【事件の表示】
　特願２０１５−５０３２２７「エッジトリガ較正」拒絶査定不服審判事件〔平成２５年１０月　３日国際公開、ＷＯ２０１３／１４８０８５、平成２７年　５月１８日国内公表、特表２０１５−５１４２１１〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１　手続の経緯
　本願は、２０１３年３月５日（パリ条約による優先権主張　２０１２年３月２８日（以下、「優先日」という。）　米国、２０１２年４月１８日　米国）を国際出願日とする出願であって、平成２９年１月１９日付けの拒絶理由通知に対して平成２９年４月２１日付けで手続補正がなされたが、平成２９年７月２０日付けで拒絶査定がなされ（謄本送達日　平成２９年７月２６日）、これに対し、平成２９年１１月２４日に拒絶査定不服審判が請求されたものである。
第２　本願発明
　本願の請求項１ないし１８に係る発明は、平成２９年４月２１日付け手続補正書により補正された特許請求の範囲の請求項１ないし１８に記載された事項により特定されるとおりのものであるところ、その請求項１に係る発明（以下、「本願発明」という。）は、次のとおりのものである。
「【請求項１】
　少なくとも１つの回路経路に沿って遅延を決定するための装置であって、
　前記少なくとも１つの回路経路を含有するループを形成する回路であって、
　エッジトリガ素子と、
　前記ループ内の信号の周期を測定するための、前記ループに連結される周期測定素子と、を備え、
　前記エッジトリガ素子が、前記ループ内の信号の立ち上がりトリガエッジ又は立ち下がりトリガエッジのいずれかに応答するが、双方には応答しない、回路を備える、装置。」
第３　原査定の拒絶の理由
　原査定の拒絶の理由２は、本願発明は、その優先日前に日本国内又は外国において、頒布された刊行物である下記の引用文献１又は２に記載された発明であるから、特許法第２９条第１項第３号に該当し、特許を受けることができない、
　原査定の拒絶の理由３は、本願発明は、その優先日前に日本国内又は外国において、頒布された刊行物である下記の引用文献１又は２に記載された発明に基いて、その優先日前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない、というものである。
引用文献１．特開昭６２−１４７３７１号公報
引用文献２．特開２００７−２４３９６４号公報
引用文献３．特開２００２−２６０３９６号公報
引用文献４．特開平０２−１９８３７５号公報
第４　引用文献の記載及び引用発明
１　引用文献１には、図面とともに以下の事項が記載されている。
ａ　「
この発明は
パルス幅測定器に関する。
ｂ　「
この発明によればエッジトリガ単安定マルチバイブレータの出力パルスが被測定デバイスへ供給され、その被測定デバイスの出力パルスの立上りと同期した前縁をもつパルスと、立下りと同期した前縁をもつパルスとを立上り立下り選択回路で選択して上記単安定マルチバイブレータへトリガパルスとして与え発振ループを構成する。
ｃ　「第２図はこの発明の実施例を示す。端子２１から起動パルスを
オア回路２２を通じて単安定マルチバイブレータ１５へ供給するように構成される。
単安定マルチバイブレータ１５の出力は被測定デバイス１３へ供給される。
被測定デバイス１３を通じる発振ループとこれを通じない発振ループとを切替え構成できるようにし
データセレクタ２３により被測定デバイス１３の出力と単安定マルチバイブレータ１５の出力との一方を選択して出力するようにされる。
　
データセレクタ２３の出力は立上り立下り選択回路２５へ供給される。立上り立下り選択回路２５内において
データセレクタ２３の出力はオア回路２７へ直接供給されると共に遅延回路２８を通じてオア回路２７へ供給される。
　
オア回路２７の出力とその反転出力とはアンド回路３１，３２へそれぞれ供給される。端子１７の選択信号が直接アンド回路３１へ供給されると共に反転回路３３を通じてアンド回路３２へ供給される。アンド回路３１の出力は、
遅延回路３４を通じてオア回路３５へ供給され、アンド回路３２の出力は直接オア回路３５へ供給される。
　
オア回路３５の出力、つまり立上がり立下り選択回路２５の出力は
オア回路２２へ供給される。
立上り立下り選択回路２５の出力は周期測定器１８へも供給される。
ｄ　「また
端子１７の選択信号を高レベルにしておくと、被測定デバイス１３の出力パルスの立上りと同期したパルスで発振が発生する。
この発振周期Ｔ１が周期測定器１８で測定される。
　次に
端子１７の選択信号を低レベルにし、
被測定デバイス１３の立下りと同期したパルスの発振状態となり、その発振周期Ｔ２が周波数測定器１８で測定される。
ｅ　「更に
端子１７を高レベルにした状態でデータセレクタ２３から被測定デバイス１３の出力パルスを選択した場合と、単安定マルチバイブレータ１５の出力パルスを選択した場合との各パルス発振周期を求め、その差を演算することにより被測定デバイス１３の立上りの遅延量τ１
を測定することができる。
　
同様に端子１７を低レベル状態とし、データセレクタ２３から被測定デバイス１３の出力パルスを選択した場合及び単安定マルチバイブレータ１５の出力パルスを選択した場合のそれぞれのパルス発振周期を求め、その差を演算することにより被測定デバイス１３の立下りの遅延量τ７
を測定することができる。
ｆ　第２図
ｇ　第４図
ｈ　第５図
　上記引用文献１に記載された事項及び図面の記載を総合すると、引用文献１には、次の発明（以下、「引用発明１」という。）が記載されている（括弧内は、認定に用いた引用文献１の記載箇所である。）。
「エッジトリガ単安定マルチバイブレータの出力パルスが被測定デバイスへ供給され、その被測定デバイスの出力パルスの立上りと同期した前縁をもつパルスと、立下りと同期した前縁をもつパルスとを立上り立下り選択回路で選択して上記単安定マルチバイブレータへトリガパルスとして与え発振ループを構成するパルス幅測定器であって（上記ａ、ｂ）、
　単安定マルチバイブレータ１５の出力は被測定デバイス１３へ供給され、データセレクタ２３により被測定デバイス１３の出力と単安定マルチバイブレータ１５の出力との一方を選択して出力するようにして、被測定デバイス１３を通じる発振ループとこれを通じない発振ループとを切替え構成できるようにしたものであり、
　データセレクタ２３の出力は立上り立下り選択回路２５へ供給され、
　立上り立下り選択回路２５内において、
　データセレクタ２３の出力はオア回路２７へ直接供給されると共に遅延回路２８を通じてオア回路２７へ供給され、
　オア回路２７の出力とその反転出力とはアンド回路３１，３２へそれぞれ供給され、端子１７の選択信号が直接アンド回路３１へ供給されると共に反転回路３３を通じてアンド回路３２へ供給され、アンド回路３１の出力は、遅延回路３４を通じてオア回路３５へ供給され、アンド回路３２の出力は直接オア回路３５へ供給され、
　オア回路３５の出力、つまり立上がり立下り選択回路２５の出力は、オア回路２２へ供給され、オア回路２２を通じて単安定マルチバイブレータ１５へ供給するように構成され、
　立上り立下り選択回路２５の出力は周期測定器１８へも供給され（上記ｃ）、
　端子１７の選択信号を高レベルにしておくと、被測定デバイス１３の出力パルスの立上りと同期したパルスで発振が発生し、この発振周期Ｔ１が周期測定器１８で測定され、
　端子１７の選択信号を低レベルにすると、被測定デバイス１３の立下りと同期したパルスの発振状態となり、その発振周期Ｔ２が周波数測定器１８で測定され（上記ｄ）、
　更に、端子１７を高レベルにした状態でデータセレクタ２３から被測定デバイス１３の出力パルスを選択した場合と、単安定マルチバイブレータ１５の出力パルスを選択した場合との各パルス発振周期を求め、その差を演算することにより被測定デバイス１３の立上りの遅延量τ１を測定することができ、
　端子１７を低レベル状態とし、データセレクタ２３から被測定デバイス１３の出力パルスを選択した場合及び単安定マルチバイブレータ１５の出力パルスを選択した場合のそれぞれのパルス発振周期を求め、その差を演算することにより被測定デバイス１３の立下りの遅延量τ７を測定することができる（上記ｅ）、
　パルス幅測定器。」
２　引用文献２には、図面とともに次の事項が記載されている。
「【０１０５】
  〈第３実施形態〉
  次に、第３実施形態において、
半導体集積回路のスキャンパス法によるディレイテスト用のパルス信号を生成する本発明に係るパルス発生回路
【０１０６】
  図１８に、本発明に係るパルス発生回路５０の回路構成、及び、本発明に係る半導体集積回路６１の概略構成を示すブロック図である。図１８に示すように、
本発明に係るパルス発生回路５０は、２つの可変遅延回路５１，５２からなる遅延回路部と、単安定マルチバイブレータ５３と、固定遅延回路５４と、制御回路５５と、パルス生成回路５６と、３つの信号選択回路５７，５８，５９と、発振周波数測定回路６０と、を備えて構成される。
「【０１０９】
  制御回路５５は、
遅延時間調整モードにおいて、
各遅延信号
ＣＬＫ２の遅延時間測定のために、
単安定マルチバイブレータ５３と
可変遅延回路５２から出力される第２遅延信号ＣＬＫ２を選択して形成される第１の正帰還ループと、
【０１１０】
  また、制御回路５５は、遅延時間調整モードにおいて各正帰還ループを形成すると、単安定マルチバイブレータ５３を起動する信号ＲＳＴ＃を出力して、
単安定マルチバイブレータ５３に１回目のパルスを出力させ、その後、正帰還によるリング発振を継続的に行わせる。
発振周波数測定回路６０を活性化して正帰還ループのリング発振周波数を測定し、
その測定結果に基づいて、
遅延信号
ＣＬＫ２の遅延時間を算出する。
「【０１１９】
  遅延時間調整モードは、２つの可変遅延回路５１，５２の遅延時間を調整するためのモードである。本実施形態では、上述の３つの正帰還ループの内の第１の正帰還ループと第２の正帰還ループを用いて、時間差Δｔの調整を行う。図２２に、図１８のパルス発生回路５０の中の遅延時間調整モードで動作する調整動作回路部分を抽出して示す。また、図２３に、図２２の調整動作回路部分の中の２つの可変遅延回路５１，５２を含まない第２の正帰還ループ形成時に動作する第２調整動作回路部分を示す。また、図２４に、図２２の調整動作回路部分の中の
２つの可変遅延回路５１，５２を含む第１の正帰還ループ形成時
「【０１２２】
  ここで、本発明に係るパルス発生回路５０の特徴を整理しておく。第１の特徴個所は、遅延時間調整モードで使用する正帰還ループに単安定マルチバイブレータ５３が使用されている点である。これにより、可変遅延回路５１，５２の立ち上がりエッジ伝播特性と立下りエッジ伝播特性が異なっていても、それが測定誤差にならない回路となっている。パルス発生回路５０が発生するパルス信号ＣＬＫ３は、ディレイテスト時に立ち上がりエッジ間隔のみが重要であることから、
単安定マルチバイブレータ５３が入力の立ち上がりエッジに応答して一定のパルス幅の立ち上がりパルスを出力する構成である
「【０１２４】
  第３の特徴個所は、ラウンチ・キャプチャークロックの立ち上がりエッジ間隔を遅延回路部のクロックエッジを相対的に使用して規定する点である。本発明に係るパルス発生回路５０では、入力クロック信号ＣＬＫｉｎの立ち上がりエッジとその立ち上がりエッジを
可変遅延回路５１，５２により遅延させた第２遅延信号ＣＬＫ２
「【０１２５】
  第４の特徴個所は、少なくとも２つの正帰還ループ（本実施形態では、第１及び第２の正帰還ループ）による異なる発振周波数のリング発振回路を有することである。この２つのリング発振回路の相違部分が、ラウンチ動作パルスＰ１の立ち上がりエッジとキャプチャー動作パルスＰ２の立ち上がりエッジ間の時間差Δｔの調整に利用する可変遅延回路５１，５２となるように回路構成する。これにより、この２つの可変遅延回路５１，５２の総遅延時間を２つのリング発振回路の発振周期Ｔ１及びＴ２の差から算出することができる。この方法を採用することによって、回路全体の中で特定の２点間（本実施形態では、
可変遅延回路５１，５２の入力端子から出力端子まで
の伝播時間を正確に求めることができる。
図１８
図２４
（１）引用発明２
　上記引用文献２に記載された事項及び図面の記載を総合すると、引用文献２には、次の発明（以下、「引用発明２」という。）が記載されている（括弧内は、認定に用いた引用文献２の記載箇所である。）。
「半導体集積回路のスキャンパス法によるディレイテスト用のパルス信号を生成する、２つの可変遅延回路５１，５２からなる遅延回路部と、単安定マルチバイブレータ５３と、固定遅延回路５４と、制御回路５５と、パルス生成回路５６と、３つの信号選択回路５７，５８，５９と、発振周波数測定回路６０と、を備えて構成されるパルス発生回路５０において（【０１０５】、【０１０６】）、
　遅延時間調整モードにおいて、遅延信号ＣＬＫ２の遅延時間測定のために、単安定マルチバイブレータ５３と２つの可変遅延回路５１，５２を含み、可変遅延回路５２から出力される第２遅延信号ＣＬＫ２を選択して形成される第１の正帰還ループを形成し（【０１０９】、【０１１９】）、
　単安定マルチバイブレータ５３に１回目のパルスを出力させ、その後、正帰還によるリング発振を継続的に行わせ、発振周波数測定回路６０を活性化して正帰還ループのリング発振周波数を測定し、その測定結果に基づいて、可変遅延回路５１，５２により遅延させた遅延信号ＣＬＫ２の遅延時間を算出し、可変遅延回路５１，５２の入力端子から出力端子までの伝播時間を正確に求めることができ（【０１１０】、【０１２４】、【０１２５】）、
　単安定マルチバイブレータ５３が入力の立ち上がりエッジに応答して一定のパルス幅の立ち上がりパルスを出力する構成である（【０１２２】）、
　パルス発生回路５０。」
（２）引用文献２に記載された技術
　上記記載より、引用文献２には、
　半導体集積回路のスキャンパス法によるディレイテスト用のパルス信号を生成する、２つの可変遅延回路５１，５２からなる遅延回路部と、単安定マルチバイブレータ５３と、固定遅延回路５４と、制御回路５５と、パルス生成回路５６と、３つの信号選択回路５７，５８，５９と、発振周波数測定回路６０と、を備えて構成されるパルス発生回路５０において（【０１０５】、【０１０６】）、
　遅延時間調整モードにおいて、遅延信号ＣＬＫ２の遅延時間測定のために、単安定マルチバイブレータ５３と２つの可変遅延回路５１，５２を含み、可変遅延回路５２から出力される第２遅延信号ＣＬＫ２を選択して形成される第１の正帰還ループを形成し（【０１０９】、【０１１９】）、
　単安定マルチバイブレータ５３に１回目のパルスを出力させ、その後、正帰還によるリング発振を継続的に行わせ、発振周波数測定回路６０を活性化して正帰還ループのリング発振周波数を測定し、その測定結果に基づいて、可変遅延回路５１，５２により遅延させた遅延信号ＣＬＫ２の遅延時間を算出し、可変遅延回路５１，５２の入力端子から出力端子までの伝播時間を正確に求めることができること（【０１１０】、【０１２４】、【０１２５】）、が記載されている（括弧内は、認定に用いた引用文献２の記載箇所である。）。
　即ち、引用文献２には、「半導体集積回路のスキャンパス法によるディレイテスト用のパルス信号を生成する、２つの可変遅延回路５１，５２からなる遅延回路部を備えて構成されるパルス発生回路５０において、可変遅延回路５１，５２を含む正帰還ループを形成し、正帰還ループのリング発振周波数を測定し、可変遅延回路５１，５２の遅延時間を算出する技術。」が記載されている。
３　引用文献４には、図面とともに次の事項が記載されている。
「この出願の第１発明による特徴とする構成は
基準信号分配器４０の各分配路に可変遅延回路４２Ａ，４２Ｂ，４２Ｃ・・・４２Ｉを設けると共に、
　帰還路５１は試験装置１５の内部に設けた例えばオア回路１５Ａの一方の入力端子に接続される。オア回路１５Ａの他方の入力端子には基準信号発生器１５Ｂから基準信号ＲＳを与える。オア回路１５Ａの出力は分配器４０に与えられる。
　基準信号供給路を校正する校正モードではモード切替スイッチ２４はオフに設定され、切替スイッチ５０によってピンエレクトロニクスカード２０Ａ，２０Ｂ，２０Ｃ・・・２０Ｉの何れか一つの入力端子Ａ，Ｂ，Ｃ・・・Ｉを選択する。選択されたピンエレクトロニクスカード２０Ａ，２０Ｂ，２０Ｃ・・・２０Ｉの入力端子Ａ，Ｂ，Ｃ・・・Ｉは帰還回路５１を通じてオア回路１５Ａの一方の入力端子に接続され、
閉ループを構成する。
　この閉ループに基準信号発生器１５Ｂからループ内の遅延時間より短いパルス幅のパルスを１個与えることにより、このパルスはループ内の遅延時間を経過した時点でオア回路１５Ａに帰還され、再び分配器４０に与えられる。よって、ループ内の遅延時間ＴＫの周期でパルスが巡環し、閉ループ発振回路が構成される。
　この
閉ループ発振回路が発振するパルスの周期ＴＫを測定することによって
　このように閉ループを構成し、この閉ループにパルスを１個入力すると、このパルスは閉ループ内を巡環し、その巡環するパルスの周期ＴＫを測定することによって閉ループ内の遅延時間を測定することができる。
　よって、切替スイッチ５０を順次切り替え、各ピンエレクトロニクスカード２０Ａ〜２０Ｉごとに閉ループを構成し、この各閉ループの発振周期を測定することにより各閉ループに含まれる
基準信号分配路の遅延量を測定することができる。
第１図
第１図から、ＩＣ試験装置１５と各ピンエレクトロニクスカード２０との間に、基準信号分配器４０を設けること、基準信号分配器４０を含む閉ループを構成することが見て取れる。
　上記記載より引用文献４には、次の技術が記載されている。
「ＩＣ試験装置１５と各ピンエレクトロニクスカード２０との間に、基準信号分配器４０を設け、基準信号分配器４０の各分配路に可変遅延回路４２を設けたものにおいて、基準信号分配器４０を含む閉ループを構成し、閉ループ発振回路が発振するパルスの周期ＴＫを測定することによって、基準信号分配路の遅延量を測定する技術。」
第５　対比・判断
１　引用発明１を主たる発明とした場合
（１）対比
　本願発明と引用発明１とを対比する。
ア　引用発明１は「被測定デバイス１３の立上りの遅延量τ１を測定することができ」、「被測定デバイス１３の立下りの遅延量τ７を測定することができる」ので、「被測定デバイス１３」の「遅延量」を決定しているといえ、
　引用発明１の「端子１７を高レベルにした状態でデータセレクタ２３から被測定デバイス１３の出力パルスを選択した場合と、単安定マルチバイブレータ１５の出力パルスを選択した場合との各パルス発振周期を求め、その差を演算することにより被測定デバイス１３の立上りの遅延量τ１を測定することができ、端子１７を低レベル状態とし、データセレクタ２３から被測定デバイス１３の出力パルスを選択した場合及び単安定マルチバイブレータ１５の出力パルスを選択した場合のそれぞれのパルス発振周期を求め、その差を演算することにより被測定デバイス１３の立下りの遅延量τ７を測定することができる、パルス幅測定器」と、本願発明１の「少なくとも１つの回路経路に沿って遅延を決定するための装置」とは、「少なくとも１つの測定対象の遅延を決定するための装置」である点で共通する。
　
イ　引用発明１は「単安定マルチバイブレータ１５の出力は被測定デバイス１３へ供給され、データセレクタ２３により被測定デバイス１３の出力と単安定マルチバイブレータ１５の出力との一方を選択して出力するようにして、被測定デバイス１３を通じる発振ループとこれを通じない発振ループとを切替え構成できるようにしたものであ」るので、「被測定デバイス１３」を含む「発振ループ」を形成する回路であるところの、「単安定マルチバイブレータ１５」、「データセレクタ２３」、「立上り立下り選択回路２５」及び「オア回路２２」と、本願発明の「前記少なくとも１つの回路経路を含有するループを形成する回路」とは、「前記少なくとも１つの測定対象を含有するループを形成する回路」である点で共通する。
　また、引用発明１の「被測定デバイス１３」を含む「発振ループ」を形成する回路であるところの、「単安定マルチバイブレータ１５」、「データセレクタ２３」、「立上り立下り選択回路２５」及び「オア回路２２」を備える「パルス幅測定器」は、本願発明の「回路を備える、装置」に相当する。
ウ　引用発明１の「エッジトリガ単安定マルチバイブレータ」である「単安定マルチバイブレータ１５」は、本願発明の「エッジトリガ素子」に相当する。
　そして、引用発明１は「端子１７の選択信号を高レベルにしておくと、被測定デバイス１３の出力パルスの立上りと同期したパルスで発振が発生し」「端子１７の選択信号を低レベルにすると、被測定デバイス１３の立下りと同期したパルスの発振状態と」なるものであって、「被測定デバイスの出力パルスの立上りと同期した前縁をもつパルスと、立下りと同期した前縁をもつパルスとを立上り立下り選択回路で選択して上記単安定マルチバイブレータへトリガパルスとして与え発振ループを構成する」のであるから、「単安定マルチバイブレータ１５」は、「被測定デバイスの出力パルスの立上りと同期した」「パルス」又は「立下りと同期した」「パルス」が、「トリガパルスとして与え」られており、「単安定マルチバイブレータ１５」は、「発振ループ」内の「被測定デバイスの出力パルス」の「立上り」又は「立下り」の何れかに応答するが、双方には応答していないといえる。
　そうすると、引用発明１の「エッジトリガ単安定マルチバイブレータの出力パルスが被測定デバイスへ供給され、その被測定デバイスの出力パルスの立上りと同期した前縁をもつパルスと、立下りと同期した前縁をもつパルスとを立上り立下り選択回路で選択して上記単安定マルチバイブレータへトリガパルスとして与え発振ループを構成する」ことは、本願発明の「前記エッジトリガ素子が、前記ループ内の信号の立ち上がりトリガエッジ又は立ち下がりトリガエッジのいずれかに応答するが、双方には応答しない」ことに相当する。
エ　引用発明１の「発振周期Ｔ１」及び「発振周期Ｔ２」を「測定」する、「立上り立下り選択回路２５の出力」が「供給され」る「周期測定器１８」は、本願発明の「前記ループ内の信号の周期を測定するための、前記ループに連結される周期測定素子」に相当する。
　すると、本願発明と引用発明１とは、次の（一致点）及び（相違点）を有する。
（一致点）
「少なくとも１つの測定対象の遅延を決定するための装置であって、
　前記少なくとも１つの測定対象を含有するループを形成する回路であって、
　エッジトリガ素子と、
　前記ループ内の信号の周期を測定するための、前記ループに連結される周期測定素子と、を備え、
　前記エッジトリガ素子が、前記ループ内の信号の立ち上がりトリガエッジ又は立ち下がりトリガエッジのいずれかに応答するが、双方には応答しない、回路を備える、装置。」
（相違点）
　遅延を決定する測定対象が、本願発明は、「回路経路」であるのに対して、引用発明１は、「被測定デバイス１３」である点。
（２）判断
　相違点について検討する。
　引用文献２には、半導体集積回路のスキャンパス法によるディレイテスト用のパルス信号を生成する、２つの可変遅延回路５１，５２からなる遅延回路部を備えて構成されるパルス発生回路５０において、可変遅延回路５１，５２を含む正帰還ループを形成し、正帰還ループのリング発振周波数を測定し、可変遅延回路５１，５２の遅延時間を算出する技術が記載されており（上記「第４　２（２）」）、
　引用文献４には、ＩＣ試験装置１５と各ピンエレクトロニクスカード２０との間に、基準信号分配器４０を設け、基準信号分配器４０の各分配路に可変遅延回路４２を設けたものにおいて、基準信号分配器４０を含む閉ループを構成し、閉ループ発振回路が発振するパルスの周期ＴＫを測定することによって、基準信号分配路の遅延量を測定する技術が記載されている（上記「第４　３」）。
　ここで、引用文献２に記載された「可変遅延回路５１，５２」及び引用文献４に記載された「基準信号分配路」は、回路経路であるので、引用文献２又は４に記載されているように、回路経路を有する装置において、回路経路を含有するループを形成し、ループ内の信号の周期を測定し、回路経路に沿って遅延を決定する技術は周知であるといえる。
　そして、引用発明１は「被測定デバイス１３」を含む「発振ループ」を形成し、「発振周期Ｔ１」及び「発振周期Ｔ２」を「測定」し、「被測定デバイス１３」の「遅延量」を決定するものであるから、引用発明１と上記周知技術は、遅延を決定する機構において共通している。このように、引用発明１と同様の機構により回路経路に沿って遅延を決定する技術が周知なのであるから、引用発明１において、遅延を決定する測定対象を「被測定デバイス１３」に換えて、回路経路とし、上記相違点に係る本願発明の構成とすることは、当業者が適宜行い得ることである。
　さらに、本願発明が奏する効果は、引用発明１及び周知技術から当業者が十分に予測できたものであって格別なものとはいえない。
　したがって、本願発明は、引用発明１及び周知技術に基づいて、当業者が容易に発明をすることができたものである。
（３）請求人の主張について
　請求人は、審判請求書を補正する平成３０年１月１０日付けの手続補正書の「【本願発明が特許されるべき理由】」「２．拒絶査定の理由２、３」「（１）」において、「したがって、拒絶査定に示された「被測定デバイス１３の立下りの遅延量τ７を決定することも記載されている」との指摘は誤りであると思料します。」と主張し、さらに、「（２）」において、「以上のとおり、引用文献１の発明は、まず、立上がり立下がり選択回路25（単安定マルチバイブレータではない）により選択され、被測定デバイス13からの立ち上がりパルスによりトリガーされた単安定マルチバイブレータが生成するパルスの周期Ｔ1を求め、さらに被測定デバイス13により生成されたパルスの立下りのパルスによりトリガーされた単安定マルチバイブレータが生成するパルスの周期Ｔ2を求めて、それら周期の差から、被測定デバイスにより生成されるパルスの幅ΔＴを求めるものです。しかし、求められたハルス幅ΔＴからは、立ち上がりの遅延、立下りの遅延を決定することができません。」と主張している。
　上記主張について検討する。
　引用文献１には、確かに「第４図、第５図に示すように、単安定マルチバイブレータ１５の出力の立上りが被測定パルス１３で遅延される量をτ１、パルス幅拡大回路２６の遅延量をτ２、アンド回路３１，３２の各遅延量をτ３、遅延回路３４の遅延量をτ４、オア回路３５の遅延量をτ５、ゲート３６及びオア回路２２による遅延量をτ６、被測定デバイス１３の出力パルス幅をΔＴとすると、周期Ｔ１はＴ１＝τ１＋τ２＋τ３＋τ４＋τ５＋τ６となり、周期Ｔ２はＴ２＝τ１＋τ２＋τ３＋τ５＋τ４＋ΔＴ＋τ６となる。従って周期Ｔ２と周期Ｔ１との差を演算回路３８で演算するとＴ２−Ｔ１＝ΔＴとなり、出力パルスの幅ΔＴが得られ、その幅ΔＴは表示器３９に表示される。」（第３頁左下欄第１４行−右下欄第９行）と、出力パルスの幅ΔＴを求めることが記載されているが、
　引用文献１には「更に端子１７を高レベルにした状態でデータセレクタ２３から被測定デバイス１３の出力パルスを選択した場合と、単安定マルチバイブレータ１５の出力パルスを選択した場合との各パルス発振周期を求め、その差を演算することにより被測定デバイス１３の立上りの遅延量τ１（第４図）を測定することができる。同様に端子１７を低レベル状態とし、データセレクタ２３から被測定デバイス１３の出力パルスを選択した場合及び単安定マルチバイブレータ１５の出力パルスを選択した場合のそれぞれのパルス発振周期を求め、その差を演算することにより被測定デバイス１３の立下りの遅延量τ７（第４図）を測定することができる。」（上記「第４　１　ｅ」）と「立上りの遅延量τ１」及び「立下りの遅延量τ７」を測定することができることが記載されている。
　ここで、「端子１７を低レベル状態」とした場合について検討すると、「データセレクタ２３から被測定デバイス１３の出力パルスを選択した場合」は、第５図において、Ｇの立上がり時間は、Ｃの立下がりに応答し、「単安定マルチバイブレータ１５の出力パルスを選択した場合」は、Ｇの立上がり時間は、Ｂの立下がりに応答することになり、Ｇの立上がり時間の差分を発振周期の差として求めれば、Ｂの立下がりからＣの立下がりまでの「遅延量τ７」が求まることは自明である。
　よって、請求人の主張は採用できない。
（４）まとめ
　以上のとおり、本願発明は、引用文献１に記載された発明に基づいて、その優先日前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
２　引用発明２を主たる発明とした場合
（１）対比
　本願発明と引用発明２とを対比する。
ア　引用発明２の「半導体集積回路のスキャンパス法によるディレイテスト用のパルス信号を生成する」「パルス発生回路５０」における「可変遅延回路５１，５２」は、本願発明の「回路経路」に相当する。
　そして、引用発明２の「パルス発生回路５０」は、「遅延時間調整モードにおいて」「可変遅延回路５１，５２の入力端子から出力端子までの伝播時間を正確に求めることができ」るのであるから、引用発明２の「パルス発生回路５０」は、本願発明の「少なくとも１つの回路経路に沿って遅延を決定するための装置」に相当する。
イ　引用発明２は「遅延時間調整モードにおいて」「単安定マルチバイブレータ５３と２つの可変遅延回路５１，５２を含」む「第１の正帰還ループを形成」するのであるから、引用発明２の「パルス発生回路５０」における「単安定マルチバイブレータ５３」、「固定遅延回路５４」及び「信号選択回路５７，５８」は、本願発明の「前記少なくとも１つの回路経路を含有するループを形成する回路」に相当する。
　また、引用発明２の「第１の正帰還ループを形成」する「単安定マルチバイブレータ５３」、「固定遅延回路５４」及び「信号選択回路５７，５８」を備える「パルス発生回路５０」は、本願発明の「回路を備える、装置」に相当する。
ウ　引用発明２の「単安定マルチバイブレータ５３」は、「入力の立ち上がりエッジに応答して一定のパルス幅の立ち上がりパルスを出力する」のであるから、本願発明の「エッジトリガ素子」に相当する。
　そして、引用発明２の「第１の正帰還ループを形成」する「単安定マルチバイブレータ５３が入力の立ち上がりエッジに応答して一定のパルス幅の立ち上がりパルスを出力する」ことは、本願発明の「前記エッジトリガ素子が、前記ループ内の信号の立ち上がりトリガエッジ又は立ち下がりトリガエッジのいずれかに応答するが、双方には応答しない」ことに相当するといえる。
エ　引用発明２の「正帰還ループのリング発振周波数を測定」する「発振周波数測定回路６０」は、本願発明の「前記ループ内の信号の周期を測定するための、前記ループに連結される周期測定素子」に相当する。
（２）判断
　上記アないしエから、本願発明と引用発明２とは「少なくとも１つの回路経路に沿って遅延を決定するための装置であって、前記少なくとも１つの回路経路を含有するループを形成する回路であって、エッジトリガ素子と、前記ループ内の信号の周期を測定するための、前記ループに連結される周期測定素子と、を備え、前記エッジトリガ素子が、前記ループ内の信号の立ち上がりトリガエッジ又は立ち下がりトリガエッジのいずれかに応答するが、双方には応答しない、回路を備える、装置。」において一致し、本願発明は、引用発明２であり、また、仮にそうでないとしても、引用発明２に基づいて、当業者が容易に発明をすることができたものである。
（３）請求人の主張について
　請求人は、審判請求書を補正する平成３０年１月１０日付けの手続補正書の「【本願発明が特許されるべき理由】」「２．拒絶査定の理由２、３」「（４）」において、「前述のとおり、本発明（請求項１の発明）は、信号の立ち上がりについての遅延を決定するときは、エッジトリガ素子が、ループ内の信号の立ち上がりトリガエッジに応答し、信号の立ち下がりについての遅延を決定するときは、ループ内の信号の立ち下りトリガエッジに応答することを特徴とするものです　以上のとおり、立下りエッジンに応答しない、引用文献２の発明と、本発明とは明らかに異なるものです。そして、引用文献２には、立下りエッジンに応答に応答することについて、明示的にも、暗示的にも開示されていません。」と主張している。
　上記主張について検討する。
　本願発明は「前記エッジトリガ素子が、前記ループ内の信号の立ち上がりトリガエッジ又は立ち下がりトリガエッジのいずれかに応答するが、双方には応答しない」ものであるから、「立ち上がりトリガエッジ」に応答する「エッジトリガ素子」か、「立ち下がりトリガエッジ」に応答する「エッジトリガ素子」のどちらかのものであれば、本願発明の「エッジトリガ素子」であるといえる。
　そうすると、上記主張は、本願発明の構成に基づくものとはいえず、採用することができない。
　したがって、引用発明２の「入力の立ち上がりエッジに応答して一定のパルス幅の立ち上がりパルスを出力する構成」である「単安定マルチバイブレータ５３」が、本願発明の「エッジトリガ素子」に相当することに誤りはない。
　よって、請求人の主張は採用できない。
　なお、請求人が、同手続補正書の「【本願発明が特許されるべき理由】」「２．拒絶査定の理由２、３」「（４）」において主張する「ここで、図８と図１２を比較すると明らかなとおり、ＭＭ３とＭＭ１３との違いは、ＭＭ１３に、インバータが入力部ＩＮ＃と出力部ＯＵ＃についていることだけです。つまり、ＭＭ１３では、入力時にパルスを反転させて、出力時に反転させますが、ＭＭ１３は、ＭＭ３と同じに、反転した立下りパルス、すなわち立ち上りパルスの入力に対して、一定のパルス幅をもつパルスを形成することです。つまり、ＭＭ３、ＭＭ１３はいずれも、立ち上りパルスの入力に対して、一定のパルス幅をもつパルスを形成することにすぎません。」について付言すると、ＭＭ１３は、インバータ１８も含めて「単安定マルチバイブレータ」であり、立ち下りパルスの入力に対して、一定のパルス幅をもつパルスを形成するものである。
（４）まとめ
　以上のとおり、本願発明は、引用文献２に記載された発明であるから、特許法第２９条第１項第３号に該当し、特許を受けることができない、また、引用文献２に記載された発明に基いて、その優先日前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
第６　むすび
　以上のとおり、 本願発明は、特許法第２９条第１項第３号に該当し、また、特許法第２９条第２項の規定により特許を受けることができないものであるから、その余の請求項に論及するまでもなく、本願は拒絶するべきものである。
　よって、結論のとおり審決する。