【手続補正書】
【提出日】平成22年4月19日(2010.4.19)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
メモリ・デバイスにおいて、少なくとも２つのタイプのメモリに対し、物理的メモリ・デバイスへの変更なしで、単一のインターフェースでデータ処理を取り扱うための方法であって、
前記メモリ・デバイスと関連したインターフェースを通じて、前記メモリ・デバイスにおけるコマンド、アドレス、およびデータを、コントローラにおいて受信するステップであって、前記メモリ・デバイスが、少なくとも第１タイプのメモリと第２タイプのメモリとを含み、前記インターフェースは、前記第１タイプのメモリに対し定めたものであり、前記メモリ・デバイスは、前記第１タイプのメモリのみを有するメモリ・デバイスに対するソフトウェア変更のみを含んで、前記第１タイプのメモリと前記第２タイプのメモリとを取り扱うために前記メモリ・デバイスに対する物理的変更を不要とする、ステップと、
前記コントローラにおいて、前記メモリ・デバイスにおいて受信した情報が、前記メモリ・デバイスと関連した前記第１タイプのメモリに対応するか判定を行い、対応する場合、少なくとも１つのコマンドを前記第１タイプのメモリに伝達するために、前記第１タイプのメモリに信号を出力するステップと、
前記コントローラにおいて、前記メモリ・デバイスにおいて受信した情報が、前記メモリ・デバイスと関連した前記第２タイプのメモリに対応するか判定を行い、対応する場合、少なくとも１つのコマンドを前記第２タイプのメモリに伝達するために、前記第２タイプのメモリに信号を出力するステップと、
を備えた、方法。
【請求項２】
請求項１記載の方法であって、更に、前記受信した情報が前記第２タイプのメモリに対応する場合、前記第１タイプのメモリをディスエーブルするステップを備えた、方法。
【請求項３】
請求項１記載の方法であって、更に、前記受信した情報が前記第２タイプのメモリに対応する場合、ビジー指示を出力し、前記第２タイプのメモリにおいてデータＩ／Ｏ動作を実行し、前記Ｉ／Ｏ動作が完了したときにレディ指示を出力するステップを備えた、方法。
【請求項４】
請求項１記載の方法であって、更に、前記受信した情報が前記第２タイプのメモリに対応する場合、前記メモリ・デバイスの１つ以上のロケーションの別の集合において、コマンド情報およびデータ・アドレシング情報の一方または双方にアクセスするステップを備えた、方法。
【請求項５】
請求項４記載の方法において、前記受信した情報は、データ・アドレシング情報に対応し、前記方法は、更に、前記第２タイプのメモリの複数の可能なセクションの中から１つのセクションに、受信したアドレスをマッピングするために、前記データ・アドレシング情報を読み取るステップを備えた、方法。
【請求項６】
メモリ・デバイスにおいて、
第１タイプのメモリと、
第２タイプのメモリであって、前記第１タイプのメモリと該第２タイプのメモリとはハードウェア・タイプのメモリである、第２タイプのメモリと、
前記第１タイプのメモリに対応するインターフェースであって、前記メモリ・デバイスが前記第１タイプのメモリのアクセス・プロトコルで動作するようにし、また前記第１タイプのメモリのみを有するメモリ・デバイスに関しては前記メモリ・デバイスに対する物理的変更なしで、前記第１タイプのメモリと前記第２タイプのメモリの両方に対し前記インターフェースを動作させるためにソフトウェア変更のみが必要である、インターフェースと、
前記インターフェース、前記第１タイプのメモリおよび前記第２タイプのメモリに結合されたコントローラであって、前記インターフェースにおいて受信した情報に基づいて、前記インターフェースを通じて受信した他の情報が、前記第１タイプのメモリまたは前記第２タイプのメモリに該当するのか判定を行う、コントローラと、
を備えた、システム。
【請求項７】
請求項６記載のシステムにおいて、前記第１タイプのメモリは揮発性メモリを含み、前記第２タイプのメモリは不揮発性メモリを含み、前記インターフェースを通じて受信した前記関連情報が、前記第１タイプのメモリまたは前記第２タイプのメモリに該当するのか前記コントローラが判定を行う基となる情報の少なくとも一部は、前記第１タイプのメモリに対応するメモリ・アドレスにおいて受信する、システム。
【請求項８】
請求項７記載のシステムにおいて、前記揮発性メモリは、ＳＤＲＡＭタイプまたはＤＲＡＭタイプのメモリを含み、前記インターフェースを通じて受信する前記メモリ・アドレスおよび前記関連情報は、行アクセス・ストローブ、列アクセス・ストローブ、および制御情報を含む、システム。
【請求項９】
請求項７記載のシステムにおいて、前記不揮発性メモリは、フラッシュ・メモリを含み、前記システムは、更に、前記フラッシュ・メモリを用いて実行されるデータＩ／Ｏ動作をバッファするために、前記コントローラと関連したバッファを備えている、システム。
【請求項１０】
請求項９記載のシステムであって、更に、ステータス・インディケータを備えており、前記コントローラは、前記ステータス・インディケータを通じて、データＩ／Ｏ動作がビジーかまたは完了したかを通知する、システム。
【請求項１１】
請求項６記載のシステムにおいて、前記メモリ・デバイスをデュアル・インライン・メモリ・モジュールに組み込んだ、システム。
【請求項１２】
請求項６記載のシステムにおいて、前記コントローラは、前記第１タイプのメモリに対応する１つ以上のロケーションの集合において、コマンド情報およびデータ・アドレシング情報の一方または双方にアクセスする、システム。
【請求項１３】
請求項６記載のシステムにおいて、前記コントローラは、（ａ）前記第１タイプのメモリと直接通信し、かつ（ｂ）前記第２タイプのメモリと通信するのに使用されるバッファ・セットを有する、システム。
【請求項１４】
計算機において、
中央処理ユニット（ＣＰＵ）と、
ハイブリッド・メモリ・デバイスであって、
ＤＲＡＭベースのメモリと、
前記ＤＲＡＭベースのメモリの速度未満の速度を有するフラッシュ・タイプのメモリと、
ファームウェアと、
ＤＲＡＭベースのメモリのみを有するメモリ・デバイスに対するファームウェア変更のみを含む物理的アーキテクチャであって、前記ハイブリッド・デバイスに前記フラッシュ・タイプのメモリを収容するために物理的変更を行わない、物理的アーキテクチャと、
前記ＤＲＡＭベースのメモリに対応するインターフェースと、
少なくとも前記ＤＲＡＭベースのメモリの速度の速度一致バッファ・セットを有するコントローラと、
を含むハイブリッド・メモリ・デバイスと、
コンポーネントであって、
Ｉ／Ｏ関係のデータを前記ＤＲＡＭベースのメモリの１つ以上のアドレスに書き込むことを含む、入力／出力（Ｉ／Ｏ）動作を前記コントローラに対し、前記インターフェースを通じて開始し、
前記ＤＲＡＭベースのメモリの前記１つ以上のアドレスを前記フラッシュ・タイプのメモリに対しマッピングすることを前記コントローラに行わせ、これにより、前記Ｉ／Ｏ関係のデータが前記フラッシュ・タイプのメモリで使用されるべきことを示し、
前記コントローラに状態をビジーにセットさせ、該状態が前記コントローラのビジー状態を前記ファームウェアに対し示し、
前記速度一致バッファ・セットにデータを充填し、
前記ＤＲＡＭベースのメモリにおける速度差を補償するのに十分なデータを前記速度一致バッファ・セットが有するとき、前記状態をレディにセットし、
前記ファームウェアが状態をポーリングして前記状態がレディにセットされていると判定したとき、前記速度一致バッファ・セットから前記データを出力し、前記ファームウェアの前記状態のポーリングを前記ＣＰＵは気づかない、
コンポーネントと、
を備えた、システム。
【請求項１５】
請求項１４記載のシステムにおいて、前記Ｉ／Ｏ関係のデータには、読み取りコマンドに関連し、前記速度一致バッファ・セットをデータで充填することは、前記フラッシュ・タイプのメモリから前記データを入手することを含み、前記データを出力することは、前記フラッシュ・タイプのメモリから入手した前記データを出力することを含む、システム。
【請求項１６】
請求項１４記載のシステムにおいて、前記Ｉ／Ｏ関係のデータには、書き込みコマンドが関連し、前記速度一致バッファ・セットをデータで充填することは、前記ファームウェアから前記データを入手することを含み、前記データを出力することは、前記フラッシュ・タイプのメモリに前記データを書き込むことを含む、システム。
【請求項１７】
請求項１４記載のシステムにおいて、前記ＣＰＵは、前記フラッシュ・タイプのメモリに気づかない、システム。