【事件の表示】
　特願２０１７−　９１４７６「半導体装置および半導体装置の製造方法」拒絶査定不服審判事件〔平成２９年　８月３１日出願公開，特開２０１７−１５２７３２〕について，次のとおり審決する。
【結　論】
　本件審判の請求は，成り立たない。
【理　由】
第１　手続の経緯
　本願は，平成２４年４月２７日（以下「公開基準日」という。）に出願した特願２０１２−１０４２３４号の一部を，平成２９年５月１日に新たな特許出願としたものであって，その手続の経緯は，概略，以下のとおりである。
平成２９年１２月２７日：拒絶理由通知（起案日）
平成３０年　３月１２日：意見書
平成３０年　３月１２日：手続補正書
平成３０年　５月１４日：拒絶査定（起案日）（以下「原査定」という。）
平成３０年　８月２２日：審判請求
平成３０年　８月２２日：手続補正書（以下，この手続補正書による手続補正を「本件補正」という。）
第２　平成３０年８月２２日にされた手続補正についての補正の却下の決定
［補正の却下の決定の結論］
　平成３０年８月２２日にされた手続補正を却下する。
［理由］
１　本件補正について
（１）本件補正後の特許請求の範囲の記載
　本件補正により，特許請求の範囲の請求項１の記載は，次のとおり補正された（下線部は，補正箇所である。）。
「【請求項１】
　第１導電型ワイドバンドギャップ半導体基板と，
　前記第１導電型ワイドバンドギャップ半導体基板の表面に堆積された，前記第１導電型ワイドバンドギャップ半導体基板よりも不純物濃度の低い第１導電型ワイドバンドギャップ半導体堆積層と，
　前記第１導電型ワイドバンドギャップ半導体堆積層の，前記第１導電型ワイドバンドギャップ半導体基板側に対して反対側の表面層に選択的に設けられた第１の第２導電型半導体領域と，
　少なくとも，前記第１導電型ワイドバンドギャップ半導体堆積層上において金属−半導体接合を形成する１層構造の第１金属膜と，前記第１の第２導電型半導体領域とで構成された素子構造と，
　前記第１導電型ワイドバンドギャップ半導体堆積層の，前記第１導電型ワイドバンドギャップ半導体基板側に対して反対側の表面層に選択的に設けられ，前記素子構造の周辺部を囲む第２の第２導電型半導体領域と，
　前記第２の第２導電型半導体領域の周辺部
に接しかつ
む
　前記第３の第２導電型半導体領域を覆う層間絶縁膜と，
　前記第１金属膜上に設けられた１層構造の第２金属膜と，
　前記第３の第２導電型半導体領域の周辺部
に接しかつ
　を備え，
　前記第１金属膜は，チタンからなり，前記層間絶縁膜上に，前記層間絶縁膜を介して前記第３の第２導電型半導体領域の一部を覆う位置まで延出されており，
　前記第２金属膜は，アルミニウムを主成分とする材料からなり，前記第１金属膜を介して前記層間絶縁膜を覆う位置まで延出し，端部が前記第１金属膜上で前記第１金属膜の端部よりも内側に位置しており，
　前記第２金属膜の厚さは，前記第１金属膜の厚さよりも厚く，
　前記第４の第２導電型半導体領域の不純物濃度は，前記第３の第２導電型半導体領域の不純物濃度の０．４〜０．７倍であることを特徴とする半導体装置。」
（２）本件補正前の特許請求の範囲
　本件補正前の，平成３０年３月１２日の手続補正による特許請求の範囲の請求項１の記載は次のとおりである。
「【請求項１】
　第１導電型ワイドバンドギャップ半導体基板と，
　前記第１導電型ワイドバンドギャップ半導体基板の表面に堆積された，前記第１導電型ワイドバンドギャップ半導体基板よりも不純物濃度の低い第１導電型ワイドバンドギャップ半導体堆積層と，
　前記第１導電型ワイドバンドギャップ半導体堆積層の，前記第１導電型ワイドバンドギャップ半導体基板側に対して反対側の表面層に選択的に設けられた第１の第２導電型半導体領域と，
　少なくとも，前記第１導電型ワイドバンドギャップ半導体堆積層上において金属−半導体接合を形成する１層構造の第１金属膜と，前記第１の第２導電型半導体領域とで構成された素子構造と，
　前記第１導電型ワイドバンドギャップ半導体堆積層の，前記第１導電型ワイドバンドギャップ半導体基板側に対して反対側の表面層に選択的に設けられ，前記素子構造の周辺部を囲む第２の第２導電型半導体領域と，
　前記第２の第２導電型半導体領域の周辺部を囲み接合終端構造を構成する，前記第２の第２導電型半導体領域よりも不純物濃度の低い第３の第２導電型半導体領域と，
　前記第３の第２導電型半導体領域を覆う層間絶縁膜と，
　前記第１金属膜上に設けられた１層構造の第２金属膜と，
　前記第３の第２導電型半導体領域の周辺部を囲み，前記第３の第２導電型半導体領域と接合終端構造を構成する，前記第３の第２導電型半導体領域よりも不純物濃度の低い第４の第２導電型半導体領域と，
　を備え，
　前記第１金属膜は，チタンからなり，前記層間絶縁膜上に，前記層間絶縁膜を介して前記第３の第２導電型半導体領域の一部を覆う位置まで延出されており，
　前記第２金属膜は，アルミニウムを主成分とする材料からなり，前記第１金属膜を介して前記層間絶縁膜を覆う位置まで延出し，端部が前記第１金属膜上で前記第１金属膜の端部よりも内側に位置しており，
　前記第４の第２導電型半導体領域の不純物濃度は，前記第３の第２導電型半導体領域の不純物濃度の０．４〜０．７倍であることを特徴とする半導体装置。」
２　補正の適否
　本件補正は，本件補正前の請求項１（上記１（２））に記載された発明を特定するために必要な事項である「第３の第２導電型半導体領域」と「第４の第２導電型半導体領域」について，上記のとおり限定を付加するものであって，補正前の請求項１に記載された発明と補正後の請求項１に記載される発明の産業上の利用分野及び解決しようとする課題が同一であるから，特許法第１７条の２第５項第２号の特許請求の範囲の減縮を目的とするものに該当する。
　そこで，本件補正後の請求項１に記載される発明（以下「本件補正発明」という。）が同条第６項において準用する同法第１２６条第７項の規定に適合するか（特許出願の際独立して特許を受けることができるものであるか）について，以下，検討する。
（１）本件補正発明
　本件補正発明は，上記１（１）に記載したとおりのものである。
（２）引用文献の記載，引用発明及び技術的事項
　ア　引用文献１の記載
　原査定の拒絶の理由で引用された本願の公開基準日前に頒布された又は電気通信回線を通じて公衆に利用可能となった引用文献である，米国特許第７８５１８８１号明細書（２０１０年１２月１４日特許公開。以下「引用文献１」という。）には，以下の事項が記載されている（下線は当審で付した。以下同じ。）。
（ア）　「1. Technical Field
This invention relates generally to semiconductor devices and semiconductor device fabrication, and more particularly to MPS (merged PN/Schottky) devices and fabrication.」（第１欄第１５行目−第１８行目）
（当審仮訳：
「１．産業上の利用分野
本発明は，一般に半導体デバイス及び半導体デバイス製造に関し，より具体的にはＭＰＳ（マージド　ＰＮ／ショットキー）デバイス及びその製造方法に関するものである。」）
（イ）　「DETAILED DESCRIPTION
　FIG. 1 is a cross-sectional diagram showing an embodiment of the embedded junction barrier grid according to an embodiment of the invention. FIG. 2 is a cross-sectional diagram showing a conventional prior art JB (Junction Barrier) Schottky structure.」（第３欄第１２行目−第１８行目）
（当審仮訳：
「詳細な説明
　図１は，本発明の一実施形態に係る組込み接合障壁格子の一実施形態を示す断面図である。図２は，従来の先行技術のＪＢ（Junction Barrier，接合障壁）ショットキー構造を示す断面図である。」）
（ウ）　「Referring to FIG. 1 , a new 
SiC SBD (Schottky barrier diode) structure 10
（当審仮訳：
「図１を参照すると，”組み込み”接合障壁格子と新しい
ＳｉＣ　ＳＢＤ（Schottky barrier diode，ショットキーバリアダイオード）構造１０
（エ）　「A conventional prior art JB Schottky structure (……) is shown in FIG. 2 . Compared to the conventional SiC JB Schottky diode of FIG. 2 , the new structure comprises a p-n junction grid which does not reach the surface for essentially all of the grid area. This feature of the new structure efficiently increases the active Schottky area which lowers the forward voltage drop and at the same time maintains the excellent reverse blocking voltage and low leakage current of prior art structures with improved current capability.」（第３欄第３１行目−第４１行目）
（当審仮訳：
「従来技術のＪＢショットキー構造（……）が図２に示されている。図２の従来のＳｉＣ　ＪＢショットキーダイオードと比較して，新規な構造は，本質的に全ての格子領域の表面に到達しない，ｐｎ接合格子を含む。この新しい構造の特徴は，順方向電圧降下を下げ，アクティブなショットキー面積を効果的に増加させると同時に，改善された電流能力を備えた従来技術の構造の良好な逆方向ブロッキング電圧と低い漏れ電流を維持する。」）
（オ）　「
The junction barrier grid in FIG. 1 includes a grid 42 of p-type regions 64, 66 with width and spacing characteristic of the drift region doping concentration surrounded by a wide peripheral p-type region 44
Unlike the corresponding conventional grid structure 22 in FIG. 2 , most of the grid 42 in the new structure is not at the surface of n
-
SiC drift layer 16, but rather is at a depth (e.g., 0.5-1.5 μm) below the upper surface of layer 16, being formed of embedded p-wells.
（当審仮訳：
「
図１では，接合障壁格子は，広い周縁ｐ型領域４４に囲まれたドリフト領域のドーピング濃度によって特徴付けられる幅および間隔のｐ型領域６４，６６とによる格子４２を含む
図２に対応する従来のグリッド構造２２とは異なり，新しい構造の格子４２の大部分はｎ
-
型ＳｉＣドリフト層１６の表面にあるのではなく，”組み込みｐウェル”として形成される，層１６の上面の下の深さ（例えば，０．５−１．５μｍ）にある
（カ）　「
The wide peripheral p-type region 44 connects to some of the embedded p-wells 66 via the Schottky barrier metal layer 52, through recesses 51 in the semiconductor, to define the p-grid potential
（当審仮訳：
「
広い周縁ｐ型領域４４は，ｐ格子電位を画定する，半導体の凹部５１をとおして，ショットキーバリア金属層５２を介して組み込みｐウェル６６の一部に接続する
（キ）　「Referring to FIG. 2 , 
the n
-
SiC drift layer 16 on top of floating guard rings 41 at the periphery of the device is also etched off at the same time the recesses 51 are created to allow the p-type doped guard ring regions 41 to reach the surface. The surface is then passivated to provide stable high voltage blocking capability
（当審仮訳：
「図２を参照すると，
デバイス外周のフローティングガードリング４１の上におけるｎ
-
型ＳｉＣドリフト層１６がエッチングされると同時，凹部５１がｐ型にドープされたガードリング領域４１の表面に達するように形成される。その後，表面は，安定した高電圧阻止能力を提供するように不動態化される
（ク）　「FIGS. 3A-3I are diagrams showing a fabrication process in accordance with an embodiment of the invention.
FIG. 3A is a cross-sectional view of a wafer 12 covered by a buffer layer 14 and further covered by an epitaxial drift layer 16 into which ion implantation is carried out through a patterned oxide mask 18
FIG. 3B is a cross-sectional view of a peripheral region 44, floating guard ring regions 41, and grid 42 p-wells formed in the epitaxial drift layer 16 of FIG. 3A
（当審仮訳：
「図３Ａ−３Ｉは，本発明の一実施形態による製造プロセスを示す図である。
図３Ａは，バッファ層１４により被覆され，さらに，イオン注入がパターン化された酸化物マスク１８を介して実行されたされたエピタキシャルドリフト層１６によって被覆された，ウエハ１２の断面図である
図３Ｂは，図３Ａのエピタキシャルドリフト層１６に形成されたｐウェルである，周辺領域４４，フローティングガードリング領域４１，および格子４２の断面図であり
（ケ）　「
Referring to FIGS. 3A and 3B , a substrate 102 of starting material having an upper surface 104 may include an n-SiC epitaxial drift layer 16 on top of a heavily doped n
+
-buffer layer 14 on top of an n
+
 wafer 12
Example doping concentrations are: for n
+
 wafer 12, 5x10
17
-1x10
19
 cm
-3
and for n-SiC epitaxial drift layer 16, 1x10
15
-1x10
17
 cm
-3
（当審仮訳：
「
図３Ａ及び図３Ｂを参照すると，上面１０４を有する出発材料の基材１０２は，ｎ
＋
型ウェハ１２の上の高濃度にドープされたｎ
＋
型バッファ層１４の上にｎ
−
型ＳｉＣエピタキシャルドリフト層１６を含むことができる
例示のドーピング濃度としては，ｎ
＋
型基板１２は，５×１０
１７
−１×１０
１９
ｃｍ
−３
であり
そして，ｎ
−
型ＳｉＣエピタキシャルドリフト層１６は，１×１０
１５
−１×１０
１７
ｃｍ
−３
となっている
（コ）　「
Next, p-type ions are embedded below the surface 104 using a single or multiple ion implantation steps to create p-type regions 41, 42, and 44
An optional layer 46 of shallow n-type implant of between 1x10
11
 and 1x10
13
/cm
2
 may be implanted between the top surface and the embedded p-well (e.g. to a depth of 0.2-0.5 μm) to ensure retaining the desired n-type doping level at the surface. Following implant activation, the p-type regions 41, 42, and 44 and the optional shallow n-type implant layer 46 are established as shown in FIG. 3B
（当審仮訳：
「
次に，ｐタイプのイオンが，ｐ型領域４１，４２および４４を生成するために，単回または複数回のイオン注入ステップを利用して，表面１０４の下に埋め込まれる
１×１０
１１
および１×１０
１３
／ｃｍ
２
の間の浅いｎ型インプラントの任意の層４６は，表面に所望のｎ型ドーピングレベルを保持することを確実にするために，上部表面及び組み込みｐウェル（例えば０．２−０．５μｍの深さ）の間に注入される。インプラントの活性化に続いて，ｐ型領域４１，４２，４４および任意の浅いｎ型インプラント層４６が図３Ｂに示すように確立される
（サ）　「
FIG. 3E is a cross-sectional view showing the deposition of a first dielectric layer 30 on the peripheral region 44, floating guard ring regions, and selected grid p-wells 66 of FIG. 3D , and the formation of a backside ohmic contact 50
（当審仮訳：
「
図３Ｅは，周辺領域４４の上，フローティングガードリング領域，図３Ｄの選択された格子のｐ型ウェル６６の上に，第１の誘電体層３０が堆積され，背面オーミック・コンタクト５０が形成されることを示す断面図である
（シ）　「Referring to FIG. 3E , the top surface is next thermally oxidized to grow a thin layer of oxide followed with deposition of dielectric material 30 to prepare the surface for high voltage. Since very high surface electric field is present at the surface in the area of the guard rings 41, the dielectric material in conjunction with the semiconductor surface must have the desirable characteristics of possessing high dielectric strength, low flatband voltage, low polarizability, and low charge trapping. Most dielectric films deposited using Plasma Enhanced Chemical Vaper Deposition (PECVD) polarize and trap charges under high electric field. The task is to minimize these adverse effects with specific guard ring geometry. Undoped oxide, oxynitride, PSG (phosphorus doped silicon glass), BPSG (boron and phosphorus doped silicon glass), or combinations thereof have been known to have the aforementioned adverse effects minimized and made usable for specific guard ring designs. This layer 30 is shown in FIG. 3E . An example thickness is 0.5-1.5 μm.」（第５欄第１９行目−第３６行目）
（当審仮訳：
「図３Ｅを参照すると，上部表面は酸化物の薄膜成長させるために熱酸化され，続いて高電圧用の表面を準備する誘電体材料３０が堆積される。ガードリング４１の領域内の表面で非常に高い電界が存在するので，半導体表面に連動する誘電材料は高い誘電強度，低いフラットバンド電圧，低い分極率および低い電荷トラップという望ましい特性を有していなければならない。プラズマＣＶＤ（Plasma Enhanced Chemical Vaper Deposition，PECVD）を用いて堆積されたほとんどの誘電膜は，高電界下で電荷を分極させ，捕捉する。そのタスクは特定のガードリング構造の元，これらの悪影響を最小化することである。ドープしていない酸化物，酸窒化物，ＰＳＧ（リンをドープしたシリコンガラス），ＢＰＳＧ（ボロンとリンをドープしたシリコンガラス），またはそれらの組み合わせは，特定のガードリング設計のために使用可能であり，上記の有害作用を最小化することが知られている。この層３０は，図３Ｅに示されている。例えば，厚さは，０．５−１．５μｍである。」）
（ス）　「Following dielectric film deposition, nickel is deposited by sputter deposition or evaporation onto the backside as shown in FIG. 3E . A thermal process can be performed to form a nickel-silicide ohmic contact 50 to the n+ SiC wafer 12, with an example thickness of 0.1 μm. A Rapid Thermal Process (RTP) or Rapid Thermal Anneal (RTA) may be used for this operation. Alternatively, a diffusion furnace may be used to form the ohmic contact. To ensure nickel does not form an oxide which is difficult to remove, an inert gas with low moisture content such as Argon is used as carrier gas during the thermal process.」（第５欄第３７行目−第４７行目）
（当審仮訳：
「誘電体膜を堆積した後，図３Ｅに示されるようにニッケルがスパッタ堆積又は蒸着により堆積される。熱プロセスは，ｎ＋ＳｉＣウェハ１２に例えば０．１μｍの厚さを有するように，ニッケルシリサイドオーミックコンタクト５０を形成するように実行される。急速熱プロセス（Rapid Thermal Process，RTP）や急速熱アニール（Rapid Thermal Anneal，RTA）は，この操作のために使用することができる。代替的に，拡散炉は，オーミックコンタクトを形成するために使用することができる。除去の困難な酸化物を形成しないニッケルを保証するために，アルゴンのような低水分含量の不活性ガスが熱プロセス中のキャリアガスとして使用される。」）
（セ）　「
FIG. 3F is a cross-sectional view showing the formation of openings in the passivation layer 30 above the peripheral region 44 and selected grid p-wells 66 of FIG. 3E , and showing the deposition of a Schottky bather metal layer 52 in the area of those recesses
a Schottky bather contact to the peripheral guard ring region 44
The Schottky bather metal layer 52 can be deposited unto the top surface by sputter deposition or evaporation of titanium, tungsten, chromium, nickel, or other suitable metal or alloys to form different bather heights
The Schottky bather metal layer 52 also overlaps onto the oxide layer 30 as shown in FIG. 3F
An example thickness for Ni is 0.1 μm; or 0.1 μm for Ti
（当審仮訳：
「
図３Ｆは，図３Ｅの選択された格子のｐウェル６６と周辺領域４４上のパッシベーション膜３０の開口部を形成し，これらの凹部の領域にショットキーバリア金属層５２の堆積を示す断面図である
周辺ガードリング領域４４へのショットキー障壁コンタクト
ショットキー障壁金属層５２は，異なる障壁高さを形成するためにチタン，タングステン，クロム，ニッケル，または他の適切な金属又は合金のスパッタ堆積又は蒸着により表面上に堆積させることができる。
図３Ｆに示すように，ショットキーバリア金属層５２は，酸化物層３０の上に重なっている
Ｎｉの厚さは，例えば，０．１μｍであり，Ｔｉは０．１μｍである
（ソ）　「
FIG. 3G is a cross-sectional view showing the formation of an anode 54 contacting the Schottky bather metal layer 52 of FIG. 3F
（当審仮訳：
「
図３Ｇは，図３Ｆのショットキー障壁金属層５２と接触するアノード５４の形成を示す断面図であり
（タ）　「Referring to FIGS. 3G and 3H , 
to conduct high current out of the device, a front-side anode electrode 54 is formed such as by depositing tungsten, aluminum or aluminum alloys (e.g. at a thickness of 1-5 μm) using sputter deposition or evaporation followed by a patterning and etch step
（当審仮訳：
「図３Ｇおよび図３Ｈを参照すると，
デバイスの高電流を伝導するために，正面側アノード電極５４が，スパッタ蒸着または蒸発，続いてパターン形成およびエッチングステップを使用して，タングステン，アルミニウムまたはアルミニウム合金(例えば１−５μｍの厚さ)を堆積させるようにして形成される
（チ）　ＦＩＧ．１には，アノード５４の端部が，ショットキー金属層５２の端部よりも内側にあり，アノード５４の端部が，パッシベーション３０の上に形成されていることが図示されている。
　イ　引用発明
　上記アから，引用文献１には，次の発明（以下「引用発明」という。）が記載されていると認められる。
「ＳｉＣ　ＳＢＤ（Schottky barrier diode，ショットキーバリアダイオード）構造１０であって，
接合障壁格子４２は，広い周縁ｐ型領域４４に囲まれたドリフト領域のドーピング濃度によって特徴付けられる幅および間隔のｐ型領域６４，６６とによる接合障壁格子４２を含み，格子４２の大部分はｎ-型ＳｉＣドリフト層１６の表面にあるのではなく，”組み込みｐウェル”として形成される，層１６の上面の下の深さ（例えば，０．５−１．５μｍ）にあること，
組み込みｐウェルの表面からの深さは，例えば０．２−０．５μｍの深さであること，
ｐタイプのイオンが，ｐ型領域４１，４２および４４を生成するために，単回または複数回のイオン注入ステップを利用して，表面１０４の下に埋め込まれること，
広い周縁ｐ型領域４４は，半導体の凹部５１をとおして，ショットキーバリア金属層５２を介して組み込みｐウェル６６の一部に接続すること，
デバイス外周のフローティングガードリング４１の上におけるｎ-型ＳｉＣドリフト層１６がエッチングされると同時，凹部５１がｐ型にドープされたガードリング領域４１の表面に達するように形成され，これで，表面は，安定した高電圧阻止能力を提供するように不動態化されること，
上面１０４を有する出発材料の基材１０２は，ｎ＋型のＳｉＣウェハ１２の上の高濃度にドープされたｎ＋型ＳｉＣバッファ層１４の上に形成されたｎ−型ＳｉＣエピタキシャルドリフト層１６を含むことができること，
ドーピング濃度としては，ｎ＋型基板１２は，５×１０１７−１×１０１９ｃｍ−３であり，そして，ｎ−型ＳｉＣエピタキシャルドリフト層１６は，１×１０１５−１×１０１７ｃｍ−３となっていること，
周辺領域４４の上，フローティングガードリング領域，選択された格子のｐ型ウェル６６の上に，第１の誘電体層３０が堆積されること，
選択された格子のｐウェル６６と周辺領域４４上のパッシベーション膜３０の開口部を形成し，これらの凹部の領域にショットキーバリア金属層５２の堆積をすること，
周辺ガードリング領域４４へショットキー障壁コンタクトされること，
ショットキー障壁金属層５２は，異なる障壁高さを形成するためにチタン，タングステン，クロム，ニッケル，または他の適切な金属又は合金のスパッタ堆積又は蒸着により表面上に堆積させることができること，
ショットキーバリア金属層５２は，酸化物層３０の上に重なっており，Ｎｉの厚さは，例えば，０．１μｍであり，Ｔｉは０．１μｍであること，
ショットキー障壁金属層５２と接触するアノード５４が形成され，ここで，デバイスの高電流を伝導するために，正面側アノード電極５４が，スパッタ蒸着または蒸発，続いてパターン形成およびエッチングステップを使用して，タングステン，アルミニウムまたはアルミニウム合金(例えば１−５μｍの厚さ)を堆積させるようにして形成されること，
アノード５４の端部が，ショットキー金属層５２の端部よりも内側にあり，アノード５４の端部が，パッシベーション３０の上に形成されている，
ＳｉＣ　ＳＢＤ構造１０。」
　ウ　引用文献６の記載
　原査定の拒絶の理由で引用された本願の公開基準日前に頒布された又は電気通信回線を通じて公衆に利用可能となった引用文献である，特開２０１１−１６５８５６号公報（平成２３年８月２５日出願公開。以下「引用文献６」という。）には，以下の事項が記載されている。
「【発明の詳細な説明】
【技術分野】
【０００１】
　この発明は，不純物濃度が異なる領域を複数有する構造を持つ炭化珪素半導体装置を製造する方法に関する。
【背景技術】
【０００２】
　炭化珪素半導体装置の製造では，工程数を減らすことにより工期及びコストを低減することが重要な課題である。
【０００３】
　
一般的に電力用の半導体装置では比較的高い電圧の電力を取り扱うため
ＲＥＳＵＲＦ原理を用いた耐圧構造を採用することが多い。ＲＥＳＵＲＦ構造では，ｐ領域とその周辺に形成された相対的に不純物濃度の低いｐウェル領域とを備えることにより，ｐｎ接合終端部での電界を緩和している
【０００４】
　しかしながら，本構造を採用すると，不純物濃度の異なる２つのｐ型領域を形成する必要がある。不純物濃度が異なる領域を複数形成する場合，（１）不純物を注入しない領域を保護するマスクを形成する工程，（２）マスク開口部に不純物を注入する工程，（３）マスクを除去する工程，というフローを領域毎に行うため，不純物注入量が異なる領域数が増えるに従い工期・コストが増加する。さらに，高エネルギーのＡｌイオン注入を行う場合はビーム電流が小さく，イオン注入時間が長くなるという課題がある。
＜＜途中省略＞＞
【発明の概要】
【発明が解決しようとする課題】
【０００７】
　炭化珪素における拡散係数は非常に小さいため，これにイオン注入された不純物は熱処理により拡散せず，特許文献２，３の方法を用いて不純物領域を形成することは出来ない。炭化珪素半導体層において，十分大きなサイズのマスクによって隔てられた２つの開口部からイオン注入を行って不純物注入領域を形成する場合，２つの不純物領域が形成され，これらの領域は熱処理を行っても拡散して繋がることはない。
【０００８】
　そこで，本発明は上述の問題点に鑑み，一度のマスク工程によって不純物濃度の異なる複数の不純物領域を形成することが可能な炭化珪素半導体装置の製造方法を提供することを目的とする。
＜＜途中省略＞＞
【発明の効果】
【００１０】
　本発明の炭化珪素半導体装置の製造方法は，炭化珪素半導体層上に複数の単位マスクよりなる注入マスクを形成するに際し，単位マスク内の任意の点から単位マスクの端までの距離を，所定の注入エネルギーで所定のイオンを炭化珪素に注入した場合の散乱距離以下とし，単位マスクの寸法と配置間隔が異なる複数の領域を持つように注入マスクを形成する。これにより，熱拡散が殆ど生じない炭化珪素半導体層において，不純物濃度の異なる複数の領域を一度のマスク工程とイオン注入工程で形成することが出来る。」
「【００１２】
　（実施の形態１）
＜＜途中省略＞＞
【００１９】
となる。Ａｌ注入領域（ｐ型領域）が一面に形成されるよう，ストライプ幅ｄ1／２≦２５０ｎｍとする。
ｄ
1
，ｄ
2
を各領域で変えてマスクの開口率を調整することによりイオン注入量を制御することが出来るため，ｐ型領域の不純物濃度を任意に設定できる
【００２０】
　
例えば，図３（ｂ）に示すように領域１はマスクなし，領域２をｄ
1
＝３００ｎｍ，ｄ
2
＝３００ｎｍ，領域３をｄ
1
＝５００ｎｍ，ｄ
2
＝１００ｎｍとすると，領域１の開口率は１００％，領域２，３は（１）式よりそれぞれ５０％，１６．７％となる。このようなマスクを用いて，７００ｋｅＶ以上の注入エネルギーでＡｌをイオン注入すると，領域１のＡｌ濃度を１００％とすれば，領域２のＡｌ濃度は５０％，領域３のＡｌ濃度は１６．７％となる。このように異なる不純物濃度を持つ領域を，１度のマスク工程と１度のイオン注入領域で形成することが出来る
【００２１】
　図４（ａ）に，円形の単位マスクで注入マスクを形成する場合の例を示す。半径をｒ，マスク間隔をｄとすると，注入マスクの開口率は
＜＜途中省略＞＞
【００２３】
となる。
Ａｌ注入領域（ｐ型領域）が一面に形成されるよう，ｒ≦２５０ｎｍとする。ｒ，ｄを各領域で変えてマスクの開口率を調整することによりイオン注入量を制御することが出来るため，ｐ型領域の不純物濃度を任意に設定できる
【００２４】
　
例えば，図４（ｂ）に示すように領域１はマスクなし，領域２をｒ＝２００ｎｍ，ｄ＝５００ｎｍ，領域３をｒ＝２５０ｎｍ，ｄ＝１００ｎｍとすると，領域１の開口率は１００％，領域２，３は（２）式よりそれぞれ８２．１％，３７％となる
「【００３７】
　
本実施の形態の注入マスクを用いて，図８〜図１０に示すＪＴＥ（Ｊｕｎｃｔｉｏｎ  Ｔｅｒｍｉｎａｔｉｏｎ  Ｅｘｔｅｎｓｉｏｎ）構造を形成することが可能である。
図９のように２つのＪＴＥ領域を形成する場合，ＧＲ領域５をマスクなし，第１ＪＴＥ６を開口率６６％，第２ＪＴＥ７を３３％となるように形成した注入マスクでイオン注入を行って形成する
このように開口率を領域毎に変えた注入マスクを形成することによって，１度のマスク工程とイオン注入工程によって複数の不純物濃度が異なる領域を持つＪＴＥ耐圧構造を形成することが出来る
【００３８】
　
本実施の形態で説明した注入マスクを用いて，ショットキーダイオードの終端構造を形成する例を図１１に示す。図９に示したように，それぞれ不純物濃度の異なるＧＲ領域，第１ＪＴＥ６，第２ＪＴＥ７（ＪＴＥの数は任意）を炭化珪素半導体層に形成する。各領域の形成においては，図１１（ａ）に例示するように，ＧＲ領域５はマスクなし，第１ＪＴＥ６はストライプ状の単位マスクのストライプ幅ｄ
1
＝３００ｎｍ，マスク間隔ｄ
2
＝３００ｎｍとし（開口率５０％），第２ＪＴＥ７は円形の単位マスクで半径ｒ＝２５０ｎｍ，マスク間隔ｄ＝１００ｎｍとする（開口率３７％）。このような注入マスクを用いてＡｌイオン注入を行い，炭化珪素半導体層にＪＴＥ構造を形成する
【００３９】
　その後，ショットキー電極１０，表面電極１１，裏面電極９，保護膜１２を形成することにより図１１（ｂ）に示すショットキーダイオードが形成される。
【００４０】
　ショットキーダイオードが図１１（ｃ）に示すようなＭＰＳあるいはＪＢＳ構造である場合，ショットキー電極１０下に形成するｐ型領域１３を終端構造のｐ型領域（ＧＲ５，第１ＪＴＥ６，第２ＪＴＥ７）（ＪＴＥの数は任意）と同一のマスク工程，イオン注入工程により形成し，製造工程を簡略化することが出来る。しかし，ショットキー電極１０下のｐ型領域１３と終端構造のｐ型領域５〜７は必ずしも同時に形成する必要はなく，ショットキー電極１０下のｐ型領域１３と終端構造のｐ型領域５〜７を別々のマスクで形成しても良い。あるいは，ショットキー電極１０下のｐ型領域１３と終端構造のｐ型領域５〜７を同一マスクで形成した後，ショットキー電極１０下のｐ型領域１３のみ追加のイオン注入を行っても良い。あるいは，ショットキー電極１０下のｐ型領域１３と終端構造のｐ型領域５〜７を同一マスクで形成した後，終端構造のｐ型領域５〜７のみ追加のイオン注入を行うという方法でも良い。これらの方法を用いる場合，製造工程は増えるがデバイス設計の自由度が大きくなるという利点がある。
【００４１】
　次に，本実施の形態の注入マスクを用いてＭＯＳＦＥＴを製造する例を図１２に示す。ＭＯＳＦＥＴの場合，ｐウェル１９と終端構造のｐ型領域（ＧＲ５，第１ＪＴＥ６，第２ＪＴＥ７，第３ＪＴＥ８）（ＪＴＥの数は任意）を実施の形態１の注入マスクを用いて一度のイオン注入工程で作成することが可能である。その後，裏面電極９やゲート酸化膜１５，ポリシリコン１６，層間酸化膜１７，表面電極１１，保護膜１２を形成すれば図１２のＭＯＳＦＥＴが作成できる。」
　図９及び図１１（ｂ）には，「ＧＲ領域５に接する第１ＪＴＥ，及び第１ＪＴＥに接する第２ＪＴＥ７」が記載されていると認められる。
　エ　引用文献６の技術的事項
　上記ウの記載から，引用文献６には，以下の技術的事項が記載されていると認められる。
（ア）　ｐ領域とその周辺に形成された相対的に不純物濃度の低いｐウェル領域とを備えることにより，ｐｎ接合終端部での電界を緩和することを目的としたＪＴＥ構造につき，注入マスクを用いて，ＪＴＥ（Ｊｕｎｃｔｉｏｎ  Ｔｅｒｍｉｎａｔｉｏｎ  Ｅｘｔｅｎｓｉｏｎ）構造を形成することが可能であり，２つのＪＴＥ領域を形成する場合，ＧＲ領域をマスクなし，第１ＪＴＥを開口率６６％，第２ＪＴＥを３３％となるように形成した注入マスクでイオン注入を行って形成し，ＧＲ領域５に接する第１ＪＴＥ，及び第１ＪＴＥに接する第２ＪＴＥ７を，開口率を領域毎に変えた注入マスクを形成することによって，１度のマスク工程とイオン注入工程によって複数の不純物濃度が異なる領域を持つＪＴＥ耐圧構造を形成することが出来ること（段落【０００３】，【００３７】）。
（イ）　各領域でマスクの開口率を調整することによりイオン注入量を制御することが出来るため，ｐ型領域の不純物濃度を任意に設定できること（段落【００１９】，【００２３】）。
（ウ）　領域１の開口率１００％，領域２，３はそれぞれ５０％，１６．７％となるようなマスクを用いて，７００ｋｅＶ以上の注入エネルギーでＡｌをイオン注入すると，領域１のＡｌ濃度を１００％とすれば，領域２のＡｌ濃度は５０％，領域３のＡｌ濃度は１６．７％となるので（段落【００２０】），不純物濃度の異なるＧＲ領域，第１ＪＴＥ，第２ＪＴＥ（ＪＴＥの数は任意）を炭化珪素半導体層に形成する場合（段落【００３８】）の，その具体的なＡｌ濃度の比率としては，
　ａ　領域１のＡｌ濃度（開口率）１００％，領域２，３はそれぞれ５０％，１６．７％となる場合（段落【００２０】），
　ｂ　領域１のＡｌ濃度（開口率）は１００％，領域２，３はそれぞれ８２．１％，３７％となる場合（段落【００２４】），
　ｃ　ＧＲ領域をマスクなし（Ａｌ濃度（開口率）１００％），第１ＪＴＥをＡｌ濃度（開口率）６６％，第２ＪＴＥを３３％となる場合（段落【００３７】），
　ｄ　ＧＲ領域はマスクなし（Ａｌ濃度（開口率）１００％），第１ＪＴＥはＡｌ濃度（開口率）５０％，第２ＪＴＥはＡｌ濃度（開口率）３７％となる場合（段落【００３８】），
が例示されていること。
（３）　対比
　本件補正発明と，引用発明とを対比すると，以下のとおりとなる。
　ア　引用発明の「ｎ＋型のＳｉＣウェハ１２」は本件補正発明の「第１導電型ワイドバンドギャップ半導体基板」に相当する。
　イ　引用発明の「ｎ−型ＳｉＣエピタキシャルドリフト層１６」は「ｎ＋型のＳｉＣウェハ１２の上の高濃度にドープされたｎ＋型ＳｉＣバッファ層１４の上に形成され」ており，位置関係としては，「ｎ＋型のＳｉＣウェハ１２」の表面に「ｎ−型ＳｉＣエピタキシャルドリフト層１６」が堆積されているものであり，また，その濃度関係としては，「ｎ＋型基板１２は，５×１０１７−１×１０１９ｃｍ−３であり，そして，ｎ−型ＳｉＣエピタキシャルドリフト層１６は，１×１０１５−１×１０１７ｃｍ−３となっていること」から，引用発明の「ｎ−型ＳｉＣエピタキシャルドリフト層１６」は，本件補正発明の「前記第１導電型ワイドバンドギャップ半導体基板の表面に堆積された，前記第１導電型ワイドバンドギャップ半導体基板よりも不純物濃度の低い第１導電型ワイドバンドギャップ半導体堆積層」に相当する。
　ウ　引用発明の「接合障壁格子４２」を形作る「ｐ型領域６４，６６」は，「格子４２の大部分はｎ-型ＳｉＣドリフト層１６の表面にあるのではなく，”組み込みｐウェル”として形成される，層１６の上面の下の深さ（例えば，０．５−１．５μｍ）にあ」り，「組み込みｐウェルの表面からの深さは，例えば０．２−０．５μｍの深さであ」ることから，「ｎ−型ＳｉＣエピタキシャルドリフト層１６」の「ｎ＋型のＳｉＣウェハ１２」側の反対側の表面層に形成されていることは明らかであり，また，「表面１０４の下に埋め込まれたｐ型領域」「４２」は，「イオン注入ステップを用いて」「生成される」ものであるので，選択的に設けられているといえ，引用発明の「ｐ型領域６４，６６」は，本件補正発明の「前記第１導電型ワイドバンドギャップ半導体堆積層の，前記第１導電型ワイドバンドギャップ半導体基板側に対して反対側の表面層に選択的に設けられた第１の第２導電型半導体領域」に相当する。
　エ　引用発明の「ショットキーバリア金属層５２」は「選択された格子のｐウェル６６と周辺領域４４上のパッシベーション膜３０の開口部を形成し，これらの凹部の領域に」形成されるものであるので，「ｎ−型ＳｉＣエピタキシャルドリフト層１６」の上において形成されるものであり，また，「異なる障壁高さを形成するためにチタン，タングステン，クロム，ニッケル，または他の適切な金属又は合金のスパッタ堆積又は蒸着により表面上に堆積させること」で形成するものであるので１層構造であるといえ，引用発明は「選択された格子のｐウェル６６と周辺領域４４上のパッシベーション膜３０の開口部を形成し，これらの凹部の領域にショットキーバリア金属層５２の堆積を」していることから，「ｐ型領域６４，６６」と「ショットキーバリア金属層５２」とが接続し，「接合障壁格子４２」が形作られていることから，引用発明の「接合障壁格子４２」は，本件補正発明の「少なくとも，前記第１導電型ワイドバンドギャップ半導体堆積層上において金属−半導体接合を形成する１層構造の第１金属膜と，前記第１の第２導電型半導体領域とで構成された素子構造」に相当する。
　オ　引用発明の「広い周縁ｐ型領域４４」は，「ドリフト領域のドーピング濃度によって特徴付けられる幅および間隔のｐ型領域６４，６６とによる接合障壁格子４２を」「囲」むものであり，「ｐ型領域６４，６６」と同様に，表面層に形成されるものであるので，引用発明の「広い周縁ｐ型領域４４」は，本件補正発明の「前記第１導電型ワイドバンドギャップ半導体堆積層の，前記第１導電型ワイドバンドギャップ半導体基板側に対して反対側の表面層に選択的に設けられ，前記素子構造の周辺部を囲む第２の第２導電型半導体領域」に相当する。
　カ　引用発明の「第１の誘電体層３０」は「周辺領域４４の上，フローティングガードリング領域」「の上に，堆積」されるものであるので，本件補正発明の「前記第３の第２導電型半導体領域を覆う層間絶縁膜」と，「層間絶縁膜」である点で共通する。
　キ　引用発明の「アノード５４」は「ショットキー障壁金属層５２と接触する」ものであり，「スパッタ蒸着または蒸発，続いてパターン形成およびエッチングステップを使用して，タングステン，アルミニウムまたはアルミニウム合金(例えば１−５μｍの厚さ)を堆積させるようにして形成される」ので１層構造であるといえ，引用発明の「アノード５４」は，本件補正発明の「前記第１金属膜上に設けられた１層構造の第２金属膜」に相当する。
　ク　引用発明の「ショットキーバリア金属層５２」は「チタン」で形成することができ，「Ｔｉ」の厚さ「は０．１μｍであること」，また，「ショットキーバリア金属層５２は，酸化物層３０の上に重なって」いること，引用発明の「アノード５４」は「アルミニウムまたはアルミニウム合金(例えば１−５μｍの厚さ)を堆積させるようにして形成され」ており，「アノード５４の端部が，ショットキー金属層５２の端部よりも内側にあり，アノード５４の端部が，パッシベーション３０の上に形成されている」ものであるので，本件補正発明の「前記第１金属膜は，チタンからなり，前記層間絶縁膜上に，前記層間絶縁膜を介して前記第３の第２導電型半導体領域の一部を覆う位置まで延出されており，前記第２金属膜は，アルミニウムを主成分とする材料からなり，前記第１金属膜を介して前記層間絶縁膜を覆う位置まで延出し，端部が前記第１金属膜上で前記第１金属膜の端部よりも内側に位置しており，前記第２金属膜の厚さは，前記第１金属膜の厚さよりも厚」いことと，「前記第１金属膜は，チタンからなり，前記層間絶縁膜上に，前記層間絶縁膜を介して延出されており，前記第２金属膜は，アルミニウムを主成分とする材料からなり，前記第１金属膜を介して前記層間絶縁膜を覆う位置まで延出し，端部が前記第１金属膜上で前記第１金属膜の端部よりも内側に位置しており，前記第２金属膜の厚さは，前記第１金属膜の厚さよりも厚」い点で共通する。
　ケ　引用発明の「ＳｉＣ　ＳＢＤ構造１０」は本件補正発明の「半導体装置」に相当する。
　したがって，本件補正発明と，引用発明とは，以下の点で一致し，相違する。
＜一致点＞
「第１導電型ワイドバンドギャップ半導体基板と，
　前記第１導電型ワイドバンドギャップ半導体基板の表面に堆積された，前記第１導電型ワイドバンドギャップ半導体基板よりも不純物濃度の低い第１導電型ワイドバンドギャップ半導体堆積層と，
　前記第１導電型ワイドバンドギャップ半導体堆積層の，前記第１導電型ワイドバンドギャップ半導体基板側に対して反対側の表面層に選択的に設けられた第１の第２導電型半導体領域と，
　少なくとも，前記第１導電型ワイドバンドギャップ半導体堆積層上において金属−半導体接合を形成する１層構造の第１金属膜と，前記第１の第２導電型半導体領域とで構成された素子構造と，
　前記第１導電型ワイドバンドギャップ半導体堆積層の，前記第１導電型ワイドバンドギャップ半導体基板側に対して反対側の表面層に選択的に設けられ，前記素子構造の周辺部を囲む第２の第２導電型半導体領域と，
　層間絶縁膜と，
　前記第１金属膜上に設けられた１層構造の第２金属膜と，
　を備え，
　前記第１金属膜は，チタンからなり，前記層間絶縁膜上に，前記層間絶縁膜を介して延出されており，
　前記第２金属膜は，アルミニウムを主成分とする材料からなり，前記第１金属膜を介して前記層間絶縁膜を覆う位置まで延出し，端部が前記第１金属膜上で前記第１金属膜の端部よりも内側に位置しており，
　前記第２金属膜の厚さは，前記第１金属膜の厚さよりも厚い，
ことを特徴とする半導体装置。」
＜相違点＞
・相違点１：本件補正発明は，「前記第２の第２導電型半導体領域の周辺部に接しかつ囲む接合終端構造を構成する，前記第２の第２導電型半導体領域よりも不純物濃度の低い第３の第２導電型半導体領域と」，「前記第３の第２導電型半導体領域の周辺部に接しかつ囲み，前記第３の第２導電型半導体領域と接合終端構造を構成する，前記第３の第２導電型半導体領域よりも不純物濃度の低い第４の第２導電型半導体領域と」を備えているのに対して，引用発明においては，接合終端構造を構成する「第３の第２導電型半導体領域」と「第４の第２導電型半導体領域」とを備えていない点。
・相違点２：本件補正発明は，「層間絶縁膜」が「前記第３の第２導電型半導体領域を覆う」と特定されているのに対して，引用発明においては，「第３の第２導電型半導体領域」が存在しないために，その覆う範囲が異なる点。
・相違点３：本件補正発明は，「前記第１金属膜は」「前記層間絶縁膜上に，前記層間絶縁膜を介して前記第３の第２導電型半導体領域の一部を覆う位置まで延出されて」いるのに対して，引用発明においては，「第３の第２導電型半導体領域」が存在しないために，その覆う範囲が異なる点。
・相違点４：本件補正発明は，「前記第４の第２導電型半導体領域の不純物濃度は，前記第３の第２導電型半導体領域の不純物濃度の０．４〜０．７倍である」と特定されているのに対して，引用発明においては，「第３の第２導電型半導体領域」および「第４の第２導電型半導体領域」が存在しないために，その不純物濃度の関係が特定されていない点。
（４）　判断
　上記相違点について，判断する。
　ア　相違点１について
　上記（２）エ（ア）にあるように，引用文献６には，ｐ領域とその周辺に形成された相対的に不純物濃度の低いｐウェル領域とを備えることにより，ｐｎ接合終端部での電界を緩和することを目的としたＪＴＥ構造につき，注入マスクを用いて，ＪＴＥ構造を形成することが可能であり，２つのＪＴＥ領域を形成する場合，ＧＲ領域に接する第１ＪＴＥ，及び第１ＪＴＥに接する第２ＪＴＥを形成し，開口率を領域毎に変えた注入マスクを形成することによって，１度のマスク工程とイオン注入工程によって複数の不純物濃度が異なる領域を持つＪＴＥ耐圧構造を形成することが出来ることが記載されており，引用発明における「ＳｉＣ　ＳＢＤ構造１０」のｐｎ接合終端部での電界を緩和することを目的として「広い周縁ｐ型領域４４」が「周辺ガードリング領域」である（前記（２）ア（セ））ことを考慮すれば，その周辺部に接しかつ囲むように，第１ＪＴＥ，第２ＪＴＥという２つの不純物濃度が異なるＪＴＥ領域を形成すること，すなわち，上記相違点１について本件補正発明の構成を採用することは，当業者が容易になし得たことである。
　イ　相違点２について
　引用発明においては，「周辺領域４４の上，フローティングガードリング領域」に，「第１の誘電体層３０が堆積され」ているので，上記アにて検討したように，引用発明の「広い周縁ｐ型領域４４」の周辺部に接しかつ囲むように第１ＪＴＥ，第２ＪＴＥという２つの不純物濃度が異なるＪＴＥ領域を形成した場合には，当然に，そのＪＴＥ構造の上部は誘電体層に覆われることとなるので，「第１ＪＴＥ」，すなわち，本件補正発明の「第３の第２導電型半導体領域」は「第１の誘電体層３０」，すなわち，本件補正発明の「層間絶縁膜」に覆われることとなり，上記相違点２について本件補正発明の構成を採用することは，当業者が容易になし得たことである。
　ウ　相違点３について
　引用発明においては「ショットキーバリア金属層５２は，酸化物層３０の上に重なって」いるので，「酸化物層３０の上に重なって」いる「ショットキーバリア金属層５２」の端部は，フィールドプレートとしての機能を発揮し，電界を緩和していることはその構造上明らかである。
　そして，上記アにて検討したように，「広い周縁ｐ型領域４４」の周辺部に接しかつ囲むように，第１ＪＴＥ，第２ＪＴＥという２つの不純物濃度が異なるＪＴＥ領域を形成した場合に，その「ショットキーバリア金属層５２」のその端部をどこまで伸ばすのか，ということは，当業者が適宜に取り決めれば良い設計的事項に過ぎず，例えば，「第１ＪＴＥ」，すなわち，本件補正発明の「第３の第２導電型半導体領域」の一部を覆う位置まで延出させることは当業者が容易になし得たことである。
　なお，この点の技術的な効果については，後記オ，カのごとく，格別なものとは認められない。
　エ　相違点４について
　上記アにて検討したように，「広い周縁ｐ型領域４４」の周辺部に接しかつ囲むように，第１ＪＴＥ，第２ＪＴＥという２つの不純物濃度が異なるＪＴＥ領域を形成した場合には，その第１ＪＴＥと第２ＪＴＥの２つの異なる不純物濃度を適宜取り決める必要があるが，上記（２）エ（イ）にあるように，「各領域でマスクの開口率を調整することによりイオン注入量を制御することが出来るため，ｐ型領域の不純物濃度を任意に設定できる」ものであるので，必要に応じて，その不純物濃度を設定すべきであるが，例えば，上記（２）エ（ウ）のａ〜ｄのそれぞれの具体例を元に，第２ＪＴＥの不純物濃度と，第１ＪＴＥの不純物濃度の比率を計算すると，ａの場合に，１６．７％÷５０％＝０．３３４，ｂの場合に，３７％÷８２．１％＝０．４５１，ｃの場合に，３３％÷６６％＝０．５，ｄの場合に，３７％÷５０％＝０．７４となっており，おおよそ０．３３４〜０．７４の範囲であり，かつ，ｂやｃの場合には，０．４〜０．７倍の範囲に収まっている。
　してみれば，引用文献６の「第２ＪＴＥ」，すなわち，本件補正発明の「第４の第２導電型半導体領域」の不純物濃度として，引用文献６の「第１ＪＴＥ」，すなわち，本件補正発明の「第３の第２導電型半導体領域」の不純物濃度の「０，４〜０．７倍」程度と取り決めることは，当業者が容易になし得たことである。
　オ　本件補正発明の作用効果について
　発明の詳細な説明の段落【００２６】〜【００２８】には「上述した発明によれば，
活性領域に設けた電極の層間絶縁膜上に張り出させた部分をフィールドプレートとして機能させることができる。このため，半導体装置の動作時に耐圧構造部に生じる電界を分散させることができる
上述した発明によれば，終端構造をＪＴＥ構造とすることにより，例えば数μｍ以下の微細構造で設計しなければならないＦＬＲ構造とする場合に比べて，活性領域の素子構造を形成するための一般的な方法によって，容易に，耐圧構造部の層間絶縁膜上に張り出させるようにフィールドプレートを配置することができる
活性領域に設けた電極を，ＪＴＥ構造を覆う層間絶縁膜上に張り出させた構成とすることにより，耐圧の変動を抑制することができ，かつ例えば１４００Ｖ以上の高耐圧を実現することができることが確認された
　しかしながら，引用発明においても，「酸化物層３０の上に重なって」いる「ショットキーバリア金属層５２」の端部が，フィールドプレートとしての機能を発揮することは，その構造上明らかであり，また引用文献１には「表面は，安定した高電圧阻止能力を提供するように不動態化される」（前記（２）ア（キ））ことが記載されているから，引用発明の「パッシベーション３０」の上に形成される「ショットキー金属層５２」及び「アノード５４」が「パッシベーション３０」と相まって「高電圧阻止能力」を提供することは当業者が予測できることである。
　よって，上記本件補正発明の効果は格別なものとは認められない。
　カ　請求人の主張について
（ア）　審判請求人は，平成３０年８月２２日提出の審判請求書において，「（３）理由について［理由１］本願発明では，層間絶縁膜６を介して第３の第２導電型半導体領域（ｐ型領域５）の一部を覆う位置まで第１金属膜（ショットキー電極９）を延出させることにより，活性領域に設けた第１金属膜の層間絶縁膜上に張り出させた部分をフィールドプレートとして機能させることができます。このため，半導体装置の動作時に耐圧構造部に生じる電界を分散させることができ，……
そして，層間絶縁膜６を介して延出させる第１金属膜９の外端と第３の第２導電型半導体領域５の位置関係が重要であり，不純物濃度の異なる第２〜第４の第２導電型半導体領域のうちの第３の第２導電型半導体領域５上で終端させることが重要で，これにより上記本願発明に特有の作用効果を実現することができます
引用文献１（米国特許第０７８５１８８１号明細書）に記載の発明では，活性領域の周辺部に設けられ耐圧を保持する耐圧構造部はフローティングガードリング４１です。この場合，ショットキーメタル５２がこのフローティングガードリング４１まで延びていないので，耐圧構造部のフィールドプレート機能を備えていないことは明らかです
（イ）　上記主張について検討するに，「層間絶縁膜６を介して延出させる第１金属膜９の外端と第３の第２導電型半導体領域５の位置関係が重要であり，不純物濃度の異なる第２〜第４の第２導電型半導体領域のうちの第３の第２導電型半導体領域５上で終端させることが重要で，これにより上記本願発明に特有の作用効果を実現することができます」と審判請求人は主張するものの，実施例においては，発明の詳細な説明の段落【００７８】，【００７９】にあるように，「実施の形態１にしたがい，ＪＢＳ構造のダイオードを作製した。具体的には，図６−１に示すように，耐圧構造部１０２の層間絶縁膜６上にショットキー電極９を張り出させて，ショットキー電極９の層間絶縁膜６上の部分をフィールドプレートとして機能させたダイオードを作成した（符号Ａで示す部分，以下，フィールドプレート有とする）。比較として，図６−２に示すように，耐圧構造部１０２の層間絶縁膜６上にショットキー電極９が張り出させない構成のダイオードを作製した（符号Ｂで示す部分，以下，フィールドプレート無とする）。実施例および比較例は，ショットキー電極９以外の構成は同一とした。」とあり，単に耐圧構造部の層間絶縁膜上にショットキー電極が張り出すか否かのみで実験を行っており，「不純物濃度の異なる第２〜第４の第２導電型半導体領域のうちの第３の第２導電型半導体領域５上で終端させることが重要」ということを説明するための実施例は存在しておらず，また，技術常識を参酌しても，層間絶縁膜上に電極が張り出していることでフィールドプレートとしての機能を発揮するものであると認められ，上記請求人が主張する効果を認めることはできない。
（ウ）　また，「引用文献１（米国特許第０７８５１８８１号明細書）に記載の発明では，活性領域の周辺部に設けられ耐圧を保持する耐圧構造部はフローティングガードリング４１です。この場合，ショットキーメタル５２がこのフローティングガードリング４１まで延びていないので，耐圧構造部のフィールドプレート機能を備えていないことは明らかです」という主張について検討するに，上記ウ，オにて検討したように，引用文献１において，「酸化物層３０の上に重なって」いる「ショットキーバリア金属層５２」の端部は，フィールドプレートとしての機能を発揮することは，その構造上明らかであるので，「ショットキーメタル５２がこのフローティングガードリング４１まで延びていないので，耐圧構造部のフィールドプレート機能を備えていない」という審判請求人の主張は採用できない。
　キ　したがって，本件補正発明は，引用発明および引用文献６に記載された技術的事項に基づいて，当業者が容易に発明をすることができたものであり，特許法第２９条第２項の規定により，特許出願の際独立して特許を受けることができないものである。
（５）　結論
　以上のとおり，本件補正は，特許法第１７条の２第６項で準用する同法第１２６条第７項の規定に違反するものであり，同法第１５９条第１項で読み替えて準用する同法第５３条第１項の規定により却下されるべきものである。
３　むすび
　以上のとおり，本件補正は，特許法第１７条の２第６項で準用する同法第１２６条第７項の規定に違反するものであり，同法第１５９条第１項で読み替えて準用する同法第５３条第１項の規定により却下されるべきものである。
　よって，上記補正の却下の決定の結論のとおり決定する。
第３　本願発明について
１　本願発明
　平成３０年８月２２日にされた手続補正は，上記のとおり却下されたので，本願の請求項に係る発明は，平成３０年３月１２日の手続補正により補正された特許請求の範囲の請求項１ないし１３に記載された事項により特定されるものであるところ，その請求項１に係る発明（以下「本願発明」という。）は，その請求項１に記載された事項により特定される前記第２［理由］１（２）に記載のとおりのものである。
２　原査定における拒絶の理由
　原査定の拒絶の理由は，この出願の請求項１，１２に係る発明は，本願の出願前に頒布された又は電気通信回線を通じて公衆に利用可能となった下記の引用文献１，２，６に記載された発明に基づいて，その出願前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから，特許法第２９条第２項の規定により特許を受けることができず，また，この出願の請求項２ないし７，９ないし１１に係る発明は，本願の出願前に頒布された又は電気通信回線を通じて公衆に利用可能となった下記の引用文献１ないし６に記載された発明に基づいて，その出願前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから，特許法第２９条第２項の規定により特許を受けることができない，というものである。
引用文献１：米国特許第７８５１８８１号明細書
引用文献２：特開２００８−２８２９７３号公報
引用文献３：特開２００７−２３４９２５号公報
引用文献４：特開２００８−３４６４６号公報
引用文献５：特表２００９−５０２０４０号公報
引用文献６：特開２０１１−１６５８５６号公報
３　引用文献
　原査定の拒絶の理由で引用された引用文献１の記載事項は，前記第２の［理由］２（２）アに記載したとおりであり，また，原査定の拒絶の理由で引用された引用文献６の記載事項は，前記第２の［理由］２（２）ウに記載したとおりである。
４　対比・判断
　本願発明は，前記第２の［理由］２（１）で検討した本件補正発明から「第３の第２導電型半導体領域」と「第４の第２導電型半導体領域」に係る限定事項を削除したものである。
　そうすると，本願発明の発明特定事項を全て含み，さらに，他の事項を付加したものに相当する本件補正発明が，前記第２の［理由］２に記載したとおり，引用文献１に係る発明（引用発明）および引用文献６に記載された技術的事項に基づいて，当業者が容易に発明をすることができたものであるから，本願発明も，引用発明および引用文献６に記載された技術的事項に基づいて，当業者が容易に発明をすることができたものである。
第４　むすび（結論）
　以上のとおり，本願発明は，特許法第２９条第２項の規定により特許を受けることができないから，他の請求項に係る発明について検討するまでもなく，本願は拒絶されるべきものである。
　よって，結論のとおり審決する。