【手続補正書】
【提出日】平成22年3月24日(2010.3.24)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
ワンタイムプログラマブル(OTP)メモリセルを備えたメモリアレイであって、
一対の相補形ビット線と、
前記一対の相補形ビット線を第1電圧レベルまで予備充電するための予備充電回路と、
前記OTPメモリセルのゲート端子に接続された複数のワード線と、
前記一対の相補形ビット線の一方のビット線に基準電荷を選択的に提供するための基準回路と、
前記一対の相補形ビット線の電圧差を感知するためのビット線感知増幅器と
を具備し、
前記一対の相補形ビット線は、個々のビット線が前記OTPメモリセルの拡散端子に接続されており、
前記複数のワード線のうちの少なくとも１つは、前記一対の相補形ビット線の他方のビット線を、対応するOTPメモリセルのプログラマブル導電リンクを介して第2電圧レベルに駆動する機能を有することを特徴とするメモリアレイ。
【請求項２】
前記予備充電回路が、前記一対の相補形ビット線の個々のビット線に隣接するビット線を前記第1電圧レベルとは異なる第3電圧レベルまで選択的に予備充電するための列予備充電デバイスを具備することを特徴とする請求項1に記載のメモリアレイ。
【請求項３】
前記OTPメモリセルの各々が、単一トランジスタアンチヒューズメモリセルであることを特徴とする請求項1に記載のメモリアレイ。
【請求項４】
前記OTPメモリセルの各々が、2トランジスタアンチヒューズメモリセルであり、
前記2トランジスタアンチヒューズメモリセルは、前記ワード線に接続されたアクセストランジスタと、前記アクセストランジスタに接続されたアンチヒューズデバイスとを具備し、
前記アンチヒューズデバイスは、二次ワード線に接続されたゲートを有し、
読取り動作の間、前記ワード線および前記二次ワード線が電気的または論理的に一体に接続されることを特徴とする請求項1に記載のメモリアレイ。
【請求項５】
前記基準回路が、電荷蓄積コンデンサ回路および前記電荷蓄積コンデンサ回路を前記一対の相補形ビット線の前記一方のビット線に結合するためのステアリング回路を具備することを特徴とする請求項1に記載のメモリアレイ。
【請求項６】
前記ステアリング回路が、前記電荷蓄積コンデンサを前記一対の相補形ビット線の前記一方のビット線に選択的に結合するためのダミーのメモリセルを具備することを特徴とする請求項5に記載のメモリアレイ。
【請求項７】
前記基準回路が、前記電荷蓄積コンデンサ回路に接続された複数の追加コンデンサ回路を具備し、
前記追加コンデンサ回路の各々は、対応する制御信号に応答して選択的にイネーブルされることを特徴とする請求項5に記載のメモリアレイ。
【請求項８】
ワンタイムプログラマブル(OTP)メモリセルを備えたメモリアレイであって、
一対の相補形ビット線と、
前記一対の相補形ビット線を第1電圧レベルまで予備充電するための予備充電回路と、
前記OTPメモリセルのゲート端子に接続された複数のワード線と、
ビット線感知動作の間、容量性負荷手段を前記一対の相補形ビット線の一方のビット線に選択的に結合するための基準回路と、
前記一対の相補形ビット線の電圧差を感知するためのビット線感知増幅器と
を具備し、
前記一対の相補形ビット線は、個々のビット線が前記OTPメモリセルの拡散端子に接続されており、
前記複数のワード線のうちの少なくとも１つは、前記一対の相補形ビット線の他方のビット線を、対応するOTPメモリセルのプログラマブル導電リンクを介して第2電圧レベルに駆動する機能を有することを特徴とするメモリアレイ。
【請求項９】
前記基準回路が、ビット線予備充電動作の間、前記容量性負荷手段を前記一対の相補形ビット線の前記一方のビット線に結合するためのステアリング回路を具備することを特徴とする請求項8に記載のメモリアレイ。
【請求項１０】
前記OTPメモリセルの各々が、
基板内のチャネル領域上の多結晶シリコンゲートと、
前記チャネル領域の第1端部の近傍の拡散領域と、
前記多結晶シリコンゲートと前記基板との間の可変厚ゲート酸化膜と
を有し、
前記多結晶シリコンゲートは、前記チャネルが第1端部および第2端部によって画定されるプリセット長を有し、
前記可変厚ゲート酸化膜は、
前記チャネル領域の前記第1端部から前記プリセット長の所定の距離まで展開している厚いゲート酸化膜部分と、
前記所定の距離から前記チャネル領域の前記第2端部まで展開している薄いゲート酸化膜部分と
を有することを特徴とする請求項1に記載のメモリアレイ。
【請求項１１】
前記OTPメモリセルの各々が、
前記チャネル領域の前記第1端部の近傍の、前記多結晶シリコンゲートと前記拡散領域との間に電流を流すための耐破壊アクセスエッジと、
前記チャネル領域の前記第2端部の近傍の酸化膜破壊ゾーンと
をさらに有し、
前記酸化膜破壊ゾーンは、融解して前記多結晶シリコンゲートと前記チャネル領域との間に導電リンクを形成する機能を有することを特徴とする請求項10に記載のメモリアレイ。
【請求項１２】
前記OTPメモリセルの各々が、前記チャネル領域の前記第2端部の近傍に分離領域をさらに有することを特徴とする請求項11に記載のメモリアレイ。
【請求項１３】
前記分離領域が、フィールド酸化膜領域、フローティング拡散領域、およびフィールド酸化膜領域とフローティング拡散領域との組合せのうちの１つを前記薄いゲート酸化膜の近傍に有することを特徴とする請求項12に記載のメモリアレイ。
【請求項１４】
前記薄いゲート酸化膜部分が、半導体材料の上に形成される少なくとも１つの低電圧トランジスタゲート酸化膜とまったく同一であることを特徴とする請求項12に記載のメモリアレイ。
【請求項１５】
前記厚いゲート酸化膜部分が、前記半導体材料の上に形成される少なくとも１つの高電圧トランジスタゲート酸化膜とまったく同一であることを特徴とする請求項14に記載のメモリアレイ。
【請求項１６】
前記厚いゲート酸化膜部分が、中間ゲート酸化膜と前記薄いゲート酸化膜部分との組合せを有することを特徴とする請求項15に記載のメモリアレイ。
【請求項１７】
前記フローティング拡散領域、前記チャネル領域の前記第2端部、および前記多結晶シリコンゲートのゲートエッジが、互いに一定の角度をなしている少なくとも２つの線分によって画定される共通エッジを有することを特徴とする請求項13に記載のメモリアレイ。
【請求項１８】
前記角度が135度および90度のうちのいずれかであることを特徴とする請求項17に記載のメモリアレイ。
【請求項１９】
前記拡散領域が、前記低電圧トランジスタ、前記高電圧トランジスタ、および前記低電圧トランジスタと前記高電圧トランジスタとの両方の組合せのうちの１つのLDDインプラントとまったく同一のLDDインプラントを有することを特徴とする請求項15に記載のメモリアレイ。
【請求項２０】
前記拡散領域のエッジおよび前記多結晶シリコンゲートの一部が、サリサイデーションフリーであることを特徴とする請求項12に記載のメモリアレイ。
【請求項２１】
相補形ビット線に接続されたワンタイムプログラマブル(OTP)メモリセルを感知するための方法であって、
a)データビット線および基準ビット線を備えた一対の相補形ビット線を第1電圧レベルまで予備充電するステップと、
b)少なくとも１つのワード線を第2電圧レベルに駆動するステップと、
c)前記OTPメモリセルがプログラムされている場合、前記ワード線に接続されたOTPメモリセルを使用して前記データビット線を前記第2電圧に向かって充電するステップと、
d)前記基準ビット線に基準電荷を追加するステップと、
e)前記基準ビット線と前記データビット線との間の電圧差を感知するステップと
を有することを特徴とする方法。
【請求項２２】
少なくとも１つのワード線を駆動する前記ステップが、
前記データビット線に接続された第1のOTPメモリセルに対応する第1ワード線を駆動するステップと、
前記データビット線に接続された第2のOTPメモリセルに対応する第2ワード線を駆動するステップと
を有することを特徴とする請求項21に記載の感知方法。
【請求項２３】
少なくとも１つのワード線を駆動する前記ステップが、
前記データビット線に接続された第1のOTPメモリセルに対応する第1ワード線を駆動するステップと、
前記基準ビット線に接続された第2のOTPメモリセルに対応する第2ワード線を駆動するステップと
を有することを特徴とする請求項21に記載の感知方法。
【請求項２４】
少なくとも１つのワード線を駆動する前記ステップが、
前記データビット線に接続された第1のOTPメモリセルに対応する第1ワード線を駆動するステップと、
前記データビット線に接続された第2のOTPメモリセルに対応する第2ワード線を駆動するステップと、
前記基準ビット線に接続された第3のOTPメモリセルに対応する第3ワード線を駆動するステップと、
前記基準ビット線に接続された第4のOTPメモリセルに対応する第4ワード線を駆動するステップと
を有することを特徴とする請求項21に記載の感知方法。
【請求項２５】
予備充電する前記ステップが、前記一対の相補形ビット線の個々のビット線に隣接するビット線を第3電圧レベルまで予備充電するステップを有することを特徴とする請求項21に記載の感知方法。
【請求項２６】
前記第1電圧レベルが、チップ供給電圧および接地電圧のうちのいずれかであり、
前記第2電圧レベルが、プログラム済みのOTPメモリセルを導通状態に切り換えるために有効な所定の大きさであることを特徴とする請求項21に記載の感知方法。
【請求項２７】
前記第2電圧レベルおよび第3電圧レベルの両方が、前記第1電圧レベルより高いかまたは前記第1電圧レベルより低いことを特徴とする請求項22に記載の感知方法。
【請求項２８】
前記少なくとも１つのワード線が駆動され、前記基準電荷が実質的に同時に追加されることを特徴とする請求項21に記載の感知方法。
【請求項２９】
基準電荷を追加する前記ステップが、前記基準電荷を前記データビット線および前記基準ビット線のうちの一方に結合するためのステアリングデバイスを起動するステップを有し、
前記基準電荷は、電荷蓄積手段によって提供されることを特徴とする請求項21に記載の感知方法。
【請求項３０】
前記電荷蓄積手段が、前記ステアリングデバイスを起動する前記ステップに先立って予備充電されることを特徴とする請求項29に記載の感知方法。
【請求項３１】
前記ステアリングデバイスが、ステアリングトランジスタを具備することを特徴とする請求項29に記載の感知方法。
【請求項３２】
前記ステアリングデバイスが、ダミーのOTPメモリセルを具備することを特徴とする請求項29に記載の感知方法。
【請求項３３】
前記電荷蓄積手段が、前記ステアリングデバイスを起動する前記ステップに先立って予備充電され、かつ、前記ステアリングデバイスが起動された後の所定の時間期間の間、予備充電されることを特徴とする請求項29に記載の感知方法。
【請求項３４】
前記電圧差を感知するための感知増幅器が起動される前に前記ステアリングデバイスがディセーブルされることを特徴とする請求項29に記載の感知方法。
【請求項３５】
基準電荷を追加する前記ステップが、デフォルト電荷蓄積手段とは別に少なくとも１つの補助電荷蓄積手段を選択的に結合するステップを有し、
前記基準電荷は、前記デフォルト電荷蓄積手段によって提供されることを特徴とする請求項21に記載の感知方法。
【請求項３６】
データビット線および基準ビット線を具備した一対の相補形ビット線に接続されたワンタイムプログラマブル(OTP)メモリセルを感知するための方法であって、
a)感知増幅器のオフセットを画定するキャパシタンス手段を前記データビット線に結合するステップと、
b)前記データビット線および前記基準ビット線を第1電圧レベルまで予備充電するステップと、
c)ワード線を第2電圧レベルに駆動するステップと、
d)前記OTPメモリセルがプログラムされている場合、前記ワード線に接続されたOTPメモリセルを使用して前記データビット線を前記第2電圧レベルに向かって充電するステップと、
e)前記データビット線と前記基準ビット線との間の電圧差を決定するために前記感知増幅器を起動するステップと
を有することを特徴とする方法。
【請求項３７】
予備充電する前記ステップが、前記データビット線および前記基準ビット線に隣接するビット線を第3電圧レベルまで予備充電するステップを有することを特徴とする請求項36に記載の感知方法。
【請求項３８】
結合する前記ステップが、前記キャパシタンス手段を前記データビット線に結合するためのステアリングデバイスを起動するステップを有することを特徴とする請求項36に記載の感知方法。
【請求項３９】
ビット線およびワード線に接続されたワンタイムプログラマブル(OTP)メモリセルと、
選択された相補形ビット線対を第1電圧レベルまで選択的に予備充電するための第1予備充電回路と、
前記選択された相補形ビット線対に隣接するビット線を第2電圧レベルまで選択的に予備充電するための第2予備充電回路と、
復号された列アドレス信号に応答して列選択デバイスを介して前記選択された相補形ビット線対に結合される感知増幅器と
を具備することを特徴とする相補形ビット線メモリアレイ。
【請求項４０】
前記第1予備充電回路および前記第2予備充電回路が、少なくとも１つのワード線の起動に先立って、または前記少なくとも１つのワード線が起動された直後に、前記選択された相補形ビット線および前記選択された相補形ビット線に隣接するビット線をフロートさせるためにターンオフされることを特徴とする請求項39に記載の相補形ビット線メモリアレイ。
【請求項４１】
前記OTPメモリセルの各々が、
基板内のチャネル領域上の多結晶シリコンゲートと、
前記チャネル領域の第1端部の近傍の拡散領域と、
前記多結晶シリコンゲートと前記基板との間の可変厚ゲート酸化膜と
を有し、
前記多結晶シリコンゲートは、前記チャネルが第1端部および第2端部によって画定されるプリセット長を有し、
前記可変厚ゲート酸化膜は、
前記チャネル領域の前記第1端部から前記プリセット長の所定の距離まで展開している厚いゲート酸化膜部分と、
前記所定の距離から前記チャネル領域の前記第2端部まで展開している薄いゲート酸化膜部分と
を有することを特徴とする請求項1に記載の相補形ビット線メモリアレイ。
【請求項４２】
ワンタイムプログラマブル(OTP)メモリセルを具備した相補形ビット線メモリアレイを予備充電するための方法であって、
a)選択されたビット線対を第1電圧レベルまで予備充電するステップと、
b)前記選択されたビット線対に隣接する非選択ビット線を第2電圧レベルまで予備充電するステップと、
c)前記OTPメモリセルに接続された少なくとも１つのワード線を駆動するステップと
を有し、
前記OTPメモリセルに接続された少なくとも１つのワード線を駆動する前記ステップにおいて、前記OTPメモリセルは、前記OTPメモリセルがプログラムされている場合、前記選択されたビット線対の各々の一方のビット線をワード線電圧レベルに向かって充電され、一方、前記第2電圧レベルまで予備充電されたビット線に接続されたOTPメモリセルは、その駆動能力が抑制されることを特徴とする方法。