【事件の表示】
　特願２０１３−１９１１２６「エンベデッドマルチメディアカード（ｅＭＭＣ）、それを制御するホスト、及びｅＭＭＣシステムの動作方法」拒絶査定不服審判事件〔平成２６年　４月　３日出願公開、特開２０１４−　５９８７２、請求項の数（１４）〕について、次のとおり審決する。
【結　論】
　原査定を取り消す。
　本願の発明は、特許すべきものとする。
【理　由】
第１　手続の経緯
　本件審判請求に係る出願（以下，「本願」という。）は，平成２５年９月１３日（パリ条約による優先権主張外国庁受理２０１２年９月１４日（以下，「優先日」という。），大韓民国）の出願であって，その手続の経緯は以下のとおりである。
　　平成２９年１０月　６日付け　：拒絶理由の通知
　　平成２９年１２月２８日　　　：意見書，手続補正書の提出
　　平成３０年　３月　６日付け　：拒絶査定（原査定）
　　平成３０年　７月１３日　　　：審判請求書，手続補正書の提出
　　令和 元 年　８月２３日　　　：拒絶理由の通知（当審）
　　令和 元 年　９月１３日　　　：意見書，手続補正書の提出
第２　本願発明
　本願請求項１−１４に係る発明（以下，それぞれ「本願発明１」−「本願発明１４」という。）は，令和元年９月１３日付けの手続補正で補正された特許請求の範囲の請求項１−１４に記載された事項により特定される発明であり，本願発明１は以下のとおりの発明である。
「　【請求項１】
　エンベデッドマルチメディアカード（ｅｍｂｅｄｄｅｄ　Ｍｕｌｔｉｍｅｄｉａ　Ｃａｒｄ；ｅＭＭＣ）であって，
　フラッシュメモリと，
　前記フラッシュメモリを制御するｅＭＭＣコントローラと，を備え，
　前記ｅＭＭＣコントローラは，
　第１データに対する現在の動作を遂行する途中で，第２データを特定する次の動作を定義する命令セットをホストから受信する命令レジスタと，
　前記第１データを保存するノーマルバッファと，
　前記第２データを保存するキューデータバッファと，
を含み，
　前記ｅＭＭＣコントローラが前記第１データに対するリード動作を遂行する途中で，前記第２データに対するリード動作を遂行する場合，
　前記ｅＭＭＣコントローラは，
　データバスを通じて前記第１データを前記ノーマルバッファから前記ホストに伝送すると同時に，サイズ命令とアドレス命令からなるリード命令である前記命令セットを命令ラインを通じて受信して前記命令レジスタに保存し，
　１つ以上の前記命令セットに対応して前記第２データを構成する１つ以上のデータを前記フラッシュメモリから読み出し，前記キューデータバッファに保存し，
　前記第１データの伝送が完了すれば，
　前記ホストからの１回のマルチキューデータリードアウト命令に応答して，
　前記１つ以上のデータを前記キューデータバッファから順次ホストに伝送し，
　前記ｅＭＭＣコントローラが前記第１データに対するライト動作を遂行する途中で，前記第２データに対するライト動作を遂行する場合，
　前記ｅＭＭＣコントローラは，前記第１データを前記ノーマルバッファから前記フラッシュメモリにプログラムする間，前記ホストからサイズ命令とアドレス命令からなる書き込み命令である前記命令セットを受信して前記命令レジスタに保存し，
　前記第１データに対するプログラムが完了すれば，前記ｅＭＭＣコントローラは前記ホストから，前記キューデータバッファのデータを前記フラッシュメモリに保存するデータライトイン命令ＣＭＤと前記第２データを受信して前記第２データを前記キューデータバッファに保存し，前記フラッシュメモリにプログラム命令を印加して前記キューデータバッファに保存された前記第２データを前記フラッシュメモリにプログラムするエンベデッドマルチメディアカード（ｅＭＭＣ）。」
　なお，本願発明２−１４の概要は以下のとおりである。
　本願発明２−８は，本願発明１を減縮した発明である。
　本願発明９は，本願発明１に対応する「ｅＭＭＣの動作方法」の発明であって，本願発明１とカテゴリ表現が異なる発明である。本願発明１０−１４は，本願発明９を減縮した発明である。
第３　引用文献，引用発明等
１　引用文献１について
　原査定の拒絶の理由に引用された引用文献１（特開昭６２−２１０５４３号公報）には，図面とともに次の事項が記載されている。
（当審注：下線は，参考のために当審で付与したものである。以下，同様。）
Ａ　「第１図に示す
マイクロコンピュータシステムは，データの入出力処理，演算処理及びマイクロコンピュータシステム全体を制御する，１６ビット幅の入出力端子１００−１と８ビット幅の入力端子１００−８を有するマイクロプロセッサ１００と，マイクロプロセッサ１００の入出力端子１００−１から入出力されるマルチプレクスされたアドレス情報と入出力データとをデマルチプレクスする為のアドレスラッチ１０１と，マイクロプロセッサ１００が実行するプログラムが格納されているメモリ部１０２−１，次にマイクロプロセッサ１００が実行する命令コードが格納されているメモリ部１０２−１のアドレスを指すインストラクションポインタ１０２−２（以下ＩＰと記す），ＩＰ１０２−２をインクリメントするインクリメンタ１０２−３より成るプログラムメモリ１０２と，マイクロプロセッサ１００の処理データを格納するデータメモリ１０３と，外部とマイクロプロセッサ１００とのデータ入出力をインターフェイスする周辺入出力装置１０４から構成され，これらのユニットが，命令コードが出力される８ビット幅のインストラクションバス１０５（以下Ｉバスと記す）と，マルチプレクスされたアドレス情報と入出力データとを送出するための１６ビット幅のアドレス／データバス１０６（以下ＡＤバスと記す）と，ＡＤバス１０６を介してアドレスラッチ１０１によってラッチされたデマルチプレクスされたアドレスを送出する１６ビット幅のアドレスバス１０７（以下Ａバスと記す）によって接続されている。
Ｂ　「次に第２図にマイクロプロセッサ１００内のハードウェア構成を示す。
　
マイクロプロセッサ１００は，次に実行する命令コードが格納されているプログラムメモリ１０２内のアドレスを指すプログラムカウンタ２００（以下ＰＣと記す）と，ＰＣ２００をインクリメントするインクリメンタ２０１と，プログラムメモリ１０２から先読みした命令コードを蓄えておく命令キュー２０２と，命令キュー２０２から読み出した命令コードを保持するインストラクションレジスタ２０３（以下ＩＲと記す）と，ＩＲ２０３に格納された命令コードをデコードして命令実行に係わる各種制御信号を出力するインストラクションデコーダ２０４と，インストラクションデコーダ２０４からの制御信号を受けて命令処理を実行する処理実行部２０５と，マイクロプロセッサ１００全体の動作を制御する実行制御部２０６とから構成されている。
Ｃ　「次に第１図に示すマイクロコンピュータシステムのバスサイクル動作に関して述べる。
　
マイクロプロセッサ１００のバスサイクルは，複数のクロックから成る３つの基本動作ステート及び空きステートから構成されており，実行制御部２０６がバスサイクルの基本タイミング信号であるＴ１，Ｔ２，Ｔ３の３つの動作信号及びバスサイクルが空き状態である事を示すＴＩ信号を出力する事によって，命令実行によるデータメモリ１０３あるいは周辺入出力装置１０４とのデータリード／ライトサイクルと，プログラムメモリ１０２からの命令コードフェッチサイクルのバスサイクルを制御している。
Ｄ　「（１）　命令コードフェッチサイクル
　
命令コードフェッチサイクルは，Ｔ２，Ｔ３の２タイミングから成る。
プログラムメモリ１０２は，インクリメントされたＩＰ１０２−２で指されているメモリ部１０２−１より命令コードを，Ｔ２タイミングの後半からＩバス１０５に出力する。マイクロプロセッサ１００は，プログラムメモリ１０２からＩバス１０５上に読み出された命令コードが，有効になるＴ３タイミング内の所定のクロックで，Ｉバス１０５上の命令コードを命令キュー２０２に取り込む。
Ｅ　「（２）　データリード／ライトサイクル
　データリード／ライトサイクルは，Ｔ１，Ｔ２，Ｔ３の３タイミングから成る。Ｔ１タイミングでマイクロプロセッサ１００は，ＡＤバス１０６を通してデータリード／ライトの為の１６ビットのアドレス情報を出力すると共に，ＡＬＥ信号１００−３をアクティブハイにする。これによりアドレスラッチ１０１は，ＡＤバス１０６上のアドレス情報をラッチして，Ａバス１０７上に出力する。Ｔ２タイミング及びＴ３タイミングでは，Ａバス１０７上には，アドレスラッチを介して１６ビットのアドレス情報が出力されている。
　
データリードサイクルの場合には，マイクロプロセッサ１００が，
Ｔ２タイミング後半及びＴ３タイミングで
Ａバス１０７上のアドレス情報で指されたデータメモリ１０３あるいは周辺入出力装置１０４から，ＡＤバス１０６上にデータが出力され始める。そして，マイクロプロセッサ１００は，ＡＤバス１０６上に読み出されたデータが有効になるＴ３タイミング内の所定のクロックで，ＡＤバス１０６上のデータを読み込む。
　
データライトサイクルの場合には，マイクロプロセッサ１００が，Ｔ２タイミング後半及びＴ３タイミングで
ＡＤバス１０６上に書き込みデータを出力する。そして，ＡＤバス１０６上のデータが有効になるＴ３タイミング内の所定のクロックで，ＡＤバス１０６上のデータはＡバス１０７上のアドレス情報で指されたデータメモリ１０３あるいは周辺入出力装置１０４へ書き込まれる。
Ｆ　「更に，
データリード／ライトサイクルにおいて，
命令キュー２０２内の命令コードに余裕がある場合には，データリード／ライトサイクルと並列にＴ２，Ｔ３のタイミングで，
命令コードフェッチサイクルが起動され，プログラムメモリ１０２から命令コードが読み出されて，命令キュー２０２に格納される。
　したがって，上記引用文献１には次の発明（以下，「引用発明」という。）が記載されていると認められる。
「マイクロコンピュータシステムであって，
　データの入出力処理，演算処理及びマイクロコンピュータシステム全体を制御する，１６ビット幅の入出力端子１００−１と８ビット幅の入力端子１００−８を有するマイクロプロセッサ１００と，マイクロプロセッサ１００の入出力端子１００−１から入出力されるマルチプレクスされたアドレス情報と入出力データとをデマルチプレクスする為のアドレスラッチ１０１と，マイクロプロセッサ１００が実行するプログラムが格納されているメモリ部１０２−１，次にマイクロプロセッサ１００が実行する命令コードが格納されているメモリ部１０２−１のアドレスを指すインストラクションポインタ１０２−２（以下ＩＰと記す），ＩＰ１０２−２をインクリメントするインクリメンタ１０２−３より成るプログラムメモリ１０２と，マイクロプロセッサ１００の処理データを格納するデータメモリ１０３と，外部とマイクロプロセッサ１００とのデータ入出力をインターフェイスする周辺入出力装置１０４から構成され，
　これらのユニットが，命令コードが出力される８ビット幅のインストラクションバス１０５（以下Ｉバスと記す）と，マルチプレクスされたアドレス情報と入出力データとを送出するための１６ビット幅のアドレス／データバス１０６（以下ＡＤバスと記す）と，ＡＤバス１０６を介してアドレスラッチ１０１によってラッチされたデマルチプレクスされたアドレスを送出する１６ビット幅のアドレスバス１０７（以下Ａバスと記す）によって接続され，
　マイクロプロセッサ１００は，次に実行する命令コードが格納されているプログラムメモリ１０２内のアドレスを指すプログラムカウンタ２００（以下ＰＣと記す）と，ＰＣ２００をインクリメントするインクリメンタ２０１と，プログラムメモリ１０２から先読みした命令コードを蓄えておく命令キュー２０２と，命令キュー２０２から読み出した命令コードを保持するインストラクションレジスタ２０３（以下ＩＲと記す）と，ＩＲ２０３に格納された命令コードをデコードして命令実行に係わる各種制御信号を出力するインストラクションデコーダ２０４と，インストラクションデコーダ２０４からの制御信号を受けて命令処理を実行する処理実行部２０５と，マイクロプロセッサ１００全体の動作を制御する実行制御部２０６とから構成され，
　マイクロプロセッサ１００のバスサイクルは，複数のクロックから成る３つの基本動作ステート及び空きステートから構成されており，実行制御部２０６がバスサイクルの基本タイミング信号であるＴ１，Ｔ２，Ｔ３の３つの動作信号及びバスサイクルが空き状態である事を示すＴＩ信号を出力する事によって，命令実行によるデータメモリ１０３あるいは周辺入出力装置１０４とのデータリード／ライトサイクルと，プログラムメモリ１０２からの命令コードフェッチサイクルのバスサイクルを制御し，
　前記命令コードフェッチサイクルは，Ｔ２，Ｔ３の２タイミングから成り，プログラムメモリ１０２は，インクリメントされたＩＰ１０２−２で指されているメモリ部１０２−１より命令コードを，Ｔ２タイミングの後半からＩバス１０５に出力し，マイクロプロセッサ１００は，プログラムメモリ１０２からＩバス１０５上に読み出された命令コードが，有効になるＴ３タイミング内の所定のクロックで，Ｉバス１０５上の命令コードを命令キュー２０２に取り込み，
　データリードサイクルの場合には，マイクロプロセッサ１００が，Ｔ２タイミング後半及びＴ３タイミングで，Ａバス１０７上のアドレス情報で指されたデータメモリ１０３あるいは周辺入出力装置１０４から，ＡＤバス１０６上にデータが出力され始め，マイクロプロセッサ１００は，ＡＤバス１０６上に読み出されたデータが有効になるＴ３タイミング内の所定のクロックで，ＡＤバス１０６上のデータを読み込み，
　データライトサイクルの場合には，マイクロプロセッサ１００が，Ｔ２タイミング後半及びＴ３タイミングで，ＡＤバス１０６上に書き込みデータを出力し，ＡＤバス１０６上のデータが有効になるＴ３タイミング内の所定のクロックで，ＡＤバス１０６上のデータはＡバス１０７上のアドレス情報で指されたデータメモリ１０３あるいは周辺入出力装置１０４へ書き込まれ，
　前記データリード／ライトサイクルにおいて，命令キュー２０２内の命令コードに余裕がある場合には，前記データリード／ライトサイクルと並列にＴ２，Ｔ３のタイミングで，前記命令コードフェッチサイクルが起動され，プログラムメモリ１０２から命令コードが読み出されて，命令キュー２０２に格納される，マイクロコンピュータシステム。」
２　引用文献２について
　原査定の拒絶の理由に引用された引用文献２（特開２０１２−１２８６４４号公報）には，図面とともに次の事項が記載されている。
（当審注：下線は，参考のために当審で付与したものである。）
Ｇ　「【００１６】
（第１の実施形態）
　
図２は，本発明の実施形態のメモリシステムを適用したＳＳＤの構成を説明する図である。ＳＳＤ１は，ホスト２との間でＳＡＴＡインタフェースで接続されており，ＳＡＴＡインタフェースを介して，ホスト２からのリード／ライトコマンドおよびライトデータの受信，ホスト２へのリードデータの送信を実行する。
【００１７】
　ＳＡＴＡコントローラ１０，リードキュー２０，ライトキュー３０，ＮＡＮＤメモリ４０，リード制御部５０，ライト制御部６０，一時情報記憶装置７０，データ転送部８０，および追い出し制御部９０を備えている。
…（中略）…
【００１９】
　
ＳＡＴＡコントローラ１０は，コマンドキュー１１，コマンド振り分け部１２および重複関係記憶部１３を備えている。
コマンドキュー１１は，ＮＣＱ機能を用いて送信されてきたリード／ライトコマンドを到着順に蓄積記憶する。
　したがって，上記引用文献２には，「ＳＳＤメモリシステムにおいて，ホストからリード／ライトコマンドを受信し，コマンドキューに格納すること，複数個のリード／ライトコマンドを内部のコマンドキューに保持することができる」という技術的事項が記載されていると認められる。
３　引用文献３について
　原査定の拒絶の理由に引用された引用文献３（特開２００７−２６０４１号公報）の段落【００２０】−【０１０８】，図１−７の記載からみて，当該引用文献３には，「ＭＭＣ（登録商標）規格のカードにおいて，Extended CSDレジスタを備え，ホストからExtended CSDレジスタの内容を取得する」という技術的事項が記載されているものと認められる。
４　引用文献４−５について
　原査定の拒絶の理由に引用された引用文献４（特開２００６−２８６１７９号公報）の段落【００４８】，図７Ａ，引用文献５（特開２００５−２８５３１３号公報）の段落【００６９】−【００７１】，図１１Ａには，
「第１バッファメモリへの読み出し動作の間に，第２バッファメモリからメモリコントローラにページデータが伝送される」という技術的事項が記載されていると認められる。
第４　対比・判断
１　本願発明１について
（１）対比
　本願発明１と引用発明とを対比すると，次のことがいえる。
ア　引用発明の「マイクロコンピュータシステム」は，「マイクロプロセッサ１００」と「マイクロプロセッサ１００の処理データを格納するデータメモリ１０３」を備えるところ，「マイクロプロセッサ１００」は「データメモリ１０３」を制御するプロセッサであるといえるから，引用発明の「マイクロプロセッサ１００」と本願発明１の「ｅＭＭＣコントローラ」とは“制御プロセッサ”である点で共通し，引用発明の「データメモリ１０３」と本願発明１の「フラッシュメモリ」とは“メモリ”である点で共通するといえる。
　そして，本願発明１の「ｅＭＭＣコントローラ」と「フラッシュメモリ」を備えた「エンベデッドマルチメディアカード」は，上位概念では，“コンピュータシステム”とみることができるから，引用発明の「エンベデッドマルチメディアカード」と本願発明１の「マイクロコンピュータシステム」とは“コンピュータシステム”である点で共通する。
　そうすると，引用発明と本願発明１とは，後記する点で相違するものの，
　“コンピュータシステムであって，
　メモリと，
　前記メモリを制御する制御プロセッサと，を備え”る点で一致する。
イ　引用発明の「マイクロプロセッサ１００」は，「プログラムメモリ１０２から先読みした命令コードを蓄えておく命令キュー２０２」，「インストラクションデコーダ２０４からの制御信号を受けて命令処理を実行する処理実行部２０５」，「マイクロプロセッサ１００全体の動作を制御する実行制御部２０６」などから構成されるところ，引用発明の「命令コード」，「命令キュー２０２」は，それぞれ本願発明１の「命令セット」，「命令レジスタ」に相当するといえる。
　また，引用発明では，「データリード／ライトサイクルにおいて，命令キュー２０２内の命令コードに余裕がある場合には，前記データリード／ライトサイクルと並列にＴ２，Ｔ３のタイミングで，前記命令コードフェッチサイクルが起動され，プログラムメモリ１０２から命令コードが読み出されて，命令キュー２０２に格納される」ものであるが，「データリード／ライトサイクル」は“第１データに対する現在の動作”の途中であり，起動される「命令コードフェッチサイクル」は“第２データを特定する次の動作”の過程と解され，引用発明の「命令コード」は本願発明１の「命令セット」に相当することから，「命令キュー２０２」は，“第１データに対する現在の動作を遂行する途中で，第２データを特定する次の動作を定義する命令セットを受信する”といえる。
　そうすると，引用発明の「命令キュー２０２」は本願発明１の「命令レジスタ」に相当し，上記アでの検討より，引用発明の「マイクロプロセッサ１００」と本願発明１の「ｅＭＭＣコントローラ」とは“制御プロセッサ”である点で共通することから，引用発明と本願発明１とは，後記する点で相違するものの，
　“前記制御プロセッサは，
　第１データに対する現在の動作を遂行する途中で，第２データを特定する次の動作を定義する命令セットを受信する命令レジスタ，
を含”む点で一致するといえる。
ウ　引用発明では，「データライトサイクルの場合には，マイクロプロセッサ１００が，Ｔ２タイミング後半及びＴ３タイミングで，ＡＤバス１０６上に書き込みデータを出力」するところ，引用発明の「ＡＤバス１０６」は本願発明１の「データバス」に相当するといえるから，「マイクロプロセッサ１００」は「データライトサイクル」で“データバスを通じて第１データを出力する”といえる。
　また，引用発明では，「命令コードフェッチサイクルは，Ｔ２，Ｔ３の２タイミングから成り，…（中略）…マイクロプロセッサ１００は，プログラムメモリ１０２からＩバス１０５上に読み出された命令コードが，有効になるＴ３タイミング内の所定のクロックで，Ｉバス１０５上の命令コードを命令キュー２０２に取り込」むところ，引用発明の「Ｉバス１０５」は本願発明１の「命令ライン」に相当するといえるから，「マイクロプロセッサ１００」は「命令コードフェッチサイクル」で“命令セットを命令ラインを通じて受信して命令レジスタに保存”するといえる。
　加えて，引用発明では，「前記データリード／ライトサイクルと並列にＴ２，Ｔ３のタイミングで，前記命令コードフェッチサイクルが起動され，プログラムメモリ１０２から命令コードが読み出されて，命令キュー２０２に格納される」ことから，引用発明では，「マイクロプロセッサ１００」は“データバスを通じて第１データを出力すると同時に，命令セットを命令ラインを通じて受信して前記命令レジスタに保存”するといえる。
　一方，本願発明１では，「前記ｅＭＭＣコントローラが前記第１データに対するリード動作を遂行する途中で，前記第２データに対するリード動作を遂行する場合，前記ｅＭＭＣコントローラは，データバスを通じて前記第１データを前記ノーマルバッファから前記ホストに伝送すると同時に，サイズ命令とアドレス命令からなるリード命令である前記命令セットを命令ラインを通じて受信して前記命令レジスタに保存」するところ，「ｅＭＭＣコントローラ」は“データバスを通じて第１データを出力する”とみることができるから，“前記制御プロセッサは，データバスを通じて前記第１データを出力すると同時に，前記命令セットを命令ラインを通じて受信して前記命令レジスタに保存”するといえる。
　そうすると，上記アでの検討より，引用発明の「マイクロプロセッサ１００」と本願発明１の「ｅＭＭＣコントローラ」とは“制御プロセッサ”である点で共通することから，引用発明と本願発明１とは，後記する点で相違するものの，
　“前記制御プロセッサは，データバスを通じて前記第１データを出力すると同時に，前記命令セットを命令ラインを通じて受信して前記命令レジスタに保存”する点で一致するといえる。
エ　上記ウでの検討より，引用発明では，「マイクロプロセッサ１００」は“データバスを通じて第１データを出力すると同時に，命令セットを命令ラインを通じて受信して前記命令レジスタに保存”するところ，上記イでの検討より，“第１データに対する現在の動作を遂行する途中で，第２データを特定する次の動作を定義する命令セットを受信する”といえ，引用発明の「データメモリ１０３」は「マイクロプロセッサ１００の処理データを格納する」ものであって，上位概念では“メモリ”であり，“命令セットに対応して前記第２データを構成する１つ以上のデータ”を「データメモリ１０３」から読み出すことは明らかであることから，引用発明では，「マイクロプロセッサ１００」は“１つ以上の前記命令セットに対応して前記第２データを構成する１つ以上のデータを前記メモリから読み出す”といえる。
　一方，本願発明１では，「１つ以上の前記命令セットに対応して前記第２データを構成する１つ以上のデータを前記フラッシュメモリから読み出」すところ，本願発明１の「フラッシュメモリ」は上位概念では“メモリ”であることから，「ｅＭＭＣコントローラ」は“１つ以上の前記命令セットに対応して前記第２データを構成する１つ以上のデータを前記メモリから読み出す”といえる。
　そうすると，上記アでの検討より，引用発明の「マイクロプロセッサ１００」と本願発明１の「ｅＭＭＣコントローラ」とは“制御プロセッサ”である点で共通することから，引用発明と本願発明１とは，後記する点で相違するものの，
　“前記制御プロセッサは”，“１つ以上の前記命令セットに対応して前記第２データを構成する１つ以上のデータを前記メモリから読み出す”点で一致するといえる。
　したがって，本願発明１と引用発明との間には，次の一致点，相違点があるといえる。
（一致点）
「　コンピュータシステムであって，
　メモリと，
　前記メモリを制御する制御プロセッサと，を備え，
　前記制御プロセッサは，
　第１データに対する現在の動作を遂行する途中で，第２データを特定する次の動作を定義する命令セットを受信する命令レジスタ，
を含み，
　前記制御プロセッサは，データバスを通じて前記第１データを出力すると同時に，前記命令セットを命令ラインを通じて受信して前記命令レジスタに保存し，
　１つ以上の前記命令セットに対応して前記第２データを構成する１つ以上のデータを前記メモリから読み出す，
コンピュータシステム。」
（相違点）
（相違点１）
　システム全体の構成に関し，本願発明１は，「フラッシュメモリ」と「前記フラッシュメモリを制御するｅＭＭＣコントローラ」とを備える「エンベデッドマルチメディアカード（ｅｍｂｅｄｄｅｄ　Ｍｕｌｔｉｍｅｄｉａ　Ｃａｒｄ；ｅＭＭＣ）」であるのに対して，
　引用発明は，「マイクロプロセッサ１００」と「マイクロプロセッサ１００の処理データを格納するデータメモリ１０３」を備える「マイクロコンピュータシステム」である点。
（相違点２）
　制御プロセッサに関し，本願発明１では，「ｅＭＭＣコントローラ」が，「第１データに対する現在の動作を遂行する途中で，第２データを特定する次の動作を定義する命令セットをホストから受信する命令レジスタ」と，「前記第１データを保存するノーマルバッファ」と，「前記第２データを保存するキューデータバッファと」を含むのに対して，
　引用発明では，「マイクロプロセッサ１００」は，第１データに対する現在の動作を遂行する途中で，第２データを特定する次の動作を定義する命令セットを受信する「命令キュー２０２」を有するものの，命令セットをホストから受信すること，第１データを保存するノーマルバッファと，第２データを保存するキューデータバッファとを含むことは特定されていない点，
（相違点３）
　データバスを通じた第１データ出力と同時に，命令ラインを通じて命令セットを受信することに関し，本願発明１は，「ｅＭＭＣコントローラが前記第１データに対するリード動作を遂行する途中で，前記第２データに対するリード動作を遂行する場合」に，「ｅＭＭＣコントローラは，データバスを通じて前記第１データを前記ノーマルバッファから前記ホストに伝送すると同時に，サイズ命令とアドレス命令からなるリード命令である前記命令セットを命令ラインを通じて受信して前記命令レジスタに保存し，
　１つ以上の前記命令セットに対応して前記第２データを構成する１つ以上のデータを前記フラッシュメモリから読み出し，前記キューデータバッファに保存」するのに対して，
　引用発明では，「マイクロプロセッサ１００」はデータバスを通じて第１データを出力すると同時に，命令セットを命令ラインを通じて受信して命令レジスタに保存し，前記命令セットに対応して第２データを構成するデータをメモリから読み出すものの，ｅＭＭＣコントローラがデータバスを通じて第１データをノーマルバッファからホストに伝送するリード動作を遂行する途中であること，受信する命令セットはサイズ命令とアドレス命令からなるリード命令であること，第２データを構成するデータをフラッシュメモリから読み出し，キューデータバッファに保存することは特定されていない点。
（相違点４）
　第１データを出力すると同時に，命令セットを受信して命令レジスタに保存することに関し，本願発明１は，「ｅＭＭＣコントローラが前記第１データに対するリード動作を遂行する途中で，前記第２データに対するリード動作を遂行する場合」に「前記第１データの伝送が完了すれば，前記ホストからの１回のマルチキューデータリードアウト命令に応答して，前記１つ以上のデータを前記キューデータバッファから順次ホストに伝送」するのに対して，
　引用発明はそのようなことは特定されていない点。
（相違点５）
　本願発明１は，「ｅＭＭＣコントローラが前記第１データに対するライト動作を遂行する途中で，前記第２データに対するライト動作を遂行する場合，
　前記ｅＭＭＣコントローラは，前記第１データを前記ノーマルバッファから前記フラッシュメモリにプログラムする間，
　前記ホストからサイズ命令とアドレス命令からなる書き込み命令である前記命令セットを受信して命令レジスタに保存し，
　前記第１データに対するプログラムが完了すれば，前記ｅＭＭＣコントローラは前記ホストから，前記キューデータバッファのデータを前記フラッシュメモリに保存するデータライトイン命令ＣＭＤと前記第２データを受信して前記第２データを前記キューデータバッファに保存し，前記フラッシュメモリにプログラム命令を印加して前記キューデータバッファに保存された前記第２データを前記フラッシュメモリにプログラムする」のに対して，
　引用発明では，「マイクロプロセッサ１００」が，データバスを通じて第１データを出力すると同時に，命令セットを命令ラインを通じて受信して命令レジスタに保存し，前記命令セットに対応して第２データをメモリから読み出すものの，「第１データに対するライト動作を遂行する途中で，前記第２データに対するライト動作を遂行する場合」については特定されていない点。
（２）相違点についての判断
ア　相違点２，３について
　事案に鑑みて，上記相違点２，３をまとめて先に検討すると，引用発明は，「マイクロプロセッサ１００」は，第１データに対する現在の動作を遂行する途中で，第２データを特定する次の動作を定義する命令セットを受信する命令レジスタを有し，データバスを通じて第１データを出力すると同時に，命令セットを命令ラインを通じて受信して命令レジスタに保存し，前記命令セットに対応して第２データを構成するデータをメモリから読み出すといえるところ，「マイクロプロセッサ１００」を「エンベデッドマルチメディアカード」内の「ｅＭＭＣコントローラ」として用いることについて言及されておらず，命令セットをホストから受信すること，第１データを保存するノーマルバッファと，第２データを保存するキューデータバッファとを備えて，ｅＭＭＣコントローラがデータバスを通じて第１データをノーマルバッファからホストに伝送するリード動作を遂行する途中に，第２データを構成するデータをフラッシュメモリから読み出し，キューデータバッファに保存することの動機付けもない。
　そして，引用文献２に記載されるように，「ＳＳＤメモリシステムにおいて，ホストからリード／ライトコマンドを受信し，コマンドキューに格納すること，複数個のリード／ライトコマンドを内部のコマンドキューに保持することができる」旨の技術が，本願の優先日前に当該技術分野において公知であったと認められるものの，ｅＭＭＣコントローラに，第１データを保存するノーマルバッファと，第２データを保存するキューデータバッファとを備えて，ｅＭＭＣコントローラがデータバスを通じて第１データをノーマルバッファからホストに伝送するリード動作を遂行する途中に，リード命令である命令セットを命令ラインを通じて受信し，前記命令セットに対応して第２データをフラッシュメモリから読み出し，キューデータバッファに保存する旨の技術は，上記引用文献２−５には記載されておらず，本願の優先日前に当該技術分野において周知技術であったとまではいえず，当業者が適宜に選択し得た設計的事項であるとすることもできない。
　そうすると，引用発明において，マイクロプロセッサ１００をｅＭＭＣコントローラと成し，ｅＭＭＣコントローラ内に，第１データを保存するノーマルバッファと，第２データを保存するキューデータバッファとを備えて，ｅＭＭＣコントローラがデータバスを通じて第１データをノーマルバッファからホストに伝送するリード動作を遂行する途中に，サイズ命令とアドレス命令からなるリード命令である命令セットを命令ラインを通じて受信して命令レジスタに保存し，前記命令セットに対応して第２データを構成するデータをフラッシュメモリから読み出し，キューデータバッファに保存すること，すなわち，本願発明１の上記相違点２，３に係る構成とすることは，当業者が適宜なし得たものであるとすることはできない。
イ　まとめ
　したがって，他の相違点について判断するまでもなく，本願発明１は，当業者であっても，引用発明，引用文献２−５に記載された技術的事項に基づいて容易に発明できたものとはいえない。
２　本願発明２−８について
　本願発明２−８は本願発明１を減縮した発明であり，本願発明１の
「ｅＭＭＣコントローラは，
　第１データに対する現在の動作を遂行する途中で，第２データを特定する次の動作を定義する命令セットをホストから受信する命令レジスタと，
　前記第１データを保存するノーマルバッファと，
　前記第２データを保存するキューデータバッファと，
を含み，
　前記ｅＭＭＣコントローラが前記第１データに対するリード動作を遂行する途中で，前記第２データに対するリード動作を遂行する場合，
　前記ｅＭＭＣコントローラは，データバスを通じて前記第１データを前記ノーマルバッファから前記ホストに伝送すると同時に，サイズ命令とアドレス命令からなるリード命令である前記命令セットを命令ラインを通じて受信して前記命令レジスタに保存し，
　１つ以上の前記命令セットに対応して前記第２データを構成する１つ以上のデータを前記フラッシュメモリから読み出し，前記キューデータバッファに保存し」（以下，「相違点２，３に係る構成」という。）
と同一の構成を備えるものであるから，本願発明１と同じ理由により，当業者であっても，引用発明，引用文献２−５に記載された技術的事項に基づいて容易に発明できたものとはいえない。
３　本願発明９について
　本願発明９は，本願発明１に対応する「ｅＭＭＣの動作方法」の発明であって，本願発明１とカテゴリ表現が異なるだけの発明であり，本願発明１の「相違点２，３に係る構成」と同一の構成を備えるものであるから，本願発明１と同じ理由により，当業者であっても，引用発明，引用文献２−５に記載された技術的事項に基づいて容易に発明できたものとはいえない。
４　本願発明１０−１４について
　本願発明１０−１４は本願発明９を減縮した発明であり，本願発明１の「相違点２，３に係る構成」と同一の構成を備えるものであるから，本願発明１と同じ理由により，当業者であっても，引用発明，引用文献２−５に記載された技術的事項に基づいて容易に発明できたものとはいえない。
第５　原査定の概要及び原査定についての判断
　原査定は，請求項１−１４について上記引用文献１−５に記載された発明及び周知技術に基づいて，当業者が容易に発明できたものであるから，特許法第２９条第２項の規定により特許を受けることができない，というものである。
　しかしながら，令和元年９月１３日付け手続補正により補正された請求項１−１４は，それぞれ「相違点２，３に係る構成」に対応する構成を有するものとなっており，
　上記のとおり，本願発明１−１４は，引用発明，引用文献２−５に記載された技術的事項に基づいて，当業者が容易に発明できたものではない。
　したがって，原査定を維持することはできない。
第６　当審拒絶理由について
（特許法第３６条第６項第２号について）
（１）当審では，請求項１−８の「現在動作によって特定された第１データの伝送と同時に，第２データを特定する次の動作を定義する」が特定する事項が不明確であるとの拒絶の理由を通知しているが，令和元年９月１３日付けの手続補正により，「第１データに対する現在の動作を遂行する途中で，第２データを特定する次の動作を定義する」と補正された結果，この拒絶の理由は解消した。
（２）当審では，請求項１−８の「第１データを保存する第１メモリ」，「データバスを通じる前記第１データの伝送と同時に，命令ラインを通じて受信され，」が特定する事項が不明確であるとの拒絶の理由を通知しているが，令和元年９月１３日付けの手続補正により，「前記第１データを保存するノーマルバッファ」，「データバスを通じて前記第１データを前記ノーマルバッファから前記ホストに伝送すると同時に，サイズ命令とアドレス命令からなるリード命令である前記命令セットを命令ラインを通じて受信して前記命令レジスタに保存し，」と補正された結果，この拒絶の理由は解消した。
（３）当審では，請求項１−８の「前記第２データを保存する第２メモリ」，「１つ以上の前記命令セットに対応して１つ以上のデータを読み出し，キューデータバッファに保存し，」が特定する事項が不明確であるとの拒絶の理由を通知しているが，令和元年９月１３日付けの手続補正により，「前記第２データを保存するキューデータバッファ」，「１つ以上の前記命令セットに対応して前記第２データを構成する１つ以上のデータを前記フラッシュメモリから読み出し，前記キューデータバッファに保存し，」と補正された結果，この拒絶の理由は解消した。
（４）当審では，請求項２の「複数の命令セットエントリを含む前記命令セット」について，「命令セットエントリ」は誤記であるとの拒絶の理由を通知しているが，令和元年９月１３日付けの手続補正により，「複数の命令レジスタエントリを含む前記命令セット」と補正された結果，この拒絶の理由は解消した。
（５）当審では，請求項９−１４の「前記第１データの伝送と同時に，前記命令ラインを通じて前記ホストから前記ｅＭＭＣに第２データを特定する次の動作を定義する命令セットを伝送して，」が特定する事項が不明確であるとの拒絶の理由を通知しているが，令和元年９月１３日付けの手続補正により，「第１データに対する現在の動作を遂行する途中で，前記命令ラインを通じて前記ホストから前記ｅＭＭＣに第２データを特定する次の動作を定義する命令セットを伝送して，」と補正された結果，この拒絶の理由は解消した。
（６）当審では，請求項９−１４の「現在命令に応答して，前記データバスを通じて前記ｅＭＭＣの第１メモリに保存されている第１データを前記ホストに伝送する段階」，「前記書き込み命令を受信して前記命令レジスタに保存する間，前記第１データを前記フラッシュメモリにプログラムする段階」が特定する事項が不明確であるとの拒絶の理由を通知しているが，令和元年９月１３日付けの手続補正により，
「現在命令に応答して，前記データバスを通じて前記ｅＭＭＣの第１メモリに保存されている第１データを前記ホストに伝送する段階」を削除し，「前記ｅＭＭＣコントローラは，前記第１データを前記ノーマルバッファから前記フラッシュメモリにプログラムする間，前記ホストからサイズ命令とアドレス命令からなる書き込み命令を受信し，前記書き込み命令を前記命令レジスタに保存する段階」と補正された結果，この拒絶の理由は解消した。
（７）当審では，請求項９−１４の「現在命令に応答して，前記データバスを通じて前記ｅＭＭＣの第１メモリに保存されている第１データを前記ホストに伝送する段階」，「前記第１データに対するプログラムが完了すれば，前記ｅＭＭＣコントローラは前記ホストからデータライトイン命令ＣＭＤとデータを受信して前記データを前記キューデータバッファに保存し，前記キューデータバッファに保存されたデータを前記フラッシュメモリにプログラムする段階」が特定する事項が不明確であるとの拒絶の理由を通知しているが，令和元年９月１３日付けの手続補正により，「現在命令に応答して，前記データバスを通じて前記ｅＭＭＣの第１メモリに保存されている第１データを前記ホストに伝送する段階」を削除し，「前記第１データに対するプログラムが完了すれば，前記ｅＭＭＣコントローラは前記ホストから，キューデータバッファの書き込みデータを前記フラッシュメモリが保存するデータライトイン命令ＣＭＤと前記第２データを受信して前記第２データを前記キューデータバッファに保存し，前記フラッシュメモリにプログラム命令を印加して前記キューデータバッファに保存された前記第２データを前記フラッシュメモリにプログラムする段階」と補正された結果，この拒絶の理由は解消した。
（８）当審では，請求項１０の「前記第２データは，前記第１メモリと別途に指定された前記ｅＭＭＣの第２メモリに一時的に保存されたリードデータである」が特定する事項が不明確であるとの拒絶の理由を通知しているが，令和元年９月１３日付けの手続補正により，「前記第２データは，前記ノーマルバッファと別途に指定された前記ｅＭＭＣの前記キューデータバッファに一時的に保存されたリードデータである」と補正された結果，この拒絶の理由は解消した。
（９）当審では，請求項１１の「複数の命令セットエントリを含む前記命令セット」について，「命令セットエントリ」は誤記であるとの拒絶の理由を通知しているが，令和元年９月１３日付けの手続補正により，「複数の命令レジスタエントリを含む前記命令セット」と補正された結果，この拒絶の理由は解消した。
第７　むすび
　以上のとおり，本願発明１−１４は，当業者が引用発明，引用文献２−５に記載された技術的事項に基づいて容易に発明をすることができたものではない。
　したがって，原査定の理由によっては，本願を拒絶することはできない。
　また，他に本願を拒絶すべき理由を発見しない。
　よって，結論のとおり審決する。