【事件の表示】
　平成　８年特許願第２２８４７６号「バス・インタフェース論理システム及び同期方法」拒絶査定不服審判事件〔平成　９年　６月２０日出願公開、特開平　９−１６０８６６〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続きの経緯・本願発明
　本願は、平成８年８月２９日（パリ条約による優先権主張１９９５年１１月２１日）、米国）の出願であって、その請求項１７に係る発明は、特許請求の範囲の請求項１７に記載された次のとおりのものと認める。（以下「本願発明」という。）
　
「【請求項１７】
　第１のバス保有期間の第１のプロセッサと第２のバス保有期間の第２のプロセッサとを少なくとも有するコンピュータ・システムであって、
　上記第１及び第２のプロセッサに夫々接続された第１及び第２のバスと、
　上記第１及び第２のバスに接続され上記第１及び第２のプロセッサ間のデータ転送を調整するバス・インタフェース論理システムであって、
　上記第１及び第２のプロセッサ間で転送されるデータを記憶する記憶手段と、
　上記記憶手段と上記第１及び第２のバスとに接続され、上記第２のプロセッサのデータ転送まで上記第１のプロセッサをデータ・バス保有期間に強制待機し、上記第１のプロセッサがデータを上記記憶手段に転送して、上記第２のプロセッサにデータ受信準備の時間を与えるようにする制御論理手段と、
　を含む上記バス・インタフェース論理システムと、
　を含む、コンピュータ・システム。」
　
２．引用例
　これに対して、原査定の拒絶の理由で引用された特開平６−３４８６４８号公報（以下、「引用例」という。）には、図面と共に次の事項が記載されている。
　
（１）「【００６４】この際に、図６のデータアウトフェーズのタイムチャートにおいて、Ａケーブル側がイニシエータの場合であって、ＡケーブルからのデータＤＢ７〜ＤＢ０を受信する場合、Ａケーブルから受信する９ビットのデータＤＢ７〜ＤＢ０を制御するＲＥＱ信号を２つ発生させ、最初のＲＥＱ信号に対応したＡＣＫ信号でＡケーブルの下位９ビットのデータＤＢ７〜ＤＢ０を保持し、２つ目のＲＥＱ信号に対応したＡＣＫ信号でＡケーブルの上位９ビットのデータＤＢ１５〜ＤＢ０を保持すると同時に、それをＰケーブルに送出し、２つ目のＡＣＫ信号も送出する。
【００６５】このため、当該ＳＣＳＩバス変換ユニット100 に接続されたターゲット側の１６ビット対応機器102 に、伝送信号モードとしてディファレンシャル信号で１８ビットのデータ及びＣＴＲＬ信号（９）を転送することが可能となる。また、Ａケーブル側がターゲットとなる場合には、全て逆の動作となるため、その説明を省略する。」（１０頁左欄３６行〜右欄３行）
　
（２）「【００６８】（２）第２の実施例の説明
図７は、本発明の第２の実施例に係るＳＣＳＩバス変換ユニットの構成図を示している。第２の実施例では第１の実施例と異なり転送制御システム３１にバッファメモリ31Ｃが設けられ、データ転送に伴う９ビットのデータＤＢ７〜ＤＢ０又は１８ビットのデータＤＢ１５〜ＤＢ０を一時格納するものである。
【００６９】すなわち、本発明の第２の実施例に係るＳＣＳＩバス変換ユニットは図７において、転送制御システム３１，信号モード切換部３２，３３及びコネクタ３４〜３７から成る。転送制御システム３１はフェーズ検出部311 ，ＲＥＱ／ＡＣＫ制御部312 ，８／１６ビットデータ変換部31Ｂ及びバッファメモリ31Ｃから成る。フェーズ検出部311 はＣＴＲＬ信号（９）の入出力状態を認識し、データ転送方向を決定する。また、フェーズ検出部311 はＲＥＱ／ＡＣＫ制御部312 とバファメモリ31ＣにＤ／Ｉ信号を出力する。
【００７０】ＲＥＱ／ＡＣＫ制御部312 はデータインフェーズ時に、イニシエータ側から送信されるＲＥＱ信号に対して、Ｄ／Ｉ信号及びメモリオーバ信号（以下ＢＦＬ信号という）とに基づいてデータＤＢ７〜ＤＢ０，ＤＰの出力制御をし、イニシエータ側にＡＣＫ信号を応答する。また、データアウトフェーズ時に、ターゲット側から送信されるＲＥＱ信号に対して、Ｄ／Ｉ信号及びＢＦＬ信号に基づいてデータＤＢ１５〜ＤＢ０，ＤＰ，ＤＰ１の出力制御をし、ターゲット側にＡＣＫ信号を応答する。」（１０頁右欄２４行〜末行）
　
（３）「【００７１】バッファメモリ31Ｃは記憶手段11Ｃの一例であり、メモリ制御信号（以下ＢＭＥ信号という），ＲＥＱ信号，ＡＣＫ信号に基づいて９ビットのデータＤＢ７〜ＤＢ０又は１８ビットのデータＤＢ１５〜ＤＢ０を一時格納するものである。」（１１頁左欄１行〜５行）
　
（４）「【００７５】これにより、８ビット対応の処理装置と１６ビット対応の処理装置との間の接続簡易化を図ること、及び、情報処理システムの性能の向上を図ることが可能となる。
【００７６】
【発明の効果】以上説明したように、本発明のバスインターフェース装置によれば、転送制御手段及び第１，第２の入出力手段を具備し、転送制御手段が、ｍ本の制御信号又はｎ本の制御信号の入出力状態を認識して、Ｍビットのデータ又はＮビットのデータの転送方向を決定し、被転送方向のデータ幅に整合させてデータ転送をする。
【００７７】このため、Ｍビット対応の処理装置とＮビット対応の処理装置との間でデータバス幅を変換することができ、かつ、伝送信号のモード変換をすることが可能となる。また、本発明のバスインターフェース装置によれば、転送制御手段に記憶手段が設けられるため、データ転送に伴うＭビットのデータ又はＮビットのデータを記憶手段に一時格納することができ、データ転送時間の短縮化及びデータバスの占有時間の短縮化を図ることができる。
【００７８】これにより、Ｍビット対応の処理装置とＮビット対応の処理装置との間の接続簡易化を図ること、及び、情報処理システムの性能の向上に寄与するところが大きい。」（１１頁右欄３行〜２７行）
　
　以上の記載から、引用例には、次の発明（以下「引用例発明」という。）が記載されているものと認める。
　
「８ビット対応のデータ処理装置と１６ビット対応のデータ処理装置との間を接続するＳＣＳＩ変換ユニットであって、
　当該ＳＣＳＩ変換ユニットは、転送制御システム３１，信号モード切換部３２，３３及びコネクタ３４〜３７から成り、
　転送制御システム３１はフェーズ検出部311 ，ＲＥＱ／ＡＣＫ制御部312 ，８／１６ビットデータ変換部31Ｂ及びバッファメモリ31Ｃから成り、
　フェーズ検出部311 はＲＥＱ／ＡＣＫ制御部312 とバファメモリ31ＣにＤ／Ｉ信号を出力し、
　ＲＥＱ／ＡＣＫ制御部312 はデータインフェーズ時に、イニシエータ側から送信されるＲＥＱ信号に対して、Ｄ／Ｉ信号及びメモリオーバ信号（以下ＢＦＬ信号という）とに基づいてデータＤＢ７〜ＤＢ０，ＤＰの出力制御をし、イニシエータ側にＡＣＫ信号を応答し、データアウトフェーズ時に、ターゲット側から送信されるＲＥＱ信号に対して、Ｄ／Ｉ信号及びＢＦＬ信号に基づいてデータＤＢ１５〜ＤＢ０，ＤＰ，ＤＰ１の出力制御をし、ターゲット側にＡＣＫ信号を応答し、
　バッファメモリ31Ｃは記憶手段11Ｃの一例であり、メモリ制御信号，ＲＥＱ信号，ＡＣＫ信号に基づいて９ビットのデータＤＢ７〜ＤＢ０又は１８ビットのデータＤＢ１５〜ＤＢ０を一時格納するものである
　ＳＣＳＩバス変換ユニット。」
　
３．対比
　本願発明と引用例発明とを対比すると、引用例発明の「転送制御システム３１」は、本願発明の「バス・インターフェース論理システム」に相当し、以下同様に、「バッファメモリ３１ｃ」は「記憶手段」に、「ＲＥＱ／ＡＣＫ制御部３１２」は「制御論理手段」に、それぞれ相当する。
　図７のコネクタ３４側に接続されるＳＣＳＩバス、及びコネクタ３７側に接続されるＳＣＳＩバスは、それぞれ本願発明の「第１のバス」及び「第２のバス」に対応するものと認められる。
　またそれぞれのＳＣＳＩバスには、例えば１６ビット対応のデータ処理装置及び８ビット対応のデータ処理装置が接続されるものと認められる。また、これらのデータ処理装置及び引用例発明のＳＣＳＩバス変換ユニットから成るシステムは、「コンピュータ・システム」であるということができる。
　本件明細書段落【０００１】及び【０００２】には、「【発明の属する技術分野】本発明は一般に、異なるバス・サイクル及びデータ・アクセスを有する２つの装置間のデータ転送に関する。より詳細には、本発明はこうしたデータ転送を調整するバス・インタフェース論理システムに関する。
【０００２】
【従来の技術】通常、コンピュータ・システムは、１つ以上のプロセッサ及び（または）１つ以上の周辺装置に接続される、少なくとも１つのプロセッサからなる。」と記載されている。
　一方、引用例発明のような、ＳＣＳＩバスを有するコンピュータ・システムにおいて、当該ＳＣＳＩバスに、複数の周辺装置やホストコンピュータが接続されるものであることは周知である。（特開平４−１１５６３９号公報（以下「周知例１」という。）第３図及び「従来の技術
　ＡＮＳＩ　Ｘ３．１３１−１０８６で制定されたデータ処理装置間の汎用インタフェースとしてはＳＣＳＩ（Ｓｍａｌｌ　Ｃｏｍｐｕｔｅｒ　Ｓｍａｌｌ　Ｉｎｔｅｒｆａｃｅ）がある。このＳＣＳＩによって構成されたデータ処理装置の従来例を第３図に示す。このデータ処理装置の例はＳＣＳＩバスに複数のデータ装置（この動作部をＳＣＳＩ装置という）を接続して成る。
　第３図中、符号１はＳＣＳＩバス、２〜６はホストアダプタを介してＳＣＳＩバス１に接続されたホストコンピュータ、７〜９はＳＣＳＩバス１に接続されたディスクドライブコントローラである。これらホストコンピュータ２〜６及びディスクドライブコントローラ７〜９がＳＣＳＩ装置に相当する。」（１頁左下欄１６行〜右下欄１０行）の記載、特開平５−３５６６１号公報（以下「周知例２」という。）図３及び「【００４８】
【実施例】以下、本発明に係るＳＣＳＩコント−ラＬＳＩの一実地例を説明する。
【００４９】まず、図３にＳＣＳＩを採用する情報処理システムの構成を示す。
【００５０】図中、３１０、３２０、３３０、３４０、３５０、３６０、３７０、３８０が、それぞれコンピュ−タやディスクドライブやプリンタ等のデバイスであり、３９０がＳＣＳＩバスである。」（５頁左欄４５行〜右欄３行）の各記載参照。）
　したがって、引用例発明の「１６ビット対応のデータ処理装置」及び「８ビット対応のデータ処理装置」は、本願発明の「第１のプロセッサ」及び「第２のプロセッサ」に相当するものであるということができる。また、第１のプロセッサ及び第２のプロセッサは、夫々第１及び第２のバスに接続されているものと認められる。
　記載事項（４）から、引用例発明の「バス・インターフェース論理システム」は、第１及び第２のバスに接続された第１及び第２のプロセッサ間のデータ転送を調整するものであるということができる。
　引用例発明のバッファメモリ３１ｃには、９ビットのデータＤＢ７〜ＤＢ０又は１８ビットのデータＤＢ１５〜ＤＢ０を一時格納するものであるから、第１及び第２のプロセッサ間で転送されるデータを記憶するものであるということができる。
　また、第１のプロセッサから第２のプロセッサにデータを転送する場合には、第１のプロセッサがデータを上記記憶手段に転送していることは明らかである。そして、記載事項（１）及び図６を参照すると、例えば、８ビット対応のデータ処理装置（Ａケーブル側）である第２のプロセッサは、１６ビット対応のデータ処理装置（Ｐケーブル側）である第１のプロセッサからのデータ転送に際し、第１のプロセッサがデータを上記記憶手段に転送して、データ受信準備の時間を与えるようにされているものと認められる。
　
　以上の記載から、両者は、
　
「第１のプロセッサと第２のプロセッサとを少なくとも有するコンピュータ・システムであって、
　上記第１及び第２のプロセッサに夫々接続された第１及び第２のバスと、
　上記第１及び第２のバスに接続され上記第１及び第２のプロセッサ間のデータ転送を調整するバス・インタフェース論理システムであって、
　上記第１及び第２のプロセッサ間で転送されるデータを記憶する記憶手段と、
　上記記憶手段と上記第１及び第２のバスとに接続され、上記第１のプロセッサがデータを上記記憶手段に転送して、上記第２のプロセッサにデータ受信準備の時間を与えるようにする制御論理手段と、
　を含む上記バス・インタフェース論理システムと、
　を含む、コンピュータ・システム」の点で一致し、以下の点で相違している。
　
［相違点１］本願発明の第１のプロセッサ及び第２のプロセッサは、それぞれ「第１のバス保有期間の第１のプロセッサ」及び「第２のバス保有期間の第２のプロセッサ」であるのに対し、引用例発明の第１及び第２のプロセッサのデータ保有期間については明らかでない点。
　
［相違点２］制御論理手段が、本願発明では「上記第２のプロセッサのデータ転送まで上記第１のプロセッサをデータ・バス保有期間に強制待機」するものであるのに対し、引用例発明ではその点が明らかでない点。
　
４．判断
［相違点１］
　本件明細書段落【０００２】には、「異なるプロセッサ及び周辺装置は、異なる設計要求、技法またはアーキテクチャにより、異類のデータ転送バス保有期間を有する（データ転送バス保有期間は、装置がバス上でデータを受信または送信するために要する時間である）。」と記載されているから、引用例発明の８ビット対応データ処理装置がバス上でデータを受信または送信するために要する時間と、１６ビット対応データ処理装置がバス上でデータを受信または送信するために要する時間は、それぞれ、本願発明の「第１のバス保有期間」、及び「第２のバス保有期間」であるということができる。
　してみれば、結局、引用例発明の第１のプロセッサ及び第２のプロセッサも、それぞれ第１のバス保有期間及び第２のバス保有期間を有するものであるということができ、相違点１は実質的なものではない。
　
［相違点２］
　まず、本願発明の「上記第２のプロセッサのデータ転送まで上記第１のプロセッサをデータ・バス保有期間に強制待機し」との特定事項は、必ずしもその意味するところが明確ではないが、第１のプロセッサ（ＣＰＵ１５（ＰｏｗｅｒＰＣ４００シリーズ。アドレス及びデータ・バス・トランザクションの両方に同時に入ることにより、データを送受信する。（段落【０００９】〜【００１０】）））は、第２のプロセッサ（ＣＰＵ１０（Ｐｏｗｅｒシリーズ６０Ｘ。最初にアドレス・バス・トランザクションに入り、後にデータ・バス・トランザクションに入ることにより、データを送受信する。（段落【０００８】、【００１０】）））からデータが使用可能になるまで強制的に待機させられ、その間、第１のプロセッサはデータ・バス保有期間にあることを意味するものと解される。
　一方、一般に、転送速度の異なるプロセッサと周辺装置間において、プロセッサを強制待機させ、データ転送が行われるようにすることは周知技術に過ぎない（特開昭６１−１４１０６４号公報（以下「周知例３」という。）「また、入出力ポートは一般的にアクセスタイムが遅いため、マイクロプロセサが入出力ポートをアクセスする時は、自動的にマイクロプロセサ自身が１ウエイトサイクルを挿入するというものもある。」（２頁左上欄３行〜７行）の記載、特開昭５８−７６９５５号公報（以下「周知例４」という。）「プロセッサの待ちサイクル（以下、「ウェイトサイクル」または単に「ウェイト」という。）は、プロセッサが読出しまたは書込みの対象としたもの（例えばメモリ）の応答時間が遅いため、一定時間では処理できず、データ処理が終了するまで待機すべく入れる無効サイクルがある。」（１頁左下欄１６行〜右下欄２行）の記載参照。）から、引用例発明においても、上記周知例３及び周知例４で示されるような周知技術を採用して、「上記第２のプロセッサのデータ転送まで上記第１のプロセッサをデータ・バス保有期間に強制待機」することは当業者にとって容易である。
　
　また、本願発明の効果も、引用例の記載及び周知例１乃至周知例４に記載された周知技術に基づけば、当業者が普通に想起する範囲内のものである。
　
５．むすび
　したがって、本願発明（請求項１７に係る発明）は、引用例に記載された発明及び周知技術に基づいて当業者が容易に発明をすることができたものであるから、特許法２９条２項の規定により特許を受けることができない。
　よって、結論のとおり審決する。