(57)【要約】【課題】小型化と出力容量の低下を同時に図る。【解決手段】従来の半導体装置では、ドレイン領域やソース領域の深さが活性層の厚みよりも浅く(薄く)なっていた。これに対して本実施形態の半導体装置１では、活性層３の厚みを薄くしてドレイン領域４Ａ，４Ｂやソース領域５Ａ，５Ｂの深さを活性層３の厚みと同じにしている。その結果、Ｎ型のドレイン領域４Ａ，４Ｂ及びソース領域５Ａ，５ＢとＰ型のベース領域７Ａ，７ＢとのＰＮ接合の接合面積が従来よりも減少するので、当該ＰＮ接合に生じる出力容量Cossの低下を図ることができる。しかも、特許文献１記載の従来例に比べて、２つのダイオードや配線パターンが不要であるから小型化を図ることもできる。【選択図】        図１
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【特許請求の範囲】
【請求項１】
互いのソース電極が接続された２個の電界効果トランジスタを含む半導体装置であって、前記各電界効果トランジスタは、第１導電型のベース領域と、当該ベース領域と接する第２導電型のソース領域と、前記ベース領域に接し且つ前記ソース領域に接しない第２導電型のドレイン領域と、絶縁層を介して前記ベース領域に対向するゲート電極とを備え、前記ソース領域とドレイン領域とベース領域は、前記支持基板の表面に設けられている活性層の表面から、当該支持基板と対向する前記活性層の裏面に達する深さまで形成されていることを特徴とする半導体装置。
【請求項２】
前記活性層は窒化ガリウムで形成されることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記各電界効果トランジスタは、１つの前記ソース領域又は前記ベース領域を共用することを特徴とする請求項１又は２記載の半導体装置。
【請求項４】
前記ソース領域と前記ベース領域が電気的に接続されることを特徴とする請求項１〜３の何れか１項に記載の半導体装置。
【請求項５】
前記支持基板は導電性を有する実装基板に実装され、当該実装基板が前記ソース電極と同電位に保たれることを特徴とする請求項１〜４の何れか１項に記載の半導体装置。
【請求項６】
請求項１〜５の何れかの半導体装置と、発光素子と、当該発光素子の光で生じる光起電力を用いて前記半導体装置を駆動する駆動装置とを備えることを特徴とする半導体リレー。
【請求項７】
前記半導体装置と前記駆動装置が導電性を有する同一の実装基板に実装され、当該実装基板が前記ソース電極と同電位に保たれることを特徴とする請求項６記載の半導体リレー。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及び当該半導体装置を用いた半導体リレーに関する。
【背景技術】
【０００２】
従来の半導体装置として、特許文献１に記載されている絶縁ゲート型の電界効果トランジスタがある。特許文献１記載の従来例では、耐圧向上用の半導体領域に接触する電極パッドと、ソース領域に接触する電極パッドとの間に逆並列接続されたダイオードを挿入することによって出力容量を下げている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平５−２１８０４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、特許文献１記載の従来例では、電界効果トランジスタが形成される基板上に逆並列接続された２つのダイオードと、これら２つのダイオードのアノード及びカソードと電界効果トランジスタの電極パッドを接続する配線パターンが必要である。そのため、電界効果トランジスタの小型化が困難になるという問題があった。
【０００５】
本発明は、上記課題に鑑みて為されたものであり、小型化と出力容量の低下を同時に図ることを目的とする。
【課題を解決するための手段】
【０００６】
本発明の半導体装置は、互いのソース電極が接続された２個の電界効果トランジスタを含む半導体装置であって、前記各電界効果トランジスタは、第１導電型のベース領域と、当該ベース領域と接する第２導電型のソース領域と、前記ベース領域に接し且つ前記ソース領域に接しない第２導電型のドレイン領域と、絶縁層を介して前記ベース領域に対向するゲート電極とを備え、前記ソース領域とドレイン領域とベース領域は、前記支持基板の表面に設けられている活性層の表面から、当該支持基板と対向する前記活性層の裏面に達する深さまで形成されていることを特徴とする。
【０００７】
この半導体装置において、前記活性層は窒化ガリウムで形成されることが好ましい。
【０００８】
この半導体装置において、前記各電界効果トランジスタは、１つの前記ソース領域又は前記ベース領域を共用することが好ましい。
【０００９】
この半導体装置において、前記ソース領域と前記ベース領域が電気的に接続されることが好ましい。
【００１０】
この半導体装置において、前記支持基板は導電性を有する実装基板に実装され、当該実装基板が前記ソース電極と同電位に保たれることが好ましい。
【００１１】
本発明の半導体リレーは、前記何れかの半導体装置と、発光素子と、当該発光素子の光で生じる光起電力を用いて前記半導体装置を駆動する駆動装置とを備えることを特徴とする。
【００１２】
この半導体リレーは、前記半導体装置と前記駆動装置が導電性を有する同一の実装基板に実装され、当該実装基板が前記ソース電極と同電位に保たれることが好ましい。
【発明の効果】
【００１３】
本発明の半導体装置及び半導体リレーは、小型化と出力容量の低下を同時に図ることができるという効果がある。
【図面の簡単な説明】
【００１４】
【図１】本発明に係る半導体装置の実施形態を示し、(ａ)は側断面図、(ｂ)は平面図である。
【図２】本発明に係る半導体装置の別の実施形態を示し、(ａ)は側断面図、(ｂ)は平面図である。
【図３】(ａ)は同上における寄生容量の説明図、(ｂ)は同上における寄生容量の等価回路を示す回路図である。
【図４】本発明に係る半導体リレーの実施形態を示し、(ａ)は構成図、(ｂ)は等価回路を示す回路図である。
【発明を実施するための形態】
【００１５】
以下、図１〜図４を参照して本発明に係る半導体装置並びに半導体リレーの実施形態を詳細に説明する。
【００１６】
図４(ｂ)は本実施形態の半導体リレーを示す回路図である。この半導体リレーは、半導体装置１と、発光部100と、駆動装置200とを有する。半導体装置１は、互いのソース電極同士が接続された２個のMOS型の電界効果トランジスタ(MOSFET)Q1，Q2からなり、各電界効果トランジスタ(以下、トランジスタと略す。)Q1，Q2のドレイン電極がそれぞれ端子T1，T2に接続されている。発光部100は、アノードが端子T3に接続され、カソードが端子T4に接続された発光素子(発光ダイオード)からなる。また駆動装置200は、発光部100が発する光を受光して光起電力を発生する受光部(ホトダイオードアレイ)201と、受光部201の出力に応じて半導体装置１を駆動(オン・オフ)する駆動回路202とを具備する。この駆動回路202は、受光部201が光起電力を発生しているときは、トランジスタQ1，Q2のゲート−ソース電極間に効率よく電荷を充電し、受光部201が光起電力を発生していないときはゲート−ソース電極間に充電された電荷の放電経路となることで、トランジスタQ1，Q2のドレイン−ソース間のインピーダンスを変化させる。また、この半導体リレーは、図４(ａ)に示すように半導体装置１と駆動装置200が同一の実装基板300に実装され、さらに発光部100と半導体装置１及び駆動装置200とが同一のパッケージ400に収納されている。なお、実装基板300は、銅系合金などの導電性材料からなるリードフレームで構成されている。
【００１７】
半導体装置１は、図１に示すように支持基板(サファイア基板)２の表面(上面)に活性層３が設けられている。この活性層３に、Ｎ型(第２導電型)のドレイン領域４Ａ，４ＢとＮ型(第２導電型)のソース領域５Ａ，５ＢとＰ型(第１導電型)のベース領域７Ａ，７Ｂと分離領域８とが形成されている。なお、分離領域８はソース領域５Ａ，５Ｂの間と、ドレイン領域４Ａ，４Ｂの両側にそれぞれ形成されている。これらの領域(ドレイン領域４Ａ，４Ｂ、Ｎ型のソース領域５Ａ，５Ｂ、Ｐ型のベース領域７Ａ，７Ｂ)は、支持基板２の表面(上面)に設けられている活性層３の表面(上面)から、支持基板２と対向する活性層３の裏面(下面)に達する深さまで形成されている。
【００１８】
また、活性層３の上には絶縁層１２を介してゲート電極６Ａ，６Ｂ、ドレイン電極９，１１、ソース電極１０が形成されている。つまり、ドレイン領域４Ａ、ソース領域５Ａ、ベース領域７Ａ、ゲート電極６Ａ、ドレイン電極９、ソース電極１０で一方のトランジスタQ1が構成され、ドレイン領域４Ｂ、ソース領域５Ｂ、ベース領域７Ｂ、ゲート電極６Ｂ、ドレイン電極１１、ソース電極１０で他方のトランジスタQ2が構成されている。なお、活性層３は窒化ガリウム(ガリウムナイトライド)で形成されることが望ましいが、シリコンであっても構わない。また、支持基板２はサファイア基板に限定されるものではなく、例えば、ＳＯＩ基板であってもよい。
【００１９】
従来の半導体装置では、ドレイン領域やソース領域の深さが活性層の厚みよりも浅く(薄く)なっていた。これに対して本実施形態の半導体装置１では、活性層３の厚みを薄くしてドレイン領域４Ａ，４Ｂやソース領域５Ａ，５Ｂの深さを活性層３の厚みと同じにしている。その結果、Ｎ型のドレイン領域４Ａ，４Ｂ及びソース領域５Ａ，５ＢとＰ型のベース領域７Ａ，７ＢとのＰＮ接合の接合面積が従来よりも減少するので、当該ＰＮ接合に生じる出力容量Cossの低下を図ることができる。しかも、特許文献１記載の従来例に比べて、２つのダイオードや配線パターンが不要であるから小型化を図ることもできる。
【００２０】
ただし、図２に示すように２つのソース領域５Ａ，５Ｂを１つのソース領域５として形成し、２個のトランジスタQ1，Q2が１つのソース領域５を共用することもできる。このように２個のトランジスタQ1，Q2が１つのソース領域５を共用すれば、ソース領域５の面積を減らしてさらなる小型化を図ることができる。
【００２１】
ここで、本実施形態の半導体装置１のようにＰＮ接合を有するものでは、副次的に寄生トランジスタが形成されてしまう。そして、当該寄生トランジスタが導通(オン)してしまうと過大な電流が流れて半導体装置１が破壊されてしまう虞がある。そこで、本実施形態の半導体装置１においても寄生トランジスタの導通(いわゆるラッチアップ現象)を回避するため、各トランジスタQ1，Q2のソース領域５(又は５Ａ，５Ｂ)とベース領域７(又は７Ａ，７Ｂ)が電気的に接続されていることが好ましい。例えば、ソース電極１０がソース領域５の上からベース領域７の上まで延長されていればよい。
【００２２】
ところで、図３(ａ)に示すように半導体装置１が実装される実装基板300と半導体装置１の電極(ゲート電極６Ａ，６Ｂ、ドレイン電極９，１１、ソース電極１０)との間には寄生容量が生じる。例えば、ドレイン電極９，１１と実装基板300の間に生じる寄生容量をそれぞれCx1，Cx2とし、ゲート電極６Ａ，６Ｂと実装基板300の間に生じる寄生容量をCy1とし、ソース電極１０と実装基板300の間に生じる寄生容量をCy2とし、２個のトランジスタQ1，Q2の出力容量をそれぞれCoss1，Coss2とする。そして、これらの寄生容量の接続関係は、図３(ｂ)の等価回路で表される。すなわち、ドレイン電極９，１１間に出力容量Coss1，Coss2の直列回路と寄生容量Cx1，Cx2の直列回路とが互いに並列接続され、寄生容量Cy1，Cy2が出力容量Coss1，Coss2の接続点と寄生容量Cx1，Cx2の接続点の間に互いに並列に接続されている。
【００２３】
上記等価回路において、実装基板300がソース電位と同電位であると仮定した場合、ゲート電極６Ａ，６Ｂと実装基板300の間に生じる寄生容量Cy1及びソース電極１０と実装基板300の間に生じる寄生容量Cy2が何れもゼロとなる。故に、全体の寄生容量の容量値は、出力容量Coss1と寄生容量Cx1の並列分と，出力容量Coss2と寄生容量Cx2のの並列分の合成値となる。また、実装基板300がオープン状態である場合、各寄生容量Cx1，Cx2，Cy1，Cy2が同一の容量値であると仮定すれば、出力容量Coss1と寄生容量Cx1の並列分と，出力容量Coss2と寄生容量Cx1の並列分との合成値が全体の寄生容量の容量値に等しくなる。しかしながら、各寄生容量Cx1，Cx2，Cy1，Cy2の間に微少な差がある場合、寄生容量Cy1，Cy2の影響が無視できなくなるので、全体の寄生容量の容量値が出力容量Coss1と寄生容量Cx1の並列分と，出力容量Coss2と寄生容量Cx2の並列分との合成値よりも大きくなる。
【００２４】
したがって、全体の寄生容量の容量値を減少させるには、実装基板300がソース電位と同電位であることが好ましい。例えば、ソース電極１０と実装基板300とがワイヤボンディングなどの適宜の方法で電気的に接続されればよい。
【符号の説明】
【００２５】
Q1，Q2  電界効果トランジスタ
１  半導体装置
２  支持基板
３  活性層
４Ａ，４Ｂ  ドレイン領域
５Ａ，５Ｂ  ソース領域
６Ａ，６Ｂ  ゲート電極
７Ａ，７Ｂ  ベース領域
８  分離領域
１２  絶縁層
【図１】
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【図２】
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【図３】
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【図４】
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