【事件の表示】
　特願２０１４−５３９１０４「ネットワークプロセッサにおけるマルチコア相互接続」拒絶査定不服審判事件〔平成２５年　５月１０日国際公開、ＷＯ２０１３／０６６７９８、平成２６年１２月１８日国内公表、特表２０１４−５３４５２９〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１　手続の経緯
　本願は，２０１２年（平成２４年）１０月２９日（パリ条約による優先権主張外国庁受理２０１１年（平成２３年）１０月３１日（以下，「優先日」という。）　米国）を国際出願日とする出願であって，その手続の経緯は以下のとおりである。
　平成２６年　６月１８日　　：翻訳文提出
　平成２７年　９月　４日　　：手続補正書の提出
　平成２８年１０月１４日付け：拒絶理由通知書
　平成２９年　１月１１日　　：意見書，手続補正書の提出
　平成２９年　６月２３日付け：拒絶査定
　平成２９年１１月　６日　　：審判請求書，手続補正書の提出
　平成３０年　５月１６日　　：上申書の提出
第２　平成２９年１１月６日にされた手続補正についての補正の却下の決定
［補正の却下の決定の結論］
　平成２９年１１月６日にされた手続補正（以下「本件補正」という。）を却下する。
　
［理由］
１　本件補正について（補正の内容）
（１）本件補正後の特許請求の範囲の記載
　本件補正により，特許請求の範囲の請求項１の記載は，次のとおり補正された。（下線部は，補正箇所である。）
「　【請求項１】
　相互接続回路と，
　複数のメモリバスであって，各メモリバスが，複数のプロセッサコア群のそれぞれを前記相互接続回路に接続する，複数のメモリバスと，
　複数のバンクに分割されるキャッシュであって，各バンクは，個々のバスを介して前記相互接続回路に接続される，キャッシュとを備えた，コンピュータチップ上のコンピュータシステムであって，
　前記相互接続回路が，前記複数のプロセッサコアから受信される複数の要求を前記複数のバンクに分配し，前記相互接続回路は，前記要求のアドレスコンポーネントを変更することによって
，前記変更されたアドレスコンポーネントを含む変更された要求を生成するように
し，前記相互接続回路は，前記変更されたアドレスコンポーネントを含む変換された要求を前記キャッシュへ転送
　
（２）本件補正前の特許請求の範囲
　本件補正前の，平成２９年１月１１日にされた手続補正により補正された特許請求の範囲の請求項１の記載は次のとおりである。
　「　【請求項１】
　相互接続回路と，
　複数のメモリバスであって，各メモリバスが，複数のプロセッサコア群のそれぞれを前記相互接続回路に接続する，複数のメモリバスと，
　複数のバンクに分割されるキャッシュであって，各バンクは，個々のバスを介して前記相互接続回路に接続される，キャッシュとを備えた，コンピュータチップ上のコンピュータシステムであって，
　前記相互接続回路が，前記複数のプロセッサコアから受信される複数の要求を前記複数のバンクに分配し，前記相互接続回路は，前記要求のアドレスコンポーネントを変更することによって前記要求を変換する，コンピュータシステム。」
２　補正の適否
　本件補正は，本件補正前の請求項１に記載された発明を特定するために必要な事項である「相互接続回路」について，「前記相互接続回路は，前記要求のアドレスコンポーネントを変更することによって前記要求を変換する」との記載を，「前記相互接続回路は，前記要求のアドレスコンポーネントを変更することによって，前記変更されたアドレスコンポーネントを含む変更された要求を生成するように前記要求を変換し，前記相互接続回路は，前記変更されたアドレスコンポーネントを含む変換された要求を前記キャッシュへ転送する」と補正することにより，「相互接続回路」が「要求を変換する」処理を，「前記要求のアドレスコンポーネントを変更することによって前記要求を変換する」ことから，「前記要求のアドレスコンポーネントを変更することによって，前記変更されたアドレスコンポーネントを含む変更された要求を生成するように前記要求を変換」することに限定するとともに，「相互接続回路」が「前記変更されたアドレスコンポーネントを含む変換された要求を前記キャッシュへ転送する」ことを限定するものであって，本件補正前の請求項１に記載された発明と本件補正後の請求項１に記載される発明の産業上の利用分野及び解決しようとする課題が同一であるから，特許法第１７条の２第５項第２号の特許請求の範囲の減縮を目的とするものに該当する。
　そこで，本件補正後の請求項１に記載される発明（以下「本件補正発明」という。）が同条第６項において準用する同法第１２６条第７項の規定に適合するか（特許出願の際独立して特許を受けることができるものであるか）について，以下，検討する。
（１）本件補正発明
　本件補正発明は，上記１（１）に記載したとおりのものである。
　
（２）引用文献の記載事項
ア　引用文献１
（ア）原査定の拒絶の理由で引用文献１として引用された本願の優先日前に頒布された又は電気通信回線を通じて公衆に利用可能となった引用文献である，国際公開第２００５／０２００７９号（２００５年３月３日公開。以下「引用文献１」という。）には，図面とともに，次の記載がある。（下線は，当審で付したものである。以下，同様。）
Ａ　「[008]
In another embodiment, a processor chip is provided. The processor chip includes a plurality of processing cores, where each of the processing cores are multi-threaded. A plurality of cache bank memories are included. A crossbar enabling communication between the plurality of processing cores and the plurality of cache bank memories is provided. The crossbar includes an arbiter configured to arbitrate multiple requests received from the plurality of processing cores with available outputs.
（当審仮訳：［008］
他の実施形態では，プロセッサチップが提供される。プロセッサチップは，複数の処理コアを含み，処理コアのそれぞれはマルチスレッドである。複数のキャッシュバンクメモリが含まれる。複数の処理コアと複数のキャッシュバンクメモリとの間の通信を可能にするクロスバーが提供される。クロスバーは，利用可能出力を有する複数の処理コアから受け取る多数のリクエストを調停するように構成されたアービターを含む。
Ｂ　「[0025]
Figure 1 is a schematic diagram of a processor chip having 4 sets of 8 multithreaded processor cores in accordance with one embodiment of the invention.
Each processor core 118-1 through 118- 8 is in communication with crossbar and arbiter 120.
Level 2 (L2) cache banks 122-1 through 122-4 are shared by processor cores 118-1 through 118-8.
by sharing L2 cache banks 122-1 through 122-4 allows for concurrent access to multiple banks at the same time
（当審仮訳：［0025］
図１は，本発明の一実施形態に従う，８つのマルチスレッドプロセッサコアの４つの組を有するプロセッサチップの概略図である。
各プロセッサコア１１８−１〜１１８−８はクロスバーアンドアービタ１２０と通信する。
レベル２（Ｌ２）キャッシュバンク１２２−１〜１２２−４は，プロセッサコア１１８−１〜１１８−８によって共有される。Ｌ２キャッシュバンク１２２−１〜１２２−４を共有することによって同時に複数のバンクへの同時アクセスを可能にし
Ｃ　「[0056]Furthermore, 
the invention may be practiced with other computer system configurations including hand-held devices, microprocessor systems, microprocessor-based or programmable consumer electronics, minicomputers, mainframe computers and the like.
（当審仮訳：[0056]さらに，
本発明は，ハンドヘルドデバイス，マイクロプロセッサシステム，マイクロプロセッサベースのまたはプログラム可能な消費者電子機器，ミニコンピュータ，メインフレームコンピュータなどを含む他のコンピュータシステム構成で実施することができる
Ｄ　「【図１】
」
（イ）ここで，上記引用文献１に記載されている事項について検討する。
ａ　上記Ａの「他の実施形態では，プロセッサチップが提供される。プロセッサチップは，複数の処理コアを含み，処理コアのそれぞれはマルチスレッドである。複数のキャッシュバンクメモリが含まれる。複数の処理コアと複数のキャッシュバンクメモリとの間の通信を可能にするクロスバーが提供される。」との記載，上記Ｂの「図１は，本発明の一実施形態に従う，８つのマルチスレッドプロセッサコアの４つの組を有するプロセッサチップの概略図である。」との記載，及び上記Ｄで引用する図１の記載から，プロセッサチップが，複数の処理コア，複数のキャッシュバンクメモリ，及び複数の処理コアと複数のキャッシュバンクメモリとの間の通信を可能にするクロスバーを含むことが読み取れるから，
　引用文献１には，“複数の処理コア，複数のキャッシュバンクメモリ，及び複数の処理コアと複数のキャッシュバンクメモリとの間の通信を可能にするクロスバーを含むプロセッサチップ”が記載されていると認められる。
ｂ　上記Ａの「クロスバーは，利用可能出力を有する複数の処理コアから受け取る多数のリクエストを調停するように構成されたアービターを含む。」との記載から，
　引用文献１には，“クロスバーは，複数の処理コアから多数のリクエストを受け取”ることが記載されていると認められる。
ｃ　上記Ｂの「各プロセッサコア１１８−１〜１１８−８はクロスバーアンドアービタ１２０と通信する。・・・レベル２（Ｌ２）キャッシュバンク１２２−１〜１２２−４は，プロセッサコア１１８−１〜１１８−８によって共有される。Ｌ２キャッシュバンク１２２−１〜１２２−４を共有することによって同時に複数のバンクへの同時アクセスを可能にし」との記載から，
　引用文献１には，“各プロセッサコアはクロスバーアンドアービタと通信”すること，“複数のレベル２（Ｌ２）キャッシュバンクは，複数のプロセッサコアによって共有され”ること，“複数のレベル２（Ｌ２）キャッシュバンクを共有することによって同時に複数のバンクへの同時アクセスを可能にする”ことが読み取れる。
ｄ　上記ａ及びｂにおける「処理コア」，「キャッシュバンクメモリ」，及び「クロスバー」は，それぞれ，上記ｃにおける「プロセッサコア」，「レベル２（Ｌ２）キャッシュバンク」，及び「クロスバーアンドアービタ」に対応しているから，上記ａ及びｂにおける用語を上記ｃの用語を用いて記載すれば，
　引用文献１には，“複数のプロセッサコア，複数のレベル２（Ｌ２）キャッシュバンク，及び複数のプロセッサコアと複数のレベル２（Ｌ２）キャッシュバンクとの間の通信を可能にするクロスバーアンドアービタを含むプロセッサチップ”，及び，“クロスバーアンドアービタは，複数のプロセッサコアから多数のリクエストを受け取”ること
が記載されているといえる。
（ウ）上記（イ）の検討から，引用文献１には，次のとおりの発明（以下，「引用発明」という。）が記載されていると認められる。
  
「複数のプロセッサコア，複数のレベル２（Ｌ２）キャッシュバンク，及び前記複数のプロセッサコアと前記複数のレベル２（Ｌ２）キャッシュバンクとの間の通信を可能にするクロスバーアンドアービタを含むプロセッサチップであって，
　各プロセッサコアはクロスバーアンドアービタと通信し，
　前記クロスバーアンドアービタは，複数のプロセッサコアから多数のリクエストを受け取り，
　複数のレベル２（Ｌ２）キャッシュバンクは，複数のプロセッサコアによって共有され，
　複数のレベル２（Ｌ２）キャッシュバンクを共有することによって同時に複数のバンクへの同時アクセスを可能にする，
　プロセッサチップ。」
　
イ　引用文献３
（ア）原査定の拒絶の理由で引用文献３として引用された本願の優先日前に頒布された又は電気通信回線を通じて公衆に利用可能となった引用文献である，米国特許第７２９０１１６号明細書（２００７年１０月３０日公開。以下「引用文献３」という。）には，次の記載がある。
Ｅ　「Broadly speaking, 
the present invention is a method and system for mapping memory addresses to reduce or avoid conflicting memory accesses in memory systems such as cache memories. To reduce address conflicts, a memory address is randomized to map a first addressing scheme (e.g., the memory address) into a second addressing scheme (e.g., the physical address used to access a cache) by hashing a portion (such as an index) of the memory address. The mapping function may losslessly transform all or part of the memory address so that the underlying information may be recovered. In addition, the mapping function may randomly spread or distribute the memory address to reduce the probability of hot-spots in the cache. In a selected embodiment, a lookup table or one or more exclusive-OR gate circuits can be used to hash one or more bits in an index portion of a memory address to form a randomized cache index portion of the cache index.
　In accordance with various embodiments of the present invention, 
a method and apparatus provide cache address hashing to protect against cache address hot spots in an integrated circuit multithreaded processor or processor system that includes a memory (such as an L1, L2 cache, L3 cache or main memory shared by multiple threads and/or by a plurality of processor elements) and one or more processing elements or cores. When memory requests issued by the processing element(s) are formatted according to a first addressing protocol, the memory addresses may be converted in the course of accessing a cache memory into a second addressing protocol using an address map to hash all or part of the index portion of the first addressing protocol into an index portion of the second addressing protocol. For example, an exclusive OR circuit may be used to combine a bit set of the index portion of the first addressing protocol with a first bit set of the first tag portion of the first addressing protocol to form a bit set of the index portion of the second addressing protocol. One or more such exclusive OR circuits may use overlapping or mutually exclusive bit sets to form all or part of the index portion of the second addressing protocol which is used to index into the cache memory.
（当審仮訳：大まかに言えば，
本発明は，キャッシュメモリのようなメモリシステムにおける競合メモリアクセスを減少または回避するためにメモリアドレスをマッピングする方法およびシステムである。アドレス競合を低減するために，メモリアドレスの一部（インデックスなど）をハッシュすることによって，メモリアドレスは，第１のアドレス指定スキーム（例えば，メモリアドレス）を第２アドレス指定スキーム（例えば，キャッシュにアクセスするために使用される物理アドレス）にマッピングするためにランダム化される
基礎情報を復元することができるように，マッピング機能はメモリアドレスの全てまたは一部を無損失的に変換する。加えて，マッピング機能は，キャッシュ内のホットスポットの確率を低減するためにメモリアドレスをランダムに拡散または分散することができる。選択された実施形態では，ルックアップテーブルまたは一つまたは複数の排他的ＯＲゲート回路を使用して，メモリアドレスのインデックス部分内の一つまたは複数のビットをハッシュして，キャッシュインデックスのランダム化キャッシュインデックス部分を形成することができる。
　本発明の様々な実施形態によれば，
方法および装置は，メモリ（複数のスレッドおよび／または複数のプロセッサ要素によって共有されるＬ１，Ｌ２キャッシュ，Ｌ３キャッシュ，またはメインメモリのような）および一つ以上の処理要素またはコアを含む集積回路マルチスレッドプロセッサまたはプロセッサシステムにおいてキャッシュアドレスホットスポットから保護するためにキャッシュアドレスハッシュを提供する。処理要素によって発行されたメモリ要求が第１のアドレス指定プロトコルに従ってフォーマットされるとき，第１のアドレス指定プロトコルのインデックス部分の全部または一部をハッシュして第２のアドレス指定プロトコルのインデックス部分にするアドレスマップを使用して，キャッシュメモリにアクセスする過程でメモリアドレスを第２のアドレス指定プロトコルに変換することができる。例えば，排他的論理和回路を使用して，第１のアドレス指定プロトコルのインデックス部分のビットセットを第１のアドレス指定プロトコルの第１のタグ部分の第１のビットセットと組み合わせて，第２のアドレス指定プロトコルのインデックス部分のビットセットを形成することができる。一つまたは複数のこのような排他的論理和回路は，第２のアドレス指定プロトコルのインデックス部分の全部または一部を形成するために重複または相互排他的なビットセットを使用することができ，第２のアドレス指定プロトコルのインデックス部分はキャッシュメモリの中にインデックスするために使用される。
Ｆ　「
A selected embodiment of the present invention is shown in  FIG. 3 , which depicts a simplified schematic diagram of a processor chip  30  having multiple processor cores for processing multiple threads. In the illustrated embodiment, processor chip  30  includes a plurality of processor cores  36 a-h, which are also designated “C 1” though “C 8”. Each of cores  36  is coupled to an L2 cache  33  via a crossbar  34 .
（当審仮訳：
本発明の選択された実施形態が図３に示され，これは，複数のスレッドを処理するための複数のプロセッサコアを有するプロセッサチップ３０の簡略化された概略図を示す。図示の実施形態では，プロセッサチップ３０は，複数のプロセッサコア３６ａ〜ｈを含み，これらは，“Ｃ１”〜“Ｃ８”とも呼ばれる。コア３６の各々はクロスバー３４を介してＬ２キャッシュ３３に結合される。
Ｇ　「Each processor core  36 a- 36 h is in communication with crossbar  34  which manages data flow between cores  36  and the shared L2 cache  33  and may be optimized for processor traffic where it is desirable to obtain extremely low latency. 
The crossbar  34  may be configured to concurrently accommodate a large number of independent accesses that are processed on each clock cycle, and enables communication data requests from cores  36  to L2 cache  33 , as well as data responses from L2 cache  33  to cores  36 .
Crossbar  34  may also include logic to queue data requests and/or responses, such that requests and responses may not block other activity while waiting for service. 
（途中省略）
　
The shared L2 cache  33  accepts requests from the processor cores  36  on the processor to cache crossbar (PCX)  34
（途中省略）
　In some embodiments, 
L2 cache  50  may implement an input queue  51  for holding requests arriving from the crossbar
（当審仮訳：各プロセッサコア３６ａ〜３６ｈは，コア３６と共有Ｌ２キャッシュ３３との間のデータフローを管理するクロスバー３４と通信し，非常に低いレイテンシーを得ることが望ましいプロセッサトラフィックに対して最適化することができる。
クロスバー３４は，各クロックサイクルで処理される多数の独立したアクセスを同時に収容するように構成することができ，また，コア３６からＬ２キャッシュ３３への通信データ要求を，Ｌ２キャッシュ３３からコア３６へのデータ応答と同様に可能にする。
クロスバー３４はまた，要求および応答がサービスを待機している間に他のアクティビティをブロックしないように，データ要求および／または応答を待ち行列に入れるロジックを含み得る。
（途中省略）
　
共有Ｌ２キャッシュ３３は，プロセッサからキャッシュへのクロスバー（ＰＣＸ）３４でプロセッサコア３６からの要求を受け取り
（途中省略）
　いくつかの実施形態では，
Ｌ２キャッシュ５０は，クロスバーから到着する要求を保持するための入力キュー５１
を実装する
Ｈ　「
For the address mapping function to be used in transforming L2 cache addresses, any resource seeking to access the L2 cache  33  should include address mapping circuitry so that the L2 cache addresses are transformed prior to being sent to the L2 cache  33 . This can be done in a variety of ways. In the embodiment illustrated in  FIG. 3 , each processor core (e.g.,  36 f) includes an address map circuit (e.g.,  49 a) interposed between the processor core and the crossbar. Though illustrated as being included as part of the gasket unit  49 , this address map circuit  49  could also be located at any point in the data path between the processor core resources and the L2 cache  33 .
（当審仮訳：
Ｌ２キャッシュアドレスに変換する際に使用されるアドレスマッピング機能のために，Ｌ２キャッシュ３３にアクセスしようとする任意のリソースは，Ｌ２キャッシュアドレスがＬ２キャッシュ３３に送信される前に変換されるように，アドレスマッピング回路を含むべきである。これは種々の方法で行うことができる。図３に示された実施例では，各プロセッサコア（例えば３６ｆ）は，プロセッサコアとクロスバーとの間に挿入されるアドレスマップ回路（例えば４９ａ）を含む。アドレスマップ回路４９は，ガスケットユニット４９の一部として含まれるように示されているが，このアドレスマップ回路４９は，プロセッサコアリソースとＬ２キャッシュ３３との間のデータパスの任意のポイントに配置することもできる。
Ｉ　「【図３】
」
（イ）引用文献３に記載されている技術的事項
ａ　上記Ｅの記載から，引用文献３には，以下の技術的事項（以下，「引用文献３記載技術Ａ」という。）が記載されていると認められる。
「キャッシュメモリのようなメモリシステムにおいて，競合メモリアクセスを減少するために，処理要素によって発行されたメモリ要求の第１のアドレス指定プロトコルのメモリアドレスのインデックス部分をハッシュして，キャッシュにアクセスするために使用される第２のアドレス指定プロトコルのインデックス部分を形成するように，メモリアドレスを変換する技術。」
ｂ　上記Ｇの記載から，引用文献３には，以下の技術的事項（以下，「引用文献３記載技術Ｂ」という。）が記載されていると認められる。
「クロスバー３４は，コア３６からＬ２キャッシュ３３への通信データ要求を，要求がサービスを待機している間，待ち行列に入れ，共有Ｌ２キャッシュ３３は，ＰＣＸでプロセッサコア３６からの要求を受け取り，クロスバーから到着する要求を保持するための入力キュー５１を実装すること。」
ｃ　上記Ｆの記載，上記Ｈの記載，及び上記Ｉで引用した図３の記載から，引用文献３には，以下の技術的事項（以下，「引用文献３記載技術Ｃ」という。）が記載されていると認められる。
「Ｌ２キャッシュアドレスに変換する際に使用されるアドレスマッピング機能のためのアドレスマップ回路４９は，プロセッサコアリソースとＬ２キャッシュ３３との間のデータパスの任意のポイントに配置することができること。」
ウ　参考文献１
　本願の優先日前に頒布された又は電気通信回線を通じて公衆に利用可能となった特開２００４−３１８８７６号公報（２００４年１１月１１日公開。以下「参考文献１」という。）には，次の記載がある。
Ｊ　「【００１６】
　次に図２を参照すると，プロセッサ１０内の回路の細部が示されている。本発明の技術を説明するために，Ｌ２キャッシュ１８とコア実行ユニット１４との間の接続を用いるが，本発明は，前述のように，プロセッサ１０内の他のユニット間の接続に拡張され，また高速相互接続バス上の複数プロセッサ間などのアービトレーション方式にも一般に適用され，この高速相互接続バスでは，受信側ユニットにて早期のデータ供給の指示を受け取ることが必要であり，それ故，インターフェイス上で分散型アービトレーションが実施されるのだということを理解されたい。
【００１７】
　
スライスＭ１，Ｍ２およびＭ３は，Ｌ２キャッシュ１８内の記憶ユニットであり
スライスＭ１，Ｍ２およびＭ３は，コア実行ユニット１４をＬ２キャッシュ１８に接続する関連バス２８Ａ〜２８Ｃを介して，コア実行ユニット１４に結合される
Ｋ　「【図２】
」
エ　参考文献２
　本願の優先日前に頒布された又は電気通信回線を通じて公衆に利用可能となった特開２００５−４４３４２号公報（２００５年２月１７日公開。以下「参考文献２」という。）には，次の記載がある。
Ｌ　「【００３９】
　図４を参照しながら説明すると，
マルチプロセッサシステム３００は，複数のプロセッサコアＰＤ〜ＰＦ，バス３１０，Ｌ２キャッシュコントローラ３２０，ディレクトリメモリ３３０及びＬ２キャッシュ３４０が一つのチップ内に構成されたマルチプロセッサ３０２
プロセッサコアＰＤ〜ＰＦは，バス３１０に各々連結されている
Ｌ２キャッシュ３４０は，Ｌ２キャッシュコントローラ３２０を通じてバス３１０と連結され，プロセッサコアＰＤ〜ＰＦによって共有される
Ｍ　「【図４】
」
オ　参考文献３
　本願の優先日前に頒布された又は電気通信回線を通じて公衆に利用可能となった特表２００８−５１２７９７号公報（２００８年４月２４日公表。以下「参考文献３」という。）には，次の記載がある。
Ｎ　「【００２７】
　レベル２（Ｌ２）キャッシュメモリ１３０およびＤＲＡＭ１０８は，プロセッサコア１２０およびＩ／Ｏコプロセッサデバイスの全てによって共有される。
各プロセッサコア１２０は，コヒーレントメモリバス１４４によってレベル２キャッシュメモリ１３０に結合される。コヒーレントメモリバス１４４は，プロセッサコア１２０，ＩＯＢ１３８ならびにＬ２キャッシュメモリ１３０およびＬ２キャッシュメモリコントローラ１３１間の全てのメモリおよびＩ／Ｏトランザクションのための通信チャネルである。
Ｏ　「【図１Ｂ】
」
（３）引用発明との対比
ア　本件補正発明と引用発明とを対比する。
（ア）引用発明の「複数のプロセッサコア」，「複数のレベル２（Ｌ２）キャッシュバンク」が，それぞれ，本件補正発明の「複数のプロセッサコア群」，「複数のバンクに分割されるキャッシュ」に相当し，引用発明の「複数のプロセッサコアと複数のレベル２（Ｌ２）キャッシュバンクとの間の通信を可能にするクロスバーアンドアービタ」が，本件補正発明の「相互接続回路」に相当する。
（イ）引用発明では，「各プロセッサコアはクロスバーアンドアービタと通信し」ていることから，各プロセッサコアと「クロスバーアンドアービタ」とは，“複数”の“通信線”で“接続”されているといえるので，引用発明と本件補正発明とは，後記する点で相違するものの，「複数の通信線であって，各通信線が，複数のプロセッサコア群のそれぞれを前記相互接続回路に接続する，複数の通信線」を備える点で共通するといえる。
（ウ）上記（ア）の検討から，引用発明の「複数のレベル２（Ｌ２）キャッシュバンク」が本件補正発明の「複数のバンクに分割されるキャッシュ」に相当し，引用発明の「クロスバーアンドアービタ」は，「複数のプロセッサコアと複数のレベル２（Ｌ２）キャッシュバンクとの間の通信を可能にする」ものであるから，「複数のレベル２（Ｌ２）キャッシュバンク」の各々と「クロスバーアンドアービタ」とは，“個々”の“通信線”を“介して”“接続”されているといえるので，引用発明と本件補正発明とは，後記する点で相違するものの，「複数のバンクに分割されるキャッシュであって，各バンクは，個々の第２の通信線を介して前記相互接続回路に接続される，キャッシュ」を備える点で共通するといえる。
（エ）上記（２）ア（ア）のＣに「本発明は，ハンドヘルドデバイス，マイクロプロセッサシステム，マイクロプロセッサベースのまたはプログラム可能な消費者電子機器，ミニコンピュータ，メインフレームコンピュータなどを含む他のコンピュータシステム構成で実施することができる」と記載されているように，引用発明の「プロセッサチップ」は，「ミニコンピュータ，メインフレームコンピュータなどを含む他のコンピュータシステム構成で実施することができる」ものであるから，本件補正発明の「コンピュータチップ」に相当するといえるので，当該「コンピュータチップ」上に構成されている，「複数のプロセッサコア，複数のレベル２（Ｌ２）キャッシュバンク，及び前記複数のプロセッサコアと前記複数のレベル２（Ｌ２）キャッシュバンクとの間の通信を可能にするクロスバーアンドアービタ」が，本件補正発明の「コンピュータチップ上のコンピュータシステム」に対応する。
（オ）引用発明は，「前記クロスバーアンドアービタは，複数のプロセッサコアから多数のリクエストを受け取り，複数のレベル２（Ｌ２）キャッシュバンクは，複数のプロセッサコアによって共有され，複数のレベル２（Ｌ２）キャッシュバンクを共有することによって同時に複数のバンクへの同時アクセスを可能にする」ものであるところ，引用発明の「クロスバーアンドアービタ」が「複数のプロセッサコア」から「受け取」る「多数のリクエスト」が，本件補正発明の「前記複数のプロセッサコアから受信される複数の要求」に相当し，引用発明では，「クロスバーアンドアービタ」が，「前記複数のプロセッサコアと前記複数のレベル２（Ｌ２）キャッシュバンクとの間の通信を可能にする」ことによって，「複数のレベル２（Ｌ２）キャッシュバンクが，複数のプロセッサコアによって共有され」るようになっていることから，「クロスバーアンドアービタ」が「複数のプロセッサコア」から「受け取」る「多数のリクエスト」は，「クロスバーアンドアービタ」によって，「複数のレベル２（Ｌ２）キャッシュバンク」に“分配”されているといえる。
イ　以上のことから，本件補正発明と引用発明との一致点及び相違点は，次のとおりである。
　［一致点］
　「相互接続回路と，
　複数の通信線であって，各通信線が，複数のプロセッサコア群のそれぞれを前記相互接続回路に接続する，複数の通信線と，
　複数のバンクに分割されるキャッシュであって，各バンクは，個々の第２の通信線を介して前記相互接続回路に接続される，キャッシュとを備えた，コンピュータチップ上のコンピュータシステムであって，
　前記相互接続回路が，前記複数のプロセッサコアから受信される複数の要求を前記複数のバンクに分配する，コンピュータシステム。」
　
　［相違点１］
　複数のプロセッサコア群のそれぞれを前記相互接続回路に接続する「複数の通信線」に関し，
　本件補正発明の通信線が，「メモリバス」であるのに対して，
　引用発明は，通信線がどのようなものかは特定されていない点。
　［相違点２］
　各バンクが相互接続回路に接続される「第２の通信線」に関し，
　本件補正発明の第２の通信線が，「バス」であるのに対して，
　引用発明は，第２の通信線がどのようなものかは特定されていない点。
　［相違点３］
　本件補正発明では，相互接続回路が，「前記要求のアドレスコンポーネントを変更することによって，前記変更されたアドレスコンポーネントを含む変更された要求を生成するように前記要求を変換し」，また，前記相互接続回路が，「前記変更されたアドレスコンポーネントを含む変換された要求を前記キャッシュへ転送する」のに対して，引用発明のクロスバーアンドアービタは，そのような動作を行っていない点。
（４）判断
　以下，相違点について検討する。
ア　相違点１及び相違点２について
　プロセッサのコアとＬ２キャッシュとの間をバスで接続することは，例えば，参考文献１（上記Ｊ〜Ｋの記載を参照），参考文献２（上記Ｌ〜Ｍの記載を参照），参考文献３（上記Ｎ〜Ｏの記載を参照）等に記載されているように，本願の優先日前に，当該技術分野における周知技術であったと認められることから，引用発明において，「複数のプロセッサコア」と「クロスバーアンドアービタ」との間の複数の通信線，及び「クロスバーアンドアービタ」と「複数のレベル２（Ｌ２）キャッシュバンク」との間の第２の通信線を「バス」とすることは，当業者が必要に応じて適宜なし得ることである。
　また，上記Ｄで引用した図１の記載からすると，「複数のプロセッサコア」は「クロスバーアンドアービタ」及び「複数のレベル２（Ｌ２）キャッシュバンク」を介してメインメモリに接続されていることから，「複数のプロセッサコア」と「クロスバーアンドアービタ」との間の「バス」を，メインメモリに接続するための「メモリバス」とすることも，当業者であれば適宜なし得ることである。
　してみれば，引用発明に上記周知技術を適用して，上記相違点１及び相違点２に係る構成とすることは，当業者が容易に想到し得たことである。
　
イ　相違点３について
　引用文献３には，複数のコアと複数のキャッシュメモリとをクロスバーで結合して，コアがキャッシュを共有するメモリシステムにおいて，「競合メモリアクセスを減少するために，処理要素によって発行されたメモリ要求の第１のアドレス指定プロトコルのメモリアドレスのインデックス部分をハッシュして，キャッシュにアクセスするために使用される第２のアドレス指定プロトコルのインデックス部分を形成するように，メモリアドレスを変換する技術。」（引用文献３記載技術Ａ）が記載されており，ここでの，「処理要素によって発行されたメモリ要求の第１のアドレス指定プロトコルのメモリアドレスのインデックス部分」は，「メモリ要求のメモリアドレス部分」であり，「要求のアドレスコンポーネント」といい得るものである。そして，引用文献３では，「メモリアドレスを変換」しているから，「要求のアドレスコンポーネント」を「変更」しているといえる。
　ここで，引用文献３記載技術Ｂの「クロスバー３４は，コア３６からＬ２キャッシュ３３への通信データ要求を，要求がサービスを待機している間，待ち行列に入れ，共有Ｌ２キャッシュ３３は，ＰＣＸでプロセッサコア３６からの要求を受け取り，クロスバーから到着する要求を保持するための入力キュー５１を実装すること」からすれば，コア３６からＬ２キャッシュ３３へ向けて送信される通信データ要求は，クロスバー３４において待ち行列に入れられ，その後Ｌ２キャッシュ３３へ“転送”されるものと認められ，当該Ｌ２キャッシュ３３へ“転送”される「通信データ要求」のメモリアドレス部分（すなわち，「要求のアドレスコンポーネント」）は，Ｌ２キャッシュ３３にアクセスするために使用される「変更されたアドレスコンポーネント」であるから，引用文献３では，変更されたアドレスコンポーネントを含む変更されたメモリ要求を“生成”するようにメモリ要求を“変換”し，これをＬ２キャッシュ３３へ“転送”しているといえる。
　また，引用文献３記載技術Ｃによれば，「Ｌ２キャッシュアドレスに変換する際に使用されるアドレスマッピング機能のためのアドレスマップ回路４９は，プロセッサコアリソースとＬ２キャッシュ３３との間のデータパスの任意のポイントに配置することができること」から，アドレスマップ回路４９を，プロセッサコアリソースとＬ２キャッシュ３３との間のデータパスのポイントである，例えばクロスバー３４内に配置するように構成することも，当業者が適宜なし得ることと認められる。
　そして，引用文献３は，複数のコアと複数のキャッシュメモリをクロスバーで結合して，コアがキャッシュを共有するものである点で引用発明と共通の技術分野に属するものであるから，引用発明に引用文献３に記載の技術を適用して，クロスバーアンドアービタ（相互接続回路）が，リクエスト（要求）のアドレスコンポーネントを変更することによって，前記変更されたアドレスコンポーネントを含む変更されたリクエスト（要求）を生成するように前記リクエスト（要求）を変換し，また，前記クロスバーアンドアービタ（相互接続回路）が，前記変更されたアドレスコンポーネントを含む変換されたリクエスト（要求）をキャッシュへ転送するように構成すること，すなわち，上記相違点３に係る構成とすることは，当業者が容易に想到し得たことである。
　
ウ　そして，これらの相違点を総合的に勘案しても，本件補正発明の奏する作用効果は，引用発明，引用文献３に記載された技術，及び周知技術の奏する作用効果から予測される範囲内のものにすぎず，格別顕著なものということはできない。
　
エ　したがって，本件補正発明は，引用発明，引用文献３に記載された技術，及び周知技術に基づいて，当業者が容易に発明をすることができたものであり，特許法第２９条第２項の規定により，特許出願の際独立して特許を受けることができないものである。
　
３　本件補正についてのむすび
　よって，本件補正は，特許法第１７条の２第６項において準用する同法第１２６条第７項の規定に違反するので，同法第１５９条第１項の規定において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　よって，上記補正の却下の決定の結論のとおり決定する。
　
第３　本願発明について
１　本願発明
　平成２９年１１月６日にされた手続補正は，上記のとおり却下されたので，本願の請求項に係る発明は，平成２９年１月１１日にされた手続補正により補正された特許請求の範囲の請求項１〜８に記載された事項により特定されるものであるところ，その請求項１に係る発明（以下「本願発明」という。）は，その請求項１に記載された事項により特定される，前記第２［理由］１（２）に記載のとおりのものである。
２　原査定の拒絶の理由
　原査定の拒絶の理由は，この出願の請求項１〜８に係る発明は，本願の優先日前に頒布された又は電気通信回線を通じて公衆に利用可能となった下記の引用文献１又は２に記載された発明，及び引用文献３〜７に記載された事項に基づいて，その出願前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから，特許法第２９条第２項の規定により特許を受けることができない，というものである。
引用文献１：国際公開第２００５／０２００７９号
引用文献２：特表２００５−５０７１１５号公報
引用文献３：米国特許第７２９０１１６号明細書
引用文献４：特開２０００−１６３３１６号公報　（周知技術を示す文献）
引用文献５：米国特許第４９７７４９８号明細書　（周知技術を示す文献）
引用文献６：特開２００２−１４９３５３号公報　（周知技術を示す文献）
引用文献７：米国特許出願公開第２００６／００５９３１６号明細書　（周知技術を示す文献）
３　引用文献
　原査定の拒絶の理由で引用された引用文献１，３及びその記載事項は，前記第２の［理由］２（２）に記載したとおりである。
　
４　対比・判断
　本願発明は，前記第２の［理由］２で検討した本件補正発明から，「相互接続回路」が「前記要求のアドレスコンポーネントを変更することによって，前記変更されたアドレスコンポーネントを含む変更された要求を生成するように前記要求を変換」する，及び「相互接続回路」が「前記変更されたアドレスコンポーネントを含む変換された要求を前記キャッシュへ転送する」という限定事項を削除したものである。
　そうすると，本願発明の発明特定事項を全て含み，さらに他の事項を付加したものに相当する本件補正発明が，前記第２の［理由］２（３），（４）に記載したとおり，引用発明，引用文献３に記載された技術，及び周知技術に基づいて，当業者が容易に発明をすることができたものであるから，本願発明も，引用発明，引用文献３に記載された技術，及び周知技術に基づいて，当業者が容易に発明をすることができたものである。
第４　むすび
　以上のとおり，本願発明は，特許法第２９条第２項の規定により特許を受けることができないから，他の請求項に係る発明について検討するまでもなく，本願は拒絶されるべきものである。
　よって，結論のとおり審決する。