【事件の表示】
　平成１１年特許願第２４２１１７号「電界効果トランジスタおよびその作成方法」拒絶査定不服審判事件〔平成１２年　４月　７日出願公開、特開２０００−１０１０９３〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯
　本願は、平成１１年８月２７日（優先権主張　１９９８年９月２３日　米国）の出願であって、平成１４年１０月９日付けで拒絶理由が通知され、平成１５年４月１５日に意見書が提出され、平成１５年５月２日付けで拒絶査定がなされ、これに対して同年７月２８日に拒絶査定に対する審判請求がなされるとともに、同日付けで手続補正がなされ、その後当審において、平成１７年２月１日付けで審尋がなされ、同年８月４日に回答書が提出されたものである。
　　
２．平成１５年７月２８日付けの手続補正（以下、「本件補正」という。）について
　［補正却下の決定の結論］
　平成１５年７月２８日付けの手続補正を却下する。
　［理由］
（１）本件補正の内容            
　本件補正は、願書に最初に添付した明細書の特許請求の範囲の請求項１ないし２２（以下、「補正前請求項１」ないし「補正前請求項２２」という。）を補正後の特許請求の範囲の請求項１ないし２２（以下、「補正後請求項１」ないし「補正後請求項２２」という。）に補正するとともに明細書全文を補正するものである。
　　
（２）補正事項の整理
［補正事項１］
　補正前請求項１の「ソースと，ドレインと，ゲートとを有し、基板内に作製された電界効果トランジスタであって、電気的フローティング・ボディを有し、実質的に前記基板から電気的に絶縁されている電界効果トランジスタにおいて、
　前記フローティング・ボディを前記ソースに結合する高抵抗パスを備え、この高抵抗パスを構成する抵抗が、デバイスを、能動スイッチングのためのフローティング・ボディとして、および漏洩電流を減少させるために待機モードでグラウンドされたボディとして作動させることを特徴とする電界効果トランジスタ。」を、
　補正後請求項１の「ソースと，ドレインと，ゲートとを有し、基板内に埋め込まれるように作製された電界効果トランジスタであって、電気的フローティング・ボディを有し、酸化物によって前記基板から電気的に絶縁されている電界効果トランジスタにおいて、前記フローティング・ボディを前記ソースに結合する高抵抗パスを備え、
　この高抵抗パスを構成する抵抗が、前記フローティング・ボディを、能動スイッチングのためのフローティング・ボディとして作動させるとともに、漏洩電流を減少させるために待機モードでグラウンドされたボディとして作動させることを特徴とする電界効果トランジスタ。」と補正する。
［補正事項２］
　補正前請求項３の「前記電界効果トランジスタは、ＳＯＩ　ＣＭＯＳ内に形成されることを特徴とする請求項１記載の電界効果トランジスタ。」を、
　補正後請求項３の「前記電界効果トランジスタは、ＳＯＩ ＣＭＯＳであることを特徴とする請求項１記載の電界効果トランジスタ。」と補正する。
［補正事項３］
　補正前請求項５の「前記ポリシリコン抵抗は、埋込みコンタクトマスクが第１のポリシリコン層内にホールを開口し、第２のポリシリコン層を前記基板に接触させる、スプリット・ポリシリコン・プロセスを用いて形成されることを特徴とする請求項４記載の電界効果トランジスタ。」を、
　補正後請求項５の「前記ポリシリコン抵抗は、埋込みコンタクトマスクを用いて第１のポリシリコン層内にホールを開口し、第２のポリシリコン層を前記基板に接触させる、スプリット・ポリシリコン・プロセスを用いて形成されたものであることを特徴とする請求項４記載の電界効果トランジスタ。」と補正する。
［補正事項４］
　補正前請求項６の「前記ポリシリコン抵抗は、同一のＰＣマスクを用いて、ゲートポリシリコンと同時にパターニングされることを特徴とする請求項４記載の電界効果トランジスタ。」を、
　補正後請求項６の「前記ポリシリコン抵抗は、同一のＰＣマスクを用いて、ゲートポリシリコンと同時にパターニングされたものであることを特徴とする請求項４記載の電界効果トランジスタ。」と補正する。
［補正事項５］
　補正前請求項７の「前記ＰＣマスクは、ポリシリコンゲート層のシリサイド化を阻止し、ソースとドレインへのイオン注入を阻止する窒化物のハードマスクよりなり、ポリシリコンが、前記ソースにボディ電荷のための高抵抗パスを与えるために、シリサイド化されないで、軽度ドープされたままであることを特徴とする請求項６記載の電界効果トランジスタ。」を、
　補正後請求項７の「前記ＰＣマスクは、ポリシリコンゲート層のシリサイド化を阻止し、ソースとドレインへのイオン注入を阻止する窒化物のハードマスクよりなり、ポリシリコンが、前記ソースにボディ電荷のための高抵抗パスを与えるために、シリサイド化されないで、軽度ドープされたままのものであることを特徴とする請求項６記載の電界効果トランジスタ。」と補正する。
［補正事項６］
　補正前請求項８の「前記ドレインは、前記デバイスを流れる電流の増大したなだれ増倍を与えることを特徴とする請求項１記載の電界効果トランジスタ。」を、　
　補正後請求項８の「前記ドレインは、前記フローティング・ボディを流れる電流を増大させるなだれ増倍電流を与えることを特徴とする請求項１記載の電界効果トランジスタ。」と補正する。
［補正事項７］
　補正前請求項９の「前記ドレインの領域は、比較的高ドーズ量のハロー注入イオンが注入され、ハロー注入イオンは、前記デバイスを流れるなだれ増倍電流を増大する極端な階段接合を生じさせることを特徴とする請求項８記載の電界効果トランジスタ。」を、
　補正後請求項９の「前記ドレインの領域は、比較的高ドーズ量のハロー注入イオンが注入され、ハロー注入イオンは、前記フローティング・ボディを流れるなだれ増倍電流を増大する極端な階段接合を生じさせることを特徴とする請求項８記載の電界効果トランジスタ。」と補正する。
［補正事項８］
　補正前請求項１０の「前記ドレインの大部分が、前記高ドーズ量のハロー注入イオンを注入する前にマスクされることを特徴とする請求項９記載の電界効果トランジスタ。」を、
　補正後請求項１０の「前記ゲートと重なり合う領域の一部を除く前記ドレインの大部分が、前記高ドーズ量のハロー注入イオンを注入する前にマスクされることを特徴とする請求項９記載の電界効果トランジスタ。」と補正する。
［補正事項９］
　補正前請求項１１の「前記注入は、ドレインの全幅にわたって行われることを特徴とする請求項８記載の電界効果トランジスタ。」を、
　補正後請求項１１の「前記注入は、ドレインの全幅にわたって行われることを特徴とする請求項９記載の電界効果トランジスタ。」と補正する。
［補正事項１０］
　補正前請求項１２の「ソースと，ドレインと，ゲートとを有し、電気的フローティング・ボディを有し、実質的に基板から電気的に絶縁されている電界効果トランジスタを基板内に作製する方法において、
　前記フローティング・ボディを前記ソースに結合する高抵抗パスを設けて、この高抵抗パスが、デバイスを、能動スイッチングのためのフローティング・ボディとして、および漏洩電流を減少するために待機モードでグラウンドされたボディとして作動させる工程を含むことを特徴とする電界効果トランジスタを作製する方法。」を、
　補正後請求項１２の「ソースと，ドレインと，ゲートとを有し、電気的フローティング・ボディを有し、酸化物によって基板から電気的に絶縁されている電界効果トランジスタを基板内に埋め込むように作製する方法において、
　前記フローティング・ボディを前記ソースに結合する高抵抗パスを設ける工程を含み、　
　この高抵抗パスが、前記フローティング・ボディを、能動スイッチングのためのフローティング・ボディとして作動させるとともに、漏洩電流を減少するために待機モードでグラウンドされたボディとして作動させることを特徴とする電界効果トランジスタを作製する方法。」と補正する。
［補正事項１１］
　補正前請求項１３の「少なくとも１ＭΩの抵抗値を有する高抵抗パスを設ける工程をさらに含むことを特徴とする請求項１２記載の電界効果トランジスタを作製する方法。」を、
　補正後請求項１３の「前記高抵抗パスを設ける工程において、少なくとも１ＭΩの抵抗値を有する高抵抗パス設けることを特徴とする請求項１２記載の電界効果トランジスタを作製する方法。」と補正する。
［補正事項１２］
　補正前請求項１４の「前記電界効果トランジスタを、ＳＯＩ　ＣＭＯＳ内に形成する工程をさらに含むことを特徴とする請求項１２記載の電界効果トランジスタを作製する方法。」を、
　補正後請求項１４の「前記電界効果トランジスタは、ＳＯＩ ＣＭＯＳであることを特徴とする請求項１２記載の電界効果トランジスタを作製する方法。」と補正する。
［補正事項１３］
　補正前請求項１５の「前記高抵抗パスを、ポリシリコンにより形成する工程をさらに含むことを特徴とする請求項１２記載の電界効果トランジスタを作製する方法。」を、
　補正後請求項１５の「前記高抵抗パスを設ける工程において、前記高抵抗パスを、ポリシリコン抵抗により形成することを特徴とする請求項１２記載の電界効果トランジスタを作製する方法。」と補正する。
［補正事項１４］
　補正前請求項１６の「埋込みコンタクトマスクが第１のポリシリコン層内にホールを開口し、第２のポリシリコン層を基板に接触させる、スプリット・ポリシリコン・プロセスによりポリシリコン抵抗を形成する工程をさらに含むことを特徴とする請求項１５記載の電界効果トランジスタを作製する方法。」を、
　補正後請求項１６の「前記ポリシリコン抵抗を、埋込みコンタクトマスクが第１のポリシリコン層内にホールを開口し、第２のポリシリコン層を基板に接触させる、スプリット・ポリシリコン・プロセスにより形成することを特徴とする請求項１５記載の電界効果トランジスタを作製する方法。」と補正する。
［補正事項１５］
　補正前請求項１７の「同一のＰＣマスクを用いて、ゲートポリシリコンと同時にポリシリコン抵抗をパターニングする工程をさらに含むこと特徴とする請求項１１記載の電界効果トランジスタを作製する方法。」を、
　補正後請求項１７の「前記ポリシリコン抵抗を、ゲートポリシリコンと同時に同一のＰＣマスクを用いて、パターニングする工程をさらに含むこと特徴とする請求項１５記載の電界効果トランジスタを作製する方法。」と補正する。
［補正事項１６］
　補正前請求項１９の「前記デバイスを流れる電流の増大したなだれ増倍を与えるために、ドレインを変更する工程をさらに含むことを特徴とする請求項１２記載の電界効果トランジスタを作製する方法。」を、
　補正後請求項１９の「前記フローティング・ボディを流れる電流を増大させるなだれ増倍電流を与えるために、ドレインを変更する工程をさらに含むことを特徴とする請求項１２記載の電界効果トランジスタを作製する方法。」と補正する。
［補正事項１７］
　補正前請求項２０の「比較的高ドーズ量のハロー注入イオンを注入する工程をさらに含み、ハロー注入イオンは、前記デバイスを流れるなだれ増倍電流を増大するために極端な階段接合を生じさせることを特徴とする請求項１９記載の電界効果トランジスタを作製する方法。」を、
　補正後請求項２０の「比較的高ドーズ量のハロー注入イオンを注入する工程をさらに含み、ハロー注入イオンは、前記フローティング・ボディを流れるなだれ増倍電流を増大するために極端な階段接合を生じさせることを特徴とする請求項１９記載の電界効果トランジスタを作製する方法。」と補正する。
［補正事項１８］
　明細書の０００１段落、０００９段落、００１２段落ないし００１４段落及び００１７段落を補正する。
　
（３）本件補正についての検討
　次に、請求項１、請求項８ないし請求項１０、請求項１２、請求項１９及び請求項２０についての補正、言い換えると、補正事項１、補正事項６ないし補正事項８、補正事項１０、補正事項１６及び補正事項１７について新規事項の有無を検討する。
［補正事項１について］
　補正事項１は、補正前請求項１の「ソースと，ドレインと，ゲートとを有し、基板内に作製された電界効果トランジスタであって」を、補正後請求項１の「ソースと，ドレインと，ゲートとを有し、基板内に埋め込まれるように作製された電界効果トランジスタであって」と補正すること（補正事項１−１）と、補正前請求項１の「実質的に前記基板から電気的に絶縁されている電界効果トランジスタ」を、補正後請求項１の「酸化物によって前記基板から電気的に絶縁されている電界効果トランジスタ」と補正すること（補正事項１−２）と、補正前請求項１の「この高抵抗パスを構成する抵抗が、デバイスを、能動スイッチングのためのフローティング・ボディとして、および漏洩電流を減少させるために待機モードでグラウンドされたボディとして作動させること」を、補正後請求項１の「この高抵抗パスを構成する抵抗が、前記フローティング・ボディを、能動スイッチングのためのフローティング・ボディとして作動させるとともに、漏洩電流を減少させるために待機モードでグラウンドされたボディとして作動させること」と補正すること（補正事項１−３）に区分できる。
　（補正事項１−１について）
　補正前請求項１の「基板内に作製された電界効果トランジスタ」を、補正後請求項の「基板内に埋め込まれるように作製された電界効果トランジスタ」とする補正は、明りょうでない記載の釈明を目的とするものである。
　（補正事項１−２について）
　補正前請求項１の「実質的に前記基板から電気的に絶縁されている」を、補正後請求項１の「酸化物によって前記基板から電気的に絶縁されている」とする補正は、明りょうでない記載の釈明を目的とするものである。
　（補正事項１−３について）
　「デバイス」、「フローティング・ボディ」、「ボディ」に関して、願書に最初に添付された明細書又は図面（以下、「当初明細書等」という。）には、
　「【請求項１】　ソースと，ドレインと，ゲートとを有し、基板内に作製された電界効果トランジスタであって、電気的フローティング・ボディを有し、実質的に前記基板から電気的に絶縁されている電界効果トランジスタにおいて、　前記フローティング・ボディを前記ソースに結合する高抵抗パスを備え、この高抵抗パスを構成する抵抗が、デバイスを、能動スイッチングのためのフローティング・ボディとして、および漏洩電流を減少させるために待機モードでグラウンドされたボディとして作動させることを特徴とする電界効果トランジスタ。」（請求項１）、「【請求項１２】ソースと，ドレインと，ゲートとを有し、電気的フローティング・ボディを有し、実質的に基板から電気的に絶縁されている電界効果トランジスタを基板内に作製する方法において、　前記フローティング・ボディを前記ソースに結合する高抵抗パスを設けて、この高抵抗パスが、デバイスを、能動スイッチングのためのフローティング・ボディとして、および漏洩電流を減少するために待機モードでグラウンドされたボディとして作動させる工程を含むことを特徴とする電界効果トランジスタを作製する方法。」（請求項１２）、「【０００３】　【課題を解決するための手段】ＳＯＩデバイスのスレッショルド電圧は、ボディのソース電位を変化することにより変えることができる。この発明は、デバイスがスイッチしてオンのとき低いスレッショルド電圧（Ｖt ）を有し、デバイスがオフのとき高いスレッショルド電圧（Ｖt ）を有するＳＯＩデバイス構造に関する。この発明は、なだれ増倍電流によりボディを充電し、および高インピーダンスを経てボディを放電することによって、この動作モードを実現する。　【０００４】ＳＯＩデバイスのドレインは、デバイスを流れる電流のなだれ増倍を増大するように構成され、処理される。高い値の抵抗が、ボディコンタクトとソースとの間に設けられ、デバイスを、ＡＣ（能動スイッチング）用のフローティング・ボディＳＯＩとして、およびＤＣ（グラウンドすることが漏洩を減少させる待機モード）用のグラウンドされたボディＳＯＩとして作動させるために、抵抗の値は、好ましくは１ＭΩ以上に選択される。　【０００５】　この明細書の教示により、この発明は、ソース，ドレイン，およびゲートを有し、基板内に形成された電界効果トランジスタを提供する。電界効果トランジスタは、電気的フローティング・ボディを有し、実質的に基板から電気的に絶縁されている。この発明は、電界効果トランジスタのフローティング・ボディを電界効果トランジスタのソースに結合する高抵抗パスを与えて、抵抗が、デバイスを、能動スイッチングのためのフローティング・ボディとして、および漏洩電流を減少させるために待機モードでグラウンドされたボディとして作動させる。」（０００３段落〜０００５段落）、「【０００９】　【発明の実施の形態】　図１は、ＳＯＩ　ＣＭＯＳデバイス１０の平面図である。ＳＯＩ　ＣＭＯＳデバイスは、ボディコンタクト１３，ソース領域１４，ドレイン領域１８を有する基板またはボディ１２を有し、この基板またはボディは、ポリシリコン２のブリーダ抵抗１６を経てソース領域１４に接触されている。抵抗１６は、スプリット・ポリシリコン・プロセスを用いることにより、ＳＯＩデバイス上に形成される。スプリット・ポリシリコン・プロセスにおいては、埋込みコンタクトマスク５４（図５参照）を使用して、ゲートポリシリコン２の層６０（図６参照）を基板２６に接触させるために、ポリシリコン１の層５２内にホール５６を開口する。」（０００９段落）及び「 【００１７】　図２はデバイスの回路図である。このデバイスの動作は以下のとおりである。ＮＦＥＴのドレイン１８がＶddで、ゲート２２が０ｖである簡単なインバータを考える。この場合、電流がほとんど存在せず、電流のなだれ増倍がほとんどない。ゲート２２がＶddにスイッチされると、ドレイン電流が増加する。ドレイン−ソース電圧はゲートに対し高いので、デバイスは飽和状態で動作し、デバイスを流れる電流のかなりのなだれ増倍が生じる。Ｒsxに対し適度に高い値を選択することにより、なだれにより発生したホールはボディを正に充電し、これにより、ＮＦＥＴのスレッショルド電圧を低下し、デバイスへのオーバドライブを増大する。ボディ電位は、ソース上の順方向バイアスされたダイオード電圧（〜０．６Ｖ）にクランプされる。デバイスが、動作の線形領域にはいると、ドレイン−ソース電位は下がり、電流のなだれ増倍は停止する。基板内の過剰なホールは、抵抗１６を通り放電するか、または再接合し、デバイスのスレッショルドは、その本来の定常状態の値まで上昇し、したがって、不所望なサブスレッショルド漏洩を減少させる。」（００１７段落）と記載されているが、これらの記載のいずれからも、補正前請求項１の「デバイス」が補正後請求項１の「フローティング・ボディ」と同等であるとの記載、言い換えると、補正後請求項１に記載される「この高抵抗パスを構成する抵抗が、前記フローティング・ボディを、能動スイッチングのためのフローティング・ボディとして作動させる」ことは、記載も示唆もされていない。
　したがって、補正事項１−３を含む補正事項１についての補正は、願書に最初に添付した明細書又は図面に記載された事項の範囲内においてなされたものとは認められない。
　よって、補正事項１についての補正は、特許法第１７条の２第３項に規定する要件を満たしていない。
［補正事項６について］
　［補正事項１について］の（補正事項１−３について）において検討したと同様な理由により、補正事項６についての補正は、願書に最初に添付した明細書又は図面に記載された事項の範囲内においてなされたものとは認められない。
　よって、補正事項６についての補正は、特許法第１７条の２第３項に規定する要件を満たしていない。
［補正事項７について］
　［補正事項１について］の（補正事項１−３について）において検討したと同様な理由により、補正事項７についての補正は、願書に最初に添付した明細書又は図面に記載された事項の範囲内においてなされたものとは認められない。
　よって、補正事項７についての補正は、特許法第１７条の２第３項に規定する要件を満たしていない。　
［補正事項８について］
　明細書の０００９段落には「図１は、ＳＯＩ　ＣＭＯＳデバイス１０の平面図である。ＳＯＩ　ＣＭＯＳデバイスは、ボディコンタクト１３，ソース領域１４，ドレイン領域１８を有する基板またはボディ１２を有し、この基板またはボディは、ポリシリコン２のブリーダ抵抗１６を経てソース領域１４に接触されている。抵抗１６は、スプリット・ポリシリコン・プロセスを用いることにより、ＳＯＩデバイス上に形成される。スプリット・ポリシリコン・プロセスにおいては、埋込みコンタクトマスク５４（図５参照）を使用して、ゲートポリシリコン２の層６０（図６参照）を基板２６に接触させるために、ポリシリコン１の層５２内にホール５６を開口する。」と記載されているのみであり、図１を参照したとしても、補正後請求項１０の「前記ゲートと重なり合う領域の一部を除く前記ドレインの大部分」に記載されるドレインが「前記ゲートと重なり合う領域」を備える点については、記載も示唆もされていない。
　したがって、補正事項８についての補正は、願書に最初に添付した明細書又は図面に記載された事項の範囲内においてなされたものとは認められない。
　よって、補正事項８についての補正は、特許法第１７条の２第３項に規定する要件を満たしていない。
［補正事項１０について］
　［補正事項１について］の（補正事項１−３について）において検討したと同様な理由により、補正事項１０についての補正は、願書に添付した明細書又は図面に記載された事項の範囲内においてなされたものとは認められない。
　よって、補正事項１０についての補正は、特許法第１７条の２第３項に規定する要件を満たしていない。
［補正事項１６について］
　［補正事項１について］の（補正事項１−３について）において検討したと同様な理由により、補正事項１６についての補正は、願書に最初に添付した明細書又は図面に記載された事項の範囲内においてなされたものとは認められない。
　よって、補正事項１６についての補正は、特許法第１７条の２第３項に規定する要件を満たしていない。
［補正事項１７について］
　［補正事項１について］の（補正事項１−３について）において検討したと同様な理由により、補正事項１７についての補正は、願書に最初に添付した明細書又は図面に記載された事項の範囲内においてなされたものとは認められない。
　よって、補正事項１７についての補正は、特許法第１７条の２第３項に規定する要件を満たしていない。
　
　したがって、補正事項１、補正事項６ないし８、補正事項１０、補正事項１６及び補正事項１７についての補正は、願書に最初に添付した明細書又は図面に記載された事項の範囲内においてなされたものとは認められない。
　
　よって、補正事項１、補正事項６ないし８、補正事項１０、補正事項１６及び補正事項１７を含む本件補正は、補正事項２ないし５、補正事項９、補正事項１１ないし１５及び補正事項１８について検討するまでもなく、願書に最初に添付した明細書又は図面に記載された事項の範囲内においてなされたものとは認められないので、補正事項１、補正事項６ないし８、補正事項１０、補正事項１６及び補正事項１７を含む本件補正は、特許法第１７条の２第３項に規定に違反するものであるから、同法第１５９条で読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　
３．本願発明
　平成１５年７月２８日付けの手続補正は上記のとおり却下されたので、本願の請求項１ないし２２に係る発明は、願書に最初に添付した明細書の特許請求の範囲の請求項１ないし２２に記載された事項により特定されるとおりのものである。
　
４．当審の判断
　原審では平成１４年１０月９日付けで以下の拒絶理由が通知されている。　
　「この出願は、次の理由によって拒絶をすべきものである。これについて意見があれば、この通知書の発送の日から３か月以内に意見書を提出して下さい。
　
　　　　　　　　　　　　　　　　理　由
　
　この出願は、明細書及び図面の記載が下記の点で、特許法第３６条第４項及び第６項第２号に規定する要件を満たしていない。
　
　　　　　　　　　　　　　　　　　記
Ａ．以下の記載は、日本語としての意味及び技術的な意味が不明瞭である。
・請求項１の「この高抵抗パスを構成する抵抗が、デバイスを、能動スイッチングのためのフローティング・ボディとして、および漏洩電流を減少させるために待機モードでグラウンドされたボディとして作動させる」
・請求項３の「前記電界効果トランジスタは、ＳＯＩ　ＣＭＯＳ内に形成される」
・請求項５の「前記ポリシリコン抵抗は、埋込みコンタクトマスクが第１のポリシリコン層内にホールを開口し、第２のポリシリコン層を前記基板に接触させる、スプリット・ポリシリコン・プロセスを用いて形成される」
・請求項８の「前記ドレインは、前記デバイスを流れる電流の増大したなだれ増倍を与える」
・請求項９の「前記ハロー注入イオンは、前記デバイスを流れるなだれ増倍電流を増大する極端な階段接合を生じさせる」
・請求項１２に記載の「この高抵抗パスが、デバイスを、能動スイッチングのためのフローティング・ボディとして、および漏洩電流を減少するために待機モードでグラウンドされたボディとして作動させる工程」
・請求項１４の「前記電界効果トランジスタを、ＳＯＩ　ＣＭＯＳ内に形成する」
・請求項１９の「前記デバイスを流れる電流の増大したなだれ増倍を与えるために、ドレインを変更する」
・請求項２０の「ハロー注入イオンは、前記デバイスを流れるなだれ増倍電流を増大するために極端な階段接合を生じさせる」
・第３段落の「なだれ増倍電流によりボディを充電し、および高インピーダンスを経てボディを放電することによって、この動作モードを実現する。」
・第４段落の「ＳＯＩデバイスのドレインは、デバイスを流れる電流のなだれ増倍を増大するように構成され、処理される。高い値の抵抗が、ボディコンタクトとソースとの間に設けられ、デバイスを、ＡＣ（能動スイッチング）用のフローティング・ボディＳＯＩとして、およびＤＣ（グラウンドすることが漏洩を減少させる待機モード）用のグラウンドされたボディＳＯＩとして作動させるために、抵抗の値は、好ましくは１ＭΩ以上に選択される。」
・第１３段落の「図６において、ポリシリコン２の層６０は、ｐ+ およびｎ+ 拡散領域への適切な接触のためにソースおよびドレインのイオン注入を用いてドープされる。」
・第１６段落の「デバイスへのオーバドライブを増大する。」　
Ｂ．請求項１に記載の「基板内に作製された電界効果トランジスタ」と「実質的に前記基板から電気的に絶縁されている電界効果トランジスタ」は、記載が矛盾している。
　また、請求項１２に記載の「実質的に基板から電気的に絶縁されている電界効果トランジスタを基板内に作製する」も同様に矛盾している。　
Ｃ．請求項１、１２に記載の「デバイス」とは、何のことなのか不明瞭である。　
Ｄ．請求項５〜７の記載は、電界効果トランジスタの構成とはいえない。　
Ｅ．請求項９に記載の「前記ドレインの領域は、比較的高ドーズ量のハロー注入イオンが注入され」は、ドレインの領域のどこに何が注入されるのか不明瞭である。
　また、請求項２０に記載の「比較的高ドーズ量のハロー注入イオンを注入する」も同様である。　
Ｆ．請求項１０、２１に記載の「前記ドレインの大部分」とは、ドレインのどこの部分なのか不明瞭である。　
Ｇ．請求項１１には「前記注入」と記載されているが、請求項１１が引用している請求項８及び請求項８が引用している請求項１には「注入」について何ら記載されていない。　
Ｈ．請求項１１、２２に記載の「ドレインの全幅」は、ドレイン全体を指すのか、ドレインの一部分の全幅を指すのか不明瞭である。また、ドレインの一部分の全幅を指すのであれば、その一部分がどこなのか不明瞭である。　
Ｉ．請求項１２の末尾は、「電界効果トランジスタを作製する方法」となっているが、請求項１２には、電界効果トランジスタを作製する工程が順次記載されていないから、電界効果トランジスタを作製する方法が記載されているとはいえない。　
Ｊ．請求項１３に記載の「少なくとも１ＭΩの抵抗値を有する高抵抗パスを設ける工程」は、請求項１２のどの時点でどのように設けるのか不明瞭である。　
Ｋ．請求項１５に記載の「前記高抵抗パスを、ポリシリコンにより形成する工程」は、請求項１２のどの時点で形成するのか不明瞭である。　
Ｌ．請求項１６に記載の「第１のポリシリコン」は、電界効果トランジスタの何として機能するのか不明瞭である。
　また、請求項１６に記載の「ポリシリコン抵抗」と請求項１５に記載の「高抵抗パス」との関係が不明瞭である。　
Ｍ．請求項１７は、「電界効果トランジスタ」の発明である請求項１１を引用しており不明瞭である。
　なお、請求項１７に記載の「請求項１１」が「請求項１５」の誤記であったとしても、請求項１７に記載の「ポリシリコン抵抗」と請求項１５に記載の「高抵抗パス」との関係が不明瞭である。　
Ｎ．請求項１８には「ポリシリコンゲート層のシリサイド化を阻止し」と記載されているが、何かをシリサイド化する際に、ポリシリコンゲート層のシリサイド化を阻止するのであれば、何をシリサイドするかを記載されたい。
Ｏ．請求項６、７、１７、第７段落、第１４段落、第１８段落に記載の「ＰＣマスク」は、一般に用いられている技術用語とはいえず、また、「ＰＣ」が何を意味するのか不明瞭である。　
Ｐ．請求項１６、第９段落、第１１段落に記載の「スプリット・ポリシリコン・プロセス」は、一般的に用いられている技術用語とはいえない。
　また、第１０段落に記載の「スプリット・ポリシリコン埋込みコンタクト・プロセス」も同様である。　
Ｑ．第７段落に記載の「ＯＰ抵抗」、第１２段落に記載の「ＯＰ窒化物層」「ＯＰ窒化物マスク」「ＯＰマスク」「ＯＰ窒化物」、第１３段落に記載の「ＯＰマスク」、第１４段落に記載の「ＯＰ窒化物ハードマスク」、図面の簡単な説明の図４の欄に記載の「ＯＰ窒化物マスク」は、一般的に用いられている技術用語とはいえず、また、「ＯＰ」が何を意味するのか不明瞭である。　
Ｒ．第９段落には、「図１は、ＳＯＩ　ＣＭＯＳデバイス１０の平面図である。」と記載されているが、図１には、ＣＭＯＳデバイスが記載されているとはいえない。　
Ｓ．第９段落に記載の「ブリーダ抵抗」は、一般に用いられている技術用語とはいえず、どのような抵抗なのか不明瞭である。　
Ｔ．第１２段落には「次に、ゲートは、ゲートマスク６２を経てエッチングされ、次にゲートマスクは除去される。次に、第２のフォトレジストでＯＰ窒化物マスクをパターニングし、ＯＰマスクを経てＯＰ窒化物をエッチングし、次にＯＰマスクを除去して、図６の構造を実現する。」と記載されているが、この記載からどうして図６の構造が得られるのか不明瞭である。　
Ｕ．第１６段落には「図４は、ｐ+／ｎ+　Ｉ／Ｉ（イオン注入）のマスク１９（図１参照）により実現される、左から右にｎ+ ，ｐ+ ，ｐ- にドープされたポリシリコン２を示す。」と記載されているが、「ｐ+／ｎ+　Ｉ／Ｉ（イオン注入）のマスク１９」の「ｐ+／ｎ+　Ｉ／Ｉ」とは、何を意味するのか不明瞭であり、また、図１において、このマスク１９は、どの領域に何のために形成されているのか不明瞭である。
　さらに、図４において、ポリシリコン２のどの部分がｎ+ ，ｐ+ ，ｐ- にドープされているのか、また、何のためにｎ+ ，ｐ+ ，ｐ- にドープされているのか不明瞭である。　
Ｖ．図３〜図６は、図１のどの部分の断面図なのか不明瞭である。　
Ｗ．本願明細書は、符号に対応する字句が統一されていない。
　例えば、（１）第１２段落の「ゲートマスク６２」、第１４段落の「ＯＰ窒化物ハードマスク６２」、（２）第９段落の「ゲートポリシリコン２の層６０」、第１２段落の「ゲートポリシリコン２の軽度ドープされた層６０」、第１３段落の「ポリシリコン２の層６０」、第１４段落の「ゲートポリシリコン６０」等。
　また、特許請求の範囲の字句と発明の詳細な説明の字句は統一して記載されたい。
　
　なお、この出願は、出願内容が著しく不明確であるから、請求項１〜２２に係る発明については、新規性、進歩性等の特許要件についての審査を行っていない。
　
　この拒絶理由通知書中で指摘した請求項以外の請求項に係る発明については、現時点では、拒絶の理由を発見しない。拒絶の理由が新たに発見された場合には拒絶の理由が通知される。」
　
　前記拒絶理由が通知された後に提出された平成１５年７月２８日付けの手続補正は上記のとおり却下されたので、前記拒絶理由通知で指摘した項目Ａから項目Ｗまでの事項については、依然として拒絶の理由が解消されておらず、特許請求範囲の請求項、明細書及び図面の記載は依然として明りょうでない。
　
５．むすび
　したがって、本願は、特許法第３６条第４項及び第６項第２号に規定する要件に違反するので拒絶されるべきものである。
　よって、結論のとおり審決する。