【事件の表示】
　特願２０１６−５２０３７０「トランジスタ、及び、トランジスタの製造方法」拒絶査定不服審判事件〔平成２６年１２月２４日国際公開、ＷＯ２０１４／２０２４０９、平成２８年　８月１８日国内公表、特表２０１６−５２４８１９〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１　手続の経緯
　本願は，平成２６年（２０１４年）６月６日（パリ条約による優先権主張　外国庁受理　２０１３年６月１８日（以下，「優先権主張日」という。），独国）を国際出願日とする出願であって，その手続の経緯は以下のとおりである。
　　平成２８年　４月１８日　　　手続補正書の提出
　　平成２８年１２月１２日付け　拒絶理由通知書
　　平成２９年　６月１６日　　　意見書，手続補正書の提出
　　平成２９年１１月　６日付け　拒絶査定（以下，「原査定」という。）
　　平成３０年　３月１３日　　　審判請求書，手続補正書の提出
　　平成３０年　７月２４日　　　上申書の提出
第２　平成３０年３月１３日にされた手続補正についての補正却下の決定
［補正の却下の決定の結論］
　平成３０年３月１３日になされた手続補正（以下，「本件補正」という。）を却下する。
［理由］
１　本件補正の内容
（１）本件補正前の特許請求の範囲
　本件補正前の，平成２９年６月１６日の手続補正による特許請求の範囲の請求項１の記載は次のとおりである。
「　・　支持基板（１１０）と、
　・　前記支持基板（１１０）上に被着されかつ第１半導体材料からなる第１半導体層（１３０）と、
　・　前記第１半導体層（１３０）に被着されかつ第２半導体材料からなる第２半導体層（１３５）であって、前記第１半導体材料のバンドギャップと前記第２半導体材料のバンドギャップとが異なる第２半導体層（１３５）と、
　・　少なくとも前記第２半導体層（１３５）に埋め込まれているドレイン端子（１４５）及びソース端子（１５０）であって、前記ドレイン端子（１４５）及び前記ソース端子（１５０）を用いて、前記第１半導体層（１３０）と前記第２半導体層（１３５）との間の少なくとも１つの境界層（１４０）に電気的に接触接続可能である、ドレイン端子（１４５）及びソース端子（１５０）と、
　・　前記ドレイン端子（１４５）と前記ソース端子（１５０）との間のチャネル領域（１５５）と、
　・　前記チャネル領域（１５５）を少なくとも部分的に覆うゲート端子（１７０）と、
　・　前記ゲート端子（１７０）を、前記チャネル領域（１５５）から電気的に絶縁して分離するゲート誘電体層（１６５）と、
　・　前記ドレイン端子（１４５）及び／又は前記ソース端子（１５０）とは反対側の、前記支持基板（１１０）の面に配置され、且つ、前記チャネル領域（１５５）に少なくとも部分的に重なる凹部（１８０）であって、当該凹部（１８０）の側方の縁部（１８２）及び／又は底部（１８３）が、絶縁層（１８５）に覆われている、凹部（１８０）とを有する、
　ことを特徴とするトランジスタ（１００）。」
（２）本件補正後の特許請求の範囲の記載
　本件補正により，特許請求の範囲の請求項１の記載は，次のとおり補正された。（下線部は補正箇所である。）
「　・　支持基板（１１０）と、
　・　前記支持基板（１１０）上に被着されかつ第１半導体材料からなる第１半導体層（１３０）と、
　・　前記第１半導体層（１３０）に被着されかつ第２半導体材料からなる第２半導体層（１３５）であって、前記第１半導体材料のバンドギャップと前記第２半導体材料のバンドギャップとが異なる第２半導体層（１３５）と、
　・　少なくとも前記第２半導体層（１３５）に埋め込まれているドレイン端子（１４５）及びソース端子（１５０）であって、前記ドレイン端子（１４５）及び前記ソース端子（１５０）を用いて、前記第１半導体層（１３０）と前記第２半導体層（１３５）との間の少なくとも１つの境界層（１４０）に電気的に接触接続可能である、ドレイン端子（１４５）及びソース端子（１５０）と、
　・　前記ドレイン端子（１４５）と前記ソース端子（１５０）との間のチャネル領域（１５５）と、
　・　前記チャネル領域（１５５）を少なくとも部分的に覆うゲート端子（１７０）と、
　・　前記ゲート端子（１７０）を、前記チャネル領域（１５５）から電気的に絶縁して分離するゲート誘電体層（１６５）と、
　・　前記ドレイン端子（１４５）及び／又は前記ソース端子（１５０）とは反対側の、前記支持基板（１１０）の面に配置され、且つ、前記チャネル領域（１５５）に少なくとも部分的に重なる凹部（１８０）であって、当該凹部（１８０）の側方の縁部（１８２）及び／又は底部（１８３）が、絶縁層（１８５）に覆われている、凹部（１８０）と、
を
有し、
　
前記凹部（１８０）は、所定の深さを有しており、これによって前記第１半導体層（１３０）と前記絶縁層（１８５）との間に前記支持基板（１１０）の部分層が配置されている、
　ことを特徴とするトランジスタ（１００）。」
２　本件補正についての検討
　本件補正は，補正前の請求項１に記載された発明を特定するために必要な事項である，「凹部（１８０）」について，「所定の深さを有」すると限定し，「これによって前記第１半導体層（１３０）と前記絶縁層（１８５）との間に前記支持基板（１１０）の部分層が配置されている」との限定を補正前の請求項１に記載された発明に付加するものであって，補正前の請求項１に記載された発明と補正後の請求項１に記載される発明の産業上の利用分野及び解決しようとする課題が同一であるから，特許法第１７条の２第５項２号の特許請求の範囲の減縮を目的とするものに該当する。
　そこで，本件補正後の請求項１に記載された発明（以下，「本件補正発明」という。）が特許法第１７条の２第６項において準用する同法第１２６条第７項の規定に適合するか（特許出願の際独立して特許を受けることができるものであるか）について，以下，検討する。
（１）　本件補正発明
　本件補正発明は，上記「１（２）」に記載したとおりのものである。
（２）　引用文献の記載と引用発明等
ア　引用文献１
（ア）原査定の拒絶の理由で引用された本願の優先権主張日前に頒布された又は電気通信回路を通じて公衆に利用可能となった引用文献である，米国特許出願公開第２０１２／０１９３６７７号明細書（以下，「引用文献１」という。下線は，当審で付した。以下同じ。）には，図面とともに，次の記載がある。
「[0001] This invention relates to semiconductor electronic devices, specifically devices with native substrates removed.」（当審訳：［０００１］　本発明は，半導体電子素子，具体的には固有基板を除去した装置に関するものである。）
「[0003] As large III-N substrates are not yet widely available, III-N semiconductor devices are currently grown by heteroepitaxy on suitable foreign substrates (i.e., substrates that differ substantially in composition and/or lattice structure from that of the deposited layers). Typically, III-N semiconductor devices are grown on silicon, sapphire (Al2O3), or silicon carbide (SiC) substrates. Techniques for applying the III-N layers can include molecular beam epitaxy (MBE), metal organic chemical vapor deposition (MOCVD), and hydride vapor phase epitaxy (HVPE). Silicon substrates are emerging as a particularly attractive substrate candidate for III-N devices due to their low cost, wide availability, large wafer sizes, thermal properties, and ease of integration with silicon-based electronics. 
Due to the large lattice mismatch and thermal expansion coefficient mismatch between silicon and III-N materials, III-N device structures typically include nucleation and stress management layers to allow for growth of thick III-N layers.
[0004] 
A typical prior art III-N high electron mobility transistor (HEMT), shown in FIG. 1, includes a foreign substrate 10, such as silicon, a nucleation layer 9 atop the substrate, such as AlN or Al
x
Ga
1-x
N, a stress management stack 8 atop the nucleation layer, such as AlN/GaN or Al
x
Ga
1-x
N/GaN superlattices, a channel layer 11, such as a layer of GaN atop the stress management stack 8, and a barrier layer 12, such as a layer of Al
x
Ga
1-x
N, atop the channel layer. A two-dimensional electron gas (2DEG) channel 19 (illustrated by a dotted line) is induced in the channel layer 11 near the interface between the channel layer 11 and the barrier layer 12. Source and drain electrodes 14 and 15, respectively, which are formed on opposite sides of the gate electrode 16, contact the 2DEG channel 19 in channel layer 11. Gate 16 modulates the portion of the 2DEG in the gate region, i.e., directly beneath gate 16. Insulator layer 13, such as a layer of SiN, atop barrier layer 12, is a surface passivation layer that prevents or suppresses voltage fluctuations at the surface of the barrier layer adjacent to insulator layer 13.
（当審訳：［０００３］　大きなIII族窒化基板は，まだ広く入手できないので，III族窒化物半導体デバイスは，現在，適切な異種基板(すなわち，堆積された層と組成及び/又は格子構造が異なる基板)上に，ヘテロエピタキシにより成長する。典型的には，III族窒化物半導体デバイスは，シリコン，サファイア(Al2O3)，または炭化ケイ素(SiC)基板上に成長される。III族窒化物層を適用するための技術は，分子線エピタキシー(MBE)，有機金属化学気相成長法(MOCVD)，および水素化物気相成長(HVPE)を含むことができる。シリコン基板は，低コスト，広い入手可能性，大きなウェーハ寸法，熱特性，およびシリコンベースの電子部品との統合の容易さのために，III族窒化物デバイスのために特に魅力的な基板候補として浮上している。
シリコンとIII族窒化物材料との間の大きな格子不整合および熱膨張係数の不整合に起因して，III族窒化物デバイス構造は典型的にはIII族窒化物膜層の成長を可能にするために核形成及び応力管理層を含む。
［０００４］　
図１に示す典型的な従来のIII族窒化物高電子移動度トランジスタ(HEMT)は例えば，シリコンからなる異種基板10，基板上のAlNまたはAl
x
Ga
1-x
Nからなる核形成層9，核生成層の上のAlN/GaN又はAl
x
Ga
1-x
N/GaNからなる応力管理スタック8を含む超格子，応力管理スタック8上のGaN層などのチャネル層11と，チャネル層上のAl
x
Ga
1-x
N層などのバリア層12とを備えている。2次元電子ガス(2DEG)チャネル19(点線で示す)は，チャネル層11とバリア層12との界面近傍のチャネル層11に誘起される。ソース電極14およびドレイン電極15は，ゲート電極16の両側に形成され，チャネル層11の2DEGチャネル19に当接する。ゲート16は，ゲート領域内，すなわちゲート16の真下にある2DEGの部分を変調する。バリア層12の上の例えばSiN層からなる絶縁層13は，絶縁体層13に隣接する障壁層の表面における電圧変動を防止又は抑制する表面パッシベーション層である。
「[0050] FIG. 12 shows a III-N HEMT device with portions of the substrate 10 removed in the regions 44 below and around the device electrodes, including source electrode 14, drain electrode 15, and gate electrode 16. 
Parasitic capacitances are the most substantial in these regions, since the distance separating two conductive materials, i.e., the conductive substrate 10 and the electrodes, is minimum in regions 44. Therefore it can be advantageous to remove the substrate below and around the electrodes to eliminate or reduce the parasitic capacitances in these regions.
[0051] 
As shown in FIG. 13, a passivation layer 45, such as SiN, is deposited over the exposed surface of channel layer 11 in regions 44 where as-grown substrate 10 has been removed. Passivation layer 45 can be deposited over the exposed surface of channel layer 11 to entirely fill regions 44 where the substrate has been removed, or only partially fill regions 44, and can extend to areas around regions 44. As illustrated in FIG. 14, passivation layer 45 may also cover the remaining portions of the as-grown substrate 10, and in some cases a heat sink 70 is attached to the opposite side of passivation layer 45. The heat sink can serve to further dissipate heat away from the device.
passivation layer 45 should not be so thick that its thermal conductance is insufficient to dissipate the heat required to operate at substantial operating voltages, which would adversely affect device performance and reliability.
（当審訳：［００５０］　図12は，ソース電極14，ドレイン電極15及びゲート電極16を含むデバイス電極の下及び周囲の領域44において基板10の一部が除去されたIII族窒化物HEMTデバイスを示す。
二つの導電性材料，すなわち，導電性基板10と電極とを隔てる距離は，領域44において最小であるため，この領域では寄生容量が最も大きい。したがって，電極の下及び周りの基板を除去し，この領域における寄生容量を除去または低減する。
［００５１］　
図13に示すように，SiN等の保護層45は，成長基板10が除去された領域44のチャネル層11の露出面上に堆積される。保護層45は，基板が除去された領域44を完全に，もしくは，部分的に埋めるために，チャネル層11の露出面上に堆積することができ，また，領域44の周囲の領域に延在することができる。図14に示すように，保護層45は，成長基板10の残りの部分を覆うことができ，場合によってはヒートシンク70が保護層45の反対側に取り付けられる。ヒートシンクは，デバイスからの熱を更に分散する働きをすることができる。
保護層45は，実質的な動作電圧で動作させるのに，必要な熱を放散するのにその熱伝導率が不十分となるほど厚くするべきではなく，もしそうすると，装置の性能及び信頼性に悪影響をおよぼすであろう。
（イ）上記（ア）の記載から，次のことが言える。
ａ　引用文献１には，図１４に記載された発明の各構成について具体的に説明されていないが，図１４の各構成に付された数字が，図１の各構成に付された数字と同じ数字であることから，図１４に記載された発明の各構成は，引用文献１[0003]，[0004]で説明された図１の各構成と同様の構成であると認められる。
　そして，図１４に記載された発明は，図１と同様に，「成長基板10」，「チャネル層11」，「バリア層12」，「ソース電極14」，「ドレイン電極15」，「ゲート電極16」及び「2DEGチャネル19」を備えているから，「III族窒化物高電子移動度トランジスタ(HEMT)」であると認められる。
ｂ　ただし，図１４に記載された発明には，「核形成層9」及び「応力管理スタック8」が記載されていない。
　しかしながら，引用文献１[0003]に「シリコンとIII族窒化物材料との間の大きな格子不整合および熱膨張係数の不整合に起因して，III族窒化物デバイス構造は典型的にはIII族窒化物膜層の成長を可能にするために核形成及び応力管理層を含む。」と記載されているように，図１４に記載された発明も，シリコンからなる「成長基板10」上にIII族窒化物膜層の成長を可能にするために，「核形成層9」及び「応力管理スタック8」を「成長基板10」より上の層，即ち，「チャネル層11」と「成長基板10」の間に，当然備えていると認められる。
　そして，図１４に記載された発明は，「成長基板10」と電極との間の寄生容量を除去又は低減するために，「成長基板10」の除去について明示されているものの（[0050],[0051]），「核形成層9」及び「応力管理スタック8」の除去について明示されていないこと，また，「応力管理スタック8」（[0004]）を「領域44」の上部だけ除去すると応力管理が困難になることから，図１４に記載された発明において，「成長基板10」を除去した際に，「チャネル層11」の下面に「核形成層9」及び「応力管理スタック8」が残っていると認められる。
ｃ　図１４に記載された発明は，「成長基板10」の除去により，「2DEGチャネル19」と部分的に重なる凹部を形成していると認められる。
　加えて，この凹部には，SiNからなる「保護層45」が，完全に覆うように堆積されている([0051])。
　そして，凹部は所定の深さを有しており，凹部の底部では，「保護層45」と「チャネル層11」の間に，上記「ｂ」で検討したように，「核形成層9」及び「応力管理スタック8」が存在すると認められる。
（ウ）上記（ア）及び（イ）から，引用文献１には以下の発明（以下，「引用発明」という。）が記載されていると認められる。
「シリコンからなる成長基板10と，
　前記成長基板10上のAlxGa1-xNからなる核形成層9と，
　前記核生成層9上のAlxGa1-xN/GaNからなる応力管理スタック8と，
　前記応力管理スタック8上のGaN層などからなるチャネル層11と，
　前記チャネル層上11のAlxGa1-xN層などのバリア層12と，
　前記チャネル層11と前記バリア層12との界面近傍のチャネル層11に誘起される，2次元電子ガス(2DEG)チャネル19と，
　前記2DEGチャネル19上のゲート電極16と，
　前記ゲート電極16の両側に形成され，前記チャネル層11の前記2DEGチャネル19に当接する，ソース電極14およびドレイン電極15と，
　ソース電極14およびドレイン電極15とは反対側の，前記成長基板10の面に配置され，且つ，前記2DEGチャネル19に部分的に重なる凹部であって，該凹部を完全に覆うようにSiNからなる保護膜45が堆積され，
　該凹部は，所定の深さを有しており，保護層45とチャネル層11との間に，核形成層9及び応力管理スタック8を有する，
　ことを特徴とする，III族窒化物高電子移動度トランジスタ(HEMT)。」
イ　周知技術
（ア）　引用文献５
　原査定の拒絶の理由で引用された本願の優先権主張日前に頒布された又は電気通信回路を通じて公衆に利用可能となった引用文献である，特開２０１１−２０５０７１号公報（以下，「引用文献５」という。）には，図面とともに，次の記載がある。
「【０００１】
　本発明は概して、III 族窒化物材料に基づく種類のトランジスタに関するものであり、特に
エンハンスメントモードのIII 族窒化物トランジスタに関するものである。
【背景技術】
【０００２】
　III 族窒化物ヘテロ接合構造に基づくトランジスタは、代表的に、抵抗損失が低くて電流密度を高くしうる二次元電子ガス（２ＤＥＧ）を発生させるのに圧電分極電界を用いて動作している。２ＤＥＧはIII 族窒化物材料の界面に形成され、この２ＤＥＧにより、従来のIII 族窒化物ヘテロ接合トランジスタは代表的に、ゲート電位が印加されることなしに導通するようになる。従って、
III 族窒化物ヘテロ接合構造を用いて形成されたトランジスタは、ノーマリーオンの、すなわち、デプレションモードのトランジスタとなる傾向にある。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
　III 族窒化物ヘテロ接合トランジスタは、比較的降伏電圧を高くし、電流密度を高くし、オン抵抗を低くするための
電力分野にとって望ましいものである。
III 族窒化物ヘテロ接合トランジスタのノーマリーオン特性は、電力分野に用いた場合に問題を生じるおそれがある。
起動及びその他の回路状態中に電流が流れる問題を回避するために、ノーマリーオフの、すなわち、エンハンスメントモードのトランジスタであるIII 族窒化物ヘテロ接合トランジスタを提供することが望ましい。
「【００１４】
　本例では、
ゲート構造体１２０は、２ＤＥＧ１１４を有する伝導チャネルの中断領域を生ぜしめるのにゲート誘電体層１２５を具えている。
ゲート誘電体層１２５内に閉じ込められている負電荷が伝導チャネル内の２ＤＥＧ１１４を妨害して中断領域を生ぜしめる。
【００１５】
　
ゲート誘電体層１２５内に閉じ込められている電荷は、電子を伝導チャネルから反発させるか電子を伝導チャネルに引き付けることにより、伝導チャネル内の２ＤＥＧ１１４を妨害してトランジスタ１００のしきい値電圧を設定又はプログラミングする。
（イ）　引用文献６
　原査定の拒絶の理由で引用された本願の優先権主張日前に頒布された又は電気通信回路を通じて公衆に利用可能となった引用文献である，特開２０１１−１４７８９号公報（以下，「引用文献６」という。）には，図面とともに，次の記載がある。
「【０００１】
　本発明は、窒化物系半導体デバイスに関し、さらに詳しくは、ゲート電圧が印加されていない時にドレイン電流が流れない、いわゆる
ノーマリオフ型の窒化物系半導体ヘテロ接合電界効果トランジスタ（Ｈｅｔｅｒｏ−ｊｕｎｃｔｉｏｎ　Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ：ＨＦＥＴ）に関する。
【背景技術】
【０００２】
　ＧａＮ、ＡｌＧａＮ、ＩｎＧａＮなどのIII族窒化物半導体は、エネルギーバンドギャップが大きい等の材料の本質的特性から、従来のＳｉ、ＧａＡｓ等の半導体に比べ耐圧が高く、高電流密度が得られ、高温動作が可能であり、パワーデバイスへの適用が期待されている。
　特に、ＧａＮ系半導体は、ＡｌＧａＮ／ＧａＮ等のヘテロ接合の形成が可能であり、窒化物系半導体ヘテロ接合電界効果トランジスタ（ＨＦＥＴ）、別名、高電子移動度トランジスタ（Ｈｉｇｈ　Ｅｌｅｃｔｒｏｎ　Ｍｏｂｉｌｉｔｙ　Ｔｒａｎｓｉｓｔｏｒ：ＨＥＭＴ）が開発されている。
【０００３】
　ＡｌＧａＮ／ＧａＮヘテロ接合ＦＥＴは、窒化物半導体の結晶構造による自発分極と、界面の歪によるピエゾ分極によりＡｌＧａＮ中で分極が起こり、その結果、ＡｌＧａＮ／ＧａＮ界面のＧａＮ側にマイナスの電荷（電子）が蓄積し、高濃度の二次元電子ガスを形成する。この二次元電子ガスの形成により、ＡｌＧａＮ／ＧａＮヘテロ接合ＦＥＴは、ＡｌＧａＮにドーピングを行わなくてもチャネル抵抗（ＨＦＥＴのオン抵抗）を低く抑えることが可能で、高出力動作を達成できるという利点がある。
【０００４】
　しかしながら、
ＡｌＧａＮ／ＧａＮ系ＨＦＥＴは、ゲート電圧がゼロの場合でも二次元電子ガスを無くすことは難しいため、ゲート信号が入っていない時にもＦＥＴに電流が流れるノーマリオンのデバイスであり、ゲート信号が入っていない時にＦＥＴに電流が流れない、いわゆるノーマリオフ状態（エンハンスメント・モード）を達成しにくい。
　
電源回路、モータ制御等のパワーデバイスに適用する場合には、ノーマリオフ動作が必須であり、
「【００２２】
　図１に示すように、第１の実施形態に係る窒化物系半導体電界効果トランジスタ１Ａ（以下ＡｌＧａＮ／ＧａＮ系ＨＦＥＴと呼ぶ）は、サファイア基板９と、サファイア基板９上に形成されたＧａＮ層１０と、ＧａＮ層１０上に形成されたＡｌＧａＮ層１１と、ソース電極（Ｓ）２１と、ドレイン電極（Ｄ）２２と、
ソース電極２１およびドレイン電極２２との間の動作領域上に化学気相堆積法（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ：ＣＶＤ）により堆積された酸化Ｓｉ（ＳｉＯ２）からなるゲート酸化膜３１と、ゲート電極（Ｇ）３４で構成される。
【００２３】
　このＡｌＧａＮ／ＧａＮ系ＨＦＥＴ（１Ａ）では、バンドギャップの広いＡｌＧａＮ層１１と、ＡｌＧａＮ層１１よりもバンドギャップの狭いＧａＮ層１０とのヘテロ接合界面が形成される。
・・・　中　略　・・・
【００２７】
　ゲート絶縁膜３１には負の電荷４０が付与されており、ＡｌＧａＮ層１１中の正の電荷５２からの電気力線は全てゲート絶縁膜３１中の負の電荷４０に向かい、ＧａＮ層１０側に負の電荷が誘起されることはない。
　
ゲート絶縁膜３１の負の電荷４０
ＡｌＧａＮ／ＧａＮ系ＨＦＥＴ（１Ａ）のしきい値電圧Ｖｔｈを正の方向に移動させることが可能である。
「【００４３】
　以上のように、
ゲート絶縁膜３１
に適切な量の負のイオンを注入することにより、ＡｌＧａＮ／ＧａＮ系ＨＦＥＴ（１Ａ）のしきい値電圧Ｖｇを十分に正の値に取ることが可能になり、ノーマリオフ動作を確実に実現でき、また、十分なチャネル電流を得ることが可能になる。
（ウ）上記（ア）及び（イ）より，下記の事項は周知技術（以下，「周知技術」という。）であると認められる。
「パワーデバイスではノーマリーオフが必要であり，III 族窒化物材料に基づく種類のトランジスタにおいて，ノーマリーオフとするために，ゲート電極とチャネル領域の間に，負電荷を蓄えたゲート誘電体を形成すること。」
（３）引用発明との対比
ア　本件補正発明と引用発明とを対比する。
（ア）本願の「【００２７】　図１には、本発明の一実施例によるトランジスタ１００の断面図が示されている。トランジスタ１００には、半導体基板又は支持基板１１０が含まれており、この基板には、主構成部１１５（例えば１１１格子構造を備えたケイ素結晶）と、主構成部１１５上に被着されたバッファ層１２０とが含まれている。バッファ層１２０は、例えば、窒化アルミニウム層と、これに続く、Ａｌの濃度が低くなる複数のＡｌＧａＮ層の列とから構成することができ、これにより、支持基板上に堆積すべき層の格子構造に最適に適合される。バッファ層１２０は、バッファ層１２０上に配置される半導体ヘテロ構造１２５のための極めて良好な接着ベースとして使用される。」の記載から，本願補正発明の「支持基板（１１０）」は，珪素結晶からなる「主構成部１１５」と，「主構成部１１５」上に被着された窒化アルミニウム層と，これに続く，Ａｌの濃度が低くなる複数のＡｌＧａＮ層の列とから構成された「バッファ層１２０」とからなっているから，引用発明の「成長基板10」，「核形成層9」及び「応力管理スタック8」は，本件補正発明の「支持基板（１１０）」に相当する。
（イ）引用発明の「チャネル層11」と「バリア層12」は，それぞれGaN層及びAlxGa1-xN層からなっており，「チャネル層11」と「バリア層12」との界面近傍の「チャネル層11」に「2次元電子ガス(2DEG)チャネル19」を誘起しているから，「チャネル層11」のバンドギャップと「バリア層12」のバンドギャップは異なるものであると認められる。
　そうすると，引用発明の「チャネル層11」及び「バリア層12」は，それぞれ，本件補正発明の「第１半導体層（１３０）」及び「第２半導体層（１３５）」に相当し，引用発明も本件補正発明の「前記第１半導体層（１３０）に被着されかつ第２半導体材料からなる第２半導体層（１３５）であって、前記第１半導体材料のバンドギャップと前記第２半導体材料のバンドギャップとが異なる第２半導体層（１３５）」と同様の関係を有していると認められる。
（ウ）本願の「【００２９】　これらの２つの半導体材料の間には境界層１４０が形成され、この境界層において電子は特に高い移動度を有する。境界層１４０は、２次元電子ガス（２ＤＥＧ）として作用し、また大出力、即ち、大電流及び／又は高電圧に対し、極めて良好にスイッチングを行うことができる。」との記載から，本件補正発明の「境界層（１４０）」は２次元電子ガス（２ＤＥＧ）として作用するから，引用発明の「2次元電子ガス(2DEG)チャネル19」は，本件補正発明の「境界層（１４０）」に相当する。
　そして，引用発明の「ソース電極14」及び「ドレイン電極15」は，「前記チャネル層11の前記2DEGチャネル19に当接する」から，引用発明の「ソース電極14」及び「ドレイン電極15」は，本補正発明の「少なくとも前記第２半導体層（１３５）に埋め込まれているドレイン端子（１４５）及びソース端子（１５０）であって、前記ドレイン端子（１４５）及び前記ソース端子（１５０）を用いて、前記第１半導体層（１３０）と前記第２半導体層（１３５）との間の少なくとも１つの境界層（１４０）に電気的に接触接続可能である、ドレイン端子（１４５）及びソース端子（１５０）」に相当する。
　加えて，引用発明の「2次元電子ガス(2DEG)チャネル19」は，「ソース電極14」及び「ドレイン電極15」との間の領域を有しており，この領域は，本件補正発明の「前記ドレイン端子（１４５）と前記ソース端子（１５０）との間のチャネル領域（１５５）」に相当する。
（エ）引用発明の「ゲート電極16」は，「ソース電極14」および「ドレイン電極15」の間の「2次元電子ガス(2DEG)チャネル19」上にあるから，引用発明の「ゲート電極16」は，本件補正発明の「前記チャネル領域（１５５）を少なくとも部分的に覆うゲート端子（１７０）」に相当する。
（オ）引用発明の「ソース電極14およびドレイン電極15とは反対側の，前記成長基板10の面に配置され，且つ，前記2DEGチャネル19に部分的に重なる」「凹部」は，本件補正発明の「前記ドレイン端子（１４５）及び／又は前記ソース端子（１５０）とは反対側の、前記支持基板（１１０）の面に配置され、且つ、前記チャネル領域（１５５）に少なくとも部分的に重なる凹部（１８０」に相当する。
　そして，引用発明の「SiNからなる保護膜45」は，本件補正発明の「絶縁層（１８５）」に相当し，更に，引用発明の「該凹部を完全に覆うようにSiNからなる保護膜45が堆積され」ることは，本件補正発明の「当該凹部（１８０）の側方の縁部（１８２）及び／又は底部（１８３）が、絶縁層（１８５）に覆われている」ことに相当する。
（カ）引用発明の「凹部」は，「所定の深さを有しており」，また，上記「ア」で検討したように，引用発明の「成長基板10」，「核形成層9」及び「応力管理スタック8」は，本件補正発明の「支持基板（１１０）」に相当し，引用発明の「凹部」は，「保護層45とチャネル層11との間に，核形成層9及び応力管理スタック8を有」しているから，引用発明は，本件補正発明の「前記凹部（１８０）は、所定の深さを有しており、これによって前記第１半導体層（１３０）と前記絶縁層（１８５）との間に前記支持基板（１１０）の部分層が配置されている」と同様の構成を有していると認められる。
（キ）引用発明の「III族窒化物高電子移動度トランジスタ(HEMT)」は，本件補正発明の「トランジスタ（１００）」に相当する。
（ク）上記「（ア）ないし（キ）」より，本件補正発明と引用発明とは，以下の点で一致し又相違する。
［一致点］
「　・　支持基板（１１０）と，
　・　前記支持基板（１１０）上に被着されかつ第１半導体材料からなる第１半導体層（１３０）と，
　・　前記第１半導体層（１３０）に被着されかつ第２半導体材料からなる第２半導体層（１３５）であって，前記第１半導体材料のバンドギャップと前記第２半導体材料のバンドギャップとが異なる第２半導体層（１３５）と，
　・　少なくとも前記第２半導体層（１３５）に埋め込まれているドレイン端子（１４５）及びソース端子（１５０）であって，前記ドレイン端子（１４５）及び前記ソース端子（１５０）を用いて，前記第１半導体層（１３０）と前記第２半導体層（１３５）との間の少なくとも１つの境界層（１４０）に電気的に接触接続可能である，ドレイン端子（１４５）及びソース端子（１５０）と，
　・　前記ドレイン端子（１４５）と前記ソース端子（１５０）との間のチャネル領域（１５５）と，
　・　前記チャネル領域（１５５）を少なくとも部分的に覆うゲート端子（１７０）と，
　・　前記ドレイン端子（１４５）及び／又は前記ソース端子（１５０）とは反対側の，前記支持基板（１１０）の面に配置され，且つ，前記チャネル領域（１５５）に少なくとも部分的に重なる凹部（１８０）であって，当該凹部（１８０）の側方の縁部（１８２）及び／又は底部（１８３）が，絶縁層（１８５）に覆われている，凹部（１８０）と，
を有し，
　前記凹部（１８０）は，所定の深さを有しており，これによって前記第１半導体層（１３０）と前記絶縁層（１８５）との間に前記支持基板（１１０）の部分層が配置されている，
　ことを特徴とするトランジスタ（１００）。」
［相違点］
　本件補正発明は「前記ゲート端子（１７０）を、前記チャネル領域（１５５）から電気的に絶縁して分離するゲート誘電体層（１６５）」を有しているのに対して，引用発明は対応する構成を有していない点。
（４）判断
ア　以下，上記［相違点］について検討する。
　上記「（２）イ」で検討したように，「パワーデバイスではノーマリーオフが必要であり，III 族窒化物材料に基づく種類のトランジスタにおいて，ノーマリーオフとするために，ゲート電極とチャネル領域の間に，負電荷を蓄えたゲート誘電体を形成すること」は，周知の技術である。
　そして，引用発明において，パワーデバイスにおいてノーマリーオフとすることは必要であるから，上記周知技術を適用し，「前記ゲート端子（１７０）を、前記チャネル領域（１５５）から電気的に絶縁して分離するゲート誘電体層（１６５）」を有するようにし，［相違点］にかかる構成を採用することは，当業者が容易に想到することである。
イ　そして，本件補正発明の奏する作用効果についても，引用発明及び引用文献５及び６に記載された周知技術から，当業者が予測できる範囲のものであり，格別顕著なものとは認められない。
　したがって，本件補正発明は，引用発明及び周知技術に基づいて，当業者が容易に発明をすることができたものであり，特許法第２９条第２項の規定により，特許出願の際独立して特許を受けることができない。
（５）本件補正についてのまとめ
　本件補正は，補正後の特許請求の範囲の請求項１に記載されている事項により特定される発明が特許出願の際独立して特許を受けることができないものであるから，特許法第１７条の２第６項において準用する同法第１２６条第７項の規定に適合しない。
３　補正却下の決定についてのむすび
　以上のとおり，本件補正は，特許法第１７条の２第６項で準用する同法第１２６条第７項の規定に適合しないものであり，同法第１５９条第１項で読み替えて準用する同法第５３条第１項の規定により却下されるべきものである。
　よって，上記補正却下の決定の結論のとおり決定する。
第３　本願発明について
１　本願発明
　平成３０年３月１３日にされた手続補正は，上記のとおり却下されたので，本願の請求項１ないし２０に係る発明は，平成２９年６月１６日にされた手続補正により補正された特許請求の範囲の請求項１ないし２０に記載された事項により特定されるものであるところ，その請求項１に係る発明（以下，「本願発明」という。）は，その請求項１に記載された事項により特定される，前記「第２の［理由］１（１）」に記載のとおりのものである。
２　原査定の拒絶の理由
　原査定の拒絶の理由は，この出願の請求項に係る発明は，その優先権主張日前に日本国内又は外国において，頒布された下記の刊行物に記載された発明又は電気通信回線を通じて公衆に利用可能となった発明に基いて，その優先権主張日前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから，特許法第２９条第２項の規定により特許を受けることができない，というものである。
引用文献１.米国特許出願公開第２０１２／０１９３６７７号明細書
引用文献２.米国特許第０７７４５８４８号明細書
引用文献３.特開２０１０−０６７６６２号公報
引用文献４.特開２０１０−１０３２３６号公報
引用文献５.特開２０１１−２０５０７１号公報（周知技術を示す文献）
引用文献６.特開２０１１−１４７８９号公報（周知技術を示す文献）
３　引用文献
　原査定の拒絶の理由で引用された引用文献１，５，６及びその記載事項は，前記「第２の［理由］２（２）」に記載したとおりである。
４　対比・判断
　本願発明は，前記「第２の［理由］２」で検討した本件補正発明から，「前記凹部（１８０）は、所定の深さを有しており、これによって前記第１半導体層（１３０）と前記絶縁層（１８５）との間に前記支持基板（１１０）の部分層が配置されている」との限定事項を削除したものである。
　そうすると，本願発明の発明特定事項を全て含み，さらに他の事項を付加したものに相当する本件補正発明が，前記「第２の［理由］２（３），（４）」に記載したとおり，引用発明及び周知技術に基づいて，当業者が容易に発明をすることができたものであるから，本願発明も，引用発明及び周知技術に基づいて，当業者が容易に発明をすることができたものである。
第４　むすび
　以上のとおり，本願発明は，特許法第２９条第２項の規定により特許を受けることができないから，他の請求項に係る発明について検討するまでもなく，本願は拒絶されるべきものである。
　よって，結論のとおり審決する。