【事件の表示】
　平成１０年特許願第３５４１９８号「フラッシュメモリ搭載型シングルチップマイクロコンピュータ」拒絶査定不服審判事件〔平成１２年　６月３０日出願公開、特開２０００−１８１８９８〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１． 手続の経緯・本願発明
　本願は、平成１０年１２月１４日の出願であって、その請求項１に係る発明（以下、「本願発明」という。）は、平成１４年１０月１５日付けの手続補正書により補正された、特許請求の範囲の請求項１に記載されたとおりの次のものと認める。
　
「フラッシュメモリとＣＰＵと内蔵ＲＯＭとプログラミング制御回路と通信ポートを１の基板上に配設したシングルチップマイクロコンピュータであって、
　前記フラッシュメモリに第１の領域と該第１の領域のプログラミングの可否を指定するための第２の領域とを配設し、前記第２の領域は前記第１の領域の管理情報である消去禁止フラグと書込み禁止フラグと読出し禁止フラグとを有し、前記フラッシュメモリの前記第１の領域と前記第２の領域は対領域として構成され、前記フラッシュメモリには前記対領域が複数配設され、この複数の領域毎に管理され、
　前記内蔵ＲＯＭに通信アルゴリズムとプログラミングアルゴリズムが格納され、
　前記プログラミング制御回路は前記ＣＰＵの制御に基づき前記フラッシュメモリへの書込み、読出し、及び消去の処理を実行するものであり、
　前記ＣＰＵは、外部からのプログラミング要求があると前記プログラミングアルゴリズムの内容に従って前記第２の領域の前記消去禁止フラグまたは書込み禁止フラグまたは読出し禁止フラグを参照して前記第１の領域のプログラミングの実行の可否を判断し、前記プログラミング制御回路を制御して前記第１の領域のプログラミング動作を行う、ことを特徴とするシングルチップマイクロコンピュータ。」
　
２． 引用例
　これに対して、原査定の拒絶理由に引用された特開平１０−１４３４３４号公報（平成１０年５月２９日特許庁発行、以下「引用例１」という。）、特開平１０−１３４５８６号公報（平成１０年５月２２日特許庁発行、以下「引用例２」という。）、及び特開平５−２６６２１９号公報（平成５年１０月１５日特許庁発行、以下「引用例３」という。）には、それぞれ、次の事項が記載されている。
　
［引用例１］
Ａ．「【要約】
【課題】分割されたアレイ毎にセキュリティ手段を設け、保持されたデータの機密性を高めることを目的とする。
【解決手段】
複数のメモリセルから構成され且つ所定数のブロックに分割されたメモリセル３と、メモリセルの各ブロックに対してセキュリティ動作を行うかどうかのデータを蓄積した、各ブロック個々に対応する所定数個以上のセキュリティ手段１を有する。
メモリセル３の各ブロックに対応した、セキュリティ手段１を有するため、非公開にしたいデータの読み出し、書き出し及び書き換えを防ぐことが出来る。
　
Ｂ．「【０００１】
【発明の属する技術分野】本発明は、ブロック分割されたメモリセルに対する制御を行うセキュリティ手段を有する半導体集積回路に関する。
【０００２】
【従来の技術】メモリ及びメモリ混載マイコンとして、セキュリティ手段を有したものが開発されている。セキュリティとは、メモリに対する読み出し、書き込み、消去等のコマンドを未許可にしてデータの漏洩、書き換えを防ぐものである。また、セキュリティ手段とは、セキュリティを行う手段を示す。
【０００３】従来は、電気的に書き込み及び消去が可能なＦＬＡＳＨメモリセルを使用することにより、ＯＮ−ＢＯＡＤ上でメモリアレイのセキュリティを制御していた。また、ＥＰＲＯＭメモリ、ＥＰＲＯＭ混載マイコンであっても同様に、ＥＰＲＯＭメモリセルをセキュリティ手段として使用し、紫外線消去後のセルに書き込むか否かでメモリアレイのセキュリティ制御を行っていた。
【０００４】ＦＬＡＳＨメモリ及びＦＬＡＳＨ混載マイコンには、メモリアレイが１個のものと、複数に分割されたアレイのものがある。前者は一括消去のみとなるが付随する回路が少なく全体的な面積は小さく済む。後者は分割されたアレイ毎に消去が可能で、ユーザの書き換えを低減することができるという利点を有する。しかし前者とは逆に付随する回路が全体的に面積が大きくなってしまうという特徴を有する。」（第２頁右欄第１２〜３７行）
　
Ｃ．「【０００５】以下に従来の半導体集積回路を図を参酌して説明する。図３は従来のセキュリティ手段を有する半導体集積回路のブロック図である。まず、この半導体集積回路はデータ及びプログラムを記憶する複数のブロックに分割されたＦＬＡＳＨメモリアレイ１０３と、メモリアレイ１０３の各ブロックのメモリアレイ１１のデータのセキュリティに関するデータを蓄積したセキュリティセル１０１と、セキュリティセル１０１及びメモリセル１０３への命令を蓄積したコマンドデコーダ１０５と、セキュリティセル１０１からメモリアレイ１０３への命令のアドレスが有効かどうか判断するブロック選択回路１１５を有する。
【０００６】メモリアレイ１０３は、複数のメモリセルから構成され且つ所定数のブロックに分割されたＦＬＡＳＨメモリアレイであり、本実施例ではそれぞれ容量が異なる４個のブロックに分割されている。また、例えばブロックＮＯ．１とブロックＮＯ．２は書き換え頻度の高いデータ領域、ブロックＮＯ．３とブロックＮＯ．４は書き換え頻度の少ないプログラム領域としている。
【０００７】
セキュリティセル１０１はＭＯＳ型半導体装置から構成され、メモリアレイ１０３の各ブロックを統括して制御を行い、メモリアレイ１０３の各ブロックのデータの書き換え、消去、読み出し等の命令の許可、未許可のデータを蓄積している。
　
Ｄ．「【０００８】コマンドデコーダ１０５は、セキュリティセル１０１及びメモリセル１０３への命令を蓄積していて、
デコーダの各領域にはセキュリティセル１０１及びメモリセル１０３のどの領域を消去、書き換え及び読み出しをするかが記載されている。
【０００９】従来の半導体集積回路の動作を以下に説明する。
外部または図示せぬＣＰＵからの信号（ＣＥ／ＷＥ等の信号）によりコマンドデコーダ１０５にメモリセルのどのブロックを書き換え、消去するかの命令がされる。
ここで例えばブロックＮＯ．３のデータを消去する場合を、図４に示すフローチャートを参照して説明する。まずコマンドデコーダ１０５にブロックＮＯ．３のデータを消去するコマンドを出す。次に消去コマンドを受信して、セキュリティセルの書き換え（メモリセルのセキュリティＵＮＬＯＣＫ）をセキュリティセル１０１に対して行う。つまりセキュリティセルがＬＯＣＫかＵＮＬＯＣＫの確認を行う。」（第３頁左欄第１２〜４９行）
　
Ｅ．「【００１０】ここでメモリセルのセキュリティがＬＯＣＫの状態なら、消去命令は間違い命令として処理され、命令は終了する。またメモリセルのセキュリティがＵＮＬＯＣＫの状態なら、指定された領域のブロックＮＯ．３の消去を行い、確認し命令は終了する。
【００１１】本例ではブロックＮＯ．３に対しての消去を行ったが、各ブロックに一括してコマンドされるため、他のブロックに対しても同一コマンドに対して書き換え可(セキュリティＵＮＬＯＣＫ)の状態にある。このため、誤ったコマンドを送った際に対象外のブロックにあるデータの機密性が薄れてしまい、セキュリティ手段のメリットが半減してしまう。また、他のブロックに対しても同一コマンドに対して書き換え可能(セキュリティＵＮＬＯＣＫ)の状態にあるため、ユーザーが誤動作をした場合、他のブロックのデータを書き換え、消去等をしてしまう場合があり、データプログラム等を破壊してしまう可能性が生じる。
【００１２】以上に示したような問題は、セキュリティセルからメモリアレイに対する命令系統が１経路しかないために生じ、ブロック全体にセキュリティをＬＯＣＫまたはＵＮＬＯＣＫの状態にしてしまうために生じる。」（第３頁左欄第５０行〜同頁右欄第２０行）
　
Ｆ．「【００１３】
【発明が解決しようとする課題】従来のＦＬＡＳＨメモリまたはＦＬＡＳＨメモリ混載型マイコンはＢＯＡＤ上で書き換えが可能なため、データのセキュリティに関して注意が必要となっている。従来例に示したように、書き換え可(セキュリティＵＮＬＯＣＫ)にして、書き換えを行う場合、他のブロックのセキュリティも書き換え可(セキュリティＵＮＬＯＣＫ)の状態になっている。このため、誤ったコマンドを送った際に対象外のブロックであるデータの機密性が薄れてしまい、セキュリティ手段のメリットが半減してしまう。また、ユーザーが誤動作をした場合、他のブロックのデータを書き換え、消去してしまうばかりか、他のブロックのデータを破壊してしまう可能性が生じる。これはセキュリティセルがメモリアレイに対して１つしかなく、セキュリティに関する命令系統が１つになってしまうからである。
【００１４】本発明は、メモリアレイが複数に分割されたＦＬＡＳＨメモリ及びＦＬＡＳＨ混載マイコンにおいて、分割されたアレイ毎にセキュリティ手段を設け、保持されたデータの機密性を高めることを目的とする。」（第３頁右欄第２１〜４０行）
　
Ｇ．「【００１５】
　【課題を解決するための手段】以上の課題を解決するために本発明の半導体集積回路は、
複数のメモリセルから構成され且つ所定数のブロックに分割されたメモリアレイと、メモリアレイの各ブロックに対してセキュリティ動作をするかどうかのデータを蓄積した、各ブロック個々に対応する所定数個以上のセキュリティ手段を有する。
メモリアレイの各ブロックに対応した、セキュリティセルを有するため、非公開にしたいデータの読み出し、書き出し及び書き換えを防ぐことが出来る。
　
Ｈ．「【００１６】
【発明の実施の形態】本発明に示す実施例を図面を参酌して以下に示す。図１は本実施例に示すセキュリティ手段を有する半導体集積回路であり、メモリアレイの分割されたブロックそれぞれに対応したセキュリティセルを有することを特徴とする。
【００１７】まず、この半導体集積回路はデータを記憶する複数のブロックに分割されたＦＬＡＳＨメモリセル３(本実施例ではＮＯ．１〜ＮＯ．４)と、メモリセル３の各ブロックのデータの書き換えを許可、未許可のデータを蓄積したセキュリティセル１と、セキュリティセル１及びメモリセル３への命令を蓄積したコマンドデコーダ５と、セキュリティセル１からメモリセル３への命令のアドレスが有効かどうか判断し且つ個々のブロックに対応した複数のブロック選択回路１５を有する。
【００１８】コマンドデコーダ５は、セキュリティセル１及びメモリセル３への命令を蓄積していて、デコーダの各領域にはセキュリティセル１及びメモリセル３のどの領域を消去、書き換え及び読み出しをするかが記載されており、読み出し回路２１を介して命令が実行される。」（第４頁左欄第６〜２６行）
　
Ｉ．「【００１９】メモリセル３は、複数のメモリセルから構成され且つ所定数のブロックに分割されたＦＬＡＳＨメモリアレイであり、本実施例ではそれぞれ容量が異なる４個のブロックに分割されている。セキュリティセルＮＯ．０は他のセキュリティセルの状態に関らず、すべてのブロックに対して一括してセキュリティをＵＮＬＯＣＫにすることが出来る。また、例えばブロック１とブロック２は書き換え頻度の高いデータ領域、ブロック３とブロック４は書き換え頻度の少ないプログラム領域としている。各ブロックの消去電位切り替え回路１７とプログラム電位切り替え回路１９と接続している。またコマンドデコーダ５とメモリセル３は読み出し回路２１と接続されている。
【００２０】セキュリティセル１はＭＯＳ型半導体装置から構成され、メモリセル３の各ブロックに対応したセキュリティセル(本実施例ではセキュリティセルＮＯ．１〜ＮＯ．４)とすべてのメモリセルを一括して制御するセキュリティセルＮＯ．０から構成される。セキュリティセル１のデータの書き換え電位切り替え用回路７と、データの消去電位切り替え用回路９を介してコマンドデコーダ５と接続している。また、セキュリティセル１のデータを読み出すための読み出し回路１１を介してブロック選択回路１５と接続されている。」（第４頁左欄第２７〜４９行）
　
Ｊ．「【００２１】ブロック選択回路１５はコマンドデコーダ５の命令する領域のアドレスが有効かどうかセキュリティセル１を見て判断する回路であり、ＡＮＤ回路とＯＲ回路から構成され、分割されたブロックと同数の回路から構成されている。例えばブロックＮＯ．１に対応するブロック選択回路のＡＮＤ回路部分の入力端子には、セキュリティＮＯ．１とセキュリティＮＯ．０が接続されている。またＯＲ回路部分の一入力端子にはアドレスデコーダ１３が接続され、他の入力端子にはＡＮＤ回路の出力端子が接続している。
【００２２】またこの半導体集積回路は外部素子と接続する複数の端子を有する。コマンドデコーダ５にメモリセル３を活性させる信号を受信するＣＥ端子、コマンドデコーダ５にメモリセル３へ書き込み動作を可能にする信号を受信するＷＥ端子を有する。また、読み出し回路２１からの信号を受信する出力制御信号受信端子ＯＥと、読み出し回路２１に接続する例えば１６ビットのデータ端子ＤＴ、アドレスデコーダ１３に接続する例えば２４ビットのアドレス端子ＡＤを有する。本実施例に示す半導体集積回路の動作を以下に示す。まずコマンドデコーダ５に対してＣＥ／ＷＥ等の信号を送信し、メモリセル３のどのブロックに作業（例えば書き換え、消去等）するか命令を送信する。次にコマンドデコーダ５は命令に従い書き換え用電位切り替え回路７（信号ＰＲＧＳＣ−Ｄにより制御）または消去用電位切り替え回路９（信号ＥＲＳＳＣ−Ｄにより制御）によりセキュリティセル１の制御を行う。次に読み出し回路１１によりセキュリティセル１の情報（ＬＯＣＫかＵＮＬＯＣＫの情報）を読み出す。例えばブロックＮＯ．３の書き換えを行う場合、読み出し回路１１からの出力信号ＳＣＯＵＴ３の値が０となりＵＮＬＯＣＫの状態になる。セキュリティセルＮＯ．０は、一括ＵＮＬＯＣＫするときに用い、信号ＳＣＯＵＴ０の値は０となる。その他個別ブロックにたいしてセキュリティ制御する場合は、信号ＳＣＯＵＴの値は１であり、信号ＳＣＯＵＴ１〜４の値を有効にしている。読み出し回路１１からの信号ＳＣＯＵＴ０と信号ＳＣＯＵＴ３はブロック選択回路１５の回路ＮＯ．３の両入力端子に接続され、ブロック選択回路１５出力は０となる。」（第４頁左欄第５０行〜同頁右欄第３８行）
　
Ｋ．「【００２７】以上に示したように
本実施例では、セキュリティ手段として、ＦＬＡＳＨ　ＥＰＲＯＭセルのＯＮとＯＦＦの切り替えを用いている
　
Ｌ．「【００２８】
　【発明の効果】本発明に示す半導体集積回路は、
分割されたメモリアレイのブロック個々に対応する前記所定個以上のセキュリティ手段を有する。メモリアレイ毎にセキュリティ手段を有するため、読み出し禁止または、書き換え禁止としたいメモリアレイに対してはセキュリティを動作させ、ユーザの誤使用に対しデータの誤読み出し、誤書き換え、データの破壊等を防止することが出来る。またセキュリティセルの数が多いため、メモリアレイに蓄積されたデータの機密性を高めることが出来る。
　
　そして、上記Ｃの段落【０００７】の記載によれば、従来技術として、セキュリティ手段を構成するセキュリティセル１０１は、メモリアレイ１０３の各ブロックのデータの、書き換え、消去、読み出し等の命令の許可、未許可のデータを蓄積しておき、このセキュリティセル１０１の許可、未許可のデータ（ＵＮＬＯＣＫ、ＬＯＣＫ）に基づいてメモリアレイに対してブロックで作業を行うことが開示されている。
　また、上記Ｅ、Ｆ、Ｇ、及びＬの記載によれば、従来技術においては、セキュリティセルからメモリアレイに対する命令系統が１経路しかなく、１つのブロックにかかるセキュリティＬＯＣＫまたはＵＮＬＯＣＫ状態にすると、ブロック全体にセキュリティをＬＯＣＫまたはＵＮＬＯＣＫの状態にしてしまうために、誤ったコマンドを送った際に対象外のブロックにあるデータの機密性が薄れてしまい、セキュリティ手段のメリットが半減してしまうという課題があり、また、１つのブロックに対する１つのコマンドについて書き換え可の状態にあると、他のブロックに対しても同一コマンドに対して書き換え可能(セキュリティＵＮＬＯＣＫ)の状態にあるため、ユーザーが誤動作をさせた場合、他のブロックのデータを書き換え、消去等をしてしまう場合があり、データプログラム等を破壊してしまう可能性が生じるという課題があるので、これらの課題を解決するために、メモリアレイが複数に分割されたＦＬＡＳＨメモリ及びＦＬＡＳＨ混載マイコンにおいて、複数のメモリセルから構成され且つ所定数のブロックに分割されたメモリアレイと、メモリアレイの各ブロックに対してセキュリティ動作をするかどうかのデータを蓄積した、各ブロック個々に対応する所定数個以上のセキュリティ手段を有し、またメモリセル及びセキュリティ手段のデータの読み出し、書き込み及び消去を制御するコマンドデコーダと、各ブロックを選択して、セキュリティ手段のデータを制御する所定数個のブロック選択回路とを有することを特徴とする技術が開示されている。そして、この発明によれば、メモリアレイの各ブロックに対応した、セキュリティセルを有するため、非公開にしたいデータの読み出し、書き換え、及び消去を防ぐことが出来ることが開示されている。
　また、上記Ｋの記載によれば、セキュリティ手段、つまりセキュリティセルとして、ＦＬＡＳＨ　ＥＰＲＯＭセルのＯＮとＯＦＦの切り替えを用いること、つまりＦＬＡＳＨメモリを用いることが開示されている。
　
　よって、上記Ａ〜Ｌの記載事項、及び図１〜４を参照すると、引用例１には、全体として、次の発明（以下、「引用例１記載の発明」という。）が記載されているものと認められる。
　
　「メモリアレイが複数のブロックに分割されたＦＬＡＳＨメモリアレイとマイコンからなるＦＬＡＳＨメモリ混載マイコンにおいて、
　ＦＬＡＳＨメモリアレイの各ブロックに対してセキュリティ動作をするかどうかのデータを蓄積した、各ブロック個々に対応する所定数個以上のセキュリティ手段を有し、前記セキュリティ手段は、前記メモリアレイの各ブロックのデータの、書き換え、消去、読み出し等の命令の許可、未許可のデータを蓄積しておくＦＬＡＳＨメモリを用いたセキュリティセルから構成されており、かつ、このセキュリティセルの許可、未許可のデータ（ＵＮＬＯＣＫ、ＬＯＣＫ）に基づいてメモリアレイに対してブロックで作業を行うように構成されており、また、メモリセル及びセキュリティ手段のデータの読み出し、書き込み及び消去を制御するコマンドデコーダと、各ブロックを選択して、セキュリティ手段のデータを制御する所定数個のブロック選択回路とを有しており、ＦＬＡＳＨメモリアレイの各ブロック個々に対応する前記所定個数以上の前記セキュリティ手段を有することにより、各ブロック毎に非公開にしたいデータの読み出し、書き換え、及び消去を防ぐことが出来るように構成したことを特徴とするＦＬＡＳＨメモリ混載マイコン。」
　
［引用例２］
Ｍ．「【００４６】図１〜図７に本発明の一実施形態を示す。本実施形態は、不揮発性半導体記憶装置としてフラッシュメモリを用いた場合について説明する。このフラッシュメモリは、図１に示すように、メモリセルアレイがＮ個のブロック１に分割されている。これらの各ブロック１は、それぞれ同じサイズ（ビット数）であってもよいし（均等ブロック型）、サイズが不均等であってもよい（例えばブートブロック型）。また、ブートブロック型では、図１に示すブロック１とは別に、特定の端子に高電圧を印加した場合にのみ消去と書き込みが可能となるブートブロックを備えている。なお、各ブロック１は、ＨＤＤ（Hard Disc Drive）互換システムに用いられるフラッシュメモリなどの場合にはセクタと称する場合もある。
【００４７】このフラッシュメモリには、各ブロック１に対応させて、ＢＰデータ記憶領域１ａとＥＣデータ記憶領域１ｂとが設けられている。これらのＢＰデータ記憶領域１ａとＥＣデータ記憶領域１ｂは、データを不揮発性記憶する１ビット以上の記憶領域であり、各ブロック１のメモリセルアレイの一部に設けてもよいし、これとは別に設けた不揮発性の記憶領域によって構成することもできる。後に詳細に説明するように、このＢＰデータ記憶領域１ａは、ＢＰデータ（ブロックプロテクトデータ）が記憶されている場合に、そのブロック１への消去と書き込みを禁止しデータを保護するためのものであり、ＥＣデータ記憶領域１ｂは、ＥＣデータ（消去終了データ）が記憶されている場合に、そのブロック１への前回の消去動作が正常に終了したことを示すためのものである。」（第８頁左欄第３５行〜同頁右欄第１３行、及び図１参照）
　
　この記載Ｍ及び図１によれば、引用例２には、「メモリセルアレイが複数個のブロックに分割されたフラッシュメモリにおいて、各ブロックに対応させて、各ブロックのメモリアレイの一部の領域に、各ブロックへの消去と書き込みを禁止しデータを保護するためのＢＰデータ（ブロックプロテクトデータ）を記録する領域を対領域として設けておく」という発明が開示されている。
　
［引用例３］
Ｎ．「【特許請求の範囲】
【請求項１】　単一の半導体チップ上に、中央処理装置と、この中央処理装置が処理すべき情報を電気的な消去・書込みによって書換え可能な不揮発性のフラッシュメモリとを備えたマイクロコンピュータであって、
　前記フラッシュメモリは、一括消去可能な単位として、相互に記憶容量の相違される複数個のメモリブロックを有し、
　前記フラッシュメモリに対する書換えを前記半導体チップの内蔵回路に制御させる第１動作モードと前記半導体チップの外部装置に制御させる第２動作モードとを選択的に指定するための動作モード信号の入力端子を備えて成るものであることを特徴とするマイクロコンピュータ。
（中略）
【請求項３】　前記第１動作モードの指定に応じてフラッシュメモリを書換え制御する前記内蔵回路は前記中央処理装置であり、前記第１動作モードの指定に応じて中央処理装置がフラッシュメモリの消去・書込みを行うための書換え制御プログラムを前記フラッシュメモリ又はマスクＲＯＭが保有して成るものであることを特徴とする請求項２記載のマイクロコンピュータ。」（第２頁左欄第１〜２５行）
　
Ｏ．「【００１７】
　　【実施例】以下本発明に係るマイクロコンピュータを項目を分けて順次説明する。
【００１８】〔１〕全面フラッシュメモリ採用のマイクロコンピュータ
【００１９】図１には全面フラッシュメモリを採用したマイクロコンピュータの一実施例ブロック図が示される。同図に示されるマイクロコンピュータＭＣＵは、中央処理装置ＣＰＵ、及びこの中央処理装置ＣＰＵが処理すべき情報を電気的な消去・書込みによって書換え可能な不揮発性のフラッシュメモリＦＭＲＹ、並びにタイマＴＭＲ、シリアル・コミュニケーション・インタフェースＳＣＩ、ランダム・アクセス・メモリＲＡＭ、その他の入出力回路Ｉ／Ｏなどの周辺回路、そして制御回路ＣＯＮＴが、公知の半導体集積回路製造技術によって、シリコンのような単一の半導体チップＣＨＰ上に形成されて成る。前記フラッシュメモリＦＭＲＹは、電気的な消去・書込みによって情報を書換え可能であって、ＥＰＲＯＭと同様にそのメモリセルを１個のトランジスタで構成することができ、更にメモリセルの全てを一括して、またはメモリセルのブロック（メモリブロック）を一括して電気的に消去する機能を持つ。フラッシュメモリＦＭＲＹは、一括消去可能な単位として複数個のメモリブロックを有する。図１において、ＬＭＢは相対的に記憶容量の大きな大メモリブロックであり、ＳＭＢは相対的に記憶容量の小さな小メモリブロックである。小メモリブロックＳＭＢの記憶容量はランダム・アクセス・メモリＲＡＭの記憶容量よりも小さくされる。したがって、ランダム・アクセス・メモリＲＡＭは、小メモリブロックＳＭＢからデータ転送を受けてその情報を一時的に保持することができ、書換えのための作業領域も若しくはデータバッファ領域として利用可能になる。このフラッシュメモリＦＭＲＹには所要のデータやプログラムが書き込まれる。尚、フラッシュメモリＦＭＲＹの詳細については後述する。
【００２０】フラッシュメモリＦＭＲＹは、マイクロコンピュータＭＣＵがシステムに実装された状態で中央処理装置ＣＰＵの制御に基づいてその記憶情報を書換え可能にされると共に、汎用ＰＲＯＭライタのような前記半導体チップＣＨＰの外部装置の制御に基づいてその記憶情報を書換え可能にされる。図においてＭＯＤＥは、前記フラッシュメモリＦＭＲＹを中央処理装置ＣＰＵに書換え制御させる第１動作モードと前記外部装置に制御させる第２動作モードとを選択的に指定するための動作モード信号であり、半導体チップＣＨＰ上のモード信号入力端子Ｐｍｏｄｅに与えられる。
【００２１】〔２〕マスクＲＯＭ，フラッシュメモリ採用のマイクロコンピュータ
【００２２】図２にはフラッシュメモリと共にマスクＲＯＭを採用したマイクロコンピュータの一実施例ブロック図が示される。同図に示されるマイクロコンピュータＭＣＵにおいては、図１のフラッシュメモリＦＭＲＹの一部がマスク・リード・オンリ・メモリＭＡＳＫＲＯＭに置換えられている。マスク・リード・オンリ・メモリＭＡＳＫＲＯＭには書換を要しないデータやプログラムが保持されている。図２に示されるフラッシュメモリＦＭＲＹは、一括消去可能な単位として前記小メモリブロックＳＭＢを複数個有する。
【００２３】〔３〕汎用ＰＲＯＭライタによる情報書き込み
【００２４】図３には汎用ＰＲＯＭライタによるフラッシュメモリＦＭＲＹの書換えに着目したブロック図が示される。同図には前記モード信号ＭＯＤＥの一例としてＭＤ０，ＭＤ１，ＭＤ２が示される。モード信号ＭＤ１乃至ＭＤ３は前記制御回路ＣＯＮＴに供給される。制御回路ＣＯＮＴに含まれるデコーダは、特に制限されないが、モード信号ＭＤ１乃至ＭＤ３を解読して、フラッシュメモリＦＭＲＹに対して書き込みを要しない動作モードが指示されているか、又は前記第１動作モード若しくは第２動作モードが指示されているかを判定する。このとき第２動作モードの指示が判断されると、制御回路ＣＯＮＴは、汎用ＰＲＯＭライタＰＲＷとインタフェースされるべきＩ／Ｏポートを指定して、内蔵フラッシュメモリＦＭＲＹを直接外部の汎用ＰＲＯＭライタＰＲＷでアクセス可能に制御する。すなわち、フラッシュメモリＦＭＲＹとの間でデータの入出力を行うためのＩ／ＯポートＰＯＲＴｄａｔａと、フラッシュメモリＦＭＲＹにアドレス信号を供給するためのＩ／ＯポートＰＯＲＴａｄｄｒと、フラッシュメモリＦＭＲＹに各種制御信号を供給するためのＩ／ＯポートＰＯＲＴｃｏｎｔとが指定される。更に、汎用ＰＲＯライタＰＲＷによる書換え制御とは直接関係ない中央処理装置ＣＰＵ，ランダム・アクセス・メモリＲＡＭ，マスク・リード・オンリ・メモリＭＡＳＫＲＯＭなどの内蔵機能ブロックの実質的な動作が抑制される。例えば、図３に例示的に示されるようにデータバスＤＢＵＳとアドレスバスＡＢＵＳの夫々に配置されたスイッチ手段ＳＷＩＴＣＨを介して前記中央処理装置ＣＰＵなどの内蔵機能ブロックとフラッシュメモリＦＭＲＹとの接続を切離す。前記スイッチ手段ＳＷＩＴＣＨは、前記ＣＰＵなどの内蔵機能ブロックからデータバスＤＢＵＳにデータを出力する回路や、アドレスバスＡＢＵＳにアドレスを出力する回路に配置された、トライステート（３ステート）形式の出力回路として把握することもできる。このようなトライステート出力回路は、第２動作モードに呼応して高出力インピーダンス状態に制御される。図３の例では汎用ＰＲＯライタによる書換え制御とは直接関係ない中央処理装置ＣＰＵ，ランダム・アクセス・メモリＲＡＭ，マスク・リード・オンリ・メモリＭＡＳＫＲＯＭなどの内蔵機能ブロックは、スタンバイ信号ＳＴＢＹ＊（記号＊はそれが付された信号がロウ・アクティブ信号であることを意味する）により低消費電力モードにされている。低消費電力モードにおいて前記トライステート出力回路が高出力インピーダンス状態に制御されるなら、モード信号でＭＤ０乃至ＭＤ２による第２動作モードの指定に呼応してそれらの機能ブロックに低消費電力モードを設定して、汎用ＰＲＯライタＰＲＷによる書換え制御とは直接関係ないＣＰＵ，ＲＡＭ，ＲＯＭなどの内蔵機能ブロックの実質的な動作を抑制してもよい。
【００２５】第２動作モードが設定されるマイクロコンピュータＭＣＵの前記Ｉ／ＯポートＰＯＲＴｄａｔａ，ＰＯＲＴａｄｄｒ，ＰＯＲＴｃｏｎｔは変換ソケットＳＯＣＫＥＴを介して汎用ＰＲＯＭライタＰＲＷに結合される。変換ソケットＳＯＣＫＥＴは、一方においてＩ／ＯポートＰＯＲＴｄａｔａ，ＰＯＲＴａｄｄｒ，ＰＯＲＴｃｏｎｔの端子配置を有し、他方において標準メモリの端子配置を有し、相互に同一機能端子が内部で接続されている。
【００２６】〔４〕ＣＰＵ制御による書き込み制御プログラム
【００２７】図４にはＣＰＵ制御によるフラッシュメモリＦＭＲＹの書換えに着目したブロック図が示される。図１のマイクロコンピュータＭＣＵにおいて中央処理装置ＣＰＵが実行すべき書換え制御プログラムは予め汎用ＰＲＯＭライタＰＲＷにてフラッシュメモリＦＭＲＹに書き込まれている。図２のマイクロコンピュータＭＣＵでは、中央処理装置ＣＰＵが実行すべき書換え制御プログラムをマスク・リード・オンリ・メモリＭＡＳＫＲＯＭに保持させておくことができる。前記モード信号ＭＤ０乃至ＭＤ２によって第１動作モードが指示され、制御回路ＣＯＮＴがこれを認識することにより、中央処理装置ＣＰＵは、既にフラッシュメモリＦＭＲＹに書き込まれた書き込み制御プログラム、或はマスク・リード・オンリ・メモリＭＡＳＫＲＯＭが保持する書換え制御プログラムにしたがってフラッシュメモリＦＭＲＹにデータの書き込みを行っていく。
【００２８】図５には全面フラッシュメモリとされるマイクロコンピュータ（図１参照）のメモリマップが示される。同図においてフラッシュメモリの所定の領域には書換え制御プログラムと、転送制御プログラムが予め書き込まれている。中央処理装置ＣＰＵは、第１動作モードが指示されると、転送制御プログラムを実行して書換え制御プログラムをランダム・アクセス・メモリＲＡＭに転送する。転送終了後、中央処理装置ＣＰＵの処理は、そのランダム・アクセス・メモリＲＡＭ上の書換え制御プログラムの実行に分岐され、これによって、フラッシュメモリＦＭＲＹに対する消去並びに書込み（ベリファイを含む）が繰返される。
【００２９】図６にはフラッシュメモリと共にマスクＲＯＭを有するマイクロコンピュータ（図２参照）のメモリマップが示される。この場合には図５で説明したような転送制御プログラムは不要とされる。中央処理装置ＣＰＵは、第１動作モードが指示されると、マスク・リード・オンリ・メモリＭＡＳＫＲＯＭが保持する書換え制御プログラムを順次実行し、これにより、フラッシュメモリＦＭＲＹに対する消去並びに書込みが繰返される。
【００３０】図７には中央処理装置ＣＰＵによる消去の一例制御手順が示される。先ず中央処理装置ＣＰＵは、前記書換え制御プログラムにしたがって、消去を行うべきアドレス範囲のメモリセルに対してプレライトを行う。これによって消去前のメモリセルの状態は全て書込み状態にそろえられる。次いで、消去対象メモリセルに対して、少しずつ消去を行いながらその都度消去の度合をベリファイし（イレーズ／ベリファイ）、過消去を防止して消去動作を完了する。汎用ＰＲＯＭライタＰＲＷによる消去も同様に行われる。なお、フラッシュメモリの消去シーケンスについては後で詳述する。
【００３１】図８には中央処理装置ＣＰＵによる書き込みの一例制御手順が示される。先ず中央処理装置ＣＰＵは、フラッシュメモリＦＭＲＹの書込みスタートアドレスを設定する。次いで、書換え制御プログラムによって指定された周辺回路例えばシリアル・コミュニケーション・インタフェースＳＣＩ若しくはＩ／Ｏポートを介して、外部から送られるデータを読み込む。このようにして読み込んだデータをフラッシュメモリＦＭＲＹに所定時間書き込み、書込んだデータを読出して正常に書き込まれたかをベリファイをする（ライト／ベリファイ）。以下、上記データの読込み、書込み、及びベリファイを書込み終了アドレスまで繰返していく。汎用ＰＲＯＭライタＰＲＷによる書き込みも同様に行われる。但しこの場合には、書き込むべきデータはＰＲＯＭライタＰＲＷから所定のポートを介して与えれれる。なお、フラッシュメモリの書込みシーケンスについては後で詳述する。」（第４頁右欄第３８行〜第６頁右欄第２０行）
　
　上記Ｎ、Ｏ、及び図１〜４の記載によれば、引用例３には、「単一の半導体チップ上に、中央処理装置ＣＰＵと、電気的な消去・書込みによって書換え可能な不揮発性のフラッシュメモリとを備えたマイクロコンピュータであって、さらに、内蔵ＲＯＭとプロミング制御回路と通信ポートとを備え、前記内蔵ＲＯＭには、通信アルゴリズムとプロミングアルゴリズムが格納され、前記ＣＰＵは、外部からの要求に従い外部から入力されるデータをＲＯＭに格納された通信アルゴリズムとプロミングアルゴリズムに基づいてフラッシュメモリに書き込む」という周知技術が開示されている。
　
３． 対比
　本願発明と引用例１記載の発明とを対比すると、引用例１記載の発明における「ＦＬＡＳＨメモリ」、「マイコン」、「ＦＬＡＳＨメモリアレイの各ブロック」、「ＦＬＡＳＨメモリアレイの各ブロックに対してセキュリティ動作をするかどうかのデータを蓄積した、各ブロック個々に対応する所定数個以上のセキュリティ手段を構成するＦＬＡＳＨメモリを用いたセキュリティセル」、「セキュリティ手段に蓄積されている、消去、書き換え、読み出しの命令についての未許可のデータ」は、それぞれ、本願発明における「フラッシュメモリ」、「マイクロコンピュータ」、「フラッシュメモリにおける第１の領域」、「フラッシュメモリにおける該第１の領域のプログラミングの可否を指定するための第２の領域」、「第２の領域が有する前記第１の領域管理情報である消去禁止フラグと書込み禁止フラグと読出し禁止フラグ」に対応する。
　そして、引用例１記載の発明における「マイコン」が、通常「ＣＰＵ」を備えていることは当業者にとって自明の事項と認められる。
　さらに、引用例１記載の発明において、セキュリティ手段に蓄積された書き換え、消去、読み出し等の命令の許可、未許可（ＵＮＬＯＣＫ、ＬＯＣＫ）のデータに基づいてフラッシュメモリアレイに対してブロックで作業を行うように構成され、かつ、フラッシュメモリアレイの各ブロック毎に非公開にしたいデータの読み出し、書き出し及び書き換えを防ぐことが出来るように構成されているということは、フラッシュメモリへの書き換え、消去、読み出し処理を実行する際には、前記セキュリティ手段に蓄積された許可、未許可（ＵＮＬＯＣＫ、ＬＯＣＫ）のデータを参照して、フラッシュメモリへのプログラミングの実行の可否を判断し、前記フラッシュメモリアレイの各ブロックのプログラミング動作を行っているものと認められる。
　
　したがって、本願発明と引用例１記載の発明とは、
　
＜一致点＞
　フラッシュメモリとＣＰＵを備えたマイクロコンピュータであって、
　前記フラッシュメモリに第１の領域を配設し、該フラッシュメモリの第１の領域のプログラミングの可否を指定するための第２の領域とを備え、前記第２の領域は前記第１の領域の管理情報である消去禁止、書込み禁止、読出し禁止のフラグを有し、前記フラッシュメモリの前記第１の領域と前記第２の領域は対領域として構成され、前記対領域が複数配設され、この複数の領域毎に管理され、
　前記フラッシュメモリへの書込み、読出し、及び消去の処理を実行する際には、前記第２の領域の前記消去禁止、書込み禁止、読出し禁止のフラグを参照して前記第１の領域のプログラミングの実行の可否を判断し、前記第１の領域のプログラミング動作を行うことを特徴とするマイクロコンピュータ
　
である点で一致し、次の点で相違する。
　
＜相違点１＞
　本願発明においては、フラッシュメモリの第１の領域と、該フラッシュメモリの第１の領域のプログラミングの可否を指定するための第２の領域とが、同じフラッシュメモリに対領域として配設されているのに対して、引用例１記載の発明では、前記第２の領域に対応しているセキュリティ手段は、フラッシュメモリを用いているものの、第１領域が配設されたフラッシュメモリと、同じフラッシュメモリに配設されていない点。
　
＜相違点２＞ 
　本願発明においては、「消去禁止フラグ」、「書込み禁止フラグ」、及び「読出し禁止フラグ」の３種類の禁止フラグを個別に有しているのに対して、引用例１記載の発明においては、セキュリティ手段は、書き換え、消去、読み出し等の命令の許可、未許可のデータを蓄積しているものの、「書き換え命令の未許可のデータ」、「消去命令の未許可のデータ」、及び「読み出し命令の未許可のデータ」の３種類の未許可データを個別に有していることについては明らかではない点。
　
＜相違点３＞
　本願発明においては、マイクロコンピュータは、フラッシュメモリとＣＰＵのみならず、内蔵ＲＯＭとプログラミング制御回路と通信ポートをさらに備え、これらを１の基板上に配設したシングルチップで構成されており、さらに前記内蔵ＲＯＭに通信アルゴリズムとプログラミングアルゴリズムが格納されており、前記プログラミング制御回路は前記ＣＰＵの制御に基づき前記フラッシュメモリへの書込み、読出し、及び消去の処理を実行するものであり、前記ＣＰＵは、外部からのプログラミング要求があると前記プログラミングアルゴリズムの内容に従って前記第２の領域の前記消去禁止フラグまたは書込み禁止フラグまたは読出し禁止フラグを参照して前記第１の領域のプログラミングの実行の可否を判断し、前記プログラミング制御回路を制御して前記第１の領域のプログラミング動作を行うものであるのに対して、
　引用例１記載の発明においては、フラッシュメモリとＣＰＵを備えたマイクロコンピュータであることは開示されているが、マイクロコンピュータが内蔵ＲＯＭとプログラミング制御回路と通信ポートとをさらに備え、これらを１の基板上に配設したシングルチップで構成されていること、及び前記ＣＰＵが、具体的にどのようなプログラミング動作を行うのかについての構成、すなわち、前記内蔵ＲＯＭに通信アルゴリズムとプログラミングアルゴリズムが格納されており、前記プログラミング制御回路は前記ＣＰＵの制御に基づき前記フラッシュメモリへの書込み、読出し、及び消去の処理を実行するものであり、前記ＣＰＵは、外部からのプログラミング要求があると前記プログラミングアルゴリズムの内容に従って前記第２の領域の前記消去禁止フラグまたは書込み禁止フラグまたは読出し禁止フラグを参照して前記第１の領域のプログラミングの実行の可否を判断し、前記プログラミング制御回路を制御して前記第１の領域のプログラミング動作を行うことについては開示されていない点。
　
４． 当審の判断
　上記各相違点について検討する。
　
＜相違点１＞について
　上記引用例２（特開平１０−１３４５８６号公報）には、メモリセルアレイが複数個のブロックに分割されたフラッシュメモリにおいて、各ブロックに対応させて、各ブロックのメモリアレイの一部の領域に、各ブロックへの消去と書き込みを禁止しデータを保護するためのＢＰデータ（ブロックプロテクトデータ）を記録する領域を対領域として設けておくという発明が開示されているのであるから、引用例１記載の発明において、フラッシュメモリの第１の領域と、該フラッシュメモリの第１の領域のプログラミングの可否を指定するための第２の領域とが、同じフラッシュメモリに対応するように配設すること、すなわちフラッシュメモリに第１の領域と該第１の領域のプログラミングの可否を指定するための第２の領域とを配設し、前記フラッシュメモリの前記第１の領域と前記第２の領域は対領域として構成することは当業者であれば容易に想到し得たことである。
　
＜相違点２＞について 
　特開昭６３−５６７５０号公報（特に、第２頁左上欄第７行〜第４頁左上欄第１０行を参照。）及び特開昭６４−１３６５２号公報（特に、第２頁右上欄第５行〜第４頁左上欄第１１行を参照。）に開示されているように、ＵＶ−ＥＰＲＯＭやＥＥＰＲＯＭなどのメモリを搭載したシングルチップマイクロコンピュータにおいて、前記メモリの特定領域へのアクセス（書込みと読出し）を制御するために、書込み禁止（または許可）フラグと読み出し許可フラグを個別に有するように構成することは周知技術である。
　そして、上記引用例１には、セキュリティ手段に、書き換え、消去、読み出しの３種類の命令の許可、未許可のデータを蓄積しておくとの示唆があり、段落【００２８】（上記２−Ｌを参照）には、「メモリアレイ毎にセキュリティ手段を有するため、読み出し禁止または、書き換え禁止としたいメモリアレイに対してはセキュリティを動作させ、ユーザの誤使用に対しデータの誤読み出し、誤書き換え、データの破壊等を防止することが出来る。またセキュリティセルの数が多いため、メモリアレイに蓄積されたデータの機密性を高めることが出来る。」という記載があり、これらの記載は、「読み出し禁止」と「書き換え禁止」というメモリアレイに対するセキュリティ動作を個別に行い得ること、またユーザによる「データの誤読み出し」、「データの誤書き換え」及び「データの破壊」という３種類の誤使用についても個別に防止し得ること、さらにセキュリティ手段を構成するセキュリティセルの数を多くすることにより、メモリアレイに蓄積されたデータの機密性を高めることが出来ることを示唆しているものと認められるので、
　引用例１記載の発明において、本願発明の「消去禁止フラグ」、「書込み禁止フラグ」、及び「読出し禁止フラグ」の３種類の禁止フラグに対応する「消去命令の未許可のデータ」、「書き換え命令の未許可のデータ」、及び「読み出し命令の未許可のデータ」の３種類の未許可データを個別に有するように構成することは、当業者であれば容易に為し得たことである。
　
＜相違点３＞について
　上記引用例３（特開平５−２６６２１９号公報）に開示されているごとく、単一の半導体チップ上に、中央処理装置ＣＰＵと、フラッシュメモリと、内蔵ＲＯＭとプロミング制御回路と通信ポートとを備えを備えたマイクロコンピュータ、すなわちシングルチップマイクロコンピュータは周知であり、かつ上記シングルチップマイクロコンピュータにおいて、前記内蔵ＲＯＭには、通信アルゴリズムとプロミングアルゴリズムが格納され、前記ＣＰＵは、外部からの要求に従い外部から入力されるデータをＲＯＭに格納された通信アルゴリズムとプロミングアルゴリズムに基づいてフラッシュメモリに書き込むことも周知技術である。
　してみると、引用例１記載の発明において、本願発明のごとく、フラッシュメモリとＣＰＵに加えて、内蔵ＲＯＭとプログラミング制御回路と通信ポートをさらに備え、これらを１の基板上に配設したシングルチップマイクロコンピュータとして構成し、さらに前記内蔵ＲＯＭに通信アルゴリズムとプログラミングアルゴリズムを格納し、前記プログラミング制御回路は前記ＣＰＵの制御に基づき前記フラッシュメモリへの書込み、読出し、及び消去の処理を実行するものであり、前記ＣＰＵは、外部からのプログラミング要求があると前記プログラミングアルゴリズムの内容に従って前記第２の領域の前記消去禁止フラグまたは書込み禁止フラグまたは読出し禁止フラグを参照して前記第１の領域のプログラミングの実行の可否を判断し、前記プログラミング制御回路を制御して前記第１の領域のプログラミング動作を行うように構成することは、当業者であれば容易に想到し得たことである。
　
　そして、本願発明の構成によってもたらされる効果も、引用例１及び２に記載の発明及び上記周知技術から当業者ならば容易に予測することができる程度のものであって、格別のものとはいえない。
　
５．むすび
　したがって、本願発明は、引用例１及び２に記載の発明及び上記周知技術に基いて、当業者が容易に発明をすることができたものであるので、特許法第２９条第２項の規定により特許を受けることができない。
　よって、結論の通り審決する。