【事件の表示】
　上記当事者間の特許第２９７５５８５号発明「イメージをアップスケーリングする方法及び装置」の特許無効審判事件について、次のとおり審決する。
【結　論】
　特許第２９７５５８５号の請求項１、請求項３から請求項８まで、請求項１０（請求項２および請求項９を引用する部分を除く）、請求項１１（請求項２および請求項９を引用する部分を除く）、請求項１３、請求項１５から請求項２０まで（請求項１９にあっては請求項１４を引用する部分を除く）、請求項２３から請求項２６まで（請求項２３および請求項２４にあっては請求項２１および請求項２２を引用する部分を除く）、請求項２８および請求項３０に係る発明についての特許を無効とする。
　特許第２９７５５８５号の請求項２、請求項９、請求項１２、請求項１４、請求項２１、請求項２２、請求項２７、請求項２９および請求項３１に係る発明についての審判請求は、成り立たない。
　審判費用は、その３１分の９を請求人の負担とし、３１分の２２を被請求人の負担とする。
【理　由】
 第１．手続きの経緯 
　（ａ）特許２９７５５８５号に係る経緯は、概要、以下のとおりである。
　　出願日　　　平成１０年２月２４日
　　　　　　　（パリ優先権主張：１９９７年２月２４日）
　　設定登録日　平成１１年９月３日
　　　　　　　（権利者　パラダイスエレクトロニクス，インコーポレイテ　　　　　　　　　　　　ッド）
　　移転登録日　平成１４年５月２８日
　　　　　　　（権利者　ジェネシス　マイクロチップ（デラウエア）
　　　　　　　　　　　　インコーポレイテッド）
　（ｂ）本件審判請求に係る経緯は、概要、以下のとおりである。
　　請求書　　　平成１６年６月４日
　　答弁書　　　平成１６年１０月２９日
　　口頭審理　　平成１７年２月４日 
　　上申書　　　平成１７年３月１６日（被請求人提出）
　
第２．本件発明 
　本件特許の請求項１から請求項３１までに係る発明は、願書に添付した明細書及び図面（以下、「特許明細書」ともいう）の記載からみて、それぞれ、その特許請求の範囲の請求項１から請求項３１までに記載された次のとおりのものである。なお、以下、請求項１に係る発明、請求項２に係る発明などを、それぞれ、「本件発明１」、「本件発明２」などといい、これらを総称して、「本件各発明」という。 
　　　　　記（請求項１から請求項３１までの記載）
　【請求項１】　ソースイメージフレームをアップスケーリングして宛先イメージフレームを生成する方法であって、前記ソースイメージフレームが複数のソース走査線を含み、前記複数のソース走査線の各々が複数のソース画素データを含み、前記宛先イメージフレームが複数の宛先線を含み、前記複数の宛先線の各々が複数の宛先画素データを含んでおり、
　（ａ）前記ソースイメージフレーム中に含まれる前記複数のソース画素データを第１のクロック信号を用いて受信するステップと、
　（ｂ）第２のクロック信号を生成するステップと、
　（ｃ）前記ソースイメージフレームをアップスケーリングして、前記宛先イメージフレームを表す前記複数の宛先画素データを生成するステップと、
　（ｄ）前記宛先イメージフレームを表す前記複数の宛先画素データを前記第２クロック信号を用いて提供するステップと、
を備え、
　前記第２クロック信号は、前記宛先イメージフレームを表す前記複数の宛先画素データを提供する時間が前記ソースイメージフレームを表す前記複数のソース画素データを受信する期間に等しくなるようなクロック周期を有するように生成される方法。
　【請求項２】　ステップ（ｃ）は、ステップ（ａ）で受信された前記複数のソース画素データを処理することにより前記ソースイメージフレームを水平方向及び垂直方向の双方でアップスケーリングするステップを含んでいる、請求項１記載の方法。
　【請求項３】　ステップ（ｃ）は、
　（ｅ）ステップ（ａ）で受信された前記複数のソース画素データをラインバッファに書き込むステップと、
　（ｆ）ステップ（ｅ）で書き込まれた前記複数のソース画素データを前記第２クロック信号を用いて読み出すステップと、
を備えており、前記ソースイメージをアップスケーリングするために前記ソース画素データの一部が複製される、請求項１記載の方法。
　【請求項４】　（ｇ）前記アップスケーリング済イメージ中の画素データを補間して前記宛先イメージを生成するステップを更に備える請求項３記載の方法。
　【請求項５】　前記アップスケーリング済イメージ中の画素データをＦＩＦＯ中に格納するステップをステップ（ｆ）とステップ（ｇ）の間に更に備える請求項４記載の方法。
　【請求項６】　ステップ（ｇ）は、補間のために少なくとも１本の現走査線および少なくとも１本の前走査線を使用するステップを備えており、前記現走査線および前記前走査線は、前記複数のソース走査線に含まれている、請求項４または５記載の方法。
　【請求項７】　前記ソース走査線のうちの少なくとも１本が現走査線として複数回使用される請求項６記載の方法。
　【請求項８】　線修飾子信号を供給して、前記ソース走査線のうちの前記少なくとも１本が現走査線として再度使用される時点を示すステップを更に備える請求項７記載の方法。
　【請求項９】　画素修飾子信号を供給して、ステップ（ｆ）で提供された画素データが次のソースイメージ画素データに対応する時点を示すステップを更に備える請求項８記載の方法。
　【請求項１０】　ソースイメージが一つ以上の前記ソースイメージフレームを含んでおり、前記ソースイメージに対応する宛先イメージが、前記ソースイメージフレームの各々に対応する宛先イメージフレームを生成することによって生成される、請求項１〜９のいずれか記載の方法。
　【請求項１１】　前記第２クロック信号は、この第２信号が前記第１クロック信号に同期されるようなクロック周期を有している、請求項１〜１０のいずれか記載の方法。
　【請求項１２】　前記第２クロック信号は、前記第１クロックのクロック周期の定数倍に等しいクロック周期を有しており、この定数は、(Htotal_src×Vtotal_src)／(Htotal_dst×Vtotal_dst)に等しく、ここで、Htotal_srcおよびHtotal_dstは、各ソース走査線中の画素の総数および各宛先線中の画素の総数をそれぞれ表しており、Vtotal_srcおよびVtotal_dstは、ソースイメージフレーム中の線の総数および宛先イメージフレーム中の線の総数をそれぞれ表している、請求項１１記載の方法。
　【請求項１３】　ソースイメージをアップスケーリングして宛先イメージを生成する回路であって、前記ソースイメージが複数のソース走査線を含み、前記複数のソース走査線の各々が複数のソース画素データを含み、前記宛先イメージが複数の宛先線を含み、前記複数の宛先線の各々が複数の宛先画素データを含んでおり、
　前記ソースイメージ中に含まれる前記複数のソース画素データを第１のクロック信号を用いて受信する受信手段と、
　第２のクロック信号を供給するクロック手段と、
　前記ソースイメージをアップスケーリングしてアップスケーリング済イメージを生成するアップスケーリング手段と、
を備え、
　前記アップスケーリング済イメージは、前記宛先イメージ中の宛先画素の数に等しい数の画素を含んでおり、前記アップスケーリング手段は、前記アップスケーリング済イメージに対応する画素データを前記第２クロック信号を用いて提供し、
　前記第２クロック信号は、前記アップスケーリング済イメージを表す前記画素データを提供する時間が前記ソースイメージを表す前記ソース画素データを受信する期間に等しくなるようなクロック周期を有している回路。
　【請求項１４】　前記アップスケーリング手段は、前記受信手段によって受信された前記複数のソース画素データを処理することにより水平方向及び垂直方向の双方で前記ソースイメージをアップスケーリングする、請求項１３記載の回路。
　【請求項１５】　前記アップスケーリング手段は、
　ラインバッファと、
　前記複数のソース画素データを前記ラインバッファに書き込む書込み手段と、
　前記ラインバッファ中の前記複数のソース画素データを読み出す読出し手段と、
を備えており、前記ラインバッファに記憶された画素データの一部を複製して前記アップスケーリング済イメージを提供し、前記アップスケーリング済イメージに対応する画素データが前記第２クロック信号を用いて提供される、請求項１３記載の回路。
　【請求項１６】　前記ラインバッファがデュアルポートメモリを備えており、前記読出し動作は、前記書込み手段が前記複数のソース画素データを書き込むポートとは異なるポートで開始されるようになっている、請求項１５記載の回路。
　【請求項１７】　前記ラインバッファがシングルポートＲＡＭを備えている請求項１５記載の回路。
　【請求項１８】　前記ラインバッファは、少なくとも２本のソース走査線の画素データを記憶するのに十分な記憶容量を有している、請求項１５、１６または１７記載の回路。
　【請求項１９】　前記アップスケーリング済イメージ中の画素データを補間して前記宛先イメージに対応する前記複数の画素データを生成する補間器を更に備える請求項１３〜１８のいずれか記載の回路。
　【請求項２０】　ソースイメージをアップスケーリングして宛先イメージを生成するアップスケーラ回路であって、前記ソースイメージが複数のソース走査線を含み、前記複数のソース走査線の各々が複数のソース画素データを含み、前記宛先イメージが複数の宛先線を含み、前記複数の宛先線の各々が複数の宛先画素データを含んでおり、
　前記複数のソース画素データをソースクロック信号を用いて所定のソースフレームレートで受信するデータシンクロナイザと、
　宛先クロック信号を生成するクロック信号発振器と、
　前記宛先クロック信号のなかの選択されたクロックサイクルに前記複数のソース画素データを受信して記憶するラインバッファと、
　前記複数のソース画素データが前記ラインバッファから読み出されるようにする制御ブロックであって、前記複数のソース画素データに加えて追加画素データを含んだアップスケーリング済イメージを発生させる制御ブロックと、
を備え、前記アップスケーリング済イメージは、前記宛先イメージ中の宛先イメージ画素データの数と同数の画素データを含んでおり、
　前記宛先クロック信号は、前記ソースフレームレートが前記宛先フレームレートと等しくなるようなクロック周期を有している、アップスケーラ回路。
　【請求項２１】　前記データシンクロナイザによって受信された前記複数のソース画素データを処理することにより水平方向及び垂直方向の双方で前記ソースイメージをアップスケーリングする請求項２０記載のアップスケーラ回路。
　【請求項２２】　前記ラインバッファから読み出された前画素データが複製される時点を示す画素修飾子信号を更に備える請求項２０記載のアップスケーラ回路。
　【請求項２３】　補間のために少なくとも１本の現走査線および少なくとも１本の前走査線を使用する補間器を更に備え、前記現走査線および前記前走査線は前記複数のソース走査線に含まれており、前記補間器は、前記複数のソース走査線のうちの１本を現走査線として２回以上使用する、請求項２０、２１または２２記載のアップスケーラ回路。
　【請求項２４】　前記ラインバッファは、少なくとも２本のソース走査線を記憶するのに十分な記憶容量を有するＲＡＭを備えている、請求項２０〜２３のいずれかに記載のアップスケーラ回路。
　【請求項２５】　ソースイメージを受信し、前記ソースイメージを表す複数のソース画素データを提供する受信手段と、
　前記受信手段に結合され、前記ソースイメージをアップスケーリングして、宛先イメージを表す複数の宛先画素データを生成するアップスケーラであって、前記複数のソース画素データをソースクロック信号を用いて所定のソースフレームレートで受信するデータシンクロナイザと、宛先クロック信号を生成するクロック信号発振器と、前記宛先クロック信号のなかの選択されたクロックサイクルに前記複数のソース画素データを受信するラインバッファと、前記複数のソース画素データが前記ラインバッファから読み出されるようにする制御ブロックであって前記アップスケーラに前記複数のソース画素データに加えて追加画素データを含んだ前記宛先イメージを生成させる制御ブロックと、を備え、前記宛先イメージは、所定の宛先フレームレートで生成され、前記宛先クロック信号は、前記ソースフレームレートが前記宛先フレームレートに等しくなるようなクロック周期を有している、アップスケーラと、
　前記宛先イメージを前記宛先フレームレートで表示する表示装置と、
を備えるイメージ表示システム。
　【請求項２６】　コンピュータシステム、テレビジョンシステム、ビデオカメラまたはディジタルカメラを備える請求項２５記載のシステム。
　【請求項２７】　前記アップスケーラは、前記データシンクロナイザによって受信された前記複数のソース画素データを処理することにより水平方向及び垂直方向の双方で前記ソースイメージをアップスケーリングする、請求項２５記載のシステム。
　【請求項２８】　ソースイメージを受信し、前記ソースイメージを表す複数のソース画素データを提供する受信手段と、
　前記受信手段に結合され、前記ソースイメージをアップスケーリングして宛先イメージを表す複数の宛先画素データを生成するアップスケーラであって、前記複数のソース画素データをソースクロック信号を用いて所定のソースフレームレートで受信するデータシンクロナイザと、宛先クロック信号を生成するクロック信号発振器と、前記宛先クロック信号のなかの選択されたクロックサイクルに前記複数のソース画素データを受信するラインバッファと、前記複数のソース画素データが前記ラインバッファから読み出されるようにする制御ブロックであって前記アップスケーラに前記複数のソース画素データに加えて追加画素データを含んだ前記宛先イメージを生成させる制御ブロックと、を備え、前記宛先イメージは、所定の宛先フレームレートで生成され、前記宛先クロック信号は、前記ソースフレームレートが前記宛先フレームレートに等しくなるようなクロック周期を有している、アップスケーラと、
　前記宛先イメージを前記宛先フレームレートで表示する表示装置と、
を備えるディジタル表示装置。
　【請求項２９】　前記アップスケーラは、前記データシンクロナイザによって受信された前記複数のソース画素データを処理することにより水平方向及び垂直方向の双方で前記ソースイメージをアップスケーリングする、請求項２８記載のディジタル表示装置。
　【請求項３０】　イメージを表示するコンピュータシステムであって、
　バスに結合された中央処理装置（ＣＰＵ）と、
　前記バスに結合されたランダムアクセスメモリと、
　前記バスに結合され、ソースイメージを受信して、前記ソースイメージを表す複数のソース画素データを提供する受信手段と、
　前記受信手段に結合され、前記ソースイメージをアップスケーリングして、宛先イメージを表す複数の宛先画素データを生成するアップスケーラであって、前記複数のソース画素データをソースクロック信号を用いて所定のソースフレームレートで受信するデータシンクロナイザと、宛先クロック信号を生成するクロック信号発振器と、前記宛先クロック信号のなかの選択されたクロックサイクルに前記複数のソース画素データを受信するラインバッファと、前記複数のソース画素データが前記ラインバッファから読み出されるようにする制御ブロックであって前記アップスケーラに前記複数のソース画素データに加えて追加画素データを含んだ前記宛先イメージを生成させる制御ブロックと、を備え、前記宛先イメージは、所定の宛先フレームレートで生成され、前記宛先クロック信号は、前記ソースフレームレートが前記宛先フレームレートに等しくなるようなクロック周期を有している、アップスケーラと、
　前記宛先イメージを前記宛先フレームレートで表示する表示画面と、
を備えているコンピュータシステム。
　【請求項３１】　前記アップスケーラは、前記データシンクロナイザによって受信された前記複数のソース画素データを処理することにより水平方向及び垂直方向の双方で前記ソースイメージをアップスケーリングする、請求項３０記載のコンピュータシステム。
　
第３．当事者の主張及び証拠方法
１．請求人
　（ａ）請求の趣旨及び理由
　本件発明１から本件発明３１までは、いずれも、特許法第２９条第２項の規定により特許を受けることができないものであり、特許法第１２３条第１項第２号の規定に該当し、本件特許は無効とすべきものである。
　（ｂ）証拠方法
　　甲第１号証：特開平７−７７２３号公報
　　甲第２号証：米国特許第５３４９３８５号明細書
　
２．被請求人
　（ａ）答弁の趣旨及び理由
　本件発明１から本件発明３１までは、いずれも、特許法第２９条第２項の規定には該当せず、本件審判請求は成り立たない。
　（ｂ）証拠方法
　　乙第１号証：「テレビ技術教科書［上］」、日本放送協会編、日本放送　　　　　　　　出版協会、１９８９年、第１頁〜第１３頁
　
第４．請求および答弁の理由の詳細
１．請求人
　本件発明１は、甲第１号証及び甲第２号証に記載された発明に基づいて当業者が容易に発明をすることができたものである。
　本件発明２から本件発明３１までも、本件発明１と同様の理由により、甲第１号証及び甲第２号証に記載された発明に基づいて当業者が容易に発明をすることができたものである。
（１）相違点（本件発明１と甲第１号証）
　本件発明１が「第２クロック信号は、宛先イメージフレームを表す複数の宛先画素データを提供する時間がソースイメージフレームを表す複数のソース画素データを受信する期間に等しくなるようなクロック周期を有するように生成される」（構成Ｇ）のに対し、甲第１号証では、読出クロックが書き込みクロックの約４／３倍の周波数を持つように生成される点。
（２）甲第２号証（構成Ｇの開示）
　甲第２号証には、相違点に係る構成（構成Ｇ）が開示されている。
　（ａ）甲第２号証は、525本インタレース（60フィールド／秒）を1125本インタレース（60フィールド／秒）に変換する。異なるフォーマットを持つ入出力の間でフレームレートを等しくする技術が開示されている。
　（ｂ）入力と出力が共にインタレース形式である場合において、両者の垂直スキャンレートが等しいときは、フレームレートも当然に等しくなる。「フレームレート」と「垂直スキャンレート」が別個の概念であることは、入出力間でフレームレートを等しくすることの開示を妨げるものではない。
（３）甲第１号証と甲第２号証との組合せ（困難性なし）
　甲第２号証を甲第１号証に組み合せることに困難性はない。
（３−１）技術分野の同一性
　（ａ）甲第２号証は、フォーマット変換技術（イメージの拡大・縮小を含む）である点で、甲第１号証と同一の技術分野に属する。
　（ｂ）甲第１号証の第１実施例（段落0017〜段落0030）もイメージの一部が失われる（アスペクト比は維持する）構成であるので、甲第２号証が「イメージをクロッピングしてアスペクト比を維持する」構成であることは、甲第１号証との組合せを妨げるものではない。
（３−２）読出クロックの周期の調整（調整あり）
　525本インタレース（入力）を1125本インタレース（出力）に変換する例では、63.55μ秒で書き込み29.66μ秒で読み出しており、入出力間で垂直走査周波数（フレームレート）を等しくするために、走査線数の増加割合に応じて読出クロックの周期を調整（短く）している（陳述要領書４頁７行〜10行）。
（３−３）クロックの共通性（２つのクロック周波数の大小関係が共通）
　甲第１号証および甲第２号証は、読出クロックが書込クロックの周波数以上の周波数を持つ点で共通している（陳述要領書６頁１行〜４行）。
（４）まとめ
　特許発明１は、甲第１号証に甲第２号証を適用して当業者が容易に発明をすることができたものである。
　
２．被請求人
　本件発明１から本件発明３１までは、いずれも、甲第１号証及び甲第２号証に記載された発明に基づいて当業者が容易に発明をすることができたものではない。
（１）相違点
　異論はない。
（２）甲第２号証の開示技術（構成Ｇの開示なし）
　甲第２号証には、相違点に係る構成（構成Ｇ）は開示されていない。
　（ａ）甲第２号証は、ある入力フォーマット（所定の垂直走査周波数）を、固定の出力フォーマット（同じ垂直走査周波数）に変換する走査変換装置である。具体的には、複数の入力フォーマット「525本インタレース、1125本インタレース、1050本プログレッシブまたはインタレース、750本インタレースなど（いずれも、60フィールド／秒）」を、固定の出力フォーマット「1125本プログレッシブ（60フレーム／秒）」に変換する。入力が全て60フィールド／秒であるのに対して、出力は60フレーム／秒である。入出力間で同じフレームレートを用いてはいない。
　（ｂ）「フレームレート」と「垂直スキャンレート」とは別個の概念である。入出力間で同じであるのは垂直走査周波数であってフレームレートではない。
　（ｃ）入力が「1050本プログレッシブ」の場合は入出力間でフレームレートが一致するが、これは、たまたま一致したに過ぎない（作為的に一致させたものではない）。このことは、「1050本プログレッシブ」が単独記載ではなく並記であることからも、窺える。
（３）甲第１号証と甲第２号証との組合せ（困難）
　甲第１号証に甲第２号証を組み合わせることはできない。
（３−１）技術分野の同一性（正反対の技術）
　（ａ）甲第１号証の「イメージの拡大・縮小」と甲第２号証の「フォーマット変換」とは別個の技術である。技術分野は同一ではない。
　（ｂ）入力イメージを失わない（アスペクト比を変更する）甲第１号証と、入力信号を垂直方向にクロッピングする（アスペクト比を維持する）甲第２号証とは、正反対の技術である。
（３−２）読出クロックの周期の調整（調整なし）
　（ａ）甲第１号証における動機付けの欠如
　甲第１号証の読出クロックの周波数調整（約４／３倍）は、入力イメージと表示画面の各アスペクト比の関係に基づき設定するものである。「拡大・縮小」前のイメージに正しい真円率を与えて「拡大・縮小」後の歪みを抑えるものであり、これを変更すると、出力イメージは歪んでしまう。イメージの歪みを甘受してまで読出クロックの周波数を変更する動機付けはない。
　（ｂ）甲第２号証における動機付けの欠如
　甲第２号証には、入出力間で垂直走査周波数（フレームレート）を等しくするために、読出クロック信号の周期を調整することは開示されていない。
　（ｂ１）入力信号の垂直同期パルスをそのまま出力信号の垂直同期パルスとして使用して入出力間で垂直走査周波数を等しくするのであり（甲２：３欄68行〜４欄２行）、クロック信号の周期を調整して等しくするのではない。仮に、走査線数の増加割合に応じて読出クロック周期を調整（短く）したからといって、垂直走査周波数が入出力間で等しくなるわけでもない。
　（ｂ２）「1125／A、1125／B、1125／C．．．1125／D」（甲２：３欄45行〜50行）の除数「A、B、C．．．」が入力信号の走査線数であるとの記載はない。63.55 μ秒で書き込み29.66μ秒で読み出す例（補間比2.14＝1125／525。必要なラインバッファの記憶容量に関して最悪のケース（甲２：４欄41行〜43行））は読み出し時間に関する単なる一例である。クロック周波数について言及するものではない。
（３−３）クロックの共通性（対象の相違）
　甲第１号証は「フィールドメモリ」に対するクロックである一方、甲第２号証は「ラインメモリ」に対するクロックである。クロック自体に違いがあり、共通するとは言えない。
　加えて、甲第２号証の「本発明に係るスキャンコンバータはフレームメモリを使用しない」（２欄47行〜48行）との記載は、甲第１号証（フィールドメモリを使用する）との組合せを妨げるものである。
（４）まとめ
　甲第１号証に甲第２号証を適用して特許発明１に想到することは、当業者にとって容易とは言えない。
　
第５．当審の判断
１．甲各号証の記載
（１）甲第１号証
（１−１）甲第１号証には、以下の記載が認められる。
　　（ア）「本発明は映像信号のディジタル処理に係り、特に、映像信号によって得られる映像のアスペクト比と表示装置における画面のアスペクト比が異なる場合でも、映像を任意の大きさに圧縮、拡大して、表示装置の画面のアスペクト比に合致させることにより、映像を画面に違和感なく表示させることができる映像圧縮拡大回路に関するものである。」（段落0001）
　　（イ）「【課題を解決するための手段】本発明は、ライン単位で制御可能なメモリ手段と、設定された拡大率に応じたライン周期で再度同一ラインを読みだすよう制御するための垂直拡大制御手段と、設定された拡大率に応じた画素周期で再度同一画素を読みだすよう制御するための水平拡大制御手段と、前記メモリ手段の書き込みクロックより前記書き込みクロック周波数以上の高い周波数の読みだしクロックを生成するクロック発生手段と、前記水平拡大制御手段の出力信号と前記垂直拡大制御手段の出力信号と前記クロック生成手段の出力信号を合成し前記メモリ手段の制御信号を生成する合成手段と、を備えることにより達成できる。」（段落0013）
　　（ウ）「【作用】前記メモリ手段は入力映像信号を前記書き込みクロックに従って書き込む。この時、入力映像信号はライン単位で管理されて書き込まれる。一方、垂直拡大制御手段は、設定された拡大率に従って前記メモリ手段の読みだしに関するライン周期を演算によって求め、制御信号を出力する。同様に水平拡大制御手段は、設定された拡大率に従って前記メモリ手段の読みだしに関する画素周期を演算によって求め、制御信号を出力する。また、クロック発生手段は入力された書き込みクロックから、映像の水平圧縮率にしたがって新たな読みだしクロックを生成する。前記合成手段は前記垂直拡大制御手段と前記水平拡大制御手段からの制御信号と前記読みだしクロックとを合成し、前記メモリ手段に供給する。」（段落0014）
　　（エ）「一般的には、１６：９のアスペクト比を持った画面に、４：３のアスペクト比を持った映像を正しい真円率を持って表示する場合、新たな読みだしクロックを前記書き込みクロックの４／３倍の周波数とし、拡大率を１倍に設定すると前記メモリ手段のライン単位で再度同一ラインを読みだす周期と、画素単位で再度同一画素を読みだす周期は無限大となり、単に読みだしクロックが４／３倍の周波数になったこととなり、映像を水平方向に圧縮して表示することとなる。したがって、１６：９のアスペクト比を持った画面に、４：３のアスペクト比を持った映像がはめ込まれたかたちとなる。」（段落0015）
　　（オ）「大きな拡大率を設定した場合、例えば４／３倍を例にとると、前記垂直拡大制御手段によって、ライン単位で再度同一のラインを読みだす周期は４ラインに設定され、４ラインに１回同一ラインが読みだされる。また、前記水平拡大制御手段は同様に４画素に１画素同一画素を読みだすように制御し、従って、垂直水平方向とも４／３倍に拡大された映像信号が出力される。前記設定値の指定を変えることによって任意の拡大率を得ることができる。」（段落0016）
　　（カ）「図１において、入力端子１０１から入力された映像信号は、入力端子１１８からの書き込みクロックによってラインごとに管理され、順次フィールドメモリ１０３に書き込まれる。クロック発生回路１１９は、入力された書き込みクロックの約４／３倍の周波数を持つ読みだしクロックを発生し、合成回路１２２を通してフィールドメモリ１０３に供給する。従って、映像が水平方向に圧縮された映像信号がフィールドメモリ１０３より読みだされることとなる。垂直拡大制御回路１１０は、拡大率に応じたライン周期でフィールドメモリ１０３から映像信号を読みだすよう、合成回路１２２を介して制御する。また、同様の周期で垂直拡大回路１０４に含まれる１ラインメモリ１０５の書き込みを停止させ、フィールドメモリ１０３の出力信号のライン遅延出力を得る。」（段落0018）
　　（キ）「図３は垂直方向に４／３倍に拡大する場合の走査線の様子を示す説明図である。（ｂ）はフィールドメモリ１０３の出力信号であり、メモリ制御回路１１１によるラインリセット（ａ）のタイミングで同一走査線が繰返し読みだされる。（ｃ）は１ラインメモリ１０５の書き込み禁止制御信号でラインリセット（ａ）の１ライン前で書き込みを停止させ、１ラインメモリ１０５の出力信号（ｄ）を得る。この結果、垂直補間回路１０６には上下２つの走査線の信号が供給されることとなる。すなわち、（ｂ）と（ｄ）は必ず隣合わせの走査線の信号となる。」（段落0019）
　　（ク）「この様に、本実施例では、フィールドメモリ１０３と１ラインメモリ１０５等を用いることによって、アスペクト比が４：３の映像をアスペクト比が１６：９の画面に表示させるために映像を水平方向に一旦圧縮し、同時に、映像を垂直方向及び水平方向に任意の大きさに拡大することが、簡単な回路構成で実現できる。」（段落0026）
　　（ケ）「前述の実施例では、垂直拡大制御回路１１０と水平拡大制御回路１１３によって、映像全体を垂直方向、水平方向とも任意の大きさに圧縮、拡大することができた。これは、現行方式の映像信号による映像のうち、レターボックスタイプの映画のような横長の映像をアスペクト比が１６：９の画面を持った表示装置に映す際、無信号の黒帯部分を少なくするうえで大きな効果があった。しかしながら、通常のアスペクト比が４：３の映像では、拡大することによって画面からはみ出し、見えなくなってしまう部分も大きい。さらには、レターボックスの映像においても、そのサイズによっては、拡大した場合に、上下のサイズを合わせることによって左右の映像が見えなくなったり、左右のサイズを合わせることによって上下に黒帯の部分が残ったりして、違和感を与えることがあった。」（段落0031）
（１−２）上記記載によれば、要約、以下のことが認められる。
　（ａ）映像アスペクト比と画面アスペクト比が異なる場合において、映像を任意の大きさに圧縮・拡大することにより画面のアスペクト比に合致させて、映像を画面に違和感なく表示する。（記載ア）
　（ｂ）４：３の映像を１６：９の画面に正しい真円率を持って表示する場合には、映像を水平方向に一旦圧縮し、同時に、映像を垂直方向及び水平方向に任意の大きさに拡大する。そのために、フィールドメモリ１０３に対する読出クロックを書込クロックの４／３倍の周波数とする。新たな読出クロックは、書込クロックから映像の水平圧縮率にしたがって生成される。（記載イ、ウ、エ、カ、キ、ク）
　（ｃ）各拡大率について、以下のことが認められる
　（ｃ１）拡大率を１倍に設定した場合には、単に読出クロックの周波数が４／３倍になっただけであり、映像を水平方向に圧縮して表示することとなる。したがって、１６：９の画面に４：３の映像がはめ込まれたかたちとなる。（記載エ、図８（ａ））
　（ｃ２）拡大率を４／３倍に設定した場合には、ライン周期（再度同一のラインを読み出す周期）は４ラインに設定され、４ラインに１回同一ラインが読みだされる。また、同様に、４画素に１画素同一画素が読みだされる。従って、垂直方向および水平方向とも４／３倍に拡大された映像信号が出力される。（記載オ）
　ただし、この場合は、垂直方向は画面からはみ出し見えなくなってしまう部分が大きい（段落0031、図８（ｂ））。もっとも、このときの映像がレターボックス映像であるときは、同映像の黒帯部分を少なくするうえで大きな効果がある。（記載ケ）
　（ｃ３）拡大率を３／２倍に設定した場合には、垂直方向および水平方向とも画面から欠ける。このときの映像がレターボックス映像であるときは、垂直方向のサイズは画面に一致する（図８（ｅ））。
（２）甲第２号証の記載
（２−１）甲第２号証には、以下の記載が認められる。
　　（コ）発明の要約
　「Briefly, the scan converter according to the invention does not employ a frame store, but instead derives the current displayed field or frame by interpolation from a current input field. The same vertical scan frequency is used for the input and the output, whereby the input and output, even though having a different number of lines, are physically scanning in the same place, vertically, such that only a few lines of storage are needed to accomplish conversion with results at least as good, and in some respects better, than that obtained when the information is derived from a stored frame. Based on the number of lines in the output display, which is read into the converter under external control, the circuit recognizes the number of lines in the input and automatically derives the appropriate interpolation routine to make the conversion to the desired fixed output format.」（２欄46行〜62行）
　　（サ）基本的構成ブロック
　「Referring to FIG. 1, the scan converter according to the invention comprises an input filter section 10 for the three components Y, R-Y and B-Y of an input video signal. The input signal may have any one of several currently used formats including 1125-line interlaced, 1050-line progressive or interlaced, 750-line progressive, or 525-line interlaced. The filtered input signal is then applied to analog-to-digital converters 12, one for each component, to an interpolator, memory and microcontroller system 14, and to digital-to-analog converters and video summers 16 for producing three analog output video components in a format different from the input format.」（３欄12行〜24行）
　　（シ）記述例（525−1125変換例）
　「The system will be described in the context of converting a 525-line interlaced input format at a vertical scan rate of 60 fields/sec. to an 1125-line interlaced outpu format, which in accordance with an important aspect of the invention also has a vertical scan rate of 60 fields/sec. 」（３欄26行〜31行）
　　（ス）ブロックの同期
　「The operation of these basic building blocks is synchronized with timing signals produced by a timing generator 20 which, in turn, are locked to the sync pulses of the input by a genlock circuit 22 of known construction including a sync separator 24 for stripping H and V sync pulses from the luminance component of the input signal, a voltage controlled oscillator (VCO) 26 and a phase lock loop 28. The H and V pulses derived by sync separator 24 are applied to timing generator 20, along with the output of VCO 28, and are also applied to a block 30 labeled Auto Line Number, along with an 1125 line signal produced by an 1125 lines sync generator 32 synchronized to timing generator 20. Based on a fixed 1125-line output and several different input formats, identified as A, B, C . . . etc., the following interpolation ratios or patterns are obtainable:　1125／A，1125／B，1125／C . . .1125／D」（３欄32行〜50行）
　　（セ）ラインナンバー回路30
　「Otherwise stated, the function of block 30, given the number of lines there are to be in the output format, is to recognize the number of lines in the input (525 in the present example) to automatically derive the appropriate interpolator routine to cause interpolator 14 to make the conversion to an 1125 line progressive output format at a 60 fields/sec. vertical scan rate. An external control 34, a user-controlled switch that determines what output format is to be used, tells the Auto Line Number circuit 30 how many lines the output format is to have which, in turn, affects the interpolation ratio, so that it knows how many horizontal sync pulses it needs to generate for each vertical sync pulse.」（３欄55行〜67行）
　「That the input and output scan frequencies are the same is insured by passing the vertical synch pulses derived from the input signal through block 30. The vertical sync pulses and the required number of horizontal sync pulses are applied via line 36 to the interpolator 14 in which the desired conversion is performed.」（３欄68行〜４欄５行）
　　（ソ）FIG.1
　「Staying with the example used in describing FIG. 1, six successive lines of the analog luminance component of a 525-line interlaced signal at 60 fields/sec., after suitable filtering, are successively applied to an analog-to-digital converter 12' controlled by a sampling clock derived from a timing generator synchronized with the H and V pulses of the luminance signal, such as the timing generator 20 shown in FIG. 1.　The 8-bit digital output signals of the A/D converter, representing the six successive lines, are successively read into six digital delay elements 40, 42, 44, 46, 48 and 50, under control of a write clock synchronized with the vertical line rate and applied to the delay elements via a six-element select switch 52 and a 10-bit address counter 54. Each of these delay elements, labeled line 0, line 1, line 2, . . . line 5, respectively, has one horizontal line duration at the 525 line rate.　Based on the 525-line input and an 1125-line output the auto line number 30 selects the appropriate interpolation ratio or pattern which, in turn, selects the necessary timing to read and write the memory buffers 40, 42, 44, . . . 46, 48 and 50.　The relationship between the rate at which the lines are written and the rate at which the lines are read is the aforementioned interpolation ratio or pattern. In the present example, which represents a worst case as respects the required amount of line buffer storage, a ratio or pattern of 2.14 will be selected from memory and as a result lines will be written at 63.55 μsec and read at 29.66 μsec.　This means that 2.14 lines at the high definition rate are formed for each NTSC line interval.」（４欄17行〜47行）
　　（タ）合成（synthesizing）による補間
　「The information for the current output field image is derived by interpolation from the current field by synthesizing high definition output lines at the 1125-line rate from a number of adjacent (preceding and following) NTSC lines 0, 1, 2, etc. according to the expression 
　No=K1・line 0+K2・line 1+K3・line 2+ . . . +Km・line n
 where the factors K are coefficients that determine the specific contributions from each of the NTSC television lines required to formulate the high definition 1125 output line No. Under control of a 1125 line read clock (derived from block 30 in FIG. 1) applied to the one-line memories 40-50 via the multiplexed select switch 52 and address counter 54, the information stored in an adjacent four of the memories is read out and applied to respective input terminals of a 6-to-4 by 8 multiplexer 56, while at the same time information is written into one of the remaining two of the one-line memories.」（４欄48行〜65行）
　　（チ）MUX、LUT、A/D、VIDEO SUMMER
　「Each of the selected current four lines of information, which appear at respective output terminals of MUX56, is fed to a respective look-up table 58 (LUT). The look-up tables contain the results of the coefficients that are implemented on the time-base-corrected signals. The values of these coefficients determine the weighting or contribution of the line to any high definition line. The four digital output signals from the four LUTS are applied to the inputs of respective digital-to-analog converters 60, 62, 64 and 66, the outputs of which are mathematically summed, with application of the individual coefficients, in a network of video summers represented by resistors 68, 70, 72 and 74. The sum signal produced at the connected output terminals of the network is applied to the inverting terminal of an operational amplifier 76; a composite sync signal consisting of the 60 fields/sec. vertical sync pulses derived from the input signal by the GENLOCK system 22 and horizontal sync pulses produced by sync generator 32 (FIG. 1) is applied to the non-inverting input.」（４欄66行〜５欄17行）
　　（ツ）出力信号（terminal 78）
　「Each output line produced at output terminal 78 is always physically located, on the display screen, between two input lines and its information is obtained by adding the information from these two lines in the proper proportions, represented by the coefficients alluded to earlier. The sum of the proportions is always equal to one, and the ratio of the proportions is equal to the distance on the screen from the output lines; i.e., if the output line is 1/4 of the distance from line A to line B of the input, it will take 3/4 of the signal from line A and 1/4 of the signal from line B. This principle is followed regardless of whether the fields of either the input or output are interlaced. 」（５欄17行〜29行）
　　（テ）FIG.3
　「FIG. 3 shows schematically how four NTSC input lines are interpolated to produce the 1125-line output format. In the uppermost diagram, lines 0, 1, 2 and 3 are being interpolated, to produce two high definition lines, while at the same time line 5 is being written into memory. Next, lines 1 through 4 are interpolated to produce two more high definition lines, while line 0 is being written into memory. The sequence continues until seven NTSC lines have been read out and fifteen high definition lines have been produced, whereupon the sequence is repeated, as indicated in the lower diagram. As each picture element within the output line number is being structured, its time phasing, relative to the input 525-line contributing samples, progressively alters the ratio of the proportions of the contributions from each of the input lines required to formulate the high definition output line. 」（５欄30行〜46行）
　　（ト）ラインメモリの個数（reqired storage）
　「While only two stored input lines of information are needed at any given instant to produce one output line, the actual implementation requires storage of more than two because of the necessity for clocking the information into one line store at one rate while a previous line is being clocked out of another store at another rate. Generally, line stores cannot be loaded and unloaded at the same time and cannot be clocked at two different rates. Also, since an output line may start in the middle of the time interval of an input line, some additional storage is needed to allow the lines to operate in full line increments (since the input and output are not synchronous). As a consequence of these two factors, it is necessary to provide several line stores even though only two lines of information are really needed.」（５欄47行〜61行）
　　（ナ）出力がフレーム（progressive）
　「it is capable of converting any of several different input formats to one of several different output formats, provided, always, that the input and output vertical scan frequencies are the same. For example, if the output is 1125-line progressive at 60 frames/sec., then the inputs that can be handled (in addition to 525-line interlaced already discussed) would be 1125-interlaced, 1050-line progressive or interlaced, or 750-line interlaced--all at 60 fields/sec. vertical scan rate.」（５欄64行〜６欄５行）
　「If・・・the output is 1125-line, 59.94 frames/sec., progressive, then the output horizontal scan frequency is 67.4325 kHz. If the input were 1050-line, 59.94 frames/sec. progressive, the horizontal scan frequency would be 62.937 KHz.」（６欄10行〜14行）
　　（ニ）アスペクト比、クロッピング、画寄せ
　「Since the input to the present scan converter is fixed, its aspect ratio will have to be preserved; consequently, cropping vertically along either side of the image is necessary. However, the image can be shifted to one side or the other in order to leave space for additional information, such as Picture in a Picture.」（６欄15行〜20行）
（２−２）上記記載によれば、要約、以下のことが認められる。
　（ａ）入力信号と出力信号の垂直走査周波数（垂直スキャンレート）が同じという条件のもとで、任意の入力フォーマットを固定した出力フォーマットに変換する走査変換器を提供する。入力信号と出力信号は常に同じ垂直走査周波数を有する点が重要である。（記載コ）
　（ｂ）出力がフィールドである例（FIG.1の例）では、「525本インタレース（60フィールド／秒）」（入力）を「1125本インタレース（60フィールド／秒）」（出力）に変換する。出力がフレームである例では、「525本インタレース、1125本インタレース、1050本プログレッシブ、1050本インタレース、750本インタレース（いずれも60フィールド／秒）」（入力）を「1125本プログレッシブ（60フレーム／秒）」（出力）に変換する。（記載サ）
　（ｃ）出力がフィールドである例（FIG.1の例）の詳細（記載シ）
　（ｃ１）基本的構成ブロック（記載サ）
　入力信号（３成分）は入力フィルタ部10を経てＡ／Ｄ変換器12に供給された後、補間器14に供給され、更に、Ｄ／Ａ変換・映像加算器16 に供給される。Ｄ／Ａ変換・映像加算器16 は、入力フォーマットとは異なる出力フォーマットで出力映像信号（３成分）を生成する。
　（ｃ２）ブロックの同期（記載ス）
　GENLOCK 回路22（同期パルス分離器24）は、輝度成分から水平及び垂直同期パルスを取り出し、タイミング発生器20とラインナンバー回路30に供給する。タイミング発生器20はGENLOCK 回路22（電圧制御発振器28）の出力を受けてタイミング信号を生成し、これにより基本的構成ブロック（10〜16）を同期する（結局、入力信号の同期パルスにロックされる）。1125本同期信号発生器32はタイミング発生器20に同期された1125本同期信号を生成する。　
　（ｃ３）ラインナンバー回路、補間ルーチンの取得（記載セ）
　ラインナンバー回路30は、入力信号中のライン数(本例では525本。同期パルスから自動認識）と出力フォーマットが有すべきライン数（本例では1125本。外部制御装置34が与える）とから補間比を選択し、遅延素子を読み書きするタイミング、読み書きするレートの開係など適切な補間ルーチンを取得して望ましい変換を補間器14に実行させる。
　入出力の走査周波数が同じことは、入力信号の垂直同期パルスがラインナンバー回路30を通過することによって保証される。垂直同期パルスおよび必要な数の水平同期パルスはライン36を介して補間器14にも供給される。
　（ｃ４）補間器（記載ソ）
　Ａ／Ｄ変換器12はサンプリングクロック（タイミング発生器20が生成）により輝度成分を８ビットディジタル信号に変換する。その連続する６本のラインは、垂直ラインレートに同期した書込クロックの制御の下で、選択スイッチ52とアドレスカウンタ54を介して、６個の遅延素子（40〜50。525本レートにて１本の水平ライン持続時間を有する。）に連続して書き込まれる。
　隣接する４個の遅延素子から、1125本読出クロック（ラインナンバー回路30から取得）の制御の下で、選択スイッチ52とアドレスカウンタ54を介して、マルチプレクサ 56に読み出される（この間、残り２個の一方の遅延素子が書き込まれる）。
　FIG.2によれば、６素子選択スイッチ52は、選択信号（SELECT）により、クロック信号（WRITE　CLOCK、READ　CLOCK）を切り換えるとともに、クロック信号を供給する遅延素子を選択することが見てとれる。
　（ｃ５）補間処理１（記載ソ）
　本例は、入力「525本インタレース（60フィールド／秒）」を出力「1125本インタレース（60フィールド／秒）に変換するので、補間比は2.14（1125／525）である。
　１ラインを63.55マイクロ秒（NTSC 水平走査期間）で書き込み、29.66マイクロ秒で読み出す。これは、各NTSC 水平走査期間ごとに2.14本の出力ライン（高精細ライン）を生成することを意味する。
　ライン０〜３が補間されて２本の高精細ラインが生成されると同時に、ライン５が書き込まれる。次に、ライン１〜４が補間され、更に２本の高精細ラインが生成される一方で、ライン０が書き込まれる。７本のNTSCラインを読み書きし15本の高精細ラインを生成する手順を繰り返し実行する。
　（ｃ６）補間処理２（記載チ、テ）
　読み出された４本のライン情報はそれぞれルックアップテーブル58に供給された後Ｄ／Ａ変換器（60〜66）に供給される。ルックアップテーブルは、時間軸補正された信号に乗せられる係数（高精細ラインに対する当該ラインの重み付け又は寄与度）の結果を含む。
　Ｄ／Ａ変換器の各出力は、映像加算器網（抵抗器68〜74）により個々の係数を適用して加算され、その和信号と複合同期信号（垂直同期パルスと1125本水平同期パルスとからなる）が合成され出力端子78に生成される。
　（ｃ７）ラインの配置（記載ツ）
　出力端子78に生成される各出力ラインは、表示画面上において常に２本の入力ライン間に物理的に配置される。そのラインの情報は上記２本のラインからの情報を適切な割合で加算することにより得られる。割合の合計は常に１に等しく割合の比は画面上での出力ラインからの距離に等しい。
　（ｃ８）ラインメモリの個数（記載ト）
　１本の出力ラインを生成するためには実際には２本の入力ラインしか必要ではないのだが、実装には３本分以上の記憶容量が必要となる。これは、先行するライン情報があるラインメモリからあるレートで読み出されている（is　being　clocked）間に、当該ライン情報を別のラインメモリに別のレートで格納する（clocking　into）必要があるからである。すなわち、
　ラインメモリは同時に読み書きすることができず、また、異なる二つのレートでクロック同期することもできないこと。
　入力の時間間隔の中央で出力を開始してもよいところ、入力と出力とが非同期であるために、それらのラインを用いて完全なライン単位での増分を可能にするためには、追加の記憶容量がいくらか必要になること
　これらの二つの要因から、数ライン分の記憶装置を用意する必要がある。
　（ｃ９）アスペクト比、クロッピング、画寄せ（記載ニ）
　この走査変換器への入力は固定されているので、そのアスペクト比を維持する必要がある。したがって、イメージの一方の辺に沿って垂直方向にクロッビングを行うことが必要になる。ただし、追加の情報(ピクチャ・イン・ピクチャ)のスペースを残すため、イメージをいずれかー方に寄せることも可能である。これらの選択はユーザにゆだねられる。
　（ｄ）出力がフレームである例の詳細（記載ナ）
　入力「1050本プログレッシブ（60フィールド／秒）」を出力「1125本プログレッシブ（60フレーム／秒）に変換する。この場合、入力の水平走査周波数は62.937kHzとなり、出力の水平走査周波数は67.4325kHzである。
　
２．本件各発明の「アップスケーリング」
　（ａ）特許明細書には、以下の記載が認められる。
　　（あ）「このような表示の間に、グラフィックスシステムは、イメージをアップスケーリングしなければならない場合がある。アップスケーリング（upscaling）が必要とされる理由は幾つかある。例えば、ソースイメージがある解像度（例えば、ＣＤ−ＲＯＭデコーダからの１６０×１２０サイズのイメージデータ）で与えられ、イメージをそれより大きな表示画面（例えば、６４０×４８０ＣＲＴ画面）上に表示しなければならない場合がある。大きな表示面積の長所を活かすために、グラフィックスシステムは、イメージをアップスケーリングすることがある。」（段落0003）
　　（い）「さらに、ユーザインタフェースの進歩に伴って、グラフィックスシステムのユーザは、ソースイメージのアスペクト比を維持することなくイメージをリサイズすることを希望する場合もある。すなわち、イメージを長さおよび幅に関する様々な比率でアップスケーリングしなければならない場合がある。したがって、ユーザは、長さ寸法を２倍にする一方で幅寸法を比率１．５でアップスケーリングするように指定することがある。良好に設計されたグラフィックスシステムは、ユーザのこのような様々な要求を満たすことができるはずである。」（段落0005）
　　（う）「しかしながら、ソースイメージ画素データの一部は複数回提供（転送）される。具体的には、ソースイメージ走査線の一部が反復（複製）され、各走査線内の画素データの一部も反復（複製）される。」（段落0013）
　　（え）「ステップ２３０では、ソースイメージがアップスケーリングされる。ある態様では、水平および垂直アップスケーリングが、画素データの複製（反復）によって実行される。しかしながら、本発明の範囲と趣旨から逸脱することなく他のアップスケーリング技術を使用する方法は、当業者には明らかである。アップスケーリング済イメージのための追加画素データが、このステップで生成される。」（データ0065）
　（ｂ）上記各記載によれば、本件各発明の「アップスケーリング」の実質は、走査線または画素を追加してソースイメージの走査線の数または各走査線内の画素の数を様々な比率で増加することであり、その増加の態様の一つは、ソースイメージの走査線の一部または各走査線内の画素データの一部を反復（複製）して使用することであることが認められる。
　
３．本件発明１について
（１）特許発明１と甲第１号証（請求人の主張）
　まず、請求人が本件発明１についてする主張につき検討をする。
（１−１）本件発明１と甲第１号証との対比
　（ａ）甲第１号証では、拡大率を４／３倍に設定した場合において、４ラインに１回同一ラインを読み出し、４画素に１画素同一画素を読み出すことにより（ライン周期および画素周期はともに４）、垂直方向および水平方向とも４／３倍に拡大した映像信号を出力する。
　本件発明１にいう「ソースイメージをアップスケーリングして宛先イメージを生成する方法」が開示されている。ここで、ソースイメージは「フィールドメモリ103」に記憶されるものである。
　（ｂ）甲第１号証には、ディジタル化した映像信号を入出力の対象としている点が記載されており（段落0017など）、このようなディジタル化した映像信号が複数の走査線を含むこと、及び複数の走査線の各々が複数の画素データを含むことは周知の事項である。
　本件発明１にいう「ソースイメージフレームが複数のソース走査線を含み、複数のソース走査線の各々が複数のソース画素データを含み、宛先イメージフレームが複数の宛先線を含み、複数の宛先線の各々が複数の宛先画素データを含んでおり」が開示されている。
　（ｃ）甲第１号証では、映像信号（入力端子101）は書込クロックによってラインごとに管理され、順次フィールドメモリ103に書き込まれる。
　本件発明１にいう「（ａ）前記ソースイメージフレーム中に含まれる複数のソース画素データを第１のクロック信号を用いて受信するステップ」が開示されている。
　（ｄ）甲第１号証では、クロック発生回路119は書込クロックの約４／３倍の周波数を持つ読出クロックを発生しフィールドメモリ103に供給する。
　本件発明１にいう「（ｂ）第２のクロック信号を生成するステップ」が開示されている。
　（ｅ）甲第１号証では、垂直拡大制御回路110は、拡大率に応じたライン周期でフィールドメモリ103から映像信号を読みだすよう、合成回路122を介して制御する。また、同様の周期で垂直拡大回路104に含まれる１ラインメモリ105の書き込みを停止させ、フィールドメモリ103の出力信号のライン遅延出力を得る。さらに、垂直補間回路106では、垂直拡大制御回路110からの制御信号にしたがって、補間演算（ｅ）により走査線信号を作成する。水平方向の拡大も垂直方向の拡大と同様の構成で行なう。
　本件発明１にいう「（ｃ）前記ソースイメージフレームをアップスケーリングして、前記宛先イメージフレームを表す前記複数の宛先画素データを生成するステップ」が開示されている。
　（ｆ）甲第１号証では、クロック発生回路119は書込クロックの約４／３倍の周波数を持つ読出クロックを発生し、合成回路122を通してフィールドメモリ103に供給する。また、垂直拡大制御回路110は、拡大率に応じたライン周期でフィールドメモリ103から映像信号を読みだすよう、合成回路122を介して制御する。さらに、垂直補間回路106では、垂直拡大制御回路110からの制御信号にしたがって、補間演算（ｅ）により走査線信号を作成する。一方、垂直補間回路106によって得られた走査線は、図３（ｆ）に示す入力映像信号（入力端子101から入力された映像信号）に対して（ｇ）の位置に重心がある信号となり、これを実際の走査線の位置（ｈ）に表示することで、映像が垂直方向に拡大された映像信号が得られる。
　読み出しクロックに基づいて補間演算により拡大された映像信号が得られる構成が開示されているから、本件発明１にいう「（ｄ）宛先ィメージフレームを表す複数の宛先画素デー夕を第２クロック信号を用いて提供するステップと、を備え」が開示されている。
　（ｇ）甲第１号証は、現行方式の映像信号（４：３映像）の映像全体を、垂直方向、水平方向とも任意の大きさに圧縮、拡大するものである。ここでの「拡大」とは、甲第１号証の目的（歪みがない、違和感のない、正しい真円率を持って表示する）からみて、垂直方向、水平方向とも同じ拡大率（拡大率は任意である）で拡大するものであることは明らかである。
　ところで、水平方向に４／３倍拡大したときは、真円率を正しく保つためには垂直方向にも４／３倍拡大する必要がある。このとき、走査線の数は１／３倍増加するので、拡大後のイメージを提供する時間は、増加した走査線の時間だけソースイメージを受信する期間より長くなる。このことは、甲第１号証の「拡大することによって画面からはみ出し、見えなくなってしまう部分も大きい」（段落0031）との記載、「段落0004」（抜取りによりソースイメージの走査線の数を予め少なくしておき歪みを回避する既提案例）の指摘からも窺える。
  本件発明１にいう「第２クロック信号は、宛先イメージフレームを表す複数の宛先画素データを提供する時間が、ソースイメージフレームを表す複数のソース画素データを受信する期間に等しくなるようなクロック周期を有するように生成される」を開示するものではない。
（１−２）一致点および相違点（本件発明１と甲第１号証）
　上記対比によれば、特許発明１と甲第１号証記載の発明との一致点および相違点は、それぞれ以下のとおりである。
　　　　　記（一致点）
　ソースイメージをアップスケーリングして宛先イメージを生成する方法であって、
　ソースイメージが複数のソース走査線を含み、複数のソース走査線の各々が複数のソース画素データを含み、宛先イメージが複数の宛先線を含み、複数の宛先線の各々が複数の宛先画素データを含んでおり、
　（ａ）ソースイメージ中に含まれる複数のソース画素データを第１のクロック信号を用いて受信するステップと、
　（ｂ）第２のクロック信号を生成するステップと、
　（ｃ）ソースイメージをアップスケーリングして、宛先イメージを表す複数の宛先画素データを生成するステップと、
　（ｄ）宛先イメージを表す複数の宛先画素データを第２クロック信号を用いて提供するステップと、
を備える方法。
　　　　　記（相違点）
　相違点１
　ソースイメージおよび宛先イメージが、それぞれ、本件発明１では「ソースイメージフレーム」および「宛先イメージフレーム」であるのに対して、甲第１号証は、ソースイメージは「フィールドメモリ」に記憶されるものである点。
　相違点２
　本件発明１が、「第２クロック信号は、宛先イメージフレームを表す複数の宛先画素データを提供する時間が、ソースイメージフレームを表す複数のソース画素データを受信する期間に等しくなるようなクロック周期を有するように生成される」のに対して、
　甲第１号証では、第２クロック信号（読出クロック）の周波数は第１クロック信号（書込クロック）の周波数の約４／３倍であるところ、宛先画素データ（拡大後の画素データ）を提供する時間は、ソース画素データ（拡大前の画素データ）を受信する期間よりも長い点（等しくない点）。
（１−３）相違点の検討（本件発明１と甲第１号証）
　（ａ）上記相違点２につき甲第２号証を挙げてする請求人の立論は、要約すれば、甲第１号証において、走査線の数が４／３倍に増えても水平走査期間を３／４倍にすれば「複数の宛先画素データを提供する時間」が「複数のソース画素データを受信する期間」に等しくなるというものである。しかし、以下のとおり、当たらない。
　（ｂ）読出クロックの周波数が書込クロックの周波数の４／３倍であること、４画素毎に同一画素が読み出されること、以上の条件の下に水平走査期間を３／４倍にすると、水平方向に１／４だけ欠けた画像となるばかりか、その欠けた画像も歪みのあるもの（垂直方向に圧縮したのであるから水平方向に伸びている）となる。甲第１号証の目的（歪みがない、違和感のない、正しい真円率を持って表示する）に照らせば、本来、このような欠け及び歪みこそ甲第１号証が回避しようとするものであり、したがって、甲第１号証は水平走査期間の長さを変更する（本来より短くする）ことにつき動機を欠いていると言うべきである。
　上記相違点２は甲第２号証を適用することにより容易になし得ると言うことはできない。
　（ｃ）上記欠けと歪みは、読みだしクロック周波数をさらに「４／３倍」とすること（すなわち、１６／９倍）により回避できることが認められるが、その場合に得られる画像は１６：９画面に４：３映像がはめこまれたものとなる。映像を画面のアスペクト比に合致させ、映像を画面に違和感なく表示するという目的に沿うものではない。しかも、甲第１号証の「また、クロック発生手段は入力された書き込みクロックから、映像の水平圧縮率にしたがった新たな読みだしクロックを生成する」（記載ウ、段落0014）によれば読出クロックは水平圧縮率に従うとされるところ、この水平圧縮率が水平拡大率だけでなく垂直拡大率にも従うとの記載はない。さらに「４／３倍」とする動機も欠いている。
（１−４）小括
　以上のとおり、本件発明１は、甲第１号証に甲第２号証を適用することにより当業者が容易に発明をすることができたものであるとは言えない。
　
（２）本件発明１と甲第２号証
　甲第２号証について検討する。
（２−１）本件発明１と甲第２号証との対比
　（ａ）甲第２号証では、NTSC 水平走査期間（63.55μ秒）で遅延素子に書き込んだNTSCラインを29.66μ秒で読み出すことにより、各NTSC 水平走査期間ごとに2.14本の高精細ラインを生成する。７本のNTSCラインから15本の高精細ラインを生成する手順を繰り返すことにより、最終的に525本のラインを1125本のラインに変換する。
　走査線を追加してイメージの走査線の数を増加することが認められる。上記（２．（ｂ））に従えば、これは、垂直方向について本件発明１にいう「アップスケーリング」をすることに他ならない。
　本件発明１にいう「ソースイメージ（フィールド）をアップスケーリングして宛先イメージ（フィールド）を生成する方法」が開示されている。もっとも、甲第２号証においては、ソースイメージおよび宛先イメージはいずれも「フィールド」単位であり、これを「フレーム」単位とする本件発明１との間には相違が認められる。
　（ｂ）甲第２号証では、各ライン情報をサンプリング（Ａ／Ｄ変換器12）したディジタル信号を変換の対象とする。サンプリング後の各値がそれぞれ「画素データ」を表すことは明らかである。宛先イメージについても同様である。
　本件発明１にいう「ソースイメージ（フィールド）が複数のソース走査線を含み、複数のソース走査線の各々が複数のソース画素データを含み、宛先イメージ（フィールド）が複数の宛先線を含み、複数の宛先線の各々が複数の宛先画素データを含んでおり、」が開示されている。
　（ｃ）各ラインは、垂直ラインレートに同期された書込クロックの制御の下で各遅延素子に書き込まれる。
　本件発明１にいう「（ａ）ソースイメージ（フィールド）中に含まれる複数のソース画素データを第１のクロック信号を用いて受信するステップ」が開示されている。
　（ｄ）1125本読出クロックをラインナンバー回路30から取得する。
　本件発明１にいう「（ｂ）第２のクロック信号を生成するステップ」が開示されている。
　（ｅ）各NTSC 水平走査期間ごとに2.14本の高精細ラインを生成し、525本のラインを1125本のラインに変換することは、前記のとおりである。
　本件発明１にいう「（ｃ）ソースイメージ（フィールド）をアップスケーリングして、宛先イメージ（フィールド）を表す複数の宛先画素データを生成するステップ」が開示されている。
　（ｆ）各ラインは、1125本読出クロックの制御の下で各遅延素子から読み出される。
　本件発明１にいう「（ｄ）宛先イメージ（フィールド）を表す複数の宛先画素データを第２クロック信号を用いて提供するステップ」が開示されている。
　（ｇ）1125本読出クロックの周期が、1125本同期信号（1125本同期信号発生器32が生成する）の数（必要な数）などとともに、出力フォーマット「1125本インタレース（60フィールド／秒）」の仕様に沿うように設定されていることは明らかである。また、入出力ともインタレース走査方式でありその垂直スキャンレート（60フィールド／秒）が等しいことは、前記のとおりである。
　本件発明１にいう「第２クロック信号は、宛先イメージ（フィールド）を表す複数の宛先画素データを提供する時間が、ソースイメージ（フィールド）を表す複数のソース画素データを受信する期間に等しくなるようなクロック周期を有するように生成される」が開示されている。
（２−２）一致点および相違点（本件発明１と甲第２号証）
　上記対比によれば、本件発明１と甲第２号証との一致点及び相違点は、それぞれ以下のとおりである。なお、本件発明１と甲第２号証との相違点を、以下、「相違点Ａ」という。
　　　　　記（一致点）
　ソースイメージをアップスケーリングして宛先イメージを生成する方法であって、
　ソースイメージが複数のソース走査線を含み、複数のソース走査線の各々が複数のソース画素データを含み、宛先イメージが複数の宛先線を含み、複数の宛先線の各々が複数の宛先画素データを含んでおり、
　（ａ）ソースイメージ中に含まれる複数のソース画素データを第１のクロック信号を用いて受信するステップと、
　（ｂ）第２のクロック信号を生成するステップと、
　（ｃ）ソースイメージをアップスケーリングして、宛先イメージを表す複数の宛先画素データを生成するステップと、
　（ｄ）宛先イメージを表す複数の宛先画素データを第２クロック信号を用いて提供するステップと、
　を備え、
　第２クロック信号は、宛先イメージを表す複数の宛先画素データを提供する時間が、ソースイメージを表す複数のソース画素データを受信する期間に等しくなるようなクロック周期を有するように生成される方法。
　　　　　記（相違点Ａ）
　ソースイメージおよび宛先イメージが、それぞれ、本件発明１では、「フレーム」であるのに対して、甲第２号証では、「フィールド」である点。
（２−３）相違点の検討（本件発明１と甲第２号証）
　（ａ）インタレース方式では連続する２つのフィールドによりフレームが構成されること、これは周知の事項である（乙第１号証（６頁））。これによれば、甲第２号証（FIG.1の例）における、出力イメージ（フィールド）を表す複数の宛先画素データを提供する時間が、入力イメージ（フィールド）を表す複数のソース画素データを受信する期間に等しくなる構成は、２つのフィールドを１単位として見れば、出力イメージ（フレーム）を表す複数の画素データを提供する時間が、入力イメージ（フレーム）を表す複数の画素データを受信する期間に等しくなる構成でもあることは明らかである。
　さらに、甲第２号証には、1050本プログレッシブ（59.94フィールド／秒）を1125本プログレッシブ（59.94フレーム／秒）に変換することが記載されている。ここで、入出力ともプログレッシブ走査方式であることからその「１／59.94秒」の間に受信され又は提供されるイメージはいずれもフレーム構成である。すなわち、出力イメージ（フレーム）を提供する時間が入力イメージ（フレーム）を受信する期間に等しくなるように変換することも開示されている。
　そうすると、上記相違点（相違点Ａ）に係る構成は、甲第２号証に記載された入出力イメージ（フィールド）をフレーム構成のイメージとすることにより、当業者が容易になし得ることである。
　（ｂ）本件発明１の効果についても甲第２号証から容易に予測することができるものである。
（２−４）被請求人の主張
　被請求人は、下記を主張するが、それぞれ、以下のとおりである。
　（ａ）甲第２号証は「走査変換装置」である（以上主張）。
　走査変換装置と称しても走査線の数だけを変換するものではない。変換後の各走査線には、入力走査線の映像信号が規則（７本のNTSCラインから15本の高精細ラインを生成する）に従って割り当てられている。本件各発明の「アップスケーリング」に他ならないことは、前記のとおりである。
　（ｂ）甲第２号証において、入出力間で同一であるのは垂直走査周波数であってフレームレートではない、フレームレートが一致する例はたまたま一致したものである（以上主張）。
　フィールド画像について入出力間で垂直走査周波数を同一にする技術の開示がある以上、フレーム画像についても同技術の開示が当然にあると言うべきである。たまたま一致したものとは言えない。
　（ｃ）甲第２号証には、入出力間で垂直走査周波数を等しくするために、読出クロック信号の周期を調整することは開示されていない、FIG.1の例は読み出し時間に関する一例でありクロック周期に言及するものではない（以上主張）。
　甲第２号証には、1125読出クロックの周期と書込クロックの周期との関係については、FIG.2にその大小関係を窺わせる図示（左側中央）があるものの、直接の記載はない。しかし、「第２クロック信号は・・・宛先画素データを提供する時間が・・・ソース画素データを受信する期間に等しくなるようなクロック信号を有するように生成される」構成を有していることは甲第２号証の上記各記載から明らかである。外形的に相違は認められない。　
（２−５）小括
　以上のとおり、本件発明１は、甲第２号証に記載された発明に基づいて当業者が容易に発明をすることができたものである。
　
（３）総括（本件発明１について）
　以上のとおり、本件発明１は甲第２号証に記載された発明に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができないものである。
　なお、本件発明１は、甲第１号証に記載された発明に基づいては、当業者が容易に発明をすることができたものとは言えない。
　
４．本件発明２から本件発明３１までについて
（１）本件発明２から本件発明３１までは、甲第１号証に記載された発明に基づいては当業者が容易に発明をすることができたものとは言えない。その理由は、前記と同様である。
　本件発明２から本件発明３１までについて、甲第２号証と対比して検討をする。
　その結果、本件発明３から本件発明８まで、本件発明１０、本件発明１１、本件発明１３、本件発明１５から本件発明２０まで、本件発明２３から本件発明２６まで、本件発明２８および本件発明３０は、いずれも、甲第２号証に記載された発明および周知技術に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができないものである。
　詳細は以下のとおりである。
　
（２）本件発明２（請求項１を引用）
　（ａ）相違点（本件発明２と甲第２号証）
　　相違点１：上記相違点Ａ
　　相違点２：本件発明２は、「ステップ（ｃ）は、ステップ（ａ）で受信　　　　　　　された複数のソース画素データを処理することによりソース　　　　　　　イメージフレームを水平方向及び垂直方向の双方でアップス　　　　　　　ケーリングするステップを含んでいる」を備える点。
　（ｂ）相違点（本件発明２と甲第２号証）の検討
　甲第２号証は、入力信号と出力信号の垂直走査周波数が同じであるという条件のもとで、任意の入力フォーマットを固定した出力フォーマットに変換する走査変換器である。１フィールド内の走査線の数（水平走査期間の長さ）を変換するものであり、走査線内の画素の数を変換するものではない。水平方向に「アップスケーリング」をする動機を欠くものである。
　（ｃ）本件発明２は、甲第２号証に記載された発明に基づいて当業者が容易に発明をすることができたものであるとは言えない。
　
（３）本件発明３（請求項１を引用）
　（ａ）対比
　甲第２号証には、遅延素子につき「メモリバッファ」（４欄37行）および「ラインバッファ」（４欄42行）と記載されている。また、７本のNTSCラインから15本の高精細ラインを生成する手順を繰り返し実行し、１本のNTSCラインを２回（平均2.14回）読み出しているところ、２回目が「複製」に当たることは明らかである。
　本件発明３にいう「ステップ（ｃ）は、（ｅ）ステップ（ａ）で受信された複数のソース画素データをラインバッファに書き込むステップと、（ｆ）ステップ（ｅ）で書き込まれた複数のソース画素データを第２クロック信号を用いて読み出すステップと、を備えており、ソースイメージをアップスケーリングするためにソース画素データの一部が複製される」が開示されている。なお、ここで、「ソース画素データの一部が複製される」との表現は、１ライン内において画素単位で複製する態様を一義的に特定するものではなく、１ライン単位で複製する態様をも含む表現であることから、上記のとおり認定をした。
　（ｂ）相違点（本件発明３と甲第２号証）
　　相違点１：上記相違点Ａ
　（ｃ）相違点の検討（本件発明３と甲第２号証）
　相違点１（上記相違点Ａ）に係る構成が容易になし得ることは前記のとおりである。
　（ｄ）本件発明３は、甲第２号証に記載された発明に基づいて当業者が容易に発明をすることができたものである。
　
（４）本件発明４（請求項３を引用）
　（ａ）対比
　甲第２号証には、出力端子78に生成される各出力ラインは、表示画面上において常に２本の入力ライン間に物理的に配置されるところ、そのラインの情報は上記２本のラインからの情報を適切な割合で加算することにより得られること、同割合の合計は常に１に等しく同割合の比は画面上での出力ラインからの距離に等しいこと、以上が開示されている。出力端子78の生成される出力ラインが本件発明４にいう「アップスケーリング済イメージ」に、２本のラインからの情報を適当な割合で加算することにより得たライン情報が新たに本件発明４にいう「宛先イメージ」に、それぞれ対応させることができる。
　本件発明４にいう「（ｇ）アップスケーリング済イメージ中の画素データを補間して宛先イメージを生成するステップを更に備える」が開示されている。
　（ｂ）相違点（本件発明４と甲第２号証）
　　相違点１：上記相違点Ａ
　（ｃ）相違点の検討（本件発明４と甲第２号証）
　相違点１（上記相違点Ａ）に係る構成が容易になし得ることは前記のとおりである。
　（ｄ）本件発明４は、甲第２号証に記載された発明に基づいて当業者が容易に発明をすることができたものである。
　
（５）本件発明５（請求項４を引用）
　（ａ）相違点（本件発明５と甲第２号証）
　　相違点１：上記相違点Ａ
　　相違点２：本件発明５は「アップスケーリング済イメージ中の画素デー　　　　　　　タをＦＩＦＯ中に格納するステップをステップ（ｆ）とステ　　　　　　　ップ（ｇ）の間に更に備える」（以下、相違点Ｂという）を　　　　　　　備える点
　（ｂ）相違点の検討（本件発明５と甲第２号証）
　相違点１（上記相違点Ａ）に係る構成が容易になし得ることは前記のとおりである。
　特許明細書の「一般原則として、画素データを補間のために確実に利用できるように、データはラインバッファ４２０からＦＩＦＯ４３０中に読み込まれる。このデータが補間に用いられている間、画素データがラインバッファ４２０から読み出され、また、ラインバッファに書き込まれる。」（段落0092）によれば、本件発明５にいう「ＦＩＦＯ」はバッファリング作用のために挿入されていることが認めらる。しかし、バッファリング作用を必要とすること、同作用のために「ＦＩＦＯ」を所定の箇所に備えることは、ディジタル信号処理の分野では周知の事項である（特開平７−１２３３５７号公報、特開平９−１０７５２２号公報参照）。
　相違点２（相違点Ｂ）に係る構成は、甲第２号証に上記周知技術（FIFO）を適用することにより、当業者が容易になし得ることである。
　（ｃ）本件発明５は、甲第２号証に記載された発明および周知技術（FIFO）に基づいて当業者が容易に発明をすることができたものである。
　
（６）本件発明６（請求項４または請求項５を引用）
　（ａ）対比
　本件発明４についてした対比を援用する。
　本件発明６にいう「ステップ（ｇ）は、補間のために少なくとも１本の現走査線および少なくとも１本の前走査線を使用するステップを備えており、現走査線および前走査線は複数のソース走査線に含まれている」が開示されている。
　（ｂ）相違点（本件発明６と甲第２号証）
　　相違点１：上記相違点Ａ
　　相違点２：上記相違点Ｂ（請求項５を引用するものに限る）
　（ｃ）相違点の検討（本件発明６と甲第２号証）
　相違点１（上記相違点Ａ）および相違点２（上記相違点Ｂ）に係る構成が、いずれも容易になし得ることは前記のとおりである。
　（ｄ）本件発明６は、甲第２号証に記載された発明および周知技術（FIFO）に基づいて当業者が容易に発明をすることができたものである。
　
（７）本件発明７（請求項６を引用）
　（ａ）対比
　甲第２号証では、１本のNTSCラインを２回（平均2.14回）読み出しているところ、２回目が「複製」（複数回使用）に当たることは前記のとおりである。
　本件発明７にいう「ソース走査線のうちの少なくとも１本が現走査線として複数回使用される」が開示されている。
　（ｂ）相違点（本件発明７と甲第２号証）
　　相違点１：上記相違点Ａ
　　相違点２：上記相違点Ｂ（請求項５を引用するものに限る）
　（ｃ）相違点の検討（本件発明７と甲第２号証）
　相違点１（上記相違点Ａ）および相違点２（上記相違点Ｂ）に係る構成が、いずれも容易になし得ることは前記のとおりである。
　（ｄ）本件発明７は、甲第２号証に記載された発明および周知技術（FIFO）に基づいて当業者が容易に発明をすることができたものである。
　
（８）本件発明８（請求項７を引用）
　（ａ）対比
　FIG.2によれば、選択スイッチ52に供給される選択信号（SELECT）がクロック信号（WRITE　CLOCK、READ　CLOCK）を切り換えるとともに、クロック信号を供給すべき遅延素子を選択することは明らかである。選択信号（SELECT）は本件発明にいう「線修飾子信号」に対応するものである。
　本件発明８にいう「線修飾子信号を供給して、ソース走査線のうちの少なくとも１本が現走査線として再度使用される時点を示すステップを更に備える」が開示されている。
　（ｂ）相違点（本件発明８と甲第２号証）
　　相違点１：上記相違点Ａ
　　相違点２：上記相違点Ｂ（請求項５を引用するものに限る）
　（ｃ）相違点の検討（本件発明８と甲第２号証）
　相違点１（上記相違点Ａ）および相違点２（上記相違点Ｂ）に係る構成が、いずれも容易になし得ることは前記のとおりである。
　（ｄ）本件発明８は、甲第２号証に記載された発明および周知技術（FIFO）に基づいて当業者が容易に発明をすることができたものである。
　
（９）本件発明９（請求項８を引用）
　（ａ）本件発明９にいう「画素修飾子信号を供給して、ステップ（ｆ）で提供された画素データが次のソースイメージ画素データに対応する時点を示すステップ」は、水平方向のアップスケーリングに係る構成である。
　他方、甲第２号証が水平方向に「アップスケーリング」をする動機を欠くものであることは、前記のとおりである。
　（ｂ）本件発明９は、甲第２号証に記載された発明に基づいて当業者が容易に発明をすることができたものであるとは言えない。
　
（10）本件発明１０（請求項１〜９を引用）
　（ａ）対比
　本件発明１０では、「ソースイメージが一つ以上のソースイメージフレームを含んでおり、ソースイメージに対応する宛先イメージが、ソースイメージフレームの各々に対応する宛先イメージフレームを生成することによって生成される」ところ、甲第２号証では、入力イメージ及び出力イメージは一つ以上のフィールドを含み、入力イメージの各フィールドに対応して出力イメージの各フィールドを生成する。このことは、結局のところ、上記相違点Ａに帰着するものである。
　（ｂ）相違点（本件発明１０と甲第２号証）
　　相違点１：上記相違点Ａ
　　相違点２：上記相違点Ｂ（請求項５を引用するものに限る）
　（ｃ）相違点の検討（本件発明１０と甲第２号証）
　相違点１（上記相違点Ａ）および相違点２（上記相違点Ｂ）に係る構成が、いずれも容易になし得ることは前記のとおりである。
　（ｄ）本件発明１０（請求項２および請求項９を引用する部分を除く）は、甲第２号証に記載された発明および周知技術（FIFO）に基づいて当業者が容易に発明をすることができたものである。
　
（11）本件発明１１（請求項１〜１０を引用）
　（ａ）対比
　基本的なブロックはタイミング発生器20によって生成されるタイミング信号に同期されること（入力信号の同期パルスにロックされること）、入出力の走査周波数が同じことは入力信号から取り出された垂直同期パルスにブロック30を通過させることにより保証されること、1125読み出しクロックはブロック30から取得されること、書き込みクロックは垂直ラインレートに同期されること、1125本同期信号はタイミング発生器20に同期されること、などの記載を参照すれば、甲第２号証には、本件発明１１にいう「第２クロック信号は、この第２信号が第１クロック信号に同期されるようなクロック周期を有している」が開示されている。
　（ｂ）相違点（本件発明１１と甲第２号証）
　　相違点１：上記相違点Ａ
　　相違点２：上記相違点Ｂ（請求項５を引用する部分に限る）
　（ｃ）相違点の検討（本件発明１１と甲第２号証）
　相違点１（上記相違点Ａ）および相違点２（上記相違点Ｂ）に係る構成が、いずれも容易になし得ることは前記のとおりである。
　（ｄ）本件発明１１（請求項２および請求項９を引用する部分を除く）は、甲第２号証に記載された発明および周知技術（FIFO）に基づいて当業者が容易に発明をすることができたものである。
　
(12)本件発明１２（請求項１１を引用）
　（ａ）相違点（本件発明１２と甲第２号証）
　　相違点１：上記相違点Ａ
　　相違点２：上記相違点Ｂ（請求項５を引用する部分に限る）
　　相違点３：本件発明１２は「第２クロック信号は、第１クロックのクロ　　　　　　　ック周期の定数倍に等しいクロック周期を有しており、
　　　　　　　この定数は、
　　　　　　　　(Htotal_src×Vtotal_src)／(Htotal_dst×Vtotal_dst)
　　　　　　　に等しい（略）」点。
　（ｂ）相違点の検討（本件発明１２と甲第２号証）
　相違点３は、水平方向のアップスケーリングに係る構成である。
　他方、甲第２号証が水平方向に「アップスケーリング」を施す動機を欠くものであることは、前記のとおりである。
　なお、甲第１号証に記載された定数倍（４／３倍）は、映像の水平圧縮率（４：３（１６：１２）の映像を１６：９の画面にはめ込むことを言う）に従うものであり、イメージの画素の総数に従うものではない。相違点３に係る構成を開示するものではない。
　（ｃ）本件発明１２は、甲第２号証に記載された発明に基づいて当業者が容易に発明をすることができたものであるとは言えない。
　
（13）本件発明１３（独立請求項）
　（ａ）対比
　上記本件発明１についてした対比を援用する。
　また、出力端子78に生成される出力ラインが本件発明１３にいう「アップスケーリング済イメージ」に、２本のラインからの情報を適当な割合で加算することにより得たライン情報が新たに本件発明１３にいう「宛先イメージ」に、それぞれ相当することは前記のとおりである（上記本件発明４に関する記載）。この場合において、「出力端子78に生成される出力ライン」が「加算することにより得たライン情報」の画素の数に等しい数の画素を含んでいることは明らかである。
　（ｂ）一致点および相違点（本件発明１３と甲第２号証）
　上記対比によれば、本件発明１３と甲第２号証との一致点及び相違点は、それぞれ以下のとおりである。なお、本件発明１３と甲第２号証との相違点を、以下、「相違点Ｃ」という。
　　　　　記（一致点）
　ソースイメージをアップスケーリングして宛先イメージを生成する回路であって、
　ソースイメージが複数のソース走査線を含み、複数のソース走査線の各々が複数のソース画素データを含み、宛先イメージが複数の宛先線を含み、複数の宛先線の各々が複数の宛先画素データを含んでおり、
　ソースイメージ中に含まれる複数のソース画素データを第１のクロック信号を用いて受信する受信手段と、
　第２のクロック信号を供給するクロック手段と、
　ソースイメージをアップスケーリングしてアップスケーリング済イメージを生成するアップスケーリング手段と、
を備え、
　アップスケーリング済イメージは、宛先イメージ中の宛先画素の数に等しい数の画素を含んでおり、
　アップスケーリング手段は、アップスケーリング済イメージに対応する画素データを第２クロック信号を用いて提供し、
　第２クロック信号は、アップスケーリング済イメージを表す画素データを提供する時間が、ソースイメージを表すソース画素データを受信する期間に等しくなるようなクロック周期を有している回路。
　　　　　記（相違点Ｃ）
　ソースイメージ、アップスケーリング済イメージおよび宛先イメージが、それぞれ、本件発明１３では、「フレーム」であるのに対して、甲第２号証では、「フィールド」である点。
　（ｃ）相違点の検討（本件発明１３と甲第２号証）
　本件発明１における「相違点の検討（本件発明１と甲第２号証）」でも述べたとおり、上記相違点Ｃに係る構成は、甲第２号証に記載された発明に基づいて当業者が容易になし得ることであり、その効果についても甲第２号証から容易に予測することができるものである。
　（ｄ）本件発明１３は、甲第２号証に記載された発明に基づいて当業者が容易に発明をすることができたものである。
　
（14）本件発明１４（請求項１３を引用）
　本件発明２についての理由と同じである。甲第２号証に記載された発明に基づいて当業者が容易に発明をすることができたものであるとは言えない。
　
（15）本件発明１５（請求項１３を引用）
　（ａ）対比
　本件発明３についてした対比を引用する。
　（ｂ）相違点（本件発明１５と甲第２号証）
　　相違点１：上記相違点Ｃ
　（ｃ）相違点の検討（本件発明１５と甲第２号証）
　相違点１（上記相違点Ｃ）に係る構成が容易に容易になし得ることは前記のとおりである。
　（ｄ）本件発明１５は、甲第２号証に記載された発明に基づいて当業者が容易に発明をすることができたものである。
　
（16）本件発明１６（請求項１５を引用）
　（ａ）相違点（本件発明１６と甲第２号証）
　　相違点１：上記相違点Ｃ
　　相違点２：本件発明１６は「ラインバッファがデュアルポートメモリを　　　　　　　備えており、読出し動作は、書込み手段が複数のソース画素　　　　　　　データを書き込むポートとは異なるポートで開始されるよう　　　　　　　になっている」点。
　（ｂ）相違点の検討（本件発明１６と甲第２号証）
　相違点１（上記相違点Ｃ）に係る構成が容易に容易になし得ることは前記のとおりである。
　メモリとして「デュアルポート」タイプを採用したり「シングルポート」タイプを採用したりすることは周知の事項である（特開平９−１８６９７６号公報、特開平９−３２５７４５号公報、特開平２−２４４９９０号公報、特開平２−１００４８０号公報、特開平１−１９４７８４号公報、特開平３−１１８９１号公報参照）。
　相違点２に係る構成は、甲第２号証の遅延素子として「デュアルポートメモリ」（周知技術）を採用することにより容易になし得る。
　（ｃ）本件発明１６は、甲第２号証に記載された発明および周知技術（デュアルポートメモリ）に基づいて当業者が容易に発明をすることができたものである。
　
（17）本件発明１７（請求項１５を引用）
　（ａ）相違点（本件発明１７と甲第２号証）
　　相違点１：上記相違点Ｃ
　　相違点２：本件発明１７は「ラインバッファがシングルポートＲＡＭを　　　　　　　備えている」点。
　（ｂ）相違点の検討（本件発明１７と甲第２号証）
　相違点１（上記相違点Ｃ）に係る構成が容易に容易になし得ることは前記のとおりである。
　メモリとして「デュアルポート」タイプを採用したり「シングルポート」タイプを採用したりすることは周知の事項であるととは、前記のとおりである。
　相違点２に係る構成は、甲第２号証の遅延素子として「シングルポートＲＡＭ」（周知技術）を採用することにより容易になし得る
　（ｃ）本件発明１７は、甲第２号証に記載された発明および周知技術（シングルポートＲＡＭ）に基づいて当業者が容易に発明をすることができたものである。
　
（18）本件発明１８（請求項１５、１６または１７を引用）
　（ａ）対比
　甲第２号証には「１本の出力ラインを生成するためには実際には２本の入力ラインしか必要ではないのだが、実装には３本分以上の記憶容量が必要となる」と記載されている。本件発明１８の「ラインバッファは、少なくとも２本のソース走査線の画素データを記憶するのに十分な記憶容量を有している」が開示されている。
　（ｂ）相違点（本件発明１８と甲第２号証）
　　相違点１：上記相違点Ｃ
　　相違点２：本件発明１８は「ラインバッファがデュアルポートメモリを　　　　　　　備えており、読出し動作は、書込み手段が複数のソース画素　　　　　　　データを書き込むポートとは異なるポートで開始されるよう　　　　　　　になっている」点（請求項１６を引用する部分）、または、　　　　　　　「ラインバッファがシングルポートＲＡＭを備えている」点　　　　　　　（請求項１７を引用する部分）。
　（ｃ）相違点の検討（本件発明１８と甲第２号証）
　相違点１（上記相違点Ｃ）および相違点２に係る構成が容易に容易になし得ることは前記のとおりである。
　（ｄ）本件発明１８は、甲第２号証に記載された発明および周知技術（デュアルポートメモリ、シングルポートメモリ）に基づいて当業者が容易に発明をすることができたものである。
　
（19）本件発明１９（請求項１３〜１８のいずれかを引用）
　（ａ）対比
　本件発明４についてした対比を引用する。
　（ｂ）相違点（本件発明１９と甲第２号証）
　　相違点１：上記相違点Ｃ
　　相違点２：本件発明１８は「ラインバッファがデュアルポートメモリを　　　　　　　備えており、読出し動作は、書込み手段が複数のソース画素　　　　　　　データを書き込むポートとは異なるポートで開始されるよう　　　　　　　になっている」点（請求項１６を引用する部分）、または、　　　　　　　「ラインバッファがシングルポートＲＡＭを備えている」点　　　　　　　（請求項１７を引用する部分）。
　（ｃ）相違点の検討（本件発明１９と甲第２号証）
　相違点１（上記相違点Ｃ）および相違点２に係る構成が容易に容易になし得ることは前記のとおりである。
　（ｄ）本件発明１９（請求項１４を引用する部分を除く）は、甲第２号証に記載された発明および周知技術（デュアルポートメモリ、シングルポートメモリ）に基づいて当業者が容易に発明をすることができたものである。
　
（20）本件発明２０（独立請求項）
　（ａ）対比
　本件発明１および本件発明１３についてした対比を援用する。
　甲第２号証のNTSC走査線を書込クロックの制御下で63.55μ秒で書き込む構成は、本件発明２０にいう「複数のソース画素データをソースクロック信号を用いて所定のソースフレームレートで受信するデータシンクロナイザ」に相当する。
　同じく、1125本読出クロックが取得されるラインナンバー回路30は、「宛先クロックを生成するクロック信号発振器」に相当する。
　同じく、７本のNTSCラインから15本の高精細ラインを生成する手順を繰り返し実行するところ、この15本の高精細ラインを読みだす期間は1125読出クロックの一つのサイクルと見ることができるので、本件発明２０にいう「宛先クロック信号のなかの選択されたクロックサイクルに複数のソース画素データを受信して記憶するラインバッファと」が開示されている。　
　本件発明２０は、「アップスケーリング済イメージ」につき、「複数のソース画素データに加えて追加画素データを含んだ（アップスケーリング済イメージ）」との限定がある。この限定表現は、本件発明３でも述べたとおり、１ライン内において画素単位で複製する態様を一義的に特定するものではなく、１ライン単位で複製する態様をも含む表現である。上記限定は、甲第２号証に開示されている。
　（ｂ）一致点および相違点（本件発明２０と甲第２号証）
　上記対比によれば、本件発明２０と甲第２号証との一致点及び相違点は、それぞれ以下のとおりである。なお、本件発明２０と甲第２号証との相違点を、以下、「相違点Ｄ」という。
　　　　　記（一致点）
　ソースイメージをアップスケーリングして宛先イメージを生成するアップスケーラ回路であって、
　ソースイメージが複数のソース走査線を含み、複数のソース走査線の各々が複数のソース画素データを含み、宛先イメージが複数の宛先線を含み、複数の宛先線の各々が複数の宛先画素データを含んでおり、
　複数のソース画素データをソースクロック信号を用いて所定のソースフレームレートで受信するデータシンクロナイザと、
　宛先クロック信号を生成するクロック信号発振器と、
　宛先クロック信号のなかの選択されたクロックサイクルに複数のソース画素データを受信して記憶するラインバッファと、
　複数のソース画素データがラインバッファから読み出されるようにする制御ブロックであって、複数のソース画素データに加えて追加画素データを含んだアップスケーリング済イメージを発生させる制御ブロックと、
を備え、
　アップスケーリング済イメージは、宛先イメージ中の宛先イメージ画素データの数と同数の画素データを含んでいる、アップスケーラ回路。
　　　　　記（相違点Ｄ）
　本件発明２０では、ソースイメージ、アップスケーリング済イメージおよび宛先イメージが、それぞれ、「フレーム」であり、「宛先クロック信号は、ソースフレームレートが宛先フレームレートと等しくなるようなクロック周期を有している」のに対して、甲第２号証では、ソースイメージ、アップスケーリング済イメージおよび宛先イメージが、それぞれ、「フィールド」であり、「宛先クロック信号は、ソースフィールドレートが宛先フィールドレートと等しくなるようなクロック周期を有している」点。
　（ｃ）相違点の検討（本件発明２０と甲第２号証）
　本件発明１における「相違点の検討（本件発明１と甲第２号証）」で述べたとおり、上記相違点Ｄに係る構成は、甲第２号証に記載された発明に基づいて、当業者が容易になし得ることであり、その効果についても甲第２号証から容易に予測することができるものである。
　（ｄ）本件発明２０は、甲第２号証に記載された発明に基づいて当業者が容易に発明をすることができたものである。
　
（21）本件発明２１（請求項２０を引用）
　本件発明２についての理由と同じである。甲第２号証に記載された発明に基づいて当業者が容易に発明をすることができたものであるとは言えない。
　
（22）本件発明２２（請求項２０を引用）
　本件発明９についての理由と同じである。甲第２号証に記載された発明に基づいて当業者が容易に発明をすることができたものであるとは言えない。
　
（23）本件発明２３（請求項２０、２１または２２を引用）
　（ａ）対比
　本件発明６についてした対比を引用する。
　（ｂ）相違点（本件発明２３と甲第２号証）
　　相違点１：上記相違点Ｄ（請求項２０を引用する部分に限る）
　（ｃ）相違点の検討（本件発明２３と甲第２号証）
　相違点１（上記相違点Ｄ）に係る構成が容易に容易になし得ることは前記のとおりである。
　（ｄ）本件発明２３（請求項２１及び請求項２２を引用する部分を除く）は、甲第２号証に記載された発明に基づいて当業者が容易に発明をすることができたものである。
　
（24）本件発明２４（請求項２０〜２３のいずれかを引用）
　（ａ）対比
　本件発明１８についてした対比を引用する。
　（ｂ）相違点（本件発明２４と甲第２号証）
　　相違点１：上記相違点Ｄ（請求項２０および請求項２３を引用する部分　　　　　　　に限る）
　（ｃ）相違点の検討（本件発明２４と甲第２号証）
　相違点１（上記相違点Ｄ）に係る構成が容易に容易になし得ることは前記のとおりである。
　（ｄ）本件発明２４（請求項２１および請求項２２を引用する部分を除く）は、甲第２号証に記載された発明に基づいて当業者が容易に発明をすることができたものである。
　
（25）本件発明２５（独立請求項）
　（ａ）対比
　本件発明１、本件発明１３および本件発明２０についてした対比を援用する。
　甲第２号証のＡ／Ｄ変換器12は、本件発明２５にいう「ソースイメージを受信し、ソースイメージを表す複数のソース画素データを提供する受信手段」に相当する。
　甲第２号証には「情報表示装置は、ＣＲＴ技術からマトリクス表示装置へと急速に変化している」（１欄９行〜11行）の記載がある。甲第２号証の走査変換器がこれらの表示装置へ適用を前提としたものであることは、明らかである。
　（ｂ）一致点および相違点（本件発明２５と甲第２号証）
　上記対比によれば、本件発明２５と甲第２号証との一致点及び相違点は、それぞれ以下のとおりである。なお、本件発明２５と甲第２号証との相違点を、以下、「相違点Ｅ」という。
　　　　　記（一致点）
　ソースイメージを受信し、ソースイメージを表す複数のソース画素データを提供する受信手段と、
　受信手段に結合され、ソースイメージをアップスケーリングして、宛先イメージを表す複数の宛先画素データを生成するアップスケーラであって、複数のソース画素データをソースクロック信号を用いて所定のソースフレームレートで受信するデータシンクロナイザと、宛先クロック信号を生成するクロック信号発振器と、宛先クロック信号のなかの選択されたクロックサイクルに複数のソース画素データを受信するラインバッファと、複数のソース画素データがラインバッファから読み出されるようにする制御ブロックであってアップスケーラに複数のソース画素データに加えて追加画素データを含んだ宛先イメージを生成させる制御ブロックと、を備えアップスケーラと、
　宛先イメージを表示する表示装置と、
を備えるイメージ表示システム。
　　　　　記（相違点Ｅ）　
　本件発明２５では、ソースイメージおよび宛先イメージが「フレーム」であり、「宛先イメージは、所定の宛先フレームレートで生成され、宛先クロック信号は、ソースフレームレートが宛先フレームレートに等しくなるようなクロック周期を有し（ている）」、宛先イメージを「宛先フレームレートで表示する」のに対して、
　甲第２号証では、ソースイメージおよび宛先イメージが「フィールド」であり、「宛先クロック信号は、ソースフィールドレートが宛先フィールドレートと等しくなるようなクロック周期を有し」、宛先イメージを「宛先フィールドレートで表示する」点。
　（ｃ）相違点の検討（本件発明２５と甲第２号証）
　本件発明１における「相違点の検討（本件発明１と甲第２号証）」で述べたとおり、上記相違点Ｅに係る構成は、甲第２号証に記載された発明に基づいて、当業者が容易になし得ることであり、その効果についても甲第２号証から容易に予測することができるものである。
　（ｄ）本件発明２５は、甲第２号証に記載された発明に基づいて当業者が容易に発明をすることができたものである。
　
（26）本件発明２６（請求項２５を引用）
　（ａ）相違点（本件２６と甲第２号証）
　　相違点１：上記相違点Ｅ
　　相違点２：本件発明２６は「コンピュータシステム、テレビジョンシス　　　　　　　テム、ビデオカメラまたはディジタルカメラを備える」点。
　（ｂ）相違点の検討（本件発明２６と甲第２号証）
　相違点１（上記相違点Ｅ）に係る構成が容易に容易になし得ることは前記のとおりである。
　甲第２号証には「コンピュータと多くのテレビジョンフォーマットの採用の拡大の結果、走査フォーマットの範囲は262ラインから2048ラインの範囲にある」（１欄18行〜20行）の記載がある。走査変換器がコンピュータシステムやテレビジョンシステムへの適用を前提としたものであることが認められる。相違点２に係る構成は、当業者が容易になし得ることである。
　（ｃ）本件発明２６は、甲第２号証に記載された発明に基づいて当業者が容易に発明をすることができたものである。
　
（27）本件発明２７（請求項２５を引用）
　本件発明２についての理由と同じである。甲第２号証に記載された発明に基づいて当業者が容易に発明をすることができたものであるとは言えない。
　
（28）本件発明２８（独立請求項）
　（ａ）対比
　本件発明２５についてした対比を援用する。
　（ｂ）一致点および相違点（本件発明２８と甲第２号証）
　上記対比によれば、本件発明２８と甲第２号証との一致点及び相違点は、それぞれ以下のとおりである。
　　　　　記（一致点）
　ソースイメージを受信し、ソースイメージを表す複数のソース画素データを提供する受信手段と、
　受信手段に結合され、ソースイメージをアップスケーリングして宛先イメージを表す複数の宛先画素データを生成するアップスケーラであって、複数のソース画素データをソースクロック信号を用いて所定のソースフレームレートで受信するデータシンクロナイザと、宛先クロック信号を生成するクロック信号発振器と、宛先クロック信号のなかの選択されたクロックサイクルに複数のソース画素データを受信するラインバッファと、複数のソース画素データがラインバッファから読み出されるようにする制御ブロックであってアップスケーラに複数のソース画素データに加えて追加画素データを含んだ宛先イメージを生成させる制御ブロックと、を備えるアップスケーラと、
　宛先イメージを宛先フレームレートで表示する表示装置と、
を備えるディジタル表示装置。
　　　　　記（相違点）　
　本件発明２８では、ソースイメージおよび宛先イメージが「フレーム」であり、「宛先イメージは、所定の宛先フレームレートで生成され、宛先クロック信号は、ソースフレームレートが宛先フレームレートに等しくなるようなクロック周期を有し（ている）」、宛先イメージを「宛先フレームレートで表示する」のに対して、
　甲第２号証では、ソースイメージおよび宛先イメージが「フィールド」であり、「宛先クロック信号は、ソースフィールドレートが宛先フィールドレートと等しくなるようなクロック周期を有し」、宛先イメージを「宛先フィールドレートで表示する」点。
　（ｃ）相違点の検討（本件発明２８と甲第２号証）
　本件発明１における「相違点の検討（本件発明１と甲第２号証）」で述べたとおり、上記相違点に係る構成は、甲第２号証に記載された発明に基づいて、当業者が容易になし得ることであり、その効果についても甲第２号証から容易に予測することができるものである。
　（ｄ）本件発明２８は、甲第２号証に記載された発明に基づいて当業者が容易に発明をすることができたものである。
　
（29）本件発明２９（請求項２８を引用）
　本件発明２についての理由と同じである。甲第２号証に記載された発明に基づいて当業者が容易に発明をすることができたものであるとは言えない。
　
（30）本件発明３０（独立請求項）
　（ａ）対比
　本件発明２５についてした対比を援用する。
　甲第２号証の走査変換器がコンピュータシステムの表示画面への適用を前提としたものであることは、前記のとおりである（１欄18行〜20行の記載）。そして、コンピュータシステムが、バス、中央処理装置（ＣＰＵ）、ランダムアクセスメモリおよび表示画面をその構成要素とすることは周知の事項である。
　（ｂ）一致点および相違点（本件発明３０と甲第２号証）
　上記対比によれば、本件発明３０と甲第２号証との一致点及び相違点は、それぞれ以下のとおりである。
　　　　　記（一致点）
　イメージを表示するコンピュータシステムであって、
　バスに結合された中央処理装置（ＣＰＵ）と、
　バスに結合されたランダムアクセスメモリと、
　バスに結合され、ソースイメージを受信して、ソースイメージを表す複数のソース画素データを提供する受信手段と、
　受信手段に結合され、ソースイメージをアップスケーリングして、宛先イメージを表す複数の宛先画素データを生成するアップスケーラであって、複数のソース画素データをソースクロック信号を用いて所定のソースフレームレートで受信するデータシンクロナイザと、宛先クロック信号を生成するクロック信号発振器と、宛先クロック信号のなかの選択されたクロックサイクルに複数のソース画素データを受信するラインバッファと、複数のソース画素データがラインバッファから読み出されるようにする制御ブロックであってアップスケーラに複数のソース画素データに加えて追加画素データを含んだ宛先イメージを生成させる制御ブロックと、を備えるアップスケーラと、
　宛先イメージを表示する表示画面と、
を備えているコンピュータシステム。
　　　　　記（相違点）　
　本件発明３０では、ソースイメージおよび宛先イメージが「フレーム」であり、「宛先イメージは、所定の宛先フレームレートで生成され、宛先クロック信号は、ソースフレームレートが宛先フレームレートに等しくなるようなクロック周期を有し（ている）」、宛先イメージを「宛先フレームレートで表示する」のに対して、
　甲第２号証では、ソースイメージおよび宛先イメージが「フィールド」であり、「宛先クロック信号は、ソースフィールドレートが宛先フィールドレートと等しくなるようなクロック周期を有し」、宛先イメージを「宛先フィールドレートで表示する」点。
　（ｃ）相違点の検討（本件発明３０と甲第２号証）
　本件発明１における「相違点の検討（本件発明１と甲第２号証）」で述べたとおり、上記相違点に係る構成は、甲第２号証に記載された発明に基づいて、当業者が容易になし得ることであり、その効果についても甲第２号証から容易に予測することができるものである。
　（ｄ）本件発明３０は、甲第２号証に記載された発明に基づいて当業者が容易に発明をすることができたものである。
　
（31）本件発明３１（請求項３１を引用）
　本件発明２についての理由と同じである。甲第２号証に記載された発明に基づいて当業者が容易に発明をすることができたものであるとは言えない。
　
第６．むすび
　以上のとおり、請求項１、請求項３から請求項８まで、請求項１０（請求項２および請求項９を引用する部分を除く）、請求項１１（請求項２および請求項９を引用する部分を除く）、請求項１３、請求項１５から請求項２０まで（請求項１９にあっては請求項１４を引用する部分を除く）、請求項２３から請求項２６まで（請求項２３および請求項２４にあっては請求項２１および請求項２２を引用する部分を除く）、請求項２８および請求項３０に係る発明は、いずれも、特許法第２９条第２項の規定に違反してされたものであり、特許法第１２３条第１項第２号に該当し、無効とすべきものである。
　請求項２、請求項９、請求項１２、請求項１４、請求項２１、請求項２２、請求項２７、請求項２９および請求項３１に係る発明についての特許は、いずれも、請求人の主張及び証拠方法によっては、無効とすることができない。 
　審判に関する費用については、特許法第１６９条第２項の規定で準用する民事訴訟法第６１条の規定により、その３１分の９を請求人の負担とし、その３１分の２２を被請求人が負担すべきものとする。 
　よって、結論のとおり審決する。