(57)【要約】【課題】信頼性の高い半導体装置を実現する。【解決手段】半導体装置１００は、配線基板１０と、配線基板１０上に実装された半導体チップ２０と、を備えている。配線基板１０は、一面において半導体チップ２０と対向する基材５２と、配線基板１０を、半導体チップ２０を除く外部に接続する端子４０と、基材５２の一面上に設けられ、かつ端子４０に接続するダミー配線３２と、基材５２上およびダミー配線３２上に設けられた絶縁膜と、を有している。【選択図】図１
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【特許請求の範囲】
【請求項１】
配線基板と、
前記配線基板上に実装された半導体チップと、
を備え、
前記配線基板は、
一面において前記半導体チップと対向する基材と、
前記配線基板を、前記半導体チップを除く外部に接続する端子と、
前記基材の前記一面上に設けられ、かつ前記端子に接続するダミー配線と、
前記基材上および前記ダミー配線上に設けられた絶縁膜と、
を有する半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記ダミー配線は、前記端子と前記半導体チップを繋ぐ配線にのみ接続されている半導体装置。
【請求項３】
請求項１または２に記載の半導体装置において、
前記端子は、電源端子またはグランド端子である半導体装置。
【請求項４】
請求項１ないし３いずれか１項に記載の半導体装置において、
前記ダミー配線は、平面視で前記半導体チップと重なっている半導体装置。
【請求項５】
請求項１ないし４いずれか１項に記載の半導体装置において、
前記配線基板は、ＢＧＡ基板である半導体装置。
【請求項６】
半導体チップを実装するために用いられる配線基板であって、
一面において前記半導体チップと対向する基材と、
前記配線基板を、前記半導体チップを除く外部に接続する端子と、
前記基材の一面上に設けられ、かつ前記端子に接続するダミー配線と、
前記基材上および前記ダミー配線上に設けられた絶縁膜と、
を備える配線基板。
【請求項７】
請求項６に記載の配線基板において、
前記端子は、電源端子またはグランド端子である配線基板。
【請求項８】
請求項６または７に記載の配線基板において、
前記配線基板は、ＢＧＡ基板である配線基板。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置、および配線基板に関する。
【背景技術】
【０００２】
半導体装置は、例えば配線基板上に半導体チップを搭載して構成される。しかし、配線基板の半導体チップを搭載する面が平坦でない場合、配線基板と半導体チップとの間で剥離が生じるおそれがある。特許文献１には、実配線パターンが相対的に少なく形成された領域にダミー配線パターンを形成することにより、配線基板と半導体チップとの間における剥離を抑制すると記載されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００８−２１８８４８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
半導体装置においては、特許文献１に記載されるように、配線基板を構成する基材上にダミー配線を形成することがある。しかし、ダミー配線の電位が浮遊電位となっている場合、ダミー配線は他の配線に対し干渉ノイズを発生させることがあった。これにより、半導体装置の信頼性は低下してしまう。
【課題を解決するための手段】
【０００５】
本発明によれば、配線基板と、
前記配線基板上に実装された半導体チップと、
を備え、
前記配線基板は、
一面において前記半導体チップと対向する基材と、
前記配線基板を、前記半導体チップを除く外部に接続する端子と、
前記基材の前記一面上に設けられ、かつ前記端子に接続するダミー配線と、
前記基材上および前記ダミー配線上に設けられた絶縁膜と、
を有する半導体装置が提供される。
【０００６】
本発明によれば、基材上に設けられたダミー配線は、端子と接続している。このため、ダミー配線に対し固定電位を与えることができる。これにより、配線基板に設けられた近接する他の配線に対し干渉ノイズを発生させることを抑制できる。従って、信頼性の高い半導体装置を実現することができる。
【０００７】
本発明によれば、半導体チップを実装するために用いられる配線基板であって、一面において前記半導体チップと対向する基材と、前記配線基板を、前記半導体チップを除く外部に接続する端子と、前記基材の一面上に設けられ、かつ前記端子に接続するダミー配線と、前記基材上および前記ダミー配線上に設けられた絶縁膜と、を備える配線基板が提供される。
【発明の効果】
【０００８】
本発明によれば、信頼性の高い半導体装置を実現することができる。
【図面の簡単な説明】
【０００９】
【図１】本実施形態に係る半導体装置を示す断面図である。
【図２】図１に示す半導体装置の製造方法を示す断面図である。
【図３】図１に示す半導体装置を回路基板に実装した場合を示す断面図である。
【図４】図１に示す半導体装置の全体を示す断面図である。
【図５】図１に示す半導体装置の全体を示す断面図である。
【図６】第１比較例に係る半導体装置を示す断面図である。
【図７】第２比較例に係る半導体装置を示す断面図である。
【発明を実施するための形態】
【００１０】
以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
【００１１】
図１は、本実施形態に係る半導体装置１００を示す断面図である。本実施形態に係る半導体装置１００は、配線基板１０と、配線基板１０上に実装された半導体チップ２０と、を備えている。半導体装置１００は、例えばＢＧＡパッケージである。
【００１２】
配線基板１０は、基材５２と、端子４０と、ダミー配線３２と、ソルダーレジスト５０と、を備えている。基材５２は、一面において半導体チップ２０と対向する。端子４０は、配線基板１０を、半導体チップ２０を除く外部に接続する。ダミー配線３２は、基材５２の一面上に設けられ、かつ端子４０に接続する。ソルダーレジスト５０は、基材５２上およびダミー配線３２上に設けられている。以下、図１を用いて、半導体装置１００の構成について詳細に説明する。
【００１３】
図３は、半導体装置１００を回路基板に実装した場合を示す断面図である。配線基板１０は、例えばＢＧＡ基板である。図３に示すように、配線基板１０は、他面上に設けられた複数の端子４０を介して、回路基板７０の外部端子７２に接続する。端子４０は、例えば半田により構成される。
【００１４】
配線基板１０は、図１に示すように、多層配線構造を有している。各配線層の配線３０は、例えばＣｕによって構成されている。また、基材５２は、コア層に複数の層間絶縁膜を積層した構造を有しており、コア層および各層間絶縁膜の上に配線３０が位置している。層間絶縁膜は、例えば樹脂材料によって構成されている。
半導体チップ２０は、例えばＤＡＦ（ダイアタッチメントフィルム）材２２を介して配線基板１０上に実装されている。
【００１５】
配線基板１０は、配線３０とダミー配線３２を有している。配線３０は、半導体装置１００を実装する回路基板７０と、半導体チップ２０との間の信号経路を生成する。一方で、ダミー配線３２は、回路基板７０と半導体チップ２０との間の信号経路を生成する役割を有さない。ダミー配線３２は、例えばＣｕによって構成されている。
ダミー配線３２は、配線３０の配線密度が疎な部分に設けられ、基材５２上における配線密度を均一にする機能を有する。これにより、基材５２上に設けられたソルダーレジスト５０の平坦化を図ることができる。
【００１６】
ダミー配線３２は、複数の端子４０のうちの電源・グランド端子４２と接続している。図３に示すように、電源・グランド端子４２は、回路基板７０を通じて電源に接続し、または接地されている。このため、ダミー配線３２には、電源電位または接地電位の固定電位が与えられる。これにより、ダミー配線３２が、これに近接する他の配線３０に対して干渉ノイズを発生させることを抑制することができる。
本実施形態においては、ダミー配線３２は、配線３０のうち電源・グランド端子４２と半導体チップ２０とを繋ぐ電源・グランド配線３４にのみ接続されている。すなわち、ダミー配線３２は、電源・グランド配線３４を介して、電源・グランド端子４２と接続することとなる。
【００１７】
ダミー配線３２は、基材５２の一面上に設けられている。ダミー配線３２は、スルー配線３６を介して電源・グランド配線３４と接続する。また、ダミー配線３２は、平面視で半導体チップ２０と重なっている。これにより、半導体チップ２０と配線基板１０との間の剥離を効果的に抑制することができる。
【００１８】
ソルダーレジスト５０は、絶縁材料からなる絶縁膜である。配線基板１０のうち、半導体チップ２０と対向する面を覆うように設けられている。すなわち、ソルダーレジスト５０は、基材５２の一面上、および基材５２の一面上に設けられた配線３０上ならびにダミー配線３２上に設けられる。
また、配線基板１０は、基材５２の一面とは反対の他面上に設けられたソルダーレジスト５８を有している。ソルダーレジスト５８は、配線３０を露出させる複数の開口を有している。この開口に露出した配線３０上に、端子４０がそれぞれ設けられることとなる。
【００１９】
次に、図１および図２を用いて、本実施形態に係る半導体装置１００の製造方法を説明する。図２は、図１に示す半導体装置１００の製造方法を示す断面図である。
まず、コア層上にシード膜を形成する。シード膜は例えばスパッタリングによって形成される。次に、当該シード膜を用いためっき法により、配線３０を形成する。次に、コア層上および配線３０上に、層間絶縁膜を形成する。次に、当該層間絶縁膜にスルーホールを形成する。そして、層間絶縁膜中のスルーホールにスルー配線を形成する。これらの工程を繰り返し行うことにより、図２（ａ）に示す配線基板１０の多層配線構造を得る。このとき、ダミー配線３２が電源・グランド配線３４のみと接続するように形成される。
【００２０】
次いで、図２（ｂ）に示すように、基材５２の一面上および他面上に、ソルダーレジスト５０およびソルダーレジスト５８を形成する。そして、図２（ｃ）に示すように、配線基板１０上に、ＤＡＦ材２２を介して半導体チップ２０を実装する。これにより、図１に示す半導体装置１００が形成される。
【００２１】
図４および図５は、図１に示す半導体装置１００の全体を示す断面図である。図４に示すように、半導体チップ２０は、例えばボンディングワイヤ２４を介して配線基板１０と接続している。また、図５に示すように、例えば半田バンプ２６を介して、フリップチップ接続により配線基板１０と接続していてもよい。
【００２２】
次に、本実施形態の作用および効果を説明する。図６は、第１比較例に係る半導体装置１０２を示す断面図である。第１比較例に係る半導体装置１０２は、ダミー配線３２およびスルー配線３６が設けられていない点を除いて、本実施形態に係る半導体装置１００と同様の構成を有する。
【００２３】
第１比較例では、配線基板１０上に半導体チップ２０を実装した後、品質試験等において負荷がかかると、図６に示すように、配線基板１０と半導体チップ２０との間で剥離箇所６０が生じる場合がある。これは、基材５２のうち半導体チップ２０と対向する一面上における配線密度の斑に起因する。すなわち、配線３０が疎な領域においてソルダーレジスト５０表面に凹みが生じ、これにより配線基板１０と半導体チップ２０とが剥離することとなる。これを抑制するためには、例えば半導体チップ２０を実装する前に、ソルダーレジスト５０に対しプレス等の平坦化工事を行う必要がある。
【００２４】
一方で、本実施形態によれば、配線基板１０は、基材５２の一面上に設けられたダミー配線３２を有している。このため、基材５２の一面上において配線３０が疎な領域にダミー配線３２を設けることで、基材５２の一面上における配線密度を均一にすることができる。これにより、ソルダーレジスト５０表面に凹みが生じることを抑制される。従って、配線基板１０と半導体チップ２０とが剥離することを防止することができる。
【００２５】
図７は、第２比較例に係る半導体装置１０４を示す断面図である。第２比較例に係る半導体装置１０４は、ダミー配線３２が端子４０と接続されていない点を除いて、本実施形態に係る半導体装置１００と同様の構成を有する。
【００２６】
図７に示すように、第２比較例において、ダミー配線３２は、電源やグランドに接続されていない浮遊配線である。このため、ダミー配線３２は、近接する位置に設けられた配線３０に対し干渉ノイズを発生させてしまうおそれがある。
【００２７】
一方で、本実施形態によれば、基材５２の一面上に設けられたダミー配線３２は、端子４０と接続している。このため、ダミー配線３２に対し、固定電位を与えることができる。これにより、配線基板に設けられた近接する他の配線３０に対し、干渉ノイズを発生させることを抑制できる。従って、信頼性の高い半導体装置を実現することができる。
【００２８】
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。
【符号の説明】
【００２９】
１０  配線基板
２０  半導体チップ
２２  ＤＡＦ材
２４  ボンディングワイヤ
２６  半田バンプ
３０  配線
３２  ダミー配線
３４  電源・グランド配線
３６  スルー配線
４０  端子
４２  電源・グランド端子
５０  ソルダーレジスト
５２  基材
５８  ソルダーレジスト
６０  剥離箇所
７０  回路基板
７２  外部端子
１００  半導体装置
１０２  半導体装置
１０４  半導体装置
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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