(57)【要約】  ３Ｄメモリデバイスを形成するための方法は、基板上のコンタクト領域に交互誘電体スタックを形成するステップと、この交互誘電体スタック内を垂直方向に延在する、様々な深さの複数のコンタクトホールを形成するステップと、これらのコンタクトホールを充填する犠牲／充填層を形成するステップと、コンタクト領域内の交互誘電体スタックを貫通する複数のダミー・チャネル・ホールを形成するステップと、これらのダミー・チャネル・ホールを誘電体材料で充填して、支持体を形成するステップと、交互誘電体スタックの犠牲層及び犠牲／充填層を導電体層に置き換えることにより、複数のゲート線及びコンタクトを形成するステップと、を含む。
2022501828.tif 000002
【特許請求の範囲】
【請求項１】
基板上のコンタクト領域に交互誘電体スタックを形成するステップであって、前記交互誘電体スタックは、前記基板の表面に垂直な垂直方向に交互に積み重ねられている、複数の誘電体層及び複数の犠牲層を含む、ステップと、
前記交互誘電体スタック内を垂直方向に延在する、様々な深さの複数のコンタクトホールを形成するステップであって、前記複数のコンタクトホールの深さが、前記コンタクト領域の第１の境界から前記コンタクト領域の第２の境界に向かって漸増している、ステップと、
前記コンタクトホールを充填する犠牲／充填層を形成するステップと、
前記コンタクト領域内の前記交互誘電体スタックを貫通する複数のダミー・チャネル・ホールを形成するステップと、
前記ダミー・チャネル・ホールを誘電体材料で充填して、支持体を形成するステップと、前記犠牲層及び前記犠牲／充填層を導電体層に置き換えることにより、複数のゲート線及び複数のコンタクトを形成するステップと、を含む、
３Ｄメモリデバイスを形成するための方法。
【請求項２】
前記様々な深さの複数のコンタクトホールを形成する前記ステップは、
前記交互誘電体スタック上に、前記コンタクト領域の前記第１の境界から、前記コンタクト領域の前記第２の境界に向かって配置される複数の開口部を有するハードマスクを形成するステップと、
前記ハードマスク上にフォトレジスト層を形成するステップと、
前記フォトレジスト層をパターン化して、前記ハードマスクの一部及び前記ハードマスクの前記開口部の１つを露出させるステップと、
前記フォトレジスト層及び前記ハードマスクの前記露出された部分をエッチングマスクとすることにより、前記交互誘電体スタックに対して選択性エッチングプロセスを実行するステップと、
前記フォトレジスト層をトリミングし、かつ前記ハードマスクの前記開口部を介して前記複数の誘電体層及び犠牲層をエッチングすることによって、複数のトリム／エッチングサイクルを実行するステップと、を含む、
請求項１に記載の３Ｄメモリデバイスを形成するための方法。
【請求項３】
前記複数のトリム／エッチングサイクルを実行する前記ステップは、
前記フォトレジスト層をトリミングして、前記ハードマスクの露出部分を拡大し、かつ前記ハードマスクのさらなる開口部を露出させるステップと、
前記トリミングされたフォトレジスト層及び前記ハードマスクの前記露出部分をエッチングマスクとすることにより、前記交互誘電体スタックに対して交互の高選択性エッチングプロセスを実行するステップと、
前記フォトレジスト層をトリミングすること、及び前記交互誘電体スタックに対して前記交互の高選択性エッチングプロセスを実行することから構成されている、前記複数のトリム／エッチングサイクルを、前記複数の犠牲層の下部犠牲層が露出するまで繰り返すステップと、を含む、
請求項２に記載の３Ｄメモリデバイスを形成するための方法。
【請求項４】
前記交互誘電体スタックは、Ｎ＋１層の前記誘電体層と、Ｎ層の前記犠牲層と、を含み、前記ハードマスクは個数Ｎの前記開口部を有する、
請求項２に記載の３Ｄメモリデバイスを形成するための方法。
【請求項５】
前記様々な深さの複数のコンタクトホールが貫通する前記複数の誘電体層の数は、前記コンタクト領域の前記第１の境界から前記コンタクト領域の前記第２の境界に向かって漸増している、
請求項１に記載の３Ｄメモリデバイスを形成するための方法。
【請求項６】
前記複数のコンタクトホールを形成するとき、前記複数の誘電体層及び前記複数の犠牲層の長さは、前記コンタクト領域の前記第１の境界から前記コンタクト領域の前記第２の境界に向かう横方向に沿って同じとなる、
請求項１に記載の３Ｄメモリデバイスを形成するための方法。
【請求項７】
前記犠牲層及び前記犠牲／充填層を前記導電体層に置き換える前記ステップは、前記犠牲層及び前記犠牲／充填層を除去して、前記複数の誘電体層と前記支持体との間に複数の間隙を形成するステップであって、前記複数の間隙は複数の上部開口部を含む、ステップと、
前記複数の上部開口部を介して下方に、前記複数の間隙内へと導電性材料を充填するステップと、を含む、
請求項１に記載の３Ｄメモリデバイスを形成するための方法。
【請求項８】
前記複数の間隙内へと前記導電性材料を充填する前に、前記複数の間隙の表面上にｈｉｇｈ‐Ｋ層、接着層、又はバリア層を形成するステップをさらに含む、
請求項７に記載の３Ｄメモリデバイスを形成するための方法。
【請求項９】
前記犠牲層及び前記犠牲／充填層を前記導電体層に置き換える前記ステップは、前記コアアレイ領域内にゲート線スリットを形成するステップであって、前記ゲート線スリットは、前記交互誘電体スタックを貫通して前記基板まで垂直方向に延在している、ステップと、
前記犠牲層及び前記犠牲／充填層を除去して、前記複数の誘電体層と前記支持体との間に複数の間隙を形成するステップと、
前記ゲート線スリットを横方向に通っている前記複数の間隙内へと、導電性材料を充填するステップと、を含む、
請求項１に記載の３Ｄメモリデバイスを形成するための方法。
【請求項１０】
前記複数のダミー・チャネル・ホールのうちの１つは、前記複数のコンタクトホールのうちの互いに隣り合う２つの間に配置されている、
請求項１に記載の３Ｄメモリデバイスを形成するための方法。
【請求項１１】
前記複数のダミー・チャネル・ホールそれぞれの底部の位置は、前記基板の前記表面よりも低い、
請求項１に記載の３Ｄメモリデバイスを形成するための方法。
【請求項１２】
前記犠牲／充填層を形成した後、前記基板のコアアレイ領域内の前記交互誘電体スタックを貫通する複数のチャネルホールを形成するステップをさらに含む、
請求項１に記載の３Ｄメモリデバイスを形成するための方法。
【請求項１３】
前記複数のチャネルホールと前記複数のダミー・チャネル・ホールとが同時に形成される、
請求項１２に記載の３Ｄメモリデバイスを形成するための方法。
【請求項１４】
前記複数のチャネルホールのそれぞれにメモリストリングが形成される、
請求項１２に記載の３Ｄメモリデバイスを形成するための方法。
【請求項１５】
前記コアアレイ領域内にゲート線スリット構造が形成される、
請求項１２に記載の３Ｄメモリデバイスを形成するための方法。
【請求項１６】
前記基板は、第１の型のディープウェルと、前記第１の型のディープウェル上に第２の型のディープウェルと、を含む、
請求項１に記載の３Ｄメモリデバイスを形成するための方法。
【請求項１７】
コンタクト領域及びコアアレイ領域を有する基板と、
前記基板上に配置されている交互導電体／誘電体スタックであって、前記交互導電体／誘電体スタックは、前記コアアレイ領域から前記コンタクト領域まで横方向に延在する複数のワード線を含む、交互導電体／誘電体スタックと、
前記コアアレイ領域内の前記交互導電体／誘電体スタックを貫通する複数のメモリストリングと、
前記交互導電体／誘電体スタック及び前記コンタクト領域内を垂直方向に延在する、様々な高さの複数のコンタクトであって、前記複数のコンタクトのうちの１つに電気的に接続されている前記複数のワード線の数は、前記複数のコンタクトのうちの別の１つに電気的に接続されている前記複数のワード線の数とは異なっている、複数のコンタクトと、を備える、
３Ｄメモリデバイス。
【請求項１８】
前記複数のワード線の前記コンタクト領域における長さは同じである、
請求項１７に記載の３Ｄメモリデバイス。
【請求項１９】
前記複数のコンタクトに電気的に接続されている前記複数のワード線の数は、前記コアアレイ領域に近接している前記コンタクト領域の第１の境界から、前記コアアレイ領域から離隔している前記コンタクト領域の第２の境界に向かって漸増している、
請求項１７に記載の３Ｄメモリデバイス。
【請求項２０】
前記複数のコンタクトホールの高さは、前記コアアレイ領域に近接している前記コンタクト領域の第１の境界から、前記コアアレイ領域から離隔している前記コンタクト領域の第２の境界に向かって漸増している、
請求項１７に記載の３Ｄメモリデバイス。
【請求項２１】
前記複数のコンタクトと前記複数のワード線とは、同じ導電性材料から構成されている、
請求項１７に記載の３Ｄメモリデバイス。
【請求項２２】
コンタクト領域及びコアアレイ領域を有する基板と、
前記基板上に配置されている交互導電体／誘電体スタックであって、前記交互導電体／誘電体スタックは、前記コアアレイ領域から前記コンタクト領域まで横方向に延在する複数のワード線を含む、交互導電体／誘電体スタックと、
前記コアアレイ領域内の前記交互導電体／誘電体スタックを貫通する複数のメモリストリングと、
前記交互導電体／誘電体スタック及び前記コンタクト領域内を垂直方向に延在して、前記複数のワード線のうちの１本又は複数を通っている、様々な高さの複数のコンタクトであって、前記複数のコンタクトのそれぞれは、自身が通っている前記複数のワード線のうちの１本又は複数に電気的に接続されている、複数のコンタクトと、を備える、
３Ｄメモリデバイス。
【請求項２３】
前記複数のワード線の前記コンタクト領域における長さは同じである、
請求項２２に記載の３Ｄメモリデバイス。
【請求項２４】
前記複数のコンタクトに電気的に接続されている前記複数のワード線の数は、前記コアアレイ領域に近接している前記コンタクト領域の第１の境界から、前記コアアレイ領域から離隔している前記コンタクト領域の第２の境界に向かって漸増している、
請求項２２に記載の３Ｄメモリデバイス。
【請求項２５】
前記複数のコンタクトホールの高さは、前記コアアレイ領域に近接している前記コンタクト領域の第１の境界から、前記コアアレイ領域から離隔している前記コンタクト領域の第２の境界に向かって漸増している、
請求項２２に記載の３Ｄメモリデバイス。
【請求項２６】
前記複数のコンタクトと前記複数のワード線とは、同じ導電性材料から構成されている、
請求項２２に記載の３Ｄメモリデバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示の実施形態は、三次元（３Ｄ）メモリデバイス及び関連する形成方法に関する。
【背景技術】
【０００２】
プレーナ型メモリセルは、プロセス技術、回路設計、プログラミングアルゴリズム、及び形成プロセスを改良することにより、より小さいサイズに縮小されている。しかしながら、メモリセルのフィーチャサイズが下限に近づくにつれ、プレーナ処理及び形成技術の難易度が高くなり、またコストがかかるようになる。結果として、プレーナ型メモリセルのメモリ密度は上限に近づくことになる。
【０００３】
３Ｄメモリ構造により、プレーナ型メモリセルの密度制限に対処することができる。この３Ｄメモリ構造は、メモリアレイと、メモリアレイとの間で信号を制御する周辺デバイスと、を含む。従来の３Ｄメモリ構造では、階段の形成には専用のレチクルと、リソグラフィプロセス又はエッチングプロセスとが必要であり、これによりコストが大幅に増加し、生産スループットが低下していた。また、階段構造のコンタクトを１つ又は複数のマスキング／エッチングプロセスで形成して、深さが漸増するようにこれらを形成する必要がある。しかしながら、オーバーエッチング、アンダーエッチング、及びコンタクトホールの位置合わせずれなど、プロセスの不正確さが原因で欠陥が生じる場合がある。一貫した限界寸法（ｃｒｉｔｉｃａｌ  ｄｉｍｅｎｓｉｏｎ：ＣＤ）を維持し、かつ階段とコンタクトとの位置合わせを維持することも、階段構造の形成における課題となっている。
【発明の概要】
【０００４】
本明細書では、３Ｄメモリデバイス及び３Ｄメモリデバイスを形成するための方法の実施形態を開示している。
【０００５】
開示しているのは、三次元（３Ｄ）メモリデバイスを形成するための方法であり、本方法は、基板上のコンタクト領域に交互誘電体スタックを形成するステップであって、この交互誘電体スタックは、基板の表面に垂直な垂直方向に交互に積み重ねられている、複数の誘電体層及び複数の犠牲層を含む、ステップと、この交互誘電体スタック内を垂直方向に延在する、様々な深さの複数のコンタクトホールを形成するステップであって、これら複数のコンタクトホールの深さが、コンタクト領域の第１の境界からコンタクト領域の第２の境界に向かって漸増している、ステップと、これらのコンタクトホールを充填する犠牲／充填層を形成するステップと、コンタクト領域内の交互誘電体スタックを貫通する複数のダミー・チャネル・ホールを形成するステップと、これらのダミー・チャネル・ホールを誘電体材料で充填して、支持体を形成するステップと、犠牲層及び犠牲／充填層を導電体層に置き換えることにより、複数のゲート線及びコンタクトを形成するステップと、を含む。
【０００６】
いくつかの実施形態では、様々な深さの複数のコンタクトホールを形成するステップは、交互誘電体スタック上に複数の開口部を有するハードマスクを形成するステップと、このハードマスク上にフォトレジスト層を形成するステップと、このフォトレジスト層をパターン化して、ハードマスクの一部及びハードマスクの開口部の１つを露出させるステップと、フォトレジスト層及びハードマスクの露出部分をエッチングマスクとすることにより、交互誘電体スタックに対して選択性エッチングプロセスを実行するステップと、フォトレジスト層をトリミングし、かつハードマスクの開口部を介して複数の誘電体層及び犠牲層をエッチングすることによって、複数のトリム／エッチングサイクルを実行するステップと、を含む。
【０００７】
いくつかの実施形態では、複数のトリム／エッチングサイクルを実行するステップは、フォトレジスト層をトリミングして、ハードマスクの露出部分を拡大し、かつハードマスクのさらなる開口部を露出させるステップと、トリミングされたフォトレジスト層及びハードマスクの露出部分をエッチングマスクとすることにより、交互誘電体スタックに対して交互の高選択性エッチングプロセスを実行するステップと、フォトレジスト層をトリミングすること、及び交互誘電体スタックに対して交互の高選択性エッチングプロセスを実行することから構成されている、複数のトリム／エッチングサイクルを、下部犠牲層が露出するまで繰り返すステップと、を含む。
【０００８】
いくつかの実施形態では、交互誘電体スタックは、Ｎ＋１層の誘電体層と、Ｎ層の犠牲層と、を含み、ハードマスクは個数Ｎの開口部を有する。
【０００９】
いくつかの実施形態では、様々な深さの複数のコンタクトホールが貫通する複数の誘電体層の数は、コンタクト領域の第１の境界からコンタクト領域の第２の境界に向かって漸増している。
【００１０】
いくつかの実施形態では、複数のコンタクトホールを形成するとき、複数の誘電体層及び複数の犠牲層の長さは、コンタクト領域の第１の境界からコンタクト領域の第２の境界に向かう横方向に沿って同じとなる。
【００１１】
いくつかの実施形態では、犠牲層及び犠牲／充填層を導電体層に置き換えるステップは、これらの犠牲層及び犠牲／充填層を除去して、複数の誘電体層と支持体との間に複数の間隙を形成するステップであって、これら複数の間隙は複数の上部開口部を含む、ステップと、これら複数の上部開口部を介して下方に、複数の間隙内へと導電性材料を充填するステップと、を含む。
【００１２】
いくつかの実施形態では、本３Ｄメモリデバイスを形成するための方法は、複数の間隙内へと導電性材料を充填する前に、複数の間隙の表面上にｈｉｇｈ‐Ｋ層、接着層、及び／又はバリア層を形成するステップをさらに含む。
【００１３】
いくつかの実施形態では、犠牲層及び犠牲／充填層を導電体層に置き換えるステップは、コアアレイ領域内にゲート線スリットを形成するステップであって、このゲート線スリットは、交互誘電体スタックを貫通して基板まで垂直方向に延在している、ステップと、犠牲層及び犠牲／充填層を除去して、複数の誘電体層と支持体との間に複数の間隙を形成するステップと、ゲート線スリットを横方向に通っている複数の間隙内へと、導電性材料を充填するステップと、を含む。
【００１４】
いくつかの実施形態では、複数のダミー・チャネル・ホールのうちの１つは、互いに隣り合う複数のコンタクトホールのうちの２つの間に配置されている。
【００１５】
いくつかの実施形態では、これら複数のダミー・チャネル・ホールそれぞれの底部の位置は、基板の表面よりも低い。
【００１６】
いくつかの実施形態では、本３Ｄメモリデバイスを形成するための方法は、犠牲／充填層を形成した後、基板のコアアレイ領域内の交互誘電体スタックを貫通する複数のチャネルホールを形成するステップをさらに含む。
【００１７】
いくつかの実施形態では、これら複数のチャネルホールと複数のダミー・チャネル・ホールとが同時に形成される。
【００１８】
いくつかの実施形態では、これら複数のチャネルホールのそれぞれにメモリストリングが形成される。
【００１９】
いくつかの実施形態では、コアアレイ領域内にゲート線スリット構造がさらに形成される。
【００２０】
いくつかの実施形態では、基板は、第１の型のディープウェルと、この第１の型のディープウェル上に第２の型のディープウェルと、を含む。
【００２１】
３Ｄメモリデバイスを開示している。本３Ｄメモリデバイスは、コンタクト領域及びコアアレイ領域を有する基板と、この基板上に配置されている交互導電体／誘電体スタックであって、この交互導電体／誘電体スタックは、コアアレイ領域からコンタクト領域まで横方向に延在する複数のワード線を含む、交互導電体／誘電体スタックと、コアアレイ領域内の交互導電体／誘電体スタックを貫通する複数のメモリストリングと、この交互導電体／誘電体スタック及びコンタクト領域内を垂直方向に延在する、様々な高さの複数のコンタクトであって、これら複数のコンタクトのうちの１つに電気的に接続されている複数のワード線の数は、これら複数のコンタクトのうちの別の１つに電気的に接続されている複数のワード線の数とは異なっている、複数のコンタクトと、を備える。
【００２２】
３Ｄメモリデバイスを開示している。本３Ｄメモリデバイスは、コンタクト領域及びコアアレイ領域を有する基板と、この基板上に配置されている交互導電体／誘電体スタックであって、この交互導電体／誘電体スタックは、コアアレイ領域からコンタクト領域まで横方向に延在する複数のワード線を含む、交互導電体／誘電体スタックと、コアアレイ領域内の交互導電体／誘電体スタックを貫通する複数のメモリストリングと、この交互導電体／誘電体スタック及びコンタクト領域内を垂直方向に延在して、複数のワード線のうちの１本又は複数を通っている、様々な高さの複数のコンタクトであって、これら複数のコンタクトのそれぞれは、自身が通っている複数のワード線のうちの１本又は複数に電気的に接続されている、複数のコンタクトと、を備える。
【００２３】
いくつかの実施形態では、これら複数のワード線のコンタクト領域における長さは同じである。
【００２４】
いくつかの実施形態では、複数のコンタクトに電気的に接続されている複数のワード線の数は、コアアレイ領域に近接しているコンタクト領域の第１の境界から、コアアレイ領域から離隔しているコンタクト領域の第２の境界に向かって漸増している。
【００２５】
いくつかの実施形態では、複数のコンタクトホールの高さは、コアアレイ領域に近接しているコンタクト領域の第１の境界から、コアアレイ領域から離隔しているコンタクト領域の第２の境界に向かって漸増している。
【００２６】
いくつかの実施形態では、これら複数のコンタクトと複数のワード線とは、同じ導電性材料から構成されている。
【００２７】
本発明のこれら及び他の目的は、様々な図及び図面において例示している好ましい実施形態に関する以下の詳細な説明を読解した後、多分当業者には明らかになるであろう。
【図面の簡単な説明】
【００２８】
【図１】本開示のいくつかの実施形態による、３Ｄメモリデバイスを形成するための形成プロセスを示した概略断面図である。
【図２】本開示のいくつかの実施形態による、３Ｄメモリデバイスを形成するための形成プロセスを示した概略断面図である。
【図３】本開示のいくつかの実施形態による、３Ｄメモリデバイスを形成するための形成プロセスを示した概略断面図である。
【図４】本開示のいくつかの実施形態による、３Ｄメモリデバイスを形成するための形成プロセスを示した概略断面図である。
【図５】本開示のいくつかの実施形態による、３Ｄメモリデバイスを形成するための形成プロセスを示した概略断面図である。
【図６】本開示のいくつかの実施形態による、３Ｄメモリデバイスを形成するための形成プロセスを示した概略断面図である。
【図７】本開示のいくつかの実施形態による、３Ｄメモリデバイスを形成するための形成プロセスを示した概略断面図である。
【図８】本開示のいくつかの実施形態による、３Ｄメモリデバイスを形成するための形成プロセスを示した概略断面図である。
【図９】本開示のいくつかの実施形態による、３Ｄメモリデバイスを形成するための形成プロセスを示した概略断面図である。
【図１０】本開示のいくつかの実施形態による、３Ｄメモリデバイスを形成するための形成プロセスを示した概略断面図である。
【図１１】本開示のいくつかの実施形態による、３Ｄメモリデバイスを形成するための形成プロセスを示した概略断面図である。
【図１２】本開示のいくつかの実施形態による、３Ｄメモリデバイスを形成するための形成プロセスを示した概略断面図である。
【図１３】本開示のいくつかの実施形態による、３Ｄメモリデバイスを形成するための方法のフローチャートを示す。
【図１４】本開示のいくつかの実施形態による、様々な深さの複数のコンタクトホールを形成するための方法のフローチャートを示す。
【発明を実施するための形態】
【００２９】
特定の構成及び配置について述べているが、これは例示のみを目的として行っていることを理解すべきである。当業者であれば、本開示の趣旨及び範囲から逸脱することなく、他の構成及び配置が使用できることを認識するであろう。本開示を他の種々の用途にも使用できることは、当業者には明らかであろう。
【００３０】
なお、本明細書において「一（ｏｎｅ）実施形態」、「一（ａｎ）実施形態」、「典型的な一実施形態」、「いくつかの実施形態」などへ言及する場合、記載している実施形態が特定の特徴、構造、又は特性を含み得ることを示しているが、必ずしも全ての実施形態がその特定の特徴、構造、又は特性を含み得るとは限らない。また、そのような語句は必ずしも同じ実施形態を指しているとは限らない。さらに、特定の特徴、構造、又は特性を一実施形態に関連して記載している場合、これらを明示的に記載しているかどうかにかかわらず、そのような特徴、構造、又は特性が他の実施形態との関連においても有効であることは、当業者に知られていると考えられる。
【００３１】
通常、用語法はその文脈での使用状況から少なくとも部分的に理解され得る。たとえば、本明細書で「１つ又は複数の（ｏｎｅ  ｏｒ  ｍｏｒｅ）」という用語を使用する場合、文脈に少なくとも部分的に依存して、これを使用して任意の特徴、構造、又は特性を単数の意味で表してもよいし、これを使用してこうした特徴、構造又は特性の組み合わせを複数の意味で表してもよい。同様に「１つの（ａ）」、「１つの（ａｎ）」、又は「その（ｔｈｅ）」などの用語を、ここでも文脈に少なくとも部分的に依存して、単数形の用法を表していると理解してもよいし、複数形の用法を表していると理解してもよい。また、「ｂａｓｅｄ  ｏｎ（に基づいて／を基に）」という用語は、排他的な一連の要因を表すことを必ずしも意図していないと理解され、その代わりに、ここでも文脈に少なくとも部分的に依存して、必ずしも明示的に記載されていない別の要因が存在できるようにしている可能性がある。
【００３２】
本開示における「上（ｏｎ）」、「上側（ａｂｏｖｅ）」、及び「上方（ｏｖｅｒ）」の意味について、「上（ｏｎ）」が何かの「上に直接ある」ことを意味するだけでなく、それらの間に中間の特徴部又は層を伴って何かの「上にある」という意味を含み、また「上側（ａｂｏｖｅ）」又は「上方（ｏｖｅｒ）」が何かの「上側にある」若しくは「上方にある」ことを意味するだけでなく、それらの間に中間の特徴部又は層を何ら伴わずに何かの「上側にある」又は「上方にある」（すなわち、何かの上に直接ある）という意味をも含み得るように、最も広義の意味で解釈すべきであることは容易に理解されるべきである。
【００３３】
さらに、「下（ｂｅｎｅａｔｈ）」、「下側（ｂｅｌｏｗ）」、「下部（ｌｏｗｅｒ）」、「上側（ａｂｏｖｅ）」、及び「上部（ｕｐｐｅｒ）」などの空間的な相対語を、図面に示しているある要素又は特徴と他の要素（複数可）又は特徴（複数可）との関係を表す際、説明を簡単にするために本明細書で用いてもよい。これらの空間的な相対語は、図面に示している向きに加えて、使用中又は動作中のデバイスの種々の向きをも包含することが意図されている。本装置を他の方向に向けてもよく（９０度又は他の方位に回転させて）、また本明細書で使用している空間的な相対記述子を、それに応じて同様に解釈してもよい。
【００３４】
本明細書で使用する場合、「基板」という用語は、後続の材料層がその上に付加される材料を指す。この基板自体をパターン化することができる。基板の上部に付加される材料をパターン化することも、パターン化しないままにすることもできる。また基板は、シリコン、ゲルマニウム、ヒ化ガリウム、リン化インジウムなどの多様な半導体材料を含み得る。あるいは、この基板をガラス、プラスチック、又はサファイアウェハなどの非導電性材料から作製することもできる。
【００３５】
本明細書で使用する場合、「層」という用語はある厚さを有する領域を含む材料部分を指す。層は、下にあるか若しくは上にある構造の全体にわたって延在し得、又はその範囲が、下にあるか若しくは上にある構造の範囲よりも狭くなる可能性がある。また層を、その厚さが連続構造の厚さよりも薄い、均一又は不均一な連続構造の領域とすることができる。たとえば、連続構造の上面と底面との間、又は上面及び底面にある任意の一対の水平面間に層を配置することができる。層は水平方向に、垂直方向に、かつ／又はテーパ面に沿って延在し得る。基板は層であり得、その中に１つ又は複数の層を含み得、かつ／又はその上、その上側、及び／若しくはその下側に１つ又は複数の層を有し得る。１つの層は複数の層を含み得る。たとえば、相互接続層は１つ又は複数の導電体層及びコンタクト層（その中にコンタクト、相互接続線、及び／又はヴィアが形成される）と、１つ又は複数の誘電体層と、を含み得る。
【００３６】
本明細書で使用する場合、「名目の／名目上」という用語は、製品又はプロセスの設計段階で設定される構成要素若しくはプロセス動作の特性又はパラメータにおいて、希望値を上回り、かつ／又は下回る範囲の値も含めて希望値又は目標値を指すものである。値に幅があるのは、製造プロセス又は製造公差にわずかな変動が生じることに起因している可能性がある。本明細書で使用する場合、「約」という用語は、当該半導体デバイスと関連している特定のテクノロジーノードに基づいて変動する可能性のある、所与の量の値を示す。特定のテクノロジーノードに基づいて、「約」という用語は、たとえば値の１０〜３０％以内で変動する所与の量の値を示し得る（たとえば、その値の±１０％、±２０％、又は±３０％）。
【００３７】
本明細書で使用する場合、「３Ｄメモリデバイス」という用語は、メモリストリングが基板に対して垂直方向に延在するように、メモリセルトランジスタのストリング（ＮＡＮＤストリングなど、本明細書では「メモリストリング」と呼んでいる）が横向きの基板上に垂直に配置されている半導体デバイスを指す。本明細書で使用する場合、「垂直方向の／垂直方向に」という用語は、基板の側面に対して名目上垂直であることを意味する。
【００３８】
本開示において、「水平の／水平方向に」という用語は、基板の側面に対して名目上平行であることを意味する。
【００３９】
３Ｄ  ＮＡＮＤメモリデバイスの動作には、読取り、プログラミング、及び消去が含まれ得る。これらの動作中にワード線にバイアス電圧を頻繁に印加すると、電荷トラップ層での電荷トラップが妨害され、これにより外乱エラーが発生して、メモリデバイスの信頼性が低下する可能性がある。
【００４０】
トンネル電界効果トランジスタ（ｔｕｎｎｅｌ  ｅｆｆｅｃｔ  ｔｒａｎｓｉｓｔｏｒ：ＴＦＥＴ）を内蔵することで、３Ｄ  ＮＡＮＤメモリセルは読取り、プログラミング、及び消去などの３Ｄ  ＮＡＮＤメモリデバイスの動作中に閾値電圧の安定性を向上させることができる。
【００４１】
一部の３Ｄメモリデバイスでは、３Ｄメモリデバイスの基板に形成されているドープ・シリコン・チャネルのオン／オフ状態をソース選択ゲートが制御している。ソース選択ゲートの動作速度はシリコンチャネルのコンダクタンスに依存しているが、シリコンは半導体材料であるため、この動作速度が制限される可能性がある。また、メモリセルのブロック全体が単一のソース選択ゲートを共有している可能性があるため、メモリブロックのアレイ共通ソースを駆動するための負荷が、周辺デバイスにとって難題になり得る。
【００４２】
本開示による様々な実施形態は、他の３Ｄメモリデバイスによって使用される基板内のシリコンチャネルの代わりに、ソース導電体層を備える３Ｄメモリデバイスを提供する。本明細書に開示しているソース導電体層を形成する導電性材料（たとえば、金属、金属合金、及び／又は金属シリサイド）にシリコンを置き換えることにより、本３Ｄメモリデバイスにおけるソース側の抵抗（たとえば、共通ソースコンタクトとＮＡＮＤストリングとの間の）を低減することができるため、デバイスの動作速度が増加する。いくつかの実施形態では、ソース選択ゲートの消去動作を行う伝導メカニズムは、ゲート誘起ドレインリーク（ｇａｔｅ‐ｉｎｄｕｃｅｄ  ｄｒａｉｎ  ｌｅａｋａｇｅ：ＧＩＤＬ）によって駆動されるようになる可能性がある。
【００４３】
さらに、シリコン基板と比較して、本明細書に開示しているソース導電体層は、単一のメモリブロック、複数のメモリブロック、又はメモリブロックの一部を必要に応じて駆動するための任意の適切なレイアウト（たとえば、異なる分離領域を有する）に対して、より容易にパターン化することができ、このことは、メモリアレイの周辺デバイスが有する駆動能力を高め得る。その導電性に起因して、本明細書に開示しているソース導電体層はパターン化されて、相互接続層（たとえば、ＢＥＯＬ相互接続構造体の一部）として使用され得る。
【００４４】
図１〜図１４を参照すると、図１〜図１２は、本開示のいくつかの実施形態による、３Ｄメモリデバイスを形成するための形成プロセスを示し、図１３は、いくつかの実施形態による、３Ｄメモリデバイスを形成するための方法のフローチャートを示し、また図１４は、本開示のいくつかの実施形態による、様々な深さの複数のコンタクトホールを形成するための方法のフローチャートを示している。図１３を参照すると、３Ｄメモリデバイスを形成するための方法５００は、交互誘電体スタックが基板上のコンタクト領域に形成されるステップ５０２を含む。図１に示すように、基板１００が設けられる。この基板１００を、単結晶シリコンの単層基板、多結晶シリコン（ポリシリコン）の単層基板、ポリシリコン及び金属による多層基板、ゲルマニウム基板、シリコンゲルマニウム（ＳｉＧｅ）基板、シリコン・オン・インシュレータ（ＳＯＩ）基板、ゲルマニウム・オン・インシュレータ（ＧＯＩ）基板、ガリウムヒ素（ＧａＡｓ）基板、インジウムリン（ＩｎＰ）基板、シリコンカーバイド（ＳｉＣ）基板、シリコン及びシリコンゲルマニウム（Ｓｉ／ＳｉＧｅ）による多層基板、シリコン及びゲルマニウム・オン・インシュレータ（ＳＧＯＩ）による多層基板などを例とする、任意の適切な材料及び／又は構造を有する任意の適切な半導体基板とすることができる。以下の説明では、一例として、基板１００は単結晶シリコン基板である。基板１００は上部側面１００ａを有する。
【００４５】
いくつかの実施形態では、コンタクト領域Ｒ１とコアアレイ領域Ｒ２とが基板１００上に組み込まれ得る。コアアレイ領域Ｒ２を使用して、３Ｄ  ＮＡＮＤデバイスなどの３Ｄメモリデバイスのメモリセルを形成することができる。コンタクト領域Ｒ１を使用して、メモリセルを外部に電気的に接続するためのコンタクトを形成することができる。いくつかの実施形態では、基板１００上にさらに周辺領域が形成され得、これを使用して、本３Ｄ  ＮＡＮＤデバイスの動作に関連する１つ又は複数の周辺回路を形成することができる。この周辺回路は、たとえば１つ又は複数の相補型金属酸化膜半導体（ｃｏｍｐｌｅｍｅｎｔａｒｙ  ｍｅｔａｌ‐ｏｘｉｄｅ‐ｓｅｍｉｃｏｎｄｕｃｔｏｒ：ＣＭＯＳ）デバイスを含み得る。
【００４６】
本実施形態では、基板１００の表面１００ａ上に、第１の型のドープ領域１０２と第２の型のドープ領域１０４とが配置されている。この第２の型のドープ領域１０４は、第１の型のドープ領域１０２の上側に配置されている。第１の型のドープ領域１０２は、第２の型のドープ領域１０４とは反対の導電型極性を有する。第１の型のドープ領域１０２を、ディープＮ型ウェルなどのディープウェルとすることができ、また、第２の型のドープ領域１０４を、高電圧Ｐ型ウェル（ｈｉｇｈ‐ｖｏｌｔａｇｅ  Ｐ‐ｔｙｐｅ  ｗｅｌｌ：ＨＶＰＷ）とすることができるが、これらに限定されない。
【００４７】
本実施形態によれば、基板１００上のコンタクト領域Ｒ２内に、交互誘電体スタック１０６が形成される。交互誘電体スタック１０６は、基板１００上のコアアレイ領域Ｒ１内にも形成され得る。交互誘電体スタック１０６は、基板１００の表面１００ａに垂直であり、かつ基板１００の横延在方向に垂直である垂直方向に沿って基板１００上に交互に積み重ねられている、複数の誘電体層１０８及び複数の犠牲層１１０を含む。これらの交互に積み重ねられている誘電体層１０８及び犠牲層１１０は、基板１００上に垂直方向に積み重ねられている、複数の誘電体層／犠牲層対１１２を形成している。犠牲層１１０は、隣り合う２つの誘電体層１０８によって挟まれ得、逆もまた同様である。すなわち、所与の交互誘電体／犠牲スタックの上部層及び下部層を除いて、その他の誘電体層１０８のそれぞれは、隣り合う２つの犠牲層１１０によって挟まれ得、またその他の犠牲層１１０のそれぞれは、隣り合う２つの誘電体層１０８によって挟まれ得る。これら複数の誘電体層１０８及び複数の犠牲層１１０は、基板１００の表面１００ａに平行な横方向に延在している。さらに、コンタクト領域Ｒ１における誘電体層１０８及び犠牲層１１０の長さを、コアアレイ領域Ｒ２に近接している第１の境界Ｒ１１から、コアアレイ領域Ｒ２から離隔している第２の境界Ｒ１２まで、水平（横）方向に沿って同じとすることができる。
【００４８】
交互誘電体スタック１０６は、任意の適切な層数の誘電体層１０８及び犠牲層１１０を含み得る。いくつかの実施形態では、交互誘電体スタック１０６内の誘電体層１０８及び犠牲層１１０の合計層数は、６４以上である。すなわち、誘電体層／犠牲層対１１２の数を、３２以上とすることができる。図を簡略化するために、図に誘電体層１０８を４層とし、かつ犠牲層１１０を３層として例示を目的に示しているが、これは本開示を限定することを意図していない。いくつかの実施形態では、交互誘電体スタック１０６は、より多くの層数の誘電体層１０８及び犠牲層１１０を含み得る。いくつかの実施形態では、交互誘電体スタック１０６は、誘電体層／犠牲層対１１２とは異なる材料及び／又は厚さのより多くの誘電体層、あるいはより多くの犠牲層を含む。
【００４９】
交互誘電体スタック１０６は、化学蒸着（ｃｈｅｍｉｃａｌ  ｖａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ：ＣＶＤ）、物理蒸着（ｐｈｙｓｉｃａｌ  ｖａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ：ＰＶＤ）、原子層蒸着（ａｔｏｍｉｃ  ｌａｙｅｒ  ｄｅｐｏｓｉｔｉｏｎ：ＡＬＤ）、又はそれらの任意の組み合わせを含むが、これらに限定されない１つ又は複数の薄膜蒸着プロセスによって形成され得る。いくつかの実施形態では、誘電体層１０８の厚さをそれぞれ、同じ厚さとすることもできるし、異なる厚さとすることもできる。たとえば、各誘電体層１０８の厚さを、１０ｎｍ〜１００ｎｍの範囲内、好ましくは約３０ｎｍとすることができる。同様に、犠牲層１１０の厚さをそれぞれ、同じ厚さとすることもできるし、異なる厚さとすることもできる。たとえば、各犠牲層の厚さを、１０ｎｍ〜１００ｎｍの範囲内、好ましくは約３５ｎｍとすることができる。いくつかの実施形態では、交互誘電体スタック１０６の上部誘電体層１０８及び下部誘電体層１０８の厚さを、交互誘電体スタック１０６内の他の層の厚さよりも厚くすることができるが、これに限定されるものではない。いくつかの実施形態では、この上部誘電体層１０８を、上部選択ゲート（すなわち、ドレイン選択ゲート）の分離層として使用することができ、また下部誘電体層１０６を、下部選択ゲート（すなわち、ソース選択ゲート）の分離層として使用することができる。
【００５０】
いくつかの実施形態では、誘電体層１０６を酸化膜としてもよく、また、犠牲層１０８を窒化膜としてもよいが、これらに限定されない。なお、本開示では、誘電体層１０８及び／又は犠牲層１１０は、任意の適切な酸化物材料並びに／又は窒化物材料を含み得る。たとえば、酸化物材料にはシリサイドが含まれ得、また窒化物材料の元素には、タングステン（Ｗ）、コバルト（Ｃｏ）、銅（Ｃｕ）、アルミニウム（Ａｌ）、ドープシリコン、シリサイド、又はそれらの任意の組み合わせが含まれ得るが、これらに限定されない。いくつかの実施形態では、誘電体層１０８を酸化シリコン層とすることができ、また、犠牲層１１０を窒化シリコン層とすることができる。
【００５１】
図１３に示す方法５００のステップ５０４では、交互誘電体スタック１０６内に、様々な深さの複数のコンタクトホールが形成される。これら様々な深さのコンタクトホールは、いくつかの手順によって形成されてもよい。様々な深さのコンタクトホールを形成する方法６００を、図１４で紹介している。図１４及び図２に示すように、方法６００のステップ６０２では、交互誘電体スタック２０６上に、複数の開口部１１４ａを有する第１のハードマスク１１４を形成することに進み得る。これら複数の開口部１１４ａは、交互誘電体スタック１０６上におけるコンタクト領域Ｒ１の第１の境界Ｒ１１から、コンタクト領域Ｒ１の第２の境界Ｒ１２に向かって配置され得る。これらの開口部１１４ａを使用して、コンタクトホールの所定の位置及び形状を画定している。一例として、交互誘電体スタック１０６は、Ｎ＋１層の誘電体層１０８及びＮ層の犠牲誘電体層１１０を有し、また、個数Ｎの開口部１１４ａがコンタクト領域Ｒ１内に形成され得る。これらの開口部１１４を形成するプロセスは、まず第１のハードマスク層１１４を一括的に形成し、次に第１のハードマスク層１１４をパターン化して、開口部１１４ａを形成するステップを含んでもよい。第１のハードマスク層１１４へのパターン化プロセスは、フォトリソグラフィ／エッチングプロセス（ｐｈｏｔｏｌｉｔｈｏｇｒａｐｈｙ‐ｅｔｃｈｉｎｇ  ｐｒｏｃｅｓｓ：ＰＥＰ）によって実行されてもよく、また、このＰＥＰを実行する前に、第１のハードマスク層１１４上にフォトレジスト層が形成されてもよい。
【００５２】
図１４に示すように、ステップ６０４では、第１のハードマスク１１４上に第１のフォトレジスト層１１６が形成される。この第１のフォトレジスト層１１６は、第１のハードマスク１１４及び開口部１１４ａを覆っている。次に、ステップ６０６を実行して、第１のフォトレジスト層１１６をパターン化することにより、第１のハードマスク１１４の一部及び第１のハードマスク１１４の開口部１１４ａのうちの少なくとも１つを露出させる。図３に示すように、パターン化フォトレジスト層１１６’はパターン１１６ａを有し、また、このパターン化フォトレジスト層１１６’によって露出されている、第１のハードマスク１１４の露出部分１１８を示している。たとえば、コンタクト領域Ｒ２の第２の境界Ｒ１２に最も近接している第Ｎ番目の開口部１１４ａは、第１のパターン化ハードマスク１１６’によって露出される一方、第１のハードマスク１１４における第１番目の開口部１１４ａから第（Ｎ−１）番目の開口部１１４ａまでは、第１のパターン化フォトレジスト層１１６’によって依然として覆われている。
【００５３】
次に、ステップ６０８を実行して、第１のパターン化フォトレジスト層１１６’及び第１のハードマスク１１４の露出部分１１８をエッチングマスクとすることにより、交互誘電体スタック１０６に対して選択性エッチングプロセスＥ１を実行する。このエッチングプロセスＥ１では、犠牲層１１０に対する誘電体層１０８のエッチング選択比を高くしており、その結果、上部誘電体層１０８の下に配置されている犠牲層１１０がエッチング停止層とされ得るようにしている。すなわち、エッチングプロセスＥ１を実行して、上部犠牲層１１０が露出するまで、第１のハードマスク１１４の第Ｎ番目の開口部１１４ａによって露出される上部誘電体層１０８をエッチングする。このエッチングプロセスＥ１を、任意の適切な湿式エッチングプロセス又は乾式エッチングプロセスとすることができる。図３に示すように、上部誘電体層１０８に浅い深さのコンタクトホール１２０１が形成されている。
【００５４】
続いて、図１４のステップ６１０を実行することができ、ここでは、複数のトリム／エッチングサイクルを実行し、第１のフォトレジスト層１１６’をトリミングし、かつ第１のハードマスク１１４の開口部１１４ａを介して、複数の誘電体層１０８及び犠牲層１１０をエッチングすることにより、様々な深さの複数のコンタクトホールを形成する。これらのトリム／エッチングサイクルは、フォトレジスト層をトリミングして、第１のハードマスクの露出部分を拡大し、かつ第１のハードマスクのさらなる開口部を露出させるステップと、トリミングされた第１のフォトレジスト層及び拡大された第１のハードマスクの露出部分をエッチングマスクとすることにより、交互誘電体スタックに対して交互の高選択性エッチングプロセスを実行するステップと、第１のフォトレジスト層をトリミングすること、及び交互誘電体スタックに対して交互の高選択性エッチングプロセスを実行することから構成されている、複数のトリム／エッチングサイクルを、下部犠牲層が露出するまで繰り返すステップと、を含む。具体的には、図４に示すように、図３に示すパターン化フォトレジスト層１１６’はトリミングされ、また、フォトレジスト層１１６’の一部がさらに除去される。すなわち、フォトレジスト層１１６’のサイズを縮小して、パターン１１６ｂを有するトリミングされたフォトレジスト層１１６’’を形成することにより、第１のハードマスク１１４のさらなる開口部１１４ａ及び第１のハードマスク１１４のさらなる露出部分１１９、並びに交互誘電体スタック１０６を露出させるようにしている。次に、トリミングされた第１のフォトレジスト層１１６’’及び第１のハードマスク１１４の露出部分１１９をエッチングマスクとすることにより、交互誘電体スタック１０６に対する交互の高選択性エッチングプロセスＥ２が実行される。この交互の高選択性エッチングプロセスＥ２を実行する間に、第Ｎ番目の開口部１１４ａによって露出される上部犠牲層１１０の一部が除去されて第２の上部誘電体層１０８が露出し、次に第Ｎ番目の開口部１１４ａによって露出される第２の上部誘電体層１０８の一部と、第（Ｎ−１）番目の開口部１１４ａによって露出される上部誘電体層１０８の一部とが除去されることにより、コンタクトホール１２０１’及びコンタクトホール１２０２が形成され、このコンタクトホール１２０１’は、交互誘電体スタック１０６における最初の上部３層を貫通しており、またコンタクトホール１２０２は、交互誘電体スタック１０６における最初の上部層を貫通している。すなわち、コンタクトホール１２０１’の深さは、コンタクトホール１２０２の深さよりも深い。この交互の高選択性エッチングプロセスＥ２とは、本エッチングプロセスでは、本エッチングプロセスの前期において、誘電体層１０８に対する犠牲層１１０の選択性が高くなり、また、本エッチングプロセスの後期において、犠牲層１１０に対する誘電体層１０８の選択性が高くなることを意味している。すなわち、この交互の高選択性エッチングプロセスＥ２は、２段階エッチングプロセスを含んでもよい。第１の段階のエッチングプロセスでは、第１のハードマスク１１４及びトリミングされた第１のフォトレジスト層１１６’’によって露出される犠牲層１１０の露出部分を除去し、次の下部層（たとえば、第２の誘電体層１０８）でこれを停止することができる。次に、第１のハードマスク１１４のパターンは、エッチング済みの層（たとえば、上部犠牲層１１０）に転写される。次に、第２の段階のエッチングプロセスでは、トリミングされた第１のフォトレジスト層１１６’’によって露出される開口部１１４ａにより、露出される次の下部層（たとえば、第２の誘電体層１０８）及び露出される上部誘電体層１０８を除去することができる。この第２の段階のエッチングプロセスを、次の下部層（たとえば、第２の犠牲層１１０及び上部犠牲層１１０のそれぞれ）で停止することができる。交互の高選択性エッチングプロセスＥ２は、反応性イオンエッチング（ｒｅａｃｔｉｖｅ  ｉｏｎ  ｅｔｃｈｉｎｇ：ＲＩＥ）プロセスなどの任意の適切な乾式／湿式エッチングプロセスであってもよいが、これらに限定されない。トリム／エッチングサイクルは、第１のフォトレジスト層１１６をトリミングすること、及び交互誘電体スタック１０６に対して、上述したように交互の高選択性エッチングプロセスを実行することから構成されている。
【００５５】
図５に示すように、下部犠牲層１１０が露出するまで、複数のトリム／エッチングサイクルが繰り返される。たとえば、第１のフォトレジスト層１１６’’をさらにトリミングして、そのサイズを縮小し、かつ第１のハードマスク１１４のさらなる部分及びさらなる開口部１１４ａ（たとえば、第（Ｎ−１）番目の開口部１１４ａ）を露出させることができ、また、交互の高選択性エッチングプロセスＥ３を実行することにより、コンタクトホール１２０１’’、１２０２’、１２０３を形成している。本実施形態では、コンタクトホール１２０１’’は、交互誘電体スタック１０６における第１〜第５の上部層を貫通しており、コンタクトホール１２０２’は、交互誘電体スタック１０６における第１〜第３の上部層を貫通しており、またコンタクトホール１２０３は、交互誘電体スタック１０６の上部層を貫通している。すなわち、コアアレイ領域Ｒ２から離隔しているコンタクトホールが、コアアレイ領域Ｒ２に近接しているコンタクトホールよりも交互誘電体スタック１０６のより多くの層を貫通しており、また、様々な深さの複数のコンタクトホールが貫通する複数の誘電体層１０８の数は、コンタクト領域Ｒ１の第１の境界Ｒ１１から、コンタクト領域Ｒ１の第２の境界Ｒ１２に向かって漸増している。上述したように、下部犠牲層１１０がコンタクトホール１２０１’’によって露出するまで、トリム／エッチングサイクルが繰り返され、その結果として、様々な深さの複数のコンタクトホールが形成される。これらのコンタクトホール（１２０１’’、１２０２’、１２０３など）の深さは、コンタクト領域Ｒ１の第１の境界Ｒ１１から、コンタクト領域Ｒ２の第２の境界Ｒ２２に向かって漸増している。すなわち、コンタクトホール（１２０１’’、１２０２’、１２０３など）が貫通する誘電体層１０８及び犠牲層１１０の数は、コンタクト領域Ｒ１の第１の境界Ｒ１１から、コンタクト領域Ｒ２の第２の境界Ｒ２２に向かって漸増している。したがって、交互誘電体スタック１０６内に様々な深さのコンタクトホール１２０１’’、１２０２’、１２０３が形成され、これらは交互誘電体スタック１０６内を垂直方向に延在している。
【００５６】
図１３及び図６を参照すると、方法５００のステップ５０６において、コンタクトホール１２０１’’、１２０２’、１２０３を充填する犠牲／充填層１３０が形成される。この犠牲／充填層１３０は、化学蒸着（ＣＶＤ）プロセス、物理蒸着（ＰＶＤ）プロセス、又は任意の適切なプロセスによって形成されてもよい。犠牲／充填層１３０は誘電体材料から構成されてもよい。いくつかの実施形態では、犠牲／充填層１３０は、犠牲層１１０と同じ又は類似の材料を含んでもよい。本実施形態では、犠牲／充填層１３０は、一例として窒化物材料を含む。犠牲／充填層１３０の一部は、以下の形成プロセスにおいて第２のハードマスクと見なされてもよい。
【００５７】
図１３を参照すると、方法５００のステップ５０８において、コンタクト領域内の交互誘電体スタックを基板まで貫通する複数のダミー・チャネル・ホールが形成される。いくつかの実施形態では、これらのダミー・チャネル・ホールと同時に、複数のチャネルホールがコアアレイ領域内にさらに形成されてもよい。いくつかの他の実施形態では、これらのチャネルホールはダミー・チャネル・ホールとは別に形成されてもよい。図７及び図８は、ダミー・チャネル・ホールをチャネルホールと共に形成する形成プロセスを、一例として示している。図７に示すように、これらダミー・チャネル・ホールの位置を画定するためのパターン化層１３８が、犠牲／充填層１３０上に形成される。このパターン化層１３８は、犠牲／充填層１３０上で下から上へ、第３のハードマスク１３２、反射防止コーティング（ａｎｔｉ‐ｒｅｆｌｅｃｔｉｏｎ  ｃｏａｔｉｎｇ：ＡＲＣ）層１３４、及び第２のフォトレジスト層１３６を含む三層構造を有してもよい。一例として、第３のハードマスク１３２は非晶質炭素を含み得、ＡＲＣ層１３４は酸窒化シリコン（ＳｉＯＮ）を含み得、また第２のフォトレジスト層１３６は、有機材料などの任意の適切なフォトレジスト材料を含み得るが、これらに限定されない。まず第２のフォトレジスト層１３６がフォトリソグラフィプロセスによってパターン化されて、複数の開口部１３６ａ、１３６ｂを形成してもよい。開口部１３６ａはダミー・チャネル・ホールの所定の位置に対応しており、これらのダミー・チャネル・ホールはコンタクト領域Ｒ１内に、かつ任意選択でコアアレイ領域Ｒ２内に配置されてもよい。開口部１３６ｂはチャネルホールの所定の位置に対応しており、これらのチャネルホールはコアアレイ領域Ｒ２内に配置されてもよい。開口部１３６ａのサイズは、開口部１３８ｂのサイズよりも大きくすることができるが、これに限定されない。次に、ＡＲＣ層１３４、第３のハードマスク１３２、及び犠牲／充填層１３０は、第２のフォトレジスト層１３６をマスク層とすることによってパターン化される。したがって、開口部１４０、１４２は、パターン化層１３８の三層構造及び犠牲／充填層１３０内に形成され、開口部１４０は開口部１３６ａに対応しており、また、開口部１４２は開口部１３６ｂに対応している。次に、パターン化犠牲／充填層１３０を第２のハードマスクとすることにより、犠牲／充填層１３０のパターンが第１のハードマスク１１４にさらに転写されてもよい。続いて、図８に示すように、パターン化層１３８が除去され（又は、いくつかの実施形態では残存してもよい）、パターン化犠牲／充填層１３０又は第１のハードマスク１１４をエッチングマスクとすることにより、交互誘電体スタック１０６に対してさらなるエッチングプロセスが実行されて、基板１００が露出するまで、誘電体層１０８及び犠牲層１１０において開口部１４０、１４２によって露出される部分を除去し、これによってコンタクト領域Ｒ１及びコアアレイ領域Ｒ２内にダミー・チャネル・ホール１４４を形成し、かつコアアレイ領域Ｒ２内にチャネルホール１４６を形成するようにしている。本エッチングプロセスは、反応性イオンエッチング（ＲＩＥ）プロセスなど���任意の適切な乾式／湿式エッチングプロセスであってもよいが、これらに限定されない。ダミー・チャネル・ホール１４４及びチャネルホール１４６は基板１１０の上部（たとえば、第２の型のドープ領域１０４）に食い込んでおり、また、ダミー・チャネル・ホール１４４及びチャネルホール１４６の底部は、基板１００の上面１００ａよりも低くなっている。本実施形態では、一部のダミー・チャネル・ホール１４４が隣り合う２つのコンタクトホール（たとえば、コンタクトホール１２０１’’、１２０２’、１２０３）の間に配置されている。いくつかの実施形態では、第１のハードマスク１１４の上側にある犠牲／充填層１３０の部分は、ダミーホール１４４が形成されるときに残存する。いくつかの実施形態では、第１のハードマスク１１４の上側にある犠牲／充填層１３０の部分は、ダミーホール１４４が形成されるときに除去される。
【００５８】
図９を参照すると、ステップ５１０において、ダミー・チャネル・ホール１４４内に誘電体材料１４８が充填されて、ダミー・チャネル・ホール１４４内に支持体１５０を形成する。この誘電体材料１４８は、犠牲／充填層１３０及び犠牲層１１０とは異なる材料を含んでいた。本実施形態では、誘電体材料１５０は酸化物材料であってもよいが、これに限定されない。チャネルホール１４６は複合層で充填されて、ＮＡＮＤストリングなどのメモリストリング１５２を形成する。メモリストリング１５２はそれぞれ、円筒形状（たとえば、柱形状）を有し得る。いくつかの実施形態では、１つのメモリストリング１５２の複合層は、チャネル層と、トンネル層と、蓄積層（「電荷トラップ層」としても知られる）と、ブロッキング層と、を中心から柱の外面に向かって半径方向に、この順序で配置されている状態で含み得る。チャネル層は、アモルファスシリコン、ポリシリコン、又は単結晶シリコンなどのシリコンを含み得る。トンネル層は、酸化シリコン、酸窒化シリコン、又はそれらの任意の組み合わせを含み得る。蓄積層は、窒化シリコン、酸窒化シリコン、シリコン、又はそれらの任意の組み合わせを含み得る。ブロッキング層は、酸化シリコン、酸窒化シリコン、高誘電率（ｈｉｇｈ‐ｋ）誘電体、又はそれらの任意の組み合わせを含み得る。いくつかの実施形態では、チャネルホール１４６の中心に、チャネル層に包囲されて中央誘電体層がさらに形成される。この中央誘電体層は、酸化物材料又は任意の適切な層を含み得る。したがって、いくつかの実施形態では、メモリストリング１５２は、外側からチャネルホール１４６の中心にかけて、ＯＮＯＰＯ（酸化物−窒化物−酸化物−ポリシリコン−酸化物）による複合層構造を有し得る。いくつかの実施形態では、メモリストリング１５２を形成する前に、各チャネルホール１４６の底部に、メモリストリング１５２のソース線セレクタ（ｓｏｕｒｃｅ  ｌｉｎｅ  ｓｅｌｅｃｔｏｒ：ＳＬＳ）として機能するエピタキシャル層が形成され得る。本明細書で使用しているソース線セレクタを、「低部セレクタ」又は「下部セレクタ」とも呼ぶことができる。メモリストリング１５２を形成した後、ＣＭＰプロセスを実行して、第１のハードマスク１１４の上側にある犠牲／充填層１３０の部分を除去することができ、第１のハードマスク１１４を研磨停止層とすることができる。
【００５９】
図１０を参照すると、メモリストリング構造の上部を除去して、各チャネルホール１４６の上面に凹部を形成することができる。たとえば、本メモリストリング構造の上部の除去は、湿式エッチングプロセスによって実行され得るが、これに限定されない。次に、導電性材料をこの凹部内に形成して、チャネルプラグ１５４を形成することができる。この導電性材料には、ドープポリシリコン又は非ドープポリシリコン、又は任意の適切な材料が含まれ得る。次に、第１のハードマスク１１４が除去される。たとえば、湿式エッチングプロセス又はＣＭＰプロセスを実行して、第１のハードマスク１１４を除去することができる。
【００６０】
図１１を参照すると、コアアレイ領域Ｒ２内の交互誘電体スタック１０６の一部をエッチングすることにより、ゲート線スリット（ＧＬＳ）１６０が形成され得る。次に、ＧＬＳ１６０内にＧＬＳ構造１５８が形成され得る。いくつかの実施形態では、このＧＬＳ１６０内に誘電体層（酸化シリコン、窒化シリコン、又はそれらの任意の組み合わせなど）が形成されてもよく、次にこのＧＬＳ１６０が、タングステン（Ｗ）、コバルト（Ｃｏ）、ポリシリコン、又はそれらの任意の組み合わせなどの導電性材料及び／又は半導体材料で充填され、これによってアレイ共通ソース（ａｒｒａｙ  ｃｏｍｍｏｎ  ｓｏｕｒｃｅ：ＡＣＳ）を電気的に制御するためのＧＬＳ構造１５８が形成されてもよい。
【００６１】
次に、方法５００のステップ５１２を実行して、犠牲層１１０及び犠牲／充填層１３０を導電体層１６８、１６４（図１２に図示）に置き換えることにより、３Ｄメモリデバイス２００の複数のゲート線及びコンタクトを形成する。具体的には、犠牲層１１０及び犠牲／充填層１３０を導電体層１６８、１６４に置き換える方法は、図１１に示すように、まず犠牲層１１０及び犠牲／充填層１３０を除去して、コンタクトホール１２０１’’、１２０２’、１２０３において隣り合う誘電体層１１０と支持体１５０との間に複数の間隙１５６を形成するステップを含む。これらの間隙１５６は、上部誘電体層１０８内に複数の上部開口部を有する。犠牲層１１０及び犠牲／充填層１３０の除去は、誘電体層１０８に対して選択性の犠牲層１１０及び犠牲／充填層１３０の湿式／乾式エッチングを行うことによって、実行され得る。次に、図１２を参照すると、間隙１５６の上部開口部を介して下方に、隣り合う誘電体層１１０と支持体１５０との間の間隙１５６内へと導電性材料が充填され得、これによって複数の導電体層１６８、１６４が形成される。これらの導電体層１６８、１６４は、Ｗ、Ｃｏ、Ｃｕ、Ａｌ、ドープシリコン、ポリシリコン、シリサイド、又はそれらの任意の組み合わせを含むが、これらに限定されない導電性材料を含み得る。これらの導電体層１６８、１６４は、ＣＶＤ、ＡＬＤ、他の任意の適切なプロセス、又はそれらの任意の組み合わせなどの薄膜蒸着プロセスによって充填され得る。導電体層１６８、１６４を充填した後、基板１００の表面１００ａに沿って横方向に延在する複数のワード線（ワード線Ｗ１、Ｗ２、Ｗ３など）が、隣り合う誘電体層１０８間のガス１５６内に形成される。ワード線Ｗ１、Ｗ２、Ｗ３はそれぞれ、基板１００の表面１００ａに垂直な垂直方向に、隣り合う２つの誘電体層１０８間で挟まれている。したがって、各導電体層１６８及び隣接する誘電体層１０８は導電体／誘電体対１７０を形成し、基板１００上に垂直に積み重ねられているこの導電体／誘電体対１７０は、交互導電体／誘電体スタック１７２を形成している。さらに、コンタクトホール１２０１’’、１２０２’、１２０３にそれぞれ充填されている導電体層１６４は、コンタクトホール１２０１’’、１２０２’、１２０３の深さに対応する様々な高さの複数のコンタクトＣＴ３、ＣＴ２、ＣＴ１を形成している。したがって、３Ｄメモリデバイス２００のワード線Ｗ１、Ｗ２、Ｗ３と、コンタクトＣＴ１、ＣＴ２、ＣＴ３とが同時に形成されている。これらのコンタクトＣＴ１、ＣＴ２、ＣＴ３は、ワード線Ｗ１、Ｗ２、Ｗ３をコアアレイ領域Ｒ２から外部に電気的に接続するために使用され得る。コンタクトＣＴ３、ＣＴ２、ＣＴ１の高さは、コンタクト領域Ｒ１の第１の境界Ｒ１１から第２の境界Ｒ１２に向かって漸増している。その結果、コンタクトＣＴ３、ＣＴ２、ＣＴ１によって接続されるワード線Ｗ１、Ｗ２、Ｗ３の数は、コンタクト領域Ｒ１の第１の境界Ｒ１１から第２の境界Ｒ１２に向かって漸増している。具体的には、コンタクトＣＴ１は１本のワード線である、第１の上部ワード線Ｗ１のみに接続され、コンタクトＣＴ２は第１及び第２の上部ワード線Ｗ１、Ｗ２に接続され、また、コンタクトＣＴ３は３本のワード線Ｗ１、Ｗ２、Ｗ３に接続されている。本実施形態では、コンタクト（ＮＣＴｎ）によって接続されるワード線の数は、以下の式で表すことができる。
【００６２】
【数１】
2022501828.tif 000003
【００６３】
本設計では、これらのワード線はコンタクトによって外部に電気的に接続され得、また、開示している構造は、ワード線の抵抗／接続の高速読取りを行う機能をもたらすことができる。
【００６４】
さらに、導電体層１６８、１６４を形成する前に、間隙１５６の表面上にｈｉｇｈ‐ｋ層、接着層、及び／又はバリア層が形成されてもよい。図１２には、例示を目的としてｈｉｇｈ‐ｋ層１６２を示している。このｈｉｇｈ‐ｋ層１６２（又は接着層／バリア層）は、導電体層１６８、１６４と誘電体層１０８及び支持体１５０との間に配置され、またＡＬＤプロセス、熱成長プロセス又は任意の適切なプロセスによって形成され得る。このｈｉｇｈ‐ｋ層は、たとえばＡｌ２Ｏ３、ＨｆＯ２、又はＴａ２Ｏ５を含み得、接着層又はバリア層は、たとえばＴｉ／ＴｉＮ／ＴａＮを含み得るが、これらに限定されない。いくつかの実施形態では、ＧＬＳ構造１５８は、導電体層１６８、１６４を形成する前に形成され得る。いくつかの実施形態では、ＧＬＳ構造１５８は、犠牲層１１０及び犠牲／充填層１３０を導電体層１６８、１６４に置き換えた後に形成され得、これはワード線Ｗ１、Ｗ２、Ｗ３及びコンタクトＣＴ１、ＣＴ２、ＣＴ３を形成した後に、ＧＬＳ構造１５８が形成され得ることを意味する。導電体層１８、１６４（ワード線及びコンタクト）を形成した後にＧＬＳ構造１５８が形成される実施形態では、本形成プロセスは、続けてＧＬＳ１６０を形成するステップと、犠牲／充填層１３０及び犠牲層１１０を除去して、間隙１５６を形成するステップと、間隙１５６内へとｈｉｇｈ‐ｋ／接着／バリア材料及び導電性材料を充填して、ワード線及びコンタクトを形成するステップと、ＧＬＳ１６０内にスペーサ（酸化物など）を蒸着するステップと、ＧＬＳ１６０内へと導電性材料（ポリシリコン又はＷなど）を充填して、ＧＬＳ構造１５８のＡＣＳを形成するステップと、を含む。この場合、ＧＬＳ１６０を横方向に通っている間隙１５６内へと、ｈｉｇｈ‐ｋ／接着／バリア材料及び導電性材料を充填して、ワード線及びコンタクトを形成することができる。
【００６５】
いくつかの実施形態では、図１２に示すように、３Ｄメモリデバイス（たとえば、３Ｄメモリデバイス２００）の構造が開示されている。本３Ｄメモリデバイスは、コンタクト領域及びコアアレイ領域を有する基板（たとえば、基板１００）と、この基板１００上に配置されている交互導電体／誘電体スタック（たとえば、交互導電体／誘電体スタック１７０）と、コアアレイ領域内の交互導電体／誘電体スタックを貫通する複数のメモリストリング（たとえば、メモリストリング１５２）と、この交互導電体／誘電体スタック及びコンタクト領域内を垂直方向に延在する、様々な高さの複数のコンタクト（たとえば、コンタクトＣＴ１、ＣＴ２、ＣＴ３）と、を備える。交互導電体／誘電体スタック１７０は、コアアレイ領域からコンタクト領域まで横方向に延在する、複数のワード線（たとえば、ワード線Ｗ１、Ｗ２、Ｗ３）を含む。これらのコンタクトのうちの１つに電気的に接続されているワード線の数は、これらのコンタクトのうちの別の１つに電気的に接続されているワード線の数とは異なっている。様々な高さのコンタクトは、交互導電体／誘電体スタック及びコンタクト領域内を垂直方向に延在して、複数のワード線のうちの１本又は複数を通っている。これらのコンタクトのそれぞれは、自身が通っている複数のワード線のうちの１本又は複数に電気的に接続されている。
【００６６】
いくつかの実施形態では、これら複数のワード線のコンタクト領域における長さは、名目上同じである。このワード線の長さとは、コアアレイ領域に近接しているコンタクト領域の第１の境界から、コアアレイ領域から離隔しているコンタクト領域の第２の境界までの、横方向に沿ったワード線の寸法を指していてもよい。
【００６７】
いくつかの実施形態では、コンタクトを電気的に接続したワード線の数は、コアアレイ領域に近接しているコンタクト領域の第１の境界から、コアアレイ領域から離隔しているコンタクト領域の第２の境界に向かって漸増している。
【００６８】
いくつかの実施形態では、コンタクトホールの高さは、コアアレイ領域に近接しているコンタクト領域の第１の境界から、コアアレイ領域から離隔しているコンタクト領域の第２の境界に向かって漸増している。
【００６９】
いくつかの実施形態では、これらのコンタクトとワード線とは、同じ導電性材料から構成されている。
【００７０】
本開示によれば、様々な数のワード線を電気的に接続するために、様々な深さのコンタクトホールをコンタクト領域内に形成することができる。したがって、これらのワード線を外部に電気的に接続するために、交互導電体／誘電体スタックから従来の階段構造を形成する必要がなくなる。その結果、従来の階段構造の複雑な形成プロセスをより単純なプロセスに置き換えることができ、これによってコストが節約され、かつ生産スループットが上昇するという利点がもたらされ得、また、ＣＤを維持し、かつ階段とコンタクトホールとの位置合わせを維持するという、従来の階段構造の形成プロセスで課題となっているものも解決され得る。別の態様では、アンダーエッチング、オーバーエッチング、及び／又は位置合わせずれなど、従来の階段形成において生じる欠陥が回避され得る。本開示のコンタクトホールを形成することにより、自己整合効果がもたらされ得、その結果として、コンタクトピッチを狭小化するように設計でき、かつコンタクト領域全体を削減することができる。さらに、ワード線とコンタクトとを同時に形成して、プロセスコストを節約することができる。
【００７１】
特定の実施形態に関する前述の説明により、本開示の一般的性質が完全に明らかになるので、当業者であれば、自身が有する範囲内の知識を適用することにより、過度の実験を実施することなく、また本開示の一般的な概念から逸脱することなく、そのような特定の実施形態を容易に修正し、かつ／又は種々の用途にこれらを適合させることができる。したがって、そのような適合及び修正は、本明細書に提示している教示及び指針に基づいて、開示している実施形態の等価物の意味するところ及び範囲内にあることが意図される。本明細書における表現法又は用語法は説明を目的とするものであって、限定するものではなく、そのため本明細書の用語法又は表現法は、その教示及び指針に照らして、当業者により解釈されるべきである、と理解すべきである。
【００７２】
特定の諸機能及びそれらの関係の実装形態を示す機能的構成ブロックを用いて、本開示の実施形態を上記で説明してきた。これらの機能的構成ブロックの境界を、本明細書では説明の便宜を図って任意に定義している。特定の諸機能とその関係とが適切に実行される限り、代替の境界を定義することができる。
【００７３】
「発明の概要」及び「要約書」のセクションには、本発明者（複数可）によって企図される１つ又は複数の典型的な実施形態を記載できるが、その全ては記載できないことから、本開示及び添付の特許請求の範囲を何ら限定することを意図したものではない。
【００７４】
当業者であれば、本発明の開示内容を保持しながら、デバイス及び方法に関する多くの修正及び変更が可能であることに容易に気付くであろう。したがって、上記の開示は、添付の特許請求の範囲の境界及び範囲によってのみ限定されると解釈されるべきである。
【図１】
2022501828.tif 000004
【図２】
2022501828.tif 000005
【図３】
2022501828.tif 000006
【図４】
2022501828.tif 000007
【図５】
2022501828.tif 000008
【図６】
2022501828.tif 000009
【図７】
2022501828.tif 000010
【図８】
2022501828.tif 000011
【図９】
2022501828.tif 000012
【図１０】
2022501828.tif 000013
【図１１】
2022501828.tif 000014
【図１２】
2022501828.tif 000015
【図１３】
2022501828.tif 000016
【図１４】
2022501828.tif 000017
【手続補正書】
【提出日】令和3年3月25日(2021.3.25)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
基板上のコンタクト領域に交互誘電体スタックを形成するステップであって、前記交互誘電体スタックは、前記基板の表面に垂直な垂直方向に交互に積み重ねられている、複数の誘電体層及び複数の犠牲層を含む、ステップと、
前記交互誘電体スタック内を垂直方向に延在する、様々な深さの複数のコンタクトホールを形成するステップであって、前記複数のコンタクトホールの深さが、前記コンタクト領域の第１の境界から前記コンタクト領域の第２の境界に向かって漸増している、ステップと、
前記コンタクトホールを充填する犠牲／充填層を形成するステップと、
前記コンタクト領域内の前記交互誘電体スタックを貫通する複数のダミー・チャネル・ホールを形成するステップと、
前記ダミー・チャネル・ホールを誘電体材料で充填して、支持体を形成するステップと、前記犠牲層及び前記犠牲／充填層を導電体層に置き換えることにより、複数のゲート線及び複数のコンタクトを形成するステップと、を含む、
３Ｄメモリデバイスを形成するための方法。
【請求項２】
前記様々な深さの複数のコンタクトホールを形成する前記ステップは、
前記交互誘電体スタック上に、前記コンタクト領域の前記第１の境界から、前記コンタクト領域の前記第２の境界に向かって配置される複数の開口部を有するハードマスクを形成するステップと、
前記ハードマスク上にフォトレジスト層を形成するステップと、
前記フォトレジスト層をパターン化して、前記ハードマスクの一部及び前記ハードマスクの前記開口部の１つを露出させるステップと、
前記フォトレジスト層及び前記ハードマスクの前記露出された部分をエッチングマスクとすることにより、前記交互誘電体スタックに対して選択性エッチングプロセスを実行するステップと、
前記フォトレジスト層をトリミングし、かつ前記ハードマスクの前記開口部を介して前記複数の誘電体層及び犠牲層をエッチングすることによって、複数のトリム／エッチングサイクルを実行するステップと、を含む、
請求項１に記載の３Ｄメモリデバイスを形成するための方法。
【請求項３】
前記複数のトリム／エッチングサイクルを実行する前記ステップは、
前記フォトレジスト層をトリミングして、前記ハードマスクの露出部分を拡大し、かつ前記ハードマスクのさらなる開口部を露出させるステップと、
前記トリミングされたフォトレジスト層及び前記ハードマスクの前記露出部分をエッチングマスクとすることにより、前記交互誘電体スタックに対して交互の高選択性エッチングプロセスを実行するステップと、
前記フォトレジスト層をトリミングすること、及び前記交互誘電体スタックに対して前記交互の高選択性エッチングプロセスを実行することから構成されている、前記複数のトリム／エッチングサイクルを、前記複数の犠牲層の下部犠牲層が露出するまで繰り返すステップと、を含む、
請求項２に記載の３Ｄメモリデバイスを形成するための方法。
【請求項４】
前記交互誘電体スタックは、Ｎ＋１層の前記誘電体層と、Ｎ層の前記犠牲層と、を含み、前記ハードマスクは個数Ｎの前記開口部を有する、
請求項２に記載の３Ｄメモリデバイスを形成するための方法。
【請求項５】
前記様々な深さの複数のコンタクトホールが貫通する前記複数の誘電体層の数は、前記コンタクト領域の前記第１の境界から前記コンタクト領域の前記第２の境界に向かって漸増している、
請求項１に記載の３Ｄメモリデバイスを形成するための方法。
【請求項６】
前記複数のコンタクトホールを形成するとき、前記複数の誘電体層及び前記複数の犠牲層の長さは、前記コンタクト領域の前記第１の境界から前記コンタクト領域の前記第２の境界に向かう横方向に沿って同じとなる、
請求項１に記載の３Ｄメモリデバイスを形成するための方法。
【請求項７】
前記犠牲層及び前記犠牲／充填層を前記導電体層に置き換える前記ステップは、前記犠牲層及び前記犠牲／充填層を除去して、前記複数の誘電体層と前記支持体との間に複数の間隙を形成するステップであって、前記複数の間隙は複数の上部開口部を含む、ステップと、
前記複数の上部開口部を介して下方に、前記複数の間隙内へと導電性材料を充填するステップと、を含む、
請求項１に記載の３Ｄメモリデバイスを形成するための方法。
【請求項８】
前記複数の間隙内へと前記導電性材料を充填する前に、前記複数の間隙の表面上にｈｉｇｈ‐Ｋ層、接着層、又はバリア層を形成するステップをさらに含む、
請求項７に記載の３Ｄメモリデバイスを形成するための方法。
【請求項９】
前記犠牲層及び前記犠牲／充填層を前記導電体層に置き換える前記ステップは、コアアレイ領域内にゲート線スリットを形成するステップであって、前記ゲート線スリットは、前記交互誘電体スタックを貫通して前記基板まで垂直方向に延在している、ステップと、
前記犠牲層及び前記犠牲／充填層を除去して、前記複数の誘電体層と前記支持体との間に複数の間隙を形成するステップと、
前記ゲート線スリットを横方向に通っている前記複数の間隙内へと、導電性材料を充填するステップと、を含む、
請求項１に記載の３Ｄメモリデバイスを形成するための方法。
【請求項１０】
前記複数のダミー・チャネル・ホールのうちの１つは、前記複数のコンタクトホールのうちの互いに隣り合う２つの間に配置されている、
請求項１に記載の３Ｄメモリデバイスを形成するための方法。
【請求項１１】
前記犠牲／充填層を形成した後、前記基板のコアアレイ領域内の前記交互誘電体スタックを貫通する複数のチャネルホールを形成するステップをさらに含む、
請求項１に記載の３Ｄメモリデバイスを形成するための方法。
【請求項１２】
前記基板は、第１の型のディープウェルと、前記第１の型のディープウェル上に第２の型のディープウェルと、を含む、
請求項１に記載の３Ｄメモリデバイスを形成するための方法。
【請求項１３】
コンタクト領域及びコアアレイ領域を有する基板と、
前記基板上に配置されている交互導電体／誘電体スタックであって、前記交互導電体／誘電体スタックは、前記コアアレイ領域から前記コンタクト領域まで横方向に延在する複数のワード線を含む、交互導電体／誘電体スタックと、
前記コアアレイ領域内の前記交互導電体／誘電体スタックを貫通する複数のメモリストリングと、
前記交互導電体／誘電体スタック及び前記コンタクト領域内を垂直方向に延在する、様々な高さの複数のコンタクトであって、前記複数のコンタクトのうちの１つに電気的に接続されている前記複数のワード線の数は、前記複数のコンタクトのうちの別の１つに電気的に接続されている前記複数のワード線の数とは異なっている、複数のコンタクトと、を備える、
３Ｄメモリデバイス。
【請求項１４】
前記複数のワード線の前記コンタクト領域における長さは同じである、
請求項１３に記載の３Ｄメモリデバイス。
【請求項１５】
前記複数のコンタクトに電気的に接続されている前記複数のワード線の数は、前記コアアレイ領域に近接している前記コンタクト領域の第１の境界から、前記コアアレイ領域から離隔している前記コンタクト領域の第２の境界に向かって漸増している、
請求項１３に記載の３Ｄメモリデバイス。
【請求項１６】
前記複数のコンタクトの高さは、前記コアアレイ領域に近接している前記コンタクト領域の第１の境界から、前記コアアレイ領域から離隔している前記コンタクト領域の第２の境界に向かって漸増している、
請求項１３に記載の３Ｄメモリデバイス。
【請求項１７】
コンタクト領域及びコアアレイ領域を有する基板と、
前記基板上に配置されている交互導電体／誘電体スタックであって、前記交互導電体／誘電体スタックは、前記コアアレイ領域から前記コンタクト領域まで横方向に延在する複数のワード線を含む、交互導電体／誘電体スタックと、
前記コアアレイ領域内の前記交互導電体／誘電体スタックを貫通する複数のメモリストリングと、
前記交互導電体／誘電体スタック及び前記コンタクト領域内を垂直方向に延在して、前記複数のワード線のうちの１本又は複数を通っている、様々な高さの複数のコンタクトであって、前記複数のコンタクトのそれぞれは、自身が通っている前記複数のワード線のうちの１本又は複数に電気的に接続されている、複数のコンタクトと、を備える、
３Ｄメモリデバイス。
【請求項１８】
前記複数のワード線の前記コンタクト領域における長さは同じである、
請求項１７に記載の３Ｄメモリデバイス。
【請求項１９】
前記複数のコンタクトに電気的に接続されている前記複数のワード線の数は、前記コアアレイ領域に近接している前記コンタクト領域の第１の境界から、前記コアアレイ領域から離隔している前記コンタクト領域の第２の境界に向かって漸増している、
請求項１７に記載の３Ｄメモリデバイス。
【請求項２０】
前記複数のコンタクトの高さは、前記コアアレイ領域に近接している前記コンタクト領域の第１の境界から、前記コアアレイ領域から離隔している前記コンタクト領域の第２の境界に向かって漸増している、
請求項１７に記載の３Ｄメモリデバイス。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００４７
【補正方法】変更
【補正の内容】
【００４７】
本実施形態によれば、基板１００上のコンタクト領域Ｒ１内に、交互誘電体スタック１０６が形成される。交互誘電体スタック１０６は、基板１００上のコアアレイ領域Ｒ２内にも形成され得る。交互誘電体スタック１０６は、基板１００の表面１００ａに垂直であり、かつ基板１００の横延在方向に垂直である垂直方向に沿って基板１００上に交互に積み重ねられている、複数の誘電体層１０８及び複数の犠牲層１１０を含む。これらの交互に積み重ねられている誘電体層１０８及び犠牲層１１０は、基板１００上に垂直方向に積み重ねられている、複数の誘電体層／犠牲層対１１２を形成している。犠牲層１１０は、隣り合う２つの誘電体層１０８によって挟まれ得、逆もまた同様である。すなわち、所与の交互誘電体／犠牲スタックの上部層及び下部層を除いて、その他の誘電体層１０８のそれぞれは、隣り合う２つの犠牲層１１０によって挟まれ得、またその他の犠牲層１１０のそれぞれは、隣り合う２つの誘電体層１０８によって挟まれ得る。これら複数の誘電体層１０８及び複数の犠牲層１１０は、基板１００の表面１００ａに平行な横方向に延在している。さらに、コンタクト領域Ｒ１における誘電体層１０８及び犠牲層１１０の長さを、コアアレイ領域Ｒ２に近接している第１の境界Ｒ１１から、コアアレイ領域Ｒ２から離隔している第２の境界Ｒ１２まで、水平（横）方向に沿って同じとすることができる。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００５０
【補正方法】変更
【補正の内容】
【００５０】
いくつかの実施形態では、誘電体層１０８を酸化膜としてもよく、また、犠牲層１１０を窒化膜としてもよいが、これらに限定されない。なお、本開示では、誘電体層１０８及び／又は犠牲層１１０は、任意の適切な酸化物材料並びに／又は窒化物材料を含み得る。たとえば、酸化物材料にはシリサイドが含まれ得、また窒化物材料の元素には、タングステン（Ｗ）、コバルト（Ｃｏ）、銅（Ｃｕ）、アルミニウム（Ａｌ）、ドープシリコン、シリサイド、又はそれらの任意の組み合わせが含まれ得るが、これらに限定されない。いくつかの実施形態では、誘電体層１０８を酸化シリコン層とすることができ、また、犠牲層１１０を窒化シリコン層とすることができる。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００５１
【補正方法】変更
【補正の内容】
【００５１】
図１３に示す方法５００のステップ５０４では、交互誘電体スタック１０６内に、様々な深さの複数のコンタクトホールが形成される。これら様々な深さのコンタクトホールは、いくつかの手順によって形成されてもよい。様々な深さのコンタクトホールを形成する方法６００を、図１４で紹介している。図１４及び図２に示すように、方法６００のステップ６０２では、交互誘電体スタック１０６上に、複数の開口部１１４ａを有する第１のハードマスク１１４を形成することに進み得る。これら複数の開口部１１４ａは、交互誘電体スタック１０６上におけるコンタクト領域Ｒ１の第１の境界Ｒ１１から、コンタクト領域Ｒ１の第２の境界Ｒ１２に向かって配置され得る。これらの開口部１１４ａを使用して、コンタクトホールの所定の位置及び形状を画定している。一例として、交互誘電体スタック１０６は、Ｎ＋１層の誘電体層１０８及びＮ層の犠牲層１１０を有し、また、個数Ｎの開口部１１４ａがコンタクト領域Ｒ１内に形成され得る。これらの開口部１１４ａを形成するプロセスは、まず第１のハードマスク層１１４を一括的に形成し、次に第１のハードマスク層１１４をパターン化して、開口部１１４ａを形成するステップを含んでもよい。第１のハードマスク層１１４へのパターン化プロセスは、フォトリソグラフィ／エッチングプロセス（ｐｈｏｔｏｌｉｔｈｏｇｒａｐｈｙ‐ｅｔｃｈｉｎｇ  ｐｒｏｃｅｓｓ：ＰＥＰ）によって実行されてもよく、また、このＰＥＰを実行する前に、第１のハードマスク層１１４上にフォトレジスト層が形成されてもよい。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００５２
【補正方法】変更
【補正の内容】
【００５２】
図１４に示すように、ステップ６０４では、第１のハードマスク１１４上に第１のフォトレジスト層１１６が形成される。この第１のフォトレジスト層１１６は、第１のハードマスク１１４及び開口部１１４ａを覆っている。次に、ステップ６０６を実行して、第１のフォトレジスト層１１６をパターン化することにより、第１のハードマスク１１４の一部及び第１のハードマスク１１４の開口部１１４ａのうちの少なくとも１つを露出させる。図３に示すように、パターン化フォトレジスト層１１６’はパターン１１６ａを有し、また、このパターン化フォトレジスト層１１６’によって露出されている、第１のハードマスク１１４の露出部分１１８を示している。たとえば、コンタクト領域Ｒ１の第２の境界Ｒ１２に最も近接している第Ｎ番目の開口部１１４ａは、第１のパターン化フォトレジスト層１１６’によって露出される一方、第１のハードマスク１１４における第１番目の開口部１１４ａから第（Ｎ−１）番目の開口部１１４ａまでは、第１のパターン化フォトレジスト層１１６’によって依然として覆われている。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００５５
【補正方法】変更
【補正の内容】
【００５５】
図５に示すように、下部犠牲層１１０が露出するまで、複数のトリム／エッチングサイクルが繰り返される。たとえば、第１のフォトレジスト層１１６’’をさらにトリミングして、そのサイズを縮小し、かつ第１のハードマスク１１４のさらなる部分及びさらなる開口部１１４ａ（たとえば、第（Ｎ−１）番目の開口部１１４ａ）を露出させることができ、また、交互の高選択性エッチングプロセスＥ３を実行することにより、コンタクトホール１２０１’’、１２０２’、１２０３を形成している。本実施形態では、コンタクトホール１２０１’’は、交互誘電体スタック１０６における第１〜第５の上部層を貫通しており、コンタクトホール１２０２’は、交互誘電体スタック１０６における第１〜第３の上部層を貫通しており、またコンタクトホール１２０３は、交互誘電体スタック１０６の上部層を貫通している。すなわち、コアアレイ領域Ｒ２から離隔しているコンタクトホールが、コアアレイ領域Ｒ２に近接しているコンタクトホールよりも交互誘電体スタック１０６のより多くの層を貫通しており、また、様々な深さの複数のコンタクトホールが貫通する複数の誘電体層１０８の数は、コンタクト領域Ｒ１の第１の境界Ｒ１１から、コンタクト領域Ｒ１の第２の境界Ｒ１２に向かって漸増している。上述したように、下部犠牲層１１０がコンタクトホール１２０１’’によって露出するまで、トリム／エッチングサイクルが繰り返され、その結果として、様々な深さの複数のコンタクトホールが形成される。これらのコンタクトホール（１２０１’’、１２０２’、１２０３など）の深さは、コンタクト領域Ｒ１の第１の境界Ｒ１１から、コンタクト領域Ｒ１の第２の境界Ｒ１２に向かって漸増している。すなわち、コンタクトホール（１２０１’’、１２０２’、１２０３など）が貫通する誘電体層１０８及び犠牲層１１０の数は、コンタクト領域Ｒ１の第１の境界Ｒ１１から、コンタクト領域Ｒ１の第２の境界Ｒ１２に向かって漸増している。したがって、交互誘電体スタック１０６内に様々な深さのコンタクトホール１２０１’’、１２０２’、１２０３が形成され、これらは交互誘電体スタック１０６内を垂直方向に延在している。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００５７
【補正方法】変更
【補正の内容】
【００５７】
図１３を参照すると、方法５００のステップ５０８において、コンタクト領域内の交互誘電体スタックを基板まで貫通する複数のダミー・チャネル・ホールが形成される。いくつかの実施形態では、これらのダミー・チャネル・ホールと同時に、複数のチャネルホールがコアアレイ領域内にさらに形成されてもよい。いくつかの他の実施形態では、これらのチャネルホールはダミー・チャネル・ホールとは別に形成されてもよい。図７及び図８は、ダミー・チャネル・ホールをチャネルホールと共に形成する形成プロセスを、一例として示している。図７に示すように、これらダミー・チャネル・ホールの位置を画定するためのパターン化層１３８が、犠牲／充填層１３０上に形成される。このパターン化層１３８は、犠牲／充填層１３０上で下から上へ、第３のハードマスク１３２、反射防止コーティング（ａｎｔｉ‐ｒｅｆｌｅｃｔｉｏｎ  ｃｏａｔｉｎｇ：ＡＲＣ）層１３４、及び第２のフォトレジスト層１３６を含む三層構造を有してもよい。一例として、第３のハードマスク１３２は非晶質炭素を含み得、ＡＲＣ層１３４は酸窒化シリコン（ＳｉＯＮ）を含み得、また第２のフォトレジスト層１３６は、有機材料などの任意の適切なフォトレジスト材料を含み得るが、これらに限定されない。まず第２のフォトレジスト層１３６がフォトリソグラフィプロセスによってパターン化されて、複数の開口部１３６ａ、１３６ｂを形成してもよい。開口部１３６ａはダミー・チャネル・ホールの所定の位置に対応しており、これらのダミー・チャネル・ホールはコンタクト領域Ｒ１内に、かつ任意選択でコアアレイ領域Ｒ２内に配置されてもよい。開口部１３６ｂはチャネルホールの所定の位置に対応しており、これらのチャネルホールはコアアレイ領域Ｒ２内に配置されてもよい。開口部１３６ａのサイズは、開口部１３６ｂのサイズよりも大きくすることができるが、これに限定されない。次に、ＡＲＣ層１３４、第３のハードマスク１３２、及び犠牲／充填層１３０は、第２のフォトレジスト層１３６をマスク層とすることによってパターン化される。したがって、開口部１４０、１４２は、パターン化層１３８の三層構造及び犠牲／充填層１３０内に形成され、開口部１４０は開口部１３６ａに対応しており、また、開口部１４２は開口部１３６ｂに対応している。次に、パターン化犠牲／充填層１３０を第２のハードマスクとすることにより、犠牲／充填層１３０のパターンが第１のハードマスク１１４にさらに転写されてもよい。続いて、図８に示すように、パターン化層１３８が除去され（又は、いくつかの実施形態では残存してもよい）、パターン化犠牲／充填層１３０又は第１のハードマスク１１４をエッチングマスクとすることにより、交互誘電体スタック１０６に対してさらなるエッチングプロセスが実行されて、基板１００が露出するまで、誘電体層１０８及び犠牲層１１０において開口部１４０、１４２によって露出される部分を除去し、これによってコンタクト領域Ｒ１及びコアアレイ領域Ｒ２内にダミー・チャネル・ホール１４４を形成し、かつコアアレイ領域Ｒ２内にチャネルホール１４６を形成するようにしている。本エッチングプロセスは、反応性イオンエッチング（ＲＩＥ）プロセスなど���任意の適切な乾式／湿式エッチングプロセスであってもよいが、これらに限定されない。ダミー・チャネル・ホール１４４及びチャネルホール１４６は基板１００の上部（たとえば、第２の型のドープ領域１０４）に食い込んでおり、また、ダミー・チャネル・ホール１４４及びチャネルホール１４６の底部は、基板１００の上面１００ａよりも低くなっている。本実施形態では、一部のダミー・チャネル・ホール１４４が隣り合う２つのコンタクトホール（たとえば、コンタクトホール１２０１’’、１２０２’、１２０３）の間に配置されている。いくつかの実施形態では、第１のハードマスク１１４の上側にある犠牲／充填層１３０の部分は、ダミーホール１４４が形成されるときに残存する。いくつかの実施形態では、第１のハードマスク１１４の上側にある犠牲／充填層１３０の部分は、ダミーホール１４４が形成されるときに除去される。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００６１
【補正方法】変更
【補正の内容】
【００６１】
次に、方法５００のステップ５１２を実行して、犠牲層１１０及び犠牲／充填層１３０を導電体層１６８、１６４（図１２に図示）に置き換えることにより、３Ｄメモリデバイス２００の複数のゲート線及びコンタクトを形成する。具体的には、犠牲層１１０及び犠牲／充填層１３０を導電体層１６８、１６４に置き換える方法は、図１１に示すように、まず犠牲層１１０及び犠牲／充填層１３０を除去して、コンタクトホール１２０１’’、１２０２’、１２０３において隣り合う誘電体層１１０と支持体１５０との間に複数の間隙１５６を形成するステップを含む。これらの間隙１５６は、上部誘電体層１０８内に複数の上部開口部を有する。犠牲層１１０及び犠牲／充填層１３０の除去は、誘電体層１０８に対して選択性の犠牲層１１０及び犠牲／充填層１３０の湿式／乾式エッチングを行うことによって、実行され得る。次に、図１２を参照すると、間隙１５６の上部開口部を介して下方に、隣り合う誘電体層１１０と支持体１５０との間の間隙１５６内へと導電性材料が充填され得、これによって複数の導電体層１６８、１６４が形成される。これらの導電体層１６８、１６４は、Ｗ、Ｃｏ、Ｃｕ、Ａｌ、ドープシリコン、ポリシリコン、シリサイド、又はそれらの任意の組み合わせを含むが、これらに限定されない導電性材料を含み得る。これらの導電体層１６８、１６４は、ＣＶＤ、ＡＬＤ、他の任意の適切なプロセス、又はそれらの任意の組み合わせなどの薄膜蒸着プロセスによって充填され得る。導電体層１６８、１６４を充填した後、基板１００の表面１００ａに沿って横方向に延在する複数のワード線（ワード線Ｗ１、Ｗ２、Ｗ３など）が、隣り合う誘電体層１０８間の間隙１５６内に形成される。ワード線Ｗ１、Ｗ２、Ｗ３はそれぞれ、基板１００の表面１００ａに垂直な垂直方向に、隣り合う２つの誘電体層１０８間で挟まれている。したがって、各導電体層１６８及び隣接する誘電体層１０８は導電体／誘電体対１７０を形成し、基板１００上に垂直に積み重ねられているこの導電体／誘電体対１７０は、交互導電体／誘電体スタック１７２を形成している。さらに、コンタクトホール１２０１’’、１２０２’、１２０３にそれぞれ充填されている導電体層１６４は、コンタクトホール１２０１’’、１２０２’、１２０３の深さに対応する様々な高さの複数のコンタクトＣＴ３、ＣＴ２、ＣＴ１を形成している。したがって、３Ｄメモリデバイス２００のワード線Ｗ１、Ｗ２、Ｗ３と、コンタクトＣＴ１、ＣＴ２、ＣＴ３とが同時に形成されている。これらのコンタクトＣＴ１、ＣＴ２、ＣＴ３は、ワード線Ｗ１、Ｗ２、Ｗ３をコアアレイ領域Ｒ２から外部に電気的に接続するために使用され得る。コンタクトＣＴ３、ＣＴ２、ＣＴ１の高さは、コンタクト領域Ｒ１の第１の境界Ｒ１１から第２の境界Ｒ１２に向かって漸増している。その結果、コンタクトＣＴ３、ＣＴ２、ＣＴ１によって接続されるワード線Ｗ１、Ｗ２、Ｗ３の数は、コンタクト領域Ｒ１の第１の境界Ｒ１１から第２の境界Ｒ１２に向かって漸増している。具体的には、コンタクトＣＴ１は１本のワード線である、第１の上部ワード線Ｗ１のみに接続され、コンタクトＣＴ２は第１及び第２の上部ワード線Ｗ１、Ｗ２に接続され、また、コンタクトＣＴ３は３本のワード線Ｗ１、Ｗ２、Ｗ３に接続されている。本実施形態では、コンタクト（ＮＣＴｎ）によって接続されるワード線の数は、以下の式で表すことができる。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】００６４
【補正方法】変更
【補正の内容】
【００６４】
さらに、導電体層１６８、１６４を形成する前に、間隙１５６の表面上にｈｉｇｈ‐ｋ層、接着層、及び／又はバリア層が形成されてもよい。図１２には、例示を目的としてｈｉｇｈ‐ｋ層１６２を示している。このｈｉｇｈ‐ｋ層１６２（又は接着層／バリア層）は、導電体層１６８、１６４と誘電体層１０８及び支持体１５０との間に配置され、またＡＬＤプロセス、熱成長プロセス又は任意の適切なプロセスによって形成され得る。このｈｉｇｈ‐ｋ層は、たとえばＡｌ２Ｏ３、ＨｆＯ２、又はＴａ２Ｏ５を含み得、接着層又はバリア層は、たとえばＴｉ／ＴｉＮ／ＴａＮを含み得るが、これらに限定されない。いくつかの実施形態では、ＧＬＳ構造１５８は、導電体層１６８、１６４を形成する前に形成され得る。いくつかの実施形態では、ＧＬＳ構造１５８は、犠牲層１１０及び犠牲／充填層１３０を導電体層１６８、１６４に置き換えた後に形成され得、これはワード線Ｗ１、Ｗ２、Ｗ３及びコンタクトＣＴ１、ＣＴ２、ＣＴ３を形成した後に、ＧＬＳ構造１５８が形成され得ることを意味する。導電体層１６８、１６４（ワード線及びコンタクト）を形成した後にＧＬＳ構造１５８が形成される実施形態では、本形成プロセスは、続けてＧＬＳ１６０を形成するステップと、犠牲／充填層１３０及び犠牲層１１０を除去して、間隙１５６を形成するステップと、間隙１５６内へとｈｉｇｈ‐ｋ／接着／バリア材料及び導電性材料を充填して、ワード線及びコンタクトを形成するステップと、ＧＬＳ１６０内にスペーサ（酸化物など）を蒸着するステップと、ＧＬＳ１６０内へと導電性材料（ポリシリコン又はＷなど）を充填して、ＧＬＳ構造１５８のＡＣＳを形成するステップと、を含む。この場合、ＧＬＳ１６０を横方向に通っている間隙１５６内へと、ｈｉｇｈ‐ｋ／接着／バリア材料及び導電性材料を充填して、ワード線及びコンタクトを形成することができる。
【手続補正１０】
【補正対象書類名】明細書
【補正対象項目名】００６７
【補正方法】変更
【補正の内容】
【００６７】
いくつかの実施形態では、コンタクトに電気的に接続されたワード線の数は、コアアレイ領域に近接しているコンタクト領域の第１の境界から、コアアレイ領域から離隔しているコンタクト領域の第２の境界に向かって漸増している。
【国際調査報告】
2022501828.tif 000018
2022501828.tif 000019