(57)【要約】【課題】出力信号の周波数のふらつきを抑制した発振回路を提供すること。【解決手段】空隙を隔てて配置された第１電極１１及び第２電極１２を有するＭＥＭＳ振動子１０と、第１入力端子２２１及び第１出力端子２２２を有し、利得が１よりも大きい利得部２２と、第２入力端子２４１及び第２出力端子２４２を有し、利得が１よりも小さい利得制限部２４と、を含む増幅部２０と、第１出力端子２２２と接続される出力端子３０と、を含み、第１電極１１と第１入力端子２２１とが接続され、第１出力端子２２２と第２入力端子２４１とが接続され、第２出力端子２４２と第２電極１２とが接続される。【選択図】図１
2012227762.tif 000002
【特許請求の範囲】
【請求項１】
空隙を隔てて配置された第１電極及び第２電極を有するＭＥＭＳ振動子と、
第１入力端子及び第１出力端子を有し、利得が１よりも大きい利得部と、第２入力端子及び第２出力端子を有し、利得が１よりも小さい利得制限部と、を含む増幅部と、
前記第１出力端子と接続される出力端子と、
を含み、
前記第１電極と前記第１入力端子とが接続され、
前記第１出力端子と前記第２入力端子とが接続され、
前記第２出力端子と前記第２電極とが接続される、発振回路。
【請求項２】
請求項１に記載の発振回路において、さらに、
前記第１電極と前記第２電極との間にバイアス電圧を印加する電圧印加部と、
前記利得制限部及び前記電圧印加部を制御する制御部と、
を含み、
前記制御部は、
前記利得制限部における利得と、前記電圧印加部が印加する前記バイアス電圧とを関連付けて制御する、発振回路。
【請求項３】
請求項２に記載の発振回路において、
前記制御部は、
前記電圧印加部が印加する前記バイアス電圧が大きくなるほど、前記利得制限部における利得が小さくなるように制御する、発振回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、発振回路に関する。
【背景技術】
【０００２】
ＭＥＭＳ（Micro Electro Mechanical Systems）は、微小構造体形成技術の一つで、例えば、ミクロンオーダーの微細な電子機械システムを作る技術やその製品のことをいう。ＭＥＭＳ技術を用いて作成された振動素子（ＭＥＭＳ振動子）が開発されている。また、ＭＥＭＳ振動子を用いた発振回路が開発されている。特許文献１には、ＭＥＭＳ振動子を用いた発振器が開示されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００９−２００８８８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
水晶振動子やセラミック振動子と比べて、ＭＥＭＳ振動子は、入力信号として電力が大きい信号が入力された場合に通過特性が歪みやすい。通過特性が歪むと、周波数がふらつく（周波数が安定しない）現象が起こりやすくなる。
【０００５】
本発明のいくつかの態様に係る目的の１つは、出力信号の周波数のふらつきを抑制した発振回路を提供することにある。
【課題を解決するための手段】
【０００６】
本発明に係る発振回路は、
空隙を隔てて配置された第１電極及び第２電極を有するＭＥＭＳ振動子と、
第１入力端子及び第１出力端子を有し、利得が１よりも大きい利得部と、第２入力端子及び第２出力端子を有し、利得が１よりも小さい利得制限部と、を含む増幅部と、
前記第１出力端子と接続される出力端子と、
を含み、
前記第１電極と前記第１入力端子とが接続され、
前記第１出力端子と前記第２入力端子とが接続され、
前記第２出力端子と前記第２電極とが接続される、発振回路。
【０００７】
「接続される」とは、電気的に接続することであり、直流的に接続される場合のみならず、交流的に接続される場合をも含む。
【０００８】
本発明によれば、ＭＥＭＳ振動子に入力される信号は利得が１よりも小さい利得制限部の出力信号であるため、通過特性が歪みにくい。したがって、出力信号の周波数のふらつきを抑制した発振回路を実現できる。
【０００９】
また、本発明によれば、利得が１よりも大きい利得部の出力信号が発振回路としての出力信号となるため、振幅の大きい信号を出力することができる。
【００１０】
本発明に係る発振回路において、
前記第１電極と前記第２電極との間にバイアス電圧を印加する電圧印加部と、
前記利得制限部及び前記電圧印加部を制御する制御部と、
を含み、
前記制御部は、
前記利得制限部における利得と、前記電圧印加部が印加する前記バイアス電圧とを関連付けて制御することができる。
【００１１】
ＭＥＭＳ振動子は、バイアス電圧の大きさによって通過特性の歪み度合が変化する。本発明によれば、制御部が、利得制限部における利得と、電圧印加部が印加するバイアス電圧とを関連付けて制御することによって、出力信号の周波数のふらつきをさらに抑制した発振回路を実現できる。
【００１２】
本発明に係る発振回路において、
前記制御部は、
前記電圧印加部が印加する前記バイアス電圧が大きくなるほど、前記利得制限部における利得が小さくなるように制御することができる。
【００１３】
ＭＥＭＳ振動子は、バイアス電圧が大きくなるほど通過特性が歪みやすくなる傾向がある。本発明によれば、制御部が、電圧印加部が印加するバイアス電圧が大きくなるほど、利得制限部における利得が小さくなるように制御することによって、出力信号の周波数のふらつきをさらに抑制した発振回路を実現できる。
【図面の簡単な説明】
【００１４】
【図１】第１実施形態に係る発振回路１を示す回路図。
【図２】増幅部２０の一例を示す回路図。
【図３】ＭＥＭＳ振動子１０の通過特性を示す模式的なグラフ。
【図４】第２実施形態に係る発振回路２を示す回路図。
【図５】電圧印加部４０の一例を示す回路図。
【図６】利得制限部２４の一例を示す回路図。
【図７】ＭＥＭＳ振動子１０の通過特性を示す模式的なグラフ。
【図８】ＭＥＭＳ振動子１０の構成例を模式的に示す平面図。
【図９】ＭＥＭＳ振動子１０の構成例を模式的に示す断面図。
【発明を実施するための形態】
【００１５】
以下、本発明の好適な実施形態について図面を用いて詳細に説明する。なお、以下に説明する実施の形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また以下で説明される構成の全てが本発明の必須構成要件であるとは限らない。
【００１６】
１．第１実施形態に係る発振回路
図１は、第１実施形態に係る発振回路１を示す回路図である。
【００１７】
第１実施形態に係る発振回路１は、空隙を隔てて配置された第１電極１１及び第２電極１２を有するＭＥＭＳ振動子１０と、第１入力端子２２１及び第１出力端子２２２を有し、利得が１よりも大きい利得部２２と、第２入力端子２４１及び第２出力端子２４２を有し、利得が１よりも小さい利得制限部２４と、を含む増幅部２０と、第１出力端子２２２と接続される出力端子３０と、を含み、第１電極１１と第１入力端子２２１とが接続され、第１出力端子２２２と第２入力端子２４１とが接続され、第２出力端子２４２と第２電極１２とが接続されている。
【００１８】
第１実施形態においては、ＭＥＭＳ振動子１０は、空隙を隔てて配置された第１電極１１及び第２電極１２を有する静電型のＭＥＭＳ振動子である。ＭＥＭＳ振動子１０の構成例については、「３．ＭＥＭＳ振動子の構成例」の項で詳述される。
【００１９】
増幅部２０は、所望の発振条件を満たすように、１よりも大きい利得で信号を増幅する。増幅部２０は、複数のインバーター回路（反転回路）や増幅回路を組み合わせて構成されていてもよい。図１に示される例では、増幅部２０は、利得が１よりも大きい利得部２２と、利得が１よりも小さい利得制限部２２とが直列に接続されて構成されている。
【００２０】
図１に示される例では、ＭＥＭＳ振動子１０の第１電極１１と利得部２２の第１入力端子２２１とが接続され、利得部２２の第１出力端子２２２と利得制限部２４の第２入力端子２４１とが接続され、利得制限部２４の第２出力端子２４２とＭＥＭＳ振動子１０の第２電極１２とが接続されている。また、出力端子３０は、利得部２２の第１出力端子２２２と、利得制限部２４の第２入力端子２４１とに接続されている。
【００２１】
図２は、増幅部２０の一例を示す回路図である。
【００２２】
図２に示される例では、利得部２２は、電源電位Ｖｄｄから接地電位ＧＮＤまでの間にＰＭＯＳトランジスターＴＰ１とＮＭＯＳトランジスターＴＮ１とが直列に接続され、ＰＭＯＳトランジスターＴＰ１とＮＭＯＳトランジスターＴＮ１のゲートが互いに接続されて構成されたインバーター回路２２４と、電源電位Ｖｄｄから接地電位ＧＮＤまでの間にＰＭＯＳトランジスターＴＰ２とＮＭＯＳトランジスターＴＮ２とが直列に接続され、ＰＭＯＳトランジスターＴＰ２とＮＭＯＳトランジスターＴＮ２のゲートが互いに接続されて構成されたインバーター回路２２６とが、直列に接続されて構成されている。
【００２３】
図２に示される例では、利得制限部２４は、電源電位Ｖｄｄから接地電位ＧＮＤまでの間に、順に、定電流源Ｉｃ１、ＰＭＯＳトランジスターＴＰ３、ＮＭＯＳトランジスターＴＮ３、定電流源Ｉｃ２が直列に接続され、ＰＭＯＳトランジスターＴＰ３とＮＭＯＳトランジスターＴＮ３のゲートが互いに接続されて構成されたインバーター回路で構成されている。定電流源Ｉｃ１及び定電流源Ｉｃ２の電流値を適宜設定することによって、利得制限部２４の利得を１よりも小さく設定することができる。
【００２４】
第１実施形態に係る発振回路１は、増幅部２０に対する帰還抵抗を含んで構成されていてもよい。図２に示される例では、インバーター回路２２４の入力端子と出力端子とが抵抗Ｒ１を介して接続され、インバーター回路２２６の入力端子と出力端子とが抵抗Ｒ２を介して接続され、利得制限部２４の第２入力端子２４１と第２出力端子２４２とが抵抗Ｒ３を介して接続されている。
【００２５】
図３は、ＭＥＭＳ振動子１０の通過特性を示す模式的なグラフである。横軸は入力信号の周波数、縦軸はＳパラメーター［Ｓ２１］における通過特性を表す。また、入力信号の電力が電力Ｐ１である場合の通過特性を通過特性Ａ１、入力信号の電力が電力Ｐ２である場合の通過特性を通過特性Ａ２、入力信号の電力が電力Ｐ３である場合の通過特性を通過特性Ａ３とする。また、電力Ｐ１＜電力Ｐ２＜電力Ｐ３の大小関係が成立しているものとする。
【００２６】
図３に示されるように、電力Ｐ１が、ＭＥＭＳ振動子１０が線形的に動作できる電力範囲にある電力である場合には、通過特性Ａ１は、共振周波数（通過特性が最大となる周波数）付近において周波数の増減に対して対称的な形となる。
【００２７】
しかしながら、電力Ｐ２及び電力Ｐ３が、ＭＥＭＳ振動子１０が線形的に動作できる電力範囲を超えて大きい電力である場合には、通過特性Ａ２及び通過特性Ａ３は、通過特性Ａ１とは異なる共振周波数となる。図３に示される例では、通過特性Ａ２及び通過特性Ａ３の共振周波数は、通過特性Ａ１よりも小さな周波数となっている。また、通過特性Ａ２及び通過特性Ａ３は、共振周波数付近において周波数の増減に対して非対称的な形となる。
【００２８】
また、電力Ｐ２及び電力Ｐ３が、ＭＥＭＳ振動子１０が線形的に動作できる電力範囲を超えて大きい電力である場合には、ＭＥＭＳ振動子１０の損失が大きくなる。図３に示される例では、通過特性Ａ２及び通過特性Ａ３における最大値は、通過特性Ａ１における最大値よりも小さくなっている。
【００２９】
このように、ＭＥＭＳ振動子１０が線形的に動作できる電力範囲を超えて大きい電力となる信号がＭＥＭＳ振動子１０に入力されると、通過特性が歪みやすい。通過特性が歪むと、発振回路の出力信号の周波数がふらつく（周波数が安定しない）原因となる。
【００３０】
第１実施形態に係る発振回路１によれば、ＭＥＭＳ振動子１０に入力される信号は利得が１よりも小さい利得制限部２４の出力信号であるため、通過特性が歪みにくい。したがって、出力信号の周波数のふらつきを抑制した発振回路を実現できる。
【００３１】
また、第１実施形態に係る発振回路１によれば、利得が１よりも大きい利得部２２の出力信号が発振回路としての出力信号となるため、振幅の大きい信号を出力することができる。
【００３２】
第１実施形態に係る発振回路１は、ＭＥＭＳ振動子１０の第１電極１１と第２電極１２との間にバイアス電圧を印加する電圧印加部４０を含んでいてもよい。図１に示される例では、電圧印加部４０は、第１電圧端子４１と第２電圧端子４２を含んで構成されている。第１電圧端子４１はＭＥＭＳ振動子１０の第１電極１１と接続され、第２電圧端子４２はＭＥＭＳ振動子１０の第２電極１２と接続されている。
【００３３】
ＭＥＭＳ振動子１０として静電型のＭＥＭＳ振動子を用いる場合には、ＭＥＭＳ振動子を構成する電極間に電位差（バイアス電圧）を与える必要がある。図１に示される例では、電圧印加部４０が第１電圧端子４１と第２電圧端子４２との間に電位差を生じさせることによって、ＭＥＭＳ振動子１０の第１電極１１と第２電極１２との間にバイアス電圧を印加することができる。
【００３４】
ＭＥＭＳ振動子１０の第１電極１１は、キャパシター６１を介して利得部２２の第１入力端子２２１と接続されていてもよい。また、ＭＥＭＳ振動子１０の第２電極１２は、キャパシター６２を介して利得制限部２４の第２出力端子２４２と接続されていてもよい。これによって、利得部２２の第１入力端子２２１と利得制限部２４の第２出力端子２４２との間に不要な電位差を与えないようにすることができる。
【００３５】
第１実施形態に係る発振回路１は、ＭＥＭＳ振動子１０の第１電極１１と接地電位ＧＮＤとの間に接続されたキャパシター７１と、ＭＥＭＳ振動子１０の第２電極１２と接地電位ＧＮＤとの間に接続されたキャパシター７２とを含んで構成されていてもよい。
【００３６】
このような発振回路１によれば、ＭＥＭＳ振動子１０と、キャパシター７１及びキャパシター７２とで共振回路を構成する発振回路とすることができる。
【００３７】
２．第２実施形態に係る発振回路
図４は、第２実施形態に係る発振回路２を示す回路図である。以下においては第１実施形態に係る発振回路１とは異なる構成について詳述し、第１実施形態に係る発振回路１と同様の構成については同一の符号を付して説明を省略する。
【００３８】
第２実施形態に係る発振回路２は、第１電極１１と第２電極１２との間にバイアス電圧を印加する電圧印加部４０と、利得制限部２４及び電圧印加部４０を制御する制御部５０と、を含み、制御部５０は、利得制限部２４における利得と、電圧印加部４０が印加するバイアス電圧とを関連付けて制御する。
【００３９】
図４に示される例では、制御部５０は、制御信号Ｓ１を電圧印加部４０に出力することによって、電圧印加部４０が印加するバイアス電圧を制御する。また、図４に示される例では、制御部５０は、制御信号Ｓ２を利得制限部２４に出力することによって、利得制限部２４における利得を制御する。
【００４０】
なお、図４に示される例では、制御部５０は、利得制限部２４及び電圧印加部４０を直接的に制御しているが、制御部５０は、利得制限部２４及び電圧印加部４０の少なくとも一方を間接的に制御してもよい。例えば、制御部５０は、電圧印加部４０を介して利得制限部２４を制御してもよい。
【００４１】
図５は、電圧印加部４０の一例を示す回路図である。図５に示される例では、制御信号Ｓ１としてｎビットの制御信号を用い、各ビットに対応する信号をＳ１１、Ｓ１２、Ｓ１３、・・・、Ｓ１ｎとしている。
【００４２】
図５に示される電圧印加部４０は、基準電圧源４０２と、演算増幅器４０４と、抵抗Ｒ１０と、可変抵抗Ｒ２０を含んで構成されている。また、第１電圧端子４１は接地電位ＧＮＤに接続され、第２電圧端子４２は演算増幅器４０４の出力端子に接続されている。
【００４３】
基準電圧源４０２は、電圧印加部４０が印加するバイアス電圧の基準となる基準電圧Ｖｒｅｆを生成する。演算増幅器４０４の非反転入力端子は、基準電圧源４０２の出力端子に接続されている。すなわち、基準電圧源４０２が生成した基準電圧Ｖｒｅｆは、演算増幅器４０４の非反転入力端子に入力される。演算増幅器４０４の反転出力端子は、抵抗Ｒ１０を介して演算増幅器４０４の出力端子に接続されるとともに、可変抵抗Ｒ２０を介して接地電位ＧＮＤに接続されている。
【００４４】
可変抵抗Ｒ２０は、演算増幅器４０４の非反転入力端子に近い側から順に、直列に接続された抵抗Ｒ２００、抵抗Ｒ２０１、抵抗Ｒ２０２、・・・、抵抗Ｒ２０ｎを含んで構成されている。また、可変抵抗Ｒ２０は、抵抗Ｒ２０１から抵抗Ｒ２０ｎまでを接地電位ＧＮＤに短絡するＮＭＯＳトランジスターＴＮ１１、抵抗Ｒ２０２から抵抗Ｒ２０ｎまでを接地電位ＧＮＤに短絡するＮＭＯＳトランジスターＴＮ１２、抵抗Ｒ２０３（不図示）から抵抗Ｒ２０ｎまでを接地電位ＧＮＤに短絡するＮＭＯＳトランジスターＴＮ１３、・・・、抵抗Ｒ２０ｎ−１（不図示）から抵抗Ｒ２０ｎまでを接地電位ＧＮＤに短絡するＮＭＯＳトランジスターＴＮ１ｎを含んで構成されている。
【００４５】
ＮＭＯＳトランジスターＴＮ１１のゲートには制御信号Ｓ１１、ＮＭＯＳトランジスターＴＮ１２のゲートには制御信号Ｓ１２、ＮＭＯＳトランジスターＴＮ１３のゲートには制御信号Ｓ１３、・・・、ＮＭＯＳトランジスターＴＮ１ｎのゲートには制御信号Ｓ１ｎが入力される。したがって、制御信号Ｓ１１〜Ｓ１ｎによって、抵抗Ｒ２０１〜Ｒ２０ｎのうちの短絡される抵抗を選択できるので、可変抵抗Ｒ２０の抵抗値を変更できる。
【００４６】
また、演算増幅器４０４の出力電圧（電圧印加部４０が印加するバイアス電圧）Ｖｐは、以下の式で表される。
【００４７】
Ｖｐ＝（１＋抵抗Ｒ１０の抵抗値／可変抵抗Ｒ２０の抵抗値）・Ｖｒｅｆ
【００４８】
したがって、可変抵抗Ｒ２０の抵抗値を変更することによって、電圧印加部４０が印加するバイアス電圧Ｖｐを変更することができる。
【００４９】
図６は、利得制限部２４の一例を示す回路図である。図６に示される例では、制御信号Ｓ２としてｎビットの制御信号を用い、各ビットに対応する信号をＳ２１、Ｓ２２、Ｓ２３、・・・、Ｓ２ｎとしている。
【００５０】
図６に示される利得制限部２４は、図２に示される定電流源Ｉｃ１及び定電流源Ｉｃ２に代えて、ＰＭＯＳトランジスターＴＰ３１〜ＴＰ３３、ＮＭＯＳトランジスターＴＮ３１〜ＴＮ３４、可変抵抗Ｒ３０を含んで構成されている。
【００５１】
ＰＭＯＳトランジスターＴＰ３１のソースは電源電位Ｖｄｄに接続され、ドレインはＮＭＯＳトランジスターＴ３１のドレインに接続されるとともに、ＰＭＯＳトランジスターＴＰ３１〜ＴＰ３３のゲートに接続されている。ＴＮ３１のソースは可変抵抗Ｒ３０を介して接地電位ＧＮＤに接続されている。
【００５２】
ＰＭＯＳトランジスターＴＰ３２のソースは電源電位Ｖｄｄに接続され、ドレインはＮＭＯＳトランジスター３２のドレインに接続されるとともに、ＮＭＯＳトランジスターＴＮ３１〜ＴＮ３２のゲートに接続されている。ＮＭＯＳトランジスターＴＮ３２のソースはＮＭＯＳトランジスターＴＮ３３のドレインに接続されるとともに、ＮＭＯＳトランジスターＴＮ３３〜ＴＮ３４のゲートに接続されている。ＮＭＯＳトランジスター３３のソースは接地電位ＧＮＤに接続されている。
【００５３】
ＰＭＯＳトランジスターＴＰ３３のソースは電源電位Ｖｄｄに接続され、ドレインはＰＭＯＳトランジスターＴＰ３のソースに接続されている。ＮＭＯＳトランジスターＴＮ３４のドレインはＮＭＯＳトランジスターＴＮ３に接続され、ソースは接地電位ＧＮＤに接続されている。
【００５４】
すなわち、ＰＭＯＳトランジスターＴＰ３１に流れる電流がＰＭＯＳトランジスターＴＰ３２〜ＴＰ３３にミラーされるカレントミラー回路となっており、ＮＭＯＳトランジスターＴＮ３２に流れる電流がＮＭＯＳトランジスターＴＮ３１にミラーされるカレントミラー回路となっており、ＮＭＯＳトランジスターＴＮ３３に流れる電流がＮＭＯＳトランジスターＴＮ３４にミラーされるカレントミラー回路となっている。
【００５５】
可変抵抗Ｒ３０は、ＮＭＯＳトランジスターＴＮ３１のソースに近い側から順に、直列に接続された抵抗Ｒ３００、抵抗Ｒ３０１、抵抗Ｒ３０２、・・・、抵抗Ｒ３０ｎを含んで構成されている。また、可変抵抗Ｒ３０は、抵抗Ｒ３０１から抵抗Ｒ３０ｎまでを接地電位ＧＮＤに短絡するＮＭＯＳトランジスターＴＮ２１、抵抗Ｒ３０２から抵抗Ｒ３０ｎまでを接地電位ＧＮＤに短絡するＮＭＯＳトランジスターＴＮ２２、抵抗Ｒ３０３（不図示）から抵抗Ｒ３０ｎまでを接地電位ＧＮＤに短絡するＮＭＯＳトランジスターＴＮ２３、・・・、抵抗Ｒ３０ｎ−１（不図示）から抵抗Ｒ３０ｎまでを接地電位ＧＮＤに短絡するＮＭＯＳトランジスターＴＮ２ｎを含んで構成されている。
【００５６】
ＮＭＯＳトランジスターＴＮ２１のゲートには制御信号Ｓ２１、ＮＭＯＳトランジスターＴＮ２２のゲートには制御信号Ｓ２２、ＮＭＯＳトランジスターＴＮ２３のゲートには制御信号Ｓ２３、・・・、ＮＭＯＳトランジスターＴＮ２ｎのゲートには制御信号Ｓ２ｎが入力される。したがって、制御信号Ｓ２１〜Ｓ２ｎによって、抵抗Ｒ３０１〜Ｒ３０ｎのうちの短絡される抵抗を選択できるので、可変抵抗Ｒ３０の抵抗値を変更できる。
【００５７】
また、可変抵抗Ｒ３０の抵抗値が大きくなるほど、ＰＭＯＳトランジスター３３に流れる電流及びＮＭＯＳトランジスターＴＮ３４に流れる電流が小さくなる。したがって、可変抵抗Ｒ３０の抵抗値を変更することによって、利得制限部２４の利得を変更することができる。
【００５８】
図７は、ＭＥＭＳ振動子１０の通過特性を示す模式的なグラフである。横軸は入力信号の周波数、縦軸はＳパラメーター［Ｓ２１］における通過特性を表す。また、バイアス電圧が電圧Ｖｐ１である場合の通過特性を通過特性Ｂ１、バイアス電圧が電圧Ｖｐ２である場合の通過特性を通過特性Ｂ２、バイアス電圧が電圧Ｖｐ３である場合の通過特性を通過特性Ｂ３とする。また、電圧Ｖｐ１＜電圧Ｖｐ２＜電圧Ｖｐ３の大小関係が成立しているものとする。なお、ＭＥＭＳ振動子１０に入力される信号の電力は同一であるものとする。
【００５９】
図７に示されるように、バイアス電圧が大きくなるほど損失が小さくなるので、通過特性のピークが大きくなる。したがって、ＭＥＭＳ振動子１０に入力される信号の電力が大きくなる。
【００６０】
図７に示されるように、バイアス電圧が電圧Ｖｐ１及び電圧Ｖｐ２である場合には、ＭＥＭＳ振動子１０に入力される信号の電力が、ＭＥＭＳ振動子１０が線形的に動作できる電力範囲にある電力となり、通過特性Ｂ１及び通過特性Ｂ２は、共振周波数（通過特性が最大となる周波数）付近において周波数の増減に対して対称的な形となる。
【００６１】
しかしながら、バイアス電圧が電圧Ｖｐ３である場合には、ＭＥＭＳ振動子１０に入力される信号の電力が、ＭＥＭＳ振動子１０が線形的に動作できる電力範囲を超えて大きい電力となるため、通過特性Ｂ３は、共振周波数付近において周波数の増減に対して非対称的な形となる。
【００６２】
ＭＥＭＳ振動子１０は、バイアス電圧の大きさによって損失の大きさが変化するので、通過特性の歪み度合が変化する。第２実施形態に係る発振回路２によれば、制御部５０が、利得制限部２４における利得と、電圧印加部４０が印加するバイアス電圧とを関連付けて制御することによって、出力信号の周波数のふらつきをさらに抑制した発振回路を実現できる。
【００６３】
制御部５０は、電圧印加部４０が印加するバイアス電圧が大きくなるほど、利得制限部２４における利得が小さくなるように制御してもよい。
【００６４】
図５及び図６に示される例では、制御部５０は、電圧印加部４０の可変抵抗Ｒ２０の抵抗値が小さくなるように制御するほど、利得制限部２４の可変抵抗Ｒ３０の抵抗値が大きくなるように制御する。
【００６５】
図７に示されるように、ＭＥＭＳ振動子１０は、バイアス電圧が大きくなるほど損失が大きくなり、通過特性が歪みやすくなる傾向がある。制御部５０が、電圧印加部４０が印加するバイアス電圧が大きくなるほど、利得制限部２４における利得が小さくなるように制御することによって、出力信号の周波数のふらつきをさらに抑制した発振回路を実現できる。
【００６６】
３．ＭＥＭＳ振動子の構成例
図８は、ＭＥＭＳ振動子１０の構成例を模式的に示す平面図である。図９は、ＭＥＭＳ振動子１０の構成例を模式的に示す断面図である。なお、図９は、図８のＩ−Ｉ線断面図である。
【００６７】
なお、本実施形態に係る記載では、「上方」という文言を、例えば、「特定のもの（以下、「Ａ」という）の「上方」に他の特定のもの（以下、「Ｂ」という）を形成する」などと用いる場合に、Ａ上に直接Ｂを形成するような場合と、Ａ上に他のものを介してＢを形成するような場合とが含まれるものとして、「上方」という文言を用いている。
【００６８】
図８に示されるように、ＭＥＭＳ振動子１０は、基板１０１０の上方に設けられた第１電極１１及び第２電極１２を含んで構成されている。図９に示されるように、第１電極１１及び第２電極１２は、空隙を隔てて配置されている。
【００６９】
図９に示されるように、基板１０１０は、支持基板１０１２と、第１下地層１０１４と、第２下地層１０１６とを有することができる。
【００７０】
支持基板１０１２としては、例えば、シリコン基板等の半導体基板を用いることができる。支持基板１０１２として、セラミックス基板、ガラス基板、サファイア基板、ダイヤモンド基板、合成樹脂基板などの各種の基板を用いてもよい。
【００７１】
第１下地層１０１４は、支持基板１０１２の上方に（より具体的には支持基板１０１２上に）形成されている。第１下地層１０１４としては、例えば、トレンチ絶縁層、ＬＯＣＯＳ（local oxidation of silicon）絶縁層、セミリセスＬＯＣＯＳ絶縁層を用いることができる。第１下地層１０１４は、ＭＥＭＳ振動子１０と、支持基板１０１２に形成された他の素子（図示せず）と、を電気的に分離することができる。
【００７２】
第２下地層１０１６は、第１下地層１０１４上に形成されている。第２下地層１０１６の材質としては、例えば、窒化シリコンが挙げられる。
【００７３】
ＭＥＭＳ振動子１０の第１電極１１は、基板１０１０上に形成されている。第１電極１１の形状は、例えば、層状又は薄膜状である。
【００７４】
ＭＥＭＳ振動子１０の第２電極１２は、第１電極１１と間隔を空けて形成されている。第２電極１２は、基板１０上に形成された支持部１２２と、支持部１２２に支持されており第１電極１１の上方に配置された梁部１２４と、を有する。支持部１２２は、例えば、第１電極１１と空間をあけて対向配置されている。第２電極１２は、片持ち梁状に形成されている。
【００７５】
第１電極１１及び第２電極１２の間に電圧が印加されると、梁部１２４は、第１電極１１と第２電極１２との間に発生する静電力により振動することができる。すなわち、図８及び図９に示されるＭＥＭＳ振動子１０は、静電型のＭＥＭＳ振動子である。なお、ＭＥＭＳ振動子１０は、第１電極１１及び第２電極１２を減圧状態で気密封止する被覆構造体を有していてもよい。これにより、梁部１２４の振動時における空気抵抗を減少させることができる。
【００７６】
第１電極１１及び第２電極１２の材質としては、例えば、所定の不純物をドーピングすることにより導電性が付与された多結晶シリコンが挙げられる。
【００７７】
なお、ＭＥＭＳ振動子１０としては、上述された構成に限らず、種々の公知のＭＥＭＳ振動子を採用できる。
【００７８】
なお、上述した実施形態及び変形例は一例であって、これらに限定されるわけではない。例えば各実施形態及び各変形例は、複数を適宜組み合わせることが可能である。
【００７９】
本発明は、上述した実施形態に限定されるものではなく、さらに種々の変形が可能である。例えば、本発明は、実施形態で説明した構成と実質的に同一の構成（例えば、機能、方法及び結果が同一の構成、あるいは目的及び効果が同一の構成）を含む。また、本発明は、実施形態で説明した構成の本質的でない部分を置き換えた構成を含む。また、本発明は、実施形態で説明した構成と同一の作用効果を奏する構成又は同一の目的を達成することができる構成を含む。また、本発明は、実施形態で説明した構成に公知技術を付加した構成を含む。
【符号の説明】
【００８０】
１，２  発振回路、１０  ＭＥＭＳ振動子、１１  第１電極、１２  第２電極、２０  増幅部、２２  利得部、２４  利得制限部、３０  出力端子、４０  電圧印加部、４１  第１電圧端子、４２  第２電圧端子、５０  制御部、６１，６２  キャパシター、７１，７２  キャパシター、１２２  支持部、１２４  梁部、２２１  第１入力端子、２２２  第１出力端子、２２４，２２６  インバーター回路、２４１  第２入力端子、２４２  第２出力端子、４０２  基準電圧源、４０４  演算増幅器、１０１０  基板、１０１２  支持基板、１０１４  第１下地層、１０１６  第２下地層、ＧＮＤ  接地電位、Ｉｃ１，Ｉｃ２  定電流源、Ｒ１，Ｒ２，Ｒ３，Ｒ１０，Ｒ２００，Ｒ２０１，Ｒ２０２，Ｒ２０ｎ，Ｒ３００，Ｒ３０１，Ｒ３０２，Ｒ３０ｎ  抵抗、Ｒ２０，Ｒ３０  可変抵抗、Ｓ１，Ｓ２，Ｓ１１，Ｓ１２，Ｓ１３，Ｓ１ｎ  制御信号、ＴＮ１，ＴＮ２，ＴＮ３，ＴＮ１１，ＴＮ１２，ＴＮ１３，ＴＮ１ｎ，ＴＮ２１，ＴＮ２２，ＴＮ２３，ＴＮ２ｎ，ＴＮ３１，ＴＮ３２，ＴＮ３３，ＴＮ３４  ＮＭＯＳトランジスター、ＴＰ１，ＴＰ２，ＴＰ３，ＴＰ３１，ＴＰ３２，ＴＰ３３  ＰＭＯＳトランジスター、Ｖｄｄ  電源電位
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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