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　特願２００３−３７３７９４「メモリ制御方式」拒絶査定不服審判事件〔平成１６年　２月１２日出願公開、特開２００４−　４６９０５〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯
　本願は、平成６年３月１４日に出願した特願平６−４２１０５号の一部を平成１５年１０月３１日に新たな特許出願としたものであって、平成１６年６月４日付けで拒絶の理由が通知され、同年７月２６日付けで手続補正がなされたものの、同年８月１７日付けで拒絶査定がなされた。
　その後、同年９月２４日に拒絶査定不服審判請求がなされたものである。
　本願特許請求の範囲の請求項１に係る発明は、平成１６年７月２６日付けで補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項１に記載されたとおりの次の事項により特定されるものである。（以下、「本願発明」という。）
　
「第２のクロック（３０８）に同期した読出し命令で起動されて、動作状態において停止することのない第１のクロック（３０７）に同期して連続アクセスモードの下でメモリ装置を構成する複数のメモリ群（３０１）のうちの何れかより読み出された複数の読出しデータ（３０５）を、読出しデータバッファ手段（３０２）に格納した後、該読出しデータバッファ手段（３０２）に格納された複数の読出しデータ（３０５）を前記第２のクロック（３０８）に同期してデータバス（３０６）に出力するシングルクロックモードでのメモリ制御方式において、
　前記シングルクロックモードとは、動作クロックをマニュアル操作によって１クロックずつ前記メモリ装置に供給し、１クロック毎に該メモリ装置の所定の構成部品の出力値を観測することにより、該メモリ装置の動作状態を確認するモードであって、
　該動作クロックとは、前記シングルクロックモード時に前記第１のクロックを所定のタイミングで所定回数だけ出力させるために所定のタイミングで所定回数だけ有効になる信号である前記第２のクロックであって、
　前記読出しデータバッファ手段（３０２）を、少なくとも、１つの前記読出し命令が発行された後、前記メモリ群（３０１）から連続的に出力された複数の読出しデータ（３０５）の全てが前記読出しデータバッファ手段（３０２）から前記データバス（３０６）に出力され終わるまでの期間に前記メモリ装置に入力する可能性のある読出し命令の数以上の組数だけ有し、かつ前記読出しデータバッファ手段（３０２）の各組は、１回の読出し命令で起動される連続アクセスモードによって前記メモリ群（３０１）から連続的に出力された複数の読出しデータ（３０５）を格納できる長さを有し、
　前記読出し命令のそれぞれに対応して前記複数のメモリ群（３０１）のうちの何れかより読み出された読出しデータ（３０５）の組のそれぞれを、前記第１のクロック（３０７）に同期して、前記読出しデータバッファ手段（３０２）の組のそれぞれに順次格納する読出しデータ格納制御手段（３０３）と、
　前記読出し命令のそれぞれに対応して前記読出しデータバッファ手段（３０２）の組のそれぞれに順次格納された前記読出しデータ（３０５）の組のそれぞれを、前記第２のクロック（３０８）に同期して、前記データバス（３０６）に順次出力する読出しデータ読出し制御手段（３０４）とを更に有し、
　前記メモリ群（３０１）と、前記読出しデータバッファ手段（３０２）と、前記読出しデータ格納制御手段（３０３）と、前記読出しデータ読出し制御手段（３０４）とは、前記メモリ装置の中に配置されていることを特徴とするメモリ制御方式。」
　
２．　引用文献
　原査定の拒絶の理由に引用された、本願の出願日前に頒布された刊行物である特開平１−１５２５４７号公報（以下、「引用文献１」という。）には、次の事項が図面と共に記載されている。
　
Ａ．「　［産業上の利用分野］
本発明はビジータイムがアクセスタイムより小さい複数ウエイの記憶装置において連続クロックモードとシングルクロックモードのいずれでも読み出し動作を正常に行う記憶装置の読み出し制御回路に関する。
　複数ウエイの記憶装置からデータを読み出す場合、パイプライン制御によりアドレスを記憶装置に入力してから読み出しデータを得るまでのアクセスタイムに対し、アドレスの入力後次のアドレスを入力しても差し支えない時点までの時間をビジータイムと称しており、通常ビジータイムはアクセスタイムより小さい。
　そのような記憶装置は普通の使用状態では連続クロックモードで動作させるが、デバッグ時のハードウェアチェック等においてはシングルクロックモード（人間が１回操作する毎にクロックが１つ発生して動作が進むモード）により動作させる必要があり、それに対処するためには構成が複雑になる等の問題があり、簡単な構成により実現することが望まれている。」（２頁左上欄１６行〜右上欄１７行）
　
Ｂ．「第５図において、Ｐ０〜Ｐ８はゲーテッド・パイプラインを構成するラッチ回路、ＦＲはフリーラン・パイプライン、ＡＤＲはアドレスレジスタ、ＲＤＲはリードデータレジスタを表す。
　この図には、記憶装置を構成する複数ウエイの内１ウエイ分のメモリ０だけを示し、他は省略した。
　ゲーテッド・パイプラインＰ０〜Ｐ８には駆動クロックとしてゲーテッドクロック（以下ＧＣＬＫで表す）が供給される。このＧＣＬＫはフリーランクロック（クロック信号発生器から発生したクロックで以下、これをＦＣＬＫで表す）から、制御ゲートにより発生を制御されるクロックであって、連続モードではフリーランクロックと同じ信号であるが、シングルクロックモードでは人間の操作に応じて１個のクロックがゲート制御により発生し従ってその発生間隔は非常に長い。
　第５図の動作をそのタイムチャートを参照しながら説明する。
　最初に連続クロックモードについて説明すると、アドレスＡＤＤをアドレスレジスタＡＤＲとゲーテッドパイプラインに入力してクロック６になると、そのラッチ回路Ｐ６からフリーランパイプラインＦＲに分岐し、クロック７でパイプラインを通り、次のクロック８でＦＣＬＫの信号とアンド回路ＡＮＤ１で論理積されてリードデータレジスタＲＤＲに供給され、その時のパイプラインのラッチ出力によりアンド回路ＡＮＤ２を通り出力される。
　次にシングルクロックモードでは第５図のタイムチャートに示されるように動作する。すなわち、ＧＣＬＫは既述のとおり、長い間隔で発生し図のクロック６の時点でメモリ０のアドレスレジスタＡＤＲのアドレスがそれまでのｎから次のアクセスのアドレスｎ＋ｌに切換わる。
　この時ゲーテッドパイプラインのラッチＰ６から出力が発生し、その直後に発生した（常時発生している）ＦＣＬＫの信号によりフリーランパイプラインに投入され、その次のＦＣＬＫ信号によりアンド回路ＡＮＤ１を通ってリードデータレジスタＲＤＲに読み出しデータＲＤ（この最小時間に対応する時点まで前のアドレスｎの読み出しデータは存在する）をセットする。
そして、ゲーテッドパイプラインのラッチＰ７、Ｐ８をＧＣＬＫにより順次駆動されて出力されたアドレスによりアンド回路ＡＮＤ２を駆動してリードデータ出力ＲＤＯを発生させる。
［発明が解決しようとする問題点］
　従来例２の構成には複数ウエイの場合の回路について示されてないが、複数ウェイの記憶装置に対して第５図の方式でシングルクロックモードで動作させる場合には、リードデータレジスタＲＤＲに複数クロック分（シングルクロツクの６．７．８の間）保持する必要があるので、各ウエイのリ一ドレジスタに対してリードデータレジスタＲＤＲを共通に用いることはできない。　」（３頁右上欄１４行〜４頁左上欄９行）
　
Ｃ．「［問題点を解決するための手段］
　本発明の基本的構成を第１図に示す。
第１図において、１１は前段の１ｌ−ｐ（ｐ＋１個）と後段の１１−ｑ（ｑ個）の計（ｐ＋ｑ＋１）個のランチからなるゲーテッドパイプライン、１２は（ｑ−１）個のラッチからなるフリーランパイプライン、１３−０〜１３〜ｎはアドレスレジスタ、１４−０〜１４−ｎはメモリ０〜ｎ、１５は選択部、１６は（ｑ＋１）個のリードデータレジスタを備えるデータレジスタ部、１７は出力部を表す。
　ゲーテッドパイプライン１１はＧＣＬＫにより駆動され、フリーランパイプライン１２はＦＣＬＫにより駆動される。
　本発明は複数ウエイの記憶装置でシングルクロックモードにおいても動作するためにリードデータを格納するリードデータレジスタを、アクセスタイムとビジータイムとの差に相当する個数だけ設け、メモリからの読み出しデータのリードデータレジスタへの格納はフリーランパイプライン出力により順次行い、リードデータレジスタからのリードデータの送出はゲーテッドバイプライン出力により格納した時の順番にしたがって順次行うものである。
［作用］
　第１図の作用を説明すると、この構成は記憶装置のビジータイムがｐτ、アクセスタイムが（ｐ＋ｑ）τである場合のものであり、記憶素子の特性等によりｐ、ｑの値は定まる。
　連続クロックモードとシングルクロックモードのいずれの場合においても、初めに端子１００にゴー信号ＧＯ（出力を指示する制御データ）とメモリのアドレスＡＤＤを合わせたＧＯ＆ＡＤＤ信号が供給されるとゲーテッドパイプライン１１と対応するメモリのアドレスレジスタ１３の１つにセットされる。この後メモリ１４においては読み出しが開始され、ゲーテッドパイプライン１１ではクロックにより順次データがシフトされ、クロックのｐ番目（最初のクロックは起点として数えない）にゲーテッドパイプラインの前段１１−ｐからの出力がフリーランパイプライン１２に出力される。」（４頁右上欄２行〜右下欄５行）
　
Ｄ．「［実施例］
　本発明の実施例の構成を第２図に示す。
　第２図において、２１は１３段のラッチ（各ラッチは複数ビットを並列に保持する）Ｇ０〜Ｇ１２からなるゲーテッドパイプライン、２２は２段のラッチからなるフリーランパイプライン、２３はアドレスレジスタＡＤＲ０〜ｎ、２４はメモリ０〜ｎ、２５は選択回路、２６はリードデータレジスタＲ０〜３を備えるレジスタ回路、２７は出力回路を表す。
　第２図に示すメモリはビジータイムが９τでアクセスタイムが１２τの特性を備えるもので、これにより、ゲーテッドパイプライン２１のラッチＧ９からフリーランパイプライン２２に出力が分岐して、ＦＣＬＫにより駆動されるラッチＦ１、Ｆ２を介し、選択回路２５とレジスタ回路２６に供給される。ゲーテッドパイプライン２１の最終段Ｇ１２からはＧＣＬＫの１２番目のクロックにより出力が発生して、出力回路２７を駆動して出力を発生する。
　また、レジスタ回路２６にはメモリビジータイムとアクセスタイムの差（３）プラス１の合計４個（９番目のクロックを含む）のリードデータレジスタを備える必要がある。
　第２図の構成の動作を第３図の実施例のタイムチャートを参照して説明する。
　初めに（イ）の連続クロックモードの場合は、第１図と同様にＧＯ＆ＡＤＤ信号のタイミング０の時に信号ａ０がゲーテッドパイプライン２１とアドレスレジスタＡＤＲ０に入力されると、メモリ０の読み出しが開始され、ゲーテッドパイプライン２１が高速（通常の動作速度）でシフトして、クロック９の時フリーランパイプライン２２に出力され、この時アドレスレジスタＡＤＲ０には次の読み出しアドレスａｎがセットされる。フリーランパイプライン２２をＦＣＬＫ（フリーランクロック）により通過したデータは選択回路２５に供給され、制御部２５１でデコードされ対応するウエイのリードデータ線ＲＤ０が入力するアンド回路を駆動してデータＤ０を選択し、レジスタ回路２６に出力する。これと同時にＧＯ信号より駆動されたレジスタ回路２６の制御部２６１は、４段のリングカウンタのような順次出力を発生する回路を備え、その出力により選択回路２５の各出力を１クロック単位で順次リードデータレジスタＲ０〜３にセットし、図の場合１２番目のクロックでＲ０にデータＤ０をセットする。
　ゲーテッドパイプラインの最終段Ｇ１２からＧＯ信号発生すると、前記制御部２６１と同様の機能を有する制御部２７１によりリードデータがセット済（制御部２６１からの指示信号による）であるリードデータレジスタＲＯからの出力を読み出してデータＲＤを出力する。
　次に第３図の（ロ）に示すシングルクロックモードの場合は、ＧＣＬＫ　（ゲーテッドクロック）が既述のとおり人間の操作に応じた間隔で発生するので、図のＦＣＬＫ　（フリーランクロック）の長さに比べて実際はかなり間隔が長い。
　シングルクロックモードの場合は、クロックの９番目までは連続クロックモードと同様であり、その後リードデータがＦＣＬＫによるフリーランパイプライン２２による高速度のクロック信号の３番目にレジスタ回路２６のリードデータレジスタＲ０にセットされる。この時、他のウエイのメモリからのリードデータが各シングルクロックの１０．１１，１２に順次現れる場合は、夫々のシングルクロック（１０，１１・・・）を起点にして３番目のフリーランクロックによりリードデータ線から選択回路２５で選択されて図に示すようにリードデータレジスタＲ０〜３に順次セットされる。このレジスタ回路２６の各リードデータレジスタＲ０〜３にセットされたデータは、出力回路２７がシングルクロックで出力されるＧＣＬＫのクロック間隔毎に順に第３図（ロ）の縦縞が施されているタイミングで出力される。」（４頁左上欄１９行〜６頁左上欄１４行）
　
　上記Ｃの記載によれば、メモリ読み出しの動作は、端子１００にゴー信号ＧＯ（出力を指示する制御データ）とメモリのアドレスＡＤＤを合わせたＧＯ＆ＡＤＤ信号が供給されたときに始まるので、ＧＯ＆ＡＤＤ信号によって起動されていることになる。
　また、引用文献１記載のフリーランクロックは動作状態においては停止することがないクロックである。更に、第２図に示されるメモリ０〜ｎ、レジスタ回路、出力回路によりメモリ装置が構成されることは明らかである。
　
　以上より、引用文献１には、次の発明（以下、「引用発明」という。）が記載されている。
　
　ゲーテッドクロックに同期して動作したＧＯ＆ＡＤＤ信号で起動されて、動作状態において停止することのないフリーランクロックに同期してメモリ装置を構成する複数のメモリ群のうちの何れかより読み出したリードデータを、レジスタ回路のリードデータレジスタに格納した後、該レジスタ回路のリードデータレジスタに格納されたリードデータを前記ゲーテッドクロックに同期して出力するシングルクロックモードでのメモリ制御方式において、
　前記シングルクロックモードとは、人間が１回操作する毎に駆動クロックが１つ発生して動作が進むモードであり、デバック等のハードウェアチェックに用いられるモードであって、
　該駆動クロックは、前記フリーランクロックから人間の操作に応じてゲート制御により発生されるゲーテッドクロックであって、
　前記レジスタ回路は、メモリビジータイムとアクセスタイムの差プラス１のリードデータレジスタを備え、
　前記ＧＯ＆ＡＤＤ信号のそれぞれに対応して複数のメモリ群のうちの何れかより読み出されたリードデータをフリーランクロックに同期して、前記リードデータレジスタのそれぞれに格納するレジスタ回路の制御部と、
　前記ＧＯ＆ＡＤＤ信号のそれぞれに対応して前記リードデータレジスタのそれぞれに格納されたリードデータのそれぞれを、前記ゲーテッドクロックに同期して出力する出力回路とを有し、
　前記複数のメモリ群と、前記レジスタ回路と、前記レジスタ回路の制御部と、前記出力回路がメモリ装置の中に配置されているメモリ制御方式
　
　また、原審の拒絶査定の備考に周知例として記載された　”最新高速ＤＲＡＭの基礎”、トランジスタ技術、１９９３年１０月号、ＣＱ出版社、ｐ３２４−ｐ３３４　（以下、「引用文献２」という。）には、以下の技術事項が記載されている。
　
Ｄ．「　シンクロナスＤＲＡＭ
●シンクロナスＤＲＡＭの特徴
（中略）
(2)連続アクセスの高速化
　シンクロナスＤＲＡＭのリード／ライトはすべてバースト方式で行います。これは、同一ロー・アドレス上の２，４，８ワードのブロック単位で連続してリード／ライトする方式です。
　また、そのアクセスはブロックの開始アドレスを与えるだけで、いこうのアドレスはシンクロナスＤＲＡＭ内部でインクリメントされます。アドレス順が一定のため、第２データ移行はシンクロナスＤＲＡＭの内部のみでの動作となり、パイプライン処理ができるようになります（図１）。
　このように、先頭データの出力までのアクセス時間は汎用ＤＲＡＭとあまり変わりませんが、それ以降のデータ入出力のスピードが速くなります。」（３２４頁右欄７行から３２５頁右欄１行）
　
Ｅ．「●キャッシュ・システムとの接続
　ＥＷＳのような高速演算処理を行う機器では、汎用ＤＲＡＭのスピード・ネックを解消するためにキャッシュ・システムを使用しています。
　また、このキャッシュがミス・ヒットしたときのペナルティ時間を最小にするために２次キャッシュ・システムを最小するか、汎用のＤＲＡＭをインターリーブ動作させて高速ページ・モードをさらに高速化して使用するか、またはそれらを組み合わせるなどの方法が使われていました。
　シンクロナスＤＲＡＭは先に述べたように連続したブロック・データのリード／ライトに適した仕様となっています。これはキャッシュ・システムのメイン・メモリとしての使用も考慮しているからです。」（３２９頁右欄１０行〜３３１頁左欄７行）
　
３．　対比
　本願発明と引用発明とを対比検討する。
　引用発明の「ゲーテッドクロック」「フリーランクロック」「ＧＯ＆ＡＤＤ信号」「リードデータ」「駆動クロック」「レジスタ回路」「レジスタ回路の制御部」「出力回路」は、それぞれ、本願発明の「第２のクロック」「第１のクロック」「読出し命令」「読出しデータ」「動作クロック」「読出しデータバッファ手段」「読出しデータ格納制御手段」「読出しデータ読出し制御手段」に相当する。
　引用発明の「シングルクロックモード」は、人間が１回操作する毎に駆動クロックが１つ発生して動作が進むモードであり、デバック等のハードウェアチェックに用いられるものであるから、本願発明の「マニュアル操作によって１クロックずつ前記メモリ装置に供給し、１クロック毎に該メモリ装置の所定の構成部品の出力値を観測することにより、該メモリ装置の動作状態を確認するモード」に相当するものである。
　本願発明における動作クロックは、「前記シングルクロックモード時に前記第１のクロックを所定のタイミングで所定回数だけ出力させるために所定のタイミングで所定回数だけ有効になる信号である前記第２のクロック」とされているが、これは引用発明のフリーランクロックからゲート制御により発生されるゲーテッドクロックと同等のものである。
　引用発明では１つのＧＯ＆ＡＤＤ信号により読み出されたリードデータが選択されたリードデータレジスタに格納されるものであり、リードデータレジスタは４個設けられているから、個々のリードデータレジスタは本願発明におけるデータバッファ手段の各組に対応するものである。
　また、引用発明において、出力回路の先には通常データバスが接続されているから、リードデータは出力回路からデータバスに出力されることになる。
　
　従って、本願発明と引用発明とは次の構成を有する点で一致している。
　
　第２のクロックに同期した読出し命令で起動されて、動作状態において停止することのない第１のクロックに同期してメモリ装置を構成する複数のメモリ群のうちの何れかより読み出された複数の読出しデータを、読出しデータバッファ手段に格納した後、該読出しデータバッファ手段に格納された複数の読出しデータを前記第２のクロックに同期してデータバスに出力するシングルクロックモードでのメモリ制御方式において、
　前記シングルクロックモードとは、動作クロックをマニュアル操作によって１クロックずつ前記メモリ装置に供給し、１クロック毎に該メモリ装置の所定の構成部品の出力値を観測することにより、該メモリ装置の動作状態を確認するモードであって、
　該動作クロックとは、前記シングルクロックモード時に前記第１のクロックを所定のタイミングで所定回数だけ出力させるために所定のタイミングで所定回数だけ有効になる信号である前記第２のクロックであって、
　前記読出しデータバッファ手段を、複数の組を有し、
　前記読出し命令のそれぞれに対応して前記複数のメモリ群のうちの何れかより読み出された読出しデータの組のそれぞれを、前記第１のクロックに同期して、前記読出しデータバッファ手段の組のそれぞれに格納する読出しデータ格納制御手段と、
　前記読出し命令のそれぞれに対応して前記読出しデータバッファ手段の組のそれぞれに格納された前記読出しデータの組のそれぞれを、前記第２のクロックに同期して、前記データバスに出力する読出しデータ読出し制御手段とを更に有し、
　前記メモリ群と、前記読出しデータバッファ手段と、前記読出しデータ格納制御手段と、前記読出しデータ読出し制御手段とは、前記メモリ装置の中に配置されていることを特徴とするメモリ制御方式。
　
　一方、本願発明と引用発明とは次の点で相違している。
　
相違点１
　本願発明は、連続アクセスモードでメモリからデータ読出しを行うもので、読出しデータバッファの各組は、１回の読出し命令で起動される連続アクセスモードによって前記メモリ群から連続的に出力された複数の読出しデータを格納できる長さを有するものであるのに対し、引用発明は、連続アクセスモードでなく、読出しデータバッファの各組は、１つのリードデータレジスタを有するものである点
　
相違点２
　データバッファ手段の各組の数が、本願発明では、読出し命令が発行された後、前記メモリ群から連続的に出力された複数の読出しデータの全てが前記読出しデータバッファ手段から前記データバスに出力され終わるまでの期間に前記メモリ装置に入力する可能性のある読出し命令の数以上であるのに対し、引用発明では、メモリビジータイムとアクセスタイムの差プラス１である点
　
４．相違点についての判断
相違点１について
　引用文献２に示されるように、開始アドレスを与えるだけで以降のアドレスは内部でインクリメントし、リード／ライトをバースト方式で行うメモリは周知のものである。そして、バースト方式のメモリはキャッシュシステムのメインメモリとして使用が考慮されていると記載されているので、このようなバース方式のメモリを本願発明の前提となるキャッシュシステムに使用することは通常の使い方であり、また、その場合データバッファの長さを連続的に出力される読出しデータが格納できる長さとすることはごく普通のことに過ぎない。
　
相違点２について
　引用発明において、複数ウエイ（ｎ＋１）に対して、４個のリードデータレジスタが設けられている理由は、メモリビジータイムとアクセスタイムの差（３）プラス１であるとされている。実施例ではメモリビジータイムとアクセスタイムの差に対してゲーテッドパイプラインＧ１０，Ｇ１１，Ｇ１２が設けられており、この３クロック分の期間はメモリから読み出されたデータはリードデータレジスタに格納されているが、未だ外部へ出力されない期間に相当する。そして、この３クロックの期間に他のメモリからデータが読み出されてもデータが消失しないように４個のリードデータレジスタが設けられている。そして、この３クロック分の期間を過ぎ、１つのリードデータレジスタからデータが外部に出力されると、出力後のリードデータレジスタには次の読出し命令に係るデータを格納することが可能となる。
　メモリからのデータの読出しは読出し命令によって起動されるから、リードデータレジスタの個数は、レジスタにデータが格納されている期間に読み出される回数、言い換えると、読出し命令数に関係して決定されているとみることができる。　
　従って、データバッファ手段の各組の数を前記読出しデータバッファ手段から前記データバスに出力され終わるまでの期間に前記メモリ装置に入力する可能性のある読出し命令の数以上とすることは容易に想到されることである。
　
５．　むすび
　以上のとおり、本願発明は、引用文献１に記載された発明及び引用文献２に記載された技術事項に基いて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　よって、結論のとおり審決する。