【事件の表示】
　特願２０１３−２５９０６４「半導体装置」拒絶査定不服審判事件〔平成２７年　６月２２日出願公開，特開２０１５−１１５５８２，請求項の数（２）〕について，次のとおり審決する。
【結　論】
　原査定を取り消す。
　本願の発明は，特許すべきものとする。
【理　由】
第１　手続の経緯
　本願は，平成２５年１２月１６日の出願であって，その手続の経緯は以下のとおりである。
平成２９年　７月２７日付け　拒絶理由通知書
平成２９年　９月２９日　　　意見書・手続補正書の提出
平成２９年１２月　４日付け　拒絶査定（以下，「原査定」という。）
平成３０年　３月１２日　　　審判請求書・手続補正書の提出
平成３１年　１月　７日付け　拒絶理由（以下，「当審拒絶理由」という。）通知書
平成３１年　３月　８日　　　意見書・手続補正書の提出
第２　本願発明
　本願請求項１，２に係る発明（以下，それぞれ「本願発明１」，「本願発明２」という。）は，平成３１年３月８日付けの手続補正で補正された特許請求の範囲の請求項１，２に記載された事項により特定される発明であり，本願発明１，本願発明２は以下のとおりの発明である。
「　　【請求項１】
　基板の上方に形成された第１窒化物半導体層と，
　前記第１窒化物半導体層上に形成された第２窒化物半導体層と，
　前記第２窒化物半導体層上に形成された第３窒化物半導体層と，
　前記第３窒化物半導体層上に形成された第４窒化物半導体層と，
　前記第４窒化物半導体層を貫通し，前記第３窒化物半導体層の途中まで到達する溝と，
　前記溝内にゲート絶縁膜を介して配置されたゲート電極と，
　前記ゲート電極の両側の前記第４窒化物半導体層の上方にそれぞれ形成された第１電極および第２電極と，
　前記第１電極と第１窒化物半導体層との間を接続する接続部と，
を有し，
　前記第３窒化物半導体層の電子親和力は，前記第２窒化物半導体層の電子親和力より大きく，
　前記第４窒化物半導体層の電子親和力は，前記第２窒化物半導体層の電子親和力より小さく，
　前記第１窒化物半導体層は，ｐ型の不純物を含有し，活性化した前記ｐ型の不純物濃度は，５×１０１６ｃｍ−３以上で，かつ，１×１０１７ｃｍ−３未満である，半導体装置。
　　【請求項２】
　請求項１記載の半導体装置において，
　前記ｐ型の不純物濃度は，０．５×１０１７ｃｍ−３以下である，半導体装置。」
第３　引用文献及び引用発明
　１　引用文献１について
　原査定及び当審拒絶理由通知の拒絶の理由に引用された引用文献１（特開２０１３−１２５９１３号公報）には，図面とともに次の事項が記載されている。（下線は，当審で付加した。以下同じ。）
「【技術分野】
【０００１】
　本発明は，半導体装置に関する。
【背景技術】
【０００２】
　ｐ−ＧａＮ層上に，ｎ−−ＡｌＧａＮ層，絶縁層及びゲート電極が順に形成され，ゲート電極の両側にソース電極及びドレイン電極が形成された，窒化ガリウム系半導体のＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor)が知られている（特許文献１参照）。
　特許文献１　特開２００４−２６０１４０号公報」
「【００２４】
　リセス部１２４が，ソース電極１１６とドレイン電極１１８との間の一部であって，ゲート電極１２０の下側の領域の少なくとも一部に形成される。リセス部１２４において，電子供給層１１２が除去される。リセス部１２４では電子供給層１１２が除去されているので，リセス部１２４の下側のチャネル層１１０には，２ＤＥＧ１２２が形成されない。
リセス部１２４においてチャネル層１１０の一部が厚さ方向に除去されて，リセス部１２４におけるチャネル層１１０の厚さが，他の領域のチャネル層１１０より薄くてもよい。
【００２５】
　絶縁層１１４は，ソース電極１１６とドレイン電極１１８との間の領域で電子供給層１１２上に形成される。リセス部１２４において，絶縁層１１４はチャネル層１１０に接する。すなわち，リセス部１２４において，絶縁層１１４は電子供給層１１２の側面，及び，チャネル層１１０上に形成される。絶縁層１１４は例えばＳｉＯ２で形成される。
【００２６】
　
ゲート電極１２０は，ソース電極１１６とドレイン電極１１８との間で，絶縁層１１４上に導電性の材料で形成される。
　２　引用文献２について
　原査定の拒絶の理由に引用された引用文献２（特開２００９−０２６９７５号公報）には，図面とともに次の事項が記載されている。
「【技術分野】
【０００１】
　本発明は，半導体装置に関し，特に特に窒化物半導体のヘテロ接合構造を用いた半導体装置に関する。」
「【００２４】
　［第２の実施形態］
　図２は，本発明の第２の実施形態に係る半導体装置の要部断面を示す模式図である。
【００２５】
　導電性基板（例えばｎ型シリコン基板）２の主面上には，バッファ層（例えばＡｌＮ／ＡｌＧａＮからなる）１３が設けられている。基板２の主面の反対側の面には裏面電極１が設けられている。
【００２６】
　バッファ層１３の上にはｎ型ＧａＮ層１４が設けられ，ｎ型ＧａＮ層１４の上にはバリア層１５が設けられている。バリア層１５の上には，チャネル層１６と電子供給層１７とのヘテロ接合構造が設けられている。
【００２７】
　バリア層１５は，ＩｎＸＡｌＹＧａ１−Ｘ−ＹＮからなり，ここでＩｎの組成比Ｘ，Ａｌの組成比Ｙは，４．６６Ｘ≦Ｙ≦４．６６Ｘ＋０．４１およびＸ＋Ｙ≦１を満足する。具体的には，本実施形態では，Ｉｎ０．１Ａｌ０．８Ｇａ０．１Ｎをバリア層１５として用いている。
【００２８】
　チャネル層１６は，例えば不純物が添加されていないノンドープのＧａＮからなり，電子供給層１７は，チャネル層６のＧａＮよりもバンドギャップが大きい例えばｎ型のＡｌ０．２５Ｇａ０．７５Ｎからなる。」
　３　引用文献３について
　原査定の拒絶の理由に引用された引用文献３（特開２００６−１９６８６９号公報）には，図面とともに次の事項が記載されている。
「【技術分野】
【０００１】
　本発明は，半導体装置及びその製造方法に関し，特に，III-Ｖ族窒化物半導体を用いた複数の高出力素子を含む半導体装置及びその製造方法に関する。」
「【００３１】
　（第１の実施形態）
　本発明の第１の実施形態について図面を参照しながら説明する。
【００３２】
　図１（ａ）及び図１（ｂ）は本発明の第１の実施形態に係る半導体装置であって，２つの高出力ＨＦＥＴを集積化した半導体装置を示し，（ａ）は平面構成を示し，（ｂ）は（ａ）のＩｂ−Ｉｂ線における断面構成を示している。
【００３３】
　図１（ｂ）に示すように，例えば，ｎ型シリコン（Ｓｉ）からなる半導体基板１１の上部には，それぞれ導電型がｐ型の第１の極性反転領域１２Ａ及び第２の極性反転領域１２Ｂが互いに間隔をおいて形成されている。各極性反転領域１２Ａ，１２Ｂの底面及び側面は，それぞれ各極性反転領域１２Ａ，１２Ｂよりもｐ型の不純物濃度が低いｐ型低濃度不純物領域１３により覆われている。このｐ型低濃度不純物領域１３を設けることにより，半導体装置に高電圧を印加した際には，より広い空乏層が半導体基板１１中に広がるため，極性反転領域のみの場合と比べて耐圧が２０％程度向上する。
【００３４】
　図１（ａ）及び図１（ｂ）に示すように，半導体基板１１の主面上には，それぞれが複数のIII-Ｖ族窒化物半導体が積層されてなる第１の活性層１４Ａ及び第２の活性層１４Ｂが，第１の極性反転領域１２Ａ及び第２の極性反転領域１２Ｂの上にそれぞれ形成されている。
【００３５】
　ここで，図２に第１の活性層１４Ａ及び第２の活性層１４Ｂの詳細構成を示す。各活性層１４Ａ，１４Ｂは，基板側から順次エピタキシャル成長した，厚さが約５０ｎｍの窒化アルミニウム（ＡｌＮ）からなる初期バッファ層１４１と，それぞれの厚さが２５ｎｍの窒化ガリウム（ＧａＮ）層１４２と窒化アルミニウム（ＡｌＮ）層１４３とを交互に１５層ずつ積層されてなる超格子層と，厚さが１μｍのチャネル層１４４とを含む。ここでは，超格子層がＧａＮ系材料に固有の高い耐圧を保証している。
【００３６】
　図１（ａ）及び図１（ｂ）に示すように，第１の活性層１４Ａの上には，第１のゲート電極１５Ａとその両側に間隔をおいて第１のソース電極１６Ａ及び第１のドレイン電極１７Ａとが形成されており，第２の活性層１４Ｂの上には，第２のゲート電極１５Ｂとその両側に間隔をおいて第２のソース電極１６Ｂ及び第２のドレイン電極１７Ｂとが形成されている。このように，半導体基板１１上には，第１の活性層１４Ａを含む第１のＨＦＥＴ１０Ａと，第２の活性層１４Ｂを含む第２のＨＦＥＴ１０Ｂとが構成されている。ここでは，第１のＨＦＥＴ１０Ａの第１のドレイン電極１７Ａと，第２のＨＦＥＴ１０Ｂの第２のドレイン電極１７Ｂとは，互いに隣接して形成されている。
【００３７】
　各ＨＦＥＴ１０Ａ，１０Ｂの周囲には，これらを互いに絶縁する絶縁性の素子分離領域１８が形成されている。素子分離領域１８の底部は，第１の活性層１４Ａ及び第２の活性層１４Ｂの底部と同等の深さにまで達しており，各ＨＦＥＴ１０Ａ，１０Ｂは半導体基板１１中においても，良好な素子分離特性を示す。
【００３８】
　素子分離領域１８の上には各ＨＦＥＴ１０Ａ，１０Ｂを含む全面にわたって，例えば膜厚が３００ｎｍの窒化シリコン（Ｓｉ3Ｎ4）からなる層間絶縁膜２０が形成されている。層間絶縁膜２０における第１のソース電極１６Ａ側の領域には，層間絶縁膜２０及び素子分離領域１８を貫通して半導体基板１１と接続される第１のコンタクト２１Ａが形成されている。また，層間絶縁膜２０における第２のソース電極１６Ｂ側の領域には，層間絶縁膜２０及び素子分離領域１８を貫通して半導体基板１１と接続される第２のコンタクト２１Ｂが形成されている。
【００３９】
　層間絶縁膜２０の上には，第１のコンタクト２１Ａと第１のソース電極１６Ａとを接続する配線２２，第１のドレイン電極１７Ａと第２のゲート電極１５Ｂとを接続する配線２２及び第２のコンタクト２１Ｂと第２のソース電極１６Ｂとを接続する配線２２等がそれぞれ形成されている。
【００４０】
　図３に本発明の第１の実施形態に係る半導体装置と従来の半導体装置における素子間のリーク電流の比較を示す。本発明に係る半導体装置は，３００Ｖ以上の高電圧を印加した時点において，リーク電流が従来の半導体装置と比べて２桁以上も小さく，高耐圧化が実現されていることが分かる。」
　４　引用文献５について
　原査定の拒絶の理由に引用された引用文献５（特開２０１３−２３５８７３号公報）には，図面とともに次の事項が記載されている。
「【技術分野】
【０００１】
　本発明は，半導体装置およびその製造技術に関し，例えば，窒化物半導体を使用したトランジスタを含む半導体装置およびその製造技術に適用して有効な技術に関する。」
「【００１９】
　次に，離間したソース電極ＳＥとドレイン電極ＤＥに挟まれる電子供給層ＥＳ上には，例えば，ｐ型窒化ガリウム（ｐ−ＧａＮ）からなるｐ型キャップ層ＣＡＰが形成され，このｐ型キャップ層ＣＡＰ上にゲート電極ＧＥが形成されている。」
「【００２１】
　ここで，図１に示す高電子移動度トランジスタでは，ｐ型キャップ層ＣＡＰがゲート電極ＧＥの下に形成されているため，閾値電圧を正，つまりノーマリオフ型デバイスにすることができる。ここで，このｐ型キャップ層ＣＡＰが無く電子供給層ＥＳの上に直接接してゲート電極ＧＥが形成された場合，閾値電圧が負，つまりノーマリオン型デバイスになってしまう。電力制御用トランジスタでは，ノーマリオフ型デバイスであることが要求されているため，ｐ型キャップ層ＣＡＰがゲート電極ＧＥの下に形成された図１の構造が提案されている。」
　５　引用文献６について
　原査定の拒絶の理由に引用された引用文献６（特開２０１３−１５７４０７号公報）には，図面とともに次の事項が記載されている。
「【技術分野】
【０００１】
　本発明は，化合物半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
　近年，窒化物系化合物半導体の高い飽和電子速度及び広いバンドギャップ等の特徴を利用した，高耐圧・高出力の化合物半導体装置の開発が活発に行われている。例えば，高電子移動度トランジスタ（ＨＥＭＴ：high electron mobility transistor）等の電界効果トランジスタの開発が行われている。その中でも，特にＧａＮ層を電子走行層（チャネル層），ＡｌＧａＮ層を電子供給層として含むＧａＮ系ＨＥＭＴが注目されている。このようなＧａＮ系ＨＥＭＴでは，ＡｌＧａＮとＧａＮとの格子定数の差に起因する歪みがＡｌＧａＮ層に生じ，この歪みに伴ってピエゾ分極が生じ，高濃度の二次元電子ガスがＡｌＧａＮ層下のＧａＮ層の上面近傍に発生する。このため，高い出力が得られるのである。」
「【００１７】
　更に，本実施形態では，ゲート電極１０８ｇにＭＩＳ形成部１１８が含まれているため，高い閾値電圧を得ることができる。この効果について，第１の参考例を参照しながら説明する。図２（ａ）は，第１の参考例のＧａＮ系ＨＥＭＴを示す断面図であり，図２（ｂ）は，第１の参考例のゲート電圧（Ｖｇ）とドレイン電流（Ｉｄ）との関係を示すグラフである。この第１の参考例は，本願発明者らが作製したものであり，電子供給層１０４として，Ａｌ組成が２０％，厚さが２０ｎｍのＡｌＧａＮ層を用い，２ＤＥＧ抑制層１０５として，Ｍｇが４×１０19ｃｍ-3のドーズ量でドーピングされ，厚さが約８０ｎｍのｐ型ＧａＮ層を用いた。そして，この第１の参考例のＶｇ−Ｉｄ特性を，ドレイン電圧を１Ｖとして測定したところ，図２（ｂ）に示す結果が得られた。つまり，ドレイン電流（Ｉｄ）が１×１０-6Ａであるゲート電圧（Ｖｇ）を閾値電圧と定義すると，第１の参考例の閾値電圧は＋０．５Ｖであった。駆動電流は２．７×１０-2Ａであった。
【００１８】
　図３は，第１の実施形態のゲート電圧（Ｖｇ）とドレイン電流（Ｉｄ）との関係を示すグラフである。本願発明者らが第１の実施形態に倣ってＧａＮ系ＨＥＭＴを作製し，そのＶｇ−Ｉｄ特性を，ドレイン電圧を１Ｖとして測定したところ，図３に示す結果が得られた。このＧａＮ系ＨＥＭＴでは，第１の参考例と同様に，電子供給層１０４として，Ａｌ組成が２０％，厚さが２０ｎｍのＡｌＧａＮ層を用い，２ＤＥＧ抑制層１０５として，Ｍｇが４×１０19ｃｍ-3のドーズ量でドーピングされ，厚さが約８０ｎｍのｐ型ＧａＮ層を用いた。ドレイン電流（Ｉｄ）が１×１０-6Ａであるゲート電圧（Ｖｇ）を閾値電圧と定義すると，閾値電圧は＋１．５Ｖであった。つまり，第１の参考例よりも大幅に高い閾値電圧を得ることができた。」
　６　引用文献７について
（１）引用文献７の記載
　当審拒絶理由通知の拒絶の理由に引用された引用文献７（特開２００８−２５８４１９号公報）には，図面とともに次の事項が記載されている。
「【技術分野】
【０００１】
　本発明は，窒化物半導体素子に関し，特に，横形の電力用窒化物半導体素子に関する。
【背景技術】
【０００２】
　窒化ガリウム（ＧａＮ）はシリコン（Ｓｉ）に比べてバンドギャップが大きいため，ＧａＮを用いた半導体素子はＳｉを用いた半導体素子よりも臨界電界が高く，小型で高耐圧な素子を実現しやすい。このため，ＧａＮを用いて電力制御用の半導体素子を作製すれば，オン抵抗が低く，損失が小さい素子を実現できる。特に，ＡｌＧａＮ／ＧａＮヘテロ構造を用いた電界効果トランジスタ（ＨＦＥＴ：Heterostructure Field-Effect Transistor）は，単純な素子構造で良好な特性を期待できる。このようなＨＦＥＴにおいては，ＧａＮ層上にＡｌＧａＮ層が形成され，その上にソース電極，ゲート電極及びドレイン電極が形成されている。そして，ＧａＮ層内におけるＡｌＧａＮ層との界面付近に発生した二次元電子ガス（２ＤＥＧ）をキャリアとして，ドレイン電極とソース電極との間に電流を流すことができる（例えば，特許文献１及び２参照。）。
【０００３】
　しかしながら，従来のＨＦＥＴには以下に示すような問題点がある。すなわち，通常，大口径のＧａＮ基板を作製することは困難であるため，炭化シリコン（ＳｉＣ）からなるＳｉＣ基板上にＧａＮ層及びＡｌＧａＮ層を結晶成長させることにより，ＡｌＧａＮ／ＧａＮヘテロ構造を実現し，ＨＦＥＴを作製している。この場合，ＳｉＣ基板の格子定数とＡｌＧａＮ層及びＧａＮ層の格子定数とは比較的近いものの，完全には一致していないため，ＳｉＣ基板上にＡｌＧａＮ／ＧａＮのエピタキシャル層を成長させることは可能であるが，ＳｉＣ基板とＧａＮ層との界面には多くの欠陥が生じてしまう。これにより，ＳｉＣ基板とＡｌＧａＮ／ＧａＮへテロ構造との間のバンド不連続が消滅し，ＡｌＧａＮ層上に形成された電極とＳｉＣ基板との間に電圧が印加されると，縦方向にリーク電流が流れてしまう。」
「【００１０】
（第１の実施形態）
　図１は本発明の第１の実施形態に係るＧａＮ−ＨＦＥＴの構成を模式的に示す断面図である。
　本実施形態に係る窒化物半導体素子は，ＡｌＧａＮ／ＧａＮへテロ構造を利用した横型のＨＦＥＴ（以下，「ＧａＮ−ＨＦＥＴ」という）であり，例えば，高電圧電流の出力制御に用いられるものである。
【００１１】
　
図１に示すように，本実施形態に係るＧａＮ−ＨＦＥＴにおいては，導電性を有し，導電型がｎ型である炭化シリコン（ＳｉＣ）からなるｎ
＋
型ＳｉＣ基板１が設けられている。ｎ
＋
型ＳｉＣ基板１の厚さは，例えば，１００μｍ程度である。また，ｎ
＋
型ＳｉＣ基板１上には，Ａｌ
ｘ
Ｇａ
１−ｘ
Ｎ（０＜ｘ≦１），例えば，ＡｌＮからなるＡｌＮバッファー層２が設けられている。ＡｌＮバッファー層２上には，ｐ型のＡｌ
ｙ
Ｇａ
１−ｙ
Ｎ（０≦ｙ＜１），例えば，ｐ型のＧａＮからなるｐ型ＧａＮ層３が設けられている。ｐ型ＧａＮ層３のシート濃度は，高電圧が印加されてもポテンシャルバリアが消失しないように，完全に空乏化されない程度のシート濃度となっており，例えば，ｐ型ＧａＮ層３における活性化している不純物濃度とｐ型ＧａＮ層３の厚さとの積は，１×１０
１３
ｃｍ
−２
程度である。
【００１２】
　更に，ｐ型ＧａＮ層３上には，アンドープのＡｌ
ｚ
Ｇａ
１−ｚ
Ｎ（０≦ｚ＜１），例えば，アンドープのＧａＮからなるアンドープＧａＮ層４が設けられている。アンドープＧａＮ層４上には，アンドープ又はｎ型のＡｌ
ｕ
Ｇａ
１−ｕ
Ｎ（０＜ｕ≦１，ｚ＜ｕ），例えば，アンドープのＡｌＧａＮからなるＡｌＧａＮ層５が設けられている。ＡｌＮバッファー層２，ｐ型ＧａＮ層３，アンドープＧａＮ層４及びＡｌＧａＮ層５の合計の厚さは，例えば数μｍ程度である。
【００１３】
　更にまた，ＡｌＧａＮ層５上には，ソース電極６及びドレイン電極７が相互に離隔して設けられており，ソース電極６とドレイン電極７との間には，ゲート電極８が設けられている。そして，ソース電極６の直下には，ＡｌＧａＮ層５の上面から，ＡｌＧａＮ層５，アンドープＧａＮ層４，ｐ型ＧａＮ層３及びＡｌＮバッファー層２を貫通し，ｎ
＋
型ＳｉＣ基板１まで到達するようなトレンチ溝が形成されており，ソース電極６はこのトレンチ溝を埋め込むように下方に延出している。これにより，ｎ
＋
型ＳｉＣ基板１，ＡｌＮバッファー層２，ｐ型ＧａＮ層３，アンドープＧａＮ層４及びＡｌＧａＮ層５は，ソース電極６に接続されている。また，アンドープＧａＮ層４におけるＡｌＧａＮ層５との界面近傍（以下，「ＡｌＧａＮ／ＧａＮへテロ界面」ともいう）には，二次元電子ガス（２ＤＥＧ）が発生するが，ドレイン電極７は，この２ＤＥＧにオーミック接続されている。更に，ゲート電極８は，ＡｌＧａＮ層５との間でショットキー接合を形成している。
【００１４】
　次に，本実施形態の作用効果について説明する。
　本実施形態に係るＧａＮ−ＨＦＥＴにおいては，ソース電極６とドレイン電極７との間に電圧を印加することにより，ＡｌＧａＮ／ＧａＮへテロ界面に発生した２ＤＥＧをキャリアとして，ソース電極６とドレイン電極７との間に電流を流すことができる。また，ゲート電極８に負電位を印加することにより，ＡｌＧａＮ／ＧａＮへテロ界面におけるゲート電極８の直下域に空乏層を形成し，電流を遮断することができる。
【００１５】
　そして，本実施形態に係るＧａＮ−ＨＦＥＴにおいては，ｎ型不純物が高濃度に導入されており導電性が高いｎ＋型ＳｉＣ基板１が設けられており，このｎ＋型ＳｉＣ基板１はソース電極６に接続されている。これにより，ｎ＋型ＳｉＣ基板１にはソース電極６を介して一定の電位，例えば，接地電位が印加される。この結果，ｎ＋型ＳｉＣ基板１がフィールドプレート電極として機能し，ゲート電極８の端部における電界の集中を防止する。これにより，集中した電界により電子が加速されて結晶欠陥などにトラップされ，電流コラプスを発生させて，オン抵抗を増加させることを防止できる。これにより，低オン抵抗を維持できる。
【００１６】
　また，本実施形態に係るＧａＮ−ＨＦＥＴにおいては，ＡｌＮバッファー層２とアンドープＧａＮ層４との間にｐ型ＧａＮ層３が設けられているため，ｎ＋型ＳｉＣ基板１とｐ型ＧａＮ層３との間にポテンシャルバリアが形成される。これにより，基板として導電性が高いｎ＋型ＳｉＣ基板１を使用しても，ｎ＋型ＳｉＣ基板１とドレイン電極７との間のリーク電流を抑制することができる。
【００１７】
　更に，仮に，加速された電子がｐ型ＧａＮ層３を突き抜けてｎ＋型ＳｉＣ基板１内に進入しても，ｎ＋型ＳｉＣ基板１内には元々高濃度の電子が存在しているため，進入した電子による電荷量の増加は無視することができる。また，電子はｎ＋型ＳｉＣ基板１の多数キャリアであるため，ソース電極６を介して速やかに排出され，蓄積されることがない。これにより，蓄積キャリアに起因してオン抵抗が増加することがなく，低いオン抵抗を維持することができる。
【００１８】
　更にまた，本実施形態においては，ｐ型ＧａＮ層３がソース電極６に接続されているため，ｐ型ＧａＮ層３の電位が変動することがない。これにより，ｎ＋型ＳｉＣ基板１，ｐ型ＧａＮ層３及びアンドープＧａＮ層４からなる寄生バイポーラトランジスタが動作することがなく，この寄生バイポーラトランジスタによる通電によって素子（ＧａＮ−ＨＦＥＴ）が破壊されることがない。また，ｐ型ＧａＮ層３に一定の電位が印加されることにより，ｐ型ＧａＮ層３によるフィールドプレート（ＦＰ）効果も得られる。これにより，電流コラプスによるオン抵抗の増加をより効果的に抑制できる。
　このように，本実施形態によれば，リーク電流が小さく，オン抵抗が低い窒化物半導体素子を実現することができる。
【００１９】
　これに対して，従来のＧａＮ−ＨＦＥＴにおいては，ｐ型ＧａＮ層３が設けられていないため，ｎ＋型ＳｉＣ基板１とドレイン電極７との間にポテンシャルバリアが形成されない。このため，導電性が高いｎ＋型ＳｉＣ基板１を設け，このｎ＋型ＳｉＣ基板１とドレイン電極７との間に高電圧を印加すると，ｎ＋型ＳｉＣ基板１からドレイン電極７に向けて電子が流れ，大きなリーク電流が生じてしまう。
【００２０】
　また，仮にｐ型ＧａＮ層３が設けられていても，ソース電極６に接続されていないと，ｐ型ＧａＮ層３がフローティング状態となり，空乏化や電子の蓄積などによって電位が変動する。これにより，上述のｎ＋型ＳｉＣ基板１，ｐ型ＧａＮ層３及びアンドープＧａＮ層４からなる寄生バイポーラトランジスタが動作し，電流が集中的に流れ，素子が破壊されてしまう。
【００２１】
　更に，上述の電流集中を防止しようとして，基板として低濃度基板又はｐ型基板を使用すると，この基板中又はこの基板とＡｌＮバッファー層２との界面に電子が蓄積されてしまい，この蓄積された電子により，２ＤＥＧが空乏化されてしまう。この結果，結晶欠陥などに電子がトラップされた場合と同様に，オン抵抗が増加してしまう。
【００２２】
　
なお，本実施形態に係るＧａＮ−ＨＦＥＴにおいては，ソース電極６とドレイン電極７との間に，ｐ型ＧａＮ層３，アンドープＧａＮ層４及びＡｌＧａＮ層５からなるダイオードが形成されている。そして，アンドープＧａＮ層４の厚さをゲート電極８とドレイン電極７との間の距離よりも小さくすれば，このダイオードの耐圧が素子の耐圧となる。
【００２３】
　また，本実施形態においては，ｐ型ＧａＮ層３がソース電極６に接続されているため，基板として絶縁性基板を使用しても，ｐ型ＧａＮ層３によって裏面側からのＦＰ効果はある程度得られる。しかしながら，基板として絶縁性基板を使用すると，上述の如く，基板内又は基板とＡｌＮバッファー層２との界面に蓄積された電子によってオン抵抗が増大してしまう。また，通常，絶縁性ＳｉＣ基板はｎ＋型ＳｉＣ基板と比較して作製コストが高い。これに対して，ｎ＋型ＳｉＣ基板は，欠陥が少なく大口径の基板を低コストで作製することができる。このため，本実施形態に係るＧａＮ−ＨＦＥＴの基板には，ｎ＋型ＳｉＣ基板を使用することが好ましい。」
（２）引用発明
　前記（１）より，図１に示される（第１の実施形態）に係るＧａＮ−ＨＦＥＴについての記載を参酌してまとめると，引用文献７には，ＧａＮ−ＨＦＥＴとして，以下の発明（以下，「引用発明」という。）が記載されていると認められる。
「　ｎ＋型ＳｉＣ基板１上には，ＡｌＮバッファー層２が設けられており，
ＡｌＮバッファー層２上には，ｐ型ＧａＮ層３が設けられており，
ｐ型ＧａＮ層３のシート濃度は，高電圧が印加されてもポテンシャルバリアが消失しないように，完全に空乏化されない程度のシート濃度となっており，ｐ型ＧａＮ層３における活性化している不純物濃度とｐ型ＧａＮ層３の厚さとの積は，１×１０１３ｃｍ−２程度であり，
　ｐ型ＧａＮ層３上には，アンドープＧａＮ層４が設けられており，
　アンドープＧａＮ層４上には，ＡｌＧａＮ層５が設けられており，
　ＡｌＧａＮ層５上には，ソース電極６及びドレイン電極７が相互に離隔して設けられており，ソース電極６とドレイン電極７との間には，ゲート電極８が設けられており，
　ソース電極６の直下には，ＡｌＧａＮ層５の上面から，ＡｌＧａＮ層５，アンドープＧａＮ層４，ｐ型ＧａＮ層３及びＡｌＮバッファー層２を貫通し，ｎ＋型ＳｉＣ基板１まで到達するようなトレンチ溝が形成されており，ソース電極６はこのトレンチ溝を埋め込むように下方に延出しており，これにより，ｎ＋型ＳｉＣ基板１，ＡｌＮバッファー層２，ｐ型ＧａＮ層３，アンドープＧａＮ層４及びＡｌＧａＮ層５は，ソース電極６に接続されており，
　アンドープＧａＮ層４におけるＡｌＧａＮ層５との界面近傍（以下，「ＡｌＧａＮ／ＧａＮへテロ界面」ともいう）には，二次元電子ガス（２ＤＥＧ）が発生するが，ドレイン電極７は，この２ＤＥＧにオーミック接続されており，
　ゲート電極８は，ＡｌＧａＮ層５との間でショットキー接合を形成している
　ＧａＮ−ＨＦＥＴ。」
　７　引用文献８について
　当審拒絶理由通知の拒絶の理由に引用された引用文献８（特開２００８−２８８４７４号公報）には，図面とともに次の事項が記載されている。
「【技術分野】
【０００１】
　本発明は，ヘテロ接合電界効果トランジスタのピンチオフ特性の向上技術に関し，特にＡｌＧａＮ／ＧａＮ／ＡｌＧａＮダブルへテロ接合電界効果トランジスタに関する。」
「【０００４】
　ＡｌＧａＮ／ＧａＮヘテロ接合ＦＥＴのさらなる高性能化のため，ダブルへテロ型のＡｌＧａＮ／ＧａＮヘテロ接合ＦＥＴが，特許文献１に提案されている。図１に，特許文献１において提案されたＦＥＴの断面構造を示す。図１を参照して，特許文献１に開示のダブルヘテロ接合ＦＥＴ２０（以下，「ＦＥＴ２０」と呼ぶ。）は，サファイアの絶縁性基板３０と，基板３０上に形成されたＧａＮからなるバッファ層３２と，バッファ層３２上に形成された，ＡｌＧａＮからなり，バッファ層３２からの距離に応じて組成が変化するように形成された組成傾斜層３４と，組成傾斜層３４上に形成されたＡｌＧａＮからなる第１バリア層３６と，第１バリア層３６上に形成されたＧａＮからなるチャネル層３８と，チャネル層３８上に形成されたＡｌＧａＮからなる第２バリア層４０と，第２バリア層４０上に形成されたＧａＮからなるキャップ層４２とを含む。さらに，ＦＥＴ２０は，キャップ層４２上に形成されたＴｉ／Ａｌからなるソース電極４４及びドレイン電極４６，並びにＮｉ／Ａｕからなるゲート電極４８を含む。
【０００５】
　特許文献１において提案されたＦＥＴ２０において，第１及び第２のＡｌＧａＮバリア層３６及び４０が，ＧａＮチャネル層３８の上下に配置されている。ＡｌＧａＮ／ＧａＮヘテロ接合が２つ存在することが，１つの場合に比べ，チャネル層３８に蓄積される二次元電子ガスの効果を増やしている。」
「【００３９】
　［第１の実施の形態］
　本発明の第１の実施の形態に係るＡｌＧａＮ／ＧａＮダブルヘテロ接合ＦＥＴにおいて，バッファ層は不純物としてＦｅを含む。このＦｅの存在は，バッファ層への電子の蓄積を抑制する。その結果，リーク電流の発生を抑制し，良好なピンチオフ特性を実現する。
【００４０】
　―構成―
　図３に，本発明の第１の実施の形態に係るＡｌＧａＮ／ＧａＮダブルヘテロ接合ＦＥＴ８０（以下単に「ＦＥＴ８０」と呼ぶ。）の断面構造図を示す。図３を参照して，ＦＥＴ８０は，ＳｉＣからなる絶縁性の基板９０と，基板９０の主表面上に形成された，不純物としてＦｅが導入された，ＧａＮからなるバッファ層９２とを含む。バッファ層９２は，ＡｌＧａＮ／ＧａＮダブルヘテロ接合層をその上に形成するために形成される。
【００４１】
　本実施の形態では，バッファ層９２は，不純物としてＦｅを１×１０１８ｃｍ-3〜５×１０１９ｃｍ-3含む。Ｆｅは，バッファ層９２内に生じるリーク電流を低減するためのものである。その効果は，図４を参照して後述する。
【００４２】
　ＦＥＴ８０は，さらに，バッファ層９２上に形成された，ＡｌＧａＮからなる第１バリア層９４と，第１バリア層９４上に形成された，ＧａＮからなるチャネル層９６と，チャネル層９６上に形成された，ＡｌＧａＮからなる第２バリア層９８と，第２バリア層９８上に形成され，ＧａＮからなるキャップ層１００と，キャップ層１００の上に形成され，金属からなるソース電極１０２，ドレイン電極１０４，及びゲート電極１０６とを含む。
【００４３】
　第１バリア層９４は，電子が基板側へリークしないようにするバリアとして機能する。第１バリア層９４は，さらに，チャネル層９６と接合することでチャネル層９６へ電子供与を行なう。
【００４４】
　チャネル層９６は，第１バリア層９４等から供与された電子を蓄積する機能と，ソース電極１０２及びドレイン電極１０４の間に電圧を印加することにより，電子を高速に流す機能とを持つ。
【００４５】
　第２バリア層９８は，チャネル層９６と接合することでチャネル層９６に電子供与を行なう。
【００４６】
　キャップ層１００は，チャネル層９６とソース電極１０２，ドレイン電極１０４，及びゲート電極１０６とがコンタクトを取りやすくなるように機能する。キャップ層１００は，さらに，第２バリア層９８の表面酸化を防ぐ。ソース電極１０２，ドレイン電極１０４，及びゲート電極１０６は，外部との電源及び電圧源と接続し出入力を行なうため設けられる。
【００４７】
　このうち，ソース電極１０２は図示しないアース又は外部の構造物へ接続され，ドレイン電極１０４は図示しない外部の電圧源と接続される。ドレイン電極１０４に正電圧を印加することで，ソース電極１０２からドレイン電極１０４への電子の流れを発生させ，ソース電極１０２は電子の供与源として，ドレイン電極１０４はＦＥＴ８０から電子を取り出す部分として機能する。ゲート電極１０６は図示しない電圧源と接続され，本ＦＥＴに電圧を印加することで，その動作を制御する。ソース電極１０２及びドレイン電極１０４は，ＧａＮキャップ層１００との界面においてオーミック接触をとるような材料からなる。ゲート電極１０６は，ＧａＮキャップ層１００との界面においてショットキー接触をとるような材料からなる。
【００４８】
　―動作―
　図３及び図４を参照して，本実施の形態に係るＦＥＴ８０は以下のように動作する。図３を参照して，図示しない外部電源により，ソース電極１０２−ドレイン電極１０４間に電圧を印加する。ドレイン電極１０４の方がソース電極１０２より高電位とする。この状態でソース電極１０２−ドレイン電極１０４間にチャネル層９６を介して電流が流れる。ここでゲート電極１０６より電圧を印加する。ゲート電極１０６への印加電圧を調整することにより，ゲート電極１０６直下のチャネル層９６のＥｃの様子を変化させる。これにより，ＦＥＴ８０内の動作を制御し，ソース電極１０２−ドレイン電極１０４間の電流のＯＮ−ＯＦＦを行なう。
【００４９】
　図４に，図３に示すＦＥＴ８０の断面構造のうち，Ｂ−Ｂ断面におけるＥｃの変化曲線１１０とＥｆの線１１２とを示す。図２に示す，特許文献１によるＦＥＴ２０のエネルギーバンド図と比較して，本実施の形態に係るＦＥＴ８０におけるＥｃの特徴を説明する。
【００５０】
　図４を参照して，第１バリア層９４からゲート電極１０６までのＥｃの変化の曲線１１０の様子は，図２に示す，第１バリア層３６からゲート電極４８までのＥｃの曲線６０と同様である。しかし，第１バリア層９４／バッファ層９２界面において，バッファ層９２のＥｃは図２に示すバッファ層３２のＥｃよりも高いレベルにある。これはバッファ層９２がＦｅを含むことにより，バッファ層９２のエネルギーバンド状態が変化し，Ｅｃが上昇するためである。さらにバッファ層９２のＥｃは，Ｅｆよりも高いレベルにある。このため，従来のＦＥＴ２０と異なり，本実施の形態に係るＦＥＴ８０では，この部位には二次元電子ガスが発生しない。
【００５１】
　本実施の形態に係るＡｌＧａＮ／ＧａＮダブルヘテロ接合ＦＥＴ８０において，前述したバッファ層９２に含まれるＦｅの効果により，リーク電流を低減し，良好なピンチオフ特性を得ることができる。
【実施例１】
【００５２】
　以下，第１の実施の形態に基づく実施例１について説明する。
【００５３】
　―ＦＥＴ８０の製造方法―
　
図３を参照して，ＦＥＴ８０を以下の方法により製造した。ＳｉＣ基板９０上に，濃度１×１０
１８
ｃｍ
-3
のＦｅを含む，厚さ２μｍのＧａＮからなるバッファ層９２を，バッファ層９２上に，厚さ５００ｎｍのアンドープＡｌ
0.05
Ｇａ
0.95
Ｎからなる第１バリア層９４を，第１バリア層９４上に，厚さ１０ｎｍのアンドープＧａＮからなるチャネル層９６を，チャネル層９６上に，厚さ３０ｎｍのアンドープＡｌ
0.3
Ｇａ
0.7
Ｎからなる第２バリア層９８を，第２バリア層９８上に，厚さ１ｎｍのアンドープＧａＮからなるキャップ層１００を，それぞれ，有機金属化学気相合成（Ｍｅｔａｌ  Ｏｒｇａｎｉｃ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ：ＭＯＣＶＤ法）により形成した。
第４　対比及び判断
　１　本願発明１と引用発明について
（１）本願発明１と引用発明との対比
　ア　引用発明の「ｎ＋型ＳｉＣ基板１」は，本願発明１の「基板」に相当する。
　イ　引用発明の「ｐ型ＧａＮ層３」は，本願発明１の「基板の上方に形成された第１窒化物半導体層」に相当する。
　ウ　引用発明の「アンドープＧａＮ層４」は，本願発明１の「第３窒化物半導体層」に相当する。
　エ　引用発明の「ＡｌＧａＮ層５」は，本願発明１の「前記第３窒化物半導体層上に形成された第４窒化物半導体層」に相当する。
　オ　引用発明の「ゲート電極８」は，本願発明１の「ゲート電極」に相当する。
　カ　引用発明の「ソース電極６」のＡｌＧａＮ層５上の部分，「ドレイン電極７」は，ＡｌＧａＮ層５上に相互に離隔して設けられており，ソース電極６とドレイン電極７との間には，ゲート電極８が設けられているから，本願発明１の「前記ゲート電極の両側の前記第４窒化物半導体層の上方にそれぞれ形成された第１電極」，「第２電極」にそれぞれ相当する。
　キ　引用発明の「ソース電極６」の「トレンチ溝を埋め込むように下方に延出して」いる部分は，ｐ型ＧａＮ層３に接続されており，本願発明１の「前記第１電極と第１窒化物半導体層との間を接続する接続部」に相当する。
　ク　引用発明の「ｐ型ＧａＮ層３」は，「ｐ型の不純物を含有し」ているといえる。
　ケ　引用発明の「ＧａＮ−ＨＦＥＴ」は，「半導体装置」といえる。
　コ　すると，本願発明１と引用発明とは，下記サの点で一致し，下記シの点で相違する。
　サ　一致点
「基板の上方に形成された第１窒化物半導体層と，
　第３窒化物半導体層と，
　前記第３窒化物半導体層上に形成された第４窒化物半導体層と，
　ゲート電極と，
　前記ゲート電極の両側の前記第４窒化物半導体層の上方にそれぞれ形成された第１電極および第２電極と，
　前記第１電極と第１窒化物半導体層との間を接続する接続部と，
を有し，
　前記第１窒化物半導体層は，ｐ型の不純物を含有する半導体装置。」
　シ　相違点
（ア）相違点１
　本願発明１は，「前記第１窒化物半導体層上に形成された第２窒化物半導体層」を有し，「第３窒化物半導体層」は，「前記第２窒化物半導体層上に形成」されているのに対し，引用発明は，ＡｌＧａＮ／ＧａＮへテロ界面を有するアンドープＧａＮ層４及びＡｌＧａＮ層５の積層構造である点。
（イ）相違点２
　本願発明１は，「前記第３窒化物半導体層の電子親和力は，前記第２窒化物半導体層の電子親和力より大きく，前記第４窒化物半導体層の電子親和力は，前記第２窒化物半導体層の電子親和力より小さ」い構造であるのに対し，引用発明は，ＡｌＧａＮ／ＧａＮへテロ界面を有するアンドープＧａＮ層４及びＡｌＧａＮ層５の積層構造である点。
（ウ）相違点３
　本願発明１は，「前記第４窒化物半導体層を貫通し，前記第３窒化物半導体層の途中まで到達する溝と，前記溝内にゲート絶縁膜を介して配置されたゲート電極」を有するのに対し，引用発明は，ＡｌＧａＮ層５上にゲート電極８を有する点。
（エ）相違点４
　本願発明１は，前記第１窒化物半導体層は，ｐ型の不純物を含有し，「活性化した前記ｐ型の不純物濃度は，５×１０１６ｃｍ−３以上で，かつ，１×１０１７ｃｍ−３未満」であるのに対し，引用発明は，ｐ型ＧａＮ層３の不純物濃度は明記されていない点。
（２）相違点についての判断
　相違点４について検討する。
　ア　引用文献７には，「ｐ型ＧａＮ層３のシート濃度は，高電圧が印加されてもポテンシャルバリアが消失しないように，完全に空乏化されない程度のシート濃度となっており，例えば，ｐ型ＧａＮ層３における活性化している不純物濃度とｐ型ＧａＮ層３の厚さとの積は，１×１０１３ｃｍ−２程度である。」（第３の６（１）【００１１】）の記載や，「なお，本実施形態に係るＧａＮ−ＨＦＥＴにおいては，ソース電極６とドレイン電極７との間に，ｐ型ＧａＮ層３，アンドープＧａＮ層４及びＡｌＧａＮ層５からなるダイオードが形成されている。そして，アンドープＧａＮ層４の厚さをゲート電極８とドレイン電極７との間の距離よりも小さくすれば，このダイオードの耐圧が素子の耐圧となる。」（第３の６（１）【００２２】）の記載はあるものの，「ｎ＋型ＳｉＣ基板１」と「ｐ型ＧａＮ層３」との間の電荷が変化することによるポテンシャルの変化の影響が「アンドープＧａＮ層４」にまでおよぶことは考慮していないから，引用発明の「ｐ型ＧａＮ層３」の不純物濃度を「５×１０１６ｃｍ−３以上で，かつ，１×１０１７ｃｍ−３未満」とすることは，当業者にとって容易であったとは言えない。
　また，引用文献１−３，５，６及び８には，相違点４に係る構成は記載されておらず，また，周知の構成であるとも言えないから，引用発明に引用文献１−３，５，６及び８に記載される事項を適用して，相違点４に係る構成とすることが，当業者にとって容易であったとはいえない。
　イ　そして，本願発明１は，相違点４に係る構成を備えることによって，「電荷の有無によって，チャネル層ＣＨの伝導帯のエネルギーが変化していない。このように，電位固定層より表面側の半導体層（ＣＨ，ＵＣ）のバンドエネルギーの変化を抑制することができる。その結果，閾値電位やオン抵抗などの半導体素子の特性変動を抑制することができる。」（本願明細書【０１１９】）という格別の効果を奏すると認められる。
　２　本願発明２について
　本願発明２は，本願発明１の発明特定事項をすべて含むものであるから，本願発明１と同じ理由により，当業者であっても，引用文献１−３，５−８に記載された発明に基づいて容易に発明できたものとはいえない。
第５　原査定の概要及び原査定についての判断
　特許法第２９条第２項について
　上記第４で判断したように，引用文献１−３，５，６には，相違点４に係る構成は記載されていないから，請求項１に記載された発明は，引用文献１−３，５，６に記載された発明に基づいて，当業者が容易に発明できたものではない。
　また，請求項２に記載された発明は，請求項１に記載された発明の発明特定事項をすべて含むものであるから，請求項２に記載された発明も，請求項１に記載された発明と同じ理由により，引用文献１−３，５，６に記載された発明に基づいて，当業者が容易に発明できたものではない。
　したがって，原査定の理由を維持することはできない。
第６　当審拒絶理由について
　特許法第２９条第２項について
　当審では，平成３０年３月１２日付け手続補正により補正された請求項１に記載された発明について，上記引用文献１，７，８に記載された発明に基づいて，当業者が容易に発明できたものであるから，特許法第２９条第２項の規定により特許を受けることができないというものである。
　しかしながら，平成３１年３月８日付け手続補正により補正された請求項１，２に記載された発明は，上記のとおり，引用文献１，７，８に記載された発明に基づいて，当業者が容易に発明できたものではない。
第７　むすび
　以上のとおり，本願発明１，２は，当業者が引用文献１−３，５−８に記載された発明に基づいて容易に発明をすることができたものではない。
　したがって，原査定の理由によっては，本願を拒絶することはできない。
　また，他に本願を拒絶すべき理由を発見しない。
　よって，結論のとおり審決する。