(57)【要約】【課題】低電力動作、高速動作が可能で、しかも小型化が容易で、出力段の増幅器のゲインを精度良く制御することが可能なＡＤ変換器および信号処理システムを提供する。【解決手段】入力した２つのアナログ信号との関係に応じた値のデジタルデータを生成し、２つのアナログ残差信号を第１の増幅器および第２の増幅器で、制御されるゲインをもって増幅して出力する複数のＡＤ変換ステージと、第１の増幅器および第２の増幅器の出力信号のモニター結果に応じて第１の増幅器および第２の増幅器のゲインを制御するゲイン制御部と、を有し、第１の増幅器および第２の増幅器は、オープンループの増幅器により形成され、ゲイン制御部は、少なくとも１つのＡＤ変換ステージにおける第１の増幅器および第２の増幅器の出力信号の振幅情報を取り出し、ステージから出力されるアナログ信号の振幅が、設定される設定振幅に収束するようにゲイン制御を行う。【選択図】図１
2012227774.tif 000002
【特許請求の範囲】
【請求項１】
入力した２つのアナログ信号との関係に応じた値のデジタルデータを生成し、２つのアナログ残差信号をそれぞれ第１の増幅器および第２の増幅器で、制御されるゲインをもって増幅して出力する縦続接続された複数のアナログデジタル（ＡＤ）変換ステージと、
上記第１の増幅器および上記第２の増幅器の出力信号をモニターし、当該モニター結果に応じて上記第１の増幅器および第２の増幅器のゲインを制御するゲイン制御部と、を有し、
上記第１の増幅器および第２の増幅器は、
オープンループの増幅器により形成され、
上記ゲイン制御部は、
少なくとも１つの上記ＡＤ変換ステージにおける上記第１の増幅器および第２の増幅器の出力信号の振幅情報を取り出し、ステージから出力されるアナログ信号の振幅が、設定される設定振幅に収束するようにゲイン制御を行う
アナログデジタル変換器。
【請求項２】
上記ゲイン制御部は、
上記第１の増幅器および第２の増幅器の出力信号の正相信号または逆相信号の差分を取り出し、当該差分情報と設定振幅情報と比較し、比較結果に応じてゲイン制御を行う
請求項１記載のアナログデジタル変換器。
【請求項３】
上記ゲイン制御部は、
上記第１の増幅器および第２の増幅器の出力信号の差動信号成分を取り出し、当該取り出した差動振幅の和を設定振幅情報と比較し、比較結果に応じてゲイン制御を行う
請求項１記載のアナログデジタル変換器。
【請求項４】
上記ゲイン制御部は、
上記第１の増幅器および第２の増幅器の出力信号の正相信号の差分と逆相信号の差分を取り出し、当該正相信号の差分と逆相信号の差分の平均と設定振幅情報と比較し、比較結果に応じてゲイン制御を行う
請求項１記載のアナログデジタル変換器。
【請求項５】
上記ゲイン制御部は、
全てのＡＤ変換ステージの上記第１の増幅器および上記第２の増幅器の出力信号をモニターして、当該モニター結果に応じて各出力段の上記第１の増幅器および第２の増幅器のゲインを制御する
請求項１記載のアナログデジタル変換器。
【請求項６】
上記ゲイン制御部は、
複数のステージ間隔で上記第１の増幅器および上記第２の増幅器の出力信号をモニターして、当該モニター結果に応じて出力段の上記第１の増幅器および第２の増幅器のゲインを制御する
請求項１記載のアナログデジタル変換器。
【請求項７】
２つのアナログ信号を生成して、それぞれ第３の増幅器および第３の増幅器で、制御されるゲインをもって増幅して初段の上記ＡＤ変換ステージに出力するアナログ信号生成ステージを有し、
上記ゲイン制御部は、
２段目以降の一つの上記ＡＤ変換ステージの第１の増幅器および第２の増幅器の出力をモニターして、上記アナログ信号生成ステージの上記第３の増幅器および上記第４の増幅器のゲインを制御する
請求項１記載のアナログデジタル変換器。
【請求項８】
上記各ＡＤ変換ステージは、
２つの第１の基準電圧および第２の基準電圧間の電圧値をとる電圧値と上記第２の基準電圧との差に応じた電圧値の第１のアナログ信号および上記第１のアナログ信号の電圧値と２つの上記第１の基準電圧および上記第２の基準電圧の差電圧との差に応じた電圧値の第２のアナログ信号を入力し、当該第１のアナログ信号の電圧値と上記第２のアナログ信号から生成した中間電圧値の少なくとも一つの第３のアナログ信号を生成し、上記第１のアナログ信号、上記第２のアナログ信号、および上記第３のアナログ信号を出力する信号生成部と、
上記第１のアナログ信号および上記第２のアナログ信号を入力し、当該第１のアナログ信号の電圧値と上記第２のアナログ信号の電圧値を比較し、当該比較結果に応じた値のデジタルデータを出力する比較部と、
上記第１の増幅器を含み、第１の残差信号を所定のゲインをもって増幅して出力する第１の出力部と、
上記第２の増幅器を含み、第２の残差信号を所定のゲインをもって増幅して出力する第２の出力部と、
上記比較部の比較結果に応じて上記信号生成部から出力される上記第１のアナログ信号、上記第２のアナログ信号、および上記第３のアナログ信号の上記第１の出力部および上記第２の出力部への入力を切り替える切替部と、を有し、
上記比較部は、
第１のアナログ信号の電圧値が上記第２のアナログ信号の電圧値より低い第１の比較結果を得た場合には第１のデジタルデータを、上記第１のアナログ信号の電圧値が上記第２のアナログ信号に電圧値より高い第２の比較結果を得た場合には第２のデジタルデータを出力し、
上記切替部は、
上記比較部において第１の比較結果が得られた場合、上記信号生成部から出力される上記第１のアナログ信号を上記第１の残差信号として上記第１の出力部に入力し、上記第３のアナログ信号を上記第２の残差信号として上記第２の出力部に入力し、
上記比較部において第２の比較結果が得られた場合、上記信号生成部から出力される上記第３のアナログ信号を上記第１の残差信号として上記第１の出力部に入力し、上記第２のアナログ信号を上記第２の残差信号として上記第２の出力部に入力する
請求項１記載のアナログデジタル変換器。
【請求項９】
上記複数のＡＤ変換ステージの各々は、
第１のアナログ信号を入力する第１のアナログ信号入力端子と、
第２のアナログ信号を入力する第２のアナログ信号入力端子と、
第１のアナログ信号出力端子と、
第２のアナログ信号出力端子と、
デジタルデータ出力端子と、を含み、
後段側となるＡＤ変換ステージの上記第１のアナログ信号入力端子は、前段側となるＡＤ変換ステージの上記第１のアナログ信号出力端子と接続されて、前段から出力される第１の残差信号を第１のアナログ信号として入力し、
後段側となるＡＤ変換ステージの上記第２のアナログ信号入力端子が前段側となるＡＤ変換ステージの上記第２のアナログ信号出力端子と接続されて、前段から出力される第２の残差信号を第２のアナログ信号として入力し、
１段目となるＡＤ変換ステージでは、
上記第１のアナログ信号入力端子は、上記基準電圧とフルレンジ電圧間の電圧値をとる第１のアナログ信号を入力し、
上記第２のアナログ信号入力端子は、上記第１のアナログ信号入力端子に入力する上記第１のアナログ信号の電圧値と上記フルレンジ電圧との差分に応じた電圧値の第２のアナログ信号を入力する
請求項８記載のアナログデジタル変換器。
【請求項１０】
少なくとも１段目の上記ＡＤ変換ステージは、
電圧Ｖｉｎの第１のアナログ信号（０＜Ｖｉｎ＜Ｖｒ)、および第１のアナログ信号の電圧Ｖｉｎからフルレンジ電圧Ｖｒを引いた電圧（Ｖｉｎ−Ｖｒ）の第２のアナログ信号を入力し、
上記比較部が２つのアナログ入力電圧|Ｖｉｎ|と|Ｖｉｎ−Ｖｒ|を比較し、第１のアナログ信号電圧が第２のアナログ信号電圧より低く|Ｖｉｎ|＜|Ｖｉｎ−Ｖｒ|でＶｉｎ＜Ｖｒ／２のとき、上記デジタルデータ出力端子からデジタルデータ０を出力し、上記第１および第２のアナログ信号出力端子から、それぞれ増幅率ＡでＡ倍したＡ×ＶｉｎとＡ×(Ｖｉｎ−Ｖｒ／２)を出力し、
第１のアナログ信号電圧が第２のアナログ信号電圧より高く|Ｖｉｎ|＞|Ｖｉｎ−Ｖｒ|でＶｉｎ＞Ｖｒ／２のとき、上記デジタルデータ出力端子からデジタルデータ１を出力し、上記第１および第２のアナログ信号出力端子から、それぞれ増幅率ＡでＡ倍したＡ×（Ｖｉｎ−Ｖｒ／２）と、Ａ×（Ｖｉｎ−Ｖｒ）を出力する
請求項８記載のアナログデジタル変換器。
【請求項１１】
２つの上記ＡＤ変換ステージが縦続接続され、
１段目の上記ＡＤ変換ステージは、
電圧Ｖｉｎの第１のアナログ信号（０＜Ｖｉｎ＜Ｖｒ)、および第１のアナログ信号の電圧Ｖｉｎからフルレンジ電圧Ｖｒを引いた電圧（Ｖｉｎ−Ｖｒ）の第２のアナログ信号を入力し、
上記各ＡＤ変換ステージは、
Ｖｉｎ＜Ｖｒ／４の場合、２つの上記デジタルデータ出力端子からデジタルデータ００を出力し、
Ｖｒ／４＜Ｖｉｎ＜Ｖｒ／２の場合、２つの上記デジタルデータ出力端子からデジタルデータ０１を出力し、
Ｖｒ／２＜Ｖｉｎ＜３Ｖｒ／４場合、２つの上記デジタルデータ出力端子からデジタルデータ１０を出力し、
３Ｖｒ／４＜Ｖｉｎ＜Ｖｒの場合、２つの上記デジタルデータ出力端子からデジタルデータ１１を出力し、
上記２段目の上記ＡＤ変換ステージは、
上記比較部の比較結果に応じて、上記第１および第２のアナログ信号出力端子から、
残差信号Ａ×ＶｉｎとＡ×（Ｖｉｎ−Ｖｒ／４）をＡ倍で増幅して出力し、または、
残差信号Ａ×（Ｖｉｎ−Ｖｒ／４）とＡ×（Ｖｉｎ−Ｖｒ／２)をＡ倍で増幅して出力し、または、
残差信号Ａ×（Ｖｉｎ−Ｖｒ／２）とＡ×(Ｖｉｎ−３Ｖｒ／４)をＡ倍で増幅して出力し、または、
残差信号Ａ×（Ｖｉｎ−３Ｖｒ／４）とＡ×（Ｖｉｎ−Ｖｒ）をＡ倍で増幅して出力する
請求項８記載のアナログデジタル変換器。
【請求項１２】
最終段の上記ＡＤ変換ステージの上記第１のアナログ信号出力端子および上記第２のアナログ信号出力端子から出力される残差信号を第１のアナログ信号および第２のアナログ信号として入力する最終段比較部をさらに有し、
上記最終段比較部は、
上記第１のアナログ信号および上記第２のアナログ信号を入力し、当該第１のアナログ信号の電圧値と上記第２のアナログ信号の電圧値を比較し、当該比較結果に応じた値のデジタルデータを出力する
請求項８記載のアナログデジタル変換器。
【請求項１３】
上記複数のＡＤ変換ステージは、
２つのアナログ入力信号のサンプリング、比較、および、アナログ信号出力、デジタルデータ出力の各タイミングをクロック信号に同期して制御し、
隣接するＡＤ変換ステージで入力されるクロック信号が逆相で供給されて、２つのアナログ入力信号のサンプリング、比較、および、アナログ信号出力、デジタルデータ出力をクロック信号に同期してパイプライン方式で処理する
請求項８記載のアナログデジタル変換器。
【請求項１４】
上記信号生成部は、
一端が上記第１のアナログ信号の入力ラインに接続され、他端が第１のアナログ信号を出力するための第１の出力ノードに接続された第１のキャパシタと、
一端が上記第２のアナログ信号の入力ラインに接続され、他端が第２のアナログ信号を出力するための第２の出力ノードに接続された第２のキャパシタと、
一端が上記第１のアナログ信号の入力ラインに接続され、他端が第３のアナログ信号を出力するための第３の出力ノードに接続された第３のキャパシタと、
一端が上記第２のアナログ信号の入力ラインに接続され、他端が第３のアナログ信号を出力するための第３の出力ノードに接続された第４のキャパシタと、
上記第１の出力ノードと固定電位との間に接続された第１のスイッチと、
上記第２の出力ノードと固定電位との間に接続された第２のスイッチと、
上記第３の出力ノードと固定電位との間に接続された第３のスイッチと、を少なくとも一つずつ含み、
上記第１のキャパシタは、
上記第１のスイッチが導通状態のときに入力信号をサンプリングし、非導通状態のときにサンプリングした電圧を上記第１の出力ノードから出力し、
上記第２のキャパシタは、
上記第２のスイッチが導通状態のときに入力信号をサンプリングし、非導通状態のときにサンプリングした電圧を上記第２の出力ノードから出力し、
上記第３のキャパシタおよび上記第４のキャパシタは、
上記第３のスイッチが導通状態のときに入力信号をサンプリングし、非導通状態のときにサンプリングした各電圧を出力し、当該各電圧が合成されて上記第３の出力ノードから出力される
請求項８記載のアナログデジタル変換器。
【請求項１５】
上記比較部は、
入力電圧と上記基準電圧とを比較する比較器と、
一端が上記第１のアナログ信号の入力ラインに接続され、他端が上記比較器の入力ノードに接続された第５のキャパシタと、
一端が上記第２のアナログ信号の入力ラインに接続され、他端が上記比較器の入力ノードに接続された第６のキャパシタと、
上記比較器の入力ノードと固定電位との間に接続された第４のスイッチと、を少なくとも一つずつ含み、
上記第５のキャパシタおよび上記第６のキャパシタは、
上記第４のスイッチが導通状態のときに入力信号をサンプリングし、非導通状態のときにサンプリングした各電圧を出力し、当該各電圧が合成されて上記比較器に入力される
請求項８記載のアナログデジタル変換器。
【請求項１６】
上記切替部は、
上記信号生成部の上記第１の出力ノードと上記第１の出力部に上記第１の残差信号を入力する第１の入力ノードとの間に接続された第５のスイッチと、
上記信号生成部の上記第２の出力ノードと上記第２の出力部に上記第２の残差信号を入力する第２の入力ノードとの間に接続された第６のスイッチと、
上記信号生成部の上記第３の出力ノードと上記第１の出力部に上記第１の残差信号を入力する第１の入力ノードとの間に接続された第７のスイッチと、
上記信号生成部の上記第３の出力ノードと上記第２の出力部に上記第２の残差信号を入力する第２の入力ノードとの間に接続された第８のスイッチと、を少なくとも一つずつ含み、
上記比較部において上記第１の比較結果が得られた場合には、上記第５のスイッチおよび上記第８のスイッチが導通状態に保持され、上記第６のスイッチおよび上記第７のスイッチが非導通状態に保持され、
上記比較部において上記第２の比較結果が得られた場合には、上記第５のスイッチおよび上記第８のスイッチが非導通状態に保持され、上記第６のスイッチおよび上記第７のスイッチが導通状態に保持される
請求項８記載のアナログデジタル変換器。
【請求項１７】
上記第１の出力部は、
上記第１の入力ノードと固定電位との間に接続された第９のスイッチと、
上記第１の入力ノードに入力する第１の残差信号を所定の増幅率をもって増幅する第１の増幅器と、を含み、
上記第２の出力部は、
上記第２の入力ノードと固定電位との間に接続された第１０のスイッチと、
上記第２の入力ノードに入力する第２の残差信号を所定の増幅率をもって増幅する第２の増幅器と、を含む
請求項８記載のアナログデジタル変換器。
【請求項１８】
アナログ信号処理系からのアナログ信号をデジタル信号に変換するアナログデジタル（ＡＤ）変換器を有し、
上記ＡＤ変換器は、
入力した２つのアナログ信号との関係に応じた値のデジタルデータを生成し、２つのアナログ残差信号をそれぞれ第１の増幅器および第２の増幅器で、制御されるゲインをもって増幅して出力する縦続接続された複数のアナログデジタル（ＡＤ）変換ステージと、
上記第１の増幅器および上記第２の増幅器の出力信号をモニターし、当該モニター結果に応じて上記第１の増幅器および第２の増幅器のゲインを制御するゲイン制御部と、を有し、
上記第１の増幅器および第２の増幅器は、
オープンループの増幅器により形成され、
上記ゲイン制御部は、
少なくとも１つの上記ＡＤ変換ステージにおける上記第１の増幅器および第２の増幅器の出力信号の振幅情報を取り出し、ステージから出力されるアナログ信号の振幅が、設定される設定振幅に収束するようにゲイン制御を行う
信号処理システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本技術は、アナログ信号をデジタル信号に変換するアナログデジタル（ＡＤ）変換器および信号処理システムに関するものである。
【背景技術】
【０００２】
従来、サンプリング周波数１００ＭＳ／ｓ前後で分解能が８ビット〜１４ビットのＡＤ変換器には、パイプライン方式のものが広く使用されている。
これは、パイプライン方式ＡＤ変換器が、Ｎビットの処理を１クロックサイクル内で２のｎ乗個の比較器で一挙に処理を行う並列型ＡＤ変換器に比べ、次のメリットを有しているからである。
すなわち、パイプライン方式のＡＤ変換器は、比較器の数が少ないこと、高精度の比較器が必要ないこと、数クロックサイクルに分けてＮビットの処理を行えばよいこと等のメリットがあることから、並列型ＡＤ変換器に比べ広く使用されている。
【０００３】
ここで、１０ビットＡＤ変換器を１ステージ辺り１ビット処理を行うＭＤＡＣを使用して実現した場合を例にしてパイプラインＡＤ変換器の動作説明を行う。入力信号をＶｉｎ、リファレンス電圧をＶｒとして示す（０＜Ｖｉｎ＜Ｖｒ）。
【０００４】
まず、最初のクロックサイクルで１段目のＭＤＡＣが入力信号Ｖｉｎをサンプリングし、Ｖｉｎ＜Ｖｒ／２またはＶｉｎ＞Ｖｒ／２かを比較器で判断する。
Ｖｉｎ＞Ｖｒ／２の場合、１段目のＭＤＡＣにより引算を行い、（Ｖｉｎ−Ｖｒ／２）の信号を生成し、さらに増幅器により２倍にすることでアナログ残差信号（２Ｖｉｎ−Ｖｒ）を出力する。並行して、デジタル信号１（ＭＳＢ）を出力する。
次のクロックサイクルで２段目のＭＤＡＣが１段目のＭＤＡＣのアナログ残差信号出力（２Ｖｉｎ−Ｖｒ）をサンプリングし、比較器でＶｒ／２と比較する。このとき、１段目のＭＤＡＣは次のアナログ入力信号をサンプリングし、最初のクロックサイクルで行った処理を繰り返す。
２段目のＭＤＡＣで（２Ｖｉｎ−Ｖｒ＞Ｖｒ／２）の場合、｛（２Ｖｉｎ−Ｖｒ)−Ｖｒ／２）｝の引算処理を行い、さらに増幅器により２倍にすることでアナログ残差信号（４Ｖｉｎ−３Ｖｒ）を出力する。並行して、デジタル信号１を出力する。
同様の動作を直列に接続されたＭＤＡＣで繰り返すことにより、１０クロックサイクルで１０ビットのデジタル信号を出力する。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特表２００７−５０９５６４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
ところが、この方式では、アナログ入力信号を正確に演算処理する必要があり、そのために高精度（高ゲイン）なクローズドループ演算増幅器（オペアンプ）が必要になる（たとえば特許文献１参照）。
半導体プロセスの微細化に伴い、トランジスタのデバイス特性劣化（リーク電流の増加、出力抵抗の劣化）等により、従来厚膜プロセスで実現できていた高精度のオペアンプをサブミクロンプロセスで実現することが困難になっている。
また、クローズドループアンプ特有の問題として、高速動作（高サンプリング動作）が困難である。
【０００７】
オープンループ演算増幅器を採用することも考えられる。
演算増幅器のゲイン制御には通常レプリカ増幅器が用いられる。
この場合、通常、そのゲイン制御の手法としてレプリカ増幅器のゲインをモニターし、そのゲインを設定値に合わせるように制御信号をフィードバックする構成が採用される。
しかし、この手法では、レプリカ増幅器と制御すべき演算増幅器の相対バラツキがあり、またレプリカ増幅器を追加することによる素子が増加し、大型化を招く。
【０００８】
本技術は、高精度な演算増幅器が不要で、低電力動作、高速動作が可能で、しかも小型化が容易で、出力段の増幅器のゲインを精度良く制御することが可能なＡＤ変換器および信号処理システムを提供することにある。
【課題を解決するための手段】
【０００９】
本発明の第１の観点のＡＤ変換器は、入力した２つのアナログ信号との関係に応じた値のデジタルデータを生成し、２つのアナログ残差信号をそれぞれ第１の増幅器および第２の増幅器で、制御されるゲインをもって増幅して出力する縦続接続された複数のアナログデジタル（ＡＤ）変換ステージと、上記第１の増幅器および上記第２の増幅器の出力信号をモニターし、当該モニター結果に応じて上記第１の増幅器および第２の増幅器のゲインを制御するゲイン制御部と、を有し、上記第１の増幅器および第２の増幅器は、オープンループの増幅器により形成され、上記ゲイン制御部は、少なくとも１つの上記ＡＤ変換ステージにおける上記第１の増幅器および第２の増幅器の出力信号の振幅情報を取り出し、ステージから出力されるアナログ信号の振幅が、設定される設定振幅に収束するようにゲイン制御を行う。
【００１０】
本発明の第２の観点の信号処理システムは、アナログ信号処理系からのアナログ信号をデジタル信号に変換するアナログデジタル（ＡＤ）変換器を有し、上記ＡＤ変換器は、入力した２つのアナログ信号との関係に応じた値のデジタルデータを生成し、２つのアナログ残差信号をそれぞれ第１の増幅器および第２の増幅器で、制御されるゲインをもって増幅して出力する縦続接続された複数のアナログデジタル（ＡＤ）変換ステージと、上記第１の増幅器および上記第２の増幅器の出力信号をモニターし、当該モニター結果に応じて上記第１の増幅器および第２の増幅器のゲインを制御するゲイン制御部と、を有し、上記第１の増幅器および第２の増幅器は、オープンループの増幅器により形成され、上記ゲイン制御部は、少なくとも１つの上記ＡＤ変換ステージにおける上記第１の増幅器および第２の増幅器の出力信号の振幅情報を取り出し、ステージから出力されるアナログ信号の振幅が、設定される設定振幅に収束するようにゲイン制御を行う。
【発明の効果】
【００１１】
本発明によれば、高精度な演算増幅器が不要で、低電力動作、高速動作が可能で、しかも小型化が容易なＡＤ変換器を実現できる。
【図面の簡単な説明】
【００１２】
【図１】本第１の実施形態に係るＮビットＡＤ変換器の構成例を示すブロック図である。
【図２】本実施形態に係るＮビットＡＤ変換器における各ＡＤ変換ステージの基本構成例を示すブロック図である。
【図３】本実施形態に係るＡＤ変換器に適用されるゲイン制御可能な増幅器の構成例を示す回路図である。
【図４】２つの増幅器の入力信号と出力信号との関係を示す図である。
【図５】本実施形態に係る増幅器のゲイン制御の原理を説明するための図である。
【図６】正相信号（逆相信号）の差分を取り出し、所望の振幅情報と比較し、２つの増幅器のゲインを制御する第１の制御方法を採用したゲイン制御部の構成例を示す図である。
【図７】２つの増幅器の差動信号成分を取り出し、その取り出した差動振幅の和を、所望の振幅情報と比較して、２つの増幅器のゲインを制御する第２の制御方法を採用したゲイン制御部の構成例を示す図である。
【図８】正相信号の差分と逆相信号の差分を取り出し、その平均と所望の振幅情報と比較し、２つの増幅器のゲインを制御する第３の制御方法を採用したゲイン制御部の構成例を示す図である。
【図９】すべてのＡＤ変換ステージの２つの増幅器の出力をモニターして、ゲイン制御を行う構成例を示す図である。
【図１０】複数のステージ間隔で２つの増幅器の出力をモニターして、ゲイン制御を行う構成例を示す図である。
【図１１】最終段の一つ前段のＡＤ変換ステージの２つの増幅器の出力をモニターしてアナログ信号生成ステージの２つの増幅器のゲイン制御を行う構成例を示す図である。
【図１２】Ｎ＝５として場合の初段のＡＤ変換ステージの２つの増幅器の出力をモニターして、２つの増幅器のゲイン制御を行う構成のシミュレーション結果を示す図である。
【図１３】、Ｎ＝５として場合の全ＡＤ変換ステージの２つの増幅器の出力をモニターして、２つの増幅器のゲイン制御を行う構成のシミュレーション結果を示す図である。
【図１４】Ｎ＝５として場合の全ＡＤ変換ステージのゲインを小さくして、２つの増幅器の出力をモニターして、２つの増幅器のゲイン制御を行う構成のシミュレーション結果を示す図である。
【図１５】Ｎ＝１１として場合の初段から３つおきにＡＤ変換ステージの２つの増幅器の出力をモニターして、２つの増幅器のゲイン制御を行う構成のシミュレーション結果を示す図である。
【図１６】図２のＡＤ変換ステージの比較部の比較結果に応じて出力される残差信号およびデジタル信号を場合分けして示す図である。
【図１７】本実施形態に係る１ビットＡＤ変換ステージの具体的な構成例を示す回路図である。
【図１８】図１７の１ビットＡＤ変換ステージの動作の基本概念を説明するための図である。
【図１９】図１７の１ビットＡＤ変換ステージの動作を説明するための図であって、各フェーズにおける動作概要を示す図である。
【図２０】図１７の１ビットＡＤ変換ステージの第１のフェーズの動作を説明するための図である。
【図２１】図１７の１ビットＡＤ変換ステージの第２のフェーズの動作を説明するための図であって、第１の比較結果を得た場合の動作を説明するための図である。
【図２２】図１７の１ビットＡＤ変換ステージの第２のフェーズの動作を説明するための図であって、第２の比較結果を得た場合の動作を説明するための図である。
【図２３】図１７のＡＤ変換ステージを２つ縦続接続して形成される２ビットＡＤ変換器の構成例を示すブロック図である。
【図２４】図１７のＡＤ変換ステージを２つ縦続接続して形成される２ビットＡＤ変換器の構成例を示す回路図である。
【図２５】図２４の２ビットＡＤ変換器のパイプライン動作を説明するための図であって、各フェーズにおける動作概要を示す図である。
【図２６】図１７のＡＤ変換ステージを２つ縦続接続して形成される３ビットＡＤ変換器の構成例を示す回路図である。
【図２７】図１７のＡＤ変換ステージを２つ縦続接続して形成される３ビットＡＤ変換器の構成例を示す回路図である。
【図２８】３ビットＡＤ変換器の動作概要を示すタイミングチャートである。
【図２９】本実施形態に係る１ビットＡＤ変換ステージの他の構成例を示す回路図である。
【図３０】本実施形態の効果を比較例と比較して示す図である。
【図３１】本実施形態に係る信号処理システムの構成例を示すブロック図である。
【発明を実施するための形態】
【００１３】
以下、本発明の実施形態を図面に関連付けて説明する。
なお、説明は以下の順序で行う。
１．ＮビットＡＤ変換器の構成例
２．増幅器のゲイン制御
２．１  第１の制御方法に対応したゲイン制御部の構成例
２．２  第２の制御方法に対応したゲイン制御部の構成例
２．３  第３の制御方法に対応したゲイン制御部の構成例
３．ＡＤ変換ステージの具体的な構成例
４．信号処理システムの構成例
【００１４】
＜１．ＮビットＡＤ変換器の構成例＞
図１は、本第１の実施形態に係るＮビットＡＤ変換器の構成例を示すブロック図である。
図２は、本実施形態に係るＮビットＡＤ変換器における各ＡＤ変換ステージの基本構成例を示すブロック図である。
【００１５】
本実施形態においては、オープンループアンプとオープンループキャパシタ演算を用いたオープンループパイプライン方式ＡＤ変換器１０が形成されている。
【００１６】
図１のＮビットＡＤ変換器１０は、複数（Ｎ−１）個のＡＤ変換ステージ２０−１〜２０−（Ｎ−１）、最終段（Ｎ段目）のＡＤ変換ステージ２０−Ｎ、アナログ信号生成ステージ３０、およびゲイン制御部４０を含んで構成されている。
各ＡＤ変換ステージ２０（−１〜−Ｎ）は、第１のアナログ信号入力端子ＴＩ１１、第２のアナログ信号入力端子ＴＩ１２、およびデジタルデータ出力端子ＴＤ１１を有する。
ＡＤ変換ステージ２０（−１〜−Ｎ）は、さらに第１のアナログ信号出力端子ＴＯ１１、および第２のアナログ信号出力端子ＴＯ１２を有する。
【００１７】
各ＡＤ変換ステージ２０（−１〜Ｎ−１）は、入力した２つのアナログ信号との関係に応じた値のデジタルデータを生成し、２つのアナログ残差信号を出力する。
各ＡＤ変換ステージ２０（−１〜Ｎ−１）は、信号生成部２１、比較部２２、第１の出力部２３、第２の出力部２４、および切替部２５を含んで構成されている。これらの各部の具体的な構成については、ゲイン制御部４０を説明した後に詳述する。
最終段のＡＤ変換ステージ２０−Ｎは、たとえばフラッシュＡＤ変換器により形成されるが、比較部２２のみを配置してＮビット目を出力するように形成することが可能である。
各ＡＤ変換ステージ２０（−１〜Ｎ−１）において、第１の出力部２３は第１の増幅器（アンプ）ＡＭＰ１１を有し、第２の出力部２４は第２の増幅器（アンプ）ＡＭＰ１２を有する。
この第１の増幅器ＡＭＰ１１および第２の増幅器ＡＭＰ１２は、いわゆるオープンループアンプにより形成される。
各ＡＤ変換ステージ２０（−１〜−Ｎ−１）において、第１の増幅器ＡＭＰ１１および第２の増幅器ＡＭＰ１２の本線の信号は２入力によるインターポーレーション（たとえば容量補間）により後段に伝える動作を行う。
【００１８】
図１のＡＤ変換器１０は、アナログ信号生成ステージ３０、複数（Ｎ）のＡＤ変換ステージ２０−１〜２０−Ｎが縦続接続されている。
【００１９】
アナログ信号生成ステージ３０は、１段目のＡＤ変換ステージ２０−１の入力段に第１のアナログ信号Ｖｉｎおよび第２のアナログ信号（Ｖｉｎ−Ｖｒ）を生成する。
このアナログ信号生成ステージ３０は、Ｔ／Ｈ（トラック＆ホールド）機能付きの比較増幅回路として形成される。
アナログ信号生成ステージ３０の具体的な構成については、後で説明する。
【００２０】
後段側となるＡＤ変換ステージ２０−ｍ（２≦ｍ≦Ｎ）の第１のアナログ信号入力端子ＴＩ１１は、前段側となるＡＤ変換ステージ２０−（ｍ−１）の第１のアナログ信号出力端子ＴＯ１１と接続されている。そして、後段側となるＡＤ変換ステージ２０−ｍは、前段のＡＤ変換ステージ２０−（ｍ−１）から出力される第１の残差信号を第１のアナログ信号として入力する。
後段側となるＡＤ変換ステージ２０−ｍの第２のアナログ信号入力端子ＴＩ１２が前段側となるＡＤ変換ステージ２０−（ｍ−１）の第２のアナログ信号出力端子ＴＯ１２と接続されている。そして、後段側となるＡＤ変換ステージ２０−ｍは、前段のＡＤ変換ステージ２０−（ｍ−１）から出力される第２の残差信号を第２のアナログ信号として入力する。
すなわち、前段となるＡＤ変換ステージ２０−（ｍ−１）は、次段のＡＤ変換ステージ２０−ｍへのアナログ信号である第１の残差信号および第２の残差信号の出力段に第１の増幅器ＡＭＰ１１および第２の増幅器ＡＭＰ１２を有する。
ＡＤ変換ステージ２０−（ｍ−１）は、第１の増幅器ＡＭＰ１１から第１の残差信号を所定のゲイン（増幅率）をもって出力し、第２の増幅器ＡＭＰ１２から第２の残差信号を所定のゲイン（増幅率）をもって出力する。
【００２１】
１段目となるＡＤ変換ステージ２０−１では、第１のアナログ信号入力端子ＴＩ１１は、アナログ信号生成ステージ３０による基準電圧とフルレンジ電圧間の電圧値をとる第１のアナログ信号Ｖｉｎを入力する。
１段目となるＡＤ変換ステージ２０−１では、第２のアナログ信号入力端子ＴＩ１２は、第１のアナログ信号入力端子に入力する第１のアナログ信号の電圧値とフルレンジ電圧との差分に応じた電圧値の第２のアナログ信号（Ｖｉｎ−Ｖｒ）を入力する。
【００２２】
すなわち、ＡＤ変換ステージ２０−１は、第１のアナログ信号入力端子ＴＩ１１から電圧値(Ｖｉｎ)の第１のアナログ信号Ｖｉｎを入力する。
並行して、ＡＤ変換ステージ２０−１は、第２のアナログ信号入力端子ＴＩ１２から入力電圧Ｖｉｎから基準電圧の差電圧Ｖｒを引いた値(Ｖｉｎ−Ｖｒ)の第２のアナログ信号（Ｖｉｎ−Ｖｒ）を入力する。
【００２３】
アナログ信号生成ステージ３０は、１段目のＡＤ変換ステージ２０−１へのアナログ信号の出力段に第３の増幅器ＡＭＰ１３および第４の増幅器ＡＭＰ１４を有する。
アナログ信号生成ステージ３０は、第３の増幅器ＡＭＰ１３から第１のアナログ信号Ｖｉｎを出力し、第４の増幅器ＡＭＰ１４から第２のアナログ信号（Ｖｉｎ−Ｖｒ）を出力する。
【００２４】
各ＡＤ変換ステージ２０（−１〜Ｎ−１）において、信号生成部２１は、第１のアナログ信号の電圧値と第２のアナログ信号から生成した中間電圧値の少なくとも一つの第３のアナログ信号を生成する。
信号生成部２１は、第１のアナログ信号および第２のアナログ信号を比較部２２に出力し、第１のアナログ信号、第２のアナログ信号、および第３のアナログ信号を切替部２５に出力する。
【００２５】
比較部２２は、第１のアナログ信号および第２のアナログ信号を入力し、第１のアナログ信号の電圧値と第２のアナログ信号の電圧値を比較し、比較結果に応じた値のデジタルデータをデジタルデータ出力端子ＴＤ１１に出力する。
比較部２２は、第１のアナログ信号の電圧値が第２のアナログ信号の電圧値より低い第１の比較結果を得た場合には第１のデジタルデータを出力する。比較部２２は、第１のアナログ信号の電圧値が上記第２のアナログ信号に電圧値より高い第２の比較結果を得た場合には第２のデジタルデータを出力する。
【００２６】
第１の出力部２３の第１の増幅器ＡＭＰ１１は、切替部２５による第１の残差信号を所定のゲイン（増幅率）をもって増幅して出力する。
第２の出力部２４の第２の増幅器ＡＭＰ１２は、切替部２５による第２の残差信号を所定のゲイン（増幅率）をもって増幅して出力する。
【００２７】
切替部２５は、比較部２２の比較結果に応じて信号生成部２１から出力される第１のアナログ信号、第２のアナログ信号、および第３のアナログ信号の第１の出力部２３および第２の出力部２４への入力を切り替える。
切替部２５は、比較部において第１の比較結果が得られた場合、信号生成部２１から出力される第１のアナログ信号を第１の残差信号として第１の出力部２３に入力し、第３のアナログ信号を第２の残差信号として第２の出力部２４に入力する。
切替部２５は、比較部においての比較結果が得られた場合、信号生成部から出力される第３のアナログ信号を第１の残差信号として第１の出力部２３に入力し、第２のアナログ信号を第２の残差信号として第２の出力部２４に入力する。
【００２８】
このＡＤ変換ステージ２０（−１〜Ｎ−１）の具体的な構成および機能については、ゲイン制御部の構成および機能について説明した後、詳述する。
【００２９】
＜２．増幅器のゲイン制御＞
上述したように、本実施形態のＡＤ変換器１０において、アナログ信号生成ステージ３０は、１段目のＡＤ変換ステージ２０−１へのアナログ信号の出力段に第３の増幅器ＡＭＰ１３および第４の増幅器ＡＭＰ１４を有する。
各ＡＤ変換ステージ２０（−１〜Ｎ−１）において、次段のＡＤ変換ステージ２０−ｍへのアナログ信号である第１の残差信号および第２の残差信号の出力段に第１の増幅器ＡＭＰ１１および第２の増幅器ＡＭＰ１２を有する。
ＡＤ変換器１０において、全体を一つの系として、第１の増幅器ＡＭＰ１１および第２の増幅器ＡＭＰ１２、並びに、第３の増幅器ＡＭＰ１３および第４の増幅器ＡＭＰ１４のゲインをレプリカ回路なしで制御するゲイン制御部４０を有している。
ゲイン制御部４０によるゲイン制御は、すべての増幅器に対してその出力信号振幅をモニターしながら行うことが理想である。
ただし、本第１の実施形態のように、たとえば１つのＡＤ変換ステージ２０−２の第１の増幅器ＡＭＰ１１および第２の増幅器ＡＭＰ１２の出力をモニターして、第１の増幅器ＡＭＰ１１および第２の増幅器ＡＭＰ１２のゲイン制御を行うことも可能である。
また、たとえば最終段の一つ前段のＡＤ変換ステージ２０−（Ｎ−１）の第１の増幅器ＡＭＰ１１および第２の増幅器ＡＭＰ１２の出力をモニターして第３の増幅器ＡＭＰ１３および第４の増幅器ＡＭＰ１４のゲイン制御を行うことも可能である。
【００３０】
本第１の実施形態では、図１に示すように、ＡＤ変換ステージ２０−２の第１の増幅器ＡＭＰ１１および第２の増幅器ＡＭＰ１２の出力をモニターして、第１の増幅器ＡＭＰ１１および第２の増幅器ＡＭＰ１２のゲインを制御する例を示している。
【００３１】
［増幅器の構成例］
まず、ゲイン制御対象である第１の増幅器ＡＭＰ１１および第２の増幅器ＡＭＰ１２の構成例について説明する。
【００３２】
図３は、本実施形態に係るＡＤ変換器に適用されるゲイン制御可能な増幅器の構成例を示す回路図である。
【００３３】
増幅器ＡＭＰ１１（１２，１３，１４）は、差動に対応した回路構成として示されている。
図３の増幅器ＡＭＰ１１は、差動対を形成するｎチャネルの電界効果トランジスタ（ＮＭＯＳトランジスタ）Ｍ１１，Ｍ１２，Ｍ１３、電流源Ｉ１１，Ｉ１２、抵抗Ｒ１１，Ｒ１２、Ｒ１３、入力端子ＴＩ２１，ＴＩ２２、出力端子ＴＯ２１、ＴＯ２２を有する。
なお、抵抗Ｒ１１、Ｒ１２は負荷抵抗として機能し、それぞれＮＭＯＳトランジスタＭ１１Ｍ１２のドレインで電源電位ＶＤＤとの間に接続されている。
ＮＭＯＳトランジスタＭ１１，Ｍ１２のソースにそれぞれ電流源Ｉ１１，Ｉ１２が接続されている。
ＮＭＯＳトランジスタＭ１１，Ｍ１２のソース間に抵抗Ｒ１３が接続され、抵抗Ｒ１３の両端部にＮＭＯＳトランジスタＭ１３のソース、ドレインが接続されている。
そして、ＮＭＯＳトランジスタＭ１３のゲートが、ゲイン制御部４０により生成されるゲイン制御信号ＣＴＬＧの供給ラインに接続されている。
このように、増幅器ＡＭＰ１１は、差動対を形成するＮＭＯＳトランジスタＭ１１，Ｍ１２のソース間に接続されたＮＭＯＳトランジスタＭ１３のゲート電圧を制御することにより、ゲイン制御を行う。
【００３４】
本実施形態においては、第１の増幅器ＡＭＰ１１および第２の増幅器ＡＭＰ１２のゲインは、ゲイン制御部４０により制御される。ゲイン制御部４０は、レプリカ回路を用いずに、オープンループアンプである第１の増幅器ＡＭＰ１１および第２の増幅器ＡＭＰ１２の出力を受けて、増幅器のゲインを算出してゲイン制御を行う。
【００３５】
図１のゲイン制御部４０は、出力振幅検出部４１、基準振幅設定部４２、および振幅制御部４３を含んで構成されている。
出力振幅検出部４１は、第１の増幅器ＡＭＰ１１の出力と第２の増幅器ＡＭＰ１２の出力から出力振幅を検出する。
振幅制御部４３は、出力振幅検出部４１で検出される出力振幅が基準振幅設定部４２に設定されている基準振幅に収束するようにゲイン制御信号ＣＴＬＧを生成する。
振幅制御部４３は、生成したゲイン制御信号ＣＴＬＧを第１の増幅器ＡＭＰ１１および第２の増幅器ＡＭＰ１２に出力する。
【００３６】
このように、本実施形態は、所定のＡＤ変換ステージの第１の増幅器ＡＭＰ１１と第２の増幅器ＡＭＰ１２のゲインを制御している。
以下に、ゲイン制御する理由、および具体的な制御方法について説明する。
【００３７】
［増幅器のゲイン制御する理由］
図４（Ａ）〜（Ｃ）は、２つの増幅器（ＡＭＰ１１，ＡＭＰ１２）の入力信号と出力信号との関係を示す図である。
図４（Ａ）はＡＤ変換ステージの基本構成を、図４（Ｂ）は２つのオープンロープＡＭＰの入力信号と出力信号の対応を、図４（Ｃ）は入力と出力の関係を、それぞれ示している。
【００３８】
図４の例では、第１の増幅器ＡＭＰ１１の入力はＩＮ１Ｐ，ＩＮ１Ｍであり、出力はＯＵＴ１Ｐ，ＯＵＴ１Ｍである。
第２の増幅器ＡＭＰ１２の入力はＩＮ２Ｐ，ＩＮ２Ｍであり、出力はＯＵＴ２Ｐ，ＯＵＴ２Ｍである。
そして、図４（Ｃ）の電圧Ｖ１は（ＩＮ１Ｐ−ＩＮ１Ｍ＝０）で、Ｖ２は（ＩＮ２Ｐ−ＩＮ２Ｍ＝０）で与えられる。
したがって、入力のフルスケールＩＦＳ（INPUT Full Scale）＝（ＩＮ１Ｐ−ＩＮ１Ｍ＝０）−（ＩＮ２Ｐ−ＩＮ２Ｍ＝０）で与えられる。
このインプットフルスケールＩＦＳは、第１の増幅器ＡＭＰ１１、第２の増幅器ＡＭＰ１２の入力までの積算ゲインで決まり、制御がされていなければ、大きく変動し、制御なしでは多段に構成する場合の上限が発生する。
そこで、本実施形態では、第１の増幅器ＡＭＰ１１および第２の増幅器ＡＭＰ１２のゲインを制御する。
【００３９】
［ゲイン制御の原理］
図５（Ａ）〜（Ｃ）は、本実施形態に係る増幅器（ＡＭＰ１１，ＡＭＰ１２）のゲイン制御の原理を説明するための図である。
図５（Ａ）はいかなる入力電圧において出力を一定であることを、図５（Ｂ）は２つのオープンロープＡＭＰの入力信号と出力信号の対応を、図５（Ｃ）は入力フルスケールによらず出力レンジを一定にできることを、それぞれ示している。
【００４０】
本実施形態の各ＡＤ変換ステージ２０（−１〜−Ｎ−１）において、第１の増幅器ＡＭＰ１１および第２の増幅器ＡＭＰ１２の本線の信号は２入力によるインターポーレーション（たとえば容量補間）により後段に伝える動作を行う。
このため、２つの第１の増幅器ＡＭＰ１１および第２の増幅器ＡＭＰ１２の入出力関係は図５（Ａ）および（Ｂ）に示すようになる。
そのため、図５（Ａ）に示すように、第１の増幅器ＡＭＰ１１および第２の増幅器ＡＭＰ１２の正相（逆相）の振幅差は入力信号に依らず一定になる。
したがって、たとえば第１の増幅器ＡＭＰ１１および第２の増幅器ＡＭＰ１２の正相、逆相同士の差を設定振幅に制御すれば、入力フルスケールに依らず出力レンジを一定にできる。
その結果、本実施形態のように、オープンループＭＤＡＣステージパイプライン方式のＡＤ変換器を構成するＡＤ変換ステージを多段構成にできるようになる、さらに高分解能が可能になる。
【００４１】
オープンループＭＤＡＣステージパイプライン方式のＡＤ変換器１０において、２入力の信号から、入力に依らない振幅情報を取り出し、その振幅を一定にする制御方法としては、大きく以下の３つの方法を例示することができる。
【００４２】
第１の制御方法は、正相信号（逆相信号）の差分を取り出し、所望の振幅情報と比較し、ＡＭＰのゲインを制御する方法である（図６）。
第２の制御方法は、各々の増幅器ＡＭＰ１１，ＡＭＰ１２の差動信号成分を取り出し、その取り出した差動振幅の和を、所望の振幅情報と比較して、増幅器ＡＭＰ１１，ＡＭＰ１２のゲインを制御する方法である（図７）。
第３の制御方法は、正相信号の差分と逆相信号の差分を取り出し、その平均と所望の振幅情報と比較し、２つの増幅器ＡＭＰ１１，ＡＭＰ１２のゲインを制御する方法である（図８）。
【００４３】
＜２．１  第１の制御方法に対応したゲイン制御部の構成例＞
図６は、正相信号（逆相信号）の差分を取り出し、所望の振幅情報と比較し、２つの増幅器（ＡＭＰ１１，ＡＭＰ１２）のゲインを制御する第１の制御方法を採用したゲイン制御部の構成例を示す図である。
【００４４】
図６のゲイン制御部４０Ａは、基本的に図１に示す構成と同様である。
図６の例では、第１の増幅器ＡＭＰ１１の正相信号ＳＰ１と第２の増幅器ＡＭＰ１２の正相信号ＳＰ２の差分を出力振幅検出部４１で振幅情報として取り出している。
そして、振幅制御部４３において、出力振幅検出部４１で検出される出力振幅が基準振幅設定部４２に設定されている基準振幅に収束するようにゲイン制御信号ＣＴＬＧを生成して、第１の増幅器ＡＭＰ１１と第２の増幅器ＡＭＰ１２のゲインを制御する。
なお、逆相同士の差分を、振幅情報として取り出し、その振幅を制御することも可能である。
【００４５】
＜２．２  第２の制御方法に対応したゲイン制御部の構成例＞
図７は、２つの増幅器（ＡＭＰ１１，ＡＭＰ１２）の差動信号成分を取り出し、その取り出した差動振幅の和を、所望の振幅情報と比較して、２つの増幅器のゲインを制御する第２の制御方法を採用したゲイン制御部の構成例を示す図である。
【００４６】
図７のゲイン制御部４０Ｂは、出力振幅検出部４１Ｂが、第１の増幅器ＡＭＰ１１の正相信号ＳＰ１と逆相信号ＳＭ１との差動振幅を検出する演算増幅器４１１を有する。
出力振幅検出部４１Ｂが、第２の増幅器ＡＭＰ１２の正相信号ＳＰ２と逆相信号ＳＭ２との差動振幅を検出する演算増幅器４１２を有する。
そして、出力振幅検出部４１Ｂが、演算増幅器４１１の差動振幅情報と演算増幅器４１２の差像振幅情報の和を振幅情報として取り出す演算増幅器４１３を有している。
そして、振幅制御部４３において、出力振幅検出部４１Ｂで検出される出力振幅が基準振幅設定部４２に設定されている基準振幅に収束するようにゲイン制御信号ＣＴＬＧを生成して、第１の増幅器ＡＭＰ１１と第２の増幅器ＡＭＰ１２のゲインを制御する。
【００４７】
＜２．３  第３の制御方法に対応したゲイン制御部の構成例＞
図８は、正相信号の差分と逆相信号の差分を取り出し、その平均と所望の振幅情報と比較し、２つの増幅器ＡＭＰ１１，ＡＭＰ１２のゲインを制御する第３の制御方法を採用したゲイン制御部の構成例を示す図である。
【００４８】
図８のゲイン制御部４０Ｃは、出力振幅検出部４１Ｃが、第１の増幅器ＡＭＰ１１の正相信号ＳＰ１と第２の増幅器ＡＭＰ１２の正相信号ＳＰ２との差動振幅を検出する演算増幅器４１４を有する。
出力振幅検出部４１Ｃが、第１の増幅器ＡＭＰ１１の逆相信号ＳＭ１と第２の増幅器ＡＭＰ１２の逆相信号ＳＭ２との差動振幅を検出する演算増幅器４１５を有する。
そして、出力振幅検出部４１Ｃが、演算増幅器４１４の差動振幅情報と演算増幅器４１５の差像振幅情報の和を振幅情報として取り出す演算増幅器４１６を有している。
そして、振幅制御部４３において、出力振幅検出部４１Ｃで検出される出力振幅が基準振幅設定部４２に設定されている基準振幅に収束するようにゲイン制御信号ＣＴＬＧを生成して、第１の増幅器ＡＭＰ１１と第２の増幅器ＡＭＰ１２のゲインを制御する。
【００４９】
本実施形態のＡＤ変換器１０において、２入力の信号から、入力に依らない振幅情報を取り出し、その振幅を一定にするように２つの増幅器のゲインを制御することから、以下の効果を得ることができる。
すなわち、本実施形態によれば、ゲインが大きくなったときは増幅器ＡＭＰが歪み、小さくなったときはＳ/Ｎが劣化するが、ゲインを制御することで歪みとＳ/Ｎ劣化が抑えられる。
現状ではレプリカ回路＋制御回路が必要だったが、本方式では本線の信号をモニターすることで制御回路のみで構成でき、面積の削減を図ることができる。
また、レプリカ回路を使用しないことから、レプリカ回路と本線の増幅器ＡＭＰとの相対誤差が無くなるため精度良く制御を行うことができる。
【００５０】
上記した実施形態においては、１つのＡＤ変換ステージ２０−２の第１の増幅器ＡＭＰ１１および第２の増幅器ＡＭＰ１２の出力をモニターして、第１の増幅器ＡＭＰ１１および第２の増幅器ＡＭＰ１２のゲイン制御を行うように構成した。
本実施形態は、図１の構成に限られるものではない。
たとえば図９に示すように、すべてのＡＤ変換ステージ２０−２の第１の増幅器ＡＭＰ１１および第２の増幅器ＡＭＰ１２の出力をモニターして、第１および第２の増幅器ＡＭＰ１１，増幅器ＡＭＰ１２のゲイン制御を行うように構成することも可能である。
また、図１０に示すように、たとえば２つあるいは３つのステージ間隔で第１の増幅器ＡＭＰ１１および第２の増幅器ＡＭＰ１２の出力をモニターして、第１および第２の増幅器ＡＭＰ１１，増幅器ＡＭＰ１２のゲイン制御を行うように構成することも可能である。
また、図１１に示すように、最終段の一つ前段のＡＤ変換ステージ２０−（Ｎ−１）の第１の増幅器ＡＭＰ１１および第２の増幅器ＡＭＰ１２の出力をモニターして第３の増幅器ＡＭＰ１３および第４の増幅器ＡＭＰ１４のゲイン制御を行うことも可能である。
【００５１】
図１２は、Ｎ＝５として場合の初段のＡＤ変換ステージ２０−１の第１の増幅器ＡＭＰ１１および第２の増幅器ＡＭＰ１２の出力をモニターして、２つの増幅器ＡＭＰ１１，ＡＭＰ１２のゲイン制御を行う構成のシミュレーション結果を示す図である。
【００５２】
図１２に示すように、初段のＡＤ変換ステージ２０−１の第１の増幅器ＡＭＰ１１および第２の増幅器ＡＭＰ１２のゲイン制御のみを行うことにより２段目以降の出力レンジは小さくなる傾向にあるが、全ステージの出力振幅をあるレベルに保持することができる。
【００５３】
図１３は、Ｎ＝５として場合の全ＡＤ変換ステージ２０（−１〜４）の第１の増幅器ＡＭＰ１１および第２の増幅器ＡＭＰ１２の出力をモニターして、２つの増幅器ＡＭＰ１１，ＡＭＰ１２のゲイン制御を行う構成のシミュレーション結果を示す図である。
【００５４】
図１３からわかるように、図１２の一つのＡＤ変換ステージの制御に比べて、全ＡＤ変換ステージの制御を行うことによって、全ＡＤ変換ステージの出力振幅を一定にすることができる。
【００５５】
図１４は、Ｎ＝５として場合の全ＡＤ変換ステージ２０（−１〜４）のゲインを小さくして、第１の増幅器ＡＭＰ１１および第２の増幅器ＡＭＰ１２の出力をモニターして、２つの増幅器のゲイン制御を行う構成のシミュレーション結果を示す図である。
【００５６】
ゲインを小さくするということはゲインロスが大きくなるということであるが、図１４に示すように、ゲインロスが大きくなっても全ＡＤ変換ステージの出力振幅を一定にすることができる。
【００５７】
図１５は、Ｎ＝１１として場合の初段から３つおきにＡＤ変換ステージ２０（−１，−４，−７）の第１の増幅器ＡＭＰ１１および第２の増幅器ＡＭＰ１２の出力をモニターして、２つの増幅器のゲイン制御を行う構成のシミュレーション結果を示す図である。
【００５８】
この場合、初段のＡＤ変換ステージ２０−１でゲインが小さくなるように制御信号を用い、２段目、３段目のＡＤ変換ステージ２０−２，２０−３の信号を小さくしている。
４段目のＡＤ変換ステージ２０−４でゲインが大きくなるように制御信号を用い、５段目、６段目のＡＤ変換ステージ２０−５，２０−６の信号を大きくしている。
７段目のＡＤ変換ステージ２０−７でゲインが小さくなるように制御信号を用い、８段目、９段目、１０段目のＡＤ変換ステージ２０−８，２０−９，２０−１０の信号を小さくしている。
【００５９】
以上、オープンループＭＤＡＣステージパイプライン方式のＡＤ変換器１０において、２入力の信号から、入力に依らない振幅情報を取り出し、その振幅を一定に制御する構成について説明した。
以下では、高精度な演算増幅器が不要で、低電力動作、高速動作が可能で、しかも小型化が容易なＡＤ変換器を実現する１ビットＡＤ変換ステージ２０（−１〜Ｎ−１）、およびアナログ信号生成ステージの具体的な構成および機能について詳述する。
【００６０】
＜３．ＡＤ変換ステージの具体的な構成例＞
まず、上記の説明と重複する部分もあるが、１ビットＡＤ変換器としても適用可能な、基本となる１つのＡＤ変換ステージの具体的な構成および機能について説明する。
ここでは、理解を容易にするために、初段のＡＤ変換ステージ２０−１を例に説明する。なお、後段のＡＤ変換ステージ２０−２〜２０−（Ｎ−１）は前段のＡＤ変換ステージ２０−１〜２０−（Ｎ−２）から出力される第１の残差信号および第２の残差信号が第１のアナログ信号および第２のアナログ信号として入力される。
【００６１】
本実施形態のＡＤ変換器１０の入力レンジ（電圧）は０からＶｒである。本実施形態では、第１の基準電圧Ｖｒｔが電圧Ｖｒに相当し、第２の基準電圧Ｖｒｂが電圧０Ｖに相当する。
前述したように、ＡＤ変換ステージ２０には、第１のアナログ信号と第２のアナログ信号が入力される。
初段のＡＤ変換ステージ２０−１に入力される第１のアナログ信号は、２つの第１の基準電圧Ｖｒｔおよび第２の基準電圧間Ｖｒｂの電圧値をとる電圧値（Ｖｉｎ）と第２の基準電圧Ｖｒｂとの差に応じた電圧値（Ｖｉｎ−Ｖｒｂ）の信号として入力される。
本実施形態においては、上記したようにＶｒｂ＝０であることから、第１のアナログ信号はＶｉｎとなる。
第２のアナログ信号は、第１のアナログ信号の電圧値（Ｖｉｎ−Ｖｒｂ)と第１の基準電圧Ｖｒｔと第２の基準電圧Ｖｒｂの差電圧（Ｖｒｔ−Ｖｒｂ）との差に応じた電圧値（Ｖｉｎ−Ｖｒｂ−（Ｖｒｔ−Ｖｒｂ））＝（Ｖｉｎ−Ｖｒｔ）の信号として入力される。
このように、本実施形態において入力アナログ信号Ｖｉｎは０（Ｖｒｂ）とＶｒ(Ｖｒｔ)間の電圧値をとり（０＜Ｖｉｎ＜Ｖｒ）、第１のアナログ信号（電圧）Ｖｉｎとして第１のアナログ信号入力端子ＴＩ１１に供給される。
第１のアナログ信号入力端子ＴＩ１１は、第１のアナログ信号Ｖｉｎを、信号入力ラインＬＩ１１を通してＡＤ変換ステージ２０−１に入力する。
第２のアナログ信号入力端子ＴＩ１２は、第１のアナログ信号Ｖｉｎの電圧値(Ｖｉｎ)と基準電圧の差電圧Ｖｒとの差分に応じた電圧値(Ｖｉｎ−Ｖｒ)の第２のアナログ信号を、信号入力ラインＬＩ１２を通してＡＤ変換ステージ２０−１に入力する。
【００６２】
ＡＤ変換ステージ２０−１は、第１のアナログ信号入力端子ＴＩ１１から電圧値(Ｖｉｎ)の第１のアナログ信号Ｖｉｎを入力する。
並行して、ＡＤ変換ステージ２０−１は、第２のアナログ信号入力端子ＴＩ１２から入力電圧Ｖｉｎから基準電圧の差電圧Ｖｒを引いた値(Ｖｉｎ−Ｖｒ)の第２のアナログ信号（Ｖｉｎ−Ｖｒ）を入力する。
【００６３】
ＡＤ変換ステージ２０−１は、２つの第１および第２のアナログ信号から残差信号である第３のアナログ信号（Ｖｉｎ−Ｖｒ／２）を生成する信号生成部２１を含む。すなわち、ＡＤ変換ステージ２０−１は、第1のアナログ信号の電圧値Ｖｉｎと第２のアナログ信号の電圧値（Ｖｉｎ−Ｖｒ）を加算し、２で除算した電圧値の第３のアナログ信号（Ｖｉｎ−Ｖｒ／２）を生成する。
【００６４】
ＡＤ変換ステージ２０は、内蔵の比較部２２において、２つの第１および第２のアナログ信号の電圧Ｖｉｎと(Ｖｉｎ−Ｖｒ)の高低（大小）比較を行う。
ＡＤ変換ステージ２０−１は、比較部２２の比較結果に応じて第１のアナログ信号出力端子ＴＯ１１からＡ倍に増幅した第１の残差信号Ａ×ＶｉｎまたはＡ×（Ｖｉｎ−Ｖｒ／２）を出力する。
同様に、ＡＤ変換ステージ２０−１は、比較部２２の比較結果に応じて第２のアナログ信号出力端子ＴＯ１２からＡ倍に増幅した第２の残差信号Ａ×（Ｖｉｎ−Ｖｒ／２）またはＡ×（Ｖｉｎ−Ｖｒ）を出力する。なお、Ａは増幅利率を表す定数である。
並行して、ＡＤ変換ステージ２０−１は、比較部２２の比較結果に応じてデジタルデータ出力端子ＴＤ１１からデジタル値（データ）が０または１のデジタルデータＤＳを出力する。
本実施形態において、デジタル値（データ）０が第１のデジタルデータに相当し、デジタル値（データ）１が第２のデジタルデータに相当する。
【００６５】
図１６（Ａ）および（Ｂ）は、図２のＡＤ変換ステージの比較部の比較結果に応じて出力される残差信号およびデジタル信号を場合分けして示す図である。
【００６６】
ＡＤ変換ステージ２０−１は、比較部２２において、第１のアナログ信号電圧Ｖｉｎと第２のアナログ信号電圧(Ｖｉｎ−Ｖｒ)を加算した信号電圧（２Ｖｉｎ−Ｖｒ）が０より高いか低いかの判定を行う。
ＡＤ変換ステージ２０−１は、信号電圧（２Ｖｉｎ−Ｖｒ）が０より低い（２Ｖｉｎ−Ｖｒ＜）０という第１の比較結果、すなわち（Ｖｉｎ＜Ｖｒ／２）という第１の比較結果を得た場合には、以下の処理を行う。
この場合には、２つのアナログ入力電圧|Ｖｉｎ|と|Ｖｉｎ−Ｖｒ|を比較し、第１のアナログ信号電圧|Ｖｉｎ|が第２のアナログ信号電圧|Ｖｉｎ−Ｖｒ|より低い場合（|Ｖｉｎ|＜|Ｖｉｎ−Ｖｒ|の場合）と等価である。
ＡＤ変換ステージ２０−１は、図１６（Ａ）に示すように、第１の比較結果（Ｖｉｎ＜Ｖｒ／２）を得たときは、第１のアナログ信号出力端子ＴＯ１１からＡ×Ｖｉｎを第１の残差信号として出力する。
ＡＤ変換ステージ２０−１は、第２のアナログ信号出力端子ＴＯ１２からＡ×(Ｖｉｎ−Ｖｒ／２)を第２の残差信号として出力する。
並行して、ＡＤ変換ステージ２０−１は、デジタルデータ出力端子ＴＤ１１からデジタル値（データ）が０のデジタルデータＤＳを出力する。
【００６７】
ＡＤ変換ステージ２０−１は、信号電圧（２Ｖｉｎ−Ｖｒ）が０より高い（２Ｖｉｎ−Ｖｒ）＞０という第２の比較結果、すなわち（Ｖｉｎ＞Ｖｒ／２）という第２の比較結果を得た場合には、以下の処理を行う。
なお、この場合には、２つのアナログ入力電圧|Ｖｉｎ|と|Ｖｉｎ−Ｖｒ|を比較し、第１のアナログ信号電圧｜Ｖｉｎ｜が第２のアナログ信号電圧｜Ｖｉｎ−Ｖｒ｜より高い場合（|Ｖｉｎ|＞|Ｖｉｎ−Ｖｒ|の場合）と等価である。
ＡＤ変換ステージ２０−１は、図１６（Ｂ）に示すように、第２の比較結果（Ｖｉｎ＞Ｖｒ／２）を得たときは、第１のアナログ信号出力端子ＴＯ１１からＡ×（Ｖｉｎ−Ｖｒ／２）を第１の残差信号として出力する。
ＡＤ変換ステージ２０−１は、第２のアナログ信号出力端子ＴＯ１２からＡ×(Ｖｉｎ−Ｖｒ)を第２の残差信号として出力する。
並行して、ＡＤ変換ステージ２０−１は、デジタルデータ出力端子ＴＤ１１からデジタル値（データ）が１のデジタルデータＤＳを出力する。
【００６８】
このように、本実施形態に係るＡＤ変換器１０のＡＤ変換ステージ２０−１は、第１の比較結果（Ｖｉｎ＜Ｖｒ／２）を得たときは、第１のデジタルデータ０を出力し、第２の比較結果（Ｖｉｎ＞Ｖｒ／２）を得たときは、第２のデジタルデータ１を出力する。
ＡＤ変換ステージ２０−１は、比較結果に応じて、アナログ残差信号(Ｖｉｎ、Ｖｉｎ−Ｖｒ／２、または、Ｖｉｎ−Ｖｒ／２、Ｖｉｎ−Ｖｒ)を第１の増幅器ＡＭＰ１１および第２の増幅器ＡＭＰ１２でＡ倍に増幅して出力する。
【００６９】
［１ビットＡＤ変換ステージの具体的な構成例］
図１７は、本実施形態に係る１ビットＡＤ変換ステージの具体的な構成例を示す回路図である。
【００７０】
なお、上述したように、ここでは理解を容易にするために、初段のＡＤ変換ステージ２０−１を例に説明する。なお、後段のＡＤ変換ステージ２０−２〜２０−（Ｎ−１）は前段のＡＤ変換ステージ２０−１〜２０−（Ｎ−２）から出力される第１の残差信号および第２の残差信号が第１のアナログ信号および第２のアナログ信号として入力される。
したがって、ＡＤ変換ステージ２０の構成は、ＡＤ変換ステージ２０−１〜２０−（Ｎ−１）で同じ構成を有する。
図１７の１ビットＡＤ変換ステージ２０は、その単体で、１ビットＡＤ変換器１０Ｄとして適用することが可能である。
【００７１】
図１７のＡＤ変換ステージ２０は、前述したように、信号生成部２１、比較部２２、第１の出力部２３、第２の出力部２４、および切替部２５を含んで構成されている。
【００７２】
信号生成部２１は、信号入力ラインＬＩ１１およびＬＩ１２を介して第１のアナログ信号Ｖｉｎおよび第２のアナログ信号（Ｖｉｎ−Ｖｒ）を入力する。
信号生成部２１は、第１のアナログ信号の電圧値Ｖｉｎと第２のアナログ信号の電圧値（Ｖｉｎ−Ｖｒ）を加算し、２で除算した電圧値の第３のアナログ信号（Ｖｉｎ−Ｖｒ／２）を生成する。
信号生成部２１は、サンプリングした第１のアナログ信号Ｖｉｎ、第２のアナログ信号（Ｖｉｎ−Ｖｒ）、および第３のアナログ信号（Ｖｉｎ−Ｖｒ／２）を切替部２５に出力する。
【００７３】
図１７の信号生成部２１は、容量補間により第３のアナログ信号（Ｖｉｎ−Ｖｒ／２）を生成する。
図１７の信号生成部２１は、第１のキャパシタＣ１１、第２のキャパシタＣ１２、第３のキャパシタＣ１３、および第４のキャパシタＣ１４を有する。
信号生成部２１は、第１のスイッチＳＷ１１、第２のスイッチＳＷ１２、第３のスイッチＳＷ１３、第１の出力ノードＮＤ１１、第２の出力ノードＮＤ１２、および第３の出力ノードＮＤ１３を有する。
なお、本実施形態では、たとえば第１のキャパシタＣ１１および第２のキャパシタＣ１２の容量値は２Ｃに、第３のキャパシタＣ１３および第４のキャパシタＣ１４の容量値は１Ｃに設定される。
すなわち、第１のキャパシタＣ１１および第２のキャパシタＣ１２の容量値と第３のキャパシタＣ１３および第４のキャパシタＣ１４の容量値は２：１となるように設定される。
【００７４】
第１のキャパシタＣ１１は、一端が第１のアナログ信号Ｖｉｎの入力ラインＬＩ１１に接続され、他端が第１のアナログ信号Ｖｉｎを出力するための第１の出力ノードＮＤ１１に接続されている。
第２のキャパシタＣ１２は、一端が第２のアナログ信号（Ｖｉｎ−Ｖｒ）の入力ラインＬＩ１２に接続され、他端が第２のアナログ信号（Ｖｉｎ−Ｖｒ）を出力するための第２の出力ノードＮＤ１２に接続されている。
第３のキャパシタＣ１３は、一端が第１のアナログ信号Ｖｉｎの入力ラインに接続され、他端が第３のアナログ信号（Ｖｉｎ−Ｖｒ／２）を出力するための第３の出力ノードＮＤ１３に接続されている。
第４のキャパシタＣ１４は、一端が第２のアナログ信号（Ｖｉｎ−Ｖｒ）の入力ラインＬＩ１２に接続され、他端が第３のアナログ信号（Ｖｉｎ−Ｖｒ／２）を出力するための第３の出力ノードＮＤ１３に接続されている。
第１のスイッチＳＷ１１は、第１の出力ノードＮＤ１１と固定電位ＶＣとの間に接続されている。ここで、固定電位ＶＣはたとえば接地電位ＧＮＤである。
第２のスイッチＳＷ１２は、第２の出力ノードＮＤ１２と固定電位ＶＣとの間に接続されている。
第３のスイッチＳＷ１３は、第３の出力ノードＮＤ１３と固定電位ＶＣとの間に接続されている。
第１のスイッチＳＷ１１、第２のスイッチＳＷ１２、および第３のスイッチＳＷ１３は、第１のフェーズ信号Φ１がハイレベルの期間に導通状態（短絡状態）に保持され、ローレベルの期間に非導通状態（開放状態）に保持される。
【００７５】
第１のキャパシタＣ１１は、第１のスイッチＳＷ１１が導通状態のときに入力信号である第１のアナログ信号Ｖｉｎをサンプリングし、非導通状態のときにサンプリングした電圧Ｖｉｎが第１の出力ノードＮＤ１１側に発生し、その電圧信号を出力する。
第２のキャパシタＣ１２は、第２のスイッチＳＷ１２が導通状態のときに入力信号である第２のアナログ信号（Ｖｉｎ−Ｖｒ）をサンプリングし、非導通状態のときにサンプリングした電圧が第２の出力ノードＮＤ１２側に発生し、その電圧信号を出力する。
第３のキャパシタＣ１３は、第３のスイッチＳＷ１３が導通状態のときに入力信号である第１のアナログ信号Ｖｉｎをサンプリングし、非導通状態のときにサンプリングした電圧Ｖｉｎが第３の出力ノードＮＤ１３側に発生する。
第４のキャパシタＣ１４は、第３のスイッチＳＷ１３が導通状態のときに入力信号である第２のアナログ信号（Ｖｉｎ−Ｖｒ）をサンプリングし、非導通状態のときにサンプリングした電圧が第３の出力ノードＮＤ１３側に発生する。
このように、第３のキャパシタＣ１３および第４のキャパシタＣ１４は、第３のスイッチＳＷ１３が導通状態のときに入力信号をサンプリングし、非導通状態のときにサンプリングした各電圧が第３の出力ノードＮＤ１３側に発生する。そして、電圧が合成されて第３の出力ノードＮＤ１３から出力される。
【００７６】
比較部２２は、信号入力ラインＬＩ１１およびＬＩ１２を介して第１のアナログ信号Ｖｉｎおよび第２のアナログ信号（Ｖｉｎ−Ｖｒ）を入力する。
比較部２２は、第１のアナログ信号の電圧値Ｖｉｎと第２のアナログ信号の電圧値（Ｖｉｎ−Ｖｒ）とを加算して、その信号（２Ｖｉｎ−Ｖｒ）が０より高いか低いかを比較する。
実質的に、比較部２２は、第１のアナログ信号の電圧値Ｖｉｎから第２のアナログ信号の中間電圧値Ｖｒ／２を減算した電圧値（Ｖｉｎ−Ｖｒ／２）と０Ｖ（基準電圧値）とを比較する。
比較部２２は、その比較結果に応じた値のデジタルデータＤＳをデジタルデータ出力端子ＴＤ１１から出力する。
比較部２２は、比較結果に応じて切替部２５における信号生成部２１から出力される第１のアナログ信号Ｖｉｎ、第２のアナログ信号（Ｖｉｎ−Ｖｒ）、および第３のアナログ信号（Ｖｉｎ−Ｖｒ／２）の出力部に対する供給経路および信号の切り替え制御を行う。
すなわち、比較部２２は、比較結果に応じて、第１のアナログ信号Ｖｉｎ、第２のアナログ信号（Ｖｉｎ−Ｖｒ）、および第３のアナログ信号（Ｖｉｎ−Ｖｒ／２）の第１の出力部２３および第２の出力部２４に対する供給経路および信号の切り替え制御を行う。
【００７７】
比較部２２は、第１のアナログ信号の電圧値Ｖｉｎと第２のアナログ信号の電圧値（Ｖｉｎ−Ｖｒ）とを加算した電圧値（２Ｖｉｎ−Ｖｒ）が０より低い第１の比較結果を得た場合には値（データ）０のデジタルデータＤＳをデジタルデータ出力端子ＴＤ１１から出力する。
比較部２２は、電圧値（２Ｖｉｎ−Ｖｒ）が０より高い第２の比較結果を得た場合には値（データ）１のデジタルデータＤＳをデジタルデータ出力端子ＴＤ１１から出力する。
【００７８】
比較部２２は、第１の比較結果が得られた場合、次のように切替部２５を切り替え制御する。
この場合、比較部２２は、信号生成部２１から出力される第１のアナログ信号Ｖｉｎが第１の残差信号として第１の出力部２３に入力し、第３のアナログ信号（Ｖｉｎ−Ｖｒ／２）が第２の残差信号として第２の出力部２４に入力するように切替部２５を制御する。
比較部２２は、第２の比較結果が得られた場合、次のように切替部２５を切り替え制御する。
この場合、信号生成部２１から出力される第３のアナログ信号（Ｖｉｎ−Ｖｒ／２）が第１の残差信号として第１の出力部２３に入力し、第２のアナログ信号（Ｖｉｎ−Ｖｒ）が第２の残差信号として第２の出力部２４に入力するように切替部２５を制御する。
【００７９】
図１７の比較部２２は、比較器ＣＭＰ１１、制御部ＣＴＬ１１、第５のキャパシタＣ１５、第６のキャパシタＣ１６、第４のスイッチＳＷ１４、および比較器ＣＭＰ１１の入力ノードＮＤ１４、出力ノードＮＤ１５を有する。
なお、本実施形態においては、第５のキャパシタＣ１５および第６のキャパシタＣ１６の容量値は１Ｃ’に設定される。
【００８０】
第５のキャパシタＣ１５は、一端が第１のアナログ信号Ｖｉｎの入力ラインＬＩ１１に接続され、他端が比較器ＣＭＰ１１の入力ノードＮＤ１４に接続されている。
第６のキャパシタＣ１６は、一端が第２のアナログ信号（Ｖｉｎ−Ｖｒ）の入力ラインＬＩ１２に接続され、他端が比較器ＣＭＰ１１の入力ノードＮＤ１４に接続されている。
第４のスイッチＳＷ１４は、比較器ＣＭＰ１１の入力ノードＮＤ１４と固定電位ＶＣとの間に接続されている。
第４のスイッチＳＷ１４は、第１のフェーズ信号Φ１とは逆相の第２のフェーズ信号Φ２がハイレベルの期間に導通状態（短絡状態）に保持され、ローレベルの期間に非導通状態（開放状態）に保持される。
第４のスイッチＳＷ１４は、第２のフェーズ信号Φ２がハイレベルの期間に導通状態（短絡状態）に保持され、ローレベルの期間に非導通状態（開放状態）に保持される。
【００８１】
ここで逆相とは、第１のフェーズ信号Φ１がハイレベルのとき第２のフェーズ信号Φ２はローレベルをとり、第１のフェーズ信号Φ１がローレベルのとき第２のフェーズ信号Φ２はハイレベルをとるような、位相が１８０°ずれているような関係をいう。
【００８２】
第５のキャパシタＣ１５は、第４のスイッチＳＷ１４が導通状態のときに入力信号である第１のアナログ信号Ｖｉｎをサンプリングし、所定のタイミングでサンプリングした電圧Ｖｉｎが比較器ＣＭＰ１１の入力ノードＮＤ１４側に発生する。
第６のキャパシタＣ１６は、第４のスイッチＳＷ１４が導通状態のときに入力信号である第２のアナログ信号（Ｖｉｎ−Ｖｒ）をサンプリングし、所定のタイミングでサンプリングした電圧が比較器ＣＭＰ１１の入力ノードＮＤ１４側に発生する。
このように、第５のキャパシタＣ１５および第６のキャパシタＣ１６は、第４のスイッチＳＷ１４が導通状態のときに入力信号をサンプリングし、所定のタイミングでサンプリングした各電圧が比較器ＣＭＰ１１の入力ノードＮＤ１４側に発生する。そして、電圧が合成されて比較器ＣＭＰ１１に供給される。
【００８３】
比較器ＣＭＰ１１は、入力される合成信号電圧（Ｖｉｎ＋Ｖｉｎ−Ｖｒ）と０とを比較する。
比較器ＣＭＰ１１は、第１の比較結果（Ｖｉｎ＋Ｖｉｎ−Ｖｒ）＜０を得た場合は第１のデジタルデータ０を、出力ノードＮＤ１５を介してデジタルデータ出力端子ＴＤ１１および制御部ＣＴＬ１１に出力する。
比較器ＣＭＰ１１は、第２の比較結果（Ｖｉｎ＋Ｖｉｎ−Ｖｒ）＞０を得た場合は第２のデジタルデータ１を、出力ノードＮＤ１５を介してデジタルデータ出力端子ＴＤ１１および制御部ＣＴＬ１１に出力する。
本第１の実施形態においては、比較器ＣＭＰ１１は、第１のフェーズ信号Φ１がハイレベルからローレベルに切り替わるタイミングで比較動作を行う。
【００８４】
制御部ＣＴＬ１１は、比較器ＣＭＰ１１から第１のデジタルデータ０を受けると、比較の結果として第１の比較結果（Ｖｉｎ＋Ｖｉｎ−Ｖｒ）＜０が得られたものと判断し、第１の制御信号Ｓ１１および第２の制御信号Ｓ１２により切替部２５を次のように制御する。
制御部ＣＴＬ１１は、信号生成部２１から出力される第１のアナログ信号Ｖｉｎが第１の出力部２３に入力し、第３のアナログ信号（Ｖｉｎ−Ｖｒ／２）が第２の出力部２４に入力するように切替部２５を制御する。
本第１の実施形態において、制御部ＣＴＬ１１は、第２のフェーズ信号Φ２がローレベルからハイレベルになるときに、第１の制御信号Ｓ１１および第２の制御信号Ｓ１２のいずれをアクティブのハイレベルで出力するかを判定する。制御部ＣＴＬ１１は、第２のフェーズ信号Φ２がハイレベルの区間で、第１の制御信号Ｓ１１および第２の制御信号Ｓ１２が、ハイレベルとローレベルを相補的にとるように切替部２５に出力する。
【００８５】
制御部ＣＴＬ１１は、比較器ＣＭＰ１１から第２のデジタルデータ１を受けると、比較の結果として第２の比較結果（Ｖｉｎ＋Ｖｉｎ−Ｖｒ）＞０が得られたものと判断し、第１の制御信号Ｓ１１および第２の制御信号Ｓ１２により切替部２５を次のように制御する。
制御部ＣＴＬ１１は、信号生成部２１から出力される第３のアナログ信号（Ｖｉｎ−Ｖｒ／２）が第１の出力部２３に入力し、第２のアナログ信号（Ｖｉｎ−Ｖｒ）が第２の出力部２４に入力するように切替部２５を制御する。
制御部ＣＴＬ１１は、第２のフェーズ信号Φ２がローレベルからハイレベルになるときに、第１の制御信号Ｓ１１および第２の制御信号Ｓ１２のいずれをアクティブのハイレベルで出力するかを判定する。
【００８６】
第１の出力部２３は、切替部２５を通して供給される第１の残差信号Ｖｉｎまたは（Ｖｉｎ−Ｖｒ／２）を第１の増幅器ＡＭＰ１１で所定の増幅率をもって増幅して第１のアナログ信号出力端子ＴＯ１１から出力する。
【００８７】
図１７の第１の出力部２３は、第１の増幅器（アンプ）ＡＭＰ１１、第１の入力ノードＮＤ１６、および第９のスイッチＳＷ１９を有する。
第１の増幅器ＡＭＰ１１は、切替部２５を通して第１の入力ノードＮＤ１６に供給される第１の残差信号Ｖｉｎまたは（Ｖｉｎ−Ｖｒ／２）を所定の増幅率（ゲイン）Ａをもって増幅して第１のアナログ信号出力端子ＴＯ１１から出力する。
第９のスイッチＳＷ１９は、第１の入力ノードＮＤ１６と固定電位ＶＣとの間に接続されている。
第９のスイッチＳＷ１９は、第１のフェーズ信号Φ１がハイレベルの期間に導通状態（短絡状態）に保持され、ローレベルの期間に非導通状態（開放状態）に保持される。
第９のスイッチＳＷ１９が導通状態のときは、第１の入力ノードＮＤ１６が信号生成部２１の第１の出力ノードＮＤ１１および第３の出力ノードＮＤ１３と非接続状態となっており、第１の増幅器ＡＭＰ１１に入力信号がない状態にリセットとする。
【００８８】
第２の出力部２４は、切替部２５を通して供給される第２の残差信号（Ｖｉｎ−Ｖｒ／２）または（Ｖｉｎ−Ｖｒ）を所定の第１の増幅器ＡＭＰ１２で増幅率Ａをもって増幅して第２のアナログ信号出力端子ＴＯ１２から出力する。
【００８９】
図１７の第２の出力部２４は、第２の増幅器（アンプ）ＡＭＰ１２、第２の入力ノードＮＤ１７、および第１０のスイッチＳＷ２０を有する。
第２の増幅器ＡＭＰ１２は、切替部２５を通して第２の入力ノードＮＤ１７に供給される第２の残差信号（Ｖｉｎ−Ｖｒ／２）または（Ｖｉｎ−Ｖｒ）を所定の増幅率（ゲイン）Ａをもって増幅して第２のアナログ信号出力端子ＴＯ１２から出力する。
第１０のスイッチＳＷ２０は、第２の入力ノードＮＤ１７と固定電位ＶＣとの間に接続されている。
第１０のスイッチＳＷ２０は、第１のフェーズ信号Φ１がハイレベルの期間に導通状態（短絡状態）に保持され、ローレベルの期間に非導通状態（開放状態）に保持される。
第１０のスイッチＳＷ２０が導通状態のときは、第２の入力ノードＮＤ１７が信号生成部２１の第２の出力ノードＮＤ１２および第３の出力ノードＮＤ１３と非接続状態となっており、第２の増幅器ＡＭＰ１２に入力信号がない状態にリセットとする。
【００９０】
切替部２５は、比較部２２の比較結果に応じて、信号生成部２１による第１のアナログ信号Ｖｉｎ、第２のアナログ信号（Ｖｉｎ−Ｖｒ）、第３のアナログ信号（Ｖｉｎ−Ｖｒ／２）の第１の出力部２３および第２の出力部２４への入力を切り替える。
【００９１】
切替部２５は、比較部２２の制御信号Ｓ１１，Ｓ１２を受けて次のような切り替えを行う。
切替部２５は、比較部２２で第１の比較結果が得られた場合、信号生成部２１による第１のアナログ信号Ｖｉｎを第１の残差信号として第１の出力部２３に入力させる。そして、切替部２５は、第３のアナログ信号（Ｖｉｎ−Ｖｒ／２）を第２の残差信号として第２の出力部２４に入力させる。
切替部２５は、比較部２２で第２の比較結果が得られた場合、信号生成部２１による第３のアナログ信号（Ｖｉｎ−Ｖｒ／２）を第１の残差信号とし第１の出力部２３に入力させる。そして、切替部２５は、第２のアナログ信号（Ｖｉｎ−Ｖｒ）を第２の残差信号として第２の出力部２４に入力させる。
【００９２】
図１７の切替部２５は、第５のスイッチＳＷ１５、第６のスイッチＳＷ１６、第７のスイッチＳＷ１７、および第８のスイッチＳＷ１８を有する。
【００９３】
第５のスイッチＳＷ１５は、信号生成部２１の第１の出力ノードＮＤ１１と第１の出力部２３に第１の残差信号を入力する第１の入力ノードＮＤ１６との間に接続されている。
第６のスイッチＳＷ１６は、信号生成部２１の第２の出力ノードＮＤ１２と第２の出力部２４に第２の残差信号を入力する第２の入力ノードＮＤ１７との間に接続されている。
第７のスイッチＳＷ１７は、信号生成部２１の第３の出力ノードＮＤ１３と第１の出力部２３に第１の残差信号を入力する第１の入力ノードＮＤ１６との間に接続されている。
第８のスイッチＳＷ１８は、信号生成部２１の第３の出力ノードＮＤ１３と第２の出力部２４に第２の残差信号を入力する第２の入力ノードＮＤ１７との間に接続されている。
【００９４】
第５のスイッチＳＷ１５および第８のスイッチＳＷ１８は、比較部２２により出力される制御信号Ｓ１１に応じて導通状態と非導通状態が切り替えられる。
第６のスイッチＳＷ１６および第７のスイッチＳＷ１７は、比較部２２により出力される制御信号Ｓ１２に応じて導通状態と非導通状態が切り替えられる。
比較部２２において第１の比較結果が得られた場合には、制御信号Ｓ１１により第５のスイッチＳＷ１５および第８のスイッチＳＷ１８が導通状態に保持され、制御信号Ｓ１２により第６のスイッチＳＷ１６および第７のスイッチＳＷ１７が非導通状態に保持される。
比較部２２において第２の比較結果が得られた場合には、制御信号Ｓ１１により第５のスイッチＳＷ１５および第８のスイッチＳＷ１８が非導通状態に保持され、制御信号Ｓ１２により第６のスイッチＳＷ１６および第７のスイッチＳＷ１７が導通状態に保持される。
【００９５】
なお、比較部２２による制御信号Ｓ１１，Ｓ１２は、第２のフェーズ信号Φ２と同相の信号として供給される。
したがって、比較部２２において、第４のスイッチＳＷ１４が導通状態となって第１のアナログ信号Ｖｉｎおよび第２のアナログ信号（Ｖｉｎ−Ｖｒ）をサンプリングして比較判定する期間と同じ期間で切替部２５の２つのスイッチが導通状態に保持される。
このとき、信号生成部２１は、第１のスイッチＳＷ１１、第２のスイッチＳＷ１２、および第３のスイッチＳＷ１３が非導通状態に保持され、サンプリングした電圧の出力状態に保持されている。
そして、第１の出力部２３の第９のスイッチＳＷ１９および第２の出力部２４の第１０のスイッチＳＷ１０は、第１のフェーズ信号Φ１により非導通状態に保持され、第１の増幅器ＡＭＰ１１、第２の増幅器ＡＭＰ１２に信号入力可能状態となっている。
【００９６】
図１８（Ａ）および（Ｂ）は、図１７の１ビットＡＤ変換ステージの動作の基本概念を説明するための図である。
【００９７】
ＡＤ変換ステージ２０は、比較部２２で図１８（Ａ）に示すように、比較結果に応じたデジタルデータを出力する。
すなわち、ＡＤ変換ステージ２０は、２つの入力アナログ信号である第１のアナログ信号Ｖｉｎと第２のアナログ信号（Ｖｉｎ−Ｖｒ）の大きさ｜Ｖｉｎ｜と｜Ｖｉｎ−Ｖｒ｜を比較し、比較結果に応じてデジタルデータ０または１を出力する。
その方法として、本実施形態においては、第１のアナログ信号Ｖｉｎと第２のアナログ信号（Ｖｉｎ−Ｖｒ）を加算し、信号（Ｖｉｎ＋（Ｖｉｎ−Ｖｒ）＝２Ｖｉｎ−Ｖｒ）を得る。
そして、その信号（２Ｖｉn−Ｖｒ）が０より大きい（高い）か、小さい（低い）かを比較器ＣＭＰ１１で比較判断し、デジタルデータ０，１のどちらかを出力する。
【００９８】
そして、本ＡＤ変換ステージ２０は、比較部２２の比較結果は２つのアナログ信号出力にも適用する。
すなわち、ＡＤ変換ステージ２０で、第１のデジタルデータ０を出力する第１の比較結果が得られた場合、図１８（Ｂ）に示すように領域に合わせてアナログ信号出力は第１のアナログ信号Ｖｉｎと第３のアナログ信号（Ｖｉｎ−Ｖｒ／２）が選択されて出力される。
ＡＤ変換ステージ２０で、第２のデジタルデータ１を出力する第２の比較結果が得られた場合、図１８（Ｂ）に示すように領域に合わせてアナログ信号出力は第３のアナログ信号（Ｖｉｎ−Ｖｒ／２）と第２のアナログ信号（Ｖｉｎ−Ｖｒ）が選択されて出力される。
【００９９】
次に、図１７の１ビットＡＤ変換ステージの動作を図１９から図２２に関連付けて説明する。
【０１００】
基本的に、第１のフェーズ信号Φ１がアクティブで第２のフェーズ信号Φ２が非アクティブの第１のフェーズ動作、および第２のフェーズ信号Φ２がアクティブで第１のフェーズ信号Φ１が非アクティブの第２のフェーズ動作が行われる。
なお、ここで、第１のフェーズ信号Φ１または第２のフェーズ信号がアクティブとは、一例としてハイレベルに設定されるときをいい、非アクティブとはローレベルに設定されているときをいう。
【０１０１】
図１９（Ａ）および（Ｂ）は、図１７の１ビットＡＤ変換ステージの動作を説明するための図であって、各フェーズにおける動作概要を示す図である。
図１９（Ａ）は同相で導通状態および非導通状態にフェーズ駆動される信号生成部２１の第１から第３のスイッチＳＷ１１〜ＳＷ１３、第１および第２の出力部２３，２４の第９のスイッチＳＷ１９および第１０のスイッチＳＷ２０の状態を示している。
図１９（Ｂ）は信号生成部２１の各スイッチＳＷ１１〜ＳＷ１３、第１および第２の出力部の各スイッチＳＷ１９，ＳＷ２０と逆相でフェーズ駆動される切替部２５の第５から第８のスイッチＳＷ１５〜ＳＷ１８の状態を示している。
なお、図１９（Ａ）および（Ｂ）においては、導通状態を「ＯＮ」、非導通状態を「ＯＦＦ」として示している。
また、図１９（Ａ）においてＣｓはサンプリング用キャパシタを示し、信号生成部２１の第１から第４のキャパシタＣ１１〜Ｃ１４を示している。
【０１０２】
図２０は、図１７の１ビットＡＤ変換ステージの第１のフェーズの動作を説明するための図である。
図２１は、図１７の１ビットＡＤ変換ステージの第２のフェーズの動作を説明するための図であって、第１の比較結果を得た場合の動作を説明するための図である。
図２２は、図１７の１ビットＡＤ変換ステージの第２のフェーズの動作を説明するための図であって、第２の比較結果を得た場合の動作を説明するための図である。
【０１０３】
［第１のフェーズの動作］
第１のフェーズにおいては、第１のフェーズ信号Φ１がアクティブのハイレベルで信号生成部２１、第１の出力部２３、および第２の出力部２４に供給される。
このとき、第２のフェーズ信号Φ２が非アクティブのローレベルで比較部２２に供給される。
これに伴い、信号生成部２１の第１のスイッチＳＷ１１、第２のスイッチＳＷ１２、第３のスイッチＳＷ１３、第１の出力部２３の第９のスイッチＳＷ１９、および第２の出力部２４の第１０のスイッチＳＷ２０が導通状態（ＯＮ）となる。
一方、比較部２２の第４のスイッチＳＷ１４は非導通状態（ＯＦＦ）となる。
信号生成部２１において、第１から第３のスイッチＳＷ１１〜ＳＷ１３が導通状態となったことに伴い、サンプリング容量Ｃｓに入力される第１のアナログ信号Ｖｉｎおよび第２のアナログ信号（Ｖｉｎ−Ｖｒ）がサンプリングされる。
具体的には、サンプリング容量Ｃｓである第１および第３のキャパシタＣ１１，Ｃ１２に第１のアナログ信号Ｖｉｎがサンプリングされ、第２および第４のキャパシタＣ１２，Ｃ１４に第２のアナログ信号（Ｖｉｎ−Ｖｒ）がサンプリングされる。
また、第１および第２の出力部２３，２４の第９および第１０のスイッチＳＷ１９，ＳＷ２０が導通状態になったことに伴い、第１の増幅器ＡＭＰ１１および第２の増幅器ＡＭＰ１２がリセットされる。
【０１０４】
［第２のフェーズの動作］
第２のフェーズにおいては、第２のフェーズ信号Φ２がアクティブのハイレベルで比較部２２に供給される。
このとき、第１のフェーズ信号Φ１が非アクティブのローレベルで信号生成部２１、第１の出力部２３、および第２の出力部２４に供給される。
これに伴い、比較部２２の第４のスイッチＳＷ１４は導通状態（ＯＮ）となる。
一方、信号生成部２１の第１のスイッチＳＷ１１、第２のスイッチＳＷ１２、第３のスイッチＳＷ１３、第１の出力部２３の第９のスイッチＳＷ１９、および第２の出力部２４の第１０のスイッチＳＷ２０が非導通状態（ＯＦＦ）となる。
比較部２２において、第４のスイッチＳＷ１４が導通状態となることに伴い、第５のキャパシタＣ１５および第６のキャパシタＣ１６で第１のアナログ信号Ｖｉｎおよび第２のアナログ信号（Ｖｉｎ−Ｖｒ）がサンプリングされる。そして、所定のタイミングでサンプリングした各電圧が比較器ＣＭＰ１１の入力ノードＮＤ１４側に発生する。
また、信号生成部２１は、第１のスイッチＳＷ１１、第２のスイッチＳＷ１２、および第３のスイッチＳＷ１３が非導通状態になったことに伴い、サンプリングした電圧Ｖが第１から第３の出力ノードＮＤ１１〜ＮＤ１３側に発生し、電圧信号の出力可能状態にある。
【０１０５】
そして、比較部２２では電圧が合成されて比較器ＣＭＰ１１に供給される。
この場合、比較器ＣＭＰ１１は、第１のフェーズ信号Φ１がハイレベルからローレベルに切り替わるタイミングで比較動作を行う。
比較器ＣＭＰ１１は、この比較動作において、入力される合成信号電圧（Ｖｉｎ＋Ｖｉｎ−Ｖｒ）と０Ｖとを比較する。
比較器ＣＭＰ１１は、第１の比較結果（Ｖｉｎ＋Ｖｉｎ−Ｖｒ）＜０を得た場合は第１のデジタルデータ０を、出力ノードＮＤ１５を介してデジタルデータ出力端子ＴＤ１１および制御部ＣＴＬ１１に出力する。
比較器ＣＭＰ１１は、第２の比較結果（Ｖｉｎ＋Ｖｉｎ−Ｖｒ）＞０を得た場合はデジタルデータ１を、出力ノードＮＤ１５を介してデジタルデータ出力端子ＴＤ１１および制御部ＣＴＬ１１に出力する。
そして、制御部ＣＴＬ１１は、入力信号により第２のフェーズ信号Φ２がローレベルからハイレベルになるときに、第１の制御信号Ｓ１１および第２の制御信号Ｓ１２のいずれをアクティブのハイレベルで出力するかを判定する。
【０１０６】
制御部ＣＴＬ１１は、比較器ＣＭＰ１１から第１のデジタルデータ０を受けると、比較の結果として第１の比較結果（Ｖｉｎ＋Ｖｉｎ−Ｖｒ）＜０が得られたものと判断し、第１の制御信号Ｓ１１および第２の制御信号Ｓ１２により切替部２５を次のように制御する。
制御部ＣＴＬ１１は、第１の制御信号Ｓ１１をアクティブのハイレベルに設定し、第２の制御信号Ｓ１２を非アクティブのローレベルに設定する。
これにより、図２１に示すように、切替部２５において、第５のスイッチＳＷ１５および第８のスイッチが導通状態（ＯＮ）に保持され、第６のスイッチＳＷ１６および第７のスイッチＳＷ１７が非導通状態（ＯＦＦ）に保持される。
これに伴い、信号生成部２１から出力される第１のアナログ信号Ｖｉｎが第１の出力部２３の第１の増幅器ＡＭＰ１１に入力し、第３のアナログ信号（Ｖｉｎ−Ｖｒ／２）が第２の出力部２４の第２の増幅器ＡＭＰ１２に入力する。
第１の増幅器ＡＭＰ１１は、切替部２５を通して供給される第１の残差信号Ｖｉｎを所定の増幅率Ａをもって増幅して、信号Ａ×Ｖｉｎを第１のアナログ信号出力端子ＴＯ１１から出力する。
第２の増幅器ＡＭＰ１２は、切替部２５を通して供給される第２の残差信号（Ｖｉｎ−Ｖｒ／２）を所定の増幅率Ａをもって増幅して、信号Ａ×（Ｖｉｎ−Ｖｒ／２）を第２のアナログ信号出力端子ＴＯ１２から出力する。
【０１０７】
制御部ＣＴＬ１１は、比較器ＣＭＰ１１から第２のデジタルデータ１を受けると、比較の結果として第２の比較結果（Ｖｉｎ＋Ｖｉｎ−Ｖｒ＞０が得られたものと判断し、第１の制御信号Ｓ１１および第２の制御信号Ｓ１２により切替部２５を次のように制御する。
制御部ＣＴＬ１１は、第２の制御信号Ｓ１２をアクティブのハイレベルに設定し、第１の制御信号Ｓ１１を非アクティブのローレベルに設定する。
これにより、図２２に示すように、切替部２５において、第６のスイッチＳＷ１６および第７のスイッチが導通状態（ＯＮ）に保持され、第５のスイッチＳＷ１５および第８のスイッチＳＷ１８が非導通状態（ＯＦＦ）に保持される。
これに伴い、信号生成部２１から出力される第３のアナログ信号（Ｖｉｎ−Ｖｒ／２）が第１の出力部２３の第１の増幅器ＡＭＰ１１に入力し、第２のアナログ信号（Ｖｉｎ−Ｖｒ）が第２の出力部２４の第２の増幅器ＡＭＰ１２に入力する。
第１の増幅器ＡＭＰ１１は、切替部２５を通して供給される第１の残差信号（Ｖｉｎ−Ｖｒ／２）を所定の増幅率Ａをもって増幅して、信号Ａ×（Ｖｉｎ−Ｖｒ／２）を第１のアナログ信号出力端子ＴＯ１１から出力する。
第２の増幅器ＡＭＰ１２は、切替部２５を通して供給される第２の残差信号（Ｖｉｎ−Ｖｒ）を所定の増幅率Ａをもって増幅して、信号Ａ×（Ｖｉｎ−Ｖｒ）を第２のアナログ信号出力端子ＴＯ１２から出力する。
【０１０８】
以上のように、図１７のＡＤ変換ステージ２０は、２つのアナログ入力電圧Ｖｉｎ，（Ｖｉｎ−Ｖｒ）そのものから生成された比較対象値（閾値）をもとに比較を行う。またアナログ残差信号も同様に２つのアナログ入力電圧そのものから生成される。
これにより、ＡＤ変換器１０Ｄの中で、正確な絶対値を必要とする部分が存在しない。
なお、増幅器ＡＭＰ１１，ＡＭＰ１２の増幅率（ゲイン）はゲイン制御部４０で制御されるが、キャパシタ演算もオープンループで行っているため（クローズループを使用していないため）、増幅器をシンプルな差動アンプで構成することができる。
【０１０９】
以上、１つの１ビットＡＤ変換ステージ２０の具体的な構成および機能の一例について説明した。
以下では、複数（ここでは２）のＡＤ変換ステージ２０を縦続接続した２ビットのＡＤ変換器の構成および動作について説明する。
ここでは、理解を容易にするため、初段および２段目のＡＤ変換ステージ２０−１．２０−２を縦続接続し、２ビットＡＤ変換器を構成した場合を例に説明する。
【０１１０】
図２３は、図１７のＡＤ変換ステージを２つ縦続接続して形成される２ビットＡＤ変換器の構成例を示すブロック図である。
図２４は、図１７のＡＤ変換ステージを２つ縦続接続して形成される２ビットＡＤ変換器の構成例を示す回路図である。
【０１１１】
本２ビットＡＤ変換器１０Ｅは、図１７の１ビットＡＤ変換ステージを２つ縦続接続して２ビットＡＤ変換器として形成されている。
本例においては、オープンループアンプとオープンループキャパシタ演算を用いたオープンループパイプライン方式ＡＤ変換器が形成されている。
【０１１２】
ＡＤ変換器１０Ｅにおいて、１段目のＡＤ変換ステージ２０−１は図１７の１ビットＡＤ変換ステージと同様の構成を有し、同様の作用効果を奏する。
２段目のＡＤ変換ステージ２０−２は、構成自体は１段目のＡＤ変換ステージ２０−１と同様の構成を有する。
ただし、１段目のＡＤ変換ステージ２０−１の第１および第２の出力部２３−１，２４−１の増幅器ＡＭＰ１１−１，ＡＭＰ１２−１の増幅率はＡ１に設定されている。そして、２段目のＡＤ変換ステージ２０−２の第１および第２の出力部２３−２，２４−２の増幅器ＡＭＰ１１−２，ＡＭＰ１２−２の増幅率はＡ２に設定されている。
【０１１３】
そして、ＡＤ変換器１０Ｅにおいて、１段目のＡＤ変換ステージ２０−１の第１のアナログ信号出力端子ＴＯ１１−１が２段目のＡＤ変換ステージ２０−２の第１のアナログ信号入力端子ＴＩ１１−２に接続されている。
同様に、ＡＤ変換器１０Ｅにおいて、１段目のＡＤ変換ステージ２０−１の第２のアナログ信号出力端子ＴＯ１２−１が２段目のＡＤ変換ステージ２０−２の第２のアナログ信号入力端子ＴＩ１２−２に接続されている。
したがって、２段目のＡＤ変換ステージ２０−２には、第１のアナログ信号として（Ａ１×Ｖｉｎ）または｛Ａ１×（Ｖｉｎ−Ｖｒ／２）｝が第１のアナログ信号入力端子ＴＩ１１−２から入力される。
同様に、２段目のＡＤ変換ステージ２０−２には、第２のアナログ信号として｛Ａ１×（Ｖｉｎ−Ｖｒ／２）または｛Ａ１×（Ｖｉｎ−Ｖｒ）｝が第２のアナログ信号入力端子ＴＩ１２−２から入力される。
【０１１４】
１段目のＡＤ変換ステージ２０−１の動作については第１の実施形態において詳細に説明したことから、ここではその説明は省略する。基本的に異なるのは増幅器率がＡ１からＡ２に変更となっている点である。
上述したように、２段目のＡＤ変換ステージ２０−２の動作は、基本的に第１の実施形態と同様であるが、入力アナログ信号とアナログ信号出力が変わる。
したがって、ここでは、２段目のＡＤ変換ステージ２０−２の動作を比較部２２−２および２つのアナログ信号出力を中心に説明する。
【０１１５】
２段目のＡＤ変換ステージ２０−２の比較部２２−２において、第５のキャパシタＣ１５は第４のスイッチＳＷ１４が導通状態のときに入力信号である第１のアナログ信号（Ａ１×Ｖｉｎ）または｛Ａ１×（Ｖｉｎ−Ｖｒ／２）｝をサンプリングする。そして、所定のタイミングでサンプリングした電圧（Ａ１×Ｖｉｎ）または｛Ａ１×（Ｖｉｎ−Ｖｒ／２）｝が比較器ＣＭＰ１１の入力ノードＮＤ１４側に発生する。
第６のキャパシタＣ１６は、第４のスイッチＳＷ１４が導通状態のときに入力信号である第２のアナログ信号｛Ａ１×（Ｖｉｎ−Ｖｒ／２）または｛Ａ１×（Ｖｉｎ−Ｖｒ）｝をサンプリングする。そして、所定のタイミングでサンプリングした電圧｛Ａ１×（Ｖｉｎ−Ｖｒ／２）または｛Ａ１×（Ｖｉｎ−Ｖｒ）｝が比較器ＣＭＰ１１の入力ノードＮＤ１４側に発生する。
このように、第５のキャパシタＣ１５および第６のキャパシタＣ１６は、第４のスイッチＳＷ１４が導通状態のときに入力信号をサンプリングし、所定のタイミングでサンプリングした各電圧が比較器ＣＭＰ１１の入力ノードＮＤ１４側に発生する。そして、電圧が合成されて比較器ＣＭＰ１１に供給される。
この場合、合成信号電圧としては、｛（Ａ１×Ｖｉｎ）＋Ａ１×（Ｖｉｎ−Ｖｒ／２）｝、および｛Ａ１×（Ｖｉｎ−Ｖｒ／２）＋Ａ１×（Ｖｉｎ−Ｖｒ）｝のいずれかとなる。
【０１１６】
比較部２２−２において、比較器ＣＭＰ１１は、入力される合成信号電圧｛（Ａ１×Ｖｉｎ）＋Ａ１×（Ｖｉｎ−Ｖｒ／２）｝と０Ｖとを比較する。
比較器ＣＭＰ１１は、第１の比較結果｛（Ａ１×Ｖｉｎ）＋Ａ１×（Ｖｉｎ−Ｖｒ／２）｝＜０を得た場合はデジタルデータ０を、出力ノードＮＤ１５を介してデジタルデータ出力端子ＴＤ１１−２および制御部ＣＴＬ１１−２に出力する。
比較器ＣＭＰ１１は、第２の比較結果｛（Ａ１×Ｖｉｎ）＋Ａ１×（Ｖｉｎ−Ｖｒ／２）｝＞０を得た場合はデジタルデータ１を、出力ノードＮＤ１５を介してデジタルデータ出力端子ＴＤ１１−２および制御部ＣＴＬ１１−２に出力する。
本ＡＤ変換器１０Ｅにおいては、２段目のＡＤ変換ステージ２０−２の比較器ＣＭＰ１１は、第２のフェーズ信号Φ２がハイレベルからローレベルに切り替わるタイミングで比較動作を行う。
なお、本ＡＤ変換器１０Ｅにおいては、１段目のＡＤ変換ステージ２０−１の比較器ＣＭＰ１１は、第１のフェーズ信号Φ１がハイレベルからローレベルに切り替わるタイミングで比較動作を行う。
本ＡＤ変換器１０Ｅにおいては、パイプライン処理を採用していることから、１段目のＡＤ変換ステージ２０−１と２段目のＡＤ変換ステージ２０−２は逆相で動作するように第１のフェーズと第２のフェーズが制御される。
【０１１７】
制御部ＣＴＬ１１−２は、比較器ＣＭＰ１１からデジタルデータ０を受けると、比較の結果として第１の比較結果｛（Ａ１×Ｖｉｎ）＋Ａ１×（Ｖｉｎ−Ｖｒ／２）｝＜０が得られたものと判断する。そして、制御部ＣＴＬ１１−２は第１の制御信号Ｓ１１−２および第２の制御信号Ｓ１２−２により切替部２５−２を次のように制御する。
制御部ＣＴＬ１１−２は、信号生成部２１−２から出力される第１のアナログ信号Ａ１×Ｖｉｎが第１の出力部２３−２に入力し、第３のアナログ信号Ａ１×（Ｖｉｎ−Ｖｒ／４）が第２の出力部２４−２に入力するように切替部２５−２を制御する。
【０１１８】
制御部ＣＴＬ１１−２は、比較器ＣＭＰ１１からデジタルデータ１を受けると、比較の結果として第２の比較結果｛（Ａ１×Ｖｉｎ）＋Ａ１×（Ｖｉｎ−Ｖｒ／２）｝＞０が得られたものと判断する。そして、制御部ＣＴＬ１１−２は第１の制御信号Ｓ１１−２および第２の制御信号Ｓ１２−２により切替部２５−２を次のように制御する。
制御部ＣＴＬ１１−２は、信号生成部２１−２からの第３のアナログ信号Ａ１×（Ｖｉｎ−Ｖｒ／４）が第１の出力部２３−２に入力し、他の第３のアナログ信号Ａ１×（Ｖｉｎ−Ｖｒ／２）が第２の出力部２４−２に入力するように切替部２５−２を制御する。
制御部ＣＴＬ１１−２は、第１のフェーズ信号Φ１がローレベルからハイレベルになるときに、第１の制御信号Ｓ１１−２および第２の制御信号Ｓ１２−２のいずれをアクティブのハイレベルで出力するかを判定する。
一方、制御部ＣＴＬ１１−１は、第２のフェーズ信号Φ２がローレベルからハイレベルになるときに、第１の制御信号Ｓ１１−１および第２の制御信号Ｓ１２−１のいずれをアクティブのハイレベルで出力するかを判定する。
【０１１９】
第１の出力部２３−２は、切替部２５−２を通して供給される第１の残差信号Ａ１×ＶｉｎまたはＡ１×（Ｖｉｎ−Ｖｒ／４）を所定の増幅率Ａ２をもって増幅して第１のアナログ信号出力端子ＴＯ１１−２から出力する。
すなわち、第１の出力部２３−２は、第１の残差信号Ａ１×Ａ２×ＶｉｎまたはＡ１×Ａ２×（Ｖｉｎ−Ｖｒ／４）を第１のアナログ信号出力端子ＴＯ１１−２から出力する。
【０１２０】
第２の出力部２４−２は、切替部２５−２を通して供給される第２の残差信号Ａ１×（Ｖｉｎ−Ｖｒ／４）またはＡ１×（Ｖｉｎ−Ｖｒ／２）を所定の増幅率Ａ２をもって増幅して第２のアナログ信号出力端子ＴＯ１２から出力する。
すなわち、第２の出力部２４−２は、第２の残差信号Ａ１×Ａ２×（Ｖｉｎ−Ｖｒ／４）またはＡ１×Ａ２×（Ｖｉｎ−Ｖｒ／２）を第２のアナログ信号出力端子ＴＯ１２−２から出力する。
【０１２１】
または、比較部２２−２において、比較器ＣＭＰ１１は、入力される合成信号電圧｛Ａ１×（Ｖｉｎ−Ｖｒ／２）＋Ａ１×（Ｖｉｎ−Ｖｒ）｝と０Ｖとを比較する。
比較器ＣＭＰ１１は、第１の比較結果｛Ａ１×（Ｖｉｎ−Ｖｒ／２）＋Ａ１×（Ｖｉｎ−Ｖｒ）｝＜０を得た場合はデジタルデータ０を、出力ノードＮＤ１５を介してデジタルデータ出力端子ＴＤ１１−２および制御部ＣＴＬ１１−２に出力する。
比較器ＣＭＰ１１は、第２の比較結果｛Ａ１×（Ｖｉｎ−Ｖｒ／２）＋Ａ１×（Ｖｉｎ−Ｖｒ）｝＞０を得た場合はデジタルデータ１を、出力ノードＮＤ１５を介してデジタルデータ出力端子ＴＤ１１−２および制御部ＣＴＬ１１−２に出力する。
【０１２２】
制御部ＣＴＬ１１−２は、比較器ＣＭＰ１１からデジタルデータ０を受けると、比較の結果として第１の比較結果｛Ａ１×（Ｖｉｎ−Ｖｒ／２）＋Ａ１×（Ｖｉｎ−Ｖｒ）｝＜０が得られたものと判断する。そして、制御部ＣＴＬ１１−２は第１の制御信号Ｓ１１−２および第２の制御信号Ｓ１２−２により切替部２５−２を次のように制御する。
制御部ＣＴＬ１１−２は、信号生成部２１−２から出力される第１のアナログ信号Ａ１×（Ｖｉｎ−Ｖｒ／２）が第１の出力部２３−２に入力し、第３のアナログ信号Ａ１×（Ｖｉｎ−３Ｖｒ／４）が第２の出力部２４−２に入力するように切替部２５−２を制御する。
【０１２３】
制御部ＣＴＬ１１−２は、比較器ＣＭＰ１１からデジタルデータ１を受けると、比較の結果として第２の比較結果｛Ａ１×（Ｖｉｎ−Ｖｒ／２）＋Ａ１×（Ｖｉｎ−Ｖｒ）｝＞０が得られたものと判断する。そして、制御部ＣＴＬ１１−２は第１の制御信号Ｓ１１−２および第２の制御信号Ｓ１２−２により切替部２５−２を次のように制御する。
制御部ＣＴＬ１１−２は、信号生成部２１−２からの第３のアナログ信号Ａ１×（Ｖｉｎ−３Ｖｒ／４）が第１の出力部２３−２に入力し、第２のアナログ信号Ａ１×（Ｖｉｎ−Ｖｒ）が第２の出力部２４−２に入力するように切替部２５−２を制御する。
【０１２４】
第１の出力部２３−２は、切替部２５−２を通して供給される第１の残差信号Ａ１×（Ｖｉｎ−Ｖｒ／２）またはＡ１×（Ｖｉｎ−３Ｖｒ／４）を所定の増幅率Ａ２をもって増幅して第１のアナログ信号出力端子ＴＯ１１−２から出力する。
すなわち、第１の出力部２３−２は、第１の残差信号Ａ１×Ａ２×（Ｖｉｎ−Ｖｒ／２）またはＡ１×Ａ２×（Ｖｉｎ−３Ｖｒ／４）を第１のアナログ信号出力端子ＴＯ１１−２から出力する。
【０１２５】
第２の出力部２４−２は、切替部２５−２を通して供給される第２の残差信号Ａ１×（Ｖｉｎ−３Ｖｒ／４）またはＡ１×（Ｖｉｎ−Ｖｒ）を所定の増幅率Ａ２をもって増幅して第２のアナログ信号出力端子ＴＯ１２から出力する。
すなわち、第２の出力部２４−２は、第２の残差信号Ａ１×Ａ２×（Ｖｉｎ−３Ｖｒ／４）またはＡ１×Ａ２×（Ｖｉｎ−Ｖｒ）を第２のアナログ信号出力端子ＴＯ１２−２から出力する。
【０１２６】
この２ビットＡＤ変換器１０Ｅは、基本的に以下のような第１のアナログ信号Ｖｉｎと第１の基準電圧Ｖｒｔに相当するフルレンジ電圧Ｖｒとの大小（高低）の関係を条件に、２ビットのデジタルデータ出力および２つのアナログ信号出力を行う。
【０１２７】
すなわち、Ｖｉｎ＜Ｖｒ／４の場合、２つのデジタルデータ出力端子ＴＤ１１−１，ＴＤ１１−２からデジタルデータ００を出力する。
Ｖｒ／４＜Ｖｉｎ＜Ｖｒ／２の場合、２つのデジタルデータ出力端子ＴＤ１１−１，ＴＤ１１−２からデジタルデータ０１を出力する。
Ｖｒ／２＜Ｖｉｎ＜３Ｖｒ／４場合、２つのデジタルデータ出力端子ＴＤ１１−１，ＴＤ１１−２からデジタルデータ１０を出力する。
３Ｖｒ／４＜Ｖｉｎ＜Ｖｒの場合、２つのデジタルデータ出力端子ＴＤ１１−１，ＴＤ１１−２からデジタルデータ１１を出力する。
【０１２８】
また、２つのアナログ信号出力端子ＴＯ１１−２，ＴＯ１２−２から比較結果に応じて残差信号を出力する。
残差信号Ａ１×ＶｉｎとＡ１×（Ｖｉｎ−Ｖｒ／４）をＡ２倍で増幅して出力する。
または、残差信号Ａ１×（Ｖｉｎ−Ｖｒ／４）とＡ１×（Ｖｉｎ−Ｖｒ／２)をＡ２倍で増幅して出力する。
または、残差信号Ａ１×（Ｖｉｎ−Ｖｒ／２）とＡ１×(Ｖｉｎ−３Ｖｒ／４)をＡ２倍で増幅して出力する。
または、残差信号Ａ１×（Ｖｉｎ−３Ｖｒ／４）とＡ１×（Ｖｉｎ−Ｖｒ）をＡ２倍で増幅して出力する。
【０１２９】
たとえば、１段目のＡＤ変換ステージ２０−１のアナログ信号入力Ｖｉｎが０＜Ｖｉｎ＜Ｖｒ／２のとき、デジタルデータ出力端子ＴＤ１１−１からデジタルデータ０を出力する。そして、ＡＤ変換ステージ２０−１は、２つのアナログ信号出力端子ＴＯ１１−１，ＴＯ１２−１からは残差信号Ａ１×ＶｉｎとＡ１×（Ｖｉｎ−Ｖｒ／２）を出力する。
ここで、Ａ１×Ｖｉｎ＞Ａ１×(Ｖｉｎ−Ｖｒ／２)の場合、すなわち、Ｖｒ／４＜Ｖｉｎ＜Ｖｒ／２の場合、２段目のＡＤ変換ステージ２０−２は、デジタルデータ出力端子ＴＤ１１−２からデジタルデータ１を出力する。そして、ＡＤ変換ステージ２０−２は、２つのアナログ信号出力端子ＴＯ１１−１，ＴＯ１２−１からは残差信号Ａ２×Ａ１×（Ｖｉｎ−Ｖｒ／４）、Ａ２×Ａ１×（Ｖｉｎ−Ｖｒ／２)を出力する。
つまり、この２段構成のＡＤ変換器１０Ｅは２つのデジタル出力信号端子ＴＤ１１−１，ＴＤ１１−２から２ビットのデジタルデータ０１を出力する。
【０１３０】
また、前述したように、本２ビットＡＤ変換器１０Ｅにおいては、パイプライン処理を採用していることから、１段目のＡＤ変換ステージ２０−１と２段目のＡＤ変換ステージ２０−２は逆相で動作するように第１のフェーズと第２のフェーズが制御される。
以下に、このパイプライン動作について説明する。
図２４のＡＤ変換器１０Ｅにおいては、１段目のＡＤ変換ステージ２０−１において、信号生成部２１−１、第１の出力部２３−１、および第２の出力部２４−１は第１のフェーズでスイッチが導通してサンプリングやリセットを行う。１段目のＡＤ変換ステージ２０−１において、信号生成部２１−１、第１の出力部２３−１、および第２の出力部２４−１は第２のフェーズでサンプリング電圧の出力および入力を行う。
そして、１段目のＡＤ変換ステージ２０−１において、比較部２２−１および切替部２５−１は第２のフェーズで比較判定、並びに残差信号の第１の出力部２３−１および第２の出力部２４−１への供給制御を行う。
これに対して、２段目のＡＤ変換ステージ２０−２において、信号生成部２１−２、第１の出力部２３−２、および第２の出力部２４−２は第２のフェーズでスイッチが導通してサンプリングやリセットを行う。２段目のＡＤ変換ステージ２０−２において、信号生成部２１−２、第１の出力部２３−２、および第２の出力部２４−２は第１のフェーズでサンプリング電圧の出力および入力を行う。
そして、２段目のＡＤ変換ステージ２０−２において、比較部２２−２および切替部２５−２は第１のフェーズで比較判定、並びに残差信号の第１の出力部２３−２および第２の出力部２４−２への供給制御を行う。
【０１３１】
図２５（Ａ）および（Ｂ）は、図２４の２ビットＡＤ変換器のパイプライン動作を説明するための図であって、各フェーズにおける動作概要を示す図である。
図２５（Ａ）は、１段目のＡＤ変換ステージ２０−１の第１のフェーズと第２のフェーズの動作概要を示している。
図２５（Ｂ）は、２段目のＡＤ変換ステージ２０−２の第１のフェーズと第２のフェーズの動作概要を示している。
【０１３２】
図２４の２ビットＡＤ変換器１０Ｅのパイプライン動作を、図２５に関連付けて説明する。
第１のフェーズ信号Φ１がハイレベルのとき、１段目の１ビットＡＤ変換ステージ２０−１に関しては信号生成部２１−１の第１のスイッチＳＷ１１−１、第２のスイッチＳＷ１２−１、および第３のスイッチＳＷ１３−１がオンする。このため、サンプリング容量である第１から第４のキャパシタＣ１１〜Ｃ１４に第１のアナログ信号Ｖｉｎと第２のアナログ信号（Ｖｉｎ−Ｖｒ）がサンプリングされる。
また、このとき、第１の出力部２３−１の第９のスイッチＳＷ１９−１、並びに、第２の出力部２４−１の第１０のスイッチＳＷ２０−１がオンするため、第１の増幅器ＡＭＰ１１−１および第２の増幅器ＡＭＰ１２−１がリセットされる。
第１のフェーズ信号Φ１がハイレベルからローレベルに切り替わるタイミングで比較部２２−１の比較器ＣＭＰ１１が比較動作を行う。そして、第２のフェーズ信号Φ２がハイレベルとなるときに、制御部ＣＴＬ１１−１が切替部２５−１を制御する制御信号Ｓ１１−１，Ｓ１２−１うちいずれをアクティブのハイレベルにするかを判定する。
【０１３３】
第１のフェーズ信号Φ１がローレベルのとき、アナログ信号がリセットされるため、サンプリング容量にサンプリングされた信号が切替部２５−１を介して第１の増幅器ＡＭＰ１１−１および第２の増幅器ＡＭＰ１２−１に伝達される。
このとき、比較部２２−１の制御部ＣＴＬ１１−１が選択した第５および第８のスイッチＳＷ１５−１，ＳＷ１８−１または第６および第７のスイッチＳＷ１６−１，ＳＷ１７−１が導通状態（オン）する。
これにより、残差信号Ａ１×ＶｉｎとＡ１×（Ｖｉｎ−Ｖｒ／２）が、または、Ａ１×（Ｖｉｎ−Ｖｒ／２）とＡ１×（Ｖｉｎ−Ｖｒ）が第１および第２のアナログ信号として２段目の１ビットＡＤ変換ステージ２０−２に入力される。
また、１段目のＡＤ変換器２０−１からデジタルデータ０または１が出力される。
【０１３４】
２段目の１ビットＡＤ変換ステージ２０−２は、１段目の１ビットＡＤ変換ステージ２０−１のスイッチング動作とは１８０°位相がずれたタイミングでスイッチング動作するため、上記に記載している動作フェーズが反対となる。
すなわち、第２のフェーズ信号Φ２がハイレベルのとき、２段目の１ビットＡＤ変換ステージ２０−２に関しては信号生成部２１−２の第１のスイッチＳＷ１１−２、第２のスイッチＳＷ１２−２、および第３のスイッチＳＷ１３−２がオンする。
このため、サンプリング容量である第１から第４のキャパシタＣ１１〜Ｃ１４に第１のアナログ信号Ａ１×ＶｉｎまたはＡ１×（Ｖｉｎ−Ｖｒ／２）と第２のアナログ信号Ａ１×（Ｖｉｎ−Ｖｒ／２）またはＡ１×（Ｖｉｎ−Ｖｒ）がサンプリングされる。
また、このとき、第１の出力部２３−２の第９のスイッチＳＷ１９−２、並びに、第２の出力部２４−２の第１０のスイッチＳＷ２０−２がオンするため、第１の増幅器ＡＭＰ１１−２および第２の増幅器ＡＭＰ１２−２がリセットされる。
第２のフェーズ信号Φ２がハイレベルからローレベルに切り替わるタイミングで比較部２２−２の比較器ＣＭＰ１１が比較動作を行う。そして、第１のフェーズ信号Φ１がハイレベルとなるときに、制御部ＣＴＬ１１−２が切替部２５−２を制御する制御信号Ｓ１１−２，Ｓ１２−２のうちいずれをアクティブのハイレベルにするかを判定する。
【０１３５】
第２のフェーズ信号Φ２がローレベルのとき、アナログ信号がリセットされるため、サンプリング容量にサンプリングされた信号が切替部２５−２を介して第１の増幅器ＡＭＰ１１−２および第２の増幅器ＡＭＰ１２−２に伝達される。
このとき、比較部２２−２の制御部ＣＴＬ１１−２が選択した第５および第８のスイッチＳＷ１５−２，ＳＷ１８−２または第６および第７のスイッチＳＷ１６−２，ＳＷ１７−２が導通状態（オン）する。
これにより、２段目のＡＤ変換ステージ２０−２から残差信号Ａ２×Ａ１×ＶｉｎとＡ２×Ａ１×（Ｖｉｎ−Ｖｒ／４）、または、残差信号Ａ２×Ａ１×（Ｖｉｎ−Ｖｒ／４）とＡ２×Ａ１×（Ｖｉｎ−Ｖｒ／２)が出力される。
または、２段目のＡＤ変換ステージ２０−２から残差信号Ａ２×Ａ１×（Ｖｉｎ−Ｖｒ／２）とＡ２×Ａ１×(Ｖｉｎ−３Ｖｒ／４)、または、残差信号Ａ２×Ａ１×（Ｖｉｎ−３Ｖｒ／４）とＡ２×Ａ１×（Ｖｉｎ−Ｖｒ）が出力される。
また、２段目のＡＤ変換器２０−２からデジタルデータ０または１が出力される。
【０１３６】
以上のように、図２４のＡＤ変換器１０ＥのＡＤ変換ステージ２０−１，２０−２においても、２つのアナログ入力電圧そのものから生成された比較対象値（閾値）をもとに比較を行う。またアナログ残差信号も同様に２つのアナログ入力電圧そのものから生成される。
これにより、ＡＤ変換器１０Ｅの中で、正確な絶対値を必要とする部分が存在しない。
なお、増幅器ＡＭＰ１１，ＡＭＰ１２の増幅率（ゲイン）はゲイン制御部４０で制御されるが、キャパシタ演算もオープンループで行っているため（クローズループを使用していないため）、増幅器をシンプルな差動アンプで構成することができる。
【０１３７】
図２６は、図１７のＡＤ変換ステージを２つ縦続接続して形成される３ビットＡＤ変換器の構成例を示す回路図である。
【０１３８】
本ＡＤ変換器１０Ｆは、図２４の２ビットＡＤ変換器１０Ｅの２段目のＡＤ変換ステージ２０−２の出力側にＡＤ変換ステージの比較部２２−３のみを配置して３ビットＡＤ変換器として形成されている。
この構成は、図１、図９〜図１１のＮビットＡＤ変換器１０，１０Ａ〜１０Ｃにおいて、Ｎ＝３の場合に相当する。
比較部２２−３は、制御部は有しておらず、比較器ＣＭＰ１１の出力はデジタルデータ出力端子ＴＤ１１−３に接続されている。
比較部２２−３は１段目のＡＤ変換ステージ２０−１の比較部２２−１と同相で動作して、２段目のＡＤ変換ステージ２０−２の比較部２２−２とは位相が１８０°ずれた逆相で動作する。
【０１３９】
２段目のＡＤ変換ステージ２０−２の出力側の比較部２２−３において、第５のキャパシタＣ１５は第４のスイッチＳＷ１４が導通状態のときに入力信号である第１のアナログ信号をサンプリングする。
具体的には、第５のキャパシタＣ１５は、第１のアナログ信号（Ａ１×Ａ２×Ｖｉｎ）、または｛Ａ１×Ａ２×（Ｖｉｎ−Ｖｒ／４）｝または｛Ａ１×Ａ２×（Ｖｉｎ−Ｖｒ／２）｝または｛Ａ１×Ａ２×（Ｖｉｎ−３Ｖｒ／４）｝をサンプリングする。
そして所定のタイミングでサンプリングした電圧（Ａ１×Ａ２×Ｖｉｎ）、｛Ａ１×Ａ２×（Ｖｉｎ−Ｖｒ／４）｝、｛Ａ１×Ａ２×（Ｖｉｎ−Ｖｒ／２）｝または｛Ａ１×Ａ２×（Ｖｉｎ−３Ｖｒ／４）｝が比較器ＣＭＰ１１の入力ノードＮＤ１４側に発生する。
第６のキャパシタＣ１６は、第４のスイッチＳＷ１４が導通状態のときに入力信号である第２のアナログ信号をサンプリングする。
具体的には、第６のキャパシタＣ１６は、第２のアナログ信号｛Ａ１×Ａ２×（Ｖｉｎ−Ｖｒ／４）｝、｛Ａ１×Ａ２×（Ｖｉｎ−Ｖｒ／２）｝、｛Ａ１×Ａ２×（Ｖｉｎ−３Ｖｒ／４）｝、または｛Ａ１×Ａ２×（Ｖｉｎ−Ｖｒ）｝をサンプリングする。
そして、サンプリングした電圧｛Ａ１×Ａ２×（Ｖｉｎ−Ｖｒ／４）、｛Ａ１×Ａ２×（Ｖｉｎ−Ｖｒ／２）｝、｛Ａ１×Ａ２×（Ｖｉｎ−３Ｖｒ／４）｝または｛Ａ１×Ａ２×（Ｖｉｎ−Ｖｒ）｝が比較器ＣＭＰ１１の入力ノードＮＤ１４側に発生する。
【０１４０】
このように、第５のキャパシタＣ１５および第６のキャパシタＣ１６は、第４のスイッチＳＷ１４が導通状態のときに入力信号をサンプリングし、所定のタイミングでサンプリングした各電圧が比較器ＣＭＰ１１の入力ノードＮＤ１４側に発生する。そして、電圧が合成されて比較器ＣＭＰ１１に供給される。
この場合、合成信号電圧としては、次の４つが存在する。
第１の合成信号電圧は｛（Ａ１×Ａ２×Ｖｉｎ）＋Ａ１×Ａ２×（Ｖｉｎ−Ｖｒ／４）｝である。
第２の合成信号電圧は｛Ａ１×Ａ２×（Ｖｉｎ−Ｖｒ／４）＋Ａ１×Ａ２×（Ｖｉｎ−Ｖｒ／２）｝である。
第３の合成信号電圧は｛Ａ１×Ａ２×（Ｖｉｎ−Ｖｒ／２）＋Ａ１×Ａ２×（Ｖｉｎ−３Ｖｒ／４）｝である。
第４の合成信号電圧は｛Ａ１×Ａ２×（Ｖｉｎ−３Ｖｒ／４）＋Ａ１×Ａ２×（Ｖｉｎ−Ｖｒ）｝である。
【０１４１】
比較部２２−３において、比較器ＣＭＰ１１は、入力される第１の合成信号電圧｛（Ａ１×Ａ２×Ｖｉｎ）＋Ａ１×Ａ２×（Ｖｉｎ−Ｖｒ／４）｝と０Ｖとを比較する。
比較器ＣＭＰ１１は、第１の比較結果｛（Ａ１×Ａ２×Ｖｉｎ）＋Ａ１×Ａ２×（Ｖｉｎ−Ｖｒ／４）｝＜０を得た場合はデジタルデータ０を、出力ノードＮＤ１５を介してデジタルデータ出力端子ＴＤ１１−３に出力する。
比較器ＣＭＰ１１は、第２の比較結果｛（Ａ１×Ａ２×Ｖｉｎ）＋Ａ１×Ａ２×（Ｖｉｎ−Ｖｒ／４）｝＞０を得た場合はデジタルデータ１を、出力ノードＮＤ１５を介してデジタルデータ出力端子ＴＤ１１−３に出力する。
【０１４２】
また、比較部２２−３において、比較器ＣＭＰ１１は、入力される第２の合成信号電圧｛Ａ１×Ａ２×（Ｖｉｎ−Ｖｒ／４）＋Ａ１×Ａ２×（Ｖｉｎ−Ｖｒ／２）｝と０Ｖとを比較する。
比較器ＣＭＰ１１は、第１の比較結果｛Ａ１×Ａ２×（Ｖｉｎ−Ｖｒ／４）＋Ａ１×Ａ２×（Ｖｉｎ−Ｖｒ／２）｝＜０を得た場合はデジタルデータ０を、出力ノードＮＤ１５を介してデジタルデータ出力端子ＴＤ１１−３に出力する。
比較器ＣＭＰ１１は、第２の比較結果｛Ａ１×Ａ２×（Ｖｉｎ−Ｖｒ／４）＋Ａ１×Ａ２×（Ｖｉｎ−Ｖｒ／２）｝＞０を得た場合はデジタルデータ１を、出力ノードＮＤ１５を介してデジタルデータ出力端子ＴＤ１１−３に出力する。
【０１４３】
また、比較部２２−３において、比較器ＣＭＰ１１は、入力される第３の合成信号電圧｛Ａ１×Ａ２×（Ｖｉｎ−Ｖｒ／２）＋Ａ１×Ａ２×（Ｖｉｎ−３Ｖｒ／４）｝と０Ｖとを比較する。
比較器ＣＭＰ１１は、第１の比較結果｛｛Ａ１×Ａ２×（Ｖｉｎ−Ｖｒ／２）＋Ａ１×Ａ２×（Ｖｉｎ−３Ｖｒ／４）｝＜０を得た場合はデジタルデータ０を、出力ノードＮＤ１５を介してデジタルデータ出力端子ＴＤ１１−３に出力する。
比較器ＣＭＰ１１は、第２の比較結果｛Ａ１×Ａ２×（Ｖｉｎ−Ｖｒ／２）＋Ａ１×Ａ２×（Ｖｉｎ−３Ｖｒ／４）｝＞０を得た場合はデジタルデータ１を、出力ノードＮＤ１５を介してデジタルデータ出力端子ＴＤ１１−３に出力する。
【０１４４】
また、比較部２２−３において、比較器ＣＭＰ１１は、入力される第４の合成信号電圧｛Ａ１×Ａ２×（Ｖｉｎ−３Ｖｒ／４）＋Ａ１×Ａ２×（Ｖｉｎ−Ｖｒ）｝と０Ｖとを比較する。
比較器ＣＭＰ１１は、第１の比較結果｛Ａ１×Ａ２×（Ｖｉｎ−３Ｖｒ／４）＋Ａ１×Ａ２×（Ｖｉｎ−Ｖｒ）｝＜０を得た場合はデジタルデータ０を、出力ノードＮＤ１５を介してデジタルデータ出力端子ＴＤ１１−３に出力する。
比較器ＣＭＰ１１は、第２の比較結果｛Ａ１×Ａ２×（Ｖｉｎ−３Ｖｒ／４）＋Ａ１×Ａ２×（Ｖｉｎ−Ｖｒ）｝＞０を得た場合はデジタルデータ１を、出力ノードＮＤ１５を介してデジタルデータ出力端子ＴＤ１１−３に出力する。
【０１４５】
このように、３段目の比較部２２−３を配置するのみで３ビットＡＤ変換器を構成することが可能である。
【０１４６】
図２７は、図１７のＡＤ変換ステージを２つ縦続接続して形成される３ビットＡＤ変換器の構成例を示す回路図である。
【０１４７】
本３ビットＡＤ変換器１０Ｇが図２６のＡＤ変換器１０Ｆと異なる点は次の通りである。
３ビットＡＤ変換器１０Ｇは、１段目のＡＤ変換ステージ２０−１の入力段に第１のアナログ信号Ｖｉｎおよび第２のアナログ信号（Ｖｉｎ−Ｖｒ）を生成するアナログ信号生成ステージ３０が配置されている。
このアナログ信号生成ステージ３０は、Ｔ／Ｈ（トラック＆ホールド）機能付きの比較増幅回路として形成されている。
この構成は、図１、図９〜図１１のＮビットＡＤ変換器１０，１０Ａ〜１０Ｃにおいて、Ｎ＝３の場合に相当する。
【０１４８】
アナログ信号生成ステージ３０は、第３の増幅器ＡＭＰ１３、第４の増幅器ＡＭＰ１４、第７のキャパシタＣ１７、および第８のキャパシタＣ１８を有する。
アナログ信号生成ステージ３０は、第１１のスイッチＳＷ３１、第１２のスイッチＳＷ３２、第１３のスイッチＳＷ３３、第１４のスイッチＳＷ３４、第１５のスイッチＳＷ３５、および第１６のスイッチＳＷ３６を有する。
アナログ信号生成ステージ３０は、第３のアナログ信号入力端子ＴＩ３１、第２の基準電圧供給端子ＴＲＥＦＢ、第１の基準電圧供給端子ＴＲＥＦＴ、第３のアナログ信号出力端子ＴＯ３１、および第４のアナログ信号出力端子ＴＯ３２を有する。
アナログ信号生成ステージ３０は、第３の増幅器ＡＭＰ１３の入力ノードＮＤ３１、および第４の増幅器ＡＭＰ１４の入力ノードＮＤ３２を有する。
【０１４９】
第３の増幅器ＡＭＰ１３の入力端子が入力ノードＮＤ３１に接続され、出力端子が第３のアナログ信号出力端子ＴＯ３１に接続されている。入力ノードＮＤ３１と固定電位ＶＣとの間に第１１のスイッチＳＷ３１が接続されている。
第７のキャパシタＣ１７の一端が第１２のスイッチＳＷ３２を介して第３のアナログ信号入力端子ＴＩ３１に接続され、第１３のスイッチＳＷ３３を介して第２の基準電圧供給端子ＴＲＥＦＢに接続されている。第７のキャパシタＣ１７の他端が第３の増幅器ＡＭＰ１３の入力ノードＮＤ３１に接続されている。
第４の増幅器ＡＭＰ１４の入力端子が入力ノードＮＤ３２に接続され、出力端子が第４のアナログ信号出力端子ＴＯ３２に接続されている。入力ノードＮＤ３２と固定電位ＶＣとの間に第１４のスイッチＳＷ３４が接続されている。
第８のキャパシタＣ１８の一端が第１５のスイッチＳＷ３５を介して第３のアナログ信号入力端子ＴＩ３１に接続され、第１６のスイッチＳＷ３６を介して第１の基準電圧供給端子ＴＲＥＦＴに接続されている。第８のキャパシタＣ１８の他端が第４の増幅器ＡＭＰ１４の入力ノードＮＤ３２に接続されている。
【０１５０】
アナログ信号生成ステージ３０において、第１１のスイッチＳＷ３１、第１２のスイッチＳＷ３２、第１４のスイッチＳＷ３４、および第１５のスイッチＳＷ３５は、第１のフェーズ信号Φ１がアクティブのハイレベルのときに導通状態（ＯＮ状態）となる。
このとき、１段目のＡＤ変換ステージ２０−１の信号生成部２１−１、第１および第２の出力部２３−１，２４−１は第２のフェーズで動作し、比較部２２−１および切替部２５−１は第１のフェーズで動作する。
２段目のＡＤ変換ステージ２０−２の信号生成部２１−２、第１および第２の出力部２３−２，２４−２は第１のフェーズで動作し、比較部２２−２および切替部２５−２は第２のフェーズで動作する。
そして、３段目の比較部２２−３は第１のフェーズで動作する。
また、アナログ信号生成ステージ３０において、第１３のスイッチＳＷ３３および第１６のスイッチＳＷ３６は、第２のフェーズ信号Φ２がアクティブのハイレベルのときに導通状態となる。
【０１５１】
図２７の本ＡＤ変換器１０Ｇも、オープンループアンプとオープンループキャパシタ演算を用いたオープンループパイプライン方式ＡＤ変換器として形成されている。
そして、前述したように、このＡＤ変換器１０Ｇは、入力レンジ(電圧)が０からＶｒであり、入力信号Ｖｉｎをサンプリングし、Ｖｉｎ（Ｖｉｎから０を引いた値)と（Ｖｉｎ−Ｖｒ）を生成するＴ／Ｈ回路であるアナログ信号生成ステージ３０を有する。
そして、１段あたり、１ビット変換を行い、比較結果に応じてデジタルデータと残差アナログ信号を出力する２つのＡＤ変換ステージ２０−１，２０−２とが直列に接続（縦続接続）されている。
図２７のＡＤ変換器１０Ｇは、さらに２段目のＡＤ変換ステージ２０−２の出力には、１ビットの比較部２２−３を接続して構成された３ビット分解能のオープンループ方式パイプラインＡＤ変換器である。
【０１５２】
図２８は、３ビットＡＤ変換器の動作概要を示すタイミングチャートである。
ここで、３ビットＡＤ変換器の動作について説明する。
【０１５３】
第１のフェーズ信号（クロック）Φ１がハイレベルのとき、信号生成ステージ（Ｔ／Ｈ回路）３０は、第１１、第１２、第１４および第１５のスイッチＳＷ３１，ＳＷ３２，ＳＷ３４，ＳＷ３５が導通状態となる（ＯＮする）。
これにより、アナログ信号生成ステージ３０は、ｎ番目のアナログ入力信号Ｖｉ（ｎ）が第７および第８のキャパシタＣ１７，Ｃ１８（Ｃｓ）にサンプリングされる。
第１のフェーズ信号（クロック）Φ１がローレベルのとき、第１１、第１２、第１４および第１５のスイッチＳＷ３１，ＳＷ３２，ＳＷ３４，ＳＷ３５が非導通状態となり（ＯＦＦし）、第１３および第１６のスイッチＳＷ３３，ＳＷ３６が導通状態（ＯＮ）となる。
これにより、アナログ信号生成ステージ３０は、ｎ番目の残差アナログ信号（Ｖｉｎ（ｎ）−０）＝Ｖｉｎ（n）と（Ｖｉｎ−Ｖｒ（ｎ））を第３のアナログ信号出力端子ＴＯ３１および第４のアナログ信号出力端子ＴＯ３２からそれぞれ出力する。
【０１５４】
このとき、１段目の１ビットＡＤ変換ステージの信号生成部２１−１の第１から第３のスイッチＳＷ１１−１〜ＳＷ１３−１はＯＮしている。したがって、アナログ信号生成ステージ３０からの出力信号Ｖｉｎ（ｎ）と（Ｖｉｎ−Ｖｒ（ｎ））がそれぞれ第１から第４のキャパシタＣ１１〜Ｃ１４にサンプリングされる。
また、これと並行して、比較部２２−１の第４のスイッチＳＷ１４−１は非導通状態となる（ＯＦＦする）。
これに伴い、比較部２２−１において、ｎ番目の残差アナログ信号Ｖｉｎ（ｎ）とＶｉｎ−Ｖｒ（ｎ）を第５および第６のキャパシタＣ１５，Ｃ１６を介して演算し、比較器ＣＭＰ１１で残差アナログ信号Ｖｉｎ（ｎ）と（Ｖｉｎ−Ｖｒ（ｎ））の大きさを比較する。
再び第１のフェーズ信号（クロック）Φ１がハイレベルになると、アナログ信号生成ステージ（Ｔ／Ｈ回路）は（ｎ＋１）番目のアナログ信号をサンプリングする。
このとき、１段目の１ビットＡＤ変換ステージ２０−１の第１から第３のスイッチＳＷ１１−１〜ＳＷ１３−１はＯＦＦする。そして、比較部２２−１の比較器ＣＭＰ１１の比較結果に応じて制御信号Ｓ１１−１，Ｓ１１−２の選択の判定が行われる。
すなわち、ＡＤ変換ステージ２０−１は、|Ｖｉｎ（n）|＜|Ｖｉｎ（n）−Ｖｒ|の場合は、制御信号Ｓ１１−１が選択され、第１の増幅器ＡＭＰ１１−１から信号Ａ１×Ｖｉｎ、第２の増幅器ＡＭＰ１２−１から信号Ａ１×（Ｖｉｎ−Ｖｒ／２）を出力する。
またこのとき、デジタルデータ出力端子ＴＤ１１−１からデジタルデータ０を出力する。
ＡＤ変換ステージ２０−１は、|Ｖｉｎ|＞|Ｖｉｎ−Ｖｒ|の場合は、比較部２２−１で制御信号Ｓ１２−１が選択される。これにより、第１の増幅器ＡＭＰ１１−１から信号Ａ１×（Ｖｉｎ−Ｖｒ／２）、第２の増幅器ＡＭＰ１２−１から信号Ａ１×（Ｖｉｎ−Ｖｒ)を出力する。またこのとき、デジタルデータ出力端子ＴＤ１１−１からデジタルデータ１を出力する。
第１および第２のアナログ信号出力端子ＴＯ１１−１、ＴＯ１２−１から出力される２つのアナログ残差信号は、２段目の１ビットＡＤ変換ステージ２０−２の信号生成部２１−２の第１から第４のキャパシタＣ１１〜Ｃ１４にサンプリングされる。
この後、２段目のＡＤ変換ステージ２０−２も、１段目と同様の操作を繰り返してデジタルデータとアナログ残差信号を出力する。
最後にこの２つのアナログ残差信号を比較部２２−３で比較し、デジタルデータ出力端子ＴＤ１１−１，ＴＤ１１−２，ＴＤ１１−３から３ビットのデータが出力される。
【０１５５】
本ＡＤ変換器１０Ｇによれば、以下に示す大きな特徴を有している。
各段のＡＤ変換ステージは、２つのアナログ入力電圧そのものから生成された閾値をもとに比較を行う。また、アナログ残差信号も同様に２つのアナログ入力信号電圧そのものから生成される。
これにより、ＡＤ変換ステージの中で、または直列に接続されたＡＤ変換ステージの間で正確な絶対値を必要とする部分が存在しない。
この構成により、増幅器ＡＭＰ１１、ＡＭＰ１２のゲインを厳密にコントロール必要がなくなり、またキャパシタ演算もオープンループで行っている（クローズループを使用していない）。
このため、各段の増幅器ＡＭＰ１１，ＡＭＰ１２を、図３に示すような、シンプルな差動アンプで構成できる。
【０１５６】
なお、ＡＤ変換ステージ２０の構成として図１７の構成を採用したＡＤ変換器について説明したが、このＡＤ変換ステージ２０は、たとえば図２９に示すような構成も可能である。
【０１５７】
図２９は、本実施形態に係る１ビットＡＤ変換ステージの他の構成例を示す回路図である。
【０１５８】
本第２の実施形態に係るＡＤ変換器１０Ｈが図１７のＡＤ変換器１０Ｄと異なる点は、信号生成部２１Ｈにおいて第３のアナログ信号（Ｖｉｎ−Ｖｒ／２）の生成を増幅器（アンプ）による補間を適用したことにある。
【０１５９】
このアンプ補間を適用した信号生成部２１Ｈは、差動型の増幅器ＡＭＰ２１，ＡＭＰ２２，ＡＭＰ２３を有する。
そして、信号生成部２１Ｈは、図１７の第４のキャパシタを除く、第１のキャパシタＣ１１、第２のキャパシタＣ１２、および第３のキャパシタＣ１３が容量値１Ｃに設定されて配置されている。
【０１６０】
増幅器ＡＭＰ２１は、２つの入力端子に第１のアナログ信号Ｖｉｎが供給され、第１のアナログ信号Ｖｉを所定の増幅率をもって増幅する。増幅器ＡＭＰ２１は、出力端子が第１のキャパシタＣ１１の一端に接続されている。第１のキャパシタＣ１１の他端が第１の出力ノードＮＤ１１に接続されている。
増幅器ＡＭＰ２２は、２つの入力端子に第２のアナログ信号（Ｖｉｎ−Ｖｒ）が供給され、第２のアナログ信号（Ｖｉｎ−Ｖｒ）を所定の増幅率をもって増幅する。増幅器ＡＭＰ２２は、出力端子が第２のキャパシタＣ１２の一端に接続されている。第２のキャパシタＣ１２の他端が第２の出力ノードＮＤ１２に接続されている。
増幅器ＡＭＰ２３は、一方の入力端子に第１のアナログ信号Ｖｉｎが供給され、他方の端子に第２のアナログ信号（Ｖｉｎ−Ｖｒ）が供給され、第１のアナログ信号Ｖｉｎと第２のアナログ信号（Ｖｉｎ−Ｖｒ）の中間電圧を増幅する。増幅器ＡＭＰ２３は、出力端子が第３のキャパシタＣ１３の一端に接続されている。第３のキャパシタＣ１３の他端が第２の出力ノードＮＤ１３に接続されている。
【０１６１】
図２９のＡＤ変換ステージ２０Ｈは、その他の構成は図１７のＡＤ変換ステージ２０と同様であり、上述した図１７のＡＤ変換ステージの作用効果と同様の作用効果を得ることができる。
【０１６２】
以上のように、本実施形態のＡＤ変換ステージ２０は、２つのアナログ入力電圧Ｖｉｎ，（Ｖｉｎ−Ｖｒ）そのものから生成された比較対象値（閾値）をもとに比較を行う。またアナログ残差信号も同様に２つのアナログ入力電圧そのものから生成される。
これにより、ＡＤ変換器の中で、図３０（Ａ）に示すように従来のクローズドループオペアンプを使用した場合に比較して、図３０（Ｂ）に示すように、正確な絶対値を必要とする部分が存在しない。
この構成により、増幅器ＡＭＰ１１，ＡＭＰ１２の増幅率（ゲイン）を厳密にコントロール必要がなくなり、またキャパシタ演算もオープンループで行っているため（クローズループを使用していないため）、増幅器をシンプルな差動アンプで構成することができる。
【０１６３】
以上説明したように、本実施形態によれば、ＡＤ変換器を高精度(高ゲイン)なクローズドループオペアンプを使用しないで実現できる。
すなわち、本実施形態によれば、低ゲインのオープンループアンプとオープンループによるキャパシタ演算をベースにしたパイプライン方式ＡＤ変換器（オープンループパイプライン方式ＡＤ変換器）を実現することができる。
したがって、本実施形態のＡＤ変換器は、低電圧動作、低電力動作、高速動作を小面積で実現できる。
そして、出力段の増幅器のゲインを精度良く制御することができる。
【０１６４】
＜４．信号処理システムの構成例＞
図３１は、本実施形態に係る信号処理システムの構成例を示すブロック図である。
【０１６５】
本信号処理システム１００は、上述したＡＤ変換器１０〜１０Ｈが適用可能な信号処理システムとして形成されている。信号処理システム１００としては、カメラ信号処理システム等が例示される。
【０１６６】
本信号処理システム１００は、アナログ信号処理回路１１０、ＡＤ変換器１２０、およびデジタル信号処理回路１３０を含んで構成されている。
信号処理システム１００において、ＡＤ変換器１２０として、上述したＡＤ変換器１０〜１０Ｈのいずれかが適用可能である。
【０１６７】
図３１の信号処理システム１００では、信号処理をできるだけデジタル信号処理回路１３０で行い、アナログ信号処理回路１１０の規模を小さくすることで、小型化・高効率化が見込める。
ここで、上記のようなシステムを実現する、すなわちアナログ信号処理回路１１０で行っていた信号処理をデジタル信号処理回路１３０で行うためには、できるだけ元の信号の情報を損なわずにＡＤ変換することが必要になる。このため、高いＳＮ比を持つＡＤ変換器が必要となる。
【０１６８】
より高いＳＮ比を実現するには、＜１＞分解能（bit数）をより高くする、＜２＞回路の雑音をより小さくする、という２つの条件が必要となる。また、ＡＤ変換器には高い変換速度も必要となる。これは扱う情報量がシステムの高度化に合わせて多くなってきているためである。
このような条件に適合するＡＤ変換器１２０の例として、パイプライン型ＡＤ変換器としても機能するＡＤ変換器１０〜１０Ｈが適用可能である。
【０１６９】
なお、上述した実施形態においては、シングル動作を例に説明したが、本技術は、シングル動作、差動動作のどちらでも適用可能である。
【０１７０】
なお、本技術は以下のような構成もとることができる。
（１）入力した２つのアナログ信号との関係に応じた値のデジタルデータを生成し、２つのアナログ残差信号をそれぞれ第１の増幅器および第２の増幅器で、制御されるゲインをもって増幅して出力する縦続接続された複数のアナログデジタル（ＡＤ）変換ステージと、
上記第１の増幅器および上記第２の増幅器の出力信号をモニターし、当該モニター結果に応じて上記第１の増幅器および第２の増幅器のゲインを制御するゲイン制御部と、を有し、
上記第１の増幅器および第２の増幅器は、
オープンループの増幅器により形成され、
上記ゲイン制御部は、
少なくとも１つの上記ＡＤ変換ステージにおける上記第１の増幅器および第２の増幅器の出力信号の振幅情報を取り出し、ステージから出力されるアナログ信号の振幅が、設定される設定振幅に収束するようにゲイン制御を行う
アナログデジタル変換器。
（２）上記ゲイン制御部は、
上記第１の増幅器および第２の増幅器の出力信号の正相信号または逆相信号の差分を取り出し、当該差分情報と設定振幅情報と比較し、比較結果に応じてゲイン制御を行う
上記（１）記載のアナログデジタル変換器。
（３）上記ゲイン制御部は、
上記第１の増幅器および第２の増幅器の出力信号の差動信号成分を取り出し、当該取り出した差動振幅の和を設定振幅情報と比較し、比較結果に応じてゲイン制御を行う
上記（１）記載のアナログデジタル変換器。
（４）上記ゲイン制御部は、
上記第１の増幅器および第２の増幅器の出力信号の正相信号の差分と逆相信号の差分を取り出し、当該正相信号の差分と逆相信号の差分の平均と設定振幅情報と比較し、比較結果に応じてゲイン制御を行う
上記（１）記載のアナログデジタル変換器。
（５）上記ゲイン制御部は、
全てのＡＤ変換ステージの上記第１の増幅器および上記第２の増幅器の出力信号をモニターして、当該モニター結果に応じて各出力段の上記第１の増幅器および第２の増幅器のゲインを制御する
上記（１）から（４）のいずれか一に記載のアナログデジタル変換器。
（６）上記ゲイン制御部は、
複数のステージ間隔で上記第１の増幅器および上記第２の増幅器の出力信号をモニターして、当該モニター結果に応じて出力段の上記第１の増幅器および第２の増幅器のゲインを制御する
上記（１）から（４）のいずれか一に記載のアナログデジタル変換器。
（７）２つのアナログ信号を生成して、それぞれ第３の増幅器および第３の増幅器で、制御されるゲインをもって増幅して初段の上記ＡＤ変換ステージに出力するアナログ信号生成ステージを有し、
上記ゲイン制御部は、
２段目以降の一つの上記ＡＤ変換ステージの第１の増幅器および第２の増幅器の出力をモニターして、上記アナログ信号生成ステージの上記第３の増幅器および上記第４の増幅器のゲインを制御する
上記（１）から（４）のいずれか一に記載のアナログデジタル変換器。
（８）上記各ＡＤ変換ステージは、
２つの第１の基準電圧および第２の基準電圧間の電圧値をとる電圧値と上記第２の基準電圧との差に応じた電圧値の第１のアナログ信号および上記第１のアナログ信号の電圧値と２つの上記第１の基準電圧および上記第２の基準電圧の差電圧との差に応じた電圧値の第２のアナログ信号を入力し、当該第１のアナログ信号の電圧値と上記第２のアナログ信号から生成した中間電圧値の少なくとも一つの第３のアナログ信号を生成し、上記第１のアナログ信号、上記第２のアナログ信号、および上記第３のアナログ信号を出力する信号生成部と、
上記第１のアナログ信号および上記第２のアナログ信号を入力し、当該第１のアナログ信号の電圧値と上記第２のアナログ信号の電圧値を比較し、当該比較結果に応じた値のデジタルデータを出力する比較部と、
上記第１の増幅器を含み、第１の残差信号を所定のゲインをもって増幅して出力する第１の出力部と、
上記第２の増幅器を含み、第２の残差信号を所定のゲインをもって増幅して出力する第２の出力部と、
上記比較部の比較結果に応じて上記信号生成部から出力される上記第１のアナログ信号、上記第２のアナログ信号、および上記第３のアナログ信号の上記第１の出力部および上記第２の出力部への入力を切り替える切替部と、を有し、
上記比較部は、
第１のアナログ信号の電圧値が上記第２のアナログ信号の電圧値より低い第１の比較結果を得た場合には第１のデジタルデータを、上記第１のアナログ信号の電圧値が上記第２のアナログ信号に電圧値より高い第２の比較結果を得た場合には第２のデジタルデータを出力し、
上記切替部は、
上記比較部において第１の比較結果が得られた場合、上記信号生成部から出力される上記第１のアナログ信号を上記第１の残差信号として上記第１の出力部に入力し、上記第３のアナログ信号を上記第２の残差信号として上記第２の出力部に入力し、
上記比較部において第２の比較結果が得られた場合、上記信号生成部から出力される上記第３のアナログ信号を上記第１の残差信号として上記第１の出力部に入力し、上記第２のアナログ信号を上記第２の残差信号として上記第２の出力部に入力する
上記（１）から（８）のいずれか一に記載のアナログデジタル変換器。
（９）上記複数のＡＤ変換ステージの各々は、
第１のアナログ信号を入力する第１のアナログ信号入力端子と、
第２のアナログ信号を入力する第２のアナログ信号入力端子と、
第１のアナログ信号出力端子と、
第２のアナログ信号出力端子と、
デジタルデータ出力端子と、を含み、
後段側となるＡＤ変換ステージの上記第１のアナログ信号入力端子は、前段側となるＡＤ変換ステージの上記第１のアナログ信号出力端子と接続されて、前段から出力される第１の残差信号を第１のアナログ信号として入力し、
後段側となるＡＤ変換ステージの上記第２のアナログ信号入力端子が前段側となるＡＤ変換ステージの上記第２のアナログ信号出力端子と接続されて、前段から出力される第２の残差信号を第２のアナログ信号として入力し、
１段目となるＡＤ変換ステージでは、
上記第１のアナログ信号入力端子は、上記基準電圧とフルレンジ電圧間の電圧値をとる第１のアナログ信号を入力し、
上記第２のアナログ信号入力端子は、上記第１のアナログ信号入力端子に入力する上記第１のアナログ信号の電圧値と上記フルレンジ電圧との差分に応じた電圧値の第２のアナログ信号を入力する
上記（８）記載のアナログデジタル変換器。
（１０）少なくとも１段目の上記ＡＤ変換ステージは、
電圧Ｖｉｎの第１のアナログ信号（０＜Ｖｉｎ＜Ｖｒ)、および第１のアナログ信号の電圧Ｖｉｎからフルレンジ電圧Ｖｒを引いた電圧（Ｖｉｎ−Ｖｒ）の第２のアナログ信号を入力し、
上記比較部が２つのアナログ入力電圧|Ｖｉｎ|と|Ｖｉｎ−Ｖｒ|を比較し、第１のアナログ信号電圧が第２のアナログ信号電圧より低く|Ｖｉｎ|＜|Ｖｉｎ−Ｖｒ|でＶｉｎ＜Ｖｒ／２のとき、上記デジタルデータ出力端子からデジタルデータ０を出力し、上記第１および第２のアナログ信号出力端子から、それぞれ増幅率ＡでＡ倍したＡ×ＶｉｎとＡ×(Ｖｉｎ−Ｖｒ／２)を出力し、
第１のアナログ信号電圧が第２のアナログ信号電圧より高く|Ｖｉｎ|＞|Ｖｉｎ−Ｖｒ|でＶｉｎ＞Ｖｒ／２のとき、上記デジタルデータ出力端子からデジタルデータ１を出力し、上記第１および第２のアナログ信号出力端子から、それぞれ増幅率ＡでＡ倍したＡ×（Ｖｉｎ−Ｖｒ／２）と、Ａ×（Ｖｉｎ−Ｖｒ）を出力する
上記（８）または（９）記載のアナログデジタル変換器。
（１１）２つの上記ＡＤ変換ステージが縦続接続され、
１段目の上記ＡＤ変換ステージは、
電圧Ｖｉｎの第１のアナログ信号（０＜Ｖｉｎ＜Ｖｒ)、および第１のアナログ信号の電圧Ｖｉｎからフルレンジ電圧Ｖｒを引いた電圧（Ｖｉｎ−Ｖｒ）の第２のアナログ信号を入力し、
上記各ＡＤ変換ステージは、
Ｖｉｎ＜Ｖｒ／４の場合、２つの上記デジタルデータ出力端子からデジタルデータ００を出力し、
Ｖｒ／４＜Ｖｉｎ＜Ｖｒ／２の場合、２つの上記デジタルデータ出力端子からデジタルデータ０１を出力し、
Ｖｒ／２＜Ｖｉｎ＜３Ｖｒ／４場合、２つの上記デジタルデータ出力端子からデジタルデータ１０を出力し、
３Ｖｒ／４＜Ｖｉｎ＜Ｖｒの場合、２つの上記デジタルデータ出力端子からデジタルデータ１１を出力し、
上記２段目の上記ＡＤ変換ステージは、
上記比較部の比較結果に応じて、上記第１および第２のアナログ信号出力端子から、
残差信号Ａ×ＶｉｎとＡ×（Ｖｉｎ−Ｖｒ／４）をＡ倍で増幅して出力し、または、
残差信号Ａ×（Ｖｉｎ−Ｖｒ／４）とＡ×（Ｖｉｎ−Ｖｒ／２)をＡ倍で増幅して出力し、または、
残差信号Ａ×（Ｖｉｎ−Ｖｒ／２）とＡ×(Ｖｉｎ−３Ｖｒ／４)をＡ倍で増幅して出力し、または、
残差信号Ａ×（Ｖｉｎ−３Ｖｒ／４）とＡ×（Ｖｉｎ−Ｖｒ）をＡ倍で増幅して出力する
上記（８）から（１０）のいずれか一に記載のアナログデジタル変換器。
（１２）最終段の上記ＡＤ変換ステージの上記第１のアナログ信号出力端子および上記第２のアナログ信号出力端子から出力される残差信号を第１のアナログ信号および第２のアナログ信号として入力する最終段比較部をさらに有し、
上記最終段比較部は、
上記第１のアナログ信号および上記第２のアナログ信号を入力し、当該第１のアナログ信号の電圧値と上記第２のアナログ信号の電圧値を比較し、当該比較結果に応じた値のデジタルデータを出力する
上記（８）から（１１）のいずれか一に記載のアナログデジタル変換器。
（１３）上記複数のＡＤ変換ステージは、
２つのアナログ入力信号のサンプリング、比較、および、アナログ信号出力、デジタルデータ出力の各タイミングをクロック信号に同期して制御し、
隣接するＡＤ変換ステージで入力されるクロック信号が逆相で供給されて、２つのアナログ入力信号のサンプリング、比較、および、アナログ信号出力、デジタルデータ出力をクロック信号に同期してパイプライン方式で処理する
上記（８）から（１２）のいずれか一に記載のアナログデジタル変換器。
（１４）上記信号生成部は、
一端が上記第１のアナログ信号の入力ラインに接続され、他端が第１のアナログ信号を出力するための第１の出力ノードに接続された第１のキャパシタと、
一端が上記第２のアナログ信号の入力ラインに接続され、他端が第２のアナログ信号を出力するための第２の出力ノードに接続された第２のキャパシタと、
一端が上記第１のアナログ信号の入力ラインに接続され、他端が第３のアナログ信号を出力するための第３の出力ノードに接続された第３のキャパシタと、
一端が上記第２のアナログ信号の入力ラインに接続され、他端が第３のアナログ信号を出力するための第３の出力ノードに接続された第４のキャパシタと、
上記第１の出力ノードと固定電位との間に接続された第１のスイッチと、
上記第２の出力ノードと固定電位との間に接続された第２のスイッチと、
上記第３の出力ノードと固定電位との間に接続された第３のスイッチと、を少なくとも一つずつ含み、
上記第１のキャパシタは、
上記第１のスイッチが導通状態のときに入力信号をサンプリングし、非導通状態のときにサンプリングした電圧を上記第１の出力ノードから出力し、
上記第２のキャパシタは、
上記第２のスイッチが導通状態のときに入力信号をサンプリングし、非導通状態のときにサンプリングした電圧を上記第２の出力ノードから出力し、
上記第３のキャパシタおよび上記第４のキャパシタは、
上記第３のスイッチが導通状態のときに入力信号をサンプリングし、非導通状態のときにサンプリングした各電圧を出力し、当該各電圧が合成されて上記第３の出力ノードから出力される
上記（８）から（１３）のいずれか一に記載のアナログデジタル変換器。
（１５）上記比較部は、
入力電圧と上記基準電圧とを比較する比較器と、
一端が上記第１のアナログ信号の入力ラインに接続され、他端が上記比較器の入力ノードに接続された第５のキャパシタと、
一端が上記第２のアナログ信号の入力ラインに接続され、他端が上記比較器の入力ノードに接続された第６のキャパシタと、
上記比較器の入力ノードと固定電位との間に接続された第４のスイッチと、を少なくとも一つずつ含み、
上記第５のキャパシタおよび上記第６のキャパシタは、
上記第４のスイッチが導通状態のときに入力信号をサンプリングし、非導通状態のときにサンプリングした各電圧を出力し、当該各電圧が合成されて上記比較器に入力される
上記（８）から（１４）のいずれか一に記載のアナログデジタル変換器。
（１６）上記切替部は、
上記信号生成部の上記第１の出力ノードと上記第１の出力部に上記第１の残差信号を入力する第１の入力ノードとの間に接続された第５のスイッチと、
上記信号生成部の上記第２の出力ノードと上記第２の出力部に上記第２の残差信号を入力する第２の入力ノードとの間に接続された第６のスイッチと、
上記信号生成部の上記第３の出力ノードと上記第１の出力部に上記第１の残差信号を入力する第１の入力ノードとの間に接続された第７のスイッチと、
上記信号生成部の上記第３の出力ノードと上記第２の出力部に上記第２の残差信号を入力する第２の入力ノードとの間に接続された第８のスイッチと、を少なくとも一つずつ含み、
上記比較部において上記第１の比較結果が得られた場合には、上記第５のスイッチおよび上記第８のスイッチが導通状態に保持され、上記第６のスイッチおよび上記第７のスイッチが非導通状態に保持され、
上記比較部において上記第２の比較結果が得られた場合には、上記第５のスイッチおよび上記第８のスイッチが非導通状態に保持され、上記第６のスイッチおよび上記第７のスイッチが導通状態に保持される
上記（８）から（１５）のいずれか一に記載のアナログデジタル変換器。
（１７）上記第１の出力部は、
上記第１の入力ノードと固定電位との間に接続された第９のスイッチと、
上記第１の入力ノードに入力する第１の残差信号を所定の増幅率をもって増幅する第１の増幅器と、を含み、
上記第２の出力部は、
上記第２の入力ノードと固定電位との間に接続された第１０のスイッチと、
上記第２の入力ノードに入力する第２の残差信号を所定の増幅率をもって増幅する第２の増幅器と、を含む
上記（８）から（１６）いずれか一に記載のアナログデジタル変換器。
（１８）アナログ信号処理系からのアナログ信号をデジタル信号に変換するアナログデジタル（ＡＤ）変換器を有し、
上記ＡＤ変換器は、
入力した２つのアナログ信号との関係に応じた値のデジタルデータを生成し、２つのアナログ残差信号をそれぞれ第１の増幅器および第２の増幅器で、制御されるゲインをもって増幅して出力する縦続接続された複数のアナログデジタル（ＡＤ）変換ステージと、
上記第１の増幅器および上記第２の増幅器の出力信号をモニターし、当該モニター結果に応じて上記第１の増幅器および第２の増幅器のゲインを制御するゲイン制御部と、を有し、
上記第１の増幅器および第２の増幅器は、
オープンループの増幅器により形成され、
上記ゲイン制御部は、
少なくとも１つの上記ＡＤ変換ステージにおける上記第１の増幅器および第２の増幅器の出力信号の振幅情報を取り出し、ステージから出力されるアナログ信号の振幅が、設定される設定振幅に収束するようにゲイン制御を行う
信号処理システム。
【符号の説明】
【０１７１】
１０，１０Ａ〜１０Ｈ・・・ＡＤ変換器、ＴＩ１１，ＴＩ１１−１、ＴＩ１１−２・・・第１のアナログ信号入力端子、ＴＩ１２，ＴＩ１２−１、ＴＩ１２−２・・・第２のアナログ信号入力端子、ＴＯ１１，ＴＯ１１−１、ＴＩ１１−Ｎ・・・第１のアナログ信号出力端子、ＴＯ１２，ＴＯ１２−１、ＴＩ１２−Ｎ・・・第２のアナログ信号出力端子、ＴＤ１１，ＴＤ１１−１〜ＴＤ１１−Ｎ、２０，２０−１〜２０−Ｎ・・・ＡＤ変換ステージ、２１，２１−１，２１−２・・・信号生成部、２２，２２−１，２２−２，２２−３・・・比較部、２３，２３−１，２３−２・・・第１の出力部、２４，２４−１，２４−２・・・第２の出力部、２５，２５−１，２５−２・・・切替部、３０・・・信号生成ステージ（Ｔ／Ｈ回路）、１００・・・信号処理システム、１１０・・・アナログ信号処理回路、１２０・・・ＡＤ変換器、１３０・・・デジタル信号処理回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
2012227774.tif 000012
【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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