【事件の表示】
　特願２０１６−１３５８３４「公称最小ピッチの非整数倍であるセル高さを有するスタンダードセル」拒絶査定不服審判事件〔平成２８年１１月　４日出願公開、特開２０１６−１８９４８９〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１　手続の経緯
　本願は，平成２６年（２０１４年）４月２５日（パリ条約による優先権主張　２０１３年５月２日（以下，「本願優先日」という。），米国及び２０１４年４月１５日，米国）の出願である特願２０１４−０９１４３５号の一部を平成２８年７月８日に新たな出願としたものであって，その手続の経緯は以下のとおりである。
平成２９年　４月２４日付け　拒絶理由通知
平成２９年　７月２４日　　　意見書・手続補正
平成２９年１２月　７日付け　拒絶査定（以下，「原査定」という。）
平成３０年　４月１０日　　　審判請求・手続補正
　
第２　補正の却下の決定
［補正却下の決定の結論］
　審判請求と同時にされた手続補正（以下，「本件補正」という。）を却下する。
［理由］
１　補正の内容
　本件補正により，本件補正前の特許請求の範囲の請求項１は，本件補正後の請求項１へ補正された。（当審注。補正個所に下線を付した。）
（１）本件補正前
「【請求項１】
　金属線の公称最小ピッチを有するプロセスにより製造される集積回路であって，
　第一方向に沿って延伸し，前記公称最小ピッチの整数倍により，前記第一方向に垂直な第二方向で分離される複数の金属線であって，前記公称最小ピッチは当該複数の金属線の所定最小ルーティングピッチであると共に，所定半導体製造プロセスの１つ以上の特徴に従って決定される，複数の金属線，および，
　前記複数の金属線下に位置し，少なくともひとつが，前記第二方向に沿ったセル高さを有し，前記セル高さは，公称最小ピッチの非整数倍である複数のスタンダードセル，を含み，
　前記複数のスタンダードセルの少なくともひとつの入力／出力シグナルポートは，第一組の複数の仮想グリッド線と重複するように配置され，
　前記複数の金属線は，第二組の前記複数の仮想グリッド線と重複するように配置され，
　前記複数の仮想グリッド線は平行で，前記複数の仮想グリッド線の二個の隣接するラインは，前記公称最小ピッチにより分離され，
　前記所定半導体製造プロセスの特徴は，リソグラフプロセスの波長，エッチングプロセスの選択性，金属線の材料，エラーの合理的な許容差，および，所定半導体製造プロセスの予期される歩留まり率の少なくとも１つを含むことを特徴とする集積回路。」
（２）本件補正後
「【請求項１】
　金属線の公称最小ピッチを有するプロセスにより製造される集積回路であって，
　第一方向に沿って延伸し，前記公称最小ピッチの整数倍により，前記第一方向に垂直な第二方向で分離される複数の金属線であって，前記公称最小ピッチは当該複数の金属線の所定最小ルーティングピッチであると共に，所定半導体製造プロセスの１つ以上の特徴に従って決定される，複数の金属線，および，
　前記複数の金属線下に位置し，少なくともひとつが，前記第二方向に沿ったセル高さを有し，前記セル高さは，公称最小ピッチの非整数倍
で，前記セル高さ対前記公称最小ピッチの比率は７．５〜１６
を含み，
　前記複数のスタンダードセルの少なくともひとつの入力／出力シグナルポートは，第一組の複数の仮想グリッド線と重複するように配置され，
　前記複数の金属線は，第二組の前記複数の仮想グリッド線と重複するように配置され，
　前記複数の仮想グリッド線は平行で，前記複数の仮想グリッド線の二個の隣接するラインは，前記公称最小ピッチにより分離され，
　前記所定半導体製造プロセスの特徴は，リソグラフプロセスの波長，エッチングプロセスの選択性，金属線の材料，エラーの合理的な許容差，および，所定半導体製造プロセスの予期される歩留まり率の少なくとも１つを含むことを特徴とする集積回路。」
（３）補正事項
　本件補正は，本件補正前の請求項１に「
前記セル高さ対前記公称最小ピッチの比率は７．５〜１６
２　補正の適否
　当初明細書の段落００２４の記載からみて，本件補正事項は，当初明細書等に記載した事項の範囲内においてされたものであるから，特許法１７条の２第３項の規定に適合する。
　また，本件補正事項は，特許請求の範囲の減縮を目的とするから，特許法１７条の２第４項の規定に適合し，同条５項２号に掲げるものに該当する。
　そこで，本件補正後の請求項１に記載された発明（以下，「本願補正発明」という。）が特許出願の際独立して特許を受けることができるものであるか否か（特許法第１７条の２第６項で準用する同法第１２６条第７項）につき，更に検討する。
（１）本願補正発明
　本願補正発明は，本件補正後の請求項１に記載された，次のとおりのものと認める。（再掲）
「金属線の公称最小ピッチを有するプロセスにより製造される集積回路であって，
　第一方向に沿って延伸し，前記公称最小ピッチの整数倍により，前記第一方向に垂直な第二方向で分離される複数の金属線であって，前記公称最小ピッチは当該複数の金属線の所定最小ルーティングピッチであると共に，所定半導体製造プロセスの１つ以上の特徴に従って決定される，複数の金属線，および，
　前記複数の金属線下に位置し，少なくともひとつが，前記第二方向に沿ったセル高さを有し，前記セル高さは，公称最小ピッチの非整数倍で，前記セル高さ対前記公称最小ピッチの比率は７．５〜１６である複数のスタンダードセル，
を含み，
　前記複数のスタンダードセルの少なくともひとつの入力／出力シグナルポートは，第一組の複数の仮想グリッド線と重複するように配置され，
　前記複数の金属線は，第二組の前記複数の仮想グリッド線と重複するように配置され，
　前記複数の仮想グリッド線は平行で，前記複数の仮想グリッド線の二個の隣接するラインは，前記公称最小ピッチにより分離され，
　前記所定半導体製造プロセスの特徴は，リソグラフプロセスの波長，エッチングプロセスの選択性，金属線の材料，エラーの合理的な許容差，および，所定半導体製造プロセスの予期される歩留まり率の少なくとも１つを含むことを特徴とする集積回路。」
（２）引用文献及び引用発明
　ア　引用文献１について
（ア）引用文献１
　原査定の拒絶の理由に引用された，特開２０１０−１４１１８７号公報（以下，「引用文献１」という。）には，図面とともに，次の記載がある。
　ａ　「【技術分野】
【０００１】
　本発明は，半導体集積回路装置に関し，特に，
スタンダードセルを複数配列して構成されるセルアレイを含む機能装置を備えた半導体集積回路装置
　ｂ　「【発明が解決しようとする課題】
【０００４】
　
セルの高さ（タップと直交する方向のセルの長さ）は，スタンダードセル上をタップと平行する方向に通過できる配線の本数によって決められている。特に，第２層目以上の配線の配線ピッチ（グリッド，トラック）を基準にして，配線との整合性からセルの高さは決まっている。
【０００５】
　図１０に，配線ピッチの整数倍をセルの高さとするスタンダードセルの要部平面図を示す。このスタンダードセルでは７配線ピッチを例として挙げる。すなわち，上下に配置されたタップ１００間を６本の第２層目の配線Ｍ２が通過可能であり，片方のタップ１００上の第２層目の配線Ｍ２を加えて，７本の第２層目の配線Ｍ２が通過可能なスタンダードセルとして認識される。
【０００６】
　しかしながら，この手法では，
スタンダードセル内の原始的回路がレイアウトルール上ではもっと小さく形成できるにもかかわらず，配線ピッチの整数倍で規定される領域に原始的回路を配置しなければならない。従って，スタンダードセルが必ずしも最小単位で設計されているとは言えない。すなわち，スタンダードセルに形成される半導体素子自体は，さらに微細化が可能であるのに，配線ピッチでセルの高さを定義しているため，必ずしも最小単位で微細化できているとは言えない。
【０００７】
　
本発明の目的は，スタンダードセルを小型化することのできる技術
　ｃ　「【００２３】
　
半導体集積回路装置１
複数のスタンダードセル３が配置および配線される
スタンダードセル３の相互間の結線には２層目以上の配線が用いられる。そのスタンダードセル３内の原始的回路４の相互間の結線および原始的回路４内の結線には第１層目の配線が用いられる。
【００２４】
　図２に，本実施の形態１による１つのスタンダードセル（１ｒｏｗ）の要部平面図を示す。また，図３は，図２を簡略化したもので，第１層目の配線Ｍ１およびコンタクトホール７を削除したものを示しており，素子分離領域８で区画される活性領域とゲート電極ＧＥのみを示したものである。また，図４に，本実施の形態１による隣接する２つのスタンダードセル（２ｒｏｗ）の要部平面図を示す。スタンダードセルを構成する原始的回路として，図２では３入力ＮＡＮＤ回路を例示し，図４では２つの３入力ＮＡＮＤ回路を例示しているが，これに限定されるものではない。また，
図２および図４の左側に示すパターンは，タップ１００と平行する方向に通過可能な第２層目の配線の本数を示している。
ｐＭＩＳ５ａのゲート電極とｎＭＩＳ６ａのゲート電極とは共通の導体膜から形成され，その導体膜に接して形成されたコンタクトホール７を介して第１層目の配線Ｍ１と電気的に接続されている。
（中略）
【００３３】
　従って，３入力ＮＡＮＤ回路を構成する３つのｐＭＩＳ５ａ，５ｂ，５ｃおよび３つのｎＭＩＳ６ａ，６ｂ，６ｃの相互間の結線には第１層目の配線Ｍ１が用いられている。また，
第１層目の配線Ｍ１は，層間絶縁膜１２に形成された溝内に，バリアメタル膜および銅を主体とする導電性膜が埋め込まれて形成されている。バリアメタル膜は，タンタル，窒化タンタルまたはそれらの積層膜からなる。また，第２層目の配線以降についても，同様の構成である。
（中略）
【００３５】
　上述のように，本実施の形態１で説明する
スタンダードセル３のセルの高さは，第１タップと第２タップとの間（スタンダードセル３上）を通過できる第２層目以上の配線の本数によって決められる。
【００３６】
　ここで，
セルの高さとは，第１方向と直交する第２方向のセルの長さであって
【００３７】
　しかし，前述した図１０に示すスタンダードセルとは異なり，
セルの高さは配線ピッチの整数倍ではない。
本実施の形態１によるセルの高さは，（整数＋０．５）×配線ピッチとしている。ここで整数とは第１タップと第２タップとの間を通過できる第２層目以上の配線の本数であり，特に第２層目の配線Ｍ２の本数である。
第１タップと第２タップとの間を通過できる第２層目の配線Ｍ２の本数は６本であることから，上記整数は６となり，（６＋０．５）×配線ピッチ＝６．５配線ピッチがセルの高さとなる。
本実施の形態１で示す配線ピッチは，最小加工寸法で形成された配線の幅と最小加工寸法で形成された配線の間隔とを足した最小配線ピッチを用いている。
（イ）引用発明１
　前記（ア）より，「配線」は銅を主体とする導電性膜で形成される（ｃ【００３３】）から，「金属配線」であり，引用文献１には，次の発明（以下，「引用発明１」という。）が記載されていると認められる。
「半導体集積回路装置であって，複数のスタンダードセルが配置及び結線され，スタンダードセルの相互間の結線には第２層目の金属配線が用いられ，そのスタンダードセル内の結線には第１層目の金属配線が用いられ，スタンダードセルの高さは，スタンダードセル上をタップと平行する方向に通過できる第２層目の金属配線の本数によって決められ，セルの高さは配線ピッチの整数倍ではなく（整数＋０．５）×配線ピッチとし，スタンダードセル上を通過できる第２層目の金属配線の本数が６本であれば，６．５配線ピッチとなり，配線ピッチは，最小加工寸法で形成された金属配線の幅と最小加工寸法で形成された金属配線の間隔とを足した最小配線ピッチを用いていること。」
　イ　引用文献２について
（ア）引用文献２
　原査定の拒絶の理由に引用された，特開２００７−２７３７６２号公報（以下，「引用文献２」という。）には，図面とともに，次の記載がある。
「【技術分野】
【０００１】
　本発明は，
半導体集積回路装置のレイアウト
スタンダードセル方式の半導体集積回路装置に使用されるユニットセル
「【００２１】
　
半導体集積回路装置は，計算機等を用いた自動配置配線装置によって設計される
スタンダードセル（標準セル）方式
（中略）
【００２３】
　図１は本発明に基づいた２入力ＮＡＮＤ回路のユニットセル１のレイアウト図である。ユニットセル１は，１組のＰ型拡散領域３４とＮ型拡散領域３５を２本のポリシリコンゲート３６，３７が分割することにより，２本のポリシリコンゲート３６，３７で挟まれた領域を共通のソースあるいはドレイン領域として，２つのＰＭＯＳトランジスタ及びＮＭＯＳトランジスタを構成している。
【００２４】
　
入力信号端子ＡＴ１およびＢＴ１，出力信号端子ＹＴ１，
が，第１メタル配線層Ｍ１によって形成される。
Ｘ方向の配線が第３メタル配線層Ｍ３で行われる。そして第１メタル配線層Ｍ１によって形成される入力信号端子ＡＴ１などの各種端子は，これらの上層の配線層とビアを介して接続される。
（中略）
【００２７】
　
また，Ｘ軸と平行に伸びるグリッドである垂直グリッドＹ１ないしＹ１０が，グリッド幅ＧＷＹで配置されている。グリッド幅ＧＷＹは，Ｘ方向の配線の配線幅と配線間隔により定まるピッチである。そして垂直グリッドＹ１ないしＹ１０によって，ユニットセル１のＹ軸方向の寸法であるセル高さＣＨ，および各種端子のＹ軸方向の位置が定められる。
（中略）
【００３０】
　
配線接続部は，上層配線とのビアが形成される部位である。
出力信号端子ＹＴ１は，水平グリッドＸ３と垂直グリッドＹ３ないしＹ７との交点，および水平グリッドＸ４と垂直グリッドＹ３との交点に，配線接続部を合計６つ備える。
（イ）公知技術２
　前記（ア）より，引用文献２には次の技術的事項（以下，「公知技術２」という。）が記載されていると認められる。
「半導体集積回路装置の設計であるスタンダードセル方式において，入力信号端子及び出力信号端子が第１メタル配線層によって形成され，Ｘ方向の配線が第３メタル配線層で行われ，そして第１メタル配線層によって形成される入力信号端子などの各種端子は，これらの上層の配線層とビアを介して接続され，また，Ｘ軸と平行に伸びるグリッドである垂直グリッドが，グリッド幅で配置され，グリッド幅は，Ｘ方向の配線の配線幅と配線間隔により定まるピッチであり，そして，垂直グリッドによって，ユニットセルのＹ軸方向の寸法であるセル高さ，及び各種端子のＹ軸方向の位置が定められ，配線接続部は上層配線とのビアが形成される部位であり，出力信号端子は水平グリッドと垂直グリッドの交点に配線接続部を合計６つ備えること。」
　ウ　引用文献３について
（ア）引用文献３
　原査定に引用された，特表２０１０−５３６１７６号公報（以下，「引用文献３」という。）には，図面とともに，次の記載がある。
「【０００２】
［技術分野］
　本発明の実施形態は，概して，
集積回路製造技術に関する
【背景技術】
（中略）
【０００５】
　前述の素子が作られるフィーチャの継続的な小型化は，それらのフィーチャを形成するために用いられる技術に益々大きな要求を突きつける。例えば，
基板上のフィーチャをパターニングするために，フォトリソグラフィが一般的に使用される。これらのフィーチャのサイズ設定を表現するためには，「ピッチ」という概念が使用可能である。ピッチは，反復的な２つの隣接するフィーチャ中の同一点間の距離である。
【０００６】
　
フォトレジスト材料は，通常，選択された波長の光にのみ反応するように調整され得る。使用可能な１つの一般的な波長の領域は，紫外線（ＵＶ）領域に位置する。多くのフォトレジスト材料は，特定の波長に選択的に反応するので，フォトリソグラフィ技術にはそれぞれ，その波長により決められる最小ピッチがあり，この最小ピッチ未満においては，その特定のフォトリソグラフィ技術では，フィーチャを確実に形成することは不可能である。
（イ）周知技術３
　前記（ア）より，「背景技術」として記載されている，次の技術的事項（以下，「周知技術３」という。）は，周知と認められる。
「集積回路製造技術において，フォトリソグラフィが一般的に使用され，最小ピッチはその波長により決められること。」
（３）本願補正発明と引用発明１との対比
　ア　引用発明１の「半導体集積回路装置」において「配線ピッチは，最小加工寸法で形成された金属配線の幅と最小加工寸法で形成された金属配線の間隔とを足した最小配線ピッチを用いている」から，これは，本願補正発明の「金属線の公称最小ピッチを有するプロセスにより製造される集積回路」に相当する。
　イ　引用発明１の「第２層目の金属配線」は，「タップと平行する方向に通過できる」から本願補正発明の「第一方向に沿って延伸し」た構成を備えており，その「配線ピッチ」は，前記アのとおり「最小加工寸法で形成された金属配線の幅と最小加工寸法で形成された金属配線の間隔とを足した最小配線ピッチを用いて」いることから，本願補正発明の「前記公称最小ピッチの整数倍により，前記第一方向に垂直な第二方向で分離される複数の金属線であって，前記公称最小ピッチは当該複数の金属線の所定最小ルーティングピッチである」に相当する。そうすると，引用発明１の「第２層目の金属配線」は，本願補正発明の「第一方向に沿って延伸し，前記公称最小ピッチの整数倍により，前記第一方向に垂直な第二方向で分離される複数の金属線であって，前記公称最小ピッチは所定半導体製造プロセスに従って相互接続構造を形成する当該複数の金属線の所定最小ルーティングピッチである」，「複数の金属線」を満たすと認められる。
　ウ　引用発明１は，「複数のスタンダードセルが配置」されるものであり，「スタンダードセルの高さは，スタンダードセル上をタップと平行する方向に通過できる第２層目の金属配線の本数によって決められ，セルの高さは配線ピッチの整数倍ではなく（整数＋０．５）×配線ピッチとし，スタンダードセル上を通過できる第２層目の金属配線の本数が６本であれば，６．５配線ピッチとな」るから，引用発明１における「スタンダードセル」は，本願補正発明の「前記複数の金属線下に位置し，少なくともひとつが，前記第二方向に沿ったセル高さを有し，前記セル高さは，公称最小ピッチの非整数倍である」「複数のスタンダードセル」を満たすと認められる。
　エ　してみると，本願補正発明と引用発明１とは，下記カの点で一致し，下記キの点で相違すると認められる。
　オ　一致点
「金属線の公称最小ピッチを有するプロセスにより製造される集積回路であって，
　第一方向に沿って延伸し，前記公称最小ピッチの整数倍により，前記第一方向に垂直な第二方向で分離される複数の金属線であって，前記公称最小ピッチは当該複数の金属線の所定最小ルーティングピッチである複数の金属線，および，
　前記複数の金属線下に位置し，少なくともひとつが，前記第二方向に沿ったセル高さを有し，前記セル高さは，公称最小ピッチの非整数倍である，複数のスタンダードセル，
を含む，
　ことを特徴とする集積回路。」
　カ　相違点
（ア）相違点１
　本願補正発明では，「公称最小ピッチ」が「所定半導体製造プロセスの１つ以上の特徴に従って決定され」，「前記所定半導体製造プロセスの特徴は，リソグラフプロセスの波長，エッチングプロセスの選択性，金属線の材料，エラーの合理的な許容差，および，所定半導体製造プロセスの予期される歩留まり率の少なくとも１つを含む」のに対し，引用発明１では，この旨が特定されない点。
（イ）相違点２
　本願補正発明では，「前記セル高さ対前記公称最小ピッチの比率は７．５〜１６である」のに対し，引用発明１では，「スタンダードセルの高さは，スタンダードセル上をタップと平行する方向に通過できる第２層目の金属配線の本数によって決められ，セルの高さは配線ピッチの整数倍ではなく（整数＋０．５）×配線ピッチとし，スタンダードセル上を通過できる第２層目の金属配線の本数が６本であれば，６．５配線ピッチとな」るものである点。
（ウ）相違点３
　本願補正発明では，「前記複数のスタンダードセルの少なくともひとつの入力／出力シグナルポートは，第一組の複数の仮想グリッド線と重複するように配置され，前記複数の金属線は，第二組の前記複数の仮想グリッド線と重複するように配置され，前記複数の仮想グリッド線は平行で，前記複数の仮想グリッド線の二個の隣接するラインは，前記公称最小ピッチにより分離され」るのに対し，引用発明１では，この旨が特定されない点。
（４）判断
　ア　相違点１について
　引用発明１では「配線ピッチは，最小加工寸法で形成された金属配線の幅と最小加工寸法で形成された金属配線の間隔とを足した最小配線ピッチを用いている」ところ，周知技術３に示されるように，集積回路を加工するためにフォトリソグラフィが一般的に使用され，最小ピッチはフォトリソグラフィの波長により決められるから，周知技術３を参照して，最小ピッチをフォトリソグラフィの波長により決定するものとすることは，当業者が容易になし得ることである。
　イ　相違点２について
　引用発明１では「スタンダードセルの高さは，スタンダードセル上をタップと平行する方向に通過できる第２層目の金属配線の本数によって決められる」ところ，第２層目の金属配線が「スタンダードセルの相互間の結線」に用いられることから，それぞれのスタンダードセルの入出力を互いに結線するために適当な本数を設定し，これを具体的に７本から１５本の間とし「セルの高さは，（整数＋０．５）×整数ピッチ」であることから７．５〜１５．５という数値を得ることは，当業者の通常の創作能力の発揮にすぎない。
　ウ　相違点３について
　引用発明１は，「複数のスタンダードセルが配置」されるものであり「グリッドを基準」とすることが前提とされており（前記（２）ア（ア）ｂ【０００４】），さらに「スタンダードセルの相互間」が「結線」されることから，各スタンダードセルに「入力信号端子」及び「出力信号端子」を備えることは自明のことである。してみると「スタンダードセル方式」で「グリッド」を基準として「入力信号端子」及び「出力信号端子」を備える公知技術２を採用して，引用発明１における「結線」を実現することは，当業者が容易になしうることである。
　エ　効果について
　本願補正発明の「公称最小ピッチの非整数倍であるセル高さを有するスタンダードセルが提供される」（本願明細書段落０００５）という効果は，引用発明１も対応する構成を有することから，引用発明１が当然奏する効果と変わりがない。
（５）まとめ
　よって，本願補正発明は，引用文献１ないし３に記載された発明に基づいて，当業者が容易に発明をすることができたものであるから，特許法第２９条第２項の規定により，特許出願の際独立して特許を受けることができないものである。
３　むすび 
　したがって，本件補正は，特許法第１７条の２第６項において準用する同法第１２６条第７項の規定に違反するので，同法第１５９条第１項の規定において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　
第３　本願発明の特許性の有無について
１　本願発明 
　審判請求と同時にされた手続補正は前記第２のとおり却下された。
　そして，本願の請求項１に係る発明（以下，「本願発明」という。）は，平成２９年７月２４日にされた手続補正により補正された特許請求の範囲の請求項１に記載された，次のとおりのものと認める。
「金属線の公称最小ピッチを有するプロセスにより製造される集積回路であって，
　第一方向に沿って延伸し，前記公称最小ピッチの整数倍により，前記第一方向に垂直な第二方向で分離される複数の金属線であって，前記公称最小ピッチは当該複数の金属線の所定最小ルーティングピッチであると共に，所定半導体製造プロセスの１つ以上の特徴に従って決定される，複数の金属線，および，
　前記複数の金属線下に位置し，少なくともひとつが，前記第二方向に沿ったセル高さを有し，前記セル高さは，公称最小ピッチの非整数倍である複数のスタンダードセル，を含み，
　前記複数のスタンダードセルの少なくともひとつの入力／出力シグナルポートは，第一組の複数の仮想グリッド線と重複するように配置され，
　前記複数の金属線は，第二組の前記複数の仮想グリッド線と重複するように配置され，
　前記複数の仮想グリッド線は平行で，前記複数の仮想グリッド線の二個の隣接するラインは，前記公称最小ピッチにより分離され，
　前記所定半導体製造プロセスの特徴は，リソグラフプロセスの波長，エッチングプロセスの選択性，金属線の材料，エラーの合理的な許容差，および，所定半導体製造プロセスの予期される歩留まり率の少なくとも１つを含むことを特徴とする集積回路。」
２　原査定の拒絶の理由
　原査定の拒絶の理由の概要は次のとおりである。
　本願発明は，本願優先日前に日本国内において頒布された引用文献１ないし３に記載された発明に基いて，本願優先日前にその発明の属する技術分野における通常の知識を有する者が容易に発明をすることができたものであるから，特許法第２９条第２項の規定により，特許を受けることができない。
３　引用文献
　引用文献１ないし３の記載及び引用発明１は，前記第２の２（２）のとおりである。
４　判断
　本願発明は，本願補正発明から「前記セル高さ対前記公称最小ピッチの比率は７．５〜１６」という発明特定事項を取り除いたものである。
　そうすると，本願発明にさらに前記発明特定事項を付加したものに相当する本願補正発明が，前記第２の２（１）ないし（４）のとおり，引用文献１ないし３に記載された発明に基づいて当業者が容易に発明をすることができたものであるから，本願発明も同様に，引用文献１ないし３に記載された発明に基づいて当業者が容易に発明をすることができたものである。
５　まとめ
　以上のとおり，本願発明は，引用文献１ないし３に記載された発明に基づいて当業者が容易に発明することができたものであるから，特許法第２９条第２項の規定により，特許を受けることができない。
　
第４　結言 
　したがって，本願の請求項１に係る発明は，特許法第２９条第２項の規定により，特許を受けることができないから，その余の請求項について検討するまでもなく，本願は拒絶されるべきものである。 
　よって，結論のとおり審決する。