【事件の表示】
　特願２０１４−２５６５５２「ワード線アドレス・スキャン」拒絶査定不服審判事件〔平成２７年　６月２５日出願公開、特開２０１５−１１８７２８〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯 
　本願は，平成２６年１２月１８日（パリ条約による優先権主張２０１３年１２月１８日（以下，「優先日」という。），米国）に出願された特許法第３６条の２第１項の規定による特許出願であって，平成２６年１２月２４日付けで翻訳文が提出されると共に手続補正がなされ，平成２８年１１月１６日付けの拒絶理由通知に対して平成２９年２月１日付けで意見書が提出されると共に手続補正がなされたが，平成２９年６月２６日付けで拒絶査定がなされ，これに対して平成２９年１０月３日に拒絶査定不服審判の請求がなされたものである。 
  
２．本願発明 
　本願の請求項１に係る発明（以下，「本願発明」という。）は，平成２９年２月１日付けの手続補正により補正された特許請求の範囲の請求項１に記載された事項により特定される次のとおりのものである。 
 　 
「　【請求項１】
　メモリ・アレイ用のアドレス・デコーダの機能を検査するワード線アドレス・スキャン・システムであって，
　前記ワード線アドレス・スキャン・システムは，
　前記メモリ・アレイに関連するアドレスを受信し，デコードするように構成されたアドレス・デコーダと，
　デコードそのものを試験する必要なく，１または複数のデコーダ出力のスイッチングを検出するように構成されたワード線アドレス・スキャンと，
を具え，
　前記ワード線アドレス・スキャンは，前記メモリ・アレイのワード線の端に結合される，または，分割したワード線構造の場合，サブ・ワード線の端に結合される高電圧ワード線アドレス・スキャンであり，
　前記アドレス・デコーダ，前記アドレス・デコーダの出力に結合されるワード線ドライバ，または，前記メモリ・アレイの前記ワード線における異常を検出するように構成される，
ワード線アドレス・スキャン・システム。」
３．原査定の拒絶の理由
　原査定の拒絶の理由は，この出願の請求項１に係る発明は，本願の優先日前に日本国内又は外国において，頒布された又は電気通信回線を通じて公衆に利用可能となった下記の引用文献１に記載された発明，引用文献３に記載の技術，及び引用文献２，６に記載の周知技術に基づいて，その出願前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから，特許法２９条２項の規定により特許を受けることができない，というものである。
引用文献１．特開昭６０−２２４１９９号公報
引用文献２．特開２００５−２５９０７号公報
引用文献３．特開平２−３１９８号公報
引用文献４．（省略）
引用文献５．（省略）
引用文献６．特開平４−１３２０９９号公報
４．引用例 
（１）引用例１ 
　原査定の拒絶理由で引用された，本願の優先日前に頒布された刊行物である，特開昭６０−２２４１９９号公報（昭和６０年１１月８日出願公開。以下，「引用例１」という。）には，図面とともに，以下の事項が記載されている。（下線は当審において付したものである。以下，同様。） 
  
Ａ　「（３）　従来技術と問題点
　
半導体記憶装置のデコーダには，次の２つの機能が要求される。
　●１（当審注。原文は丸付き数字。以下同様に，丸付き数字は“●”を用いて表記する。）　複数の選択線のうちいずれか１本の選択線のみが選択されること（いいかえれば，必ず１本の選択線が選択されること，複数本の選択線が同時に選択されないこと）
　●２　異なるアドレス信号に対しては異なる選択線が選択されること（いいかえれば，異なるアドレス信号に対して同一の選択線が複数回選択されないこと，又いかなるアドレス信号によってもそれに対応する選択線が選択され，どの選択線も全く選ばれないことがないこと）」（第１頁右下欄５〜１７行）
Ｂ　「（４）　発明の目的
　
本発明はメモリセルに対するデータの書込み／読出しを行なうことなく，デコーダの機能を試験できる半導体記憶装置を実現し，上述の問題を解消することを目的とするものである。
Ｃ　「（５）　発明の構成
　上記の目的は，
アドレス信号に対応したメモリセルをメモリセルアレイの中から選択するための選択信号を発生するデコーダ
Ｄ　「（６）　発明の実施例
　以下図を用いて本発明の一実施例を更に詳細に説明する。
第１図は本発明の一実施例である半導体記憶装置のブロック図である。図中，
２はＸデコーダ，
７はデコーダ機能判定回路である。
　第１図に於いて
メモリセルの選択は，Ｘデコーダ２の出力でワード線を選択し，Ｙデコーダ４の出力でビット線を選択することで行なわれ
　本発明にかかるデコーダ機能判定回路７について説明するまえに第１図のＸデコーダ２の構成について簡単に説明する。
　
第２図は，Ｘデコーダ２の回路構成の一例を示す図であり，ＷＬ０〜ＷＬＮはワード線，２１〜２Ｎはデコード回路，Ｑ
１
〜Ｑ
ｎ
はエンハンスメント型ＭＯＳトランジスタ
である
第２図に於いて，例えばトランジスタＱ
１
〜Ｑ
ｎ
のゲートに入力される信号が全て低レベルとなり，Ｑ
１
〜Ｑ
ｎ
が全てカットオフするとワード線ＷＬ０が高レベルとなって選択される
Ｑ
１
〜Ｑ
ｎ
のゲートに入力されるアドレス信号
　
かかるデコーダが持つべき前述●１の機能が正常に働くか否かをチェックするのが第３図に示すデコーダ機能判定回路７である。
　
尚，ＷＬ０〜ＷＬＮは，第２図のＸデコーダ２の各出力が入力されることを示している。
　
本実施例は，トランジスタＴ
Ｄ０
〜Ｔ
ＤＮ
のうちのどれか１つのみがオンしたときと，複数個オンしたときとでＡ点の電位が異なることを利用してデコーダの機能を試験するものである。
Ｅ　「第１図
」
Ｆ　「第２図
」
Ｇ　「第３図
」
　ここで，上記引用例１に記載されている事項について検討する。
  
ア　上記Ｂの「本発明はメモリセルに対するデータの書込み／読出しを行なうことなく，デコーダの機能を試験できる半導体記憶装置を実現し，上述の問題を解消することを目的とするものである。」との記載から，“メモリセルに対するデータの書込み／読出しを行なうことなく，デコーダの機能を試験できる半導体記憶装置”が読み取れ，また，上記Ｄの「かかるデコーダが持つべき前述●１の機能が正常に働くか否かをチェックするのが第３図に示すデコーダ機能判定回路７である。・・・尚，ＷＬ０〜ＷＬＮは，第２図のＸデコーダ２の各出力が入力されることを示している。」との記載から，引用例１の実施例において，デコーダ機能判定回路７によって機能が試験される「デコーダ」は，「Ｘデコーダ２」であるから，
　引用例１には，
　“メモリセルに対するデータの書込み／読出しを行なうことなく，Ｘデコーダの機能を試験できる半導体記憶装置”
が記載されていると認められる。
イ　上記Ｄの「第１図は本発明の一実施例である半導体記憶装置のブロック図である。図中，・・・２はＸデコーダ，・・・７はデコーダ機能判定回路である。」との記載，及び上記Ｅで引用した第１図の記載から，
　“半導体記憶装置は，Ｘデコーダと，デコーダ機能判定回路とを具え”ること
が読み取れる。
ウ　上記Ｄの「第２図は，Ｘデコーダ２の回路構成の一例を示す図であり，・・・２１〜２Ｎはデコード回路，Ｑ１〜Ｑｎはエンハンスメント型ＭＯＳトランジスタ・・・である」との記載，同じく上記Ｄの「Ｑ１〜Ｑｎのゲートに入力されるアドレス信号」との記載，及び上記Ｆで引用した第２図の記載から，Ｘデコーダ２を構成するデコード回路内のエンハンスメント型ＭＯＳトランジスタ（Ｑ１〜Ｑｎ）のゲートにはアドレス信号が入力されていることが読み取れるから，
　引用例１には，
　“アドレス信号が入力されるＸデコーダ”
が記載されていると認められる。 
　また，上記Ｃの「アドレス信号に対応したメモリセルをメモリセルアレイの中から選択するための選択信号を発生するデコーダ」との記載，上記Ｄの「メモリセルの選択は，Ｘデコーダ２の出力でワード線を選択し，Ｙデコーダ４の出力でビット線を選択することで行なわれ」との記載，上記Ｄの「第２図に於いて，例えばトランジスタＱ１〜Ｑｎのゲートに入力される信号が全て低レベルとなり，Ｑ１〜Ｑｎが全てカットオフするとワード線ＷＬ０が高レベルとなって選択される」との記載から，
“アドレス信号に対応したメモリセルをメモリセルアレイの中から選択するために，選択するメモリセルのワード線を高レベルにするＸデコーダ”
が読み取れる。
　そうすると，引用例１には，
“アドレス信号が入力され，前記アドレス信号に対応したメモリセルをメモリセルアレイの中から選択するために，選択するメモリセルのワード線を高レベルにするＸデコーダ”
が記載されていると認められる。
エ　上記Ａの「半導体記憶装置のデコーダには，次の２つの機能が要求される。
　●１（当審注。原文は丸付き数字。以下同様に，丸付き数字は“●”を用いて表記する。）　複数の選択線のうちいずれか１本の選択線のみが選択されること（いいかえれば，必ず１本の選択線が選択されること，複数本の選択線が同時に選択されないこと）」との記載，及び上記Ｄの「かかるデコーダが持つべき前述●１の機能が正常に働くか否かをチェックするのが第３図に示すデコーダ機能判定回路７である。」との記載から，デコーダ機能判定回路７は，“複数の選択線のうちいずれか１本の選択線のみが選択される”というデコーダの機能をチェックするものであることが読み取れる。
　ここで，上記Ｄの「尚，ＷＬ０〜ＷＬＮは，第２図のＸデコーダ２の各出力が入力されることを示している。」との記載，上記Ｆで引用した第２図の記載，及び上記Ｇで引用した第３図の記載から，上記「選択線」が「ワード線」のことを指していることが読み取れ，また，上記第２図，第３図の記載に加えて，上記Ｅで引用した第１図の記載も併せて参酌すると，「デコーダ機能判定回路７」が，Ｘデコーダ２とメモリセルアレイ１との間の複数のワード線のそれぞれにゲートが接続される複数のトランジスタを有することが読み取れる。
　また，上記Ｄの「本実施例は，トランジスタＴＤ０〜ＴＤＮのうちのどれか１つのみがオンしたときと，複数個オンしたときとでＡ点の電位が異なることを利用してデコーダの機能を試験するものである。」との記載から，「デコーダ機能判定回路７」は，トランジスタＴＤ０〜ＴＤＮのオン・オフを判断することで，トランジスタＴＤ０〜ＴＤＮのゲートに接続される“複数のワード線”のレベルをチェックしているとみることができる。
　そうすると，引用例１には，
　“Ｘデコーダとメモリセルアレイとの間の複数のワード線のそれぞれにゲートが接続される複数のトランジスタを有し，複数のワード線のレベルをチェックするデコーダ機能判定回路”
が記載されていると認められる。
オ　上記イ〜エの検討から，引用例１には，
“半導体記憶装置は，
　アドレス信号が入力され，前記アドレス信号に対応したメモリセルをメモリセルアレイの中から選択するために，選択するメモリセルのワード線を高レベルにするＸデコーダと，
　前記Ｘデコーダとメモリセルアレイとの間の複数のワード線のそれぞれにゲートが接続される複数のトランジスタを有し，複数のワード線のレベルをチェックするデコーダ機能判定回路とを具え”ること
が記載されていると認められる。
カ　上記Ｄの「かかるデコーダが持つべき前述●１の機能が正常に働くか否かをチェックするのが第３図に示すデコーダ機能判定回路７である。」との記載と，上記アで検討したように，引用例１の実施例において，デコーダ機能判定回路７によって機能が正常に働くか否かをチェックされる「デコーダ」は「Ｘデコーダ２」であることを踏まえると，
　引用例１には，
　“デコーダ機能判定回路は，Ｘデコーダが持つべき機能が正常に働くか否かをチェックするように構成される”こと
が記載されていると認められる。
　上記ア〜カの検討から，引用例１には，次のとおりの発明（以下，「引用発明」という。）が記載されていると認められる。
  
 「メモリセルに対するデータの書込み／読出しを行なうことなく，Ｘデコーダの機能を試験できる半導体記憶装置であって，
　半導体記憶装置は，
　アドレス信号が入力され，前記アドレス信号に対応したメモリセルをメモリセルアレイの中から選択するために，選択するメモリセルのワード線を高レベルにするＸデコーダと，
　前記Ｘデコーダとメモリセルアレイとの間の複数のワード線のそれぞれにゲートが接続される複数のトランジスタを有し，複数のワード線のレベルをチェックするデコーダ機能判定回路と，
　を具え，
　前記デコーダ機能判定回路は，前記Ｘデコーダが持つべき機能が正常に働くか否かをチェックするように構成される，半導体記憶装置。」
  
（２）引用例２
　原査定の拒絶理由で引用された，本願の優先日前に頒布された刊行物である，特開２００５−２５９０７号公報（平成１７年１月２７日出願公開。以下，「引用例２」という。）には，図面とともに，以下の事項が記載されている。
Ｈ　「【００１１】
　この問題を回避するために，上記ＭＯＳＦＥＴＱ１１〜Ｑ１６を上記サイズのまま，例えばチャネル領域の不純物濃度を高くすること等によりしきい値電圧を約０．６Ｖ程度に高くして上記リーク電流を低減させて上記読み出し動作マージンを確保する。このようなメモリセルを構成するＭＯＳＦＥＴの高しきい値電圧に対応して，
メモリセルを構成するＣＭＯＳインバータ回路に与えられる動作電圧は，ＶＤＤＨのように高い電圧とされる。特に制限されないが，上記動作電圧ＶＤＤＨは，約１．２Ｖのような電圧とされる。
【００１２】
　
これに対して，ワード線の選択信号を形成するブラックボックスで示したデコーダは，上記素子微細化に対応して，例えば０．４Ｖのような低しきい値電圧のＭＯＳＦＥＴにより構成される。このような低しきい値電圧に対応して，その動作電圧ＶＤＤは，約０．８Ｖのような低い電源電圧ＶＤＤとされる。つまり，デコーダ等の周辺回路は，素子微細化に伴い電源の低電圧化及びＭＯＳＦＥＴの低しきい値電圧にされる。
（途中省略）
【００１５】
　
ワードドライバは，ＮチャネルＭＯＳＦＥＴＱ５とＰチャネルＭＯＳＦＥＴＱ６からなり，高電源電圧ＶＤＤＨで動作するＣＭＯＳインバータ回路から構成される。このような反転増幅回路によりワードドライバが構成されるので，その入力には，ロウレベルが選択レベルであり，ハイレベルが非選択レベルであるようなレベル変換された信号が必要になる。
【００１６】
　上記ＭＯＳＦＥＴＱ１，Ｑ２は，前記のように低電圧ＶＤＤで動作するものであるので，それに対応して約０．４Ｖ程度の低しきい値電圧とされる。
高電源電圧ＶＤＤＨで動作するレベルシフタを構成するＭＯＳＦＥＴＱ３，Ｑ４及びワードドライバを構成するＭＯＳＦＥＴＱ５，Ｑ６は，同じく高電源電圧ＶＤＤＨで動作するメモリセルを構成するＭＯＳＦＥＴＱ１１〜Ｑ１６とは異なり，上記低電圧ＶＤＤで動作するＭＯＳＦＥＴＱ１，Ｑ２と同じく低しきい値電圧のＭＯＳＦＥＴで構成される。
【００１７】
　
上記のようにワードドライバをＣＭＯＳインバータ回路で構成し，その前段にインバータ形のレベルシフタを配置する構成は，低消費電力化を図る上で有益なものとなる。つまり，この実施例のようにメモリセルアレイがワード線ＷＬ０〜ＷＬｎのようにｎ＋１本からなるとき，１つのワード線が選択されて，残りｎ個のワード線が非選択となる。選択となるワード線のワードドライバの入力には，ロウレベルの入力信号が供給され，非選択となるワード線のワードドライバの入力には，ハイレベルの入力信号が供給される。
Ｊ　「【図１】
」
（３）引用例３
　原査定の拒絶理由で引用された，本願の優先日前に頒布された刊行物である，特開平２−３１９８号公報（平成２年１月８日出願公開。以下，「引用例３」という。）には，図面とともに，以下の事項が記載されている。
Ｋ　「
第１０図はワード線１の点●ａ（当審注。原文は丸付き文字。以下同様に，丸付き文字は“●”を用いて表記する。）において断線したメモリプレーンの概略図である。このメモリプレーンは第９図の半導体メモリ素子のブロック１１，１２，１３，１４のうちの１つに対応し，●ａ点で断線しているワード線１がアクセスされた場合にビット２，３，４に対応するセル内容が縮退故障となる。
Ｌ　「
本発明ではワード線ドライバ１５と反対側の端部でワード線で信号が正常に伝達されていることを検出することを特徴とする。
Ｍ　「
第３図は本発明の詳細な構成図である。同図において第１図及び第２図と同じものは同じ番号で示され，１６はワード線，１８はビット線，１７はセルである。また，２３はワード線ドライバ１５の出力部にあるアンド回路，２４はパストランジスタ，２５はセル１７に接続されるパストランジスタ，２６は本発明のワード線故障検出回路の一部であるドットオア回路，２７と２８は本発明に利用されるタイミングジェネレータとエラー信号を出力するバッファ回路である。
このようなメモリ素子において，本発明ではワード線故障検出回路１９内のドットオア回路２６内の各検出用トランジスタ３０のゲート端子がそれぞれワード線１６に接続される。そして，そのソース端子は接地され，ドレイン端子は共通に抵抗器３１を介して電源レベルＶ
ＤＤ
に接続される。検出用トランジスタ３０はゲート端子にハイレベルが入力された場合に，オン状態となり，そして，そのオン状態のトランジスタ３０に向かって電源電圧Ｖ
ＤＤ
から抵抗器３１を介して電流が流れる。電流が流れれば，すべてのドレイン端子に共通に接続している節点●ｂの電位はローレベルになり，その電位は，ドットオア回路２６の出力線３２に伝達される。すなわち検出用トランジスタ３０のゲート電圧が少なくとも１つハイレベルであればドットオア回路２６の出力線３２はローレベルになる。もしワード線１６が故障なく正常に動作している場合にはワード線１６のうちどれか１つは常にハイレベルに活性化されている。というのは，ワード線１６はＲＯＷアドレスデコーダの出力であるから，ＲＯＷアドレスデコーダの入力である２進アドレス信号によって指定されるワード線が必ずハイレベルに活性化されるからである。すなわちワード線１６に故障がなければ検出用トランジスタ３０のいずれか１つが必ずオン状態になっており，そのオン状態の検出用トランジスタ３０に向かって電流が電源Ｖ
ＤＤ
から流れ込み，出力線３２は常にローレベルとなる。このように本発明では各ワード線１６にゲート端子が接続された検出用トランジスタ３０の各ドレイン端子を共通にしてドットオア論理で出力線３２に接続し，このことにより，正常時に出力電流が常に流れるようにしている。このようなメモリ素子において，もしワード線１６が断線している場合には断線されたワード線１６においてＲＯＷアドレスデコーダの出力論理は検出用トランジスタ３０に伝達されず，ＲＯＷアドレスデコーダでそのワード線を活性化しても，ハイレベルの電圧はそのワード線に接続しているはずの検出用トランジスタ３０をオン状態にさせない。従ってドットオア回路２６内のすべての検出用トランジスタ３０はオフ状態となる。ドットオア回路２６において，すべての検出用トランジスタ３０がオフ状態であれば抵抗器３１を介して電流は流れず，従ってドットオア回路２６の出力線３２はハイレベルになる。
　
また，ワード線１６のうち少なくとも１本がグランドに短絡している場合にもその短絡されたワード線１６はＲＯＷアドレスデコーダでハイレベルに活性化されず，そのワード線はローレベルのままとなる。従ってこの場合においてもドットオア回路２６内の検出用トランジスタ３０はすべてオフ状態となり，抵抗器３１を介して電流は流れず，出力線３２はハイレベルとなる。すなわち，本発明ではドットオア回路２６を用いてワード線が正常であれば抵抗器３１を介して電流が常に流れ，ワード線が断線している場合，あるいはワード線がグランドに短絡している場合にはそのワード線をアクセスしても，電流が流れないようにしている。
Ｎ　「第３図
」
Ｏ　「第１０図
」
（４）引用例４
　原査定で周知技術を示す文献として引用された，本願の優先日前に頒布された刊行物である，特開平４−１３２０９９号公報（平成４年５月６日出願公開。以下，「引用例４」という。）には，図面とともに，以下の事項が記載されている。
Ｐ　「〔実施例〕
　次に本発明について図面を参照して説明する。
　第１図は本発明の一実施例の半導体メモリの回路図である。
　第１図において，本実施例では，ワード線１１，１２，１３，１４が列方向（第１図の横方向）のメモリセル１ａ〜１ｐのコントロールゲートに共通に接続され，Ｎｃｈトランジスタ１１０，１２０，１３０，１４０のゲートにも各々接続されている。ディジット線１５，１６，１７，１８は，行方向（第１図の縦方向）のメモリセルのドレインに共通に接続し，Ｎｃｈトランジスタ１５０，１６０，１７０，１８０のゲートにも各々接続されている。
ビット線１９は，Ｖｃｃと，Ｎｃｈトランジスタ１１０，１２０，１３０，１４０のドレインに接続され，検出回路１９０の入力に接続されている。ＮＧ信号１９１は，検出回路１９０の出力信号である。
　
今，第１図のＥＰＲＯＭが，１ａのメモリセルを選択する場合，ワード線１１のみがＨレベル（その他のワード線１２，１３，１４はＬレベル），ディジット線１５のみがＨレベル（その他のディジット線１６，１７，１８はＬレベル）となることで，メモリセル１ａが選択される。このとき，Ｎｃｈトランジスタ１１０のゲートにもワード線１１のＨレベルが印加されるため，Ｎｃｈトランジスタ１１０はＯＮし，ビット線１９からＮｃｈトランジスタ１１０のソースであるＧＮＤ方向へ電流を流す。ひとつのＮｃｈトランジスタがＯＮすることで，ビット線１９から流れる電流量をＡ１とする。
　
もし，デコーダ部の異常やアドレス配線部の異常などの不良によって，同時に２つ以上のワード線がＨレベルとなる場合，ビット線１９に接続されたＮｃｈトランジスタは２つ以上ＯＮし，ビット線１９から流れる電流量はＡ１より大きく，この電流量をＡ２とする。
電流量の変化をセンスするようにし，検出回路１９０はＮｃｈトランジスタＯＦＦ状態からひとつのＮｃｈトランジスタがＯＮするＡ１と，２つ以上のＮｃｈトランジスタがＯＮするＡ２を判断し，Ａ２と判断した場合は，ＮＧ信号１９１に不良品としての判定を出力する。
　以上ＥＥＰＲＯＭを一例に説明したが，他の形式のメモリでも全く同様である。」（第２頁右上欄７行〜第３頁左上欄８行）
Ｑ　「第１図
」
５．対比 
　本願発明と，引用発明とを比較する。
 　 
ア　引用発明の「メモリセルアレイ」が本願発明の「メモリ・アレイ」に相当し，「引用発明の「Ｘデコーダ」は，「アドレス信号が入力され，前記アドレス信号に対応したメモリセルをメモリセルアレイの中から選択するために，選択するメモリセルのワード線を高レベルにする」ものであるから，本願発明の「メモリ・アレイ用のアドレス・デコーダ」に相当する。
　また，引用発明の「半導体記憶装置」は，「Ｘデコーダ」と「デコーダ機能判定回路」を具えた「システム」であり，「デコーダ機能判定回路」によって「Ｘデコーダ」の機能を「試験」，すなわち，「検査」するシステムであるから，本願発明の「メモリ・アレイ用のアドレス・デコーダの機能を検査するワード線アドレス・スキャン・システム」に相当する。
　よって，引用発明の「メモリセルに対するデータの書込み／読出しを行なうことなく，Ｘデコーダの機能を試験できる半導体記憶装置」が本願発明の「メモリ・アレイ用のアドレス・デコーダの機能を検査するワード線アドレス・スキャン・システム」に相当する。
イ　引用発明の「アドレス信号」は，Ｘデコーダが，これを入力して，アドレス信号に対応したメモリセルをメモリセルアレイの中から選択するためのものであるから，本願発明の「メモリ・アレイに関連するアドレス」に相当するものであり，引用発明の「Ｘデコーダ」は，「アドレス信号」を入力，すなわち，「受信して」，前記アドレス信号に対応したメモリセルをメモリセルアレイの中から選択する動作，すなわち，アドレス信号を「デコード」する動作を行うものであるから，本願発明の「アドレス・デコーダ」に相当する。
　よって，引用発明の「アドレス信号が入力され，前記アドレス信号に対応したメモリセルをメモリセルアレイの中から選択するために，選択するメモリセルのワード線を高レベルにするＸデコーダ」が本願発明の「前記メモリ・アレイに関連するアドレスを受信し，デコードするように構成されたアドレス・デコーダ」に相当する。
ウ　引用発明の「デコーダ機能判定回路」は，「前記Ｘデコーダとメモリセルアレイとの間の複数のワード線のそれぞれにゲートが接続される複数のトランジスタを有し，複数のワード線のレベルをチェックする」ものであり，「複数のワード線のレベルをチェックする」ことは，本願発明の「１または複数のデコーダ出力のスイッチングを検出する」ことに相当するので，引用発明の「複数のワード線のレベルをチェックするデコーダ機能判定回路」が本願発明の「１または複数のデコーダ出力のスイッチングを検出するように構成されたワード線アドレス・スキャン」に相当する。
　そうすると，引用発明の「デコーダ機能判定回路」と本願発明の「ワード線アドレス・スキャン」とは，その動作内容に差異が無いから，引用発明のデコーダ機能判定回路は，複数のワード線のレベルをチェックする動作を，「デコードそのものを試験する必要なく」，実行しているといえる。
　したがって，引用発明の「前記Ｘデコーダとメモリセルアレイとの間の複数のワード線のそれぞれにゲートが接続される複数のトランジスタを有し，複数のワード線のレベルをチェックするデコーダ機能判定回路」が本願発明の「デコードそのものを試験する必要なく，１または複数のデコーダ出力のスイッチングを検出するように構成されたワード線アドレス・スキャン」に相当する。
エ　引用発明の「前記デコーダ機能判定回路は，前記Ｘデコーダが持つべき機能が正常に働くか否かをチェックするように構成される」（前者）と，本願発明の「前記ワード線アドレス・スキャンは，前記メモリ・アレイのワード線の端に結合される，または，分割したワード線構造の場合，サブ・ワード線の端に結合される高電圧ワード線アドレス・スキャンであり，前記アドレス・デコーダ，前記アドレス・デコーダの出力に結合されるワード線ドライバ，または，前記メモリ・アレイの前記ワード線における異常を検出するように構成される」（後者）とを対比すると，引用発明の「前記Ｘデコーダが持つべき機能が正常に働くか否かをチェックする」ことは本願発明の「前記アドレス・デコーダにおける異常を検出する」ことに相当するので，前者と後者とは，後記する点で相違するものの，「前記ワード線アドレス・スキャンは，前記アドレス・デコーダにおける異常を検出するように構成される」点で共通する。
 　以上の検討から，本願発明と引用発明とは， 
 　 
「メモリ・アレイ用のアドレス・デコーダの機能を検査するワード線アドレス・スキャン・システムであって，
　前記ワード線アドレス・スキャン・システムは，
　前記メモリ・アレイに関連するアドレスを受信し，デコードするように構成されたアドレス・デコーダと，
　デコードそのものを試験する必要なく，１または複数のデコーダ出力のスイッチングを検出するように構成されたワード線アドレス・スキャンと，
を具え，
　前記ワード線アドレス・スキャンは，前記アドレス・デコーダにおける異常を検出するように構成される，
ワード線アドレス・スキャン・システム。」
 　 
の点で一致し，以下の点で相違する。 
 　 
［相違点１］ 
　ワード線アドレス・スキャンが，
　本願発明では，「メモリ・アレイのワード線の端に結合される，または，分割したワード線構造の場合，サブ・ワード線の端に結合される高電圧ワード線アドレス・スキャン」であるのに対して，
　引用発明は，そのような構成となっていない点。
　
［相違点２］ 
　本願発明は，「アドレス・デコーダ，アドレス・デコーダの出力に結合されるワード線ドライバ，または，メモリ・アレイのワード線における異常を検出するように構成される」のに対して，引用発明では，アドレス・デコーダにおける異常のみを検出するように構成されている点。
６．判断　 
　上記相違点について，検討する。 
［相違点１］について 
　引用発明は，「前記Ｘデコーダとメモリセルアレイとの間の複数のワード線のそれぞれにゲートが接続される複数のトランジスタを有し，複数のワード線のレベルをチェックするデコーダ機能判定回路」を具えるものであり，デコーダ機能判定回路をＸデコーダとメモリセルアレイとの間，すなわち，異常の発生が想定されるＸデコーダの後段に接続し，当該接続箇所の複数のワード線のレベルをチェックすることで，デコーダ機能判定回路の接続箇所の前段にあるＸデコーダの異常の有無を判定するものである。
　ここで，引用例３（上記Ｋ〜Ｏの記載）を参照すると，引用例３には，メモリプレーンのワード線ドライバ１５と反対側の端部（本願発明の「メモリ・アレイのワード線の端」に相当する。）に，ワード線故障検出回路のドットオア回路２６を接続して，当該接続位置の直前に接続されているメモリプレーン内のワード線の異常を検出することが記載されている一方，引用例４（上記Ｐ及びＱの記載）には，メモリセルのアレイのワード線の端に，複数のワード線のレベルをチェックするためのためのＮｃｈトランジスタ１１０〜１４０を接続して，メモリセルのアレイを介した位置から，デコーダ部の異常を検出することが記載されていることからすると，異常を検出するための回路を異常検出対象の後段のどこに接続するかは，当業者が適宜選択しうる設計的事項であるものと認められる。
　また，メモリ回路において，メモリセルをデコーダよりも高電圧で動作させることは，例えば，引用例２（上記Ｈ及びＪの記載）に記載されているように周知技術である。
　そうすると，引用発明において，デコーダ機能判定回路をＸデコーダの後段である，メモリセルアレイのＸデコーダと反対側の端部（メモリセルアレイのワード線の端）に接続するように構成するとともに，デコーダ機能判定回路を，デコーダよりも高電圧で動作するメモリセルのワード線のレベルの異常を検出することができる「高電圧ワード線アドレス・スキャン」とすることは，当業者が容易に想到し得たことである。
［相違点２］について 
　メモリ回路において，デコーダの出力にワード線の選択動作を行うワード線ドライバを設けることは，例えば，引用例２（上記Ｈ及びＪの記載）に記載されているように周知技術である。
　そして，引用発明において，Ｘデコーダから出力されたワード線のレベルは，周知のワード線ドライバ等を介して，メモリセルアレイのＸデコーダと反対側の端部まで伝達されるものであるから，Ｘデコーダから上記端部までの間において，異常が発生した箇所より後段では必ずワード線のレベルが異常となることは明らかである。
　つまり，引用発明の「デコーダ機能判定回路」をメモリセルアレイのワード線の端に結合すれば，当該「デコーダ機能判定回路」が，それより前段に接続されているアドレス・デコーダ，アドレス・デコーダの出力に結合されるワード線ドライバ，またはメモリ・アレイのワード線，における異常を検出することになることは自明のことである。
　してみれば，引用発明において，上記相違点１に係る構成とした結果，メモリセルアレイのワード線の端に結合された「デコーダ機能判定回路」が，アドレス・デコーダ，アドレス・デコーダの出力に結合されるワード線ドライバ，またはメモリ・アレイのワード線における異常を検出するように構成することは，当業者が容易に想到し得たことである。
７．審判請求人の主張について
　審判請求人は，審判請求書において，以下のとおり主張している。
「しかしながら，引例１において，Ｘデコーダ２とデコーダ機能判定回路７との間にメモリセルアレイ１を配置することには，以下に説明するように阻害要因がありますので，引例１において，当該周知技術を適用するとは考えられません。 
　引例１の１頁右欄１８〜２０行目には，従来は，デコーダの機能の試験は実際にデータをメモリセルに書き込み，それを読み出すことによって行われていることが記載されています。この記載から，従来は，デコーダはメモリセルに直接接続されていたことが分かります。 
　引例１の２頁左上欄１〜１８行目には，従来の方法では，デコーダ機能試験用の特殊なデータパターンを作成しなければならないこと，紫外線消去型のＥＥＰＲＯＭでは時間がかかるため試験能率の低下を招くこと，ＯＰＲＯＭ（Ｏｎｅ　ｔｉｍｅ　Ｐｒｏｇｒａｍａｂｌｅ　Ｏｎｌｙ　Ｍｅｍｏｒｙ）ではデコーダの機能の十分な信頼性保証をするのが難しいということを問題点として挙げています。 
　引例１の２頁左上１９行目〜２頁右上１１行目には，引例１の目的が，メモリセルに対するデータの書込み／読出しを行うことなく，デコーダの機能を試験することであり，この目的を達成するために，デコーダの出力を受け取り，デコード出力を判定するデコーダ機能判定回路を設けたことが記載されています。すなわち，引例１では，Ｘデコーダ２とデコーダ機能判定回路７とを直接接続することが，引例１の目的を達成するためには必須の構成であり，Ｘデコーダ２とデコーダ機能判定回路７との間にメモリセルアレイ１を配置する構成に変更するとは考えられません。」（審判請求書第３頁１６行〜第４頁８行）
　しかしながら，上記６．の「［相違点１］について 」で判断したとおりであるから，引用発明の「デコーダ機能判定回路」を，メモリ・アレイのワード線の端に設けるように構成することに何ら阻害要因はない。
　したがって，審判請求人の上記主張は採用することができない。
８．むすび　 
　以上のとおり，本願発明は，引用発明，及び引用例２〜４に記載の事項に基づいて，当業者が容易に発明をすることができたものであるから，特許法第２９条第２項の規定により特許を受けることができない。
　したがって，本願は拒絶されるべきものである。 
  
　よって，結論のとおり審決する。