(57)【要約】  広い供給範囲のデジタルレベルシフター回路は、第１電圧レベルから第２電圧レベルまでの範囲の可変所望出力電圧の間でシフトする。広い供給範囲のデジタルレベルシフター回路は、ラッチ回路、第１ブリーダ回路及び第２ブリーダ回路を含む。ラッチ回路は、第１電圧レベル及び第２電圧レベルを受信し、第１のクロックされた差動スイッチ及び第２のクロックされた差動スイッチを含む。第１ブリーダ回路は、第２電圧レールと第１差動スイッチとの間に接続され、第１デジタル入力電圧を受信するように構成される。第２ブリーダ回路は、第２電圧レールと第２差動スイッチとの間に接続され、第２デジタル入力電圧を受信するように構成される。第１ブリーダ回路及び第２ブリーダ回路は、第１デジタル入力電圧及び第２デジタル入力電圧を可変の所望の出力電圧から分離する。
2022501901.tif 000002
【特許請求の範囲】
【請求項１】
第１電圧レールにより設定された第１電圧レベルから第２電圧レールにより設定された第２電圧レベルまでの範囲の可変所望出力電圧の間でシフトするように構成された広い供給範囲のデジタルレベルシフター回路であって：
前記第１電圧レールと前記第２電圧レールとの間に接続されたラッチ回路であり、クロックされた第１差動スイッチ及び第２差動スイッチを含むラッチ回路；
前記第２電圧レールと前記第１差動スイッチとの間に接続され、第１デジタル入力電圧を受信するように構成された第１ブリーダ回路；及び
前記第２電圧レールと前記第２差動スイッチとの間に接続され、第２デジタル入力電圧を受信するように構成された第２ブリーダ回路；
を含み、
前記第１ブリーダ回路及び前記第２ブリーダ回路は、前記第１デジタル入力電圧及び前記第２デジタル入力電圧を前記可変所望出力電圧から分離する、
デジタルレベルシフター回路。
【請求項２】
前記第１ブリーダ回路と、前記第１デジタル入力電圧を受信する第１入力との間に接続された第１キャパシタ；及び
前記第２ブリーダ回路と、前記第２デジタル入力電圧を受信する第２入力との間に接続された第２キャパシタ；
をさらに含む、請求項１に記載のデジタルレベルシフター回路。
【請求項３】
前記可変所望出力電圧を受信し、前記可変所望出力電圧の現在の電圧状態に基づいて前記第１デジタル入力電圧及び前記第２デジタル入力電圧の電圧状態を制御するように構成された電子制御装置をさらに含む、請求項１に記載のデジタルレベルシフター回路。
【請求項４】
前記電子制御装置は、前記可変所望出力電圧が第１電圧レベルであるとの判定に応答して、前記第２デジタル入力電圧をデジタル入力パルスとして出力し、前記可変所望出力電圧が前記第１電圧レベルとは異なる第２電圧レベルであるとの判定に応答して、前記第１デジタル入力電圧をデジタル入力パルスとして出力する、請求項３に記載のデジタルレベルシフター回路。
【請求項５】
前記電子制御装置は、前記第１電圧レベルから前記第２電圧レベルへのシフトを検出するまで、前記第２デジタル入力電圧に対応する一連のデジタル入力パルスを出力する、請求項４に記載のデジタルレベルシフター回路。
【請求項６】
前記電子制御装置は、前記第２電圧レベルから前記第１電圧レベルへのシフトを検出するまで、前記第１デジタル入力電圧に対応する一連のデジタル入力パルスを出力する、請求項５に記載のデジタルレベルシフター回路。
【請求項７】
前記ラッチ回路は、第１対の交差結合スイッチと、第２対の交差結合スイッチ対とをさらに備える、請求項１に記載のデジタルレベルシフター回路。
【請求項８】
前記第１対の交差結合スイッチのうちの第１交差結合スイッチ、及び前記第２対の交差結合スイッチのうちの第１交差結合スイッチと信号通信する第１ロードバランシング回路；及び
前記第１対の交差結合スイッチのうちの第２交差結合スイッチ、及び前記第２対の交差結合スイッチのうちの第２交差結合スイッチと信号通信する第２ロードバランシング回路；
をさらに含む、請求項７に記載のデジタルレベルシフター回路。
【請求項９】
前記第１対の交差結合スイッチ及び前記第２対の交差結合スイッチは、バック・トゥ・バックのインバータメモリセルとして共に動作するように構成される、請求項７に記載のデジタルレベルシフター回路。
【請求項１０】
前記第１差動スイッチは前記第１対の交差結合スイッチよりも大きいサイズであり、前記第２差動スイッチは前記第２対の交差結合スイッチよりも大きいサイズであり、前記ラッチ回路のそれぞれの側をプルダウンして、前記バック・ツー・バックのインバータメモリセルの値を設定する、請求項９に記載のデジタルレベルシフター回路。
【請求項１１】
第１電圧レールにより設定された第１電圧レベルから第２電圧レールにより設定された第２電圧レベルまでの範囲の可変所望出力電圧の間でシフトするように構成された広い供給範囲のデジタルレベルシフター回路を制御する方法であって：
前記第１電圧レールと前記第２電圧レールとの間にラッチ回路を接続するステップであり、前記ラッチ回路はクロックされた第１差動スイッチ及び第２差動スイッチを含む、ステップ；
前記第２電圧レールと前記第１差動スイッチとの間に第１ブリーダ回路を接続するステップ；
前記第２電圧レールと前記第２差動スイッチとの間に第２ブリーダ回路を接続するステップ；及び
前記第１ブリーダ回路及び前記第２ブリーダ回路を介して、前記可変所望出力電圧から第１デジタル入力電圧及び第２デジタル入力電圧を分離するステップ；
を含む方法。
【請求項１２】
前記第１ブリーダ回路と、前記第１デジタル入力電圧を受信するように構成された第１入力との間に、第１エネルギ格納装置を接続するステップ；及び
前記第２ブリーダ回路と、前記第２デジタル入力電圧を受信するように構成された第２入力との間に、第２エネルギ格納装置を接続するステップ；
をさらに含む、請求項１１に記載の方法。
【請求項１３】
前記可変所望出力電圧の現在の電圧状態に基づいて、前記第１デジタル入力電圧及び前記第２デジタル入力電圧の電圧状態を、電子制御装置により制御するステップをさらに含む、請求項１１に記載の方法。
【請求項１４】
前記可変所望出力電圧が第１電圧レベルであるとの判定に応答して、前記第２デジタル入力電圧をデジタル入力パルスとして出力するステップ；及び
前記可変所望出力電圧が前記第１電圧レベルとは異なる第２電圧レベルであるとの判定に応答して、前記第１デジタル入力電圧をデジタル入力パルスとして出力するステップ；
をさらに含む、請求項１３の方法。
【請求項１５】
前記可変所望出力電圧の電圧レベルをシフトする前に、前記ラッチ回路の状態を連続的にリフレッシュするステップをさらに含む、請求項１４に記載の方法。
【請求項１６】
前記ラッチ回路の状態を連続的にリフレッシュするステップは：
前記電子制御装置により、前記第１電圧レベルから前記第２電圧レベルへのシフトを検出するまで、前記第２デジタル入力電圧に対応する一連のデジタル入力パルスを出力するステップ；
前記電子制御装置により、前記第２電圧レベルから前記第１電圧レベルへのシフトを検出するまで、前記第１デジタル入力電圧に対応する一連のデジタル入力パルスを出力するステップ；
を含む、請求項１５に記載の方法。
【請求項１７】
第１対の交差結合スイッチ及び第２対の交差結合スイッチをバック・トゥ・バックのインバータメモリセルとして動作させるステップをさらに含む、請求項１１に記載の方法。
【請求項１８】
前記第１差動スイッチを前記第１対の交差結合スイッチよりも大きいサイズとし、前記第２差動スイッチを前記第２対の交差結合スイッチよりも大きいサイズとし、前記ラッチ回路のそれぞれの側をプルダウンして、前記バック・ツー・バックのインバータメモリセルの値を設定するステップをさらに含むことを特徴とする請求項１７に記載の方法。
【請求項１９】
第１電圧レールにより設定された第１電圧レベルから第２電圧レールにより設定された第２電圧レベルまでの範囲の可変所望出力電圧の間でシフトするように構成された広い供給範囲のデジタルレベルシフター回路であって：
前記第１電圧レールと前記第２電圧レールとの間に接続されたラッチ回路であり、クロックされた第１差動スイッチ及び第２差動スイッチ並びにバック・ツー・バックのインバータメモリセルを含むラッチ回路；
前記第２電圧レールと前記第１差動スイッチとの間に接続され、第１デジタル入力電圧を受信するように構成された第１ブリーダ回路；及び
前記第２電圧レールと前記第２差動スイッチとの間に接続され、第２デジタル入力電圧を受信するように構成された第２ブリーダ回路；
を含むデジタルレベルシフター回路。
【請求項２０】
前記第１ブリーダ回路及び前記第２ブリーダ回路は、前記第１デジタル入力電圧及び前記第２デジタル入力電圧を前記可変所望出力電圧から分離し、
前記バック・トゥ・バックのインバータメモリセルは、前記可変所望出力電圧の一時的格納を可能にする、
請求項１９に記載のデジタルレベルシフター回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、デジタル電子論理回路に関し、より具体的には、デジタルレベルシフター回路に関する。
【発明の概要】
【発明が解決しようとする課題】
【０００２】
集積回路が、典型的には、異なる電圧領域間で論理電圧レベルを変換するためにデジタルレベルシフター回路を利用する。アナログクロック方式を容易にするとともに、アナログ信号の挙動を制御するために、低電圧標準セル電源（例えば、０V〜１.８V）から高電圧アナログ電源（例えば、０V〜３.３V）へと変換することが一般的である。従来のデジタルレベルシフター回路は、正の電圧レベル間でシフトすることができる。例えば、典型的なレベルシフターは、第１の正の電圧範囲（例えば、低＝０V、高＝１.８V）と第２の正の電圧範囲（例えば、低＝０V、高＝３.３V）との間でシフトすることができる。さらに、ほとんどの公知のデジタルレベルシフター回路は、高電圧レベルを変換する（すなわち、シフトする）ことだけが可能であり、非常に特定の正の電圧レベルの間で電圧レベルをシフトすることだけが可能である。
【課題を解決するための手段】
【０００３】
非限定的な一実施形態に従って、広い供給範囲のデジタルレベルシフター回路が、第１電圧レベルから第２電圧レベルまでの範囲の可変所望出力電圧の間でシフトする。広供給範囲デジタルレベルシフター回路は、ラッチ回路、第１ブリーダ回路及び第２ブリーダ回路を含む。ラッチ回路は、第１電圧レベル及び第２電圧レベルを受信し、クロックされた第１差動スイッチ及びクロックされた第２差動スイッチを含む。第１ブリーダ回路は、第２電圧レールと第１差動スイッチとの間に接続され、第１デジタル入力電圧を受信するように構成される。第２ブリーダ回路は、第２電圧レールと第２差動スイッチとの間に接続され、第２デジタル入力電圧を受信するように構成される。第１ブリーダ回路及び第２ブリーダ回路は、第１デジタル入力電圧及び第２デジタル入力電圧を可変の所望の出力電圧から分離する。
【０００４】
別の非限定的な実施形態に従えば、第１電圧レールによって設定された第１電圧レベルと第２電圧レールによって設定された第２電圧レベルとの間でシフトするように構成された広い供給範囲のデジタルレベルシフター回路を制御する方法が提供される。この方法は、第１電圧レールと第２電圧レールとの間にラッチ回路を接続することを含む。ラッチ回路は、クロックされた第１差動スイッチ及びクロックされた第２差動スイッチ、第１対の交差結合スイッチ、及び第２対の交差結合スイッチを含む。本方法は、さらに、第２電圧レールと第１差動スイッチとの間に第１ブリーダ回路を接続することを含む。本方法は、さらに、第２電圧レールと第２差動スイッチとの間に第２ブリーダ回路を接続することを含む。この方法は、さらに、前記第１ブリーダ回路及び第２ブリーダ回路を介して、前記第１デジタル入力電圧及び前記第２デジタル入力電圧を可変所望出力電圧から分離するステップを含む。
【０００５】
別の非限定的な実施形態に従えば、広い供給範囲のデジタルレベルシフター回路が、第１電圧レールによって設定された第１電圧レベルから第２電圧レールによって設定された第２電圧レベルまでの範囲の可変所望出力電圧の間でシフトするように構成されている。広い供給範囲のデジタルレベルシフター回路は、第１電圧レールと第２電圧レールとの間に接続されたラッチ回路を備える。ラッチ回路は、クロックされた第１差動スイッチ及びクロックされた第２差動スイッチと、バック・トゥ・バックのインバータメモリセルとを含む。第１ブリーダ回路は、第２電圧レールと第１差動スイッチとの間に接続され、第１デジタル入力電圧を受信するように構成される。第２ブリーダ回路は、第２電圧レールと第２差動スイッチとの間に接続され、第２デジタル入力電圧を受信するように構成される。
【０００６】
追加の特徴及び利点が、本発明の技術によって実現される。本発明の他の実施形態及び態様は、本明細書に詳細に記載されており、請求項に係る発明の一部とみなされる。利点及び特徴を有する本発明のより良い理解については、説明及び図面を参照されたい。
【０００７】
発明として扱われる主題事項は、明細書の末尾の請求項において特に指摘され、かつ、明確に請求されている。本発明の前述及び他の特徴並びに利点は、添付の図面に関連した以下の詳細な説明から明らかである。
【図面の簡単な説明】
【０００８】
【図１】非限定的一実施形態に従った広供給範囲デジタルレベルシフター回路の概略図である。
【図２】非限定的一実施形態に従った図１に示される広供給範囲のデジタルレベルシフター回路の動作を示す信号図である。
【図３】非限定的一実施形態に従った広供給範囲のデジタルレベルシフター回路を負の電圧レベルにシフトする方法を示すフロー図である。
【発明を実施するための形態】
【０００９】
本明細書には、高電圧大電流（HVHC）変圧器の実施形態が開示されている。これらの実施形態のうちの１つ以上は、巻線間の破壊を回避するために巻線間に十分な距離を維持しつつ、誘導損失を低く維持する効果を有することができる。ここでの実施形態は、２つのコア脚を有するコアを含む一般的な構成に基づいており、複数の一次巻線及び二次巻線が両方のコア脚の周囲に配置されている。
【００１０】
デジタルレベルシフター回路を含むデジタル回路は、典型的には、デジタルコンポーネント及びアナログコンポーネントの両方の間で共有される共通接地電源を使用する。この共通接地電源は、どのような電圧レベルを回路全体に印加することができるかということに関して、厳しい制限を課す。故に、既知のデジタルレベルシフター回路は、電圧レベルを低電圧レベルから負電圧レベルにシフトすることができない。従って、既知のデジタルレベルシフター回路の限界は、負の電圧レベルへのシフトを目指す様々なIC設計を制限してしまう。
【００１１】
本明細書に記載される様々な非限定的な実施形態は、広い供給範囲のデジタルレベルシフター回路を提供する。この回路は、所望の出力電圧レベルから低電圧論理間の分離として機能する交流結合（AC結合）ラッチを含む。広供給範囲デジタルレベルシフター回路は、２つの論理状態、すなわち、「セット」と「クリア」の２つの論理レベル制御信号を有する。広供給範囲デジタルレベルシフター回路は、キャパシタに亘るエネルギ格納を制御するACブリーダ回路（AC bleeder circuit）を使用し、これらは、一緒に動作して、選択された電圧閾値未満の電圧を保持し、それによって、ラッチが負の状態にシフトすることを可能にする。
【００１２】
図１を参照すると、第１電圧レール１０２（例えば、正の電圧レール１０２）と第２電圧レール１０４（例えば、負の電圧レール１０４）との間で出力をシフトするように構成された広い供給範囲のデジタルレベルシフター回路１００が、非限定的な実施形態に従って示されている。第１電圧レール１０２及び第２電圧レール１０４のために選択された電圧は、広供給範囲デジタルレベルシフター回路１００によって提供される所望の可変出力電圧１６０の範囲を設定する。少なくとも１つの非限定的な実施形態において、正電圧レール１０２は、例えば、約０ボルト（V）から約３.５Vの範囲であり、一方、負電圧レール１０４は、約０Vから約−３.５Vの範囲である。広供給範囲デジタルレベルシフター回路１００（以下、レベルシフター１００と称する）は、ラッチ回路１０６、第１ロードバランシング（load balancing）回路１０８、第２ロードバランシング回路１１０、第１ブリーダ（bleeder）回路１１２及び第２ブリーダ回路１１４を含む。ラッチ回路１０６は、例えば、深いNウェルの半導体基板内に封入されて負の電圧範囲を達成する強力なARMラッチ１０６として構成することができる。深いNウェルは、レベルシフター１００を基板のP基板領域から電気的に分離することができる。従って、P-基板領域は、負の電圧範囲ソースを提供するために、接地よりも低く設定することができる。
【００１３】
ラッチ回路１０６は、第１及び第２のクロックされた差動スイッチ（M９）１１６及び（M１４）１１８、第１対の交差結合スイッチ（M１２）１２０及び（M１３）１２２、並びに第２対の交差結合スイッチ（M２０）１２４及び（M１５）１２６を含む。第１対の交差結合スイッチ１２０／１２２及び第２対の交差結合スイッチ１２４／１２６は、バック・トゥ・バック（back-to-back）のインバータメモリセル（inverter memory cell）としてともに動作する。少なくとも１つの実施例では、差動スイッチ（M９）１１６及び（M１４）１１８は、第１対の交差結合スイッチ（M１２）１２０及び（M１３）１２２並びに第２対の交差結合スイッチ（M２０）１２４及び（M１５）１２６の両方よりもサイズが大きく、ラッチ回路１０６のそれぞれの側をプルダウンして、インバータメモリセルの値を設定できる。例えば、差動スイッチ（M９）１１６及び（M１４）１１８は、第１対の交差結合スイッチ（M１２）１２０及び（M１３）１２２並びに第２対の交差結合スイッチ（M２０）１２４及び（M１５）１２６の両方と比較して、より低いインピーダンスを有することができる。このようにして、差動スイッチ（M９）１１６及び（M１４）１１８は、第１対の交差結合スイッチ（M１２）１２０及び（M１３）１２２並びに第２対の交差結合スイッチ（M２０）１２４及び（M１５）１２６の両方よりも強いものとみなされる。
【００１４】
ラッチ回路１０６はさらに、第１センタータップ電圧端子（center-tap voltage terminal）１２８及び第２センタータップ電圧端子１３０を含む。第１センタータップ電圧端子１２８の第１端部は、第１対の交差結合スイッチ１２０／１２２のうちの第１交差結合スイッチ１２０と、第２対の交差結合スイッチ１２４／１２６のうちの第１交差結合スイッチ１２４とに共通に接続される。第１センタータップ電圧端子１２８の対向する反対側の第２端部は、第１ロードバランシング回路１０８に接続される。同様に、第２センタータップ電圧端子１３０の第１端部は、第１対の交差結合スイッチ１２０／１２２のうちの第２交差結合スイッチ１２２と、第２対の交差結合スイッチ１２４／１２６のうちの第２交差結合スイッチ１２６とに共通に接続される。第２センタータップ電圧端子１３０の対向する反対側の第２端部は、第２ロードバランシング回路１１０に接続される。
【００１５】
第１ロードバランシング回路１０８は、第１バランシングスイッチ（balancing switch）１３２及び第２バランシングスイッチ１３４を含む。第１バランシングスイッチ１３２は、第１電圧レール１０２に接続された第１スイッチ端子１３６を有する。第２バランシングスイッチ１３４は、第２電圧レール１０４に接続された第２スイッチ端子１３８を有する。共通端子１４０が、第１バランシングスイッチ１３２を第２バランシングスイッチ１３４に接続する。
【００１６】
第２ロードバランシング回路１１０は、第３バランシングスイッチ１４２及び第４バランシングスイッチ１４４を含む。第３バランシングスイッチ１４２は、第１電圧レール１０２に接続された第１スイッチ端子１４６を有する。第４バランシングスイッチ１４４は、第２電圧レール１０４に接続された第２スイッチ端子１４８を有する。共通端子１５０が、第３バランシングスイッチ１４２を第４バランシングスイッチ１４４に接続する。
【００１７】
第１ブリーダ回路１１２は、第２電圧レール１０４と第１差動スイッチ１１６（M９）との間に接続される。第１ブリーダ回路１１２は、第１入力電圧（クリア）を受け取るように構成され、この第１入力電圧は、第１AC結合素子１１７を介して送出され、以下により詳細に説明するように、広供給範囲デジタルレベルシフター回路１００の動作を制御する。
【００１８】
少なくとも１つの実施形態では、第１AC結合素子１１７はキャパシタである。第１ブリーダ回路１１２は、第１抵抗器１５４に並列に接続された第１ダイオード１５２を含む。第１ダイオード１５２は、第２電圧レール１０４に直接接続されたアノードと、第１差動スイッチ１１６（M９）の入力及び第１キャパシタ１１７に直接接続されたカソードを有する。第１抵抗器１５４は、第２電圧レール１０４に直接接続された第１端子を有し、また、第１ダイオード１５２のカソードと、第１差動スイッチ１１６（M９）の入力と、第１キャパシタ１１７とに直接接続された対向する第２端子を有する。
【００１９】
第２ブリーダ回路１１４は、第２電圧レール１０４と第２差動スイッチ１１８（M１４）との間に接続される。第２ブリーダ回路１１４は、第２入力電圧（セット）を受け取るように構成される。第２入力電圧は、第２AC結合素子１１９を介して送達され、以下により詳細に説明するように、広供給範囲デジタルレベルシフター回路１００の動作を制御する。少なくとも１つの実施形態では、第２AC結合素子１１９はキャパシタである。第２ブリーダ回路１１４は、第２抵抗器１５６と並列に接続された第２ダイオード１５８を含む。第２ダイオード１５８は、第２電圧レール１０４に直接接続されたアノードと、第２キャパシタ１１９から第２電圧入力（セット）を受けるために第２差動スイッチ１１８（M１４）の入力に直接接続されたカソードとを有する。第２抵抗器１５６は、第２電圧レール１０４に直接接続された第１端子を有し、また、第２電圧入力電圧（セット）を受け取るために、第２ダイオード１５８のカソードと第２差動スイッチ１１８ M１４の入力とに直接接続された対向する第２の端子を有する。
【００２０】
少なくとも１つの実施形態では、第１キャパシタ１１７及び第２キャパシタ１１９は、金属絶縁体金属キャパシタとして構成され、第１入力信号（クリア）及び第２入力信号（セット）を第１ブリーダ回路１１２及び第２ブリーダ回路１１４にそれぞれ送る。キャパシタと各ブリーダ回路との組み合わせによって、デジタル入力信号（例えば、クリア信号又はセット信号）の固定論理レベルとレベルシフター出力１６０の可変低電圧レベルとの間の電圧差が、第１キャパシタ１１７及び第２キャパシタ１１９に亘ってそれぞれ維持されることを確実にすることにより、ラッチ回路１０６をAC結合することができる。すなわち、第１キャパシタ１１７及び第２キャパシタ１１９は、第１ブリーダ回路１１２及び第２ブリーダ回路１１４と共に動作し、デジタル入力信号（例えば、クリア信号及びセット信号）の入力論理レベル及び出力信号１６０の所望の高／低電圧レベルを効果的に分離する。少なくとも１つの実施形態では、第１キャパシタ１１７及び第２キャパシタ１１９は、６Vをはるかに超える電圧で評価される（rated）ことができ、これにより、デジタル論理電源（例えば、１.８V未満）とレベルシフター出力１６０の低電圧レベル（例えば、−３.３V）との間の電圧差が可能になる。
【００２１】
デジタル入力信号（例えば、クリア信号又はセット信号＝０V）の低状態の間、第１ブリーダ回路１１２及び第２ブリーダ回路１１４は、第１及び第２抵抗器１５４及び１５６、カソード並びに第１及び第２差動スイッチ１１６及び１１８の入力のそれぞれの共通ノードに存在する電圧を「ブリードオフ（bleed off）」する。デジタル入力信号（例えば、クリア信号）が高電圧パルス（例えば、約２５ナノ秒（ns）の間５V）を印加すると、第１差動スイッチ１１６がスイッチオンにされる。従って、第２デジタル入力信号（例えば、Set信号）が５Vパルスを印加すると、第２差動スイッチ１１８がスイッチオンにされ、ラッチ回路１０６によって提供されるバック・トゥ・バックのインバータメモリセルがプルダウン（すなわち、アクティブ）されて、現在の出力１６０の状態を格納する。第１デジタル入力信号（例えば、クリア信号）が５Vパルスを印加すると、第１差動スイッチ１１６がスイッチオンにされ、ラッチ回路１０６が反転され（flipped）、それにより、バック・トゥ・バックのインバータメモリセルから予め格納された値がクリアされる。
【００２２】
レベルシフター１００は、レベルシフター出力１６０をモニタしながら、第１入力電圧信号（クリア）及び第２入力電圧信号（セット）を生成するコントローラ１０５と共に動作する。第１及び第２入力信号（クリア及びセット）はデジタル電圧信号であり、それぞれ、第１及び第２ブリーダ回路１１２及び１１４の入力に接続された第１及び第２キャパシタ１１７及び１１９に印加される。第１及び第２入力信号（クリア及びセット）は、レベルシフター１００が状態を変更するまで、設定された期間（例えば、５０００nsを超える）の間、低電圧（例えば、０V）のままである。レベルシフター１００が状態を変化させると、第１及び第２入力信号（クリア及びセット）は、非常に短い時間（例えば、約２５ ns）の間、高電圧（例えば、５V）に設定される。
【００２３】
高電圧（例えば５V）の第２入力信号（Set）を第２キャパシタ１１９に印加すると、第２差動スイッチ１１８をスイッチオンし、ラッチ１０６を高い状態にプルする。高電圧（例えば５V）の第１入力信号（クリア信号）を第１キャパシタ１１７に印加すると、第１差動スイッチ１１６をスイッチオンし、ラッチ１０６を低い状態にプルする。第１入力信号（Clear）も第２入力信号（Set）も高電圧にはないとき、ラッチ１０６は現在の状態を維持する。したがって、ラッチ１０６は、ラッチ１０６の現在の状態を記憶するメモリセルとして動作することができる。
【００２４】
状態変化に応答して、コントローラ１０５は、意図されたレベルシフター出力値と、レベルシフター出力１６０に存在する現在の出力値との間の電圧差を決定する。この電圧差に基づいて、レベルシフター１００が低又は高出力電圧レベルへとそれぞれ切り替わるときに、コントローラ１０５は、第１電圧信号（例えば、「クリア」信号）又は第２電圧信号（例えば、「セット」信号）のいずれかを簡単に設定する。
【００２５】
第１及び第２入力信号（例えば、クリア及びセット）が低に設定されると、第１及び第２抵抗器１５４及び１５６は、内部制御電圧を低レベルシフター低出力レベルに向かってドリフトさせる。コントローラ１０５がレベルシフター１００が状態を変更する必要があると判断すると、第１入力信号（クリア）又は第２入力信号（セット）のいずれかが高電圧に設定される。第１入力信号（クリア）又は第２入力信号（セット）が急速に上昇し、電圧が第１キャパシタ１１７及び第２キャパシタ１１９をそれぞれ通って伝搬し、それによってそれぞれのブリーダ回路１１２及び１１４に印加されるそれぞれの内部制御電圧が上昇する。電圧の上昇は、それぞれの差動スイッチ１１６及び１１８をオンにし、順番にラッチ回路１０６を動作させる。例えば、差動スイッチ１１６及び１１８は、ラッチ回路１０６によって画定されるメモリセルの記憶状態をスイッチする。従って、ラッチ回路１０６の入力制御は、第１及び第２電圧レール１０２及び１０４に存在する電圧レベルから独立して動作することができる。このようにして、レベルシフター１００の低電圧レベル及び高電圧レベルは、第１キャパシタ１１７及び第２キャパシタ１１９を介してAC結合され、低出力レベルと高出力レベルの選択における大きな範囲を提供する能力も有する。
【００２６】
第１及び第２入力信号（例えば、クリア及びセット）が再び低に設定されると、それぞれの拡散ダイオード１５２及び１５８は、内部制御電圧が低出力レベル電圧以下に遷移するのを防止する。このことは、それぞれの入力トランジスタ１１６及び１１８をターンオフし、回路は、出力レベル状態を記憶するためにバック・トゥ・バックのインバータメモリセル１０６を利用する。浮遊基板に注入される電荷の量は、短い高周期の間にブリーダ抵抗器がそれぞれのキャパシタ１１７及び１１９をどれだけドレインし、それぞれのダイオード１５２及び１５８がラッチアップ又は透過性の誤った論理フリップを防止するためにどれだけガードリングされるかのみである。
【００２７】
上述のように、レベルシフター１００は、静的な低レベル又は静的な高レベル出力１６０を出力するように構成されたラッチ回路１０６を含む。しかしながら、放射線又は電磁ノイズが、ラッチ回路１０６を非意図的にフリップ状態にさせる単一の事象の混乱（single event upsets (SEUs)）を生じさせることがある。SEUsの効果がレベルシフター１００を永久的にトグリング（toggling）することを最小化するために、レベルシフター１００の少なくとも１つの実施形態が、ラッチ回路１０６をラッチ出力１６０の既知の電流電圧状態に周期的に強制するリフレッシュ制御スキームを採用する。
【００２８】
図２を参照すると、例えば、信号線図２００は、デジタル「セット」入力信号２０２、デジタル「クリア」入力信号２０４及びレベルシフター出力信号１６０を示している。この例では、コントローラ１０５は、第１デジタル「セット」入力パルス２０６aを出力し、これにより、強制的にラッチ回路１０６に出力信号１６０の「高値」を保持させる。出力信号１６０が「高値」を維持する間に、コントローラ１０５は、後続のデジタル「セット」入力パルス２０６bを出力する。後続のデジタル「セット」入力パルス２０６bは、ラッチ回路１０６のメモリセルが出力信号１６０の現在の状態へとリフレッシュされることを保証する。後続の「セット」入力パルス２０６b〜２０６nを連続的に出力することによって、ラッチ回路１０６は、干渉するSEUにより意図せずに「低状態」に切り替えられたとしても、連続的に「高状態」にリフレッシュされ得る。後続の「セット」入力パルス２０６bは１つのみが図示されているが、所定の期間（例えば、約５マイクロ秒（μs）毎）にわたって、後続の「設定」入力パルス２０６bを連続的に出力することができる。
【００２９】
信号線図２００は また、出力信号１６０が「高状態」から「低状態」に遷移する状態変化２０８を示している。同様に、コントローラ１０５は、出力信号１６０の「低状態」を判定し、第１デジタル「クリア」入力パルス２１０aを出力し、これはラッチ回路１０６から「高値」をクリアする。出力信号１６０が「低値」のままである間に、コントローラ１０５は、後続のデジタル「クリア」入力パルス２１０bを出力する。後続のデジタル「クリア」入力パルス２０１０bは、ラッチ回路１０６のメモリセルが出力信号１６０の「低値」へと連続的にリフレッシュされることを保証する。後続の「クリア」入力パルス２１０b〜２１０Nを連続的に出力することによって、ラッチ回路１０６は、干渉するSEUにより意図せずに「高状態」へとスイッチされたとしても、「低状態」にリフレッシュされ得る。後続の「クリア」入力パルス２１０bは１つだけが図示されているが、所定の期間（例えば、約５μs毎）にわたって、後続の「入力パルス２１０b」を連続的に出力できることを理解されたい。
【００３０】
次に、図３を参照すると、非限定的な一実施形態に従って、広い供給範囲のデジタルレベルシフター回路１００（図１に示す）を制御する方法が示されている。この方法は、ステップ（operation）３００で開始し、ステップ３０２で、所望の電圧レベルが選択される。この例では、最初の所望の電圧は正の電圧レベルとして選択されるが、この方法はそれに限定されない。ステップ３０４で、レベルシフターの正の出力電圧は、コントローラ１０５（図１に示す）によって検出される。ステップ３０６で、コントローラ１０５は、本明細書においてデジタル「セット」入力信号と呼ぶデジタル論理入力信号の電圧状態を変化させる。状態変化は、例えば、図２のパルス２０６aで示されるように、デジタル「セット」入力信号の電圧を一時的に増加（例えば、パルス化）させることを含む。ステップ３０８では、上述したように、デジタル「セット」入力信号の受信に応答して、レベルシフター１００に含まれるラッチ回路１０６（図１に示す）が高電圧状態に設定される。ステップ３１０では、レベルシフター１００の出力が、現在の正電圧レベルから負電圧レベルへとシフトしたかどうかを判定する。それは、制御装置１０５によって検出することができる。電圧シフトが起こらなかった時間（ステップ３１０におけるNO）中に、ステップ３１２において、コントローラ１０５は、図２の１つ以上のパルス２０６bを用いて、１つ以上の後続のデジタル「セット」入力信号を出力し、レベルシフター１００の正の状態をリフレッシュする。
【００３１】
図２の状態変化２０８で示すように、電圧シフトが発生した場合（YES）、コントローラ１０５は、他のデジタル論理入力信号の電圧状態を変化させる。これは、本明細書では、ステップ３１４におけるデジタル「クリア」入力信号と呼ばれる。変化された状態は、例えば、図２のパルス２１０aで示すように、デジタル「クリア」入力信号に関して電圧を短時間増加（例えば、パルス化）させる。ステップ３１６において、デジタル「セット」入力信号の受信に応答して、レベルシフター１００に含まれるラッチ回路１０６が低電圧状態（例えば、０V）に設定され、これにより、ラッチ回路１０６から、上述のような以前の状態を効果的にクリアする。ステップ３１８において、レベルシフターの出力が、現在の負電圧レベルから正電圧レベルへとシフトしたかどうかを判定する。これは、コントローラ１０５により検出することができる。電圧シフトが発生しなかった時間（ステップ３１８におけるNO）中に、コントローラ１０５は、ステップ３２０において、図２の１つ以上のパルス２１０bを使用して、１つ以上の後続デジタル「クリア」入力信号を出力し、レベルシフター１００のクリア状態をリフレッシュする。しかしながら、電圧シフトが発生する（ステップ３１８におけるYES）と、コントローラ１０５は、ステップ３０６においてデジタル「セット」入力信号を再度生成し、レベルシフター１００は、ステップ３０８で再び高電圧論理状態に設定される。したがって、レベルシフター１００は、上述のように動作を継続する。
【００３２】
本明細書で使用される用語は、特定の実施形態のみを説明する目的のためのものであり、本発明を限定することを意図するものではない。本明細書中で使用されるように、単数形「a」、「an」及び「the」は、文脈が別段に明確に示さない限り、複数の形も含むことを意図している。本明細書中で使用される場合、用語「含む」及び／又は「含んでいる」は、記載された特徴、整数、ステップ、動作、要素、及び／又は構成要素の存在を特定するが、これらの他の特徴、整数、ステップ、動作、構成要素、及び／又はそれらの群の１つ以上の存在又は追加を排除しないことが理解されるであろう。
【００３３】
以下の特許請求の範囲内のすべての機能手段又は機能ステップに対応する構造、材料、行為及び均等物は、特許請求の範囲に記載された他の要素と組み合わせて機能を実行するための任意の構造、材料又は行為を含むことを意図している。本発明の説明は、例示及び記述の目的で提示されたが、開示された形態の本発明を網羅的に又は限定することを意図したものではない。本発明の範囲及び精神から逸脱することなく、当業者には多くの修正及び変形が明らかであろう。実施形態は、本発明の原理及び実際の用途を最もよく説明し、当業者が、意図される特定の用途に適した種々の修正を施した種々の実施形態について本発明を理解することを可能にするために選択され、説明された。
【００３４】
以上、実施形態を説明してきたが、当業者は、現在及び将来とも、以下の請求項の範囲内にある種々の改善及び強化を行うことができることが理解されるであろう。これらの請求項は、最初に記載された発明に対する適切な保護を維持すると解釈されるべきである。
【図１】
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【図２】
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【図３】
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【国際調査報告】
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