【事件の表示】
　特願２０１４−１４８２３０「混合アナログおよびデジタル集積回路」拒絶査定不服審判事件〔平成２６年１２月２５日出願公開、特開２０１４−２４１４２２、請求項の数（１５）〕について、次のとおり審決する。
【結　論】
　原査定を取り消す。
　本願の発明は、特許すべきものとする。
【理　由】
第１　手続の経緯
　本願は，平成１４年２月２２日（パリ条約による優先権主張外国庁受理２００１年３月２日（以下「優先日」という。），米国）を国際出願日とする特願２００２−５７０３０３号（以下「原出願」という。）の一部を平成２１年１月５日に新たな特許出願とした特願２００９−３２４号の一部を平成２６年７月１８日に新たに特許出願したものであって，平成２６年８月１８日付けで手続補正書の提出がなされ，平成２８年３月２日付けで拒絶理由の通知がなされ，同年６月７日付けで意見書及び手続補正書の提出がなされ，同年１１月４日付けで最後の拒絶理由の通知がなされ，平成２９年４月１０日付けで意見書及び手続補正書の提出がなされ，同年５月９日付けで同年４月１０日付け手続補正に対して補正の却下の決定がなされるとともに拒絶査定がなされた。これに対して平成２９年９月１４日付けで拒絶査定不服審判の請求がなされると同時に手続補正書の提出がなされ，平成３０年１月２４日付けで上申書の提出がなされ，当審において，同年９月２５日付けで拒絶理由が通知され，平成３１年１月３０日付けで意見書及び手続補正書の提出がなされたものである。
第２　本願発明
　本願請求項１−１５に係る発明（以下、それぞれ「本願発明１」−「本願発明１５」という。）は、平成３１年１月３０日付け手続補正書で補正された特許請求の範囲の請求項１−１５に記載された事項により特定される発明であり、本願発明１−１５は以下のとおりの発明である。
「　【請求項１】
　混合信号集積装置であって、
　複数のボンディングパッドを有するパッケージ基板と、
　複数のボンディングパッドを有し、前記パッケージ基板の上面に載置された第１のダイ、大部分のデジタル回路は、前記第１のダイ上に組み立てられる、と、
　複数のボンディングパッドを有し、前記第１のダイの上面に載置される第２のダイ、大部分のアナログ回路は前記第２のダイ上に組み立てられる、と
　を具備し、前記第１のダイは、前記第２のダイ上に設けられた第１のセットのボンディングパッドと相互接続するように構成された第２のセットのボンディングパッドと、前記パッケージ基板上に設けられた第３のセットのボンディングパッドと相互接続するように構成された第４のセットのボンディングパッドとを備え、前記第２のセットのボンディングパッドと前記第４のセットのボンディングパッドは、ラインに沿って交互に配置され、前記第２のダイは、前記パッケージ基板上に設けられた第５のセットのボンディングパッドと相互接続するように構成された第６のセットのボンディングパッドを有し、前記第１のセットのボンディングパッドが構成された前記第２のダイの第１のエッジは、前記第１のダイの第２のエッジ近くに載置され、前記第６のセットのボンディングパッドが構成された前記第２のダイの第３のエッジは、前記第１のダイの前記第２のエッジと異なる第４のエッジ近くに載置され、前記第２のエッジは、前記第３のセットのボンディグパッドが構成された前記パッケージ基板の第５のエッジ近くに載置され、前記第４のエッジは、前記第５のセットのボンディングパッドが構成された前記パッケージ基板の第６のエッジ近くに載置される、混合信号集積装置。
　　【請求項２】
　前記第１および第２のダイの各々のための前記複数のボンディングパッドは前記ダイのエッジ付近に位置する、請求項１の集積装置。
　　【請求項３】
　前記第２のセットおよび第４のセット内のボンディングパッドは相互デジタル化されている、請求項１の集積装置。
　　【請求項４】
　前記第１のダイは前記第１のダイのエッジから離れた前記第１のダイ上の場所に位置するボンディングパッドのセットを含む、請求項１の集積装置。
　　【請求項５】
　前記パッケージ基板および第１および第２のダイは単一パッケージ内にカプセル化されている、請求項１の集積装置。
　　【請求項６】
　前記パッケージ基板および第１および第２のダイは標準パッケージに準拠するプロファイルを有する寸法を有し、前記標準パッケージは、既知のサイズと寸法を有するパッケージである、請求項１の集積装置。
　　【請求項７】
　前記標準パッケージはボールグリッドアレイである、請求項６の集積装置。
　　【請求項８】
　前記第１のダイおよび第２のダイは、特定の厚みを達成するように処理されたウエハから派生される、請求項１の集積装置。
　　【請求項９】
　前記特定の厚みは前記ウエハをバックグラインドすることにより得られる、請求項８の集積装置。
　　【請求項１０】
　前記第１のダイおよび第２のダイは２つの異なる集積回路プロセステクノロジーを用いて組み立てられる、請求項１の集積装置。
　　【請求項１１】
　前記第１のダイはＣＭＯＳプロセステクノロジーを用いて組み立てられる、請求項１の集積装置。
　　【請求項１２】
　混合信号集積装置：
　複数のボンディングパッドを有するパッケージ基板と、
　複数のボンディングパッドを有し、前記パッケージ基板の上面に載置された第１のダイ、大部分のデジタル回路は前記第１のダイ上に組み立てられる、と、
　複数のボンディングパッドを有し、前記第１のダイの一部の上端に載置された第２のダイ、大部分のアナログ回路は前記第２のダイ上に組み立てられる、と、
　前記パッケージ基板および前記第１および第２のダイをカプセル化するパッケージと
　を具備し、前記第１のダイと第２のダイは２つの異なる集積回路（ＩＣ）プロセステクノロジーを用いて組み立てられ、前記第１のダイは、前記第２のダイ上に設けられた第１のセットのボンディングパッドと相互接続するように構成された第２のセットのボンディングパッドと、前記パッケージ基板上に設けられた第３のセットのボンディングパッドと相互接続するように構成された第４のセットのボンディングパッドとを備え、前記第２のセットのボンディングパッドと前記第４のセットのボンディングパッドは、ラインに沿って交互に配置され、前記第２のダイは、前記パッケージ基板上に設けられた第５のセットのボンディングパッドと相互接続するように構成された第６のセットのボンディングパッドを有し、前記第１のセットのボンディングパッドが構成された前記第２のダイの第１のエッジは、前記第１のダイの第２のエッジ近くに載置され、前記第６のセットのボンディングパッドが構成された前記第２のダイの第３のエッジは、前記第１のダイの前記第２のエッジと異なる第４のエッジ近くに載置され、前記第２のエッジは、前記第３のセットのボンディグパッドが構成された前記パッケージ基板の第５のエッジ近くに載置され、前記第４のエッジは、前記第５のセットのボンディングパッドが構成された前記パッケージ基板の第６のエッジ近くに載置される、混合信号集積装置。
　　【請求項１３】
　混合信号集積回路であって、
　複数のボンディングパッドを有するパッケージ基板と、
　前記パッケージ基板の上面に載置され、大部分のデジタル回路が組み立てられた第１のダイと、
　大部分のアナログ回路が組み立てられた第２のダイ、前記第２のダイはさらに、インターフェースに接続された制御装置と、前記アナログ回路のための１つ以上の供給信号を受信するための１つ以上のパッドを含み、前記制御装置は、前記第２のダイ上の前記アナログ回路のうちの選択されたアナログ回路の動作モードを制御するように構成され、および前記供給信号のうちの選択された供給信号の電圧はスタンバイ動作モードの期間低減されると
　を具備し、前記第１のダイは、前記第２のダイ上に設けられた第１のセットのボンディングパッドと相互接続するように構成された第２のセットのボンディングパッドと、前記パッケージ基板上に設けられた第３のセットのボンディングパッドと相互接続するように構成された第４のセットのボンディングパッドとを備え、前記第２のセットのボンディングパッドと前記第４のセットのボンディングパッドは、ラインに沿って交互に配置され、前記第２のダイは、前記パッケージ基板上に設けられた第５のセットのボンディングパッドと相互接続するように構成された第６のセットのボンディングパッドを有し、前記第１のセットのボンディングパッドが構成された前記第２のダイの第１のエッジは、前記第１のダイの第２のエッジ近くに載置され、前記第６のセットのボンディングパッドが構成された前記第２のダイの第３のエッジは、前記第１のダイの前記第２のエッジと異なる第４のエッジ近くに載置され、前記第２のエッジは、前記第３のセットのボンディグパッドが構成された前記パッケージ基板の第５のエッジ近くに載置され、前記第４のエッジは、前記第５のセットのボンディングパッドが構成された前記パッケージ基板の第６のエッジ近くに載置される、混合信号集積回路。
　　【請求項１４】
　前記供給信号のうちの選択された供給信号のための電圧は、前記スタンバイ動作モードの期間ゼロに崩壊される、請求項１３の集積回路。
　　【請求項１５】
　前記制御装置は、スタンバイ動作モードの期間パワーオンの状態が維持される、請求項１３の集積回路。」 
第３　引用文献、引用発明等
１　引用文献１について
（１）引用文献１の記載事項
　原査定の拒絶の理由に引用された引用文献１（特開平１１−２０４７２０号公報）には、次の事項が記載されている。（下線は当審において付した。以下同様。）
ア　「【０００４】
【発明が解決しようとする課題】上述のスタックドパッケージは小型で、密度の高い半導体装置であるが、より小型化が要求され、
スタックドパッケージでもＣＳＰ構造で、半導体チップを積層する方法が要求されている。
イ　「【００２０】図１乃至図１１において、１、２は半導体チップ、３は絶縁性基板、４は配線層、５は金属バンプを介して接続を行う際に使用する樹脂シート、６は金属バンプ、７は熱圧着シート（接着層）、８はワイヤー、８ａは金ボール９は封止樹脂、１０は実装用外部端子、１１は貫通孔、１２は電極パッド、１３は支持材、１４はソルダーレジスト層、１６はランド部、１７はダミーパッド、１８はガイド穴、１９は電極部、２０は配線部、２１は搭載位置認識用マーク、２２は金バンプを示す。
【００２１】本発明において、絶縁性基板３は耐熱性に優れた樹脂基板又はフィルムであれば特に限定されず、例えば、ポリイミド、ガラスエポキシ、ＢＴ（ビスマレイド・トリアジン）レジン、ポリエステル、ポリアミド、テフロン、セラミック、ガラスポリエステル等の樹脂基板が挙げられ、中でもポリイミドが好ましい。また、図１１に示すように、この絶縁性基板３には、その両端において形状の違うガイド穴１８が設けられており、このガイド穴１８は製造工程において、搬送時に使用される。このとき、半導体チップが搭載されている配線層４の領域に絶縁性樹脂シート、又は絶縁性樹脂コーティング等を施しておくと半導体チップ１と配線層４間の絶縁を確実にすることができる。
【００２２】また、配線層４は、図１１（ｂ）に示すように、絶縁性基板３上に形成された電極部１９、ランド部１６、及び電極部１９とランド部１６とを結ぶ配線部２０から構成されている。また、図１や図３に示すようにランド部１６の下方の絶縁性基板３には貫通孔１１が形成されており、貫通孔１１を介して配線層４と接続するように実装用外部端子１０が形成されている。
【００２３】また、図１や図３を裏面から見ると図１０ａに示すように、ボール状の実装用外部端子１０がエリアアレイ状に配列されている。図１０の破線部分は配線層側の配線層を示したものである。図１０ｂは実装用外部端子１０がボール状でなく、台形状としたものである。
【００２４】また、配線層４に使用できる材料としては、Ｃｕ、Ａｌ、Ａｕ、Ｎｉ等が挙げられる。このうち、低コストのＣｕが好ましい。配線層４の絶縁性基板３上への形成方法としては、例えば、蒸着法、メッキ法等が挙げられる。また、配線層４は所望の形状にパターニングされているが、そのパターニング法は、従来技術である、フォトリソグラフィ法が使用できる。また、電極パッド１２を構成する材料としては、通常使用されているＡｌやＡｌ合金等が挙げられる。
【００２５】また、ワイヤー８は金又は銅等の金属の細線からなり、直径十μｍのフレキシブルな細線である。このワイヤーによる接続は従来技術であるワイヤーボンディング法を用いる。
【００２６】また、樹脂封止法は、金型を利用した樹脂封止法やポッティングのように金型を用いない樹脂封止法を用いても良い。使用する封止樹脂は、エポキシ樹脂等の熱硬化性樹脂を使用する。」
ウ　「【００２８】まず、本発明の第１の実施の形態の半導体装置は、図１に示すように、
配線層４が形成された絶縁性基板３上に、半導体チップ１と半導体チップ２を積層
各半導体チップ１、２は絶縁性基板３の電極パッドにワイヤー８で配線されており
【００２９】上記のように一の半導体チップの回路形成面上に、他の半導体チップを搭載する構造では、上側の第２半導体チップ２の形状が第１の半導体チップ１の電極パッドを干渉しないような形状であることが必要である。また、配線層４の一端は半導体チップ１や半導体チップ２との電気的接続を行う電極部に至る。これらの電極部は、半導体チップ１及び半導体チップ２が搭載される領域よりも外側にある。
【００３０】更に、第１の半導体チップ１の回路形成面上に予め絶縁性樹脂等をコーティングしておく必要がある。このコーティングは半導体チップがダイシングされる前のウエハーの状態でスピンコート法等で形成することができる。この場合、電極パッド１２上のコーティング材は開口しておく。」
エ　「【００４５】また、半導体チップ１、２をワイヤー８にて電気的に接続をとる際に、電極パッドのレイアウト上ワイヤーが密に集まる場合で、半導体チップ１及び半導体チップ２とは配線層４の同じ電極パッドに接続する場合は図７ａや図７ｂに示すように、配線層４の電極部を２連にするか、半導体チップ２の電極パッド１２から半導体チップ１の電極パッド１２に接続し、その電極パッド１２から絶縁性基板３の電極部にワイヤー配線する方法も考えられる。また、それぞれ接続する電極パッドが違う場合、図８（ａ）に示すようにそれぞれ直接ワイヤー８を用いて配線層４の電極部と接続するか、図８（ｂ）に示すように、半導体チップ１にダミーパッド１７を設けて、そこを介して接続する方法がある。半導体チップ２から絶縁性基板３の電極部へ直接ワイヤー配線するよりも、一旦半導体チップにワイヤー配線して、絶縁性基板３の電極部にワイヤー配線する方が、ワイヤー８の垂れも小さくなる。」
オ　「【００６３】
【発明の効果】以上、詳細に説明したように、本発明の半導体装置及びその製造方法を用いることにより、
チップサイズパッケージにおいて、従来よりも高集積化された、携帯機器に適した半導体装置を提供することができる
カ　図１
キ　図７
ク　図８
ケ　絶縁性基板３の構成について
　上記ウには，「配線層４が形成された絶縁性基板３」「各半導体チップ１、２は絶縁性基板３の電極パッドにワイヤー８で配線されており」と記載されており，上記キ及びクには，複数の配線４の面積の大きな部分のそれぞれにワイヤー８がボンディングされる構成が記載されている。そうすると，引用文献１には，「ワイヤー８がボンディングされる複数の電極パッドが形成された絶縁性基板３」が記載されている。
コ　半導体チップの積層構成について
　上記ウには，「配線層４が形成された絶縁性基板３上に、半導体チップ１と半導体チップ２を積層」と記載されており，上記キ及びクには，配線４が形成された面の上に半導体チップ１が積層され，半導体チップ１の上に半導体チップ２が積層され，半導体チップ１及び２のそれぞれに，ワイヤー８がボンディングされる複数の電極パッドを有する構成が記載されている。そうすると，引用文献１には，「ワイヤー８がボンディングされる複数の電極パッドを有し，絶縁性基板３上に積層される半導体チップ１」と，「ワイヤー８がボンディングされる複数の電極パッドを有し，半導体チップ１上に積層される半導体チップ２」が記載されている。
サ　半導体チップ１上の電極パッドについて
　上記クの図８（ｂ）には，半導体チップ１上の一辺において複数の電極パッドが一列に形成された構成が記載されているので，引用文献１には，「半導体チップ１の複数の電極パッドは，半導体チップ１の一辺において一列に形成され」た構成が記載されている。
シ　半導体チップ２上の電極パッドについて
　上記クの図８（ｂ）には，半導体チップ２上の一辺において複数の電極パッドが一列に形成された構成が記載されているので，引用文献１には，「半導体チップ２の複数の電極パッドは，半導体チップ２の一辺において一列に形成され」た構成が記載されている。
ス　絶縁性基板３上の電極パッドについて
　上記クの図８（ｂ）には，ワイヤー８がボンディングされる配線４の面積の大きな部分が一列に形成された構成が記載されており，配線４の面積の大きな部分は絶縁性基板３上に形成された電極パッドであることを踏まえると，引用文献１には，「絶縁性基板３上の複数の電極パッドは，絶縁性基板３上において一列に形成され」た構成が記載されている。
セ　半導体チップ１と半導体チップ２の接続構成について
　上記クの図８（ｂ）には，半導体チップ１上の電極パッドと半導体チップ２上の電極パッドとがワイヤー８で接続された構成が記載されている。
ソ　半導体チップ１と絶縁性基板３の接続構成について
　上記クの８（ｂ）には，半導体チップ１上の電極パッドと絶縁性基板３上の電極パッドとがワイヤー８で接続された構成が記載されている。
（２）引用発明
　上記ケ〜ソから，引用文献１には，下記の発明（以下「引用発明」という。）が記載されている。
「ワイヤー８がボンディングされる複数の電極パッドが形成された絶縁性基板３と，
　ワイヤー８がボンディングされる複数の電極パッドを有し，絶縁性基板３上に積層される半導体チップ１と，
　ワイヤー８がボンディングされる複数の電極パッドを有し，半導体チップ１上に積層される半導体チップ２と，
　半導体チップ１の複数の電極パッドは，半導体チップ１の一辺において一列に形成され，
　半導体チップ２の複数の電極パッドは，半導体チップ２の一辺において一列に形成され，
　絶縁性基板３上の複数の電極パッドは，絶縁性基板３上において一列に形成され，
　半導体チップ１上の電極パッドと半導体チップ２上の電極パッドとがワイヤー８で接続され，
　半導体チップ１上の電極パッドと絶縁性基板３上の電極パッドとがワイヤー８で接続された，
　半導体装置。」
２　引用文献２について
　原査定の拒絶の理由に引用された引用文献２（特開平１１−１３５７１４号公報）には、次の事項が記載されている。
ア　「【００２２】図１および図２に良く表れているように、上記第１の半導体チップ３は、主面３ａの側縁部に列状に並ぶようにして、たとえばアルミニウム製などの２種類の電極パッド３０，３１がそれぞれ複数個ずつ形成されており、これらの電極パッド３０，３１上には、金製バンプ３０ａ，３１ａがそれぞれ形成されている。これらの金製バンプ３０ａ，３１ａは、たとえば半導体チップがウエハの段階において金メッキを施すなどして形成される。そして、上記金製バンプ３０ａと上記フイルム基板２の端子２０とがワイヤＷ１を介して接続されて上記フイルム基板２と上記第１の半導体チップ３とが電気的に導通されている。もちろん、上記各電極パッド３０，３１は、上記第１の半導体チップ３の主面３ａに形成された回路素子（図示略）と導通している。なお、図面上は表れていないが、上記第１の半導体チップ３は、たとえばエポキシなどの樹脂によって上記フイルム基板２と接合されている。
【００２３】図１および図２に良く表れているように、上記第２の半導体チップ４は、主面４ａの側縁部に列状に並ぶようにして複数の電極パッド４０が形成されている。これらの電極パッド４０上には、金製バンプ４０ａがそれぞれ形成されている。そして、これらの金製バンプ４０ａと上記第１の半導体チップ３の金製バンプ３１ａとは、電気的に接続されている。これらの電気的な導通には、異方性導電膜やハンダペーストなどが用いられる。もちろん、上記各電極パッド４０は、上記第２の半導体チップ４の主面４ａに形成された回路素子（図示略）と導通している。
【００２４】図１および図２に良く表れているように、上記第３の半導体チップ５は、主面５ａの側縁部に列状に並ぶようにして複数の電極パッド５０が形成されており、これらの電極パッド５０上には、金製バンプ５０ａがそれぞれ形成されている。そして、金製バンプ５０ａと上記第１の半導体チップ３の金製バンプ３０ａとは、ワイヤＷ２を介して電気的に接続されている。もちろん、上記各電極パッド５０は、上記第３の半導体チップ５の主面５ａに形成された回路素子（図示略）と導通している。なお、上記第３の半導体チップ５は、その裏面５ｂが上記第２の半導体チップ４の裏面４ｂと、たとえばエポキシ樹脂などによって接合されている。
【００２５】なお、上記第１ないし第３半導体チップ３，４，５、フイルム基板２、および金線ワイヤＷ１，Ｗ２は、エポキシなどの樹脂を用いた金型成形によって形成された樹脂パッケージ６１によって保護されている。」
イ　図１
　　
３　引用文献３について
　原査定の拒絶の理由に引用された引用文献３（特開平５−３４３６０９号公報）には、次の事項が記載されている。
ア　「【０００３】たとえば、バイポーラトランジスタとＣＭＯＳトランジスタとを同一基板上に形成したＢｉ−ＣＭＯＳプロセスにおいて、高速動作が要求されるプリスケーラ部あるいはアナログ部をバイポーラトランジスタで構成し、論理回路部等をＣＭＯＳトランジスタで構成している。
・・・中略・・・
【０００７】そこで、一つの対策としてＣＭＯＳ部はＣＭＯＳプロセスで１チップに納め、バイポーラ部あるいはＥＰＲＯＭ部は、また別のプロセスで１チップに納めるといった方法が採られている。それぞれ個別のプロセスから得られるチップの歩留りは比較的安定だからである。」
イ　図１
４　引用文献４について
　原査定の拒絶の理由に引用された引用文献４（特開平７−１３５４６８号公報）には、次の事項が記載されている。
「【０００２】
【従来の技術】Ｄ／Ａコンバータ装置の変換方式として、抵抗回路網としていわゆるＲ−２Ｒ方式や抵抗ラダー方式の回路を用いたものがあり、これ等はＤ／Ａ変換すべきディジタルデータの各ビットの１，０に応じて、夫々重み付けられた抵抗素子に対する電流のオンオフを行って、抵抗回路網に生ずる電圧や電流によりアナログ信号を得るものである。
【０００３】この抵抗回路網を用いたＤ／Ａコンバータ装置では、ディジタルデータが入力されないいわゆるスタンバイモード（待機状態）を有するものが多いが、このスタンバイモード時には抵抗回路網にスタンバイ電流が流れて消費電力が生ずることを防止する必要がある。
【０００４】このスタンバイ電流をなくす技術として、特開昭６０−２５６２２９号公報や特開平２−１７１０２７号公報等に見られる様に多くの提案がなされている。
【０００５】図３はＲ−２Ｒ方式のＤ／Ａコンバータであって、スタンバイ電流を防止した従来例の回路図である。図３において、Ｒ−２Ｒ抵抗ラダー回路３０は、ディジタル入力ＩＮのビット数Ｎに対応するＣ−ＭＯＳインバータ３１〜３Ｎの各出力により駆動されるようになっている。これ等各Ｃ−ＭＯＳインバータ３１〜３Ｎはディジタル入力ＩＮの各ビットを反転するインバータゲート２１〜２Ｎにより夫々に駆動されている。
【０００６】各ＣＭＯＳインバータ３１〜３Ｎには高電源電位Ｈと低電源電位Ｌとが動作電源として供給されている。高電源電圧Ｈは制御信号ＣＯＮＴによりオンオフされるスイッチ４０を介して各Ｃ−ＭＯＳインバータへバイアスとして供給されているものとする。
【０００７】かかる構成において、通常時にはスイッチ４０はオンとなっており、Ｃ−ＭＯＳインバータ３１〜３Ｎの全ては電源が供給されて活性状態にある。従って、ディジタル入力ＩＮの各ビットのうち“１”を示すビットに対応するインバータゲートの出力は“０”となり、よってそれに対応するＣ−ＭＯＳイレンバータのＰチャンネルＭＯＳトランジスタはオン、ＮチャンネルＭＯＳトランジスタはオフとなり、それに対応する抵抗網３０内の２Ｒ抵抗は高電源電位Ｈに接続される。
【０００８】逆に、ディジタル入力ＩＮのうち“０”を示すビットに対応する２Ｒ抵抗は低電源電位Ｌに接続されることになる。
【０００９】その結果、ディジタル入力データＩＮのビットの組合せに応じて抵抗網３０内の各抵抗が高電源電位Ｈに接続されることになり、出力ＯＵＴにはそれに対応したアナログ電圧が得られるようになっている。
【００１０】次に、スタンバイモードでは、制御信号ＣＯＮＴによりスイッチ４０がオフとされ、従ってＣ−ＭＯＳインバータ３１〜３Ｎの全ては非活性状態となり、ディジタル入力ＩＮに無関係にＲ−２Ｒ抵抗ラダー回路３０には電源は供給されない。よって、出力ＯＵＴはゼロスケールとなり、スタンバイモードとなり、消費電力が生じないようになっている。
【００１１】図４は従来技術を示す他の回路例であって、図３と同等部分は同一符号にて示している。本例では、スタンバイモード時にオフとなるスイッチ４０（図３参照）の代わりに、スタンバイモード時にディジタル入力ＩＮをカットすると共にＣ−ＭＯＳインバータ３１〜３Ｎへの駆動信号を全て“１”とするオアゲート４１〜４Ｎを設けたものである。
【００１２】すなわち、ディジタル入力ＩＮの各ビット対応に２入力オアゲート４１〜４Ｎを設け、各オアゲート４１〜４Ｎの１入力には対応ビットをインバータゲート２１〜２Ｎを介して供給し、他入力には制御信号ＣＯＮＴを共通に供給している。そして、これ等各オアゲート４１〜４Ｎの出力により各Ｃ−ＭＯＳインバータ３１〜３Ｎを駆動するようになっている。
【００１３】通常モード時には、制御信号ＣＯＮＴは“０”であるから、各オアゲート４１〜４Ｎの出力は各ビットのインバータ２１〜２Ｎを経た信号そのままとなり、よって図３の場合と同様にＤ／Ａコンバータ動作をなす。
【００１４】スタンバイモード時には、制御信号ＣＯＮＴは“１”であり、よって各オアゲート４１〜４Ｎの出力は“１”になり、全Ｃ−ＭＯＳインバータ３１〜３Ｎの出力には低電源電位Ｌが導出されて、抵抗回路網３０には何等電流は流れない。よって、出力ＯＵＴはゼロスケールとなりスタンバイモードとなるのである。
【００１５】尚、Ｒ−２Ｒ方式の抵抗回路網に限らず他の抵抗ラダー方式の場合にも同様な構成が採用されるものである。」
５　引用文献５について
　原査定の拒絶の理由に引用された引用文献５（特開平１１−３５５３８７号公報）には、次の事項が記載されている。
「【０００８】すなわち、回線を介して入力されたアナログ信号を増幅するアンプと、上記アンプの出力信号を所定の参照電位と比較するための比較回路と、上記比較回路の出力信号をエンコードするエンコーダとを含んで成るＡ／Ｄ変換器（１０３）を備えた受信部と、上記回線に送信すべき信号を出力するための送信回路（２０）と、上記受信部と上記送信回路とを交互にスタンバイ状態に制御可能な制御回路（１０４）とを含んで半導体集積回路が形成されるとき、通常動作時に入力された信号に応じて出力電圧レベルが変化される場合の出力電圧の中心レベルをスタンバイ時に維持できる範囲内で、上記受信部のスタンバイ時に上記アンプに流れる電流を減少させるための電流調整手段（３３）を設ける。
【０００９】上記した手段によれば、電流調整手段は、通常動作時に入力された信号に応じて出力電圧レベルが変化される場合の出力電圧の中心レベルをスタンバイ時に維持できる範囲内で、上記受信部のスタンバイ時に上記アンプに流れる電流を減少させるようにしているので、スタンバイ時の消費電流の低減を図ることができ、且つ、スタンバイモードからの復帰の際にセトリング不足が生じないようにすることができる。」
６　引用文献６について
　原査定の補正の却下の決定に引用された引用文献６（特開平９−１１６０９１号公報）には、次の事項が記載されている。
「【００３８】（ｅ）前記能動部品において半導体チップは前記多層配線基板の主面に設けられた窪みに固定され、前記半導体チップの電極面と前記多層配線基板の配線面の高さは略同一高さとなり、前記半導体チップの電極と前記配線を接続する前記ワイヤは略直線状に延在している。したがって、ワイヤが短くなり、抵抗が軽減されて高周波特性が良好となる。例えば出力ゲインが大きくなる。」
７　引用文献７について
　原査定の補正の却下の決定に引用された引用文献７（特開平８−２１３４１９号公報）には、次の事項が記載されている。
「【０００３】回路板またはフレックス構造上にある半導体回路上の、すなわち「チップ」上の接点に実装するための周知の技術は、ワイヤ・ボンディング法と呼ばれている。ワイヤ・ボンドは、直径の小さいワイヤ（直径約２５ミクロン）および非常に短いワイヤでできている。一般に、ワイヤ・ボンドによって接続されるワイヤは、１ミリメートル（ｍｍ）程度の長さである。これらのワイヤの長さは、通常、いくつかの理由で短くする。
１．ワイヤの直径が小さいとワイヤが非常に弱くなる。
２．通常の回路では、多数のボンドが作成され、ワイヤが長いと接続部がショートを起こしやすくなる。
３．ワイヤが長いと、自己インダクタンスおよび相互インダクタンスが増加して、回路の電気的性能が劣化する。」
第４　対比・判断
１　本願発明１について
（１）対比
　本願発明１と引用発明とを対比すると、次のことがいえる。
ア　引用文献１（上記第３の１（１）ア及びオ）には，スタックドパッケージでもＣＳＰ構造で、半導体チップを積層する方法が要求されているところ，チップサイズパッケージにおいて、従来よりも高集積化された、携帯機器に適した半導体装置を提供することができることが記載されているから，引用発明は，スタックドパッケージの半導体装置を態様としたものであると認められる。そして，引用発明の「絶縁性基板３」には，ワイヤー８がボンディングされる複数の電極パッドが形成されていることも踏まえると，引用発明の「絶縁性基板３」は，本願発明１の「複数のボンディングパッドを有するパッケージ基板」に相当する。
　
イ　引用発明の「半導体チップ１」は，「ワイヤー８がボンディングされる複数の電極パッドを有し，絶縁性基板３上に積層される」ものであるから，本願発明１と引用発明は，「複数のボンディングパッドを有し、前記パッケージ基板の上面に載置された第１のダイ」を具備している点で共通する。
ウ　引用発明の「半導体チップ２」は，「ワイヤー８がボンディングされる複数の電極パッドを有し，半導体チップ１上に積層される」ものであるから，本願発明１と引用発明は「複数のボンディングパッドを有し、前記第１のダイの上面に載置される第２のダイ」を具備している点で共通する。
エ　引用発明では，「半導体チップ１の複数の電極パッドは，半導体チップ１の一辺において一列に形成」され，「半導体チップ２の複数の電極パッドは，半導体チップ２の一辺において一列に形成」され，「半導体チップ１上の電極パッドと半導体チップ２上の電極パッドとがワイヤー８で接続」されされている。
　そうすると，引用発明の「半導体チップ１の一辺において一列に形成」された「半導体チップ１の複数の電極パッド」のうち半導体チップ２の電極パッドに接続される電極パッドは，本願発明１の「第２のセットのボンディングパッド」に相当し，引用発明の「半導体チップ２の一辺において一列に形成」された「半導体チップ２の複数の電極パッドは」は，本願発明１の「第２のダイ上に設けられた第１のセットのボンディングパッド」に相当する。
オ　引用発明では，「絶縁性基板３上の複数の電極パッドは，絶縁性基板３上において一列に形成」され，「半導体チップ１上の電極パッドと絶縁性基板３上の電極パッドとがワイヤー８で接続」されている。
　そうすると，引用発明の「半導体チップ１の一辺において一列に形成」された「半導体チップ１の複数の電極パッド」のうち絶縁性基板３の電極パッドに接続される電極パッドは，本願発明１の「第４のセットのボンディングパッド」に相当し，引用発明の「絶縁性基板３上において一列に形成」された「絶縁性基板３上の複数の電極パッド」のうち半導体チップ１の電極パッドに接続される電極パッドは，本願発明１の「パッケージ基板上に設けられた第３のセットのボンディングパッド」に相当する。
カ　本願発明１は，第１のダイの上面に第２のダイを載置した「混合信号集積装置」であるから，本願発明１と引用発明は，半導体装置である点で共通する。　
キ　上記の対応関係から，本願発明１と引用発明は，下記の点で一致しまた相違する。　
（一致点）
「半導体装置であって、
　複数のボンディングパッドを有するパッケージ基板と、
　複数のボンディングパッドを有し、前記パッケージ基板の上面に載置された第１のダイと、
　複数のボンディングパッドを有し、前記第１のダイの上面に載置される第２のダイと
　を具備し、前記第１のダイは、前記第２のダイ上に設けられた第１のセットのボンディングパッドと相互接続するように構成された第２のセットのボンディングパッドと、前記パッケージ基板上に設けられた第３のセットのボンディングパッドと相互接続するように構成された第４のセットのボンディングパッドとを備えた、半導体装置。」
（相違点１）本願発明１は，「大部分のデジタル回路は、前記第１のダイ上に組み立てられ」，「大部分のアナログ回路は前記第２のダイ上に組み立てられ」た，「混合信号集積装置」であるの対し，引用発明は，半導体チップ１及び２がどのような回路で構成されたものであるか定かではない点。
（相違点２）本願発明１は，「前記第２のセットのボンディングパッドと前記第４のセットのボンディングパッドは、ラインに沿って交互に配置」しているのに対し，引用発明は，交互に配置された構成とはなっていない点。
（相違点３）本願発明１は，「前記第２のダイは、前記パッケージ基板上に設けられた第５のセットのボンディングパッドと相互接続するように構成された第６のセットのボンディングパッドを有」しているのに対し，引用発明は，半導体チップ２上の電極パッドと絶縁性基板３上の電極パッドとはワイヤー８で接続されていない点。
（相違点４）本願発明１は，「前記第１のセットのボンディングパッドが構成された前記第２のダイの第１のエッジは、前記第１のダイの第２のエッジ近くに載置され、前記第６のセットのボンディングパッドが構成された前記第２のダイの第３のエッジは、前記第１のダイの前記第２のエッジと異なる第４のエッジ近くに載置され、前記第２のエッジは、前記第３のセットのボンディグパッドが構成された前記パッケージ基板の第５のエッジ近くに載置され、前記第４のエッジは、前記第５のセットのボンディングパッドが構成された前記パッケージ基板の第６のエッジ近くに載置」されているのに対し，引用発明では，電極パッドが形成された側の辺（エッジ）間を近づけるように載置する構成とはなっていない点。
（２）相違点についての判断
　事案に鑑み，相違点４について検討する。
　引用発明では，電極パッドは，半導体チップ１及び２において，それぞれ一辺にしか形成されていない。
　また，２つの半導体チップを積層した半導体装置において，それぞれの半導体チップの複数の辺に電極パッドが形成された構成は，引用文献１の図１，引用文献２の図１，及び引用文献３の図１に記載されているものの，２つの半導体チップ及び絶縁性基板に形成されたそれぞれの電極パッドについて，電極パッドが形成された一方向側の辺（エッジ）を相互に近づけるように載置しつつ，電極パッドが形成された他の方向側の辺（エッジ）も相互に近づけるように載置すること，即ち，相違点４の，「前記第１のセットのボンディングパッドが構成された前記第２のダイの第１のエッジは、前記第１のダイの第２のエッジ近くに載置され、前記第６のセットのボンディングパッドが構成された前記第２のダイの第３のエッジは、前記第１のダイの前記第２のエッジと異なる第４のエッジ近くに載置され、前記第２のエッジは、前記第３のセットのボンディグパッドが構成された前記パッケージ基板の第５のエッジ近くに載置され、前記第４のエッジは、前記第５のセットのボンディングパッドが構成された前記パッケージ基板の第６のエッジ近くに載置」することは，引用文献１〜７には，記載も示唆もされておらず，本願優先日前において周知技術であるともいえない。
　そうすると，他の相違点を検討するまでもなく，本願発明１は，当業者であっても，引用発明、引用文献１〜７に記載された技術的事項に基づいて容易に発明できたものであるとはいえない。
２　本願発明２〜１５について
　本願発明２〜１５は，上記相違点４に係る本願発明１の発明特定事項と同一の構成を備えるものであるから、上記１と同じ理由により、当業者であっても、引用発明、引用文献１〜７に記載された技術的事項に基づいて容易に発明できたものとはいえない。
第５　原査定の概要及び原査定についての判断
　原査定は、請求項１−１５に係る発明について上記引用文献１に記載された発明及び上記引用文献２〜５に記載された技術的事項に基づいて、当業者が容易に発明できたものであるから，特許法第２９条第２項の規定により特許を受けることができないというものであり，また，請求項４の「前記第１のダイは前記第１のダイから離れた場所に位置するボンディングパッドのセットを含む」の記載では「ボンディングパッド」と「第１のダイ」の位置関係が不明確であり，請求項６の「標準パッケージの仕様に準拠するプロファイルを有する寸法」の記載では「標準パッケージの仕様」が不明確であるから，特許法第３６条第６項第２号に規定する要件を満たしていないというものである。
　しかしながら，平成３１年１月３０日付け手続補正書により補正された請求項１，１２，１３は，それぞれ上記相違点４の構成を有するものであるから，上記第４の１に記載したように，引用文献１〜５には相違点４の構成は記載も示唆もされていないので，本願発明１−１５は、上記引用文献１に記載された発明及び上記引用文献１〜５に記載された技術的事項に基づいて、当業者が容易に発明できたものではない。また，上記手続補正書の記載では，請求項４において「ボンディングパッド」と「第１のダイ」の位置関係が特定されており，請求項６において「標準パッケージの仕様」が特定されていることから，特許請求の範囲は明確であり，本願は，特許法第３６条第６項第２号に規定する要件を満たすものである。
　したがって、原査定を維持することはできない。
第６　当審拒絶理由について
　当審が通知した特許法第３６条第６項第１号の拒絶の理由は，平成３１年１月３０日付けの補正により解消した。
第７　むすび
　以上のとおり、本願発明１−１５は、当業者が引用発明及び引用文献１〜７に記載された技術的事項に基づいて容易に発明をすることができたものではない。また，本願は，特許法第３６条第６項第２号に規定する要件を満たすものである。
　したがって、原査定の理由によっては、本願を拒絶することはできない。
　また、他に本願を拒絶すべき理由を発見しない。
　よって、結論のとおり審決する。