【事件の表示】
　特願２０１５−５４３１６１「ミドルオブライン（ＭＩＤＤＬＥＯＦＬＩＮＥ）（ＭＯＬ）導電層を使用したキャパシタ」拒絶査定不服審判事件〔平成２６年　５月３０日国際公開、ＷＯ２０１４／０８１９８２、平成２７年１２月　７日国内公表、特表２０１５−５３５１４７〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１　手続の経緯
　本願は，平成２５年（２０１３年）１１月２１日を国際出願日（パリ条約による優先権主張　外国庁受理　２０１２年１１月２１日（以下，「本願優先日」という。）米国）とする出願であって，その手続の経緯は以下のとおりである。
平成２９年　６月２８日付け　拒絶理由通知
平成２９年１０月　３日　　　意見書・手続補正
平成３０年　３月　９日付け　拒絶査定（以下，「原査定」という。）
平成３０年　７月１８日　　　審判請求・手続補正（以下，「本件補正」という。）
　
第２　補正の却下の決定
［補正却下の決定の結論］
　本件補正を却下する。
［理由］
１　補正の内容
　本件補正により，本件補正前の特許請求の範囲の請求項７は，本件補正後の請求項７へ補正された。
（１）本件補正前
「【請求項７】
　半導体基板（１０２）と，
　前記半導体基板におけるシャロートレンチアイソレーション（ＳＴＩ）領域（１０３）上の第１のキャパシタプレート（１３０），ならびにデバイスのソース（１０４）およびドレイン領域（１０６）への第１の組のローカル導電相互接続（１２０）を備える，第１のミドルオブライン（ＭＯＬ）導電層と，
　前記ＳＴＩ領域（１０３）から離れた方を向いている前記第１のキャパシタプレートの表面上の絶縁体層（４４０）であって，前記絶縁体層の下面が，前記第１の組のローカル導電相互接続の各々の上面と同一平面である，絶縁体層と，
　前記絶縁体層上の第２のキャパシタプレート（２５０）を備え，前記キャパシタの前記第１のプレート（１３０）によって支えられる，第２のＭＯＬ導電層と，
　前記第１のキャパシタプレートに結合された第１の相互接続（４９０−１）と，
　前記第２のキャパシタプレートに結合された第２の相互接続（４９０−２）と
　を備える金属絶縁体金属（ＭＩＭ）キャパシタデバイス。」
（２）本件補正後（当審で補正個所に下線を付した。下記（３）において同じ。）
「【請求項７】
　半導体基板（１０２）と，
　前記半導体基板におけるシャロートレンチアイソレーション（ＳＴＩ）領域（１０３）上の第１のキャパシタプレート（１３０），ならびにデバイスのソース（１０４）およびドレイン領域（１０６）への第１の組のローカル導電相互接続（１２０）を備える，第１のミドルオブライン（ＭＯＬ）導電層と，
　前記ＳＴＩ領域（１０３）から離れた方を向いている前記第１のキャパシタプレートの表面上の絶縁体層（４４０）であって，前記絶縁体層の下面が，前記第１の組のローカル導電相互接続の各々の上面と同一平面である，絶縁体層と，
　前記絶縁体層上の第２のキャパシタプレート（２５０）を備え，前記キャパシタの前記第１のプレート（１３０）によって支えられる，第２のＭＯＬ導電層と，
　前記第１のキャパシタプレートに結合された第１の相互接続（４９０−１）と，
　前記第２のキャパシタプレートに結合された第２の相互接続（４９０−２）と
　を備える金属絶縁体金属（ＭＩＭ）キャパシタデバイスであって，
　
前記金属絶縁体金属（ＭＩＭ）キャパシタが，前記第１のキャパシタプレートと，前記絶縁体層と，前記第２のキャパシタプレートとによって構成される，金属絶縁体金属（ＭＩＭ）キャパシタデバイス
（３）補正事項
　本件補正は，本件補正前の請求項７に記載されていた「金属絶縁体金属（ＭＩＭ）キャパシタデバイス」について「
前記金属絶縁体金属（ＭＩＭ）キャパシタが，前記第１のキャパシタプレートと，前記絶縁体層と，前記第２のキャパシタプレートとによって構成される，金属絶縁体金属（ＭＩＭ）キャパシタデバイス
２　補正の適否
　特許法１８４条の１２第２項に規定された翻訳文等（以下，「翻訳文等」という。）の図４の記載からみて，本件補正事項は，翻訳文等に記載した事項の範囲内においてされたものであるから，同項の規定により読み替えて適用する特許法１７条の２第３項の規定に適合する。
　また，本件補正事項は，特許請求の範囲の減縮を目的とするから，特許法１７条の２第４項の規定に適合し，同条５項２号に掲げるものに該当する。
　そこで，本件補正後の請求項７に記載された発明（以下，「本願補正発明」という。）が特許出願の際独立して特許を受けることができるものであるか否か（特許法１７条の２第６項で準用する同法１２６条第７項）につき，更に検討する。
（１）本願補正発明
　本願補正発明は，本件補正後の請求項７に記載された，次のとおりのものと認める。（再掲）
「半導体基板（１０２）と，
　前記半導体基板におけるシャロートレンチアイソレーション（ＳＴＩ）領域（１０３）上の第１のキャパシタプレート（１３０），ならびにデバイスのソース（１０４）およびドレイン領域（１０６）への第１の組のローカル導電相互接続（１２０）を備える，第１のミドルオブライン（ＭＯＬ）導電層と，
　前記ＳＴＩ領域（１０３）から離れた方を向いている前記第１のキャパシタプレートの表面上の絶縁体層（４４０）であって，前記絶縁体層の下面が，前記第１の組のローカル導電相互接続の各々の上面と同一平面である，絶縁体層と，
　前記絶縁体層上の第２のキャパシタプレート（２５０）を備え，前記キャパシタの前記第１のプレート（１３０）によって支えられる，第２のＭＯＬ導電層と，
　前記第１のキャパシタプレートに結合された第１の相互接続（４９０−１）と，
　前記第２のキャパシタプレートに結合された第２の相互接続（４９０−２）と
　を備える金属絶縁体金属（ＭＩＭ）キャパシタデバイスであって，
　前記金属絶縁体金属（ＭＩＭ）キャパシタが，前記第１のキャパシタプレートと，前記絶縁体層と，前記第２のキャパシタプレートとによって構成される，金属絶縁体金属（ＭＩＭ）キャパシタデバイス。」
（２）引用文献及び引用発明
　ア　引用文献１について
（ア）引用文献１
　原査定の拒絶の理由に引用された，米国特許第５５５９３４９号明細書（以下，「引用文献１」という。）には，図面とともに，次の記載がある。（訳は当審で作成した。下線は当審で付加した。以下同じ。）
　ａ「1. Field of the Invention
The present invention relates to semiconductor integrated circuit devices, and more particularly to silicon microwave monolithic integrated circuit devices and fabrication process.」（１欄１０−１４行）
（訳：発明の分野
　本発明は半導体集積回路デバイス，及びより特定してシリコンマイクロ波モノリシック集積回路デバイス及び製造方法に関する。）
　ｂ「An exemplary embodiment of the silicon microwave monolithic integrated circuit device of the present invention is shown in FIG. 1, and designated generally by reference numeral 10. The following is an overview of the structure of 
device 10
SiMMIC device 10 includes a high-resistivity silicon substrate 12
A first area of the high-resistivity substrate 12, defined by
layer 26
serve as a passive element forming region over which
a capacitor 100
are formed
The transistors 60, 70, 80 are fabricated
over the second area of substrate 12
（訳：本発明のシリコンマイクロ波モノリシック集積回路デバイスの典型的な実施例が図１に示され，参照番号１０によって包括的に指定される。以下は
デバイス１０
ＳｉＭＭＩＣデバイス１０は高抵抗シリコン基板１２
を含む
前記高抵抗基板１２の第１領域は
層２６
で画定され
キャパシタ１００
が形成される受動素子形成領域としての役目をする。
トランジスタ６０，７０，８０が基板１２の第２領域上に
作製される
　ｃ「Once the recessed 
field oxide (FOX)
 polysilicon 26
are oxidized
（訳：リセスされた
フィールド酸化膜（ＦＯＸ）
ポリシリコン２６
が酸化される
　ｄ「
The drain extension of the NMOS field-effect transistor is formed by ion-implantation of an N- LDD (lightly doped drain) region 71
（訳：
ＮＭＯＳ電界効果トランジスタのドレイン延長部
Ｎ−ＬＤＤ領域７１のイオン注入によって形成される
　ｅ　「
As shown in FIG. 7
The LTO layer 50 is etched to the surface of the epitaxial layer 24 to define
contact windows 172 and 176 for NMOS field-effect transistor 70
（訳：
図７に示されるように，
このＬＴＯ層５０はエピタキシャル層２４の表面までエッチングされ，
ＮＭＯＳ電界効果トランジスタ７０のためのコンタクト窓１７２及び１７６を画定し
　ｆ「As shown in FIG. 1, 
the first metal layer is etched to define
metal contacts 72 and 76, coupled to source contact 172 and drain contact 176, respectively, of NMOS field-effect transistor 70
the first metal layer is etched to the bottom TiW layer to form
a bottom plate 94 of a capacitor 100
（訳：図１に示されるように，
第１金属層がエッチングされて
それぞれＮＭＯＳ電界効果トランジスタ７０の，ソースコンタクト１７２及びドレインコンタクト１７６に接続されるメタルコンタクト７２及び７６を画定し
第１金属層がＴｉＷ底層までエッチングされて
キャパシタ１００の底部プレート９４を形成する。
　ｇ　「
Capacitor 100 is formed by depositing a dielectric layer 98 of bias sputtered quartz (BSQ) silicon dioxide, for example, over the substrate 12 and etching layer 98 back to the bottom plate 94 of the capacitor. After the dielectric layer 98 is etched, the entire resultant surface of substrate 12 is covered by a layer 92 of silicon dioxide or silicon nitride for example. A second metal layer is then formed using a liftoff mask technique to form a top plate 95 of capacitor 100. Thus, the capacitor 100 constitutes a Metal-Insulator-Metal (MIM) capacitor provided by bottom plate 94, dielectric layer 92, and top plate 95
（訳：
キャパシタ１００は，基板１２上に，例えば石英バイアススパッタリング（ＢＳＱ）の酸化シリコンの誘電体層９８を堆積し，キャパシタの底部プレート９４まで層９８をエッチバックすることで，形成される。誘電体層９８がエッチングされた後，その結果の基板１２の表面全部が，例えば酸化シリコン又は窒化シリコンの層９２で覆われる。それから第２の金属層がリフトオフマスク技術を用いて形成され，キャパシタ１００の上部プレート９５を形成する。このようにキャパシタ１００は底部プレート９４，誘電体層９２及び上部プレート９５により提供される金属絶縁体金属（ＭＩＭ）キャパシタに相当する。
　ｈ　図１は次のとおりである。（９０度右回転して記載した。下記ｉも同じ。）
　ｉ　図７は次のとおりである。
　
（イ）引用発明
　図１中の
層２６は
フィールド酸化膜２６
　図１より，誘電体層９８（「ＢＳＱ」，前記（ア）ｇ）の下面は，ＬＴＯ層５０の上面に接していると認められ，ソースコンタクト１７２及びドレインコンタクト１７６（前記（ア）ｆ）はそのコンタクト窓がＬＴＯ層により画定される（前記（ア）ｅ）からソースコンタクト１７２及びドレインコンタクト１７６の上面はＬＴＯ層の上面と同一平面である（前記（ア）ｉ）と認められ，すると，
誘電体層９８の下面が，ソースコンタクト１７２及びドレインコンタクト１７６の上面と同一平面であると
　図１より，メタルコンタクト７２及び７６に接続されその下部に記載された
ソースコンタクト１７２及びドレインコンタクト１７６
は
第１金属層
の一部
ソースコンタクト１７２は領域７１に接続され，ドレインコンタクト１７６は領域７３に接続されている
　すると，前記（ア）より，引用文献１には，次の発明（以下，「引用発明」という。）が記載されていると認められる。
「デバイス１０は，
　シリコン基板１２を含み，
　シリコン基板１２の第１領域は，フィールド酸化膜２６で画定され，キャパシタ１００が形成され，
　第１金属層がエッチングされてキャパシタ１００の底部プレート９４を形成し，ソースコンタクト１７２及びドレインコンタクト１７６は第１金属層の一部であり，ソースコンタクト１７２は領域７１に接続され，ドレインコンタクト１７６は領域７３に接続され，
　誘電体層９８の下面が，ソースコンタクト１７２及びドレインコンタクト１７６の上面と同一平面であり，誘電体層９８は堆積後キャパシタの底部プレート９４までエッチバックされ，
　第２の金属層がキャパシタ１００の上部プレート９５を形成し，
　キャパシタ１００は底部プレート９４，誘電体層９２及び上部プレート９５により提供される金属絶縁体金属（ＭＩＭ）キャパシタに相当するもの。」
　イ　引用文献２について
　原査定の拒絶の理由に引用された，特開平１１−０１７１２４号公報（以下，「引用文献２」という。）には，図面とともに，次の記載がある。
「【００４９】まず，図１（ａ）に示すように，[001] の方位を持つＰ型シリコン基板上101に
素子分離領域102 を形成する
素子分離領域102 として，シリコン基板に溝を形成した後にその溝を絶縁物で埋め戻すＳＴＩ（Shallow Trench Isolation）構造を示したが，ＬＯＣＯＳ法による酸化膜構造も可能である。
　ウ　引用文献３について
（ア）引用文献３
　原査定の拒絶の理由に引用された，特開２００８−０１０４６７号公報（以下，「引用文献３」という。）には，図面とともに，次の記載がある。
「【発明が解決しようとする課題】
【００２２】
　しかしながら，特許文献１に記載の半導体装置は，薄膜抵抗層９０７上にコンタクトホールを形成するドライエッチングの際に，オーバーエッチにより素子にダメージを与えてしまう。そのため，絶縁膜をエッチングする他の工程と，薄膜抵抗層９０７上にコンタクトホールを形成するプロセスとを共有化できず
プロセス工数を抑制させることができない
【００２３】
　そこで，本発明は，上記課題を解決するためになされたもので，素子の特性を損ねることなく，
プロセスコストの低減を可能とする
「【００９７】
　（第２の実施の形態）
　第１の実施の形態では，ＧａＡｓＦＥＴと，抵抗素子とを集積化した半導体装置１００について説明した。第２の実施の形態では，半導体装置１００の構成に加え，容量素子を集積化した半導体装置について説明する。また，第２の実施の形態に係る半導体装置は，ソース・ドレイン電極およびコンタクト保護メタル作成と同時に容量素子の下部電極を形成する。これにより，プロセス工数を増加させることなく，ＧａＡｓＦＥＴと，抵抗素子と，容量素子とを集積化することができる。
【００９８】
　まず，本発明の第２の実施の形態に係る半導体装置の構成を説明する。
【００９９】
　
図１２は
【０１００】
　図１２に示す
半導体装置２００は，
容量素子と，トランジスタ領域１１に形成される電界効果トランジスタとを備える。
【０１０１】
　容量電極１１４ｄは，容量素子の下部電極であり，絶縁膜１１２上に形成される。また，容量電極１１４ｄは，オーミック電極１１４ａ，コンタクト保護メタル１１４ｂおよびゲート電極１１４ｃと同時かつ同じ材料で形成される。例えば，容量電極１１４ｄは，Ｔｉ／Ａｌ／Ｔｉで構成される。
【０１０２】
　
絶縁膜１１５は，絶縁膜１１２，薄膜抵抗層１１３ｂ，オーミック電極１１４ａ，コンタクト保護メタル１１４ｂおよびゲート電極１１４ｃ上に層間絶縁膜として形成される。また，絶縁膜１１５は，容量電極１１４ｄ上に，容量素子の容量膜として形成される。
（中略）
【０１１０】
　以上より，本発明の第２の実施の形態に係る半導体装置２００は，オーミック電極１１４ａ，コンタクト保護メタル１１４ｂおよびゲート電極１１４ｃの作成と同時に容量素子の容量電極１１４ｄを形成する。これにより，
プロセス工数を増加させることなく，ＧａＡｓＦＥＴと，抵抗素子と，容量素子とを集積化することができる
（イ）公知技術３
　図１２には，絶縁膜１１５がトランジスタ領域１１に形成されることが記載されていると認められ，前記（ア）より，引用文献３には，次の発明（以下，「公知技術３」という。）が記載されていると認められる。
「容量素子と電界効果トランジスタとを備える半導体装置において，絶縁膜はトランジスタ領域に層間絶縁膜として形成され，また，絶縁膜は容量素子の容量膜として形成され，プロセス工数を増加させることなく，ＦＥＴと容量素子とを集積化することができること。」
　エ　引用文献５について
（ア）引用文献５
　原査定の拒絶の理由に引用された，特開２００５−２６８５５１号公報（以下，「引用文献５」という。）には，図面とともに，次の記載がある。
「【００２６】
　（第一の実施形態）
　図１は，本実施形態に係る半導体装置の構成を模式的に示す断面図である。図１に示した
半導体装置１００において，シリコン基板１０１上に，ゲート電極１０３，拡散層１０２等からなるＭＯＳトランジスタおよび下部電極１０５が形成されている。
【００２７】
　ＭＯＳトランジスタおよび下部電極１０５を埋め込むように第一の絶縁膜１０９が形成されている。第一の絶縁膜１０９中には，下部電極１０５の上面に接してエッチングストッパ膜１０７および円柱状の接続プラグ１１１がそれぞれ設けられている。エッチングストッパ膜１０７は，エッチングストッパ膜１０７の底部近傍の側壁を覆うように形成されている。また，図１には示していないが，第一の絶縁膜１０９には，拡散層１０２に接続する接続プラグ１１１も設けられている。
【００２８】
　エッチングストッパ膜１０７の上部には，平坦な底面を有し上断面が円環状の容量膜１１２と，金属膜１１３とが下からこの順に第一の絶縁膜１０９中に埋設されている。容量膜１１２は，厚みが略均一である。また，接続プラグ１１１の上面と金属膜１１３の上面とは同一平面をなし，第一の絶縁膜１０９の上面とも一致している。
【００２９】
　
接続プラグ１１１と，接続プラグ１１１の側面から離間して設けられた金属膜１１３と，これらの間に設けられた容量膜１１２とで容量素子１１４を構成している。
【００３０】
　
これらの金属膜を含む層の上部には，第二の絶縁膜１１５中に配線１１７が設けられた第一配線層１１９が積層されている。図１では，第一配線層１１９までの層を示したが，第一配線層１１９の上部には，金属膜の設けられた層が積層されており，多層の半導体装置をなしている。
【００３１】
　なお，以下に説明する
容量素子１１４は，半導体装置１００のどの層に設けられたものであってもよい。
金属膜１１３は，その上面の所定の位置で配線１１７またはその他の導電体に接しており，上層との電気的接続が確保されている。
「【００４４】
　なお，本実施形態において，
接続プラグ１１１または金属膜１１３を外部と電気的に接続する方法に特に制限はないが，たとえば，下部電極１０５を半導体装置１００の上部に引き出す引き出し配線を各層に設ける
金属膜１１３側との電気的接続は，金属膜１１３の上面の任意の位置に接触する接続用金属プラグを設けることにより行うことができる。
（イ）公知技術５
　前記（ア）より，引用文献５には，次の発明（以下，「公知技術５」という。）が記載されていると認められる。
「ＭＯＳトランジスタ及び容量素子が形成されている半導体装置において，第一配線層の上部には，金属膜の設けられた層が積層されており，多層の半導体装置をなし，容量素子は，半導体装置のどの層に設けられたものでもよく，外部と電気的に接続するには，下部電極を半導体装置の上部に引き出す引き出し配線を各層に設け，また，金属膜の上面の任意の位置に接触する接続用金属プラグを設けることにより行うこと。」
（３）本願補正発明と引用発明との対比
　ア　引用発明の「シリコン基板１２」は本願補正発明の「半導体基板」に相当する。
　イ　引用発明の「フィールド酸化膜２６」と本願補正発明の「シャロートレンチアイソレーション（ＳＴＩ）領域」とは「素子分離領域」という点で共通し，引用発明の「キャパシタ１００の底部プレート９４」は本願補正発明の「第１のキャパシタプレート」に相当する。すると，引用発明において「シリコン基板１２の第１領域は，フィールド酸化膜２６で画定され，キャパシタ１００が形成され」ることを前提とした「キャパシタ１００の底部プレート９４」は，本願補正発明の「前記半導体基板における」素子分離領域上の「第１のキャパシタプレート」に相当する。
　ウ　引用発明において「ソースコンタクト１７２は領域７１に接続され，ドレインコンタクト１７６は領域７３に接続され」るから，この「ソースコンタクト１７２」及び「ドレインコンタクト１７６」は，本願補正発明の「デバイスのソースおよびドレイン領域への第１の組のローカル導電相互接続」に相当する。
　エ　前記イ及びウを考慮して，引用発明において「第１金属層がエッチングされてキャパシタ１００の底部プレート９４を形成し，ソースコンタクト１７２及びドレインコンタクト１７６は第１金属層の一部であ」るから，この「第１金属層」は，「前記半導体基板における素子分離領域上の第１のキャパシタプレート，ならびにデバイスのソースおよびドレイン領域への第１の組のローカル導電相互接続を備える，第１の導電層」といえる。
　オ　引用発明の「誘電体層９８は堆積後キャパシタの底部プレート９４までエッチバックされ」るから，誘電体層９８の一部はキャパシタの底部プレート９４の表面上にかかっており（前記（２）ア（ア）ｈ参照。），前記イを考慮すると，引用発明の「誘電体層９８」は「前記素子分離領域から離れた方を向いている前記第１のキャパシタプレートの表面上の絶縁体層」であるといえる。また，引用発明において「誘電体層９８の下面が，ソースコンタクト１７２及びドレインコンタクト１７６の上面と同一平面であ」るから，「前記絶縁体層の下面が，前記第１の組のローカル導電相互接続の各々の上面と同一平面である」といえる。
　カ　引用発明において「第２の金属層がキャパシタ１００の上部プレート９５を形成」し，「キャパシタ１００は底部プレート９４，誘電体層９２及び上部プレート９５により提供される」から，この「第２の金属層」は「第２のキャパシタプレートを備え，前記キャパシタの前記第１のプレートによって支えられる，第２の導電層」といえる。
　キ　引用発明において「キャパシタ１００は底部プレート９４，誘電体層９２及び上部プレート９５により提供される金属絶縁体金属（ＭＩＭ）キャパシタに相当するもの」であるから，「金属絶縁体金属（ＭＩＭ）キャパシタが，前記第１のキャパシタプレートと，誘電体層と，前記第２のキャパシタプレートとによって構成される」といえる。
　ク　引用発明の「デバイス１０」は「金属絶縁体金属（ＭＩＭ）キャパシタに相当するもの」を含むから，「金属絶縁体金属（ＭＩＭ）キャパシタデバイス」といえる。
　ケ　すると，本願補正発明と引用発明とは，下記コの点で一致し，下記サの点で相違する。
　コ　一致点
「半導体基板と，
　前記半導体基板における素子分離領域上の第１のキャパシタプレート，ならびにデバイスのソースおよびドレイン領域への第１の組のローカル導電相互接続を備える，第１の導電層と，
　前記素子分離領域から離れた方を向いている前記第１のキャパシタプレートの表面上の絶縁体層であって，前記絶縁体層の下面が，前記第１の組のローカル導電相互接続の各々の上面と同一平面である，絶縁体層と，
　第２のキャパシタプレートを備え，前記キャパシタの前記第１のプレートによって支えられる，第２の導電層と，
　を備える金属絶縁体金属（ＭＩＭ）キャパシタデバイスであって，
　前記金属絶縁体金属（ＭＩＭ）キャパシタが，前記第１のキャパシタプレートと，誘電体層と，前記第２のキャパシタプレートとによって構成される，金属絶縁体金属（ＭＩＭ）キャパシタデバイス。」
　サ　相違点
（ア）相違点１
　本願補正発明の素子分離領域は「シャロートレンチアイソレーション（ＳＴＩ）領域」であるのに対し，引用発明の素子分離領域は「フィールド酸化膜」である点。
（イ）相違点２
　本願補正発明の「第１の導電層」は「第１のミドルオブライン（ＭＯＬ）導電層」であり，本願補正発明の「第２の導電層」は「第２のＭＯＬ導電層」であり，本願補正発明は「前記第１のキャパシタプレートに結合された第１の相互接続と，前記第２のキャパシタプレートに結合された第２の相互接続」とを備えるのに対し，引用発明では「ミドルオブライン（ＭＯＬ）」についての開示はなく，「前記第１のキャパシタプレートに結合された第１の相互接続と，前記第２のキャパシタプレートに結合された第２の相互接続」とを備えない点。
（ウ）相違点３
　本願補正発明の「第２のキャパシタプレート」は「前記絶縁体層上」であり，本願補正発明の「誘電体層」は「前記絶縁体層」であるのに対し，引用発明の「誘電体層９２」は「誘電体層９８」と異なる点。
（４）判断
　ア　相違点１について
　引用文献２には素子分離領域としてＳＴＩ構造と酸化膜構造は置き換え可能であることが記載されている（前記（２）イ）から，引用発明の「フィールド酸化膜」を「ＳＴＩ構造」で置き換えることは，当業者が容易になし得ることである。
　イ　相違点２について
　引用発明において，集積度を上げるために，公知技術５に開示された多層の配線層を採用することは，当業者が容易に想到することであり，してみると，引用発明の「第１金属層」及び「第２の金属層」の上方にさらに配線層を設けることにより，これらを「ミドルオブライン（ＭＯＬ）」とすることは当業者の設計的事項である。そして「前記第１のキャパシタプレート」及び「前記第２のキャパシタプレート」を外部と電気的に接続するために，公知技術５に開示されるように，「上部に引き出す引き出し配線を各層に設け，また，」「接続用金属プラグを設ける」ことにより，「第１の相互接続」及び「第２の相互接続」を設けることは，当業者が容易に設計できることである。
　ウ　相違点３について
　引用発明において「誘電体層９８」は酸化シリコンであり，一方「誘電体層９２」は「酸化シリコン又は窒化シリコン」である（前記（２）ア（ア）ｇ）から，「誘電体層９２」に酸化シリコンを選択すれば両者は，酸化シリコンとして同一の物となる。そして，公知技術３には，絶縁膜はトランジスタ領域に層間絶縁膜として形成され，また，絶縁膜は容量素子の容量膜として形成され，プロセス工程を増加させることなくＦＥＴと容量素子とを集積化することができると開示されているから，容量素子の容量膜である「誘電体層９２」と「誘電体層９８」を同一のものとして，プロセス工程を増加させることなくＦＥＴと容量素子とを集積化することは，当業者が容易になし得ることである。
　エ　効果について
　本願補正発明に格別の効果は認められない。本願明細書には「ＭＩＭキャパシタの容量値は，第１の誘電体層の厚さによって決定される。第１の誘電体層の厚さは，鋳物工場によって決定され得る。」（段落００２５）と記載されているが，引用発明のデバイスが半導体装置工場で製造されることは当業者に自明のことであるから，引用発明において工場で決定された誘電体層の厚さによりキャパシタの容量値が決定されることは当業者が予測できる効果であり格別のものではない。
　また，「追加コストなしに，現在のプロセス技術で利用可能なＭＯＬ層を作製するために現在使用されているマスクおよびプロセスを使用して実装され得る。」（同段落）という効果については，物の発明である請求項７に係る発明のものとは認められないが，これを認めたとしても，公知技術３を採用することにより，公知技術３に開示された効果が生じたにすぎず，当業者が予測できるものである。
（５）まとめ
　よって，本願補正発明は，引用文献１ないし３及び５に記載された発明に基づいて，当業者が容易に発明をすることができたものであるから，特許法第２９条第２項の規定により，特許出願の際独立して特許を受けることができないものである。
３　むすび 
　したがって，本件補正は，特許法１７条の２第６項において準用する同法１２６条第７項の規定に違反するので，同法１５９条第１項の規定において読み替えて準用する同法５３条第１項の規定により却下すべきものである。
　
第３　本願発明の特許性の有無について
１　本願発明 
　本件補正は前記第２のとおり却下された。
　そして，本願の請求項７に係る発明（以下，「本願発明」という。）は，平成２９年１０月３日にされた手続補正により補正された特許請求の範囲の請求項７に記載された，次のとおりのものと認める。
「半導体基板（１０２）と，
　前記半導体基板におけるシャロートレンチアイソレーション（ＳＴＩ）領域（１０３）上の第１のキャパシタプレート（１３０），ならびにデバイスのソース（１０４）およびドレイン領域（１０６）への第１の組のローカル導電相互接続（１２０）を備える，第１のミドルオブライン（ＭＯＬ）導電層と，
　前記ＳＴＩ領域（１０３）から離れた方を向いている前記第１のキャパシタプレートの表面上の絶縁体層（４４０）であって，前記絶縁体層の下面が，前記第１の組のローカル導電相互接続の各々の上面と同一平面である，絶縁体層と，
　前記絶縁体層上の第２のキャパシタプレート（２５０）を備え，前記キャパシタの前記第１のプレート（１３０）によって支えられる，第２のＭＯＬ導電層と，
　前記第１のキャパシタプレートに結合された第１の相互接続（４９０−１）と，
　前記第２のキャパシタプレートに結合された第２の相互接続（４９０−２）と
　を備える金属絶縁体金属（ＭＩＭ）キャパシタデバイス。」
２　原査定の拒絶の理由
　原査定の拒絶の理由の概要は次のとおりである。
　本願発明は，本願優先日前に日本国内又は外国において，頒布された下記の刊行物に記載された発明又は電気通信回線を通じて公衆に利用可能となった発明に基いて，本願優先日前にその発明の属する技術分野における通常の知識を有する者が容易に発明をすることができたものであるから，特許法第２９条第２項の規定により，特許を受けることができない。
　　　　　　　　　　　　　　＜引用文献等一覧＞
１．米国特許第５５５９３４９号明細書
２．特開平１１−０１７１２４号公報
３．特開２００８−０１０４６７号公報
４．特開２００３−２８２７２６号公報
５．特開２００５−２６８５５１号公報
３　引用文献
　引用文献１ないし３及び５の記載及び引用発明は，前記第２の２（２）のとおりである。
４　判断
　本願発明は，本願補正発明から「前記金属絶縁体金属（ＭＩＭ）キャパシタが，前記第１のキャパシタプレートと，前記絶縁体層と，前記第２のキャパシタプレートとによって構成される，金属絶縁体金属（ＭＩＭ）キャパシタデバイス」という発明特定事項を取り除いたものである。（前記第２の１（３）参照。）
　そうすると，本願発明にさらに前記発明特定事項を付加したものに相当する本願補正発明が，前記第２の２（１）ないし（４）のとおり，引用文献１ないし３及び５に記載された発明に基づいて当業者が容易に発明をすることができたものであるから，本願発明も同様に，引用文献１ないし３及び５に記載された発明に基づいて当業者が容易に発明をすることができたものである。
５　まとめ
　以上のとおり，本願発明は，特許法第２９条第２項の規定により，特許を受けることができない。
　
第４　結言 
　したがって，本願の請求項７に係る発明は，特許法第２９条第２項の規定により，特許を受けることができないから，その余の請求項について検討するまでもなく，本願は拒絶されるべきものである。 
　よって，結論のとおり審決する。