【事件の表示】
　平成　８年特許願第５３０２６８号「階層ビット線構造を用いたメモリ回路」拒絶査定不服審判事件〔平成　８年１０月１０日国際公開、ＷＯ９６／３１８８２、平成１０年１１月１７日国内公表、特表平１０−５１２０８５〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１．手続の経緯
　本願は、平成７年１２月１２日（パリ条約による優先権主張１９９５年４月５日、米国）を国際出願日とする出願であって、平成１４年１０月１８日付けで拒絶の査定を受けたものであり、この査定を不服として、平成１５年１月２８日付けで審判を請求し、同年２月２７日付けで手続補正がなされたものである。
　
第２．手続補正について
　平成１５年２月２７日付けの手続補正（以下、「本件補正」という。）について、以下のとおり決定する。
　
［補正却下の決定の結論］
　平成１５年２月２７日付の手続補正を却下する。
　
［理由］
１．本件補正の内容
　本件補正は、特許請求の範囲を、次のように補正するものである。
　
　【請求項１】ダイナミックランダムアクセス・メモリ装置であって、
　複数のグローバル・ビット線と、
　前記複数のグローバル・ビット線と平行すると共に交互に配置された複数のサブアレイ・ビット線と、
　サブアレイ・ビット線センス増幅器回路無しで、前記複数のサブアレイ・ビット線の内の１つのみを前記１つのグローバル・ビット線と選択的に結合するために、前記複数のグローバル・ビット線の内の１つと前記複数のサブアレイ・ビット線とに接続された複数のアドレス可能なサブアレイ・ビット線アクセス装置と、
　共通セル・プレートと接続された一方のプレートを各々が有する複数のメモリ記憶セルと、
　前記複数のメモリ記憶セルの内の１つを前記複数のサブアレイ・ビット線の内の１つと選択的に結合して、１つのメモリ記憶セルがただ１つのグローバル・ビット線と結合されるようにするために、前記複数のメモリ記憶セルの他方のプレートに接続された複数のアドレス可能なメモリ・セル・アクセス装置と、
　前記複数のグローバル・ビット線の内の１つに接続された第１検知入力と前記共通セル・プレートに接続された第２検知入力とを有して、前記複数のサブアレイ・ビット線の内の選択されなかったものが一定電圧に保持されている一方で、前記グローバル・ビット線上の電圧を検知し増幅するための差動センス増幅器回路と、
を備えるダイナミックランダムアクセス・メモリ装置。
【請求項２】前記グローバル・ビット線と前記複数のサブアレイ・ビット線とが単一金属層上に作成されている、請求項１に記載のメモリ装置。
【請求項３】前記複数のアドレス可能なサブアレイ・ビット線アクセス装置が前記グローバル・ビット線と前記複数のサブアレイ・ビット線との間に電気的に接続されたトランジスタである、請求項１に記載のメモリ装置。
【請求項４】前記複数のメモリ・セル・アクセス装置が、前記複数のメモリ記憶セルと前記複数のサブアレイ・ビット線との間に電気的に接続されたトランジスタである、請求項１に記載のメモリ装置。
【請求項５】前記複数のサブアレイ・ビット線の各々が電荷を保存できるキャパシタンスを有する、請求項１に記載のメモリ装置。
【請求項６】冗長グローバル・ビット線と、
　複数の冗長サブアレイ・ビット線と、
　前記複数の冗長サブアレイ・ビット線の内の１つを前記冗長グローバル・ビット線と選択的に結合するために、前記冗長グローバル・ビット線及び前記複数の冗長サブアレイ・ビット線に接続された複数の冗長サブアレイ・ビット線アクセス装置と、
　複数の冗長メモリ記憶セルと、
　前記複数の冗長メモリ記憶セルの内の１つを前記複数の冗長サブアレイ・ビット線の内の１つと選択的に結合するために、前記複数の冗長メモリ記憶セルに接続された複数の冗長メモリ・セル・アクセス装置と、
　前記複数の冗長サブアレイ・アクセス装置及び前記複数の冗長メモリ・セル・アクセス装置に接続された活動化回路と、
　前記冗長グローバル・ビット線に接続されたセンス増幅器回路と、
を更に備える、請求項１に記載のメモリ装置。
【請求項７】前記複数のグローバル・ビット線及び前記複数のサブアレイ・ビット線が単一の金属層上に作製されている、請求項６に記載のメモリ装置。
【請求項８】階層ビット線構造を有すると共に平行するサブアレイ・ビット線と交互配置されたグローバル・ビット線を有するダイナミックランダムアクセス・メモリ装置からデータを読み取る方法であって、
　複数のメモリ記憶セルの内の１つと複数のサブアレイ・ビット線の内の１つとの間に接続された複数のメモリ・セル・アクセス装置の内の１つを選択的に活動化するステップと、
　前記複数のメモリ記憶セルの内の１つに保存された電荷を前記複数のサブアレイ・ビット線の内の１つと結合するステップと、
　前記複数のサブアレイ・ビット線の内の前記の１つとグローバル・ビット線との間に接続されたサブアレイ・アクセス装置を選択的に活動化するステップと、
　
選択的に活動化されていない全てのサブアレイ・ビット線を絶縁するステップと
　
選択的に活動化されていない
　前記複数のサブアレイ・ビット線の内の前記１つに保存された未増幅の電荷を前記グローバル・ビット線と結合し、それによってグローバル・ビット線電圧を生成するステップと、
　前記グローバル・ビット線電圧を検知し増幅するステップと、
の諸ステップを含む方法。
【請求項９】前記増幅されたグローバル・ビット線電圧を出力するステップを更に含む、請求項８に記載の方法。
【請求項１０】前記複数のメモリ記憶セルが第１プレートと第２プレートとしての共通プレートとを有し、前記複数のメモリ・セル・アクセス装置が前記複数のメモリ記憶セルの前記第１プレートを介してそのメモリ記憶セルと接続されおり、前記グローバル・ビット線電圧を検知し増幅するステップが、前記グローバル・ビット線と前記共通プレートとの間の電位差を増幅することを含む、請求項８に記載の方法。
　
（なお、アンダーラインは、補正事項を示すために付した。）
　
２．本件補正の適否の検討
　
（１）請求項８の「選択的に活動化されていない全てのサブアレイ・ビット線を絶縁するステップと」という補正事項について
　この補正事項は、本願発明の目的ないし課題である、ビット線キャパシタンスを低減させて高速化や低消費電力化を図るために、上記請求項８に係る発明を特定するために必要な事項である「サブアレイ・ビット線」のうち、選択的に活動化されていない全てのサブアレイ・ビット線が絶縁されることを限定するものであるから、この補正は、特許法第１７条の２第４項第２号に規定する特許請求の範囲の減縮を目的とするものに該当する。
　
（２）請求項８の「選択的に活動化されていない」という補正事項について　この補正事項は、請求項８に係る発明を特定するために必要な事項である「全てのサブアレイ・ビット線を一定電圧に保持するステップ」における、「全てのサブアレイ・ビット線」を、選択的に活動化されていないものに限定するものであるから、この補正は、特許法第１７条の２第４項第２号に規定する特許請求の範囲の減縮を目的とするものに該当する。
　
　そこで、上記請求項８に係る発明（以下、「本願補正発明８」という。）が、特許出願の際に独立して特許を受けることができるものであるか（平成１５年改正前特許法第１７条の２第５項において準用する同法第１２６条第４項の規定に違反するか）について以下に検討する。
　
３．独立特許要件についての検討
（１）引用刊行物に記載された発明
　原査定の拒絶の理由に引用された特開平６−３４９２６７号公報（平成６年１２月２２日出願公開。以下、「引用刊行物」という。）には、ＤＲＡＭに関して、以下の事項が記載されている。
　
（ａ）【産業上の利用分野】この発明は半導体記憶装置に関し、さらに詳しくは、階層ビット線構造を持つダイナミック・ランダム・アクセス・メモリ（以下「ＤＲＡＭ」という）に関する。（段落【０００１】）
　
（ｂ）図１９を参照して、メモリセルＭＣは、ビット線の一方のビット線ＢＬに接続されたソース電極と、ワード線ＷＬに接続されたゲート電極とを持つトランスファーゲートＴＧと、トランスファーゲートＴＧのドレイン電極に接続された一方電極を持ち、他方電極に所定電位、通常Ｖｃｃ／２が印加されるメモリセルキャパシタＣｓとを備える。すなわち、メモリセルＭＣは、ワード線ＷＬによって制御されるトランスファゲートと、データを記憶するメモリセルキャパシタＣｓとを備える。（段落【０００９】）
　
（ｃ）【発明が解決しようとする課題】上記のような理由から、従来のＤＲＡＭは、図１７に示されるように３２個のブロックＢ１〜Ｂ３２から構成されている。すなわち、ビット線対ＢＬ，／ＢＬの長さをより長くすれば、センスアンプ列の数は３４列よりも少なくすることができる。しかしながら、ビット線対ＢＬ，／ＢＬの長さをより長くすると、その寄生容量Ｃｂの値が大きくなる。そこで、従来のＤＲＡＭにおいては、センスアンプ列の数が多くなるにもかかわらず、ビット線対ＢＬ，／ＢＬの長さは、十分な電位差｜ΔＶ｜が得られる程度に短くされていた。（段落【００１７】）　
　
（ｄ）［実施例１］図１は、この発明の実施例１によるＤＲＡＭの一部構成を示す配線図である。図１を参照して、このＤＲＡＭは、複数の主ビット線対ＢＬｍおよび／ＢＬｍと、複数のセンスアンプＳＡと、複数のワード線ＷＬと、複数の副ビット線対ＢＬｓおよび／ＢＬｓと、主ビット線対ＢＬｍおよび／ＢＬｍと副ビット線対ＢＬｓおよび／ＢＬｓとを接続する複数のトランスファーゲート対Ｔおよび／Ｔと、複数のメモリセルＭＣとを備える。（段落【００６３】）
　
（ｅ）図３を参照して、メモリセルＭＣは、図１９に示された従来のＤＲＡＭにおけるメモリセルＭＣと同様に、１つのトランスファーゲートＴＧと、１つのメモリセルキャパシタＣｓとから構成される。トランスファーゲートＴＧは、ＮチャネルＭＯＳトランジスタから構成され、副ビット線ＢＬｓ１に接続されたＮ型ソース／ドレイン電極１６および１８と、ワード線ＷＬ１から構成されるゲート電極とを持つ。メモリセルキャパシタＣｓは、トランスファーゲートＴＧの一方のソース／ドレイン電極１８に接続されたストレージノード２０と、セルプレート２２とから構成される。（段落【００６８】）
　
（ｆ）次に、この階層ビット線構造を持つＤＲＡＭの動作について説明する。たとえばサブブロックＢｓ１内のメモリセルＭＣからデータが読出される場合、サブブロック選択線ＢＳ１はＨレベルに立上げられ、サブブロックＢｓ１内のトランスファーゲートＴ１，／Ｔ１〜Ｔｎ，／Ｔｎすべてが導通状態となる。このとき、他のサブブロック選択線ＢＳ２〜ＢＳ１６はＬレベルのまま維持されるため、それらのサブブロックＢｓ２〜Ｂｓ１６内のトランスファーゲートＴ１，／Ｔ１〜Ｔｎ，／Ｔｎは非導通状態のまま維持される。（段落【００８１】）
　
（ｇ）次いで、サブブロックＢｓ１内のワード線ＷＬ１〜ＷＬ６４のうち１本のワード線がＨレベルに立上がると、その選択されたワード線に接続されたメモリセルＭＣそれぞれからデータが対応の副ビット線ＢＬｓ１または／ＢＬｓ１〜ＢＬｓｎまたは／ＢＬｓｎへ読出される。その読出された各データは対応のトランスファーゲートＴ１または／Ｔ１〜Ｔｎまたは／Ｔｎを介して対応の主ビット線ＢＬｍ１または／ＢＬｍ１〜ＢＬｍｎまたは／ＢＬｍｎへ伝達される。そして、一方の主ビット線ＢＬｍ１〜ＢＬｍｎと他方の主ビット線／ＢＬｍ１〜／ＢＬｍｎとの間の電位差がセンスアンプＳＡ１〜ＳＡｎによって増幅される。その後、主ビット線対ＢＬｍ１，ＢＬｍ１〜ＢＬｍｎ，／ＢＬｍｎのうちの選択された主ビット線対が入出力線と接続され、選択された主ビット線対に現われたデータが入出力線を介して出力されるものである。（段落【００８２】）
　
（ｈ）一方、サブブロックＢｓ１内のメモリセルＭＣにデータが書込まれる場合、そのサブブロックＢｓ１内のサブブロック選択線ＢＳ１がＨレベルに立上げられ、そのサブブロックＢｓ１内のトランスファーゲートＴ１，／Ｔ１〜Ｔｎ，／Ｔｎが導通状態となる。他のサブブロックＢｓ２〜Ｂｓ１６内のサブブロック選択線ＢＳ２〜ＢＳ１６はＬレベルのまま維持され、それらのサブブロックＢｓ２〜Ｂｓ１６内のトランスファーゲートＴ１，／Ｔ１〜Ｔｎ，／Ｔｎは非導通状態のまま維持される。（段落【００８３】）
　
（ｉ）図１には、センスアンプは、主ビット線に接続され副ビット線には接続されていないことが示されている。
　
　そして、上記摘記事項（ｅ）によると、引用刊行物の図１の「メモリセルＭＣ」は、図１９に示された従来のＤＲＡＭにおけるメモリセルＭＣと同様に、１つのトランスファーゲートＴＧと、１つのメモリセルキャパシタＣｓとから構成され、トランスファーゲートＴＧは、ＮチャネルＭＯＳトランジスタから構成され、副ビット線ＢＬｓ１に接続されたＮ型ソース／ドレイン電極１６および１８と、ワード線ＷＬ１から構成されるゲート電極とを持つから、複数のトランスファーゲートＴＧの内の１つを選択的に活動化して、複数のメモリセルＭＣの内の１つに保存された電荷を前記複数の副ビット線の内の１つと結合している。
　また、引用刊行物において、選択的に活動化されている副ビット線を、例えば、サブブロックＢｓ１内のＢＬｓ１、ＢＬｓ２、ＢＬｓ３…ＢＬｓｎとした場合、それ以外のサブブロックＢｓ２、Ｂｓ３…Ｂｓ１６内の副ビット線は、全て、主ビット線から絶縁されているから、引用刊行物には、選択的に活動化されていない全ての副ビット線を絶縁するステップが備えられていることは明らかである。
　さらに、上記摘記事項（ｉ）によると、センスアンプは主ビット線に接続され、副ビット線に接続されていないから、複数の副ビット線の内の１つに保存された未増幅の電荷を主ビット線と結合し、それによって主ビット線電圧を生成することは明らかである。
　
　したがって、上記引用刊行物には、次のような発明（以下、「引用刊行物記載発明」という。）が記載されている。
　
　階層ビット線構造を有すると共に平行する副ビット線ＢＬｓ１、ＢＬｓ２、ＢＬｓ３…ＢＬｓｎと交互配置された主ビット線ＢＬｍ１、ＢＬｍ２、ＢＬｍ３…ＢＬｍｎを有するダイナミックランダムアクセス・メモリ装置からデータを読み取る方法であって、
　複数のメモリセルＭＣの内の１つと複数の副ビット線の内の１つとの間に接続された複数のトランスファーゲートＴＧの内の１つを選択的に活動化するステップと、
　前記複数のメモリセルＭＣの内の１つに保存された電荷を前記複数の副ビット線の内の１つと結合するステップと、
　前記複数の副ビット線の内の前記の１つと主ビット線との間に接続されたトランスファーゲートＴ１〜Ｔｎを選択的に活動化するステップと、
　選択的に活動化されていない全ての副ビット線を絶縁するステップと、
　前記複数の副ビット線の内の前記１つに保存された未増幅の電荷を前記主ビット線と結合し、それによって主ビット線電圧を生成するステップと、
　前記主ビット線電圧を検知し増幅するステップと、
の諸ステップを含む方法。
　
（２）対比
　そこで、本願補正発明８と引用刊行物記載発明とを比較すると、引用刊行物記載発明の「副ビット線（ＢＬｓ１、ＢＬｓ２、ＢＬｓ３…ＢＬｓｎ）」、「主ビット線（ＢＬｍ１、ＢＬｍ２、ＢＬｍ３…ＢＬｍｎ）」、「トランスファーゲート（Ｔ１〜Ｔｎ）」、「メモリセル（ＭＣ）」、「トランスファーゲートＴＧ」は、それぞれ、本願補正発明８の「サブアレイ・ビット線」、「グローバル・ビット線」、「サブアレイ・アクセス装置」、「メモリ記憶セル」、「メモリ・セル・アクセス装置」に相当している。
　
　したがって、両者の一致点及び相違点は次のとおりである。
　
［一致点］　
　階層ビット線構造を有すると共に平行するサブアレイ・ビット線と交互配置されたグローバル・ビット線を有するダイナミックランダムアクセス・メモリ装置からデータを読み取る方法であって、
　複数のメモリ記憶セルの内の１つと複数のサブアレイ・ビット線の内の１つとの間に接続された複数のメモリ・セル・アクセス装置の内の１つを活性化させることにより選択的に活動化するステップと、
　前記複数のメモリ記憶セルの内の１つに保存された電荷を前記複数のサブアレイ・ビット線の内の１つと結合するステップと、
　前記複数のサブアレイ・ビット線の内の前記の１つとグローバル・ビット線との間に接続されたサブアレイ・アクセス装置を選択的に活動化するステップと、
　選択的に活動化されていない全てのサブアレイ・ビット線を絶縁するステップと、
　前記複数のサブアレイ・ビット線の内の前記１つに保存された未増幅の電荷を前記グローバル・ビット線と結合し、それによってグローバル・ビット線電圧を生成するステップと、
　前記グローバル・ビット線電圧を検知し増幅するステップと、
の諸ステップを含む方法
　
［相違点］
　本願補正発明８では、選択的に活動化されていない全てのサブアレイ・ビット線を一定電圧に保持するステップを含んでいるのに対して、引用刊行物記載発明では、そのようなステップを含まない点。
　
（３）判断
　そこで、上記相違点について検討すると、多数のビット線で構成されたＤＲＡＭにおいて、選択的に活動化されているビット線を外乱から絶縁するために、隣接する選択的に活動化されていないビット線を一定電圧に保持するステップは、周知である（必要ならば、特開昭６１−２５５５９１号公報の第３頁左下欄第６行〜同欄第８行の「隣接するビット線の電位を固定して、隣接ビット線間容量の影響をなくすというアイデア」、特開平２−２９４９９０号公報の第５頁左上欄第３行〜同欄第１５行の「たとえば折返し型ビット線環境において…非活動線は、次の属性を有する。第１に、非活動状態にあるとデータ信号が線に印加されないので、クロストーク・ノイズが必然的に減少する。第２に、線は固定電位源に結合されているので、検出される各ビット線に関連する容量性ネットワークを終端させる。第３に、非活動ビット線は、活動線に対する部分的ファラデー遮蔽として作用し、他の活動ビット線が検出中にノイズを発生する範囲を限定する。」を参照）。
　そして、引用刊行物記載発明において、階層ビット線構造を有すると共に平行するサブアレイ・ビット線と交互配置されたグローバル・ビット線は、選択的に活動化されていない全てのサブアレイ・ビット線と隣接している。
　そうすると、引用刊行物記載発明において、グローバル・ビット線を外乱から絶縁するために、上記周知技術を用いて、選択的に活動化されていない全てのサブアレイ・ビット線を一定電圧に保持するステップを付加することは、当業者が容易に想到し得ることである。
　
（４）まとめ
　したがって、本願補正発明８は、引用刊行物記載発明及び上記周知技術に基づいて、当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により、特許出願の際独立して特許を受けることができない。
　
４．むすび
　以上のとおり、本件補正は、平成１５年改正前特許法第１７条の２第５項において準用する同法第１２６条第４項の規定に違反するので、特許法第１５９条第１項の規定において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　
第３．本願発明について
１．本願発明
　平成１５年２月２７日付けの手続補正は上記のとおり却下されたので、本願の請求項８に係る発明（以下、「本願発明」という。）は、平成１４年６月１１日付け手続補正により補正された特許請求の範囲の請求項８に記載された次の事項により特定されるものと認める。
　
　階層ビット線構造を有すると共に平行するサブアレイ・ビット線と交互配置されたグローバル・ビット線を有するダイナミックランダムアクセス・メモリ装置からデータを読み取る方法であって、
　複数のメモリ記憶セルの内の１つと複数のサブアレイ・ビット線の内の１つとの間に接続された複数のメモリ・セル・アクセス装置の内の１つを選択的に活動化するステップと、
　前記複数のメモリ記憶セルの内の１つに保存された電荷を前記複数のサブアレイ・ビット線の内の１つと結合するステップと、
　前記複数のサブアレイ・ビット線の内の前記の１つとグローバル・ビット線との間に接続されたサブアレイ・アクセス装置を選択的に活動化するステップと、
　他の全てのサブアレイ・ビット線を一定電圧に保持するステップと、
　前記複数のサブアレイ・ビット線の内の前記１つに保存された未増幅の電荷を前記グローバル・ビット線と結合し、それによってグローバル・ビット線電圧を生成するステップと、
　前記グローバル・ビット線電圧を検知し増幅するステップと、
の諸ステップを含む方法。
　
２．引用刊行物に記載された発明
　原査定の拒絶の理由に引用された引用刊行物の記載事項は、上記「第２．手続補正について」の「３．（１）引用刊行物に記載された発明」の項に記載したとおりである。
　
３．対比・判断
　本願発明は、本願補正発明８の「選択的に活動化されていない全てのサブアレイ・ビット線を絶縁するステップと」という構成を省くと共に、「選択的に活動化されていない全てのサブアレイ・ビット線を一定電圧に保持するステップと」という構成から、「選択的に活動化されていない」という構成を省いたものである。
　してみると、本願発明の構成要件を全て含む本願補正発明８が、上記「第２．手続補正について」の「３．（３）判断」の項に記載したとおり、引用刊行物記載発明及び上記周知技術に基づいて、当業者が容易に発明をすることができたものであるから、本願発明も、同様の理由により、引用刊行物記載発明及び上記周知技術に基づいて、当業者が容易に発明をすることができたものである。
　
第４．むすび
　
　以上のとおり、本願発明は、引用刊行物記載発明及び上記周知技術に基づいて、当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　したがって、本願は、その余の請求項について論及するまでもなく、拒絶すべきものである。
　
　よって、結論のとおり審決する。