【手続補正書】
【提出日】平成22年8月31日(2010.8.31)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
半導体装置であって、
シリサイド層、ジャーマナイド層またはシリサイド−ジャーマナイド層に隣接して結晶化され、堆積された半導体材料からなる隣接するｐ−ｉ−ｎダイオードと、
ダイオードを有する電気的に直列に配置され、８より大きい誘電率を有する誘電体を含む誘電性遮断アンチヒューズと、
を含む半導体装置。
【請求項２】
請求項１記載の半導体装置において、
誘電体は、ＨｆＯ2 、Ａｌ2 Ｏ3 、ＺｒＯ2 、ＴｉＯ2 、Ｌａ2 Ｏ3 、Ｔａ2 Ｏ5 、ＲｕＯ2 、ＺｒＳｉＯx 、ＡｌＳｉＯx 、ＨｆＳｉＯx 、ＨｆＡｌＯx 、ＨｆＳｉＯＮ、ＺｒＳｉＡｌＯx 、ＨｆＳｉＡｌＯx 、ＨｆＳｉＡｌＯＮおよびＺｒＳｉＡｌＯＮからなる群から選択される半導体装置。
【請求項３】
請求項１記載の半導体装置において、
半導体材料は、シリコン、ゲルマニウムおよび／またはシリコン−ゲルマニウム合金を含む半導体装置。
【請求項４】
第１のメモリレベルであって、
基板上に形成された複数の第１の実質的に平行で実質的に共平面の導電体と、
第１の導電体上に形成された複数の第２の実質的に平行で実質的に共平面の導電体と、
シリサイド層、シリサイド−ジャーマナイド層またはジャーマナイド層に隣接して結晶化された半導体材料を含む、複数の垂直に配向された隣接するｐ−ｉ−ｎダイオードと、
約８より大きな誘電率を有する誘電体からなる複数の誘電性遮断アンチヒューズと、
それぞれが、隣接するｐ−ｉ−ｎダイオードのうちの１つと、および誘電性遮断アンチヒューズのうちの１つとを含む複数のメモリセルと、を含み、
各隣接するｐ−ｉ−ｎダイオードは、第１の導電体のうちの１つと第２の導電体のうちの１つとの間に配置され、
各誘電性遮断アンチヒューズは、第１の導電体のうちの１つと隣接するｐ−ｉ−ｎダイオードのうちの１つとの間、または第２の導電体のうちの１つと隣接するｐ−ｉ−ｎダイオードのうちの１つとの間に配置される第１のメモリレベル。
【請求項５】
請求項４記載の第１のメモリレベルにおいて、
誘電体は、ＨｆＯ2 、Ａｌ2 Ｏ3 、ＺｒＯ2 、ＴｉＯ2 、Ｌａ2 Ｏ3 、Ｔａ2 Ｏ5 、ＲｕＯ2 、ＺｒＳｉＯx 、ＡｌＳｉＯx 、ＨｆＳｉＯx 、ＨｆＡｌＯx 、ＨｆＳｉＯＮ、ＺｒＳｉＡｌＯx 、ＨｆＳｉＡｌＯx 、ＨｆＳｉＡｌＯＮおよびＺｒＳｉＡｌＯＮからなる群から選択される第１のメモリレベル。
【請求項６】
請求項４記載の第１のメモリレベルにおいて、
半導体材料は、シリコン、ゲルマニウムおよび／またはシリコン−ゲルマニウム合金を含む第１のメモリレベル。
【請求項７】
基板上に形成されたモノリシックな３次元メモリアレイであって、
（ａ）基板上にモノリシックに形成され、（ｉ）第１の方向に延在する複数の第１の実質的に平行で実質的に共平面の導電体と、（ｉｉ）第１の方向と異なる第２の方向に延在し、第１の導電体上にある、複数の第２の実質的に平行で実質的に共平面の導電体と、（ｉｉｉ）それぞれが第１の導電体のうちの１つと第２の導電体のうちの１つとの間に垂直に配置され、シリサイド層、シリサイド−ジャーマナイド層またはジャーマナイド層に隣接して結晶化され、堆積された半導体材料からなる複数の垂直に配向された隣接するｐ−ｉ−ｎダイオードと、（ｉｖ）８より大きい誘電率を有する誘電体からなる複数の誘電性遮断アンチヒューズと、（ｖ）それぞれが、ダイオードのうちの１つと、直列に配置された誘電性遮断アンチヒューズのうちの１つと、を含む複数のメモリセルと、を含む第１のメモリレベルと、
（ｂ）第１のメモリレベル上にモノリシックに形成された第２のメモリレベルと、
を含むモノリシックな３次元メモリアレイ。
【請求項８】
請求項７記載のモノリシックな３次元メモリアレイにおいて、
誘電体は、ＨｆＯ2 、Ａｌ2 Ｏ3 、ＺｒＯ2 、ＴｉＯ2 、Ｌａ2 Ｏ3 、Ｔａ2 Ｏ5 、ＲｕＯ2 、ＺｒＳｉＯx 、ＡｌＳｉＯx 、ＨｆＳｉＯx 、ＨｆＡｌＯx 、ＨｆＳｉＯＮ、ＺｒＳｉＡｌＯx 、ＨｆＳｉＡｌＯx 、ＨｆＳｉＡｌＯＮおよびＺｒＳｉＡｌＯＮからなる群から選択されるモノリシックな３次元メモリアレイ。
【請求項９】
不揮発性メモリセルを形成し、プログラムする方法であって、
堆積された半導体材料を含む隣接するｐ−ｉ−ｎダイオードを形成するステップと、
堆積された半導体材料に接してシリサイド、シリサイド−ジャーマナイドまたはジャーマナイドの層を形成するステップと、
シリサイド、シリサイド−ジャーマナイドまたはジャーマナイドの層に接して、堆積された半導体材料を結晶化させるステップと、
８より大きい誘電率を有する誘電体の層を形成するステップと、
誘電体の層の一部を絶縁破壊にさらすステップと、を含み、
メモリセルは、隣接するｐ−ｉ−ｎダイオードおよび誘電体の層を含む方法。
【請求項１０】
請求項９記載の方法において、
誘電体は、ＨｆＯ2 、Ａｌ2 Ｏ3 、ＺｒＯ2 、ＴｉＯ2 、Ｌａ2 Ｏ3 、Ｔａ2 Ｏ5 、ＲｕＯ2 、ＺｒＳｉＯx 、ＡｌＳｉＯx 、ＨｆＳｉＯx 、ＨｆＡｌＯx 、ＨｆＳｉＯＮ、ＺｒＳｉＡｌＯx 、ＨｆＳｉＡｌＯx 、ＨｆＳｉＡｌＯＮおよびＺｒＳｉＡｌＯＮからなる群から選択される方法。
【請求項１１】
請求項９記載の方法において、
堆積された半導体材料は、シリコン、ゲルマニウムまたはシリコン−ゲルマニウム合金を含む方法。
【請求項１２】
基板上に第１のメモリレベルをモノリシックに形成する方法であって、
第１の方向に延在する、複数の第１の実質的に平行で実質的に共平面の導電体を基板上に形成するステップと、
第１の導電体上に複数の垂直に配向され、シリサイド層、シリサイド−ジャーマナイド層またはジャーマナイド層に接して結晶化された半導体材料を含む隣接するｐ−ｉ−ｎダイオードを形成するステップと、
それぞれが第１の導電体のうちの１つと第２の導電体のうちの１つとの間に垂直に配置される隣接するｐ−ｉ−ｎダイオード上にあり、第１の方向と異なる第２の方向に延在する、複数の第２の実質的に平行で実質的に共平面の導電体を形成するステップと、
それぞれが、隣接するｐ−ｉ−ｎダイオードのうちの１つと第１の導電体のうちの１つとの間、または隣接するｐ−ｉ−ｎダイオードのうちの１つと第２の導電体のうちの１つとの間に配置された、複数の誘電性遮断アンチヒューズを形成するステップと、を含み、
誘電性遮断アンチヒューズは、約８より大きな誘電率を有する誘電体を含む方法。
【請求項１３】
請求項１２記載の方法において、
誘電体は、ＨｆＯ2 、Ａｌ2 Ｏ3 、ＺｒＯ2 、ＴｉＯ2 、Ｌａ2 Ｏ3 、Ｔａ2 Ｏ5 、ＲｕＯ2 、ＺｒＳｉＯx 、ＡｌＳｉＯx 、ＨｆＳｉＯx 、ＨｆＡｌＯx 、ＨｆＳｉＯＮ、ＺｒＳｉＡｌＯx 、ＨｆＳｉＡｌＯx 、ＨｆＳｉＡｌＯＮおよびＺｒＳｉＡｌＯＮからなる群から選択される方法。
【請求項１４】
請求項１２記載の方法において、
半導体材料は、シリコン、ゲルマニウムおよび／またはシリコン−ゲルマニウム合金を含む方法。
【請求項１５】
モノリシックな３次元メモリアレイを基板上に形成する方法であって、
（ａ）基板上に、（ｉ）第１の方向に延在する複数の第１の実質的に平行で実質的に共平面の導電体を形成するステップと、（ｉｉ）第１の方向と異なる第２の方向に延在し、第１の導電体上にある複数の第２の実質的に平行で実質的に共平面の導電体を形成するステップと、（ｉｉｉ）シリサイド層、シリサイド−ジャーマナイド層またはジャーマナイド層に接して結晶化され、堆積された半導体材料からなり、それぞれが第１の導電体のうちの１つと第２の導電体のうちの１つとの間に垂直に配置された、複数の垂直に配向された隣接するｐ−ｉ−ｎダイオードを形成するステップと、（ｉｖ）８より大きい誘電率を有する誘電体からなる複数の誘電性遮断アンチヒューズを形成するステップと、（ｖ）それぞれがダイオードのうちの１つと直列に配置された誘電性遮断アンチヒューズのうちの１つを含む、複数のメモリセルを形成するステップと、を含む方法により形成される第１のメモリレベルをモノリシックに形成するステップと、
（ｂ）第１のメモリレベル上に第２のメモリレベルをモノリシックに形成するステップと、
を含む方法。
【請求項１６】
請求項１５記載の方法において、
誘電体は、ＨｆＯ2 、Ａｌ2 Ｏ3 、ＺｒＯ2 、ＴｉＯ2 、Ｌａ2 Ｏ3 、Ｔａ2 Ｏ5 、ＲｕＯ2 、ＺｒＳｉＯx 、ＡｌＳｉＯx 、ＨｆＳｉＯx 、ＨｆＡｌＯx 、ＨｆＳｉＯＮ、ＺｒＳｉＡｌＯx 、ＨｆＳｉＡｌＯx 、ＨｆＳｉＡｌＯＮおよびＺｒＳｉＡｌＯＮからなる群から選択される方法。