【事件の表示】
　平成　４年特許願第　１９８１５号「処理システム」拒絶査定不服審判事件〔平成　４年１１月２４日出願公開、特開平　４−３３６６４０〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
（手続の経緯、本件発明）
　本願は、平成４年２月５日（パリ条約による優先権主張１９９１年２月６日、米国）の出願であって、その請求項１乃至１７に係るそれぞれの発明は、平成１１年１月１８日付け、平成１７年６月７日付けの各手続補正書により補正された明細書及び図面の記載からみて、その特許請求の範囲に記載されたとおりのものであるところ、その請求項１に係る発明（以下、本件発明という。）は、次のとおりのものである。
「複数の記憶位置にアクセスするプロセッサを含む処理システムにおいて使用されるメモリにおいて、
　アクセスされるアドレスを受信する入力アドレスバスと、
　前記アクセスのためのデータを転送する双方向のデータバスと、
　前記アクセスが読出しアクセスなのかまたは書き込みアクセスなのかを示すリード／ライト入力信号を受信する制御バスと、
　前記アドレスバスおよび前記双方向のデータバスに結合される複数のメモリバンクであって、前記複数のメモリバンクのそれぞれは、読出しアクセスのとき前記双方向データバスにデータを出力し、書き込みアクセスのときに前記双方向データバスからデータが入力されるメモリバンクと、
　前記複数のメモリバンクおよび前記制御バスに結合され、前記リード／ライト入力信号に応答して、読出しアクセスまたは書き込みアクセスを開始するメモリ制御装置であって、
　前記複数のメモリバンクに対する第１の逐次アクセスのための第１のアドレスを受信するとともに、前記第１の逐次アクセスが完了する前に前記複数のメモリバンクに対する第２の逐次アクセスのための第２のアドレスを受信するように構成されており、前記第１および第２の逐次アクセスはいずれも読出しアクセスであるか、またはいずれも書き込みアクセスである、メモリ制御装置とを有するメモリ。」
（刊行物記載の発明）
　これに対し、当審において通知した拒絶の理由に引用された特開昭６３−４０９５４号公報（以下、刊行物１という。）には、記憶装置に関する発明が記載されており、次のように説明されている。
「第１図は本発明の一実施例を示すブロック図である。図において、本発明の一実施例は図示せぬ処理装置とのインタフェ−ス部１とメモリユニット２〜５とにより構成されている。
　インタフェ−ス部１において、アドレスレジスタ１０は信号線１１１から送出されてくるアドレスをセットし、信号線１００、１０１から送出する。リクエストレジスタ１１は信号線１１２からのリクエスト信号をセットし、倍アクセスモ−ドレジスタ１２は信号線１１４からの書込み要求信号（本ビットが値「１」のときに書込み動作を行う。）をセットする。
　書込みデ−タレジスタ１４は信号線１１５から送出されてくる書込みデ−タをセットし、信号線１０５から各メモリモジュールに対して送出する。読出しデ−タレジスタ１５は信号線２１５、３１５、４１５、５１５から送出されてくる各メモリモジュールから読出されたデ−タをセットし、信号線１１６から処理装置に対して送出する。
　デコ−ダ１６は信号線１０１からのアドレス下２ビットと信号線１０２からのリクエスト信号とにより各メモリユニット２〜５に対するリクエスト信号を作り、信号線１０６〜１０９から夫々メモリユニット２〜５に送出する。
　一方、メモリユニット２において、書込みデ−タレジスタ２２は信号線１０５から送出されたレジスタ１４の内容をセットする。倍アクセスモ−ドレジスタ２０は信号線１０３から送出されてくるレジスタ１２の内容をセットし、レジスタ２０の出力は信号線２００により論理積回路２９−０に送出される。論理積回路２９−０では信号線５１０より送出されてくるメモリユニット５のリクエストレジスタ５７−１の出力（レジスタ５７−１はメモリユニット５のリクエスト信号がセットされる）とレジスタ２０の値との論理積をとって信号線２０３から倍アクセスリクエスト信号として送出する。
　セレクタ２３−０には信号線１００によりアドレスレジスタ１０の下２ビットを除いた内容と、また信号線５０７によりメモリユニット５のアドレスレジスタ５５の内容とが入力されており、信号線２０３からの値が「０」のときには信号線１００を、信号線２０３からの値が「１」のときには信号線５０７を夫々選択して信号線２０４からアドレスレジスタ２５に送出する。アドレスレジスタ２５は信号線２０４からのセレクタ２３−０の出力をセットし、この出力の下２ビットが信号線２０８によりバンクコントロ−ル回路２６へ送出され、セレクタ２３−０からの出力が信号線２０７によりバンク２４−０〜２４−３およびメモリユニット３に送出される。
　セレクタ２３−１には信号線１０４により書込み要求レジスタ１３の内容が入力され、また、信号線５０５によりメモリユニット５の書込み要求レジスタ５１の内容が入力されている。セレクタ２３−１は信号線２０３からの値が「０」のときには信号線１０４を、値が「１」のときは信号線５０５を選択し、信号線２０１により書込み要求レジスタ２１に送出する。書込み要求レジスタ２１はセレクタ２３−１の出力をセットし、信号線２０５によりバンクコントロ−ル回路２６およびメモリユニット３のセレクタ３３−１に対して書込み要求信号を送出する。
　倍アクセスリクエストレジスタ２７−０はメモリユニット２に対するリクエストが倍アクセスリクエストであることを示すレジスタであり、論理積回路２９−０出力を信号線２０３により入力し、論理和回路２９−１に対して信号線２１６により出力する。リクエストレジスタ２７−１はメモリユニット２に対するデコ−ダ１６からのリクエストを示すレジスタであり、信号線１０６によりデコ−ダ１６から入力され、信号線２１０により論理和回路２９−１およびメモリユニット３の論理積回路３９−０に対して出力する。
　論理和回路２９−１は倍アクセスリクエストレジスタ２７−０とリクエストレジスタ２７−１との論理和をとり、信号線２０６によりバンクコントロ−ル回路２６に出力する。バンクコントロ−ル回路２６では信号線２０８から送出されるアドレスレジスタ２５の下２ビット（バンクアドレスを示す）と、信号線２０５から送出されてくる書込み要求信号と、信号線２０６から送出されてくるリクエスト信号とからバンク２４−０〜２４−３に対する制御信号を生成し、夫々のバンク２４−０〜２４−３に信号線２０９−０〜２０９−３から送出する。
　バンク２４−０〜２４−３は夫々独立に動作可能なメモリバンクであり、信号線２０２により共通の書込みデ−タが書込みデ−タレジスタ２２から供給されている。また、信号線２０７によつてアドレスレジスタ２５から共通のバンク内アドレスが供給されている。
　バンクコントロ−ル回路２６では、たとえばレジスタ２５の下２ビツトの値が「００」のとき、リクエストレジスタ２７−１の値が「１」で、書込み要求レジスタ２１の値が「０」であれば信号線２０９−０によりバンク２４−０に対して読出し要求を送出する。
　アドレスレジスタ２５の下２ビットの値が「１０」のとき、リクエストレジスタ２７−１の値が「１」で、書込み要求レジスタ２１の値が「１」であれば信号線２０９−２により書込み要求信号がバンク２４−２に送出される。他のバンク２４−１、２４−３についても同様に信号線２０９−１、２０９−３により要求信号が送出される。
　バンク２４−０〜２４−３からの読出しデ−タは、信号線２１１〜２１４により論理和回路２８に夫々出力されて論理和がとられ、メモリユニット２からの読出しデ−タとして信号線２１５から論理和回路１７に送出される。」（第２頁右上欄第１６行〜第３頁左下欄第２０行）、
「各メモリユニット２〜５の読出しデ−タの出力は信号線２１５、３１５、４１５、５１５により論理和回路１７に送出され、信号線１１０により読出しデ−タレジスタ１５に送出される。各バンクからは読出しのタイミング以外では読出しデ−タとして値「０」が出力されているので、各読出しデ−タの論理和をとることにより必要な読出しデ−タが得られる。各メモリユニット２〜５内のバンクに対するアドレスは、メモリユニット２〜５の方向に番地づけされており、バンク２４〜０、３４−０、４４−０、５４−０、２４−１、３４−１、・・・の順にアドレスが１づつ増加している。」（第４頁右上欄第１７行〜左下欄第８行）、
「次に、第５図は第４図と同じアクセスを倍アクセスを用いて処理した場合のタイミングチャートである。倍アクセスとはあるリクエストが倍アクセスモ−ドで１回受けつけられると、このリクエストに対する処理にひき続き、次のアドレスに対してこのリクエストと同じ処理を行うことである。すなわち、１回のリクエストで２回の処理（読出し２回または書込み２回）が行われる。
　まず、タイミング１でインタフェース部１にＲ０番地に対する読出しのリクエストが倍アクセスで受付けられると、Ｒ０番地にひき続いてＲｏ＋１番地（Ｒ１番地とする）の読出しの処理が行われる。Ｒ０番地はアドレスの下２ビツトが値「００」であるから信号線１０６からの値が「１」となり、リクエストはメモリユニット２に対して送出される。
　また、タイミング１では倍アクセスモ−ドレジスタ２０は値「０」であるとする。このとき、セレクタ２３−０およびセレクタ２３−１へ信号線２０３により入力される選択信号は値「０」である。よって、タイミング２ではアドレスレジスタ２５にアドレスレジスタ１０の値がセットされ、書込み要求レジスタ２１には書込み要求レジスタ１３の値「０」（読出しのリクエストなのでタイミング１でレジスタ１３は値「０」である）がセットされる。さらに、リクエストレジスタ２７−１にはデコ−ダ１６からの値「１」がセットされる。この出力は論理和回路２９−１を通ってバンクコントロ−ル回路２６に送出される。バンクコントロ−ル回路２６は信号線２０８と信号線２０５との出力から＃０バンク２４−０の読出しであることを知り、信号線２０９−０からバンク２４−０に対してＲ０番地の読出しを開始する。
　タイミング２ではメモリユニット３の倍アクセスモ−ドレジスタ３０にも値「１」がセットされる。
　タイミング３ではインタフェ−ス部１にＲ２番地の読出しが受付けられる。タイミング２において、リクエストレジスタ２７−１の値および倍アクセスモ−ドレジスタ３０の値が「１」であつたので信号線３０３からの値が「１」となり、アドレスレジスタ３５にはメモリユニット２のアドレスレジスタ２５の内容（Ｒ０）がセットされる。書込み要求レジスタ３１にはメモリユニット２の書込み要求レジスタ２１の内容（値「０」：読出し）がセットされる。またリクエストレジスタ３７−０には値「１」がセットされるが、リクエストレジスタ３７−１にはセットされない。
　前述のようにアドレスはメモリユニット２〜５の方向に番地づけられているので、メモリユニット２〜５全体としてはＲ０番地の次の番地であるＲ１番地の読出しをタイミング２で受けつけた時と同じ動作が行われる。すなわち、タイミング１でＲ０番地からの倍アクセスを受けつけたことにより、Ｒ０番地と次の番地であるＲ１番地を連続して読出している。
　このようにして、以後タイミング３、５、７、・・・でそれぞれ偶数バンク側（メモリユニット２、４）の番地に対し倍アクセスの読出しを行うことにより読出しデ−タレジスタ１５にはタイミング７以降１マシンサイクル毎にＲ０番地から連続した番地の読出しデ−タがセットされる。
　書込みは通常のときと同様にタイミング４まで処理装置で待たされ、タイミング４以降２マシンサイクル毎に１回づつ倍アクセスモ−ドの書込みリクエストがインタフエ−ス部１に送出される。ただし、書込みデ−タはタイミング４以降、連続する番地Ｗ０、Ｗｌ、Ｗ２、・・・に対応する書込みデ−タが１マシンサイクル毎に送出される。動作は基本的には倍アクセスモ−ドの読出しと同様であり、タイミング６以降１マシンサイクル毎に書込みが行われることとなる。」（第５頁左上欄第１９行〜第６頁左上欄第１０行）
　また、第５図を参酌すると、Ｒ０による逐次アクセスが完了する前にＲ２のアドレスがアドレスレジスタ１０にセットされている。
（対比）
　本件発明と上記刊行物１記載の発明とを対比すると、
(a)上記刊行物１記載の発明の記憶装置は、処理装置に対するインタフェース部と複数のメモリユニットから構成されており、本件発明が、複数の記憶位置にアクセスするプロセッサを含む処理システムにおいて使用されるメモリであるとする点と実質的な差異はない。
(b)上記刊行物１記載の発明は、アドレス用の信号線１００とデータ用の信号線１０５、１１０を備えており、本件発明が、アクセスされるアドレスを受信する入力アドレスバスと、アクセスのためのデータを転送するデータバスとを有するとする点と実質的な差異はない。
(c)上記刊行物１記載の発明は、アクセスが読出しアクセスなのかまたは書込みアクセスなのかを示す書込み要求信号用の信号線１０４を備えており、本件発明が、アクセスが読出しアクセスなのかまたは書き込みアクセスなのかを示すリード／ライト入力信号を受信する制御バスを有するとする点と実質的な差異はない。
(d)上記刊行物１記載の発明は、アドレス用の信号線１００及びデータ用の信号線１０５、１１０に結合される複数のメモリユニットを備え、読出しアクセスのときはデータ用の信号線１１０にデータを出力し、書込みアクセスのときにはデータ用の信号線１０５からデータが入力されるようになっており、本件発明が、アドレスバスおよびデータバスに結合される複数のメモリバンクであって、複数のメモリバンクのそれぞれは、読出しアクセスのときデータバスにデータを出力し、書き込みアクセスのときにデータバスからデータが入力されるメモリバンクを備えるとする点と実質的な差異はない。
(e)上記刊行物１記載の発明においては、各種レジスタやセレクタ等の制御回路が複数のメモリユニット及び書込み要求信号用の信号線１０４に結合され、書込み要求信号用の信号線１０４からの書込み要求信号に応答して読出しアクセスまたは書込みアクセスを介しするようにしており、本件発明のメモリ制御装置が、複数のメモリバンクおよび制御バスに結合され、リード／ライト入力信号に応答して、読出しアクセスまたは書き込みアクセスを開始するとする点と実質的な差異はない。
(f)上記刊行物１記載の発明において、各種レジスタやセレクタ等の制御回路は、倍アクセスモードの読出しアクセスに関し、例えば第５図を参酌すると、メモリユニット２に対するアクセスのためのアドレスＲ０を受信するとともに、メモリユニット２、３に対するアドレスＲ０、Ｒ１による逐次アクセスが完了する前にメモリユニット４に対する逐次アクセスのためのアドレスＲ２を受信するようにし、また、書込みアクセスに関しても、上記読出しアクセスと同様な動作により書込みアクセスを行うように制御しており、本件発明のメモリ制御装置が、複数のメモリバンクに対する第１の逐次アクセスのための第１のアドレスを受信するとともに、第１の逐次アクセスが完了する前に複数のメモリバンクに対する第２の逐次アクセスのための第２のアドレスを受信するように構成されており、第１および第２の逐次アクセスはいずれも読出しアクセスであるか、またはいずれも書き込みアクセスである、とする点と実質的な差異ない。
　したがって、本件発明と上記刊行物１記載の発明とは、次の点で相違し、その余では一致する。
　本件発明のデータバスが双方向のものであるとしているのに対し、上記刊行物１記載の発明のデータバスは、書込みデータ用と読出しデータ用のものからなるとしている点
（相違点についての検討）
　しかるに、書込みデータ用と読出しデータ用とを共通にした双方向のデータバスといったものは、本件出願前普通に知られており、上記刊行物１記載の発明のバスをそのような双方向のデータバスとし、（双方向のデータバスにすると、同時に、読出しデータと書き込みデータをバスに乗せられないので）書込み要求信号により読出しモードあるいは書込みモードにセットして、倍アクセスモードで動作させるとすることは、当業者が容易になし得ることにすぎない。
　また、双方向のデータバスを備えた記憶装置に上記刊行物１記載の発明を適用して、倍アクセスモードでの読出し、あるいは書込みを行うようにするといったことも、当業者が容易になし得ることにすぎない。
（まとめ）
  したがって、本件発明は、上記刊行物１記載の発明に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　
　よって、結論のとおり審決する。