【事件の表示】
　特願２０１５−２０３７５９「半導体装置、電子装置、及び半導体装置の製造方法」拒絶査定不服審判事件〔平成２８年　１月２８日出願公開、特開２０１６−　１５５２１、請求項の数（７）〕について、次のとおり審決する。
【結　論】
　原査定を取り消す。
　本願の発明は、特許すべきものとする。
【理　由】
第１　手続の経緯　
　本願は，平成２３年６月６日（国内優先権主張　平成２２年８月６日，以下，「本願優先日」という。）の出願である特願２０１１−１２６５４３号（以下，「原出願」という。）の一部を，平成２６年１２月２４日に新たな出願である特願２０１４−２６００４０号とし，さらにその一部を平成２７年１０月１５日に新たな出願としたものであって，その手続の経緯は以下のとおりである。
平成２８年１１月２９日付け　拒絶理由通知
平成２９年　１月２５日　　　意見書・手続補正
平成２９年　６月２９日付け　拒絶査定（以下，「原査定」という。）
平成２９年１０月　２日　　　審判請求・手続補正
平成２９年１２月１５日　　　上申書
平成３０年　７月２６日付け　拒絶理由通知
平成３０年　９月２７日　　　意見書・手続補正
平成３０年１０月１９日付け　拒絶理由通知（以下，「最後拒絶理由」という。）
平成３０年１１月　１日　　　意見書・手続補正（以下，「１次補正」という。）
平成３０年１２月２５日　　　意見書・手続補正（以下，「２次補正」という。）
　
第２　原査定の概要
　原査定の理由の概要は以下のとおりである。
１　本願の請求項１−３に係る発明は，本願優先日前に日本国内又は外国において，頒布された下記引用文献１−４に記載された発明又は電気通信回線を通じて公衆に利用可能となった発明に基いて，本願優先日前にその発明の属する技術の分野における通常の知識を有する者（以下，「当業者」という。）が容易に発明をすることができたものであるから，特許法第２９条第２項の規定により特許を受けることができない。（以下，「原査定理由１」という。）
　　　　　　　　　　　　　＜引用文献等一覧＞
引用文献１　国際公開第２００９／１１３３７２号
引用文献２　特開２００８−１５９７５８号公報
引用文献３　特表２００９−５０８３２４号公報
引用文献４　特開２００９−２１９２９４号公報
２　本願は，特許請求の範囲の記載が下記の点で，特許法第３６条第６項第１号に規定する要件を満たしていない。（以下，「原査定理由２」という。）
　　　　　　　　　　　　　　　　記
　本願の請求項１には，「第１インダクタ」と「第２インダクタ」の位置関係が充分に特定されておらず，「第１インダクタ」と「第２インダクタ」とが通信を行わないような構造も含まれ得るが，本願の発明はそのような互いに通信を行う「第１インダクタ」と「第２インダクタ」とに関するものである。
　また，本願のインダクタは，半導体チップの多層配線層を用いて，巻軸方向が配線基板と水平方向を向いているインダクタ同士が対向しているようなインダクタを用いて通信を行っており，その他のインダクタ構造を対向させることは記載されていない。
　
第３　最後拒絶理由の概要
　最後拒絶理由の概要は以下のとおりである。
　本願の請求項１，２，４−９に係る発明は，本願優先日前に日本国内又は外国において，頒布された下記引用文献１，２及びＡに記載された発明又は電気通信回線を通じて公衆に利用可能となった発明に基いて，本願優先日前に当業者が容易に発明をすることができたものであるから，特許法第２９条第２項の規定により特許を受けることができない。
　　　　　　　　　　　　　＜引用文献等一覧＞ 
引用文献１　国際公開第２００９／１１３３７２号 
引用文献２　特開２００８−１５９７５８号公報 
引用文献Ａ　特開２００３−１５２１３２号公報 
　
第４　本願発明
　１次補正は請求項の削除を目的とするものであり，２次補正は誤記の訂正を目的とするものであって，それぞれ適法なものと認められるから，本願の請求項１ないし７に係る発明（以下，それぞれ「本願発明１」ないし「本願発明７」という。）は，２次補正で補正された特許請求の範囲の請求項１ないし７に記載された事項により特定される次のとおりのものと認められる。
「【請求項１】
　表面，前記表面とは反対側の裏面，第１辺，前記第１辺とは反対側の第２辺，前記第１および第２辺と交差する第３辺，前記第１および第２辺と交差し，且つ前記第３辺とは反対側の第４辺，前記表面上に配置された複数の電極パッド，および前記裏面上に配置された複数のハンダボールを有する配線基板と，
　第１主面，前記第１主面上の第１チップ辺，前記第１チップ辺とは反対側の第２チップ辺，前記第１主面上に配置され，前記第２チップ辺に沿って配置された第１インダクタを有し，前記配線基板の前記表面上に，前記第１チップ辺が前記配線基板の前記第１辺と対向し，且つ前記配線基板の前記第２辺よりも前記第１辺の近く配置されるように搭載された第１半導体チップと，
　第２主面，前記第２主面上の第３チップ辺，前記第３チップ辺とは反対側の第４チップ辺，前記第２主面上に形成され，前記第４チップ辺に沿って配置された第２インダクタを有し，平面視において前記第１半導体チップの前記第２チップ辺と前記第４チップ辺が対向するように前記第１半導体チップと並んで，前記配線基板の前記表面上に搭載された第２半導体チップと，
　前記第１半導体チップの前記第１主面および前記第２半導体チップの前記第２主面のそれぞれと，前記配線基板の前記複数の電極パッドとを接続する複数のボンディングワイヤと，
　前記配線基板の前記表面，前記第１および第２半導体チップ，および前記複数のボンディングワイヤを樹脂で封止した封止体と，
を備え，
　前記配線基板の前記複数の電極パッドは，平面視において前記配線基板の前記第１辺と前記第１半導体チップの前記第１チップ辺の間に配置された複数の第１電極パッド，および前記配線基板の第２辺と前記第２半導体チップの前記第３チップ辺の間に配置された複数の第２電極パッド，を含み，
　前記配線基板の前記裏面は，前記第２辺よりも前記第１辺の近くに位置し，且つ前記第１辺，第３辺および第４辺に接する第１領域，前記第１辺よりも前記第２辺の近くに位置し，且つ前記第２辺，第３辺および第４辺に接する第２領域，前記第１領域と前記第２領域に挟まれた間に位置し，且つ前記第１領域，前記第２領域，前記第３辺，および前記第４辺に接する第３領域を有し，
　前記複数のハンダボールは，格子状に配置され，且つ前記配線基板の前記第１領域に配置された複数の第１ハンダボール，および前記配線基板の前記第２領域に配置された複数の第２ハンダボール，
を含み，
　前記複数の第１ハンダボールは，前記配線基板の前記第２辺の最も近くに配置された第１ボール電極を含み，
　前記複数の第２ハンダボールは，前記配線基板の前記第１辺の最も近くに配置された第２ボール電極を含み，
　前記複数のボンディングワイヤは，複数の第１ワイヤおよび複数の第２ワイヤを含み，
　前記配線基板の前記複数の第１電極パッドと前記第１半導体チップの前記第１主面とは，前記複数の第１ワイヤを介して接続されており，
　前記配線基板の前記複数の第２電極パッドと前記第２半導体チップの前記第２主面とは，前記複数の第２ワイヤを介して接続されており，
　前記第１半導体チップと電気的に接続されている前記複数の第１ハンダボールと前記第２半導体チップと電気的に接続されている前記複数の第２ハンダボールとは互いに離れており，
　前記第１半導体チップと前記第２半導体チップは，分離されており，
　平面視において，前記配線基板の前記第３領域には，ハンダボールが配置されておらず，且つ前記第１半導体チップの前記第２チップ辺および前記第２半導体チップの前記第４チップ辺で挟まれた領域を内包しており，前記第１ボール電極と前記第２ボール電極との間隔は，前記配線基板の前記第１辺と直交する第１方向において前記第１半導体チップの前記第２チップ辺と前記第２半導体チップの前記第４チップ辺との間隔よりも大きく，
　前記第１インダクタと前記第２インダクタは，電気的に絶縁されており，
　前記第１半導体チップと前記第２半導体チップは，電気的に絶縁されており，前記第１ボール電極と前記第２ボール電極は，電気的に絶縁されており，
　前記第１半導体チップに印加される電圧と前記第２半導体チップに印加される電圧は，１００Ｖ以上異なる半導体装置。
　【請求項２】
　請求項１に記載の半導体装置において，
　前記第１半導体チップは，更に前記第１主面上に送信用の第１回路を有しており，
　前記第２半導体チップは，更に前記第２主面上に受信用の第２回路を有しており，
　前記第１回路は，前記第１インダクタと接続されており，
　前記第２回路は，前記第２インダクタに接続されており，
　前記第１回路と前記第２回路は電気的に絶縁されている半導体装置。
　【請求項３】
　請求項１に記載の半導体装置において
　前記複数の第１および第２ハンダボールは，平面視において前記第１方向に２列以上のハンダボールが配列され，且つ前記第１方向とは垂直な第２方向に沿って配置されたハンダボールの数が，前記第１方向に沿って配置されたハンダボールの数よりも多い，半導体装置。
　【請求項４】
　請求項１に記載の半導体装置において，
　平面視において前記第１ボール電極は複数のハンダボールが前記配線基板の前記第１辺に平行に配列された第１ハンダボール群であり，
　平面視において前記第２ボール電極は複数のハンダボールが前記配線基板の前記第２辺に平行に配列された第２ハンダボール群であり，
　平面視において前記第１ハンダボール群と前記第２ハンダボール群の距離は，前記第１方向において前記第１半導体チップの前記第２チップ辺と前記第２半導体チップの前記第４チップ辺の距離よりも大きい半導体装置。
　【請求項５】
　請求項１に記載の半導体装置において，
　前記配線基板の前記複数の第１ハンダボールの配置の規則性は，平面視において前記配線基板の前記複数の第２ハンダボールの配置の規則性と，実質的に同じである半導体装置。
　【請求項６】
　請求項１に記載の半導体装置において，
　前記第１半導体チップの前記第１インダクタの巻き数と巻方向は，実質的に前記第２半導体チップの前記第２インダクタの巻き数と巻方向と同一である半導体装置。
　【請求項７】
　請求項１に記載の半導体装置において，
　前記封止体は，上面を有しており，
　前記第１半導体チップの前記第１主面および前記第２半導体チップの前記第２主面はそれぞれ，前記上面と対向しており，
　前記配線基板の膜厚方向において，前記上面から前記第１インダクタの巻き軸までの距離は，前記上面から前記第２インダクタの巻き軸までの距離と実質的に等しい半導体装置。」
　
第５　引用文献及び引用発明
１　引用文献１について
（１）引用文献１
　最後拒絶理由に引用された引用文献１には，図面とともに次の事項が記載されている。（下線は当審で付加した。以下同じ。）
　ア　「技術分野
[0001]　本発明は，信号を伝送するための半導体装置に関する。
[0002]　近年，複数のチップを1つのパッケージ内部に集積するマルチチップモジュール技術が用いられるようになっている。これらのマルチチップモジュール内部のチップ間信号伝送には，ワイヤボンディングなどを用い直接物理的に接続し信号伝送を行う方法に加え，チップ同士が近傍に集積されること利用し，容量やコイルを用いた非接触で信号伝送を行う方法が用いられるようになっている。
[0003]　中でも，積層された半導体集積回路であるＬＳＩチップ間でのコイルを用いた非接触信号伝送の手段が提案されている（例えば，特許公開２００５−２０３６５７号公報および特許公開２００６−１０５６３０号公報参照。）。これらの技術はシリコン基板上に形成された送信コイルにデータを重畳した電流を流し，電磁結合現象により受信側に誘起された電力を検出することで非接触な信号伝送を実施している。特に，これらの手法によるとＬＳＩチップの表面に対してコイル面が略平行なコイルを１個以上ＬＳＩ内部に配置し，複数の積層された別のチップ同士でチップ表面に対して略垂直な方向の非接触信号伝送を実施している。
[0004]　しかしながら，上述した技術においては，以下の２つの問題点がある。
[0005]　第１の問題点は，コイルを用いチップ表面に対して略平行な方向に信号伝送を実施する場合，チップ表面に対してコイル面を略平行に配置したコイルでは通信に必要なコイルの面積が大きくなってしまうという点である。このことは，コイルの発生する磁束の向きはコイル面に対して略垂直であることから，チップ表面に対してコイル面を略平行にコイルを配置する構成では，発生する磁束の向きが通信方向と直交してしまう。そのため，発生した磁束を有効に利用できないことに起因する。
[0006]　第２の問題点は，信号伝送用のコイルが，他の用途でチップ内部に配置されているコイルに影響し，チップ全体の性能を劣化させてしまうおそれがあるという点である。通常，チップ内部には様々な回路が集積される。
例えば，発信回路やＲＦ通信のためのアンテナ回路などは，細かくパラメータが調整された高精度なコイルを回路の一部に利用している。
発明の開示
[0007]　本発明の目的は，上述した課題を解決する半導体装置を提供することである。」
　イ　「[0040]（中略）
（第６の実施の形態）　図１１ａ，図１１ｂおよび図１１ｃは，本発明の第６の実施の形態を示す図である。
[0041]　本形態は
図１１ａ
に示すように，接続基板７５上の複数のＬＳＩチップ７１からなるマルチチップモジュール７６
マルチチップモジュール７６を構成するＬＳＩチップ７１内部に信号伝送用コイル７２を配置した。
[0042]　
図１１ａは，マルチチップモジュール７６内部でＬＳＩチップ７１同士が隣接配置された形態
[0043]　いずれの形態においても
信号伝送用コイル７２同士は電磁結合現象を利用し信号伝送を行う。
　ウ　図１１ａには，
２つのＬＳＩチップ７１内部にそれぞれ信号伝送用コイル７２を配置し，それぞれの信号伝送用コイル７２が隣接する側面に沿って配置されること
（２）引用発明
　前記（１）より，引用文献１には次の発明（以下，「引用発明」という。）が記載されていると認められる。
「接続基板上の２つのＬＳＩチップからなるマルチチップモジュールであって，マルチチップモジュール内部で２つのＬＳＩチップ同士が隣接配置され，２つのＬＳＩチップ内部にそれぞれ信号伝送用コイルを配置し，それぞれの信号伝送用コイルが隣接する側面に沿って配置されること。」
２　引用文献２について
　最後拒絶理由に引用された引用文献２には，図面とともに次の事項が記載されている。
「【発明を実施するための最良の形態】
【００１０】
　実施の形態１
　以下，図面を参照して本発明の実施の形態について説明する。なお，以下の説明において例えばパッドやボンディングワイヤ等の複数あるものについては，図面を簡略化するために全てのものに符号を付すことを省略するが，同じ領域にある同じ形状のものは符号を付したものと同じものである。図１に本実施の形態にかかる半導体装置の平面図を示す。本実施の形態にかかる半導体装置は，
ＣＰＵを含むシステムが１つのパッケージ内に納められたシステムインパッケージ（以下，単にＳｉＰと称す）である。図１に示すように，本実施の形態にかかるＳｉＰ１は，モジュール基板１０，第１のチップ（例えば，ＡＳＳＰ（Application Specific Standard Product））２０，第２のチップ（例えば，Ｇ／Ａ（Gate Array））３０Ｓを有している。
【００１１】
　
モジュール基板１０は，周辺部にモジュール側パッド１１ａ，１２ａ，１２ｂを有している。そして，モジュール側パッド１１ａ，１２ａ，１２ｂに囲まれる領域にＡＳＳＰ２０とＧ／Ａ３０Ｓが隣り合って配置される。モジュール側パッド１１ａは，モジュール基板１０の周辺部のうちＡＳＳＰ２０が配置される領域の３辺を囲む共通パッド配置領域１１に複数形成される。モジュール側パッド１２ａ，１２ｂは，モジュール基板１０の周辺部のうちＧ／Ａ３０Ｓが配置される領域の３辺を囲む個別パッド配置領域１２に複数形成される。
モジュール側パッド１１ａ，１２ａ，１２ｂは，モジュール基板１０の裏面に形成されるパッケージ端子と電気的に接続される。
【００１２】
　ＡＳＳＰ２０は，複数のユーザーが使用する共通機能を集積した半導体装置であって，複数のＳｉＰにおいて共通して用いられる。ＡＳＳＰ２０は，例えばＣＰＵ，ＲＯＭ，ＲＡＭに加えて，ＰＣＩコントローラやＵＳＢコントローラ，ＤＡＣなどのＣＰＵの周辺機能を実現する回路を有している。ＡＳＳＰ２０は，周辺部にチップ側パッド２１ａ及び第１のモジュール内接続端子２２ａを有している。
【００１３】
　チップ側パッド２１ａは，Ｇ／Ａ３０Ｓと対向しない３辺に沿って定義される外部インタフェース配置領域２１に形成される。第１のモジュール内接続端子２２ａは，Ｇ／Ａ３０Ｓと対向する第１の辺に沿って定義される内部インタフェース配置領域２２に形成される。
チップ側パッド２１ａは，モジュール側パッド１１ａとボンディングワイヤ１３で接続され，モジュール基板１０の外部と電気的に接続される。
【００１４】
　Ｇ／Ａ３０Ｓは，ユーザー毎に異なる個別機能を実現する回路であって，ＳｉＰ１の供給先となるユーザー毎に回路構成とチップサイズとが異なる。チップサイズに関しての詳細は後述するが，本実施の形態では，異なるチップサイズのＧ／Ａは，Ｇ／ＡにおいてＡＳＳＰ２０と対向する第２の辺と直交する第３の辺の方向の長さ（以下単に横幅と称す）を変更することで実現される。また，本実施の形態では，第２のチップとして配線層のみの設計によって所望の機能を実現するゲートアレイを用いた。しかし，この第２のチップは，トランジスタまでが完成した半完成状態のチップであって，配線部分を個別に形成することが可能な半導体装置であれば良い。第２のチップとしては，例えば複数の論理ゲートに加え少数の機能ブロックまでが完成しておりそれらの組み合わせを配線層で変更するエンベデッドアレイやブロック内配線が完成した機能ブロックを有し，この機能ブロック間の配線を変更して所望の機能を得るスタンダードセルなどが使用可能である。
【００１５】
　Ｇ／Ａ３０Ｓは，周辺部にチップ側パッド３１ａ及び第２のモジュール内接続端子３２ａを有している。チップ側パッド３１ａは，ＡＳＳＰ２０と対向しない３辺に沿って定義される外部インタフェース配置領域３１に形成される。第２のモジュール内接続端子３２ａは，ＡＳＳＰ２０と対向する第２の辺に沿って定義される内部インタフェース配置領域３２に形成される。
チップ側パッド３１ａは，モジュール側パッド１２ａとボンディングワイヤ１３で接続され，モジュール基板の外部と電気的に接続される。
【００１６】
　次に，
モジュール基板１０の裏面に配置されるモジュール端子
【００１７】
　
共通仕様端子配置領域１４には，第１のモジュール端子１４ａが配置される。
この第１のモジュール端子１４ａは，表面側に形成されるモジュール側パッド１１ａとモジュール基板内に形成される配線で接続される。
【００１８】
　
個別仕様端子配置領域１５には，第２のモジュール端子１５ａが配置される。
この第２のモジュール端子１５ａは，表面側に形成されるモジュール側パッド１２ａ，１２ｂとモジュール基板内に形成される配線で接続される。
【００１９】
　自由端子配置領域１６には，第３のモジュール端子１６ａが配置される。第３のモジュール端子１６ａは，例えばＡＳＳＰ２０とＧ／Ａ３０Ｓとの放熱用端子として使用可能である。この場合，第３のモジュール端子１６ａは，それぞれモジュール基板内に形成される配線を介して，ＡＳＳＰ２０とＧ／Ａ３０Ｓのチップ裏面に接続される。そして，第３のモジュール端子１６ａをグランドプレーンや放熱板に接続することで，第３のモジュール端子１６ａは，放熱用端子として機能する。また，第３のモジュール端子１６ａを電源供給用の端子として使用しても良い。
【００２０】
　ここで，ＳｉＰ１の断面構造について説明する。図３に図１に示すＩ−Ｉに沿ったＳｉＰ１の断面図を示す。図３に示すように，モジュール基板１０は，支持基板１７を有する。そして，支持基板１７の両面には複数の配線層１８ａ〜１８ｄが形成される。また，モジュール基板１０の表面において，モジュール基板１０の外周部に相当する領域には，モジュール側パッド１１ａ，１２ａが形成される。さらに，本実施の形態では，モジュール基板１０上の所定の位置にＡＳＳＰ２０とＧ／Ａ３０Ｓが配置されるが，このＡＳＳＰ２０の底面とＧ／Ａ３０Ｓの底面とにそれぞれ接するようにグランドプレーンが形成される。モジュール基板１０の配線層１８ａ〜１８ｄの所望の領域には，それぞれ層内配線が形成される。そして，この層内配線はビア（例えば，ブラインドビアや貫通スルーホール）で接続される。なお，このビアは配線の一部となる。基板内配線１９は，層内配線とビアとによって構成される。この基板内配線１９は，モジュール側パッド１１ａ，１２ａ及びグランドプレーンとモジュール基板１０の裏面に形成されるモジュール端子とを適宜接続する。なお，図面では省略したが，
モジュール基板１０，ＡＳＳＰ２０，Ｇ／Ａ３０Ｓ及びボンディングワイヤ１３は樹脂等のモールド材料で覆われる。
３　引用文献Ａの記載
　最後拒絶理由に引用された引用文献Ａには，図面とともに次の事項が記載されている。
「【００３６】
それぞれにパッド２が設けられた２個の半導体素子１は，境界線ａで互いに領域分けされている
【００３７】
図２及び図３は，外部端子１０が形成された面側から見た平面図
「【００６３】図４は，互いに分離された
２個の半導体素子１を接着部材１７で結合し，半導体素子群１１を形成した本発明による第２の実施形態である半導体マルチチップパッケージ
【００６４】図４において，半導体素子１どうしは，半導体素子１の非回路形成面１４に設けた接着部材１７で結合され，半導体素子群１１を形成する。図１に示した第１実施形態と同様に，半導体素子１の回路形成面１２上に絶縁性膜４，６，９，導電性配線５，７，
外部接続用端子１０を形成し，半導体マルチチップパッケージを構成する。
　引用文献Ａの図３には，
境界線ａで領域分けされた一方の領域内に外部接続用端子１０が６行３列のマトリックス状に配置される
４　引用文献３の記載
　原査定の拒絶の理由に引用された引用文献３には，図面とともに次の事項が記載されている。
「【００１２】
Ｂ．マイクロ電子デバイスを製造する方法の実施形態
　図３Ａ〜図３Ｄは，複数個のマイクロ電子デバイスを製造する方法の一実施形態の段階を説明する。例えば，図３Ａは，
第１のインターポーザ基板１２０上でアレイに配置される複数個のマイクロ電子ダイ１１０（３個のみが示されている）を含むアセンブリ１００
【００１３】
　第１のインターポーザ基板１２０は，プリント基板であっても，ダイ１１０を支持するためのその他の部材であってもよい。図解される実施形態では，第１のインターポーザ基板１２０は，（ａ）複数個の第１のコンタクト１２６と複数個の第２のコンタクト１２７を有する第１の面１２２，および（ｂ）複数個のパッド１２８を有する第２の面１２４を含む。
第１のコンタクト１２６は，ダイ１１０上の対応する端子１１６との電気的接続のためにアレイに配置することができ，第２のコンタクト１２７は，第２のインターポーザ基板上の対応するコンタクトとの電気的接続のためにアレイに配置することができ
さらに，パッド１２８は，アレイに配置して複数個の電気的結合体（例えば，はんだボール）を受けることができる。第１のインターポーザ基板１２０は，第１および第２のコンタクト１２６および１２７を対応するパッド１２８と電気的に接続する複数個の導電トレース１２９をさらに含む。
（中略）
【００１６】
　図３Ｃは，ケーシング１５０を形成し，複数個の電気的結合体１６０を取り付けた後のアセンブリ１００の垂直断面の略図である。ケーシング１５０は，マイクロ電子ダイ１１０，第１および第２のワイヤボンド１３４および１３６，ならびに第１および第２のインターポーザ基板１２０および１４０の一部を封入する。具体的には，図示されるケーシング１５０は，第２のインターポーザ基板１４０の第１の面１４２の外辺部分をコンタクト１４６が覆われるように封入し，第２のインターポーザ基板１４０の第１の面１４２の中心部分の上の開口部１５２をパッド１４８が露出するように画定する。ケーシング１５０は，従来の射出成形，フィルム成形，またはその他の適した方法により形成することができる。ケーシング１５０を形成した後，電気的結合体１６０を第１のインターポーザ基板１２０上の対応するパッド１２８に取り付け，
アセンブリ１００をＡ−Ａの線に沿って切断して複数個の個々のマイクロ電子デバイス１０２を単一化することができる。
５　引用文献４の記載
　原査定の拒絶の理由に引用された引用文献４には，図面とともに次の事項が記載されている。
「【０００２】
　スイッチング素子を用いた電力変換装置でモータを制御することが広く利用されている。一般的に，電力変換を構成する上アームスイッチング素子のエミッタは，電力変換装置の出力に接続されているため，上アームスイッチング素子は主電源接地端子に対して電位的に浮動の状態で駆動される。例えば，上アームスイッチング素子がオン状態では主電源と同じ高電圧が加わる。このため上アームスイッチング素子を駆動するためには，
マイコンの低電位系から主電源による高電位系に信号を伝える
【０００３】
　従来は，低電位系から高電位系に信号を伝える為の手段としてフォトカプラが使用されてきた。しかしながらフォトカプラは，発光素子として化合物半導体を使うため高価である，あるいは時間がたつと発光素子の発光強度が弱り動作しなくなるという問題があった。
【０００４】
　フォトカプラを使わず，低電位系から高電位系に信号を伝える信号伝達手段として，パルストランスがある。しかし，パルストランスは体格が大きく，またフォトカプラより高価である。これに対して，
半導体プロセスを応用し，ＩＣチップのシリコン上にパルストランスを作成する技術が知られている（例えば非特許文献１参照）。マイコンから入力された上アーム及び下アームの駆動信号は，送信回路によりパルストランスで送信できる信号に変換され，パルストランスを経てさらに受信回路で復調され，バッファ回路で増幅され
　
第６　対比及び判断
１　本願発明１について
（１）本願発明１と引用発明との対比
　ア　引用発明の「接続基板」は，平面視４辺を有する矩形状であることは自明であるから，本願発明１の「表面，前記表面とは反対側の裏面，第１辺，前記第１辺とは反対側の第２辺，前記第１および第２辺と交差する第３辺，前記第１および第２辺と交差し，且つ前記第３辺とは反対側の第４辺」「を有する配線基板」に相当する。
　イ　引用発明の「２つのＬＳＩチップ」は，それぞれ平面視４辺を有する矩形状であることは自明であり，「接続基板上」にそれら「同士が隣接配置され」，「内部にそれぞれ信号伝送用コイルを配置し，それぞれの信号伝送用コイルが隣接する側面に沿って配置される」から，本願発明１の「第１主面，前記第１主面上の第１チップ辺，前記第１チップ辺とは反対側の第２チップ辺，前記第１主面上に配置され，前記第２チップ辺に沿って配置された第１インダクタを有し，前記配線基板の前記表面上に，前記第１チップ辺が前記配線基板の前記第１辺と対向し，且つ前記配線基板の前記第２辺よりも前記第１辺の近く配置されるように搭載された第１半導体チップと，／第２主面，前記第２主面上の第３チップ辺，前記第３チップ辺とは反対側の第４チップ辺，前記第２主面上に形成され，前記第４チップ辺に沿って配置された第２インダクタを有し，平面視において前記第１半導体チップの前記第２チップ辺と前記第４チップ辺が対向するように前記第１半導体チップと並んで，前記配線基板の前記表面上に搭載された第２半導体チップ」に相当する。（「／」は改行を表し，以下適宜用いる。）
　そして，引用発明の「２つのＬＳＩチップ」が「分離されており，」「電気的に絶縁されて」いること，及び引用発明の「信号伝送用コイル」が「電気的に絶縁されて」いることは，自明である。
　ウ　引用発明の「マルチチップモジュール」は，本願発明１の「半導体装置」に相当する。
　エ　すると，本願発明１と引用発明とは，下記オの点で一致し，下記カの点で相違する。
　オ　一致点
「表面，前記表面とは反対側の裏面，第１辺，前記第１辺とは反対側の第２辺，前記第１および第２辺と交差する第３辺，前記第１および第２辺と交差し，且つ前記第３辺とは反対側の第４辺を有する配線基板と，
　第１主面，前記第１主面上の第１チップ辺，前記第１チップ辺とは反対側の第２チップ辺，前記第１主面上に配置され，前記第２チップ辺に沿って配置された第１インダクタを有し，前記配線基板の前記表面上に，前記第１チップ辺が前記配線基板の前記第１辺と対向し，且つ前記配線基板の前記第２辺よりも前記第１辺の近く配置されるように搭載された第１半導体チップと，
　第２主面，前記第２主面上の第３チップ辺，前記第３チップ辺とは反対側の第４チップ辺，前記第２主面上に形成され，前記第４チップ辺に沿って配置された第２インダクタを有し，平面視において前記第１半導体チップの前記第２チップ辺と前記第４チップ辺が対向するように前記第１半導体チップと並んで，前記配線基板の前記表面上に搭載された第２半導体チップと，
　を備え，
　前記第１半導体チップと前記第２半導体チップは，分離されており，
　前記第１インダクタと前記第２インダクタは，電気的に絶縁されており，
　前記第１半導体チップと前記第２半導体チップは，電気的に絶縁されている，
　半導体装置。」
　カ　相違点
（ア）相違点１
　本願発明１では「配線基板」が「前記表面上に配置された複数の電極パッド，および前記裏面上に配置された複数のハンダボール」を有し，「前記第１半導体チップの前記第１主面および前記第２半導体チップの前記第２主面のそれぞれと，前記配線基板の前記複数の電極パッドとを接続する複数のボンディングワイヤと，／前記配線基板の前記表面，前記第１および第２半導体チップ，および前記複数のボンディングワイヤを樹脂で封止した封止体と，／を備え，／前記配線基板の前記複数の電極パッドは，平面視において前記配線基板の前記第１辺と前記第１半導体チップの前記第１チップ辺の間に配置された複数の第１電極パッド，および前記配線基板の第２辺と前記第２半導体チップの前記第３チップ辺の間に配置された複数の第２電極パッド，を含み，／前記配線基板の前記裏面は，前記第２辺よりも前記第１辺の近くに位置し，且つ前記第１辺，第３辺および第４辺に接する第１領域，前記第１辺よりも前記第２辺の近くに位置し，且つ前記第２辺，第３辺および第４辺に接する第２領域，前記第１領域と前記第２領域に挟まれた間に位置し，且つ前記第１領域，前記第２領域，前記第３辺，および前記第４辺に接する第３領域を有し，／前記複数のハンダボールは，格子状に配置され，且つ前記配線基板の前記第１領域に配置された複数の第１ハンダボール，および前記配線基板の前記第２領域に配置された複数の第２ハンダボール，／を含み，／前記複数の第１ハンダボールは，前記配線基板の前記第２辺の最も近くに配置された第１ボール電極を含み，／前記複数の第２ハンダボールは，前記配線基板の前記第１辺の最も近くに配置された第２ボール電極を含み，／前記複数のボンディングワイヤは，複数の第１ワイヤおよび複数の第２ワイヤを含み，／前記配線基板の前記複数の第１電極パッドと前記第１半導体チップの前記第１主面とは，前記複数の第１ワイヤを介して接続されており，／前記配線基板の前記複数の第２電極パッドと前記第２半導体チップの前記第２主面とは，前記複数の第２ワイヤを介して接続されており，／前記第１半導体チップと電気的に接続されている前記複数の第１ハンダボールと前記第２半導体チップと電気的に接続されている前記複数の第２ハンダボールとは互いに離れており」「前記第１ボール電極と前記第２ボール電極は，電気的に絶縁されて」いるのに対し，引用発明ではこの旨の明示がない点。
（イ）相違点２
　本願発明１では「平面視において，前記配線基板の前記第３領域には，ハンダボールが配置されておらず，且つ前記第１半導体チップの前記第２チップ辺および前記第２半導体チップの前記第４チップ辺で挟まれた領域を内包しており，前記第１ボール電極と前記第２ボール電極との間隔は，前記配線基板の前記第１辺と直交する第１方向において前記第１半導体チップの前記第２チップ辺と前記第２半導体チップの前記第４チップ辺との間隔よりも大き」いのに対し，引用発明ではこの旨の明示がない点。
（ウ）相違点３
　本願発明１では「前記第１半導体チップに印加される電圧と前記第２半導体チップに印加される電圧は，１００Ｖ以上異なる」のに対し，引用発明ではこの旨の明示がない点。
（２）判断
　相違点２及び３について検討する。
　相違点２及び３に係る構成を同時に備えることは，何れの引用文献にも記載も示唆もない。
　そして，本願発明１は，相違点２及び３に係る構成を同時に備えることにより，「第１回路領域１１０に接続するハンダボール６２０と、第２回路領域１２０に接続するハンダボール６２０を互いに離すことができる。従って、第１回路領域１１０と第２回路領域１２０の間の耐圧を高めることができる。」（本願明細書段落０１２３）という格別の有利な効果を奏するものと認められる。
（３）まとめ
　したがって，本願発明１は，引用文献１，２，Ａ，３及び４に記載された発明に基づいて，当業者が容易に発明することができたとはいえない。
２　本願発明２ないし７について
　本願発明２ないし７は，本願発明１を引用するものであり，本願発明１の発明特定事項をすべて備え，さらに他の発明特定事項を付加したものに相当するから，前記１と同様の理由により，引用文献１，２，Ａ，３及び４に記載された発明に基づいて，当業者が容易に発明することができたとはいえない。
　
第７　原査定についての判断
１　原査定理由１について
　前記第６のとおりであるから，本願発明１ないし７は，引用文献１ないし４に記載された発明に基づいて，当業者が容易に発明することができたとはいえない。
　したがって，原査定理由１は維持できない。
２　原査定理由２について
　本願は原出願から分割を繰り返して出願したものであるという手続の経緯（前記第１）からみて，本願明細書段落０００６に記載されたインダクタに関する「発明が解決しようとする課題」は，すでに本願発明１ないし７の課題とは異なるものと認められる。
　したがって，インダクタに関する特定の一部が特許請求の範囲に記載されていなくても，発明の詳細な説明に記載された課題解決手段が反映されていないことにはならない。
　よって，原査定理由２は維持できない。
　
第８　むすび
　以上のとおり，原査定の理由によっては，本願を拒絶することはできない。
　また，他に本願を拒絶すべき理由を発見しない。
　よって，結論のとおり審決する。