【事件の表示】
　特願２０１５−５２０４９３「データ保持フローティングゲートキャパシタを備えるシリサイド化集積回路」拒絶査定不服審判事件〔平成２６年　１月　３日国際公開、ＷＯ２０１４／００４７９７、平成２７年　８月　３日国内公表、特表２０１５−５２２２１４、請求項の数（２１）〕について、次のとおり審決する。
【結　論】
　原査定を取り消す。
　本願の発明は、特許すべきものとする。
【理　由】
第１　手続の経緯
　本願は，２０１３年（平成２５年）６月２７日（パリ条約における優先権主張外国受理２０１２年６月２７日，米国）を国際出願日とする出願であって，その手続の経緯は以下のとおりである。
　平成２８年　６月１６日　　　手続補正書の提出
　平成２８年１０月　６日付け　拒絶理由通知書
　平成２９年　３月１６日　　　意見書の提出
　平成２９年　４月２０日付け　拒絶査定
　平成２９年　８月２３日　　　審判請求書の提出
　平成３０年　７月３０日付け　拒絶理由通知書
　平成３１年　１月３１日　　　意見書・手続補正書の提出
第２　原査定の概要
　原査定（平成２９年４月２０日付け拒絶査定）の概要は次のとおりである。
　この出願の請求項１ないし２１に係る発明は，以下の引用文献１ないし３に基づいて，その発明の属する技術の分野における通常の知識を有する者が容易に発明できたものであるから，特許法第２９条第２項の規定により特許を受けることができない。
　
　　　　　＜引用文献等一覧＞
引用文献１　米国特許第８１７８９１５号明細書
引用文献２　米国特許出願公開第２００６／０１６３６６９号明細書
引用文献３　特開平０２−２０３５５８号公報
第３　当審拒絶理由の概要
　当審拒絶理由（平成３０年７月３０日付け拒絶理由）の概要は次のとおりである。
Ａ．この出願は，特許請求の範囲の記載が，特許法第３６条第６項第２号に規定する要件を満たしていない。
Ｂ．この出願の請求項１ないし２１に係る発明は，以下の引用文献１ないし３に基づいて，その発明の属する技術の分野における通常の知識を有する者が容易に発明できたものであるから，特許法第２９条第２項の規定により特許を受けることができない。
　
　　　　　＜引用文献等一覧＞
引用文献１　米国特許第８１７８９１５号明細書
引用文献２　米国特許出願公開第２００６／０１６３６６９号明細書
引用文献３　特開平０２−２０３５５８号公報
　
第４　本願発明
　本願請求項１ないし２１に係る発明（以下，それぞれ「本願発明１」ないし「本願発明２１」という。）は，平成３１年１月３１日提出の手続補正書で補正された特許請求の範囲の請求項１ないし２１に記載された事項により特定される発明であり，本願発明１ないし２１は以下のとおりの発明である。
「【請求項１】
　アナログ半導体集積回路のための電気的にプログラム可能なキャパシタ構造を含む、ボディの半導体表面において形成される集積回路であって、前記集積回路が、
　第１のポリシリコン電極と、
　前記第１のポリシリコン電極の上に配置されるシリサイドブロック膜であって、窒化ケイ素の層の下にある二酸化ケイ素の層を含む、前記シリサイドブロック膜と、
　前記シリサイドブロック膜の上に配置され、前記シリサイドブロック膜の前記窒化ケイ素の層と直に接する、キャパシタ誘電体膜と、
　金属を含み、或る導体レベルに形成される第１の導電プレートであって、前記第１のポリシリコン電極の第１の部分の上に配置され、それとの間に前記キャパシタ誘電体膜を備える、前記第１の導電プレートと、
　直接反応により形成される金属シリサイドで被覆される部分を少なくとも有し、前記第１のポリシリコン電極と同じポリシリコン層から形成される、第２のポリシリコン電極と、
　金属を含み、前記導体レベルに形成される第２の導電プレートであって、前記第２のポリシリコン電極の前記被覆部分の前記金属シリサイドの上に配置され、それとの間に前記キャパシタ誘電体膜を備え、前記キャパシタ誘電体膜が前記第２のポリシリコン電極の前記被覆部分と直に接する、前記第２の導電プレートと、
　を含む、集積回路。
　　【請求項２】
　請求項１に記載の集積回路であって、
　前記第１及び第２の導電プレートが金属窒化物で構成される、集積回路。
　　【請求項３】
　請求項２に記載の集積回路であって、
　前記金属窒化物が窒化タンタルである、集積回路。
　　【請求項４】
　請求項１に記載の集積回路であって、
　前記金属シリサイドがコバルトシリサイドである、集積回路。
　　【請求項５】
　請求項１に記載の集積回路であって、
　前記キャパシタ誘電体膜が、窒化ケイ素の第１の層と、前記窒化ケイ素の第１の層に重なる二酸化ケイ素の第１の層と、前記二酸化ケイ素の第１の層に重なる窒化ケイ素の第２の層とを含む、集積回路。
　　【請求項６】
　請求項５に記載の集積回路であって、
　前記キャパシタ誘電体膜の前記窒化ケイ素の第１の層が、前記シリサイドブロック膜の前記窒化ケイ素の層に直接的に重なる、集積回路。
　　【請求項７】
　請求項１に記載の集積回路であって、
　半導体表面の第１及び第２のアクティブ領域と、
　前記半導体表面の前記第１及び第２のアクティブ領域の上に配置されるゲート誘電体膜と、
　前記第２のアクティブ領域内に形成されるソース及びドレインのドープされた領域と、
　を更に含み、
　第１のトンネルキャパシタを形成するように、前記第１のポリシリコン電極が、前記第１のアクティブ領域の上に延び、それとの間に前記ゲート誘電体膜を備える、第２の部分を有し、
　前記第１のポリシリコン電極が、前記ソース及びドレインのドープされた領域の間の前記半導体表面の上に延び、トランジスタゲート電極として機能する、第３の部分を有する、集積回路。
　　【請求項８】
　請求項７に記載の集積回路であって、
　前記半導体表面の第３のアクティブ領域を更に含み、
　第２のトンネルキャパシタを形成するように、前記第１のポリシリコン電極が、前記第３のアクティブ領域の上に延び、それとの間に配置される前記ゲート誘電体膜を備える、第４の部分を有する、集積回路。
　　【請求項９】
　ボディの半導体表面において形成されるアナログ半導体集積回路のための電気的にプログラム可能なキャパシタ構造を作製する方法であって、
　前記半導体表面の位置に隔離誘電体構造を形成することであって、前記隔離誘電体構造が、それら間の前記表面のアクティブ領域を画定する、前記隔離誘電体構造を形成するステップと、
　その後、多結晶シリコンで構成される電極層を全体に形成するステップと、
　その後、前記電極層上に、窒化ケイ素の第１の層の下にある二酸化ケイ素の第１の層を含むシリサイドブロック膜を堆積するステップと、
　露出された表面に前記窒化ケイ素の第１の層を備える第１の電極に対応する前記電極層の一部の上に前記シリサイドブロック膜が残り、第２の電極に対応する前記電極層の一部から前記シリサイドブロック膜が除去されるように、前記電極層の一部から前記シリサイドブロック膜を選択的に除去するステップと、
　その後、金属シリサイドを形成するために、前記第２の電極に対応する前記一部を含む、前記多結晶シリコン電極層の露出された部分を金属と反応させるステップと、
　その後、キャパシタ誘電体層を全体に堆積するステップと、
　その後、金属を含む導体層を堆積するステップと、
　隔離誘電体構造に重なる位置において前記第１の電極の一部に重なり、それとの間に前記キャパシタ誘電体層と前記シリサイドブロック膜とを備える、第１の導電プレートを画定するように、及び、前記第２の電極の一部に重なり、それとの間に前記キャパシタ誘電体層を備える、第２の導電プレートを画定するように、前記導体層の一部を除去するステップと、
　を含む、方法。
　　【請求項１０】
　請求項９に記載の方法であって、
　前記シリサイドブロック膜を選択的に除去するステップの後であって前記反応させるステップの前に、前記金属の層を全体に形成するステップを更に含む、方法。
　　【請求項１１】
　請求項１０に記載の方法であって、
　前記反応させるステップの後に、前記金属の非シリサイド部分を除去するステップを更に含む、方法。
　　【請求項１２】
　請求項１０に記載の方法であって、
　前記シリサイドブロック膜を選択的に除去するステップの後であって前記金属の層を形成するステップの前に、表面クリーンアップを行なうステップを更に含む、方法。
　　【請求項１３】
　請求項９に記載の方法であって、
　前記シリサイドブロック層を堆積するステップの前に、前記第１及び第２の電極を画定するように前記電極層の一部を除去するステップを更に含み、前記第１の電極が隔離誘電体構造に重なる一部を含む、方法。
　　【請求項１４】
　請求項１３に記載の方法であって、
　前記シリサイドブロック層を堆積するステップが、
　前記第１及び第２の電極の上に前記二酸化ケイ素の第１の層を形成することと、
　前記二酸化ケイ素の第１の層の上に前記窒化ケイ素の第１の層を堆積することと、
　を含み、
　前記選択的に除去するステップが、前記二酸化ケイ素の第１の層と前記窒化ケイ素の第１の層とが前記第１の電極の上に残るように、前記第２の電極から前記二酸化ケイ素の第１の層と前記窒化ケイ素の第１の層とを除去する、方法。
　　【請求項１５】
　請求項１４に記載の方法であって、
　前記二酸化ケイ素の第１の層を形成するステップの後に、前記二酸化ケイ素の第１の層をアニールするステップを更に含む、方法。
　　【請求項１６】
　請求項９に記載の方法であって、
　前記導体層が金属窒化物を含む、方法。
　　【請求項１７】
　請求項１６に記載の方法であって、
　前記金属窒化物が窒化タンタルである、方法
　　【請求項１８】
　請求項９に記載の方法であって、
　前記反応させるステップが、コバルトシリサイドを形成するように、前記第２の電極の多結晶シリコンをコバルトと反応させる、方法。
　　【請求項１９】
　請求項９に記載の方法であって、
　前記アクティブ領域の上にゲート誘電体層を形成するステップと、
　アクティブ領域に重なる複数の部分を有する第１の電極を形成するステップと、
　第１のアクティブ領域に重なる前記第１の電極の一部の向かい合う両側にソース及びドレイン領域を形成するステップと、
　を更に含む、方法。
　　【請求項２０】
　請求項１９に記載の方法であって、
　前記第１の電極の少なくとも一部が、第２及び第３のアクティブ領域に重なり、
　前記ソース及びドレイン領域を形成するステップが、前記第２及び第３のアクティブ領域に重なる前記第１の電極の一部の向かい合う両側にもソース及びドレイン領域を形成する、方法。
　　【請求項２１】
　請求項９に記載の方法であって、
　前記キャパシタ誘電体膜を堆積するステップが、
　窒化ケイ素の第２の層を全体に堆積することと、
　その後、二酸化ケイ素の第２の層を全体に堆積することと、
　その後、窒化ケイ素の第３の層を全体に堆積することと、
　を含む、方法。」
第５　引用文献，引用発明等
１　引用文献１記載事項
　原査定及び当審の拒絶の理由に引用された引用文献１には，図面とともに次の事項が記載されている。
「This invention is in the field of semiconductor integrated circuits. Embodiments of this invention are more specifically directed to structures storing an analog level for application to transistor gates.」（第１欄１６行乃至１９行）
（当審訳：この発明は，半導体集積回路の分野である。本発明の実施形態は，より具体的には，トランジスタのゲートに印加するためのアナログレベルを記憶する構造に向けられている。）
「FIG. 2 illustrates an electrical schematic incorporating analog floating-gate electrode 2 according to embodiments of this invention. In this example, 
analog floating-gate electrode 2 is a single electrode serving multiple functions. Electrode 2 serves as the gate electrode for p-channel metal-oxide-semiconductor (MOS) transistor 4p, n-channel MOS transistor 4n, and as a first plate of storage capacitor 6
 
In embodiments of this invention, analog floating-gate electrode 2 can be programmed to a particular analog state by way of tunnel capacitors 8p, 8n.
（当審訳：図2は，本発明の実施の形態の電気回路図を組み込んだアナログフローティングゲート電極2を示している。この例では，
アナログフローティングゲート電極2は単一の電極で，複数の機能を果たしている。電極2は，pチャネル金属酸化物半導体(MOS)トランジスタ4Pと，nチャネルMOSトランジスタ4n，およびストレージキャパシタ6の第1のプレートとしてのゲート電極の役割を果たす。
　
本発明の実施形態では，アナログフローティングゲート電極2は，トンネルキャパシタ8p，8nを介して，特定のアナログ状態にプログラムすることができる。
「As shown in FIG. 3, analog floating-gate electrode 2 is constructed of polycrystalline silicon (polysilicon) element 36, which extends over the surface of a semiconductor wafer (or, in the silicon-on-insulator context, a support wafer having a semiconductor layer at a surface), to reach multiple devices or components. As will be described in further detail below, polysilicon element 36 includes an n-type doped portion 36n, and a p-type doped portion 36p, at different locations along its length. Polysilicon element 36 has a widened portion at one end, within its n-type doped portion 36n in this example, serving as a lower plate of storage capacitor 6. This lower plate widened portion of polysilicon element 36 may alternatively be p-type doped, if desired. 
Referring to FIG. 4a, in this example the lower plate portion of polysilicon element 36n
The upper plate of storage capacitor 6 is formed of tantalum nitride (TaN) plate 42,
the capacitor dielectric is formed of silicon dioxide layer 38 disposed at the top surface of polysilicon element 36n, with silicon nitride layer 40 disposed over silicon dioxide layer 38. 
 According to embodiments of this invention, 
silicon dioxide layer 38 serves as a silicide-block dielectric.
（当審訳：図3に示すように，アナログフローティングゲート電極2は，多結晶シリコン(ポリシリコン)要素36で構成され，半導体ウエハ(又は，シリコンオンインシュレータでは，表面に半導体層を有する支持ウェーハ)の表面にわたって，複数のデバイスあるいは構成要素に到達するように延在するよう構成される。以下にさらに詳細に説明するように，ポリシリコン要素36は，n型ドープ部分36n及びp型ドープ部分36pをその長さに沿って異なる位置に含む。この例では，
ポリシリコン要素36は，ストレージキャパシタ6の下側プレートとして機能する
図4aを参照すると，この例では，ポリシリコン要素36nの下側プレート部分は，
ストレージキャパシタ6の上部プレートは，窒化タンタル(TaN)42で形成され，
キャパシタ誘電体は，ポリシリコン要素36nの上面に堆積された二酸化ケイ素層38の上に設けられ，二酸化ケイ素の層38上に堆積された窒化ケイ素層40から形成されている。
　本発明の実施形態によれば，
二酸化ケイ素層38は，「シリサイドブロック」誘電体として機能する。
「As mentioned above, other structures formed within the same polysilicon level as analog floating-gate electrode 2 in this integrated circuit will be silicide-clad. For example, referring to FIGS. 3 and 4b in combination, capacitor 11 is shown as an element in the same integrated circuit as analog floating-gate electrode 2, but is not electrically connected to analog floating-gate electrode 2. Capacitor 11 may serve, for example, as a capacitor within the same electrical circuit incorporating analog floating-gate electrode 2 or in another circuit. 
A lower plate of capacitor 11
metal silicide 44 has been formed over polysilicon element 36,
Silicon nitride layer 40 is disposed over metal silicide 44, over which metal nitride plate 42 is deposited and patterned as shown.
（当審訳：上述したように，この集積回路において，アナログフローティングゲート電極2と同一のポリシリコン層内に形成される他の構造体はシリサイドで被覆されることとなる。例えば，図3及び
図4b
キャパシタ11の下部プレートは，
(n型又はp型としてドープされた)ポリシリコン要素36の別の例として構成される。
金属シリサイド44は，ポリシリコン要素36を覆うように形成され，この被膜を形成する際に，ポリシリコン要素36の一部を消費する。
シリコン窒化膜40は，金属シリサイド44上堆積され，その上に金属窒化プレート42が堆積され，図示のようにパターニングされる。
「Storage capacitor 6 and capacitor 11, among other elements, are completed with the deposition of silicon nitride layer 40 in process 70. As described above, 
silicon nitride layer 40 serves as the capacitor dielectric for capacitor 11, and as part of the capacitor electric for storage capacitor 6,
In process 74, this metal or metal compound layer is photolithographically patterned and etched to define the upper plates of storage capacitor 6 and capacitor 11,
（当審訳：他の要素の中でもとりわけ，ストレージキャパシタ6およびキャパシタ11は，工程70における窒化ケイ素層40の堆積により完成する。上述したように，
窒化ケイ素層40は，キャパシタ11のためのキャパシタ誘電体として，及びストレージキャパシタ6の容量の一部として機能し，
工程72では，ストレージキャパシタ6とキャパシタ11の上部プレートとなる金属又は金属化合物を全体に堆積される。本発明の実施形態の一例によると，工程72において堆積された材料は，窒化タンタル(TaN)である。
工程74において，この金属または金属化合物層は，フォトリソグラフィによりパターニング及びエッチングして，記憶コンデンサ6，およびキャパシタ11の上部プレート，
上記記載から，引用文献１には，以下の事項が記載されている。
（１）ストレージキャパシタ６は，ポリシリコン要素３６の下側プレートとして機能する部分と，ポリシリコン要素３６の上に堆積された二酸化ケイ素層３８からなるシリサイドブロック誘電体と，二酸化ケイ素層３８の上に堆積された窒化ケイ素層４０からなるキャパシタ誘電体膜と，下側プレートの上部に形成され，間にキャパシタ誘電体膜を備える窒化タンタルで形成された上部プレートを有すること。
（２）キャパシタ１１は，ポリシリコン要素３６の下側プレートとして機能する部分と，ポリシリコン要素３６の一部を消費しポリシリコン要素３６を覆うように形成された金属シリサイド４４と，金属シリサイド上に堆積されたキャパシタ誘電体となるシリコン窒化膜４０と，シリコン窒化膜４０上にストレージキャパシタ６の上部プレートと同時に堆積された窒化タンタルからなる上部プレートを有すること。
上記記載から，引用文献１には，次の発明（以下，「引用発明」という。）が記載されている。
「ストレージキャパシタ６及びキャパシタ１１を備える集積回路であって，
　特定のアナログ状態にプログラムすることができるアナログフローティングゲート電極を備え，アナログフローティングゲート電極がストレージキャパシタ６の第１のプレートとして機能し，
　ストレージキャパシタ６は，ポリシリコン要素３６の下側プレートとして機能する部分と，ポリシリコン要素３６の上に堆積された二酸化ケイ素層３８からなるシリサイドブロック誘電体と，二酸化ケイ素層３８の上に堆積された窒化ケイ素層４０からなるキャパシタ誘電体膜と，下側プレートの上部に形成され，間にキャパシタ誘電体膜を備える窒化タンタルで形成された上部プレートを備え，
　キャパシタ１１は，ポリシリコン要素３６の下側プレートとして機能する部分と，ポリシリコン要素３６の一部を消費しポリシリコン要素３６を覆うように形成された金属シリサイド４４と，金属シリサイド上に堆積されたキャパシタ誘電体となるシリコン窒化膜４０と，シリコン窒化膜４０上にストレージキャパシタ６の上部プレートと同時に堆積された窒化タンタルからなる上部プレートを備える，
　集積回路。」
２　引用文献２記載事項
　原査定及び当審の拒絶の理由に引用された引用文献２には，図面とともに次の事項が記載されている。
「[0002] The invention relates to a method of fabricating a semiconductor device and a semiconductor device fabricated by the method. More particularly, the invention relates to a method of fabricating a semiconductor device having a silicide layer and a semiconductor device fabricated by the method.」
（当審訳：本発明は，半導体装置の製造方法及び半導体装置の製造方法に関するものである。より詳細には，本発明は，シリサイド層を有する半導体装置の製造方法及び半導体装置の製造方法に関するものである。）
「[0053] As shown in FIG. 10, a wet etching process may be performed on the dry-etched nitride layer 122 (i.e., the intermediate nitride pattern 122b) using the photoresist pattern PR as an etching mask. Although a portion of the nitride layer 122 may remain (i.e., the intermediate nitride pattern 122a), the remaining portion, if any, should have a width that is small enough to avoid covering the upper surface of adjacent ones of the gate patterns 104. 
[0054] In embodiments of the invention, the dry etching process and the wet etching process may be performed on the nitride layer 122 to at least remove portions of the nitride layer 122 that may cover the upper surface of the gate patterns 104 (i.e., to form the nitride pattern 122b). In embodiments where there is no misalignment or an insignificant amount of misalignment, the photoresist pattern PR may be formed exactly on the region between adjacent ones of the gate patterns 104 such that the photoresist pattern PR and the intermediate nitride pattern 122b do not to cover the upper surfaces of adjacent ones the gate patterns 104. In such embodiments, it may be possible to not perform the wet etching process. 
[0055] As shown in FIG. 11, the photoresist pattern PR may be removed. 
A cleaning process may be performed on the entire surface of the semiconductor substrate 100 as part of the process of forming the suicide layer on the low resistance device forming region B. During the cleaning process, the oxide layer 121 that may be formed on the upper surface of the gate pattern 104, on which the nitride layer 122 is not formed, and an upper surface of the semiconductor substrate 100 may be removed to form the oxide pattern 121a. The silicide blocking layer pattern 120a having the oxide pattern 121a and the nitride pattern 122a may be formed on the high resistance device forming region A and the region between the gate patterns 104 on the field region 102
[0056] 
Next, as shown in FIG. 12, the silicide layer 130 may be formed. The silicide layer 130 may be formed by stacking a metal layer and performing a thermal process to encourage the silicon on the surface of the active region 101 and on the surface of the gate pattern 104 to react with a metal material of the metal layer, to form the silicide layer 130 in a self-aligned manner.
（当審訳：［００５３］図10に示すように，フォトレジストパターンPRをエッチングマスクにしたドライエッチングされた窒化物層122(すなわち，中間窒化膜122b)上で実行する，ウェット・エッチング・プロセスである。窒化物層122の一部が残存していてもよい(すなわち，中間窒化膜122a)が，残りの部分(もしあれば)は，ゲートパターン104の上面を覆うことを回避すべく十分に小さい幅を有するべきである。
［００５４］本発明の実施形態では，ドライエッチングプロセス及びウェットエッチングプロセスを窒化物層122上で実行して，少なくともゲートパターン104の上面を覆うことができる窒化物層122の一部を除去する(すなわち，窒化膜122bを形成する)。合わせずれがない，もしくは，合わせずれがわずかな量である実施形態では，フォトレジストパターンPRは，隣接するゲートパターン104の間の領域に正確に形成することができ，中間窒化膜122bをゲートパターン104の上面を覆わないようにすることができる。そのような実施形態では，ウエットエッチング処理を行わないようにしてもよい。
［００５５］図11に示すように，フォトレジストパターンPRは除去することができる。
低抵抗素子形成領域B上にシリサイド層を形成する工程の一部として，半導体基板100の全面に対してクリーニングプロセスを行う。クリーニングプロセスの間，ゲートパターン104の上面の窒化物層122が形成されていない面と，半導体基板100の上面に形成される酸化層121は，酸化膜パターン121aを形成するように除去される。酸化物パターン121aと窒化膜122aを有するシリサイドブロック層パターン120aは，高抵抗素子形成領域Aとフィールド領域102上のゲートパターン104の間の領域に形成される。
［００５６］
次に，図12に示すように，シリサイド層130を形成する。シリサイド層130は，金属層を積層し，活性領域101の表面上と，ゲートパターン104の表面のシリコンが金属層の金属材料と反応し，自己整合的にシリサイド層130を形成するために熱処理を行うことにより形成することができる
３　引用文献３記載事項
　原査定及び当審の拒絶の理由に引用された引用文献３には，図面とともに次の事項が記載されている。
「産業上の利用分野
　この発明は集積回路の分野、特に、集積回路にキャパシタを形成することに関する。
」（第１頁右下欄１７行乃至１９行）
「
次にキャパシタ誘電体材料を集積回路の表面の上にデポジットし、第２ｄ図に示す様に、キャパシタ２を形成しようとする場所で、珪化物被膜１４と接触させる。この実施例では、キャパシタ誘電体は厚さ２５ｎｍの二酸化シリコン層２０の上に厚さ２５ｎｍの窒化シリコン層２２を形成することによって構成される。
　この代りに、キャパシタ２の誘電体に対し、二酸化シリコンの１層又は酸化した窒化シリコン層の様な誘電体材料の１層を用いてもよいことに注意されたい。１９８８年３月２９日に出願された係属中の米国特許出願第１７４，７５１号に記されている酸化物／窒化物／酸化物層状誘電体又は
窒化物／酸化物／窒化物層状誘電体の様な誘電体材料の追加の層をこの代りにキャパシタ誘電体として使ってもよい。
第６　対比・判断
１　本願発明１について
（１）本願発明１と引用発明を対比する
ア　引用発明は「特定のアナログ状態にプログラムすることができるアナログフローティングゲート電極を備え，アナログフローティングゲート電極がストレージキャパシタ６の第１のプレートとして機能し」ているから，アナログ半導体集積回路を備え，また，電気的にプログラム可能なキャパシタ構造を備えていると認められる。
　そうすると，引用発明の「集積回路」は，本願発明１の「アナログ半導体集積回路のための電気的にプログラム可能なキャパシタ構造を含む、ボディの半導体表面において形成される集積回路」に相当する。
イ　引用発明の「ストレージキャパシタ６」の「ポリシリコン要素３６の下側プレートとして機能する部分」は，本願発明１の「第１のポリシリコン電極」に相当する。
ウ　引用発明の「ポリシリコン要素３６の上に堆積された二酸化ケイ素層３８からなるシリサイドブロック誘電体」と，本願発明１の「前記第１のポリシリコン電極の上に配置されるシリサイドブロック膜であって、窒化ケイ素の層の下にある二酸化ケイ素の層を含む、前記シリサイドブロック膜」は，「前記第１のポリシリコン電極の上に配置されるシリサイドブロック膜」である点で共通する。
　また，引用発明の「二酸化ケイ素層３８の上に堆積された窒化ケイ素層４０からなるキャパシタ誘電体膜」と，本願発明１の「前記シリサイドブロック膜の上に配置され、前記シリサイドブロック膜の前記窒化ケイ素の層と直に接する、キャパシタ誘電体膜」は，「前記シリサイドブロック膜の上に配置された，キャパシタ誘電体膜」である点で共通する。
エ　引用発明の「ストレージキャパシタ６」の「下側プレートの上部に形成され，間にキャパシタ誘電体膜を備える窒化タンタルで形成された上部プレート」は，本願発明１の「金属を含み、或る導体レベルに形成される第１の導電プレートであって、前記第１のポリシリコン電極の第１の部分の上に配置され、それとの間に前記キャパシタ誘電体膜を備える、前記第１の導電プレート」に相当する。
オ　引用発明の「キャパシタ１１」の「ポリシリコン要素３６の下側プレートとして機能する部分」は，「ストレージキャパシタ６」の「ポリシリコン要素３６の下側プレートとして機能する部分」と同じく，「ポリシリコン要素３６」からなるから，引用発明の「キャパシタ１１」の「ポリシリコン要素３６の下側プレートとして機能する部分」は，本願発明１の「前記第１のポリシリコン電極と同じポリシリコン層から形成される、第２のポリシリコン電極」に相当する。
　また，引用発明の「金属シリサイド４４」は，「ポリシリコン要素３６の一部を消費しポリシリコン要素３６を覆うように形成され」ているから，「金属シリサイド４４」は「ポリシリコン要素３６」と直接反応している。
　そうすると，「キャパシタ１１」の「ポリシリコン要素３６の下側プレートとして機能する部分」は，本願発明１の「直接反応により形成される金属シリサイドで被覆される部分を少なくとも有し」ていると認められる。
カ　引用発明の「キャパシタ１１」の「上部プレート」は，「ストレージキャパシタ６の上部プレートと同時に堆積された窒化タンタルからなる」から，本願発明１の「金属を含み、前記導体レベルに形成される第２の導電プレート」に相当する。
　また，引用発明の「キャパシタ１１」の「上部プレート」は，「金属シリサイド上に堆積されたキャパシタ誘電体となるシリコン窒化膜４０」の上に形成されているから，本願発明１の「前記第２のポリシリコン電極の前記被覆部分の前記金属シリサイドの上に配置され、それとの間に前記キャパシタ誘電体膜を備え、前記キャパシタ誘電体膜が前記第２のポリシリコン電極の前記被覆部分と直に接する、前記第２の導電プレート」に相当する。
キ　そうすると，本願発明１と引用発明は以下の点で一致し，又相違する。
［一致点］
「アナログ半導体集積回路のための電気的にプログラム可能なキャパシタ構造を含む，ボディの半導体表面において形成される集積回路であって，前記集積回路が，
　第１のポリシリコン電極と，
　前記第１のポリシリコン電極の上に配置されるシリサイドブロック膜と，
　前記シリサイドブロック膜の上に配置されるキャパシタ誘電体膜と，
　金属を含み，或る導体レベルに形成される第１の導電プレートであって，前記第１のポリシリコン電極の第１の部分の上に配置され，それとの間に前記キャパシタ誘電体膜を備える，前記第１の導電プレートと，
　直接反応により形成される金属シリサイドで被覆される部分を少なくとも有し，前記第１のポリシリコン電極と同じポリシリコン層から形成される，第２のポリシリコン電極と，
　金属を含み，前記導体レベルに形成される第２の導電プレートであって，
前記第２のポリシリコン電極の前記被覆部分の前記金属シリサイドの上に配置され，それとの間に前記キャパシタ誘電体膜を備え，前記キャパシタ誘電体膜が前記第２のポリシリコン電極の前記被覆部分と直に接する，前記第２の導電プレートと，
　を含む，集積回路。」
［相違点１］
　「シリサイドブロック膜」について，本願発明１は「窒化ケイ素の層の下にある二酸化ケイ素の層を含む、前記シリサイドブロック膜」であるのに対して，引用発明はそのようになっていない点。
［相違点２］
　「キャパシタ誘電体膜」について，本願発明１は「前記シリサイドブロック膜の前記窒化ケイ素の層と直に接する」のに対して，引用発明はそのようになっていない点。
（２）相違点についての判断
ア　以下，［相違点１］について検討する。
　「キャパシタ構造」を構成する「シリサイドブロック膜」について，「窒化ケイ素の層の下にある二酸化ケイ素の層を含む」ものとすることは，引用文献２及び３には記載されておらず，又，周知の構成であるとも認められない。
　そうすると，引用文献２及び３に記載された事項から，引用発明に［相違点１］に係る構成を採用することが，当業者に容易であったとは言えない。
イ　そして，本願発明１は［相違点１］に係る構成を設けることにより，
「この図６に示すように、ポリシリコン電極３６から二酸化ケイ素層２２を介して移動する電子は、上にある窒化ケイ素層２４及び下部窒化ケイ素層２６ａに対応するエネルギートラフ８０にトラップされやすい。金属窒化物層４２へ移動するためには、トラップされたそれらの電子は、キャパシタ誘電体層４０内の、窒化ケイ素層２６ａと上にある二酸化ケイ素層２７との間のインタフェースにおける付加的なエネルギーバリアを克服しなければならない。・・・　中　略　・・・データ保持性能における対応する改善が実験によって認められている。」（本願明細書段落【００６０】）
という格別の効果を有する。
ウ　したがって，他の相違点について判断するまでもなく，本願発明１は，当業者であっても引用発明及び引用文献２，３に記載された事項に基づいて容易に発明できたものあるとは言えない。
２　本願発明２ないし８について
　本願発明２ないし８は，本願発明１を引用するものであり，本願発明１の発明特定事項を全て備えるから，前記１と同様の理由により，引用文献１ないし３に記載された発明に基づいて，当業者が容易に発明することができたものではない。
３　本願発明９について
　本願発明９は，本願発明１に対応する方法の発明であり，本願発明１の「窒化ケイ素の層の下にある二酸化ケイ素の層を含む、前記シリサイドブロック膜」に対応する構成を備えるものであるから，本願発明１と同様の理由により，引用文献１ないし３に記載された発明に基づいて，当業者が容易に発明することができたものではない。
４　本願発明１０ないし２１について
　本願発明１０ないし２１は，本願発明９を引用するものであり，本願発明９の発明特定事項を全て備えているから，前記３と同様の理由により，引用文献１ないし３に記載された発明に基づいて，当業者が容易に発明することができたものではない。
第７　原査定について
　前記第６のとおりであるから，本願発明１ないし２１は，拒絶査定において引用された引用文献１ないし３に記載された発明に基づいて，当業者が容易に発明をすることができたものではない。
　したがって，原査定の理由によって，本願を拒絶することはできない。
第８　当審拒絶理由について
１　特許法第３６条第６項第第２号について
　平成３１年１月３１日にされた手続補正により，特許請求の範囲の記載が，特許法第３６条第６項第２号に規定する要件を満たしていないとの拒絶の理由は解消した。
２　特許法第２９条第２項について
　前記第６のとおりであるから，本願発明１ないし２１は，当審拒絶理由において引用された引用文献１ないし３に記載された発明に基づいて，当業者が容易に発明をすることができたものではない。
第９　むすび
　以上のとおり，本願発明１ないし２１は，当業者が引用文献１ないし３に記載された発明に基づいて容易に発明をすることができたものではない。
　したがって，原査定の理由によっては，本願を拒絶することはできない。
　また，他に本願を拒絶すべき理由を発見しない。
　よって，結論のとおり審決する。