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　特願２０００−２９１７６７「Ｄ／Ａコンバータ」拒絶査定不服審判事件〔平成１４年　４月　５日出願公開、特開２００２−１００９９１〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯・本願発明
　本件出願は、平成１２年９月２６日の出願であって、平成１６年６月３０日付けで拒絶査定され、同年８月５日に審判請求がなされたものであり、その請求項１に係る発明（以下、「本願発明１」という。）は、平成１５年１０月１日付けで補正された明細書および図面の記載からみて、その特許請求の範囲の請求項１に記載された次のとおりのものである。
　「【請求項１】　入力デジタルコードの上位ｍビットと前記入力デジタルコードの前記上位ｍビットを除いた下位複数ビットとを分割して処理する容量アレイ型Ｄ／Ａコンバータであって、前記入力デジタルコードの前記上位ｍビットである第１乃至第ｍ（但し、ｍは２以上の整数）の入力ビットを有するデコーダ入力信号をサーモメーターデコードし、第１乃至第ｎ（但し、ｎ＝２ｍ−１）の出力ビットを有する出力信号を出力するサーモメーターデコーダと、前記サーモメーターデコーダの前記第１乃至前記第ｎの出力ビットに対応した第１乃至第ｎのスイッチと、上位容量アレイと、前記入力デジタルコードの前記下位複数ビットにより直接制御される下位容量アレイとを備え、
　前記上位容量アレイは、前記第１乃至前記第ｎのスイッチに対応した第１乃至第ｎの容量を有し、前記第１乃至前記第ｎのスイッチの各々は、前記サーモメーターデコーダから前記第１乃至前記第ｎの出力ビットのうちの対応するビットを受けて、対応するビットが論理“１”である場合に、前記第１乃至前記第ｎの容量のうちの対応する容量に所定の電圧を与え、前記対応するビットが論理“０”である場合に、前記第１乃至前記第ｎの容量のうちの前記対応する容量を接地するものである容量アレイ型Ｄ／Ａコンバータにおいて、
　前記第１乃至前記第ｎの容量は、順次、中央から左右方向に左右対称に、前記上位容量アレイの主領域に配置されていることを特徴とする容量アレイ型Ｄ／Ａコンバータ。」
　
２．引用例
（１）原査定の拒絶の理由に引用された特開平４−１５２７１５号公報（以下、「引用例１」という。）には、図面と共に次の記載がある。
　「第８図（審決注：「第９図」の誤り）は従来の容量アレイを用いたディジタル・アナログ変換器の構成を示す回路図である。容量Ｃの一端はセレクトスイッチＳＷ１〜ｎと接続されている。このセレクトスイッチＳＷ１〜ｎは、入力コードＤｉｎが供給されるデコーダ８１（審決注：「９１」の誤り。以下、同じ。）の制御で所定電位Ｖｒと接地電位ＧＮＤとが選択されるように構成されている。容量Ｃの他端はそれぞれ出力Ｖｏｕｔに接続されている。また、スイッチＳＷ０の一端は接地電位ＧＮＤに他端は出力Ｖｏｕｔに接続されている。
　上記回路の動作について説明する。まず、セレクトスイッチＳＷ１〜ｎ及びスイッチＳＷ０が接地電位ＧＮＤに接続され、すべての容量Ｃが放電される。
　次にＳＷ０がオフし、セレクトスイッチＳＷ１〜ｎのうちデコーダ８１で選択されたｘ個がＶｒに接続される。これにより、
　（ｎ−ｘ）ＣＶｏｕｔ　＝　ｘＣ（Ｖｒ−Ｖｏｕｔ）
　　　　　　　Ｖｏｕｔ　＝　ｘ／ｎＶｒ　　…（１）
となり、選択された容量に比例した出力電圧を得る。
　このような構成では、デコーダ８１は単純なロジックであり、入力コードＤｉｎが同じであれば選択される容量も常に同じとなり、変換特性が保てるという利点がある。
　しかしながら、各容量値がばらついた場合、それが変換特性にそのまま現れ、直線性が悪くなる。よって、高精度なディジタル・アナログ変換器を得ることが困難となる。特に単体ＬＳＩで実現する場合にはばらつきを抑えるのに限界があり、問題となる。
　（発明が解決しようとする課題）
　このように、従来では容量素子アレイの各容量値がばらついた場合、それが変換特性にそのまま現れ、直線性が悪くなり、高精度なディジタル・アナログ変換器を得ることが困難となるという欠点がある。」（１頁下段右７行〜２頁上段右３行）
　
　以上の記載および対応する図面第９図の記載によれば、デコーダ９１は、入力コードＤｉｎをデコードしてセレクトスイッチＳＷ１〜ｎを制御するから、セレクトスイッチＳＷ１〜ｎに対応したｎ個の出力信号を出力するといえるものであり、容量アレイは、一端がセレクトスイッチＳＷ１〜ｎに接続された容量Ｃを有するから、セレクトスイッチＳＷ１〜ｎに対応したｎ個の容量を有する。また、各スイッチＳＷ１〜ｎは、デコーダの制御で所定電位Ｖｒと接地電位ＧＮＤとを切り換え、デコーダにより選択された場合に各容量Ｃの一端を所定電位Ｖｒに接続するから、対応するデコーダ出力が論理“１”である場合に対応する容量に所定の電圧Ｖｒを与え、対応するデコーダ出力が論理“０”である場合に対応する容量を接地するものであるといえる。
　したがって、引用例１には、「入力コードをデコードし、第１乃至第ｎの出力ビットを有する出力信号を出力するデコーダと、前記デコーダの前記第１乃至第ｎの出力ビットに対応した第１乃至第ｎのスイッチと、容量アレイとを備え、前記容量アレイは、前記第１乃至第ｎのスイッチに対応した第１乃至第ｎの容量を有し、前記第１乃至第ｎのスイッチの各々は、前記デコーダから前記第１乃至第ｎの出力ビットのうちの対応するビットを受けて、対応するビットが論理“１”である場合に、前記第１乃至第ｎの容量のうちの対応する容量に所定の電圧を与え、前記対応するビットが論理“０”である場合に、前記第１乃至第ｎの容量のうちの前記対応する容量を接地するものである容量アレイ型Ｄ／Ａコンバータ。」（以下、「引用発明１」という。）が記載されている。
　
（２）同じく、原査定の拒絶の理由に引用された特開平８−３３０９６６号公報（以下、「引用例２」という。）には、図面と共に次の記載がある。
　「【００２０】例えば、電流セルブロックが半導体チップの端部に配置された場合、一列に配列された電流セル間の出力電流特性にばらつきが生ずるとすれば、必ず傾斜状のばらつきとなる。例えば、図１２に示すように、電流セルブロックが一列に配列された７個の電流セル１，２，３，４，５，６および７から構成され、これらの中で中央に配置された電流セル４の出力電流特性が±０であると仮定すれば、一端側に配列される電流セル１，２および３は傾斜状にプラスの出力電流特性を有し、最端部の電流セル１においてそのプラスの出力電流特性は最大となる。一方、他端側に配列される電流セル５，６および７は傾斜状にマイナスの出力電流特性を有し、最端部の電流セル７においてそのマイナスの出力電流特性は最大となる。
【００２１】以下に、３ビットのディジタル信号を分解能８ＬＳＢのアナログ信号に変換する場合を例に挙げて、この問題点をさらに具体的に説明する。なお、３ビットのディジタル信号を分解能８ＬＳＢのアナログ信号に変換するためには、即ち、０〜７の電圧レベルを有するアナログ出力信号を得るためには、７個の電流セル１，２，３，４，５，６および７が必要であり、これらの電流セル１〜７間には傾斜状のばらつきが存在するものとして説明を行う。
【００２２】ここで、図１３（ａ），（ｂ）および（ｃ）は、それぞれ一端側から他端側に（または他端側から一端側に）順次に電流セルをオン状態にする順番を示す模式図、中央部から両端部に（または端部から中央部に）交互に電流セルをオン状態にする順番を示す模式図、およびランダムに電流セルをオン状態にする順番を示す模式図である。なお、図１３（ｂ）に示す方式は、特開平１−１１５２２３号公報によるディジタル−アナログ変換器において開示された方式である。
【００２３】また、図１４（ａ），（ｂ）および（ｃ）は、それぞれ図１３（ａ），（ｂ）および（ｃ）に示す順番に電流セルをオン状態にした場合の出力電流特性図である。なお、図１４（ａ），（ｂ）および（ｃ）において、オン状態にされた電流セルには○印が付されている。また、図１４（ａ），（ｂ）および（ｃ）の全ての場合において、ディジタルコード０の時は全ての電流セル１〜７はオフ状態であり、出力電流特性の合計は当然±０である。
【００２４】まず、図１３（ａ）および図１４（ａ）に示すように、ディジタルコード１，２，３，４，５，６および７の時に、それぞれ電流セル７，６，５，４，３，２および１をオン状態にした場合、ディジタルコード１の時は電流セル７がオン状態となるため、出力電流特性の合計は−３となり、以下同様に、ディジタルコード２，３，４，５，６および７の時の出力電流特性の合計は、それぞれ−５，−６，−６，−５，−３および±０となる。
【００２５】このように、一端側から他端側に順番に電流セル１〜７をオン状態にした場合、出力電流特性の合計は、ディジタルコード７の時に±０となるが、これ以外の時にマイナス側に偏ってしまうことが判る。また、図示していないが、他端側から一端側に順番に電流セル１〜７をオン状態にした場合、出力電流特性の合計は、ディジタルコード７の時に±０となるが、これ以外の時にプラス側に偏ってしまう。
【００２６】次に、図１３（ｂ）および図１４（ｂ）に示すように、ディジタルコード１，２，３，４，５，６および７の時に、それぞれ電流セル４，３，５，２，６，１および７をオン状態にした場合、ディジタルコード１の時は電流セル４がオン状態となるため、出力電流特性の合計は±０となり、以下同様に、ディジタルコード２，３，４，５，６および７の時の出力電流特性の合計は、それぞれ＋１，±０，＋２，±０，＋３および±０となる。
【００２７】このように、中央部から両端部に交互に電流セル１〜７をオン状態にした場合、出力電流特性の合計は、ディジタルコード１，３，５および７の時に±０となるが、ディジタルコード２，４および６の時にプラス側に偏ってしまうことが判る。」（４頁６欄２４行〜５頁７欄４５行）
　
　上記記載の電流セル型Ｄ／Ａコンバータは、３ビットのデジタル信号をデコードして７個の電流セルを選択するものであって、一列に配列された７個の電流セル１，２，３，４，５，６，７から構成される電流セルブロックを備え、電流セルブロックは、中央に配置された電流セル４の出力特性を±０とした場合、一端側にプラス、他端側にマイナスの傾斜状の出力電流特性を有するものであり、３ビットで表されるデジタルコードが１，２，３，４，５，６および７の時、それぞれ電流セル４，３，５，２，６，１および７を順次追加してオン状態にする、すなわち、中央部から両端部に交互に電流セル１〜７をオン状態にすることにより（図１３（ｂ）、図１４（ｂ））、出力電流特性の合計は、±０，＋１，±０，＋２，±０，＋３および±０となり、偶数のデジタルコードの時にプラス側に偏るものの、奇数のデジタルコードの時に±０とすることができるものである。
　そうすると、引用例２の電流セルブロックは、配列方向を左右方向とした場合、左右対称に配列されていることは明らかであるから、上記の「３ビット」を一般化して「ｍビット」とした場合、引用例２には、「ｍビットのデジタル信号をデコードして第１乃至第ｎ（但し、ｎ＝２ｍ−１）電流セルを選択する電流セル型Ｄ／Ａコンバータにおいて、一列に配列されたｎ個の電流セルから構成される電流セルブロックを備え、前記電流セルブロックにおいて、前記第１乃至前記第ｎの電流セルは、順次、中央から左右方向に左右対称に配置されている電流セル型Ｄ／Ａコンバータ。」（以下、「引用発明２」という。）が記載されている。
　
（３）同じく、原査定の拒絶の理由に引用された特開平５−１９１２８９号公報（以下、「引用例３」という。）には、図面と共に次の記載がある。
　「【００１４】図１は、本発明の一実施例を示すブロック図であり、上述した如き構成の電流加算方式Ｄ／Ａコンバータに適用した例を示す。なお、本実施例では、簡単のため、例えば８ビットのＤ／Ａコンバータの例を示す。図において、８ビットに対応して６４個の定電流源セル１がマトリクス状に配置されている。
【００１５】一方、ディジタル入力信号の上位６ビットは、３ビットずつデコーダ２，３でデコードされ、さらにそのデコード出力がラッチ回路４，５でラッチされ、６４個の定電流源セル１のスイッチングを行う。また、下位２ビットはラッチ回路６でラッチされ、それぞれ定電流源セル１の電流量の１／２と１／４の重み付けをされたセルを直接スイッチングする。」（２頁２欄４４行〜３頁３欄６行）
　
　Ｄ／Ａコンバータのビット数８およびその上位ビット数６を一般化すれば、引用例３には、「入力デジタルコードの上位ｍビットと前記入力デジタルコードの前記上位ｍビットを除いた下位複数ビットとを分割して処理する電流セルアレイ型Ｄ／Ａコンバータであって、前記入力デジタルコードの前記上位ｍビットである第１乃至第ｍ（但し、ｍは２以上の整数）の入力ビットを有するデコーダ入力信号をデコードするデコーダと、前記デコーダの出力ビットに対応した上位電流セル容量アレイと、前記入力デジタルコードの前記下位複数ビットにより直接制御される重み付けされた下位電流セルを備えた電流セルアレイ型Ｄ／Ａコンバータ。」が記載されているといえる。
　
（４）同じく、原査定の拒絶の理由に引用された特開平５−９５２８９号公報（以下、「引用例４」という。）には、図面と共に次の記載がある。
　「【０１６８】図３２は、多ビット用簡略型ＤＡ変換器の構成を概略的に示す。入力信号のビット数が増加すると、図１４、図２４に示すような電流スイッチセルアレイを分割した構成によっても電流スイッチセルの素子数は増大する。
【０１６９】本構成は、さらに電流スイッチセルの素子数を減少させるのに有効な構成を示す。
【０１７０】多ビット入力信号は、所定ビット数の２組の入力信号に分離され、それぞれラッチ回路５２、５５に供給される。ラッチ回路５２、５５は入力信号をデコーダ回路５３、５６に供給し、デコードされたアドレス信号をラッチ回路５４、５７に供給する。
【０１７１】この際、ラッチ回路５４、５７は、所定ビット数の下位ビットを上位ビットとは分離して重み付き電流源５９に供給する。２入力電流スイッチセルアレイ５８は、所定ビット数の入力信号に対応するＸアドレス信号、Ｙアドレス信号を受け、前述の構成と同様、入力信号に対応した電流を供給する。
【０１７２】ここで、２入力電流スイッチセルアレイ５８の１つの電流スイッチセルが供給する電流をｉとする。
【０１７３】重み付き電流源５９は、複数の下位ビットに対応する電流を分担するもので、たとえば電流スイッチセルアレイ５８の電流スイッチセルが供給する電流ｉの１／２、１／４、１／８を単位とする電流を選択的に供給する。すなわち、重み付き電流源５９は、入力信号のうち下位３ビット分を３つの電流源によって表現する。このように、２進数に合わせて、２進的に変化する電流源を設けると、ビット数と１：１に対応した電流源により必要な電流を供給できる。
【０１７４】このように、重み付き電流源によって電流スイッチセルアレイの単位電流の（１／２）n の電流を供給することにより、電流スイッチセルアレイのセル数を制限し、かつ多ビットの入力信号をＤＡ変換することが可能となる。重み付き電流源５９が３種類の電流源を備える場合を図示したが、重み付き電流源の数は３に限らない。」（１０頁１８欄１２〜４８行）
　
　Ｄ／Ａコンバータのビット数を上記（３）と同様に一般化すれば、引用例４には、「入力デジタルコードの上位ｍビットと前記入力デジタルコードの前記上位ｍビットを除いた下位複数ビットとを分割して処理する電流セルアレイ型Ｄ／Ａコンバータであって、前記入力デジタルコードの前記上位ｍビットである第１乃至第ｍ（但し、ｍは２以上の整数）の入力ビットを有するデコーダ入力信号をデコードするデコーダと、前記デコーダの出力ビットに対応した上位電流セルアレイと、前記入力デジタルコードの前記下位複数ビットにより直接制御される重み付けされた下位電流セルを備えることにより、入力デジタルコードのビット数が増加しても電流セルアレイのセル数の増加を制限することができる電流セルアレイ型Ｄ／Ａコンバータ。」が記載されているといえる。
　
３．対比・判断
　本願発明１と引用発明１とを対比する。本願発明１の「サーモメータデコーダ」と引用発明１のデコーダは、「入力コードをデコードし、第１乃至第ｎの出力ビットを有する出力信号を出力するデコーダ」である点で共通するから、本願発明１と引用発明１とは、「入力コードをデコードし、第１乃至第ｎの出力ビットを有する出力信号を出力するデコーダと、前記デコーダの前記第１乃至第ｎの出力ビットに対応した第１乃至第ｎのスイッチと、容量アレイとを備え、前記容量アレイは、前記第１乃至第ｎのスイッチに対応した第１乃至第ｎの容量を有し、前記第１乃至第ｎのスイッチの各々は、前記デコーダから前記第１乃至第ｎの出力ビットのうちの対応するビットを受けて、対応するビットが論理“１”である場合に、前記第１乃至第ｎの容量のうちの対応する容量に所定の電圧を与え、前記対応するビットが論理“０”である場合に、前記第１乃至第ｎの容量のうちの前記対応する容量を接地するものである容量アレイ型Ｄ／Ａコンバータ。」である点で共通し、次の点で相違する。
（相違点１）
　本願発明１では、デコーダが、「第１乃至第ｍ（但し、ｍは２以上の整数）の入力ビットを有するデコーダ入力信号をサーモメーターデコードし、第１乃至第ｎ（但し、ｎ＝２ｍ−１）の出力ビットを有する出力信号を出力するサーモメーターデコーダ」であるのに対し、引用発明１では、この点の明示がない点。
（相違点２）
　本願発明１では、「入力デジタルコードの上位ｍビットと前記入力デジタルコードの前記上位ｍビットを除いた下位複数ビットとを分割して処理する容量アレイ型Ｄ／Ａコンバータであって、前記入力デジタルコードの前記上位ｍビットである第１乃至第ｍ（但し、ｍは２以上の整数）の入力ビット」をデコードするとともに、「上位容量アレイと、前記入力デジタルコードの前記下位複数ビットにより直接制御される下位容量アレイとを備え」るのに対し、引用発明１では、入力コードを上位ビットと下位ビットに分けることなくデコードするとともに、上位容量アレイに対応する一つの容量アレイを備えるのみで、下位容量アレイに対応する構成を備えていない点。
（相違点３）
　本願発明１では、「前記第１乃至前記第ｎの容量は、順次、中央から左右方向に左右対称に、前記上位容量アレイの主領域に配置されている」のに対し、引用発明１では、容量アレイの構成は明示されていない点。
　
　上記相違点について検討する。
（相違点１について）
　Ｄ／Ａコンバータにおいて、第１乃至第ｍ（但し、ｍは２以上の整数）の入力ビットを有するデコーダ入力信号をサーモメーターデコードし、第１乃至第ｎ（但し、ｎ＝２ｍ−１）の出力ビットを有する出力信号を出力するサーモメーターデコーダを設けて電流源や容量素子等の単位セルを制御することは、本件明細書に従来技術として開示された特開平１１−１６３７２８号公報、特開平１１−２４３３３９号公報に記載されるほか、特開昭６１−８８６１９号公報、特開平１−１１５２２３号公報、特開２０００−７８０１５号公報に記載されるように周知であるから、デコーダおよび容量アレイを備えた引用発明１においても、該デコーダを、「第１乃至第ｍ（但し、ｍは２以上の整数）の入力ビットを有するデコーダ入力信号をサーモメーターデコードし、第１乃至第ｎ（但し、ｎ＝２ｍ−１）の出力ビットを有する出力信号を出力するサーモメーターデコーダ」として、サーモメーターデコーダの第１乃至第ｎ出力ビットにより第１乃至第ｎのスイッチを制御することは、当業者が容易に想到し得ることである。
（相違点２について）
　引用例３および引用例４に記載されるように、「入力デジタルコードの上位ｍビットと前記入力デジタルコードの前記上位ｍビットを除いた下位複数ビットとを分割して処理する電流セルアレイ型Ｄ／Ａコンバータであって、前記入力デジタルコードの前記上位ｍビットである第１乃至第ｍ（但し、ｍは２以上の整数）の入力ビットを有するデコーダ入力信号をデコードするデコーダと、前記デコーダの出力ビットに対応した上位電流セルアレイと、前記入力デジタルコードの前記下位複数ビットにより直接制御される重み付けされた下位電流セルを備えた電流セルアレイ型Ｄ／Ａコンバータ。」は周知であり、これは、引用例４に記載されるように、入力デジタルコードのビット数が増大してもセル数の増加を制限することができるものである。引用発明１と該周知技術は、デコーダと単位セルを備えたＤ／Ａコンバートである点で共通し、引用発明１においても、入力コードが多ビットとなる場合が十分に想定され、この場合、入力コードを全てデコーダに入力してデコーダの出力で各容量を制御する構成とすれば容量の個数が増加することは明らかであるから、引用発明１に、該周知技術の思想を適用し、入力デジタルコードの上位ｍビットと前記入力デジタルコードの前記上位ｍビットを除いた下位複数ビットとを分割して処理する容量アレイ型Ｄ／Ａコンバータとして、前記入力デジタルコードの前記上位ｍビットをデコードするとともに、前記入力デジタルコードの前記下位複数ビットにより直接制御される下位容量を備え、該下位容量をアレイ化して、相違点２に係る本願発明１の構成を得ることは当業者が容易に想到し得ることである。
（相違点３について）
　引用例２には、上記のように、「ｍビットのデジタル信号をデコードして第１乃至第ｎ（但し、ｎ＝２ｍ−１）電流セルを選択する電流セル型Ｄ／Ａコンバータにおいて、一列に配列されたｎ個の電流セルから構成される電流セルブロックを備え、前記第１乃至前記第ｎの電流セルは、順次、中央から左右方向に左右対称に配置されている電流セル型Ｄ／Ａコンバータ。」（引用発明２）が記載されており、明確な記載はないものの、その図面図１４（ｂ）から、引用発明２においてもサーモメーターコード化が行われていることは明らかである。また、上記したように、デジタルコードの偶数時にプラス側の偏りが生じるものの、奇数時には±０の出力特性が得られるから、その図面図１３（ａ）、図１４（ａ）のものに比較して直線性が改善されていることは明らかである。
　引用発明１には、容量セルの各容量の値がばらついた場合に直線性が悪化するという課題が存在するから、その容量アレイにおける各容量の配置構成として、引用発明２の電流セルブロックにおける電流セルの配置構成を採用し、ｎ個の容量が一列に配列された容量アレイとして、前記第１乃至前記第ｎの容量セルを、順次、中央から左右方向に左右対称に、容量アレイの主領域に配置することは当業者が容易に想到し得ることであり、引用発明２の電流型Ｄ／Ａコンバータに関する技術事項を、引用発明１の容量アレイ型Ｄ／Ａコンバータに関する技術事項として採用することに何ら阻害要因は認められない。
　
　また、本願発明１の効果も引用発明１、２及び周知技術から当業者が予測し得る範囲のものである。
　
４．むすび
　以上のとおり、本願発明は、引用発明１、２及び周知技術に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　
　よって、結論のとおり審決する。