【事件の表示】
　平成　８年特許願第３３６５２９号「半導体記憶装置」拒絶査定不服審判事件〔平成１０年　６月３０日出願公開、特開平１０−１７７７９７〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１．手続の経緯
　本願は、平成８年１２月１７日の出願であって、平成１４年８月２７日付けの拒絶の理由の通知に対して、その指定された期間内である、平成１４年１１月５日付けで意見書及び手続補正書を提出したが、平成１５年２月７日付けで拒絶の査定を受けたものであり、この査定を不服として、平成１５年３月１４日付けで審判を請求し、平成１５年４月１４日付けで手続補正がなされたものである。
　
第２．補正却下の決定
　平成１５年４月１４日付けの手続補正について、以下のとおり決定する。
　
［補正却下の決定の結論］
　平成１５年４月１４日付けの手続補正を却下する。
　
［理由］
１．平成１５年４月１４日付けの手続補正の内容
　平成１５年４月１４日付けの手続補正（以下、「本件補正」という。）は、特許請求の範囲を以下のとおり補正するものである。
　
【請求項１】　電気的書き替え可能なメモリセルがマトリックス状に配置されたメモリセルアレイと、
　メモリセルのゲート電極でありメモリセルの選択信号線となるワード線と、
　メモリセルとデータの授受を行うビット線と
　を各々有する３個以上のサブセルアレイを具備する半導体記憶装置において、
　書き込みに際して、少なくとも１つの非選択の前記サブセルアレイと少なくとも１つが隣接するようにして、前記データのサイズに応じた数の複数の
任意の
【請求項２】　電気的書き替え可能なメモリセルがマトリックス状に配置されたメモリセルアレイと、
　メモリセルのゲート電極でありメモリセルの選択信号線となるワード線と
　メモリセルとデータの授受を行うビット線と
　を各々有するｎ個（ｎは３以上の自然数）のサブセルアレイを具備する半導体記憶装置において、
　書き込みに際して、前記データのサイズに応じた２個以上（ｎ−１）個以下の数の
任意の
　ことを特徴とする半導体記憶装置。
【請求項３】　消去に際して、複数の前記サブセルアレイが同時に選択され、選択された少なくとも１つの前記サブセルアレイは、少なくとも１つの非選択の前記サブセルアレイと隣接する
　ことを特徴とする請求項１または２記載の半導体記憶装置。
【請求項４】　前記サブセルアレイは、複数のＮＡＮＤ型セルを含んでなる
　ことを特徴とする請求項１乃至３いずれか１項記載の半導体記憶装置。
　
（なお、補正箇所を示すためにアンダーラインを付した。）
　
２．本件補正の適否
　本件補正は、請求項１、２に記載された「書き込みに際して、前記データのサイズに応じた２個以上（ｎ−１）個以下の数の前記サブセルアレイが同時に選択される」を「書き込みに際して、前記データのサイズに応じた２個以上（ｎ−１）個以下の数の
任意の
　
【００６０】例えば１つのサブセルアレイＡに含まれるメモリセルページ１Ａ　を同時に選択する場合には、図１に示すように読み出し、書き込みのページサイズは２５６バイトである。一方サブセルアレイＡ、Ｂに含まれるメモリセルページ１Ａ　、１Ｂを同時に選択し、サブセルアレイＣ、Ｄに含まれるメモリセルページ１Ｃ　、１Ｄを同時に選択する場合には、読み出し、書き込みのページサイズは５１２バイトである。
【００６１】このほかサブセルアレイＡ、Ｂ、Ｃに含まれるメモリセルページ１Ａ　、１Ｂ　、１Ｃ　を同時に選択してページサイズを７６８バイトにすることもできるし、サブセルアレイＡ、Ｂ、Ｃ、Ｄに含まれるメモリセルページ１Ａ　、１Ｂ　、１Ｃ　、１Ｄを同時に選択して、ページサイズを１０２４バイトにすることもできる。
【０１０６】上記第４の実施の形態では、複数のサブセルアレイを同時に選択する場合には、同一ブロック内の同一ページ、例えばＰ１０００Ａ　、Ｐ１０００Ｂ　、Ｐ１０００Ｃ　、Ｐ１０００Ｄ　が選択されるが、異なるページのメモリセルが選択されてもよい。すなわちＰ１０００Ａ　、Ｐ１５００Ｂ　、Ｐ１８００Ｃ　、Ｐ２０００Ｄ　が同時に選択されてもよい。また図１５のようにＰ１００１Ｂ　、Ｐ１００１Ｃ　、Ｐ１００１Ｄ　、Ｐ１０００Ａ　が選択されてもよい。
【０１０７】このように、同時に選択するブロックの組み合わせ方は大いに任意性を有する。
　
　しかし、これらの記載は、書き込みに際して、同時に選択するブロック（各サブセルアレイは５１２ブロックで構成され、１ブロックは１６ページ（１６本の制御ゲート）で構成される。）の組み合わせ方が任意であることを説明しているだけであり、サブセルアレイの組み合わせ方が任意であることは説明していない。
　また、願書に最初に添付した明細書、特許請求の範囲又は図面の他の記載にも、書き込みに際して、同時に選択するサブセルアレイの組み合わせ方が任意であることを示唆する記載もない。
　したがって、当該補正事項は、願書に最初に添付した明細書、特許請求の範囲又は図面に記載した事項の範囲内においてしたものとはいえない。
　
３．むすび
　以上のとおり、本件補正は、特許法第１７条の２第３項の規定に違反するものであるから、同法第１５９条第１項において読み替えて準用する特許法第５３条第１項の規定により却下されるべきものである。
　
第３．本願発明について
１．本願発明
　平成１５年４月１４日付けの手続補正は上記のとおり却下されたので、本願の請求項２に係る発明（以下、同項記載の発明を「本願発明」という。）は、平成１４年１１月５日付け手続補正書の特許請求の範囲の請求項２に記載された事項により特定される、以下のとおりのものである。
　
【請求項２】　電気的書き替え可能なメモリセルがマトリックス状に配置されたメモリセルアレイと、
　メモリセルのゲート電極でありメモリセルの選択信号線となるワード線と
　メモリセルとデータの授受を行うビット線と
　を各々有するｎ個（ｎは３以上の自然数）のサブセルアレイを具備する半導体記憶装置において、
　書き込みに際して、前記データのサイズに応じた２個以上（ｎ−１）個以下の数の前記サブセルアレイが同時に選択される
　ことを特徴とする半導体記憶装置。
　
２．刊行物記載発明
　原査定の拒絶の理由に引用された特開昭６３−２８２９９５号公報（昭和６３年１１月１８日出願公開。以下、「刊行物１」という。）には、ブロックアクセスメモリに関して、図面と共に、以下の事項が記載されている。
　
（ａ）「［作用］
　この発明に係るブロックアクセスメモリにおいては、ビット長指定信号とブロック指定信号とに応答して第１の記憶手段の１つまたは複数個を順次入力または出力回路に接続し１ビットずつシリアルに入力または出力回路とデータ転送を行なうので、ビット長指定信号が有するビット長からなるシリアルデータが読出または書込されることになり、ブロックサイズ（ビット数）を基本ブロックサイズ（基本ビット数）の１倍、２倍、４倍等自由に目的に応じて選択することが可能となる。」（第３頁右下欄第７行〜同欄第１７行）
　
（ｂ）「第１図の実施例においてはメモリセルアレイが２５６行×２５６列の場合が示され、かつメモリセルアレイが各々が６４ビットからなるブロックサイズを有する基本ブロックＩ、ＩＩ、ＩＩＩおよびＩＶに分割された場合が一例として示される。ブロックＩ〜ＩＶの各々は、行および列状に配列され各々が情報を記憶するメモリセル４と、行デコーダ１出力に応答して活性化され、メモリセルの１行を選択するワード線２と、選択されたワード線に接続されるメモリセルが有する情報が伝達される複数のビット線（第１図では６４本）３と、ビット線３の各々の情報を検知増幅するセンスアンプ５ａ〜５ｄが設けられる。また各メモリブロックＩ〜ＩＶに対応してセンスアンプ５ａ〜５ｄの各々の出力をクロック信号Φ２０に応答して同時に受け、クロック信号Φ１、Φ２に応答して順次転送する入力部と出力部とが接続されてループを構成するプリセット可能な６４ビットのシフトレジスタ６ａ〜６ｄと、制御信号Ｃ１〜Ｃ４の各々をそのゲートに受けてオン状態となり、対応する６４ビットシフトレジスタ６ａ〜６ｅの各々からの情報をＩ／Ｏ線上へ伝達するためのスイッチングトランジスタ７ａ、７ｂ、７ｃ、７ｄと、Ｉ／Ｏ線上の情報を順次出力するデータ出力バッファ９とが設けられる。」（第４頁左上欄第４行〜同頁右上欄第８行）
　
（ｃ）「所望のシリアルデータビット長を与えるための制御信号Ｃ１〜Ｃ４を発生するための回路経路は、外部アドレスＡ８、Ａ９をデコードしてブロック選択信号Ｓ１、Ｓ２、Ｓ３およびＳ４を発生するブロックデコーダ１２と、クロック信号Φ２０に応答してブロック選択信号Ｓ１〜Ｓ４をそれぞれ伝達するスイッチトランジスタ２１−１〜２１−４と、スイッチトランジスタ２１−１〜２１−４からのブロック選択信号Ｓ１〜Ｓ４をそれぞれの入力部に受け、互いに直列に接続される４段のシフトレジスタ１１−１〜１１−４からなるループ長（ステージ数）可変のシフトレジスタ１１とから構成される。シフトレジスタ１１−１とシフトレジスタ１１−２との間にはクロック信号Φ１２に応答してオン状態となるスイッチングトランジスタ２０−１が設けられる。シフトレジスタ１１−２とシフトレジスタ１１−３との間にはクロック信号Φ１４に応答してオン状態となるスイッチングトランジスタ２０−２が設けられる。シフトレジスタ１１−３とシフトレジスタ１１−４との間にはクロック信号Φ１２に応答してオン状態となるスイッチングトランジスタ２０−３が設けられる。シフトレジスタ１１−４の出力部とシフトレジスタ１１−１の入力部との間にはクロック信号Φ１４に応答してオン状態となるスイッチングトランジスタ２０−４が設けられる。またシフトレジスタ１１−１〜１１−４の各々にはその出力部と入力部とをクロック信号Φ１１に応答して接続するスイッチングトランジスタ２０−５、２０−６、２０−７および２０−８がそれぞれ設けられる。シフトレジスタ１１−２の出力部とシフトレジスタ１１−１との入力部との間にはクロック信号Φ１３に応答してオン状態となるスイッチングトランジスタ２０−９が設けられる。シフトレジスタ１１−４の出力部とシフトレジスタ１１−３の入力部との間にはクロック信号Φ１３に応答してオン状態となるスイッチングトランジスタ２０−１０が設けられる。」（第４頁右上欄第９行〜同頁右下欄第６行）
　
（ｄ）「上述の構成によりシフトレジスタ１１は、１つのブロックのデータがＩ／Ｏ線上に伝達されている場合には少なくとも活性状態となるクロック信号Φ１０と、ブロックサイズ（ビット数）指定信号に応答して発生されるクロック信号Φ１１〜Φ１４との組合わせでループ長が１、２、４から選べる構成となっている。さらに各シフトレジスタ１１−１〜１１−４は、外部アドレスＡ８、Ａ９の組合わせで１つが高レベルとなるブロック選択信号Ｓ１〜Ｓ４がプリセットされる構成となっている。」（第４頁右下欄第６行〜同欄第１６行）
　
（ｅ）「第４図はブロックサイズ（ビット長）を６４ビットに選んだ場合の情報の読出動作を示す波形図である。以下、第１ないし第４図を参照して６４ビットのシリアル情報読出動作について説明する。まず従来と同様にして、外部アドレスＡ０〜Ａ７に応答して行デコーダ１により１本のワード線が選択され、選択されたワード線ＷＬが活性状態となり高レベルとなる。この選択されたワード線ＷＬはブロックＩ〜ＩＶに共有されているため、各ブロックＩ〜ＩＶにおいてワード線ＷＬにつながるメモリセルが有する情報がビット線３（ＢＬ（／ＢＬ））上に伝達される。次にセンスアンプ活性化信号／ＳＥが活性状態となり低レベルとなると各ブロックＩ〜ＩＶのセンスアンプ５ａ〜５ｄがすべて活性状態となり、選択されたメモリセルの有する情報が伝達されたビット線ＢＬ（／ＢＬ）上の電位が対をなすビット線／ＢＬ（またはＢＬ）と差動増幅され、選択されたメモリセルの有する情報に応じてビット線ＢＬの電位が高レベルまたは低レベルに確定する。次にクロック信号Φ２０が立ち上がりセンスアンプ５ａ〜５ｄが有する情報がそれぞれ６４ビットのシフトレジスタ６ａ〜６ｄの各ステージの入力部へ伝達される。ここで、外部から与えられるブロックサイズ指定信号（この場合６４ビット指定）に応答してクロック信号Φ１２、Φ１３およびΦ１４が低レベルに固定されている。一方、外部アドレスＡ８、Ａ９に基づいてブロックデコーダ１２によりブロックされたブロック選択信号Ｓ１〜Ｓ４がクロック信号Φ２０に応答して第２のシフトレジスタ１１の各ステージの入力部へ伝送され、各シフトレジスタ１１−１〜１１−４がそれぞれプリセットされる。次にクロック信号Φ１０が高レベルに立ち上がると、各シフトレジスタ１１−１〜１１−４の各々は入力部に与えられたブロック選択信号Ｓ１〜Ｓ４をそれぞれ制御信号Ｃ１〜Ｃ４として出力する。このとき外部アドレスＡ８、Ａ９の組合わせによりブロック選択信号Ｓ１〜Ｓ４のうちのいずれか１つのみが高レベルとなり他の３つは低レベルであるため、制御信号Ｃ１〜Ｃ４のうちの対応する１つのみが高レベルとなり他の３つが低レベルとなる。これによりスイッチングトランジスタ７ａ〜７ｄのいずれかがオン状態となり、選択されたブロックのシフトレジスタがＩ／Ｏ線に接続されると、クロック信号Φ１０に応答して発生されるクロック信号Φ１、Φ２に同期して順次１ビットずつ選択されたシフトレジスタから１１０線へシリアルに転送され、データ出力バッファ９を介して６４ビットのシリアルデータＤＯＵＴとして出力される。」（第５頁左上欄第１６行〜同頁右下欄第４行）
　
（ｆ）「第５図はブロックサイズを１２８ビットに選択したときの読出動作を示す波形図である。このとき、まず外部からブロックサイズ指定信号を与えブロックサイズを１２８ビットに指定し、クロック信号Φ１１およびΦ１４を低レベルに固定する。外部アドレスＡ０〜Ａ７により１本のワード線が選択され、その後６４ビットのシフトレジスタ６ａ〜６ｄにそれぞれ情報が転送されるまでは上述のブロックサイズを６４ビットとした場合と同様である。
　次に、外部アドレスＡ８、Ａ９の組合わせによりブロックＩ〜ＩＶのいずれかが選択される。次にクロック信号Φ１０が高レベルとなると、ブロック選択信号Ｓ１〜Ｓ４のいずれかの高レベルに応答して制御信号Ｃ１〜Ｃ４のいずれかが高レベルとなる（ここでは制御信号ＣＩ、Ｃ３のいずれかが高レベルとなる状態が示される）。次にこれに応答して選択されたブロックの６４ビットシフトレジスタの情報がオン状態となったスイッチングトランジスタを介してクロック信号Φ１、Φ２により順次Ｉ／Ｏバス上へ伝送され、出力バッファ９を介して順次読出される。」（第６頁左上欄第５行〜同頁右上欄第６行）
　
（ｇ）「次に１つのブロックの６４ビットシフトレジスタからの６４ビットがＩ／Ｏバス上へ転送されるとクロック信号Φ１０が低レベル、クロック信号Φ１２、Φ１３が高レベルとなり、シフトレジスタ１１−１出力がシフトレジスタ１１−２入力へ伝達されかつシフトレジスタ１１−３出力がシフトレジスタ１１−４入力へ伝達される。また、同時にシフトレジスタ１１−２出力がシフトレジスタ１１−１入力へ転送され、かつシフトレジスタ１１−４出力がシフトレジスタ１１−３入力へ転送される。次にクロック信号Φ１０が高レベルとなると、シフトレジスタ１１−１〜１１−４の各々は入力部に与えられた信号を出力する。これにより隣接するブロック（すなわちブロックＩＩまたはＩＶ）のいずれかのブロックが選択され、制御信号Ｃ２、Ｃ４のいずれかが高状態となってスイッチングトランジスタ７ｂ、７ｄのいずれかがオン状態となり、選択されたブロックの６４ビットの情報が順次出力バッファ９を介してシリアルにクロック信号Φ１、Φ２に同期して読出されることになる。したがって出力バッファ９からは１２８ビットの連続したシリアルデータが得られることになる。
　なお上記第５図の動作波形図においては、ブロックＩまたはＩＩＩが選択され、次に隣接するブロックＩＩまたはＩＶのデータが連続して読出される構成を示したが、これに代えてブロックＩＩまたはＩＶのいずれかが選択され、次にブロックＩＩＩまたはブロック１が選択されることも可能である。この場合は、クロック信号Φ１４を、クロック信号Φ１０の低レベルに同期して高レベルとし、クロック信号Φ１１　、Φ１２、Φ１３を低レベルに固定し、かつシフトレジスタ１１−３出力をシフトレジスタ１１−２入力部へ転送する経路とシフトレジスタ１出力シフトレジスタ１１−４入力へ転送する経路を設ければ可能となる。」（第６頁右上欄第６行〜同頁右下欄第１行）
　
（ｈ）「なお、上記実施例においては、メモリセルアレイが２５６行×２５６列からなる構成について示し、またメモリセルアレイを４つのブロックに分割する場合について説明したが、この発明はこの実施例に限定されず他の構成のメモリセルアレイおよび他の個数の基本ブロックに分割しても上記実施例と同様の効果を得ることができる。」（第７頁右上欄第１８行〜同頁左下欄第４行）
　
（ｉ）「また、上記実施例ではデータ読出動作について説明したが、データ書込時においてもデータ出力バッファをデータ入力バッファに置換えればデータの流れが逆になるだけで同様のタイミングでシリアルデータ書込を行なうことができ、この場合も上記実施例と同様にブロックサイズを可変にすることができる。」（第７頁左下欄第１３行〜同欄第１９行）
　
　以上の記載から、刊行物１には、次の発明（以下、「刊行物１記載発明」という。）が記載されている。
　
　４個の基本ブロックＩ〜ＩＶ（又は、他の個数の基本ブロック）に分割された２５６行×２５６列からなるメモリセルアレイを有し、前記基本ブロックＩ〜ＩＶの各々が、行および列状に配列されて各々が情報を記憶する複数個のメモリセル４と、前記メモリセル４の１行を選択する複数のワード線２と、前記メモリセル４の１列が接続される複数のビット線ＢＬ、／ＢＬと、複数のセンスアンプ５ａ〜５ｄとを備え、前記基本ブロックＩ〜ＩＶ単位でアクセスされるブロックアクセスメモリであって、
　データ読出動作において、外部から与えられるブロックサイズ指定信号に応答して６４ビットに指定した場合には、外部アドレスＡ０〜Ａ７に応答して行デコーダ１により１本のワード線が選択され、選択されたワード線ＷＬはブロックＩ〜ＩＶに共有されているため、各ブロックＩ〜ＩＶにおいてワード線ＷＬにつながるメモリセルが有する情報がビット線３（ＢＬ（／ＢＬ））上に伝達され、次にセンスアンプ活性化信号／ＳＥが活性状態となり低レベルとなると各ブロックＩ〜ＩＶのセンスアンプ５ａ〜５ｄがすべて活性状態となり、選択されたメモリセルの有する情報が伝達されたビット線ＢＬ（／ＢＬ）上の電位が対をなすビット線／ＢＬ（またはＢＬ）と差動増幅され、選択されたメモリセルの有する情報に応じてビット線ＢＬの電位が高レベルまたは低レベルに確定し、次にクロック信号Φ２０が立ち上がりセンスアンプ５ａ〜５ｄが有する情報がそれぞれ６４ビットのシフトレジスタ６ａ〜６ｄの各ステージの入力部へ伝達され、外部アドレスＡ８、Ａ９の組合わせによりスイッチングトランジスタ７ａ〜７ｄのいずれかがオン状態となり、選択されたブロックのシフトレジスタがＩ／Ｏ線に接続されると、クロック信号Φ１０に応答して発生されるクロック信号Φ１、Φ２に同期して順次１ビットずつ、データ出力バッファ９を介して出力され、
　データ読出動作において、外部から与えられるブロックサイズ指定信号に応答して１２８ビットに指定した場合には、外部アドレスＡ０〜Ａ７により１本のワード線が選択され、その後６４ビットのシフトレジスタ６ａ〜６ｄにそれぞれ情報が転送されるまでは上述のブロックサイズを６４ビットとした場合と同様であり、次に、外部アドレスＡ８、Ａ９の組合わせによりブロックＩ〜ＩＶのいずれかが選択され、次にクロック信号Φ１０が高レベルとなると、選択されたブロックの６４ビットシフトレジスタの情報がオン状態となったスイッチングトランジスタを介してクロック信号Φ１、Φ２により順次Ｉ／Ｏバス上へ伝送され、出力バッファ９を介して順次読出され、次に、隣接するブロックのいずれかのブロックが選択され、選択されたブロックの６４ビットの情報が順次出力バッファ９を介してシリアルにクロック信号Φ１、Φ２に同期して読出され、出力バッファ９からは１２８ビットの連続したシリアルデータが得られるが、ブロックＩまたはＩＩＩが選択され、次に隣接するブロックＩＩまたはＩＶのデータが連続して読出され、
　ブロックサイズを基本ブロックサイズ（基本ビット数）の１倍、２倍、４倍等自由に目的に応じて選択することが可能であり、データ書込時においても、データ出力バッファをデータ入力バッファに置換えればデータの流れが逆になるだけで同様のタイミングでシリアルデータ書込を行なうことができ、データ読出動作と同様にブロックサイズを可変にすることができ、他の構成のメモリセルアレイおよび他の個数の基本ブロックに分割しても同様の効果を得ることができるブロックアクセスメモリ。
　
　また、原査定の拒絶の理由に引用された特開平８−６９６９６号公報（平成８年３月１２日出願公開。以下、「刊行物２」という。）には、半導体記憶装置に関して、図面と共に、以下の事項が記載されている。
　
【００１４】
【発明が解決しようとする課題】このように従来の半導体記憶装置においては、ページ切り替え時のランダムリード時間中にもシリアルリードが途切れることなく、円滑に行われるようにするために、メモリセルアレイを複数のサブアレイに分割し、１つのサブアレイでページ読み出し動作をしている間に、他のサブアレイでランダムリード動作を行うようにしている。しかし、メモリセルアレイを複数のサブアレイに分割することにより、同時に書き込みのページサイズが短くなり、１バイト当りの書き込み時間が増加するという問題があった。
　
【００１８】
【作用】本発明によれば、読み出し動作時には、アレイ分割されたワード線が順次選択されるため、複数ページ分のデータの連続読み出しに際し、ページの切り替えでのランダムリード時間が見かけ上無駄とならず、これにより円滑なページ読み出しが実現できる。また、書き込み動作時には、アレイ分割された複数本のワード線を同時に選択するため、書き込み動作時のページサイズが読み出し動作時のページサイズより長くなり、これにより高速書き込みが実現できる。
　
　以上の記載から、刊行物２には、次の発明（以下、「刊行物２記載発明」という。）が記載されている。
　
　メモリセルアレイを複数のサブアレイに分割する半導体記憶装置において、書き込み動作時には、アレイ分割された複数本のワード線を同時に選択することにより、書き込み動作時のページサイズが読み出し動作時のページサイズより長くできる半導体記憶装置。
　
３．対比
　刊行物１記載発明は、データ書込時、メモリセルの有する情報を電気的に書き換えていることは明らかであり、刊行物１記載発明の「２５６行×２５６列からなるメモリセルアレイ」は、本願発明の「電気的に書き換え可能なメモリセルがマトリックス状に配置されたメモリセルアレイ」に相当する。
　また、刊行物１記載発明は、基本ブロックＩ〜ＩＶの各々が、行および列状に配列されて各々が情報を記憶する複数個のメモリセル４と、前記メモリセル４の１行を選択する複数のワード線２と、前記メモリセル４の１列が接続される複数のビット線ＢＬ、／ＢＬと、複数のセンスアンプ５ａ〜５ｄとを備え、前記基本ブロックＩ〜ＩＶ単位でアクセスされるから、刊行物１記載発明の「４個の基本ブロックＩ〜ＩＶ（又は、他の個数の基本ブロック）」は、本願発明の「メモリセルの選択信号線となるワード線とメモリセルとデータの授受を行うビット線とを各々有するｎ個（ｎは３以上の自然数）のサブセルアレイ」に相当する。
　したがって、両者の発明の一致点及び相違点は、以下のとおりである。
　
［一致点］
　「電気的に書き換え可能なメモリセルがマトリックス状に配置されたメモリセルアレイと、
　メモリセルの選択信号線となるワード線と
　メモリセルとデータの授受を行うビット線と
　を各々有するｎ個（ｎは３以上の自然数）のサブセルアレイを具備する記憶装置。」である点。
　
［相違点１］
　本願発明は、半導体記憶装置であって、ワード線がメモリセルのゲート電極でありメモリセルの選択信号線となるのに対して、刊行物１記載発明は、記憶装置であるが、半導体記憶装置であることや、ワード線がメモリセルのゲート電極でありメモリセルの選択信号線となることが明らかでない点。
　
［相違点２］
　本願発明では、書き込みに際して、前記データのサイズに応じた２個以上（ｎ−１）個以下の数の前記サブセルアレイが同時に選択されるのに対して、
　刊行物１記載発明では、サブセルアレイが同時に選択されることが明らかでない点。
　
４．判断
［相違点１］について
　特開平５−１２１６９３号公報（図６の「ワード線３」、段落【０００２】の「従来の１Ｔｒ　型ＤＲＡＭメモリセルの構造を図６に示す。…（中略）…このメモリセルは、ビット線と、ワード線をゲート電極とするＭＯＳトランジスタと、メモリセルの情報を電荷として蓄積するキャパシタとに大別される。」参照）、特開平４−３６９８６４号公報（図１〜図３の「第１導電体層４からなる複数のワード線Ｗ０〜Ｗ２」、段落【００３７】の「メモリセルＱ１乃至Ｑ６は、第一導体層４をゲート電極、ｎ形半導体領域８をソース、ドレインとするｎチャネルＭＩＳＦＥＴで構成されている。」、【請求項２】の「ワード線をゲート電極とするＭＩＳＦＥＴで構成されたマスクＲＯＭ、または前記ワード線の下部に絶縁膜を介してフローティングゲートを設けたＭＩＳＦＥＴで構成されたＥＰＲＯＭもしくはＥＥＰＲＯＭ」参照）等により、ワード線がメモリセルのゲート電極でありメモリセルの選択信号線となる半導体記憶装置は、周知であるから、刊行物１記載発明の記憶装置を、ワード線がメモリセルのゲート電極でありメモリセルの選択信号線となる半導体記憶装置とすることは、当業者が適宜なし得る設計事項にすぎない。
　
［相違点２］について
　刊行物１記載発明において、４個の基本ブロックＩ〜ＩＶ（又は、他の個数の基本ブロック）に分割された２５６行×２５６列からなるメモリセルアレイを有し、書き込み動作時においてもデータ読出動作と同様にブロックサイズを可変にすることができ、外部アドレスＡ８、Ａ９の組合わせにより、ブロックＩまたはＩＩＩが選択され、次に隣接するブロックＩＩまたはＩＶのデータが連続して読出されるから、ｎ＝４の場合において、「２個のサブセルアレイが選択される」といえる。
　また、刊行物１記載発明においては、ブロックサイズを基本ブロックサイズ（基本ビット数）の１倍、２倍、４倍等自由に目的に応じて選択することが可能であり、他の個数の基本ブロックに分割しても同様の効果を得ることができるから、ブロックサイズを基本ブロックサイズ（基本ビット数）の３倍として、「３個のサブアレイが選択される」ようにすることや、ｎ＝３の場合やｎが５以上の場合についても、同様に、２個以上（ｎ−１）個（ｎは３以上の自然数）以下のサブアレイが選択されるようにすることも、当業者が適宜なし得る設計事項にすぎない。
　さらに、刊行物２記載発明により、メモリセルアレイを複数のサブアレイに分割する半導体記憶装置において、書き込み動作時には、アレイ分割された複数本のワード線を同時に選択することにより、書き込み動作時のページサイズが読み出し動作時のページサイズより長くできることは、本願の出願前公知であり、本願発明の「データのサイズ」が「ページサイズ」のことであるから、刊行物１記載発明においても、アレイ分割された複数本のワード線を同時に選択することにより、書き込みに際して、前記データのサイズに応じたｎ個（ｎは３以上の自然数）のサブセルアレイのうち２個以上（ｎ−１）個（ｎは３以上の自然数）以下のサブアレイが同時に選択されるようにすることは、当業者が容易になし得る程度のことである。
　
５．まとめ
　したがって、本願発明は、刊行物１記載発明、刊行物２記載発明及び上記周知技術に基づき、当業者が容易に発明をすることができたものである。
　
第４．むすび
　以上のとおり、本願発明は、刊行物１記載発明、刊行物２記載発明及び上記周知技術に基づいて、当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　
　よって、結論のとおり審決する。