【手続補正書】
【提出日】平成22年4月22日(2010.4.22)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
デジタルベース帯域信号を送信するための無線通信システムにおいて使用可能であり、入力デジタルベース帯域信号をデジタル帯域通過信号（ＩDL）にアップコンバートするデジタルアップコンバータ（ＤＵＣ）（３１０）であって、前記デジタルベース帯域信号は、同相成分（Ｉ信号）および直交成分（Ｑ信号）を含み、前記デジタルアップコンバータは、
少なくとも２つのオーバーサンプリング部（３１４、３１５）であって、それぞれは、サンプルホールド回路に接続される複数のＦＩＲ低域通過フィルタを備え、前記入力Ｉ信号および前記入力Ｑ信号を（１／２）ＮTのオーバーサンプリング比でオーバーサンプリングし、ここで、（１／２）ＮTは、任意の整数である、オーバーサンプリング部と、
前記オーバーサンプリング部（３１４、３１５）に接続される、少なくとも２つの時間離散シグマ−デルタ低域通過変調器（３１６、３１７）であって、前記オーバーサンプリングされたＩ信号および前記オーバーサンプリングされたＱ信号を、１並列セットのゼロビット信号および符号ビット信号として３レベルを表す双シリアル信号であるシングルビット／１．５ビットフォーマットに変換する時間離散シグマ−デルタ低域通過変調器と、
シングル／１．５ビットフォーマットの前記入力Ｉ信号および前記入力Ｑ信号を、前記ＤＵＣ（３１０）の出力において、シングルビットフォーマットまたは１．５ビットフォーマットにおいて利用可能なデジタル帯域通過信号（ＩDL）に変換する少なくとも１つの直交変調部（３４０）と
を備えるデジタルアップコンバータ。
【請求項２】
請求項１に記載のデジタルアップコンバータ（ＤＵＣ）（３１０）において、
前記直交変調は、シングル／１．５ビットフォーマットの前記Ｉ信号および前記Ｑ信号を２：１多重化および循環否定することによって行われる、デジタルアップコンバータ（ＤＵＣ）（３１０）。
【請求項３】
請求項１または２に記載のデジタルアップコンバータ（ＤＵＣ）（３１０）において、
前記Ｉ信号および前記Ｑ信号を少なくとも２つのシリアルリンク（２６０）を介してパケットデータフレームフォーマットにおいて受信し、さらなる処理のために、前記Ｉ信号および前記Ｑ信号をそれぞれ同じパラレルデータフォーマットの少なくとも２つのパラレル同期データストリームに変換し、かつ前記２つのパラレル同期データストリームを前記少なくとも２つのオーバーサンプリング部（３１４、３１５）に提供する少なくとも２つのＳｅｒＤｅｓデコーダ・バッファ段（３１２、３１３）をさらに備える、デジタルアップコンバータ（ＤＵＣ）（３１０）。
【請求項４】
請求項１または２に記載のデジタルアップコンバータ（ＤＵＣ）（３１０）において、
少なくとも１つのシリアルリンク（２６０）を介して、パケットデータフレームフォーマットにおいてインタレースされた前記Ｉ信号および前記Ｑ信号を受信し、さらに、さらなる処理のために、前記Ｉ信号および前記Ｑ信号をそれぞれ同じパラレルデータフォーマットの少なくとも２つのパラレル同期データストリームに逆多重化し、かつ前記２つのパラレル同期データストリームを前記少なくとも２つのオーバーサンプリング部（３１４、３１５）に提供する少なくとも１つのＳｅｒＤｅｓデコーダ・フレームバッファ＋デマルチプレクサ段（３１１）をさらに備える、デジタルアップコンバータ（ＤＵＣ）（３１０）。
【請求項５】
請求項３または４に記載のデジタルアップコンバータ（ＤＵＣ）（３１０）において、
前記少なくとも２つの時間離散シグマ−デルタ低域通過変調器（３１６、３１７）は、シストリックアレイとして実現される、デジタルアップコンバータ（ＤＵＣ）（３１０）。
【請求項６】
デジタルベース帯域信号を送信するための無線通信システムにおいて使用可能であり、入力デジタルベース帯域信号をデジタル帯域通過信号（ＩDL）にアップコンバートするデジタルアップコンバータ（ＤＵＣ）（３１０）であって、前記デジタルベース帯域信号は、同相成分（Ｉ信号）および直交成分（Ｑ信号）を含み、前記デジタルアップコンバータは、
少なくとも２つのオーバーサンプリング部（３１４、３１５）であって、それぞれサンプルホールド回路に接続される１組み合わせのＦＩＲ低域通過フィルタを利用して、前記入力Ｉ信号および前記入力Ｑ信号を（１／２）ＮTのオーバーサンプリング比でオーバーサンプリングし、ここで、（１／２）ＮTは、任意の整数である、オーバーサンプリング部と、
前記オーバーサンプリングされたＩ信号および前記オーバーサンプリングされたＱ信号をパラレルデータフォーマットのデジタル帯域通過信号に変換するための少なくとも１つの直交変調部（３４０）と、
前記少なくとも１つの直交変調部（３４０）に接続され、パラレルデータフォーマットの前記データ帯域通過信号を前記ＤＵＣ（３１０）の出力においてシングル／１．５ビットフォーマットにおいて利用可能なデジタル帯域通過信号（ＩDL）に変換する少なくとも１つの時間離散シグマ−デルタ帯域通過変調器（３１８）であって、前記１．５ビットフォーマットは１並列セットのゼロビット信号および符号ビット信号として３レベルを表す双シリアル信号である、時間離散シグマ−デルタ低域通過変調器と
を備えるデジタルアップコンバータ。
【請求項７】
請求項６に記載のデジタルアップコンバータ（ＤＵＣ）（３１０）において、
前記直交変調は、前記オーバーサンプリングされたＩ信号および前記オーバーサンプリングされたＱ信号を２：１多重化および循環否定することによって行われる、デジタルアップコンバータ（ＤＵＣ）（３１０）。
【請求項８】
請求項６または７に記載のデジタルアップコンバータ（ＤＵＣ）（３１０）において、
少なくとも１つのシリアルリンク（２６０）を介して、パケットデータフレームフォーマットにおいてインタレースされた前記Ｉ信号および前記Ｑ信号を受信し、かつさらに、さらなる処理のために、前記信号をそれぞれ同じパラレルデータフォーマットの少なくとも２つのパラレル同期データストリームに逆多重化および変換する少なくとも１つのＳｅｒＤｅｓデコーダ・フレームバッファ＋デマルチプレクサ段（３１１）をさらに備える、デジタルアップコンバータ（ＤＵＣ）（３１０）。
【請求項９】
請求項６〜８のいずれかに記載のデジタルアップコンバータ（ＤＵＣ）（３１０）において、
前記Ｉ信号および前記Ｑ信号を少なくとも２つのシリアルリンク（２６０）を介してパケットデータフレームフォーマットにおいて受信し、かつさらなる処理のために、前記Ｉ信号および前記Ｑ信号をそれぞれ同じパラレルデータフォーマットの少なくとも２つのパラレル同期データストリームに変換する少なくとも２つのＳｅｒＤｅｓデコーダ・バッファ段（３１２、３１３）をさらに備える、デジタルアップコンバータ（ＤＵＣ）（３１０）。
【請求項１０】
請求項６〜９のいずれかに記載のデジタルアップコンバータ（ＤＵＣ）（３１０）において、
前記少なくとも１つの時間離散シグマ−デルタ帯域通過変調器（３１８）は、シストリックアレイとして実現される、デジタルアップコンバータ（ＤＵＣ）（３１０）。
【請求項１１】
請求項１〜１０のいずれかに記載のデジタルアップコンバータ（ＤＵＣ）（３１０）において、
前記２：１多重化および循環否定によって直交変調を行うための少なくとも１つの直交変調部（３４０）は、２：１マルチプレクサ、論理ＡＮＤおよびＥＸＯＲゲート、ならびにフリップフロップのみを使用することによってパイプライン化構造において実現される、デジタルアップコンバータ（ＤＵＣ）（３１０）。
【請求項１２】
請求項１〜１１のいずれかに記載のデジタルアップコンバータ（ＤＵＣ）（３１０）において、
前記ＤＵＣ（３１０）は、前記デジタル帯域通過信号（ＩDL）のマルチビットフォーマットを利用する、デジタルアップコンバータ（ＤＵＣ）（３１０）。
【請求項１３】
請求項３〜１２のいずれかに記載のデジタルアップコンバータ（ＤＵＣ）（３１０）において、
前記ＤＵＣ（３１０）は、パラレルデータフォーマットとして１６ビットフォーマットを利用する、デジタルアップコンバータ（ＤＵＣ）（３１０）。
【請求項１４】
請求項１〜１３のいずれかに記載のデジタルアップコンバータ（ＤＵＣ）（３１０）において、
前記ＤＵＣ（３１０）は、マイクロエレクトロニクス技術によりモノリシックに集積されるか、またはマルチチップモジュールとして集積される、デジタルアップコンバータ（ＤＵＣ）（３１０）。
【請求項１５】
デジタルベース帯域信号を受信するための無線通信システムにおいて使用可能であり、少なくとも１つの入力デジタル帯域通過信号（ＲS）をデジタルベース帯域信号にダウンコンバートするデジタルダウンコンバータ（ＤＤＣ）（３５０）であって、前記デジタルベース帯域信号は、同相成分（Ｉ信号）および直交成分（Ｑ信号）を含み、前記デジタルダウンコンバータは、
シングルビット／１．５ビットフォーマットの前記少なくとも１つの入力デジタル帯域通過信号（ＲS）を２：１サブサンプリングされたシングル／１．５ビットフォーマットのＩ信号およびＱ信号に変換するための少なくとも１つの直交復調部（３６０）であって、前記１．５ビットフォーマットは１並列セットのゼロビット信号および符号ビット信号として３レベルを表す双シリアル信号である、直交復調部と、
前記少なくとも１つの直交復調部（３６０）に接続され、それぞれＦＩＲデシメータを利用して、任意の整数である（１／４）ＮRのサブサンプリング比を適用することによってシングル／１．５ビットフォーマットの前記入力Ｉ信号および前記入力Ｑ信号をサブサンプリングされたパラレルデータフォーマットに変換する少なくとも２つのデシメータ部（３５６、３５７）と、
前記デシメータ部（３５６、３５７）に接続され、それぞれＦＩＲ低域通過フィルタを利用して、２のサブサンプリング比でパラレルデータフォーマットの前記Ｉ信号および前記Ｑ信号をさらにサブサンプリングする少なくとも２つのサブサンプリング部（３５４、３５５）と
を備えるデジタルダウンコンバータ。
【請求項１６】
請求項１５に記載のデジタルダウンコンバータ（ＤＤＣ）（３５０）において、
前記サブサンプリング部（３５４、３５５）に接続され、同じパラレルデータフォーマットで入力した各サブサンプリングされたＩ信号およびＱ信号をシリアルパケットデータフレームフォーマットに変換し、かつ前記信号をパケットデータストリームにして、前記ＤＤＣ（３５０）の出力に接続された少なくとも２つのシリアルリンク（２６０）を介して送信する少なくとも２つのＳｅｒＤｅｓエンコーダ・バッファ段（３５２、３５３）をさらに備える、デジタルダウンコンバータ（ＤＤＣ）（３５０）。
【請求項１７】
請求項１５に記載のデジタルダウンコンバータ（ＤＤＣ）（３５０）において、
前記サブサンプリング部（３５４、３５５）に接続され、同じパラレルデータフォーマットで入力した前記サブサンプリングされたＩ信号および前記サブサンプリングされたＱ信号のサンプルを多重化Ｉ／Ｑ信号フォーマットにインタレースし、前記多重化Ｉ／Ｑ信号フォーマットをシリアルパケットデータフレームフォーマットに変換し、かつ前記多重化されたＩ／Ｑ信号をシリアルパケットデータストリームにして、前記ＤＤＣ（３５０）の出力に接続された少なくとも１つのシリアルリンク（２６０）を介して送信する少なくとも１つのマルチプレクサ・バッファ＋ＳｅｒＤｅｓエンコーダ段（３５１）をさらに備える、デジタルダウンコンバータ（ＤＤＣ）（３５０）。
【請求項１８】
請求項１５〜１６のいずれかに記載のデジタルダウンコンバータ（ＤＤＣ）（３５０）において、
前記少なくとも１つの直交復調部（３６０）は、１：２逆多重化および循環否定によって直交復調を行う、デジタルダウンコンバータ（ＤＤＣ）（３５０）。
【請求項１９】
請求項１８に記載のデジタルダウンコンバータ（ＤＤＣ）（３５０）において、
前記少なくとも１つの直交復調部（３６０）は、１：２デマルチプレクサ、論理ＡＮＤおよびＥＸＯＲゲート、ならびにフリップフロップのみを使用することによってパイプライン化構造において実現される、デジタルダウンコンバータ（ＤＤＣ）（３５０）。
【請求項２０】
請求項１５〜１９のいずれかに記載のデジタルダウンコンバータ（ＤＤＣ）（３５０）において、
前記デシメータ部（３５６、３５７）は、それぞれ１アレイのＭ個のデジタルダウンコンバータ（ＤＤＣ）ブロック（３７０１〜３７０６）およびその後段の１パイプライン化カスケードの並列加算器段（３９０）として実現され、シングル／１．５ビットフォーマットの前記入力デジタル帯域通過信号（ＲS）は、１アレイの双シリアルシフトレジスタ（３７１２〜３７１６）によって前記ＤＤＣブロックのＭ個の入力（３７２１〜３７２６）に分散され、ここで、Ｍは、任意の整数である、デジタルダウンコンバータ（ＤＤＣ）（３５０）。
【請求項２１】
請求項２０に記載のデジタルダウンコンバータ（ＤＤＣ）（３５０）において、
前記デジタルダウンコンバータ（ＤＤＣ）ブロック（３７０１〜３７０６）は、それぞれ出力格納レジスタ（３８０）に接続される並列ビットスライス（３８１〜３８６）から構成されるシストリックアレイとして実現され、
これにより、前記ビットスライスは、それぞれ１ビットについてのＦＩＲ係数リボルバ（３７３０）、その後段の１×１．５ビット乗算器（３７４０）、さらに前記１×１．５ビット乗算器（３７４０）が接続される同期してクリアされるアキュムレータ（３７６０）、および前記アキュムレータ（３７６０）が接続されるサブサンプルホールド段（３７８０）を備え、
これにより、前記ビットスライスは、２：１マルチプレクサ、１ビットフル加算器、論理ＡＮＤおよびＥＸＯＲゲート、ならびにフリップフロップのみを使用することによって実現される、
デジタルダウンコンバータ（ＤＤＣ）（３５０）。
【請求項２２】
請求項１５〜２１のいずれかに記載のデジタルダウンコンバータ（ＤＤＣ）（３５０）において、
前記ＤＤＣ（３５０）は、前記デジタル帯域通過信号（ＲS）のマルチビットフォーマットを利用する、デジタルダウンコンバータ（ＤＤＣ）（３５０）。
【請求項２３】
請求項１５〜２２のいずれかに記載のデジタルダウンコンバータ（ＤＤＣ）（３５０）において、
前記ＤＤＣ（３５０）は、パラレルデータフォーマットとして、１６ビットフォーマットを利用する、デジタルダウンコンバータ（ＤＤＣ）（３５０）。
【請求項２４】
請求項１５〜２３のいずれかに記載のデジタルダウンコンバータ（ＤＤＣ）（３５０）において、
前記ＤＤＣ（３５０）は、マイクロエレクトロニクス技術によりモノリシックに集積されるか、またはマルチチップモジュールとして集積される、デジタルダウンコンバータ（ＤＤＣ）（３５０）。
【請求項２５】
デジタルベース帯域信号を送信および受信するための無線通信システムにおいて使用可能なデジタル送受信機（ＤＴＲＸ）（３００）であって、前記ＤＴＲＸ（３００）は、
請求項１〜１４のいずれかに記載の少なくとも１つのデジタルアップコンバータ（ＤＵＣ）（３１０）と、
請求項１５〜２４のいずれかに記載の少なくとも１つのデジタルダウンコンバータ（ＤＤＣ）（３５０）と
を備えるＤＴＲＸ（３００）。
【請求項２６】
請求項２５に記載のデジタル送受信機（ＤＴＲＸ）（３００）において、
前記ＤＴＲＸ（３００）は、マイクロエレクトロニクス手段によりモノリシックに集積されるか、またはマルチチップモジュールとして集積される、デジタル送受信機（ＤＴＲＸ）（３００）。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１２
【補正方法】変更
【補正の内容】
【００１２】
特許文献１は、デジタルアップおよびダウンコンバータならびにデジタル送受信機を開示する。例えば、プログラマブルデジタル中間周波数受信器は、プログラマブルメモリ、クロック発生器、シグマ−デルタコンバータ、デジタルダウンコンバータ、および間引きフィルタネットワークを含む。
特許文献２は、送受信機の送信部分のためのデジタルアップコンバータおよび受信部分のためのデジタルダウンコンバータを有する無線送受信機を開示する。送受信機は、アナログ−デジタルコンバータ、デジタル−アナログコンバータ、およびＲＦ部をさらに含む。ＲＦ部は、アナログ設計されており、かつ信号をキャリア周波数範囲に（から）アップコンバート（ダウンコンバート）する目的を果たす。デジタル信号のアップコンバージョンおよびダウンコンバージョンは、ベース帯域周波数と中間周波数との間で行われる。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１３
【補正方法】変更
【補正の内容】
【００１３】
特許文献３は、数値制御発振器を使用するデジタルダウンコンバータおよびデジタルアップコンバータを示す。デジタルダウンコンバータは、サンプリング周波数を低減するためのデシメータ（ｄｅｃｉｍａｔｏｒ）を含む。デジタルアップコンバータは、サンプリング周波数を増加するための補間器を含む。数値制御発振器は、アップ／ダウンコンバータがアナログ周波数ミキサの動作を模倣できるようにするために、正弦信号または余弦信号の比較的正確なデジタル表現を与える。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００１４
【補正方法】変更
【補正の内容】
【００１４】
特許文献４は、デジタル帯域通過シグマ−デルタ変調器を含むフルデジタル送信器を記載する。送信器は、デジタル帯域通過シグマ−デルタ変調器と組み合わさって動作して、送信周波数の数倍のサンプリング周波数で変調デジタル信号を生成するデジタルアップコンバータ機能を含む。この構成は、送信周波数の数倍で機能するためにシグマ−デルタ変調器を必要とする、すなわち、シグマ−デルタ変調器は、比較的高い周波数で動作される。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００１５
【補正方法】変更
【補正の内容】
【００１５】
【特許文献１】米国特許６６１１５７０ Ｂ１
【特許文献２】国際公開ＷＯ ２００４／０４３０３０ Ａ１
【特許文献３】欧州特許出願ＥＰ １ ４２９ ２３１ Ａ１
【特許文献４】国際公開ＷＯ ２００５／１２０００１ Ａ３
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００２５
【補正方法】変更
【補正の内容】
【００２５】
本発明のこれらの目的および他の目的は、デジタルベース帯域信号を送信するための無線通信システムにおいて使用可能であり、入力デジタルベース帯域信号をデジタル帯域通過信号（ＩDL）にアップコンバートするデジタルアップコンバータ（ＤＵＣ）（３１０）であって、デジタルベース帯域信号は、同相成分（Ｉ信号）および直交成分（Ｑ信号）を含む、デジタルアップコンバータによって解決される。デジタル帯域通過信号（ＩDL）は、出力において利用可能であってもよい。デジタルアップコンバータは、
少なくとも２つのオーバーサンプリング部（３１４、３１５）であって、それぞれは、サンプルホールド回路に接続される複数のＦＩＲ低域通過フィルタを備え、入力Ｉ信号およびＱ信号を（１／２）ＮTのオーバーサンプリング比でオーバーサンプリングし、ここで、（１／２）ＮTは、任意の整数である、オーバーサンプリング部と、
オーバーサンプリング部（３１４、３１５）に接続される、少なくとも２つの時間離散シグマ−デルタ低域通過変調器（３１６、３１７）であって、オーバーサンプリングされたＩ信号およびＱ信号を、１並列セットのゼロビット信号および符号ビット信号として３レベルを表す双シリアル信号であるシングル／１．５ビットフォーマットに変換する時間離散シグマ−デルタ低域通過変調器と、
シングル／１．５ビットフォーマットの入力Ｉ信号および入力Ｑ信号を、ＤＵＣ（３１０）の出力において、シングル／１．５ビットフォーマットにおいて利用可能なデジタル帯域通過信号（ＩDL）に変換する少なくとも１つの直交変調部（３４０）と
を備える。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００３２
【補正方法】変更
【補正の内容】
【００３２】
別の態様において、デジタルアップコンバータ（ＤＵＣ）は、
少なくとも２つのオーバーサンプリング部であって、それぞれサンプルホールド回路に接続される１組み合わせのＦＩＲ低域通過フィルタを利用して、入力Ｉ信号およびＱ信号を（１／２）ＮTのオーバーサンプリング比でオーバーサンプリングし、ここで、（１／２）ＮTは、任意の整数である、オーバーサンプリング部と、
オーバーサンプリングされたＩ信号およびＱ信号をパラレルデータフォーマットのデジタル帯域通過信号に変換するための少なくとも１つの直交変調部と、
少なくとも１つの直交変調部（３４０）に接続され、パラレルデータフォーマットのデータ帯域通過信号をＤＵＣの出力においてシングル／１．５ビットフォーマットにおいて利用可能なデジタル帯域通過信号（ＩDL）に変換する少なくとも１つの時間離散シグマ−デルタ帯域通過変調器であって、前記１．５ビットフォーマットは１並列セットのゼロビット信号および符号ビット信号として３レベルを表す双シリアル信号である、時間離散シグマ−デルタ低域通過変調器と
を備える。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００４０
【補正方法】変更
【補正の内容】
【００４０】
また、本発明の目的は、デジタルベース帯域信号を受信するための無線通信システムにおいて使用可能であり、少なくとも１つの入力デジタル帯域通過信号（ＲS）をデジタルベース帯域信号にダウンコンバートするデジタルダウンコンバータ（ＤＤＣ）であって、デジタルベース帯域信号は、同相成分（Ｉ信号）および直交成分（Ｑ信号）を含む、デジタルダウンコンバータによって解決される。デジタルダウンコンバータは、シングル／１．５ビットフォーマットの少なくとも１つの入力デジタル帯域通過信号（ＲS）を２：１サブサンプリングされたシングル／１．５ビットフォーマットのＩ信号およびＱ信号に変換するための少なくとも１つの直交復調部と、少なくとも１つの直交復調部に接続され、それぞれＦＩＲデシメータを利用して、任意の整数である（１／４）ＮRのサブサンプリング比を適用することによってシングル／１．５ビットフォーマットの入力Ｉ信号およびＱ信号をサブサンプリングされたパラレルデータフォーマットに変換する少なくとも２つのデシメータ部と、デシメータ部に接続され、それぞれＦＩＲ低域通過フィルタを利用して、２のサブサンプリング比でパラレルデータフォーマットのＩ信号およびＱ信号をさらにサブサンプリングする少なくとも２つのサブサンプリング部とを備える。前記１．５ビットフォーマットは１並列セットのゼロビット信号および符号ビット信号として３レベルを表す双シリアル信号である。