(57)【要約】【課題】高度に集積化したＤＲＡＭを提供する。【解決手段】第１絶縁体１０１上にビット線１０２ｂ、ビット線１０２ｂ上に第２絶縁体１０３、第２絶縁体１０３上にストライプ状の第３絶縁体１０６ａ乃至１０６ｃ等を形成し、第３絶縁体１０６ｂを覆って、半導体領域１０９ｂとゲート絶縁体１１０を形成する。ビット線１０２ｂと半導体領域１０９ｂは第１のコンタクトプラグ１０５ａ、１０５ｂで接続される。その後、導電性膜を形成し、これを異方性エッチングすることで、第３絶縁体１０６ａ乃至１０６ｃの側面にワード線１１１ａ乃至１１１ｄを形成し、第３絶縁体１０６ｂの頂部にキャパシタへ接続するための第２コンタクトプラグ１１５ｂを形成する。ワード線１１１ｂ、１１１ｃを同期させることで、キャパシタに電荷を出入りさせる。このような構造でメモリセルの面積を４Ｆ２とできる。【選択図】図４
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【特許請求の範囲】
【請求項１】
基板上に形成された２本以上のビット線と、前記ビット線上に形成され、１対の溝を有する絶縁体と、前記１対の溝の側面に形成され、前記絶縁体を間に挟んで向き合う第１および第２のワード線と、前記第１および第２のワード線のそれぞれと前記絶縁体の側面に挟まれた１つあるいは２つの半導体領域と、前記絶縁体の頂部に設けられた電極と、前記電極と電気的に接続するキャパシタとを有する半導体メモリ装置。
【請求項２】
前記ビット線と前記半導体領域は、前記溝の底部で電気的に接続されていることを特徴とする請求項１記載の半導体メモリ装置。
【請求項３】
請求項１において、前記溝の深さは、前記溝の幅の２倍以上２０倍以下であることを特徴とする請求項１もしくは２のいずれか一に記載の半導体メモリ装置。
【請求項４】
前記絶縁体の頂部と前記半導体領域との間に導電層を有することを特徴とする請求項１に記載の半導体メモリ装置。
【請求項５】
前記ビット線の下には駆動回路を有することを特徴とする請求項１に記載の半導体メモリ装置。
【請求項６】
前記ビット線の一の深さが前記ビット線の他の深さと異なることを特徴とする請求項１に記載の半導体メモリ装置。
【請求項７】
前記ビット線の一が形成されている層が前記ビット線の他の形成されている層と異なることを特徴とする請求項１に記載の半導体メモリ装置。
【請求項８】
前記半導体領域はバンドギャップが２．５電子ボルト以上４電子ボルト以下の材料で構成されていることを特徴とする請求項１に記載の半導体メモリ装置。
【請求項９】
前記半導体領域は酸化物半導体を有することを特徴とする請求項１に記載の半導体メモリ装置。
【請求項１０】
前記第１および前記第２のワード線には同じ信号が印加されることを特徴とする請求項１に記載の半導体メモリ装置。
【請求項１１】
第１の絶縁体と、前記第１の絶縁体上に接し、頂部と側面を有する第２の絶縁体と、前記第２の絶縁体上及び側面に半導体領域と、前記半導体領域を間に挟んで前記第２の絶縁体に隣接する第３の絶縁体と、前記半導体領域と前記第３の絶縁体とを挟んで前記第２の絶縁体の側面に隣接するゲートと、前記第２の絶縁体の頂部に形成され、前記半導体領域に接する第１の電極と、前記第１の絶縁体の一部に形成された第２の電極とを有し、前記半導体領域の一部は前記第２の電極に接し、前記第２の絶縁体の側面は前記第２の絶縁体の頂部と前記第２の電極との間に位置することを特徴とする半導体メモリ装置。
【請求項１２】
前記第２の絶縁体の頂部と前記半導体領域との間に導電層を有することを特徴とする請求項１１に記載の半導体メモリ装置。
【請求項１３】
前記ゲートがワード線であり、前記第２の電極がビット線に接続されていることを特徴とする請求項１１に記載の半導体メモリ装置。
【請求項１４】
第１の絶縁体上にビット線を形成する工程と、
前記ビット線上に第２の絶縁体を形成する工程と、
前記第２の絶縁体に第１のコンタクトホールを形成する工程と、
前記第２の絶縁体上に第３の絶縁体を形成する工程と、
前記第３の絶縁体をエッチングして、少なくとも２つの溝を設ける工程と、
前記第３の絶縁体の溝の側面を含む領域に島状あるいはストライプ状の半導体領域を設ける工程と、
導電性膜を形成する工程と、
前記導電性膜を異方性エッチングして前記第３の絶縁体の溝の側面にワード線を形成する工程と、
第４の絶縁体を形成する工程と、
前記第４の絶縁体をエッチングして、前記第３の絶縁体の２つの溝の間の頂部に達する第２のコンタクトホールを形成する工程と、
を有する半導体メモリ装置の作製方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体メモリ装置に関する。
【背景技術】
【０００２】
１つのキャパシタと１つのトランジスタ（セルトランジスタという）から構成されるダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）は代表的な半導体メモリ装置として広く用いられている。従来、ＤＲＡＭはプレーナ型トランジスタを用いて形成されてきたが、回路の微細化に伴い、短チャネル効果によるリーク電流を防止するためにゲートを立体的に配置するＲＣＡＴ（Ｒｅｃｅｓｓｅｄ  ｃｈａｎｎｅｌ  ａｒｒａｙ  ｔｒａｎｓｉｓｔｏｒｓ）を用いる方法が採用されている（非特許文献１参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】米国特許第５３０２８４３号明細書
【特許文献２】米国特許第４７７７６２５号明細書
【非特許文献】
【０００４】
【非特許文献１】Ｋ．Ｋｉｍ，”Ｔｅｃｈｎｏｌｏｇｙ  ｆｏｒ  ｓｕｂ−５０ｎｍ  ＤＲＡＭ  ａｎｄ  ＮＡＮＤ  Ｆｌａｓｈ  Ｍａｎｕｆａｃｔｕｒｉｎｇ”  ＴＥＣＨＮＩＣＡＬ  ＤＩＧＥＳＴ  ＯＦ  ＩＮＴＥＲＮＡＴＩＯＮＡＬ  ＥＬＥＣＴＲＯＮ  ＤＥＶＩＣＥＳ  ＭＥＥＴＩＮＧ，  ｐｐ３３３−３３６，  ２００５
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、プレーナ型トランジスタおよびその変形であるＲＣＡＴでは回路線幅を小さくする以外には、これ以上の集積化は困難である。例えば、プレーナ型トランジスタでは、メモリセルの面積は、フォールデッドビット線方式で８Ｆ２以上（Ｆは最小加工寸法、Ｆｅａｔｕｒｅ  Ｓｉｚｅ）、オープンビット線方式６Ｆ２以上である。より小さい面積、例えば、４Ｆ２を実現する技術が求められている。
【０００６】
本発明は、上記の課題を鑑みてなされたものであり、例えば、可能な限り面積を削減することのできる半導体メモリ装置あるいはその回路の構造や作製方法を提供することを課題とする。あるいは、ビット線の寄生容量の削減できる半導体メモリ装置あるいはその回路の構造や作製方法を提供することを課題とする。また、本発明は信頼性や特性の高い半導体装置およびその作製方法を提供することを課題とする。
【課題を解決するための手段】
【０００７】
本発明の一態様は、基板上に形成された２本以上のビット線と、ビット線上に形成され、１対の溝を有する絶縁体と、１対の溝の側面に形成され、絶縁体を間に挟んで向き合う第１および第２のワード線と、第１および第２のワード線のそれぞれと絶縁体の側面に挟まれた膜状の１つあるいは２つの半導体領域と、絶縁体の頂部に設けられた電極と、絶縁体上に設けられ、電極と電気的に接続するキャパシタとを有する半導体メモリ装置である。
【０００８】
なお、本明細書では、ビット線とはセンスアンプに接続した配線、あるいは、センスアンプにより電位が増幅される配線という意味に解釈してもよい。また、ワード線とはセルトランジスタのゲートに接続する配線という意味に解釈してもよい。また、１対の溝は１つの凸部と読み替えてもよい。また、１対の溝の一方は他方と結合していてもよい。また、溝は必ずしも直線状のものばかりではなく、網目状その他の形状を有してもよく、他の溝と結合してもよい。
【０００９】
ここで、ビット線と半導体領域は溝の底部で電気的に接続されていることが好ましい。また、絶縁体の溝の深さは溝の幅の２倍以上２０倍以下、好ましくは５倍以上２０倍以下とするとよい。さらに絶縁体の頂部には半導体領域に接して導電層が設けられていてもよい。また、ワード線の高さは溝の深さの３０％以上９０％以下、好ましくは、４０％以上８０％以下とするとよい。
【００１０】
本発明の他の一態様は、基板上に形成された２本以上のビット線と、ビット線上に形成された第１の絶縁体と、第１の絶縁体上に形成された２つ以上のストライプ状の第２の絶縁体と、第２の絶縁体の側面に形成され、第２の絶縁体を間に挟んで向き合う第１および第２のワード線と、第１および第２のワード線のそれぞれと第２の絶縁体の側面に挟まれた膜状の１つあるいは２つの半導体領域と、第２の絶縁体の頂部に設けられた電極と、第２の絶縁体上に設けられ、電極と電気的に接続するキャパシタとを有する半導体メモリ装置である。
【００１１】
ここで、ビット線と半導体領域は第１の絶縁体中に設けられた電極で電気的に接続されていることが好ましい。また、第２の絶縁体の高さは第２の絶縁体の間隔の２倍以上２０倍以下、好ましくは５倍以上２０倍以下とするとよい。さらに第２の絶縁体の頂部には半導体領域に接して導電層が設けられていてもよい。また、ワード線の高さは第２の絶縁体と導電層の高さの和の３０％以上９０％以下、好ましくは、４０％以上８０％以下とするとよい。
【００１２】
本発明の他の一態様は、第１の絶縁体上にビット線を形成する工程と、ビット線上に第２の絶縁体を形成する工程と、第２の絶縁体に第１のコンタクトホールを形成する工程と、第２の絶縁体上に第３の絶縁体を形成する工程と、第３の絶縁体をエッチングして、少なくとも２つの溝を設ける工程と、第３の絶縁体の溝の側面を含む領域に島状あるいはストライプ状の半導体領域を設ける工程と、導電性膜を形成する工程と、導電性膜を異方性エッチングして第３の絶縁体の溝の側面にワード線を形成する工程と、第４の絶縁体を形成する工程と、第４の絶縁体をエッチングして、第３の絶縁体の２つの溝の間の頂部に達する第２のコンタクトホールを形成する工程と、を有する半導体メモリ装置の作製方法である。
【００１３】
ここで、第３の絶縁体に溝を設ける工程、および第３の絶縁体の頂部に達する第２のコンタクトホールを形成する工程はエッチングストッパとなる他の膜を使用してエッチングを制御してもよい。また、２つの溝は１つの凸部と読み替えてもよい。
【００１４】
上記の態様のいずれかにおいて２本のワード線は同期して動くことが好ましい。ビット線の下にはセンスアンプあるいはデコーダ等の駆動回路が設けられていてもよい。また、隣接するビット線の高さあるいは深さは異なってもよい。さらに、上記の構成を分割ビット線構造にも適用できる。
【００１５】
また、上記の態様のいずれかにおいて、半導体領域は、移動度が５ｃｍ２／Ｖｓ以上の半導体よりなることが好ましい。例えば、多結晶シリコン、多結晶ゲルマニウム、多結晶シリコンゲルマニウム、インジウム酸化物あるいはインジウム酸化物に他の１種類あるいは２種類以上の金属元素を添加した酸化物、窒化ガリウムあるいは窒化ガリウムに酸素を添加した化合物、砒化ガリウム、砒化インジウム、硫化亜鉛等を用いればよい。
【発明の効果】
【００１６】
トランジスタのゲートを半導体基板に形成した凹凸の側面に異方性エッチングを用いて設ける構造については知られている（例えば、特許文献１）が、これを用いてより集積化した半導体メモリを作製する場合のより好ましい形態については検討されていない。例えば、特許文献１は、ＤＲＡＭについて言及しているが、ビット線は溝の底部ではなく、凸部に設けられるコンタクトを通して、トランジスタに接続される。
【００１７】
しかしながら、回路の微細化が十分でない時代には問題が無くとも、回路が微細化し、キャパシタの高さが１μｍを越えるようになると、ビット線をキャパシタの上に設けると多くの不都合が生じる。すなわち、ビット線をキャパシタの上に設けるということはもはやできず、キャパシタの隙間にビット線を形成することが必要となる。
【００１８】
また、溝の底部にキャパシタのコンタクトを設けるとなると、凹部にあるワード線との接触を防ぐためにも、底部の幅を広く取る必要があり、具体的には、底部では最低でも２Ｆの幅が必要となる。仮に頂部の幅をＦとして、隣接するメモリセルとビット線のコンタクトを共有したとしても、他方の隣接するキャパシタとの絶縁のための素子分離領域を形成せざるを得ず、メモリセルの面積は６Ｆ２より小さくできない。
【００１９】
さらに、ビット線がキャパシタやワード線と近い位置にあるということはビット線の寄生容量が増加する。ＤＲＡＭでは、キャパシタの容量はビット線の寄生容量に応じて決定されるため、寄生容量が大きくなると、その分、キャパシタの容量も大きくせざるを得なくなる。
【００２０】
これらの問題点は、ビット線を半導体領域の下に配置することにより解決できる。すなわち、溝の底部には、下方にあるビット線へのコンタクトが設けられ、２つの溝の間にある頂部（凸部）には上方にあるキャパシタへのコンタクトが設けられる。特許文献１とは異なり、底部のコンタクトは、下方からのコンタクトであるので、溝にあるワード線を避ける必要は無い。このため、溝の底部の幅と凸部の幅を共にＦとすることで、メモリセルの面積を４Ｆ２とできる。
【００２１】
また、特に、隣接するキャパシタとの間に素子分離領域を設ける必要は無い。上記の構成では、キャパシタは２つのトランジスタの間に配置されており、２つのトランジスタのゲートは、１つの凸部の側面にあるワード線対であるため、ワード線対がアクティブでなければ、キャパシタは絶縁された状態となるためである。
【００２２】
素子分離領域は、絶縁性を保つだけの目的で形成されるが、上記の構成では、素子分離領域と同等な機能をトランジスタでおこなう。そのため、後述するように、トランジスタがオンである場合には、トランジスタとして機能し、トランジスタがオフの時には素子分離領域として機能するため利用効率が高い。
【００２３】
もちろん、半導体領域とワード線との間には寄生容量が生じるので、半導体領域のうち不要な部分（トランジスタを形成しない部分）は削除しても構わない。
【００２４】
また、上記の構成では、ビット線はキャパシタやワード線とは離れた位置にあるため、それらとの間での寄生容量も削減できる。ビット線の寄生容量が小さくなれば、メモリセルに設けるキャパシタの容量もそれに比例して小さくすることができる。
【００２５】
なお、上記の構成では、トランジスタのチャネル長は、ほぼワード線の高さであり、ワード線の高さは溝の深さに応じて決定される。したがって、溝のアスペクト比（深さを幅で除した値）が大きければ、十分に集積化され、かつ、短チャネル効果の抑制されたトランジスタが得られる。
【００２６】
例えば、溝の幅を最小加工寸法である３０ｎｍ、高さを３００ｎｍとした場合、ワード線の高さは最大３００ｎｍとできる。実際にはプロセスのマージン等も考慮して、ワード線の高さは溝の深さの３０％以上９０％以下、好ましくは、４０％以上８０％以下とするとよい。例えば、ワード線の高さを溝の深さの５０％とするとチャネル長は約１５０ｎｍとなる。
【００２７】
これは、ＲＣＡＴと同じ程度のチャネル長であり、短チャネル効果は十分に抑制できる。しかも、上記の構成では、チャネル幅が３０ｎｍのトランジスタが１つのメモリセルに２つあるため、通常のＲＣＡＴ、あるいは特許文献１記載のメモリセルの２倍のオン電流が得られる。
【００２８】
なお、チャネル幅は最小加工寸法である３０ｎｍであるので、チャネル長はチャネル幅の５倍であるが、このようなチャネル長が長いトランジスタは、特に多結晶半導体材料を用いる場合には、しきい値のばらつきが小さくなるという効果もある。
【００２９】
上記のようなアスペクト比が１０というような溝の場合はもちろん、アスペクト比が２というような比較的、浅い溝であっても、特許文献１に記載のメモリセルのように、底部から上方にコンタクトを形成することは技術的に非常に困難である。
【００３０】
これに対し、上記の構成では底部には下方へのコンタクトが設けられ、頂部には上方へのコンタクトが設けられる。このような構成は最も加工が容易であり、集積化にとっても好ましい。したがって、上記の構成を採用すれば、アスペクト比が２以上２０以下、好ましくは５以上２０以下の溝にもメモリセルを形成できる。
【００３１】
なお、上記の構成では、ビット線はセルトランジスタの下方にあり、その部分に特に障害となるような構造物が設けられていないことから、ビット線を配置する深さは任意に設定できる。もちろん、ビット線をトランジスタからより離して（すなわち、深い位置に）形成することでより寄生容量を低減できる。また、隣接するビット線の深さを異なるものとすることによって、隣接するビット線間に生じる寄生容量をも低減できる。
【００３２】
また、ビット線の下にはそれを駆動するための回路を設けることにより、チップ面積を削減できる。一般にＤＲＡＭのチップの表面の２割乃至５割は駆動回路に占められているので、これとメモリセルアレイを重ねることにより、チップ面積を削減することができ、また、従来のメモリと同じチップ面積であれば、より多くのメモリセルを形成できる。駆動回路は、好ましくは単結晶半導体を用いて形成するとよい。
【００３３】
非単結晶の半導体領域を用いたトランジスタでは移動度が十分でない場合もある。しかしながら、いわゆる分割ビット線構造（特許文献２参照）を適用することにより、サブビット線およびキャパシタの容量を通常のＤＲＡＭの１／１０乃至１／１００とすることで、半導体材料の移動度が、一般に用いられている単結晶シリコンの１／１０乃至１／１００であっても、単結晶シリコンを用いたＤＲＡＭと同等あるいはそれ以上の高速応答が可能である。
【００３４】
なお、分割ビット線構造において、サブビット線に接続するメモリセルは、通常のＤＲＡＭのビット線に接続するメモリセルと同等であるので、上記態様の構成およびその効果におけるビット線を、分割ビット線構造におけるサブビット線と読みかえればよい。サブビット線をワード線やキャパシタから離して形成することで、サブビット線の寄生容量を削減することができ、キャパシタの容量をより小さくできる。
【００３５】
また、分割ビット線構造のビット線（主ビット線ともいう）は、キャパシタの上に設けるとよい。分割ビット線構造を採用する場合、キャパシタの高さは、通常のＤＲＡＭの１／１０乃至１／１００となるので、その上にビット線を形成することは技術的にも容易である。ビット線とサブビット線とのコンタクトには、４Ｆ２以上の面積が必要となることもあるが、メモリセル１０乃至２００に１つの割合で設ければよいので、チップ面積の著しい増加にはつながらない。
【００３６】
さらに、分割ビット線構造における、サブビット線の電位の増幅に使用するセンスアンプ等は、ビット線の下方に設け、好ましくは他の駆動回路と一緒に単結晶半導体を用いて形成するとよい。
【図面の簡単な説明】
【００３７】
【図１】本発明の半導体メモリ装置の作製工程の例を説明する図である。
【図２】本発明の半導体メモリ装置の作製工程の例を説明する図である。
【図３】本発明の半導体メモリ装置の作製工程の例を説明する図である。
【図４】本発明の半導体メモリ装置の作製工程の例を説明する図である。
【図５】本発明の半導体メモリ装置の作製工程の例を説明する図である。
【図６】本発明の半導体メモリ装置に適用される回路の例を説明する図である。
【図７】本発明の半導体メモリ装置の構成の例を説明する図である。
【図８】本発明の半導体メモリ装置の構成の例を説明する図である。
【図９】本発明の半導体メモリ装置の構成の例を説明する図である。
【発明を実施するための形態】
【００３８】
以下、実施の形態について図面を参照しながら説明する。但し、実施の形態は多くの異なる態様で実施することが可能であり、趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は、以下の実施の形態の記載内容に限定して解釈されるものではない。
【００３９】
また、本明細書において、第１、第２という序数は構成物の混同をさけるために付記するものであり、必ずしも順序を意味するものではない。例えば、第１絶縁体の下層に別の絶縁体があってもよく、第１コンタクトプラグと第２コンタクトプラグの中間の層に別のコンタクトプラグを設けることもできる。
【００４０】
また、本明細書においては、セルトランジスタのソースとはビット線側の電極あるいは領域を指し、セルトランジスタのドレインとはキャパシタ側の電極あるいは領域を指すものとする。
【００４１】
（実施の形態１）
本実施の形態のメモリセルの作製工程を図１（Ａ）、図１（Ｂ）、図２（Ａ）、図２（Ｂ）、図３（Ａ）、図３（Ｂ）、図４、図５（Ａ）乃至図５（Ｃ）、図６および図７（Ａ）乃至図７（Ｄ）を用いて説明する。図１（Ａ）、図１（Ｂ）、図２（Ａ）、図２（Ｂ）、図３（Ａ）、図３（Ｂ）、図４は本実施の形態のメモリセルのビット線に平行な一断面を示す。図５（Ａ）乃至図５（Ｃ）は本実施の形態のメモリセルを上方より見た場合の作製工程ごとの模式図を示す。図６は本実施の形態のメモリセルの回路図を示す。さらに、図７（Ａ）乃至図７（Ｄ）は、本実施の形態におけるビット線を上方より見た場合の模式図と断面図を示す。
【００４２】
なお、本実施の形態では、一部を除いて、概略を示すにとどめる。詳細は、公知の半導体集積回路作成技術等を参照すればよい。また、図１（Ａ）、図１（Ｂ）、図２（Ａ）、図２（Ｂ）、図３（Ａ）、図３（Ｂ）、図４、図５では説明を見やすくするため、フォールデッドビット線方式のメモリセルで、１つのメモリセルの面積は１６Ｆ２程度で記載してあるが、より集積化してもよい。
【００４３】
＜図１（Ａ）＞
第１絶縁体１０１上に、ビット線１０２ｂを形成する。このとき、ビット線１０２ｂと隣接するビット線の配置にはいくつかの方式がある。例えば、図７（Ａ）と図７（Ｂ）に示すように、ビット線１０２ｂと隣接するビット線１０２ａ、１０２ｃを全て同じ深さあるいは同じ層に形成する方法である。図７（Ａ）はビット線１０２ａ乃至１０２ｃを形成した面を図１（Ａ）の点線ＣＤを含む平面で切断した断面の模式図であり、図７（Ａ）の点線ＥＦの断面を図７（Ｂ）に示す。なお、図７（Ａ）および図７（Ｃ）の点線ＡＢの断面は図１（Ａ）に示される。
【００４４】
図７（Ｂ）に示されるような、ビット線１０２ｂが隣接するビット線１０２ａ、１０２ｃと同じ深さ、あるいは同じ層に形成される方法は作製工程が少ないという特徴がある。
【００４５】
もうひとつの方法は、図７（Ｃ）と図７（Ｄ）に示すように、ビット線１０２ｂと隣接するビット線１０２ａ、１０２ｃを、異なる深さあるいは異なる層に形成する方法である。図７（Ｃ）は図１（Ａ）の点線ＣＤを含む平面で切断した断面の模式図であり、図７（Ｃ）の点線ＥＦの断面を図７（Ｄ）に示す。
【００４６】
図７（Ｃ）では、ビット線１０２ｂに隣接するビット線１０２ａ、１０２ｃが示されていないが、断面図である図７（Ｄ）に示されるように、ビット線１０２ａ、１０２ｃはビット線１０２ｂとは異なる深さに形成されている。図７（Ｄ）では、ビット線の深さは２種類としたが、３種類以上とすることもできる。
【００４７】
この方法では追加の工程が必要であるが、同じ層にビット線を形成する方法（図７（Ｂ））より隣接するビット線間の寄生容量を低減できる。例えば、ビット線１０２ａ乃至１０２ｃ高さを幅の５倍とし、ビット線の間隔を幅と同じとすると、図７（Ｄ）のように隣接するビット線の深さを、ビット線の高さ分だけ変えると、１つのビット線と他のビット線との間に生じる寄生容量は半分以下となる。ビット線の高さが高くなる（アスペクト比が大きくなる）ほど、寄生容量の低減効果が大きい。
【００４８】
本実施の形態のように、ビット線がワード線やキャパシタと離れて形成されていると、ビット線の寄生容量のほとんどは他のビット線との間に生じる。特に配線の幅の低減と共にビット線の抵抗を低減するために、ビット線のアスペクト比を大きくすることが必要となっているが、このことはビット線間の寄生容量を増大させる要因でもある。
【００４９】
したがって、図７（Ｄ）のようにビット線を配置することによるビット線の寄生容量の低減の効果は著しい。ビット線の寄生容量低減と、ビット線の抵抗の低減と、キャパシタの容量の低減が同時に望まれる場合には、図７（Ｄ）のようにビット線を配置するとよい。
【００５０】
従来のＤＲＡＭではビット線が配置される部分にはキャパシタ等の構造物があり、ビット線の配置はきわめて制限されていたが、本実施の形態では、キャパシタはビット線から離れた場所に形成されるため、ビット線の配置の自由度が高く、上記のような深さの異なるビット線を形成することもできる。本実施の形態では図７（Ｂ）、図７（Ｄ）、いずれの方法も採用することができる。
【００５１】
図１（Ａ）に戻って、ビット線１０２ｂの上に適切な厚さの第２絶縁体１０３と、水素およびアルカリ金属に対するバリア性のある第３絶縁体１０４を適切な厚さに形成する。なお、第１絶縁体１０１と第２絶縁体１０３、第３絶縁体１０４の厚さおよび材質は、ビット線の寄生容量を決定する上で重要である。
【００５２】
第１絶縁体１０１と第２絶縁体１０３の厚さは１００ｎｍ乃至１μｍとすることが好ましい。また、第１絶縁体１０１と第２絶縁体１０３は酸化シリコン等の比較的誘電率の低い材料で形成するとよい。さらに、第３絶縁体１０４は、その上に形成する第４絶縁体１０６とエッチングレートの異なる材料で形成することが好ましく、例えば、酸化アルミニウム、窒化アルミニウム、窒化シリコン等とすればよく、その厚さは１０ｎｍ乃至１００ｎｍとすればよい。
【００５３】
＜図１（Ｂ）＞
第３絶縁体１０４および第２絶縁体１０３をエッチングして、コンタクトホールを形成し、さらにビット線１０２ｂに接続する第１コンタクトプラグ１０５ａ、１０５ｂを形成する。さらに、第４絶縁体１０６を形成する。第４絶縁体１０６の厚さは後に形成する溝の深さ、さらにはトランジスタのチャネル長を考慮して決定される。例えば、１００ｎｍ乃至１μｍとすればよい。また、エッチングレートが第３絶縁体１０４と異なる材料であることが好ましく、酸化シリコンを用いるとよい。
【００５４】
第４絶縁体１０６の上に導電層１０７を形成する。導電層１０７の材料や厚さは適宜、設定すればよいが、後で、第２コンタクトプラグ１１５ｂを形成する際のエッチングストッパとなるような材料及び厚さであることが望ましい。
【００５５】
＜図２（Ａ）＞
導電層１０７と第４絶縁体１０６をエッチングして、溝１０８ａ、１０８ｂを形成する。溝１０８ａ、１０８ｂはビット線１０２ｂと概略直交するように形成される。相当な厚さの第４絶縁体１０６のエッチングでは、第３絶縁体１０４をエッチングストッパとして使用する。すなわち、第４絶縁体１０６をエッチングする工程は、第３絶縁体１０４が露出した状態で停止する。この結果、第４絶縁体１０６および導電層１０７は、例えば、ストライプ状の第４絶縁体１０６ａ乃至１０６ｃおよび導電層１０７ａ乃至１０７ｃとなる。なお、第４絶縁体１０６ａ乃至１０６ｃおよび導電層１０７ａ乃至１０７ｃの形状はストライプ状に限られない。また、図に示す溝の幅Ｗと溝の深さＴの比率Ｔ／Ｗは、２以上２０以下、好ましくは５以上２０以下とするとよい。
【００５６】
＜図２（Ｂ）＞
島状の半導体領域１０９ｂを形成する。半導体領域１０９ｂは第１コンタクトプラグ１０５ａ、１０５ｂの少なくとも１つと接するようにする。この際、半導体領域１０９ｂをマスクとして、導電層１０７ａ乃至１０７ｃもエッチングする。したがって、導電層１０７ａ乃至１０７ｃのうち、上に半導体領域１０９ｂが存在しない部分は除去される。図２（Ｂ）では、導電層１０７ｂの一部が残って、導電層１０７Ｂとなる。その後、島状の半導体領域１０９ｂを覆ってゲート絶縁体１１０を形成する。
【００５７】
半導体領域１０９ｂおよびゲート絶縁体１１０の厚さは適宜、決定できるが、トランジスタのチャネル長や溝の幅Ｗに応じて決定することが好ましく、例えば、チャネル長の１／５０乃至１／５、溝の幅Ｗの１／１０乃至１／５０とするとよい。なお、ゲート絶縁体１１０の厚さはトンネル電流等が問題とならない程度に薄くするとよい。また、ゲート絶縁体１１０は比誘電率が１０以上の材料で形成してもよい。
【００５８】
また、ゲート絶縁体１１０は、後に形成するワード線１１１ａ乃至１１１ｄに用いる材料や第５絶縁体１１２とエッチングレートが異なる材料で形成するとよく、その意味で、酸化ハフニウム、酸化タンタル、酸化アルミニウム、酸化ジルコニウム等を用いるとよい。ゲート絶縁体１１０は、これらを含む多層膜でもよい。例えば、酸化シリコンと酸化アルミニウムの２層の膜でもよい。
【００５９】
半導体領域１０９ｂに用いる半導体の種類には制約は無いが、移動度が５ｃｍ２／Ｖｓ以上であることが好ましい。例えば、多結晶シリコン、多結晶ゲルマニウム、多結晶シリコンゲルマニウム、インジウム酸化物あるいはインジウム酸化物に他の金属元素を添加した酸化物、窒化ガリウムあるいは窒化ガリウムに酸素を添加した化合物、砒化ガリウム、砒化インジウム、硫化亜鉛等を用いればよい。
【００６０】
特に、分割ビット線構造を採用して、キャパシタの容量を低減する場合には、オフ抵抗を通常のＤＲＡＭのセルトランジスタよりも高くすることが必要である。例えば、キャパシタの容量を１／１００としても、セルトランジスタのオフ抵抗が変わらなければ、キャパシタに蓄えられた電荷は通常のＤＲＡＭの１／１００の時間で消失してしまう。そのため、通常のＤＲＡＭの１／１００の周期でリフレッシュをおこなう必要があり、消費電力が著しく増加する。すなわち、キャパシタの容量を１／１００とするとセルトランジスタのオフ抵抗も１００倍以上高くすることが好ましい。
【００６１】
オフ抵抗を高くするためには、例えば、半導体領域１０９ｂの厚さを０．５ｎｍ乃至５ｎｍと非常に薄くすることが有効である。また、溝１０８ａ、１０８ｂの深さＴを０．５μｍ乃至１μｍとして、セルトランジスタのチャネル長を大きくすることも好ましい。あるいは多結晶シリコンのように本来の移動度が２００ｃｍ２／Ｖｓ以上もあるものであれば、半導体領域中の窒素濃度や炭素濃度を１×１０１９ｃｍ−３乃至５×１０２０ｃｍ−３として、移動度を１０ｃｍ２／Ｖｓ程度まで低下させてもよい。
【００６２】
なお、セルトランジスタのオフ抵抗をさらに上昇させることはメモリセルのリフレッシュ周期を長くできるので好ましい。例えば、通常のセルトランジスタの１００万倍以上のオフ抵抗であれば、実用的にはリフレッシュ動作を必要としないで使用できる。
【００６３】
このような非常に高いオフ抵抗を得るためには、シリコン（バンドギャップ１．１電子ボルト）では不十分で、バンドギャップが２．５電子ボルト以上４電子ボルト以下、好ましくは３電子ボルト以上３．８電子ボルト以下のワイドバンドギャップ半導体を使用することが必要となる。例えば、酸化インジウム、酸化亜鉛等の酸化物半導体、窒化ガリウム等の窒化物半導体、硫化亜鉛等の硫化物半導体等を用いればよい。
【００６４】
オフ抵抗は、熱的に励起するキャリアの濃度に比例する。ドナーやアクセプタによるキャリアが全く存在しない状態（真性半導体）であっても、シリコンの場合にはバンドギャップが１．１電子ボルトなので、室温（３００Ｋ）での熱励起キャリアの濃度は１×１０１１ｃｍ−３程度である。
【００６５】
一方、バンドギャップ３．２電子ボルトの半導体では熱励起キャリアの濃度は１×１０−７ｃｍ−３程度となる。電子移動度が同じ場合、抵抗率は、キャリア濃度に反比例するので、バンドギャップ３．２電子ボルトの半導体の抵抗率は、シリコンより１８桁も大きい。
【００６６】
なお、ドナーやアクセプタによるキャリアは極力、低濃度であることが好ましく、その濃度は、１×１０１２ｃｍ−３以下とすることが好ましい。また、これらのキャリア濃度によりトランジスタのしきい値が決定される。
【００６７】
＜図３（Ａ）＞
導電性膜を形成後、これを異方性エッチングすることでワード線１１１ａ乃至１１１ｄを形成する。導電性膜の厚さは溝１０８ａ、１０８ｂの幅Ｗの１／３乃至１／３０とするとよい。図にｘで示すワード線１１１ａ乃至１１１ｄの幅は、概ね、導電性膜の厚さと同程度となる。導電性膜が厚すぎると、異方性エッチングをおこなっても、溝の内部で導電性膜を分離できなくなる。このように溝の側面に自己整合的に配線を形成する技術に関しては、特許文献１を参照すればよい。
【００６８】
また、ワード線１１１ｂ、１１１ｃの頂部が第４絶縁体１０６ｂの頂部を超える高さ、あるいは、導電層１０７Ｂと同じ程度の高さであれば、その後、第２コンタクトプラグ１１５ｂを形成する際にワード線１１１ｂ、１１１ｃと、第２コンタクトプラグ１１５ｂが接触するおそれがあるので、ワード線１１１ａ乃至１１１ｄの高さは溝の深さＴの３０％以上９０％以下、好ましくは、４０％以上８０％以下とするとよい。
【００６９】
このようにすることで、導電層１０７Ｂとワード線１１１ｂ、１１１ｃがオフセット状態（導電層１０７Ｂとワード線１１１ｂ、１１１ｃが重ならない状態）となることがあるが、短チャネル効果を防止する上では、垂直方向に１０ｎｍ乃至５０ｎｍ、あるいはワード線１１１ｂ、１１１ｃの高さの２０％乃至１００％のオフセット領域を設けることが好ましい。
【００７０】
なお、本実施の形態のセルトランジスタではオフセット構造はソースとドレインで非対称となる。ソース側（ビット線側）にオフセット領域を設けることは、特に集積度を高めた場合には技術的に非常に困難あるいは不可能であるのに対し、ドレイン側（キャパシタ側）にオフセット領域を設けることはワード線１１１ｂ、１１１ｃの高さを調整すればよいので制御しやすい。
【００７１】
特に、キャパシタに電荷を保持している状態（トランジスタがオフとなっている状態）においては、セルトランジスタがｎ型であれば、ドレインはビット線と同じか高い電位となっている。このような条件では、ドレイン側のオフセット領域を大きくする方が、ソース側のオフセット領域を大きくするよりオフ抵抗を高めることができる。
【００７２】
すなわち、ソース側にはオフセット領域を設けない、あるいは、ゲート（ワード線１１１ｂ、１１１ｃ）と第１コンタクトプラグ１０５ａ、１０５ｂにオーバーラップするような形状とし、一方で、ドレイン側は上記の範囲のオフセットを設けるとオフ抵抗をより高め、キャパシタに蓄えられた電荷の漏洩を防止することができる。
【００７３】
なお、ワード線１１１ｂ、１１１ｃがソース（第１コンタクトプラグ１０５ａ、１０５ｂ）と重なることは、キャパシタの充電に際して不必要な電位の変動をもたらす可能性があるが、溝１０８ａ、１０８ｂのアスペクト比が５以上２０以下であれば、ワード線１１１ｂ、１１１ｃとソースの間に生じる寄生容量はゲート容量（ワード線１１１ｂ、１１１ｃが半導体領域１０９ｂと重なることで生じる容量）の大きくても２０％程度であり、キャパシタの容量をゲート容量の１０倍以上とすれば全く無視できる。
【００７４】
ところで、本実施の形態に限らず、ビット線１０２ｂの下層に別の半導体集積回路を設けることは集積度を高める上で好ましい。しかし、一般に、下層に半導体集積回路が設けられている場合には、それらによって発生するノイズが上層のトランジスタの動作に支障をもたらすことがある。この問題に対しては、上層のトランジスタの下に何らかのシールド層を設けて、ノイズを吸収させるとよい。本実施の形態では、ビット線１０２ｂと半導体領域１０９ｂが重なるように配置されるので、ビット線１０２ｂがシールド層となり、ノイズを吸収する。
【００７５】
また、凸部の側面に半導体領域を形成する場合には、集積化が進むと半導体領域が反対側の側面に形成される配線や電極の影響を受けることが懸念される。しかしながら、本実施の形態では、ワード線１１１ｂとワード線１１１ｃを１つのワード線対として動作させ、ワード線１１１ｂとワード線１１１ｃには同じ電位を与えるものであるから、トランジスタの特性に悪影響が与えられることはない。
【００７６】
さらに、イオン注入法等により、半導体領域１０９ｂにワード線１１１ｂ、１１１ｃをマスクとして不純物を注入し、ｎ型あるいはｐ型の領域（ドーピングされた領域）を形成してもよい。ただし、第１コンタクトプラグ１０５ａ、１０５ｂが半導体領域１０９ｂと接する部分とワード線１１１ｂ、１１１ｃとの距離、あるいは、後で形成する第２コンタクトプラグ１１５ｂと半導体領域１０９ｂが接する部分とワード線１１１ｂ、１１１ｃとの距離、あるいは導電層１０７Ｂとワード線１１１ｂ、１１１ｃとの距離が３０ｎｍ以下、好ましくは１０ｎｍ以下の場合には、ドーピングされた領域を形成しなくてもよい。
【００７７】
さらに、半導体領域１０９ｂが予め何らかの導電型を有しており、ワード線１１１ｂ、１１１ｃを構成する材料との仕事関数差を利用して、トランジスタの制御をおこなえる場合にも特にドーピングされた領域を形成する必要は無い。例えば、酸化シリコン上の多結晶シリコンは特別に不純物をドーピングしなくとも、ｎ型を呈するが、ワード線１１１ｂ、１１１ｃに窒化インジウム、窒化亜鉛、ｐ型シリコン等の仕事関数が５電子ボルト以上の材料を用いると、これらの材料により電子が排除され、しきい値が正のｎ型トランジスタを形成することができる。
【００７８】
＜図３（Ｂ）＞
第５絶縁体１１２を形成する。第５絶縁体１１２としては誘電率の低い材料を用いることが好ましく、また、溝１０８ａ、１０８ｂを埋めるように形成する。そして、第５絶縁体１１２の表面を平坦化する。平坦化工程はゲート絶縁体１１０が露出した時点で停止する。そして、第５絶縁体１１２の上に第６絶縁体１１３および第７絶縁体１１４を形成する。
【００７９】
第６絶縁体１１３は水素およびアルカリ金属に対するバリア性を有することが好ましく、また、第７絶縁体１１４と異なるエッチングレートの材料を用いて形成するとよい。例えば、酸化アルミニウム、窒化アルミニウム、窒化シリコン等を用いればよい。また、第６絶縁体１１３の厚さは１０ｎｍ乃至１００ｎｍとすればよい。また、第７絶縁体１１４は酸化シリコン等の誘電率の低い材料で形成すればよい。
【００８０】
そして、まず、第７絶縁体１１４をエッチングして、コンタクトホールを形成する。第７絶縁体１１４は十分に厚いので、マスクのミスアライメントと過剰なエッチングが重なると、ワード線１１１ｂや１１１ｃに接続するコンタクトホールが形成されてしまうことがある。このようなトラブルは第４絶縁体１０６ｂの頂部の幅を最小加工寸法で加工するような集積度の高い場合に起こりやすい。
【００８１】
そこで、本実施の形態では、第６絶縁体１１３をエッチングストッパとして、いったん、ここでエッチングを停止する。その後、第６絶縁体１１３をエッチングし、続いてゲート絶縁体１１０、および場合によっては、半導体領域１０９ｂをエッチングして、導電層１０７Ｂに到達するコンタクトホールを形成する。その後、第２コンタクトプラグ１１５ｂを埋め込む。
【００８２】
ゲート絶縁体１１０や半導体領域１０９ｂは十分に薄いので、エッチング時間を細かく制御して、仮にオーバーエッチングしても、コンタクトホールがワード線１１１ｂや１１１ｃに到達しないようにする。また、そのためにもワード線１１１ｂや１１１ｃが導電層１０７Ｂの上面より十分に低い位置にあることが好ましい。
【００８３】
＜図４＞
酸化シリコン、酸化炭化シリコン等の比較的誘電率の低い材料で第８絶縁体１１６を形成して、これにキャパシタを形成するための孔を設ける。そして、孔の内面に厚さ２ｎｍ乃至２０ｎｍの第１キャパシタ電極１１７を形成する。なお、第１キャパシタ電極１１７の厚さの上限は最小加工寸法Ｆに応じて、決定すればよく、Ｆが２０ｎｍであれば、５ｎｍ以下とすることが好ましく、Ｆが１０ｎｍであれば、２．５ｎｍ以下とすることが好ましい。
【００８４】
さらに、厚さ２ｎｍ乃至２０ｎｍのキャパシタ絶縁体１１８を形成する。キャパシタ絶縁体１１８としては各種のｈｉｇｈ−ｋ材料を用いることができるが、酸化ハフニウム、酸化ジルコニウム、酸化タンタル、チタン酸バリウムストロンチウム等が好ましい。さらに、第２キャパシタ電極１１９を形成する。第１キャパシタ電極１１７、キャパシタ絶縁体１１８および第２キャパシタ電極１１９によりキャパシタが構成される。
【００８５】
このようにして、２つのセルトランジスタ１２０ａ、１２０ｂと１つのキャパシタを有するフォールデッドビット線方式のメモリセルを作製できる。
【００８６】
以上の作製工程を上面から見た様子を模式的に示したものが図５（Ａ）乃至図５（Ｃ）である。図５（Ａ）乃至図５（Ｃ）において、点線ＡＢの断面が図１（Ａ）、図１（Ｂ）、図２（Ａ）、図２（Ｂ）、図３（Ａ）、図３（Ｂ）、図４に相当する。すなわち、点線ＡＢと重なるようにビット線１０２ｂが埋設されている。
【００８７】
図５（Ａ）は図２（Ａ）の段階に相当し、第４絶縁体１０６、導電層１０７をエッチングして、ビット線に概略直交する方向の溝１０８ａ、１０８ｂを形成し、ストライプ状の第４絶縁体１０６ａ乃至１０６ｃ、およびストライプ状の導電層１０７ａ乃至１０７ｃを形成したところである。溝の底部には第１コンタクトプラグ１０５ａ、１０５ｂおよび図２（Ａ）には図示されない他の列（すなわち、他のビット線に接続する）の第１コンタクトプラグ１０５ｃ、１０５ｄが露出している。
【００８８】
図５（Ｂ）は、図２（Ｂ）の段階に相当する。ここでは、半導体領域１０９ｂ、および図２には図示されない他の列の半導体領域１０９ａ、１０９ｃが形成される。なお、半導体領域１０９ａ、１０９ｃの下には点線ＡＢと概略平行な方向にビット線１０２ｃ（図７参照）が埋設されている。
【００８９】
導電層１０７ａ乃至１０７ｃは半導体領域１０９ａ乃至１０９ｃをマスクとして、エッチングされる。したがって、図には示されないが、図２（Ｂ）に関して説明したように半導体領域１０９ｂの下には導電層１０７Ｂが存在する。同様に、他の半導体領域１０９ａ、１０９ｃの下には、それぞれ、ストライプ状の導電層１０７ａ、１０７ｃを半導体領域１０９ａ、１０９ｃをマスクとして加工して得られた導電層１０７Ａ、１０７Ｃ（図示せず）が存在する。
【００９０】
なお、本実施の形態のメモリセルはフォールデッドビット線方式であるため、半導体領域１０９ａ乃至１０９ｃは島状であり、互い違いに形成され、１つの半導体領域が１つのメモリセルに使用される。後述するオープンビット線方式では半導体領域はビット線に概略平行にストライプ状に形成され、複数のメモリセルが１つの半導体領域を使用する構造となる。
【００９１】
図５（Ｃ）は、図３（Ｂ）の段階に相当し、溝１０８ａ、１０８ｂの側面にワード線１１１ａ乃至１１１ｄが形成される。この図において、ワード線１１１ｂとワード線１１１ｃは、半導体領域１０９ｂにより形成される２つのトランジスタのゲートとなる。同様に、ワード線１１１ａおよびワード線１１１ｄは、それぞれ半導体領域１０９ａおよび半導体領域１０９ｃにより形成されるトランジスタのゲートとなる。
【００９２】
また、島状の半導体領域１０９ａ乃至１０９ｃの中央部には、キャパシタに接続する第２コンタクトプラグ１１５ａ乃至１１５ｃが設けられる。なお、第２コンタクトプラグ１１５ａ、１１５ｃは図３（Ｂ）には示されていない。
【００９３】
このようなメモリセルを回路図で示すと図６のようになる。すなわち、島状の半導体領域１０９ｂとワード線１１１ｂとにより形成されるセルトランジスタ１２０ａと島状の半導体領域１０９ｂとワード線１１１ｃとにより形成されるセルトランジスタ１２０ｂは、いずれもソースがビット線１０２ｂに接続し、ドレインは第１キャパシタ電極１１７に接続している。なお、ワード線１１１ｂとワード線１１１ｃはワード線対を形成し、その一端では互いに接続されて同じ信号が印加されるようになっている。
【００９４】
（実施の形態２）
図８に本実施の形態を示す。本実施の形態では、センスアンプ、デコーダ等、メモリセルを駆動するための回路（駆動回路２０２）は単結晶半導体の基板２０１表面に公知の半導体集積回路技術を用いて形成されている。その上に、ビット線２０３が形成され、さらに、その上にセルトランジスタ層２０４が設けられる。さらに、その上にキャパシタ層２０５が形成される。なお、セルトランジスタ層２０４、キャパシタ層２０５の構成は実施の形態１を参照するものとする。
【００９５】
図８に示されるセルトランジスタは、実施の形態１を参照して作製できる。なお、図に示されるセルトランジスタは、メモリセルの面積が４Ｆ２となるように表記されている。すなわち、溝の底部の間隔（すなわち、１つの溝の底部の中央と次の溝の底部の中央との間隔）が２Ｆとなるようになっている。
【００９６】
また、図示されるメモリセルの配置はオープンビット線方式を採用している。このため、半導体領域はストライプ状に形成され、理想的には、ほぼビット線と同じ長さとなり、１つの半導体領域に同じビット線に接続する複数のトランジスタを形成できる。なお、現実には、第２コンタクトプラグを形成する際に、半導体領域が分断されることがあり得る。
【００９７】
ここで、オープンビット線方式とフォールデッドビット線方式によるメモリセルの配置の相違について図９（Ａ）および図９（Ｂ）を用いて説明する。図９（Ｂ）はフォールデッドビット線方式によるメモリセルの配置例であり、図５（Ｃ）に示されるものと同等である。すなわち、島状の半導体領域が互い違いに形成される。そして、各島状の半導体領域に設けられる第２コンタクトプラグ上にキャパシタが形成される。すなわち、第２コンタクトプラグを中心とした位置に各メモリセルが形成される。
【００９８】
このように配置すると、あるワード線対をアクティブとして、それに接続するメモリセルのキャパシタの電荷を第１のビット線に開放したとき、その隣の列には、そのワード線対に接続するメモリセルがないため、その列のビット線（第２のビット線）の電位は不変である。そこで、第２のビット線の電位を参照電位として、第１のビット線の電位を判定し、メモリセルに記憶されていたデータを読み出すことができる。
【００９９】
一方で、島状半導体領域を互い違いに配置するため、集積度は低下し、メモリセルの面積は最低でも８Ｆ２である。この値は、プレーナ型のセルトランジスタを用いたフォールデッドビット線方式のメモリセルと同じである。メモリセル１つあたりの面積が大きいため、キャパシタに使用できる部分も大きくなり、キャパシタの容量を大きくできるという利点もある。
【０１００】
図９（Ａ）はオープンビット線方式によるメモリセルの配置例である。図の点線ＸＹの断面が図８に相当する。半導体領域はストライプ状にビット線と概略平行に配置され、それと概略直交するようにワード線対が設けられる。ワード線対の中間に第２コンタクトプラグが設けられ、それにキャパシタが接続する。図から明らかなように、メモリセルは同じ面積に、フォールデッドビット線方式の２倍設けることができ、メモリセルの面積は最低で４Ｆ２となる。
【０１０１】
このように配置すると、あるワード線対をアクティブとして、それに接続するメモリセルのキャパシタの電荷を第１のビット線に開放したら、その隣の列のメモリセルもキャパシタの電荷をその列のビット線（第２のビット線）に開放するため、フォールデッドビット線方式のように第２のビット線の電位を参照電位として、第１のビット線の電位を判定することはできない。したがって、参照電位は別に用意する必要がある。
【符号の説明】
【０１０２】
１０１    第１絶縁体
１０２ａ    ビット線
１０２ｂ    ビット線
１０２ｃ    ビット線
１０３    第２絶縁体
１０４    第３絶縁体
１０５ａ    第１コンタクトプラグ
１０５ｂ    第１コンタクトプラグ
１０５ｃ    第１コンタクトプラグ
１０５ｄ    第１コンタクトプラグ
１０６    第４絶縁体
１０６ａ    第４絶縁体
１０６ｂ    第４絶縁体
１０６ｃ    第４絶縁体
１０７    導電層
１０７ａ    導電層
１０７ｂ    導電層
１０７ｃ    導電層
１０７Ａ    導電層
１０７Ｂ    導電層
１０７Ｃ    導電層
１０８ａ    溝
１０８ｂ    溝
１０９ａ    半導体領域
１０９ｂ    半導体領域
１０９ｃ    半導体領域
１１０    ゲート絶縁体
１１１ａ    ワード線
１１１ｂ    ワード線
１１１ｃ    ワード線
１１１ｄ    ワード線
１１２    第５絶縁体
１１３    第６絶縁体
１１４    第７絶縁体
１１５ａ    第２コンタクトプラグ
１１５ｂ    第２コンタクトプラグ
１１５ｃ    第２コンタクトプラグ
１１６    第８絶縁体
１１７    第１キャパシタ電極
１１８    キャパシタ絶縁体
１１９    第２キャパシタ電極
１２０ａ    セルトランジスタ
１２０ｂ    セルトランジスタ
２０１    基板
２０２    駆動回路
２０３    ビット線
２０４    セルトランジスタ層
２０５    キャパシタ層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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