【事件の表示】
　特願２０１５−５５０４１１「トランジスタ構造およびその製造方法」拒絶査定不服審判事件〔平成２６年　７月　３日国際公開，ＷＯ２０１４／１０５３７１，平成２８年　２月２５日国内公表，特表２０１６−５０６０８０〕について，次のとおり審決する。
【結　論】
　本件審判の請求は，成り立たない。
【理　由】
第１　手続の経緯
　本願は，２０１３年１２月４日（パリ条約による優先権主張外国庁受理２０１２年１２月２８日，アメリカ合衆国）を国際出願日とする出願であって，平成２９年４月２７日付けで拒絶の理由が通知され，同年８月７日に意見書と手続補正書が提出され，同年９月６日付けで拒絶査定がされたものである。
　その後，平成３０年１月１０日に，前記拒絶査定に対する不服審判が請求されると同時に手続補正書が提出され，同年５月１０日に上申書が提出されたものである。
　
第２　平成３０年１月１０日に提出された手続補正書による手続補正の却下の決定
　
［補正の却下の決定の結論］
　平成３０年１月１０日に提出された手続補正書による手続補正を却下する。
　
［理　由］
　平成３０年１月１０日に提出された手続補正書による補正（以下「本件補正」という。）により，特許請求の範囲の請求項１の記載は，次のとおり補正された。（下線部は，補正箇所である。） 
「【請求項１】
　トランジスタデバイスであって，前記トランジスタデバイスの上面にゲートおよびソースと，前記トランジスタデバイス内のソース領域の第２導電型とは異なる第１導電型の少なくとも１つのドープウェル領域とを備え，前記少なくとも１つのドープウェル領域は，前記ソースの下に凹状部分を有して，
前記凹状部分は，
のドーピング濃度より低い
　本願の特許法第１８４条の１２第２項に規定する翻訳文等（以下，これらを「当初明細書等）という。）には，ドープウェル領域のドーピング濃度について，以下の記載がある。
　「ＤＭＯＳＦＥＴ１０は，約０．５ミクロンの深さに半導体本体２０に注入され，適切なレベルにドープされたＰ＋型ウェル２２を含んでいる。一実施形態では，ドーパントレベルは，約５×１０１８ｃｍ−３から５×１０２０ｃｍ−３の間であってもよいが，他のドーパントレベルを用いてもよい。」（【００２１】）
　「デバイス７８は，適切なレベルにドープされたＰ＋領域８６およびＮ＋ソース領域８８を含んでもよい。一実施形態では，Ｐ＋領域８６は，一実施形態では約５×１０１８ｃｍ−３から５×１０２０ｃｍ−３の間でドープされてもよいし，Ｎ＋ソース領域８８は，一実施形態では約５×１０１９ｃｍ−３のレベルにドープされていてもよい。デバイス７８はまた，１つ以上のＰ＋型ウェル９０を含んでいてもよい。典型的なＰ＋型ウェル９０は，約０.５ミクロンの深さまでデバイス内に注入され，適切なレベル，例えば，一実施形態では約５×１０１８ｃｍ−３から５×１０２０ｃｍ−３の間などでドープされる。」（【００３２】）
　「提案された新しい構造では，凹部の深さ９４，９６を有するより深い凹状のＰ＋接合が，トランジスタデバイスのソースコンタクト領域内に注入される。一実施形態では，図５Ａにトランジスタデバイス７８の左側に示すように，Ｐ＋型ウェル９０は，初めに，凹部の深さ９４により，０．５ミクロンの典型的なＰ＋型ウェルよりも深い深さを有して形成されていてもよい。代わりに，図５Ａにおけるトランジスタデバイス７８の右側に示すように，典型的なＰ＋型ウェル９０は，約０．５ミクロンの深さまでデバイス内に注入され，適切なレベルにドープされてもよい。そして，凹部の深さ９６を有しているＰ＋型ウェル９０の凹部９２は，拡張されたＰ＋型ウェル９０の一部の深さが標準の０．５ミクロンに凹部の深さ９６を加えたものになるように形成されてもよい。」（【００３４】）
　「深い凹状のＰ＋接合は，イオン注入を含むがイオン注入に限定されない任意の周知の方法によって形成され得る。」（【００３７】）
　しかしながら，当初明細書等には，「前記凹状部分は前記少なくとも１つのドープウェル領域
のドーピング濃度より低い
のドーピング濃度より低い
　また，請求項１に係る発明において，「前記凹状部分は前記少なくとも１つのドープウェル領域
のドーピング濃度より低い
　したがって，請求項１を，「前記凹状部分は前記少なくとも１つのドープウェル領域
のドーピング濃度より低い
　本件補正による請求項１４についての補正も同様である。
　したがって，本件補正は，当初明細書等に記載された事項の範囲内においてするものとはいえず，特許法第１８４条の１２第２項により読み替えて適用する同法第１７条の２第３項に規定する要件を満たしていない。
　以上のとおり，本件補正は，特許法第１８４条の１２第２項により読み替えて適用する同法第１７条の２第３項の規定に違反するものであり，特許法第１５９条第１項で読み替えて準用する同法第５３条第１項の規定により却下されるべきものである。 
　よって，上記補正の却下の決定の結論のとおり決定する。
第３　本願発明について
１　本願発明
　平成３０年１月１０日に提出された手続補正書でした補正は上記のとおり却下されたので，本願の請求項１−３２に係る発明は，平成２９年８月７日に提出された手続補正書により補正された明細書，特許請求の範囲及び図面の記載からみて，その特許請求の範囲の請求項１−３２に記載されている事項により特定されるとおりのものであるところ，そのうち請求項２２に係る発明（以下「本願発明」という。）は，次のとおりである。
　
「【請求項２２】
　トランジスタデバイスを形成する方法であって，
　前記トランジスタデバイスの上面にゲートおよびソースを設けることと，
　第１導電型の少なくとも１つのソース領域を設けることと，
　前記少なくとも１つのソース領域に隣接する第２導電型の少なくとも１つのウェル領域を設けることであって，前記少なくとも１つのウェル領域が前記ソースの下に凹状部分を有して，前記少なくとも１つのドープウェル領域から延びており，前記凹状部分は前記少なくとも１つのドープウェル領域と同じドーピング濃度を有している，第２導電型の少なくとも１つのウェル領域を設けることと，
　少なくとも１つの終端構造を含む終端領域を形成することであって，前記凹状部分は前記少なくとも１つの終端構造よりも深く凹んでいる，終端領域を形成することと
　を備える，方法。」
　
２　原査定の拒絶の理由
　原査定の拒絶の理由は，略以下のとおりである。
●理由１
　この出願は，特許請求の範囲の請求項３，及び請求項４の記載が明確でなく，発明の構成を特定することができないので，特許法３６条第６項２号に規定する要件を満たしていない。
●理由３
　この出願の請求項１〜５，１０〜１３，２２〜２８に係る発明は，本願の優先権主張の日前に頒布された又は電気通信回線を通じて公衆に利用可能となった下記の引用文献に記載された発明であるであるから，特許法２９条１項３号に該当し，特許を受けることができない。
●理由４
　この出願の請求項１〜１３，２２〜３２に係る発明は，本願の優先権主張の日前に頒布された又は電気通信回線を通じて公衆に利用可能となった下記の引用文献に記載された発明に基づいて，その出願前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから，特許法２９条２項の規定により特許を受けることができない。
　引用文献：国際公開第２０１２／１０５６１１号
３　引用文献の記載事項と引用発明
（１）引用文献
ア　原査定の拒絶の理由で引用された本願の優先日前に頒布された又は電気通信回線を通じて公衆に利用可能となった引用文献である，国際公開第２０１２／１０５６１１号（２０１２年８月９日国際公開。以下「引用文献」という。）には，図面とともに，次の記載がある。（下線は，当審で付した。）
「［００４４］そこで，この第１実施形態のように，フィールド絶縁膜８全体をＨｉｇｈ−ｋ材料により構成すれば，フィールド領域７の内縁部１３にもＨｉｇｈ−ｋ材料からなるフィールド絶縁膜８を接触させることができる。そのため，フィールド絶縁膜８の破壊を効果的に低減することができる。
　
図４（ａ）（ｂ）は，本発明の第２実施形態に係るトレンチゲート型ＭＩＳトランジスタの模式的な平面図であって，図４（ａ）は全体図，図４（ｂ）は内部拡大図をそれぞれ示す
図５は，図４に示すトレンチゲート型ＭＩＳトランジスタの断面図であって，図４（ｂ）の切断線Ｂ−ＢおよびＣ−Ｃでの切断面をそれぞれ示す
［００４５］
ＭＩＳトランジスタ２１は，ＳｉＣが採用されたトレンチゲート型ＤＭＩＳＦＥＴ（Double diffused Metal Insulator Semiconductor Field Effect Transistor）であり
［００４６］
ＭＩＳトランジスタ２１の表面には，ソースパッド２２が形成されている
このソースパッド２２には，その一辺の中央付近に除去領域２３が形成されている
［００４７］
除去領域２３には，ゲートパッド２４が配置されている
　
ＭＩＳトランジスタ２１は，ｎ 
＋ 
型（たとえば，濃度が１×１０ 
１８
 〜１×１０ 
２１
 ｃｍ 
−３
 ）のＳｉＣ基板２５を備えている
［００４８］
ＳｉＣ基板２５の表面２６には，ＳｉＣ基板２５よりも低濃度のｎ 
−
 型（たとえば，濃度が１×１０ 
１５
 〜１×１０ 
１７
 ｃｍ 
−３
 ）のＳｉＣエピタキシャル層２８が積層されている
［００４９］
ＭＩＳトランジスタ２１には，図４（ａ）に示すように，平面視でＳｉＣエピタキシャル層２８の中央部に配置され，ＭＩＳトランジスタ２１として機能する活性領域３０と，この活性領域３０を取り囲むトランジスタ周辺領域３１が形成されている
　
活性領域３０において，ＳｉＣエピタキシャル層２８の表層部には，ｐ型（たとえば，濃度が１．０×１０ 
１６
 ｃｍ 
−３
 〜１．０×１０ 
１９
 ｃｍ 
−３
 ）のボディ領域３２が，行方向および列方向に一定のピッチで行列状（マトリクス状）に配列されて多数形成されている
［００５０］一方，
ＳｉＣエピタキシャル層２８における，ボディ領域３２よりもＳｉＣ基板２５側の領域は，エピタキシャル成長後のままの状態が維持された，ｎ
 −
 型のドリフト領域３３となっている
　
各ボディ領域３２には，その表面２９側のほぼ全域にｎ
 ＋
 型（たとえば，濃度が１×１０ 
１８
 〜１×１０ 
２１
 ｃｍ 
−３ 
）のソース領域３４が形成されている
［００５１］そして，
各ボディ領域３２を取り囲むように，ＳｉＣエピタキシャル層２８の表面２９から各ソース領域３４およびボディ領域３２を貫通してドリフト領域３３に達するゲートトレンチ３５が形成されている
　これにより，ＳｉＣエピタキシャル層２８に，それぞれが電界効果トランジスタとして機能する直方体形状（平面視正方形状）の単位セルが多数形成されている。単位セルでは，ゲートトレンチ３５の深さ方向がゲート長方向であり，そのゲート長方向に直交する各単位セルの周方向がゲート幅方向である。
［００５２］ゲートトレンチ３５は，その底部におけるゲート幅に直交する方向（隣接する単位セルとの対向方向）の両端角部３６がドリフト領域３３側へ向かって湾曲していて，互いに対向する側面３７と底面３８とが湾曲面を介して連続する断面Ｕ字状である。これにより，単位セルのターンオフ時に，ゲートトレンチ３５の底部における両端角部３６に加わる電界を，両端角部３６以外の部分へ分散させることができるため，ゲート絶縁膜３９（後述）における底面３８上の部分の絶縁破壊を抑制することができる。
［００５３］
ゲートトレンチ３５の内面には，その全域を覆うように，ゲート絶縁膜３９が形成されている
　そして，
ゲート絶縁膜３９の内側をｎ型不純物が高濃度にドーピングされたポリシリコン材料で埋め尽くすことにより，ゲートトレンチ３５内にゲート電極４０が埋設されている
［００５４］また，
各単位セルの中央部には，ＳｉＣエピタキシャル層２８の表面２９から各ソース領域３４およびボディ領域３２を貫通してドリフト領域３３に達するソーストレンチ４１が形成されている
ソーストレンチ４１の深さは，この第２実施形態では，ゲートトレンチ３５と同じである
［００５５］また，
ドリフト領域３３には，選択的にｐ型不純物（たとえば，濃度が１．０×１０ 
１６
 ｃｍ 
−３
 〜１．０×１０ 
１９
 ｃｍ 
−３
 ）が導入されることにより，各単位セルのソーストレンチ４１内に露出する部分にｐ型領域４５が形成されている。これにより，ソーストレンチ４１の内面におけるソース領域３４に対してＳｉＣ基板２５側の部分（すなわち，底面４４および側面４３におけるソース領域３４の下端より深い部分）は，その全域がｐ型の領域とされている
［００５６］また，
ソーストレンチ４１の底面４４の中央部には，ｐ 
＋
 型のボディコンタクト領域４６（たとえば，不純物濃度が１．０×１０ 
１８
 ｃｍ 
−３
 〜２．０×１０ 
２１
 ｃｍ 
−３
 ）が形成されている
　また，
トランジスタ周辺領域３１において，ＳｉＣエピタキシャル層２８の表層部には，マトリクス状に配列された単位セル（活性領域３０）を取り囲むように，活性領域３０から間隔を開けてｐ型のガードリング４７が複数本（この第２実施形態では，４本）形成されている。
［００５７］各ガードリング４７は，平面視において，ＭＩＳトランジスタ２１の外周に沿う平面視四角環状に形成されている。また，
ガードリング４７のＳｉＣエピタキシャル層２８の表面２９からの深さは，ボディ領域３２とほぼ同じ深さであり，たとえば，２０００Å以上，好ましくは，３０００Å〜１００００Åである
　
ＳｉＣエピタキシャル層２８上には，ゲート電極４０を被覆するように，層間絶縁膜４８が積層されている
［００５８］
層間絶縁膜４８およびゲート絶縁膜３９には，ソーストレンチ４１よりも大径のコンタクトホール４９が形成されている
［００５９］
層間絶縁膜４８上には，第１電極としてのソース電極５０が形成されている
［００６０］そして，
このソース電極５０上には層間絶縁膜（図示せず）が形成されており，その層間絶縁膜（図示せず）を介して，ソース電極５０がソースパッド２２（図４（ａ）参照）に電気的に接続されている
［００６１］また，ソース電極５０は，たとえば，ＳｉＣエピタキシャル層２８との接触側から順にＴｉ／ＴｉＮ層と，Ａｌ層とが積層された構造を有している。
　ＳｉＣ基板２５の裏面２７には，その全域を覆うように第２電極としてのドレイン電極５１が形成されている。このドレイン電極５１は，すべての単位セルに対して共通の電極となっている。ドレイン電極５１としては，たとえば，ＳｉＣ基板２５側から順にＴｉ，Ｎｉ，ＡｕおよびＡｇが積層された積層構造（Ｔｉ／Ｎｉ／Ａｕ／Ａｇ）を適用することができる。
［００６２］このＭＩＳトランジスタ２１では，ソース電極５０とドレイン電極５１との間（ソース−ドレイン間）に所定の電位差を発生させた状態で，ゲート電極４０に閾値電圧以上の電圧が印加される。これにより，ゲート電極４０からの電界によりボディ領域３２におけるゲート絶縁膜３９との界面近傍にチャネルが形成される。こうして，ソース電極５０からドレイン電極５１へと，活性領域３０内のソース領域３４，チャネルおよびドリフト領域３３を介して電子（キャリヤ）が移動して電流が流れる。
［００６３］図６Ａ〜図６Ｆは，図５に示すトレンチゲート型ＭＩＳトランジスタの製造工程の一部を示す模式的な断面図であって，図５と同じ位置での切断面を示す。
　ＭＩＳトランジスタ２１を製造するには，図６Ａに示すように，ＣＶＤ法，ＬＰＥ法，ＭＢＥ法などのエピタキシャル成長法により，ＳｉＣ基板２５の表面２６（Ｓｉ面）上に，ｎ型不純物（たとえば，Ｎ（窒素），Ｐ（リン），Ａｓ（ひ素）等）をドーピングしながらＳｉＣ結晶が成長させられる。これにより，
ＳｉＣ基板２５上に，ｎ 
−
 型のＳｉＣエピタキシャル層２８が形成される
［００６４］続いて，
ｐ型不純物（たとえば，Ａｌ（アルミニウム），Ｂ（ホウ素）等）が，ＳｉＣエピタキシャル層２８の表面２９からＳｉＣエピタキシャル層２８の内部にインプランテーション（注入）される
　
続いて，ｎ型不純物が，ＳｉＣエピタキシャル層２８の表面２９からＳｉＣエピタキシャル層２８の内部にインプランテーション（注入）される
［００６５］
続いて，たとえば，１４００℃〜２０００℃でＳｉＣエピタキシャル層２８が熱処理される
これにより，ＳｉＣエピタキシャル層２８の表層部に注入されたｐ型不純物およびｎ型不純物のイオンが活性化され，注入された箇所に応じて，ボディ領域３２，ソース領域３４およびガードリング４７が同時に形成される
［００６６］次に，図６Ｂに示すように，ＳｉＣエピタキシャル層２８が，ゲートトレンチ３５およびソーストレンチ４１を形成すべき領域に開口を有するマスクを用いてエッチングされる。これにより，
ＳｉＣエピタキシャル層２８が表面２９（Ｓｉ面）からドライエッチングされて，ゲートトレンチ３５およびソーストレンチ４１が同時に形成される
［００６７］
続いて，ｐ型不純物が，ソーストレンチ４１の底面４４からドリフト領域３３の内部にインプランテーション（注入）される
その後，たとえば，１４００℃〜２０００℃でＳｉＣエピタキシャル層２８が熱処理される。これにより，ドリフト領域３３に注入されたｐ型不純物のイオンが活性化され，ｐ型領域４５およびボディコンタクト領域４６が同時に形成される
［００６８］次に，図６Ｃに示すように，ＣＶＤ法により，Ｈｉｇｈ−ｋ材料がＳｉＣエピタキシャル層２８の上方から堆積される。これにより，
ゲート絶縁膜３９が形成される
　
続いて，ＣＶＤ法により，ドーピングされたポリシリコン材料５２がＳｉＣエピタキシャル層２８の上方から堆積される
ポリシリコン材料５２の堆積は，少なくともゲートトレンチ３５およびソーストレンチ４１が埋め尽くされるまで続けられる。その後，堆積したポリシリコン材料５２が，エッチバック面がＳｉＣエピタキシャル層２８の表面２９に対して面一になるまでエッチバックされる
［００６９］
次に，図６Ｄに示すように，ソーストレンチ４１内に残存するポリシリコン材料５２のみがドライエッチングにより除去される。これにより，ゲートトレンチ３５内に残存するポリシリコン材料５２からなるゲート電極４０が形成される
　次に，図６Ｅに示すように，
ＣＶＤ法により，Ｈｉｇｈ−ｋ材料がＳｉＣエピタキシャル層２８の上方から堆積される。これにより，層間絶縁膜４８が形成される
［００７０］次に，図６Ｆに示すように，公知のパターニング技術により，層間絶縁膜４８およびゲート絶縁膜３９が連続してパターニングされる。これにより，
層間絶縁膜４８およびゲート絶縁膜３９にコンタクトホール４９が形成される
　この後，
ソース電極５０
が形成される
［００７１］以上のように，この第２実施形態によれば，ＳｉＣエピタキシャル層２８に接するゲート絶縁膜３９および層間絶縁膜４８が，Ｈｉｇｈ−ｋ材料（ＳｉＮ，Ａｌ ２ Ｏ ３ ，ＡｌＯＮ等）からなる。そのため，ソース電極５０−ドレイン電極５１間に大きな逆電圧が印加され，アバランシェ降伏が生じても，前述の第１実施形態で式（１）と（２）との比較により証明したように，ゲート絶縁膜３９および層間絶縁膜４８にかかる電界Ｅ High-k を弱めることができる。その結果，ゲート絶縁膜３９および層間絶縁膜４８の破壊を低減することができる。よって，アバランシェ耐量の高いＭＩＳトランジスタを提供することができる。」
「
」
「
」
イ　上記アの摘記事項と図５の記載から，ＭＩＳトランジスタ２１について，次の事項を見て取ることができる。
（ア）ソース電極５０が，ＭＩＳトランジスタ２１の上面に設けられており，ドレイン電極５１が，ＭＩＳトランジスタ２１の下面に設けられていること。
（イ）活性領域３０において，ＳｉＣエピタキシャル層２８の表層部には，ｐ型のボディ領域３２が形成されており，
　前記ボディ領域３２には，その表面２９側のほぼ全域にｎ ＋ 型のソース領域３４が形成されており，
　単位セルの中央部には，ＳｉＣエピタキシャル層２８の表面２９からソース領域３４およびボディ領域３２を貫通してドリフト領域３３に達する，ゲートトレンチ３５と同じ深さのソーストレンチ４１が形成されており，
　ドリフト領域３３には，ソーストレンチ４１内に露出する部分にｐ型領域４５が形成され，これにより，前記ソーストレンチ４１の内面における前記ソース領域３４に対して前記ＳｉＣ基板２５側の部分（すなわち，底面４４および側面４３におけるソース領域３４の下端より深い部分）は，その全域がｐ型の領域とされており，
　前記「ｐ型のボディ領域３２」は，前記「ｎ ＋ 型のソース領域３４」の下方に隣接しており，
　前記「ｐ型領域４５」は，下に凹状の形状を備え，前記「ｐ型のボディ領域３２」の下面の一部に接し，かつ，前記「ｐ型領域４５」及び前記「ｐ型のボディ領域３２」は，いずれも，「ソース電極５０」の下に位置すること。
ウ　上記ア，イから，引用文献には，第２実施形態に係るトレンチゲート型ＭＩＳトランジスタを形成する方法に係る，次の発明（以下「引用発明」という。）が記載されていると認められる。
　「ＭＩＳトランジスタ２１の表面には，ソースパッド２２が形成されており，
　前記ソースパッド２２の一辺の中央付近に形成された除去領域２３には，ゲートパッド２４が配置されており，
　前記ＭＩＳトランジスタ２１は，ｎ ＋ 型（たとえば，濃度が１×１０ １８ 〜１×１０ ２１ ｃｍ −３ ）のＳｉＣ基板２５を備えており，当該ＳｉＣ基板２５の表面２６には，ＳｉＣ基板２５よりも低濃度のｎ − 型（たとえば，濃度が１×１０ １５ 〜１×１０ １７ ｃｍ −３ ）のＳｉＣエピタキシャル層２８が積層されており，
　前記ＭＩＳトランジスタ２１には，平面視でＳｉＣエピタキシャル層２８の中央部に配置され，前記ＭＩＳトランジスタ２１として機能する活性領域３０と，この活性領域３０を取り囲むトランジスタ周辺領域３１が形成されており，
　前記活性領域３０において，前記ＳｉＣエピタキシャル層２８の表層部には，ｐ型（たとえば，濃度が１．０×１０ １６ ｃｍ −３ 〜１．０×１０ １９ ｃｍ −３ ）のボディ領域３２が，形成されており，
　前記ＳｉＣエピタキシャル層２８における，前記ボディ領域３２よりも前記ＳｉＣ基板２５側の領域は，エピタキシャル成長後のままの状態が維持された，ｎ − 型のドリフト領域３３となっており，
　前記ボディ領域３２には，その表面２９側のほぼ全域にｎ ＋ 型（たとえば，濃度が１×１０ １８ 〜１×１０ ２１ ｃｍ −３ ）のソース領域３４が形成されており，
　前記ボディ領域３２を取り囲むように，前記ＳｉＣエピタキシャル層２８の表面２９から前記ソース領域３４および前記ボディ領域３２を貫通して前記ドリフト領域３３に達するゲートトレンチ３５が形成されており，
　前記ゲートトレンチ３５の内面には，その全域を覆うように，ゲート絶縁膜３９が形成されており，
　前記ゲート絶縁膜３９の内側をｎ型不純物が高濃度にドーピングされたポリシリコン材料で埋め尽くすことにより，前記ゲートトレンチ３５内にゲート電極４０が埋設されており，
　単位セルの中央部には，前記ＳｉＣエピタキシャル層２８の表面２９から前記ソース領域３４および前記ボディ領域３２を貫通して前記ドリフト領域３３に達する，前記ゲートトレンチ３５と同じ深さのソーストレンチ４１が形成されており，
　前記ドリフト領域３３には，選択的にｐ型不純物（たとえば，濃度が１．０×１０ １６ ｃｍ −３ 〜１．０×１０ １９ ｃｍ −３ ）が導入されることにより，各単位セルの前記ソーストレンチ４１内に露出する部分にｐ型領域４５が形成され，これにより，前記ソーストレンチ４１の内面における前記ソース領域３４に対して前記ＳｉＣ基板２５側の部分（すなわち，底面４４および側面４３におけるソース領域３４の下端より深い部分）は，その全域がｐ型の領域とされており，
　前記ソーストレンチ４１の底面４４の中央部には，ｐ ＋ 型のボディコンタクト領域４６（たとえば，不純物濃度が１．０×１０ １８ ｃｍ −３ 〜２．０×１０ ２１ ｃｍ −３ ）が形成されており，
　前記トランジスタ周辺領域３１において，前記ＳｉＣエピタキシャル層２８の表層部には，マトリクス状に配列された単位セル（活性領域３０）を取り囲むように，前記活性領域３０から間隔を開けて，ＳｉＣエピタキシャル層２８の表面２９からの深さが前記ボディ領域３２とほぼ同じ深さであるｐ型のガードリング４７が複数本形成されており，
　前記ＳｉＣエピタキシャル層２８上には，前記ゲート電極４０を被覆するように，層間絶縁膜４８が積層されており，
　前記層間絶縁膜４８および前記ゲート絶縁膜３９には，前記ソーストレンチ４１よりも大径のコンタクトホール４９が形成されており，
　前記層間絶縁膜４８上には，第１電極としての前記ソース電極５０が形成されており，
　前記ソース電極５０上には層間絶縁膜が形成されており，当該層間絶縁膜を介して，前記ソース電極５０が前記ソースパッド２２に電気的に接続されており，
　前記ソース電極５０は，ＭＩＳトランジスタ２１の上面に設けられており，
　前記ドレイン電極５１は前記ＭＩＳトランジスタ２１の下面に設けられており，
　前記ｐ型のボディ領域３２は，前記ｎ ＋ 型のソース領域３４の下方に隣接しており，
　前記ｐ型領域４５は，下に凹状の形状を備え，前記ｐ型のボディ領域３２の下面の一部に接し，かつ，前記ｐ型領域４５及び前記ｐ型のボディ領域３２は，いずれも，ソース電極５０の下に位置する，
　という構造を備えたＭＩＳトランジスタを形成する方法であって，
　ＳｉＣ基板２５上に，ｎ − 型のＳｉＣエピタキシャル層２８を形成する工程と，
　ｐ型不純物を前記ＳｉＣエピタキシャル層２８の表面２９からＳｉＣエピタキシャル層２８の内部にインプランテーション（注入）し，続いて，ｎ型不純物をＳｉＣエピタキシャル層２８の表面２９からＳｉＣエピタキシャル層２８の内部にインプランテーション（注入）し，続いて，たとえば，１４００℃〜２０００℃でＳｉＣエピタキシャル層２８を熱処理して，ＳｉＣエピタキシャル層２８の表層部に注入された前記ｐ型不純物および前記ｎ型不純物のイオンを活性化して，注入された箇所に応じて，ボディ領域３２，ソース領域３４およびガードリング４７を形成する工程と，
　前記ＳｉＣエピタキシャル層２８を表面２９（Ｓｉ面）からドライエッチングして，ゲートトレンチ３５およびソーストレンチ４１を形成する工程と，
　ｐ型不純物を，ソーストレンチ４１の底面４４からドリフト領域３３の内部にインプランテーション（注入）し，その後，たとえば，１４００℃〜２０００℃でＳｉＣエピタキシャル層２８を熱処理して，ドリフト領域３３に注入されたｐ型不純物のイオンを活性化して，ｐ型領域４５およびボディコンタクト領域４６を形成する工程と，
　ゲート絶縁膜３９を形成する工程と，
　ＣＶＤ法により，ドーピングされたポリシリコン材料５２をＳｉＣエピタキシャル層２８の上方から堆積し，その後，堆積したポリシリコン材料５２を，エッチバック面がＳｉＣエピタキシャル層２８の表面２９に対して面一になるまでエッチバックし，次に，ソーストレンチ４１内に残存するポリシリコン材料５２のみをドライエッチングにより除去し，これにより，ゲートトレンチ３５内に残存するポリシリコン材料５２からなるゲート電極４０を形成する工程と，
　ＣＶＤ法により，Ｈｉｇｈ−ｋ材料をＳｉＣエピタキシャル層２８の上方から堆積して，層間絶縁膜４８を形成する工程と，
　前記層間絶縁膜４８および前記ゲート絶縁膜３９にコンタクトホール４９を形成する工程と，
　ソース電極５０，ドレイン電極５１などを形成する工程と，
　を含む，ＭＩＳトランジスタを形成する方法。」
　
４　引用発明との対比
（１）本願発明と引用発明とを対比する。
ア　引用発明の「ＭＩＳトランジスタ２１」は，本願発明の「トランジスタデバイス」に該当する。
イ　引用発明の「ゲート電極４０」，「ソース電極５０」は，それぞれ本願発明の「ゲート」，「ソース」に相当する。
　そして，引用発明は，ＳｉＣ基板２５上に，ｎ − 型のＳｉＣエピタキシャル層２８を形成し，ボディ領域３２，ソース領域３４およびガードリング４７を形成し，ＳｉＣエピタキシャル層２８をドライエッチングして，ゲートトレンチ３５およびソーストレンチ４１を形成し，ｐ型領域４５およびボディコンタクト領域４６を形成し，ゲート絶縁膜３９を形成した後に，「ＣＶＤ法により，ドーピングされたポリシリコン材料５２をＳｉＣエピタキシャル層２８の上方から堆積し，その後，堆積したポリシリコン材料５２を，エッチバック面がＳｉＣエピタキシャル層２８の表面２９に対して面一になるまでエッチバックし，次に，ソーストレンチ４１内に残存するポリシリコン材料５２のみをドライエッチングにより除去し，これにより，ゲートトレンチ３５内に残存するポリシリコン材料５２からなるゲート電極４０を形成する工程」によって「ゲート電極４０」を設けたものである。
　そうすると，引用発明の「ゲート電極４０」は，「ゲート絶縁膜３９」が形成されたＳｉＣエピタキシャル層２８の上方からドーピングされたポリシリコン材料５２を堆積して形成するのであるから，「ゲート電極４０」は，「ゲート絶縁膜３９」の上面に設けられているといえる。
　そして，「ゲート絶縁膜３９」は，「ＭＩＳトランジスタ２１」を構成する要素である。
　してみれば，引用発明の「ゲート電極４０」は，「ＭＩＳトランジスタ２１」の上面に設けられているということができる。
　さらに，引用発明の「ソース電極５０」も，「ＭＩＳトランジスタ２１」の上面に設けられている。
　したがって，本願発明と引用発明は，「トランジスタデバイスの上面にゲートおよびソースを設けること」を備えた方法である点で一致する。
　なお，本願明細書【００１８】，【００２３】の記載からみて，本願発明はトレンチゲートＭＯＳＦＥＴを含むものと解される。
ウ　引用発明の「『ｎ ＋ 型』の『ソース領域３４』」は，本願発明の「『第１導電型』の『ソース領域』」に相当する。
エ　引用発明の「ｐ型のボディ領域３２」と「ｐ型領域４５」とは，一部で接しており，しかも，いずれも「ｐ型」であることから，「ｐ型のボディ領域３２」と「ｐ型領域４５」とは合わさって一つの「ｐ型」の領域を形成するといえる。
　したがって，引用発明の「ｐ型のボディ領域３２」と「ｐ型領域４５」とを合わせた「ｐ型」の領域は，本願発明の「『第２導電型』の『ウェル領域』」に相当する。
オ　引用発明の「ｐ型のボディ領域３２」が，「ソース領域３４」の下方に隣接していることから，引用発明の「ｐ型のボディ領域３２」と「ｐ型領域４５」とを合わせた「ｐ型」の領域もまた，ソース領域に隣接するということができる。
カ　引用発明の「ｐ型領域４５」は，下に凹状の形状を備え，かつ「ｐ型のボディ領域３２」の下面の一部に接しており，しかも，「ｐ型領域４５」及び「ｐ型のボディ領域３２」が，いずれも，ソース電極５０の下に位置することから，引用発明の「ｐ型のボディ領域３２」と「ｐ型領域４５」とを合わせた「ｐ型」の領域を設けることは，ソース電極５０の下に「ｐ型領域４５」からなる凹状部分を有して，「ｐ型のボディ領域３２」から延びている，「ｐ型領域４５」を設けることに相当する。
キ　引用発明の「トランジスタ周辺領域３１」及び「ｐ型のガードリング４７」は，それぞれ，本願発明の「終端領域」及び「終端構造」に相当する。
　そして，引用発明の「ｐ型のガードリング４７」は，「ＳｉＣエピタキシャル層２８の表面２９からの深さが前記ボディ領域３２とほぼ同じ深さであ」り，さらに，引用発明の「ｐ型領域４５」は，ｐ型のボディ領域３２の下面の一部に接して，ｐ型のボディ領域３２よりも深いのであるから，本願発明と引用発明は，「少なくとも１つの終端構造を含む終端領域を形成することであって，前記凹状部分は前記少なくとも１つの終端構造よりも深く凹んでいる，終端領域を形成することとを備える，方法」である点で一致する。
ク　上記ア〜キより，本願発明と引用発明とは，「トランジスタデバイスを形成する方法」である点で共通するといえる。
　
（２）以上のことから，本願発明と引用発明との一致点及び相違点は，次のとおりである。
　＜一致点＞
「トランジスタデバイスを形成する方法であって，
　前記トランジスタデバイスの上面にゲートおよびソースを設けることと，
　第１導電型の少なくとも１つのソース領域を設けることと，
　前記少なくとも１つのソース領域に隣接する第２導電型の少なくとも１つのウェル領域を設けることであって，前記少なくとも１つのウェル領域が前記ソースの下に凹状部分を有して，前記少なくとも１つのドープウェル領域から延びており，第２導電型の少なくとも１つのウェル領域を設けることと，
　少なくとも１つの終端構造を含む終端領域を形成することであって，前記凹状部分は前記少なくとも１つの終端構造よりも深く凹んでいる，終端領域を形成することと
　を備える，方法。」
　
　＜相違点＞
　凹状部分のドーピング濃度について，本願発明は，「前記凹状部分は前記少なくとも１つのドープウェル領域と同じドーピング濃度を有している」のに対し，引用発明では，「ｐ型（たとえば，濃度が１．０×１０ １６ ｃｍ −３ 〜１．０×１０ １９ ｃｍ −３ ）のボディ領域３２」及び「前記ドリフト領域３３には，選択的にｐ型不純物（たとえば，濃度が１．０×１０ １６ ｃｍ −３ 〜１．０×１０ １９ ｃｍ −３ ）が導入されることにより，各単位セルの前記ソーストレンチ４１内に露出する部分にｐ型領域４５が形成され」と特定する点。
　
５　判断
　以下，相違点について検討する。
　引用発明の「ボディ領域３２」と「ｐ型領域４５」のドーピング濃度は，いずれも，「たとえば，濃度が１．０×１０ １６ ｃｍ −３ 〜１．０×１０ １９ ｃｍ −３」と特定されており，そのドーピング濃度の下限及び上限が一致することから，「ボディ領域３２」と「ｐ型領域４５」とは，同じドーピング濃度を有しているものと認められる。
　したがって，上記相違点は実質的なものではないから，本願発明は，引用文献に記載された発明である。
　また，仮に，上記相違点が実質的なものであるとしても，「ボディ領域３２」及び「ｐ型領域４５」のドーピング濃度として，それぞれのドーピング濃度の下限及び上限を一致するように特定する引用発明において，「ボディ領域３２」及び「ｐ型領域４５」のドーピング濃度を同じ値に設定することは当業者が適宜なし得たことである。
　そして，本願の発明の詳細な説明には，上記相違点について本願発明の構成を採用したことによる格別の効果は記載されていない。
　したがって，本願発明は，引用発明から当業者が容易に発明をすることができたものである。
第４　むすび
　以上のとおり，本願発明は，特許法第２９条第１項第３号に該当し，特許を受けることができない。
　また，仮に，本願発明が，特許法第２９条第１項第３号に該当しないとしても，本願発明は，特許法第２９条第２項の規定により，特許を受けることができない。
　したがって，他の請求項に係る発明及び他の拒絶の理由について検討するまでもなく，本願は拒絶されるべきものである。
　よって，結論のとおり審決する。