(57)【要約】      （修正有）【課題】電流制御素子が破壊されにくい、抵抗変化型不揮発性メモリセルおよび抵抗変化型不揮発性記憶装置を提供する。【解決手段】極性の異なる電気的信号を印加することにより抵抗値の異なる複数の抵抗状態の間を可逆的に遷移する抵抗変化素子１０３と、抵抗変化素子１０３に直列に接続し、所定の印加電圧の範囲において印加電圧の絶対値が大きくなるにしたがい電圧電流曲線の傾きが大きくなる非線形の電圧電流特性を有する電流制御素子１０４と、層間絶縁層１０８、１０９、１１０を貫通するホールの内部に形成され、抵抗変化素子１０３もしくは電流制御素子１０４の少なくとも一方に接触し、かつ、負荷抵抗部１３１Ａ、１３１Ｂ、１３１Ｃを有する、プラグ１０５，１０６，１０７と、を備える。【選択図】図１
2012227275.tif 000002
【特許請求の範囲】
【請求項１】
極性の異なる電気的信号を印加することにより抵抗値の異なる複数の抵抗状態の間を可逆的に遷移する抵抗変化素子と、
前記抵抗変化素子に直列に接続し、所定の印加電圧の範囲において印加電圧の絶対値が大きくなるにしたがい電圧電流曲線の傾きが大きくなる非線形の電圧電流特性を有する電流制御素子と、
層間絶縁層を貫通するホールの内部に形成され、前記抵抗変化素子もしくは前記電流制御素子の少なくとも一方に接触し、かつ、負荷抵抗部を有するプラグと、を備え、
前記負荷抵抗部が、タンタルシリコン酸化物（Ｔａ−ＳｉＯ２）、タングステン酸化物（ＷＯｘ）、ニオブ酸化物（ＮｂＯｘ）、タンタル酸化物（ＴａＯｘ）で構成された群より選ばれた少なくとも１つの材料で構成されている、
抵抗変化型不揮発性メモリセル。
【請求項２】
前記抵抗変化素子及び前記電流制御素子はそれぞれ電極を備え、
前記プラグは少なくとも前記抵抗変化素子及び前記電流制御素子のうちいずれかの電極に接触しており、
前記電極は前記プラグとの接触部分の全周において前記接触部分よりも外側へと広がるように構成されている、請求項１に記載の抵抗変化型不揮発性メモリセル。
【請求項３】
前記電極と前記負荷抵抗部とがオーミック接合により接続されている、請求項２に記載の抵抗変化型不揮発性メモリセル。
【請求項４】
前記抵抗変化素子と前記電流制御素子とはビアを介さない一体構造をなすように形成され、前記プラグは前記抵抗変化素子および前記電流制御素子で構成される一体構造の上端面に接続している、請求項１乃至３に記載の抵抗変化型不揮発性メモリセル。
【請求項５】
前記抵抗変化素子と前記電流制御素子とはビアを介さない一体構造をなすように形成され、前記プラグは前記抵抗変化素子および前記電流制御素子で構成される一体構造の下端面に接続している、請求項１乃至３に記載の抵抗変化型不揮発性メモリセル。
【請求項６】
第１配線と、
第２配線と、
請求項１乃至５に記載の抵抗変化型不揮発性メモリセルとを備え、
前記層間絶縁層と前記抵抗変化素子と前記電流制御素子と前記プラグとは前記第１配線と前記第２配線との間に形成されている、
抵抗変化型不揮発性記憶装置。
【請求項７】
前記第１配線は同一平面内に互いに平行に複数形成され、
前記第２配線は前記平面の上方に前記平面に平行な面内において互いに平行に且つ前記複数の第１配線に立体交差するように形成され、
前記複数の第１配線と前記複数の第２配線との立体交差点のそれぞれに対応して前記第１配線と前記第２配線とを電気的に接続するように前記抵抗変化型不揮発性メモリセルが形成されている、
請求項６に記載の抵抗変化型不揮発性記憶装置。
【請求項８】
極性の異なる電気的信号を印加することにより抵抗値の異なる複数の抵抗状態の間を可逆的に遷移する抵抗変化素子と、
前記抵抗変化素子に直列に接続し、所定の印加電圧の範囲において印加電圧の絶対値が大きくなるにしたがい電圧電流曲線の傾きが大きくなる非線形の電圧電流特性を有する電流制御素子と、
層間絶縁層を貫通するホールの内部に形成され、前記抵抗変化素子もしくは前記電流制御素子の少なくとも一方に接触し、かつ、負荷抵抗部を有するプラグと、を備え、
前記プラグの抵抗値が、１７０Ω以上である、
抵抗変化型不揮発性メモリセル。
【請求項９】
前記プラグの抵抗値が、２ｋΩ以上である、
請求項８に記載の抵抗変化型不揮発性メモリセル。
【請求項１０】
前記抵抗変化素子及び前記電流制御素子はそれぞれ電極を備え、
前記プラグは少なくとも前記抵抗変化素子及び前記電流制御素子のうちいずれかの電極に接触しており、
前記電極は前記プラグとの接触部分の全周において前記接触部分よりも外側へと広がるように構成されている、請求項８または９に記載の抵抗変化型不揮発性メモリセル。
【請求項１１】
前記抵抗変化素子と前記電流制御素子とはビアを介さない一体構造をなすように形成され、前記プラグは前記抵抗変化素子および前記電流制御素子で構成される一体構造の上端面に接続している、請求項８乃至１０に記載の抵抗変化型不揮発性メモリセル。
【請求項１２】
前記抵抗変化素子と前記電流制御素子とはビアを介さない一体構造をなすように形成され、前記プラグは前記抵抗変化素子および前記電流制御素子で構成される一体構造の下端面に接続している、請求項８乃至１０に記載の抵抗変化型不揮発性メモリセル。
【請求項１３】
第１配線と、
第２配線と、
請求項８乃至１２に記載の抵抗変化型不揮発性メモリセルとを備え、
前記層間絶縁層と前記抵抗変化素子と前記電流制御素子と前記プラグとは前記第１配線と前記第２配線との間に形成されている、
抵抗変化型不揮発性記憶装置。
【請求項１４】
前記第１配線は同一平面内に互いに平行に複数形成され、
前記第２配線は前記平面の上方に前記平面に平行な面内において互いに平行に且つ前記複数の第１配線に立体交差するように形成され、
前記複数の第１配線と前記複数の第２配線との立体交差点のそれぞれに対応して前記第１配線と前記第２配線とを電気的に接続するように前記抵抗変化型不揮発性メモリセルが形成されている、
請求項１３に記載の抵抗変化型不揮発性記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、抵抗変化型不揮発性メモリセルおよび抵抗変化型不揮発性記憶装置に関する。より詳しくは、抵抗変化素子と電流制御素子とを備える抵抗変化型不揮発性メモリセルおよび抵抗変化型不揮発性記憶装置に関する。
【背景技術】
【０００２】
近年、デジタル技術の進展に伴って、携帯情報機器や情報家電等の電子機器がより一層高機能化している。これらの電子機器の高機能化に伴い、使用される半導体素子の微細化及び高速化が急速に進んでいる。その中でも、フラッシュメモリに代表されるような大容量の不揮発性メモリの用途が急速に拡大している。更に、このフラッシュメモリに置き換わる次世代の不揮発性記憶装置として、いわゆる抵抗変化素子を備えた不揮発性記憶装置の研究開発が進んでいる。ここで、抵抗変化素子とは、電気的信号によって抵抗値が可逆的に変化する性質を有し、この抵抗値と情報とを対応づけることで、情報を不揮発的に記憶することが可能な素子をいう。この抵抗変化素子をアレイ状に配置する形態の不揮発性記憶装置が提案され、大規模化、高集積化、高速化が期待されている。
【０００３】
特許文献１に開示されているように、典型的には、抵抗変化素子は一対の電極間に抵抗変化材料からなる抵抗変化層を挟んでなる構造を有しており、その電気的特性の違いに基づいてバイポーラ型及びユニポーラ型の２つに大別される。
【０００４】
バイポーラ型の抵抗変化素子は、高抵抗状態と低抵抗状態を含む複数の抵抗状態の間を遷移させるために、互いに異なる極性の電圧（あるいは所定の電圧とパルス幅とで特定される電気的信号）を用いるタイプの素子である。これに対し、ユニポーラ型の抵抗変化素子は、複数の抵抗状態の間を遷移させるために、同じ極性の電圧（あるいは所定の電圧とパルス幅とで特定される電気的信号）を用いるタイプの素子である。ユニポーラ型の抵抗変化素子は、典型的には、抵抗変化材料として例えば酸化ニッケル（ＮｉＯｘ）または酸化チタン（ＴｉＯｘ）のような単一の遷移金属の酸化物等を用いて構成される。
【０００５】
上記の２種類の抵抗変化素子のうち、ユニポーラ型の抵抗変化素子には、以下のような問題がある。ＮｉＯｘなどの遷移金属酸化物を用いたユニポーラ型の抵抗変化素子の場合、特許文献２に開示されているように、短い電気的パルスにより抵抗変化材料を高抵抗状態から低抵抗状態へ変化させることができる。しかしながら、低抵抗状態から高抵抗状態へ変化させるためには、パルス幅がマイクロ秒オーダーという長パルスが必要になるため、動作の高速化を図ることが困難となる。
【０００６】
また、抵抗変化素子は、抵抗変化層を上下の電極で挟んだ構造を形成した直後は、抵抗値が高く、電流パスもなく、抵抗変化動作（定常的な抵抗変化）させるための電圧を印加しても、抵抗値が変化しない。抵抗変化素子の動作においては、定常的な抵抗変化を起こす電流パスを形成するために、絶縁体の絶縁破壊に似た初期ブレイク(initial breakdown)工程が必要になる。ユニポーラ型の抵抗変化素子においては、初期ブレイク工程において、抵抗変化動作に用いられる電圧よりも高い電圧（５Ｖ以上１０Ｖ以下）を素子に対して印加する必要があるというデメリットがある。
【０００７】
これに対し、特許文献３に開示されているように、高抵抗層（高酸素濃度層）及び低抵抗層（低酸素濃度層）の積層構造で構成された抵抗変化層を有するバイポーラ型の抵抗変化素子の場合、低電圧で安定した高速駆動を実現することができる。しかも、高抵抗層の膜厚は５ｎｍ程度と小さく、ユニポーラ型の抵抗変化素子の場合と比べて初期ブレイク工程に要する電圧が低くても足りるというメリットがある。
【０００８】
これらの抵抗変化素子をアレイ状に配置した不揮発性記憶装置では、一般的に、抵抗変化素子に対して直列に、トランジスタや整流素子などの電流制御素子が接続される。この構成により、迂回電流による書き込みディスターブおよび隣接するメモリセル間のクロストークなどが防止され、確実なメモリ動作が実現される。
【０００９】
特許文献４は、両端に絶対値が一定値を越える電圧が印加されると、電圧極性に応じて双方向に電流が流れ、印加電圧の絶対値が前記一定値以下の場合に所定の微小電流より大きい電流が流れないスイッチング特性を有する２端子素子を開示する。
【００１０】
特許文献５は、金属／半導体／金属の背中合わせ構造の双方向ショットキーダイオードを開示する。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】国際公開第２００７／０１３１７４号
【特許文献２】特開２０１０−２１８６１５号公報
【特許文献３】国際公開第２００８／１４９４８４号
【特許文献４】特開２００６−２０３０９８号公報
【特許文献５】特開２００７−１５８３２５号公報
【発明の概要】
【発明が解決しようとする課題】
【００１２】
バイポーラ型の抵抗変化素子と電流制御素子とを直列に接続して不揮発性メモリセルを構成すると、初期ブレイク時に電流制御素子が破壊されやすいという問題があった。
【００１３】
本発明は、上記問題を解決するものであり、電流制御素子が破壊されにくい、抵抗変化型不揮発性メモリセルおよび抵抗変化型不揮発性記憶装置を提供することを目的とする。
【課題を解決するための手段】
【００１４】
印加電圧が低い間は抵抗値が高く、印加電圧が高くなるにつれて急激に抵抗値が減少する、双方向型（バイポーラ型）の電流制御素子（以下、「双方向電流制御素子」とも呼ぶ）が知られている。双方向電流制御素子としては、例えば、ＭＩＭダイオード（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ；金属−絶縁体−金属）、ＭＳＭダイオード（Ｍｅｔａｌ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ−Ｍｅｔａｌ；金属−半導体−金属）や、バリスタが知られている。
【００１５】
双方向電流制御素子を電流制御素子として抵抗変化素子に直列に接続してメモリセルを構成すると、双方向性の整流特性（電圧の極性によらず、メモリセルへの印加電圧の絶対値が低い場合にはほとんど電流が流れず、印加電圧が高い場合には十分な電流が流れる特性）を持つ、バイポーラ動作を行う不揮発性記憶装置を実現することができる。
【００１６】
図１９は、一般的な双方向電流制御素子の電圧電流特性を示す図である。以下、図１９を参照しつつ、双方向電流制御素子の特性と、求められる性能について説明する。
【００１７】
双方向電流制御素子は、非線形の電圧電流特性を示し、例えば、電極材料や電極間にはさむ材料を最適化することにより電圧電流特性を原点０に対して実質的に対称なものとすることができる。すなわち、印加電圧が正の領域での印加電圧と電流との関係と、印加電圧が負の領域での印加電圧と電流との変化とが、原点０に対して実質的に点対称となるような双方向電流制御素子を実現できる。
【００１８】
双方向電流制御素子では、印加電圧が第１電圧（図１９における範囲Ａの下限電圧）以下でありかつ第２電圧（図１９における範囲Ｂの上限電圧）以上である範囲（つまり、図１９における範囲Ｃ：メモリセルへの印加電圧の絶対値が低い場合）では電気抵抗が非常に高く、第１電圧を超えるか、又は、第２電圧を下回ると、電気抵抗が急激に低下する。即ち、双方向電流制御素子は、印加電圧が第２電圧以上でありかつ第１電圧以下である場合にはほとんど電流を流さず、印加電圧が第１電圧を超えるか第２電圧未満になると大電流を流すことができるという、非線形の電圧電流特性（双方向性の整流特性）を有している。
【００１９】
よって、双方向電流制御素子を抵抗変化素子に直列に接続してメモリセルを構成することで、バイポーラ動作を行う高速なクロスポイント型の不揮発性記憶装置を実現することができる。
【００２０】
しかしながら、本発明者らは、双方向電流制御素子を抵抗変化素子に直列に接続した抵抗変化型不揮発性メモリセルおよび抵抗変化型不揮発性記憶装置では、抵抗変化素子の初期ブレイク工程において、双方向電流制御素子が破壊されやすいことを発見した。
【００２１】
初期ブレイク工程では、高抵抗層中に電流パス（以下、フィラメントともいう）を形成するため、抵抗変化素子に印加する駆動電圧または駆動電流と比べて、より大きな電圧または電流を抵抗変化素子に印加する。初期ブレイク後は高抵抗層中に電流パスが形成されることで導通され、急激に抵抗が下がる。
【００２２】
抵抗変化素子と電流制御素子が直列に接続されたクロスポイント構造では、初期ブレイク時に、抵抗変化素子の抵抗値が急激に低下し、抵抗変化素子へ印加されていた電圧が電流制御素子へ分圧される。初期ブレイク時に電流制御素子へ分圧される電圧が、電流制御素子の定格電圧（破壊電圧）を超えると、電流制御素子が破壊されるリスクが高まる。
【００２３】
図２０は、単体の抵抗変化素子、単体の電流制限素子（双方向電流制御素子を指す、以下同様）、１個の抵抗変化素子と１個の電流制限素子とを直列に接続した回路、の電流電圧特性を示す図である。
【００２４】
図２０の実験条件は以下の通りである。単体の抵抗変化素子として、下部電極（ＴａＮ、膜厚３０ｎｍ、大きさ０．５μｍ×０．５μｍ）と上部電極（材料Ｉｒ、膜厚５０ｎｍ、大きさ０．５μｍ×０．５μｍ）とで、抵抗変化層（材料ＴａＯｘ、ｘ＝１．５、膜厚４５ｎｍ、大きさ０．５μｍ×０．５μｍの低抵抗層と、その上に形成された材料ＴａＯｙ、ｙ＝２．５、膜厚５ｎｍ、大きさ０．５μｍ×０．５μｍの高抵抗層と、で構成される積層構造）を挟んだ構成を用いた。単体の電流制御素子として、下部電極（材料ＴａＮ、膜厚３０ｎｍ、大きさ０．５μｍ×０．５μｍ）と上部電極（材料ＴａＮ、膜厚５０ｎｍ、大きさ０．５μｍ×０．５μｍ）とで、半導体層（材料ＳｉＮｚ、ｚ＝０．３、膜厚２０ｎｍ、大きさ０．５μｍ×０．５μｍ）を挟んだ構成を用いた。また、１個の抵抗変化素子と１個の電流制限素子とを直列に接続した回路としては、それぞれ上記した単体の抵抗変化素子および単体の電流制御素子と同様に構成した素子を、Ｗ系プラグ（直径２６０ｎｍφのホール内にＴｉ（膜厚１２ｎｍ）とＴｉＮ（膜厚１０ｎｍ）の積層バリア層を形成後、Ｗを充填して形成）で接続したものを用いた。以上３種類の素子および回路に対し、所定のステップで印加電圧を徐々に増加させ、電流値を測定した。
【００２５】
図２０に示すように、抵抗変化素子単体の初期ブレイクが生じた時点で抵抗変化素子に印加されていた電圧は１．６６Ｖ、電流は１００μＡであった。電流制御素子単体の破壊（絶縁不良）が生じた時点で電流制御素子に印加されていた電圧は３．２５Ｖ、電流は２０４μＡであった。抵抗変化素子と電流制御素子とを直列に接続した回路では、回路全体に印加される電圧が４．６５Ｖ、回路を流れる電流が８８μＡに達した時点で、抵抗変化素子の初期ブレイクが発生し、同時に電流制御素子の破壊（絶縁不良）が生じた。抵抗変化素子のブレイクと同時に抵抗変化素子の抵抗が急激に低下し、電流制御素子へ分配される電圧が急上昇し、電流制御素子が破壊されたものと考えられる。
【００２６】
初期ブレイク時に電流制御素子が不良となると、クロスポイントメモリ装置においては、非選択メモリセルに流れる漏れ電流を制御できなくなる。
【００２７】
また、抵抗変化素子に対してデータを書き込み、あるいは読み出す場合に、選択されたメモリセルについては図１９の範囲ＡまたはＢ（双方向ダイオードのＯＮ状態）を使用すると同時に、選択されていないメモリセルについては範囲Ｃ（双方向ダイオードのＯＦＦ状態）を利用して漏れ電流（ＯＦＦ電流）を抑制する必要がある。漏れ電流を十分に抑制できないと、選択されたメモリセルに対するデータの書き込みあるいは読み出しが正常に行えなくなってしまう。
【００２８】
このような発見をもとに、本発明者らは、抵抗変化素子あるいは電流制御素子に接触するプラグの内部に負荷抵抗部を形成すると、双方向電流制御素子が破壊されにくくなることを見出した。
【００２９】
すなわち上記課題を解決するために、本発明の抵抗変化型不揮発性メモリセルは、極性の異なる電気的信号を印加することにより抵抗値の異なる複数の抵抗状態の間を可逆的に遷移する抵抗変化素子と、前記抵抗変化素子に直列に接続し、所定の印加電圧の範囲において印加電圧の絶対値が大きくなるにしたがい電圧電流曲線の傾きが大きくなる非線形の電圧電流特性を有する電流制御素子と、層間絶縁層を貫通するホールの内部に形成され、前記抵抗変化素子もしくは前記電流制御素子の少なくとも一方に接触し、かつ、負荷抵抗部を有する、プラグと、を備え、前記負荷抵抗部が、タンタルシリコン酸化物（Ｔａ−ＳｉＯ２）、タングステン酸化物（ＷＯｘ）、ニオブ酸化物（ＮｂＯｘ）、タンタル酸化物（ＴａＯｘ）で構成された群より選ばれた少なくとも１つの材料で構成されている。
【００３０】
上記構成では、初期ブレイク工程において、電流制御素子が破壊されにくくなる。負荷抵抗部がホールの内部に形成されるため、負荷抵抗部の形状およびこれにより定まる抵抗値を容易に制御できる。
【００３１】
また、上記抵抗変化型不揮発性メモリセルにおいて、前記抵抗変化素子及び前記電流制御素子はそれぞれ電極を備え、前記プラグは少なくとも前記抵抗変化素子及び前記電流制御素子のうちいずれかの電極に接触しており、前記電極は前記プラグとの接続部分の全周において前記接続部分よりも外側へと広がるように構成されていてもよい。
【００３２】
上記構成では、素子よりも負荷抵抗部の面積（電流の流れる方向と垂直な方向に切った断面の面積）を小さくできるので、前記抵抗変化素子または前記電流制御素子と一体に負荷抵抗部を形成する場合と比較して、負荷抵抗部の抵抗をより大きくできる。
【００３３】
また、上記抵抗変化型不揮発性メモリセルにおいて、前記電極と前記負荷抵抗部とがオーミック接合により接続されていてもよい。
【００３４】
上記構成では、負荷抵抗部により実現される抵抗値をより容易に所望の値へと設定できる。
【００３５】
また、上記抵抗変化型不揮発性メモリセルにおいて、前記プラグの抵抗値が、１７０Ω以上５ｋΩ以下の範囲にあってもよい。
【００３６】
上記構成では、初期ブレイク工程において、電流制御素子がさらに破壊されにくくなる。
【００３７】
また、上記抵抗変化型不揮発性メモリセルにおいて、前記抵抗変化素子と前記電流制御素子とはビアを介さない一体構造をなすように形成され、前記プラグは前記抵抗変化素子および前記電流制御素子で構成される一体構造の上端面に接続していてもよい。
【００３８】
また、上記抵抗変化型不揮発性メモリセルにおいて、前記抵抗変化素子と前記電流制御素子とはビアを介さない一体構造をなすように形成され、前記プラグは前記抵抗変化素子および前記電流制御素子で構成される一体構造の下端面に接続していてもよい。
【００３９】
また、本発明の抵抗変化型不揮発性記憶装置は、第１配線と、第２配線と、上記の抵抗変化型不揮発性メモリセルとを備え、前記層間絶縁層と前記抵抗変化素子と前記電流制御素子と前記プラグとは前記第１配線と前記第２配線との間に形成されている。
【００４０】
上記抵抗変化型不揮発性記憶装置において、前記第１配線は同一平面内に互い平行に複数形成され、前記第２配線は前記平面の上方に前記平面に平行な面内において互いに平行に且つ前記複数の第１配線に立体交差するように形成され、前記複数の第１配線と前記複数の第２配線との立体交差点のそれぞれに対応して前記第１配線と前記第２配線とを電気的に接続するように前記抵抗変化型不揮発性メモリセルが形成されていてもよい。
【００４１】
また、本発明の抵抗変化型不揮発性メモリセルは、極性の異なる電気的信号を印加することにより抵抗値の異なる複数の抵抗状態の間を可逆的に遷移する抵抗変化素子と、前記抵抗変化素子に直列に接続し、所定の印加電圧の範囲において印加電圧の絶対値が大きくなるにしたがい電圧電流曲線の傾きが大きくなる非線形の電圧電流特性を有する電流制御素子と、層間絶縁層を貫通するホールの内部に形成され、前記抵抗変化素子もしくは前記電流制御素子の少なくとも一方に接触し、かつ、負荷抵抗部を有するプラグと、を備え、前記プラグの抵抗値が、１７０Ω以上である。
【００４２】
また、上記抵抗変化型不揮発性メモリセルにおいて、前記プラグの抵抗値が、２ｋΩ以上であってもよい。
【００４３】
また、上記抵抗変化型不揮発性メモリセルにおいて、前記抵抗変化素子及び前記電流制御素子はそれぞれ電極を備え、前記プラグは少なくとも前記抵抗変化素子及び前記電流制御素子のうちいずれかの電極に接触しており、前記電極は前記プラグとの接触部分の全周において前記接触部分よりも外側へと広がるように構成されていてもよい。
【００４４】
また、上記抵抗変化型不揮発性メモリセルにおいて、前記抵抗変化素子と前記電流制御素子とはビアを介さない一体構造をなすように形成され、前記プラグは前記抵抗変化素子および前記電流制御素子で構成される一体構造の上端面に接続していてもよい。
【００４５】
また、上記抵抗変化型不揮発性メモリセルにおいて、前記抵抗変化素子と前記電流制御素子とはビアを介さない一体構造をなすように形成され、前記プラグは前記抵抗変化素子および前記電流制御素子で構成される一体構造の下端面に接続していてもよい。
【００４６】
また、本発明の抵抗変化型不揮発性記憶装置は、第１配線と、第２配線と、上記抵抗変化型不揮発性メモリセルとを備え、前記層間絶縁層と前記抵抗変化素子と前記電流制御素子と前記プラグとは前記第１配線と前記第２配線との間に形成されている。
【００４７】
また、上記抵抗変化型不揮発性記憶装置において、前記第１配線は同一平面内に互いに平行に複数形成され、前記第２配線は前記平面の上方に前記平面に平行な面内において互いに平行に且つ前記複数の第１配線に立体交差するように形成され、前記複数の第１配線と前記複数の第２配線との立体交差点のそれぞれに対応して前記第１配線と前記第２配線とを電気的に接続するように前記抵抗変化型不揮発性メモリセルが形成されていてもよい。
【発明の効果】
【００４８】
本発明の抵抗変化型不揮発性メモリセルおよび抵抗変化型不揮発性記憶装置によれば、初期ブレイク工程において、電流制御素子が破壊されにくくなるという効果を奏する。
【図面の簡単な説明】
【００４９】
【図１】図１は、第１実施形態に係る抵抗変化型不揮発性メモリセルの概略構成の一例を示す側方断面図である。
【図２】図２は、第１実施形態に係る抵抗変化型不揮発性メモリセルにおける電極とプラグの大小関係の一例を示す平面図であって、図２（ａ）は抵抗変化素子の第２電極と第２プラグの大小関係を示す図、図２（ｂ）は電流制御素子の第４電極と第３プラグの大小関係を示す図である。
【図３】図３は、第１実施形態に係る抵抗変化型不揮発性メモリセルの製造方法の一例を示す図であって、図３（ａ）は、基板上に形成された層間絶縁層において第１配線に到達するようにコンタクトホールを形成する工程を示す図、図３（ｂ）は、コンタクトホール内にプラグを形成する工程を示す図である。
【図４】図４は、第１実施形態に係る抵抗変化型不揮発性メモリセルの製造方法の一例を示す図であって、図４（ａ）は、プラグを覆うように抵抗変化素子材料層を形成する工程を示す図、図４（ｂ）は、抵抗変化素子材料層をエッチングして抵抗変化素子を形成する工程を示す図である。
【図５】図５は、第１実施形態に係る抵抗変化型不揮発性メモリセルの製造方法の一例を示す図であって、抵抗変化素子を覆う層間絶縁層と抵抗変化素子に接続されるプラグとを形成する工程を示す図である。
【図６】図６は、第１実施形態に係る抵抗変化型不揮発性メモリセルの製造方法の一例を示す図であって、図６（ａ）は、プラグを覆うように電流制限素子材料層を形成する工程を示す図、図６（ｂ）は、電流制限素子材料層をエッチングして電流制限素子を形成する工程を示す図である。
【図７】図７は、第１実施形態に係る抵抗変化型不揮発性メモリセルの製造方法の一例を示す図であって、電流制限素子を覆う層間絶縁層と電流制限素子に接続されるプラグと第２配線とを形成する工程を示す図である。
【図８】図８は、第１実験例における電圧と電流との関係を示す図であって、図８（ａ）は全体図、図８（ｂ）は図８（ａ）において破線で囲った部分を拡大した図である。
【図９】図９は、第１実験例における負荷抵抗と電流制限素子が破壊された時点の回路への印加電圧との関係を示す図である。
【図１０】図１０は、第２実験例における電圧と電流との関係を示す図である。
【図１１】図１１は、第１実施形態の第１変形例に係る抵抗変化型不揮発性メモリセルの概略構成の一例を示す側方断面図である。
【図１２】図１２は、第１実施形態の第２変形例に係る抵抗変化型不揮発性メモリセルの概略構成の一例を示す側方断面図である。
【図１３】図１３は、第１実施形態の第３変形例に係る抵抗変化型不揮発性メモリセルの概略構成の一例を示す側方断面図である。
【図１４】図１４は、第１実施形態の第４変形例に係る抵抗変化型不揮発性メモリセルの概略構成の一例を示す側方断面図である。
【図１５】図１５は、第１実施形態の第５変形例に係る抵抗変化型不揮発性メモリセルの概略構成の一例を示す側方断面図である。
【図１６】図１６は、第２実施形態に係る抵抗変化型不揮発性記憶装置の概略構成の一例を示すブロック図である。
【図１７】図１７は、図１６のＡ部を拡大した模式的な斜視図である。
【図１８】図１８は、図１７の３０Ａで示した部分の概略構成の一例を示す側方断面図である。
【図１９】図１９は、電流制限素子の電圧電流特性を示す図である。
【図２０】図２０は、単体の抵抗変化素子、単体の電流制限素子、１個の抵抗変化素子と１個の電流制限素子とを直列に接続した回路、の電流電圧特性を示す図である。
【発明を実施するための形態】
【００５０】
以下、本発明の実施形態に係る抵抗変化型不揮発性メモリセルについて、図面を参照しつつ説明する。なお、同一のまたは対応する構成要素には同じ符号を付し、重複する詳細な説明を省略する場合がある。図面においては説明の便宜上、大きさや比率が誇張されている場合がある。
【００５１】
（第１実施形態）
［第１実験例］
第１実験例では、電流制御素子と、これに直列に接続される負荷抵抗の間での電圧の分配と、電流制御素子が破壊される時の電圧および電流を検討した。負荷抵抗は、電流制御素子の直近の基板上に形成し、負荷抵抗を外付けした場合の長配線による遅延やパルス波形の劣化の影響を極力低減した。
【００５２】
実験方法は以下の通りとした。
【００５３】
電流制御素子はその上面方向から見た寸法は０．５μｍ×０．５μｍである。下部電極、上部電極ともに窒化タンタル（ＴａＮ）で構成し、膜厚は３０ｎｍとした。電流制御層はＳｉＮｘで構成し、ｘの値は０．３、膜厚は１５ｎｍとした。ＴａＮはＣｕ配線とも整合性がよいため、ＴａＮで構成された電極について検討した。
【００５４】
電流制御素子に、配線長を長くしたアルミ配線（幅０．２６μｍ、膜厚約４８０ｎｍ）で構成される負荷抵抗を直列接続し、得られた回路（電流制御素子＋アルミ配線）の電圧電流特性を確認した。
【００５５】
アルミ配線の抵抗値および配線長は次の７種類である。ケース１：負荷抵抗なし、ケース２：配線長０．６ｍｍ、抵抗値：１７０Ω、ケース３：配線長１．５ｍｍ、抵抗値４２０Ω、ケース４：配線長２．４ｍｍ、抵抗値６７０Ω、ケース５：配線長３．０ｍｍ、抵抗値８３０Ω、ケース６：配線長６．０ｍｍ、抵抗値１７００Ω、ケース７：配線長１５ｍｍ、抵抗値４３００Ω。
【００５６】
図８は、第１実験例における電圧と電流との関係を示す図であって、図８（ａ）は全体図、図８（ｂ）は図８（ａ）において破線で囲った部分を拡大した図である。図９は、第１実験例における負荷抵抗と電流制限素子が破壊された時点の回路への印加電圧との関係を示す図である。それぞれのケースでの電流制御素子の破壊電圧および破壊電流を表１に示す。
【００５７】
【表１】
2012227275.tif 000003
【００５８】
図８、図９および表１に示すように、負荷抵抗が電流制御素子の直近に形成されている構成において、負荷抵抗の抵抗値が増加するに従って、破壊電圧（電流制御素子が破壊された時点における回路への印加電圧）は増加している。これは、電流制御素子の直近において電流制御素子に直列に接続されている負荷抵抗部へ電圧が分配されたために、見かけ上、電流制御素子の耐圧性が向上したものと推察される。負荷抵抗が１７０Ωと低い場合でも、負荷がない場合より高い破壊電圧を示す。図８、図９および表１の結果から、負荷抵抗が少なくとも１７０Ω以上、４．３ｋΩ以下の範囲では、電流制御素子の破壊を防止する効果が得られることがわかった。
【００５９】
０．６ｍｍのアルミ配線を配置することで、１７０Ωの負荷抵抗が得られ、電流制御素子の破壊を抑制することが可能となる。しかしながら、微細化を求められる素子ではこのような大面積の配線パターンをそれぞれの素子へ配置することは困難である。以下、負荷抵抗を配置する面積および抵抗値について検討する。
【００６０】
５００Ωの負荷抵抗を、１００ｍΩｃｍの比抵抗を有する材料で構成された抵抗層で形成する場合を考える。電流制御素子がその上面方向から見た寸法が０．５μｍ×０．５μｍ（面積０．２５μｍ２）の場合、素子と同じ大きさで抵抗層を形成すると、膜厚が２５０ｎｍ程度と大きくなってしまう。上述した膜厚では、フォトリソグラフィーによる形成は困難である。素子とは別の大きさで抵抗層を形成しようとすれば、マスク枚数が増加する等のコスト増加も発生する。
【００６１】
しかしながら、素子と配線を接続するプラグ、例えば直径が０．２４μｍの円形（面積０．０４５μｍ２）のホール内に形成されるプラグの一部あるいは全部として負荷抵抗を形成する場合、同じ比抵抗膜で形成すると、５０ｎｍ程度の膜厚で形成できる。また、ホール内に形成する場合には、ＣＶＤ等で側壁にも抵抗層が形成される。内部に埋めこむ金属（充填層）の断面積が小さくなり、プラグの抵抗値は上昇する。よって、抵抗層の膜厚は１５ｎｍから２０ｎｍで足りうる。
【００６２】
また、下部配線と上部配線と素子との間にプラグが複数存在する場合は、複数のプラグに負荷抵抗部を形成することによって、負荷抵抗部の材料としてより低い比抵抗値の材料を用いることや、負荷抵抗部の厚みを薄くすることも可能となる。
【００６３】
［第２実験例］
第２実験例では、抵抗変化素子の初期ブレイク工程において、負荷抵抗が電流制御素子の破壊を抑制する効果を検証した。
【００６４】
実験方法は以下の通りとした。
【００６５】
抵抗変化素子はその上面から見た寸法は０．５μｍ×０．５μｍとした。このとき、下部電極は窒化タンタル（ＴａＮ）を用いて膜厚３０ｎｍとし、上部電極はイリジウム（Ｉｒ）を用いて膜厚５０ｎｍとした。さらに、抵抗変化層は、低抵抗層としては酸素不足型のタンタル酸化物（ＴａＯｘと表記したとき、ｘ＝１．５）を用いて膜厚４５ｎｍとし、高抵抗層としては同様にタンタル酸化物（ＴａＯｙと表記したとき、ｙ＝２．５）を用いて膜厚５ｎｍ、とした。
【００６６】
電流制御素子はその上面から見た寸法は０．５μｍ×０．５μｍ、下部電極、上部電極ともに窒化タンタル（ＴａＮ）で構成し、電極の膜厚は３０ｎｍとした。電流制御層はＳｉＮｘで構成し、ｘの値は０．３、膜厚は１５ｎｍとした。
【００６７】
それぞれ上記した単体の抵抗変化素子および単体の電流制御素子と同様に構成した素子を、Ｗ系プラグ（直径２６０ｎｍφのホール内にＴｉ（膜厚１２ｎｍ）とＴｉＮ（膜厚１０ｎｍ）の積層バリア層を形成後、Ｗを充填して形成）で接続したものを用いた。
【００６８】
電流制御素子に、配線長を長くしたアルミ配線（幅０．２６μｍ、膜厚４８０ｎｍ）で構成される負荷抵抗を直列接続し、得られた回路の電圧電流特性を確認した。
【００６９】
抵抗変化素子（０．５μｍ×０．５μｍ）と電流制御素子を積層した構造に、アルミ配線による長配線を形成した負荷を、直列接続した素子を形成し、電圧―電流特性を確認した。
【００７０】
アルミ配線の抵抗値および配線長は次の３種類である。ケース１：負荷抵抗なし、ケース２：配線長７．２ｍｍ、抵抗値：２ｋΩ、ケース３：配線長１８ｍｍ、抵抗値５ｋΩ。
【００７１】
図１０は、第２実験例における電圧と電流との関係を示す図である。それぞれのケースにおいて抵抗変化素子の初期ブレイクが生じた時の回路への印加電圧（抵抗変化素子のブレイク時の電圧）および回路を流れる電流（抵抗変化素子の初期ブレイク時の電流）と、電流制御素子の破壊が生じた時の回路への印加電圧（電流制御素子の破壊時の電圧）と回路を流れる電流（電流制御素子の破壊時の電流）とを表２に示す。
【００７２】
【表２】
2012227275.tif 000004
【００７３】
図１０および表２に示すように、ケース２（２ｋΩ）およびケース３（５ｋΩ）の両方において、抵抗変化素子の初期ブレイクが生じたことが確認された。初期ブレイクが生じた直後には、電流制御素子の破壊は生じなかった。ケース２（２ｋΩ）では初期ブレイクが生じた後、電流制御素子の破壊が生じるまでに、さらに０．４Ｖを印加することが可能であった。電流制御素子の破壊電流（許容電流）は、ケース１（負荷抵抗なし）の８８．４μＡから９０７μＡと飛躍的に向上した。
【００７４】
ケース３（５ｋΩ）でも同様の結果が得られ、測定した範囲（回路への印加電圧：〜６Ｖ）では電流制御素子の破壊は発生しなかった。
【００７５】
以上の結果から、電流制限素子の直近に直列に負荷抵抗を接続することによって、電流制御素子に上述した電圧が負荷抵抗へ分配され、電流制御素子の破壊を抑えることが可能であることがわかった。初期ブレイク電圧（初期ブレイクを生じさせるために抵抗変化素子と電流制御素子とからなるメモリセルに印加しなければならない電圧）は高抵抗層材料及び低抵抗層材料、電極材料、高抵抗層膜厚を調整することにより低減することが可能である。例えば、高抵抗層材料を構成する金属酸化物（主として遷移金属酸化物）の誘電率が低抵抗層材料を構成する金属酸化物（主として遷移金属酸化物）の誘電率より大きい、または、高抵抗層材料を構成する金属酸化物（主として遷移金属酸化物）のバンドギャップが低抵抗層材料を構成する金属酸化物（主として遷移金属酸化物）のバンドギャップより小さい、の条件の少なくとも一方を満足する抵抗層材料で抵抗変化素子を構成すればよい。これは、酸化物層の誘電率と絶縁破壊電界の強度(breakdown strength)との間に、誘電率が大きいほど絶縁破壊電界の強度が小さくなるという相関関係見られるためである。また、酸化物層のバンドギャップと絶縁破壊電界の強度(breakdown strength)との間に、バンドギャップが小さいほど絶縁破壊電界の強度が小さくなるという相関関係が見られるためである。
【００７６】
また、高抵抗層に接する電極材料に、白金（Ｐｔ）やパラジウム（Ｐｄ）を用いると、加熱処理により高抵抗層側に電極材料の微小突起が発生し、初期ブレイク電圧を低減することができる。さらに、高抵抗層の膜厚を薄くすることによっても初期ブレイク電圧を低減することができる。
【００７７】
［構成］
図１は、第１実施形態に係る抵抗変化型不揮発性メモリセルの概略構成の一例を示す側方断面図である。以下、素子の構成要素を積層させていく方向を上下方向とし、層は下から上へと積層されていくものとする。
【００７８】
第１実施形態では、抵抗変化型不揮発性メモリセルを構成するビア内に負荷抵抗を形成することにより、初期ブレイクにおける不揮発性メモリセルを構成する電流制御素子の破壊を防止する。
【００７９】
図１に例示するように、本実施形態の抵抗変化型不揮発性メモリセル１００は、基板（図示せず）上に形成した第１配線１０１（例えば、アルミニウム（Ａｌ）で構成された膜厚３００ｎｍ以上５００ｎｍ以下の配線）と、第１配線１０１を覆うように形成された第１層間絶縁層１０８（例えば、シリコン酸化物で構成された膜厚３００ｎｍ以上５００ｎｍ以下の層）を貫通するホールに内接するように、かつ、第１配線１０１と直列接続されるように形成された、第１負荷抵抗部１３１Ａを有する第１プラグ１０５（直径：例えば５０ｎｍΦ以上３００ｎｍΦ以下）を備えている。第１プラグ１０５は、第１層間絶縁層１０８に形成されたホール内に形成されている。
【００８０】
第１層間絶縁層１０８上には、第１プラグ１０５を被覆するように、第１電極１１１（下部電極、膜厚：例えば５ｎｍ以上１００ｎｍ以下、大きさ：例えば、０．５μｍ×０．５μｍ）と、抵抗変化層１１３（膜厚：例えば２０ｎｍ以上１００ｎｍ以下、大きさ：例えば、０．５μｍ×０．５μｍ）と、第２電極１１２（上部電極、膜厚：例えば５ｎｍ以上１００ｎｍ以下、大きさ：例えば、０．５μｍ×０．５μｍ）とで構成された抵抗変化素子１０３が形成されている。抵抗変化素子１０３を被覆するように第２層間絶縁層１０９（例えば、シリコン酸化物で構成された膜厚３００ｎｍ以上５００ｎｍ以下の層）が形成されている。第２層間絶縁層１０９を貫通するホールに内接するように、かつ、第２電極１１２と接触するように形成された、第２負荷抵抗部１３１Ｂを有する第２プラグ１０６（直径：例えば５０ｎｍΦ以上３００ｎｍΦ以下）が形成されている。なお、大きさとは第１層間絶縁層１０８の膜厚方向から見た大きさを言う（以下同様）。
【００８１】
第２層間絶縁層１０９上には、第２プラグ１０６を被覆するように、第３電極１２１（下部電極、膜厚：例えば５ｎｍ以上１００ｎｍ以下、大きさ：例えば、０．５μｍ×０．５μｍ）と、電流制御層１２３（膜厚：例えば５ｎｍ以上３０ｎｍ以下、大きさ：例えば、０．５μｍ×０．５μｍ）と、第４電極１２２（上部電極、膜厚：例えば５ｎｍ以上１００ｎｍ以下、大きさ：例えば、０．５μｍ×０．５μｍ）とで構成された電流制御素子１０４が形成されている。電流制御素子１０４を被覆するように第３層間絶縁層１１０（例えば、シリコン酸化物で構成された膜厚３００ｎｍ以上５００ｎｍ以下の層）が形成されている。第３層間絶縁層１１０を貫通するホールに内接するように、かつ、第４電極１２２と直列接続されるように形成された、第３負荷抵抗部１３１Ｃを有する第３プラグ１０７（直径：例えば５０ｎｍΦ以上３００ｎｍΦ以下）が形成されている。
【００８２】
第３層間絶縁層１１０上には、第３プラグ１０７を被覆して、第２配線１０２（例えば、Ａｌで構成された膜厚３００ｎｍ以上５００ｎｍ以下の配線）が形成されている。
【００８３】
以上のように、本実施形態の抵抗変化型不揮発性メモリセルは、第１配線１０１と、第２配線１０２と、抵抗変化型不揮発性メモリセル１００とを備え、層間絶縁層１０８、１０９、１１０と抵抗変化素子１０３と電流制御素子１０４とプラグ１０５、１０６、１０７とは、第１配線１０１と第２配線１０２との間に形成されている。以上のような、第１配線１０１と第２配線１０２との間に、抵抗変化型不揮発性メモリセルと層間絶縁層とプラグとが配置されることについては、以下に述べる第１変形例から第５変形例、および第２実施形態についても同様である。
【００８４】
抵抗変化素子と電流制御素子と負荷抵抗部とが直列に接続されることで、初期ブレイク工程において、電流制御素子が破壊されにくくなる。ホール内にプラグとして負荷抵抗部を形成することで、負荷抵抗部と電極（素子）との接触面積やその形状、それらにより定まる抵抗値を制御しやすくなる。よって、負荷抵抗部の抵抗値を所望の値へと容易に設定できる。
【００８５】
基板には、シリコン単結晶基板または半導体基板を用いることができるが、これらに限定されるわけではない。抵抗変化型不揮発性メモリセル１００は比較的低い基板温度で形成することが可能であるため、樹脂材料などの上に抵抗変化型不揮発性メモリセル１００（電流制御素子と抵抗変化素子とを１個ずつ含む１Ｄ１Ｒ素子）を形成することができる。
【００８６】
図２は、第１実施形態に係る抵抗変化型不揮発性メモリセルにおける電極とプラグの大小関係の一例を示す平面図であって、図２（ａ）は抵抗変化素子の第２電極と第２プラグの大小関係を示す図、図２（ｂ）は電流制御素子の第４電極と第３プラグの大小関係を示す図である。
【００８７】
図２（ａ）に示す例において、第２電極１１２は、第２プラグ１０６（あるいは第２負荷抵抗部１３１Ｂ）との接続部分の全周において、接続部分よりも外側へと広がるように構成されている。すなわち、第２電極１１２は、第２プラグ１０６（あるいは第２負荷抵抗部１３１Ｂ）の下端面の全部を覆い、さらにその全周にわたって、外側まで広がっている。換言すれば、第２電極１１２は、第２プラグ１０６（あるいは第２負荷抵抗部１３１Ｂ）が形成されているホールの全部を覆うと共に、さらにその全周縁部にわたって、ホールの外側にまで広がっている。
【００８８】
図２（ｂ）に示す例において、第４電極１２２は、第３プラグ１０７（あるいは第３負荷抵抗部１３１Ｃ）との接続部分の全周において、接続部分よりも外側へと広がるように構成されている。すなわち、第４電極１２２は、第３プラグ１０７（あるいは第３負荷抵抗部１３１Ｃ）の下端面の全部を覆い、さらにその全周にわたって、外側まで広がっている。換言すれば、第４電極１２２は、第３プラグ１０７（あるいは第３負荷抵抗部１３１Ｃ）が形成されているホールの全部を覆うと共に、さらにその全周縁部にわたって、ホールの外側にまで広がっている。
【００８９】
このように、プラグの面積を電極（あるいは素子）の面積よりも小さくすることで、負荷抵抗部の面積も小さくなり、より容易に負荷抵抗部の抵抗を高くすることができる。
【００９０】
抵抗変化層１１３は、低抵抗層１１４（以下、第１抵抗変化層、第１遷移金属酸化物層、低酸素濃度層、または高酸素不足度層と称する場合がある）および高抵抗層１１５（以下、第２抵抗変化層、第２遷移金属酸化物層、高酸素濃度層、または低酸素不足度層と称する場合がある）の２層で構成された積層構造を有する。低抵抗層１１４と高抵抗層１１５とは互いに接触しており、低抵抗層１１４が第１電極１１１と、高抵抗層１１５が第２電極１１２と接触するように配置されている。
【００９１】
抵抗変化層１１３は、酸素不足型の遷移金属酸化物で構成された低抵抗層と、第１遷移金属酸化物層よりも酸素不足度が低い遷移金属酸化物で構成された高抵抗層とが積層されて構成されている。本実施形態においては、その一例として、低抵抗層１１４は酸素不足型の第１のタンタル酸化物層で構成され、高抵抗層１１５は第２のタンタル酸化物層で構成される。低抵抗層１１４の組成をＴａＯｘとし、高抵抗層１１５の組成をＴａＯｙとした場合に、０＜ｘ＜２.５、かつｘ＜ｙとなるようにｘとｙは調整される。好ましくは、ｘが０．８以上１．９以下、且つｙが２．１以上となるように調整される。ｘ及びｙがこの範囲にある場合に安定した抵抗変化動作を実現することができる。
【００９２】
高抵抗層１１５（第２のタンタル酸化物層）の酸素含有率は、低抵抗層１１４（第１のタンタル酸化物層）の酸素含有率よりも高くなっている。言い換えると、高抵抗層１１５の酸素不足度は、低抵抗層１１４の酸素不足度よりも低い。酸素不足度とは、それぞれの遷移金属において、その化学量論的組成の酸化物を構成する酸素の量に対し、不足している酸素の割合をいう。例えば、遷移金属がタンタルの場合、化学量論的な酸化物の組成は、Ｔａ２Ｏ５であるので、ＴａＯ２．５と表現できる。ＴａＯ２．５の酸素不足度は０％である。これに対して例えば、ＴａＯ１．５の組成の酸素不足型のタンタル酸化物の酸素不足度は、酸素不足度＝（２．５−１．５）／２．５＝４０％となる。また、Ｔａ２Ｏ５の酸素含有率は、総原子数に占める酸素原子数の比率（Ｏ／（Ｔａ＋Ｏ））であり、７１．４ａｔｍ％となる。したがって、酸素不足型のタンタル酸化物は、酸素含有率は０より大きく、７１．４ａｔｍ％より小さいことになる。
【００９３】
抵抗変化層１１３を構成する金属は、タンタル以外の遷移金属を用いてもよい。遷移金属としては、タンタル（Ｔａ）、チタン（Ｔｉ）、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、ニオブ（Ｎｂ）、タングステン（Ｗ）等を用いることができる。遷移金属は複数の酸化状態をとることができるため、異なる抵抗状態を酸化還元反応により実現することが可能である。例えば、ハフニウム酸化物を用いる場合、低抵抗層１１４（第１のハフニウム酸化物層）の組成をＨｆＯｘとした場合にｘが０．９以上１．６以下であり、且つ、高抵抗層１１５（第２のハフニウム酸化物層）の組成をＨｆＯｙとした場合にｙがｘの値よりも大である場合に、抵抗変化層１１３の抵抗値を安定して高速に変化させることが確認できている。この場合、高抵抗層１１５の膜厚は、３ｎｍ以上４ｎｍ以下が好ましい。また、ジルコニウム酸化物を用いる場合、低抵抗層１１４（第１のジルコニウム酸化物層）の組成をＺｒＯｘとした場合にｘが０．９以上１．４以下であり、且つ、高抵抗層１１５（第２のジルコニウム酸化物層）の組成をＺｒＯｙとした場合にｙがｘの値よりも大である場合に、抵抗変化層１１３の抵抗値を安定して高速に変化させることが確認できている。この場合、高抵抗層１１５の膜厚は、１ｎｍ以上５ｎｍ以下が好ましい。
【００９４】
なお、低抵抗層１１４（第１の遷移金属酸化物層）を構成する第１の遷移金属と、高抵抗層１１５（第２の遷移金属酸化物層）を構成する第２の遷移金属とは、異なる遷移金属を用いてもよい。この場合、高抵抗層１１５は、低抵抗層１１４よりも酸素不足度が低い、つまり抵抗が高い方が好ましい。このような構成とすることにより、抵抗変化時に第１電極１１１及び第２電極１１２間に印加された電圧は、高抵抗層１１５に、より多くの電圧が分配され、高抵抗層１１５中で発生する酸化還元反応をより起こしやすくすることができる。また、第１の遷移金属と第２の遷移金属とが互いに異なる材料を用いる場合、第２の遷移金属の標準電極電位は、第１の遷移金属の標準電極電位より小さい方が好ましい。抵抗変化現象は、抵抗が高い高抵抗層１１５中に形成された微小なフィラメント（導電パス）中で酸化還元反応が起こってその抵抗値が変化し、発生すると考えられるからである。例えば、低抵抗層１１４（第１の遷移金属酸化物層）に酸素不足型のタンタル酸化物を用い、高抵抗層１１５（第２の遷移金属酸化物層）にチタン酸化物（ＴｉＯ２）を用いることにより、安定した抵抗変化動作が得られる。チタン（標準電極電位＝−１．６３ｅＶ）はタンタル（標準電極電位＝−０．６ｅＶ）より標準電極電位が低い材料である。標準電極電位は、その値が大きいほど酸化しにくい特性を表す。高抵抗層１１５に低抵抗層１１４より標準電極電位が小さい金属の酸化物を配置することにより、高抵抗層１１５中でより酸化還元反応が発生しやすくなる。
【００９５】
上記の各材料の積層構造の抵抗変化層における抵抗変化現象は、いずれも抵抗が高い高抵抗層１１５中に形成された微小なフィラメント中で酸化還元反応が起こってその抵抗値が変化し、発生すると考えられる。つまり、高抵抗層１１５側の第２電極１１２に、第１電極１１１を基準にして正の電圧を印加したとき、抵抗変化層１１３中の酸素イオンが高抵抗層１１５側に引き寄せられて高抵抗層１１５中に形成された微小なフィラメント中で酸化反応が発生して微小なフィラメントの抵抗が増大すると考えられる。逆に、高抵抗層１１５側の第２電極１１２に、第１電極１１１を基準にして負の電圧を印加したとき、高抵抗層１１５中の酸素イオンが低抵抗層１１４側に押しやられて高抵抗層１１５中に形成された微小なフィラメント中で還元反応が発生して微小なフィラメントの抵抗が減少すると考えられる。
【００９６】
本実施形態において、例えば、抵抗変化素子１０３を構成する第１電極１１１は窒化タンタル（ＴａＮ）で構成され、第２電極１１２はイリジウム（Ｉｒ）で構成されうる。ここで、イリジウムの標準電極電位（standard electrode potential）Ｖ２は１．１６ｅＶであり、窒化タンタルの標準電極電位Ｖ１は０．４８ｅＶである。
【００９７】
一般に標準電極電位は酸化されやすさの一つの指標として用いられ、この値が大きければ酸化されにくく、小さければ酸化されやすいことを意味する。抵抗変化層に含まれる遷移金属元素と電極を構成する材料との間で、標準電極電位の差が大きいほど抵抗変化が起こりやすく、標準電極電位の差が小さくなるにつれて抵抗変化が起こりにくいことから、酸化されやすさが抵抗変化現象のメカニズムに大きな役割を果たしていると推測される。
【００９８】
タンタルの標準電極電位Ｖｔは−０．６ｅＶであるため、Ｖｔ＜Ｖ２の関係を満たすことから、イリジウムで構成された第２電極１１２と高抵抗層１１５との界面で酸化還元反応が起こり、抵抗変化現象が発現する。また、Ｖ２＞Ｖ１の関係を満たすことから、この酸化還元反応が、窒化タンタルで構成された第１電極１１１と低抵抗層１１４との界面よりも、イリジウムで構成された第２電極１１２と高抵抗層１１５との界面に優先的に発現する。そのため、抵抗変化現象が発現する界面を一方の界面に固定することができ、他方の界面で抵抗変化現象が起こることに伴う誤動作を防止することができる。なお、高抵抗層１１５（第２の遷移金属酸化物層）を構成する遷移金属の標準電極電位をＶＨ、第１電極１１１を構成する金属の標準電極電位をＶ1、第２電極１１２を構成する金属の標準電極電位をＶ２、としたとき、Ｖ２＞ＶＨ、を満たす他の金属を用いてもよい。また、それに加えて、Ｖ２＞Ｖ１、を満たす他の金属を用いてもよい。例えば、第２電極１１２に白金（Ｐｔ）やパラジウム（Ｐｄ）等を用い、第１電極１１１にタングステン（Ｗ）等を用いてもかまわない。
【００９９】
本実施形態では、電流制御素子１０４として、第３電極１２１と、第４電極１２２と、これらの両電極間に挟まれ両電極に接触する電流制御層１２３とを備える、ＭＳＭダイオードが用いられる。ＭＳＭダイオードは金属電極間に半導体層をはさんだ構造であり、金属と半導体層はショットキー接触で形成でき、ＭＩＭダイオードより高い電流供給能力が期待できる。
【０１００】
第３電極１２１は、例えば窒化タンタル（ＴａＮ）で構成されうる。第４電極１２２は、例えば窒化タンタル（ＴａＮ）で構成されうる。電流制御層１２３は、例えば窒化シリコン（ＳｉＮｘ）で構成されうる。
【０１０１】
図１９は、電流制限素子の電圧電流特性を示す図である。図１９に示すように、電流制御素子は、所定の印加電圧の範囲（Ｂ〜Ｃ〜Ａ）において印加電圧の絶対値が大きくなるにしたがい電圧電流曲線の傾き（ΔＩ／ΔＶ）が大きくなる非線形の電圧電流特性を有する。
【０１０２】
より詳細に説明すると、第３電極１２１を基準として、第４電極１２２に正あるいは負のいずれの電圧を印加した場合でも、電圧の絶対値が小さい時には抵抗（第３電極１２１と第４電極１２２との間の電気抵抗）は大きくなり、電圧の絶対値が所定の値を超えて大きくなると急激に抵抗が小さくなる。電流制御素子１０４は、このような非線形な電流電圧特性［オン・オフ特性］を有し、両方向に電流を流すことができる、いわゆる双方向ダイオードである。
【０１０３】
電流制御層１２３の材料として例示したＳｉＮｘにおけるｘの値は、Ｓｉ原子１モルに対する窒素原子のモル数であって、いわゆる窒化の程度（組成比）を示す。ＳｉＮｘの電気伝導特性はｘの値によって大きく変化する。具体的には、いわゆる化学量論組成（ｘ＝１．３３、つまりＳｉ３Ｎ４）では絶縁体であるが、これより窒素の比率を小さくしていくと（即ち、ｘの値を小さくしていくと）ＳｉＮｘは次第に半導体として振舞うようになる。電流制御層１２３の材料としては、ｘの値が０＜ｘ≦０．８５を満足することが好ましい。このような構成とすることにより、抵抗変化に必要な１００００Ａ／ｃｍ２以上のオン電流を流すことができる電流制御素子１０４を得ることができる。
【０１０４】
電流制御素子１０４は、ＭＳＭダイオードに限定されず、ＭＩＭダイオードやバリスタが用いられてもよい。ただし、ＭＳＭダイオードやＭＩＭダイオードは、バリスタのように結晶粒界等の特性を使用しないので、製造工程中の熱履歴等に左右されにくく、ばらつきの少ない電流制御素子を得ることが期待できる。
【０１０５】
このようにＭＳＭダイオードの電流制御層１２３にＳｉＮｘを利用した場合、電流制御層１２３に接する第３電極１２１および第４電極１２２は、ＳｉＮｘと良好なショットキー界面が得られる窒化タンタル（ＴａＮ）で構成するのが好ましい。
【０１０６】
第１プラグ１０５は、第１配線１０１および第１電極１１１と接触している。第２プラグ１０６は、第２電極１１２および第３電極１２１と接触している。第３プラグ１０７は、第４電極１２２および第２配線１０２と接触している。
【０１０７】
第１配線１０１と第２配線１０２との間に形成された第１プラグ１０５と第２プラグ１０６と第３プラグ１０７とは、高抵抗プラグとして機能する。第１負荷抵抗部１３１Ａと第２負荷抵抗部１３１Ｂと第３負荷抵抗部１３１Ｃとは、層間絶縁層に形成されたホール内に、タンタルシリコン酸化物（Ｔａ−ＳｉＯ２：比抵抗＝約１００ｍΩｃｍ）で構成された膜厚１５ｎｍ以上２０ｎｍ以下程度の層として形成されうる。その上に、密着層１３２（例えば、チタン（Ｔｉ）で構成）、バリア層１３３（例えば、窒化チタン（ＴｉＮ）で構成）を順に積層する。バリア層１３３上のホール内を、例えばタングステン（Ｗ）で充填して充填層１３４を形成する。
【０１０８】
なお、充填層１３４の材料として、タングステンの代わりに、例えば銅を用いてもよい。その場合には、例えばＴａやＴａＮを用いてバリア層１３３を形成するのが好ましい。
【０１０９】
第１配線１０１および第２配線１０２の材料には、例えば、アルミや銅が用いられうる。
【０１１０】
第１配線１０１と第１負荷抵抗部１３１Ａとはオーミック接合により接続されていることが好ましい。第２電極１１２と第２負荷抵抗部１３１Ｂとはオーミック接合により接続されていることが好ましい。第４電極１２２と第３負荷抵抗部１３１Ｃとはオーミック接合により接続されていることが好ましい。
【０１１１】
第１負荷抵抗部１３１Ａと第２負荷抵抗部１３１Ｂと第３負荷抵抗部１３１Ｃとは、タンタルシリコン酸化物（Ｔａ−ＳｉＯ２）、タングステン酸化物（ＷＯｘ）、ニオブ酸化物（ＮｂＯｘ）、タンタル酸化物（ＴａＯｘ）からなる群より選ばれた少なくとも１つの材料で構成されていてもよい。タンタルシリコン酸化物（Ｔａ−ＳｉＯ２）、タングステン酸化物（ＷＯｘ）、ニオブ酸化物（ＮｂＯｘ）、タンタル酸化物（ＴａＯｘ）を２種類以上組み合わせた材料で構成されていてもよい。
【０１１２】
第１負荷抵抗部１３１Ａと第２負荷抵抗部１３１Ｂと第３負荷抵抗部１３１Ｃとは、比抵抗が５００μΩｃｍ以上１００ｍΩｃｍ以下の材料で構成されていてもよい。通常のプラグに用いられる材料の比抵抗は、チタン（Ｔｉ）で約４２μΩｃｍ、窒化チタン（ＴｉＮ）で約２２μΩｃｍ、タングステン（Ｗ）で約５.６５μΩｃｍ、銅（Cu）で約１.６７μΩｃｍ、というように低い値を持つ。上記に負荷抵抗部の材料として例示したものの比抵抗は、タンタルシリコン酸化物（Ｔａ−ＳｉＯｘ）や、タングステン酸化物（ＷＯｘ）、ニオブ酸化物（ＮｂＯｘ）、タンタル酸化物（ＴａＯｘ）等の酸素欠損型の金属酸化物で約１００μΩｃｍ以上とスパッタにより形成する際の酸素流量比を変化させることで、抵抗値を適宜調整することができ、所望の抵抗値を容易に得ることができるため、ホール内で比較的薄い層でもって高い抵抗を実現するのに好適である。
【０１１３】
第１プラグ１０５および第２プラグ１０６および第３プラグ１０７の抵抗値の合計は、１７０Ω以上５ｋΩ以下の範囲にあることが好ましい。該抵抗値の合計は、１７０Ω以上４３００Ω以下の範囲にあることがより好ましい。該抵抗値の合計の下限値は、１７０Ω、４２０Ω、６７０Ω、８３０Ω、１７００Ωのいずれかであってもよい。該抵抗値の合計の上限値は、４２０Ω、６７０Ω、８３０Ω、１７００Ω、４３００Ωのいずれかであってもよい。
【０１１４】
上述したように、高抵抗層１１５と低抵抗層１１４の積層で構成された抵抗変化層１１３を安定して抵抗変化動作をさせるには、形成後の高抵抗状態から初期ブレイクが必要になる。初期ブレイク時は抵抗変化素子へ印加されていた電圧が電流制御素子へ分圧され、電流制御素子に印加される初期ブレイク時の電圧の分圧が、電流制御素子の定格電圧（破壊電圧）を超えることによって電流制御素子が破壊されてしまう。電流制御素子と直列に高抵抗なプラグを配置することにより、初期ブレイク時に、高抵抗プラグへと電圧分配され、電流制御素子自体に印加される電圧を低減できる。よって、電流制御素子の破壊を未然に防止し、抵抗変化型不揮発性メモリセルについて、初期ブレイク後の安定動作を実現し、特性のばらつきを防止し、信頼性を向上させることができる。
【０１１５】
本実施形態において、抵抗変化層は必ずしも２層構造でなくてもよく、１層構造や３層以上の構造であってもよい。上記の例では、第１プラグ１０５と第２プラグ１０６と第３プラグ１０７のいずれにも負荷抵抗部が設けられていたが、いずれか１つのみに負荷抵抗部が設けられていてもよく、任意の２つの組合せのプラグに負荷抵抗部が設けられていてもよい。第１プラグ１０５と第２プラグ１０６と第３プラグ１０７のうち、１つまたは任意の２つは省略してもよい。第１プラグ１０５と第２プラグ１０６と第３プラグ１０７とは、必ずしも積層構造を有している必要はなく、単一の材料で構成されることで、プラグそのものが負荷抵抗部を構成していてもよい。
【０１１６】
図１の例では抵抗変化素子１０３の上に電流制御素子１０４が形成されているが、電流制御素子１０４の上に抵抗変化素子１０３が形成されていてもよい。第２プラグ１０６を省略して抵抗変化素子１０３と電流制御素子１０４とが直接接触していてもよい。
【０１１７】
［製造方法］
次に、上述したように構成される抵抗変化素子１０３と電流制御素子１０４で構成された抵抗変化型不揮発性メモリセル１００の製造方法の一例について図３から図７の断面図を用いて説明する。なお、以下の製造方法はあくまで一例であり、具体的な材料や層の膜厚、面積などは適宜変更可能である。
【０１１８】
図３（ａ）は、基板上に形成された層間絶縁層において第１配線に到達するようにコンタクトホールを形成する工程を示す図、図３（ｂ）は、コンタクトホール内にプラグを形成する工程を示す図である。図４（ａ）は、プラグを覆うように抵抗変化素子材料層を形成する工程を示す図、図４（ｂ）は、抵抗変化素子材料層をエッチングして抵抗変化素子を形成する工程を示す図である。図５は、抵抗変化素子を覆う層間絶縁層と抵抗変化素子に接続されるプラグとを形成する工程を示す図である。図６（ａ）は、プラグを覆うように電流制限素子材料層を形成する工程を示す図、図６（ｂ）は、電流制限素子材料層をエッチングして電流制限素子を形成する工程を示す図である。図７は、電流制限素子を覆う層間絶縁層と電流制限素子に接続されるプラグと第２配線とを形成する工程を示す図である。
【０１１９】
まず、図３（ａ）に示すように、例えば単結晶シリコン基板（図示せず）の上に基板に接触するように、例えばアルミにより第１配線１０１を形成する。第１配線１０１を覆うように、例えばＳｉＯ２で構成された膜厚２００ｎｍの第１層間絶縁層１０８を熱酸化法により形成する。さらに、第１層間絶縁層１０８を貫通して第１配線１０１に達するようにコンタクトホール１３０を形成する（図３（ａ）：コンタクトホールを形成するステップ）。
【０１２０】
次に、図３（ｂ）に示すように、コンタクトホール１３０内に、例えば膜厚１０ｎｍのタンタルシリコン酸化物層を、タンタルシリコン酸化物ターゲットをアルゴン雰囲気下でスパッタリングすることにより形成する。続いて膜厚１０ｎｍのＴｉ層と、膜厚１０ｎｍのＴｉＮ層とを、ＣＶＤ法により順次形成する。その後、ＣＶＤ法により、ＴｉＮ層がなすホールの内部を、配線の主材料であるタングステン（Ｗ）で埋め込む。さらに、ＣＭＰによって、第１層間絶縁層１０８が露出するまでタンタルシリコン酸化物層と、Ｔｉ層と、ＴｉＮ層と、タングステン（Ｗ）とを除去することにより、第１負荷抵抗部１３１Ａと、密着層１３２と、バリア層１３３と、充填層１３４とで構成された第１プラグ１０５を形成する（図３（ｂ）：高抵抗プラグを形成するステップ）。
【０１２１】
次に、図４（ａ）に示すように、第１プラグ１０５の上面を覆うように、パターン形成前の第１電極層１１１’、例えば膜厚５０ｎｍのＴａＮ層を、Ｔａターゲットをアルゴンと窒素との混合ガス雰囲気の下でスパッタリングすることにより形成する。続いてパターン形成前の低抵抗層１１４’、例えば膜厚３０ｎｍのＴａＯｘ層と、パターン形成前の高抵抗層１１５’、例えば膜厚５ｎｍのＴａＯｙ層とを、タンタルターゲットをアルゴンと酸素の混合ガス雰囲気の下でスパッタリングする。抵抗変化層（低抵抗層及び高抵抗層）の酸素含有率、ここではＴａＯｘ、ＴａＯｙにおけるｘおよびｙの値は、スパッタ条件（アルゴンと酸素とのガス流量比等）を変えることにより変化させうる。その後、パターン形成前の第２電極層１１２’、例えば膜厚５０ｎｍのＩｒ層を、Ｉｒターゲットをアルゴンガス雰囲気の下でスパッタリングする。
【０１２２】
次に、図４（ｂ）に示すように、パターン形成前の第１電極層１１１’、低抵抗層１１４’、高抵抗層１１５’、及びパターン形成前の第２電極層１１２’とをパターンニングすることで、第１電極１１１と低抵抗層１１４と高抵抗層１１５と第２電極１１２とで構成された抵抗変化素子１０３が形成される（図４（ａ）〜図４（ｂ）：抵抗変化素子を形成するステップ）。
【０１２３】
次に、図５に示すように、第２プラグ１０６を、第１プラグ１０５と同様に形成する。すなわち、例えばＳｉＯ２で構成された第２層間絶縁層１０９を熱酸化法により形成する。さらに、第２層間絶縁層１０９を貫通して第２電極１１２に達するようにコンタクトホールを形成し、その内部にタンタルシリコン酸化物層とＴｉ層とＴｉＮ層とタングステン（Ｗ）とをこの順に積層させ、第２層間絶縁層１０９が露出するまでＣＭＰによって余分な層を除去することで、第２プラグ１０６を形成する（図５：第２プラグを形成するステップ）。
【０１２４】
次に、図６（ａ）に示すように、第２プラグ１０６の上面を覆うように、パターン形成前の第３電極層１２１’、例えば膜厚５０ｎｍのＴａＮ層を、Ｔａターゲットをアルゴンと窒素との混合ガス雰囲気の下でスパッタリングすることにより形成する。その後、パターン形成前の電流制御層１２３’、例えば膜厚１０ｎｍのＳｉＮｘ層を、多結晶シリコンターゲットをアルゴンと窒素との混合ガス雰囲気の下でスパッタリングすることにより形成する。ＳｉＮｘにおけるｘの値は、スパッタ条件（アルゴンと窒素とのガス流量比等）を変えることにより変化させうる。次に、パターン形成前の第４電極層１２２’、例えば膜厚５０ｎｍのＴａＮ層をパターン形成前の第３電極層１２１’と同様にスパッタリングにより形成する。
【０１２５】
次に、図６（ｂ）に示すように、パターン形成前の第３電極層１２１’とパターン形成前の電流制御層１２３’とパターン形成前の第４電極層１２２’とをパターンニングすることで、第３電極１２１と電流制御層１２３と第４電極１２２とで構成された電流制御素子１０４が形成される（図６（ａ）〜図６（ｂ）：電流制御素子を形成するステップ）。
【０１２６】
次に、図７に示すように、第３プラグ１０７を第２プラグ１０６と同様に形成する。すなわち、例えばＳｉＯ２で構成された第３層間絶縁層１１０を熱酸化法により形成する。さらに、第３層間絶縁層１１０を貫通して第４電極１２２に達するようにコンタクトホールを形成し、その内部にタンタルシリコン酸化物層とＴｉ層とＴｉＮ層とタングステン（Ｗ）とをこの順に積層させ、第３層間絶縁層１１０が露出するまでＣＭＰによって余分な層を除去することで、第３プラグ１０７を形成する。その後、例えばアルミにより第２配線１０２を形成する（第３プラグおよび第２配線を形成するステップ）。
【０１２７】
以上の方法により、抵抗変化型不揮発性メモリセル１００が製造されうる。
【０１２８】
［第１変形例］
図１１は、第１実施形態の第１変形例に係る抵抗変化型不揮発性メモリセルの概略構成の一例を示す側方断面図である。
【０１２９】
図１１に示すように、第１変形例に係る抵抗変化型不揮発性メモリセル１００Ａは、抵抗変化型不揮発性メモリセル１００において第１プラグ１０５と第２プラグ１０６と第３プラグ１０７とがそれぞれ第１低抵抗プラグ１４３と第２低抵抗プラグ１４８と第４プラグ１０７Ｄとで置換されている。
【０１３０】
第１低抵抗プラグ１４３は、第１プラグ１０５から第１負荷抵抗部１３１Ａを省略したもので、密着層１３２が直接に第１配線１０１と接触している。第２低抵抗プラグ１４８は、第２プラグ１０６から第２負荷抵抗部１３１Ｂを省略したもので、密着層１３２が直接に第２電極１１２と接触している。第４プラグ１０７Ｄは、第３プラグ１０７から第３負荷抵抗部１３１Ｃが省略され、密着層１３２が直接に第４電極１２２と接触すると共に、ホールの上端部に形成された第４負荷抵抗部１３１Ｄを有する。第４負荷抵抗部１３１Ｄは、第２配線１０２と接触している。
【０１３１】
第４負荷抵抗部１３１Ｄは、例えば、ホール内に密着層１３２とバリア層１３３と充填層１３４とを形成した後、エッチバックによりホール内にリセスを形成し、該リセスにＣＶＤとＣＭＰとを用いて負荷抵抗材料を充填することで形成されうる。第４負荷抵抗部１３１Ｄの材料は、第１負荷抵抗部１３１Ａと同様とすることができるので、詳細な説明を省略する。
【０１３２】
抵抗変化型不揮発性メモリセル１００Ａの構成は、以上の点以外は、抵抗変化型不揮発性メモリセル１００と同様の構成としうる。
【０１３３】
［第２変形例］
図１２は、第１実施形態の第２変形例に係る抵抗変化型不揮発性メモリセルの概略構成の一例を示す側方断面図である。
【０１３４】
図１２に示すように、第２変形例に係る抵抗変化型不揮発性メモリセル１００Ｂは、抵抗変化型不揮発性メモリセル１００において第１プラグ１０５と第２プラグ１０６と第３プラグ１０７とがそれぞれ第１低抵抗プラグ１４３と第５プラグ１０６Ｅと第３低抵抗プラグ１４９とで置換されている。
【０１３５】
第１低抵抗プラグ１４３は、第１変形例と同様であるので説明を省略する。第５プラグ１０６Ｅは第２プラグ１０６から第２負荷抵抗部１３１Ｂが省略され、密着層１３２が直接に第２電極１１２と接触すると共に、ホールの上端部に形成された第５負荷抵抗部１３１Ｅを有する。第５負荷抵抗部１３１Ｅは、第３電極１２１と接触している。第３低抵抗プラグ１４９は、第３プラグ１０７から第３負荷抵抗部１３１Ｃを省略したもので、密着層１３２が直接に第４電極１２２と接触している。
【０１３６】
第５負荷抵抗部１３１Ｅの製造方法および材料は第４負荷抵抗部１３１Ｄと同様とすることができるので、詳細な説明を省略する。
【０１３７】
抵抗変化型不揮発性メモリセル１００Ｂの構成は、以上の点以外は、抵抗変化型不揮発性メモリセル１００と同様の構成としうる。
【０１３８】
第１低抵抗プラグ１４３が形成されているホールの上端部に第６負荷抵抗部１３１Ｆが形成され、これが第１電極１１１と接触することで、第６プラグ１０５Ｆを構成していてもよい（図示省略）。
【０１３９】
第１負荷抵抗部１３１Ａと第２負荷抵抗部１３１Ｂと第３負荷抵抗部１３１Ｃと第４負荷抵抗部１３１Ｄと第５負荷抵抗部１３１Ｅと第６負荷抵抗部１３１Ｆとは、任意に組み合わせられうる。
【０１４０】
［第３変形例］
図１３は、第１実施形態の第３変形例に係る抵抗変化型不揮発性メモリセルの概略構成の一例を示す側方断面図である。
【０１４１】
図１３に示すように、第３変形例に係る抵抗変化型不揮発性メモリセル１４０は、抵抗変化素子と電流制御素子とをビアを介さない一体構造で一体的に形成したものである。抵抗変化型不揮発性メモリセル１４０は、図７の構成から、第２プラグ１０６が省略され、抵抗変化素子１０３と電流制御素子１０４とが一体構造１４７に置換されている。
【０１４２】
一体構造１４７は以下のように構成されうる。第１プラグ１０５の上端面を被覆するように、第１層間絶縁層１０８上には、第５電極１４５（下部電極、膜厚：例えば５ｎｍ以上１００ｎｍ以下、大きさ：例えば、０．５μｍ×０．５μｍ）、電流制御層１２３、第６電極１４４（共通電極、膜厚：例えば５ｎｍ以上１００ｎｍ以下、大きさ：例えば、０．５μｍ×０．５μｍ）と、抵抗変化層１１３、第７電極１４６（上部電極、膜厚：例えば５ｎｍ以上１００ｎｍ以下、大きさ：例えば、０．５μｍ×０．５μｍ）とがこの順に積層される。電流制御層１２３と抵抗変化層１１３とは、抵抗変化型不揮発性メモリセル１００と同様の構成とすることができるので詳細な説明を省略する。第５電極１４５と電流制御層１２３と第６電極１４４とで電流制御素子が構成される。第６電極１４４と抵抗変化層１１３と第７電極１４６とで抵抗変化素子が構成される。
【０１４３】
一体構造１４７を被覆するように第２層間絶縁層１０９（例えば、シリコン酸化物で構成された膜厚３００ｎｍ以上５００ｎｍ以下の層）が形成されている。第２層間絶縁層１０９を貫通するホールに内接するように、かつ、第７電極１４６と接触するように形成された、タングステンを主成分とする第３低抵抗プラグ１４９（直径：例えば５０ｎｍΦ以上３００ｎｍΦ以下）が形成されている。さらに第３低抵抗プラグ１４９を被覆するように、第２層間絶縁層１０９上に第２配線１０２が形成されている。
【０１４４】
本変形例において、第１プラグ１０５は抵抗変化素子および電流制御素子で構成される一体構造１４７の下端面に接触している。
【０１４５】
電流制御素子と抵抗変化素子から構成される不揮発性メモリセルを、一体構造として作りこむことにより、電流制御素子の上部電極と抵抗変化素子の下部電極を第６電極１４４として形成することが可能である。また、素子のマスクおよびプラグ部のマスク枚数を低減でき、製造工程も簡略化が可能となる。また、また、不揮発性メモリセルと直列接続した下層部に高抵抗プラグを形成することで、抵抗変化素子の初期ブレイク時の分圧も可能である。
【０１４６】
［第４変形例］
図１４は、第１実施形態の第４変形例に係る抵抗変化型不揮発性メモリセルの概略構成の一例を示す側方断面図である。
【０１４７】
図１４に示すように、第４変形例に係る抵抗変化型不揮発性メモリセル１４１は、第３変形例に係る抵抗変化型不揮発性メモリセル１４０において、第１プラグ１０５と第３低抵抗プラグ１４９とが第１低抵抗プラグ１４３と第３プラグ１０７とに置換されている。
【０１４８】
それぞれの構成要素は上述したものと同様の構成としうるので、詳細な説明を省略する。
【０１４９】
本変形例において、第３プラグ１０７は抵抗変化素子および電流制御素子で構成される一体構造１４７の上端面に接触している。
【０１５０】
［第５変形例］
図１５は、第１実施形態の第５変形例に係る抵抗変化型不揮発性メモリセルの概略構成の一例を示す側方断面図である。
【０１５１】
図１５に示すように、第５変形例に係る抵抗変化型不揮発性メモリセル１４２は、第３変形例に係る抵抗変化型不揮発性メモリセル１４０において、第３低抵抗プラグ１４９が第３プラグ１０７に置換されている。
【０１５２】
それぞれの構成要素は上述したものと同様の構成としうるので、詳細な説明を省略する。
【０１５３】
本変形例において、第１プラグ１０５は抵抗変化素子および電流制御素子で構成される一体構造１４７の下端面に接触し、かつ第３プラグ１０７は抵抗変化素子および電流制御素子で構成される一体構造１４７の上端面に接触している。
【０１５４】
（第２実施形態）
第２実施形態の抵抗変化型不揮発性記憶装置は、ワード線とビット線との交点（立体交差点）に不揮発性記憶部を介在させた、いわゆるクロスポイント型の不揮発性記憶装置である。
【０１５５】
本実施形態の抵抗変化型不揮発性記憶装置は、第１配線と、第２配線と、抵抗変化素子と電流制御素子とで構成される抵抗変化型不揮発性メモリセルとを備え、層間絶縁層は、不揮発性メモリセル、プラグ、第１配線、及び第２配線以外の空間を埋めるように形成されている。
【０１５６】
本実施形態の抵抗変化型不揮発性記憶装置において、第１配線は、基板上にあり、基板の主面に平行な平面上に互い平行に複数形成され、第２配線は該平面の上方に該平面に平行な面内において互いに平行に且つ複数の第１配線に立体交差するように形成され、複数の第１配線と複数の第２配線との立体交差点のそれぞれに対応して第１配線と第２配線とを電気的に接続するように抵抗変化型不揮発性メモリセルが形成されていてもよい。
【０１５７】
本実施形態の抵抗変化型不揮発性記憶装置が備える抵抗変化型不揮発性メモリセルは、第１実施形態またはその変形例の抵抗変化型不揮発性メモリセルを用いることができる。
【０１５８】
［不揮発性記憶装置の構成］
図１６は、第２実施形態に係る抵抗変化型不揮発性記憶装置の概略構成の一例を示すブロック図である。図１７は、図１６のＡ部を拡大した模式的な斜視図である。
【０１５９】
図１６に示すように、抵抗変化型不揮発性記憶装置２００は、半導体基板上にメモリ本体部２０１を備えており、このメモリ本体部２０１は、メモリアレイ２０２と、行選択回路／ドライバ２０３と、列選択回路／ドライバ２０４と、情報の書き込みを行うための書き込み回路２０５と、選択ビット線に流れる電流量を検出し、データ「１」または「０」の判別を行うセンスアンプ２０６と、端子ＤＱを介して入出力データの入出力処理を行うデータ入出力回路２０７とを備えている。
【０１６０】
また、抵抗変化型不揮発性記憶装置２００は、外部から入力されるアドレス信号を受け取るアドレス入力回路２０８と、外部から入力されるコントロール信号に基づいて、メモリ本体部２０１の動作を制御する制御回路２０９とをさらに備えている。
【０１６１】
メモリアレイ２０２は、図１６及び図１７に示すように、半導体基板上に互い平行に形成された複数のワード線ＷＬ０，ＷＬ１，ＷＬ２，…と、これらのワード線ＷＬ０，ＷＬ１，ＷＬ２，…の上方にその半導体基板の主面に平行な面内において互いに平行に、しかも複数のワード線ＷＬ０，ＷＬ１，ＷＬ２，…に立体交差（本実施形態においては直交）するように形成された複数のビット線ＢＬ０，ＢＬ１，ＢＬ２，…とを備えている。
【０１６２】
また、これらのワード線ＷＬ０，ＷＬ１，ＷＬ２，…及びビット線ＢＬ０，ＢＬ１，ＢＬ２，…の交点に対応してマトリクス状に設けられた複数の抵抗変化型不揮発性メモリセルＭ２１１，Ｍ２１２，Ｍ２１３，Ｍ２２１，Ｍ２２２，Ｍ２２３，Ｍ２３１，Ｍ２３２，Ｍ１２３，…（以下、「メモリセルＭ２１１，Ｍ２１２，…」と表す）が設けられている。
【０１６３】
なお、図１６におけるメモリセルＭ２１１，Ｍ２１２，…は、図１８において符号１５０で示されている。この抵抗変化型不揮発性メモリセル１５０の構成の詳細については後述する。
【０１６４】
アドレス入力回路２０８は、外部回路（図示せず）からアドレス信号を受け取り、このアドレス信号に基づいて行アドレス信号を行選択回路／ドライバ２０３へ出力するとともに、列アドレス信号を列選択回路／ドライバ２０４へ出力する。ここで、アドレス信号は、複数のメモリセルＭ２１１，Ｍ２１２，…のうちの選択される特定のメモリセルのアドレスを示す信号である。また、行アドレス信号はアドレス信号に示されたアドレスのうちの行のアドレスを示す信号であり、列アドレス信号は同じく列のアドレスを示す信号である。
【０１６５】
制御回路２０９は、情報の書き込みサイクルにおいて、データ入出力回路２０７に入力された入力データＤｉｎに応じて、書き込み用電圧の印加を指示する書き込み信号を書き込み回路２０５へ出力する。他方、情報の読み出しサイクルにおいて、制御回路２０９は、読み出し動作を指示する読み出し信号を列選択回路／ドライバ２０４へ出力する。
【０１６６】
行選択回路／ドライバ２０３は、アドレス入力回路２０８から出力された行アドレス信号を受け取り、この行アドレス信号に応じて、複数のワード線ＷＬ０，ＷＬ１，ＷＬ２，…のうちの何れかを選択し、その選択されたワード線に対して、所定の電圧を印加する。
【０１６７】
また、列選択回路／ドライバ２０４は、アドレス入力回路２０８から出力された列アドレス信号を受け取り、この列アドレス信号に応じて、複数のビット線ＢＬ０，ＢＬ１，ＢＬ２，…のうちの何れかを選択し、その選択されたビット線に対して、書き込み用電圧または読み出し用電圧を印加する。
【０１６８】
書き込み回路２０５は、制御回路２０９から出力された書き込み信号を受け取った場合、行選択回路／ドライバ２０３に対して選択されたワード線に対する電圧の印加を指示する信号を出力するとともに、列選択回路／ドライバ２０４に対して選択されたビット線に対して書き込み用電圧の印加を指示する信号を出力する。
【０１６９】
また、センスアンプ２０６は、情報の読み出しサイクルにおいて、読み出し対象となる選択ビット線に流れる電流量を検出し、データ「１」または「０」の判別を行う。その結果得られた出力データＤＯは、データ入出力回路２０７を介して、外部回路へ出力される。
【０１７０】
上記のように動作することにより、抵抗変化型不揮発性記憶装置２００は、後述する不揮発性メモリセルに対する読み書きを実現する。
【０１７１】
なお、図１６および図１７に示す本実施の形態に係る不揮発性記憶装置におけるメモリアレイを、３次元に積み重ねることによって、多層化構造の不揮発性記憶装置を実現することも可能である。このように構成された多層化メモリアレイを設けることによって、超大容量不揮発性記憶装置を実現することが可能となる。
【０１７２】
［不揮発性メモリセルの構成］
以下、第２実施形態の不揮発性素子の構成について例示する。
【０１７３】
図１８は、本発明の第２実施形態に係る抵抗変化型不揮発性メモリセルの構成の一例を示す断面図である。なお、図１８には、図１７のＢ部における構成が示されている。図１８に示すように、実施の形態２の抵抗変化型不揮発性メモリセル１５０は、アルミ配線等で構成された下部配線２１２（第１配線：図１６および図１７におけるワード線ＷＬ１に相当する）と、同じくアルミ配線等で構成され、下部配線２１２と直交するように配置された上部配線２１１（第２配線：図１６および図１７におけるビット線ＢＬ１に相当する）との交差部に、下部配線２１２及び上部配線２１１とそれぞれ接続するように形成される。この抵抗変化型不揮発性メモリセル１５０は、下部配線２１２上に負荷抵抗部を備えた第１プラグ１０５が形成され、第１プラグ１０５と直列に接続された、電流制御素子と抵抗変化素子の一体構造１４７が形成されている。電流制御素子と抵抗変化素子の一体構造１４７の第５電極１４５（下部電極）の上には、電流制御層１２３（例えば、窒化シリコン（ＳｉＮｚ）で構成）が形成されており、その電流制御層１２３の上には、第６電極１４４（共通電極：例えば、窒化タンタル（ＴａＮ）で構成）が形成されている。第６電極１４４は、抵抗変化素子の下部電極としても機能する。第６電極１４４と第７電極１４６（上部電極：例えば、イリジウムで構成）と、これらの両電極間に挟まれた抵抗変化層１１３とを備えている。
【０１７４】
抵抗変化層１１３は、第１実施形態の場合と同様に、酸素不足型の遷移金属酸化物で構成された低抵抗層１１４と、低抵抗層１１４よりも酸素不足度が低く抵抗が高い高抵抗層１１５の積層構造で構成されている。低抵抗層１１４と高抵抗層１１５とが同種の遷移金属で構成される場合、低抵抗層１１４の遷移金属酸化物の組成をＭＯｘとし、高抵抗層１１５の遷移金属酸化物の組成をＭＯｙとした場合、ｘ＜ｙが成立する。本実施の形態では、高抵抗層１１５及び低抵抗層１１４は何れもタンタル（Ｔａ）酸化物で構成されており、低抵抗層１１４の組成をＴａＯｘとし、高抵抗層１１５の組成をＴａＯｙとした場合に、ｘが０．８以上１．９以下となり、且つｙが２．１以上２．５未満となるように調整される。電流制御素子と抵抗変化素子の一体構造１４７上には負荷抵抗部を有する第３プラグ１０７が直列に配置され、第３プラグ１０７を介して上部配線２１１と接続されている。ここで、電流制御層１２３と第５電極１４５との界面、および、電流制御層１２３と第６電極１４４との界面は、ショットキー障壁として機能する。窒化シリコン（ＳｉＮｚ）は窒素組成ｚに応じてｚの値が小さい場合は半導体的な、大きい場合は絶縁体的な振る舞いをする。半導体的な特性を有する場合、絶縁体的な特性を有する場合と比較してより大きな電流が得られる。例えば、ＳｉＮｚのｚの範囲が０＜ｚ≦０．８５の場合では、電流制御層１２３の膜厚を調整すると、１００００Ａ／ｃｍ２以上の電流密度を得ることができる。なお、第５電極１４５および第６電極１４４は、窒化シリコン（ＳｉＮｚ）に対し、界面がショットキー障壁として機能する材料であればよい。例えば、抵抗変化層１１３が抵抗変化する際に流れる電流が発生する熱に対しても安定なＴａＮ以外に、体心立法格子（ｂｃｃ）構造を有するα−タングステン（Ｗ）あるいは窒化チタン（ＴｉＮ）等の高融点金属やその窒化物も用いることができる。第５電極１４５及び第６電極１４４は、同じ材料である必要はなく、異なる材料であってもよい。
【０１７５】
本実施の形態では、上述したとおり電流制御層１２３が半導体層で構成されているため、第５電極１４５と、電流制御層１２３と、第６電極１４４との積層構造がＭＳＭ（金属／半導体／金属）ダイオードとして機能する。なお、本発明はこれに限定されるわけではなく、電流制御層１２３が絶縁体層で構成されており、第５電極１４５と、電流制御層１２３と、第６電極１４４との積層構造がＭＩＭ（金属／絶縁体／金属）ダイオードとして機能するようにしてもよい。この場合の絶縁体としては、ＳｉＯ２、Ｓｉ３Ｎ４、Ｔａ２Ｏ５等を用いることができる。
【０１７６】
負荷抵抗部を有した第１プラグ１０５および第３プラグ１０７は、Ｔａ−ＳｉＯ２で構成された第１負荷抵抗部１３１Ａおよび第３負荷抵抗部１３１Ｃと、Ｔｉで構成された密着層とＴｉＮで構成されたバリア層を形成した後、Ｗを内部に充填して形成されたものである。
【０１７７】
本実施形態に記載した負荷抵抗部を有する負荷抵抗プラグは不揮発性メモリセルの下部と上部の両方に配置したが、下部配線と上部配線との間に形成するビアが全体として負荷抵抗として機能すればよく、負荷抵抗部は上層および下層のどちらか片側のみ形成してもよい。
【０１７８】
なお、高抵抗プラグに用いた高抵抗膜として、タンタルシリコン酸化物（Ｔａ−ＳｉＯ２）を用いたが、その代わりに酸素不足型のタングステン酸化物（ＷＯｘ）、ニオブ酸化物（ＮｂＯｘ）、あるいはタンタル酸化物（ＴａＯｘ）等を用いてもよい。
【０１７９】
このようなクロスポイント構造では１ビットの電流制御素子が破壊すると、破壊した電流制御素子だけでなく他のビットが誤動作する。さらに、迂回電流（ｓｎｅａｋ  ｃｕｒｒｅｎｔ）が他ビットへ影響し、破壊ビットが機能しなくなる。また、正常動作を行っている素子への迂回電流による書き込みディスターブも発生する。負荷抵抗部をそれぞれのビットに形成することで、電流制御素子の破壊を未然に防止し、初期ブレイク後の安定動作を実現、ばらつきの防止、信頼性を向上させることができる。特に、ギガビット（Ｇｂｉｔ）級大容量メモリの一部のビットの誤動作の確率を極めて低減することができるので、大容量の不揮発性メモリを実現することができる。
【０１８０】
上記説明から、当業者にとっては、本発明の多くの改良や他の実施形態が明らかである。従って、上記説明は、例示としてのみ解釈されるべきであり、本発明を実行する最良の態様を当業者に教示する目的で提供されたものである。本発明の精神を逸脱することなく、その構造及び／又は機能の詳細を実質的に変更できる。
【産業上の利用可能性】
【０１８１】
抵抗変化型不揮発性メモリセルおよび抵抗変化型不揮発性記憶装置は、初期ブレイク工程において電流制御素子が破壊されにくい、抵抗変化型不揮発性メモリセルおよび抵抗変化型不揮発性記憶装置として有用である。
【符号の説明】
【０１８２】
１００  抵抗変化型不揮発性メモリセル
１０１  第１配線
１０２  第２配線
１０３  抵抗変化素子
１０４  電流制御素子
１０５  第１プラグ
１０５Ｆ  第６プラグ
１０６  第２プラグ
１０６Ｅ  第５プラグ
１０７  第３プラグ
１０７Ｄ  第４プラグ
１０８  第１層間絶縁層
１０９  第２層間絶縁層
１１０  第３層間絶縁層
１１１  第１電極
１１１’  パターン形成前の第１電極層
１１２  第２電極
１１２’  パターン形成前の第２電極層
１１３  抵抗変化層
１１４  低抵抗層
１１４’  パターン形成前の低抵抗層
１１５  高抵抗層
１１５’  パターン形成前の高抵抗層
１２１  第３電極
１２１’  パターン形成前の第３電極層
１２２  第４電極
１２２’  パターン形成前の第４電極層
１２３  電流制御層
１２３’  パターン形成前の電流制御層
１３０  コンタクトホール
１３１Ａ  第１負荷抵抗部
１３１Ｂ  第２負荷抵抗部
１３１Ｃ  第３負荷抵抗部
１３１Ｄ  第４負荷抵抗部
１３１Ｅ  第５負荷抵抗部
１３１Ｆ  第６負荷抵抗部
１３２  密着層
１３３  バリア層
１３４  充填層
１４０  抵抗変化型不揮発性メモリセル
１４１  抵抗変化型不揮発性メモリセル
１４２  抵抗変化型不揮発性メモリセル
１４３  第１低抵抗プラグ
１４４  第６電極
１４５  第５電極
１４６  第７電極
１４７  一体構造
１４８  第２低抵抗プラグ
１４９  第３低抵抗プラグ
１５０  抵抗変化型不揮発性メモリセル
２００  抵抗変化型不揮発性記憶装置
２０１  メモリ本体部
２０２  メモリアレイ
２０３  行選択回路／ドライバ
２０４  列選択回路／ドライバ
２０５  書き込み回路
２０６  センスアンプ
２０７  データ入出力回路
２０８  アドレス入力回路
２０９  制御回路
２１１  上部配線
２１２  下部配線
ＷＬ０，ＷＬ１，ＷＬ２，…  ワード線
ＢＬ０，ＢＬ１，ＢＬ２，…  ビット線
Ｍ２１１，Ｍ２１２，…  メモリセル
【図２】
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【図１６】
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【図１７】
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【図１９】
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【図１】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１８】
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【図２０】
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