【事件の表示】
　平成９年特許願第１５９４２８号「表示制御装置」拒絶査定不服審判事件〔平成１１年１月１２日出願公開、特開平１１−７２７２号〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１　手続の経緯
　本件は、平成９年６月１７日にされた特許出願（平成９年特許願第１５９４２８号。以下「本件出願」という。）につき、拒絶査定が平成１５年８月１３日付けでされたところ、この拒絶査定に対する審判が同年９月１８日に請求され、手続補正書が同日に提出されたものである。
　
第２　平成１５年９月１８日付け補正についての補正の却下の決定
　１　補正の却下の決定の結論
　　　平成１５年９月１８日付け補正を却下する。
　２　補正の却下の決定の理由
　（１）平成１５年９月１８日付け補正（以下「本件補正」という。）の内容
　本件補正は、本件出願の明細書の特許請求の範囲を次のとおり補正するものである。
　　　ア　本件補正前の特許請求の範囲
「【請求項１】　ＣＰＵから出力される表示コードアドレスが入力され表示コードを出力するＲＡＭと、前記表示コードが入力され表示データアドレスを生成し出力するＲＯＭアドレス生成部と、前記表示データアドレスが入力され表示データを出力するＲＯＭと、前記表示データが入力され前記表示データをＲＧＢ表示データに変換する色データ変換部とから成り、
　前記色データ変換部が色変換データを分けて蓄積するための複数のカラーパレットを備え、また、前記ＲＡＭに蓄積されている表示コードが前記複数のカラーパレットから表示用カラーパレットを選択するためのパレット選択ビットを有し、
　前記ＲＯＭアドレス生成部において、パレット選択ビットを有する前記表示コードをデコードし、パレット選択信号を前記色データ変換部に出力することによって前記複数のカラーパレットの中から表示用カラーパレットを選択することを特徴とする表示制御装置。」
　　　イ　本件補正後の特許請求の範囲
「【請求項１】　ＣＰＵから出力される表示コードアドレスが入力され表示コードを出力するＲＡＭと、前記表示コードが入力され表示データアドレスを生成し出力するＲＯＭアドレス生成部と、前記表示データアドレスが入力され表示データを出力するＲＯＭと、前記表示データが入力され前記表示データをＲＧＢ表示データに変換する色データ変換部とから成り、
　前記色データ変換部が色変換データを分けて蓄積するための複数のカラーパレットを備え、また、前記ＲＡＭに蓄積されている表示コードごとに前記複数のカラーパレットから表示用カラーパレットを選択するためのパレット選択ビットを有し、
　前記ＲＯＭアドレス生成部において、パレット選択ビットを有する前記表示コードをデコードし、パレット選択信号を前記色データ変換部に出力することによって前記複数のカラーパレットの中から表示用カラーパレットを選択することを特徴とする表示制御装置。」
　（２）本件補正の適否について
　本件補正は、本件出願の請求項１に係る発明を特定するために必要な事項である「表示コードが・・・パレット選択ビットを有し」を「表示コードごとに・・・パレット選択ビットを有し」と限定するものであって、特許法１７条の２第４項２号の特許請求の範囲の限定的減縮を目的とするものである。
　そこで、本件補正後の請求項１に係る発明（以下「本願補正発明」という。）が特許出願の際独立して特許を受けることができるものであるか検討する。
　　　ア　刊行物に記載された発明
　原査定の拒絶の理由に引用された刊行物及びその記載事項は以下のとおりである。
　　　（ア）特開平７−１２１１５３号公報（以下「刊行物１」という。）
　刊行物１には、図面とともに、「【０００１】【産業上の利用分野】本発明は、テレビ、ビデオ等の画面上に、キャラクタ情報やグラフィック情報等の表示情報を展開して表示するオンスクリーン表示装置に関するものである。」、「【００１２】・・・本発明は、かかる現状に鑑みてなされたものであり、ＲＡＭ容量を増やすことなく画素単位での着色を可能となし、簡単な回路構成でもって、グラフィック情報を表現性豊かにオンスクリーン表示できるオンスクリーン表示装置を提供することを目的としている。」、「【００１３】【課題を解決するための手段】上記目的を達成するために、本請求項１にかかる発明は、キャラクタ情報やグラフィック情報等の表示情報を、画面上に展開して表示するオンスクリーン表示装置であって、更に、前記表示情報を、画面水平方向にＸ個、垂直方向にＹ個の画素集合体として画面上に展開され、１画素あたり２Ｎ個の色情報を持つ固定のパターン情報として記憶する第１の記憶手段と、前記第１の記憶手段が記憶したパターン情報の中の所定のパターンを指定するための書き換え可能なコード情報を記憶する第２の記憶手段と、前記第１の記憶手段が記憶したパターン情報の中から表示すべき所定のパターンを選択するために、前記第２の記憶手段に対して、該当するコードを指定するコード指定手段と、前記第１の記憶手段が記憶したパターン情報の中の、前記コード指定手段が指定したコードに対応する所定のパターンを、画面表示させるための画像情報に変換する変換手段と、前記変換手段によって得られた画像情報を、画面上の所定位置に表示させる制御を行う表示制御手段と、を備えたことを特徴としている。【００１４】また本請求項２にかる発明は、請求項１記載のオンスクリーン表示装置であって、更に、前記変換手段が、複数個の色変換テーブルを備え、所定のパターンを、該複数個の色変換テーブルの中の何れかを使用して画像情報に変換するように構成される一方、前記第２の記憶手段が、前記コード情報と併せて前記複数個の色変換テーブルの中の何れかを指定する書き換え可能なテーブル番号を記憶すると共に、前記コード指定手段が、該当するコードを指定する場合に、使用する前記色変換テーブルの番号を併せて指定することを特徴としている。」、「【００１９】【実施例】以下、本発明の一実施例を図面に従って、具体的に説明する。図１は、本発明にかかるオンスクリーン表示装置の基本的な回路構成を示すブロック図である。このオンスクリーン表示装置は、ＣＰＵ１と、読み出しアドレス発生器２と、アドレス切り換えスイッチ３と、ビデオＲＡＭ４と、グラフィックパターンＲＯＭ５と、色変換テーブル６と、表示制御回路７とから構成されている。そして、この回路構成においては、ビデオＲＡＭ４と、グラフィックパターンＲＯＭ５と、色変換テーブル６を使用して、グラフィック情報のオンスクリーン表示を実現するようになっている。【００２０】グラフィックパターンＲＯＭ５には、テレビ、ビデオ等の画面上に表示させようとするグラフィック情報が、色情報を持ったグラフィックパターンデータとして記憶されている（その詳細については、図３において説明する）。なお、キャラクタ情報については、グラフィック情報の一形態として捉えており、ここでは広く、グラフィック情報として取り扱うものとしている。また、ビデオＲＡＭ４には、グラフィックパターンＲＯＭ５に記憶されているグラフィックパターンデータについてのアドレスとなるグラフィックパターンコードが記憶されている。【００２１】次に、図に示す回路構成に従い、グラフィック情報をオンスクリーン表示するための具体的な回路動作について説明する。ＣＰＵ１では、ビデオＲＡＭ４に対して、アドレスを指定して（図中、ＣＰＵアドレスとして矢印表示している）、ＣＰＵデータを出力し、グラフィックパターンコードの書き込みと読み出しの制御を行なっている。【００２２】また、読み出しアドレス発生器２では、最終的な画面のリフレッシュに合わせて、ビデオＲＡＭ４とグラフィックパターンＲＯＭ５の両メモリに対して、読み出しアドレスを供給している。なお、ビデオＲＡＭ４に記憶されたグラフィックパターンコードを書換える場合には、アドレス切り換えスイッチ３によって、アドレスの切り換えが行われるようになっている。【００２３】更に、ビデオＲＡＭ４から読み出されたグラフィックパターンコードは、グラフィックパターンＲＯＭ５に供給され、そこに記憶されているグラフィックパターンデータ（色情報を含む）が読み出される。そして、読み出されたグラフィックパターンデータは、色変換テーブル６に供給される。そして、色変換テーブル６で色変換されたグラフィックパターンデータは、次なる表示制御回路７に供給され、ＣＲＴ画面にグラフィック情報をオンスクリーン表示するための制御が行われる。その結果、ＣＲＴ画面上の該当する表示位置に対して、Ｒ、Ｇ、Ｂデータと共に、ＳＷデータが出力される。【００２４】図２は、図１に示す回路構成で行われるグラフィック情報のオンスクリーン表示のための制御を示すフローチャートである。先ず、読み出しアドレス発生器２にて、例えば、テレビの同期信号に同期して、読み出しアドレス（ここでは、上位アドレスをグラフィックパターンコードの読み出しに、下位アドレスをグラフィックパターンの読み出しに割り当てている）を発生する（Ｓ１）。次に、読み出しアドレス（上位）に従って、ビデオＲＡＭ４に記憶されたグラフィックパターンコードを読み出し、グラフィックパターンＲＯＭ５に出力する（Ｓ２）。更に、グラフィックパターンコードと読み出しアドレス（下位）に従って、グラフィックパターンＲＯＭ５よりグラフィックパターンを読み出し、色変換テーブル６に出力する（Ｓ３）。続いて、グラフィックパターンにおける各画素についての色コードを、色変換テーブルを使用してＲ、Ｇ、Ｂの色データに変換し、表示制御回路７に出力する（Ｓ４）。そして、Ｒ、Ｇ、Ｂの色データをＤ／Ａ変換してＣＲＴに出力すると共に、ブランキング処理等の表示制御を行う（Ｓ５）。【００２５】図３は、図１に示すグラフィックパターンＲＯＭ５の構成を示す模式図である。図中、Ｘは、１コード当たりのグラフィックパターンの画面水平方向の画素数を示しており、Ｙは、同じく、１コード当たりのグラフィックパターンの画面垂直方向の画素数を夫々示している。また、Ｎは、１画素当たりのビット数を示している。即ち、グラフィックパターンＲＯＭ５では、１画素当たりＮビットの情報を有するものとしており、結局のところ、１画素に対して２Ｎ色の色数を表現できるようになっている。図に示す例では、Ｘ＝８、Ｙ＝８、Ｎ＝４としているので、１コード当たりの水平及び垂直画素数は夫々８であって、各画素単位毎に２４＝１６色の着色ができるようになっている。従って、この例の場合、必要なＲＯＭ容量は、１コード当たり８×８×４の２５６ビットとなる。【００２６】なお、上記構成のグラフィックＲＯＭ５から読み出された１画素当たりＮビットの色情報が、色変換テーブル６に入力され、ＣＲＴ画面上における実際の表示色情報に変換され、更に、該表示色情報が、表示制御部７にて、表示ＯＮ／ＯＦＦの制御、ブランキング処理、スーパインポーズ表示のための切り換えスイッチ信号の生成など、表示に必要な各種の処理を施されて、オンスクリーンの画像情報としてＣＲＴ画面に出力されることになる。」、「【００２７】図４は、本発明にかかるオンスクリーン表示装置の他の回路構成の例を示すブロック図である。図１に示す回路構成と比較すれば明らかなように、この回路構成においては、複数個の色変換テーブル（ここでは、Ｎｏ．１〜Ｎｏ．４の４つの色変換テーブルを使用している）を設けており、更に、ビデオＲＡＭには、画面に表示すべきグラフィックパターンコードと共に、使用する色変換テーブルの番号を記憶するようになっている。そして、記憶した該色変換テーブル番号に従いビデオＲＡＭから出力される色変換テーブル選択信号によって、使用すべき色変換テーブルが選択されるようになっている。【００２８】このような回路構成をとることにより、所定のグラフィックパターンに対し、ＣＲＴの１画面上にて複数の異なった色でもって表現することが可能となる。なお、上記実施例においては、１枚或いは複数枚の色変換テーブル６を使用する例を挙げて説明したが、グラフィックパターンＲＯＭ５から供給される色情報を、Ｒ、Ｇ、Ｂの色信号や、或いは２Ｎ階調の輝度信号として、ＣＲＴ画面上に直接表示させるような構成とすることも可能である。また、色変換テーブル６を固定のものとせずに、そのテーブル内容を書き換えることができるようにすることにより、同一のグラフィックパターンに対する着色を、更に表現色豊かに表示することが可能となる。」、「【００２９】【発明の効果】以上の本発明によれば、グラフィックパターン及びそれを構成する個々の画素についての色情報が、第１の記憶手段であるグラフィックパターンＲＯＭに記憶されており、第２の記憶手段であるビデオＲＡＭには、グラフィックパターンコードのみが記憶されている。このため、ビデオＲＡＭとしては、容量の小さいものを使用することが可能となる。また、使用するＣＰＵとしては、ビデオＲＡＭに対するグラフィックパターンコードの書き込みと読み出しの制御を行うだけで済むので、処理速度の比較的低速のものを使用することが可能となる。更に、使用するソフトウェアについても、比較的単純な構成のものとなる。【００３０】このように、従来のキャラクタ方式では実現できなかった画素単位での表現力豊かな着色を可能とするオンスクリーン表示を、簡単な回路構成でもって、安価に実現することが��きるようになる。また、複数個の色変換テーブルを使用することにより、同一のグラフィックパターンを、同一の画面上にて異なった色でもって表現することが可能となり、このようにすれば、グラフィックパターンＲＯＭの容量を増やさずに、より一層の表現力を高めることが可能となる。」等の記載がされている。
　　　（イ）特開平８−５６１３８号公報（以下「刊行物２」という。）
　刊行物２には、図面とともに、「【０００１】【産業上の利用分野】本発明は発振装置及び表示データ処理装置に関し、特に低消費電力動作が可能な発振装置及び表示データ処理装置に関する。」、「【０１０６】（実施例１０）実施例１０は、本発明に係る表示データ処理装置の更なる具体例を示すものであり、図１５にその構成が示される。【０１０７】表示データ処理装置の代表例である文字パターン発生器付きの表示データ処理装置に本発明を適用した場合を説明する。ここで表示データＲＡＭ（表示データメモリ）５５・ＣＧＲＯＭ（文字パターン発生回路）５９・ドライバ回路６３は、各々、実施例７〜９の第１メモリ・第２メモリ・格納手段に相当するものである。【０１０８】ここで表示データＲＡＭ５５は、マイクロコントローラ及びプロセッサー等から送られる１画面分の文字コード信号を記憶する。ＣＧＲＯＭ５９は、この文字コード信号に対応した文字パターンを発生する。ドライバ回路（信号駆動回路）６３は、文字パターン信号を１水平期間中に時分割記憶するラッチ機能を有する。そして、この表示データ処理装置を用いて、ドライバー回路６３により駆動される複数の信号電極と、走査駆動回路により順次走査される複数の走査電極とが交差するドットマトリックスパネルに対して文字パターン等を表示する。【０１０９】例えばドットマトリックスパネルにＮ×Ｍの文字を表示し、１文字の構成がｎ×ｍドットである場合を考える。１文字の中の１画素行（１ドットライン）分のデータが、表示データＲＡＭ５５からＣＧＲＯＭ５９を介してドライバー回路６３へと転送される一連の動作の期間を１Ｃ（１キャラクタ）とする。またＣＧＲＯＭ５９のデータ出力をｎビットとする。するとＮ×１Ｃの期間が１ドットライン期間（１Ｈ）となり、Ｍ×ｍ×Ｎ×１Ｃの期間が１フレーム期間（１ＦＲ）となる。【０１１０】マイクロコントローラ及びプロセッサー等からの表示データＲＡＭ５５に対する表示データの書き込みは、書き込み用データ信号８３と、アドレス信号４９（書き込み用アドレス信号８４をアドレスデコーダ６４によりアドレスデコードしたもの）とに基づいて行われる。【０１１１】発振装置５０より出力されたクロック信号７０は、タイミング発生回路５１に入力される。タイミング発生回路５１は必要な制御信号であるＲＡＭ用アドレス信号７７、ＣＧＲＯＭ用アドレス信号７８を発生する。表示データＲＡＭ５５は１種のフレームメモリーであって文字（表示）コードが格納されている。ＣＧＲＯＭ５９には表示データＲＡＭ５５の文字コードに対応する文字パターンデータ（表示データ）が格納されている。ドライバー回路６３はＣＧＲＯＭ５９から出力される文字パターンデータ８２をラッチし、かつ蓄積する。そしてその蓄積された文字パターンデータに応じた液晶駆動電圧を液晶パネルに送り、これにより液晶パネルへ表示画面が表示される。【０１１２】図１６には、従来の手法（図３７（Ａ）参照）で表示データ処理装置を構成したものが比較例として示される。【０１１３】実施例１０（図１５参照）と比較例との相違点は、実施例１０では、アドレスデコーダ５３、表示データＲＡＭ５５、アドレスデコーダ５７、ＣＧＲＯＭ５９、アドレスデコーダ６１の各々に対応して、ダミー回路である等価回路５４、５６、５８、６０、６２が設けられている点である。【０１１４】また比較例では、タイミング発生回路２５１が、アドレスデコーダ２５３、表示データＲＡＭ２５５、アドレスデコーダ２５７、ＣＧＲＯＭ２５９、アドレスデコーダ２６１に対して読み出し及びプリチャージのための信号２７０、２７４、２７５を発生している。これに対して、実施例１０ではこれらを発生しない。即ち実施例１０では、発振装置５０より出力されたクロック信号７０がＲＳラッチ回路５２に入力され、このＲＳラッチ回路５２の出力７１が、アドレスデコーダ５３の等価回路５４に入力される。そして等価回路５４の出力７２は、等価回路５６、５８、６０、６２を経由してプリチャージ信号７６となり、このプリチャージ信号７６はＲＳラッチ回路５２にフィードバックされている。【０１１５】次に実施例１０における表示データの読み出し動作について説明する。【０１１６】表示データＲＡＭ５５のアドレス信号７７は、発振装置５０から出力されるクロック信号７０に基づきタイミング発生回路５１により生成され、表示データＲＡＭ用のアドレスデコーダ５３に入力される。更にクロック信号７０は、ＲＳラッチ回路５２を経て読み出し信号７１としてアドレスデコーダ５３及び等価回路５４に入力される。そして読み出し信号７２、アドレス信号７９が、等価回路５４、アドレスデコーダ５３から同時に出力される（７９よりも７２を遅くしてもよい）。ここで読み出し信号７１はＬレベルで有効レベル（アクティブ）となり、クロック信号７０がＬレベルの時に読み出し信号７１もＬレベルになる。【０１１７】表示データＲＡＭ５５は、アドレスデコードされたアドレス信号７９の状態に応じて読み出し信号７２によってアドレスセットされる。ここで読み出し信号７２はアドレスデコードに要する時間分だけ読み出し信号７１よりも遅れている。読み出し信号７２がＬレベルになると、文字コード信号８０とＣＧＲＯＭ用読み出し信号７３とが同時に出力される（８０よりも７３を遅くしてもよい）。【０１１８】ＣＧＲＯＭ用のアドレスデコーダ５７は、文字コード信号８０及びアドレス信号７８の状態に応じたアドレスデコードを行い、アドレス信号８１をＣＧＲＯＭ５９に出力する。ここで読み出し信号７４は、アドレス信号８１と同時に出力されており（８１よりも７４を遅くしてもよい）、アドレスデコードに要する時間分だけ読み出し信号７３よりも遅れている。次に、読み出し信号７４により文字パターンデータ８２、読み出し信号７５が同時に出力される（８２よりも７５を遅くしてもよい）。【０１１９】ドライバー回路用のアドレスデコーダ６１は、アドレス信号７７の状態に応じたアドレスデコードを行い、変換アドレス信号（取り込み信号）４８をドライバー回路６３に出力する。これによりドライバー回路６３をアドレスセットするとともに文字パターンデータ８２をドライバ回路６３にラッチし蓄積する。ここでプリチャージ信号７６と変換アドレス信号４８とは同時に出力されている（４８よりも７６を遅くしてもよい）。【０１２０】プリチャージ信号７６はＲＳラッチ回路５２にフィードバックされる。そしてアドレスデコーダ５３、表示データＲＡＭ５５、アドレスデコーダ５７、ＣＧＲＯＭ５９、アドレスデコーダ６１等を次々にプリチャージする。従ってこの場合には、信号７１、７２、７３、７４、７５はプリチャージ信号となる。こうして読み出し動作及びプリチャージ動作を繰り返すことで、表示データが読み出される。」等の記載がされている。
　　　イ　本願補正発明についての当審の判断
　本願補正発明と刊行物１に記載された発明とを対比する。
　刊行物１に記載された発明のＣＰＵは、ＣＰＵアドレスを出力するものであるから、本願補正発明の「ＣＰＵ」に相当し、刊行物１に記載された発明のビデオＲＡＭは、前記ＣＰＵアドレスが入力されグラフィックパターンコードを出力するものであるから、本願補正発明の「ＲＡＭ」に相当する。
　刊行物１に記載された発明のグラフィックパターンＲＯＭは、グラフィックパターンを出力するものであるから、本願補正発明の「ＲＯＭ」に相当する。
　刊行物１に記載された発明の複数個の色変換テーブルは、グラフィックパターンが入力され各画素についての色コードをＲ、Ｇ、Ｂの色データに変換するものであるから、本願補正発明の「色データ変換部」に相当し、この複数個の色変換テーブルは、色変換用のデータのテーブルであるから、本願補正発明の「複数のカラーパレット」にも相当する。
　刊行物１に記載された発明では、ビデオＲＡＭにグラフィックパターンコードと使用する色変換テーブルの番号を記憶しているから、グラフィックパターンコードごとに色変換テーブルの番号を有しているということができ、データを記憶する場合にはビットとして記憶されるから、この色変換テーブルの番号は、本願補正発明の「パレット選択ビット」に相当する。
　刊行物１に記載された発明のＣＰＵ、ビデオＲＡＭ、グラフィックパターンＲＯＭ、色変換テーブル等は、オンスクリーン表示のための制御を行うものであるから、本願補正発明の「表示制御装置」に相当する。
　そうすると、本願補正発明と刊行物１に記載された発明とは、以下の一致点で一致し、以下の相違点で相違する。
　一致点　本願補正発明と刊行物１に記載された発明とが「ＣＰＵから出力される表示コードアドレスが入力され表示コードを出力するＲＡＭ」と、「アドレスが入力され表示データを出力するＲＯＭ」と、「前記表示データが入力され前記表示データをＲＧＢ表示データに変換する色データ変換部」とから成り、「前記色データ変換部が色変換データを分けて蓄積するための複数のカラーパレットを備え、また、前記ＲＡＭに蓄積されている表示コードごとに前記複数のカラーパレットから表示用カラーパレットを選択するためのパレット選択ビットを有し」、「前記複数のカラーパレットの中から表示用カラーパレットを選択する」「表示制御装置」である点。
　相違点　本願補正発明では「前記表示コードが入力され表示データアドレスを生成し出力するＲＯＭアドレス生成部」を有し、「表示データアドレス」をＲＯＭに入力し、「ＲＯＭアドレス生成部において、パレット選択ビットを有する前記表示コードをデコードし、パレット選択信号を前記色データ変換部に出力」するのに対し、刊行物１に記載された発明ではこのようなものを有していない点。
　この相違点について検討する。
　入力コードをデコード、符号変換してアドレス等の新たなコードを出力することは、例えば刊行物２にも示され、周知であり、このような周知の技術手段を刊行物１に記載された発明のビデオＲＡＭの出力に適用し、ビデオＲＡＭの出力であるグラフィックパターンコード及び色変換テーブル番号をデコードしてアドレス等の新たなコードを出力し、上記相違点のようにすることは当業者が適宜に行いうることである。
　本願補正発明の効果についてみても、刊行物１及び２に記載された発明並びに周知の技術手段から予測しうる範囲内のものであって、格別のものではない。
　なお、請求人は、刊行物１にはＲＡＭの内部でグラフィックパターンと色変換テーブル番号とがどのように蓄積されているかに関して開示も示唆もされておらず、本願補正発明では表示コードごとにパレット選択ビットを有しておりＲＡＭに対して一つのアドレスを指定するだけでよいという効果があると主張する。
　しかしながら、本願補正発明においてもＲＡＭの内部でパレット選択ビットと表示コードとがアドレスに関してどのように蓄積されているかについては具体的な限定がされておらず、本願補正発明において表示コード及び表示用カラーパレットを選択する際にＲＡＭに対して一つのアドレスを指定するだけでよいということはできず、請求人の上記主張は、根拠がない。仮に、本願補正発明においてこのような限定がされているとしても、１つのアドレスを指定することにより関連する種々のデータを取得できるようにすることは周知であり、当業者が適宜に行いうることである。
　そうすると、本願補正発明は、当業者が刊行物１及び２に記載された発明並びに周知の技術手段に基いて容易に発明をすることができたものであり、特許法２９条２項の規定により特許出願の際独立して特許を受けることができないものである。
　　　ウ　本件補正についてのまとめ
　したがって、本件補正は、平成１５年法律第４７号による改正前の特許法１７条の２第５項において準用する同法１２６条４項の規定に違反するものであり、同法１５９条１項において準用する同法５３条の規定により却下しなければならないものである。
　
第３　本件出願に係る発明
　本件補正は上記のとおり却下したので、本件出願の請求項１に係る発明（以下「本願発明」という。）は、本件補正前の、平成１４年１０月１５日付け手続補正書により補正された明細書及び図面の記載からみて、その本件補正前の請求項１に記載された上記のとおりのものである。
　
第４　引用刊行物に記載された発明
　原査定の拒絶の理由に引用された刊行物及びその記載事項は、上記のとおりである。
　
第５　本願発明についての当審の判断
　本願発明を限定したものである本願補正発明が、前示のとおり、当業者が刊行物１及び２に記載された発明並びに周知の技術手段に基いて容易に発明をすることができたものであるから、本願発明も、同様の理由により、当業者が刊行物１及び２に記載された発明並びに周知の技術手段に基いて容易に発明をすることができたものである。
　
第６　まとめ
　以上のとおり、本願発明は特許法２９条２項の規定により特許を受けることができないものであるから、本件出願は、拒絶をすべきものである。
　よって、結論のとおり審決する。