【事件の表示】
　特願２０１３−　１５５７５「自動利得制御装置及び方法，パワー調整装置及び無線送信システム」拒絶査定不服審判事件〔平成２５年　８月１５日出願公開，特開２０１３−１５７９８５〕について，次のとおり審決する。
【結　論】
　本件審判の請求は，成り立たない。
【理　由】
　
１．手続の経緯
　本願は，平成２５年１月３０日（パリ条約による優先権主張　平成２４年１月３１日，中国）の出願であって，平成２８年９月１３日付けで拒絶理由が通知され，平成２８年１１月１１日に手続補正がなされ，平成２９年４月２０日付けで拒絶査定がなされ，平成２９年７月１１日に拒絶査定不服審判が請求されたものである。
２．本願発明
　本願の請求項１に係る発明（以下，「本願発明」という。）は，平成２８年１１月１１日の手続補正により補正された明細書，特許請求の範囲及び図面の記載からみて，その特許請求の範囲の請求項１に記載された事項により特定される，以下のとおりのものと認める。
　
「自動利得制御装置であって，
　可変利得により入力信号に対して調整を行い，調整結果を出力する可変利得調整ユニット；
　前記調整結果に対してアナログ／デジタル変換を行い，アナログ／デジタル変換結果を得るアナログ／デジタル変換ユニット；及び
　前記アナログ／デジタル変換結果の最大値又は最小値の所定時間周期における分布状況を確定し，該分布状況と第一分布条件とを比較し，該分布状況が該第一分布条件を満たす場合，該分布状況に対応する可変利得を不変に保ち，該分布状況が該第一分布条件を満たさない場合，該分布状況に対応する可変利得を変更し，該分布状況を再び確定する処理を行い，該分布状況が第二分布条件を満たすまで前記処理を繰り返す利得確定ユニットを含み，
　前記第二分布条件は，前記第一分布条件と同じ又は前記第一分布条件よりも厳しく，
　前記分布状況は，前記所定時間周期における前記アナログ／デジタル変換結果の最小値の出現確率，又は，前記所定時間周期における前記アナログ／デジタル変換結果の最大値の出現確率である，自動利得制御装置。」
３．拒絶査定の概要
　平成２９年４月２０日付けの拒絶査定の概要は，
　この出願の請求項１に係る発明は，その出願前に日本国内又は外国において，頒布された下記１．又は２．の刊行物に記載された発明又は電気通信回線を通じて公衆に利用可能となった発明に基いて，その出願前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから，特許法第２９条第２項の規定により特許を受けることができない。
　　　　　　　　　　　　　＜引用文献等一覧＞
　１．特開昭５８−１５０３１０号公報
　２．特開昭５９−２０７７３０号公報
　というものである。
４．引用例
　原査定に引用された特開昭５８−１５０３１０号公報（以下，「引用文献」という。）には，
「第１図において，通常のアナログ−デジタル（Ａ−Ｄ）変換回路１２は入力端子１４に結合された入力信号端子Ｓをもっている。一例として，
Ａ−Ｄ変換回路１２は装置の出力端子１６に接続された出力端子０に，１１ミリボルトよりも低い入力に対する全ての論理値０から７００ミリボルトの入力に対する全ての論理値１に至る範囲の６ビット語を発生する６ビット装置とされている。
　２６のような各クロック・パルスの発生時に，Ａ−Ｄ変換回路１２は端子１４に供給されつゝある電圧信号の振幅を代表する値を持った６ビット語を発生する。例示した６ビットＡ−Ｄ変換回路について言えば，
Ａ−Ｄ変換回路１２からの出力信号が６個の″１″を含んでおれば，本質的に６個の入力ナンド・ゲートとタイミング回路とからなる高ピーク検出器１８は２８で示すような瞬間的な論理０のパルスを発生し，そうでないときは論理１レベルの信号を発生する。もしＡ−Ｄ変換回路１２によって生成される信号が６個の″０″を含んでおれば，６個の入力ノア・ゲートを含んでいることを除けばピーク検出回路１８と同様な低ピーク検出回路１８は６個の０（６個の１の代りに）に応答して３０で示すような瞬時論理０パルスを発生し，そうでないときは論理１レベルの信号を発生する。
　
検出回路１８は第１の増加カウンタ４０の計数Ａ端子に結合されている。カウンタ４０は２個の出力端子ＨＰとＨＰバー（上線のついたＨＰを「ＨＰバー」と記載する。以下同様。）とを有する高ピーク２重閾値検出回路４２に接続されている。検出器４２は
第２図に示すテーブル１の行１および２に従って動作する。
同様に検出器２０は第２の増加カウンタ４６に結合されており，この第２の増加カウンタ４６は次いで低ピーク検出器４８に結合されている。第２図のテーブル１の行３および４に従って動作する検出器４８は先の検出器４２と同様な構造をもっている。
　
検出器４２の出力ＨＰはアンド・ゲート５０および５２の一方の入力に結合されており，出力ＨＰバーはアンド・ゲート５４および５６の一方の入力に結合されている。検出器４８の出力ＬＰはアンド・ゲート５０および５６の第２の入力に結合されており，出力ＬＰバーはアンド・ゲート５２および５４の第２の入力に結合されている。更新制御回路６０は検出器４２および４８のクロック入力端子Ｃに結合されており，また短遅延線Ｄを経てカウンタ４０および４６のリセット入力端子Ｒ，アンド・ゲート５０，５２，５４および５６の各々の第３の入力にそれぞれ結合されている。
適当な持点で回路６０は６２で示すような瞬時パルスを発生し，カウンタ４０および４６の計数値を検出器４２および４８にそれぞれクロックで導入し，上記カウンタ４０および４６をリセットする。同時に検出器４２および４８によって発生された信号は第３図のテーブル２で示すようにパルス６２によって付勢されたアンド・ゲート５０，
５４
を動作状態とすることができる。
アンド・ゲート５０および５４は第３のアップ／ダウン２進カウンタ６４のアップ入力ＵＰ，ダウン入力ＤＮに結合されている。
　
カウンタ６４は多重ケーブルを経て２進重み付け切換減衰器６８の制御端子Ｃに結合されている。デジタル化されるべきアナログ信号が供給される装置の入力信号端子７０は電流バッファ７２に結合されている。電流バッファ７２の出力は自動利得制御回路の減衰器６８の信号入力に結合されている。自動利得制御回路は減衰器６８の他にカウンタ６４，および上記減衰器６８の出力が結合される固定利得増幅器７６からなっている。
　
カウンタ６８はアンド・ゲート５０を通過する信号によってその計数値が増加するので，減衰器６８の減衰量が大きくなり，増幅器７６を通過する信号のピーク−ピーク振幅を減少させ，それによって減衰器６８の入力から増幅器７６の出力に至る間で測定される利得を減少させる。
アンド・ゲート５４からの信号によってカウンタ６４の計数値が減少すると，減衰器６８の減衰度は減少し，増幅器７６を通過する信号のピーク−ピーク振幅を増加させる。
第１図
第２図
第３図
「
カウンタ４０は全部の論理が１の検出器１８によって発生されるパルスの数を計数し，一方カウンタ４６は全部の論理が０の検出器２０によって発生されるパルスの数を計数する。
Ａ−Ｄ変換器１２によって発生されるデジタル語の全数は前もって知られている。
経験からフレームが０．５パーセント乃至１．５パーセントの全論理１を含み，１パーセント乃至２パーセントの全論理０を含む場合に最も好ましい
ことが判った。
　一例として，
各アナログ信号はＡ−Ｄ変換器１２によって１０００の語にデジタル化されると仮定する。従って，検出器４２は値５および１５を記憶し，一方検出器４８は値１０および２０を記憶する。例証となるアナログ信号が端子１４に供給され，デジタル化された後，次のアナログ信号が発生する前に，６２のような初期パルスが発生し，カウンタ４０の値を検出器４２にクロックによって導き，カウンタ４６の値を検出器４８に導く。そしてカウンタ４０および４６を御破算する。
　
検出器４２では，カウンタ４０からの数を小部分０．５パーセントおよび１．５パーセントを代表する数と比較する。値５および１５を使用し，第２図のテーブル１を参照すると，もしカウンタ４０の計数が高すぎる，すなわち１５以上であると，端子ＨＰは論理１レベルにセットされ，端子ＨＰは論理０レベルにセットされる。またもしカウンタ４０の計数が充分には高くなく，すなわち５以下であると，端子ＨＰは論理１レベルにセットされ，端子ＨＰは論理０レベルにセットされる。さもなければＨＰ，ＨＰバーの双方が論理０レベルにセットされる。
　検出器４８とカウンタ４６とはテーブル１の行３，４に従って同じように動作する。検出器４２および４８内において上述の動作が行なわれた後，更新制御回路６０からのパルス６２がアンド・ゲート５０，５２，５４および５６を付勢する。
例えば，もしＨＰ，ＬＰの双方が論理１（テーブル２の行２）であれば，ゲート５０が付勢され，Ａ−Ｄ変換器１２が取扱い得る上限
下限
の両方の外側にあるアナログ信号が多すぎることを示す。この場合，テーブル２の行２に従って，カウンタ６４
は１だけ進められる。それによって減衰器６８の減衰量は増加され，増幅器７６の出力の振幅は減少し，減衰器６８と増幅器７６の組合わせからなる回路の利得は低下する。
もしゲート５０よりもゲート５４が付勢されると（ＨＰ＝論理１，ＬＰ＝論理１），端子１４における信号は高いピーク部分および低いピーク部分を全く含まないか，含んでいても極めて少ないことを意味する。従って，カウンタ６４は１だけ減少し，減衰器６８の減衰量は少なくなり，増幅器７６の出力における信号の振幅は，端子７０における次のアナログ信号が先行する信号よりも大きな利得で増幅されるように増大される。
　
次にいずれのゲートも付勢されない
状態について説明する。行１は，あまり多くなく，またあまり少なくない全て論理０および全て論理１のデジタル語が発生される状態を示し，増幅器７６および８０は適正に調整されている。すなわち，端子１４に供給される信号は大きくも小さくもなく，
状態に調整される。
テーブル２の行１によって示される状態の場合は，一連のアナログ信号が，増幅器７６および８０の一方あるいは双方を前述のように再調整する必要がある程度にその内容に変化が生じるまで，カウンタ６４および６６のいずれの値も変化しない。
「（６）　
所定の時間長の終りにおいて動作する更新制御手段（６０，Ｄ）が設けられており，この更新制御手段は各ピーク閾値検出器を動作させて
ゲートを付勢し，第１および第２の増加カウンタ（４０，４６）をリセットするように動作する
　が記載されている。
（１）引用文献においては，「デジタル化されるべきアナログ信号が供給される装置の入力信号端子７０は電流バッファ７２に結合され」て，「電流バッファ７２の出力」が「自動利得制御回路の減衰器６８の入力信号に結合」されており，「自動利得制御回路は，減衰器６８の他にカウンタ６４，および上記減衰器６８の出力が結合される固定利得増幅器７６からなっている」から，引用文献の「切換減衰器６８とカウンタ６４と増幅器７６」は「自動利得制御回路」である。
　そして，引用文献の第１図に記載される「装置」は，「自動利得制御回路」を含む装置であるから「自動利得制御装置」であるといえる。
（２）引用文献においては，「カウンタ６８はアンド・ゲート５０を通過する信号によってその計数値が増加するので，減衰器６８の減衰量が大きくな」る一方，「上記とは逆にアンド・ゲート５４からの信号によってカウンタ６４の計数値が減少すると，減衰器６８の減衰度は減少」しているから，引用文献の「減衰器６８」は，カウンタ６４の計数値によって減衰度を大きく，あるいは減少しているといえる。つまり「減衰器６８」は「可変減衰」する回路である。
　したがって，引用文献の「切換減衰器６８」と「増幅器７６」は，全体として「可変減衰により入力アナログ信号に対して調整を行い，調整結果を出力する」回路であるといえる。
（３）引用文献においては，「Ａ−Ｄ変換回路１２」は，「増幅器７６の出力」が演算増幅器８０を介して入力されており，「増幅器７６の出力」は自動利得制御回路の出力であって調整結果であるから，引用文献の「Ａ−Ｄ変換回路１２」は，「前記調整結果に対してアナログ／デジタル変換を行い，アナログ／デジタル変換結果を得る」回路であるといえる。
（４）引用文献の「高ピーク検出器１８」「低ピーク検出器２０」「カウンタ４０」「カウンタ４６」「カウンタ６４」「更新制御回路６０」の機能について，
　「Ａ−Ｄ変換回路１２」は「１１ミリボルトよりも低い入力に対する全ての論理０から７００ミリボルトの入力に対する全ての論理１に至る範囲の６ビット語を発生する６ビット装置」である。
　「高ピーク検出器１８」は，「６ビット語」が発生する「Ａ−Ｄ変換回路１２」からの出力信号が，６個の″１″を含んでおれば論理０のパルスを発生する回路であり，「高ピーク検出器１８」の出力は「カウンタ４０」のＡ端子に接続されており，「カウンタ４０」は，全部の論理が１の検出器１８によって発生されるパルスの数を計数している回路である。
　また，「低ピーク検出器２０」は，「６ビット語」が発生する「Ａ−Ｄ変換回路１２」からの出力信号が，６個の″０″を含んでおれば，論理０パルスを発生する回路であり，「低ピーク検出器２０」の出力は「カウンタ４６」に結合されており，「カウンタ４６」は，全部の論理が０の検出器２０によって発生されるパルスの数を計数している回路である。
　ここで，「高ピーク２重閾値検出器４２」と「低ピーク２重閾値検出器４８」は，更新制御回路６０が出力するパルス６２により「カウンタ４０」と「カウンタ４６」の計数値を読み出すとともに，遅延素子６０により遅延されたパルス６２により「カウンタ４０」と「カウンタ４６」がリセットされることにより，１０００語毎の全論理１と全論理０の計数値を読み出すように構成されているから，「更新制御回路６０」は１０００語毎にパルス６２を出力していることは明らかである。
　上記によれば，引用文献の「高ピーク検出器１８」「低ピーク検出器２０」「カウンタ４０」「カウンタ４６」「更新制御回路６０」は，全体として，Ａ−Ｄ変換回路１２が出力する全論理１と全論理０の係数値を１０００語毎に確定する回路であるといえる。
（５）引用文献の「高ピーク２重閾値検出器４２」「低ピーク２重閾値検出器４８」「アンド・ゲート５０」「アンド・ゲート５４」「カウンタ６４」の機能について，
　「検出器４２」は，図２の行１および２に従って動作するのであって，「検出器４２」にカウンタ４０からの数を小部分０．５パーセントおよび１．５パーセントを代表する数，すなわち１０００語に対する０．５パーセントと１．５パーセントである「５」と「１５」と比較し，「カウンタ４０」の値が「１５」以上，すなわち高すぎる場合にＨＰが論理１レベルにセットされ，カウンタ４０の計数が「５」未満，すなわち低すぎる場合にＨＰバーが論理１レベルにセットされ，どちらでもない，すなわち適正な場合は，ＨＰ，ＨＰバーの双方が論理０レベルにセットされる。
　つまり，「カウンタ４０」が出力する「全論理１の数」について，ＨＰの「論理１」は係数過大であること，ＨＰバーの「論理１」は係数不十分であること，ＨＰ，ＨＰバーの両方が「論理０」の場合は適正であること，をそれぞれ示している。
　また，「検出器４８」と「カウンタ４６」も同じように動作するのであって，「検出器４８」は，「Ａ−Ｄ変換回路１２」の出力が全部の論理が０の値の割合が第１の所定の割合より高いとＬＰが論理１，ＬＰバーが論理０となり，第２の所定の割合より低いとＬＰが論理０，ＬＰバーが論理１となり，第２の所定の割合と第１の所定の割合の間の場合は，ＬＰ，ＬＰバーの双方が０となる出力を行う回路である。
　つまり，「カウンタ４６」が出力する「全論理０の数」について，ＬＰの「論理１」は係数過大であること，ＬＰバーの「論理１」は係数不十分であること，ＬＰ，ＬＰバーの両方が「論理０」の場合は適正であること，をそれぞれ示している。
　そして，「アンド・ゲート５０」は，ＨＰ，ＬＰの双方が論理１のとき，すなわち，Ａ−Ｄ変換器１２の全論理１の数の係数過大および全論理０の数の係数過大であるときに付勢されるから，アナログ信号の全論理１の数と全論理０の数の両方が多すぎることを示している。これは，Ａ−Ｄ変換回路１２に入力されるアナログ信号の振幅が大きすぎる場合に「アンド・ゲート５０」から論理１が出力されることを意味している。
　一方，「アンド・ゲート５４」は，ＨＰバー，ＬＰバーの双方が論理１のとき，すなわち，Ａ−Ｄ変換器１２の全論理１の数の係数不十分および全論理０の数の係数不十分であるときに付勢されるから，アナログ信号の全論理１の数と全論理０の数の両方が少なすぎることを示している。これは，Ａ−Ｄ変換回路１２に入力されるアナログ信号の振幅が小さすぎる場合に「アンド・ゲート５４」から論理１が出力されることを意味している。
　ここで，「アンド・ゲート５０」の出力は，カウンタ６４のアップ入力として入力され，「アンド・ゲート５４」の出力は，カウンタ６４のダウン入力として入力されるから，カウンタ６４は，「Ａ−Ｄ変換回路１２に入力されるアナログ信号」が「振幅が大きすぎる」と判断した場合に増加し，「振幅が小さすぎる」と判断した場合に減少するようなカウンタであり，アンド・ゲート５０とアンド・ゲート５４のどちらからも「論理１」が出力されない場合は，カウンタ６４は増加も減少もしないことは明らかである。
　そして，「切換減衰器６８」は，カウンタ６４の出力が増加する，すなわちＡ−Ｄ変換回路１２に入力されるアナログ信号の振幅が大きすぎる場合が増加すると，減衰量が大きく，すなわちＡ−Ｄ変換回路１２に入力されるアナログ信号の振幅が小さくなり，カウンタ６４の出力が減少する，すなわちＡ−Ｄ変換回路１２に入力されるアナログ信号の振幅が小さすぎる場合が増加すると，減衰度を減少，すなわちＡ−Ｄ変換回路１２に入力されるアナログ信号の振幅が大きくなるように制御される。
　上記によれば，「高ピーク２重閾値検出器４２」「低ピーク２重閾値検出器４８」「アンド・ゲート５０」「アンド・ゲート５４」「カウンタ６４」で構成される回路は，全体として，
　（４）で確定した「Ａ−Ｄ変換回路１２が出力する全論理１と全論理０の１０００語毎の係数値」に対して，
　全論理１の割合が０．５パーセントから１．５パーセントであるか全論理０の割合が１パーセントから２パーセントであるかどうかを判断し，
　該全論理１の割合が０．５パーセントから１．５パーセントであるか全論理０の割合が１パーセントから２パーセントである場合，可変減衰を変更せず，該全論理１の割合が１．５パーセントより多く全論理０の割合が２パーセントより多い場合と，全論理１の割合が０．５パーセンとより少なく全論理０の割合が１パーセントより少ない場合に，全論理１の割合が０．５パーセントから１．５パーセントであるか全論理０の割合が１パーセントから２パーセントになるまで可変減衰を変更し，リセットする処理を行い，全論理１の割合が０．５パーセントから１．５パーセントであるか全論理０の割合が１パーセントから２パーセントになるまで可変減衰を変更しつづける回路であるといえる。
　したがって，上記引用文献には，以下の発明（以下，「引用発明」という。）が開示されているといえる。
「自動利得制御装置であって，
　可変減衰により入力アナログ信号に対して調整を行い，調整結果を出力する切換減衰器６８と増幅器７６と，
　前記調整結果に対してアナログ／デジタル変換を行い，アナログ／デジタル変換結果を得るＡ−Ｄ変換回路１２と，
　Ａ−Ｄ変換回路１２が出力する全論理１と全論理０の係数値を１０００語毎に確定する高ピーク検出器１８と低ピーク検出器２０とカウンタ４０とカウンタ４６と更新制御回路６０と，
　Ａ−Ｄ変換回路１２が出力する全論理１と全論理０の１０００語毎の係数値に対して，全論理１の割合が０．５パーセントから１．５パーセントであるか全論理０の割合が１パーセントから２パーセントであるかどうかを判断し，該全論理１の割合が０．５パーセントから１．５パーセントであるか全論理０の割合が１パーセントから２パーセントである場合，可変減衰を変更せず，該全論理１の割合が１．５パーセントより多く全論理０の割合が２パーセントより多い場合と，全論理１の割合が０．５パーセンとより少なく全論理０の割合が１パーセントより少ない場合に，全論理１の割合が０．５パーセントから１．５パーセントであるか全論理０の割合が１パーセントから２パーセントになるまで可変減衰を変更し，リセットする処理を行い，全論理１の割合が０．５パーセントから１．５パーセントであるか全論理０の割合が１パーセントから２パーセントになるまで可変減衰を変更しつづける高ピーク２重閾値検出器４２と低ピーク２重閾値検出器４８とアンド・ゲート５０とアンド・ゲート５４とカウンタ６４とを含む
　自動利得制御回路。」
５．対比
　本願発明と引用発明を対比する。
　引用発明の「可変減衰により入力アナログ信号に対して調整を行い，調整結果を出力する切換減衰器６８と増幅器７６」は，可変減衰と増幅により全体として可変利得となるから，「可変利得調整ユニット」と呼ぶことは任意である。
　そうすると，引用発明の「可変減衰により入力アナログ信号に対して調整を行い，調整結果を出力する切換減衰器６８と増幅器７６」と本願発明の「可変利得により入力アナログ信号に対して調整を行い，調整結果を出力する可変利得調整ユニット」とは，「可変制御により入力アナログ信号に対して調整を行い，調整結果を出力する可変利得調整ユニット」の点で共通する。
　引用発明の「前記調整結果に対してアナログ／デジタル変換を行い，アナログ／デジタル変換結果を得るＡ−Ｄ変換回路１２」は，本願発明の「前記調整結果に対してアナログ／デジタル変換を行い，アナログ／デジタル変換結果を得るアナログ／デジタル変換ユニット」に相当する。
　引用発明の「Ａ−Ｄ変換回路１２の出力」は「アナログ／デジタル変換結果」であって，「全論理１」は「最大値」であり，「全論理０」が「最小値」であるから，「Ａ−Ｄ変換回路１２が出力する全論理１と全論理０の係数値を１０００語毎に確定する」とは，「Ａ−Ｄ変換回路の出力結果の最大値と最小値の数を１０００語毎に確定」していることである。
　そして，「数を１０００語毎」に確定することは，割合を「１０００語」の周期毎に確定していることと同じであるから，「Ａ−Ｄ変換回路１２が出力する最大値と最小値の所定の時間周期における確率」を確定しているといえる。
　ここで，本願明細書の段落【００３１】に「このような分布状況の一例は，アナログ／デジタル変換器１９４の出力信号の最大値又は最小値の所定時間周期内における出現確率であり」と記載されているから，本願発明における「分布状況」とは，「所定時間周期内における出現確率」が含まれると解される。
　したがって，引用発明の「１０００語毎の係数値」は，本願発明の「所定時間周期内における出現確率」に相当し，
　引用発明の「Ａ−Ｄ変換回路１２が出力する全論理１と全論理０の係数値を１０００語毎に確定する」と本願発明の「前記アナログ／デジタル変換結果の最大値または最小値の所定時間周期における分布状況」とは，「前記アナログ／デジタル変換結果の最大値及び／または最小値の所定時間周期における分布状況」である点で共通する。
　また，引用発明の分布状況は「１０００語毎のＡ−Ｄ変換回路１２の出力の最小値の係数値」及び「１０００語毎のＡ−Ｄ変換回路１２の出力の最大値の係数値」であるから，本願発明の「前記分布状況は，前記所定時間周期における前記アナログ／デジタル変換結果の最小値の出現確率，又は，前記所定時間周期における前記アナログ／デジタル変換結果の最大値の出現確率」とは，「前記分布状況は，前記所定時間周期における前記アナログ／デジタル変換結果の最小値の出現確率，及び／又は，前記所定時間周期における前記アナログ／デジタル変換結果の最大値の出現確率」である点で共通する。
　そして，引用発明において，該「全論理１と全論理０の１０００語毎の係数値」が「全論理１の割合が０．５パーセントから１．５パーセントであるか全論理０の割合が１パーセントから２パーセントであるかどうかを判断」することは，「最大値と最小値の確率」を「０．５パーセントから１．５パーセント」と「１パーセントから２パーセント」とを比較していることであって，「０．５パーセントから１．５パーセント」と「１パーセントから２パーセント」を「第一分布条件」と呼ぶことは任意であるから，引用発明は，「該分布状況と第一分布条件とを比較し」ているといえる。
　さらに，引用発明は「該全論理１の割合が０．５パーセントから１．５パーセントであるか全論理０の割合が１パーセントから２パーセントである場合」に可変減衰を変更しないから，「該分布状況が第一分布条件を満たす場合」に「可変制御を不変に保」っているといえる。
　一方，「該全論理１の割合が１．５パーセントより多く全論理０の割合が２パーセントより多い場合と，全論理１の割合が０．５パーセンとより少なく全論理０の割合が１パーセントより少ない場合」とは，「該分布状況が第一分布条件を満たさない場合」であって，「可変減衰を変更」しているから，「該分布状況に対応する可変制御を変更」しているといえる。
　ここで，「１０００語毎」に「係数値」を確定して「可変制御を変更」しているから，「分布状況を再び確定する処理を行」っているといえ，さらに，「全論理１の割合が０．５パーセントから１．５パーセントであるか全論理０の割合が１パーセントから２パーセントになるまで」変更しているから，「該分布状況が第一分布条件を満たすまで前記処理を繰り返」しているといえる。
　上記によれば，引用発明は，本願発明の「前記アナログ／デジタル変換結果の最大値又は最小値の分布状況を確定し，該分布状況と第一分布条件とを比較し，該分布状況が該第一分布条件を満たす場合，該分布状況に対応する可変利得を不変に保ち，該分布状況が該第一分布条件を満たさない場合，該分布状況に対応する可変利得を変更し，該分布状況を再び確定する処理を行い，該分布状況が第二分布条件を満たすまで前記処理を繰り返す」場合の「前記第二分布条件は，前記第一分布条件と同じ」である場合に相当する。
　したがって，本願発明と引用発明は，
「自動利得制御装置であって，
　可変制御により入力信号に対して調整を行い，調整結果を出力する可変利得調整ユニット；
　前記調整結果に対してアナログ／デジタル変換を行い，アナログ／デジタル変換結果を得るアナログ／デジタル変換ユニット；及び
　前記アナログ／デジタル変換結果の最大値及び／又は最小値の所定時間周期における分布状況を確定し，該分布状況と第一分布条件とを比較し，該分布状況が該第一分布条件を満たす場合，該分布状況に対応する可変制御を不変に保ち，該分布状況が該第一分布条件を満たさない場合，該分布状況に対応する可変制御を変更し，該分布状況を再び確定する処理を行い，該分布状況が第二分布条件を満たすまで前記処理を繰り返す利得確定ユニットを含み，
　前記第二分布条件は，前記第一分布条件と同じであり，
　前記分布状況は，所定時間周期における前記アナログ／デジタル変換結果の最大値の出現確率，及び／又は，所定時間周期における前記アナログ／デジタル変換結果の最小値の出現確率である
　自動利得制御装置。」
　で一致し，下記の点で相違する。
　相違点１
　「可変制御」として，本願発明は「可変利得」であるのに対し，引用発明は「可変減衰」である点。
　相違点２
　「分布状況」として，本願発明は，「前記所定時間周期における前記アナログ／デジタル変換結果の最小値の出現確率，又は，前記所定時間周期における前記アナログ／デジタル変換結果の最大値の出現確率」であって，確定する分布状況も「前記アナログ／デジタル変換結果の最大値又は最小値」であるのに対し，引用発明は，「前記所定時間周期における前記アナログ／デジタル変換結果の最小値の出現確率，及び，前記所定時間周期における前記アナログ／デジタル変換結果の最大値の出現確率」であって，確定する分布状況も「前記アナログ／デジタル変換結果の最小値及び最大値」である点。
６．検討・判断
　相違点１について
　可変制御を行うにあたり，「可変利得」により調整を行うことは周知であるから，「可変制御」を行うにあたり，引用発明における「可変減衰器と増幅器」を用いて「可変減衰」により調整を行う代わりに，「可変利得」により調整を行うようにすることは当業者であれば容易に想到しうることである。
　相違点２について
　所定の計測を行って制御するにあたり，測定対象のパラメータを減らすことは，制御に必要な精度，コスト，能力に応じて行えば良いことが技術常識であるから，引用発明におけるアナログ・デジタル変換回路の出力に対して測定して確定するパラメータを「最大値及び最小値」から１つに減らして「最大値又は最小値」とすること，すなわち，「前記所定時間周期における前記アナログ／デジタル変換結果の最小値の出現確率，及び，前記所定時間周期における前記アナログ／デジタル変換結果の最大値の出現確率」から「前記所定時間周期における前記アナログ／デジタル変換結果の最小値の出現確率，又は，前記所定時間周期における前記アナログ／デジタル変換結果の最大値の出現確率」とすることは，当業者であれば容易に想到しうることである。
７．むすび
　以上のとおり，本願発明は，引用発明及び引用文献に記載された事項ないしは自明な事項に基づいて当業者が容易に発明をすることができたものであるから，特許法第２９条第２項の規定により，特許を受けることができない。
　よって，結論のとおり審決する。