(57)【要約】【課題】縦型のフィールドプレート構造を有する絶縁ゲート電界効果トランジスタにおいて、寄生バイポーラトランジスタによるアバランシェ電流の集中を緩和する。【解決手段】本実施形態の半導体装置は、素子部とダイオード部を有する。素子部は、ドレイン層と、ドレイン層の上に設けられたドリフト層と、ドリフト層の上に設けられたベース領域と、ベース領域の表面に選択的に設けられた第１導電形のソース領域と、ソース領域の表面からベース領域を貫通して、ドリフト層に接する複数の第１トレンチ内に設けられた第１ゲート電極と、この下に設けられたフィールドプレート電極と、を有する。ダイオード部は、ドレイン層とドリフト層とにおいて素子部と共有し、ベース領域の表面を貫通して、ドリフト層に接する複数の第２トレンチを有する。このダイオード部の第２トレンチ間の距離が素子部の第１トレンチ間の距離と比較して大きくなるように形成されている。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１導電形のドレイン層と、前記ドレイン層の上に設けられた第１導電形のドリフト層と、前記ドリフト層の上に設けられた第２導電形のベース領域と、前記ベース領域の表面に選択的に設けられた第１導電形のソース領域と、前記ソース領域の表面から前記ベース領域を貫通して、前記ドリフト層に接する複数の第１トレンチ内に第１絶縁膜を介して設けられた第１ゲート電極と、前記第１トレンチ内において前記第１ゲート電極の下に第２絶縁膜を介して設けられた第１フィールドプレート電極と、を有する素子部と、
前記第１導電形のドレイン層と、前記ドレイン層の上に設けられた前記第１導電形のドリフト層と、前記ドリフト層の上に設けられた第２導電形のベース領域と、このベース領域を貫通して、前記ドリフト層に接する複数の第２トレンチ内に第３絶縁膜を介して設けられた第２ゲート電極と、この第２ゲート電極の下に、第４絶縁膜を介して設けられた第２フィールドプレート電極と、を有するダイオード部とを有し、
前記ダイオード部の隣接する第２トレンチ間の距離が前記素子部の隣接する第１トレンチ間の距離と比較して大きくなるように形成されていることを特徴とする半導体装置。
【請求項２】
前記ダイオード部の第２トレンチに設けられた第３絶縁膜または第４絶縁膜の一部の膜厚が前記素子部の第１トレンチに設けられた第1絶縁膜または第２絶縁膜の一部の膜厚よりも薄くなるように形成されていることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記ダイオード部の第２トレンチが前記素子部の第１トレンチよりも浅くなるように形成されていることを特徴とする請求項３記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
電力用半導体装置に関する。
【背景技術】
【０００２】
従来より、電力用半導体装置として、縦型のフィールドプレート構造により電界集中を緩和して高耐圧化を図った絶縁ゲート電界効果トランジスタが知られている。
【０００３】
この半導体装置では、ドレイン層上のＮ形半導体層にトレンチが形成される。このトレンチには、厚いフィールドプレート絶縁膜を介してフィールドプレート電極が埋め込まれている。フィールドプレート電極はソース層に電気的に接続されている。
【０００４】
トレンチの上部には、ゲート絶縁膜を介するとともに、絶縁膜を介してフィールドプレート電極を挟むようにゲート電極が埋め込まれている。トレンチに隣接するＮ形半導体層の上部にはＰ形ベース層が形成され、ベース層の上部にはＮ形ソース層が形成されている。
【０００５】
この構造を用いれば、フォトリソグラフィ工程の削減だけでなく、より深い位置にベースコンタクト層を形成することができるため、アバランシェ耐量を高めることができる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】米国特許第５，９９８，８３３号
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、上記の埋め込みフィールドプレート電極構造のＭＯＳＦＥＴにおいては、トレンチ内にフィールドプレート電極が埋め込まれきらず、ボイドが発生する場合がある。ボイドが発生すると、ベース領域とフィールドプレート電極との間のコンタクト抵抗が増加し、アバランシェ電流がベース領域に流れ、寄生バイポーラトランジスタが発生する。寄生バイポーラトランジスタが発生すると、アバランシェ電流が一箇所に集中してしまい、アバランシェ耐量が低下するという問題が生じる。
【課題を解決するための手段】
【０００８】
実施形態によれば、この半導体装置は、素子部とダイオード部を有する。素子部は、第１導電形のドレイン層と、前記ドレイン層の上に設けられた第１導電形のドリフト層と、前記ドリフト層の上に設けられた第２導電形のベース領域と、前記ベース領域の表面に選択的に設けられた第１導電形のソース領域と、前記ソース領域の表面から前記ベース領域を貫通して、前記ドリフト層に接する複数の第１トレンチ内に第１絶縁膜を介して設けられた第１ゲート電極と、前記第１トレンチ内において前記第１ゲート電極の下に第２絶縁膜を介して設けられたフィールドプレート電極と、を有する。ダイオード部は、前記第１導電形のドレイン層と、前記ドレイン層の上に設けられた前記第１導電形のドリフト層と、前記ドリフト層の上に設けられた第２導電形のベース領域と、前記素子部のソース領域表面から前記ベース領域を貫通して、前記ドリフト層に接する複数の第２トレンチ内に第３絶縁膜を介して設けられた第２ゲート電極と、前記第２トレンチ内において、前記第２ゲート電極の下に、第４絶縁膜を介して設けられたフィールドプレート電極と、を有する。前記ダイオード部の第２トレンチ間の距離が前記素子部の第１トレンチ間の距離と比較して大きくなるように形成されている。
【図面の簡単な説明】
【０００９】
【図１】第１の実施形態にかかる半導体装置の断面構造を示す断面図。
【図２】素子部とダイオード部との電気的接続関係を示す簡易回路図。
【図３】第１の実施形態におけるダイオード部のドレイン・ソース間の耐圧とトレンチのセルピッチとの関係を例示した図。
【図４】第２の実施形態にかかる半導体装置の断面構造を示す断面図。
【図５】第２の実施形態にかかるダイオード部Ｂの耐圧とゲート電極／ソース電極絶縁領域との関係を例示したグラフ。
【図６】第３の実施形態にかかる半導体装置の断面構造を示す断面図。
【発明を実施するための形態】
【００１０】
以下、図面を参照しつつ、本発明の実施形態について説明する。
【００１１】
（第１の実施形態）
図１は第１の実施形態にかかる半導体装置１を示す。半導体装置１は、上下電極構造のパワーＭＯＳＦＥＴであり、素子部Ａとこの素子部Ａに隣接するダイオード部Ｂとを有する。図１に示すように、素子部Ａは、ｎ形（第１導電形）のドレイン層１０と、ドレイン層１０の上に設けられたｎ形のドリフト層１１と、ドリフト層１１の上に設けられたｐ形（第２導電形）のベース領域１２と、を備える。ベース領域１２の表面には、ｎ形のソース領域１３が選択的に設けられている。
【００１２】
素子部Ａにおいては、ソース領域１３の表面からベース領域１２を貫通して、ドリフト層１１に接する複数の第１トレンチ２０が設けられている。第１トレンチ２０内の深さ方向下側には、第１フィールドプレート絶縁膜２１（第１絶縁膜）を介して第１フィールドプレート電極２２が設けられている。第１フィールドプレート電極２２の上には、第１ゲート電極２３が設けられている。第１ゲート電極２３は、第１トレンチ２０内において、第１ゲート絶縁膜２４（第２絶縁膜）を介して設けられている。第１フィールドプレート絶縁膜２１の膜厚は、第１ゲート絶縁膜２４の膜厚よりも厚い。
【００１３】
素子部Ａの各第１トレンチ２０同士の間には、素子部Ａのソース領域１３の表面からベース領域１２を貫通して、ドリフト層１１に接する第１トレンチコンタクト３０が設けられている。すなわち、第１トレンチコンタクト３０は、ベース領域１２の表面と略平行な方向に、交互に配置されている。第１トレンチコンタクト３０の下端は、トレンチ２０の下端よりも浅い位置にあり、この第１トレンチコンタクト３０の直下域内にキャリア抜き層３１が形成されている。
【００１４】
一方、ダイオード部Ｂは、素子部Ａと同様、ｎ形（第１導電形）のドレイン層１０と、ドレイン層１０の上に設けられたｎ形のドリフト層１１とを有する。すなわち、ダイオード部Ｂは、素子部Ａと半導体基板（実施形態では、ドレイン層１０、ドリフト層１１）を共有する。ダイオード部Ｂには、選択的なソース領域１３が設けられない。すなわち、ダイオード部Ｂの第２トレンチ４０内の深さ方向下側には、第２フィールドプレート絶縁膜４１（第３絶縁膜）を介して第２フィールドプレート電極４２が設けられており、第２フィールドプレート電極４２の上には直接第２ゲート電極４３が設けられている。第２ゲート電極４３は、第２トレンチ４０内において、第２ゲート絶縁膜４４（第４絶縁膜）を介して設けられており、第２フィールドプレート絶縁膜４１の膜厚は、第２ゲート絶縁膜４４の膜厚よりも厚い。
【００１５】
ダイオード部Ｂの各第２トレンチ４０同士の間には、素子部Ａのベース領域１２の表面からこれを貫通して、ドリフト層１１に接する第２トレンチコンタクト５０が設けられている。すなわち、トレンチコンタクトは、ベース領域１２の表面と略平行な方向に、交互に配置されている。トレンチコンタクト３０の下端は、トレンチ２０の下端よりも浅い位置にあり、このトレンチコンタクトの直下域内にキャリア抜き層３１が形成されている。
【００１６】
素子部Ａとダイオード部Ｂが共有するドレイン層１０にはドレイン電極８０に接続されており、ソース領域１３と、ベース領域１２には、ソース電極８１が接続されている。
【００１７】
第１と第２ゲート電極２３、４３は、半導体装置１の端部において、図示しないゲートコンタクトを共有し、やはり図示しない共通のゲート配線に接続されている。各第１および第２フィールドプレート電極２２、４２は、第１および第２フィールドプレート電極２２、４２の端部において、上記のゲートコンタクトを経由して、共通のフィールドプレート配線に接続されている。
【００１８】
ドレイン層１０、ドリフト層１１、ベース領域１２、およびソース領域１３の主成分は、たとえば、シリコン（Ｓｉ）であってよい。第１と第２ゲート電極２３、４３、および第１と第２フィールドプレート電極２２、４２の材質は、たとえば、ポリシリコン（poly−Ｓｉ）である。第１と第２フィールドプレート絶縁膜２１、４１、第１と第２ソース絶縁膜２４、４４の材質は、酸化シリコン（ＳｉＯ２）である。ドレイン電極８０、ソース電極８１の材質は、例えば、アルミニウム（Ａｌ）、銅（Ｃｕ）、タングステン（Ｗ）、ポリシリコンであってよい。
【００１９】
以上のように、半導体装置１は、同一基板のドレイン層１０、ドリフト層１１とゲート層１２と各電極上に、素子部Ａとダイオード部Ｂとを有することになる。
【００２０】
図２は、素子部とダイオード部との電気的接続関係を示す簡易回路図である。ここでは、Ｎ基板（ドレイン層１０およびドリフト層１１）は正の電圧Ｖにバイアスされるように概略的に示され、フィールドプレート電極２２とはアース接続されるように概略的に示されている。同図に示すように、ダイオード部Ｂにおいては、素子部Ａと共通するベース層１２がアノード電極となり、素子部Ａのソース電極８１と接続される。一方、素子部Ａと共通するドレイン層１０とドリフト層１１がカソード電極となり、素子部Ａのドレイン電極８０と電気的に接続される。このように、半導体装置１は素子部ＡとダイオードＢは互いに並列接続される構造となる。
【００２１】
ここで、本実施形態では、素子部Ａの複数の第１トレンチ２０同士のピッチＸ１が０．６μｍ（ミクロン）以上に設定されている。例えば、トレンチ２０のピッチＸ１が０．６μｍのとき、ドリフト層１１の不純物濃度は、１×１０１７（ａｔｏｍｓ／ｃｍ３）以下に設計されている。なお、第１トレンチ２０のピッチＸ１の最小値は、０．６μｍであり、ドリフト層１１の不純物濃度の最大値は、１×１０１７（ａｔｏｍｓ／ｃｍ３）である。
【００２２】
一方、ダイオード部Ｂの第２トレンチ４０同士のピッチＹ１は素子部Ａの第１トレンチ２０のピッチよりも大きく設定され、例えば、３．０μｍ以上に設定される。すなわち、図1に示すように、Ｘ１＜Ｙ１となるように設定される。このようにすることで、ダイオード部Ｂにおける耐圧Ｖｄｓｓが素子部Ａにおけるドレイン・ソース間の耐圧Ｖｄｓｓよりも小さくなるため、ダイオード部Ｂでアバランシェブレークダウンが発生し、キャリアの発生をダイオード部Ｂに集中させられる。これにより、素子部Ａのオン抵抗を減少させることが可能とする。
【００２３】
図３は、本実施形態におけるダイオード部ＢのピッチＹ１とダイオード部Ｂの耐圧Ｖｄｓｓとの関係を例示したグラフである。本図に示す通り、ダイオード部ＢのセルピッチＹ１が３．０μｍの時は耐圧Ｖｄｓｓは１１５．０Ｖであるが、セルピッチＹを３．２０μｍとすることで、耐圧Ｖｄｓｓが１１８．５Ｖ発生するという効果が生じた。
【００２４】
以上の通り、本実施形態によると、ダイオード部Ｂにおける耐圧Ｖｄｓｓが素子部Ａにおけるドレイン・ソース間の耐圧Ｖｄｓｓよりも小さくなるため、ダイオード部Ｂでアバランシェブレイクダウンが発生し、キャリアの発生をダイオード部Ｂに集中させられる。したがって、素子部Ａのオン抵抗を減少させることが可能とする。特に、ダイオード部ＢのセルピッチＹを３．２０μｍとし、素子部ＡのセルピッチＸをそれ以下とすることで、より上記効果を実現し易くする。
【００２５】
なお、本実施形態にかかる半導体装置１の終端部は、素子部Ａ、ダイオード部Ｂのいずれを終端としても構わない。ただし、第１トレンチ２０あるいは第２トレンチ４０の側面の最終端をドレイン層１１のみで積層させる処理を行うことが好ましい。
【００２６】
（第２の実施形態）
図４は、第２の実施形態にかかる半導体装置１を示す図である。同図に示すように、本実施形態では、素子部Ａの第１フィールドプレート絶縁膜２１の膜厚Ｘ２とダイオード部Ｂの第２フィールドプレート絶縁膜４１のＹ２とを比較した場合に、Ｘ２＞Ｙ２が成り立つ関係になるよう形成する。このようにすることで、ダイオード部Ｂの耐圧Ｖｄｓｓが素子部Ａのドレイン・ソース間の耐圧よりも小さくなるため、ダイオード部Ｂでアバランシェブレイクダウンが発生し、キャリアの発生をダイオード部Ｂに集中させられる。よって、素子部Ａのオン抵抗を減少させることが可能とする。キャリアの発生をダイオード部Ｂに集中させる。
【００２７】
図５はダイオード部Ｂの耐圧Ｖｄｓｓと第２フィールドプレート絶縁膜４１の膜圧Ｙ２との関係を例示した図である。本図では、ダイオード部Ｂの膜厚Ｙ２を６４０ｎｍとすることで、もっとも大きな耐圧Ｖｄｓｓが発生するという効果が生じた。
【００２８】
以上の通り、本実施形態によると、ダイオード部Ｂにおける耐圧Ｖｄｓｓが素子部Ａにおけるドレイン・ソース間の耐圧Ｖｄｓｓよりも小さくなるため、ダイオード部Ｂでアバランシェブレイクダウンが発生し、キャリアの発生をダイオード部Ｂに集中させられる。したがって、素子部Ａのオン抵抗を減少させることが可能とする。特に、ダイオード部Ｂの膜厚Ｙ２を６４０ｎｍとし、素子部ＡのセルピッチＸをそれ以上とすることで、より上記効果を実現し易くする。  
（第３の実施形態）
図６は第３の実施形態にかかる半導体装置を示す図である。同図に示すように、本実施形態では、素子部Ａの第１トレンチ２０の深さＸ３とダイオード部Ｂの第２トレンチ４０の深さＹ３を比較した場合において、Ｘ３＞Ｙ３が成り立つように第１および第２トレンチ２０、４０を形成する。本実施形態によると、ダイオード部Ｂにおける耐圧Ｖｄｓｓが素子部Ａにおけるドレイン・ソース間の耐圧Ｖｄｓｓよりも小さくなるため、ダイオード部Ｂでアバランシェブレイクダウンが発生し、キャリアの発生をダイオード部Ｂに集中させられる。したがって、素子部Ａのオン抵抗を減少させることが可能とする。
【符号の説明】
【００２９】
半導体装置  １、ドレイン層  １０、ドリフト層  １１、  ゲート領域  １２、  ソース領域  １３、  第１トレンチ  ２０、  第１フィールドプレート絶縁膜（第１絶縁膜）  ２１、  第１フィールドプレート電極  ２２、  第１ゲート電極  ２３、  第１ゲート絶縁膜（第２絶縁膜）  第１トレンチコンタクト  ３０、  キャリア抜き層  ３１、５１、  第２トレンチ  ４０、  第２フィールドプレート絶縁膜（第３絶縁膜）  ４１、  第２フィールドプレート電極  ４２、第２ゲート電極  ４３、  第２ゲート絶縁膜（第４絶縁膜）  第１トレンチコンタクト  ５０、  ドレイン電極  ８０、  ソース電極  ８１
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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