【事件の表示】
　平成１０年特許願第５２０７１１号「ビット線擾乱低減」拒絶査定不服審判事件〔平成１０年　５月　７日国際公開、ＷＯ９８／１９３１０、平成１２年　４月１１日国内公表、特表２０００−５０４４５８〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１．手続の経緯
　
　本願は、平成９年１０月２８日（パリ条約による優先権主張１９９６年１０月２８日、米国）を国際出願日とする出願であって、平成１４年１０月２日付けで拒絶の査定を受けたものであり、この査定を不服として、平成１５年１月７日付けで審判を請求し、同年２月６日付けで手続補正がなされたものである。
　
第２．手続補正について
　
　平成１５年２月６日付けの手続補正について、以下のとおり決定する。
　
［補正却下の決定の結論］
　
　平成１５年２月６日付けの手続補正を却下する。
　
［理由］
１．本件補正の内容
　
　平成１５年２月６日付けの手続補正（以下、「本件補正」という。）により、特許請求の範囲について、以下のとおり補正するものである。
　
　「【請求項１】各々が複数のメモリセル（４０４）を有する複数のメモリ・ブロック（４０２）を具備するメモリ装置であり、前記複数のメモリセルが前記メモリ・ブロック（４０２）内に対応する複数の浮動ゲート・トランジスタ（４０４）を含み、該トランジスタ（４０４）が行及び列の形態で配列されており、１つの列内における前記トランジスタ（４０４）の各々が前記複数のメモリ・ブロック（４０２）にわたって跨っている共有ビット線（ＢＬ）と接続されており、１つの行内における前記トランジスタの各々が共有ワード線（ＷＬ）と接続されていることから成るメモリ装置であって、
　プログラム電圧コントローラ（３０２）であり、
　選択メモリセル（４０４）のゲートと結合された第１プログラミング電圧回路（３０２ａ）であり、プログラミング動作中において、選択メモリ・ブロックにおける選択ワード線の為に前記ゲートに第１プログラミング電圧（Ｖｐ１）を提供し、且つ、前記選択メモリ・ブロックにおける非選択ワード線の為に前記ゲートにゼロ・ボルトを供給する第１プログラミング電圧回路（３０２ａ）と、
　選択ビット線における前記選択メモリセル（４０４）のドレインと結合された第２プログラミング電圧回路（３０２ｂ）であり、前記プログラミング動作中において、１つの選択列における前記選択ビット線に第２プログラミング電圧（Ｖｐ２）を提供し、且つ、１つの非選択列における非選択ビット線にゼロ・ボルトを提供する第２プログラミング電圧回路（３０２ｂ）と、
　前記選択メモリ・ブロックにおける前記選択メモリセル（４０４）のソースと結合された第３プログラミング電圧回路（３０２ｃ）であり、
前記プログラミング動作中においてゼロ・ボルトである第３プログラミング電圧（Ｖｐ３）を提供し、且つ、前記選択メモリ・ブロックにおける前記非選択ワード線と接続されたメモリセルのソースにゼロ・ボルトを提供
　を含むプログラミング電圧コントローラ（３０２）と、
　前記プログラミング電圧コントローラ（３０２）と結合された基準電圧コントローラ（３０４）であり、
　非選択メモリ・ブロック（４０２）における非選択のメモリセル（４０４）のゲートと結合された第１基準電圧回路（３０４ａ）であり、前記プログラミング動作中において、約１〜３ボルトである第１基準電圧（Ｖｒｅｆ１）を提供する第１基準電圧回路（３０４ａ）と、
　前記非選択メモリ・ブロック（４０２）における非選択ワード線の為に前記非選択メモリセル（４０４）のソースと結合された第２基準電圧回路（３０４ｂ）であり、前記プログラミング動作中において、
選択メモリ・ブロックにおける非選択ワード線と接続されたメモリセルのゲート及びソース間電圧（ＶＧＳ）がゼロ・ボルトとなるように、
　を含む基準電圧コントローラ（３０４）と、
を具備するメモリ装置。
【請求項２】前記第２プログラミング電圧（Ｖｐ２）が約４〜６ボルトである、請求項１に記載のメモリ装置。
【請求項３】前記第１プログラミング電圧（Ｖｐ１）が約１０〜１２ボルトである、請求項１に記載のメモリ装置。
【請求項４】前記第３プログラミング電圧（Ｖｐ３）が接地である、請求項１に記載のメモリ装置。
【請求項５】フラッシュ型の電気的に消去可能なプログラマブル読取り専用メモリ（ＥＥＰＲＯＭ）（２００）である、請求項１に記載のメモリ装置。
【請求項６】行及び列の形態で配列されたフラッシュ・トランジスタ（４０４）を含む複数のフラッシュ・メモリセル（４０４）を各々が有する複数のメモリ・ブロックを含むフラッシュ・メモリ装置（２００）であり、１つの列内における前記トランジスタ（４０４）の各々が前記複数のメモリ・ブロック（４０２）にわたって跨っている共有ビット線（ＢＬ）と接続されており、１つの行内における前記トランジスタの各々が共通ワード線と接続されていることから成るフラッシュ・メモリ装置（２００）を、プログラムする方法であって、
　プログラムされるべき選択メモリ・ブロックの選択行内における前記メモリセル（４０４）のゲートと接続された選択ワード線に第１プログラミング電圧（Ｖｐ１）を印加することと、
　プログラムされるべき
選択列
　プログラムされるべき前記選択メモリ・ブロックの前記選択行における前記メモリセル（４０４）のソースに第３プログラミング電圧（Ｖｐ３）を印加することと、
　前記選択メモリ・ブロックの非選択行における前記メモリセル（４０４）のソースにゼロ・ボルト（接地ポテンシャル）を印加することと、
　前記メモリセル（４０４）のドレインと接続された前記非選択ビット線にゼロ・ボルト（接地ポテンシャル）を印加することと、
　プログラムされるべきではない非選択メモリ・ブロックにおけるメモリセル（４０４）のゲートに約１〜３ボルトである第１基準電圧（Ｖｒｅｆ１）を印加することと、
　
選択メモリ・ブロックにおける非選択ワード線と接続されたメモリセルのゲート及びソース間電圧（ＶＧＳ）がゼロ・ボルトとなるように、
を含む方法。
【請求項７】前記第１プログラミング電圧（Ｖｐ１）及び前記第１基準電圧（Ｖｒｅｆ１）の印加と略同時に、前記第２基準電圧（Ｖｒｅｆ２）が印加される、請求項６に記載の方法。
【請求項８】前記第２プログラミング電圧（Ｖｐ２）が約４〜６ボルトとなるように印加する、請求項６に記載の方法。
【請求項９】　前記第１プログラミング電圧（Ｖｐ１）が約１０〜１２ボルトとなるように印加する、請求項６に記載の方法。
【請求項１０】前記第３プログラミング電圧（Ｖｐ３）が接地となるように印加する、請求項６に記載の方法。」
　
　（なお、下線は、補正事項を示すために付した。）
　
２．本件補正の適否の検討
　
　以下、これらの補正の適否について検討する。
　
（１）請求項１、６の「選択メモリ・ブロックにおける非選択ワード線と接続されたメモリセルのゲート及びソース間電圧（ＶＧＳ）がゼロ・ボルトとなるように、」という補正事項について
　
　本願の図４の接続関係及び関連する発明の詳細な説明の記載から明らかなように、約１〜３ボルトの第２基準電圧（Ｖｒｅｆ２）が、非選択メモリ・ブロック内のメモリセルのソースに対して印加されたとしても、選択メモリ・ブロックにおける非選択ワード線と接続されたメモリセルのゲート及びソース間電圧（ＶＧＳ）がゼロ・ボルトとなるような作用を呈することは技術的にみて考えられない。
　しかし、選択メモリ・ブロック（１）において、ソースがゼロボルト或いは接地であることが好ましい第３プログラミング電圧（Ｖｐ３）に接続され、ゲートに結合される非選択ワード線ＷＬ１ｂが接地に接続されているから、選択メモリ・ブロックにおける非選択ワード線と接続されたメモリセルのゲート及びソース間電圧（ＶＧＳ）がゼロ・ボルトとなるようになっていることも明らかである。
　そうすると、この補正は、補正前の請求項１、６に記載した発明を特定するために必要な事項である、非選択メモリ・ブロックにおける前記メモリセル（４０４）のソースに印加される「約１〜３ボルトである第２基準電圧（Ｖｒｅｆ２）」の大きさを、選択メモリ・ブロックにおける非選択ワード線と接続されたメモリセルと同様にゲート及びソース間電圧（ＶＧＳ）がゼロ・ボルトとなるように限定する趣旨であると解すことができ、この補正は、特許法第１７条の２第４項第２号に規定する特許請求の範囲の減縮を目的とするものに該当する。
　
（２）請求項１の「前記プログラミング動作中においてゼロ・ボルトである第３プログラミング電圧（Ｖｐ３）を提供し、且つ、前記選択メモリ・ブロックにおける前記非選択ワード線と接続されたメモリセルのソースにゼロ・ボルトを提供 」という補正事項について
　
　この補正は、補正前の請求項１に記載した発明を特定するために必要な事項である「第３プログラミング電圧回路（３０２ｃ）」について、「ゼロ・ボルトである第３プログラミング電圧（Ｖｐ３）を提供し、且つ、前記選択メモリ・ブロックにおける前記非選択ワード線と接続されたメモリセルのソースにゼロ・ボルトを提供する」という限定を付加しているから、上記請求項１の補正は、特許法第１７条の２第４項第２号に規定する特許請求の範囲の減縮を目的とするものに該当する。
　
（３）請求項６の「選択列」という補正事項について
　
　この補正は、「選択
行
列
　
３．独立特許要件についての検討
　
　そこで、本件補正に係る上記請求項６に記載された発明（以下、「本願補正発明６」という。）が、特許出願の際に独立して特許を受けることができるものであるか（平成１５年改正前特許法第１７条の２第５項において準用する同法第１２６条第４項の規定に適合するか）について以下に検討する。
　
（１）引用刊行物に記載された発明
　原査定の拒絶の理由に引用された特開平７−１７６１９７号公報（平成７年７月１４日出願公開。以下、「引用刊行物１」という。）には、各段落に次のような記載がある。
　
段落【０００１】【産業上の利用分野】本発明は不揮発性半導体記憶装置に関し、特にフラッシュメモリなどの浮遊ゲート電極を有する不揮発性半導体装置に関する。
　
段落【００１０】【発明が解決しようとする課題】しかしながら、書き込み対象の外のメモリセルトランジスタのうち、書き込み対象のメモリセルＭ１１とビット線を共通とするメモリセルトランジスタＭ２１，Ｍ３１もしくはＭ４１がすでに書き込み状態にあると、メモリセルトランジスタＭ１１の書き込み処理時においては、ビット線Ｂ１によりドレイン拡散層への電圧が印加されるので、電子の蓄積された浮遊ゲートとドレイン拡散層との間には強い電界が発生する。
　
段落【００１１】かかる電界は、浮遊ゲートとドレイン拡散層とのオーバーラップ領域のエネルギーバンドを曲げ、これにより発生した電子正孔対のうち、電子はドレイン拡散層へ、正孔は浮遊ゲートに注入されるという、ドレインディスターブ現象を生じさせる。（アニーバン・ロイ（Ａｎｉｒｂａｎ　Ｒｏｙ），１９９２年，第３０回リライアビリティ・フィジックス・アニュアル・プロシーディング（ＲｅｌｉａｂｉｌｉｔｙＰｈｙｓｉｃｓ　３０ｔｈ　ａｎｎｕａｌ　Ｐｒｏｃｅｅｄｉｎｇｓ）第６８頁〜第７５頁）。ドレインディスターブ現象が生じると、浮遊ゲートの電荷蓄積量が現象するのでデータが書き込み状態から消去状態に変わってしまう。
　
段落【００１２】このように、書き込み状態にあるメモリセルトランジスタは、ビット線を共通にしているメモリセルトランジスタに対して書き込みが行われる度にドレインディスターブ現象を受けるので、ドレインディスターブ現象を受ける時間は、共通ビット線上のメモリセルトランジスタへのデータ書き込み回数×データ書き込み時間で表されることになる。しかしながら、実際に共通ビット線上のメモリセルトランジスタのデータが書き換えられる回数は、１０万回〜１００万回程度もあるため、書き込みデータを保持することは不可能である。
　
段落【００１６】したがって、本発明の目的は、書き込み時におけるビット線への印加電圧を下げることなく、かつメモリセルトランジスタの複雑な構造とすることなく、ドレインディスターブ現象を抑制し、これにより書き込みデータを確実に保持するここである。
　
段落【００１９】【実施例】図１に、本発明の一実施例による不揮発性半導体記憶装置の全体を、図２に、セルアレイ領域の詳細を示す。本実施例による不揮発性半導体記憶装置１００は、図１に示すように、それぞれ浮遊ゲートを有するメモリセルトランジスタの複数個からなるセルアレイ領域１０１、ロウアドレスＡＲをデコードして複数のワード線のひとつを選択するロウデコーダ１０３、カラムアドレスＡＣをデコードして複数のカラム選択線のひとつを選択するカラムデコーダ１０４およびロウアドレスＡＲの一部であるアドレスＡＲ’をデコードして複数のソース線の電位を制御するソース線制御回路１０５を有する他、電源電圧（Ｖｐｐ，Ｖｃｃ，Ｖｓｓ）、チップイネーブル信号（ＣＥ）、アウトプットイネーブル信号（ＯＥ）および消去信号（ＥＥ）を受けて各種制御信号および書き込み電源電圧Ｖ１，Ｖ２を発生する制御回路１０７を有している。セルアレイ領域１０１は、図２に示すようにｘ×（ｉ＋１）行×（ｙ＋１）×（ｍ＋１）列のマトリクスに配置されたメモリセルトランジスタからなる。つまり、各ワード線は、（ｙ＋１）×（ｍ＋１）個のメモリセルトランジスタの制御ゲートに共通に接続されており、各ビット線は、ｘ×（ｉ＋１）個のメモリセルトランジスタのドレイン拡散層に共通に接続されている。また、セルアレイ領域１０１は、ｘ本のワード線に接続されたメモリセルトランジスタ群を一単位として、ｉ＋１個のブロック１０１−０〜１０１−ｉに分けられており、各ブロック内のメモリセルトランジスタのソース電位は、対応するソース線によって一括に制御される。これによって、メモリセルトランジスタに書き込まれたデータの消去はブロック単位で一括して行われる。
　
段落【００２０】また、不揮発性半導体記憶装置１００は、書き込み、読み出しおよび消去の別を、制御回路１０７が、電源電圧（Ｖｐｐ）の電圧、チップイネーブル信号（ＣＥ）、アウトプットイネーブル信号（ＯＥ）および消去信号（ＥＥ）の論理レベルを検出することによって区別している。書き込み動作を指示するのは、電源電圧（Ｖｐｐ）高電圧（１２Ｖ）であって、チップイネーブル信号（ＣＥ）がアクティブで、かつアウトプットイネーブル信号（ＯＥ）および消去信号（ＥＥ）がインアクティブの場合である。制御回路１０７は、上記条件により書き込み動作を指示されると、書き込み制御信号Ｃをハイレベルにするとともに、それぞれ電圧が２Ｖおよび１０Ｖである書き込み電源電圧Ｖ１，Ｖ２を発生する。なお、制御回路１０７は、消去動作を指示されると消去制御信号Ｅをハイレベルとする。
　
段落【００２１】本実施例による不揮発性半導体記憶装置は、書き込み動作時におけるロウデコーダ１０３およびソース線制御回路１０５の動作に特徴を有しており、読み出し動作および消去動作は公知の動作を行うので、以下、書き込み時における動作について説明する。
　
段落【００２２】ロウデコーダ１０３は、書き込み動作時、すなわち書き込み制御信号Ｃ、書き込み電源電圧Ｖ１，Ｖ２が供給されているときには、アドレスバッファ１０２から供給されるロウアドレスＡＲをデコードし、ワード線にＶ１の電位を供給する。また、カラムデコーダ１０６は、アドレスバッファ１０２から供給されるカラムアドレスＡＣをデコードし、複数のカラム選択線のうちのひとつを選択し、アクティブレベルとする。一方、ソース線制御回路１０５は、書き込み制御信号Ｃが供給されているときには、アドレスバッファ１０２から供給されるロウアドレスの一部をＡＲ’をデコードし、ソース線Ｓ０〜Ｓｉのうちのひとつのソース線にＶｓｓ電位を、残りのソース線にＶｃｃ電位を供給する。また、書き込み回路１０６は、書き込み制御信号Ｃが供給されているときには、トライステートバッファ１１０−０〜１１０−ｍを介して供給される書き込みデータに基づき、書き込むべきビットに対応する出力をＶｃｃ電位とし、書き込まないビットに対応する出力をハイインピーダンスとする。１０９−０〜１０９−ｍは、それぞれ読み出し時に使用するセンスアンプ兼トライステートバッファである。
　
段落【００２３】次に、メモリセルトランジスタＭ０−００およびＭ１−００が書き込まれる場合を例に、具体的な書き込み動作を説明する。図のように、メモリセルトランジスタＭ０−００はワード線Ｗ０およびビット線Ｂ００に接続されたメモリセルであり、メモリセルトランジスタＭ１−００はワード線Ｗ１およびビット線Ｂ００に接続されたメモリセルである。まず、メモリセルトランジスタＭ０−００に書き込みを行うべく、アドレスバッファ１０２からのアドレスに基づき、ロウデコーダ１０３、カラムデコーダ１０４およびソース線制御回路１０５によって、ワード線はＷ０を、ビット線はＢ００を、ソース線はＳ０をそれぞれ選択する。したがって、ワード線Ｗ０はＶ２電位、すなわち１０Ｖとなり、その他のワード線はＶ１電位、すなわち２Ｖとなる。また、ビット線Ｂ００はＶｃｃ電位、すなわち５Ｖとなり、その他のビット線はフローティング状態となる。また、ソース線Ｓ０はＶＳＳ電位、すなわち０Ｖとなり、その他のソース線はＶｃｃ電位、すなわち５Ｖとなる。これにより、メモリセルトランジスタＭ０−００の制御ゲート、ドレイン拡散層およびソース拡散層の電位はそれぞれ１０Ｖ、５Ｖおよび０Ｖとなるので書き込まれる。このとき、ビット線を共通とするメモリセルトランジスタＭ１−００の制御ゲート、ドレイン拡散層およびソース拡散層の電位はそれぞれ２Ｖ，５Ｖおよび０Ｖである。次に、メモリセルトランジスタＭ０−００に書き込みを行うべく、ワード線はＷ１を、ビット線はＢ００を、ソース線はＳ０をそれぞれ選択する。したがって、ワード線Ｗ１はＶ２電位、すなわち１０Ｖとなり、その他のワード線はＶ１電位、すなわち２Ｖとなる。また、ビット線Ｂ００はＶｃｃ電位、すなわち５Ｖとなり、その他のビット線はフローティング状態となる。また、ソース線Ｓ０はＶＳＳ電位、すなわち０Ｖとなり、その他のソース線はＶｃｃ電位、すなわち５Ｖとなる。これにより、メモリセルトランジスタＭ１−００の制御ゲート、ドレイン拡散層およびソース拡散層の電位はそれぞれ１０Ｖ、５Ｖおよび０Ｖとなるので書き込まれる。このとき、ビット線を共通し、かつ書き込み状態にあるメモリセルトランジスタＭ０−００の制御ゲート、ドレイン拡散層およびソース拡散層の電位はそれぞれ２Ｖ，５Ｖおよび０Ｖである。かかるメモリセルトランジスタＭ０−００に注目すると、浮遊ゲートにはホットエレクトロンが注入されているため浮遊ゲートの電位は通常約−２．５Ｖであるが、上記のように制御ゲートに２Ｖの電位がかけられると、制御ゲートと浮遊ゲートとの容量結合により、浮遊ゲートの電位は制御ゲートに電位がかけられている間だけ低下し、約−１Ｖとなる。このため、浮遊ゲートの電位と、５Ｖの電位が印加されているドレイン拡散層との間に生じる電界は、制御ゲートに２Ｖの電位がかけられていない場合と比べて大幅に緩和される。
　
段落【００２４】ここで、書き込み状態のメモリセルトランジスタのしきい値がドレインディスターブ現象により８Ｖから７Ｖに変化するまでの時間をドレインディスターブ耐-性と定義し、制御ゲートに正の低電圧を印加した場合のメモリセルトランジスタのドレインディスターブ耐性の一例を示す図３を参照すると、上記ドレインディスターブ耐性はワード線に接続された制御ゲート電圧が１Ｖ上昇する毎に約１桁向上する。すなわち、非書き込み対象のメモリセル対応のワード線に２Ｖを印加することにより、上記ドレインディスターブ耐性を約２桁向上できる。
　
段落【００２５】したがって、書き込み対象のメモリセルトランジスタＭ１−００への正常な書き込みを行いつつ、すでに書き込み状態にあるメモリセルトランジスタＭ０−００の書き込みデータを行なうことがなくなる。
　
段落【００２６】しかも、書き込み対象のメモリセルトランジスタＭ１−００とビット線を共通とするメモリセルトランジスタのうち、書き込み対象外のブロック１０１−１〜１０１−ｉに含まれるもの、例えばメモリセルトランジスタＭ（ｘ＋１）−００は、書き込み対象外のブロック１０１−１〜１０１−ｉに対応するソース線Ｓ１〜Ｓｉの電位がすべて５Ｖであるため、ソースとドレインとの電位が等しくなり、チャネル電流が生じない。
　
段落【００２８】また、本発明の他の実施例として、書き込み対象のメモリセルトランジスタを含むブロックのワード線のうち、書き込み対象のメモリセルトランジスタに対応するワード線以外のワード線の電位を０Ｖとし、書き込み対象のメモリセルトランジスタを含まないブロックのワード線の電位を２Ｖとすることもできる。この場合、書き込み対象のメモリセルトランジスタを含むブロック内のメモリセルトランジスタのうち、書き込み対象のメモリセルトランジスタとビット線を共通とするメモリセルトランジスタの制御ゲート、ドレイン拡散層およびソース拡散層にかかる電位は、それぞれ０Ｖ，５Ｖおよび０Ｖとなるので、ソース・ドレイン間における電位差に起因するチャネル電流をほとんど０にすることができる。本実施例においては書き込み対象のメモリセルトランジスタを含むブロック内のメモリセルトランジスタのうち、書き込み対象のメモリセルトランジスタとビット線を共通とするメモリセルトランジスタはドレインディスターブ現象の影響を受けることになるが、本発明はソース線をブロック毎に一括制御しているので、ドレインディスターブ現象の影響を受けるメモリセルトランジスタは、上述のとおり、ひとつのブロック内のメモリセルトランジスタに限られ、その影響は小さい。すなわち、ドレインディスターブ現象を受ける時間はブロック数に反比例して短くなるので、ドレインディスターブ現象の影響を最小限に抑えることができる。
　
段落【００２９】また、…（略）…シリコン酸化窒化膜を用いてもよい。また、メモリセルとして浮遊ゲートを有するメモリセルを用いたが他の種類のメモリセルがあってもかまわない。また、メモリセルの各電極の供給電位として１０Ｖ，５Ｖ，２Ｖを用いたが、他の適した電位を供給しても良い。
　
段落【００３０】すなわち、非選択のワード線に供給する電位を２Ｖとしたが、消費電力の低減よりもドレインディスターブ現象の抑制が特に要求される場合には、２Ｖよりも高くすればよく。逆に消費電力の低減が最優先される場合には２Ｖよりも低くすればよい。つまり、Ｖｓｓ電位以上Ｖｃｃ電位以下の範囲内において便宜設定することができる。
　
　また、引用刊行物１の図１には、不揮発性半導体記憶装置の全体が示され、図２に、行及び列の形態で配列された複数のメモリセルトランジスタを各々が有する複数のブロック１０１−０〜１０１−ｉを含むセルアレイ領域１０１であり、１つの列内における前記メモリセルトランジスタの各々が前記複数のブロック１０１−０〜１０１−ｉにわたって跨っているビット線Ｂ００〜Ｂｍｙと接続されており、１つの行内における前記メモリセルトランジスタの各々がワード線Ｗ０〜Ｗ（ｉ＋１）ｘと接続されていることから成るセルアレイ領域１０１が示されている。
　
　そして、引用刊行物１の「書き込み動作」が、「プログラミング動作」であり、引用刊行物１の「メモリセルトランジスタ」が「メモリセル」に含まれるトランジスタであることは、技術常識から明らかである。
　また、上記段落【００１９】の「セルアレイ領域１０１は、ｘ本のワード線に接続されたメモリセルトランジスタ群を一単位として、ｉ＋１個のブロック１０１−０〜１０１−ｉに分けられており、各ブロック内のメモリセルトランジスタのソース電位は、対応するソース線によって一括に制御される。これによって、メモリセルトランジスタに書き込まれたデータの消去はブロック単位で一括して行われる。」、上記段落【００２３】の「メモリセルトランジスタＭ０−００に書き込みを行うべく…ワード線はＷ０を、ビット線はＢ００を、ソース線はＳ０をそれぞれ選択する。…ビット線Ｂ００はＶｃｃ電位、すなわち５Ｖとなり、その他のビット線はフローティング状態となる。」という記載から、引用刊行物１において、図２のブロック１０１−０がプログラムされるべき選択メモリ・ブロックであり、図２の書き込み対象外のブロック１０１−１〜１０１−ｉがプログラムされるべきではない非選択メモリ・ブロックであり、書き込み対象外のメモリセルトランジスタのドレインと接続されたビット線が非選択ビット線であり、「フローティング状態」とされていることは明らかである。
　
　したがって、引用刊行物１には、次の発明（以下、「引用刊行物１記載発明」という。）が記載されている。
　
　「行及び列の形態で配列されたトランジスタを含む複数のメモリセルを各々が有する複数のメモリ・ブロック１０１−０〜１０１−ｉを含むフラッシュメモリであり、１つの列内における前記メモリセルトランジスタの各々が前記複数のメモリ・ブロック１０１−０〜１０１−ｉにわたって跨っているビット線Ｂ００〜Ｂｍｙと接続されており、１つの行内における前記メモリセルトランジスタの各々がワード線Ｗ０〜Ｗ（ｉ＋１）ｘと接続されていることから成るフラッシュメモリを、プログラムする方法であって、
　プログラムされるべき選択メモリ・ブロック１０１−０の選択行内における前記メモリセルのゲートと接続された選択ワード線Ｗ０にＶ２（１０Ｖ）を印加することと、
　プログラムされるべき選択列の前記メモリセルのドレインと接続された選択ビット線Ｂ００にＶｃｃ（５Ｖ）を印加することと、
　プログラムされるべき前記選択メモリ・ブロック１０１−０の前記選択行における前記メモリセルのソースにＶｓｓ（０Ｖ）を印加することと、
　前記選択メモリ・ブロックの非選択行における前記メモリセルのソースにＶｓｓ（０Ｖ）を印加することと、
　前記メモリセルのドレインと接続された前記非選択ビット線をフローティング状態とすることと、
　プログラムされるべきではない非選択メモリ・ブロック１０１−１〜１０１−ｉにおけるメモリセルのゲートに２Ｖの電圧を印加することと、
　プログラムされるべきではない非選択メモリ・ブロック１０１−１〜１０１−ｉにおける前記メモリのソースに５Ｖの電圧を印加することと、
　選択メモリ・ブロックにおける非選択ワード線と接続されたメモリセルのゲート及びソースにかかる電位を０Ｖとして、ソース・ドレイン間における電位差に起因するチャネル電流をほとんど０にすることと、
を含む方法。」
　
　また、原査定の拒絶の理由に引用された特開平６−３１４４９５号公報（平成６年１１月８日出願公開。以下、「引用刊行物２」という。）には、次のような記載がある。
　
イ）「【０００７】ところが、本願発明者等は、上記のようなブロック消去型フラッシュメモリの大規模化を進める中、次のような問題点に直面した。すなわち、フラッシュメモリが書き込みモードとされるとき、例えば書き込み対象となる選択メモリセルＭＣＢのコントロールゲートが結合される選択ワード線ＷＳ００には、図４及び図６に例示されるように、＋１２Ｖのような比較的絶対値の大きな正電位ＶＰ１２が供給され、書き込み対象とならない非選択メモリセルのコントロールゲートが結合される非選択ワード線ＷＳ０１ならびにＷＳ１０〜ＷＳ１１等には接地電位ＧＮＤつまり０Ｖが供給される。このとき、選択メモリセルＭＣＢのドレインが結合される選択データ線Ｂ１等には、＋６．５Ｖのような正電位ＶＰ６が供給され、非選択メモリセルのドレインが結合される非選択データ線Ｂ０ならびにＢ２〜Ｂｎには、接地電位ＧＮＤが供給される。また、各メモリブロックのメモリセルのソースが結合されるすべてのソース線ＳＳ０及びＳＳ１等には接地電位ＧＮＤが供給される。」
　
ロ）図４に、書き込みモードの選択条件（従来例）として、非選択のデータ線（ドレイン）がＧＮＤ（０Ｖ）であることが示されている。
　
（２）対比
　そこで、本願補正発明６と引用刊行物１記載発明とを比較すると、引用刊行物１記載発明のフラッシュ・メモリの「メモリセルトランジスタ」、「メモリセル」は、それぞれ、本願補正発明６の「フラッシュ・トランジスタ」、「フラッシュ・メモリセル」に相当している。
　また、引用刊行物１記載発明の「ビット線Ｂ００〜Ｂｍｙ」は、１つの列内におけるトランジスタの各々を複数のメモリ・ブロック１０１−０〜１０１−ｉにわたって跨って接続しているので、本願補正発明６の「共有ビット線（ＢＬ）」に相当し、引用刊行物１記載発明の「ワード線Ｗ０〜Ｗ（ｉ＋１）ｘ」は、１つの行内におけるメモリセルトランジスタの各々を接続しているので、本願補正発明６の「共通ワード線」に相当している。
　さらに、引用刊行物１記載発明の選択ブロック１０１−０の選択ワード線Ｗ０に印加される「Ｖ２（１０Ｖ）」は、本願補正発明６の選択ワード線に印加される「第１プログラミング電圧（Ｖｐ１）」に相当し、引用刊行物１記載発明の選択ブロック１０１−０の選択ビット線に印加される「Ｖｃｃ（５Ｖ）」は、本願補正発明６の選択ビット線に印加される「第２プログラミング電圧（Ｖｐ２）」に相当し、引用刊行物１記載発明の選択ブロック１０１−０の選択行におけるメモリセルのソースに印加される「Ｖｓｓ（０Ｖ）」は、本願補正発明６の選択行におけるメモリセル（４０４）のソースに印加される「第３プログラミング電圧（Ｖｐ３）」に相当していることは明らかである。
　
　したがって、両者の発明は次の点で一致乃至相違している。
　
［一致点］　
　「行及び列の形態で配列されたフラッシュ・トランジスタを含む複数のフラッシュ・メモリセルを各々が有する複数のブロックを含むフラッシュ・メモリ装置であり、１つの列内における前記トランジスタの各々が前記複数のメモリ・ブロックにわたって跨っている共有ビット線と接続されており、１つの行内における前記トランジスタの各々が共通ワード線と接続されていることから成るフラッシュ・メモリ装置を、プログラムする方法であって、
　プログラムされるべき選択メモリ・ブロックの選択行内における前記メモリセルのゲートと接続された選択ワード線に第１プログラミング電圧（Ｖｐ１）を印加することと、
　プログラムされるべき選択列の前記メモリセルのドレインと接続された選択ビット線に第２プログラミング電圧（Ｖｐ２）を印加することと、
　プログラムされるべき前記選択メモリ・ブロックの前記選択行における前記メモリセルのソースに第３プログラミング電圧（Ｖｐ３）を印加することと、
　前記選択メモリ・ブロックの非選択行におけるメモリセルのソースにゼロ・ボルトを印加することと、
　プログラムされるべきではない非選択メモリ・ブロックにおけるメモリセルのゲートに所定の第１の電圧を印加することと、
　プログラムされるべきではない非選択メモリ・ブロックにおけるメモリセルのソースに所定の第２の電圧を印加することと、
を含む方法。」である点で一致し、以下の点で相違している。
　
［相違点］
（ａ）選択メモリブロックの非選択行におけるメモリセルのドレインと接続された非選択ビット線は、本願補正発明６では、ゼロ・ボルト（接地ポテンシャル）が印加されているのに対して、引用刊行物１記載発明では、フローティング状態とされている点。
　
（ｂ）本願補正発明６では、非選択メモリ・ブロックにおけるメモリセルのゲートに印加される「所定の第１の電圧」が、約１〜３ボルトである第１基準電圧（Ｖｒｅｆ１）であり、非選択メモリ・ブロックにおけるメモリセルのソースに印加される「所定の第２の電圧」が、選択メモリ・ブロックにおける非選択ワード線と接続されたメモリセルのゲート及びソース間電圧（ＶＧＳ）がゼロ・ボルトとなるように、約１〜３ボルトである第２基準電圧（Ｖｒｅｆ２）であるのに対して、引用刊行物１記載発明では、選択メモリ・ブロックにおける非選択ワード線と接続されたメモリセルのゲート及びソースにかかる電位を０Ｖとして、ソース・ドレイン間における電位差に起因するチャネル電流をほとんど０にすると共に、非選択メモリ・ブロックにおけるメモリセルのゲートに印加される「所定の第１の電圧」が、２Ｖの電圧であり、非選択メモリ・ブロックにおける前記メモリセルのソースに５Ｖを印加している点。　
　
（３）判断
　そこで、上記相違点について検討する。
　
相違点（ａ）について
　フラッシュメモリにおいて、ドレインと接続された非選択ビット線にゼロ・ボルト（接地ポテンシャル）を印加することは周知であり（引用刊行物２の図４（ｂ）書き込みモード、段落【０００７】の「フラッシュメモリが書き込みモードとされるとき…非選択メモリセルのドレインが結合される非選択データ線Ｂ０ならびにＢ２〜Ｂｎには、接地電位ＧＮＤが供給される」、特開平７−１２２０８６号公報の段落【０００２】の「不揮発性メモリ…において、データ書き込み時には…非選択ビット線が０Ｖに設定される」参照）、引用刊行物１記載発明のメモリセルの非選択ビット線をフローティング状態とする代わりにゼロ・ボルトを印加したとしたとしても、メモリ装置として動作し、ドレインディスターブ現象も抑制できるから、メモリセルのドレインと接続された非選択ビット線にゼロ・ボルトを印加して、本願補正発明６のように構成することは、当業者が容易に想到し得る程度のことである。
　
相違点（ｂ）について
　引用刊行物１記載発明においては、非選択メモリ・ブロックにおけるメモリセルのゲートに印加される「所定の第１の電圧」が２Ｖであるが、この値は、本願補正発明６における「所定の第１の電圧」である第１基準電圧（Ｖｒｅｆ１）の範囲「約１〜３ボルト」に含まれるものである。
　また、チャネル電流が低減するようにゲート及びソース間電圧（ＶＧＳ）をゼロ・ボルトとすることは周知であるから（例えば、特開平８−２３５８７９号公報の「【００２０】…選択ワード線ＷＬ1の電位をＶｐｐとし、非選択ワード線ＷＬ2，ＷＬ3，ＷＬ4の電位をドレインディスターブ防止電圧たとえば中間電圧Ｖｐｐ／２とする」、「【００２２】…選択ビット線から非選択の未書込みメモリセルを介して流れる電流を低減するために、図２０に示すごとく、ソース線ＳＬ1，ＳＬ2，ＳＬ3，ＳＬ4にも中間電圧Ｖｐｐ／２を印加することも考えられる」参照）、引用刊行物１記載発明における「選択メモリ・ブロックにおける非選択ワード線と接続されたメモリセルのゲート及びソースにかかる電位を０Ｖとして、ソース・ドレイン間における電位差に起因するチャネル電流をほとんど０にする」ことは、本願補正発明６における「選択メモリ・ブロックにおける非選択ワード線と接続されたメモリセルのゲート及びソース間電圧（ＶＧＳ）がゼロ・ボルトとなる」ことに相当している。
　さらに、上記「第２．手続補正について」の「２．本件補正の適否の検討（１）」の項で説明したように、本願補正発明６における「選択メモリ・ブロックにおける非選択ワード線と接続されたメモリセルのゲート及びソース間電圧（ＶＧＳ）がゼロ・ボルトとなるように、」とは、非選択メモリ・ブロックにおける前記メモリセル（４０４）のソースに印加される「約１〜３ボルトである第２基準電圧（Ｖｒｅｆ２）」の大きさを、選択メモリ・ブロックにおける非選択ワード線と接続されたメモリセルと同様にゲート及びソース間電圧（ＶＧＳ）がゼロ・ボルトとなるように限定する趣旨であると解すことができ、引用刊行物１記載発明の非選択メモリ・ブロックにおいても、チャネル電流が低減するように、選択メモリ・ブロックにおける非選択ワード線と接続されたメモリセルと同様にゲート及びソース間電圧（ＶＧＳ）がゼロ・ボルトとすることは当業者が容易に想到し得る程度のことである。
　そして、引用刊行物１の段落【００２４】にも記載されているように、ドレインディスターブ現象の抑制は、浮遊ゲートとドレイン拡散層との間の電界を緩和することによって行われ制御ゲート電圧が１Ｖ上昇する毎に約１桁向上するものであるから、引用刊行物１記載発明において、ドレインディスターブ現象の抑制のために非選択ブロックにおけるメモリセルのゲートに印加する２Ｖの電圧を約１〜３Ｖの範囲にしたり、チャネル電流が低減するようにソースに印加する電圧５Ｖもゲート及びソース間電圧（ＶＧＳ）がゼロ・ボルトとなる約１〜３Ｖの範囲にすることは当業者が適宜なし得る設計事項にすぎない。
　
（４）まとめ
　したがって、本願補正発明６は、引用刊行物１記載発明及び上記各周知技術に基づいて、当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により、特許出願の際独立して特許を受けることができない。
　
４．むすび
　
　以上のとおり、本件補正は、平成１５年改正前特許法第１７条の２第５項において準用する同法第１２６条第４項の規定に違反するから、特許法第１５９条第１項の規定において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　
第３．本願発明について
１．本願発明
　
　平成１５年２月６日付けの手続補正は上記のとおり却下されたので、本願の請求項６に係る発明（以下、同項記載の発明を「本願発明６」という。）は、平成１４年８月１２日付け手続補正書の特許請求の範囲の請求項６に記載された事項により特定される、以下のとおりのものである。
　
　「行及び列の形態で配列されたフラッシュ・トランジスタ（４０４）を含む複数のフラッシュ・メモリセル（４０４）を各々が有する複数のメモリ・ブロックを含むフラッシュ・メモリ装置（２００）であり、１つの列内における前記トランジスタ（４０４）の各々が前記複数のメモリ・ブロック（４０２）にわたって跨っている共有ビット線（ＢＬ）と接続されており、１つの行内における前記トランジスタの各々が共通ワード線と接続されていることから成るフラッシュ・メモリ装置（２００）を、プログラムする方法であって、
　プログラムされるべき選択メモリ・ブロックの選択行内における前記メモリセル（４０４）のゲートと接続された選択ワード線に第１プログラミング電圧（Ｖｐ１）を印加することと、
　プログラムされるべき選択列の前記メモリセル（４０４）のドレインと接続された選択ビット線に第２プログラミング電圧（Ｖｐ２）を印加することと、
　プログラムされるべき前記選択メモリ・ブロックの前記選択行における前記メモリセル（４０４）のソースに第３プログラミング電圧（Ｖｐ３）を印加することと、
　前記選択メモリ・ブロックの非選択行における前記メモリセル（４０４）のソースにゼロ・ボルト（接地ポテンシャル）を印加することと、
　前記メモリセル（４０４）のドレインと接続された前記非選択ビット線にゼロ・ボルト（接地ポテンシャル）を印加することと、
　プログラムされるべきではない非選択メモリ・ブロックにおけるメモリセル（４０４）のゲートに約１〜３ボルトである第１基準電圧（Ｖｒｅｆ１）を印加することと、
　プログラムされるべきではない非選択メモリ・ブロックにおける前記メモリセル（４０４）のソースに約１〜３ボルトである第２基準電圧（Ｖｒｅｆ２）を印加することと、
を含む方法。」
　（なお、「プログラムされるべき選択
行
列
　
２．引用刊行物に記載された発明
　
　原査定の拒絶の理由に引用された引用刊行物１及び２の記載事項は、上記「第２．手続補正について」の「３．（１）引用刊行物に記載された発明」の項に記載したとおりである。
　
３．対比・判断
　
　本願発明６は、本願補正発明６の「非選択メモリ・ブロックにおける非選択ワード線と接続されたメモリセルのゲート及びソース間電圧（ＶＧＳ）がゼロ・ボルトとなるように、プログラムされるべきではない非選択メモリ・ブロックにおける前記メモリセル（４０４）のソースに約１〜３ボルトである第２基準電圧（Ｖｒｅｆ２）を印加すること」という構成から、「非選択メモリ・ブロックにおける非選択ワード線と接続されたメモリセルのゲート及びソース間電圧（ＶＧＳ）がゼロ・ボルトとなるように」という構成を省いたものである。
　そうすると、本願発明６の構成要件を全て含む本願補正発明６が、上記「第２．手続補正について」の「３．（３）判断」の項に記載したとおり、引用刊行物１記載発明及び上記各周知技術に基づいて、当業者が容易に発明をすることができたものであるから、本願発明６も、同様の理由により、引用刊行物記載発明及び上記各周知技術に基づいて、当業者が容易に発明をすることができたものである。
　
第４．むすび
　
　以上のとおり、本願発明６は、引用刊行物１記載発明及び上記各周知技術に基づいて、当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　したがって、本願は、その余の請求項について論及するまでもなく、拒絶すべきものである。
　
　よって、結論のとおり審決する。