【事件の表示】
　平成１１年特許願第１１７０９２号「Ｐ−チャネル・トレンチＭＯＳＦＥＴ」拒絶査定不服審判事件〔平成１１年１２月２４日出願公開、特開平１１−３５４７９４〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯
　本願は、平成１１年４月２３日の出願（パリ条約優先権主張：１９９８年４月２３日、米国）であって、平成１２年９月２２日付けで拒絶査定がなされ、平成１３年１月５日に拒絶査定に対する審判請求がなされるとともに、同年２月２日付けで手続補正がなされ、その後、平成１５年４月１５日付けで当審で拒絶理由通知がなされ、その指定期間内である同年１０月１６日に意見書とともに手続補正書が提出され、その後平成１６年１０月２６日付けで当審で第２回目の拒絶理由通知がなされ、その指定期間内である平成１７年５月２日に意見書とともに手続補正書が提出されたものである。
　
２．本願発明
　本願の請求項に係る発明は、平成１７年５月２日付けで補正された明細書及び図面の記載から見て、その特許請求の範囲の請求項１及び請求項２に記載された事項により特定される以下のとおりのものである。
　
  「【請求項１】
　Ｐ形の基板と、
　前記Ｐ形の基板上にエピタキシャル成長によって一定の濃度でデポジットされたＮ形のエピタキシャル層と、
　前記エピタキシャル層を貫通して延びる垂直壁を有する複数の分離されたトレンチと、　　
　前記垂直壁上の薄いゲート酸化層及び前記トレンチ内にデポジットされポリシリコン・ゲートを形成するＰ形の伝導性ポリシリコンと、
　前記トレンチの各々の壁に隣接して形成され、かつ前記エピタキシャル層上に拡散されたＰ形のソース領域と、
　少なくとも前記ソース領域に結合されるソースコンタクトと、
　前記ソース領域に形成した切り欠きと前記エピタキシャル層との間に前記切り欠きに接触して形成されるＮ形の拡散層とを具備したことを特徴とするＰ−チャネル・トレンチＭＯＳＦＥＴ。
　【請求項２】
　Ｐ形の基板と、
　前記Ｐ形の基板上にエピタキシャル成長によって一定の濃度でデポジットされたＮ形のエピタキシャル層と、
　前記エピタキシャル層を貫通して延びる垂直壁を有する複数の分離されたトレンチと、　　
　前記垂直壁上の薄いゲート酸化層及び前記トレンチ内にデポジットされポリシリコン・ゲートを形成するＰ形の伝導性ポリシリコンと、
　前記トレンチの各々の壁に隣接して形成され、かつ前記エピタキシャル層上に拡散されたＰ形のソース領域と、
　少なくとも前記ソース領域に結合されるソースコンタクトとを具備し、
　前記ソースコンタクトは、前記ソース領域のみに接続されることによって、双方向性を有することを特徴とするＰ−チャネル・トレンチＭＯＳＦＥＴ。」
　
３．刊行物
　刊行物１（特表平９−５１１８７６号公報）
　平成１６年１０月２６日付けの当審の第２回目の拒絶の理由で引用した、本願の優先権主張日前に頒布された特表平９−５１１８７６号公報（以下、「刊行物１」という。）には、図１、図３、図４、図５、図９、図１０及び図１１とともに以下の事項が記載されている。
　
「１．半導体デバイスであって、
　均一な濃度でドーピングされた第１導電型のドレイン領域と、
　前記ドレイン領域の上に直接接触するように形成された第２の逆の導電型のボディ領域と、
　前記ボディ領域の上に形成された前記第１導電型のソース領域と、
　少なくとも前記ソース領域と前記ボディ領域内に延在する導電性のゲート電極とを含み、
　前記ゲート電極は前記第２導電型にドーピングされた多結晶シリコンであり、
　当該デバイスはそれぞれ前記ソース領域、前記ゲート電極、及び前記ドレイン領域に対する３つの独立した外部電極を有していることを特徴とする半導体デバイス。
２．前記ボディ領域が均一な濃度でドーピングされていることを特徴とする請求項１に記載の半導体デバイス。」（特許請求の範囲請求項１及び請求項２）
「１９．当該半導体デバイスが電流阻止状態にあり、前記ゲート電極のソース領域に対する電圧がゼロに等しいとき、前記ボディ領域が電気的に空乏化されることを特徴とする請求項１に記載の半導体デバイス。」（特許請求の範囲請求項１９）
「本発明は・・・トレンチ型電界効果トランジスタに関する。」（第６頁第５〜６行）
「・・・本明細書の第１図は一つのトランジスタの一部だけを示したものである。このトランジスタは、この例ではＮ型ポリシリコン（多結晶シリコン）であるポリシリコンゲート電極１０を含んでいる。ゲート電極１０はトレンチ１４内に於いてその側面及び底面をゲート酸化膜１２によって絶縁され、その上面は酸化膜１８によって絶縁されている。トレンチ１４はＮ＋にドーピングされたソース領域２２を通過し、更にＰ型にドーピングされたベース領域２４を通過してＮ＋にドーピングされたドレイン領域２６内へと延在している。ドレイン電極３０はドレイン領域２６の下側に形成され、ソース電極３２はソース領域の上側に形成されている。」（第６頁第１６〜２５行）
「これらのデバイスのいずれに於いても、Ｐベース（ボディ）領域２４の完全な空乏化(depletion）を避けることが意図されている。第１図・・・に示されているように、これらのデバイスは各々ドレイン領域２６と同じ導電型（即ちＮ型）にドーピングされたゲート電極１０を有している。」（第７頁第５〜８行）
「周知のように、パワーＭＯＳＦＥＴは導電損失を小さくするため、できるだけ小さいオン状態固有抵抗を有することが好ましい。オン状態抵抗はパワートランジスタの効率を示すよく知られたパラメータであり、デバイスが完全にターンオンしたときのドレイン電流に対するドレイン・ソース間電圧の比である。オン状態固有抵抗は、抵抗にドレイン電流を担う基板の断面積をかけたものである。」（第７頁第１６〜２１行）
「本発明は漏れ電流の小さい電流阻止能力が求められる低電圧電力応用に特に適したＭＯＳ半導体デバイスを指向したものである。本発明によると、トレンチ型電界効果トランジスタのオフ状態における電流阻止は、ソースとドレインとの間のゲート制御障壁領域によって達成される。上記したＩＮＶＦＥＴと同様に、順方向の導通はソースとドレイン（基板）の間の反転領域を通じて生じる。しかしながら、ＩＮＶＦＥＴとは異なり、電流阻止は準中性ＰＮ接合によってではなく、ゲート制御空乏障壁（depletion　barrier）によってなされる。空乏障壁は横方向及び垂直方向に形成及び制御され、それによって漏れ電流の小さい電流阻止とともに、非常に低いオン状態固有抵抗が実現される。」（第７頁第２５行〜第８頁第５行）
「本発明のＮチャネルの実施例では、Ｎ＋ドレイン領域は・・・Ｐ−ボディ領域の下に位置し、Ｐ−ボディ領域の上にＮ＋ソース領域が設けられる。このボディ領域は・・・均一もしくは概ね均一なドーピング濃度（不純物濃度）の低濃度ドーピングエピタキシーとして形成される。ゲート電極は、ソース領域、ボディ領域を通過して部分的にドレイン（基板）領域内へと延在するトレンチ内に形成される。」（第８頁第１４〜２０行）
「従って電流阻止特性は、アバランシェブレークダウンによってではなく、障壁によって制限される多数キャリアの流れによって定まる。本発明に基づくと、補完的なＰチャネルデバイスを形成し、上記したＮチャネルデバイスと同じような利点が得られる。」（第９頁第４〜７行）
「・・・しきい値電圧は低濃度にドーピングされたＰボディ領域のため低く、本デバイスはＩＮＶＦＥＴあるいはＥＸＴＦＥＴより優れた、ＡＣＣＵＦＥＴと同様のオン状態固有抵抗を有する。」（第９頁第１７〜１９行）
「第３図は本発明に基づくトレンチ型ＮチャネルＰＴ−ＦＥＴの一部の断面図・・・である。」（第１０頁第１３〜１４行）
「第３図は・・・Ｎ＋にドーピングされたドレイン（基板）領域４０を含むＮチャネルＰＴ−ＦＥＴの一実施例を示している。ドレイン領域４０の直上にＰ−にドーピングされたボディ領域４２が形成されている。ボディ領域４２のドーピング濃度は・・・典型的には１０１５／ｃｍ３である。
　ボディ領域４２の上にはＮ＋にドーピングされたソース領域４４が形成されており、その濃度は例えば２×１０１９／ｃｍ３である。また、通常の金属化されたドレインコンタクト４８が半導体基板の背側に形成されている。この半導体構造の上部にはトレンチ５０Ａ、５０Ｂが形成されており、これらはそれぞれＰ＋にドーピングされたポリシリコンゲート電極５２Ａ、５２Ｂを保持している。・・・各トレンチ５０Ａ、５０Ｂは・・・ゲート酸化膜５４によって内側を覆われており、ポリシリコンゲート電極がトレンチ５０Ａ、５０Ｂのシリコン側壁及び底面から絶縁されるようになっている。
　パッシベーション層・・・及び上面側のソースコンタクトメタライゼーションはこの図面には示されていない。・・・
　このデバイスの動作原理は、第４Ａ図、第４Ｂ図及び第４Ｃ図に示されている。第４Ａ図は平衡状態を示しており、第４Ｂ図は電流阻止（オフ）状態の動作を示している。このように第４Ａ図及び第４Ｂ図のいずれに於いてもゲート・ソースバイアス電圧（Ｖｇｓ）はゼロに等しい。第３図のデバイスの動作は双方向的であるため、電流阻止状態において、ドレイン・ソース電圧（Ｖｄｓ）はゼロより大きいかまたはゼロに等しい。第４Ａ図は、ドレイン・ソース電圧がゼロに等しい状態に対するボディの空乏を図示している。・・・これは、第４Ａ図に示されているように、電荷分布に関する平衡状態である。
　第４Ｂ図では、ドレイン・ソース電圧はゼロより大きく、ゲート・ソース電圧はゼロに等しいままである。この場合、ボディ領域は完全に空乏化される。漏れ電流は、図示されているようにボディ空乏領域内に形成される電子エネルギー障壁によって抑制される。漏れ電流は、Ｐ型にドーピングされたポリシリコンゲート電極５２Ａ、５２Ｂにより、許容可能な低いレベル・・・に低減される。本発明の発明者はＮチャネルデバイス用のＰ型ポリシリコンゲート電極（すなわち、隣接するボディ領域と同じ導電型を有するポリシリコンゲート電極）に大きな利点があることを発見した。Ｐ型ポリシリコンゲート電極はボディ領域を完全に空乏化された状態に保つのを可能としつつ、漏れが許容可能なレベル・・・まで低減されるようエネルギー障壁を強める。
　このようにして・・・ソース領域４４をボディ領域４２に短絡する必要がなく、ＰＴ−ＦＥＴの双方向動作が可能となっている。・・・
　第４図Ｃはオン状態の様子を表している。この状態は、典型的にはゲート・ソース電圧がトランジスタのしきい値電圧より大きく、ドレイン・ソース電圧がゼロより大きい状態で生じる。
　この場合、図示されているように、反転領域がトレンチ５０Ａ、５０Ｂの側壁に沿って形成され、反転領域を通って多数キャリアが流れる。電流の流れは、ドレイン・ソース電圧がゼロより大きいとき、矢印で示されている方向に生じる。本発明では、低濃度にドーピングされたボディ領域４２によって低いしきい値電圧が可能となっているという利点があり、更にオン状態固有抵抗はＩＮＶＦＥＴあるいはＥＸＴＦＥＴのそれより優れており、ＡＣＣＵＦＥＴのそれに匹敵するものとなっている。
　第５図はＮチャネルＰＴ−ＦＥＴの更なる細部を示したものであり・・・第５図には、各ポリシリコンゲート電極上に位置するＢＰＳＧである通常の（パッシベーション）層５８及び例えばアルミニウムである金属のソースコンタクトも示されている。・・・トレンチ５０Ａ、５０Ｂ・・・トレンチはソース領域４４及びボディ領域４２を通って、部分的に基板領域４０へと延在する。」（第１１頁第４行〜第１３頁第１５行）
　「第９Ａ図から第９Ｃ図にＮチャネルＰＴ−ＦＥＴの製造プロセスを示す。第９Ａ図において、Ｎ＋にドーピングされたシリコン基板４０・・・を準備し、その上にエピタキシャル成長により１０１５／ｃｍ３の濃度で低濃度にドーピングされたＰ−領域４２を形成する。これはボディ領域となる。・・・次に、ソースマスクを形成してパターニングし、このソースマスクに形成された開口を通して、Ｎ＋ソース領域４４をインプラント・・・及び拡散によって・・・形成する。」（第１５頁第３〜１６行）
　「第１０Ａ図は一実施例に基づくＰＴ−ＦＥＴの一部を上から見た図である。この例ではセルは正方形で、トレンチによって分離されており、小さな正方形がソース領域７０−１、．．．、７０−ｎとなっている。すなわち、トレンチは十字形に交差したパターンで形成され、正方形セルを画定している。これらのセルを取り囲むメサ領域８２は第６図乃至第８図における終端領域である。
　第１０Ｂ図は別の例として直線セル型構造を示している。この例でもトレンチは十字形に交差しているが、図面の左右方向と垂直方向とで間隔が異なっている。これは、ソース領域７２−１、７２−２、．．．、７２−ｎが各々トレンチ及び終端メサ領域８２によって分離された直線型オープンセル配置を表している。
　第１１図は第３図のＰＴ−ＦＥＴのＰチャネル版を表している。このＰＴ−ＦＥＴは導電型が全て第３図のＰＴ−ＦＥＴと逆となっている。ドレイン領域８２、ボディ領域８４、ソース領域８６、及びＮ＋にドーピングされたゲート電極８８Ａ、８８Ｂが図示されている。同様に、終端領域（図示せず）においても導電型は第３図の例の逆となっている。第１１図のＰＴ−ＦＥＴの寸法が第５図のそれと同様であるのと同じように、各領域のドーピング濃度も周知の材料制約内で第５図のそれと同様である。」（第１６頁第１８行〜第１７行第５行）
　
　ここで、図３に示されるトレンチ型Ｎチャネル電界効果トランジスタにおいて、「本発明のＮチャネルの実施例では、Ｎ＋ドレイン領域は・・・Ｐ−ボディ領域の下に位置し、Ｐ−ボディ領域の上にＮ＋ソース領域が設けられる。このボディ領域は・・・均一もしくは概ね均一なドーピング濃度（不純物濃度）の低濃度ドーピングエピタキシーとして形成される。ゲート電極は、ソース領域、ボディ領域を通過して部分的にドレイン（基板）領域内へと延在するトレンチ内に形成される。」（第８頁第１４〜２０行）との記載、「ボディ領域４２の上にはＮ＋にドーピングされたソース領域４４が形成されており、その濃度は例えば２×１０１９／ｃｍ３である。また、通常の金属化されたドレインコンタクト４８が半導体基板の背側に形成されている。この半導体構造の上部にはトレンチ５０Ａ、５０Ｂが形成されており、これらはそれぞれＰ＋にドーピングされたポリシリコンゲート電極５２Ａ、５２Ｂを保持している。・・・各トレンチ５０Ａ、５０Ｂは・・・ゲート酸化膜５４によって内側を覆われており、ポリシリコンゲート電極がトレンチ５０Ａ、５０Ｂのシリコン側壁及び底面から絶縁されるようになっている。」（第１１頁第９〜１９行）との記載、「このようにして・・・ソース領域４４をボディ領域４２に短絡する必要がなく、ＰＴ−ＦＥＴの双方向動作が可能となっている。」（第１２頁第１９〜２１行）との記載、「第５図はＮチャネルＰＴ−ＦＥＴの更なる細部を示したものであり・・・第５図には、各ポリシリコンゲート電極上に位置するＢＰＳＧである通常の（パッシベーション）層５８及び例えばアルミニウムである金属のソースコンタクトも示されている。・・・トレンチ５０Ａ、５０Ｂ・・・トレンチはソース領域４４及びボディ領域４２を通って、部分的に基板領域４０へと延在する。」（第１３頁第８行〜第１３頁第１５行）との記載、さらに、第１１図の説明として、「第１１図は第３図のＰＴ−ＦＥＴのＰチャネル版を表している。このＰＴ−ＦＥＴは導電型が全て第３図のＰＴ−ＦＥＴと逆となっている。ドレイン領域８２、ボディ領域８４、ソース領域８６、及びＮ＋にドーピングされたゲート電極８８Ａ、８８Ｂが図示されている。」（第１６頁第２７行〜第１７頁第２行）との記載を特に参照すると、図３に示される電界効果トランジスタの導電型をＮ型から図１１に記載される如く、Ｐ型とした構成が記載されている。
　
　よって、刊行物１には、以下の発明（以下、「刊行物発明」という。）が記載されている。
　「Ｐ型ドレイン（基板）領域と、
　前記Ｐ型ドレイン（基板）領域上にエピタキシャル成長により形成され均一な濃度でドーピングされたＮ型のボディ領域と、
　前記ボディ領域に拡散により形成されたＰ型のソース領域と、
　前記ソース領域及び前記ボディ領域を通って前記ドレイン（基板）領域に延在するトレンチ内にゲート酸化膜を介して形成されたＮ型にドーピングされた多結晶シリコンのゲート電極と、
　前記ソース領域に接続されたソースコンタクトを備え、
　双方向動作可能であることを特徴とするトレンチ型電界効果トランジスタ。」
　
４．対比・判断
　本願の特許請求の範囲の請求項２に係る発明（以下、「本願発明」という。）は、「２．本願発明」の請求項２に記載されたとおりであり、刊行物発明と対比・判断する。
　
(1)本願発明においても、「Ｐ形の基板」がドレイン領域として機能することは明らかであるから、刊行物発明の「Ｐ型ドレイン（基板）領域」は、本願発明の「Ｐ形の基板」に相当する。
(2)刊行物発明の「エピタキシャル成長により形成され均一な濃度でドーピングされたＮ型のボディ領域」は、「エピタキシャル成長により形成され均一な濃度でドーピングされたＮ型」の「ボディ領域」としてのエピタキシャル層であり、エピタキシャル成長させるための成分を半導体基板に堆積（デポジット）することによりエピタキシャル層を形成することは半導体装置の分野において慣用技術であるので、刊行物発明の「前記Ｐ型ドレイン（基板）領域上にエピタキシャル成長により形成され均一な濃度でドーピングされたＮ型のボディ領域」は、本願発明の「前記Ｐ形の基板上にエピタキシャル成長によって一定の濃度でデポジットされたＮ形のエピタキシャル層」に相当する。
(3)刊行物発明において、「前記ソース領域及び前記ボディ領域を通って前記ドレイン（基板）領域に延在するトレンチ内にゲート酸化膜を介して形成されたＮ型にドーピングされた多結晶シリコンのゲート電極」の「トレンチ」は、本願発明の「エピタキシャル層」に相当する、刊行物発明の「ボディ領域」を貫通して形成されており、また、「トレンチ」は一般に基板表面に対して垂直方向に形成され、その側面は垂直な壁状の面となるものであるから、刊行物発明の「前記ソース領域及び前記ボディ領域を通って前記ドレイン（基板）領域に延在するトレンチ」は、本願発明の「前記エピタキシャル層を貫通して延びる垂直壁を有する」「トレンチ」に相当する。
(4)本願発明において、「前記エピタキシャル層上に拡散されたＰ形のソース領域」の「ソース領域」は、明細書の００２８段落（「ソース・インプラントは、ドーズ量２Ｅ１５、エネルギー５０ＫｅＶでのボロン・インプラントである。」）及び００２９段落（「次いで・・・Ｐ＋ソース領域をシリコン中にドライブするため、ソースドライブが、窒素雰囲気中、８５０℃で、３０分間行われる。」）の記載より、不純物の拡散により形成されたものであり、また、刊行物１の図３及び「トレンチ５０Ａ、５０Ｂ・・・トレンチはソース領域４４及びボディ領域４２を通って、部分的に基板領域４０へと延在する。」（第１３頁第１３〜１５行）の記載より、刊行物発明において、ソース領域が近接して形成されたトレンチのそれぞれに接していることは明らかであるので、刊行物発明の「前記ボディ領域に拡散により形成されたＰ型のソース領域」は、本願発明の「前記トレンチ」の「壁に隣接して形成され、かつ前記エピタキシャル層上に拡散されたＰ形のソース領域」に相当する。
(5)刊行物発明の「ゲート酸化膜」は、本願発明の「ゲート酸化層」に相当する。
(6)刊行物発明において、「Ｎ型にドーピングされた多結晶シリコンのゲート電極」は、「Ｎ型にドーピングされ」ることにより導電性を備えることは明らかであるから、刊行物発明の「ドーピングされた多結晶シリコンのゲート電極」は、本願発明の「ポリシリコン・ゲートを形成する」「伝導性ポリシリコン」に相当する。
　また、刊行物発明の「多結晶シリコンのゲート電極」は、「各トレンチ５０Ａ、５０Ｂは・・・ゲート酸化膜５４によって内側を覆われており、ポリシリコンゲート電極がトレンチ５０Ａ、５０Ｂのシリコン側壁及び底面から絶縁されるようになっている。」（第１１頁第１６〜１９行）との記載から、トレンチの側壁にゲート絶縁膜を介して形成されていることは明らかであり、また、一般的にトレンチのように、基板表面に対して垂直方向に形成され、その側面が垂直な壁状の面となる凹部を含む表面に「多結晶シリコン」（薄膜）を形成する場合には、化学的気相成長法等により堆積（デポジット）することは慣用手段であるから、刊行物発明の「トレンチ内にゲート酸化膜を介して形成された」「多結晶シリコンのゲート電極」は、本願発明の、トレンチの「前記垂直壁上の薄いゲート酸化層及び前記トレンチ内にデポジットされ」た「ポリシリコン・ゲート」に相当する。
(7)刊行物発明の「前記ソース領域に接続されたソースコンタクトを備え」は、本願発明の「前記ソース領域に結合されるソースコンタクトを具備し」に相当する。
(8)刊行物１には、「このようにして・・・ソース領域４４をボディ領域４２に短絡する必要がなく、ＰＴ−ＦＥＴの双方向動作が可能となっている。」（第１２頁第１９〜２１行）と記載されており、ソース領域がボディ領域に接続されていないことにより、ＭＯＳＦＥＴが双方向動作が可能となっているので、刊行物発明の「双方向動作可能であること」は、本願発明の「前記ソースコンタクトは、前記ソース領域のみに接続されることによって、双方向性を有すること」に相当する。
(9)刊行物発明が「Ｐ型ドレイン領域」、「Ｐ型のソース領域」及び「Ｎ型のボディ領域」を備えており、刊行物発明が「Ｐ型」の電界効果トランジスタであることは明らかであるので、刊行物発明の「トレンチ型電界効果トランジスタ」は、本願発明の「Ｐ−チャネル・トレンチＭＯＳＦＥＴ」に相当する。
　　　
　よって、本願発明と刊行物発明とは、
　「Ｐ形の基板と、
　前記Ｐ形の基板上にエピタキシャル成長によって一定の濃度でデポジットされたＮ形のエピタキシャル層と、
　前記エピタキシャル層を貫通して延びる垂直壁を有するトレンチと、
　前記垂直壁上の薄いゲート酸化層及び前記トレンチ内にデポジットされポリシリコン・ゲートを形成する伝導性ポリシリコンと、
　前記トレンチの壁に隣接して形成され、かつ前記エピタキシャル層上に拡散されたＰ形のソース領域と、
　少なくとも前記ソース領域に結合されるソースコンタクトとを具備し、
　前記ソースコンタクトは、前記ソース領域のみに接続されることによって、双方向性を有することを特徴とするＰ−チャネル・トレンチＭＯＳＦＥＴ。」である点で一致し、以下の各点で相違する。
　
　相違点１
　本願発明が、「前記エピタキシャル層を貫通して延びる垂直壁を有する複数の分離されたトレンチ」を備えているのに対して、
　刊行物発明が、「前記ソース領域及び前記ボディ領域を通って前記ドレイン（基板）領域に延在するトレンチ」を備えているが、複数の分離された「トレンチ」であるか否か明らかでない点。
　相違点２
　本願発明が、「前記トレンチ内にデポジットされポリシリコン・ゲートを形成するＰ形の伝導性ポリシリコン」を備えているのに対して、
　刊行物発明が、「前記垂直壁上の薄いゲート酸化層及びトレンチ内にゲート酸化膜を介して形成されたＮ型にドーピングされた多結晶シリコンのゲート電極」を備えている点。
　相違点３
　本願発明が、「前記トレンチの各々の壁に隣接して形成され、かつ前記エピタキシャル層上に拡散されたＰ形のソース領域」を備えているのに対して、
　刊行物発明が、「前記ボディ領域に拡散により形成されたＰ型のソース領域」を備えているが、ソース領域がトレンチの各々の壁に隣接して形成されているか否か明らかでない点。
　
　以下、各相違点について検討する。
　相違点１について
　刊行物１の図３、図１０、図１１及び「第１０Ａ図は・・・ＦＥＴの一部を上から見た図である。この例ではセルは正方形で、トレンチによって分離されており、小さな正方形がソース領域・・・となっている。・・・第１０Ｂ図は別の例として直線セル型構造を示している。この例でもトレンチは十字形に交差しているが、図面の左右方向と垂直方向とで間隔が異なっている。これは、ソース領域・・・が各々トレンチ及び終端メサ領域８２によって分離された直線型オープンセル配置を表している。」（第１６頁第１８〜２６行参照）との記載から、トレンチ型電界効果トランジスタの上面から見たトレンチとソース領域の位置関係は、図１０Ａ（第１０Ａ図）では、トレンチが相互に接続されているのに対して、図１０Ｂ（第１０Ｂ図）では、トレンチが相互にソース領域により分離されており、また、図３及び図１１に示される方向の断面においては、複数のトレンチが互いに分離されていることは明らかであるから、刊行物発明において、図１０Ｂに記載される如く、トレンチを分離して形成することは、当業者が適宜なしえたことである。　
　相違点２について
（ａ）ＭＯＳＦＥＴ又は相補型ＭＯＳＦＥＴにおいて、Ｎ型ＭＯＳＦＥＴに形成される導電性ポリシリコンゲートとして、Ｎ型の導電性ポリシリコンゲートを用いること及び、Ｐ型ＭＯＳＦＥＴに形成される導電性ポリシリコンゲートとして、Ｐ型の導電性ポリシリコンゲートを用いることは慣用手段である。
（ｂ）本願の願書に最初に添付された明細書及び図面には、ＭＯＳＦＥＴのゲートを伝導性ポリシリコンで形成すること及びＭＯＳＦＥＴのゲートの伝導性ポリシリコンをＰ型とすることについて、(b1)「ポリシリコン・ゲートを形成する伝導性ポリシリコン」（特許請求の範囲請求項４）、(b2)００１０段落の図１０の説明としての「これらのトレンチは、トレンチ２３及び２４にそれぞれ・・・ゲート絶縁層と合わせるように形成され、かつそれぞれ伝導性のポリシリコンゲート（ポリシリコン・ストライプ）２８及び２９で充填されており」及び、(b3)００２７段落の、本願実施例の図１の製造プロセスの説明図である図７の説明として、「ポリシリコンゲート２８及び２９としてトレンチの内部に成長する。・・・成長後、ポリシリコンは・・・ボロンをインプラントすることで伝導性を与えられる。」と記載されているのみであり、また、本願実施例においてポリシリコンゲートが「Ｐ型」であることの根拠は、「ボロンをインプラントすることで伝導性を与えられる。」（００２７段落）という記載のみであって、ポリシリコンゲートを、ソース領域の導電型と同導電型の「Ｐ型」にしたことによる格別の効果は、明細書に何ら記載されていない。
（ｃ）さらに、刊行物１にも、図１にポリシリコンゲートの導電型と、ソース領域及びドレイン領域の導電型とを同一導電型とした縦型ＭＯＳＦＥＴが記載されている。
　したがって、上記（ａ）ないし（ｃ）を参照すると、刊行物発明における、Ｐ型トレンチ型電界効果トランジスタの「多結晶シリコンのゲート電極」の導電型をＰ型とすることは、ＭＯＳＦＥＴの導電性ポリシリコンゲート電極の導電型を通常用いられる構成の、ソース領域及びドレイン領域の導電型と同じ導電型とするに過ぎず、当業者が特に困難性なくなしえたものである。
　相違点３について
　「相違点１について」において検討したとおり、刊行物発明において、「トレンチ」を複数で分離されるように形成することは当業者が適宜なしえたものであって、「トレンチ」が複数で分離された構成においては、複数の「トレンチ」の間に形成された「ソース領域」が、「トレンチの各々の壁に隣接して形成され」ることは、当業者に明らかである。
　　
　よって、本願の請求項２に係る発明は、刊行物１に記載された発明及び従来周知の技術に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　
５．むすび
　以上のとおりであるから、本願は、請求項１に係る発明について検討するまでもなく、特許法第２９条第２項の規定により特許を受けることができない。
　よって、結論のとおり審決する。