【事件の表示】
　特願２０１４−１２６２６０「半導体装置および半導体装置の製造方法」拒絶査定不服審判事件〔平成２８年　１月１２日出願公開，特開２０１６−　　４９６６，請求項の数（７）〕について，次のとおり審決する。
【結　論】
　原査定を取り消す。
　本願の発明は，特許すべきものとする。
【理　由】
第１　手続の経緯
　本願は，平成２６年６月１９日の出願であって，平成２９年９月２２日付け拒絶理由通知に応答して同年１１月２７日に意見書，手続補正書が提出されたが，平成３０年２月２６日付けで拒絶査定（以下「原査定」という。）がなされ，これに対して，同年６月５日に拒絶査定不服審判の請求がなされると同時に手続補正書（以下，この手続補正書による手続補正を「本件補正」という。）が提出された。
第２　原査定の概要
　原査定の概要は次のとおりである。
　本願請求項１−７に係る発明は，本願出願前に頒布された以下の引用文献１−３に記載され又は電気通信回線を通じて公衆に利用可能となった発明に基づいて，本願出願前にその発明の属する技術の分野における通常の知識を有する者（以下「当業者」という。）が容易に発明をすることができたものであるから，特許法第２９条第２項の規定により特許を受けることができない。
引用文献等一覧
１．特開２０１３−２４７２５２号公報
２．国際公開第２０１３／０８０６４１号
３．国際公開第２０１１／１３５９９５号
第３　本件補正について
　本件補正は，特許法第１７条の２第３項から第６項までの要件に違反しているものとはいえない。
　本件補正による請求項１，６に発明特定事項を追加する補正は，出願当初明細書段落【００２７】，【００３０】，【図２Ａ】−【図２Ｃ】の記載からみて，新規事項を追加するものではなく，特許請求の範囲の減縮を目的とするものである。
　そして，下記第４ないし第６までに示すように，補正後の請求項１−７に係る発明は，独立特許要件を満たすものである。
　また，本件補正による，明細書段落【００１４】及び【００１９】についての補正は，上記と同様新規事項を追加するものではない。
第４　本願発明
　本願請求項１ないし７に係る発明（以下，それぞれ「本願発明１」ないし「本願発明７」という。）は，平成３０年６月５日付けの手続補正で補正された特許請求の範囲の請求項１ないし７に記載された事項により特定されるものであるところ，その本願発明１は，その請求項１に記載された事項により特定される次のとおりのものである。
「【請求項１】
　シリコンよりもバンドギャップが広いワイドバンドギャップ半導体からなる第１導電型の半導体基板と，
　前記半導体基板上に形成された，シリコンよりもバンドギャップが広いワイドバンドギャップ半導体からなり，かつ前記半導体基板よりも不純物濃度の低い第１導電型の半導体堆積膜と，
　前記半導体堆積膜の表面層に選択的に形成された第２導電型の半導体層と，
　前記半導体堆積膜と前記半導体層の上に形成された，前記半導体層よりも不純物濃度の低い第２導電型のベース層と，
　前記ベース層の表面層に選択的に形成された第１導電型のソース領域と，
　前記ベース層に形成された，前記ベース層よりも不純物濃度の高い第２導電型のコンタクト領域と，
　表面から前記ベース層を貫通して前記半導体堆積膜に達するように形成された第１導電型のウェル領域と，
　前記ソース領域と前記ウェル領域とに挟まれた前記ベース層の表面露出部の少なくとも一部にゲート絶縁膜を介して設けられたゲート電極層と，
　前記ソース領域と前記コンタクト領域との表面に共通に接触するソース電極と，
　前記半導体基板の裏面に設けられたドレイン電極と，
　を備え，
　前記半導体層の平面形状が方形で周期的に配置され，前記半導体層の対向する２箇所の角部のみで隣接する前記半導体層と連結し，複数の該連結した前記半導体層が離間して配置され，隣り合う前記半導体層の辺は平行であり，
　前記ベース層，前記ソース領域と前記コンタクト領域が複数のセルに分かれ，異なる前記セルの前記ベース層同士の間に前記ウェル領域を有し，前記ベース層の周囲が前記ウェル領域で取り囲まれることを特徴とする半導体装置。」
第５　引用文献，引用発明等
１　引用文献１について
（１）引用文献１の記載
　原査定の拒絶の理由に引用された引用文献１（特開２０１３−２４７２５２号公報，平成２５年１２月９日出願公開）には，図面とともに次の事項が記載されている（下線は当審で付与した。以下同じ。）。
「【特許請求の範囲】
【請求項１】
　
半導体基板内部に半導体装置構造が作り込まれ，前記半導体装置構造に電気的接触をとるための電極と，外部から前記電極と電気的接触をとるための電極パッドとを備え，前記電極パッドの下部の前記半導体基板にも前記半導体装置構造が作成された炭化珪素半導体装置であって，
　前記半導体装置構造は，
　第１導電型の半導体基板と，前記半導体基板上に形成された低不純物濃度の第１導電型の半導体層と，前記第１導電型の半導体層に選択的に形成された高不純物濃度の第２導電型の半導体層と，前記第２導電型の半導体層の表面に形成された低不純物濃度の第２導電型のベース層と，前記ベース層の表面層に選択的に形成された第１導電型のソース領域と，表面から前記ベース層を貫通して前記第１導電型の半導体層に達するように形成された第１導電型のウェル領域と，前記ソース領域と前記ウェル領域とに挟まれた前記ベース層の表面にゲート絶縁膜を介して形成された制御電極とを具備し，
　異なるセルのそれぞれの前記第２導電型の半導体層の一部同士が，前記ウェル領域の下の領域で互いに結合されていることを特徴とする炭化珪素半導体装置
【請求項２】
　前記電極パッドがゲートパッドであることを特徴とする請求項１に記載の炭化珪素半導体装置。
【請求項３】
　前記第１導電型の半導体基板の結晶学的面指数は（０００−１）面に対して平行な面もしくは１０度以内に傾いた面であることを特徴とする請求項１または２に記載の炭化珪素半導体装置。
【請求項４】
　前記第１導電型の半導体基板の結晶学的面指数は（０００１）面に対して平行な面もしくは１０度以内に傾いた面であることを特徴とする請求項１または２に記載の炭化珪素半導体装置。
【請求項５】
　前記ゲートパッド部分の前記ソース領域が前記ウェル領域によって，前記ゲートパッドの部分以外の前記半導体装置構造のソース領域と電気的に結合されていることを特徴とする請求項１〜４のいずれか一つに記載の炭化珪素半導体装置。
【請求項６】
　前記ソース領域が第２導電型領域に挟まれてなることを特徴とする請求項５に記載の炭化珪素半導体装置。
【請求項７】
　前記ゲートパッド部分の前記ソース領域が直線状に形成されたことを特徴とする請求項５に記載の炭化珪素半導体装置。
【請求項８】
　前記ゲートパッド部分の前記ソース領域が多角形の網の目状に形成されたことを特徴とする請求項５に記載の炭化珪素半導体装置。
【請求項９】
　第１導電型の半導体基板と，前記半導体基板上に形成された低不純物濃度の第１導電型の半導体層と，前記第１導電型の半導体層に選択的に形成された高不純物濃度の第２導電型の半導体層と，前記第２導電型の半導体層の表面に形成された低不純物濃度の第２導電型のベース層と，前記ベース層の表面層に選択的に形成された第１導電型のソース領域と，表面から前記ベース層を貫通して前記第１導電型の半導体層に達するように形成された第１導電型のウェル領域と，前記ソース領域と前記ウェル領域とに挟まれた前記ベース層の表面にゲート絶縁膜を介して形成された制御電極と，を具備し，異なるセルのそれぞれの前記第２導電型の半導体層の一部同士が，前記ウェル領域の下の領域で互いに結合された炭化珪素半導体装置であって，
　前記半導体基板上に前記第１導電型の半導体層をエピタキシャル成長により形成し，
　前記第１導電型の半導体層の表面に前記第２導電型の半導体層をイオン注入法により選択的に形成し，
　前記第１導電型の半導体層と前記第２導電型の半導体層の上に，前記ベース層をエピタキシャル成長法により形成し，
　前記ベース層の表面層に前記ソース領域と，表面から前記ベース層を貫通して前記第１導電型の半導体層に達する前記ウェル領域とをイオン注入法により選択的に形成した
　ことを特徴とする炭化珪素半導体装置の製造方法。」
「【発明の詳細な説明】
【技術分野】
【０００１】
　本発明は，ワイドバンドギャップ材料のひとつである炭化珪素を半導体として用い高耐圧大電流を制御する炭化珪素半導体装置およびその製造方法に関する。」
「【発明の概要】
【発明が解決しようとする課題】
【００１１】
　しかしながら，ＳｉＣは，半導体の破壊電界強度がシリコン素子に比べて１０倍高くなることから，特に，高電圧印加時の酸化膜への電界の負荷もシリコン素子に比べて大きくなる。このため，シリコンパワーデバイスでは酸化膜に大きな電界が加わる前にシリコンの破壊電界強度に達するために問題にならなかったことがＳｉＣでは新たに生じる。すなわち，ＳｉＣでは大きな電界が加わることにより，酸化膜が破壊されることが問題となる。図１２に示すＳｉＣ−ＭＯＳＦＥＴのゲート酸化膜１０６に大きな電界強度が印加されることとなり，ゲート酸化膜１０６が破壊されると信頼性に大きな問題が生じる。これは，ＳｉＣ−ＭＯＳＦＥＴだけでなく，ＳｉＣ−ＩＧＢＴでも同様である。
【００１２】
　また，上述したゲートパッド下の素子は，ゲートパッドと素子外部を接続する際に損傷を受けやすいことから，低オン抵抗化のための構造は具体化されていない。
【００１３】
　
本発明は，上記課題に鑑み，高電圧印加時においても，ゲート酸化膜が破壊されることがなく信頼性を有し，低オン抵抗を有する炭化珪素半導体装置およびその製造方法を提供することを目的とする
【課題を解決するための手段】
＜＜途中省略＞＞
【００２３】
　上記構成によれば，ソース・ドレイン間に高電圧を印加しても，ｎ型半導体ウェル領域の上のゲート酸化膜に大きな電界がかからず十分な素子耐圧を保持することができる。同様に，ｎ型半導体層ならびにｎ型半導体ウェル領域の不純物濃度を大きく上げて，オン抵抗を十分下げた場合でも十分な素子耐圧を保持することができる。
【発明の効果】
【００２４】
　本発明によれば，高電圧印加時においても，ゲート酸化膜が破壊されることがなく信頼性を有し，低オン抵抗化できるという効果を奏する。」
「【発明を実施するための形態】
【００２６】
　以下に添付図面を参照して，この発明にかかる炭化珪素半導体装置およびその製造方法の好適な実施例を詳細に説明する。
【００２７】
（実施例１）
　図１は，本発明の第１実施例のＳｉＣ−ＭＯＳＦＥＴの製造工程を示す断面図である。図１の（ａ）はｐ+層が結合していない部分の断面図，（ｂ）は，ｐ+層が結合している部分の断面図である。
【００２８】
　本実施例では，縦型プレーナーゲートＭＯＳＦＥＴとして，半導体材料として炭化珪素素（ＳｉＣ）を用い，素子耐圧１２００ＶのＭＯＳＦＥＴを示している。はじめに，（１）に示すように，
ｎ
+
（第１導電型）のＳｉＣ半導体基板１を用意する
ここでは，不純物として窒素を２×１０
19
ｃｍ
-3
程度含む低抵抗のＳｉＣ半導体基板１とした
このｎ
+
型半導体基板１の結晶学的面指数が（０００−１）面に対して，４度傾いた面の上に，窒素を１．８×１０
16
ｃｍ
-3
程度含むｎ
-
型（第１導電型）のＳｉＣ層２を１０μｍ程度エピタキシャル成長により積層する
【００２９】
　次に，（２）に示すように，
ＳｉＣ層２の上に幅１３μｍで深さ０．５μｍの第２導電型のｐ
+
層３をイオン注入法により形成する。その際のイオンは，例えばアルミニウムを用いる。また，不純物濃度は，１．０×１０
18
ｃｍ
-3
となるようにドーズ量を設定した
【００３０】
　その後，（３）に示すように，
第２導電型のｐベース層４をエピタキシャル成長法により０．５μｍ厚で前記ｐ
+
層３ならびにｎ
-
型のＳｉＣ層２上に形成する。その際の不純物は，アルミニウムとし，不純物濃度は２．０×１０
16
ｃｍ
-3
となるようにした
【００３１】
　その後，（４）に示すように，
ｎ打ち返し層６として，窒素イオンが５．０×１０
16
ｃｍ
-3
，深さ１．５μｍ，幅２．０μｍになるように選択的に注入する
ｐベース層４内に第１導電型のｎ
+
ソース層７と，第２導電型のｐ
+
コンタクト層８を選択的に形成する
【００３２】
　その後，活性化アニールを実施する。熱処理温度・時間は１６２０℃・２分である。これにより，（６）に示すように，ゲート酸化膜を１００ｎｍの厚さで熱酸化により形成し，水素雰囲気中にて１０００℃付近でアニールする。そして，
リンがドープされた多結晶シリコン層をゲート酸化膜上にゲート電極９として形成し，パターニングする
【００３３】
　この後，（７）に示すように，層間絶縁膜１０としてリンガラスを１．０μｍ厚で成膜後，パターニングしてから熱処理する。また，
１％シリコンを含んだアルミニウムを表面にスパッタ法にて厚さ５μｍで成膜し，表面電極（ソース電極）１１を形成する
素子裏面にはニッケルを成膜し９７０℃で熱処理後，チタン，ニッケル，金からなる裏面電極１２を成膜した
【００３４】
　図２は，本発明の第１実施例のＳｉＣ−ＭＯＳＦＥＴのｐ+層とセルの配置を表す平面図である。
図２の例では，ｎ打ち返し層６の下でｐ
+
層３の各角部から他のセル２０の角部に向けて互いに結合部３ａにより結合している。図２の例では，各セル２０を６角形セルパターンにて作成した。これに限らず，各セル２０を４角形セルとしてもよい
【００３５】
　図３は，本発明の各実施例により作成したＳｉＣ−ＭＯＳＦＥＴの電気特性の測定結果を示す図表である。本発明の実施例のチップサイズは３ｍｍ角であり，活性面積は５．２７ｍｍ2であり，定格電流は２５Ａである。オン抵抗（ＲｏｎＡ）は２．８ｍΩｃｍ2と十分低い値を示し，初期の素子耐圧も１４５０Ｖとなり，１２００Ｖ素子として十分良好な特性を示している。
【００３６】
　また，比較例（従来技術）として，ｐ+層３同士をまったく結合させないようにして作成したＳｉＣ−ＭＯＳＦＥＴを測定した。この比較例の場合，オン抵抗は，同等の２．８ｍΩｃｍ2と十分低い値を示したが，ソース・ドレイン間に８８０Ｖを印加したところで，ゲート酸化膜が破壊した。このことから，本発明は十分な素子耐圧を維持しながら，極めて小さいオン抵抗を示していることが分かる。
【００３７】
　
図４は，実施例１と比較例の素子耐圧およびｎ打ち返し層の幅を変えた時の素子耐圧の実測結果を示す図表である。比較例は，上述したように，ｐ
+
層３をセル間で全く結合させないＳｉＣ−ＭＯＳＦＥＴである。素子の各層の濃度厚さは上述のとおりである。その結果，本発明の実施例１の方が，１２００Ｖデバイスとして十分な耐圧特性である１４００Ｖ以上の高耐圧特性を実現していることが分かる。なお，オン抵抗は実施例１および比較例共に同一であり，実施例１のようにゲートパッド下にセルを作り込むことは，オン抵抗低減に効果があることが分かった
【００３８】
　
比較例のＳｉＣ−ＭＯＳＦＥＴで本実施例１と同等の１４００Ｖ以上の高耐圧特性を満足させるには，ｐ
+
層３の間の距離を１．０μｍ以下にし，かつｎ打ち返し層６の打ち返し濃度を５分の１まで低減させなくてはならないことが分かった。また，この条件の比較例におけるオン抵抗は１０．８ｍΩｃｍ
2
と極めて高い値を示した。これにより，本発明は，比較例に比してオン抵抗が小さく，同時に素子耐圧特性を高めることができる
　ア　引用文献１の図面の【図１】には，ソース電極１１が，ｐベース層４内の，第２導電型のｐ+コンタクト層８と第１導電型のｎ+ソース層７との表面に共通に接触していることが示されている。
　イ　引用文献１の図面の【図２】には，各セル２０が６角形セルパターンであり，各セル２０が，第２導電型のｐベース層４，第１導電型のｎ+ソース層７，第２導電型のｐ+コンタクト層８とが複数のセルに分かれており，異なるセル２０のｐベース層４同士の間に，ｎ打ち返し層６を有し，ｐベース層４の周囲がｎ打ち返し層６で取り囲まれていることが示されている。
　ウ　引用文献１の図面の【図４】には，ｐ+層間隔（μｍ）が拡がっていくに従い，実施例では素子耐圧（Ｖ）が維持されるのに対して，比較例においては素子耐圧が下がっていくグラフが示されている。
　エ　本願明細書の段落【００２４】にもあるように，炭化珪素半導体装置の技術分野において，「本明細書および添付図面においては，ｎまたはｐを冠記した層や領域では，それぞれ電子または正孔が多数キャリアであることを意味する。
また，ｎやｐに付す＋および−は，それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する
（２）引用発明
　したがって，上記引用文献１には次の発明（以下「引用発明」という。）が記載されていると認められる。
「半導体基板内部に半導体装置構造が作り込まれ，前記半導体装置構造に電気的接触をとるための電極と，外部から前記電極と電気的接触をとるための電極パッドとを備え，前記電極パッドの下部の前記半導体基板にも前記半導体装置構造が作成された炭化珪素半導体装置であって，
　前記半導体装置構造は，
　第１導電型の半導体基板と，前記半導体基板上に形成された低不純物濃度の第１導電型の半導体層と，前記第１導電型の半導体層に選択的に形成された高不純物濃度の第２導電型の半導体層と，前記第２導電型の半導体層の表面に形成された低不純物濃度の第２導電型のベース層と，前記ベース層の表面層に選択的に形成された第１導電型のソース領域と，表面から前記ベース層を貫通して前記第１導電型の半導体層に達するように形成された第１導電型のウェル領域と，前記ソース領域と前記ウェル領域とに挟まれた前記ベース層の表面にゲート絶縁膜を介して形成された制御電極とを具備し，
　異なるセルのそれぞれの前記第２導電型の半導体層の一部同士が，前記ウェル領域の下の領域で互いに結合されており，
　ここで，第１導電型の半導体基板は，不純物として窒素を２×１０19ｃｍ-3程度含む低抵抗のｎ+（第１導電型）のＳｉＣ半導体基板であり，
　前記半導体基板上に形成された低不純物濃度の第１導電型の半導体層は，窒素を１．８×１０16ｃｍ-3程度含むｎ-型（第１導電型）のＳｉＣ層であり，
　前記第１導電型の半導体層に選択的に形成された高不純物濃度の第２導電型の半導体層は，イオンとして，アルミニウムを用い，その不純物濃度は，１．０×１０18ｃｍ-3となるようにドーズ量を設定したイオン注入法により形成された第２導電型のｐ+層であり，
　前記第２導電型の半導体層の表面に形成された低不純物濃度の第２導電型のベース層は，不純物は，アルミニウムとし，不純物濃度は２．０×１０16ｃｍ-3となるようにした第２導電型のｐベース層であり，
　前記ベース層の表面層に選択的に形成された第１導電型のソース領域は，第１導電型のｎ+ソース層であり，
　表面から前記ベース層を貫通して前記第１導電型の半導体層に達するように形成された第１導電型のウェル領域は，窒素イオンが５．０×１０16ｃｍ-3になるように選択的に注入されたｎ打ち返し層であり，
　前記ソース領域と前記ウェル領域とに挟まれた前記ベース層の表面にゲート絶縁膜を介して形成された制御電極は，ゲート酸化膜上のゲート電極であり，
　ｐベース層内に，第２導電型のｐ+コンタクト層が選択的に形成され，第２導電型のｐベース層よりも不純物濃度が高いこと，
　ソース電極が，ｐベース層内の，第２導電型のｐ+コンタクト層と第１導電型のｎ+ソース層との表面に共通に接触していること，
　素子裏面には裏面電極があること，
　ｎ打ち返し層の下でｐ+層の各角部から他のセルの角部に向けて互いに結合部により結合しており，ここで，各セルを４角形セルとしてもよいこと，
　各セルが，第２導電型のｐベース層，第１導電型のｎ+ソース層，第２導電型のｐ+コンタクト層とが複数のセルに分かれており，異なるセルのｐベース層同士の間に，ｎ打ち返し層を有し，ｐベース層の周囲がｎ打ち返し層で取り囲まれていること，
を特徴とする炭化珪素半導体装置。」
２　引用文献２について
　また，原査定の拒絶の理由に引用された引用文献２（国際公開第２０１３／０８０６４１号，２０１３年６月６日国際公開）には，図面とともに次の事項が記載されている。
「［００５６］　＜平面構造２＞ 
　図５は，本発明の縦型ＭＯＳＦＥＴの活性領域を主面側から見た平面模式図である。簡単のために，ウェル領域３０およびソース領域４０に着目し，周辺の構成については図示を省略する。
［００５７］　図５に示す構造では，図３に示した場合と同様に，ウェル領域Ａに対して横の並び方向で隣接するウェル領域Ｂは，ｙ軸方向に長さＬｏｙだけずれて配置されており，ウェル領域Ａに対して縦の並び方向で隣接するウェル領域Ｃは，ｘ軸方向に長さＬｏｘだけずれて配置されている。
図３と異なる点は，長さＬｏｘまたは長さＬｏｙのいずれか，またはその両方が図３における場合より大きいため，ウェル領域Ｂとウェル領域Ｃとが互いに重なっており，それぞれのウェル領域の形状が四角形状ではなくなっている点である。これは，ウェル領域Ｂとウェル領域Ｃとが重なり，それらの論理和の領域を繋げたウェル領域とすることで実現される
［００５８］　図６に，図５に示したユニットセルの形状を簡易化したものを示す。図６の場合では，図４の場合に比べ，差し引く直角三角形の面積が大きくなることから，さらにユニットセルを小さくすることができる。チャネル幅はそのままであるから，チャネル幅密度は大きくなる。
［００５９］　また図５に示すように，隣接するウェル領域３０からの距離が最も遠くなるＪＦＥＴ領域上の点Ｙは，碁盤目配置における点Ｙよりも，最も近いウェル領域３０までの距離が小さくなる（より具体的には後述する）。よって，オフ状態においてゲート絶縁膜５０にかかる電界強度の最大値は小さくなり，高い信頼性を得ることができる。
［００６０］　以上より，本実施の形態に示すセル配置を用いることで，チャネル幅密度の増加と，信頼性の向上を同時に得ることができる。」
　すなわち，引用文献２には，平面視で，四角形状のウェル領域同士を互いに重ね合わせるという技術的事項が記載されている。
３　引用文献３について
　また，原査定の拒絶の理由に引用された引用文献３（国際公開第２０１１／１３５９９５号，２０１１年１１月３日国際公開）には，図面とともに次の事項が記載されている。
「［００６７］　
本発明の特徴的な点は，図２２〜図２５に図示したように，第１ウェル領域４１を第２ウェル領域４３によって接続することで，帰還容量の低減やゲート絶縁膜３０への高電界印加抑止による信頼性向上，さらには，ボディーダイオードの接合面積増加による順方向電流の増加などの効果を奏することである
さらに，図４，図５や図１５に示すように，第２ウェル領域４３がドリフト層２１の最表面に存在していないことで，オン抵抗の大きな増大を生じさせること無く帰還容量の低減を行えることである
［００６８］　図２２〜図２５に示す第２ウェル領域４３がドリフト層２１の最表面まで延在していると，第１ウェル領域４１とソース領域８０及びＪＦＥＴ領域によって表面に形成されるチャネルの一部を第２導電型領域で閉塞してしまうことで，単位セル面積当たりのチャネル幅を減少させ，更には，ＪＦＥＴ領域にオン動作時にゲート電界によって誘起されるキャリアの生成領域を奪うことで，オン抵抗を増加させる。」
　すなわち，引用文献３には，ドリフト層の最表面に存在しない，第２ウェル領域によって，第１ウェル領域を接続するという技術的事項が記載されている。
第６　対比・判断
１　本願発明１について
（１）対比
　本願発明１と引用発明とを対比すると，次のことがいえる。
　ア　引用発明における「炭化珪素半導体」，「第１導電型」，「第２導電型」は，本願発明１の「シリコンよりもバンドギャップが広いワイドバンドギャップ半導体」，「第１導電型」，「第２導電型」に相当するので，引用発明の「第１導電型の半導体基板」である「不純物として窒素を２×１０19ｃｍ-3程度含む低抵抗のｎ+（第１導電型）のＳｉＣ半導体基板」，「窒素を１．８×１０16ｃｍ-3程度含むｎ-型（第１導電型）のＳｉＣ層」である「半導体基板上に形成された低不純物濃度の第１導電型の半導体層」，「前記第１導電型の半導体層に選択的に形成された高不純物濃度の第２導電型の半導体層」，「前記第２導電型の半導体層の表面に形成された低不純物濃度の第２導電型のベース層」，「前記ベース層の表面層に選択的に形成された第１導電型のソース領域」，「第２導電型のｐベース層よりも不純物濃度が高い」「ｐベース層内に」「選択的に形成され」た「第２導電型のｐ+コンタクト層」，「表面から前記ベース層を貫通して前記第１導電型の半導体層に達するように形成された第１導電型のウェル領域」，「ゲート酸化膜上のゲート電極」である「前記ソース領域と前記ウェル領域とに挟まれた前記ベース層の表面にゲート絶縁膜を介して形成された制御電極」，「ｐベース層内の，第２導電型のｐ+コンタクト層と第１導電型のｎ+ソース層との表面に共通に接触している」「ソース電極」，「炭化珪素半導体装置」は，それぞれ，本願発明１の「第１導電型の半導体基板」，「第１導電型の半導体堆積膜」，「第２導電型の半導体層」，「第２導電型のベース層」，「第１導電型のソース領域」，「コンタクト領域」，「第１導電型のウェル領域」，「ゲート電極層」，「ソース電極」，「半導体装置」に相当する。
　イ　引用発明の「素子裏面」は半導体基板の裏面であることから，引用発明の「裏面電極」は，本願発明１の「ドレイン電極」に相当する。
　ウ　引用発明において，「各セルを４角形セルとしてもよ」く，「ｐ+層の各角部から他のセルの角部に向けて互いに結合部により結合して」いることから，引用発明の「ｎ打ち返し層の下でｐ+層の各角部から他のセルの角部に向けて互いに結合部により結合しており，ここで，各セルを４角形セルとしてもよいこと」は，本願発明１の「前記半導体層の平面形状が方形で周期的に配置され，前記半導体層の対向する２箇所の角部のみで隣接する前記半導体層と連結し，複数の該連結した前記半導体層が離間して配置され，隣り合う前記半導体層の辺は平行であ」ることとの間で，「前記半導体層の平面形状が方形」「に配置され，前記半導体層の」「角部」「で隣接する前記半導体層と連結」「して配置され」ている点で共通する。
　エ　また，引用発明の「各セルが，第２導電型のｐベース層，第１導電型のｎ+ソース層，第２導電型のｐ+コンタクト層とが複数のセルに分かれており，異なるセルのｐベース層同士の間に，ｎ打ち返し層を有し，ｐベース層の周囲がｎ打ち返し層で取り囲まれている」ことは，本願発明１の「前記ベース層，前記ソース領域と前記コンタクト領域が複数のセルに分かれ，異なる前記セルの前記ベース層同士の間に前記ウェル領域を有し，前記ベース層の周囲が前記ウェル領域で取り囲まれること」に相当する。
　したがって，本願発明１と引用発明との間には，次の一致点，相違点があるといえる。
（一致点）
「シリコンよりもバンドギャップが広いワイドバンドギャップ半導体からなる第１導電型の半導体基板と，
　前記半導体基板上に形成された，シリコンよりもバンドギャップが広いワイドバンドギャップ半導体からなり，かつ前記半導体基板よりも不純物濃度の低い第１導電型の半導体堆積膜と，
　前記半導体堆積膜の表面層に選択的に形成された第２導電型の半導体層と，
　前記半導体堆積膜と前記半導体層の上に形成された，前記半導体層よりも不純物濃度の低い第２導電型のベース層と，
　前記ベース層の表面層に選択的に形成された第１導電型のソース領域と，
　前記ベース層に形成された，前記ベース層よりも不純物濃度の高い第２導電型のコンタクト領域と，
　表面から前記ベース層を貫通して前記半導体堆積膜に達するように形成された第１導電型のウェル領域と，
　前記ソース領域と前記ウェル領域とに挟まれた前記ベース層の表面露出部の少なくとも一部にゲート絶縁膜を介して設けられたゲート電極層と，
　前記ソース領域と前記コンタクト領域との表面に共通に接触するソース電極と，
　前記半導体基板の裏面に設けられたドレイン電極と，
　を備え，
　前記半導体層の平面形状が方形に配置され，前記半導体層の角部で隣接する前記半導体層と連結して配置され，
　前記ベース層，前記ソース領域と前記コンタクト領域が複数のセルに分かれ，異なる前記セルの前記ベース層同士の間に前記ウェル領域を有し，前記ベース層の周囲が前記ウェル領域で取り囲まれることを特徴とする半導体装置。」
（相違点）
（相違点１）本願発明１においては「前記半導体層の平面形状が方形で周期的に配置され，前記半導体層の対向する２箇所の角部のみで隣接する前記半導体層と連結し，複数の該連結した前記半導体層が離間して配置され，隣り合う前記半導体層の辺は平行であ」ると特定されているのに対して，引用発明においては「前記半導体層の平面形状が方形に配置され，前記半導体層の角部で隣接する前記半導体層と連結して配置され」てはいるものの，「半導体層」が「周期的に配置され」ているのか特定されておらず，また，「半導体層の対向する２箇所の角部のみで隣接する前記半導体層と連結し」てはおらず，また，「複数の該連結した前記半導体層が離間して配置され」てはおらず，また，「隣り合う前記半導体層の辺は平行であ」るのか特定されていない点。
（２）相違点１についての判断
　上記第５の１（１）より，引用文献１の段落【００３７】，【００３８】には，「
図４は，実施例１と比較例の素子耐圧およびｎ打ち返し層の幅を変えた時の素子耐圧の実測結果を示す図表である
比較例は，上述したように，ｐ
+
層３をセル間で全く結合させないＳｉＣ−ＭＯＳＦＥＴである
比較例のＳｉＣ−ＭＯＳＦＥＴで本実施例１と同等の１４００Ｖ以上の高耐圧特性を満足させるには，ｐ
+
層３の間の距離を１．０μｍ以下にし，かつｎ打ち返し層６の打ち返し濃度を５分の１まで低減させなくてはならないことが分かった。また，この条件の比較例におけるオン抵抗は１０．８ｍΩｃｍ
2
と極めて高い値を示した。これにより，本発明は，比較例に比してオン抵抗が小さく，同時に素子耐圧特性を高めることができる
　すなわち，引用文献１の実施例１においては，ｐ+層３をセル間で全く結合させないＳｉＣ−ＭＯＳＦＥＴである比較例に対して，「ｐ+層３の間の距離を１．０μｍ以下に」する必要がなく，「かつｎ打ち返し層６の打ち返し濃度を５分の１まで低減させ」る必要がないものであり，それにより，「
本発明は，比較例に比してオン抵抗が小さく，同時に素子耐圧特性を高めることができる
　それに対して，比較例においては，「１４００Ｖ以上の高耐圧特性を満足させるには，ｐ+層３の間の距離を１．０μｍ以下にし，かつｎ打ち返し層６の打ち返し濃度を５分の１まで低減させなくてはなら」ず「この条件の比較例におけるオン抵抗は１０．８ｍΩｃｍ2と極めて高い値を示した」とあり，ｐ+層３の間の距離を狭めてしまったがために，「オン抵抗」が高くなってしまうという実験結果が示されている。
　そうすると，引用文献２に記載されている技術的事項，すなわち，平面視で，四角形状のウェル領域同士を互いに重ね合わせる（上記第５の２）という技術に接した当業者が，引用発明における４角形セルである第２導電型のｐ+層３を互いに重ね合わせて，その対向する２箇所の角部のみで連結することを試みるときに，上記比較例との対比で，ｐ+層３の間の距離が狭まった場合に，オン抵抗が極めて高い値になることを当然に想起するものであり，引用文献１に記載された，「低オン抵抗を有する」という目的（上記第５の１（１）【００１３】）に反し，引用発明の効果として明記されている「オン抵抗が小さく，同時に素子耐圧特性を高めることができる」点に逆行するものであるために，上記の試み，すなわち，引用発明に引用文献２の技術的事項を採用することに関して阻害要因が存在するといえる。
　また，引用文献３にも上記の変更をするための動機付けは存在しない。
　したがって，引用発明において，相違点１について本願発明１の構成を採用することは当業者が容易になし得ることとは認められない。
　したがって，本願発明１は，当業者であっても，引用発明，引用文献１ないし３に記載された技術的事項に基づいて容易に発明できたものであるとはいえない。
２　本願発明２ないし５について
　本願発明２ないし５は，本願発明１を直接的または間接的に引用するものであるので本願発明１と同じ理由により，当業者であっても，引用発明，引用文献１ないし３に記載された技術的事項に基づいて容易に発明できたものであるとはいえない。
３　本願発明６について
　本願発明６も，本願発明１の「前記半導体層の平面形状が方形で周期的に配置され，前記半導体層の対向する２箇所の角部のみで隣接する前記半導体層と連結し，複数の該連結した前記半導体層が離間して配置され，隣り合う前記半導体層の辺は平行であり」に対応する「前記半導体層の平面形状を方形で周期的に配置し，前記半導体層の対向する２箇所の角部のみで隣接する前記半導体層と連結し，複数の該連結した前記半導体層を離間して配置し，隣り合う前記半導体層の辺は平行とし」という構成を備えるものであるから，本願発明１と同じ理由により，当業者であっても，引用発明，引用文献１ないし３に記載された技術的事項に基づいて容易に発明できたものであるとはいえない。
４　本願発明７について
　本願発明７は，本願発明６を引用するものであるので本願発明６と同じ理由により，当業者であっても，引用発明，引用文献１ないし３に記載された技術的事項に基づいて容易に発明できたものであるとはいえない。
第７　原査定について
　審判請求時の補正により，本願発明１は「前記半導体層の平面形状が方形で周期的に配置され，前記半導体層の対向する２箇所の角部のみで隣接する前記半導体層と連結し，複数の該連結した前記半導体層が離間して配置され，隣り合う前記半導体層の辺は平行であり」という事項を有するものとなり，また，本願発明６は「前記半導体層の平面形状を方形で周期的に配置し，前記半導体層の対向する２箇所の角部のみで隣接する前記半導体層と連結し，複数の該連結した前記半導体層を離間して配置し，隣り合う前記半導体層の辺は平行とし」という事項を有するものとなっており，前記第６のとおり，当業者であっても拒絶査定において引用された引用文献１−３に基づいて容易に発明できたものとはいえない。
　また，本願発明２ないし７も同様に，前記第６のとおり，当業者であっても拒絶査定において引用された引用文献１−３に基づいて容易に発明できたものとはいえない。
　したがって，原査定の理由を維持することはできない。
第８　むすび
　以上のとおり，原査定の理由によっては，本願を拒絶することはできない。
　また，他に本願を拒絶すべき理由を発見しない。
　よって，結論のとおり審決する。