【手続補正書】
【提出日】平成22年5月27日(2010.5.27)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第１の導電型の半導体基板における縁部終端領域であって、基板はエピタキシャル層を含まず、縁部終端領域は、
基板に埋込まれた第２の導電型の注入された分離層を含み、分離層は基板の表面より下に上部境界を有し、
基板の表面から下向きに延在し、注入された分離層と統合される第２の導電型のサイドウォールウェルとを含み、分離層およびサイドウォールウェルはともに基板の分離されたポケットを形成する、縁部終端領域。
【請求項２】
分離されたポケットの外部に位置し、サイドウォールウェルから横方向に間隔を置かれた基板の表面に隣接した第１の導電型の基板リングと、
基板の表面に重なる層間誘導体と、
層間誘導体の第１の開口部を通してサイドウォールウェルと電気的な接触をする第１の金属コンタクトとを含み、第１の金属コンタクトは層間誘導体の表面上の基板リングに向かって横方向に延在する第１のフィールドプレート部分を含み、さらに
基板リングと電気的にコンタクトする第２の金属コンタクトを含み、第２の金属コンタクトは層間誘導体の表面でサイドウォールウェルに向かって横方向に延在する第２のフィールドプレート部分をさらに含む、請求項１に記載の縁部終端領域。
【請求項３】
基板の表面およびサイドウォールウェルに隣接し、基板リングの方向に向かって延在する第２の導電型の領域をさらに含む、請求項２に記載の終端領域。
【請求項４】
層間誘導体の下の基板の表面にフィールド酸化膜層をさらに含み、フィールド酸化膜層はサイドウォールウェルと基板リングと間の領域の分離されたポケットの外部に位置する、請求項２に記載の終端領域。
【請求項５】
サイドウォールウェルは、異なるエネルギで注入された垂直の一連のドーパント領域を含み、Ｎ−ウェルサイドウォールの垂直のドーピングプロファイルはレトログレードしている、請求項４に記載の終端領域。
【請求項６】
サイドウォールウェルはフィールド酸化膜層の部分の下で横方向に延在する、請求項５に記載の終端領域。
【請求項７】
フィールド酸化膜層と層間誘導体との間に第３の導電フィールドプレートをさらに含む、請求項６に記載の終端領域。
【請求項８】
フィールド酸化膜層と層間誘導体との間に第４の導電フィールドプレートをさらに含み、第３のフィールドプレートは第１の金属コンタクトの第１のフィールドプレート部分の下部にあり、第４のフィールドプレートは第２の金属コンタクトの第２のフィールドプレート部分の下部にある、請求項７に記載の終端領域。
【請求項９】
半導体基板においてラテラルＤＭＯＳトランジスタを製造するプロセスであって、基板は第１の導電型であってエピタキシャル層を含まず、前記プロセスは、
基板の表面でフィールド酸化膜層を形成するステップと、
フィールド酸化膜層から横方向に離れて間隔を置かれた基板の表面に第１のマスク層を形成するステップと、
第２の導電型のコンフォーマルなドリフト領域を形成するために、基板に対して第２の導電型のドーパントを注入するステップとを含み、ドリフト領域は、フィールド酸化膜層の第１の縁部の近くの領域に第１のより深い部分と、フィールド酸化膜層の第２の縁部の近くの領域に第２のより深い部分と、フィールド酸化膜層の下のより浅い部分とを有し、さらに
ドリフト領域の第１および第２のより深い部分とドリフト領域の第１のより深い部分に隣接した基板の領域との上に第２のマスク層を形成するステップと、
ボディ領域を形成するために第１の導電型のドーパントを注入するステップと、
ドリフト領域の第１のより深い部分の上、およびボディ領域とドリフト領域の第１のより深い部分との間の基板の領域の上に、ゲート誘電体層を形成するステップと、
ゲート誘電体層の上にゲートを形成するステップとを含む、プロセス。
【請求項１０】
第１の導電型の半導体基板に形成されたラテラルＤＭＯＳ装置であって、基板はエピタキシャル層を含まず、前記装置は、
基板の表面にフィールド酸化膜層を含み、フィールド酸化膜層は第１および第２の縁部を含み、さらに
フィールド酸化膜領域の下層にあってフィールド酸化膜領域の両縁部を越えて延在する第２の導電型のコンフォーマルなドリフト領域を含み、ドリフト領域は、フィールド酸化膜領域の下に浅い部分と、フィールド酸化膜領域の第１の縁部に隣接した第１の深い部分と、フィールド酸化膜領域の第２の縁部に隣接した第２の深い部分とを含み、深い部分は浅い部分よりも基板に対してより深く延在し、さらに
ドリフト領域の第１の深い部分に隣接した基板の表面に隣接して位置する第１の導電型のボディ領域と、
ボディ領域内で基板の表面に隣接して形成される第２の導電型のソース領域とを含み、ソース領域はチャネル領域によってドリフト領域の第１の深い部分から離されており、さらに
チャネル領域に重なるゲート誘電体層およびゲートと、
基板の表面に隣接する第２の導電型のドレイン領域とを含み、ドレイン領域の少なくとも一部はドリフト領域の第２の深い部分に位置する、ラテラルＤＭＯＳ装置。
【請求項１１】
第１の導電型の半導体基板に形成されたラテラルＤＭＯＳ装置であって、基板はエピタキシャル層を含まず、前記装置は、
第２の導電型のドリフト領域を含み、ドリフト領域は異なるエネルギで注入された垂直の一連のドーパント領域を含み、さらに
基板の表面に隣接し、ドリフト領域に隣接する、第１の導電型のボディ領域と、
ボディ領域内の基板の表面に隣接して形成される第２の導電型のソース領域とを含み、ソース領域はチャネル領域によってドリフト領域から離されており、さらに
チャネル領域に重なるゲート誘電体層およびゲートと、
基板の表面に隣接して位置し、ドリフト領域の一部によってチャネル領域から離された第２の導電型のドレイン領域とを含む、ラテラルＤＭＯＳ装置。
【請求項１２】
第１の導電型の基板の半導体基板に形成されたラテラルＤＭＯＳ装置であって、基板はエピタキシャル層を含まず、前記装置は、
第２の導電型のドリフト領域と、
基板の表面に隣接し、ドリフト領域に隣接して位置する、第１の導電型のボディ領域と、
ボディ領域内の基板の表面に隣接して形成される第２の導電型のソース領域とを含み、ソース領域はチャネル領域によってドリフト領域から離されており、さらに
チャネル領域に重なるゲート誘電体層およびゲートと、
ドリフト領域および基板の表面に隣接して位置する第２の導電型のドレイン領域と、
ドレイン領域の下に位置する第１の導電率の深い領域とを含み、深い領域は基板のドーピング濃度よりも高いドーピング濃度を有する、ラテラルＤＭＯＳ装置。
【請求項１３】
拡張されたドレインＭＯＳＦＥＴであって、
半導体基板の表面に形成されるフィールド酸化膜層を含み、開口部がフィールド酸化膜に形成され、開口部はフィールド酸化膜層の両縁部によって境界付けされ、さらに
基板に形成される第１の導電型のウェルを含み、ウェルは少なくとも２つの注入されたドーパント領域を含み、ドーパント領域の少なくとも１つはカップ形状であってフィールド酸化膜層の開口部の下に延在し、さらに
下記の領域が前記ウェルに形成され、
基板の表面に隣接して位置した第２の導電型のドレイン領域と、
基板の表面およびドレイン領域に隣接して位置する第２の導電型のドリフト領域とを含み、ドリフト領域のドーピング濃度はドレイン領域のドーピング濃度よりも低く、さらに
基板の表面に隣接する第２の導電率のソース領域を含み、ソース領域はチャネル領域によってドリフト領域から離されており、
チャネル領域の上のゲート誘電体層と、
ゲート誘電体層の上のゲートとを含む、拡張されたドレインＭＯＳＦＥＴ。
【請求項１４】
半導体基板に形成される拡張されたドレインＭＯＳＦＥＴであって、基板はエピタキシャル層を含まず、前記ＭＯＳＦＥＴは、
基板の表面に形成されたフィールド酸化膜層を含み、開口部がフィールド酸化膜層に形成され、さらに
基板に形成されたコンフォーマルなウェルを含み、ウェルはフィールド酸化膜領域の下に浅い部分を含み、フィールド酸化膜層の開口部の下に深い部分を含み、深い部分は浅い部分よりも基板により深く延在し、さらに
ウェルにおける基板の表面に隣接した第１の導電型のボディ領域と、
ボディ領域内の基板の表面に隣接した第２の導電型のソース領域と、
ウェルにおける基板の表面に隣接した第２の導電型のドレイン領域と、
ウェルにおける基板の表面に重なるゲートおよびゲート誘電体層とを含み、ゲートはチャネル領域に重なり、さらに
ドレインからチャネル領域まで横方向に延在する第２の導電型の第１のドレイン拡張部と、
ドレインからフィールド酸化膜層の開口部の縁部まで横方向に延在する第２の導電型の第２のドレイン拡張部とを含み、
第１のドレイン拡張部の長さは第２のドレイン拡張の長さとは異なる、拡張されたドレインＭＯＳＦＥＴ。
【請求項１５】
第１の導電型の半導体基板に形成されたラテラルトレンチＤＭＯＳ装置であって、基板はエピタキシャル層を含まず、前記装置は、
基板の表面で形成されたフィールド酸化膜層を含み、フィールド酸化膜層は第１および第２の開口部を有し、さらに
基板に形成されたトレンチを含み、トレンチはフィールド酸化膜層の第１の開口部において基板の表面から下向きに延在し、トレンチはゲートおよびゲート誘電体層を包含し、さらに
フィールド酸化膜層の第１の開口部におけるトレンチに隣接して形成された第１の導電型のボディ領域と、
基板の表面およびフィールド酸化膜層の第１の開口部におけるトレンチに隣接したボディ領域内に形成された第２の導電率のソース領域と、
フィールド酸化膜層の第２の開口部における基板の表面に隣接して形成された第２の導電型のドレイン領域と、
トレンチ、ボディ領域およびドレイン領域に当接する第２の導電型のコンフォーマルなドリフト領域とを含み、ドリフト領域は、フィールド酸化膜層の第１および第２の開口部より下にそれぞれ第１および第２の深い部分を含み、フィールド酸化膜層より下に浅い部分を含み、深い部分は浅い部分よりも基板により深く延在する、ラテラルトレンチＤＭＯＳ装置。
【請求項１６】
第１の導電型の基板の半導体基板に形成されるラテラルＤＭＯＳ装置であって、基板はエピタキシャル層を含まず、前記装置は、
基板の表面に隣接して形成された第１の導電型のボディ領域と、
ボディ領域内で基板の表面に隣接して形成される第２の導電型のソース領域と、
基板のチャネル領域に重なるゲートおよびゲート誘電体層と、
基板の表面に隣接し、ボディ領域から横方向に間隔を置かれて形成された第２の導電型のドレイン領域とを含み、チャネル領域はドレイン領域およびソース領域の間に位置し、さらに
ボディ領域、チャネル領域、およびドレイン領域の下に横方向に延在する第２の導電型の分離層を含み、分離層は基板の表面より下に上部境界を有し、
ボディ領域は、異なるエネルギで注入された垂直の一連のドーパント領域を含む、ラテラルトレンチＤＭＯＳ装置。
【請求項１７】
第１の導電型の基板の半導体基板に形成されるラテラルＤＭＯＳ装置であって、基板はエピタキシャル層を含まず、前記装置は、
基板の表面に隣接して形成された第１の導電型のボディ領域を含み、ボディ領域は異なるエネルギで注入された垂直の一連のドーパント領域を含み、
ボディ領域内で基板の表面に隣接して形成される第２の導電型のソース領域と、
基板の表面に隣接した第２の導電型のドレイン領域と、
基板の表面の上のゲートおよびゲート誘電体層とを含み、ゲートは基板のチャネル領域に重なり、チャネル領域はドレイン領域およびソース領域の間に位置し、さらに
チャネル領域に向かう方向にドレイン領域から延在する第１のドリフト領域と、
チャネル領域から離れる方向にドレイン領域から延在する第２のドリフト領域と、
ボディ領域およびドレイン領域より下の基板に沈んだ第２の導電型の注入された分離領域とを含む、ラテラルＤＭＯＳ装置。
【請求項１８】
第１の導電型の基板の半導体基板に形成されるＪＦＥＴ装置であって、基板はエピタキシャル層を含まず、前記装置は、
第２の導電型のウェルと、
ウェルにおける基板の表面に隣接した第２の導電型のドレイン領域と、
ウェルにおける基板の表面に隣接した第２の導電型のソース領域とを含み、ソース領域はドレイン領域から横方向に間隔を置かれ、
ウェルにおける基板の表面に隣接した第１の導電型のゲート領域を含み、ゲート領域はソース領域とドレイン領域との間に位置し、さらに
ゲート領域の底部とウェルの底部との間に位置したチャネル領域を含み、
ウェルは、異なるエネルギで注入された垂直の一連のドーパント領域を含む、ラテラルＤＭＯＳ装置。
【請求項１９】
バックグラウンドドーピング濃度を備えた第１の導電型の基板の半導体基板に形成された空乏モードＭＯＳＦＥＴであって、基板はエピタキシャル層を含まず、前記ＭＯＳＦＥＴは、
基板の表面に隣接した第２の導電型のソース領域と、
基板の表面に隣接した第２の導電型のドレイン領域とを含み、ソース領域から離れて横方向に間隔を置かれ、さらに
基板のチャネル領域に重なるゲートおよびゲートの誘電体層を含み、チャネル領域はソース領域およびドレイン領域の間に位置し、
チャネル領域のドーピング濃度はバックグラウンドドーピング濃度である、空乏モードＭＯＳＦＥＴ。
【請求項２０】
Ｐ−型半導体基板に形成されたダイオードであって、基板はエピタキシャル層を含まず、前記ダイオードは、
基板の表面に隣接したＮ−型カソード層と、
カソード層より下でこれに隣接するＰ−型アノード領域と、
アノード領域より下の基板に埋込まれたＮ−型の注入された分離領域とを含む、ダイオード。