【事件の表示】
　特願２０１５−１０７４８６「絶縁ゲート型スイッチング素子の製造方法」拒絶査定不服審判事件〔平成２８年１２月２８日出願公開、特開２０１６−２２５３５１、請求項の数（３）〕について、次のとおり審決する。
【結　論】
　原査定を取り消す。
　本願の発明は、特許すべきものとする。
【理　由】
第１　手続の経緯　
　本願は，平成２７年５月２７日の出願であって，その手続の経緯は以下のとおりである。
平成２９年　６月　９日付け　拒絶理由通知
平成２９年　８月２４日　　　意見書・手続補正
平成２９年１２月　８日付け　拒絶査定（以下，「原査定」という。）
平成３０年　２月２２日　　　審判請求
平成３１年　１月　９日付け　拒絶理由通知
平成３１年　２月２８日　　　意見書・手続補正
平成３１年　４月　９日付け　最後の拒絶理由通知
令和　１年　５月２３日　　　意見書・手続補正
　
第２　原査定の概要
　原査定の概要は次のとおりである。
　この出願の請求項１−３に係る発明は，その出願前に日本国内又は外国において，頒布された下記の刊行物に記載された発明又は電気通信回線を通じて公衆に利用可能となった発明に基いて，その出願前にその発明の属する技術の分野における通常の知識を有する者（以下，「当業者」という。）が容易に発明できたものであるから，特許法第２９条第２項の規定により特許を受けることができない。
　　　　　　　　　　　　＜引用文献等一覧＞
　１．特開２０１０−１０３３２６号公報
　２．特開２００４−１０３７６４号公報
　３．特開２００９−２３８８７２号公報
　
第３　当審拒絶理由の概要
　平成３１年１月９日付け及び同年４月９日付け拒絶理由の概要は次のとおりである。
１（明確性要件）この出願は，特許請求の範囲の記載が下記の点で，特許法第３６条第６項第２号に規定する要件を満たしていない。（「当審拒絶理由１」という。）
　　　　　　　　　　　　　　　　記
・請求項１−３ 
　請求項１の「下地層」は，「ゲート絶縁膜」又は「半導体基板」と同じものなのか，その関係が不明である。
　また，上記不明な請求項１を引用する請求項２−３も不明である。 
２（進歩性）この出願の請求項１−３に係る発明は，その出願前日本国内又は外国において頒布された下記の刊行物に記載された発明又は電気通信回線を通じて公衆に利用可能となった発明に基いて，その出願前に当業者が容易に発明をすることができたものであるから，特許法第２９条第２項の規定により特許を受けることができない。（「当審拒絶理由２」という。）
　　　　　　　　　　　　＜引用文献等一覧＞
　Ａ．特開２００５−０９３７７３号公報
　３．特開２００９−２３８８７２号公報
３（新規事項）平成３１年２月２８日付け手続補正書でした補正は，下記の点で願書に最初に添付した明細書，特許請求の範囲又は図面に記載した事項の範囲内においてしたものでないから，特許法第１７条の２第３項に規定する要件を満たしていない。（「当審拒絶理由３」という。）
　　　　　　　　　　　　　　　　記
　この補正により，請求項１に記載された「不純物を注入する工程」が「前記半導体基板の前記表面が露出している状態で，・・・不純物を注入する工程」に補正されたが，この補正後の工程は出願当初の明細書に記載されていない。 
　
第４　本願発明
　本願の請求項１−３に係る発明（以下，それぞれ「本願発明１」−「本願発明３」という。）は，令和１年５月２３日に補正された特許請求の範囲の請求項１−３に記載された事項により特定される次のとおりのものと認められる。
「【請求項１】
　絶縁ゲート型スイッチング素子の製造方法であって，
　半導体基板の表面にトレンチを形成する工程と，
　前記トレンチ内に，ゲート絶縁膜を形成する工程と，
　前記ゲート絶縁膜の形成後に，前記トレンチ内と前記半導体基板の前記表面上に半導体によって構成されている電極層を堆積させる工程と，
　前記電極層を研磨することによって，前記半導体基板の前記表面上の前記電極層を除去して前記半導体基板の前記表面を露出させる工程と，
　前記研磨によって露出させた前記半導体基板の前記表面が露出している状態で前記半導体基板を熱処理することによって前記トレンチ内の前記電極層の表層部にキャップ絶縁膜を形成する工程と，
　前記キャップ絶縁膜の形成後に，前記研磨によって露出させた前記半導体基板の前記表面に絶縁膜が形成された状態で，前記半導体基板の前記表面側から，前記トレンチ内の前記電極層から前記半導体基板に跨る範囲に不純物を注入する工程，
　を有する製造方法。
　　【請求項２】
　開口部の輪郭が前記キャップ絶縁膜の表面から前記半導体基板の前記表面に跨るように伸びるマスク層を形成する工程をさらに有し，
　前記不純物を注入する工程では，前記マスク層を介して不純物を注入する請求項１の製造方法。
　　【請求項３】
　前記トレンチ内の前記電極層から前記半導体基板に跨る範囲に不純物を注入した後に，前記キャップ絶縁膜の表面から前記半導体基板の前記表面に跨って伸びるＮＳＧ膜を形成する工程をさらに有する請求項１または２の製造方法。」
　
第５　引用文献及び引用発明
１　引用文献１について
（１）引用文献１の記載
　原査定に引用された引用文献１には，図面とともに次の事項が記載されている。（下線は当審で付加した。以下同じ。）
「【０００１】
  本発明は，ＩＧＢＴ，及び，ＩＧＢＴの製造方法に関する。」
「【発明が解決しようとする課題】
【０００４】
  ＩＧＢＴは，半導体基板に不純物を注入することでＮ型又はＰ型の不純物領域を形成するため，半導体基板内部の不純物濃度には製造ばらつきが生ずる。フローティング領域を有するＩＧＢＴでは，フローティング領域内の不純物濃度の製造ばらつきによって，フローティング領域の幅（深さ方向の幅）が変動する。フローティング領域の幅がばらつくと，ＩＧＢＴのチャネル長がばらつく。その結果，ＩＧＢＴのオン電圧のばらつきが大きくなるという問題があった。」
「【００３２】
  次に，
ＩＧＢＴ１０の製造方法
（中略）
【００３４】
（トレンチ形成工程）
  次に，ＲＩＥ法を用いたエッチングによって，図８に示すように，
半導体ウエハ７０の上面７０ａにトレンチ３５を形成する。
【００３５】
（トレンチ絶縁膜・ゲート電極形成工程）
  トレンチ３５を形成したら，半導体ウエハ７０を熱処理して，半導体ウエハ７０の表面とトレンチ３５の内面に犠牲酸化膜を形成する。その後，犠牲酸化膜をエッチングで除去する。犠牲酸化膜を除去したら，再度，
半導体ウエハ７０を熱処理し，半導体ウエハ７０の表面とトレンチ３５の内面にシリコン酸化膜を形成する。トレンチ３５内のシリコン酸化膜が，トレンチ絶縁膜３７となる。トレンチ絶縁膜３７を形成したら，ＣＶＤ法によって半導体ウエハ７０上にポリシリコンを堆積させる。このとき，トレンチ３５内にポリシリコンが充填される。ポリシリコンを堆積させたら，トレンチ３５の外部のポリシリコンをＣＤＥ法等のエッチングによって除去する。
半導体ウエハ７０を熱処理することによって，ゲート電極３６の上面にキャップ絶縁膜３９を形成する。これによって，半導体ウエハ７０の断面構造が，図１０に示す構造となる。
  図１１は，図１０の断面図のゲート電極３６の上面近傍の拡大図を示している。図１１に示すように，
ゲート電極３６は，その上面３６ａが半導体ウエハ７０の上面７０ａから凹んだ位置に存在するように形成する。本実施例では，ゲート電極３６の上面３６ａと半導体ウエハ７０の上面７０ａとの間の段差の高さＨ１（以下，トレンチリセス深さＨ１という）が約０．３μｍとなるように，ゲート電極３６を形成する。
【００３６】
（イオン注入工程）
  次に
，図１２に示すように，半導体ウエハ７０の上面７０ａ
そして，上面７０ａ側から半導体ウエハ７０にイオンを注入する。
  まず，ボトムボディ領域２８に対応する深さにＰ型不純物を注入する（ボトムボディ領域注入工程）。すなわち，注入したＰ型不純物がボトムボディ領域２８に対応する深さ範囲内で停止するように，加速電圧を調整して注入する。より詳細には，注入されたＰ型不純物の停止位置のピークが，図２の極大値Ｐ３の深さとなるように注入する。
  次に，フローティング領域２６に対応する深さにＮ型不純物を注入する（フローティング領域注入工程）。すなわち，注入したＮ型不純物がフローティング領域２６に対応する深さ範囲内で停止するように，加速電圧を調整して注入する。より詳細には，Ｎ型不純物の停止位置のピークが，図２の極大値Ｎ２の深さとなるように注入する。
  次に，
トップボディ領域２４に対応する深さにＰ型不純物を注入する
  次に，レジスト７２を除去し，図１３に示すように新たにレジスト７４を形成する。レジスト７４は，外周耐圧領域３８より外側の領域と，ボディコンタクト領域２２に対応する領域をカバーするように形成する。そして，上面７０ａ側からエミッタ領域２０に対応する深さ（すなわち，最表層部）にＮ型不純物を注入する（エミッタ領域注入工程）。
  次に，レジスト７４を除去し，図１４に示すように新たにレジスト７６を形成する。レジスト７６は，外周耐圧領域３８より外側の領域と，エミッタ領域２０に対応する領域をカバーするように形成する。そして，上面７０ａ側からボディコンタクト領域２２に対応する深さ（すなわち，最表層部）にＰ型不純物を注入する（ボディコンタクト領域注入工程）。」
「【００４１】
  なお，上述した実施例のように，
トレンチ絶縁膜・ゲート電極形成工程の実施後にイオン注入工程を実施すると，トレンチ絶縁膜３７近傍のトップボディ領域２４（すなわち，チャネル４０）へのイオン注入濃度がゲート電極３６の形状の影響を受ける。上述したトレンチリセス深さＨ１には製造ばらつきが生じるため，トレンチリセス深さＨ１のばらつきによってトレンチ絶縁膜３７近傍のトップボディ領域２４へのイオン注入濃度がばらつく。
しかしながら，本実施例の製造方法では，トレンチリセス深さＨ１のばらつきに起因するゲート閾値電圧のばらつきを最小限に抑制している。
  図１６は，トレンチリセス深さＨ１（図１１参照）を０μｍとした場合のトップボディ領域注入工程前の半導体ウエハ７０の断面図を示している。図１６の範囲２４は，この場合（トレンチリセス深さＨ１が０μｍの状態でイオン注入工程，熱拡散工程を行った場合）に，トップボディ領域２４が形成される範囲を示している。この場合，トレンチリセス部分に凹みが形成されていないため，トップボディ領域注入工程では，トレンチ絶縁膜３７近傍とその他の部分とで注入されたＰ型不純物の停止位置がほとんど変わらない。したがって，図１６に示すように，トップボディ領域２４は略一定の深さに，一定の幅で形成される。
  上述したように，
本実施例の製造方法では，図１１に示すように，トレンチリセス深さＨ１を約０．３μｍとする。
  図１７は，トレンチリセス深さＨ１を０．６μｍとした場合のトップボディ領域注入工程前の半導体ウエハの断面図を示している。図１７の範囲２４は，この場合に，トップボディ領域２４が形成される範囲を示している。図１１と図１７を比較すると明らかなように，トレンチリセス深さＨ１を０．３μｍから０．６μｍに大きくすると，トップボディ領域２４の幅Ｄ１の部分が広くなる（図１７の横方向に広くなる）が，幅Ｄ１はそれほど拡大しない。したがって，トレンチリセス深さＨ１が０．６μｍである場合は，トレンチリセス深さＨ１が０．３μｍである場合と比べて，幅Ｄ１の部分（すなわち，図１のチャネル領域４０）のＰ型不純物濃度がそれほど低下しない。
  図１８は，トレンチリセス深さＨ１を種々に変化させてＩＧＢＴを製造した場合における，トレンチ絶縁膜３７近傍のトップボディ領域２４（すなわち，図１のチャネル領域４０）のＰ型不純物濃度のピーク値を示している。また，図１９は，トレンチリセス深さＨ１を種々に変化させてＩＧＢＴを製造した場合における，ＩＧＢＴのゲート閾値電圧を示している。図１８に示すように，トレンチリセス深さＨ１が０．２μｍより小さい区間ではグラフの傾きが大きいが，トレンチリセス深さＨ１が０．２μｍ以上の区間ではグラフの傾きが小さくなる。このため，図１９においても，トレンチリセス深さＨ１が０．２μｍより小さい区間ではグラフの傾きが約−６．３Ｖ／μｍであるのに対し，トレンチリセス深さＨ１が０．２μｍ以上の区間においてはグラフの傾きが約−０．３９Ｖ／μｍである。すなわち，０．２μｍのトレンチリセス深さＨ１を境にして，グラフの傾きが急に変化する。以上に説明したように，
トレンチリセス深さＨ１が０．２μｍ以上であれば，トレンチリセス深さＨ１のばらつきが生じても，チャネル４０のＰ型不純物濃度にばらつきが生じ難い。このため，ゲート閾値電圧のばらつきが生じ難い。
  
上述したように，本実施例の製造方法では，トレンチリセス深さＨ１を約０．３μｍとする。したがって，本実施例の製造方法によれば，ゲート閾値電圧のばらつきを抑制しながら，ＩＧＢＴ１０を製造することができる。
　図１２には，
半導体ウエハの上面７０ａ全面がキャップ絶縁膜３９と連続した絶縁膜で覆われている
（２）引用発明１
　前記（１）より，引用文献１には，次の発明（以下，「引用発明１」という。）が記載されていると認められる。
「ＩＧＢＴの製造方法であって，
　半導体ウエハの上面にトレンチを形成し，
　半導体ウエハを熱処理し，トレンチの内面にトレンチ絶縁膜を形成し，半導体ウエハ上にポリシリコンを堆積させ，このとき，トレンチ内にポリシリコンが充填され，トレンチ外部のポリシリコンをエッチングによって除去し，半導体ウエハを熱処理することによって，ゲート電極の上面にキャップ絶縁膜を形成し，ゲート電極の上面と半導体ウエハの上面との間の段差の高さが約０．３μｍとなるようにし，
　半導体ウエハの上面全面がキャップ絶縁膜と連続した絶縁膜で覆われている状態で，上面側から半導体ウエハにイオンを注入すること。」
２　引用文献２について
　原査定に引用された引用文献２には，図面とともに次の事項が記載されている。
「【０００１】
【発明の属する技術分野】
この発明は，
トレンチゲート構造を有する半導体装置とその製造方法
【０００２】
【従来の技術】
高耐圧半導体装置の１つとして
トレンチゲート構造を持つ
ＩＧＢＴ（絶縁ゲートバイポーラトランジスタ）
図３３は，従来のトレンチゲート型ＭＯＳＦＥＴの構成図で，同図（ａ）は要部斜視断面図，同図（ｂ）は同図（ａ）の矢印Ｆから見た要部平面図である。同図（ｂ）は層間絶縁膜７０とソース電極７１を省いている。」
「【００１８】
つぎに，
厚い絶縁膜２１およびゲート絶縁膜４をストップ層として，ゲート電極５
となる多結晶シリコンに平坦化工程を施す。本工程にはＣＭＰ（Ｃｈｅｍｉｃａｌ　Ｍｅｃｈａｎｉｃａｌ　Ｐｏｌｉｓｈｉｎｇ）装置
を利用する
特にＣＭＰ装置を用いて行うＣＭＰ法は多結晶シリコン膜２５と酸化膜（ゲート絶縁膜４，厚い絶縁膜２１）との研磨レートの選択比が１００以上５００前後であるため，制御性の高い加工ができる。
平坦化処理後のゲート電極５の表面高さを，厚い絶縁膜２１上のゲート絶縁膜４の表面高さと同等とする
３　引用文献３について
　当審拒絶理由２及び原査定に引用された引用文献３には，図面とともに次の事項が記載されている。
「【技術分野】
【０００１】
  本発明は，半導体装置及びその製造方法に関し，特に，ドレインを構成する半導体基板と，上記半導体基板の表面に形成されたトレンチと，上記トレンチ内にゲート絶縁膜を介して形成されたポリシリコンからなるゲート電極と，上記半導体基板の表面側に上記トレンチに隣接して上記トレンチよりも浅く形成されたボディ拡散層と，上記半導体基板の表面に上記トレンチ及び上記ボディ拡散層に隣接して上記ボディ拡散層よりも浅く形成されたソース拡散層をもつパワーＭＯＳトランジスタを同一半導体基板上に複数備えた半導体装置及びその製造方法に関するものである。」
「【００３５】
  図４から図１２は，図１から図３に示した
半導体装置を製造するための製造工程
  図２，図３及び図４から図１２を参照して製造方法の一実施例を説明する。
（中略）
【００４０】
（５）Ｎ型エピタキシャル層３上及びトレンチ５の肩部５ａ上のゲート絶縁膜７を除去する。熱酸化処理を施して，Ｎ型エピタキシャル層３表面及びゲート電極９上面にキャップ酸化膜２３を２５ｎｍ程度の膜厚に形成する。
ここで，ゲート絶縁膜７を除去せずに追加酸化処理によってキャップ酸化膜２３を形成してもよい。
（中略）
【００４３】
（８）ＣＶＤ法により，熱酸化膜２５上全面にＮＳＧ（Non-dope Silicon Glass）膜を２５０ｎｍ程度の膜厚に形成し，
熱酸化膜２５とＮＳＧ膜の積層膜からなるシリコン酸化膜１８ａを形成する。
「【００５４】
  例えば，上記実施例ではＮチャネル型のパワーＭＯＳＦＥＴに本発明を適用しているが，Ｐ型半導体基板を用い，実施例とは反対導電型でパワーＭＯＳＦＥＴを作成するようにすれば，Ｐチャネル型パワーＭＯＳＦＥＴにも本発明を適用できる。そして，シリコン基板とエピタキシャル成長層が互いに異なる導電型のものを使用すれば，
ＩＧＢＴ（Insulated gate bipolar mode transistor）にも適用できる。
４　引用文献Ａについて
（１）引用文献Ａの記載
　当審拒絶理由２に引用された引用文献Ａには，図面とともに次の事項が記載されている。
「【技術分野】
【０００１】
  本発明は，トレンチゲート型半導体装置およびトレンチゲート型半導体装置の製造方法に関し，特に
電気特性のバラツキを抑えたトレンチゲート型半導体装置およびトレンチゲート型半導体装置の製造方法
「【００２４】
  以下に，本発明の実施の形態について図面を参照しつつ詳細に説明する。
実施の形態１．
  図１，図２は，本発明の実施の形態１に係るトレンチゲート型半導体装置を示す要部断面図である。図３は，トレンチ形成時のマスクの平面図であり，図３のＡ−Ａ´に対応する位置に形成される半導体装置の断面図が図１であり，図３のＢ−Ｂ´に対応する位置に形成される半導体装置の断面図が図２である。図４〜図１０および図１２は，図１に記載のトレンチゲート型半導体装置の製造途中の構成を示す要部断面図である。図１１は，図１に記載のトレンチゲート型半導体装置の製造に用いるマスクの平面図である。なお，以下の説明では，ｎチャネル型のトレンチゲート型ＭＯＳＦＥＴを例示しているが，本発明はゲート構造とゲート電極の加工方法に係わるもので，ソース構造およびドレイン構造は任意である。従って，ＭＯＳＦＥＴだけでなく，
表面にトレンチゲート構造を持つＩＧＢＴ
の各デバイスにも適用される。
「【００２８】
  以下，図４〜図１２を用いて上記
半導体装置の製造方法
【００２９】
  まず，裏面に低抵抗のｎ＋型半導体領域２を持つ高抵抗の
ｎ型半導体基板１を準備する。
（中略）
【００３１】
  ウェル領域２形成後，図３に示す，トレンチパターンが全て接続され，ゲート電極配線１５に接続するゲート引き出し部２０が形成された開口部１８を有するマスク１９を使って酸化膜３に窓開けを行う。最終的にゲート電極配線１５を形成する部分は，コンタクトを取るためにトレンチ４の幅が広くなるように格子状に形成されている。その際のトレンチ４内壁の間隔は，トレンチ内に充填するゲート電極８の成長高さの２倍未満でなければならない。次に，
残された酸化膜３をマスクとして，少なくともウェル領域２を突き抜け半導体基板１に達するトレンチ４を異方性エッチングにより形成する。
（中略）
【００３６】
  
続いて，図７に示すようにゲート絶縁膜７を形成し，さらにトレンチ４内をゲート電極８で埋め込む。通常，ゲート電極８としてはｎ型ドープされた多結晶シリコンを使用し
このとき，ゲート電極８はトレンチ４を完全に埋め尽くし，ゲート電極８の表面領域において最も低い位置がゲート絶縁膜７の表面領域において最も高い位置よりも上である
【００３７】
  
次に図８に示すように，ゲート絶縁膜７をストップ層として，ゲート電極８に対してＣＭＰによる研磨処理を施す。特にＣＭＰはゲート電極８とゲート絶縁膜７との研磨レートの選択比が１００以上５００前後と高く，
局所的な落込みのない加工ができる。
【００３８】
  
次に，図９に示すように，ゲート絶縁膜７のうちゲート電極８に被覆されていない領域をドライエッチングまたはウェットエッチングによって除去する。
【００３９】
  
次に，ソース領域９をイオン打ち込みによって形成するため，ウェル領域２の表面にスクリーン酸化膜２３を形成する。このとき，ゲート電極８の表面も酸化され，
続いて図１１に示す開口部２５を有するマスク２６を用いてイオン打ち込みを行い，
なお，ゲート電極８のエッチバックをＣＭＰで行っているため，ゲート電極８の落込みが少なく均一の深さであるため，従来技術においてゲート電極８の落込みのバラツキにより生じたｎ
＋
ソース領域９の深さのバラツキが無くなる。
【００４０】
  続いて図１に示すようにｐ＋型のコンタクト領域１０を形成した後，ＢＰＳＧからなる層間絶縁膜１３を形成し，パターニングする。パターニングは，図１に示すようにソース領域９およびコンタクト領域１０とを露出させ，さらに，図２に示すように，図３の引き出し部２０により形成された領域において，ゲート電極８を露出させるコンタクト孔１７を形成するように行う。その後金属材料を蒸着させ，パターニングすることにより，ソース電極１２およびゲート電極配線１５を形成する。ついで裏面のｎ＋半導体領域２に接触するドレイン電極１４を形成し，トレンチ型ＭＯＳＦＥＴが完成する。」
（２）引用発明Ａ
　前記（１）より，引用文献Ａには，次の発明（以下，「引用発明Ａ」という。）が記載されていると認められる。
「ＩＧＢＴの製造方法であって，
ｎ型半導体基板を準備し，トレンチを形成し，
ゲート絶縁膜を形成し，さらにトレンチ内をゲート電極で埋め込み，ゲート電極としてはｎ型ドープされた多結晶シリコンを使用し，このとき，ゲート電極はトレンチを完全に埋め尽くし，ゲート電極の表面領域において最も低い位置がゲート絶縁膜の表面領域において最も高い位置よりも上であり，
　次に，ゲート絶縁膜をストップ層として，ゲート電極に対してＣＭＰによる研摩処理を施し，局所的な落ち込みのない加工ができ，
　次に，ゲート絶縁膜のうちゲート電極に被覆されていない領域をエッチングによって除去し，
　次に，ウェル領域の表面にスクリーン酸化膜を形成し，このとき，ゲート電極の表面も酸化され，
　続いてイオン打ち込みを行うこと。」
　
第６　判断
１　本願発明１について
（１）本願発明１と引用発明１との対比
　ア　引用発明１の「ＩＧＢＴの製造方法」は，本願発明１の「絶縁ゲート型スイッチング素子の製造方法」に相当する。
　イ　引用発明１の「半導体ウエハの上面にトレンチを形成し」は，本願発明１の「半導体基板の表面にトレンチを形成する工程」に相当する。
　ウ　引用発明１の「半導体ウエハを熱処理し，トレンチの内面にトレンチ絶縁膜を形成し」は，本願発明１の「前記トレンチ内に，ゲート絶縁膜を形成する工程」に相当する。
　エ　引用発明１の「半導体ウエハ上にポリシリコンを堆積させ，このとき，トレンチ内にポリシリコンが充填され」は，本願発明１の「前記ゲート絶縁膜の形成後に，前記トレンチ内と前記半導体基板の前記表面上に半導体によって構成されている電極層を堆積させる工程」に相当する。
　オ　引用発明１の「半導体ウエハを熱処理することによって，ゲート電極の上面にキャップ絶縁膜を形成し」は，本願発明１の「前記半導体基板を熱処理することによって前記トレンチ内の前記電極層の表層部にキャップ絶縁膜を形成する工程」に相当する。
　カ　引用発明１の「半導体ウエハの上面全面がキャップ絶縁膜と連続した絶縁膜で覆われている状態で，上面側から半導体ウエハにイオンを注入する」は，本願発明１の「前記キャップ絶縁膜の形成後に，前記半導体基板の前記表面に絶縁膜が形成された状態で，前記半導体基板の前記表面側から，前記トレンチ内の前記電極層から前記半導体基板に跨る範囲に不純物を注入する工程」に相当する。
　キ　すると，本願発明１と引用発明１とは，下記クの点で一致し，下記ケの点で相違する。
　ク　一致点
「絶縁ゲート型スイッチング素子の製造方法であって，
　半導体基板の表面にトレンチを形成する工程と，
　前記トレンチ内に，ゲート絶縁膜を形成する工程と，
　前記ゲート絶縁膜の形成後に，前記トレンチ内と前記半導体基板の前記表面上に半導体によって構成されている電極層を堆積させる工程と，
　前記半導体基板を熱処理することによって前記トレンチ内の前記電極層の表層部にキャップ絶縁膜を形成する工程と，
　前記キャップ絶縁膜の形成後に，前記半導体基板の前記表面に絶縁膜が形成された状態で，前記半導体基板の前記表面側から，前記トレンチ内の前記電極層から前記半導体基板に跨る範囲に不純物を注入する工程，
　を有する製造方法。」
　ケ　相違点
　本願発明１では，「前記電極層を研磨することによって，前記半導体基板の前記表面上の前記電極層を除去して前記半導体基板の前記表面を露出させる工程」を有し，「前記研磨によって露出させた前記半導体基板の前記表面が露出している状態で」キャップ絶縁膜を形成するのに対し，引用発明１では，「トレンチ外部のポリシリコンをエッチングによって除去」するもので，この際に「半導体基板の表面が露出」するか否かは不明である点。（以下，「相違点１」という。）
（２）本願発明１と引用発明Ａとの対比
　ア　引用発明Ａの「ＩＧＢＴの製造方法」は，本願発明１の「絶縁ゲート型スイッチング素子の製造方法」に相当する。
　イ　引用発明Ａの「ｎ型半導体基板を準備し，トレンチを形成し」は，本願発明１の「半導体基板の表面にトレンチを形成する工程」に相当する。
　ウ　引用発明Ａの「ゲート絶縁膜を形成し」は，本願発明１の「前記トレンチ内に，ゲート絶縁膜を形成する工程」に相当する。
　エ　引用発明Ａの「さらにトレンチ内をゲート電極で埋め込み，ゲート電極としてはｎ型ドープされた多結晶シリコンを使用し，このとき，ゲート電極はトレンチを完全に埋め尽くし，ゲート電極の表面領域において最も低い位置がゲート絶縁膜の表面領域において最も高い位置よりも上であり」は，本願発明１の「前記ゲート絶縁膜の形成後に，前記トレンチ内と前記半導体基板の前記表面上に半導体によって構成されている電極層を堆積させる工程」に相当する。
　オ　引用発明Ａの「次に，」「ゲート電極に対してＣＭＰによる研摩処理を施し，局所的な落ち込みのない加工ができ」は，本願発明１の「前記電極層を研磨することによって，前記半導体基板の前記表面上の前記電極層を除去」する「工程」に相当する。
　カ　引用発明Ａでは，「次に，ゲート絶縁膜のうちゲート電極に被覆されていない領域をエッチングによって除去」するから「半導体基板の表面は露出」しており，すると，引用発明Ａの「次に，ウェル領域の表面にスクリーン酸化膜を形成し，このとき，ゲート電極の表面も酸化され」は，本願発明１の「露出させた前記半導体基板の前記表面が露出している状態で前記半導体基板を熱処理することによって前記トレンチ内の前記電極層の表層部にキャップ絶縁膜を形成する工程」に相当する。
　キ　引用発明Ａの「続いてイオン打ち込みを行う」は，「次に，ウェル領域の表面にスクリーン酸化膜を形成し，このとき，ゲート電極の表面も酸化され」の後に行われるから，これは，本願発明１の「前記キャップ絶縁膜の形成後に，」「露出させた前記半導体基板の前記表面に絶縁膜が形成された状態で，前記半導体基板の前記表面側から，前記トレンチ内の前記電極層から前記半導体基板に跨る範囲に不純物を注入する工程」に相当する。
　ク　すると，本願発明１と引用発明Ａとは，下記ケの点で一致し，下記コの点で相違する。
　ケ　一致点
「絶縁ゲート型スイッチング素子の製造方法であって，
　半導体基板の表面にトレンチを形成する工程と，
　前記トレンチ内に，ゲート絶縁膜を形成する工程と，
　前記ゲート絶縁膜の形成後に，前記トレンチ内と前記半導体基板の前記表面上に半導体によって構成されている電極層を堆積させる工程と，
　前記電極層を研磨することによって，前記半導体基板の前記表面上の前記電極層を除去する工程と，
　露出させた前記半導体基板の前記表面が露出している状態で前記半導体基板を熱処理することによって前記トレンチ内の前記電極層の表層部にキャップ絶縁膜を形成する工程と，
　前記キャップ絶縁膜の形成後に，前記研磨によって露出させた前記半導体基板の前記表面に絶縁膜が形成された状態で，前記半導体基板の前記表面側から，前記トレンチ内の前記電極層から前記半導体基板に跨る範囲に不純物を注入する工程，
　を有する製造方法。」
　コ　相違点
　本願発明１では，「前記電極層を研磨することによって」「前記半導体基板の前記表面を露出させる」のに対し，引用発明Ａでは，「ゲート電極に対してＣＭＰによる研摩処理を施」す際に「ゲート絶縁膜をストップ層とし」「次に，ゲート絶縁膜のうちゲート電極に被覆されていない領域をエッチングによって除去」するものである点。（以下，「相違点２」という。）
（３）判断
　ア　相違点１について
　引用発明１では，ゲート電極になる「ポリシリコンをエッチングによって除去」しているところ，これを「電極層を研摩することによって」除去する工程に置き換える動機づけがない。
　引用文献２及び引用文献Ａにはゲート電極をＣＭＰによって研摩除去することが記載されているが，いずれも「平坦化」（前記第５の２【０００２】）ないし「局所的な落ち込みのない加工」（前記第５の４【００３７】）であり，これを引用発明１に適用すると，「ゲート電極の上面と半導体ウエハの上面との間の段差の高さが約０．３μｍとなるよう」にし「ゲート閾値電圧のばらつきを抑制」する（前記第５の１【００４１】）という引用発明１の目的に反することになるから，ＣＭＰによる研摩処理を採用することには，阻害要因があるというべきである。
　すると，相違点１に係る構成を得ることは，当業者が容易になしうることではない。
　イ　相違点２について
　引用発明Ａでは「ゲート電極に対してＣＭＰによる研摩処理を施」し「次に，ゲート絶縁膜のうちゲート電極に被覆されていない領域をエッチングによって除去」するところ，これを「電極層を研摩することによって」ゲート絶縁膜も除去し「前記半導体基板の前記表面を露出させる」ことについて，引用文献１−３及びＡには記載も示唆もない。
　引用発明Ａでは「ゲート絶縁膜をストップ層として，ゲート電極に対してＣＭＰによる研摩処理を施」すものであるから，ＣＭＰによる研摩処理でストップ層であるゲート絶縁膜をも除去することは「ストップ層」についての背理であり，技術的に見ても「ストップ層」を研摩除去してしまうと，過研摩を避けることが困難になるから，そのようなことをあえて行うことは，当業者が容易に想到し得ることではない。
（４）まとめ
　よって，本願発明１は，引用文献１−３及びＡに記載された発明に基いて，当業者が容易に発明をすることができたとはいえない。
２　本願発明２及び３について
　本願発明２及び３は，本願発明１を引用するものであり，本願発明１の発明特定事項をすべて備え，さらに他の発明特定事項を付加したものに相当するから，前記１と同様の理由により，引用文献１−３及びＡに記載された発明に基づいて，当業者が容易に発明をすることができたとはいえない。
３　当審拒絶理由１について
　平成３１年２月２８日の補正により，請求項１に記載された「下地層」は「前記半導体基板の前記表面」に補正され，本願発明１−３は明確になった。
　よって，当審拒絶理由１は解消した。
４　当審拒絶理由３について
　令和１年５月２３日の補正により請求項１に記載された「前記半導体基板の前記表面が露出している状態で」は「前記半導体基板の前記表面に絶縁膜が形成された状態で」に補正され，本願発明１−３は新規事項を含まないものとなった。
　よって，当審拒絶理由３は解消した。
　
第７　原査定についての判断
　前記第６の１及び同２のとおり，本願発明１−３は，引用文献１−３に記載された発明に基いて，当業者が容易に発明をすることができたものではない。
　したがって，原査定を維持することはできない。
　
第８　むすび
　以上のとおり，原査定の理由によっては，本願を拒絶することはできない。
　また，他に本願を拒絶すべき理由を発見しない。
　よって，結論のとおり審決する。