【事件の表示】
　平成１０年特許願第２４４０５９号「デバッグ端子を有するマルチプロセッサ装置」拒絶査定不服審判事件〔平成１２年　３月１４日出願公開、特開２０００−　７６１９９〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯　 
　本願は、平成１０年８月２８日の出願であって、平成１５年４月１６日付で拒絶査定がなされ、これに対して、同年５月２２日に拒絶査定に対する審判請求がなされるとともに、同年６月１８日付で手続補正がなされたものである。 
　 
２．平成１５年６月１８日付の手続補正についての補正却下の決定 
［補正却下の決定の結論］ 
　　平成１５年６月１８日付の手続補正を却下する。 
［理由］ 
（１）補正後の本願発明 
　本件補正により、特許請求の範囲の請求項１は、 
「複数のＣＰＵと、これら
複数の
　前記デバッグ端子をただ一つ備えるとともに、
　当該デバッグ端子と前記各デバッグＩ／Ｆとの間に、当該デバッグ端子に入力されたデータを前記複数のＣＰＵのうち指定された一つのＣＰＵに伝送すると共に前記各デバッグＩ／Ｆから出力されるデータを当該デバッグ端子に伝送する入出力制御部を備えたことを特徴とするデバッグ端子を有するマルチプロセッサ装置。」 
　と補正された。 
　 
（２）補正内容の検討 
　本件補正は、請求項１に記載した発明を特定するために必要な事項である「ＣＰＵ」について「複数の」という限定を付加するものであって、特許法第１７条の２第４項第２号の「特許請求の範囲の減縮」を目的とするものに該当する。 
　そこで、本件補正後の前記請求項１に記載された発明（以下、「本件補正発明」という。）が特許出願の際独立して特許を受けることができるものであるか（特許法第１７条の２第５項において準用する同法第１２６条第４項の規定に適合するか）について以下に検討する。 
　 
（３）引用例記載の発明 
　原査定の拒絶の理由に引用された、特開平５−１５１０１７号公報（以下、引用例という）には以下の事項が記載されている。 
　 
　Ａ．「【特許請求の範囲】
【請求項１】マイクロコンピュータ全体をプログラム制御する中央処理装置を有するＣＰＵコアと、前記中央処理装置により制御されて前記プログラムを実行する複数のマクロブロックとが、１チップ内に搭載されたマイクロコンピュータにおいて、
　マクロ選択信号に基づき、前記ＣＰＵコア及び前記複数のマクロブロックのそれぞれの入出力を制御する複数の入出力制御手段と、
　前記各入出力制御手段を介して前記ＣＰＵコア及び前記複数のマクロブロックにそれぞれ共通接続されたテストバスと、
　前記テストバスに接続され、前記マクロ選択信号を出力して前記ＣＰＵコア及びマクロブロックのいずれか一つを選択し、そのテスト対象に対しテストパターンを供給してテストを実行させるテスト回路とを、
　前記１チップ内に設けたことを特徴とするマイクロコンピュータ。」　 
　Ｂ．「【０００７】
【発明が解決しようとする課題】しかしながら、上記構成のマイクロコンピュータ１０では、ＲＡＭマクロ専用の外部のテスト端子を設け、そのテスト端子を用いてＲＡＭマクロ１５に対してテストが行えるので、該ＲＡＭマクロ１５のテストに関しては容易になるが、その他のＣＰＵコア１１や周辺機能マクロ１２〜１４に対するテストについては、何等考慮されていない。そのため、ＣＰＵコア１１や周辺機能マクロ１２〜１４に対してテストを行う場合、それらに対するテスト専用の外部端子を設け、その外部端子からテスト信号を入力してテストを行うことが考えられる。しかし、このような方法では、テスト専用の外部端子数が増大するという欠点がある。そこで、第１〜第３の端子群２１〜２３等を利用してテスト用の信号を入力し、ＣＰＵコア１１や周辺機器マクロ１２〜１４のテストを行うことも可能であるが、テストのための制御が複雑になる。従って、テスト専用の外部端子数を増大させることなく、簡単な制御で、ＣＰＵコア１１や各マクロブロックの単体の機能テストを完全に行うことが困難であった。
【０００８】本発明は、前記従来技術が持っていた課題として、テスト専用の外部端子数を増大させることなく、簡単な制御で、マイクロコンピュータ内の各マイクロブロックの単体の機能テストを完全に行うことが困難な点について解決したマイクロコンピュータを提供するものである。」
　 
　Ｃ．「【００１３】
【実施例】図１は、本発明の実施例を示すマイクロコンピュータの構成ブロック図である。このマイクロコンピュータ３０は、従来と同様に１チップで構成されるもので、ＣＰＵ及びバスインタフェース回路を有するＣＰＵコア３１と、各種の機能を有する複数のマクロブロック、例えば外部機器制御用の周辺機能マクロ３２〜３４及びデータ格納用のＲＡＭマクロ３５とを備え、それらが上位アドレスバス３６、下位アドレスバス３７及びデータバス３８で相互に接続されている。
【００１４】各周辺機能マクロ３２〜３４は、外部機器を制御するためにそれぞれ異なる機能を有し、それらには外部デバイスとのインタフェースを行う外部の第１，第２，第３の端子群４１〜４３がそれぞれ接続されている。これらの各周辺機能マクロ３２〜３４は、モードレジスタやラッチ等を有し、それらが所定のアドレスにマッピングしてあり、下位アドレスバス３７を介してＣＰＵコア３１からアドレスが与えられ、さらにデータバス３８を介してＣＰＵコア３１とのデータの授受を行うようになっている。ＲＡＭマクロ３５は、上位アドレスバス３６、下位アドレスバス３７及びデータバス３８を介してＣＰＵコア３１と接続され、該ＣＰＵコア３１によってデータの書込み及び読出しが制御される。
【００１５】本実施例のマイクロコンピュータ３０では、ＣＰＵコア３１、周辺機能マクロ３２〜３４、及びＲＡＭマクロ３５のテストを行うための起動用等の制御信号の入力端子５１、テスト結果の出力端子５２、及びテスト回路６０が設けられている。外部の入力端子５１及び出力端子５２に接続されたテスト回路６０は、テストバス７０を介してＣＰＵコア３１、周辺機能マクロ３２〜３４及びＲＡＭマクロ３５にそれぞれ接続されている。このテスト回路６０では、テスト起動等を行う制御信号が入力端子５１から入力されると、テストバス７０を介してテストすべきマクロブロックを選択し、その選択対象となるマクロブロックに対し、テストパターンを供給してテストを実行させる機能を有している。
【００１６】図３は、図１中のテスト回路の構成例を示すブロック図である。このテスト回路６０は、入力端子５１から起動用等の制御信号が入力されると、テスト回路全体を制御するための各種の制御信号を発生するコントロール回路６１を有している。該コントロール回路６１の出力側には、テスト対象となるマクロブロックを選択するためのマクロ選択信号発生手段（例えば、エンコーダ）６２、各マクロブロックのテストパターンを発生するテストパターン発生器６３、及びテスト対象からのテスト結果と期待値とを比較判定して判定結果を出力端子５２から出力する判定手段（例えば、比較器）６４が接続されている。」
　 
　Ｄ．「【００２１】次に、マイクロコンピュータ３０内の各マクロブロックに対するテスト動作を説明する。例えば、ＣＰＵコア３１のテストを行う場合、マイクロコンピュータ３０の外部の入力端子５１から、テスト回路起動用の制御信号を入力する。すると、図３のテスト回路６０内のコントロール回路６１が動作し、該テスト回路全体を制御するための各種の制御信号を発生する。エンコーダ６２は、コントロール回路６１からの制御信号を符号化してＣＰＵコア３１を選択するためのマクロ選択信号ＢＳを発生する。このマクロ選択信号ＢＳは、ゲート６５及びマクロ選択出力端子６８を介してテストバス７０へ出力され、該テストバス７０上のマクロ選択信号ＢＳがＣＰＵコア３１、周辺機能マクロ３２〜３４、及びＲＡＭマクロ３５へ送られる。
【００２２】図４のＣＰＵコア３１では、マルチプレクサ８１がテストバス７０側を選択するので、該テストバス７０を通じてＣＰＵコア本体８０への入力が可能となる。他の周辺機能マクロ３２〜３４及びＲＡＭマクロ３５では、テストバス７０からの入力が不可能となる。
【００２３】次に、図３のテスト回路６０では、テストパターン発生器６３よりＣＰＵコア３１のテストパターンを発生する。このテストパターンは、ゲート６６及びデータ出力端子６９を介してテストバス７０へ出力され、ＣＰＵコア３１へ送られる。図４のＣＰＵコア３１では、テストバス７０から送られてきたテストパターンをマルチプレクサ８１を介してＣＰＵコア本体８０に入力し、テストを実行する。このＣＰＵコア本体８０でのテスト結果は、出力ゲート８２を介してテストバス７０へ出力され、テスト回路６０へ戻される。
【００２４】図３のテスト回路６０では、テストバス７０からデータ入力端子６９及びゲート６７を介して送られてきたテスト結果を比較器６４に入力し、該比較器６４によってテスト結果と期待値との一致／不一致を比較判定し、その判定結果を出力端子５２からマイクロコンピュータ外部へ出力する。このようなシーケンスを繰り返すことにより、ＣＰＵコア３１に対するテストが完了する。」
　 
　Ｅ．「【００２５】他の周辺機能マクロ３２〜３４及びＲＡＭマクロ３５に対するテストも、前記と同様にして行われる。以上のように、本実施例では、マイクロコンピュータ３０にテスト用の入力端子５１及び出力端子５２を外部に設けると共に、該マイクロコンピュータ３０の内部にテスト回路６０、テストバス７０、及び入出力制御手段を設けたので、該入力端子５１から起動用の制御信号を入力するのみで、ＣＰＵコア３１、周辺機能マクロ３２〜３４、あるいはＲＡＭマクロ３５のテストを行い、そのテスト結果を出力端子５２から外部へ出力することができる。従って、テストのための制御が簡単で、しかもテスト専用の外部端子が入力端子５１及び出力端子５２の２つだけであり、テスト専用の外部端子数をそれほど増大させることなく、簡単な制御で、ＣＰＵコア３１や各マクロブロックの単体の機能テストを的確に行うとができ、マイクロコンピュータ３０の故障検出率を向上できる。
【００２６】また、従来と同様に、第１〜第３の端子群４１〜４３等を用いて外部からテスト信号をマイクロコンピュータ３０内に入力し、ＣＰＵコア３１のＣＰＵ機能を用いて周辺機能マクロ３２〜３４やＲＡＭマクロ３５のテストを行うことも可能である。」
　 
　そして、上記引用例のマイクロコンピュータ３０は、一つのＣＰＵ、つまりプロセッサを備えている装置であるから、プロセッサ装置といえるものである。
　したがって、上記Ａ〜Ｅを含む引用例の全記載及び図示（特に第１，３，４図）によれば、引用例１には、次の発明（以下、「引用例記載の発明」という）が記載されているものと認められる。 
　 
　「マイクロコンピュータ全体をプログラム制御する中央処理装置を有するＣＰＵコアと、前記中央処理装置により制御されて前記プログラムを実行する複数のマクロブロックとが、搭載されたマイクロコンピュータであるところのプロセッサ装置において、
　マクロ選択信号に基づき、前記ＣＰＵコア及び前記複数のマクロブロックのそれぞれの入出力を制御する複数の入出力制御手段と、
　前記各入出力制御手段を介して前記ＣＰＵコア及び前記複数のマクロブロックにそれぞれ共通接続されたテストバスと、
　前記テストバス、入力端子、及び出力端子に接続され、入力端子から入力されるテスト起動等を行う制御信号に基づいて前記マクロ選択信号を出力して前記ＣＰＵコア及びマクロブロックのいずれか一つを選択し、その選択したテスト対象に対しテストパターンを供給してテストを実行させる共に、テスト対象からのテスト結果を得て判定結果を出力するテスト回路と、前記テスト回路に接続され、テスト起動等を行う制御信号が外部から入力される入力端子と、テスト回路からの判定結果が外部に出力される出力端子とを、
　設けたことを特徴とするマイクロコンピュータであるところのプロセッサ装置。」
　 
（４）本件補正発明と引用例記載の発明との対比 
　　本件補正発明と引用例記載の発明とを対比すると、 
　両者は、内部に少なくとも一つのＣＰＵを含む複数の機能ブロックを備え、それら複数の機能ブロックのデバッグ（テスト）を行う機能を備えたプロセッサ装置という点で共通しており、 
　引用例記載の発明における「ＣＰＵコア」と「複数のマクロブロック」は、デバッグの対象となる機能ブロックという点において、本件補正発明における「複数のＣＰＵ」に対応している。
　また引用例記載発明における「入力端子」及び「出力端子」は、デバッグに関わる情報を外部から入力し又は外部に出力する端子であるので、本件補正発明における「デバッグ端子」に対応しており、引用例記載発明の「入力端子」及び「出力端子」は、デバッグ対象となる複数の機能ブロックに対応して個別に複数設けられているわけではなく、共通に「ただ一つ」備えられているものと認めることができる。
　さらに、引用例記載発明における、テスト対象となるＣＰＵコアと複数のマクロブロックに接続される「テストバス」と「複数の入出力制御手段」は、テスト対象となる機能ブロックについてテストに必要なデータの送受を制御するものであるので、本件補正発明における「デバッグＩ／Ｆ」に対応している。
　そして、引用例記載の発明における「テスト回路」は、テストバスに接続され、マクロ選択信号を出力してデバッグ対象となるＣＰＵコア及びマクロブロックのいずれか一つを選択し、そのデバッグ対象に対しデバッグを実行させるとともに、テスト起動等を行う制御信号が入力される入力端子とテスト結果を出力される出力端子に接続されているので、本件補正発明における「入出力制御部」に対応した機能を備えているものと認められる。
　 
したがって、両者は、 
　「少なくとも一つのＣＰＵを含む複数のデバッグ対象となる機能ブロックと、これら複数の機能ブロックのデバッグに関わる情報を外部から入力し又は外部に出力するデバッグ端子と、前記各機能ブロックに各々併設され、前記各機のブロックとの間における前記デバッグに必要なデータの送受を制御するデバッグＩ／Ｆとを備えたデバッグ端子を有するプロセッサ装置において、
　前記デバッグ端子をただ一つ備えるとともに、
　当該デバッグ端子と前記各デバッグＩ／Ｆとの間に、当該デバッグ端子に入力されたデバッグに関わる情報に基づいてデバッグに必要なデータを前記複数のデバッグ対象となる機能ブロックのうち指定された一つの機能ブロックに伝送すると共に前記各デバッグＩ／Ｆから出力されるデータに基づいてデバッグに関わる情報を当該デバッグ端子に伝送する入出力制御部を備えたことを特徴とするデバッグ端子を有するプロセッサ装置。」 
の点で一致している。 
　
　ただ、両者は以下の点で相違している。 
＜相違点１＞ 
　本件補正発明は、デバッグ対象となる複数の機能ブロックの各々が「ＣＰＵ」であるところの複数のＣＰＵを有するマルチプロセッサ装置であるのに対して、引用例記載の発明は、デバッグ対象となる複数の機能ブロックが、一つのＣＰＵコアと、該ＣＰＵコアによって制御されるマクロブロックであるところのプロセッサ装置である点。 
　 
＜相違点２＞ 
　本件補正発明における入出力制御部は、デバッグ端子から入力されたデバッグに必要なデータを、デバッグの対象となる機能ブロックであるところの一つのＣＰＵに伝送するとともに、各デバッグＩ／Ｆから出力されたデータをデバッグ端子に伝送する構成を備えているのに対して、引用例記載の発明における入出力制御部は、デバッグ端子（入力端子）から入力されたテスト起動等を行う制御信号に基づいてデバッグに必要なデータであるテストパターンをデバッグの対象である指定された一つの機能ブロックに供給し、デバッグ対象となる機能ブロックからのテスト結果を得て判定結果をデバッグ端子（出力端子）に出力する構成を備えている点。
　
（５）相違点の判断 
　以下、上記相違点について検討する。 
＜相違点１＞について 
　複数のＣＰＵを備えたマルチプロセッサ装置自体、及びマルチプロセッサ装置において、各ＣＰＵについてデバッグを実行することは、原査定の拒絶の理由に引用された特開平３−２６３１３０号公報や、特開平３−２６８１５９号公報、特開平１−１５０９４３号公報、及び特開平３−１５９４９号公報などに開示されているごとく周知あって、デバッグ対象となる複数の機能ブロックの各々をＣＰＵとすること、つまり周知のマルチプロセッサ装置において複数のＣＰＵ各々を対象にしてデバッグを実行するように構成することは、当業者であれば容易に想到し得たことである。
 
＜相違点２＞について 
　少なくとも一つのプロセッサを備えたプロセッサ装置において、デバッグに必要なデータを、デバッグ端子等を介して外部から入力し、かつ外部へ出力することは、前記特開平３−２６８１５９号公報（特に、第１〜３図（コネクタ２２，２３がデバッグ端子に相当）及び第４図を参照。）、前記特開平１−１５０９４３号公報（特に、第２頁左上欄第３行〜右上欄第９行、及び第１図を参照。）、及び特開平２−５６５３２号公報（特に、第２図の端子群９、シリアルＩ／Ｏポート１７、及びデバッグ装置１０を参照。）に開示されているごとく周知であるので、引用例記載の発明において、入出力制御部を、デバッグ端子から入力されたデータをデバッグ対象である機能ブロック一つのＣＰＵに伝送するとともに、デバッグ対象のデバッグＩ／Ｆから出力されたデータをデバッグ端子に伝送するように構成することは、当業者であれば容易に想到し得たことである。
　
　そして、本件補正発明の構成によってもたらされる効果も、引用例記載の発明、及び周知技術から当業者ならば容易に予測することができる程度のものであって、格別のものとはいえない。 
　 
　したがって、本件補正発明は、引用例記載の発明、及び周知技術に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許出願の際独立して特許を受けることができないものである。 
　 
（６）むすび 
　以上のとおり、本件補正は、特許法第１７条の２第５項で準用する同法第１２６条第４項の規定に違反するものであり、特許法第１５９条第１項で準用する特許法第５３条第１項の規定により却下されるべきものである。 
　 
３．本件発明について 
（１）本件発明の認定 
　平成１５年６月１８日付の手続補正は上記のとおり却下されたので、本件出願の請求項１に係る発明（以下、「本件発明」という。）は、平成１４年３月１日付の手続補正により補正された本件明細書の特許請求の範囲の請求項１に記載された事項により特定される、以下のとおりのものである。 
　
「複数のＣＰＵと、これらＣＰＵのデバッグに必要なデータを外部から入力し又は外部に出力するデバッグ端子と、前記各ＣＰＵに各々併設され前記デバッグ端子と前記各ＣＰＵとの間における前記デバッグに必要なデータの送受を制御するデバッグＩ／Ｆとを備えたデバッグ端子を有するマルチプロセッサ装置において、
　前記デバッグ端子をただ一つ備えるとともに、
　当該デバッグ端子と前記各デバッグＩ／Ｆとの間に、当該デバッグ端子に入力されたデータを前記複数のＣＰＵのうち指定された一つのＣＰＵに伝送すると共に前記各デバッグＩ／Ｆから出力されるデータを当該デバッグ端子に伝送する入出力制御部を備えたことを特徴とするデバッグ端子を有するマルチプロセッサ装置。」 
　 
（２）引用例記載の発明 
　原査定の拒絶の理由に引用された引用例、及び、その記載事項は、前記「２．（３）」に記載したとおりである。 
　 
（３）本件発明と引用例記載の発明との対比・判断 
　本件発明は、前記２．で検討した本件補正発明から「ＣＰＵ」の限定事項である「複数の」との構成を省いたものである。
　そうすると、本件発明の発明特定事項を全て含み、さらに他の発明特定事項を付加したものに相当する本件補正発明が、前記「２．（４）（５）」に記載したとおり、引用例記載の発明、及び周知技術に基づいて、当業者が容易に発明をすることができたものであるから、本件発明も、同様の理由により、引用例記載の発明、及び周知技術に基づいて、当業者が容易に発明をすることができたものである。 
　 
（４）むすび　 
　以上のとおり、本件発明は、引用例記載の発明、及び周知技術に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　よって、結論のとおり審決する。