(57)【要約】  本発明は、トランジスタの製造方法及びゲートオールアラウンドデバイス構造を開示する。この方法は、最下層基板、絶縁層及び最上層基板を下から上へ順次含むベースを提供するステップと、最上層基板上にソース領域とドレイン領域を形成し、ソース領域とドレイン領域との間にチャネル領域を形成し、ソース領域からドレイン領域への方向を第１方向にし、第１方向に垂直な方向を第２方向にするステップと、第２方向において、チャネル領域の両側に、最上層基板を貫通する孔を形成するステップと、孔の下及びチャネル領域の下にある絶縁層を孔を通してエッチングして、孔と連通するキャビティを形成するステップと、前記チャネル領域の上面、前記孔と前記キャビティのチャネル領域に近い壁面を覆うように、ゲート誘電体層及び前記ゲート誘電体層を覆うゲートを含むゲート構造を形成するステップとを含む。チャネルの両側及び上面、下面に、完全に囲まれたゲート構造を形成することにより、チャネルに対するゲートの制御能力が向上し、ブレークダウン電圧が上昇し、同時に電流Ｉｄｓが増加し、ＭＯＳトランジスタのゲート絶縁層の成長プロセスが簡略化される。【選択図】図１
2022500879.tif 000002
【特許請求の範囲】
【請求項１】
トランジスタの製造方法であって、
最下層基板、絶縁層及び最上層基板を下から上へ順次含むベースを提供するステップと、
前記最上層基板上にソース領域とドレイン領域とを形成し、前記ソース領域と前記ドレイン領域との間にチャネル領域を形成し、前記ソース領域から前記ドレイン領域へ向かう方向を第１方向とし、前記第１方向に垂直な方向を第２方向とするステップと、
前記第１方向及び前記第２方向に垂直な第３方向において、前記チャネル領域の両側に、前記最上層基板を貫通する孔を形成するステップと、
前記孔の下方及び前記チャネル領域の下方に位置する前記絶縁層を前記孔を通じてエッチングすることにより前記孔と連通するキャビティを形成するステップと、
前記チャネル領域の上面、前記孔及び前記キャビティの前記チャネル領域に近接する壁面を覆うように、ゲート誘電体層及び前記ゲート誘電体層を覆うゲートを含むゲート構造を形成するステップとを含む、
ことを特徴とするトランジスタの製造方法。
【請求項２】
前記孔を形成するステップは、
前記ベースの表面にパターニングされたマスク層を形成することにより、前記孔の位置を定義するステップと、
パターニングされた前記マスク層をマスクとして前記ベースをエッチングすることにより前記孔を形成するステップとを含む、
ことを特徴とする請求項１に記載のトランジスタの製造方法。
【請求項３】
前記キャビティを形成するステップは、
パターニングされた前記マスク層をマスクとして前記絶縁層をエッチングすることにより前記キャビティを形成するステップを含む、
ことを特徴とする請求項２に記載のトランジスタの製造方法。
【請求項４】
エッチングは、ウェットエッチング又はドライエッチングを含む、
ことを特徴とするトランジスタの製造方法。
【請求項５】
前記絶縁層は酸化ケイ素である、
ことを特徴とする請求項３に記載のトランジスタの製造方法。
【請求項６】
前記ウェットエッチングに使用される溶液は、１０％〜２０％の濃度のＨＦである、ことを特徴とする請求項４に記載のトランジスタの製造方法。
【請求項７】
前記ゲート誘電体層は、酸化層を含む、
ことを特徴とする請求項１に記載のトランジスタの製造方法。
【請求項８】
熱酸化又は原子層堆積により前記酸化層を形成する、
ことを特徴とする請求項７に記載のトランジスタの製造方法。
【請求項９】
前記ゲートを形成するステップは、
前記ゲート誘電体層の表面にゲート電極層を形成するステップと、
前記ゲート電極層をパターニングすることにより前記ゲートを形成するステップとを含む、
ことを特徴とする請求項１に記載のトランジスタの製造方法。
【請求項１０】
前記ゲートの材料は、ポリシリコン又は金属である、
ことを特徴とする請求項９に記載のトランジスタの製造方法。
【請求項１１】
前記ゲートの材料がポリシリコンである場合、前記ゲート電極層に対してイン・サイチュ・ドーピングを行うステップをさらに含む、
ことを特徴とする請求項１０に記載のトランジスタの製造方法。
【請求項１２】
前記ゲートの上面を金属化することにより金属ケイ化物を生成するステップをさらに含む、
ことを特徴とする請求項９に記載のトランジスタの製造方法。
【請求項１３】
前記ゲート構造が形成された後、絶縁材料を前記孔内に充填するステップをさらに含む、
ことを特徴とする請求項１に記載のトランジスタの製造方法。
【請求項１４】
ゲートオールアラウンドデバイス構造であって、
ベースの最上層基板に形成されたソース領域及びドレイン領域と、
前記ソース領域と前記ドレイン領域の間に位置するチャネル領域と、
前記最上層基板を貫通するように前記チャネル領域の両側に形成される孔と、
前記孔と連通するように前記チャネル領域の下方に形成されるキャビティと、
前記チャネル領域の上面、前記孔及び前記キャビティの前記チャネル領域に近接する壁面に形成されるゲート構造とを含む、
ことを特徴とするゲートオールアラウンドデバイス構造。
【請求項１５】
前記ゲート構造は、ゲート誘電体層及び前記ゲート誘電体層を覆うゲートを含む、
ことを特徴とする請求項１４に記載のゲートオールアラウンドデバイス構造。
【請求項１６】
前記ゲートの材料は、ポリシリコン又は金属である、
ことを特徴とする請求項１５に記載のゲートオールアラウンドデバイス構造。
【請求項１７】
前記ゲートの上面に形成された金属ケイ化物をさらに含む、
ことを特徴とする請求項１５に記載のゲートオールアラウンドデバイス構造。
【請求項１８】
前記孔内には、絶縁材料が充填されている、
ことを特徴とする請求項１４に記載のゲートオールアラウンドデバイス構造。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体の技術分野に関し、より具体的には、トランジスタの製造方法及びゲートオールアラウンドデバイス構造に関する。
【背景技術】
【０００２】
ＭＯＳトランジスタのチャネルは、高いブレークダウン電圧を有し、かつ高い電流Ｉｄｓを有することができる。チャネル長を長くすると、ブレークダウン電圧を上げることができるが、電流Ｉｄｓは低減される。
【０００３】
この矛盾を克服するために、従来技術では、まずチャネル領域の上面に上部ゲート誘電体と上部ゲートを成長させ、次にチャネル領域の下面にバックゲート誘電体とバックゲートを成長させ、この構造は、ダブルゲート電極構造と呼ばれ、ゲート誘電体層を２回成長させる必要があり、製造プロセスが複雑であるため、生産能力が低く、デバイスの量産に不利である。
【０００４】
したがって、製造プロセスが簡単であり、量産に便利なＳＯＩベースに基づくゲートオールアラウンドデバイス構造及びその製造方法を提供することが必要となる。
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明は、ＭＯＳトランジスタのゲート誘電体層の成長プロセスをさらに簡略化させるとともに、チャネルが高いブレークダウン電圧を有し、かつ高い電流Ｉｄｓを有することができることを確保することを目的とする。
【課題を解決するための手段】
【０００６】
上記の目的を達成するために、本発明のある態様によれば、
最下層基板、絶縁層及び最上層基板を下から上へ順次含むベースを提供するステップと、
前記最上層基板上にソース領域とドレイン領域とを形成し、前記ソース領域と前記ドレイン領域との間にチャネル領域を形成し、前記ソース領域から前記ドレイン領域へ向かう方向を第１方向とし、前記第１方向に垂直な方向を第２方向とするステップと、
前記第１方向及び前記第２方向に垂直な第３方向において、前記チャネル領域の両側に、前記最上層基板を貫通する孔を形成するステップと、
前記孔の下方及び前記チャネル領域の下方に位置する前記絶縁層を前記孔を通じてエッチングすることにより前記孔と連通するキャビティを形成するステップと、
前記チャネル領域の上面、前記孔及び前記キャビティの前記チャネル領域に近接する壁面を覆うように、ゲート誘電体層及び前記ゲート誘電体層を覆うゲートを含むゲート構造を形成するステップとを含むトランジスタの製造方法を提供する。
【０００７】
任意的には、前記孔を形成するステップは、
前記ベースの表面にパターニングされたマスク層を形成することにより、前記孔の位置を定義するステップと、
パターニングされた前記マスク層をマスクとして前記ベースをエッチングすることにより前記孔を形成するステップとを含む。
【０００８】
任意的には、前記キャビティを形成するステップは、
パターニングされた前記マスク層をマスクとして前記絶縁層をエッチングすることにより前記キャビティを形成するステップを含む。
【０００９】
任意的には、エッチングは、ウェットエッチング又はドライエッチングを含む。
【００１０】
任意的には、前記絶縁層は、酸化ケイ素である。
【００１１】
任意的には、前記ウェットエッチングに使用される溶液は、１０％〜２０％の濃度のＨＦである。
【００１２】
任意的には、前記ゲート誘電体層は酸化層を含む。
【００１３】
任意的には、熱酸化又は原子層堆積により前記酸化層を形成する。
【００１４】
任意的には、前記ゲートを形成するステップは、
前記ゲート誘電体層の表面にゲート電極層を形成するステップと、
前記ゲート電極層をパターニングすることにより前記ゲートを形成するステップとを含む。
【００１５】
任意的には、前記ゲートの材料は、ポリシリコン又は金属である。
【００１６】
任意的には、前記ゲートの材料がポリシリコンである場合、前記ゲート電極層に対してイン・サイチュ・ドーピングを行うステップをさらに含む。
【００１７】
任意的には、前記ゲートの上面を金属化することにより金属ケイ化物を生成するステップをさらに含む。
【００１８】
任意的には、前記ゲート構造が形成された後、絶縁材料を前記孔内に充填するステップをさらに含む。
【００１９】
本発明の別の態様によれば、
ベースの最上層基板に形成されたソース領域及びドレイン領域と、
前記ソース領域と前記ドレイン領域の間に位置するチャネル領域と、
前記最上層基板を貫通するように前記チャネル領域の両側に形成される孔と、
前記孔と連通するように前記チャネル領域の下方に形成されるキャビティと、
前記チャネル領域の上面、前記孔及び前記キャビティの前記チャネル領域に近接する壁面に形成されるゲート構造とを含むゲートオールアラウンドデバイス構造を提供する。
【００２０】
任意的には、前記ゲート構造は、ゲート誘電体層及び前記ゲート誘電体層を覆うゲートを含む。
【００２１】
任意的には、前記ゲートの材料は、ポリシリコン又は金属である。
【００２２】
任意的には、前記ゲートの上面に形成された金属ケイ化物をさらに含む。
【００２３】
任意的には、前記孔内には、絶縁材料が充填されている。
【００２４】
本発明の有益な効果は、ＳＯＩシリコン最上層のチャネル領域の両側に孔が形成され、チャネル領域の下に孔と連通するキャビティが形成され、チャネル領域の上面及び両側に、完全に囲まれたゲート構造が形成され、完全に囲まれたゲート構造により、チャネルに対するゲートの制御能力が向上し、ブレークダウン電圧が上昇し、同時に電流Ｉｄｓが増加し、ＭＯＳトランジスタのゲート絶縁層の成長プロセスが簡略化され、量産に便利を与えることにある。
【００２５】
本発明は、本明細書に組み込まれる図面及びその後の具体的な実施形態から明らかであるか、又は本明細書に組み込まれる図面及びその後の実施形態において説明される他の特徴及び利点を有し、これらの図面及び具体的な実施形態が共同で本発明の特定の原理を解釈するために使用される。
【図面の簡単な説明】
【００２６】
添付の図面を参照しながら本発明の例示的な実施形態をより詳細に説明することにより、本発明の上記及び他の目的、特徴及び利点がより明らかになる。ここで、本発明の例示的な実施形態において、同じ符号は、通常、同じ部材を表す。
【図１】本発明の１つの実施例に係るトランジスタの製造方法のフローチャートである。
【図２】本発明の１つの実施例に係るゲートオールアラウンドデバイス構造の上面図である。
【図３Ａ】本発明の１つの実施例に係るゲートオールアラウンドデバイス構造のＡ−Ａ方向の異なる段階の構造模式図である。
【図３Ｂ】本発明の１つの実施例に係るゲートオールアラウンドデバイス構造のＡ−Ａ方向の異なる段階の構造模式図である。
【図３Ｃ】本発明の１つの実施例に係るゲートオールアラウンドデバイス構造のＡ−Ａ方向の異なる段階の構造模式図である。
【図３Ｄ】本発明の１つの実施例に係るゲートオールアラウンドデバイス構造のＡ−Ａ方向の異なる段階の構造模式図である。
【図３Ｅ】本発明の１つの実施例に係るゲートオールアラウンドデバイス構造のＡ−Ａ方向の異なる段階の構造模式図である。
【発明を実施するための形態】
【００２７】
以下に図面を参照しながら本発明をより詳しく説明する。図面に本発明の好ましい実施例が示されるが、本発明は、様々な形態で実現されてもよいが、ここで記載される実施例に制限されないことが理解すべきである。逆に、これらの実施例は、本発明をより明確及び完全にするために提供され、かつ本発明の範囲を当業者に完全に伝えることができる。
【００２８】
図１に示すように、本発明の第１実施例に係るトランジスタの製造方法は次のステップを含む。
【００２９】
ステップ１において、図３Ａを参照すると、最下層基板１０１、絶縁層１０２及び最上層基板１０３を下から上へ順次含むベースを提供する。
【００３０】
具体的には、ベースは、ＳＯＩベースであり、ＳＯＩベースの形成方法は、最下層基板１０１の上面を室温の環境で熱酸化して酸化シリコン絶縁層を形成し、一定量の水素イオンを絶縁層１０２上に注入するステップ１と、常温条件で、最下層基板１０１と最上層基板１０３を結合させるステップ２と、低温アニーリングにより、水素イオンを注入して気泡を形成して絶縁層１０２の上にある一部の最上層基板１０３を剥離させ、次に高温アニーリングにより、剥離されていない最上層基板１０３と最下層基板１０１との間の結合強度を高めるステップ３と、剥離されていない最上層基板１０３の表面を平坦化するステップ４とを含む。
【００３１】
イオン注入及びアニーリング剥離により、絶縁層１０２の下にある最下層基板１０１に応力誘起領域が形成され、当該応力誘起領域は、最上層基板１０３での半導体デバイスのチャネル領域の作製に有利な応力を提供し、半導体デバイスの性能の向上に役立つ。応力誘起領域は、最下層基板１０１内に形成され、最上層基板１０３内に延在し、応力誘起領域の上面は、絶縁層１０２の下面よりも高くはない。
【００３２】
１つの例として、図３Ａを参照すると、最上層基板１０３の酸化層上にマスク材料としてのＳｉＮ誘電体層が形成し、最上層基板１０３の表面にパターニングされたマスク層１０５を形成するために、フォトエッチング技術によりパターンがＳｉＮ誘電体層に移転される。
【００３３】
一例として、絶縁層１０２の材料は、結晶性又は非結晶性酸化物、窒化物又はそれらの任意の組み合わせであり、通常、ＳｉＯ２を選択する。
【００３４】
一例として、最上層基板１０３及び最下層基板１０１の材料は、単結晶シリコン、Ｇｅ又はＩＩＩ−Ｖ基化合物（ＳｉＣ、ガリウム砒素、インジウム砒素又はインジウムリン化物など）である。
【００３５】
図２及び図３の矢印の方向に示すように、ステップ２において、最上層基板１０３上にソース領域３０２とドレイン領域３０３を形成し、ソース領域３０２とドレイン領域３０３との間にチャネル領域３０４を形成し、ソース領域３０２からドレイン領域３０３への方向を第１方向Ｘにし、第１方向Ｘに垂直な方向を第２方向Ｙにする。
【００３６】
具体的には、ソース領域３０２、ドレイン領域３０３及びチャネル領域３０４は、フォトエッチング、イオン注入、拡散及び／又は他の適切なプロセスにより形成され得る。
【００３７】
任意的には、フォトエッチングプロセスにより、ソース領域、ドレイン領域及びチャネル領域にフォトレジストパターンを形成して、対応するソース領域を覆いて限定し、フォトレジストパターンをエッチングマスクとしてシリコン層をエッチングして露出し、使用済みのフォトレジストパターンを除去し、Ｐ型又はＮ型のドーパント又は不純物を最上層基板１０３におけるソース領域及びドレイン領域に注入し、次にレーザーアニーリング、フラッシュアニーリングなどのプロセスを使用して、ソース／ドレイン拡張領域でのドーピングをアクティブにすることができ、従来技術では、ソース領域、ドレイン領域及びチャネル領域を形成するために、様々なプロセス方法が選択され得る。
【００３８】
ステップ３において、図２、図３Ａ及び図３Ｂの矢印の方向に示すように、第１方向Ｘ及び第２方向Ｙに垂直な第３方向Ｚにおいて、チャネル領域３０４の両側に、最上層基板１０３を貫通する孔２０１を形成し、孔２０１の下及びチャネル領域の下にある絶縁層１０２を孔２０１を通してエッチングして、孔２０１と連通するキャビティ２０２を形成する。
【００３９】
選択可能な解決策として、孔２０１を形成する方法は、ベースの表面にパターニングされたマスク層１０５を形成して孔２０１の位置を定義するステップと、パターニングされたマスク層１０５をマスクとしてベースをエッチングして孔２０１を形成するステップとを含む。
【００４０】
図３Ａに示すように、１つの例として、ドライエッチングにより孔２０１を形成する。まず、ベースの表面に１層のフォトレジストフィルムをコーティングし、紫外光を利用してマスクを通してフォトレジストフィルムに照射させて、露光領域のフォトレジストフィルムの化学反応を引き起こし、次に現像技術により露光領域又は非露光領域のフォトレジスト（前者はポジ型フォトレジストと呼ばれ、後者はネガ型フォトレジストと呼ばれる）を溶解して除去し、マスク上のパターンをフォトレジストフィルムに複製させ、エッチング技術によりパターンをベースに移転し、ベースの表面にパターニングされたマスク層１０５を形成し、孔２０１の位置を定義する。最後に、マスク層１０５上にエッチングされた開口部を定義し、開口部が形成される部分を露出させ、開口部が形成される必要のない部分を保護し、パターニングされたマスク層１０５をマスクとしてベースをエッチャントでエッチングして孔２０１を形成する。
【００４１】
選択可能な解決策として、図３Ｂを参照すると、キャビティ２０２の方法を形成する方法は、パターニングされたマスク層１０５をマスクとして絶縁層１０２をエッチングしてキャビティ２０２を形成する。
【００４２】
選択可能な解決策として、絶縁層１０２は酸化ケイ素である。
【００４３】
選択可能な解決策として、エッチングは、ウェットエッチング又はドライエッチングである。
【００４４】
１つの例として、依然として図３Ｂを参照すると、ウェットエッチングプロセスによりキャビティをエッチングし、ＨＦ溶液を使用して他の材料をエッチングせずに二酸化ケイ素絶縁層のみをエッチングするといる特性により、ＨＦ溶液を孔２０１に注入し、孔２０１に露出した二酸化ケイ素部分をエッチングし、絶縁層１０２の横方向及び縦方向にエッチングし、それによってチャネル領域の下にキャビティ２０２を形成し、使用される溶液の濃度が１０％〜２０％であり、エッチングレートが１０００Å／ｍｉｎである。
【００４５】
ステップ４において、図２と図３Ｃを参照すると、チャネル領域３０４の上面を覆うゲート構造を形成する。チャネル領域３０４の両側の孔２０１及びその下のキャビティ２０２によりチャネル領域３０４の両側及び下部の壁面が露出され、その結果、チャネル領域３０４の両側及び上面、下面に、完全に囲まれたゲート構造を形成し、ゲート構造がゲート誘電体層２０３と、ゲート誘電体層２０３を覆うゲート３０５とを含む。完全に囲まれたゲート構造により、チャネルに対するゲート３０５の制御能力が向上し、ブレークダウン電圧が上昇し、同時に電流Ｉｄｓが増加し、ＭＯＳトランジスタのゲート絶縁層の成長プロセスが簡略化される。
【００４６】
依然として図２及び３Ｃを参照すると、選択可能な解決策として、ゲート３０５の形成方法は、ゲート誘電体層２０３の表面にゲート電極層２０５を形成するステップと、ゲート電極層２０５をパターニングしてゲート３０５を形成するステップとを含む。
【００４７】
選択可能な解決策としてゲート誘電体層２０３は酸化層を含む。
【００４８】
選択可能な解決策として、熱酸化又は原子層堆積により酸化層をゲート誘電体層２０３として形成する。
【００４９】
１つの例として、図２及び図３Ｃを参照すると、チャネル領域３０４の両側及び上面、下面に、完全に囲まれたゲート構造を形成することは、熱成長法により、チャネル領域３０４の両側及び上面、下面に酸化層を形成することを含む。例えば、まず熱成長法によりチャネル領域３０４の両側及び上面、下面を酸化して酸化ケイ素をゲート誘電体層２０３として形成する。孔２０１及びキャビティ２０２が存在するため、チャネル領域３０４は露出領域であり、１回の熱成長により、チャネル領域３０４の両側及び上面、下面に酸化して１ｎｍから１０ｎｍの厚さの酸化層を形成することができる。
【００５０】
１つの例として、図３Ｃに示すように、原子層堆積により高ｋゲート誘電体を有する酸化層を形成することもでき、高ｋゲート誘電体により、様々な電気的パラメータの比例関係を確保しながらゲート誘電体層２０３の物理的な厚さを増やすことができ、それによってゲートリーク電流が低減され、デバイスの信頼性が向上する。
【００５１】
１つの例では、図２及び図３Ｃを参照すると、ゲート誘電体層２０３の表面にポリシリコンを堆積して、ゲート電極層２０５を形成する。例えば、気相堆積により、孔２０１の側面及びキャビティ２０２の側面に一層のポリシリコンを堆積させ、ポリシリコンをチャネル領域３０４の上面に堆積させることができる。
【００５２】
１つの例として、原子層堆積により、孔２０１の側面及びキャビティ２０２の側面に金属ゲートを堆積させることができ、金属ゲートに対してその位置でドーピングを行うことなくゲート電極接触領域を形成することができる。
【００５３】
選択可能な解決策として、ポリシリコン層の厚さは２．５ｋÅ〜３ｋÅである。
【００５４】
ステップ５において、ゲート材料がポリシリコンである場合、ゲート電極層２０５に対してその位置でドーピングを行ってゲート電極接触領域を形成することを含む。
【００５５】
具体的には、図３Ｃを参照すると、ゲート電極層２０５が形成された後、デバイスのターンオン電圧を調整するために、アニーリングを行ってゲート電極層２０５のドーパント分布を制御することができる。
【００５６】
１つの実施例では、図３Ｃを参照すると、瞬間アニーリングプロセスにより半導体構造をアニーリングし、例えば約８００〜１１００℃の高温でレーザーアニーリングを行うことができ、また、アニーリングにより、注入プロセスによる最上層基板１０３、絶縁層１０２及び最下層基板１０１への損傷を修復することができる。
【００５７】
ステップ６において、ゲート３０５の上面を金属化して金属ケイ化物を生成することをさらに含む。
【００５８】
具体的には、このデバイスの抵抗を低減するように、ゲート電極接触領域に金属化反応を行って金属ケイ化物を生成する。
【００５９】
金属化反応ではまず物理的スパッタリングなどの方法を使用して金属をウェーハに堆積させ、次に低温（６００〜７００℃）で１回目のアニーリングを行い、次に高温（８００〜９００℃）で２回目のアニーリングを行うことにより、金属（Ｃｕ、Ｔｉ、ＣｏとＮｉＰｔなど）を、直接接触するアクティ領域及びポリシリコンゲートのシリコンと反応させて金属ケイ酸塩を形成し、ゲート電極の接触抵抗を低減させる。
【００６０】
ステップ７において、図３Ｄを参照すると、ゲート構造が形成された後、絶縁材料２０４を孔２０１に充填することをさらに含む。
【００６１】
具体的には、ＰＶＤ又はＣＶＤ堆積法により酸化ケイ素、窒化ケイ素絶縁材料２０４などを孔２０１に堆積させることができる。
【００６２】
ステップ９において、図２、図３Ｄと図３（Ｅ）を参照すると、チャネル領域３０４の境界外のゲート電極層２０５と、その表面に堆積された絶縁材料２０４とを除去し、ゲート３０５の上部に堆積された絶縁材料２０４を除去し、ゲート３０５を露出させる。
【００６３】
１つの例として、図２、図３Ｄと図３Ｅを参照すると、エッチングプロセスにより、チャネル領域３０４の境界外の余分なゲート電極層２０５と、その表面に堆積された絶縁材料２０４とを除去し、同時にゲート３０５の上部に堆積された絶縁材料２０４をエッチング除去し、ゲート３０５を露出させる。
【００６４】
図２から図３Ｅを参照すると、本発明の第２実施例に係るゲートオールアラウンドデバイス構造は、
ベース３０１の最上層基板１０３に形成されたソース領域３０２と、ドレイン領域３０３と、ソース領域３０２とドレイン領域３０３との間にあるチャネル領域３０４と、チャネル領域３０４の両側に形成された、最上層基板１０３を貫通する孔２０１と、チャネル領域３０４の下に形成された、孔２０１と連通するキャビティ２０２と、チャネル領域３０４の上面、孔２０１及びキャビティ２０２のチャネル領域３０４に近い壁面に形成されたゲート構造とを含む。
【００６５】
選択可能な解決策として、ゲート構造は、ゲート誘電体層２０３と、ゲート誘電体層２０３を覆うゲート３０５とを含み、ゲート３０５の材料はポリシリコンである。
【００６６】
選択可能な解決策として、ゲート３０５の上面に形成された金属ケイ化物をさらに含む。
【００６７】
選択可能な解決策として、孔２０１内に絶縁材料が充填されている。
【００６８】
完全に囲まれたゲート構造により、チャネルに対するゲートの制御能力が向上し、ブレークダウン電圧が上昇し、同時に電流Ｉｄｓが増加し、ＭＯＳトランジスタのゲート絶縁層の成長プロセスが簡略化され、量産に便利を与える。
【００６９】
以上に本発明の各実施例について説明したが、上記の説明は、例示的であり、網羅的ではなく、かつ開示される各実施例に限定されない。上記の実施例の範囲及び精神から逸脱することなく、多くの修正及び変更は、当業者にとって明らかである。
【図１】
2022500879.tif 000003
【図２】
2022500879.tif 000004
【図３Ａ】
2022500879.tif 000005
【図３Ｂ】
2022500879.tif 000006
【図３Ｃ】
2022500879.tif 000007
【図３Ｄ】
2022500879.tif 000008
【図３Ｅ】
2022500879.tif 000009
【国際調査報告】
2022500879.tif 000010
2022500879.tif 000011
2022500879.tif 000012
2022500879.tif 000013