【事件の表示】
　特願２０１６−　６８９５４「コンピューティングデバイス、コンピューティングシステム、方法、データ処理システム、非一時的な機械可読媒体、およびプログラム」拒絶査定不服審判事件〔平成２８年　８月１２日出願公開、特開２０１６−１４６２０１、請求項の数（２１）〕について、次のとおり審決する。
【結　論】
　原査定を取り消す。
　本願の発明は、特許すべきものとする。
【理　由】
第１　手続の経緯
　
　本願は，２０１３年６月１３日（パリ条約による優先権主張２０１２年８月１７日（以下，「優先日」という。）；米国）を国際出願日とする出願である特願２０１５−５２７４５６号の一部を，新たな出願として平成２８年３月３０日に出願された特許出願であって，平成２９年２月２４日付けで拒絶理由通知がされ，平成２９年５月２９日に意見書が提出され，平成２９年６月８日付けで拒絶査定（原査定）がされ，これに対し，平成２９年７月２６日に拒絶査定不服審判の請求がされ，平成３０年３月２２日付けで拒絶理由通知がされ，平成３０年６月２５日に意見書が提出されるとともに手続補正がされ，平成３０年８月１日付けで最後の拒絶理由通知（以下，「当審拒絶理由」という。）がされ，平成３０年１０月３０日に意見書が提出されるとともに手続補正がされたものである。
　
　
第２　原査定の理由の概要
　
　原査定（平成２９年６月８日付け拒絶査定）の概要は次のとおりである。
　
　本願請求項１−２１に係る発明は，以下の引用文献Ａ，Ｂに基づいて，その発明の属する技術の分野における通常の知識を有する者（以下，「当業者」という。）が容易に発明できたものであるから，特許法第２９条第２項の規定により特許を受けることができない。
　
引用文献等一覧
Ａ．特表２０１１−５１５００１号公報
Ｂ．特開平１−２９１３４３号公報　
　
　
第３　当審拒絶理由の概要
　
　当審拒絶理由の概要は次のとおりである。
　
１　本願出願は，請求項１−５に係る特許請求の範囲の記載が，特許法第３６条第６項第２号に規定する要件を満たしていない。
　
２　本願請求項１−２１に係る発明は，以下の引用文献１−４に基づいて，当業者が容易に発明できたものであるから，特許法第２９条第２項の規定により特許を受けることができない。
　
引用文献等一覧
１．特表２００８−５４４４２６号公報
２．特表２０１１−５１５００１号公報（原査定時の引用文献Ａ）
３．特開平１−２９１３４３号公報（原査定時の引用文献Ｂ）
４．特開２０１０−９５８０号公報
　
　
第４　本願発明
　
　本願請求項１−２１に係る発明（以下，それぞれ「本願発明１」−「本願発明２１」という。）は，平成３０年１０月３０日付けの手続補正で補正された特許請求の範囲の請求項１−２１に記載された事項により特定される発明であり，以下のとおりの発明である。
　
「　　【請求項１】
　第１のプロセッサと，
　前記第１のプロセッサに結合された第２のプロセッサと，
　前記第１のプロセッサと前記第２のプロセッサとの間で共有されたラストレベルキャッシュ（ＬＬＣ）とを備え，
　前記第１のプロセッサと前記第２のプロセッサとは同じダイ上にあり，
　前記第１のプロセッサまたは前記第２のプロセッサの一方は，グラフィックスプロセッサであり，
　前記第１のプロセッサは，物理メモリ内で面を割り当て，
　前記面は，前記第１のプロセッサと前記第２のプロセッサとの間で直接共有され，
　前記面上のデータは，データをコピーすることなく，自動的に可視とされ，
　前記第１のプロセッサは，前記面を，前記第１のプロセッサのアドレス空間内の複数の仮想メモリアドレスにマッピングし，前記面を，前記第２のプロセッサのアドレス空間内の複数の仮想メモリアドレスにマッピングし，
　前記面内の複数の位置から前記ＬＬＣにキャッシュされたデータは，前記第１のプロセッサと前記第２のプロセッサとによりアクセス可能である
　コンピューティングデバイス。
　　【請求項２】
　前記第１のプロセッサは，第１の仮想メモリアドレスから前記データにアクセスし，
　前記第２のプロセッサは，第２の仮想メモリアドレスから前記データにアクセスし，
　前記第１の仮想メモリアドレスおよび前記第２の仮想メモリアドレスは，前記面にマッピングされ，
　前記第２の仮想メモリアドレスから前記データに対する前記第２のプロセッサによる要求に応じて，前記ＬＬＣは，前記ＬＬＣに前記データが格納されていない場合に，他のキャッシュから前記データを取り出すためのものであり，前記他のキャッシュは，前記第２のプロセッサによりアクセス可能ではない
　請求項１に記載のコンピューティングデバイス。
　　【請求項３】
　前記第１のプロセッサ，前記第２のプロセッサ，または前記第１および前記第２のプロセッサに結合された少なくとも１つのメモリ管理ユニット（ＭＭＵ）をさらに備え，
　前記ＭＭＵは，前記第１のプロセッサ，前記第２のプロセッサ，または前記第１および前記第２のプロセッサのための仮想メモリアドレスのセットへの，物理メモリに割り当てられたデータに対する物理メモリアドレスのセットのマッピングを管理する
　請求項１に記載のコンピューティングデバイス。
　　【請求項４】
　前記少なくとも１つのＭＭＵは，前記第１のプロセッサに関連付けられた第１のページテーブルおよび前記第２のプロセッサに関連付けられた第２のページテーブルへの１または複数のマッピングを含む
　請求項３に記載のコンピューティングデバイス。
　　【請求項５】
　前記第１のプロセッサは，前記面を，前記第１のページテーブルの複数の仮想メモリアドレスにマッピングし，前記面を，前記第２のページテーブルの複数の仮想メモリアドレスにマッピングする
　請求項４に記載のコンピューティングデバイス。
　　【請求項６】
　第１のプロセッサと，
　前記第１のプロセッサに結合された第２のプロセッサであって，前記第１のプロセッサと前記第２のプロセッサとは同じダイ上にあり，前記第１のプロセッサまたは前記第２のプロセッサの一方は，グラフィックスプロセッサである，前記第２のプロセッサと，
　前記第１のプロセッサと前記第２のプロセッサとの間で共有されたラストレベルキャッシュ（ＬＬＣ）であって，前記ＬＬＣ内のデータは，前記第１のプロセッサと前記第２のプロセッサとによりアクセス可能である，前記ＬＬＣと，
　出力データを表示するディスプレイデバイスと，
　複数の命令を記憶する記憶デバイスと，を備え，
　前記複数の命令は，実行された場合に，
　物理メモリ内で面を割り当てる段階であって，前記面は，前記第１のプロセッサと前記第２のプロセッサとの間で直接共有され，前記面上のデータは，データをコピーすることなく，自動的に可視とされる，前記割り当てる段階と，
　前記面を，前記第１のプロセッサのアドレス空間内の複数の仮想メモリアドレスにマッピングする段階と，
　前記面を，前記第２のプロセッサのアドレス空間内の複数の仮想メモリアドレスにマッピングする段階と，
　前記面内の複数の位置からキャッシュされたデータが前記ＬＬＣにキャッシュされるように，前記面を，ＬＬＣキャッシュ可能と指定する段階と，
　前記面内の複数の位置から前記ＬＬＣへデータをキャッシュする段階とを，
　前記第１のプロセッサ，前記第２のプロセッサ，または前記第１および前記第２のプロセッサに実行させる
　コンピューティングシステム。
　　【請求項７】
　前記第１のプロセッサは，第１の仮想メモリアドレスから前記データにアクセスし，
　前記第２のプロセッサは，第２の仮想メモリアドレスから前記データにアクセスし，
　前記第１の仮想メモリアドレスおよび前記第２の仮想メモリアドレスは，前記面にマッピングされ，
　前記第２の仮想メモリアドレスからデータに対する前記第２のプロセッサによる要求に応じて，前記ＬＬＣは，前記ＬＬＣに前記データが格納されていない場合に，他のキャッシュから前記データを取り出すためのものであり，前記他のキャッシュは，前記第２のプロセッサによりアクセス可能ではない
　請求項６に記載のコンピューティングシステム。
　　【請求項８】
　前記第１のプロセッサ，前記第２のプロセッサ，または前記第１および前記第２のプロセッサに結合された少なくとも１つのメモリ管理ユニット（ＭＭＵ）をさらに備え，
　前記ＭＭＵは，前記第１のプロセッサ，前記第２のプロセッサ，または前記第１および前記第２のプロセッサのための仮想メモリアドレスのセットへの，物理メモリに割り当てられたデータに対する物理メモリアドレスのセットのマッピングを管理する
　請求項６に記載のコンピューティングシステム。
　　【請求項９】
　前記少なくとも１つのＭＭＵは，前記第１のプロセッサに関連付けられた第１のページテーブルおよび前記第２のプロセッサに関連付けられた第２のページテーブルを含むメモリへの１または複数のマッピングを含む
　請求項８に記載のコンピューティングシステム。
　　【請求項１０】
　前記記憶デバイス上の前記複数の命令は，前記第１のプロセッサまたは前記第２のプロセッサに，前記面を，前記第１のページテーブルの複数の仮想メモリアドレスにマッピングさせ，前記面を，前記第２のページテーブルの複数の仮想メモリアドレスにマッピングさせる
　請求項９に記載のコンピューティングシステム。
　　【請求項１１】
　コンピューティングデバイスの複数のプロセッサ間でメモリを共有する方法であって，
　前記コンピューティングデバイスに関連付けられたメモリ内で面を割り当てる段階であって，前記面は，前記コンピューティングデバイスの第１のプロセッサと第２のプロセッサとの間で直接共有され，前記面上のデータは，前記第１のプロセッサのメモリから前記第２のプロセッサのメモリへデータをコピーすることなく自動的に可視とされ，前記第１のプロセッサまたは前記第２のプロセッサの一方は，グラフィックスプロセッサである，前記割り当てる段階と，
　前記面を，前記第１のプロセッサのアドレス空間内の複数の仮想メモリアドレスにマッピングする段階と，
　前記面を，前記第２のプロセッサのアドレス空間内の複数の仮想メモリアドレスにマッピングする段階と，
　前記面内の複数の位置からキャッシュされたデータがラストレベルキャッシュ（ＬＬＣ）にキャッシュされるように，前記面を，ＬＬＣキャッシュ可能と指定する段階と，
　前記ＬＬＣへ，前記面内の複数の位置からデータをキャッシュする段階であって，前記ＬＬＣ内のデータは，前記第１のプロセッサと前記第２のプロセッサとによりアクセス可能である，段階と
　を備える方法。
　　【請求項１２】
　前記第１のプロセッサに関連付けられた第１のページテーブルおよび前記第２のプロセッサに関連付けられた第２のページテーブルを，１または複数のメモリ管理ユニット（ＭＭＵ）へマッピングする段階をさらに備える
　請求項１１に記載の方法。
　　【請求項１３】
　前記第１のページテーブル内の第１のセットの仮想メモリアドレスを複数の物理アドレスに変換する段階と，
　前記第２のページテーブル内の第２のセットの仮想メモリアドレスを複数の物理アドレスに変換する段階と，
　前記第１のセットの仮想メモリアドレスおよび前記第２のセットの仮想メモリアドレスを，前記面内の物理アドレスにマッピングする段階と
　をさらに備える
　請求項１２に記載の方法。
　　【請求項１４】
　前記第１のプロセッサで，第１の仮想メモリアドレスからデータにアクセスする段階と，
　前記第２のプロセッサで，第２の仮想メモリアドレスからデータにアクセスする段階と，
　前記第２の仮想メモリアドレスから前記第２のプロセッサによりアクセスされたデータが前記ＬＬＣに格納されていない場合に，他のキャッシュからデータを取り出す段階と，
　前記第２のプロセッサによるアクセスのために，前記他のキャッシュから取り出された前記データを，前記ＬＬＣに格納する段階であって，前記他のキャッシュは，前記第２のプロセッサによりアクセス可能ではない，段階と
　をさらに備え，
　前記第１の仮想メモリアドレスおよび前記第２の仮想メモリアドレスの各々は，前記面にマッピングされる
　請求項１３に記載の方法。
　　【請求項１５】
　請求項１１から１４のいずれか１項に記載の方法を実行するための手段を備えるデータ処理システム。
　　【請求項１６】
　コンピューティングデバイスの１または複数のプロセッサによって実行された場合に，請求項１１から１４のいずれか１項に記載の方法を，前記１または複数のプロセッサに実行させる複数の命令を格納する，非一時的な機械可読媒体。
　　【請求項１７】
　面を割り当てる手段であって，前記面は，第１のプロセッサと第２のプロセッサとの間で直接共有され，前記面上のデータは，前記第１のプロセッサのメモリから前記第２のプロセッサのメモリへデータをコピーすることなく自動的に可視とされ，前記第１のプロセッサまたは前記第２のプロセッサの一方は，グラフィックスプロセッサである，前記割り当てる手段と，
　前記面を，前記第１のプロセッサのアドレス空間内の複数の仮想メモリアドレスにマッピングする手段と，
　前記面を，前記第２のプロセッサのアドレス空間内の複数の仮想メモリアドレスにマッピングする手段と，
　前記面内の複数の位置からキャッシュされたデータがラストレベルキャッシュ（ＬＬＣ）にキャッシュされるように，前記面を，ＬＬＣキャッシュ可能と指定する手段と，
　前記ＬＬＣへ，前記面内の複数の位置からデータをキャッシュする手段であって，前記ＬＬＣ内のデータは，前記第１のプロセッサと前記第２のプロセッサとによりアクセス可能である，手段と
　を備えるコンピューティングデバイス。
　　【請求項１８】
　前記第１のプロセッサに関連付けられた第１のページテーブルおよび前記第２のプロセッサに関連付けられた第２のページテーブルを，１または複数のメモリ管理ユニット（ＭＭＵ）へマッピングする手段をさらに備える
　請求項１７に記載のコンピューティングデバイス。
　　【請求項１９】
　前記第１のページテーブル内の第１のセットの仮想メモリアドレスを複数の物理アドレスに変換する手段と，
　前記第２のページテーブル内の第２のセットの仮想メモリアドレスを複数の物理アドレスに変換する手段と，
　前記第１のセットの仮想メモリアドレスおよび前記第２のセットの仮想メモリアドレスを，前記面内の物理アドレスにマッピングする手段と，
　をさらに備える
　請求項１８に記載のコンピューティングデバイス。
　　【請求項２０】
　前記第１のプロセッサで，第１の仮想メモリアドレスからデータにアクセスする手段と，
　前記第２のプロセッサで，第２の仮想メモリアドレスからデータにアクセスする手段と
　前記第２の仮想メモリアドレスから前記第２のプロセッサによりアクセスされたデータが前記ＬＬＣに格納されていない場合に，他のキャッシュからデータを取り出す手段と，
　前記第２のプロセッサによるアクセスのために，前記他のキャッシュから取り出された前記データを，前記ＬＬＣに格納する手段であって，前記他のキャッシュは，前記第２のプロセッサによりアクセス可能ではない，手段と
　をさらに備え，
　前記第１の仮想メモリアドレスおよび前記第２の仮想メモリアドレスの各々は，前記面にマッピングされる
　請求項１９に記載のコンピューティングデバイス。
　　【請求項２１】
　コンピューティングデバイスに，請求項１１から１４のいずれか１項に記載の方法を実行させるためのプログラム。」
　
　
第５　引用文献，引用発明等
　
１．引用文献１について
　当審拒絶理由に引用された引用文献１（特表２００８−５４４４２６号公報）には，図面とともに次の事項が記載されている。（下線は当審により付与。）
　
Ａ　「【０００１】
　本発明の実施形態は，一般的に，メモリアーキテクチャ，特に，メモリコントローラとシステムメモリ間のメモリチャネルに関する。
【背景技術】
【０００２】
　時に，
ユニファイドメモリアーキテクチャ（ＵＭＡ）と称されるユニフォームまたはユニファイドメモリアクセスを有するメモリアーキテクチャにおいて，プロセッサとグラフィックコントローラは，システムメモリを共有して
【０００３】
　典型的な
ＵＭＡメモリアーキテクチャでは，キャッシュメモリは，プロセッサにより発行されるメモリリクエストとグラフィクスコントローラにより発行されるメモリリクエストの両方をサポートするために固定の６４バイトキャッシュラインを使用する
【０００４】
　プロセッサは一般的に，メモリからアクセスされた６４ビットの隣接データのすべてを使用する一方で，グラフィクスコントローラは一般的に使用しない場合がある。ＵＭＡメモリアーキテクチャにおいて，グラフィクスコントローラがメモリリクエストを発行する場合，隣接データの多くは廃棄されうる。したがって，メモリチャネルの帯域幅は，典型的なＵＭＡメモリアーキテクチャにおいて，グラフィクスコントローラにより発行されるメモリリクエストでは効率的に使用されない場合がある。」
　
Ｂ　「【０００８】
　
統合型グラフィクスコンピュータシステムのメモリ効率
ＵＭＡメモリアーキテクチャは，プロセッサのメモリ効率を最適化するよう６４バイトのキャッシュラインに対して最適化される
【０００９】
　マイクロタイリング（micro-tiling）が組み込まれる本発明の実施形態は，統合型グラフィクスコントローラを有するＵＭＡメモリアーキテクチャにおけるプロセッサ用のキャッシュライン要件を維持しながら，グラフィクスコントローラからのメモリリクエストの過剰フェッチを減少する。一般的に，マイクロタイリングには，新しいメモリアーキテクチャ及び新しいメモリコントローラアーキテクチャが包含される。新しいメモリコントローラアーキテクチャを説明する一方で，本願の焦点は，マイクロタイリングをサポートする新しいメモリアーキテクチャにある。マイクロタイリングメモリアーキテクチャをサポートするために，新しいメモリサブシステムは，１つのメモリチャネルにおいて独立したサブチャネルメモリアクセスを提供する。メモリへのこれらの独立したサブチャネルメモリアクセスは，マイクロタイルまたはマイクロタイル化されたメモリへのアクセスと称され，一般的にマイクロタイリングと称されうる。」
　
　したがって，上記引用文献１には次の発明（以下，「引用発明」という。）が記載されていると認められる。
　
　「ユニファイドメモリアーキテクチャ（ＵＭＡ）と称されるユニフォームまたはユニファイドメモリアクセスを有するメモリアーキテクチャにおいては，プロセッサとグラフィックコントローラが，システムメモリを共有するものであって，上記ＵＭＡメモリアーキテクチャでは，キャッシュメモリは，プロセッサにより発行されるメモリリクエストとグラフィクスコントローラにより発行されるメモリリクエストの両方をサポートするために固定の６４バイトキャッシュラインを使用するものであるのに対し，
　統合型グラフィクスコンピュータシステムが，上記ＵＭＡメモリアーキテクチャによって，プロセッサのメモリ効率を最適化するよう６４バイトのキャッシュラインに対して最適化された構成とされる，
　システム。」
２．引用文献２について
　
　原査定の拒絶の理由に引用され，当審拒絶理由にも引用された引用文献２（特表２０１１−５１５００１号公報）には，図面とともに次の事項が記載されている。
Ｃ　「【０００７】
　本発明の実施形態はコンピュータ・システムおよび情報処理に関する。より特定的には，本発明の実施形態は，少なくとも一つの中央処理ユニット（CPU）が，別の処理論理（たとえばグラフィック処理論理）によってアクセスまたは生成される情報への可視性を得る，よってそのような情報とのあるレベルのコヒーレンスを得ることを許容する技法に関する。そのような別の処理論理は，前記少なくとも一つのCPUとは異なるコヒーレンス・ドメインにおいて動作してもよい。いくつかの実施形態では，一つまたは複数のCPUは「最終レベル・キャッシュ（last  level  cache）」（LLC）または「レベル２」（L2）キャッシュのようなあるレベルのキャッシュを，一つまたは複数の処理論理（たとえばグラフィック論理）と共有し，該一つまたは複数の処理論理は前記一つまたは複数のCPUとは異なるコヒーレンス・プロトコルを実装するあるいはそうでなければ異なるコヒーレンス・ドメイン内で動作するのでもよい。ある実施形態では，CPUおよびグラフィック論理は同じダイ，パッケージまたはシステム内に組み込まれ，CPUはグラフィック論理のキャッシュ・コヒーレンス階層における少なくとも一つのレベルのキャッシュならびに前記グラフィック論理がやはりアクセスしうるLLCへのアクセスを有しうる。これによりCPUとグラフィック論理との間でDRAMのようなメイン・メモリ・ソースにアクセスすることなく情報が共有できる。
【０００８】
　図１は，少なくとも一つの実施形態が使用されうるシステムを示している。図１において，
少なくとも一つのCPU　１０１および少なくとも一つのグラフィック論理（graphics　logic）１０５が同じダイ，パッケージまたはシステム内に統合されている
グラフィックL1キャッシュ１０４（これはグラフィック・コヒーレンス・ドメイン１１１内にある）とグラフィックMLC（これはCPUコヒーレンス・ドメイン１０９内にある）との間で情報をコピーまたは移動することによって，CPUコヒーレンス・ドメイン１０９（これはある実施形態では，CPU １０１，L1キャッシュ１０３，MLC　１０７およびLLC　１１０を含む）とグラフィック・コヒーレンス・ドメイン１１１（これはある実施形態ではグラフィック論理１０５およびグラフィックL1キャッシュ１０４を含む）との間で情報が共有できる
【０００９】
　いくつかの実施形態では，グラフィック論理によって仮想的にアドレッシングされうるグラフィックL1キャッシュ１０４に記憶された情報が，グラフィック画像のレンダリングに関連するさまざまなイベントの発生に応答してグラフィックMLC　１０８に移動またはコピーされる。ある実施形態では，グラフィックL1キャッシュ１０４からMLC　１０８への情報の移動／コピーは，グラフィック・ドライバまたは他の何らかの論理もしくはソフトウェア・プログラムによって管理および実行される。
グラフィックL1キャッシュ１０４内の情報をMLC　１０８に移動またはコピーさせるイベント後には，その情報はCPUコヒーレンス・ドメイン内にあり，ある実施形態では物理アドレスを使って，あるいはCPUによって使用される他のアドレッシング方式（たとえば仮想アドレス）を使って，CPUによってアドレッシングおよびアクセスされうる
　
　したがって，上記引用文献２には次の発明（以下，「引用文献２記載事項」という。）が記載されていると認められる。
　
　「コンピュータ・システムであって，
　少なくとも一つの中央処理ユニット（CPU）が，別の処理論理（たとえばグラフィック処理論理）によってアクセスまたは生成される情報への可視性を得る，よってそのような情報とのあるレベルのコヒーレンスを得ることを許容するものであり，
　少なくとも一つのCPU１０１および少なくとも一つのグラフィック論理（graphics　logic）１０５が同じダイ，パッケージまたはシステム内に統合されており，
　グラフィックL1キャッシュ１０４（これはグラフィック・コヒーレンス・ドメイン１１１内にある）とグラフィックMLC（これはCPUコヒーレンス・ドメイン１０９内にある）との間で情報をコピーまたは移動することによって，CPUコヒーレンス・ドメイン１０９（CPU１０１，L1キャッシュ１０３，MLC１０７およびLLC　１１０を含む）とグラフィック・コヒーレンス・ドメイン１１１（グラフィック論理１０５およびグラフィックL1キャッシュ１０４を含む）との間で情報が共有でき，
　グラフィックL1キャッシュ１０４内の情報をMLC１０８に移動またはコピーさせるイベント後には，その情報はCPUコヒーレンス・ドメイン内にあり，物理アドレスを使って，あるいはCPUによって使用される他のアドレッシング方式（たとえば仮想アドレス）を使って，CPUによってアドレッシングおよびアクセスされうる，コンピュータ・システム。」
　
３．引用文献３について
　原査定の拒絶の理由に引用され，当審拒絶理由にも引用された引用文献３（特開平１−２９１３４３号公報）の第４頁左下欄第６行〜第５頁左下欄第４行には，メモリ管理装置において，ＣＰＵ３５及びＣＰＵ３６からデータメモリ３１にアクセスする際に，ＣＰＵ３５からは，ＣＰＵ３５の論理アドレス空間がメモリマッピング回路３３によりデータメモリ３１のアドレス空間に変換された後，アドレスセレクタ回路３２により選択されて，データメモリ３１内のデータ列を操作し，一方，ＣＰＵ３６からは，ＣＰＵ３６の論理アドレス空間がメモリマッピング回路３４によりデータメモリ３１のアドレス空間に変換された後，アドレスセレクタ回路３２により選択されて，データメモリ３１内のデータ列を操作する，という技術的事項が記載されている。
４．引用文献４について
　当審拒絶理由に引用された引用文献４（特開２０１０−９５８０号公報）の段落【００２０】には，プロセッサが，各コアからの情報を包含する１以上のラストレベルキャッシュを有する，という技術的事項が記載されている。
　
第６　対比・判断
　
１．本願発明１について
（１）対比
　本願発明１と引用発明とを対比する。
ア　引用発明である「システム」は，「ＵＭＡメモリアーキテクチャによって，プロセッサのメモリ効率を最適化するよう６４バイトのキャッシュラインに対して最適化される」ものであり，当該「ＵＭＡメモリアーキテクチャ」においては，「プロセッサとグラフィックコントローラが，システムメモリを共有するもの」であることから，上記「プロセッサ」と「グラフィックコントローラ」はいずれも，上記「システム」を構成するものであるといえ，その場合，引用発明である「システム」の「プロセッサ」，「グラフィックコントローラ」は，それぞれ本願発明１である「コンピューティングデバイス」の「第１のプロセッサ」，「第２のプロセッサ」に相当するといえる。
　そうすると，後記する点で相違するものの，本願発明１が，「第１のプロセッサと，前記第１のプロセッサに結合された第２のプロセッサと」，「を備え，前記第１のプロセッサと前記第２のプロセッサとは同じダイ上にあり，前記第１のプロセッサまたは前記第２のプロセッサの一方は，グラフィックスプロセッサであ」ることと，引用発明が，「プロセッサ」と「グラフィックコントローラ」を有することとは，“第１のプロセッサと，前記第１のプロセッサに結合された第２のプロセッサとを備え，前記第１のプロセッサまたは前記第２のプロセッサの一方は，グラフィックスプロセッサであ”る点で共通する。
　
イ　また，引用発明の「システムメモリ」は，「プロセッサとグラフィックコントローラ」とにより「共有」されるものであり，当該「システムメモリ」は，「プロセッサ」と「グラフィックコントローラ」との間で直接共有されるメモリの任意の位置を有するといえる。
　一方，平成３０年６月２５日提出の意見書における「本願発明において，面は，物理メモリにおける任意の位置である」との釈明を踏まえると，本願発明１において「第１のプロセッサと前記第２のプロセッサとの間で直接共有され」る，「物理メモリ内」の「面」とは，物理メモリにおける任意の位置として特定されるものである。
　そうすると，後記する点で相違するものの，本願発明１において，「第１のプロセッサは，物理メモリ内で面を割り当て，前記面は，前記第１のプロセッサと前記第２のプロセッサとの間で直接共有され」ることと，引用発明において，「ユニファイドメモリアーキテクチャ（ＵＭＡ）と称されるユニフォームまたはユニファイドメモリアクセスを有するメモリアーキテクチャにおいては，プロセッサとグラフィックコントローラが，システムメモリを共有するもの」であり，「統合型グラフィクスコンピュータシステムが，上記ＵＭＡメモリアーキテクチャによって，プロセッサのメモリ効率を最適化するよう６４バイトのキャッシュラインに対して最適化された構成とされる」ことは，“メモリの任意の位置は，前記第１のプロセッサと前記第２のプロセッサとの間で直接共有され”るものである点で共通する。
  
　上記ア及びイの対比によれば，本願発明１と引用発明とは，次の点で一致し，そして相違する。
　
（一致点）
　第１のプロセッサと，
　前記第１のプロセッサに結合された第２のプロセッサとを備え，
　前記第１のプロセッサまたは前記第２のプロセッサの一方は，グラフィックスプロセッサであり，
　メモリの任意の位置は，前記第１のプロセッサと前記第２のプロセッサとの間で直接共有される，
　コンピューティングデバイス。
　
（相違点１）
　本願発明１は，「前記第１のプロセッサと前記第２のプロセッサとの間で共有されたラストレベルキャッシュ（ＬＬＣ）」を備えるのに対して，
　引用発明は，そのような構成を備えているとは特定されていない点。
　
（相違点２）
　第１のプロセッサと第２のプロセッサに関し， 
　本願発明１は，「前記第１のプロセッサと前記第２のプロセッサとは同じダイ上にあ」るのに対して， 
　引用発明は，そのように特定されていない点。 
　
（相違点３） 
　第１のプロセッサと第２のプロセッサとの間で直接共有される，メモリの任意の位置に関し，
　本願発明１は，「第１のプロセッサは，物理メモリ内で面を割り当て，前記面は，前記第１のプロセッサと前記第２のプロセッサとの間で直接共有され，前記面上のデータは，データをコピーすることなく，自動的に可視とされ」るものであるのに対して，
　引用発明は，共有するメモリについてそのように特定されていない点。 
　
（相違点４） 
　本願発明１は，「第１のプロセッサは，前記面を，前記第１のプロセッサのアドレス空間内の複数の仮想メモリアドレスにマッピングし，前記面を，前記第２のプロセッサのアドレス空間内の複数の仮想メモリアドレスにマッピングする」のに対して，
　引用発明は，アドレスマッピングの方法について特定されていない点。 
　
（相違点５）
　本願発明１は，「面内の複数の位置から前記ＬＬＣにキャッシュされたデータは，前記第１のプロセッサと前記第２のプロセッサとによりアクセス可能である」のに対して， 
　引用発明は，そのように特定されていない点。 
　
（２）相違点についての判断
　事案に鑑みて，「面」及び当該「面」からキャッシュされる「ＬＬＣ」に関連する，上記相違点１，３及び５について，先に検討する。
　
　上記相違点１，３及び５に係る本願発明１の構成である，「第１のプロセッサは，物理メモリ内で面を割り当て，前記面は，前記第１のプロセッサと前記第２のプロセッサとの間で直接共有され，前記面上のデータは，データをコピーすることなく，自動的に可視とされ」た，物理メモリの「面」内の「複数の位置」から，「第１のプロセッサと前記第２のプロセッサとの間で共有されたラストレベルキャッシュ（ＬＬＣ）」にキャッシュされたデータを「第１のプロセッサと前記第２のプロセッサとによりアクセス可能」とすることは，上記引用文献２ないし４のいずれにも記載されておらず，また，本願優先日前において周知技術であるともいえない。
　特に，引用文献２（原査定時の引用文献Ａ）には，上記第５の２．に示した引用文献２記載事項が記載されており，ＣＰＵとグラフィック論理（graphics logic）とが，キャッシュ中のデータを共有するためには，例えば，グラフィック・コヒーレンス・ドメイン内にあるグラフィックL1キャッシュから，CPUコヒーレンス・ドメイン内にあるグラフィックMLCに情報をコピーまたは移動する必要があり，共有キャッシュのための物理メモリ上の面を割り当てを行うことで，データのコピーを省略するとの構成を備えていないことから，相違点１，３及び５に係る本願発明１の構成について開示しているとはいえない。
　そうすると，引用発明に基づいて，相違点１，３及び５に係る本願発明１の構成とすることは，当業者が容易になし得ることであるとはいえない。
　
　したがって，本願発明１は，相違点２及び４を検討するまでもなく，当業者であっても引用発明，引用文献２ないし４に記載された技術的事項，及び，周知技術に基づいて容易に発明できたものであるとはいえない。
　
２．本願発明２−２１について
　本願発明６，１７は，上記相違点１，３，５に係る構成を含むものであるから，本願発明１と同様の理由により，引用発明，引用文献２ないし４に記載された技術的事項，及び，周知技術に基づいて容易に発明できたものであるとはいえない。
　また，本願発明１１，１５，１６，２１は，本願発明１７とカテゴリーが異なるだけであるから，本願発明１７と同様の理由により，引用発明，引用文献２ないし４に記載された技術的事項，及び，周知技術に基づいて容易に発明できたものであるとはいえない。
　本願発明２−５は，本願発明１を更に限定したものであるので，本願発明１と同様の理由により，引用発明，引用文献２ないし４に記載された技術的事項，及び，周知技術に基づいて容易に発明できたものであるとはいえない。
　本願発明７−１０は，本願発明６を更に限定したものであるので，本願発明６と同様の理由により，引用発明，引用文献２ないし４に記載された技術的事項，及び，周知技術に基づいて容易に発明できたものであるとはいえない。
　本願発明１２−１４は，本願発明１１を更に限定したものであるので，本願発明１１と同様の理由により，引用発明，引用文献２ないし４に記載された技術的事項，及び，周知技術に基づいて容易に発明できたものであるとはいえない。
　本願発明１８−２０は，本願発明１７を更に限定したものであるので，本願発明１７と同様の理由により，引用発明，引用文献２ないし４に記載された技術的事項，及び，周知技術に基づいて容易に発明できたものであるとはいえない。
　
　
第７　原査定についての判断
　
１．特許法第２９条第２項について
　平成３０年１０月３０日付けの補正により，補正後の請求項１は，「前記第１のプロセッサと前記第２のプロセッサとの間で共有されたラストレベルキャッシュ（ＬＬＣ）とを備え」，「前記第１のプロセッサは，物理メモリ内で面を割り当て，前記面は，前記第１のプロセッサと前記第２のプロセッサとの間で直接共有され，前記面上のデータは，データをコピーすることなく，自動的に可視とされ」る，「ＬＣＣ」と「面」との関係が，「前記面内の複数の位置から前記ＬＬＣにキャッシュされたデータは，前記第１のプロセッサと前記第２のプロセッサとによりアクセス可能である」という技術的事項を有するものとなった。当該技術的事項は，上記第６の１．（２）でも示したとおり，原査定における引用文献Ａ，Ｂ（当審拒絶理由における引用文献２，３）には記載されておらず，本願優先日前における周知技術でもないので，本願発明１は，当業者であっても，原査定における引用文献Ａ，Ｂに基づいて容易に発明できたものではない。本願発明２−２１は，本願発明１と実質的に同様の構成を含む，カテゴリーが異なるだけ，または，更に限定したものであるので，同様に，当業者であっても，引用文献Ａ，Ｂに基づいて容易に発明できたものではない。
　したがって，原査定を維持することはできない。
　
　
第８　当審拒絶理由について
　
１．特許法第３６条第６項第２号について
　当審では，請求項１の「前記面内の複数の位置からキャッシュされたデータは，前記第１のプロセッサと前記第２のプロセッサとによりアクセス可能である」との記載は，上記「面内の複数の位置から」の「データ」が「キャッシュされ」る先について規定されておらず，不明であるとの拒絶の理由を通知しているが，平成３０年１０月３０日付けの補正において，「前記面内の複数の位置から前記ＬＬＣにキャッシュされたデータは，前記第１のプロセッサと前記第２のプロセッサとによりアクセス可能である」と補正された結果，この拒絶の理由は解消した。
　
２．特許法第２９条第２項について
　上記「第６　対比・判断」で検討のとおり，平成３０年１０月３０日付けの補正により，この拒絶の理由は解消した。
　
　
第９　むすび
　
　以上のとおり，本願発明１−２１は，当業者が引用発明，引用文献２ないし４，及び，引用文献Ａ，Ｂに記載された技術的事項に基づいて容易に発明することができたものではない。
　したがって，原査定の拒絶理由を検討してもその理由によって拒絶すべきものとすることはできない。
　また，他に本願を拒絶すべき理由を発見しない。
　よって，結論のとおり審決する。