(57)【要約】【課題】信頼性の高い半導体装置を実現する。【解決手段】半導体装置１００は、基板３０と、基板３０に埋め込まれた絶縁膜２０と、絶縁膜２０上に形成された複数の抵抗素子１０と、を備えている。基板３０は、複数の抵抗素子１０を有する抵抗素子形成領域４０において複数の凸部３２を有している。複数の凸部３２は、絶縁膜２０に入り込んでおり、かつ上端が絶縁膜２０の表面よりも低い。このため、信頼性の高い半導体装置を実現することが可能となる。【選択図】図１
2012227206.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
前記基板に埋め込まれた絶縁膜と、
前記絶縁膜上に形成された複数の抵抗素子と、
を備え、
前記基板は、前記複数の抵抗素子を有する抵抗素子形成領域において複数の凸部を有しており、
前記複数の凸部は、前記絶縁膜に入り込んでおり、かつ上端が前記絶縁膜の表面よりも低い半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記複数の凸部は、第１方向において、互いに離間するように複数配列されている半導体装置。
【請求項３】
請求項２に記載の半導体装置において、
前記複数の凸部は、前記第１方向において、互いに等間隔に配列されている半導体装置。
【請求項４】
請求項２または３に記載の半導体装置において、
前記複数の凸部は、直線状に設けられている半導体装置。
【請求項５】
請求項２または３に記載の半導体装置において、
前記複数の凸部は、前記第１方向と垂直な第２方向において、互いに離間するように複数配列されている半導体装置。
【請求項６】
請求項５に記載の半導体装置において、
前記複数の凸部は、ドット状に設けられている半導体装置。
【請求項７】
請求項１ないし６いずれか１項に記載の半導体装置において、
前記複数の凸部の少なくとも一部は、平面視で前記抵抗素子と重なっている半導体装置。
【請求項８】
基板に溝を形成する工程と、
前記溝内に絶縁膜を埋め込む工程と、
前記絶縁膜上に複数の抵抗素子を形成する工程と、
を備え、
前記溝を形成する工程において、前記溝内に複数の凸部を形成し、
前記複数の凸部は、前記絶縁膜に入り込み、かつ上端が前記絶縁膜の表面よりも低くなるように形成される半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、抵抗素子を有する半導体装置および半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体装置の信頼性を低下させる要因としては、例えば配線間や、配線と基板間において発生するショートが挙げられる。特許文献１に記載の技術は、配線と基板との間のリーク電流を抑制するものである。具体的には、ロジック部のようなパターン密度が低い領域にダミーパターンを形成するというものである。
【０００３】
他にも、ダミーパターンに関する技術としては、例えば特許文献２〜４に記載のものが挙げられる。特許文献２に記載の技術は、素子パターンと同一のレイヤに、互いにピッチの異なる第１ダミーパターンと第２ダミーパターンを形成するというものである。特許文献３に記載の技術は、ダミー配線を、スクライブ領域に形成し、ボンディングパッド部またはマーカ部の周辺には形成しないというものである。特許文献４に記載の技術は、導電性パターンを形成しない領域に機能素子を形成するというものである。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０００−３４０５６８号公報
【特許文献２】特開２００２−９１６１号公報
【特許文献３】特開２００４−１２８４８４号公報
【特許文献４】特開２００５−２８５９７０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
半導体装置に設けられた抵抗素子は、半導体基板と絶縁分離するため、半導体基板に設けられた素子分離膜上に形成されることがある。素子分離膜は、例えば半導体基板をエッチングして形成した溝内に絶縁膜を埋め込むことにより形成される。
【０００６】
絶縁膜を埋め込むための溝を形成するエッチング工程において、半導体基板が十分にエッチングされず、半導体基板の溝内にエッチング残りが生じてしまう場合がある。このエッチング残りが生じると、溝内に埋め込まれた素子分離膜上の抵抗素子と半導体基板とが近接し、素子分離膜上に形成された抵抗素子と半導体基板との間でショートが発生してしまうことがあった。
【課題を解決するための手段】
【０００７】
本発明によれば、基板と、
前記基板に埋め込まれた絶縁膜と、
前記絶縁膜上に形成された複数の抵抗素子と、
を備え、
前記基板は、前記複数の抵抗素子を有する抵抗素子形成領域において複数の凸部を有しており、
前記複数の凸部は、前記絶縁膜に入り込んでおり、かつ上端が前記絶縁膜の表面よりも低い半導体装置が提供される。
【０００８】
本発明によれば、基板は、複数の抵抗素子を有する抵抗素子形成領域において、複数の凸部を有している。このため、絶縁膜を埋め込むための溝を形成するエッチング工程において、エッチング面積は縮小される。これにより、エッチング残りの発生が抑制され、絶縁膜上に形成された抵抗素子と半導体基板との間でショートが発生することを抑制することが可能となる。従って、信頼性の高い半導体装置を実現することができる。
【０００９】
本発明によれば、基板に溝を形成する工程と、前記溝内に絶縁膜を埋め込む工程と、前記絶縁膜上に複数の抵抗素子を形成する工程と、を備え、前記溝を形成する工程において、前記溝内に複数の凸部を形成し、前記複数の凸部は、前記絶縁膜に入り込み、かつ上端が前記絶縁膜の表面よりも低くなるように形成される半導体装置の製造方法が提供される。
【発明の効果】
【００１０】
本発明によれば、信頼性の高い半導体装置を実現することができる。
【図面の簡単な説明】
【００１１】
【図１】本実施形態に係る半導体装置を示す断面図である。
【図２】図１に示す基板を示す平面図である。
【図３】図２に示す基板の変形例を示す平面図である。
【図４】図１に示す半導体装置の製造方法を示す断面図である。
【図５】図１に示す半導体装置の製造方法を示す断面図である。
【図６】比較例に係る半導体装置を示す断面図である。
【発明を実施するための形態】
【００１２】
以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
【００１３】
図１は、本実施形態に係る半導体装置１００を示す断面図である。半導体装置１００は、基板３０と、絶縁膜２０と、複数の抵抗素子１０と、を備える。絶縁膜２０は、基板３０に埋め込まれている。複数の抵抗素子１０は、絶縁膜２０上に形成されている。基板３０は、複数の抵抗素子１０を有する抵抗素子形成領域４０において複数の凸部３２を有している。複数の凸部３２は、絶縁膜２０に入り込んでおり、かつ上端が絶縁膜２０の表面よりも低い。なお、図１は、半導体装置１００を説明するための模式図であり、抵抗素子１０や凸部３２の数等は、適宜変更することができる。以下、半導体装置１００の構成について詳細に説明する。
【００１４】
複数の抵抗素子１０は、例えば抵抗素子形成領域４０においてアレイ状に配列され、γ抵抗として機能する。複数の抵抗素子１０は、絶縁膜２０上に形成されることによって、基板３０と絶縁されている。抵抗素子１０は、例えばポリシリコンによって構成される。
【００１５】
抵抗素子形成領域４０は、図１に示すように、基板３０に設けられた溝３６上に配置された抵抗素子領域である。半導体装置１００は、当該溝３６内に埋め込まれた絶縁膜２０上に複数の抵抗素子１０を配置することにより構成される。
基板３０は、例えばＳｉによって構成される。絶縁膜２０は、例えばＳｉＯ２によって構成される。また、絶縁膜２０の膜厚は、例えば１００００Å程度である。
【００１６】
複数の凸部３２は、溝３６の底面から突出するように設けられる。複数の凸部３２は、絶縁膜２０に入り込んでおり、かつ上端が絶縁膜２０の表面よりも低い。このため、凸部３２の上面および側面は絶縁膜２０によって覆われることとなる。凸部３２の高さは、例えば９０００Å程度である。また、凸部３２上における絶縁膜２０の膜厚は、例えば１０００Å程度である。複数の凸部３２のうち少なくとも一部は、平面視で抵抗素子１０と重なっている。
【００１７】
図２は、図１に示す基板３０を示す平面図である。図２に示すように、複数の凸部３２は、第１方向において、互いに離間するように複数配列されている。この場合において、複数の凸部３２は、例えば第１方向と基板３０と水平な面内において垂直な第２方向に伸びる、直線状に設けられる。直線状の凸部３２の第１方向における幅は、例えば３μｍ程度である。
複数の凸部３２は、図２に示すように、第１方向において、互いに等間隔となるように配列される。隣接する凸部３２間の間隔は、例えば３０μｍ程度である。なお、後述するディッシングやエッチング残りを効果的に抑制するよう、第１方向における間隔を、場所に応じて適宜変更してもよい。
基板３０と水平な面内において、抵抗素子形成領域４０に対する複数の凸部３２の上面の面積占有率は、例えば３０％〜５０％程度である。
【００１８】
図３は、図２に示す基板３０の変形例を示す平面図である。図３に示すように、複数の凸部３２は、例えばドット状に形成されていてもよい。このとき、複数の凸部３２は、第１方向および第２方向において互いに離間するように複数配列されている。また、複数の凸部３２は、例えば第１方向および第２方向において互いに等間隔となるように配列される。なお、後述するディッシングやエッチング残りを効果的に抑制するよう、第１方向および第２方向における間隔を、場所に応じて適宜変更してもよい。
【００１９】
次に、本実施形態に係る半導体装置１００の製造方法について説明する。図４および図５は、図１に示す半導体装置１００の製造方法を示す断面図である。まず、図４（ａ）に示すように、基板３０上に、シリコンエッチ時の残渣対策・応力緩和・ディボット抑制のための酸化膜６２・窒化膜６４・ＮＳＧ膜６６をこの順に成長させ、その上にマスク６０を形成する。
【００２０】
次いで、図４（ｂ）に示すように、基板３０上のＮＳＧ膜６６上のマスク６０をエッチングマスクとしたエッチングを行い、酸化膜６２、窒化膜６４およびＮＳＧ膜６６を選択的に除去する。次いで、マスク６０、酸化膜６２、窒化膜６４およびＮＳＧ膜６６をエッチングマスクとして基板３０をエッチングすることにより、溝３６を形成する。このとき、マスク６０によって、複数の凸部３２が形成されることとなる。また、このエッチングにより、マスク６０、ＮＳＧ膜６６、窒化膜６４および酸化膜６２は、基板３０の面方向において若干エッチングされる。そして、マスク６０およびＮＳＧ膜６６を除去して、図４（ｃ）に示す構造が得られる。
【００２１】
次いで、図５（ａ）に示すように、基板３０上および溝３６内に、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法等を用いて、絶縁膜２０を埋め込み形成する。次いで、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）により、絶縁膜２０の表面を研磨して平坦化し、図５（ｂ）に示す構造が得られる。このとき、窒化膜６４は、絶縁膜２０の表面上に露出する。次いで、図５（ｃ）に示すように、基板３０の酸化膜６２および窒化膜６４をエッチングにより除去する。
【００２２】
次いで、抵抗素子形成領域４０以外の領域において、トランジスタを形成するため、チャネル領域の不純物濃度を決める各注入工程を経た後、基板３０を熱酸化することによりゲート絶縁膜を形成する。このゲート絶縁膜を形成する工程により、抵抗素子形成領域４０において露出する基板３０が酸化され、基板３０は絶縁膜２０によって覆われることとなる。そして、抵抗素子形成領域４０において、絶縁膜２０上に複数の抵抗素子１０を形成することで、図１に示す構造が得られる。
【００２３】
次に、本実施形態の作用および効果を説明する。図６は、比較例に係る半導体装置１０２を示す断面図である。半導体装置１０２は、複数の凸部３２を有しない点を除いて、半導体装置１００と同様の構成を有する。
【００２４】
半導体装置１０２は複数の凸部３２を有しない。このため、絶縁膜２０を埋め込むための溝３６を形成する工程において、基板３０をエッチングする面積は大きい。これは、複数の抵抗素子１０が大面積で配列されている抵抗素子形成領域４０において、特に顕著となる。エッチング面積が大きい場合、溝３６内にはエッチング残り３４が発生する場合がある。なお、エッチング残り３４は、基板３０上に存在する異物に起因して発生すると推測される。
溝３６内にエッチング残り３４が生じると、溝３６内に埋め込まれた絶縁膜２０上の抵抗素子１０と、基板３０とが近接し、図６に示すように抵抗素子１０と基板３０との間でショートが発生してしまうおそれがある。
【００２５】
一方で、本実施形態によれば、基板３０は、抵抗素子形成領域４０において複数の凸部３２を有している。このため、絶縁膜２０を埋め込むための溝３６を形成するエッチング工程において、基板３０をエッチングする面積は縮小される。これにより、エッチング残り３４の発生が抑制され、絶縁膜２０上に形成された抵抗素子１０と基板３０との間でショートが発生することを抑制することができる。従って、信頼性の高い半導体装置を実現することができる。
【００２６】
また、図６に示すように、ＣＭＰ法によって絶縁膜２０を研磨する工程においてディッシングが発生し、絶縁膜２０の中央部分の膜厚が薄くなる場合がある。この場合、エッチング残り３４と抵抗素子１０とがさらに近接し、抵抗素子１０と基板３０との間でショートが生じやすくなるおそれがある。
【００２７】
一方で、本実施形態によれば、溝３６内に複数の凸部３２を有している。このため、抵抗素子形成領域４０におけるパターンの密度が高くなるため、絶縁膜２０にディッシングが発生することを抑制することができる。この場合、例えばエッチング残り３４が発生したとしても、抵抗素子１０とエッチング残り３４との間隔を十分に確保することができる。これにより、抵抗素子１０と基板３０との間のショートを確実に抑制することが可能となる。
【００２８】
また、本実施形態において、複数の凸部３２は、第１方向において互いに等間隔に配列されている。これにより、溝３６内において、複数の凸部３２が均等に配列されることとなる。このため、溝３６に発生するエッチング残り３４や、絶縁膜２０上に発生するディッシングを効果的に抑制することができる。
【００２９】
また、複数の凸部３２は、絶縁膜２０に入り込んでおり、かつ上端が絶縁膜２０の表面よりも低い。これにより、平面視で抵抗素子１０と重なる領域においても、凸部３２を形成することができる。このため、抵抗素子１０の構造を考慮せずに凸部３２を形成することができる。従って、凸部３２の設計が容易となる。また、エッチング残り３４やディッシングを抑制するための凸部３２を、半導体装置の製造工程におけるエッチング面積が効果的に縮小されるよう適切に設計することが可能となる。従って、エッチング残り３４やディッシングを効果的に抑制することが可能となる。
【００３０】
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。
【符号の説明】
【００３１】
１０  抵抗素子
２０  絶縁膜
３０  基板
３２  凸部
３４  エッチング残り
３６  溝
４０  抵抗素子形成領域
６０  マスク
６２  酸化膜
６４  窒化膜
６６  ＮＳＧ膜
１００  半導体装置
１０２  半導体装置
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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