【手続補正書】
【提出日】平成22年7月29日(2010.7.29)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
集積回路であって、
第１のビット線層上に複数のビット線を有するメモリアレイと、
複数のビット線デコーダ出力ノードを含むビット線デコーダ回路とを備え、各々はそれぞれのマルチヘッドビット線ドライバ回路に関連付けられ、
所与のマルチヘッドビット線ドライバ回路は、データ依存型の第１のソース選択バスとデータ依存型の第２のソース選択バスとの両方に関連付けられ、
各マルチヘッドドライバ回路は、それぞれの複数のビット線ドライバ回路を含み、所与のマルチヘッドドライバ回路の各それぞれのビット線ドライバ回路は、関連付けられたビット線デコーダ出力ノードに応答し、それぞれのビット線を第１のソース選択バスのそれぞれのバス線に複数回結合させ、それぞれのビット線を第２のソース選択バスのそれぞれのバス線に複数回結合させる、集積回路。
【請求項２】
第１の動作モードにおいて、第１のソース選択バスはデータ依存型であり、このようなバス線は、第１の動作モードに対応するデータビットに従って、第１の動作モードに適切なアクティブまたは非アクティブビット線バイアス条件に規定され、第２のソース選択バスのバス線の各々は、第１の動作モードに適切な非アクティブビット線バイアス条件に規定され、
第２の動作モードにおいて、第２のソース選択バスはデータ依存型であり、このようなバス線は、第２の動作モードに対応するデータビットに従って、第２の動作モードに適切なアクティブまたは非アクティブビット線バイアス条件に規定され、第１のソース選択バスのバス線の各々は、第２の動作モードに適切な非アクティブビット線バイアス条件に規定される、請求項１に記載の集積回路。
【請求項３】
メモリアレイはさらに、
第１のワード線層上に複数のワード線と、
複数のワード線デコーダ出力ノードを有するワード線デコーダ回路とを含み、各々はそれぞれのマルチヘッドワード線ドライバ回路に関連付けられ、
所与のマルチヘッドワード線ドライバ回路は、復号化された第３のソース選択バスおよび復号化された第４のソース選択バスに関連付けられ、
第１の動作モードにおいて、第３のソース選択バスのバス線のうち選択された１本は、対応アドレス情報に従って、第１の動作モードに適切なアクティブワード線バイアス条件に規定され、第３のソース選択バスの残りの非選択バス線および第４のソース選択バスのバス線は、第１の動作モードに適切な非アクティブワード線バイアス条件に規定され、
第２の動作モードにおいて、第４のソース選択バスのバス線のうち選択された１本は、対応アドレス情報に従って、第２の動作モードに適切なアクティブワード線バイアス条件に規定され、第４のソース選択バスの残りの非選択バス線および第３のソース選択バスのバス線は、第２の動作モードに適切な非アクティブワード線バイアス条件に規定される、請求項２に記載の集積回路。
【請求項４】
集積回路であって、
第１の層上に複数のアレイ線を有するメモリアレイと、
複数のデコーダ出力を生成するように構成されたデコーダ回路と、
複数のグループのアレイ線ドライバ回路とを備え、各アレイ線ドライバ回路は、関連付けられたデコーダ出力に結合された入力と、複数のアレイ線のうち対応するする１本に結合された出力とを有し、前記アレイ線ドライバ回路のそれぞれのグループは、各それぞれのデコーダ出力に関連付けられ、
所与のグループ内の各それぞれのアレイ線ドライバ回路は、当該グループに関連付けられた第１の複数のバス線のそれぞれ１本に結合され、当該グループに関連付けられた第２の複数のバス線のそれぞれ１本にも結合され、
第１の複数のバス線は、第１の動作モードのためのデータ依存型のバスを有し、第２の複数のバス線は、第２の動作モードのためのデータ依存型のバスを有する、集積回路。
【請求項５】
メモリアレイは、メモリアレイの第２の層上に、第１の層上のアレイ線と同じ種類のアレイ線を含み、
アレイ線ドライバ回路の各グループは、第１の層上のアレイ線と第２の層上のアレイ線とに関連付けられる、請求項４に記載の集積回路。
【請求項６】
デコーダ回路およびアレイ線ドライバ回路は、第１の動作モードにおいては、各選択アレイ線を、第１の複数のバス線のそれぞれ１本に沿って伝えられたそれぞれのデータ依存型バイアス条件に結合させるように構成され、第２の動作モードにおいては、各選択アレイ線に、第２の複数のバス線のそれぞれ１本に沿って伝えられたようにデータ依存型バイアス条件を実現させるように構成される、請求項４に記載の集積回路。
【請求項７】
第１の動作モードにおいて、第２の複数のバス線の各々はすべて、第１のモードに適切な非アクティブバイアス条件に規定され、
第２の動作モードにおいて、第１の複数のバス線の各々はすべて、第２のモードに適切な非アクティブバイアス条件に規定される、請求項６に記載の集積回路。
【請求項８】
第１の動作モードにおいて、第１の複数のバス線のそれぞれ１本に沿って伝えられるそれぞれのデータ依存型バイアス条件は、第１のモードのためのセット電圧および非アクティブ電圧のうち一方を含み、
第２の動作モードにおいて、第２の複数のバス線のそれぞれ１本に沿って伝えられたそれぞれのデータ依存型バイアス条件は、第２のモードのためのリセット電圧および非アクティブ電圧のうち一方を含み、
セット電圧およびリセット電圧は、接地基準電位と極性が反対である、請求項７に記載の集積回路。
【請求項９】
各アレイ線ドライバ回路は、１個のＮＭＯＳトランジスタおよび１個のＰＭＯＳトランジスタからなり、
各アレイ線ドライバ回路内のＮＭＯＳ装置は三重ウェル構造内に配置され、それによってＮＭＯＳ装置のソース端子は、接地に対して負電圧にバイアスされ得る、請求項８に記載の集積回路。
【請求項１０】
デコーダ回路は、第２のモードにおけるその出力極性を第１のモードと比べて反転させるように構成される、請求項７に記載の集積回路。
【請求項１１】
メモリアレイはさらに、メモリアレイの第２の層上に第２の複数のアレイ線を含み、前記第２の複数のアレイ線は、第１の上記複数のアレイ線と概ね直交し、集積回路はさらに、
第２の複数のデコーダ出力を生成するように構成された第２のデコーダ回路と、
グループに配列された第２の複数のアレイ線ドライバ回路とを備え、各そのようなアレイ線ドライバ回路は、関連付けられた第２のデコーダ出力に結合された入力と、第２の複数のアレイ線のうち対応する１本に結合された出力とを有し、前記アレイ線ドライバ回路のそれぞれのグループは、各それぞれの第２のデコーダ出力に関連付けられ、
所与のグループ内の各それぞれの第２のアレイ線ドライバ回路は、当該グループへの第３の複数のバス線のそれぞれ１本に結合され、当該グループへの第４の複数のバス線のそれぞれ１本にも結合され、
第４の複数のバス線は、第１の動作モードのための復号化バスを含み、第３の複数のバス線は、第２の動作モードのための復号化バスを含む、請求項７に記載の集積回路。
【請求項１２】
メモリアレイはさらに２端子メモリセルを含み、各メモリセルは、ダイオードと直列に反転可能な抵抗を有し、各メモリセルは、関連付けられた第１のアレイ線と関連付けられた第２のアレイ線との間に結合される、請求項１１に記載の集積回路。
【請求項１３】
第１の上記複数のアレイ線はビット線を含み、第２の複数のアレイ線はワード線を含み、
第１のモードにおいて、第１の複数のバス線の各それぞれ１本はセット電圧に規定され、第２の複数のバス線の各それぞれ１本は非選択ビット線電圧に規定され、第４の複数のバス線のうち選択された１本はセット電圧に規定され、第４の複数のバス線の残りおよび第３の複数のバス線の各々は、非選択ワード線電圧に規定され、
第２のモードにおいて、第２の複数のバス線の各それぞれ１本はビット線リセット電圧に規定され、第１の複数のバス線の各それぞれ１本は非選択ビット線電圧に規定され、第３の複数のバス線のうち選択された１本はワード線リセット電圧に規定され、第３の複数のバス線の残りおよび第４の複数のバス線の各々は、非選択ワード線電圧に規定される、請求項１２に記載の集積回路。
【請求項１４】
メモリアレイに使用するための方法であって、前記方法は、
複数のデコーダ出力ノードの各々をそれぞれのマルチヘッドアレイ線ドライバ回路に結合させるステップと、
それぞれのデコーダ出力ノードに応答して、それぞれの複数のアレイ線をデータ依存型の第１のソース選択バスまたはデータ依存型の第２のソース選択バスに結合させるステップとを含む、方法。
【請求項１５】
それぞれの複数のアレイ線を結合させるステップは、
それぞれのビット線を第１のソース選択バスのそれぞれのバス線に複数回結合させ、それぞれのビット線を第２のソース選択バスのそれぞれのバス線に複数回結合させるステップを含む、請求項１４に記載の方法。
【請求項１６】
第１の動作モードにおいて、第１のソース選択バスはデータ依存型であり、このようなバス線は、第１の動作モードに対応するデータビットに従って、第１の動作モードに適切なアクティブまたは非アクティブビット線バイアス条件に規定され、第２のソース選択バスのバス線の各々は、第１の動作モードに適切な非アクティブビット線バイアス条件に規定され、
第２の動作モードにおいて、第２のソース選択バスはデータ依存型であり、このようなバス線は、第２の動作モードに対応するデータビットに従って、第２の動作モードに適切なアクティブまたは非アクティブビット線バイアス条件に規定され、第１のソース選択バスのバス線の各々は、第２の動作モードに適切な非アクティブビット線バイアス条件に規定される、請求項１５に記載の方法。
【請求項１７】
第１の動作モードに適切なアクティブおよび非アクティブビット線バイアス条件はそれぞれ、第１のモードデータ依存型選択ビット線電圧と第１のモード非選択ビット線電圧とを含み、
第２の動作モードに適切なアクティブおよび非アクティブビット線バイアス条件はそれぞれ、第２のモードデータ依存型選択ビット線電圧と第２のモード非選択ビット線電圧とを含み、
第１のモードデータ依存型選択ビット線電圧および第２のモードデータ依存型選択ビット線電圧は、接地基準電圧に対して極性が反対であり、
ビット線デコーダの極性は、第１のモードおよび第２のモードのうち一方においてはアクティブハイであり、第１のモードおよび第２のモードのうち他方においてはアクティブローである、請求項１６に記載の方法。
【請求項１８】
複数のワード線デコーダ出力ノードの各々をそれぞれのマルチヘッドワード線ドライバ回路に結合させるステップと、
第１のワード線層上のそれぞれの複数のワード線を、それぞれのワード線デコーダ出力ノードに応答して、復号化された第３のソース選択バスまたは復号化された第４のソース選択バスに結合させるステップとをさらに含み、
第１の動作モードにおいて、第３のソース選択バスのバス線のうち選択された１本は、対応アドレス情報に従って、第１の動作モードに適切なアクティブワード線バイアス条件に規定され、第３のソース選択バスの残りの非選択バス線および第４のソース選択バスのバス線は、第１の動作モードに適切な非アクティブワード線バイアス条件に規定され、
第２の動作モードにおいて、第４のソース選択バスのバス線のうち選択された１本は、対応アドレス情報に従って、第２の動作モードに適切なアクティブワード線バイアス条件に規定され、第４のソース選択バスの残りの非選択バス線および第３のソース選択バスのバス線は、第２の動作モードに適切な非アクティブワード線バイアス条件に規定される、請求項１７に記載の方法。
【請求項１９】
第１の動作モードに適切なアクティブおよび非アクティブワード線バイアス条件はそれぞれ、第１のモード選択ワード線電圧と第１のモード非選択ワード線電圧とを含み、
第２の動作モードに適切なアクティブおよび非アクティブワード線バイアス条件はそれぞれ、第２のモード選択ワード線電圧と第２のモード非選択ワード線電圧とを含み、
第１のモード選択ワード線電圧および第２のモード選択ビット線電圧は、接地基準電圧に対して極性が反対であり、
ワード線デコーダの極性は、第１のモードおよび第２のモードのうち一方においてはアクティブハイであり、第１のモードおよび第２のうちモードの他方においてはアクティブローである、請求項１８に記載の方法。
【請求項２０】
メモリアレイはさらに２端子メモリセルを含み、各々はダイオードと直列に反転可能な抵抗を有し、各メモリセルは、関連付けられたビット線と関連付けられたワード線との間に結合され、さらに、
選択ビット線デコードノードに関連付けられた非アクティブビット線を含み、選択ビット線デコードノード上のそれぞれの電圧の結果としてオフとなるビット線ドライバ回路を有し、非アクティブビット線バイアス条件に規定された対応する第２のソース選択バス線は、ビット線ドライバ回路内の２個の装置のうち大きい方の基板ウェルの電圧へとリークされて当該電圧に留まり、さらに、
選択ワード線デコードノードに関連付けられた非アクティブワード線を含み、選択ワード線デコードノード上のそれぞれの電圧の結果としてオフとなるワード線ドライバ回路を有し、非アクティブワード線バイアス条件に規定された対応する第３のソース選択バス線は、ワード線ドライバ回路内の２個の装置のうち大きい方の基板ウェルの電圧へとリークされて当該電圧に留まる、請求項１９に記載の方法。