(57)【要約】メモリアレイ及び単結晶回路は、同集積回路を基板接合（例えば、接着接合又は陽極接合）することで提供され、かつ相互接続層の導線によって相互接続される。追加の基板接合によって追加の回路又はメモリアレイが提供され、かつ基板接合界面において、相互接続層によって電気的に接続されてもよい。メモリアレイは、単結晶エピタキシャルシリコンチャネル材料を有するストレージ又はメモリトランジスタを含む。【選択図】図１
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【特許請求の範囲】
【請求項１】
単結晶の半導体基板と、
前記半導体基板上に形成される単結晶トランジスタを含む回路の第１セットと、
前記回路の頂部に形成される複数の導線を含む第１相互接続層と、
前記第１相互接続層内の前記導線を介して前記回路の第１セットに電気的に接続される第１メモリブロックとを備え、
前記第１相互接続層内の前記導線及び前記第１メモリブロックが、基板接合によって接合された集積回路。
【請求項２】
請求項１に記載の集積回路であって、
前記基板接合が、熱圧着、接着接合、陽極接合、及び熱接合のうちのいずれか１つである集積回路。
【請求項３】
請求項１に記載の集積回路であって、
前記集積回路が、前記第１メモリブロックの上方に形成される第２相互接続層を更に含み、
前記第２相互接続層は、複数の導線を含み、
前記第１相互接続層及び前記第２相互接続層が、それぞれ、前記第１メモリブロックの反対の側に配置されている集積回路。
【請求項４】
請求項３に記載の集積回路であって、
前記集積回路が、単結晶トランジスタを含む回路の第２セットを更に含み、
前記回路の第２セットは、第２相互接続層内の前記導線を介して前記第１メモリブロックに電気的に接続されており、
前記回路の第２セット及び前記第２相互接続層内の前記導線が、基板接合によって接合された集積回路。
【請求項５】
請求項４に記載の集積回路であって、
前記回路の第２セットが、シリコン・オン・インシュレータ基板の絶縁層上に設けられるシリコン層中に形成されている集積回路。
【請求項６】
請求項５に記載の集積回路であって、
前記集積回路が、第３相互接続層を更に含み、
前記第３相互接続層は、複数の導線を含み、かつ、前記絶縁層の、前記回路の第２セットが形成される前記シリコン層と対向する側に設けられている集積回路。
【請求項７】
請求項４に記載の集積回路であって、
前記回路の第１セットが、高電圧トランジスタ又はアナログトランジスタを含む集積回路。
【請求項８】
請求項４に記載の集積回路であって、
前記回路の第２セットが、低電圧かつ短チャネルの高性能ロジックＣＭＯＳトランジスタから形成されている集積回路。
【請求項９】
請求項３に記載の集積回路であって、
前記集積回路が、第２メモリブロックを更に含み、
前記第２メモリブロックが、前記第２相互接続層内の前記導線を介して前記第１メモリブロックに電気的に接続されており、
前記第２メモリブロック及び前記第２相互接続層内の前記導線が、基板接合によって接合された集積回路。
【請求項１０】
請求項１に記載の集積回路であって、
前記第１メモリブロックが、単結晶シリコンチャネル材料を有するメモリセルを含む集積回路。
【請求項１１】
請求項１に記載の集積回路であって、
前記集積回路が、第２メモリブロックを更に含み、
前記第２メモリブロックが、前記第１メモリブロックに電気的に接続されており、
前記第１メモリブロック及び前記第２メモリブロックが、基板接合によって接合された集積回路。
【請求項１２】
請求項１１に記載の集積回路であって、
前記集積回路が、前記第１メモリブロックの反対の側の前記第２メモリブロックの頂部に形成され、かつ複数の導線を含む第２相互接続層を更に有する集積回路。
【請求項１３】
請求項１に記載の集積回路であって、
前記第１メモリブロックが、不揮発性メモリストリングアレイ及び準揮発性メモリストリングアレイのうちの、１以上のメモリストリングアレイを含む集積回路。
【請求項１４】
請求項１３に記載の集積回路であって、
前記第１メモリブロックが、３次元メモリアレイとして構成されている集積回路。
【請求項１５】
請求項１４に記載の集積回路であって、
前記３次元メモリアレイが、ＮＯＲ型メモリストリングを含む集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
（対応する関連出願）
本出願は、「３次元ＮＯＲメモリ回路の作製における基板接合」と題する、２０１８年９月２４日出願の米国仮特許出願第６２／７３５,６７８号明細書（「仮出願Ｉ」）に関連し、その優先権を主張する。
【０００２】
本出願はまた、「３次元ＮＯＲメモリアレイのアーキテクチャと、その作製方法」と題する、２０１８年６月１９日出願の米国特許出願第１６／０１２,７３１号明細書（「同時係属出願」）に関連する。本出願はまた、「３次元メモリ構造中のストレージトランジスタのためのエピタキシャル単結晶チャネルと、その作製方法」と題する、本出願と同日に出願された米国仮特許出願第６２／７３５,６６２号明細書（「仮出願ＩＩ」）に関連する。同時係属出願、仮出願Ｉ、及び仮出願ＩＩの開示は、それらの全体を参照することで本明細書に組み込まれる。
【背景技術】
【０００３】
（発明の分野）
本発明は、集積回路の作製における基板接合技術に関し、特に、高密度の３次元メモリ回路に適用される基板接合技術に関する。
【０００４】
（関連技術の説明）
基板接合は、多くの半導体デバイスの作製に用いられる技術である。基板接合では、互いの面積が略同一又は同一である２枚の基板を、例えば、熱圧着技術、接着接合技術、陽極接合技術、又は熱接合技術によって接合する。接合が行われた後は、しばしば、一方又は両方の基板におけるすべての部分又は実質的にすべての部分が除去される。
【０００５】
同時係属出願には、単結晶半導体基板上に形成された、ＮＯＲメモリストリングのアレイとして構成された３次元メモリ構造体が開示されている。本明細書における「ＮＯＲメモリストリング」という用語は、共通ソース領域及び共通ドレイン領域を共有している薄膜ストレージトランジスタの一群を意味する。図１は、半導体基板上のＣＭＯＳ回路及び相互接続層の頂部に形成された、ＮＯＲメモリストリングのアレイを含むメモリ構造体３０の断面図を示している。図１に示すように、メモリ構造体３０は、基板１５０上に形成される。好適な基板としては、例えば、当業者に知られているような、電気回路の作製に用いられる半導体基板が挙げられる。また、ＳｉＯ２基板等の、半導体基板でない基板が用いられてもよい。
【０００６】
半導体基板１５０は、コンタクト又はビア１６を介して従来的な相互接続層内の導線２２（例えば銅）に相互接続された種々の回路素子（例えば、ＣＭＯＳトランジスタに代表される図１のＣＭＯＳ回路１０）上及び該回路素子内に作製され得る。これらの回路素子は、初め、メモリ構造体３０を形成する前に、従来技術を用いて半導体基板上に作製される。相互接続層（本明細書では「相互接続層２０」と総称する）は、通常、誘電体層内に埋め込まれており、更に、相互接続層２０の上方に形成されるメモリ構造体３０内のメモリアレイの動作補助を目的とした導線を含むこともある。例えば、相互接続層２４は、導線３２（例えばヘビードープ・ポリシリコン）に接続されてメモリ構造体３０内のストレージトランジスタの動作補助を行うワード線として機能する導線（グローバルワード線）を提供する。本明細書における詳細な説明では、導線３２を「ローカルワード線」と称する。
【０００７】
図１に示すように、メモリ構造体３０は、多数の「アクティブストリップ」のスタック（例えば、アクティブスタック１０１ａ、１０１ｂ、１０１ｃ）を含む。例えば、図１には、互いが分離層１０７によって分離されたスタック１０１ａ、１０１ｂ、１０１ｃが示されており、各スタックは、それぞれ４つのアクティブストリップを含む。図１は、アクティブストリップの断面図を示しており、アクティブストリップは、断面平面内における長さ方向及び断面平面外方向に延在している。本実施形態では、アクティブストリップは、ドレイン層１０４、ソース層１０３、ボディ層１０２、及びチャネル層１０８を含む（チャネル層１０８は、ボディ層１０２の両側に設けられている）。いくつかの実施形態では、ドレイン層１０４及びソース層１０３は共にｎ＋ポリシリコンであって、各チャネル層１０８はｐ−ポリシリコンであって、また、ボディ層１０２はｐ＋ポリシリコンである。いくつかの実施形態では、ボディ層１０２の代わりに誘電体層が用いられる。また、図１のアクティブストリップ内には、ソース層１０３の長さ方向における抵抗率を低減するための、ソース層１０３に隣接する導電層１０５ｃと、ドレイン層１０４の長さ方向における抵抗率を低減するための、ドレイン層１０４に隣接する導電層１０５ｂとが示されている。また、電荷トラップ層１０７及び多数のローカルワード線３２が、各アクティブストリップのスタックの各々の側に沿うように（すなわち、各アクティブストリップの各々の側に沿うように）設けられている。図１では、ローカルワード線３２は、アクティブストリップのスタックの両側に沿って配置された導電性カラムである。ストレージトランジスタは、ローカルワード線、チャネル層１０８の一部、それらの間に位置する電荷トラップ層１０７の一部、ソース層１０３、及びドレイン層１０４から構成されている。ドレイン層１０４及びソース層１０３は、アクティブストリップに沿って形成された多数のストレージトランジスタによって共有されている。共通ソース層及び共通ドレイン層を共有している、アクティブストリップに沿った隣接ストレージトランジスタによって、ＮＯＲメモリストリングが形成される（ＮＯＲメモリストリング内の任意のストレージトランジスタをオンにすると、共通ソース層と共通ドレイン層との間にトランジスタ電流が流れる）。この一連の作製ステップによれば、ＣＭＯＳデバイス、相互接続層、及びメモリデバイスは、それらの作製において制約を受けることとなる。例えば、メモリデバイスの作製においては、減圧化学気相成長法（ＬＰＣＶＤ法）を用いて酸化物−窒化物−酸化物（ＯＮＯ）の複数層又はスタックを堆積する必要があることに起因して、通常、７５０℃以上かつ数時間のサーマルバジェットが必要となる。ＯＮＯの複数層における酸化物及び窒化物としては、それぞれ、高温酸化物（「ＨＴＯ」、又はＳｉＯ２）及び窒化ケイ素（ＳｉＮ）が好適であり得る。また、ＯＮＯのスタック内におけるブロッキング酸化物としては、多くの場合、酸化アルミニウム（Ａｌ２Ｏ３）層が好ましい。しかし、Ａｌ２Ｏ３を結晶化するためには（すなわち、電気的特性の観点から所望のＡｌ２Ｏ３を生成するためには）、９００℃以上のアニーリング温度が必要となる。しかし、作製温度が３５０℃を超えると、付属する低κの誘電体膜に埋め込まれる水平相互接続層２０に、（水平相互接続を接続するために垂直相互接続１６にタングステンを使用したとしても）銅を使用できなくなる。同様に、作製温度が５００℃を超えると、相互接続にアルミニウムを使用できなくなる。作製温度が５００℃を超える場合における相互接続の材料としては、タングステンが候補の１つに挙げられる。しかし、下記の表１に示すように、タングステンの抵抗率は比較的大きい。これにより、相互接続における抵抗が増大し、信号の遅延を増加させることとなり、メモリデバイスの性能に悪影響を与えてしまう。
【０００８】
【表１】
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【０００９】
下方に配置されるＣＭＯＳ回路（例えば、ＣＭＯＳトランジスタ１０）では、メモリデバイスのサーマルバジェットから、少なくとも２つの要因で制約を受ける。第１に、作製時の最大温度を７５０℃まで許容するためには、ＣＭＯＳトランジスタ１０内のゲート・ソース／ドレインメタライゼーション１２として、コバルトシリサイドや、他の高温コンタクト材料（例えば、タングステン又はタングステンシリサイド）を選択する必要がある。コバルトシリサイドは、シリコンと比べて比較的低いシート抵抗及びコンタクト抵抗を有するものの、一方で、シリサイド化ステップにおいて下方に配置されたシリコンの消費が比較的大きく、また、結果として得られるコバルトシリサイド−シリコン界面の粗さによって、シリコンに比較的深いドーパント接合が必要となる。一方、短チャネル長トランジスタでは、リーク電流を低減するために、浅いドーパント接合が必要となる。現行世代の小型トランジスタのソースコンタクト及びドレインコンタクトにはニッケルシリサイドが多く用いられているが、ニッケルシリサイドは４５０℃を超える温度に耐えることができないため、ニッケルシリサイドよりもコバルトシリサイドの方が好ましい。温度が４５０℃を超えるとニッケルシリサイド膜がシリコン上に凝集し、これにより、ニッケルシリサイド膜が有する、低シート抵抗及び低接触抵抗の特性が損なわれてしまう。
【００１０】
第２に、浅接合かつ狭チャネルのデバイスでは、ソース及びドレインの接合部からドーパントが拡散することを防ぐために、接合形成後、温度を６００℃以上にすることは避けなければならない。
【００１１】
これらにより、ＣＭＯＳデバイス及び相互接続層の設計選択がメモリ構造体のサーマルバジェットによる制約を受けることなく、最適なＣＭＯＳデバイス及び相互接続層を３次元ＮＯＲメモリ構造体（例えば、図１のメモリ構造体３０）に集積できる作製方法が望まれている。
【発明の概要】
【００１２】
本発明の一実施形態によれば、メモリアレイ及び単結晶回路は、同集積回路を基板接合（例えば、接着接合又は陽極接合）することで提供され、かつ相互接続層の導線によって相互接続される。
【００１３】
追加の基板接合によって追加の回路又はメモリアレイが提供され、かつ基板接合界面において、相互接続層によって電気的に接続されてもよい。
【００１４】
本発明の一実施形態によれば、メモリアレイは、単結晶エピタキシャルシリコンチャネル材料を有するストレージ又はメモリトランジスタを含む。
【００１５】
本発明は、添付の図面と併せて、以下の詳細な説明を参照することにより、より良く理解できるであろう。
【図面の簡単な説明】
【００１６】
【図１】図１は、半導体基板上のＣＭＯＳ回路及び相互接続層の頂部に形成された、ＮＯＲメモリストリングのアレイを含むメモリ構造体３０の断面図を示している。
【図２Ａ】図２Ａは、その上に３次元ＮＯＲメモリ構造体を支持するためのＣＭＯＳデバイス及び相互接続層が作製された半導体基板１００を示している。
【図２Ｂ】図２Ｂは、半導体基板１１０上の絶縁酸化物（例えばＳｉＯ２）層１２０上に、半導体基板１１０から離間して作製された３次元ＮＯＲメモリ構造体（すなわちメモリ構造体３０）を示している。
【図３Ａ】図３Ａは、基板Ａ、Ｂ上に作製された２つのデバイスＡ'、Ｂ'が基板接合される様子を示している。
【図３Ｂ】図３Ｂは、デバイスＡ'及びデバイスＢ'が、基板接合の後、完全に整合した状態で電気的に接続された様子を示している。
【図３Ｃ】図３Ｃは、デバイスＡ'及びデバイスＢ'が、基板接合の後、幅が２５０ｎｍずれた状態で電気的に接続された様子を示している。
【図３Ｄ】図３Ｄは、デバイスＡ'、Ｂ'における基板Ａ、Ｂ間（すなわち相互接触位置）の接合を促進するために、接着金属Ｃが使用されている様子を示している。
【図４】図４は、図２Ａ及び図２Ｂの基板を例に、メモリ構造体３０の基板１１０が除去される様子を示している。
【図５】図５は、メモリ構造体３０の相互接続層４０が形成される様子を示している。
【図６−１】図６Ａ〜図６Ｃは、基板接合技術を使用して、ＣｕＡ回路及びＣｏＡ回路の両回路を作製する一連のステップを示している。
【図６−２】図６Ｄ〜図６Ｅは、基板接合技術を使用して、ＣｕＡ回路及びＣｏＡ回路の両回路を作製する一連のステップを示している。
【図６−３】図６Ｆは、基板接合技術を使用して、ＣｕＡ回路及びＣｏＡ回路の両回路を作製する一連のステップを示している。
【図７−１】図７Ａ〜図７Ｂは、基板３００、３５０に基板接合技術を使用して、メモリブロック３１０、３６０を接合する様子を示している。
【図７−２】図７Ｃは、基板３００、３５０に基板接合技術を使用して、メモリブロック３１０、３６０を接合する様子を示している。
【図８−１】図８Ａ〜図８Ｃは、本発明に係る一実施形態に従って、メモリセル内にエピタキシャル単結晶シリコンチャネルを有するメモリブロックの下方に、ＣｕＡ型ＣＭＯＳトランジスタが設けられるプロセスを示している。
【図８−２】図８Ｄ〜図８Ｅは、本発明に係る一実施形態に従って、メモリセル内にエピタキシャル単結晶シリコンチャネルを有するメモリブロックの下方に、ＣｕＡ型ＣＭＯＳトランジスタが設けられるプロセスを示している。
【００１７】
表現を明確にするために、また、図間の相互参照を可能にするために、図中の類似要素には同様の参照番号を付している。
【発明を実施するための形態】
【００１８】
本発明の一実施形態によれば、ＣＭＯＳデバイス（例えばＣＭＯＳトランジスタ１０）及び相互接続層（例えば相互接続層２０）は、メモリ構造体３０が作製されるシリコン基板と同じシリコン基板上に作製されるのではなく、別個の半導体基板上に作製される。図２Ａは、半導体基板１００を示しており、その上には、３次元ＮＯＲメモリ構造体を支持するためのＣＭＯＳデバイス１０及び相互接続層２０が作製されている。図２Ｂに示されるように、３次元ＮＯＲメモリ構造体（すなわちメモリ構造体３０）が、半導体基板１１０上の絶縁酸化物（例えばＳｉＯ２）層１２０上に、基板１１０から離間して作製されている。通常の当業者に知られるように、基板１００、１１０の両基板は、シリコンウェハから提供されてもよい。
【００１９】
半導体基板１００、１１０の両基板に適宜必要な作製工程が施された後、両基板は「フリップチップ」技術を用いて接合され、これにより、相互接続層２０を有する半導体基板１００の表面と、メモリ構造体３０を有する半導体基板１１０の表面とが、接合される。この方法では、メモリ構造体３０の作製に最適な高温から制約を受けることなく、相互接続層２０及びＣＭＯＳデバイス１０を作製することができる。
【００２０】
両基板は、相互接続層２０の接触点と、それに対応するメモリ構造体３０の接触点とが、電気的に接続されるように接合される。各基板にはリソグラフィック・アライメントマークが設けられており、これにより、目標とする接合点を、最小限のずれでアラインすることが可能となる。図３Ａ〜図３Ｄは、指定の基板接合点において基板Ａ、Ｂが基板接合される例示的な様子を示している。図３Ａは、基板Ａ、Ｂ上に作製された２つのデバイスＡ'、Ｂ'が基板接合される様子を示している。デバイスＡ'、Ｂ'は、例えば、３００ｎｍの幅を有する相互接続システム中の導線である。図３Ｂは、デバイスＡ'及びデバイスＢ'が、基板接合の後、完全に整合した状態で電気的に接続された様子を示している。図３Ｃは、デバイスＡ'及びデバイスＢ'が、基板接合の後、幅が２５０ｎｍずれた状態で電気的に接続された様子を示している。（±２５０ｎｍ以下の精度のアライメントは、現在の基板接合技術の水準で達成可能である）。基板Ａ、Ｂの接合は、例えば、熱圧着、陽極接合、プラズマ活性化接合、共晶接合、又は表面活性化接合等の、任意の適切な基板接合技術を用いて行うことができる。これらの技術の中では、陽極接合が好ましい。陽極接合を用いると、２枚の基板が接触させて静電界を印加することで、基板同士を電気的及び物理的に接続することができる。
【００２１】
本発明の一実施形態によれば、図３Ｄに示されるように、接着金属Ｃは、相互接触点（すなわちデバイスＡ'、Ｂ'）における基板Ａと基板Ｂとの間の接合を促進するために使用されてもよい。接着金属Ｃは、例えば、クロム、チタン、インジウム、又はそれらの合金、或いは、任意の好適な材料であってもよい。基板接合の原理及び機構は当業者にとって公知であるため、本明細書の詳細な説明では省略する。
【００２２】
接合が行われた後、いずれか１枚の基板が除去されてもよい。図４は、図２Ａ及び図２Ｂの基板を例に、メモリ構造体３０の基板１１０が除去される様子を示している。基板１１０は、例えば、レーザーリフトオフ、機械研磨、又は化学エッチング等の、任意の好適な基板薄化技術によって除去することができる。一実施形態では、基板１１０を除去するために、機械研磨及び化学エッチングが組み合わされて使用される。機械研磨及び化学エッチングを組み合わせて使用することで、それぞれの技術を単独で使用した場合と比べて、低コストかつ高精度で（すなわち、メモリ構造体３０に損傷を与えずに）基板１１０を除去できる。例えば、基板１１０の厚さが５００μｍとした場合、初期ステップで、機械研磨によって約４８０μｍの厚みが基板から除去され、その後、化学エッチングによって残りの約２０μｍの厚みが除去される。
【００２３】
機械研磨による基板薄化は、基板を研磨面に対する中心部周りに回転して行われる。機械力による基板薄化は、薄化後の基板表面が粗い場合には「研削」、薄化後の基板表面が滑らかな場合には「研磨」と呼ばれることがある。研削又は研磨のいずれかの方法が使用されてもよいし、研削及び研磨を組み合わせて使用されてもよい。機械研削又は機械研磨の工程が完了した後、化学エッチングによって、メモリ構造体３０に残る２０μｍの厚みが除去される。
【００２４】
基板１１０の化学エッチングにおいては、任意の好適な化学物質を用いることができる。シリコン基板１１０への好適な化学試薬としては、例えば、ＫＯＨ、ＴＭＡＨ、ＨＦ＋、ＨＮＯ３、又はＨＦ＋＋ＮＨ４Ｆが挙げられる。シリコン基板１１０とメモリ構造体３０との間の酸化物層は、エッチングストップ層として機能してもよい。図４に示すように、メモリ構造体３０は、エッチングストップ層１２０によって、無傷かつ基板１１０に対する化学エッチングから損傷を受けていない状態に維持されることを確実とされている。酸化物層（例えばＳｉＯ２層）をエッチングストップ層として用いる場合、シリコンがエッチングされる速度はＳｉＯ２がエッチングされる速度の約５００倍であることから、ＫＯＨが使用されてもよい。従って、ＳｉＯ２層は、シリコンエッチングのための効率的なエッチングストップ層として機能する。
【００２５】
基板１１０が除去された後は、接合基板上で更に作製を進めることができる。例えば、図５は、メモリ構造体３０の相互接続層４０が形成される様子を示している。相互接続層４０の形成と切り離されているメモリ構造体３０の形成では、相互接続層４０に、アルミニウム又は銅のいずれかが選択されてもよい。このような相互接続は、より低い温度（例えば４５０℃以下）で形成されてもよい。
【００２６】
本発明に係る別の実施形態によれば、基板接合は、単結晶トランジスタをメモリアレイの下方に作製する（ＣＭＯＳアンダーアレイ構造（「ＣｕＡ」）として知られている）ために用いてもよいし、メモリアレイの上方に作製する（ＣＭＯＳオーバーアレイ構造（「ＣｏＡ」）として知られている）ために用いてもよい。図６Ａ〜図６Ｆは、ＣｕＡ回路及びＣｏＡ回路の両方を作製するために基板接合技術が使用される一連のステップを示す。
【００２７】
図６Ａに示すように、ＣＭＯＳトランジスタ２１０が基板２００上に作製され、一方で、メモリアレイ１４０が基板１３０上に作製される。その後、図６Ｂに示すように、基板１３０をひっくり返し、基板２００に基板接合することで、相互接続層２２０を介して、メモリアレイ１４０が基板２００上のＣＭＯＳトランジスタ２１０へ電気的に接続される。その後、基板１３０を除去して、メモリアレイ１４０を露出させる。更にその後、図６Ｃに示すように、相互接続層１５０が、メモリアレイ１４０の露出されている側の上方に作製される。
【００２８】
図６Ｄに示すように、ＣＭＯＳトランジスタ２９０の第２群が、基板２６０上に作製される。基板２６０は、酸化物（ＳｉＯ２）層の基板２６０と対向する側に２層の単結晶シリコン層が設けられた、シリコン・オン・インシュレータ（「ＳＯＩ」）基板であることが最も好ましい。図６Ｄに示すように、ＣＭＯＳトランジスタ２９０及びその上方の相互接続層３００は、それぞれ、シリコン層２８０上及びシリコン層２８０の上方に、ＳｉＯ２層２７０によって基板２６０から離間された状態で形成される。その後、図６Ｅに示すように、基板２６０をひっくり返し、基板接合することで、相互接続層１５０を介して、ＣＭＯＳトランジスタ２９０がメモリアレイ１４０へ電気的に接続される。
【００２９】
その後、図６Ｆに示すように、基板２６０を除去してＳｉＯ２層２７０を露出させることで、その上方に相互接続層３１０が作製され、ＣＭＯＳトランジスタ２９０が電気的に接続される。結果として、単結晶シリコン基板２００内に構築されたＣｕＡ型ＣＭＯＳトランジスタ２１０、少なくとも部分的に相互接続層２２０の上方に配置されたメモリアレイ１４０、少なくとも部分的にメモリアレイ１４０の上方に配置されたＣｏＡ型ＣＭＯＳトランジスタ２９０、及び少なくとも部分的にメモリアレイ１４０の上方及び下方に配置された相互接続層１５０、３００、３１０の複数層が得られる。図６Ａ〜図６Ｆに示すように、メモリアレイの下方及び上方にＣＭＯＳトランジスタを設けることにより、高効率のメモリアレイが達成される。高効率のメモリアレイとは、実質的に全ての領域がメモリセルで占められた半導体ダイ上に作製されたメモリアレイのことを指す。例えば、図６Ａ〜図６Ｆでは、メモリアレイ１４０の下方にあるＣＭＯＳトランジスタ２１０は、高電圧トランジスタ又はアナログトランジスタであってもよく、一方で、メモリアレイ１４０の上方にあるＣＭＯＳトランジスタ２９０は、チップの入出力パッドに可能な限り物理的に近位であることが望ましい、低電圧かつ短チャネルで高性能を有するロジックＣＭＯＳトランジスタであってもよい。
【００３０】
本発明に係る更に別の実施形態によれば、基板接合は、あるメモリブロックと別のメモリブロックとを接合するために使用されてもよい。この方法では、作製されるメモリ構造体のアスペクト比を最小化することで作製を簡略化しつつ、高い面密度を有するメモリ構造体をシングルチップ上に作製することが可能となる。図７Ａ〜図７Ｃは、基板３００、３５０に基板接合技術を使用して、メモリブロック３１０、３６０を接合する様子を示している。図７Ａに示すように、ＣＭＯＳトランジスタ２１０及び相互接続層２２０、並びにメモリブロック３１０は、基板３００上に作製され、一方で、メモリブロック３６０は、基板３５０上に作製される。その後、図７Ｂに示すように、基板３５０をひっくり返し、基板３６０と基板接合することで、メモリブロック３１０とメモリブロック３５０を電気的に接続する。その後、図７Ｃに示すように、基板３５０を除去して相互接続層３７０を作製する。
【００３１】
本発明に係る更に別の実施形態によれば、単結晶基板をインデックス・オフするエピタキシャルシリコン層を堆積させることで、メモリセルトランジスタのための単結晶シリコンチャネルを形成することができる。このようなプロセスは、基板からメモリアレイのソース層／ドレイン層までの「クリアな」パスが利用できないことがあるため、ＣｕＡ型ＣＭＯＳトランジスタを有するメモリブロックに対して用いることは難しい。薄膜ストレージトランジスタにおける単結晶エピタキシャルシリコンの作製例は、例えば、上記の参照によって本明細書に組み込まれる仮出願ＩＩに開示されている。具体的には、仮出願ＩＩには、従来のダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）回路よりも長く、従来の不揮発性メモリ回路よりも短いデータ保持時間（例えば、１００ミリ秒から１年）を有する薄膜ストレージトランジスタの一種（本明細書では「準揮発性メモリ回路（ＱＶＭ回路）」と称する）が開示されている。ＱＶＭ回路は、例えば、ＮＯＲメモリストリングの３次元アレイとして構成されてもよい。シリコン基板上にメモリブロックのみが構築される場合（すなわち、その下方にＣｕＡ型ＣＭＯＳトランジスタがない場合）、エピタキシャルシリコンを堆積するためのクリアなパスが提供される。その後、その結果構築されたメモリブロックを有する基板は、基板接合を用いて、基板上にＣＭＯＳトランジスタが作製されている別の基板に接合されてもよい。図８Ａ〜図８Ｅは、本発明に係る一実施形態に従って、メモリセル内にエピタキシャル単結晶シリコンチャネルを有するメモリブロックの下方に、ＣｕＡ型ＣＭＯＳトランジスタが設けられるプロセスを示している。
【００３２】
初めに、図８Ａに示すように、アクティブストリップ（各アクティブストリップは、ソース層及びドレイン層４２０を有する）のスタックが、基板４００まで到達する溝部によって隣接するスタック同士が離間された状態で、基板４００上に形成される。次に、図８Ｂに示すように、シリコン基板４００をインデックス・オフするエピタキシャルシリコン４３０が、シリコン基板４００の表面４０２から成長する。次に、図８Ｃに示すように、異方性エッチングによって、アクティブストリップのソース層とドレイン層との間の凹部に残されるエピタキシャルシリコンチャネル４４０を除いて、溝部から実質的に全てのエピタキシャルシリコン４３０が除去される。その後、図８Ｄに示すように、メモリブロック８１０の作製を完成まで進行させる（例示的な作製プロセスは、例えば、上記の参照により本明細書に組み込まれる同時係属出願に開示されている）。その後、図８Ｄ〜図８Ｅに示すように、基板４００をひっくり返し、ＣＭＯＳトランジスタ２１０及びその上に形成される相互接続層２２０を含む、基板４５０と基板接合する。上記して説明したように、基板４００を除去して、相互接続層をメモリブロックの上方に作製してもよい。
【００３３】
上記の詳細な説明は、本発明の特定の実施形態を例示するために提供されたものであって、限定することを意図するものではない。本発明の範囲内で、様々な変形及び改変が可能である。本発明の要旨は、添付の特許請求の範囲に記載されている。
【図１】
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【図２Ａ】
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【図２Ｂ】
2022502850.tif 000006
【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
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【図３Ｄ】
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【図４】
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【図５】
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【図６−１】
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【図６−２】
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【図６−３】
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【図７−１】
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【図７−２】
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【図８−１】
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【図８−２】
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【国際調査報告】
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