【事件の表示】
　特願２０１６−１６５１７１「炭化珪素半導体装置および炭化珪素半導体装置の製造方法」拒絶査定不服審判事件〔平成２９年　８月１０日出願公開，特開２０１７−１３９４４０，請求項の数（１９）〕について，次のとおり審決する。
【結　論】
　原査定を取り消す。
　本願の発明は，特許すべきものとする。
【理　由】
第１　手続の経緯
　本願は，平成２８年８月２５日（優先権主張　平成２８年２月１日，以下，「本願優先日」という。）の出願であって，同年１１月２９日付けで拒絶理由通知がされ，平成２９年２月６日に意見書が提出されるとともに手続補正がされたが，同年２月１６日付けで拒絶査定（以下，「原査定」という。）がされ，これに対し，同年５月１５日に拒絶査定不服審判の請求がされると同時に手続補正がされたところ，当審から，平成３０年７月１３日付けで拒絶理由通知（以下，「当審拒絶理由」という。）がされ，同年９月１８日に意見書が提出されるとともに手続補正（以下，「本件補正」という。）がされたものである。
第２　本願発明
　本願請求項１ないし１９に係る発明（以下，それぞれ「本願発明１」ないし「本願発明１９」という。）は，本件補正で補正された特許請求の範囲の請求項１ないし１９に記載された事項により特定される発明であり，本願発明１は以下のとおりである。
「炭化珪素基板のおもて面に設けられた第１導電型の第１エピタキシャル成長層と，
　前記第１エピタキシャル成長層の，前記炭化珪素基板側に対して反対側に設けられた第２導電型の第２エピタキシャル成長層と，
　前記第２エピタキシャル成長層の内部に選択的に設けられた，前記第２エピタキシャル成長層よりも不純物濃度の高い第２導電型の第１半導体領域と，
　前記第２エピタキシャル成長層の内部の，前記第１半導体領域よりも浅い位置に選択的に設けられた第１導電型の第２半導体領域と，
　前記第２半導体領域，前記第１半導体領域および前記第２エピタキシャル成長層を貫通して前記第１エピタキシャル成長層に達するトレンチと，
　前記トレンチの内部にゲート絶縁膜を介して設けられたゲート電極と，
　前記第２半導体領域および前記第２エピタキシャル成長層に接する第１電極と，
　炭化珪素基板の裏面に設けられた第２電極と，
　を備え，
　前記第１半導体領域は，前記第２エピタキシャル成長層よりも不純物濃度の高いピークで深さ方向に高低差をもつ山型の第２導電型不純物濃度プロファイルを有し，
　前記第２半導体領域と前記第１エピタキシャル成長層との間のチャネル長は，０．３μｍ以上１μｍ以下であり，
　前記第１半導体領域は，前記第２半導体領域および前記第１エピタキシャル成長層と離して，前記炭化珪素基板のおもて面に平行な方向に一様に設けられており，
　前記第１半導体領域と前記第２半導体領域との間，および，前記第１半導体領域と前記第１エピタキシャル成長層との間が，前記第１半導体領域よりも不純物濃度の低い第２導電型領域であることを特徴とする炭化珪素半導体装置。」
　なお，本願発明２ないし８，１２ないし１６は，本願発明１を直接あるいは間接的に引用するものであって，本願発明１を減縮する発明であり，本願発明９は，おおむね本願発明１とカテゴリ表現が異なるだけの発明であり，本願発明１０，１１，１７ないし１９は，本願発明９を直接あるいは間接的に引用するものであって，本願発明９を減縮する発明である。
第３　引用文献，引用発明等
１　引用文献３について
　原査定の拒絶の理由に引用された引用文献３（特開２０１５−７２９９９号公報）には，図面とともに次の事項が記載されている（下線加筆。以下，同様。）。
「【技術分野】
【０００１】
　本発明は，
トレンチゲートを有する炭化珪素（以下，ＳｉＣという）半導体装置
「【発明が解決しようとする課題】
【０００６】
　しかしながら，ＳｉＣはワイドバンドギャップの材料であるため，その内部電位が３Ｖ以上と大きい。このため，ソースやドレインを０Ｖに接続しておいても，ｐ型層の周り全域に，ｐ型層に−３Ｖ程度を印加した程度の空乏層が自然に広がる。したがって，ｐ型層から伸びた空乏層によって，各ｐ型層の間における電流経路が狭まり，オン抵抗を上昇させるという問題が発生する。
【０００７】
　本発明は上記点に鑑みて，ゲート絶縁膜が破壊されることを防止しつつ，オン抵抗の上昇を抑制できるＳｉＣ半導体装置を提供することを目的とする。」
「【００１３】
　（第１実施形態）
　本発明の第１実施形態について説明する。ここではＳｉＣ半導体装置に備えられる素子として反転型のトレンチゲート構造のＭＯＳＦＥＴについて説明する。
【００１４】
　まず，図１を参照して，本実施形態にかかるトレンチゲート構造のＭＯＳＦＥＴの断面構成について説明する。この図は，ＭＯＳＦＥＴの２セル分を抽出したものに相当する。本図ではＭＯＳＦＥＴの２セル分しか記載していないが，図１に示すＭＯＳＦＥＴと同様の構造のＭＯＳＦＥＴが複数列隣り合うように配置されている。
【００１５】
　図１に示すＭＯＳＦＥＴは，
ＳｉＣ基板などによって構成されたｎ
＋
型層１を用いて形成されている
このｎ
＋
型層１の表面には，ＳｉＣからなるｎ
-
型ドリフト層２が形成され
【００１６】
　
このｎ
-
型ドリフト層２の表層部にはｎ型電流分散層３およびｐ型ベース領域４が形成されており，さらに，ｐ型ベース領域４の上層部分にはｎ
＋
型ソース領域５およびｐ
＋
型コンタクト層６が形成されている
【００１７】
　ｎ型電流分散層３は，リン等のｎ型不純物濃度が例えば５．０×１０16〜２．５×１０17／ｃｍ3，厚さ０．７〜１．２μｍ程度で構成され，ここではｎ型不純物濃度を１．０×１０17／ｃｍ3，厚さを１．０μｍとしている。ｎ型電流分散層３の不純物濃度は，ＳｉＣの内部電位（約３Ｖ）においてｎ型電流分散層３に伸びる空乏層の距離の２倍よりも，ｐ型ベース領域３とｐ型ボトム層１０との間の距離の方が大きくなる濃度に設定されている。具体的には，ＳｉＣの内部電圧によってｎ型電流分散層に伸びる空乏層の距離Ｌは，数式１のように表される。数式１において，Ｎｄは，ｎ型電流分散層３の不純物濃度，ε0は，真空の誘電率（＝８．８５４×１０-14Ｆ／ｃｍ），ｑは素電荷（＝１．６×１０-19Ｃ），Ｋｓは炭化珪素の比誘電率（＝約１０），Ψｄは，炭化珪素の内部電位（＝約３Ｖ）である。このため，ｐ型ベース領域３とｐ型ボトム層１０との間の距離の方が数式１で示されるＬを２倍した値よりも大きくなるように，ｎ型電流分散層３の不純物濃度を設定してある。例えば，Ｎｄ＝１×１０17／ｃｍ3の場合，数式１の右辺が０．３６４μｍになる。なお，数式１は，ｎ型電流分散層３側にのみ空乏層が伸びることを仮定した式であるため，実際に空乏層が伸びる距離は数式１よりも短くなる。
【００１８】
【数１】　・・・
ｐ型ベース領域４は，ボロンもしくはアルミニウム等のｐ型不純物濃度が例えば１．０×１０
17
〜３．０×１０
17
／ｃｍ
3
，厚さ１．０〜１．４μｍ程度で構成され，ここではｐ型不純物濃度を２．０×１０
17
／ｃｍ
3
，厚さを１．２μｍとしている
【００１９】
　
ｎ
＋
型ソース領域５は，表層部におけるリン等のｎ型不純物濃度（表面濃度）が１．０×１０
20
〜３．０×１０
20
／ｃｍ
3
（ここでは１．０×１０
20
／ｃｍ
3
），厚さ０．５μｍ程度で構成されている
【００２０】
　
また，ｐ型ベース領域４およびｎ
＋
型ソース領域５を貫通してｎ型電流分散層３の厚みの途中位置に達するように，例えば幅が０．８〜１．２μｍ，ｎ
＋
型ソース領域５の表面からの深さが１．７〜２．１μｍのトレンチ７が形成されている
【００２１】
　さらに，
トレンチ７の内壁面はゲート酸化膜８にて覆われている
また，トレンチ７は，ゲート酸化膜８の表面に形成されたゲート電極８（審決注；「ゲート電極８」は「ゲート電極９」の誤記であると認められる。）によって埋め尽くされている
ゲート電極８（審決注；「ゲート電極８」は「ゲート電極９」の誤記であると認められる。）は，不純物をドープしたＰｏｌｙ−Ｓｉによって構成されている
【００２２】
　このようにして，トレンチゲート構造が構成されている。このトレンチゲート構造は，図１の紙面垂直方向を長手方向として延設されている。そして，複数のトレンチゲート構造が図１中の左右方向において並列させられることでストライプ状とされている。また，上述したｎ＋型ソース領域５およびｐ＋型コンタクト層６もトレンチゲート構造の長手方向に沿って延設された構造とされている。
【００２３】
　また，トレンチ７の底部を覆いつつ，ｐ型ベース領域４の下面から所定距離離間した位置よりｎ-型ドリフト層２に達するように，ｐ型ボトム層１０が形成されている。ここで，トレンチ７の底部を覆うとは，トレンチ７の底部におけるコーナー部を含めて覆うという意味であり，トレンチ７の底面から側面に至るようにｐ型ボトム層１０が形成されていることを意味している。例えば，ｐ型ボトム層１０は，ｐ型ベース領域４の底面から０．３〜０．５μｍ離間して形成され，ここではその間隔を０．４μｍとしている。また，ｐ型ボトム層１０は，例えば深さが０．８〜１．０μｍ，幅がトレンチ７から両側に所定距離突き出す幅とされ，ここでは深さを０．９μｍ，幅をトレンチ７から両側に０．２μｍずつ突き出す幅としている。ｐ型ボトム層１０のボロンもしくはアルミニウム等のｐ型不純物濃度は，例えば２．０×１０17〜５．０×１０17／ｃｍ3（ここでは５．０×１０17／ｃｍ3）としている。この濃度は，例えばｎ型電流分散層３の２倍以上の濃度とされ，逆バイアス時（後述するドレイン電極１４に電圧が印加された時）にｎ型電流分散層３との境界部から広がる空乏層によって完全空乏化しないように，完全空乏化条件よりも高い濃度となっている。
【００２４】
　さらに，複数本が並列されたトレンチ７のうち隣り合うもの同士の間に，ｐ型ベース領域４の底面に接しつつｎ-型ドリフト層２に達するように，ｐ型層にて構成されたｐ型ディープ層１１が形成されている。例えば，ｐ型ディープ層１１は，下面がｐ型ボトム層１０と同じ深さとされ，ここではｐ型ベース領域４の下面からの深さを１．３μｍとしている。ｐ型ディープ層１１におけるボロンもしくはアルミニウム等のｐ型不純物濃度は，ｐ型ボトム層１０と同じ濃度とされている。このため，ｐ型ディープ層１１の濃度も，逆バイアス時（後述するドレイン電極１４に電圧が印加された時）にｎ型電流分散層３との境界部から広がる空乏層によって完全空乏化しないように，完全空乏化条件よりも高い濃度となっている。
【００２５】
　また，ｎ＋型ソース領域５およびｐ＋型コンタクト層６の表面やゲート電極９の表面には，ソース電極１２やゲート配線（図示せず）が形成されている。ソース電極１２およびゲート配線は，複数の金属（例えばＮｉ／Ａｌ等）にて構成されており，少なくともｎ型ＳｉＣ（具体的にはｎ＋型ソース領域５やｎドープの場合のゲート電極９）と接触する部分はｎ型ＳｉＣとオーミック接触可能な金属で構成されている。また，これらのうち少なくともｐ型ＳｉＣ（具体的にはｐ＋型コンタクト層６やｐドープの場合のゲート電極９）と接触する部分はｐ型ＳｉＣとオーミック接触可能な金属で構成されている。なお，これらソース電極１２およびゲート配線は，層間絶縁膜１３上に形成されることで電気的に絶縁されており，層間絶縁膜１３に形成されたコンタクトホールを通じて，
ソース電極１２はｎ
＋
型ソース領域５およびｐ
＋
型コンタクト層６と電気的に接触させられ，ゲート配線はゲート電極９と電気的に接触させられている
【００２６】
　そして，
ｎ
＋
型層１の裏面側にはｎ
＋
型層１と電気的に接続されたドレイン電極１４が形成されている
「【００４０】
　次に，図１に示すトレンチゲート型のＭＯＳＦＥＴの製造方法について，図４〜図６を参照して説明する。
【００４１】
　〔図４（ａ）に示す工程〕
まず，ｎ+型層１の上にｎ-型ドリフト層２が形成された構造のものを用意する。例えば，
ｎ
+
型層１としてｎ
+
型ＳｉＣ基板を用意し，ｎ
-
型ドリフト層２をエピタキシャル成長させる
【００４２】
　〔図４（ｂ）に示す工程〕
　ｎ-型ドリフト層２の表面に，ｎ型電流分散層３の一部を形成する。例えば，ｎ-型ドリフト層２の表層部に対してｎ型不純物（例えば窒素）をイオン注入すること，もしくはｎ-型ドリフト層２のエピタキシャル成長条件を途中で変更してｎ型不純物濃度を高めることにより，ｎ型電流分散層３を形成する。
【００４３】
　〔図４（ｃ）に示す工程〕
　ｎ型電流分散層３の表面にＬＴＯなどで構成されるマスク２０を形成したのち，フォトリソグラフィ工程を経て，ｐ型ボトム層１０およびｐ型ディープ層１１の形成予定領域においてマスク２０を開口させる。つまり，マスク２０にｐ型ボトム層１０およびｐ型ディープ層１１と同じストライプ状のレイアウトの開口部が形成されるようにする。そして，マスク２０上からｐ型不純物（例えばボロンやアルミニウム）のイオン注入を行った後，活性化を行うことでｐ型ボトム層１０を形成すると共にｐ型ディープ層１１の一部を形成する。その後，マスク２０を除去する。
【００４４】
　〔図５（ａ）に示す工程〕
　
再び，ｐ型ボトム層１０およびｐ型ディープ層１１の一部が形成されたｎ型電流分散層３の表面にさらにエピタキシャル成長させ，ｎ型電流分散層３の残部を形成する
【００４５】
　〔図５（ｂ）に示す工程〕
　ｎ型電流分散層３の表面にＬＴＯなどで構成されるマスク２１を形成したのち，フォトリソグラフィ工程を経て，ｐ型ディープ層１１の形成予定領域においてマスク２１を開口させる。つまり，マスク２１にｐ型ディープ層１１と同じストライプ状のレイアウトの開口部が形成されるようにする。そして，マスク２１上からｐ型不純物（例えばボロンやアルミニウム）のイオン注入を行った後，活性化を行うことでｐ型ディープ層１１の残部を形成する。その後，マスク２１を除去する。
【００４６】
　〔図５（ｃ）に示す工程〕
　
ｎ型電流分散層３およびｐ型ディープ層１１の表面に，ｐ型ベース領域４をエピタキシャル成長させる
【００４７】
　〔図６（ａ）に示す工程〕
　図示しないが，ｎ+型ソース領域５の形成予定領域が開口するマスクを形成したのち，このマスクの上からｎ型不純物（例えば窒素）をイオン注入し，その後，マスクを除去する。また，ｐ+型コンタクト層６の形成予定領域が開口するマスクを形成したのち，このマスクの上からｎ型不純物（例えばボロンやアルミニウム）をイオン注入し，その後，マスクを除去する。そして，活性化を行うことで，ｎ+型ソース領域５およびｐ+型コンタクト層６を形成する。
【００４８】
　〔図６（ｂ）に示す工程〕
　ｐ型ベース領域４，ｎ+型ソース領域５およびｐ+型コンタクト層６の上に，図示しないエッチングマスクを成膜したのち，トレンチ７の形成予定領域においてエッチングマスクを開口させる。そして，エッチングマスクを用いた異方性エッチングを行ったのち，必要に応じて等方性エッチングや犠牲酸化工程を行うことで，トレンチ７を形成する。この後，エッチングマスクを除去する。
【００４９】
　次に，ゲート酸化膜形成工程を行うことでゲート酸化膜８を形成する。具体的には，ウェット雰囲気を用いたパイロジェニック法によるゲート酸化（熱酸化）によりゲート酸化膜８を形成する。続いて，ゲート酸化膜８の表面にｎ型不純物をドーピングしたポリシリコン層を成膜したのち，エッチバック工程等を行うことにより，トレンチ７内にゲート酸化膜８およびゲート電極９を残す。
【００５０】
　この後の工程に関しては，従来と同様であるため図示しないが，層間絶縁膜１２を成膜したのち，層間絶縁膜１２をパターニングしてｎ+型ソース領域５やｐ+型コンタクト層６に繋がるコンタクトホールを形成すると共に，ゲート電極９に繋がるコンタクトホールを別断面に形成する。続いて，コンタクトホール内を埋め込むように電極材料を成膜したのち，これをパターニングすることでソース電極１２やゲート配線を形成する。また，ｎ+型層１の裏面側にドレイン電極１４を形成する。これにより，図１に示したＭＯＳＦＥＴが完成する。」
　なお，上記【００１６】，【００１８】及び【００１９】の記載によれば，厚さ１．２μｍのｐ型ベース領域４は，ｎ型電流分散層３の上に形成されており，ｎ＋型ソース領域５の厚さは０．５μｍであるから，ｎ＋型ソース領域５とｎ型電流分散層３との間の長さは，０．７μｍ（＝１．２μｍ−０．５μｍ）である。
　したがって，上記引用文献３には次の発明（以下，「引用発明」という。）が記載されていると認められる。
「ＳｉＣ基板で構成されたｎ＋型層１の表面に形成されたｎ−型ドリフト層２と，該ｎ−型ドリフト層２の表層部に形成されたｎ型電流分散層３と，
　前記ｎ−型ドリフト層２及びｎ型電流分散層３の，上に形成され，厚さ１．２μｍのｐ型ベース領域４と，
　ｐ型ベース領域４の上層部分に設けられ，厚さ０．５μｍのｎ＋型ソース領域５と，
　前記ｎ＋型ソース領域５，および前記ｐ型ベース領域４を貫通して前記ｎ型電流分散層３に達するトレンチ７と，
　前記トレンチ７の内壁面はゲート酸化膜８にて覆われており，該ゲート酸化膜８の表面に形成されたゲート電極９と，
　前記ｎ＋型ソース領域５およびｐ＋型コンタクト層６に接するソース電極１２と，
　ＳｉＣ基板で構成されたｎ＋型層１の裏面側に形成されたドレイン電極１４と，
　を備え，
　前記ｎ＋型ソース領域５と前記ｎ型電流分散層３との間の長さは，０．７μｍである炭化珪素半導体装置。」
２　引用文献４について
　原査定の拒絶の理由に引用された引用文献４（特開２０１２−６９９３３号公報）には，図面とともに次の事項が記載されている。
「【００３９】
（１）半導体基体準備工程
　図４（ａ）に示すように，ｎ＋型ドレイン層１１２となる第３半導体層，ｎ−型ドリフト層１１４となる第１半導体層及びｐ型ボディ層１２０となる第２半導体層１２０’を備え，第３半導体層上に，第１半導体層及び第２半導体層１２０’がこの順序でエピタキシャル成長された構造の半導体基体を準備する。
【００４０】
　その後，図４（ｂ）に示すように，第２半導体層１２０’の表面からｐ型不純物（例えばボロンイオン）を第２半導体層１２０’中に高加速電圧（例えば１３０ｋｅＶ），１×１０１２ｃｍ−２のドーズ量でイオン注入し，その後半導体基体に熱処理（例えば４００℃）を施して，ｐ型不純物を活性化させる。これにより，図４（ｃ）に示すように，半導体基体が，ｐ型ボディ層１２０におけるｐ型不純物の濃度が最大値を示す深さ位置（ｐ型半導体層１２４）が，ｐ型ボディ層１２０の表面（ｐ−型半導体層１２２）とｐ型ボディ層１２０の底面（ｐ−型半導体層１２６）との間に存在する半導体基体となる。」
３　その他の文献について
（１）　本願優先日前に頒布された文献である特開２０１３−９８３１５号公報（以下，「引用文献５」という。）には，図面とともに次の事項が記載されている。
「【００８３】
　実施例３の製造方法のように，酸化シリコン膜３４０を通して半導体基板１００にボロンを注入すると，ボロンの注入深さのばらつきを抑制することができる。図１９は，表面に酸化シリコン膜が形成されているＳｉＣ基板に対してボロンを注入した場合の，半導体基板中の深さ方向におけるボロンの濃度分布を示している。図１９は，酸化シリコン膜を通してボロンを注入した場合のボロン濃度の深さ方向の分布を示している。図１９では注入深さの差Ｄ１が，図１３よりも小さくなっている。すなわち，実施例３の製造方法によれば，チルト角θ１が０度の場合でも，チルト角θ１が２度以上の場合に比べて，極端にボロンの注入深さが深くなるという現象が生じない。また，図１９に示すように，実施例３の製造方法でも，チルト角θ１を１０度にした場合に，ボロン濃度のピークが２つ形成される。図１３，１９の参照符号ΔＮｐは，ボロン濃度の第２のピークが形成される深さＤｐにおける，チルト角θ１が０度のときのボロン濃度とチルト角θ１が１０度のときのボロン濃度の差を表している。図１９では，図１３よりも濃度差ΔＮｐが小さくなっている。このように，酸化シリコン膜を通してＳｉＣ基板にボロンを注入すると，その時のチルト角θ１に誤差が生じたとしても，ボロンの注入深さのばらつきが生じ難いとともに，深さＤｐにおけるボロンの濃度がばらつき難くなる。したがって，実施例３の製造方法によれば，量産されるＭＯＳＦＥＴの特性のばらつきを抑制することができる。」
（２）　本願優先日前に頒布された文献である特開２０１４−４９６２０号公報（以下，「引用文献６」という。）には，図面とともに次の事項が記載されている。
「【０００５】
　しかしながら，イオン注入対象となるＳｉウェハの結晶方位の傾きや，イオン注入装置毎の機械精度のバラツキ，つまりＳｉウェハの搭載面のバラツキなどにより，ウェハ面内，もしくは，ウェハ間で注入深さにバラツキが生じる。このため，注入したい狙い深さよりも浅く形成されるウェハが形成されることが懸念される。」
（３）　本願優先日前に頒布された文献である特開２０１１−１３４８０９号公報（以下，「引用文献７」という。）には，図面とともに次の事項が記載されている。
「【０００６】
　なお，特許文献１には，半導体層の上面に薄い酸化シリコン膜を形成し，その酸化シリコン膜越しに不純物イオンを注入する方法が開示されている。具体的には，図１９に示すように，半導体層５２の上面に酸化シリコン膜６０，金属層６２［モリブデン（Ｍｏ）又はタングステン（Ｗ）］及び酸化シリコン膜６４を形成し，酸化シリコン膜６４をマスクとして金属層６２をエッチングし，そのエッチングされた金属層６２を不純物注入用マスクとして不純物イオンを注入する。この方法では，半導体層５２の上面に酸化シリコン膜６０が形成されるため，金属層６２をエッチングする際に，半導体層５２の上面がエッチングされることが一応は防止される。しかしながら，金属層６２をエッチングするためにはドライエッチングが用いられるため，そのドライエッチングによって酸化シリコン膜６０もエッチングされる。上述したように，ドライエッチングによって酸化シリコン膜を面内で均一に除去することは難しい。このため，金属層６２をドライエッチングすることによって，酸化シリコン膜６０には厚さの厚い部分と薄い部分が生じ，場合によっては，酸化シリコン膜６０の全てが除去された部分が生じ得る。酸化シリコン膜６０が除去されてしまうと，半導体領域５９の上面５９ａに段差が形成されることとなる。このように，特許文献１の方法では，上面に段差のない半導体領域を安定して形成することができない。なお，特許文献１の方法において，酸化シリコン膜６０に厚さの厚い部分と薄い部分が生じた状態で不純物イオンが注入されると，不純物イオンの停止深さが面内でばらつき，半導体領域５９の深さが面内でばらついてしまう。」
（４）　本願優先日前に頒布された文献である特開２０１５−４１６６９号公報（以下，「引用文献８」という。）には，図面とともに次の事項が記載されている。
「【０００６】
　しかしながら，半導体基板を大口径化した場合，半導体基板を高温に加熱処理する工程において，半導体基板に生じる反りの量が顕著に増大する。そして，この反りに起因して半導体基板の平坦性が損なわれるため，高温下でイオン注入を行なうドーピング等の処理において，半導体基板をイオン注入装置の静電チャックに吸着させることが困難となる。このため，半導体基板面内に温度ばらつきが生じてしまう。
【０００７】
　さらに，平坦性の悪い半導体基板に対してイオン注入を行なうと，半導体基板に形成される不純物領域の形状にばらつきが生じる。これらのばらつきが半導体基板面内での素子特性のばらつきを増大させる要因となることにより，半導体装置の歩留まりの低下を招いてしまう。」
（５）　本願優先日前に頒布された文献である特開２０１３−８７１６号公報（以下，「引用文献９」という。）には，図面とともに次の事項が記載されている。
「【００３１】
［第１の実施形態］
　図１は，本発明の第１の実施形態のトレンチ構造型のパワーＭＯＳＦＥＴ１１を示す平面図，図２は，図１のＡ−Ａ線に沿う断面図である。
　このＭＯＳＦＥＴ１１においては，ｎ型のＳｉＣ半導体基板（第１導電型炭化ケイ素半導体基板）１２上に，不純物濃度がＳｉＣ半導体基板１２より低濃度のｎ型（ｎ−）のドレーン領域（第１の第１導電型炭化ケイ素半導体領域）１３が形成され，このドレーン領域１３上に，ｐ型のチャネル領域（第１の第２導電型炭化ケイ素半導体領域）１４が形成され，このチャネル領域１４内に，不純物濃度がドレーン領域１３より高濃度のｎ型（ｎ＋）のソース領域（第２の第１導電型炭化ケイ素半導体領域）１５が形成され，このソース領域１５側の主面１６にドレーン領域１３に達するトレンチ１７が形成され，該トレンチ１７内に絶縁膜１８を介してゲート電極１９が形成されている。
　この絶縁膜１８のうちゲート電極１９上の上面は，ソース領域１５の上面と面一とされている。
【００３２】
　ソース領域１５は，トレンチ１７の側壁表面に，上記主面１６からトレンチ１７の所定深さまで該トレンチ１７の深さ方向に延在するように形成されている。ソース領域１５は，隣接するＭＯＳＦＥＴのソース領域と高濃度のｐ型（Ｐ＋）半導体層２０を介して接続されている。
　ゲート電極１９は，トレンチ１７内に埋め込まれた導電材からなり，該導電材の上面位置がソース領域１５の下端よりも上方かつ上記主面１６よりも下方となるように形成されている。
　そして，ソース領域１５，絶縁膜１８及びｐ型（Ｐ＋）半導体層２０の上面は平坦面とされ，この上面側にはソース電極２１が，ドレーン領域１３側にはドレーン電極２２が，設けられている。
【００３３】
　このＭＯＳＦＥＴ１１においては，ソース領域１５を，トレンチ１７の側壁表面に，主面からトレンチ１７の所定深さまで該トレンチ１７の深さ方向に延在するように形成し，ゲート電極１９を，トレンチ内１７に導電材が埋め込まれた構成とし，該導電材の上面位置がソース領域１５の下端よりも上方かつ主面１６よりも下方となるように形成したことにより，ソース領域１５の抵抗を小さくすることが可能となり，よって，オン抵抗を小さくすることが可能になる。
　また，ゲート電極１９はトレンチ１７内に埋め込まれているので，断面積がトレンチ１７より狭くなる。したがって，特許文献２のようにゲート電極をトレンチ上部へ突出させてトレンチよりも幅広に形成する構成とは異なり，ＭＯＳＦＥＴの微細化を図ることが可能になる。
【００３４】
　また，ソース領域１５の抵抗を小さくすることが可能であるから，オン抵抗を小さくすることも可能である。
　さらに，ソース領域１５を小さくすることができるので，このソース領域１５に隣接するチャネル領域１４を大きく確保することが可能になり，アバランシェ降伏時の破壊耐量を大きくすることが可能になる。」
（６）　原査定において提示された文献である特開２０１０−２５８３８７号公報（以下，「引用文献１０」という。）には，図面とともに次の事項が記載されている。
「【００１０】
　また，ｐ＋型コンタクト層とコンタクト電極との界面における接触抵抗の低減を図るために，イオン注入するドーパント量を増やした場合，ｐ＋型コンタクト層に生じる結晶欠陥はさらに増大してしまう。この結晶欠陥は，半導体装置のオフ時，ドレイン−ソース間にリーク電流を発生させる原因となる。」
（７）　原査定において提示された文献である国際公開第２０１６／００２７６９号（以下，「引用文献１１」という。）には，図面とともに次の事項が記載されている。
「［０１３１］　チャネルを形成する第２不純物領域１３は，不純物濃度が低いほど移動度が高くなる。実施の形態２に示すＭＯＳＦＥＴの構造によれば，第２不純物領域の不純物濃度を１×１０ 17 ｃｍ -3 以下にしても，第２不純物領域においてパンチスルーが発生することなく高い耐圧を維持することができる。第２不純物領域の不純物濃度を３×１０ 15 ｃｍ -3 まで下げた場合であっても耐圧を維持することが可能である。しかしながら，不純物濃度を３×１０ 15 ｃｍ -3 未満に低減しても，移動度を高くする効果がない一方で短チャネル効果が発生する。そのため，第２不純物領域１３の不純物濃度は，３×１０ 15 ｃｍ -3 以上３×１０ 16 ｃｍ -3 以下であることが望ましい。第７領域１７ｃ，第３領域１８ｂおよび第１領域１７ｂの各々の不純物濃度は，耐圧を高く維持する観点から，１×１０ 18 ｃｍ -3 以上であることが好ましく，欠陥によるリーク電流を抑制する観点から，２×１０ 19 ｃｍ -3 以下であることが好ましい。」
第４　対比・判断
１　本願発明１について
（１）　対比
　本願発明１と引用発明とを対比する。
　引用発明における「ＳｉＣ基板」は，本願発明１における「炭化珪素基板」に相当する。
　引用発明における「ｎ−型ドリフト層２」及び「ｎ型電流分散層３」は，本願発明１における「第１導電型の第１エピタキシャル成長層」に相当する。
　引用発明における「ｐ型ベース領域４」は，本願発明１における「第２導電型の第２エピタキシャル成長層」に相当する。
　引用発明における「ｎ＋型ソース領域５」は，本願発明１における「第１導電型の第２半導体領域」に相当する。
　引用発明における「トレンチ７」，「ゲート酸化膜８」及び「ゲート電極９」は，それぞれ，本願発明１における「トレンチ」，「ゲート絶縁膜」及び「ゲート電極」に相当する。
　引用発明における「ソース電極１２」及び「ドレイン電極１４」は，本願発明１における「第１電極」及び「第２電極」に相当する。
　引用発明における「前記ｎ＋型ソース領域５（第２半導体領域）」と「前記ｎ型電流分散層３（第１エピタキシャル成長層）」との間の長さは，チャネル長であるといえるから，引用発明の「前記ｎ＋型ソース領域５と前記ｎ型電流分散層３との間の長さは，０．７μｍ」であることは，本願発明１の「前記第２半導体領域と前記第１エピタキシャル成長層との間のチャネル長は，０．３μｍ以上１μｍ以下」であることに相当する。
　したがって，本願発明１と引用発明とは，以下の一致点及び相違点を有する。
（一致点）
「炭化珪素基板のおもて面に設けられた第１導電型の第１エピタキシャル成長層と，
　前記第１エピタキシャル成長層の，前記炭化珪素基板側に対して反対側に設けられた第２導電型の第２エピタキシャル成長層と，
　前記第２エピタキシャル成長層の内部に設けられた第１導電型の第２半導体領域と，
　前記第２半導体領域，および前記第２エピタキシャル成長層を貫通して前記第１エピタキシャル成長層に達するトレンチと，
　前記トレンチの内部にゲート絶縁膜を介して設けられたゲート電極と，
　前記第２半導体領域に接する第１電極と，
　炭化珪素基板の裏面に設けられた第２電極と，
　を備え，
　前記第２半導体領域と前記第１エピタキシャル成長層との間のチャネル長は，０．３μｍ以上１μｍ以下である炭化珪素半導体装置。」
（相違点）
（相違点１）
　本願発明１は，「前記第２エピタキシャル成長層の内部に選択的に設けられた，前記第２エピタキシャル成長層よりも不純物濃度の高い第２導電型」であり，「前記第２エピタキシャル成長層よりも不純物濃度の高いピークで深さ方向に高低差をもつ山型の第２導電型不純物濃度プロファイルを有し」，「前記第２半導体領域および前記第１エピタキシャル成長層と離して，前記炭化珪素基板のおもて面に平行な方向に一様に設けられて」いる「第１半導体領域」を備えているのに対し，引用発明は，そのような領域を備えていない点。
（相違点２）
　「第２半導体領域」について，本願発明１は，「前記第２エピタキシャル成長層の内部の，前記第１半導体領域よりも浅い位置に選択的に設けられた第１導電型」の半導体領域であるのに対し，引用発明は，「前記第２エピタキシャル成長層の内部に設けられた第１導電型」の半導体領域であるものの，「第１半導体領域」を備えていないから，「前記第１半導体領域よりも浅い位置に選択的に設けられ」ていない点。
（相違点３）
　本願発明１は，「前記第１半導体領域と前記第２半導体領域との間，および，前記第１半導体領域と前記第１エピタキシャル成長層との間が，前記第１半導体領域よりも不純物濃度の低い第２導電型領域」を有しているのに対し，引用発明は，「第１半導体領域」を備えていないから，「第１半導体領域」との関係で規定される「第２導電型領域」を有していない点。
（相違点４）
　「第１電極」について，本願発明１は，「前記第２半導体領域および前記第２エピタキシャル成長層に接する」のに対し，引用発明は，「前記第２半導体領域（ｎ＋型ソース領域５）」及びｐ＋型コンタクト層６には接するものの，「第２エピタキシャル成長層（ｐ型ベース領域４）」には接していない点。
（２）　相違点についての判断
　上記相違点１について検討するに，本願発明１は，従来の炭化珪素半導体装置の構造でも，ｐ型ベース領域をエピタキシャル成長で形成することで結晶性の良好なチャネルが得られ，高キャリア移動度による低オン抵抗化が可能であったが，炭化珪素層のエピタキシャル成長での不純物濃度制御が非常に難しいという課題があったため，低オン抵抗を維持した状態でゲート閾値電圧のばらつきを低減することができ，かつリーク不良を低減することができる炭化珪素半導体装置を提供することを目的とし（本願明細書【００１０】及び【００１１】），相違点１に係る「第１半導体領域」を発明特定事項として備えるものである。これに対し，引用発明は，当該発明特定事項を備えておらず，引用文献３には，上記課題や目的について記載も示唆もされていない。そして，引用文献４をみても，相違点１に係る構成である「第１半導体領域」が，「前記第２半導体領域および前記第１エピタキシャル成長層と離して，前記炭化珪素基板のおもて面に平行な方向に一様に設けられて」いることは記載されていない。
　そうすると，引用文献３に接した当業者であっても，引用発明において，相違点１に係る構成を採用することの動機付けがあるとはいえず，引用文献４の記載を参酌したとしても，当該構成を容易に想到し得るものであるとはいえない。また，上記引用文献５ないし１１をみても，当該構成は記載されていない。
　したがって，上記相違点２ないし４について判断するまでもなく，本願発明１は，当業者であっても引用発明，引用文献４ないし１１に記載された技術的事項に基づいて容易に発明できたものとはいえない。
２　本願発明２ないし１９について
　本願発明２ないし８，１２ないし１６は，本願発明１の「第１半導体領域」と同一の構成を備えるものであるから，本願発明１と同じ理由により，当業者であっても，引用発明，引用文献４ないし１１に記載された技術的事項に基づいて容易に発明できたものとはいえない。
　また，本願発明９は，本願発明１に対応する製造方法の発明であって，本願発明１の「第１半導体領域」に対応する同様の構成を備えるものであり，さらに，本願発明１０，１１，１７ないし１９も，本願発明１の「第１半導体領域」に対応する同様の構成を備えるものであるから，本願発明１と同様の理由により，当業者であっても，引用発明，引用文献４ないし１１に記載された技術的事項に基づいて容易に発明できたものとはいえない。
第５　原査定の概要及び原査定についての判断
　原査定は，請求項１ないし１０，１３ないし２１について，上記引用文献３及び４に基づいて，当業者が容易に発明できたものであるから，特許法第２９条第２項の規定により特許を受けることができないというものである。しかしながら，本件補正により補正された請求項１及び９は，それぞれ，上記相違点１に係る構成である「第１半導体領域」及び当該「第１半導体領域」に対応する同様の構成を有するものとなっており，上記のとおり，本願発明１ないし１９は，上記引用文献３に記載された発明及び上記引用文献４に記載された技術的事項に基づいて，当業者が容易に発明できたものではない。したがって，原査定を維持することはできない。
第６　当審拒絶理由について
１　当審では，請求項１の「・・・前記第１半導体領域と前記第２半導体領域との間，および，前記第１半導体領域と前記第１エピタキシャル成長層との間が，
前記第１半導体領域に接した，
２　当審では，請求項９の「・・・
当該第１半導体領域を，
前記第１半導体領域に接した，
第７　むすび
　以上のとおり，本願発明１ないし１９は，当業者が引用発明及び引用文献４ないし１１に記載された技術的事項に基づいて容易に発明をすることができたものではない。
　したがって，原査定の理由によっては，本願を拒絶することはできない。
　また，他に本願を拒絶すべき理由を発見しない。
　よって，結論のとおり審決する。