【事件の表示】
　平成　５年特許願第３５３９０２号「表示駆動装置」拒絶査定不服審判事件〔平成　７年　８月　４日出願公開、特開平　７−１９９８７４〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯・本願発明 
　本願は、平成５年１２月２９日に出願されたものであって、本願の請求項１に係る発明は、平成６年４月２５日付け手続補正書、平成１４年１２月２５日付け手続補正書及び平成１５年５月２２日付け手続補正書により補正された明細書及び図面の記載からみて、特許請求の範囲の請求項１に記載されたとおりのものであって、その請求項１に係る発明（以下、「本願発明」という。）は次のとおりのものと認める。 
 【本願発明】「基板上に形成された、走査ラインとデータラインの各交点に表示素子をマトリックス状に配置した表示パネル、及び、前記基板上の一側部側に形成され、複数のグループに分割されるとともに、各グループが同数の複数個のデータ側駆動回路で構成され、前記表示パネルの各データラインは、該各データラインの一端側が前記複数のグループの各データ側駆動回路の一つに接続されて前記データ側駆動回路部のグループの数に対応した数の駆動領域に分割され、前記各グループの各データ側駆動回路は、それぞれが他のグループのデータ側駆動回路と共通のクロック信号ラインにより接続されているデータ側駆動回路部と、前記データ側駆動回路部へ所定の制御信号を供給する制御回路部と、
を備え、
　前記制御回路部は、
　基本クロック信号に同期して、映像信号をサンプルホールドするサンプルホールド回路と、
　前記データ側駆動回路部の前記各グループに含まれる前記データ側駆動回路の数に対応して前記基本クロックを分周した第１の分周クロック信号を生成する第１のカウンタと、
　前記データ側駆動回路部を構成するグループの数に対応して前記第１の分周クロック信号を分周するとともに、それぞれが該グループを構成するデータ側駆動回路の数に対応した位相角で位相がずれた、該グループの数と同じ数の第２の分周クロック信号を生成し、前記各クロック信号ラインに供給する第２のカウンタと、
　前記サンプルホールド回路に保持された前記映像信号を前記データ側駆動回路部の前記グループの数に対応した数に分割し、前記第１の分周クロック信号に同期して前記データ側駆動回路部の前記各グループに供給する回路と、
を備えていることを特徴とする表示駆動装置。」
 　 
２．引用刊行物記載の発明 
　原査定の拒絶の理由に引用された特開昭６１−５２６３１号公報（以下、「引用刊行物Ａ」という。）には、
（Ａ−１）「〔産業上の利用分野〕この発明は，駆動回路を内蔵した，液晶・・・のアクティブマトリクス表示装置に関する。」（１頁左下欄下から２行〜右下欄２行）こと、
（Ａ−２）「アクティブマトリクスアレイ１４の構造は第３図の等価回路図で示す。各画素は，薄膜トランジスタ１９，映像信号保持用のコンデンサー２０と液晶セル２１からなり，縦方向にはドレインラインＹｉ，横方向には，ゲートラインＸｊに接続されており，アレイ状に配置されている。」（１頁右下欄１９行〜２頁左上欄５行）こと、
（Ａ−３）「〔発明が解決しようとする問題点〕しかし，従来のアクティブマトリクス表示装置で，例えばタテ×ヨコ＝２４０×２４０程度のマトリクス状の画素を用いてフレーム周波数６０ＨｚのＴＶ画像を表示する場合，ドレインライン駆動回路のクロック周波数は１〜４ＭＨｚとなる。これでは，薄膜トランジスタで実現出来る駆動回路の動作速度は，１００ＫＨｚ程度と遅いため，駆動回路をアクティブマトリクス表示装置と同じ基板上に設けることは困難である。・・・そこで，この発明は従来のこのような欠点を解決するため，動作速度が遅い薄膜トランジスタを用いても実現可能な，駆動回路を内蔵したアクティブマトリクス表示装置を得ることを目的としている。」（２頁左上欄１５行〜右上欄１１行）こと、
（Ａ−４）「〔実施例〕・・・第１図において，アクティブマトリクス液晶表示装置１には，薄膜トランジスタからなる，第３図で示すアクティブマトリクスアレイ２，ゲートラインを駆動するゲートライン駆動回路３とドレインラインを駆動する３個のドレインライン駆動回路４，５，６が形成されている。ゲートライン駆動回路３はＧ−クロック信号に同期して，ゲートラインを縦方向に順次走査する。ドレインライン駆動回路４，５，６には，Ｄ−クロック信号と，映像信号であるＶｖ１，Ｖｖ２，Ｖｖ３がそれぞれ加えられる。ドレインライン駆動回路４，５，６はそれぞれ１画面の１／３のドレインラインを駆動する。Ｄ−クロック信号のクロック周波数は唯一つのシフトレジスタで１走査線を走査する場合と比べ１／３でよい。アクティブマトリクス液晶表示装置１の外部駆動回路の一例は第２図に示す如くシフトレジスタ７，サンプルホールド回路８，サンプルホールド回路９，シフトレジスタ１０，１１，１２などからなる。映像信号はシフトレジスタ７により順次サンプルホールド回路８に書き込まれ保持される。次の走査線の走査が始まると，サンプルホールド回路８に書き込まれていた映像信号はサンプルホールド回路９に移される。サンプルホールド回路９に保持された映像信号はシフトレジスタ１０，１１，１２によって一走査線の１／３づつに分けられてＤークロック信号と同期してドレインライン駆動回路４，５，６に書き込まれる。ドレインライン駆動回路４，５，６は，それぞれ同時に，並列して，画面の３分割された領域のドレインラインを駆動する。」（２頁左下欄７行〜右下欄１９行）こと、
（Ａ−５）「〔発明の効果〕この発明は以上説明したように，映像信号駆動回路を複数に分割することにより，入力端子数は大幅に増加しないまま，映像信号駆動回路のクロック周波数を大幅に減少することができて，動作速度の遅い薄膜トランジスタを用いても，駆動回路をアクティブマトリクス表示装置と同じ基板の上に内蔵したアクティブマトリクス表示装置を実現出来る効果がある。」（３頁右上欄１行〜９行）ことが記載されている。
（Ａ−６）また、第１図にはドレインライン駆動回路４，５，６がアクティブマトリクス液晶表示装置１の一端側に形成されることが描かれ、さらに第３図にはドレインラインＹｉ，Ｙｉ＋１、ゲートラインＸｊ，Ｘｊ＋１の各交点には各画素を構成する液晶セル２１をマトリクス状に配置することが描かれている。
　上記（Ａ−１）〜（Ａ−６）の記載を参照すると、上記引用刊行物Ａには、 次の発明（以下、「引用発明」という。）が記載されているものと認められる。
 「アクティブマトリクス液晶表示装置１の基板上に形成されたゲートラインとドレインラインの各交点に画素を構成する液晶セル２１をマトリクス状に配置したアクティブマトリクスアレイ２と、
　前記アクティブマトリクス液晶表示装置１の基板上の一端側に形成され、ドレインラインの一端が接続され、Ｄ−クロック信号が入力されて画面の３分割された領域のドレインラインを駆動するドレインライン駆動回路４，５，６と
　シフトレジスタ７、サンプルホールド回路８，９、シフトレジスタ１０，１１，１２からなる外部駆動回路とを備え、
　外部駆動回路は、
　シフトレジスタ７により映像信号をサンプルホールドするサンプルホールド回路８とサンプルホールド回路８に書き込まれた映像信号を保持するサンプルホールド回路９と、
　サンプルホールド回路９に保持された映像信号をＤ−クロック信号に同期してドレイン駆動回路４，５，６にそれぞれ書き込むシフトレジスタ１０，１１，１２と、
を備えたアクティブマトリクス液晶表示装置。」
　また、原査定の拒絶の理由に引用された特開平４−１１０９９４号公報（以下、「引用刊行物Ｂ」という。）には、 
（Ｂ−１）「〔産業上の利用分野〕この発明はドットマトリクス表示装置に関し、特にたとえばビデオプロジェクタなどに用いられる、ドットマトリクス表示装置に関する。」（１頁左下欄１９行〜右下欄２行）こと、
（Ｂ−２)「〔従来技術〕たとえば、・・・特開昭５８−５４３９１号公報・・・に、この種の画像表示装置の一例が開示されている。〔発明が解決しようとする課題〕このような従来技術において、列方向のドット数が比較的少ない場合には、２つのＹドライバに供給されるクロックの周波数が低く、したがって画像信号をサンプルホールドする時間は十分である。しかしながら、たとえばハイビジョンなどに対応できるような高精細表示装置にした場合、特に列方向（水平方向）のドット数が増加するので、クロック周波数を高くしなければならない。そのために、サンプルパルス幅が非常に小さくなり、結果的に映像信号のサンプルホールドを正確に行えなくなってしまう。それゆえに、この発明の主たる目的は、ドットマトリクス表示パネルを用いて高精細表示装置を構成しても、列方向に十分な駆動時間を確保することができる、ドットマトリクス表示装置を提供することである。・・・〔発明の効果〕この発明によれば、高精細表示装置のように水平方向すなわち列方向の画素数が非常に多い場合でも、１画素の駆動時間を十分に確保することができ、したがって動作速度の遅い駆動回路であっても十分に対応でき、品質の良い画像が表示され得る。」（１頁右下欄３行〜２頁右上欄１３行）こと、
（Ｂ−３）「〔実施例〕第１図を参照して、この実施例のドットマトリクス表示装置は、２つのドットマトリクス表示パネル（以下、単に「パネル」）すなわちＡパネル１２ａおよびＢパネル１２ｂを含む。このＡパネル１２ａおよびＢパネル１２ｂはそれぞれ同じように構成される。そして、Ａパネル１２ａには行シフトレジスタ１４ａから行駆動信号が供給され、Ｂパネル１２ｂには行シフトレジスタ１４ｂから行駆動信号が供給される。なお、これら行シフトレジスタ１４ａおよび１４ｂには、共通的に、垂直スタートパルスＶＳＰおよび水平スタートパルスＨＳＰが与えられる。Ａパネル１２ａの奇数列を駆動するための第１列サンプルホールド回路１６ａおよび第１列シフトレジスタ１８ａが設けられ、Ａパネルの偶数列を駆動するために第２列サンプルホールド回路２０ａおよび第２列シフトレジスタ２２ａが設けられる。同様に、Ｂパネル１２ｂについても、第１列サンプルホールド回路１６ｂおよび第１列シフトレジスタ１８ｂならびに第２列サンプルホールド回路２０ｂおよび第２列シフトレジスタ２２ｂが設けられる。第１列サンプルホールド回路１６ａおよび１６ｂならびに第２列サンプルホールド回路２０ａおよび２０ｂには、上述の水平スタートパルスＨＳＰが共通的に与えられる。一方、表示すべきアナログ映像信号ＤＡＴＡ１が、第２図に示すクロックパルスＣＬＫ１とともにＡ／Ｄ変換器２４に与えられ、このＡ／Ｄ変換器２４からの映像ディジタルデータが、Ａメモリ２６ａおよびＢメモリ２６ｂにそれぞれ与えられる。Ａメモリ２６ａおよびＢメモリ２０ｂには、クロックパルスＣＬＫ１およびＣＬＫ２が共通的に与えられる。Ａメモリ２６ａには、書込スタートパルスＳＰ１が与えられ、Ｂメモリ２６ｂには書込スタートパルスＳＰ２が与えられる。そしてＡメモリ２６ａおよびＢメモリ２６ｂには、共通的に、読出スタートパルスＳＰ３が与えられる。クロックパルスＣＬＫ１はＡメモリ２６ａおよびＢメモリ２６ｂの書込クロックとして機能し、クロックパルスＣＬＫ２は読出クロックとして機能する。この読出クロックパルスＣＬＫ２の周波数は書込クロックＣＬＫ１の周波数の１／２である。そして、クロックパルスＣＬＫ２とともに、Ａメモリ２６ａおよびＢメモリ２６ｂから読み出したデータが、それぞれ、Ｄ／Ａ変換器２８ａおよび２８ｂに与えられる。Ｄ／Ａ変換器２８ａおよび２８ｂは、それぞれ、Ａメモリ２６ａおよびＢメモリ２６ｂから読み出された映像ディジタルデータをアナログ映像信号に再変換する。Ｄ／Ａ変換器２８ａからの映像信号ＤＡＴＡ２は、Ａパネル１２ａの第１列サンプルホールド回路１６ａおよび第２列サンプルホールド回路２０ａに与えられ、Ｄ／Ａ変換器２８ｂからのＤＡＴＡ３は、Ｂパネル１２ｂの第１列サンプルホールド回路１６ｂおよび第２列サンプルホールド回路２０ｂに与えられる。第１列シフトレジスタ１８ａおよび１８ｂならびに第２列シフトレジスタ２２ａおよび２２ｂは、それぞれ、対応の第１列サンプルホールド回路１６ａおよび１６ｂならびに第２列サンプルホールド回路２０ａおよび２２ｂをスキャンするものであり、シフトレジスタスタートパルスＳＰ４を共通的に受ける。そして、第１列シフトレジスタ１８ａおよび１８ｂには、シフトクロックパルスＣＬＫ３が共通的に与えられ、第２列シフトレジスタ２２ａおよび２２ｂにはシフトクロックパルスＣＬＫ４が共通的に与えられる。シフトクロックパルスＣＬＫ３およびＣＬＫ４は、第２図に示すように、互いに逆相であり、かつ同じように、読出クロックＣＬＫ２の半分の周波数を有する。この第１図に示す表示装置１０において、第２図に示す映像信号ＤＡＴＡ１は、クロックパルスＣＬＫ１に応じてディジタルデータに変換される。第２図に示すように、書込スタートパルスＳＰ１は水平周期毎にその先頭で出力され、書込パルスＳＰ２は水平周期毎にその中間で出力される。したがって、Ａメモリ２６ａには１水平周期の前半の映像ディジタルデータがストアされ、Ｂメモリ２６ｂには水平周期の後半の映像ディジタルデータがストアされる。これらＡメモリ２６ａおよびＢメモリ２６ｂが、読出スタートパルスＳＰ３によってトリガされ、クロックパルスＣＬＫ２に応答して読み出される。したがって、Ｄ／Ａ変換器２８ａから出力される映像信号ＤＡＴＡ２は、第２図に示すように、入力された映像信号ＤＡＴＡ１の前半を１水平周期に引き延ばされた信号となり、Ｄ／Ａ変換器２８ｂは映像信号ＤＡＴＡ１の後半を１水平周期に引き延ばした映像信号のＤＡＴＡ３を出力する。換言すれば、Ａメモリ２６ａおよびＢメモリ２６ｂは、それぞれ、１水平走査期間の半分の映像信号を１水平期間に引き延ばし、それをサンプルホールド回路１６ａ，２０ａおよび１６ｂ，２０ｂに与える。そして、第１列シフトレジスタ１８ａおよび１８ｂにシフトクロックＣＬＫ３が与えられ、第２列シフトレジスタ２２ａおよび２２ｂにシフトクロックパルスＣＬＫ４が与えられる。従来であれば、サンプルホールド回路１６ａ，１６ｂ、２０ａおよび２２ｂには、それぞれ、クロックパルスＣＬＫ２と同じ周波数のサンプリング時間しか確保できなかったのに対し、この実施例によれば、シフトクロックパルスＣＬＫ３およびＣＬＫ４のようにクロックパルスＣＬＫ２の半分の周波数でサンプルホールドできるので、１画素に対するサンプル幅を広くすることができる。なお、第２図において、ＳＲ１１，ＳＲ１２，ＳＲ１３，・・・は第１列シフトレジスタ１８ａおよび１８ｂの出力を示し、第２列シフトレジスタ２２ａおよび２２ｂの出力がＳＲ２１，ＳＲ２２，ＳＲ２３，・・・で示される。」（２頁右上欄１７行〜３頁右下欄１０行）こと、
（Ｂ−４）「このようなドットマトリクス表示装置１０を用いて液晶ビデオプロジェクタを構成する場合、第３図に示すように、Ａパネル１２ａおよびＢパネル１２ｂによって１つの液晶パネルを構成する。・・・この表示画面３８の左半分３８ａがＡパネル１２ａによって形成され、右半分がＢパネル１２ｂによって形成される。」（３頁右下欄１１行〜４頁左上欄３行）ことが記載されている。
（Ｂ−５）また、第１図にはクロックパルスＣＬＫ３、ＣＬＫ４がクロック信号ラインを介してそれぞれ第１列シフトレジスタ１８ａ，１８ｂと第２列シフトレジスタ２０ａ、２０ｂとに供給されることが描かれている。
　　　　　
３．対比・判断 
 （３ａ−１）まず初めに本願発明と引用発明とを対比する。 
 　引用発明の「ゲートライン」、「ドレインライン」、「液晶セル２１」、「アクテイブマトリクスアレイ２」、「ドレインライン駆動回路４，５，６」、「外部駆動回路」、「アクティブマトリクス液晶表示装置」は、それぞれ本願発明の「走査ライン」、「データライン」、「表示素子」、「表示パネル」、「データ側駆動回路部」、「制御回路部」、「表示駆動装置」に相当する。 
　また、引用発明の「ドレインライン駆動回路４，５，６」の各ドレインライン駆動回路４，５，６はそれぞれ画面を３分割した領域のドレインラインをＤ−クロック信号に同期して並列して駆動することから、引用発明の各ドレインライン駆動回路４，５，６は本願発明と同様に「複数のグループに分割されるとともに、各グループが同数のデータ側駆動回路で構成され、各データラインは、各データラインの一端側が複数のグループの各データ側駆動回路の１つに接続されてデータ側駆動回路のグループの数に対応した数の駆動領域に分割され、各グループの各データ側駆動回路は、それぞれが他のグループのデータ側駆動回路と共通のクロックラインにより接続され」ることになる。
　さらに、引用発明のシフトレジスタ７はクロック信号により駆動されて動作するものであるから、このシフトレジスタ７に入力するクロック信号が本願発明の「基本クロック信号」に相当する。
　そして、引用発明の「シフトレジスタ１０，１１，１２」の各シフトレジスタ１０，１１，１２はサンプルホールド回路９に保持された映像信号をそれぞれＤ−クロック信号に同期して、並列にドレインライン駆動回路４，５，６に供給するものであり、引用発明の「Ｄ−クロック信号」も本願発明の「第１の分周クロック信号」もともに映像信号をデータ側駆動回路部の各グループのデータ側駆動回路に供給するための「第１のクロック信号」で共通するものであるから、引用発明の「シフトレジスタ１０，１１，１２」は本願発明の「サンプルホールド回路に保持された映像信号を前記データ側駆動回路部のグループの数に対応した数に分割し、第１のクロック信号に同期して前記データ側駆動回路部の前記各グループに供給する回路」に相当する。
　さらにまた、上記引用刊行物Ａの（Ａ−４）には「ゲートライン駆動回路３はＧ−クロック信号に同期して，ゲートラインを縦方向に順次走査する。ドレインライン駆動回路４，５，６には，Ｄ−クロック信号と，映像信号であるＶｖ１，Ｖｖ２，Ｖｖ３がそれぞれ加えられる。ドレインライン駆動回路４，５，６はそれぞれ１／３のドレインラインを駆動する。Ｄ−クロック信号のクロック周波数は唯一のシフトレジスタで１走査線を走査する場合と比べ１／３でよい。」ことが記載されているから、引用発明のＤ−クロック信号はドレイライン駆動回路４，５，６の数に対応した周波数の「第１のクロック信号」であり、さらに、引用発明においてもＤ−クロック信号を生成するための手段を有することから、引用発明も本願発明の「第１の分周クロック信号を生成する第１のカウンタ」と同様に「データ側駆動回路部の各グループに含まれる前記データ側駆動回路の数に対応した第１のクロック信号を生成する手段」を有する点で共通するものである。　
　そうすると、本願発明と引用発明とは、 
「基板上に形成された、走査ラインとデータラインの各交点に表示素子をマトリックス状に配置した表示パネル、及び、前記基板上の一側部側に形成され、複数のグループに分割されるとともに、各グループが同数のデータ側駆動回路で構成され、前記表示パネルの各データラインは、該各データラインの一端側が前記複数のグループの各データ側駆動回路の一つに接続されて前記データ側駆動回路部のグループの数に対応した数の駆動領域に分割され、前記各グループの各データ側駆動回路は、それぞれが他のグループのデータ側駆動回路と共通のクロック信号ラインにより接続されているデータ側駆動回路部と、前記データ側駆動回路部へ所定の制御信号を供給する制御回路部と、
を備え、
　前記制御回路部は、
　基本クロック信号に同期して、映像信号をサンプルホールドするサンプルホールド回路と、
　前記データ側駆動回路部の前記各グループに含まれる前記データ側駆動回路の数に対応した第１のクロック信号を生成する手段と、
　前記サンプルホールド回路に保持された前記映像信号を前記データ側駆動回路部の前記グループの数に対応した数に分割し、第１のクロック信号に同期して前記データ側駆動回路部の前記各グループに供給する回路と、
を備えていることを特徴とする表示駆動装置。」である点で一致し、次の相違点（ア）及び相違点（イ）で相違している。 
　
 ・相違点（ア） 
　データ側駆動回路部の前記各グループに含まれる前記データ側駆動回路の数に対応した第１のクロック信号を生成する手段として、本願発明では「基本クロックを分周した第１の分周クロック信号を生成する第１のカウンタ」を用いているのに対して、引用刊行物Ａにはそのような記載がない点。
・相違点（イ）
　本願発明では「各グループが同数の複数個のデータ側駆動回路」で構成され、「データ側駆動回路部を構成するグループの数に対応して前記第１の分周クロック信号を分周するとともに、それぞれが該グループを構成するデータ側駆動回路の数に対応した位相角で位相がずれた、該グループの数と同じ数の第２の分周クロック信号を生成し、前記各クロック信号ラインに供給する第２のカウンタ」を設けているのに対して、引用刊行物Ａにはそのような記載がない点。
　　 
 （３ａ−２）当審の判断 
 　そこで、上記相違点（ア）及び相違点（イ）について判断する。 
 ・相違点（ア）について 
　引用刊行物Ａの上記（Ａ−４）に「Ｄ−クロック信号のクロック周波数は唯一つのシフトレジスタで１走査線を走査する場合に比べ１／３でよい。」ことが記載されており、さらに、引用発明のレジスタ７は唯一つのシフトレジスタで映像信号を順次サンプルホールド回路に書き込んでいることから、上記「Ｄ−クロック信号のクロック周波数は唯一つのシフトレジスタで１走査線を走査する場合に比べ１／３でよい。」ことは、シフトレジスタ７を駆動するためのクロック信号、すなわち基本クロック信号に対してＤ−クロック信号の周波数が１／３となることを意味するものである。そして、基本クロック信号に対して１／ｎの周波数のクロック信号を生成するのに１／ｎに分周するカウンタを用いることは例を挙げるまでもなく周知であることから、引用発明においてもシフトレジスタ７を駆動するクロック信号の１／３の周波数のＤ−クロック信号を生成する手段として、シフトレジスタ７を駆動する基本クロック信号を分周した第１のクロック信号を生成するカウンタ、すなわち「基本クロックを分周した第１の分周クロック信号を生成する第１のカウンタ」を用いることは当業者であれば容易になし得るものである。
・相違点（イ）について
　上記引用刊行物Ｂには、１水平期間の映像信号をＡパネル１２ａとＢパネル１２ｂにより１つの液晶パネルを構成した表示画面に表示する際、１水平期間の映像ＤＡＴＡ１の前半の映像データと後半の映像データとをそれぞれ共通のクロックパルスＣＬＫ１でＡメモリとＢメモリに書き込むとともにＡメモリとＢメモリの映像信号をクロックパルスＣＬＫ１の１／２の周波数のクロックパルスＣＬＫ２でそれぞれ映像信号ＤＡＴＡ２、ＤＡＴＡ３として読み出し、クロック信号ラインを介して供給されるクロックパルスＣＬＫ２の１／２のクロックパルスＣＬＫ３で動作するＡパネルの第１列シフトレジスタ１８ａとＢパネルの第１列シフトレジスタ１８ｂにより、読み出したＡメモリからの映像信号ＤＡＴＡ２とＢメモリからの映像信号ＤＡＴＡ３をそれぞれＡパネルの第１列サンプルホールド回路１６ａ、Ｂパネルの第１列サンプルホールド回路１６ｂにサンプルホールドしてＡパネル、Ｂパネルの奇数列を駆動し、また、クロック信号ラインを介して供給されるクロックパルスＣＬＫ２の１／２の周波数で且つクロックパルスＣＬＫ３とは逆相のクロックパルスＣＬＫ４で動作するＡパネルの第２列シフトレジスタ２２ａとＢパネルの第２列シフトレジスタ２２ｂにより、読み出したＡメモリからの映像信号ＤＡＴＡ２とＢメモリからの映像信号ＤＡＴＡ３をそれぞれＡパネルの第２列サンプルホールド回路２０ａ、Ｂパネルの第２列サンプルホールド回路２０ｂにサンプルホールドしてＡパネル、Ｂパネルの偶数列を駆動することが記載されている。
　一方、引用発明のドレインライン駆動回路４，５、６と、上記引用刊行物Ｂに記載されたＡパネル１２ａを駆動する第１列シフトレジスタ１８ａ、第２列シフトレジスタ２２ａとＢパネル１２ｂを駆動する第１列シフトレジスタ１８ｂ、第２列シフトレジスタ２２ｂとは１つの表示画面を複数の領域に分割し、低い周波数のクロック信号で液晶表示装置を駆動する駆動回路で共通するものであり、さらに、上記引用刊行物Ｂに記載された発明では、Ａパネル１２ａ、Ｂパネル１２ｂに分割した各領域の列をさらに低い周波数のクロックパルスで駆動するために、分割した領域と同数の奇数列を駆動する駆動回路としての第１列シフトレジスタ１８ａ又は第２列シフトレジスタ２２ａと、偶数列を駆動する駆動回路としての第２列シフトレジスタ２２ａ又はシフトレジスタ２２ｂの２つの駆動回路をそれぞれの分割した領域に設け、Ａパネル、Ｂパネルの分割した領域の駆動回路に映像信号データを読み出して供給するクロックパルスＣＬＫ２の周波数の１／２の位相のずれたクロックパルスＣＬＫ３、ＣＬＫ４をそれぞれＡパネル、Ｂパネルの奇数列、偶数列を駆動する駆動回路に供給していることから、引用発明においても画面の３分割された領域のドレインラインを駆動するドレインライン駆動回路４，５，６を駆動するためのクロック信号の周波数を更に低くするために、上記引用刊行物Ｂに記載された発明と同様にドレインライン駆動回路４，５，６が駆動する各領域に対応して、例えば、ドレインライン駆動回路４．５．６と同数の３つの複数のドレインライン駆動回路を設け、各領域に対応したドレインライン駆動回路の数、例えば３つに対応してＤ−クロック信号の周波数の１／３の周波数で、かつ互いに位相のずれた３つのクロック信号を生成して駆動すること、すなわち、各グループが同数の複数個のデータ側駆動回路で構成され、データ側駆動回路部を構成するグループの数に対応して第１のクロック信号よりも低い周波数のクロック信号で、それぞれグループを構成するデータ側駆動回路の数に対応した位相角で位相のずれた、グループの数と同じ数の第２のクロック信号を生成し、各クロック信号ラインに供給することは当業者が容易になし得るものである。そして、第１のクロック信号が第１の分周したクロック信号となることは上記相違点（ア）に記載したとおりであり、さらに、第１のクロック信号よりも低い周波数で位相のずれたクロック信号を複数形成することは、上記引用刊行物Ａに記載されたシフトレジスタ７にみられるごとく周知であり、グループの数と同じ数の第２のクロック信号を第１のクロック信号を分周する第２のカウンタで構成することは格別のものではない。
　また、上記引用刊行物Ｂでは第１列シフトレジスタ１８ａ、１８ｂ、第１列サンプルホールド回路１６ａ，１６ｂがパネルの上側、第２列シフトレジスタ２２ａ、２２ｂ、第２列サンプルホールド回路２０ａ，２０ｂがパネルの下側に分けて配置されているが、引用発明には複数のドレイン駆動回路４，５，６の全てがアクティブマトリクス液晶表示装置の基板上の一端側に形成されており、ドレインライン駆動回路４，５，６が駆動する各領域に対応して、例えば、ドレインライン駆動回路４．５．６と同数の３つの複数のドレインライン駆動回路を各ドレインライン駆動回路４，５，６に対応して設けた場合においても各ドレインライン駆動回路を全てアクティブマトリクス液晶表示装置の基板上の一端側に形成することも当業者が適宜なし得るものである。
　そして、本願発明によってもたらされる効果は、上記引用発明、引用刊行物Ｂに記載された発明及び周知の技術事項から予測される範囲内のものであって格別のものではない。 
 　したがって、本願発明は、引用発明、引用刊行物Ｂに記載された発明及び周知の技術事項に基づいて当業者が容易に発明をすることができたものである。
　　 
４．むすび 
　以上のとおりであるから、本願発明は特許法第２９条第２項の規定により特許を受けることができないものであり、本願は、拒絶をすべきものである。 
　よって、結論のとおり審決する。