【事件の表示】
　特許第２０９５０４９号に関する訂正審判事件について、次のとおり審決する。
【結　論】
　特許第２０９５０４９号に係る明細書及び図面を本件審判請求書に添付された訂正明細書及び図面のとおり訂正することを認める。
【理　由】
１．審判請求の要旨
　本件審判の請求の要旨は、本件特許第２０９５０４９号発明（平成２年４月２４日特許出願、平成８年１０月２日設定登録）の明細書（以下、「本件特許明細書」という。）を、本件審判請求書に添付した訂正明細書のとおりに訂正することを求めるものである。
　
２．訂正の内容
　訂正の内容は、以下のとおりである。
（１）訂正事項１
　本件特許明細書の特許請求の範囲の
「【請求項１】２層以上のゲート電極を有しそのうちの下層のゲート電極が略同じ大きさの多数の溝部を有しその上に上層のゲート電極が形成される半導体記憶装置において、前記上層のゲート電極がポリシリコンと高融点金属またはそのシリサイドの複合構造であり、前記ポリシリコン層の層厚が、前記下層のゲート電極によって形成される前記各溝部の1/2以上とされて前記各溝部を埋め込んでおり、前記高融点金属またはそのシリサイドが、前記ポリシリコン層の上面全面に接していることを特徴とする半導体記憶装置。」を
「【請求項１】２層以上のゲート電極を有しそのうちの下層のゲート電極が略同じ大きさの多数の溝部を有しその上に上層のゲート電極が形成される半導体記憶装置において、前記上層のゲート電極がポリシリコンと高融点金属またはそのシリサイドの複合構造であり、前記ポリシリコン層の層厚が、前記下層のゲート電極によって形成される前記各溝部の幅の1/2以上とされて前記各溝部を埋め込んでおり、前記高融点金属またはそのシリサイドが、前記ポリシリコン層の上面全面に接していることを特徴とする半導体記憶装置。」と訂正する。
　
（２）訂正事項２
　本件特許明細書の特許請求の範囲の
「【請求項４】２層以上のゲート電極を有しそのうちの下層のゲート電極が略同じ大きさの多数の溝部を有しその上に上層のゲート電極が形成される半導体記憶装置の製造方法において、前記上層のゲート電極の一部となるポリシリコン層を、前記下層のゲート電極によって形成される前記各溝部の1/2以上として堆積し、前記各溝部を埋め込んだ後該層の上部側をエッチング除去してから高融点金属またはそのシリサイド層を、残存したポリシリコン層の全面上に形成することを特徴とする半導体記憶装置の製造方法。」を
「【請求項４】２層以上のゲート電極を有しそのうちの下層のゲート電極が略同じ大きさの多数の溝部を有しその上に上層のゲート電極が形成される半導体記憶装置の製造方法において、前記上層のゲート電極の一部となるポリシリコン層を、前記下層のゲート電極によって形成される前記各溝部の幅の1/2以上として堆積し、前記各溝部を埋め込んだ後該層の上部側をエッチング除去してから高融点金属またはそのシリサイド層を、残存したポリシリコン層の全面上に形成することを特徴とする半導体記憶装置の製造方法。」と訂正する。
　
（３）訂正事項３
　本件特許明細書の第６頁第６〜１４行（本件特許公告公報（「特公平８−８３１７号公報」、以下同じ。）の第２頁第４欄第１６〜２５行）における「本発明は、（１）２層以上のゲート電極を有しそのうちの下層のゲート電極が略同じ大きさの多数の溝部を有してその上に上層のゲート電極が形成される半導体記憶装置において、前記上層のゲート電極がポリシリコンと高融点金属またはそのシリサイドの複合構造であり、前記ポリシリコン層の層厚が、前記下層のゲート電極によって形成される前記各溝部の1/2以上とされて前記各溝部を埋め込んでおり、前記高融点金属またはそのシリサイドが、前記ポリシリコン層の上面全面に接していることを特徴とする半導体記憶装置である。」を、
「本発明は、（１）２層以上のゲート電極を有しそのうちの下層のゲート電極が略同じ大きさの多数の溝部を有してその上に上層のゲート電極が形成される半導体記憶装置において、前記上層のゲート電極がポリシリコンと高融点金属またはそのシリサイドの複合構造であり、前記ポリシリコン層の層厚が、前記下層のゲート電極によって形成される前記各溝部の幅の1/2以上とされて前記各溝部を埋め込んでおり、前記高融点金属またはそのシリサイドが、前記ポリシリコン層の上面全面に接していることを特徴とする半導体記憶装置である。」と訂正する。
　
（４）訂正事項４
　本件明細書の第６頁第１４行〜第７頁第３行（本件特許公告公報の第２頁第４欄第２５〜３５行）における「また本発明は、（２）２層以上のゲート電極を有しそのうちの下層のゲート電極が略同じ大きさの多数の溝部を有しその上に上層のゲート電極が形成される半導体記憶装置の製造方法において、前記上層のゲート電極の一部となるポリシリコン層を、前記下層のゲート電極によって形成される前記各溝部の1/2以上として堆積し、前記各溝部を埋め込んだ後該層の上部側をエッチング除去してから高融点金属またはそのシリサイド層を、残存したポリシリコン層の全面上に形成することを特徴とする半導体記憶装置の製造方法である。」を、
「また本発明は、（２）２層以上のゲート電極を有しそのうちの下層のゲート電極が略同じ大きさの多数の溝部を有しその上に上層のゲート電極が形成される半導体記憶装置の製造方法において、前記上層のゲート電極の一部となるポリシリコン層を、前記下層のゲート電極によって形成される前記各溝部の幅の1/2以上として堆積し、前記各溝部を埋め込んだ後該層の上部側をエッチング除去してから高融点金属またはそのシリサイド層を、残存したポリシリコン層の全面上に形成することを特徴とする半導体記憶装置の製造方法である。」と訂正する。
　
３．当審の判断
（１）訂正事項の整理
　訂正事項１について
　訂正事項１は、訂正前の特許請求の範囲の請求項１の、「前記ポリシリコン層の層厚が、前記下層のゲート電極によって形成される前記各溝部の1/2以上とされて前記各溝部を埋め込んでおり」を「前記ポリシリコン層の層厚が、前記下層のゲート電極によって形成される前記各溝部の幅の1/2以上とされて前記各溝部を埋め込んでおり」と訂正するものである。
　
　訂正事項２について
　訂正事項２は、訂正前の特許請求の範囲の請求項４の、「前記上層のゲート電極の一部となるポリシリコン層を、前記下層のゲート電極によって形成される前記各溝部の1/2以上として堆積し、前記各溝部を埋め込んだ」を「前記上層のゲート電極の一部となるポリシリコン層を、前記下層のゲート電極によって形成される前記各溝部の幅の1/2以上として堆積し、前記各溝部を埋め込んだ」と訂正するものである。
　
　訂正事項３について
　訂正事項３は、訂正前の本件特許明細書の第６頁第６〜１４行（本件特許公告公報第２頁第４欄１６〜２５行）の記載の「前記ポリシリコン層の層厚が、前記下層のゲート電極によって形成される前記各溝部の1/2以上とされて前記各溝部を埋め込んでおり」を「前記ポリシリコン層の層厚が、前記下層のゲート電極によって形成される前記各溝部の幅の1/2以上とされて前記各溝部を埋め込んでおり」と訂正するものである。
　
　訂正事項４について
　訂正事項４は、訂正前の本件特許明細書の第６頁第１４行〜第７頁第３行（本件特許公告公報第２頁第４欄第２５〜３５行）の記載の「前記上層のゲート電極の一部となるポリシリコン層を、前記下層のゲート電極によって形成される前記各溝部の1/2以上として堆積し、前記各溝部を埋め込んだ」を、「前記上層のゲート電極の一部となるポリシリコン層を、前記下層のゲート電極によって形成される前記各溝部の幅の1/2以上として堆積し、前記各溝部を埋め込んだ」と訂正するものである。
　
（２）訂正の可否
（２−１）訂正の目的の適否
　訂正事項１について
　訂正前の特許請求の範囲の請求項１の「前記ポリシリコン層の層厚が、前記下層のゲート電極によって形成される前記各溝部の1/2以上とされて前記各溝部を埋め込んでおり」の「前記各溝部の1/2以上」を「前記各溝部の幅の1/2以上」に、即ち、「前記ポリシリコン層」が、「前記各溝部を埋め込ん」だ構成において、「前記ポリシリコン層の層厚が、前記下層のゲート電極によって形成される前記各溝部の1/2以上とされて」いたものを、「前記ポリシリコン層の層厚が、前記下層のゲート電極によって形成される前記各溝部の幅の1/2以上とされて」いるものであると、技術的に限定するものであるから、訂正事項１は、特許請求の範囲の減縮を目的とするものである。
　また、訂正前の特許請求の範囲の請求項１の「前記ポリシリコン層の層厚が、前記下層のゲート電極によって形成される前記各溝部の1/2以上とされて前記各溝部を埋め込んでおり」なる構成においては、「前記ポリシリコン層の層厚」が、「前記下層のゲート電極によって形成される前記各溝部」の何の「1/2以上とされて」いるかが明りょうでなかったが、「前記下層のゲート電極によって形成される前記各溝部」の「幅の」「1/2以上とされて」いるものと訂正することによって、「前記ポリシリコン層の層厚」が、「前記下層のゲート電極によって形成される前記各溝部の幅の1/2以上とされて」いることが明りょうとなるものであるから、明りょうでない記載の釈明を目的とするものでもある。
　よって、訂正事項１は、特許法等の一部を改正する法律（平成６年法律第１１６号）附則第６条第１項の規定によりなお従前の例によるものとされた同法第１条の規定による改正前の特許法第１２６条第１項の規定に適合する。
　
　訂正事項２について
　訂正前の特許請求の範囲の請求項４の「前記上層のゲート電極の一部となるポリシリコン層を、前記下層のゲート電極によって形成される前記各溝部の1/2以上として堆積し、前記各溝部を埋め込んだ」の「前記各溝部の幅の1/2以上として堆積し」を「前記各溝部の幅の1/2以上として堆積し」に、即ち、「前記上層のゲート電極の一部となるポリシリコン層」が「前記各溝部を埋め込んだ」構成において、「前記上層のゲート電極の一部となるポリシリコン層を、前記下層のゲート電極によって形成される前記各溝部の1/2以上として堆積し、前記各溝部を埋め込ん」でいたものを、「前記上層のゲート電極の一部となるポリシリコン層を、前記下層のゲート電極によって形成される前記各溝部の幅の1/2以上として堆積し、前記各溝部を埋め込んだ」と、技術的に限定するものであるから、訂正事項２は、特許請求の範囲の減縮を目的とするものである。
　また、訂正前の特許請求の範囲の請求項４の「前記上層のゲート電極の一部となるポリシリコン層を、前記下層のゲート電極によって形成される前記各溝部の1/2以上として堆積し、前記各溝部を埋め込んだ」構成においては、「前記上層のゲート電極の一部となるポリシリコン層」が、「前記下層のゲート電極によって形成される前記各溝部の」の何の「1/2以上として堆積し」ているかが明りょうでなかったが、「前記上層のゲート電極の一部となるポリシリコン層を、前記下層のゲート電極によって形成される前記各溝部」の「幅の」「1/2以上として堆積し、前記各溝部を埋め込んだ」と訂正することによって、「前記上層のゲート電極の一部となるポリシリコン層」が、「前記下層のゲート電極によって形成される前記各溝部の幅の1/2以上として堆積し」ていることが明りょうとなるものであるから、明りょうでない記載の釈明を目的とするものでもある。
　よって、訂正事項２は、特許法等の一部を改正する法律（平成６年法律第１１６号）附則第６条第１項の規定によりなお従前の例によるものとされた同法第１条の規定による改正前の特許法第１２６条第１項の規定に適合する。
　
　訂正事項３について
　訂正事項３は、発明の詳細な説明の内容を、訂正事項１に整合させるものであるから、明りょうでない記載の釈明を目的とするものである。
　よって、訂正事項３は、特許法等の一部を改正する法律（平成６年法律第１１６号）附則第６条第１項の規定によりなお従前の例によるものとされた同法第１条の規定による改正前の特許法第１２６条第１項の規定に適合する。
　
　訂正事項４について
　訂正事項４は、発明の詳細な説明の内容を、訂正事項２に整合させるものであるから、明りょうでない記載の釈明を目的とするものである。
　よって、訂正事項４は、特許法等の一部を改正する法律（平成６年法律第１１６号）附則第６条第１項の規定によりなお従前の例によるものとされた同法第１条の規定による改正前の特許法第１２６条第１項の規定に適合する。
　
（２−２）拡張又は変更の存否
　訂正事項１について
　本件特許明細書には、
「まず第１図（ａ）に示すように、Ｐ形シリコン基板201上に500nmの素子分離酸化膜202、20nmの第一ゲート酸化膜203を周知の方法で形成し、その上部に第１層目のゲート電極（フローティングゲート）となる第１層目多結晶シリコン層204を例えば400nm堆積する。これをフローティングゲートとする為、フォトリソグラフィとエッチングにより、第一層目多結晶シリコン層204を0.6μｍ部分的に除去する。この結果、溝部205が形成される。次に第１図（ｂ）に示すように、第１層目と第２層目のゲート間の絶縁膜となる第１層目多結晶シリコンの酸化膜206を熱酸化法により形成する。次に、第２層目のゲート電極層を形成する為、まず多結晶シリコン層207を溝部の幅ｌ＝0.6μｍの半分以上例えば300nm（0.3μｍ）の厚さ堆積する。これにより溝部205は、第２層目の多結晶シリコン膜207によって埋められる。」（第７頁第２０行〜第８頁第１８行（本件特許公告公報第３頁第５欄第１〜１５行参照））
と記載されている。訂正前の特許請求の範囲の請求項１に記載される「下層のゲート電極」、「上層のゲート電極」、「ポリシリコン層」が、本件特許明細書の「第１層目のゲート電極」、「第２層目のゲート電極」、「多結晶シリコン層」に相当し、また、「第２層目のゲート電極層を形成する為、まず多結晶シリコン層207を溝部の幅ｌ＝0.6μｍの半分以上・・・の厚さ堆積する。これにより溝部205は、第２層目の多結晶シリコン膜207によって埋められる。」との記載の「溝部の幅・・・の半分以上」が「溝部の幅の1/2以上」を示すことは当業者にとって明らかであるから、訂正事項１の「前記ポリシリコン層の層厚が、前記下層のゲート電極によって形成される前記各溝部の幅の1/2以上とされて前記各溝部を埋め込んで」いる構成とする訂正は、願書に最初に添付した明細書又は図面に記載した事項の範囲内においてなしたものであることは明らかである。
　したがって、訂正事項１は、実質上特許請求の範囲を拡張し、又は変更するものではない。
　よって、訂正事項１は、特許法等の一部を改正する法律（平成６年法律第１１６号）附則第６条第１項の規定によりなお従前の例によるものとされた同法第１条の規定による改正前の特許法第１２６条第２項の規定に適合する。
　
　訂正事項２について
　本件特許明細書には、
「まず第１図（ａ）に示すように、Ｐ形シリコン基板201上に500nmの素子分離酸化膜202、20nmの第一ゲート酸化膜203を周知の方法で形成し、その上部に第１層目のゲート電極（フローティングゲート）となる第１層目多結晶シリコン層204を例えば400nm堆積する。これをフローティングゲートとする為、フォトリソグラフィとエッチングにより、第一層目多結晶シリコン層204を0.6μｍ部分的に除去する。この結果、溝部205が形成される。次に第１図（ｂ）に示すように、第１層目と第２層目のゲート間の絶縁膜となる第１層目多結晶シリコンの酸化膜206を熱酸化法により形成する。次に、第２層目のゲート電極層を形成する為、まず多結晶シリコン層207を溝部の幅ｌ＝0.6μｍの半分以上例えば300nm（0.3μｍ）の厚さ堆積する。これにより溝部205は、第２層目の多結晶シリコン膜207によって埋められる。」（第７頁第２０行〜第８頁第１８行（本件特許公告公報第３頁第５欄第１〜１５行参照））
と記載されており、訂正前の特許請求の範囲の請求項４に記載される「下層のゲート電極」、「上層のゲート電極」、「ポリシリコン層」が、本件特許明細書の「第１層目のゲート電極」、「第２層目のゲート電極」、「多結晶シリコン層」に相当し、また、「第２層目のゲート電極層を形成する為、まず多結晶シリコン層207を溝部の幅ｌ＝0.6μｍの半分以上・・・の厚さ堆積する。これにより溝部205は、第２層目の多結晶シリコン膜207によって埋められる。」との記載の「溝部の幅・・・の半分以上」が「溝部の幅の1/2以上」を示すことは明らかであるから、訂正事項２の「前記上層のゲート電極の一部となるポリシリコン層を、前記下層のゲート電極によって形成される前記各溝部の幅の1/2以上として堆積し、前記各溝部を埋め込んだ」構成とする訂正は、願書に最初に添付した明細書又は図面に記載した事項の範囲内においてなしたものであることは明らかである。
　したがって、訂正事項２は、実質上特許請求の範囲を拡張し、又は変更するものではない。
　よって、訂正事項２は、特許法等の一部を改正する法律（平成６年法律第１１６号）附則第６条第１項の規定によりなお従前の例によるものとされた同法第１条の規定による改正前の特許法第１２６条第２項の規定に適合する。
　
　訂正事項３について
　訂正事項３は、発明の詳細な説明の内容を、訂正事項１に整合させるためのものであるから、願書に添付した明細書又は図面に記載した事項の範囲内の訂正であり、かつ、実質上特許請求の範囲を拡張し、又は変更するものではない。
　よって、訂正事項３は、特許法等の一部を改正する法律（平成６年法律第１１６号）附則第６条第１項の規定によりなお従前の例によるものとされた同法第１条の規定による改正前の特許法第１２６条第２項の規定に適合する。
　
　訂正事項４について
　訂正事項４は、発明の詳細な説明の内容を、訂正事項２に整合させるためのものであるから、願書に添付した明細書又は図面に記載した事項の範囲内の訂正であり、かつ、実質上特許請求の範囲を拡張し、又は変更するものではない。
　よって、訂正事項４は、特許法等の一部を改正する法律（平成６年法律第１１６号）附則第６条第１項の規定によりなお従前の例によるものとされた同法第１条の規定による改正前の特許法第１２６条第２項の規定に適合する。
　
（２−３）独立特許要件
（２−３−１）本件発明
　訂正後の特許請求の範囲の請求項１ないし請求項４に記載されている事項により特定される発明は、訂正明細書の特許請求の範囲の請求項１ないし請求項４に記載されたとおりのものであるところ、その請求項１および請求項４に係る発明は、以下のとおりである。
　
「【請求項１】２層以上のゲート電極を有しそのうちの下層のゲート電極が略同じ大きさの多数の溝部を有しその上に上層のゲート電極が形成される半導体記憶装置において、前記上層のゲート電極がポリシリコンと高融点金属またはそのシリサイドの複合構造であり、前記ポリシリコン層の層厚が、前記下層のゲート電極によって形成される前記各溝部の幅の1/2以上とされて前記各溝部を埋め込んでおり、前記高融点金属またはそのシリサイドが、前記ポリシリコン層の上面全面に接していることを特徴とする半導体記憶装置。」
　
「【請求項４】２層以上のゲート電極を有しそのうちの下層のゲート電極が略同じ大きさの多数の溝部を有しその上に上層のゲート電極が形成される半導体記憶装置の製造方法において、前記上層のゲート電極の一部となるポリシリコン層を、前記下層のゲート電極によって形成される前記各溝部の幅の1/2以上として堆積し、前記各溝部を埋め込んだ後該層の上部側をエッチング除去してから高融点金属またはそのシリサイド層を、残存したポリシリコン層の全面上に形成することを特徴とする半導体記憶装置の製造方法。」
　
（２−３−２）刊行物に記載された発明
　これに対して、本件特許の出願前に頒布された刊行物である特開昭６３−１８６４７８号公報、特開昭６１−３５５５１号公報、特開昭６２−１２８５６７号公報及び特開平１−１２９４４２号公報には、それぞれ以下の事項が記載されている。
　
刊行物１．特開昭６３−１８６４７８号公報
　刊行物１には、第１図、第２図及び第３図とともに以下の事項が記載されている。
「ポリサイドよりなるコントロールゲートを有し、フローティングゲートの膜厚が該ポリサイドコントロールゲートを構成する下層ポリシリコン層より薄く形成されてなることを特徴とするＥＰＲＯＭセル。」（特許請求の範囲）
「従来のポリサイドワード線を用いたＥＰＲＯＭセルにおいては、フローティングゲートによる段差部のカバレージ不良に起因するワード線抵抗の増大やばらつきを生ずるという問題があり、その改善が要望されている。」（第２頁左上欄第２〜６行）
「第１図は本発明に係るＥＰＲＯＭセルの一実施例の要部を示す模式側断面図で、第２図は同じくワード線の段差部断面を拡大して示す顕微鏡写真の模写図である。
　全図を通じ同一対象物は同一符合で示す。
　本発明に係るＥＰＲＯＭセルの平面構造は第３図と同様である。
　そしてそのワード線（ＷＬ）に沿う側断面を示したのが第１図である。
　図において、１はｐ型シリコン基板（Ｐｓｕｂ）、２はフィールド酸化膜（Ｆｏｘ）、３は熱酸化により形成された厚さ ３００〜５００　Å程度の第１のゲート酸化膜（Ｇｏｘ1）、４は厚さ２０００Å以下例えば１５００〜２０００Åの第１のポリシリコン層（ＰＳ1）よりなるフローティングゲート（ＦＧ）、５は熱酸化により形成された厚さ　３００〜５００　Å程度の第２のゲート酸化膜（Ｇｏｘ２）、６はＣＶＤ法で形成された厚さ２０００Å以上の第２のポリシリコン（ＰＳ２）よりなるポリサイドコントロールゲート（ＣＧ）即ちポリサイドワード線（ＷＬ）の下敷きポリシリコン層、７はスパッタリング法等により厚さ２０００Å程度に形成された上記ポリサイドワード線（ＷＬ）の上層タングステンシリサイド（ＷＳｉ2）層（ＷＳ）を示す。
  上記図面の説明から明らかなように本発明に係るＥＰＲＯＭセルにおいては、フローティングゲート４の厚さｄｌがポリサイドコントロールゲート（ＣＧ）の下敷きポリシリコン層６の厚さｄ２以下、即ち　ｄ１≦ｄ２に形成される。」（第２頁右下欄第１５行〜第３頁右上欄第３行）
「第２図はこの段差部８の断面を研磨手段によって表出して観察した顕微鏡写真を模写した図で、この図からコントロールゲート(CG)の上層WSi２層７が、フローティングゲート４側面の段差部上においてもほぼ一様な厚さに形成されている状態が検知され、この部分で切断や極端な抵抗増大が生じないことが明瞭に認識される。」（第３頁右上欄第１７行〜同左下欄第３行）
「・・・本発明によれば、ポリサイド構造のコントロールゲート即ちワード線を用いる高集積度ＥＰＲＯＭのワード線抵抗の増大、及びばらつきが防止されるので、その高速化及び性能の均一化が図れる。」（第３頁左下欄第９〜１３行）
　
　以上の記載から、刊行物１には、以下の事項が記載されている。
（ａ）ポリサイドよりなるコントロールゲートを有し、フローティングゲートの膜厚が前記ポリサイドよりなるコントロールゲートを構成する下層ポリシリコン層より薄く形成されてなることを特徴とするＥＰＲＯＭセル。
（ｂ）ワード線に沿った断面方向で、シリコン基板上に第１のゲート酸化膜、第１のゲート酸化膜上に第１のポリシリコン層よりなるフローティングゲート、フローティングゲート上に第２のゲート酸化膜、第２のゲート酸化膜上に第２のポリシリコン層とタングステンシリサイドからなるポリサイドコントロールゲートを備えていること。
（ｃ）高集積度ＥＰＲＯＭであること。
（ｄ）第１図の記載からフローティングゲートは端部に段差部を有し、隣接するフローティングゲートは端部に段差部を有し、前記フローティングゲートの端部の段差部と隣接するフローティングゲートの端部の段差部は隔てられており、前記フローティングゲート上には第２のゲート酸化膜を介してコントロールゲートが設けられ、前記コントロールゲートは、前記フローティングゲート上から、前記フローティングゲートの段差部上、隣接するフローティングゲートの段差部の上に延在されていること。
（ｅ）シリコン基板に、熱酸化により形成された第１のゲート酸化膜を形成し、第１のゲート絶縁膜上に第１のポリシリコン層よりなるフローティングゲートを形成し、前記フローティングゲート上に熱酸化により第２のゲート酸化膜を形成し、第２のゲート酸化膜上にＣＶＤ法で第２のポリシリコンよりなるポリサイドコントロールゲート、即ちポリサイドワード線の下敷きポリシリコン層を形成し、前記下敷きポリシリコン層上にスパッタリング法等により、上記ポリサイドワード線の上層タングステンシリサイド層を形成すること。
　
　したがって、刊行物１には以下の発明が記載されている。
「シリコン基板上に第１のゲート酸化膜を備え、前記第１のゲート酸化膜上に第１のポリシリコン層からなるフローティングゲートを備え、前記フローティングゲート上に第２のゲート酸化膜を備え、前記第２のゲート酸化膜上に第２のポリシリコン層と前記第２のポリシリコン層上にスパッタリング法によって形成されたタングステンシリサイドからなるコントロールゲートを備えており、前記フローティングゲートは端部に段差部を備え、前記フローティングゲートに隣接するフローティングゲートは端部に段差部を備え、前記フローティングゲートの段差部と前記隣接するフローティングゲートの段差部は隔てられており、前記コントロールゲートは、前記フローティングゲート上の前記第２のゲート酸化膜上から前記フローティングゲートの端部の段差上及び前記隣接するフローティングゲートの端部の段差部上に延在されており、前記フローティングゲートの前記第１のポリシリコン層の膜厚が、前記コントロールゲートを構成する前記第２のポリシリコン層より薄く形成されてなることを特徴とする高集積度ＥＰＲＯＭ。」（以下、「刊行物１第１発明」という。）
　
「シリコン基板に、熱酸化により第１のゲート酸化膜を形成する工程と、前記第１のゲート酸化膜上に隣接するフローティングゲートと側面の段差部を介して隔てられた第１の厚さの第１のポリシリコン層よりなるフローティングゲートを形成する工程と、前記フローティングゲート上に熱酸化により第２のゲート酸化膜を形成する工程と、前記第２のゲート酸化膜上にＣＶＤ法で前記第１の厚さよりも厚い第２の厚さの第２のポリシリコン層を形成する工程と、前記第２のポリシリコン層上にスパッタリング法により、上層タングステンシリサイド層を形成し、前記第２のポリシリコン層と前記タングステンシリサイドからなるコントロールゲートを形成する工程を備える高集積度ＥＰＲＯＭの製造方法。」（刊行物１第２発明）
　
刊行物２．特開昭６１−３５５５１号公報
　刊行物２には、第１図〜第６図とともに、以下の事項が記載されている。
「１．半導体基板又は絶縁膜を介した半導体基板の上部に、所定のパターンニングが施された多結晶シリコンからなる第１層目の第１の導電層を形成する工程と、該第１の導電層を覆うように、熱酸化技術による絶縁膜を形成する工程と、該絶縁膜上部に第２層目の導電層を形成する工程と、該第２層目の導電層に所定のパターンニングを施し、前記第１の導電層と交差する第２の導電層を形成する工程と、前記第１の導電層と第２の導電層とが交差する端部であって、第２の導電層以外の不要に残存する第２層目の導電層を除去する工程とを備えたことを特徴とする半導体集積回路装置の製造方法。」（特許請求の範囲）
「以下、本発明の構成について、本発明を、ＥＰＲＯＭに適用した一実施例とともに説明する。」（第３頁右上欄第１１〜１２行）
「まず、単結晶シリコンからなるｐ−型の半導体基板ｌを用意する。
　そして、半導体基板１の主面上部に、フィールド絶縁膜２を形成する。このフィールド絶縁膜２は、半導体基板１の選択的な熱酸化技術による酸化シリコン膜で形成する。・・・
　この後、第１図に示すように、半導体素子形成領域となる半導体基板１主面上部に、絶縁膜３を形成する。この絶縁膜３は、熱酸化技術による酸化シリコン膜で形成する。
　第１図に示す絶縁膜３を形成する工程の後に、フローティングゲート電極を形成するために、第１層目の多結晶シリコン膜を形成し、抵抗値を低減させるリンを拡散する。
　そして、該多結晶シリコン膜を所定の形状にパターンニングし、メモリセル形成領域に導電層４Ａを形成する。
　この後、後の工程で形成されるコントロールゲート電極との電気的な分離をするために、第２図に示すように、導電層４Ａを覆う絶縁膜５を形成する。この絶縁膜５は、熱酸化技術による酸化シリコン膜で形成する。
・・・
　第２図に示す絶縁膜５を形成する工程の後に、メモリセルのコントロールゲート電極、ワード線及び周辺回路のＭＩＳＦＥＴのゲート電極を形成するために、第３図に示すように、フィールド絶縁膜２、絶縁膜３及び絶縁膜５上部に第２層目の導電層６Ａを形成する。・・・導電層６Ａとして、・・・多結晶シリコン膜上部に高融点金属膜を形成したもの又は多結晶シリコン膜にシリサイド膜を形成したものを用いてもよい。
　第３図に示す導電層６Ａを形成する工程の後に、コントロールゲート電極及びワード線を形成するために、導電層６Ａ上部に、エッチング用マスク７を形成する。なお、周辺回路形成領域は、全面に、マスク７が形成されている。
　そして、マスク７を用いて異方性エツチング技術を施し、マスク７以外の導電層６Ａ、絶縁膜５及び導電層４Ａを除去（重ね切り）する。これによって、第４図に示すように、フローティングゲート電極（ＦＧ）となる導電層４、コントロールゲート電極（ＣＧ）及びワード線（ＷＬ）となる導電層６を形成する。
・・・
　第４図に示す導電層４，６を形成する工程の後に、マスク７を除去する。
・・・
　第５図に示す導電層６Ｂを形成する工程及び不要に残存する導電層６ａを除去する工程の後に、マスク８を除去する。
　そして、導電層４，６両側部の半導体基板１主面部に、ソース領域又はドレイン領域となるｎ＋型の半導体領域９Ａを形成し、導電層６Ｂ両側部の半導体基板１主面部に、ソース領域又はドレイン領域となるｎ＋型の半導体領域９Ｂを形成する。この半導体領域９Ａ，９Ｂは、例えば、イオン注入技術により絶縁膜３を通した半導体基板１主面部に不純物を導入し、該不純物に引き伸し拡散を施して形成する。
　これによって、半導体基板１、絶縁膜３，５、導電層４，６及び一対の半導体領域９Ａで構成されるメモリセルとなる電界効果トランジスタが形成される。」（第３頁左下欄第１３行〜第５頁左上欄第１行）
　
　以上の記載から、刊行物２には、以下の事項が記載されている。
（ａ）半導体基板又は絶縁膜を介した半導体基板の上部に、所定のパターンニングが施された多結晶シリコンからなる第１層目の第１の導電層を形成する工程と、該第１の導電層を覆うように、熱酸化技術による絶縁膜を形成する工程と、該絶縁膜上部に第２層目の導電層を形成する工程と、該第２層目の導電層に所定のパターンニングを施し、前記第１の導電層と交差する第２の導電層を形成する工程と、前記第１の導電層と第２の導電層とが交差する端部であって、第２の導電層以外の不要に残存する第２層目の導電層を除去する工程とを備えたことを特徴とする半導体集積回路装置の製造方法。
（ｂ）ＥＰＲＯＭであること。
（ｃ）半導体基板の主面上部に、フィールド絶縁膜を形成し、フィールド絶縁膜が形成された半導体基板の主面上部に絶縁膜３として熱酸化技術による酸化シリコン膜が形成されていること。
（ｄ）熱酸化技術で形成された前記酸化シリコン膜上に、多結晶シリコン膜からなるフローティングゲート電極となる導電層４Ａが形成されていること。
（ｅ）前記フローティングゲート電極となる導電層４Ａ上に絶縁膜５として熱酸化技術によって酸化シリコン膜を形成していること。
（ｆ）前記フローティングゲート電極上に形成された前記酸化シリコン膜を介して、多結晶シリコン膜上部に高融点金属膜又は多結晶シリコン膜にシリサイド膜を形成したコントロールゲート電極となる導電層６Ａを形成していること。
（ｇ）前記導電層６Ａ、前記絶縁膜５及び前記導電層４Ａをマスクを用いて異方性エッチングにより除去し、フローティングゲート電極、コントロールゲート電極を形成すること。
（ｈ）前記マスクを除去し、フローティングゲート電極及びコントロールゲート電極の両側部の半導体基板１主面部に、ソース領域又はドレイン領域となるｎ＋型の半導体領域９Ａを形成し、導電層４，６及び一対の半導体領域９Ａで構成されるメモリセルとなる電界効果トランジスタを形成すること。
　
　したがって、刊行物２には以下の発明が記載されている。
「半導体基板の主面上部にフィールド絶縁膜が形成され、前記フィールド絶縁膜が形成された前記半導体基板の前記主面上部に第１の酸化シリコン膜が形成され、前記第１の酸化シリコン膜上に第１の多結晶シリコン膜からなるフローティングゲート電極が形成され、前記フローティングゲート電極上に第２の酸化シリコン膜が形成され、前記第２の酸化シリコン膜上に形成された第２の多結晶シリコン膜上部に高融点金属膜を、又は前記第２の多結晶シリコン膜にシリサイド膜を形成したコントロールゲート電極が形成されており、前記フローティングゲート電極と前記コントロールゲート電極の両側部の前記半導体基板の前記主面部にソース領域及びドレイン領域が形成されたメモリセルとなる電界効果トランジスタを有するＥＰＲＯＭ。」（以下、「刊行物２第１発明」という。）
　
「半導体基板の主面上部にフィールド絶縁膜を形成する工程と、前記フィールド絶縁膜が形成された前記半導体基板の前記主面上部に熱酸化技術による第１の酸化シリコン膜を形成する工程と、前記第１の酸化シリコン膜上に、第１の多結晶シリコンからなるフローティングゲート電極となる第１の導電層を形成する工程と、前記第１の導電層上に熱酸化技術による第２の酸化シリコン膜を形成する工程と、前記第２の酸化シリコン膜上に第２の多結晶シリコン膜と高融点金属膜、又は前記第２の多結晶シリコン膜とシリサイド膜からなりコントロールゲート電極となる第２の導電層を形成する工程と、前記第２の導電層、前記第２の酸化シリコン膜及び前記第１の導電層をエッチングし、前記フローティングゲート電極、前記コントロールゲート電極を形成する工程と、前記フローティングゲート電極及び前記コントロールゲート電極の両側部の前記半導体基板の前記主面上部に、ソース領域又はドレイン領域を形成してメモリセルとなる電界効果トランジスタを形成する工程を備えるＥＰＲＯＭの製造方法。」（以下、「刊行物２第２発明」という。）
　
刊行物３．特開昭６２−１２８５６７号公報
　刊行物３には、第１図（ａ）〜第１図（ｅ）、第２図、第３図とともに、以下の事項が記載されている。
「（１）半導体基板上に第１の絶縁膜を介して第１の非単結晶シリコン層を堆積する工程と、この第１の非単結晶シリコン層を選択的にエッチングし溝部を形成する工程と、この第１の非単結晶シリコン層を含む基板上に第２の絶縁膜を介して第２の非単結晶シリコン層を形成する工程と、前記溝部内に第２の絶縁膜及び第２の非単結晶シリコン層を介して絶縁物を埋め込む工程と、全面に導電性材料層を形成する工程と、この導電性材料層、前記絶縁物、第２の非単結晶シリコン層、第２の絶縁膜及び第１の非単結晶シリコン層をパターニングし、第１の非単結晶シリコンからなる浮遊ゲート、第２の非単結晶シリコン及び導電性材料からなる制御ゲートを夫々形成する工程とを具備することを特徴とする不揮発性半導体記憶装置の製造方法。」（特許請求の範囲第１項）
「・・・全面に第１の多結晶シリコン層５を形成した後、これをパターニングすることにより浮遊ゲート６を形成するため、浮遊ゲート６間に凹部９が発生する。しかるに、最近、素子の高速動作化を図るために多結晶シリコン層の代り又はその上部に高融点金属層又は高融点金属シリサイド層が用いられている。しかしながら、そのような高融点金属層あるいはそのシリサイド層を用いた場合、熱処理時に前述した浮遊ゲート間の凹部の段差において断切れを生じるという欠点を有する。」（第２頁左上欄第１１行〜第２頁右上欄第２行）
「以下、本発明をＥＰＲＯＭのメモリセルの製造に適用した場合について第１図(a)〜(e)、第２図及び第３図を参照して説明する。
〔１〕　まず、Ｐ型シリコン基板２１の表面にフィールド酸化膜２２を形成した後、このフィールド酸化膜２２で分離された基板２１の島領域２３に例えば熱酸化法により第１の酸化膜２４を形成した。つづいて、全面に例えば厚さ４０００Åの第１の多結晶シリコン層２５を堆積した後、リン等の不純物のイオン注入又はＰＯＣｌ３による熱拡散により多結晶シリコン層２５に不純物をドーピングした（第１図（ａ）図示）。・・・
　次いで、第１の多結晶シリコン層２５を図示しないレジストパターンをマスクとしてＲＩＥによりエッチング除去して溝部２６１，２６２を形成した（同図（ｂ）及び第２図図示）。ここで、第２図は第１図（ｂ）の平面図である。
〔２〕　次に、１０００℃で熱酸化を行い、全面に厚さ２５０Åの第２の酸化膜２７を形成した。つづいて、全面に厚さ１０００Åの第２の多結晶シリコン層２８を堆積した後、イオン注入あるいはリン拡散により不純物を前記第２の多結晶シリコン層２８にドープさせた（第１図（ｃ）図示）。次いで、全面に前記溝部２６１（又は２６２）の幅の１／２程度の厚さをもつＣＶＤＳｉＯ２膜２９を堆積した（第１図（ｄ）図示）。更に、９００℃、Ｎ２雰囲気中でアニーリングした後、反応性イオンエッチング（ＲＩＥ）によりＣＶＤＳｉＯ２膜２９をエッチバックし、溝部２６１，２６２内にＣＶＤＳｉＯ２膜２９１，２９２を酸化膜２７及び第２の多結晶シリコン層２８を介して埋込み表面を平坦化させた。しかる後、全面に例えば厚さ３０００Åのモリブデンシリサイド層３０を形成した。・・・ひきつづき、前記モリブデンシリサイド層３０、埋め込まれたＣＶＤＳｉＯ２膜２９１，２９２、第２の多結晶シリコン層２８、第２の酸化膜２７、第１の多結晶シリコン層２５及び第１の酸化膜２４を順次パターニングした。その結果、基板２１表面側から
第１のゲート酸化膜３１
モリブデンシリサイド層３１
　本発明によれば、第１図(b)に示す如く第１の多結晶シリコン層２５をパターニングした後、全面に第２の酸化膜２７、第２の多結晶シリコン層２８を形成し（同図(c)図示）、更に溝部２６１（又は２６２）の幅の１／２程度の厚さもつＣＶＤＳｉＯ２膜２９を堆積し、エッチバックを行うため（同図(e)図示）、ＣＶＤＳｉＯ２膜２９１，２９２を溝部２６１，２６内に酸化膜２７、第２の多結晶シリコン層２８を介して埋込むことができ、表面を平坦化できる。従って、モリブデンシリサイド層３０を平坦化でき、このモリブデンシリサイド層３０の段切れのない制御ゲート３４を形成できる。」（第２頁右上欄第１５行〜第３頁右上欄第７行）（なお、下線は追加した。）
　
　なお、刊行物３には「モリブデンシリサイド層３０」、「第１のゲート酸化膜３１」、「モリブデンシリサイド層３１」と記載され、図面の簡単な説明には、「・・・３０…モリブデンシリサイド層、３１，３３…ゲート酸化膜・・・」と記載され、第１図（ｅ）では、図番３１が２箇所にあるため、刊行物３の上記記載と図面の簡単な説明と図面が対応していない。しかし、「・・・反応性イオンエッチング（ＲＩＥ）によりＣＶＤＳｉＯ２膜２９をエッチバックし、溝部２６１，２６２内にＣＶＤＳｉＯ２膜２９１，２９２を酸化膜２７及び第２の多結晶シリコン層２８を介して埋込み表面を平坦化させた。しかる後、全面に例えば厚さ３０００Åのモリブデンシリサイド層３０を形成した。」（第２頁右下欄第６〜１２行）の記載から、「ＣＶＤＳｉＯ２膜２９１，２９２」の平坦化後に形成されているのは「モリブデンシリサイド層」であるから、上記記載の「モリブデンシリサイド層３１」とあるのは、「モリブデンシリサイド層３０」の誤記であり、第１図（ｅ）の最上層の図番３１は、図番３０の誤記である。
　
　上記記載から刊行物３には以下の発明が記載されている。
「シリコン基板上に第１の酸化膜を介して形成された浮遊ゲートと、前記浮遊ゲート上に第２の酸化膜を介して形成された制御ゲートが積層され、積層された前記第１の酸化膜、前記浮遊ゲート、前記第２の酸化膜及び前記制御ゲートの両側の前記シリコン基板にソース及びドレイン領域を備えており、前記浮遊ゲートは第１の多結晶シリコン層からなるとともに隣接する浮遊ゲートの間に溝部を備え、前記制御ゲートは第２の多結晶シリコン層とモリブデンシリサイド層の二層からなり、前記溝部は、前記第２の酸化膜及び前記第２の多結晶シリコン層を介して前記溝部の幅の１／２程度の厚さを持つＣＶＤＳｉＯ２膜が埋込まれており、前記制御ゲートの前記モリブデンシリサイド層は、前記浮遊ゲート上では前記第２の多結晶シリコン層上に、前記溝部上では前記ＣＶＤＳｉＯ２膜上に形成されている不揮発性半導体記憶装置。」（以下、「刊行物３第１発明」という。）
　
　また、刊行物３の特許請求の範囲第１項の「半導体基板上に第１の絶縁膜を介して第１の非単結晶シリコン層を堆積する工程」、「この第１の非単結晶シリコン層を選択的にエッチングし溝部を形成する工程」、「この第１の非単結晶シリコン層を含む基板上に第２の絶縁膜を介して第２の非単結晶シリコン層を形成する工程」、「前記溝部内に第２の絶縁膜及び第２の非単結晶シリコン層を介して絶縁物を埋め込む工程」、「全面に導電性材料層を形成する工程」、「この導電性材料層、前記絶縁物、第２の非単結晶シリコン層、第２の絶縁膜及び第１の非単結晶シリコン層をパターニングし、第１の非単結晶シリコンからなる浮遊ゲート、第２の非単結晶シリコン及び導電性材料からなる制御ゲートを夫々形成する工程」は、
それぞれ、刊行物３の「・・・熱酸化法により第１の酸化膜２４を形成した。つづいて、全面に例えば厚さ４０００Åの第１の多結晶シリコン層２５を堆積」すること、「第１の多結晶シリコン層２５を図示しないレジストパターンをマスクとしてＲＩＥによりエッチング除去して溝部２６１，２６２を形成」すること、「全面に厚さ２５０Åの第２の酸化膜２７を形成した。つづいて、全面に厚さ１０００Åの第２の多結晶シリコン層２８を堆積」すること、「全面に前記溝部２６１（又は２６２）の幅の１／２程度の厚さをもつＣＶＤＳｉＯ２膜２９を堆積し・・・ＣＶＤＳｉＯ２膜２９をエッチバックし、溝部２６１，２６２内にＣＶＤＳｉＯ２膜２９，２９２を酸化膜２７及び第２の多結晶シリコン層２８を介して埋込み表面を平坦化」すること、「全面に例えば厚さ３０００Åのモリブデンシリサイド層３０を形成」すること、「ひきつづき、前記モリブデンシリサイド層３０、埋め込まれたＣＶＤＳｉＯ２膜２９１，２９２、第２の多結晶シリコン層２８、第２の酸化膜２７、第１の多結晶シリコン層２５・・・を順次パターニングし」「基板２１表面側から第１のゲート酸化膜３１、第１の多結晶シリコンからなる浮遊ゲート３２、第２のゲート酸化膜３３、第２の多結晶シリコン層２８とモリブデンシリサイド層３１の二層からなる制御ゲート３４が夫々形成」されること
に相当する。
　したがって、刊行物３には、以下の発明が記載されている。
「半導体基板上に第１の酸化膜を介して第１の多結晶シリコン層を堆積する工程と、前記第１の多結晶シリコン層を選択的にエッチングし溝部を形成する工程と、前記第１の多結晶シリコン層を含む前記半導体基板上に第２の酸化膜を介して第２の多結晶シリコン層を形成する工程と、前記溝部内に第２の絶縁膜及び前記第２の多結晶シリコン層を介して、前記溝部の幅の１／２程度の厚さを持つＣＶＤＳｉＯ２膜を埋め込む工程と、全面にモリブデンシリサイド層を形成する工程と、前記モリブデンシリサイド層、前記ＣＶＤＳｉＯ２膜、前記第２の多結晶シリコン層、前記第２の酸化膜及び前記第１の多結晶シリコン層をパターニングし、前記第１の多結晶シリコン層からなる浮遊ゲート、前記第２の多結晶シリコン層及び前記モリブデンシリサイド層からなる制御ゲートを夫々形成する工程と、ひきつづき、前記制御ゲートをマスクとして不純物を前記半導体基板にイオン注入し、活性化してソース，ドレイン領域を形成する工程とを備えることを特徴とする不揮発性半導体記憶装置の製造方法。」
（以下、「刊行物３第２発明」という。）
　
刊行物４．特開平１−１２９４４２号公報
　刊行物４には、第１図〜第３図とともに以下の事項が記載されている。
「下地に存在する凹所の幅をＷとし、且つ、その上に形成する層間膜の厚さをＤとした場合、
　　　　　　　　　Ｄ＞1/2Ｗ
の条件を満たして形成された層間膜と、
　該条件を満たすことで表面が実質的に平坦化された層間膜の上に形成された電極・配線と
を備えてなることを特徴とする半導体記憶装置。」（特許請求の範囲）
「第２図はダイナミック・ランダム・アクセス・メモリ（ｄｙｎａｍｉｃ　ｒａｎｄｏｍ　ａｃｃｅｓｓ　ｍｅｍｏｒｙ：ＤＲＡＭ）の構造を説明する為の要部切断側面図を表している。
　図に於いて、１はｐ型シリコン半導体基板、２は二酸化シリコンからなるフィールド絶縁膜、３は二酸化シリコンからなるゲート絶縁膜、４１、４２、４３は多結晶シリコンからなるゲート電極（ワード線）、５１はｎ＋型ソース領域、６１、６２はｎ＋型ドレイン領域、７は二酸化シリコンからなる層間絶縁膜、８１、８２は多結晶シリコンからなるスタックト・キャパシタに於ける一方の電極、９１、９２は二酸化シリコンからなるスタックト・キャパシタに於ける誘電体膜、１０１は多結晶シリコンからなるセル・プレートと呼ばれるスタックト・キャパシタに於ける他方の電極、１１は二酸化シリコンからなる層間絶縁膜、１２１高融点金属シリサイド（例えば、ポリサイド：ｐｏｌｙｓｉｄｅ）からなるビット線、１３は燐珪酸ガラス（ｐｈｏｓｐｈｏｓｉｌｉｃａｔｅ　ｇｌａｓｓ：ＰＳＧ）からなる層間絶縁膜、１４はゲート電極と共にワード線の一部をなす電極・配線をそれぞれ示している。
　このＤＲＡＭでは、例えば、ゲート電極４１とソース領域５１とドレイン領域６１とで一つのメモリ・セルに於けるトランスファ・ゲート・トランジスタをなし、電極８１と誘電体膜９１と電極１０１とで前記メモリ・セルに於けるメモリ・キャパシタをなし、電極８１がドレイン領域６１にコンタクトすることでトランスファ・ゲート・トランジスタとメモリ・キャパシタとが結合され、トランスファ・ゲート・トランジスタのオン・オフでメモリ・キャパシタに情報電荷の出し入れや蓄積を行うものであり、このようなことは、１トランジスタと１メモリ・キャパシタからなるメモリ・セルをもつ標準的なＤＲＡＭでは並べて変わりないところであって、現在の半導体記憶装置に於ける主流をなすものである。尚、ドレイン領域６２、電極８２、誘電体膜９２などは前記説明したメモリ・セルに隣接するメモリ・セルの一部を構成するものである。」（第１頁右下欄第１４行〜第２頁左上欄第１４行）
「第３図はメモリ・キャパシタ容量を確保する為の対策を施したＤＲＡＭを説明する為の要部切断側面図を表し、第２図に於いて用いた記号と同記号は同部分を示すか或いは同じ意味を持つものとする。
　このＤＲＡＭが第２図に見られるＤＲＡＭと相違する点は、メモリ・セルの平面的な面積を小さくしたことに依り、当然、メモリ・キャパシタの平面的な面積も小さくなるので、それに依る容量不足を補う為、電極８１の厚さＳを厚くし、その側面の面積を大きくすることでキャパシタとして作用する面積を確保しようとするものである。
　然しながら、そのように電極８１の厚さＳを厚く形成した場合、図に矢印で指示してある部分、即ち、隣接するメモリ・セルのキャパシタに於ける電極８２との間の部分には、ワード線であるゲート電極４２並びに４３の間に落ち込みが存在することと相俟って、かなりの段差が発生することになる。従って、このような状態で、その上方にビット線１２１などの電極・配線を形成すると断線する虞があり、甚だしい場合、フォト・リソグラフィ工程を実施することが不可能になる。
　本発明は、前記したような段差が発生する場合に、その段差を適切の条件で埋めることに依り、電極・配線に断線が発生したり、或いは、フォト・リソグラフィ技術の適用が不可能になるなどの問題が発生しない程度に表面の平坦性を維持できるようにする。」（第２頁左下欄第１０行〜同右下欄第１７行）
「第１図は本発明の原理を説明する為のＤＲＡＭの要部切断側面図を表し、第２図及び第３図に於いて用いた記号と同記号は同部分を示すか或いは同じ意味を持つものとする。
　図から判るように、メモリ・キャパシタに於ける一方の電極８１，８２・・・・の上を誘電体膜９１，９２・・・・で覆ってからビット線１２１を形成するまでの間には、セル・プレートと呼ばれる他方の電極１０１や層間絶縁膜１１を形成するのであるが、本発明では、それら層間膜の厚さを如何なる値に選択すれば、ビット線１２１を形成する面が実質的に平坦となるかについて多くの実験をした。
　その実験に依れば、電極８１及び８２間の凹所の幅をＷとし、また、電極１０１及び層間絶縁膜１１の厚さをＤとすると、Ｄ＞1/2Ｗ、に選択することで、層間絶縁膜１１の表面、即ち、ビット線１２１を形成する下地を断線が生じない程度の平坦にすることができ、特に、Ｄ＞1/2Ｗ×１．２とすることで断線を皆無にすることができた。」（第２頁右下欄第１９行〜第３頁左上欄第１８行）
「本発明の半導体記憶装置に於いては、下地に存在する凹所の幅をＷとし、且つ、その上に形成する層間膜の厚さをＤとした場合、
　　　　　　　　　Ｄ＞1/2Ｗ
の条件を満たして形成された層間膜を備えている。
　前記構成を採ることに依り、例えば、メモリ・キャパシタの電極を厚く形成して容量増加を図ったことで隣接電極間に深い段差をもつ凹所が生成された場合でも、その凹所は略平坦になるよう埋められ、その上方に形成されるビット線などの電極・配線には断線は発生せず、また、その段差部分に於ける配線抵抗の上昇は少なくなり、隣接する電極・配線間の短絡もなくなる。」（第３頁右下欄第１３行〜第４頁左上欄第５行）
　
　以上の記載から、刊行物４には、以下の事項が記載されている。
（ａ）下地に存在する凹所の幅をＷとし、且つ、その上に形成する層間膜の厚さをＤとした場合、
　　　　　　　　　　Ｄ＞1/2Ｗ
の条件を満たして形成された層間膜と、
　該条件を満たすことで表面が実質的に平坦化された層間膜の上に形成された電極・配線と
を備えてなることを特徴とする半導体記憶装置。
（ｂ）半導体基板上にゲート絶縁膜を介してゲート電極４１を設け、前記ゲート電極４１に隣接して半導体基板に設けられたソース領域及びドレイン領域６１によってトランスファ・ゲート・トランジスタを構成し、スタックト・キャパシタの第１の一方の電極８１と、前記第１の一方の電極８１を覆う第１の誘電体膜９１と、前記第１の誘電体膜９１の上に設けられたセル・プレート１０１とで第１のメモリ・キャパシタが構成され、前記トランスファ・ゲート・トランジスタは第１の層間絶縁膜７に覆われており、前記第１の層間絶縁膜７の前記ドレイン領域６１上に設けられた開口によって、前記第１の一方の電極８１がドレイン領域６１と結合されることで、前記トランスファ・ゲート・トランジスタと前記第１のメモリ・キャパシタからなる第１のメモリ・セルが構成されており、前記第１のメモリ・セルに隣接して、第２の一方の電極８２と、前記第２の一方の電極８２を覆う第２の誘電体膜９２と、前記第２の誘電体膜９２上に設けられたセル・プレート１０１からなる第２のメモリ・キャパシタを有する第２のメモリ・セルが設けられており、前記第１のメモリ・キャパシタの前記第１の一方の電極８１と、前記第２のメモリ・キャパシタの前記第２の一方の電極８２で、凹所が形成されており、前記凹所上には前記セル・プレート１０１が延在され、前記第１のメモリ・セルと前記凹所及び前記第２のメモリ・セルを覆って第２の層間絶縁膜１１が形成されているＤＲＡＭ
（ｃ）電極８１及び電極８２間の凹所の幅をＷとし、また、電極１０１及び層間絶縁膜１１の厚さをＤとすると、Ｄ＞1/2Ｗ、に選択することで、層間絶縁膜１１の表面、即ち、ビット線１２１を形成する下地を断線が生じない程度の平坦にすることができた。
　上記記載（ｃ）の「電極１０１及び層間絶縁膜１１の厚さをＤとする」は、第１図の記載から、電極１０１の厚さと層間絶縁膜１１の厚さの合計をＤとすることであるのは明らかである。
（ｄ）ビット線１２１を形成する面に係る技術であること。
　
　以上の記載から、刊行物４には以下の発明が記載されている。
「半導体基板上にゲート絶縁膜を介してゲート電極（４１）を設け、前記ゲート電極（４１）に隣接して半導体基板に設けられたソース領域及びドレイン領域（６１）によってトランスファ・ゲート・トランジスタを構成し、第１の一方の電極（８１）と、前記第１の一方の電極（８１）を覆う第１の誘電体膜（９１）と、前記第１の誘電体膜（９１）上に設けられたセル・プレート（１０１）によって第１のメモリ・キャパシタを有し、前記トランスファ・ゲート・トランジスタは第１の層間絶縁膜（７）に覆われており、前記第１の層間絶縁膜（７）の前記ドレイン領域（６１）上に設けられた開口によって、前記第１の一方の電極（８１）が前記ドレイン領域（６１）と結合されることによって、前記トランスファ・ゲート・トランジスタと前記第１のメモリ・キャパシタからなる第１のメモリ・セルが構成され、前記第１のメモリ・セルに隣接して、第２の一方の電極（８２）と、前記第２の一方の電極（８２）を覆う第２の誘電体膜（９２）と、前記第２の誘電体膜（９２）上に設けられた前記セル・プレート（１０１）からなる第２のメモリ・キャパシタを備える第２のメモリ・セルが設けられており、前記第１のメモリ・キャパシタの前記第１の一方の電極（８１）と、前記第２のメモリ・キャパシタの前記第２の一方の電極（８２）によって、凹所が形成されており、前記凹所上には前記セル・プレート（１０１）が延在され、前記第１のメモリ・セル、前記凹所及び前記第２のメモリ・セルを覆って第２の層間絶縁膜（１１）が形成されているＤＲＡＭであって、前記第１の一方の電極（８１）と前記第２の一方の電極（８２）間の凹所の幅をＷとし、また、セル・プレート（１０１）及び層間絶縁膜（１１）の合計の厚さをＤとすると、
　　　　　　　　Ｄ＞1/2Ｗ
に選択し、前記層間絶縁膜（１１）の表面にビット線（１２１）を備えてなることを特徴とするＤＲＡＭ。」（以下、「刊行物４第１発明」という。）
　
先願：特願平１−２７３７６５号（特開平３−１３６３４８号）
　本件特許の出願の日前の特許出願であって、その出願後に出願公開された特願平１−２７３７６５号（特開平３−１３６３４８号）の願書に最初に添付された明細書又は図面（以下、「先願明細書等」という。）には、以下の事項が記載されている。
「(a)半導体基板上に形成した素子分離酸化膜の下に上記半導体基板に対して反導電型の濃度の薄い不純物拡散層を形成する工程と、
　(b)上記半導体基板上にゲート酸化膜を介してフローティングゲートとなるポリシリコンおよび窒化シリコン膜を形成するとともに、上記素子分離酸化膜上の一部が露出するようにこのポリシリコンと窒化シリコン膜をエッチングする工程と、
　(c)上記窒化シリコン膜と上記ポリシリコンをマスクにして上記窒化シリコンとポリシリコンのエッチングされた部分に上記半導体基板に対して反導電型の濃度の濃い不純物拡散層を上記素子分離酸化膜下に形成する工程と、
よりなる不揮発性メモリ素子の製造方法。」（特許請求の範囲）
「第１図(a)に示す半導体基板としてのＰ型シリコン基板３１の表面を熱酸化して、３００Å程度の酸化膜３２を第１図(b)に示すように、全面にフィールド酸化膜として生成し、一般的に使われるＬＯＣＯＳ法を用いて素子分離を行う。続いて、気相成長により窒化シリコン膜３３を２０００Å生成する。
　次に、第１図(c)に示すように、ウェハ全面にレジスト３４を塗布して、能動領域にレジスト３４を残すようにパターン形成をする。
　次に、このレジスト３４を保護膜として、素子分離領域となる部の窒化シリコン膜３３をエツチングにより除去する。
　その後、第１図(d)に示すように、レジスト３４を全面除去し、窒化シリコン膜３３をマスクにしてチャネルストッパとなるＰ型不純物拡散層３６（第１図(f)参照）を形成するためのＰ型不純物Ｂ＋をイオン打ち込み法にて５Ｅ１２ｃｍ-2程度イオン注入する。
　次に、第１図(e)に示すように、シリコン酸化膜３２を熱酸化させて、素子分離酸化膜３５を４０００Å程度の膜厚に生成する。
　次に、第１図(f)に示すように、素子分離に用いた窒化シリコン膜３３とシリコン酸化膜３２を除去する。
　次に、第１図(g)に示すように、ＥＥＰＲＯＭセルのゲート酸化膜３７を熱酸化にてＰ型シリコン基板３１上に１００Å程度の膜厚に形成し、その上にフローティングゲートとなるポリシリコン３８を３０００Å程度の膜厚に形成し、しかる後にリンドープを５Ｅ２０cm-2行う。さらに、その上に窒化シリコン膜４３を生成する。
　しかる後に、第１図(h)に示すように、窒化シリコン膜４３およびポリシリコン３８のパターニングをフォトリソグラフィにより行い、素子分離酸化膜３５の表面の一部を露出させ、この素子分離酸化膜３５による素子分離領域のポリシリコン間を利用して、ポリシリコン３８と窒化シリコン膜４３をマスクに第１図(i)に示すように、Ｂ＋を加速エネルギ１４０KeV ，ドーズ量１Ｅ１４cm-2程度イオン注入し、素子分離領域下のＰ型不純物拡散層３６の部分に濃度の濃いＰ型拡散層３９を形成する。
・・・
　その後、ウェットエッチングにより、窒化シリコン膜４３を除去し、第１図(j)およびそのＢ−Ｂ線の断面図である第２図に示すように、中間酸化絶縁膜４０を熱酸化にて、２００Å〜２５０Å程度の膜厚で生成する。
　次に、この中間酸化絶縁膜４０上にポリシリコン４１を３０００Å生成し、５Ｅ２０cm−３のリンドープを行う。
　次に、ポリシリコン３８、中間酸化絶縁膜４０および第１図(k)およびそのＣ−Ｃ線の断面図の第３図に示すように、ポリシリコン４１を所定の領域を残し、エッチングを行い、コントロールゲートおよびフローティングゲートのパターニングをする。
　次に、第１図(l)およびそのＤ−Ｄ線の断面図である第４図に示すように、保護酸化膜４４を熱酸化にて１５０Å程度生成し、イオン注入にてＡｓ＋等のＮ型不純物を１Ｅ１６cm-2程度注入することにより、ソース・ドレインとなるＮ型チャネル４２を形成する。
　この後は図に示していないが、Ｐ型シリコン基板３１上の全表面にＰＳＧなどを堆積して、その後外部引き出し電極を一般的に知られている方法で形成することにより、フィールド部段差の小さい新構造の不揮発性メモリが完成する。」（第２頁右下欄第１７行〜第３頁右下欄第７行）
　また、第１図（ｈ）〜（ｌ）から、先願明細書等には、フローティングゲート間に素子分離酸化膜の一部を露出させる多数の溝部を備えていることが記載されている。
　
　以上の記載から、先願明細書等には、以下の発明が記載されている。
「シリコン基板上に素子分離酸化膜とゲート酸化膜を備え、前記ゲート酸化膜上にフローティングゲートを備え、前記フローティングゲートは、隣接するフローティングゲートとの間に前記素子分離酸化膜の表面の一部を露出する多数の溝部を備え、前記フローティングゲート上に中間酸化絶縁膜を備え、前記中間酸化絶縁膜上にコントロールゲートを備え、前記コントロールゲートは、前記フローティングゲート及び前記素子分離酸化膜の表面の一部を露出する前記溝部上にあり、前記フローティングゲート、前記中間絶縁膜及び前記コントロールゲートの両側の前記シリコン基板内にソース及びドレインを備える不揮発性メモリ。」（以下、「先願第１発明」という。）
　
「シリコン基板上に素子分離酸化膜を形成する工程と、前記シリコン基板上に熱酸化にてゲート酸化膜を形成する工程と、前記ゲート酸化膜上にフローティングゲートとなる第１のポリシリコンを形成する工程と、前記第１のポリシリコン上に窒化シリコン膜を形成する工程と、前記窒化シリコン膜および前記第１のポリシリコンのパターニングをフォトリソグラフィにより行い、隣接するフローティングゲートとの間の前記素子分離酸化膜の表面の一部を露出させる溝部を多数形成する工程と、その後、ウェットエッチングにより、前記窒化シリコン膜を除去した後、熱酸化にて中間酸化絶縁膜を形成する工程と、次に、前記中間酸化絶縁膜上及び前記素子分離酸化膜の表面の一部を露出させた前記溝部上にコントロールゲートとなる第２のポリシリコンを形成する工程と、前記中間酸化絶縁膜および前記第２のポリシリコンを所定の領域を残し、エッチングを行い、前記コントロールゲートおよび前記フローティングゲートのパターニングを行い前記コントロールゲートとフローティングゲートを形成する工程と、続いて、イオン注入にて不純物を注入することにより、ソース・ドレインを形成する工程を備える不揮発性メモリの製造方法。」（以下、「先願第２発明」という。）
　
（２−３−３）本件発明と刊行物に記載された発明との対比・判断
（ア）特許法第２９条第２項について
　まず、訂正された請求項１及び請求項４に係る発明（以下、「訂正後発明１」及び「訂正後発明２」という。）について検討し、さらに、請求項１を直接又は間接に引用する請求項２及び請求項３に係る発明について検討する。
（ａ）訂正後発明１について
　刊行物１第１発明との対比
　刊行物１第１発明の「フローティングゲート」、「コントロールゲート」、「タングステンシリサイド」、「高集積度ＥＰＲＯＭ」は、それぞれ訂正後発明１の「下層のゲート電極」、「上層のゲート電極」、「高融点金属」「のシリサイド」、「半導体記憶装置」に相当する。
　刊行物１第１発明のコントロールゲートを構成するタングステンシリサイドは、「第２のポリシリコン層と前記第２のポリシリコン層上にスパッタリング法によって形成されたタングステンシリサイドからな」っているから、コントロールゲートは、第２のポリシリコン層とタングステンシリサイドの複合構造であること、「タングステンシリサイド」が、第２のポリシリコン層の上面全面に接する構成であることは当業者にとって明らかである。
　刊行物１第１発明の「前記フローティングゲートは端部に段差部を備え、前記フローティングゲートに隣接するフローティングゲートは端部に段差部を備え、前記フローティングゲートの段差部と前記隣接するフローティングゲートの段差部は隔てられ」る構成は、訂正後発明１の「下層のゲート電極が」「溝部を有」する構成に相当する。したがって、刊行物１第１発明の「前記フローティングゲートは端部に段差部を備え、前記フローティングゲートに隣接するフローティングゲートは端部に段差部を備え、前記フローティングゲートの段差部と前記隣接するフローティングゲートの段差部は隔てられており、前記コントロールゲートは、前記フローティングゲート上の前記第２のゲート酸化膜上から前記フローティングゲートの端部の段差上及び前記隣接するフローティングゲートの端部の段差部に延在され」る構成は、訂正後発明１の「下層のゲート電極が」「溝部を有しその上に上層のゲート電極が形成される」構成に相当する。さらに、「高集積度ＥＰＲＯＭ」がフローティングゲートを多数備えることは、当業者にとって自明な事項であるから、刊行物１第１発明は、「前記フローティングゲートは端部に段差部を備え、前記フローティングゲートに隣接するフローティングゲートは端部に段差部を備え、前記フローティングゲートの段差部と前記隣接するフローティングゲートの段差部は隔てられ」る構成を多数備えている。
　よって、刊行物１第１発明の「前記フローティングゲートは端部に段差部を備え、前記フローティングゲートに隣接するフローティングゲートは端部に段差部を備え、前記フローティングゲートの段差部と前記隣接するフローティングゲートの段差部は隔てられており、前記コントロールゲートは、前記フローティングゲート上の前記第２のゲート酸化膜上から前記フローティングゲートの端部の段差上及び前記隣接するフローティングゲートの端部の段差部に延在され」る「高集積度ＥＰＲＯＭ」は、訂正後発明１の「下層のゲート電極が」「多数の溝部を有しその上に上層のゲート電極が形成される半導体記憶装置」に相当する。
　したがって、訂正後発明１と刊行物１第１発明とは、
「２層のゲート電極を有しそのうちの下層のゲート電極が多数の溝部を有しその上に上層のゲート電極が形成される半導体記憶装置において、前記上層のゲート電極がポリシリコンと高融点金属のシリサイドの複合構造であり、前記高融点金属のシリサイドが、前記ポリシリコン層の上面全面に接していることを特徴とする半導体記憶装置。」
である点で一致し、以下の点で相違している。
　
　相違点１
　訂正後発明１は「２層以上のゲート電極を有しそのうちの下層のゲート電極が略同じ大きさの多数の溝部を有しその上に上層のゲート電極が形成される半導体記憶装置」であるのに対して、刊行物１第１発明は、「シリコン基板上に第１のゲート酸化膜を備え、前記第１のゲート酸化膜上に第１のポリシリコン層からなるフローティングゲートを備え、前記フローティングゲート上に第２のゲート酸化膜を備え、前記第２のゲート酸化膜上に」「コントロールゲートを備えており、前記フローティングゲートは端部に段差部を備え、前記フローティングゲートに隣接するフローティングゲートは端部に段差部を備え、前記フローティングゲートの段差部と前記隣接するフローティングゲートの段差部は隔てられており、前記コントロールゲートは、前記フローティングゲート上の前記第２のゲート酸化膜上から前記フローティングゲートの端部の段差上及び前記隣接するフローティングゲートの端部の段差部上に延在され」「てなることを特徴とする高集積度ＥＰＲＯＭ」である点。
　
　相違点２
　訂正後発明１は「前記上層のゲート電極がポリシリコンと高融点金属またはそのシリサイドの複合構造であり、前記ポリシリコン層の層厚が、前記下層のゲート電極によって形成される前記各溝部の幅の1/2以上とされて前記各溝部を埋め込んでおり、前記高融点金属またはそのシリサイドが、前記ポリシリコン層の上面全面に接している」構成を備えるのに対して、刊行物１第１発明は、「第２のポリシリコン層と前記第２のポリシリコン層上にスパッタリング法によって形成されたタングステンシリサイドからなるコントロールゲートを備えており、」「前記フローティングゲートの前記第１のポリシリコン層の膜厚が、前記コントロールゲートを構成する前記第２のポリシリコン層より薄く形成されてなる」構成を備える点。
　
　上記相違点１、２について検討する。
　相違点１について
　刊行物１第１発明の「フローティングゲート」、「コントロールゲート」、「前記フローティングゲートは端部に段差部を備え、前記フローティングゲートに隣接するフローティングゲートは端部に段差部を備え、前記フローティングゲートの段差部と前記隣接するフローティングゲートの段差部は隔てられており、前記コントロールゲートは、前記フローティングゲート上の前記第２のゲート酸化膜上から前記フローティングゲートの端部の段差上及び前記隣接するフローティングゲートの端部の段差部に延在され」る構成、「高集積度ＥＰＲＯＭ」は、それぞれ訂正後発明１の「下層のゲート電極」、「上層のゲート電極」、「下層のゲート電極が」「溝部を有しその上に上層のゲート電極が形成される」構成、「半導体記憶装置」に相当する。
　相違点１は、以下のように区分して検討する。
　訂正後発明１は、「２層以上のゲート電極を有」する構成であるのに対して、刊行物１第１発明は、「フローティングゲート」と「コントロールゲートを備え」る構成である点（相違点１−１）と、
　訂正後発明１は「下層のゲート電極が略同じ大きさの多数の溝部を有しその上に上層のゲート電極が形成される半導体記憶装置」であるのに対して、刊行物１第１発明は、「前記フローティングゲートは端部に段差部を備え、前記フローティングゲートに隣接するフローティングゲートは端部に段差部を備え、前記フローティングゲートの段差部と前記隣接するフローティングゲートの段差部は隔てられており、前記コントロールゲートは、前記フローティングゲート上の前記第２のゲート酸化膜上から前記フローティングゲートの端部の段差上及び前記隣接するフローティングゲートの端部の段差部に延在され」る「高集積度ＥＰＲＯＭ」である点（相違点１−２）と、
　刊行物１第１発明は、訂正後発明１に対応する構成がない「シリコン基板上に第１のゲート酸化膜を備え、前記第１のゲート酸化膜上に第１のポリシリコン層からなるフローティングゲートを備え、前記フローティングゲート上に第２のゲート酸化膜を備え」る点（相違点１−３）とに区分できる。
　
（ａ）相違点１−１について
　訂正後発明１と刊行物１第１発明は、「２層」「のゲート電極を有」「する半導体記憶装置」である点においては一致しており、また、本件特許明細書の実施例の記載を検討しても、訂正後発明１の「下層のゲート電極」と「上層のゲート電極」に相当する「１層目のゲート電極」と「２層目のゲート電極」を備える「半導体記憶装置」のみが開示されているから、訂正後発明１が「２層以上のゲート電極を有」する構成と、刊行物１第１発明が「フローティングゲート」と「コントロールゲートを備え」る構成は、実質的に相違しない。
　
（ｂ）相違点１−２について
　上記「刊行物１第１発明との対比」で検討したように、刊行物１第１発明の「前記フローティングゲートは端部に段差部を備え、前記フローティングゲートに隣接するフローティングゲートは端部に段差部を備え、前記フローティングゲートの段差部と前記隣接するフローティングゲートの段差部は隔てられており、前記コントロールゲートは、前記フローティングゲート上の前記第２のゲート酸化膜上から前記フローティングゲートの端部の段差上及び前記隣接するフローティングゲートの端部の段差部に延在され」る「高集積度ＥＰＲＯＭ」は、訂正後発明１の「下層のゲート電極が」「多数の溝部を有しその上に上層のゲート電極が形成される半導体記憶装置」に相当する。
　そして、２層のゲート電極を備える半導体記憶装置の技術分野で、多数のフローティングゲートを等間隔に配置する技術は周知の技術的事項であるから、刊行物１第１発明の「前記フローティングゲートは端部に段差部を備え、前記フローティングゲートに隣接するフローティングゲートは端部に段差部を備え、前記フローティングゲートの段差部と前記隣接するフローティングゲートの段差部は隔てられており、前記コントロールゲートは、前記フローティングゲート上の前記第２のゲート酸化膜上から前記フローティングゲートの端部の段差上及び前記隣接するフローティングゲートの端部の段差部に延在され」る「高集積度ＥＰＲＯＭ」に、上記周知の技術的事項である多数のフローティングゲートを等間隔に配置する技術を適用して、訂正後発明１の「下層のゲート電極が略同じ大きさの多数の溝部を有しその上に上層のゲート電極が形成される半導体記憶装置」となすことは、当業者が容易に想起する事項である。
　また、刊行物１第１発明は、訂正後発明１に対応する構成がない「前記コントロールゲートは、前記フローティングゲート上の前記第２のゲート酸化膜上」に形成されている構成を備えるが、当該構成は、上層のゲート電極と下層のゲート電極を備える半導体記憶装置の備える通常の構成であるから、訂正後発明１も、実質的に備えており、相違点ではない。
　
（ｃ）相違点１−３について
　刊行物１第１発明が、訂正後発明１に対応する構成のない「シリコン基板上に第１のゲート酸化膜を備え、前記第１のゲート酸化膜上に第１のポリシリコン層からなるフローティングゲートを備え、前記フローティングゲート上に第２のゲート酸化膜を備え」る点は、下層のゲート電極と上層のゲート電極を備える半導体記憶装置の備える通常の構成であるから、訂正後発明１も、実質的に、シリコン基板上に第１のゲート酸化膜を備え、前記第１のゲート酸化膜上に第１のポリシリコン層からなるフローティングゲートを備え、前記フローティングゲート上に第２のゲート酸化膜を備えており、実質的な相違点ではない。
　
　相違点２について
　刊行物１第１発明の「タングステンシリサイド」、「第２のポリシリコン層」は、それぞれ訂正後発明１の「高融点金属またはそのシリサイド」、「ポリシリコン層」に相当する。
　相違点２は、以下のように区分して検討する。
　訂正後発明１は「前記上層のゲート電極がポリシリコンと高融点金属またはそのシリサイドの複合構造であり」、「前記高融点金属またはそのシリサイドが、前記ポリシリコン層の上面全面に接している」構成であるのに対して、刊行物１第１発明は、「第２のポリシリコン層と前記第２のポリシリコン層上にスパッタリング法によって形成されたタングステンシリサイドからなるコントロールゲートを備え」る構成である点（相違点２−１）と、
　訂正後発明１は「前記ポリシリコン層の層厚が、前記下層のゲート電極によって形成される前記各溝部の幅の1/2以上とされて前記各溝部を埋め込んで」いる構成であるのに対して、刊行物１第１発明は「上層のゲート電極」の「前記フローティングゲートの前記第１のポリシリコン層の膜厚が、前記コントロールゲートを構成する前記第２のポリシリコン層より薄く形成され」る構成である点（相違点２−２）に区分できる。
　
（ａ）相違点２−１について
　刊行物１第１発明の「タングステンシリサイド」は、高融点金属のシリサイドの下位概念であるから、刊行物１第１発明の「タングステンシリサイド」を上位概念の高融点金属のシリサイドとすることは、当業者にとって何ら困難性なくなし得る事項である。また、スパッタリング法による堆積は、被堆積面全体に行われるものであるから、刊行物１第１発明の「前記第２のポリシリコン層上にスパッタリング法によって形成されたタングステンシリサイド」は、「前記第２のポリシリコン層」全面に堆積されているものである。つまり、刊行物１第１発明の「前記第２のポリシリコン層上にスパッタリング法によって形成されたタングステンシリサイド」は、「前記第２のポリシリコン層」の全面に堆積されている。
　また、「高融点金属またはそのシリサイド」は「高融点金属」「または」「高融点金属のシリサイド」を意味するとともに、択一的な記載であるから、いずれかが該当すればよいことは明らかである。
　以上のとおりであるから、刊行物１第１発明の「第２のポリシリコン層と前記第２のポリシリコン層上にスパッタリング法によって形成されたタングステンシリサイドからなるコントロールゲートを備え」る構成を訂正後発明１の「前記上層のゲート電極がポリシリコンと高融点金属またはそのシリサイドの複合構造であり」、「前記高融点金属またはそのシリサイドが、前記ポリシリコン層の上面全面に接している」構成とすることは、当業者が容易に想到する事項である。
　
（ｂ）相違点２−２について
　高集積度ＥＰＲＯＭの技術分野において、訂正後発明１の「上層のゲート電極」の「前記ポリシリコン層の層厚が、前記下層のゲート電極によって形成される前記各溝部の幅の1/2以上とされて前記各溝部を埋め込んで」いる構成を備える点は、周知の技術的事項ではなく、当業者が容易に想起する事項でもない。
　
　刊行物２第１発明との対比
　刊行物２第１発明の「フローティングゲート電極」、「コントロールゲート電極」、「ＥＰＲＯＭ」は、それぞれ訂正後発明１の「下層のゲート電極」、「上層のゲート電極」、「半導体記憶装置」に相当する。
　また、刊行物２第１発明の「多結晶シリコン膜上部に高融点金属膜を、又は前記多結晶シリコン膜にシリサイド膜を形成したコントロールゲート電極が形成され」ることは、訂正後発明１の「上層のゲート電極がポリシリコンと高融点金属またはそのシリサイドの複合構造であ」ることに相当する。
　
　したがって、訂正後発明１と刊行物２第１発明とは、
「２層のゲート電極を有し下層のゲート電極の上に上層のゲート電極が形成される半導体記憶装置において、前記上層のゲート電極がポリシリコンと高融点金属またはそのシリサイドの複合構造であることを特徴とする半導体記憶装置。」
である点で一致し、以下の点で相違している。
　
　相違点１
　訂正後発明１は「２層以上のゲート電極を有しそのうちの下層のゲート電極が略同じ大きさの多数の溝部を有しその上に上層のゲート電極が形成される半導体記憶装置」であるのに対して、
　刊行物２第１発明は、「半導体基板の主面上部にフィールド絶縁膜が形成され、前記フィールド絶縁膜が形成された前記半導体基板の前記主面上部に第１の酸化シリコン膜が形成され、前記第１の酸化シリコン膜上に第１の多結晶シリコン膜からなるフローティングゲート電極が形成され、前記フローティングゲート電極上に第２の酸化シリコン膜が形成され、前記第２の酸化シリコン膜上に」「コントロールゲート電極が形成されており、前記フローティングゲート電極と前記コントロールゲート電極の両側部の前記半導体基板の前記主面部にソース領域及びドレイン領域が形成されたメモリセルとなる電界効果トランジスタを有するＥＰＲＯＭ」である点。
　
　相違点２
　訂正後発明１は、「前記上層のゲート電極がポリシリコンと高融点金属またはそのシリサイドの複合構造であり、前記ポリシリコン層の層厚が、前記下層のゲート電極によって形成される前記各溝部の幅の1/2以上とされて前記各溝部を埋め込んでおり、前記高融点金属またはそのシリサイドが、前記ポリシリコン層の上面全面に接している」構成を備えるのに対して、
　刊行物２第１発明は「第２の多結晶シリコン膜上部に高融点金属膜を、又は前記第２の多結晶シリコン膜にシリサイド膜を形成したコントロールゲート電極が形成され」た構成を備える点。
　
　上記相違点１、２について検討する。
　相違点１について
　刊行物２第１発明の「フローティングゲート電極」、「コントロールゲート電極」、「ＥＰＲＯＭ」は、それぞれ訂正後発明１の「下層のゲート電極」、「上層のゲート電極」、「半導体記憶装置」に相当する。
　相違点１は、以下のように区分して検討する。
  
　訂正後発明１は、「２層以上のゲート電極を有」する構成を備えるのに対して、刊行物２第１発明は、「フローティングゲート電極」と「コントロールゲート電極」を有する構成を備える点（相違点１−１）と、
　訂正後発明１は「下層のゲート電極が略同じ大きさの多数の溝部を有しその上に上層のゲート電極が形成される半導体記憶装置」であるのに対して、刊行物２第１発明は、「前記フローティングゲート電極上に」形成された「第２の酸化シリコン膜」上に「コントロールゲート電極が形成」される「ＥＰＲＯＭ」である点（相違点１−２）と、
　刊行物２第１発明は、訂正後発明１に対応する構成がない「半導体基板の主面上部にフィールド絶縁膜が形成され、前記フィールド絶縁膜が形成された前記半導体基板の前記主面上部に第１の酸化シリコン膜が形成され、前記第１の酸化シリコン膜上に第１の多結晶シリコン膜からなるフローティングゲート電極が形成され」、「前記フローティングゲート電極と前記コントロールゲート電極の両側部の前記半導体基板の前記主面部にソース領域及びドレイン領域が形成されるメモリセル」を備える点（相違点１−３）に区分できる。
　
（ａ）相違点１−１について
　訂正後発明１と刊行物２第１発明は、「２層」「のゲート電極を有」「する半導体記憶装置」である点においては一致しており実質的な相違点ではない。また本件特許明細書の実施例の記載を検討しても、訂正後発明１の「下層のゲート電極」と「上層のゲート電極」に相当する「１層目のゲート電極」と「２層目のゲート電極」を備える「半導体記憶装置」のみが開示されているから、訂正後発明１が「２層以上のゲート電極を有」する構成と、刊行物２第１発明が「フローティングゲート電極」と「コントロールゲート電極」を備える構成は、実質的に相違しない。
　
（ｂ）相違点１−２について
　フローティングゲート電極上にコントロールゲート電極を備えるＥＰＲＯＭの技術分野で、フローティングゲート電極上に酸化シリコン膜を形成し、前記酸化シリコン膜上にコントロールゲート電極が形成された構造を、多数、等間隔に配置する技術は周知の技術的事項である。そして、フローティングゲート電極上に酸化シリコン膜を形成し、前記酸化シリコン膜上にコントロールゲート電極が形成された構造を等間隔に配置することによって、フローティングゲート電極と隣接するフローティングゲート電極との間に、多数の略同じ大きさの間隔、即ち、訂正後発明１の「略同じ大きさの多数の溝部」に相当する構成が形成されることは自明な事項である。したがって、刊行物２第１発明のＥＰＲＯＭに、ＥＰＲＯＭの技術分野では周知の技術的事項である、フローティングゲート電極上に酸化シリコン膜を形成し、戦記酸化シリコン膜上にコントロールゲート電極が形成された構造を、多数、等間隔に配置する技術を適用して、訂正後発明１の「下層のゲート電極が略同じ大きさの多数の溝部を有しその上に上層のゲート電極が形成される半導体記憶装置」とすることは、当業者が容易に想起する事項である。
　また、刊行物２第１発明は、訂正後発明１が備えない「第２の酸化シリコン膜」上に「コントロールゲート電極が形成」される構成を備えるが、当該構成は、上層のゲート電極と下層のゲート電極を備える半導体記憶装置の通常の構成であるから、訂正後発明１も、実質的に備えており、相違点ではない。
　
（ｃ）相違点１−３について
　刊行物２第１発明が、訂正後発明１に対応する構成のない「半導体基板の主面上部にフィールド絶縁膜が形成され、前記フィールド絶縁膜が形成された前記半導体基板の前記主面上部に第１の酸化シリコン膜が形成され、前記第１の酸化シリコン膜上に第１の多結晶シリコン膜からなるフローティングゲート電極が形成され」、「前記フローティングゲート電極と前記コントロールゲート電極の両側部の前記半導体基板の前記主面部にソース領域及びドレイン領域が形成されるメモリセル」を備える点は、下層のゲート電極と上層のゲート電極を備える半導体記憶装置の備える通常の構成であるから、訂正後発明１も、実質的に、半導体基板の主面上部にフィールド絶縁膜が形成され、前記フィールド絶縁膜が形成された前記半導体基板の前記主面上部に第１の酸化シリコン膜が形成され、前記第１の酸化シリコン膜上に第１の多結晶シリコン膜からなるフローティングゲート電極が形成され、前記フローティングゲート電極上に第２の酸化シリコン膜が形成され、前記フローティングゲート電極と前記コントロールゲート電極の両側部の前記半導体基板の前記主面部にソース領域及びドレイン領域が形成されるメモリセルに係る構成を備えており、実質的な相違点ではない。
　
　相違点２について
　刊行物２第１発明の「前記第２の酸化シリコン膜上に形成された第２の多結晶シリコン膜上部に高融点金属膜を、又は前記第２の多結晶シリコン膜にシリサイド膜を形成したコントロールゲート電極」は、訂正後発明１の「前記上層のゲート電極がポリシリコンと高融点金属またはそのシリサイドの複合構造であ」ることに相当する。
　
　相違点２は、以下のように区分して検討する。
　訂正後発明１は「前記上層のゲート電極がポリシリコンと高融点金属又はそのシリサイドの複合構造であり」、「前記高融点金属またはそのシリサイドが、前記ポリシリコン層の上面全面に接している」構成であるのに対して、刊行物２第１発明は「第２の多結晶シリコン膜上部に高融点金属膜を、又は前記第２の多結晶シリコン膜にシリサイド膜を形成したコントロールゲート電極」を備える点（相違点２−１）と、
　訂正後発明１は「前記ポリシリコン層の層厚が、前記下層のゲート電極によって形成される前記各溝部の幅の1/2以上とされて前記各溝部を埋め込んで」いる構成であるのに対して、刊行物２第１発明は前記構成に対応する構成が無い点（相違点２−２）に区分できる。
　
（ａ）相違点２−１について
　多結晶シリコン膜上部に高融点金属膜を、又は前記第２の多結晶シリコン膜にシリサイド膜を形成したコントロールゲート電極を備える半導体記憶装置において、前記高融点金属またはそのシリサイドを多結晶シリコン層の上面全面に接する構成とすることは周知の技術的事項であるから、刊行物２第１発明の「第２の多結晶シリコン膜上部に高融点金属膜を、又は前記第２の多結晶シリコン膜にシリサイド膜を形成したコントロールゲート電極」の構成を、訂正後発明１の「前記上層のゲート電極がポリシリコンと高融点金属又はそのシリサイドの複合構造であり」、「前記高融点金属またはそのシリサイドが、前記ポリシリコン層の上面全面に接している」構成となすことは、当業者が容易に想起する事項である。
　
（ｂ）相違点２−２について
　ＥＰＲＯＭの技術分野において、訂正後発明１の「上層のゲート電極」の「前記ポリシリコン層の層厚が、前記下層のゲート電極によって形成される前記各溝部の幅の1/2以上とされて前記各溝部を埋め込んで」いる構成を備える点は、周知の技術的事項ではなく、当業者が容易に想起する事項でもない。
　
　刊行物３第１発明との対比
　刊行物３第１発明の「浮遊ゲート」、「制御ゲート」、「モリブデンシリサイド層」、「不揮発性半導体記憶装置」は、それぞれ訂正後発明１の「下層のゲート電極」、「上層のゲート電極」、「高融点金属」「のシリサイド」、「半導体記憶装置」に相当する。
　刊行物３第１発明の「前記浮遊ゲートは」「隣接する浮遊ゲートの間に溝部を備え」る構成は、訂正後発明１の「下層のゲート電極が」「溝部を有」する構成に相当する。さらに、刊行物３第１発明の「不揮発性半導体記憶装置」が、浮遊ゲートを多数備えることは、自明な事項であるから、刊行物３第１発明に記載されている「前記浮遊ゲートは第１の多結晶シリコン層からなるとともに隣接する浮遊ゲートの間に溝部を備え」る構成を多数備える。また、刊行物３第１発明は、「前記制御ゲートの前記モリブデンシリサイド層は、前記浮遊ゲート上」及び「溝部上」「に形成されている」構成を備えている。
　したがって、刊行物３第１発明の「前記浮遊ゲートは第１の多結晶シリコン層からなるとともに隣接する浮遊ゲートの間に溝部を備え」、「前記制御ゲートの前記モリブデンシリサイド層は、浮遊ゲート上」及び「前記溝部上」「に形成されている」「不揮発性半導体記憶装置」は、訂正後発明１の「下層のゲート電極が」「多数の溝部を有しその上に上層のゲート電極が形成される半導体記憶装置」に相当する。
　刊行物３第１発明の「前記制御ゲートは第２の多結晶シリコン層とモリブデンシリサイド層の二層からな」る構成は、訂正後発明１の「前記上層のゲート電極がポリシリコンと高融点金属」「のシリサイドの複合構造であ」ることに相当する。
　
　したがって、訂正後発明１と刊行物３第１発明とは、
「２層のゲート電極を有し、下層のゲート電極が多数の溝部を有しその上に上層のゲート電極が形成される半導体記憶装置において、上層のゲート電極がポリシリコンと高融点金属のシリサイドの複合構造であることを特徴とする半導体記憶装置。」
である点で一致し、以下の点で相違している。
　
　相違点１
　訂正後発明１は「２層以上のゲート電極を有しそのうちの下層のゲート電極が略同じ大きさの多数の溝部を有しその上に上層のゲート電極が形成される半導体記憶装置」であるのに対して、刊行物３第１発明は「シリコン基板上に第１の酸化膜を介して形成された浮遊ゲートと、前記浮遊ゲート上に第２の酸化膜を介して形成された制御ゲートが積層され、積層された前記第１の酸化膜、前記浮遊ゲート、前記第２の酸化膜及び前記制御ゲートの両側の前記シリコン基板にソース及びドレイン領域を備えており、前記浮遊ゲートは第１の多結晶シリコン層からなるとともに隣接する浮遊ゲートの間に溝部を備え、」「前記制御ゲートの前記モリブデンシリサイド層は、浮遊ゲート上」及び「前記溝部上」「に形成されている」「不揮発性半導体記憶装置」である点。
　
　相違点２
　訂正後発明１は「前記上層のゲート電極がポリシリコンと高融点金属またはそのシリサイドの複合構造であり、前記ポリシリコン層の層厚が、前記下層のゲート電極によって形成される前記各溝部の幅の1/2以上とされて前記各溝部を埋め込んでおり、前記高融点金属またはそのシリサイドが、前記ポリシリコン層の上面全面に接している」構成を備えるのに対して、刊行物３第１発明は「前記制御ゲートは第２の多結晶シリコン層とモリブデンシリサイド層の二層からなり、前記溝部は、前記第２の酸化膜及び前記第２の多結晶シリコン層を介して前記溝部の幅の１／２程度の厚さを持つＣＶＤＳｉＯ２膜が埋込まれており、前記制御ゲートの前記モリブデンシリサイド層は、前記浮遊ゲート上では前記第２の多結晶シリコン層上に、前記溝部上では前記ＣＶＤＳｉＯ２膜上に形成され」る構成を備える点。
　
　上記相違点１、２について検討する。
　相違点１について
　刊行物３第１発明の「浮遊ゲート」、「制御ゲート」、「不揮発性半導体記憶装置」は、それぞれ訂正後発明１の「下層のゲート電極」、「上層のゲート電極」、「半導体記憶装置」に相当する。
　相違点１は、以下のように区分して検討する。
　
　訂正後発明１は、「２層以上のゲート電極を有」する構成を備えるのに対して、刊行物３第１発明は、「浮遊ゲート」と「制御ゲート」を有する構成を備える点（相違点１−１）と、
　訂正後発明１は「下層のゲート電極が略同じ大きさの多数の溝部を有しその上に上層のゲート電極が形成される半導体記憶装置」であるのに対して、刊行物３第１発明は「浮遊ゲートと、前記浮遊ゲート上に第２の酸化膜を介して形成された制御ゲートが積層され」、「前記浮遊ゲートは第１の多結晶シリコン層からなるとともに隣接する浮遊ゲートの間に溝部を備え」、「前記制御ゲートの前記モリブデンシリサイド層は、浮遊ゲート上」及び「前記溝部上」「に形成されている」「不揮発性半導体記憶装置」である点（相違点１−２）と、
　刊行物３第１発明は、訂正後発明１に対応する構成のない「シリコン基板上に第１の酸化膜を」有する構成、「積層された前記第１の酸化膜、前記浮遊ゲート、前記第２の酸化膜及び前記制御ゲートの両側の前記シリコン基板にソース及びドレイン領域を」有する構成を備える点（相違点１−３）に区分できる。
　
（ａ）相違点１−１について
　訂正後発明１と刊行物３第１発明は、「２層」「のゲート電極を有」「する半導体記憶装置」である点において一致している。また本件特許明細書の実施例の記載を検討しても、訂正後発明１の「下層のゲート電極」と「上層のゲート電極」に相当する「１層目のゲート電極」と「２層目のゲート電極」を備える「半導体記憶装置」のみが開示されているから、訂正後発明１が「２層以上のゲート電極を有」する構成と、刊行物３第１発明が「フローティングゲート電極」と「コントロールゲート電極」を備える構成は、実質的に相違しない。
  
（ｂ）相違点１−２について
　上記「刊行物３第１発明との対比」で検討したように、刊行物３第１発明の「前記浮遊ゲートは第１の多結晶シリコン層からなるとともに隣接する浮遊ゲートの間に溝部を備え」、「前記制御ゲートの前記モリブデンシリサイド層は、浮遊ゲート上」及び「前記溝部上」「に形成されている」「不揮発性半導体記憶装置」は、訂正後発明１の「下層のゲート電極が」「多数の溝部を有しその上に上層のゲート電極が形成される半導体記憶装置」に相当する。
　浮遊ゲートと制御ゲートを備える不揮発性半導体記憶装置の技術分野で、多数の浮遊ゲートを等間隔で配置する技術は周知の技術的事項であり、刊行物３第１発明において、上記周知の技術的事項を適用して、多数の浮遊ゲートを等間隔に配置することは当業者が何ら困難性なくなし得る事項である。そして、等間隔に配置される構成が略同じ大きさとなることは明らかであるから、刊行物３第１発明の「不揮発性半導体記憶装置」において、上記周知の技術的事項である多数の浮遊ゲートを等間隔に配置する技術を適用して、訂正後発明１の「下層のゲート電極が略同じ大きさの多数の溝部を有しその上に上層のゲート電極が形成される半導体記憶装置」とすることは、当業者が容易に想起する事項である。
　また、刊行物３第１発明は、訂正後発明１に対応する構成がない「浮遊ゲートは第１の多結晶シリコン層からなる」構成、「前記浮遊ゲート上に第２の酸化膜を介して形成された制御ゲート」を形成する構成を備えるが、これらの構成は、上層のゲート電極と下層のゲート電極を備える半導体記憶装置が備える通常の構成であるから、訂正後発明１も実質的にこれらの構成を備えており、実質的な相違点ではない。
　
（ｃ）相違点１−３について
　刊行物３第１発明は、訂正後発明１に対応する構成がない「シリコン基板上に第１の酸化膜を」有する構成、「積層された前記第１の酸化膜、前記浮遊ゲート、前記第２の酸化膜及び前記制御ゲートの両側の前記シリコン基板にソース及びドレイン領域を」有する構成を備える点は、下層のゲート電極と上層のゲート電極を備える半導体記憶装置が備える通常の構成であるから、訂正後発明１も、実質的に、シリコン基板上に第１の酸化膜を有する構成、前記浮遊ゲート上に第２の酸化膜を備え、積層された前記第１の酸化膜、前記浮遊ゲート、前記第２の酸化膜及び前記制御ゲートの両側の前記シリコン基板にソース及びドレイン領域を有する構成を備えており、実質的な相違点ではない。
　
　相違点２について
　刊行物３第１発明の「前記制御ゲートは第２の多結晶シリコン層とモリブデンシリサイド層の二層からな」ることは、訂正後発明１の「前記上層のゲート電極がポリシリコンと高融点金属」「のシリサイドの複合構造であ」ることに相当する。
　相違点２は、以下のように区分して検討する。
　
　訂正後発明１は「前記上層のゲート電極がポリシリコンと高融点金属またはそのシリサイドの複合構造であ」る構成を備えるのに対して、刊行物３第１発明は、「前記制御ゲートは第２の多結晶シリコン層とモリブデンシリサイド層の二層からな」る構成を備える点（相違点２−１）と、
　訂正後発明１は「前記ポリシリコン層の層厚が、前記下層のゲート電極によって形成される前記各溝部の幅の1/2以上とされて前記各溝部を埋め込んで」いる構成を備えるのに対して、刊行物３第１発明は「前記溝部は、前記第２の酸化膜及び前記第２の多結晶シリコン層を介して前記溝部の幅の１／２程度の厚さを持つＣＶＤＳｉＯ２膜が埋込まれ」る構成を備える点（相違点２−２）と、
　訂正後発明１は「前記高融点金属またはそのシリサイドが、前記ポリシリコン層の上面全面に接している」構成を備えるのに対して、刊行物３第１発明は「前記制御ゲートの前記モリブデンシリサイド層は、前記浮遊ゲート上では前記第２の多結晶シリコン層上に、前記溝部上では前記ＣＶＤＳｉＯ２膜上に形成され」る構成を備える点（相違点２−３）に区分できる。
　
（ａ）相違点２−１について
　刊行物３第１発明の「モリブデンシリサイド」は、高融点金属のシリサイドの下位概念であるから、刊行物１第１発明の「モリブデンシリサイド」を上位概念の高融点金属のシリサイドとすることは、当業者にとって何ら困難性なくなし得る事項である。
　また、「高融点金属またはそのシリサイド」は「高融点金属」「または」「高融点金属のシリサイド」を意味するとともに、択一的な記載であるから、いずれかが該当すればよいことは明らかである。
　以上のとおりであるから、刊行物３第１発明の「前記制御ゲートは第２の多結晶シリコン層とモリブデンシリサイド層の二層からな」る構成を、訂正後発明１の「前記上層のゲート電極がポリシリコンと高融点金属またはそのシリサイドの複合構造であ」る構成とすることは、当業者が容易に想到する事項である。
　
（ｂ）相違点２−２について
　刊行物３第１発明は、「前記溝部は、前記第２の酸化膜及び前記第２の多結晶シリコン層を介して前記溝部の幅の１／２程度の厚さを持つＣＶＤＳｉＯ２膜が埋込まれ」る構成を備えており、訂正後発明１の「前記ポリシリコン層の層厚が、前記下層のゲート電極によって形成される前記各溝部の幅の1/2以上とされて前記各溝部を埋め込んで」いる構成を備える点は記載も示唆もされていない。
　
（ｃ）相違点２−３について
　刊行物３第１発明は、「前記制御ゲートの前記モリブデンシリサイド層は、前記浮遊ゲート上では前記第２の多結晶シリコン層上に、前記溝部上では前記ＣＶＤＳｉＯ２膜上に形成され」る構成を備えており、訂正後発明１の「前記高融点金属またはそのシリサイドが、前記ポリシリコン層の上面全面に接している」構成は記載も示唆もされていない。
　
　刊行物４第１発明との対比
　刊行物４第１発明は、ＤＲＡＭに係る発明である。
　そして、ＤＲＡＭが互いに絶縁膜によって分離された２層以上のゲート電極を有さないこと、「前記第１のメモリ・キャパシタの前記第１の一方の電極（８１）」及び「前記第２のメモリ・キャパシタの前記第２の一方の電極（８２）」が、ゲート電極と相違すること、また、「セルプレート（１０１）」と「層間絶縁膜（１１）」と「ビット線（１２１）」が上層のゲート電極と相違することは当業者にとって明らかな事項であるから、刊行物４第１発明には、訂正後発明１が備える「２層以上のゲート電極を有しそのうちの下層のゲート電極が略同じ大きさの多数の溝部を有しその上に上層のゲート電極が形成される半導体記憶装置において、前記上層のゲート電極がポリシリコンと高融点金属またはそのシリサイドの複合構造であり、前記ポリシリコン層の層厚が、前記下層のゲート電極によって形成される前記各溝部の幅の1/2以上とされて前記各溝部を埋め込んで」いる構成は、記載も示唆もされていない。
　
　以上のとおりであるから、訂正後発明１と刊行物１第１発明、刊行物２第１発明、刊行物３第１発明及び刊行物４第１発明とを対比すると、訂正後発明１は、「上層のゲート電極」の「前記ポリシリコン層の層厚が、前記下層のゲート電極によって形成される前記各溝部の幅の1/2以上とされて前記各溝部を埋め込んで」いる構成を備える点で刊行物１第１発明、刊行物２第１発明、刊行物３第１発明及び刊行物４第１発明と、少なくとも相違している。
　
　そして、訂正後発明１は、上記構成により、本件特許明細書に記載された「第１図（ｃ）に示されるように高融点金属またはシリサイド層が、平坦な形状となるので、後の熱処理例えば第１図（ｄ）の酸化膜209の形成工程等でクラックが発生しない。さらに膜の堆積時に不均一性も発生しない。また、ゲート電極を加工する際、高融点金属またはそのシリサイド層のエッチングにおいて、オーバーエッチングをあまりする必要がなくなり、つまりエッチングバックによって、溝部幅が広すぎる場合の上層ポリシリコンの厚みが大になり過ぎて後工程での加工が困難になる等のこともなくなり、エッチング条件の切換えも容易となり、加工の難易度が大幅に小さくなる。」（第１０頁第２０行〜第１１頁第１２行（本件特許公告公報第６欄第１６〜２７行参照））という顕著な効果を奏するものである。
　
　また、刊行物３第１発明は、不揮発性半導体記憶装置において、「前記浮遊ゲートは第１の多結晶シリコン層からなるとともに隣接する浮遊ゲートの間に溝部を備え」「前記溝部は、前記第２の酸化膜及び前記第２の多結晶シリコン層を介して前記溝部の幅の１／２程度の厚さを持つＣＶＤＳｉＯ２膜が埋込まれて」いる構成を示すものであり、不揮発性半導体記憶装置の「浮遊ゲート」と「隣接する浮遊ゲートの間に溝部内を備え」、「前記溝部」に埋込む多結晶シリコン層の層厚を示すものではない。したがって、刊行物１第１発明、又は刊行物２第１発明に組み合わせたとしても、訂正後発明１の「上層のゲート電極」の「前記ポリシリコンの層厚が、前記下層のゲート電極によって形成される前記各溝部の幅の1/2以上とされて前記各溝部を埋め込む」構成を当業者が容易に想起することはできない。
　
　そして、刊行物４第１発明は、ＤＲＡＭに係る発明が開示されており、刊行物１第１発明、刊行物２第１発明及び刊行物３第１発明が属するＥＰＲＯＭ、不揮発性半導体装置の技術分野と相違し、刊行物４第１発明を刊行物１第１発明、刊行物２第１発明及び刊行物３第１発明と組み合わせることはできない。
　したがって、訂正後発明１は、刊行物１ないし刊行物４に記載された発明から当業者が容易に想到し得たものではない。
　
（ｂ）訂正後発明２について
　刊行物１第２発明との対比
　刊行物１第２発明の「フローティングゲート」、「コントロールゲート」、「タングステンシリサイド」、「第２のポリシリコン層」「高集積度ＥＰＲＯＭの製造方法」は、それぞれ訂正後発明２の「下層のゲート電極」、「上層のゲート電極」、「高融点金属」「のシリサイド」、「ポリシリコン層」、「半導体記憶装置の製造方法。」に相当する。
　刊行物１第２発明の「隣接するフローティングゲートと側面の段差部を介して隔てられた」「フローティングゲートを形成する工程」は、訂正後発明２の「下層のゲート電極」に「溝部を」形成する工程に相当する。また、刊行物１第２発明は、「隣接するフローティングゲートと側面の段差部を介して隔てられた第１の厚さの第１のポリシリコン層よりなるフローティングゲートを形成する工程」の後、「ＣＶＤ法」及び「スパッタリング法により」「コントロールゲートを形成する工程」を備えている。「ＣＶＤ法」、「スパッタリング法」は、被着面全面に堆積する技術であるから、刊行物１第２発明の「フローティングゲート」と「隣接するフローティングゲート」の間の部分、即ち溝部に相当する部分にも「コントロールゲート」は形成される。したがって、刊行物１第２発明の「隣接するフローティングゲートと側面の段差部を介して隔てられた第１の厚さの第１のポリシリコン層よりなるフローティングゲートを形成する工程」の後、「ＣＶＤ法」及び「スパッタリング法により」「コントロールゲートを形成する工程」は、訂正後発明２の「下層のゲート電極が」「溝部を有しその上に上層のゲート電極が形成される」工程に相当する。
　さらに、「高集積度ＥＰＲＯＭの製造方法」が、フローティングゲートを多数形成する製造方法であることは、当業者にとって自明な事項であるから、刊行物１第２発明の「隣接するフローティングゲートと側面の段差部を介して隔てられた第１の厚さの第１のポリシリコン層よりなるフローティングゲートを形成する工程」の後、「ＣＶＤ法」及び「スパッタリング法により」「コントロールゲートを形成する工程」を備える「高集積度ＥＰＲＯＭの製造方法」は、訂正後発明２の「下層のゲート電極が」「多数の溝部を有しその上に上層のゲート電極が形成される半導体記憶装置の製造方法」に相当する。
　
　したがって、訂正後発明２と刊行物１第２発明とは、
「２層のゲート電極を有し下層のゲート電極が多数の溝部を有しその上に上層のゲート電極が形成される半導体記憶装置の製造方法。」
である点で一致し、以下の点で相違している。
　
　相違点１
　訂正後発明２は「２層以上のゲート電極を有しそのうちの下層のゲート電極が略同じ大きさの多数の溝部を有しその上に上層のゲート電極が形成される半導体記憶装置の製造方法」であるのに対して、刊行物１第２発明は、「シリコン基板に、熱酸化により第１のゲート酸化膜を形成する工程と、前記第１のゲート酸化膜上に隣接するフローティングゲートと側面の段差部を介して隔てられた第１の厚さの第１のポリシリコン層よりなるフローティングゲートを形成する工程と、前記フローティングゲート上に熱酸化により第２のゲート酸化膜を形成する工程と、前記第２のゲート酸化膜上に」「ＣＶＤ法」及び「スパッタリング法」によって「コントロールゲートを形成する工程を備える高集積度ＥＰＲＯＭの製造方法」である点。
　
　相違点２
　訂正後発明２は「前記上層のゲート電極の一部となるポリシリコン層を、前記下層のゲート電極によって形成される前記各溝部の幅の1/2以上として堆積し、前記各溝部を埋め込んだ後該層の上部側をエッチング除去してから高融点金属またはそのシリサイド層を、残存したポリシリコン層の全面上に形成する」工程を備えるのに対して、刊行物１第２発明は「ＣＶＤ法で前記第１の厚さよりも厚い第２の厚さの第２のポリシリコン層を形成する工程と、前記第２のポリシリコン層上にスパッタリング法により、上層タングステンシリサイド層を形成し、前記第２のポリシリコン層と前記タングステンシリサイドからなるコントロールゲートを形成する工程を備える」点。
　
　上記相違点１、２について検討する。
　相違点１
　刊行物１第２発明の「フローティングゲート」、「コントロールゲート」、「高集積度ＥＰＲＯＭの製造方法」は、それぞれ訂正後発明２の「下層のゲート電極」、「上層のゲート電極」、「半導体記憶装置の製造方法」に相当している。
　相違点１は、以下のように区分して検討する。
　訂正後発明２は、「２層以上のゲート電極を有」する「半導体記憶装置の製造方法」であるのに対して、刊行物１第２発明は、「フローティングゲート」と「コントロールゲート」「を備える高集積度ＥＰＲＯＭの製造方法」である点（相違点１−１）と、
　訂正後発明２は、「下層のゲート電極が略同じ大きさの多数の溝部を有しその上に上層のゲート電極が形成される半導体記憶装置の製造方法」であるのに対して、刊行物１第２発明は、「隣接するフローティングゲートと側面の段差部を介して隔てられた」「フローティングゲートを形成する工程と、前記フローティングゲート上に」形成した「第２のゲート酸化膜上に」「ＣＶＤ法」及び「スパッタリング法により」「コントロールゲートを形成する工程を備える」「高集積度ＥＰＲＯＭの製造方法」である点（相違点１−２）と、
　刊行物１第２発明は、訂正後発明２に対応する工程がない「シリコン基板に、熱酸化により第１のゲート酸化膜を形成する工程と、前記第１のゲート酸化膜上に」「第１の厚さの第１のポリシリコン層よりなるフローティングゲートを形成する工程と、前記フローティングゲート上に熱酸化により第２のゲート酸化膜を形成する工程」「を備える」点（相違点１−３）に区分できる。
　
（ａ）相違点１−１について
　訂正後発明２と刊行物１第２発明は、「２層」「のゲート電極を有」「する半導体記憶装置」である点においては一致している。また本件特許明細書の実施例の記載を検討しても、訂正後発明１の「下層のゲート電極」と「上層のゲート電極」に相当する「１層目のゲート電極」と「２層目のゲート電極」を備える「半導体記憶装置の製造方法」のみが開示されており、刊行物１第２発明に記載された「フローティングゲート」と「コントロールゲート」「を備える高集積度ＥＰＲＯＭの製造方法」と同等の製造方法であるから、訂正後発明２の「２層以上のゲート電極を有」する「半導体記憶装置の製造方法」と、刊行物１第２発明の「フローティングゲート」と「コントロールゲート」「を備える高集積度ＥＰＲＯＭの製造方法」は、実質的に相違しない。
　
（ｂ）相違点１−２について
　上記「刊行物１第２発明との対比」で検討したように、刊行物１第２発明の「隣接するフローティングゲートと側面の段差部を介して隔てられた第１の厚さの第１のポリシリコン層よりなるフローティングゲートを形成する工程」の後、「ＣＶＤ法」及び「スパッタリング法により」「コントロールゲートを形成する工程」「を備える高集積度ＥＰＲＯＭの製造方法」は、訂正後発明２の「下層のゲート電極が」「多数の溝部を有しその上に上層のゲート電極が形成される半導体記憶装置の製造方法」に相当する。
　そして、高集積度ＥＰＲＯＭの製造方法の技術分野で、多数のフローティングゲートを等間隔に形成する工程は周知の技術的事項であるから、刊行物１第２発明の「隣接するフローティングゲートと側面の段差部を介して隔てられた第１の厚さの第１のポリシリコン層よりなるフローティングゲートを形成する工程」の後、「コントロールゲートを形成する工程」「を備える高集積度ＥＰＲＯＭの製造方法」に、上記周知の技術的事項である多数のフローティングゲートを等間隔に形成する工程を適用して、訂正後発明２の「下層のゲート電極が略同じ大きさの多数の溝部を有しその上に上層のゲート電極が形成される半導体記憶装置の製造方法」と成すことは、当業者が容易に想到する事項である。
　また、刊行物１第２発明は、訂正後発明２に対応する工程のない「前記フローティングゲート上に」形成した「第２のゲート酸化膜」上に「コントロールゲートを形成する工程」を備えるが、当該工程は、下層のゲート電極と上層のゲート電極を形成する半導体記憶装置の製造方法が備える通常の工程であるから、訂正後発明２も実質的に備えており、相違点ではない。
　
　相違点１−３について
　刊行物１第２発明が、訂正後発明２に対応する工程がない「シリコン基板に、熱酸化により第１のゲート酸化膜を形成する工程と、前記第１のゲート酸化膜上に」「第１の厚さの第１のポリシリコン層よりなるフローティングゲートを形成する工程と、前記フローティングゲート上に熱酸化により第２のゲート酸化膜を形成する工程」を備える点は、下層のゲート電極と上層のゲート電極を形成する半導体記憶装置の製造方法が備える通常の工程であるから、訂正後発明２も、実質的に、シリコン基板に、熱酸化により第１のゲート酸化膜を形成する工程と、前記第１のゲート酸化膜上に第１の厚さの第１のポリシリコン層よりなるフローティングゲートを形成する工程と、前記フローティングゲート上に熱酸化により第２のゲート酸化膜を形成する工程を備えており、実質的な相違点ではない。
　
　相違点２について
　刊行物１第２発明の「コントロールゲート」、「第２のポリシリコン層」、「タングステンシリサイド」は、それぞれ訂正後発明２の「上層のゲート電極」、「ポリシリコン層」、「高融点金属」「のシリサイド」に相当する。
　刊行物１第２発明には、「ＣＶＤ法で前記第１の厚さよりも厚い第２の厚さの第２のポリシリコン層を形成する工程と、前記第２のポリシリコン層上にスパッタリング法により、上層タングステンシリサイド層を形成し、前記第２のポリシリコン層と前記タングステンシリサイドからなるコントロールゲートを形成する工程」については記載されているものの、訂正後発明２の「前記上層のゲート電極の一部となるポリシリコン層を、前記下層のゲート電極によって形成される前記各溝部の幅の1/2以上として堆積し、前記各溝部を埋め込んだ後該層の上部側をエッチング除去してから高融点金属またはそのシリサイド層を、残存したポリシリコン層の全面上に形成する」工程については記載も示唆もされていない。
　
　刊行物２第２発明との対比
　刊行物２第２発明の「フローティングゲート電極」、「コントロールゲート電極」、「第２の多結晶シリコン層」、「ＥＰＲＯＭの製造方法」は、それぞれ訂正後発明２の「下層のゲート電極」、「上層のゲート電極」、「ポリシリコン層」、「半導体記憶装置の製造方法」に相当する。
　したがって、訂正後発明１と刊行物２第２発明とは、
「２層のゲート電極を有し下層のゲート電極の上に上層のゲート電極が形成される半導体記憶装置の製造方法。」
である点で一致し、以下の点で相違している。
　
　相違点１
　訂正後発明２は、「２層以上のゲート電極を有しそのうちの下層のゲート電極が略同じ大きさの多数の溝部を有しその上に上層のゲート電極が形成される半導体記憶装置の製造方法」であるのに対して、刊行物２第２発明は、「半導体基板の主面上部にフィールド絶縁膜を形成する工程と、前記フィールド絶縁膜が形成された前記半導体基板の前記主面上部に熱酸化技術による第１の酸化シリコン膜を形成する工程と、前記第１の酸化シリコン膜上に、第１の多結晶シリコンからなるフローティングゲート電極となる第１の導電層を形成する工程と、前記第１の導電層上に熱酸化技術による第２の酸化シリコン膜を形成する工程と、前記第２の酸化シリコン膜上に」「コントロールゲート電極となる第２の導電層を形成する工程と、前記第２の導電層、前記第２の酸化シリコン膜及び前記第１の導電層をエッチングし、前記フローティングゲート電極、前記コントロールゲート電極を形成する工程と、前記フローティングゲート電極及び前記コントロールゲート電極の両側部の前記半導体基板の前記主面上部に、ソース領域又はドレイン領域を形成してメモリセルとなる電界効果トランジスタを形成する工程を備えるＥＰＲＯＭの製造方法」である点。
　
　相違点２
　訂正後発明２が「前記上層のゲート電極の一部となるポリシリコン層を、前記下層のゲート電極によって形成される前記各溝部の幅の1/2以上として堆積し、前記各溝部を埋め込んだ後該層の上部側をエッチング除去してから高融点金属またはそのシリサイド層を、残存したポリシリコン層の全面上に形成する」工程を備えるのに対して、刊行物２第２発明では、「第２の多結晶シリコン膜と高融点金属膜、または前記第２の多結晶シリコン膜とシリサイド膜からなりコントロールゲート電極となる第２の導電層を形成する工程」を備える点
　
　上記相違点１、２について検討する。
　相違点１
　刊行物２第２発明の「フローティングゲート電極」、「コントロールゲート電極」、「ＥＰＲＯＭの製造方法」は、それぞれ訂正後発明２の「下層のゲート電極」、「上層のゲート電極」、「半導体記憶装置の製造方法」に相当する。
　相違点１は、以下のように区分して検討する。
　
　訂正後発明２は、「２層以上のゲート電極を有」する「半導体記憶装置の製造方法」であるのに対して、刊行物２第２発明は、「フローティングゲート電極」と「コントロールゲート電極」「を備えるＥＰＲＯＭの製造方法」である点（相違点１−１）と、
　訂正後発明２は、「下層のゲート電極が略同じ大きさの多数の溝部を有しその上に上層のゲート電極が形成される半導体記憶装置の製造方法」であるのに対して、刊行物２第２発明は、「フローティングゲート電極となる第１の導電層を形成する工程と、前記第１の導電層上に」「第２の酸化シリコン膜を形成する工程と、前記第２の酸化シリコン膜上に」「コントロールゲート電極」を形成する工程を備える「ＥＰＲＯＭの製造方法」である点（相違点１−２）と、
　刊行物２第２発明は、訂正後発明２に対応する工程のない「半導体基板の主面上部にフィールド絶縁膜を形成する工程と、前記フィールド絶縁膜が形成された前記半導体基板の前記主面上部に熱酸化技術による第１の酸化シリコン膜を形成する工程と、前記第１の酸化シリコン膜上に、第１の多結晶シリコンからなるフローティングゲート電極となる第１の導電層を形成する工程と、前記第１の導電層上に熱酸化技術による第２の酸化シリコン膜を形成する工程と」、「前記第２の導電層、前記第２の酸化シリコン膜及び前記第１の導電層をエッチングし、前記フローティングゲート電極、前記コントロールゲート電極を形成する工程と、前記フローティングゲート電極及び前記コントロールゲート電極の両側部の前記半導体基板の前記主面上部に、ソース領域又はドレイン領域を形成してメモリセルとなる電界効果トランジスタを形成する工程を備える」点（相違点１−３）に区分できる。
　
（ａ）相違点１−１について
　訂正後発明２と刊行物２第２発明は、「２層」「のゲート電極を有」「する半導体記憶装置」である点においては一致している。また本件特許明細書の実施例の記載を検討しても、訂正後発明１の「下層のゲート電極」と「上層のゲート電極」に相当する「１層目のゲート電極」と「２層目のゲート電極」を備える「半導体記憶装置の製造方法」のみが開示されており、刊行物２第２発明に記載された「フローティングゲート電極」と「コントロールゲート電極」「を備えるＥＰＲＯＭの製造方法」と同等の製造方法であるから、訂正後発明２の「２層以上のゲート電極を有」する「半導体記憶装置の製造方法」と、刊行物２第２発明の「フローティングゲート」と「コントロールゲート」「を備えるＥＰＲＯＭの製造方法」は、実質的に相違しない。
　
（ｂ）相違点１−２について
　刊行物２第２発明の「フローティングゲート電極」、「コントロールゲート電極」は、それぞれ訂正後発明２の「下層のゲート電極」、「上層のゲート電極」に相当する。
　ＥＰＲＯＭの製造方法の技術分野において、フローティングゲート電極を、多数、等間隔に形成する工程は周知の技術的事項であるから、刊行物２第２発明のフローティングゲート電極を形成する工程を、多数、等間隔で形成する工程とすることは、当業者が容易に想起する事項である。また、フローティングゲート電極を、多数、等間隔で形成すれば、フローティングゲート電極と隣接するフローティングゲート電極の間の部分に溝部が形成されることは明らかであり、多数のフローティングゲート電極を等間隔に配置すれば、多数形成された前記溝部は略同じ大きさとなる。
　さらに、フローティングゲート電極上、及び前記フローティングゲート電極と隣接するフローティングゲート電極の間の部分、即ち溝部上にコントロールゲート電極を配置することは、周知の技術的事項であるから、刊行物２第２発明に、上記周知の技術的事項であるフローティングゲート電極を、多数、等間隔で形成する工程を適用することは、当業者が何ら困難性無くなし得る事項である。
　また、刊行物２第２発明は、訂正後発明２に対応する工程のない「前記第２の酸化シリコン膜」を形成した後に「コントロールゲート電極」を形成する工程を備えるが、当該工程は下層のゲート電極と上層のゲート電極を形成する半導体記憶装置の製造方法が備える通常の工程であるから、訂正後発明２も実質的に備えており、相違点ではない。
　
（ｃ）相違点１−３について
　刊行物２第２発明が、訂正後発明２に対応する工程のない「半導体基板の主面上部にフィールド絶縁膜を形成する工程と、前記フィールド絶縁膜が形成された前記半導体基板の前記主面上部に熱酸化技術による第１の酸化シリコン膜を形成する工程と、前記第１の酸化シリコン膜上に、第１の多結晶シリコンからなるフローティングゲート電極となる第１の導電層を形成する工程と、前記第１の導電層上に熱酸化技術による第２の酸化シリコン膜を形成する工程と」、「前記第２の導電層、前記第２の酸化シリコン膜及び前記第１の導電層をエッチングし、前記フローティングゲート電極、前記コントロールゲート電極を形成する工程と、前記フローティングゲート電極及び前記コントロールゲート電極の両側部の前記半導体基板の前記主面上部に、ソース領域又はドレイン領域を形成してメモリセルとなる電界効果トランジスタを形成する工程を備える」点は、上層のゲート電極と下層のゲート電極を形成する半導体記憶装置の製造方法が備える通常の工程であるから、訂正後発明２も、実質的に、半導体基板の主面上部にフィールド絶縁膜を形成する工程、前記フィールド絶縁膜が形成された前記半導体基板の前記主面上部に熱酸化技術による第１の酸化シリコン膜を形成する工程と、前記第１の酸化シリコン膜上に、第１の多結晶シリコンからなるフローティングゲート電極を形成する工程、前記第２の導電層、前記第２の酸化シリコン膜及び前記第１の導電層をエッチングし、前記フローティングゲート電極、前記コントロールゲート電極を形成する工程と、前記フローティングゲート電極及び前記コントロールゲート電極の両側部の前記半導体基板の前記主面上部に、ソース領域又はドレイン領域を形成してメモリセルとなる電界効果トランジスタを形成する工程を備えており、実質的な相違点ではない。
　
　相違点２について
　刊行物２第２発明の「コントロールゲート電極」、「第２の多結晶シリコン膜」は、それぞれ訂正後発明２の「上層のゲート電極」、「ポリシリコン層」に相当する。
  刊行物２第２発明には、「第２の多結晶シリコン膜と高融点金属膜、または前記第２の多結晶シリコン膜とシリサイド膜からなりコントロールゲート電極となる第２の導電層を形成する工程」については記載されているものの、訂正後発明２の「前記上層のゲート電極の一部となるポリシリコン層を、前記下層のゲート電極によって形成される前記各溝部の幅の1/2以上として堆積し、前記各溝部を埋め込んだ後該層の上部側をエッチング除去してから高融点金属またはそのシリサイド層を、残存したポリシリコン層の全面上に形成する」工程については記載も示唆もされていない。
　
　刊行物３第２発明との対比
　刊行物３第２発明の「浮遊ゲート」、「制御ゲート」、「第２の多結晶シリコン」、「モリブデンシリサイド層」、「不揮発性半導体記憶装置の製造方法」は、それぞれ訂正後発明２の「下層のゲート電極」、「上層のゲート電極」、「ポリシリコン層」、「高融点金属」「のシリサイド層」、「半導体記憶装置の製造方法」に相当する。
　刊行物３第２発明の「第１の多結晶シリコン層を堆積する工程と、前記第１の多結晶シリコン層を選択的にエッチングし溝部を形成する工程」は、「前記第１の多結晶シリコン層からなる浮遊ゲート、前記第２の多結晶シリコン層及び前記モリブデンシリサイド層からなる制御ゲートを夫々形成する工程」の記載から、「浮遊ゲート」に「溝部を形成する工程」である。また、刊行物３第２発明の「第１の多結晶シリコン層を堆積する工程と、前記第１の多結晶シリコン層を選択的にエッチングし溝部を形成する工程」の後、「第２の多結晶シリコン層を形成する工程と」、「全面にモリブデンシリサイド層を形成する工程と」を備え、「前記第２の多結晶シリコン層及び前記モリブデンシリサイド層からなる制御ゲート」を形成する工程を備える点は、訂正後発明２の「下層のゲート電極が」「溝部を有しその上に上層のゲート電極が形成される」工程に相当する。
　さらに、「不揮発性半導体記憶装置の製造方法」が、浮遊ゲートを多数形成する製造方法であることは、当業者にとって自明な事項であるから、刊行物３第２発明の「第１の多結晶シリコン層を堆積する工程と、前記第１の多結晶シリコン層を選択的にエッチングし溝部を形成する工程」の後、「第２の多結晶シリコン層を形成する工程と」、「全面にモリブデンシリサイド層を形成する工程と」を備え、「前記第１の多結晶シリコン層からなる浮遊ゲート、前記第２の多結晶シリコン層及び前記モリブデンシリサイド層からなる制御ゲートを夫々形成する工程」を備える「不揮発性半導体記憶装置の製造方法」は、訂正後発明２の「下層のゲート電極が」「多数の溝部を有しその上に上層のゲート電極が形成される半導体記憶装置の製造方法」に相当する。
　
　したがって、訂正後発明２と刊行物３第２発明とは、
「２層のゲート電極を有し下層のゲート電極が多数の溝部を有しその上に上層のゲート電極が形成される半導体記憶装置の製造方法。」
である点で一致し、以下の点で相違している。
　
　相違点１
　訂正後発明２は、「２層以上のゲート電極を有しそのうちの下層のゲート電極が略同じ大きさの多数の溝部を有しその上に上層のゲート電極が形成される半導体記憶装置の製造方法」であるのに対して、刊行物３第２発明は、「半導体基板上に第１の酸化膜を介して第１の多結晶シリコン層を堆積する工程と、前記第１の多結晶シリコン層を選択的にエッチングし溝部を形成する工程と、前記第１の多結晶シリコン層を含む前記半導体基板上に第２の酸化膜を介して第２の多結晶シリコン層を形成する工程と」、「全面にモリブデンシリサイド層を形成する工程と、前記モリブデンシリサイド層」、「前記第２の多結晶シリコン層、前記第２の酸化膜及び前記第１の多結晶シリコン層をパターニングし、前記第１の多結晶シリコン層からなる浮遊ゲート、前記第２の多結晶シリコン層及び前記モリブデンシリサイド層からなる制御ゲートを夫々形成する工程と、ひきつづき、前記制御ゲートをマスクとして不純物を前記半導体基板にイオン注入し、活性化してソース，ドレイン領域を形成する工程」を備える「不揮発性半導体記憶装置の製造方法」である点
　
　相違点２
　訂正後発明２は、「前記上層のゲート電極の一部となるポリシリコン層を、前記下層のゲート電極によって形成される前記各溝部の幅の1/2以上として堆積し、前記各溝部を埋め込んだ後該層の上部側をエッチング除去してから高融点金属またはそのシリサイド層を、残存したポリシリコン層の全面上に形成する」工程を備えるのに対して、刊行物３第２発明は、「前記溝部内に第２の酸化膜及び第２の多結晶シリコン層を介して、前記溝部の幅の１／２程度の厚さを持つＣＶＤＳｉＯ２膜を埋め込む工程と、全面にモリブデンシリサイド層を形成する工程と」、また、「前記溝部」に「ＣＶＤＳｉＯ２膜を埋め込む工程」を備えたことによって、「前記モリブデンシリサイド層、前記ＣＶＤＳｉＯ２膜、前記第２の多結晶シリコン層、前記第２の酸化膜及び前記第１の多結晶シリコン層をパターニング」する工程を備える点。
　
　上記相違点１、２について検討する。
　相違点１
　刊行物３第２発明の「浮遊ゲート」、「制御ゲート」、「不揮発性半導体記憶装置の製造方法」は、それぞれ訂正後発明２の「下層のゲート電極」、「上層のゲート電極」、「半導体記憶装置の製造方法」に相当する。
　相違点１は、以下のように区分して検討する。
　訂正後発明２は、「２層以上のゲート電極を有」する「半導体記憶装置の製造方法」であるのに対して、刊行物３第２発明は「浮遊ゲート」と「制御ゲート」を備える「不揮発性半導体記憶装置の製造方法」である点（相違点１−１）と、
　訂正後発明２は、「下層のゲート電極が略同じ大きさの多数の溝部を有しその上に上層のゲート電極が形成される半導体記憶装置の製造方法」であるのに対して、刊行物３第２発明は、「第１の多結晶シリコン層を堆積する工程と、前記第１の多結晶シリコン層を選択的にエッチングし溝部を形成する工程と、前記第１の多結晶シリコン層を含む前記半導体基板上に第２の酸化膜を介して第２の多結晶シリコン層を形成する工程と」、「全面にモリブデンシリサイド層を形成する工程と」、「前記第１の多結晶シリコン層からなる浮遊ゲート、前記第２の多結晶シリコン層及び前記モリブデンシリサイド層からなる制御ゲートを夫々形成する工程」を備える「不揮発性半導体記憶装置の製造方法」である点（相違点１−２）と、
　刊行物３第２発明は、訂正後発明２に対応する工程のない「半導体基板上に第１の酸化膜を」形成する工程と、「前記モリブデンシリサイド層、」「前記第２の多結晶シリコン層、前記第２の酸化膜及び前記第１の多結晶シリコン層をパターニングし」、「浮遊ゲート」及び「制御ゲートを夫々形成する工程と」、「前記制御ゲートをマスクとして不純物を前記半導体基板にイオン注入し、活性化してソース，ドレイン領域を形成する工程」を備える点（相違点１−３）に区分できる。
　
（ａ）相違点１−１について
　訂正後発明２と刊行物３第２発明は、「２層」「のゲート電極を有」「する半導体記憶装置」である点においては一致している。また本件特許明細書の実施例の記載を検討しても、訂正後発明２の「下層のゲート電極」と「上層のゲート電極」に相当する「１層目のゲート電極」と「２層目のゲート電極」を備える「半導体記憶装置の製造方法」のみが開示されており、刊行物３第２発明に記載された「浮遊ゲート」と「制御ゲート」「を備える不揮発性半導体記憶装置の製造方法」と同等の製造方法であるから、訂正後発明２の「２層以上のゲート電極を有」する「半導体記憶装置の製造方法」と、刊行物３第２発明の「浮遊ゲート」と「制御ゲート」「を備える不揮発性半導体記憶装置の製造方法」は、実質的に相違しない。
　
（ｂ）相違点１−２について
　「上記刊行物３第２発明との対比」で検討したように、刊行物３第２発明の「第１の多結晶シリコン層を堆積する工程と、前記第１の多結晶シリコン層を選択的にエッチングし溝部を形成する工程」の後、「第２の多結晶シリコン層を形成する工程と」、「全面にモリブデンシリサイド層を形成する工程と」を備え、「前記第１の多結晶シリコン層からなる浮遊ゲート、前記第２の多結晶シリコン層及び前記モリブデンシリサイド層からなる制御ゲートを夫々形成する工程」を備える「不揮発性半導体記憶装置の製造方法」は、訂正後発明２の「下層のゲート電極が」「多数の溝部を有しその上に上層のゲート電極が形成される半導体記憶装置の製造方法」に相当する。
　高集積度ＥＰＲＯＭの製造方法において、多数のフローティングゲートを等間隔に形成する工程は、周知の技術的事項であるから、刊行物３第２発明の「第１の多結晶シリコン層を堆積する工程と、前記第１の多結晶シリコン層を選択的にエッチングし溝部を形成する工程」の後、「第２の多結晶シリコン層を形成する工程と」、「全面にモリブデンシリサイド層を形成する工程と」を備え、「前記第１の多結晶シリコン層からなる浮遊ゲート、前記第２の多結晶シリコン層及び前記モリブデンシリサイド層からなる制御ゲートを夫々形成する工程」を備える「不揮発性半導体記憶装置の製造方法」に、上記周知の技術的事項である多数のフローティングゲートを等間隔に形成する工程を適用して、訂正後発明２の「下層のゲート電極が略同じ大きさの多数の溝部を有しその上に上層のゲート電極が形成される半導体記憶装置の製造方法」と成すことは、当業者が容易に想到する事項である。
　また、刊行物３第２発明では、訂正後発明２に対応する工程のない「前記第１の多結晶シリコン層を含む前記半導体基板上に第２の酸化膜を介して第２の多結晶シリコン層を形成する工程」、即ち、「浮遊ゲート」と「制御ゲート」となる「第２の多結晶シリコン層」の間に「第２の酸化膜」を形成する工程を備えるが、当該工程は、下層のゲート電極と上層のゲート電極を形成する半導体記憶装置の製造方法が備える通常の工程であるから、訂正後発明２も実質的に備えており、相違点ではない。
　
（ｃ）相違点１−３について
　刊行物３第２発明は、訂正後発明２に対応する工程のない「半導体基板上に第１の酸化膜を」形成する工程と、「前記モリブデンシリサイド層、」「前記第２の多結晶シリコン層、前記第２の酸化膜及び前記第１の多結晶シリコン層をパターニングし」、「浮遊ゲート」及び「制御ゲートを夫々形成する工程と」、「前記制御ゲートをマスクとして不純物を前記半導体基板にイオン注入し、活性化してソース，ドレイン領域を形成する工程」を備える点は、上層のゲート電極と下層のゲート電極を形成する半導体記憶装置の製造方法が備える通常の工程であり、訂正後発明２も、実質的に、半導体基板上に第１の酸化膜を形成する工程と、前記モリブデンシリサイド層、前記第２の多結晶シリコン層、前記第２の酸化膜及び前記第１の多結晶シリコン層をパターニングし、浮遊ゲート及び制御ゲートを夫々形成する工程と、前記制御ゲートをマスクとして不純物を前記半導体基板にイオン注入し、活性化してソース，ドレイン領域を形成する工程を備えるから、実質的な相違点ではない。
　
　相違点２について
　刊行物３第２発明の「浮遊ゲート」、「制御ゲート」、「第２の多結晶シリコン層」、「モリブデンシリサイド層」は、それぞれ訂正後発明２の「下層のゲート電極」、「上層のゲート電極」、「ポリシリコン層」、「高融点金属」「のシリサイド層」に相当する。
　刊行物３第２発明は、「前記溝部に前記第２の酸化膜及び第２の多結晶シリコン層を介して前記溝部の幅の１／２程度の厚さを持つＣＶＤＳｉＯ２膜を埋め込む工程と、全面にモリブデンシリサイド層を形成する工程」、また、「前記溝部」に「ＣＶＤＳｉＯ２膜を埋め込む工程」を備えたことによって、「前記モリブデンシリサイド層、前記ＣＶＤＳｉＯ２膜、前記第２の多結晶シリコン層、前記第２の酸化膜及び前記第１の多結晶シリコン層をパターニング」する工程は備えるものの、訂正後発明２の「前記上層のゲート電極の一部となるポリシリコン層を、前記下層のゲート電極によって形成される前記各溝部の幅の1/2以上として堆積し、前記各溝部を埋め込んだ後該層の上部側をエッチング除去してから高融点金属またはそのシリサイド層を、残存したポリシリコン層の全面上に形成する」工程を備えることは、記載も示唆もされていない。
　
　刊行物４に記載されている発明との対比
　刊行物４には訂正後発明２と対比できる製造方法に係る発明は記載されていない。
　
　以上のとおりであるから、訂正後発明２と刊行物１第２発明、刊行物２第２発明、刊行物３第２発明とを対比すると、訂正後発明２は「前記上層のゲート電極の一部となるポリシリコン層を、前記下層のゲート電極によって形成される前記各溝部の幅の1/2以上として堆積し、前記各溝部を埋め込んだ後該層の上部側をエッチング除去してから高融点金属またはそのシリサイド層を、残存したポリシリコン層の全面上に形成する」工程を備える点で、刊行物１第２発明、刊行物２第２発明、刊行物３第２発明と、少なくとも相違している。
　そして、訂正後発明２は、上記構成により、本件特許明細書に記載された「第１図（ｃ）に示されるように高融点金属またはシリサイド層が、平坦な形状となるので、後の熱処理例えば第１図（ｄ）の酸化膜209の形成工程等でクラックが発生しない。さらに膜の堆積時に不均一性も発生しない。また、ゲート電極を加工する際、高融点金属またはそのシリサイド層のエッチングにおいて、オーバーエッチングをあまりする必要がなくなり、つまりエッチングバックによって、溝部幅が広すぎる場合の上層ポリシリコンの厚みが大になり過ぎて後工程での加工が困難になる等のこともなくなり、エッチング条件の切換えも容易となり、加工の難易度が大幅に小さくなる。」（第１０頁第２０行〜第１１頁第１２行（本件特許公告公報第６欄第１６〜２７行参照））という顕著な効果を奏するものである。
　
　また、刊行物３第２発明に刊行物１第２発明、刊行物２第２発明を適用することを検討する。刊行物３第２発明は「不揮発性メモリの製造方法」において、「前記溝部に前記第２の酸化膜及び第２の多結晶シリコン層を介して前記溝部の幅の１／２程度の厚さを持つＣＶＤＳｉＯ２膜を埋め込む工程と、前記第２の多結晶シリコン層及び前記ＣＶＤＳｉＯ２膜上にモリブデンシリサイド層を形成する工程」を示すものであり、刊行物１第２発明、又は刊行物２第２発明と、刊行物３第２発明を組み合わせても、訂正後発明２が備える「前記上層のゲート電極の一部となるポリシリコン層を、前記下層のゲート電極によって形成される前記各溝部の幅の1/2以上として堆積し、前記各溝部を埋め込んだ後該層の上部側をエッチング除去してから高融点金属またはそのシリサイド層を、残存したポリシリコン層の全面上に形成する」工程を当業者が容易に想起することはできない。　
　
　したがって、訂正後発明２は、刊行物１ないし刊行物４に記載された発明から当業者が容易に発明をすることができたものであるとすることができない。
　
（ｃ）特許請求の範囲の請求項２及び３に係る発明について
　特許請求の範囲の請求項２及び３に記載されている事項により特定される発明は、訂正明細書において訂正発明１を直接又は間接に引用し、さらに技術的事項を特定するものであるから、これらの発明も、訂正後発明１と同様に、刊行物１第１発明、刊行物２第１発明、刊行物３第１発明、及び刊行物４第１発明に記載された発明から当業者が容易に発明をすることができたものであるとすることができない。
　
（イ）特許法第２９条の２について
　まず、訂正後発明１及び訂正後発明２について検討し、さらに、請求項１を直接又は間接に引用する請求項２及び請求項３に係る発明について検討する。
（ａ）訂正後発明１について
　訂正後発明１と先願第１発明とを対比すると、先願第１発明の「フローティングゲート」、「コントロールゲート」、「不揮発性メモリ」は、それぞれ訂正後発明１の「下層のゲート電極」、「上層のゲート電極」、「半導体記憶装置」に相当している。
　先願第１発明の「前記フローティングゲートは、隣接するフローティングゲートとの間に素子分離酸化膜の表面の一部を露出する多数の溝部を備え」「前記コントロールゲートは、前記フローティングゲート及び前記素子分離酸化膜の表面の一部を露出する部分上にあ」る構成は、訂正後発明１の「下層のゲート電極が」「多数の溝部を有しその上に上層のゲート電極が形成される」構成に相当する。
　
　したがって、訂正後発明１と先願第１発明は、
「２層のゲート電極を有しそのうちの下層のゲート電極が多数の溝部を有しその上に上層のゲート電極が形成される半導体記憶装置。」
である点で一致し、以下の点で相違する。
　
　相違点１
　訂正後発明１が「２層以上のゲート電極を有しそのうちの下層のゲート電極が略同じ大きさの多数の溝部を有しその上に上層のゲート電極が形成される半導体記憶装置」であるのに対して、先願第１発明が「シリコン基板上に素子分離酸化膜とゲート酸化膜を備え、前記ゲート酸化膜上にフローティングゲートを備え、前記フローティングゲートは、隣接するフローティングゲートとの間に前記素子分離酸化膜の表面の一部を露出する多数の溝部を備え、前記フローティングゲート上に中間酸化絶縁膜を備え、前記中間酸化絶縁膜上にコントロールゲートを備え、前記コントロールゲートは、前記フローティングゲート及び前記素子分離酸化膜の表面の一部を露出する溝部上にあり、前記フローティングゲート、前記中間絶縁膜及び前記コントロールゲートの両側の前記シリコン基板内にソース及びドレインを備える不揮発性メモリ」である点
　
　相違点２
　訂正後発明１が「前記上層のゲート電極がポリシリコンと高融点金属またはそのシリサイドの複合構造であり、前記ポリシリコン層の層厚が、前記下層のゲート電極によって形成される前記各溝部の幅の1/2以上とされて前記各溝部を埋め込んでおり、前記高融点金属またはそのシリサイドが、前記ポリシリコン層の上面全面に接している」構成を備えるのに対して、先願第１発明は対応する構成がない点。
　
　よって、訂正後発明１は、上記相違点２の構成を備えるのに対して、先願第１発明は、上記相違点２に相当する構成を備えない点で少なくとも差異を有しており、訂正後発明１は、先願明細書に記載されている発明と同一であるとはいえない。
　
（ｂ）訂正後発明２について
　訂正後発明２と先願第２発明とを対比すると、先願第２発明の「フローティングゲート」、「コントロールゲート」、「不揮発性メモリの製造方法」は、それぞれ訂正後発明２の「下層のゲート電極」、「上層のゲート電極」、「半導体記憶装置の製造方法」に相当する。
 先願第２発明の「隣接するフローティングゲートとの間の前記素子分離酸化膜の表面の一部を露出させる溝部を多数形成する工程と」「前記中間酸化絶縁膜上及び前記素子分離酸化膜の表面の一部を露出させた溝部上にコントロールゲートとなる第２のポリシリコンを形成する工程」は、「下層のゲート電極が多数の溝部を有しその上に上層のゲート電極が形成される」工程に相当する。
　
　したがって、訂正後発明２と先願第２発明は、
「２層のゲート電極を有しそのうちの下層のゲート電極が多数の溝部を有しその上に上層のゲート電極が形成される半導体記憶装置の製造方法。」
である点で一致し、以下の点で相違する。
　
　相違点１
　訂正後発明２が、「２層以上のゲート電極を有しそのうちの下層のゲート電極が略同じ大きさの多数の溝部を有しその上に上層のゲート電極が形成される半導体記憶装置の製造方法」であるのに対して、先願第２発明が、「シリコン基板上に素子分離酸化膜を形成する工程と、前記シリコン基板上に熱酸化にてゲート酸化膜を形成する工程と、前記ゲート酸化膜上にフローティングゲートとなる第１のポリシリコンを形成する工程と、前記第１のポリシリコン上に窒化シリコン膜を形成する工程と、前記窒化シリコン膜および前記第１のポリシリコンのパターニングをフォトリソグラフィにより行い、隣接するフローティングゲートとの間の前記素子分離酸化膜の表面の一部を露出させる溝部を多数形成する工程と、その後、ウェットエッチングにより、前記窒化シリコン膜を除去した後、熱酸化にて中間酸化絶縁膜を形成する工程と、次に、前記中間酸化絶縁膜上及び前記素子分離酸化膜の表面の一部を露出させた溝部上にコントロールゲートとなる第２のポリシリコンを形成する工程と、前記中間酸化絶縁膜および前記第２のポリシリコンを所定の領域を残し、エッチングを行い、前記コントロールゲートおよび前記フローティングゲートのパターニングを行い前記コントロールゲートとフローティングゲートを形成する工程と、続いて、イオン注入にて不純物を注入することにより、ソース・ドレインを形成する工程を備える不揮発性メモリの製造方法」である点。
　
　相違点２
　訂正後発明２が、「前記上層のゲート電極の一部となるポリシリコン層を、前記下層のゲート電極によって形成される前記各溝部の幅の1/2以上として堆積し、前記各溝部を埋め込んだ後該層の上部側をエッチング除去してから高融点金属またはそのシリサイド層を、残存したポリシリコン層の全面上に形成する」工程を備えるのに対して、先願第２発明には、対応する工程が無い点。
　
　よって、訂正後発明２は、上記相違点２の工程を備えるのに対して、先願発明２は、上記相違点２に相当する工程を備えない点で少なくとも差異を有しており、訂正後発明２は、先願明細書に記載されている発明と同一であるとはいえない。
　
（ｃ）特許請求の範囲の請求項２及び３に係る発明について
　特許請求の範囲の請求項２及び３に記載されている事項により特定される発明は、訂正明細書において訂正発明１を直接又は間接に引用し、さらに技術的事項を特定するものであるから、これらの発明も、訂正後発明１と同様に、先願明細書に記載された発明と同一であるとはいえない。
　
　したがって、訂正後の特許請求の範囲請求項１ないし請求項４に係る発明は、上記刊行物１〜４に基づいて当業者が容易に発明をすることができたものであるとすることはできない。また、上記先願明細書に記載された発明であるともいえない。
　さらに、他に特許出願の際独立して特許を受けることができないとする理由を発見しないから、本件訂正は特許法等の一部を改正する法律（平成６年法律第１１６号）附則第６条第１項の規定によりなお従前の例によるものとされた同法第１条の規定による改正前の特許法第１２６条第３項の規定に適合する。
　
４．むすび
　以上のとおりであるから、上記訂正は、特許法等の一部を改正する法律（平成６年法律第１１６号）附則第６条第１項の規定によりなお従前の例によるものとされた同法第１条の規定による改正前の特許法第１２６条第１項ないし３項の規定に適合する。
　よって、結論のとおり審決する。