(57)【要約】【課題】良好なオン特性を維持したまま、逆方向バイアスに対するリーク電流を低減した半導体デバイスを得る。【解決手段】窒化物系化合物半導体からなるチャネル形成層と、チャネル形成層上に設けられ、第１の窒化物系化合物半導体からなる第１の半導体層、および、第２の窒化物系化合物半導体からなる第２の半導体層を有する疑似混晶からなる疑似混晶層と、疑似混晶層上に設けられ、窒化物系化合物半導体からなり、チャネル形成層の多数キャリアと反対の導電型を有する導電半導体層と、導電半導体層に接する第１の電極と、チャネル形成層に電気的に接続された第２の電極と、を備える半導体デバイスを提供する。【選択図】図２
2012227228.tif 000002
【特許請求の範囲】
【請求項１】
窒化物系化合物半導体からなるチャネル形成層と、
前記チャネル形成層上に設けられ、第１の窒化物系化合物半導体からなる第１の半導体層、および、第２の窒化物系化合物半導体からなる第２の半導体層を有する疑似混晶からなる疑似混晶層と、
前記疑似混晶層上に設けられ、窒化物系化合物半導体からなり、前記チャネル形成層の多数キャリアと反対の導電型を有する導電半導体層と、
前記導電半導体層に接する第１の電極と、
前記チャネル形成層に電気的に接続された第２の電極と、
を備える半導体デバイス。
【請求項２】
前記第１の窒化物系化合物半導体がＡｌＸＧａ１−ＸＮ（０＜Ｘ≦１）であり、
前記第２の窒化物系化合物半導体がＡｌＹＧａ１−ＹＮ（０≦Ｙ＜１、Ｘ＞Ｙ）である
請求項１に記載の半導体デバイス。
【請求項３】
前記導電半導体層がｐ型の導電性を有し、ＢｋＡｌｌＧａ（１−ｋ−ｌ）Ｎ（０≦ｋ≦１、０≦ｌ≦１、ｋ＋ｌ≦１）およびＩｎｍＢｎＡｌ（１−ｍ−ｎ）Ｎ（０≦ｍ≦１、０≦ｎ≦１、ｍ＋ｎ≦１）のいずれか一つからなる請求項１または２に記載の半導体デバイス。
【請求項４】
前記導電半導体層がｐ型ＡｌＺＧａ１−ＺＮ（０＜Ｚ＜１）からなり、
前記第１の窒化物系化合物半導体がＡｌＮであり、
前記第２の窒化物系化合物半導体がＧａＮである
請求項１または２に記載の半導体デバイス。
【請求項５】
前記疑似混晶層は、前記第１の半導体層および前記第２の半導体層を、それぞれ少なくとも４層以上有する請求項１から４のいずれか一項に記載の半導体デバイス。
【請求項６】
前記疑似混晶層の厚さが１０ｎｍ以上である請求項１から５のいずれか一項に記載の半導体デバイス。
【請求項７】
前記第１の半導体層のうち、前記チャネル形成層から最も離れて設けられた前記第１の半導体層の厚さが、０．５ｎｍ以上である請求項４から６のいずれか一項に記載の半導体デバイス。
【請求項８】
前記チャネル形成層から最も離れて設けられた前記第１の半導体層を除いた他の前記第１の半導体層が、厚さ０．５ｎｍのＡｌＮからなる層であり、
前記第２の半導体層が、厚さ２．０ｎｍのＧａＮからなる層である
請求項４から７のいずれか一項に記載の半導体デバイス。
【請求項９】
前記第１の電極の少なくとも一部が前記チャネル形成層にオーミック接続し、
前記第１の電極が前記チャネル形成層にオーミック接続する部分と、前記第２の電極が前記チャネル形成層にオーミック接続する部分との間のチャネル形成層上に、前記導電半導体層が設けられている
請求項１から８のいずれか一項に記載の半導体デバイス。
【請求項１０】
前記第１の電極の少なくとも一部が前記チャネル形成層に接する請求項１から９のいずれか一項に記載の半導体デバイス。
【請求項１１】
前記第１の電極が、Ｎｉ、Ｐｔ、Ｐｄ、Ｗ、Ａｕ、ＡｇおよびＣｕのうち少なくとも一つをからなる金属膜、または、Ｎｉ、Ｐｔ、Ｐｄ、Ｗ、Ａｕ、ＡｇおよびＣｕのうち少なくとも一つを含む合金よりなる金属膜を有する請求項１から１０のいずれか一項に記載の半導体デバイス。
【請求項１２】
前記第２の電極が、前記チャネル形成層にオーミック接続する請求項１から１１のいずれか一項に記載の半導体デバイス。
【請求項１３】
前記第２の電極が、Ｔｉ、Ａｌ、ＳｉおよびＴａのいずれか、または、Ｔｉ、Ａｌ、ＳｉおよびＴａのいずれかを含む合金、または、Ｔｉ、Ａｌ、ＳｉおよびＴａのいずれかのシリサイド化合物からなる請求項１から１２のいずれか一項に記載の半導体デバイス。
【請求項１４】
前記チャネル形成層が設けられた基板をさらに備え、
前記第２の電極が、前記基板の裏面に設けられている請求項１から１３のいずれか一項に記載の半導体デバイス。
【請求項１５】
前記チャネル形成層にオーミック接続された第３の電極をさらに備え、
前記第１の電極がゲート電極であり、
前記第２の電極および前記第３の電極が、ソース電極およびドレイン電極である請求項１から１４のいずれか一項に記載の半導体デバイス。
【請求項１６】
基板の上方に窒化物系化合物半導体からなるチャネル形成層を形成する段階と、
前記チャネル形成層上に第１の窒化物系化合物半導体からなる第１の半導体層、および、第２の窒化物系化合物半導体からなる第２の半導体層を有する疑似混晶からなる疑似混晶層を形成する段階と、
前記疑似混晶層上に、前記チャネル形成層の多数キャリアと反対の導電型を有する導電半導体層を形成する段階と、
少なくとも前記導電半導体層に接して、第１の電極を形成する段階と、を備えた
半導体デバイスの製造方法。
【請求項１７】
前記導電半導体層がｐ型ＡｌＺＧａ１−ＺＮ（０＜Ｚ＜１）からなり、
前記第１の窒化物系化合物半導体がＡｌＸＧａ１−ＸＮ（０＜Ｘ≦１）であり、
前記第２の窒化物系化合物半導体がＡｌＹＧａ１−ＹＮ（０≦Ｙ＜１、Ｘ＞Ｙ）であり、
前記導電半導体層の一部を除去して前記疑似混晶層の一部を露出する除去段階と、
前記疑似混晶層の一部を覆って絶縁膜を形成する絶縁膜形成段階と、をさらに備える
請求項１６に記載の半導体デバイスの製造方法。
【請求項１８】
前記疑似混晶層が複数の前記第１の半導体層を有し、
前記除去段階と前記絶縁膜形成段階との間に、複数の前記第１の半導体層の少なくとも一つの一部を除去して、前記第２の半導体層の一部を露出する段階をさらに備える
請求項１７に記載の半導体デバイスの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体デバイスおよび半導体デバイスの製造方法に関する。
【背景技術】
【０００２】
従来、ＨＥＭＴ（Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ）構造のＧａＮ／ＡｌＧａＮ積層膜を利用することでオン抵抗が低減されたＳＢＤ（ショットキーバリアダイオード）が知られている（例えば、特許文献１参照）。
特許文献１  特開２００４−３１８９６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００３】
ＨＥＭＴ構造のＧａＮ／ＡｌＧａＮ積層膜を利用したＳＢＤなどの半導体デバイスでは、ＧａＮ層のＡｌＧａＮ層側にヘテロ接合によって２次元電子ガスが発生するので、抵抗が低くなる。しかし、逆方向バイアスが印加されたときに、逆方向の電圧がピンチオフ電圧に到達するまで、逆方向の電流が増大してリーク電流となる。そこで、低抵抗を維持したまま、逆方向バイアスに対するリーク電流を低減することが求められていた。
【課題を解決するための手段】
【０００４】
本発明の第１の態様においては、窒化物系化合物半導体からなるチャネル形成層と、チャネル形成層上に設けられ、第１の窒化物系化合物半導体からなる第１の半導体層、および、第２の窒化物系化合物半導体からなる第２の半導体層を有する疑似混晶からなる疑似混晶層と、疑似混晶層上に設けられ、窒化物系化合物半導体からなり、チャネル形成層の多数キャリアと反対の導電型を有する導電半導体層と、導電半導体層に接する第１の電極と、チャネル形成層に電気的に接続された第２の電極と、を備える半導体デバイスを提供する。
【０００５】
本発明の第２の態様においては、基板の上方に窒化物系化合物半導体からなるチャネル形成層を形成する段階と、チャネル形成層上に第１の窒化物系化合物半導体からなる第１の半導体層、および、第２の窒化物系化合物半導体からなる第２の半導体層を有する疑似混晶からなる疑似混晶層を形成する段階と、疑似混晶層上に、チャネル形成層の多数キャリアと反対の導電型を有する導電半導体層を形成する段階と、少なくとも導電半導体層に接して、第１の電極を形成する段階と、を備えた半導体デバイスの製造方法を提供する。
【０００６】
なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。
【図面の簡単な説明】
【０００７】
【図１】本発明の第１の実施形態によるＳＢＤ（ショットキーバリアダイオード）の上視図である。
【図２】本発明の第１の実施形態によるＳＢＤの断面図である。
【図３】本発明の第１の実施形態の変形例によるＳＢＤの上視図である。
【図４】本発明の第１の実施形態によるＳＢＤの製造方法を示すプロセス図である。
【図５】本発明の第１の実施形態によるＳＢＤの製造方法を示すプロセス図である。
【図６】本発明の第２の実施形態によるＳＢＤの断面図である。
【図７】比較例のＳＢＤの断面図である。
【図８】本発明の第１及び第２の実施形態によるＳＢＤの電流特性と、比較例によるＳＢＤの電流特性とを示す図である。
【図９】本発明の第３の実施形態によるＳＢＤの断面図である。
【図１０】本発明の第４の実施形態によるＨＥＭＴの断面図である。
【発明を実施するための形態】
【０００８】
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
【０００９】
図１は、本発明の第１の実施形態に係るＳＢＤ１００の一部を上方から見た際のレイアウト例を示す上視図である。第１アノード電極１１８、第２アノード電極１２０、カソード電極１２２、および導電半導体層１１４を示す。
【００１０】
ＳＢＤ１００は、２つのカソード電極１２２と、該２つのカソード電極１２２で挟まれた領域に設けられたアノード電極と、を１つの構成パターン１０２に含む。隣接する構成パターン１０２に共通するカソード電極１２２が設けられる。ＳＢＤ１００は、構成パターン１０２が１つ以上配列された構成を有する。ＳＢＤ１００に含まれるアノード電極は、例えば、第１アノード電極１１８および第２アノード電極１２０からなる。ただし、アノード電極は、第１アノード電極１１８を有さず、第２アノード電極からなってもよい。
【００１１】
第２アノード電極１２０は、上面から見て、第１アノード電極１１８を覆って、第１アノード電極１１８より大きく設けられる。第２アノード電極１２０は、上面から見て、導電半導体層１１４を覆って設けられる。第２アノード電極１２０の、カソード電極１２２側の端面は、導電半導体層１１４のカソード電極１２２側の端面とそろっている。
【００１２】
図２は、第１の実施形態に係るＳＢＤ１００を、図１におけるＡ−Ａ'を含み基板１０４の上面と垂直な面で切断した際の模式的な断面図を示す。ＳＢＤ１００は、基板１０４、および、基板１０４の上方に設けられた構成パターン１０２を備える。ＳＢＤ１００の各構成パターン１０２は、チャネル形成層１０８、疑似混晶層１１２、導電半導体層１１４、第１アノード電極１１８、第２アノード電極１２０およびカソード電極１２２を備える。
【００１３】
基板１０４は、例えばシリコン（１１１）基板である。チャネル形成層１０８は、基板１０４の上方に形成される。疑似混晶層１１２は、チャネル形成層１０８上に形成される。構成パターン１０２ごとに、疑似混晶層１１２上の一部に、２つの導電半導体層１１４が形成される。当該２つの導電半導体層１１４の間に、導電半導体層１１４と離間して第１アノード電極１１８が形成される。第１アノード電極１１８は、疑似混晶層１１２上からチャネル形成層１０８の上層部分にまで貫通して埋め込まれる。第１アノード電極１１８および導電半導体層１１４を覆って、第２アノード電極１２０が形成される。第２アノード電極１２０は導電半導体層１１４の間の、第１アノード電極１１８が形成されていない部分で、疑似混晶層１１２上に形成される。
【００１４】
導電半導体層１１４を挟んで第１アノード電極１１８と反対側に、疑似混晶層１１２上にカソード電極１２２が形成される。すなわち、導電半導体層１１４を挟んで、第２アノード電極１２０が疑似混晶層１１２に接する領域と反対側に、カソード電極１２２が形成される。基板１０４とチャネル形成層１０８との間にバッファ層１０６が形成されてもよい。また、導電半導体層１１４とカソード電極１２２との間の、疑似混晶層１１２上に、絶縁層１１６が形成されてよい。
【００１５】
チャネル形成層１０８は、例えばアンドープのＧａＮ膜（ｕｎ−ＧａＮ膜という）あるいはｎ型の不純物を含むＧａＮ膜（ｎ−ＧａＮ膜）などの窒化物系化合物半導体で形成される。第１の実施形態では、ｕｎ−ＧａＮ膜でチャネル形成層１０８を形成した場合を例に挙げる。チャネル形成層１０８の膜厚は例えば３０００ｎｍである。ただし、チャネル形成層１０８はこれに限定されず、例えばＡｌｑＧａ１−ｑＮ（０≦ｑ＜１）、または、ＩｎｐＧａ１−ｐＮ（０≦ｐ＜１）など、種々の窒化物系化合物半導体で形成されることができる。ｕｎ−ＧａＮ膜からなるチャネル形成層１０８は、疑似混晶層１１２のバンドギャップエネルギーとの関係等からｎ型の導電性を示す半導体層として振る舞う。
【００１６】
疑似混晶層１１２は、互いに異なる窒化物系化合物半導体からなる複数の領域を有する疑似混晶で形成される。ここで、異なる窒化物系化合物半導体とは、構成元素の異なる窒化物系化合物半導体であってよいし、また、同一の構成元素を有して構成元素の比率が異なる窒化物系化合物半導体であってもよい。例えば、疑似混晶層１１２は、互いに異なる窒化物系化合物半導体からなる複数の半導体層を積層して、チャネル形成層１０８上に形成される。疑似混晶層１１２は、チャネル形成層１０８上に、第１の窒化物系化合物半導体からなる第１の半導体層、および、第２の窒化物系化合物半導体からなる第２の半導体層を有する疑似混晶で形成される。
【００１７】
疑似混晶層１１２は、異なる窒化物系化合物半導体からなり、各層の厚さが臨界膜厚以下の複数の層を積層して形成される。また、疑似混晶層１１２は、異なる窒化物系化合物半導体を積層した超格子で形成される。一例として、疑似混晶層１１２は、第１の窒化物系化合物半導体からなる第１の半導体層および第２の窒化物系化合物半導体からなる第２の半導体層を、それぞれ少なくとも４層以上、交互に積層して形成される。第１の半導体層および第２の半導体層の各層の厚さは、１０ｎｍ以下であることが好ましく、５ｎｍであることがさらに好ましい。疑似混晶層１１２の性質が、各層の厚さを調節することで、制御される。
【００１８】
疑似混晶層１１２が有する層の少なくとも一つが、疑似混晶層１１２上に形成する層をエッチングする条件でのエッチング速度が、当該層のエッチング速度より遅い材料で形成される。これにより、疑似混晶層１１２上に形成された層をエッチングで除去するときに、当該エッチング速度が遅い材料で形成された層がエッチングストップ層として機能する。したがって、エッチング残りが少なく、かつ、平坦な表面を得ることができるので、疑似混晶層１１２およびチャネル形成層１０８の電界の分布を均一化して、逆ピエゾ効果が低減され、デバイスが劣化しにくい。また、エッチングストップ層の表面に、エッチングによる結晶欠陥が発生しにくいので、疑似混晶層１１２の結晶欠陥を低減して、リーク電流を低減することができる。
【００１９】
疑似混晶層１１２は、全体として、チャネル形成層１０８を形成した材料よりもバンドギャップエネルギーの大きい窒化物系化合物半導体材料としてふるまうように、膜厚などを設定して形成される。疑似混晶層１１２は、ＡｌＸＧａ１−ＸＮ（０≦Ｘ＜１）からなる層と、ＡｌＹＧａ１−ＹＮ（０＜Ｘ≦１、Ｘ＜Ｙ）からなる層の積層を繰り返した積層膜で形成される。これにより疑似混晶層１１２は、全体として、ＡｌＧａＮからなる層の性質を示す。このとき、導電半導体層１１４をｐ−ＡｌＧａＮで形成すると、バンドギャップエネルギーの関係等から疑似混晶層１１２はｎ型の導電性を示す半導体層として振る舞う。ＡｌＧａＮの混晶である疑似混晶層１１２は、ｕｎ−ＧａＮ膜であるチャネル形成層１０８とヘテロ接合して、チャネル形成層１０８のヘテロ接合付近に２次元電子ガス層１１０を発生させる。
【００２０】
疑似混晶層１１２は、チャネル形成層１０８に電子を供給する、いわゆるキャリア供給層として機能する。チャネル形成層１０８では、発生した２次元電子ガス層１１０を介してキャリアが走行する。このようにＳＢＤ１００は、チャネル形成層１０８と疑似混晶層１１２とが積層されたＨＥＭＴ構造を備えるので、チャネル形成層１０８に発生した２次元電子ガスがキャリアとなる。したがって、ＳＢＤ１００は高速動作に優れかつオン状態の抵抗が低く、オン特性に優れる。
【００２１】
一例として、疑似混晶層１１２は、ＡｌＮからなるＡｌＮ層１５０、および、ＧａＮからなるＧａＮ層１５２の積層を繰り返して形成する。疑似混晶層１１２の全体の厚さは１０ｎｍ以上であることが好ましい。ＡｌＮ層１５０およびＧａＮ層１５２は、それぞれ４層以上形成されることが好ましい。すなわち、ＡｌＮ層１５０およびＧａＮ層１５２の積層を４回以上繰り返すことが好ましい。ＧａＮ層１５２の各層の厚さが２．０ｎｍであることが好ましい。ＡｌＮ層１５０の各層の厚さが０．５ｎｍであることが好ましい。ただし、ＡｌＮ層１５０のうちチャネル形成層１０８から最も離れて最上部に形成されたＡｌＮ層１５０は、当該ＡｌＮ層１５０がエッチングストップ層として働くときは、厚さが０．５ｎｍ以上であることが好ましい。
【００２２】
ＡｌＮ層１５０およびＧａＮ層１５２の、それぞれの厚さなどが調節されることで、疑似混晶層１１２の特性がＡｌＮに近い特性から、ＧａＮに近い特性まで、制御される。疑似混晶層１１２上に、ＧａＮまたはＡｌＧａＮからなる導電半導体層１１４を形成して、導電半導体層１１４をエッチングするときには、ＡｌＮ層１５０がエッチングストップ層として機能する。したがって、疑似混晶層１１２の最上層をＡｌＮ層１５０として、ＡｌＮ層１５０上に接して導電半導体層１１４が形成される。
【００２３】
導電半導体層１１４が除去されて、カソード電極１２２、第２アノード電極１２０および絶縁層１１６が疑似混晶層１１２に接する部分で、ＡｌＮ層１５０のうち最上部に形成されたＡｌＮ層１５０が除去される。すなわち、第２アノード電極１２０および絶縁層１１６が、ＧａＮ層１５２のうちで最上部に形成されたＧａＮ層１５２に接する。ＧａＮの表面は、ＡｌＧａＮおよびＡｌＮより、キャリアである電子をトラップしにくいので、電流コラプスが抑制され、信頼性の高い半導体デバイスが得られる。
【００２４】
別の形態として、疑似混晶層１１２の最上層をＧａＮ層１５２として、ＧａＮ層１５２に接して導電半導体層１１４を形成してもよい。その場合、最上層のＧａＮ層１５２の下に接して形成された、ＡｌＮ層１５０のなかで最上部に形成されたＡｌＮ層１５０がエッチングストップ層として機能する。これにより、疑似混晶層１１２と導電半導体層１１４との接合が良好になる。
【００２５】
疑似混晶層１１２の最下層をＡｌＮ層１５０として、チャネル形成層１０８に接してＡｌＮ層１５０が形成される。例えばチャネル形成層１０８がＧａＮで形成されているときに、チャネル形成層１０８に発生する２次元電子ガスの濃度を高くすることができる。
【００２６】
疑似混晶層１１２は、上記の例に限定されず、ＢｋＡｌｌＧａ（１−ｋ−ｌ）Ｎ（０≦ｋ≦１、０≦ｌ≦１、ｋ＋ｌ≦１）（ＢＡｌＧａＮという）、ＩｎｍＢｎＡｌ（１−ｍ−ｎ）Ｎ（０≦ｍ≦１、０≦ｎ≦１、ｍ＋ｎ≦１）（ＩｎＢＡｌＮという）などの窒化物系化合物半導体の疑似混晶で形成されてもよい。例えば、ＢＮからなる層、ＡｌＮからなる層、およびＧａＮからなる層が積層されて、ＢｋＡｌｌＧａ（１−ｋ−ｌ）Ｎ（０≦ｋ≦１、０≦ｌ≦１、ｋ＋ｌ≦１）疑似混晶の疑似混晶層１１２が形成される。別の例として、ＩｎＮからなる層、ＢＮからなる層、およびＡｌＮからなる層が積層されて、ＩｎｍＢｎＡｌ（１−ｍ−ｎ）Ｎ（０≦ｍ≦１、０≦ｎ≦１、ｍ＋ｎ≦１）疑似混晶の疑似混晶層１１２が形成される。ここで、ｋ、ｌ、１−ｋ−ｌ、ｍ、ｎ、および、１−ｍ−ｎのいずれか一つ以上が０であるときには、対応する層が積層されなくてもよい。疑似混晶層１１２が全体としてチャネル形成層１０８とヘテロ接合し、チャネル形成層１０８よりバンドギャップエネルギーの大きな材料の性質を示すことができる。
【００２７】
疑似混晶層１１２上の一部には、導電半導体層１１４が形成される。複数の導電半導体層１１４が、第１アノード電極１１８および第２アノード電極１２０が疑似混晶層１１２に接する部分の両側に、当該部分を挟んで形成される。導電半導体層１１４は、ｐ型窒化物系化合物半導体で形成される。ｐ型の導電性を有する導電半導体層１１４は、ｎ型の半導体層として振る舞う疑似混晶層１１２との間でＰＮ接合を形成する。これにより、疑似混晶層１１２側へ広がる空乏層を形成する。導電半導体層１１４は、例えばｐ型の不純物としてマグネシウム（Ｍｇ）がドーピングされたＡｌＧａＮで形成される。導電半導体層１１４の膜厚は例えば２０ｎｍ程度とすることができる。ただし、導電半導体層１１４は、これに限定されず、ＰＮ接合を形成することなどによって、疑似混晶層１１２に広がる空乏層が形成される材料で形成されてよい。例えば、導電半導体層１１４が、ｐ型の導電性を有する、ＢｋＡｌｌＧａ（１−ｋ−ｌ）Ｎ（０≦ｋ≦１、０≦ｌ≦１、ｋ＋ｌ≦１）およびＩｎｍＢｎＡｌ（１−ｍ−ｎ）Ｎ（０≦ｍ≦１、０≦ｎ≦１、ｍ＋ｎ≦１）のいずれか一つで形成されてもよい。
【００２８】
少なくとも疑似混晶層１１２上の一部であって、導電半導体層１１４を挟んでカソード電極１２２が形成される領域と反対側に位置する領域に、第１アノード電極１１８が形成される。２つの導電半導体層１１４の間に、疑似混晶層１１２を貫通し、チャネル形成層１０８まで到達して、第１アノード電極１１８が形成される。このとき第１アノード電極１１８は２次元電子ガス層１１０に到達してもよい。
【００２９】
第１アノード電極１１８は、チャネル形成層１０８との間で比較的バリアハイトが小さなショットキー障壁を形成するか、もしくはチャネル形成層１０８とオーミック接合する材料を含んで形成される。第１アノード電極１１８は、一例として、チタニウム（Ｔｉ）で形成される、これに限定されず、例えばチタニウム（Ｔｉ）、アルミニウム（Ａｌ）、シリコン（Ｓｉ）、鉛（Ｐｂ）、クロム（Ｃｒ）インジウム（Ｉｎ）、タンタル（Ｔａ）のうち少なくとも一つを含む金属膜、Ｔｉ、Ａｌ、Ｓｉ、Ｐｂ、Ｃｒ、Ｉｎ、Ｔａのうち少なくとも一つを含む合金よりなる金属膜、および、Ｔｉ、Ａｌ、Ｓｉ、Ｔａのうち少なくとも一つを含むシリサイド合金よりなる金属膜のうち、少なくとも１つを含む金属膜など、上記条件を満たす金属材料であれば如何なるものを用いてもよい。
【００３０】
少なくとも疑似混晶層１１２上であって、導電半導体層１１４を挟んでカソード電極１２２が形成される領域と反対側に位置する領域に第２アノード電極１２０が形成される。第２アノード電極１２０は、導電半導体層１１４の上面全体を覆って形成される。また、第２アノード電極１２０は第１アノード電極１１８を覆って形成される。第２アノード電極１２０は、導電半導体層１１４との間で比較的バリアハイトが大きなショットキー障壁を形成する材料を用いて形成される。すなわち、第１アノード電極１１８とチャネル形成層１０８との間に形成されるショットキー障壁のバリアハイト（電位障壁の大きさ）より、第２アノード電極１２０と導電半導体層１１４との間に形成されるショットキー障壁のバリアハイトが高くなる材料で、第２アノード電極１２０が形成される。
【００３１】
第２アノード電極１２０は、例えば、ニッケル（Ｎｉ）で形成される。ただし、第２アノード電極１２０は、これに限定されず、例えばニッケル（Ｎｉ）、白金（Ｐｔ）、パラジウム（Ｐｄ）、タングステン（Ｗ）、金（Ａｕ）、銀（Ａｇ）および銅（Ｃｕ）のうち少なくとも一つをからなる金属膜、または、Ｎｉ、Ｐｔ、Ｐｄ、Ｗ、Ａｕ、ＡｇおよびＣｕのうち少なくとも一つを含む合金よりなる金属膜を有して形成される。また、第２アノード電極１２０は、上記条件を満たす金属材料であれば如何なるもので形成されてよい。第２アノード電極を上部と下部の２段で構成し、下部の第２アノード電極１２０が上記の材料で形成され、上部の第２アノード電極がＡｌまたはＡｌを含む合金で形成されてもよい。
【００３２】
なお、ＳＢＤ１００は上記の構成に限定されない。例えば、少なくとも導電半導体層１１４上に、導電半導体層１１４とショットキー接合するアノード電極が形成されていればよい。また、第１アノード電極１１８が形成されず、疑似混晶層１１２上に第２アノード電極が形成されてもよい。
【００３３】
基板１０４の上方の一部に、カソード電極１２２が形成される。カソード電極１２２は、導電半導体層１１４を挟んで、第１アノード電極１１８および第２アノード電極１２０が疑似混晶層１１２に接する領域の反対側に形成される。カソード電極１２２は、疑似混晶層１１２上に形成される。他の例として、カソード電極１２２は、疑似混晶層１１２を貫通してチャネル形成層１０８に到達するように形成されてもよい。このとき、カソード電極１２２は、２次元電子ガス層１１０に到達するように形成されてもよい。
【００３４】
カソード電極１２２は、チャネル形成層１０８と電気的に接続される。カソード電極１２２は、チャネル形成層１０８とオーミック接合してよい。カソード電極１２２は、例えばＴｉ、Ａｌ、ＳｉおよびＴａのいずれか、または、Ｔｉ、Ａｌ、ＳｉおよびＴａのいずれかを含む合金、または、Ｔｉ、Ａｌ、ＳｉおよびＴａのいずれかのシリサイド化合物を有して形成される。一例として、カソード電極１２２は、Ｔｉからなる膜、ＡｌおよびＳｉを含む合金からなる膜、および、タングステンシリサイド膜を有する。ただし、カソード電極１２２はこれに限定されず、チャネル形成層１０８とオーミック接合することができる金属材料を用いて形成されてよい。
【００３５】
基板１０４には、シリコン基板の他に、例えばサファイア基板、ＧａＮ基板、ＭｇＯ基板、ＺｎＯ基板など、窒化物系化合物半導体結晶が成長できる基板を用いることができる。バッファ層１０６は、チャネル形成層１０８と基板１０４との、格子定数および熱膨張率などの特性差による相互作用を緩衝し、両者の接合強度を向上する。バッファ層１０６は、シリコンからなる基板１０４上に形成されたＡｌＮ（窒化アルミニウム）からなる層、および、ＧａＮからなる層とＡｌＮからなる層とよりなる積層膜を繰り返した層を有する。例えば、基板１０４上に形成されたＡｌＮからなる層は、膜厚が５０ｎｍである。また、当該ＡｌＮからなる層上に、例えば、膜厚が５〜１００ｎｍのＧａＮからなる層と、膜厚が１〜１０ｎｍのＡｌＮからなる層とよりなる積層膜が、２０〜８０層重ねて、バッファ層１０６が形成される。ただし、バッファ層１０６はこの構成に限定されず、チャネル形成層１０８などの材料その他の条件によって種々変形されてよい。
【００３６】
チャネル形成層１０８の、疑似混晶層１１２とのヘテロ接合界面付近に２次元電子ガスが発生して、２次元電子ガス層１１０が形成される。ただし、導電半導体層１１４が形成された領域では、ｎ型の半導体として振る舞う疑似混晶層１１２とｐ型の半導体である導電半導体層１１４とがＰＮ接合を形成する。これにより、導電半導体層１１４から疑似混晶層１１２側へ、キャリアの電子が不足した空乏層が広がる。第２アノード電極１２０の材料として導電半導体層１１４との間に比較的大きなバリアハイトのショットキー障壁を形成する金属材料を用いると、導電半導体層１１４下の空乏層がさらに拡張される。
【００３７】
導電半導体層１１４の下の空乏層がチャネル形成層１０８まで広がり、導電半導体層１１４の下で、２次元電子ガス層１１０が消滅する。これは例えば、オフ状態におけるヘテロ接合界面付近のチャネル形成層１０８の伝導帯下限エネルギー準位が、第２アノード電極１２０のフェルミ準位より高くなる構成とすることで実現する。これによりカソード電極１２２から第１アノード電極１１８にかけてのチャネルパスが遮断される。したがって、オフ状態におけるＳＢＤ１００のリーク電流が低減される。
【００３８】
カソード電極１２２と、第１アノード電極１１８および第２アノード電極１２０との間に逆方向バイアスが印加された場合、導電半導体層１１４下の空乏層がチャネル形成層１０８内部へさらに拡張する。したがって、逆バイアスに対して、良好な耐圧特性を実現である。
【００３９】
カソード電極１２２と、第１アノード電極１１８および第２アノード電極１２０との間に順方向バイアスが印加された、いわゆるオン状態においては、導電半導体層１１４下の空乏層が収縮または消滅する。そこで、導電半導体層１１４の下側でも、チャネル形成層１０８のヘテロ接合界面付近に２次元電子ガスが発生して、カソード電極１２２から第１アノード電極１１８にかけてのチャネルパスが形成される。第１アノード電極１１８がチャネル形成層１０８に対して比較的小さいバリアハイトのショットキー障壁を形成するか若しくはオーミック接合する金属材料で形成されると、オン状態で２次元電子ガスと第１アノード電極１１８との間を直接導通させることができる。したがって、順方向バイアスの電位差が増加する、いわゆる立ち上がり動作の初期段階では、第１アノード電極１１８が主なアノード電極として機能して良好な立ち上がり特性が実現される。また、その後の動作においても、オン状態における順方向電流に多数キャリアを用いるので、オン抵抗が低減される。以上のようにＳＢＤ１００は、高速動作に優れ且つオン特性に優れる。
【００４０】
図３は、本発明の第１の実施形態の変形例によるＳＢＤ１００の一部を上方から見た際のレイアウト例を示す上視図である。図３において図１および図２と同一の符号を付した要素は、図１または図２において説明した要素と同一の機能および構成を有してよい。図３に第１アノード電極１１８、第２アノード電極１２０、カソード電極１２２、および導電半導体層１１４を示す。
【００４１】
第２アノード電極１２０は、上面から見て、第１アノード電極１１８を覆って、第１アノード電極１１８より大きく設けられる。導電半導体層１１４のチャネル幅方向の端部の両方または一方の一部は、上面から見て第２アノード電極１２０で覆われず、第２アノード電極１２０から突出する。導電半導体層１１４のカソード電極１２２側の端面は、第２アノード電極１２０のカソード電極１２２側の端面とそろっていてよいが、第２アノード電極１２０から突出してもよい。図３に示したＳＢＤ１００のＡ−Ａ'における断面は図２に示した断面図で表される。
【００４２】
導電半導体層１１４が第２アノード電極１２０より大きく形成されているので、導電半導体層１１４の下の空乏層が、チャネル幅方向に第２アノード電極１２０より大きく広がる。これによりキャリアが導電半導体層１１４の下の空乏層をチャネル幅方向に回り込んで、すなわち、図３における上側及び下側を回り込んで流れるのを抑えることができる。したがって、カソード電極１２２と、第１アノード電極１１８および第２アノード電極１２０との間のリーク電流を低減できる。
【００４３】
本発明の実施の形態１によるＳＢＤ１００の製造方法を説明する。まず、図４に示すように、基板１０４上に、バッファ層１０６が形成される。次に、バッファ層１０６上にチャネル形成層１０８が形成される。チャネル形成層１０８上に、ＡｌＮ層１５０およびＧａＮ層１５２の積層を繰り返して疑似混晶からなる疑似混晶層１１２が形成される。疑似混晶層１１２上にｐ型の不純物を含む導電半導体層７１４が形成される。
【００４４】
具体的には、まず、例えばＭＯＣＶＤ（Ｍｅｔａｌ Ｏｒｇａｎｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）装置のチャンバ内に基板１０４を導入し、ターボポンプ等を用いて真空引きすることで、チャンバ内圧力を１×１０−６ｈＰａ以下にする。次に、チャンバ内圧力を１００ｈＰａとし、基板温度を１０５０℃に昇温する。基板温度が安定したところで、基板１０４を９００ｒｐｍ程度で回転させ、トリメチルアルミニウム（ＴＭＡ）とアンモニアとを基板１０４上面に導入する。この際、ＴＭＡは例えば１００ｃｍ３／分の流量で、また、アンモニアは例えば１２リットル／分の流量で、それぞれ導入される。また、成長時間は例えば４分である。これにより、基板１０４上に膜厚が例えば５０ｎｍ程度のＡｌＮからなる膜が成長される。
【００４５】
次に、同一チャンバ内にアンモニアを例えば１２リットル／分の流量で導入しつつ、膜厚が５０ｎｍのＧａＮからなる層、および、膜厚が１０ｎｍのＡｌＮからなる層が、順次形成される。つまり、ＧａＮからなる層およびＡｌＮからなる層の積層膜が形成される。基板１０４上に形成されたＡｌＮからなる層上に、当該積層膜が、５０回繰り返して形成される。バッファ層１０６の厚さは全体で３０５０ｎｍとなる。次に、同一チャンバ内にアンモニアを例えば１２リットル／分の流量で導入しつつ、トリメチルガリウム（ＴＭＧ）を例えば３００ｃｍ３／分の流量で導入する。この際の成長時間は例えば２０００秒である。これにより、バッファ層１０６上に膜厚が例えば３０００ｎｍのアンドープのチャネル形成層１０８が成長さされる。
【００４６】
次に、同一チャンバ内にＴＭＡおよびアンモニアを、それぞれ５０ｃｍ３／分および１２リットル／分の流量で導入して、チャネル形成層１０８上にＡｌＮ層１５０が成長される。その後、ＴＭＧおよびアンモニアを、それぞれ１００ｃｍ３／分および１００リットル／分の流量で導入して、ＧａＮ層１５２が成長される。ＡｌＮ層１５０の成長およびＧａＮ層１５２の成長を繰り返して、疑似混晶層１１２が形成される。疑似混晶層１１２の最上層はＡｌＮ層１５０である。全体の成長時間は、例えば４０秒で、疑似混晶層１１２の膜厚は例えば２０ｎｍである。
【００４７】
その後、同一チャンバ内にＴＭＡ、ＴＭＧ、アンモニアおよびビスシクロペンタジエニルマグネシウム（Ｂｉｓ（ｃｙｃｌｏｐｅｎｔａｄｉｅｎｙｌ）ｍａｇｎｅｓｉｕｍ：ＣＰ２Ｍｇ）を導入する。例えば、ＴＭＡが５０ｃｍ３／分の流量で、ＴＭＧが１００ｃｍ３／分の流量で、アンモニアが１２リットル／分の流量で、それぞれ導入される。また、ＣＰ２Ｍｇの流量は、例えば、導電半導体層７１４におけるＭｇ濃度が５×１０１９／ｃｍ３となる流量に設定される。成長時間は例えば４０秒である。これにより、チャネル形成層１０８上に膜厚が例えば２０ｎｍ程度のｐ−Ａｌ０．２５Ｇａ０．７５Ｎからなる導電半導体層７１４が成長される。こうして基板７００が得られる。
【００４８】
次に、例えばフォトリソグラフィ技術およびエッチング技術を用いることで、基板１０４上に素子分離用のトレンチが形成される。具体的には、例えば、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法を用いて膜厚が１０００ｎｍのシリコン酸化膜を導電半導体層７１４上に形成される。導電半導体層７１４上にフォトリソグラフィ技術を用いて素子分離パターンが転写されたフォトレジストが形成される。次に、当該フォトレジストをマスクとして用いてシリコン酸化膜をエッチングすることで、シリコン酸化膜に素子分離パターンを転写する。フォトレジストを除去した後、素子分離パターンが転写されたシリコン酸化膜をマスクとして用い、例えば塩素ガスまたは３塩化ホウ素またはこれらの混合ガス、あるいは、Ａｒ（アルゴン）などの希ガスなどを用いてドライエッチングする。これにより、基板１０４上に素子分離用のトレンチが形成される。なお、本発明では上記方法に限定されず、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）法あるいはＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ Ｏｆ Ｓｉｌｉｃｏｎ）法など、種々の素子分離技術を用いることができる。
【００４９】
次に、上記の素子分離に用いたシリコン酸化膜を除去した後、例えば、フォトリソグラフィ技術およびエッチング技術を用いて、図５に示すように、疑似混晶層１１２上の導電半導体層７１４をパターニングする。具体的には、上記と同様に、例えば、ＣＶＤ法を用いて膜厚が３００ｎｍのシリコン酸化膜が導電半導体層７１４上に形成される。次に、例えば、フォトリソグラフィ技術を用いて導電半導体層１１４の配置パターンを転写することで、シリコン酸化膜よりなるマスク７５０が形成される。例えば、塩素系ガス、アルゴンガス、酸素ガス、三塩化ホウ素、またはこれらの混合ガスを用いて導電半導体層７１４をドライエッチングして、疑似混晶層１１２上の所定の領域に導電半導体層１１４が形成される。この際、オーバエッチング気味に処理することで、不要な領域における導電半導体層７１４を完全に除去することが好ましい。
【００５０】
ｐ−Ａｌ０．２５Ｇａ０．７５Ｎからなる導電半導体層７１４のエッチング条件におけるＡｌＮ層１５０のエッチング速度は、ｐ−ＡｌＧａＮのエッチング速度より十分に遅い。したがってＡｌＮの疑似混晶層１１２のＡｌＮ層１５０が露出すると、ＡｌＮ層１５０がエッチングストップ層として機能する。これにより、ＡｌＮ層１５０の表面は、導電半導体層７１４のエッチング残りが少なく、かつ、平坦になる。
【００５１】
次に、表面に露出したＡｌＮ層１５０が除去される。当該除去はアルカリ系の薬液を用いて行ってよい。ウェットエッチングは選択性が高く、また、ＧａＮ層１５２へのダメージがドライエッチングより小さい。したがって、ダメージが少なく、結晶欠陥が少なく、かつ、平坦なＧａＮ層１５２の表面が得られる。これにより、高い歩留まりを実現できる。
【００５２】
マスク７５０を除去した後、例えばリフトオフ法を用いることで、疑似混晶層１１２上にカソード電極１２２が形成される。具体的には、例えば、フォトリソグラフィ技術を用いてカソード電極１２２を形成する領域以外を覆うフォトレジストが形成される。次に、例えば、スパッタリング法を用いて、疑似混晶層１１２のＧａＮ層１５２上にＴｉ膜、ＡｌおよびＳｉよりなる合金膜、および、Ｗ膜がこの順に形成される。これにより、カソード電極１２２が形成される。その後、例えばアセトンなどの剥離液を用いてフォトレジストを除去することで、フォトレジスト上の合金膜およびＷ膜よりなる金属膜が除去される。カソード電極１２２は熱処理されて、チャネル形成層１０８と間でオーミック接続を形成してもよい。
【００５３】
次に、例えばフォトリソグラフィ技術およびエッチング技術を用いることで、２つの導電半導体層１１４で挟まれた領域の一部、すなわち第１アノード電極１１８を形成する領域に、２次元電子ガス層１１０まで到達するトレンチを形成する。具体的には、上記と同様に、例えばＣＶＤ法を用いて膜厚が例えば３００ｎｍ程度のシリコン酸化膜を疑似混晶層１１２上に導電半導体層１１４およびカソード電極１２２を覆うように形成する。次に、例えば、フォトリソグラフィ技術を用いて第１アノード電極１１８の配置パターンを転写することで、シリコン酸化膜よりなるマスクが形成される。例えば塩素系ガスおよび希ガスを用いたドライエッチングにより疑似混晶層１１２とチャネル形成層１０８の上層部分を順次エッチングして、底部が２次元電子ガス層１１０に到達するトレンチが形成される。その後、マスクが除去される。
【００５４】
次に例えばリフトオフ法を用いることで、トレンチ内部にチャネル形成層１０８の上層まで埋め込まれた第１アノード電極１１８が形成される。具体的には、例えばフォトリソグラフィ技術を用いてトレンチ以外を覆うフォトレジストが形成される。次に、例えばスパッタリング法でＴｉまたはＡｌを含む金属からなる膜がフォトレジスト上およびトレンチ内部に形成される。これにより、トレンチ内部に２次元電子ガス層１１０まで到達する第１アノード電極１１８が形成される。その後、例えばアセトンなどの剥離液を用いてフォトレジストを除去することで、フォトレジスト上の金属膜が除去される。
【００５５】
次に、例えばリフトオフ法を用いることで、第１アノード電極１１８および導電半導体層１１４を覆って第２アノード電極１２０が形成される。具体的には、上記と同様に、例えばフォトリソグラフィ技術を用いて２つの導電半導体層１１４上およびこれに挟まれた領域上に開口を有するフォトレジストが形成される。例えばスパッタリング法で、ＮｉまたはＰｔを含む金属膜がフォトレジスト上および開口内部に形成される。これにより、第２アノード電極１２０が形成される。次に、例えばアセトンなどの剥離液を用いてフォトレジストを除去することで、フォトレジスト上の金属膜が除去される。
【００５６】
その後、疑似混晶層１１２上の、導電半導体層１１４とカソード電極１２２との間に、例えばＣＶＤ法によりシリコン酸化膜などからなる絶縁層１１６が形成される。以上のように、図１および図２に示すＳＢＤ１００が製造される。また、図３に示す変形例に係るＳＢＤ１００が同様に製造される。
【００５７】
なお、第１アノード電極１１８が形成されなくてもよい。この場合は、導電半導体層１１４の間の疑似混晶層１１２、および、導電半導体層１１４を覆って第２アノード電極１２０が形成されてもよい。導電半導体層１１４の間で、第２アノード電極１２０はＧａＮ層１５２上に形成されてよい。また、疑似混晶層１１２および導電半導体層１１４として、例えばそれぞれ、ＢＡｌＧａＮ混晶からなる層、およびｐ型の不純物がドーピングされたＢＡｌＧａＮからなる層（ｐ−ＢＡｌＧａＮ層という）が形成されてよい。その場合、疑似混晶層１１２および導電半導体層１１４は以下のように形成されてよい。
【００５８】
疑似混晶層１１２としてＢＡｌＧａＮからなる層を形成する場合、チャネル形成層１０８が形成された後、同一チャンバ内において、ＴＥＢ（Ｔｒｉ−Ｅｔｈｙｌ−Ｂｏｒｏｎ）とアンモニアとを導入してＢＮからなる層が形成されてよい。次に、ＴＭＡとアンモニアとを導入してＡｌＮからなる層が形成されてよい。次に、ＴＭＧとアンモニアとを導入してＧａＮからなる層が形成されてよい。ＢＮからなる層の形成、ＡｌＮからなる層の形成、およびＧａＮからなる層の形成を繰り返して疑似混晶層１１２が形成されてよい。この際、例えば、ＴＭＡ、ＴＭＧ、ＴＥＢおよびアンモニアは、それぞれ、５０ｃｍ３／分、１００ｃｍ３／分、Ｔ３０ｃｍ３／分、１２リットル／分の流量で、導入されてよい。また、成長時間は、例えば、全体で４０秒である。これにより、チャネル形成層１０８上に膜厚が例えば２０ｎｍの疑似混晶層１１２が形成されてよい。例えば、全体としてＢ０．１Ａｌ０．１５Ｇａ０．７５Ｎの組成を有するように各層の膜厚を調節する。なお、アンモニアの流量を増やして、疑似混晶層１１２における窒素原子の欠落による格子空孔（Ｎ空孔）を低減させてもよい。
【００５９】
また、上記の疑似混晶層１１２上に、導電半導体層７１４としてｐ−ＢＡｌＧａＮ層を形成する場合、同一チャンバ内に、ＴＭＡ、ＴＭＧ、ＴＥＢ、アンモニア、およびＣＰ２Ｍｇを導入してよい。ＴＭＡ、ＴＭＧ、ＴＥＧおよびアンモニアの、流量および成長時間は、上記の疑似混晶層１１２の形成における流量および成長時間と同じでよい。また、ＣＰ２Ｍｇの流量は、例えばｐ−ＢＡｌＧａＮ層におけるＭｇ濃度が例えば２．０×１０１９／ｃｍ３程度となる流量に設定される。これにより、導電半導体層１１４上に、膜厚が例えば２０ｎｍで、ｐ型のドーパントとしてマグネシウム（Ｍｇ）を含む導電半導体層７１４が形成されてよい。
【００６０】
図６に、本発明の第２の実施形態によるＳＢＤ２００の断面を模式的に示す。図６において図２と同一の符号を付した要素は、図２において説明した要素と同一の機能および構成を有してよい。また、第２の実施形態に係るＳＢＤ２００を上方から見た際のレイアウトは、図１または図３に示したＳＢＤ１００と、第１アノード電極１１８を除いて同じレイアウトである。
【００６１】
第１アノード電極１１８は、疑似混晶層１１２上を、２つの導電半導体層１１４で挟まれた領域で覆って設けられる。オフ状態では、導電半導体層１１４の下に広がる空乏層によって、２次元電子ガス層１１０が消滅するので、リーク電流を低減できる。
【００６２】
一方、動作時には、導電半導体層１１４の下の空乏層が収縮または消滅し、チャネル形成層１０８にカソード電極１２２から第１アノード電極１１８にかけてのチャネルパスが形成されるので、高速動作に優れ且つオン特性に優れたＳＢＤ２００を実現できる。なお、カソード電極１２２は２次元電子ガス層１１０にまで到達するように疑似混晶層１１２を貫通してもよい。なお、第１アノード電極１１８が省略されてもよい。
【００６３】
図７に、比較例のＳＢＤ３００の断面を模式的に示す。図７において図２と同一の符号を付した要素は、図２において説明した要素と同一の機能および構成を有してよい。ＳＢＤ３００は、基板１０４、バッファ層１０６、チャネル形成層１０８、ＡｌＧａＮ層３０２、カソード電極１２２、絶縁層１１６、および第２アノード電極１２０を備える。ＡｌＧａＮ層３０２は、Ａｌ０．２５Ｇａ０．７５Ｎからなり、厚さは２０ｎｍである。チャネル形成層１０８とＡｌＧａＮ層３０２との間のヘテロ接合により、チャネル形成層１０８に２次元電子ガス層１１０が形成される。
【００６４】
図８に、第１の実施形態に係るＳＢＤ１００、第２の実施形態に係るＳＢＤ２００、および、比較例に係るＳＢＤ３００の電流特性を、それぞれＡ、ＢおよびＣとして示す。横軸はアノード・カソード間の電圧である。縦軸は、アノード・カソード間の電流である。
【００６５】
ＳＢＤ１００およびＳＢＤ２００は、ＩＬで示すリーク電流が２〜８μＡ／ｍｍであった。比較例に係るＳＢＤ３００は、ＩＬで示すリーク電流が２〜８ｍＡ／ｍｍであった。すなわち、ＳＢＤ１００およびＳＢＤ２００のリーク電流は、ＳＢＤ３００リーク電流の１０００分の１となった。また、ＳＢＤ１００およびＳＢＤ２００の降伏電圧の絶対値が１５００Ｖ以上となり、比較例に係る３００の降伏電圧の絶対値が３００〜４００Ｖであったのに比べて大きくなった。ＳＢＤ１００およびＳＢＤ２００では、耐圧が高くなっている。またＳＢＤ１００では、オン電圧およびオン抵抗が低くなり、低損失のデバイスが得られる。
【００６６】
図９に、本発明の第３の実施形態に係るＳＢＤ４００の模式的な断面図を示す。図９において図２と同一の符号を付した要素は、図２において説明した要素と同一の機能および構成を有してよい。また、第３の実施形態に係るＳＢＤ４００を上方から見た際のレイアウトは、図１または図３に示したＳＢＤ１００と、第１アノード電極１１８を除いて同じレイアウトである。ＳＢＤ４００では、第１アノード電極１１８が省略されている。
【００６７】
導電半導体層１１４が疑似混晶層１１２を貫通してチャネル形成層１０８上に形成される。チャネル形成層１０８と導電半導体層１１４がＰＮ接合を形成するので、導電半導体層１１４の下に位置する領域に、キャリアの電子が不足した空乏層が形成される。これにより、導電半導体層１１４の下で、２次元電子ガス層１１０が形成されず消滅する。そこで、カソード電極１２２から２次元電子ガス層１１０および２つの導電半導体層１１４に挟まれた領域の疑似混晶層１１２を経由する第２アノード電極１２０までのチャネルパスが遮断される。したがって、ＳＢＤ４００は、オフ状態におけるリーク電流が低減され、耐圧特性が向上する。また、カソード電極１２２および第２アノード電極１２０間に逆方向バイアスが印加された場合、導電半導体層１１４下の空乏層がチャネル形成層１０８内部へさらに広がる。これにより、ＳＢＤ４００は、良好な耐圧特性を示す。
【００６８】
動作時において、２次元電子ガス層１１０をキャリアとして用いることができる。そこで、ＳＢＤ４００は、実質的なオン抵抗が低減され、オン特性が向上する。第２アノード電極１２０の下面は、２つの導電半導体層１１４で挟まれた領域に位置する疑似混晶層１１２の上面と接し、疑似混晶層１１２とショットキー接合する。
【００６９】
次に、ＳＢＤ４００の製造方法を説明する。まず、第１の実施形態において図４を用いて説明した工程と同様に、基板１０４上に、バッファ層１０６、チャネル形成層１０８および疑似混晶層１１２が形成される。続いて、第１の実施形態と同様に、基板１０４上に素子分離用のトレンチが形成される。
【００７０】
次に、例えばフォトリソグラフィ技術およびエッチング技術を用いることで、疑似混晶層１１２上に導電半導体層１１４を形成するトレンチが形成される。例えば、ＣＶＤ法を用いて膜厚が例えば３００ｎｍのシリコン酸化膜が疑似混晶層１１２上に形成される。フォトリソグラフィ技術を用いて導電半導体層１１４の配置パターンを転写することで、シリコン酸化膜よりなるマスクが形成される。次に、例えば、塩素系ガスおよび希ガスを用いたドライエッチングにより疑似混晶層１１２をエッチングして、導電半導体層１１４を形成する領域にトレンチが形成される。当該エッチングで、オーバエッチング気味に処理することで、トレンチ下部の疑似混晶層１１２が完全に除去されることが好ましい。
【００７１】
次に、例えばＭＯＣＶＤ法を用いることで、トレンチ内にチャネル形成層１０８まで到達する導電半導体層１１４を形成する。導電半導体層１１４の成長方法は、本発明の第１の実施形態による製造方法において図４を用いて説明した導電半導体層７１４の形成方法と同様である。
【００７２】
次に、例えばフッ酸系水溶液を用いたウェットエッチングによりマスクを除去することで、マスクおよびマスク上に形成された層をリフトオフにより除去する。本発明の第１の実施形態における製造方法と同様の工程を用いて、カソード電極１２２および第２アノード電極１２０が形成される。さらに、疑似混晶層１１２上に、導電半導体層１１４とカソード電極１２２との間で、例えば、ＣＶＤ法を用いてシリコン酸化膜などからなる絶縁層１１６が形成される。これにより、図９に示す断面構造を有するＳＢＤ４００が製造される。
【００７３】
図１０に、本発明の第４の実施形態に係るＨＥＭＴ５００の模式的な断面図を示す。図１０において図２と同一の符号を付した要素は、図２において説明した要素と同一の機能および構成を有してよい。ＨＥＭＴ５００は、基板１０４、バッファ層１０６、チャネル形成層１０８、疑似混晶層１１２、導電半導体層１１４、絶縁層１１６、ソース電極５０２、ドレイン電極５０４およびゲート電極５０６を備える。
【００７４】
疑似混晶層１１２は、ＡｌＮ層１５０およびＧａＮ層１５２の積層を繰り返して形成される。導電半導体層１１４が除去されている部分では、最上部に形成されたＡｌＮ層１５０が除去されて、ＧａＮ層１５２のうち最も上側に形成されたＧａＮ層１５２が絶縁層１１６に接する。導電半導体層１１４は最上部に形成されたＡｌＮ層１５０上に形成される。導電半導体層１１４の幅と、ＡｌＮ層１５０の幅が同一であってよい。ソース電極５０２およびドレイン電極５０４は、絶縁層１１６が除去された部分で、疑似混晶層１１２上に形成される。第４の実施形態に係るＨＥＭＴ５００では、ソース電極５０２およびドレイン電極５０４が、疑似混晶層１１２のＧａＮ層１５２上に形成される。別の例として、ソース電極５０２およびドレイン電極５０４は、疑似混晶層１１２を貫通して、チャネル形成層１０８に到達して形成されてよい。また別の例として、２次元電子ガス層１１０に到達して形成される。
【００７５】
ＨＥＭＴ５００では、導電半導体層１１４と疑似混晶層１１２との間のＰＮ接合により、導電半導体層１１４および疑似混晶層１１２の下の領域で、２次元電子ガス層１１０が消滅しているので、オフ電流が小さい。また、導電半導体層１１４をエッチングで除去するときに、最上層のＡｌＮ層１５０がエッチングストップ層となるので、導電半導体層１１４のエッチング残りが少なく、平坦な表面が得られる。また、ＧａＮ層１５２が除去された領域に絶縁層１１６が形成されるので、ＧａＮ層１５２の表面のダメージが少なく、結晶欠陥を少なくできる。これにより、逆ピエゾ効果を抑え、電流コラプスが抑制され、リーク電流の小さいＨＥＭＴ５００を得ることができる。
【００７６】
横型ダイオードの構造の例として、ＳＢＤ１００、ＳＢＤ２００、およびＳＢＤ４００を説明したが、縦型のＳＢＤに適用できることは言うまでもない。以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
【００７７】
特許請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。
【符号の説明】
【００７８】
１００  ＳＢＤ、１０２  構成パターン、１０４  基板、１０６  バッファ層、１０８  チャネル形成層、１１０  ２次元電子ガス層、１１２  疑似混晶層、１１４  導電半導体層、１１６  絶縁層、１１８  第１アノード電極、１２０  第２アノード電極、１２２  カソード電極、１５０  ＡｌＮ層、１５２  ＧａＮ層、２００  ＳＢＤ、３００  ＳＢＤ、３０２  ＡｌＧａＮ層、４００  ＳＢＤ、５００  ＨＥＭＴ、５０２  ソース電極、５０４  ドレイン電極、５０６  ゲート電極、７００  基板、７１４  導電半導体層、７５０  マスク
【図１】
2012227228.tif 000003
【図２】
2012227228.tif 000004
【図３】
2012227228.tif 000005
【図４】
2012227228.tif 000006
【図５】
2012227228.tif 000007
【図６】
2012227228.tif 000008
【図７】
2012227228.tif 000009
【図８】
2012227228.tif 000010
【図９】
2012227228.tif 000011
【図１０】
2012227228.tif 000012