【事件の表示】
　特願２０１６−　７２５７７「情報処理システム，トランジスタ回路の診断方法及びプログラム」拒絶査定不服審判事件〔平成２９年１０月　５日出願公開，特開２０１７−１８２６７０，請求項の数（３）〕について，次のとおり審決する。
【結　論】
　原査定を取り消す。
　本願の発明は，特許すべきものとする。
【理　由】
第１．手続の経緯
　本願は，平成２８年３月３１日の出願であって，
　平成２８年３月３１日付けで審査請求がなされ，平成２８年１２月２０日付けで審査官により拒絶理由が通知され，これに対して平成２９年３月３日付けで意見書が提出されると共に手続補正がなされたが，平成２９年８月９日付けで審査官により拒絶査定がなされ（謄本送達；平成２９年８月１５日），これに対して平成２９年１１月１３日付けで審判請求がなされると共に手続補正がなされ，平成３０年１月９日付けで審査官により特許法１６４条３項の規定に基づく報告がなされ，平成３０年８月１日付けで当審により拒絶理由が通知され，これに対して平成３０年１０月９日付けで意見書が提出されると共に手続補正がなされたものである。
　
第２．本願発明について
　本願の請求項１〜本願の請求項３に係る発明（以下，これを「本願発明１〜本願発明３」という）は，平成３０年１０月９日付けの手続補正により補正された特許請求の範囲の請求項１〜請求項３に記載された事項により特定されるものであり，そのうち，本願発明１は，次のとおりのものである。
　
「トランジスタ回路とプロセッサとを備え，
　前記トランジスタ回路は，
　同一構成の３つの論理回路のそれぞれに対応する３つのレジスタが出力する第１の論理値または第２の論理値を取得し，取得した前記論理値について前記第１の論理値と前記第２の論理値の何れの数量が多いか多数決を行う多数決読出部と，
　前記多数決読出部が行った多数決の結果に基づいて，前記第１の論理値と前記第２の論理値の何れかを前記３つのレジスタに書き込む書込部と，
　前記書込部による前記第１の論理値と前記第２の論理値の何れかの書き込みが完了するまでの間，前記３つの論理回路のうち前記数量の多い方の論理値を出力した２つの論理回路の論理値どうしが一致しているか否かを繰り返し判定する状態管理部と，
　を備え，
　前記プロセッサは，
　前記多数決読出部が行った多数決の結果，前記３つのレジスタが出力する前記論理値が不一致である場合に，前記書込部に，前記第１の論理値と第２の論理値のうち数量の多い方の論理値を前記３つのレジスタに書き込ませ，
　前記書込部による前記第１の論理値または前記第２の論理値の書き込みが完了するまでの間，前記状態管理部に２つの論理回路の論理値どうしが一致しているか否かを判定させ，
　前記書込部による前記第１の論理値または前記第２の論理値の書き込みが完了するまでの間，前記状態管理部が２つの論理回路の論理値どうしが一致していると判定した場合に，前記トランジスタ回路の出力する論理値が正常であると判定し，前記書込部による前記第１の論理値または前記第２の論理値の書き込みが完了するまでの間，前記状態管理部が２つの論理回路の論理値どうしが一致しないと判定した場合に，前記トランジスタ回路の出力する論理値が異常であると判定する
　情報処理システム。」
　
第３．引用文献に記載の事項及び引用文献に記載の発明
１．引用文献１について
（１）引用文献１の記載事項
　原審の平成２８年１２月２０日付けの拒絶理由（以下，これを「原審拒絶理由」という）に引用された「丸本耕平　他，「故障挿入によるＴＭＲプロセッサの耐縮退故障性評価」，ＦＩＴ２００７　第６回情報科学技術フォーラム　一般講演論文集　第１分冊，社団法人情報処理学会、社団法人電子情報通信学会，２００７年８月２２日，ｐｐ．２２５−２２６」（以下，これを「引用文献１」という）には，関連する図面と共に，次の事項が記載されている。
　
Ａ．「２．  ＴＭＲプロセッサのモデル
　本研究で評価するＴＭＲプロセッサのアーキテクチャを図１に示す．ＴＭＲプロセッサは３個の同一のプロセッサコア，多数決器，制御回路で構成される．プロセッサコアとして， Ｈ８／３００命令のサブセットが実行可能なプロセッサを用いる．３個のプロセッサコアは同一の命令を実行する．多数決器は，３個のプロセッサコアの内部レジスタと外部出力，合計２６０ビットの信号線の多数決を採り結果を出力する．外部出力の多数決結果は外部に出力される．制御回路は，多数決結果を基にＴＭＲプロセッサを制御する．１個のプロセッサコアが他のプロセッサコアと異なる値を出力した場合は，プロセッサコアの内部レジスタに多数決結果を転送するリカバリ動作を実行する．リカバリはすべてのデータを並列に転送するため，１クロックで完了する．３個のプロセッサコアが互いに異なる値を出力した場合は，ＴＭＲプロセッサは動作を停止する．
　本研究では，図２，３のように多数決の対象となるハードウェア単位が異なる２種類のＴＭＲプロセッサの評価を行う．図２の方式（ＴＭＲプロセッサ（ａ））では，プロセッサコアの内部レジスタ（ＲＥＧｓ）と外部出力について一括して多数決を採る．この多数決方法では，１個のプロセッサコアの誤りをマスクすることが可能であるが，２個以上のプロセッサコアが誤りを出力した場合にはマスクすることができない．図３の方式（ＴＭＲプロセッサ（ｂ））では，プロセッサコアの内部レジスタ（ＲＥＧ）と外部出力についてそれぞれ個別に多数決を採る．本研究では多数決の対象となる２６０ビットの信号を，レジスタや外部出力の構成によって２８個の組に分割にし，組ごとに独立して多数決を採ることにした．この多数決方法でも同様に，１個のプロセッサコアの誤りをマスクすることが可能である．また，２個以上のプロセッサコアが誤りを出力した場合でも，誤りが同一の多数決器に入力されなければマスク可能である．
　上記の回路をレジスタ転送レベルのＶｅｒｉｌｏ−ＨＤＬで記述し，シノプシス社のＤｅｓｉｇｎ Ｃｏｍｐｉｌｅｒによって論理合成を行った．プロセッサコア及び２種類のＴＭＲプロセッサのセルエリアを表１に示す．プロセッサコア単体と比べると，どちらのＴＭＲプロセッサも面積オーバヘッドは同程度となっている．」（２２５頁左欄１４行〜２２６頁左欄１７行）
　
Ｂ．「
」
　
（２）引用文献１に記載の発明
　上記引用のＡ，及び，Ｂに開示の記載内容から，引用文献１には，次の発明（以下，これを「引用発明」という）が記載されているものと認める。
　
「３個の同一のプロセッサコア，多数決器，制御回路で構成される，ＴＭＲプロセッサであって，
　３個のプロセッサコアは同一の命令を実行し，
　多数決器は，３個のプロセッサコアの内部レジスタと外部出力，合計２６０ビットの信号線の信号を，レジスタや外部出力の構成によって２８個の組に分割にし，組ごとに独立して多数決を採り結果を出力し，
　制御回路は，多数決結果を基にＴＭＲプロセッサを制御するものであって，１個のプロセッサコアが他のプロセッサコアと異なる値を出力した場合は，プロセッサコアの内部レジスタに多数決結果を転送するリカバリ動作を実行し，３個のプロセッサコアが互いに異なる値を出力した場合は，ＴＭＲプロセッサは動作を停止するよう制御する，ＴＭＲプロセッサ。」
　
２．引用文献２の記載事項
　原審拒絶理由に引用された「一ノ宮佳裕　他，「ＳＲＡＭ型ＦＰＧＡの部分再構成によるソフトコアプロセッサの高信頼化」，電子情報通信学会論文誌，社団法人電子情報通信学会，２００９年１２月１日，第Ｊ９２−Ｄ巻　第１２号，ｐｐ．２１０５−２１１３」（以下，これを「引用文献２」という）には，関連する図面と共に，次の事項が記載されている。
　
Ｃ．「３．高信頼化システムの提案
　３．１高信頼化対象回路の構成
　本論文では汎用性を考慮し，μＩＴＲＯＮ４．０（Micro In-dustrial The Real-time Operating System Nucleus)準拠のRTOS(RealTime Operating System）カーネルを動作できる回路構成を高信頼化対象とする．使用したカーネルは，ＴＯＰＰＥＲＳ／ＪＳＰ（Toyohashi OPen Platform for Embedded Real-time Systems/Just Standard Profile：以下，ＪＳＰ）である［１８］．図１に高信頼化の対象とする回路（以下，ベースシステム）の構成を示す．また，表１に回路構成要素を示す．ＪＳＰカーネルを動作させるために，ＭＢの設計オプションとしてバレルシフタと除算器を実装する．ＢＲＡＭは，ＪＳＰカーネルを保持するために６４ｋＢｙｔｅ利用する．また，ＬＭＢは命令用のＩＬＭＢ（Instruction ＬＭＢ）とデータ用のＤＬＭＢ（Data ＬＭＢ）の２本を実装する．なお，ＭＢの面積最適化オプションは無効とし速度優先で実装する．
　また，キャッシュに関してはＭｉｃｒｏＢｌａｚｅ　ｖ６．００．ｂにおいてはオプション設定である．しかし，主記憶として使用しているＢＲＡＭが高速で動作するため，本システムでは利用していない．ＴＬＢ（Translation Lookaside Buffer）に関しては，今回用いたＭｉｃｒｏＢｌａｚｅｖ　６．００．ｂにはＴＬＢが実装されておらず，ＪＳＰカーネルもＴＬＢを必要としない．このような理由により，本研究ではキャッシュ及びＴＬＢについては実装していない．
　３．２提案システム構成
　本論文ではＴＭＲ実装と部分再構成，そしてレジスタ情報の同期によるソフトコアプロセッサの高信頼化を図る．図２に，図１のベースシステムをＴＭＲ化した図を示す．ここではソフトコアプロセッサにおけるエラー修正のために，ＭｉｃｒｏＢｌａｚｅ（ＭＢ）を部分再構成領域（ＰＲＲ：Partially Reconfigurable Region）としている．今回はプロセッサの同期に主眼を置くため，ＳＥＵの発生対象をＭＢとする．部分再構成はＥＡ　ＰＲ（Early Access Partial Reconfiguration）フローに基づいて行う［９］，［１０］．
　本システムでは，多数決回路のＶＯＴＥＲとエラー検出回路のＤｅｔｅｃｔｏｒを４箇所に配置している．配置場所は，ＭＢ−ＯＰＢ間（OPB-VOTER,OPB-Detector），ＬＭＢ−Ｍｅｍ＿Ｃｎｔｒｌ間（DLMB/ILMB-VOTER,DLMB/ILMB-Detector），そしてＵＡＲＴ−Ｉ／Ｏ間（DART-VOTER,UART-Detector）である．ＯＰＢ−ＶＯＴＥＲを配置することで，ＭＢでエラーが発生してもＴｉｍｅｒなどの周辺回路に影響しない．ＬＭＢ−ＶＯＴＥＲの場合，エラー隠ぺいだけではなくＢＲＡＭを共有しメモリ消費量を削減できる［１４］．詳細は３．４で述べるが，ＬＭＢ−ＶＯＴＥＲを配置することで正しいレジスタ情報をＢＲＡＭに退避することも可能となる．ＵＡＲＴ−ＶＯＴＥＲについては，外部出力に関するエラーを隠ぺいするために配置している．
　Ｄｅｔｅｃｔｏｒに関しては，ＭＢにおけるエラー発生を検知するために配置している．Ｄｅｔｅｃｔｏｒ回路の論理式は以下のようになる．
　EO  =  (¬RO  and  R1  and  R2)  or  (RO  and ¬R1  and  ¬R2)
　El  =  (RO  and  ¬R1  and  R2)  or  (¬RO  and  R1  and  ¬R2)
　E2  =  (RO  and  R1  and  ¬R2)  or  (RO  and  ¬R1  and  ¬R2)
（当審注；システムの都合上，表記を一部変更している。）
Ｒ０，Ｒ１，Ｒ２は三重冗長化されたモジュールからの出力である．Ｅ０，Ｅ１，Ｅ２はどのモジュールがエラーとなっているか通達する信号である．このＤｅｔｅｃｔｏｒによりエラーが発生した箇所を検出し，部分再構成を行うように信号を出力する．
　３．３復旧処理対象レジスタ
　同期処理の際に，ＭＢにおいて退避・復旧の対象とするレジスタを示す．ＭＢはハーバードアーキテクチャ構造のＲＩＳＣ（Reduced Instruction Set Computer）型プロセッサであり，３２ｂｉｔの汎用レジスタを３２個（Ｒ０〜Ｒ３１）有する．また，特殊用途レジスタとして３２ｂｉｔレジスタが最大１８個あるが，ユーザの利用するＭＢのオプションによって利用される数が異なる［１９］．表２にＭＢの特殊用途レジスタの種類とその用途を示す．提案システムではすべてのレジスタを利用しているが，プロセッサバージョンレジスタ（ＲＰＶＲ）を除くすべての汎用レジスタと特殊用途レジスタのみを退避させる．ＲＰＶＲは，マルチプロセッサシステムのような複数のＭＢを区別する必要がある場合に用いられる読み込み専用レジスタである．提案システムでは複数のプロセッサを用いているが，すべてのプロセッサで同一の処理を行っている．そのため，ＲＰＶＲを利用しておらず，退避・復旧の対象とはしていない．ＲＰＶＲを利用する場合についても，ＲＰＶＲの内容は再構成の際に初期化されると予想されるため，問題ないと考えられる．
　次節に，部分再構成を含めた同期復旧処理の説明を行う．
　３．４同期復旧処理手順
　図３に，提案システムにおける同期復旧処理の流れを示す．図３の（１）は，すべてのＭＢが正常に動作している状態である．（２）でＭＢ２に対してＳＥＵが発生したと仮定すると，即座に（３）においてＤｅｔｅｃｔｏｒでＳＥＵ発生が検知される．続いて，Ｄｅｔｅｃｔｏｒから部分再構成を行う制御信号が出力される．（４）で部分再構成が行われるが，この段階ではＭＢ間で内部状態の同期がとれていない．そのため，（５）ですべてのＭＢに割込みを入れ，（６）で正常動作しているＭＢのレジスタ情報を共有し同期を行う．具体的には，（５）で各ＭＢにレジスタ情報を退避させるための割込みを入れる．割込みを受けたＭＢは，（６）でレジスタ情報退避命令をＢＲＡＭへ要求する．このとき，部分再構成直後のＭＢ２は割込みを受け付けず，起動プロセス実行のための命令を要求している．しかし，その要求はＶＯＴＥＲにより隠ぺいされ，ＭＢ０，ＭＢ１からのレジスタ情報退避命令の要求が採択される．これにより，ＭＢ２を含む全ＭＢに対して，ＢＲＡＭからレジスタ情報退避命令がフェッチされる．この時点で，命令単位での同期が完了する。そして，全ＭＢからレジスタ情報が読み出され，ＶＯＴＥＲを介してＢＲＡＭに格納される，ＢＲＡＭには，正常動作をしていたＭＢ０，ＭＢ１のレジスタ情報が保存される．このレジスタ情報を全ＭＢに復帰させることで内部状態の同期が行われ，ＭＢ２の復旧処理が完了する．これにより，（６）の同期処理が終了し（１）の正常動作状態に戻る．
　本復旧処理において部分再構成の時間は隠ぺいされる．そのため，復旧に要する時間は（６）の同期処理にかかる時間のみである．また，この同期処理は，部分再構成の終了を起点として行うことも，周期ハンドラを用いて定期的に行うことも可能である．周期ハンドラを用いる場合は，Ｓｃｒｕｂｂｉｎｇと同様にＳＥＵ発生の１０倍の頻度で行うことで，確実な同期が図れると考えられる［２０］．
　本研究では実装していないが，キャッシュやＴＬＢを必要とするシステムの場合は以下の処理を行うことで同期が実現できると考えている．まずキャッシュの同期処理については，キャッシュを一時的に使用不可とし内容をフラッシュすることで同期できると考えている．なお，ライトバックキャッシュの場合，フラッシュする前にダーティなラインを主記憶に書き戻す必要がある．この点については，キャッシュコントローラを冗長実装しておくことにより，フラッシュ前に正しい値を書き戻すことが可能と考えている．ＴＬＢを必要とする場合についても，復旧処理の際に一時的にＴＬＢを使用不可にし，再設定することで同期が可能と考えている．キャッシュ・ＴＬＢともに，一時的に使用不可としフラッシュ・再設定することで処理速度にオーバヘッドが生じる．しかし，このオーバヘッドはＳＥＵによるエラーの発生頻度を考慮すると無視してよいと考えられる．」（２１０７頁左欄１行〜２１０９頁右欄３行）
　
第４．本願発明と引用発明との対比及び相違点についての判断
１．本願発明１について
（１）対比
ア．引用発明における「プロセッサコア」が，「論理回路」で構成されていることは明らかであるから，本願発明１における「論理回路」に相当し，引用発明における「制御回路」は，前記「プロセッサコア」を制御するものであるから，本願発明１における「プロセッサ」と，“制御手段”である点で共通し，
　引用発明においては，「３個のプロセッサコア」が，同じ動作を行っており，当該「プロセッサコア」が，“トランジスタ”によって構成されることも明らかであるから，
　引用発明において，「３個の同一のプロセッサコア，多数決器，制御回路で構成される」ことと，
　本願発明１における「トランジスタ回路とプロセッサとを備え」ることとは，
“トランジスタ回路と制御手段を備える”点で共通する。
　
イ．引用発明は，「多数決器は，３個のプロセッサコアの内部レジスタと外部出力，合計２６０ビットの信号線の信号を，レジスタや外部出力の構成によって２８個の組に分割にし，組ごとに独立して多数決を採り結果を出力」するものであるから，
　引用発明における，上記引用の「多数決器」が，
　本願発明１における「同一構成の３つの論理回路のそれぞれに対応する３つのレジスタが出力する第１の論理値または第２の論理値を取得し，取得した前記論理値について前記第１の論理値と前記第２の論理値の何れの数量が多いか多数決を行う多数決読出部」に相当する。
　
ウ．引用発明において，「制御回路は，多数決結果を基にＴＭＲプロセッサを制御するものであって，１個のプロセッサコアが他のプロセッサコアと異なる値を出力した場合は，プロセッサコアの内部レジスタに多数決結果を転送するリカバリ動作を実行し，３個のプロセッサコアが互いに異なる値を出力した場合は，ＴＭＲプロセッサは動作を停止するよう制御する」ものであるから，
　本願発明１における「プロセッサは，
　前記多数決読出部が行った多数決の結果，前記３つのレジスタが出力する前記論理値が不一致である場合に，前記書込部に，前記第１の論理値と第２の論理値のうち数量の多い方の論理値を前記３つのレジスタに書き込ませ，
　前記書込部による前記第１の論理値または前記第２の論理値の書き込みが完了するまでの間，前記状態管理部に２つの論理回路の論理値どうしが一致しているか否かを判定させ，
　前記書込部による前記第１の論理値または前記第２の論理値の書き込みが完了するまでの間，前記状態管理部が２つの論理回路の論理値どうしが一致していると判定した場合に，前記トランジスタ回路の出力する論理値が正常であると判定し，前記書込部による前記第１の論理値または前記第２の論理値の書き込みが完了するまでの間，前記状態管理部が２つの論理回路の論理値どうしが一致しないと判定した場合に，前記トランジスタ回路の出力する論理値が異常であると判定する」ものと，
“制御手段は，論理値どうしが一致しないと判定した場合に，トランジスタ回路の出力する論理値が異常であると判定する”点で共通する。
　
エ．以上，上記ア．〜ウ．において検討した事項から，本願発明１と，引用発明との，一致点，及び，相違点は，次のとおりである。
　
［一致点］
　トランジスタ回路と制御手段を備え，
　前記トランジスタ回路は，
　同一構成の３つの論理回路のそれぞれに対応する３つのレジスタが出力する第１の論理値または第２の論理値を取得し，取得した前記論理値について前記第１の論理値と前記第２の論理値の何れの数量が多いか多数決を行う多数決読出部を，備え，
　制御手段は，
　論理値どうしが一致しないと判定した場合に，トランジスタ回路の出力する論理値が異常であると判定する，システム。
　
［相違点１］
“制御手段”に関して，
　本願発明１においては，「プロセッサ」であるのに対して，
　引用発明においては，「制御回路」である点。
　
［相違点２］
　本願発明１においては，「トランジスタ回路」が，“多数決読出部が行った多数決の結果に基づいて，第１の論理値と第２の論理値の何れかを３つのレジスタに書き込む書込部と，前記書込部による前記第１の論理値と前記第２の論理値の何れかの書き込みが完了するまでの間，３つの論理回路のうち数量の多い方の論理値を出力した２つの論理回路の論理値どうしが一致しているか否かを繰り返し判定する状態管理部”を有するものであるのに対して，
　引用発明においては，「書込部」，「状態管理部」に相当する構成についての言及がない点。
　
［相違点３］
“判定”に関して，
　本願発明１においては，“多数決読出部が行った多数決の結果，３つのレジスタが出力する論理値が不一致である場合に，書込部に，第１の論理値と第２の論理値のうち数量の多い方の論理値を前記３つのレジスタに書き込ませ，前記書込部による前記第１の論理値または前記第２の論理値の書き込みが完了するまでの間，状態管理部に２つの論理回路の論理値どうしが一致しているか否かを判定させ，前記書込部による前記第１の論理値または前記第２の論理値の書き込みが完了するまでの間，前記状態管理部が２つの論理回路の論理値どうしが一致していると判定した場合に，トランジスタ回路の出力する論理値が正常であると判定し，前記書込部による前記第１の論理値または前記第２の論理値の書き込みが完了するまでの間，前記状態管理部が２つの論理回路の論理値どうしが一致しないと判定した場合に，前記トランジスタ回路の出力する論理値が異常であると判定する”ものであるのに対して，
　引用発明においては，「書込部」，「状態管理部」に関連した一連の処理についての言及がない点。
　
（２）相違点についての当審の判断
　事案に鑑みて，上記相違点２について先に検討すると，相違点２に係る本願発明１の構成は，上記引用文献１，及び，引用文献２には記載されておらず，本願出願前において周知技術であるともいえない。
　したがって，他の相違点について判断するまでもなく，本願発明１は，当業者であっても引用発明，引用文献２に記載された技術的事項に基づいて容易に発明できたものであるとはいえない。
　
２．本願発明２，及び，本願発明３について
　本願発明２は，本願発明１を方法の発明としたもの，本願発明３は，本願発明１をプログラムの発明としたものであるから，本願発明１と引用発明との［相違点２］に係る構成を有するものである。
　したがって，本願発明１と同様の理由により，当業者であっても，引用発明，引用文献２に記載された技術的事項に基づいて容易に発明できたものとはいえない。
　
第５．原査定の概要及び原査定についての判断
　原査定は，本願の請求項１〜本願の請求項５について上記引用文献１，２に基づいて，当業者が容易に発明できたものであるから，特許法２９条２項の規定により特許を受けることができないというものである。しかしながら，平成３０年１０月９日付け手続補正により補正された請求項１〜請求項３は，それぞれ，本願発明１と引用発明との［相違点２］に係る構成を有するものとなっており，上記のとおり，本願発明１〜本願発明３は，上記引用文献１に記載された発明及び上記引用文献２に記載された技術的事項に基づいて，当業者が容易に発明できたものではない。したがって，原査定を維持することはできない。
　
第６．当審拒絶理由について
１．３６条６項２号について
　本願の請求項１に記載の，
 「３つの論理回路のうち前記数量の多い方の論理値を出力した２つの論理回路の論理値どうしが一致しているか否かを判定し，当該２つの論理回路の論理値どうしが一致している場合に，前記トランジスタ回路が正常に動作すると判定し，当該２つの論理回路の論理値どうしが一致しない場合に，前記トランジスタ回路の何れかが異常である」， 
　は，明確でない旨の拒絶の理由を通知しているが，平成３０年１０月９日付けの手続補正により解消している。
　
２．３６条４項１号について
　本願の請求項１に記載の，
 「３つの論理回路のうち前記数量の多い方の論理値を出力した２つの論理回路の論理値どうしが一致しているか否かを判定し，当該２つの論理回路の論理値どうしが一致している場合に，前記トランジスタ回路が正常に動作すると判定し，当該２つの論理回路の論理値どうしが一致しない場合に，前記トランジスタ回路の何れかが異常である」， 
　に関して，本願明細書の発明の詳細な説明は，経済産業省令で定めるところにより，その発明の属する技術分野における通常の知識を有する者がその実施をすることができる程度に明確かつ十分に記述したものでない旨の拒絶の理由を通知しているが，平成３０年１０月９日付けの手続補正により解消している。
　
第７．むすび
　以上のとおり，本願発明１〜本願発明３は，当業者が引用発明及び引用文献２に記載された技術的事項に基づいて容易に発明をすることができたものではない。
　したがって，原査定の理由によっては，本願を拒絶することはできない。
　また，他に本願を拒絶すべき理由を発見しない。
　
　よって，結論のとおり審決する。