【手続補正書】
【提出日】平成22年7月29日(2010.7.29)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
集積回路であって、
第１のビット線層上に複数のビット線を有し、第１のワード線層上に複数のワード線を有するメモリアレイを備え、前記メモリアレイは受動素子メモリセルの交点アレイを含み、各メモリセルは、関連付けられたワード線と関連付けられたビット線との間に結合され、さらに、
１本以上のワード線を選択するためのワード線デコーダ回路を備え、前記ワード線デコーダ回路は、２つの動作モード間で反転可能な極性を有し、
ワード線デコーダ回路は、２つの動作モードのうち一方においては選択受動素子メモリセルを介して電流を供給し、２つの動作モードのうち他方においては選択受動素子メモリセルを介して電流を下げる、集積回路。
【請求項２】
１本以上のビット線を選択するためのビット線デコーダ回路をさらに備え、前記ビット線デコーダ回路は、２つの動作モード間で反転可能な極性を有する、請求項１に記載の集積回路。
【請求項３】
ビット線デコーダ回路は複数のビット線デコーダ出力ノードを含み、各々がそれぞれのマルチヘッドビット線ドライバ回路に関連付けられ、
所与のマルチヘッドビット線ドライバ回路は、データ依存型の第１のソース選択バスと第１のソースバイアス線とに関連付けられ、
各マルチヘッドビット線ドライバ回路は、それぞれの複数のビット線ドライバ回路を含み、所与のマルチヘッドビット線ドライバ回路の各それぞれのビット線ドライバ回路は、関連付けられたビット線デコーダ出力ノードに応答し、それぞれのビット線を第１のソース選択バスのそれぞれのバス線に複数回結合させ、それぞれのビット線を第１のソースバイアス線に複数回結合させる、請求項２に記載の集積回路。
【請求項４】
メモリアレイは、第２のビット線層上にビット線を有する三次元メモリアレイを含み、
各マルチヘッドビット線ドライバ回路は、第１のビット線層上のビット線と第２のビット線層上のビット線とに関連付けられる、請求項２に記載の集積回路。
【請求項５】
各メモリセルは、反転可能な抵抗素子を含む、請求項１に記載の集積回路。
【請求項６】
所与のマルチヘッドビット線ドライバ回路の各ビット線ドライバ回路はそれぞれ、
第１のソース選択バスのそれぞれのバス線に結合されたソース端子、関連付けられたビット線デコーダノードに結合されたゲート端子、およびそれぞれのビット線に結合されたドレイン端子を有するＰＭＯＳ装置と、
第１のソースバイアス線に結合されたソース端子、関連付けられたビット線デコーダノードに結合されたゲート端子、およびそれぞれのビット線に結合されたドレイン端子を有するＮＭＯＳ装置とからなり、
各ビット線ドライバ回路内のＮＭＯＳ装置は、三重ウェル半導体構造内に配置される、請求項３に記載の集積回路。
【請求項７】
第１の動作モードにおいて、第１のソース選択バスはデータ依存型であり、このようなバス線は、第１の動作モードに対応するデータビットに従って、第１の動作モードに適切なアクティブまたは非アクティブビット線バイアス条件に規定され、第１のソースバイアス線は、第１の動作モードに適切な非アクティブビット線バイアス条件に規定され、
第２の動作モードにおいて、第１のソースバイアス線は、第２の動作モードに適切なアクティブビット線バイアス条件に規定され、第１のソース選択バスのバス線の各々は、第２の動作モードに適切な非アクティブビット線バイアス条件に規定される、請求項３に記載の集積回路。
【請求項８】
第１の動作モードに適切なアクティブおよび非アクティブビット線バイアス条件は、それぞれ第１のモード選択ビット線電圧と第１のモード非選択ビット線電圧とを含み、
第２の動作モードに適切なアクティブおよび非アクティブビット線バイアス条件は、それぞれ第２のモード選択ビット線電圧と第２のモード非選択ビット線電圧とを含み、
第１のモード選択ビット線電圧および第２のモード選択ビット線電圧は、接地基準電圧に対して極性が反対であり、
ビット線デコーダの極性は、第１のモードおよび第２のモードのうち一方においてはアクティブハイであり、第１のモードおよび第２のモードのうち他方においてはアクティブローである、請求項７に記載の集積回路。
【請求項９】
ワード線デコーダ回路は、複数のワード線デコーダ出力ノードを含み、各々はそれぞれのマルチヘッドワード線ドライバ回路に関連付けられ、
所与のマルチヘッドワード線ドライバ回路は、復号化された第２のソース選択バスおよび第２のソースバイアス線に関連付けられ、
第１の動作モードにおいて、第３のソース選択バスのバス線のうち選択された１本は、対応アドレス情報に従って、第１の動作モードに適切なアクティブワード線バイアス条件に規定され、第２のソース選択バスの残りの非選択バス線および第２のソースバイアス線は、第１の動作モードに適切な非アクティブワード線バイアス条件に規定され、
第２の動作モードにおいて、第２のソースバイアス線は、第２の動作モードに適切なアクティブワード線バイアス条件に規定され、第２のソース選択バスのバス線は、第２の動作モードに適切な非アクティブワード線バイアス条件に規定される、請求項８に記載の集積回路。
【請求項１０】
第１の動作モードに適切なアクティブおよび非アクティブワード線バイアス条件はそれぞれ、第１のモード選択ワード線電圧と第１のモード非選択ワード線電圧とを含み、
第２の動作モードに適切なアクティブおよび非アクティブワード線バイアス条件はそれぞれ、第２のモード選択ワード線電圧と第２のモード非選択ワード線電圧とを含み、
第２のモード選択ワード線電圧および第２のモード選択ビット線電圧は、接地基準電圧に対して極性が反対であり、
ワード線デコーダの極性は、第１のモードおよび第２のモードのうち一方においてはアクティブハイであり、第１のモードおよび第２のうちモードの他方においてはアクティブローである、請求項９に記載の集積回路。
【請求項１１】
第２のモード非選択ワード線電圧および第２のモード非選択ビット線電圧は、ほぼ同じ電圧である、請求項１０に記載の集積回路。
【請求項１２】
集積回路メモリアレイを動作させるための方法であって、前記メモリアレイは受動素子メモリセルの交点アレイを含み、各々は関連付けられたワード線と関連付けられたビット線との間に結合され、前記方法は、
第１の動作モードにおいて、選択ワード線を非選択ワード線より低い電圧にバイアスし、選択ビット線を非選択ビット線より高い電圧にバイアスするステップと、
第２の動作モードにおいて、選択ワード線を非選択ワード線より高い電圧にバイアスし、選択ビット線を非選択ビット線より低い電圧にバイアスするステップとを含む、方法。
【請求項１３】
第１の動作モードにおける選択ビット線電圧は、第２の動作モードにおける選択ビット線電圧と極性が反対である、請求項１２に記載の方法。
【請求項１４】
第２の動作モードにおいて、１本以上の選択ビット線を負電圧にバイアスすることによって、かつ１本以上の選択ワード線を正電圧にバイアスすることによって、１個以上の選択メモリセルが逆方向バイアスされる、請求項１２に記載の方法。
【請求項１５】
第１の動作モードにおいて、１本以上の選択ビット線を正電圧にバイアスすることによって、かつ１本以上の選択ワード線を非負電圧にバイアスすることによって、１個以上の選択メモリセルが順方向バイアスされる、請求項１４に記載の方法。
【請求項１６】
第１の動作モードにおいて、１本以上の選択ワード線は接地電位にバイアスされる、請求項１５に記載の方法。
【請求項１７】
第２の動作モードにおいて、非選択ワード線および非選択ビット線をほぼ同じ電圧にバイアスし、それによって非選択メモリセルに最終バイアスが印加されない、請求項１４に記載の方法。
【請求項１８】
第２の動作モードにおいて、非選択ワード線および非選択ビット線を接地電位にバイアスするステップをさらに含む、請求項１７に記載の方法。