【手続補正書】
【提出日】平成22年9月29日(2010.9.29)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
環状バッファにリダンダンシバージョンを割当てる割当方法であって、前記割当方法は、
系統的ビット（Ｓ）と、パリティビット（ｂ）の第１ブロック（Ｐ０）と、パリティビット（ｃ）の第２ブロック（Ｐ１）とを受信する第１受信ステップ（１３０１）であって、前記系統的ビット（Ｓ）、前記第１ブロック（Ｐ０）、および前記第２ブロック（Ｐ１）は、それぞれダミービットを有することと；
前記系統的ビット（Ｓ）、前記第１ブロック（Ｐ０）、および前記第２ブロック（Ｐ１）を個別にブロックインターリーブするインターリーブステップ（１３０３）と；
前記第１ブロック（Ｐ０）と前記第２ブロック（Ｐ１）をインターレースすることによって、インターレースしたパリティビット（Ｐ０，Ｐ１）を生成するインターレースステップと；
インターリーブした前記系統的ビット（Ｓ）を、インターレースした前記パリティビット（Ｐ０，Ｐ１）の先頭に加えることによって、環状バッファを生成する環状バッファ生成ステップ（１３０５）と；
前記環状バッファから１以上の列を削除することによって、短縮された前記環状バッファである短縮環状バッファを生成する短縮環状バッファ生成ステップと；
前記短縮環状バッファの特定行から開始するためのリダンダンシバージョンを明示する行明示ステップ（１３０７）と；
前記リダンダンシバージョンと所望ビット数を受信する第２受信ステップ（１３０９）と；
前記リダンダンシバージョンのビット位置から開始する前記所望ビット数を出力する出力ステップ（１３１１）と
を備えることを特徴とする、割当方法。
【請求項２】
前記割当方法は更に、前記短縮環状バッファの列の先頭から開始するリダンダンシバージョンを明示するステップを有する、
請求項１記載の割当方法。
【請求項３】
前記出力ステップは、前記環状バッファの終点よりも早いポイントにおいて、前記環状バッファの最初に戻るステップを有する、
請求項１記載の方法。
【請求項４】
前記短縮環状バッファ生成ステップは、前記環状バッファの最後の複数の列から１以上の前記列を削除するステップを有する、
請求項１記載の方法。
【請求項５】
Ｎの床関数を床関数［Ｎ］と称し、
コードブロックセグメンテーションルールによって決定された転送ブロックのためのセグメント番号をＣと称し、
ハイブリッド自動再送要求処理あたりの全ソフトバッファサイズを、ＮＩＲと称すると、
前記短縮環状バッファ生成ステップは、床関数［ＮＩＲ／Ｃ］に基づき、セグメントあたりのバッファサイズを決定するステップを有する、
請求項１記載の方法。
【請求項６】
前記列明示ステップは、前記短縮環状バッファの８つの列の先頭から開始するリダンダンシバージョンを明示する８列明示ステップを有する、
請求項２記載の割当方法。
【請求項７】
前記列明示ステップは、前記短縮環状バッファの４つの列の先頭から開始するリダンダンシバージョンを明示する４列明示ステップを有する、
請求項２記載の割当方法。
【請求項８】
オフセットされた前記列の番号をσと称し、
前記σ番目の列の先頭から開始する前記リダンダンシバージョンを、第１リダンダンシバージョンと称すると、
前記割当方法は更に、前記第１リダンダンシバージョンを明示するステップを有する、
請求項２記載の割当方法。
【請求項９】
前記短縮環状バッファの先頭からオフセットされた位置から開始する前記リダンダンシバージョンを、第１リダンダンシバージョンと称すると、
前記割当方法は更に、前記第１リダンダンシバージョンを明示することによって、前記系統的ビット（Ｓ）をパンクチャするステップを有する、
請求項２記載の割当方法。
【請求項１０】
エンコーダ（３０１）、レート整合回路（３０３）、および送信回路（３１１）を有する装置であって、
前記エンコーダ（３０１）は、系統的ビット（Ｓ）と、パリティビット（ｂ）の第１ブロック（Ｐ０）と、パリティビット（ｃ）の第２ブロック（Ｐ１）とを出力し、
前記レート整合回路（３０３）は、前記前記系統的ビット（Ｓ）、前記第１ブロック（Ｐ０）、および前記第２ブロック（Ｐ１）を受信し、ダミービットを有する環状バッファを生成し、前記環状バッファの特定行はリダンダンシバージョンの開始点を有し、前記レート整合回路（３０３）は、前記環状バッファから１以上の列を削除することによって短縮された短縮環状バッファを生成し、前記レート整合回路（３０３）は、前記環状バッファの非ダミービットを、前記短縮環状バッファから、特定リダンダンシバージョンから開始する送信機に出力し、
前記送信回路（３１１）は、前記非ダミービットを受信して前記非ダミービットを送信することを特徴とする、装置。
【請求項１１】
前記短縮環状バッファは、
インターリーブされた前記系統的ビット（Ｓ）と；
インターリーブされ且つインターレースされた前記第１ブロック（Ｐ０）と；
インターリーブされ且つインターレースされた前記第２ブロック（Ｐ１）と
を有する、請求項１０記載の装置。
【請求項１２】
前記レート整合回路（３０３）は、前記短縮環状バッファの列の先頭から開始するリダンダンシバージョンを明示する、請求項１０記載の装置。
【請求項１３】
前記レート整合回路（３０３）は、前記リダンダンシバージョンの位置から開始する所望ビット数を出力し、
前記出力は、前記環状バッファの終点よりも早いポイントにおいて、前記環状バッファの最初に戻ることを有する
請求項１０記載の装置。
【請求項１４】
前記レート整合回路（３０３）は、前記環状バッファの最後の複数の列から１以上の前記列を削除する、
請求項１０記載の装置。
【請求項１５】
Ｎの床関数を床関数［Ｎ］と称し、
コードブロックセグメンテーションルールによって決定された転送ブロックのためのセグメント番号をＣと称し、
ハイブリッド自動再送要求処理あたりの全ソフトバッファサイズを、ＮＩＲと称すると、
前記レート整合回路（３０３）は、床関数［ＮＩＲ／Ｃ］に基づき、セグメントあたりのバッファサイズを決定する、
請求項１０記載の装置。
【請求項１６】
前記短縮環状バッファの８つの列の先頭は、リダンダンシバージョンの開始位置として明示される、
請求項１０記載の装置。
【請求項１７】
前記短縮環状バッファの４つの列の先頭は、リダンダンシバージョンの開始位置として明示される、
請求項１０記載の装置。
【請求項１８】
オフセットされた前記列の番号を、σと称し、
前記レート整合回路（３０３）は、前記σ番目の列の先頭から第１リダンダンシバージョンを開始する、
請求項１０記載の装置。
【請求項１９】
前記レート整合回路（３０３）は、前記短縮環状バッファの先頭に関連するオフセットの位置から開始する前記第１リダンダンシバージョンを明示することによって、前記系統的ビット（Ｓ）をパンクチャする、請求項１８記載の装置。
【請求項２０】
転送ブロックの環状バッファにリダンダンシバージョンを割当てる割当方法であって、前記割当方法は、
前記転送ブロックを多重符号ブロックセグメントにセグメント化するセグメント化ステップと；
エンコーダが、前記転送ブロックに関連するセグメントを符号化することによって、系統的ビットストリーム（Ｓ０〜ＳＫ−１）と、２つのパリティビットストリーム（ｂ０〜ｂＫ−１、ｃ０〜ｃＫ−１）とを生成するストリーム生成ステップと；
前記系統的ビットストリーム（Ｓ０〜ＳＫ−１）と、前記パリティビットストリーム（ｂ０〜ｂＫ−１、ｃ０〜ｃＫ−１）とのそれぞれにダミービットを挿入することによって、系統的ビット（Ｓ）と、パリティビット（ｂ）の第１ブロック（Ｐ０）と、パリティビット（ｃ）の第２ブロック（Ｐ１）とを生成するビット生成ステップであって、前記系統的ビット（Ｓ）、前記第１ブロック（Ｐ０）、および前記第２ブロック（Ｐ１）はそれぞれ、前記ダミービットを有することと；
前記系統的ビット（Ｓ）、前記第１ブロック（Ｐ０）、および前記第２ブロック（Ｐ１）を個別にブロックインターリーブするインターリーブステップと；
前記第１ブロック（Ｐ０）と前記第２ブロック（Ｐ１）をインターレースすることによって、インターレースしたパリティビット（Ｐ０，Ｐ１）を生成するインターレースステップと；
インターリーブした前記系統的ビット（Ｓ）を、インターレースした前記パリティビット（Ｐ０，Ｐ１）の先頭に加えることによって、前記環状バッファを生成する環状バッファ生成ステップと；
床関数［ＮＩＲ／Ｃ］に基づき、短縮された前記環状バッファである短縮環状バッファのセグメントあたりのバッファサイズを決定するサイズ決定ステップであって、床関数［Ｎ］は、Ｎの床関数を表し、Ｃは、コードブロックセグメンテーションルールによって決定された転送ブロックのためのセグメント番号であり、ＮＩＲは、ハイブリッド自動再送要求処理あたりの全ソフトバッファサイズであることと；
リダンダンシバージョンと所望ビット数を受信する受信ステップと；
前記リダンダンシバージョンのビット位置から開始する前記所望ビット数を、前記短縮環状バッファから出力する出力ステップと
を備えることを特徴とする、割当方法。
【請求項２１】
前記出力ステップは、前記環状バッファの終点よりも早いポイントにおいて、前記環状バッファの最初に戻るステップを有する、
請求項２０記載の方法。
【請求項２２】
前記リダンダンシバージョンは、４つの前記リダンダンシバージョンの全てが前記短縮環状バッファ内で利用可能となるように明示される、
請求項２０記載の方法。
【請求項２３】
転送ブロックの環状バッファにリダンダンシバージョンを割当てる割当方法であって、前記割当方法は、
前記転送ブロックを多重符号ブロックセグメントにセグメント化するセグメント化ステップと；
エンコーダが、前記転送ブロックに関連するセグメントを符号化することによって、系統的ビットストリーム（Ｓ０〜ＳＫ−１）と、２つのパリティビットストリーム（ｂ０〜ｂＫ−１、ｃ０〜ｃＫ−１）とを生成するストリーム生成ステップと；
前記系統的ビットストリーム（Ｓ０〜ＳＫ−１）と、２つの前記パリティビットストリーム（ｂ０〜ｂＫ−１、ｃ０〜ｃＫ−１）とをレート整合することによって、環状バッファを生成する環状バッファ生成ステップと；
床関数［ＮＩＲ／Ｃ］に基づき、セグメントあたりのバッファサイズを決定するサイズ決定ステップであって、床関数［Ｎ］は、Ｎの床関数を表し、Ｃは、コードブロックセグメンテーションルールによって決定された転送ブロックのためのセグメント番号であり、ＮＩＲは、ハイブリッド自動再送要求処理あたりの全ソフトバッファサイズであることと；
前記バッファサイズに基づき、前記環状バッファを短縮することによって短縮環状バッファを生成する短縮環状バッファ生成ステップと；
前記リダンダンシバージョンと所望ビット数を受信する受信ステップと；
前記リダンダンシバージョンのビット位置から開始する前記所望ビット数を、前記短縮環状バッファから出力する出力ステップと
を備えることを特徴とする、割当方法。
【請求項２４】
前記出力ステップは、前記環状バッファの終点よりも早いポイントにおいて、前記環状バッファの最初に戻るステップを有する、
請求項２３記載の方法。
【請求項２５】
前記リダンダンシバージョンは、４つの前記リダンダンシバージョンの全てが前記短縮環状バッファ内で利用可能となるように明示される、
請求項２３記載の方法。