【事件の表示】
　平成　９年特許願第３４９３６０号「半導体記憶装置」拒絶査定不服審判事件〔平成１１年　７月　９日出願公開、特開平１１−１８５４７６〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１．手続の経緯
　本願は、平成９年１２月１８日の出願であって、平成１５年２月２８日付けの拒絶の理由の通知に対して、その指定された期間内である、平成１５年５月６日付けで意見書及び手続補正書を提出したが、平成１５年１１月２０日付けで拒絶の査定を受けたものであり、この査定を不服として、平成１６年１月５日付けで審判を請求し、平成１６年２月４日付けで手続補正がなされたものである。
　
第２．補正却下の決定
　平成１６年２月４日付けの手続補正について、以下のとおり決定する。
　
［補正却下の決定の結論］
　平成１６年２月４日付けの手続補正を却下する。
　
［理由］
１．本件補正の内容
　平成１６年２月４日付けの手続補正（以下、「本件補正」という。）は、請求項１を、以下のとおり補正するものである。
　
【請求項１】スタティック型メモリセルが行列状に配設されたメモリセルアレイと、
　前記メモリセルアレイのそれぞれ同一列のメモリセルに共通に接続され、前記メモリセルの両側に沿って列方向に配設された複数のビット線対と、
　前記メモリセルアレイのそれぞれ同一行のメモリセルに共通に接続され、前記メモリセルアレイの行方向に配設された複数のワード線と、
　前記ビット線対と同一配線層を用いて形成され、各ビット線対間で列方向に配設され、前記メモリセルに接地電位を供給するための接地線と、
　前記ビット線対とは異なる配線層を用いて形成され、前記メモリセルに電源電位を供給するための電源線とを具備し、
　前記複数のビット線対及び接地線を形成する配線層は、接地線、ビット線対の一方、ビット線対の他方及び接地線の順番で列方向に配設され
、前記接地線とビット線対との間及び前記ビット線対相互間にはそれぞれ、前記ビット線対と同一配線層からなる他の配線が存在しないこと
　
（アンダーラインは、補正箇所を示すために付した。）
　
２．本件補正の適否の検討
　本件補正は、請求項１に係る発明を特定するために必要な事項である「複数のビット線対及び接地線を形成する配線層」について、「
前記接地線とビット線対との間及び前記ビット線対相互間にはそれぞれ、前記ビット線対と同一配線層からなる他の配線が存在しないこと
　
　そこで、本件補正後の請求項１に係る発明（以下、「本願補正発明」という。）が特許出願の際独立して特許を受けることができるものであるか（特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に適合するか）について以下に検討する。
　
３．独立特許要件
（１）刊行物の記載
（１−１）刊行物１記載発明
　原査定の拒絶理由に引用された特開昭５８−７１６５２号公報（昭和５８年４月２８日出願公開。以下、「刊行物１」という。）には、半導体記憶装置に関して、図面と共に、以下の事項が記載されている。
　
（ａ）「第１図は、この発明が適用される半導体記憶装置の回路図である。
　同図において、ＭＡは、メモリアレイであり、マトリクス状に配置された複数のメモリセルＭＳ１〜ＭＳ４、電源供給線ＰＬ１〜ＰＬ２、ワード線Ｗ１〜Ｗ２、データ線Ｄ１〜／Ｄ２、及び接地電位給電線ＧＮＤ１〜ＧＮＤ３を含んでいる。
　１つのメモリセルは、図示のような６トランジスタ型ＣＭＯＳスタティックメモリセルから構成されている。すなわち、メモリセルは、ドライバとしてのＮチャンネルＭＯＳ（以下ＮＭＯＳと称する）トランジスタＮ１、Ｎ２、上記ＮＭＯＳトランジスタＮ１、２の負荷としてのＰチャンネルＭＯＳ（以下ＰＭＯＳと称する）トランジスタＰ１、Ｐ２及びトランスファ用ＮＭＯＳトランジスタＮ３、Ｎ４から構成されている。」（公報第２頁左上欄第１０行〜同頁右上欄第５行）
　
（ｂ）「メモリセル、例えばＭＳ１の記憶情報の読み出しにおいては…（中略）…メモリセルＭＳ１から一対のデータ線Ｄ１、／Ｄ１に、このメモリセルＭＳ１の記憶情報に対応した差電位が与えられることになる。」（公報第２頁左下欄第１８行〜同頁右下欄第６行）
　
（ｃ）「第２図においては、破線によってＭＯＳトランジスタのソース、ドレイン、チャンネル領域とされる活性領域のパターンが示され、実線によって多結晶シリコン層のパターンが示され、更に二点鎖線によってＰ型ウエル領域のパターンが示されている。同図において１つのメモリセルを構成するための６つのＭＯＳトランジスタがＬａとＬｂとによって示される範囲内に形成される。
　Ｐ型ウエル領域３ａの表面に位置された活性領域のうち、多結晶シリコン層６ａ〜６ｄ及び６ｉによって覆われていない部分は、前記のような不純物導入によってＮ型領域が形成されている。活性領域のうち上記多結晶シリコン層によって覆われている部分は、ＭＯＳトランジスタのチャンネル領域とされる。従って、Ｎ型領域４ａと多結晶シリコン層６ｉとＮ型領域４ｂとによって、第１図のＭＯＳトランジスタＮ３に対応するＭＯＳトランジスタが形成され、Ｎ型領域４ｂと多結晶シリコン層６ａとＮ型領域４ｃとによってトランジスタＮ１に対応するトランジスタが形成される。同様にＮ型領域４ｄ、多結晶シリコン層６ｉ及びＮ型領域４ｅによってトランジスタＮ４に対応するトランジスタが形成され、Ｎ型領域４ｅ、多結晶シリコン層６ｂ及びＮ型領域４ｆによってトランジスタＮ２に対応するトランジスタが形成される。
　Ｎ型半導体基板表面には、Ｐ型領域５ａないし５ｇが形成されている。Ｐ型領域５ａ、多結晶シリコン層６ａ及びＰ型領域５ｃによってトランジスタＰ１に対応するトランジスタが形成され、Ｐ型領域５ｂ、多結晶シリコン層６ｂ及びＰ型領域５ｃによってトランジスタＰ２に対応するトランジスタが形成される。」（公報第３頁右下欄第１行〜第４頁左上欄第１３行）
　
（ｄ）「第３図においては、破線によって第１層目のアルミニウム層のパターンが示されており、二点鎖線によって第２層目のアルミニウム層のパターンが示されている。第１層目のアルミニウム層には、識別を容易にするために、左上りの斜線が付けられており、第２層目のアルミニウム層には右上りの斜線が付けられている。なお、第３図のＡ−Ａ’部分に対応する半導体基板の断面が第６図に示されている。
　アルミニウム層８ａは第２図に示されたＰ型ウエル領域３ａ、Ｎ型領域４ｃに接触されており、第１図に示された接地電位給電線ＧＮＤ１に対応する給電線を構成する。同様に、アルミニウム層８ｄ、８ｇは、接地電位給電線ＧＮＤ２、ＧＮＤ３に対応する給電線を構成する。
　アルミニウム層８ｂ、８ｃは、それぞれデータ線Ｄ１、／Ｄ１に対応するデータ線を構成し、８ｅ、８ｆは同様にデータ線Ｄ２、／Ｄ２に対応するデータ線を構成している。
　第２図のＮ型領域４ｂ、多結晶シリコン層６ｂ及びＰ型領域５ａは、アルミニウム層８ｈを介して接続され、Ｎ型領域４ｅ、多結晶シリコン層６ａ及びＰ型領域５ｂは、アルミニウム層８ｉを介して接続されている。
　第２図のＰ型領域５ｃは、コンタクト部Ｈ２２、Ｈ２３，Ｈ２４、Ｈ２５において第３図に示された第１層目のアルミニウム層８ｌ、８ｍに接続されている。
　上記第１層目のアルミニウム層８ｌ、８ｍは、コンタクト部Ｈ２６，Ｈ２７において第２層目のアルミニウム層１０ｂに接続されている。」（公報第４頁右上欄第１６行〜同頁右下欄第６行）
　
（ｅ）「第２図に示されたＰ型半導体領域５ｃは、ＰＭＯＳトランジスタのソース領域を構成するとともに、電源給電線ＰＬ１の一部を構成する。第２層目のアルミニウム層１０ｂは、電源給電線ＰＬ１の他の一部を構成する。」（公報第４頁右下欄第１２行〜同欄第１６行）
　
（ｆ）「上記第２図及び第３図から明らかなように、特に制限されないが隣り合う列及び行におけるメモリセルのパターンが順次に反転され、かつ電源給電線、接地電位給電線が共通に接続されることによって、メモリセル行のピッチは、Ｌｂに等しくされ、メモリセル列のピッチはＬａに等しくされる。
　特に制限されないが、ワード線としての多結晶シリコン層６ｉ等と、その上に形成されたワード線としての第２層目のアルミニウム層１０ａ等は、１２のメモリセル列に１個所ずつ接続される。」（公報第５頁左上欄第４行〜同欄第１３行）
　
（ｇ）第１図には、ワード線Ｗ１、Ｗ２が、それぞれ同一行のメモリセルに共通に接続され、一対のデータ線Ｄ１、／Ｄ１、一対のデータ線Ｄ２、／Ｄ２が、それぞれ同一列のメモリセルに共通に接続されていることが示されている。
　
（ｈ）第３図には、第１層目のアルミニウム層は、アルミニウム層８ａ、アルミニウム層８ｂ、アルミニウム層８ｈ、８ｉ、８ｍ、８ｏ、アルミニウム層８ｃ、アルミニウム層８ｄ、アルミニウム層８ｅ、アルミニウム層８ｊ、８ｋ、８ｐ、８ｑ、アルミニウム層８ｆ、アルミニウム層８ｇの順番で列方向に配設され、アルミニウム層８ｈ、８ｉ、アルミニウム層８ｊ、８ｋ、アルミニウム層８ｍ、８ｏ、アルミニウム層８ｐ、８ｑは、それぞれ、ドライバとしてのＮＭＯＳトランジスタＮ１、Ｎ２、上記ＮＭＯＳトランジスタＮ１、２の負荷としてのＰＭＯＳトランジスタＰ１、Ｐ２及びトランスファ用ＮＭＯＳトランジスタＮ３、Ｎ４から構成されている６トランジスタ型ＣＭＯＳスタティックメモリセルＭＳ１〜ＭＳ４内の配線であることが示されている。
　
　したがって、刊行物１には、次の発明（以下、「刊行物１記載発明」という。）が記載されている。
　
　マトリクス状に配置された複数の６トランジスタ型ＣＭＯＳスタティックメモリセルＭＳ１〜ＭＳ４を含むメモリアレイＭＡと、
　メモリアレイＭＡの列方向に配設された一対のデータ線Ｄ１、／Ｄ１、一対のデータ線Ｄ２、／Ｄ２に対応するデータ線を構成している第１層目のアルミニウム層８ｂ、８ｃ、８ｅ、８ｆと、
　メモリアレイＭＡの行方向に配設されたワード線としての多結晶シリコン層６ｉ等及びその上に形成されたワード線としての第２層目のアルミニウム層１０ａ等と、
　接地電位給電線ＧＮＤ１、ＧＮＤ２、ＧＮＤ３に対応する給電線を構成する第１層目のアルミニウム層８ａ、８ｄ、８ｇと、
　６トランジスタ型ＣＭＯＳスタティックメモリセルＭＳ１〜ＭＳ４内の配線である、第１層目のアルミニウム層８ｈ、８ｉ、アルミニウム層８ｊ、８ｋ、アルミニウム層８ｍ、８ｏ、アルミニウム層８ｐ、８ｑと、
　電源給電線ＰＬ１の一部を構成する第２層目のアルミニウム層１０ｂとを具備し、
　第１層目のアルミニウム層は、アルミニウム層８ａ、アルミニウム層８ｂ、アルミニウム層８ｈ、８ｉ、８ｍ、８ｏ、アルミニウム層８ｃ、アルミニウム層８ｄ、アルミニウム層８ｅ、アルミニウム層８ｊ、８ｋ、８ｐ、８ｑ、アルミニウム層８ｆ、アルミニウム層８ｇの順番で列方向に配設され、アルミニウム層８ｈ、８ｉ、アルミニウム層８ｊ、８ｋ、アルミニウム層８ｍ、８ｏ、アルミニウム層８ｐ、８ｑは、それぞれ、ドライバとしてのＮＭＯＳトランジスタＮ１、Ｎ２、上記ＮＭＯＳトランジスタＮ１、２の負荷としてのＰＭＯＳトランジスタＰ１、Ｐ２及びトランスファ用ＮＭＯＳトランジスタＮ３、Ｎ４から構成されている６トランジスタ型ＣＭＯＳスタティックメモリセルＭＳ１〜ＭＳ４内の配線である半導体記憶装置。
　
（１−２）刊行物２記載発明
　原査定の拒絶理由に引用された特開昭５７−２１０６６４号公報（昭和５７年１２月２４日出願公開。以下、「刊行物２」という。）には、スタテツク型半導体記憶装置に関して、図面と共に、以下の事項が記載されている。
　
（ａ）「この発明はマトリツクス状に配置した複数個のメモリセルを備えたスタテツク型半導体記憶装置において、１ビット当りのメモリセルを貫通する金属配線の数を少なくすることができる半導体記憶装置に関するものである。
　第１図は従来の半導体記憶装置のメモリセルのパターンレイアウト図であり、その等価回路を第２図に示す。両図において、（１）は１ビット相当のチツプ表面上のメモリセル画面であり、このメモリセル画面内のパターンと同じパターンがＸ軸方向にくり返し設けられていると共にＹ軸方向には鏡像パターンが順次くり返されており、例えば、ｎビット目のメモリセルを示す。（２−１）、（２−２）および（２−３）はＳｉ基板上に設け、それぞれ厚い酸化膜で分離されている活性領域、（３−１）および（３−２）はこの活性領域（２−１）〜（２−３）と一部（後述）を除いて薄いゲート酸化膜で絶縁されているポリＳｉ層であり、ワード線および電源線を示す。（４−１）、（４−２）および（４−３）は活性領域（２−１）〜（２−３）およびポリＳｉ層（３−１）、（３−２）と、このポリＳｉ層上に形成した絶縁膜により絶縁されているＡｌなどの金属配線であり、特に（４−１）および（４−２）は相補ビツト線であり、（４−３）は接地線を示す。」（公報第２頁左上欄第３行〜同頁右上欄第６行）
　
（ｂ）第１図、第２図には、相補ビツト線（４−１）、（４−２）及び接地線（４−３）を形成するＡｌなどの金属配線は、接地線（４−３）、相補ビツト線（４−１）、（４−２）、及び接地線（４−３）の順番でＹ軸方向に配設されるようにしたスタテツク型半導体記憶装置が示されている。
　
　したがって、刊行物２には、次の発明（以下、「刊行物２記載発明」という。）が記載されている。
　
　マトリツクス状に配置した複数個のメモリセルを備えたスタテツク型半導体記憶装置において、
　相補ビツト線（４−１）、（４−２）及び接地線（４−３）を形成するＡｌなどの金属配線は、接地線（４−３）、相補ビツト線（４−１）、（４−２）及び接地線（４−３）の順番でＹ軸方向に配設されるようにしたスタテツク型半導体記憶装置。
　
（１−３）周知技術
　本願の出願日前に出願公開された特開昭６３−８７７６３号公報（昭和６３年４月１９日出願公開。以下、「刊行物３」という。）には、スタティック型メモリに関して、図面と共に、以下の記載がなされている。
　
（ａ）「〔従来技術〕
　従来、絶縁ゲート電界効果トランジスタ（以下ＭＯＳＦＥＴと記す。）を用いたスタティック型メモリは１キロビット、４キロビットとメモリ容量が小さい為にメモリセルの寸法をそれほど小さくする必要がなかった。しかし、１６キロビット、６４キロビットとメモリ容量が増加するに従い、チップ寸法に対するセル配列部の比は大きくなり、セル寸法の縮小化が必然的に必要となってきた。
　第１図は従来のスタティック型メモリの回路図である。
　図においてＴ１、Ｔ２はフリップフロップ回路を形成するＭＯＳＦＥＴ、Ｒは負荷抵抗、Ｔ３およびＴ４は転送用ＭＯＳＦＥＴ、１、２はグランド線、３、４はデータ線、５は電源線、６はワード線である。
　第２図（ａ）、（ｂ）は第１図に示すスタティック型メモリを半導体基板に実現したものの平面図及びＡ−Ａ’断面図である。
　半導体基板１１にフィールド絶縁膜１２、ゲート絶縁膜１３、拡散層１４、１５、１６を通常の方法により形成する。第１の多結晶シリコン層１７を形成してＭＯＳＦＥＴ：Ｔ１〜Ｔ４のゲートとこれらのゲートに接続するワード線６を形成する。層間絶縁膜１８で絶縁し、第２の多結晶シリコン層により電源線５とこれに接続する抵抗Ｒとを形成する。層間絶縁膜１９で絶縁してアルミニウム層を形成してグランド線１、データ線３、４を形成する。」（公報第１頁左下欄第１６行〜第２頁左上欄第７行）
　
（ｂ）第２図には、メモリセル内の配線をデータ線３、４と同一配線層以外に配設することにより、グランド線１とデータ線３、４との間及びデータ線３、４相互間にはそれぞれ、グランド線１、データ線３、４と同一配線層からなる他の配線が存在しないようにしたスタティック型メモリセルが示されている。
　
　また、本願の出願日前に出願公開された特開昭５７−５６９５８号公報（昭和５７年４月５日出願公開。以下、「刊行物４」という。）には、スタティック型メモリに関して、図面と共に、以下の記載がなされている。
　
（ｃ）「ＭＯＳ型集積回路で形成されたメモリーにおいて、特にスタティック型のＲＡＭ(Randam Access Memory)は近年、高速化、高集積化が進み、スピード的にはバイポーラ型ＲＡＭの領域に達し、容量的には１６ＫビットＲＡＭの製品化が進められている。この実現のため微細化技術が進み、更に従来の６トランジスタ／セルの方式から４トランジスタ、２抵抗／セルの方式が採用されている。この方式では集積度を大きく向上させるため、第１層目のポリシリコン層によりトランジスタを形成し、第２層目のポリシリコン層により抵抗を形成する。」（公報第２頁左上欄第５行〜同欄第１６行）
　
（ｄ）「第３図は第２図の製造工程により得られた第１図のメモリーセルのパターン平面図である。図中、緩やかな右下りのハッチング領域１１は、前記（ニ）の工程で得られる拡散領域であり、トランジスタＱ１〜Ｑ４のソース、ドレイン等を形成する。また急な左下りのハッチング領域は第１層目のポリシリコン層であり、ワード線Ｗを形成する前述のポリシリコン層４、トランジスタＱ３、Ｑ４のゲート、電源Ｖｃｃ配線等を形成する。また緩やかな左下りのハッチング領域は第２層目のポリシリコン層６に対応し、第１図の抵抗Ｒ１、Ｒ２等を形成する。また領域１３１〜１３３は前述の（チ）の工程で得たアルミニウム配線領域であり、該領域は電源Ｖｓｓ（接地）、データ線Ｄ、／Ｄ等を形成する。また急な左下りのハッチングと緩やかな左下りのハッチングとが重なった領域７は、前述の金属硅化物層である。」（公報第２頁右下欄第１９行〜第３頁左上欄第１６行）
　
（ｅ）第３図には、メモリーセル内の配線を、データ線Ｄ、／Ｄと同一配線層以外に配設することにより、電源Ｖｓｓ（接地）とデータ線Ｄ、／Ｄとの間及びデータ線Ｄ、／Ｄ相互間にはそれぞれ、データ線Ｄ、／Ｄと同一配線層からなる他の配線が存在しないようにしたスタティック型メモリが示されている。
　
　これらの刊行物３、４等により、スタティック型メモリセルが行列状に配設されたメモリセルアレイを具備する半導体記憶装置において、メモリセル内の配線を、ビット線対と同一配線層以外に配設することにより、接地線とビット線対との間及びビット線対相互間にはそれぞれ、ビット線対と同一配線層からなる他の配線が存在しないようにすることが周知である。
　
（２）対比
　本願補正発明と刊行物１記載発明とを対比すると、刊行物１記載発明の「マトリックス状に配設された複数の６トランジスタ型ＣＭＯＳスタティックメモリセルＭＳ１〜ＭＳ４を含むメモリアレイＭＡ」、「メモリアレイＭＡの列方向に配設された一対のデータ線Ｄ１、／Ｄ１、一対のデータ線Ｄ２、／Ｄ２に対応するデータ線を構成している第１層目のアルミニウム層８ｂ、８ｃ、８ｅ、８ｆ」、「メモリアレイＭＡの行方向に配置されたワード線としての多結晶シリコン層６ｉ等及びその上に形成されたワード線としての第２層目のアルミニウム層１０ａ等」、「第１層目のアルミニウム層」、「第２層目のアルミニウム層」、「接地電位給電線ＧＮＤ１、ＧＮＤ２、ＧＮＤ３に対応する給電線を構成する第１層目のアルミニウム層８ａ、８ｄ、８ｇ」、「電源給電線ＰＬ１の一部を構成する第２層目のアルミニウム層１０ｂ」は、それぞれ、本願補正発明の「スタティック型メモリセルが行列状に配設されたメモリセルアレイ」、「複数のビット線対」、「複数のワード線」、「前記ビット線対と同一配線層」、「前記ビット線対とは異なる配線層」、「接地線」、「電源線」に相当している。
　また、刊行物１記載発明において、アルミニウム層８ｂ、アルミニウム層８ｈ、８ｉ、８ｍ、８ｏ、アルミニウム層８ｃ、アルミニウム層８ｅ、アルミニウム層８ｊ、８ｋ、８ｐ、８ｑ、アルミニウム層８ｆの順番で列方向に配設され、アルミニウム層８ｈ、８ｉ、アルミニウム層８ｊ、８ｋ、アルミニウム層８ｍ、８ｏ、アルミニウム層８ｐ、８ｑは、それぞれ、６トランジスタ型ＣＭＯＳスタティックメモリセルＭＳ１〜ＭＳ４内の配線であるから、「データ線Ｄ１、／Ｄ１、Ｄ２、／Ｄ２に対応するデータ線を構成している第１層目のアルミニウム層８ｂ、８ｃ、８ｅ、８ｆ」がメモリセルの両側に沿って配設されていることは明らかである。
　また、刊行物１記載発明において、第１層目のアルミニウム層は、データ線／Ｄ１に対応するデータ線を構成しているアルミニウム層８ｃ、接地電位給電線ＧＮＤ２に対応する給電線を構成するアルミニウム層８ｄ、データ線Ｄ２に対応するデータ線を構成しているアルミニウム層８ｅの順番で列方向に配設されているから、「接地電位給電線ＧＮＤ２に対応する給電線を構成する第１層目のアルミニウム層８ａ、８ｄ、８ｇ」が、ビット線対と同一配線層を用いて形成され、各ビット線対間で列方向に配設されていることは明らかである。
　したがって、両者の発明の一致点、相違点は以下のとおりである。
　
［一致点］
　「スタティック型メモリセルが行列状に配設されたメモリセルアレイと、
　前記メモリセルアレイのそれぞれ同一列のメモリセルに共通に接続され、前記メモリセルの両側に沿って列方向に配設された複数のビット線対と、
　前記メモリセルアレイのそれぞれ同一行のメモリセルに共通に接続され、前記メモリセルアレイの行方向に配設された複数のワード線と、
　前記ビット線対と同一配線層を用いて形成され、各ビット線対間で列方向に配設され、前記メモリセルに接地電位を供給するための接地線と、
　前記ビット線対とは異なる配線層を用いて形成され、前記メモリセルに電源電位を供給するための電源線とを具備する半導体記憶装置。」である点。
　
［相違点］
　本願補正発明では、前記複数のビット線対及び接地線を形成する配線層は、接地線、ビット線対の一方、ビット線対の他方及び接地線の順番で列方向に配設され、前記接地線とビット線対との間及び前記ビット線対相互間にはそれぞれ、前記ビット線対と同一配線層からなる他の配線が存在しないのに対して、刊行物１記載発明では、接地線とビット線対との間には、ビット線対と同一配線層からなる他の配線が存在しないが、ビット線対相互間には、前記ビット線対と同一配線層からなるメモリセルＭＳ１〜ＭＳ４内の配線、アルミニウム層８ｈ、８ｉ、８ｊ、８ｋ、８ｍ、８ｏ、８ｐ、８ｑが存在している点。
　
（３）判断
　刊行物３、４等により、スタティック型メモリセルが行列状に配設されたメモリセルアレイを具備する半導体記憶装置において、メモリセル内の配線を、ビット線対と同一配線層以外に配設することにより、接地線とビット線対との間及びビット線対相互間にはそれぞれ、ビット線対と同一配線層からなる他の配線が存在しないようにすることが周知であるから、刊行物１記載発明のスタティックメモリセルＭＳ１〜ＭＳ４内の配線である「アルミニウム層８ｈ、８ｉ、８ｊ、８ｋ、８ｍ、８ｏ、８ｐ、８ｑ」を、第１層目のアルミニウム層（本願補正発明の「ビット線対と同一配線層」に相当）以外に配設することにより、本願補正発明のように、ビット線対と同一配線層からなる他の配線が存在しないようにすることは、当業者が適宜なし得る設計事項にすぎない。
　また、本願補正発明と刊行物２記載発明とを対比すると、刊行物２記載発明の「スタテツク型半導体記憶装置」、「マトリツクス状に配置した複数個のメモリセル」、「相補ビツト線（４−１）および（４−２）」、「接地線（４−３）」、「相補ビツト線（４−１）、（４−２）及び接地線（４−３）を形成するＡｌなどの金属配線」、「Ｙ軸方向」は、それぞれ、本願補正発明の「半導体記憶装置」、「スタティック型メモリセルが行列状に配設されたメモリセルアレイ」、「複数のビット線対」、「接地線」、「前記ビット線対と同一配線層」、「列方向」に相当するから、刊行物２記載発明において、複数のビット線対及び接地線を形成する配線層は、接地線、ビット線対の一方、ビット線対の他方及び接地線の順番で列方向に配設されるようになっていたと認められる。
　そして、刊行物１記載発明において、上記周知技術に基づき、ビット線対と同一配線層からなる他の配線が存在しないようにすれば、当然、複数のビット線対及び接地線を形成する配線層は、接地線、ビット線対の一方、ビット線対の他方及び接地線の順番で列方向に配設されるようになるから、この相違点は、当業者が容易になし得る程度のものである。
　
（４）まとめ
　したがって、本願補正発明は、刊行物１記載発明、刊行物２記載発明及び上記周知技術に基づいて、当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により、特許出願の際独立して特許を受けることができない。
　
４．むすび
　以上のとおり、本願補正発明は、特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に違反するので、特許法第１５９条第１項の規定において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　
第３．本願発明について
１．本願発明
　平成１６年２月４日付けの手続補正は上記のとおり却下されたので、本願の請求項１に係る発明（以下、「本願発明」という。）は、平成１５年５月６日付け手続補正書の特許請求の範囲の請求項１に記載された事項により特定される、以下のとおりのものである。
　
【請求項１】スタティック型メモリセルが行列状に配設されたメモリセルアレイと、
　前記メモリセルアレイのそれぞれ同一列のメモリセルに共通に接続され、前記メモリセルの両側に沿って列方向に配設された複数のビット線対と、
　前記メモリセルアレイのそれぞれ同一行のメモリセルに共通に接続され、前記メモリセルアレイの行方向に配設された複数のワード線と、
　前記ビット線対と同一配線層を用いて形成され、各ビット線対間で列方向に配設され、前記メモリセルに接地電位を供給するための接地線と、
　前記ビット線対とは異なる配線層を用いて形成され、前記メモリセルに電源電位を供給するための電源線とを具備し、
　前記複数のビット線対及び接地線を形成する配線層は、接地線、ビット線対の一方、ビット線対の他方及び接地線の順番で列方向に配設されていることを特徴とする半導体記憶装置。
　
２．刊行物の記載
　原査定の拒絶の理由に引用された刊行物１及び刊行物２の記載は、上記「第２．補正却下の決定［理由］３．独立特許要件（１）刊行物の記載」に記載したとおりである。
　
３．対比・判断
　本願発明は、本願補正発明から「前記接地線とビット線対との間及び前記ビット線対相互間にはそれぞれ、前記ビット線対と同一配線層からなる他の配線が存在しないこと」という上記周知技術に相当する事項を省いたものである。
　そうすると、本願発明の構成要件を全て含み、さらに他の構成要件を付加したものに相当する本願補正発明が、上記「第２．補正却下の決定［理由］２．独立特許要件（３）判断」の項に記載したとおり、刊行物１記載発明、刊行物２記載発明及び上記周知技術に基づいて、当業者が容易に発明をすることができたものであるから、本願発明は、刊行物１記載発明、刊行物２記載発明及び上記周知技術に基づいて、当業者が容易に発明をすることができたものである。
　
第４．むすび
　以上のとおり、本願発明は、刊行物１記載発明、刊行物２記載発明及び上記周知技術に基づいて、当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　
　よって、結論のとおり審決する。