【事件の表示】
　特願２０１５−２３２１６４「トランジスタ及びその製造方法」拒絶査定不服審判事件〔平成２８年　２月２５日出願公開，特開２０１６−　２８４６２〕について，次のとおり審決する。
【結　論】
　本件審判の請求は，成り立たない。
【理　由】
第１　手続の経緯
　本願は，２０１０年（平成２２年）１２月７日（パリ条約による優先権主張外国庁受理２００９年１２月３０日，米国）を国際出願日とする特願２０１２−５４７０９５号の一部を，平成２６年４月３０日に新たな特許出願とした特願２０１４−０９３４８９号の一部を，平成２７年１１月２７日に新たな特許出願としたものであって，その手続の経緯は以下のとおりである。
平成２８年　１月　８日　　　手続補正の提出
平成２８年１１月１８日付け　拒絶理由通知
平成２９年　２月１５日　　　意見書・手続補正の提出
平成２９年　７月２５日付け　拒絶査定（以下，「原査定」という。）
平成２９年１１月２９日　　　審判請求・手続補正の提出
平成３０年１０月１９日付け　拒絶理由通知（（以下，「当審拒絶理由通知」という。）
平成３１年　１月２２日　　　意見書・手続補正の提出
第２　本願発明
　本願請求項１−１９に係る発明（以下，それぞれ「本願発明１」−「本願発明１９」という。）は，平成３１年１月２２日付けの手続補正で補正された特許請求の範囲の請求項１−１９に記載された事項により特定される発明であり，本願発明１は以下のとおりの発明である。
　「　　【請求項１】
　基板と，
　前記基板上の一対のスペーサと，
　前記基板の表面上且つ前記一対のスペーサ間のゲート誘電体層であり，Ｕ字形状のｈｉｇｈ−ｋゲート誘電体層であるゲート誘電体層と，
　前記ゲート誘電体層上且つ前記一対のスペーサ間のゲート電極と，
　前記一対のスペーサ間且つ前記ゲート電極上の絶縁キャップ層と，
　前記一対のスペーサに隣接する一対の拡散領域と，
　前記一対の拡散領域の上の第１の層間誘電体層であり，前記絶縁キャップ層の頂面及び前記一対のスペーサの頂面と平坦な頂面を有する第１の層間誘電体層と，
　前記第１の層間誘電体層上及び前記絶縁キャップ層上の第２の層間誘電体層と，
　前記第１及び第２の層間誘電体層内のコンタクト開口であり，前記一対の拡散領域のうちの一方と，前記一対のスペーサのうちの一方と，前記絶縁キャップ層の一部とを露出させるコンタクト開口と，
　前記コンタクト開口の側壁に沿って及び前記絶縁キャップ層の前記一部上に形成されたコンタクト側壁スペーサと，
　前記コンタクト側壁スペーサに隣接して前記コンタクト開口内に形成された導電材料と，
　を有し，
　前記基板及び前記一対の拡散領域を通る所与の断面において，
　　前記第１の層間誘電体層が，前記一対の拡散領域のうちの前記一方上にあり，且つ
　　前記導電材料が，前記一対の拡散領域のうちの前記一方の上方にある，
　トランジスタ。」
第３　当審拒絶理由通知の概要
　本願請求項１−１９に係る発明は，本願の優先権主張の日（以下「優先日」という。）前に日本国内又は外国において，頒布された又は電気通信回線を通じて公衆に利用可能となった下記の引用文献１−７に記載された発明に基づいて，その優先日前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから，特許法２９条２項の規定により特許を受けることができない，というものである。
　　　　　　　　　　　　　＜引用文献等一覧＞
１.米国特許出願公開第２００２／００７９５８１号明細書
２.特開２０００−０３１２９１号公報
３.米国特許出願公開第２００８／０２８３９０６号明細書
４.特開２００７−２２０７０１号公報
５.米国特許出願公開第２００２／０１０５０８４号明細書
６.米国特許第５７９２７０３号明細書
７.特開２００５−１９７７４８号公報
第４　引用文献及び引用発明
　１　引用文献１について
　当審拒絶理由通知の拒絶の理由に引用された引用文献１（米国特許出願公開第２００２／００７９５８１号明細書）には，図面とともに次の事項が記載されている。（訳，下線は，当審で付加した。以下同じ。）
「[0002]  1. Field of the Invention 
[0003]  The present invention relates generally to integrated circuit fabrication, and more particularly to electrical contacts to capacitors which incorporate high dielectric constant materials.」
（訳：[0002]1. 発明の分野
[0003]　本発明は一般的に集積回路の製造に関し，より詳細には，高誘電率材料を含むコンデンサの電気接点に関するものである。）
「[0048]  
FIG. 3 schematically illustrates the partially fabricated memory cell 100 having spacer material 300 deposited in the contact hole 200 and over the ILD 150.
[0049]  The thickness of deposited spacer material 300 depends on the particular properties of the spacer material 300, and upon design and operational considerations. The lower limit is governed by desired barrier functions. 
For example, the spacers may need to serve as a barrier against diffusion of oxygen, dopants, etc. The spacer material may also serve to electrically isolate the gate stacks 120 from the contact to be formed.
（訳：[0048]　
図3に概略的には，コンタクトホール200内と層間絶縁膜150の上に堆積されたスペーサ材料300を有する部分的に製造されたメモリ・セル100を示す。
[0049]　堆積されたスペーサ材料300の厚さは，スペーサ材料300の特定の特性に，設計および動作上の考慮事項に依存する。下限は，所望のバリア機能によって支配される。
例えば，スペーサは，酸素，ドーパントなどの拡散に対する障壁となる必要があることがある。スペーサ材料は，形成されたコンタクトからゲート積層体120を電気的に隔離するようにすることもできる。
「[0050] 
FIG. 4 schematically illustrates the partially fabricated memory cell 100 after a spacer etch is conducted on the spacer material 300, forming sidewall spacers 400 along the vertical via sidewalls.
（訳：　
図4に概略的に，スペーサ材料300に，垂直側壁に沿って側壁スペーサ400を形成しスペーサエッチングが実行された後，部分的に製造されたメモリ・セル100を示す。
　２　引用文献２について
（１）引用文献２の記載
　当審拒絶理由通知の拒絶の理由に引用された引用文献２（特開２０００−０３１２９１号公報）には，図面とともに次の事項が記載されている。
「【０００１】
【発明の属する技術分野】本発明は，半導体装置およびその製造方法に関する。」
「【００１３】
【発明が解決しようとする課題】図２１（ａ）から（ｅ）および図２２（ａ）から（ｅ）を参照しながら説明した半導体装置の製造方法によれば，ゲート電極１７０の低抵抗化は実現できるが，ソース／ドレイン領域１０９に達するコンタクトホールを第１のＰＳＧ膜１１０中に形成するとき，それらのコンタクトホールがゲート電極１７０に達しないようにマスクアライメントを実行する必要がある。
ソース／ドレイン領域１０９のためのコンタクトホールがゲート電極１７０に達すると，ゲート電極１７０とソース／ドレイン領域１０９とがショートしてしまうからである。
「【００５２】
【発明の実施の形態】以下，図面を参照ながら，本発明による半導体装置およびその製造方法の実施形態を説明する。
（実施形態１）図１（ａ）および（ｂ），図２（ａ）から（ｅ）ならびに図３（ａ）から（ｄ）を参照しながら，本発明の第１の実施形態を説明する。
【００５３】まず，図１（ａ）および（ｂ）を参照する。
【００５４】
本実施形態の半導体装置は，半導体領域であるシリコン基板１と，基板１の表面に形成されたソース／ドレイン領域９と，ソース領域とドレイン領域とのに位置するチャネル領域と，シリコン基板１を覆う層間絶縁膜１７とを備えている。層間絶縁膜１７中にはチャネル領域に達する複数の溝が形成され，その溝内にはゲート電極７０が埋められている。より詳細には，層間絶縁膜１７の溝底面のうちチャネル領域上に位置する部分にはゲート絶縁膜３が形成されており，そのゲート絶縁膜３を覆うようにゲート電極７０が存在する。
【００５５】ゲート電極７０の側面は絶縁性サイドウォールスペーサ８によって挟まれ，ゲート電極７０の上面は，層間絶縁膜１７をエッチングするために使用するエッチャントに対してエッチングマスクとして機能するマスク層１６に覆われている。ゲート電極７０は，ゲート絶縁膜３およびサイドウォールスペーサ８に接する位置に設けられたバリアメタル層４，およびバリアメタル層４に囲まれた導電層５から構成されている。
【００５６】図１（ａ）では，わかりやすさのため，製造工程中に層間絶縁膜１７上に形成されるレジストパターン２０が示されている。レジストパターン２０は，層間絶縁膜１７に形成するコンタクトホール２１の形状および位置を規定する開口部を有している。レジストパターン２０をマスクとして，層間絶縁膜１７の一部をエッチングすることによって，
層間絶縁膜１７中にソース／ドレイン領域９に達するコンタクトホール２１が形成される。
層間絶縁膜１７上には不図示の配線が形成され，配線の一部がコンタクトホール２１を介してソース／ドレイン領域９に電気的に接続される。
【００５７】図１（ａ）および（ｂ）は，レジストパターン２０を形成するリソグラフィ工程において，マスクアライメントにずれが生じた結果，
絶縁性サイドウォールスペーサ８およびマスク層１６の一部が図中左側のコンタクトホール２１内に露出してしまっている
ゲート電極７０は絶縁性サイドウォールスペーサ８およびマスク層１６によって被覆されているので，ソース／ドレイン領域９に接続される配線とゲート電極７０との間に電気的ショートは生じない。
「【００５９】次に，図２（ａ）から（ｅ）および図３（ａ）から（ｄ）を参照しながら，本実施形態の半導体装置の製造方法を説明する。
【００６０】まず，図２（ａ）を参照する。ｐ型シリコン基板１の表面に公知の方法を用いて素子分離２を形成した後，シリコン基板１上に薄い絶縁膜（厚さ：約４ｎｍ）３０を形成する。この絶縁膜３０の表面上に多結晶シリコン膜（厚さ：約１００ｎｍ）を堆積した後，リソグラフィ技術およびドライエッチング技術を用いて多結晶シリコン膜をパターニングし，それによって多結晶シリコンからなるゲート状構造７を形成する。このパターニングに際して，ゲート状構造７が形成されてない領域における絶縁膜３０は除去されても良い。この後，
図２（ａ）に示すように，ゲート状構造７を注入マスクとして，ドーズ１×１０
14
から２×１０
14
ｃｍ
-2
のｎ型不純物イオン（例えばＡｓイオン）を約２０ｋｅＶの加速エネルギーでシリコン基板１中に注入する。
【００６１】このようにして形成したゲート状構造７は，のちに，ゲート電極に置き換えられる。ゲート電極７０の形状パターンは，ゲート状構造７の形状パターンによって規定される。本実施形態では，ゲート状構造７の高さを約２００〜２５０ｎｍとし，その幅（ゲート長に相当）を約０．０５〜０．１３μｍとしている。本実施形態のゲート状構造７は最終的には完全に除去されるため，導電性を有する必要はない。後の工程で形成される層間絶縁膜１７に対してエッチング選択性のある材料から形成されていればよい。
【００６２】次に，
ゲート状構造７を覆うようにシリコン窒化膜を基板１上に堆積した後，ＲＩＥ法によって，図２（ｂ）に示すように，ゲート状構造７の側壁にシリコン窒化膜からなるサイドウォールスペーサ８を形成する。
ゲート状構造７およびサイドウォールスペーサ８を注入マスクとして用い，ドーズ量２×１０
15
から３×１０
15
ｃｍ
-2
のｎ型不純物イオン（例えばＡｓイオン）を約３０ｋｅＶの加速エネルギーで基板１中に注入する。この後，アニール処理によって不純物イオンを活性化し，ソース／ドレイン領域９として機能するｎ型不純物拡散層を形成する。
【００６３】この後，図２（ｃ）に示すように，ＣＶＤ法によって，シリコン酸化膜（厚さ：約３００ｎｍ）からなる層間絶縁膜１７’を形成し，上記疑似ＭＯＳ構造を覆う。
【００６４】第１の関係：  あるエッチャントに対して，ゲート状構造７のエッチングレートがサイドウォールスペーサ８および層間絶縁膜１７’のエッチングレートよりも充分に大きくなる関係。
【００６５】第２の関係：  あるエッチャントに対して，層間絶縁膜１７’のエッチングレートがサイドウォールスペーサ８のエッチングレートよりも充分に大きくなる関係。
【００６６】このような関係を満足する材料として，本実施形態では，多結晶シリコン，窒化シリコンおよび酸化シリコンを選択し，それぞれを，ゲート状構造７，サイドウォールスペーサ８および層間絶縁膜１７’の材料として使用している。この代わりに，高濃度に不純物がドープされた酸化シリコン，窒化シリコンおよびノンドープ酸化シリコンを選択して，それぞれを，ゲート状構造７，サイドウォールスペーサ８および層間絶縁膜１７’の材料として使用してもよい。
【００６７】次に，化学的機械研磨（ＣＭＰ）法によって層間絶縁膜１７’の上部を除去し，その表面を平坦化する。このとき，図２（ｄ）に示すように，ゲート状構造７の上面を露出させる。
【００６８】次に，
図２（ｅ）に示すように，例えばＫＯＨ等のアルカリ溶液を用いたウェットエッチング法によってゲート状構造７をエッチングし，それによって層間絶縁膜１７中に溝１２を形成する。
【００６９】次に，図３（ａ）に示すように，ＣＶＤ法によってゲート絶縁膜（厚さ：約４ｎｍ）３’を形成
【００７０】本実施形態によれば，ソース／ドレイン領域９の形成のための活性化アニールを終了した後にゲート電極７０を形成するため，ゲート電極７０の形成後に約４００℃以上の高温熱処理が施されることはない。そのため，抵抗および融点が比較的に低いアルミニウムを用いることが可能になる。なお，バリアメタル４’の材料としては，現時点ではＴｉＮが最も優れていると考えられるが，タンタル（Ｔａ），タンタル合金および窒化タングステン等も将来的には有望である。バリアメタル４’の厚さは，その上に堆積する金属膜５’の種類に応じて選択される。ゲート絶縁膜３’またはシリコンとの反応性が低い材料から金属膜５’を形成する場合，バリアメタル４’は不要である。たとえば，チタンシリサイドから金属膜５を形成する場合，バリアメタル１０を省略しても良い。金属膜５’をアルミニウムから形成する場合は，バリアメタル４’を厚くすること（例えば，約１５ｎｍ以上にの厚さにすること）が好ましい。
【００７１】次に，ＣＭＰ法によって，基板１の全面を研磨し，基板１上に形成された構造の上面を平坦化する。この平坦化工程は，図３（ｂ）に示すように，層間絶縁膜１７の表面が露出するまで実行する。この際，バリアメタル４’及び金属膜５’のうち溝１２内に位置する部分は溝１２内に残存する。バリアメタル４’及び金属膜５’のうち層間絶縁膜１７の上面のレベルよりも上に位置する部分は除去される。バリアメタル４’及び金属膜５’のうち溝１２内に残存する部分（「バリアメタル４」および「金属膜５」）によってゲート電極７０を形成することになる。平坦化工程で層間絶縁膜１７と金属膜５との間に選択性が生じる薬液（例えば，スラリー中のＨ2Ｏ2またはＫＩＯ3）を用いたＣＭＰによって，ゲート電極７０の高さを溝１２の深さよりも低くすることができる。本実施形態では，ゲート電極７０の上面レベルが層間絶縁膜１７の上面レベルよりも約５０ｎｍ〜７０ｎｍ下がるようにＣＭＰ工程の条件を調整する。なお，ＣＭＰ法の代わりに，ＲＩＥによる全面エッチバック法を用いてもよい。この場合，層間絶縁膜１７と金属膜５との間に選択性のあるエッチング用ガス系を用い，金属膜５のエッチング量が多くなるようにすれば，溝１２内に残存するゲート電極７０の高さを溝１２の深さより小さくすることができる。また，ＣＭＰ法と通常のエッチングとを組み合わせても良い。
【００７２】次に，図３（ｃ）に示すように，ＣＶＤ法により層間絶縁膜１７の全面を覆うようにシリコン窒化膜１６’を堆積する。シリコン窒化膜１６’の厚さは，ゲート電極７０の上面レベルと層間絶縁膜１７の上面レベルとの間に位置する空間を実質的に埋める厚さ以上に調整される。
【００７３】次に，図３（ｄ）に示すように，ＣＭＰ法によってシリコン窒化膜１６のうち層間絶縁膜１７上に位置する部分を除去し，シリコン窒化膜１６’のうち溝１２内に位置する部分（「シリコン窒化膜１６」）だけを残存させる。
【００７４】次に，前述の図１（ａ）に示したように，リソグラフィ技術およびエッチング技術を用いて，ソース／ドレイン領域９に達するコンタクトホール２１を形成する。このコンタクトホール２１の形成に際して，ゲート電極７０の側面および上面を覆っているはシリコン窒化膜（８および１６）は，コンタクトホール形成用のエッチャントに対してエッチストッパーとして機能する。そのため，ゲート電極７０の表面はコンタクトホール内に露出することはない。このあと，コンタクトホールを導電性材料（不図示）で埋める工程が実行され，更にその後の多層配線形成工程が実行される。
【００７５】本実施形態の製造方法によれば，ゲート電極７０とコンタクトホール２１とが平面レイアウト上で重なり合っても，コンタクトホール２１内の導電性材料とゲート電極７０との間にショートは生じない。コンタクトホール２１内の導電性材料とゲート電極７０との間には，コンタクトホール２１の形成のためのエッチングに対してマスクとして機能する絶縁性部材が存在するからである。このように形成したコンタクトを本願明細書では「セルフアラインコンタクト」と称することにする。」
「【０１０４】次に，図９（ａ）に示すように，
第２の層間絶縁膜２７を層間絶縁膜１７上に堆積した後，ソース／ドレイン領域９上のシリサイド層９０に達するコンタクトホール２１を層間絶縁膜１７および２７に形成する。
　また，【図１】には，ソース／ドレイン領域９の一部に接続するように層間絶縁膜１７にコンタクトホール２１が形成されることが図示されていると認められる。
（２）引用発明
　前記（１）より，引用文献２には，（実施形態１）（【００５２】−【００７６】）として，次の発明が記載されていると認められる。
「　半導体領域であるシリコン基板１と，基板１の表面に形成されたソース／ドレイン領域９と，ソース領域とドレイン領域との間に位置するチャネル領域と，シリコン基板１を覆う層間絶縁膜１７とを備えており，層間絶縁膜１７中にはチャネル領域に達する複数の溝が形成され，その溝内にはゲート電極７０が埋められており，層間絶縁膜１７の溝底面のうちチャネル領域上に位置する部分にはゲート絶縁膜３が形成されており，そのゲート絶縁膜３を覆うようにゲート電極７０が存在し，
　ゲート電極７０の側面は絶縁性サイドウォールスペーサ８によって挟まれ，ゲート電極７０の上面は，層間絶縁膜１７をエッチングするために使用するエッチャントに対してエッチングマスクとして機能するマスク層１６に覆われており，ゲート電極７０は，ゲート絶縁膜３およびサイドウォールスペーサ８に接する位置に設けられたバリアメタル層４，およびバリアメタル層４に囲まれた導電層５から構成され，
　層間絶縁膜１７中にソース／ドレイン領域９に達するコンタクトホール２１が形成され，
　層間絶縁膜１７上には配線が形成され，配線の一部がコンタクトホール２１を介してソース／ドレイン領域９に電気的に接続され，
　絶縁性サイドウォールスペーサ８およびマスク層１６の一部がコンタクトホール２１内に露出している半導体装置。」
　３　引用文献３について
　当審拒絶理由通知の拒絶の理由に引用された引用文献３（米国特許出願公開第２００８／０２８３９０６号明細書）には，図面とともに次の事項が記載されている。
「[0001] 1) Field of the Invention
[0002] The invention is in the field of Semiconductor Devices.」
（訳：[0001] 1)本発明の属する技術分野
[0002] 本発明は，半導体デバイスの分野である。）
「[0026] Gate dielectric layer 206 may comprise any dielectric material suitable to insulate a conductive region 218 from channel region 204. For example, in accordance with an embodiment of the present invention, 
gate dielectric layer 206 is comprised of a high-k dielectric layer.
（訳：[0026] ゲート誘電体層206は，導電性領域218を絶縁するため，チャネル領域204から適切な任意の誘電体材料を含むことができる。例えば，本発明の一実施形態によれば，
ゲート誘電体層206はhigh-k誘電体層で構成される。
第５　対比及び判断
　１　本願発明１と引用発明について
（１）本願発明１と引用発明との対比
　ア　引用発明の「シリコン基板１」は，本願発明１の「基板」に相当する。
　イ　引用発明の「絶縁性サイドウォールスペーサ８」は，「ゲート状構造７を覆うようにシリコン窒化膜を基板１上に堆積した後，ＲＩＥ法によって，図２（ｂ）に示すように，ゲート状構造７の側壁に」形成されるものであり（第４の２（１）【００６２】），本願発明１の「前記基板上の一対のスペーサ」に相当する。
　ウ　引用発明の「ゲート絶縁膜３」は，「ゲート状構造７をエッチングし，それによって層間絶縁膜１７中に溝１２を形成」し（第４の２（１）【００６８】），「次に，」「ＣＶＤ法によってゲート絶縁膜（厚さ：約４ｎｍ）３’を形成」するものであるから（第４の２（１）【００６９】），本願発明１の「前記基板の表面上且つ前記一対のスペーサ間のゲート誘電体層」に相当し，「Ｕ字形状」の「ゲート誘電体層」であるといえる。
　エ　引用発明の「ゲート電極７０」は，ゲート絶縁膜３を覆うように存在し，側面は絶縁性サイドウォールスペーサ８によって挟まれているから，本願発明１の「前記ゲート誘電体層上且つ前記一対のスペーサ間のゲート電極」に相当する。
　オ　引用発明の「マスク層１６」は，「層間絶縁膜１７の全面を覆うようにシリコン窒化膜１６’を堆積」し（第４の２（１）【００７２】），「次に，」「ＣＭＰ法によってシリコン窒化膜１６のうち層間絶縁膜１７上に位置する部分を除去し，シリコン窒化膜１６’のうち溝１２内に位置する部分（「シリコン窒化膜１６」）だけを残存」させていること（第４の２（１）【００７３】），ゲート電極７０の上面を覆っているから，本願発明１の「前記一対のスペーサ間且つ前記ゲート電極上の絶縁キャップ層」に相当する。
　カ　引用発明の「ソース／ドレイン領域９」は，ゲート状構造７を注入マスクとして，ドーズ１×１０14から２×１０14ｃｍ-2のｎ型不純物イオン（例えばＡｓイオン）を約２０ｋｅＶの加速エネルギーでシリコン基板１中に注入」し（第４の２（１）【００６０】），「ゲート状構造７およびサイドウォールスペーサ８を注入マスクとして用い，ドーズ量２×１０15から３×１０15ｃｍ-2のｎ型不純物イオン（例えばＡｓイオン）を約３０ｋｅＶの加速エネルギーで基板１中に注入する。この後，アニール処理によって不純物イオンを活性化し，ソース／ドレイン領域９として機能するｎ型不純物拡散層を形成する。」（第４の２（１）【００６２】）から，本願発明１の「前記一対のスペーサに隣接する一対の拡散領域」に相当する。
　キ　引用発明の「層間絶縁膜１７」は，「ソース／ドレイン領域９として機能するｎ型不純物拡散層を形成」し（第４の２（１）【００６２】），「シリコン酸化膜（厚さ：約３００ｎｍ）からなる層間絶縁膜１７’を形成し，上記疑似ＭＯＳ構造を覆」っており（第４の２（１）【００６３】），本願発明１の「前記一対の拡散領域の上の第１の層間誘電体層」に相当する。
　ク　引用発明の「層間絶縁膜１７」は，「ＣＭＰ法によってシリコン窒化膜１６のうち層間絶縁膜１７上に位置する部分を除去し，シリコン窒化膜１６’のうち溝１２内に位置する部分（「シリコン窒化膜１６」）だけを残存」させていること（第４の２（１）【００７３】）「化学的機械研磨（ＣＭＰ）法によって層間絶縁膜１７’の上部を除去し，その表面を平坦化する。このとき，図２（ｄ）に示すように，ゲート状構造７の上面を露出させる。」こと（第４の２（１）【００６７】）から，本願発明１の「前記絶縁キャップ層の頂面及び前記一対のスペーサの頂面と平坦な頂面を有する第１の層間誘電体層」に相当する。
　ケ　引用発明の「コンタクトホール２１」は，層間絶縁膜１７中に形成されており，本願発明１の「前記第１」「の層間誘電体層内のコンタクト開口」に相当する。
　コ　引用発明の「コンタクトホール２１」は，「絶縁性サイドウォールスペーサ８およびマスク層１６の一部が」「コンタクトホール２１内に露出」する形状であるから（第４の２（１）【００５７】），本願発明１の「前記一対の拡散領域のうちの一方と，前記一対のスペーサのうちの一方と，前記絶縁キャップ層の一部とを露出させるコンタクト開口」に相当する。
　サ　引用発明の「コンタクトホール２１を介してソース／ドレイン領域９に電気的に接続され」た「配線の一部」は，配線であり導電性を有するものであるから，本願発明１の「前記コンタクト開口内に形成された導電材料」に相当する。
　シ　引用発明の「層間絶縁膜１７」は，「ソース／ドレイン領域９として機能するｎ型不純物拡散層を形成」し（第４の２（１）【００６２】），「シリコン酸化膜（厚さ：約３００ｎｍ）からなる層間絶縁膜１７’を形成し，上記疑似ＭＯＳ構造を覆」っており（第４の２（１）【００６３】），「前記第１の層間誘電体層が，前記一対の拡散領域」の「上にあ」るといえる。
　また，「コンタクトホール２１を介してソース／ドレイン領域９に電気的に接続され」た「配線の一部」は「前記導電材料が，前記一対の拡散領域」のうちの前記一方の「上方にある」といえる。
　また，【図１】には，ソース／ドレイン領域９の一部に接続するように層間絶縁膜１７にコンタクトホール２１が形成される（第４の２（１）【図１】）ことが図示されていると認められる。
　よって，引用発明の「層間絶縁膜１７」，「ソース／ドレイン領域９」，「コンタクトホール２１を介してソース／ドレイン領域９に電気的に接続され」た「配線の一部」は，本願発明１と同様の「前記基板及び前記一対の拡散領域を通る所与の断面において，
　　前記第１の層間誘電体層が，前記一対の拡散領域のうちの前記一方上にあり，且つ
　　前記導電材料が，前記一対の拡散領域のうちの前記一方の上方にある」構造を有しているといえる。
　ス　引用発明の「半導体装置」は，本願発明１の「トランジスタ」に相当する。
　セ　すると，本願発明１と引用発明とは，下記ソの点で一致し，下記タの点で相違する。
　ソ　一致点
　「　基板と，
　前記基板上の一対のスペーサと，
　前記基板の表面上且つ前記一対のスペーサ間のゲート誘電体層であり，Ｕ字形状のゲート誘電体層と，
　前記ゲート誘電体層上且つ前記一対のスペーサ間のゲート電極と，
　前記一対のスペーサ間且つ前記ゲート電極上の絶縁キャップ層と，
　前記一対のスペーサに隣接する一対の拡散領域と，
　前記一対の拡散領域の上の第１の層間誘電体層であり，前記絶縁キャップ層の頂面及び前記一対のスペーサの頂面と平坦な頂面を有する第１の層間誘電体層と，
　前記第１の層間誘電体層内のコンタクト開口であり，前記一対の拡散領域のうちの一方と，前記一対のスペーサのうちの一方と，前記絶縁キャップ層の一部とを露出させるコンタクト開口と，
　前記コンタクト開口内に形成された導電材料と，
　を有し，
　前記基板及び前記一対の拡散領域を通る所与の断面において，
　　前記第１の層間誘電体層が，前記一対の拡散領域のうちの前記一方上にあり，且つ
　　前記導電材料が，前記一対の拡散領域のうちの前記一方の上方にある，
　トランジスタ。」
　タ　相違点
（ア）相違点１
　「ゲート誘電体層」について，本願発明１は，「ｈｉｇｈ−ｋゲート誘電体層」であるのに対し，引用発明は，そうではない点。
（イ）相違点２
　本願発明１は，「前記第１の層間誘電体層上及び前記絶縁キャップ層上の第２の層間誘電体層」を有するのに対し，引用発明は，そうではない点。
（ウ）相違点３
　本願発明１は，「前記コンタクト開口の側壁に沿って及び前記絶縁キャップ層の前記一部上に形成されたコンタクト側壁スペーサ」を有するのに対し，引用発明は，そうではない点。
（２）相違点についての判断
　ア　相違点１について
　例えば，引用文献３（第４の３[0026]）に記載されているように，ゲート誘電体層として，ｈｉｇｈ−ｋ誘電体材料を用いることは，周知技術であるから，引用発明のゲート絶縁膜３の材料として，周知技術であるｈｉｇｈ−ｋ誘電体材料を用いて，本願発明１の「ｈｉｇｈ−ｋゲート誘電体層」とすることは，当業者が適宜なし得ることと認められる。
　イ　相違点２について
　引用文献２には，「第２の層間絶縁膜２７を層間絶縁膜１７上に堆積した後，ソース／ドレイン領域９上のシリサイド層９０に達するコンタクトホール２１を層間絶縁膜１７および２７に形成する。」こと（第４の２（１）【０１０４】）が記載されており，引用発明において，「層間絶縁膜１７上には配線が形成され」るところ，配線層と「半導体領域であるシリコン基板１」をどの程度離間させるかは，設計的事項であり，両者をより離間させるために，引用文献２の「第２の層間絶縁膜２７」を，引用発明の層間絶縁膜１７上に堆積し，本願発明１の「前記第１の層間誘電体層上及び前記絶縁キャップ層上の第２の層間誘電体層」を有するように構成することは，当業者が必要により適宜なし得ることと認められる。
　ウ　相違点３について
　引用文献１（第４の１[0048]−[0050]）には，コンタクトホール２００の側壁に沿って及び保護キャップ１４０の一部上に形成された側壁スペーサ４００が記載されており，本願発明１の「前記コンタクト開口の側壁に沿って及び前記絶縁キャップ層の前記一部上に形成されたコンタクト側壁スペーサ」に相当している。
　そして，引用文献１（第４の１[0049]）には，側壁スペーサ４００のスペーサ材料３００は，ゲートスタック１２０を電気的に絶縁することを提供する旨，記載されており，引用文献１に記載された発明は，引用発明と，コンタクトとゲート電極の電気的ショートの防止を図る点において共通するものであるから，引用発明のコンタクトホール２１部分に，電気的な絶縁性をより高めるために，引用文献１に示されている側壁スペーサ４００を適用して，本願発明１の「前記コンタクト開口の側壁に沿って及び前記絶縁キャップ層の前記一部上に形成されたコンタクト側壁スペーサ」を有するように構成することは，当業者が必要により適宜なし得ることと認められる。
（３）請求人の主張
　請求人は，平成３１年１月２２日付け意見書において，
「　このように，引用文献１に記載された発明においては，ｈｉｇｈ−ｋキャパシタに関連する酸素の拡散を防止するために側壁スペーサ４００を必要としているのであり，引用文献１の段落［００４９］は，その副次的な作用として，ゲートスタック１２０をコンタクトから電気的に絶縁することを記載するに過ぎません。
　一方，引用文献２に記載された発明においては，そのような酸素の拡散は問題とされておらず，また，電気的ショートの問題は既に，そのサイドウォールスペーサ８及びマスク層１６によって解決されています（段落［００５７］など）。
　故に，上記御指摘は，本願発明の知識を得た上での所謂“後知恵”を含　むものであると思料いたします（審査基準第ＩＩＩ部第２章第２節３．３，及び第ＩＩＩ部第２章第３節３．３）。」と主張している。
　ここで，引用文献１には，スペーサ材料は，形成されたコンタクトからゲート積層体120を電気的に隔離するようにすることもできること（第４の１[0049]）が記載されている。
　また，引用文献２には，「ゲート電極７０は絶縁性サイドウォールスペーサ８およびマスク層１６によって被覆されているので，ソース／ドレイン領域９に接続される配線とゲート電極７０との間に電気的ショートは生じない。」（第４の２（１）【００５７】）ことが記載されており，引用発明は，ソース／ドレイン領域９に接続される配線とゲート電極７０との間に電気的ショートを防止しているといえる。
　そして，引用文献１に記載された発明がhigh-kキャパシタに関する酸素拡散を防止するために側壁スペーサ４００を必要としていても，コンタクトからゲート絶縁体１２０を電気的に離間することと両立することは，引用文献１の記載自体から明らかであり，引用発明に採用することを阻害するものではない。
　よって，引用文献１の[0049]の作用が副次的なものであるとしても，引用文献１に記載された発明と，引用発明とは，コンタクトとゲート電極の電気的ショートの防止を図る点において共通するものであるから，引用発明に引用文献１に記載された発明を採用する動機付けはあるのであって，出願人の上記主張は採用しない。
　２　まとめ
　以上のとおり，本願発明１は，当業者が引用発明及び引用文献１，３に記載された事項に基づいて容易に発明することができたものであるから，特許法第２９条第２項の規定により，特許を受けることができない。
第６　結言
　したがって，本願の請求項１に係る発明は，特許法第２９条第２項の規定により，特許を受けることができないから，その他の請求項について検討するまでもなく，本願は拒絶されるべきものである。
　よって，結論のとおり審決する。