【事件の表示】
　特願２０１６−１８０３９４「半導体メモリ装置」拒絶査定不服審判事件〔平成２９年　１月１９日出願公開、特開２０１７−　１６７２７、請求項の数（２１）〕について、次のとおり審決する。
【結　論】
　原査定を取り消す。
　本願の発明は、特許すべきものとする。
【理　由】
第１ 手続の経緯
　本願は，平成２５年２月２０日に出願した特願２０１３−３０７４２号（パリ条約による優先権主張２０１２年２月２８日，韓国）の一部を平成２８年９月１５日に新たな特許出願としたものであって，平成２９年８月２８日付けで拒絶の理由が通知され，同年１２月１日に手続補正書が提出され，同年１２月１１日付けで拒絶査定（原査定）（謄本送達日同年１２月１８日）がなされ，これに対して平成３０年４月４日に審判請求がなされると共に手続補正がなされ，同年４月２７日付けで審査官により特許法１６４条３項の規定に基づく報告がなされ，同年９月７日に上申書が提出されたものである。
第２　原査定の概要
　原査定（平成２９年１２月１１日付け拒絶査定）の概要は次のとおりである。
（進歩性）この出願の下記の請求項に係る発明は、その出願前に日本国内又は外国において、頒布された下記の刊行物に記載された発明又は電気通信回線を通じて公衆に利用可能となった発明に基いて、その出願前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　　　　　記　　　（引用文献等については引用文献等一覧参照）
・請求項１−２１
・引用文献等１−７
＜引用文献等一覧＞
１.特開２０１１−１３４４３５号公報
２.特開２０１０−７３３００号公報
３.特開平９−３２０２５８号公報
４.特開平１０−２２３０００号公報
（以下省略）
第３　審判請求時の補正について
　審判請求時の補正は，特許法１７条の２第３項から第６項までの要件に違反しているものとはいえない。
　審判請求時の補正によって請求項１，１３及び１６に「内部コマンド信号である」という事項を追加する補正，及び「前記第２の内部記録イネーブル信号とデータ信号とに応答」を，「前記第２の内部記録イネーブル信号とデータ信号とを演算」と変更する補正（以上をまとめて「補正事項」という。）は，特許請求の範囲の減縮を目的とするものであるか，また，補正事項は，当初明細書の段落７１及び７７並びに図９Ｂに記載されているから，当該補正は新規事項を追加するものではないかについて検討すると，当初明細書の段落７１の「内部コマンド信号（例えば、内部記録イネーブル信号ＬＷＥ）を受信し」との記載に基づき，審判請求時の補正前の「第１の内部記録イネーブル信号」（請求項１）を，「内部コマンド信号である第１の内部記録イネーブル信号」とする補正は，特許請求の範囲の減縮を目的とするものである。
　また，当初図面の図９Ｂには，「第２内部記録イネーブル信号」に相当する“ＬＷＥ’”及び“ＬＷＥ’Ｂ”と，「データ信号」に相当する“ＤＡＴＡ’”及び“ＤＡＴＡ’Ｂ”とを，「ＮＡＮＤ９２３」及び「ＮＡＮＤ９２５」，並びに「ＮＯＲ９２４」及び「ＮＯＲ９２６」に入力し，演算することが記載されていることから，「前記第２の内部記録イネーブル信号とデータ信号とに応答」を，「前記第２の内部記録イネーブル信号とデータ信号とを演算」と変更する補正は当初明細書等に記載された事項であり，新規事項を追加するものではないといえる。
　そして，「第４　本願発明」から「第６　対比・判断」までに示すように，補正後の請求項１乃至２１に係る発明は，独立特許要件を満たすものである。
図９Ｂ（平成２９年１２月１日付けの手続補正書による）
第４　本願発明
　本願請求項１乃至２１に係る発明（以下「本願発明１」乃至「本願発明２１」という。）は，平成３０年４月４日付けの手続補正で補正された特許請求の範囲の請求項１乃至２１に記載された，次のとおりのものと認める。
「　　【請求項１】
　第１領域に位置する複数のメモリバンクと、
　第２領域に位置し、入力データ信号が入力されるデータ端子と、
　前記入力データ信号が反転されたか否かを示す反転制御信号に応答して、前記入力データ信号を反転または非反転して出力するように構成される反転回路と、
　内部コマンド信号である第１の内部記録イネーブル信号と、マスキング制御信号を演算し、第２の内部記録イネーブル信号を生成し、前記入力データ信号に対応するデータが記録されないように構成されるデータマスキング回路を備え、
　前記複数のメモリバンクそれぞれに少なくとも１つの前記反転回路が配され、
　制御信号生成回路がデータビット毎に配置され、
　前記制御信号生成回路はモードレジストセット信号によって、反転制御およびマスキング制御を示す外部から入力される一本の入力制御信号に基づいて反転制御信号および前記マスキング制御信号を生成するように構成され、
　記録駆動回路は、前記第２の内部記録イネーブル信号とデータ信号とを演算して、前記メモリバンクにデータを記録することを特徴とする半導体メモリ装置。
　　【請求項２】
　前記反転回路は、前記第１領域内に配されることを特徴とする請求項１に記載の半導体メモリ装置。
　　【請求項３】
　前記反転回路は、前記第２領域に隣接して配されることを特徴とする請求項１に記載の半導体メモリ装置。
　　【請求項４】
　前記第２領域に位置して入力制御信号を受信する制御端子と、をさらに備えることを特徴とする請求項１に記載の半導体メモリ装置。
　　【請求項５】
　前記制御信号生成回路は、前記モードレジストセット信号によって、前記入力制御信号と同じ前記反転制御信号を前記反転回路に提供するか、または、前記入力データ信号が反転しないように不活性化信号を前記反転制御信号として前記反転回路に提供することを特徴とする請求項４に記載の半導体メモリ装置。
　　【請求項６】
　前記複数のメモリバンクそれぞれに、少なくとも１つの前記制御信号生成回路が配されることを特徴とする請求項４に記載の半導体メモリ装置。
　　【請求項７】
　前記データマスキング回路は、前記マスキング制御信号に応答して、前記入力データ信号に対応するデータが前記複数のメモリバンクに記録されないように構成されることを特徴とする請求項４に記載の半導体メモリ装置。
　　【請求項８】
　前記制御信号生成回路は、前記モードレジストセット信号によって、前記入力制御信号と同じ前記マスキング制御信号を前記データマスキング回路に提供するか、または前記入力データ信号がマスキングされないように、不活性化信号を前記マスキング制御信号として前記データマスキング回路に提供することを特徴とする請求項７に記載の半導体メモリ装置。
　　【請求項９】
　前記制御信号生成回路は、前記モードレジストセット信号によって、前記反転回路に前記入力制御信号と同じ前記反転制御信号を提供し、前記データマスキング回路に、前記入力データ信号がマスキングされないように不活性化信号を前記マスキング制御信号として提供するか、または前記反転回路に、前記入力データ信号が反転しないように不活性化信号を前記反転制御信号として提供し、前記データマスキング回路に前記入力制御信号と同じ前記マスキング制御信号を提供することを特徴とする請求項７に記載の半導体メモリ装置。
　　【請求項１０】
　前記複数のメモリバンクそれぞれに、少なくとも１つのデータマスキング回路が配されることを特徴とする請求項７に記載の半導体メモリ装置。
　　【請求項１１】
　前記複数のメモリバンクそれぞれは、ロウ方向とカラム方向とに配列されたメモリサブブロックを備え、前記少なくとも１つの反転回路は、各カラムのメモリサブブロックごとに配されることを特徴とする請求項１に記載の半導体メモリ装置。
　　【請求項１２】
　前記複数のメモリバンクは、複数のメモリセルを備え、前記複数のメモリセルそれぞれは、スイッチング素子及びキャパシタを備えることを特徴とする請求項１に記載の半導体メモリ装置。
　　【請求項１３】
　第１チップを備える半導体メモリパッケージであり、
　前記第１チップは、
　第１領域に位置する複数のメモリバンクと、
　第２領域に位置し、入力データ信号が入力されるデータ端子と、
　前記入力データ信号が反転されたか否かを示す反転制御信号に応答して、前記入力データ信号を反転または非反転するように構成される反転回路と、
　内部コマンド信号である第１の内部記録イネーブル信号と、マスキング制御信号を演算し、第２の内部記録イネーブル信号を生成し、前記入力データ信号に対応するデータが記録されないように構成されるデータマスキング回路を備え、
　前記複数のメモリバンクそれぞれに少なくとも１つの前記反転回路が配され、
　制御信号生成回路がデータビット毎に配置され、
　前記制御信号生成回路はモードレジストセット信号によって、反転制御およびマスキング制御を示す外部から入力される一本の入力制御信号に基づいて反転制御信号および前記マスキング制御信号を生成するように構成され、
　記録駆動回路は、前記第２の内部記録イネーブル信号とデータ信号とを演算して、前記メモリバンクにデータを記録することを特徴とする半導体メモリパッケージ。
　　【請求項１４】
　前記第１チップの上に積層された第２チップをさらに備えることを特徴とする請求項１３に記載の半導体メモリパッケージ。
　　【請求項１５】
　前記第１チップは、前記第１チップを貫通する貫通シリコンビアをさらに備え、
　前記貫通シリコンビアは、前記データ端子と連結されることを特徴とする請求項１３に記載の半導体メモリパッケージ。
　　【請求項１６】
　第１領域内の複数のメモリバンクと、
　第２領域内に配され、かつ入力データ信号が入力されるデータ端子と、
　前記入力データ信号が反転されたか否かを示す反転制御信号に応答して、前記入力データ信号を反転または非反転させる反転回路と、内部コマンド信号である第１の内部記録イネーブル信号と、マスキング制御信号を演算し、第２の内部記録イネーブル信号を生成し、前記入力データ信号に対応するデータが記録されないように構成されるデータマスキング回路と、前記第２の内部記録イネーブル信号とデータ信号とを演算して、前記メモリバンクにデータを記録する記録駆動回路を備える記録回路と、を備え、
　前記メモリバンクそれぞれに対して、少なくとも１つの記録回路が、対応するメモリバンクに隣接して第１領域内に配され、
　制御信号生成回路がデータビット毎に配置され、
　前記記録回路は、モードレジストセット信号によって、反転制御およびマスキング制御を示す外部から入力される一本の入力制御信号に基づいて反転制御信号およびマスキング制御信号を生成するように構成される前記制御信号生成回路を含むことを特徴とする半導体メモリ装置。
　　【請求項１７】
　前記少なくとも１つの記録回路は、前記対応するメモリバンクの少なくとも一側面に直ぐ隣接して配されることを特徴とする請求項１６に記載の半導体メモリ装置。
　　【請求項１８】
　前記第２領域に位置して入力制御信号を受信する制御端子をさらに備えることを特徴とする請求項１６に記載の半導体メモリ装置。
　　【請求項１９】
　前記データマスキング回路は、前記マスキング制御信号に応答して、前記入力データ信号に対応するデータを前記複数のメモリバンクに記録させないことを特徴とする請求項１８に記載の半導体メモリ装置。
　　【請求項２０】
　前記入力データ信号は、前記反転制御信号によって反転または非反転されて発生されることを特徴とする請求項１に記載の半導体メモリ装置。
　　【請求項２１】
　前記複数のメモリバンクそれぞれは複数のメモリセルを備え、
　前記複数のメモリセルそれぞれは、スイッチング素子とマグネティック-トンネルジャンクション構造を含むことを特徴とする請求項１に記載の半導体メモリ装置。」
第５　引用例
１　引用例１に記載された事項及び引用発明
　原査定の拒絶の理由において引用した，本願の原出願（特願２０１３−３０７４２）の第一国出願前に既に公知である，特開２０１１−１３４４３５号公報（平成２３年７月７日公開。以下，これを「引用例１」という。）には，関連する図面と共に，次の事項が記載されている。（下線は，説明のために当審で付加。以下同様。）
Ａ　「【０１１８】
　図７は、本発明の技術的思想による他の一実施例に係る半導体装置７００のブロック図である。
【０１１９】
　図７を参照すれば、
半導体装置７００は、第１パッドＰ１及びデータ制御部７５０を備え
【０１２０】
　
第１パッドＰ１は、データ制御部７５０と連結され、第１信号ＳＩＧ＿１及び第２信号ＳＩＧ＿２のうち、１つを入出力し
【０１２１】
　
データ制御部７５０は、選択情報ＳＥＬ及び第１パッドＰ１の出力信号のうち、少なくとも１つの信号に応答して入力されるデータを制御し
【０１２２】
　図７の実施例の場合、
半導体装置７００は、複数の第２パッドＰ２及びメモリセルアレイ７７０をさらに具備し
【０１２３】
　
第２パッドＰ２は、データ制御部７５０と連結され、ｎビット（ｎは、２以上の自然数）のデータＤ１，．．．，Ｄｎを入出力し
半導体装置７００の外部から受信されるデータＤ１，．．．，Ｄｎをデータ制御部７５０に伝送
【０１２４】
　以下、図８ないし図２２Ｂを参照して、図７の半導体装置７００の構成及び動作についての一実施例を詳細に説明する。図８ないし図１２Ｂの実施例は、第１信号ＳＩＧ＿１がデータ反転フラッグＩＮＶ＿ＦＬＡＧであり、第２信号ＳＩＧ＿２がエラーチェックフラッグＥＲＲ＿ＦＬＡＧである場合についてのものであり、図１３ないし図１７Ｂの実施例は、第１信号ＳＩＧ＿１がデータ反転フラッグＩＮＶ＿ＦＬＡＧであり、第２信号ＳＩＧ＿２がマスキング信号ＭＡＳＫである場合についてのものである。また、図１８ないし図２２Ｂの実施例は、第１信号ＳＩＧ＿１がエラーチェックフラッグＥＲＲ＿ＦＬＡＧであり、第２信号ＳＩＧ＿２がマスキング信号ＭＡＳＫである場合についてのものである。」
Ｂ　「【０２１７】
　図１５は、図７の半導体装置７００の他の一実施例による半導体装置１５００についてのブロック図である。
【０２１８】
　図１５の第１パッドＰ１、複数の第２パッドＰ２及びメモリセルアレイ７７０は、図７と関連して説明したので、詳細な説明は省略する。
【０２１９】
　図７及び図１５を参照すれば、
データ制御部７５０は、制御信号生成部１５４０、複数のバッファ部１５５０，…、複数の駆動部１５６５，…、複数のセンスアンプ部１５６７，…、データバス反転部１５１０及びデータマスキング部１５２０を備え
【０２２０】
　
半導体装置１５００がライト動作を行う場合、制御信号生成部１５４０は、
選択情報ＳＥＬ及びデータ反転フラッグＩＮＶ＿ＦＬＡＧに応答して、第１制御信号ＣＯＮ＿１を生成し、選択情報ＳＥＬ及びマスキング信号ＭＡＳＫに応答して、第２制御信号ＣＯＮ＿２を生成し
【０２２１】
　
選択情報ＳＥＬは、レジスタ１５９０に保存されている情報
レジスタ１５９０に保存されているＭＲＳ（Ｍｏｄｅ　Ｒｅｇｉｓｔｏｒ　Ｓｅｔ）命令によって選択情報ＳＥＬが定義され
制御信号生成部１５４０は、レジスタ１５９０に保存されている前記ＭＲＳ命令に応答して、第１制御信号ＣＯＮ＿１及び第２制御信号ＣＯＮ＿２のうち、１つの信号を生成し
【０２２２】
　複数のバッファ部１５５０，…、複数の駆動部１５６５，…及び複数のセンスアンプ部１５６７，…については、図１３の複数のバッファ部１３５０，…、複数の駆動部１３６５，…及び複数のセンスアンプ部１３６７，…と実質的に同一なので、以下詳細な説明は省略する。また、半導体装置１５００がリード動作を行う場合、図１５のデータバス反転部５１０及びデータマスキング部１５２０は、図１３のデータバス反転部１３１０及びデータマスキング部１３２０と同様に動作するので、以下、半導体装置１５００がリード動作を行う場合、データバス反転部１５１０及びデータマスキング部１５２０の動作についての説明は省略する。
【０２２３】
　データバス反転部１５１０は、図１３と関連して説明した前記データ反転スキームを使用する場合に用いられるブロックである。
データバス反転部１５１０は、半導体装置１５００がライト動作を行う場合、第１制御信号ＣＯＮ＿１に応答して入力バッファ１５５５で出力したデータを反転して駆動部１５６５に出力し
データバス反転部１５１０は、第１制御信号ＣＯＮ＿１に応答してイネーブルまたはディセーブルされ
【０２２４】
　データマスキング部１５２０は、図１３と関連して説明した前記データマスキングスキームを使用する場合に用いられるブロックである。
データマスキング部１５２０は、半導体装置１５００がライト動作を行う場合、第２制御信号ＣＯＮ＿２に応答して入力バッファ１５５５で出力したデータを駆動部１５６５に伝達しない
データマスキング部１５２０は、第２制御信号ＣＯＮ＿２に応答してイネーブルまたはディセーブルされ
【０２２５】
　以下、本発明の技術的思想による一実施例に係る図１５の半導体装置１５００の動作について具体的に説明する。以下、説明の便宜上、図１３と関連して仮定した前記データ反転モード及び前記データマスキングモードの場合について説明する。
【０２２６】
　まず、半導体装置１５００が前記データ反転モードでライト動作を行う場合について説明する。前記データ反転モードである場合、制御信号生成部１５４０は選択情報ＳＥＬ及び第１パッドＰ１の出力信号に応答して第１制御信号ＣＯＮ＿１を生成しうる。すなわち、前記データ反転モードで第１パッドＰ１を通じて制御信号生成部１５４０にデータ反転フラッグＩＮＶ＿ＦＬＡＧが入力された場合、制御信号生成部１５４０は、データバス反転部１５１０が前記入力されたデータを反転して出力するように制御する第１制御信号ＣＯＮ＿１を生成しうる。もし、前記データ反転モードで第１パッドＰ１を通じて制御信号生成部１５４０にデータ反転フラッグＩＮＶ＿ＦＬＡＧが入力されない場合、制御信号生成部１５４０は、データバス反転部１５１０が前記入力されたデータを反転せずに出力するように制御する第１制御信号ＣＯＮ＿１を生成しうる。制御信号生成部１５４０は、第２制御信号ＣＯＮ＿２を生成しないので、データマスキング部１５２０はディセーブルされる。
【０２２７】
　１ビットのデータＤ１が第２パッドＰ２及び入力バッファ１５５５を通じてデータバス反転部１５１０に入力され、データ反転フラッグＩＮＶ＿ＦＬＡＧが第１パッドＰ１を通じて制御信号生成部１５４０に入力される場合、データバス反転部１５１０は、第１制御信号ＣＯＮ＿１に応答して、前記入力されたデータを反転した反転データを駆動部１５６５に伝送する。もし、データ反転フラッグＩＮＶ＿ＦＬＡＧが第１パッドＰ１を通じて制御信号生成部１５４０に入力されない場合、データバス反転部１５１０は、第１制御信号ＣＯＮ＿１に応答して、前記入力されたデータを反転せず、駆動部１５６５に伝送する。駆動部１５６５は、前記伝送されたデータをメモリセルアレイ７７０の対応するメモリセルにライトする。
【０２２８】
　次いで、半導体装置１５００が前記データマスキングモードでライト動作を行う場合について説明する。前記データマスキングモードである場合、制御信号生成部１５４０は選択情報ＳＥＬ及び第１パッドＰ１の出力信号に応答して第２制御信号ＣＯＮ＿２を生成しうる。すなわち、前記データマスキングモードで第１パッドＰ１を通じて制御信号生成部１５４０にマスキング信号ＭＡＳＫが入力された場合、制御信号生成部１５４０は、データマスキング部１５２０が前記入力されたデータを伝送しないように制御できる第２制御信号ＣＯＮ＿２を生成しうる。もし、前記データマスキングモードで第１パッドＰ１を通じて制御信号生成部１５４０にマスキング信号ＭＡＳＫが入力されない場合、制御信号生成部１５４０は、データマスキング部１５２０が前記入力されたデータを伝送するように制御する第２制御信号ＣＯＮ＿２を生成しうる。制御信号生成部１５４０は、第１制御信号ＣＯＮ＿１を生成しないので、データバス反転部１５１０はディセーブルされる。
【０２２９】
　１ビットのデータＤ１が第２パッドＰ２及び入力バッファ１５５５を通じてデータマスキング部１５２０に入力され、マスキング信号ＭＡＳＫが第１パッドＰ１を通じて制御信号生成部１５４０に入力される場合、データマスキング部１５２０は、第２制御信号ＣＯＮ＿２に応答して、前記入力されたデータを伝送しない。もし、マスキング信号ＭＡＳＫが第１パッドＰ１を通じて制御信号生成部１５４０に入力されない場合、データマスキング部１５２０は、第２制御信号ＣＯＮ＿２に応答して、前記入力されたデータを駆動部１５６５に伝送する。
駆動部１５６５は、前記伝送されたデータをメモリセルアレイ７７０の対応するメモリセルにライトする
Ｃ
図１５
　上記図１５の
「Ｐ１」に入力
１つの制御信号である
「第１パッドＰ１及びデータ制御部７５０を備える半導体装置であって，
　第１パッドＰ１は，データ制御部７５０と連結され，第１信号ＳＩＧ＿１及び第２信号ＳＩＧ＿２のうち，１つを入出力し，
　データ制御部７５０は，選択情報ＳＥＬ及び第１パッドＰ１の出力信号のうち，少なくとも１つの信号に応答して入力されるデータを制御し，
　前記半導体装置は，複数の第２パッドＰ２及びメモリセルアレイ７７０をさらに具備し，
　第２パッドＰ２は，データ制御部７５０と連結され，ｎビット（ｎは，２以上の自然数）のデータＤ１，．．．，Ｄｎを入出力し，前記半導体装置の外部から受信されるデータＤ１，．．．，Ｄｎをデータ制御部７５０に伝送し，
　前記データ制御部７５０は，制御信号生成部１５４０，複数のバッファ部１５５０，…，複数の駆動部１５６５，…，複数のセンスアンプ部１５６７，…，データバス反転部１５１０及びデータマスキング部１５２０を備え，
　第１パッドＰ１には，１つの制御信号であるＩＮＶ＿ＦＬＡＧ／ＭＡＳＫが入力され，
　前記半導体装置がライト動作を行う場合，前記制御信号生成部１５４０は，選択情報ＳＥＬ及びデータ反転フラッグＩＮＶ＿ＦＬＡＧに応答して，第１制御信号ＣＯＮ＿１を生成し，選択情報ＳＥＬ及びマスキング信号ＭＡＳＫに応答して，第２制御信号ＣＯＮ＿２を生成し，
　前記選択情報ＳＥＬは，レジスタ１５９０に保存されている情報であり，レジスタ１５９０に保存されているＭＲＳ（Ｍｏｄｅ　Ｒｅｇｉｓｔｏｒ　Ｓｅｔ）命令によって選択情報ＳＥＬが定義され，
　前記制御信号生成部１５４０は，レジスタ１５９０に保存されている前記ＭＲＳ命令に応答して，第１制御信号ＣＯＮ＿１及び第２制御信号ＣＯＮ＿２のうち，１つの信号を生成し，
　前記データバス反転部１５１０は，前記半導体装置がライト動作を行う場合，第１制御信号ＣＯＮ＿１に応答して入力バッファ１５５５で出力したデータを反転して駆動部１５６５に出力し，データバス反転部１５１０は，第１制御信号ＣＯＮ＿１に応答してイネーブルまたはディセーブルされ，
　前記データマスキング部１５２０は，前記半導体装置がライト動作を行う場合，第２制御信号ＣＯＮ＿２に応答して入力バッファ１５５５で出力したデータを駆動部１５６５に伝達せず，データマスキング部１５２０は，第２制御信号ＣＯＮ＿２に応答してイネーブルまたはディセーブルされ，
　前記駆動部１５６５は，前記伝送されたデータをメモリセルアレイ７７０の対応するメモリセルにライトする
半導体装置。」
２　引用例２に記載された事項
　原査定の拒絶の理由において引用した，本願の原出願（特願２０１３−３０７４２）の第一国出願前に既に公知である，特開２０１０−７３３００号公報（平成２２年４月２日公開。以下，これを「引用例２」という。）には，関連する図面と共に，次の事項が記載されている。
Ｄ　「【０００７】
　図２は、データ入力回路とバンクとの間でデータ及びインバージョン情報が交換されることを示す図面である（１つのクォータのみを図示）。
【０００８】
　図面のＤＱと称されたブロック２１０〜２８０は、データピンごとに備えられるデータ入力回路及びデータ出力回路が備えられたブロックを意味する。また、図面のＤＢＩと称されたブロック２９０は、ＤＢＩピンに備えられるインバージョン入力回路及びインバージョン出力回路が備えられたブロックを意味する。
【０００９】
　まず、メモリ装置の読み出し／書き込み動作時におけるデータの流れについて説明する。
【００１０】
　書き込み動作時、メモリ装置のデータピンには直列に連続してデータが入力される。各々のデータピンには、データ入力回路（２１０〜２８０内に備えられ、以下、便宜上２１０〜２８０で表記）が備えられるが、データ入力回路２１０〜２８０は、直列に入力されるデータを並列に整列（ソート）してグローバルラインＧＩＯ０＜０：７＞〜ＧＩＯ７＜０：７＞に伝達（送信、転送）する。メモリ装置が８ビットプリフェッチスキーム（８ｂｉｔ　ｐｒｅｆｅｔｃｈｓｃｈｅｍｅ）を使用する場合、データ入力回路２１０〜２８０は、直列に入力される８個のデータを並列に整列してグローバルラインＧＩＯ０＜０：７＞〜ＧＩＯ７＜０：７＞に伝達する。すなわち、１つのデータピン（例えば、ＤＱ０ピン）に入力されるデータは、並列に変換されてから８個のグローバルライン（例えば、ＧＩＯ０＜０：７＞）に載せられる（送信される）。そして、このようなグローバルラインＧＩＯ０＜０：７＞〜ＧＩＯ７＜０：７＞は、全てのバンクのＹブロック１１、２１、３１、４１と接続し、バンクアドレスにより選択されたバンク１０〜４０のうちの１つに並列にデータを書き込む。
【００１１】
　読み出し動作時、バンクアドレスにより選択されたバンク１０〜４０のうちの１つからは並列にデータが出力される。各々のデータピンにはデータ出力回路（２１０〜２８０内に備えられ、以下、便宜上２１０〜２８０で表記）が備えられるが、データ出力回路２１０〜２８０は、グローバルラインＧＩＯ０＜０：７＞〜ＧＩＯ７＜０：７＞を介して並列に伝達されるデータを直列に整列し、データピンを介してチップの外部に出力する。メモリ装置が８ビットプリフェッチスキームを使用した場合、データ出力回路（例えば、２１０）は８個のグローバルライン（例えば、ＧＩＯ０＜０：７＞）に伝達されるデータを直列に整列してデータピンを用いて出力する。
【００１２】
　図２には、グローバルラインＧＩＯ０＜０：７＞〜ＧＩＯ７＜０：７＞が読み出し経路のデータ及び書き込み経路のデータのすべてを伝達する場合について図示したが、メモリ装置によって読み出し経路のデータを伝達するグローバルライン及び書き込み経路のデータを伝達するグローバルラインが別々に備えられることもあり得る。例えば、ＧＩＯがＲＧＩＯとＷＧＩＯとに分けられる場合もある。
【００１３】
　次に、メモリ装置の読み出し／書き込み動作時のインバージョン情報ＤＢＩの流れについて説明する。
【００１４】
　書き込み動作時、インバージョンピンには書き込みインバージョン情報ＷＤＢＩが直列に連続して入力される。書き込みインバージョン情報ＷＤＢＩとは、書き込み時メモリ外部から入力されるデータが反転されたデータであるか否かを表す情報を指す。インバージョン入力回路（２９０内に備えられ、以下、便宜上２９０で表記）は、直列に入力される書き込みインバージョン情報ＷＤＢＩを並列に整列して書き込みインバージョンバスＷＤＢＩ＜０：７＞に伝達する。書き込みインバージョン情報もデータと同じプリフェッチスキームを使用する。したがって、メモリ装置が８ビットプリフェッチスキームを使用した場合、インバージョン入力回路２９０は、直列に入力される８個の書き込みインバージョン情報ＷＤＢＩを並列に整列して書き込みインバージョンバスＷＤＢＩ＜０：７＞に伝達する。書き込みインバージョンバスＷＤＢＩ＜０：７＞は８個のラインから構成される。
【００１５】
　書き込みインバージョンバスＷＤＢＩ＜０：７＞は、書き込みインバージョン情報を各バンクのＹブロック１１、２１、３１、４１に伝達する。
バンクのＹブロック１１、２１、３１、４１内にはグローバルラインＧＩＯ０＜０：７＞〜ＧＩＯ７＜０：７＞のデータをバンク１０、２０、３０、４０内のローカルラインＬＩＯ／ＬＩＯＢに伝達するための書き込みドライバＷＴＤＲＶ（ｗｒｉｔｅ　ｄｒｉｖｅｒ）が備えられる
【００１６】
　読み出し動作時、読み出しインバージョン情報ＲＤＢＩ＜０：７＞は、メモリ装置内のインバージョン生成部３００で生成される。読み出し動作時には、メモリ装置自体が保存していたデータを出力するため、メモリ装置自身が読み出しインバージョン情報ＲＤＢＩ＜０：７＞を生成し、これに応じてデータを反転または非反転して出力しなければならない。インバージョン生成部３００は、ＤＣモードでは８個のデータＧＩＯ０＜０＞〜ＧＩＯ７＜０＞の中の５個以上のデータが「０」のとき、読み出しインバージョン情報ＲＤＢＩ＜０＞を「１」として生成し、ＡＣモードでは前のデータと比較した場合遷移したデータＧＩＯ０＜０＞〜ＧＩＯ７＜０＞が５個以上のとき、読み出しインバージョン情報ＲＤＢＩ＜０＞を「１」として生成する（残りの＜１＞〜＜７＞の添字も同様）。インバージョン生成部３００が読み出しインバージョン情報ＲＤＢＩ＜０：７＞をどのように生成すべきであるかに対してはスペック（ｓｐｅｃ）で規定された事項に該当するため、これ以上の説明は省略する。
【００１７】
　インバージョン生成部３００で生成された読み出しインバージョン情報は、読み出しインバージョンバスＲＤＢＩ＜０：７＞に送信されて各々のデータ出力回路２１０〜２８０に伝達される。データ出力回路２１０〜２８０は、読み出しインバージョン情報ＲＤＢＩ＜０：７＞に応じて自身が出力するデータを反転／非反転して出力する。
【００１８】
　読み出しインバージョンバスＲＤＢＩ＜０：７＞は、インバージョン出力部２９０にも読み出しインバージョン情報を伝達する。読み出し動作時にはメモリ装置が外部に読み出しインバージョン情報を出力しなければならないためである。
【００１９】
　図面の場合、クォータバンクの構造を有するメモリ装置におけるクォータ１つのみを示したため、各々のバンクのＹブロック１１、２１、３１、４１には８個のデータピンに対応するグローバルラインＧＩＯ０＜０：７＞〜ＧＩＯ７＜０：７＞が接続していることを例示した。図面に示していない残りのバンクにも各々８個のデータピンに対応するグローバルラインが接続されるべきである。例えば、バンク５０、６０、７０、８０には８〜１５番目のデータピンに対応するグローバルラインが接続される。また、インバージョンピンの１つは８個のデータピンに入出力されるデータのインバージョン情報を担当することから、残りのクォータにもインバージョンピンが各々１つずつ配置される。」
Ｅ　「【００４０】
　図６は、Ｙブロック１１（図２の場合）または入／出力部１２（図３の場合）に備えられる書き込みドライバなど、及びその前端に備えられた書き込みインバージョン部を示す図面である。
【００４１】
　書き込みドライバ６２１〜６２８の前端には、書き込みインバージョン部６１０が備えられる。書き込みインバージョン部６１０は、書き込みインバージョンバスＷＤＢＩ＜０：７＞を介して伝達された書き込みインバージョン情報に応じてメモリ装置内に保存されるデータＧＩＯ０＜０：７＞を反転または非反転する。書き込みインバージョン情報ＷＤＢＩ＜０：７＞が「１」であればデータを反転し、書き込みインバージョン情報ＷＤＢＩ＜０：７＞が「０」であればデータを反転しない。書き込みインバージョン部６１０は、読み出しインバージョン部４２３と同様に排他的ＯＲゲートを備える。
【００４２】
　
書き込みドライバ６２１〜６２８は、書き込みインバージョン部６１０により書き込みインバージョン情報ＲＤＢＩ＜０：７＞の反映されたデータをバンク内のローカルラインＬＩＯ／ＬＩＯＢ０＜０：７＞に伝達する
【００４３】
　図面には１つのデータピンＤＱ０に入力されたデータＧＩＯ０＜０：７＞をローカルラインＬＩＯ／ＬＩＯＢ０＜０：７＞に伝達する書き込みドライバ６２１〜６２８のみを図示した。メモリ装置がクォータバンクの構造を有するとき、１つのＹブロック１１、２１、３１、４１または入／出力部１２、２２、３２、４２には書き込みドライバが６４個が備えられ、書き込みインバージョン部６１０にも排他的ＯＲゲートが６４個備えられる。」
Ｆ　「【００６０】
　仮に、
書き込みインバージョン部７３１〜７３４がバンクの入／出力部内に位置した場合、書き込みインバージョン部７３１〜７３４はバンクの個数だけ配置される
Ｇ
図２
Ｈ
図６
３　引用例３に記載された事項
　原査定の拒絶の理由において引用した，本願の原出願（特願２０１３−３０７４２）の第一国出願前に既に公知である，特開平９−３２０２５８号公報（平成９年１２月１２日公開。以下，これを「引用例３」という。）には，関連する図面と共に，次の事項が記載されている。
Ｉ　「【００１６】
図６に示されるパリティ用ＳＤＲＡＭ１５
【００１７】上記メモリアレイ２００Ａの図示しないワード線はロウデコーダ２０１Ａによるロウアドレス信号のデコード結果に従って１本が選択レベルに駆動される。メモリアレイ２００Ａの図示しない相補データ線はセンスアンプ及びカラム選択回路２０２Ａに結合される。センスアンプ及びカラム選択回路２０２Ａにおけるセンスアンプは、メモリセルからのデータ読出しによってそれぞれの相補データ線に現れる微小電位差を検出して増幅する増幅回路である。それにおけるカラムスイッチ回路は、相補データ線を各別に選択して相補共通データ線に導通させるためのスイッチ回路である。カラムスイッチ回路はカラムデコーダ２０３Ａによるカラムアドレス信号のデコード結果に従って選択動作される。メモリアレイ２００Ｂ側にも同様にロウデコーダ２０１Ｂ，センスアンプ及びカラム選択回路２０２Ｂ，カラムデコーダ２０３Ｂが設けられる。上記相補共通データ線２０４は、
入出力部２１０
Ｊ　「【００２６】
図２には上記入出力部２１０の構成例
【００２７】入出力部２１０は、
データ入出力端子Ｉ／Ｏ０〜Ｉ／Ｏ３にそれぞれ対応して
入力ゲート４００〜４０３
が設けられる
データ入出力端子Ｉ／Ｏ０〜Ｉ／Ｏ３に対応して
入力制御回路７００〜７０３
が設けられる
【００２８】データ入出力端子Ｉ／Ｏ０〜Ｉ／Ｏ３に対応する回路、及びデータマスク端子ＤＱＭ０〜ＤＱＭ３に対応する回路は、それぞれ同一構成とされるため、以下の説明では、データ入出力端子Ｉ／Ｏ０に対応する回路、及びデータマスク端子ＤＱＭ０に対応する回路について詳述する。
【００２９】データ入出力端子Ｉ／Ｏ０にはデータ入力バッファ２００の入力端子及びデータ出力バッファ３００の出力端子が結合される。データ入出力端子Ｉ／Ｏ０から入力されたデータはデータ入力バッファ２００を介してゲート４００に伝達される。ゲート５００の出力データはデータ出力バッファ３００を介して入出力端子Ｉ／Ｏ０から外部出力される。データマスク信号は、ＤＱＭバッファ６００を介して入力回路７００、及び出力制御回路８００に伝達される。データ入力バッファ２００、データ出力バッファ３００、ＤＱＭバッファ６００にはクロック信号ＣＬＫが入力され、データの取込み、データ出力、及びデータマスク信号の取込みが上記クロック信号ＣＬＫに同期して行われる。また、この入力回路７００、及び出力制御回路８００には、上記コントローラ２１２からのリード信号φＲ、及びライト信号φＷが入力されるようになっている。
【００３０】データマスク端子ＤＱＭ０に与えられたデータマスク信号がハイレベルの場合において、もし、コントローラ２１２からのリード信号φＲがハイレベルのとき、出力制御回路８００の出力信号ＤＯＥ０がハイレベルにされて、ゲート５００が活性化される。このとき、図６に示されるセンスアンプ及びカラム選択回路２０２Ａ又は２０２Ｂからの出力データＤｏｕｔ０が、ゲート５００及びデータ出力バッファ３００を介してデータ入出力端子Ｉ／Ｏ０から外部出力される。しかし、データマスク端子ＤＱＭ０に与えられたデータマスク信号がローレベルの場合には、出力制御回路８００からの出力信号ＤＯＥ０がローレベルとなり、ゲート５００が閉じた状態とされるので、上記センスアンプ及びカラム選択回路２０２Ａ又は２０２Ｂからの出力データＤｏｕｔ０は外部出力されない。データ入出力端子Ｉ／Ｏ０からのデータ取込みの場合も同様に制御される。すなわち、データマスク端子ＤＱＭ０がハイレベルの場合において、もし、コントローラ２１２からのライト信号φＷがハイレベルのとき、入力制御回路７００の
出力信号ＷＴＥ０がハイレベルにされてゲート４００が開かれる
【００３１】同様に、データ入出力端子Ｉ／Ｏ１〜Ｉ／Ｏ３に対応する回路、及びデータマスク端子ＤＱＭ１〜ＤＱＭ３に対応する回路においても、上記の場合と同様に作用する。」
Ｋ
図２
Ｌ
図６
４　引用例４に記載された事項
　原査定の拒絶の理由において引用した，本願の原出願（特願２０１３−３０７４２）の第一国出願前に既に公知である，特開平１０−２２３０００号公報（平成１０年８月２１日公開。以下，これを「引用例４」という。）には，関連する図面と共に，次の事項が記載されている。
Ｍ　「【００１１】図３は、入力データ用スクランブル回路９の構成を示す図である。入力データ用スクランブル回路９では、メモリセルアレイ５に所定のパターン（チェッカーパターン、ストライプパターン、モノパターン）状に”Ｈ”又は”Ｌ”のデータが書き込まれるように、入力データ信号ＷＤ１〜ＷＤ４に対してスクランブル処理を施す。なお、テストモードの設定時、入力データ信号ＷＤ１〜ＷＤ４は、全てデータ信号ＲＤＦ１である。また、テストモードの設定時、データ信号ＷＤＦ１は、”Ｈ”又は”Ｌ”の何れか一方の値に固定されている。入力データ用スクランブル回路９は、４つの入力データスクランブルロジック部５０、８０、８５、９０と、同一構成の４つのデータスクランブル制御部６０、８１、８６、９１よりなる。入力データスクランブルロジック部５０，８０，８５，９０は、入力されるＸアドレス及びＹアドレスに応じて、３種類のスクランブルデータを出力する。こ
のスクランブルデータは、メモリセルアレイ５における論理アドレスの配置順序と物理アドレスの配置順序と等しくなるように、入力データ信号ＷＤ１〜ＷＤ４のデータの値を選択的に反転させるデータである
ＥＸＯＲゲート７０、８２、８７、９２
各ＥＸＯＲゲートは、データスクランブル制御部より出力されるスクランブルデータが“Ｈ
であれば、データ信号ＷＤｎを反転したデータをデータ信号ＷＤＧｎとして出力
Ｎ
図３
第６　対比・判断
１　本願発明１について
（１）対比
　本願発明１と引用発明とを対比する。
（あ）引用発明の「半導体装置」は，「メモリセルアレイ７７０」を具備していることから，本願発明１の「半導体メモリ装置」に対応する。
（い）引用発明の「メモリセルアレイ７７０」と，本願発明１の「メモリバンク」とは，データを記憶する“メモリ”である点で共通する。
　本願発明１の「入力データ信号が入力されるデータ端子」については，本願明細書段落３７の「
周辺領域ＰＥＲＩ
データ入出力端子ＤＱ
データ信号が入出力されるデータ入出力端子が配される入出力パッドアレイＩ／Ｏ ＰＡＤ Ａｒｒａｙが周辺領域ＰＥＲＩに配される
　一方，引用発明は「データ制御部７５０と連結され，ｎビット（ｎは，２以上の自然数）のデータＤ１，．．．，Ｄｎを入出力し，前記半導体装置の外部から受信されるデータＤ１，．．．，Ｄｎをデータ制御部７５０に伝送」する「第２パッドＰ２」を有するが，当該「第２パッドＰ２」に接続されるなんらかの端子が存在することは自明である。そして，当該端子は，引用発明の「メモリセルアレイ７７０」とは別の領域に配置されることは，物理配置上当然であり，また，引用発明の「前記半導体装置の外部から受信されるデータＤ１，．．．，Ｄｎ」は，本願発明１の「入力データ信号」に相当するので，引用発明と本願発明１とは，下記の点（相違点１）で相違するものの，“第１領域に位置するメモリ”と，“第２領域に位置し，入力データ信号が入力されるデータ端子”とを備える点で一致する。
（う）引用発明の「レジスタ１５９０に保存されている情報」である「選択情報ＳＥＬ」は，「レジスタ１５９０に保存されているＭＲＳ（Ｍｏｄｅ　Ｒｅｇｉｓｔｏｒ　Ｓｅｔ）命令」によって「定義され」ているが，「制御信号生成部１５４０」によって，当該「選択情報ＳＥＬ」は「データ反転フラッグＩＮＶ＿ＦＬＡＧ」とともに「第１制御信号ＣＯＮ＿１」の生成に関与し，さらに「マスキング信号ＭＡＳＫ」とともに「第２制御信号ＣＯＮ＿２」の生成にも関与するものであることから，本願発明１の「入力データ信号が反転されたか否かを示す反転制御信号」に相当するものといえる。
　また，引用発明の「データ制御部７５０」に備えられる「データバス反転部１５１０」は，「入力バッファ１５５５で出力したデータを反転して駆動部１５６５に出力」するものであることから，本願発明１の「入力データ信号を反転または非反転して出力するように構成される反転回路」に相当する。
　そして，引用発明の「第１制御信号ＣＯＮ＿１」は，「制御信号生成部１５４０」によって，「レジスタ１５９０に保存されている前記ＭＲＳ命令に応答して」生成され，「データバス反転部１５１０」によって，当該「第１制御信号ＣＯＮ＿１」に応答して「入力バッファ１５５５で出力したデータを反転して駆動部１５６５に出力」されることから，本願発明１の「前記入力データ信号が反転されたか否かを示す反転制御信号」に相当する。したがって引用発明と本願発明１とは，“前記入力データ信号が反転されたか否かを示す反転制御信号に応答して，前記入力データ信号を反転または非反転して出力するように構成される反転回路”を備える点で一致する。
（え）引用発明の「データバス反転部１５１０」は，「データ制御部７５０」が備えるものであるが，当該「データ制御部７５０」はまた，「第２パッドＰ２」に「連結され」ており，「ｎビット（ｎは，２以上の自然数）のデータＤ１，．．．，Ｄｎを入出力し，前記半導体装置の外部から受信されるデータＤ１，．．．，Ｄｎ」が当該「データ制御部７５０」に伝送されるものであり，「前記半導体装置がライト動作を行う場合，第１制御信号ＣＯＮ＿１に応答して入力バッファ１５５５で出力したデータを反転して駆動部１５６５に出力」するとともに，「駆動部１５６５は，前記伝送されたデータをメモリセルアレイ７７０の対応するメモリセルにライトする」ことから，下記の点（相違点１）で相違するものの，引用発明と本願発明１とは，“前記メモリに少なくとも１つの前記反転回路が配され”ている点で一致する。（上記記載事項Ｃの図１５も参照。）
（お）引用発明の「データマスキング部１５２０」は，「前記半導体装置がライト動作を行う場合，第２制御信号ＣＯＮ＿２に応答して入力バッファ１５５５で出力したデータを駆動部１５６５に伝達せず，データマスキング部１５２０は，第２制御信号ＣＯＮ＿２に応答してイネーブルまたはディセーブルされ」るものであることから，「第２制御信号ＣＯＮ＿２」に応答して，“入力データ信号に対応するデータが記録されないように構成”されているといえ，本願発明１の「内部コマンド信号である第１の内部記録イネーブル信号と、マスキング制御信号を演算し、第２の内部記録イネーブル信号を生成し、前記入力データ信号に対応するデータが記録されないように構成されるデータマスキング回路」とは，下記の点（相違点２）で相違するものの，“前記入力データ信号に対応するデータが記録されないように構成されるデータマスキング回路”である点で一致する。
（か）引用発明の「レジスタ１５９０に保存されているＭＲＳ（Ｍｏｄｅ　Ｒｅｇｉｓｔｏｒ　Ｓｅｔ）命令」によって「定義され」ている「レジスタ１５９０に保存されている情報」である「選択情報ＳＥＬ」は，「制御信号生成部１５４０」が，「半導体装置がライト動作を行う場合」，「選択情報ＳＥＬ及びデータ反転フラッグＩＮＶ＿ＦＬＡＧに応答して，第１制御信号ＣＯＮ＿１を生成し，選択情報ＳＥＬ及びマスキング信号ＭＡＳＫに応答して，第２制御信号ＣＯＮ＿２を生成」する際に用いられる信号であることから，本願発明１の「モードレジストセット信号」に相当する。
　引用発明の「制御信号生成部１５４０」は，「半導体装置がライト動作を行う場合」，「選択情報ＳＥＬ及びデータ反転フラッグＩＮＶ＿ＦＬＡＧに応答して，第１制御信号ＣＯＮ＿１を生成し，選択情報ＳＥＬ及びマスキング信号ＭＡＳＫに応答して，第２制御信号ＣＯＮ＿２を生成」するとともに，「レジスタ１５９０に保存されている前記ＭＲＳ命令に応答して，第１制御信号ＣＯＮ＿１及び第２制御信号ＣＯＮ＿２のうち，１つの信号を生成」するものである。また，「第１パッドＰ１には，１つの制御信号であるＩＮＶ＿ＦＬＡＧ／ＭＡＳＫが入力され」ていて，当該「ＩＮＶ＿ＦＬＡＧ／ＭＡＳＫ」は，「データ反転フラッグＩＮＶ＿ＦＬＡＧ」及び「マスキング信号ＭＡＳＫ」のいずれかの信号を意味するものと解されることから，当該「ＩＮＶ＿ＦＬＡＧ／ＭＡＳＫ」の信号は，本願発明１の「反転制御およびマスキング制御を示す外部から入力される一本の入力制御信号」に相当する。
　また，引用発明の当該「制御信号生成部１５４０」は，上記のとおり「第１制御信号ＣＯＮ＿１」及び「第２制御信号ＣＯＮ＿２」を生成するものであるが，これらはそれぞれ本願発明１の「反転制御信号」及び「マスキング制御信号」に相当し，「反転制御信号および前記マスキング制御信号を生成するように構成され」ている，本願発明１の「制御信号生成回路」に相当するから，引用発明と本願発明１とは，“制御信号生成回路はモードレジストセット信号によって，反転制御およびマスキング制御を示す外部から入力される一本の入力制御信号に基づいて反転制御信号および前記マスキング制御信号を生成するように構成され”ている点で一致する。
（き）引用発明の「駆動部１５６５」は，「前記伝送されたデータをメモリセルアレイ７７０の対応するメモリセルにライトする」ものであることから，本願発明１の「前記第２の内部記録イネーブル信号とデータ信号とを演算して、前記メモリバンクにデータを記録」する「記録駆動回路」とは、下記の点（相違点４）で相違するものの，“記録駆動回路は，前記メモリにデータを記録する”点で一致する。
（く）以上，（あ）乃至（き）の検討から，引用発明と本願発明１とは，次の一致点及び相違点を有する。
〈一致点〉
　第１領域に位置するメモリと，
　第２領域に位置し，入力データ信号が入力されるデータ端子と，
　前記入力データ信号が反転されたか否かを示す反転制御信号に応答して，前記入力データ信号を反転または非反転して出力するように構成される反転回路と，
　前記入力データ信号に対応するデータが記録されないように構成されるデータマスキング回路を備え，
　前記メモリに少なくとも１つの前記反転回路が配され，
　制御信号生成回路はモードレジストセット信号によって，反転制御およびマスキング制御を示す外部から入力される一本の入力制御信号に基づいて反転制御信号および前記マスキング制御信号を生成するように構成され，
　記録駆動回路は，前記メモリにデータを記録することを特徴とする半導体メモリ装置。
〈相違点１〉
　本願発明１が，「複数のメモリバンク」を備えるものであるのに対し，引用発明は，複数のメモリバンクを備えることが特定されていない点。
〈相違点２〉
　本願発明１の「データマスキング回路」が，「内部コマンド信号である第１の内部記録イネーブル信号と、マスキング制御信号を演算し、第２の内部記録イネーブル信号を生成」するものであるのに対し，引用発明の「データマスキング部１５２０」は，入力データ信号をマスクしているものの，そのように特定されていない点。
〈相違点３〉
　本願発明１が，「制御信号生成回路がデータビット毎に配置され」たものであるのに対し，引用発明の「制御信号生成部１５４０」は，それがデータビット毎に複数設けられたものであるとの特定がされていない点。
〈相違点４〉
　本願発明１の「記録駆動回路」が「前記第２の内部記録イネーブル信号とデータ信号とを演算して，メモリバンクにデータを記録する」ものであるのに対し，引用発明の「駆動部１５６５」は，単に「前記伝送されたデータをメモリセルアレイ７７０の対応するメモリセルにライトする」ものである点。
（２）相違点についての判断
　事案に鑑み，先に相違点２について検討する。
　まず，本願発明１の「内部コマンド信号である第１の内部記録イネーブル信号」について検討するに，本願明細書の段落７１には，「データマスキング回路８５０は、
内部コマンド信号（例えば、内部記録イネーブル信号ＬＷＥ
タイミングレジスタ１０２は
外部からクロック信号ＣＬＫ
記録イネーブル信号ＷＥ／
を受信する
タイミングレジスタ１０２は、受信した前記コマンド信号を処理して、前記回路ブロックを制御するための各種内部コマンド信号
ＬＷＥ
を生成する
　そして，当該コマンド信号「記録イネーブル信号
ＷＥ／
Ｗ
Ｅ
　一方，引用発明は，半導体装置であって，「メモリセルアレイ７７０」を有する半導体メモリ装置であることから，当該メモリに何らかの情報を書き込む制御を行うために，本願発明１と同様な内部記録イネーブル信号（ＷＥ／）を用いることまでは当業者に明らかであったといえるものの，その信号を，引用発明の「データマスキング部１５２０」における，データマスク処理の際に用いることについては一切の開示がないため，相違点２に係る，「内部コマンド信号である第１の内部記録イネーブル信号と、マスキング制御信号を演算し、第２の内部記録イネーブル信号を生成」する動機付けを欠くものであることから，引用発明，さらに引用例１の上記記載事項Ａ乃至Ｃ以外の記載に接した当業者といえども，上記相違点２に係る構成を想起することは容易であったとまではいうことはできない。
　さらに，相違点２に係る構成は，その他引用例２乃至４の上記記載事項Ｄ乃至Ｎにおいても開示されていない。
　したがって、上記その余の相違点について判断するまでもなく、本願発明１は、当業者であっても、引用発明及び引用例２乃至４に記載された技術的事項に基づいて容易に発明できたものとはいえない。
２　本願発明１３及び１６ついて
　本願発明１３及び１６も，本願発明１の上記相違点２に係る構成を備えるものであるから，本願発明１と同じ理由により，当業者であっても，引用発明及び引用例２乃至４に記載された技術的事項に基づいて容易に発明できたものとはいえない。
３　本願発明２乃至１２，本願発明１４乃至１５及び本願発明１７乃至２１について
　本願発明２乃至１２，本願発明１４乃至１５及び本願発明１７乃至２１はそれぞれ，本願発明１，本願発明１３及び本願発明１６を直接乃至間接的に引用するものであるから，本願発明１と同じ理由により，当業者であっても，引用発明及び引用例２乃至４に記載された技術的事項に基づいて容易に発明できたものとはいえない。
第７　原査定について
＜特許法２９条２項について＞
　審判請求時の補正により，本願発明１乃至２１は「内部コマンド信号である第１の内部記録イネーブル信号と、マスキング制御信号を演算し、第２の内部記録イネーブル信号を生成し、前記入力データ信号に対応するデータが記録されないように構成されるデータマスキング回路を備え」るという事項を有するものとなっており，当業者であっても，拒絶査定において引用された引用文献１乃至４に基づいて，容易に発明できたものとはいえない。したがって，原査定の理由を維持することはできない。
第８　むすび
　以上のとおり，原査定の理由によっては，本願を拒絶することはできない。
　また，他に本願を拒絶すべき理由を発見しない。
　よって，結論のとおり審決する。