【事件の表示】
　平成　７年特許願第１７４２９６号「半導体記憶装置」拒絶査定不服審判事件〔平成　９年　１月１０日出願公開、特開平　９−　　８２４７〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯
　本願は、平成７年６月１５日の出願であって、 平成１６年１１月３０日付で拒絶査定がされ、これに対し、平成１７年１月６日に拒絶査定不服審判が請求されるとともに、同日付で手続補正がなされたものである。
　
　
２．平成１７年１月６日付の手続補正についての補正却下の決定
　
　［補正却下の決定の結論］
　
　　平成１７年１月６日付の手続補正（以下、「本件補正」という。）を却下する。
　
　［理由］
　
　（１）補正後の本願発明
　
　本件補正により、特許請求の範囲の請求項１は、
　「複数のメモリマットと、
　上記複数のメモリマットのそれぞれに対応して設けられる複数のプレート電極と、
　上記複数のメモリマットのそれぞれに対応して設けられる複数の記憶回路とを具備し、
　上記複数のメモリマットの各々は、複数のワード線と、複数のビット線と、上記複数のワード線と上記複数のビット線の交点に対応して設けられる複数のメモリセルと、上記複数のビット線に結合された複数のセンスアンプとを含み、
　上記複数のメモリセルの各々は、強誘電体膜を有する情報記憶用キャパシタとアドレス選択用ＭＯＳＦＥＴとからなり、
　上記情報記憶用キャパシタの一対の電極のうちの一方は、その情報記憶用キャパシタが含まれるメモリマットに対応するプレート電極に結合され、
　同一のメモリマットに含まれる複数の上記情報記憶用キャパシタの上記一方の電極は、
対応する上記プレート電極に共通に接続され、
　各プレート電極には、そのプレート電極に対応する記憶回路に保持されたデータに基づいて第１電位または第２電位が選択的に与えられ、
　上記プレート電極に上記第１電位が与えられたとき、上記プレート電極に結合される上記情報記憶用キャパシタはビット線に与えられる２値の書き込み信号によらず分極反転が不可能とされ、
　上記プレート電極に上記第２電位が与えられたとき、上記プレート電極に結合される上記情報記憶用キャパシタはビット線に与えられる２値の書き込み信号に応じで分極反転が可能とされ、
　上記第１電位及び上記第２電位が異なるプレート電極に同時に与えられることより、揮発部と不揮発部とに分割することが可能とされ、
　上記プレート電極に与えられる上記第１電位又は上記第２電位は、上記複数のメモリセルへの読み出し又は書き込み動作時に変化しないように制御される半導体記憶装置。」と補正された。
　
　上記補正は、請求項１に記載した発明を特定するために必要な事項である「情報記憶用キャパシタの一対の電極のうちの一方」について、「同一のメモリマットに含まれる複数の上記情報記憶用キャパシタの上記一方の電極は、対応する上記プレート電極に共通に接続され」との限定を付加し、同じく「第１電位または第２電位」について「上記プレート電極に与えられる上記第１電位又は上記第２電位は、上記複数のメモリセルへの読み出し又は書き込み動作時に変化しないように制御される」との限定を付加するものであって、特許法１７条の２第４項２号の特許請求の範囲の減縮を目的とするものに該当する。
　
　そこで、本件補正後の前記請求項１に記載された発明（以下、「本願補正発明」という。）が特許出願の際独立して特許を受けることができるものであるか（特許法１７条の２第５項において準用する同法１２６条５項の規定に適合するか）について以下に検討する。
　
　（２）引用刊行物
　
　原査定の拒絶の理由に引用された特開平３−２８３１７６号公報（以下、「引用刊行物１」という。）には、図面と共に、
　
「第１図は、本実施例１の強誘電体メモリの回路図である。このメモリは、列方向に延びる複数のビット線対ＢＬ１、
ＢＬ
１
ＢＬ
ｎ
ＢＬ
１
ＢＬ
ｎ
ＢＬ
１
ＢＬ
ｎ
ＢＬ
１
ＢＬ
１
ＢＬ
１
　一方のビット線ＢＬ１とワード線ＷＬ１の交差部に接続されるメモリセルは、強誘電体コンデンサＭＣ及びスイッチングトランジスタＭＦとから構成されている。この強誘電体コンデンサＭＣは、例えばスパッタ法等により成膜されたジルコン酸チタン酸鉛からなる強誘電体層を例えば白金からなる第１、第２の電極で挟んだ構造を有する。前記コンデンサＭＣの第１電極は、前記スイッチングトランジスタＭＦを介して一方のビット線ＢＬ１に接続されている。前記コンデンサＭＣの第２電極は、プレート線ＰＬに接続されている。
ここで、ＬレベルとしてＶｓｓ、ＨレベルとしてＶｃｃを選び、前記プレート線ＰＬを１／２Ｖｃｃ電位とした。また、前記電位を与える方式は外部から供給する、内部で作成するなど各種考えられるが、本実施例１（以下の実施例でも同様）では抵抗による分圧によって得た。前記スイッチングトランジスタＭＦのゲートは、前記ワード線ＷＬ１に接続されている。また、他方のビット線
ＢＬ
１
ＢＬ
１
前記コンデンサＭＣ’の第２電極は、前記プレート線ＰＬに接続されている。前記スイッチングトランジスタＭＦ’のゲートは、前記ワード線ＷＬ２に接続されている。」（第３頁左下欄第１７行〜第４頁右上欄第８行、なお、アッパーラインの代わりにアンダーラインを付した。以下、同様に、アッパーラインの代わりにアンダーラインを付す。）
「即ち、前記ワード線ＷＬ１、ＷＬ２はローデコーダ／ワード線ドライバ１に接続され、前記各ダミーワード線ＤＷＬ、ＤＷＬ’はダミーワード線デコーダ／ドライバ２に接続されている。
　前記ビット線対ＢＬ１、
ＢＬ
１
ＢＬ
１
ＢＬ
１
ＢＬ
１
φ
ＡＣＴ
ＢＬ
１
Ｉ／Ｏ
「［書き込みモード］
　上述した本実施例１の強誘電体メモリでの書き込み動作およびタイミングを第５図を用いて説明する。
　従来のダイナミックランダムアクセスメモリ（ＤＲＡＭ）と同様に、チップイネーブル
ＣＥ
ＷＥ
ＣＥ
ＢＬ
１
　第２クロツク信号φ２をＶｓｓにすると、ビット線対ＢＬ１、
ＢＬ
１
Ｉ／Ｏ
その後、アドレス信号の指定によってローデコーダ／ワード線ドライバ１を動作し、選択されたワード線ＷＬ１をＶｓｓからＶｃｃに引き上げる。この時、ワード線ＷＬ１に繋がるメモリセルのスイッチングトランジスタＭＦがオンして一方のビット線ＢＬ１、とプレートラインＰＬ間の強誘電体コンデンサＭＣに電圧が印加されるが、一方のビット線ＢＬ１は該プレートラインＰＬと同電位である１／２Ｖｃｃのフローティング状態に保たれているため、該強誘電体コンデンサＭＣの分極は変化しない。
　一方、アドレス信号の指定によりカラムデコーダ／カラムセレクト線ドライバ６を動作し、選択されたカラムセレクト線ＣＳＬ１をＶｓｓからＶｃｃに引き上げると、カラム選択用スイッチングトランジスタＣＦ１ａ、ＣＦ１ｂがオンしてデータ入出力線Ｉ／Ｏ、
Ｉ／Ｏ
ＢＬ
１
Ｉ／Ｏ
ＢＬ
１
ＢＬ
１
ＢＬ
１
Ｉ／Ｏ
ＢＬ
１
これによりメモリセルの画電極の電位がどちらも１／２Ｖｃｃになるため、書き込み時に蓄えられた電荷がキャンセルされる。しかし、電位差は０であるから、書き込まれた分極は変化しない。その後、ワード線ＷＬ１をＶｃｃからＶｓｓにすることにより前記メモリセルは一方のビット線ＢＬ１から切り離される。チップイネーブルＣＥをＨレベルに引き上げ、書き込み信号ＷＥをＨレベルにすることにより書き込みサイクルを終了する。この一連の動作で、アドレス信号で指定された強誘電体メモリセルにデータが書き込まれ、保持される。」（第５頁左上欄第５行〜同頁右下欄第８行）
「［読み出しモード］
　前記書き込みモードにより書き込まれているデータの読み出し動作及びタイミングを第６図を用いて説明する。」（第５頁右下欄第９行〜同頁同欄第１２行）
「また、本実施例１によれば電源を切ってもデータを保持する不揮発性を有し、リフレッシュ動作も必要ない上、従来のダイナミックランダムアクセスメモリ（ＤＲＡＭ）と同じ構造を有するため高集積化に適する強誘電体メモリを得ることができる。」（第７頁右下欄第４行〜同頁同欄第９行）
「第３図は、本実施例３の強誘電体メモリの回路図であり、前述した実施例１の回路に強誘電体メモリセルにおける強誘電体コンデンサの第２電極の電位を切り替える手段７を付加した構造になっている。前記電位切り替手段７は、プレート線ＰＬの他端に分岐して設けられた第１電源１／２Ｖｃｃ、第２電源ＶＰＬと、前記第１、第２の電源１／２Ｖｃｃ、ＶＰＬのいずれかを選択するための第１、第２のスイッチングトランジスタＦＲ１、ＦＲ２とから構成されている。前記第１、第２のスイッチングトランジスタＦＲ１、ＦＲ２をそれぞれオン、オフすることによりプレートラインＰＬの電位は第１電源１／２Ｖｃｃとなり、前述した実施例１ように強誘電体不揮発メモリとして動作させることが可能となる。前記第１、第２のスイッチングトランジスタＦＲ１、ＦＲ２をそれぞれオフ、オンすることによりプレートラインＰＬの電位はＶＰＬとなる。このＶＰＬ電位は、ＶｃｃでもＶｓｓでも構わない。こうすることにより電源印加中は、従来のキャパシタによるダイナミックランダムアクセスメモリ（ＤＲＡＭ）と同様に電荷の有無による１ビットの記憶を行うことができる。」（第８頁左上欄第１４行〜同頁右上欄第１５行）
「次に、強誘電体不揮発メモリとして動作させる状態を不揮発記憶モード、従来のキャパシタによるダイナミックランダムアクセスメモリ（ＤＲＡＭ）と同様に電荷の有無による１ビットの記憶を行う状態をＤＲＡＭモードと呼び、前記不揮発記憶モードからＤＲＡＭモードへの切り替え、ＤＲＡＭモードでの動作、ＤＲＡＭモードから不揮発記憶モードへの切り替え、にそれぞれ分けて説明する。外部出力信号としてＤＲＡＭモード動作信号
ＤＲ
ＣＨＧ
「［ＤＲＡＭモードでの動作］
　本実施例３の強誘電体メモリでのＤＲＡＭモードにおける書き込み動作およびタイミングを第１２図を参照して説明する。
プレートライン電位ＶＰＬは、ＶｃｃでもＶｓｓでもよいが、ここではＶｃｃとしている。」（第１１頁右上欄第４行〜同頁同欄第８行）
「なお、前述した書き込み動作においてプレートライン電位ＶＰＬをＶｓｓとした場合の動作を第１３図のタイミングチャートを参照して説明する。」（第１１頁右下欄１７行〜同頁同欄第１９行）
「次に、前記書き込みモードにより書き込まれているデータの読み出し動作及びタイミングを説明する。」（第１２頁左上欄第６行〜同頁同欄第８行）
「（３）ＶＰＣがＶｃｃ、ＶＰＬがＶｓｓの読み出しモード
　第１イコライズ回路３によりビット線のプリチャージ電位ＶＰＣをＶｃｃとし、プレートライン電位ＶＰＬをＶｓｓにした場合の読み出し動作を第１６図のびタイミングチャートを参照して説明する。」（第１３頁左下欄第５行〜同頁同欄第９行、なお、３を○で囲んだ文字については、「（３）」と表記した。）
「［発明の効果］
　以上詳述した如く、本発明によれば従来のＤＲＡＭと同様な構造、回路構成で不揮発性を有し、リフレッシュが不要な高集積度の強誘電体メモリを提供できる。また、本発明の別の強誘電体メモリによればＤＲＡＭモードと不揮発性モードを切り替えて使用することが可能で、強誘電体の分極に伴うアクセスタイムの遅れや強誘電体の分極疲労現象による寿命低下を回避できる等顕著な効果を奏する。」（第１７頁右上欄第１５行〜同頁左下欄第４行）
と記載されており、
　また、第５図には、実施例１の不揮発性の強誘電体メモリにて、プレート線ＰＬの電位が書き込み動作中、常に１／２Ｖｃｃであること、第６、７図には、実施例１の不揮発性の強誘電体メモリにて、プレート線ＰＬの電位が読み出し動作中、常に１／２Ｖｃｃであること、第１３図には、実施例３のＤＲＡＭモードにて、プレート線ＰＬの電位が書き込み動作中、常に、Ｖｓｓであること、第１６図には、実施例３のＤＲＡＭモードにて、プレート線ＰＬの電位が読み出し動作中に、常に、Ｖｓｓであることが記載されている。
　
　これらの記載によれば、引用刊行物１には、
「複数のワード線と、複数のビット線と、複数のプレート線ＰＬと、上記複数のワード線と上記複数のビット線の交差部に、それぞれ接続された複数のメモリセルと、上記複数のビット線に接続された複数のセンスアンプと
　上記複数のメモリセルの各々は、強誘電体層を有する強誘電体コンデンサＭＣとスイッチングＭＯＳトランジスタＭＦとから構成され、
　上記強誘電体コンデンサＭＣの第１、第２の電極のうちの第２電極は、共通に上記プレート線ＰＬに接続され、
　上記プレート線ＰＬは、電位切り替手段より、Ｖｓｓと１／２Ｖｃｃの電位が選択され、
　上記プレート線ＰＬの電位が、上記電位切り替手段により、上記Ｖｓｓとなったとき、上記プレート線ＰＬに接続された強誘電体コンデンサは、従来のキャパシタとなり、
　上記プレート線ＰＬの電位が、上記電位切り替手段により、上記１／２Ｖｃｃとなったときに、上記プレート線ＰＬに接続された強誘電体コンデンサはビット線に書き込むデータに応じて分極され、
　上記プレート線ＰＬの電位が、上記Ｖｓｓの時に、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）と同様に電荷の有無による１ビットの記憶を行う状態のＤＲＡＭモードとして動作し、
　上記プレート線ＰＬの電位が、上記１／２Ｖｃｃの時に、強誘電体不揮発メモリとして動作させる状態の不揮発記憶モードとして動作し、
　上記プレート線ＰＬに印加されるＶｓｓ又は１／２Ｖｃｃは、上記複数のメモリセルへの読み出し又は書き込み動作中には、一定となるように制御される強誘電体メモリ。」の発明（以下「引用刊行物１発明」という。）が記載されているものと認めることができる。
　
　
　同じく、原査定の拒絶の理由に引用された特開平６−２２４３８６号公報（以下、「引用刊行物２」という。）には、図面と共に、
　
「ワード線にゲートが接続されたアドレス選択用のスイッチ素子と、データ線に上記スイッチ素子を介して一方の電極が接続され、他方の電極が第１のプレート電圧供給線に接続された強誘電体キャパシタと、上記強誘電体キャパシタと一方の電極が共通接続され、他方の電極が第２のプレート電圧供給線に接続されたキャパシタとを備え、上記第１のプレート電圧供給線に一方の電圧に対応した第１の電圧を供給し、第２のプレート電圧供給線に他方の電圧に対応した第２の電圧を供給する第１の動作モードと、上記第１のプレート電圧供給線に上記第２の電圧を供給し、第２のプレート電圧供給線に上記第１の電圧を供給する第１の動作モードとを備えてなることを特徴とする半導体記憶装置。」（【請求項１】）
「【発明が解決しようとする課題】本願発明者にあっては、強誘電体キャパシタを用いてＤＲＡＭ（ダイナミック型ＲＡＭ）モードからＦＲＡＭ（強誘電体メモリ）モードに切り替え可能な半導体記憶装置と、それを用いた情報処理システムを考えた。」（段落【０００３】）
「【実施例】図１には、この発明に係るメモリセルの一実施例の回路図が示されている。同図の各回路素子は、公知の半導体集積回路の製造技術により、単結晶シリコンのような１個の半導体基板上において形成される。」（段落【０００７】）
「縦方向に延長されるワード線ＷＬにゲートが接続されたアドレス選択用のスイッチＭＯＳＦＥＴＱｍを設ける。このＭＯＳＦＥＴＱｍの一方のソース，ドレインは、横方向に延長されるビット線（データ線又はディジット線と呼ばれることもある。）ＢＬに接続される。このＭＯＳＦＥＴＱｍの他方のソース，ドレインは、キャパシタＣ１とＣ２の一方の電極に共通に接続される。キャパシタＣ１の他方の電極には、プレート電圧ＶＰＬ１が供給される。キャパシタＣ２の他方の電極には、プレート電圧ＶＰＬ２が供給される。」（段落【０００８】）
「上記プレート電圧ＶＰＬ１とＶＰＬ２は、外部端子から導かれるプレート電圧供給線通して供給される。半導体基板上には、上記のようなメモリセルがワード線とビット線の交点に複数からなるメモリセルがマトリックス配置されるが、全てのメモリセルにおける上記キャパシタＣ１とＣ２と同様なキャパシタには、それぞれのプレート電圧ＶＰＬ１とＶＰＬ２に対応したプレート電圧供給線に接続される。それ故、メモリセルのプレート電圧ＶＰＬ１とＶＰＬ２は、外部端子を介して供給される。」（段落【０００９】）
「上記２つのキャパシタＣ１とＣ２のうち、少なくともキャパシタＣ１又はＣ２の一方が強誘電体キャパシタにより構成される。これに変えてキャパシタＣ１とＣ２は、共に強誘電体キャパシタであってもよい。強誘電体キャパシタは、ＰＺＴ等からなる強誘電体を用いて形成される。」（段落【００１０】）
「特に制限されないが、上記メモリセルをダイナミック型メモリセルとして用いる動作モードのときには、一方のキャパシタＣ１に対応したプレート電圧ＶＰＬ１を回路の接地電位にし、他方のキャパシタＣ２に対応したプレート電圧ＶＰＬ２を電源電圧のような５Ｖにする。
」（段落【００１１】）
「図２には、上記メモリセルをダイナミック型メモリセルとして用いる動作モードのときの強誘電体膜の分極Ｑｃと電圧Ｖとのヒステリシス特性図が示されている。同図（Ａ）には、ハイレベル（５Ｖ）を保持した状態が示され、、（Ｂ）にはロウレベル（０Ｖ）を保持した状態が示されている。同図には、キャパシタＣ１とＣ２が共に強誘電体キャパシタである場合が示されている。」（段落【００１２】）
「このように、ダイナミック型メモリセルとしての動作モードにおいて、キャパシタＣ１とＣ２に対しては、書き込み信号のハイレベルとロウレベルに対応して、それぞれが正極性と負極性の分極及び残留分極しか生じないので、言い換えるならば、分極の反転が生じないので、分極の反転に伴う絶縁膜特性が劣化し、其に伴う誘電率の低下が生じない。」（段落【００１５】）
「図１１には、この発明に係るメモリセルのＤＲＡＭモードからＦＲＡＭモードへの切り替え動作の一実施例を説明するための波形図が示され、図１２と図１３には、そのときの強誘電体キャパシタのヒステリシス特性図が示されている。」（段落【００３４】）
「上記のようなＤＲＡＭモードからＦＲＡＭモードへの切り替え動作は、上記のようなプレート電圧ＶＰＬ１とＶＰＬ２が供給されるメモリセルにおいて、一斉に行われる。それ故、全てのメモリセルの一対のキャパシタのプレート電圧を、ＶＰＬ１とＶＰＬ２にそれぞれ共通に接続することにより、全メモリセルに対して一瞬のうちにＤＲＡＭモードからＦＲＡＭモードに切り替えられる。」（段落【００４８】）
「次に、上記ＦＲＡＭモードからＤＲＡＭモードへの切り替え動作を説明する。図１６には、図１３（Ｄ）のようにキャパシタＣ１とＣ２が正側の残留分極にあったときの動作波形図が示され、図１７と図１８には、そのときの強誘電体キャパシタのヒステリシス特性図が示されている。」（段落【００５０】）
「上記のようなＦＲＡＭモードからＤＲＡＭモードへの切り替えは、必ずしも一括して行う必要はない。すなわち、これからＤＲＡＭとして使用するエリアのみをＤＲＡＭモードにし、他の部分はＦＲＡＭのままにしておいて理論的には問題ない。しかし、ＤＲＡＭモードにおいては、常に一定時間毎にリフレッシュ動作を行う必要がある。このリフレッシュ動作を上記メモリエリアに対応させて実施するようにすれば、他のエリアはＦＲＡＭモードのままでもよい。しかしながら、リフレッシュ動作を上記のようにするには、リフレッシュアドレスの管理等が面倒であるし、内蔵の自動リフレッシュ回路でリフレッシュ動作が行われるものでは、全てのメモリセルに対してリフレッシュ動作が行われるから、上記のようなＦＲＡＭモードからＤＲＡＭモードへの切り替えは、リフレッシュ制御や管理の観点から一括して行うことが便利である。」（段落【００６１】）
「図２２には、上記のようなメモリセルを用いた半導体記憶装置とその外部に設けられる周辺回路の一実施例の概略ブロック図が示されている。これらの周辺回路も半導体チップ上に搭載して１つの半導体記憶装置としてもよい。」（段落【００６２】）
「上記のようなＤＲＡＭモードとＦＲＡＭモードを備えた半導体記憶装置Ｄ＆ＦＲＡＭは、基本的にはＤＲＡＭと同様なメモリマット（又はメモリアレイ）と、行選択回路（ワード線選択回路）及び列選択回路（ビット線選択回路）及び入出力回路から構成される。」（段落【００６３】）
「メモリマットは、前記のようにメモリセルが少なくとも一方が強誘電体キャパシタにされた２キャパシタ構成であることを除いて、他の構成は公知のダイナミック型ＲＡＭのメモリマット又はメモリアレイと同様である。なお、メモリマットには、センスアンプやビット線プリチャージ回路、カラムスイッチ回路等も含まれると理解されたい。」（段落【００６４】）
「行選択回路は、行アドレスを受けるアドレスバッファ、アドレスデコーダ及びワード線駆動回路から構成される。列選択回路は列アドレスを受けるアドレスバッファ、アドレスデコーダ及び選択出力回路から構成される。入出力回路は、入力バッファと書き込みアンプ、メインアンプと出力バッファから構成される。」（段落【００６５】）
「同図には、行及び列選択回路に対してそれぞれのアドレスが供給されるように示されているが、アドレススストローブ信号ＲＡＳとＣＡＳにより行アドレスと列アドレスとが時系列的に入力されるアドレスマルチプレックス方式のものでは、共通のアドレス端子から上記アドレス信号が時系列的に入力される。」（段落【００６６】）
「電圧印加モニター回路は、上記半導体記憶装置Ｄ＆ＤＲＡＭに供給される電源電圧ＶＣＣとＶＳＳを監視し、それが遮断されたとを検出すると、モード設定回路に検出出力を供給する。」（段落【００６７】）
「モード設定回路は、上記のような電源電圧の遮断を検出すると、行選択回路に制御信号を供給して全ワード線を非選択状態にさせる。メモリ回路が動作状態ならば、メモリセルへの再書き込みが終了した時点でワード線を非選択状態にする。メモリ回路が非選択状態ならそのまま非選択状態にし、リフレッシュ動作を禁止する。モード接待回路は、このような行選択回路に対するワード線の非選択制御とととに、プレート電圧発生回路を制御してプレート電圧の一時的な反転動作を行わせる。」（段落【００６８】）
「印加電圧モニター回路及びモード設定回路並びにプレート電圧発生回路が、上記はＤ＆ＦＲＡＭが形成される半導体チップに内蔵される場合、上記モード設定回路は、制御回路に含ませるものであってもよい。すなわち、前記のようなＲＡＳ、ＣＡＳ及びＷＥ等の制御信号により、ＤＲＡＭモードにおける読み出しモード、書き込みモード及びリフレッシュモードのような各種モードと、ＤＲＡＭからＦＲＡＭモードへの切り替え、あるいはＦＲＡＭモードからＤＲＡＭモードへの切り替えに必要な制御信号を形成する。」（段落【００６９】）
「メモリマットは、前記のような２キャパシタのメモリセルからなるメモリマットと、ＤＲＡＭメモリセルのみからなるメモリマットとに分けて構成してもよい。この構成においては、ＤＲＡＭメモリセルからなるメモリマットには、不揮発化を必要としてないデータのみを記憶させる領域として用い、上記２キャパシタのメモリセルからなるメモリマットには不揮発化を必要とするデータを記憶させるように使い分けるものとしてもよい。この発明は、ＤＲＡＭモードとＦＲＡＭモードとを備えた半導体記憶装置及び
それを用いた情報処理システムして広く利用できるものである。」（段落【０１０４】）
　
と記載されており、
　
　これらの記載によれば、引用刊行物２には、
「強誘電体キャパシタを用いてＤＲＡＭ（ダイナミック型ＲＡＭ）モードからＦＲＡＭ（強誘電体メモリ）モードに切り替え可能な半導体記憶装置において、メモリセルが、アドレス選択用のスイッチＭＯＳＦＥＴと、２つの強誘電体キャパシタとからなり、前記２つの強誘電体キャパシタは、プレート電圧供給線に接続され、ＤＲＡＭモード、ＦＲＡＭモードの切替は、前記プレート電圧供給線に供給されるプレート電圧の切替により行い、ＦＲＡＭモードからＤＲＡＭモードへの切り替えの際に、ＤＲＡＭとして使用するエリアのみをＤＲＡＭモードにし、他の部分はＦＲＡＭのままにしておき、ＤＲＡＭとして使用するメモリエリアに対応させて、リフレッシュ動作を実施すること、及び、強誘電体キャパシタを用いてＤＲＡＭ（ダイナミック型ＲＡＭ）モードからＦＲＡＭ（強誘電体メモリ）モードに切り替え可能な半導体記憶装置において、メモリマットと、行選択回路（ワード線選択回路）及び列選択回路（ビット線選択回路）及び入出力回路とから構成され、前記メモリマットを構成するメモリセルが、アドレス選択用のスイッチＭＯＳＦＥＴと、２つの強誘電体キャパシタとからなり、前記２つの強誘電体キャパシタは、プレート電圧供給線に接続され、前記メモリマットには、センスアンプやビット線プリチャージ回路、カラムスイッチ回路等も含み、前記メモリマットは、前記２つの強誘電体キャパシタのメモリセルからなるメモリマットと、ＤＲＡＭメモリセルのみからなるメモリマットとに分けて構成してもよい半導体記憶装置。」の発明（以下「引用刊行物２発明」という。）が記載されているものと認めることができる。
　
　
　（３）対比
　
　そこで、本願補正発明と引用刊行物１発明とを比較すると、引用刊行物１発明の「強誘電体層」は、本願補正発明の「強誘電体膜」に相当し、以下、同様に、「強誘電体コンデンサＭＣ」は「情報記憶用キャパシタ」に、「スイッチングＭＯＳトランジスタＭＦ」は「アドレス選択用ＭＯＳＦＥＴ」に、「強誘電体コンデンサＭＣの第１、第２の電極のうちの第２電極」は「情報記憶用キャパシタの一対の電極のうちの一方」に、「プレート線ＰＬ」は「プレート電極」に、「接続」は「結合」に、「書き込むデータ」は「２値の書き込み信号」に、「Ｖｓｓ」は「第１電位」に、「１／２Ｖｃｃ」は「第２電位」に、「ＤＲＡＭモード」は「揮発」に、それぞれ相当する。
　引用刊行物１発明の「従来のキャパシタ」は、分極反転が不可能であるから、本願補正発明の「分極反転が不可能」という機能に相当する。
　引用刊行物１発明の「分極され」るという機能は分極が可能であり、分極が反転することも明らかであるから、本願補正発明の「分極反転が可能」という機能に相当する。
　引用刊行物１発明の「強誘電体メモリ」は半導体を用いて構成されていることは明らかであるから、本願補正発明の「半導体記憶装置」に相当する。
　
　すわなち、両者は、
「複数のワード線と、複数のビット線と、複数のプレート電極と、上記複数のワード線と上記複数のビット線の交点に対応して設けられる複数のメモリセルと、上記複数のビット線に結合された複数のセンスアンプとを含み、
　上記複数のメモリセルの各々は、強誘電体膜を有する情報記憶用キャパシタとアドレス選択用トランジスタとからなり、
　上記情報記憶用キャパシタの一対の電極のうちの一方は、上記プレート電極に共通に結合され、
　上記プレート電極には、第１電位または第２電位が選択的に与えられ、
　上記プレート電極に上記第１電位が与えられたとき、上記プレート電極に結合される上記情報記憶用キャパシタはビット線に与えられる２値の書き込み信号によらず分極反転が不可能とされ、
　上記プレート電極に上記第２電位が与えられたとき、上記プレート電極に結合される上記情報記憶用キャパシタはビット線に与えられる２値の書き込み信号に応じで分極反転が可能とされ、
　上記第１電位がプレート電極に与えられることにより、揮発部となり、上記第２電位がプレート電極に与えられることより、不揮発部とすることが可能とされ、
　上記プレート電極に与えられる上記第１電位又は上記第２電位は、上記複数のメモリセルへの読み出し又は書き込み動作時に変化しないように制御される半導体記憶装置。」の点で一致し、以下の点で相違している。
　
　
［相違点１］本願補正発明では、複数のメモリマットを有し、上記メモリマットのそれぞれに対応して複数のプレート電極を有し、同一のメモリマットに含まれる複数の情報記憶用キャパシタの一方の電極が、対応する上記プレート電極に共通に接続されており、第１電位及び第２電位が異なるプレート電極に同時に与えられることより、揮発部と不揮発部とに分割することが可能とされるのに対し、引用刊行物１発明では、複数のメモリマットを有しているか不明であり、メモリマットに対応して複数のプレート電極を有し、同一のメモリマットに含まれる複数の情報記憶用キャパシタの一方の電極が、対応する上記プレート電極に共通に接続されているか不明であり、第１電位及び第２電位が異なるプレート電極に同時に与えられることより、揮発部と不揮発部とに分割することが可能であるか記載されていない点。
　
［相違点２］本願補正発明では、記憶回路が設けられ、上記記憶回路に保持されたデータに基づき第１電位または第２電位が選択的に与えられるのに対し、引用刊行物１発明では、記憶回路が記載されていない点。
　
　
　（４）判断
　
　［相違点１］について
　引用刊行物２発明の「ＤＲＡＭ」は、本願補正発明の「揮発」に相当する。以下、同様に、「ＦＲＡＭ」は「不揮発」に、「プレート電圧供給線」は「プレート電極」に、それぞれ相当する。
　引用刊行物２発明では、不揮発モードから揮発モードの切替の際に、ＤＲＡＭとして使用するエリアのみを揮発モードにし、他の部分は不揮発モードのままにしておくことが記載されている。そして、揮発モード、不揮発モードの切替は、プレート電極からのプレート電圧の切替によるものである。
　すわなち、メモリエリアによって、不揮発部、揮発部に同時に、分割されていることから、プレート電極を、メモリエリアに対応させて、不揮発部、揮発部に同時に、分割できるように、設けていることは明らかである。
　また、引用刊行物２発明では、半導体記憶装置を、複数のメモリマットから構成することが記載されており、前記メモリエリアを、メモリマットとすることは、当業者が適宜なし得ることであるし、メモリマットにおいては、一般に、メモリマットに対応させてビット線、ワード線を設けることから、プレート電極についても、メモリマットに対応させて設けることは当業者が適宜なし得ることである。
　さらに、引用刊行物２発明では、メモリマットにおいても、２つの強誘電体キャパシタのメモリセルからなるメモリマットと、ＤＲＡＭメモリセルのみからなるメモリマットとに分けて構成してもよいことが記載されており、不揮発部となるメモリマットと揮発部のメモリマットに同時に分割することが記載されている。
　　
　したがって、引用刊行物１発明において、上記引用刊行物２発明を適用して、複数のメモリマットから構成し、上記メモリマットに対応して、プレート電極を設け、同一のメモリマットに含まれる複数の情報記憶用キャパシタの一方の電極を、対応する上記プレート電極に共通に接続し、複数のメモリマットを不揮発部と揮発部に同時に分割するために、揮発部とするプレート電極に第１電位を、不揮発部とするプレート電極に第２電位を同時に与えることで、本願補正発明のように構成することは、当業者が容易に想到し得ることである。
　
　［相違点２］について
　引用刊行物１発明では電位切り替手段により、プレート電極に与える電位を、第１電位か第２電位かを選択していることから、電位切り替手段が、第１電位か第２電位かを選択する情報（データ）に基づいて選択していることは、明らかである。
　そして、切り替手段を選択するデータを記憶回路により保持し、そのデータに基づいて前記切り替手段を選択的に動作させることは、例えば、特開昭５１−６２９６４号公報（第１〜４図参照。伝送ゲートＴＧ１、ＴＧ２（切り替手段）は、ＦＦ１、ＦＦ２（フリップフロップは記憶回路である。）に保持されたデータに基づき、選択動作をしている。）に示されるように周知である。
　なお、複数のメモリマットに対応して、不揮発部と揮発部に同時に分割するために、上記記憶回路を複数のメモリマットに対応させて設けることは明らかであるから、記憶回路を複数のメモリマットに対応させて設けることは、当然のことである。
　したがって、引用刊行物１発明においても、上記周知技術のように記憶回路を設けることは、当業者が適宜なし得ることである。
　
　　そして、本願補正発明の作用効果も、引用刊行物１発明、引用刊行物２発明及び周知技術から当業者が予測できる範囲のものである。
　したがって、本願補正発明は、引用刊行物１発明、引用刊行物２発明及び周知技術に基づいて、当業者が容易に発明をすることができたものであるから、特許法２９条２項の規定により特許出願の際独立して特許を受けることができないものである。
　
　（５）むすび
　
　以上のとおり、本件補正は、特許法１７条の２第５項で準用する同法１２６条５項の規定に違反するものであり、同法１５９条１項で準用する同法５３条１項の規定により却下されるべきものである。
　
　
３．本願発明について
　
　平成１７年１月６日付の手続補正は上記のとおり却下されたので、本願の請求項１に係る発明（以下、「本願発明」という。）は、平成１５年１２月１９日付手続補正書の特許請求の範囲の請求項１に記載された事項により特定される、以下のとおりのものである。
　
　「複数のメモリマットと、
　上記複数のメモリマットのそれぞれに対応して設けられる複数のプレート電極と、
　上記複数のメモリマットのそれぞれに対応して設けられる複数の記憶回路とを具備し、
　上記複数のメモリマットの各々は、複数のワード線と、複数のビット線と、上記複数のワード線と上記複数のビット線の交点に対応して設けられる複数のメモリセルと、上記複数のビット線に結合された複数のセンスアンプとを含み、
　上記複数のメモリセルの各々は、強誘電体膜を有する情報記憶用キャパシタとアドレス選択用ＭＯＳＦＥＴとからなり、
　上記情報記憶用キャパシタの一対の電極のうちの一方は、その情報記憶用キャパシタが含まれるメモリマットに対応するプレート電極に結合され、
　各プレート電極には、そのプレート電極に対応する記憶回路に保持されたデータに基づいて第１電位または第２電位が選択的に与えられ、
　上記プレート電極に上記第１電位が与えられたとき、上記プレート電極に結合される上記情報記憶用キャパシタはビット線に与えられる２値の書き込み信号によらず分極反転が不可能とされ、
　上記プレート電極に上記第２電位が与えられたとき、上記プレート電極に結合される上記情報記憶用キャパシタはビット線に与えられる２値の書き込み信号に応じで分極反転が可能とされ、
　上記第１電位及び上記第２電位が異なるプレート電極に同時に与えられることより、揮発部と不揮発部とに分割することが可能とされる半導体記憶装置。」
　
　（１）引用刊行物
　
　原査定の拒絶の理由に引用された引用刊行物及びその記載事項は、前記「２．（２）」に記載したとおりである。　
　
　（２）対比・判断
　
　本願発明は、前記２．で検討した本願補正発明から「情報記憶用キャパシタの一対の電極のうちの一方」の限定事項である「同一のメモリマットに含まれる複数の上記情報記憶用キャパシタの上記一方の電極は、対応する上記プレート電極に共通に接続され」との構成を省き、「第１電位または第２電位」の限定である「上記プレート電極に与えられる上記第１電位又は上記第２電位は、上記複数のメモリセルへの読み出し又は書き込み動作時に変化しないように制御される」との構成を省いたものである。
　そうすると、本願発明の構成要件をすべて含み、さらに他の構成要件を付加したものに相当する本願補正発明が、前記２．（４）に記載したとおり、引用刊行物１発明、引用刊行物２発明及び周知技術に基づいて、当業者が容易に発明をすることができたものであるから、本願発明も同様の理由により、引用刊行物１発明、引用刊行物２発明及び周知技術に基づいて、当業者が容易に発明をすることができたものである。
　
　（３）むすび
　
　以上のとおり、本願発明は、引用刊行物１発明、引用刊行物２発明及び周知技術に基づいて、当業者が容易に発明をすることができたものであるから、特許法第２９条２項の規定により特許を受けることができない。
　
　よって、結論のとおり審決する。