【事件の表示】
　特願２０１３−１６４２９７「最外フィンの外側表面上のエピタキシャル成長バリアを含むマルチフィンＦＩＮＦＥＴ装置及び関連方法」拒絶査定不服審判事件〔平成２６年　３月　６日出願公開、特開２０１４−　４２０２１、請求項の数（３５）〕について、次のとおり審決する。
【結　論】
　原査定を取り消す。
　本願の発明は、特許すべきものとする。
【理　由】
第１　手続の経緯
　本願は，平成２５年（２０１３年）８月７日の出願（パリ条約による優先権主張　２０１２年８月２１日　米国，以下，「本願優先日」という。）であって，その手続の経緯は以下のとおりである。
平成２９年　３月　７日　拒絶理由通知
平成２９年　５月２４日　意見書・手続補正
平成２９年１０月１６日　拒絶査定（以下，「原査定」という。）
平成３０年　１月３１日　審判請求・手続補正
　
第２　原査定の概要
　原査定の理由の概要は以下のとおりである。
理由１（新規性）この出願の下記の請求項に係る発明は，本願優先日前に日本国内又は外国において，頒布された下記の刊行物に記載された発明又は電気通信回線を通じて公衆に利用可能となった発明であるから，特許法第２９条第１項第３号に該当し，特許を受けることができない。
理由２（進歩性）この出願の下記の請求項に係る発明は，本願優先日前に日本国内又は外国において，頒布された下記の刊行物に記載された発明又は電気通信回線を通じて公衆に利用可能となった発明に基いて，本願優先日前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから，特許法第２９条第２項の規定により特許を受けることができない。
　　　　　記　　　（引用文献等については引用文献等一覧参照）
●理由１（特許法第２９条第１項第３号）について
・請求項１〜３，８，１３，１４，１７，１８
・引用文献等１
●理由２（特許法第２９条第２項）について
・請求項４〜７，９〜１２，１５，１９〜２２　
・引用文献等１　
　　　　　　　　　　　　　　＜引用文献等一覧＞
１．特開２００８−２７７４１６号公報
　
第３　審判請求時の補正について
　審判請求時の補正は，特許法第１７条の２第３項から第６項までの要件に違反しているものとはいえない。
　審判請求時の補正によって，請求項１，８，１３，２３及び３３に，それぞれ「前記第１及び第２端部上には前記エピタキシャル成長バリアを有していない」又はこれと同旨の技術的事項（以下，まとめて「本技術的事項」という。）が追加された。
　出願当初の明細書段落００１８の記載及び図４より，２方向からのイオン注入をゲート３７ｎ，３７ｐの長手方向と平行に行うことが読める（そうでないと，ゲート３７ｎ，３７ｐの陰になった，最外フィンの外側表面上にエピタキシャル成長バリアが形成されない。）から，ゲート３７ｎ，３７ｐの長手方向と平行な各半導体フィンの第１及び第２端部にイオン注入されることが無いことが理解でき，本技術的事項は，当業者が出願当初の明細書及び図面の記載を総合することにより導くことができるものである。
　よって，本技術的事項を追加する補正は，新規事項を追加するものではない。
　また，下記第４から第６に示すとおり，補正後の請求項１ないし３５に記載された発明は独立特許要件を満たすものである。
　
第４　本願発明
　本願の請求項１ないし３５に係る発明（以下，それぞれ「本願発明１」ないし「本願発明３５」という。）は，審判請求時の補正により補正された特許請求の範囲の請求項１ないし３５に記載された事項により特定される発明であり，以下のとおりである。
「【請求項１】
マルチフィンＦＩＮＦＥＴ装置において，
　基板，
　前記基板から上方へ延在しており且つ該基板に沿って離隔されている複数個の半導体フィンであって，各半導体フィンが両側の第１及び第２端部とそれらの間の中間部分とを具備しており，前記複数個の半導体フィンの最外フィンがその外側表面及び上部表面上並びに該上部表面に隣接するその内側表面の一部の上にエピタキシャル成長バリアを有しているが前記第１及び第２端部上には前記エピタキシャル成長バリアを有していない，複数個の半導体フィン，
　前記半導体フィンの該中間部分の上側にある少なくとも１個のゲート，
　その第１端部に隣接し前記半導体フィン間の複数個の隆起型エピタキシャル半導体ソース領域，
　その第２端部に隣接し前記半導体フィン間の複数個の隆起型エピタキシャル半導体ドレイン領域，
を有しているマルチフィンＦＩＮＦＥＴ装置。
　【請求項２】
請求項１において，前記エピタキシャル成長バリアが，半導体と炭素及びフッ素の内の少なくとも一つとを有する組成物を有しているマルチフィンＦＩＮＦＥＴ装置。
　【請求項３】
請求項１において，前記複数個の半導体フィンがシリコンを有しているマルチフィンＦＩＮＦＥＴ装置。
　【請求項４】
請求項１において，前記複数個の半導体フィンが，相補的金属酸化物半導体（ＣＭＯＳ）ＦＩＮＦＥＴを画定するために，第１組のＰチャンネルフィンと，該第１組のＰチャンネルフィンから離隔されている第２組のＮチャンネルフィンと，を有しているマルチフィンＦＩＮＦＥＴ装置。
　【請求項５】
請求項４において，前記少なくとも１個のゲートが，前記第１組のＰチャンネルフィン及び前記第２組のＮチャンネルフィンの各々に対して夫々のゲートを有しているマルチフィンＦＩＮＦＥＴ装置。
　【請求項６】
請求項１において，更に，前記ゲートへ結合されており且つ前記基板から上方へ延在しており且つ前記半導体フィンから離隔されているゲートコンタクト領域を有しているマルチフィンＦＩＮＦＥＴ装置。
　【請求項７】
請求項１において，更に，
　前記複数個の半導体フィンの第１端部に結合されているソースコンタクト領域，
　前記複数個の半導体フィンの第２端部に結合されているドレインコンタクト領域，
を有しているマルチフィンＦＩＮＦＥＴ装置。
　【請求項８】
マルチフィンＦＩＮＦＥＴ装置において，
　基板，
　前記基板から上方へ延在しており且つ前記基板に沿って離隔されている複数個のシリコンフィンであって，各シリコンフィンが両側の第１及び第２端部とそれらの間の中間部分とを有しており，前記複数個のシリコンフィンの最外フィンはその外側表面及び上部表面上並びに該上部表面に隣接するその内側表面の一部の上にエピタキシャル成長バリアを有しているが前記第１及び第２端部上には前記エピタキシャル成長バリアを有しておらず，
且つ前記エピタキシャル成長バリアはシリコンと炭素及びフッ素の内の少なくとも一つとを有する組成物を有している，複数個のシリコンフィン，
　前記シリコンフィンの中間部分の上側の少なくとも１個のゲート，
　その第１端部に隣接した前記シリコンフィン間の複数個の隆起型エピタキシャル半導体ソース領域，
　その第２端部に隣接した前記シリコンフィン間の複数個の隆起型エピタキシャル半導体ドレイン領域，
を有するマルチフィンＦＩＮＦＥＴ装置。
　【請求項９】
請求項８において，前記複数個のシリコンフィンが，相補的金属酸化物半導体（ＣＭＯＳ）ＦＩＮＦＥＴを画定するために，第１組のＰチャンネルフィンと，前記第１組のＰチャンネルフィンから離隔されている第２組のＮチャンネルフィンと，を有しているマルチフィンＦＩＮＦＥＴ装置。
　【請求項１０】
請求項９において，前記少なくとも１個のゲートが，前記第１組のＰチャンネルフィン及び前記第２組のＮチャンネルフィンの各々に対する夫々のゲートを有しているマルチフィンＦＩＮＦＥＴ装置。
　【請求項１１】
請求項８において，更に，前記ゲートに結合されており且つ前記基板から上方へ延在しており且つ前記シリコンフィンから離隔されているゲートコンタクト領域を有しているマルチフィンＦＩＮＦＥＴ装置。
　【請求項１２】
請求項８において，更に，
　前記複数個のシリコンフィンの第１端部に結合されているソースコンタクト領域，
　前記複数個のシリコンフィンの第２端部に結合されているドレインコンタクト領域，
を有しているマルチフィンＦＩＮＦＥＴ装置。
　【請求項１３】
マルチフィンＦＩＮＦＥＴ装置を製造する方法において，
　基板から上方へ延在しており且つ前記基板に沿って離隔されている複数個の半導体フィンであって，各半導体フィンが両側の第１及び第２端部とそれらの間の中間部分とを有している，前記複数個の半導体フィンを形成し，
　前記半導体フィンの前記中間部分の上側の少なくとも１個のゲートを形成し，
　前記複数個の半導体フィンの最外フィンの外側表面及び上部表面上並びに該上部表面に隣接するその内側表面の一部の上にエピタキシャル成長バリアを形成するが前記第１及び第２端部上には前記エピタキシャル成長バリアを形成せず，
　その第１端部に隣接して前記半導体フィン間に複数個の隆起型エピタキシャル半導体ソース領域を形成し，
　その第２端部に隣接して前記半導体フィン間に複数個の隆起型エピタキシャル半導体ドレイン領域を形成する，
ことを包含している方法。
　【請求項１４】
請求項１３において，前記エピタキシャル成長バリアを形成する場合に，前記基板に対する垂線からオフセットした角度でイオン注入を行う方法。
　【請求項１５】
請求項１４において，前記角度が３０乃至６０度の範囲内である方法。
　【請求項１６】
請求項１４において，前記イオン注入を行う場合に，炭素―フッ素ガスを使用して反応性イオンエッチング（ＲＩＥ）を行う方法。
　【請求項１７】
請求項１３において，前記エピタキシャル成長バリアを形成する場合に，半導体と炭素及びフッ素の内の少なくとも一つとを有するエピタキシャル成長バリアを形成する方法。
　【請求項１８】
請求項１３において，前記複数個の半導体フィンを形成する場合に，複数個のシリコンフィンを形成する方法。
　【請求項１９】
請求項１３において，前記複数個の半導体フィンを形成する場合に，相補的金属酸化物半導体（ＣＭＯＳ）ＦＩＮＦＥＴを画定するために，第１組のＰチャンネルフィンと，前記第１組のＰチャンネルフィンから離隔されている第２組のＮチャンネルフィンと，を形成する方法。
　【請求項２０】
請求項１９において，前記少なくとも１個のゲートを形成する場合に，前記第１組のＰチャンネルフィンと前記第２組のＮチャンネルフィンの各々に対する夫々のゲートを形成する方法。
　【請求項２１】
請求項１３において，更に，前記基板から上方へ延在しており且つ前記半導体フィンから離隔されており且つ前記ゲートへ結合されているゲートコンタクト領域を形成することを包含している方法。
　【請求項２２】
請求項１３において，更に，
　前記複数個の半導体フィンの第１端部に結合されているソースコンタクト領域を形成し，
　前記複数個の半導体フィンの第２端部に結合されているドレインコンタクト領域を形成する，
ことを包含している方法。
　【請求項２３】
マルチフィンＦＩＮＦＥＴ装置を製造する方法において，
　基板から上方へ延在しており且つ前記基板に沿って離隔されている複数個の半導体フィンであって，各半導体フィンが両側の第１及び第２端部とそれらの間の中間部分とを有しており，前記複数個の半導体フィンの最外フィンがその外側表面及び上部表面上並びに該上部表面に隣接するその内側表面の一部の上にエピタキシャル成長バリアを有しているが前記第１及び第２端部上には前記エピタキシャル成長バリアを有していない前記複数個の半導体フィンを形成し，
　前記半導体フィンと関連する少なくとも１個のゲートを形成し，
　該半導体フィン間と関連する複数個の隆起型エピタキシャル半導体ソース領域及び複数個の隆起型エピタキシャル半導体ドレイン領域を形成する，
ことを包含している方法。
　【請求項２４】
請求項２３において，前記エピタキシャル成長バリアを形成する場合に，前記基板に対する垂線からオフセットした角度でイオン注入を行う方法。
　【請求項２５】
請求項２４において，前記角度が３０乃至６０度の範囲内である方法。
　【請求項２６】
請求項２４において，前記イオン注入を行う場合に，炭素―フッ素ガスを使用して反応性イオンエッチング（ＲＩＥ）を行う方法。
　【請求項２７】
請求項２３において，前記エピタキシャル成長バリアを形成する場合に，半導体と炭素及びフッ素の内の少なくとも一つとを有するエピタキシャル成長バリアを形成する方法。
　【請求項２８】
請求項２３において，前記複数個の半導体フィンを形成する場合に，複数個のシリコンフィンを形成する方法。
　【請求項２９】
請求項２３において，前記複数個の半導体フィンを形成する場合に，相補的金属酸化物半導体（ＣＭＯＳ）ＦＩＮＦＥＴを画定するために，第１組のＰチャンネルフィンと，前記第１組のＰチャンネルフィンから離隔されている第２組のＮチャンネルフィンと，を形成する方法。
　【請求項３０】
請求項２９において，前記少なくとも１個のゲートを形成する場合に，前記第１組のＰチャンネルフィンと前記第２組のＮチャンネルフィンの各々に対する夫々のゲートを形成する方法。
　【請求項３１】
請求項２３において，更に，前記基板から上方へ延在しており且つ前記半導体フィンから離隔されており且つ前記ゲートへ結合されているゲートコンタクト領域を形成することを包含している方法。
　【請求項３２】
請求項２３において，更に，
　前記複数個の半導体フィンの第１端部に結合されているソースコンタクト領域を形成し，
　前記複数個の半導体フィンの第２端部に結合されているドレインコンタクト領域を形成する，
ことを包含している方法。
　【請求項３３】
マルチフィンＦＩＮＦＥＴ装置を製造する方法において，
　基板から上方へ延在しており且つ前記基板に沿って離隔されている複数個の半導体フィンであって，各半導体フィンが両側の第１及び第２端部とそれらの間の中間部分とを有している，前記複数個の半導体フィンを形成し，
　前記半導体フィンの前記中間部分の上側の少なくとも１個のゲートを形成し，
　少なくとも前記基板に対する垂線から３０乃至６０度のオフセット範囲内における二重角度で且つ前記第１及び第２端部に入射することが無い様にイオン注入を行うことによって前記第１及び第２端部上には形成すること無しに少なくとも前記複数個の半導体フィンの最外フィンの外側表面上にエピタキシャル成長バリアを形成し，
　その第１端部に隣接して前記半導体フィン間に複数個の隆起型エピタキシャル半導体ソース領域を形成し，
　その第２端部に隣接して前記半導体フィン間に複数個の隆起型エピタキシャル半導体ドレイン領域を形成する，
ことを包含している方法。
　【請求項３４】
請求項３３において，前記複数個の半導体フィンを形成する場合に，相補的金属酸化物半導体（ＣＭＯＳ）ＦＩＮＦＥＴを画定するために，第１組のＰチャンネルフィンと，前記第１組のＰチャンネルフィンから離隔されている第２組のＮチャンネルフィンと，を形成する方法。
　【請求項３５】
請求項３４において，前記少なくとも１個のゲートを形成する場合に，前記第１組のＰチャンネルフィンと前記第２組のＮチャンネルフィンの各々に対する夫々のゲートを形成する方法。」
　
第５　引用文献及び引用発明
１　引用文献１について
（１）引用文献１の記載
　原査定の拒絶の理由に引用された引用文献１には，図面とともに次の事項が記載されている。（下線は当審で付加した。以下同じ。）
　ア　「【技術分野】
【０００１】
　本発明は，
フィン構造を有する半導体装置
【背景技術】
【０００２】
　ゲート電極による電流の制御性を高めるために，
チャネル領域をゲート電極で挟んだ構造を有するダブルゲート型トランジスタの１つに，フィン構造を有するトランジスタであるＦｉｎＦＥＴ（Fin Field Effect Transistor）がある。
【０００３】
　しかし，従来の構造のＦｉｎＦＥＴはフィンの幅が薄いために，フィン表面にシリサイド層を形成する際にフィン全体がシリサイド化されてしまい，寄生抵抗が増加してしまうという問題がある。薄いフィンの表面近傍のみをシリサイド化することは困難であり，また，仮にそれが成功したとしても，薄いシリサイド層ではトランジスタの製造工程における熱処理の際に凝集が生じるおそれがある。
【０００４】
　そこで，
シリコンからなるフィン
【０００５】
　一方，ゲート幅を稼いで十分な電流を得るために，平行に配置した複数のフィンを用いるＦｉｎＦＥＴが知られている。（例えば，特許文献２参照）。
【０００６】
　しかし，
複数のフィンを用いるＦｉｎＦＥＴは，フィンの数が多い分だけ基板上に必要とする領域が大きく，フィン全体のシリサイド化を防ぐためにフィンの表面にエピタキシャル結晶を形成した場合は，その大きさが肥大化し，隣接する他の素子と接触してショート等を起こすおそれがある。
【特許文献１】特開２００５−８６０２４号公報
【特許文献２】特開２００２−９２８９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
　
本発明の目的は，複数のフィンと，これらフィン側面の半導体層を有しつつ，隣接する他の素子への接触を防止しうる
　イ　「【００１０】
〔第１の実施の形態〕
（半導体装置の構成）
　
図１は，本発明の第１の実施の形態に係る半導体装置
【００１１】
　
半導体装置１は，半導体基板２と，半導体基板上に所定の間隔を置いて互いに略平行に配置されたフィン３ａ，３ｂ，３ｃと，複数のフィン３ａ，３ｂ，３ｃの各々の両側面をゲート絶縁膜７を介して挟むように形成されたゲート電極４と，
フィン３ａとフィン３ｂの間，およびフィン３ｂとフィン３ｃの間に形成されたエピタキシャル層９
を有して概略構成される
（中略）
【００２０】
　
フィン３ａ，３ｂ，３ｃの厚さ方向に平行な側面，および３枚のフィンのうちの両端に位置するフィンであるフィン３ａ，３ｃのそれぞれフィン３ｂと反対側の側面には，結晶のエピタキシャル成長を抑制する成長抑制領域８が形成されている。成長抑制領域８は，例えば，イオン注入法を用いてフィン３ａ，３ｂ，３ｃにＣやＧｅ等の，フィン３ａ，３ｂ，３ｃを構成するＳｉ系結晶の格子に歪みを生じさせることのできる元素を注入することにより形成される。
フィン３ａ，３ｃのそれぞれフィン３ｂ側の側面，およびフィン３ｂのフィン３ａ，３ｃ側の側面においても，フィン３ａ，３ｂ，３ｃの端部から僅かな領域にかけて成長抑制領域８が形成されている。
【００２１】
　本実施の形態においては，成長抑制領域８上にはエピタキシャル層９が形成されない。そのため，エピタキシャル層９のフィン３ａ，３ｃのフィン３ｂと反対側の側面上に位置する領域における厚さは０である。一方，フィン３ａ，３ｃのそれぞれフィン３ｂ側の側面上，およびフィン３ｂのフィン３ａ，３ｃ側の側面上（成長抑制領域８が形成された僅かな領域を除く）における厚さは，エピタキシャル層９がフィン３ａ，３ｂ，３ｃの間をほぼ完全に埋めているため，フィン３ａ，３ｂ，３ｃの配置間隔の約半分に相当する。
（中略）
【００２３】
　
ソース・ドレイン領域５
フィン３ａ，３ｂ，３ｃ，およびエピタキシャル層９内に導電型不純物を注入することにより形成される。
　ウ　「【００２５】
（半導体装置の製造方法）
　図４〜１２は，本発明の
第１の実施の形態に係る半導体装置の製造方法
【００２６】
　まず，図４に示すように，
半導体基板２上に，フィン３ａ，３ｂ，３ｃ
を形成する。
【００２７】
　フィン３ａ，３ｂ，３ｃおよび第１のキャップ層２０は，半導体基板２上に，ＣＶＤ（Chemical Vapor Deposition）法等を用いて
単結晶Ｓｉ膜等のフィン３ａ，３ｂ，３ｃ
【００２８】
　次に，
図５に示すように，ゲート電極４，
およびゲート絶縁膜７を形成する。
【００２９】
　ゲート電極４，第２のキャップ層２２，およびゲート絶縁膜７は，以下のような工程で形成する。まず，フィン３ａ，３ｂ，３ｃの表面に酸化処理を施して酸化膜を形成する。次に，半導体基板２上に，ＣＶＤ法等を用いて多結晶Ｓｉ膜等のゲート電極４の前駆体膜を堆積した後，ＣＭＰ（Chemical Mechanical Polishing）等により平坦化する。次に，平坦化したゲート電極４の前駆体膜上にＳｉＮ，ＳｉＯ２等の第２のキャップ層２２の前駆体膜を堆積させる。次に，ゲート電極４の前駆体膜，第２のキャップ層２２の前駆体膜，およびフィン３ａ，３ｂ，３ｃ表面の酸化膜を，例えばフォトリソグラフィ技術とＲＩＥ法を用いてパターニングすることにより，それぞれゲート電極４，第２のキャップ層２２，およびゲート絶縁膜７に加工する。なお，ゲート電極４の前駆体膜を平坦化する工程は省略してもよい。
【００３０】
　次に，図６に示すように，イオン注入法を用いて導電型不純物をフィン３ａ，３ｂ，３ｃの両側面に鉛直方向から所定の角度をもって注入することにより，ソース・ドレイン領域５のエクステンション領域５ａを形成する。なお，図６は，図２Ａ，２Ｂに示した断面に対応する断面を表す。
【００３１】
　ここで，所定の角度は，フィンへの導電型不純物の注入が隣接するフィンに遮蔽されずに，エクステンション領域５ａを形成する領域に達することができる角度とする。その後，アニールを施すことにより，エクステンション領域５ａ中の導電型不純物を活性化させる。
【００３２】
　次に，ＣＶＤ法等を用いて半導体基板２上にゲート側壁６の前駆体膜である絶縁膜２３を堆積させ，ゲート側壁６に加工するためにエッチングを施す。
【００３３】
　図７は，絶縁膜２３をエッチングする工程の途中の状態を表した図である。フィン３ａ，３ｂ，３ｃおよび第１のキャップ膜２０の側面と，ゲート電極４および第２のキャップ
膜２２の側面に絶縁膜２３が残っているが，ゲート電極４および第２のキャップ膜２２の高さがフィン３ａ，３ｂ，３ｃおよび第１のキャップ膜２０の高さよりも大きいため，側面に残った絶縁膜２３の高さおよび厚さが大きい。
【００３４】
　図８は，絶縁膜２３のエッチングをさらに進めた状態を表す図である。絶縁膜２３は，ゲート電極４の側面に位置するゲート側壁６に加工され，フィン３ａ，３ｂ，３ｃの側面には残らない。このとき，第１のキャップ膜２０および第２のキャップ膜２２は除去されずに残っていることが好ましい。そのため，第１のキャップ膜２０および第２のキャップ膜２２は十分な厚さを有するか，またはゲート側壁６とは異なる材料から形成されることが好ましい。
【００３５】
　次に，図９Ａ，９Ｂ，９Ｃに示すように，
イオン注入法を用いて例えば方向Ａ〜Ｄの４方向からＣ等の不純物をフィン３ａ，３ｂ，３ｃの表面に注入することにより，成長抑制領域８を形成する。
【００３６】
　不純物を注入する角度は，図９Ａ，９Ｂに示すように，ｚ軸に平行な方向から見ると，ｙ軸に平行な方向からαだけ傾斜した角度である。また，図９Ｃに示すように，ｙ軸に平行な方向から見ると，ｘ軸に平行な方向からβだけ傾斜した角度である。なお，不純物の注入濃度は，１．０×１０１７ｉｏｎｓ／ｃｍ３〜１．０×１０２１ｉｏｎｓ／ｃｍ３であることが好ましい。
【００３７】
　
上記のような角度で不純物をフィン３ａ，３ｂ，３ｃの表面に注入することにより，フィン３ａ，３ｂ，３ｃの厚さ方向に平行な側面，およびフィン３ａ，３ｃのそれぞれフィン３ｂと反対側の側面に成長抑制領域８が形成される。
【００３８】
　また，
フィン３ａのフィン３ｂ側の側面，フィン３ｂのフィン３ａ側およびフィン３ｃ側の側面，フィン３ｃのフィン３ｂ側の側面にも，僅かな領域のみ成長抑制領域８が形成される。
【００３９】
　また，ｙ軸に平行な方向から見ると，図９Ｃに示すように，フィン３ａのフィン３ｂ側の側面，フィン３ｂのフィン３ａ側およびフィン３ｃ側の側面，フィン３ｃのフィン３ｂ側の側面に成長抑制領域８が形成されないような角度βで不純物を注入することが好ましい。具体的には，フィン３ａ，３ｂ，３ｃ上のキャップ層２０の間隔をＬｃ，第１のキャップ層２０の高さをＨとした場合，ｔａｎβ≦Ｈ／Ｌｃを満たす角度βで不純物を注入すればよい。
【００４０】
　なお，
Ｃ等の不純物をフィン３ａ，３ｂ，３ｃの表面に注入する際に，既にフィン３ａ，３ｂ，３ｃ上の第１のキャップ層２０が除去されている
【００４１】
　ここで，
成長抑制領域８においては，注入されたＣ等の不純物により結晶格子に歪みが生じているため，エピタキシャル結晶成長の下地となりにくい。
【００４２】
　次に，図１０に示すように，希フッ酸等を用いたウェットエッチングによりフィン３ａ，３ｂ，３ｃ上の第１のキャップ層２０の露出部分，および第２のキャップ層２２を除去する。なお，第２のキャップ層２２は除去されなくてもよい。また，第１のキャップ層２０についても除去しなくてもよいが，
その場合，後の工程においてフィン３ａ，３ｂ，３ｃの上面にエピタキシャル層９が形成されない。
【００４３】
　次に，図１１Ａ，１１Ｂ，１１Ｃに示すように，
フィン３ａ，３ｂ，３ｃの露出した表面を下地として結晶をエピタキシャル成長させ，エピタキシャル層９を形成する。
【００４４】
　このとき，フィン３ａ，３ｂ，３ｃ表面の成長抑制領域８が形成された領域においては，成長抑制領域８が形成されていない領域と比較して結晶の格子定数が異なっており，結晶の成長速度が遅い。選択エピタキシャル成長プロセスでは，エピタキシャル成長した膜のエッチングも同時に行われており，成長抑制領域８では成長速度に比べてエッチング速度が速くなる条件に制御することにより，
フィン３ａ，３ｂ，３ｃ表面の成長抑制領域８が形成されていない領域にのみエピタキシャル層９を形成することができる。
（中略）
【００４７】
　ゲート電極４の上面に第２のキャップ膜２２が残っている場合は，キャップ膜２２をウェットエッチングにより除去する。次に，図１２に示すように，
イオン注入法を用いて導電型不純物をエピタキシャル層９およびフィン３ａ，３ｂ，３ｃに注入することにより，ソース・ドレイン領域５を形成する
【００４８】
　その後，フィン３ａ，３ｂ，３ｃ，およびエピタキシャル層９の露出した表面にシリサイド層１０，ゲート電極４の上面にゲートシリサイド層１２を形成することにより，図１，２Ａ，２Ｂ，３Ａ，３Ｂに示した半導体装置１を得る。」
　エ　図５には，
３枚のフィン３ａ，３ｂ，３ｃの中間部分にゲート電極４及びゲート絶縁膜７が形成される
（２）引用装置発明
　前記（１）より，引用文献１には次の発明（以下，「引用装置発明」という。）が記載されていると認められる。
「半導体装置であって，
　半導体基板と，半導体基板上に所定の間隔を置いて互いに略平行に配置された３枚のフィンと，３枚のフィンの各々の両側面をゲート絶縁膜を介して挟むように形成されたゲート電極と，フィンとフィンの間に形成されたエピタキシャル層と，を有し，
　不純物をフィンの表面に注入することにより，３枚のフィンの厚さ方向に平行な側面，および３枚のフィンのうちの両端に位置するフィンのそれぞれ中央のフィンと反対側の側面には，成長抑制領域が形成されており，両端に位置するフィンのそれぞれ中央のフィン側の側面においても，フィンの端部から僅かな領域にかけて成長抑制領域が形成され，不純物をフィンの表面に注入する際に既にフィン上のキャップ層が除去されており，
　ソース・ドレイン領域はフィン及びエピタキシャル層内に導電型不純物を注入することにより形成されること。」
（３）引用方法発明
　前記（１）より，引用文献１には次の発明（以下，「引用方法発明」という。）が記載されていると認められる。
　「半導体装置の製造方法であって，
　半導体基板上に，所定の間隔を置いて互いに略平行に配置された３枚のフィンを形成し，
　３枚のフィンの各々の両側面をゲート絶縁膜を介して挟むようにゲート電極およびゲート絶縁膜を形成し，
　不純物をフィンの表面に注入することにより，３枚のフィンの厚さ方向に平行な側面，および３枚のフィンのうちの両端に位置するフィンのそれぞれ中央のフィンと反対側の側面に成長抑制領域が形成され，両端に位置するフィンのそれぞれ中央のフィン側の側面にも，僅かな領域のみ成長抑制領域が形成され，不純物をフィンの表面に注入する際に，既にフィン上のキャップ層が除去されており，
　フィンの表面の成長抑制領域が形成されていない領域のみエピタキシャル層を形成し，
　導電型不純物をエピタキシャル層及びフィンに注入することにより，ソース・ドレイン領域を形成すること。」
　
第６　対比及び判断
１　本願発明１について
（１）本願発明１と引用装置発明との対比
　ア　引用装置発明の「半導体装置」は，「複数のフィンを用いるＦｉｎＦＥＴ」を前提とする（前記第５の１（１）ア【０００６】）から，本願発明１の「マルチフィンＦＩＮＦＥＴ装置」に相当する。
　イ　引用装置発明の「半導体基板」は，本願発明１の「基板」に相当し，引用装置発明の「半導体基板上に所定の間隔を置いて互いに略平行に配置された３枚のフィン」は，本願発明１の「前記基板から上方へ延在しており且つ該基板に沿って離隔されている複数個の半導体フィン」に相当する。
　ウ　さらに，引用装置発明の「フィン」は「厚さ方向に平行な側面」を有し，また２つの「厚さ方向に平行な側面」の間に中間部分が存在することは自明であるから，このことは本願発明１の「各半導体フィンが両側の第１及び第２端部とそれらの間の中間部分とを具備しており」に相当する。
　エ　引用装置発明の「成長抑制領域」は本願発明１の「エピタキシャル成長バリア」に相当し，引用装置発明では「不純物をフィンの表面に注入することにより」「３枚のフィンのうちの両端に位置するフィンのそれぞれ中央のフィンと反対側の側面には，成長抑制領域が形成されており，両端に位置するフィンのそれぞれ中央のフィン側の側面においても，フィンの端部から僅かな領域にかけて成長抑制領域が形成され，不純物をフィンの表面に注入する際に既にフィン上のキャップ層が除去されており」，ここで，フィン上のキャップ層を除去して不純物をフィンの表面に注入すれば，フィンの上部表面上に成長抑制領域が形成されることになるから，結局，「前記複数個の半導体フィンの最外フィンがその外側表面及び上部表面上並びに該上部表面に隣接するその内側表面の一部の上にエピタキシャル成長バリアを有している」ことになる。
　オ　引用装置発明における「３枚のフィンの各々の両側面をゲート絶縁膜を介して挟むように形成されたゲート電極」は，３枚のフィンの中間部分に形成される（前記第５の１（１）エ）から，本願発明１の「前記半導体フィンの該中間部分の上側にある少なくとも１個のゲート」と，「前記半導体フィンの該中間部分にある少なくとも１個のゲート」という点で共通する。
　カ　引用装置発明の「フィンとフィンの間に形成されたエピタキシャル層」は，「エピタキシャル層内に導電型不純物を注入することにより形成され」る「ソース・ドレイン領域」となるものであるから，本願発明１の「その第１端部に隣接し前記半導体フィン間の複数個の隆起型エピタキシャル半導体ソース領域」及び「その第２端部に隣接し前記半導体フィン間の複数個の隆起型エピタキシャル半導体ドレイン領域」に相当する。
　キ　すると，本願発明１と引用装置発明とは，下記クの点で一致し，下記ケの点で相違する。
　ク　一致点
「マルチフィンＦＩＮＦＥＴ装置において，
　基板，
　前記基板から上方へ延在しており且つ該基板に沿って離隔されている複数個の半導体フィンであって，各半導体フィンが両側の第１及び第２端部とそれらの間の中間部分とを具備しており，前記複数個の半導体フィンの最外フィンがその外側表面及び上部表面上並びに該上部表面に隣接するその内側表面の一部の上にエピタキシャル成長バリアを有している，複数個の半導体フィン，
　前記半導体フィンの該中間部分にある少なくとも１個のゲート，
　その第１端部に隣接し前記半導体フィン間の複数個の隆起型エピタキシャル半導体ソース領域，
　その第２端部に隣接し前記半導体フィン間の複数個の隆起型エピタキシャル半導体ドレイン領域，
を有しているマルチフィンＦＩＮＦＥＴ装置。」
　ケ　相違点
（ア）相違点１
　本願発明１では「前記第１及び第２端部上には前記エピタキシャル成長バリアを有して」いないのに対し，引用装置発明では「３枚のフィンの厚さ方向に平行な側面」に「成長抑制領域が形成されて」いる点。
（イ）相違点２
　本願発明１では「ゲート」が「前記半導体フィンの該中間部分の上側にある」のに対し，引用装置発明では「ゲート電極」は「３枚のフィンの各々の両側面をゲート絶縁膜を介して挟むように形成されて」いる点。
（２）相違点についての判断
　相違点１について検討する。
　引用装置発明の目的は，「複数のフィンと，これらフィン側面の半導体層を有しつつ，隣接する他の素子への接触を防止」（前記第５の１（１）ア【０００７】）するものである。
　引用装置発明において，「３枚のフィンの厚さ方向に平行な側面」に「成長抑制領域が形成されて」いるところ，これを形成しないものとして相違点１を解消しようとすると，３枚のフィンの厚さ方向に平行な側面に「エピタキシャル層」が成長し，隣接する他の素子への接触の危険が生じるから，引用装置発明の目的に反することになり，相違点１の解消には阻害要因があるというべきである。
（３）まとめ
　したがって，他の相違点について検討するまでもなく，本願発明１は，引用文献１に記載された発明に基づいて，当業者が容易に発明をすることができたものではない。
２　本願発明２ないし７について
　本願発明２ないし７は，本願発明１を引用するものであり，本願発明１の発明特定事項を全て備えるから，前記１と同様の理由により，引用文献１に記載された発明に基づいて，当業者が容易に発明をすることができたものではない。
３　本願発明８について
（１）本願発明８と引用装置発明との対比
　ア　引用装置発明は「シリコンからなるフィン」を前提とする（前記第５の１（１）ア【０００４】）ものであり，また，「成長抑制領域においては，注入されたＣ等の不純物により結晶格子に歪みが生じている」（前記第５の１（１）ウ【００４１】）ものである。
　その余の点は，前記１（１）アないしカと同様である。
　イ　すると，本願発明８と引用装置発明とは，下記ウの点で一致し，下記エの点で相違する。
　ウ　一致点
「マルチフィンＦＩＮＦＥＴ装置において，
　基板，
　前記基板から上方へ延在しており且つ前記基板に沿って離隔されている複数個のシリコンフィンであって，各シリコンフィンが両側の第１及び第２端部とそれらの間の中間部分とを有しており，前記複数個のシリコンフィンの最外フィンはその外側表面及び上部表面上並びに該上部表面に隣接するその内側表面の一部の上にエピタキシャル成長バリアを有しており，且つ前記エピタキシャル成長バリアはシリコンと炭素及びフッ素の内の少なくとも一つとを有する組成物を有している，複数個のシリコンフィン，
　前記シリコンフィンの中間部分の少なくとも１個のゲート，
　その第１端部に隣接した前記シリコンフィン間の複数個の隆起型エピタキシャル半導体ソース領域，
　その第２端部に隣接した前記シリコンフィン間の複数個の隆起型エピタキシャル半導体ドレイン領域，
を有するマルチフィンＦＩＮＦＥＴ装置。」
　オ　相違点
（ア）相違点３
　本願発明８では「前記第１及び第２端部上には前記エピタキシャル成長バリアを有して」いないのに対し，引用装置発明では「３枚のフィンの厚さ方向に平行な側面」に「成長抑制領域が形成されて」いる点。
（イ）相違点４
　本願発明８では「ゲート」が「前記シリコンフィンの中間部分の上側」であるのに対し，引用装置発明では「ゲート電極」は「３枚のフィンの各々の両側面をゲート絶縁膜を介して挟むように形成されて」いる点。
（２）相違点についての判断
　相違点３について検討する。
　引用装置発明の目的は，「複数のフィンと，これらフィン側面の半導体層を有しつつ，隣接する他の素子への接触を防止」（前記第５の１（１）ア【０００７】）するものである。
　引用装置発明において，「３枚のフィンの厚さ方向に平行な側面」に「成長抑制領域が形成されて」いるところ，これを形成しないものとして相違点３を解消しようとすると，３枚のフィンの厚さ方向に平行な側面に「エピタキシャル層」が成長し，隣接する他の素子への接触の危険が生じるから，引用装置発明の目的に反することになり，相違点３の解消には阻害要因があるというべきである。
（３）まとめ
　したがって，他の相違点について検討するまでもなく，本願発明８は，引用文献１に記載された発明に基づいて，当業者が容易に発明をすることができたものではない。
４　本願発明９ないし１２について
　本願発明９ないし１２は，本願発明８を引用するものであり，本願発明８の発明特定事項を全て備えるから，前記３と同様の理由により，引用文献１に記載された発明に基づいて，当業者が容易に発明をすることができたものではない。
５　本願発明１３について
（１）本願発明１３と引用方法発明との対比
　ア　引用方法発明の「半導体装置」は，「複数のフィンを用いるＦｉｎＦＥＴ」を前提とする（前記第５の１（１）ア【０００６】）から，引用方法発明の「半導体装置の製造方法」は本願発明１３の「マルチフィンＦＩＮＦＥＴ装置を製造する方法」に相当する。
　イ　引用方法発明の「半導体基板」は，本願発明１３の「基板」に相当し，引用方法発明の「半導体基板上に，所定の間隔を置いて互いに略平行に配置された３枚のフィンを形成し」は，本願発明１３の「基板から上方へ延在しており且つ前記基板に沿って離隔されている複数個の半導体フィンであって」「前記複数個の半導体フィンを形成し」に相当する。
　ウ　さらに，引用方法発明の「フィン」は「厚さ方向に平行な側面」を有し，また２つの「厚さ方向に平行な側面」の間に中間部分が存在することは自明であるから，このことは本願発明１３の「各半導体フィンが両側の第１及び第２端部とそれらの間の中間部分とを有している」に相当する。
　エ　引用方法発明における「ゲート電極」は，３枚のフィンの中間部分に形成される（前記第５の１（１）エ）から，引用方法発明の「３枚のフィンの各々の両側面をゲート絶縁膜を介して挟むようにゲート電極およびゲート絶縁膜を形成し」と本願発明１３の「前記半導体フィンの前記中間部分の上側の少なくとも１個のゲートを形成し」とは，「前記半導体フィンの前記中間部分の少なくとも１個のゲートを形成し」という点で共通する。
　オ　引用方法発明の「成長抑制領域」は本願発明１３の「エピタキシャル成長バリア」に相当し，引用方法発明では「不純物をフィンの表面に注入することにより」「３枚のフィンのうちの両端に位置するフィンのそれぞれ中央のフィンと反対側の側面に成長抑制領域が形成され，両端に位置するフィンのそれぞれ中央のフィン側の側面にも，僅かな領域のみ成長抑制領域が形成され，不純物をフィンの表面に注入する際に，既にフィン上のキャップ層が除去されており，」ここで，フィン上のキャップ層を除去して不純物をフィンの表面に注入すれば，フィンの上部表面上に成長抑制領域が形成されることになるから，結局，「前記複数個の半導体フィンの最外フィンの外側表面及び上部表面上並びに該上部表面に隣接するその内側表面の一部の上にエピタキシャル成長バリアを形成する」ことになる。
　カ　引用方法発明の「フィンの表面の成長抑制領域が形成されていない領域のみエピタキシャル層を形成し，導電型不純物をエピタキシャル層及びフィンに注入することにより，ソース・ドレイン領域を形成する」は，前記オを考慮すると，本願発明１３の「その第１端部に隣接して前記半導体フィン間に複数個の隆起型エピタキシャル半導体ソース領域を形成し」，「その第２端部に隣接して前記半導体フィン間に複数個の隆起型エピタキシャル半導体ドレイン領域を形成する」に相当する。
　キ　すると，本願発明１３と引用方法発明とは，下記クの点で一致し，下記ケの点で相違する。
　ク　一致点
「マルチフィンＦＩＮＦＥＴ装置を製造する方法において，
　基板から上方へ延在しており且つ前記基板に沿って離隔されている複数個の半導体フィンであって，各半導体フィンが両側の第１及び第２端部とそれらの間の中間部分とを有している，前記複数個の半導体フィンを形成し，
　前記半導体フィンの前記中間部分の少なくとも１個のゲートを形成し，
　前記複数個の半導体フィンの最外フィンの外側表面及び上部表面上並びに該上部表面に隣接するその内側表面の一部の上にエピタキシャル成長バリアを形成し，
　その第１端部に隣接して前記半導体フィン間に複数個の隆起型エピタキシャル半導体ソース領域を形成し，
　その第２端部に隣接して前記半導体フィン間に複数個の隆起型エピタキシャル半導体ドレイン領域を形成する，
ことを包含している方法。」
　ケ　相違点
（ア）相違点５
　本願発明１３では「前記半導体フィンの前記中間部分の上側の」「ゲートを形成」するのに対し，引用方法発明では「３枚のフィンの各々の両側面をゲート絶縁膜を介して挟むようにゲート電極およびゲート絶縁膜を形成」する点。
（イ）相違点６
　本願発明１３では「前記第１及び第２端部上には前記エピタキシャル成長バリアを形成」しないのに対し，引用方法発明では「３枚のフィンの厚さ方向に平行な側面」に「成長抑制領域が形成され」る点。
（２）相違点についての判断
　相違点６について検討する。
　引用方法発明の目的は，「複数のフィンと，これらフィン側面の半導体層を有しつつ，隣接する他の素子への接触を防止」（前記第５の１（１）ア【０００７】）するものである。
　引用方法発明において，「３枚のフィンの厚さ方向に平行な側面」に「成長抑制領域が形成され」るところ，これを形成しないものとして相違点６を解消しようとすると，３枚のフィンの厚さ方向に平行な側面に「エピタキシャル層」が成長し，隣接する他の素子への接触の危険が生じるから，引用方法発明の目的に反することになり，相違点６の解消には阻害要因があるというべきである。
（３）まとめ
　したがって，他の相違点について検討するまでもなく，本願発明１３は，引用文献１に記載された発明に基づいて，当業者が容易に発明をすることができたものではない。
６　本願発明１４ないし２２について
　本願発明１４ないし２２は，本願発明１３を引用するものであり，本願発明１３の発明特定事項を全て備えるから，前記５と同様の理由により，引用文献１に記載された発明に基づいて，当業者が容易に発明をすることができたものではない。
７　本願発明２３について
（１）本願発明２３と引用方法発明との対比
　ア　前記５（１）アないしカと同様であるから，本願発明２３と引用方法発明とは，下記イの点で一致し，下記ウの点で相違する。
　イ　一致点
「マルチフィンＦＩＮＦＥＴ装置を製造する方法において，
　基板から上方へ延在しており且つ前記基板に沿って離隔されている複数個の半導体フィンであって，各半導体フィンが両側の第１及び第２端部とそれらの間の中間部分とを有しており，前記複数個の半導体フィンの最外フィンがその外側表面及び上部表面上並びに該上部表面に隣接するその内側表面の一部の上にエピタキシャル成長バリアを有している前記複数個の半導体フィンを形成し，
　前記半導体フィンと関連する少なくとも１個のゲートを形成し，
　該半導体フィン間と関連する複数個の隆起型エピタキシャル半導体ソース領域及び複数個の隆起型エピタキシャル半導体ドレイン領域を形成する，
ことを包含している方法。」
　ウ　相違点７
　本願発明２３では「前記第１及び第２端部上には前記エピタキシャル成長バリアを有していない」のに対し，引用方法発明では「３枚のフィンの厚さ方向に平行な側面」に「成長抑制領域が形成され」る点。
（２）相違点についての判断
　相違点７について検討する。
　引用方法発明の目的は，「複数のフィンと，これらフィン側面の半導体層を有しつつ，隣接する他の素子への接触を防止」（前記第５の１（１）ア【０００７】）するものである。
　引用方法発明において，「３枚のフィンの厚さ方向に平行な側面」に「成長抑制領域が形成され」るところ，これを形成しないものとして相違点７を解消しようとすると，３枚のフィンの厚さ方向に平行な側面に「エピタキシャル層」が成長し，隣接する他の素子への接触の危険が生じるから，引用方法発明の目的に反することになり，相違点７の解消には阻害要因があるというべきである。
（３）まとめ
　したがって，本願発明２３は，引用文献１に記載された発明に基づいて，当業者が容易に発明をすることができたものではない。
８　本願発明２４ないし３２について
　本願発明２４ないし３２は，本願発明２３を引用するものであり，本願発明２３の発明特定事項を全て備えるから，前記７と同様の理由により，引用文献１に記載された発明に基づいて，当業者が容易に発明をすることができたものではない。
９　本願発明３３について
（１）本願発明３３と引用方法発明との対比
　ア　前記５（１）アないしカと同様であるから，本願発明３３と引用方法発明とは，下記イの点で一致し，下記ウの点で相違する。
　イ　一致点
「マルチフィンＦＩＮＦＥＴ装置を製造する方法において，
　基板から上方へ延在しており且つ前記基板に沿って離隔されている複数個の半導体フィンであって，各半導体フィンが両側の第１及び第２端部とそれらの間の中間部分とを有している，前記複数個の半導体フィンを形成し，
　前記半導体フィンの前記中間部分の少なくとも１個のゲートを形成し，
　少なくとも前記複数個の半導体フィンの最外フィンの外側表面上にエピタキシャル成長バリアを形成し，
　その第１端部に隣接して前記半導体フィン間に複数個の隆起型エピタキシャル半導体ソース領域を形成し，
　その第２端部に隣接して前記半導体フィン間に複数個の隆起型エピタキシャル半導体ドレイン領域を形成する，
ことを包含している方法。」
　ウ　相違点
（ア）相違点８
　本願発明３３では「前記半導体フィンの前記中間部分の上側の」「ゲートを形成」するのに対し，引用方法発明では「複数のフィンの各々の両側面をゲート絶縁膜を介して挟むようにゲート電極およびゲート絶縁膜を形成」する点。
（イ）相違点９
　本願発明３３では「少なくとも前記基板に対する垂線から３０乃至６０度のオフセット範囲内における二重角度で且つ前記第１及び第２端部に入射することが無い様にイオン注入を行うことによって前記第１及び第２端部上には形成すること無しに」「エピタキシャル成長バリアを形成」するのに対し，引用方法発明では「３枚のフィンの厚さ方向に平行な側面」に「成長抑制領域が形成され」る点。
（２）相違点についての判断
　相違点９について検討する。
　引用方法発明の目的は，「複数のフィンと，これらフィン側面の半導体層を有しつつ，隣接する他の素子への接触を防止」（前記第５の１（１）ア【０００７】）するものである。
　引用方法発明において，「３枚のフィンの厚さ方向に平行な側面」に「成長抑制領域が形成され」るところ，これを形成しないものとして相違点９を解消しようとすると，３枚のフィンの厚さ方向に平行な側面に「エピタキシャル層」が成長し，隣接する他の素子への接触の危険が生じるから，引用方法発明の目的に反することになり，相違点９の解消には阻害要因があるというべきである。
（３）まとめ
　したがって，他の相違点について検討するまでもなく，本願発明３３は，引用文献１に記載された発明に基づいて，当業者が容易に発明をすることができたものではない。
１０　本願発明３４及び３５について
　本願発明３４及び３５は，本願発明３３を引用するものであり，本願発明３３の発明特定事項を全て備えるから，前記９と同様の理由により，引用文献１に記載された発明に基づいて，当業者が容易に発明をすることができたものではない。
第７　原査定について
　前記「第６　対比及び判断」のとおりであるから，本願発明１ないし３，８，１３，１４，１７及び１８は，引用文献１に記載された発明と対比して相違点があり，引用文献１に記載された発明ではない。
　また，前記「第６　対比及び判断」のとおりであるから，本願発明４ないし７，９ないし１２，１５，１９ないし２２は，引用文献１に記載された発明に基づいて，当業者が容易に発明をすることができたものではない。
　したがって，原査定の理由によって，本願を拒絶することはできない。
　
第８　結言
　以上のとおり，原査定の理由によっては，本願を拒絶することはできない。
　また，他に本願を拒絶すべき理由を発見しない。
　よって，結論のとおり審決する。