【手続補正書】
【提出日】平成21年12月31日(2009.12.31)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
複数のモジュールを積層する方法であって、
１若しくはそれ以上のアクティブ信号を伝送する前記複数のモジュール上に１若しくはそれ以上のアクティブポートを提供する工程と、
前記１若しくはそれ以上のアクティブ信号を通過させる、前記複数のモジュール上の１若しくはそれ以上のパッシブポートを提供する工程と、
前記複数のモジュールを積層する工程と
を有する方法。
【請求項２】
請求項１記載の方法において、前記１若しくはそれ以上のパッシブポートは梯子状のルーティングパスを形成するものである。
【請求項３】
請求項１記載の方法において、１若しくはそれ以上の前記複数のモジュールは積層する前に回転され、前記１若しくはそれ以上のパッシブポートは回転ルーティングパスを形成するものである。
【請求項４】
請求項１記載の方法において、この方法は、さらに、
第１のデイジーチェーン接続を形成する、１若しくはそれ以上の対のデイジーチェーン入力ポートおよびデイジーチェーン出力ポートを提供する工程を有し、前記デイジーチェーン入力ポートおよび前記デイジーチェーン出力ポートの各対はデイジーチェーン回路により接続されるものである。
【請求項５】
請求項４記載の方法において、この方法は、さらに、
終端モジュール内の前記第１のデイジーチェーン接続を延伸するルーティングパスを動作可能にする、１若しくはそれ以上の制御ポートを提供する工程を有するものである。
【請求項６】
請求項５記載の方法において、前記終端モジュール内の前記ルーティングパスは第２のデイジーチェーン接続に接続されたものである。
【請求項７】
請求項１記載の方法において、１若しくはそれ以上の前記複数のモジュールは主基板である。
【請求項８】
請求項７記載の方法において、１若しくはそれ以上の垂直積層モジュールは前記主基板に接続されたものである。
【請求項９】
請求項２記載の方法において、
前記複数のモジュールの各々は第１の側部と第２の側部を有し、
前記１若しくはそれ以上のアクティブポートは、対応する１若しくはそれ以上のモジュールの前記第１の側部の１若しくはそれ以上のアクティブボールに接続され、
前記１若しくはそれ以上のパッシブポートは、対応する１若しくはそれ以上の前記第１の側部の１若しくはそれ以上のパッシブボールおよび前記第２の側部の１若しくはそれ以上のパッシブパッドに接続され、
同一のパッシブポートに接続された前記１若しくはそれ以上のパッシブボールの各々および前記１若しくはそれ以上のパッシブパッドの各々は、反復パターンで相互に所定の距離をおいて位置し、前記所定の距離は、前記反復パターンの周期的距離の倍数に等しく、
基底モジュールの１若しくはそれ以上のアクティブポートは、前記梯子状ルーティングパスを介して１若しくはそれ以上のモジュールの同一の位置に配線され、
前記梯子状ルーティングパスは、１若しくはそれ以上のパッシブボールおよび１若しくはそれ以上のパッシブパッドを有するものである。
【請求項１０】
請求項３記載の方法において、
前記複数のモジュールの各々は、第１の側部と第２の側部を有し、
前記１若しくはそれ以上のアクティブポートは、対応する１若しくはそれ以上のモジュールの前記第１の側部の１若しくはそれ以上のアクティブボールに接続され、
前記１若しくはそれ以上のパッシブポートは、対応する１若しくはそれ以上のモジュールの前記第１の側部の１若しくはそれ以上のパッシブボールおよびその前記第２の側部の１若しくはそれ以上のパッシブパッドに接続され、
同一のパッシブポートに接続された前記１若しくはそれ以上のパッシブボールの各々および前記１若しくはそれ以上のパッシブパッドの各々は、反復パターンで向かい合って位置し、
基底モジュールの１若しくはそれ以上のアクティブポートは、前記回転ルーティングパスを介して１若しくはそれ以上のモジュール上の同一の位置に配線され、
前記回転ルーティングパスは、１若しくはそれ以上のパッシブボールと１若しくはそれ以上のパッシブパッドとを有するものである。
【請求項１１】
請求項４記載の方法において、
前記複数のモジュールの各々は、第１の側部と第２の側部とを有し、
前記１若しくはそれ以上のデイジーチェーン入力ポートは、対応する１若しくはそれ以上のモジュールの前記第１の側部の１若しくはそれ以上のパッシブボールに接続され、前記１若しくはそれ以上のデイジーチェーン出力ポートは、前記第２の側部の１若しくはそれ以上のパッシブパッドに接続され、
同一のデイジーチェーン用ポートに対応する前記１若しくはそれ以上のパッシブボールの各々および前記１若しくはそれ以上のパッシブパッドの各々は、向かい合って位置し、
基底モジュールの１若しくはそれ以上のアクティブポートは、前記デイジーチェーン接続を介して１若しくはそれ以上のモジュールの同一の位置に配線され、
前記デイジーチェーン接続は、１若しくはそれ以上のデイジーチェーン回路と、１若しくはそれ以上のパッシブボールと、１若しくはそれ以上のパッシブパッドとを有する。
【請求項１２】
請求項５記載の方法において、
前記複数のモジュールの各々は、第１の側部と第２の側部とを有し、
前記１若しくはそれ以上のデイジーチェーン入力ポートは、対応する１若しくはそれ以上のモジュールの前記第１の側部の１若しくはそれ以上のパッシブボールに接続され、前記１若しくはそれ以上のデイジーチェーン出力ポートは、前記第２の側部の１若しくはそれ以上のパッシブパッドに接続され、
同一のデイジーチェーン用ポートに対応する前記１若しくはそれ以上のパッシブボールの各々および前記１若しくはそれ以上のパッシブパッドの各々は、向かい合って位置し、
基底モジュールの１若しくはそれ以上のアクティブポートは、前記デイジーチェーン接続を介して１若しくはそれ以上のモジュール上の同一の位置に配線され、
前記デイジーチェーン接続は、１若しくはそれ以上のデイジーチェーン回路と、１若しくはそれ以上のパッシブボールと、１若しくはそれ以上のパッシブパッドとを有し、
前記ルーティングパスは、前記１若しくはそれ以上の制御ポートにより制御される１若しくはそれ以上の３ステートドライバを有するものである。
【請求項１３】
請求項６記載の方法において、
前記複数のモジュールの各々は、第１の側部と第２の側部とを有し、
前記１若しくはそれ以上のデイジーチェーン入力ポートは、対応する１若しくはそれ以上のモジュールの前記第１の側部の１若しくはそれ以上のパッシブボールに接続され、前記１若しくはそれ以上のデイジーチェーン出力ポートは、前記第２の側部の１若しくはそれ以上のパッシブパッドに接続され、
同一のデイジーチェーン用ポートに対応する前記１若しくはそれ以上のパッシブボールの各々および前記１若しくはそれ以上のパッシブパッドの各々は、向かい合って位置し、
基底モジュールの１若しくはそれ以上のアクティブポートは、前記デイジーチェーン接続を介して１若しくはそれ以上のモジュール上の同一の位置に配線され、
前記デイジーチェーン接続は、１若しくはそれ以上のデイジーチェーン回路と、１若しくはそれ以上のパッシブボールと、１若しくはそれ以上のパッシブパッドとを有し、
前記ルーティングパスは、前記１若しくはそれ以上の制御ポートにより制御される１若しくはそれ以上の３ステートドライバを有し、
１若しくはそれ以上のデイジーチェーン接続は、主基板に接続された１若しくはそれ以上の垂直積層モジュールを介して延伸するものである。
【請求項１４】
複数のモジュールを有する積層モジュールであって、各モジュールが、
１若しくはそれ以上のアクティブ信号を伝送する１若しくはそれ以上のアクティブポートと、
前記１若しくはそれ以上のアクティブ信号を通過させる１若しくはそれ以上のパッシブポートと
を有する積層モジュール。
【請求項１５】
請求項１４記載の積層モジュールにおいて、前記１若しくはそれ以上のパッシブポートは梯子状のルーティングパスを形成するものである。
【請求項１６】
請求項１４記載の積層モジュールにおいて、１若しくはそれ以上の前記複数のモジュールは積層する前に回転され、前記１若しくはそれ以上のパッシブポートは回転ルーティングパスを形成するものである。
【請求項１７】
請求項１４記載の積層モジュールにおいて、この積層モジュールは、さらに、
第１のデイジーチェーン接続を形成する１若しくはそれ以上の対のデイジーチェーン入力ポートおよびデイジーチェーン出力ポートを有し、前記デイジーチェーン入力ポートおよび前記デイジーチェーン出力ポートの各対は、デイジーチェーン回路により接続されるものである。
【請求項１８】
請求項１７記載の積層モジュールにおいて、この積層モジュールは、さらに、
終端モジュール内で前記第１のデイジーチェーン接続を延伸するルーティングパスを動作可能にする１若しくはそれ以上の制御ポートを有するものである。
【請求項１９】
請求項１８記載の積層モジュールにおいて、前記終端モジュール内の前記ルーティングパスは、第２のデイジーチェーン接続に接続されるものである。
【請求項２０】
請求項１４記載の積層モジュールにおいて、１若しくはそれ以上の前記複数のモジュールは、主基板である。
【請求項２１】
請求項２０記載の方法において、１若しくはそれ以上の垂直に積層されたモジュールは、前記主基板に接続されるものである。
【請求項２２】
請求項１５記載の積層モジュールにおいて、前記複数のモジュールの各々は、第１の側部と第２の側部とを有し、
前記１若しくはそれ以上のアクティブポートは、対応する１若しくはそれ以上のモジュールの前記第１の側部の１若しくはそれ以上のボールに接続され、
前記１若しくはそれ以上のパッシブポートは、対応する１若しくはそれ以上のモジュールの前記第１の側部の１若しくはそれ以上のパッシブボールおよび前記第２の側部の１若しくはそれ以上のパッシブパッドに接続され、
同一のパッシブポートに接続された前記１若しくはそれ以上のパッシブボールの各々および前記１若しくはそれ以上のパッシブパッドの各々は、反復パターンで相互に所定の距離をおいて位置し、前記所定の距離は、前記反復パターンの周期的距離の倍数に等しく、
基底モジュールの１若しくはそれ以上のアクティブポートは、前記梯子状ルーティングパスを介して１若しくはそれ以上のモジュールの同一の位置に配線され、
前記梯子状ルーティングパスは、１若しくはそれ以上のパッシブボールと１若しくはそれ以上のパッシブパッドとを有するものである。
【請求項２３】
請求項１６記載の積層モジュールにおいて、
前記複数のモジュールの各々は、第１の側部と第２の側部とを有し、
前記１若しくはそれ以上のアクティブポートは、対応する１若しくはそれ以上のモジュールの前記第１の側部の１若しくはそれ以上のアクティブボールに接続され、
前記１若しくはそれ以上のパッシブポートは、対応する１若しくはそれ以上のモジュールの前記第１の側部の１若しくはそれ以上のパッシブボールおよび前記第２の側部の１若しくはそれ以上のパッシブパッドに接続され、
同一のパッシブポートに接続された前記１若しくはそれ以上のパッシブボールの各々および前記１若しくはそれ以上のパッシブパッドの各々は、反復パターンで向かい合って位置し、
基底モジュールの１若しくはそれ以上のアクティブポートは、前記回転ルーティングパスを介して１若しくはそれ以上のモジュール上の同一の位置に配線され、
前記回転ルーティングパスは、１若しくはそれ以上のパッシブボールと１若しくはそれ以上のパッシブパッドとを有するものである。
【請求項２４】
請求項１７記載の積層モジュールにおいて、
前記複数のモジュールの各々は、第１の側部と第２の側部とを有し、
前記１若しくはそれ以上のデイジーチェーン入力ポートは、対応する１若しくはそれ以上のモジュールの前記第１の側部の１若しくはそれ以上のパッシブボールに接続され、前記１若しくはそれ以上のデイジーチェーン出力ポートは、前記第２の側部の１若しくはそれ以上のパッシブパッドに接続され、
同一のデイジーチェーン用ポートに対応する前記１若しくはそれ以上のパッシブボールの各々および前記１若しくはそれ以上のパッシブパッドの各々は、向かい合って位置し、
基底モジュールの１若しくはそれ以上のアクティブポートは、前記デイジーチェーン接続を介して１若しくはそれ以上のモジュール上の同一の位置に配線され、
前記デイジーチェーン接続は、１若しくはそれ以上のデイジーチェーン回路と、１若しくはそれ以上のパッシブボールと、１若しくはそれ以上のパッシブパッドとを有するものである。
【請求項２５】
請求項１８記載の積層モジュールにおいて、
前記複数のモジュールの各々は、第１の側部と第２の側部とを有し、
前記１若しくはそれ以上のデイジーチェーン入力ポートは、対応する１若しくはそれ以上のモジュールの前記第１の側部の１若しくはそれ以上のパッシブボールに接続され、前記１若しくはそれ以上のデイジーチェーン出力ポートは、前記第２の側部の１若しくはそれ以上のパッシブパッドに接続され、
同一のデイジーチェーン用ポートに対応する前記１若しくはそれ以上のパッシブボールの各々および前記１若しくはそれ以上のパッシブパッドの各々は、向かい合って位置し、
基底モジュールの１若しくはそれ以上のアクティブポートは、前記デイジーチェーン接続を介して１若しくはそれ以上のモジュール上の同一の位置に配線され、
前記デイジーチェーン接続は、１若しくはそれ以上のデイジーチェーン回路と、１若しくはそれ以上のパッシブボールと、１若しくはそれ以上のパッシブパッドとを有し、
前記ルーティングパスは、前記１若しくはそれ以上の制御ポートにより制御される１若しくはそれ以上の３ステートドライバを有するものである。
【請求項２６】
請求項１９記載の積層モジュールにおいて、
前記複数のモジュールの各々は、第１の側部と第２の側部とを有し、
前記１若しくはそれ以上のデイジーチェーン入力ポートは、対応する１若しくはそれ以上のモジュールの前記第１の側部の１若しくはそれ以上のパッシブボールに接続され、前記１若しくはそれ以上のデイジーチェーン出力ポートは、前記第２の側部の１若しくはそれ以上のパッシブパッドに接続され、
同一のデイジーチェーン用ポートに対応する前記１若しくはそれ以上のパッシブボールの各々および前記１若しくはそれ以上のパッシブパッドの各々は、向かい合って位置し、
基底モジュールの１若しくはそれ以上のアクティブポートは、前記デイジーチェーン接続を介して１若しくはそれ以上のモジュール上の同一の位置に配線され、
前記デイジーチェーン接続は、１若しくはそれ以上のデイジーチェーン回路と、１若しくはそれ以上のパッシブボールと、１若しくはそれ以上のパッシブパッドとを有し、
前記ルーティングパスは、前記１若しくはそれ以上の制御ポートにより制御される１若しくはそれ以上の３ステートドライバを有し、
１若しくはそれ以上のデイジーチェーン接続は、主基板に接続された１若しくはそれ以上の垂直に積層されたモジュールを介して延伸するものである。
【請求項２７】
請求項１４記載の積層モジュールにおいて、この積層モジュールは、さらに、
少なくとも１つの直列チェーン接続を含む第１の直列チェーン配線であって、この直列チェーン接続は直列チェーン回路、直列チェーン入力、および直列チェーン出力を含み、前記直列チェーン入力は前記直列チェーン回路を介して前記直列チェーン出力に結合するものである、前記第１の直列チェーン配線と、
第２の直列チェーン配線および前記第１の直列チェーン配線を終端モジュール内で当該第２の直列チェーン配列と接続させるルーティングパスを有効にする制御回路と、
前記制御回路は、前記終端モジュールが別のモジュールに結合しているとき、複数のモジュールの別モジュールから受信した制御入力信号に応答して前記ルーティングパスを可動するように配置されてなるものである。
【請求項２８】
請求項１５の積層モジュールにおいて、
前記パッシブポートはモジュールの１つの表面のパッシブボールを当該モジュールの別の表面のパッシブパッドに接続させ、
前記積層モジュールは、互いに対向して配向された第１の外側表面および第２の外側表面をさらに有し、
前記複数のモジュールのうちの少なくとも１つは、前記第１の外側表面と前記第２の外側表面の間で終端する第１のターゲット位置を有する第１のモジュールを含むものである。
【請求項２９】
請求項２８記載の積層モジュールにおいて、前記複数のモジュールは第２のモジュールおよび第３のモジュールをさらに有し、当該第２のモジュールは前記第１の外側表面を含む第２のモジュール表面を有し、当該第３のモジュールは前記第２の外側表面を含む第３のモジュール表面を有するものである。
【請求項３０】
請求項２８記載の積層モジュールにおいて、この積層モジュールは、さらに、
第２の梯子状のルーティングパスを含み、
前記複数のモジュールは第１のモジュールおよび第２のモジュールを有し、当該第１および第２のモジュールは第１のターゲット位置および第２のターゲット位置をそれぞれ含み、当該第２のターゲット位置は前記積層モジュール内に位置しているものであり、
前記梯子状ルーティングパスは前記アクティブポートの１つを前記第１のターゲット位置に配線し、前記第２の梯子状ルーティングパスは前記アクティブパスの別の１つを前記第２のターゲット位置に配線するものである。
【請求項３１】
請求項３０記載の積層モジュールにおいて、この積層モジュールは、さらに、
第２の梯子状ルーティングパスを有し、
前記積層モジュールは第１の外側表面および第２の外側表面を有し、この第１および第２の外側表面は互いに対向するように配置され、
前記梯子状ルーティングパスは前記第１のターゲット位置で終端し、
前記第２の梯子状ルーティングパスは前記第２のターゲット位置で終端し、前記第２のターゲットは前記積層モジュール内で終端し、前記第１の外側表面と第２の外側表面の間に位置しているもである。
【請求項３２】
請求項３０の積層モジュールにおいて、前記第２のターゲット位置は前記第１の外側表面と前記第２の外側表面の間に位置しているものである。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００３
【補正方法】変更
【補正の内容】
【０００３】
関連技術の説明
フラッシュメモリー型半導体ディスクドライブは一般に、そのインターフェースコントローラ、そのＤＭＡコントローラ、およびそのプロセッサのための別個のパッケージと、そのフラッシュ素子、そのＦＰＲＯＭ、およびそのＲＡＭのための別個のパッケージとを使用する。この現行の方法では、前記記憶装置全体の小型化に限界がある。前記小型化を達成するためには、チップモジュールおよびパッケージを積層する必要がある。チップモジュールおよびパッケージのレベルでの積層により限られた面積における容量が最大化され、前記記憶装置全体の小型化が実現される。従って、チップモジュールおよびパッケージを戦略的に積層して垂直および水平方向の両方における小型化およびメモリー拡張性を支持する技術を提案する。
この出願の発明に関連する先行技術文献情報としては、以下のものがある（国際出願日以降国際段階で引用された文献及び他国に国内移行した際に引用された文献を含む）。
【特許文献１】米国特許第６，１７２，８７４号明細書
【特許文献２】米国特許第６，９００，５２８号明細書
【特許文献３】国際公開第１９９４／００６２１０号パンフレット
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００３１
【補正方法】変更
【補正の内容】
【００３１】
図１９は、複数のモジュール積層内の特定のモジュールの選択を可能とする第１のピン割り当ておよび接続技術を示す。前記図は一例としてそのコントローラとＳＤＲＡＭモジュールとを図示している。１９０７のような前記ＳＤＲＡＭモジュールのボールは大きな長円形によって表示されており、１９０８のようなパッドは小さな長円形によって表示されている。パッドとボール間の接続は１９０６のような長方形によって表示されている。前記コントローラモジュールは、１９０１のような４個の前記ＳＤＲＡＭモジュールに各々１個ずつ、１９０４のような４個のアクティブパッドを有する。アクティブパッドは本明細書では以下「アクティブポート」といいます。前記コントローラモジュールのアクティブパッド００（１９０４）は最終的にＳＤＲＡＭモジュール０のＸ０ボール（１９０３）に接続され、アクティブパッド０１がＳＤＲＡＭモジュール１のボール（１９０２）に接続され、というように続く。前記Ｘ０ボールは前記ＳＤＲＡＭモジュールのアクティブボールである。このように、図１９に示すように、ＸＯのようにアクティブボール毎に１つのアクティブボールがあり、最終的にモジュール毎に１つのアクティブパッドに結合している。
全てのＳＤＲＡＭモジュールは同一であり、図１９に示してある実施例にあるように、Ｘ１パッシブボールがＸ１パッシブパッドに接続され、Ｘ２パッシブボールがＸ２パッシブパッドに接続され、というように続く接続を含む。図１９のＸ１パッシブボールとＸ１パッシブボールの接続のような、ＳＤＲＡＭモジュールの１つの表面にあるパッシブボールと同一のＳＤＲＡＭモジュールの別の表面にあるパッシブボールとの間の接続は「パッシブポート」と呼ばれ、これは例えば図１９に示したパッシブポート１９０９です。前記技術は、前記積層モジュール上に１９０５のような梯子状の配線パスの使用を含む。この技術により、前記コントローラモジュールのアクティブパッドを前記積層内の所望の特定モジュールに配線することが可能となる。コントローラモジュール１９１０の参照番号１９０４と共に示された例えばアクティブパッド０２のようなアクティブパッドに適用されるアクティブ信号は、例えばパッシブボールＸ２をパッシブパッドＸ２に接続し、パッシブボールＸ１をパッシブパッドＸ２にそれぞれ接続するパッシブポートのように、パッシブボールとパッシブパッドに接続する少なくとも１つのパッシブポートを介して配線され、これにより、当該アクティブ信号は最終的に図１９に示すＸ０ボールＳＤＲＡＭモジュール２のようなアクティブボールに到達する。図１９に図示された実施例は、前記ボールおよびパッド用の反復パターンを有する。パッシブボールは、各モジュール内で前記反復パターンの１周期の距離に等しいズレ量を伴ってパッシブパッドに接続される。例えば、図１９において、Ｘ１パッシブボールはＸ１パッシブパッドに、Ｘ２パッシブボールはＸ２パッシブパッドというように接続される。反復パターンを使用し、各モジュール内のパッシブパッドまで前記パッシブボールをずらす手法により、他のズレ量が本発明の別の実施形態において使用できる。例えば、別の実施形態は前記反復パターンの周期的距離の２または任意の倍数のズレ量を使用しいる。この別の実施形態は、決して本発明の範囲を限定することを意味するものではない。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００３２
【補正方法】変更
【補正の内容】
【００３２】
この発明において紹介されるピン割り当て、接続、および積層の組み合わせのもう１つの方法が、回転積層法である。図２０ａは、一定の基底モジュールのためのパッド相互接続を示し、戦略的番号付けが割り当てられている。番号１〜４を付けられたパッドはその異なる４群の信号を表す。５番を付けられたパッドは、その垂直積層ＩＯのために使用される（さらなる詳細は図２１ａに図示されている）。６番を付けられたパッドは、前記積層内の全てのモジュールに共通の電源およびグラウンド用に確保されている。前記積層されたモジュールは同一であるので、回転積層を使用して１モジュールを１群の信号に接続し、次の回転した積層モジュールを別の群の信号に接続し、というように続けることができる。このようにして、４個の同一のモジュールを一般的にはコントローラである前記基底モジュールからの異なる４群の信号に確実に積層して接続することができる。前記基板が時計方向に９０度回転した時に、パッド１、２００１は、一般的にコントローラである前記基底基板のような回転していない基板に対してパッド２、２００２の位置を占める。同様に、前記基板が時計方向にそれぞれ１８０度および２７０度回転した時に、パッド１、２００１は、パッド３、２００３の位置に位置することができ、次にパッド４、２００４の位置に位置することができる。
図２０ｂは、前記基底モジュール上に積層された４個のこのようなモジュールの断面図を示す。例としてメモリーおよびコントローラモジュールを使用する。２００５のような、前記積層モジュール上のピン１のみが前記モジュールのアクティブ信号ピンである。残り（２番〜４番）のピン２００６はそれらの下のボールに直接接続されているが、それ以外の接続は一切ない。こうすることで、底部から上部まで接続が続く。前記第１のモジュール２００８のアクティブピン２００７が前記基底モジュール上のピン１のパッド２００９と位置合わせされ、前記第２のモジュールのアクティブピン２０１０が第２のモジュールが時計方向に９０度回転している前記基底モジュールの要素番号２０１１として示されたピン２上に位置合わせされる。前記第１のモジュール上に要素番号２０１２として示されたピン２がその下のボールに直接接続されるので、前記第２のモジュール上のピン１、２０１３を前記基底モジュールのピン２、２０１１に接続することが可能となる。次の積層モジュールをさらに９０度回転させることにより、そのアクティブピンが前記基底モジュールのピン３に位置合わせされ、第４の回転までこれが継続する。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００３３
【補正方法】変更
【補正の内容】
【００３３】
前記積層内の全てのモジュールの直列配線のために最後の接続法を使用して、それらを主基板のようなＰＣＢ上での水平拡張のために外部アクセス可能とする。図２１ａは、前記積層方法にこの技術が実施された様子を示す。前記主基板２１０１はその入力信号２１０２を含み、次にその基底モジュール２１０３のＩＮボール２１０４に接続される。基底モジュール２１０３、積層モジュール２１０６および２１３０、および上部モジュール２１０８のような終端モジュールを含む前記モジュールは、それぞれが直列チェーン回路により結合されたボールおよびパッドを有する。例えば、基底モジュール２１０３は、ＩＮボール２１０４をＯＵＴパッド２１０５と結合する直列チェーン回路２１２７、およびＯＵＴパッド２１３７をＯＵＴボール２１３８と結合する直列チェーン回路２１３６を有し、モジュール２１０６はＩＮボール２１０７をＯＵＴパッド２１２９と結合する直列チェーン回路２１２８、およびＯＵＴパッド２１４０をＯＵＴボール２１４１と結合する直列チェーン回路２１３９を有し、モジュール２１３０はＩＮボール２１３２をＯＵＴパッド２１３３と結合する直列チェーン回路２１３１、およびＯＵＴパッド２１４３をＯＵＴボール２１４４と結合する直列チェーン回路２１４２を有し、上部モジュール２１０８はＩＮボール２１３５をＯＵＴパッド２１０９と結合する直列チェーン回路２１３４、およびＯＵＴパッド２１１０をＯＵＴボール２１１３と結合する直列チェーン回路２１４５を有する。このように、前記基底モジュールのＯＵＴパッド２１０５はその第１の積層モジュール２１０６のＩＮボール２１０７に接続され、以下同様に続く。
ボールとパッドを結合する直列チェーン回路を含む信号ルートは本明細書では以下「直列チェーン接続」と言い、少なくとも２つの直列チェーン接続が直列で接続されているものは「直接チェーン配線」と言う（例えば、直列チェーン配線２１４６または２１１１など）。その上部モジュール２１０８は前記上部パッド２１０９への信号を終端し、接続２１１２によって前記信号をその下のＯＵＴボール２１１３のようなボールに直接接続された別のパッド２１１０に内部的に配線する。前記モジュールは同一であるので、この配線された信号は、前記主基板の外部アクセス用のＯＵＴパッド２１１４に達するまで例えば前記積層の直列チェーン配線２１１１のような別の直列チェーン配線を有する一組の直列チェーン接続を通る。直列チェーン接続は直列チェーン入力および直列チェーン出力を有する。直列チェーン入力は、直列チェーン出力が信号を提供するように配置されているとき当該信号を受け取るように配置される。例えば、図２１ａでは、ＩＮボール２１０４、２１０７、２１３２、および２１３５、およびＯＵＴパッド２１１０、２１４３、および２１４０はそれぞれ直列チェーン入力である。ＯＵＴパッド２１０５、２１２９、２１３３、および２１０９、およびＯＵＴボール２１１３、２１４４、２１４１、および２１３８はそれぞれ直列チェーン出力である。アクティブパッド２１０１に適用された信号２１０２のようなアクティブ信号は個々のボールおよびパッドに結合する一連の直列チェーン回路を通して配線できるので、それぞれのチェーン回路に結合するボールおよびパッドの少なくとも１つは、それぞれパッシブボールおよびパッシブパッドの形式である。実際、これらの直列チェーン回路はパッシブポートとして機能します。しかしながら、直列チェーン回路は、直列チェーン配線２１４６のような直列チェーン配線を終端することもでき、この直列チェーン配線を以下で更に説明するように例えば直列チェーン配線２１１１のような別の直列チェーン配線の直列チェーン入力として機能する別のパッドに分岐する又は配線することもできる。
図２１ｂには、前記上部モジュールにおいて前記直列チェーンを終端し、その他のパッドに分岐する様子が示されている。全てのモジュールは、ロー（ｌｏｗ）に落とされたときに前記入力を３値状態とする、選択可能なバッファー２１１５を含む制御回路を有する。前記ＩＮボール２１１６からの信号がその内部回路２１１７に入り、そのＯＵＴパッド２１１８に接続された回路から出る。そのバッファーの２１１５制御線が内部的に弱く引き上げられる。その「ＳｔｋＬｏｗ」用ボールはＧＮＤ２１１９に内部的に接続されているので、モジュールがその上に積層されているときは前記バッファー制御線をローに落とし、その真上にモジュールが積層されていないときはハイ（ｈｉｇｈ）に引き上げる。前記バッファー制御線がハイに引き上げられると、前記入力信号がその他のパッドに分岐２１２０し、このようにして前記基底モジュールの半田ボールに折り返す接続配線またはトレースを生成する。上述したような方法で選択可能バッファー２１１５と共に配置されたモジュールの上にモジュールが積層されると、前記バッファー制御信号がローに落とされ、前記入力信号を３値状態にして前記分岐効果を阻止する。この技術により、前記信号が前記基底モジュールの外部ボールにアクセス可能となり、従って直列信号のための水平拡張が達成可能となる。次に、前記ボールは、接続２１２１によってその他の位置のその他のモジュール２１２２に配線される。前記「ＳｔｋＬｏｗ」上にパッケージが検出されないとき、前記主基板２１２３について同一の技術が使用され、前記バッファーは、前記入力が前記その他の位置の指定されたパッドに接続することを可能とする。前記３値状態のバッファー技術は、全ての位置において同様である。例としてＪＴＡＧ ＴＤＩ−ＴＤＯ信号がある。その駆動回路２１２５は前記パッドにＴＤＩ信号を送り、その閉鎖ＴＤＯ信号２１２４が前記駆動回路に折り返す。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００３５
【補正方法】変更
【補正の内容】
【００３５】
上述した本発明の特徴、利点、および目的が達成され、詳細に理解できるように、付属の図面に図示された本発明の実施形態の参照により、上記に簡単に要約したそのより具体的な説明を得ることができる。
但し、本発明はその他の等しく効果的な実施形態を認めることから、前記付属の図面はこの発明の一般的な実施形態のみを図示し、従ってその範囲を制限すると考えるべきものではないことに留意すべきである。
【図１ａ】図１ａは、本発明の実施例に従った高性能、大容量装置のための積層可能なシステムのブロック図を示す。
【図１ｂ】図１ｂは、本発明の実施例に従ったより低性能、より小容量装置の積層可能なシステムのブロック図を示す。
【図２ａ】図２ａ〜図２ｃは、本発明の実施例に従った、ＳＤＲＡＭモジュールの上面図および底面図、および積層された複数のＳＤＲＡＭモジュールの断面表示を示す。
【図２ｂ】図２ａ〜図２ｃは、本発明の実施例に従った、ＳＤＲＡＭモジュールの上面図および底面図、および積層された複数のＳＤＲＡＭモジュールの断面表示を示す。
【図２ｃ】図２ａ〜図２ｃは、本発明の実施例に従った、ＳＤＲＡＭモジュールの上面図および底面図、および積層された複数のＳＤＲＡＭモジュールの断面表示を示す。
【図３ａ】図３ａ〜図３ｃは、本発明の実施例に従った、フラッシュモジュールの上面図および底面図、および積層された複数のフラッシュモジュールの断面表示を示す。
【図３ｂ】図３ａ〜図３ｃは、本発明の実施例に従った、フラッシュモジュールの上面図および底面図、および積層された複数のフラッシュモジュールの断面表示を示す。
【図３ｃ】図３ａ〜図３ｃは、本発明の実施例に従った、フラッシュモジュールの上面図および底面図、および積層された複数のフラッシュモジュールの断面表示を示す。
【図４ａ】図４ａおよび図４ｂは、本発明の実施例に従った第１のハイエンドのコントローラモジュールの上面図および底面図を示す。
【図４ｂ】図４ａおよび図４ｂは、本発明の実施例に従った第１のハイエンドのコントローラモジュールの上面図および底面図を示す。
【図５ａ】図５ａおよび図５ｂは、本発明の実施例に従ったメモリーモジュールの上面図および底面図を示す。
【図５ｂ】図５ａおよび図５ｂは、本発明の実施例に従ったメモリーモジュールの上面図および底面図を示す。
【図６ａ】図６ａおよび図６ｂは、本発明の実施例に従った第１のローエンドのコントローラモジュールの上面図および底面図を示す。
【図６ｂ】図６ａおよび図６ｂは、本発明の実施例に従った第１のローエンドのコントローラモジュールの上面図および底面図を示す。
【図７ａ】図７ａおよび図７ｂは、本発明の実施例に従った第２のハイエンドのコントローラモジュールの上面図および底面図を示す。
【図７ｂ】図７ａおよび図７ｂは、本発明の実施例に従った第２のハイエンドのコントローラモジュールの上面図および底面図を示す。
【図８ａ】図８ａおよび図８ｂは、本発明の実施例に従った第２のローエンドのコントローラモジュールの上面図および底面図を示す。
【図８ｂ】図８ａおよび図８ｂは、本発明の実施例に従った第２のローエンドのコントローラモジュールの上面図および底面図を示す。
【図９】図９は、本発明の実施例に従ったコントローラモジュール上にさらに積層された積層ＳＤＲＡＭモジュールを示す。この構成はハイエンド用途に使用される。図はまた、ボールがそれらに対応するモジュール間接続用のパッドを有する様子を示す。
【図１０】図１０は、本発明の実施例に従ったメモリーモジュール上にさらに積層された積層フラッシュモジュールを示す。図はまた、ボールがそれらに対応するモジュール間接続用のパッドを有する様子を示す。
【図１１】図１１は、本発明の実施例に従った第１の高性能コントローラモジュールおよびメモリーモジュールのために考え得る積層の選択肢を示す。基板インターフェースは、１群の積層モジュールを別の群の積層モジュールに結合させるために使用される。
【図１２ａ】図１２ａは、図１１に提示された、本発明の実施例に従った積層技術の等角投影分解図である。この図面には、複数の同一の積層は含まれていない。
【図１２ｂ】図１２ｂは、ボール・グリッド・アレイ（ｂａｌｌ  ｇｒｉｄ  ａｒｒａｙ：ＢＧＡ）ではなくピン・グリッド・アレイ（ｐｉｎ  ｇｒｉｄ  ａｒｒａｙ：ＰＧＡ）を使用した、本発明の実施例に従った別のパッケージ積層技術である。これは、容易な交換および拡張のために使用される。
【図１３】図１３は、本発明の実施例に従った積層フラッシュモジュールを有するローエンドのコントローラモジュールの構成を示す。また、図はボールがそれらに対応するモジュール間接続用パッドを有する様子をも示す。
【図１４】図１４は、図１１に提示した本発明の実施例に従った積層技術の等角投影分解版である。
【図１５ａ】図１５ａおよび図１５ｂは、本発明の実施例に従った積層メモリーモジュールを有する第２のハイエンドのコントローラモジュールの構成を示す。また、図はボールがそれらに対応するモジュール間接続用パッドを有する様子をも示す。
【図１５ｂ】図１５ａおよび図１５ｂは、本発明の実施例に従った積層メモリーモジュールを有する第２のハイエンドのコントローラモジュールの構成を示す。また、図はボールがそれらに対応するモジュール間接続用パッドを有する様子をも示す。
【図１６】図１６は、図１４に提示した本発明の実施例に従った積層技術の等角投影分解版である。
【図１７ａ】図１７ａおよび図１７ｂは、本発明の実施例に従った積層メモリーモジュールを有する第２のローエンドのコントローラモジュールの構成を示す。また、図はボールがそれらに対応するモジュール間接続用パッドを有する様子をも示す。
【図１７ｂ】図１７ａおよび図１７ｂは、本発明の実施例に従った積層メモリーモジュールを有する第２のローエンドのコントローラモジュールの構成を示す。また、図はボールがそれらに対応するモジュール間接続用パッドを有する様子をも示す。
【図１８】図１８は、図１７に提示した本発明の実施例に従った積層技術の等角投影分解版である。
【図１９】図１９は、本発明の実施例に従った複数積層モジュール内の特定の層を選択可能なピン割り当ておよび接続技術を示す。
【図２０ａ】図２０ａは、回転積層配置を使用して異なるバスインターフェースに相当する４個の同一のモジュールの積層を可能とする、本発明の実施例に従った別のピン割り当て技術を示す。
【図２０ｂ】図２０ｂは、本発明の実施例により、回転積層技術による４個の積層モジュールの断面表示、およびそれらピンの結合の様子を示す。
【図２１ａ】図２１ａは、本発明の別の実施例により、一組の直列チェーン接続により積層内の複数モジュールを介して直列チェーン配線を生成する別のピン割り当ておよび接続技術を示す。
【図２１ｂ】図２１ｂは、本発明の実施例により、直列チェーン接続が１つの積層位置から別の積層位置まで配線され、垂直および水平両方の拡張の適用を独立して、または同時に可能とする様子を示す。
【手続補正７】
【補正対象書類名】図面
【補正対象項目名】図１９
【補正方法】変更
【補正の内容】
【図１９】
2009522791.tif 000001
【手続補正８】
【補正対象書類名】図面
【補正対象項目名】図２１ａ
【補正方法】変更
【補正の内容】
【図２１ａ】
2009522791.tif 000002