【事件の表示】
　平成１０年特許願第２３３８００号「コピーキャッシュ情報掃き出しレベル選択方式」拒絶査定不服審判事件〔平成１２年　３月　３日出願公開、特開２０００−　６６９５５〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯
　本願は、平成１０年８月２０日の出願であって、平成１５年５月６日付けで拒絶査定がなされ、これに対し、平成１５年６月１２日に拒絶査定に対する審判請求がなされるとともに、同年７月１４日付けで手続補正がなされたものである。
　
２．平成１５年７月１４日付けの手続補正についての補正却下の決定
［補正却下の決定の結論］
　平成１５年７月１４日付けの手続補正を却下する。
　
［理由］
（１）補正後の請求項１に係る発明
　本件手続補正により、特許請求の範囲の請求項１は、
「それぞれがキャッシュメモリを備える複数個のプロセッサと前記キャッシュメモリのコピーを保持するコピーキャッシュを備えるコヒーレンシ制御回路と前記コヒーレンシ制御回路に接続された主メモリとを含むセルを複数個接続した分散共有メモリ方式のマルチプロッセサシステムにおいて、前記コピーキャッシュの情報を掃き出すときにはそのコピーキャッシュを備えるコヒーレンシ制御回路に接続された主メモリに対応するアドレスデータの情報を優先的に掃き出すことを特徴とするコピーキャッシュ情報掃き出しレベル選択方式。」
から、
「それぞれがキャッシュメモリを備える複数個のプロセッサと前記キャッシュメモリのコピーを保持するコピーキャッシュを備えるコヒーレンシ制御回路と前記コヒーレンシ制御回路に接続された主メモリとを含むセルを複数個接続した分散共有メモリ方式のマルチプロッセサシステムにおいて、前記コヒーレンシ制御回路は、プロセッサが発行するリクエストアドレスに含まれるキーアドレスと、データのステータス情報と、前記リクエストがアクセスする主メモリを搭載しているセルを示すセル情報とを前記コピーキャッシュに格納し、前記コピーキャッシュの情報を掃き出すときにはそのコピーキャッシュを備えるコヒーレンシ制御回路に接続された主メモリに対応するアドレスデータの情報を優先的に掃き出すことを特徴とするコピーキャッシュ情報掃き出しレベル選択方式。」
に補正された。
　上記補正は、請求項１に記載した発明を特定するために必要な事項である「コヒーレンシ制御回路」について、「プロセッサが発行するリクエストアドレスに含まれるキーアドレスと、データのステータス情報と、前記リクエストがアクセスする主メモリを搭載しているセルを示すセル情報とを前記コピーキャッシュに格納」するものであることを限定するものであって、特許法第１７条の２第４項第２号の特許請求の範囲の減縮を目的とするものに該当する。
　そこで、本件手続補正後の上記請求項１に係る発明（以下、「本願補正発明」という。）が特許出願の際独立して特許を受けることができるものであるか（特許法第１７条の２第５項において準用する同法第１２６条第４項の規定に適合するか）について、以下に検討する。
　　
（２）引用例
　原査定の拒絶の理由に引用された特開平１０−１９８６０３号公報（以下、「引用例１」という。）、及び特開平８−１６４７５号公報（以下、「引用例２」という。）には、それぞれ、図面とともに次の事項が記載されている。
　
（引用例１）
Ａ．「【発明の属する技術分野】本発明はアクセス遅延の異なる複数の記憶装置を有するシステムにおけるキャッシュ・メモリのデータブロックの置換制御を実行する情報処理システム及びその制御方法、情報処理装置に関するものである。」（第３頁左欄第３２〜３６行）
　
Ｂ．「＜実施形態１＞図１は本発明を実現する実施形態１の計算機システムの構成を示すブロック図である。
【００１６】尚、図１では、単体で動作し得る計算機をそれぞれノード１、ノード２とし、２つのノードが外部バス５によって相互に接続されることにより分散共有メモリ型のクラスタ型計算機システムを構成する。図１において、１０、２０は各ノード１、２のプロセッサであり、各プロセッサ１０、２０は、プロセッサバス１４、２４を介してそれぞれキャッシュ・メモリ１１、２１に接続される。プロセッサバス１４は、プロセッサアドレスバス１４１、プロセッサデータバス１４２、プロセッサコントロールバス１４３から構成されている。同様に、プロセッサバス２４は、プロセッサアドレスバス２４１、プロセッサデータバス２４２、プロセッサコントロールバス２４３から構成されている。
【００１７】また、各キャッシュ・メモリ１１、２１は共有バス１５、２５を介してメモリ１２、２２、及びノード間の接続を司る外部バスインタフェース１３、２３と接続される。共有バス１５は、共有アドレスバス１５１、共有データバス１５２、共有コントロールバス１５３から構成されている。同様に、共有バス２５は、共有アドレスバス２５１、共有データバス２５２、共有コントロールバス２５３から構成されている。
【００１８】１６、２６は各ノード１、２のバスアービタであり、それぞれノード１、２の内部におけるキャッシュ・メモリ１１、２１と外部バスインタフェース１３、２３との間での共有バス１５、２５の利用権を調停するためのものである。外部バスインタフェース（外部バスＩ／Ｆ）１３、１４には、ノードＩＤレジスタ（ＮｏｄｅＩＤＲＥＧ．）１３１、２３１が存在する。実施形態１では、ノードＩＤレジスタ１３１にはノード１を示す”０”が、ノードＩＤレジスタ２３１にはノード２を示す”１”がそれぞれ格納されている。
【００１９】次に実施形態１の図１のクラスタ型計算機システム全体のアドレス空間の割り当てについて、図２を用いて説明する。図２は実施形態１のクラスタ型計算機システム全体のアドレス空間の割り当てを示す図である。図２に示すように、ノード１にはアドレス空間として”０ｘ００００００００”〜”０ｘ７ｆｆｆｆｆｆｆ”（０ｘは１６進数を表わす）の領域が、ノード２にはアドレス空間として”０ｘ８０００００００”〜”０ｘｆｆｆｆｆｆｆｆ”の領域が割り当てられている。
【００２０】以上の構成において、図１に示すノード１上のプロセッサ１０は、キャッシュ・メモリ１１及び外部バス５等を介してノード２上のメモリ２２に対してアクセスすることができる。また、このノード２上のメモリ２２に対するアクセスは、ノード１上のメモリ１２と同様にアクセスすることができる。そして、ノード１のプロセッサ１０がノード２上のメモリ２２に実際にアクセスする場合には、図２に示されるノード２内のアドレス空間を示すメモリアクセスを発行すればよい。しかし、このキャッシュ・メモリ１１を介してプロセッサ１０が行うノード２上のメモリ２２へのアクセスは、ノード１、２間の通信等に要するオーバヘッドがかかるため、ノード１上のメモリ１２へのアクセスに比べてアクセス遅延が大きいものとなる。」（第４頁右欄第３６行〜第５頁左欄第４１行）
　
Ｃ．「【００２１】次に実施形態１のキャッシュ・メモリ１１、２１の詳細な構成について、図３を用いて説明する。図３は実施形態１のキャッシュ・メモリの詳細な構成を示すブロック図である。尚、キャッシュ・メモリ１１、２１の構成は同様のものであり、ここでは、キャッシュ・メモリ１１の詳細な構成として説明する。
【００２２】図３において、キャッシュ・メモリ１１の本体は、キャッシュ・メモリ制御シーケンサ１１１、アドレスタグ１１２、状態フラグ１１３、ＳＲＡＭ１１４、比較器１１５、選択器１１６からなる。ここで、ＳＲＡＭ１１４は、データを保持するためのデータ・ブロックを構成する。アドレスタグ１１２は、データ・ブロックであるＳＲＡＭ１１４のアドレスを保持する。状態フラグ１１３は、ＳＲＡＭ１１４上のデータの状態を保持する役割りを果たす。比較器１１５は、アドレスタグ１１２の内容とプロセッサバス１４、共有バス１５からもたらされるアドレス及びノードＩＤとを比較する。選択器１１６は、比較器１１５の比較結果からＳＲＡＭ１１４内のデータを選択する。キャッシュ・メモリ制御シーケンサ１１１は、これらキャッシュ・メモリ１１内の各モジュールを制御する。
【００２３】尚、実施形態１のキャッシュ・メモリ１１は、４ウェイ・セット・アソシアティブの構成をとるが、これらのキャッシュ・メモリを有する計算機システムの構成は本発明により制限されるものではない。キャッシュ・メモリ１１内の各モジュールは、プロセッサバス１４を介してプロセッサ１０と、プロセッサバスアドレスインタフェース（プロセッサバスアドレスＩ／Ｆ）１４４、プロセッサバスデータインタフェース（プロセッサバスデータＩ／Ｆ）１４５、プロセッサバスコントロールインタフェース（プロセッサバスコントロールＩ／Ｆ）アドレス１４６によって接続される。そして、プロセッサ１０からもたらされるアクセス要求に従って、データの供給等を実行する。
【００２４】また、キャッシュ・メモリ１１内の各モジュールは、共有バス１５に、共有バスアドレスインタフェース（共有バスアドレスＩ／Ｆ）１５４、共有バスデータインタフェース（共有バスデータＩ／Ｆ）１５５、共有バスコントロールインタフェース（共有バスコントロールＩ／Ｆ）１５６によって接続され、プロセッサからもたらされるアクセス要求に従ってデータの供給等を実行する。例えば、キャッシュ・ミスした場合には、データをメインメモリ１２からキャッシュ・メモリ１１内にロードしたり、キャッシュ・メモリ１１に蓄えられたデータをプロセッサ１０に供給したり、他のキャッシュ・メモリからもたらされる情報をもとに、キャッシュ・メモリ１１内部の状態フラグ１１３を変更したりする。」（第５頁左欄第４２行〜右欄第３８行）
　
Ｄ．「【００２５】次に実施形態１のアドレスタグ１１２、状態フラグ１１３、ＳＲＡＭ１１４の詳細な構成について、図４を用いて説明する。図４は実施形態１のアドレスタグ、状態フラグ、ＳＲＡＭの詳細な構成を示す図である。図４において、上述したようにキャッシュ・メモリ１１は、４ウェイ・セット・アソシアティブの構成をとっているため、同一のラインアドレス（アドレスーｍ１７１）で指し示される領域が４つ存在する。そして、１ラインあたりに含まれるＳＲＡＭ１１４上のデータ（Ｄ０〜Ｄ３）は、４つの４バイトワード（３２ビット）となっている。
【００２６】状態フラグ１１３内の「Ｖ」で示される領域は、それぞれそのアドレスに対応するキャッシングデータが有効（”１”）であるか無効（”０”）であるかを示している。また、「ＬＲＵ」で示される領域は、ＬＲＵ管理ビットである。これは、この同一のラインアドレスに対応する４つのセットのうちで最も最近にアクセスされたセットはどれかを指し示すものである。
【００２７】アドレスタグ１１２には、アドレスの上位２２ビット（ａｄｄｒーｈ’１７３）が格納される。これらの値は、アクセスが発生する度にキャッシュ・メモリ制御シーケンサ１１１によって最新の状態を示すように書き換えられる。以上説明した上記の図１〜図４で示される実施形態１の計算機システムで用いるプロトコルは、ライトスルー型キャッシュ・メモリの無効化型プロトコルを用いるとする。そして、その条件の下で、キャッシュ・ミスが発生した場合のキャッシュ・ブロックの置換対象の選択を、その原データが保存されるべき記憶装置へのアクセス遅延の大小を考慮にいれて決定することができる実施形態１の具体例について説明する。
【００２８】この具体例の概要を説明すると、キャッシュ・ミスが発生し且つキャッシュ・ブロックの置換が必要となった場合に、その置換対象を決定する際、従来のＬＲＵ法の方法に加えて、そのキャッシュ・ブロックを再びキャッシュ・メモリに読み込むために必要となるアクセス遅延の大小を考慮して決定する。この決定の実現は、アクセス遅延の大きな記憶装置に由来するデータブロックのキャッシュ・メモリ内部に存続する優先度を上昇させ、アクセス遅延の大きなメモリに由来するキャッシュ・ブロックが置換対象として選択されにくくすることで実現する。」（第５頁右欄第３９行〜第６頁左欄第２９行）
　
Ｅ．「【００３１】次に、実施形態１のキャッシュ・ミス処理の制御手順について、図６を用いて説明する。図６は実施形態１のキャッシュ・ミス処理の制御手順を示すフローチャートである。図６において、まず、キャッシュ・ブロックの置換を行う必要があるか否かを判定する（ステップＳ６０１）。キャッシュ・ブロックの置換を行う必要がある場合（ステップＳ６０１でＹＥＳ）、即ち、選択されたラインに対応する全てのセットが使用中である場合、使用中であるキャッシュ・ブロックの中の一つを選択し、新しく読み込んだデータを置換する対象とする（ステップＳ６０２）。尚、どのキャッシュ・ブロックを選択するかの置換アルゴリズムの詳細に関しては後述する。
　・・・（中略）・・・
更に、この際、キャッシュの一貫性保持動作が同時に行われる。
【００３８】即ち、ＳＴＯＲＥ命令が発行されると、キャッシュ・メモリ１１以外のキャッシュ・メモリ、ここでは、１つのクラスタ型計算機システムを共有メモリ型システムとして構成しているノード２内部のキャッシュ・メモリ２１が保持しているデータとの一貫性を取るために、キャッシュ・メモリ２１側においてキャッシュ・メモリの一貫性保持動作が行われる。
【００３９】この場合、ノード１内部の共有バス１５上にＳＴＯＲＥ命令に伴うメモリ１２へのライト動作が行われていることを、ノード１内部の外部バスインタフェース１３が検出する。そして、アドレス情報等を含むその検出に関する情報を外部バス５を通じて、ノード２の外部バスインタフェース２３に通知する。ノード２の外部バスインタフェース２３は、通知されたアドレス情報を元にノード２内部の共有バス２５上にダミーのライト要求を発行する。
【００４０】これにより、キャッシュ・メモリ２１は共有バス２５上に行われているライト要求をスヌープする（ステップＳ７１１）。そして、キャッシュ・メモリ２１内のアドレスタグ（不図示）を検索する（ステップＳ７１２）。検索の結果、一致するアドレスタグが存在するか否かを判定する。アドレスタグ上に一致するアドレスが発見され、それの状態フラグが有効（”１”）を示していた場合（ステップＳ７１３でＹＥＳ）、その状態フラグ無効化（”０”に）し、動作を終了する（ステップＳ７１４）。一方、一致するアドレスタグがない場合（ステップＳ７１３でＮＯ）、そのまま処理を終了する。
【００４１】以上の動作が、実施形態１におけるキャッシュ・メモリの一貫性保持動作である。」（第６頁右欄第１３行〜第７頁右欄第１９行）
　
Ｆ．「【００５２】以下、実施形態１のキャッシュ・ブロックの置換対象を決定する置換アルゴリズムの制御手順について、図１０を用いて説明する。図１０は実施形態１のキャッシュ・ブロックの置換対象を決定する置換アルゴリズムの制御手順を示すフローチャートである。図１０において、まず、キャッシュ・ブロックの置換対象として、再優先されるのは無効フラグ（Ｖ＝”０”）の立っているセットである。そこで、無効フラグ（Ｖ＝”０”）が存在するか否かを判定する（ステップＳ１００１）。複数のセットにおいて無効フラグがたっている場合（ステップＳ１００１でＹＥＳ）、実施形態１では該当セットの内、セットＮｏ．が最小のものを選択する（ステップＳ１００２）。
【００５３】一方、無効フラグが立っているセットが存在しない（全てのセットにおいてＶ＝”１”）場合（ステップＳ１００１でＮＯ）、現在有効にキャッシングされているセットの内、どれか一つを置き換えなければならない。そこで、実施形態１では、その置き換えを実行するための基準として２つの基準を用いている。その第１の基準としてＬＲＵ（Ｌｅａｓｔ‐Ｒｅｃｅｎｔｌｙ　Ｕｓｅｄ）法を用いる。これは、すぐに必要となる情報を捨ててしまわないように、各セットへのアクセスを記録し最も長時間使用されなかったセットを置換対象として選択するものである。また、図９に示した遷移例のように、ＬＲＵビットをそのアクセスの度に更新することによって最も最近にアクセスされたものから順にＬＲＵビットを０、１、２、３とそのセットの状態フラグ１１３に記録している。この場合、最も長時間使用されていないものはＬＲＵビット＝３、その次に長期間使用されていないものはＬＲＵビット＝２となる。
【００５４】また、更に置換対象となるセットを選択する第２の基準として、その置換対象となったセットのアドレスタグ１１２に入っているアドレスがノード内アドレスを指しているのか、ノード外アドレスを指しているのかを用いている。このノード内アドレスかどうかを判断するための情報自体は、外部バスインタフェース１３内のノードＩＤレジスタ１３１に示されている値（ノードＩＤ：”０”又は”１”）を、共有コントロールバス１５３及び共有バスコントロールインタフェース１５６を通してＮｏｄｅＩＤ信号１８１として比較器１１５に与えられる。
【００５５】ここでＮｏｄｅＩＤ信号１８１に示されるノードＩＤは、図２に示されるアドレス空間の最上位ビットと同一のものである。即ち、ノードＩＤ＝０はノード１を、ノードＩＤ＝１はノード２をそれぞれ示している。このＮｏｄｅＩＤ信号１８１を各アドレスタグ１１２に入っているアドレスの最上位ビットと比較することによって、一致すればノード内部のアドレス、一致しなければノード外部のアドレスを示していることが判明する。
【００５６】この第１の基準と第２の基準とを組みあわせた置換対象のセットを選択する置換アルゴリズムは以下の通りである。
１．ＬＲＵ＝３を示すセットに蓄えられているアドレスタグ１１２が示すアドレスがノード内アドレスであるか否かを検査する（ステップＳ１００３）。ノード内アドレスである場合（ステップＳ１００３でＹＥＳ）、そのままＬＲＵ＝３のセットを置換対象として選択する（ステップＳ１００４）。
【００５７】２．１においてＬＲＵ＝３のセットに蓄えられているアドレスタグ１１２が示すアドレスがノード外アドレスである場合（ステップＳ１００３でＮＯ）、第２の置換候補としてＬＲＵ＝２の示すセットのアドレスタグ１１２が示すアドレスがノード内アドレスであるか否かを検査する（ステップＳ１００５）。
３．ＬＲＵ＝２のセットの持つアドレスがノード内アドレスである場合（ステップＳ１００５でＹＥＳ）、そのＬＲＵ＝２のセットを置換対象として選択する（ステップＳ１００６）。
【００５８】４．ＬＲＵ＝２のセットの持つアドレスがノード外アドレスである場合（ステップＳ１００５でＮＯ）、第１の置換候補であったＬＲＵ＝３のセットを置換対象として選択する（ステップＳ１００７）。このように、ノード外アドレスをキャッシングしていた場合は、置換対象として選択されずにキャッシュ・メモリ１２内部に残る可能性がＬＲＵ法のみを用いて判断していた時に比べて１レベル高くなる。
【００５９】以上のような置換アルゴリズムを実行することによって、ノード外のメモリからデータを読み込むようなアクセス遅延の大きな記憶装置に由来するデータブロックのキャッシュ・メモリ１１内部に存続する優先度を上昇させることが可能になる。この結果、計算機システム全体としての動作速度を向上させ、システム性能の向上を図ることができる。」（第８頁右欄第３８行〜第９頁右欄第２１行）
　
　上記Ｅの記載を参照すると、引用例１記載のものにおけるキャッシュ・メモリは、その周辺回路により一貫性保持動作を行うものであるということができ、引用例１記載のものにおけるノード１，２は、実質的に「一貫性保持回路」を備えるものであるということができる。
　また、引用例１記載のものにおいて、メモリ１２，２２は、キャッシュ・メモリ１１，２１と区別するために「主メモリ」であるということができる。
　さらに、上記Ｆの段落【００５７】の記載を参照すると、ＬＲＵ＝３のセットの持つアドレスがノード外アドレスであり、ＬＲＵ＝２のセットの持つアドレスがノード内アドレスである場合には、ノード内アドレスのＬＲＵ＝２のセットを置換対象のセットとして選択しており、引用例１記載のものは、ノード内アドレスのセット、すなわち、当該ノード内の一貫性保持回路に接続された主メモリに対応するアドレスデータの情報を、優先的に掃き出すものであるということができる。
　よって、上記Ａ〜Ｆの記載を参照すると、引用例１には、次の発明が記載されているものと認められる。（以下、「引用例１記載の発明」という。）
「キャッシュ・メモリを備えるプロセッサと一貫性保持回路と前記一貫性保持回路に接続された主メモリとを含むノードを複数個接続した分散共有メモリ型のクラスタ型計算機システムにおいて、前記一貫性保持回路は、プロセッサが発行するリクエストアドレスの上位２２ビットと、データが有効（”１”）であるか無効（”０”）であるかを示す情報及びＬＲＵ管理ビットを前記キャッシュ・メモリに格納し、前記キャッシュ・メモリの情報を掃き出すときには当該ノード内の一貫性保持回路に接続された主メモリに対応するアドレスデータの情報を優先的に掃き出すことを特徴とするキャッシュ・メモリ情報掃き出しレベル選択方式。」
　
（引用例２）
Ａ．「【産業上の利用分野】本発明は共有バスを用いてデータの一貫性を保持するマルチプロセッサシステムに関する。」（第２頁左欄第４３〜４５行）
　
Ｂ．「（実施例１）以下本発明の第１の発明の実施例を図面により説明する。図１は本発明の一実施例によるマルチプロセッサシステムの概略構成図を示している。１００はノード１、２００はノード２でありシステム共有バス３００によって結合されている。ノード１においては ＣＰＵ１０１、ＣＰＵ１０２がそれぞれキャッシュメモリ１０３、キャッシュメモリ１０４に接続され、キャッシュメモリ１０３、キャッシュメモリ１０４、ローカルメモリ１０５はローカル共有バス１０６によって接続されている。バスブリッジ１０７はそれらをシステム共有バス３００と接続する。
【００３２】キャッシュメモリ１０３はＣＰＵタグ情報１０８、キャッシュメモリ１０４はＣＰＵタグ情報１０９を持ちＣＰＵ１０１とローカル共有バス１０６からのリクエストに対してキャッシュデータがヒットしたか否か、キャッシュデータの状態等を保持する。
【００３３】バスブリッジ１０７はタグ情報シミュレーション手段１１０とタグスヌープ手段１１１とによってキャッシュメモリ１０３に対応するシミュレートされたバスタグ情報１１２とタグメモリ１０４に対応するシミュレートされたバスタグ情報１１３に接続されている。バスブリッジ１０７はさらにローカル共有バス１０６とシステム共有バス３００からのリクエストに対してスヌープを行った結果キャッシュメモリ１０３とキャッシュメモリ１０４に対して各々介入を行う必要があるかどうかを判定するスヌープ要求判定部１１４とローカルメモリ１０５に対してメモリ動作を抑止するかどうかを判定するメモリ抑止判定部１１５を持ち、前記スヌープ要求判定部はスヌープ要求信号１１６、スヌープ要求信号１１７によりキャッシュメモリ１０３とキャッシュメモリ１０４に接続され、前記メモリ抑止判定部はメモリ抑止信号１１８によりローカルメモリ１０５に接続されている。
【００３４】ノード２はノード１と同様に構成されており、詳細の説明は割愛する。」（第５頁左欄第２１行〜右欄第５行）
　
　上記Ｂの記載において、「キャッシュメモリ１０３に対応するシミュレートされたバスタグ情報１１２」と「タグメモリ（「キャッシュメモリ」の誤記であるものと認められる。）１０４に対応するシミュレートされたバスタグ情報１１３」は、キャッシュメモリ１０３，１０４のコピーを保持する「コピーキャッシュ」であるということができる。
　また、上記Ｂの記載において、「バスブリッジ１０７」は、「バスタグ情報１１２」及び「バスタグ情報１１３」とともに「タグスヌープ手段１１１」を備えるものであり、「コピーキャッシュを備えるコヒーレンシ制御回路」であるということができる。
　さらに、引用例２記載のものにおいて、「ローカルメモリ１０５，２０５」は、「主メモリ」を構成しているということができる。
　よって、上記Ａ，Ｂの記載を参照すると、引用例２には、次の発明が記載されているものと認められる。（以下、「引用例２記載の発明」という。）
「それぞれがキャッシュメモリを備える複数個のプロセッサと前記キャッシュメモリのコピーを保持するコピーキャッシュを備えるコヒーレンシ制御回路と前記コヒーレンシ制御回路に接続された主メモリとを含むノードを複数個接続した分散共有メモリ方式のマルチプロッセサシステム。」
　
（３）対比
　本願補正発明と引用例１記載の発明とを対比すると、まず、引用例１記載の発明における「キャッシュ・メモリ」、「一貫性保持回路」、「ノード」、「分散共有メモリ型のクラスタ型計算機システム」、「プロセッサが発行するリクエストアドレスの上位２２ビット」、「データが有効（”１”）であるか無効（”０”）であるかを示す情報及びＬＲＵ管理ビット」は、それぞれ、本願補正発明における「キャッシュメモリ」、「コヒーレンシ制御回路」、「セル」、「分散共有メモリ方式のマルチプロッセサシステム」、「プロセッサが発行するリクエストアドレスに含まれるキーアドレス」、「データのステータス情報」に相当する。
　また、引用例１記載の発明と本願補正発明とは、コヒーレンシ制御回路（一貫性保持回路）が情報を格納する場所が、それぞれ、「キャッシュ・メモリ」、「コピーキャッシュ」となっているが、それらは「メモリ」であることには変わりない。
　さらに、引用例１記載の発明における「当該ノード内の一貫性保持回路に接続された主メモリに対応するアドレスデータの情報」と、本願補正発明における「そのコピーキャッシュを備えるコヒーレンシ制御回路に接続された主メモリに対応するアドレスデータの情報」は、ともに、「当該セル内のコヒーレンシ制御回路に接続された主メモリに対応するアドレスデータの情報」であることには変わりない。
　
　よって、本願補正発明と引用例１記載の発明とは、ともに、
「キャッシュメモリを備えるプロセッサとコヒーレンシ制御回路と前記コヒーレンシ制御回路に接続された主メモリとを含むセルを複数個接続した分散共有メモリ方式のマルチプロッセサシステムにおいて、前記コヒーレンシ制御回路は、プロセッサが発行するリクエストアドレスに含まれるキーアドレスと、データのステータス情報とをメモリに格納し、前記メモリの情報を掃き出すときには当該セル内のコヒーレンシ制御回路に接続された主メモリに対応するアドレスデータの情報を優先的に掃き出すメモリ情報掃き出しレベル選択方式。」
である点で一致し、次の点で相違する。
　相違点１：本願補正発明においては、「分散共有メモリ方式のマルチプロッセサシステム」の各セルが「それぞれがキャッシュメモリを備える複数個のプロセッサ」を含むものであり、各コヒーレンシ制御回路が「キャッシュメモリのコピーを保持するコピーキャッシュ」を備えるものであるのに対し、引用例１記載の発明においては、「分散共有メモリ型のクラスタ型計算機システム」の各ノードが１つの「キャッシュ・メモリを備えるプロセッサ」を含むものであり、各一貫性保持回路は「コピーキャッシュ」を備えるものではない点。
　相違点２：「コヒーレンシ制御回路」が、本願補正発明においては、「コピーキャッシュ」にキーアドレスとデータのステータス情報とを格納し、「コピーキャッシュ」の情報を掃き出すときに「そのコピーキャッシュを備えるコヒーレンシ制御回路に接続された主メモリに対応するアドレスデータの情報」を優先的に掃き出すものであるのに対し、引用例１記載の発明においては、「コピーキャッシュ」を備えるものではないので、上記のような、「コピーキャッシュ」に関連する動作をするものではない点。
　相違点３：「コヒーレンシ制御回路」が、本願補正発明においては、キーアドレスとデータのステータス情報に加えて「リクエストがアクセスする主メモリを搭載しているセルを示すセル情報」をも「コピーキャッシュ」に格納するのに対し、引用例１記載の発明においては、キーアドレスとは別に「セル情報」を「キャッシュ・メモリ」に格納していない点。
　
（４）判断
　そこで、上記相違点について検討する。
　
（相違点１，２について）
　各セルが「それぞれがキャッシュメモリを備える複数個のプロセッサ」を含み、各コヒーレンシ制御回路が「キャッシュメモリのコピーを保持するコピーキャッシュ」を備えるような「分散共有メモリ方式のマルチプロッセサシステム」は、引用例２記載の発明に見られるような周知のシステムにすぎない。
　してみれば、引用例１記載の発明の適用対象を引用例２記載の発明に見られるような周知のシステムとすることにより、「分散共有メモリ型のクラスタ型計算機システム」の各ノードを「それぞれがキャッシュメモリを備える複数個のプロセッサ」を含むものとし、各コヒーレンシ制御回路を「キャッシュメモリのコピーを保持するコピーキャッシュ」を備えるものとし、かつ、「コヒーレンシ制御回路」が「コピーキャッシュ」にキーアドレスとデータのステータス情報とを格納し、「コピーキャッシュ」の情報を掃き出すときに「そのコピーキャッシュを備えるコヒーレンシ制御回路に接続された主メモリに対応するアドレスデータの情報」を優先的に掃き出すものとすることは、当業者が適宜に設計できる事項にすぎないものと認められる。
　
（相違点３について）
　引用例１記載の発明の実施例においては、引用例１の上記Ｆの段落【００５５】に「このＮｏｄｅＩＤ信号１８１を各アドレスタグ１１２に入っているアドレスの最上位ビットと比較することによって、一致すればノード内部のアドレス、一致しなければノード外部のアドレスを示していることが判明する。」と記載されているように、「セル情報」の代わりに「アドレスの最上位ビット」を、リクエストがアクセスする主メモリを搭載しているノードを識別するための情報として用いられている。
　しかしながら、引用例１記載の発明の実施例においては、「アドレスの最上位ビット」をリクエストがアクセスする主メモリを搭載しているノードを識別するための情報として用いることができるようなアドレス空間の割り当て（引用例１の上記Ｂの段落【００１９】の記載参照）をしているから、「アドレスの最上位ビット」をリクエストがアクセスする主メモリを搭載しているノードを識別するための情報として用いているのであって、そのようなアドレス空間の割り当てをしていない場合に、アドレスとは別の「セル情報」を、リクエストがアクセスする主メモリを搭載しているノードを識別するための情報として設定するようにすることは、当業者にとって格別に困難なことであるとは認められない。
　よって、引用例１記載の発明において、キーアドレスとデータのステータス情報に加えて「リクエストがアクセスする主メモリを搭載しているノードを示す情報」すなわち本願補正発明にいう「セル情報」をキャッシュ・メモリに格納するようにすることは、当業者が適宜に設計できる事項にすぎないものと認められる。
　
　そして、本願補正発明の構成によってもたらされる効果も、引用例１，２に記載の発明から当業者ならば容易に予測することができる程度のものであって、格別のものとはいえない。
　したがって、本願補正発明は、引用例１，２に記載の発明に基いて、当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により、特許出願の際独立して特許を受けることができないものである。
　
（５）むすび
　よって、本件手続補正は、特許法第１７条の２第５項で準用する同法第１２６条第４項の規定に違反するものであり、特許法第１５９条第１項で準用する同法第５３条第１項の規定により却下されるべきものである。
　
３．補正却下の決定を踏まえた検討
（１）本願発明
　平成１５年７月１４日付けの手続補正は、上記のとおり却下されたので、本願の請求項１に係る発明は、平成１４年４月１９日付け手続補正書の特許請求の範囲の請求項１に記載されたとおりの次のものと認める。（以下、「本願発明」という。）
「それぞれがキャッシュメモリを備える複数個のプロセッサと前記キャッシュメモリのコピーを保持するコピーキャッシュを備えるコヒーレンシ制御回路と前記コヒーレンシ制御回路に接続された主メモリとを含むセルを複数個接続した分散共有メモリ方式のマルチプロッセサシステムにおいて、前記コピーキャッシュの情報を掃き出すときにはそのコピーキャッシュを備えるコヒーレンシ制御回路に接続された主メモリに対応するアドレスデータの情報を優先的に掃き出すことを特徴とするコピーキャッシュ情報掃き出しレベル選択方式。」
　
（２）引用例
　これに対して、原査定の拒絶の理由に引用された引用例１，２及びその記載事項は、上記２．（２）に記載したとおりである。
　
（３）対比・判断
　本願発明は、上記２．で検討した本願補正発明における「コヒーレンシ制御回路」について、「プロセッサが発行するリクエストアドレスに含まれるキーアドレスと、データのステータス情報と、前記リクエストがアクセスする主メモリを搭載しているセルを示すセル情報とを前記コピーキャッシュに格納」するものであるとの限定を省くものである。
　そうすると、本願発明の構成要件を全て含み、さらに特定の要件の限定を省いたものに相当する本願補正発明が、上記２．（４）に記載したとおり、引用例１，２に記載の発明に基いて、当業者が容易に発明をすることができたものであるから、本願発明も、同様の理由により、引用例１，２に記載の発明に基いて、当業者が容易に発明をすることができたものである。
　
（４）むすび
　以上のとおり、本願発明は、引用例１，２に記載の発明に基いて、当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　よって、結論のとおり審決する。