【手続補正書】
【提出日】平成22年3月10日(2010.3.10)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
デイジーチェインカスケード接続された複数の不揮発性メモリデバイスと、
外部システムとのインタフェースになるとともに前記デイジーチェインカスケード接続を通じての通信によって前記複数の不揮発性メモリデバイスの動作を制御する不揮発性メモリコントローラデバイスと、
を有することを特徴とする不揮発性メモリシステム。
【請求項２】
前記複数の不揮発性メモリデバイスは、双方向のデイジーチェインカスケードに構成されている請求項１に記載の不揮発性メモリシステム。
【請求項３】
前記双方向カスケードは、複数のリンクを有し、それぞれのリンクは、前記カスケードを通じて双方向に信号を伝送するように構成されている請求項２に記載の不揮発性メモリシステム。
【請求項４】
前記メモリコントローラデバイスは、外部システムインタフェースと不揮発性メモリインタフェースとを有し、
前記外部システムインタフェースは、外部システムと通信するように構成されており、
前記不揮発性メモリインタフェースは、前記複数のメモリデバイスの少なくとも一つと接続されている請求項１に記載の不揮発性メモリシステム。
【請求項５】
前記複数の不揮発性メモリデバイスのそれぞれと前記メモリコントローラデバイスとは、システム・イン・パッケージ（ＳＩＰ）容器の中の封入された別々のチップに実装されている請求項１に記載の不揮発性メモリシステム。
【請求項６】
前記コントローラデバイスは、前記デイジーチェインカスケードを通じてアドレスを送信することによって前記複数のメモリデバイスの一つをアドレス指定し、
前記複数のメモリデバイスは、前記複数のデバイスのそれぞれに記憶されたデバイス識別子（ＩＤ）と前記アドレスとを比較する請求項１に記載の不揮発性メモリシステム。
【請求項７】
前記複数のメモリデバイスのそれぞれは、前記メモリコントローラデバイスと前記複数のメモリデバイスとの間の通信に対応してデバイスＩＤを生成する請求項６に記載の不揮発性メモリシステム。
【請求項８】
前記メモリコントローラデバイスは、前記アドレスに前記デイジーチェインカスケードを通じてコマンドを送信し、
前記アドレスは、前記複数のメモリデバイスの一つの前記デバイスＩＤに対応している請求項６に記載の不揮発性メモリシステム。
【請求項９】
外部システムから不揮発性メモリコントローラデバイスへの通信を受信するステップと、
前記不揮発性メモリコントローラデバイスからデイジーチェインカスケード接続された複数の不揮発性メモリデバイスへの通信に関連したコマンドを送信するステップと、
前記コマンドに対応した前記複数の不揮発性メモリデバイスの一つからのデータを前記不揮発性メモリコントローラで受信するステップと、
を有することを特徴とする不揮発性メモリシステムを制御する方法。
【請求項１０】
前記複数の不揮発性メモリデバイスは、双方向のデイジーチェインカスケードに構成されている請求項９に記載の方法。
【請求項１１】
外部システムとの通信に対応して複数の不揮発性メモリデバイスを制御するための制御手段と、
前記制御手段から受信されたコマンドに対応してデータを記憶するための複数の不揮発性記憶手段と、
デイジーチェインカスケード接続に構成された複数の不揮発性メモリデバイスと、
を有することを特徴とする不揮発性メモリシステム。
【請求項１２】
外部システムと通信するインタフェースと、
（１）外部システムからの通信を受信し、
（２）デイジーチェインカスケード接続された複数の不揮発性メモリデバイスへの通信に関連したコマンドを送信する
ように構成されたプロセッサと、
を有することを特徴とする不揮発性メモリコントローラ。
【請求項１３】
前記メモリデバイスにおいて物理アドレスに論理アドレスをマッピングしているメモリをさらに有する請求項１２に記載の不揮発性メモリコントローラ。
【請求項１４】
前記プロセッサは、前記複数のメモリデバイスの間でウェアレベリングを提供するようにさらに構成されている請求項１３に記載の不揮発性メモリコントローラ。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００２４
【補正方法】変更
【補正の内容】
【００２４】
あるいはまた、フラッシュデバイス２３０ａ−ｎは、各デバイス２３０ａ−ｎとフラッシュメモリコントローラ２２０を接続している信号パスを通るデバイス選択信号（図示せず）によってアドレス指定されることもできる。そのような実施形態では、フラッシュメモリコントローラ２２０は、アドレス指定されたコマンドについてのフラッシュデバイス２３０ａに、デバイス選択信号を送信することとしてもよく、その結果、デバイス２３０ａが受信したコマンドに対応した実行をすることが可能となる。残りのフラッシュデバイス２３０ｂ−ｎは、デバイス選択信号を受信しないこととしてもよく、したがって、更なる動作をせずに、デイジーチェインカスケード接続における次のデバイスへ受信したコマンドを渡す。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００４５
【補正方法】変更
【補正の内容】
【００４５】
図５は、ＳＩＰ容器に内蔵されたメモリシステム５００の他の実施形態を示すブロック図である。前記システムは、ＳＩＰ容器に内蔵された多数のデバイスを有している。前記容器は、フラッシュメモリデバイス５２０と、信号パス５３５に沿って単方向デイジーチェインカスケード接続に構成された複数のフラッシュメモリデバイス５３０ａ−ｎとを収容している。信号パス５３５は、前記デバイスを接続している複数のリンク５３５ａ−ｎを有している。マスタフラッシュメモリデバイス５２０は、第１メモリデバイス５３０ａへリンク５３５ａでコマンドおよびデータを転送するとともに、デイジーチェインカスケード接続における最後のメモリデバイス５３０ｎからリンク５３５ｎで応答通信を受信する。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００５３
【補正方法】変更
【補正の内容】
【００５３】
代替の実施形態として、メモリシステム８００は、上記で説明されたようにマスタフラッシュメモリを実装するように改変されることとしてもよい。このような場合、フラッシュコントローラ８２０は、マスタフラッシュメモリに置換されることとしてもよく、図５を参照して説明されたようにフラッシュメモリデバイス８３０ａ−ｎを制御している。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００５４
【補正方法】変更
【補正の内容】
【００５４】
図９は、コモン入出力ポートを共有する双方向のデイジーチェインカスケード接続に構成された複数のメモリデバイス９３０ａ−ｎを有するＳＩＰ容器９１０の中のメモリシステム９００のブロック図である。デバイス９３０ａ−ｎは、各メモリデバイス９３０ａ−ｎ間のリンクを有する信号パス９３５を通じて転送されたコマンドを介してフラッシュコントローラ９２０によって制御される。この構成は、リンク９３５ｂ−ｎのそれぞれが２つの単方向リンクではなく双方向リンクであることを除き、図３のシステム３００の構成に匹敵している。リンク９３５ｂ−ｎは、各デバイス９３０ａ−ｎにおいてコモン入出力ポートに接続されていることとしてもよく、その結果、各リンク９３５ｂ−ｎを通じて双方向通信を可能にしている。フラッシュコントローラ９２０によって送信されたコマンドおよびデータは、各メモリデバイス９３０ａ−ｎへ信号パス９３５ａ−ｎを通じて転送される。また、コマンドに応答したデータは、信号パス９３５ｂ−ｎを通じて転送されるとともに、リンク９３５ａでフラッシュコントローラ９３５ａに転送される。したがって、前記双方向デイジーチェインカスケード接続が、コモン入出力ポートを共有している複数のリンク９３５ａ−ｎを有する信号パス９３５上で有効にされる。