【事件の表示】
　平成　９年特許願第１４２１５７号「通信ＤＭＡ装置」拒絶査定不服審判事件〔平成１０年１２月１８日出願公開、特開平１０−３３４０３７〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯
　本願は、平成９年５月３０日の出願であって、平成１５年５月８日付けで拒絶査定がなされ、これに対して、平成１５年６月１８日に拒絶査定に対する審判請求がなされるとともに、平成１５年７月３日付けで手続補正がなされたものである。
　
２．平成１５年７月３日付の手続補正についての補正却下の決定
［補正却下の決定の結論］
　平成１５年７月３日付の手続補正を却下する。
［理由］
（１）補正後の本願発明
　本件補正により、特許請求の範囲の請求項１は、「ＣＰＵと通信回路とメモリとがデータバスを共有し、前記メモリに記憶されている送信データを前記通信回路を介して外部に出力するための通信ＤＭＡ装置であって、前記ＣＰＵからの制御により、前記メモリ上の送信すべきデータが格納されている領域を示す情報と送信すべきデータ容量を示す情報と通信開始を示す情報とを記憶するレジスタ手段、前記レジスタ手段に記憶されている情報に基づいて、第１の所定のビット幅の送信データを前記メモリから読み出すために、前記ＣＰＵに対して前記データバスの解放を要求し、読出終了後直ちに前記データバスを前記ＣＰＵに接続させるためのバス直接制御手段、前記レジスタ手段に記憶されている情報に基づいて前記メモリからデータバスを介して読み出されたデータを一時記憶する一時記憶手段、および前記一時記憶手段に一時記憶されている前記第１の所定のビット幅のデータを分割して第２の所定のビット幅のデータずつ前記通信回路を介して外部に出力するデータ出力手段を備え、前記一時記憶手段に一時記憶されている全てのデータの送信を終了すると、次の送信データを前記メモリから読み出して送信処理を繰返すことを特徴とする、通信ＤＭＡ装置。」と補正された（以下、「本件補正発明」という。）。
　上記補正は、請求項１に記載された発明を特定するために必要な事項である「所定のビット幅の送信データ」について「レジスタ手段に記憶されている情報に基づいて」読み出すものである旨の限定を付加し、同じく「所定のビット幅のデータ」について「第１の所定のビット幅」である点と、「分割して数ビットずつ前記通信回路を介して外部に出力するデータ」について「第２の所定のビット幅」であるとの限定を付加するものであって、特許法第１７条の２第４項第２号の特許請求の範囲の減縮を目的とするものに該当する。
　そこで、本件補正後の前記請求項１に記載された発明（以下、「本件補正発明」という。）が特許出願の際独立して特許を受けることができるものであるか（平成１５年改正前特許法第１７条の２第５項において準用する同法第１２６条第４項の規定に適合するか）について検討する。
　
（２）引用例
　引用例：特開平３−２２８１６３号公報
　上記引用例には、以下の点が記載されている。
ａ．ＤＭＡコントローラにより入出力装置とメモリ間のデータ転送を行なうデータ転送装置において、
　前記入出力装置と前記メモリ間のデータバスは、前記ＤＭＡコントローラによって前記ＤＭＡコントローラと前記入出力装置間の第１のデータバスと、前記ＤＭＡコントローラと前記メモリ間の第２のデータバスとに分離され更に前記ＤＭＡコントローラは、
　前記入出力装置あるいは前記メモリからの転送データを一時保持しておく一時保持回路と、
　この一時保持回路に、前記入出力装置あるいは前記メモリからのデータを組立てあるいは分割することにより転送先の前記第１のデータバスあるいは第２のデータバスのデータ幅に合わせられるように、前記データを保持させた上で、その組立てたあるいは分割したデータを転送先の前記第１あるいは第２のデータバスに送出させるべく制御する制御回路とを備えてなることを特徴とするデータ転送装置。（公報第１頁【特許請求の範囲】の記載。）
ｂ．また、データバス６は、ＣＰＵ１に接続され、かつデータバス６’を介してＭＥＭ２に接続されている。また、データバス６は、データバス１０を介してＤＭＡＣ４’に接続されている。また、ＣＰＵ１及びＤＭＡＣ４’から出力されたバイトイネーブル信号は、信号線１２．１２’を介してＭＥＭ２に接続されている。
　また、ＩＯＲＤ／ＷＲはＣＰＵＩから出力され、信号線７を介してＤＭＡＣ４’に供給されるようになっている。また、ＭＥＭＲＤ／ＷＲｃ、ｃ’は夫々ＣＰＵ１、ＤＭＡＣ４から出力され、信号線８を介してＭＥＭ２に供給されるようになっている。
　また、１１はＩ／Ｏ３のデータバスであって、このデータバス１１によってＩ／Ｏ３とＤＭＡＣ４’とが接続されている。（公報第３頁右下欄第１０行乃至第４頁左上欄第５行の記載。）
ｃ．次に、調停回路４６は、信号Ｓ（論理“０”）によりＤＭＡ転送要求が発生したことを知り、バス使用要求信号ｇを第６図（Ｅ）に示すように論理“０”（アクティブ）にして、ＣＰＵ１に対してバス使用要求を知らせる。ＣＰＵ１は、バスを解放すべくバスの使用を中止し、バス使用許可信号ｈを第６図（Ｆ）に示すように論理“０”（アクティブ）にする。これによりＣＰＵ１に変わってＤＭＡＣ４’がアドレスバス５、データバス６、信号線７，８．１２を使用することができる（第６図（Ａ））。（公報第６頁左上欄第３乃至１４行の記載。）
ｄ．そして、ＤＭＡＣ４’とＭＥＭ２間のＤＭＡ転送が終了すると、ＤＭＡＣ４’は再び信号ｓ、ｇ、ｒ、ｋ、ｑ、ｔを論理“１”（インアクティブ）、信号ｐを論理“０”にして待ち状態となる。バス使用要求信号ｇが第６図（Ｅ）に示すように論理“１”になったことにより、ＣＰＵｌは、バス使用許可信号ｈを第６図（Ｆ）に示すように論理“１”（インアクティブ）にする。そしてＣＰＵ１は、第６図（Ａ）に示すようにアドレスバス５、データバス６、信号線７，８．１２を使用することができる。（公報第６頁右上欄第１４行乃至左下欄第４行の記載。）
　
（３）対比
　引用例に記載された「入出力装置」は、本件補正発明における「通信回路」に相当する。
　引用例の記載ａの「入出力装置とメモリ間のデータ転送を行なうデータ転送装置」と、記載ｂの「データバス６は、ＣＰＵ１に接続され」から、引用例発明は、本件補正発明の「ＣＰＵと通信回路とメモリとがデータバスを共有」する構成を備えている。
　引用例の記載ａの「入出力装置あるいは前記メモリからの転送データを一時保持しておく一時保持回路」は、本件補正発明の「メモリからデータバスを介して読み出されたデータを一時記憶する一時記憶手段」に相当する。
　引用例の記載ａの「前記入出力装置あるいは前記メモリからのデータを組立てあるいは分割することにより転送先の前記第１のデータバスあるいは第２のデータバスのデータ幅に合わせられるように、前記データを保持させた上で、その組立てたあるいは分割したデータを転送先の前記第１あるいは第２のデータバスに送出させるべく制御する」点は、本件補正発明の「前記第１の所定のビット幅のデータを分割して第２の所定のビット幅のデータずつ前記通信回路を介して外部に出力する」に相当する。
　引用例の記載ｃの「ＣＰＵ１は、バスを解放」する点及び同記載ｄの「ＣＰＵ１は、第６図（Ａ）に示すようにアドレスバス５、データバス６、信号線７，８．１２を使用することができる」からみて、引用例記載のものも本件補正発明と同じく「前記ＣＰＵに対して前記データバスの解放を要求し、読出終了後前記データバスを前記ＣＰＵに接続させるためのバス直接制御手段」なる構成を備えている。
　したがって、両者は、「ＣＰＵと通信回路とメモリとがデータバスを共有し、前記メモリに記憶されている送信データを前記通信回路を介して外部に出力するための通信ＤＭＡ装置であって、第１の所定のビット幅の送信データを前記メモリから読み出すために、前記ＣＰＵに対して前記データバスの解放を要求し、読出終了後前記データバスを前記ＣＰＵに接続させるためのバス直接制御手段、前記レジスタ手段に記憶されている情報に基づいて前記メモリからデータバスを介して読み出されたデータを一時記憶する一時記憶手段、および前記一時記憶手段に一時記憶されている前記第１の所定のビット幅のデータを分割して第２の所定のビット幅のデータずつ前記通信回路を介して外部に出力するデータ出力手段を備える、通信ＤＭＡ装置」である点で一致し、以下の点で相違する。
　
　相違点１：本件補正発明が「ＣＰＵからの制御により、前記メモリ上の送信すべきデータが格納されている領域を示す情報と送信すべきデータ容量を示す情報と通信開始を示す情報とを記憶するレジスタ手段を備え、前記レジスタ手段に記憶されている情報に基づいて送信データをメモリから読み出す」のに対し、引用例には、この点につき特段の記載がない点。
　
　相違点２：読出終了後前記データバスを前記ＣＰＵに接続するに際して、本件補正発明は、読出終了後「直ちに」接続しているのに対して、引用例には、「直ちに」かどうか特段の記載がない点。
　
　相違点３：本件補正発明においては、「前記一時記憶手段に一時記憶されている全てのデータの送信を終了すると、次の送信データを前記メモリから読み出して送信処理を繰返す」のに対し、引用例には、この点につき特段の記載がない点。
　
（４）判断
　相違点１：　また、本件出願前公知の特開平５−２２５１２２号公報には、「図２に、ＤＭＡコントローラ３内のレジスタの構成を示す。・・・　これら各レジスタの初期化に関しては、データ転送前に、転送開始アドレス、転送語数、ロウ・アドレス幅の設定値から、ホストＣＰＵ４の演算命令（整数の除算命令があると特に便利である）を用いて計算した結果が、上記各レジスタ内に設定されるものとする。（公報段落【０００９】乃至【００１０】の記載。）旨の記載がなされている。
　このように、「ＤＭＡコントローラ３内のレジスタ（本件補正発明における「レジスタ手段」に相当する。）の構成を示す。・・・データ転送前に、転送開始アドレス（本件補正発明における「送信すべきデータが格納されている領域を示す情報」に相当する。）、転送語数（本件補正発明における「送信すべきデータ容量」に相当する。）、・・・各レジスタ内に設定し、この情報に基づいて送信データをメモリから読み出す」点は、本件出願前公知技術であり、引用例記載の通信ＤＭＡ装置に採用して、本件補正発明のように構成することに格別の創意を要するものではない。
　
　相違点２：読出終了後「直ちに」接続する点は、例えば、特開昭６３−２９８６７号公報、特開昭５９−２７３３４号公報及び特開平８−３０５４６号公報にも例示されているように、本件出願前周知技術であって、引用例記載の通信ＤＭＡ装置に採用して、本件補正発明のように構成することに格別の創意を要するものではない。
　
　相違点３：本件出願前に頒布された特開平７−１２１４７４号公報の段落【００５７】には、「図４において、ＤＲＥＱ信号がハイになってからメモリバス４を介してＤＭＡ（１）がＲＡＭ２からデータバッファ回路１２にＤＭＡ転送し終る迄は、図２に示した場合と同じであるが、異なる所はその時点でシーケンス制御回路１１がＨＯＬＤ信号をローに戻さずに、続いてＤＭＡ（２）もＤＭＡ転送されてからＨＯＬＤ信号をローにし、メモリバス４の専有権をＣＰＵ１に戻すことである。」旨記載され、「前記一時記憶手段に一時記憶されている全てのデータの送信を終了すると、次の送信データを前記メモリから読み出して送信処理を繰返す」点は、本件出願前公知技術であり、引用例記載の通信ＤＭＡ装置に採用して、本件補正発明のように構成することに格別の創意を要するものではない。
　また、本件補正発明のように構成することによる作用効果も引用例並びに各周知技術の記載からみて格別のものではない。
　したがって、本件補正発明は、引用例に記載された発明及び各周知技術に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許出願の際独立して特許を受けることができないものである。
　
（５）むすび
　以上のとおり、本件補正は、平成１５年改正前特許法第１７条の２第５項において準用する同法第１２６条第４項の規定に違反するので、特許法第１５９条第１項の規定おいて読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　
　なお、請求人は、審尋に対する回答書において、請求項２および３の限定も含むように補正する旨主張し、その新たな請求項１は、「メモリからデータを読出した回数または通信回路に与えたデータの回数を係数する計数手段を設けその計数値をＣＰＵで読取ることができるように構成したものであり、ＤＭＡ転送処理中にその処理を一旦中断しても、ＤＭＡ転送処理を再開する際に中断時の停止個所から転送処理を開始することができる」ものであるから、特許性がある旨主張する。
　しかしながら、ＤＭＡ装置の計数値をＣＰＵから読取り可能とする点は、例えば特開昭５１−８０１３５号公報（特に第３頁左上欄第１５行〜同頁右上欄第３行を参照されたい）に記載されているように周知技術にすぎず、この点を採用し、ＣＰＵが送信の状況を把握できるようにすることに格別のものは認められない
　又、他の装置がバスの解放を要求した場合に処理を中断する、いわゆる割り込み処理を行う点も周知技術にすぎない。例えば、特開平４−６８４３３号公報及び特開平４−２５７０４９号公報等参照されたい。
　したがって、請求人の主張に係わらず、当該補正により補正された本件発明も、当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許出願の際独立して特許を受けることができないものであり、当該補正も、平成１５年改正前特許法第１７条の２第５項において準用する同法第１２６条第４項の規定に違反するので、特許法第１５９条第１項の規定おいて読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　
３．本願発明について
　平成１５年７月３日付の手続補正は上記のとおり却下されたので、本願の請求項１に係る発明（以下、同項記載の発明を「本願発明」という。）は、平成１１年１１月４日付手続補正書の特許請求の範囲の請求項１に記載された事項により特定される、以下のとおりのものである。
「ＣＰＵと通信回路とメモリとがデータバスを共有し、前記メモリに記憶されている送信データを前記通信回路を介して外部に出力するための通信ＤＭＡ装置であって、  前記ＣＰＵからの制御により、前記メモリ上の送信すべきデータが格納されている領域を示す情報と送信すべきデータ容量を示す情報と通信開始を示す情報とを記憶するレジスタ手段、  所定のビット幅の送信データを前記メモリから読み出すために、前記ＣＰＵに対して前記データバスの解放を要求し、読出終了後直ちに前記データバスを前記ＣＰＵに接続させるためのバス切替要求手段、 前記レジスタ手段に記憶されている情報に基づいて前記メモリからデータバスを介して読み出されたデータを一時記憶する一時記憶手段、および前記一時記憶手段に一時記憶されている所定のビット幅のデータを分割して数ビットずつ前記通信回路を介して外部に出力するデータ出力手段を備え、 前記一時記憶手段に一時記憶されている全てのデータの送信を終了すると、次の送信データを前記メモリから読み出して送信処理を繰返すことを特徴とする、通信ＤＭＡ装置。」
　
（１）引用例
　原査定の拒絶の理由に引用された引用例及びその記載事項は、前記「２．（２）」に記載したとおりである。
　
（２）対比・判断
　本願発明は、前記２．で検討した本件補正発明から「所定のビット幅の送信データ」の限定事項である「レジスタ手段に記憶されている情報に基づいて読み出すものである」との構成を省き、「所定のビット幅のデータ」の限定事項である「第１の所定のビット幅」であるとの構成を省き、さらに「分割して数ビットずつ前記通信回路を介して外部に出力するデータ」の限定事項である「第２の所定のビット幅」であるとの構成を省いたものである。
　そうすると、本願発明の構成要件を全て含み、さらに他の構成要件を付加したものに相当する本件補正発明が、前記「２．（３）と２．（４）」に記載したとおり、引用例に記載された事項及び周知技術に基づいて、当業者が容易に発明をすることができたものであるから、本願発明も、同様の理由により、引用例及び周知技術に基づいて、当業者が容易に発明をすることができたものである。
　
（３）むすび
　以上のとおり、本願発明は、引用例及び周知技術基づいて、当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　よって、結論のとおり審決する。