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　平成　５年特許願第１９８１４７号「テスト論理を制御するための構成レジスタおよびその方法」拒絶査定不服審判事件〔平成　６年　６月２４日出願公開、特開平　６−１７４８０１〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．　手続の経緯 
　本願は、平成５年８月１０日（パリ条約に基づく優先権主張　１９９２年８月２７日、米国）の出願であって、平成１２年８月３日付けで手続補正書が提出され、平成１４年４月１８日付けで拒絶の理由が通知され、平成１４年１０月２１日付けで手続補正書が提出され、平成１５年７月３０日付で拒絶の理由が通知され、平成１６年９月２２日付けで拒絶査定がなされ、これに対し、同年１２月２１日に拒絶査定に対する審判請求がなされたものである。 
　 
２．本願発明
　本願の請求項１ないし２４に係る発明は、平成１２年８月３日付け手続補正書及び平成１４年１０月２１日付け手続補正書により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項１ないし２４に記載されたとおりのものと認められるところ、そのうち請求項１に係る発明（以下、「本願発明」という）はつぎのとおりのものである。
「【請求項１】　論理テスト回路を制御するための構成レジスタであって、前記論理テスト回路は論理モジュールに結合され前記論理モジュールの保全性をテストし、前記論理テスト回路は正常な状態および低電力状態を有し、前記構成レジスタは、
　キー信号を受けるように配置されるキー入力と、
　リセット信号を受けるように配置されるリセット入力と、
　前記論理テスト回路に結合される出力と、
　前記キー入力、前記リセット入力、および前記出力に結合されるキー論理回路とを含み、前記キー論理回路は、前記出力を介して前記論理テスト回路に、前記キー信号および前記リセット信号に応答する制御信号を発生し、
　前記制御信号は、前記リセット入力が前記リセット信号によってトリガされるとき、前記論理テスト回路を前記低電力状態に駆動し、
　前記制御信号は、前記キー信号が予め定められたデータパターンに一致するとき、前記論理テスト回路を前記正常な状態に駆動する、構成レジスタ。」
　
３．刊行物に記載された発明
　原査定の拒絶の理由において引用された刊行物である特開平２−６２９８４号公報（以下、「引用刊行物」という）には、図面とともに以下の事項が記載されている。 
　
　ア．　「（産業上の利用分野）　本発明は集積回路に内蔵され、テスト信号に基づいて前記集積回路を通常動作モードからテストモードに切換える集積回路のテスト回路に関するものである。」（第１頁右下欄第３行〜第７行）
　イ．　「〔発明の構成〕　（課題を解決するための手段）　本発明は、集積回路に内蔵され、テスト信号に基づいて、集積回路を通常動作モードからテストモードに切換える集積回路のテスト回路において、集積回路の入力端子に入力される入力信号の時系列を記憶する記憶部と、この記憶部に記憶されたビットパターンと予め設定されるパターンとを比較し、一致しているときに一致信号を出力する比較部と、この比較部から出力される一致信号に基づいてテスト信号を発生するテスト信号発生部とを設けたことを特徴とする。」（第２頁左上欄第２行〜第１３行）
　ウ．　「（作　用）　このように構成される本発明による集積回路のテスト回路によれば、集積回路の入力端子に入力される入力信号の時系列が記憶部に記憶される。そして、この記憶部に記憶されたビットパターンと予め設定されるパターンとが比較部において比較され、一致しているときに一致信号が比較部から出力される。この一致信号に基づいてテスト信号がテスト信号発生部から発生され、集積回路が通常動作モードからテストモードに切換わる。これによりテストピンを増すことなく集積回路を通常動作モードからテストモードに切換えることができる。」（第２頁左上欄第１４行〜右上欄第６行）
　エ．　「（実施例）　第１図に本発明による集積回路のテスト回路の一実施例を示す。この実施例のテスト回路はシフトレジスタ２と、比較器３と、フリップフロップ４とを備えている。集積回路の入力端子１から入力信号Ａが集積回路の内部回路５に伝えられるとともに、シフトレジスタ２に入力される。そしてシフトレジスタ２において時系列としてビットパターン（ａ０，・・・，ａ９）が蓄えられる。このシフトレジスタ２に蓄えられたビットパターン（ａ０，・・・，ａ９）は予め設定されるビットパターン（ｂ０，・・・，ｂ９）と比較器３において比較される。そして一致していれば比較器３から出力される出力信号Ｃの値は“１”に、一致していなければ出力信号Ｃの値は“０”になる。この出力信号Ｃはフリップフロップ４に送出される。そして出力信号Ｃの値が“１”のときにフリップフロップ４がセツトされ、フリップフロップ４から値が“１”のテスト信号が出力される。値が“１”のテスト信号は集積回路の内部回路５に作用する。すると、内部回路は通常動作モードからテストモードに切り替る。一方テストモードを解除するにはフリップフロップ４にリセット信号を入力し、テスト信号の値を“０”にすることにより達成される。」（第２頁右上欄第７行〜左下欄第１１行）
　
　したがって、以上の記載事項及び図面の記載からみて、引用刊行物には、次の発明（以下、「引用発明」という）が記載されているものと認められる。
「集積回路に内蔵され、テスト信号に基づいて、集積回路を通常動作モードからテストモードに切換える集積回路のテスト回路において、集積回路の入力端子１に入力される入力信号の時系列を記憶するシフトレジスタ２と、このシフトレジスタ２に記憶されたビットパターンと予め設定されるパターンとを比較し、一致しているときに一致信号を出力する比較器３と、この比較器３から出力される一致信号によりセットされて出力端子から値が“１”のテスト信号を出力し、リセット端子にリセット信号が入力されることにより出力端子から値が“０”のテスト信号を出力するフリップフロップ４を備え、前記フリップフロップ４の出力端子に接続された集積回路の内部回路５を、前記値が“１”のテスト信号により通常動作モードからテストモードに切り替え、前記値が“０”のテスト信号によりテストモードを解除するようにしたことを特徴とする集積回路のテスト回路」
　
４．対比
　ア．本願発明と引用発明とを対比すると、引用発明の「入力信号」、「集積回路の入力端子１」、「リセット信号」、「リセット端子」、「出力端子」、「テスト信号」、「予め設定されるパターン」は、それぞれ、本願発明の「キー信号」、「キー入力」、「リセット信号」、「リセット入力」、「出力」、「制御信号」、「予め定められたデータパターン」に相当する。
　イ．引用発明の「内部回路５」と本願発明の「論理テスト回路」とは、ともに制御信号によりモードが切り替わる「テストに関する回路」である。
　ウ．引用発明の「シフトレジスタ２」、「比較器３」及び「フリップフロップ４」よりなる回路は、出力を介してテストに関する回路に、キー信号およびリセット信号に応答する制御信号を発生するものであるから、本願発明の「キー論理回路」に相当する。
　エ．引用発明の「テスト回路」は、その出力であるテスト信号に基づいて、集積回路の内部回路５を通常モードまたはテストモードに切り換えるものであり、かつ、シフトレジスタ２及びフリップフロップ４を備えるものであるから、テストに関する回路を制御するためのレジスタである点で、本願発明の「構成レジスタ」と共通するものである。
　オ．本願発明の「低電力状態」、「正常な状態」に関する記載として、本願の願書に添付された明細書には、
　「この発明は、電子構成要素上の組込みテスト論理を制御するためのシステムおよび方法に関し、より特定的には、テストが行なわれていないときに組込みテスト論理を不能化するためのシステムおよび方法に関する。」（【０００１】）、
　「現在のＢＩＳＴアーキテクチュアの１つの不利益は、そこに組入れられるテスト論理が、システムクロックによって駆動されると、論理モジュールがテストされているか否かに関わらず、電力を消費することである。」（【０００４】）、
　「したがって、論理モジュールがテストされていないときにテスト論理を不能化するＢＩＳＴアーキテクチュアを与えることが、明らかに望ましい。さらに、テスト動作のためにはテスト論理を能動化するが、正常な動作の間はあやまってテスト論理を能動化することのないような手段を与えることが望ましい。」（【０００５】）、
  「この発明は、テスト論理を制御するための構成レジスタを提供する。テスト論理は、正常な状態と低電力状態とを有する。構成レジスタは、キー信号を受けるように配置されるキー入力と、リセット信号を受けるように配置されるリセット入力と、テスト論理に結合される出力とを含む。構成レジスタは、キー入力に結合されるキー論理と、リセット入力と、出力とをさらに含む。キー論理は、出力を介してテスト論理に、キー信号およびリセット信号に応答する制御信号を発生する。制御信号は、リセット入力がリセット信号によってトリガされると、テスト論理を低電力状態に駆動し、制御信号は、キー信号が予め定められたデータパターンと一致すると、テスト論理を正常な状態に駆動する。」（【０００６】）、
　「この発明は、組込みテスト論理を有する回路配置をさらに提供し、テスト論理は、テスト動作が行なわれていないときには、電力を節約するために不能化され得る。回路配置は、論理モジュールおよびテスト論理を有する論理構成要素を含み、テスト論理は論理モジュールに結合され、正常な状態および低電力状態を有し、さらにテスト論理を制御するための構成レジスタを含む。構成レジスタは、キー信号を受けるように配置されるキー入力と、リセット信号を受けるように配置されるリセット入力と、テスト論理に結合される出力とを含む。構成レジスタは、キー入力に結合されるキー論理と、リセット入力と、出力とをさらに含む。キー論理は、出力を介してテスト論理に、キー信号およびリセット信号に応答する制御信号を発生する。制御信号は、リセット入力がリセット信号によってトリガされると、テスト論理を低電力状態に駆動し、制御信号は、キー信号が予め定められたデータパターンに一致すると、テスト論理を正常な状態に駆動する。」（【０００７】）、
  「【好ましい実施例の詳細な説明】　図１を参照すると、複数個のＢＩＳＴ装備された論理構成要素１４を含む回路配置１２が示される。論理構成要素１４は、システムクロック３０によって駆動される。論理構成要素１４の各々は、正常な状態および低電力状態を有するテスト論理１６を含む。正常な状態において、テスト論理１６は、動作可能であり、それが動作不可能である低電力状態にあるときより、多くの電力を消費する。」（【００１１】）、
　「テスト論理１６の状態は、導体１８を介して、テスト構成レジスタ２２の出力２０で伝送される制御信号によって制御される。テスト論理１６は、制御信号がクロックパルスを含むときには正常な状態にあり、制御信号が論理ＬＯＷであるときには低電力状態にある。」（【００１２】）、
　「テスト構成レジスタ２２は、ＴＥＳＴ−ＯＮモードおよびＴＥＳＴ−ＯＦＦモードを有し、多ビットキー入力２４に与えられるキー信号と、クロック入力２６に与えられるクロック信号と、リセット入力２８に与えられる外部リセット信号とに応答して動作する。リセット入力２８がトリガされると、テスト構成レジスタ２２は、ＴＥＳＴ−ＯＦＦモードに入り、制御信号はＬＯＷに駆動される。リセット入力２８は、たとえば、論理ＨＩＧＨが外部リセット信号によってそれに与えられるときに、トリガされ得る。ＬＯＷ制御信号は、導体１８を介してテスト論理１６に伝送され、テスト論理１６を低電力状態に入らせる。」（【００１３】）、
　「テスト構成レジスタ２２は、有効なキー信号がキー入力２４で与えられるまでは、ＴＥＳＴ−ＯＦＦモードのままであり、テスト論理１６にＬＯＷ制御信号を発生する。有効なキー信号とは、予め定められたデータパターンに一致する信号である。有効なキー信号が受取られると、テスト構成レジスタはＴＥＳＴ−ＯＮモードに入る。ＴＥＳＴ−ＯＮモードにおいて、テスト構成レジスタ２２は、現在クロック入力２６で受取られている信号に応答する制御信号を発生する。クロック入力２６で与えられる信号がクロック信号であり、かつテスト構成レジスタ２２がＴＥＳＴ−ＯＮモードにあるときには、クロックパルスを含む制御信号は、導体１８を介してテスト論理１６に伝送され、これは正常な状態で動作可能になる。テスト構成レジスタ２２が、ＴＥＳＴ−ＯＮモードにあるときには、テスト論理１６は、システムクロック３０によって、または第２のクロック信号ソース３１によって、クロック入力２６で与えられるクロックパルスによって駆動され得る。」（【００１４】）、
　「図２を参照して、システム構成要素１４のテスト論理１６が、より詳細に図示される。テスト構成レジスタ２２は、導体１８によってテスト論理１６に結合される。この発明の好ましい実施例に従えば、テスト論理１６は、ＤＣＲ６０、マルチプレクサ５６、およびＰＲＮＧ５８を含む。テスト構成レジスタ２２の動作は、特定のテスト論理構成要素を参照して説明されるが、テスト構成レジスタ２２は、低電力状態を有するいかなるテスト論理構成要素をも制御するために、用いられ得る。」（【００１７】）、
　「一般に、テスト構成レジスタ２２は、それが用いられていないときにはテスト論理１６を不能化し、テスト論理１６が、自己テスト、自己チェック、単一ステップテスト、および間隔テスト等のテスト動作を実行するのに必要とされるときには、テスト論理１６にクロック信号経路を与える。テスト論理１６の使用に先立って、テスト構成レジスタ２２は、有効なキー信号をキー入力２４に与えることによって、ＴＥＳＴ−ＯＮモードに置かれる。テスト動作が完了すると、テスト構成レジスタ２２は、リセット入力２８をトリガすることによってＴＥＳＴ−ＯＦＦモードに置かれ、したがってテスト論理１６を低電力状態に置く。」（【００１８】）、
　「構成制御９０は、マルチプレクサ５６およびＤＣＲ６０を制御して、従来のＢＩＳＴ回路によって与えられるモードをエミュレートし得る。たとえば、ＤＣＲ６０の読出し入力７８に構成制御９０によってＨＩＧＨが与えられる一方、マルチプレクサ５６のソース選択ポート８４に論理ＬＯＷが与えられ得る。このように構成されるので、データはＤＣＲ６０に影響を与えることなく、論理モジュール５０を介して信号ソース５４から、処理された信号受信機５２へと流れる。ＤＣＲ６０およびＰＲＮＧ５８はこのモードでは使用されないため、テスト構成レジスタ２２は、クロック入力７６および８８でＬＯＷを与え、ＤＣＲ６０およびＰＲＮＧ５８を不能化し、さもなければ消費するであろうエネルギを節約し得る。」（【００２８】）、
　「構成制御９０によってＤＣＲ６０の読出し入力７８にＬＯＷが与えられる一方、テスト論理モジュール５０に、マルチプレクサ５６のソース選択ポート８４で論理ＨＩＧＨが与えられ得る。有効なキー信号が、キー入力２４に与えられ、テスト構成レジスタをＴＥＳＴ−ＯＮモードに置き、クロックパルスがクロック入力２６に与えられる。このように構成されると、クロックパルスがテスト構成レジスタ２２を介して、導体１８を渡ってクロック入力７６および８８に与えられるので、データはＰＲＮＧ５８から論理モジュール５０を介して流れ、入力ポート６８でＤＣＲ６０へと読出される。予め定められた数のサイクルの後、ＤＣＲ６０の特性は、ポート７２を介して予め定められた正しい特性と比べられ、上述のように論理モジュール５０の内部保全性を確証し得る。」（【００２９】）
と記載されている。
　これらの記載及び図１、図２の記載からみて、本願発明の「低電力状態」とは、「論理テスト回路」がテスト動作を行わない状態でありかつその消費電力を低電力化した状態であり、また、本願発明の「正常な状態」とは、「論理テスト回路」がテスト動作を行う状態であると認められる。
　これに対して、引用発明の「通常動作モード」とは、「集積回路の内部回路５」が通常動作を行う状態、すなわち、テスト動作を行わない状態であり、また、引用発明の「テストモード」とは、「集積回路の内部回路５」がテスト動作を行う状態であることは、引用刊行物の記載全体の趣旨からみて明らかである。
　したがって、引用発明の「通常動作モード」は、テスト動作を行わない状態である点で、本願発明の「低電力状態」と共通し、引用発明の「テストモード」は、テスト動作を行う状態である点で、本願発明の「正常な状態」に相当する。
　
　以上の考察から、本願発明と引用発明とは、
「テストに関する回路を制御するための構成レジスタであって、前記テストに関する回路はテスト動作を行う状態とテスト動作を行わない状態を有し、前記構成レジスタは、
　キー信号を受けるように配置されるキー入力と、
　リセット信号を受けるように配置されるリセット入力と
　前記テストに関する回路に結合される出力と、
　前記キー入力、前記リセット入力、および前記出力に結合されるキー論理回路とを含み、前記キー論理回路は、前記出力を介して前記テストに関する回路に、前記キー信号および前記リセット信号に応答する制御信号を発生し、
　前記制御信号は、前記リセット入力が前記リセット信号によってトリガされるとき、前記テストに関する回路を前記テスト動作を行わない状態に駆動し、
　前記制御信号は、前記キー信号が予め定められたデータパターンに一致するとき、前記テストに関する回路を前記テスト動作を行う状態に駆動する、構成レジスタ」
である点で一致し、次の２点で相違する。
　
　相違点１　テストに関する回路が、本願発明では、論理テスト回路であり、該論理テスト回路は論理モジュールに結合され前記論理モジュールの保全性をテストするものであるのに対し、引用発明では、集積回路の内部回路５である点
　相違点２　テスト動作を行わない状態が、本願発明では、低電力状態であるのに対し、引用発明では、そのような限定がない点
　
５．判断
（５−１）相違点１について
　上記相違点１について検討する。
　集積回路の試験に関する技術分野において、通常動作モードかテストモードかを切り換える信号を受けて、テスト回路が該テスト回路に結合した論理回路のテストを行うようにすることは、例えば、特開昭６２−２０１３７８号公報に示されるように周知であるから、該周知技術を引用発明に適用し、通常動作モードかテストモードかを切り換えるテスト信号を受ける内部回路５に論理モジュールを結合して該内部回路５が結合した論理モジュールの保全性をテストするようにすることは当業者が容易になし得たことである。
（５−２）相違点２について
　上記相違点２について検討する
　テスト回路を内蔵する集積回路において、テスト動作を行わない状態ではテスト回路を駆動しないようにして消費電力を節減することは、例えば、特開平３−１９５０４６号公報、特開昭６０−１４８１３５号公報、特開平１−１８９５７２号公報に示されるように周知であるから、該周知技術を引用発明に適用して、テスト動作を行わない状態を低電力状態とすることは当業者が容易になし得たことである。
　
　そして、本願発明の奏する効果は、引用発明及び周知技術に基づいて当業者が予測し得る範囲内のものであって格別のものではない。
　
６．むすび
　以上のとおりであるから、本願発明は、引用発明及び周知技術に基づいて、当業者が容易に発明をすることができたものであり、特許法第２９条第２項の規定により特許を受けることができない。
　そして、本願発明が特許を受けることができないものであるから、その他の請求項に係る発明について審理するまでもなく、本願は拒絶すべきものである。 
　よって、結論のとおり審決する。