(57)【要約】  複数のプロセッサ装置（4）と、外部機器（E）がそれぞれ接続可能な複数のインターフェース装置（5）と、インターフェース装置（5）とプロセッサ装置（4）との間に設けられた接続部（8，10）とを有し、インターフェース装置（5）とプロセッサ装置（4）との間でデータが転送可能であるデータ処理装置が規定されている。接続部（8、10）には、インターフェースデバイス（5）とプロセッサデバイス（4）との間のデータフローをハンドルするための少なくとも1つのデータ管理デバイス（20）が設けられている。データ管理デバイス（20）は、ハードウェアコンポーネントの形態である。【選択図】図３
2022502743.tif 000002
【特許請求の範囲】
【請求項１】
データ処理装置であって、以下のものを備える。
- 複数のプロセッサデバイス（4）と
- 外部機器（E）がそれぞれ接続可能な複数のインターフェースデバイス（5）と、を備えており 
-前記インターフェースデバイス（5）と前記プロセッサデバイス（4）との間でデータを伝送することができ、前記インターフェースデバイス（5）と前記プロセッサデバイス（4）との間の接続部（8，10）と、
-前記接続部（8、10）に設けられており、前記インターフェースデバイス（5）と前記プロセッサデバイス（4）との間のデータフローをハンドルするための少なくとも1つのデータ管理デバイス（20）と、を備えていることを特徴とする。
【請求項２】
請求項1に記載のデータ処理装置であって、前記インターフェースデバイス（5）は、前記インターフェースデバイスに接続可能な外部デバイス（E）からデータを受信し、および／又は、前記インターフェースデバイスに接続可能な外部デバイスにデータを送信するように構成されていることを特徴とするデータ処理装置。
【請求項３】
請求項1又は2に記載のデータ処理装置であって、インターフェースデバイス（5）のうち少なくとも1つが、インターフェースデバイスに接続可能な外部デバイス（E）からデータを受信するように構成されており、少なくとも1つのインターフェースデバイスが、インターフェースデバイスに接続可能な外部デバイスにデータを送信するように構成されていることを特徴とするデータ処理装置。
【請求項４】
先行する請求項のいずれか1項に記載のデータ処理装置であって、前記データ管理デバイス（20）は、ハードウェアコンポーネントとして構成されていることを特徴とするデータ処理装置。
【請求項５】
請求項4に記載のデータ処理装置であって、前記ハードウェアコンポーネントは、前記プロセッサデバイス（4）および前記インターフェースデバイス（5）とはモジュール的におよび／又は論理的に異なるように構成されていることを特徴とするデータ処理装置。
【請求項６】
請求項4又は5に記載のデータ処理装置であって、前記ハードウェアコンポーネントは、前記インターフェース装置（5）の少なくとも一部分に直接接続されていることを特徴とするデータ処理装置。
【請求項７】
先行する請求項のいずれか1項に記載のデータ処理装置であって
- 前記プロセッサデバイス（4）は、データを格納するためのメモリ領域（22、23）を有し、かつ
- 前記データ管理デバイスは、前記プロセッサデバイス（4）のメモリ領域（22，23）へのデータフローをハンドルするように構成されていることを特徴とするデータ処理装置。
【請求項８】
先行する請求項のいずれか1項に記載のデータ処理装置であって、前記プロセッサデバイス（4）の少なくとも1つが、1つ以上のプロセッサコアを有することを特徴とするデータ処理装置。
【請求項９】
先行する請求項のいずれか1項に記載のデータ処理装置を備えたアビオニクスコンピュータシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数のプロセッサ装置と複数のインターフェース装置を有するデータ処理装置、特にアビオニクス用のデータ処理装置に関するものである。
【背景技術】
【０００２】
アビオニクスとは、通常、航空機に搭載される電気・電子機器全体を指す。最新のマイクロエレクトロニクスの開発に伴い、より多くの機能を、より小さく、より強力で、より効率的なアビオニクスコンピュータシステムに統合することが急速に進んでいる。アビオニクスコンピュータシステムの特徴は、一般的に時間のかかる手の込んだ承認手続きを取らなければならないことである。承認が得られて初めて、対応するコンポーネントを航空機やアビオニクス機器などに使用することができる。そのため、部品の変更は非常にゆっくりと、かつ不本意な形でしか行われない。
【０００３】
アビオニクスで一般的なコンピュータシステムでは、ほとんどの場合、個々のアプリケーションが実行できるプロセッサが提供されている。プロセッサはインターフェースに接続され、インターフェースは他の機器、例えば計測機器やセンサなどに接続される。
【０００４】
前述の長い承認手続きのために、実際には、特にインターフェースはその構造や定義を何十年にもわたって変更せずに使用しなければならないことがある。インターフェースを変更したり、新たに定義したりすると、非常に手間がかかるため、高額な費用を上回るメリットがある場合にのみ、合理的となる。
【０００５】
複数の既存のサブシステムは、近代化プログラムの過程で、既存のフライトプラットフォーム上で個々の高度に統合された機器に置き換えられることが多い。その際には、既存の機能に付加的な機能が拡張されることになる。
【０００６】
図1は、アビオニクスシステムの典型的な発展を模式的に示したものである。図の左側には、従来のネットワークアーキテクチャ1が示されており、これが近代化の過程で高度に統合されたアビオニクス2へとさらに発展していくことになる。
【０００７】
従来のネットワークアーキテクチャ1は、多数の個別のコンピュータシステム3が存在し、各コンピュータシステム3は、1つ又は複数のプロセッサ4と、プロセッサ4に接続されたインターフェース5が存在することを特徴とする。インターフェース5は、外部機器を接続できるようにするために、適切なコネクタ6、例えば、コネクタプラグやソケットにそれぞれ結合することができる。
【０００８】
近代化の過程で、このような複雑で多様なシステムは、図1の画像の右部分に示すように、さらに統合されることになる。このプロセスでは、アビオニクスに搭載されている最新のマルチコアプロセッサ7を、安全を最重要視するべきアプリケーションにも無制限に使用できるようにすることが試みられている。
【０００９】
その結果、いくつかのコンテキストで複数の異なるアプリケーション（ソフトウェア）を同時に実行できる高度な並列コンピュータアーキテクチャが作成される。このプロセスでは、アプリケーションやコンテキストは、限られた量の物理的リソース（ハードウェア）を共有する。特に、コンピュータサブシステムの多数の入出力インターフェース（I/Oインターフェース）も、通常、このような物理的リソースに属する。
【００１０】
一つの問題は、柔軟なI/Oアーキテクチャを実現することであり、これにより、（長年）確立されているだけでなく、新しい、あるいは将来のインターフェース規格の統合を可能にすることができる。これを標準化し、認定されたマルチコアコンピュータサブシステムに効率的に使用できるようにすることが望ましい。
【００１１】
アビオニクスにおけるよく知られているシステムでは、個々のソフトウェアアプリケーション、プロセッサコア、プロセッサに対して、それぞれ物理的なインターフェースが固定的に割り当てられている。これにより、既存のサブシステムの拡張性や柔軟性が大きく制限されている。特定のタイプの複数のインターフェースを、例えばアプリケーション専用の集積回路（IC）を用いて実装する場合、集積回路とそれに関連する機能を、個々のプロセッサコアと、関連するドライバーおよびアプリケーションのソフトウェアコンテキストに割り当てる。このプロセスでは、I/Oサーバーソフトウェアを使用することで、一定の柔軟性を得ることができる。しかし、付加的なレイテンシ、プロセス計画の高い複雑性、複数のデータコピープロセス、および計算時間の要求の間の複雑な交換関係に関しては、特に満足のいく解決策は達成されていない。このため、このようなアプローチは、非常に複雑であったり、非常にレイテンシに悩まされたりすることがある。
【００１２】
関連するソフトウェアアプリケーションがデータを要求するという点では、通常、データはインターフェース（I/Oハードウェア）とソフトウェアの間で交換される。この要求の結果、データは周辺のインターフェース（例えばPCI Express）を経由して、インターフェースに割り当てられたメモリから直接取り出されるか、送信に関連するメモリに提供される。
【００１３】
多くの場合、周辺機器とメインメモリ間のデータ転送を整理し、この方法でソフトウェアアプリケーションを軽減するために、さらに専用のハードウェアが使用される（例えば、プロセッサのDMAコントローラを使用する）。
【００１４】
図2は、複数のプロセッサ上のアプリケーション（ソフトウェアアプリケーション）によって共同で使用される複数のインターフェースを有するアビオニクスにおけるコンピュータシステムの典型的な周知の実装例を示す抽象的な図である。
【００１５】
本例では、3つのプロセッサ4が示されており、その上で合計5つの異なるアプリケーションが実行されます。より分かりやすくするために、各プロセッサには参照番号4a、4b、4cが付けられている。また、本明細書で説明するインターフェース5には、参照数字5a、5bが付されている。
【００１６】
インターフェース5又は5a，5bは、例えば、他の機器、センサ、リレー、バルブ、電気モータなど、図示しない外部機器Eと結合することができる。
【００１７】
本実施例では、データは、インターフェース5aを介して、外部機器Eから供給され、そこから接続部8を介してプロセッサ4aに転送される。特に、データは、インターフェース5aから、プロセッサ4a上で動作するアプリケーション2に流れる。アプリケーション2は、インターフェース5aを制御し、したがって、データの流れも制御する。
【００１８】
さらに、アプリケーション2は、同じくプロセッサ4a上で動作するアプリケーション1と、別のプロセッサ、すなわちプロセッサ4b上で動作するアプリケーション3と、入力データを共有する。
【００１９】
このプロセスで作成されたデータフローは、接続部9a（アプリケーション2とアプリケーション1の間）および9b（アプリケーション2とアプリケーション3の間）によって示される。
【００２０】
また、レイテンシは、それぞれの場合において、異なる時間周期を含むことができるデータフローに結びついている。アプリケーション2によるインターフェース5aからのデータの読み込みには、通常1ms以下の時間がかかる。これは、プロセッサ4a内の接続部9aを介してアプリケーション2からアプリケーション1にデータをコピーする場合にも当てはまる。
【００２１】
対照的に、プロセッサ4aからプロセッサ4bへのコピー、すなわちアプリケーション2からアプリケーション3へのコピーは、はるかに時間がかかり、典型的には40ms未満となることがある。
【００２２】
別のデータフローが、図2の画像の右部分に示されている。この図では、データはインターフェース5bを介して外部機器Eに出力されることになっている。インターフェース5bは、接続部10を介してアプリケーション4によって制御される。アプリケーション3のデータがインターフェース5bを介して出力されることになっているので、プロセッサ4c上のアプリケーション4は、他のプロセッサ4b上のアプリケーション3がデータを送信するためにインターフェース5bを利用可能にする。このため、アプリケーション3とアプリケーション4の間には、追加の接続11が存在する。
【００２３】
このプロセスでは、2つのプロセッサ（ここではプロセッサ4bと4c）の間でデータを再度コピーする必要があり、40ms未満のレイテンシ時間が発生する可能性がある。アプリケーション4（ソフトウェア）によるインターフェース5bへの書き込みは、典型的には＜1ms＞である。
【００２４】
本明細書で述べた典型的な遅延時間は、特に、ソフトウェアのデータ転送、コピープロセス、および個々のプロセッサ間の非同期ソフトウェアプロセス計画を通じて発生し得る。図2では、遅延時間又はそれらの内在するプロセスが破線の矢印で示されています。
【発明の概要】
【発明が解決しようとする課題】
【００２５】
本発明は、このように説明されたアビオニクスデータ処理装置を、一方ではその柔軟性に関して、他方ではデータフローの速度又は遅延時間の短縮に関して改良するという目的に基づいている。
【課題を解決するための手段】
【００２６】
この目的は、本発明によれば、請求項1の特徴を有するデータ処理装置によって達成される。有利な実施形態は、従属請求項に明記されている。本発明によるデータ処理装置は、特に、アビオニクスコンピュータシステムにおいて有利に使用することができる。
【００２７】
複数のプロセッサと、外部デバイスがそれぞれ接続可能な複数のインターフェースと、前記インターフェースと前記プロセッサとの間でデータが伝送可能な、前記インターフェースと前記プロセッサとの間の接続部とを備え、前記インターフェースと前記プロセッサとの間のデータフローを処理するための少なくとも1つのデータ管理デバイスが前記接続部に設けられている、データ処理装置が提供される。
【００２８】
このように、周知のデータ処理装置とは対照的に、データフローを処理するデータ管理デバイスが、データ処理装置においては、インターフェースとプロセッサとの間の接続部に追加的に設けられている。特に、プロセッサやその上で動作するソフトウェアアプリケーションは、それによってデータハンドリングの作業から解放され、効率が向上する。
【００２９】
ここでいう外部機器とは、機器、センサ、モータ、バルブ、スイッチ、照明器具、空調機器などで、例えば航空分野で使用され、インターフェースに接続可能なものを指す。したがって、これらの外部機器は、特定のデータ処理装置の一部ではない。むしろ、記載されたデータ処理装置のシステム境界は、それによって接続可能な外部機器が検出されないようになっている。
【００３０】
プロセッサは、よく知られた方法で構築することができるプロセッサデバイスであり、特に、1つ以上のメインプロセッサ又はプロセッサコア（CPU）、制御ユニット又はテールユニット、演算ユニット、レジスタ、データライン（データバス）、キャッシュ、およびメモリ管理ユニット（MMU）を含むことができる。したがって、「プロセッサ」という用語は、実際のプロセッサだけで構成されるのではなく、当然、プロセッサの動作に必要な、プロセッサに結合されたメモリ領域（例えば、メインメモリ）も含んでいる。
【００３１】
インターフェースは、多様に設計されたインターフェースデバイスであり、特に、航空用の機器を1つ以上のプロセッサに結合するためのハードウェアインターフェースとして構成されています。したがって、それらは、例えば、アナログ又はデジタル、パラレル又はシリアルインターフェースなどとして構成することができる。
【００３２】
例えば、インターフェースは様々なタイプのインターフェースを含み、例えばディスクリートインターフェース（28V、GNDオープン、12V、5V、TTL、PWM）、アナログインターフェース（電流、電圧、周波数）、シリアルインターフェース、デジタルインターフェースなどを含む。また、インターフェースには、複数の従来のディスクリート（アナログ、デジタル）、シリアル（ARINC-429、RS-422など）、バス（MIL-STD-1553、CAN、STANAG-3910など）、および最新のネットワークインターフェース（イーサネット、AFDX、ファイバチャネルなど）を含めることができる。
【００３３】
前述の接続部は、一方ではプロセッサとインターフェースの間に存在し、他方ではプロセッサ間に直接存在することもできる。
【００３４】
例えば、図1に関連して上記で説明したように、マルチコアプロセッサが動作するアビオニクスコンピュータシステムに複数のプロセッサ装置を設けることができ、その上で、インターフェースに普遍的にアクセスしなければならないソフトウェアアプリケーションが動作する。
【００３５】
そのため、データ管理デバイスは、インターフェースやプロセッサとは別に、追加的に設けられる。そのため、インターフェースやプロセッサを構造的に変更する必要がなく、対応する承認手続きを簡略化、迅速化することが可能である。
【００３６】
データフローのハンドリングには、特に、受信データおよび送信データの管理、ソート、転送など、通常それに関連する措置を実行することが含まれる。
【００３７】
データ処理装置の複雑さに応じて、複数のデータ管理デバイスを使用することもできる。これらのデバイスは、それぞれがインターフェースに割り当てられ、インターフェースからおよびインターフェースへのデータフローをハンドルする。
【００３８】
インターフェースは、そのインターフェースに接続可能な外部機器からデータを受信したり、そのインターフェースに接続可能な外部機器にデータを送信したりするように構成することができる。したがって、インターフェースは、通常の方法でデータの受信と送信を行うことができる。
【００３９】
したがって、インターフェースの少なくとも1つは、インターフェースに接続可能な外部機器からデータを受信するように構成することができ、インターフェースの少なくとも1つは、インターフェースに接続可能な外部機器にデータを送信するように構成することができる。
【００４０】
データ管理デバイスは、ハードウェアコンポーネントとして構成することができる。これは、データがソフトウェアによって管理されるのではなく、したがって、特に、プロセッサ上で実行されるアプリケーションを使用するのではなく、データ管理デバイスがそれ自身のハードウェアコンポーネントを表すことを意味する。具体的には、データ管理デバイスを集積回路（IC）として構成することができる。
【００４１】
ハードウェアコンポーネント又は集積回路は、プロセッサやインターフェースとはモジュール的又は論理的に区別して構成することができる。ハードウェアコンポーネントは、プロセッサやインターフェースとは構造的に区別され、独自のコンポーネントとして構成することができるため、プロセッサやインターフェースを構造的に配置する必要がなく、承認手続きが簡素化される。同様に、ハードウェアコンポーネントをシステムオンチップに実装し、すべてのコンポーネントを1つのチップに統合することも可能であるが、ハードウェアコンポーネントと他のコンポーネント（プロセッサ、インターフェース）との論理的な区別は与えられる。
【００４２】
ハードウェアコンポーネントは、インターフェースの少なくとも1つの部分に直接接続することができます。このようにして、高速なデータ交換が可能となる。
【００４３】
プロセッサは、データを記憶するためのメモリ領域を含むことができ、データ管理デバイスは、プロセッサのメモリ領域へのデータフローをハンドルするように構成することができる。このプロセスでは、特に、プロセッサ上で実行されるアプリケーションのために、物理的なメモリ領域を定義することができる。これらのメモリ領域は、通常、メインメモリ内にあり、そこに格納されたデータは、関連するアプリケーションによって使用される。さらに、メモリ領域は、関連アプリケーションを使用せずに、データ管理デバイスによって直接制御することができる。これにより、アプリケーションの負担が軽減され、遅延時間が大幅に短縮される。したがって、データ管理デバイスは、物理的なメモリ領域に直接データを書き込んだり、そこからデータを読み出したりすることができる。
【００４４】
このプロセスでは、メインメモリ（すなわちプロセッサRAM）の使用が特に有利である。例えば、インターフェースを介して外部機器としてメモリを物理的に割り当てることも可能である。しかしながら、その場合、プロセッサはこの周辺機器のインターフェースを使ってしかアクセスできず、大きな遅延が生じてしまう。しかしながら、メインメモリは、プロセッサによって高速かつ低レイテンシでアクセスすることができ、これは外部機器に割り当てられたメモリの場合には当てはまらない。
【００４５】
プロセッサ装置の少なくとも1つは、1つ又は複数のプロセッサコアを有することができる。同様に、コンピュータシステムが、少なくとも1つ以上のプロセッサ機器を含むことも可能である。
【００４６】
データ処理装置は、特に有利な態様でアビオニクスコンピュータシステムに使用することができる。
【００４７】
データ管理デバイスは、集積回路（ハードウェア）の形態をとっており、異なるタイプの複数の割り当てられたアビオニクスI／Oインターフェース上の入出力データの選別と転送を完全に自律的に引き受ける。これは主に、プロセッサ内で動作するソフトウェアによる一定の制御努力とデータ転送なしに発生する。
【００４８】
インターフェースを介して受信された受信データは、データ管理デバイスによって、プロセッサのメインメモリ内で直接、互いに独立した複数のソフトウェアアプリケーションが利用できるようになっている。また、ソフトウェアによって外部に転送されるべきデータは、データ管理デバイスによってプロセッサのメインメモリから収集される。このプロセスでは、プロセッサ上で動作するソフトウェアアプリケーションが積極的に関与することなく、インターフェースとプロセッサメインメモリの間でデータが転送される。
【００４９】
適切なメモリアクセス管理（プロセッサおよびオペレーティングシステムの設定）により、データ管理デバイス（集積回路）、実装されたインターフェース、および複数のソフトウェアアプリケーションを介して受信および送信されたすべてのデータを、矛盾なく安全に同時に使用することができる。このプロセスでは、ソフトウェアアプリケーションは、1つ以上のプロセッサコア又は1つ以上のマルチコアプロセッサ上で並行して実行することができる。
【００５０】
ハードウェア（データ管理デバイス）とソフトウェア（プロセッサ上で実行されるアプリケーション）の間で、堅牢で同期のとれたデータ交換を行うためには、インターフェースの種類にかかわらず、同じ汎用的なアプローチを使用することができる。このプロセスでは、工業規格と互換性のあるデータ構造を使用することができる。例えば、PCI-ExpressやRapid-I/Oなどの有名なシステムがこれに該当する。データ構造には、適切な同期モデル（プロデューサ、コンシューマ、セマフォ）と通信モデル（パケットベースのメモリ転送、ダイレクトメモリアクセス[DMA]）に関連したリングバッファを使用できる。
【００５１】
工業規格と実質的に互換性のあるコンポーネントを使用しているため、柔軟性や効率性を制限することなく、安全を最重要視するべきアビオニクスの一部として承認手続きにかかる費用を管理することができる。
【発明の効果】
【００５２】
データ処理装置の援助のおかげで、使用するインターフェースの種類に関係なく、データを入出力する仕組みの標準化が可能になる。ハードウェア面でのソフトウェアアプリケーションの軽減により、ソフトウェアの実行効率を高めることができる。ソフトウェアの入出力作業が軽減されることで，ソフトウェアの実行への干渉が減少し，承認問題に重要な決定性を容易に示すことができるようになる。
【００５３】
このデータ処理装置は、異なるインターフェースを異なるアプリケーションが同時に使用しても、追加の遅延が発生しない堅牢なモデルである。
【００５４】
この装置は、個々のプロセッサを備えた従来のシステムから、1つ又は複数のマルチコアプロセッサを備えた最新のシステムまで、非常に優れたスケーラビリティを実現する。
【００５５】
これらおよびその他の利点や特徴は、添付の図を用いた例に基づいて以下の文章で説明する。
【図面の簡単な説明】
【００５６】
【図１】図1は、古いコンピュータシステムを新しいコンピュータアーキテクチャに統合することの概略例を示しています。
【図２】図2は、従来技術によるデータ処理装置の主要構造を示す図である。
【図３】図3は、本発明に係るデータ処理装置の概略図である。
【図４】図4は、メモリ管理の詳細を示す図である。
【発明を実施するための形態】
【００５７】
図3は、本発明によるデータ処理装置の概略構造を示しており、この装置は、例えば、コンピュータシステムの一部とすることができる。先行技術に関して図2に関連して上述した構成要素と類似しているか、又はそれらと同一である可能性がある構成要素には、同じ参照数字が付けられている。
【００５８】
したがって、図2のデータ処理装置とは対照的に、図3の発明によるデータ処理装置では、インターフェース5とプロセッサ4との間の接続部8に、少なくとも1つの追加のデータ管理デバイス20が設けられていることがわかる。図3に示す例では、2つのデータ管理デバイス20（HW I/O manager - hardware）が使用されている。他の変形例でも、1つのデータ管理デバイス20のみを備えたり、複数のデータ管理デバイスを備えたりすることができる。
【００５９】
データ管理デバイス20は、異なるインターフェースデバイス5と、プロセッサ4上で動作するアプリケーションとの間のデータフローを処理する。特に、データ管理デバイス20は、ハードウェアとして、例えば、集積回路（HW I/O manager）の形で実装される。
【００６０】
データ管理デバイス20は、インターフェース管理とデータ転送を引き継ぎ、それにより、後述するように、著しく低減された遅延時間が可能となる。著しく低減された遅延時間は、データ管理デバイスを介したインターフェースの仮想化、後述するプロセッサのメインメモリの直接共通利用、データ管理デバイス20を介した送受信データの自動仕分け、転送などが主な要因となっている。
【００６１】
図3に示す具体例では、データ管理デバイス20は、外部のデバイスEに接続されたインターフェース5aからデータを受信し、一方で、アプリケーション1、2がプロセッサ4aで使用するメインメモリ領域に直接書き込む。先行技術から知られている図2の例とは異なり、アプリケーション（図2ではアプリケーション2）がデータを受信し、別のアプリケーション（図2ではアプリケーション1）が使用するためにそのようなデータをコピーしなければならないことは要求されない。そうではなく、データ管理デバイス20は、データをアプリケーション1と2の両方が同時に利用できるようにする。
【００６２】
また、インターフェース5aを介して受信したデータは、アプリケーション3の主記憶領域にも直接書き込まれるため、そこでも複雑なコピー処理（図2ではアプリケーション2からアプリケーション3へのデータのコピー）が省略されることになる。
【００６３】
この目的のために、特にデータ管理デバイス20のために、関連するメモリ領域への固定された物理的な接続が定義され、理想的には動作中も変更されない。したがって、データ管理デバイス20は、どのデータをプロセッサ4のどのメモリ領域に書き込まなければならないかを正確に「知っている」。
【００６４】
したがって、データの流れは、（受信）インターフェース5aと、プロセッサ4aのアプリケーション1および2のメモリ領域と、プロセッサ4bのアプリケーション3のメモリ領域との間の接続部8を介して行われる。
【００６５】
データ管理デバイス20による書き込み処理では、非常に短い遅延時間が得られる。その時間は通常5μs以下である。比較のために，図2の装置の読み取りとコピーのプロセスでは，ミリ秒の範囲でかなり長い遅延時間が必要であった。図3では、遅延時間又はその基礎となるプロセスが破線の矢印で示されている。
【００６６】
アプリケーション3および4からデータを送信する例を、図3の画像の右側部分で説明する。 ここでは、データ管理デバイス20（図3の画像右側部分に示す）が、アプリケーション3、4のメモリ領域に直接アクセスし、そこから読み出したデータを直接インターフェース5bに転送する。
【００６７】
したがって、データの流れは、プロセッサ4b内のアプリケーション3から接続部10及びプロセッサ4c内のアプリケーション4を介して、データ管理デバイス20を経由して、（送信用）インターフェース5bに至る。
【００６８】
ここでも、発生するレイテンシ時間は非常に短く、典型的には10μs未満である。
【００６９】
また、プロセッサ4は、通常の方法で接続部11を介して相互に接続することができる。
【００７０】
図3に示すプロセッサ4は、それぞれの場合において、プロセッサコア（「CPU」）と、関連するメモリ階層およびメモリ管理とを有することができる。プロセッサ4がマルチコアプロセッサの一部である場合（例えば、図1のマルチコアプロセッサ7を参照）、プロセッサコア（CPU）が、当該マルチコアプロセッサの一部である他のプロセッサコア（CPU）とメモリ管理を共有することも可能である。これに関連して、図1を参照して、そこに示されているマルチコアプロセッサ7に対して、各場合に4つのプロセッサコア（対応して、図3の「CPU」）が例示的に示されていることが付け加えられる。もちろん、マルチコアプロセッサ7は、異なる構造にすることができる。
【００７１】
したがって、図3の例では、プロセッサ4aおよび4bは、例えば、第1のマルチコアプロセッサの一部とすることができ、プロセッサ4cは、別のマルチコアプロセッサの一部とすることができる。
【００７２】
図4は、データフローとメモリアクセスをよりよく説明するために、別のアプリケーションの例をより詳細に示したものである。
【００７３】
この図では、実際のメインプロセッサ4の表現は、プロセッサ4に割り当てられたメインメモリ21とは別になっている。図2および図3の表現では、関連するメインメモリは別個に示されておらず、プロセッサ4の一部として示されている（より正確には、プロセッサデバイスは実際のプロセッサを構成するとともに、メモリ領域などの追加コンポーネントがさらに必要とされる）。
【００７４】
メモリ領域22（アプリケーション1用）および23（アプリケーション2用）がそれぞれ割り当てられているアプリケーション1および2は、プロセッサ4内で実行される。メモリ領域22，23は、公知の方法でメモリ管理24によって管理されている。
【００７５】
データ管理デバイス20（HW I/O manager）は、その都度、定義された方法で割り当てられたインターフェース5又は5a，5bと、それに関連するデータフローとをハンドルすることができる適切なコンフィギュレーション25を有している。特に、データ管理デバイス20は、どのインターフェース5からのどのデータがメインメモリ21のどのメモリ領域22，23に書き込まれなければならないか、あるいはそこから読み出されて送信されなければならないかを「知っている」。
【００７６】
図4に示す例では、図3に基づいて既に説明したように、データ管理デバイス20によって、（受信）インターフェース5aを介して、受信データがメモリ領域22（アプリケーション1用）および23（アプリケーション2用）に書き込まれる。アプリケーション1とアプリケーション2は、メモリ領域22と23に直接アクセスすることができる。
【００７７】
出力されるデータは、図示の例では、アプリケーション2によってメモリ領域23に書き込まれ、そこからデータ管理デバイス20によって読み込まれ、インターフェース5bにルーティングされる。
【００７８】
図4は、非常に単純化されたシステムの構造のみを示している。より複雑なシステムでは、例えば、複数のプロセッサコア（「CPU」）が、共通のメモリ管理と共通のメインメモリを共有することが可能である（例えば、マルチコアプロセッサにおいて）。データ管理デバイス20は、ひいては、複数のマルチコアプロセッサに結合することができる。
【図１】
2022502743.tif 000003
【図２】
2022502743.tif 000004
【図３】
2022502743.tif 000005
【図４】
2022502743.tif 000006
【手続補正書】
【提出日】令和2年12月3日(2020.12.3)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
データ処理装置を備えたアビオニクスコンピュータシステムであって、前記データ処理装置は以下のものを備える。
- 複数のプロセッサデバイス（4）、ここで、前記プロセッサデバイス（4）の少なくとも1つが、1つ以上のプロセッサコアを有する、
- 外部機器（E）がそれぞれ接続可能な複数のインターフェースデバイス（5）と、を備えており 
-前記インターフェースデバイス（5）と前記プロセッサデバイス（4）との間でデータを伝送することができ、前記インターフェースデバイス（5）と前記プロセッサデバイス（4）との間の接続部（8，10）と、
-前記接続部（8、10）に設けられており、前記インターフェースデバイス（5）と前記プロセッサデバイス（4）との間のデータフローをハンドルするための少なくとも1つのデータ管理デバイス（20）と、を備え、
- 前記プロセッサデバイス（4）は、データを格納するためのメモリ領域（22、23）を有し、前記メモリ領域（22、23）はそれぞれプロセッサコアに結合されており
- 前記データ管理デバイスは、前記プロセッサデバイス（4）のメモリ領域（22，23）へのデータフローをハンドルするように構成されており、
- 前記メモリ領域（22、23）は前記データ管理デバイス（20）によって直接制御可能であり、前記データ管理デバイスは関連するアプリケーションのために固定されて定義されている物理メモリ領域に対してデータを書き込み、又は、読み出しでき、
- 前記データ管理デバイス（20）は、ハードウェアコンポーネントとして構成されており、
- 前記ハードウェアコンポーネントは、前記プロセッサデバイス（4）および前記インターフェースデバイス（5）とはモジュール的におよび／又は論理的に異なるように構成されており、
- 前記ハードウェアコンポーネントは、前記インターフェース装置（5）の少なくとも一部分に直接接続されており、
- 前記データ管理デバイス（20）と前記インターフェースデバイス（5）との間のデータフローと、前記データ管理デバイス（20）と前記プロセッサデバイス（4）との間のデータフローとが、区別される接続部（8、10）を使用することを特徴とするアビオニクスコンピュータシステム。
【請求項２】
請求項1に記載のアビオニクスコンピュータシステムであって、前記インターフェースデバイス（5）は、前記インターフェースデバイスに接続可能な外部デバイス（E）からデータを受信し、および／又は、前記インターフェースデバイスに接続可能な外部デバイスにデータを送信するように構成されていることを特徴とするアビオニクスコンピュータシステム。
【請求項３】
請求項1又は2に記載のアビオニクスコンピュータシステムであって、インターフェースデバイス（5）のうち少なくとも1つが、インターフェースデバイスに接続可能な外部デバイス（E）からデータを受信するように構成されており、少なくとも1つのインターフェースデバイスが、インターフェースデバイスに接続可能な外部デバイスにデータを送信するように構成されていることを特徴とするアビオニクスコンピュータシステム。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００２４
【補正方法】変更
【補正の内容】
【００２４】
本明細書で述べた典型的な遅延時間は、特に、ソフトウェアのデータ転送、コピープロセス、および個々のプロセッサ間の非同期ソフトウェアプロセス計画を通じて発生し得る。図2では、遅延時間又はそれらの内在するプロセスが破線の矢印で示されています。
US 2006/0123071 A1号公報には乗り物のパワートレイン内のセンサによって提供される信号を処理するための装置が記載されている。
マルチコアプロセッサに処理が分散されているアビオニクスコンピュータシステムはUS9,137,038 B1から知られており、各プロセッサはデータバスによって互いに接続されている。
EP3 098 718 A1号交付はホストプロセッサとそれに結合されたアクセラレーションプロセッサとを備えた仮想化プラットフォームが記載されている。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００２６
【補正方法】変更
【補正の内容】
【００２６】
この目的は、本発明によれば、請求項1の特徴を有するデータ処理装置を備えたアビオニクスコンピュータシステムによって達成される。有利な実施形態は、従属請求項に明記されている。したがって、本発明によるデータ処理装置は、特に、アビオニクスコンピュータシステムにおいて有利に使用することができる。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００２７
【補正方法】変更
【補正の内容】
【００２７】
複数のプロセッサと、外部デバイスがそれぞれ接続可能な複数のインターフェースと、前記インターフェースと前記プロセッサとの間でデータが伝送可能な、前記インターフェースと前記プロセッサとの間の接続部とを備え、前記インターフェースと前記プロセッサとの間のデータフローを処理するための少なくとも1つのデータ管理デバイスが前記接続部に設けられている、データ処理装置を備えたアビオニクスコンピュータシステムが提供される。
【国際調査報告】
2022502743.tif 000007
2022502743.tif 000008
2022502743.tif 000009
2022502743.tif 000010