(57)【要約】  提供される装置は：第１供給電力を提供する第１電源レール；第２及び第３供給電力を提供する第２及び第３電源レールであって、第１供給電力の電圧レベルは第２及び第３供給電力各々の電圧レベルよりも高い、第２及び第３電源レール；第１電源レール及び第２電源レールに結合された第１ドライバ回路；第３電源レールに結合され、第１ドライバ回路に結合された第２ドライバ回路；及び、第１電源レールと第２ドライバ回路とに結合された、Ｎ型導電性のトランジスタのスタックを備える。
2022501851.tif 000002
【特許請求の範囲】
【請求項１】
第１電源を提供する第１電源レール；
第２及び第３電源を提供する第２及び第３電源レールであって、前記第１電源は前記第２及び第３電源よりも高い、第２及び第３電源レール；
前記第１及び第２電源レールに結合された第１ドライバ回路；
前記第３電源レールに結合され、抵抗デバイスを介して前記第１ドライバ回路に結合された第２ドライバ回路；及び
前記第１電源レールと前記第２ドライバ回路とに結合された、Ｎ型導電性のトランジスタのスタック；
を備える装置。
【請求項２】
前記第１ドライバ回路は、トランジスタの第１スタックと、前記第１スタックのトランジスタとは逆の導電性のトランジスタの第２スタックとを備え、
前記トランジスタの第１スタックは、
第１共通ノードを有し、直列に結合された第１トランジスタ及び第２トランジスタであって、前記第１トランジスタは前記第１電源レールに結合されている、第１トランジスタ及び第２トランジスタ；及び
前記第１共通ノードに結合された第３トランジスタであって、前記第３トランジスタは前記第２電源レールに結合されている、第３トランジスタ；を含み、
前記トランジスタの第２スタックは、
第２共通ノードを有し、直列に結合された第４トランジスタ及び第５トランジスタであって、前記トランジスタの第２スタックは、第３共通ノードを有し、前記トランジスタの第１スタックに直列に結合されている、第４トランジスタ及び第５トランジスタ；及び
前記第２共通ノードに結合された第６トランジスタであって、前記第６トランジスタは前記第２電源レールに結合されている、第６トランジスタ；
を含む、請求項１に記載の装置。
【請求項３】
前記第２ドライバ回路は、トランジスタの第３スタックと、前記第３スタックのトランジスタとは逆の導電性のトランジスタの第４スタックとを備え、
前記トランジスタの第３スタックは、
第４共通ノードを有し、直列に結合された第７トランジスタ及び第８トランジスタであって、前記第７トランジスタは前記第３電源レールに結合されており；及び
前記トランジスタの第４スタックは、
第５共通ノードを有し、直列に結合された第９トランジスタ及び第１０トランジスタであって、前記トランジスタの第４スタックは、第６共通ノードを有し、前記トランジスタの第３スタックに直列に結合されている、第９トランジスタ及び第１０トランジスタ；及び
前記第６共通ノードに結合された第１１トランジスタであって、前記第１１トランジスタは前記抵抗デバイスに結合されている、第１１トランジスタ；
を含む、請求項１に記載の装置。
【請求項４】
前記第１トランジスタのゲート端子はデータ入力に結合され；
前記第２トランジスタのゲート端子は第１バイアスに結合され；及び
前記第３トランジスタのゲート端子は第１イネーブル入力に結合されている、請求項２に記載の装置。
【請求項５】
前記第４トランジスタのゲート端子は第２バイアスに結合され；
前記第５トランジスタのゲート端子は第２データ入力に結合され；及び
前記第３トランジスタのゲート端子は第２イネーブル入力に結合されている、請求項２に記載の装置。
【請求項６】
前記第７トランジスタのゲート端子は第３データ入力に結合され；
前記第８トランジスタのゲート端子は第３バイアスに結合されている、請求項３に記載の装置。
【請求項７】
前記第９トランジスタのゲート端子は第４データ入力に結合され；
前記第１０トランジスタのゲート端子は第４バイアスに結合され；
前記第１１トランジスタのゲート端子は第３イネーブル入力に結合されている、請求項３に記載の装置。
【請求項８】
前記トランジスタの第１スタックはｐ型トランジスタを備える、請求項２に記載の装置。
【請求項９】
前記トランジスタの第３スタックはｐ型トランジスタを備える、請求項３に記載の装置。
【請求項１０】
前記Ｎ型導電性のトランジスタのスタックは、抵抗デバイスを介して前記第１ドライバ回路に結合されている、請求項１に記載の装置。
【請求項１１】
前記第１ドライバ回路はＤＤＲドライバ回路を備え、前記第２ドライバ回路はＬＰＤＤＲドライバ回路を備える、請求項１〜１０のうちの何れか１項に記載の装置。
【請求項１２】
メモリ；
前記メモリに結合されたプロセッサであって、請求項１〜１１のうちの何れか１項に記載の装置を含む、プロセッサ；及び
前記プロセッサが他のデバイスと通信することを可能にする無線インターフェース；
を備えるシステム。
【請求項１３】
電源を提供する電源レール；
トランジスタの第１スタックであって、第１共通ノードを有し、直列に結合された第１トランジスタ及び第２トランジスタを含み、前記第１トランジスタは第１電源レールに結合されている、トランジスタの第１スタック；及び
前記第１スタックのトランジスタとは逆の導電性のトランジスタの第２スタックであって、第２共通ノードを有し、直列に結合された第３トランジスタ及び第４トランジスタを含み、前記第３トランジスタは前記電源レールに結合されている、トランジスタの第２スタック；
を備える装置。
【請求項１４】
前記第１スタックのトランジスタとは逆の導電性のトランジスタの第３スタックであって、第３共通ノードを有し、直列に結合された第５トランジスタ及び第６トランジスタを含み、前記トランジスタの第１スタックに直列的に結合され、第４及び第５共通ノードを有する、トランジスタの第３スタックを備える請求項１３に記載の装置。
【請求項１５】
メモリ；
前記メモリに結合されたプロセッサであって、請求項１３〜１４のうちの何れか１項に記載の装置を含む、プロセッサ；及び
前記プロセッサが他のデバイスと通信することを可能にする無線インターフェース；
を備えるシステム。
【請求項１６】
第１電源を第１電源レールに提供するステップ；
第２及び第３電源それぞれを第２及び第３電源レールに提供するステップであって、前記第１電源は前記第２及び第３電源よりも高い、ステップ；
第１ドライバ回路を前記第１及び第２電源レールに結合するステップ；
第２ドライバ回路を前記第３電源レールに結合するステップ；
前記第２ドライバ回路を抵抗デバイスを介して前記第１ドライバ回路に結合するステップ；
Ｎ型導電性のトランジスタのスタックを前記第１電源レールと前記第２ドライバ回路とに結合するステップ；
を含む方法。
【請求項１７】
前記第１ドライバ回路は、トランジスタの第１スタックと、前記第１スタックのトランジスタとは逆の導電性のトランジスタの第２スタックとを備え、
前記トランジスタの第１スタックは、
第１共通ノードを有し、直列に結合された第１トランジスタ及び第２トランジスタであって、前記第１トランジスタは前記第１電源レールに結合されている、第１トランジスタ及び第２トランジスタ；及び
前記第１共通ノードに結合された第３トランジスタであって、前記第３トランジスタは前記第２電源レールに結合されている、第３トランジスタ；を含み、
前記トランジスタの第２スタックは、
第２共通ノードを有し、直列に結合された第４トランジスタ及び第５トランジスタであって、前記トランジスタの第２スタックは、第３共通ノードを有し、前記トランジスタの第１スタックに直列に結合されている、第４トランジスタ及び第５トランジスタ；及び
前記第２共通ノードに結合された第６トランジスタであって、前記第６トランジスタは前記第２電源レールに結合されている、第６トランジスタ；
を含む、請求項１６に記載の方法。
【請求項１８】
前記第２ドライバ回路は、
第４共通ノードを有し、直列に結合された第７トランジスタ及び第８トランジスタを含むトランジスタの第３スタックであって、前記第７トランジスタは前記第３電源レールに結合されている、トランジスタの第３スタック
を備えている、請求項１６に記載の方法。
【請求項１９】
前記第１トランジスタのゲート端子はデータ入力に結合され；
前記第２トランジスタのゲート端子は第１バイアスに結合され；及び
前記第３トランジスタのゲート端子は第１イネーブル入力に結合されている、請求項１７に記載の方法。
【請求項２０】
前記第４トランジスタのゲート端子は第２バイアスに結合され；
前記第５トランジスタのゲート端子は第２データ入力に結合され；及び
前記第３トランジスタのゲート端子は第２イネーブル入力に結合されている、請求項１７に記載の方法。
【発明の詳細な説明】
【背景技術】
【０００１】
優先権
本願は、２０１８年９月２９日付で出願された米国特許出願第１６／１４７，６３４号「Ｄｕａｌ  Ｐｏｗｅｒ  Ｉ／Ｏ  Ｔｒａｎｓｍｉｔｔｅｒ」の継続出願に関連し、その全体が参照により組み込まれる。
背景
【０００２】
次世代メモリ（ＤＤＲ−Ｄｏｕｂｌｅ  Ｄａｔａ  Ｒａｔｅ）技術（例えば、ＬＰ４ｘ、ＤＤＲ５、ＬＰ５など）は、より小さな面積及びより低い電力を目的としている。それに伴い、入力／出力（Ｉ／Ｏ）供給電圧は（例えば、約０．３Ｖ、０．６Ｖなど）に低下しつつある。このような低いＩ／Ｏ電圧では、従来のドライバ（例えば、ｐ型金属酸化物半導体（ＰＭＯＳ）プルアップ及びｎ型ＭＯＳ（ＮＭＯＳ）プルダウン）は、面積及び電力のために使用されない可能性があり（一部のプロセス・ノード・コーナーでは機能しないことさえあり得る）、なぜなら例えばＰＭＯＳプルアップがオーバー・ドライブの問題（例えば、Ｖｇｓが小さくなる）に出くわす可能性があるからである。更に、再利用性の観点から、同じ物理的設計（ＰＨＹ）を使用して、高電圧ＤＤＲ４（例えば、約１．２Ｖ以上の電圧レベル）及び低電圧ＬＰ４ｘ／ＬＰ５、ＤＤＲ５（例えば、約０．３Ｖの電圧レベル）の両方をサポートするためのコンボ送信機（ｃｏｍｂｏ  ｔｒａｎｓｍｉｔｔｅｒｓ）を有することが望ましい。１．２Ｖ電源で薄いゲート・デバイスを用いるＥｏＳ（静電オーバーストレス）に対処するために、スタックされたデバイスが使用されるが、これはＰＭＯＳプルアップのオーバー・ドライブ問題を更に悪化させてしまう。
【図面の簡単な説明】
【０００３】
本開示の実施形態は、以下に与えられる詳細な説明から及び本開示の様々な実施形態の添付の図面から、より完全に理解されるであろうが、これらは、本開示を特定の実施形態に限定するように使用されるべきではなく、説明及び理解のみのためであるに過ぎない。
【０００４】
【図１】メモリ／コントローラ・インターフェースの概略を示す。
【０００５】
【図２】本発明の一部の実施形態に従うスタックドＰオーバーＮ設計によるメモリ・コントローラ送信機の概略を示す。
【０００６】
【図３】本開示の一部の実施形態によるダブル・データ・レート（ＤＤＲ）ドライバ回路の概略図を示す。
【０００７】
【図４】本開示の一部の実施形態による低電力ダブル・データ・レート（ＬＰＤＤＲ）ドライバ回路の概略を示す。
【０００８】
【図５】本開示の一部の実施形態によるプルアップ・プリドライバの概略を示す。
【０００９】
【図６Ａ】２つの異なる従来の送信機出力段のトポロジを示す。
【図６Ｂ】２つの異なる従来の送信機の出力段のトポロジを示す。
【００１０】
【図７】は一部の実施形態によるｐｎ−ｏｖｅｒ−ｎ送信機の出力段を示す。
【００１１】
【図８Ａ】様々な出力段のトポロジをテストするためのテスト機構を示す。
【００１２】
【図８Ｂ】ｎ−ｎ、ｐ−ｎ、及びｐｎ−ｎトポロジに対するパルス応答出力を示す。
【００１３】
【図９Ａ】一部の実施形態に従った、３つのプロセス・コーナーにわたる出力段のプルアップ及びプルダウン・インピーダンスのレイアウト後のシミュレーション結果を示す。
【図９Ｂ】一部の実施形態に従った、３つのプロセス・コーナーにわたる出力段のプルアップ及びプルダウン・インピーダンスのレイアウト後のシミュレーション結果を示す。
【００１４】
【図１０】一部の実施形態による、メモリ・コントローラ送信機を使用するデータ・サーバー・マシン及びモバイル・コンピューティング・プラットフォームを示す。
【００１５】
【図１１】本開示の一部の実施形態によるメモリ・コントローラ送信機を使用するスマート・デバイス又はコンピュータ・システム又はＳｏＣ（システム・オン・チップ）を示す。
【発明を実施するための形態】
【００１６】
ＬＰＤＤＲｘ対応の送信機出力段の現在の実装は、送信機のプルアップ及びプルダウンのインピーダンスを達成するために、デバイス・オン抵抗（Ｒ＿ｏｎ）及び抵抗の組み合わせ（例えば、約２５％のデバイス及び約７５％の抵抗）を使用する。プルアップ及びプルダウン・インピーダンスに対する２５％の寄与を実現するために、大きなデバイスが使用される。これらの大きなデバイスは、送信機出力段に結合される入力−出力（Ｉ／Ｏ）パッドで増加した容量を生じる結果となる。増加したパッド容量は、送信機の動作可能な最大データ・レートを制限する（現在のＬＰＤＤＲｘ製品は、高々３．２ギガビット／秒（Ｇｂ／ｓ）で動作することに留意されたい）。更に、送信機出力段（例えば、クライアント・セグメントに対するもの）のＬＰＤＤＲｘ構成は、広範囲の電力供給電圧（例えば、約０．３Ｖ〜約０．７Ｖの間のＶｄｄｑ）にわたって動作することが望ましい。ｎオーバーｎ（ｎ−ｏｖｅｒ−ｎ）デバイス送信トポロジを使用する実装は、比較的高い出力振れ幅、比較的低い電力散逸、及び比較的高い線形性を、例えば単に低い供給電圧（例えば、０．３Ｖ）において提供するが、より高い供給電圧では限られた電圧スイングを有し、プルアップ動作中に貧弱なスルー・レート（ｓｌｅｗ  ｒａｔｅ）を有する。目標電圧スイング及びスルー・レート仕様を充足するために、これらの回路トポロジは、より高い出力電圧スイングを達成するために、プリドライバ供給電圧を増加させることを当てにするが、これは電力消費の増加を招く。
【００１７】
本開示の一部の実施形態は、面積、パッド・キャパシタンスを最小化し、より高い周波数（例えば、１０Ｇｂ／ｓ以上）でのインターフェースの動作を可能にするために、デュアル・パワー・デバイス・オンリー送信機を実現する。これらの実施形態は、送信機の出力段階がより高い電力供給電圧Ｖｄｄｑで動作している場合に、上昇したプリドライバ供給電圧を使用する必要性なしに、目標振れ幅を充足し、それにより電力散逸を低減する。また、実施形態は、プルアップ中に（例えば、論理・低から論理・高への出力ドライバ・データの遷移中に）スルー・レートを改善する。
【００１８】
本開示の一部の実施形態は、プルアップ・ドライバ内にＮＭＯＳトランジスタを含み、これは低Ｉ／Ｏ電源電圧をサポートするという問題を解決する。ＮＭＯＳプルアップ・ドライバのゲート電圧は、ＨＶ（高電圧）によって駆動され、これは、ＶＯＨ（出力高電圧）レンジを改善し、オーバー・ドライブが高くなる場合に、ＮＭＯＳプルアップ・ドライバの線形性を改善する。更に、ＮＭＯＳプルアップ・ドライバのサイズは、同じＶＯＨレンジを満足するように低減され、これは面積及びパッド容量を改善する。
【００１９】
本開示の一部の実施形態は、ｐｎオーバーｎ（ｐｎ−ｏｖｅｒ−ｎ）デバイス回路トポロジを含む。ｐｎ−ｏｖｅｒ−ｎトポロジは、上位スタック内のＰ型及びＮ型トランジスタの両方が供給レールに結合され、単に下位スタックのＮ型トランジスタがグランドに結合されているトランジスタ・スタックを指す。この回路トポロジは、デバイス及び抵抗器の実装を伴うｎ−ｏｖｅｒ−ｎトポロジとは異なる。ｎ−ｏｖｅｒ−ｎトポロジは、上位スタック内のＮ型トランジスタが供給レールに結合され、単に下位スタックのＮ型トランジスタがグランドに結合されているトランジスタ・スタックを指す。ｐｎ−ｏｖｅｒ−ｎデバイス・トポロジは、パッド寄生容量を低下することを支援する。ｐｎ−ｏｖｅｒ−ｎデバイス・トポロジはまた、非常に面積効率の高いソリューションを提供しつつ、広範囲の出力段・供給電圧にわたって（例えば、実質的に０．３〜実質的に０．７Ｖにわたって）目標出力電圧スイング及びスルー・レート仕様を充足することにも役立つ。
【００２０】
添付の図面を参照して、１つ以上の実施形態が説明される。特定の構成及び配置が詳細に描かれて説明されるが、これは例示的な目的のためにのみ行われることが理解されるべきである。当業者は、本説明の精神及び範囲から逸脱することなく、他の構成及び配置が可能であることを認識するであろう。本願で説明される技術及び／又は配置は、本願で詳細に説明されるもの以外の様々な他のシステム及び用途に使用され得ることは、当業者にとって明らかであろう。
【００２１】
本願の一部を成す、例示的な実施形態を示す添付図面を参照しながら、以下、詳細な説明が参照される。更に、保護が請求される事項の範囲から逸脱することなく、他の実施形態が利用されてもよく、構造的及び／又は論理的な変更が行われてもよいことが、理解されるべきである。また、例えば、アップ、ダウン、トップ、ボトム等の指示及び参照は、単に、図中の特徴の説明を容易にするために使用されている可能性があることに留意されたい。従って、以下の詳細な説明は、限定的な意味で解釈されるべきではなく、保護が請求される対象事項の範囲は、添付の特許請求の範囲及びそれらの均等物によってのみ定められる。
【００２２】
以下の説明では、多くの詳細が述べられている。しかしながら、本発明がこれらの具体的な詳細なしに実施されてもよいことは、当業者にとって明らかであろう。幾つかの例では、本発明を不明瞭にしてしまうことを避けるために、周知の方法及び装置は、詳細にではなくブロック図の形式で示される。本明細書を通じて、「実施形態」又は「一実施形態」又は「一部の実施形態」に対する言及は、当該実施形態に関連して説明される特定の特性、構造、機能又は特徴が、本発明の少なくとも１つの実施形態に含まれることを意味する。従って、本明細書中の様々な箇所における「実施形態において」又は「一実施形態において」又は「一部の実施形態において」という語句の登場は、必ずしも本発明の同一の実施形態を参照していない。更に、特定の特性、構造、機能、又は特徴は、１つ以上の実施形態において任意の適切な方法で組み合わせられてもよい。例えば、第１実施形態は、２つの実施形態に関連する特定の特性、構造、機能、又は特徴が相互に排他的でない場合には、第２実施形態と組み合わせられてもよい。
【００２３】
実施形態の対応する図面において、信号は線で表されることに注意されたい。一部のラインは、より多い成分の信号経路を示すためにより太くされているかもしれず、及び／又は主要な情報の流れる方向を示すために１つ以上の端部に矢印を有するかもしれない。このような指示は、限定することであるようには意図されていない。むしろ、ラインは、回路又は論理ユニットの理解を容易にすることを促進するために、１つ以上の例示的な実施形態に関連して使用される。設計の必要性又は好みによって規定される何らかの表現される信号は、実際には、何れかの方向に進行することが可能な１つ又は複数の信号を含んでもよく、任意の適切なタイプの信号方式で実装されてもよい。
【００２４】
明細書及び添付の特許請求の範囲において使用されるように、「ある（“ａ”，”ａｎ”）」及び「その（ｔｈｅ）」という単独の形式は、文脈上明示的に別意を示さない限り、複数の形態も含むように意図されている。本願で使用される「及び／又は」という用語は、関連する列挙されたアイテムの１つ以上のうちの何れか及び全ての可能な組み合わせを指し、それらを包含することも理解されるであろう。
【００２５】
用語「デバイス」は一般にその用語の用法の文脈に装置を指す。例えば、デバイスは、層又は構造の積み重ね（スタック）、単一の構造又は層、能動及び／又は受動素子を有する種々の構造の接続などを指す可能性がある。一般に、デバイスは、ｘ−ｙ方向に沿った平面、及びｘ−ｙ−ｚカーテシアン座標系のｚ方向に沿った高さを有する三次元構造である。デバイスの平面はまた、デバイスを含む装置の平面であってもよい。
【００２６】
用語「結合された」及び「接続された」は、構成要素間の機能的又は構造的な関係を記述するために、それらの派生語とともに使用されことが可能である。これらの用語は、互いに同義語として意図されてはいないことが理解されるべきである。むしろ特定の実施形態において、「接続された」は、２つ以上の要素が、互いに直接的に物理的に、光学的に、又は電気的に接触していることを示すために使用される可能性がある。「結合された」は、２つ以上の要素が、互いに直接的又は間接的に（それらの間における他の介在する要素と共に）物理的又は電気的に接触していること、及び／又は、２つ以上の要素が（例えば、因果関係のように）互いに協働するか又は相互作用することを示すために使用される可能性がある。
【００２７】
本願で使用される用語「〜の上」、「〜の下」、「〜の間」、「〜に」等は、そのような物理的な関係が注目に値する場合に、他の構成要素又は材料に関する１つの構成要素又は材料の相対的な位置を指す。例えば、材料の文脈では、別の材料の上又は下に配置された１つ以上の材料は、直接的に接触していてもよいし、又は１つ以上の介在する材料を有していてもよい。更に、２つの材料の間に配置された１つの材料は、２つの層と直接的に接触していてもよいし、或いは１つ以上の介在する層を有していてもよい。対照的に、「第１材料−ｏｎ−第２材料」における第１材料は第２材料／材料と直接的に接触している。同様な区別がコンポーネント・アセンブリの文脈でも行われる。
【００２８】
明細書及び特許請求の範囲における用語「左」、「右」、「前」、「後」、「上」、及び「下」等は、もしあれば、説明の目的で使用されており、必ずしも永続的な相対的な位置を記述するためではない。
【００２９】
本願における「隣接」という用語は、一般的には、隣り合っているもの（例えば、直ぐ隣にあるもの、近接しているがそれらの間に１つ以上のものがある場合）又は別の事物に隣接するもの（例えば、それに境界を接している）の位置を指す。
【００３０】
用語「回路」又は「モジュール」は、所望の機能を提供するために互いに協働するように配置された１つ以上の受動的及び／又は能動的なコンポーネントを指すことが可能である。
【００３１】
信号という用語は、少なくとも１つの電流信号、電圧信号、磁気信号、又はデータ／クロック信号を指す可能性がある。「ある（“ａ”，“ａｎ”）」及び「その（ｔｈｅ）」の意味は複数の参照を含む。「において（ｉｎ）」の意味は「の中で（ｉｎ）」及び「に接して（ｏｎ）」を含む。
【００３２】
「スケーリング」という用語は、一般に、設計（概略図及びレイアウト）を、あるプロセス技術から別のプロセス技術へ変換し、以後、レイアウト面積を削減することを意味する。スケーリングという用語は、概して、レイアウト及びデバイスを、同じ技術ノード内でダウンサイジングすることを指す場合もある。「スケーリング」という用語はまた、例えば電源レベルのような他のパラメータに対する信号周波数の調整（例えば、スロー・ダウン又はスピード・アップ、即ち、それぞれスケーリング・ダウン又はスケーリング・アップ）を指す場合もある。「実質的に」、「近い」、「近似的に」、「付近」及び「約」という用語は、一般に、目標値の＋／１０％以内であることを指す。
【００３３】
共通のオブジェクトを記述するために、別意が指定されない限り、序列の形容的な語「第１」、「第２」、「第３」などの使用は、単に、同様のオブジェクトの異なるインスタンスが参照されていることを示し、そのように記述されるオブジェクトは、時間的に、空間的に、ランク付けされる方法で、又はその他の方法で、所与のシーケンスになければならないことを意味するようには意図されていない。
【００３４】
本説明を通じて及び特許請求の範囲において使用されるように、「の少なくとも１つ」又は「の１つ以上」という用語で結合されたアイテムのリストは、列挙された用語の任意の組み合わせを意味することが可能である。例えば、「Ａ、Ｂ又はＣの少なくとも１つ」という言い回しは、Ａ；Ｂ；Ｃ；Ａ及びＢ；Ａ及びＣ；Ｂ及びＣ；又はＡ、Ｂ及びＣを意味することが可能である。
【００３５】
デバイスのｚ軸、ｘ軸、ｙ軸の文脈で、「の間」という用語が使用される場合がある。２つの他の材料の間にある材料は、これらの材料のうちの一方又は双方に接触していてもよいし、或いは１つ以上の介在する材料によって他の２つの材料の双方から分離されてもよい。２つの他の材料の間にある材料は、これらの材料のうちの一方又は双方と接触していてもよいし、或いは、時間的に、空間的に、ランク付けの方式で、１つ以上の介在する材料によって、他の２つの材料の双方から隔てられていてもよいし、これらのデバイスの一方又は双方に接続されていてもよいし、或いは、１つ以上の介在するデバイスにより他の２つのデバイスの双方から隔てられていてもよい。
【００３６】
他の図面の要素と同一の参照番号（又は名称）を有する図面の要素は、記載されているものと同様の方法で作動又は機能することが可能であるが、これらに限定されないことを指摘しておく。
【００３７】
図１は、メモリ／コントローラ・インターフェースの概略１００を示す。コントローラ・インターフェース１４０は、送信回路１０２、位相ロック・ループ（ＰＬＬ）及びクロック分配回路１０４、送信機（ＴＸ）クロック回路１０６（例えば、遅延ロック・ループ（ＤＬＬ）及び位相積分器（ＰＩ）ＴＸを含む）を含む送信機ブロックを含む。コントローラ１４０はまた、受信回路１１４も備える。図１は、整合フィルタ１０８、Ｒｘクロック復元器１１０、及びＲＸ受信回路１１２を含む整合受信回路１１４を示す。Ｒｘクロック回路１１０は、データ出力ストローブＤＱＳ１３０を介して受信データ・ストリームからクロック信号を取り出し、電圧制御遅延ライン（ＶＣＤＬ）及び位相積分器（ＰＩ）を含む。ＶＣＤＬは、可変量のサンプル遅延を入力信号に追加する。例えば、ＶＣＤＬは、データ出力ストローブＤＱＳ１３０を受信し、データ出力ストローブＤＱＳ１３０のサンプリング・クロックの位相を調整する。ＰＩは、Ｒｘクロック復元回路１１０が、比較的微細な増分でサンプリング・クロックの位相を調整することを可能にする。整合フィルタ１０８は、データ出力ＤＱ１２８の遅延がデータ出力ストロボＤＱＳ１３０の少なくとも最小遅延と整合するように、動作する。ＲＸ受信機１１２は、整合フィルタ１０８のデータ・ストリーム出力からデータを取り出す。
【００３８】
メモリ・インターフェース１５０は、クロック分配器１２２に結合されたＲＸ受信機１２０を含む。メモリ・インターフェース１５０はまた、ライン・データ出力（ＤＱ）１２８及びデータ出力ストローブ（ＤＱＳ）１３０上でそれぞれデータ信号を送信する送信機１２４及び１２６を含む。
【００３９】
図１は一例を示し、概略１００は、コントローラ・インターフェース１４０及びメモリ・インターフェース１５０の例示的な実装を含んでいるが、コントローラ・インターフェース１４０及びメモリ・インターフェース１５０の適切な任意の変形例が可能であり得る。本開示の一部の実施形態は、メモリ・コントローラ送信機１０２に関するが、本開示の他の一部の実施形態は、適切な他の任意のタイプの送信機にも関することが可能である。
【００４０】
より高いＩ／Ｏ供給電圧（例えば、ＤＤＲ１＝２．５Ｖ、ＤＤＲ２＝１．８Ｖ、ＤＤＲ３＝１．５Ｖ、ＤＤＲ４＝１．２Ｖ等）を使用するＤＤＲ技術の前世代では、ＰＭＯＳプルアップ及びＮＭＯＳプルダウン・ドライバを使用するメモリ・コントローラ送信機が良好に動作していた。しかしながら、低いＩ／Ｏ供給電圧（例えば、０．３Ｖ）を使用する次世代ＤＤＲ技術（例えば、ＬＰ４ｘ、ＬＰ５、ＤＤＲ５）、そしてスタックされた薄いゲート・トランジスタを利用するＤＤＲ４（１．２Ｖ）及びＬＰ４ｘ、ＬＰ５、ＤＤＲ５（０．３Ｖに対するもの）の両方をサポートするコンボ送信機を有するという条件により、ＰＭＯＳプルアップ・ドライバは、０．６Ｖ以下のＩ／Ｏ供給電圧に伴う動作上の問題に直面している。Ｉ／Ｏ供給電圧が低下すると、プルアップＰＭＯＳドライバのソース電圧は低下し、オーバードライブ電圧（例えば、Ｖｇｓ−Ｖｔ）及びＰＭＯＳトランジスタは、特にスロー・プロセス・コーナー・ノードにおいて機能しなくなる。
【００４１】
図２は、本開示の一部の実施形態による、スタックドｐ−ｏｖｅｒ−ｎ設計によるメモリ・コントローラ送信機２００（送信機２００又はコンボ送信機２００とも呼ばれる）の概略を示す。ｐ−ｏｖｅｒ−ｎ設計は、上位スタックのＰ型トランジスタが供給レールに結合され、下位スタックのＮ型トランジスタがグランドに接続されるトランジスタ・スタックを指す。一部の実施形態では、コンボ送信機２００は、スタックドｐ−ｏｖｅｒ−ｎ設計で構成される。一部の実施形態では、コンボ送信機２００は、例えば低スイング・アプリケーションのためのスタックドＮＭＯＳプルアップ・ドライバも含む。様々な実施形態のコンボ送信機２００は、プルアップにおいて低電圧電源に結合されたＮＭＯＳを有することによって、低電圧機能上の問題（例えば、現在のＬＰ４ｘ、ＤＤＲ５、ＬＰ５、ベース・ドライバなどに見受けられる）を解決する。
【００４２】
伝統的には（例えば、少なくとも１．０Ｖと同程度に高いというような、供給電圧の比較的高い値に対して）、Ｐ型トランジスタがプルアップに使用される。その理由は、比較的低い駆動電圧では、Ｎ型プルアップ・トランジスタが完全にスイッチ・オンされない可能性があるためである。Ｎ型プルアップ・トランジスタを使用すると、出力ノードにおける電圧スイングがミリボルトの範囲内になる可能性があり、これは一般に従来の送信機にとって十分ではない。
【００４３】
しかしながら、供給電圧が相対的に低くなるので（例えば０．７Ｖ以下）、Ｎ型プルアップ・トランジスタは、プルアップ動作中にスイッチ・オンになる可能性がある。Ｎ型プルアップ・トランジスタは、数百ミリボルト（ｍＶ）の範囲内で、例えば約１５０ｍＶ〜約３００ｍＶの範囲内で、電圧スイングを引き起こすことができる。このような低電圧スイングは、ＬＰ４ｘ  ＤＤＲ、ＬＰ５  ＤＤＲ、ＤＤＲ５等のような新世代のメモリに使用される送信機及び受信機のような、現代の送信機及び受信機にとって十分であるかもしれない。
【００４４】
従って、例えば、プルアップにＮＭＯＳを有することは、コンボ送信機２００が、低電源電圧（例えば、０．７Ｖ未満）で動作することを可能にし、これは、コンボ送信機２００が、ＬＰ４ｘ、ＬＰ５メモリ、又は他の低電圧メモリ・アプリケーションなどの低電圧メモリ・アプリケーションに使用されることを許容する。
【００４５】
この低電圧ドライバ電源（例えば、実質的に０．５Ｖ以下）は、メモリ（例えば、ＤＲＡＭ）のドライバとも同様に共有される可能性がある。より高い電圧（例えば、ＤＤＲ４の場合、実質的に１．２Ｖ）を使用するメモリ技術の場合、ＰＭＯＳプルアップ・スタックが使用される可能性がある。
【００４６】
一部の実施形態では、メモリ・コントローラ送信機２００は、第１電源レールＶｃｃと、第２電源レールＶｃｃｔと、第３電源レールＶｃｃｄとを備える。一部の実施形態では、第１電源Ｖｃｃは、第２電源Ｖｃｃｔ及び第３電源Ｖｃｃｄのそれぞれより高い。一部の実施形態では、メモリ・コントローラ送信機２００は、第１電源レールＶｃｃ及び第２電源レールＶｃｃｔに結合されたＤＤＲドライバ回路２０２を含む。一部の実施形態では、メモリ・コントローラ送信機２００は、第３電源レールＶｃｃｄに結合された第２ＬＰＤＤＲドライバ回路２０４を含む。
【００４７】
一部の実施形態では、ＬＰＤＤＲドライバ回路２０４は、抵抗デバイス２０６（例えば、抵抗器又は適切な他の任意の抵抗デバイスを含むことができる）を介して、第１ＤＤＲドライバ回路２０２に結合される。一実施形態では、抵抗デバイス２０６（又は他の図に示される他の任意の抵抗デバイス又は抵抗器）は抵抗器であってもよく、他の例においては、抵抗デバイス２０６は、アクティブ領域で動作するトランジスタ、プロセス・ノードによって提供される受動抵抗器（例えば、ポリ抵抗器）、薄膜抵抗器、ダイのフロント・エンド（例えば、メタル３のような下位レベル金属層までのアクティブ領域）上で形成されるデバイス、ダイのバック・エンド（例えば、Ｍ４及びそれ以上のような上位金属層）上で形成されるデバイス、オフ・チップ抵抗デバイス、オン・ダイ抵抗デバイス、パッケージの基板内に形成される抵抗デバイス、及び／又はそれらに類するものであってよい。
【００４８】
一部の実施形態では、メモリ・コントローラ送信機２００は、第１電源レールＶｃｃに結合されたＮ型導電性のトランジスタのスタック（ＮＰｕ１，ＮＰｕ２）を備え、スタックは第１電源レールＶｃｃに結合されている。一部の実施形態では、Ｎ型導電性のトランジスタのスタック（ＮＰｕ１，ＮＰｕ２）は、ＬＰＤＤＲドライバ回路（接合部２０８及び２２０）に結合される。一部の実施形態では、トランジスタのスタックは、２つのＮ型導電性のトランジスタＮＰｕ１、ＮＰｕ２を含む。一部の実施形態では、トランジスタＮＰｕ１の入力ゲート端子はイネーブル入力（ｅｎＰｕ）に結合され、トランジスタＮＰｕ２のゲート端子はＬＰＤＤＲドライバ回路（接合部２０８）に結合される。
【００４９】
一部の実施形態のｎ型トランジスタＮＰｕ１及びＮＰｕ２を含むＮＭＯＳプルアップ・ドライバにより、パッドにおける出力波形（例えば、送信機２００の出力におけるもの）は、例えば実質的に０．３ＶまでのＩ／Ｏ電源電圧で機能する。一部の実施形態では、プルアップ・ドライバ内にＮＭＯＳを有することは、パッドにおける出力を、Ｉ／Ｏ供給電圧変動に対してあまり敏感でないようにする。ＮＭＯＳプルアップ・ドライバのソースがパッドに接続され、ＭＯＳＦＥＴの小信号モデルのソース（パッド）を見ることによって、プルアップ経路は定電流源（ｇｍＶｇｓ）として作用する。この電流源はＶｇｓの強い関数（ｓｔｒｏｎｇ  ｆｕｎｃｔｉｏｎ）であり、パッド電圧はＶｄｓ（Ｒｄｓ）の弱い関数（ｗｅａｋ  ｆｕｎｃｔｉｏｎ）となる。従って、出力高電圧ＶＯＨは、より小さなＶｇａ−Ｖｔの範囲にあり、Ｉ／Ｏ電源電圧より大きくないであろう。更に、ＶＯＨは、Ｖｇｓ−Ｖｔの強い関数であり、ＶＯＨを改善するために、一部の実施形態では、ゲート電圧は、低電圧（例えば、０．８５Ｖ）ではなく、高電圧（例えば、１．２Ｖ）に接続される。
【００５０】
図３は、一部の実施形態によるＤＤＲドライバ回路３００の概略を示す。一部の実施形態では、ＤＤＲドライバ回路３００は、図２のＤＤＲドライバ回路２０２に対応する。一部の実施形態では、ＤＤＲドライバ回路３００は、直列に結合された第１トランジスタＰ１ａ（例えば、ｐ型トランジスタ）及び第２トランジスタＰ２（例えば、ｐ型トランジスタ）を含み、第１共通ノードＹ１を有する、トランジスタの第１スタックを含む。一部の実施形態では、第１トランジスタＰ１ａは、第１電源レールＶｃｃに結合される。一部の実施形態では、ＤＤＲドライバ回路３００は、第１共通ノードＹ１に結合された第３トランジスタＰ１ｂ（例えば、ｐ型トランジスタ）を含む。一部の実施形態では、第３トランジスタＰ２ａは、第２電源レールＶｃｃｔに結合される。
【００５１】
一部の実施形態では、ＤＤＲドライバ回路３００は、第１スタックのトランジスタに対して反対の導電性のトランジスタの第２スタックを備える。一部の実施形態では、トランジスタの第２スタックは、直列に結合された第４トランジスタＮ１（例えば、ｎ型トランジスタ）及び第５トランジスタＮ２ａ（例えば、ｎ型トランジスタ）を含み、第２共通ノードＹ２を有する。一部の実施形態では、トランジスタの第２スタックは、トランジスタの第１スタックに直列に結合され、第３共通ノードＹｐを有する。一部の実施形態では、トランジスタの第２スタックは、第２共通ノードＹ２に結合された第６トランジスタＮ２ｂ（例えば、ｎ型トランジスタ）を含み、第６トランジスタＮ２ｂは、第２電源レールＶｃｃｔに結合される。
【００５２】
一部の実施形態では、トランジスタＰ１ａのゲート端子はデータ入力（ｄａｔａ１）に結合され、トランジスタＰ２ａのゲート端子は第１バイアス（ｐｂｉａｓ）に結合され、トランジスタＰ２ａのゲート端子はイネーブル入力（ｅｎＰｄ）に結合される。一部の実施形態では、トランジスタＮ１のゲート端子は第２バイアス（ｎｂｉａｓ）に結合され、トランジスタＮ２ａのゲート端子は第２データ入力（ｄａｔａ２）に結合され、第３ｎ型トランジスタＮ２ｂのゲート端子はイネーブル入力（ｅｎＰｄ）に結合される。
【００５３】
図２−３を参照すると、一部の実施形態では、図２のトランジスタＮＰｕ１及びＮＰｕ２は、例えば図２に関して論じられたように、ＮＭＯＳプルアップ回路として作用する。また、ＤＤＲドライバ２０２のトランジスタＮ１、Ｎ２ａ、及びＮ２ｂ（図３に示される）は、送信機２００のプルダウン回路として作用する可能性がある。
【００５４】
図４は、一部の実施形態によるＬＰＤＤＲドライバ回路４００の概略を示す。一部の実施形態では、ＬＰＤＤＲドライバ回路４００は、図２のＬＰＤＤＲドライバ回路２０４に対応する。一部の実施形態では、ＬＰＤＤＲドライバ回路４００は、直列に結合されたｐ型トランジスタＰ３及びｐ型トランジスタＰ４を含み、第１共通ノードＹ３を有する、トランジスタの第１スタックを含む。一部の実施形態では、ｐ型トランジスタＰ３は、第３電源レールＶｃｃｄに結合される。
【００５５】
一部の実施形態では、ＬＰＤＤＲドライバ回路４００は、第１スタックのトランジスタのとは反対の導電性のトランジスタの第２スタックを備える。一部の実施形態では、トランジスタの第２スタックは、直列に結合されたｎ型トランジスタＮ３及びｎ型トランジスタＮ４ａを含み、第２共通ノードＹ４を有する。一部の実施形態では、トランジスタの第２スタックは、トランジスタの第１スタックに直列に結合され、第３共通ノードＹ０を有する。一部の実施形態では、トランジスタの第２スタックは、第２共通ノードＹ４に結合されたｎ型トランジスタＮ４ｂを含む。一部の実施形態では、ｎ型トランジスタＮ４ｂは、（図２に示すように）接合部２２０を介して抵抗デバイス２０６に結合される。
【００５６】
一部の実施形態では、トランジスタＰ３のゲート端子はデータ入力（ｄａｔａ３）に結合され、トランジスタＰ４のゲート端子はバイアス（ｐｂｉａｓ）に結合される。一部の実施形態では、トランジスタＮ３のゲート端子はバイアス（ｎｂｉａｓ）に結合され、トランジスタＮ４のゲート端子はデータ入力（ｄａｔａ４）に結合され、トランジスタＮ４ｂのゲート端子はイネーブル入力（ｅｎＰｕ）に結合される。
【００５７】
図２−４を参照すると、一部の実施形態では、ＤＤＲドライバ２０２（例えば、図３参照）は、Ｐ型トランジスタを使用するプルアップ経路を提供し、また、Ｎ型トランジスタを使用するプルダウン経路を提供する。ＬＰＤＤＲドライバ２０４（例えば、図４参照）は、トランジスタのｐ−ｏｖｅｒ−ｎスタックを使用するプルアップ経路を提供する。図２のＮＭＯＳプルアップ回路（例えば、トランジスタＮＰｕ１及びＮＰｕ２を含む）は、Ｎ型トランジスタを使用するプルアップ経路を提供する。
【００５８】
使用されるプルアップ経路は、コンボ送信機ドライバ２００が使用されているタイプのメモリに基づいてもよい。例えば、比較的高い電圧の（例えば、１．０Ｖより大きい）メモリ（例えば、ＤＤＲ１、ＤＤＲ２、ＤＤＲ３、ＤＤＲ４など）に対しては、ＤＤＲドライバ２０２のプルアップ経路（例えば、Ｐ型トランジスタを使用するもの）及びプルダウン経路（例えば、Ｎ型トランジスタを使用するもの）が使用されることが可能である。入力電圧が比較的高い場合には（例えば、１．０Ｖより高い場合、本願で更に詳細に説明される理由により）、Ｐ型トランジスタがより良好にプルアップ・ドライバに適しているので、ＤＤＲドライバ２０２のＰ型トランジスタを使用するプルアップ経路が適切に使用されることが可能である。
【００５９】
一方、比較的低い電圧（例えば、０．７Ｖ未満）のメモリ（例えば、ＬＰ４ｘ、ＬＰ５など）に対しては、ＮＭＯＳプルアップ回路（例えば、図２のトランジスタＮＰｕ１及びＮＰｕ２を含む）が、ＤＤＲドライバ２０２のプルダウン経路（例えば、Ｎ型トランジスタを使用するもの）と共に使用されることが可能である。入力電圧が比較的低い場合（例えば、０．７Ｖより高い場合、本願で更に詳細に説明される理由により）、Ｎ型トランジスタがより良好にプルアップ・ドライバに適しているので、図２のＮＭＯＳプルアップ回路のＮ型トランジスタを使用するプルアップ経路が適切に使用されることが可能である。
【００６０】
従って、コンボ送信機２００は、高電圧メモリ及び／又は低電圧メモリのために使用されることが可能であり、従って「コンボ」送信機の名称を使用することができる。
【００６１】
図５は、一部の実施形態による共通プル・プリドライバ５００の概略図を示す。一部の実施形態では、共通プル・プリドライバ５００は、データ入力５０２、ドライバ入力５０４、及びイコライザ（ＥＱ）入力５０６を含む。一部の実施形態では、データ入力５０２、ドライバ入力５０４、及びイコライザ（ＥＱ）入力５０６はそれぞれタイム・ツー・クロック・アウト（ＴＣＯ）／遅延回路５０８、５１０、及び５１１に結合される。共通プル・プリドライバ５００は、図２−４のコンボ送信機２００を駆動する。
【００６２】
一部の実施形態では、コンボ送信機ドライバ２００は、Ｐ及びＮの両方のプルアップ経路を有するので、共通プルアップ・プリドライバは、両方の経路をサポートするために使用される。プルアップ・プリドライバ５１４は、高電圧（ＨＶ）及び低電圧（ＬＶ）電源ドメインの両方において設計されており、プルアップ・プリドライバの各ビットに対して３つの出力がある。
【００６３】
プルアップ・プリドライバ５１４の出力は、図３のデータ入力ｄａｔａ１に対応するｄａｔａ１出力、図３及び図４のｐｂｉａｓ入力に対応するｐｂｉａｓ出力、図２及び図のｅｎＰｕ入力に対応するｅｎＰｕ出力、及び図４のデータ入力ｄａｔａ３に対応するｄａｔａ３出力を含む。ＰＭＯＳプルアップ・プリドライバ（５１４）は、プリドライバ・ロジック（５１２）出力（５１８）からのレベル・シフトＰ＿ｐｕｐゲート・データによって駆動される。ＮＭＯＳプルアップ・プリドライバ（５１６）は、プルアップ・プリドライバからの２つの出力ＨＶ及びＬＶ（５２０）によって駆動され、最終的なフル・スイング・インバータを駆動する。これらの出力は、プリドライバ論理出力（５２２）からのＮ＿ｐｕｐゲート・データから生成され、ＬＶ及びＨＶ出力の両方がレベルシフタを通過して、これらの出力の間の遅延に整合する。ＮＭＯＳプルアップ・プリドライバ５１６の出力は、図４のデータ入力ｄａｔａ４に対応するｄａｔａ４出力と、図４のｎｂｉａｓ入力に対応するｎｂｉａｓ出力とを含む。プリドライバ論理出力からのゲートデータ（ｐ＿ｕｐ及びｎ＿ｕｐの両方）は、ドライバに適用される前にインピーダンス補償（ＲＣＯＭＰ）コードと結合される。更に、イコライザ（ＥＱ）機能のような様々な機能を実行するカスタム・ロジックがプリドライバに存在する。ＲＣＯＭＰコードは、終端インピーダンスにおけるプロセス、温度及び／又は電圧の変動を補償することを可能にする。一般に、終端インピーダンスを有する二重Ｉ／Ｏバッファは、ＲＣＯＭＰコードを生成するために基準インピーダンスと比較される。次いで、このＲＣＯＭＰコードは、他のＩ／Ｏに供給され、それらの終端インピーダンス特性を、二重Ｉ／Ｏバッファのものと同様にする。
【００６４】
一例では、（例えば、図３に示すように）ＤＤＲドライバ２０２には共通のＮＭＯＳプルダウンが存在するので、ＤＤＲ４及びＬＰ４ｘ／ＬＰ５の両方の技術をサポートするプルダウン・プリドライバに差異は存在しない可能性がある。一部の実施形態では、プルダウン・プリドライバ（５２４）は、リンク５２６を介してプリドライバ・ロジック５１２に結合され、ＬＶ電源ドメインにおいて設計され、その目的は、データを、ＮＭＯＳプルダウン・ドライバのゲートに供給することである。ＮＭＯＳプルダウン・プリドライバ５２４の出力は、図３のデータ入力ｄａｔａ２に対応するｄａｔａ２出力、図３のｎｂｉａｓ入力に対応するｎｂｉａｓ出力、及び図３のｅｎＰｄ入力に対応するｅｎＰｄ出力を含む。一部の実施形態では、プルアップ・プリドライバ及びプルダウン・プリドライバの間の遅延を整合させるために、バッファがプルダウン・プリドライバ５２４に追加される。一部の実施形態では、例えば、ポストＳｉの間に、プルアップ及びプルダウン電気経路の間でＰＶＴ（プロセス（Ｐ）、電圧（Ｖ）、及び温度（Ｔ））にわたる遅延に若干の変動がある場合（これは、デューティサイクルの問題を引き起こす可能性がある）、何らかのミスマッチを解決するために、上昇したグランド供給（Ｖｓｓｈｉ）を使用したタイム・ツー・クロック出力（ＴＣＯ）トレーニングが使用される。Ｖｓｓｈｉ（Ｈｉｇｈ  Ｇｒｏｕｎｄ／ＶＳＳ）は、ゲート電圧をグランドへ上昇させる（例えばＶｇｓを＋２００ｍＶ上昇させる）ことによって、ＰＦＥＴデバイスをオーバーストレスから保護するために使用される。一部の実施形態では、プリドライバ論理出力からのゲート制御されたデータは、ＴＸドライバに適用される前にＲＣＯＭＰコードと結合される。他の一部の実施形態は、イコライザ（ＥＱ）機能のような異なる機能を実行するために、プリドライバ内にカスタム・ロジックを含む。
【００６５】
図６Ａ−６Ｂは、２つの異なる送信機出力段トポロジを示す。図６Ａは、ｎ−ｏｖｅｒ−ｎトポロジ６００ａを示す。出力段は、２つのＮ型トランジスタＮ１及びＮ４と、２つのｎ型カスコード・トランジスタＮ２及びＮ３とを含む。図６Ｂは、２つの入力信号トランジスタＮ１及びＰ２と、２つのカスコード・トランジスタＰ１及びＮ２とを含む、ｐ−ｏｖｅｒ−ｎトポロジー（６００ｂ）を示す。
【００６６】
図６Ａのｎ−ｏｖｅｒ−ｎ送信出力段は、より高い出力スイングを提供するために、増大したプリドライバ及びドライバ供給電圧を使用する。また、ｎ−ｏｖｅｒ−ｎトポロジは、低い供給電圧（例えば、０．３−０．４Ｖ）で線形性及び出力電圧スイングを提供するが、より高い供給電圧（例えば、０．６−０．７Ｖ以上）では最大スイングの問題を被る。ｎ−ｏｖｅｒ−ｎトポロジにおける出力スイングを増加させるために、プリドライバ供給電圧及び出力段供給電圧は同時に増やされ、プリドライバ段における電力消費を増加させる結果となる。
【００６７】
図６Ｂのｐ−ｏｖｅｒ−ｎトポロジは、ｎ−ｏｖｅｒ−ｎに対する代替を提供するが、プルアップ・スルーレートによって制限される。一部の実施形態では、ｐｎ−ｏｖｅｒ−ｎトポロジ（以下において図７に関して説明される）は、プルアップ・ドライバ分岐においてｐ及びｎデバイスの組み合わせを採用することによって、ｎ−ｏｖｅｒ−ｎに伴う限られた出力スイングの問題、及びｐ−ｏｖｅｒ−ｎトポロジに伴う貧弱なスルー・レートの問題の両方に対処する。
【００６８】
図７は、一部の実施形態によるｐｎ−ｏｖｅｒ−ｎ送信機出力段７００を示す。一部の実施形態において、図７のｐｎ−ｏｖｅｒ−ｎトポロジは、プルアップ分岐においてｐ＋ｎのデバイス結合を採用することによって、ｎ−ｏｖｅｒ−ｎトポロジに伴う制限された出力スイングの問題、及びｐ−ｏｖｅｒ−ｎトポロジに伴う貧弱なスルー・レート問題の両方に対処する。
【００６９】
一部の実施形態では、ｐｎ−ｏｖｅｒ−ｎ送信機出力段７００は、直列に結合された第１ｐ型トランジスタＰ１及び第２ｐ型トランジスタＰ２を含み、第１共通ノードＹ１を有する、トランジスタの第１スタックを備える。一部の実施形態では、第１ｐ型トランジスタＰ１は、電源レールＶｄｄｑに結合される。一部の実施形態では、トランジスタの第１スタックは、第１スタックのトランジスタに対して反対の導電型のトランジスタの第２スタックに結合される。一部の実施形態では、トランジスタの第２スタックは、直列に結合された第３ｐ型トランジスタＮ３及び第４ｎ型トランジスタＮ４を含み、第２共通ノードＹ２を有する。一部の実施形態では、ｎ型トランジスタＮ３は、電源レールＶｄｄｑに結合される。
【００７０】
一部の実施形態では、ｐｎ−ｏｖｅｒ−ｎ送信機出力段７００は、トランジスタの第１スタックに結合された反対の導電性のトランジスタの第３スタックを備える。一部の実施形態では、トランジスタの第３スタックは、直列に結合された第５ｎ型トランジスタＮ１及び第６ｎ型トランジスタＮ２を含み、第３共通ノードＹ３を有する。一部の実施形態では、トランジスタの第３スタックは、トランジスタの第１スタックに直列に結合され、第４共通ノードＶｏｕｔ及び第５共通ノードＤを有する。一部の実施形態では、トランジスタの第１スタックは、ｐ型トランジスタを含む。
【００７１】
一部の実施形態では、第１ｐ型トランジスタＰ１のゲート端子は第１イネーブル入力（ｅｎｂ）に結合され、第２ｐ型トランジスタＰ２のゲート端子は第１入力データ（Ｄ）に結合され、第３ｎ型トランジスタＮ３のゲート端子は第２イネーブル入力（ｅｎ）に結合され、第４ｎ型トランジスタＮ４のゲート端子は第２入力データ（Ｄｂ）に結合される。一部の実施形態では、第５ｎ型トランジスタＮ１のゲート端子は入力データ（Ｄ）に結合され、第６ｎ型トランジスタＮ２のゲート端子は第２イネーブル入力（ｅｎ）に結合される。
【００７２】
図６Ａ、６Ｂ、及び図７を参照すると、図７のｐｎ−ｏｖｅｒ−ｎ送信機出力段７００は、図６Ａのｎ−ｏｖｅｒ−ｎトポロジ６００ａと図６Ｂのｐ−ｏｖｅｒ−ｎトポロジとの組み合わせである。一部の実施形態において、図７のｐｎ−ｏｖｅｒ−ｎ送信機出力段７００のセクションは、例えば所望の出力電圧スイング及び供給電圧の電圧レベルに基づいて、選択的に活性化される。
【００７３】
例えば、比較的低い出力電圧スイングが望ましく、かつ供給電圧が比較的低い場合、（例えば、トランジスタＮ１、Ｎ２、Ｎ３、及びＮ４をアクティベートして使用することによって）出力段７００はｎ−ｏｖｅｒ−トポロジで動作する。従って、動作上の立場からは、出力段７００は、図６Ａのｎ−ｏｖｅｒ−ｎトポロジに類似したものになり、比較的低い供給電圧（例えば、０．３〜０．４Ｖ、０．７Ｖ未満など）において線形成及び出力電圧スイングを提供する。
【００７４】
一方、例えば、比較的高い出力電圧スイングが望まれる場合、及び／又は供給電圧がより高い（例えば、０．７以上である）場合、（例えば、トランジスタＰ１、Ｐ２、Ｎ１、及びＮ２をアクティベートして使用することによって）出力段７００はｐ−ｏｖｅｒ−ｎトポロジで動作する。従って、動作上の立場からは、出力段７００は、図６Ｂのｐ−ｏｖｅｒ−ｎトポロジに類似したものになり、より高い電圧スイングを提供する。
【００７５】
更に別の例では、供給電圧（又は少なくとも一部の供給電圧）に関係なく、出力段７００の両方のプルアップ経路（例えば、Ｐ型トランジスタＰ１、Ｐ２を備える第１プルアップ経路、及びＮ型トランジスタＮ１、Ｎ２を備える第２プルアップ経路）が動作可能であってもよく、これは、図６Ａ及び６Ｂの組み合わせの利点を提供する。
【００７６】
図８Ａは、様々な出力段トポロジをテストするためのテスト・セットアップ８００ａを示す。セットアップ８００ａは、ｎ−ｎ（６００ａ）、ｐ−ｎ（６００ｂ）及びｐｎ−ｎ（７００）の３つの異なる出力段トポロジのパルス応答をテストするために使用される。図８Ｂは、ｎ−ｎ（６００ａ）、ｐ−ｎ（６００ｂ）及びｐｎ−ｎ（７００）トポロジのパルス応答出力を示す。アイソ・ローディング、アイソ・サプライ電圧条件の下での３つのトポロジについて、パルス応答（例えば、１５６．２５ｐｓパルス幅を有する６．４Ｇｂ／ｓ）シミュレーション結果は、ｎ−ｏｖｅｒ−ｎ（ｎ−ｎ）及びｐ−ｏｖｅｒ−ｎ（ｐ−ｎ）のトポロジの欠点、並びにトポロジｐｎ−ｏｖｅｒ−ｎ（ｐｎ−ｎ）によって提供される改善を示す。
【００７７】
表１は、出力段供給電圧（Ｖｄｄｑ）の観点から、スイング及びスルー・レートの感度に基づいて各トポロジの性能を比較したものである。
【表１】
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【００７８】
図９は、一部の実施形態による、３つのプロセス・コーナー（Ｐ１、Ｐ２、及びＰ３）にわたる様々なレッグ数（１〜１６）の関数として実装された、出力段のプルアップ（図９Ａ）及びプルダウン（図９Ｂ）インピーダンスのレイアウト後のシミュレーション結果を示す。メモリ・セルでは、ＰＶＴ（プロセス、電圧、及び温度）制御回路は、ＰＶＴセンサ・ブロックで構成される。ＰＶＴ制御回路は、ＰＶＴ状態を追跡するために使用され、出力ドライバ・ブロックは、検出されたＰＶＴ状態に応じて出力ドライバ・インピーダンスの調整に使用される幾つかのレッグ（ｌｅｇｓ）に分割される。結果は、デバイス及び抵抗器の実装を使用する必要なしに、ＰＶＴ変動を説明するターゲット５０Ωインピーダンスに同調される出力ステージの能力を実証する。デバイス専用構成として出力段を実装することは、パッド寄生容量を、例えば約３０％も減少させ、それにより、出力ノードの帯域幅を改善し、例えば１０Ｇｂ／ｓまでのデータ・レートのようなインターフェースのスケーラビリティを可能にする。
【００７９】
図１０は、モバイル・コンピューティング・プラットフォーム１００５及び／又はデータ・サーバー・マシン１００６が、例えば本願の他の箇所に記載される何らかの実施形態に従って、少なくとも１つのメモリ・コントローラ・トランスミッタを含む回路を使用するシステム１０００を示す。一部の実施形態では、モバイル・コンピューティング・プラットフォーム１００５及び／又はデータ・サーバー・マシン１００６は、図２−９に関して議論されるように、送信機２００又はコンボ送信機２００を含んでもよい。サーバー・マシン１００６は、例えばラック内に配置され、電子データ処理のために一緒にネットワーク接続された任意数の高性能コンピューティング・プラットフォームを含む任意の商用サーバーであってもよく、例示的な実施形態では回路１０５０を含む。モバイル・コンピューティング・プラットフォーム１００５は、電子データ・ディスプレイ、電子データ処理、無線電子データ伝送などの各々のために構成された任意のポータブル・デバイスであるとすることができる。例えば、モバイル・コンピューティング・プラットフォーム１００５は、タブレット、スマートフォン、ラップトップ・コンピュータ等の何れであってもよく、ディスプレイ・スクリーン（例えば、容量性、誘導性、抵抗性、又は光学的なタッチスクリーン）、チップ・レベル又はパッケージ・レベルの統合システム１０１０、及びバッテリ１０１５を含んでもよい。
【００８０】
拡大図１０２０に示される統合システム１０１０内に配置されるか、又はサーバー・マシン１００６内のスタンド・アローンの個別的な又はパッケージ化されたマルチ・チップ・モジュールとして配置されるかにかかわらず、回路は、例えば、本願の他の箇所に記載されている何らかの実施形態に従う少なくとも１つのメモリ・コントローラ送信機を含む。回路１０５０は、電力管理集積回路（ＰＭＩＣ）と共に、ボード、基板、又はインターポーザ１０６０に更に取り付けられてもよい。機能的には、ＰＭＩＣ１０３０は、バッテリ電力調整、ＤＣ−ＤＣ変換などを実行することが可能であり、従って、バッテリ１０１５に結合され、他の機能モジュールに電流の供給を提供する出力を有する。
【００８１】
回路１０５０は、一部の実施形態では、ワイドバンドＲＦ（無線）送信機及び／又は受信機（送信経路上の電力増幅器と受信経路上の低雑音増幅器とを含むアナログ・フロント・エンド・モジュール及びデジタル・ベースバンドを含むＴＸ／ＲＸ）を更に含むＲＦ（無線）集積回路（ＲＦＩＣ）を含む。ＲＦＩＣは、例えば、本願の他の箇所に記載されているように、メモリ・コントローラ送信機回路内に、少なくとも１つのメモリ・コントローラ送信機デバイスを含む。ＲＦＩＣは、Ｗｉ−Ｆｉ（ＩＥＥＥ８０２．１１ファミリー）、ＷｉＭＡＸ（ＩＥＥＥ８０２．１６ファミリー）、ＩＥＥＥ８０２．２０、ロング・ターム・エボリューション（ＬＴＥ）、Ｅｖ−ＤＯ、ＨＳＰＡ＋、ＨＳＤＰＡ＋、ＨＳＵＰＡ＋、ＥＤＧＥ、ＧＳＭ、ＧＰＲＳ、ＣＤＭＡ、ＴＤＭＡ、ＤＥＣＴ、Ｂｌｕｅｔｏｏｔｈ（登録商標）、それらの派生物、並びに３Ｇ、４Ｇ、５Ｇ及びそれ以降のように指定される他の任意の無線プロトコルを含む、多数の無線標準又はプロトコルのうちの何れかを実装するために、アンテナ（図示せず）に結合される出力を有するが、これらの例示に限定されない。
【００８２】
本願に記載されている特定の特徴が、種々の実装に関連して説明されてきたが、この説明は、限定的な意味で解釈されるようには意図されていない。従って、本開示が関係する当業者に明らかである、本願で説明された実装及び他の実装の種々の修正は、本開示の精神及び範囲内にあると考えられる。
【００８３】
本発明は、上記の実施形態に限定されるものではなく、添付の特許請求の範囲から逸脱することなく、修正及び変更を使用して実施できることが認識されるであろう。例えば、上記の実施形態は、以下の例において更に提供されるような特徴の特定の組み合わせを含む可能性がある。
【００８４】
図１１は、本開示の一部の実施形態によるデュアル・パワー送信機を使用するスマート・デバイス、コンピュータ・システム、又はＳｏＣ（システム・オン・チップ）を示す。任意の他の図面の要素と同じ参照番号（又は名称）を有する図１１の要素は、説明されたものと同様の任意の方法で動作又は機能することが可能であるが、そのようなものに限定されないことを指摘しておく。
【００８５】
図１１は、一部の実施形態による、デュアル・パワー送信機を使用することが可能なコンピューティング・デバイスの実施形態のブロック図を示す。一部の実施形態では、コンピューティング・デバイス１６００は、コンピューティング・タブレット、モバイル・フォン又はスマートフォン、ワイヤレス対応ｅリーダー、又は他のワイヤレス・モバイル・デバイスなどのモバイル・コンピューティング・デバイスを表す。特定の構成要素が一般的に示されており、そのようなデバイスの全ての構成要素がコンピューティング・デバイス１６００に示されているわけではないことが理解されるであろう。
【００８６】
一部の実施形態では、コンピューティング・デバイス１６００は、説明した一部の実施形態に従って、メモリ・コントローラ送信機を有する第１プロセッサ１６１０を含む。コンピューティング・デバイス１６００の他のブロックは、一部の実施形態によれば、送信機２００、コンボ送信機２００を含んでもよい。本開示の様々な実施形態はまた、システムの実施形態が無線デバイス、例えば携帯電話又はパーソナル・デジタル・アシスタントに組み込まれることが可能であるように、無線インターフェースのような１６７０内のネットワーク・インターフェースを備えていてもよい。
【００８７】
一部の実施形態では、プロセッサ１６１０は、マイクロプロセッサ、アプリケーション・プロセッサ、マイクロコントローラ、プログラマブル論理デバイス、又は他の処理手段などの１つ以上の物理デバイスを含むことが可能である。プロセッサ１６１０によって実行される処理動作は、アプリケーション及び／又はデバイス機能が実行されるオペレーティング・プラットフォーム又はオペレーティング・システムの実行を含む。処理動作は、人間のユーザー又は他のデバイスとのＩ／Ｏ  （入力／出力）に関連する操作、電力管理に関連する動作、及び／又は、コンピューティング・デバイス１６００を別のデバイスに接続することに関連する動作を含む。処理動作はまた、オーディオＩ／Ｏ及び／又はディスプレイＩ／Ｏに関連する動作を含むことができる。
【００８８】
一部の実施形態では、コンピューティング・デバイス１６００は、ハードウェア（例えば、オーディオ・ハードウェア及びオーディオ回路）とコンピューティング・デバイスにオーディオ機能を提供することに関連するソフトウェア（例えば、ドライバ、コーデック）構成要素とを表すオーディオ・サブシステム１６２０を含む。オーディオ機能は、スピーカ及び／又はヘッドホン出力、並びにマイクロフォン入力を含むことができる。そのような機能のためのデバイスは、コンピューティング・デバイス１６００に統合されるか、又はコンピューティング・デバイス１６００に接続されることが可能である。一実施形態では、ユーザーは、プロセッサ１６１０によって受信され、処理されるオーディオ・コマンドを提供することによって、コンピューティング・デバイス１６００と相互作用する。
【００８９】
一部の実施形態では、コンピューティング・デバイス１６００は、ディスプレイ・サブシステム１６３０を含む。ディスプレイ・サブシステム１６３０は、コンピューティング・デバイス１６００と相互作用するためにユーザーに視覚的及び／又は触覚的な表示を提供するハードウェア（例えば、ディスプレイ・デバイス）及びソフトウェア（例えば、ドライバ）コンポーネントを表す。ディスプレイ・サブシステム１６３０は、ユーザーに表示を提供するために使用される特定のスクリーン又はハードウェア・デバイスを含むディスプレイ・インターフェース１６３２を含む。一実施形態では、ディスプレイ・インターフェース１６３２は、ディスプレイに関連する少なくとも幾つかの処理を実行するために、プロセッサ１６１０とは別個のロジックを含む。一実施形態では、ディスプレイ・サブシステム１６３０は、ユーザーに出力及び入力の双方を提供するタッチスクリーン（又はタッチ・パッド）デバイスを含む。
【００９０】
一部の実施形態では、コンピューティング・デバイス１６００は、Ｉ／Ｏコントローラ１６４０を含む。Ｉ／Ｏコントローラ１６４０は、ユーザーとの相互作用に関連するハードウェア・デバイス及びソフトウェア・コンポーネントを表す。Ｉ／Ｏコントローラ１６４０は、オーディオ・サブシステム１６２０及び／又はディスプレイ・サブシステム１６３０の一部であるハードウェアを管理するように動作することが可能である。更に、Ｉ／Ｏコントローラ１６４０は、ユーザーがシステムと相互作用する可能性があるコンピューティング・デバイス１６００に接続する追加のデバイスのための接続ポイントを示す。例えば、コンピューティング・デバイス１６００に取り付けることが可能なデバイスは、マイクロフォン・デバイス、スピーカ又はステレオ・システム、ビデオ・システム又は他のディスプレイ・デバイス、キーボード又はキーパッド・デバイス、或いは、カード・リーダー又は他のデバイスなどの特定のアプリケーションと共に使用するための他のＩ／Ｏデバイスを含む可能性がある。
【００９１】
上述のように、Ｉ／Ｏコントローラ１６４０は、オーディオ・サブシステム１６２０及び／又はディスプレイ・サブシステム１６３０と相互作用することが可能である。例えば、マイクロフォン又は他のオーディオ・デバイスを介した入力は、コンピューティング・デバイス１６００の１つ以上のアプリケーション又は機能のための入力又はコマンドを提供することができる。更に、ディスプレイ出力の代わりに、又はそれに加えて、オーディオ出力を提供することができる。別の例では、ディスプレイ・サブシステム１６３０がタッチスクリーンを含む場合、ディスプレイ・デバイスはまた、Ｉ／Ｏコントローラ１６４０によって少なくとも部分的に管理されることが可能な入力デバイスとしても動作する。Ｉ／Ｏコントローラ１６４０によって管理されるＩ／Ｏ機能を提供するために、コンピューティング・デバイス１６００上に追加のボタン又はスイッチを設けることも可能である。
【００９２】
一部の実施形態では、Ｉ／Ｏコントローラ１６４０は、加速度計、カメラ、光センサ又は他の環境センサ、又は、コンピューティング・デバイス１６００に含まれることが可能な他のハードウェアなどのデバイスを管理する。入力は、直接的なユーザー相互作用の一部であるとすることが可能であり、システムの動作に影響を及ぼすために、システムに環境入力を提供することができる（システムの動作は、例えば、ノイズのフィルタリング、輝度検出のためのディスプレイの調整、カメラのフラッシュの適用、又は他の特徴である）。
【００９３】
一部の実施形態では、コンピューティング・デバイス１６００は、バッテリ電力の使用、バッテリの充電、及びバッテリ・セービング動作に関連する特徴を管理する電力管理部１６５０を含む。メモリ・サブシステム１６６０は、コンピューティング・デバイス１６００に情報を記憶するためのメモリ・デバイスを含む。メモリは、不揮発性（メモリ・デバイスへの電力が中断された場合に、状態が変化しない）及び／又は揮発性（メモリ・デバイスへの電力が中断された場合に、状態が中間的になる）メモリ・デバイスを含むことが可能である。メモリ・サブシステム１６６０は、アプリケーション・データ、ユーザー・データ、音楽、写真、ドキュメント、又は他のデータ、並びにコンピューティング・デバイス１６００のアプリケーション及び機能の実行に関連するシステム・データ（長期的なもの又は一時的なもの）を記憶することができる。
【００９４】
実施形態の要素は、コンピュータ実行可能命令（例えば、本願で議論される何らかの他のプロセスを実行するための命令）を記憶するための機械読み取り可能な媒体（例えば、メモリ１６６０）としても提供される。機械読み取り可能な媒体（例えば、メモリ１６６０）は、フラッシュ・メモリ、光ディスク、ＣＤ―ＲＯＭ、ＤＶＤ  ＲＯＭ、ＲＡＭ、ＥＰＲＯＭ、ＥＥＰＲＯＭ、磁気又は光カード、相変化メモリ（ＰＣＭ）、又は、電子的若しくはコンピュータ実行可能な命令を記憶するのに適した他のタイプの機械読み取り可能な媒体を含むことが可能であるが、これらに限定されない。例えば、本開示の実施形態は、通信リンク（例えば、モデム又はネットワーク接続）を介してデータ信号によってリモート・コンピュータ（例えば、サーバー）から要求元コンピュータ（例えば、クライアント）へ転送されることが可能なコンピュータ・プログラム（例えば、ＢＩＯＳ）としてダウンロードされてもよい。
【００９５】
一部の実施形態では、コンピューティング・デバイス１６００は、接続部１６７０を含む。接続部１６７０は、コンピューティング・デバイス１６００が、外部デバイスと通信することを可能にするために、ハードウェア・デバイス（例えば、無線及び／又は有線コネクタ及び通信ハードウェア）及びソフトウェア・コンポーネント（例えば、ドライバ、プロトコル・スタック）を含む。コンピューティング・デバイス１６００は、他のコンピューティング・デバイス、ワイヤレス・アクセス・ポイント又は基地局などの別個のデバイス、並びにヘッドセット、プリンタ、又は他のデバイスなどの周辺機器であるとすることが可能である。
【００９６】
接続部１６７０は、複数の異なるタイプの接続を含むことができる。一般化するために、コンピューティング・デバイス１６００は、セルラー接続部１６７２及びワイヤレス接続部１６７４とともに示されている。セルラー接続部１６７２は、一般に、ＧＳＭ（移動体通信のためのグローバル・システム）又はその変形若しくは派生物、ＣＤＭＡ（符号分割多元接続）又はその変形若しくは派生物、ＴＤＭ（時分割多重化）又はその変形若しくは派生物、又は他のセルラーサービス規格により提供されるような、無線キャリアによって提供されるセルラー・ネットワーク接続を指す。ワイヤレス接続性（又はワイヤレス・インターフェース）１６７４は、セルラーではないワイヤレス接続を指し、パーソナル・エリア・ネットワーク（ブルートゥース、ニア・フィールド（Ｎｅａｒ  Ｆｉｅｌｄ）など）、ローカル・エリア・ネットワーク（Ｗｉ―Ｆｉなど）、及び／又はワイド・エリア・ネットワーク（ＷｉＭａｘなど）、又は他の無線通信を含むことが可能である。
【００９７】
一部の実施形態では、コンピューティング・デバイス１６００は、ペリフェラル接続部１６８０を含む。ペリフェラル接続部１６８０は、ハードウェア・インターフェース及びコネクタ、並びに周辺接続を行うためのソフトウェア・コンポーネント（例えば、ドライバ、プロトコル・スタック）を含む。コンピューティング・デバイス１６００は、他のコンピューティング・デバイスへの周辺デバイスであること（「ｔｏ」１６８２）、及びそこに接続される周辺デバイスを有すること（「ｆｒｏｍ」１６８４）の双方が可能であることが理解されよう。コンピューティング・デバイス１６００は、一般に、コンピューティング・デバイス１６００上のコンテンツを管理（例えば、ダウンロード及び／又はアップロード、変更、同期）する目的のために、他のコンピューティング・デバイスへ接続するための「ドッキング」コネクタを有する。更に、ドッキング・コネクタは、コンピューティング・デバイス１６００が、例えばオーディオビジュアル又は他のシステムへのコンテンツ出力を制御することを可能にする特定の周辺機器に接続することを、コンピューティング・デバイス１６００に許容することが可能である。
【００９８】
専用ドッキング・コネクタ又は他の専用接続ハードウェアに加えて、コンピューティング・デバイス１６００は、共通の又は標準的なコネクタを介して周辺接続１６８０を形成することができる。共通タイプは、ユニバーサル・シリアル・バス（ＵＳＢ）コネクタ（これは、多数の様々なハードウェア・インターフェースの何れかを含むことが可能である）、ミニディスプレイポート（ＭＰＤ）を含むディスプレイポート、高密度マルチメディア・インターフェース（ＨＤＭＩ）、ファイアウェア、又はその他のタイプを含むことが可能である。
【００９９】
「実施形態」、「一実施形態」、「ある実施形態」又は「他の実施形態」への明細書中での言及は、実施形態に関連して説明される特定の特性、構造又は特徴が少なくとも一部の実施形態に含まれることを意味し、必ずしも全ての実施形態に含まれるわけではない。「実施形態」、「一実施形態」又は「ある実施形態」の様々な出現は、必ずしも全てが同一の実施形態に言及しているわけではない。構成要素、特性、構造又は特徴が「含まれてもよい」、「含まれるかもしれない」、「含まれることが可能である」と明細書が述べている場合、その特定の構成要素、特性、構造又は特徴は、含まれることを必須としない。明細書又は特許請求の範囲が「ある（“ａ”ｏｒ“ａｎ”）」要素に言及している場合、その要素が１つしかないことを意味してはいない。明細書又は特許請求の範囲が「追加的な」要素に言及している場合、それは、１つより多い追加の要素が存在することを排除していない。
【０１００】
更に、特定の特性、構造、機能、又は特徴は、１つ以上の実施形態において、任意の適切な方法で組み合わせられてもよい。例えば、第１実施形態は、２つの実施形態に関連する特定の特性、構造、機能、又は特徴が相互に排他的でない場合には、第２実施形態と組み合わせられることが可能である。
【０１０１】
本開示はその特定の実施形態に関連して説明されてきたが、そのような実施形態の多くの代替、修正及び変形は、前述の説明に照らせば当業者には明らかであろう。本開示の実施形態は、添付の特許請求の範囲の広範な範囲内に属するように、そのような全ての代替、修正、及び変形を包含するように意図されている。
【０１０２】
更に、本開示を不明瞭にしないように、説明及び議論の簡明化のために、集積回路（ＩＣ）チップ及び他の構成要素に対する周知の電力／接地接続は、提示された図面に示されるかもしれないし示されないかもしれない。更に、配置・構成は、開示を曖昧にしてしまうことを避けるために、ブロック図形式で示される場合があり、また、そのようなブロック図構成の実施に関する詳細は、本開示が実施されるべきプラットフォームに大きく依存するという事実が考慮される（即ち、そのような詳細は、十分に当業者の知見の範囲内であるはずである）。本開示の例示的な実施形態を説明するために特定の詳細（例えば、回路）が述べられる場合、本開示は、これらの特定の詳細を伴わずに、又はそれらの変形とともに実施され得ることは、当業者にとって明らかであるはずである。従って本説明は限定ではなく例示として解釈されるべきである。
【０１０３】
以下の具体例は、更なる実施形態に関連する。具体例における詳細は、１つ以上の実施形態のどこで使用されてもよい。本願で説明される装置の全ての任意の特徴は、方法又はプロセスに関して実装されてもよい。
【０１０４】
具体例１．一例では装置が提供され、装置は：第１電源を提供する第１電源レール；第２及び第３電源をそれぞれ提供する第２及び第３電源レールであって、第１電源の電圧レベルは第２及び第３電源の電圧レベルよりも高い、第２及び第３電源レール；第１及び第２電源レールに結合された第１ドライバ回路；第３電源レールに結合され、第１ドライバ回路に結合された第２ドライバ回路；及び、第１電源レールと第２ドライバ回路とに結合された、Ｎ型導電性のトランジスタのスタックを備える。 
【０１０５】
具体例２．具体例１の装置であり、第１ドライバ回路は、Ｐ型導電性のトランジスタの第１スタックと、トランジスタの第１スタックに結合されたＮ型導電性のトランジスタの第２スタックとを備え、第１スタックは、第１共通ノードを有し、直列に結合された第１トランジスタ及び第２トランジスタであって、第１トランジスタは第１電源レールに結合されている、第１トランジスタ及び第２トランジスタ；及び、第１共通ノードに結合された第３トランジスタであって、第３トランジスタは第２電源レールに結合されている、第３トランジスタを含み、トランジスタの第２スタックは、第２共通ノードを有し、直列に結合された第４トランジスタ及び第５トランジスタであって、トランジスタの第２スタックは、トランジスタの第１スタックに直列に結合され、トランジスタの第１及び第２スタックは、第２ドライバ回路に結合された第３共通ノードを有する、第４トランジスタ及び第５トランジスタ；及び、第２共通ノードに結合された第６トランジスタであって、第６トランジスタは第２電源レールに結合されている、第６トランジスタを含む。
【０１０６】
具体例３．具体例１−２の装置であり、第２ドライバ回路は、Ｐ型導電性のトランジスタの第３スタックと、トランジスタの第３スタックに結合されたＮ型導電性のトランジスタの第４スタックとを備え、第３スタックは、第４共通ノードを有し、直列に結合された第７トランジスタ及び第８トランジスタを含み、第７トランジスタは第３電源レールに結合されており；及び、トランジスタの第４スタックは、第５共通ノードを有し、直列に結合された第９トランジスタ及び第１０トランジスタであって、トランジスタの第４スタックは、第６共通ノードを有し、トランジスタの第３スタックに直列に結合されている、第９トランジスタ及び第１０トランジスタ；及び、第６共通ノードに結合された第１１トランジスタであって、第１１トランジスタは抵抗デバイスに結合されている、第１１トランジスタを含む。
【０１０７】
具体例４．具体例１−３の装置であり、第１トランジスタのゲート端子はデータ入力に結合され；第２トランジスタのゲート端子はバイアスに結合され；及び、第３トランジスタのゲート端子はイネーブル入力に結合されている。
【０１０８】
具体例５．具体例１−４の装置であり、第４トランジスタのゲート端子はバイアスに結合され；第５トランジスタのゲート端子はデータ入力に結合され；及び、第３トランジスタのゲート端子はイネーブル入力に結合されている。
【０１０９】
具体例６．具体例１−５の装置であり、第７トランジスタのゲート端子はデータ入力に結合され；第８トランジスタのゲート端子はバイアスに結合されている。
【０１１０】
具体例７．具体例１−６の装置であり、第９トランジスタのゲート端子はデータ入力に結合され；第１０トランジスタのゲート端子はバイアスに結合され；第１１トランジスタのゲート端子はイネーブル入力に結合されている。
【０１１１】
具体例８．具体例１−７の装置であり、トランジスタの第１スタックはｐ型トランジスタを備える。
【０１１２】
具体例９．具体例１−８の装置であり、トランジスタの第３スタックはｐ型トランジスタを備える。
【０１１３】
具体例１０．具体例１−９の装置であり、Ｎ型導電性のトランジスタのスタックは、抵抗デバイスを介して第１ドライバ回路に結合されている。
【０１１４】
具体例１１．具体例１−１０の装置であり、第１ドライバ回路はＤＤＲドライバ回路を備え、第２ドライバ回路はＬＰＤＤＲドライバ回路を備える。
【０１１５】
具体例１２．一例ではシステムが提供され、システムは、命令を格納するメモリと、メモリに結合され、命令を実行するプロセッサとを備え、プロセッサは：第１電源を提供する第１電源レール；第２及び第３電源をそれぞれ提供する第２及び第３電源レールであって、第１電源の電圧レベルは第２及び第３電源の電圧レベルよりも高い、第２及び第３電源レール；第１及び第２電源レールに結合された第１ドライバ回路；第３電源レールに結合され、第１ドライバ回路に結合された第２ドライバ回路；第１電源レールと第２ドライバ回路とに結合された、Ｎ型導電性のトランジスタのスタック；及び、プロセッサが他のシステムと通信することを可能にする無線インターフェースを備える。
【０１１６】
具体例１３．具体例１２のシステムであり、第１ドライバ回路は、Ｐ型導電性のトランジスタの第１スタックと、トランジスタの第１スタックに結合されたＮ型導電性のトランジスタの第２スタックとを備え、第１スタックは、第１共通ノードを有し、直列に結合された第１トランジスタ及び第２トランジスタであって、第１トランジスタは第１電源レールに結合されている、第１トランジスタ及び第２トランジスタ；及び、第１共通ノードに結合された第３トランジスタであって、第３トランジスタは第２電源レールに結合されている、第３トランジスタを含み、トランジスタの第２スタックは、第２共通ノードを有し、直列に結合された第４トランジスタ及び第５トランジスタであって、トランジスタの第２スタックは、トランジスタの第１スタックに直列に結合され、トランジスタの第１及び第２スタックは、第２ドライバ回路に結合された第３共通ノードを有する、第４トランジスタ及び第５トランジスタ；及び、第２共通ノードに結合された第６トランジスタであって、第６トランジスタは第２電源レールに結合されている、第６トランジスタを含む。
【０１１７】
具体例１４．具体例１２−１３のシステムであり、第２ドライバ回路は、Ｐ型導電性のトランジスタの第３スタックと、トランジスタの第３スタックに結合されたＮ型導電性のトランジスタの第４スタックとを備え、第３スタックは、第４共通ノードを有し、直列に結合された第７トランジスタ及び第８トランジスタを含み、第７トランジスタは第３電源レールに結合されており；及び、トランジスタの第４スタックは、第５共通ノードを有し、直列に結合された第９トランジスタ及び第１０トランジスタであって、トランジスタの第４スタックは、第６共通ノードを有し、トランジスタの第３スタックに直列に結合されている、第９トランジスタ及び第１０トランジスタ；及び、第６共通ノードに結合された第１１トランジスタであって、第１１トランジスタは抵抗デバイスに結合されている、第１１トランジスタを含む。
【０１１８】
具体例１５．具体例１２−１４のシステムであり、第１トランジスタのゲート端子はデータ入力に結合され；第２トランジスタのゲート端子はバイアスに結合され；及び、第３トランジスタのゲート端子はイネーブル入力に結合されている。
【０１１９】
具体例１６．具体例１２−１５のシステムであり、第４トランジスタのゲート端子はバイアスに結合され；第５トランジスタのゲート端子はデータ入力に結合され；及び、第３トランジスタのゲート端子はイネーブル入力に結合されている。
【０１２０】
具体例１７．具体例１２−１６のシステムであり、第７トランジスタのゲート端子はデータ入力に結合され；第８トランジスタのゲート端子はバイアスに結合されている。
【０１２１】
具体例１８．具体例１２−１７のシステムであり、第９トランジスタのゲート端子はデータ入力に結合され；第１０トランジスタのゲート端子はバイアスに結合され；第１１トランジスタのゲート端子はイネーブル入力に結合されている。
【０１２２】
具体例１９．具体例１２−１８のシステムであり、Ｎ型導電性のトランジスタのスタックは、抵抗デバイスを介して第１ドライバ回路に結合されている。
【０１２３】
具体例２０．具体例１２−１９のシステムであり、第１ドライバ回路はＤＤＲドライバ回路を備え、第２ドライバ回路はＬＰＤＤＲドライバ回路を備える。
【０１２４】
具体例２１．一例では装置が提供され、装置は：電源を提供する電源レール；
トランジスタの第１スタックであって、第１共通ノードを有し、直列に結合された第１トランジスタ及び第２トランジスタを含み、第１トランジスタは第１電源レールに結合されている、トランジスタの第１スタック；及び、第１スタックのトランジスタとは逆の導電性のトランジスタの第２スタックであって、第２共通ノードを有し、直列に結合された第３トランジスタ及び第４トランジスタを含み、第３トランジスタは電源レールに結合されている、トランジスタの第２スタックを備える。
【０１２５】
具体例２２．具体例２１の装置であり、第１スタックのトランジスタとは逆の導電性のトランジスタの第３スタックを備え、トランジスタの第３スタックは、第３共通ノードを有し、直列に結合された第５トランジスタ及び第６トランジスタを含み、トランジスタの第３スタックは、トランジスタの第１スタックに直列的に結合され、第４及び第５共通ノードを有する。
【０１２６】
しかしながら、上記の実施形態は、この点に関して限定されず、種々の実装において、上記の実施形態は、そのような特徴の一部分のみを引き継ぐこと、そのような特徴を異なる順序で引き継ぐこと、そのような特徴を異なる組み合わせで引き継ぐこと、及び／又は、明示的に列挙されたそれらの特徴以外の追加の特徴を引き継ぐことを含む可能性がある。従って、本発明の範囲は、添付の特許請求の範囲によって権利が付与される等価物の完全なる範囲とともに、特許請求の範囲を参照して決定されるべきである。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６Ａ】
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【図６Ｂ】
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【図７】
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【図８Ａ】
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【図８Ｂ】
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【図９Ａ】
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【図９Ｂ】
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【図１０】
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【図１１】
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【国際調査報告】
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