【事件の表示】
　特願２０１４−５１５８５５「物理的に除去可能なマスクを用いたレーザ・プラズマエッチングウェハダイシング」拒絶査定不服審判事件〔平成２４年１２月２０日国際公開、ＷＯ２０１２／１７３７９２、平成２６年　９月　８日国内公表、特表２０１４−５２３１１６、請求項の数（１２）〕について、次のとおり審決する。
【結　論】
　原査定を取り消す。
　本願の発明は、特許すべきものとする。
【理　由】
第１　手続の経緯
　本願は，２０１２年（平成２４年）５月３１日（パリ条約による優先権主張外国庁受理２０１１年６月１５日，米国）を国際出願日とする出願であって，その手続の経緯は以下のとおりである。
　平成２８年　４月１２日付け　拒絶理由通知書
　平成２８年　９月２２日　　　意見書・手続補正書の提出
　平成２８年１２月２１日付け　拒絶査定
　平成２９年　４月１７日　　　審判請求書・手続補正書の提出
　平成３０年　７月２４日付け　拒絶理由通知書
　平成３１年　１月２９日　　　意見書・手続補正書の提出　
第２　原査定の概要
　原査定（平成２８年１２月２１日付け拒絶査定）の概要は次のとおりである。
　この出願の請求項１ないし１４に係る発明は，以下の引用文献１ないし４に記載された発明に基づいて，その発明の属する技術の分野における通常の知識を有する者が容易に発明できたものであるから，特許法第２９条第２項の規定により特許を受けることができない。
　
　　　　　＜引用文献等一覧＞
引用文献１　特開２００６−２５３４０２号公報
引用文献２　特開２００８−１９３０３４号公報
引用文献３　国際公開第２００３／０７１５９１号
引用文献４　国際公開第２０１０／１１１０８９号
第３　当審拒絶理由の概要
　当審拒絶理由（平成３０年７月２４日付け拒絶理由）の概要は次のとおりである。
Ａ．この出願は，特許請求の範囲の請求項７ないし１１の記載が，特許法第３６条第６項第１号に規定する要件を満たしていない。
Ｂ．この出願は，特許請求の範囲の請求項５及び１１の記載が，特許法第３６条第６項第２号に規定する要件を満たしていない。
Ｃ．この出願の請求項１ないし１４に係る発明は，以下の引用文献１及び２並びに５ないし８に記載された発明に基づいて，その発明の属する技術の分野における通常の知識を有する者が容易に発明できたものであるから，特許法第２９条第２項の規定により特許を受けることができない。
　　　　　＜引用文献等一覧＞
引用文献１　特開２００６−２５３４０２号公報
引用文献５　国際公開第２００９／１１７４５１号
引用文献２　特開２００８−１９３０３４号公報
引用文献６　特表２００７−５３３１３９号公報
引用文献７　特表２０１１−５１７３６８号公報
引用文献８　国際公開第２０１０／０８０９８３号
第４　本願発明
　本願請求項１ないし１２に係る発明（以下，それぞれ「本願発明１」ないし「本願発明１２」という。）は，平成３１年１月２９日提出の手続補正書で補正された特許請求の範囲の請求項１ないし１２に記載された事項により特定される発明であり，本願発明１ないし１２は以下のとおりの発明である。
「【請求項１】
　複数の集積回路を含む半導体ウェハをダイシングする方法であって、
　半導体ウェハの上方に、集積回路を覆い、保護するマスクを形成する工程と、
　フェムト秒ベースのレーザスクライビングプロセスによってマスク及び半導体ウェハの一部をパターニングし、これによって集積回路間の半導体ウェハの領域を露出させるギャップをパターニングされたマスク及び半導体ウェハに提供する工程であって、各ギャップは半導体ウェハ内でその深さ方向に一定の幅を有し、フェムト秒ベースのレーザは、５４０ナノメートル以下の波長と４００フェムト秒以下のパルス幅を有し、５４０ナノメートル以下の波長と４００フェムト秒以下のパルス幅を有するフェムト秒ベースのレーザスクライビングプロセスは、近赤外又は赤外範囲内の波長を有するフェムト秒ベースのレーザスクライビングプロセスよりもチッピング、マイクロクラック、及び層間剥離の少ないアブレーションプロセスを提供する工程と、
　半導体ウェハ内にトレンチを形成するために、ギャップを貫通して半導体ウェハをエッチングし、これによって個片化された集積回路を形成する工程であって、各トレンチはその深さ方向に前記一定の幅を有する工程と、
　個片化された集積回路からパターニングされたマスクを分離する工程を含む方法。
　　【請求項２】
　マスクを形成する工程は、集積回路に薄いポリマーシートを接着させる工程を含む請求項１記載の方法。
　　【請求項３】
　薄いポリマーシートは、集積回路に対して透明であり、約５０ミクロン以下の厚さを有する請求項２記載の方法。
　　【請求項４】
　マスクを形成する工程は、集積回路上にフォトレジスト層を堆積させる工程を含む請求項１記載の方法。
　　【請求項５】
　半導体ウェハの上方にマスクを形成する工程は、高密度プラズマエッチングプロセスに耐えるのに適したマスクを形成する工程を含む請求項１記載の方法。
　　【請求項６】
　請求項１記載の方法を実行することにより、複数の集積回路を含む半導体ウェハをダイシングするためのシステムであって、
　ファクトリインタフェースと、
　ファクトリインタフェースに結合されたレーザスクライブ装置であって、レーザスクライブ装置は、５４０ナノメートル以下の波長と４００フェムト秒以下のパルス幅を有するフェムト秒ベースのレーザを含み、５４０ナノメートル以下の波長と４００フェムト秒以下のパルス幅を有するフェムト秒ベースのレーザは、近赤外又は赤外範囲内の波長を有するフェムト秒ベースのレーザよりもチッピング、マイクロクラック、及び層間剥離の少ないアブレーションプロセスを提供するレーザスクライブ装置と、
　ファクトリインタフェースに結合され、プラズマエッチングチャンバを含むクラスタツールであって、レーザスクライブ装置はクラスタツール内には含まれないクラスタツールと、
　ファクトリインタフェースに結合され、物理的に除去可能なマスクを形成するように構成された堆積チャンバを含むシステム。
　　【請求項７】
　堆積チャンバは、集積回路に薄いポリマーシートを接着するように構成される請求項６記載のシステム。
　　【請求項８】
　堆積チャンバは、集積回路上にフォトレジスト層を堆積するように構成される請求項６記載のシステム。
　　【請求項９】
　堆積チャンバは、クラスタツールに収容され、クラスタツールは、
　マスク除去ステーション又はチャンバを含む請求項６記載のシステム。
　　【請求項１０】
　複数の集積回路を含む半導体ウェハをダイシングする方法であって、
　シリコン基板の上方に、物理的に除去可能なマスクを形成する工程であって、物理的に除去可能なマスクは、シリコン基板上に配置された集積回路を覆い、保護し、集積回路は、低Ｋ材料の層及び銅の層の上方に配置された二酸化ケイ素の層を含む工程と、
　フェムト秒ベースのレーザスクライビングプロセスによって、物理的に除去可能なマスクと、二酸化ケイ素の層と、低Ｋ材料の層と、銅の層と、シリコン基板の一部をパターニングし、これによってギャップを有するパターニングされたシリコン基板を提供し、集積回路間のシリコン基板の領域を露出させる工程であって、各ギャップは半導体ウェハ内でその深さ方向に一定の幅を有し、フェムト秒ベースのレーザは、５４０ナノメートル以下の波長と４００フェムト秒以下のパルス幅を有し、５４０ナノメートル以下の波長と４００フェムト秒以下のパルス幅を有するフェムト秒ベースのレーザスクライビングプロセスは、近赤外又は赤外範囲内の波長を有するフェムト秒ベースのレーザスクライビングプロセスよりもチッピング、マイクロクラック、及び層間剥離の少ないアブレーションプロセスを提供する工程と、
　シリコン基板内にトレンチを形成するために、ギャップを貫通してシリコン基板をエッチングし、これによって個片化された集積回路を形成する工程であって、各トレンチはその深さ方向に前記一定の幅を有する工程と、
　個片化された集積回路から物理的に除去可能なマスクを分離する工程を含む方法。
　　【請求項１１】
　レーザスクライビングプロセスによって、物理的に除去可能なマスクと、二酸化ケイ素の層と、低Ｋ材料の層と、銅の層をパターニングする工程は、二酸化ケイ素の層をアブレーション加工する前に物理的に除去可能なマスクをアブレーション加工する工程と、低Ｋ材料の層及び銅の層をアブレーション加工する前に二酸化ケイ素の層をアブレーション加工する工程を含む請求項１０記載の方法。
　　【請求項１２】
　物理的に除去可能なマスクを形成する工程は、集積回路に薄いポリマーシートを接着する工程を含む請求項１０記載の方法。」
第５　引用文献，引用発明等
１　引用文献１記載事項
　原査定及び当審の拒絶の理由に引用された引用文献１には，図面とともに次の事項が記載されている。（下線は，当審で付与した。以下，同じ。）
「【技術分野】
【０００１】
　本発明は、半導体装置の製造方法に関し、特に
ウェハ上に複数形成された半導体装置を個々の装置に分離する方法
「【００１６】
　（第一の実施形態）
　図１（ａ）〜図１（ｃ）、図２（ａ）および図２（ｂ）は、本実施形態の半導体装置の製造工程を示す断面図である。また、図３は、図１（ａ）の前段階の半導体ウェハの構成を示す平面図である。また、図４は、図３、図１（ａ）〜図１（ｃ）、図２（ａ）および図２（ｂ）の手順で得られる半導体装置の構成を示す断面図である。図４は、図３のＡ−Ａ’断面図に対応する。
【００１７】
　まず、図３および図４を参照して、
本実施形態の半導体装置の構成を説明する。図３および図４に示した半導体装置１００は、シリコンウェハ１０１がダイシング線１２０でダイシングされて分割されてなり、シリコンウェハ１０１上に配線層１０３が設けられた構成である。配線層１０３は、絶縁膜（不図示）と、絶縁膜中に埋設された導電材料（不図示）からなる配線とを有する。配線は、たとえば銅等の金属とすることができる。また、配線層１０３は、配線層と層間絶縁膜とが積層された多層構造とすることができる。
【００１８】
　なお、半導体装置１００の側面、すなわちダイシング面１１１は、以下に説明する製造方法に特有の断面形状となっているが、これについては、半導体装置１００の製造方法を説明した後、図５および図６を参照して説明する。
【００１９】
　次に、図１（ａ）〜図１（ｃ）、図２（ａ）、図２（ｂ）および図３を参照して半導体装置１００の製造方法を説明する。
　半導体装置１００は、以下の工程により得られる。
ステップ１０５：半導体基板（シリコンウェハ１０１）の素子形成面の上部に配線層１０３を設ける工程、
ステップ１０１：配線層１０３の上部に保護膜１０５を設ける工程、
ステップ１０２：保護膜１０５にレーザ光を照射し、保護膜１０５から配線層１０３を貫通し、シリコンウェハ１０１の内部に到達する溝部１０７を設ける工程、
ステップ１０３：溝部１０７を設ける工程の後、溝部１０７の底部から、シリコンウェハ１０１を深さ方向に選択的に除去する工程、および
ステップ１０４：シリコンウェハ１０１を深さ方向に選択的に除去する工程の後、溝部１０７が設けられた箇所においてシリコンウェハ１０１を分離して、シリコンウェハ１０１を個片化する工程。
　ステップ１０２においては、シリコンウェハ１０１に、素子形成面の側すなわち保護膜１０５の形成面の側からレーザ光を照射する。
　ステップ１０３のシリコンウェハ１０１を深さ方向に選択的に除去する工程は、エッチングによりシリコンウェハ１０１を除去する工程を含む。
　ステップ１０４のシリコンウェハ１０１を個片化する前記工程は、シリコンウェハ１０１を裏面から薄化する工程を含む。
　ステップ１０５の配線層を設ける工程は、レーザ光が照射される領域において、配線層１０３中に配線を設ける工程を含む。このとき、ステップ１０２の溝部を設ける工程は、保護膜１０５から配線層１０３を経由してシリコンウェハ１０１の内部にわたる溝部１０７を設けるとともに、配線を切断する工程である。
　保護膜１０５は、非金属材料により構成される。
　本実施形態の製造方法は、ステップ１０３のシリコンウェハ１０１を深さ方向に選択的に除去する工程の後、保護膜１０５を除去する工程（ステップ１０６）を含む。本実施形態では、ステップ１０４の個片化工程の前に保護膜１０５を除去する。
　保護膜１０５が水溶性の樹脂を含む膜であって、ステップ１０６の保護膜１０５を除去する工程が、素子形成面を水洗することにより保護膜１０５を除去する工程を含むことができる。
　また、保護膜１０５が有機溶媒溶解性の樹脂を含む膜であって、ステップ１０６の保護膜１０５を除去する工程が、素子形成面を有機溶媒で洗浄することにより保護膜１０５を除去する工程を含んでもよい。」
「【００２９】
　たとえば、上述した材料のうち、ＰＶＡを用いる場合には、保護膜１０５の膜厚をたとえば３μｍ以上とすることができる。こうすることにより、ステップ１０３におけるシリコンウェハ１０１の異方性エッチング時に配線層１０３を確実に保護することができる。また、保護膜１０５の膜厚は、たとえば５０μｍ以下とすることができる。こうすることにより、ステップ１０６において保護膜１０５を除去する際に、さらに容易に除去することができる。
【００３０】
　また、上述した材料のうち、有機溶媒溶解性の樹脂を用いる場合、保護膜１０５の膜厚をたとえば３μｍ以上とすることができる。こうすることにより、ステップ１０３におけるシリコンウェハ１０１の異方性エッチング時に配線層１０３を確実に保護することができる。また、保護膜１０５の膜厚は、たとえば１０μｍ以下とすることができる。こうすることにより、ステップ１０６において保護膜１０５を除去する際に、さらに容易に除去することができる。
【００３１】
　
ステップ１０２において、レーザ加工に用いられるレーザ光としては、たとえばＹＡＧ（イットリウム・アルミニウム・ガーネット）レーザのＳＨＧ（第二高周波）またはＴＨＧ（第三高周波）を用いる。
【００３２】
　ステップ１０３のシリコンウェハ１０１のドライエッチングにおいては、たとえば、ボッシュ法、Ｂを添加したエッチングガスによるドライエッチング、クライオプロセス等を用いることができる。なお、ボッシュ法は、ＣＦ系照射による保護膜生成とＦ系ガスを用いたシリコンウェハのエッチングとの繰り返しによる異方性エッチングである。さらに具体的には、ＳＦ6とＯ2の同時照射とＣ4Ｆ8の照射とを交互に行い、エッチングを行う。また、クライオプロセスは、シリコンウェハ１０１をたとえば−５０℃以下の温度に冷却した状態で、ＳＦ6ガス等のエッチングガスを用いてエッチングする方法である。半導体装置１００のダイシング面１１１の形状は、図５および図６を参照して後述するように、これらのエッチング方法の違いにより特徴的な形状となる。
【００３３】
　ステップ１０６における保護膜１０５の除去方法は、保護膜１０５の材料に応じて選択される。たとえば、
保護膜１０５の材料を水溶性樹脂とした場合、シリコンウェハ１０１の素子形成面の水洗により保護膜１０５を除去することができる。
「【００３７】
　
図６は、図４の半導体装置１００のダイシング面１１１の配線層１０３の近傍を拡大して示した断面図である。図６において、配線層１０３は、配線層と層間絶縁膜とが積層された多層構造となっている。
【００３８】
　凹凸面１１５は、配線層１０３の各層の加熱に対する耐久性を反映した形状となる。
凹凸面１１５は、構成材料の融点に応じて、ダイシング面１１１端部から面内方向に向かう後退部の後退量が異なるために生じるものと推察される。たとえば、シリコン酸化膜、低誘電率層間絶縁膜、およびエッチングストッパ膜として機能する窒化膜等が所定の順序で積層されていている場合
ダイシング線１２０において、配線層１０３に低誘電率層間絶縁膜と、金属配線と、ＳｉＯ
2
膜とが所定の位置に所定の順で積層されている場合
【００３９】
　また、
図６において、シリコンウェハ１０１の上部も、ステップ１０２においてレーザ光により溝状に切断される。このため、配線層１０３との境界部近傍においては、レーザ光照射よりシリコンウェハ１０１が溶解して飛散し、サイドエッチングされて、後退部１１７が生じる。
シリコンウェハ１０１において、レーザ光照射による切断領域以外の領域においては、ダイシング面１１１はボッシュ法により形成された面であるため、凹凸面１１９内に、たとえば１μｍ程度のピッチの凹凸がシリコンウェハ１０１の法線方向に沿って周期的に形成される。
【００４０】
　図５および図６に示したように、凹凸面１１９は、大きいピッチの凹凸が形成されるとともに、さらに大きいピッチの凹凸の凹部に、大きいピッチの凹凸に直交して、小さいピッチの凹凸が形成された構成である。大きいピッチの凹凸は、図５に示したように、シリコンウェハ１０１の主面の方向に沿って設けられ、凹部がシリコンウェハ１０１の法線方向に延在する。また、小さいピッチの凹凸は、図６に示したように、シリコンウェハ１０１の法線方向に沿って設けられ、凹部がシリコンウェハの主面の方向に延在する。
【００４１】
　なお、ステップ１０３において、
ボッシュ法に代えてクライオプロセスまたはＢを添加したエッチングガスによるドライエッチングを用いた場合、シリコンウェハ１０１の切断面は平滑面となり、周期的な凹凸面１１９は形成されないが、レーザ光照射により切断される領域、つまり配線層１０３およびシリコンウェハ１０１の上部の領域については、図６と同様に、凹凸面１１５および後退部１１７を有する断面形状となる。
「【００６１】
　以下の実施形態においては、第一の実施形態と異なる点を中心に説明する。
【００６２】
　（第二の実施形態）
　
第一の実施形態においては、ステップ１０３のドライエッチング工程の後（図１（ｃ））、保護膜１０５を剥離し（図２（ａ））、シリコンウェハ１０１の裏面研削により複数の半導体装置１００を得た（図２（ｂ））。本実施形態では、裏面研削に代えて、シリコンウェハ１０１のドライエッチングをさらに行うことによりシリコンウェハ１０１を複数の半導体装置１００に個片化する。
ステップ１０６の保護膜１０５を除去する工程は、ステップ１０４の個片化工程の後に行う。
【００６３】
　図７（ａ）〜図７（ｃ）および図８（ａ）〜図８（ｃ）は、本実施形態における半導体装置の製造工程を示す断面図である。まず、第一の実施形態と同様に、
シリコンウェハ１０１の素子形成面に所定の素子、拡散層、配線層１０３を有するＬＳＩを形成する
ＬＳＩを形成したシリコンウェハ１０１の素子形成面の全面に保護膜１０５を設け
ダイシング線１２０（図３）上にレーザ光を照射して、保護膜１０５および配線層１０３を貫通するとともに、シリコンウェハ１０１の内部にわたる溝部１０７を形成する
【００６４】
　次に、
シリコンウェハ１０１の裏面に粘着テープ１２１を貼付する
溝部１０７の底部から、シリコンウェハ１０１を深さ方向にさらに除去する（図８（ａ））。この後、本実施形態では、保護膜１０５を除去せずに、シリコンウェハ１０１の溝部１０７を深さ方向にさらにドライエッチングし、溝部１０７を裏面まで貫通させる
第一の実施形態に記載の方法を用いて保護膜１０５を除去する
粘着テープ１２１をシリコンウェハ１０１の裏面から取り除くことにより、シリコンウェハ１０１が個片化されて、複数の半導体装置１００が得られる。
【００６５】
　本実施形態によれば、ステップ１０３の後、ステップ１０４においても、さらにドライエッチングを行うことにより半導体装置が得られる。このため、半導体装置の個片化工程をエッチングに用いる真空チャンバ内で行うことができるため、半導体装置の製造プロセスを簡素化することができる。また、個片化された半導体装置１００においてもシリコンウェハ１０１の厚さをさらに充分に確保することができる。」
【図６】
　【図６】では，「シリコンウェハ１０１において、レーザ光照射による切断領域以外の領域においては、ダイシング面１１１はボッシュ法により形成された面であるため、凹凸面１１９内に、たとえば１μｍ程度のピッチの凹凸がシリコンウェハ１０１の法線方向に沿って周期的に形成される。」（【００３９】）が，「ボッシュ法に代えてクライオプロセスまたはＢを添加したエッチングガスによるドライエッチングを用いた場合、シリコンウェハ１０１の切断面は平滑面となり、周期的な凹凸面１１９は形成されない」（【００４１】）から，引用文献１に記載された発明において，ドライエッチングにおいて「ボッシュ法に代えてクライオプロセスまたはＢを添加したエッチングガスによるドライエッチング」を採用した場合，シリコンウェハ１０１の凹凸面１１９に相当する部分は，シリコンウェハ１０１を深さ方向に平滑面となると認められる。
　上記記載から，引用文献１には，次の発明（以下，「引用発明」という。）が記載されているものと認められる。
「ウェハ上に複数形成された半導体装置を個々の装置に分離する方法であって，
　シリコンウェハ１０１の素子形成面に所定の素子，拡散層及び，シリコン酸化膜，低誘電率層間絶縁膜，銅配線とを有するＬＳＩを形成し，
　ＬＳＩを形成したシリコンウェハ１０１の素子形成面の全面に保護膜１０５を設け，
　ダイシング線１２０上にＹＡＧ（イットリウム・アルミニウム・ガーネット）レーザのＳＨＧ（第二高周波）またはＴＨＧ（第三高周波）を用いたレーザ光を照射して，保護膜１０５および配線層１０３を貫通するとともに，シリコンウェハ１０１の内部にわたる溝部１０７を形成し，その際，シリコンウェハ１０１の上部に，配線層１０３との境界部近傍に，レーザ光照射よりシリコンウェハ１０１が溶解して飛散し，サイドエッチングされて，後退部１１７が生じ，
　シリコンウェハ１０１の裏面に粘着テープ１２１を貼付し，
　溝部１０７の底部から，シリコンウェハ１０１を深さ方向に平滑面となるドライエッチングをし，溝部１０７を裏面まで貫通し，シリコンウェハ１０１を複数の半導体装置１００に個片化し，その際，シリコンウェハ１０１のドライエッチングは，クライオプロセスまたはＢを添加したエッチングガスによるドライエッチングによりおこなわれ，
　保護膜１０５を除去する方法。」
２　引用文献２記載事項
　原査定及び当審の拒絶の理由に引用された引用文献２には，図面とともに次の事項が記載されている。
「【技術分野】
【０００１】
　本発明は、スクライブラインにテストパターンが形成された半導体ウェハを個々の集積回路毎に分割して半導体チップを製造する半導体チップの製造方法に関するものである。」
「【００１１】
　次に、半導体チップの製造方法の詳細工程について、図２のフローに沿って各図を参照しながら説明する。図２において、まず表面１ａに集積回路３およびテストパターン４が形成された半導体ウェハ１を対象として（図３（ａ）参照）、保持シート貼り付け（ＳＴ１）および
保護シート貼り付け（ＳＴ２）が実行される。
【００１２】
　すなわち図３（ｂ）に示すように、表面１ａの反対側の裏面１ｂ側に、半導体ウェハ１が個片に分割された状態の半導体チップを保持するための保持シート８を貼り付ける。保持シート８は、後工程のダイボンディングにおいて半導体チップを接着するための接着層として機能するダイアタッチフィルム６と樹脂シート７とを積層した構成となっており、この保持シート貼り付けにおいてはダイアタッチフィルム６を裏面１ｂに接触させて貼着する。ここでは、樹脂シート７として紫外光によって粘着力が低下する粘着層を備えたＵＶテープを用いるようにしており、後工程のダイボンディング工程において下面側から紫外光を照射することにより、個片の半導体チップの取り出しを容易に行うことができる。
【００１３】
　また
表面１ａ側には、回路形成面を保護する保護シート５が貼り付けられる。
保護シート５として光によって粘着力が低下する粘着層を有する樹脂シートであるＵＶテープを使用する。
半導体ウェハ１に貼り付けられた保護シート５において、スクライブライン２ａに相当する範囲を除去して、半導体ウェハ１を個片の半導体チップに分割するためのプラズマエッチングにおけるマスクとして機能させるようにしている。
【００１４】
　すなわち、（ＳＴ１）、（ＳＴ２）においては、半導体ウェハ１において集積回路３が形成された側の表面１ａにプラズマエッチングにおけるマスクとなる保護シート５を貼り付け、さらに裏面１ｂに個片に分割された状態の半導体チップを保持するための保持シート８を貼り付ける（シート貼り付け工程）。そしてここでは保持シート８として、ダイアタッチフィルム６を備えた樹脂シート７を使用し、シート貼り付け工程においてこのダイアタッチフィルム６を半導体ウェハ１の裏面１ｂに接触させて、この保持シート８を貼り付けるようにしている。
【００１５】
　次に、テストパターン４の除去が行われる（ＳＴ３）。ここでは、図４に示す
レーザ加工装置１０を用い、レーザ光によって保護シート５をスクライブライン２ａに沿って除去して、上述のプラズマエッチングにおけるマスクを形成するマスク形成処理と同時に、テストパターン４の除去が行われる。
「【００２５】
　次いで、プラズマダイシングが実行される。すなわち、テストパターン除去工程の後、保護シート５が除去された半導体ウェハ１の、前述のダイシング幅（所定幅）に対応する部分をプラズマエッチングすることにより、レーザ光９ａの照射によって生じたダメージ層１ｄを除去するとともに、半導体ウェハ１を個々の集積回路３毎に分割する（プラズマダイシング工程）。」
「【００３８】
　次いで、保護シート５を半導体ウェハ１の表面から除去する保護シート除去を行う（ＳＴ９）（保護シート除去工程）。すなわち、図９（ｂ）に示すように、
ダイボンディングシート３０を上方に引きはがすことにより、それぞれの個片の半導体チップ１＊において、保護シート５を上面１ａから剥離させる。
３　引用文献３記載事項
　原査定の理由に引用された引用文献３には，図面とともに次の事項が記載されている。
「技術分野
　この発明は、化学的エツチング処理によリ半導体ウェーハを分割して個々のチップとする半導体ウェーハの分割方法に関する。」（第１頁５行乃至７行）
「発明を実施するための最良の形態
　まず、本発明を実施するための最良の形態の第一の例について、第１Ａ図〜第６図を参照して説明する。第１Ａ図、第１Ｂ図、第１Ｃ図は、本発明に係る半導体ウェーハの分割方法を工程順に示したもので、第１Ａ図はマスキング工程、第１Ｂ図はマスキング部材除去工程、第１Ｃ図は化学的エッチング処理工程の終了直後の半導体ウェーハＷの状態を示している。
　
マスキング工程においては、例えば第２図に示すスピンコータ１０を用いて半導体ウェーハＷの表面にマスキング部材を形成する。
　そして、保持テーブル１１を高速回転させながら滴下部１３からレジストポリマー１４を半導体ウェーハＷの回路面に滴下することにより、第１Ａ図に示したように、回路面の一面にマスキング部材１５がマスキングされる（マスキング工程）。ここで、後の工程を効率よく遂行するために、マスキング部材１５の厚さは薄く、例えば１０〜５０μｍ以下とするのが望ましい。
　なお、
マスキング部材１５は、上記のようにスピンコートにより形成されるレジス卜膜には限られず、半導体ウェーハＷに貼着されるタイプのテープ等であってもよい。
　次に
マスキング部材除去工程において、マスキング工程でマスキングしたマスキング部材１５のうち、半導体ウェーハＷの回路面に形成されたストリートの上部を被覆している部分のみを除去する。
　マスキング部材除去工程においては、例えば第３図に示すレーザー加工装置２０を用いる。このレーザー加工装置２０においては、テープＴを介してフレームＦと一体となリ表面にマスキング部材１５が被覆された複数の半導体ウェーハＷがカセット２１に収容される。
　そして、フレームＦと一体となり表面にマスキング部材１５が被覆された半導体ウェーハＷが１枚ずつ搬出入手段２２によって仮置き領域２３に取り出され、搬送手段２４に吸着されてチャックテーブル２５に搬送され、保持される。
　次に、チャックテーブル２５が＋Ｘ方向に移動することによって、半導体ウェーハＷがまずアライメント手段２６の直下に位置付けられ、ここでス卜リートが検出され、そのストリートとレーザー照射手段２７を構成する照射部２８とのＹ軸方向の位置合わせがなされる（アライメントされる）。なお、マスキング部材１５が半透明である場合は、赤外線を用いてアライメントを行うことにより、マスキング部材１５を透過してストリートを検出することができる。
　このようにして位置合わせがなされると、更にチャックテーブル２５が＋Ｘ方向に移動することによって、検出された
ストリートの上部のマスキング部材１５に照射部２８からレーザー光線が照射され、照射された部分のマスキング部材１５が除去される。
すべてのストリートの上部のマスキング部材が除去される。
　更に、チャックテーブル２５を９０度回転させてから上記同様にレーザー光線の照射を行うと、第１Ｂ図に示したように、
回路面に一面にマスキングされたマスキング部材１５のうち、ストリートＳの上部のマスキング部材１５のみが除去される（マスキング部材除去工程）。
・・・　中略　・・・
　次に、第二のゲート３７を開いて保持部３６が処理チャンバー３３内に移動することにより、半導体ウェーハＷが処理チャンバー３３内に収容される。処理チヤンバー３３内には、ポンプ４２によってエッチングガス、例えば
希薄なフッ素系ガスを供給すると共に、高周波電源及び同調器３８から高周波電極３９に高周波電圧を供給することにより、半導体ウェーハＷの表面をプラズマによりドライエッチングする。
　このようにして
ドライエッチングが行われると、半導体ウェーハＷの表面のうち、ストリートの上部に被覆されていたマスキング部材は、マスキング部材除去工程において除去されているが、その他の部分はマスキング部材で覆われているため、ストリートのみがエッチング処理により浸食され、第１Ｃ図に示すように、個々の半導体チップＣに分割される（化学的エッチング処理工程）。
　エッチングの終了後は、処理チャンバー３３に供給したエッチングガスを吸引ポンプ４５によって吸引し、フィルター４６において中和して排出部４７から外部に排出する。そして、処理チャンパー３３内を真空にして第二のゲート３７を開き、エッチング済みの半導体ウェーハＷを保持した保持部３６が搬出入チャンバー３５に移動し、第二のゲート３７を閉じる。
　半導体ウェーハＷが搬出入チャンバー３２に移動すると、第一のゲー卜５を開き、搬出入手段３１が半導体ウェーハＷを保持して搬出入チャンバー３２から搬出し、カセット２１に収容する。」（第５頁１２行乃至第９頁１３行）
４　引用文献４
　原査定の拒絶の理由に引用された引用文献４には，図面とともに次の事項が記載されている。
「
Technical Field
[0001] The present disclosure relates to laser micromachining. In particular, the present disclosure relates to laser systems and methods that use a tailored burst of short or ultrashort laser pulses.
Background Information
[0002] 
Laser micromachining processes include, for example, 
wafer/panel scribing
技術分野
［０００１］本開示は，レーザマイクロマシン加工に関するものである。特に，本開示は，短レーザパルス又は超短レーザパルスのテイラードバーストを使用するレーザシステム及び方法に関する。
背景情報
［０００２］
レーザ微細加工プロセスは，
トリミング，ウエハ/パネルスクライブ，
が挙げられる。
「
Detailed Description of Preferred Embodiments
[0030] In certain embodiments, a series of laser pulse bundles or bursts are used for micromachining target structures. 
The target structures may be on or in semiconductor devices, for example, that have multiple layers with different laser processing characteristics.
[0031] Each burst includes short laser pulses with temporal pulse widths that are less than approximately 1 nanosecond. 
In some embodiments, each laser pulse has a temporal pulse width in a range between approximately 1 nanosecond and approximately 100 femtoseconds. Temporal pulse widths that are less than approximately 10 picoseconds may be referred to herein as ultrashort or ultrafast laser pulses.
[0032] In certain embodiments, a burst includes a plurality of short or ultrashort, mode-locked laser pulses. 
In other embodiments, the plurality of short or ultrashort laser pulses are generated by laser sources that are not mode-locked. Laser pulse parameters (e.g., such as pulse energy and peak power) of each pulse in the burst may be individually controlled based on the characteristics of different features or layers of a target structure, or different processing requirements.
Thus, by selectively controlling an amplitude profile or envelope of the laser pulse burst, laser processing quality is increased for each feature of the target structure
[0033] Reference is now made to the figures in which like reference numerals refer to like elements. For clarity, the first digit of a reference numeral indicates the figure number in which the corresponding element is first used. In the following description, numerous specific details are provided for a thorough understanding of the embodiments disclosed herein. However, those skilled in the art will recognize that the embodiments described herein can be practiced without one or more of the specific details, or with other methods, components, or materials. Further, in some cases, well-known structures, materials, or operations are not shown or described in detail in order to avoid obscuring aspects of the embodiments. Furthermore, the described features, structures, or characteristics may be combined in any suitable manner in one or more embodiments.
[0034] FIGS. 1A and 1 B graphically illustrate laser pulse bursts 110 according to one embodiment. Each burst 110 includes a plurality of short or ultrashort laser pulses 112. In this example, each burst 110 includes four laser pulses 112. An artisan will understand from the disclosure herein, however, that a burst 110 may include any number of laser pulses 112. In one embodiment, for example, each burst 110 may include between three and ten laser pulses 112.
[0035] As discussed above, each laser pulse 112 has a temporal pulse width that is less than approximately 1 nanosecond. In certain embodiments, 
the temporal pulse width of each laser pulse 112 is in a range between approximately 1 nanosecond and approximately 100 femtoseconds.
the wavelength of each laser pulse 112 is in a range between approximately 2 μm and approximately 0.2 μm.
（当審訳：
好ましい実施形態の詳細な説明
［００３０］特定の実施形態において，一連のレーザパルス束またはバーストは，ターゲット構造を微細加工するために使用される。
ターゲット構造は，例えば，異なるレーザ加工特性を有する複数の層を有する半導体デバイス上または半導体デバイス内にあり得る。
［００３１］各バーストは，約1ナノ秒より短い時間的パルス幅を有する短いレーザパルスを含む。
いくつかの実施形態では，各レーザパルスは，約1ナノ秒〜約100フェムト秒の間の範囲にある一時パルス幅を有している。ここでは，約10ピコ秒未満の時間的パルス幅を「超短」又は「超高速」レーザパルスと呼ぶことができる。
［００３２］特定の実施形態では，バーストは，モード同期されたレーザパルスを複数含む，短レーザパルス又は超短レーザパルスを含む。他の実施形態では，複数の短レーザパルス又は超短レーザパルスは，モード同期されないレーザ光源によって生成される。
バースト内の各パルスのレーザパルスパラメータ(例えば，パルスエネルギ，ピークパワー等)は，ターゲット構造，または異なる処理要件の異なる特徴または層の特性に基づいて個別に制御することができる。
このように，レーザパルスのバーストの振幅プロファイル又はエンベロープを選択的に制御することによって，ターゲット構造のそれぞれの特徴についてレーザ加工品質が増加される。
［００３３］ここで，同様の参照番号は同様の要素を示している図面を参照する。明確にするために，参照番号の最初の数字は，対応する要素が最初に用いられた図面番号を示す。以下の説明では，本明細書に開示される実施形態を完全に理解するために，多数の特定の詳細が提供される。しかしながら，当業者は，本明細書に記載される実施形態は，特定の詳細の１つまたは複数なしに，または他の方法，構成要素，材質によって実施できることを認識する。さらに，いくつかの場合において，本実施形態の態様を不明瞭にするのを避けるために，周知の構造，材料，または動作は，詳細に図示または説明されない。さらに，記載された特徴，構造，または特徴は，一つ以上の実施形態において任意の適切な方法で組み合わされ得る。
［００３４］図1Aおよび図1Bは，一実施の形態に基づくレーザパルスバースト110を図式的に示している。各バースト110は，短レーザパルス又は超短レーザパルス112を複数備えている。この例では，各バースト110は，４個のレーザパルス112を含む。しかし，当業者は，バースト110は，幾つのレーザパルス112を含んでもよいことが本明細書の開示から理解するであろう。一実施形態では，例えば，各バースト110は３および１０のレーザパルス112との間に含んでもよい。
[００３５]上述したように，各レーザパルス112は，約１ナノ秒より短い時間的パルス幅を有する。特定の実施形態では，
各レーザパルス112の時間的パルス幅は，約１ナノ秒〜約１００フェムト秒の範囲である。
各レーザパルス112の波長は，約２μmと約０．２μmとの間の範囲内である。
５　引用文献５記載事項
　当審の拒絶の理由に引用された引用文献５には，図面とともに次の事項が記載されている。
「[0002] This disclosure relates generally to pulsed lasers and machining materials using high repetition rate pulsed lasers Description of the Related Art」
「【０００２】　本開示は一般に，パルスレーザ，及び高繰返し率パルスレーザを使用する材料の機械加工に関する。」
「[0003] Several material processing applications including, for example, 
thin silicon wafer dicing,
（当審訳：[０００３]　例えば
薄いシリコンウエハのダイシング
「[0114] In some embodiments, the laser system 104 may comprise a USP laser configured to output one or more ultrashort pulses (USP). An ultrashort pulse may have a duiation such as, for example, less than approximately 10 ps In the example system 100 shown in Fig 1 F the laser system 104 may comprise a fiber-based laser capable of generating an ultrafast pulse train. For example, the laser may comprise an FCPA μJewel laser available from IMRA America, Inc (Ann Arbor, Michigan). The laser pulses have a wavelength that may be about 1 μm. In some embodiments, shorter wavelengths laser pulses are used such as. for example, green light pulses of about 520 nm wavelength In other embodiments, any other suitable laser system can be implemented In certain embodiments, the laser system 104 may produce laser pulses with a pulse width less than about 10 ps. 
For example, the pulse width may be in a range from about 100 fs to about 1 ps In some embodiments, the pulse width is in a range from about 10 fs to about 500 ps. In other embodiments of the laser system 104, other pulse widths are used such as, for example,  10 ns,  1 ns,  100 ps,  1 ps, and/or  100 fs.
（当審訳：［０１１４］　幾つかの実施例では，レーザシステム１０４は，１つ以上の極短パルス（ＵＳＰ）を出力するように構成されたＵＳＰレーザを含むことができる。極短パルスは，例えば，約１０ピコ秒未満などの持続時間を有することができる。図１Ｆに示す例示的なシステム１００では，レーザシステム１０４は，超高速パルス列を生成することが可能なファイバベースのレーザを含むことができる。例えば，このレーザは，ＩＭＲＡ Ａｍｅｒｉｃａ，Ｉｎｃ．（ミシガン州アナーバー）から入手可能なＦＣＰＡ μＪｅｗｅｌレーザを含むことができる。レーザパルスの波長は約１μｍとすることができる。幾つかの実施例では，例えば波長約５２０ｎｍの緑色光パルスなど，より短い波長のレーザパルスが使用される。他の実施例では，任意の他の適切なレーザシステムを実施することができる。特定の実施例では，レーザシステム１０４はパルス幅が約１０ピコ秒未満のレーザパルスを生成することができる。例えば，パルス幅は約１００フェムト秒から約１ピコ秒の範囲内とすることができる。幾つかの実施例では，パルス幅は約１０フェムト秒から約５００ピコ秒の範囲内である。レーザシステム１０４の他の実施例では，
例えば，１０ナノ秒以下，１ナノ秒以下，１００ピコ秒以下，１ピコ秒以下，及び／又は１００フェムト秒以下などの他のパルス幅が使用される。
「[0131] The high repetition rate source 232 may produce pulses having an output wavelength of about 1 μm. In some embodiments, the system 230 comprises an optional frequency converter 256 For example, the frequency converter 256 may comprise a frequency doubler, a frequency tripler, and/or a frequency quadrupler producing respective visible (e g , green) or ultraviolet output wavelengths (for 1 μm input wavelengths). In some embodiments the frequency converter 256 may comprise a parametric amplifier. Conversion efficiency is generally improved with higher peak intensity. Therefore, the frequency converter 256 advantageously may be positioned to receive the output of the compressor 252 In one example embodiment, the frequency converter 256 was configured to provide second, third, and fourth harmonic generation. Second harmonic generation was accomplished using a type I non-critically phase-matched lithium triborate (LBO) crystal. The third harmonic was produced by sum frequency mixing the fundamental and the second harmonic m a type II critically phase-matched LBO crystal. A type I LBO and type I beta barium borate (BBO) crystal can also be used in embodiments for 3rd harmonic generation, producing near UV output wavelengths. A type I critically phase-matched beta barium boiate (BBO) crystal generated the fourth harmonic by frequency doubling the second harmonic light. 
In this example embodiment, light having 50 μJ, 500 fs pulses at a fundamental wavelength of 1040 nm was input to the frequency converter 256, which provided 53%, 25%, and 10% conversion efficiency to second, third, and fourth harmonic frequencies, respectively. At a laser repetition rate of 100 kHz, this example embodiment produced an average power of about 5.00 W at 1040 nm and average converted powers of about 262 W at 520 nm, about 120 W at 346 nm, and about 504 mW at 260 nm. The converted pulse energies were about 26 μJ at 520 nm, about 12 μJ at 346 nm, and about 5 μJ at 260 nm.
（当審訳：［０１３１］　高繰返し率光源２３２は約１μｍの出力波長を有するパルスを生成することができる。幾つかの実施例では，システム２３０は任意選択の周波数変換器２５６を含む。例えば，周波数変換器２５６は，それぞれの可視（例えば，緑色）又は紫外の出力波長（１μｍの入力波長の場合）を生成する周波数２倍器，周波数３倍器，及び／又は周波数４倍器を含むことができる。幾つかの実施例では，周波数変換器２５６は，パラメトリック増幅器を含むことができる。変換効率は通常，ピーク強度がより高くなるとともに改善される。従って，周波数変換器２５６は圧縮器２５２の出力を受け取るように位置決めできると有利である。１つの例示的な実施例では，周波数変換器２５６は第２，第３，及び第４高調波発生を提供するように構成された。第２高調波発生は第１種非臨界位相整合の硼酸リチウム（ＬＢＯ）結晶を使用して実現された。第３高調波は基本波と第２高調波を第２種臨界位相整合のＬＢＯ結晶で和周波混合することによって生成された。第３高調波発生のための実施例では，第１種ＬＢＯ及び第１種ベータ硼酸バリウム（ＢＢＯ）結晶を使用して，近ＵＶ出力波長を生成することもできる。第１種臨界位相整合ベータ硼酸バリウム（ＢＢＯ）結晶では，第２高調波光の周波数を２倍にすることによって第４高調波を生成した。
この例示的な実施例では，１０４０ｎｍの基本波長で５０μＪの５００フェムト秒のパルスを有する光が周波数変換器２５６に入力され，これにより，第２，第３，及び第４高調波周波数に対して，それぞれ５３％，２５％，及び１０％の変換効率を提供した。１００ｋＨｚのレーザ繰返し率では，この例示的な実施例は，１０４０ｎｍで約５．００Ｗの平均パワー，並びに５２０ｎｍで約２．６２Ｗ，３４６ｎｍで約１．２０Ｗ，及び２６０ｎｍで約５０４ｍＷの平均変換パワーをもたらした。変換されたパルスエネルギーは，５２０ｎｍで約２６μＪ，３４６ｎｍで約１２μＪ，及び２６０ｎｍで約５μＪであった。
６　引用文献６記載事項
　当審の拒絶の理由に引用された引用文献６には，図面とともに次の事項が記載されている。
「【０００１】
　発明の分野
　[0001]本発明の実施形態は、一般的には、インサイチュで金属材料とシリコン材料の多層膜スタック除去処理のための方法及び装置に関する。本発明は、フラットパネルディスプレイのための薄膜トランジスタ製造に特に有用である。」
「【００１３】
　[0020]図１は、大面積基板（例えば、少なくとも０.２５平方メートルのデバイス側表面積を有する基板）上に形成される異なる材料を含む膜スタックのインサイチュ処理（即ち、ツールから基板を取り出さずに）のために構成された半導体処理システム又はクラスタツール１００を示す一実施形態である。
例示的な処理ツール１００は、一般的には、１つ以上のプロセスチャンバ１０４Ａ-Ｅによって取り囲まれた搬送チャンバ１０２と、ファクトリインタフェース１１０と、１つ以上のロードロックチャンバ１０６と、ポストエッチング残渣除去ステーション１４２とを含む。処理ツール１００は、任意にコーティングステーション１４０を含んでもよい。図１に示された実施形態においては、搬送チャンバ１０２で維持される真空環境とファクトリインタフェース１１０で維持されるほぼ周囲環境との間で基板搬送を容易にするために、１つのロードロックチャンバ１０６が搬送チャンバ１０２とファクトリインタフェース１１０との間に配置される。搬送ロボット１０８は、チャンバ１０４Ａ-Ｅ、１０６の間に基板を移動させるために搬送チャンバ１０２の中央に配置される。
【００１４】
　[0021]
ファクトリインタフェース１１０は、一般的には、１つ以上の基板ストレージカセット１１４、インタフェースロボット１１６、ポストエッチング残渣除去ステーション１４２、コーティングステーション１４０を収容する。
インタフェースロボット１１６は、一般的には、カセット１１４とポストエッチング残渣除去ステーション１４２と搬送チャンバ１０２との間に基板を移動させるように構成される。
【図１】
７　引用文献７記載事項
　当審の拒絶の理由に引用された引用文献７には，図面とともに次の事項が記載されている。
「【０００１】
（発明の分野）
　本発明の実施形態は、概ね、半導体処理システムに関する。特に、本発明の実施形態は半導体製造中に基板の背面からポリマーを除去するのに用いられる半導体処理システムに関する。」
「【００４４】
　図４は本発明を実行するのに好適なポリマー除去チャンバ１００及び基板処理チャンバ３０２の一実施形態を含む例示的な処理システム４００の概略平面図である。一実施態様において、プロセスシステム４００はカリフォルニア州サンタクララにあるアプライドマテリアルズ社から市販されているＣＥＮＴＵＲＡ（商標名）インテグレーテッドプロセッシングシステムであるかもしれない。（他のメーカーからの他の装置を含む）他の処理システムも本発明の恩恵を受けることは考えられる。
【００４５】
　
システム４００は真空処理プラットフォーム４０４、ファクトリインターフェース４０２、及びシステムコントローラ４４４を含む。プラットフォーム４０４は複数のプロセスチャンバ１００、３０２、４２０、４３２、４５０を含み、真空基板搬送チャンバ４３６に結合された少なくとも１つのロードロックチャンバ４２２を含む。１つのロードロックチャンバ４２２が図４に示されている。
ファクトリインターフェース４０２はロードロックチャンバ４２２により搬送チャンバ４２６に接続され結合される。
【００４６】
　
一実施態様において、ファクトリインターフェイス４０２は、基板１１０の搬送を行うために少なくとも１つのドッキングステーション４０８と少なくとも１つのファクトリインターフェースロボット４１４を含む。ドッキングステーション４０８は、少なくとも１つ以上の上面開口統合ポッド（ＦＯＵＰ）を受入れるように構成される。２つのＦＯＵＰＳ４０６Ａ−Ｂが図４の実施態様の中に示されている。ロボット４１４の一端に設けられたブレード４１６を有するファクトリインターフェースロボット４１４は、ファクトリーインターフェース４０２から、ロードロックチャンバ４２２を介して、処理プラットフォーム４０４へ基板１１０を搬送するよう構成される。追加的に、１つ以上の計測用ステーション４１８がＦＯＵＰＳ４０６Ａ−Ｂからの基板の計測を行うためにファクトリーインターフェース４０２のターミナル４２６に接続されるかもしれない。
【００４７】
　
ロードロックチャンバ４２２はファクトリーインターフェース４０２に結合された第１のポート及び搬送チャンバ４３６に結合された第２のポートを有する。ロードロックチャンバ４２２は、搬送チャンバ４３６の真空環境と、ファクトリーインターフェース４０２の周囲（例えば、大気圧）環境との間で基板のやり取りを行うために、ロードロックチャンバ４２２を排気、及び、吸気する圧力制御システム（図示せず）に接続されている。
【００４８】
　
搬送チャンバ４３６はその中に設けられた真空ロボット４３０を有する。真空ロボット４３０は、ロードロックチャンバ４２２とプロセスチャンバ１００、３０２、４２０、４３２、４５０との間で基板１１０の搬送を可能とするブレード４３４を有する。
【００４９】
　一実施態様において、
エッチングチャンバ３０２は塩素含有ガス、炭素含有ガス、シリコンフッ化ガス、窒素含有ガス等の反応性ガスを用いて、その中の基板１１０をエッチングする。
【００５０】
　システムコントローラ４４４はプロセス処理システム４００に接続されている。システムコントローラ４４４は、システム４００のプロセスチャンバ１００、３０２、４２０、４３２、４５０を直接制御することにより、若しくは、選択的に、プロセスチャンバ１００、３０２、４２０、４３２、４５０及びシステム４００と関連するコンピュータ（若しくはコントローラ）を制御することにより、システム４００の動作を制御する。動作中、システムコントローラ４４４はシステム４００の動作を最適化するために、各チャンバ及びシステムコントローラ４４４からのデータ収集及びフィードバックを可能とする。
【００５１】
　システムコントローラ４４４は主に、中央処理ユニット（ＣＰＵ）４３８、メモリ４４０、サポート回路４４２を含む。ＣＰＵ４３８は産業用の用途に使用され得る一般的な目的のコンピュータプロセッサのいかなるタイプのうちの１つであってもよい。サポート回路４４２は従来の方式によりＣＰＵ４３８に接続され、キャッシュ、クロック回路、入出力サブシステム、電源等を含むかもしれない。図５を参照して以下に説明されるポリマー残渣を除去するための方法５００等のソフトウェアルーチンは、ＣＰＵ４３８により実行されるとき、ＣＰＵ４３８を特定な目的のコンピュータ（コントローラ）４４２に変換する。また、このソフトウェアルーチンは、システム４００から遠隔に存在する第二のコントローラ（図示せず）により、保持、及び／または、実行されるかもしれない。」
【図４】
８　引用文献８記載事項
　当審の拒絶の理由に引用された引用文献８には，図面とともに次の事項が記載されている。
「FIELD OF THE INVENTION
 The present invention relates to electronic device manufacturing, and more specifically to systems, apparatus and methods for transporting substrates.」（第１頁１２行乃至１５行）
（当審訳：発明の分野
　本発明は，電子デバイス製造に関し，より詳細には，基板を搬送するためのシステム，装置，および方法に関する。）
「
FIG. 1 is a schematic diagram of an exemplary embodiment of a substrate processing system 100 according to the present invention. The substrate processing system 100 may include a transfer chamber 102 within which a robot apparatus 104 in accordance with another aspect of the invention may be housed. The robot apparatus 104 may be adapted to put or pick a substrate 105 to or from a destination. The destination may be a chamber coupled to the transfer chamber 102. For example, the destination may be one or more process chambers 106 and/or one or more load lock chambers 108 which may be coupled to the transfer chamber 102. Process chambers 106 
deposition
cleaning,
（当審訳：
図１は，本発明による基板処理システム１００の例示的な一実施形態の概略図である。基板処理システム１００は，搬送チャンバ１０２を備えてもよく，この搬送チャンバ１０２の中には，本発明の別の態様によるロボット装置１０４が収容されうる。ロボット装置１０４は，基板１０５を目的地に配置するまたは目的地から取り出すことができる。目的地は，搬送チャンバ１０２に結合されたチャンバであってもよい。例えば，目的地は，１つまたは複数のプロセスチャンバ１０６，および／または搬送チャンバ１０２に結合されうる１つまたは複数のロードロックチャンバ１０８であってもよい。プロセスチャンバ１０６は，堆積，
洗浄，
第６　対比・判断
１　本願発明１について
（１）　本願発明１と引用発明とを対比する。
ア　引用発明の「ウェハ上に複数形成された半導体装置を個々の装置に分離する方法」は，本願発明１の「複数の集積回路を含む半導体ウェハをダイシングする方法」に相当する。
イ　引用発明は，「保護膜１０５」に「ダイシング線１２０上にＹＡＧ（イットリウム・アルミニウム・ガーネット）レーザのＳＨＧ（第二高周波）またはＴＨＧ（第三高周波）を用いたレーザ光を照射して，保護膜１０５および配線層１０３を貫通するとともに，シリコンウェハ１０１の内部にわたる溝部１０７を形成し」，「溝部１０７の底部から，シリコンウェハ１０１を深さ方向に平滑面となるドライエッチングをし，溝部１０７を裏面まで貫通し，シリコンウェハ１０１を複数の半導体装置１００に個片化」しているから，引用発明の「保護膜１０５」は，マスクとしての機能を有していると認められる。
　そうすると，引用発明の「ＬＳＩを形成したシリコンウェハ１０１の素子形成面の全面に保護膜１０５を設け」ることは，本願発明１の「半導体ウェハの上方に、集積回路を覆い、保護するマスクを形成する工程」に相当する。
ウ　引用発明の「ダイシング線１２０上にＹＡＧ（イットリウム・アルミニウム・ガーネット）レーザのＳＨＧ（第二高周波）またはＴＨＧ（第三高周波）を用いたレーザ光を照射して，保護膜１０５および配線層１０３を貫通するとともに，シリコンウェハ１０１の内部にわたる溝部１０７を形成」することは，「レーザ光を照射して，保護膜１０５および配線層１０３を貫通するとともに，シリコンウェハ１０１の内部にわたる溝部１０７を形成」しているから，レーザスクライビングを行っていると言える。
　そうすると，引用発明の「ダイシング線１２０上にＹＡＧ（イットリウム・アルミニウム・ガーネット）レーザのＳＨＧ（第二高周波）またはＴＨＧ（第三高周波）を用いたレーザ光を照射して，保護膜１０５および配線層１０３を貫通するとともに，シリコンウェハ１０１の内部にわたる溝部１０７を形成」することと，本願発明１の「フェムト秒ベースのレーザスクライビングプロセスによってマスク及び半導体ウェハの一部をパターニングし、これによって集積回路間の半導体ウェハの領域を露出させるギャップをパターニングされたマスク及び半導体ウェハに提供する工程」とは，「レーザスクライビングプロセスによってマスク及び半導体ウェハの一部をパターニングし、これによって集積回路間の半導体ウェハの領域を露出させるギャップをパターニングされたマスク及び半導体ウェハに提供する工程」である点で共通する。
エ　引用発明の「溝部１０７の底部から，シリコンウェハ１０１を深さ方向に平滑面となるドライエッチングをし，溝部１０７を裏面まで貫通し，シリコンウェハ１０１を複数の半導体装置１００に個片化」することは，本願発明１の「半導体ウェハ内にトレンチを形成するために、ギャップを貫通して半導体ウェハをエッチングし、これによって個片化された集積回路を形成する工程」に相当する。
オ　引用発明の「保護膜１０５を除去する」ことは，本願発明１の「個片化された集積回路からパターニングされたマスクを分離する工程」に相当する。
カ　そうすると，本願発明１と引用発明とは，以下の点で一致し，又相違する。
［一致点］
「複数の集積回路を含む半導体ウェハをダイシングする方法であって，
　半導体ウェハの上方に，集積回路を覆い，保護するマスクを形成する工程と，
　レーザスクライビングプロセスによってマスク及び半導体ウェハの一部をパターニングし，これによって集積回路間の半導体ウェハの領域を露出させるギャップをパターニングされたマスク及び半導体ウェハに提供する工程と，
　半導体ウェハ内にトレンチを形成するために，ギャップを貫通して半導体ウェハをエッチングし，これによって個片化された集積回路を形成する工程と，
　個片化された集積回路からパターニングされたマスクを分離する工程を含む方法。」
［相違点１］
　「レーザススクライビングプロセス」について，本願発明１は，「フェムト秒ベースのレーザスクライビングプロセス」であって，「フェムト秒ベースのレーザは、５４０ナノメートル以下の波長と４００フェムト秒以下のパルス幅を有し、５４０ナノメートル以下の波長と４００フェムト秒以下のパルス幅を有するフェムト秒ベースのレーザスクライビングプロセスは、近赤外又は赤外範囲内の波長を有するフェムト秒ベースのレーザスクライビングプロセスよりもチッピング、マイクロクラック、及び層間剥離の少ないアブレーションプロセスを提供」し，「各ギャップは半導体ウェハ内でその深さ方向に一定の幅を有し」ているのに対して，引用発明はそのようになっていない点。
［相違点２］
　「個片化された集積回路を形成する工程」について，本願発明１は「各トレンチはその深さ方向に前記一定の幅を有する工程」であるのに対して，引用発明は，シリコンウェハ１０１の上部に，後退部１１７が生じており，また，クライオプロセスまたはＢを添加したエッチングガスによるドライエッチングによって形成される溝の形状が明確でない点。
（２）相違点についての判断
ア　以下，［相違点１］について検討する。
　「レーザススクライビングプロセス」において，「フェムト秒ベースのレーザ」のうち，「５４０ナノメートル以下の波長と４００フェムト秒以下のパルス幅を有し、５４０ナノメートル以下の波長と４００フェムト秒以下のパルス幅を有するフェムト秒ベースのレーザ」を使用し，「各ギャップは半導体ウェハ内でその深さ方向に一定の幅を有」することは，引用文献２ないし８のいずれの文献にも記載されておらず，又，周知の技術とも認められないから，引用発明に，引用文献２ないし８に記載された事項を適用し，［相違点１］に係る工程を有する発明とすることが，容易であったとは言えない。
　そして，本願発明１は上記工程を有することにより，「
レーザパラメータの選択（例えば、パルス幅）は、クリーンなレーザスクライブ切断を実現するために、チッピング、マイクロクラック、層間剥離を最小化する、成功したレーザスクライビング・ダイシングプロセスを開発するのに重要である可能性がある。レーザスクライブ切断がクリーンであればあるほど、最終的なダイ個片化のために実行することができるエッチングプロセスはよりスムーズになる。
近紫外又は紫外範囲内の波長を有するフェムト秒レーザベースのプロセスは、近赤外又は赤外範囲内の波長を有するフェムト秒ベースのレーザプロセスよりもクリーンなアブレーションプロセスを提供する。このような特定の一実施形態では、半導体ウェハ又は基板のスクライビングに適したフェムト秒ベースのレーザプロセスは、約５４０ナノメートル以下の波長を有するレーザに基づく。このような特定の一実施形態では、約５４０ナノメートル以下の波長を有するレーザの、パルスは約４００フェムト秒以下が使用される。
イ　したがって，他の相違点について判断するまでもなく，本願発明１は，当業者であっても引用発明及び引用文献２ないし８に記載された事項に基づいて容易に発明できたものあるとは言えない。
２　本願発明２ないし５について
　本願発明２ないし５は，本願発明１を引用する方法であり，上記１で検討した［相違点１］及び［相違点２］に係る工程を備える「方法」であるから，上記１（２）で検討したと同様の理由により，引用発明及び引用文献２ないし８に記載された事項に基づいて，当業者が容易に発明することができたものではない。
３　本願発明６について
　本願発明６は，「請求項１記載の方法を実行することにより、複数の集積回路を含む半導体ウェハをダイシングするためのシステム」であるから，本願発明１を実行するシステムは，上記１で検討した［相違点１］及び［相違点２］に係る工程を実行するシステムであるから，上記１（２）で検討したと同様の理由により，引用発明及び引用文献２ないし８に記載された事項に基づいて，当業者が容易に発明することができたものではない。
４　本願発明７ないし９について
　本願発明７ないし９は，請求項６を引用するシステムであり，上記３で検討した［相違点１］及び［相違点２］に係る工程を実行するシステムであるから，上記３で検討したと同様の理由により，引用発明及び引用文献２ないし８に記載された事項に基づいて，当業者が容易に発明することができたものではない。
５　本願発明１０について
（１）　本願発明１０と引用発明を対比する。
ア　引用発明の「ウェハ上に複数形成された半導体装置を個々の装置に分離する方法」は，本願発明１０の「複数の集積回路を含む半導体ウェハをダイシングする方法」に相当する。
イ　引用発明の「ＬＳＩを形成したシリコンウェハ１０１の素子形成面の全面に」設けられた「保護膜１０５」は，最後に「除去」されているから，物理的に除去可能であると言える。
　また，引用発明の「保護膜１０５」は，「ダイシング線１２０上にＹＡＧ（イットリウム・アルミニウム・ガーネット）レーザのＳＨＧ（第二高周波）またはＴＨＧ（第三高周波）を用いたレーザ光を照射して，保護膜１０５および配線層１０３を貫通するとともに，シリコンウェハ１０１の内部にわたる溝部１０７を形成し」，「溝部１０７の底部から，シリコンウェハ１０１を深さ方向に平滑面となるドライエッチングをし，溝部１０７を裏面まで貫通し，シリコンウェハ１０１を複数の半導体装置１００に個片化するダイシング面１１１を形成し」ているから，マスクとしての機能を有していると認められる。
　さらに，引用発明は「シリコンウェハ１０１の素子形成面に所定の素子，拡散層及び，シリコン酸化膜，低誘電率層間絶縁膜，銅配線とを有するＬＳＩを形成し」ているから，引用発明の「ＬＳＩ」（本願発明１０の「集積回路」に相当する。）は，本願発明１０と同様に，「低Ｋ材料の層及び銅の層の上方に配置された二酸化ケイ素の層を含」んでいると認められる。
　そうすると，引用発明の「ＬＳＩを形成したシリコンウェハ１０１の素子形成面の全面に保護膜１０５を設け」ることは，本願発明１０の「シリコン基板の上方に、物理的に除去可能なマスクを形成する工程であって、物理的に除去可能なマスクは、シリコン基板上に配置された集積回路を覆い、保護し、集積回路は、低Ｋ材料の層及び銅の層の上方に配置された二酸化ケイ素の層を含む工程」に相当する。
ウ　引用発明の「ダイシング線１２０上にＹＡＧ（イットリウム・アルミニウム・ガーネット）レーザのＳＨＧ（第二高周波）またはＴＨＧ（第三高周波）を用いたレーザ光を照射して，保護膜１０５および配線層１０３を貫通するとともに，シリコンウェハ１０１の内部にわたる溝部１０７を形成」することは，「レーザ光を照射して，保護膜１０５および配線層１０３を貫通するとともに，シリコンウェハ１０１の内部にわたる溝部１０７を形成」しているから，レーザスクライビングを行っていると言える。
　また，引用発明の「レーザ光を照射して，保護膜１０５および配線層１０３を貫通するとともに，シリコンウェハ１０１の内部にわたる溝部１０７を形成」する際には，「保護層１０５」と「シリコンウェハ１０１」の間にある，「シリコン酸化膜，低誘電率層間絶縁膜，銅配線」も貫通していると認められるから，引用発明の「レーザ光を照射して，保護膜１０５および配線層１０３を貫通するとともに，シリコンウェハ１０１の内部にわたる溝部１０７を形成」することは，本願発明１０の「物理的に除去可能なマスクと、二酸化ケイ素の層と、低Ｋ材料の層と、銅の層と、シリコン基板の一部をパターニングし、これによってギャップを有するパターニングされたシリコン基板を提供し、集積回路間のシリコン基板の領域を露出させる」ことに相当する。
　そうすると，引用発明の「ダイシング線１２０上にＹＡＧ（イットリウム・アルミニウム・ガーネット）レーザのＳＨＧ（第二高周波）またはＴＨＧ（第三高周波）を用いたレーザ光を照射して，保護膜１０５および配線層１０３を貫通するとともに，シリコンウェハ１０１の内部にわたる溝部１０７を形成」することと，本願発明１０の「フェムト秒ベースのレーザスクライビングプロセスによって、物理的に除去可能なマスクと、二酸化ケイ素の層と、低Ｋ材料の層と、銅の層と、シリコン基板の一部をパターニングし、これによってギャップを有するパターニングされたシリコン基板を提供し、集積回路間のシリコン基板の領域を露出させる工程」とは，「レーザスクライビングプロセスによって、物理的に除去可能なマスクと、二酸化ケイ素の層と、低Ｋ材料の層と、銅の層と、シリコン基板の一部をパターニングし、これによってギャップを有するパターニングされたシリコン基板を提供し、集積回路間のシリコン基板の領域を露出させる工程」である点で共通する。
エ　引用発明の「溝部１０７の底部から，シリコンウェハ１０１を深さ方向に平滑面となるドライエッチングをし，溝部１０７を裏面まで貫通し，シリコンウェハ１０１を複数の半導体装置１００に個片化」することは，本願発明１０の「シリコン基板内にトレンチを形成するために、ギャップを貫通してシリコン基板をエッチングし、これによって個片化された集積回路を形成する工程」に相当する。
オ　引用発明の「保護膜１０５を除去する」ことは，本願発明１０の「個片化された集積回路からパターニングされたマスクを分離する工程」に相当する。
カ　そうすると，本願発明１０と引用発明とは，以下の点で一致し，又相違する。
［一致点］
「複数の集積回路を含む半導体ウェハをダイシングする方法であって，
　シリコン基板の上方に，物理的に除去可能なマスクを形成する工程であって，物理的に除去可能なマスクは，シリコン基板上に配置された集積回路を覆い，保護し，集積回路は、低Ｋ材料の層及び銅の層の上方に配置された二酸化ケイ素の層を含む工程と，
　レーザスクライビングプロセスによって，物理的に除去可能なマスクと，二酸化ケイ素の層と，低Ｋ材料の層と，銅の層と，シリコン基板の一部をパターニングし，これによってギャップを有するパターニングされたシリコン基板を提供し，集積回路間のシリコン基板の領域を露出させる工程と，
　シリコン基板内にトレンチを形成するために，ギャップを貫通してシリコン基板をエッチングし，これによって個片化された集積回路を形成する工程と，
　個片化された集積回路から物理的に除去可能なマスクを分離する工程を含む方法。」
［相違点３］
　「レーザススクライビングプロセス」について，本願発明１０は，「フェムト秒ベースのレーザスクライビングプロセス」であって，「フェムト秒ベースのレーザは、５４０ナノメートル以下の波長と４００フェムト秒以下のパルス幅を有し、５４０ナノメートル以下の波長と４００フェムト秒以下のパルス幅を有するフェムト秒ベースのレーザスクライビングプロセスは、近赤外又は赤外範囲内の波長を有するフェムト秒ベースのレーザスクライビングプロセスよりもチッピング、マイクロクラック、及び層間剥離の少ないアブレーションプロセスを提供」し，「各ギャップは半導体ウェハ内でその深さ方向に一定の幅を有し」ているのに対して，引用発明はそのようになっていない点。
［相違点４］
　「個片化された集積回路を形成する工程」について，本願発明１０は「各トレンチはその深さ方向に前記一定の幅を有する工程」であるのに対して，引用発明は，シリコンウェハ１０１の上部に，後退部１１７が生じており，また，クライオプロセスまたはＢを添加したエッチングガスによるドライエッチングによって形成される溝の形状が明確でない点。
（２）相違点についての判断
ア　以下，［相違点３］について検討する。
　［相違点３］は，上記１（２）で検討した［相違点１］と，実質的に同じ相違点であるから，上記１（２）で検討したと同様の理由により，引用発明及び引用文献２ないし８に記載された事項に基づいて，当業者が容易に発明することができたものではない。
イ　したがって，他の相違点について判断するまでもなく，本願発明１０は，当業者であっても引用発明及び引用文献２ないし８に記載された事項に基づいて容易に発明できたものあるとは言えない。
６　本願発明１１及び１２について
　本願発明１１及び１２は，本願発明１０を引用する方法であり，上記５で検討した［相違点３］及び［相違点４］に係る工程を備える「方法」であるから，上記５（２）で検討したと同様の理由により，引用発明及び引用文献２ないし８に記載された事項に基づいて，当業者が容易に発明することができたものではない。
第７　原査定について
　上記第６のとおりであるから，本願発明１ないし１２は，拒絶査定において引用された引用文献１ないし４に記載された発明に基づいて，当業者が容易に発明をすることができたものではない。
　したがって，原査定の理由によって，本願を拒絶することはできない。
第８　当審拒絶理由について
１　特許法第３６条第６項第１号について
　平成３１年１月２９日にされた手続補正により，特許請求の範囲の記載が，特許法第３６条第６項第２号に規定する要件を満たしていないとの拒絶の理由は解消した。
２　特許法第３６条第６項第２号について
　平成３１年１月２９日にされた手続補正により，補正前の請求項５及び１１に対応する請求項は削除されたから，特許請求の範囲の記載が，特許法第３６条第６項第２号に規定する要件を満たしていないとの拒絶の理由は解消した。
３　特許法第２９条第２項について
　前記第６のとおり，本願発明１ないし１２は，当審拒絶理由において引用された引用文献１及び２並びに５ないし８に記載された発明に基づいて，当業者が容易に発明をすることができたものではない。
第９　むすび
　以上のとおり，本願発明１ないし１２は，当業者が引用文献１ないし４に記載された発明に基づいて容易に発明をすることができたものではない。
　したがって，原査定の理由によっては，本願を拒絶することはできない。
　また，他に本願を拒絶すべき理由を発見しない。
　よって，結論のとおり審決する。