(57)【要約】【課題】リーク電流および閾値を低減させるゲート絶縁膜を提供する。  【解決手段】図１に示すように、半導体基板１上に、ゲート絶縁膜３を形成するゲート絶縁膜形成工程と、ゲート絶縁膜３上に、ゲート電極４を形成するゲート電極形成工程と、を備え、ゲート絶縁膜形成工程は、第１金属の酸化膜あるいは酸窒化膜を、成膜する第１の成膜工程と、第１金属の酸化膜あるいは酸窒化膜上に第２金属または、その酸化物を成膜する第２の成膜工程と、第２金属を第１金属の酸化膜中に拡散させるために熱処理する熱処理工程の３工程を含む。【選択図】図１
2012227189.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に、ゲート絶縁膜を形成するゲート絶縁膜形成工程と、
前記ゲート絶縁膜上に、ゲート電極を形成するゲート電極形成工程と、
を備え、
前記ゲート絶縁膜形成工程は、第１金属の酸化膜あるいは酸窒化膜を成膜する第１の成膜工程と、
前記第１金属の酸化膜あるいは酸窒化膜上に第２金属または、その酸化物を成膜する第２の成膜工程と、
前記第２金属を第１金属の酸化膜中に拡散させるために熱処理する熱処理工程と、
を含む、
半導体装置の製造方法。
【請求項２】
前記ゲート絶縁膜の結晶構造は、正方晶または立方晶である請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第１金属は、Ｈｆ、またはＺｒの少なくとも１つを含む請求項１または２に記載の半導体装置の製造方法。
【請求項４】
前記第２金属は、Ｌａ、Ｍｇ、Ｙ、Ａｌ、及びＬｕの少なくとも１つを含む請求項１−３のいずれか一項に記載の半導体装置の製造方法。
【請求項５】
前記第１の成膜工程において、第１金属の酸化膜の膜厚を３ｎｍ以下にする請求項１−４のいずれか一項に記載の半導体装置の製造方法。
【請求項６】
前記第２金属元素の原子数は、１×１０１５（ａｔｏｍ／ｃｍ２）以上、あるいは第２金属元素の原子数／（第１金属元素の原子数と第２金属元素の原子数の和）＞２０％である請求項１−５のいずれか一項に記載の半導体装置の製造方法。
【請求項７】
半導体基板と、
前記半導体基板上に設けられたゲート絶縁膜と、
前記ゲート絶縁膜上に設けられたゲート電極と、
を備え、
前記ゲート絶縁膜は、第２金属を含有した第１金属の酸化物が結晶化した膜である誘電体膜を有する半導体装置。
【請求項８】
前記ゲート電極膜の結晶構造は、正方晶または立方晶である請求項７に記載の半導体装置。
【請求項９】
前記第１金属は、Ｈｆ、またはＺｒの少なくとも１つを含む請求項７または８に記載の半導体装置。
【請求項１０】
前記第２金属は、Ｌａ、Ｍｇ、Ｙ、Ａｌ、及びＬｕの少なくとも１つを含む請求項７−９のいずれか一項に記載の半導体装置。
【請求項１１】
前記第２金属元素の原子数は、１×１０１５（ａｔｏｍ／ｃｍ２）以上、あるいは第２金属元素の原子数／（第１金属元素の原子数と第２金属元素の原子数の和）＞２０％である請求項７−１０のいずれか一項に記載の半導体装置。  
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法および半導体装置に関する。
【背景技術】
【０００２】
金属−酸化物−半導体電界効果トランジスタ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ−Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ：ＭＯＳＦＥＴ）のゲート絶縁膜の薄膜化に伴い、リーク電流が増大するという課題がある。この課題を解決する手法の一つに、シリコン酸化膜と比べ実膜厚を増加させる必要がある。そのような手法の一つとして、リーク電流を低減させるため、シリコン酸化膜より誘電率の低い化合物で形成されたゲート絶縁膜がある。
【０００３】
特許文献１〜３には、高誘電体により形成されたゲート絶縁膜を有する半導体装置が開示されている。特許文献１には、リーク電流の増加を抑制した消費電力の小さな半導体装置が開示されている。特許文献２には、同一導電型のチャンネル領域を有し、かつ閾値電圧の異なる複数の半導体素子を有する半導体装置が開示されている。特許文献３には、ＳｉＯ２より誘電率の高い絶縁体材料を用い、誘電特性を保ちつつ、膜厚を厚くしたゲート絶縁膜を有する半導体装置が開示されている。
【０００４】
非特許文献１〜４には、高誘電体膜の改良について報告されている。非特許文献１には、ゲート酸化膜に薄いＨｆＯ２を用いた場合、熱処理を行い、正方晶のＨｆＯ２に結晶化することで、熱処理を行わない非晶質な膜より、高誘電率を示す膜が得られると報告されている。非特許文献２には、閾値電圧を低減させるため、膜にＭｇやＬａなどの金属元素を含有させることが報告されている。非特許文献３には、誘電体膜に金属元素を含有させる方法として、金属膜あるいは金属酸化膜の成膜後に熱処理を行う技術が開示されている。非特許文献４には、成膜時にＬａを含有させておいたＨｆＯ２は、ＨｆＯ２の結晶化温度で熱処理を行っても結晶化しないことが報告されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１０−１９２５２０号公報
【特許文献２】特開２００９−２００２１１号公報
【特許文献３】特開２００３−３２４１９３号公報
【非特許文献】
【０００６】
【非特許文献１】Ｄ．Ｉｓｈｉｋａｗａ，"Ｅｘｔｅｎｄｅｄ  Ｓｃａｌａｂｉｌｉｔｙ  ｏｆ  ＨｆＯＮ／ＳｉＯＮ  Ｇａｔｅ  Ｓｔａｃｋ  Ｄｏｗｎ  ｔｏ  ０．５７  ｎｍ  Ｅｑｕｉｖａｌｅｎｔ  Ｏｘｉｄｅ Ｔｈｉｃｋｎｅｓｓ  ｗｉｔｈ  Ｈｉｇｈ  Ｃａｒｒｉｅｒ  Ｍｏｂｉｌｉｔｙ  ｂｙ  Ｐｏｓｔ−Ｄｅｐｏｓｉｔｉｏｎ  Ａｎｎｅａｌｉｎｇ"ＪＪＡＰ  ４８，  ２００９，  ０４Ｃ００４
【非特許文献２】Ｖ．  Ｎａｒａｙａｎａｎ  "Ｂａｎｄ−Ｅｄｇｅ Ｈｉｇｈ−Ｐｅｒｆｏｒｍａｎｃｅ  Ｈｉｇｈ−ｋ  ／Ｍｅｔａｌ  Ｇａｔｅ  ｎ−ＭＯＳＦＥＴｓ ｕｓｉｎｇ  Ｃａｐ  Ｌａｙｅｒｓ  Ｃｏｎｔａｉｎｉｎｇ  Ｇｒｏｕｐ  ＩＩＡ  ａｎｄ  ＩＩＩＢ  Ｅｌｅｍｅｎｔｓ  ｗｉｔｈ  Ｇａｔｅ−Ｆｉｒｓｔ  Ｐｒｏｃｅｓｓｉｎｇ  ｆｏｒ  ４５  ｎｍ  ａｎｄ  Ｂｅｙｏｎｄ"  ＶＬＳＩ  Ｔｅｃｈｎｏｌｏｇｙ  ｓｙｍｐｏｓｉｕｍ  ２００６，  Ｓｅｓｓｉｏｎ２２．２
【非特許文献３】Ｈ．Ｎ．  Ａｌｓｈａｒｅｅｆ  "Ｔｈｅｒｍａｌｌｙ  Ｓｔａｂｌｅ  Ｎ−Ｍｅｔａｌ  Ｇａｔｅ  ＭＯＳＦＥＴｓ  Ｕｓｉｎｇ  Ｌａ−Ｉｎｃｏｒｐｏｒａｔｅｄ  ＨｆＳｉＯ  Ｄｉｅｌｅｃｔｒｉｃ"  ＶＬＳＩ  Ｔｅｃｈｎｏｌｏｇｙ  ｓｙｍｐｏｓｉｕｍ  ２００６，  Ｓｅｓｓｉｏｎ２．１
【非特許文献４】Ｙ．  Ｙａｍａｍｏｔｏ  "Ｓｔｒｕｃｔｕｒａｌ  ａｎｄ  ｅｌｅｃｔｒｉｃａｌ  ｐｒｏｐｅｒｔｉｅｓ  ｏｆ  ＨｆＬａＯｘ  ｆｉｌｍｓ  ｆｏｒ  ａｎ  ａｍｏｒｐｈｏｕｓ  ｈｉｇｈ−ｋ  ｇａｔｅ  ｉｎｓｕｌａｔｏｒ"  Ａｐｐｌ．  Ｐｈｙｓ．  Ｌｅｔｔ．  ８９，  ２００５，  ０３２９０３
【発明の概要】
【発明が解決しようとする課題】
【０００７】
トランジスタの閾値Ｖｔを低くし（必要性能に応じて、｜Ｖｔ｜を０．４ボルト〜０．２ボルト以下）、加えてリーク電流を低減させるには、結晶化したＨｆベース（もしくはＺｒベース）の酸化膜に、閾値を下げるための金属元素（例えば、ＬａやＭｇ）を含有させる必要がある。
【０００８】
非特許文献２では、ＨｆＯ２膜を形成後に、閾値制御用の金属膜を成膜し、続いてＴｉＮ膜形成、さらにＰｏｌｙ-Ｓｉ膜形成を行い、パターニング後に熱処理を行うフローが開示されている。このようなフローで形成した場合、高誘電率膜の充分な結晶化が行なえず、比誘電率は充分大きくできないことを発明者らは見出した。
【０００９】
非特許文献３では、ＨｆＳｉＯ膜を形成し、ＬａＯｘを成膜後に熱処理を行い、ＨｆＳｉＯとＬａＯｘのミキシングを行なう方法である。この方法を用いると、非晶質の高誘電率膜が得られている。これによって、ＨｆＳｉＯはＨｆＯ２と較べると結晶化温度が高いため、熱処理での充分な結晶化は行われていない。
【００１０】
高誘電率膜の標準的な形成方法においては、膜中の不純物を除去して膜を安定化させるため、高誘電率膜形成直後に熱処理を行う方法が用いられる。このような方法を採った後に、閾値制御用の金属膜（第２の金属）を形成して拡散のための熱処理を行うと、結晶状態が不安定になる。熱処理の後、あるいは後続のトランジスタ形成工程における熱処理によって高誘電率膜が非晶質化し、比誘電率が減少するという問題が生ずることを、本発明者は見いだした。
【００１１】
従って、トランジスタの閾値Ｖｔを低くし、リーク電流を低減させるために高誘電率膜の結晶化を充分に行なう（加えて、後続のトランジスタ形成工程において、その結晶状態を安定に保つ）ことは、実現できていない。
【課題を解決するための手段】
【００１２】
本発明によれば、半導体基板上に、ゲート絶縁膜を形成するゲート絶縁膜形成工程と、
前記ゲート絶縁膜上に、ゲート電極を形成するゲート電極形成工程と、
を備え、
前記ゲート絶縁膜形成工程は、第１金属の酸化膜あるいは酸窒化膜を成膜する第１の成膜工程と、
前記第１金属の酸化膜あるいは酸窒化膜上に第２金属または、その酸化物を成膜する第２の成膜工程と、
前記第２金属を前記第１金属の酸化膜中に拡散させるために熱処理する熱処理工程と、
を含む、半導体装置の製造方法が提供される。
【００１３】
さらに、本発明によれば、半導体基板と、
前記半導体基板上に設けられたゲート絶縁膜と、
前記ゲート絶縁膜上にと設けられたゲート電極と、
を備え、
前記ゲート絶縁膜は、第２金属を含有した第１金属の酸化物が結晶化した膜である誘電体膜を有する半導体装置が提供される。
【００１４】
本発明によれば、第１金属の酸化膜を成膜した後、第２金属または、その酸化物を第１金属の酸化膜上に成膜し、熱処理を行っている。これにより、非晶質な膜と比べて誘電率の高い、結晶化したゲート絶縁膜として、第２金属を拡散した第１金属の酸化物の結晶化した膜を得ることができる。
【発明の効果】
【００１５】
本発明によれば、２種類の金属元素が拡散され、かつ高い誘電率を示す結晶化したゲート絶縁膜を製造することにより、リーク電流および閾値を低減させた高誘電体膜を有する半導体装置、および半導体装置の製造方法が提供される。
【図面の簡単な説明】
【００１６】
【図１】（ａ）は、半導体装置の製造工程におけるゲート絶縁膜形成工程の断面図、（ｂ）−（ｄ）は、ゲート電極形成工程を説明するための断面図である。
【図２】本実施形態によるゲート絶縁膜形成工程を説明するためのフローチャートである。
【図３】本実施形態による誘電体膜のｉｎ−ｐｌａｎｅ  Ｘ線回折スペクトルである。
【発明を実施するための形態】
【００１７】
以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
【００１８】
図１は、本実施形態による半導体装置の製造方法を説明するための図であり、（ａ）は、半導体装置の製造工程におけるゲート絶縁膜形成工程の断面図、（ｂ）−（ｄ）は、ゲート電極形成工程を説明するための断面図である。
図１に示すように、半導体基板１上に、ゲート絶縁膜３を形成するゲート絶縁膜形成工程と、ゲート絶縁膜３上に、ゲート電極４を形成するゲート電極形成工程と、を備え、ゲート絶縁膜形成工程は、第１金属の酸化膜あるいは酸窒化膜３０を成膜する第１の成膜工程と、第１金属の酸化膜あるいは酸窒化膜３０上に第２金属または、その酸化物３２を成膜する第２の成膜工程と、第２金属を第１金属の酸化膜中に拡散させるために熱処理する熱処理工程の３工程を含む。
【００１９】
まず、図１の（ａ）に示したゲート絶縁膜３を半導体基板１上に形成する（ゲート絶縁膜形成工程）。なお、本工程の詳細は、後述する。
【００２０】
次に、図１の（ｂ），（ｃ）に示すように、ゲート電極４を形成する（ゲート電極形成工程）。
【００２１】
まず、図１の（ｂ）に示すように、ゲート絶縁膜３上に、ゲート電極膜４を成膜する。
例えば、ゲート電極膜は、ＴｉＮで出来ている金属膜、または金属膜とポリシリコンの積層膜である。
【００２２】
次に、図１の（ｃ）に示すように成膜したゲート絶縁膜３およびゲート電極膜４を、エッチングすることにより、ゲート構造を形成する。
【００２３】
次に、図１の（ｄ）に示すように、エクステンション領域５、ソース・ドレイン領域８、およびサイドウォール９を設ける。
【００２４】
以上の工程により、図１（ｄ）に示した本実施形態の半導体装置が得られる。
【００２５】
図２は、本実施形態によるゲート絶縁膜形成工程を説明するためのフローチャートである。
図２に示すように、ゲート絶縁膜形成工程では、まず第１金属の酸化膜あるいは酸窒化膜３０を成膜する（第１の成膜工程）。具体的に第１の成膜工程では、非晶質の第１金属の酸化膜あるいは酸窒化膜３０を、素子分離領域２を設けた半導体基板１上に成膜する。また、成膜する際、第１金属の酸化膜３０の膜厚を３ｎｍ以下にすることが好ましい。さらに、第１金属の酸化膜３０の膜厚は、１ｎｍ以上３ｎｍ以下の範囲であることが好ましい。その理由として、半導体デバイスの高性能化には電気的に薄い膜が必要であり、電気的に厚すぎる膜では高性能化が達成できないこと、そして、電気的に厚すぎる膜では、第２の金属を拡散させるには、必要な温度が高くなりすぎることが挙げられる。
【００２６】
なお、第１の成膜工程では、ＡＬＤ（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）法やＭＯＣＶＤ（Ｍｏｌｅｃｕｌａｒ  Ｏｒｇａｎｉｃ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）といった成膜方法をとっている。半導体基板１上に１ｎｍ未満（０．５〜０．７ｎｍ程度）の酸化シリコン膜や酸窒化シリコン膜を形成しておいても良い。
【００２７】
次に、第１金属の酸化膜あるいは酸窒化膜３０上に第２金属または、その酸化物３２を成膜する（第２の成膜工程）。具体的には、第２金属またはその酸化物３２を成膜する際、膜厚は、第１金属の酸化膜あるいは酸窒化膜３０と比べて、２０％以上３５％程度以下の範囲となるように成膜する。この時上限は、第１金属の酸化物あるいは酸窒化物としての性質が保てる範囲である。また、成膜する第１金属の酸化膜あるいは酸窒化膜３０は、非晶質であることが望ましく、第１金属の酸化膜あるいは酸窒化膜３０であることが好ましい。なぜなら、成膜する厚さが１〜３ｎｍと薄いため、多結晶として成膜するような温度では、成膜速度が速いため膜厚制御が困難になるからである。さらに、結晶質として成膜する場合、結晶粒の成長速度に異方性が生じ、成膜表面に凹凸が生じてしまう。この凹凸はゲート絶縁膜として使う場合、電界集中が生じるため電界強度が場所によって異なる。このため、特性の均一性は損なわれるという問題が生じる。
【００２８】
なお、第２の成膜工程では、成膜膜厚が薄いことから、ＡＬＤ（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）法やＰＶＤ（Ｐｈｙｓｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法といった成膜方法をとっている。
【００２９】
次に、第２金属を第１金属の酸化膜３０中に拡散させるために熱処理をする（熱処理工程）。具体的に熱処理温度は、半導体基板１の融点よりも低く、第２金属またはその酸化物が第１金属の酸化膜の半導体基板１表面側に拡散し、かつ外来拡散が起きない温度に設定する。例えば、第１金属にＨｆ、第２金属にＬａを用いた場合、熱処理温度は８５０℃以上１０５０℃以下の範囲である。
【００３０】
なお、ゲート絶縁膜３の結晶構造は、正方晶または立方晶であり、第１金属は、Ｈｆ、またはＺｒの少なくとも１つを含む。さらに、第２金属は、Ｌａ、Ｍｇ、Ｙ、Ａｌ、及びＬｕの少なくとも１つを含む。これら、第１金属および第２金属の組み合わせとしては、ＮＦＥＴに対しては第１金属としてＨｆ（もしくはＺｒ）、第２金属としてＬａやＹやＬｕが挙げられる。ＰＦＥＴに対しては、第１金属としてＮＦＥＴ同様にＨｆＨｆ（もしくはＺｒ）、第２金属としてＭｇやＡｌが挙げられる。第２金属を拡散させるために比較的高温の熱処理が必要であることから、第１金属としては耐熱性があるＨｆが好ましい。第２金属としては、中でも、Ｌａ（ＮＦＥＴ）とＭｇ（ＰＦＥＴ）が好ましい。
【００３１】
さらに、第２金属元素の原子数は、１×１０１５（ａｔｏｍ／ｃｍ２）以上、あるいは第２金属元素の原子数／（第１金属元素の原子数と第２金属元素の原子数の和）＞２０％であることが好ましい。結晶化したゲート酸化膜３に含有している第１および第２金属の原子数は、上記の範囲を下回って低い濃度であると、閾値を変えるという目的を十分に達成できなくなる。
【００３２】
次に、本実施形態の効果について説明する。
本実施形態の半導体装置におけるゲート絶縁膜３は、第２金属が拡散した第１金属の酸化物が結晶化した膜である誘電体膜である。結晶化した膜は、熱処理を行わない非晶質な膜より、高誘電率を示す。したがって、ゲート絶縁膜３の誘電率を高くすることができる。
【００３３】
（実施例）
図２に示すフローチャートに従い、ゲート絶縁膜３を作成した。
【００３４】
図３は、本実施形態による誘電体膜のｉｎ−ｐｌａｎｅ  Ｘ線回折スペクトルである。
図３に示すように、それぞれ膜厚１．９ｎｍのＨｆＯ２膜と、そのＨｆＯ２膜に２×１０１５（ａｔｏｍｓ／ｃｍ２）のＬａを含有させた膜のｉｎ−ｐｌａｎｅ  Ｘ線回折のスペクトルであり、非晶質なＨｆＯ２膜にＬａを含有させると、正方晶に結晶を示すＨｆＯ２膜になることが分かる。
【００３５】
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。
【符号の説明】
【００３６】
１    半導体基板
２    素子分離領域
３    ゲート絶縁膜
４    ゲート電極
５    エクステンション領域
８    ソース・ドレイン領域
９    サイドウォール    
３０    第１金属の酸化膜あるいは酸窒化膜
３２    第２金属あるいはその酸化物
【図１】
2012227189.tif 000003
【図２】
2012227189.tif 000004
【図３】
2012227189.tif 000005