【事件の表示】
　特願２０１３−　８６０９９「半導体装置及びその製造方法」拒絶査定不服審判事件〔平成２６年１１月　６日出願公開、特開２０１４−２０９５２２〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１　手続の経緯
　本願は，平成２５年４月１６日の出願であって，その手続の経緯は以下のとおりである。
平成２８年１０月１１日　拒絶理由通知
平成２８年１２月１６日　意見書・手続補正
平成２９年　３月　３日　拒絶理由通知（最後）
平成２９年　５月２６日　意見書・手続補正
平成２９年　９月１９日　補正却下決定・拒絶査定（以下，「原査定」という。）
平成２９年１２月２５日　手続補正・審判請求
平成３０年　３月２２日　上申書
　
第２　補正の却下の決定
［補正却下の決定の結論］
　審判請求と同時にされた手続補正（以下，「本件補正」という。）を却下する。
［理由］
１　補正の内容
　本件補正により，本件補正前すなわち平成２８年１２月１６日付け手続補正により補正された特許請求の範囲の請求項１は，本件補正後の請求項１へ補正された。
（１）本件補正前
　本件補正前の，特許請求の範囲の請求項１の記載は次のとおりである。
「【請求項１】
　素子領域を画定する素子分離領域と，
　第１の電極と，
　前記素子領域に設けられた第２の電極と，
　前記第１の電極及び前記第２の電極の上方に形成された層間絶縁膜と，
　前記素子領域に設けられ，前記第１の電極及び前記第２の電極とそれぞれ電気的に接続された各接続部と
　を含み，
　前記層間絶縁膜は，端部が前記素子分離領域上に位置しており，前記素子領域を囲む閉空間の空洞を形成していることを特徴とする半導体装置。」
（２）本件補正後
　本件補正後の，特許請求の範囲の請求項１の記載は，次のとおりである。（当審注。補正個所に下線を付した。）
「【請求項１】
　素子領域を画定する素子分離領域と，
　
前記素子領域に設けられたゲート
　前記素子領域に設けられた
ソース
　
前記素子領域に設けられたドレイン電極と，
　前記
ゲート
，前記ソース電極
ドレイン
　
前記ソース電極の上面及び側面及び前記ドレイン電極の上面及び側面を覆う保護膜と，
　前記素子領域に設けられ，前記
ゲート
，前記ソース電極，
ドレイン
　を含み，
　前記層間絶縁膜は，端部が前記素子分離領域上に位置しており，
　
前記層間絶縁膜と，前記保護膜を介した前記ソース電極の上面及び側面，前記保護膜を介した前記ドレイン電極の上面及び側面，及び前記各接続部の表面の一部との間に，
が
されており，
　
前記保護膜が前記素子分離領域上で分断されている
（３）本件補正事項
　本件補正は，本件補正前の請求項１に記載された「第１の電極」及び「第２の電極」を「ゲート電極」及び「ソース電極」・「ドレイン電極」に限定し，同請求項１に「前記ソース電極の上面及び側面及び前記ドレイン電極の上面及び側面を覆う保護膜」を追加するとともに「前記保護膜が前記素子分離領域上で分断されていること」を追加し，さらに同請求項１に記載された「空洞」について「前記層間絶縁膜と，前記保護膜を介した前記ソース電極の上面及び側面，前記保護膜を介した前記ドレイン電極の上面及び側面，及び前記各接続部の表面の一部との間に」と限定する補正（以下，この補正事項を「本件補正事項」という。）を含むものである。
２　補正の適否
　本件補正事項は，新規事項を追加するものではないから特許法１７条の２第３項の規定に適合し，特許請求の範囲の減縮を目的とするから，同条４項の規定に適合し，同条５項２号に掲げるものに該当する。
　そこで，本件補正後の請求項１に記載された発明（以下，「本願補正発明」という。）が特許出願の際独立して特許を受けることができるものであるか否か（特許法第１７条の２第６項で準用する同法第１２６条第７項）につき，さらに検討する。
（１）本願補正発明
　本願補正発明は，本件補正後の請求項１に記載された，次のとおりのものと認める。（再掲）
「素子領域を画定する素子分離領域と，
　前記素子領域に設けられたゲート電極と，
　前記素子領域に設けられたソース電極と，
　前記素子領域に設けられたドレイン電極と，
　前記ゲート電極，前記ソース電極，及び前記ドレイン電極の上方に形成された層間絶縁膜と，
　前記ソース電極の上面及び側面及び前記ドレイン電極の上面及び側面を覆う保護膜と，
　前記素子領域に設けられ，前記ゲート電極，前記ソース電極，及び前記ドレイン電極とそれぞれ電気的に接続された各接続部と
　を含み，
　前記層間絶縁膜は，端部が前記素子分離領域上に位置しており，
　前記層間絶縁膜と，前記保護膜を介した前記ソース電極の上面及び側面，前記保護膜を介した前記ドレイン電極の上面及び側面，及び前記各接続部の表面の一部との間に，前記素子領域を囲む閉空間の空洞が形成されており，
　前記保護膜が前記素子分離領域上で分断されていることを特徴とする半導体装置。」
（２）引用文献及び引用発明
　ア　引用文献１について
（ア）引用文献１
　原査定の拒絶の理由に引用された米国特許出願公開第２０１２／００３７９６２号明細書（以下，「引用文献１」という。）には，図面とともに，次の記載がある。（下線は，当審で付加した。以下同じ。訳は当審で作成した。）
　ａ　「BACKGROUND 
[0001]　1. Field of the Invention
[0002]　The embodiments relate to semiconductor structures and, more particularly, to a semiconductor structure having a contact-level air gap within the interlayer dielectrics above a semiconductor device for minimizing parasitic capacitances and a method of forming such a semiconductor structure using a self-assembly approach.
[0003]　2. Description of the Related Art
[0004]　Contact-level interlayer dielectrics and sidewall spacers are typically formed of a combination of dielectric materials (e.g., silicon dioxide (SiO2) with a dielectric constant of 3.9, silicon nitride (Si3N4) with a dielectric constant of 7.5, etc.), thereby resulting in devices that exhibit relatively high parasitic capacitances (e.g., contact-to-contact capacitance, contact-to-diffusion region capacitance, gate-to-contact capacitance, gate-to-diffusion region capacitance, etc.). 
Such parasitic capacitances can increase device power consumption and can impact device performance (e.g., decrease device speed). Therefore, there is a need in the art for a semiconductor structure configured to exhibit minimal parasitic capacitance and a method of forming such a semiconductor structure
（訳：背景
[0001]　１．発明の技術分野
[0002]　本具体例は，半導体構造に関し，より特定すると，半導体デバイス上の層間誘電体の中にコンタクト層のエアギャップを有する半導体構造であって，寄生容量を最小化するためのもの，及びそのような半導体構造を自己アセンブリアプローチを用いて形成する方法に関するものである。
[0003]　２．関連する技術の説明
[0004]　コンタクト層の層間誘電体及びサイドウォールスペーサは，典型的には誘電体物質（例えば，比誘電率3.9の酸化ケイ素（SiO2），比誘電率7.5の窒化ケイ素等）で形成され，そのためにデバイスが比較的高い寄生容量（例えば，コンタクト間の容量，コンタクト−拡散領域間の容量，ゲート−コンタクト間の容量，ゲート−拡散領域間の容量等）を示す。
このような寄生容量はデバイスの消費電力を増加させる可能性があり，デバイスの性能に影響する（例えば，デバイスの速度低減）可能性がある。したがって，最小限の寄生容量を示すように設計された半導体構造とそのような半導体構造を形成する方法の技術が求められる。
　ｂ　「[0032]　Referring to  FIGS. 1a and 1b, embodiments of the semiconductor structure  100 can comprise a semiconductor device 120. The device 120  can comprise, for example, a field effect transistor (FET) (e.g., a planar FET or a non-planar FET, such as a dual-gate fin-type FET or a tri-gate FET), a bipolar transistor, a diode, a resistor, etc. This device  120  can be formed on a bulk semiconductor wafer (as shown) or, alternatively, on a semiconductor-on-insulator (SOI) wafer.
[0033]　As shown in  FIGS. 1a and  1b, 
the semiconductor structure  100  can comprise a planar FET
silicide layers  126  can be positioned on the source/drain regions  121
An isolation region  115  can be positioned laterally adjacent to the planar FET
can border and, thereby define the active regions of the planar FET.
[0034]　Multiple dielectric layers can be stacked above the semiconductor device  120  (e.g., above the planar FET). Specifically, a 
first dielectric layer  131  (e.g., a conformal dielectric layer, 
) can cover the semiconductor device  120  and can extend laterally beyond the semiconductor device  120
For example, in the case of a planar FET, the conformal first dielectric layer  131  can cover the source/drain regions  121  and gate stack  125  and can further extend laterally over the isolation region  115
[0035]　
A plurality of contacts  140  can extend through the first, second and third dielectric layers  131 - 133  to the semiconductor device  120
these contacts  140  can extend
to silicide layers  126  on the source/drain regions  121  and gate stack  125
[0036]　
To minimize parasitic capacitance, the semiconductor structure  100  can further comprise an air gap  150  located within the second dielectric layer  132 . This air gap  150  can extend vertically from the first dielectric layer  131  to the third dielectric layer  133  and can further be aligned above the semiconductor device  120 . Specifically, the air gap  150  and the semiconductor device  120  can preferably have approximately equal area measurements such that the outer boundaries of the air gap  150  and the semiconductor device  120  are approximately aligned
at least portions of each contact  140  are exposed within the air gap  150  and, more specifically, at least those portions of each contact  140  that are within the second dielectric layer  132  facing other device contacts  140  (and, in the case of a FET, the gate stack  125 ) are exposed within the air gap  150
such an air gap  150  has a dielectric constant of approximately 1.0 and, thereby reduces parasitic capacitances (e.g., contact-to-contact capacitance, contact-to-diffusion region capacitance, gate-to-contact capacitance, gate-to-diffusion region capacitance, etc.) over those that would be present if the second dielectric layer  132  remained intact or solid
the air gap  150
only minimally extends laterally beyond the semiconductor device  120  (e.g., over the isolation region  115 ) so that the remaining portions of the second dielectric layer  132  can provide adequate structural support for the BEOL wiring
[0037]　As a function of the technique used to form this air gap  150, as discussed in greater detail below with regard to the method embodiments, the semiconductor structure  100  can further comprise a number of additional features. Specifically, the shape of the air gap  150  may vary. For example, as shown in  FIG. 1a, the upper portion of the air gap  150  (i.e., the portion closest to the third dielectric layer  133 ) may be wider than the lower portion (i.e., the portion closest to the first dielectric layer  131 ). Alternatively, as shown in  FIG. 1b, 
the shape of the air gap  150  may be essentially uniform (i.e., have essentially the same dimensions in the upper portion as the lower portion)
[0038]　In addition, the third dielectric layer  133  can further comprise a plurality of patterned openings  160  positioned above the semiconductor device  120  and required during processing in order to etch the air gap  150  in the second dielectric layer  132. Furthermore, the second dielectric layer  132  can comprise a different dielectric material than both the first dielectric layer  131  and the third dielectric layer  133  so that 
during processing the air gap  150  can be etched in the second dielectric layer  132  stopping below on the first dielectric layer  131
the first dielectric layer  131  can comprise a silicon nitride layer (Si
3
N
4
), the second dielectric layer  132  can comprise a silicon dioxide layer (SiO
2
)
during processing, the second dielectric layer  132  can be isotropically and selectively etched over the first and third dielectric layers  131  and  133  using a selective wet etch chemistry, for example, of dilute hydrofluoric acid (DHF)
[0039]　Finally, the multiple dielectric layers stacked above the semiconductor device  120  can further comprise a fourth dielectric layer  134  and a fifth dielectric layer  135 . The fourth dielectric layer  134  can cover the third dielectric layer  133  and fill in the openings  160.（後略）」
（訳：[0032]　図１ａ及び１ｂを参照して，半導体構造１００の具体例は半導体デバイス１２０を含む。このデバイス１２０は，例えば，電界効果トランジスタ（FET）（例えば，プレーナFET又は，デュアルゲートフィンFETやトライゲートFETのような，非プレーナFET，バイポーラトランジスタ，ダイオード，抵抗等を含む。デバイス１２０はバルクの半導体ウエハ（図示）の上に，又は，代わりに，絶縁層上半導体（SOI）ウエハの上に形成される。
[0033]　図１ａ及び１ｂに示されるように，
半導体構造１００はプレーナFETを含む。
ゲート積層体１２５は，
ゲート導電層とを含み，
シリサイド層１２６が，ソース／ドレイン領域１２１
の上に設けられる。分離領域１１５が，プレーナFETに横方向に接して設けられ
境界を形成し，それにより，プレーナFETの活性領域を画定する。
[0034]　複数の誘電体層が半導体デバイス１２０の上（例えば，プレーナFETの上）に積層される。特に，
第１誘電体層１３１（例えば，コンフォーマル誘電体層，
が半導体デバイス１２０を覆い，半導体デバイス１２０を超えて横方向に延長する。例えば，プレーナFETの場合，コンフォーマルな第１誘電体層１３１はソース／ドレイン領域１２１及びゲート積層体１２５を覆い，さらに，分離領域１１５を越えて横方向に延長する
第２誘電体層１３２（例えば，平坦化された覆う誘電体層）が第１誘電体層１３１を覆う
第３誘電体層１３３は第２誘電体層１３２を覆う
[0035]　
複数のコンタクト１４０が第１，第２及び第３誘電体層１３１−１３３を通って半導体デバイス１２０まで延びている
これらのコンタクト１４０は，
ソース／ドレイン領域１２１上のシリサイド層１２６及びゲート積層体１２５まで延びる
[0036]　
寄生容量を最小化するために，半導体構造１００は，さらに，第２誘電体層１３２の中に位置するエアギャップ１５０を含む。このエアギャップ１５０は，第１誘電体層１３１から第３誘電体層まで垂直に延び，さらに，半導体デバイス１２０の上に整合している。特に，エアギャップ１５０及び半導体デバイス１２０は，好ましくは，概ね等しい平面寸法を有し，エアギャップ１５０と半導体デバイス１２０の外側境界は概ね一致する。
それぞれのコンタクト１４０の少なくとも一部はエアギャップ１５０の中に露出し，さらに特定すると，第２誘電体層１３２の中で他のデバイスコンタクト１４０（及び，FETの場合，ゲート積層体１２５）に面する，それぞれのコンタクト１４０の部分は，エアギャップ１５０の中に露出している
このようなエアギャップ１５０は比誘電率が約1.0であり，よって，もし第２誘電体層１３２が完全にあるいは充填されて残ったままだと存在する寄生容量（例えば，コンタクト間の容量，コンタクト−拡散領域間の容量，ゲート−コンタクト間の容量，ゲート−拡散領域間の容量）を低減する
エアギャップ１５０は，半導体デバイス１２０を越えて（例えば，分離領域１１５の上に）
最小限だけ横方向に延び，第２誘電体層１３２の残った部分が上面配線層を構造的に十分支持できるようにする。
[0037]　このエアギャップ１５０を形成するために用いられる技術の機能として，製造方法の具体例に関して下記で詳述されるように，半導体構造１００は，さらに，追加的な特徴をいくつか含む。特に，エアギャップ１５０の形状は変更してもよい。例えば，図１ａに図示されるように，エアギャップ１５０の上側部分（すなわち，第３誘電体層１３３に最も近い部分）は下側部分（すなわち，第１誘電体層１３１に最も近い部分）よりも広くてよい。代わりに，図１ｂに図示されるように，
エアギャップ１５０の形状は本質的に均一（すなわち，上側部分の寸法が下側部分と本質的に等しい）であってもよい。
[0038]　その上，第３誘電体層１３３は，半導体デバイス１２０の上に設けられ，第２誘電体層１３２の中のエアギャップ１５０をエッチングするための処理中に必要とされる複数のパターン化された開口１６０をさらに含む。さらに，第２誘電体層１３２は，第１誘電体層１３１及び第３誘電体層１３３とは異なる誘電体材料を含み，そのため，
処理中にエアギャップ１５０は第２誘電体層１３２の中をエッチングされて下方は第１誘電体層１３１上で停止し
第１誘電体層１３１は窒化ケイ素層（Si
3
N
4
）を含み，第２誘電体層１３２は酸化ケイ素層（SiO
2
）を含み，
処理中に，第２誘電体層１３２は，選択的ウエットエッチング剤，例えば，希フッ酸（DHF）を用いて第１および第３誘電体層１３１及び１３３越しに異方的かつ選択的にエッチングされる。
[0039]　最後に，半導体デバイス１２０上に積層される複数の誘電体層は，さらに，第４誘電体層１３４及び第５誘電体層１３５を含む。第４誘電体層１３４は，第３誘電体層３３を覆い，開口１６０を埋める。（後略）」
（イ）引用発明
　前記（ア）より，引用文献１には，次の発明（以下，「引用発明」という。）が記載されていると認められる。
「半導体構造であって，
　ソース／ドレイン領域上のシリサイド層と，
　ゲート導電層を含むゲート積層体と，
　プレーナFETの活性領域を画定する分離領域と，
　ソース／ドレイン領域及びゲート積層体を覆い，さらに，分離領域を越えて横方向に延長する第１誘電体層と，
　第１誘電体層を覆う第２誘電体層と，第２誘電体層を覆う第３誘電体層と，
　ソース／ドレイン領域上のシリサイド層及びゲート積層体まで延びる複数のコンタクトと，
　を含み，
　半導体構造は，さらに，第２誘電体層の中に位置するエアギャップを含み，エアギャップは，第１誘電体層から第３誘電体層まで垂直に延び，エアギャップとプレーナFETの外側境界は概ね一致し，コンタクトの少なくとも一部はエアギャップの中に露出し，エアギャップは，プレーナFETを越えて分離領域の上に最小限だけ横方向に延び，第２誘電体層の残った部分が上面配線層を支持するようにすること。」
　イ　引用文献２について
（ア）引用文献２
　本願出願前に日本国内において頒布された刊行物である，特開２００６−２１０４９９号公報（以下，「引用文献２」という。）には，図面とともに，次の記載がある。
　ａ　「【技術分野】
【０００１】
　本発明は半導体装置およびその製造方法に関し，より詳しくは，中空構造を有する半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
　
高周波素子は寄生容量の増大によってその性能が低下する
【０００３】
【非特許文献１】牧山剛三，外６名，「寄生容量低減による
ＨＥＭＴ
　ｂ　「【００３５】
　
図１３において，半導体基板としてのＧａＡｓ基板２１の上には，ドレイン電極２３と，ゲート電極２４を挟んでドレイン電極２３と対向する位置に設けられたソース電極２２が形成されている。
【００３６】
 
 図１３に示すように、
第１の延出部２５ａおよび第２の延出部２５ｂと、ゲート電極２４との間は空洞部２９となっている。
【００３７】
  第１の延出部２５ａと第２の延出部２５ｂは、電界メッキ法により形成することができる。この場合、第１の延出部２５ａと第２の延出部２５ｂは金属で構成されることになるが、溝部２７を絶縁物２８で塞ぐことによって、ソース電極２２とドレイン電極２３とが電気的に接続しない状態で、ゲート電極２４の上に密閉された中空構造を形成することができる。」
　ｃ　図１３には，
上面と側面を有するドレイン電極２３及び上面と側面を有するソース電極２２，
（イ）引用技術的事項
　前記（ア）より，引用文献２には，次の技術的事項（以下，「引用技術的事項」という。）が記載されていると認められる。
「高周波素子であって，半導体基板の上には，上面と側面を有するドレイン電極と，ゲート電極を挟んでドレイン電極と対向する位置に設けられた，上面と側面を有するソース電極が形成されているもの。」
（３）本願補正発明と引用発明との対比
　ア　引用発明の「プレーナFETの活性領域を画定する分離領域」は，本願補正発明の「素子領域を画定する素子分離領域」に相当する。
　イ　引用発明の「ゲート導電層を含むゲート積層体」のうち「ゲート導電層」は，本願補正発明の「前記素子領域に設けられたゲート電極」に相当する。
　ウ　引用発明の「ソース／ドレイン領域上のシリサイド層」のうち「ソース領域上のシリサイド層」は，本願補正発明の「前記素子領域に設けられたソース電極」に相当する。
　エ　引用発明の「ソース／ドレイン領域上のシリサイド層」のうち，「ドレイン領域上のシリサイド層」は，本願補正発明の「前記素子領域に設けられたドレイン電極」に相当する。
　オ　引用発明の「第３誘電体層」は，「ソース／ドレイン領域及びゲート積層体を覆い，さらに，分離領域を越えて横方向に延長する第１誘電体層」「を覆う第２誘電体層」を覆うから，本願補正発明の「前記ゲート電極，前記ソース電極，及び前記ドレイン電極の上方に形成された層間絶縁膜」を満たす。
　カ　引用発明の「ソース／ドレイン領域及びゲート積層体を覆い，さらに，分離領域を越えて横方向に延長する第１誘電体層」と，本願補正発明の「前記ソース電極の上面及び側面及び前記ドレイン電極の上面及び側面を覆う保護膜」とは，「前記ソース電極の上面及び前記ドレイン電極の上面を覆う保護膜」である点で共通する。
　キ　引用発明の「ソース／ドレイン領域上のシリサイド層及びゲート積層体まで延びる複数のコンタクト」は，本願補正発明の「前記素子領域に設けられ，前記ゲート電極，前記ソース電極，及び前記ドレイン電極とそれぞれ電気的に接続された各接続部」に相当する。
　ク　引用発明における「半導体構造は，さらに，第２誘電体層の中に位置するエアギャップを含み，エアギャップは，第１誘電体層から第３誘電体層まで垂直に延び，エアギャップとプレーナFETの外側境界は概ね一致し，コンタクトの少なくとも一部はエアギャップの中に露出し，エアギャップは，プレーナFETを越えて分離領域の上に最小限だけ横方向に延び，第２誘電体層の残った部分が上面配線層を支持するようにする」は，その「第２誘電体の残った部分」は層間絶縁膜であり「分離領域の上に最小限だけ横方向に延び」た「エアギャップ」の残った部分であるから，本願補正発明における「前記層間絶縁膜は，端部が前記素子分離領域上に位置しており」を満たし，かつその「エアギャップ」は，本願補正発明における「前記層間絶縁膜と，前記保護膜を介した前記ソース電極の上面，前記保護膜を介した前記ドレイン電極の上面，及び前記各接続部の表面の一部との間に，前記素子領域を囲む閉空間の空洞が形成され」を満たす。
　ケ　引用発明の「半導体構造」は本願補正発明の「半導体装置」に相当する。
　コ　すると，本願補正発明と引用発明とは，下記サの点で一致し，下記シの点で相違する。
　サ　一致点
「素子領域を画定する素子分離領域と，
　前記素子領域に設けられたゲート電極と，
　前記素子領域に設けられたソース電極と，
　前記素子領域に設けられたドレイン電極と，
　前記ゲート電極，前記ソース電極，及び前記ドレイン電極の上方に形成された層間絶縁膜と，
　前記ソース電極の上面及び前記ドレイン電極の上面を覆う保護膜と，
　前記素子領域に設けられ，前記ゲート電極，前記ソース電極，及び前記ドレイン電極とそれぞれ電気的に接続された各接続部と
　を含み，
　前記層間絶縁膜は，端部が前記素子分離領域上に位置しており，
　前記層間絶縁膜と，前記保護膜を介した前記ソース電極の上面，前記保護膜を介した前記ドレイン電極の上面，及び前記各接続部の表面の一部との間に，前記素子領域を囲む閉空間の空洞が形成されて
　いることを特徴とする半導体装置。」
　シ　相違点
（ア）相違点１
　本願補正発明においては，「ソース電極」及び「ドレイン電極」はそれぞれ側面を有し，したがって，その「保護膜」は「前記ソース電極の側面」及び「前記ドレイン電極の側面」も覆い，「前記層間絶縁膜と，」「前記ソース電極の側面」及び「前記ドレイン電極の側面」との間にも「空洞が形成されて」いるのに対し，引用発明においては，「ソース電極」及び「ドレイン電極」は「ソース／ドレイン領域上のシリサイド層」であって側面を有さず，したがって，その「第１誘電体層」は「前記ソース電極の側面」及び「前記ドレイン電極の側面」を覆わず，「第３誘電体層」と，「前記ソース電極の側面」及び「前記ドレイン電極の側面」との間に「空洞が形成されて」いない点。
（イ）相違点２
　本願補正発明においては，「前記保護膜が前記素子分離領域上で分断されている」のに対し，引用発明においては，「第１誘電体層」が「分離領域を越えて横方向に延長」している点。
（４）相違点についての検討
　ア　相違点１について
　引用発明の目的は「半導体構造の寄生容量を最小化する」ことであるが究極的には「デバイスの性能」「例えば，デバイスの速度」を向上させることと解される（前記（２）ア（ア）ａ）。また，引用文献１には，半導体デバイスは種々の電界効果トランジスタを含むことが記載されており（前記（２）ア（ア）ａ[0032]），引用発明を種々の電界効果トランジスタに適用することが示唆されている。
　よって，引用発明においてより高速化を図り，そのプレーナFETとして，引用技術的事項の「高周波素子」を採用することが動機づけられるというべきである。
　すると，引用発明において高周波に適した低抵抗の「上面と側面を有するドレイン電極」「上面と側面を有するソース電極」が採用するならば，「第１誘電体」は「前記ソース電極の側面」及び「前記ドレイン電極の側面」を覆うことになる。
　また，引用発明において「エアギャップ」は「プレーナFETを越えて分離領域の上に最小限だけ横方向に延び」ており，プレーナFETに設けられる「上面と側面を有するドレイン電極」及び「上面と側面を有するソース電極」の外側の分離領域の上に最小限だけ横方向に延びた「エアギャップ」があることになるから，層間絶縁膜である「第２誘電体層の残った部分」と，「前記ソース電極の側面」及び「前記ドレイン電極の側面」との間に「エアギャップ」があることになる。
　してみると，相違点１に係る構成は当業者が容易に得られるものである。
　なお，「エアギャップの比誘電率は約1.0であり第２誘電体層が充填されて残ったままだと存在する寄生容量を低減する」（前記（２）ア（ア）ｂ[0036]）のであるから，上述のようにドレイン電極及びソース電極それぞれの外側の分離領域の上にあることになる「エアギャップ」を，わざわざ第２誘電体層で埋めることで形成しないこととして，寄生容量を高める方向の設計をすることは不合理であるから，たとえ引用文献２に「ドレイン電極及びソース電極の外側の側面には空洞部が形成されないこと」が記載され（前記（２）イ（ア）ｃ）ていたとしても，当業者がこれを引用発明に採用することはない。
　よって，上申書に記載されている請求人の主張や補正案を考慮しても，上述の判断を左右するものではない。
　イ　相違点２について
　引用発明において，「第１誘電体層」は第２誘電体層の中のエッチングを停止させるものである（前記（２）ア（ア）ｂ[0038]）から，「分離領域の上の」「第２誘電体層の残った部分」においてはエッチングがされず不要であることが理解できる。そして，第１誘電体層は窒化ケイ素層で比誘電率7.5であり，一方，第２誘電体層は酸化ケイ素層で比誘電率が3.9であることが開示されている（前記（２）ア（ア）ｂ[0038]及び同ａ[0004]）から，寄生容量を低減するために，高い比誘電率を有する第１誘電体層の不要な部分を除去することは当業者が容易に思いつくことである。
　また，本願明細書を精査しても，相違点２に係る構成について，格別の効果や技術的意義は認められない。
　してみると，引用発明における「分離領域を越えて横方向に延長する第１誘電体層」の「分離領域の上の」「第２誘電体層の残った部分」における第１誘電体層を除去することで「前記素子分離領域上で分断」することは，当業者が容易になし得る設計変更である。
　ウ　効果について
　本願補正発明の「電極周囲の層間絶縁膜による寄生容量を可及的に低減して，最大動作周波数の十分な向上を図ることを可能とする信頼性の高い半導体装置が実現する」（本願明細書段落００１１）という効果は，前記アに示した引用発明の目的から当業者が予測できる程度のものである。
（５）まとめ
　以上のとおり，本願補正発明は，引用文献１及び２に記載された発明に基づいて，当業者が容易に発明をすることができたものであるから，特許法第２９条第２項の規定により，特許出願の際独立して特許を受けることができないものである。
３　むすび 
　したがって，本件補正は，特許法第１７条の２第６項において準用する同法第１２６条第７項の規定に違反するので，同法第１５９条第１項の規定において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　
第３　本願発明の特許性の有無について
１　本願発明について 
　審判請求と同時にされた手続補正は，前記第２のとおり却下されたので，本願の請求項１に係る発明（以下，「本願発明」という。）は，平成２８年１２月１６日にされた手続補正により補正された特許請求の範囲の請求項１に記載された，次のとおりのものと認める。
「素子領域を画定する素子分離領域と，
　第１の電極と，
　前記素子領域に設けられた第２の電極と，
　前記第１の電極及び前記第２の電極の上方に形成された層間絶縁膜と，
　前記素子領域に設けられ，前記第１の電極及び前記第２の電極とそれぞれ電気的に接続された各接続部と
　を含み，
　前記層間絶縁膜は，端部が前記素子分離領域上に位置しており，前記素子領域を囲む閉空間の空洞を形成していることを特徴とする半導体装置。」
２　原査定の拒絶の理由
　原査定の拒絶の理由は，本願発明は，その出願前に日本国内又は外国において頒布された引用文献１に記載された発明であるから，特許法第２９条第１項第３号に該当し，特許を受けることができない，というものである。
３　引用文献
　引用文献１の記載及び引用発明は，前記第２の２（２）アのとおりである。
４　対比及び判断
（１）本願発明と引用発明との対比
　ア　引用発明の「プレーナFETの活性領域を画定する分離領域」は，本願発明の「素子領域を画定する素子分離領域」に相当する。
　イ　引用発明の「ゲート導電層を含むゲート積層体」のうち「ゲート導電層」は，本願発明の「第１の電極」に相当する。
　ウ　引用発明の「ソース／ドレイン領域上のシリサイド層」は，本願発明の「前記素子領域に設けられた第２の電極」に相当する。
　エ　引用発明の「第３誘電体層」は，「ソース／ドレイン領域及びゲート積層体を覆い，さらに，分離領域を越えて横方向に延長する第１誘電体層」「を覆う第２誘電体層」を覆うから，本願発明の「前記第１の電極及び前記第２の電極の上方に形成された層間絶縁膜」を満たす。
　オ　引用発明の「ソース／ドレイン領域上のシリサイド層及びゲート積層体まで延びる複数のコンタクト」は，本願発明の「前記素子領域に設けられ，前記第１の電極及び前記第２の電極とそれぞれ電気的に接続された各接続部」に相当する。
　カ　引用発明における「半導体構造は，さらに，第２誘電体層の中に位置するエアギャップを含み，エアギャップは，第１誘電体層から第３誘電体層まで垂直に延び，エアギャップとプレーナFETの外側境界は概ね一致し，コンタクトの少なくとも一部はエアギャップの中に露出し，エアギャップは，プレーナFETを越えて分離領域の上に最小限だけ横方向に延び，第２誘電体層の残った部分が上面配線層を支持するようにする」は，その「第２誘電体の残った部分」は層間絶縁膜であり「分離領域の上に最小限だけ横方向に延び」た「エアギャップ」の残った部分であるから，本願発明における「前記層間絶縁膜は，端部が前記素子分離領域上に位置しており」を満たし，かつその「エアギャップ」は，本願発明における「前記素子領域を囲む閉空間の空洞を形成していること」を満たす。
　キ　引用発明の「半導体構造」は本願発明の「半導体装置」に相当する。
　ク　すると，本願発明と引用発明とは，下記の点で一致し，相違点はない。
「素子領域を画定する素子分離領域と，
　第１の電極と，
　前記素子領域に設けられた第２の電極と，
　前記第１の電極及び前記第２の電極の上方に形成された層間絶縁膜と，
　前記素子領域に設けられ，前記第１の電極及び前記第２の電極とそれぞれ電気的に接続された各接続部と
　を含み，
　前記層間絶縁膜は，端部が前記素子分離領域上に位置しており，前記素子領域を囲む閉空間の空洞を形成していることを特徴とする半導体装置。」
（２）判断
　本願発明と引用発明との間には相違点がないから，本願発明は引用発明である。
５　まとめ
　よって，本願発明は，引用文献１に記載された発明であるから，特許法第２９条第１項第３号に該当し，特許を受けることができない。
　
第４　結言 
　したがって，本願の請求項１に係る発明は，特許法第２９条第１項第３号に該当し，特許を受けることができないから，その余の請求項について検討するまでもなく，本願は拒絶されるべきものである。 
　よって，結論のとおり審決する。