【事件の表示】
　特願２０１６−５５２５０８「切り替えコンポーネントおよびメモリユニット」拒絶査定不服審判事件〔平成２７年　８月２７日国際公開、ＷＯ２０１５／１２６４８５、平成２９年　６月　１日国内公表、特表２０１７−５１４２９１、請求項の数（２２）〕について、次のとおり審決する。
【結　論】
　原査定を取り消す。
　本願の発明は、特許すべきものとする。
【理　由】
第１　手続の経緯　
　本願は，平成２６年（２０１４年）１１月１８日（パリ条約による優先権主張　外国庁受理　２０１４年２月１９日，以下「本願優先日」という，米国）の出願であって，その手続の経緯は以下のとおりである。
平成２８年１０月１１日　　　手続補正
平成２９年１０月１３日付け　拒絶理由通知
平成２９年１１月２７日　　　意見書・手続補正
平成３０年　４月２４日付け　拒絶査定（以下，「原査定」という。）
平成３０年　８月３１日　　　審判請求・手続補正
平成３０年１２月　５日　　　上申書
平成３１年　３月１２日付け　拒絶理由通知（以下，「当審拒絶理由」という。）
令和　１年　５月３０日　　　意見書・手続補正（以下，「当審補正」という。）
　
第２　原査定の概要
　原査定の概要は次のとおりである。
　この出願の請求項１−１８に係る発明は，本願優先日前に日本国内又は外国において，頒布された下記の刊行物に記載された発明又は電気通信回線を通じて公衆に利用可能となった発明に基いて，本願優先日前にその発明の属する技術の分野における通常の知識を有する者（以下，「当業者」という。）が容易に発明できたものであるから，特許法第２９条第２項の規定により特許を受けることができない。
　　　　　　　　　　　　　　＜引用文献等一覧＞
　１．特開２０１１−１７１６８３号公報
　２．国際公開第２０１１／１１４６６６号
　３．特開２０１１−２４９５４２号公報
　４．米国特許出願公開第２０１０／００９１５６１号明細書
　
第３　当審拒絶理由の概要
　当審拒絶理由の概要は次のとおりである。
　この出願は，特許請求の範囲の記載が下記の点で，特許法第３６条第６項第２号に規定する要件を満たしていない。 
 　　　　　　　　　　　　　　　　　記 
・請求項　１−１８
　請求項１に記載された「前記第一および第二の電極間の印加電圧が閾値電圧に達すると，流れる電流がそれまで流れていた電流値から当該電流値よりも大きな電流値にジャンプし，前記印加電圧はより低い印加電圧に下方にジャンプする，スナップバック電圧挙動」の「電流」と「電圧」の関係が不明確である。 
 　なお，請求項７の記載についても，同様に不明確である。 
 　請求項１及び７を引用して記載した他の請求項についても同様である。 
　
第４　本願発明
　本願の請求項１−２２に係る発明（以下，それぞれ「本願発明１」−「本願発明２２」という。）は，当審補正で補正された特許請求の範囲の請求項１−２２に記載された事項により特定される次のとおりのものと認められる。
「【請求項１】
　直列に接続されたメモリセルと選択デバイスとを含むメモリユニットにおける前記選択デバイスとして用いられる切り替えコンポーネントであって，
　第一の電極と，
　前記第一の電極の上のセレクタ領域であって，交互する第一および第二の材料の積層を含み，前記第一および第二の材料のうちの一方は，０原子百分率より大きく，約５０原子百分率までの範囲内の濃度で炭素またはゲルマニウムをドープされたシリコンを含み，前記第一および第二の材料のうちの他方は，シリコンで構成される，セレクタ領域と，
　前記セレクタ領域の上の第二の電極と，
を含み，さらに，
　前記第一および第二の電極間の印加電圧が閾値電圧に達すると，前記第一および第二の電極間に流れる電流がより大きな電流値へと上方にジャンプし，且つ，それと同時に前記印加電圧がより低い印加電圧へと下方にジャンプする，スナップバック電圧挙動を示すように構成される，切り替えコンポーネント。
　　【請求項２】
　前記セレクタ領域は，前記第一および第二の電極の各々に直接接触する炭素またはゲルマニウムをドープされたシリコンを含む前記材料を含む，請求項１に記載の切り替えコンポーネント。
　　【請求項３】
　前記セレクタ領域は，前記第一および第二の電極の各々に直接接触するシリコンで構成される前記材料を含む，請求項１に記載の切り替えコンポーネント。
　　【請求項４】
　それぞれが直列に接続されたメモリセルと選択デバイスとを含む複数のメモリユニットを含むメモリアレイであって，前記複数のメモリユニットのそれぞれにおける前記選択デバイスとして，請求項１に記載の切り替えコンポーネントが用いられている，メモリアレイ。
　　【請求項５】
　前記第一および第二の材料のうちの前記一方は，炭素をドープされたシリコンを含む，請求項１に記載の切り替えコンポーネント。
　　【請求項６】
　前記第一および第二の材料のうちの前記一方は，ゲルマニウムをドープされたシリコンを含む，請求項１に記載の切り替えコンポーネント。
　　【請求項７】
　直列に結合されたメモリセルと選択デバイスとを含むメモリユニットにおける前記選択デバイスとして用いられる切り替えコンポーネントであって，
　一対の電極間にセレクタ領域を含み，前記セレクタ領域は，０原子百分率より大きく約１０原子百分率までの範囲内の総濃度で窒素をドープされたシリコンを含み，さらに，
　前記一対の電極間の印加電圧が閾値電圧に達すると，前記一対の電極間に流れる電流がより大きな電流値へと上方にジャンプし，且つ，それと同時に前記印加電圧がより低い印加電圧へと下方にジャンプする，スナップバック電圧挙動を示すように構成される，切り替えコンポーネント。
　　【請求項８】
　前記一対の電極のうちの少なくとも一つは，窒素と組み合わせて，Ｔａ，ＴｉおよびＷのうちの一つ以上を含む，請求項７に記載の切り替えコンポーネント。
　　【請求項９】
　前記一対の電極の双方は炭素を含む，請求項７に記載の切り替えコンポーネント。
　　【請求項１０】
　前記一対の電極のうちの少なくとも一つは，炭素および窒素で構成される，請求項７に記載の切り替えコンポーネント。
　　【請求項１１】
　前記セレクタ領域は，前記一対の電極の各電極に直接接触する単一の均質な材料である，請求項７に記載の切り替えコンポーネント。
　　【請求項１２】
　前記セレクタ領域は，二つ以上の異なる材料を含む，請求項７に記載の切り替えコンポーネント。
　　【請求項１３】
　前記セレクタ領域は，交互する第一および第二の材料の積層を含み，前記第一および第二の材料のうちの一方は，シリコンで構成され，前記第一および第二の材料のうちの他方は，０原子百分率より大きく約１０原子百分率までの範囲内の濃度で窒素をドープされた前記シリコンである，請求項７に記載の切り替えコンポーネント。
　　【請求項１４】
　前記セレクタ領域は，前記一対の電極の各々に直接接触する前記第一および第二の材料のうちの前記他方を含む，請求項１３に記載の切り替えコンポーネント。
　　【請求項１５】
　前記セレクタ領域は，前記一対の電極の各々に直接接触する前記第一および第二の材料のうちの前記一方を含む，請求項１３に記載の切り替えコンポーネント。
　　【請求項１６】
　前記積層は，第一の材料／第二の材料／第一の材料を含む，請求項１３に記載の切り替えコンポーネント。
　　【請求項１７】
　前記積層は，第一の材料／第二の材料／第一の材料／第二の材料／第一の材料を含む，請求項１３に記載の切り替えコンポーネント。
　　【請求項１８】
　それぞれが直列に接続されたメモリセルと選択デバイスとを含む複数のメモリユニットを含むメモリアレイであって，前記複数のメモリユニットのそれぞれにおける前記選択デバイスとして，請求項７に記載の切り替えコンポーネントが用いられている，メモリアレイ。
　　【請求項１９】
　直列に接続されたメモリセルと選択デバイスとを含むメモリユニットにおける前記選択デバイスとして用いられる切り替えコンポーネントであって，
　第一の電極と，
　前記第一の電極の上のセレクタ領域であって，交互する第一および第二の材料の積層を含み，前記第一および第二の材料のうちの一方は，０原子百分率より大きく，約５０原子百分率までの範囲内の濃度で炭素またはゲルマニウムをドープされたシリコンを含み，前記第一および第二の材料のうちの他方は，シリコンで構成される，セレクタ領域と，
　前記セレクタ領域の上の第二の電極と，
を含み，さらに，
　前記切り替えコンポーネントは，
　前記第一および第二の電極間の印加電圧に応じて，より大きな抵抗値を示す第一の電流対電圧特性と，より小さな抵抗値を示す第二の電流対電圧特性とを，選択的に有し得るように構成され，
　前記第一の電流対電圧特性に沿って前記印加電圧が閾値電圧に達すると，前記第一および第二の電極間に流れる電流が，前記第一の電流対電圧特性上の電流値から，該電流値よりも大きな前記第二の電流対電圧特性上の電流値へジャンプし，且つ，それと同時に前記印加電圧が，前記閾値電圧よりも低い前記第二の電流対電圧特性上の電圧値へジャンプする，スナップバック電圧挙動を示すように構成される，切り替えコンポーネント。
　　【請求項２０】
　直列に結合されたメモリセルと選択デバイスとを含むメモリユニットにおける前記選択デバイスとして用いられる切り替えコンポーネントであって，
　一対の電極間にセレクタ領域を含み，前記セレクタ領域は，０原子百分率より大きく約１０原子百分率までの範囲内の総濃度で窒素をドープされたシリコンを含み，さらに，
　前記切り替えコンポーネントは，
　前記一対の電極間の印加電圧に応じて，より大きな抵抗値を示す第一の電流対電圧特性と，より小さな抵抗値を示す第二の電流対電圧特性とを，選択的に有し得るように構成され，
　前記第一の電流対電圧特性に沿って前記印加電圧が閾値電圧に達すると，前記一対の電極間に流れる電流が，前記第一の電流対電圧特性上の電流値から，該電流値よりも大きな前記第二の電流対電圧特性上の電流値へジャンプし，且つ，それと同時に前記印加電圧が，前記閾値電圧よりも低い前記第二の電流対電圧特性上の電圧値へジャンプする，スナップバック電圧挙動を示すように構成される，切り替えコンポーネント。
　　【請求項２１】
　直列に接続されたメモリセルと選択デバイスとを含むメモリユニットにおける前記選択デバイスとして用いられる切り替えコンポーネントであって，
　第一の電極と，
　前記第一の電極の上のセレクタ領域であって，交互する第一および第二の材料の積層を含み，前記第一および第二の材料のうちの一方は，０原子百分率より大きく，約５０原子百分率までの範囲内の濃度で炭素またはゲルマニウムをドープされたシリコンを含み，前記第一および第二の材料のうちの他方は，シリコンで構成される，セレクタ領域と，
　前記セレクタ領域の上の第二の電極と，
を含み，さらに，
　前記切り替えコンポーネントは，印加電圧に対して第一のＩ−Ｖ経路に沿った電流−電圧挙動を示すように構成されており，閾値電圧に到達すると，第一の遷移経路に沿って前記第一のＩ−Ｖ経路から第二のＩ−Ｖ経路へと遷移が起こって，電流値がより高い電流値へと上方にジャンプし且つそれと同時に前記印加電圧がより低い印加電圧へと下方にジャンプし，また，前記第一の遷移経路とは異なる第二の遷移経路に沿って前記第二のＩ−Ｖ経路から前記第一のＩ−Ｖ経路へと戻る遷移が起こる，切り替えコンポーネント。
　　【請求項２２】
　直列に結合されたメモリセルと選択デバイスとを含むメモリユニットにおける前記選択デバイスとして用いられる切り替えコンポーネントであって，
　一対の電極間にセレクタ領域を含み，前記セレクタ領域は，０原子百分率より大きく約１０原子百分率までの範囲内の総濃度で窒素をドープされたシリコンを含み，さらに，
　前記切り替えコンポーネントは，印加電圧に対して第一のＩ−Ｖ経路に沿った電流−電圧挙動を示すように構成されており，閾値電圧に到達すると，第一の遷移経路に沿って前記第一のＩ−Ｖ経路から第二のＩ−Ｖ経路へと遷移が起こって，電流値がより高い電流値へと上方にジャンプし且つそれと同時に前記印加電圧がより低い印加電圧へと下方にジャンプし，また，前記第一の遷移経路とは異なる第二の遷移経路に沿って前記第二のＩ−Ｖ経路から前記第一のＩ−Ｖ経路へと戻る遷移が起こる，切り替えコンポーネント。」
　
第５　引用文献及び引用発明
１　引用文献１について
（１）引用文献１の記載
　原査定に引用された引用文献１には，図面とともに次の事項が記載されている。（下線は当審で付加した。以下同じ。）
「【技術分野】
【０００１】
　本発明は，不揮発性半導体記憶装置に関する。」
「【０００４】
　しかし，可変抵抗素子の微細化，更に多値化を進めると，
可変抵抗素子は，フォーミングやセット，リセットの際に印加される想定以上の電圧や電流により場合によっては部分的に破壊される可能性がある。
（中略）
【発明が解決しようとする課題】
【０００６】
　本発明は，
不揮発性メモリセルにおける可変抵抗素子の破壊を抑制できる不揮発性半導体記憶装置を提供することを目的とする
「【００１１】
（第１の実施の形態）
　先ず，図１を参照して，
第１の実施の形態に係る不揮発性半導体記憶装置
（中略）
【００１６】
　
各不揮発性メモリセルＭＣは，ダイオードＤＩ，可変抵抗素子Ｒ，及び負性抵抗素子ＮＲを有する。ダイオードＤＩ，可変抵抗素子Ｒ，及び負性抵抗素子ＮＲは，不揮発性メモリセルＭＣ内で互いに直列に接続されている。
【００１７】
　ダイオードＤＩは，直列に接続された可変抵抗素子Ｒを選択可能にするために設けられている。すなわち，ダイオードＤＩは，記録／再生時における回り込み電流（ｓｎｅａｋ ｃｕｒｒｅｎｔ）を防止するために配置されている。ダイオードＤＩは，そのアノードがワード線ＷＬに接続され，そのカソードが負性抵抗素子ＮＲに接続されている。
【００１８】
　
可変抵抗素子Ｒは，電気的に書き換え可能であって，抵抗値に基づいてデータを不揮発に記憶する。
可変抵抗素子Ｒは，ワード線駆動回路２０ｂ及びワード線選択回路２０ａから電圧パルスが印加され，低抵抗状態と高抵抗状態とを繰り返し変化させることができる。
【００１９】
　
負性抵抗素子ＮＲは，可変抵抗素子Ｒへ流れる電流を制限する。
可変抵抗素子Ｒへ印加される電圧が大きいとき（例えば，可変抵抗素子Ｒのフォーミングやセットの際）に，負性抵抗領域ＮＲＲ１で動作するように設計されている（図７（ａ）参照）。
負性抵抗領域ＮＲＲ１で動作すると，両端に印加される電圧が増えるほど電流が減少する。これにより，負性抵抗素子ＮＲは，例えば可変抵抗素子Ｒに電圧を印加し，高抵抗状態から低抵抗状態に遷移した場合，すなわち，フォーミングやセット時に，可変抵抗素子Ｒへ流れる電流は比較的小さい状態から大きな状態へと遷移する。負性抵抗素子ＮＲや他に電流を制限する素子，もしくは機構を備えていない場合には素子に必要以上に電流が流れる恐れがある。負性抵抗素子ＮＲを配置した場合には，可変抵抗素子Ｒに分圧されていた電圧は抵抗が減少した分，小さくなり，逆に負性抵抗素子ＮＲへ配分される電圧が増加する。すなわち，負性抵抗素子ＮＲに対しては電圧を更に印加した状態となる。この時の負性抵抗素子ＮＲに印加される電圧領域が負性抵抗領域ＮＲＲ１となるように素子を設計することにより負性抵抗素子ＮＲによって流れる電流を抑制できる。その結果，素子に必要以上に電流が流れることを抑制し，電圧や電流による素子の破壊，変質等を回避することができる。
（中略）
【００３７】
　
セルパターン６１は
電極層６１ｃ
半導体層６１ｅ，半導体層６１ｆ
電極層６１ｈ
を有する。
（中略）
【００４２】
　
半導体層６１ｅは，バッファー層６１ｄの上に配されている。
半導体層６１ｅと半導体層６１ｆとは，不揮発性メモリセルＭＣにおける負性抵抗素子ＮＲに含まれたトンネル・ダイオードＴＤＩとして機能する
「【００６１】
（第２の実施の形態）
　次に，
第２の実施の形態に係る不揮発性半導体記憶装置
第１の実施の形態と異なる部分を中心に説明する。
【００６２】
　不揮発性半導体記憶装置１００は，メモリセルアレイ１１０を有する。メモリセルアレイ１１０では，複数の不揮発性メモリセルＭＣ１００が，少なくともマトリクス状に（Ｘ方向及びＹ方向に）配列されている（図１，図２参照）。
【００６３】
　
不揮発性メモリセルＭＣ１００は，負性抵抗素子ＮＲ１００を有する。負性抵抗素子ＮＲ１００は，例えば，共鳴トンネル・ダイオード（共鳴トンネル素子とも呼ぶ）ＲＴＤを含む（図６（ｂ）参照）。負性抵抗素子ＮＲ１００の共鳴トンネル・ダイオードＲＴＤは，単一障壁型（ポテンシャル障壁層が１層）であれば，可変抵抗素子Ｒへ印加される電圧が大きいとき（例えば，可変抵抗素子Ｒのフォーミングやセットの際）に，負性抵抗領域ＮＲＲ２で動作するように設計されている（図７（ｂ）参照）。あるいは，共鳴トンネル・ダイオードＲＴＤは，多重障壁型（ポテンシャル障壁層が複数層）であれば，可変抵抗素子Ｒへ印加される電圧が大きいとき（例えば，可変抵抗素子Ｒのフォーミングやセットの際）に，負性抵抗領域ＮＲＲ３１〜ＮＲＲ３３のいずれかで動作するように設計されている（図７（ｃ）参照）。
（中略）
【００６９】
　また，層構成に関して，不揮発性半導体記憶装置１００は，メモリ層１６０を有する。メモリ層１６０は，複数のセルパターンを含む。各セルパターン（例えば，セルパターン１６１）は，その層構成が第１の実施の形態と異なる。
【００７０】
　すなわち，図６（ａ）に示すように，バッファー層（第１のバッファー部）１６１ｄ，半導体層（第１の層）１６１ｅ１，半導体層（第２の層）１６１ｆ１，半導体層（第１の層）１６１ｅ２，半導体層（第２の層）１６１ｆ２，半導体層（第１の層）１６１ｅ３，バッファー層（第２のバッファー部）１６１ｇを有する。
（中略）
【００７８】
　このように，
共鳴トンネル・ダイオードＲＴＤは，例えば，Ｓｉ層（第１の層）とＳｉＧｅ層（第２の層）とが交互に繰り返し積層された積層構造を有している。
「【００８６】
　
書き込みは，不揮発性メモリセルＭＣ（セルパターン６１）に，例えば１０ｎｓｅｃ〜１００ｍｓｅｃ幅で，１〜１５Ｖの電圧パルスを印加することにより行う。消去は，不揮発性メモリセルＭＣ（セルパターン６１）に，例えば１０ｎｓｅｃ〜１００μｓｅｃ幅で，０．２〜１５Ｖの電圧パルスを印加することにより行った。
図７（ｂ）
（２）引用発明１
　前記（１）より，引用文献１には，次の発明（以下，「引用発明１」という。）が記載されていると認められる。
「ダイオード，可変抵抗素子，及び負性抵抗素子は，不揮発性メモリセル内で互いに直列に接続されており，
　可変抵抗素子は，電気的に書き換え可能であって，抵抗値に基づいてデータを不揮発に記憶し，電圧パルスが印加され，低抵抗状態と高抵抗状態とを繰り返し変化させることができ，
　負性抵抗素子は，共鳴トンネル・ダイオードを含み，
　共鳴トンネル・ダイオードは，Ｓｉ層とＳｉＧｅ層とが交互に繰り返し積層された積層構造をしており，
　負性抵抗素子は，電極層６１ｃと電極層６１ｈとの間にあり，
　可変抵抗素子のセット時に，負性抵抗領域で動作するように設計されている，
　負性抵抗素子。」
２　引用文献２について
（１）引用文献２の記載
　原査定に引用された引用文献２には，図面とともに次の事項が記載されている。
「技術分野
[0001]　本発明は，高集積化および高速化に適した
不揮発性記憶素子に用いる電流制御素子
「[0004]　この
抵抗変化素子は，主として金属酸化物からなる材料
電気抵抗値が変化し，かつ，その変化した後の電気抵抗値が保存される。従って，この薄膜の高抵抗状態と低抵抗状態とを，それぞれ，例えば２値データの“１”と“０”とに対応させると，抵抗変化素子に２値データを記憶させることが可能になる。
「[0013]　これに対して，図３９（ａ）に示すように，
ＭＩＭダイオード
は，非線形の電気抵抗特性を示し，かつ，その電流−電圧特性は印加電圧の極性に対して実質的に対称な特性にすることができる。
[0014]　
従って，これらを双極性の電流制御素子として利用すれば，セット動作およびリセット動作において共に高速動作が可能なバイポーラ型抵抗変化素子を用いたクロスポイント型の不揮発性記憶装置において，書き込みディスターブの発生を回避することが可能となる。
「[0051]　図１は，
抵抗変化材料に膜厚５０ｎｍのＴａＯ
x
を用いた
抵抗変化素子の電流−電圧特性
抵抗変化素子に加える電圧を０Ｖから−１．８Ｖ（この時の特性は矢印１側の曲線），−１．８Ｖから０Ｖ（この時の特性は矢印２側の曲線），０Ｖから＋１．３Ｖ（この時の特性は矢印３側の曲線），＋１．３Ｖから０Ｖ（この時の特性は矢印４側の曲線）の順に変化させた。
抵抗変化素子の抵抗が変化することに伴う電流値の変化が，抵抗変化素子に加える電圧が約−０．８Ｖ（この時の特性は矢印１側の曲線），および約＋０．９Ｖ（この時の特性は矢印３側の曲線）のところで見られる
「[0057]　図２に示すように，
電流制御素子２は，第１の電極３２と，第２の電極３１と，これらの第１の電極３２および第２の電極３１の間に配設された電流制御層３３とにより構成されている。
（中略）
[0059]　本実施の形態では，
電流制御層３３がＳｉＮ
x
（０＜ｘ≦０．８５）で構成されており
「[0064]　
電流制御層３３にＳｉＮ
x
を適用する場合，
電流制御層３３を有する電流制御素子２をＭＳＭダイオードとして機能させる
ＭＳＭダイオードは，印加電圧が第１の臨界電圧（図３９（ａ）の範囲Ａの下限電圧）以下であり，かつ第２の臨界電圧（図３９（ａ）の範囲Ｂの上限電圧）以上である範囲（つまり，図３９（ａ）の範囲Ｃ）では電気抵抗が非常に高く，第１の臨界電圧を超えるか，または，第２の臨界電圧を下回ると，電気抵抗が急激に低下する。即ち，ＭＳＭダイオードは，印加電圧が第１の臨界電圧を超えるか第２の臨界電圧を下回る場合に大電流が流れる（以下，この大電流が流れる状態を「導通状態」という）という，非線形の電気抵抗特性を有している。本実施の形態では，このようなＭＳＭダイオードの電気抵抗特性を有する電流制御素子２を，上述した抵抗変化素子に直列に接続することにより，迂回電流を確実に抑制する
「[0169]　本実施の形態に係る記憶素子アレイ２０では，４本のビット線ＢＬ０〜ＢＬ３と，４本のワード線ＷＬ０〜ＷＬ３とが，互いに直角に立体交差するように配設されている。そして，これらの４本のビット線ＢＬ０〜ＢＬ３と４本のワード線ＷＬ０〜ＷＬ３との立体交差部１１の各々には，
記憶素子（いわゆる，メモリセル）３が配設されている。
記憶素子３の各々は，図３３（ｂ）の等価回路に示されるように，抵抗変化素子１と，この抵抗変化素子１に対して直列に接続された電流制御素子２との直列回路により構成されている。
「[0173]　次に，本実施の形態に係る記憶装置２１のより具体的な動作について，図面を参照しながら詳細に説明する。
[0174]　図３４は，本発明の実施の形態に係る電流制御素子２の電圧−電流特性を模式的に示す特性図である。尚，図３４において，Ｖｗは書き込み電圧を示しており，Ｖｒは読み出し電圧を示している。
[0175]　
図３４に示す電流制御素子２の電圧−電流特性において，書き込み電圧Ｖｗは，その絶対値が臨界電圧（範囲Ａの下限電圧および範囲Ｂの上限電圧）の絶対値以上であって，抵抗変化素子１の状態を低抵抗状態と高抵抗状態との間で遷移させるために十分な電圧でありかつ抵抗変化素子１を破壊しない絶対値を有する電圧に設定される。
抵抗変化素子１の状態は，例えば，正の電気パルスを印加すると低抵抗状態から高抵抗状態に遷移し，負の電気パルスを印加すると高抵抗状態から低抵抗状態に遷移する。
[0176]　一方，図３４に示す電流制御素子２の電圧−電流特性において，読み出し電圧Ｖｒは，その絶対値が臨界電圧の絶対値以上であって，抵抗変化素子１の状態を低抵抗状態と高抵抗状態との間で遷移させない絶対値を有する電圧に設定される。具体的には，本実施の形態では，読み出し電圧Ｖｒは，図３４に示す範囲Ａおよび範囲Ｂに含まれる所定の電圧に設定される。」
「[0182]　さて，図３５では，この４行４列の記憶素子アレイ２０を構成する，ビット線ＢＬ０〜ＢＬ３とワード線ＷＬ０〜ＷＬ３との各立体交差部１１に位置する各記憶素子３の両端における電圧差の絶対値が，縦線および横線の各交点に図形により示されている。従って，これを見れば，選択素子（ビット線ＢＬ１とワード線ＷＬ１との立体交差部１１に位置する記憶素子３）以外の記憶素子３の両端における電位差の絶対値は全てＶｗ／２または０となっており，よって，選択素子へのデータの書き込み時に選択素子以外へのデータの書き込みは行われないことが分かる。」
図３９（ａ）
（２）引用発明２
　前記（１）より，引用文献２には，次の発明（以下，「引用発明１」という。）が記載されていると認められる。
「記憶素子は，抵抗変化素子と，この抵抗変化素子に対して直接に接続された電流制御素子との直列回路により構成され，
　抵抗変化素子は，高抵抗状態と低抵抗状態とで２値データを記憶させることが可能であり，
　電流制御素子は，第１の電極および第２の電極の間に配設された電流制御層とにより構成され，電流制御層がＳｉＮx（０＜ｘ≦０．８５）で構成されており，
　ＭＳＭダイオードの電気抵抗特性を有する電流制御素子は，印加電圧が第１の臨界電圧以下であり，かつ第２の臨界電圧以上である範囲では電気抵抗が非常に高く，第１の臨界電圧を超えるか，または，第２の臨界電圧を下回ると，電気抵抗が急激に低下する，
　電流制御素子。」
３　引用文献３について
　原査定に引用された引用文献３には，図面とともに次の事項が記載されている。
「【技術分野】
【０００１】
　本発明の実施形態は，半導体記憶装置に関し，特に，可変抵抗膜及びセレクタ積層膜が設けられた半導体記憶装置に関する。」
「【００３７】
　この場合，図１２に示すように，
セレクタ積層膜２２が，電圧（Ｖ／２）が印加されたときにはほとんど電流を流さず，電圧Ｖが印加されたときには大きな電流を流す素子であれば，選択ピラー１６ａにはセット電流Ｉｓｅｔ又はリセット電流Ｉｒｅｓｅｔが流れ，非選択ピラー１６ｂにはほとんど電流が流れない。
ピラー１６には正極及び負極の双方に電圧が印加されるため，図１２に示すように，セレクタ積層膜２２の特性も両極性であることが要求される。
「【００４９】
　図１５（ａ）及び（ｂ）に示すように，本実施形態に係る半導体記憶装置２においては，前述の第１の実施形態と比較して，セレクタ積層膜２２（図３参照）の代わりに，セレクタ積層膜５６が設けられている。セレクタ積層膜５６においては，下層側から順に，シリコン炭化物（ＳｉＣ）からなるシリコン炭化層５７，シリコンゲルマニウム層５８及びシリコン炭化層５９がこの順に積層されている。シリコン炭化層５７の厚さは例えば５０〜１３０ｎｍ程度であり，シリコン炭化層５９の厚さは例えば２０〜５０ｎｍ程度である。また，いずれの層も結晶構造は多結晶構造である。」
４　引用文献４について
　原査定に引用された引用文献４には，図面とともに次の事項が記載されている。（なお，訳文は当審で作成した。）
「FIELD OF THE INENTION 
[0002]The present invention generally relates to programmable integrated circuit devices, and more particularly to a programmable matrix array with programmable connections made with phase-change materials and/or threshold switching materials.」
（訳：本発明の分野
[0002]本発明は，一般的に，プログラマブル集積回路デバイス，及びより特定すると，相変化材料及び／又はしきい値スイッチング材料でできたプログラマブル接点のプログラマブルマトリックスアレイに，関するものである。）
「[0150]Generally, the electrodes may be formed of any conductive material. Examples of conductive materials which may be used include, but are not limited to, n-type doped polysilicon, p-type doped polysilicon, p-type doped silicon carbon alloys and/or compounds, titanium, titanium-tungsten, tungsten, tungsten silicide, molybdenum, titanium nitride, titanium carbon-nitride, titanium aluminum-nitride, titanium silicon-nitride, carbon, silicon carbide, and tantalum nitride. Combinations of materials may also be used.」
（訳：[0150]一般的に，電極はいかなる導電性材料で形成されてもよい。用いられ得る導電性材料の例は，ｎ型ドープポリシリコン，ｐ型ドープポリシリコン，ｐ型ドープシリコン炭素合金，及び／又は，チタン，チタン−タングステン，タングステン，タングステンシリサイド，モリブデン，窒化チタン，窒化炭化チタン，窒化チタン−アルミニウム，窒化チタン−シリコン，炭素，炭化シリコン，窒化タンタルの化合物を含むが，これに限定されない。材料の組合せも用いることができる。）
　
第６　判断
１　本願発明１について
（１）本願発明１と引用発明１との対比
　ア　引用発明１の「可変抵抗素子」は，「抵抗値に基づいてデータを不揮発に記憶」するから，本願発明１の「メモリセル」に相当する。
　イ　引用発明１の「負性抵抗素子」は，「負性抵抗領域」と「正常抵抗領域」（前記第５の１（１）図７（ｂ）参照。）が切り替わるから，本願発明１の「選択デバイス」「前記選択デバイスとして用いられる切り替えコンポーネント」に相当する。
　ウ　引用発明１の「不揮発性メモリセル」は，「可変抵抗素子，及び負性抵抗素子は，不揮発性メモリセル内で互いに直列に接続されて」いるから，前記ア及びイを考慮すると，本願発明１の「直列に接続されたメモリセルと選択デバイスとを含むメモリユニット」に相当する。
　エ　引用発明１の「電極層６１ｃ」及び「電極層６１ｈ」は，それぞれ，本願発明１の「第一の電極」及び「第二の電極」に相当する。
　オ　引用発明１における「負性抵抗素子は，共鳴トンネル・ダイオードを含み，共鳴トンネル・ダイオードは，Ｓｉ層とＳｉＧｅ層とが交互に繰り返し積層された積層構造をしており」の「共鳴トンネル・ダイオード」は，本願発明１における「前記第一の電極の上のセレクタ領域であって，交互する第一および第二の材料の積層を含み，前記第一および第二の材料のうちの一方は，０原子百分率より大きく，約５０原子百分率までの範囲内の濃度で炭素またはゲルマニウムをドープされたシリコンを含み，前記第一および第二の材料のうちの他方は，シリコンで構成される，セレクタ領域」に相当する。
　カ　すると，本願発明１と引用発明１とは，下記キの点で一致し，下記クの点で相違する。
　キ　一致点
「直列に接続されたメモリセルと選択デバイスとを含むメモリユニットにおける前記選択デバイスとして用いられる切り替えコンポーネントであって，
　第一の電極と，
　前記第一の電極の上のセレクタ領域であって，交互する第一および第二の材料の積層を含み，前記第一および第二の材料のうちの一方は，０原子百分率より大きく，約５０原子百分率までの範囲内の濃度で炭素またはゲルマニウムをドープされたシリコンを含み，前記第一および第二の材料のうちの他方は，シリコンで構成される，セレクタ領域と，
　前記セレクタ領域の上の第二の電極と，
を含む，
　切り替えコンポーネント。」
　ク　相違点
　本願発明１では「前記第一および第二の電極間の印加電圧が閾値電圧に達すると，前記第一および第二の電極間に流れる電流がより大きな電流値へと上方にジャンプし，且つ，それと同時に前記印加電圧がより低い印加電圧へと下方にジャンプする，スナップバック電圧挙動を示すように構成される」のに対し，引用発明１では「可変抵抗素子のセット時に，負性抵抗領域で動作するように設計されている」点。（以下，「相違点１」という。）
（２）相違点１についての判断
　引用発明１では「可変抵抗素子のセット時に，負性抵抗領域で動作するように設計されている」が「電圧パルスが印加され，低抵抗状態と高抵抗状態とを繰り返し変化させる」もので，すなわち，「電圧パルスが印加される」と，その瞬間に，電圧−電流特性における正常抵抗領域の原点付近から負性抵抗領域にジャンプし（このとき，電流も電圧もより大きな値に上方にジャンプする，前記第５の１（１）図７（ｂ）参照。），「高抵抗状態から低抵抗状態に遷移し」「可変抵抗素子Ｒへ流れる電流は比較的小さい状態から大きな状態へと遷移」し「可変抵抗素子Ｒに分圧されていた電圧は抵抗が減少した分，小さくなり，逆に負性抵抗素子ＮＲへ配分される電圧が増加する。すなわち，負性抵抗素子ＮＲに対しては電圧を更に印加した状態となる。この時の負性抵抗素子ＮＲに印加される電圧領域が負性抵抗領域ＮＲＲ１となるように素子を設計することにより負性抵抗素子ＮＲによって流れる電流を抑制できる」（前記第５の１（１）【００１９】）という動作をし，さらに，印加された電圧パルスが０に戻ると，そのときの負性抵抗領域上の点から，原点付近に戻るという動作を繰り返すものである。なお，可変抵抗素子のリセット時すなわち「低抵抗状態から高抵抗状態に遷移する際」も同様に「電圧パルスを印加」して行い（前記第５の１（１）【００８６】），電圧パルスを印加する瞬間は「低抵抗状態」にあるから，電圧−電流特性における原点付近から負性抵抗領域にジャンプし，負性抵抗領域から原点付近に戻るという動作はセット時と同じであると認められる。
　すると，引用発明１では「第一および第二の電極間に流れる電流がより大きな電流値へと上方にジャンプし，且つ，それと同時に前記印加電圧がより低い印加電圧へと下方にジャンプする，スナップバック電圧挙動」はしないのであり，また，「スナップバック電圧挙動」について，引用文献２−４には記載も示唆もない。
　なお，引用発明１は「可変抵抗素子の破壊を抑制」（前記第５の１（１）【０００６】するために「セット（リセット）時の電流を抑制する」（同【００１９】）もので，一方，引用文献２，３に記載された発明は書き込み時のセット電流又はリセット電流に大電流を流すもので（前記第５の２（１）[0064]，[0175]及び同３【００３７】）あり，引用発明１と引用文献２，３に記載された発明とは目的が相反しているから，引用発明１に引用文献２，３に記載された発明を採用することは，阻害要因があるというべきである。
　そして，本願発明１では「スナップバック電圧挙動」をすることにより，「切り替えコンポーネントは，選択されたメモリセルが，隣接する非選択メモリセルよりもかなり高い電流を有するような挙動を示してもよく，従来のシステムと比較して，アクセス時間の改善，および／または信頼性の改善が行われ得る」（本願明細書段落００１２）という格別の効果を奏する。
（３）まとめ
　よって，本願発明１は，引用文献１−４に記載された発明に基づいて，当業者が容易に発明をすることができたとはいえない。
２　本願発明２−６について
　本願発明２−６は，本願発明１を引用するものであり，本願発明１の発明特定事項をすべて備え，さらに他の発明特定事項を付加したものに相当するから，前記１と同様の理由により，引用文献１−４に記載された発明に基づいて，当業者が容易に発明をすることができたとはいえない。
３　本願発明７について
（１）本願発明７と引用発明２との対比
　ア　引用発明２の「抵抗変化素子」は「高抵抗状態と低抵抗状態とで２値データを記憶させることが可能」であるから，本願発明７の「メモリセル」に相当する。
　イ　引用発明２の「電流制御素子」は「ＭＳＭダイオードの電気抵抗特性を有」し「電気抵抗が非常に高」い領域と「電気抵抗が急激に低下する」領域があるから，本願発明７の「選択デバイス」「前記選択デバイスとして用いられる切り替えコンポーネント」に相当する。
　ウ　引用発明２の「メモリユニット」は，「直列に結合されたメモリセルと選択デバイスとを含む」から，前記ア及びイを考慮すると，本願発明７の「抵抗変化素子と，この抵抗変化素子に対して直接に接続された電流制御素子との直列回路により構成」される「記憶素子」に相当する。
　エ　引用発明２の「電流制御素子は，第１の電極および第２の電極の間に配設された電流制御層とにより構成され」は，「一対の電極間にセレクタ領域を含み，前記セレクタ領域は，」「窒素をドープされたシリコンを含」むといえる。
　オ　すると，本願発明７と引用発明２とは，下記カの点で一致し，下記キの点で相違する。
　カ　一致点
「直列に結合されたメモリセルと選択デバイスとを含むメモリユニットにおける前記選択デバイスとして用いられる切り替えコンポーネントであって，
　一対の電極間にセレクタ領域を含み，前記セレクタ領域は，窒素をドープされたシリコンを含み，さらに，
　，切り替えコンポーネント。」
　キ　相違点
（ア）相違点２
　本願発明７では，セレクタ領域は，「０原子百分率より大きく約１０原子百分率までの範囲内の総濃度で」窒素をドープされるのに対し，引用発明２では，「電流制御層がＳｉＮx（０＜ｘ≦０．８５）で構成されて」いる点。（以下，「相違点２」という。）
（イ）相違点３
　本願発明７では「前記一対の電極間の印加電圧が閾値電圧に達すると，前記一対の電極間に流れる電流がより大きな電流値へと上方にジャンプし，且つ，それと同時に前記印加電圧がより低い印加電圧へと下方にジャンプする，スナップバック電圧挙動を示すように構成される」のに対し，引用発明２では「ＭＳＭダイオードの電気抵抗特性を有する電流制御素子は，印加電圧が第１の臨界電圧以下であり，かつ第２の臨界電圧以上である範囲では電気抵抗が非常に高く，第１の臨界電圧を超えるか，または，第２の臨界電圧を下回ると，電気抵抗が急激に低下する」ものである点。（以下，「相違点３」という。）
（２）相違点についての判断
　相違点３について検討する。
　引用発明２の「電流制御素子」は「ＭＳＭダイオードの電気抵抗特性」を有し，その電圧−電流特性は常に増加関数である（前記第５の２（１）図３９（ａ））であるから，どのように電圧を印加しても「一対の電極間に流れる電流がより大きな電流値へと上方にジャンプし，且つ，それと同時に前記印加電圧がより低い印加電圧へと下方にジャンプする，スナップバック電圧挙動を示す」ことはできない。
　また，「スナップバック電圧挙動」について，引用文献１，３及び４には記載も示唆もない。
　一方，本願発明７は「スナップバック電圧挙動を示す」ことにより，「切り替えコンポーネントは，選択されたメモリセルが，隣接する非選択メモリセルよりもかなり高い電流を有するような挙動を示してもよく，従来のシステムと比較して，アクセス時間の改善，および／または信頼性の改善が行われ得る」（本願明細書段落００１２）という格別の効果を奏する。
（３）まとめ
　よって，本願発明７は，引用文献２，１，３及び４に記載された発明に基づいて，当業者が容易に発明をすることができたとはいえない。
４　本願発明８−１８について
　本願発明８−１８は，本願発明７を引用するものであり，本願発明７の発明特定事項をすべて備え，さらに他の発明特定事項を付加したものに相当するから，前記３と同様の理由により，引用文献２，１，３及び４に記載された発明に基づいて，当業者が容易に発明をすることができたとはいえない。
５　本願発明１９について
（１）本願発明１９と引用発明１との対比
　本願発明１９と引用発明１とを対比すると，少なくとも下記の点で相違する。
（２）相違点４
　本願発明１９では，「前記第一の電流対電圧特性に沿って前記印加電圧が閾値電圧に達すると，前記第一および第二の電極間に流れる電流が，前記第一の電流対電圧特性上の電流値から，該電流値よりも大きな前記第二の電流対電圧特性上の電流値へジャンプし，且つ，それと同時に前記印加電圧が，前記閾値電圧よりも低い前記第二の電流対電圧特性上の電圧値へジャンプする，スナップバック電圧挙動を示す」のに対し，引用発明１では「可変抵抗素子のセット時に，負性抵抗領域で動作するように設計されている」点。（以下，「相違点４」という。）
（３）相違点４についての判断
　前記１（２）と同様であるから，相違点４に係る構成は，当業者が容易に得ることができたものではない。
（４）まとめ
　よって，本願発明１９は，引用文献１−４に記載された発明に基づいて，当業者が容易に発明をすることができたとはいえない。
６　本願発明２０について
（１）本願発明２０と引用発明１との対比
　本願発明２０と引用発明１とを対比すると，少なくとも下記の点で相違する。
（２）相違点５
　本願発明２０では，「前記第一の電流対電圧特性に沿って前記印加電圧が閾値電圧に達すると，前記一対の電極間に流れる電流が，前記第一の電流対電圧特性上の電流値から，該電流値よりも大きな前記第二の電流対電圧特性上の電流値へジャンプし，且つ，それと同時に前記印加電圧が，前記閾値電圧よりも低い前記第二の電流対電圧特性上の電圧値へジャンプする，スナップバック電圧挙動を示す」のに対し，引用発明１では「可変抵抗素子のセット時に，負性抵抗領域で動作するように設計されている」点。（以下，「相違点５」という。）
（３）相違点５についての判断
　前記１（２）と同様であるから，相違点５に係る構成は，当業者が容易に得ることができたものではない。
（４）まとめ
　よって，本願発明２０は，引用文献１−４に記載された発明に基づいて，当業者が容易に発明をすることができたものではない。
７　本願発明２１について
（１）本願発明２１と引用発明１との対比
　本願発明２１と引用発明１とを対比すると，少なくとも下記の点で相違する。
（２）相違点６
　本願発明２１では，「前記切り替えコンポーネントは，印加電圧に対して第一のＩ−Ｖ経路に沿った電流−電圧挙動を示すように構成されており，閾値電圧に到達すると，第一の遷移経路に沿って前記第一のＩ−Ｖ経路から第二のＩ−Ｖ経路へと遷移が起こって，電流値がより高い電流値へと上方にジャンプし且つそれと同時に前記印加電圧がより低い印加電圧へと下方にジャンプし，また，前記第一の遷移経路とは異なる第二の遷移経路に沿って前記第二のＩ−Ｖ経路から前記第一のＩ−Ｖ経路へと戻る遷移が起こる」のに対し，引用発明１では「可変抵抗素子のセット時に，負性抵抗領域で動作するように設計されている」点。（以下，「相違点６」という。）
（３）相違点６についての判断
　前記１（２）と同様であるから，相違点６に係る構成は，当業者が容易に得ることができたものではない。
（４）まとめ
　よって，本願発明２１は，引用文献１−４に記載された発明に基づいて，当業者が容易に発明をすることができたとはいえない。
８　本願発明２２について
（１）本願発明２２と引用発明１との対比
　本願発明２２と引用発明１とを対比すると，少なくとも下記の点で相違する。
（２）相違点７
　本願発明２１では，「前記切り替えコンポーネントは，印加電圧に対して第一のＩ−Ｖ経路に沿った電流−電圧挙動を示すように構成されており，閾値電圧に到達すると，第一の遷移経路に沿って前記第一のＩ−Ｖ経路から第二のＩ−Ｖ経路へと遷移が起こって，電流値がより高い電流値へと上方にジャンプし且つそれと同時に前記印加電圧がより低い印加電圧へと下方にジャンプし，また，前記第一の遷移経路とは異なる第二の遷移経路に沿って前記第二のＩ−Ｖ経路から前記第一のＩ−Ｖ経路へと戻る遷移が起こる」のに対し，引用発明１では「可変抵抗素子のセット時に，負性抵抗領域で動作するように設計されている」点。（以下，「相違点７」という。）
（３）相違点７についての判断
　前記１（２）と同様であるから，相違点７に係る構成は，当業者が容易に得ることができたものではない。
（４）まとめ
　よって，本願発明２１は，引用文献１−４に記載された発明に基づいて，当業者が容易に発明をすることができたとはいえない。
９　当審拒絶理由について
　当審補正により，請求項１及び７に「かつ，それと同時に」という発明特定事項が追加され，本願発明１−１８の構成は明確になった。
　よって，当審拒絶理由は解消した。
　
第７　原査定についての判断
　前記第６の１−同８のとおり，本願発明１−２２は，引用文献１−４に記載された発明に基づいて，当業者が容易に発明をすることができたものではない。
　したがって，原査定を維持することはできない。
　
第８　むすび
　以上のとおり，原査定の理由によっては，本願を拒絶することはできない。
　また，他に本願を拒絶すべき理由を発見しない。
　よって，結論のとおり審決する。