(57)【要約】  半導体デバイスは、トランジスタのストリングを備える。当該ストリングは第１のサブストリングと、第１のサブストリングの上側に配置されているチャネルコネクタと、第２のサブストリングと、を含み得る。第１のサブストリングは、垂直方向に沿って延在する第１のチャネル層及び第１のゲート誘電体構造を有する、第１のチャネル構造を含む。第２のサブストリングはチャネルコネクタの上側に積み重ねられており、かつ垂直方向に沿って延在する第２のチャネル層及び第２のゲート誘電体構造を含む、第２のチャネル構造を有する。チャネルコネクタは、第１のチャネル層と第２のチャネル層とを電気的に接続しており、かつ第２のゲート誘電体構造の下側に配置されていることにより、第２のチャネル層の底部への導電路の形成を有効にしている。この底部は、第２のサブストリングの最下部にあるトランジスタと関連付けられている。
2022502860.tif 000002
【特許請求の範囲】
【請求項１】
自身の基板の上側に垂直方向に沿って積み重ねられている、トランジスタのストリングを備える半導体デバイスであって、
前記ストリングは、
前記垂直方向に沿って延在する第１のチャネル層及び第１のゲート誘電体構造を含む第１のチャネル構造を有する、トランジスタの第１のサブストリングと、
前記第１のサブストリングの上側に配置されているチャネルコネクタと、
前記チャネルコネクタの上側に積み重ねられている、トランジスタの第２のサブストリングであって、前記第２のサブストリングは、前記垂直方向に沿って延在する第２のチャネル層及び第２のゲート誘電体構造を含む第２のチャネル構造を有し、前記チャネルコネクタは、前記第１のチャネル層と前記第２のチャネル層とを電気的に接続しており、かつ前記第２のゲート誘電体構造の下側に配置されている、第２のサブストリングと、を含む、
半導体デバイス。
【請求項２】
前記チャネルコネクタは第１の構造と、第２の構造と、を含み、
前記第１の構造は、前記第２の構造によって過剰充填される凹領域を含み、
前記第１の構造は、前記第２のゲート誘電体構造から分離されており、
また、前記第２の構造は、前記第２のゲート誘電体構造の下側に隣接配置されている、
請求項１に記載の半導体デバイス。
【請求項３】
前記第１の構造は、前記第１のチャネル層に隣接しており、
前記第２の構造は、前記第２のチャネル層に隣接しており、
また、前記ストリングのチャネル層は、前記チャネルコネクタによって電気的に接続されている前記第１のチャネル層と、前記第２のチャネル層と、を含む、
請求項２に記載の半導体デバイス。
【請求項４】
前記第２のゲート誘電体構造は、前記第２のチャネル層上に順次形成されているトンネル絶縁層と、電荷蓄積層と、ブロッキング絶縁層と、を含む、
請求項１に記載の半導体デバイス。
【請求項５】
前記チャネルコネクタは、第１の構造と、第２の構造と、を含み、
前記第１の構造は、前記第１のチャネル層とコンタクトしており、かつ第１の凹部を備える第１の上面を有しており、
前記第２の構造は、前記第２のチャネル層とコンタクトしており、かつ第２の凹部を備える第２の上面を有しており、
前記第２のゲート誘電体構造は、前記第２の上面上に配置されており、
また、前記第２の上面は、前記第１の上面よりも上側にあり、
前記第２の構造は、前記第１の凹部内に配置されており、また、
前記第２のチャネル層は、前記第２の凹部内に配置されている、
請求項１に記載の半導体デバイス。
【請求項６】
前記チャネルコネクタは、前記チャネルコネクタの上面に形成されている凹部を含み、
前記第２のゲート誘電体構造は、前記上面上に配置されており、
また、前記第２のチャネル層は、前記凹部内に形成されている、
請求項１に記載の半導体デバイス。
【請求項７】
前記チャネルコネクタは、第１の構造上に配置されている第２の構造を含み、
前記第２の構造は、前記第２のチャネル構造とコンタクトしており、
また、前記第２の構造は、エピタキシャル成長した材料から形成されている、
請求項１に記載の半導体デバイス。
【請求項８】
前記チャネルコネクタは、ポリシリコンを含む、
請求項１に記載の半導体デバイス。
【請求項９】
半導体デバイスの基板上に前記半導体デバイス内のトランジスタのストリングを作製するための方法であって、
垂直方向に沿って延在する第１のチャネル層及び第１のゲート誘電体構造を含む第１のチャネル構造を有する、トランジスタの第１のサブストリングを、前記基板上に形成するステップと、
前記第１のチャネル層と、トランジスタの第２のサブストリングの第２のチャネル層とを電気的に接続するように、前記第１のサブストリング上にチャネルコネクタを形成するステップと、
前記チャネルコネクタの上側に前記第２のサブストリングを形成するステップであって、前記第２のサブストリングは、垂直方向に沿って延在する前記第２のチャネル層及び第２のゲート誘電体構造を含む、第２のチャネル構造を有し、前記第２のゲート誘電体構造は、前記チャネルコネクタの上側に形成されている、ステップと、を含む、
方法。
【請求項１０】
前記第１のサブストリング上に前記チャネルコネクタを形成する前記ステップは、
前記第１のサブストリング上に第１の構造を形成するステップであって、前記第１の構造は凹領域を含む、ステップと、
前記凹領域を過剰充填することによって、第２の構造を形成するステップと、を含み、
また、前記チャネルコネクタの上側に前記第２のサブストリングを形成する前記ステップは、前記第２の構造の上側に、前記第２のゲート誘電体構造を隣接形成するステップであって、前記第２のゲート誘電体構造は、前記第２の構造によって前記第１の構造から分離されている、ステップを含む、
請求項９に記載の方法。
【請求項１１】
前記第２の構造を形成する前記ステップは、前記第１の構造の前記凹領域の表面上で半導体材料をエピタキシャル成長させることによって、前記第２の構造を形成するステップを含む、
請求項１０に記載の方法。
【請求項１２】
前記第１のチャネル層とコンタクトする前記第１の構造を形成するステップと、
前記第２の構造とコンタクトしており、かつ前記第２の構造の上側に配置されている、前記第２のチャネル層を形成するステップと、をさらに含む、
請求項１０に記載の方法。
【請求項１３】
前記チャネルコネクタを形成する前記ステップは、
前記第１のチャネル層とコンタクトしており、かつ第１の凹部を備える第１の上面を有している第１の構造を形成するステップと、
前記第１の凹部内に第２の構造を形成するステップであって、前記第２の構造は、第２の凹部を備える第２の上面を有しており、前記第２の上面は、前記第１の上面よりも上側にあり、また、前記第２のゲート誘電体構造は、前記第２の上面よりも上側にある、ステップと、
前記第２の凹部内に前記第２のチャネル層を形成するステップと、を含む、
請求項９に記載の方法。
【請求項１４】
前記チャネルコネクタの上面に凹部を形成するステップと、
前記チャネルコネクタの前記上面上に前記第２のゲート誘電体構造を形成するステップと、
前記凹部内に前記第２のチャネル層を形成するステップと、を含む、
請求項９に記載の方法。
【請求項１５】
前記チャネルコネクタの上面上に前記第２のゲート誘電体構造を形成するステップと、
前記第２のゲート誘電体構造上かつ前記チャネルコネクタの凹部上に、前記第２のチャネル層を形成するステップと、をさらに含む、
請求項９に記載の方法。
【請求項１６】
前記垂直方向に沿って積み重ねられ、かつ絶縁層によって分離されている複数の第１のゲート構造を形成するステップであって、前記第１のゲート構造は、前記第１のゲート誘電体構造によって前記第１のチャネル層から分離されている、ステップと、
前記垂直方向に沿って積み重ねられ、かつ他の絶縁層によって分離されている複数の第２のゲート構造を形成するステップであって、前記第２のゲート構造は、前記第２のゲート誘電体構造によって前記第２のチャネル層から分離されており、前記第１及び第２のゲート構造は、前記第１及び第２のサブストリング内のそれぞれのトランジスタの動作を制御するように構成されている、ステップと、をさらに含む、
請求項９に記載の方法。
【請求項１７】
前記チャネルコネクタは、１つ又は複数の半導体材料を含む、
請求項９に記載の方法。
【請求項１８】
自身の基板上の、メモリセルの複数の第１のサブストリングを含む、第１のメモリセル基板であって、前記第１のサブストリングは、前記基板の上側で垂直方向に沿って延在する第１のチャネル層及び第１のゲート誘電体構造を含む、それぞれの第１のチャネル構造を有する、第１のメモリセル基板と、
複数のチャネルコネクタを含む基板間構造であって、前記チャネルコネクタは、それぞれの前記第１のサブストリングの上側に配置されている、基板間構造と、
メモリセルの複数の第２のサブストリングを含む、第２のメモリセル基板であって、前記第２のサブストリングは、それぞれの前記チャネルコネクタの上側に積み重ねられており、かつ前記垂直方向に沿って延在する第２のチャネル層及び第２のゲート誘電体構造を含む、それぞれの第２のチャネル構造を有し、前記チャネルコネクタは、それぞれの前記第１のチャネル層とそれぞれの前記第２のチャネル層とを電気的に接続しており、かつそれぞれの前記第２のゲート誘電体構造の下側に配置されている、第２のメモリセル基板と、を備える、
半導体メモリデバイス。
【請求項１９】
前記チャネルコネクタは、それぞれの第１の構造と、第２の構造と、を含み、
前記第１の構造は、それぞれの前記第２の構造によって過剰充填される凹領域を含み、
前記第２のゲート誘電体構造は、前記第２の構造の上側に隣接して配置されており、かつ前記第２の構造によって前記第１の構造から分離されている、
請求項１８に記載の半導体メモリデバイス。
【請求項２０】
前記チャネルコネクタは、第１の構造と、第２の構造と、を含み、
前記第１の構造は、前記第１のチャネル層とコンタクトしており、かつ第１の凹部を備える第１の上面を有しており、
前記第２の構造は、前記第２のチャネル層とコンタクトしており、かつ第２の凹部を備える第２の上面を有しており、
前記第２の構造は、それぞれの前記第１の凹部内に配置されており、
また、前記第２のチャネル層は、それぞれの前記第２の凹部内に配置されている、
請求項１８に記載の半導体メモリデバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示の実施形態は、半導体デバイス及びその作製方法に関する。
【背景技術】
【０００２】
集積回路内のデバイスの限界寸法が一般のメモリセル技術の限界にまで縮小するにつれて、記憶容量を増大させるための手法が開発されている。プレーナトランジスタ構造と比較して、３Ｄ  ＮＡＮＤメモリデバイスの垂直構造は、より複雑な作製プロセスを要するものである。３Ｄ  ＮＡＮＤメモリデバイスがより多くのメモリセル層を有する構成に移行して、ビット当たりのコストを抑えて高密度を実現するにつれて、同じものを作製するための構造及び方法を改良することがますます困難になっている。
【図面の簡単な説明】
【０００３】
本開示の態様は、添付の図面と共に読解すると、以下の詳細な説明から最良に理解される。なお、当業界の標準的慣行に従って、様々な特徴が縮尺通りに描画されていない。実際、説明を明確にするために、様々な特徴の寸法が任意に拡大又は縮小されている場合がある。
【図１】本開示のいくつかの実施形態による、半導体デバイス１００の一部の断面図を示す。
【図２】本開示のいくつかの実施形態による、プロセス１４００の様々なステップにおける半導体デバイス１００の一部の断面図である。
【図３】本開示のいくつかの実施形態による、プロセス１４００の様々なステップにおける半導体デバイス１００の一部の断面図である。
【図４】本開示のいくつかの実施形態による、プロセス１４００の様々なステップにおける半導体デバイス１００の一部の断面図である。
【図５】本開示のいくつかの実施形態による、プロセス１４００の様々なステップにおける半導体デバイス１００の一部の断面図である。
【図６】本開示のいくつかの実施形態による、プロセス１４００の様々なステップにおける半導体デバイス１００の一部の断面図である。
【図７】本開示のいくつかの実施形態による、プロセス１４００の様々なステップにおける半導体デバイス１００の一部の断面図である。
【図８】本開示のいくつかの実施形態による、プロセス１４００の様々なステップにおける半導体デバイス１００の一部の断面図である。
【図９】本開示のいくつかの実施形態による、プロセス１４００の様々なステップにおける半導体デバイス１００の一部の断面図である。
【図１０】本開示のいくつかの実施形態による、プロセス１４００の様々なステップにおける半導体デバイス１００の一部の断面図である。
【図１１】本開示のいくつかの実施形態による、プロセス１４００の様々なステップにおける半導体デバイス１００の一部の断面図である。
【図１２】本開示のいくつかの実施形態による、プロセス１４００の様々なステップにおける半導体デバイス１００の一部の断面図である。
【図１３】本開示のいくつかの実施形態による、プロセス１４００の様々なステップにおける半導体デバイス１００の一部の断面図である。
【図１４】本開示の一実施形態による、半導体作製のためのプロセス１４００を概説したフローチャートを示す。
【発明の概要】
【０００４】
本開示の態様によれば、自身の基板の上側に垂直方向に沿って積み重ねられている、トランジスタのストリングを備える半導体デバイスが提供される。当該ストリングは、垂直方向に沿って延在する第１のチャネル層及び第１のゲート誘電体構造を含む第１のチャネル構造を有する、トランジスタの第１のサブストリングを含む。当該ストリングは、第１のサブストリングの上側に配置されているチャネルコネクタと、このチャネルコネクタの上側に積み重ねられている、トランジスタの第２のサブストリングと、をさらに含む。この第２のサブストリングは、垂直方向に沿って延在する第２のチャネル層及び第２のゲート誘電体構造を含む、第２のチャネル構造を有する。チャネルコネクタは、第１のチャネル層と第２のチャネル層とを電気的に接続しており、かつ第２のゲート誘電体構造の下側に配置されている。
【０００５】
いくつかの実施形態では、このチャネルコネクタは第１の構造と、第２の構造と、を含み、第１の構造は、第２の構造によって過剰充填される凹領域を含み、第１の構造は、第２のゲート誘電体構造から分離されており、また、第２の構造は、第２のゲート誘電体構造の下側に隣接配置されている。いくつかの例では、第１の構造は第１のチャネル層に隣接しており、第２の構造は第２のチャネル層に隣接しており、また、当該ストリングのチャネル層は、チャネルコネクタによって電気的に接続されている第１のチャネル層と、第２のチャネル層と、を含む。
【０００６】
一例では、第２のゲート誘電体構造は、第２のチャネル層上に順次形成されているトンネル絶縁層と、電荷蓄積層と、ブロッキング絶縁層と、を含む。
【０００７】
いくつかの実施形態では、チャネルコネクタは第１の構造と、第２の構造と、を含む。第１の構造は第１のチャネル層とコンタクトしており、かつ第１の凹部を備える第１の上面を有する。第２の構造は第２のチャネル層とコンタクトしており、かつ第２の凹部を備える第２の上面を有する。第２のゲート誘電体構造は第２の上面上に配置されており、また、第２の上面は第１の上面よりも上側にある。第２の構造は第１の凹部内に配置されており、また、第２のチャネル層は第２の凹部内に配置されている。
【０００８】
いくつかの実施形態では、チャネルコネクタは、チャネルコネクタの上面に形成されている凹部を含み、第２のゲート誘電体構造はその上面上に配置されており、また、第２のチャネル層はその凹部内に形成されている。
【０００９】
いくつかの実施形態では、チャネルコネクタは、第１の構造上に配置されている第２の構造を含み、第２の構造は第２のチャネル構造とコンタクトしており、また、第２の構造はエピタキシャル成長した材料から形成されている。
【００１０】
一例では、チャネルコネクタはポリシリコンを含む。
【００１１】
本開示の態様は、半導体デバイスの基板上に半導体デバイス内のトランジスタのストリングを作製するための方法を提供する。本方法は、垂直方向に沿って延在する第１のチャネル層及び第１のゲート誘電体構造を含む第１のチャネル構造を有する、トランジスタの第１のサブストリングを、基板上に形成するステップと、この第１のサブストリング上にチャネルコネクタを形成するステップと、このチャネルコネクタの上側にトランジスタの第２のサブストリングを形成するステップと、を含む。この第２のサブストリングは、垂直方向に沿って延在する第２のチャネル層及び第２のゲート誘電体構造を含む、第２のチャネル構造を有する。チャネルコネクタは、第１のチャネル層と第２のチャネル層とを電気的に接続しており、かつ第２のゲート誘電体構造の下側に配置されている。
【００１２】
本開示の態様は、半導体メモリデバイスを提供する。本半導体メモリデバイスは、自身の基板上に、メモリセルの複数の第１のサブストリングを含む、第１のメモリセル基板を備える。この第１のサブストリングは、基板の上側で垂直方向に沿って延在する第１のチャネル層及び第１のゲート誘電体構造を含む、それぞれの第１のチャネル構造を有する。本半導体メモリデバイスは、複数のチャネルコネクタを含む基板間構造を備える。これらのチャネルコネクタは、それぞれの第１のサブストリングの上側に配置されている。本半導体メモリデバイスは、メモリセルの複数の第２のサブストリングを含む、第２のメモリセル基板を備える。これらの第２のサブストリングは、それぞれのチャネルコネクタの上側に積み重ねられており、かつ垂直方向に沿って延在する第２のチャネル層及び第２のゲート誘電体構造を含む、それぞれの第２のチャネル構造を有する。これらのチャネルコネクタは、それぞれの第１のチャネル層と第２のチャネル層とを電気的に接続しており、かつそれぞれの第２のゲート誘電体構造の下側に配置されている。
【発明を実施するための形態】
【００１３】
以下の開示は、示している主題の個々の特徴を実施するための、多くの異なる実施形態又は例を提供する。本開示を簡略化するために、構成要素及び配置の特定の例を以下に記載する。当然ながら、これらは単なる例示であり、限定することを意図するものではない。たとえば、以下の説明における第２の特徴の上方又は上への第１の特徴の形成は、第１及び第２の特徴が直接コンタクトして形成される実施形態を含んでいてもよく、また第１及び第２の特徴を直接コンタクトさせないように、追加の特徴が第１及び第２の特徴間に形成され得る実施形態をさらに含んでいてもよい。さらに、本開示は、様々な例において参照番号及び／又は参照文字を繰り返すことがある。この繰り返しは単純かつ明瞭に示すことを目的としており、それ自体が、述べている様々な実施形態及び／又は構成間の関係を決定づけるものではない。
【００１４】
さらに、「下（ｂｅｎｅａｔｈ）」、「下側（ｂｅｌｏｗ）」、「下部（ｌｏｗｅｒ）」、「上側（ａｂｏｖｅ）」、及び「上部（ｕｐｐｅｒ）」などの空間的な相対語を、図面に示しているある要素又は特徴と他の要素（複数可）又は特徴（複数可）との関係を表す際、説明を簡単にするために本明細書で用いてもよい。これらの空間的な相対語は、図面に示している向きに加えて、使用中又は動作中のデバイスの種々の向きをも包含することが意図されている。本装置を他の方向に向けてもよく（９０度又は他の方位に回転させて）、また本明細書で使用している空間的な相対記述子を、それに応じて同様に解釈してもよい。
【００１５】
図１は、本開示のいくつかの実施形態による、半導体デバイス１００の一部の断面図を示す。半導体デバイス１００は、基板１０１上に複数のストリング１１１を備える。いくつかの実施形態では、ストリング１１１はそれぞれ、トランジスタ密度、すなわち、単位面積当たりのトランジスタ数を増加させるために、方向１０２に沿って積み重ねられている複数のトランジスタ１２１ａ〜１２１ｇを含む。トランジスタ密度がさらに高まるにつれて、たとえばストリング１１１の作製を容易にするように、ストリング１１１は、チャネルコネクタによって接続されている複数のサブストリングを含み得る。
【００１６】
一実施形態では、ストリング１１１は、チャネルコネクタ１４０によって接続されている第１のサブストリング１３０と、第２のサブストリング２３０と、を含む。第１のサブストリング１３０は、方向１０２に沿って延在する第１のチャネル構造１６５、及びこの第１のチャネル構造１６５に隣接配置されている第１のゲート構造１５３ｄ〜１５３ｈを含む。第１のチャネル構造１６５は、方向１０２に沿って延在する第１のチャネル層１３３及び第１のゲート誘電体構造１３７をさらに含む。チャネルコネクタ１４０は、第１のサブストリング１３０の上側に積み重ねられている。
【００１７】
一実施形態では、第２のサブストリング２３０は、チャネルコネクタ１４０及び第１のサブストリング１３０の上側に積み重ねられている。第２のサブストリング２３０は、方向１０２に沿って延在する第２のチャネル構造２６５、及びこの第２のチャネル構造２６５に隣接配置されている第２のゲート構造１５３ａ〜１５３ｃを含む。第２のチャネル構造２６５は、方向１０２に沿って延在する第２のチャネル層２３３及び第２のゲート誘電体構造２３７をさらに含む。この第２のゲート誘電体構造２３７は、第２のチャネル層２３３を第２のゲート構造１５３ａ〜１５３ｃから分離している。
【００１８】
図１を参照すると、第１のサブストリング１３０と第２のサブストリング２３０との間にあるチャネルコネクタ１４０は、第１及び第２のチャネル層１３３及び２３３を電気的に接続して、当該ストリング１１１のチャネル層１１２を形成している。本開示の態様によれば、チャネルコネクタ１４０は、誘電体部２７０と呼ばれる底部を含む第２のゲート誘電体構造２３７の下側に配置されている。なお、この誘電体部２７０は、第２のサブストリング２３０の最下部にあるトランジスタである、トランジスタ１２１ｃと関連付けられている。したがって、トランジスタ１２１ｃの第２のゲート構造１５３ｃに適切な電圧が印加された場合、誘電体部２７０に隣接しているチャネル部２８０に、比較的低抵抗の導電路が形成され得る。一例では、このチャネル部２８０は第２のチャネル層２３３の最下部にあり、チャネルコネクタ１４０の上側に配置されている。なお、第１及び第２のゲート構造１５３ａ〜１５３ｈにそれぞれ適切な電圧が印加された場合、第１のチャネル層１３３、チャネルコネクタ１４０、及び第２のチャネル層２３３を含むチャネル層１１２において、比較的低抵抗の導電路が形成され得る。
【００１９】
一実施形態では、半導体デバイス１００は、記憶密度を高めるために、トランジスタ１２１ａ〜１２１ｇが方向１０２に沿って積み重ねられている、三次元（３Ｄ）ＮＡＮＤフラッシュ・メモリ・デバイスなどの不揮発性メモリデバイスである。一例では、方向１０２は、基板１０１の作業面に対して垂直である。
【００２０】
いくつかの例では、トランジスタ１２１ｂ〜１２１ｇは、データを格納するためのメモリセル１２１ｂ〜１２１ｇとして使用されている。ストリング１１１は、メモリセル１２１ｂ〜１２１ｇと直列に接続されている第１の選択トランジスタ１２１ａ及び第２の選択構造１２１ｈをさらに含み得る。通常、メモリデバイスにデータを格納している個々のトランジスタにアクセスするために、以下に記載しているような追加の回路が形成される。たとえば、第１の選択トランジスタ１２１ａと関連付けられている第２のコンタクト２３１を介して、ストリング１１１の一方にビット線（図示せず）が接続され得る。たとえば、第２の選択構造１２１ｈと関連付けられている第１のコンタクト１３１を介して、ストリング１１１のもう一方にソース線（図示せず）が接続され得る。第１の選択トランジスタ１２１ａは、ビット線と最上部のメモリセル１２１ｂとの間に配置され得る。第２の選択構造１２１ｈは、最下部のメモリセル１２１ｇとソース線との間に配置され得る。いくつかの例では、同じ層内にある複数のメモリセルは、それぞれのゲート構造に接続されているワード線（図示せず）によって制御され得る。たとえば、メモリセル１２１ｂは、第２のゲート構造１５３ｂに接続されている第１のワード線によって制御され得、メモリセル１２１ｃは第２のワード線によって制御され得る、という具合になる。
【００２１】
図１に示すようないくつかの実施形態では、第１のゲート構造１５３ｈは下部選択ゲートである。いくつかの例では、第１のコンタクト１３１は、誘電体層（図１には図示せず）によって第１のゲート構造１５３ｈから分離されている。第１のコンタクト１３１は、基板１０１内へとさらに延在している。いくつかの実施形態では、第１のコンタクト１３１の上面は第１のゲート構造１５３ｈの上面よりも上側にあり、なおかつ第１のゲート構造１５３ｇの底面よりも下側にある。たとえば、第１のコンタクト１３１の上面は、第１のゲート構造１５３ｈの上面と、第１のゲート構造１５３ｇの底面との間の中間位置に位置している。
【００２２】
様々な例では、ビット値「０」やビット値「１」などのデータは、様々なレベルの電荷としてメモリセルに格納されている。それぞれのワード線、ゲート構造１５３ａに接続されている第１の選択線、ゲート構造１５３ｈに接続されている第２の選択線、ビット線、及びソース線などに適切な電圧を印加することにより、メモリセルへのデータの書込み、及びこれからの消去、読み取りを行うことができる。一実施形態では、メモリセル１２１ｂなどのメモリセル内のデータは、第２のゲート構造１５３ｂに測定電圧が印加されたときや、他のゲート構造１５３ａ及び１５３ｃ〜１５３ｈに他の適切な電圧が印加された場合に、メモリセル１２１ｂのチャネル部２９０内の電流レベルを測定することによって、読み取ることができる。チャネル層１１２内の電流レベルがメモリセル１２１ｂ内のデータを反映し、なおかつチャネル層１１２の他の部分によって引き起こされる影響を最小限に抑えるようにするために、たとえばチャネル部２９０の抵抗よりも実質的に小さくなるように、チャネル層１１２の他の部分の抵抗を最適化することができる。本開示の態様によれば、誘電体部２７０を含む第２のゲート誘電体構造２３７は、チャネルコネクタ１４０の上側に配置されている。第２のゲート構造１５３ｃに適切な電圧が印加された場合、チャネル部２８０に比較的小抵抗の導電路が形成される。
【００２３】
第１のチャネル構造１６５は、任意の適切な形状、寸法、及び材料を有し得る。複数の第１のチャネル構造１６５は、基板１０１上に互いに別々に配置されて、複数のストリング１１１を形成し得る。たとえば、図１は、２つのそれぞれのストリング１１１が有する２つの第１のチャネル構造１６５を示している。一例では、第１のチャネル構造１６５の形状は、方向１０２に延在する柱形状又は円筒形状である。
【００２４】
上述したように、第１のチャネル構造１６５はそれぞれ、任意の適切な形状、寸法、及び材料を有し得る第１のチャネル層１３３を含む。一例では、第１のチャネル層１３３の形状は、方向１０２に延在する中空の円筒形状である。第１のチャネル層１３３は、１つ又は複数の半導体材料を含み得る。これら１つ又は複数の半導体材料は、真性、ｐ型ドープ、及びｎ型ドープなどであり得る。一例では、第１のチャネル層１３３はポリシリコンを含む。図１に示す例では、第１のチャネル層１３３によって包囲されている空間を第１の絶縁層１３２が充填している。
【００２５】
第１のゲート誘電体構造１３７は、第１のチャネル層１３３と第１のゲート構造１５３ｄ〜１５３ｈとの間に配置されている。第１のゲート誘電体構造１３７は、方向１０２に延在し得る。
【００２６】
絶縁層１５７によって分離されている第１のゲート構造１５３ｄ〜１５３ｈは、第１のゲート誘電体構造１３７に隣接形成されている。上部絶縁層１５５は、第１のゲート構造１５３ｄの上側に形成されている。一例では、下部絶縁層１５６は、第１のゲート構造１５３ｈと基板１０１との間に形成されている。様々な例では、第１のゲート構造１５３ｄ〜１５３ｈは、金属などの導電性材料を含む。いくつかの例では、第１のゲート構造１５３ｄ〜１５３ｈは、ｈｉｇｈ‐Ｋ層と呼ばれる高誘電率（ｈｉｇｈ‐Ｋ）材料を有する層、及びタングステン（Ｗ）などの金属層を含む。第１のゲート構造１５３ｄ〜１５３ｈの厚さを、３５  ｎｍなどの２０  ｎｍ〜５０  ｎｍの範囲内とすることができる。
【００２７】
絶縁層１５５〜１５７は、第１のゲート構造１５３ｄ〜１５３ｈを互いから、かつ半導体デバイス１００内の他の構造から電気的に絶縁することができる。絶縁層１５５〜１５７は、たとえば酸化シリコンなどの任意の適切な絶縁材料を含み得る。絶縁層１５５〜１５７の厚さを任意の適切な厚さ、たとえば２０  ｎｍ〜４０  ｎｍとすることができる。第１のチャネル層１３３、第１のゲート誘電体構造１３７、及び第１のゲート構造１５３ｄ〜１５３ｇは、それぞれのトランジスタ１２１ｄ〜１２１ｇを形成している。通常、トランジスタ１２１ｄ〜１２１ｇの動作は、それぞれの第１のゲート構造１５３ｄ〜１５３ｇに適切な電圧を印加することによって制御されている。
【００２８】
いくつかの実施形態では、第１のゲート誘電体構造１３７は、第１のチャネル層１３３上に順次積み重ねられているトンネル絶縁層１３４、電荷蓄積層１３５、及びブロッキング絶縁層１３６などの複数の誘電体層を含む。したがって、メモリセル１２１ｄ〜１２１ｇをフローティング・ゲート・トランジスタとすることができ、ここでは第１のチャネル層１３３からの電荷が、トンネル絶縁層１３４を介した量子トンネルプロセスによって、電荷蓄積層１３５内に転送され得る。フローティングゲートとも呼ばれる電荷蓄積層１３５は、たとえば電荷などのデータを格納することができる。いくつかの実施形態（図１には図示せず）では、構造１２１ｈは、メモリセル１２１ｄ〜１２１ｇのものと類似又は同一の構造、寸法、及び材料を有するが、この構造１２１ｈは、メモリセルの代わりに第２の選択トランジスタとして機能することができる。図１に示すようないくつかの実施形態では、第２の選択構造１２１ｈは、メモリセル１２１ｄ〜１２１ｇのものとは異なる構造及び材料を有する。
【００２９】
通常、第１のチャネル層１３３は第１のコンタクト１３１に電気的に接続され得、また、第１のコンタクト１３１は基板１０１に電気的に接続され得る。第１のコンタクト１３１は、単結晶Ｓｉなどのシリコン（Ｓｉ）を含み得る。複数の第１のサブストリング１３０を、第１の基板１６０と呼んでいる。図１に示すようないくつかの例では、第１の基板１６０の第１のストリング１１１は、同一又は類似の構造、寸法、及び材料を有する。いくつかの例では、第１の基板１６０の第１のストリングは、第１の基板１６０の別の第１のストリングとは異なり得る。
【００３０】
チャネルコネクタ１４０は、たとえば、それぞれの第１のサブストリング１３０上のポリシリコンで形成され得る。一例では、チャネルコネクタ１４０は２つの構造、すなわち第１の構造１４４と、この第１の構造１４４に挿入されている第２の構造１４６と、を含む。これら第１の構造１４４及び第２の構造１４６は、ポリシリコンなどの１つ又は複数の半導体材料を含み得る。第１の構造１４４は、絶縁層１４２によって互いから電気的に絶縁されている。この絶縁層１４２は、酸化シリコン、酸窒化シリコン、及び窒化シリコンなどを含み得る。絶縁層１４２によって分離されている複数のチャネルコネクタ１４０は、基板間構造１４８を形成している。
【００３１】
第２のサブストリング２３０はそれぞれのチャネルコネクタ１４０上に形成され得る。本開示の態様によれば、第２のゲート誘電体構造２３７は、チャネルコネクタ１４０の上側に、したがって、第１の構造１４４及び第２の構造１４６の上側に配置されている。第２のチャネル構造２６５は、任意の適切な形状、寸法、及び材料を有し得る。一例では、第２のチャネル構造２６５の形状は、方向１０２に延在する柱形状又は円筒形状である。
【００３２】
第２のチャネル構造２６５は、方向１０２に延在して任意の適切な形状、寸法、及び材料を有し得る、第２のチャネル層２３３を含む。一例では、第２のチャネル層２３３の一部の形状は、図１に示すように、中空の円筒形状である。同様に、第２のチャネル層２３３は、１つ又は複数の半導体材料を含み得る。これら１つ又は複数の半導体材料は、真性、ｐ型ドープ、及びｎ型ドープなどであり得る。一例では、第２のチャネル層２３３はポリシリコンを含む。図１に示すいくつかの例では、第２のチャネル層２３３によって包囲されている空間を第２の絶縁層２３２が充填している。
【００３３】
第２のゲート誘電体構造２３７は、第２のチャネル層２３３と第２のゲート構造１５３ａ〜１５３ｃとの間に配置されている。第２のゲート誘電体構造２３７は、方向１０２に延在し得る。
【００３４】
絶縁層１５４によって分離されている第２のゲート構造１５３ａ〜１５３ｃは、第２のゲート誘電体構造２３７に隣接形成されている。上部絶縁層１５１は第２のゲート構造１５３ａの上側に形成されており、下部絶縁層１５２は第２のゲート構造１５３ｃの下側に形成されている。第２のゲート構造１５３ａ〜１５３ｃの構造及び材料は、第１のゲート構造１５３ｄ〜１５３ｈのものと同様とすることができるため、明確さを期すためにその説明を省略している。絶縁層１５１、１５２、及び１５４は、第２のゲート構造１５３ａ〜１５３ｃを互いから、かつ半導体デバイス１００内の他の構造から電気的に絶縁することができる。
【００３５】
第２のチャネル層２３３、第２のゲート誘電体構造２３７、及び第２のゲート構造１５３ａ〜１５３ｃは、それぞれのトランジスタ１２１ａ〜１２１ｃを形成している。同様に、トランジスタ１２１ａ〜１２１ｃの動作は、それぞれの第２のゲート構造１５３ａ〜１５３ｃに適切な電圧を印加することによって制御されている。
【００３６】
いくつかの実施形態では、第２のゲート誘電体構造２３７は、第２のチャネル層２３３上に順次積み重ねられているトンネル絶縁層２３４、電荷蓄積層２３５、及びブロッキング絶縁層２３６などの複数の誘電体層を含む。したがって、メモリセル１２１ｂ〜１２１ｃを、上述した１５１ｄ〜１５１ｇと同様に、フローティング・ゲート・トランジスタとすることができる。いくつかの実施形態では、トランジスタ１２１ａは、メモリセル１２１ｂ〜１２１ｃのものと類似又は同一の構造、寸法、及び材料を有するが、このトランジスタ１２１ａは、メモリセルの代わりに第２の選択トランジスタとして機能することができる。
【００３７】
一例では、第２のチャネル層２３３は、たとえばポリシリコンから作製されている第２のコンタクト２３１を介して、ビット線に電気的に接続され得る。複数の第２のサブストリング２３０を、第２の基板２６０と呼んでいる。図１に示すようないくつかの例では、第２の基板２６０の第２のサブストリング２３０は、同一又は類似の構造、寸法、及び材料を有する。いくつかの例では、第２の基板２６０の第２のサブストリングは、たとえばその構造、寸法、及び材料が、第２の基板２６０の別の第２のサブストリングのものとは異なり得る。
【００３８】
ゲート構造１５３ａ〜１５３ｈの厚さを、トランジスタ及び第２の選択構造１２１ａ〜１２１ｈの所望の特性に応じて、任意の適切な厚さとすることができる。たとえば、ゲート構造１５３ａ〜１５３ｈの厚さを、互いに等しくすることもできるし、互いと異ならせることもできる。同様に、絶縁層１５１、１５２、１５４〜１５７の厚さも、トランジスタ及び第２の選択構造１２１ａ〜１２１ｈの所望の特性に応じて、任意の適切な厚さとすることができる。
【００３９】
第１の選択トランジスタ１２１ａに加えて、１つ又は複数の追加のトランジスタをトランジスタ１２１ａの上側に配置して、ストリング１１１内の第１の選択トランジスタとして使用することができる。同様に、第２の選択構造１２１ｈに加えて、１つ又は複数の追加の選択構造をトランジスタ１５３ｇの下側に配置して、ストリング１１１内の第２の選択トランジスタとして使用することができる。いくつかの実施形態では、第１の選択トランジスタ及び第２の選択構造は、メモリセルのものと類似又は同一の構造を有し得る。いくつかの実施形態では、第１の選択トランジスタ及び第２の選択構造は、メモリセルの構造とは異なる構造を有し得る。たとえば、第１の選択トランジスタ１２１ａに対応する第２のゲート誘電体構造２３７の部分は、ブロッキング絶縁層を含む一方で、トランジスタ１２１ｂ〜１２１ｃに対応する第２のゲート誘電体構造２３７の部分は、トンネル絶縁層２３４、電荷蓄積層２３５、及びブロッキング絶縁層２３６などの複数の誘電体層を含む。
【００４０】
なお、半導体デバイス１００の容量に応じて、任意の適切な数のメモリセルがそれぞれのサブストリング内に形成され得る。一例として、１つのサブストリング内のメモリセルの数は３２、及び６４などである。
【００４１】
図１は、ストリング１１１が２つのサブストリング、すなわち第１のサブストリング１３０と、第２のサブストリング２３０と、を含む一例を示している。いくつかの実施形態では、３つ以上のサブストリングを１つのストリングに含めることができ、また、上述のストリング１１１は、１つ又は複数の追加のストリングを含むように適切に適合され得る。たとえば、第２のコンタクト２３１は第２のサブストリング２３０から除外され得、また第３のサブストリングが第２のサブストリング２３０の上側に積み重ねられ得、なおかつ別のチャネルコネクタを介してこれから分離され得る。第３のサブストリングとこの別のチャネルコネクタとはそれぞれ、第２のサブストリング２３０及びチャネルコネクタ１４０と同一又は類似の構造、寸法、及び材料を有し得る。一例では、第１のサブストリング１３０は適切に適合され得、第１のサブストリング１３０と基板１０１との間に追加のサブストリングが付加され得る。さらに、この追加のサブストリングは、追加のチャネルコネクタを介して第１のサブストリング１３０に接続され得る。
【００４２】
図２〜図１３は、本開示のいくつかの実施形態による、プロセス１４００の様々なステップにおける半導体デバイス１００の一部の断面図である。図１４は、本開示の一実施形態による、半導体作製のためのプロセス１４００を概説したフローチャートを示す。プロセス１４００を用いて、図１に示す半導体デバイス１００内のストリング１１１を作製している。本明細書で使用する場合、半導体デバイスは、１つ又は複数のトランジスタ（たとえば、電界効果トランジスタやフローティング・ゲート・トランジスタ）、集積回路、半導体チップ（たとえば、３Ｄ  ＮＡＮＤメモリデバイスを含むメモリチップ、半導体ダイ上の論理チップ）、半導体チップのスタック、半導体パッケージ、及び半導体ウェハなどを備え得る。
【００４３】
なお、プロセス１４００を他のプロセスフローと組み合わせて、他の種類のトランジスタ、バイポーラ接合トランジスタ、抵抗器、コンデンサ、インダクタ、ダイオード、及びヒューズなどの他の適切な半導体構成要素（図示せず）を、半導体デバイス１００上にさらに作製することができる。様々な実施形態では、プロセス１４００をさらに別のプロセスフローと組み合わせて、たとえばメモリセルを駆動する周辺回路、メモリセルに格納されているデータを読み取るセンスアンプ、及び復号回路などの他の適切な回路を作製することができる。図２〜図１４を参照して示したあらゆる説明を含むプロセス１４００のステップは、単なる例示であり、限定することを意図するものではない。
【００４４】
図２及び図１４を参照すると、プロセス１４００はＳ１４０１から開始され、次いでＳ１４１０に進む。Ｓ１４１０において、半導体デバイス１００の第１のサブストリング１３０が、基板１０１上に形成される。一例では、第１の基板１６０を形成するように、複数の第１のサブストリング１３０が作製される。基板１０１を任意の適切な基板とすることができ、また、この基板１０１は種々の適切な機構で処理され得る。一実施形態では、基板１０１は、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、ＳｉＧｅ、化合物半導体、及び混晶半導体などの任意の適切な半導体材料から形成されている。別の実施形態では、基板１０１は、半導体基板上に形成される導電体層又は絶縁層を含む、様々な層を備える。一例では、基板１０１は、シリコン・オン・インシュレータ（ＳＯＩ）基板である。一実施形態では、基板１０１は、絶縁体上に形成されているエピタキシャル層を含む。一実施形態では、基板１０１は、設計要件に応じて様々なドーピング構成を含む。
【００４５】
第１のサブストリング１１１は、フォトリソグラフィ、化学蒸着（ｃｈｅｍｉｃａｌ  ｖａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ：ＣＶＤ）、物理蒸着（ｐｈｙｓｉｃａｌ  ｖａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ：ＰＶＤ）、原子層蒸着（ａｔｏｍｉｃ  ｌａｙｅｒ  ｄｅｐｏｓｉｔｉｏｎ：ＡＬＤ）、乾式エッチング、湿式エッチング、化学機械平坦化（ｃｈｅｍｉｃａｌ  ｍｅｃｈａｎｉｃａｌ  ｐｌａｎａｒｉｚａｔｉｏｎ：ＣＭＰ）、及びイオン注入などの様々な半導体処理技術を用いて作製されている。
【００４６】
図２を参照すると、第１のゲート誘電体構造１３７は、第１のチャネル層１３３上に順次積み重ねられているトンネル絶縁層１３４、電荷蓄積層１３５、及びブロッキング絶縁層１３６などの複数の誘電体層を含み得る。これらのトンネル絶縁層１３４、電荷蓄積層１３５、及びブロッキング絶縁層１３６のそれぞれは、誘電体材料からなる１つ又は複数のサブレイヤを含み得る。いくつかの例では、ブロッキング絶縁層１３６はＳｉＯ２による層を含み、電荷蓄積層１３５はＳｉＮ及びＳｉＯＮによる多サブレイヤ構成を含み、トンネル絶縁層１３４はＳｉＯ２及びＳｉＯＮによる多サブレイヤ構成を含む。
【００４７】
第１のチャネル層１３３は、低圧ＣＶＤなどのＣＶＤによって蒸着されているポリシリコンを含み得る。いくつかの実施形態では、第１のコンタクト１３１は、選択的エピタキシャル成長技術によって蒸着されているシリコンを含み得る。一例では、第１のコンタクト１３１は単結晶Ｓｉを含む。第１の絶縁層１３２は、たとえば第１のチャネル層１３３上にＡＬＤを用いて形成され得る。第１の絶縁層１３２はＳｉＯ２などを含み得る。
【００４８】
いくつかの実施形態では、図２に示す第１のゲート構造１５３ｄ〜１５３ｈの代わりに、窒化シリコンを含む層などの犠牲層（図示せず）が形成される。この犠牲層は、たとえば第２のチャネル構造２６５を形成した後、後続のステップで除去され、かつ第１のゲート構造１５３ｄ〜１５３ｈに置き換えられる。一例では、第１のゲート構造１５３ｈの代わりの犠牲層が除去されると、第１のコンタクト１３１上に酸化プロセスによって、酸化膜（すなわち、図１を参照して述べている第１のコンタクト１３１と第１のゲート構造１５３ｈとの間の誘電体層）が形成され得る。たとえば、この酸化膜は酸化シリコンを含み得る。いくつかの実施形態では、第１のゲート構造１５３ｄ〜１５３ｈが直接形成される。第１のゲート構造１５３ｄ〜１５３ｈのそれぞれは、ｈｉｇｈ−Ｋ層及び金属層を含み得る。一例では、このｈｉｇｈ−Ｋ層は酸化アルミニウムを含み得、また、金属層はＷを含み得る。
【００４９】
絶縁層１５５〜１５７は、第１のゲート構造１５３ｄ〜１５３ｈを互いから、かつ半導体デバイス１００内の他の構成要素から電気的に絶縁することができる。絶縁層１５５〜１５７は、たとえば酸化シリコンなどの任意の適切な絶縁材料を含み得る。
【００５０】
図３及び図１４を参照すると、プロセス１４００はＳ１４２０に進む。Ｓ１４２０において、チャネルコネクタ１４０の第１の構造１４４が、第１のサブストリング１１１の上側に形成される。いくつかの実施形態では、絶縁層１４２が第１のサブストリング１１１上に形成される。たとえば、絶縁層１４２は、酸化シリコン、酸窒化シリコン、及び窒化シリコンなどを含む。絶縁層１４２内に開口部（図示せず）がパターン化され得、この開口部は、第１のチャネル構造１６５を露出させる底部を有し得る。第１の構造１４４は、たとえば第１のチャネル構造１６５上に、低圧ＣＶＤプロセスを用いてポリシリコンを蒸着することによって形成され得る。一例では、第１の構造１４４は、ポリシリコンからなる真性層である。第１の構造１４４は、第１のチャネル層１３３と電気的に接続し得る。第１の構造１４４は、誘電体層１４２の上面を覆うことができる。ＣＭＰなどの後続の表面平坦化プロセスが実行されて、誘電体層１４２の上面から過剰なポリシリコン層が除去される。一例では、第１の構造１４４及び絶縁層１４２の厚さは、１ミクロン〜２ミクロンの範囲内である。
【００５１】
図４及び図１４を参照すると、Ｓ１４３０において、第２のサブストリング２３０のスタックが第１の構造１４４上に形成される。下部絶縁層１５２が第１の構造１４４上に形成される。第２の犠牲層２５３ａ〜２５３ｃと第２の絶縁層１５４とが、下部絶縁層１５２上に交互に形成される。さらに、上部絶縁層１５１が第２の犠牲層２５３ａ上に形成される。一例では、これら第２の犠牲層２５３ａ〜２５３ｃは、窒化シリコンを使用することによって形成される。一例では、下部絶縁層１５２、上部絶縁層１５１、及び第２の絶縁層１５４は、酸化シリコン（ＳｉＯ２）などの誘電体材料を使用して形成され、そのエッチング速度は第２の犠牲層２５３ａ〜２５３ｃのエッチング速度とは異なっている。
【００５２】
一例では、第２の犠牲層の数は、第２のサブストリング２３０内のワード線の数及び第１の選択線の数によって変わってもよい。第２の犠牲層２５３ａ〜２５３ｃの厚さは、互いに異なるか、又は同一とすることができる。一例では、第２の犠牲層２５３ａ〜２５３ｃの厚さは、２０  ｎｍ〜５０  ｎｍの範囲内である。一例では、第２の犠牲層２５３ａ〜２５３ｃの厚さは、約３５  ｎｍである。ＣＶＤ、ＰＶＤ、ＡＬＤ、又はそれらの任意の組み合わせなどの任意の適切な蒸着プロセスを適用して、第２の犠牲層２５３ａ〜２５３ｃを形成することができる。絶縁層１５１、１５２、及び１５４の厚さを任意の適切な厚さ、たとえば２０  ｎｍ〜４０  ｎｍとすることができ、また、ＣＶＤ、ＰＶＤ、ＡＬＤ、又はそれらの任意の組み合わせを実行することにより、これらの絶縁層を形成することができる。一例では、絶縁層１５４の厚さは２５  ｎｍである。
【００５３】
図４に示す例では、後続の処理中に半導体デバイス１００を保護するように、上部絶縁層１５１上にマスク層１５９が形成され、かつパターン化される。マスク層１５９は、窒化シリコン及び酸化シリコンなどの１つ又は複数のハードマスクサブレイヤを含み得る。
【００５４】
様々な実施形態では、このマスク層１５９は、リソグラフィプロセスなど（たとえば、フォトリソグラフィ又は電子ビームリソグラフィ）の任意の適切な技法に従ってパターン化され得るが、このリソグラフィプロセスは、フォトレジストコーティング（たとえば、スピンオンコーティング）、ソフトベーキング、マスク位置合わせ、露光、露光後ベーキング、フォトレジスト現像、洗浄、及び乾燥（たとえば、スピン乾燥及び／又はハードベーキング）などをさらに含み得る。図５及び図１４を参照すると、Ｓ１４４０において、このマスク層１５９を使用して、第１の構造１４４内へと延在するチャネル開口部５１０が形成される。第２の犠牲層２５３ａ〜２５３ｃ、上部絶縁層１５１、第２の絶縁層１５４、下部絶縁層１５２、及び第１の構造１４４において、このパターン化マスク層１５９によって露出させている部分が除去されて、チャネル開口部５１０を形成する。一実施形態では、チャネル開口部５１０は、湿式エッチング、乾式エッチング、又はそれらの組み合わせなどのエッチングプロセスを用いて形成される。
【００５５】
チャネル開口部５１０は、第１の構造１４４の上部を除去することによって形成されている、凹領域５２０を含む。この凹領域５２０は、設計及び作製上の考慮事項に基づいて、任意の適切な深さＴを有し得る。一例では、深さＴは１０ナノメートル（ｎｍ）〜６０ナノメートル（ｎｍ）の範囲内である。一例では、深さＴは約４０  ｎｍである。チャネル開口部５１０の形状を、円形の柱形状、正方形の柱形状、楕円形の柱形状、又は他の任意の適切な形状などの任意の適切な形状とすることができる。一例では、チャネル開口部５１０の上部限界寸法（ｃｒｉｔｉｃａｌ  ｄｉｍｅｎｓｉｏｎ：ＣＤ）を、１２０  ｎｍ〜１５０  ｎｍの範囲内とすることができ、また底部限界寸法（ＣＤ）を５０  ｎｍ〜７０  ｎｍの範囲内とすることができ、さらにチャネル開口部５１０は、底部ＣＤが上部ＣＤよりも小さいテーパプロファイルを有し得る。このテーパプロファイルは、パターン化マスク層１５９を先細り状にしたり、エッチングプロセスのパラメータを調整したりすることによって取得され得る。このテーパプロファイルにより、後続の蒸着ステップが促進されて、側壁被覆性が向上し得る。いくつかの例では、後続のプラズマ灰化と湿式洗浄とを適用して、残りのマスク層１５９を除去することができる。いくつかの例では、１つ又は複数のハードマスクサブレイヤなどのマスク層１５９の一部が、後続の処理中に半導体デバイス１００を保護するように残存する。明確さを期すために、これ以降の説明を、図５の領域５００におけるチャネル開口部５１０に基づいて行う。この説明は、半導体デバイス１００の他のチャネル開口部にも適用可能である。なお、図５には基板１０１を図示していない。
【００５６】
図６及び図１４を参照すると、Ｓ１４５０において、チャネルコネクタ１４０の第２の構造１４６が、第１の構造１４４上に形成される。第２の構造１４６は、第１及び第２のチャネル層１３３及び２３３を電気的に接続することができ、かつ任意の適切な技術を用いて形成され得る任意の適切な材料を含み得る。いくつかの例では、第２の構造１４６は、第１の構造１４４をベースに形成される。たとえば、第１の構造１４４はポリシリコンで形成されている。第１の構造１４４の上面から、たとえば自然酸化物や他の不純物を除去するように、事前洗浄プロセスが実行される。この事前洗浄プロセスには、湿式エッチングプロセスなどのエッチングプロセスが含まれ得る。続いて、第１の構造１４４の洗浄済み上面がシード層として機能するエピタキシープロセスを用いて、第２の構造１４６が形成される。したがって、第２の構造１４６をエピタキシー層１４６とも呼んでいる。
【００５７】
なお、第２のゲート誘電体構造２３７（後続のステップで形成される）が凹領域５２０内に形成されるのを防止するために、第２の構造１４６が凹領域５２０を過剰充填している。いくつかの例では、第２の構造１４６の厚さＴ１を１０  ｎｍ〜７０  ｎｍの範囲内とすることができ、また、第２の構造１４６の上面は、第１の構造１４４の上面及び凹領域５２０よりも１０  ｎｍ〜３０  ｎｍ上側にある。結果として、第２の構造１４６は、１０  ｎｍ〜３０  ｎｍの範囲内の厚さＴ２で凹領域５２０を過剰充填している。また、たとえばチャネルコネクタ１４０及び第２のゲート構造１５３ｃの電気的短絡を防止するように、第２の構造１４６の上面が第２の犠牲層２５３ｃの底面の下側にある。様々な実施形態では、第２の構造１４６はポリシリコンを含む。
【００５８】
図７及び図１４を参照すると、Ｓ１４６０において、第２のゲート誘電体構造２３７と１つ又は複数の犠牲層７１０と、がチャネル開口部５１０内に形成される。この第２のゲート誘電体構造２３７は、第２の構造１４６の上面及びチャネル開口部５１０の側壁上に、ブロッキング絶縁層２３６、電荷蓄積層２３５、及びトンネル絶縁層２３４を順次蒸着することにより、整合的に形成され得る。なお、チャネル開口部５１０のテーパプロファイルにより、側壁被覆性が向上し得る。一実施形態では、ブロッキング絶縁層２３６、電荷蓄積層２３５、及びトンネル絶縁層２３４のそれぞれは、ＡＬＤプロセス、ＣＶＤプロセス、ＰＶＤプロセス、又はそれらの組み合わせなどの任意の適切なプロセスを用いて形成され得る。たとえば、トンネル絶縁層２３４は、ＳｉＯ２、Ｓｉ３Ｎ４、ＳｉＯＮ、ＨｆＯ２、及びＡｌ２Ｏ３などから形成され得る。このトンネル絶縁層２３４の厚さを、設計要件に基づいて１  ｎｍ〜５  ｎｍとすることができる。電荷蓄積層２３５は窒化シリコンから形成され得、かつ量子ドット又はナノ結晶をさらに含み得る。電荷蓄積層２３５の厚さを、技術要件に基づいて３  ｎｍ〜１０  ｎｍの範囲内とすることができる。厚さが１  ｎｍ〜１０  ｎｍの範囲内であるブロッキング絶縁層２３６は、ＳｉＯ２、ＨｆＯ２、ＺｒＯ２、Ａｌ２Ｏ３、酸化タンタル、及びそれらの組み合わせなどを含み得る。一例では、ブロッキング絶縁層２３６は、あらかじめ形成されている窒化シリコン層を、インサイチュ蒸気生成（ｉｎ  ｓｉｔｕ  ｓｔｅａｍ  ｇｅｎｅｒａｔｉｏｎ：ＩＳＳＧ）プロセスによって酸化させることで形成されているＳｉＯ２を含み、電荷蓄積層２３５は、窒化シリコンと酸窒化シリコンとによって形成されている多層構成を含み、また、トンネル絶縁層２３４は、酸化シリコンと酸窒化シリコンとによって形成されている多層構成を含む。一例では、第２のゲート誘電体構造２３７の厚さを、設計要件に従って１５  ｎｍ〜２５  ｎｍの範囲内とすることができる。
【００５９】
後続の処理ステップにおいて、第２のゲート誘電体構造２３７などの半導体デバイス１００を保護するように、１つ又は複数の犠牲層７１０が形成される。一例では、これら１つ又は複数の犠牲層７１０は、第１のポリシリコン層７１２と、キャップ酸化膜７１４と、を含む。ＣＶＤ、ＰＶＤ、ＡＬＤ、又はそれらの任意の組み合わせなどの任意の適切な作製プロセスを適用して、１つ又は複数の犠牲層７１０を形成することができる。一実施形態では、厚さが３．５  ｎｍ〜５  ｎｍの範囲内である第１のポリシリコン層７１２は、低圧ＣＶＤプロセス、及び炉でのＣＶＤプロセスなどのＣＶＤプロセスを用いて形成される。一実施形態では、厚さが３  ｎｍ〜５  ｎｍの範囲内であるキャップ酸化膜７１４は、ＡＬＤプロセスを用いて形成される。
【００６０】
図８及び図１４を参照すると、Ｓ１４７０において、第２の構造１４６内の上部領域８１０が、たとえばあるエッチングプロセスを用いて除去され、これにより、第２のチャネル層２３３とチャネルコネクタ１４０との電気的接続が、第２の構造１４６内の上部領域８１０を介して容易になる。一例では、上部領域８１０の凹部深さＤ１は、１０  ｎｍ〜２０  ｎｍの範囲内である。１つ又は複数の犠牲層７１０は、エッチングプロセス中に第２のゲート誘電体構造２３７を保護する。チャネル開口部５１０の側壁に沿ってある、キャップ酸化膜７１４などの１つ又は複数の犠牲層７１０は、部分的に除去され得る。マスク層１５９も同様に、部分的に除去されてもよい。一実施形態では、ここでのエッチングプロセスは、プラズマパンチと呼ばれるプラズマエッチングなどの乾式エッチングプロセスである。一例では、半導体デバイス１００をさらに保護するように、エッチングプロセス中、マスク層１５９上にポリマ層が蒸着される。
【００６１】
図９及び図１４を参照すると、Ｓ１４８０において、１つ又は複数の犠牲層７１０が、たとえばあるエッチングプロセスを用いて除去される。一実施形態では、このエッチングプロセスには、アンモニア及びフッ化水素酸を含む混合溶液を使用して、チャネル開口部５１０の側壁から残りのキャップ酸化膜７１４と第１のポリシリコン層７１２とを除去する湿式エッチングが含まれる。一例では、このエッチングプロセスは、１つ又は複数の犠牲層７１０を選択的に除去し、なおかつ第２の構造１４６及び第２のゲート誘電体構造２３７に与える影響を最小限に抑えるように制御されている。
【００６２】
図１０及び図１４を参照すると、Ｓ１４９０において、１つ又は複数の半導体材料が、第２の構造１４６上及びチャネル開口部５１０の側壁上に蒸着される。したがって、第２のチャネル層２３３は、チャネル開口部５１０の側壁上に形成され、また、第２の構造１４６の上面上に、第２のチャネル層２３３とチャネルコネクタ１４０との間のコンタクト１０３３が形成される。
【００６３】
これら１つ又は複数の半導体材料には、真性ポリシリコン、及び不純物がドープされたポリシリコンなどが含まれ得る。一例では、これら１つ又は複数の半導体材料には、低圧ＣＶＤプロセスを用いて蒸着されているポリシリコン層が含まれる。ＰＶＤ、ＡＬＤ、又はそれらの任意の組み合わせなどの他の適切な蒸着プロセスを適用して、第２のチャネル層２３３とコンタクト１０３３とを形成することもできる。いくつかの例では、第２のチャネル層２３３は、トンネル絶縁層２３４の側壁上に、厚さが所定の３  ｎｍ〜５  ｎｍとなるように整合的に形成され得る。一例では、第２のチャネル層２３３は、たとえばポリシリコン層の質を向上させるように、さらにアニール処理される。これら１つ又は複数の半導体材料は、領域５００の上面を覆うことができる。
【００６４】
図１１及び図１４を参照すると、Ｓ１４９２において、第２の絶縁層２３２が第２のチャネル層２３３上に形成される。この第２の絶縁層２３２は、さらに領域５００の上面を覆うことができる。第２の絶縁層２３２は、チャネル開口部５１０の内部空間又は非閉塞空間を含む、残りのチャネル開口部５１０を充填することができる。第２の絶縁層２３２は、たとえばＳｉＯ２、ＳｉＮ、ＳｉＯＮ、及びＳｉＯＣＮなどの１つ又は複数の絶縁材料を含み得る。第２の絶縁層２３２は、ＣＶＤ、ＰＶＤ、又はＡＬＤなどのうちの１つ又は組み合わせを実行することによって形成され得る。一例では、第２の絶縁層２３２は、ＡＬＤを用いて酸化シリコンを蒸着することによって形成され得る。一例では、ＣＭＰなどの表面平坦化プロセスを実行して、Ｓ１４９０で領域５００の上面上に蒸着している任意の過剰な半導体材料と、領域５００の上面上にある任意の過剰な第２の絶縁層２３２とを除去することができる。その結果、第２の絶縁層２３２、第２のチャネル層２３３、第２のゲート誘電体構造２３７、及び上部絶縁層１５１の上面が同一平面上にあることになる。
【００６５】
いくつかの例では、第２のサブストリング２３０は、ストリング１１１の最上部のサブストリングである。図１２〜図１４を参照すると、Ｓ１４９５において、第２のコンタクト２３１が形成される。図１２を参照すると、フォトリソグラフィパターン化プロセス及び後続のエッチングプロセスによって、第２の絶縁層２３２の上部に凹部が形成される。続いて、第２の絶縁層２３２の当該凹部上部を充填するようにコンタクト層１２１０が形成される。このコンタクト層１２１０は、さらに上部絶縁層１５１の上面を覆うことができる。コンタクト層１２１０は、たとえばストリング１１１をビット線に電気的に接続するために、ポリシリコン又は他の適切な材料を含み得る。コンタクト層１２１０は、ＣＶＤ、ＰＶＤ、又はＡＬＤなどのうちの１つ又は組み合わせを実行することによって形成され得る。
【００６６】
図１３を参照すると、表面平坦化プロセス（たとえば、ＣＭＰ）を適用することで、上部絶縁層１５１の上面の、任意の過剰なコンタクト層１２１０を除去することができるようになっている。表面平坦化プロセスが完了すると、第２の絶縁層２３２の凹部上部に残存しているコンタクト層１２１０から、第２のコンタクト２３１が形成される。この第２のコンタクト２３１は、その後ビット線に電気的に接続され得る。
【００６７】
いくつかの実施形態では、１つ又は複数のサブストリングが第２のサブストリング２３０の上側に形成されることにより、サブストリング１１１を形成している。したがって、ステップＳ１４２０〜Ｓ１４９２を適切な回数繰り返すことにより、第２のコンタクト２３１を形成せずに、第２のサブストリング２３０の上側に１つ又は複数のサブストリングを作製することができる。さらに、ステップＳ１４９５を用いて、ストリング１１１の最上部のサブストリング上に第２のコンタクト２３１を作製することができる。
【００６８】
後続の処理ステップでは、第２の犠牲層２５３ａ〜２５３ｃを除去して、適切なゲート構造１５３ａ〜１５３ｃに置き換えることができる。さらに、第１の犠牲層２５３ｄ〜２５３ｈを同様に除去して、適切なゲート構造１５３ｄ〜１５３ｈに置き換えることもできる。いくつかの例では、ゲート構造はそれぞれ、上述したように、酸化アルミニウムなどのｈｉｇｈ−Ｋ層と、Ｗなどの金属層と、を含む。
【００６９】
一例では、ストリング１１１は、第１のサブストリング１３０と、チャネルコネクタ１４０と、第２のサブストリング２３０と、を含む。一例では、サブストリングはそれぞれ、６４個のメモリセルを含む。したがって、半導体デバイス１００は、第１の基板１６０と、基板間構造１４８と、第２の基板２６０と、を備える。これら第１の基板１６０及び第２の基板２６０のそれぞれは、６４層のメモリセルを有する。第１の基板１６０、基板間構造１４８、及び第２の基板２６０の厚さを、８ミクロン〜１０ミクロンの範囲内とすることができる。
【００７０】
なお、プロセス１４００の前、最中、及び後に追加のステップを設けることができ、記載しているステップのうちの１つ又は複数は、プロセス１４００の別の実施形態のために異なる順序で置き換えられ、削除され、適合され、かつ／又は実行され得る。後続のプロセスステップでは、様々な追加の相互接続構造（たとえば、導電線及び／又はヴィアを有するメタライゼーション層）が、半導体デバイス１００上に形成されてもよい。そのような相互接続構造により、半導体デバイス１００が他のコンタクト構造及び／又はアクティブデバイスに電気的に接続されて、機能回路を形成する。パッシベーション層、及び入出力構造などの追加のデバイス機能がさらに形成されてもよい。
【００７１】
上記の記載では、当業者が本開示の態様をより良好に理解できるように、いくつかの実施形態の特徴を概説している。本明細書で紹介している実施形態の同じ目的を遂行するため、かつ／又は同じ利点を達成するために、他のプロセス及び構造を設計又は修正するための基礎として、本開示を容易に使用できることを、当業者は理解すべきである。そのような同等の構造が本開示の趣旨及び範囲から逸脱することはないこと、及び本明細書において様々な変更、置換、及び代替が、本開示の趣旨及び範囲から逸脱することなく可能であることを、当業者はさらに認識すべきである。
【００７２】
上記の記載では、当業者が本開示の態様をより良好に理解できるように、いくつかの実施形態の特徴を概説している。本明細書で紹介している実施形態の同じ目的を遂行するため、かつ／又は同じ利点を達成するために、他のプロセス及び構造を設計又は修正するための基礎として、本開示を容易に使用できることを、当業者は理解すべきである。そのような同等の構造が本開示の趣旨及び範囲から逸脱することはないこと、及び本明細書において様々な変更、置換、及び代替が、本開示の趣旨及び範囲から逸脱することなく可能であることを、当業者はさらに認識すべきである。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【国際調査報告】
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