(57)【要約】【課題】半導体集積回路装置において、レイアウトの面積効率の低下を抑制可能となる、マルチハイトセルのレイアウト構造を提供する。【解決手段】標準論理セル１０は、電源配線または接地配線となるメタル配線１２を共有するようにＹ方向に隣接して配置された第１および第２回路領域Ａ１，Ａ２を備えている。Ｘ方向において、第１回路領域Ａ１の両端部の位置ｘ１ａ，ｘ１ｂと第２回路領域Ａ２の両端部の位置ｘ２ａ，ｘ２ｂとは、少なくともいずれか一方が異なっている。すなわち、標準論理セル１０の外形形状ＣＦは、第１および第２回路領域Ａ１，Ａ２の外形形状が矩形であるにもかかわらず、非矩形となっている。【選択図】図１
2012227395.tif 000002
【特許請求の範囲】
【請求項１】
標準論理セルを備えた半導体集積回路装置であって、
前記標準論理セルは、
第１方向に延びる第１電源配線および第１接地配線と、前記第１電源配線と前記第１接地配線との間において前記第１方向に垂直をなす第２方向において隣接して配置された第１Ｐchトランジスタ配置領域および第１Ｎchトランジスタ配置領域とを含む、第１回路領域と、
前記第１方向に延びる第２電源配線および第２接地配線と、前記第２電源配線と前記第２接地配線との間において前記第２方向において隣接して配置された第２Ｐchトランジスタ配置領域および第２Ｎchトランジスタ配置領域とを含む、第２回路領域とを備えたものであり、
前記第１および第２回路領域は、外形形状がいずれも矩形であり、前記第２方向における長さが互いに等しく、かつ、前記第１および第２電源配線を共有するように、または、前記第１および第２接地配線を共有するように、前記第２方向において隣接して配置されており、
前記第１回路領域に配置されたトランジスタと前記第２回路領域に配置されたトランジスタとが協調動作することによって、前記標準論理セルの回路機能が実現されるものであり、
前記第１方向において、前記第１回路領域の両端部の位置と前記第２回路領域の両端部の位置とは、少なくともいずれか一方が異なっている
ことを特徴とする半導体集積回路装置。
【請求項２】
請求項１記載の半導体集積回路装置において、
前記第１方向において、前記第１回路領域の両端部の位置と前記第２回路領域の両端部の位置とは、いずれか一方が異なっており、前記標準論理セルの外形形状が、Ｌ字状になっている
ことを特徴とする半導体集積回路装置。
【請求項３】
請求項１記載の半導体集積回路装置において、
前記第１方向において、前記第１回路領域の両端部の位置と前記第２回路領域の両端部の位置とは、両方とも異なっており、前記標準論理セルの外形形状が、Ｔ字状になっている
ことを特徴とする半導体集積回路装置。
【請求項４】
請求項１記載の半導体集積回路装置において、
前記第１方向において、前記第１回路領域の両端部の位置と前記第２回路領域の両端部の位置とは、両方とも異なっており、前記標準論理セルの外形形状が、クランク状になっている
ことを特徴とする半導体集積回路装置。
【請求項５】
請求項１記載の半導体集積回路装置において、
前記第１回路領域と前記第１方向において隣接し、かつ、前記第２回路領域と前記第２方向において隣接しており、前記標準論理セルに含まれていない他の回路領域を備え、
前記他の回路領域は、前記標準論理セルの回路機能に寄与しないトランジスタが配置されている
ことを特徴とする半導体集積回路装置。
【請求項６】
請求項１記載の半導体集積回路装置において、
前記第１回路領域と前記第１方向において隣接し、かつ、前記第２回路領域と前記第２方向において隣接しており、前記標準論理セルに含まれていない他の回路領域を備え、
前記他の回路領域は、デカップリング容量を形成するトランジスタが配置されている
ことを特徴とする半導体集積回路装置。
【請求項７】
請求項５または６記載の半導体集積回路装置において、
前記他の回路領域は、前記標準論理セルと異なる第２の標準論理セルに含まれており、
前記第２の標準論理セルは、前記第２方向における長さが、前記第１および第２回路領域の前記第２方向における長さと等しい
ことを特徴とする半導体集積回路装置。
【請求項８】
請求項１記載の半導体集積回路装置において、
共有された前記第１および第２電源配線、または、共有された前記第１および第２接地配線の下を通って、前記第１回路領域と前記第２回路領域とを電気的に接続するゲート配線が延びている
ことを特徴とする半導体集積回路装置。
【請求項９】
請求項１記載の半導体集積回路装置において、
共有された前記第１および第２電源配線、または、共有された前記第１および第２接地配線の上を通って、前記第１回路領域と前記第２回路領域とを電気的に接続する上層配線が、前記第２方向において延びている
ことを特徴とする半導体集積回路装置。
【請求項１０】
請求項１記載の半導体集積回路装置において、
前記標準論理セルは、
前記第２回路領域と、前記第２接地配線を共有するように、または、前記第２電源配線を共有するように、前記第２方向において隣接して配置された第３回路領域をさらに備えたものである
ことを特徴とする半導体集積回路装置。
【請求項１１】
請求項１記載の半導体集積回路装置において、
前記標準論理セルは、前記回路機能として、フリップフロップを実現するものである
ことを特徴とする半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置のレイアウトに関するものであり、特に、標準論理セル（スタンダードセル）の構造に関する。
【背景技術】
【０００２】
半導体集積回路を、短時間で、半導体基板上に高集積に形成するための半導体集積回路設計方法（レイアウト技術）の１つとして、スタンダードセル方式がある。スタンダードセル方式は、人手または計算機によって設計され検証された、インバータやＮＡＮＤ素子等の回路を構成する基本的単位の機能回路をスタンダードセルとして予め準備しておき、これらのスタンダードセルを基板上に配置し、スタンダードセル間の接続配線を金属配線層に形成することによって、所望のＬＳＩチップを設計する方式である。
【０００３】
近年、スタンダードセル内に配置可能なトランジスタ幅の拡大、または面積効率の向上を図るために、「マルチハイトセル」を適用する方法が提案されている。基本セル（シングルハイトセル）が、論理機能を実現するためのトランジスタと配線が配置される回路領域（機能領域）で定義され、所定の高さを有していることに対して、マルチハイトセルは、機能領域の高さが、基本セルの整数倍で定義される。
【０００４】
例えば、基本セルが上下に隣接して配置され、隣接する基本セルが接地配線または電源配線を共有する構造の場合は、基本セルの高さは、接地配線の幅方向における中央から電源配線の幅方向における中央までの距離で規定され、マルチハイトセルの高さはその整数倍となる。さらに、マルチハイトセルのセル幅は、高さ方向に積み重ねられた各回路領域で同じであり、マルチハイトセル全体の機能領域は矩形形状を成している。
【０００５】
図１２はマルチハイトセルとシングルハイトセルとを混載して配置したブロックレイアウトの一例である。Ｌ１，Ｌ２はシングルハイトセルの高さである。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００７−９５８９０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
図１３は従来のマルチハイトセルのレイアウトセルの一例である。上述したように、従来のマルチハイトセルは、複数の回路領域が高さ方向に積み重ねられた構造を持ち、その外形形状は矩形になっている。図１３に示すダブルハイトセル５０も、高さＬ１を有する回路領域と高さＬ２を有する回路領域とが積み重ねられた構造となっている。ところが、マルチハイトセルを構成する各回路領域は、配置されるトランジスタ数やトランジスタサイズの違い、あるいは配線配置の仕方等に起因して、必要とする面積に違いが生じる。このため、図１３のように、最も幅の広い回路領域によってセル幅を規定し、マルチハイトセルの外形形状を矩形にした場合には、セル内に無駄な空き領域Ｖ１が残存してしまう。このことは、レイアウトの面積効率の低下を招くことになり、好ましくない。
【０００８】
本発明は、半導体集積回路装置において、レイアウトの面積効率の低下を抑制可能となる、マルチハイトセルのレイアウト構造を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明の一態様では、標準論理セルを備えた半導体集積回路装置において、前記標準論理セルは、第１方向に延びる第１電源配線および第１接地配線と、前記第１電源配線と前記第１接地配線との間において前記第１方向に垂直をなす第２方向において隣接して配置された第１Ｐchトランジスタ配置領域および第１Ｎchトランジスタ配置領域とを含む、第１回路領域と、前記第１方向に延びる第２電源配線および第２接地配線と、前記第２電源配線と前記第２接地配線との間において前記第２方向において隣接して配置された第２Ｐchトランジスタ配置領域および第２Ｎchトランジスタ配置領域とを含む、第２回路領域とを備えたものであり、前記第１および第２回路領域は、いずれも矩形であり、前記第２方向における長さが互いに等しく、かつ、前記第１および第２電源配線を共有するように、または、前記第１および第２接地配線を共有するように、前記第２方向において隣接して配置されており、前記第１回路領域に配置されたトランジスタと前記第２回路領域に配置されたトランジスタとが協調動作することによって、前記標準論理セルの回路機能が実現されるものであり、前記第１方向において、前記第１回路領域の両端部の位置と前記第２回路領域の両端部の位置とは、少なくともいずれか一方が異なっている。
【００１０】
この態様によると、標準論理セルは、電源配線または接地配線を共有するように、第２方向において隣接して配置されている第１および第２回路領域を備えており、第１回路領域に配置されたトランジスタと第２回路領域に配置されたトランジスタとが協調動作することによって、標準論理セルの回路機能が実現される。すなわち、標準論理セルは、いわゆるマルチハイトセルである。そして、第１方向において、第１回路領域の両端部の位置と第２回路領域の両端部の位置とは、少なくともいずれか一方が異なっている。すなわち、標準論理セルの外形形状は、第１および第２回路領域の外形形状が矩形であるにもかかわらず、非矩形となっている。これにより、例えば、第１回路領域に配置されたトランジスタが占める面積と、第２回路領域に配置されたトランジスタが占める面積とが異なっている場合に、回路機能に寄与するデバイスや配線が配置されない空き領域を、標準論理セルから実質的に削減することが可能になる。したがって、マルチハイトセルを配置することによるレイアウトの面積効率の低下を、確実に抑制することができる。
【発明の効果】
【００１１】
本発明によると、マルチハイトセル内の空き領域によるチップの面積効率低下を確実に抑制しつつ、自由なレイアウト設計を可能にすることができる。
【図面の簡単な説明】
【００１２】
【図１】実施形態１に係る標準論理セルのレイアウトを示す平面図である。
【図２】図１の標準論理セルの回路機能を示す回路図である。
【図３】実施形態１に係る標準論理セルのレイアウトの他の例を示す平面図である。
【図４】実施形態１に係る標準論理セルのレイアウトの他の例を示す平面図である。
【図５】実施形態２に係る標準論理セルのレイアウトを示す平面図である。
【図６】実施形態２に係る標準論理セルのレイアウトを示す平面図である。
【図７】実施形態２に係る標準論理セルのレイアウトを示す平面図である。
【図８】実施形態に係る標準論理セルに他のセルが隣接して配置された状態を示す図である。
【図９】実施形態に係る標準論理セルに他のセルが隣接して配置された状態を示す図である。
【図１０】実施形態に係る標準論理セルをシングルハイトセルと混載して配置したレイアウト例を示す図である。
【図１１】３つ以上の回路領域を組み合わせたマルチハイトセルのレイアウト例を示す平面図である。
【図１２】マルチハイトセルをシングルハイトセルと混載して配置した従来のレイアウト例を示す図である。
【図１３】従来のダブルハイトセルのレイアウトを示す平面図である。
【発明を実施するための形態】
【００１３】
以下、本発明の実施の形態について図面を参照して詳細に説明する。
【００１４】
（実施形態１）
図１は実施形態１に係る標準論理セルのレイアウトを示す平面図である。図１では、第１電源配線としてのメタル配線１１、第１および第２接地配線としてのメタル配線１２、および第２電源配線としてのメタル配線１３が、Ｘ方向（第１方向）に平行に延びるように配置されている。そして標準論理セル１０は、メタル配線１１からメタル配線１２にかけての第１回路領域Ａ１とメタル配線１２からメタル配線１３にかけての第２回路領域Ａ２とを備えており、いわゆるダブルハイトセルとして構成されている。第１回路領域Ａ１と第２回路領域Ａ２とは、メタル配線１２を接地配線として共有するように、Ｙ方向（第２方向）において隣接して配置されている。ＣＦは標準論理セル１０の外形形状である。
【００１５】
第１回路領域Ａ１では、第１Ｐchトランジスタ配置領域Ａ１Ｐおよび第１Ｎchトランジスタ配置領域Ａ１Ｎが、メタル配線１１，１２の間にＹ方向に隣接して配置されている。第２回路領域Ａ２では、第２Ｎchトランジスタ配置領域Ａ２Ｎおよび第２Ｐchトランジスタ配置領域Ａ２Ｐが、メタル配線１２，１３の間にＹ方向に隣接して配置されている。第１および第２回路領域Ａ１，Ａ２は、いずれも矩形であり、Ｙ方向における長さＬ１，Ｌ２が互いに等しくなっている（Ｌ１＝Ｌ２）。一方、Ｘ方向における長さＷ１，Ｗ２は互いに異なっている。
【００１６】
図２は図１の標準論理セルの回路機能を示す回路図であり、通常のレベルシフタの回路構成を示している。本実施形態に係る標準論理セルは、図２に示す回路構成からなるレベルシフタを実現する。
【００１７】
図２のレベルシフタは、低電圧駆動（電源電圧ＶＤＤＬ）のＰＭＯＳトランジスタＰ１およびＮＭＯＳトランジスタＮ１からなるインバータ１６と、高電圧駆動（電源電圧ＶＤＤＨ）のＰＭＯＳトランジスタＰ２，Ｐ３およびＮＭＯＳトランジスタＮ２，Ｎ３からなるクロスカップル型ラッチ１７とを備えている。入力端子ＩＮは低電圧系の入力信号を受け、インバータ１６はその反転信号を生成する。クロスカップル型ラッチ１７は低電圧系の入力信号とその反転信号を受け、高電圧系の信号にレベルシフトする。レベルシフト後の信号が出力端子ＯＵＴから出力される。
【００１８】
図１のレイアウトでは、インバータ１６を構成する低電圧駆動のＰＭＯＳトランジスタＰ１およびＮＭＯＳトランジスタＮ１が、第１回路領域Ａ１に配置されており、クロスカップル型ラッチ１７を構成する高電圧駆動のＰＭＯＳトランジスタＰ２，Ｐ３およびＮＭＯＳトランジスタＮ２，Ｎ３が、第２回路領域Ａ２に配置されている。メタル配線１１には電源電圧ＶＤＤＬが供給されており、メタル配線１３には電源電圧ＶＤＤＨが供給されている。メタル配線１２には接地電圧ＶＳＳが供給されている。
【００１９】
第１回路領域Ａ１において、ＰＭＯＳトランジスタＰ１およびＮＭＯＳトランジスタＮ１のゲート電極は、ゲート配線Ｇ１によりコンタクトＣ１を介して入力端子ＩＮに接続されている。ＰＭＯＳトランジスタＰ１のソース電極はメタル配線Ｍ１によりコンタクトＣ２を介して、電源電圧ＶＤＤＬを供給するメタル配線１１に接続されている。ＮＭＯＳトランジスタＮ１のソース電極はメタル配線Ｍ２によりコンタクトＣ３を介して、接地電圧ＶＳＳを供給するメタル配線１２に接続されている。ＰＭＯＳトランジスタＰ１およびＮＭＯＳトランジスタＮ１のドレイン電極は、メタル配線Ｍ３によりコンタクトＣ４，Ｃ５を介して互いに接続されている。このような接続関係によって、ＰＭＯＳトランジスタＰ１およびＮＭＯＳトランジスタＮ１からなるインバータ１６が形成されている。
【００２０】
第２回路領域Ａ２において、ＰＭＯＳトランジスタＰ２，Ｐ３のソース電極はメタル配線Ｍ４によりコンタクトＣ６を介して、電源電圧ＶＤＤＨを供給するメタル配線１３に接続されている。ＮＭＯＳトランジスタＮ２，Ｎ３のソース電極はメタル配線Ｍ５によりコンタクトＣ７を介して、接地電圧ＶＳＳを供給するメタル配線１２に接続されている。ＰＭＯＳトランジスタＰ３のゲート電極はメタル配線Ｍ６によりコンタクトＣ８，Ｃ９を介して、ＰＭＯＳトランジスタＰ２およびＮＭＯＳトランジスタＮ２のドレイン電極にそれぞれ接続されている。ＰＭＯＳトランジスタＰ２のゲート電極はメタル配線Ｍ７によりコンタクトＣ１０，Ｃ１１を介して、ＰＭＯＳトランジスタＰ３およびＮＭＯＳトランジスタＮ３のドレイン電極にそれぞれ接続されている。メタル配線Ｍ７が出力端子ＯＵＴとなる。このような接続関係によって、ＰＭＯＳトランジスタＰ２，Ｐ３およびＮＭＯＳトランジスタＮ２，Ｎ３からなるクロスカップル型ラッチ１７が形成されている。
【００２１】
そして、第１回路領域Ａ１と第２回路領域Ａ２とは、ゲート配線によって、電気的に接続されている。第１回路領域Ａ１に配置されたトランジスタと第２回路領域Ａ２に配置されたトランジスタとが協調動作することによって、標準論理セル１０のレベルシフタとしての回路機能が実現される。
【００２２】
例えば、第１回路領域Ａ１において入力端子ＩＮとＰＭＯＳトランジスタＰ１およびＮＭＯＳトランジスタＮ１のゲート電極とを接続するゲート配線Ｇ１が、メタル配線１２の下を通って、第２回路領域Ａ２まで延びている。第２回路領域Ａ２において、ゲート配線Ｇ１はＮＭＯＳトランジスタＮ２のゲート電極に接続されている。すなわち、入力端子ＩＮに入力された信号は、ゲート配線Ｇ１を介して、第１および第２回路領域Ａ１，Ａ２の境界を跨いで、ＮＭＯＳトランジスタＮ２のゲート電極に伝達される。
【００２３】
また、第２回路領域Ａ２においてＮＭＯＳトランジスタＮ３のゲート電極に接続されているゲート配線Ｇ２が、メタル配線１２の下を通って、第１回路領域Ａ１まで延びている。第１回路領域Ａ１において、ゲート配線Ｇ２はコンタクトＣ１２を介して、ＰＭＯＳトランジスタＰ１およびＮＭＯＳトランジスタＮ１のドレインと接続されたメタル配線Ｍ３と接続されている。すなわち、ＰＭＯＳトランジスタＰ１およびＮＭＯＳトランジスタＮ１からなるインバータ１６の出力信号は、ゲート配線Ｇ２を介して、第１および第２回路領域Ａ１，Ａ２の境界を跨いで、ＮＭＯＳトランジスタＮ３のゲート電極に伝達される。
【００２４】
ここで、第１回路領域Ａ１に配置されたトランジスタが占める面積は、第２回路領域Ａ２に配置されたトランジスタが占める面積よりも小さい。このため、第１回路領域Ａ１と第２回路領域Ａ２のＸ方向における長さを互いに等しくした場合には、第１回路領域Ａ１において、回路機能に寄与するデバイスや配線が配置されない空き領域が存在してしまう。標準論理セル１０を構成する第１回路領域Ａ１に空き領域が存在することは、チップ面積の増大の原因となり得るため、好ましくない。
【００２５】
そこで本実施形態では、図１に示すように、トランジスタが占める面積が小さい方の第１回路領域Ａ１のＸ方向における長さＷ１を、第２回路領域Ａ２のＸ方向における長さＷ２よりも小さくしている。これにより、標準論理セル１０の外形形状ＣＦは、第１および第２回路領域Ａ１，Ａ２がそれぞれ矩形であるにもかかわらず、非矩形となっている。この構成によって、空き領域の面積が標準論理セル１０から実質的に削減されている。削減された空き領域は、例えば、標準論理セル１０とは別のセルの回路領域として使用することができる。図１の構成では、約１０%のセル面積削減の効果が得られている。
【００２６】
さらに、図１の構成では、第１回路領域Ａ１の右端の位置と第２回路領域Ａ２の右端の位置とを一致させて、標準論理セル１０の外形形状ＣＦをＬ字状にしている。すなわち、Ｘ方向において、第１回路領域Ａ１の両端部の位置をｘ１ａ，ｘ１ｂとし、第２回路領域Ａ２の両端部の位置をｘ２ａ，ｘ２ｂとすると、位置ｘ１ａ，ｘ２ａは異なっている一方、位置ｘ１ｂ，ｘ２ｂは一致している。
【００２７】
なお、第１回路領域Ａ１の左端部の位置と第２回路領域Ａ２の左端部の位置、および、第１回路領域Ａ１の右端部の位置と第２回路領域Ａ２の右端部の位置が、両方とも異なっているレイアウト構成としてもかまわない。
【００２８】
図３は実施形態１に係る標準論理セルのレイアウト他の例を示す平面図である。図３のレイアウトは図１と同様に、図２のレベルシフタを実現するものである。図３の構成では、第１回路領域Ａ１の両端部の位置ｘ１ａ，ｘ１ｂと、第２回路領域Ａ２の両端部の位置ｘ２ａ，ｘ２ｂとが、両方とも異なっており、標準論理セル１０Ａの外形形状ＣＦがＴ字状になっている。
【００２９】
図１のレイアウトでは、第２回路領域Ａ２において、ＮＭＯＳトランジスタＮ２，Ｎ３はそれぞれ、２つのトランジスタを並列接続して構成されている。しかし、低電圧側の電源電圧ＶＤＤＬがより低くなった場合には、ＰＭＯＳトランジスタＰ２に対するＮＭＯＳトランジスタＮ２のトランジスタ幅、および、ＰＭＯＳトランジスタＰ３に対するＮＭＯＳトランジスタＮ３のトランジスタ幅を拡張して、スイッチング電圧を低下させることが必要になる。このため、図３のレイアウトでは、ＮＭＯＳトランジスタＮ２，Ｎ３を構成するトランジスタの並列数を増やしており、この結果、第２回路領域Ａ２のＸ方向の長さＷ２は図１のレイアウトよりも大きくなっている。したがって、標準論理セル１０の外形形状ＣＦを非矩形とすることによるセル面積削減の効果が、図１のレイアウトよりも大きくなっている。図３の構成では、約２０%のセル面積削減の効果が得られている。
【００３０】
あるいは、図４のレイアウトのように、標準論理セル１０Ｂの外形形状ＣＦをクランク状にしてもよい。図４の構成でも図３の構成と同様に、第１回路領域Ａ１の両端部の位置ｘ１ａ，ｘ１ｂと、第２回路領域Ａ２の両端部の位置ｘ２ａ，ｘ２ｂとが、両方とも異なっている。ただし、図３の構成では、ｘ２ａ＜ｘ１ａ，ｘ１ｂ＜ｘ２ｂの関係になっているのに対して、図４の構成では、ｘ２ａ＜ｘ１ａ，ｘ２ｂ＜ｘ１ｂの関係になっている。図４の構成でも、セル面積削減の効果が得られている。
【００３１】
（実施形態２）
実施形態１では、低電圧駆動のトランジスタと高電圧駆動のトランジスタとを含むレベルシフタを実現する標準論理セルを例にとって説明した。すなわち、第１回路領域Ａ１にはメタル配線１１を介して電源電圧ＶＤＤＬが供給される一方、第２回路領域Ａ２にはメタル配線１３を介して電源電圧ＶＤＤＨが供給されていた。これに対して実施形態２では、同一電圧の電源電圧ＶＤＤが供給される２つの回路領域からなる標準セルを例にとって説明を行う。このような標準論理セルでも、外形形状を非矩形にすることによって、実施形態１と同様の効果が得られる。
【００３２】
図５は実施形態２に係る標準論理セルのレイアウトを示す平面図である。図５では、図１と同様に、第１電源配線としてのメタル配線２１、第１および第２接地配線としてのメタル配線２２、および第２電源配線としてのメタル配線２３が、Ｘ方向（第１方向）に平行に延びるように配置されている。そして標準論理セル２０は、メタル配線２１からメタル配線２２にかけての第１回路領域Ａ１とメタル配線２２からメタル配線２３にかけての第２回路領域Ａ２とを備えており、いわゆるダブルハイトセルとして構成されている。第１回路領域Ａ１と第２回路領域Ａ２とは、メタル配線２２を接地配線として共有するように、Ｙ方向（第２方向）において隣接して配置されている。ＣＦは標準論理セル２０の外形形状である。
【００３３】
第１回路領域Ａ１では、第１Ｐchトランジスタ配置領域Ａ１Ｐおよび第１Ｎchトランジスタ配置領域Ａ１Ｎが、メタル配線２１，２２の間にＹ方向に隣接して配置されている。第２回路領域Ａ２では、第２Ｎchトランジスタ配置領域Ａ２Ｎおよび第２Ｐchトランジスタ配置領域Ａ２Ｐが、メタル配線２２，２３の間にＹ方向に隣接して配置されている。第１および第２回路領域Ａ１，Ａ２は、いずれも矩形であり、Ｙ方向における長さＬ１，Ｌ２が互いに等しくなっている（Ｌ１＝Ｌ２）。一方、Ｘ方向における長さＷ１，Ｗ２は互いに異なっている。
【００３４】
図５のレイアウトでは、メタル配線２１，２３には同じ電源電圧ＶＤＤが供給されている。そして、第１回路領域Ａ１にＰＭＯＳトランジスタＰ１およびＮＭＯＳトランジスタＮ１からなるインバータ２６が配置されており、第２回路領域Ａ２にＰＭＯＳトランジスタＰ２およびＮＭＯＳトランジスタＮ２からなるインバータ２７が配置されている。インバータ２６，２７をゲート配線Ｇ３によって接続することによって、バッファ回路が実現されている。ゲート配線Ｇ３はメタル配線２２の下を通っている。
【００３５】
ここで、第１回路領域Ａ１に配置されたトランジスタが占める面積は、第２回路領域Ａ２に配置されたトランジスタが占める面積よりも小さい。このため、実施形態１と同様に、トランジスタが占める面積が小さい方の第１回路領域Ａ１のＸ方向における長さＷ１を、第２回路領域Ａ２のＸ方向における長さＷ２よりも小さくしている。これにより、標準論理セル２０の外形形状ＣＦは、第１および第２回路領域Ａ１，Ａ２がそれぞれ矩形であるにもかかわらず、非矩形となっている。この構成によって、空き領域の面積が標準論理セル２０から実質的に削減されている。
【００３６】
さらに、図５の構成では、第１回路領域Ａ１の右端の位置と第２回路領域Ａ２の右端の位置とを一致させて、標準論理セル２０の外形形状ＣＦをＬ字状にしている。なお、実施形態１で示したように、標準論理セル２０の外形形状ＣＦをＴ字状やクランク状にしても、同様の効果が得られる。
【００３７】
なお、図５の構成では、メタル配線２２の下を通るゲート配線Ｇ３によって第１回路領域Ａ１と第２回路領域Ａ２とを電気的に接続するものとしたが、これに限られるものではない。例えば図６に示すように、メタル配線２２の上を通る上層配線ＭＵ１を用いて、第１回路領域Ａ１と第２回路領域Ａ２とを電気的に接続するようにしてもよい。なお、図６の標準論理セル２０Ａでは、第１回路領域Ａ１と第２回路領域Ａ２とを電気的に接続する上層配線ＭＵ１はＹ方向に直線状に延びているが、必ずしもこの限りではない。ただし、単一の回路機能を実現する標準論理セルの場合には、回路領域同士を電気的に接続する上層配線は、シングルハイトセル同士を電気的に接続するセル間配線とは異なり、比較的きれいな形状になるものと考えられる。なお、実施形態１で示した標準論理セル１０についても、メタル配線１２の上を通る上層配線を用いて、第１回路領域Ａ１と第２回路領域Ａ２とを電気的に接続するようにしてもかまわない。
【００３８】
また、図５の構成では、第１回路領域Ａ１と第２回路領域Ａ２とは接地配線を共有するものとしたが、これに限られるものではない。例えば図７に示すように、第１回路領域Ａ１と第２回路領域Ａ２とが電源電圧ＶＤＤを供給するメタル配線３２を共有するようにしてもよい。すなわち、図７では、第１接地配線としてのメタル配線３１、第１および第２電源配線としてのメタル配線３２、および第２接地配線としてのメタル配線３３が、Ｘ方向（第１方向）に平行に延びるように配置されている。そして標準論理セル３０は、メタル配線３１からメタル配線３２にかけての第１回路領域Ａ１とメタル配線３２からメタル配線３３にかけての第２回路領域Ａ２とを備えており、いわゆるダブルハイトセルとして構成されている。第１回路領域Ａ１と第２回路領域Ａ２とは、メタル配線３２を電源配線として共有するように、Ｙ方向（第２方向）において隣接して配置されている。
【００３９】
なお、実施形態１ではレベルシフタを実現する標準論理セルを例にとって説明を行い、実施形態２ではバッファ回路を実現する標準論理セルを例にとって説明を行ったが、各実施形態に係る標準論理セルが実現する回路機能はレベルシフタやバッファ回路に限られるものではない。例えば、フリップフロップ、加算器、セレクタ等を実現する標準論理セルについても、各実施形態を同様に適用可能である。
【００４０】
図８および図９は実施形態に係る標準論理セルに他のセルが隣接して配置された状態を示す図である。図８および図９では、図５に示す標準論理セル２０に、他のセルがＸ方向に隣接して配置された状態を示している。
【００４１】
図８では、第２の標準論理セルとしてのシングルハイトセル４１が、標準論理セル２０の第１回路領域Ａ１とＸ方向に隣接して配置されている。シングルハイトセル４１のＹ方向における長さは、第１および第２回路領域Ａ１，Ａ２の長さと等しい。シングルハイトセル４１では、電源電圧ＶＤＤを供給するメタル配線２１と接地電圧ＶＳＳを供給するメタル配線２２との間に、トランジスタが配置されている。すなわち、第１回路領域Ａ１とＸ方向に隣接し、かつ、第２回路領域Ａ２とＹ方向に隣接している領域に、標準論理セル２０に含まれておらず、シングルハイトセル４１に含まれた他の回路領域が形成されている。この回路領域には、標準論理セル２０の回路機能に寄与しないトランジスタＰＸ１，ＮＸ１が配置されている。
【００４２】
図９では、外形形状がクランク状になっているダブルハイトセル４２が、標準論理セル２０の第１回路領域Ａ１および第２回路領域Ａ２とＸ方向に隣接して配置されている。ダブルハイトセル４２では、電源電圧ＶＤＤを供給するメタル配線２１と接地電圧ＶＳＳを供給するメタル配線２２との間の回路領域と、メタル配線２２と電源電圧ＶＤＤを供給するメタル配線２３との間の回路領域とが、ゲート配線Ｇ４によって電気的に接続されている。すなわち、第１回路領域Ａ１とＸ方向に隣接し、かつ、第２回路領域Ａ２とＹ方向に隣接している領域に、標準論理セル２０に含まれておらず、ダブルハイトセル４２に含まれた他の回路領域が形成されている。この回路領域には、標準論理セル２０の回路機能に寄与しないトランジスタＰＸ２，ＮＸ２が配置されている。
【００４３】
なお、第１回路領域Ａ１とＸ方向に隣接し、かつ、第２回路領域Ａ２とＹ方向に隣接しており、標準論理セル２０に含まれていない他の回路領域に、デカップリング容量を形成するトランジスタが配置されていてもよい。
【００４４】
図１０は実施形態に係る標準論理セルをシングルハイトセルと混載して配置したレイアウト例を示す図である。図１０において、ダブルハイトセルＤＣ１およびシングルハイトセルＳＣ１は、例えば図８の標準論理セル２０およびシングルハイトセル４１に相当し、ダブルハイトセルＤＣ２，ＤＣ３は、例えば図９の標準論理セル２０およびダブルハイトセル４２に相当する。実施形態に係る標準論理セルを用いることによって、図１０に示すように、削減されたセル領域に対して隣接セルを詰めて配置することによって、ブロック面積をより削減することができる。あるいは、削減されたセル領域に他のシングルハイトセルを配置することによって、機能を追加することも可能となる。
【００４５】
なお、上述の実施形態では、２つの回路領域を組み合わせたいわゆるダブルハイトセルを例にとって説明を行ったが、これに限られるものではなく、３つ以上の回路領域を組み合わせてセル高さがシングルハイトセルの３倍またはそれ以上となったマルチハイトセルについても、同様に適用可能である。
【００４６】
図１１（ａ）〜（ｃ）は３つ以上の回路領域を組み合わせたマルチハイトセルのレイアウトの例である。なお、図１１では、各回路領域Ａ１〜Ａ４の両端のメタル配線と、セルの外形形状ＣＦのみを示しており、各回路領域Ａ１〜Ａ４の内部の回路構成は省略している。例えば、図１１（ａ）では、第１回路領域Ａ１と第２回路領域Ａ２とが接地配線４６を共有するように隣接配置されており、第２回路領域Ａ２と第３回路領域Ａ３とが電源配線４７を共有するように隣接配置されている。なお、もちろん、第１回路領域Ａ１と第２回路領域Ａ２とが電源配線を共有するように隣接配置されており、第２回路領域Ａ２と第３回路領域Ａ３とが接地配線を共有するように隣接配置されていてもよい。図１１の各レイアウトにおいても、各回路領域Ａ１〜Ａ４は矩形であるが、セルの外形形状ＣＦは非矩形となっており、セル面積が実質的に削減されている。
【産業上の利用可能性】
【００４７】
本発明では、マルチハイトセルの外形形状を非矩形にすることによって、レイアウトの面積効率の低下が抑制され、チップ面積を削減することができるため、例えば、各種電子機器に搭載される半導体集積回路の小型化やコストダウン、機能向上等に有用である。
【符号の説明】
【００４８】
１０，１０Ａ，１０Ｂ，２０，２０Ａ，３０  標準論理セル
１１，２１  メタル配線（第１電源配線）
１２，２２  メタル配線（第１および第２接地配線）
１３，２３  メタル配線（第２電源配線）
３１  メタル配線（第１接地配線）
３２  メタル配線（第１および第２電源配線）
３３  メタル配線（第２接地配線）
４１  シングルハイトセル（第２の標準論理セル）
Ａ１  第１回路領域
Ａ１Ｐ  第１Ｐchトランジスタ配置領域
Ａ１Ｎ  第１Ｎchトランジスタ配置領域
Ａ２  第２回路領域
Ａ２Ｐ  第２Ｐchトランジスタ配置領域
Ａ２Ｎ  第２Ｎchトランジスタ配置領域
Ａ３  第３回路領域
ＣＦ  標準論理セルの外形形状
Ｇ１，Ｇ２，Ｇ３  ゲート配線
ＭＵ１  上層配線
ＮＸ１，ＰＸ１，ＮＸ２，ＰＸ２  他の回路領域に配置されたトランジスタ
ＤＣ１，ＤＣ２，ＤＣ３  ダブルハイトセル
ＳＣ１  シングルハイトセル
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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