【事件の表示】
　特願２０１５−５４７４９７「メモリファーストプロセスフロー及び装置」拒絶査定不服審判事件〔平成２６年　６月１９日国際公開、ＷＯ２０１４／０９３４９０、平成２７年１２月２４日国内公表、特表２０１５−５３７３９５、請求項の数（２２）〕について、次のとおり審決する。
【結　論】
　原査定を取り消す。
　本願の発明は、特許すべきものとする。
【理　由】
第１　手続の経緯
　本願は，平成２５年１２月１１日（パリ条約による優先権主張外国庁受理２０１２年１２月１４日，米国）を国際出願日とする出願であって，平成２８年１２月９日に手続補正書とともに上申書の提出がなされ，平成２９年１月１９日付けで拒絶理由の通知がなされ，同年６月５日に意見書及び手続補正書の提出がなされ，同年６月９日付けで拒絶査定がなされた。
　これに対して，平成２９年１０月１３日に拒絶査定不服審判の請求がなされ，同年１０月１９日に手続補正書の提出がなされ，当審において，平成３０年１０月３日付けで拒絶理由が通知され，平成３１年２月１４日に意見書及び手続補正書の提出がなされたものである。
第２　本願発明
　本願請求項１−２２に係る発明（以下、それぞれ「本願発明１」−「本願発明２２」という。）は、平成３１年２月１４日の手続補正書で補正された特許請求の範囲の請求項１−２２に記載された事項により特定される発明であり、本願発明１−２２は以下のとおりの発明である。
「　【請求項１】
　半導体装置であって、
　前記半導体装置の第１の領域に配設され、電荷トラップ誘電体に重なるように配設された第１のゲート導体層を含む第１のメモリゲートと、
　前記第１の領域に、前記第１のメモリゲートの側壁に隣接して配設された第１の選択ゲートと、
　前記第１の領域に、前記第１の選択ゲートに隣接して配設された第２の選択ゲートであって、前記第１の選択ゲートが前記第１のメモリゲートと該第２の選択ゲートの間に配設される、該第２の選択ゲートと、
　前記第１のメモリゲートの前記側壁と前記第１の選択ゲートとの間に配設された側壁誘電体と、
　前記第１の選択ゲート及び前記第２の選択ゲートの下に配設された誘電体層であって、該誘電体層は、前記側壁誘電体によって、前記電荷トラップ誘電体及び前記第１のメモリゲートから分離されるように配設される、該誘電体層と、
　前記半導体装置の第２の領域に配設され、第１の論理ゲート誘電体を含む第１の論理ゲートと、
　前記半導体装置の第３の領域に配設され、第２の論理ゲート誘電体を含む第２の論理ゲートと、
を備え、
　前記誘電体層、前記第１の論理ゲート誘電体、及び前記第２の論理ゲート誘電体は、それぞれ互いに異なる厚さを有する、
半導体装置。
　　【請求項２】
　前記第１の選択ゲートが第２のゲート導体層を備える、
請求項１の半導体装置。
　　【請求項３】
　前記誘電体層が前記電荷トラップ誘電体と重ならないように配設される、
請求項１の半導体装置。
　　【請求項４】
　前記第２の論理ゲートが前記第１のゲート導体層を備える、
請求項１の半導体装置。
　　【請求項５】
　前記電荷トラップ誘電体が１つ以上の他の電荷トラップ誘電体から電気的に絶縁されている、
請求項１の半導体装置。
　　【請求項６】
　前記電荷トラップ誘電体が窒化物層と誘電体層とを備える、
請求項１の半導体装置。
　　【請求項７】
　前記窒化物層がシリコンリッチ窒化物を備える、
請求項６の半導体装置。
　　【請求項８】
　前記第１の論理ゲートと前記第２の論理ゲートは、異なる幅を有する、
請求項１の半導体装置。
　　【請求項９】
　前記誘電体が前記電荷トラップ誘電体と不連続の窒化物層を備える、
請求項１の半導体装置。
　　【請求項１０】
　前記窒化物層が前記電荷トラップ誘電体とは別個の層を備える、
請求項９の半導体装置。
　　【請求項１１】
　前記第１の選択ゲート及び前記第２の選択ゲートが前記第２のゲート導体層を備える、
請求項１の半導体装置。
　　【請求項１２】
　前記第２の選択ゲートに隣接して配設された第２のメモリゲートをさらに備える、
請求項１の半導体装置。
　　【請求項１３】
　前記第２の選択ゲートが前記第２のメモリゲートの側壁上に配設される、
請求項１２の半導体装置。
　　【請求項１４】
　前記第２のメモリゲートが前記第１のゲート導体層を備える、
請求項１２の半導体装置。
　　【請求項１５】
　半導体装置であって、
　前記半導体装置の第１の領域に配設された第１のメモリゲート、及び、該第１のメモリゲートの側壁上に配設された第１の選択ゲートを有しており、前記第１のメモリゲートが第１の電荷トラップ誘電体に重なるように配設され、側壁誘電体が前記第１のメモリゲートと前記第１の選択ゲートとの間に配設された、第１のメモリセルと、
　前記半導体装置の第１の領域に配設された第２のメモリゲート及び第２の選択ゲートを有しており、前記第２の選択ゲートが前記第２のメモリゲートの側壁上に、かつ、前記第１の選択ゲートに隣接して配設され、前記第２のメモリゲートが第２の電荷トラップ誘電体に重なるように配設され、前記第１の選択ゲート及び前記第２の選択ゲートが前記第１のメモリゲートと前記第２のメモリゲートとの間に配設された、　第２のメモリセルと、
　前記第１のメモリゲートと前記第２のメモリゲートとの間に、かつ、前記第１の選択ゲート及び前記第２の選択ゲートの下に配設された誘電体層であって、該誘電体層が前記第１の選択ゲート及び前記第２の選択ゲートによって共有されており、かつ、前記側壁誘電体によって該誘電体層が層内における電荷トラップ、及び、前記第１のメモリゲートから分離されている、該誘電体層と、
　前記半導体装置の第２の領域に配設され、第１の論理ゲート誘電体を含む第１の論理ゲートと、
　前記半導体装置の第３の領域に配設され、第２の論理ゲート誘電体を含む第２の論理ゲートと、
を備え、
　前記誘電体層、前記第１の論理ゲート誘電体、及び前記第２の論理ゲート誘電体は、それぞれ互いに異なる厚さを有する、
半導体装置。
　　【請求項１６】
　前記第１のメモリゲート及び前記第２のメモリゲートが第１のゲート導体層を備える、
請求項１５の半導体装置。
　　【請求項１７】
　前記第１の選択ゲート及び前記第２の選択ゲートが第２のゲート導体層を備える、
請求項１５の半導体装置。
　　【請求項１８】
　前記第１のメモリセル及び前記第２のメモリセルがメモリ領域である前記第１の領域に配設される、
請求項１５の半導体装置。
　　【請求項１９】
　前記第２の領域及び前記第３の領域は、論理領域を画定する、
請求項１５の半導体装置。
　　【請求項２０】
　前記第１の論理ゲートと前記第２の論理ゲートは、異なる幅を有する、
請求項１５の半導体装置。
　　【請求項２１】
　前記第１のメモリゲートと前記第１の選択ゲートとの間に配設された第１の側壁誘電体と、
　前記第２のメモリゲートと前記第２の選択ゲートとの間に配設された第２の側壁誘電体と、をさらに備える、
請求項１５の半導体装置。
　　【請求項２２】
　前記第１の電荷トラップ誘電体及び前記第２の電荷トラップ誘電体が前記誘電体層と重なっていない、
請求項１５の半導体装置。」
第３　引用文献、引用発明等
１　引用文献１について
（１）引用文献１の記載事項
　原査定の拒絶の理由に引用された引用文献１（特開２０１１−２１０９６９号公報）には、図面とともに次の事項が記載されている。
ア　「【００５６】
　（実施の形態１）
　以下に、本実施の形態１に係る半導体装置について、図１から図１０を用いて説明する。
【００５７】
　
図１は、本実施の形態に係る半導体装置
図３から図５はそれぞれ図２におけるＡ−Ａ’線、Ｂ−Ｂ’線、Ｃ−Ｃ’線に沿った一部断面図
【００５８】
　まず、図１を用いて本実施の形態に係る半導体装置の構成を説明する。本実施の形態の半導体装置Ｃはロジック部Ａとメモリ部Ｂから構成されている。
【００５９】
　メモリ部Ｂは、制御回路１、入出力回路２、アドレスバッファ３、行デコーダ４、列デコーダ５、ベリファイセンスアンプ回路６、高速リードセンスアンプ回路７、書込み回路８、メモリセルアレイ９、および電源回路１０などから構成されている。
【００６０】
　制御回路１は、ロジック部Ａから入力される制御用信号を一時的に格納・制御を行う。また、制御回路１はメモリセルアレイ９内のメモリセルのゲート電極の電位の制御を行なう。入出力回路２には、メモリセルアレイ９から読み出しまたはメモリセルアレイ９へ書込むデータやプログラムデータなどの各種データが入出力される。アドレスバッファ３は、ロジック部Ａから入力されたアドレスを一時的に格納する。
【００６１】
　アドレスバッファ３には、行デコーダ４、ならびに列デコーダ５がそれぞれ接続されている。行デコーダ４は、アドレスバッファ３から出力された行アドレスに基づいてデコードを行い、列デコーダ５は、アドレスバッファ３から出力された列アドレスに基づいてデコードを行う。ベリファイセンスアンプ回路６は、消去／書込みベリファイ用のセンスアンプであり、高速リードセンスアンプ回路７は、データリード時に用いられるリード用センスアンプである。
【００６２】
　書込み回路８は、入出力回路２を介して入力された書込みデータをラッチし、データ書込みの制御を行う。電源回路１０は、データ書込みや消去、ベリファイ時などに用いられる様々な電圧を生成する電圧発生回路、および任意の電圧値を生成して書込み回路に供給する電流トリミング回路１１などから構成される。メモリセルアレイ９には、記憶の最小単位であるメモリセルがアレイ状に並べられている。
【００６３】
　次に、図２を用いて、図１におけるメモリセルアレイの構成を説明する。本実施の形態の半導体装置におけるメモリセルアレイは、メモリゲートＭＧ１と選択ゲートＳＧ１とが並んで配置されている。また、コンタクト配線ＣＬ１によって後述するソース領域およびドレイン領域と電気的に接続された配線ＭＬ１およびＭＬ２がマトリクス状に配置されている。
【００６４】
　次に、図３を用いて、図２におけるＡ−Ａ’線に沿った断面構造を説明する。p型およびn型ウェル１０１が形成されたシリコン基板１００上に前記の
メモリゲートＭＧ１と選択ゲートＳＧ１が、絶縁膜であるシリコン酸化膜１１６を介して並んで形成されている
【００６５】
　また、図２で述べれば、上記の積層膜、つまり
絶縁膜であるシリコン酸化膜１０５、導電膜であるドープトポリシリコン膜１０６、絶縁膜であるシリコン酸化膜１０７、電荷蓄積膜となる絶縁膜であるシリコン窒化膜１０８、絶縁膜であるシリコン酸化膜１０９、ゲート電極膜であるポリシリコン膜１１０および１１３、絶縁膜であるシリコン窒化膜１１４からなる積層膜がメモリゲートＭＧ１のパターン形状を有し、重なり合っている
【００６６】
　すなわち、ＭＯＮＯＳ型不揮発性メモリセル構造において、電荷蓄積膜であるシリコン窒化膜とシリコン基板の間が、導電膜をシリコン酸化膜で挟んだようなサンドイッチ構造になっている。また、
選択ゲートＳＧ１は、シリコン基板１００側から順に、絶縁膜であるシリコン酸化膜１１７、ゲート電極膜であるポリシリコン膜１１８からなる積層膜構造
【００６７】
　メモリゲートＭＧ１と選択ゲートＳＧ１上には層間絶縁膜（図示せず）を介して配線１２１が形成されており、配線１２１はコンタクト配線１２０を介して、ソース領域およびドレイン領域１１９と電気的に接続されている。
【００６８】
　次に、本実施の形態１における半導体装置の
メモリセルの動作例
【００６９】
　
データ書き込み動作時には
メモリゲートＭＧ１の選択ゲートＳＧ１側端部に集中的に電荷（電子）の注入が行なわれる。
【００７０】
　また、
データ消去動作時には
メモリゲートＭＧ１のドレイン領域側端部に集中的に電荷（ホール）が注入される。
イ　「【００９９】
　次に、図１８に示すように、
不揮発性メモリセル領域のメモリゲート電極および周辺回路領域のＭＯＳトランジスタ
【０１００】
　次に、図１９に示すように、メモリゲート電極と選択ゲート電極を絶縁するためのサイドウォールをシリコン酸化膜１１６により形成し、（図示しないが）選択ゲート電極のしきい値調整のためのイオン注入を行った後、選択ゲート電極のゲート絶縁膜となるシリコン酸化膜１１７を熱酸化法によりシリコン基板表面に形成し、続いてシリコン酸化膜１１７上にポリシリコン膜１１８を形成する。続いて、異方性ドライエッチングによりシリコン酸化膜１１７およびポリシリコン膜１１８をサイドウォール形状に加工し、選択ゲート電極を形成する。このときサイドウォール形状の選択ゲート電極がメモリゲートを挟んで両側に形成されるが、リソグラフィとエッチングによりメモリゲート片側の不要なサイドウォール形状の選択ゲート電極を除去し、片側のみ残すようにする。
【０１０１】
　次に、図２０に示すように、ｐ−ＭＯＳ、ｎ−ＭＯＳそれぞれの拡散層イオン注入を行いソース領域およびドレイン領域１１９を形成する。このとき、選択ゲート電極とソース領域およびドレイン領域を、低抵抗化のためにシリサイド化しても良い。
【０１０２】
　その後、図２１に示すように、層間絶縁膜（図示せず）を形成した後、前記層間絶縁膜にコンタクトホールを形成し、前記コンタクトホール内をタングステンやアルミニウムなどの金属膜で埋め込み、コンタクト配線１２０を形成する。続いて、前記層間絶縁膜上に前記コンタクト配線１２０と電気的に接続するように、配線１２１を形成することにより、本実施の形態の半導体装置が完成する。
【０１０３】
　本実施の形態１で説明した半導体装置では、選択ゲート電極をサイドウォール形状に加工しているため、隣接する選択ゲート電極同士の寄生容量を低減できるなどのメリットがあり、メモリセルの高集積化に好適な構造となっている。
【０１０４】
　また、本実施の形態で説明した製造方法では、メモリゲート電極形成工程において、シリコン基板と電荷蓄積膜の間に形成されるシリコン酸化膜１０５およびシリコン酸化膜１０７をそれぞれ１．５ｎｍの膜厚、すなわち両者の膜厚の和が３．０ｎｍになるように形成しているのに対し、電荷蓄積膜とゲート電極の間に形成されるシリコン酸化膜１０９を４．０ｎｍの膜厚で形成している。つまり、シリコン基板と電荷蓄積膜の間のシリコン酸化膜の膜厚の和を、電荷蓄積膜とゲート電極の間のシリコン酸化膜の膜厚よりも薄く形成している。これにより、本実施の形態１のように導電膜を酸化膜で挟むようなサンドイッチ構造にしても、シリコン基板と電荷蓄積膜の間のシリコン酸化膜の膜厚の和が電荷蓄積膜とゲート電極の間のシリコン酸化膜の膜厚よりも厚い場合に比べて、電荷蓄積膜への電荷の授受を良好に行うことができる。」
ウ　図３
  
エ　図２１
オ　上記イ〜エから，半導体装置には，不揮発性メモリセル領域と周辺回路領域のそれぞれにトランジスタが形成され，不揮発性メモリセル領域には，１つのメモリゲートＭＧ１と１つの選択ゲートＳＧ１を並んで配置して１つのメモリセルが形成されたＡ−Ａ’の領域とそれ以外のＢ−Ｂ’の領域がある。
カ　メモリセルの構成について
　上記ア及びウから，１つのメモリゲートＭＧ１と１つの選択ゲートＳＧ１を並んで配置することで１つのメモリセルが形成され，また，２つのメモリセルは隣接したものとなっていることから，引用文献には，隣接した２つのメモリセルのうち，一方のメモリセルには「メモリゲートＭＧ１」と「選択ゲートＳＧ１」が形成され，他方のメモリセルにも「メモリゲートＭＧ１」と「選択ゲートＳＧ１」が形成された構成が記載されている。
キ　メモリゲートＭＧ１の構成について　　
　上記ア及びウから，一方のメモリセルの「メモリゲートＭＧ１」と他方のメモリセルの「メモリゲートＭＧ１」は，それぞれ，絶縁膜であるシリコン酸化膜１０５、導電膜であるドープトポリシリコン膜１０６、絶縁膜であるシリコン酸化膜１０７、電荷蓄積膜となるシリコン窒化膜１０８、絶縁膜であるシリコン酸化膜１０９、ゲート電極膜であるポリシリコン膜１１０および１１３、絶縁膜であるシリコン窒化膜１１４の順に積層した構成である。
ク　選択ゲートＳＧ１の構成について
　上記ア及びウから，一方のメモリセルの「選択ゲートＳＧ１」と他方のメモリセルの「選択ゲートＳＧ１」は，それぞれ，絶縁膜であるシリコン酸化膜１１７、ゲート電極膜であるポリシリコン膜１１８の順に積層した構成であり，一方のメモリセルの「選択ゲートＳＧ１」と他方のメモリセルの「選択ゲートＳＧ１」の間にはコンタクト配線１２０が形成されており，一方のメモリセルの「選択ゲートＳＧ１」と他方のメモリセルの「選択ゲートＳＧ１」はシリコン酸化膜１１７を共有しない構成である。
ケ　メモリゲートＭＧ１と選択ゲートＳＧ１の間の構成について
　上記ア及びウから，一方のメモリセルの「メモリゲートＭＧ１」と「選択ゲートＳＧ１」の間には，絶縁膜であるシリコン酸化膜１１６が形成され，「メモリゲートＭＧ１」のシリコン酸化膜１０５、ドープトポリシリコン膜１０６、シリコン酸化膜１０７、シリコン窒化膜１０８、シリコン酸化膜１０９、ポリシリコン膜１１０および１１３、シリコン窒化膜１１４と，「選択ゲートＳＧ１」のシリコン酸化膜１１７、ポリシリコン膜１１８とは，シリコン酸化膜１１６により分離された構成である。
（２）引用文献１に記載された発明
　上記オ〜ケより，引用文献１には次の発明（以下、「引用発明」という。）が記載されていると認められる。
「不揮発性メモリセル領域と周辺回路領域のそれぞれにトランジスタが形成され，不揮発性メモリセル領域には，メモリゲートＭＧ１と選択ゲートＳＧ１を並んで配置してメモリセルが形成されたＡ−Ａ’の領域とそれ以外のＢ−Ｂ’の領域がある半導体装置において，
　隣接した２つのメモリセルのうち，一方のメモリセルにはメモリゲートＭＧ１と選択ゲートＳＧ１が形成され，他方のメモリセルにもメモリゲートＭＧ１と選択ゲートＳＧ１が形成され，
　一方のメモリセルのメモリゲートＭＧ１と他方のメモリセルのメモリゲートＭＧ１は，それぞれ，絶縁膜であるシリコン酸化膜１０５、導電膜であるドープトポリシリコン膜１０６、絶縁膜であるシリコン酸化膜１０７、電荷蓄積膜となるシリコン窒化膜１０８、絶縁膜であるシリコン酸化膜１０９、ゲート電極膜であるポリシリコン膜１１０および１１３、絶縁膜であるシリコン窒化膜１１４の順に積層した構成であり，
　一方のメモリセルの選択ゲートＳＧ１と他方のメモリセルの選択ゲートＳＧ１は，それぞれ，絶縁膜であるシリコン酸化膜１１７、ゲート電極膜であるポリシリコン膜１１８の順に積層した構成であり，一方のメモリセルの選択ゲートＳＧ１と他方のメモリセルの選択ゲートＳＧ１の間にはコンタクト配線１２０が形成されており，一方のメモリセルの選択ゲートＳＧ１と他方のメモリセルの選択ゲートＳＧ１はシリコン酸化膜１１７を共有しない構成であり，
　一方のメモリセルのメモリゲートＭＧ１と選択ゲートＳＧ１の間には，絶縁膜であるシリコン酸化膜１１６が形成され，メモリゲートＭＧ１のシリコン酸化膜１０５、ドープトポリシリコン膜１０６、シリコン酸化膜１０７、シリコン窒化膜１０８、シリコン酸化膜１０９、ポリシリコン膜１１０および１１３、シリコン窒化膜１１４と，選択ゲートＳＧ１のシリコン酸化膜１１７、ポリシリコン膜１１８とは，シリコン酸化膜１１６により分離された構成である，
半導体装置。」
２　引用文献２について
　原査定の拒絶の理由に引用された引用文献２（米国特許出願公開第２００８／００７６２２１号明細書）には、図面とともに次の事項が記載されている。
（１）「[0043]　FIG. 16  illustrates the semiconductor device  10  of  FIG. 15  after forming silicide regions  82 ,  84 ,  86 ,  88 ,  90 ,  92 , and  94 . Before forming the silicide regions  82 ,  84 ,  86 ,  88 ,  90 ,  92 , and  94 , the dielectric regions  42  and  46  are removed. In addition exposed portions of the dielectric regions  44 ,  48  and  50  are also removed. The removal can occur using any conventional processing. After removing dielectric regions to expose silicon-containing regions, a salicidation process is performed.  
・・・
 Because the first gates  22  and  24  have heights that are greater than the second gates  56  and  58  when siliciding the first gates  22  and  24  and the second gates  56  and  58  the silicide will not bridge the first gates  22  and  24  with the second gates  56  and  58 , respectively and thus short the gates together.
」
（当審訳：［００４３］　図１６は，シリサイド領域82, 84, 86, 88, 90, 92, 94を形成した後の図１５の半導体デバイス10を示す。シリサイド領域82, 84, 86, 88, 90, 92, 94を形成する前に誘電体領域42と46が除去される。誘電体領域44, 48及び50の露出部分も除去される。除去は，任意の従来の処理を用いて行うことが出来る。誘電体領域を除去してシリコン含有領域を露出させた後，サリサイドプロセスを行う。
・・・
第１のゲート22, 24及び第２のゲート56, 58をシリサイド化する際に第１のゲート22及び 24は第２のゲート56及び58よりも大きな高さを有しているので，シリサイドは，第１のゲート22及び 24を第２のゲート56及び58のそれぞれとゲートを一緒に短絡することはない。）
（２）図１５
（３）図１６
３　引用文献３について
　原査定の拒絶の理由に引用された引用文献３（特表２００９−５３２９１１号公報）には、図面とともに次の事項が記載されている。
「【００２１】
　電荷蓄積領域１６４Ａ、１６４Ｂは、電荷（例えば電子）が電荷蓄積層１６４Ａ、１６４Ｂにだけ注入されることができるように、電荷蓄積領域１６４Ａ、１６４Ｂの間に配置された分離領域１７０によって、物理的、電気的に分離されている。１つの実施において、制御ゲート１６８はポリシリコンから成ることができ、電荷蓄積層１６４Ａ、１６４Ｂは、例えばシリコンリッチな窒化物などの窒化物、酸化アルミニウム、ポリシリコン、低ｋ誘電体、又は他の同等の電荷捕獲材料から成ることができ、分離領域１７０は例えば酸化物から成ることができる。従って、実施に応じて、誘電体の積層は、例えば、酸化物−窒化物−酸化物（ＯＮＯ）の積層、酸化物−シリコンリッチ窒化物−酸化物（ＯＲＯ）の積層、酸化物−ポリ−酸化物（ＯＳＯ）の積層、酸化物−窒化物−酸化物−窒化物−酸化物（ＯＮＯＮＯ）の積層、酸化物−シリコンリッチ窒化物−酸化物−シリコンリッチ窒化物−酸化物（ＯＲＯＲＯ）の積層、などから成ることができる。」
４　引用文献４について
　原査定の拒絶の理由に引用された引用文献４（特開２００８−０４１８３２号公報）には、図面とともに次の事項が記載されている。
「【００８０】
　次に、図７に示されるように、ゲート絶縁膜（ゲート酸化膜）形成工程を行う。この際、高耐圧素子部（高耐圧部）Ａ２で最も厚いゲート絶縁膜が必要となるため、その膜厚（高耐圧素子部Ａ２で必要なゲート絶縁膜の膜厚）にあわせて酸化して高耐圧素子部Ａ２にゲート絶縁膜１１を形成する。他の部分（高耐圧素子部Ａ２以外の領域）の酸化膜はフォトリソグラフィ法などを用いて除去する。次に、他の領域Ａ１，Ａ３（で必要なゲート絶縁膜の膜厚）にあわせて酸化を行い、例えば３ｎｍの厚みのゲート絶縁膜１２をメモリセル部Ａ１および素子部Ａ３に形成する。この２回目の酸化時（ゲート絶縁膜１２形成時）に、最初に形成した高耐圧部Ａ２のゲート絶縁膜１１も更に厚くなる。そのため、最初の酸化時には、この（ゲート絶縁膜１１の）膜厚変化分を見込んで酸化すればよい。さらに多くの膜厚種が必要な場合には、この工程を繰り返し行うことで形成することができる。」
５　引用文献５について
　原査定の拒絶の理由に引用された引用文献５（特開２０１１−１９９０８４号公報）には、図面とともに次の事項が記載されている。
「【００２４】
　高耐圧トランジスタ３ａは、キャパシタ素子３ｂと同様に周辺回路領域３にあり、例えば、キャパシタ素子３ｂと隣接またはキャパシタ素子３ｂから離れて配設されている。高耐圧トランジスタ３ａは、選択ゲートトランジスタ１ｂに比較して、ゲート長、ゲート幅が大きく、より大きな配置面積を占めている。高耐圧トランジスタ３ａは、半導体基板１１のゲート長方向の両端部にソース／ドレインとなる拡散領域３４が配設されている。図示を省略するが、高耐圧トランジスタ３ａとキャパシタ素子３ｂのプラグ３８、３９は配線層等によって、直接または他の素子等を介して接続される。」
６　引用文献６について
　原査定の拒絶の理由に引用された引用文献６（特開２００７−３１８１０４号公報）には、図面とともに次の事項が記載されている。
「【０１４３】
　導電膜２８１上にフォトリソグラフィ工程によりレジストを形成し、エッチング装置により導電膜２８１をエッチングして、図（Ｓ１０）に示すように、第１導電膜２８３〜２８６を半導体層２７３〜２７６上に形成する（図３０参照）。第１導電膜２８３〜２８６はＴＦＴのゲート電極またはゲート配線となる。高耐圧型のｎチャネル型ＴＦＴでは、他のＴＦＴよりもゲート幅（チャネル長）が広くなるように、導電膜２８５を形成している。第１導電膜２８６はコンデンサの一方の電極を構成する。」
第４　対比・判断
１　本願発明１について
（１）対比
　本願発明１と引用発明とを対比すると、次のことがいえる。
ア　引用発明の「一方のメモリセルのメモリゲートＭＧ１」，「一方のメモリセルの選択ゲートＳＧ１」及び「他方のメモリセルの選択ゲートＳＧ１」は，本願発明１の「第１のメモリゲート」，「第１の選択ゲート」及び「第２の選択ゲート」にそれぞれ対応する。
イ　引用発明の「一方のメモリセルのメモリゲートＭＧ１」の電荷蓄積膜となる「シリコン窒化膜１０８」は，メモリセルへの書込み時に電荷が蓄積されるものであるから，本願発明１の「電荷トラップ誘電体」に相当し，また，引用発明の「一方のメモリセルのメモリゲートＭＧ１」の「ポリシリコン膜１１０および１１３」は，シリコン窒化膜１０８上に積層されているので，本願発明１の「第１のゲート導体層」に相当している。
　よって，半導体装置の中の不揮発性メモリセル領域うち，メモリゲートＭＧ１等が形成された領域に形成された引用発明の「メモリゲートＭＧ１」は，本願発明１の「前記半導体装置の第１の領域に配設され、電荷トラップ誘電体に重なるように配設された第１のゲート導体層を含む第１のメモリゲート」に相当している。
　
ウ　引用発明の「選択ゲートＳＧ１」は，「ゲート電極膜であるポリシリコン膜１１８」だけでなく「絶縁膜であるシリコン酸化膜１１７」も含んだものであるのに対し，本願発明１の「選択ゲート」は，「誘電体層」を含むものではないから，引用発明の「一方のメモリセルの選択ゲートＳＧ１」の中のゲート電極膜である「ポリシリコン膜１１８」が，本願発明１の「第１の選択ゲート」に対応し，引用発明の「他方のメモリセルの選択ゲートＳＧ１」の中のゲート電極膜である「ポリシリコン膜１１８」が，本願発明１の「第２の選択ゲート」に対応する。
エ　引用発明では，メモリセルは不揮発性メモリセル領域に形成されるものであり，「一方のメモリセルのメモリゲートＭＧ１と選択ゲートＳＧ１の間には，絶縁膜であるシリコン酸化膜１１６が形成」されていることから，上記ウの事項を踏まえると，引用発明の「一方のメモリセルの選択ゲートＳＧ１」の「ポリシリコン膜１１８」は，本願発明１の「前記第１の領域に、前記第１のメモリゲートの側壁に隣接して配設された第１の選択ゲート」に相当しており，また，引用発明の「一方のメモリセルの選択ゲートＳＧ１」の「絶縁膜であるシリコン酸化膜１１６」は，本願発明１の「前記第１のメモリゲートの前記側壁と前記第１の選択ゲートとの間に配設された側壁誘電体」に相当している。
オ　引用発明では，一方のメモリセルの選択ゲートＳＧ１は，一方のメモリセルのメモリゲートＭＧ１と他方のメモリセルの選択ゲートＳＧ１との間に配置されることになるから，上記ウ及びエの事項を踏まえると，引用発明の「他方のメモリセルの選択ゲートＳＧ１」の「ポリシリコン膜１１８」は，本願発明１の「前記第１の領域に、前記第１の選択ゲートに隣接して配設された第２の選択ゲートであって、前記第１の選択ゲートが前記第１のメモリゲートと該第２の選択ゲートの間に配設される、該第２の選択ゲート」に相当している。
カ　引用発明の，不揮発性メモリセル領域内の「メモリゲートＭＧ１と選択ゲートＳＧ１を並んで配置してメモリセルが形成された領域」，不揮発性メモリセル領域内の「それ以外の領域」，及び「周辺回路領域」は，本願発明１の「半導体装置の第１の領域」，「半導体装置の第２の領域」，「半導体装置の第３の領域」に対応するものであるところ，引用発明ではそれらの領域にそれぞれトランジスタが形成されるものであるから，引用発明も本願発明１の「前記半導体装置の第２の領域に配設され、第１の論理ゲート誘電体を含む第１の論理ゲート」及び「前記半導体装置の第３の領域に配設され、第２の論理ゲート誘電体を含む第２の論理ゲート」を備えているといえる。
キ　引用発明の「一方のメモリセルの選択ゲートＳＧ１」内の絶縁膜である「シリコン酸化膜１１７」及び「他方のメモリセルの選択ゲートＳＧ１」内の絶縁膜である「シリコン酸化膜１１７」は，本願発明１の「選択ゲートの下に配設された誘電体層」に対応する。
ク　したがって、本願発明１と引用発明との間には、次の一致点、相違点があるといえる。
（一致点）
「半導体装置であって、
　前記半導体装置の第１の領域に配設され、電荷トラップ誘電体に重なるように配設された第１のゲート導体層を含む第１のメモリゲートと、
　前記第１の領域に、前記第１のメモリゲートの側壁に隣接して配設された第１の選択ゲートと、
　前記第１の領域に、前記第１の選択ゲートに隣接して配設された第２の選択ゲートであって、前記第１の選択ゲートが前記第１のメモリゲートと該第２の選択ゲートの間に配設される、該第２の選択ゲートと、
　前記第１のメモリゲートの前記側壁と前記第１の選択ゲートとの間に配設された側壁誘電体と、
　前記第１の選択ゲートの下に配設された誘電体層であって，該誘電体層は，前記側壁誘電体によって、前記電荷トラップ誘電体及び前記第１のメモリゲートから分離されるように配設される、該誘電体層と
　前記半導体装置の第２の領域に配設され、第１の論理ゲート誘電体を含む第１の論理ゲートと、
　前記半導体装置の第３の領域に配設され、第２の論理ゲート誘電体を含む第２の論理ゲートと、
を備えた、
半導体装置。」
（相違点）
（相違点１）本願発明１の「誘電体層」は，「前記第１の選択ゲート及び前記第２の選択ゲートの下に配設された誘電体層」であるのに対し，引用発明の「誘電体層」に相当する「一方のメモリセルの選択ゲートＳＧ１」の「シリコン酸化膜１１７」は，「他方のメモリセルの選択ゲートＳＧ１」の「ポリシリコン膜１１８」の下には配設されていない点。
（相違点２）本願発明１は，「前記誘電体層、前記第１の論理ゲート誘電体、及び前記第２の論理ゲート誘電体は、それぞれ互いに異なる厚さを有する」という構成を備えているのに対し、引用発明の不揮発性メモリセル領域，周辺回路領域にそれぞれ形成されたトランジスタの絶縁膜が互いに異なる厚さを有する構成を備えているか不明である点。
（２）相違点についての判断
　引用文献２には，第１のゲート（２２，２４）と第２のゲート（５６，５８）を備えたスプリットゲートメモリセルが記載されているところ，該「第１のゲート」及び該「第２のゲート」は本願発明１の「メモリゲート」及び「選択ゲート」に対応しているとして検討する。
　引用文献２には，スプリットゲートメモリセルの製造過程について，図１５の段階では，隣接する２つのスプリットゲートメモリセルにおいて，一方のスプリットゲートメモリセルの第２のゲート５６と他方のスプリットゲートメモリセルの第２のゲート５８の下に誘電体領域44が形成されているものの，次の図１６の段階では，誘電体領域44は除去され，除去された場所にシリサイド領域88を形成することが記載されている。
　そうすると，引用文献２のスプリットゲートメモリセルの構成では，「誘電体領域」が，第２のゲート５６だけでなく第２のゲート５８の下にも配設されたものとはならないので，引用文献２には相違点１の構成は記載されていない。また，引用文献３〜６にも，相違点１に対応する構成は記載も示唆もされていない。
　したがって、上記相違点２について判断するまでもなく、本願発明１は、当業者であっても引用発明、引用文献２〜６に記載された技術的事項に基づいて容易に発明できたものであるとはいえない。
２　本願発明２〜１４について
　本願発明２〜１４も、本願発明１と同一の構成を備えるものであるから、本願発明１と同じ理由により、当業者であっても、引用発明、引用文献２〜６に記載された技術的事項に基づいて容易に発明できたものとはいえない。
３　本願発明１５について
　本願発明１５は、本願発明１の「第１の選択ゲート」側を「第１のメモリセル」とし，「第２の選択ゲート」側を「第２のメモリセル」に限定したものであり，本願発明１５も，本願発明１と引用発明の相違点１の構成である「前記第１の選択ゲート及び前記第２の選択ゲートの下に配設された誘電体層」を備えているものであるから，本願発明１と同様の理由により、当業者であっても、引用発明、引用文献２〜６に記載された技術的事項に基づいて容易に発明できたものとはいえない。
４　本願発明１６〜２２について
　本願発明１６〜２２も、本願発明１５と同一の構成を備えるものであるから、本願発明１５と同じ理由により、当業者であっても、引用発明、引用文献２〜６に記載された技術的事項に基づいて容易に発明できたものとはいえない。
第５　原査定の概要及び原査定についての判断
　原査定は、請求項１−２２に係る発明について上記引用文献１に記載された発明及び上記引用文献２〜６に記載された技術的事項に基づいて、当業者が容易に発明できたものであるから、特許法第２９条第２項の規定により特許を受けることができないというものである。しかしながら、上記第４の１に記載したように，引用文献１〜６には相違点１の構成は記載も示唆もされていないのであるから，本願発明１−２２は、上記引用文献１に記載された発明及び上記引用文献２〜６に記載された技術的事項に基づいて、当業者が容易に発明できたものではない。したがって、原査定を維持することはできない。
第６　当審拒絶理由について
　当審が通知した特許法第３６条第６項第２号の拒絶の理由は，平成３１年２月１４日付けの補正において、拒絶の理由は解消した。
第７　むすび
　以上のとおり、本願発明１−２２は、当業者が引用発明及び引用文献２〜６に記載された技術的事項に基づいて容易に発明をすることができたものではない。
　したがって、原査定の理由によっては、本願を拒絶することはできない。
　また、他に本願を拒絶すべき理由を発見しない。
　よって、結論のとおり審決する。