【事件の表示】
　特許第３４１４８３３号「半導体薄膜の製造方法および磁電変換素子の製造方法」の請求項１、５、９、１３、１４に係る特許に対する特許異議の申立てについて、次のとおり決定する。
【結　論】
　訂正を認める。
　特許第３４１４８３３号の請求項１０、１１に係る特許を維持する。
【理　由】
Ｉ．手続の経緯
　特許第３４１４８３３号の請求項１〜１４に係る発明についての出願は、平成６年５月１８日（優先権主張日、平成５年５月２８日、平成５年６月１８日、平成６年１月１８日）に特許出願され、平成１５年４月４日にその発明について特許権の設定登録がなされ、その後、特許異議申立人雨山範子より請求項１、５、９、１３、１４に係る発明の特許に対して特許異議の申立てがなされ、取消理由が通知され、その指定期間内である平成１７年７月１９日に訂正請求がなされたものである。
　    
II．訂正の適否についての判断
１．訂正の内容
（１ａ）訂正事項ａ
　請求項１を削除し、請求項１を引用していた請求項２を独立形式にすると共に、請求項番号を新たに請求項１と訂正する。
（１ｂ）訂正事項ｂ 
　請求項１を引用していた請求項３、４を独立形式にすると共に、請求項番号を新たに請求項２、３と訂正する。
（１ｃ）訂正事項ｃ
　請求項５を削除する。また、請求項１を引用していた請求項６〜８を独立形式にすると共に、請求項番号を新たに請求項４〜６と訂正する。
（１ｄ）訂正事項ｄ 
　請求項９を削除する。また、請求項９を引用していた請求項１０、及び請求項１を引用していた請求項１１、１２を独立形式にすると共に、請求項番号を新たに請求項７〜９と訂正する。
（１ｅ）訂正事項ｅ 
　請求項１を引用していた請求項１３を独立形式にすると共に、「半導体薄膜が、リン化インジウム、砒化インジウム、ビスマス化インジウム叉はアンチモン化ガリウムから選ばれた少なくとも一つとアンチモン化インジウムとの混晶叉はアンチモン化インジウムの単体からなること」を「この予備堆積層上にリン化インジウム、砒化インジウムから選ばれた少なくとも一つとアンチモン化インジウムとの混晶からなる半導体薄膜を、」と訂正し、請求項番号を新たに請求項１０と訂正する。
（１ｆ）訂正事項ｆ 
　請求項１４の「請求項１から請求項１３に記載の」を「請求項１から請求項１０に記載の」と訂正すると共に、請求項番号を新たに請求項１１と訂正する。
（１ｇ）訂正事項ｇ 
  明細書段落【０００９】の「を有することを特徴とする半導体薄膜の製造方法である。」を「を有することを特徴とする半導体薄膜の製造方法において、アルミニウムからなる下地層を０．１〜３ｎｍの厚さに形成し、予備堆積層を２５０〜４３０℃の温度範囲で形成開始し、半導体薄膜を３７０〜４６０℃の温度範囲で、予備堆積層形成開始温度より高い温度で形成する半導体薄膜の製造方法、あるいは、ガリウムからなる下地層を０．１〜２ｎｍの厚さに形成し、予備堆積層を２５０〜４００℃の温度範囲で形成開始し、半導体薄膜を３７０〜４６０℃の温度範囲で、予備堆積層形成開始温度より高い温度で形成する半導体薄膜の製造方法、あるいは、インジウムからなる下地層を０．１〜２ｎｍの厚さに形成し、予備堆積層を２５０〜３５０℃の温度範囲で形成開始し、半導体薄膜を３７０〜４６０℃の温度範囲で形成する半導体薄膜の製造方法。」と訂正する。
　
２．訂正の目的の適否、新規事項の有無、及び特許請求の範囲の拡張・変更の存否
（２ａ）上記訂正事項ａ、ｂは、請求項１を削除すると共に、請求項１を引用していた請求項２〜４を独立形式として記載し新たに請求項１〜３とするものであるから、特許請求の範囲の減縮ないし明りょうでない記載の釈明を目的とする訂正に該当する。
（２ｂ）上記訂正事項ｃは、請求項５を削除すると共に、請求項１を引用していた請求項６〜８を独立形式として記載し新たに請求項４〜６とするものであるから、特許請求の範囲の減縮ないし明りょうでない記載の釈明を目的とする訂正に該当する。
（２ｃ）上記訂正事項ｄは、請求項９を削除すると共に、請求項９を引用していた請求項１０を独立形式として記載し、請求項１を引用していた請求項１１、１２を独立形式として記載し、新たに請求項７〜９とするものであるから、特許請求の範囲の減縮ないし明りょうでない記載の釈明を目的とする訂正に該当する。
（２ｅ）上記訂正事項ｅは、請求項１を引用していた請求項１３を独立形式として記載すると共に、半導体薄膜が「リン化インジウム、砒化インジウム、ビスマス化インジウム叉はアンチモン化ガリウムから選ばれた少なくとも一つとアンチモン化インジウムとの混晶叉はアンチモン化インジウムの単体からなる」のうち、ビスマス化インジウム叉はアンチモン化ガリウムから選ばれた少なくとも一つとアンチモン化インジウムとの混晶と、アンチモン化インジウムの単体からなることを削除して、半導体薄膜が「リン化インジウム、砒化インジウムから選ばれた少なくとも一つとアンチモン化インジウムとの混晶からなる」と限定し、更に請求項番号を新たに請求項１０とするものであるから、特許請求の範囲の減縮ないし明りょうでない記載の釈明を目的とする訂正に該当する。
（２ｆ）上記訂正事項ｆは、請求項１４で引用する請求項の記載、即ち「請求項１から請求項１３に記載の」を「請求項１から請求項１０に記載の」と訂正すると共に、請求項番号を新たに請求項１１とするものであるから、特許請求の範囲の減縮ないし明りょうでない記載の釈明を目的とする訂正に該当する。
（２ｇ）上記訂正事項ｆは、上記特許請求の範囲の訂正に基づき訂正後の請求項と整合するよう発明の詳細な説明の記載を訂正するものであるから、明りょうでない記載の釈明を目的とする訂正に該当する。
　また、上記の訂正は、いずれも願書に添付した明細書に記載された事項の範囲内のものであり、また実質上特許請求の範囲を拡張し、又は変更するものではない。
　
３．訂正の適否の結論
　以上のとおりであるから、上記訂正は、特許法等の一部を改正する法律（平成６年法律第１１６号）附則第６条第１項の規定によりなお従前の例によるとされる、特許法第１２０条の４第３項において準用する平成６年法律第１１６号による改正前の特許法第１２６条第１項ただし書き、第２項及び第３項の規定に適合するので、当該訂正を認める。
　
III．特許異議申立てについての判断
１．本件発明
　本件特許の請求項１〜１０に係る発明は、上記のとおり訂正が認められるから、平成１７年７月１９日付訂正明細書の特許請求の範囲の請求項１〜１０に記載されたとおりのものである。そして、特許異議の申立られた請求項１、５、９、１３、１４に係る発明は、上記訂正により、請求項１、５、９は削除され、請求項１３、１４は新たに請求項１０、１１となったものであって、訂正後の新たな請求項１０、１１は次のとおりである。
「【請求項１０】表面がシリコン単結晶からなる基板の表面酸化膜を除去し且つ表面のシリコンの未結合手を水素原子により終端させる工程と、
　この水素終端した基板上にアルミニウム、ガリウム、インジウムから選ばれた少なくとも1つからなる下地層を形成する工程と、
　この下地層上に少なくともインジウムとアンチモンとを含む予備堆積層を形成する工程と、
　この予備堆積層上にリン化インジウム、砒化インジウムから選ばれた少なくとも一つとアンチモン化インジウムとの混晶からなる半導体薄膜を、前記予備堆積層の形成開始温度より高い温度で形成する工程を有する半導体薄膜の製造方法。
【請求項１１】請求項１から請求項１０に記載のいずれかの半導体薄膜の製造方法を適用して得た半導体薄膜を加工し、これに電極を付設することを特徴とする磁電変換素子の製造方法。」（以下、「本件発明１０」、「本件発明１１」という。）
　
２．当審での取消理由通知で引用された刊行物、参考資料、及び各刊行物の記載事項
　刊行物１：Ｊ．Ｉ．Ｃｈｙｉ，ｅｔ　ａｌ，“Ｍｏｌｅｃｕｌａｒ　ｂｅａｍ　ｅｐｉｔａｘｉａｌ　ｇｒｏｗｔｈ　ａｎｄ　ｃｈａｒａｃｔｅｒｉｚａｔｉｏｎ　ｏｆ　ＩｎＳｂ　ｏｎ　Ｓｉ”，Ａｐｐｌ．Ｐｈｙｓ．Ｌｅｔｔ．５４（１１），１３　Ｍａｒｃｈ　１９８９，ｐ１０１６−１０１８（甲第２号証）
　刊行物２：Ｔ．Ｙ．Ｃｈｉａｎｇ，ｅｔ　ａｌ，“Ｌｏｗ−ｔｅｍｐｅｒａｔｕｒｅ（４９０℃）ＧａＡｓ　ｅｐｉｔａｘｉａｌ　ｇｒｏｗｔｈ　ｏｎ（１００）Ｓｉ　ｂｙ　ｍｏｌｅｃｕｌａｒ　ｂｅａｍ　ｅｐｉｔａｘｙ”，Ａｐｐｌ．Ｐｈｙｓ．Ｌｅｔｔ．６２（９），１　Ｍａｒｃｈ　１９９３，ｐ９８５−９８７（甲第１号証）
　刊行物３：雨宮好仁　外、電気学会論文誌、Ｖｏｌ．９３−Ｃ，Ｎｏ．１２，（１９７３），ｐ２７３−２８０
　刊行物４：Ｙｏｓｈｉｈｉｔｏ　Ａｍｅｍｉｙａ，ｅｔ　ａｌ，“Ｅｌｃｔｒｉｃａｌ　ｐｒｏｐｅｒｔｉｅｓ　ｏｆ　ＩｎＳｂ−ｂａｓｅｄ　ｍｉｘｅｄ　ｃｒｙｓｔａｌ　ｆｉｌｍｓ”，Ｊ．Ａｐｐｌ．Ｐｈｙｓ．Ｖｏｌ．４４、Ｎｏ．４、１９７３，ｐ１６２５−１６３０
　参考資料１：大場博文　外、「ＩｎＳｂのＳｉ上エピタキシャル成長」（３１ａ−ＳＺＭ−１）１９９３年（平成５年）春季第４０回応用物理学関係連合講演会講演予稿集　第１分冊、（社）応用物理学会　１９９３年３月２９日発行　ｐ２８０　
　参考資料２：特開平５−７４７０９号公報
　参考資料３：Ｋ．Ａｄｏｍｉ，ｅｔ　ａｌ，“Ｍｏｌｅｃｕｌａｒ　ｂｅａｍ　ｅｐｉｔａｘｉａｌ　ｇｒｏｗｔｈ　ｏｆ　ＧａＡｓ　ａｎｄ　ｏｔｈｅｒ　ｃｏｍｐｏｕｎｄ　ｓｅｍｉｃｏｎｄｕｃｔｏｒｓ”，Ｔｈｉｎ　Ｓｏｌｉｄ　Ｆｉｌｍｓ，２０５（１９９１）ｐ１８２−２１２
　参考資料４：福中敏昭　外、「高感度ＩｎＳｂ薄膜磁気抵抗素子の特性とその応用」東洋通信機技報、１９８７　Ｎｏ．４０　ｐ１〜９
　
（１）刊行物１
　「For the growth of InSb directly on slicon,an indium pre-exposure of 4 s was employed to initiate the growth at about 380℃． After a 500-Å-thick InSb layer was grown, the substrate temperature was increased to 420℃．」（Ｓｉ基板のＩｎＳｂ層を直接形成する場合は、約３８０℃の初期成長に先がけて、予めインジウムを４秒間照射する方法を採用した。ｌｎＳｂ層が５００Å厚に達したら、基板温度を４２０℃に昇温させた。）（１０１６頁右欄２７〜３１行）が記載されている。
　      
（２）刊行物２
（２ａ）「Silicon substrates used were n-type,(100)misoriented 4°toward [110] in this study．」（本実験では、Ｎ型、Ｓｉ（１００）基板（４°「１１０］オフ）のシリコン基板が用いられる。）（９８５頁右欄５〜６行）　         
（２ｂ）「After rerinsing in deionized water, the Si wafer was locked on a spin-etch machine and dipped with HF/alcohol solution during high-speed spinning to remove the oxide and form a hydrogen passivation surface．」（Ｓｉ基板は純水リンスの後、スピンエッチング装置に導入され、酸化層をエッチングし表面を水素終端するために、ＨＦ／アルコール溶液中で高速回転しながら浸漬させた。）（９８５頁右欄９〜１３行）　
（２ｃ）「After the low-temperature thermal cleaning, the HF-dipped Si surface was observed to be still of 1×1 bulklike structure by reflection high-energy electron diffraction (RHEED) [as shown in Fig.1(a)], which ensured that tne GaAs layer will grow on Si still passivated with hydrogen．Following As prelayer deposition,the Ga shutter was opened and growth was initiated on the pseudomorphic Si at a substrate temperature of 270℃ and a growth rate of 0.1μｍ ／ｈ．After the deposition of a few monolayers,the RHEED pattern transformed to a spot pattern[Fig.l(b)]．The growth was stopped after the deposition of 400ÅGaAs,then the substrate temperature was raised to 485℃ and 0.5μｍ GaAs was grown at a growth rate of lμｍ ／ｈ．」（この低温での清浄化処理の後、フッ化水素（ＨＦ)で処理されたＳｉ基板表面は、水素で終端されたＳｉ基板上にＧａＡｓが成長するのが確実な、バルク（Ｓｉ）と同様（ｂｕｌｋｌｉｋｅ）な1×1再構成構造を有することがＲＨＥＥＤで観察された［Ｆｉｇ．１（ａ）参照］。Ａｓの先行堆積に続いて、Ｇａのシャッタを開け、基板温度２７０℃成長速度０．１μｍ／ｈｒの条件で、Ｓｉ基板上への成長を開始した。数モノレイヤ堆積後のＲＨＥＥＤはスポットパターンとなっていた［Ｆｉｇ．１（ｂ）参照］。４００ÅのＧａＡｓが堆積したら一旦成長をストップさせ、基板温度を４８５℃まで上げて０．５μｍのＧａＡｓを１．０μｍ／ｈｒの速度で成長させた。）（９８５頁右欄３２行〜９８６頁左欄２行）が記載されている。
　
（３）刊行物３
　「ＩｎＳｂを基本とした混晶の電子移動度」と題する論文で、ＩｎＳｂの電子移動度をより大きくするために，ＩｎＢｉを混合すること（２７９頁右欄下から３行〜２８０頁左欄３行）が記載されている。
　
（４）刊行物４
　「Electrical　properties　of　InSb-based　mixed　crystal　films」と題する論文で、ＩｎＳｂのホール係数を大きくするために，ＧａＳｂを混合することが記載されている。
　
３．当審の判断
（３−１）本件発明１０について
　刊行物１には、上記摘記事項によれば、Ｓｉ基板上にＩｎＳｎ層を形成する場合に、４秒間Ｉｎを照射してＩｎ層を形成し、次に３８０℃の基板温度で５００Å厚のＩｎＳｂ層を成長させ、その後、基板温度を４２０℃に上げてＩｎＳｂ層を成長させることが記載されており、刊行物２には、Ｓｉ基板上に確実なＧａＡｓ層をエピタキシャル成長させるために、Ｓｉ基板を純水リンスの後、酸化層をエッチングして表面を水素終端化することが記載されている。そして、刊行物３には、ＩｎＳｂの電子移動度を大きくするために、ＩｎＳｂにＩｎＢｉを混合することが記載され、刊行物４には、ＩｎＳｂのホール係数を大きくするために、ＩｎＳｂにＧａＳｂを混合することは記載されている。
　しかしながら、本件発明１０は、ビスマス化インジウム又はアンチモン化ガリウムとアンチモン化インジウムとの混晶又はアンチモン化インジウムの単体からなる半導体薄膜とすることは発明を特定するための事項とはしておらず、本件発明１０が特徴とする、リン化インジウム、砒化インジウムから選ばれた少なくとも一つとアンチモン化インジウムとの混晶からなる半導体薄膜については、いずれの刊行物１〜４にも記載ないしこれを示唆する記載は何もない。
　そして、本件発明１０は、その発明を特定する事項により、バルク型と同等の電子移動度を有するＩｎＳｂ薄膜を容易に且つ安価に直接基板上に形成することにより、高温用途にも十分な信頼性をもって適用できる半導体薄膜の製造方法および磁電変換素子の製造方法を提供できるという、刊行物１〜４の記載からは予測することのできない格別顕著な効果を奏しているものである。
　したがって、本件発明１０は刊行物１〜４に記載された発明に基いて当業者が容易に発明をすることができたものとすることはできない。
　
（３−２）本件発明１１について
　本件発明１１は、請求項１〜１０のいずれかの半導体薄膜の製造方法を適用して得た半導体薄膜を、加工しこれに電極を付設することを特徴とする磁電変換素子の製造方法であるが、特許異議の申立てられた訂正前の請求項１、５、９は上記のとおり削除されたので、上記本件発明１０を引用する本件発明１１についてだけ検討する。
　そうすると、上記（３−１）で示したとおり、本件発明１０が刊行物１〜４に記載された発明に基いて当業者が容易に発明をすることができたものとすることはできない以上、同じ理由によって、本件発明１１は、刊行物１〜４に記載された発明に基いて当業者が容易に発明をすることができたものとすることはできない。
　　
IV．むすび
　以上のとおりであるから、特許異議の申立ての理由及び証拠によっては、本件請求項１０、１１に係る発明の特許を取り消すことはできない。
　また、他に本件請求項１０、１１に係る発明の特許を取り消すべき理由を発見しない。
　したがって、本件請求項１０、１１に係る発明の特許は拒絶の査定をしなければならない特許出願に対してされたものと認めない。
　よって、特許法等の一部を改正する法律（平成６年法律第１１６号）附則第１４条の規定に基づく、特許法等の一部を改正する法律の一部の施行に伴う経過措置を定める政令（平成７年政令第２０５号）第４条第２項の規定により、結論のとおり決定する。
【異議決定日】
平成１７年１０月１１日（２００５．１０．１１）
【訂正の要旨】
審決（決定）の【理由】欄参照。
（５４）【発明の名称】
半導体薄膜の製造方法および磁電変換素子の製造方法
（５７）【特許請求の範囲】
　【請求項１】
　表面がシリコン単結晶からなる基板の表面酸化膜を除去し且つ表面のシリコンの未結合手を水素原子により終端させる工程と、
　この水素終端した基板上にアルミニウムからなる下地層を
０．１〜３ｎｍの厚さに
　この下地層上に少なくともインジウムとアンチモンとを含む予備堆積層を
２５０〜４３０℃の温度範囲で形成開始す
　この予備堆積層上に少なくともインジウムとアンチモンとを含む半導体薄膜を
３７０〜４６０℃の温度範囲で、
　【請求項２】
　
表面がシリコン単結晶からなる基板の表面酸化膜を除去し且つ表面のシリコンの未結合手を水素原子により終端させる工程と、
　
この水素終端した基板上にガリウムからなる下地層を０．１〜２ｎｍの厚さに形成する工程と、
　
この下地層上に少なくともインジウムとアンチモンとを含む予備堆積層を２５０〜４００℃の温度範囲で形成開始する工程と、
　
この予備堆積層上に少なくともインジウムとアンチモンとを含む半導体薄膜を３７０〜４６０℃の温度範囲で、前記予備堆積層の形成開始温度より高い温度で形成する工程を有する半導体薄膜の製造方法。
　【請求項３】
　
表面がシリコン単結晶からなる基板の表面酸化膜を除去し且つ表面のシリコンの未結合手を水素原子により終端させる工程と、
　
この水素終端した基板上にインジウムからなる下地層を０．１〜２ｎｍの厚さに形成する工程と、
　
この下地層上に少なくともインジウムとアンチモンとを含む予備堆積層を２５０〜３５０℃の温度範囲で形成開始する工程と、
　
この予備堆積層上に少なくともインジウムとアンチモンとを含む半導体薄膜を３７０〜４６０℃の温度範囲で、前記予備堆積層の形成開始温度より高い温度で形成する工程を有する半導体薄膜の製造方法。
　【請求項４】
　
表面がシリコン単結晶からなる基板の表面酸化膜を除去し且つ表面のシリコンの未結合手を水素原子により終端させる工程と、
　
この水素終端した基板上にアルミニウム、ガリウム、インジウムから選ばれた少なくとも１つからなる下地層を形成する工程と、
　
この下地層上にアルミニウムとインジウムとアンチモンからなり、その膜厚の増加とともにアルミニウムの組成比が減少している予備堆積層を形成する工程と、
　
この予備堆積層上に少なくともインジウムとアンチモンとを含む半導体薄膜を前記予備堆積層の形成開始温度より高い温度で形成する工程を有する半導体薄膜の製造方法。
　【請求項５】
　
表面がシリコン単結晶からなる基板の表面酸化膜を除去し且つ表面のシリコンの未結合手を水素原子により終端させる工程と、
　
この水素終端した基板上にアルミニウム、ガリウム、インジウムから選ばれた少なくとも１つからなる下地層を形成する工程と、
　
この下地層上にガリウムとインジウムとアンチモンからなる予備堆積層を形成する工程と、
　
この予備堆積層上に少なくともインジウムとアンチモンとを含む半導体薄膜を前記予備堆積層の形成開始温度より高い温度で形成する工程を有する半導体薄膜の製造方法。
　【請求項６】
　
表面がシリコン単結晶からなる基板の表面酸化膜を除去し且つ表面のシリコンの未結合手を水素原子により終端させる工程と、
　
この水素終端した基板上にアルミニウム、ガリウム、インジウムから選ばれた少なくとも１つからなる下地層を形成する工程と、
　
この下地層上に少なくともインジウムとアンチモンとを含む予備堆積層を形成する工程と、
　
この予備堆積層上に少なくともインジウムとアンチモンとを含む半導体薄膜を前記予備堆積層の形成開始温度より高い温度で形成する工程を有する半導体薄膜の製造方法であって、
　
前記予備堆積層のアルミニウムとガリウムとインジウムとの比が、前記予備堆積層の、前記下地層に接する面側から前記半導体層に接する面側にかけて、前記下地層のアルミニウムとガリウムとインジウムとの比から前記半導体薄膜のそれらの比に連続的叉は段階的に変化させる半導体薄膜の製造方法。
　【請求項７】
　
表面がシリコン単結晶からなる基板の表面酸化膜を除去し且つ表面のシリコンの未結合手を水素原子により終端させる工程と、
　
この水素終端した基板上にアルミニウム、ガリウム、インジウムから選ばれた少なくとも１つからなる下地層を形成する工程と、
　
この下地層上に少なくともインジウムとアンチモンとを含む予備堆積層を形成開始温度に保持した状態で、その形成膜厚の増加とともにインジウムに対するアンチモンの蒸着粒子数比を増大させながら形成した後、この状態から、基板を少なくとも３７０℃の温度に達するまで０．５℃／ｓ以上の速度で基板温度を昇温する形成する工程と、
　
この予備堆積層上に少なくともインジウムとアンチモンとを含む半導体薄膜を前記予備堆積層の形成開始温度より高い温度で形成する工程を有する半導体薄膜の製造方法。
　【請求項８】
　
表面がシリコン単結晶からなる基板の表面酸化膜を除去し且つ表面のシリコンの未結合手を水素原子により終端させる工程と、
　
この水素終端した基板上にアルミニウム、ガリウム、インジウムから選ばれた少なくとも１つからなる下地層を形成する工程と、
　
この下地層上に少なくともインジウムとアンチモンとを含む予備堆積層を、その形成膜厚の増加とともに基板温度を上昇させて形成する工程と、
　
この予備堆積層上に少なくともインジウムとアンチモンとを含む半導体薄膜を前記予備堆積層の形成開始温度より高い温度で形成する工程を有する半導体薄膜の製造方法。
　【請求項９】
　
表面がシリコン単結晶からなる基板の表面酸化膜を除去し且つ表面のシリコンの未結合手を水素原子により終端させる工程と、
　
この水素終端した基板上にアルミニウム、ガリウム、インジウムから選ばれた少なくとも１つからなる下地層を形成する工程と、
　
この下地層上に少なくともインジウムとアンチモンとを含む予備堆積層を、その形成膜厚の増加とともに基板温度を下降させていき、その後この状態から基板を少なくとも３７０℃の温度に達するまで０．５℃／ｓ以上の速度で基板温度を昇温させて形成する工程と、
　
この予備堆積層上に少なくともインジウムとアンチモンとを含む半導体薄膜を前記予備堆積層の形成開始温度より高い温度で形成する工程を有する半導体薄膜の製造方法。
　【請求項１０】
　
表面がシリコン単結晶からなる基板の表面酸化膜を除去し且つ表面のシリコンの未結合手を水素原子により終端させる工程と、
　
この水素終端した基板上にアルミニウム、ガリウム、インジウムから選ばれた少なくとも１つからなる下地層を形成する工程と、
　
この下地層上に少なくともインジウムとアンチモンとを含む予備堆積層を形成する工程と、
　
この予備堆積層上にリン化インジウム、砒化インジウムから選ばれた少なくとも一つとアンチモン化インジウムとの混晶からなる半導体薄膜を、前記予備堆積層の形成開始温度より高い温度で形成する工程を有する半導体薄膜の製造方法。
　【請求項１１】
請求項１から請求項１０に記載のいずれかの半導体薄膜の製造方法を適用して得た半導体薄膜を加工し、これに電極を付設することを特徴とする磁電変換素子の製造方法。
【発明の詳細な説明】
　【０００１】
　【産業上の利用分野】本発明は、回転や変位等の検出に用いられる磁電変換素子に適した半導体薄膜の製造方法に関するものである。
　【０００２】
　【従来の技術】半導体を用いた磁電変換素子は、その優れた周波数特性、非接触検知可能、対ノイズ性が良い等の利点を有し、主に非接触式の回転変位センサとして広く応用されている。これらの中で半導体中最大の電子移動度を有するアンチモン化インジウム（ＩｎＳｂ）を用いた磁電変換素子は、検出出力が大きく、被検出体とのギャップを広く採れるため最も回転変位検出用センサに適している。このＩｎＳｂを用いた磁電変換素子には磁気抵抗素子とホール素子とがあるが、以下前者を用いて従来の説明を行う。
　【０００３】従来のＩｎＳｂ磁気抵抗素子は、製造工程によりバルク型と薄膜型とに分けられる。前者はバルク単結晶を支持基板上に接着し、研磨により薄片化したものに加工を加える方法により製造される。この構成ではバルク単結晶を用いているために電子移動度は５〜８ｍ２／Ｖ・ｓと最も大きく、検出出力が大きい。しかし、その電子移動度が大きな温度依存性を有するために使いにくいという欠点がある。また、接着構造のために、高温時に接着層とＩｎＳｂの熱膨張係数の差によりＩｎＳｂ薄膜に亀裂が生じる問題があった。このため、動作温度範囲は−２０〜＋８０℃程度にとどまり、例えば使用温度範囲が−５０〜＋１５０℃の自動車用のような高温用途においては、信頼性がなく使用されていなかった。
　【０００４】一方後者の薄膜型は、真空蒸着法等の真空プロセスにより、基板上にＩｎＳｂ薄膜を形成した後、加工を加える製造方法である。この方法によると、膜中に存在する粒界や転位により、電子移動度はバルク単結晶に劣るものの、その温度依存性は緩やかになり使いやすくなる。また、基板上に直接ＩｎＳｂ薄膜を形成するため、高温用途での信頼性を確保できる可能性がある。さらにバルク型より薄く形成できるため素子の高抵抗化が容易であり、低消費電力化及び小型化が可能であるという長所を有している。
　【０００５】
　【発明が解決しようとする課題】しかし薄膜型においては、その使用基板が重要な因子となる。例えばガラス等の表面が非晶質の基板上にＩｎＳｂ膜を形成した場合には、得られる膜は多結晶膜であり、その電子移動度は高々２〜３ｍ２／Ｖ・ｓであり検出出力が小さい。また、福中らはへき開マイカ基板を使用して、単結晶並の電子移動度を得ている。（福中等、東洋通信機技報Ｎｏ．４０（１９８７））しかしこの方法ではＩｎＳｂ薄膜のマイカ基板への付着強度が低いために、ＩｎＳｂ薄膜を接着層を介して別の支持基板上に転写する必要がある。このため、使用温度はバルク型と同様な範囲に限られる。この他分子線エピタキシー法（ＭＢＥ）を用いてＣｄＴｅ、サファイア、ＢａＦ２、ＧａＡｓ等の基板上にエピタキシャル成長させた例も見られるが、これらの基板は非常に高価である。
　【０００６】一方、比較的低価格のＳｉ単結晶基板上には、ＣｈｙｉらがＭＢＥにより電子移動度３．９ｍ２／Ｖ・ｓのＩｎＳｂ薄膜を得ている。（Ｊ．−Ｉ．Ｃｈｙｉ　ｅｔ　ａｌ，Ａｐｐｌ．Ｐｈｙｓ．Ｌｅｔｔ５４，１１（１９８９））しかし、この方法ではＳｉ表面の酸化膜除去のために超高真空（通常１０−７Ｐａ以下）下で９００□以上の高温に保持する工程が必要であり、これを製造工程に用いることは容易ではない。
　【０００７】このように薄膜型は、高電子移動度有するＩｎＳｂ薄膜を容易に且つ安価に直接基板上に形成する製造方法が得られないために、広く普及するには至っていなかった。
　【０００８】本発明の目的は、ＩｎＳｂ磁電変換素子の上述した課題を解決し、バルク型と同等の電子移動度を有するＩｎＳｂ薄膜を容易に且つ安価に直接基板上に形成することにより、高温用途にも十分な信頼性をもって適用できる半導体薄膜の製造方法および磁電変換素子の製造方法を提供することにある。
　【０００９】
　【課題を解決するための手段】上記目的を達成するために本発明は、表面がＳｉ単結晶からなる基板の表面酸化膜を除去し且つ表面のＳｉの未結合手を水素により終端させる工程と、この水素終端Ｓｉ単結晶基板上にＡｌ、Ｇａ、Ｉｎから選ばれた少なくとも一つからなる下地層を形成する工程と、この下地層上に少なくともＩｎとＳｂとを含む予備堆積層を形成する工程と、この予備堆積層上に少なくともＩｎとＳｂとを含む半導体薄膜を予備堆積層の形成開始温度より高い温度で形成する工程を有することを特徴とする半導体薄膜の製造方法
において、アルミニウムからなる下地層を０．１〜３ｎｍの厚さに形成し、予備堆積層を２５０〜４３０℃の温度範囲で形成開始し、半導体薄膜を３７０〜４６０℃の温度範囲で、予備堆積層形成開始温度より高い温度で形成する半導体薄膜の製造方法、あるいは、ガリウムからなる下地層を０．１〜２ｎｍの厚さに形成し、予備堆積層を２５０〜４００℃の温度範囲で形成開始し、半導体薄膜を３７０〜４６０℃の温度範囲で、予備堆積層形成開始温度より高い温度で形成する半導体薄膜の製造方法、あるいは、インジウムからなる下地層を０．１〜２ｎｍの厚さに形成し、予備堆積層を２５０〜３５０℃の温度範囲で形成開始し、半導体薄膜を３７０〜４６０℃の温度範囲で形成する半導体薄膜の製造方法。
　【００１０】また、本発明では上述した製造方法を適用して得た半導体薄膜を加工し、これに電極を付設することを特徴とする磁電変換素子の製造方法である。
　【００１１】
　【作用】以上の構成により、水素終端したＳｉ表面は水素により酸化が防止され、安定な表面が維持される。次にＡｌやＧａ、Ｉｎからなる下地層を設けることにより、この次に形成される予備堆積層は平滑で大きな結晶体となるとともに、Ｓｉ単結晶基板の結晶方位を受け継いだエピタキシャル成長膜となる。次にこの予備堆積層の形成開始温度より高い温度で半導体薄膜を形成することにより、予備堆積層は基板と半導体薄膜との格子不整合と熱膨張係数の差を緩和する働きをする。また、半導体薄膜の結晶成長速度を増大させることができるため、個々の結晶がつながった良質の結晶性を有するエピタキシャル成長した半導体薄膜が得られる。
　【００１２】以上述べたように、基板上に直接良質の結晶を設けることができるため、基板との付着強度も強く、高温における安定性と、高電子移動度を有する半導体薄膜を容易に且つ安価に提供できるものである。
　【００１３】また、こうして得られた半導体薄膜を用いることにより、従来生じていたような膜亀裂等による特性の劣化は生じず、−５０〜＋１５０℃の温度範囲でも十分な信頼性を有すると共に、特性の優れた磁電変換素子を提供できるものである。
　【００１４】
　【実施例】以下、本発明の実施例について図面を参照して説明する。
（実施例１）まず、本実施例における工程を図１、２を用いて順を追って説明する。
　【００１５】図１（ａ）に示す基板１は、高比抵抗のＳｉ単結晶の（１１１）面にカットされたものである。このＳｉ単結晶からなる基板１に有機洗浄、酸洗浄及びアルカリ洗浄を順次施し、表面の有機物や金属等の汚染物質を除去した。この後、５％フッ化水素酸水溶液に１分間浸漬して表面の酸化膜を除去し、次いで超純水中にて５分間すすぎを行い表面を水素により終端した。
　【００１６】以上の水素終端処理を受けた直後の基板１を真空蒸着装置内に納め、装置内の真空度を５×１０−４Ｐａ以下にした。次に、この真空度を保持した状態で、基板温度を３００℃に設定した。次に、図２のＡに示すように基板温度が安定した時点で、抵抗加熱による蒸着法を用いて、図１（ｂ）に示すＩｎからなる下地層２を０．２ｎｍの厚さに形成した。このときの真空度は１×１０−３Ｐａ以下であり、以降の工程においてもこの真空度を保持した。
　【００１７】次に、下地層２上にＩｎとＳｂの二元蒸着法を用いて、図１（ｃ）に示すようにＩｎＳｂからなる予備堆積層３を形成した。このときの基板温度は図２のＢに示すように３００℃に保持し、ＩｎとＳｂの蒸着粒子数比（Ｓｂ／Ｉｎ比）を１．５に固定して蒸着した。次に、基板温度を図２のＢ−Ｃ間に示すように４３０℃に昇温し、この温度に保持した。次に図２のＣに示すように、図１（ｄ）に示す半導体薄膜４の形成を行った。このときのＳｂ／Ｉｎ比は２に保持し、厚さ４μｍまで蒸着した。
　【００１８】以上の工程による半導体薄膜の形成において、真空蒸着装置内での反射電子線回折（ＲＨＥＥＤ）による膜形成のその場観察により、予備堆積層３及び半導体薄膜４のＩｎＳｂは基板１のＳｉ（１１１）にエピタキシャル成長していることが確認された。この半導体薄膜４について、Ｘ線回折（ＸＲＤ）により結晶性の評価を行ったところ、図３（ａ）に示す結果が得られた。図３（ａ）には比較のために市販のバルク単結晶のＩｎＳｂ（１１１）を併せて示している。同図のように、半導体薄膜４はバルク単結晶と同等の回折パターンを示した。またこの半導体薄膜４の電子移動度は、ファンデルパウ法により測定した結果、室温で３．７〜４．２ｍ２／Ｖ・ｓの高い値であった。さらに、Ｓｉ単結晶基板１、下地層２、予備堆積層３及び半導体薄膜４の各層間における密着性はいずれも良好であり、−５０〜＋１５０℃間の温度サイクルを繰り返しても、剥離や特性劣化等の問題は生じなかった。
　【００１９】図４に示す２つの磁電変換素子は、上述した方法で得られた半導体薄膜３にフォトリソグラフィー法による加工を施し、電極５を付加して得たものである。（ａ）は磁気抵抗素子であり、（ｂ）はホール素子である。電極５は、チタンと銅を順次ＥＢ蒸着により形成した後、フォトリソグラフィー法による加工を施して得た。このようにして得られた磁電変換素子は、−５０〜＋１５０℃の温度サイクル試験等を繰り返しても、剥離、亀裂、特性劣化等の素子劣化は認められず、極めて高い信頼性を有することが確認された。
　【００２０】以上のように本実施例によれば、高電子移動度を有する半導体薄膜、さらには特性の優れた高信頼性の磁電変換素子を提供できるものである。
　【００２１】ところで、上述した半導体薄膜の形成において、各種形成条件は上記に限定されるものではない。以下その理由について、いくつかの実験結果をもとに工程を追って詳しく説明する。
　【００２２】まず基板の表面処理法について述べる。洗浄後の基板１の表面のＳｉは酸化されており、この酸化膜は非晶質であるため表面の原子の並びは不規則である。しかしフッ化水素酸水溶液に浸漬させることにより、酸化膜は除去され、表面Ｓｉの未結合手を水素により終端した表面となることが知られている。（広瀬、応用物理６１，Ｎｏ１１，（１９９２），ｐ１１２４）特にこれを超純水中ですすぐことにより、１個の水素原子が表面に垂直方向に結合した原子オーダーで平坦な表面となる。さらにこの水素は（１１１）面上で特に安定に存在し続けるため、表面酸化を防止する効果がある。このようにＳｉ単結晶と同様な規則的な配列をした安定な表面が得られるものである。この水素終端方法は、フッ化水素酸水溶液以外においても知られている。例えばフッ化アンモニウム水溶液や、真空蒸着装置内における水素プラズマ（Ａ．Ｋｉｓｈｉｍｏｔｏ，Ｊａｐ．Ｊ．Ａｐｐｌ．Ｐｈｙｓ，Ｖｏｌ２９，Ｎｏ１０（１９９０），ｐ２２７３）、水素イオンビーム照射または水素中での加熱等を適用することもできる。特に（１１１）以外の面では、安定性が悪く大気中で酸化が進行するため、真空蒸着装置内において水素終端処理を行うことが好ましい。
　【００２３】次に各膜の膜の形成条件について、膜の成長機構とともに述べる。半導体薄膜４の結晶性は、予備堆積層３の結晶性に大きく依存する。この予備堆積層３の結晶性は、Ｉｎからなる下地層２の厚さと、予備堆積層３の形成開始温度とに大きく影響される。下地層２のＩｎの厚さがＩｎＳｂの（１１１）における単原子層に相当する厚さ（０．１ｎｍ）に満たない場合（形成しない場合も含む）や、２ｎｍを越える場合には多結晶が混在し良質の予備堆積層３は得られない。これはＳｂ／Ｉｎ比を変化させた場合においても同様であった。また０．１〜２ｎｍの範囲であっても、基板温度が低いと（１１１）配向膜しか得られず、高いとＩｎが凝集してこの上の予備堆積層３は塊状になるため、良質のものは得られない。よって、Ｉｎからなる下地層２の厚さと、予備堆積層３の形成開始温度は、それぞれ０．１ｎｍ以上２ｎｍ以下、２５０℃以上３５０℃以下にすることが必要である。
　【００２４】一方、上述の温度範囲で形成されたＩｎＳｂはエピタキシャル成長膜となるものの、図５に示すように化学量論組成の得られるＳｂ／Ｉｎ比は極狭いものであり、これを安定に制御することは難しい。しかし、Ｓｂ過剰の膜であれば昇温により化学量論組成とすることが可能である。なぜなら、Ｓｂは蒸気圧が高いので、昇温により過剰のＳｂを脱離させることができるためである。このとき基板温度は、Ｓｂの蒸気圧が蒸着装置内の圧力になる温度以上にすることが必要である。すなわち本実施例では１×１０−３Ｐａとなる３７０℃以上にする。但し過剰のＳｂが含まれる部分が厚くなると、Ｓｂが脱離不可能となるため膜厚が厚すぎるのは好ましくない。ここで過剰のＳｂは脱離するため、以下、形成されるＩｎＳｂの膜厚をＩｎの積算膜厚（Ｉｎの蒸着速度×蒸着時間）により規定する。実験からＩｎＳｂの膜厚はＩｎの積算膜厚の約８／３倍となる結果が得られており、これはＳｂ過剰側であれば、Ｓｂ／Ｉｎ比を変えても同様であることが確認された。このＩｎの積算膜厚を用いると、過剰のＳｂが脱離可能な予備堆積層３のＩｎ積算膜厚は、５０ｎｍ程度までにすることが好ましい。また薄い場合には、昇温により凝集してしまうため、１．５ｎｍ以上必要であった。なおＳｂ／Ｉｎ比が大き過ぎると、昇温した場合に予備堆積層３が疎な膜となり結晶性が悪くなるため、６以下にすることが望ましい。
　【００２５】つぎに半導体薄膜４の形成においては、基板温度３７０℃以上で３ｍ２／Ｖ・ｓ以上で良好な電子移動度が得られた。これに対し３７０℃以下ではＳｂ過剰の組成となるため良質のものは得られない。また好ましくは４００℃以上において約３．５ｍ２／Ｖ・ｓ以上の高特性の膜が得られる。これは高温ほど結晶粒の面方向の成長速度が増大し、個々の結晶粒がつながった良質の膜をとなることによる。またＳｂ／Ｉｎ供給比の許容範囲も広いため容易に化学量論組成のＩｎＳｂを得ることができる。なお半導体薄膜４の形成温度が４６０℃以上の高温になると、ＩｎＳｂからのＳｂの脱離が激しくなり、結晶性と表面性が悪化するため、良質のＩｎＳｂ薄膜は得られない。よって半導体薄膜４の形成温度は３７０〜４６０℃の範囲とすることが重要となる。また好ましくは４００〜４６０℃の範囲がよい。
　【００２６】なお蒸着速度に関しては、本実験で制御可能な範囲（Ｉｎの蒸着速度で０．０１〜１ｎｍ／ｓ、ＩｎＳｂはその８／３倍）では差異は認められず、厚さの制御が可能な範囲で、形成に要する時間を考慮しながら自由に選択できる。
　【００２７】以上のように各種形成条件においても、同様に高電子移動度の半導体薄膜４を得ることができる。
　【００２８】なお、本実施例では下地層２と予備堆積層３と形成を分離して行ったが、これを連続して行っても良い。
　【００２９】また、基板１にはＳｉ単結晶（１１１）を用いたが、（１００）面のものを用いた場合においても、図３（ｂ）に示すように（１００）にエピタキシャル成長した半導体薄膜が得られる。この（１００）においても電子移動度は（１１１）と同等であり、成長面によらず特性の良好な半導体薄膜を得ることができる。
（実施例２）本実施例における工程は、基本的には実施例１と同様の工程であるが、予備堆積層３の形成条件のみ異なる。実施例１では、予備堆積層３の形成の際に基板温度を一定に保持して行ったが、本実施例ではこれを昇温しながら行った。
　【００３０】本実施例における温度プロファイルを図６に示す。実施例１と同じ方法で下地層２まで形成した後、図６のＢに示すように３００℃で形成を開始した。この直後から基板温度を昇温し始め、形成終了時に基板温度が４３０℃に達するように一定速度で昇温した。このときのＳｂ／Ｉｎ比は１．５から２に増大させながら形成し、他の形成条件は実施例１と同様とした。この後半導体薄膜４の形成は実施例１と同様である。
　【００３１】こうして得られた半導体薄膜４は、ＲＨＥＥＤやＸＲＤによる結晶性の評価により、実施例１と同様にエピタキシャル成長していることが確認された。また室温での電子移動度は３．５〜４．０ｍ２／Ｖ・ｓであり、実施例１とほぼ同様の値が得られた。さらに、各層間における密着性はいずれも良好であり、作成した磁電変換素子は、温度サイクル試験等による素子劣化は認められず、極めて高い信頼性を有することが確認された。
　【００３２】ところでこの予備堆積層３の形成条件は上記に限定されるものではない。これを予備堆積層３の形成過程をもとに説明する。
　【００３３】予備堆積層３の形成開始温度範囲は実施例１と同様であり、この状態では予備堆積層３はＳｂ過剰となる。そこで本実施例では、形成開始後、形成を継続しながらＳｂが脱離する温度である３７０℃以上に昇温した。この方法によれば、実施例１と同様の理由により昇温によりＳｂを脱離させ、化学量論組成とすることが可能である。但し昇温しながら形成を継続しているため過剰のＳｂが含まれる部分が厚くなると、Ｓｂが脱離不可能となるためＩｎの積算膜厚が１５ｎｍ程度になるまでに３７０℃以上に昇温することが好ましい。３７０℃以上となれば図５の化学量論組成の得られる範囲内であればＳｂ／Ｉｎ比や形成膜厚、昇温速度は自由に選択できる。
　【００３４】以上のように各種形成条件においても、同様に高電子移動度の半導体薄膜４を得ることができる。
　【００３５】なお、本実施例での予備堆積層３の形成において、基板温度は形成膜厚に伴い連続的に高めたが、図７に示すように段階的に高めても同様の結果が得られる。
　【００３６】また、本実施例では下地層２、予備堆積層３と半導体薄膜４の形成を分離して行ったが、これらは連続して行っても良い。
　【００３７】（実施例３）本実施例における工程は、基本的には実施例１と同様の工程であるが、予備堆積層３の形成条件のみ異なる。実施例１では、予備堆積層３の形成の際に基板温度を一定に保持して行ったが、本実施例ではこれを降温しながら行った。
　【００３８】本実施例における温度プロファイルを図８に示す。実施例１と同じ方法で下地層２を形成した後、図８のＢに示すように３００℃で形成を開始した。この直後から基板温度を降下し始め、形成終了時に基板温度が２００℃になるように一定速度で降温した。このときのＳｂ／Ｉｎ比は２に保持して形成し、他の成長条件は実施例１と同様である。この後、基板温度を４３０℃まで昇温した。この後の半導体薄膜４の形成は、実施例１と同様である。
　【００３９】こうして得られた半導体薄膜４は、実施例１と同様にエピタキシャル成長していることが確認された。また室温での電子移動度は４．６〜５．０ｍ２／Ｖ・ｓであり、実施例１より高い値が得られた。さらに、各層間の密着性や作成した磁電変換素子は、実施例１と同様に極めて高い信頼性を有することが確認された。
　【００４０】ところでこの予備堆積層３の形成条件は上記に限定されるものではない。これを予備堆積層３の形成過程をもとに説明する。
　【００４１】予備堆積層３は、形成初期においては実施例１と同様にＳｂ過剰のエピタキシャル成長膜となっていた。しかし基板温度の低下とともに、エピタキシャル成長から非晶質膜へと連続的に変化していることがＲＨＥＥＤで観察された。この非晶質となる温度は、Ｓｂ／Ｉｎ比が大きいほど高いが、１．５以上であれば２３０℃以下に低下させることにより確実に得られた。またこのときの形成膜厚は、実施例１と同様である。この状態から次の半導体薄膜４を形成する温度（３７０〜４６０℃）へ昇温することにより、過剰のＳｂが脱離するとともに下層のエピタキシャル成長部を核にして上層が固相成長し、実施例１より平滑な予備堆積層３となった。このとき、昇温速度が高ければ高いほど平滑にして良質のＩｎＳｂ薄膜が得られるが、装置の加熱機構に制限されるため、３℃／ｓ以上は検討できなかった。一方昇温速度が０．５℃／ｓ未満の場合には、下層からの固相成長とは別に上層の非晶質部内でのランダムな固相成長が進行し、多結晶の混在する膜となった。よって、少なくとも３７０℃に達するまでは０．５℃／ｓ以上の速度で昇温することが重要となる。
　【００４２】このようにして得られた予備堆積層３上に形成した半導体薄膜４は、３７０〜４６０℃にわたって３．５ｍ２／Ｖ・ｓ以上の高い電子移動度が得られた。特に４００℃以上では４．０ｍ２／Ｖ・ｓ以上の優れたものであった。またこれらの膜の表面は平坦であった。
　【００４３】以上のように各種形成条件においても、同様に高電子移動度の半導体薄膜４を得ることができる。
　【００４４】なお、本実施例において、予備堆積層の形成温度は連続的に低めて行ったが、図９に示すように段階的に低めても良い。このような場合においても予備堆積層３の表層は非晶質となり、昇温により固相成長し良質の予備堆積層３となる。
　【００４５】また、本実施例では下地層２と予備堆積層３と形成を分離して行ったが、これを連続して行っても良い。
（実施例４）本実施例における工程は、基本的には実施例１と同様の工程であるが、予備堆積層３の形成条件のみ異なる。実施例１では、予備堆積層３の形成の際にＳｂ／Ｉｎ比を一定に保持して行ったが、本実施例ではこれを増加しながら行った。
　【００４６】本実施例における温度及びＳｂ／Ｉｎ比プロファイルを図１０に示す。実施例１と同じ方法で下地層２を形成した後、図１０のＢに示すように３００℃で形成した。このとき形成膜厚の増加とともにＳｂ／Ｉｎ比を増加しながら形成を行った。初期のＳｂ／Ｉｎ比は２とし、形成終了時に１０になるように一定速度で増加させた。他の形成条件は実施例１と同様である。この後、実施例３と同様に基板温度を４３０℃まで昇温した。この後の半導体薄膜４の形成は、実施例１と同様である。
　【００４７】こうして得られた半導体薄膜４は、実施例１と同様にエピタキシャル成長していることが確認された。また室温での電子移動度は４．２〜４．７ｍ２／Ｖ・ｓであり、実施例３に近い優れた値が得られた。さらに、各層間の密着性や作成した磁電変換素子は、実施例１と同様に極めて高い信頼性を有することが確認された。
　【００４８】ところでこの予備堆積層３の形成条件は上記に限定されるものではない。これを予備堆積層３の形成過程をもとに説明する。
　【００４９】予備堆積層３形成初期においては、実施例１と同様にエピタキシャル成長膜となっている。しかしＳｂ／Ｉｎ比の増大とともによりＳｂが過剰となり、非晶質へと変化することがＲＨＥＥＤにより確認された。すなわちこの方法により実施例３と同様な予備堆積層３が形成できる。この後実施例３と同様に昇温することにより、良質の予備堆積層３とすることができる。このとき初期のＳｂ／Ｉｎ比は実施例１で述べたように６以下が好ましい。またこの温度範囲で非晶質が形成されるにはＳｂ／Ｉｎ比は８以上必要であり、さらに好ましくは１０以上に増加させるのがよい。
　【００５０】以上のように各種形成条件においても、同様に高電子移動度の半導体薄膜４を得ることができる。
　【００５１】なお、本実施例において、予備堆積層の形成時におけるＳｂ／Ｉｎ比は連続的に増加させたが、段階的に増加させても良い。
　【００５２】また、本実施例では下地層２と予備堆積層３と形成を分離して行ったが、これを連続して行っても良い。
（実施例５）本実施例における工程は、基本的には実施例２と同様の工程であるが、下地層２の形成方法と予備堆積層３の形成条件が異なる。本実施例における温度プロファイルは図６と同様であるが、温度は異なる。
　【００５３】基板の水素終端処理及び真空装置内への導入までは、実施例２と同様である。この状態から基板温度を３８０℃に設定した。次に、電子ビーム蒸着法（ＥＢ蒸着法）によりＡｌからなる下地層２を０．２ｎｍの厚さに形成した。次にこの温度で、抵抗加熱によるＩｎとＳｂの二元蒸着法を用いて予備堆積層３の形成を開始した。この直後から基板温度を昇温し始め、形成終了時に基板温度が４３０℃に達するように一定速度で昇温した。このときのＳｂ／Ｉｎ比は２に固定し、他の形成条件は実施例２と同様である。この後半導体薄膜４の形成は実施例２と同様である。
　【００５４】こうして得られた半導体薄膜４は、実施例１と同様にエピタキシャル成長していることが確認された。また室温での電子移動度は４．１〜４．８ｍ２／Ｖ・ｓであり、実施例３に近い優れた値が得られた。さらに、各層間の密着性や作成した磁電変換素子は、実施例１と同様に極めて高い信頼性を有することが確認された。
　【００５５】ところでこの下地層２と予備堆積層３の形成条件は上記に限定されるものではない。これを形成過程をもとに説明する。
　【００５６】下地層２がＡｌの場合においても、実施例１に示したＩｎと同様に、下地層２の厚さと予備堆積層３の形成開始温度とにより得られる膜の結晶性は大きな影響を受ける。実施例１に示したＩｎの場合と同様な実験をＡｌにおいても行った結果、予備堆積層３がエピタキシャル成長する下地層２の膜厚は、０．１〜３ｎｍであった。また形成開始温度は、２５０℃〜４３０℃の範囲でエピタキシャル成長膜が得られた。
　【００５７】以上のように各種形成条件においても、同様に高電子移動度の半導体薄膜４を得ることができる。ただし上記の温度範囲内であっても、高い温度で形成を始めた場合には、予備堆積層３の表面が荒れるため、４００℃以下にすることが好ましい。また半導体薄膜４は４００℃以上で形成した方がより良質となるので、低温で予備堆積層３の形成を開始した後、昇温する方が望ましい。
　【００５８】なお、本実施例では実施例２のように、予備堆積層３の形成を昇温しながら行ったが、この方法に限定されるものではない。例えば、予備堆積層３の形成開始温度が２５０℃〜３７０℃であれば、予備堆積層３はＳｂ過剰の膜となるため実施例１〜４の方法が全て適用できる。また３７０℃〜４００℃であれば、形成開始当初より化学量論組成を容易に得ることができるため、実施例１及び２の方法が工程が簡易となり、好ましい。
（実施例６）本実施例における工程は、基本的には実施例５と同様の工程であるが、下地層２の形成方法が異なる。実施例５では下地層２はＡｌであったが、本実施例ではこれをＧａとした。
　【００５９】実施例５と同様に基板を真空装置内への導入した後、基板温度を３８０℃に設定した。次に、ＥＢ蒸着法によりＧａからなる下地層２を０．２ｎｍの厚さに形成した。以後の予備堆積層３及び半導体薄膜４の形成は実施例５と同様である。
　【００６０】こうして得られた半導体薄膜４は、実施例１と同様にエピタキシャル成長していることが確認された。また室温での電子移動度は４．１〜４．７ｍ２／Ｖ・ｓであり、実施例５とほぼ同等の値が得られた。さらに、各層間の密着性や作成した磁電変換素子は、実施例１と同様に極めて高い信頼性を有することが確認された。
　【００６１】ところでこの下地層２形成条件は上記に限定されるものではない。これを形成過程をもとに説明する。
　【００６２】実施例５と同様に、実施例１に示したＩｎの場合と同様な実験をＧａにおいても行った結果、予備堆積層３がエピタキシャル成長する下地層２の膜厚は、Ｉｎの場合と同様に０．１〜２ｎｍであった。しかし温度範囲はＩｎと異なり、２５０℃〜４００℃の温度範囲でエピタキシャル成長膜が得られた。
　【００６３】以上のように各種形成条件においても、同様に高電子移動度の半導体薄膜４を得ることができる。ただし実施例５と同様に、上記の温度範囲内であっても、３８０℃以上では表面が荒れるため、低温で予備堆積層３の形成を開始した後、昇温する方が望ましい。
　【００６４】なお、本実施例では実施例２のように、予備堆積層３の形成を昇温しながら行ったが、実施例５と同様にこの方法に限定されるものではない。
（実施例７）本実施例における工程は、基本的には実施例５と同様の工程であるが、下地層２の形成方法が異なる。実施例５では下地層２はＡｌであったが、本実施例ではこれをＡｌとＩｎの混合したものとした。
　【００６５】実施例５と同様に基板を真空装置内への導入した後、基板温度を３８０℃に設定した。次に、ＥＢ蒸着法によりＡｌを蒸着すると同時に抵抗加熱法によりＩｎを蒸着し下地層２を形成した。このときのＡｌとＩｎの蒸着粒子数比を３／２とし、０．２ｎｍの厚さに形成した。以後の予備堆積層３及び半導体薄膜４の形成は実施例５と同様である。
　【００６６】こうして得られた半導体薄膜４は、実施例１と同様にエピタキシャル成長していることが確認された。また室温での電子移動度は４．３〜４．９ｍ２／Ｖ・ｓであり、実施例５と同等以上の値が得られた。さらに、各層間の密着性や作成した磁電変換素子は、実施例１と同様に極めて高い信頼性を有することが確認された。
　【００６７】ところでこの下地層２形成条件は上記に限定されるものではない。これを形成過程をもとに説明する。
　【００６８】実施例１と実施例５に示したように、エピタキシャル成長膜の得られる下地層２の厚さと予備堆積層３の形成開始温度との関係は、ＩｎとＡｌで異なる。Ｉｎの場合は０．１〜２ｎｍで２５０℃〜３５０℃であり、Ａｌの場合は０．１〜３ｎｍで２５０℃〜４３０℃である。また加えてＧａの場合は実施例６に示したように０．１〜２ｎｍで２５０℃〜４００℃である。これらより下地層の厚さ及び形成開始温度の下限は全て同じであり、これらは混合した場合でも変わらなかった。また上限はそれぞれ異なるが、混合した場合にはこれらの混合比から単純に比例配分した値で決定しても良い。よって、この下限と上限の範囲に制御することにより混合比は自由に選定することができる。
　【００６９】しかしこの温度範囲内であっても、高い温度で形成を始めた場合には、予備堆積層３の表面が荒れるため、実施例６、及び７に述べたように、低温で予備堆積層３の形成を開始した後、昇温する方が望ましい。
　【００７０】以上のように先に示した実施例の形成条件に限定しなくても、同様に高電子移動度の半導体薄膜４を得ることができる。
　【００７１】なお、本実施例では実施例２のように、予備堆積層３の形成を昇温しながら行ったが、実施例５と同様にこの方法に限定されるものではない。
（実施例８）本実施例における工程は、基本的には実施例７と同様の工程であるが、予備堆積層３の形成方法が異なる。実施例７ではＩｎＳｂであったが、本実施例ではこれをＡｌＩｎＳｂからＩｎＳｂへと変化させた。
　【００７２】実施例７と同様に、基板温度３８０℃でＡｌ／Ｉｎ比が３／２の下地層２を形成した。この後ＥＢ蒸着と抵抗加熱による３元蒸着法を用いてＡｌとＩｎとＳｂとを同時に蒸着を開始した。このときのＡｌ／Ｉｎ比は３／２とし、Ｓｂの蒸着速度は、ＡｌとＩｎの合計した蒸着粒子数との比が２になるよう固定した。この状態から実施例７と同様に基板温度を上げるとともに、Ａｌ／Ｉｎ比を変化させ、ＡｌとＩｎの積算膜厚の和が１２ｎｍとなるまでにＡｌ／Ｉｎ比が０になるようにした。以降はＩｎとＳｂのみ蒸着し、他の形成条件は実施例７と同様である。以後の半導体薄膜４の形成も実施例７と同様である。
　【００７３】こうして得られた半導体薄膜４は、実施例１と同様にエピタキシャル成長していることが確認された。また室温での電子移動度は４．５〜５．０ｍ２／Ｖ・ｓであり、実施例３と同等の高い値が得られた。さらに、各層間の密着性や作成した磁電変換素子は、実施例１と同様に極めて高い信頼性を有することが確認された。
　【００７４】ところでこの下地層２形成条件は上記に限定されるものではない。これを形成過程をもとに説明する。
　【００７５】Ａｌを含む下地層上にＩｎＳｂを形成した場合、界面でＡｌＳｂが形成される。このとき界面で組成が急に変化するため、ＡｌＳｂとＩｎＳｂの格子定数の差により、ミスフィット転位が生じ結晶性が劣化し易い。これを防止するために組成の変化を緩やかに変化させる必要がある。そこで本実施例では、Ａｌの組成を徐々に減少させた。この方法により、ＡｌＩｎＳｂからＩｎＳｂへと格子定数を徐々に変化させることができ、表面の平坦な良質の結晶性を有する半導体薄膜４を得ることができた。またこれは、Ａｌ単体の下地層２や、Ｇａの場合でも同様であり、下地層２のＩｎ：Ａｌ：Ｇａの比から半導体層４のその比に緩やかに変化させることにより良質の半導体薄膜４を得ることができる。
　【００７６】以上のように各種形成条件においても、同様に高電子移動度の半導体薄膜４を得ることができる。
　【００７７】なお、本実施例では実施例２のように、予備堆積層３の形成を昇温しながら行ったが、実施例５と同様にこの方法に限定されるものではない。
　【００７８】また、ＡｌとＩｎの比は段階的に変化させても、連続的に変化させても良い。
（実施例９）図４（ａ）に示した磁気抵抗素子は、高感度にするには電子移動度が大きいことが望まれる。これまで示したＩｎＳｂの電子移動度をより大きくするにはＩｎＢｉを混合する方法が知られている。（雨宮、電気学会論文誌，９３−Ｃ，Ｎｏ１２，（１９７３），ｐ２７３）そこで本実施例では、実施例８をもとに、半導体薄膜４の組成を変化させた。
　【００７９】実施例８と同じ方法を用いて予備堆積層３まで形成した後、ＩｎとＳｂとＢｉの抵抗加熱による３元蒸着法を用いて、半導体薄膜４の形成を開始した。このときＩｎとＳｂの蒸着は同条件とし、Ｂｉの蒸着速度はＢｉ／Ｉｎ比が０．０２に固定した。他の形成条件は実施例８と同様である。
　【００８０】こうして得られた半導体薄膜４は、実施例１と同様にエピタキシャル成長していることが確認された。また室温での電子移動度は４．８〜５．４ｍ２／Ｖ・ｓであり、実施例８以上の高い値が得られた。さらに、各層間の密着性や作成した磁電変換素子は、実施例１と同様に極めて高い信頼性を有することが確認された。
　【００８１】ところでこの下地層２形成条件は上記に限定されるものではない。これを形成過程をもとに説明する。
　【００８２】Ｂｉの蒸気圧はＳｂより約２桁低いため、半導体薄膜４を形成する温度範囲ではＢｉは膜中から再蒸発することはない。よってＩｎ／Ｂｉ比を一定値（１／Ｘ）に制御することにより、Ｓｂの比によらずその組成のＩｎＳｂ１−ＸＢｉＸが得られる。つまり目的のＩｎとＢｉの比にしておくだけで、Ｓｂとの比や蒸着速度等自由に設定できる。なお、ＩｎＢｉの混入により電子移動度の向上は可能であるが、２．６％以上になるとＩｎＳｂの結晶構造が変化し、特性が劣化するためこれ以下にする必要がある。
　【００８３】以上のように各種形成条件においても、同様に高電子移動度の半導体薄膜４を得ることができる。
　【００８４】なお、本実施例では実施例２のように、予備堆積層３の形成を昇温しながら行ったが、実施例５と同様にこの方法に限定されるものではない。
（実施例１０）図４（ｂ）に示したホール素子は、高感度にするには電子移動度よりもホール係数が大きいことが求められる。ＩｎＳｂのホール係数を大きくするにはＧａＳｂを混合することが知られている。（Ｊ．Ａｐｐｌ．Ｐｈｙｓ．Ｖｏｌ．４４，Ｎｏ．４，１９７３，ｐ１６２５）そこで本実施例では、実施例８をもとに、半導体薄膜４の組成を変化させた。ただし実施例８での下地層２及び予備堆積層３に含まれるＡｌを、本実施例ではＧａとした。
　【００８５】実施例８と同様に、Ｇａ：Ｉｎが３：２の下地層２を形成した。ＡｌをＧａに変えた以外は、形成条件は同じである。この後３元蒸着により予備堆積層３の形成を同様に開始した。この後、Ｇａ：Ｉｎを３：２から１：９になるよう次第に変化させた。ＧａとＩｎの積算膜厚の和が１０ｎｍに達した後は、この比を１：９に固定し、予備堆積層３を形成した。このときの他の形成条件は実施例８と同様である。この後、同様にＧａ：Ｉｎを１：９とし、Ｓｂの蒸着はＧａとＩｎの合計した蒸着粒子数との比が２になるよう固定して、半導体薄膜４の形成を行った。他の条件は実施例８と同様である。こうして得られた半導体薄膜４は、実施例１と同様にエピタキシャル成長していることが確認された。また室温でのホール係数は、実施例８のＩｎＳｂ膜が３２０ｃｍ３／Ｃであったのに対し、４８０ｃｍ３／Ｃの値が得られた。さらに、各層間の密着性や作成した磁電変換素子は、実施例１と同様に極めて高い信頼性を有することが確認された。
　【００８６】ところでこの下地層２形成条件は上記に限定されるものではない。これを形成過程をもとに説明する。
　【００８７】ＧａはＩｎと同様に蒸気圧が低いため、半導体薄膜４を形成する温度範囲では基板から再蒸発することはない。よってＩｎ／Ｇａ比を一定値（１−Ｘ／Ｘ）にしておけば、Ｓｂとの比や他の条件によらずその組成のＩｎ１−ＸＧａＸＳｂが得ることができる。
　【００８８】以上のように各種形成条件においても、同様に高電子移動度の半導体薄膜４を得ることができる。
　【００８９】なお、本実施例では実施例２のように、予備堆積層３の形成を昇温しながら行ったが、実施例５と同様にこの方法に限定されるものではない。
　【００９０】また、これまでの実施例では、半導体薄膜４としてＩｎＳｂを主として、この単体と、ＩｎＢｉ、ＧａＳｂとの混晶を用いたが、この他にもリン化Ｉｎ、砒化Ｉｎとの混晶を用いても、エピタキシャル成長をした結晶性のよい半導体薄膜４を得ることができる。
　【００９１】また、基板にはシリコン単結晶を用いたが、張り合わせ法やイオン注入法によって作成されるＳＯＩ（Ｓｉｌｉｃｏｎ　ｏｎ　Ｉｎｓｕｌａｔｏｒ）構造の基板のように、表面がＳｉ単結晶であればよい。
　【００９２】さらに、これまでの実施例では、下地層２、予備堆積層３及び半導体薄膜４をともに真空蒸着法で形成したが、ＰＡＤ法（プラズマアシスティドデポジション法）、ＩＣＢ法（イオンクラスタビーム法）等、適切なプラズマ、イオン等のエネルギーを利用した成膜方式を適用すると、成膜温度をより一層低温化できるとともに、特性の良好な半導体薄膜を得ることができる。
　【００９３】
　【発明の効果】以上述べたところから明らかなように、本発明は、バルク型と同等の電子移動度を有するＩｎＳｂ薄膜を容易に且つ安価に直接基板上に形成することにより、高温用途にも十分な信頼性をもって適用できる半導体薄膜の製造方法および磁電変換素子の製造方法を提供できる。
【図面の簡単な説明】
　【図１】実施例１の半導体薄膜の製造方法の工程流れを示す側断面模式図。
　【図２】実施例１の工程流れにおける基板温度の変化を示す図。
　【図３】（ａ）は、実施例１によりＳｉ（１１１）上に製造された半導体薄膜のＸ線回折パターン。（ｂ）は、実施例１によりＳｉ（１００）上に製造された半導体薄膜のＸ線回折パターン。
　【図４】（ａ）は、実施例１により製造された磁気抵抗素子の構造を示す斜視模式図。（ｂ）は、実施例１により製造されたホール素子の構造を示す斜視模式図。
　【図５】実施例１のＳｂとＩｎの蒸着粒子数比（Ｓｂ／Ｉｎ比）及び基板温度と、得られる半導体薄膜の組成との関係を示す図。
　【図６】実施例２の工程流れにおける基板温度の変化を示す図。
　【図７】実施例２の他の１例の工程流れにおける基板温度の変化を示す図。
　【図８】実施例３の工程流れにおける基板温度の変化を示す図。
　【図９】実施例３の他の１例の工程流れにおける基板温度の変化を示す図。
　【図１０】実施例４の工程流れにおける基板温度の変化を示す図。
　【符号の説明】
　１　基板
　２　下地層
　３　予備堆積層
　４　半導体薄膜