【事件の表示】
　特願２０１６−５１３１９４「領域特有のメモリアクセススケジューリングを有するメモリシステム」拒絶査定不服審判事件〔平成２６年１１月２０日国際公開，ＷＯ２０１４／１８３２８７，平成２８年　７月１１日国内公表，特表２０１６−５２０２２６〕について，次のとおり審決する。
【結　論】
　本件審判の請求は，成り立たない。
【理　由】
第１．手続の経緯
　本願は，２０１３年５月１６日を国際出願日とする出願であって，
　平成２８年１月１３日付けで特許法第１８４条の４第１項の規定による明細書，請求の範囲，及び，図面（図面の中の説明に限る）の日本語による翻訳文が提出され，平成２８年５月１３日付けで審査請求がなされると共に手続補正がなされ，平成２９年３月２９日付けで審査官により拒絶理由が通知され，これに対して平成２９年７月３日付けで意見書が提出されると共に手続補正がなされたが，平成２９年８月２８日付けで審査官により拒絶査定がなされ（謄本送達；平成２９年９月５日），これに対して平成２９年１２月２６日付けで審判請求がなされると共に手続補正がなされ，平成３０年２月２日付けで審査官により特許法第１６４条第３項の規定に基づく報告がなされたものである。
　
第２．平成２９年１２月２６日付けの手続補正の却下の決定
　
　［補正却下の決定の結論］
　
　平成２９年１２月２６日付け手続補正を却下する。
　
　［理由］
　
１．補正の内容
　平成２９年１２月２６日付けの手続補正（以下，「本件手続補正」という）により，平成２９年７月３日付けの手続補正により補正された特許請求の範囲，
「　【請求項１】
　メモリの複数の領域のうちある領域へのメモリアクセスを，前記領域に特有のメモリタイミングパラメータに基づいてスケジューリングすること，
　を備える方法。
　　【請求項２】
　前記領域について対応するメモリタイミングパラメータを測定することと，
　測定された前記メモリタイミングパラメータを表すタイミング情報をデータストアに保持することと，を更に備え，
　前記領域への前記メモリアクセスをスケジューリングすることは，前記領域に特有の前記メモリタイミングパラメータを表すデータであって，前記データストアに保持されたデータに対してアクセスすることを含む，請求項１に記載の方法。
　　【請求項３】
　前記領域について対応するメモリタイミングパラメータを測定することは，電力投入リセット，タイマの経過，検知された温度変化，及び，コントローラからのトリガ，のうち少なくとも１つに応じて，前記領域について対応するメモリタイミングパラメータを測定することを含む，請求項２に記載の方法。
　　【請求項４】
　前記メモリは，ダイナミックランダムアクセスメモリ（ＤＲＡＭ）を備え，
　前記メモリタイミングパラメータは，行−列間コマンド遅延（ｔＲＣＤ），行コマンドとデータ出力との間の時間（ｔＣＬ），行コマンド間の時間（ｔＣＣＤ），事前充電時間（ｔＲＰ），最小行開放時間（ｔＲＡＳ），マルチバンク活性化ウィンドウ（ｔＦＡＷ），読出しと書込みとの間の時間（ｔＷＴＲ）及び書込み回復時間（ｔＷＲ）のうち少なくとも１つを備える，請求項１に記載の方法。
　　【請求項５】
　前記メモリは，ダイナミックランダムアクセスメモリ（ＤＲＡＭ）を備え，
　前記領域は，一組の１つ以上のセル，一組の１つ以上の行，一組の１つ以上のアレイ，一組の１つ以上のバンク，一組の１つ以上のランク，一組の１つ以上のチップ，及び，一組の１つ以上のデュアル・インライン・メモリ・モジュール（ＤＩＭＭ），のうち１つを備える，請求項１に記載の方法。
　　【請求項６】
　前記メモリは，複数の積層メモリダイを有する積層ダイメモリデバイスを備え，
　前記領域の各々は，前記複数の積層メモリダイのうち対応するメモリダイである，請求項１に記載の方法。
　　【請求項７】
　集積回路（ＩＣ）デバイスであって，
　メモリに接続可能なメモリコントローラを備え，
　前記メモリコントローラは，前記メモリの複数の領域ごとのメモリアクセスを，対応する領域に特有のメモリタイミングパラメータに基づいてスケジューリングする，ＩＣデバイス。
　　【請求項８】
　前記メモリの少なくとも１つの領域について対応するメモリタイミングパラメータを測定するプロファリングロジックと，
　測定された前記メモリタイミングパラメータを表すタイミング情報を保持するタイミングデータストアと，を更に備え，
　前記メモリコントローラは，対応する領域に関して実行されるメモリアクセスに応じて，前記領域に特有のメモリタイミングパラメータを表すデータにアクセスし，アクセスされた前記データに基づいて前記メモリアクセスをスケジューリングする，請求項７に記載のＩＣデバイス。
　　【請求項９】
　前記メモリを備える一組の１つ以上の積層メモリダイと，
　前記積層メモリダイに電気的に接続された一組の１つ以上のロジックダイであって，前記メモリコントローラ及び前記プロファリングロジックを備える一組の１つ以上のロジックダイと，を含む積層ダイメモリデバイスを更に備える，請求項８に記載の前記ＩＣデバイス。
　　【請求項１０】
　前記一組の１つ以上のロジックダイは，前記タイミングデータストアを実装する，請求項９に記載のＩＣデバイス。
　　【請求項１１】
　前記一組の１つ以上の積層メモリダイは，前記タイミングデータストアを実装する，請求項９に記載のＩＣデバイス。
　　【請求項１２】
　前記一組の１つ以上の積層メモリダイ及び前記一組の１つ以上のロジックダイは，前記一組の１つ以上のロジックダイが前記一組の１つ以上の積層メモリダイに対して一組のスルーシリコンビアを介して接続された積層構造体に配置されている，請求項９に記載のＩＣデバイス。
　　【請求項１３】
　前記メモリは，ダイナミックランダムアクセスメモリ（ＤＲＡＭ）を備え，
　前記領域は，一組の１つ以上のセル，一組の１つ以上の行，一組の１つ以上のアレイ，一組の１つ以上のバンク，一組の１つ以上のランク，一組の１つ以上のチップ，及び，一組の１つ以上のデュアル・インライン・メモリ・モジュール（ＤＩＭＭ），のうち１つを備える，請求項７に記載のＩＣデバイス。」（以下，上記引用の請求項各項を，「補正前の請求項」という）は，
「【請求項１】
　ダイナミックランダムアクセスメモリ（ＤＲＡＭ）を含むメモリの複数の領域のうちある領域へのメモリアクセスを，前記領域に特有のメモリタイミングパラメータに基づいてスケジューリングすることであって，前記領域は，一組の１つ以上のセル，一組の１つ以上の行，一組の１つ以上のアレイ，一組の１つ以上のバンク，一組の１つ以上のランク，一組の１つ以上のチップ，及び，一組の１つ以上のデュアル・インライン・メモリ・モジュール（ＤＩＭＭ），のうち１つを備える，こと，
　を備える方法。
　　【請求項２】
　前記領域について対応するメモリタイミングパラメータを測定することと，
　測定された前記メモリタイミングパラメータを表すタイミング情報をデータストアに保持することと，を更に備え，
　前記領域への前記メモリアクセスをスケジューリングすることは，前記領域に特有の前記メモリタイミングパラメータを表すデータであって，前記データストアに保持されたデータに対してアクセスすることを含む，請求項１に記載の方法。
　　【請求項３】
　前記領域について対応するメモリタイミングパラメータを測定することは，電力投入リセット，タイマの経過，検知された温度変化，及び，コントローラからのトリガ，のうち少なくとも１つに応じて，前記領域について対応するメモリタイミングパラメータを測定することを含む，請求項２に記載の方法。
　　【請求項４】
　前記メモリタイミングパラメータは，行−列間コマンド遅延（ｔＲＣＤ），行コマンドとデータ出力との間の時間（ｔＣＬ），行コマンド間の時間（ｔＣＣＤ），事前充電時間（ｔＲＰ），最小行開放時間（ｔＲＡＳ），マルチバンク活性化ウィンドウ（ｔＦＡＷ），読出しと書込みとの間の時間（ｔＷＴＲ）及び書込み回復時間（ｔＷＲ）のうち少なくとも１つを備える，請求項１に記載の方法。
　　【請求項５】
　前記メモリは，複数の積層メモリダイを有する積層ダイメモリデバイスを備え，
　前記領域の各々は，前記複数の積層メモリダイのうち対応するメモリダイである，請求項１に記載の方法。
　　【請求項６】
　集積回路（ＩＣ）デバイスであって，
　ダイナミックランダムアクセスメモリ（ＤＲＡＭ）を含むメモリに接続可能なメモリコントローラを備え，
　前記メモリコントローラは，前記メモリの複数の領域ごとのメモリアクセスを，対応する領域に特有のメモリタイミングパラメータに基づいてスケジューリングし，
　前記複数の領域の各々は，一組の１つ以上のセル，一組の１つ以上の行，一組の１つ以上のアレイ，一組の１つ以上のバンク，一組の１つ以上のランク，一組の１つ以上のチップ，及び，一組の１つ以上のデュアル・インライン・メモリ・モジュール（ＤＩＭＭ），のうち１つを備える，ＩＣデバイス。
　　【請求項７】
　前記メモリの少なくとも１つの領域について対応するメモリタイミングパラメータを測定するプロファリングロジックと，
　測定された前記メモリタイミングパラメータを表すタイミング情報を保持するタイミングデータストアと，を更に備え，
　前記メモリコントローラは，対応する領域に関して実行されるメモリアクセスに応じて，前記領域に特有のメモリタイミングパラメータを表すデータにアクセスし，アクセスされた前記データに基づいて前記メモリアクセスをスケジューリングする，請求項６に記載のＩＣデバイス。
　　【請求項８】
　前記メモリを備える一組の１つ以上の積層メモリダイと，
　前記積層メモリダイに電気的に接続された一組の１つ以上のロジックダイであって，前記メモリコントローラ及び前記プロファリングロジックを備える一組の１つ以上のロジックダイと，を含む積層ダイメモリデバイスを更に備える，請求項７に記載の前記ＩＣデバイス。
　　【請求項９】
　前記一組の１つ以上のロジックダイは，前記タイミングデータストアを実装する，請求項８に記載のＩＣデバイス。
　　【請求項１０】
　前記一組の１つ以上の積層メモリダイは，前記タイミングデータストアを実装する，請求項８に記載のＩＣデバイス。
　　【請求項１１】
　前記一組の１つ以上の積層メモリダイ及び前記一組の１つ以上のロジックダイは，前記一組の１つ以上のロジックダイが前記一組の１つ以上の積層メモリダイに対して一組のスルーシリコンビアを介して接続された積層構造体に配置されている，請求項８に記載のＩＣデバイス。」（以下，上記引用の請求項各項を，「補正後の請求項」という）に補正された。
　
２．補正の適否
　本件手続補正は，補正前の請求項５に記載の内容で，補正前の請求項１を限定し，補正後の請求項１とすると共に，補正前の請求項５を削除し，補正前の請求項１３に記載の内容で，補正前の請求項７を限定し，補正後の請求項６とすると共に，補正前の請求項１３を削除し，併せて，補正前の請求項４の記載内容を整理して，補正後の請求項４とすると共に，請求項の番号を整理して，補正前の請求項６を，補正後の請求項５に，補正前の請求項８〜補正前の請求項１２を，補正後の請求項７〜補正後の請求項１１とするものであるから，本件手続補正が，平成２８年１月１３日付けで提出された明細書，請求の範囲の日本語による翻訳文（以下，これを「当初明細書等」という），及び，国際出願の願書に添付した図面に記載した事項の範囲内でなされたものであることは明らかである。
　よって，特許法第１８４条の１２第２項により読み替える同法第１７条の２第３項の規定を満たすものである。
　そして，上記指摘のとおり，本件手続補正は，特許請求の範囲の減縮（特許法第３６条第５項の規定により請求項に記載した発明を特定するために必要な事項を限定するものであって，その補正前の当該請求項に記載された発明とその補正後の当該請求項に記載される発明の産業上の利用分野及び解決しようとする課題が同一であるものに限る）ことも明らかであるから，
　本件手続補正は，特許法第１７条の２第５項の規定を満たすものである。
　そこで，本件手続補正が，特許法第１７条の２第６項において準用する同法第１２６条第７項の規定を満たすものであるか否か，即ち，補正後の請求項に記載されている事項により特定される発明が特許出願の際独立して特許を受けることができるものであるか否か，以下に検討する。
　
（１）補正後の請求項１に記載の発明
　補正後の請求項１に記載の発明（以下，これを「本件補正発明」という）は，上記「１．補正の内容」において，「補正後の請求項１」として引用した，次のとおりのものである。
　
「ダイナミックランダムアクセスメモリ（ＤＲＡＭ）を含むメモリの複数の領域のうちある領域へのメモリアクセスを，前記領域に特有のメモリタイミングパラメータに基づいてスケジューリングすることであって，前記領域は，一組の１つ以上のセル，一組の１つ以上の行，一組の１つ以上のアレイ，一組の１つ以上のバンク，一組の１つ以上のランク，一組の１つ以上のチップ，及び，一組の１つ以上のデュアル・インライン・メモリ・モジュール（ＤＩＭＭ），のうち１つを備える，こと，
　を備える方法。」
　
（２）引用文献に記載の事項
ア．原審における平成２９年３月２９日付けの拒絶理由（以下，これを「原審拒絶理由」という）において引用された，本願の出願前に既に公知である，特開２００１−２９０６９７号公報（２００１年１０月１９日公開，以下，これを「引用文献１」という）には，関連する図面と共に，次の事項が記載されている。
　
Ａ．「【０００２】
【従来の技術】一般に，
情報処理システムは，その記憶装置を構成する憶素子（当審注；「記憶素子」の誤記）として，ＤＲＡＭ（Dynamic Random Access Memory）素子，ＳＲＡＭ(Static Random Access Memory）素子等を使用している。また，近年，クロック信号に同期して動作するＳＤＲＡＭ（Synchronous DRAM），ＳＳＲＡＭ（Synchronous SRAM）も広く使用されている
　
Ｂ．「【００１５】
本発明の一実施形態による情報処理システムは，図１に示すように，命令処理を実行する命令処理プロセッサ１と，メモリ制御を行うメモリ制御装置であるメモリコントローラ２と，メモリ装置３とにより構成される
メモリコントローラ２は，リクエスト発行を制御すると共に，メモリ障害累積カウンタ２５，環境センサ３１からの報告に基づいてメモリ制御タイミングを変更してメモリタイミングテーブル２２の内容を更新するリクエスト発行制御回路２１と，メモリ参照タイミングを登録したメモリタイミングテーブル２２と，ＳＤＲＡＭ等のメモリを制御する信号を生成するメモリ制御タイミング生成回路２３と，メモリ制御タイミングを生成するときに参照するメモリ制御タイミングレジスタ２４と，メモリエラーの情報を累積するメモリ障害累積カウンタ２５を備えて構成されている。メモリ装置３は，ＤＲＡＭ等のメモリ群３２と，メモリ周辺の温度，メモリの電流量を監視する温度／電流センサである環境センサ３１とを備えて構成されている
【００１６】
メモリ群３２は，メモリの種類，動作速度の異なるメモリ素子により構成されていてよく，例えば，図２に示すように，速度の異なるメモリ素子群が，それぞれ異なる実装位置に実装されて構成される
　
Ｃ．「【００１８】前述したように構成される本発明の実施形態による
情報処理システムにおいて，通常のメモリ参照リクエストは，命令処理プロセッサ１からメモリコントローラ２内のリクエスト発行制御回路２１に対して発行される。メモリ参照リクエストを受け取ったリクエスト発行制御回路２１は，目的のメモリが他のリクエストによって参照されていたり，リフレッシュなどの実行中でないかをチェックし，起動可能であれば，メモリ制御タイミング生成回路２３に対してメモリの起動を要求する。メモリ制御タイミング生成回路２３は，メモリ制御タイミングレジスタ２４に設定されたパラメータに基づいて，メモリ装置３を構成するＳＤＲＡＭ等によるメモリ素子に制御信号を出力する
【００１９】
メモリ制御タイミングレジスタ２４に含まれるタイミング情報は，リクエスト発行制御回路２１からの指示により，メモリタイミングテーブル２２から取り出してメモリ制御タイミングレジスタ２４にセットされるものである
そして，このタイミング情報は，メモリ装置３に実装されるメモリ素子がＳＤＲＡＭである場合，ＳＤＲＡＭをコントロールするクロック信号の周期（ＣＬＫ），ＳＤＲＡＭをＡＣＴＩＶＡＴＥさせると共にローアドレスを送出するコマンドの発行からカラムアドレスを送出するまでの時間（ＲＣＤ），カラムアドレスを受け取ってからデータをＳＤＲＡＭから出力するまでの時間（ＣＬ），ＳＤＲＡＭから出力されたデータがメモリ素子が実装された基板等を渡って制御装置に取り込まれるまでの時間（ＦＴ）等のパラメータによるタイミング情報である
【００２０】これらのパラメータは，メモリ素子の種類によって異なり，また，メモリ素子が例えばＳＤＲＡＭの場合であっても，メーカや実装形態によって異なる。これらのパラメータは，メモリ装置３に実装されるメモリ素子の実力の変化をメモリコントローラ２が検出して，メモリコントローラ２自身が，あるいは，メモリ素子の実力の変化を命令処理プロセッサ１に報告して，命令処理プロセッサ１がメモリタイミングテーブル２２の内容を書き替えることにより変更される。」
　
Ｄ．「【００３８】前述した本発明の実施形態は，
メモリ装置に搭載されているメモリ素子群がＳＤＲＡＭであるとして説明したが，本発明は，メモリ装置に搭載するメモリ素子として，ＤＲＡＭ，ＳＲＡＭ等の仕様の異なるメモリ素子が混在して搭載された場合に適用することができ
　
イ．原審拒絶理由に引用された，本願の出願前に既に公知である，特開平０８−２２７３７７号公報（１９９６年９月３日公開，以下，これを「引用文献２」という）には，関連する図面と共に，次の事項が記載されている。
　
Ｅ．「(57)【要約】        （修正有）
【課題】  異なったサイクルで異なる速度のメモリデバイスを操作する。
【解決手段】  アドレス及びサイクルタイミング情報を受信し，ＤＲＡＭのどのバンクがアクセスされるべきであるかを決定する手段，各バンク毎にＤＲＡＭ形式を指示する手段，各ＤＲＡＭ形式毎にＤＲＡＭサイクルの部分のための複数のＤＲＡＭタイミングパラメータを記憶する手段，並びに決定されたバンク毎にＤＲＡＭ形式指示及びバンク決定に基づいて受信されたアドレスに適用できる複数のＤＲＡＭタイミングパラメータを決定する手段を備え，決定した複数のＤＲＡＭタイミングパラメータを受信し，決定したバンク及びアドレスがその特定のバンク用の決定された複数のＤＲＡＭタイミングパラメータに従ってＤＲＡＭに列及びカラムアドレス及びアドレスストローブを供給する。」
　
ウ．原審拒絶理由に引用された，本願の出願前に既に公知である，特開２０１３−０９０１００号公報（２０１３年５月１３日公開，以下，これを「引用文献３」という）には，関連する図面と共に，次の事項が記載されている。
　
Ｆ．「【００３９】
　図示された各ＳＤＲＡＭチップは，８バンク構成を備え，３２ビットのデータ信号をパラレルに出力する。前述したように，２５６個のデータ信号（ＤＱ）転送用貫通電極ＴＳＶは，２つのグループ（チップ選択グループ）で共用されている。この場合，ＤＤＲ３の各ＳＤＲＡＭチップは，通常，１６００Ｍbpsの転送レートを備えているから，各ＳＤＲＡＭチップは１６００Ｍbps×３２×８ＤＲＡＭセット＝４０９．６Ｇbit/sec＝５１．５Ｇバイト／secのデータ転送量を実現できる。前述の２つのグループ（チップ選択グループ）のうちの第１のグループ（第１の被制御チップ）は，制御チップから出力される第１のチップ選択信号により，第１のアクセスサイクルで通信制御される。前述の２つのグループ（チップ選択グループ）のうちの第２のグループ（第２の被制御チップ）は，制御チップから出力される第２のチップ選択信号により，第２のアクセスサイクルで通信制御される。制御チップは，第１と第２のグループを互いに排他的に制御することで，一つのＩ／Ｏビットに対応する貫通電極をシェアしている。」
　
Ｇ．「【００５２】
　ここで，ＳＤＲＡＭチップＤ０を例にとって，当該実施形態で使用されるＳＤＲＡＭチップの構成について説明する。ＳＤＲＡＭチップＤ０は，前述した貫通電極のほか，図１を参照して説明したように，２Ｇビットのメモリ容量を有するメモリセル（ＤＲＡＭ）アレイ２０８，コマンドデコーダ２０２，アドレスバッファ２０５及び２０６，ロウ（Ｘ）デコーダ２０７，カラム（Ｙ）デコーダ２１０，ＤＬＬ回路２１３，及び，ＤＱ入出力回路２１４を備えている。」
　
エ．本願の出願前に既に公知である，特開平１１−２６５３１５号公報（１９９９年９月２８日公開，以下，これを「周知文献１」という）には，関連する図面と共に，次の事項が記載されている。
　
Ｈ．「【００１２】先行技術において，用語「バンク」とは，並列にアクセスされる非同期ＤＲＡＭチップグループを表すものである。従って，バンクへのアクセスは，上述のように，適合する行及び列アドレスと共にバンク選択信号を生成することにより行われた。しかし，単一のＳＤＲＡＭチップは複数のバンクを備えている。従って，並列にアクセスされるＳＤＲＡＭチップのグループを表すために用語「ランク」が用いられ，該ＳＤＲＡＭランクに対して追加のバンクビットが経路指定される。ＳＤＲＡＭと非同期ＤＲＡＭのいずれかをサポート可能なシステムの場合，典型的には，非同期ＤＲＡＭへのアクセス時に用いられる上位バンクビットが，ＳＤＲＡＭへのアクセス時のランクビットとして用いられ，非同期ＤＲＡＭへのアクセス時に用いられる下位バンクビットがＳＤＲＡＭへと経路指定される。留意すべきは，ＳＤＲＡＭランク内の各バンクが，それ自体のページバッファセットを備えているという点である。」
　
Ｉ．「【００２６】典型的なコンピュータシステムでは，メモリは，通常は，シングルインラインメモリモジュール（ＳＩＭＭ）及び／又はデュアルインラインメモリモジュール（ＤＩＭＭ）により形成される。ＤＩＭＭ及びＳＩＭＭは，典型的には，非同期ＤＲＡＭチップ又はＳＤＲＡＭチップを用いて構成される。通常は，コンピュータシステムは，メモリモジュールを受容するための一連のＳＩＭＭ及び／又はＤＩＭＭソケットを備えている。ＳＩＭＭ及びＤＩＭＭは，様々な構成をとり，異なるタイプのチップから構成され，全てのソケットに接続する必要はないので，コンピュータシステムのメモリコントローラは，様々なランク，バンク，行，及び列ビットに対してアドレスビットを経路指定する能力を備えていなければならない。ページインターリービングを行うことにより，この経路指定は大幅に複雑なものとなる。」
　
オ．本願の出願前に既に公知である，特開２００５−１７４３４２号公報（２００５年６月３０日公開，以下，これを「周知文献２」という）には，関連する図面と共に，次の事項が記載されている。
　
Ｊ．「【００１３】
　次に説明をシステム・メモリ２２に転ずると，例示的な実施例では，各システム・メモリ２２が複数の再駆動（ＲＤ）チップ２４ａ−２４ｄを実装される。各再駆動チップは，複数（この場合には，２つ）のダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）デュアル・インライン・メモリ・モジュール（ＤＩＭＭ）２６に対してアドレスおよびデータの関連付けを行う。即ち，ＲＤチップ２４ａがＤＩＭＭ２６ａ，２６ｅに接続され，ＲＤチップ２４ｂがＤＩＭＭ２６ｂ，２６ｆに接続され，ＲＤチップ２４ｃがＤＩＭＭ２６ｃ，２６ｇに接続され，ＲＤチップ２４ｄがＤＩＭＭ２６ｄ，２６ｈに接続される。各システム・メモリ２２を構成するＤＩＭＭ２６は，更に，複数の「ランク」２８ａ−２８ｂに編成される。各ランクは，ＲＤチップ２４ａ−２４ｄの各々に接続された１つのＤＩＭＭ２６を含む。例えば，ランク２８ａはＤＩＭＭ２６ａ−２６ｄを含み，ランク２８ｂはＤＩＭＭ２６ｅ−２６ｈを含む。全キャッシュ・ラインのメモリ・アクセスのためのアクセス待ち時間が減少するように，実メモリ・アドレスが各ランク２８を構成するＤＩＭＭ２６全体にわたってストライピングされることも可能である。
【００１４】
　次に図２を参照すると，図１のデータ処理システム８おけるＤＩＭＭ２６の例示的実装態様の更に詳細なブロック図が示される。図示のように，ＤＩＭＭ２６は，ＤＲＡＭメモリ・セルの多数の行５２および列５４を有するＤＲＡＭメモリ・アレイ５０を含む。この行および列の各組み合わせは，特定の一意的な実メモリ・アドレスに対応する。図示のように，例示の実施例では，各列５４は，８バイト(６４ビット)幅であり，３２バイト・ワードの実アドレスを指定するメモリ・アクセスが関連するランク２８における４つのＤＩＭＭ２６の各々からの１列(８バイト)のデータに対する参照によってサービスされることを意味する。機能拡張されたアクセス帯域幅を提供するために，行５２は，ｍ個の行５２から成る複数（この場合には，３２個）のバンク５６(例えば，５６ａ，５６ｂ)に編成され，メモリ・アレイ５０が３２個のバンクの各々における１つの行５２に対する同時アクセスをサポートする。以下で明らかになるように，メモリ列の幅，バンクおよびランクの数，並びに本願において開示される実装態様に依存したパラメータは本発明の実施例の間で変わるであろう。」
　
（３）引用文献１に記載の発明
ア．上記Ａの「情報処理システムは，その記憶装置を構成する憶素子（当審注；「記憶素子」の誤記）として，ＤＲＡＭ（Dynamic Random Access Memory）素子，ＳＲＡＭ(Static Random Access Memory）素子等を使用している。また，近年，クロック信号に同期して動作するＳＤＲＡＭ（Synchronous DRAM），ＳＳＲＡＭ（Synchronous SRAM）も広く使用されている」という記載，上記Ｂの「本発明の一実施形態による情報処理システムは，図１に示すように，命令処理を実行する命令処理プロセッサ１と，メモリ制御を行うメモリ制御装置であるメモリコントローラ２と，メモリ装置３とにより構成される」という記載，同じく，上記Ｂの「メモリコントローラ２は，リクエスト発行を制御すると共に・・・メモリ制御タイミングを変更してメモリタイミングテーブル２２の内容を更新するリクエスト発行制御回路２１と，メモリ参照タイミングを登録したメモリタイミングテーブル２２と，ＳＤＲＡＭ等のメモリを制御する信号を生成するメモリ制御タイミング生成回路２３と，メモリ制御タイミングを生成するときに参照するメモリ制御タイミングレジスタ２４と・・・を備えて構成されている」という記載，同じく，上記Ｂの「メモリ装置３は，ＤＲＡＭ等のメモリ群３２・・・を備えて構成されている」という記載，同じく，上記Ｂの「メモリ群３２は，メモリの種類，動作速度の異なるメモリ素子により構成されていてよく，例えば，図２に示すように，速度の異なるメモリ素子群が，それぞれ異なる実装位置に実装されて構成される」という記載，及び，上記Ｄの「メモリ装置に搭載されているメモリ素子群がＳＤＲＡＭであるとして説明したが，本発明は，メモリ装置に搭載するメモリ素子として，ＤＲＡＭ，ＳＲＡＭ等の仕様の異なるメモリ素子が混在して搭載された場合に適用することができ」という記載から，引用文献１には，
“命令処理を実行する命令処理プロセッサ１と，メモリ制御を行うメモリ制御装置であるメモリコントローラ２と，メモリ装置３とにより構成される情報処理システムであって，
　前記メモリコントローラ２は，リクエスト発行を制御すると共に，メモリ制御タイミングを変更してメモリタイミングテーブル２２の内容を更新するリクエスト発行制御回路２１と，メモリ参照タイミングを登録したメモリタイミングテーブル２２と，ＳＤＲＡＭ等のメモリを制御する信号を生成するメモリ制御タイミング生成回路２３と，メモリ制御タイミングを生成するときに参照するメモリ制御タイミングレジスタ２４とを備え，
　前記メモリ装置３は，メモリ群３２を備えて構成され，
　前記メモリ群３２は，ＤＲＡＭ，ＳＲＡＭ等のメモリの種類，動作速度の異なるメモリ素子により構成され，速度の異なるメモリ素子群が，それぞれ異なる実装位置に実装されて構成されている，情報処理システム”が記載されていることが読み取れる。
　
イ．上記Ｃの「情報処理システムにおいて，通常のメモリ参照リクエストは，命令処理プロセッサ１からメモリコントローラ２内のリクエスト発行制御回路２１に対して発行される。メモリ参照リクエストを受け取ったリクエスト発行制御回路２１は，目的のメモリが他のリクエストによって参照されていたり，リフレッシュなどの実行中でないかをチェックし，起動可能であれば，メモリ制御タイミング生成回路２３に対してメモリの起動を要求する。メモリ制御タイミング生成回路２３は，メモリ制御タイミングレジスタ２４に設定されたパラメータに基づいて，メモリ装置３を構成するＳＤＲＡＭ等によるメモリ素子に制御信号を出力する」という記載，同じく，上記Ｃの「メモリ制御タイミングレジスタ２４に含まれるタイミング情報は，リクエスト発行制御回路２１からの指示により，メモリタイミングテーブル２２から取り出してメモリ制御タイミングレジスタ２４にセットされるものである」という記載，及び，同じく，上記Ｃの「そして，このタイミング情報は，メモリ装置３に実装されるメモリ素子がＳＤＲＡＭである場合，ＳＤＲＡＭをコントロールするクロック信号の周期（ＣＬＫ），ＳＤＲＡＭをＡＣＴＩＶＡＴＥさせると共にローアドレスを送出するコマンドの発行からカラムアドレスを送出するまでの時間（ＲＣＤ），カラムアドレスを受け取ってからデータをＳＤＲＡＭから出力するまでの時間（ＣＬ），ＳＤＲＡＭから出力されたデータがメモリ素子が実装された基板等を渡って制御装置に取り込まれるまでの時間（ＦＴ）等のパラメータによるタイミング情報である」という記載から，引用文献１においては，
“情報処理システムにおいて，命令処理プロセッサ１からメモリコントローラ２内のリクエスト発行制御回路２１に対して，メモリ参照リクエストが発行されると，
　前記メモリ参照リクエストを受け取ったリクエスト発行制御回路２１は，目的のメモリが起動可能であれば，メモリ制御タイミング生成回路２３に対してメモリの起動を要求し，
　前記メモリ制御タイミング生成回路２３は，前記リクエスト発行制御回路２１からの指示により，メモリタイミングテーブル２２から，コントロールするクロック信号の周期（ＣＬＫ）等のパラメータによるタイミング情報を取り出してメモリ制御タイミングレジスタ２４にセットし，
　前記メモリ制御タイミングレジスタ２４に設定されたパラメータであるタイミング情報に基づいて，メモリ装置３を構成するＳＤＲＡＭ等によるメモリ素子に制御信号を出力する”ものであることが読み取れる。
　
ウ．以上，上記ア．，及び，イ．において検討した事項から，引用文献１には，次の発明（以下，これを「引用発明」という）が，記載されているものと認める。
　
「命令処理を実行する命令処理プロセッサ１と，メモリ制御を行うメモリ制御装置であるメモリコントローラ２と，メモリ装置３とにより構成される情報処理システムであって，
　前記メモリコントローラ２は，リクエスト発行を制御すると共に，メモリ制御タイミングを変更してメモリタイミングテーブル２２の内容を更新するリクエスト発行制御回路２１と，メモリ参照タイミングを登録したメモリタイミングテーブル２２と，ＳＤＲＡＭ等のメモリを制御する信号を生成するメモリ制御タイミング生成回路２３と，メモリ制御タイミングを生成するときに参照するメモリ制御タイミングレジスタ２４とを備え，
　前記メモリ装置３は，メモリ群３２を備えて構成され，
　前記メモリ群３２は，ＤＲＡＭ，ＳＲＡＭ等のメモリの種類，動作速度の異なるメモリ素子により構成され，速度の異なるメモリ素子群が，それぞれ異なる実装位置に実装されて構成されている，情報処理システムにおいて，
　前記命令処理プロセッサ１から前記メモリコントローラ２内の前記リクエスト発行制御回路２１に対して，メモリ参照リクエストが発行されると，
　前記メモリ参照リクエストを受け取った前記リクエスト発行制御回路２１は，目的のメモリが起動可能であれば，前記メモリ制御タイミング生成回路２３に対してメモリの起動を要求し，
　前記メモリ制御タイミング生成回路２３は，前記リクエスト発行制御回路２１からの指示により，前記メモリタイミングテーブル２２から，コントロールするクロック信号の周期（ＣＬＫ）等のパラメータによるタイミング情報を取り出して前記メモリ制御タイミングレジスタ２４にセットし，
　前記メモリ制御タイミングレジスタ２４に設定されたパラメータであるタイミング情報に基づいて，メモリ装置３を構成するＳＤＲＡＭ等によるメモリ素子に制御信号を出力する，方法。」
　
（４）本件補正発明と引用発明との対比及び判断
ア．引用発明においては，「メモリ群３２は，ＤＲＡＭ，ＳＲＡＭ等のメモリの種類，動作速度の異なるメモリ素子により構成され」ていて，
　引用発明における「メモリ素子」とは，“メモリ・チップ”に他ならない。
　そして，本件補正発明において，「領域」とは，「領域は，一組の１つ以上のセル，一組の１つ以上の行，一組の１つ以上のアレイ，一組の１つ以上のバンク，一組の１つ以上のランク，一組の１つ以上のチップ，及び，一組の１つ以上のデュアル・インライン・メモリ・モジュール（ＤＩＭＭ），のうち１つ」であるから，
　引用発明における「メモリ素子」が，
　本件補正発明における「領域」に相当するので，
　引用発明における「ＤＲＡＭ，ＳＲＡＭ等のメモリの種類，動作速度の異なるメモリ素子により構成され」る「メモリ群３２」が，
　本件補正発明における「ダイナミックランダムアクセスメモリ（ＤＲＡＭ）を含むメモリの複数の領域」に相当する。
　
イ．引用発明において，
「命令処理プロセッサ１から前記メモリコントローラ２内の前記リクエスト発行制御回路２１に対して，メモリ参照リクエストが発行される」，
「メモリ参照リクエストを受け取った前記リクエスト発行制御回路２１は，目的のメモリが起動可能であれば，前記メモリ制御タイミング生成回路２３に対してメモリの起動を要求し」，
「メモリ制御タイミング生成回路２３は，前記リクエスト発行制御回路２１からの指示により，前記メモリタイミングテーブル２２から，コントロールするクロック信号の周期（ＣＬＫ）等のパラメータによるタイミング情報を取り出して前記メモリ制御タイミングレジスタ２４にセットし」，及び，
「メモリ制御タイミングレジスタ２４に設定されたパラメータであるタイミング情報に基づいて，メモリ装置３を構成するＳＤＲＡＭ等によるメモリ素子に制御信号を出力する」，
　という一連の処理は，“メモリアクセス処理”に他ならず，
　引用発明における“一連のメモリアクセス処理”の内，
「メモリ制御タイミング生成回路２３は，前記リクエスト発行制御回路２１からの指示により，前記メモリタイミングテーブル２２から，コントロールするクロック信号の周期（ＣＬＫ）等のパラメータによるタイミング情報を取り出して前記メモリ制御タイミングレジスタ２４にセットし」，
「メモリ制御タイミングレジスタ２４に設定されたパラメータであるタイミング情報に基づいて，メモリ装置３を構成するＳＤＲＡＭ等によるメモリ素子に制御信号を出力する」ことは，
“アクセスするメモリ素子に対して，メモリタイミングテーブルから，パラメータによるタイミング情報を出力して，当該メモリ素子へのアクセスのスケジューリングを行う”ことであるから，
　引用発明における“メモリ素子への，一連のメモリアクセス処理”が，
　本件補正発明における「ある領域へのメモリアクセスを，前記領域に特有のメモリタイミングパラメータに基づいてスケジューリングすること」に相当する。
　
ウ．上記ア．，及び，イ．において検討した事項から，
　引用発明における“ＤＲＡＭ，ＳＲＡＭ等のメモリの種類，動作速度の異なるメモリ素子により構成されるメモリ群３２のメモリ素子への一連のメモリアクセス処理”が，
　本件補正発明における「ダイナミックランダムアクセスメモリ（ＤＲＡＭ）を含むメモリの複数の領域のうちある領域へのメモリアクセスを，前記領域に特有のメモリタイミングパラメータに基づいてスケジューリングすること」に相当し，
　上記ア．において検討したとおり，
　引用発明における「メモリ素子」が，
　本件補正発明における「領域」に相当するので，
　本件補正発明と，引用発明とは，
「ダイナミックランダムアクセスメモリ（ＤＲＡＭ）を含むメモリの複数の領域のうちある領域へのメモリアクセスを，前記領域に特有のメモリタイミングパラメータに基づいてスケジューリングすることであって，前記領域は，一組の１つ以上のセル，一組の１つ以上の行，一組の１つ以上のアレイ，一組の１つ以上のバンク，一組の１つ以上のランク，一組の１つ以上のチップ，及び，一組の１つ以上のデュアル・インライン・メモリ・モジュール（ＤＩＭＭ），のうち１つを備える，こと，
　を備える方法。」
　である点で一致し，相違点はない。
　
エ．よって，本件補正発明は，引用文献１に記載された発明であるから，特許法第２９条第１項第３号に該当し，特許出願の際，独立して特許を受けることができない。
　
オ．上記ア．〜エ．における検討においては，本件補正発明において，
「領域は，一組の１つ以上のセル，一組の１つ以上の行，一組の１つ以上のアレイ，一組の１つ以上のバンク，一組の１つ以上のランク，一組の１つ以上のチップ，及び，一組の１つ以上のデュアル・インライン・メモリ・モジュール（ＤＩＭＭ），の
うち１つを備える
　仮に，本件補正発明の「領域」が，「一組の１つ以上のセル，一組の１つ以上の行，一組の１つ以上のアレイ，一組の１つ以上のバンク，一組の１つ以上のランク，一組の１つ以上のチップ，及び，一組の１つ以上のデュアル・インライン・メモリ・モジュール（ＤＩＭＭ），のうち」の何れかを含むものであるのに対して，
　引用発明においては，「メモリ素子」を含むことは示されているが，その他の「一組の１つ以上のセル，一組の１つ以上の行，一組の１つ以上のアレイ，一組の１つ以上のバンク，一組の１つ以上のランク」，「及び，一組の１つ以上のデュアル・インライン・メモリ・モジュール（ＤＩＭＭ）」の何れかを含み得る点については，特に言及されていない点を，本件補正発明と，引用発明との相違点としたとしても，
　「一組の１つ以上のセル，一組の１つ以上の行，一組の１つ以上のアレイ，一組の１つ以上のバンク，一組の１つ以上のランク」，「及び，一組の１つ以上のデュアル・インライン・メモリ・モジュール（ＤＩＭＭ）」といった事項は，上記Ｅに引用した，引用文献２の記載内容，上記Ｆに引用した，引用文献３の記載内容，及び，上記Ｈ〜Ｊに引用した，周知文献１，及び，周知文献２の記載にもあるとおり，メモリ制御の技術分野にあっては，本願の出願前に，当業者には周知の技術事項であって，制御の単位をどのように設定するかは，当業者が適宜選択し得る事項であるから，
　上記指摘の相違点は，格別のものではなく，本件補正発明の構成によってもたらされる効果も，当業者であれば当然に予測可能なものに過ぎず格別なものとは認められない。
　
カ．よって，本件補正発明は，引用発明，及び，引用文献２，引用文献３，周知文献１，周知文献２に記載された技術事項に基づいて当業者が容易に発明をすることができたものであるので，特許法第２９条第２項の規定により，特許出願の際，独立して特許を受けることができない。
　
３．補正却下むすび
　したがって，本件手続補正は，特許法第１７条の２第６項において準用する同法第１２６条第７項の規定に違反するので，同法第１５９条第１項の規定において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　
　よって，補正却下の決定の結論のとおり決定する。
　
第３．本願発明について
　平成２９年１２月２６日付けの手続補正は，上記のとおり却下されたので，本願の請求項１に係る発明（以下，これを「本願発明」という）は，平成２９年７月３日付けの手続補正により補正された特許請求の範囲の請求項１に記載された，上記「第２．平成２９年１２月２６日付けの手続補正の却下の決定」の「１．補正の内容」において，補正前の請求項１として引用した，次のとおりのものである。
　
「メモリの複数の領域のうちある領域へのメモリアクセスを，前記領域に特有のメモリタイミングパラメータに基づいてスケジューリングすること，
　を備える方法。」
　
第４．原審拒絶理由及び拒絶査定
１．原審拒絶理由
　原審拒絶理由は概略次のとおりである。
「４．（新規性）この出願の下記の請求項に係る発明は，その出願前に日本国内又は外国において，頒布された下記の刊行物に記載された発明又は電気通信回線を通じて公衆に利用可能となった発明であるから，特許法第２９条第１項第３号に該当し，特許を受けることができない。
５．（進歩性）この出願の下記の請求項に係る発明は，その出願前に日本国内又は外国において，頒布された下記の刊行物に記載された発明又は電気通信回線を通じて公衆に利用可能となった発明に基いて，その出願前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから，特許法第２９条第２項の規定により特許を受けることができない。
　　　　　記　　　（引用文献等については引用文献等一覧参照）
・・・(中略）・・・
●理由４（新規性）について
・請求項１，８
・引用文献１，２
・備考
　引用文献１（［００１５］−［００４０］，第１−５図）や，引用文献２（要約，［００３４］−［００３７］，第６図）には，メモリの複数の領域（引用文献１においては実装位置Ａ〜Ｄに配置された各メモリ群，引用文献２においてはバンク）のうちある領域へのメモリアクセスを，領域に特有のタイミングパラメータに基づいてスケジューリングするものが記載されている。
・・・(中略）・・・
●理由５（進歩性）について
・請求項１，５，６，８，１５
・引用文献１，２
・備考
（請求項１，８について）
　　引用文献１（［００１５］−［００４０］，第１−５図）や，引用文献２（要約，［００３４］−［００３７］，第６図）には，メモリの複数の領域（引用文献１においては実装位置Ａ〜Ｄに配置された各メモリ群，引用文献２においてはバンク）のうちある領域へのメモリアクセスを，領域に特有のタイミングパラメータに基づいてスケジューリングするものが記載されている。
　よって，請求項１，８に係る発明は，引用文献１または引用文献２に記載されたものに基づいて，当業者が容易に想到し得たものである。
・・・(中略）・・・
　　　　　　　　　　　　＜引用文献等一覧＞
１．特開２００１−２９０６９７号公報
２．特開平８−２２７３７７号公報
３．特開２００２−３６６４２１号公報
４．特開２０１３−８９００１号公報（周知技術を示す文献）
５．特開２０１３−９０１００号公報（周知技術を示す文献）」
　
２．原審拒絶査定
　原審における平成２９年８月２８日付けの拒絶査定（以下，これを「原審拒絶査定」という）は，次のとおりである。
　
「●理由４（特許法第２９条第１項第３号）について
・請求項　１，４，７
・引用文献等　１
　出願人は意見書において，引用文献１には，種類，動作速度の異なる「複数のメモリ素子」ごと（つまり，実装位置Ａ，Ｂ，Ｃ，Ｄの各々に実装されたメモリ素子群ごと）のメモリアクセスを制御することが単に開示されているに過ぎず，「一つのメモリ素子を構成する複数の領域」ごとのメモリアクセスを，「各領域」に特有のメモリタイミングパラメータに基づいてスケジューリングすることについて何等言及されておりません，と主張している。
　しかし，引用文献１には，段落［０００３］に「実装するメモリ素子を増加させることにより，装置上での空間的な広がり・・・が多くなり，素子の実力性能を発揮することができなくなってきている。」，段落［０００７］に「素子の実装位置・・・を自己検出し，・・・安定してメモリ素子を最高性能で動作させることができる」，段落［００３７］に「メモリ装置に実装されるメモリ素子群の実装位置・・・に基づいて，各メモリ素子群を最適なタイミングで制御することができる」と記載されており，また，第２−３図等に，動作速度は同じ低速であるが，実装位置が異なる，実装位置ＣとＤのメモリのメモリタイミングパラメータＣＬとＦＴが異なることが記載されているように，引用文献１に記載の発明は，メモリ素子の実装位置（つまり，領域）に特有のメモリタイミングパラメータＣＬとＦＴに基づいてスケジューリングしている。
　よって，請求項１，４，７に係る発明は，引用文献１に記載された発明であるから，特許法第２９条第１項第３号に該当し，特許を受けることができない。
　
●理由５（特許法第２９条第２項）について
・請求項　１−１３
・引用文献等　１　または　１，３　または　１，３−５
　理由４の備考等を参照。
　よって，請求項１，４−７，１３に係る発明は，引用文献１に記載された発明に基づいて，請求項２−３，８に係る発明は，引用文献１，３に記載された発明に基づいて，請求項９−１２に係る発明は，引用文献１，３−５に記載された発明に基づいて，当業者であれば容易になし得たものであるから，特許法第２９条２項の規定により，特許を受けることができない。
　
　　　　　　　　　　　　　　＜引用文献等一覧＞
１．特開２００１−２９０６９７号公報
２．特開平８−２２７３７７号公報（本拒絶査定では不使用）
３．特開２００２−３６６４２１号公報
４．特開２０１３−８９００１号公報（周知技術を示す文献）
５．特開２０１３−９０１００号公報（周知技術を示す文献）」
　
第５．当審の判断
１．引用文献に記載の発明
　原審拒絶理由に引用され，上記「第２．平成２９年１２月２６日付けの手続補正の却下の決定」の「２．補正の適否」における「（２）引用文献に記載の事項」において，引用文献１として引用された，，特開２００１−２９０６９７号公報（２００１年１０月１９日公開）には，上記「第２．平成２９年１２月２６日付けの手続補正の却下の決定」の「２．補正の適否」における「（３）引用文献１に記載の発明」において認定したとおりの，次の引用発明が記載されている。
　
「命令処理を実行する命令処理プロセッサ１と，メモリ制御を行うメモリ制御装置であるメモリコントローラ２と，メモリ装置３とにより構成される情報処理システムであって，
　前記メモリコントローラ２は，リクエスト発行を制御すると共に，メモリ制御タイミングを変更してメモリタイミングテーブル２２の内容を更新するリクエスト発行制御回路２１と，メモリ参照タイミングを登録したメモリタイミングテーブル２２と，ＳＤＲＡＭ等のメモリを制御する信号を生成するメモリ制御タイミング生成回路２３と，メモリ制御タイミングを生成するときに参照するメモリ制御タイミングレジスタ２４とを備え，
　前記メモリ装置３は，メモリ群３２を備えて構成され，
　前記メモリ群３２は，ＤＲＡＭ，ＳＲＡＭ等のメモリの種類，動作速度の異なるメモリ素子により構成され，速度の異なるメモリ素子群が，それぞれ異なる実装位置に実装されて構成されている，情報処理システムにおいて，
　前記命令処理プロセッサ１から前記メモリコントローラ２内の前記リクエスト発行制御回路２１に対して，メモリ参照リクエストが発行されると，
　前記メモリ参照リクエストを受け取った前記リクエスト発行制御回路２１は，目的のメモリが起動可能であれば，前記メモリ制御タイミング生成回路２３に対してメモリの起動を要求し，
　前記メモリ制御タイミング生成回路２３は，前記リクエスト発行制御回路２１からの指示により，前記メモリタイミングテーブル２２から，コントロールするクロック信号の周期（ＣＬＫ）等のパラメータによるタイミング情報を取り出して前記メモリ制御タイミングレジスタ２４にセットし，
　前記メモリ制御タイミングレジスタ２４に設定されたパラメータであるタイミング情報に基づいて，メモリ装置３を構成するＳＤＲＡＭ等によるメモリ素子に制御信号を出力する，方法。」
　
２．本願発明と引用発明との対比及び当審の判断
（１）本願発明は，本件補正発明から，本件補正発明における「メモリの複数の領域」に加えられた限定事項である，
「ダイナミックランダムアクセスメモリ（ＤＲＡＭ）を含む」，
　という構成と，同じく，本件補正発明における「領域」に加えられた限定事項である，
「領域は，一組の１つ以上のセル，一組の１つ以上の行，一組の１つ以上のアレイ，一組の１つ以上のバンク，一組の１つ以上のランク，一組の１つ以上のチップ，及び，一組の１つ以上のデュアル・インライン・メモリ・モジュール（ＤＩＭＭ），のうち１つを備える」，
　という構成を取り除いたものであるから，
　本願発明と，引用発明とは，上記「第２．平成２９年１２月２６日付けの手続補正の却下の決定」の「２．補正の適否」における「（４）本件補正発明と引用発明との対比及び判断」のア．〜エ．おいて検討したとおり，
「メモリの複数の領域のうちある領域へのメモリアクセスを，前記領域に特有のメモリタイミングパラメータに基づいてスケジューリングすること，
　を備える方法。」
　である点で一致し，相違点はない。
　
（２）以上，上記（１）において検討したとおり，本願発明は，引用文献１に記載されたものであるから，本願発明は，引用発明に基づいて当業者が容易に発明をすることができたものである。
　
第６．むすび
　したがって，本願発明は，引用文献１に記載された発明であるから，特許法第２９条第１項第３号に該当し，特許を受けることができない。
　そして，本願発明は，引用文献１に記載された発明に基づいて当業者が容易に発明をすることができたものであるので，特許法第２９条第２項の規定により特許を受けることができない。
　
　よって，結論のとおり審決する。