【手続補正書】
【提出日】平成22年11月8日(2010.11.8)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
ビット線に共に結合されるＤＲＡＭメモリセル及びセンス増幅器を動作させる方法であって、
第１のオペレーションモードにおいて、
実質的に不変の電源電圧を用いて前記メモリセルに記憶された情報に関連付けられた電圧を増幅することを含む、前記ＤＲＡＭメモリセルに対する第１のメモリオペレーションを行うことと、
第２のオペレーションモードにおいて、
前記ビット線及び前記センス増幅器に関連付けられたＲＣ時定数より大きいランプ遷移時間を有するランプ電源電圧を用いて前記メモリセルに記憶された情報に関連付けられた電圧を増幅することを含む、自動リフレッシュオペレーションを含む、前記メモリセルに対する第２のメモリオペレーションを行うことと、
を含む方法。
【請求項２】
前記メモリセルに対する前記第２のメモリオペレーションは、少なくとも前記ランプ遷移時間の第１の期間に亘って所定の低電圧から所定の高電圧に前記電源電圧をランプすることと、第１のサブオペレーションを行うことと、少なくとも前記ランプ遷移時間の第２の期間に亘って前記所定の高電圧から前記所定の低電圧に前記電源電圧をランプすることと、第２のサブオペレーションを行うこととを含む、請求項１に記載の方法。
【請求項３】
前記第１のサブオペレーションは感知オペレーションであり、前記第２のサブオペレーションは復元オペレーションである、請求項２に記載の方法。
【請求項４】
前記メモリセルに対する前記第２のメモリオペレーションは、少なくとも前記ランプ遷移時間の第１の期間に亘って第１の方向に前記電源電圧をランプすることと、第１のサブオペレーションを行うことと、少なくとも前記ランプ遷移時間の第２の期間に亘って前記第１の方向とは反対の第２の方向に前記電源電圧をランプすることと、第２のサブオペレーションを行うこととを含む、請求項１に記載の方法。
【請求項５】
前記ランプ遷移時間は、前記ＲＣ時定数より少なくとも１０倍長くかつ前記メモリセルに関連付けられた最大リフレッシュ間隔より短い、請求項１に記載の方法。
【請求項６】
前記第２のメモリオペレーションは、前記ランプ遷移時間の少なくとも１０分の１より短い切り替え遷移時間内でワード線の電圧を切り替えることを含む、請求項１に記載の方法。
【請求項７】
前記第１のメモリオペレーションは、前記第２のメモリオペレーションの少なくとも１０倍のエネルギーを消費する、請求項１に記載の方法。
【請求項８】
前記第１のメモリオペレーションは、第１の特性周波数において行われ、前記第２のメモリオペレーションは、前記第１の特性周波数より少なくとも１０倍遅い第２の特性周波数において行われる、請求項１に記載の方法。
【請求項９】
前記ＲＣ時定数は、前記ビット線のキャパシタンスを含むキャパシタンスと、前記センス増幅器の抵抗を含む抵抗の関数である、請求項１に記載の方法。
【請求項１０】
前記ランプ電源電圧は、前記ランプ遷移時間中に最小電圧から最大電圧に遷移し、前記センス増幅器は、前記ランプ電源電圧が前記最小電圧にある場合、増幅を行わず、前記ランプ電源電圧が前記最大電圧にある場合、前記メモリセルに記憶された前記情報に関連付けられた前記電圧の最大増幅を行う、請求項１に記載の方法。
【請求項１１】
前記第２のオペレーションモードにおいて、前記ＲＣ時定数より大きい第２のランプ遷移時間中に前記最大電圧から前記最小電圧に遷移することを含む、請求項１に記載の方法。
【請求項１２】
前記メモリセル及び前記センス増幅器を、別個の時間において、前記センス増幅器の電力入力ノードが前記実質的に不変の電源電圧に結合される前記第１のオペレーションモードと、前記センス増幅器の前記電力入力ノードが前記ランプ電源電圧に結合される前記第２のオペレーションモードとにおいて選択的に動作させることを含む、請求項１に記載の方法。
【請求項１３】
ビット線に結合されたＤＲＡＭメモリセルと、
前記ビット線に結合され、電力入力ノードを有するセンス増幅器と、
前記センス増幅器に結合されて前記センス増幅器に実質的に不変の電源電圧を供給する第１の電源端子と、
前記センス増幅器に結合されて前記センス増幅器に、前記ビット線及び前記増幅器に関連付けられたＲＣ時定数より大きいランプ遷移時間を有するランプ電圧を供給する第２の電源端子と、
前記第１の電源端子及び前記第２の電源端子のうちの１つを前記センス増幅器の前記電力入力ノードに選択的に結合させる回路と、
を含むメモリデバイス。
【請求項１４】
前記センス増幅器に結合されるプログラム可能キャパシタンス、前記第２の電源端子に接続されるインダクタ、及び、複数のプログラム可能インダクタセグメントのうちの少なくとも１つを含む、請求項１３に記載のメモリデバイス。
【請求項１５】
前記第２の電源端子に結合されるインダクタと、前記メモリセル及び前記センス増幅器を含む集積回路を収容するパッケージとを含み、前記インダクタは前記パッケージ内に収容される、請求項１３に記載のメモリデバイス。
【請求項１６】
前記第２の電源端子に結合されるインダクタと、前記メモリセル及び前記センス増幅器を含む集積回路を収容するパッケージとを含み、前記インダクタは前記パッケージの外にある、請求項１３に記載のメモリデバイス。
【請求項１７】
前記選択的結合回路に結合され、前記メモリセルが、前記電力入力ノードが前記実質的に不変の電源電圧に結合される第１のオペレーションモードにあるか又は前記第１の電源端子が前記ランプ電圧に結合される、自動リフレッシュオペレーションモードを含む第２のオペレーションモードにあるかを判断するモード制御回路を含む、請求項１３に記載のメモリデバイス。
【請求項１８】
前記メモリデバイスは、
第１のオペレーションモードにおいて、前記実質的に不変の電源電圧を用いて前記メモリセルに記憶された情報に関連付けられた電圧を前記センス増幅器において増幅することを含む、前記メモリセルに対する第１のメモリオペレーションを行い、
第２のオペレーションモードにおいて、前記ランプ電源電圧を用いて前記メモリセルに記憶された情報に関連付けられた電圧を前記センス増幅器において増幅することを含む、自動リフレッシュオペレーションを含む、前記メモリセルに対する第２のメモリオペレーションを行うように構成される、請求項１３に記載のメモリデバイス。
【請求項１９】
前記メモリセルに対する前記第２のメモリオペレーションは、少なくとも前記ランプ遷移時間の第１の期間に亘って所定の低電圧から所定の高電圧に前記電源電圧をランプすることと、第１のサブオペレーションを行うことと、少なくとも前記ランプ遷移時間の第２の期間に亘って前記所定の高電圧から前記所定の低電圧に前記電源電圧をランプすることと、第２のサブオペレーションを行うこととを含む、請求項１８に記載のメモリデバイス。
【請求項２０】
前記ランプ遷移時間は、前記ＲＣ時定数より少なくとも１０倍長くかつ前記メモリセルに関連付けられた最大リフレッシュ間隔より短い、請求項１８に記載のメモリデバイス。
【請求項２１】
前記第２のメモリオペレーションは、前記ランプ遷移時間の少なくとも１０分の１より短い切り替え遷移時間内でワード線の電圧を切り替えることを含む、請求項１８に記載のメモリデバイス。
【請求項２２】
前記第１のメモリオペレーションは、前記第２のメモリオペレーションの少なくとも１０倍のエネルギーを消費する、請求項１８に記載のメモリデバイス。
【請求項２３】
前記ランプ電源電圧は、前記ランプ遷移時間中に最小電圧から最大電圧に遷移し、前記センス増幅器は、前記ランプ電源電圧が前記最小電圧にある場合、増幅を行わず、前記ランプ電源電圧が前記最大電圧にある場合、前記メモリセルに記憶された前記情報に関連付けられた前記電圧の最大増幅を行う、請求項１８に記載のメモリデバイス。
【請求項２４】
前記メモリデバイスは、前記第２のオペレーションモードにおいて、前記ＲＣ時定数より大きい第２のランプ遷移時間中に前記最大電圧から前記最小電圧に遷移するように構成される、請求項１８に記載のメモリデバイス。
【請求項２５】
前記メモリデバイスの残りの部分が取り付けられる１以上の支持構造と、
前記第２の電源端子に接続され、かつ、前記１以上の支持構造の各支持構造上に取り付けられるインダクタと
をさらに含む、請求項１３から２４のいずれか１項に記載のメモリデバイス。
【請求項２６】
１以上の支持構造と、
前記１以上の支持構造の各支持構造上に取り付けられるインダクタと、
前記１以上の支持構造の各支持構造上に取り付けられる複数のＤＲＡＭメモリデバイスと、
を含み、
前記複数のメモリデバイスの各々は、
ビット線に結合されるメモリセルと、
前記ビット線に結合され、電力入力ノードを有するセンス増幅器と、
実質的に不変な電源電圧を供給する第１の電源端子と、
前記ビット線及び前記センス増幅器に関連付けられたＲＣ時定数より大きいランプ遷移時間を有するランプ電圧を供給する第２の電源端子と、
前記第１の電源端子及び前記第２の電源端子のうちの１つを前記センス増幅器の前記電力入力ノードに選択的に結合させる回路と、
を含み、
前記インダクタは、前記複数のメモリデバイスの各々の前記第２の電源端子に結合される、装置。
【請求項２７】
複数のメモリバンクを含むＤＲＡＭメモリデバイスを動作させる方法であって、
並行して、
メモリセルに結合されるビット線及び前記ビット線に結合されるセンス増幅器のＲＣ時定数より大きいランプ遷移時間を有するランプ電源電圧を用いて前記ＤＲＡＭメモリデバイスの第１のメモリバンク内のメモリセルをリフレッシュすることを含む、前記第１のメモリバンクに対するメモリバーストリフレッシュオペレーションを行うことと、
実質的に不変の電源電圧を用いて第２のメモリバンク内のメモリセルにアクセスすることを含む、前記第２のメモリバンクに対するメモリアクセスオペレーションを行うことと、
を含む方法。
【請求項２８】
前記並行して行われるオペレーションは、第１の時間期間において行われ、前記方法は、第２の時間期間中に、並行して、前記第２のメモリバンクに対するメモリバーストリフレッシュオペレーションを行うことと、前記第１のメモリバンクに対するメモリアクセスオペレーションを行うこととを更に含む、請求項２７に記載の方法。
【請求項２９】
前記第１のメモリバンクに対する前記メモリバーストリフレッシュオペレーションは、少なくとも前記ランプ遷移時間の第１の期間に亘って所定の低電圧から所定の高電圧に前記電源電圧をランプすることと、第１のサブオペレーションを行うことと、少なくとも前記ランプ遷移時間の第２の期間に亘って前記所定の高電圧から前記所定の低電圧に前記電源電圧をランプすることと、第２のサブオペレーションを行うこととを含む、請求項２７に記載の方法。
【請求項３０】
前記第１のサブオペレーションは感知オペレーションであり、前記第２のサブオペレーションは復元オペレーションである、請求項２９に記載の方法。