【事件の表示】
　特願２０１４−　６３６１７「半導体装置及びその作製方法」拒絶査定不服審判事件〔平成２６年１１月　６日出願公開，特開２０１４−２０９６１３，請求項の数（２）〕について，次のとおり審決する。
【結　論】
　原査定を取り消す。
　本願の発明は，特許すべきものとする。
【理　由】
第１　手続の経緯
　本願は，平成２６年３月２６日（優先権主張　平成２５年３月２８日。以下「本願優先日」という。）に特許出願したものであって，その手続の経緯は，概略，以下のとおりである。
平成２９年　３月１７日：手続補正書
平成２９年　３月１７日：上申書
平成２９年１２月２２日：拒絶理由通知（起案日）
平成３０年　２月　５日：意見書
平成３０年　２月　５日：手続補正書
平成３０年　５月　２日：拒絶査定（起案日）（以下「原査定」という。）
平成３０年　５月２９日：手続補正書
平成３０年　５月２９日：審判請求
平成３０年１２月２１日：拒絶理由通知（起案日）
平成３１年　１月　７日：意見書
平成３１年　１月　７日：手続補正書（以下，この手続補正書による手続補正を「本件補正」という。）
第２　原査定の概要
　原査定の概要は次のとおりである。
１　本願請求項１に係る発明は，本願優先日前に頒布された以下の引用文献Ａに記載された発明であるから，特許法第２９条第１項第３号に該当し，特許を受けることができない。
２　本願請求項１に係る発明は本願優先日前に頒布された以下の引用文献Ａに基づいて，本願優先日前にその発明の属する技術の分野における通常の知識を有する者（以下「当業者」という。）が容易に発明をすることができたものであり，本願請求項１，３に係る発明は本願優先日前に頒布された以下の引用文献Ｂおよび引用文献Ａ，Ｃに基づいて，本願優先日前に当業者が容易に発明をすることができたものであり，本願請求項４ないし６に係る発明は本願優先日前に頒布された以下の引用文献Ｂおよび引用文献Ａ，ＣないしＥに基づいて，本願優先日前に当業者が容易に発明をすることができたものであるから，特許法第２９条第２項の規定により特許を受けることができない。
引用文献等一覧
Ａ．特開２０１２−２４３７７９号公報
Ｂ．特開２０１２−９９７９６号公報
Ｃ．特開２００２−１１０６３１号公報
Ｄ．特開２０１２−１８９７０号公報
Ｅ．特開２０１０−１４７４５８号公報
第３　当審拒絶理由の概要
　平成３０年１２月２１日付け拒絶理由通知（以下「当審拒絶理由」という。）の概要は次のとおりである。
１　この出願は，請求項１ないし７に係る特許請求の範囲の記載が，特許法第３６条第６項第１号に規定する要件を満たしていない。
２　本願請求項１に係る発明は，本願優先日前に頒布された又は電気通信回線を通じて公衆に利用可能となった以下の引用文献１ないし３に記載された発明に基づいて，本願優先日前にその発明の属する技術の分野における通常の知識を有する者（以下「当業者」という。）が容易に発明をすることができたものであり，本願請求項３ないし６に係る発明は，本願優先日前に頒布された又は電気通信回線を通じて公衆に利用可能となった以下の引用文献１ないし５に記載された発明に基づいて，本願優先日前に当業者が容易に発明をすることができたものであるから，特許法第２９条第２項の規定により特許を受けることができない。
引用文献等一覧
１.米国特許出願公開第２０１１／０２５４００２号明細書
２.特開２０１２−２４３７７９号公報（拒絶査定時の引用文献Ａ）
３.特開２０１２−９９７９６号公報（拒絶査定時の引用文献Ｂ）
４.特開２０１２−１８９７０号公報（拒絶査定時の引用文献Ｄ）
５.特開２００２−１１０６３１号公報（拒絶査定時の引用文献Ｃ）
第４　本願発明
１　本願請求項１，２に係る発明（以下，それぞれ「本願発明１」，「本願発明２」という。）は，平成３１年１月７日付けの手続補正書で補正された特許請求の範囲の請求項１，２に記載された事項により特定される発明であり，本願発明１は以下のとおりの発明である。
「【請求項１】
　ゲート電極と，
　前記ゲート電極と接する領域を有するゲート絶縁膜と，
　前記ゲート絶縁膜と接する領域を有し，前記ゲート電極と重なる領域を有する酸化物半導体膜と，
　前記酸化物半導体膜と接する領域を有し，導電性を有する一対の第１の保護膜と，
　前記一対の第１の保護膜と接する領域を有する，銅，アルミニウム，金，銀，又はモリブデンを有する一対の第１の導電膜と，
　前記一対の第１の導電膜における，前記一対の第１の保護膜が接する面と反対の面で接する第１の領域を有する一対の第２の保護膜と，
　絶縁膜と，を有するトランジスタと，
　前記ゲート電極と同一の材料を有する第２の導電膜と，
　前記第１の保護膜と同一の材料を有する第３の保護膜と，
　前記第３の保護膜と接する領域を有し，前記第１の導電膜と同一の材料を有する第３の導電膜と，
　前記第３の導電膜と接する領域を有し，前記第２の保護膜と同一の材料を有する第４の保護膜と，
　透光性を有する第４の導電膜と，を有し，
　前記一対の第２の保護膜は，前記一対の第１の導電膜より外側に突出した第２の領域を有し，
　前記絶縁膜は，前記酸化物半導体膜と接する領域，及び前記第２の領域と接する領域を有し，
　前記第４の導電膜は，前記第２の導電膜と電気的に接続され，
　前記第４の導電膜は，前記第３の導電膜と接する領域を有することを特徴とする半導体装置。」
２　なお，本願発明２は，本願発明１に対応する半導体装置の作製方法の発明であり，本願発明１とカテゴリ表現が異なるだけの発明である。
第５　引用文献，引用発明等
１　引用文献１について
（１）引用文献１の記載
　当審拒絶理由に引用された引用文献１（米国特許出願公開第２０１１／０２５４００２号明細書，２０１１年（平成２３年）１０月２０日出願公開）には，図面とともに次の事項が記載されている（下線は当審で付した。以下，同じ。）。
「BACKGROUND
[0002] 1. Field of the Invention
[0003] 
The present invention relates to a display substrate and a method of fabricating the same
（当審仮訳：
背景
［０００２］　１．発明の分野
［０００３］　
本発明は，表示基板及びその製造方法に関するものである
「SUMMARY
[0010] A display substrate is provided that can prevent the opening of an upper conduction layer and thus improve the reliability.
[0011] A method of fabricating a display substrate is also provided that can prevent the opening of an upper conduction layer and thus improve the reliability.」
（当審仮訳：
発明の概要
［００１０］　上部導電層の断線が防止されて信頼性が向上した表示基板を提供することである。
［００１１］　上部導電層の断線が防止されて信頼性が向上した表示基板の製造方法を提供することである。）
「DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS
＜＜途中省略＞＞
[0028] Hereinafter, with reference to  FIGS. 1 to 2B , a display substrate according to an exemplary embodiment will be described.
[0029] FIG. 1  is a layout, top view, diagram of a display substrate according to an exemplary embodiment.  FIG. 2A  is a sectional view taken along lines A-A' and B-B' in  FIG. 1 , and  FIG. 2B  is an enlarged view of region C in  FIG. 2A .
＜＜途中省略＞＞
[0031] 
On an insulating substrate  10  of the display region D, gate interconnection patterns  21  and  22 , a gate insulating layer  30 , a semiconductor layer pattern  42 , data interconnection patterns  62 ,  65 , and  66 , a protection layer  72 , and a pixel electrode  81  may be formed
＜＜途中省略＞＞
[0033] On the insulating substrate  10 , a gate line  21  extends in a first direction (e.g. horizontal direction) and transfers a gate signal. Gate electrodes  22  and  24  protrude away from gate line  21 , and, along with gate line  21 , form gate interconnection patterns  21 ,  22 , and  24 . 
Here, the gate electrode  22  together with source electrode  65  and drain electrode  66  (to be described later) may form terminals of a thin film transistor
[0034] 
The gate interconnection patterns  21 ,  22 , and  24  may be made of, for example, aluminum-based metal such as aluminum (Al) or an aluminum alloy, silver-based metal such as silver (Ag) or a silver alloy, copper-based metal such as copper (Cu) or a copper alloy, molybdenum-based metal such as molybdenum (Mo) or a molybdenum alloy, and a metallic material such as chrome (Cr), titanium (Ti), tantalum (Ta), and the like
＜＜途中省略＞＞
[0037] 
On a portion of an upper part of the gate insulating layer  30 , the semiconductor layer patterns  42  and  44  may be formed. The semiconductor layer patterns  42  and  44  are composed, for example, of hydrogenated amorphous silicon, polycrystalline silicon, an organic semiconductor, or the like
＜＜途中省略＞＞
[0040] 
The data interconnection patterns  62 ,  65 ,  66 , and  68  may be formed on the semiconductor layer patterns  42  and  44  and the gate insulating layer  30 . Here, the data interconnection patterns  62 ,  65 ,  66 , and  68  may comprise data lines  62 , data interconnection pattern  68 , source electrode  65 , and drain electrode  66
＜＜途中省略＞＞
[0042] The source electrode  65  and the drain electrode  66  as described above form a thin film transistor together with the gate electrode  22 .
 If a voltage is applied to the gate electrode  22 , current flows between the source electrode  65  and the drain electrode  66 . The channel region of the thin film transistor is the region between source electrode  65  and the drain electrode  66
[0043] 
The data interconnection patterns  62 ,  65 ,  66 , and  68  may have a multilayer structure that is composed of a lower layer of refractory metal and an upper layer of a low-resistant material that is positioned on an upper part of the lower layer. Specifically, with reference to  FIG. 2B , the drain electrode  66 , which is one of the data interconnection patterns  62 ,  65 ,  66 , and  68 , may have a triple-layer structure that comprises first to third electrode layer patterns  66 - 1  to  66 - 3
The third electrode layer pattern  66 - 3  is underneath, and extends beyond, the first and second electrode layer patterns  66 - 1  and  66 - 2
In this case, an end portion of the second electrode layer pattern  66 - 2  may be relatively depressed in the first direction (e.g. horizontal direction) compared to the location of the end portions of the first and third layer patterns  66 - 1  and  66 - 3 . The first and third electrode layer patterns  66 - 1  and  66 - 3  may be made, for example, of molybdenum (Mo) or a molybdenum (Mo) alloy, and the second electrode layer pattern  66 - 2  may be made, for example, of aluminum (Al) or an aluminum (Al) alloy
[0044] As described above, 
one end portion of the drain electrode  66  has been exemplified. However, an end portion of another data interconnection pattern  68  (e.g. region D in  FIG. 2A ) may be configured in the same manner
[0045] 
On the data interconnection patterns  62 ,  65 ,  66 , and  68  and the semiconductor layer patterns  42  and  44 , a protection layer  72  ( FIG. 2A ) composed of an insulating layer may be formed
＜＜途中省略＞＞
[0048] Although not separately illustrated, the first ASG bridge contact electrode  84' in the region D of  FIG. 2A  may be formed in the same shape as the above-described pixel contact electrode  81', with first, second and third data line interconnection layers disposed so that the second data line interconnection layer is between the first and third data line interconnection layers and is positioned so that an end portion of the second data line interconnection layer may be relatively depressed in the first direction (e.g. horizontal direction) compared to the location of the end portions of the first and third data line interconnection layers. The ASG bridge contact electrode  84' electrically connects the data interconnection pattern  68  with the ASG bridge electrode  84 . 
Also, the second ASG bridge contact electrode  86' may be connected to the gate electrode  24  and electrically connect the gate electrode  24 , the ASG bridge electrode  84 , and the data interconnection pattern  68  together
＜＜途中省略＞＞
[0070] Then, referring to  FIGS. 1 ,  6 , and  7 , a protection layer  72  and a sacrificial layer  74  are laminated onto the resultant product. The deposition of the protection layer  72  and the sacrificial layer  74  may be performed using a CVD method.
[0071] In this case, referring to  FIG. 8 , an end portion (i.e. region C in  FIG. 7 ) of the drain electrode  66  may be formed so that end portions of the first and third electrode layer patterns  66 - 1  and  66 - 3  protrudes in a first direction (e.g. the horizontal direction) so that they extend beyond an end portion of the second electrode layer pattern  66 - 2 . Accordingly, the side surface profile of the protection layer  72  and the sacrificial layer  74  deposited on the drain electrode  66  may be formed to be depressed in a direction of the second electrode layer pattern  66 - 2  as illustrated in  FIG. 8 . Although not separately illustrated, an end portion (i.e. region D in  FIG. 7 ) of the data interconnection pattern  68  may be also formed so that the side surface profile of the protection layer  72  and the sacrificial layer  74  deposited on the data interconnection pattern  68  may be formed in the same manner as described above.
＜＜途中省略＞＞
[0078] Then, referring to  FIGS. 1 ,  12 , and  13 , 
a pixel electrode  81 , a conduction material for the pixel electrode  82 , and an ASG bridge electrode  84  may be formed by laminating a transparent conductor such as, for example, ITO (Indium Tin Oxide) or IZO (Indium Zinc Oxide) or a reflective conductor such as, for example, aluminum onto the resultant product by, for instance, a sputtering method
a pixel contact electrode  81' and a first ASG bridge contact electrode  84' are also formed in the contact holes  124  and  126
and to electrically connect the data interconnection pattern  68  with the ASG bridge electrode  84
the pixel contact electrode  81' and the first ASG bridge contact electrode  84' may be formed to be in contact with at least one of the first and third electrode layer patterns of the data interconnection patterns  66  and  68
（当審仮訳：
好ましい実施形態の詳細な説明
［００２８］　以下，図１〜図２Ｂを参照すると，例示的実施形態による表示基板について説明する。
［００２９］　図１は，本実施形態に係る表示基板のレイアウト図，上面図である。図２Ａは，図１の線Ａ−Ａ’および線Ｂ−Ｂ’に沿った断面図であり，図２Ｂは図２Ａにおける領域Ｃの拡大図である。
＜＜途中省略＞＞
［００３１］　
表示領域Ｄの絶縁基板１０上には，ゲート配線パターン２１，２２と，ゲート絶縁層３０，半導体層４２，データ配線６２，６５，６６と，保護膜７２と，画素電極８１が形成されてもよい
周辺領域Ｐ（例えば，図１（ここでは”ＡＳＧ領域”として定義される）に図示されているようなアモルファスシリコンゲート領域）の絶縁基板１０上には，ゲート配線パターン２４，ゲート絶縁層３０，半導体層４４，データ配線６８，およびＡＳＧブリッジ電極８４が形成されてもよい
＜＜途中省略＞＞
［００３３］　絶縁性基板１０上にゲートライン２１は第１方向（例えば，水平方向）に延びており，ゲート信号を伝達する。ゲート電極２２及び２４は，ゲート線２１から離れるように突出しており，そして，ゲート線２１とともに，ゲート接続パターン２１，２２，２４を形成する。
ここで，ソース電極６５及びドレイン電極６６（後述）とともにゲート電極２２は薄膜トランジスタの端子を形成することができる
［００３４］　
ゲート配線パターン２１，２２，２４は，例えばアルミニウム（Ａｌ）やアルミニウム合金などのアルミニウム系金属，銀（Ａｇ）や銀合金などの銀系金属，銅（Ｃｕ）や銅合金など銅系金属，モリブデン（Ｍｏ）やモリブデン合金などのモリブデン系金属，クロム（Ｃｒ），チタン（Ｔｉ），タンタル（Ｔａ）などの金属材料を用いることができる
＜＜途中省略＞＞
［００３７］　
ゲート絶縁層３０の上部の一部に，半導体層パターン４２，４４を形成することができる。半導体層パターン４２，４４は，例えば，水素化非晶質シリコン，多結晶シリコン，有機半導体などで構成されている
＜＜途中省略＞＞
［００４０］　
データ配線６２，６５，６６，６８はその下部の半導体層パターン４２，４４及びゲート絶縁膜３０上に形成されてもよい。ここで，データ配線６２，６５，６６，６８は，データ配線６２，データ配線６８，ソース電極６５，及びドレイン電極６６を含むことができる
＜＜途中省略＞＞
［００４２］　以上説明したように，ソース電極６５及びドレイン電極６６は，ゲート電極２２と共に薄膜トランジスタを形成している。
ゲート電極２２に電圧を印加すると，ソース電極６５とドレイン電極６６との間に電流が流れる。薄膜トランジスタのチャネル領域は，ソース電極６５とドレイン電極６６との間の領域である
［００４３］　
データ配線６２，６５，６６および６８は，高融点金属からなる下層と，この上に位置した低抵抗物質の上部層から構成される多層構造を有していてもよい。具体的には，図２Ｂを参照すると，データ配線６２，６５，６６，６８のうち，ドレイン電極６６は，第１〜第３電極層パターン６６−１〜６６−３を含む３層構造を有していてもよい
第３の電極層パターン６６−３は下側であり，第１及び第２の電極層パターン６６−１および６６−２を越えて延びている
この場合，第２電極層パターン６６−２の端部は，第１及び第３層パターン６６−１および６６−３の端部の位置と比較して，第１の方向（例えば水平方向）に相対的に押し下げられていてもよい
第１及び第３の電極層パターン６６−１および６６−３は，例えばモリブデン（Ｍｏ）またはモリブデン（Ｍｏ）の合金で形成され，前記第２電極層パターン６６−２は，例えばアルミニウム（Ａｌ）またはアルミニウム（Ａｌ）合金を用いることができる
［００４４］　上述したように，
ドレイン電極６６の一端部を例に挙げている。しかしながら，別のデータ配線パターン６８（例えば，図２Ａ中のＤの部分）の端部も同様に構成されてもよい
［００４５］　
データ配線６２，６５，６６，６８と半導体層パターン４２，４４上には，絶縁層により構成されている保護層７２（図２Ａ）を形成することができる
＜＜途中省略＞＞
［００４８］　別に図示はしなかったが，図２Ａの領域ＤにおけるＡＳＧブリッジコンタクト電極８４’は，上述した画素コンタクト電極８１’と同じ形状に形成されてもよく，ここで第１，第２と第３データライン配線層において，第２のデータ線相互接続層は，第１及び第３のデータ線相互接続層との間にあるように配置され，第２データライン配線層の端部は，第１及び第３データライン配線層の端部の位置と比較して，第１の方向(例えば水平方向)に相対的に押し下げられるように配置される。ＡＳＧブリッジコンタクト電極８４’は，データ相互接続パターン８６とＡＳＧブリッジ電極８４とを電気的に接続する。また，
第２のＡＳＧブリッジコンタクト電極８６’は，ゲート電極２４に接続されて，ゲート電極２４と，ＡＳＧブリッジ電極８４と，データ相互接続パターン８６とを共に電気的に接続する
＜＜途中省略＞＞
［００７０］　次に，図１，図６及び図７を参照すると，保護層７２及び犠牲層７４は，結果として得られる製品上に積層されている。保護層７２及び犠牲層７４の堆積は，ＣＶＤ法を用いて行うことができる。
［００７１］　この場合，図８に示すように，ドレイン電極６６の端部（例えば，図７の領域Ｃ）は第１及び第３の電極層パターン６６−１および６６−３の端部が第２電極層パターン６６−２の端部を超えて第１方向（例えば，水平方向）に延在して突出するように形成されうる。これにより，ドレイン電極６６上に堆積された保護層７２および犠牲層７４の側面形状は，図８に示すように，第２電極層パターン６６−２方向に押し下げられるように形成されてもよい。個々に図示しなかったが，
データ配線６８の端部（例えば図７中の領域Ｄ)も上述したものと同様にして，データ配線パターン６８上に堆積された保護層７２および犠牲層７４の側面プロファイルを形成してもよい
＜＜途中省略＞＞
［００７８］　次に，図１，図１２，及び図１３を参照すると，
画素電極８１と，画素電極８２のための導電物質，およびブリッジ電極８４を，得られた生成物上に，例えばスパッタ法により，例えば，ＩＴＯ（Ｉｎｄｉｕｍ　Ｔｉｎ　Ｏｘｉｄｅ）またはＩＺＯ（Ｉｎｄｉｕｍ　Ｚｉｎｃ　Ｏｘｉｄｅ）などの透明導電体，または，例えば，アルミニウムのような反射性導電体を積層して形成することができる
画素コンタクト電極８１’および第１のＡＳＧブリッジコンタクト電極８４’は上述されたコンタクトホール１２４，１２６内に形成され
データ配線パターン６８とＡＳＧブリッジ電極８４とが電気的に接続するようにしている
画素コンタクト電極８１’と第１のＡＳＧブリッジコンタクト電極８４’は，データ配線６６，６８の第１及び第３電極層パターンのうちの少なくとも一つと接触するように形成されてもよい
 
（２）引用発明１
　上記（１）の記載から，引用文献１には，次の発明（以下「引用発明１」という。）が記載されているものと認められる。
「表示領域Ｄの絶縁基板１０上には，ゲート配線パターン２１，２２と，ゲート絶縁層３０，半導体層４２，データ配線６２，６５，６６と，保護膜７２と，画素電極８１が形成されてもよく，周辺領域Ｐの絶縁基板１０上には，ゲート配線パターン２４，ゲート絶縁層３０，半導体層４４，データ配線６８，およびＡＳＧブリッジ電極８４が形成されてもよく，
　データ配線６２，６５，６６，６８はその下部の半導体層パターン４２，４４及びゲート絶縁膜３０上に形成されてもよい。ここで，データ配線６２，６５，６６，６８は，データ配線６２，データ配線６８，ソース電極６５，及びドレイン電極６６を含むことができ，
　ここで，ソース電極６５及びドレイン電極６６とともにゲート電極２２は薄膜トランジスタの端子を形成することができ，
　ゲート配線パターン２１，２２，２４は，例えばアルミニウム（Ａｌ）やアルミニウム合金などのアルミニウム系金属，銀（Ａｇ）や銀合金などの銀系金属，銅（Ｃｕ）や銅合金など銅系金属，モリブデン（Ｍｏ）やモリブデン合金などのモリブデン系金属，クロム（Ｃｒ），チタン（Ｔｉ），タンタル（Ｔａ）などの金属材料を用いることができ，
　ゲート電極２２に電圧を印加すると，ソース電極６５とドレイン電極６６との間に電流が流れ，薄膜トランジスタのチャネル領域は，ソース電極６５とドレイン電極６６との間の領域であり，
　ゲート絶縁層３０の上部の一部に，半導体層パターン４２，４４を形成することができ，半導体層パターン４２，４４は，例えば，水素化非晶質シリコン，多結晶シリコン，有機半導体などで構成され，
　データ配線６２，６５，６６および６８は，高融点金属からなる下層と，この上に位置した低抵抗物質の上部層から構成される多層構造を有していてもよく，具体的には，データ配線６２，６５，６６，６８のうち，ドレイン電極６６は，第１〜第３電極層パターン６６−１〜６６−３を含む３層構造を有していてもよく，
　第３の電極層パターン６６−３は下側であり，第１及び第２の電極層パターン６６−１および６６−２を越えて延びており，この場合，第２電極層パターン６６−２の端部は，第１及び第３層パターン６６−１および６６−３の端部の位置と比較して，第１の方向（例えば水平方向）に相対的に押し下げられていてもよく，
　データ配線６８の端部も同様にして，データ配線パターン６８上に堆積された保護層７２および犠牲層７４の側面プロファイルを形成してもよく，
　第１及び第３の電極層パターン６６−１および６６−３は，例えばモリブデン（Ｍｏ）またはモリブデン（Ｍｏ）の合金で形成され，前記第２電極層パターン６６−２は，例えばアルミニウム（Ａｌ）またはアルミニウム（Ａｌ）合金を用いることができること，
　ドレイン電極６６の一端部を例に挙げているが，別のデータ配線パターン６８の端部も同様に構成されてもよいこと，
　データ配線６２，６５，６６，６８と半導体層パターン４２，４４上には，絶縁層により構成されている保護層７２を形成することができ，
　画素電極８１と，画素電極８２のための導電物質，およびブリッジ電極８４を，例えばスパッタ法により，ＩＴＯ（Ｉｎｄｉｕｍ　Ｔｉｎ　Ｏｘｉｄｅ）またはＩＺＯ（Ｉｎｄｉｕｍ　Ｚｉｎｃ　Ｏｘｉｄｅ）などの透明導電体を積層して形成することができること，
　画素コンタクト電極８１’および第１のＡＳＧブリッジコンタクト電極８４’は上述されたコンタクトホール１２４，１２６内に形成され，画素コンタクト電極８１’と第１のＡＳＧブリッジコンタクト電極８４’は，データ配線６６，６８の第１及び第３電極層パターンのうちの少なくとも一つと接触するように形成されてもよく，
　第２のＡＳＧブリッジコンタクト電極８６’は，ゲート電極２４に接続されて，ゲート電極２４と，ＡＳＧブリッジ電極８４と，データ相互接続パターン８６とを共に電気的に接続する，
　表示基板及びその製造方法。」
２　引用文献Ａについて
（１）引用文献Ａ（引用文献２）の記載
　拒絶査定に引用された引用文献Ａ（当審拒絶理由に引用された引用文献２）（特開２０１２−２４３７７９号公報，平成２４年１２月１０日出願公開）には，図面とともに以下の記載がある。
「【技術分野】
【０００１】
　本発明は，基板の上に，基板側から順に，薄膜トランジスタの半導体層と，電極に用いられるＣｕ合金膜と，保護膜と，を備えた配線構造であって，当該半導体層が酸化物半導体で構成されている配線構造，および当該配線構造を備えた表示装置に関するものである。本発明の配線構造は，例えば液晶表示装置や有機ＥＬ表示装置等の表示装置に代表的に用いられる。」
「【背景技術】
＜＜途中省略＞＞
【０００８】
　このように上述した特許文献の方法はいずれも，酸化物半導体層を用いた表示装置におけるＣｕ配線の酸化防止を直接的に意図したものではなく，特に保護膜形成時のプラズマ処理によるＣｕ配線の酸化を抑制する技術を提供する（例えば，新たな工程を設けずに従前の保護膜形成過程のなかで有効に防止し得る技術を提供する）との観点から検討されたものではない。」
「【発明が解決しようとする課題】
【００１１】
　本発明は上記事情に着目してなされたものであって，その目的は，酸化物半導体層を用いた表示装置において，保護膜形成時のプラズマ処理によるＣｕ配線の酸化を，例えば新たに特別な工程を設けることなく従前の形成過程において，有効に防止し得る技術を提供することにある。」
「【発明の効果】
【００１６】
　本発明によれば，Ｃｕ合金膜として，保護膜に直接接続する側に配置され，保護膜形成過程においてＣｕの酸化を抑制し得る元素を含む第二層（Ｚ）と，Ｃｕ合金膜全体の電気抵抗低減化に寄与する第一層（Ｘ）との積層配線を採用しているため，酸化物半導体層を用いた表示装置において，保護膜形成時のプラズマ処理におけるＣｕ配線の酸化を，基本的には新たに特別な工程を設けることなく従前の形成過程において，有効に防止し得る技術を提供することができた。」
「【発明を実施するための形態】
＜＜途中省略＞＞
【００２１】
　以下，図１（更には図２）を参照しながら，本発明の配線構造を詳細に説明する。図１と図２とは，酸化物半導体層４とＣｕ合金膜５［詳細には，第一層（Ｘ）５ａ］との間に，バリアメタル層１０が配置されていないか（図１），配置されているか（図２）だけの点で相違しており，それ以外は同じである。ただし，本発明はこれらの図に限定する趣旨では決してなく，本発明の要件を備えている限り，他の態様も当然のことながら含まれる。
例えば図１（および図２）はボトムゲート構造のＴＦＴアレイ基板の例である
【００２２】
　図１に示すように，
基板１上にゲート電極２およびゲート絶縁膜３が形成され，その上に酸化物半導体層４が形成されている。酸化物半導体層４上には，Ｃｕ合金のソース電極・ドレイン電極５が形成され，その上に保護膜６が形成され，コンタクトホール７を介して透明導電膜８がドレイン電極５に電気的に接続されている
【００２３】
　
まず本発明を最も特徴付けるソース電極・ドレイン電極５を構成するＣｕ合金膜について説明する。Ｃｕ合金膜は，図１に示すように基板側から順に，第一層（Ｘ）５ａと第二層（Ｚ）５ｂを含む積層構造を有しており，第二層（Ｚ）５ｂの少なくとも一部は，保護膜６と直接接続されている
【００２４】
　
このうち第一層（Ｘ）５ａは，純Ｃｕ，またはＣｕを主成分とするＣｕ合金であって第二層（Ｚ）５ｂよりも電気抵抗率の低いＣｕ合金で構成されている
【００２５】
　第一層（Ｘ）における「Ｃｕを主成分とする」とは，材料を構成する元素のうちＣｕの質量または原子数が最も多いことを意味し，電気抵抗率の観点からはＣｕは実質９５原子％以上とすることが好ましい。
【００２６】
　また，「第二層（Ｚ）よりも電気抵抗率の低いＣｕ合金」は，プラズマ酸化耐性向上作用に優れるＣｕ−Ｚ合金で構成されている第二層（Ｚ）に比べて電気抵抗率が低くなるように，第一層（Ｘ）５ａにおける合金元素の種類および／または含有量を適切に制御すれば良い。電気抵抗率が低い元素（おおむね，純Ｃｕ合金並みに低い元素）は，文献に記載の数値などを参照し，公知の元素から容易に選択することができる。ただし，電気抵抗率が高い元素であっても，含有量を少なくすれば（おおむね，０．０５〜１原子％程度）電気抵抗率を低減できるため，第一層（Ｘ）に適用可能な上記合金元素は，電気抵抗率が低い元素に必ずしも限定されない。具体的には，例えば，Ｃｕ−０．５原子％Ｎｉ，Ｃｕ−０．５原子％Ｚｎ，Ｃｕ−０．３原子％Ｍｎなどが好ましく用いられる。第一層（Ｘ）に適用可能な上記合金元素は，酸素ガスや窒素ガスのガス成分を含んでいても良く，例えば，Ｃｕ−ＯやＣｕ−Ｎなどを用いることができる。なお，第二層（Ｚ）よりも電気抵抗率の低いＣｕ合金は，上述した適用可能な元素を含み，実質的に残部がＣｕおよび不可避的不純物である。
【００２７】
　
本発明を最も特徴付ける第二層（Ｚ）５ｂは，Ｚｎ，Ｎｉ，Ｔｉ，Ａｌ，Ｍｇ，Ｃａ，Ｗ，Ｎｂ，希土類元素，Ｇｅ，およびＭｎよりなる群（Ｚ群）から選択される少なくとも１種のＺ群元素（プラズマ酸化耐性向上元素）を合計で２〜２０原子％含むＣｕ−Ｚ合金で構成されている
＜＜途中省略＞＞
【００４３】
　
本発明に用いられるＣｕ合金膜をＴＦＴの半導体層に接続させるに当たっては，図１に示すように酸化物半導体層４とＣｕ合金膜５［詳細には，第一層（Ｘ）５ａ］とを直接接続させても良いし，あるいは，図２に示すように酸化物半導体層４とＣｕ合金膜５［詳細には，第一層（Ｘ）５ａ］との界面にＭｏやＴｉなどの高融点金属からなるバリア層１０を設けた３層構造としとしても良い。図２の構成によれば，酸化物半導体層４とＣｕ合金膜５との密着性が一層高められる
＜＜途中省略＞＞
【００４５】
　本発明は，上記Ｃｕ合金膜に特徴があり，その他の構成要件は特に限定されない。
【００４６】
　例えば，酸化物半導体層４としては，液晶表示装置などに用いられる酸化物半導体であれば特に限定されず，例えば，Ｉｎ，Ｇａ，Ｚｎ，Ｔｉ，およびＳｎよりなる群から選択される少なくとも１種の元素を含む酸化物からなるものが用いられる。具体的には上記酸化物として，Ｉｎ酸化物，Ｉｎ−Ｓｎ酸化物，Ｉｎ−Ｚｎ酸化物，Ｉｎ−Ｓｎ−Ｚｎ酸化物，Ｉｎ−Ｇａ酸化物，Ｚｎ−Ｓｎ酸化物，Ｚｎ−Ｇａ酸化物，Ｉｎ−Ｇａ−Ｚｎ酸化物，Ｚｎ酸化物，Ｔｉ酸化物等の透明酸化物やＺｎ−Ｓｎ酸化物にＡｌやＧａをドーピングしたＡＺＴＯ，ＧＺＴＯが挙げられる。
＜＜途中省略＞＞
【００４８】
　また，酸化物半導体の上に形成される保護膜６は特に限定されず，表示装置の分野で通常用いられるもの，例えば，窒化シリコン，酸化シリコン，酸窒化シリコンなどが挙げられる。ただし，酸化物半導体は，還元雰囲気下ではその優れた特性が失われるため，酸化物半導体の特性を有効に発揮させるという観点からすれば，酸性雰囲気下で成膜が可能な酸化シリコンや酸窒化シリコンの使用が好ましい。詳細には，保護膜６は，単一の化合物（例えば酸化シリコンのみ）で構成されている必要は必ずしもなく，酸化物半導体の特性を有効に発揮させる程度の酸素を少なくとも含む絶縁性の膜であれば，本発明に用いることができる。」
「【実施例】
＜＜途中省略＞＞
【００５３】
　実施例１
　
本実施例では，下記の方法により，保護膜形成プロセスを模擬した試料を作製し，電気抵抗およびウェットエッチング゛時の加工性を測定すると共に，Ｃｕ合金膜の表面に形成された酸化層の厚みを測定した
【００５４】
　（試料の作製）
　まず，ガラス基板（コーニング社製ＥａｇｌｅＸＧ，直径５０．８ｍｍ×厚さ０．７ｍｍ）を用意し，第一層（Ｘ）として純Ｃｕ，第二層（Ｚ）として表１に示す種々の元素を含むＣｕ−Ｚ合金が積層されたＣｕ合金膜を，以下のスパッタリング法によって作製した（表１のＮｏ．３〜３８）。比較のため，Ｎｏ．１では第二層（Ｚ）として純Ｃｕを，Ｎｏ．２では第二層（Ｚ）として純Ｍｏ膜が積層された試料を作製した。各層の膜厚は表１に示すとおりである。
＜＜途中省略＞＞
【００６２】
　（加工性の評価）
　上記のようにして作製された各試料（ＳｉＯ2の保護膜あり）について，フォトレジストとしてＴＳＭＲ８９００（東京応化社製）を用いてラインアンドスペースパターン（５０μｍ間隔）に加工した後，各試料を１ｃｍ×４ｃｍのサイズに切り出して試験片を作製し，各試験片をエッチング液に浸漬してエッチング処理を行なった。エッチング処理条件は以下の通りである。
　エッチング液：  関東化学株式会社製Cu-02
　処理温度：室温
　薬液量：１００ｍｌ
　処理方法：静置（浸漬）
　処理時間：配線膜のエッチング除去が確認できた時間を１００％としたとき，その１５０％（ジャストエッチングから５０％オーバーエッチングするまで）に相当する時間までエッチングを行った。
【００６３】
　次いで，レジストを除去し，試験片端面の膜の断面をＳＥＭ電子顕微鏡にて（倍率３００００倍）にて観察し，
エッチング後の試験片のＣｕ合金膜に庇がある場合を×（加工性不良）と評価し，庇がない場合を○（加工性良好）と評価した。ここで庇とは，エッチング領域の端部断面を上記のようにＳＥＭ観察したときに，第一層のエッチング端に比べて，第二層のエッチング端が明確に飛び出て残っているものを言う
（２）引用発明Ａ
　上記（１）の記載から，引用文献Ａには，次の発明（以下「引用発明Ａ」という。）が記載されているものと認められる。
「基板１上にゲート電極２およびゲート絶縁膜３が形成され，その上に酸化物半導体層４が形成され，酸化物半導体層４上には，Ｃｕ合金のソース電極・ドレイン電極５が形成され，その上に保護膜６が形成され，コンタクトホール７を介して透明導電膜８がドレイン電極５に電気的に接続されており，
　ソース電極・ドレイン電極５を構成するＣｕ合金膜について，Ｃｕ合金膜は，基板側から順に，第一層（Ｘ）５ａと第二層（Ｚ）５ｂを含む積層構造を有しており，第二層（Ｚ）５ｂの少なくとも一部は，保護膜６と直接接続されており，
　このうち第一層（Ｘ）５ａは，純Ｃｕ，またはＣｕを主成分とするＣｕ合金であって第二層（Ｚ）５ｂよりも電気抵抗率の低いＣｕ合金で構成され，
　第二層（Ｚ）５ｂは，Ｚｎ，Ｎｉ，Ｔｉ，Ａｌ，Ｍｇ，Ｃａ，Ｗ，Ｎｂ，希土類元素，Ｇｅ，およびＭｎよりなる群（Ｚ群）から選択される少なくとも１種のＺ群元素（プラズマ酸化耐性向上元素）を合計で２〜２０原子％含むＣｕ−Ｚ合金で構成され，
　Ｃｕ合金膜をＴＦＴの半導体層に接続させるに当たっては，酸化物半導体層４とＣｕ合金膜５［詳細には，第一層（Ｘ）５ａ］とを直接接続させても良いし，あるいは，酸化物半導体層４とＣｕ合金膜５［詳細には，第一層（Ｘ）５ａ］との界面にＭｏやＴｉなどの高融点金属からなるバリア層１０を設けた３層構造としとしても良く，酸化物半導体層４とＣｕ合金膜５との密着性が一層高められる，
　ボトムゲート構造のＴＦＴアレイ基板。」
３　引用文献Ｂについて
（１）引用文献Ｂ（引用文献３）の記載
　拒絶査定に引用された引用文献Ｂ（当審拒絶理由に引用された引用文献３）（特開２０１２−９９７９６号公報，平成２４年５月２４日出願公開）には，図面とともに以下の記載がある。
「【技術分野】
【０００１】
　本発明は，薄膜素子とその作製方法に関する。また，半導体装置とその作製方法に関する。なお，本明細書において，半導体装置とは，半導体素子自体または半導体素子を含むものをいい，このような半導体素子として，例えばトランジスタ（薄膜トランジスタなど）が挙げられる。また，液晶表示装置などの表示装置も半導体装置に含まれる。」
「【発明が解決しようとする課題】
＜＜途中省略＞＞
【０００８】
　本発明の一態様は，レジストマスクの除去に水を含む薬液を用いても，半導体層の全面が水分などに曝されることなく実現することが可能な半導体装置の作製方法を提供することを課題とする。特に，半導体層がレジストマスクを剥離する際，水を含む剥離液に曝されない作製方法を提供することを課題とする。」
「【発明の効果】
【００１４】
　本発明の一態様によれば，特定の層の全面が水分などに曝されることなく，薄膜素子を作製することができる。従って，半導体層の全面が水分などに曝されることなく，トランジスタなどの半導体素子を作製することができる。
【００１５】
　本発明の一態様によれば，レジスト残りを生じさせることなく，特定の層の全面を水分に曝さずに薄膜素子を作製することができる。従って，半導体層の全面を水分に曝さずに半導体素子を作製することができる。」
「【発明を実施するための形態】
＜＜途中省略＞＞
【００４７】
（実施の形態４）
　本実施の形態では，本発明の一態様である半導体素子の作製方法について説明する。本実施の形態では，半導体素子の例としてトランジスタを挙げるが，これに限定されるものではない。
【００４８】
　本実施の形態で説明するトランジスタの作製方法の一は，
ゲート電極層２０６を覆って設けられたゲート絶縁層２０８上に半導体膜２１０，導電膜２１２及びマスク膜２１４をこの順に積層して形成し，マスク膜２１４上に第１のレジストマスク２１６を形成し，第１のレジストマスク２１６を用いてマスク膜２１４をドライエッチングまたはウエットエッチングすることで第１のマスク層２１８を形成し，第１のレジストマスク２１６を除去し，第１のマスク層２１８を用いて導電膜２１２と半導体膜２１０をドライエッチングすることで，導電層２２０と半導体層２２２を形成し，少なくとも導電層２２０と半導体層２２２を覆って絶縁膜２２４を形成し，絶縁膜２２４をエッチバック処理することで，少なくとも半導体層２２２の側面のすべてを覆ってサイドウォール絶縁層２２６を形成し，第１のマスク層２１８上に第２のレジストマスク２３０を形成し，第２のレジストマスク２３０を用いて第１のマスク層２１８をドライエッチングまたはウエットエッチングすることで第２のマスク層２３２を形成し，第２のレジストマスク２３０を除去し，第２のマスク層２３２を用いて導電層２２０をドライエッチングすることでソース電極及びドレイン電極層２３４を形成することを特徴とする。本実施の形態のトランジスタの作製方法
＜＜途中省略＞＞
【００６０】
　
半導体膜２１０は，半導体膜であればよく，単層であってもよいし，複数の層が積層された積層構造であってもよい。半導体膜２１０として，例えば，酸化物半導体膜またはシリコン膜が挙げられる
【００６１】
　半導体膜２１０が酸化物半導体膜である場合には，四元系金属酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体や，三元系金属酸化物であるＩｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体，Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系酸化物半導体，Ｉｎ−Ａｌ−Ｚｎ−Ｏ系酸化物半導体，Ｓｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体，Ａｌ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体，Ｓｎ−Ａｌ−Ｚｎ−Ｏ系酸化物半導体や，二元系金属酸化物であるＩｎ−Ｚｎ−Ｏ系酸化物半導体，Ｓｎ−Ｚｎ−Ｏ系酸化物半導体，Ａｌ−Ｚｎ−Ｏ系酸化物半導体，Ｚｎ−Ｍｇ−Ｏ系酸化物半導体，Ｓｎ−Ｍｇ−Ｏ系酸化物半導体，Ｉｎ−Ｍｇ−Ｏ系酸化物半導体や，Ｉｎ−Ｏ系酸化物半導体，Ｓｎ−Ｏ系酸化物半導体，Ｚｎ−Ｏ系酸化物半導体などを用いることができる。また，酸化物半導体膜がＳｉＯ２を含んでいてもよい。ここで，例えば，Ｉｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体膜とは，Ｉｎ，ＧａまたはＺｎを有する酸化物半導体膜をいい，その化学量論比はとくに問わない。また，ＩｎとＧａとＺｎ以外の元素を含んでいてもよい。
【００６２】
　半導体膜２１０が酸化物半導体膜である場合には，例えば，化学式ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０）で表記されるものを用いるということもできる。ここで，Ｍは，Ｇａ，Ａｌ，Ｍｎ及びＣｏから選ばれた一または複数の金属元素を示す。例えばＭとして，Ｇａ，Ｇａ及びＡｌ，Ｇａ及びＭｎ，またはＧａ及びＣｏなどが挙げられる。または，酸化物半導体膜はＳｉＯ２を含んでいてもよい。
【００６３】
　また，酸化物半導体膜をスパッタリング法で形成するためのターゲットとしては，例えば，組成比として，Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：１［ｍｏｌ数比］の酸化物ターゲットを用いる。ただし，このターゲットの材料及び組成に限定されず，例えば，Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：２［ｍｏｌ数比］の酸化物ターゲットを用いてもよい。
【００６４】
　ここでは，半導体膜２１０が酸化物半導体膜であり，スパッタリング法で形成される場合には，希ガス（例えばＡｒ）雰囲気下，酸素雰囲気下，または希ガスと酸素の混合雰囲気下においてスパッタリング法により形成することができる。
【００６５】
　また，酸化物ターゲットの充填率は９０％以上１００％以下，好ましくは９５％以上９９．９％以下である。このように，充填率の高い酸化物ターゲットを用いることにより，成膜される酸化物半導体膜を緻密な膜とすることができる。
【００６６】
　半導体膜２１０が酸化物半導体膜である場合には，半導体膜２１０に接するゲート絶縁層２０８を酸化シリコンにより形成し，後に形成するサイドウォール絶縁層２２６も酸化シリコンにより形成し，酸化物半導体膜の脱水化または脱水素化を行うことが可能な条件で加熱処理を行うとよい。このように加熱処理を行う場合であっても，酸化物半導体膜が水分に曝されていないため，加熱処理時間は従来よりも短時間でよい。
＜＜途中省略＞＞
【００７５】
　
導電膜２１２は，例えば，スパッタリング法またはＣＶＤ法（プラズマＣＶＤ法または熱ＣＶＤ法などを含む。）などを用いて形成すればよい。または，インクジェット法などを用いて形成してもよい。なお，導電膜２１２は，単層で形成してもよいし，複数の層を積層して形成してもよい。例えば，Ｔｉ層上にＡｌ層が設けられた２層の積層構造とすればよい
【００７６】
　
マスク膜２１４は，後の第１のエッチング工程及び第３のエッチング工程でエッチングされない（されにくい）材料により形成すればよい。マスク膜２１４として，例えば，酸化シリコン膜または窒化シリコン膜などの絶縁膜を用いることができる。または，マスク膜２１４として，例えば，金属膜を用いることができる。金属膜を用いた場合には，電極層の一部として用いることができる
＜＜途中省略＞＞
【００９２】
　
次に，第２のマスク層２３２を用いて導電層２２０をドライエッチングすることで，ソース電極及びドレイン電極層２３４を形成する
＜＜途中省略＞＞
【０１０４】
（実施の形態５）
　
実施の形態４で説明した半導体素子（トランジスタ）は，表示装置の画素トランジスタとして用いることができる
【０１０５】
　本実施の形態の画素トランジスタの作製方法は，実施の形態４にて説明した作製方法を適用して作製したトランジスタの
少なくともソース電極及びドレイン電極層２３４，半導体層２２２を覆って保護絶縁膜２３６を形成し，保護絶縁膜２３６のソース電極及びドレイン電極層２３４と重畳する部分に，ソース電極及びドレイン電極層２３４を露出させる開口部２４０を形成し，開口部２４０を介してソース電極及びドレイン電極層２３４と接続されるように，保護絶縁膜２３６上に画素電極層２４６を位置選択的に形成する
【０１０６】
　まず，実施の形態４にて説明した作製方法を適用して作製したトランジスタの少なくとも第２のマスク層２３２，ソース電極及びドレイン電極層２３４，半導体層２２２を覆って保護絶縁膜２３６を形成する（図８（Ａ））。」
（２）引用発明Ｂ
　上記（１）の記載から，引用文献Ｂには，次の発明（以下「引用発明Ｂ」という。）が記載されているものと認められる。
「ゲート電極層２０６を覆って設けられたゲート絶縁層２０８上に半導体膜２１０，導電膜２１２及びマスク膜２１４をこの順に積層して形成し，マスク膜２１４上に第１のレジストマスク２１６を形成し，第１のレジストマスク２１６を用いてマスク膜２１４をドライエッチングまたはウエットエッチングすることで第１のマスク層２１８を形成し，第１のレジストマスク２１６を除去し，第１のマスク層２１８を用いて導電膜２１２と半導体膜２１０をドライエッチングすることで，導電層２２０と半導体層２２２を形成し，少なくとも導電層２２０と半導体層２２２を覆って絶縁膜２２４を形成し，絶縁膜２２４をエッチバック処理することで，少なくとも半導体層２２２の側面のすべてを覆ってサイドウォール絶縁層２２６を形成し，第１のマスク層２１８上に第２のレジストマスク２３０を形成し，第２のレジストマスク２３０を用いて第１のマスク層２１８をドライエッチングまたはウエットエッチングすることで第２のマスク層２３２を形成し，第２のレジストマスク２３０を除去し，第２のマスク層２３２を用いて導電層２２０をドライエッチングすることでソース電極及びドレイン電極層２３４を形成することを特徴とする表示装置の画素トランジスタの作製方法であって，
　半導体膜２１０は，半導体膜であればよく，半導体膜２１０として，例えば，酸化物半導体膜またはシリコン膜が挙げられ，
　導電膜２１２は，例えば，スパッタリング法またはＣＶＤ法などを用いて形成すればよく，導電膜２１２は，複数の層を積層して形成してもよく，例えば，Ｔｉ層上にＡｌ層が設けられた２層の積層構造とすればよく，
　マスク膜２１４として，例えば，酸化シリコン膜または窒化シリコン膜などの絶縁膜を用いることができ，または，マスク膜２１４として，例えば，金属膜を用いることができ，金属膜を用いた場合には，電極層の一部として用いることができ，
　少なくともソース電極及びドレイン電極層２３４，半導体層２２２を覆って保護絶縁膜２３６を形成し，保護絶縁膜２３６のソース電極及びドレイン電極層２３４と重畳する部分に，ソース電極及びドレイン電極層２３４を露出させる開口部２４０を形成し，開口部２４０を介してソース電極及びドレイン電極層２３４と接続されるように，保護絶縁膜２３６上に画素電極層２４６を位置選択的に形成する，
　表示装置の画素トランジスタの作製方法。」
４　その他の引用文献について
（１）引用文献４（引用文献Ｄ）について
　当審拒絶理由に引用された引用文献４（拒絶査定に引用された引用文献Ｄ）（特開２０１２−１８９７０号公報，平成２４年１月２６日出願公開）には，図面とともに以下の記載がある。
「【００４３】
次に，これらの上からＩＴＯ等の第１の透明導電膜をスパッタ法等により基板１全面に成膜する。そして，第３のフォトリソグラフィー工程及び微細加工技術により，この第１の透明導電膜をパターニングする。本実施の形態１では，画素電極６の形成領域上と，ＴＦＴ５０のチャネル領域を除く第２の金属膜パターン上とに，第１の透明導電膜が残存するようにパターニングする。これにより，ソース配線４４上と，ソース配線４４から分岐した部分のうちソース電極４となる領域上とに，透明導電パターン６ａが形成される。また，ソース配線４４から分岐した部分のうちドレイン電極５となる領域上に一部が重なるように，画素電極６が形成される。第１の透明導電膜によって形成された透明導電パターン６ａ及び画素電極６は，後述するチャネルエッチの工程においてエッチングバリアパターンとして機能する。 
【００４４】
なお，第１の透明導電膜は，ＩＴＯであってもよいし，ＩＺＯ，ＩＴＺＯでもよい。また，第１の透明導電膜を非晶質の状態で成膜した場合は，シュウ酸のような弱い酸をエッチング液として使用することができる。第２の金属膜として，たとえば，高融点金属を用いた場合，第１の透明導電膜のエッチングの際に，第２の金属膜パターンをエッチングしないようなエッチング液を選択するのは比較的容易であるため，第２の金属膜パターンからなるソース配線４４の断線をさらに低減することが可能となる。
【００４５】
続いて，画素電極６及び透明導電パターン６ａをマスクとして，第２の金属膜とチャネル領域上のオーミックコンタクト膜３をエッチングする。具体的には，画素電極６又は透明導電パターン６ａに覆われずに露出した部分の第２の金属膜をエッチングにより除去する。これにより，チャネル領域上の第２の金属膜が除去され，ソース電極４とドレイン電極５とが分離される。さらに，第２の金属膜を除去することによって表面に露出した，チャネル領域上のオーミックコンタクト膜３をエッチングにより除去する。これにより，図６及び図１１に示すように，ＴＦＴ５０のチャネル領域となる半導体層２が露出する。このように，本実施の形態１では，第１の透明導電膜によって形成された透明導電パターン６ａ及び画素電極６をエッチングバリアパターンとして用いて，チャネル領域上の第２の金属膜とオーミックコンタクト膜３とを除去することができる。」
（２）引用文献５（引用文献Ｃ）について
　当審拒絶理由に引用された引用文献５（拒絶査定に引用された引用文献Ｃ）（特開２００２−１１０６３１号公報，平成１４年４月１２日出願公開）には，図面とともに以下の記載がある。
「【０００６】
【発明が解決しようとする課題】しかし，多層膜について，同一のレジストパターンの下で連続してエッチングを施す際，下方の膜のサイドエッチングの度合いがこれに接する上方の膜のサイドエッチングの度合いより大きいといった場合には，上方の膜の縁部が下方の膜の輪郭より外側にひさし（庇）状に張り出してしまうことがある。
【０００７】「ひさし部分」(オーバーハング部）が形成される例について，図１０に示す例により，さらに説明する。
【０００８】図１０に示す例では，多層膜が，金属膜５と，これを直接覆う透明導電材料膜４とからなる。レジストパターン９の形成後，まず透明導電材料膜４に対するパターニングを行ない，次いで，同一のレジストパターン９の下で，金属膜５に対するパターニングを行なう。透明導電材料膜４と金属膜５とを同時に効率良くエッチングするのは一般に困難であるため，それぞれについて選択的にエッチングするエッチング剤を用いてパターニングを行なうのである。
【０００９】ところが，図７に示すように下層である金属膜５についてのサイドエッチングが，上層である透明導電材料膜４についてのサイドエッチングより大きい場合，透明導電材料膜４がパターンの外側へと張り出した，「ひさし部分」が形成される。
【００１０】このように，得られる多層膜のパターンの端面に「ひさし部分」が形成されると，エッチング終了後に，レジストパターンを剥離する工程や洗浄の工程において，「ひさし部分」が剥がれて微細なチリを生成（発塵）し，短絡等の不良の原因となる。
【００１１】また，多層膜パターンの端面が被覆膜により被覆される場合には，ひさし部分の形成個所で被覆膜に亀裂が走る，いわゆる「段切れ」という問題が生じる。被覆膜が保護絶縁膜である場合には段切れの個所で絶縁不良となり，被覆膜が導電膜である場合には，段切れの個所で電気的な接続が不良となる。」
（３）引用文献Ｅについて
　拒絶査定に引用された引用文献Ｅ（特開２０１０−１４７４５８号公報，平成２２年７月１日出願公開）には，図面とともに以下の記載がある。
「【００３６】
　また，ソース／ドレイン電極Ｓ／Ｄの１つの層は，トランジスタの半導体層１１０に使用する透明半導体を使用し，半導体としては，ＺｎＯ（屈折率＝１．９３），ＳｎＯ２（２．０），ＺｎＳｎＯｘ，ＩｎＧａＺｎＯｘ，ＧａＮ（２．５），ＡｌＮ（２．０５），ＩｎＮとこれらの組合せであるＡｌＧａＮ，ＧａＩｎＮ，ＡｌＩｎＮ，ＡｌＧａＩｎＮ，ＺｎＳ（２．４）などが挙げられる。すなわち，半導体を使用して透明導電体／金属／半導体，絶縁体／金属／半導体を形成する場合，その自体を透明電極として使用することができる。」
第６　対比・判断
１　本願発明１について
（１）引用文献１を主引例とした対比・判断
　ア　対比
　本願発明１（上記第４の１）と，引用発明１（上記第５の１（２））とを対比すると，以下のとおりとなる。
（ア）引用発明１の「ゲート電極２２」，「ゲート絶縁層３０」，「第３の電極層パターン６６−３」，「第２の電極層パターン６６−２」，「第１の電極層パターン６６−１」，「保護層７２」，「薄膜トランジスタ」はそれぞれ本願発明１の「ゲート電極」，「ゲート絶縁膜」，「第１の保護膜」，「第１の導電膜」，「第２の保護膜」，「絶縁膜」，「トランジスタ」に相当する。
（イ）引用発明１の「半導体層パターン４２」は，「ゲート電極２２」，「ゲート絶縁層３０」の上部に形成され，「例えば，水素化非晶質シリコン，多結晶シリコン，有機半導体などで構成され」るものであるので，本願発明１の「前記ゲート絶縁膜と接する領域を有し，前記ゲート電極と重なる領域を有する酸化物半導体膜」と，「前記ゲート絶縁膜と接する領域を有し，前記ゲート電極と重なる領域を有する」「半導体膜」という点で共通する。
（ウ）引用発明１の「ゲート電極２２」と「ゲート電極２４」は共に「例えばアルミニウム（Ａｌ）やアルミニウム合金などのアルミニウム系金属，銀（Ａｇ）や銀合金などの銀系金属，銅（Ｃｕ）や銅合金など銅系金属，モリブデン（Ｍｏ）やモリブデン合金などのモリブデン系金属，クロム（Ｃｒ），チタン（Ｔｉ），タンタル（Ｔａ）などの金属材料を用いることができ」るので，引用発明１の「ゲート電極２４」は本願発明１の「第２の導電膜」に相当する。
（エ）引用発明１の「データ配線６６」と「データ配線６８」は共に「高融点金属からなる下層と，この上に位置した低抵抗物質の上部層から構成される多層構造を有していてもよく」，「ドレイン電極６６は，第１〜第３電極層パターン６６−１〜６６−３を含む３層構造を有していてもよく」，「ドレイン電極６６の一端部を例に挙げているが，別のデータ配線パターン６８の端部も同様に構成されてもよいこと」から，引用発明１の「データ配線パターン６８」の「第３電極層パターン」，「第２電極層パターン」，「第１電極層パターン」はそれぞれ，本願発明１の「第３の保護膜」，「第３の導電膜」，「第４の保護膜」に相当する。
（オ）引用発明１の「ブリッジ電極８４」は「ＩＴＯ（Ｉｎｄｉｕｍ　Ｔｉｎ　Ｏｘｉｄｅ）またはＩＺＯ（Ｉｎｄｉｕｍ　Ｚｉｎｃ　Ｏｘｉｄｅ）などの透明導電体を積層して形成することができる」ものであるので，本願発明１の「第４の導電膜」に相当する。
（カ）引用発明１の「第１の電極層パターン６６−１」につき「第２電極層パターン６６−２の端部は，第１及び第３層パターン６６−１」「の端部の位置と比較して，第１の方向（例えば水平方向）に相対的に押し下げられていてもよ」いものであるので，本願発明１の「前記一対の第２の保護膜は，前記一対の第１の導電膜より外側に突出した第２の領域を有し」を充足する。
（キ）引用発明１の「保護層７２」は「データ配線６６」と「半導体層パターン４２」上に，「絶縁層により構成されている保護層７２を形成することができ」るものであるので，本願発明１の「前記絶縁膜は，前記」「半導体膜と接する領域，及び前記第２の領域と接する領域を有し」を充足する。
（ク）引用発明１の「ブリッジ電極８４」は「ゲート電極２４」と電気的に接続されているので，本願発明１の「前記第４の導電膜は，前記第２の導電膜と電気的に接続され」を充足する。
（ケ）上記（ア）ないし（ク）より，引用発明１の「表示基板」は，本願発明１の「半導体装置」に相当する。
（コ）したがって，本願発明１と，引用発明１とは，下記（サ）の点で一致し，下記（シ）の点で相違する。
（サ）一致点
「ゲート電極と，
　前記ゲート電極と接する領域を有するゲート絶縁膜と，
　前記ゲート絶縁膜と接する領域を有し，前記ゲート電極と重なる領域を有する半導体膜と，
　前記半導体膜と接する領域を有し，導電性を有する一対の第１の保護膜と，
　前記一対の第１の保護膜と接する領域を有する，銅，アルミニウム，金，銀，又はモリブデンを有する一対の第１の導電膜と，
　前記一対の第１の導電膜における，前記一対の第１の保護膜が接する面と反対の面で接する第１の領域を有する一対の第２の保護膜と，
　絶縁膜と，を有するトランジスタと，
　前記ゲート電極と同一の材料を有する第２の導電膜と，
　前記第１の保護膜と同一の材料を有する第３の保護膜と，
　前記第３の保護膜と接する領域を有し，前記第１の導電膜と同一の材料を有する第３の導電膜と，
　前記第３の導電膜と接する領域を有し，前記第２の保護膜と同一の材料を有する第４の保護膜と，
　透光性を有する第４の導電膜と，を有し，
　前記一対の第２の保護膜は，前記一対の第１の導電膜より外側に突出した第２の領域を有し，
　前記絶縁膜は，前記半導体膜と接する領域，及び前記第２の領域と接する領域を有し，
　前記第４の導電膜は，前記第２の導電膜と電気的に接続されることを特徴とする半導体装置。」
（シ）相違点
　ａ　相違点１
　本願発明１においては「トランジスタ」が「酸化物半導体膜」を有するのに対して，引用発明１においては，「水素化非晶質シリコン，多結晶シリコン，有機半導体などで構成され」る「半導体層パターン」である点。
　ｂ　相違点２
　本願発明１においては「前記第４の導電膜は，前記第３の導電膜と接する領域を有」しているのに対して，引用発明１においては，「ブリッジ電極８４」は「データ配線６８」と接続しているものの，その上面および下面である「第１電極層パターン」や「第３電極層パターン」と接続されており，その間の「第２電極層パターン」と接する領域を有さない点。
　イ　相違点についての判断
　上記相違点について，判断する。
（ア）相違点２について
　事案に鑑み，相違点２（上記ア（シ）ｂ）について，検討をする。
　ａ　引用文献１においては，「
画素コンタクト電極８１’と第１のＡＳＧブリッジコンタクト電極８４’は，データ配線６６，６８の第１及び第３電極層パターンのうちの少なくとも一つと接触するように形成されてもよい
　ｂ　これは，引用文献１における「データ配線６８」の側面プロファイルにおいて，第２電極層パターンが「第１の方向（例えば水平方向）に相対的に押し下げられてい」ることから導かれる事項である。
　ｃ　そして，引用文献１においては，上記側面プロファイルを有することを前提として，「第１のＡＳＧブリッジコンタクト電極８４’」が「データ配線６８」の「第１及び第３電極層パターン」と「接触するように形成」されることで，「データ配線パターン６８とＡＳＧブリッジ電極８４とが電気的に接続するようにしている」（当審仮訳，段落【００７８】）ものであり，第１及び第３電極層パターンの間の第２電極層パターンと，「ＡＳＧブリッジ電極８４」とを接続させる，すなわち，本願発明１における「前記第４の導電膜は，前記第３の導電膜と接する領域を有」する動機付けは認められない。
　ｄ　また，引用文献２ないし５や，引用文献Ｅの記載を検討しても，上記技術的事項が周知な設計変更とも認められない。
　ｅ　してみれば，引用発明１において，本願発明１のように「前記第４の導電膜は，前記第３の導電膜と接する領域を有」することは，当業者が容易になし得たこととはいえない。
　ｆ　そして，本願発明１は，上記相違点２に係る構成を備えることによって，本願の発明の詳細な説明に記載された，「透光性を有する導電膜３２０ａにより，導電膜３０４ｂ及び導電膜３１３ｃを接続することで，導電膜３０４ｂ及び導電膜３１３ｃが直接接する接続部を作製する必要が無くなり，フォトマスクを１枚少なくすることができる。即ち，半導体装置の作製工程を削減することが可能である。」（本願明細書，段落【０２６５】）という顕著な効果を奏するものと認められる。
（イ）したがって，本願発明１は，相違点１についての判断をするまでもなく，引用発明１，引用文献２ないし５，Ｅに記載された技術的事項に基づいて，当業者が容易に発明できたものであるとはいえない。
（２）引用文献Ａを主引例とした対比・判断
　ア　対比
　本願発明１（上記第４の１）と，引用発明Ａ（上記第５の２（２））とを対比すると，以下のとおりとなる。
（ア）引用発明Ａの「ゲート電極２」，「ゲート絶縁膜３」，「酸化物半導体層４」，「バリア層１０」，「第一層（Ｘ）５ａ」，「第二層（Ｚ）５ｂ」，「保護膜６」，「ＴＦＴ」は，それぞれ，本願発明１の「ゲート電極」，「ゲート絶縁膜」，「酸化物半導体膜」，「第１の保護膜」，「第１の導電膜」，「第２の保護膜」，「絶縁膜」，「トランジスタ」に相当する。
（イ）上記（ア）より，引用発明Ａの「ボトムゲート構造のＴＦＴアレイ基板」は，本願発明１の「半導体装置」に相当する。
（ウ）したがって，本願発明１と，引用発明Ａとは，下記（エ）の点で一致し，下記（オ）の点で相違する。
（エ）一致点
「ゲート電極と，
　前記ゲート電極と接する領域を有するゲート絶縁膜と，
　前記ゲート絶縁膜と接する領域を有し，前記ゲート電極と重なる領域を有する酸化物半導体膜と，
　前記酸化物半導体膜と接する領域を有し，導電性を有する一対の第１の保護膜と，
　前記一対の第１の保護膜と接する領域を有する，銅，アルミニウム，金，銀，又はモリブデンを有する一対の第１の導電膜と，
　前記一対の第１の導電膜における，前記一対の第１の保護膜が接する面と反対の面で接する第１の領域を有する一対の第２の保護膜と，
　絶縁膜と，を有するトランジスタと，
を有することを特徴とする半導体装置。」
（オ）相違点
　ａ　相違点３
　本願発明１においては「前記ゲート電極と同一の材料を有する第２の導電膜と，前記第１の保護膜と同一の材料を有する第３の保護膜と，前記第３の保護膜と接する領域を有し，前記第１の導電膜と同一の材料を有する第３の導電膜と，前記第３の導電膜と接する領域を有し，前記第２の保護膜と同一の材料を有する第４の保護膜と，透光性を有する第４の導電膜と，を有し，前記第４の導電膜は，前記第２の導電膜と電気的に接続され，前記第４の導電膜は，前記第３の導電膜と接する領域」を有しているのに対して，引用発明Ａにおいては，そのような構成を有してはいない点。
　ｂ　相違点４
　本願発明１においては「前記一対の第２の保護膜は，前記一対の第１の導電膜より外側に突出した第２の領域を有し，前記絶縁膜は，前記酸化物半導体膜と接する領域，及び前記第２の領域と接する領域」を有しているのに対して，引用発明Ａにおいては，「第二層（Ｚ）５ｂ」は「第一層（Ｘ）５ａ」より外側に突出した庇を有するのか否かが不明な点。
　イ　相違点についての判断
　上記相違点について，判断する。
（ア）相違点４について
　事案に鑑み，相違点４（上記ア（オ）ｂ）について，検討をする。
　ａ　引用発明Ａにおいては，その実施例として，「ガラス基板」「を用意し，第一層（Ｘ）として純Ｃｕ，第二層（Ｚ）として表１に示す種々の元素を含むＣｕ−Ｚ合金が積層されたＣｕ合金膜を，以下のスパッタリング法によって作製」（引用文献１，段落【００５４】）している。
　ｂ　そして，上記ａの実施例の評価項目の一つとして，「加工性の評価」を行っている。ここで「加工性の評価」の手法であるが，「上記のようにして作製された各試料」について，「各試料を１ｃｍ×４ｃｍのサイズに切り出して試験片を作製し，各試験片をエッチング液に浸漬してエッチング処理を行な」（段落【００６２】）い，「試験片端面の膜の断面をＳＥＭ電子顕微鏡にて」「観察し，エッチング後の試験片のＣｕ合金膜に庇がある場合を×（加工性不良）と評価し，庇がない場合を○（加工性良好）と評価した。ここで庇とは，エッチング領域の端部断面を上記のようにＳＥＭ観察したときに，第一層のエッチング端に比べて，第二層のエッチング端が明確に飛び出て残っているものを言う。」（段落【００６３】）という評価を行っている。
　ｃ　すなわち，上記ｂにて明らかなように，引用文献Ａにおける実施例において，庇，すなわち，第一層のエッチング端に比べて，第二層のエッチング端が明確に飛び出て残っているものが「加工性不良」と評価されうるものであり，引用文献Ａにおいて，庇を生じせしめる態様は，上記を前提とすれば，加工性不良な実施例であると言える。
　ｄ　してみれば，引用発明Ａにおいて，「第二層（Ｚ）５ｂ」が「第一層（Ｘ）５ａ」より外側に突出した領域を有するための動機付けを見出すことはできない。
　ｅ　すなわち，引用発明Ａにおいて，本願発明１のように「前記一対の第２の保護膜は，前記一対の第１の導電膜より外側に突出した第２の領域を有」することは，当業者が容易になし得たこととはいえない。
（イ）したがって，本願発明１は，相違点３についての判断をするまでもなく，引用発明Ａ，引用文献１，３ないし５，Ｅに記載された技術的事項に基づいて，当業者が容易に発明できたものであるとはいえない。
（３）引用文献Ｂを主引例とした対比・判断
　ア　対比
　本願発明１（上記第４の１）と，引用発明Ｂ（上記第５の３（２））とを対比すると，以下のとおりとなる。
（ア）引用発明Ｂの「ゲート電極層２０６」，「ゲート絶縁層２０８」，「酸化物半導体膜」である「半導体膜２１０」，「積層構造」である「ソース電極及びドレイン電極層２３４」の下層である「Ｔｉ層」，「積層構造」である「ソース電極及びドレイン電極層２３４」の上層である「Ａｌ層」，「酸化シリコン膜または窒化シリコン膜などの絶縁膜」である「第２のマスク層２３２」，「保護絶縁膜２３６」，「表示装置の画素トランジスタ」は，それぞれ，本願発明１の「ゲート電極」，「ゲート絶縁膜」，「酸化物半導体膜」，「第１の保護膜」，「第１の導電膜」，「第２の保護膜」，「絶縁膜」，「トランジスタ」に相当する。
（イ）上記（ア）より，引用発明Ｂの「表示装置」は，本願発明１の「半導体装置」に相当する。
（ウ）したがって，本願発明１と，引用発明Ｂとは，下記（エ）の点で一致し，下記（オ）の点で相違する。
（エ）一致点
「ゲート電極と，
　前記ゲート電極と接する領域を有するゲート絶縁膜と，
　前記ゲート絶縁膜と接する領域を有し，前記ゲート電極と重なる領域を有する酸化物半導体膜と，
　前記酸化物半導体膜と接する領域を有し，導電性を有する一対の第１の保護膜と，
　前記一対の第１の保護膜と接する領域を有する，銅，アルミニウム，金，銀，又はモリブデンを有する一対の第１の導電膜と，
　前記一対の第１の導電膜における，前記一対の第１の保護膜が接する面と反対の面で接する第１の領域を有する一対の第２の保護膜と，
　絶縁膜と，を有するトランジスタと，
を有することを特徴とする半導体装置。」
（オ）相違点
　ａ　相違点５
　本願発明１においては「前記ゲート電極と同一の材料を有する第２の導電膜と，前記第１の保護膜と同一の材料を有する第３の保護膜と，前記第３の保護膜と接する領域を有し，前記第１の導電膜と同一の材料を有する第３の導電膜と，前記第３の導電膜と接する領域を有し，前記第２の保護膜と同一の材料を有する第４の保護膜と，透光性を有する第４の導電膜と，を有し，前記第４の導電膜は，前記第２の導電膜と電気的に接続され，前記第４の導電膜は，前記第３の導電膜と接する領域」を有しているのに対して，引用発明Ｂにおいては，そのような構成を有してはいない点。
　ｂ　相違点６
　本願発明１においては「前記一対の第２の保護膜は，前記一対の第１の導電膜より外側に突出した第２の領域を有し，前記絶縁膜は，前記酸化物半導体膜と接する領域，及び前記第２の領域と接する領域」を有しているのに対して，引用発明Ｂにおいては，「第２のマスク層２３２」は「ソース電極及びドレイン電極層２３４」より外側に突出した領域を有するのか否かが不明な点。
　イ　相違点についての判断
　上記相違点について，判断する。
（ア）相違点６について
　事案に鑑み，相違点６（上記ア（オ）ｂ）について，検討をする。
　ａ　引用発明Ｂにおいては，「第２のマスク層２３２を用いて導電層２２０をドライエッチングすることで，ソース電極及びドレイン電極層２３４を形成する。」（段落【００９２】）とあり，「ソース電極及びドレイン電極層２３４」はドライエッチングにより形成されている。
　ｂ　そして，「第２のマスク層２３２を用いて導電層２２０をドライエッチングすること」すなわち，上方からのイオンやラジカルによりドライエッチングをするものであることは，その作用機序から明らかであり，「ソース電極及びドレイン電極層２３４」の側方が，「第２のマスク層２３２」よりも内側に入り込ませる動機付けも認められない。
　ｃ　すなわち，引用発明Ｂにおいて，本願発明１のように「前記一対の第２の保護膜は，前記一対の第１の導電膜より外側に突出した第２の領域を有」することは，当業者が容易になし得たこととはいえない。
（イ）したがって，本願発明１は，相違点５についての判断をするまでもなく，引用発明Ｂ，引用文献１，２，４，５，Ｅに記載された技術的事項に基づいて，当業者が容易に発明できたものであるとはいえない。
２　本願発明２について
　本願発明２は，本願発明１の半導体装置の作製方法の発明（上記第４の２）であって，本願発明１の発明特定事項に対応する構成を有するものであるので，本願発明２もまた，本願発明１と同じ理由により，引用発明１，引用文献２ないし５，Ｅに記載された技術的事項に基づいて，または，引用発明Ａ，引用文献１，３ないし５，Ｅに記載された技術的事項に基づいて，または，引用発明Ｂ，引用文献１，２，４，５，Ｅに記載された技術的事項に基づいて，当業者が容易に発明できたものであるとはいえない。
第７　当審拒絶理由について
１　特許法第３６条第６項第１号（サポート要件）について
　当審では，当審拒絶理由において特許請求の範囲の請求項１ないし７の記載が，明細書のサポート要件に適合しない旨の拒絶の理由を通知しているが，本件補正により，本願発明１，２になった結果，「透光性を有する導電膜３２０ａにより，導電膜３０４ｂ及び導電膜３１３ｃを接続することで，導電膜３０４ｂ及び導電膜３１３ｃが直接接する接続部を作製する必要が無くなり，フォトマスクを１枚少なくすることができる。即ち，半導体装置の作製工程を削減することが可能である。」（本願明細書，段落【０２６５】）（上記第６の１（１）イ（ア）ｆ参照）という格別な効果を奏するものとなり，当審で指摘した技術的課題とは異なる課題・効果を達成するための構成を備えたものであることが特定されたので，この拒絶の理由は解消した。
２　特許法第２９条第２項（進歩性）について
　当審では，当審拒絶理由において，本願請求項１，３ないし６に係る発明は上記引用文献１ないし５に記載された発明に基づいて，本願優先日前に当業者が容易に発明をすることができたものである旨の拒絶の理由を通知しているが，本件補正により，この拒絶の理由は解消した。
第８　原査定についての判断
　原査定は，請求項１について，上記引用文献Ａに記載された発明であるから，特許法第２９条第１項第３号に該当し，特許を受けることができないというものであり，請求項１について上記引用文献Ａに基づいて，請求項１，３ないし６について上記引用文献Ｂ及びＡ，ＣないしＥに基づいて，当業者が容易に発明をすることができたものであるから，特許法第２９条第２項の規定により特許を受けることができないというものである。
　しかしながら，本件補正後の請求項１，２はそれぞれ，上記第６の１（２），（３），第６の２にて検討したように，引用文献Ａに記載された発明，引用文献１，３ないし５，Ｅに記載された技術的事項に基づいて，または，引用文献Ｂに記載された発明，引用文献１，２，４，５，Ｅに記載された技術的事項に基づいて，当業者が容易に発明できたものであるとはいえないものであるので，本願発明１，２は，上記引用文献Ａに記載された発明ではなく，また，上記引用文献ＡないしＥに基づいて，当業者が容易に発明をすることができたものであったとは認められない。
　したがって，原査定を維持することはできない。
第９　むすび
　以上のとおり，原査定の理由によっては，本願を拒絶することはできない。
　また，他に本願を拒絶すべき理由を発見しない。
　よって，結論のとおり審決する。