【手続補正書】
【提出日】平成22年1月12日(2010.1.12)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】  ２次元アレイで構成されているとともに、前記アレイの第１次元に沿って複数のセグメントに分割された複数のメモリセルと、
各セグメントにおいて、前記アレイの前記第１次元に沿って配置された前記複数のメモリセルそれぞれの第１ナンバーにそれぞれ接続された複数のローカルワードラインと、
各ローカルワードラインにそれぞれ接続された複数のローカルワードラインドライバと、
各セグメントにおいて、前記アレイの前記第１次元に沿って配置された前記複数のメモリセルそれぞれの第２ナンバーにそれぞれ接続された複数の冗長ローカルワードラインと、
各冗長ローカルワードラインにそれぞれ接続された複数の冗長ローカルワードラインドライバと、
各セグメントにおいて対応する複数のローカルワードラインドライバにそれぞれ接続された複数のグローバルワードラインと、
各グラーバルワードラインにそれぞれ接続された複数のグローバルワードラインドライバと、
冗長デコーダと
を具え、
前記冗長デコーダは、
アドレス入力を欠陥アドレスと比較し、
前記アドレス入力が前記欠陥アドレスと一致しないとき、対応するローカルワードラインを駆動するために、各セグメントにおいてローカルワードラインドライバにグローバルワードラインを使用可能にするとともに、
対応するローカルワードラインを駆動するために、少なくとも１つのセグメントからなる第１グループの各セグメントにおいて、ローカルワードラインドライバに前記グローバルワードラインを使用可能にして、前記欠陥アドレスに関連する少なくとも１つのセグメントの第２グループの各セグメントにおいて、ローカルワードラインドライバを使用不能にするとともに、前記アドレス入力が前記欠陥アドレスと一致するとき、対応する冗長ローカルワードラインを駆動にするために、前記第２グループの各セグメントにおいて冗長ローカルワードラインドライバを使用可能にするメモリ装置。
【請求項２】
請求項１に記載のメモリ装置において、各セグメントの中で、前記グローバルワードラインのそれぞれは、４つのローカルワードラインドライバに接続されているメモリ装置。
【請求項３】
請求項１又は２のいずれかに記載のメモリ装置において、前記冗長デコーダは、前記欠陥アドレスを記憶するためのヒューズを有するメモリ装置。
【請求項４】
請求項１又は２のいずれかに記載のメモリ装置において、前記冗長デコーダは、前記欠陥アドレスを記憶するためのアンチヒューズを有するメモリ装置。
【請求項５】
請求項１に記載のメモリ装置において、前記第２グループは、１つのセグメントを具えるメモリ装置。
【請求項６】
請求項１に記載のメモリ装置において、前記複数のメモリセルは、ＤＲＡＭセルであるメモリ装置。
【請求項７】
２次元アレイで構成されているとともに、前記アレイの第１次元に沿って複数の第１ストリップに分割されているとともに、前記第１次元に直交した前記アレイの第２次元に沿って複数の第２ストリップに分割されている複数のメモリセルと、
前記複数の第２ストリップ間のギャップに配置された複数のセンス増幅器と、
前記複数の第１ストリップ間のギャップに配置された複数のローカルワードラインドライバと、
前記アレイの前記第１次元に沿って配置された複数のグローバルワードラインと、
ローカルワードラインドライバおよび複数のメモリセルにそれぞれ接続された複数のローカルワードラインと、
前記複数の第１ストリップの間に配置された複数の冗長ローカルワードラインドライバと、
冗長ローカルワードラインドライバおよび複数のメモリセルにそれぞれ接続された複数の冗長ローカルワードラインと、
各グローバルワードラインに接続されたグローバルワードラインドライバと、
冗長デコーダと
を具え、
前記複数のグローバルワードラインのそれぞれは、セグメントに分割されているとともに、各セグメントでローカルワードラインドライバに接続されており、
前記複数のメモリセルは、１本のグローバルワードラインのあるセグメントについてのものであって前記アレイの前記第１次元に沿って配置されており、
前記冗長デコーダは、
アドレス入力を欠陥アドレスと比較し、
前記アドレス入力が前記欠陥アドレスと一致しないとき、対応するローカルワードラインを駆動するために、各セグメントにおいてグローバルワードラインによって選択されたローカルワードラインドライバを使用可能にするとともに、
対応するローカルワードラインを駆動するために、第１グループの各セグメントにおいてグローバルワードラインによって選択されたローカルワードラインドライバを使用可能にして、前記欠陥アドレスに関連する第２グループの各セグメントにおいて、ローカルワードラインドライバを使用不能にするとともに、前記アドレス入力が前記欠陥アドレスと一致するとき、対応する冗長ローカルワードラインを駆動にするために、前記第２グループの各セグメントにおいてグローバルワードラインによって選択された冗長ローカルワードラインドライバを使用可能にするメモリ装置。
【請求項８】
請求項７に記載のメモリ装置において、各セグメントで、前記グローバルワードラインのそれぞれは、４つのローカルワードラインドライバに接続されているメモリ装置。
【請求項９】
請求項７又は８のいずれかに記載のメモリ装置において、前記冗長デコーダは、前記欠陥アドレスを記憶するためのヒューズを有するメモリ装置。
【請求項１０】
請求項７又は８のいずれかに記載のメモリ装置において、前記冗長デコーダは、前記欠陥アドレスを記憶するためのアンチヒューズを有するメモリ装置。
【請求項１１】
請求項７に記載のメモリ装置において、前記第２グループは、１つのセグメントから成るメモリ装置。
【請求項１２】
請求項７に記載のメモリ装置において、前記複数のメモリセルは、ＤＲＡＭセルであるメモリ装置。
【請求項１３】
請求項７に記載のメモリ装置において、グローバルワードラインセグメントが、前記アレイの第１次元に沿った前記複数の第１ストリップの１つにまたがっているメモリ装置。
【請求項１４】
請求項７に記載のメモリ装置において、グローバルワードラインセグメントが、前記アレイの第１次元に沿った前記複数の第１ストリップの２つにまたがっているメモリ装置。
【請求項１５】
請求項１４に記載のメモリ装置において、
前記グローバルワードラインは、偶数および奇数のグローバルワードラインが交互に配置されており、
前記偶数グローバルワードラインは、前記複数の第１ストリップの間の偶数ギャップの中に配置されたローカルワードラインドライバに接続されており、
前記奇数グローバルワードラインは、前記複数の第１ストリップの間の奇数ギャップの中に配置されたローカルワードラインドライバに接続されているメモリ装置。
【請求項１６】
請求項７に記載のメモリ装置において、駆動されたローカルワードラインに沿った特定のメモリセルにアクセスする列デコーダおよび列選択回路をさらに具えるメモリ装置。
【請求項１７】
請求項７に記載のメモリ装置において、前記アレイの前記第２次元に沿って配置された複数のグローバル入出力ラインをさらに具えるメモリ装置。
【請求項１８】
請求項７に記載のメモリ装置において、前記複数の第１ストリップのそれぞれは、１つのＤＱビットに対応するメモリ装置。