(57)【要約】      （修正有）【課題】垂直型トランジスタを形成する過程において、ゲートと接触する活性領域の面積を増加させてゲートの接触抵抗特性を改善し、チャネル幅を増加させる半導体メモリ素子及びその製造方法を提供する。【解決手段】第１の方向に延長するように形成された下部ピラーと、下部ピラー上に第１の方向と垂直な第２の方向に突出するように形成された上部ピラー２９０と、下部ピラーの一側壁に配置された埋め込みビットライン接合領域２６５と、トレンチを一部埋め込む埋め込みビットライン２８０と、エッチング停止膜２８５ａ上に形成された少なくとも上部ピラーの外周側面の一部を露出するようにリセスされた第１の層間絶縁膜２９０と、第１の層間絶縁膜上に形成された第２の層間絶縁膜２９５と、側面の一部が露出した上部ピラーの外周側面を覆いつつ、埋め込みビットラインと相互交差するゲート３２０ａとを備えるように形成される。【選択図】図２Ａ
2012182423.tif 000002
【特許請求の範囲】
【請求項１】
基板の第１の方向に形成されたトレンチによって前記基板から垂直方向に突出し、前記第１の方向に延長するように形成された下部ピラーと、
該下部ピラー上に前記第１の方向と垂直な第２の方向に突出するように形成された上部ピラーと、
前記下部ピラーの一側壁に配置された埋め込みビットライン接合領域と、
該埋め込みビットライン接合領域と接触しつつ、前記トレンチを一部埋め込む埋め込みビットラインと、
該埋め込みビットラインの露出面上に形成されたエッチング停止膜と、
該エッチング停止膜上に形成された少なくとも前記上部ピラーの外周側面の一部を露出するようにリセスされた第１の層間絶縁膜と、
該第１の層間絶縁膜上に形成された第２の層間絶縁膜と、
前記側面の一部が露出した上部ピラーの外周側面を覆いつつ、前記埋め込みビットラインと相互交差するゲートと、
を備えることを特徴とする半導体メモリ素子。
【請求項２】
前記半導体メモリ素子が、前記ゲートの上部に形成されて前記第２の層間絶縁膜の側壁に形成されたスペーサをさらに備えて形成されることを特徴とする請求項１に記載の半導体メモリ素子。
【請求項３】
前記スペーサが、前記第２の層間絶縁膜の側壁及び前記ワードラインの上部に積層構造で形成された第１のスペーサ及び第２のスペーサを備えることを特徴とする請求項２に記載の半導体メモリ素子。
【請求項４】
前記トレンチが、前記トレンチの側壁に形成されたライナー膜をさらに備えることを特徴とする請求項１に記載の半導体メモリ素子。
【請求項５】
前記ライナー膜が、シリコン酸化膜を備えることを特徴とする請求項４に記載の半導体メモリ素子。
【請求項６】
前記エッチング停止膜が、５０Å〜３００Åの厚さで形成されることを特徴とする請求項１に記載の半導体メモリ素子。
【請求項７】
前記埋め込みビットラインが、チタン窒化（ＴｉＮ）膜またはタングステン（Ｗ）膜を備えて形成されることを特徴とする請求項１に記載の半導体メモリ素子。
【請求項８】
前記第２の層間絶縁膜が、前記第１の層間絶縁膜よりエッチング速度が相対的に遅い物質で形成されることを特徴とする請求項１に記載の半導体メモリ素子。
【請求項９】
前記第１の層間絶縁膜がスピンオン絶縁膜を備え、前記第２の層間絶縁膜が高密度プラズマ工程によって形成された高密度プラズマ酸化膜を備えて形成されることを特徴とする請求項８に記載の半導体メモリ素子。
【請求項１０】
前記第１の層間絶縁膜が、前記上部ピラーの一側面から前記第１の方向に少なくとも前記上部ピラーの外周面を５０Å〜１００Åの分だけさらに露出させるようにリセスされることを特徴とする請求項１に記載の半導体メモリ素子。
【請求項１１】
前記第２の層間絶縁膜が、前記上部ピラーの外周面を全面露出させるように、下部の第１の層間絶縁膜を全てリセスさせて形成されることを特徴とする請求項１に記載の半導体メモリ素子。
【請求項１２】
基板の第１の方向にトレンチを形成し、前記基板から垂直方向に突出する形状のピラーを形成するステップと、
前記基板の第１の方向に前記トレンチを一部埋め込む埋め込みビットラインを形成するステップと、
該埋め込みビットラインの露出面にエッチング停止膜を形成するステップと、
該エッチング停止膜上に互いにエッチング選択比が相違した少なくとも２層以上の層間絶縁膜を形成するステップと、
前記埋め込みビットラインと相互交差する方向に前記層間絶縁膜及び前記ピラーをエッチングして前記基板から垂直方向に突出し、前記基板の第１の方向に延長する下部ピラーと、該下部ピラー上に配置されつつ、前記第１の方向と垂直な第２の方向に突出する上部ピラーとを形成するステップと、
前記上部ピラーの外周側面の一部を露出するように前記層間絶縁膜をリセスするステップと、
前記上部ピラーの外周面を覆いつつ、上部ピラーのリセスされた部分まで延長するようにゲートを形成するステップと、
を含むことを特徴とする半導体メモリ素子の製造方法。
【請求項１３】
前記ピラーを形成するステップが、
前記基板上に少なくとも２個の互いに相違したエッチング選択比を有するハードマスク膜が積層されたハードマスク膜パターンを形成するステップと、
前記ハードマスク膜パターンをエッチングマスクとして前記基板をエッチングし、第１のトレンチを形成して活性領域を限定するステップと、
を含むことを特徴とする請求項１２に記載の半導体メモリ素子の製造方法。
【請求項１４】
前記互いに相違したエッチング選択比を有するハードマスク膜が、第１のハードマスクと、該第１のハードマスクとエッチング選択比が相違した第２のハードマスクと、第３のハードマスクとが積層された構造で形成されることを特徴とする請求項１３に記載の半導体メモリ素子の製造方法。
【請求項１５】
前記第１のハードマスク及び第３のハードマスクが窒化膜で形成され、前記第２のハードマスクが酸化膜で形成されることを特徴とする請求項１４に記載の半導体メモリ素子の製造方法。
【請求項１６】
前記ピラーを形成するステップ後に、
前記トレンチの露出面にライナー膜を形成するステップと、
該ライナー膜を選択的に除去して、前記ピラーの一側面の下部が選択的に露出するオープン領域を形成するステップと、
前記トレンチ内にオープン領域と接触する不純物が注入されたドープポリシリコン膜を形成するステップと、
該ドープポリシリコン膜内の不純物を前記ピラーに拡散させてビットライン接合領域を形成するステップと、
前記ドープポリシリコン膜を除去するステップと、
をさらに含むことを特徴とする請求項１２に記載の半導体メモリ素子の製造方法。
【請求項１７】
前記ライナー膜を形成するステップが、第１のライナー膜と、該第１のライナー膜とエッチング選択比が相違した第２のライナー膜とが積層された構造で形成されることを特徴とする請求項１６に記載の半導体メモリ素子の製造方法。
【請求項１８】
前記第１のライナー膜が酸化膜で形成され、前記第２のライナー膜が窒化膜で形成されることを特徴とする請求項１７に記載の半導体メモリ素子の製造方法。
【請求項１９】
前記埋め込みビットラインが、チタン窒化（ＴｉＮ）膜またはタングステン（Ｗ）膜を備えて形成される請求項１２に記載の半導体メモリ素子の製造方法。
【請求項２０】
前記エッチング停止膜が、前記埋め込みビットラインの露出面上に５０Å〜３００Åの厚さで形成されることを特徴とする請求項１２に記載の半導体メモリ素子の製造方法。
【請求項２１】
前記層間絶縁膜が、第１の層間絶縁膜と、該第１の層間絶縁膜よりエッチング速度が遅い第２の層間絶縁膜とを積層して形成されることを特徴とする請求項１２に記載の半導体メモリ素子の製造方法。
【請求項２２】
前記第１の層間絶縁膜が、スピンオン絶縁膜（ＳＯＤ）で形成され、前記第２の層間絶縁膜が、高密度プラズマ酸化膜で形成されることを特徴とする請求項２１に記載の半導体メモリ素子の製造方法。
【請求項２３】
前記層間絶縁膜をリセスするステップが、
前記埋め込みビットラインが伸びている前記半導体基板の第１の方向に前記層間絶縁膜の下部を前記上部ピラーの外周面が１／２以上露出するようにリセスさせることを特徴とする請求項１２に記載の半導体素子の製造方法。
【請求項２４】
前記層間絶縁膜が、前記上部ピラーの外周面を全て露出させるように、前記互いにエッチング選択比が相違した少なくとも２層以上の層間絶縁膜の下部の層間絶縁膜部分を全てリセスすることを特徴とする請求項２３に記載の半導体素子の製造方法。
【請求項２５】
前記層間絶縁膜をリセスするステップが、前記上部ピラーのチャネルが形成される領域に対応する上部ピラーの外周面を露出させるように、前記層間絶縁膜の下部をリセスすることを特徴とする請求項１２に記載の半導体素子の製造方法。
【請求項２６】
前記ゲートが、前記埋め込みビットラインと相互交差するライン形態で形成されることを特徴とする請求項１２に記載の半導体メモリ素子の製造方法。
【請求項２７】
基板上に第１のハードマスクと、該第１のハードマスクとエッチング選択比が相違した第２のハードマスクと、前記第３のハードマスクとが積層されたハードマスク膜パターンを形成するステップと、
該ハードマスク膜パターンをエッチングマスクとしたエッチング工程によって前記基板の第１の方向に第１のトレンチを形成し、前記基板から垂直方向に突出する形状のピラーを形成するステップと、
前記基板の第１の方向に前記トレンチを一部埋め込む埋め込みビットラインを形成するステップと、
該埋め込みビットラインを備えるトレンチを前記第３のマスクパターンと同じ物質で埋め込むステップと、
第１のリセス工程を行って前記埋め込みビットラインの露出面にエッチング停止膜を形成するステップと、
該エッチング停止膜上に互いにエッチング選択比が相違した少なくとも２層以上の層間絶縁膜を形成するステップと、
前記埋め込みビットラインと相互交差する方向に前記層間絶縁膜及び前記ピラーをエッチングして前記基板から垂直方向に突出し、前記基板の第１の方向に延長する下部ピラーと、該下部ピラー上に配置されつつ、前記第１の方向と垂直な第２の方向に突出する上部ピラーとを形成するステップと、
第２のリセス工程を行って前記上部ピラーの外周側面の一部を露出するステップと、
前記上部ピラーの外周面を覆いつつ、上部ピラーのリセスされた部分まで延長するようにゲートを形成するステップと、
を含むことを特徴とする半導体メモリ素子の製造方法。
【請求項２８】
前記第１のハードマスク及び第３のハードマスクが窒化膜で形成され、前記第２のハードマスクが酸化膜で形成されることを特徴とする請求項２７に記載の半導体メモリ素子の製造方法。
【請求項２９】
前記ピラーを形成するステップ後に、前記トレンチ側壁にライナー膜を形成するステップをさらに含むことを特徴とする請求項２７に記載の半導体メモリ素子の製造方法。
【請求項３０】
前記ライナー膜を形成するステップが、第１のライナー膜と、該第１のライナー膜とエッチング選択比が相違した第２のライナー膜とが積層された構造で形成されることを特徴とする請求項２９に記載の半導体メモリ素子の製造方法。
【請求項３１】
前記エッチング停止膜を形成するステップが、前記第１のリセス工程で前記第３のハードマスク膜が共にエッチングされて、前記第２のハードマスクの表面を露出させることを特徴とする請求項２７に記載の半導体メモリ素子の製造方法。
【請求項３２】
前記第１のリセス工程が、前記埋め込みビットラインの露出面上に前記エッチング停止膜が５０Å〜３００Åの厚さが残るまで行われることを特徴とする請求項２７に記載の半導体メモリ素子の製造方法。
【請求項３３】
前記エッチング停止膜が、前記埋め込みビットライン及びゲート間の隔離領域（isolated region）を画定することを特徴とする請求項２７に記載の半導体メモリ素子の製造方法。
【請求項３４】
前記下部ピラー及び上部ピラーを形成するステップが、
前記第１の層間絶縁膜及び第２の層間絶縁膜上に、前記埋め込みビットラインと相互交差するように、前記層間絶縁膜の表面一部を露出させるオープン部を備えるレジストパターンを形成するステップと、
前記オープン部によって露出した部分をエッチングして前記下部ピラー及び上部ピラーを形成するステップと、
を含むことを特徴とする請求項２７に記載の半導体メモリ素子の製造方法。
【請求項３５】
前記互いにエッチング選択比が相違した少なくとも２層以上の層間絶縁膜が、下部に位置した第１の層間絶縁膜が上部に位置した第２の層間絶縁膜より相対的にエッチング速度が速い物質で形成されることを特徴とする請求項２７に記載の半導体素子メモリ素子の製造方法。
【請求項３６】
前記第１の層間絶縁膜がスピンオン絶縁膜（ＳＯＤ）で形成され、前記第２の層間絶縁膜が高密度プラズマ酸化膜で形成されることを特徴とする請求項３５に記載の半導体メモリ素子の製造方法。
【請求項３７】
前記層間絶縁膜が、前記上部ピラーの外周面を全て露出させるように、前記互いにエッチング選択比が相違した２層以上の層間絶縁膜の下部の層間絶縁膜部分を全てリセスすることを特徴とする請求項２７に記載の半導体素子の製造方法。
【請求項３８】
前記層間絶縁膜をリセスするステップが、前記上部ピラーのチャネルが形成される領域に対応する上部ピラーの外周面を露出させるように、前記層間絶縁膜の下部をリセスすることを特徴とする請求項２７に記載の半導体素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子に関し、より詳細には、半導体メモリ素子及びその製造方法に関する。
【背景技術】
【０００２】
近年、モバイル機器の補給が拡大され、デジタル家電製品がますます小型化されることにより、モバイル機器やデジタル家電製品を構成する半導体素子の集積度も急激に増加している。特に、ＤＲＡＭ素子やフラッシュメモリ素子の場合、限定された空間内により多量の情報を格納するための試みが様々になされている。一般に、ＤＲＡＭ素子は、トランジスタとキャパシタとで構成されるが、トランジスタは、シリコン半導体基板に形成され、その上にキャパシタが配置される積層型構造を有する。
【０００３】
トランジスタとキャパシタとの電気的接続のために、下部のトランジスタのソース領域と上部のキャパシタの下部電極との間にはストレージノードコンタクトが配置される。また、トランジスタのドレイン領域は、ビットラインコンタクトを介してビットラインと電気的に接続される。このように、平面（planar）構造のトランジスタと、その上にキャパシタを配置させる構造において、トランジスタとキャパシタとの間にはワードライン、ビットラインのような信号伝送のための膜が配置されるが、この膜が占める空間のため、キャパシタの容量を増大させるのに限界を表している実情である。さらに、平面構造のトランジスタは、ゲート幅が４０ｎｍ以下に狭くなると、より多くの電力が消費され、ソース領域とドレイン領域との間での漏れ電流であるボディーカレント（Body current）の量が急激に増加するという問題がある。したがって、最近には、垂直型トランジスタに対する研究が活発になされている。
【０００４】
図１は、垂直型トランジスタの基本概念を説明するために示した図である。図１に示すように、垂直型トランジスタ１００は、半導体基板１１０の下部一側面にドレイン領域１１２が配置され、半導体基板１１０の上部一側面にソース領域１１４が配置される構造を有する。ドレイン領域１１２とソース領域１１４との間にはチャネル領域１１６が形成され、チャネル領域１１６上の半導体基板１１０の側面上にはゲート絶縁膜１１８及びゲート電極１２０が順次配置される。このような垂直型トランジスタ１００をＤＲＡＭ素子に適用させる場合、ドレイン領域１１２にはビットライン（Bit Line）が接続され、ソース領域１１４にはストレージノード（Storage Node）が接続される。このとき、ビットラインは、半導体基板１１０の下部側面に埋め込まれた形で配置されるので、上部のストーリージーノドが形成される空間を減少させず、これにより、高い集積度にもかかわらず、データ格納能力を向上させることができるようになる。
【０００５】
ところが、このような垂直型トランジスタを形成するためには、半導体基板１１０の下部一側面にドレイン領域１１２を形成しなければならないが、この過程が容易でないという問題がある。例えば、ドレイン領域１１２を形成する前に、ドレイン領域１１２が形成されるシリコン基板１１０の下部一側面上に高濃度でドーピングされた導電膜を形成し、この導電膜内にドーピングされているドーパントを半導体基板１１０に拡散させることにより、ドレイン領域１１２を形成することができる。しかし、半導体素子の集積度が高まりつつ、素子の大きさが縮小されることにより、ドレイン領域１１２の大きさや位置を正確に形成することが容易でなく、その工程も非常に複雑であるという問題がある。
【０００６】
なお上記背景技術に関連する先行技術文献としては、下記特許文献１及び特許文献２が挙げられる。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】米国特許公開第２００８／０１９１２５７号公報
【特許文献２】米国特許公開第２０１１／０１２１２８８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本発明は、上記のような従来技術の問題を解決するために提案されたものであって、その目的は、垂直型トランジスタを形成する過程において、ゲートと接触する活性領域の面積を増加させてゲートの接触抵抗特性を改善し、チャネル幅を増加させることにより、素子の安定性及び信頼性を確保することができる半導体メモリ素子及びその製造方法を提供することにある。
【課題を解決するための手段】
【０００９】
そこで、上記の目的を達成するための本発明に係る半導体メモリ素子は、基板の第１の方向に形成されたトレンチによって前記基板から垂直方向に突出し、前記第１の方向に延長するように形成された下部ピラーと、該下部ピラー上に前記第１の方向と垂直な第２の方向に突出するように形成された上部ピラーと、前記下部ピラーの一側壁に配置された埋め込みビットライン接合領域と、該埋め込みビットライン接合領域と接触しつつ、前記トレンチを一部埋め込む埋め込みビットラインと、該埋め込みビットラインの露出面上に形成されたエッチング停止膜と、該エッチング停止膜上に形成された少なくとも前記上部ピラーの外周側面の一部を露出するようにリセスされた第１の層間絶縁膜と、該第１の層間絶縁膜上に形成された第２の層間絶縁膜と、前記側面の一部が露出した上部ピラーの外周側面を覆いつつ、前記埋め込みビットラインと相互交差するゲートとを備えることを特徴とする。
【００１０】
また、上記の目的を達成するための本発明に係る半導体メモリ素子の製造方法は、基板の第１の方向にトレンチを形成し、前記基板から垂直方向に突出する形状のピラーを形成するステップと、前記基板の第１の方向に前記トレンチを一部埋め込む埋め込みビットラインを形成するステップと、該埋め込みビットラインの露出面にエッチング停止膜を形成するステップと、該エッチング停止膜上に互いにエッチング選択比が相違した少なくとも２層以上の層間絶縁膜を形成するステップと、前記埋め込みビットラインと相互交差する方向に前記層間絶縁膜及び前記ピラーをエッチングして前記基板から垂直方向に突出し、前記基板の第１の方向に延長する下部ピラーと、該下部ピラー上に配置されつつ、前記第１の方向と垂直な第２の方向に突出する上部ピラーとを形成するステップと、前記上部ピラーの外周側面の一部を露出するように前記層間絶縁膜をリセスするステップと、前記上部ピラーの外周面を覆いつつ、上部ピラーのリセスされた部分まで延長するようにゲートを形成するステップとを含むことを特徴とする。
【００１１】
さらに、上記の目的を達成するための本発明に係る半導体メモリ素子の製造方法は、基板上に第１のハードマスクと、該第１のハードマスクとエッチング選択比が相違した第２のハードマスクと、前記第３のハードマスクとが積層されたハードマスク膜パターンを形成するステップと、該ハードマスク膜パターンをエッチングマスクとしたエッチング工程によって前記基板の第１の方向に第１のトレンチを形成し、前記基板から垂直方向に突出する形状のピラーを形成するステップと、前記基板の第１の方向に前記トレンチを一部埋め込む埋め込みビットラインを形成するステップと、該埋め込みビットラインを備えるトレンチを前記第３のマスクパターンと同じ物質で埋め込むステップと、第１のリセス工程を行って前記埋め込みビットラインの露出面にエッチング停止膜を形成するステップと、該エッチング停止膜上に互いにエッチング選択比が相違した少なくとも２層以上の層間絶縁膜を形成するステップと、前記埋め込みビットラインと相互交差する方向に前記層間絶縁膜及び前記ピラーをエッチングして前記基板から垂直方向に突出し、前記基板の第１の方向に延長する下部ピラーと、該下部ピラー上に配置されつつ、前記第１の方向と垂直な第２の方向に突出する上部ピラーとを形成するステップと、第２のリセス工程を行って前記上部ピラーの外周側面の一部を露出するステップと、前記上部ピラーの外周面を覆いつつ、上部ピラーのリセスされた部分まで延長するようにゲートを形成するステップとを含むことを特徴とする。
【発明の効果】
【００１２】
本発明によれば、埋め込みビットライン上にエッチング停止膜を導入して、埋め込みビットラインの表面を均一に維持しつつ、エッチング工程を行うことができる。また、エッチング停止膜によって埋め込みビットライン接合領域とチャネル領域との間に不純物がほとんど存在しない地域である隔離領域を画定して動作電流が低下することを防止することができる。
【００１３】
また、活性領域の露出面積を増加させ、活性領域の露出面に接触するゲートの接触面積を増加させて抵抗を減少させることができる。
【００１４】
さらに、チャネル幅を増加させるように活性領域の露出面積を増加させることにより、素子の安定性及び信頼性を確保することができる。
【図面の簡単な説明】
【００１５】
【図１】垂直型トランジスタの基本概念を説明するために示した図である。
【図２Ａ】本発明に係る半導体メモリ素子を示した図である。
【図２Ｂ】本発明に係る半導体メモリ素子を示した図である。
【図３Ａ】本発明の実施形態に係る半導体メモリ素子の製造方法を説明するために示した図である。
【図３Ｂ】本発明の実施形態に係る半導体メモリ素子の製造方法を説明するために示した図である。
【図４Ａ】本発明の実施形態に係る半導体メモリ素子の製造方法を説明するために示した図である。
【図４Ｂ】本発明の実施形態に係る半導体メモリ素子の製造方法を説明するために示した図である。
【図５Ａ】本発明の実施形態に係る半導体メモリ素子の製造方法を説明するために示した図である。
【図５Ｂ】本発明の実施形態に係る半導体メモリ素子の製造方法を説明するために示した図である。
【図６Ａ】本発明の実施形態に係る半導体メモリ素子の製造方法を説明するために示した図である。
【図６Ｂ】本発明の実施形態に係る半導体メモリ素子の製造方法を説明するために示した図である。
【図７Ａ】本発明の実施形態に係る半導体メモリ素子の製造方法を説明するために示した図である。
【図７Ｂ】本発明の実施形態に係る半導体メモリ素子の製造方法を説明するために示した図である。
【図８Ａ】本発明の実施形態に係る半導体メモリ素子の製造方法を説明するために示した図である。
【図８Ｂ】本発明の実施形態に係る半導体メモリ素子の製造方法を説明するために示した図である。
【図９Ａ】本発明の実施形態に係る半導体メモリ素子の製造方法を説明するために示した図である。
【図９Ｂ】本発明の実施形態に係る半導体メモリ素子の製造方法を説明するために示した図である。
【図１０Ａ】本発明の実施形態に係る半導体メモリ素子の製造方法を説明するために示した図である。
【図１０Ｂ】本発明の実施形態に係る半導体メモリ素子の製造方法を説明するために示した図である。
【図１１Ａ】本発明の実施形態に係る半導体メモリ素子の製造方法を説明するために示した図である。
【図１１Ｂ】本発明の実施形態に係る半導体メモリ素子の製造方法を説明するために示した図である。
【図１２Ａ】本発明の実施形態に係る半導体メモリ素子の製造方法を説明するために示した図である。
【図１２Ｂ】本発明の実施形態に係る半導体メモリ素子の製造方法を説明するために示した図である。
【図１３Ａ】本発明の実施形態に係る半導体メモリ素子の製造方法を説明するために示した図である。
【図１３Ｂ】本発明の実施形態に係る半導体メモリ素子の製造方法を説明するために示した図である。
【図１４Ａ】本発明の実施形態に係る半導体メモリ素子の製造方法を説明するために示した図である。
【図１４Ｂ】本発明の実施形態に係る半導体メモリ素子の製造方法を説明するために示した図である。
【図１５Ａ】本発明の実施形態に係る半導体メモリ素子の製造方法を説明するために示した図である。
【図１５Ｂ】本発明の実施形態に係る半導体メモリ素子の製造方法を説明するために示した図である。
【図１６Ａ】本発明の実施形態に係る半導体メモリ素子の製造方法を説明するために示した図である。
【図１６Ｂ】本発明の実施形態に係る半導体メモリ素子の製造方法を説明するために示した図である。
【図１７Ａ】本発明の実施形態に係る半導体メモリ素子の製造方法を説明するために示した図である。
【図１７Ｂ】本発明の実施形態に係る半導体メモリ素子の製造方法を説明するために示した図である。
【図１８Ａ】本発明の実施形態に係る半導体メモリ素子の製造方法を説明するために示した図である。
【図１８Ｂ】本発明の実施形態に係る半導体メモリ素子の製造方法を説明するために示した図である。
【図１９Ａ】本発明の実施形態に係る半導体メモリ素子の製造方法を説明するために示した図である。
【図１９Ｂ】本発明の実施形態に係る半導体メモリ素子の製造方法を説明するために示した図である。
【発明を実施するための形態】
【００１６】
以下、添付した図面を参照して本発明の好ましい実施形態について詳細に説明する。しかし、本発明は、様々な相違した形態で実現されることができ、ここで説明する実施形態に限定されない。
【００１７】
図２Ａ及び図２Ｂは、本発明の一実施形態に係る半導体メモリ素子を示した図である。
【００１８】
図２Ａ及び図２Ｂに示すように、本発明の一実施形態に係る半導体メモリ素子は、半導体基板２００の第１の方向、例えば、Ｚ方向に形成された第１のトレンチ２１５（図２Ａ参照）によって半導体基板２００から垂直方向に突出し、第１の方向に延長するように形成された下部ピラー２１０ａが限定される。下部ピラー２１０ａ上には、第１の方向と垂直な第２の方向、例えば、Ｘ方向に突出するように形成された上部ピラー３１５（図２Ｂ参照）が配置される。下部ピラー２１０ａの下部には、埋め込みビットライン接合領域であるドレイン領域２６５が配置される。第１のトレンチ２１５の下部の半導体基板２００上には、第１のライナー膜２２０を備えて埋め込みビットライン２８０が配置されている。ここで、第１のライナー膜２２０は酸化膜を備える。埋め込みビットライン２８０は、埋め込みビットライン接合領域であるドレイン領域１６５と接触しつつ、第１のトレンチ２１５を一部埋め込んでいる。埋め込みビットライン２８０の露出面上にはエッチング停止膜２８５ａが配置されている。エッチング停止膜２８５ａ上は、第１のトレンチ２１５の残りの領域を埋め込む層間絶縁膜３００を備える。層間絶縁膜３００は、互いにエッチング選択比が相違した少なくとも２層以上の絶縁物質からなる。ここで、層間絶縁膜３００は、積層構造の下部に位置しつつ、少なくとも上部ピラー３１５の外周側面の一部を露出するようにリセスされた第１の層間絶縁膜２９０及び積層構造の上部に位置する第２の層間絶縁膜２９５で構成される。ここで、第１の層間絶縁膜２９０は、第２の層間絶縁膜２９５より相対的にエッチング選択比が速い絶縁物質からなり、スピンオン絶縁膜（ＳＯＤ：Spin on dielectric）を備える。第２の層間絶縁膜２９５は、高密度プラズマ（ＨＤＰ：High density plasma）工程によって形成された高密度プラズマ酸化膜を備えて構成される。そして、外周側面の一部が露出した上部ピラー３１５の外周側面及びリセスされた部分まで覆いつつ、埋め込みビットライン２８０と相互交差するライン（line）形状のゲート３２０ａを備える。ゲート３２０ａは、ゲート絶縁膜３１２上にバリア金属膜パターン３１３ａ及びゲート金属膜パターン３１７ａが積層された構造で形成される。
【００１９】
埋め込みビットライン２８０は金属膜からなり、チタン窒化（ＴｉＮ）膜またはタングステンＷ膜を備えて形成することができる。埋め込みビットライン２８０とゲート３２０ａとの間にはエッチング停止膜２８５ａが配置されている。このエッチング停止膜２８５ａは、埋め込みビットライン接合領域とチャネル領域との間に不純物がほとんど存在しない地域である隔離領域（Isolated region）を画定する。エッチング停止膜２８５ａの厚さは３００Åを越えず、好ましくは、５０Å〜３００Åの厚さで形成する。層間絶縁膜３００の側面にはスペーサ３３０ａがゲート３２０ａの露出面を覆うように形成されている。スペーサ３３０ａは、第１のスペーサ３２３ａ及び第２のスペーサ３２５ａが積層された構造で形成される。ここで、第１のスペーサ３２３ａは窒化膜で構成され、第２のスペーサ３２５ａは酸化膜で構成される。
【００２０】
ゲート３２０ａを制御するためにはゲート抵抗が小さくなければならない。ゲート抵抗は、活性領域に接触する接触面積と反比例して活性領域と接触するゲートの面積が大きいほど、すなわち、チャネル幅（channel width）が増加するほど抵抗が低くなり、ゲートを制御するのが容易になる。しかし、従来の垂直型トランジスタ（図１の１００）は、上部ピラーの側面のみにゲートが形成されることにより、チャネル幅は、上部ピラーの側面の幅に制限された。これに対し、本実施形態に係る半導体メモリ素子は、ゲート３２０ａが上部ピラー３１５の外周側面の幅Ｗ１及び第２の層間絶縁膜２９５がリセスされた部分Δｄまで延長して覆うように形成されることにより、チャネル幅は「２（Ｗ１＋Δｄ）」に増加する。ここで、第２の層間絶縁膜２９５は、上部ピラー３１５の外周面が全て露出するように全てリセスさせることもできる。この場合、チャネル領域は、上部ピラー３１５の露出面を全て覆う形状からなり、チャネル幅は、上部ピラー３１５の全体幅に拡張させることができる。これにより、活性領域と接触するゲート面積が増加してゲート抵抗を減少させることができる。また、埋め込みビットライン２８０とゲート３２０ａとの間に絶縁膜で構成されたエッチング停止膜２８５ａを、３００Åを越えないように配置することにより、不純物がほとんど存在しない地域、すなわち、隔離領域を、３００Åを越えない厚さで画定することができる。これにより、隔離領域が５００Å以上確保されなければならなかった従来の垂直型トランジスタ（図１参照）の場合より、トランジスタの動作電流が低下することを防止することができる。
【００２１】
図３Ａ〜図１９Ｂは、本発明の一実施形態に係る半導体メモリ素子の製造方法を説明するために示した図である。
【００２２】
図３Ａ及び図３Ｂに示すように、半導体基板２００内に第１のトレンチ２１５を形成する。ここで、図３Ｂは図３ＡをＩ−Ｉ’方向、II−II’方向に切り出して示した断面図である。以下、これに対する説明を省略する。具体的に、半導体基板２００上にハードマスクパターン２０５を形成する。ハードマスクパターン２０５は、ピラーが形成される領域の半導体基板２００の表面を選択的に露出させる。マスク膜パターン２０５は、第１のハードマスク２０１、第２のハードマスク２０２、及び第３のハードマスク２０３が積層された構造で形成することが好ましい。ここで、第１のハードマスク２０１と第３のハードマスク２０３とは同じ物質で形成する。また、第１のハードマスク２０１及び第３のハードマスク２０３間に挿入された第２のハードマスク２０２は、第１のハードマスク２０１及び第３のハードマスク２０３とエッチング選択比が相違した物質で形成することが好ましい。本発明の好ましい実施形態では、第１のハードマスク２０１及び第３のハードマスク２０３は窒化膜で形成し、第２のハードマスク２０２は酸化膜で形成する。ここで、第２のハードマスク２０２は、第１のハードマスク２０１及び第３のハードマスク２０３とのエッチング選択比が相違した特性により、以後にエッチング停止膜の役割をする。
【００２３】
次に、ハードマスクパターン２０５をエッチングマスクとして半導体基板２００の露出部分を所定深さの分だけエッチングし、半導体基板２００内に第１のトレンチ２１５を形成する。この第１のトレンチ２１５は、半導体基板２００で垂直型トランジスタが形成されるピラー（pillar、２１０）を画定するとともに、限定されたピラー２１０と隣接した他のピラー２１０が互いに分離されるようにする。これにより、ピラー２１０は、両側面に配置される第１のトレンチ２１５によって半導体基板２００の上部に突出する形で形成される。この場合、ピラー２１０の高さは、第１のトレンチ２１５の深さによって決定される。ここで、第１のトレンチ２１５は、半導体基板２００のＺ軸方向に延長して伸びるように形成する。
【００２４】
図４Ａ及び図４Ｂに示すように、第１のトレンチ（図３Ｂの２１５）が形成された半導体基板２００上に第１のライナー膜２２０を形成する。第１のライナー膜２２０は酸化膜で形成することができる。次に、第１のトレンチ２１５を第１の犠牲膜２２３で全て埋め込む。第１の犠牲膜２２３は、第１のライナー膜２２０とエッチング選択比を有する物質で形成し、アンドープポリシリコン（undoped polysilicon）膜を含んで形成することができる。この第１の犠牲膜２２３は、以後、ドレイン領域のオープン領域が形成される領域のみ選択的に露出させる役割をする。
【００２５】
図５Ａ及び５Ｂに示すように、第１の犠牲膜（図４Ａの２２３）をリセスして第１のトレンチ２１５の下部を一部埋め込む第１の犠牲膜２２５を形成する。このために、第１のトレンチ２１５を全て埋め込む第１の犠牲膜にエッチング工程を行って、第１の犠牲膜２２５を第１の位置ｅ１までリセスさせて第１のトレンチ２１５の下部に残す。ここで、エッチング工程は、エッチバック（etch Back）方式によって行うことができる。場合によっては、エッチバックを行う前に、犠牲膜に対する平坦化を行うことができる。この場合、第１の犠牲膜をエッチバックする過程でピラー２１０の側壁及びハードマスクパターン２０５の上部面を覆っている第１のライナー膜２２０が内側に第１の厚さｄ１の分だけ除去されることにより、第１のライナー膜２２０が初期蒸着された厚さの１／２以下の厚さでピラー２１０の側壁に残留する。
【００２６】
図６Ａ及び図６Ｂに示すように、第１の厚さｄ１（図５Ｂ参照）の分だけ除去された第１のライナー膜２２０上に第２のライナー膜２３０を形成する。第２のライナー膜２３０はスペーサ形態で形成し、第１のライナー膜２２０と選択的エッチングがなされ得る程度に十分なエッチング選択比を有する物質で形成する。すなわち、後続の第１のライナー膜２２０に対するエッチング時、第２のライナー膜２３０はエッチングによる影響が最小化されなければならない。例えば、第１のライナー膜２２０を酸化膜で形成した場合には、第２のライナー膜２３０は窒化膜で形成することが好ましい。第２のライナー膜２３０をスペーサ形態で形成するためにエッチング工程を行う過程で第１の犠牲膜２２５が追加リセスされて、第１のライナー膜２２０の側壁が一部露出する。次に、第２のライナー膜２３０及び第１のライナー膜２２０上にバリア膜２３５を形成する。バリア膜２３５はスペーサ形態で形成し、第１のライナー膜２２０及び第２のライナー膜２３０とエッチング選択比を有する物質、例えば、チタン窒化膜（ＴｉＮ）を含んで形成する。バリア膜２３５は、後続で行うエッチング工程においてピラー２１０の側面部を保護する役割をする。ここで、バリア膜２３５をスペーサ形態で形成するために、まず、半導体基板２００上に第１のライナー膜２２０、第２のライナー膜２３０、及び第１の犠牲膜２２５の露出面に沿って延長してバリア膜を形成し、エッチング工程を行ってピラー２１０の側面部のみにバリア膜２３５を残留させる。これにより、第１の犠牲膜２２５の表面が一部露出する。
【００２７】
図７Ａ及び図７Ｂに示すように、バリア膜２３５が形成された第１のトレンチ２１５内部を埋め込む第２の犠牲膜２４０を形成する。第２の犠牲膜２４０は第１のトレンチ２１５内部のみ埋め込む。このために、半導体基板２００上に第２の犠牲膜を全て埋め込み、第２の犠牲膜上に平坦化工程を行って第１のトレンチ２１５内部のみ埋め込む。ここで、第２の犠牲膜２４０は、第１のライナー膜２２０と同じ物質で形成することが好ましい。これにより、後続工程でバリア膜２３５を除去するエッチング時、第２の犠牲膜２４０は、エッチングによる影響を受けない。
【００２８】
次に、第２の犠牲膜２４０及びマスク膜パターン２０５上にバリア膜２３５を選択的に除去するためのマスク膜パターン２４５を形成する。マスク膜パターン２４５はフォトレジスト膜で形成することができる。マスク膜パターン２４５は、図７Ｂにおいて「Ａ」で示したように、ピラー２１０の第１の側面部に形成されたバリア膜２３５、第２のライナー膜２３０及び第１のライナー膜２２０は露出させるのに対し、第１の側面部と対向する位置のピラー２１０の第２の側面部に形成されたバリア膜２３５、第２のライナー膜２３０及び第１のライナー膜２２０、すなわち、除去してはならない第２の側面部のバリア膜２３５を遮蔽する開口部２４７を備えて形成する。
【００２９】
図８Ａ及び図８Ｂに示すように、マスク膜パターン２４５（図７Ａ及び図７Ｂ参照）によって露出した第１の側面部のバリア膜２３５（図７Ａ及び図７Ｂ参照）を除去して第１のライナー膜２２０を露出させる。この過程は、ウェットエッチング方法を利用して行うことができる。第１の側面部のバリア膜２３５を除去する過程において第２の犠牲膜２４０は、バリア膜２３５と十分なエッチング選択比を有する物質からなっているので、エッチングによる影響をほとんど受けない。これにより、第２の犠牲膜２４０によって覆われている第２の側面部のバリア膜２３５は除去されない。次に、マスク膜パターン２４５を除去する。第１の側面部のバリア膜２３５が選択的に除去されることにより、第１のトレンチ２１５内には空いた空間２５０が作られる。この空いた空間を介してピラー２１０の下部の第１の側面部、すなわち、ドレイン領域のオープン領域と接する第１のライナー膜２２０が露出する（図８Ｂの参照符号「Ｂ」）。
【００３０】
図９Ａ及び図９Ｂに示すように、第２の犠牲膜２４０（図８Ｂ参照）を除去する。第２の犠牲膜２４０と第１のライナー膜２２０とは同じ物質からなっているので、第２の犠牲膜２４０を除去する過程において第１のライナー膜２２０の露出部分（図８Ｂの参照符号「Ｂ」）も共に除去される。この第１のライナー膜２２０の露出部分が除去されることにより、ピラー２１０の第１の側面部が露出し、この露出する領域がドレイン領域のオープン領域２５５になる。第２の犠牲膜２４０と第１のライナー膜２２０との露出部分を除去するためのエッチングは、ウェットエッチング方法を利用して行うことができる。
【００３１】
図１０Ａ及び図１０Ｂに示すように、ドレイン領域のオープン領域２５５（図９Ａ及び図９Ｂ参照）を備える半導体基板２００上に導電膜２６０を蒸着する。導電膜２６０は、不純物が注入されたドープポリシリコン膜で形成する。この導電膜２６０は、ドレイン領域のオープン領域２５５（図９Ａ参照）と直接接触するように形成する。導電膜２６０は、第１のライナー膜２２０、第２のライナー膜２３０、及びドレイン領域のオープン領域２５５が露出した領域に沿って蒸着し、ドレイン領域のオープン領域２５５と直接接触する厚さのみで形成することもできる。一方、導電膜２６０は、第１の犠牲膜２２５（図８Ａ及び図８Ｂ参照）を除去した後に形成することもできる。次に、熱工程を行ってドープポリシリコン膜内の不純物イオンをピラー２１０に拡散させてドレイン領域２６５、すなわち、埋め込みビットライン接合領域を形成する。
【００３２】
図１１Ａ及び図１１Ｂに示すように、導電膜２６０（図１０Ａ及び図１０Ｂ参照）を除去してドレイン領域２６５及び第１のライナー膜２２０で覆われている第１のトレンチ２１５の底部を露出させる。導電膜２６０を除去するためのエッチングは、ポリシリコン膜を除去するエッチングソースを供給しつつ、ウェットエッチング方法を利用して行うことができる。導電膜２６０を除去しつつ、導電膜２６０と同じエッチング速度を有する第１のトレンチ２１５の下部の第１の犠牲膜２２５も共に除去される。この導電膜２６０及び第１の犠牲膜２２５が除去されることにより、第１のライナー膜２２０及び第２のライナー膜２３０の表面とドレイン領域２６５とが露出する。
【００３３】
図１２Ａ及び図１２Ｂに示すように、第１のトレンチ２１５を一部埋め込む埋め込みビットライン２８０を形成する。このために、まず、第１のトレンチ２１５を備える半導体基板２００の前面にバリア金属膜２７０及び金属膜２７５を順に蒸着する。バリア金属膜２７０は、チタン（Ｔｉ）膜及びチタンナイトライド（ＴｉＮ）膜を各々単一膜で形成するか、または積層構造で形成することができる。金属膜２７５は、タングステンＷ膜を備えて形成することができる。ここで、バリア金属膜２７０は、ドレイン領域２６５の露出領域と接触するように蒸着する。次に、バリア金属膜２７０及び金属膜２７５をリセスして第１のトレンチ２１５内に所定厚さのみ残し、残りは全て除去して第１のトレンチ２１５を一部埋め込む埋め込みビットライン２８０を形成する。埋め込みビットライン２８０は図１２Ａに示したように、半導体基板２００の「Ｚ」軸方向に伸びるように形成される。このとき、バリア金属膜及び金属膜が除去される厚さは、残っている埋め込みビットライン２８０の上部面がドレイン領域２６５の上端部と同じであるか、または高く位置するように形成することができる。場合によっては、バリア金属膜２７０及び金属膜２７５をリセスする前に、平坦化工程を先に行うこともできる。
【００３４】
次に、埋め込みビットライン２８０で埋め込まれた領域を除いた第１のトレンチ２１５の残りの部分を絶縁膜２８５で埋め込む。ここで、絶縁膜２８５は、第１のハードマスク及び第３のハードマスク２０１、２０３と同じ物質で形成することが好ましい。これにより、絶縁膜２８５は窒化膜で形成する。ここで、絶縁膜２８５は、第１のトレンチ２１５及び第３のハードマスク２０３まで全て埋め込むことができる程度の厚さで形成する。絶縁膜２８５を第３のハードマスク２０３まで埋め込むことができる程度の厚さで形成しなければ、以後、ゲートが形成される領域を確保するために行うエッチバック工程で絶縁膜が全て除去されて埋め込みビットライン２８０の表面が露出することにより、埋め込みビットライン２８０とゲートとの間を隔離できず、ゲートの電気的動作特性を低下させる恐れがある。これにより、絶縁膜は、第３のハードマスク２０３まで埋め込むことができる程度の厚さで形成することが好ましい。
【００３５】
図１３Ａ及び図１３Ｂに示すように、絶縁膜（図１２Ｂの２８５）をリセスして第２の厚さｄ２を有するエッチング停止膜２８５ａを形成する。このために、絶縁膜にエッチング工程を行って絶縁膜を第２の位置ｅ２までリセスさせる。ここで、エッチング工程は、エッチバック工程によって行うことができる。場合によっては、エッチバックを行う前に、絶縁膜に対する平坦化を行うことができる。この場合、絶縁膜２８５をエッチバックする過程において絶縁膜と同じ物質で構成されたピラー２１０側壁の第２のライナー膜２３０が一部除去されて第１のライナー膜２２０が露出する。また、絶縁膜２８５と同じ物質で構成された第３のハードマスク（図１２Ｂの２０３）が共に除去されて第２のハードマスク２０２の表面が露出する。ここで、第１のハードマスク２０１は、絶縁膜２８５と相違したエッチング選択比を有する第１のライナー膜２２０と第２のハードマスク２０２とによって囲まれており、エッチング工程による影響を受けない。絶縁膜２８５をリセスさせるエッチング工程は、第２のハードマスク２０２の表面が露出する時点で停止させる。これにより、絶縁膜２８５は完全に除去されず、埋め込みビットライン２８０上に第２の厚さｄ２、例えば、５０Å〜３００Åの厚さで残留するエッチング停止膜２８５ａを形成する。このように、埋め込みビットライン２８０の露出面上に残っているエッチング停止膜２８５ａが以後のエッチング工程でエッチング終了点になる。
【００３６】
埋め込みビットラインを形成する過程において行うエッチバック（etchback）工程及び以後に行うゲートエッチング工程は共にエッチング終了点（end of point）が別にない状態でエッチング時間を調整して行ってきた。これにより、埋め込みビットラインとゲートとの間の電気的な短絡を防止するために、バッファー領域が必須的に求められる。従来の場合、埋め込みビットラインを製造するための金属膜エッチバック工程とゲートを形成するためのゲートエッチング工程との工程マージンを全て考慮してバッファー領域を５００Å以上の厚さに維持した。しかし、バッファー領域を５００Å以上の厚さで適用した結果、チャネル領域とビットライン接合領域との間に不純物がほとんど存在しない地域、すなわち、隔離領域（Isolated region）の幅も大きくなった。隔離領域の幅が大きくなると、トランジスタの電流特性、特に、半導体メモリ素子の動作時電流（on current）が顕著に低下するという問題が生じている。すなわち、工程マージンを考慮する場合には、埋め込みビットラインとゲートとの間の距離が広くなければならないことに対し、動作電流を考慮する場合には、埋め込みビットラインとゲートとの間の距離が狭くなければならないという技術的な矛盾関係（trade off）にいた。これに対し、本発明の実施形態では、埋め込みビットライン２８０上にエッチング停止膜２８５ａを配置することにより、このエッチング停止膜２８５ａが露出する位置をエッチング終了点として指定すればよいので、バッファー領域を５００Åより低い５０Å〜３００Åに減少させることができる。このようなバッファー領域を設定して発生する隔離領域もエッチング停止膜２８５ａの厚さと同じ５０Å〜３００Åに減少させて、隔離領域の幅が大きくなることにより誘発される動作電流の低下を防止することができる。
【００３７】
図１４Ａ及び図１４Ｂに示すように、埋め込みビットライン２８０上に残留したエッチング停止膜２８５ａ上に層間絶縁膜３００を形成する。層間絶縁膜３００は、互いにエッチング選択比が相違した絶縁物質を少なくとも２層以上積層した構造で形成する。この場合、層間絶縁膜３００は、第１の層間絶縁膜２９０と、第１の層間絶縁膜２９０より相対的にエッチング選択比が遅い絶縁物質を備える第２の層間絶縁膜２９５とが積層された構造で形成することが好ましい。ここで、第１の層間絶縁膜２９０は、スピンオン絶縁膜（ＳＯＤ：Spin On Dielectric）を備えて形成し、第２の層間絶縁膜２９５は、高密度プラズマ（ＨＤＰ：High Density Plasma）工程を利用して形成した高密度プラズマ酸化膜２９５を備えて形成することができる。このために、まず、第１のライナー膜２２０及び第２のハードマスク２０２（図１３Ａ参照）を備える半導体基板２００上にスピンオン絶縁膜（ＳＯＤ）を形成する。スピンオン絶縁膜（ＳＯＤ）はスピンコーティング（spin coating）方式によって形成し、第１のライナー膜２２０及び第２のハードマスク２０２を共に埋め込む厚さで形成する。
【００３８】
次に、平坦化工程によってスピンオン絶縁膜の表面を研磨した後、エッチング工程を行って第３の位置ｅ３までスピンオン絶縁膜をリセスさせて第１の層間絶縁膜２９０を形成する。このエッチング工程は、ウェットエッチング方式によって行うことができる。ここで、スピンオン絶縁膜がリセスされて残っている厚さｄ３は、以後に形成されるゲートの高さと同一にリセスさせることが好ましい。スピンオン絶縁膜をリセスする過程において酸化膜で構成された第２のハードマスク（図１３Ｂの２０２）と第２のハードマスク側壁に配置された第１のライナー膜２２０との一部がウェットエッチングソースに共にエッチングされて除去されることにより、第１のハードマスク２０１の表面が露出する。次に、スピンオン絶縁膜上に高密度プラズマ（ＨＤＰ）工程を行って高密度プラズマ酸化膜からなる第２の層間絶縁膜２９５を形成する。高密度プラズマ工程は、シラン（ＳｉＨ４）ガスを含む高密度プラズマ蒸着ソースを供給して高密度プラズマ酸化膜を所定厚さで蒸着する蒸着工程及びエッチングソースを供給して蒸着工程で誘発されたオーバーハング（overhang）を除去するエッチング工程を含む。このような高密度プラズマ工程を繰り返してスピンオン絶縁膜及び高密度プラズマ酸化膜の積層構造からなる層間絶縁膜３００を形成する。
【００３９】
そして、層間絶縁膜３００上にゲートが形成される領域を画定するレジストパターン３０５を形成する。レジストパターン３０５は、層間絶縁膜３００の表面を選択的に露出させる開口部３０７を備える。レジストパターン３０５は、半導体基板２００の「Ｚ」軸方向に伸びている埋め込みビットライン２８０と相互交差する方向、すなわち、「Ｙ」軸方向に形成する。
【００４０】
図１５Ａ及び図１５Ｂに示すように、レジストパターン３０５をエッチングマスクとして開口部（図１４Ｂの３０７）によって露出した部分の層間絶縁膜３００、第１のマスク膜パターン２０１、第１のライナー膜２２０、及び半導体基板２００を所定深さの分だけエッチングするエッチング工程を行う。すると、図１５ＢのII−II’方向に切り出した断面図に示したように、半導体基板２００内に第２のトレンチ３１０が形成される。レジストパターン３０５をエッチングマスクとしたエッチング工程においてピラー（図１４Ａの２１０）が半導体基板２００の「Ｙ」方向に共にエッチングされることにより、半導体基板２００から垂直方向に突出し、半導体基板２００の「Ｚ」方向に延長する下部ピラー２１０ａと、下部ピラー２１０ａ上に配置されつつ、「Ｚ」方向と垂直な「Ｘ」方向に突出する上部ピラー３１５とが形成される。第２のトレンチ３１０は、ゲートが形成される上部ピラー３１５を限定するとともに、上部ピラー３１５と隣接した他の上部ピラーが互いに分離されるようにする。上部ピラー３１５の高さは、第２のトレンチ３１０の深さによって決定され、以後に形成されるゲートの高さと同じ高さで形成することが好ましい。ここで、エッチング工程は、半導体基板２００の「Ｙ」軸方向に進行することにより、第２のトレンチ３１０の側壁及び底部で下部ピラー２１０ａの表面が露出する。第２のトレンチ３１０を形成するためのエッチング工程は、埋め込みビットライン２８０の表面を覆っている層間絶縁膜３００と相違したエッチング選択比を有するエッチング停止膜２８５ａがエッチング停止膜の役割をすることにより、このエッチング停止膜２８５ａが露出する地点ｅ４で停止する。
【００４１】
図１６Ａ及び図１６Ｂに示すように、第２のトレンチ３１０が形成された上部ピラー３１５の表面を洗浄する前洗浄（pre-cleaning）工程を行う。前洗浄工程は、第２のトレンチ３１０を形成する過程で発生した残余物または自然酸化膜を除去するために行い、ウェット洗浄溶液を半導体基板２００上に供給して行うことができる。この前洗浄工程を行う過程においてスピンオン絶縁膜が半導体基板２００の「Ｚ」軸方向である埋め込みビットライン２８０が伸びている方向に所定厚さの分だけリセス（lateral recess）される（図１６Ａのｄ４）。
【００４２】
多層構造で形成された層間絶縁膜３００において下部に位置したスピンオン絶縁膜からなる第１の層間絶縁膜２９０は、上部に配置された高密度プラズマ酸化膜より相対的にエッチング速度が速い。これは、スピンオン絶縁膜の膜質が高密度プラズマ酸化膜の膜質より相対的に緩んで（loose）、洗浄溶液に影響を受けるためである。このようなエッチング速度の差により、同じウェット洗浄溶液を供給する場合にも、高密度プラズマ酸化膜よりスピンオン絶縁膜で洗浄溶液による損失が発生してエッチングされる。これにより、図１６ＢのIII−III’方向に切り出した図及び図１６Ａに示したように、スピンオン絶縁膜からなる第１の層間絶縁膜２９０が内側に所定厚さｄ４リセスされる。この場合、酸化膜で構成された第１のライナー膜２２０もスピンオン絶縁膜と同じ厚さでリセスされる。前洗浄工程は、スピンオン絶縁膜からなる第１の層間絶縁膜２９０が「Ｚ」軸方向にリセスされる厚さが５０Å〜１００Åの範囲を維持するように、洗浄溶液の種類及び洗浄時間を調整しつつ行う。ここで、高密度プラズマ酸化膜からなる第２の層間絶縁膜２９５は、スピンオン絶縁膜からなる第１の層間絶縁膜２９０がリセスされる間、上部ピラー３１５を支持して倒れたり曲げられないように固定する役割をする。このように、第１の層間絶縁膜２９０及び第１のライナー膜２２０が半導体基板の「Ｚ」軸方向にリセスされて上部ピラー３１５の外周側面がさらに拡張して露出する（図１６Ａの参照符号「Ｃ」）。この場合、第１の層間絶縁膜２９０が「Ｚ」軸方向にリセスされる厚さは、５０Å〜１００Åの厚さが上部ピラー３１５に拡張して露出した外周側面は１００Åを越えないように露出する。また、第１の層間絶縁膜２９０は、上部ピラー３１５の外周面を１／２以上露出させるようにリセスさせることができ、または第１の層間絶縁膜２９０を全てリセスさせて上部ピラー３１５の外周面を全て露出させることもできる。
【００４３】
図１７Ａ及び図１７Ｂに示すように、第２のトレンチ（図１６Ｂの３１０）を一部埋め込むゲート電極３２０を形成する。このために、まず、第２のトレンチ３１０の露出面上にゲート絶縁膜３１２を形成する。ゲート絶縁膜３１２は、熱酸化工程またはラジカル酸化工程を含む酸化工程を行って酸化膜で形成することができる。次に、ゲート絶縁膜３１２上にバリア金属膜３１３及びゲート金属膜３１７を順に蒸着する。バリア金属膜３１３は、チタン（Ｔｉ）膜またはチタンナイトライド（ＴｉＮ）膜を各々単一膜で形成するか、または積層構造で形成することができる。ゲート金属膜３１７は、タングステンＷ膜で形成することができる。
【００４４】
次に、バリア金属膜３１３及びゲート金属膜３１７をリセスして上部ピラー３１５間に所定厚さのみ残し、残りは除去して上部ピラー３１５間の空間を一部埋め込むゲート電極３２０を形成する。ゲート電極３２０は図１７Ａに示すように、半導体基板２００の「Ｙ」軸方向に伸びている形状で形成され、埋め込みビットライン２８０と垂直に交差するように配列される。このとき、バリア金属膜及び金属膜が除去される厚さは、残っているゲート電極３２０の上部面が第１の層間絶縁膜２９０の上端部と同じであるか、または低く位置するように形成することができる。ゲート電極３２０が第１の層間絶縁膜２９０より低く位置する場合、ゲート絶縁膜３１２が一部露出し得る。場合によっては、バリア金属膜３１３及びゲート金属膜３１７をリセスする前に、平坦化工程を先に行うこともできる。図１７ＢのIII−III’方向に切り出した図に示すように、ゲート電極３２０は、リセス工程で露出した上部ピラー３１５の外周面を覆いつつ、第１の層間絶縁膜２９０がリセスされて露出した部分の上部ピラー３１５まで延長するように（図１６Ａの「Ｃ」参照）形成される。
【００４５】
図１８Ａ及び図１８Ｂに示すように、ゲート電極３２０が形成された半導体基板２００上に第１のスペーサ物質膜３２３及び第２のスペーサ物質膜３２５を順に形成する。このために、まず、第１のスペーサ物質膜３２３をゲート電極３２０上に形成する。第１のスペーサ物質膜３２３は窒化膜で形成することができる。次に、第１のスペーサ物質膜３２３上に第２のスペーサ物質膜３２５を形成する。第２のスペーサ物質膜３２５は酸化膜で形成することができる。次に、第２のスペーサ物質膜３２５上に平坦化工程を行って第２の層間絶縁膜２９５の表面を露出させる。
【００４６】
図１９Ａ及び図１９Ｂに示すように、ゲートパターニング工程を行ってゲート３２０ａを形成する。具体的に、第２のスペーサ物質膜（図１８Ａの３２５）上にゲート３２０ａが形成される領域を画定するレジストパターン（図示せず）を形成する。次に、このレジストパターンをエッチングマスクとしたエッチング工程を行う。ゲート３２０ａを形成するためのエッチング工程は、エッチング停止膜２８５ａを、エッチング終了点を行ってエッチング停止膜２８５ａの表面が露出するまで行う。このようなエッチング工程によって上部ピラー３１５間に形成された空いた空間３２７が形成され、このような空いた空間３２７によって各ゲート電極（図１８Ａの３２０）が分離されてゲート３２０ａが形成される。ここで、ゲート３２０ａは、半導体基板２００の「Ｚ」軸方向に伸びている埋め込みビットライン２８０と相互交差する方向、すなわち、「Ｙ」軸方向に配置される。図１９ＢのII−II’方向に切り出した図に示すように、ゲート３２０ａは、上部ピラー３１５の外周面を覆う構造で形成される。また、ゲート３２０ａの上部に第１のスペーサ膜３２３ａ及び第２のスペーサ膜３２５ａが第１のハードマスク２０１及び第２の層間絶縁膜２９５の側壁にスペーサ（spacer、３３０ａ）形態で配置される。
【００４７】
図１９ＢのIII−III’方向に切り出した図に示すように、ゲート３２０ａは、上部ピラー３１５の外周面を覆いつつ、第１の層間絶縁膜２９０がリセスされて露出した外周側面部分の上部ピラー３１５まで延長するように（図１６Ａの「Ｃ」参照）形成される。これにより、本発明の実施形態に係る半導体メモリ素子のチャネル幅（channel width）は、ゲートが上部ピラー３１５の側壁のみに形成された場合のチャネル幅Ｗ１よりリセスされて露出した部分の上部ピラー３１５の外周側面まで所定幅Δｄの分だけ延長されたチャネル幅Ｗ２を有するように形成されることにより、チャネル幅は「２（Ｗ１＋Δｄ）」に増加するようになる。ここで、延長された幅Δｄは、第１の層間絶縁膜２９０が「Ｚ」軸方向にリセスされて露出した上部ピラー３１５の外周側面の幅と同じである。すなわち、本願発明のゲート３２０ａは、上部ピラー３１５の外周面を覆いつつ、第１の層間絶縁膜２９０がリセスされて露出した部分の上部ピラー３１５まで延長するように形成されることにより、半導体素子の活性領域と接触するゲート面積が増加し、サラウンドゲート効果（surrounding gate effect）が発生するようになるので、ゲート抵抗を減少させることができ、ゲート制御能力が向上され得る。また、従来の工程では、層間絶縁膜が単一膜構造で形成されており、前洗浄工程を行うとき、この層間絶縁膜が全て除去されるため、ゲートエッチング工程後に形成されたゲートの線幅、すなわち、ゲート内でゲート金属膜が占める割合が活性領域の側面幅に限定されており、ゲート抵抗を減少させることが難しい点がある。これに対し、本発明の実施形態では、層間絶縁膜をエッチング選択比が互いに相違した二重膜構造で形成することにより、活性領域の外周面を全て露出させることができ、ゲートの線幅が増加してゲート抵抗を減少させることができるという効果がある。
【符号の説明】
【００４８】
２００    半導体基板
２１０    ピラー
２１５    第１のトレンチ
２２０    第１のライナー膜
２２３    第１の犠牲膜
２３０    第２のライナー膜
２３５    バリア膜
２４０    第２の犠牲膜
２８０    埋め込みビットライン
３２０ａ    ゲート
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図３Ａ】
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【図３Ｂ】
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【図４Ａ】
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【図４Ｂ】
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【図５Ａ】
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【図５Ｂ】
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【図６Ａ】
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【図６Ｂ】
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【図７Ａ】
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【図７Ｂ】
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【図８Ａ】
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【図８Ｂ】
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【図９Ａ】
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【図９Ｂ】
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【図１０Ａ】
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【図１０Ｂ】
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【図１１Ａ】
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【図１１Ｂ】
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【図１２Ａ】
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【図１２Ｂ】
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【図１３Ａ】
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【図１３Ｂ】
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【図１４Ａ】
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【図１４Ｂ】
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【図１５Ａ】
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【図１５Ｂ】
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【図１６Ａ】
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【図１６Ｂ】
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【図１７Ａ】
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【図１７Ｂ】
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【図１８Ａ】
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【図１８Ｂ】
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【図１９Ａ】
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【図１９Ｂ】
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