【手続補正書】
【提出日】平成22年7月30日(2010.7.30)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
集積回路であって、
第１の複数のアレイブロックを含むメモリアレイを備え、各アレイブロックは複数のワード線およびビット線を有し、さらに、
第１の複数のアレイブロックに概ね及ぶ第１のデータバスを備え、第１の複数のアレイブロックの第１のグループの各々は、第１のデータバスに関連付けられ、さらに、
第１の複数のアレイブロックに概ね及ぶ第２のデータバスを備え、第１の複数のアレイブロックの第２のグループの各々は、第２のデータバスに関連付けられ、さらに、
第１の動作モードにおいて、第１のグループ内の第１のアレイブロックにおけるワード線および第２のグループ内の第２のアレイブロックにおけるワード線を同時に選択するように構成された行選択回路と、
第１の動作モードにおいて、第１のアレイブロックにおける１本以上の選択ビット線を第１のデータバスの対応線に、第２のアレイブロックにおける１本以上の選択ビット線を第２のデータバスの対応線に同時に結合させるように構成された列選択回路とを備える、集積回路。
【請求項２】
列選択回路は、各アレイブロックへのそれぞれの第１のデータバスセグメントを含み、それを介して選択ビット線が第１のデータバスの対応バス線に結合される、請求項１に記載の集積回路。
【請求項３】
アレイブロックの第１のグループは奇数番目のアレイブロックを含み、
アレイブロックの第２のグループは偶数番目のアレイブロックを含む、請求項１および２のうちいずれか１項に記載の集積回路。
【請求項４】
同時に選択される第１のアレイブロックおよび第２のアレイブロックは、隣接するブロックであり、
１つのアレイブロックのワード線は隣接するアレイブロックのワード線と共有され、各このようなワード線は、隣接するアレイブロック同士の間の間隙においてそれぞれのワード線ドライバに結合される、請求項１〜３のうちいずれか１項に記載の集積回路。
【請求項５】
奇数番目のアレイブロックの各々は、第２のデータバスにも関連付けられ、
偶数番目のアレイブロックの各々は、第１のデータバスにも関連付けられ、
第１の動作モードにおいて、列選択回路は、第１のアレイブロックにおける１本以上の選択ビット線を第１のデータバスの対応線に、第２のアレイブロックにおける１本以上の選択ビット線を第２のデータバスの対応線に同時に複数回結合させ、第１のアレイブロックにおける１本以上の選択ビット線を第２のデータバスの対応線に、第２のアレイブロックにおける１本以上の選択ビット線を第１のデータバスの対応線に同時に別の複数回結合させるように構成される、請求項１〜４のうちいずれか１項に記載の集積回路。
【請求項６】
第１のデータバスおよび第２のデータバスは、各アレイブロックの対向する側に配置される、請求項１〜５のうちいずれか１項に記載の集積回路。
【請求項７】
メモリアレイは、２つ以上のビット線層上にビット線を有する３次元メモリアレイを含み、
第１のデータバスまたは第２のデータバスそれぞれの対応線に同時に結合される第１のアレイブロックまたは第２のアレイブロックそれぞれにおける１本以上の選択ビット線は、第１のビット線層上の１本以上のビット線と第２のビット線層上の１本以上のビット線とを含む、請求項１〜６のうちいずれか１項に記載の集積回路。
【請求項８】
各アレイブロックのワード線は、２つ以上のワード線層の各々上においてワード線セグメントを各々含む、請求項１〜７のうちいずれか１項に記載の集積回路。
【請求項９】
１つのアレイブロックのワード線は、隣接するアレイブロックのワード線と共有され、各このようなワード線は、隣接するアレイブロック同士の間の間隙において、それぞれのワード線ドライバに結合され、
各アレイブロックにおけるワード線は、２つ以上のワード線層の各々上においてワード線セグメントを各々含み、
第１のデータバスおよび第２のデータバスは、各アレイブロックの対向する側に配置され、
メモリアレイは２つ以上のビット線層上にビット線を含み、
第１のデータバスまたは第２のデータバスそれぞれの対応線に同時に結合される第１のアレイブロックまたは第２のアレイブロックそれぞれにおける１本以上の選択ビット線は、第１のビット線層上の１本以上のビット線と第２のビット線層上の１本以上のビット線とを含み、
第１のアレイブロックおよび第２のアレイブロックにおけるそれぞれの選択ワード線は、それぞれのワード線ドライバに結合された１本の論理的ワード線を含む、請求項５に記載の集積回路。
【請求項１０】
第１の複数のアレイブロックを含む受動素子メモリセルアレイに有用な方法であって、各アレイブロックは、複数のワード線およびビット線を含み、前記方法は、
第１の動作モードにおいて、前記第１の複数のアレイブロックの第１のグループ内の第１のアレイブロックにおけるワード線、および前記第１の複数のアレイブロックの第２のグループ内の第２のアレイブロックにおけるワード線を同時に選択するステップと、
第１の動作モードにおいて、第１のアレイブロックにおける１本以上の選択ビット線を、第１の複数のアレイブロックに概ね及ぶ第１のデータバスの対応線に、第２のアレイブロックにおける１本以上の選択ビット線を、第１の複数のアレイブロックに概ね及ぶ第２のデータバスの対応線に同時に結合させるステップとを含む、方法。
【請求項１１】
第１のアレイブロックおよび第２のアレイブロックそれぞれにおける前記１本以上の選択ビット線を、各アレイブロックに関連付けられたそれぞれのデータバスセグメントによって、第１のデータバスおよび第２のデータバスそれぞれに結合させるステップをさらに含む、請求項１０に記載の方法。
【請求項１２】
同時に選択される第１のアレイブロックおよび第２のアレイブロックは、隣接するブロックである、請求項１０および１１のうちいずれか１項に記載の方法。
【請求項１３】
第１の動作モードにおいて、第１のアレイブロックにおける１本以上の選択ビット線を第２のデータバスの対応線に、第２のアレイブロックにおける１本以上の選択ビット線を第１のデータバスの対応線に同時に別の複数回結合させるステップをさらに含む、請求項１０〜１２のうちいずれか１項に記載の方法。
【請求項１４】
第１のデータバスおよび第２のデータバスは、各アレイブロックの対向する側に配置される、請求項１０〜１３のうちいずれか１項に記載の方法。
【請求項１５】
メモリアレイは、２つ以上のビット線層上にビット線を有する３次元メモリアレイを含み、
第１のデータバスまたは第２のデータバスそれぞれの対応線に同時に結合される第１のアレイブロックまたは第２のアレイブロックそれぞれにおける１本以上の選択ビット線は、第１のビット線層上の１本以上のビット線と第２のビット線層上の１本以上のビット線とを含む、請求項１０〜１４のうちいずれか１項に記載の方法。
【請求項１６】
１つのアレイブロックのワード線は、隣接するアレイブロックのワード線と共有され、各このようなワード線は、隣接するアレイブロック同士の間の間隙においてそれぞれのワード線ドライバに結合され、
各アレイブロックにおけるワード線は、２つ以上のワード線層の各々上においてワード線セグメントを各々含み、
第１のデータバスおよび第２のデータバスは、各アレイブロックの対向する側に配置され、
メモリアレイは、２つ以上のビット線層上にビット線を含み、
第１のデータバスまたは第２のデータバスそれぞれの対応線に同時に結合される第１のアレイブロックまたは第２のアレイブロックそれぞれにおける１本以上の選択ビット線は、第１のビット線層上の１本以上のビット線と第２のビット線層上の１本以上のビット線とを含み、
第１のアレイブロックおよび第２のアレイブロックにおけるそれぞれの選択ワード線は、それぞれのワード線ドライバに結合された１本の論理的ワード線を含む、請求項１３に記載の方法。
【請求項１７】
第２の動作モードにおいて、アレイブロックの第１のグループ内の第１のアレイブロックにおけるワード線を選択するステップと、
第２の動作モードにおいて、第１のアレイブロックにおける１本以上の選択ビット線を第１のデータバスの対応線に、第１のアレイブロックにおける１本以上の選択ビット線を第２のデータバスの対応線に同時に結合させるステップとをさらに含む、請求項１０〜１５のうちいずれか１項に記載の方法。