(57)【要約】      （修正有）【課題】強誘電体膜の表面に現れた窪みを、強誘電体材料で効率的に埋め込むことが可能な強誘電体キャパシタの製造方法を提供する。【解決手段】基板１０の上に第１導電膜１１を形成する。第１導電膜１１の上に、表面に複数の凹部１５が形成された第１強誘電体膜１２を形成する。第１強誘電体膜１２の表面の凹部１５を埋め込むように、第１強誘電体膜１２の上に、原子層堆積法により第２強誘電体膜１３を形成する。第２強誘電体膜１３の上に、第２導電膜１７を形成する。【選択図】図１
2012227481.tif 000002
【特許請求の範囲】
【請求項１】
基板の上に第１導電膜を形成する工程と、
前記第１導電膜の上に、表面に複数の凹部が形成された第１強誘電体膜を形成する工程と、
前記第１強誘電体膜の表面の凹部を埋め込むように、前記第１強誘電体膜の上に、原子層堆積法により第２強誘電体膜を形成する工程と、
前記第２強誘電体膜の上に、第２導電膜を形成する工程と
を有する強誘電体キャパシタの製造方法。
【請求項２】
前記第１強誘電体膜を形成する工程は、
前記第１導電膜の上に、非晶質の強誘電体材料からなる非晶質膜を形成する工程と、
熱処理を行って、前記非晶質膜を結晶化させることにより、前記第１強誘電体膜を形成する工程と
を含む請求項１に記載の強誘電体キャパシタの製造方法。
【請求項３】
前記第１導電膜と前記第１強誘電体膜との間に、原子層堆積法により第３強誘電体膜を形成する工程をさらに含む請求項１または２に記載の強誘電体キャパシタの製造方法。
【請求項４】
前記第１強誘電体膜を前記第２強誘電体膜より厚くする請求項１乃至３のいずれか１項に記載の強誘電体キャパシタの製造方法。
【請求項５】
基板と、
前記基板の上に形成された第１導電膜と、
前記第１導電膜の上に形成され、表面に複数の凹部を有する第１強誘電体膜と、
前記第１強誘電体膜の上に形成され、前記第１強誘電体膜の表面の凹部内に充填され、前記第１強誘電体膜より膜密度が高い第２強誘電体膜と、
前記第２強誘電体膜の上に形成された第２導電膜と
を有する強誘電体キャパシタ。
【請求項６】
前記第１強誘電体膜の不純物濃度が、前記第２強誘電体膜の不純物濃度より高い請求項５に記載の強誘電体キャパシタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、強誘電体キャパシタの製造方法及び強誘電体キャパシタに関する。
【背景技術】
【０００２】
不揮発性メモリとして、強誘電メモリが知られている。強誘電体メモリは、キャパシタ誘電体膜を強誘電体材料で形成した強誘電体キャパシタを有する。強誘電体キャパシタに用いられるチタン酸ジルコン酸鉛（ＰＺＴ）等の強誘電体膜は、例えばスパッタリングにより成膜される。
【０００３】
一例として、下部電極上に、非晶質の第１強誘電体膜をスパッタリングにより成膜し、結晶化アニールを行う。その後、非晶質の第２強誘電体膜をスパッタリングにより形成し、その上に上部電極膜を形成する。第１強誘電体膜を結晶化させると、その表面に、結晶粒界に沿った窪みが現れる。第２強誘電体膜により、この窪みが埋め込まれる。これにより、強誘電体膜中の空隙の密度を低減させることができる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００８−１２４２７４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本願発明者の評価実験によると、上記従来の方法では、第１強誘電体膜の表面に現れた窪みを、第２強誘電体膜で再現性よく埋め込むことが困難であることが判明した。
【０００６】
以下に説明する実施例では、強誘電体膜の表面に現れた窪みを、強誘電体材料で効率的に埋め込むことが可能な強誘電体キャパシタの製造方法及び強誘電体キャパシタが示される。
【課題を解決するための手段】
【０００７】
本発明の一観点によると、
基板の上に第１導電膜を形成する工程と、
前記第１導電膜の上に、表面に複数の凹部が形成された第１強誘電体膜を形成する工程と、
前記第１強誘電体膜の表面の凹部を埋め込むように、前記第１強誘電体膜の上に、原子層堆積法により第２強誘電体膜を形成する工程と、
前記第２強誘電体膜の上に、第２導電膜を形成する工程と
を有する強誘電体キャパシタの製造方法が提供される。
【０００８】
本発明の他の観点によると、
基板と、
前記基板の上に形成された第１導電膜と、
前記第１導電膜の上に形成され、表面に複数の凹部を有する第１強誘電体膜と、
前記第１強誘電体膜の上に形成され、前記第１強誘電体膜の表面の凹部内に充填され、前記第１強誘電体膜より膜密度が高い第２強誘電体膜と、
前記第２強誘電体膜の上に形成された第２導電膜と
を有する強誘電体キャパシタが提供される。
【発明の効果】
【０００９】
第２強誘電体膜の成膜方法に原子層堆積法を適用することにより、第１強誘電体膜の上面に形成されている凹部を再現性よく埋め込むことができる。原子層堆積法で形成すると、第２強誘電体膜の膜密度が高くなる。
【図面の簡単な説明】
【００１０】
【図１】実施例１による強誘電体キャパシタの製造方法の、製造途中段階における断面図である。
【図２】図２Ａ及び図２Ｂは、実施例１による強誘電体キャパシタの第１強誘電体膜を形成した後の断面のＴＥＭ写真及び表面のＴＥＭ写真である。
【図３】実施例１による強誘電体キャパシタの製造方法の効果を検証するための評価モデル及び等価回路図である。
【図４】実施例１による強誘電体キャパシタの製造方法の効果を検証するために行ったシミュレーション結果を示すグラフである。
【図５】実施例１による強誘電体キャパシタの製造方法の効果を検証するために行ったシミュレーション結果を示すグラフである。
【図６−１】実施例２による強誘電体メモリの製造方法の、製造途中段階における断面図である。
【図６−２】実施例２による強誘電体メモリの製造方法の、製造途中段階における断面図である。
【図６−３】実施例２による強誘電体メモリの製造方法の、製造途中段階における断面図である。
【図７】実施例２による強誘電体メモリの等価回路図である。
【図８】実施例３による強誘電体メモリの製造途中段階における断面図である。
【発明を実施するための形態】
【００１１】
［実施例１］
図１Ａ〜図１Ｃを参照して、実施例１による強誘電体キャパシタの製造方法について説明する。
【００１２】
図１Ａに示すように、基板１０の上に、第１導電膜１１を形成する。基板１０は、例えば表面にＭＯＳトランジスタ等が形成された半導体基板である。第１導電膜１１の材料として、例えばプラチナ（Ｐｔ）が用いられ、その厚さは、例えば１５０ｎｍである。第１導電膜１１の成膜には、例えばスパッタリングが適用される。なお、第１導電膜１１の材料として、Ｐｔに代えてイリジウム（Ｉｒ）を用いてもよい。
【００１３】
第１導電膜１１の上に、第１強誘電体膜１２を形成する。第１強誘電体膜１２の材料として、例えばチタン酸ジルコン酸鉛（ＰＺＴ）が用いられる。第１強誘電体膜１２の厚さは、例えば５０ｎｍ〜２００ｎｍである。第１強誘電体膜１２の成膜には、カルシウム（Ｃａ）とストロンチウム（Ｓｒ）とが添加されたＰＺＴターゲットを用いた高周波スパッタリングが適用される。このため、第１強誘電体膜１２には、不純物としてＣａ及びＳｒが含有される。スパッタリングにより成膜された第１強誘電体膜１２は、非晶質である。
【００１４】
なお、第１強誘電体膜１１の材料として、ＰＺＴ以外の強誘電体材料、例えばチタン酸ジルコン酸ランタン鉛（ＰＬＺＴ）、ＳｒＢｉ２Ｔａ２Ｏ９、Ｂｉ４Ｔｉ３Ｏ９、Ｂｉ０．２５Ｌａ０．７５Ｔｉ３Ｏ１２、ＢａＢｉ２Ｔａ２Ｏ９等を用いてもよい。
【００１５】
第１強誘電体膜１２を形成した後、熱処理を行うことにより、第１強誘電体膜１２を結晶化させる。結晶化のための熱処理には、例えばラピッドサーマルアニール（ＲＴＡ）が適用される。熱処理条件は、例えば下記の通りである。
・雰囲気  酸素とアルゴンとの混合ガス
・基板温度  ５００℃〜６００℃
・熱処理時間  ９０秒
結晶化のための熱処理を行った後、さらに、第１強誘電体膜１２内の酸素欠損を補償するための熱処理を行う。この熱処理にも、例えばＲＴＡが適用される。熱処理条件は、例えば下記の通りである。
・雰囲気  酸素ガス（１００％）
・基板温度  ７００℃〜７５０℃
・熱処理時間  ６０秒
図１Ｂに、結晶化のための熱処理及び酸素欠損補償のための熱処理を行った後の断面図を示す。熱処理による結晶化のため、第１強誘電体膜１２を構成するＰＺＴの体積が小さくなるため、第１強誘電体膜１２の内部、及び第１導電膜１１と第１強誘電体膜１２との界面に、空隙（ボイド）１４が形成され、表面に、凹部１５が形成される。
【００１６】
図２Ａに、熱処理後の第１導電膜１１及び第１強誘電体膜１２の断面の透過型電子顕微鏡（ＴＥＭ）写真を示し、図２Ｂに、第１強誘電体膜１２の表面のＴＥＭ写真を示す。図２Ａの第１強誘電体膜１２内に観察される白い楕円形状の部分が空隙である。図２Ｂにおいて、結晶粒界に沿って現れている白い斑点が、凹部である。
【００１７】
図１Ｃに示すように、第１強誘電体膜１２の上に、第２強誘電体膜１３を形成する。第２強誘電体膜１３の成膜には、原子層堆積（ＡＬＤ）法が適用される。第２強誘電体膜１３の材料として、例えば第１強誘電体膜１１と同一の材料が用いられる。第２強誘電体膜１３の成膜条件は、例えば下記の通りである。
・基板温度  ２４０℃
・鉛原料  Ｐｂ（ＤＰＭ）２（ジスピバロイルメタネートＰｂ）
・チタン原料  Ｔｉ（Ｏｉ−Ｐｒ）４（テトライソプロポキシドＴｉ）
・ジルコニウム原料  Ｚｒ（ＤＩＢＭ）４（テトラキスイソブチリルメタネートＺｒ）
これらの原料の溶媒として、例えばエチルシクロヘキサンが用いられる。原料溶液は、例えば温度２００℃に設定された気化器により気化されて、基板上に供給される。第１強誘電体膜１２の表面に現れている凹部１５が、第２強誘電体膜１３によって埋め込まれる。ＡＬＤ法を適用することにより、スパッタリング、ゾルゲル法等を適用する場合に比べて、凹部１５を再現性よく埋め込むことができる。また、ＡＬＤ法で形成した第２強誘電体膜１３は、スパッタリングにより形成した第１強誘電体膜１２（図１Ａ）より残留分極は小さいが、緻密である。このため、結晶化しても空隙が発生し難い。第２強誘電体膜１３の厚さについては、後に説明する。第２強誘電体膜１３の上に、第２導電膜１７を形成する。
【００１８】
第１強誘電体膜１２をスパッタリングで成膜する際に、ＰＺＴにＣａやＳｒが含有されたターゲットが用いられる。このため、第１強誘電体膜１２の不純物濃度は、第２強誘電体膜１３の不純物濃度より高い。一例として、第１強誘電体膜１２のＣａとＳｒとの合計の濃度が、第２強誘電体膜１３のＣａとＳｒとの合計の濃度より高い。
【００１９】
第１強誘電体膜１２は、第２強誘電体膜１３に比べて、膜密度は低いが、残留分極は大きい。逆に、第２強誘電体膜１３は、第１強誘電体膜１２に比べて、残留分極は小さいが、膜密度が高く、小さな空隙を充填することができるという点で、第１強誘電体膜１２より優れている。第２強誘電体膜１３は、残留分極がが相対的に小さいため、厚くしすぎることは好ましくない。例えば、第２強誘電体膜１３は、第１強誘電体膜１２より薄くすることが好ましい。
【００２０】
第１強誘電体膜１２をＭＯＣＶＤにより成膜すると、その表面に突起状の結晶が現れる。この突起に起因して、上部電極に亀裂が生じやすくなる。この亀裂を通って水素が強誘電体膜まで拡散すると、キャパシタの特性が劣化してしまう。第１強誘電体膜１２をゾルゲル法により成膜すると、配線工程を経た後、強誘電体膜の残留分極が小さくなってしまう。これらの点を考慮して、第１強誘電体膜１２をスパッタリングにより成膜することが好ましい。
【００２１】
上記実施例１による強誘電体キャパシタの製造方法を適用することの効果を検証するために、評価モデルを仮定してシミュレーションを行った。
【００２２】
図３に、評価モデル及びその等価回路図を示す。第１強誘電体膜１２の上に、第２強誘電体膜１３が形成されている。空隙１４及び凹部１５の形状を、円柱と仮定した。図２Ａ及び図２ＢのＴＥＭ写真、及びその他の部分の他のＴＥＭ写真に基づいて、凹部１５及び空隙１４の寸法を以下のように仮定した。
【００２３】
凹部１５の深さを１１ｎｍとし、直径を１４ｎｍとした。空隙１４の高さを３２ｎｍとした。第１強誘電体膜１２の面内において、空隙１４が占める面積の割合を、９．７％とした。また、凹部１５の分布密度は、図２ＢのＴＥＭ写真に基づいて、１．３×１０１９個／ｍｍ２とした。
【００２４】
スパッタリングで形成したＰＺＴからなる第１強誘電体膜１２の比誘電率を９５０とし、ＡＬＤ法で形成したＰＺＴからなる第２強誘電体膜１３の比誘電率を６２０とし、空隙１４の比誘電率を１とした。
【００２５】
空隙１４及び凹部１５のいずれも存在しない領域２０の静電容量は、第１強誘電体膜１２による静電容量Ｃ０Ｆ１と、第２強誘電体膜１３による静電容量Ｃ０Ｆ２とを直列接続した合成容量で表される。空隙１４が存在する領域２２の静電容量は、第１強誘電体膜１２による静電容量Ｃ２Ｆ１と、空隙１４による静電容量Ｃ２Ｖと、第２強誘電体膜１３による静電容量Ｃ２Ｆ２とを直列接続した合成容量で表される。
【００２６】
凹部１５が存在する領域２１の静電容量は、第１強誘電体膜１２による静電容量Ｃ１Ｆ１と、凹部１５内の領域の静電容量とを直列接続した合成容量で表される。凹部１５内の静電容量は、空隙部の静電容量Ｃ１Ｖと、底面に形成されている第２強誘電体膜１３による静電容量Ｃ１Ｆ２Ｂとを直列接続した合成容量と、凹部１５の側面に形成されている第２強誘電体膜１３による静電容量Ｃ１Ｆ２Ｓとを並列接続した合成容量で表される。
【００２７】
第１強誘電体膜１２と第２強誘電体膜１３との合計の厚さｄを一定にした条件で、第１強誘電体膜１２及び第２強誘電体膜１３の厚さを変化させて、合成の静電容量を算出した。凹部１５の側面に形成されている第２強誘電体膜１３の厚さは、底面に形成されている第２強誘電体膜１３の厚さと等しいとした。
【００２８】
第２強誘電体膜１３が厚くなると、第２強誘電体膜１３の厚さの増加に応じて第１強誘電体膜１２が薄くなる。このため、第１強誘電体膜１２による静電容量Ｃ０Ｆ１、Ｃ１Ｆ１、Ｃ２Ｆ１が増加し、第２強誘電体膜１３による静電容量Ｃ０Ｆ２、Ｃ２Ｆ２が減少する。空隙１４の寸法は変化しないため、静電容量Ｃ２Ｖは一定である。
【００２９】
凹部１５内においては、第２強誘電体膜１３が厚くなると、凹部１５の側面及び底面に形成されている第２強誘電体膜１３が共に厚くなる。第２強誘電体膜１３が厚くなるに従って、凹部１５の側面の第２強誘電体膜１３による静電容量Ｃ１Ｆ２Ｓが大きくなる。底面の第２強誘電体膜１３による静電容量Ｃ１Ｆ２Ｂは小さくなる。第２強誘電体膜１３が厚くなると、凹部１３内の空洞部分の平断面の面積が小さくなるため、静電容量Ｃ１Ｖは小さくなる。
【００３０】
第２強誘電体膜１３の厚さが凹部１５の半径と等しくなると、空洞が消滅し、凹部１５内が第２強誘電体膜１３で完全に埋め尽くされる。このとき、静電容量Ｃ１Ｖは０になる。
【００３１】
図４Ａ、図４Ｂ、図４Ｃに、それぞれ第１強誘電体膜１２と第２強誘電体膜１３との合計の厚さｄを５０ｎｍ、１００ｎｍ、２００ｎｍにした場合の第２強誘電体膜１３の厚さと、規格化残留分極との関係を示す。横軸は、第２強誘電体膜１３の厚さを、単位「ｎｍ」で表し、縦軸は、第２強誘電体膜１３の厚さが０のときの残留分極を１として規格化した残留分極を表す。
【００３２】
以下、残留分極の算出方法について説明する。第２強誘電体膜１３の厚さが０のキャパシタの静電容量をＣ０、キャパシタ誘電体膜の実効誘電率をε０、飽和分極をＰｓ０、残留分極をＰｒ０とし、第２強誘電体膜１３の厚さが０以外のキャパシタの静電容量をＣ１、キャパシタ誘電体膜の実効誘電率をε１、飽和分極をＰｓ１、残留分極をＰｒ１とする。
【００３３】
強誘電体キャパシタにおいて、以下の近似式が成立する。
【００３４】
Ｐｒ１／Ｐｒ０≒Ｐｓ１／Ｐｓ０≒ε１／ε０
キャパシタの面積をＳとする。第１強誘電体膜１２と第２強誘電体膜１３との合計の厚さがｄであるため、静電容量は、以下の式で表される。
【００３５】
Ｃ０＝ε０×Ｓ／ｄ
Ｃ１＝ε１×Ｓ／ｄ
上記近似式、及び等式から、規格化残留分極Ｐｒ１／Ｐｒ０は、以下の近似式で算出できることが分かる。
【００３６】
Ｐｒ１／Ｐｒ０≒Ｃ１／Ｃ０
従って、図３に示した等価回路の合成静電容量を求めることにより、規格化残留分極を算出することができる。
【００３７】
図４Ａ〜図４Ｃのいずれの場合にも、第２強誘電体膜１３が厚くなると、規格化残留分極は一旦増加し、ある厚さで最大値を示す。規格化残留分極が増加するのは、凹部１５（図３）内が、第２強誘電体膜１３で埋め込まれるためである。規格化残留分極が最大値を示した後は、第２強誘電体膜１３が厚くなるに従って、規格化残留分極が減少する。これは、第１強誘電体膜１２よりも残留分極の小さな第２強誘電体膜１３が占める割合が大きくなるためである。
【００３８】
図４Ａに示したように、合計の厚さｄが５０ｎｍの時に、規格化残留分極は、第２強誘電体膜１３の厚さが約４．２ｎｍのときに最大となる。第２強誘電体膜１３の厚さが約９．６ｎｍまで増加すると、規格化残留分極が１まで低下する。第２強誘電体膜１３の厚さが、０よりも大きく９．６ｎｍよりも薄い範囲内で、残留分極を増大させる効果が得られる。
【００３９】
図４Ｂに示したように、合計の厚さｄが１００ｎｍの時に、規格化残留分極は、第２強誘電体膜１３の厚さが約５．５ｎｍのときに最大となる。第２強誘電体膜１３の厚さが約２１ｎｍまで増加すると、規格化残留分極が１まで低下する。第２強誘電体膜１３の厚さが、０よりも大きく２１ｎｍよりも薄い範囲内で、残留分極を増大させる効果が得られる。
【００４０】
図４Ｃに示したように、合計の厚さｄが２００ｎｍの時に、規格化残留分極は、第２強誘電体膜１３の厚さが約６．２ｎｍのときに最大となる。第２強誘電体膜１３の厚さが約４３ｎｍまで増加すると、規格化残留分極が１まで低下する。第２強誘電体膜１３の厚さが、０よりも大きく４３ｎｍよりも薄い範囲内で、残留分極を増大させる効果が得られる。
【００４１】
残留分極増大の効果が得られる第２強誘電体膜１３の厚さの上限値は、合計の厚さｄの約２５％であることがわかる。また、合計の厚さｄが変化しても、規格化残留分極が最大となるときの第２強誘電体膜１３の厚さ（最適値）には、顕著な変化は見られない。例えば、合計の厚さが５０ｎｍから１００ｎｍ、２００ｎｍに増加しても、すなわち２倍、４倍に増加しても、第２強誘電体膜１３の厚さの最適値は、１．３倍、１．５倍にしかならない。
【００４２】
凹部１５の平断面の直径が１４ｎｍであると仮定したため、第２強誘電体膜１３の厚さが７ｎｍになった時点で、凹部１５内が第２強誘電体膜１３で完全に埋め込まれる。第２強誘電体膜１３の厚さの最適値は、凹部１５が完全に埋め込まれる厚さよりもやや薄い。
【００４３】
図５Ａ、図５Ｂ、図５Ｃに、第１強誘電体膜１２にＰＬＺＴを用いた場合の、規格化残留分極の算出結果を示す。スパッタリングで形成したＰＬＺＴからなる第１強誘電体膜１２の比誘電率を９００とした。図５Ａ、図５Ｂ、図５Ｃは、それぞれ第１強誘電体膜１２と第２強誘電体膜１３との合計の厚さｄを５０ｎｍ、１００ｎｍ、２００ｎｍにした場合のシミュレーション結果である。
【００４４】
図５Ａに示すように、合計の厚さｄが５０ｎｍのとき、第２強誘電体膜１３の厚さの最適値は約４．５ｎｍであり、残留分極増加の効果が得られる範囲の上限値は約１０ｎｍである。図５Ｂに示すように、合計の厚さｄが１００ｎｍのとき、第２強誘電体膜１３の厚さの最適値は約５．７ｎｍであり、残留分極増加の効果が得られる範囲の上限値は約２３ｎｍである。図５Ｃに示すように、合計の厚さｄが２００ｎｍのとき、第２強誘電体膜１３の厚さの最適値は約６．２ｎｍであり、残留分極増加の効果が得られる範囲の上限値は約４８ｎｍである。
【００４５】
第１強誘電体膜１２にＰＬＺＴを用いた場合でも、残留分極増加の効果が得られる範囲の上限値は、合計の厚さｄの約２５％であることがわかる。また、第２強誘電体膜１３の厚さの最適値は、凹部１５が完全に埋め込まれる厚さよりもやや薄い。
【００４６】
上記評価結果から、以下の結論が導かれる。
【００４７】
残留分極増加の効果を得るために、第２強誘電体膜１３の厚さを、合計の厚さｄの２５％以下にすることが好ましい。第２強誘電体膜１３の厚さの下限値は特に限定されず、０よりも大きければよい。
【００４８】
［実施例２］
図６Ａ〜図６Ｈを参照して、実施例２による強誘電体メモリの製造方法について説明する。
【００４９】
図６Ａに示すように、シリコン等の半導体基板３０の表層部に素子分離絶縁膜３１を形成することにより、活性領域を画定する。素子分離領域３１の形成には、例えば、シャロートレンチシソレーション（ＳＴＩ）法、シリコン局所酸化（ＬＯＣＯＳ）法等が適用される。活性領域の表層部に、ｐ型ウェル３２を形成する。活性領域の表面に、ＭＯＳトランジスタ３３を形成する。ＭＯＳトランジスタ３３の形成には、周知の一般的な方法が適用される。ＭＯＳトランジスタ３３は、ダブルドープドドレイン（ＤＤＤ）構造を有する。
【００５０】
素子分離絶縁膜３１及びＭＯＳトランジスタ３３を覆うように、カバー絶縁膜３５及び層間絶縁膜３６を、例えば化学気相成長（ＣＶＤ）により形成する。カバー絶縁膜３５として、例えば厚さ２００ｎｍの酸窒化シリコン（ＳｉＯＮ）膜が用いられる。層間絶縁膜３６として、例えば厚さ３００ｎｍの酸化シリコン（ＳｉＯ２）膜が用いられる。層間絶縁膜３６を形成した後、化学機械研磨（ＣＭＰ）により、その表面を平坦化する。
【００５１】
平坦化された層間絶縁膜３６の上に、密着膜４０を、例えばスパッタリングにより形成する。密着膜４０として、例えば厚さ２０ｎｍのアルミナ（Ａｌ２Ｏ３）膜が用いられる。密着膜４０の上に、第１導電膜４１を、例えばスパッタリングにより形成する。第１導電膜４１として、例えば厚さ１５０ｎｍのプラチナ（Ｐｔ）膜が用いられる。プラチナ膜に代えて、イリジウム（Ｉｒ）膜を用いてもよい。
【００５２】
図６Ｂに示すように、第１導電膜４１の上に、第１強誘電体膜４５を形成する。第１強誘電体膜４５として、例えば厚さ５０ｎｍ〜２００ｎｍのＰＺＴ膜が用いられる。第１強誘電体膜４５の形成方法は、図１Ａ及び図１Ｂに示した第１強誘電体膜１２の形成方法と同一である。すなわち、スパッタリングによる成膜後、結晶化のための熱処理及び酸素欠損補償のための熱処理を行うことにより、第１強誘電体膜４５が形成される。
【００５３】
図６Ｃに示すように、第１強誘電体膜４５の上に、第２強誘電体膜４６及び第２導電膜４８を、順番に形成する。第２強誘電体膜４６として、例えばＰＺＴ膜が用いられる。第２導電膜４８には、例えば厚さ２００ｎｍ〜３００ｎｍの酸化イリジウム（ＩｒＯｘ）膜が用いられる。第２強誘電体膜４６の形成方法は、図１Ｃに示した第２強誘電体膜１３の形成方法と同一である。第２導電膜４８の成膜には、例えばスパッタリングが適用される。第２導電膜４８の導電材料として、酸化イリジウムに代えて、プラチナ（Ｐｔ）、ルテニウム（Ｒｕ）、ロジウム（Ｒｈ）、レニウム（Ｒｅ）、オスミウム（Ｏｓ）、パラジウム（Ｐｄ）、またはＳｒＲｕＯ３を用いてもよい。
【００５４】
図６Ｄに示すように、第１レジストパターン（図示せず）をエッチングマスクとして、第２導電膜４８を上部電極の形状にパターニングする。第１レジストパターンを除去し、第２レジストパターン（図示せず）をエッチングマスクとして、第２強誘電体膜４６及び第１強誘電体膜４５を、キャパシタ誘電体膜の形状にパターニングする。第２レジストパターンを除去し、第３レジストパターン（図示せず）をエッチングマスクとして、第１導電膜４１及び密着膜４０を、下部電極の形状にパターニングする。これにより、第１導電膜４１を下部電極とし、第２導電膜４８を上部電極とし、第１強誘電体膜４５及び第２強誘電体膜４６をキャパシタ誘電体膜とする強誘電体キャパシタ５０が得られる。密着膜４０が除去された領域に、層間絶縁膜３６が露出する。
【００５５】
第３レジストパターンを除去した後、回復熱処理を行う。回復熱処理は、エッチング時に第１強誘電体膜４５及び第２強誘電体膜４６が受けた損傷を回復させるために行われる。
【００５６】
図６Ｅに示すように、層間絶縁膜３６及び強誘電体キャパシタ５０を覆うように、保護膜５２を、例えばスパッタリングにより形成する。保護膜５２は、例えばアルミナで形成され、その厚さは５０ｎｍである。保護膜５２の上に、層間絶縁膜５３を、例えばＣＶＤにより形成する。層間絶縁膜５３は、例えば酸化シリコンで形成され、その厚さは１５００ｎｍである。層間絶縁膜５３の表面を、ＣＭＰにより平坦化する。
【００５７】
図６Ｆに示すように、層間絶縁膜５３の上面から、ＭＯＳトランジスタ３３のソース及びドレインまで達するビアホールを形成する。このビアホールを、導電プラグ５５で埋め込む。導電プラグ５５は、ビアホールの側面及び底面を覆うバリアメタル膜と、ビアホール内の残余の空間に充填されたタングステン（Ｗ）膜を含む。バリアメタル膜は、Ｔｉ膜とＴｉＮ膜との２層構造を有する。
【００５８】
図６Ｇに示すように、層間絶縁膜５３の上面から、第２導電膜４８まで達するビアホール５６、及び第２導電膜４８の側方を通過して第１導電膜４１まで達するビアホール５６を形成する。
【００５９】
図６Ｈに示すように、層間絶縁膜５３の上に配線６０を形成する。一部の配線６０は、導電プラグ５５を介してＭＯＳトランジスタ３３のソースまたはドレインに接続される。他の一部の配線６０は、ビアホール５６内を経由して、第１導電膜４１または第２導電膜４８に接続される。配線６０の上に、上層の配線層（図示せず）及び保護膜（図示せず）を形成する。
【００６０】
図７に、実施例２による強誘電体メモリの等価回路図を示す。図７の縦方向に複数のビット線ＢＬが延在し、横方向にワード線ＷＬが延在している。プレート線ＰＬがワード線ＷＬに併走する。ワード線ＷＬとビット線ＢＬとの交差箇所に、強誘電体キャパシタ５０とＭＯＳトランジスタ３３とを含むメモリセルが配置されている。ＭＯＳトランジスタ３３の一方の電流端子がビット線ＢＬに接続され、他方の電流端子が強誘電体キャパシタ５０を介してプレート線ＰＬに接続されている。ＭＯＳトランジスタ３３のゲート電極がワード線ＷＬに接続されている。
【００６１】
強誘電体キャパシタ５０のキャパシタ誘電体膜の残留分極の方向を変化させることにより、データの書き込み及び消去が行われる。
【００６２】
実施例２においては、強誘電体キャパシタ５０の形成に、実施例１による方法が採用されている。このため、強誘電体キャパシタ５０のヒステリシス特性の残留分極を大きくすることができる。
【００６３】
［実施例３］
図８に、実施例３による強誘電体メモリの断面図を示す。以下、実施例２による強誘電体メモリとの相違点について説明し、同一の構成については説明を省略する。
【００６４】
実施例２による強誘電体メモリでは、下部電極となる第１導電膜４１に、第１強誘電体膜４５が接触していた。実施例３においては、第１導電膜４１と第１強誘電体膜４５との間に、第３強誘電体膜５８が配置されている。第３強誘電体膜５８は、第１強誘電体膜４５または第２強誘電体膜４６と同一の強誘電体材料で形成されている。第３強誘電体膜５８の成膜方法は、第２強誘電体膜４６の成膜方法と同一である。
【００６５】
実施例３においても、実施例２と同様に、強誘電体キャパシタ５０のヒステリシス特性の残留分極を大きくすることができる。
【００６６】
以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば、種々の変更、改良、組み合わせ等が可能なことは当業者に自明であろう。
【符号の説明】
【００６７】
１０  基板
１１  第１導電膜
１２  第１強誘電体膜
１３  第２強誘電体膜
１４  空隙
１５  凹部
１７  第２導電膜
２０  空隙及び凹部が存在しない領域
２１  凹部が存在する領域
２２  空隙が存在する領域
３０  半導体基板
３１  素子分離絶縁膜
３２  ｐ型ウェル
３３  ＭＯＳトランジスタ
３５  カバー絶縁膜
３６  層間絶縁膜
４０  密着膜
４１  第１導電膜
４５  第１強誘電体膜
４６  第２強誘電体膜
４８  第２導電膜
５０  強誘電体キャパシタ
５２  保護膜
５３  層間絶縁膜
５５  導電プラグ
５６  ビアホール
５８  第３強誘電体膜
６０  配線
ＢＬ  ビット線
ＷＬ  ワード線
ＰＬ  プレート線
【図１】
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【図３】
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【図４】
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【図５】
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【図６−１】
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【図６−２】
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【図６−３】
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【図７】
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【図８】
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【図２】
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