【事件の表示】
　平成１０年特許願第３７０１７１号「半導体記憶装置」拒絶査定不服審判事件〔平成１２年　７月１４日出願公開、特開２０００−１９５２６３〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
  １．手続の経緯、本願発明
　本願は、平成１０年１２月２５日に出願されたものであって、その請求項１に係る発明（以下、「本願発明」という。）は、平成１３年１０月４日付けの手続補正書によって補正された明細書及び図面の記載からみて、特許請求の範囲の請求項１に記載された次のとおりのものと認める。
　
「クロック信号が入力される入力初段回路と、前記入力初段回路から出力される信号に基づいてデータを出力する出力回路と、前記データに基づいてアクセス測定のための信号を出力する外付けの終端回路と、前記クロック信号と前記出力回路から出力される前記データとのタイミング同期をとるために前記入力初段回路からの信号を遅延させるための遅延素子とを備える半導体記憶装置において、前記遅延素子は、前記出力回路と同一又は同等な回路構成の出力遅延回路と、前記入力初段回路と同一又は同等な回路構成の入力遅延回路と、前記終端回路と同一又は同等な回路構成の回路内の終端回路とを含んだ遅延回路として構成されることを特徴とする半導体記憶装置。」
　　　
２．引用例に記載されている発明
　これに対し、原査定の拒絶の理由に引用された、特開平１０−１１２１８２号公報（以下、「引用例」という。）には、図面と共に以下の記載がなされている。
　
【００１７】本発明は、上記問題点に鑑みてなされたものであり、特性のバラツキ、温度変化、電源電圧の変化にかかわらず、データが外部クロックＣＬＫに対して所定の位相で出力される半導体装置の実現を目的とする。特に、クロックアクセス時間ｔＡＣが常に一定に制御されるシンクロナス半導体メモリの実現を目的とする。
　
【００１９】本発明の半導体装置では、出力タイミング制御回路２０におけるタイミング調整のための遅延量が固定でなく、実際の回路の信号を入力回路１３から出力される外部クロック信号（基準信号に対応）と比較して所定の位相関係になるように遅延量を調整するため、半導体装置の特性のバラツキ、温度変化、電源電圧の変化等があっても、出力信号の外部クロック信号に対する位相関係を所定の値に正確に維持することが可能である。
　
【００２０】外部クロック信号と比較するのは、実際の回路での遅延量と等しい量だけ遅延した信号であることが必要である。外部クロック信号は、半導体装置の入力回路１３に入力されて増幅等の処理が行われる。そのため、比較できる外部クロック信号は、入力回路から出力される外部クロック信号であり、これは実際の外部クロック信号とは入力回路１３での遅延分だけ位相差がある。そこで、入力回路１３と同じ遅延量を生じるダミー入力回路２４を設け、出力タイミング信号をこのダミー入力回路２４を通過させた信号と、入力回路１３から出力される外部クロック信号とを比較することにより、入力回路１３での遅延量を相殺することが望ましい。
　
【００２１】図５の構成では、ディレイ回路２１の出力をダミー入力回路２４に入力させている。そのため位相比較回路２２で外部クロック信号と比較される比較対象信号には、出力回路１４での遅延は入っていない。もちろんこの分の補正を考慮して制御する位相関係を決定するが、出力回路１４での遅延は他の部分での遅延量より大きく、半導体装置の特性のバラツキ、温度変化、電源電圧の変化等がある場合に、出力回路１４での遅延量の変化が相対的に大きく、無視できないという問題がある。
　
【００２２】図６はこの問題を説明する図である。ここでは、外部クロック信号ＣＬＫの立ち上がりエッジに同期して出力するように制御するものとして説明する。ディレイ回路２１から出力回路１４に供給され、出力回路１４からの信号の出力タイミングを規定する出力タイミング信号は、出力回路１４での遅延を見込んで、ＣＬＫの立ち上がりエッジの所定量前で立ち上がる。出力回路１４での遅延量が予定した値であれば、これによりＣＬＫの立ち上がりエッジに同期して出力が変化することになる。しかし、上記のような要因により、出力回路１４での遅延量が変化すると、その分出力回路からの出力タイミングがＣＬＫの立ち上がりエッジからずれることになる。このようなばらつきがある場合には、その分のマージンを見込む必要があり、その分高速化が難しくなる。
　
【００２３】このような問題を解決するには、出力回路１４の出力信号をダミー入力回路２４に入力させて外部クロック信号との位相を比較すればよい。位相比較を行うためには、出力回路１４の出力信号が変化することが必要である。通常の動作時には、出力回路１４からは出力データが出力されるが、この出力データはランダムな信号であり、「高」レベル又は「低」レベルが連続することがあり得る。そこで、通常動作時に出力回路１４の出力信号の外部クロック信号に対する位相を比較するには、位相比較回路２２は出力信号が変化したか判定し、変化した場合にのみ位相の比較を行い、ディレイ制御回路２３は出力信号が変化しない場合にはそれまでの遅延量が維持されるように制御し、出力信号が変化しない場合に位相比較回路２２の比較結果に基づいて位相が一致するようにフィードバック制御する。また別の構成としては、通常動作を開始する前に初期化動作を行うようにし、初期化動作では所定のサイクルで変化するダミーデータが出力されるようにして、このダミーデータと外部クロック信号との位相比較を行って、位相が一致するようにフィードバック制御する。そして一致した後は、調整された遅延量が維持されるようにする。ダミーデータは所定のサイクルでかならず変化するので、位相比較回路２２はどちらへの変化であるかを判定すれば、位相の比較が行える。
　
【００２４】更に、図７に示すように、出力回路１４と同等の特性を有するダミー出力回路を設け、ダミー出力回路の出力信号と外部クロック信号との位相比較を行うようにしてもよい。図７の半導体装置は、図５の構成とに対して、ダミー出力回路３５を設け、ディレイ回路３１からの出力タイミング信号をこのダミー出力回路３５にも入力させ、ダミー出力回路３５が出力タイミング信号に応じて出力したダミー出力信号をダミー入力回路３４を介して位相比較回路３２に入力して、入力回路からの外部クロック信号と比較する点が異なる。
　
【００２５】図７の構成であれば、ダミー出力回路からは出力回路からの出力信号と独立した位相判定に適した信号が常時出力できる。従って、上記のようなのダミーデータを常時出力してフィードバック制御を行うことができる。また、ダーミデータはクロック信号のサイクルよりゆっくり変化する信号とすれば、回路の消費電力が低減できる。
　
【００２６】更に、出力回路用の第１の出力タイミング制御回路と別にダミー出力回路用の第２の出力タイミング制御回路を設け、初期化時に出力信号とダミー出力信号をそれぞれ外部クロック信号に同期させる。このことは出力信号とダミー出力信号も同期したことを意味するので、その後はダミー出力信号を第１の出力タイミング制御回路にフィードバックして制御を行うようにする。このような構成により、ダミー出力回路を使用しても実際の出力回路に接続された負荷の影響を含めた調整が可能になる。
　
【００２７】
【発明の実施の形態】以下の説明では、本発明をシンクロナスＤＲＡＭに適用した実施例について述べるが、前述のように本発明はシンクロナスＤＲＡＭに限らず、外部から入力される信号に同期して出力信号が出力される半導体集積回路であればどのようなものにも適用可能である。
　
【００２８】
　本発明の実施例のシンクロナスＤＲＡＭ（ＳＤＲＡＭ）は、図１に示したような全体構成を有している。図８は、実施例のＳＤＲＡＭのリード動作のタイミングを示す図である。図３と図８を比較して明らかなように、実施例のＳＤＲＡＭは従来のＳＤＲＡＭとほぼ同様な構成を有するが、クロックバッファ１０１の構成が異なる。実施例のＳＤＲＡＭにおいては、クロックバッファ１０１は内部クロック生成回路１２１と出力タイミング制御回路１２２を有する。内部クロック生成回路１２１は従来のＳＤＲＡＭと同様のものであり、外部クロックＣＬＫから内部クロック信号を生成し、パイプ−１及びパイプ−２に供給する。出力タイミング制御回路１２２は、図７に示した基本構成を有し、出力回路１４からのデータの出力タイミングが外部クロックＣＬＫに対して常に所定の位相になるように制御する。
　
【００２９】
　図９は、第１実施例の出力タイミング制御回路１２２の構成を示す図であり、外部クロックＣＬＫが入力される端子１１と、出力回路１４と、データ出力端子１２も一緒に示してある。図９に示すように、第１実施例の出力タイミング制御回路は、外部クロック入力端子１１に入力された外部クロクＣＬＫを受ける入力回路１３と、入力回路１３から入力されるＣＬＫを遅延させて出力回路１４からのデータの出力タイミングを規定する出力クロックを生成するＤＬＬ（ディレイ・ロック・ループ:DelayLock Loop)回路４０と、入力回路１３と同一の回路構成を有するダミー入力回路３４と、出力回路１４と等価な回路構成を有するダミー出力回路３７と、ＤＬＬ回路４０とダミー出力回路３７の間に設けられ、ＤＬＬ回路４０から出力回路１４までの信号配線と等価なダミー信号配線３６と、データ出力端子１２に接続される負荷を想定しそれと等価な負荷を有するダミー出力負荷３８とを有する。
　
【００３０】
　入力回路１３は静電気保護回路（ＥＳＤ）１３１と、ＣＬＫを増幅するカレントミラー回路１３２と、ラッチ回路１３３と、ＣＬＫ制御回路１３４と、１／Ｎ分周器１３５とを有する。この入力回路１３は、１／Ｎ分周器１３５を除けば広く使用されている外部クロック入力回路であるので、１／Ｎ分周器１３５については後述するものとし、ここでは詳しい説明は省略する。ダミー入力回路３４は、入力回路１３と同様に、ダミーＥＳＤ３４１と、ダミーカレントミラー回路３４２と、ダミーラッチ回路３４３と、ダミーＣＬＫ制御回路３４４とを有し、各回路は入力回路１３のものと同じに作られており、信号遅延量は同じである。
　
【００３１】
　ＤＬＬ回路４０は、ＣＬＫ制御回路１３４から入力された信号を選択された量だけ遅延させるディレイ回路４１ａと、１／Ｎ分周器１３５から入力された信号を選択された量だけ遅延させるダミーディレイ回路４１ｂと、１／Ｎ分周器１３５の信号とダミーＣＬＫ制御回路３４４の信号を比較する位相比較回路４２と、位相比較回路４２の比較結果に基づいてディレイ回路４１ａとダミーディレイ回路４１ｂの遅延量を選択するディレイ制御回路４３とを有する。
　
　上記記載から、上記引用例には、　
　
　「外部クロック信号が入力される入力回路（１３）と、前記入力回路（１３）から入力されるＣＬＫを遅延させて出力回路（１４）からのデータの出力タイミングを規定する出力クロックを生成するＤＬＬ（ディレイ・ロック・ループ)回路（４０）と、出力端子（１２）に接続される負荷と、
　入力回路（１３）と同一の回路構成を有し遅延量が同じダミー入力回路（３４）と、出力回路（１４）と等価な回路構成を有し遅延量が同じダミー出力回路（３７）とを直列に接続した回路部と、データ出力端子（１２）に接続される負荷を想定しそれと等価な負荷を有するダミー出力負荷（３８）とから構成されるシンクロナスＤＲＡＭ。」に関する発明（以下、「引用例記載発明」という。）が記載されている。　
　
３．本願発明と引用例記載発明との対比　
　本願発明と引用例記載発明とを対比すると、引用例記載発明の「外部クロック信号」、「入力回路」、「出力回路」、「入力回路と同一の回路構成を有し遅延量が同じダミー入力回路」、「出力回路と等価な回路構成を有し遅延量が同じダミー出力回路」、「シンクロナスＤＲＡＭ」は、
　本願発明の「クロック信号」、「入力初段回路」、「出力回路」、「入力初段回路と同一な回路構成の入力遅延回路」、「出力回路と同等な回路構成の出力遅延回路」、「半導体記憶装置」に相当しているものと認める。
　
　そして、引用例記載発明の「入力回路（１３）と同一の回路構成を有し遅延量が同じダミー入力回路（３４）と、出力回路（１４）と等価な回路構成を有し遅延量が同じダミー出力回路（３７）とを直列に接続した回路部」は、遅延を生じるためのものであるので、本願発明と同様に遅延素子であるといえる。
　
　したがって、両者の発明は、
　「クロック信号が入力される入力初段回路と、前記入力初段回路から出力される信号に基づいてデータを出力する出力回路と、前記クロック信号と前記出力回路から出力される前記データとのタイミング同期をとるために前記入力初段回路からの信号を遅延させるための遅延素子とを備える半導体記憶装置において、前記遅延素子は、前記出力回路と同等な回路構成の出力遅延回路と、前記入力初段回路と同等な回路構成の入力遅延回路とからなる遅延回路で構成されることを特徴とする半導体記憶装置。」である点で一致し、以下の点で相違しているものと認める。
　
［相違点］
　本願発明では、データに基づいてアクセス測定のための信号を出力する外付けの終端回路を備えているのに対して、引用例記載発明には、出力端子に負荷が接続されることが示されているだけで、終端回路を備えることに関しての記載がない点（以下、「相違点１」という。）
　
　本願発明の遅延回路には、上記終端回路と同一又は同等な回路構成の回路内の終端回路が含まれているのに対して、引用例記載発明の遅延回路には、出力端子に接続される負荷を想定しそれと等価な負荷を有するダミー出力負荷が含まれているが、このダミー出力負荷が終端回路と同一又は同等な回路構成の回路内の終端回路ではない点（以下、「相違点２」という。）
の２点で相違する。
　
４．相違点についての当審の判断　
　上記相違点１及び２について検討すると、
　本願発明において、外付けの終端回路を半導体記憶装置に接続するのは、アクセス測定を行う時だけであるのは明らかであり（本願の詳細な説明の段落【０００３】の「アクセス測定のための信号を出力する終端回路」の記載や段落【００１６】の「なお、終端回路５３０での遅延量については、チップに終端回路５３０が接続された場合にのみ行われることになる。」の記載を参照）、また、半導体集積回路において、外付けの終端回路を出力端子に取り付けて、半導体集積回路のデータに基づいて信号を出力し、アクセス測定を行なうことは従来周知の技術事項にすぎないものである（必要ならば、特開平８−３６０２６号公報の段落【０００２】の記載あるいは特開平１０−３３９７６８号公報の段落【００３４】の記載を参照）。
　したがって、引用例記載発明においてアクセス測定を行う場合に、信号を出力する外付けの終端回路を出力端子に接続される負荷として、引用例記載発明の「出力端子に接続される負荷を想定しそれと等価な負荷を有するダミー出力負荷」を、外付けの終端回路と同等な特性の回路とすることは、当業者が容易に想到し得る程度のものと認める。
　
　そして、本願発明が奏し得る作用効果も、引用例記載発明及び上記従来周知の技術事項から、当業者が容易に予測し得る程度のものと認める。
　
５．むすび　
　以上のとおりであるから、本願発明は、引用例記載発明及び従来周知の技術事項から当業者が容易に想到し得たものであるので、特許法第２９条第２項の規定により特許を受けることができない。
　
　よって、結論のとおり審決する。