【手続補正書】
【提出日】平成22年4月26日(2010.4.26)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
出力信号を生成するために入力信号を受け取るための第１の論理回路と、
前記入力信号を受け取り、前記出力信号を生成するための前記第１の論理回路の複製を含む第２の論理回路と、
直並列変換器回路であって、前記第１および第２の論理回路の各々から前記出力信号を受け取るためにそれぞれ接続される第１および第２のＣ素子と、前記第１および第２のＣ素子の各々の出力ならびに前記第１および第２の論理回路の各々の出力にインバータを通じてそれぞれ接続される第３および第４のＣ素子とを含み、各インバータは、前記Ｃ素子の一対の入力と出力とに物理的に間隔をあけるように前記Ｃ素子の前記一対に接続する、直並列変換器回路とを含む、耐故障性非同期回路。
【請求項２】
前記第３および第４のＣ素子の各々が弱Ｃ素子である、請求項１に記載の回路。
【請求項３】
前記第１および第２のＣ素子の前記出力が前記耐故障性非同期回路の出力を含む、請求項２に記載の回路。
【請求項４】
前記第１および第２の論理回路の各々が、複数の信号処理トランジスタの各々のために一対の直列接続トランジスタを含み、前記第１および第２の論理回路の出力が、前記耐故障性非同期回路の出力を含む、請求項２に記載の回路。
【請求項５】
前記直並列変換器回路が、Ｎ出力信号を生成するＮ論理ゲートの出力を処理するために複製される、請求項１に記載の回路。
【請求項６】
出力信号を生成するために入力信号を受け取るための第１の論理回路を提供するステップと、
前記入力信号を受け取り前記出力信号を生成するための前記第１の論理回路の複製を含む第２の論理回路を提供するステップと、
直並列変換器回路を提供するステップであって、前記第１および第２の論理回路の各々から出力を受け取るためにそれぞれ接続される第１および第２のＣ素子と、前記第１および第２のＣ素子の各々の出力ならびに前記第１および第２の論理回路の各々の出力にインバータを通じてそれぞれ接続される第３および第４のＣ素子とを含み、各インバータに、前記Ｃ素子の一対の入力と出力とに物理的に間隔をあけるように前記Ｃ素子の前記一対を接続する、直並列変換器回路を提供するステップとを含む、耐故障性非同期回路を製造する方法。
【請求項７】
前記第３および第４のＣ素子の各々が弱Ｃ素子である、請求項６に記載の方法。
【請求項８】
前記第１および第２のＣ素子の前記出力が前記耐故障性非同期回路の出力を含む、請求項７に記載の方法。
【請求項９】
各信号処理トランジスタのための一対の直列接続トランジスタならびに前記耐故障性非同期回路の出力を含む前記第１および第２の論理回路の前記出力を提供するために、前記第１および第２の論理回路の各々を複製するステップをさらに含む、請求項７に記載の方法。
【請求項１０】
Ｎ出力信号を生成するＮ論理ゲートの出力を処理するために前記直並列変換器回路を複製するステップをさらに含む、請求項６に記載の方法。
【請求項１１】
出力信号を生成するために入力信号を受け取るための第１の論理回路と、
前記入力信号を受け取り前記出力信号を生成するための前記第１の論理回路の複製を含む、第２の論理回路と、
前記入力信号を受け取り前記出力信号を生成するための前記第１の論理回路の複製を含む、第３の論理回路と、
前記入力信号を受け取り前記出力信号を生成するための前記第１の論理回路の複製を含む、第４の論理回路と、
前記出力信号を生成するために前記第１および第２の論理回路の各々の出力を組み合わせるための第１の組み合わせ回路と、
前記出力信号を生成するために前記第３および第４の論理信号の各々の出力を組み合わせるための第２の組み合わせ回路と、
直並列変換器回路であって、
前記第１および第２の組み合わせ回路の各々から出力信号を受け取るためにそれぞれ接続される第１および第２のＣ素子と、
前記第１および第２のＣ素子の各々の出力ならびに前記第１および第２の組み合わせ回路の各々の出力にそれぞれ接続される第３および第４のＣ素子とを含む直並列変換器回路とを含む、耐故障性非同期回路。
【請求項１２】
前記組み合わせ回路の各々が、
対応する前記論理回路の出力に接続される単一Ｃ素子と、
前記単一Ｃ素子の出力と前記Ｃ素子への入力の各々との間に接続される第１のインバータと、
前記Ｃ素子の前記出力に接続される第２のインバータであって、前記第２のインバータの出力が前記出力信号を含む第２のインバータとを含む、請求項１１に記載の回路。
【請求項１３】
前記第３および第４のＣ素子が弱Ｃ素子である、請求項１２に記載の回路。
【請求項１４】
前記第１のＣ素子の前記出力、第２のＣ素子の前記出力、第３の弱Ｃ素子の出力、および第４の弱Ｃ素子の出力の各々に接続される追加の複数のインバータをさらに含み、前記追加の複数のインバータの各々が、一対のＣ素子の入力と出力とに物理的に間隔をあけるように前記一対のＣ素子を接続する、請求項１３に記載の回路。
【請求項１５】
前記直並列変換器回路が、Ｎ出力信号を生成するＮ論理ゲートの出力を処理するために複製される、請求項１３に記載の回路。
【請求項１６】
論理またはメモリ回路にＳＥＥ免疫を提供するために前記論理またはメモリ回路とともに使用するための直並列変換器回路であって、
第１のＣ素子および前記第１のＣ素子の出力に接続される第１の直列チェーン接続インバータ対を含む第１の回路分岐と、
第２のＣ素子および前記第２のＣ素子の出力に接続される第２の直列チェーン接続インバータ対を含む第２の回路分岐と、
第３のＣ素子および前記第３のＣ素子の出力に接続される第３の直列チェーン接続インバータ対を含む第３の回路分岐とを含み、
前記第１のＣ素子の２入力は、前記第２および第３のインバータ対に接続され、
前記第２のＣ素子の２入力は、前記第１および第３のインバータ対に接続され、
前記第３のＣ素子の２入力は、前記第１および第２のインバータ対に接続され、
第１および第３の回路分岐は、入力信号および前記入力信号の複製をそれぞれ受け取るため、および正しい入力信号を代表しかつ過渡シングル・イベント効果（ＳＥＥ）エラーに対して免疫のある出力信号を生成するためのものであることを特徴とする、直並列変換器回路。
【請求項１７】
前記入力信号および前記入力信号の前記複製を論理回路から受け取るために接続される、請求項１６に記載の直並列変換器回路。
【請求項１８】
前記入力信号および前記入力信号の前記複製をメモリ回路から受け取るために接続される、請求項１６に記載の直並列変換器回路。
【請求項１９】
前記第１、第２および第３のインバータ対の各々が弱インバータを含む、請求項１６に記載の直並列変換器回路。
【請求項２０】
読み出し回路と、
書き込み回路と、
直並列変換器回路とを含み、
前記直並列変換器回路は、前記読み出しおよび書き込み回路の各々にそれぞれ接続される第１および第２のＣ素子と、前記第１および第２のＣ素子の各々の出力ならびに前記読み出しおよび書き込み回路にインバータを通じてそれぞれ接続される第３および第４のＣ素子とを含み、時限故障中に単一書き込みがＳＲＡＭの全体状態を変えることを防止するように機能し、
各インバータは、前記Ｃ素子の一対の入力と出力とに物理的に間隔をあけるように前記Ｃ素子の各々に接続する、
耐故障性ＳＲＡＭ回路。
【請求項２１】
前記第３および第４のＣ素子の各々が弱Ｃ素子である、請求項２０に記載の回路。
【請求項２２】
前記直並列変換器回路が、Ｎ出力信号を生成するＮ論理ゲートの出力を処理するために複製される、請求項２０に記載の回路。
【請求項２３】
前記読み出しおよび書き込み回路の少なくとも１つが、複数の信号処理トランジスタの各々のための一対の直列接続トランジスタを含む、請求項２０に記載の回路。
【請求項２４】
前記読み出しおよび書き込み回路の少なくとも１つが、元の回路と並列に接続される複製回路を含む、請求項２０に記載の回路。
【請求項２５】
読み出し回路を提供するステップと、
書き込み回路を提供するステップと、
直並列変換器回路を提供するステップとを含み、
前記直並列変換器回路は、前記読み出しおよび書き込み回路の各々にそれぞれ接続される第１および第２のＣ素子と、前記第１および第２のＣ素子の各々の出力ならびに前記読み出しおよび書き込み回路にインバータを通じてそれぞれ接続される第３および第４のＣ素子とを含み、時限故障中に単一書き込みがＳＲＡＭの全体状態を変えることを防止するように機能し、
各インバータは、前記Ｃ素子の一対の入力と出力とに物理的に間隔をあけるように前記Ｃ素子の各々に接続する、
耐故障性ＳＲＡＭ回路を提供する方法。
【請求項２６】
前記第３および第４のＣ素子の各々が弱Ｃ素子である、請求項２５に記載の方法。
【請求項２７】
Ｎ出力信号を生成するＮ論理ゲートの出力を処理するために前記直並列変換器回路を複製するステップをさらに含む、請求項２５に記載の方法。
【請求項２８】
複数の信号処理トランジスタの各々のための一対の直列接続トランジスタとして前記読み出しおよび書き込み回路の少なくとも１つを構成するステップをさらに含む、請求項２５に記載の方法。
【請求項２９】
前記故障耐性ＳＲＡＭ回路と並列に接続される前記読み出しおよび書き込み回路の少なくとも１つを複製するステップをさらに含む、請求項２５に記載の方法。