【事件の表示】
　平成１１年特許願第１０５３０３号「メモリ回路」拒絶査定不服審判事件〔平成１２年１１月　２日出願公開、特開２０００−３０６３９３〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続きの経緯
　本願は、平成１１年４月１３日（優先権主張平成１１年２月１５日）の出願であって、平成１６年１月３０日付で拒絶査定がされ、これに対し、同年３月４日に拒絶査定に対する審判請求がされるとともに、同日付で手続補正がなされたものである。
　
２．平成１６年３月４日付の手続補正についての補正却下の決定
　［補正却下の決定の結論］
　　平成１６年３月４日付の手続補正を却下する。
　
  [理由]
　（１）補正後の本願発明
　本件補正により、特許請求の範囲について、以下のとおり補正するものである。
　
「【請求項１】ワード線とビット線とのクロスポイントに設けられ、前記ワード線が選択されたときオンとされる選択トランジスタと、
　前記選択トランジスタに接続され１／０データを電荷チャージの有／無により記憶するメモリトランジスタと、
　電源電圧を検出する電源電圧検出手段と、
　前記１／０データの書き込み時には、書き込みに必要な電圧を発生して前記電源電圧を昇圧し前記ワード線に印加する昇圧手段と、
　前記昇圧電圧を検出する昇圧電圧検出手段とを有し、
　前記１／０データの読み出し時には、前記昇圧手段は、前記電源電圧検出手段の検出結果に基づいて、前記電源電圧が前記選択トランジスタのしきい値以下である場合に、前記電源電圧を前記選択トランジスタのしきい値電圧以上、前記電源電圧の最大値以下の範囲内となるように昇圧
するとともに、前記電源電圧検出手段が、前記昇圧電圧の下限値を検出したときに前記昇圧手段に信号を出力して昇圧動作を開始させ、前記昇圧電圧の上限値を検出したきに前記昇圧手段に信号を出力して昇圧動作を停止させることにより、間歇的に昇圧動作を行うことを特徴とするメモリ回路
　
　なお、アンダーラインは、補正箇所を示すために付したものである。また、「前期電源電圧が」の記載は、「前記電源電圧が」の明らかな誤記と認めて訂正した。
　
　上記補正は、請求項１に記載した発明を特定するために必要な事項である「昇圧手段」の動作について「昇圧
するとともに、前記電源電圧検出手段が、前記昇圧電圧の下限値を検出したときに前記昇圧手段に信号を出力して昇圧動作を開始させ、前記昇圧電圧の上限値を検出したきに前記昇圧手段に信号を出力して昇圧動作を停止させることにより、間歇的に昇圧動作を行う
　そこで、本件補正後の前記請求項１に記載された発明（以下、「本願補正発明」という。）が特許出願の際独立して特許を受けることができるものであるか（特許法１７条の２第５項において準用する同法１２６条５項の規定に適合するか）について以下に検討する。
　
　（２）引用刊行物
　原査定の拒絶の理由で引用された特開平４−１９２１９６号公報（以下、「引用刊行物１」という。）には、図面と共に次の事項が記載されている。
　
１「〔実施例〕
　以下、本発明をその実施例を示す図面に基づいて詳述する。第１図は本発明に係る不揮発性半導体記憶装置であるフラッシュＥＥＰＲＯＭの詳細構成を示す回路図である。メモリセルは第１２図に示す如くと同様の２重ゲート構造のメモリトランジスタ１００からなり、それを行方向，列方向夫々に多数配列してメモリアレイ５が構成されている。同じ列に配設された各メモリトランジスタ１００のドレインは対応した列に配設されたビット線６を介して列ゲート８に接続されている。また同じ行に配設された各メモリトランジスタ１００の制御ゲートは対応した行に配設されたワード線７１，７２…を介して行デコーダ９に接続されている。さらに各メモリトランジスタ１００のソースはソース線１７を介してソース線スイッチ１１に接続されている。列ゲート８はＮチャネルトランジスタを用いてなり、列デコーダ１０によりオン／オフ制御され、各ビット線６，６とセンスアンプ１３及び書き込み回路１２との接続を制御する。行デコーダ９はアドレスバッファからの行アドレス信号に基づき１本のワード線７１を、また列デコーダ１０は同じくアドレスバッファからの列アドレス信号に基づき１つの列ゲート８を夫々選択、つまり導通状態とする。」（４ページ右下欄６行〜５ページ左上欄９行）
　
２「行デコーダ９はＮＡＮＤゲート２０及び夫々４つのＮチャネルトランジスタ２１ｉ（ｉ＝１〜４），２２１，２５１とＰチャネルトランジスタ２３１，２４１とから構成されたブロックを複数有している。」（５ページ左上欄１４行〜１７行）
　
３「Ｐチャネルトランジスタ２３１，２４１のソースはＶＣＣ／ＶＰＰ切り替え回路２６の出力端子に接続され、その出力電圧ＶＣＣ又は電圧ＶＰＰが与えられている。ＶＣＣ／ＶＰＰ切り替え回路２６には電圧ＶＰＰ及び電源ＶＣＣが与えられており、書き込み時に電圧ＶＰＰを、また読み出し時に電圧ＶＣＣを選択して出力する。
　またＶＣＣ／ＶＰＰ切り替え回路２６の出力端は昇圧回路３３の出力端と接続されており、該昇圧回路３３は電源電圧検出回路３４に接続されている。電源電圧検出回路３４には電源電圧ＶＣＣが与えられており、その電圧が所定値より小さいときにその旨を示す検出信号を昇圧回路３３に与える。昇圧回路３３は前記検出信号に基づき電源電圧ＶＣＣが一定値より低いときにそれを昇圧する。」（同ページ右上欄１７行〜左下欄１１行）
　
４「さて、読み出し時にはＶＣＣ／ＶＰＰ切り替え回路２６は電源電圧ＶＣＣを出力するのでノードＮ４の電位はＶＣＣとなる。しかし電源電圧ＶＣＣが３Ｖ以下になると電源電圧検出回路３４の出力が“Ｈ”となるので信号ＣＬＫが“Ｈ”になると、ＡＮＤゲート３３２の出力が“Ｈ”となって容量３３１の容量結合によりノードＮ４が昇圧する。例えば電源電圧ＶＣＣが２Ｖに低下すると３Ｖ程度に昇圧する。この昇圧された電圧は選択されたワード線７１の印加電圧となるので、電源電圧ＶＣＣが２Ｖと低い場合でもメモリトランジスタ１００の制御ゲートには略３Ｖが印加され、この電圧は消去されたメモリトランジスタ１００のしきい値（２Ｖ）より高いので読み出しが可能になる。なお、信号ＣＬＫは例えば入力アドレスが変化したときに“Ｈ”となるようにすればよい。」（６ページ左上欄１９行〜右上欄１４行）
　
　以上の記載から、引用刊行物１には、次の発明（以下「引用刊行物１発明」という。）が記載されているものと認める。
　
「２重ゲート構造のメモリトランジスタ１００からなるメモリセル、
　それを行方向，列方向夫々に多数配列してメモリアレイ５が構成され、
　同じ行に配設された各メモリトランジスタ１００の制御ゲートは対応した行に配設されたワード線７１，７２…を介して行デコーダ９に接続され、
　行デコーダのＰチャネルトランジスタ２３１，２４１のソースはＶＣＣ／ＶＰＰ切り替え回路２６の出力端子に接続され、書き込み時に電圧ＶＰＰを、また読み出し時に電圧ＶＣＣがワード線に与えられ、
　各メモリトランジスタ１００のソースはソース線１７を介してソース線スイッチ１１に接続され、
　ＶＣＣ／ＶＰＰ切り替え回路２６の出力端は昇圧回路３３の出力端と接続されており、
　昇圧回路３３は電源電圧検出回路３４に接続され、
　電源電圧検出回路３４には電源電圧ＶＣＣが与えられており、その電圧が所定値より小さいときにその旨を示す検出信号を昇圧回路３３に与え、
　昇圧回路３３は前記検出信号に基づき電源電圧ＶＣＣが一定値より低いときにそれをメモリトランジスタ１００のしきい値（２Ｖ）以上の略３Ｖに昇圧する不揮発性半導体記憶装置」
　
　同じく原査定の拒絶の理由で引用された特開平２−２５７４９５号公報（以下、「引用刊行物２」という。）には、図面と共に次の事項が記載されている。
　
５「第７図において、メモリトランジスタ１１〜１４はそれぞれ、第６図（ａ）に示す構造を有する。メモリトランジスタ１１と１３はビット線ＢＬ１に接続され、メモリトランジスタ１２と１４はビット線ＢＬｎに接続されている。選択トランジスタ１５〜２０はそれぞれメモリトランジスタ１１〜１４を選択する。」（２ページ左下欄３行〜９行）
　
　本件出願日前に公開された特開平５−９０６１０号公報（以下、「引用刊行物３」という。）には、図面と共に次の事項が記載されている。
　
６「【００２０】図３は、図１に示したメモリトランジスタでＥＥＰＲＯＭを構成した場合の等価回路図である。図３において、２０は本実施例に係るメモリトランジスタ、２１は選択トランジスタ、２２は書き込み用ビット線、２３は読み出し用ビット線、２４はワード線である。」（４ページ左欄２行〜７行）
　
　同じく原査定の拒絶の理由で引用された特開平１１−３９８５５号公報（以下、「引用刊行物４」という。）には、図面と共に次の事項が記載されている。
　
７「【０００３】このようにフラッシュメモリの昇圧回路に要求される能力は動作モードによって変わり、このために各々別々の昇圧回路を搭載していたのではチップサイズを大きくする原因となる。したがって書込・消去用チャージポンプおよび読出用昇圧回路を共用化し、なるべく押し上げ容量がチップに占める割合を小さくするよう設計されている。
【０００４】従来のフラッシュメモリにおける昇圧回路の構成および動作について以下に説明する。」（３ページ右欄４１行〜４ページ左欄１行）
　
８「【０００６】次に、図８および図９の各動作モードでの昇圧回路の動作について説明する。本説明において、入力波形が同一である本発明の図７に示したタイムチャートを流用する。
【０００７】まず動作モードとして読出モードおよび書込モードがあり、モードの切り替え手段として信号ＴＨＶを用いる。
信号ＴＨＶがＬＯＷの場合、動作モードは読出モード
ポンピング回路部は等価にＶｏｕｔに電荷を供給
【０００８】次に、
信号ＴＨＶがＬＯＷの場合、動作モードは書込モード
書込時に必要な高電圧を発生
　
　以上の記載から、引用刊行物４には、次の事項が記載されているものと認める。
　
「同じ昇圧回路によって、書き込み時の昇圧電圧と読み出し時に必要な電圧を得ること。」
　
　本件出願日前に公開された特開平１０−２７５４８１号公報（以下、「引用刊行物５」という。）には、図面と共に次の事項が記載されている。
　
９「この読み出し昇圧回路１２は、
データの読み出し時
電源電圧Ｖccより高い昇圧電圧、例えば４．５Ｖ
を発生
　
１０「【００７９】しかも、この実施例の場合、前記
電圧Ｖslは、前記読み出し用昇圧回路１２が出力した昇圧電圧Ｖout を転送することにより供給
この読み出し用昇圧回路１２を書き込み時に動作させ、昇圧電圧Ｖout を発生する
　
　以上の記載から、引用刊行物５には、次の事項が記載されているものと認める。
　
「同じ昇圧回路によって、書き込み時の昇圧電圧と読み出し時に必要な電圧を得ること。」
　
　本件出願日前に公開された特開平８−３２１１８８号公報（以下、「引用刊行物６」という。）には、図面と共に次の事項が記載されている。
　
１１「【００４３】上記ゲート昇圧回路１０の他の具体的構成例を図４に示す。このゲート昇圧回路１０は、第１昇圧コンデンサ１０６と第２昇圧コンデンサ１０７を有している。第１昇圧コンデンサ１０６の一方の電極には、電源電圧ＶCCが第１ダイオード１０８を介して印加されるようになっている。この第１昇圧コンデンサ１０６の一方の電極と第２昇圧コンデンサ１０７の一方の電極との間は、第２ダイオード１０９を介して接続される。そして、この第２昇圧コンデンサ１０７の一方の電極から第３ダイオード１１０を介して昇圧電圧が出力されることになる。これらのダイオード１０８〜１１０は、電源電圧ＶCC側をアノードにする。第１昇圧コンデンサ１０６と第２昇圧コンデンサ１０７の他方の電極には、発振器１１１が出力する相補な発振出力φ1と発振出力φ1バーがそれぞれ印加される。また、この発振器１１１には、コンパレータ１１２で昇圧電圧を基準電圧と比較した結果が発振制御信号として入力される。コンパレータ１１２は、昇圧電圧が基準電圧以下の場合に発振制御信号をアクティブにして発振器１１１に発振動作を行わせると共に、昇圧電圧が基準電圧を超えると発振制御信号を非アクティブにして発振器１１１の発振動作を停止させる。この昇圧電圧を出力する第３ダイオード１１０のカソードは、リップル（ノイズ）を抑制するための平滑コンデンサ１１３を介して接地されている。
【００４４】上記構成のゲート昇圧回路１０は、発振器１１１の発振出力φ1が接地電圧のときに第１昇圧コンデンサ１０６の一方の電極が第１ダイオード１０８を介して電源電圧ＶCCにより充電される。また、発振器１１１の発振出力φ1が電源電圧ＶCCになると、この第１昇圧コンデンサ１０６の一方の電極が電源電圧ＶCC以上の電圧になると共に、発振出力φ1バーが接地電圧となるので、第２昇圧コンデンサ１０７の一方の電極が第２ダイオード１０９を介してこの電源電圧ＶCC以上の電圧で充電される。そして、発振出力φ1バーが電源電圧ＶCCに戻ると、第２昇圧コンデンサ１０７の一方の電極はさらに高い電圧となる。したがって、この第２昇圧コンデンサ１０７の一方の電極の電圧は、発振器１１１の発振動作に伴って上昇し、第３ダイオード１１０を介して昇圧電圧として出力される。しかし、この昇圧電圧が基準電圧を超えると、コンパレータ１１２が発振器１１１の発振動作を停止させる。」（７ページ右欄４０行〜８ページ左欄３０行）
　
　以上の記載から、引用刊行物６には、次の事項が記載されているものと認める。
　
「昇圧電圧が基準電圧以下の場合に発振制御信号をアクティブにして電圧を上昇させ、昇圧電圧として出力し、昇圧電圧が基準電圧を超えると発振制御信号を非アクティブにして昇圧動作を停止すること。」
　
　本件出願日前に公開された特開平１０−３３７００３号公報（以下、「引用刊行物７」という。）には、図面と共に次の事項が記載されている。
　
１２「【００３５】また、前記第１乃至第４ポンピングキャパシタ４１〜４４は、Ｐ型キャパシタ及びＮ型キャパシタのいずれか１つを選択して使用することができる。このように構成される本発明に係る半導体メモリ装置のチャージポンピング回路の動作を図面を用いて説明すると次のようである。まず、図１に示したように、初期のパワーアップ（Power-up）のとき、チップの外部から電源電圧（ＶＤＤ）が供給されると、最終出力端に出力される昇圧電圧（ＶＰＰ）はプルアップトランジスタ２６により、図５（Ａ）に示したように、該プルアップトランジスタ２６のスレッシュホールド（threshold ）電圧（Ｖｔ）だけ電圧降下されたＶＤＤ−Ｖｔ電位にプリチャージ（Pre- charge ）される。
【００３６】次いで、パワーオンされた後、パワーアップ信号（ＰＷＲＵＰ）が、図５（Ｂ）に示したように、ハイレベルからローレベルに変化すると、昇圧電圧ＶＰＰがＶＤＤ−Ｖｔであるため、レギュレータ２３が動作して、図５（Ｅ）に示したように、駆動信号としてハイレベルのオン信号（ＬＯＮ）をオシレータ２４に出力し、該オシレータ２４はオン信号（ＬＯＮ）の上昇エッジによりトリガされて、図５（Ｆ）に示したように、所定周期を有する発振パルス信号（ＯＳＣＨ）をチャージポンプ２５に出力する。このとき前記コントローラ２３に前記レギュレータ２２のハイレベルのオン信号（ＬＯＮ）が入力すると動作を開始し、外部から入力するラスバー信号（ＲＡＳＢ）が、図５（Ｃ）に示したように、ハイレベルからローレベルに変化すると、図５（Ｄ）に示したように、ハイレベルのラスパルス信号（ＲＡＳＰ）を前記チャージポンプ２５に出力する。
【００３７】前記チャージポンプ２５は、図５（Ａ）に示したように、ＶＤＤ−Ｖｔ電位にプリーチャージされた昇圧電圧（ＶＰＰ）がＶＤＤ＋２Ｖｔの電位になるまでポンピング動作を行い、該昇圧電圧（ＶＰＰ）が設定された電位（ＶＤＤ＋２Ｖｔ）に達すると、前記レギュレータ２２は非駆動信号であるローレベルのオン信号（ＬＯＮ）を出力し、該オン信号（ＬＯＮ）が入力するオシレータ２４も動作を停止するため、発振パルス信号（ＯＳＣＨ）が出力せず、よって、該発振パルス信号（ＯＳＣＨ）信号が入力されないチャージポンプ２５はポンピング動作を停止する。
【００３８】昇圧電圧（ＶＰＰ）がＶＤＤ＋２Ｖｔより低いときは、レギュレータ２３が継続してハイレベルのオン信号（ＬＯＮ）を発生してオシレータ２４を動作させ、該オシレータ２４は発振パルス信号（ＯＳＣＨ）を出力し、よって、チャージポンプ２５が動作して昇圧電圧（ＶＰＰ）をＶＤＤ＋２Ｖｔまで上昇させる。また、前記チャージポンプ２５がポンピング動作を行って昇圧電圧がＶＤＤ＋２Ｖｔ電位まで上昇したとしても、ローレベルのラスバー信号（ＲＡＳＢ）が入力すると、直ちに前記コントローラ２３は該ラスバー信号（ＲＡＳＢ）に同期され、下降エッジ及び上昇エッジのときハイレベルのラスパルス信号（ＲＡＳＰ）を前記チャージポンプ２５に出力してポンピング動作を行うようになっている。
【００３９】更に、高電圧検出部２１は入力する電源電圧（ＶＤＤ）を検出し、図５（Ａ）に示したように、該電源電圧（ＶＤＤ）が任意に設定した電圧に到達すると、図５（Ｇ）に示したように、ハイレベルの高電圧検出信号（ＨＶＤＥＴ）を前記チャージポンプ２５に出力し、該チャージポンプ２５のダブルブースター回路の動作を遮断して、ポンピング動作を停止させる。」（６ページ右欄４１行〜７ページ右欄１行）
　
　以上の記載から、引用刊行物７には、次の事項が記載されているものと認める。
　
「昇圧電圧ＶＰＰがＶＤＤ−Ｖｔであると、チャージポンプ２５は、昇圧電圧（ＶＰＰ）がＶＤＤ＋２Ｖｔの電位になるまでポンピング動作を行い、該昇圧電圧（ＶＰＰ）が設定された電位（ＶＤＤ＋２Ｖｔ）に達すると、ポンピング動作を停止すること。」
　
　（３）対比
　そこで、本願補正発明と引用刊行物１発明とを対比すると、引用刊行物１発明の「メモリトランジスタ１００」は、本願補正発明の「１／０データを電荷チャージの有／無により記憶するメモリトランジスタ」に相当し、以下同様に、「電源電圧検出回路３４」は「電源電圧を検出する電源電圧検出手段」に、「電源電圧ＶＣＣ」は「電源電圧」に、「不揮発性半導体記憶装置」は「メモリ回路」に、それぞれ相当するから、両者は、
　
「１／０データを電荷チャージの有／無により記憶するメモリトランジスタと、
　電源電圧を検出する電源電圧検出手段と、
　前記１／０データの読み出し時には、前記電源電圧検出手段の検出結果に基づいて、前記電源電圧が所定値以下である場合に、前記電源電圧を昇圧するメモリ回路」の点で一致し、以下の点で相違している。
　
［相違点１］本願補正発明は、メモリトランジスタに接続される、ワード線とビット線とのクロスポイントに設けられ、前記ワード線が選択されたときオンとされる選択トランジスタを有するのに対し、引用刊行物１発明は選択トランジスタを有しない点。
　
［相違点２］本願補正発明では、１／０データの書き込み時には、書き込みに必要な電圧を発生して電源電圧を昇圧しワード線に印加する昇圧手段が、１／０データの読み出し時には、電源電圧検出手段の検出結果に基づいて、前記電源電圧が選択トランジスタのしきい値以下である場合に、前記電源電圧を前記選択トランジスタのしきい値電圧以上、前記電源電圧の最大値以下の範囲内となるように昇圧するものであるのに対し、引用刊行物１発明では「行デコーダのＰチャネルトランジスタ２３１，２４１のソースはＶＣＣ／ＶＰＰ切り替え回路２６の出力端子に接続され、書き込み時に電圧ＶＰＰを、また読み出し時に電圧ＶＣＣがワード線に与えられ、
　電源電圧検出回路３４には電源電圧ＶＣＣが与えられており、その電圧が所定値より小さいときにその旨を示す検出信号を昇圧回路３３に与え、
　昇圧回路３３は前記検出信号に基づき電源電圧ＶＣＣが一定値より低いときにそれをメモリトランジスタ１００のしきい値（２Ｖ）以上の略３Ｖに昇圧する」ものである点。
　
［相違点３］本願補正発明は、「昇圧電圧を検出する昇圧電圧検出手段」を有すると共に「前記昇圧電圧の下限値を検出したときに前記昇圧手段に信号を出力して昇圧動作を開始させ、前記昇圧電圧の上限値を検出したきに前記昇圧手段に信号を出力して昇圧動作を停止させることにより、間歇的に昇圧動作を行う」ものであるに対し、引用刊行物１発明は昇圧電圧検出手段を有さず、間歇的に昇圧動作を行うものではない点。
　
　（４）判断
［相違点１］
　メモリセルを、選択トランジスタとメモリトランジスタとから構成することや、当該選択トランジスタがワード線とビット線のクロスポイントに設けることは、引用刊行物２あるいは引用刊行物３に記載されているように従来周知の技術事項であるから、引用刊行物１記載発明のメモリトランジスタに、当該周知なワード線とビット線とのクロスポイントに設けられ、前記ワード線が選択されたときオンとされる選択トランジスタを接続して、本願補正発明のように構成することは、当業者が適宜為し得る事項に過ぎない。
　
［相違点２］
　同じ昇圧回路によって、書き込み時の昇圧電圧と読み出し時に必要な電圧を発生することは、引用刊行物４あるいは引用刊行物５に記載されているように従来周知の技術事項であり、引用刊行物１記載発明の「ＶＣＣ／ＶＰＰ切り替え回路２６」及び昇圧回路３３に代え、同じ昇圧回路を利用して、１／０データの書き込み時の昇圧電圧と１／０データの読み出し時に必要な電圧を発生するように構成することは当業者にとって容易である。そして、前記電源電圧が選択トランジスタのしきい値以下である場合は、読み出しに必要な電圧が前記選択トランジスタのしきい値電圧以上、前記電源電圧の最大値以下の範囲内であることは当業者に自明な事項であるから、１／０データの書き込み時には、書き込みに必要な電圧を発生して電源電圧を昇圧しワード線に印加する昇圧手段が、１／０データの読み出し時には、電源電圧検出手段の検出結果に基づいて、前記電源電圧が選択トランジスタのしきい値以下である場合に、前記電源電圧を前記選択トランジスタのしきい値電圧以上、前記電源電圧の最大値以下の範囲内となるように昇圧する程度のことは当業者が適宜為し得る事項に過ぎない。
　
［相違点３］
　まず、特許請求の範囲の記載中、「前記電源電圧検出手段が、前記昇圧電圧の下限値を検出したときに前記昇圧手段に信号を出力して昇圧動作を開始させ、前記昇圧電圧の上限値を検出したきに前記昇圧手段に信号を出力して昇圧動作を停止させる」のうち、「前記電源電圧検出手段が」の部分については、本願明細書段落【００３０】乃至【００３３】の記載（「【００３０】また、時刻ｔ1では、図２（ａ）に示すように電源電圧ＶＣＣが低電圧しきい値Ｖ1より高いため、電源電圧低下検出信号ＶＤＯＵＴ（図２（ｅ）参照）は、”Ｌ”レベルとされている。このような状態において、
電源電圧ＶＣＣ（図２（ａ）参照）が同図に示すように徐々に低下して、時刻ｔ2で低電圧しきい値Ｖ1以下になったとすると、電源電圧検出回路１００によりこの状態が検出され
【００３１】これにより、昇圧電圧検出回路２００に入力されている昇圧電圧検出回路イネーブル信号ＶＰＥＮ（図２（ｆ）参照）が”Ｌ”レベルから”Ｈ”レベルとなる。今の場合、昇圧回路３００による昇圧がまだ行われていないため、昇圧電圧検出信号ＶＰＯＵＴ（図２（ｇ）参照）は、”Ｌ”レベルのままである。
【００３２】また、時刻ｔ2においては、ディスチャージコントロール信号ＤＣＨＧＸ（図２（ｈ）参照）および昇圧回路イネーブル信号ＢＳＴＥＮ（図２（ｉ）参照）が、共に”Ｌ”レベルから”Ｈ”レベルになるため、
昇圧回路３００は、図２（ｊ）に示すように、低下した電源電圧ＶＣＣの昇圧を開始する
昇圧電圧ＶＰＰは、ハイボルトスイッチ１２００を介してワード線ＷＬに印加されるとともに、昇圧電圧検出回路２００へ供給される。
【００３３】そして、時刻ｔ3において、図２（ｊ）に示す
昇圧電圧ＶＰＰが第１の昇圧しきい値Ｖ3以上になると、昇圧電圧検出回路２００からの昇圧電圧検出信号ＶＰＯＵＴ（図２（ｇ）参照）が”Ｌ”レベルから”Ｈ”レベルになるとともに、昇圧回路イネーブル信号ＢＳＴＥＮ（図２（ｉ）参照）が”Ｈ”レベルから”Ｌ”レベルになる。これにより、昇圧回路３００による昇圧が停止される。
　一方、引用刊行物６や引用刊行物７に記載されている様に、昇圧電圧が基準電圧以下の場合に発振制御信号をアクティブにして電圧を上昇させ、昇圧電圧として出力し、昇圧電圧が基準電圧を超えると発振制御信号を非アクティブにして昇圧動作を停止することや、昇圧電圧ＶＰＰがＶＤＤ−Ｖｔ（本願補正発明の「下限値」に相当。）であると、チャージポンプ２５（本願補正発明の「昇圧手段」に相当。）は、昇圧電圧（ＶＰＰ）がＶＤＤ＋２Ｖｔ（本願補正発明の「上限値」に相当。）の電位になるまでポンピング動作を行い（本願補正発明の「間歇的に昇圧動作を行う」ことに相当。）、該昇圧電圧（ＶＰＰ）が設定された電位（ＶＤＤ＋２Ｖｔ）に達すると、ポンピング動作を停止することは周知な技術事項であり、当該昇圧電圧の制御を行うためには、当然当該昇圧電圧を検出する手段を設けなければならないことから、引用例１発明において、昇圧電圧検出手段が昇圧電圧の下限値を検出したときに前記昇圧手段に信号を出力して昇圧動作を開始させ、前記昇圧電圧の上限値を検出したきに前記昇圧手段に信号を出力して昇圧動作を停止させることにより、間歇的に昇圧動作を行うよう構成することは当業者にとって容易といわざるを得ない。
　
　また、本願補正発明の効果も、引用刊行物１に記載された発明及び周知技術に基づけば、当業者が普通に想起する範囲内のものである。
　
　（５）むすび
  したがって、本願補正発明は、引用刊行物１に記載された発明及び周知技術に基づいて当業者が容易に発明をすることができたものであるから、特許法２９条２項の規定により特許を受けることができない。
　以上のとおり、本件補正は、特許法１７条の２第５項において準用する同法１２６条５項の規定に適合せず、特許法１５９条１項において読み替えて準用する同法５３条１項の規定により却下されるべきものである。
　
３．本願発明について
　平成１６年３月４日付の手続補正は上記のとおり却下されたので、本願の請求項１に係る発明（以下、「本願発明」という。）は、平成１５年７月９日付手続補正によって補正された明細書の特許請求の範囲の請求項１に記載された事項により特定される、以下のとおりのものである。
　
「ワード線とビット線とのクロスポイントに設けられ、前記ワード線が選択されたときオンとされる選択トランジスタと、
　前記選択トランジスタに接続され１／０データを電荷チャージの有／無により記憶するメモリトランジスタと、
　電源電圧を検出する電源電圧検出手段と、
　前記１／０データの書き込み時には、書き込みに必要な電圧を発生して前記電源電圧を昇圧し前記ワード線に印加する昇圧手段と、
　前記昇圧電圧を検出する昇圧電圧検出手段と、を有し、
　前記１／０データの読み出し時には、前記昇圧手段は、前記電源電圧検出手段の検出結果に基づいて、前記電源電圧が前記選択トランジスタのしきい値以下である場合に、前記電源電圧を前記選択トランジスタのしきい値電圧以上、前記電源電圧の最大値以下の範囲内となるように昇圧して前記ワード線に印加することを特徴とするメモリ回路」
　
（１）引用刊行物
　原査定の拒絶の理由に引用された引用刊行物、及びその記載事項は、前記「２．（２）」に記載したとおりである。
　
（２）対比・判断
　本願発明は、前記２．で検討した本願補正発明から「昇圧手段」の限定事項である「昇圧
するとともに、前記電源電圧検出手段が、前記昇圧電圧の下限値を検出したときに前記昇圧手段に信号を出力して昇圧動作を開始させ、前記昇圧電圧の上限値を検出したきに前記昇圧手段に信号を出力して昇圧動作を停止させることにより、間歇的に昇圧動作を行う
　そうすると、本願発明の構成要件をすべて含み、さらに他の構成要件を付加したものに相当する本願補正発明が、前記２．（４）に記載したとおり、引用刊行物１に記載された発明及び周知技術に基づいて、当業者が容易に発明をすることができたものであるから、本願発明も同様の理由により、引用刊行物１に記載された発明及び周知技術に基づいて、当業者が容易に発明をすることができたものである。
　
（３）むすび
　以上のとおり、本願発明は、引用刊行物１に記載された発明及び周知技術に基づいて、当業者が容易に発明をすることができたものであるから、特許法２９条２項の規定により特許を受けることができない。
　
　よって、結論のとおり審決する。