【誤訳訂正書】
【提出日】平成22年1月22日(2010.1.22)
【誤訳訂正１】
【訂正対象書類名】特許請求の範囲
【訂正対象項目名】全文
【訂正方法】変更
【訂正の内容】
【特許請求の範囲】
【請求項１】
絶縁体上シリコンでの活性構造を製造する方法であって、
半導体基板（１０５）を備える工程と、
上記半導体基板（１０５）上に第１絶縁層（１００）を堆積する工程と、
上記絶縁層（１００）上にエッチング停止層（１１０）を堆積する工程と、
上記エッチング停止層（１１０）上に第２絶縁層（１１５）を堆積する工程と、
上記第２絶縁層（１１５）に第１溝部を形成することにより、エッチング停止層（１１０）の上部表面を露出する工程と、
上記第１溝部内に上記第１溝部よりも幅の狭い第２溝部を、上記エッチング停止層（１１０）および上記第１絶縁層（１００）を貫通して形成することにより、上記半導体基板（１０５）の上部表面を露出し、上記第１溝部内の上記エッチング停止層（１１０）をエッチングし、上記第１溝部内の上記第１絶縁層（１００）の上面表面を露出して、ホール（５００／５０２）を形成する工程と、
上記ホール（５００／５０２）を、シリコンを堆積することにより充填し、それにより、第１溝部と第２溝部とに広がるシリコン領域（７００／７０２）を、第１絶縁層（１００）の第１棚部および第２棚部を通電状態にて覆って、上記半導体基板（１０５）と電気的に接続されているように形成する工程と、
上記第２絶縁層（１１５）の上部表面の高さにシリコン領域（７００／７０２）の上部表面の高さを合わせる工程と、
上記シリコン領域（７００／７０２）の上部表面に酸化物層（８００／８０２）を形成する工程と、
上記シリコン領域（７００／７０２）を覆うゲート（９０２／９０４）を形成する工程と、
上記シリコン領域（７００／７０２）の中の第１絶縁層（１００）の第１棚部の上にソース（９１０／９１２）をイオン注入により形成し、上記シリコン領域（７００／７０２）の中の第１絶縁層（１００）の第２棚部の上にドレイン（９１０／９１２）をイオン注入により形成する工程と、
上記ゲート（９０２／９０４）の側壁にゲートスペーサー層（９１５）を形成する工程と、
上記半導体基板（１０５）にウェル（９００）をイオンの注入により形成する工程と、
上記第１絶縁層（１００）と、上記エッチング停止層（１１０）と、上記第２絶縁層（１１５）とを通して延びて、上記ウェル（９００）に接触している基板コンタクト部（９２５）を形成する工程と、
上記基板コンタクト部（９２５）が達した上記ウェル（９００）に、コンタクトプラグ（９３０）を、上記ウェル（９００）と同じ型の不純物イオンの注入によって形成する工程とを含む、方法。
【請求項２】
上記第１絶縁層（１００）が酸化物層である、請求項１に記載の方法。
【請求項３】
上記エッチング停止層（１１０）がシリコン窒化物層である、請求項１または２に記載の方法。
【請求項４】
上記第２絶縁層（１１５）が酸化物層である、請求項１〜３のいずれか１項に記載の方法。
【請求項５】
上記ホール（５００／５０２）を充填する工程が、エピタキシャルに堆積されるシリコンを用いて行われる、請求項１〜４のいずれか１項に記載の方法。
【請求項６】
上記コンタクトプラグ（９３０）を形成する工程に代えて、
上記基板コンタクト部（９２５）の下端部分に、イオン注入されたシリコン部を形成する工程を含み、
上記イオン注入されたシリコン部は、上記第１溝部および上記第２溝部の形成と共に第３溝部を形成し、上記第３溝部内に、上記シリコン領域（７００／７０２）の形成と共にシリコン部を形成し、
上記シリコン領域（７００／７０２）の中のソース（９１０／９１２）およびドレイン（９１０／９１２）の形成のためのイオン注入と共に、上記第３溝部内に形成されたシリコン部にイオン注入することにより形成される、請求項１〜５のいずれか１項に記載の方法。
【請求項７】
上記基板コンタクト部（９２５）が金属を含んでいる、請求項６に記載の方法。
【請求項８】
さらに、上記シリコン領域（７００／７０２）に電気的に接続されたトレンチキャパシタを、上記半導体基板（１０５）の中に形成する工程を含む、請求項１〜７のいずれか１項に記載の方法。
【請求項９】
半導体基板（１０５）と、
上記半導体基板（１０５）の中にイオンの注入によって形成されたウェル領域（９００）と、
上記半導体基板（１０５）を覆う第１酸化物層（１００）と、
上記ウェル領域（９００）上の第１酸化物層（１００）の間に配置された第１溝部と、
上記第１酸化物層（１００）を覆う窒化物層（１１０）と、
上記窒化物層（１１０）を覆う第２酸化物層（１１５）と、
上記ウェル領域（９００）の上にあり、第１溝部とつながっている、第２酸化物層（１１５）の間に配置された、第１溝部よりも幅の広い第２溝部と、
上記第１溝部および第２溝部に広がる単結晶シリコン領域（７００／７０２）であって、ウェル領域（９００）に電気的に接続されており、第１酸化物層（１００）の露出した第１棚部および第２棚部を覆い、単結晶シリコン領域（７００／７０２）の上部表面が第２酸化物層（１１５）の上部表面とほぼ同じ平面にある、Ｔ型の単結晶シリコン領域（７００／７０２）と、
上記第１棚部上の単結晶シリコン領域（７００／７０２）に配置されたソース（９１０／９１２）と、
上記第２棚部上の単結晶シリコン領域（７００／７０２）に配置されたドレイン（９１０／９１２）と、
上記ソース（９１０／９１２）とドレイン（９１０／９１２）との間の単結晶シリコン領域（７００／７０２）に配置され、少なくとも一部が第１溝部を覆っている、チャンネルと、
上記チャンネルを覆うゲート（９０２／９０４）と、
上記第１酸化物層（１００）と、上記窒化物層（１１０）と、上記第２酸化物層（１１５）とを貫通して延び、ウェル領域（９００）に接触している基板コンタクト部（９２５）とを含む集積回路。
【請求項１０】
さらに、上記基板コンタクト部（９２５）が達した位置のウェル領域（９００）に、上記ウェル領域（９００）と同じ型の不純物イオンの注入によってコンタクトプラグ（９３０）を含む、請求項９に記載の回路。
【請求項１１】
上記基板コンタクト部（９２５）が導体を含む、請求項９または１０に記載の回路。
【請求項１２】
上記導体が金属層を含む、請求項１１に記載の回路。
【請求項１３】
上記第２酸化物層（１１５）の全ての部分が、第１酸化物層（１００）の部分を覆っている、請求項９に記載の回路。
【請求項１４】
上記単結晶シリコン領域（７００／７０２）がエピタキシー成長したシリコン領域を含む、請求項９に記載の回路。
【請求項１５】
さらに、上記単結晶シリコン領域（７００／７０２）に電気的に接続されているトレンチキャパシタを含む、請求項９に記載の回路。
【請求項１６】
上記基板コンタクト部（９２５）の下端部分が、上記ウェル領域（９００）の型に合わせて、Ｎ+にドープされているか、または、Ｐ+にドープされているシリコン部を有する、請求項９に記載の回路。
【請求項１７】
絶縁体上シリコンでの活性構造であって、
シリコン基板（１０５）と、
上記シリコン基板（１０５）を覆う絶縁体（１１０／１１５）と、
上記絶縁体（１１０／１１５）に形成された第１溝部と、
上記第１溝部の中に、上記第１溝部より幅が小さく、上記シリコン基板（１０５）を露出させる第２溝部と、
上記絶縁体（１１０／１１５）の中の第１溝部および第２溝部を通し、上記第２溝部にて露出した上記シリコン基板（１０５）から延びて、エピタキシー成長したシリコン層（７００／７０２）と、
上記エピタキシー成長したシリコン層（７００／７０２）を覆うゲート（９０２／９０４）と、
上記エピタキシー成長したシリコン層（７００／７０２）の中に配置されたソース（９１０／９１２）と、
上記エピタキシー成長したシリコン層（７００／７０２）の中に配置され、上記ゲート（９０２／９０４）の下に位置したチャンネルを介してソース（９１０／９１２）と電気的に接続されているドレイン（９１０／９１２）と、
上記第２溝部内のシリコン層（７００／７０２）と電気的に接続され、上記チャンネルの過剰な電荷を上記チャンネルの端部から導出させるための基板コンタクト部（９２５）とを含み、
上記第２溝部のシリコン層（７００／７０２）は、上記チャンネルの過剰な電荷を上記チャンネルから上記シリコン基板（１０５）に導出するように上記チャンネルに隣接して配置されている、絶縁体上シリコンの活性構造。
【請求項１８】
さらに、上記第２溝部のシリコン層（７００／７０２）に上記基板コンタクト部（９２５）を介して連結された金属線（９３５）を含む、請求項１７に記載の絶縁体上シリコンの活性構造。
【請求項１９】
さらに、上記ソース（９１０／９１２）および上記ドレイン（９１０／９１２）のうちの少なくとも１つとつながっているトレンチキャパシタを含む、請求項１８に記載の絶縁体上シリコンの活性構造。
【請求項２０】
さらに、ゲート（９０２／９０４）を覆っている、基板コンタクト部（９２５）に電気的に接続された金属線（９３５）を含む、請求項１７に記載の絶縁体上シリコンの活性構造。
【請求項２１】
上記シリコン層（７００／７０２）は、Ｔ型の形状を含む、請求項１７に記載の絶縁体上シリコンの活性構造。
【請求項２２】
集積回路のセルトランジスタであって、
半導体基板と、
上記半導体基板を覆う第１絶縁領域（９５２）と、
上記半導体基板を覆い、上記第１絶縁領域（９５２）から離間した第２絶縁領域（９５４）と、
上記半導体基板を覆い、上記第１絶縁領域（９５２）および上記第２絶縁領域（９５４）を覆って囲んでいる、半導体領域（９５０）と、
上記半導体領域（９５０）の中に配置され、上記第１絶縁領域（９５２）に隣接している第１ソース／ドレイン領域と、
上記半導体領域（９５０）の中に配置され、上記第２絶縁領域（９５４）に隣接している第２ソース／ドレイン領域と、
上記半導体領域の中に配置され、上記第１ソース／ドレイン領域と上記第２ソース／ドレイン領域との間に位置するチャンネル領域と、
上記チャンネル領域を覆うゲートと、
酸化物領域とを含み、
上記酸化物領域は、上記半導体基板の中に配置され、上記第１ソース／ドレイン領域に隣接して、電気的に接続されているストレージノードを含むトレンチキャパシタにおける、上記第１ソース／ドレイン領域との電気的な接続位置の上記電気的な接続を向上させるための高濃度不純物部から、上記チャンネル領域の中心領域への不純物拡散を遮断するものである、セルトランジスタ。
【請求項２３】
上記第１絶縁領域（９５２）が酸化物領域を含み、上記第２絶縁領域（９５４）が酸化物領域を含む、請求項２２に記載のセルトランジスタ。
【請求項２４】
上記トレンチキャパシタが、溝部の側壁に沿って配置されたトレンチキャパシタ絶縁体と、上記溝部内に配置された導体材料とを含む、請求項２２に記載のセルトランジスタ。
【請求項２５】
上記ストレージノードが導体材料からなり、上記導体材料が、上記第１ソース／ドレイン領域において半導体領域（９５０）に物理的に接触する、請求項２４に記載のセルトランジスタ。
【請求項２６】
上記導体材料が、半導体領域（９５０）の側壁に物理的に接触している、請求項２５に記載のセルトランジスタ。
【請求項２７】
さらに、上記半導体基板内の、上記半導体領域（９５０）の下に形成されたウェル領域を含む、請求項２２に記載のセルトランジスタ。
【請求項２８】
さらに、上記半導体領域（９５０）の下に位置していない上記ウェル領域の一部に連結された電気接続部を含む、請求項２７に記載のセルトランジスタ。
【誤訳訂正２】
【訂正対象書類名】明細書
【訂正対象項目名】発明の名称
【訂正方法】変更
【訂正の内容】
【発明の名称】絶縁体上シリコンでの活性構造およびその製造方法、集積回路、並びにセルトランジスタ
【誤訳訂正３】
【訂正対象書類名】明細書
【訂正対象項目名】００４８
【訂正方法】変更
【訂正の内容】
【００４８】
この高濃度のＮ型不純物が、セルトランジスタの短チャンネル効果を悪化させる。なぜなら、上記ソース／ドレインと接触しているＮ型に高ドープされたトレンチストレージポリ領域９６５からチャンネルの中心領域９５０まで、Ｎ型不純物が側方拡散することにより、Ｎ型不純物ソース／ドレインの空乏領域が拡大するからである。