【事件の表示】
　平成　９年特許願第　４４２４３号「半導体装置」拒絶査定不服審判事件〔平成１０年　９月１１日出願公開、特開平１０−２４２２９４〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯
　本願は、平成９年２月２７日の出願であって、平成１５年１２月５日付けで拒絶査定がなされ、これに対し、平成１６年１月８日に拒絶査定に対する審判請求がなされるとともに、同年２月４日に手続補正がなされ、その後、平成１７年４月２１日付けで審尋がなされるとともに、同年６月２７日に回答書が提出されたものである。
　
２．平成１６年２月４日付けの手続補正（以下、「本件補正」という。）について
［補正却下の決定の結論］
　平成１６年２月４日付けの手続補正を却下する。　
［理由］
（１）本件補正の内容
　本件補正の内容は、補正前の請求項１、請求項３ないし５，請求項９ないし１５及び、請求項１７（以下、「補正前請求項１」、「補正前請求項３」ないし「補正前請求項５」、「補正前請求項９」ないし「補正前請求項１５」及び、「補正前請求項１７」という。）を、補正後の請求項１、請求項３ないし５，請求項９ないし１５及び、請求項１７（以下、「補正後請求項１」、「補正後請求項３」ないし「補正後請求項５」、「補正後請求項９」ないし「補正後請求項１５」及び、「補正後請求項１７」という。）と　補正するものであって、その内容は以下のとおりである。
　
［補正事項１］
　特許請求の範囲の「【請求項１】　第１導電タイプの半導体基板と、前記半導体基板中に形成される第１導電タイプのウェル領域と、前記ウェル領域中に形成される第２導電タイプの第１トランジスタと、前記半導体基板中に形成される第２導電タイプの第２トランジスタとを具備し、前記第２トランジスタは、ＩタイプＭＯＳトランジスタであり、前記ウェル領域は、前記第２トランジスタを取り囲むように配置されていることを特徴とする半導体装置。」を、
「【請求項１】　第１導電タイプの半導体基板と、前記半導体基板中に形成される第１導電タイプのウェル領域と、前記ウェル領域中に形成される第２導電タイプの第１トランジスタと、前記半導体基板中に形成される第２導電タイプの第２トランジスタとを具備し、前記第２トランジスタは、ＩタイプＭＯＳトランジスタであり、前記ウェル領域は、前記第２トランジスタを取り囲むように配置され、前記ウェル領域と前記第２トランジスタのソース・ドレイン領域とは、前記第２トランジスタのチャネル幅方向において所定のオフセット幅だけ互いに離れていることを特徴とする半導体装置。」と補正する。
［補正事項２］
　特許請求の範囲の「【請求項３】　前記ウェル領域の第２部分と前記第２トランジスタのソ−ス・ドレイン領域は、所定のオフセット幅だけ、互いに離れていることを特徴とする請求項２記載の半導体装置。」を、
「【請求項３】　前記ウェル領域の第２部分と前記第２トランジスタのソ−ス・ドレイン領域とは、互いが隣接する全ての領域において、所定のオフセット幅だけ、互いに離れていることを特徴とする請求項２記載の半導体装置。」と補正する。
［補正事項３］
　特許請求の範囲の「【請求項４】　前記ウェル領域の第２部分と前記第２トランジスタのソ−ス・ドレイン領域は、互いに接触していることを特徴とする請求項２記載の半導体装置。」を、
「【請求項４】　前記ウェル領域の第２部分と前記第２トランジスタのソ−ス・ドレイン領域とは、前記第２トランジスタのチャネル長方向において互いに接触していることを特徴とする請求項２記載の半導体装置。」と補正する。
［補正事項４］   
　特許請求の範囲の「【請求項５】　前記ウェル領域の第２部分と前記第２トランジスタのソ−ス・ドレイン領域は、少なくとも前記第２トランジスタのチャネル幅方向について所定のオフセット幅だけ互いに離れていることを特徴とする請求項２記載の半導体装置。」を、
「【請求項５】　前記ウェル領域の第２部分と前記第２トランジスタのソ−ス・ドレイン領域とは、前記第２トランジスタのチャネル幅方向において所定のオフセット幅だけ互いに離れていることを特徴とする請求項２記載の半導体装置。」と補正する。
［補正事項５］
　特許請求の範囲の「【請求項９】　前記第２トランジスタの閾値の絶対値は、前記第１トランジスタの閾値の絶対値よりも小さいことを特徴とする請求項８記載の半導体装置。
方法。」を、
「【請求項９】　前記第２トランジスタの閾値の絶対値は、前記第１トランジスタの閾値の絶対値よりも小さいことを特徴とする請求項８記載の半導体装置。」と補正する。
［補正事項６］
　特許請求の範囲の「【請求項１０】　第１導電タイプの半導体基板と、前記半導体基板中に形成される第１導電タイプのウェル領域と、前記ウェル領域中に形成される第２導電タイプの第１トランジスタと、前記半導体基板中に形成される第２導電タイプの第２及び第３トランジスタと、前記第２及び第３トランジスタの間に形成される素子分離膜と、前記素子分離膜直下の前記半導体基板内に形成される第１導電タイプの拡散領域とを具備し、前記第２及び第３トランジスタは、ＩタイプＭＯＳトランジスタであることを特徴とする半導体装置。」を、
「【請求項１０】　第１導電タイプの半導体基板と、前記半導体基板中に形成される第１導電タイプのウェル領域と、前記ウェル領域中に形成される第２導電タイプの第１トランジスタと、前記半導体基板中に形成される第２導電タイプの第２及び第３トランジスタと、前記第２及び第３トランジスタの間に形成される素子分離膜と、前記素子分離膜直下の前記半導体基板内に形成される第１導電タイプの拡散領域とを具備し、前記第２及び第３トランジスタは、ＩタイプＭＯＳトランジスタであり、前記素子分離膜及び前記拡散領域は、前記第２及び第３トランジスタを取り囲むように配置され、前記拡散領域と前記第２及び第３トランジスタのソース・ドレイン領域とは、前記第２及び第３トランジスタのチャネル幅方向において所定のオフセット幅だけ互いに離れていることを特徴とする半導体装置。」と補正する。
［補正事項７］
　特許請求の範囲の「【請求項１１】前記第２及び第３トランジスタは、前記拡散領域により取り囲まれていることを特徴とする請求項１０記載の半導体装置。」を、
「【請求項１１】　前記第２及び第３トランジスタは、格子状に配置される複数のトランジスタのうちの一部であることを特徴とする請求項１０記載の半導体装置。」と補正する。
［補正事項８］　
　特許請求の範囲の「【請求項１２】　前記拡散領域と前記第２及び第３トランジスタのソ−ス・ドレイン領域は、所定のオフセット幅だけ、互いに離れていることを特徴とする請求項１１記載の半導体装置。」を、
「【請求項１２】　前記拡散領域と前記第２及び第３トランジスタのソ−ス・ドレイン領域とは、互いが隣接する全ての領域において、所定のオフセット幅だけ、互いに離れていることを特徴とする請求項１０記載の半導体装置。」と補正する。
［補正事項９］　
　特許請求の範囲の「【請求項１３】　前記拡散領域と前記第２及び第３トランジスタのソ−ス・ドレイン領域は、互いに接触していることを特徴とする請求項１１記載の半導体装置。」を、
「【請求項１３】　前記拡散領域と前記第２及び第３トランジスタのソ−ス・ドレイン領域とは、前記第２及び第３トランジスタのチャネル長方向において互いに接触していることを特徴とする請求項１０記載の半導体装置。」と補正する。
［補正事項１０］　
　特許請求の範囲の「【請求項１４】　前記拡散領域と前記第２及び第３トランジスタのソ−ス・ドレイン領域は、少なくとも前記第２及び第３トランジスタのチャネル幅方向について所定のオフセット幅だけ互いに離れていることを特徴とする請求項１１記載の半導体装置。」を、
「【請求項１４】　前記ウェル領域と前記拡散領域とは、一体化していることを特徴とする請求項１０記載の半導体装置。」と補正する。
［補正事項１１］　
　特許請求の範囲の「【請求項１５】　前記ウェル領域は、前記拡散領域よりも深いことを特徴とする請求項１１記載の半導体装置。」を、
「【請求項１５】　前記ウェル領域は、前記拡散領域よりも深いことを特徴とする請求項１０記載の半導体装置。」と補正する。
［補正事項１２］　
　特許請求の範囲の「【請求項１７】　前記第２及び第３トランジスタのチャネル部の不純物濃度は、前記半導体基板の不純物濃度と同じであることを特徴とする請求項２５記載の半導体装置。」を、
「【請求項１７】　前記第２及び第３トランジスタのチャネル部の不純物濃度は、前記半導体基板の不純物濃度と同じであることを特徴とする請求項１０記載の半導体装置。」と補正する。
　
（２）本件補正についての検討
（２−１）新規事項の追加の有無及び補正の目的の適否について
（ａ）補正事項１について
　補正事項１は、補正前請求項１の「前記ウェル領域は、前記第２トランジスタを取り囲むように配置されていること」を、補正後請求項１の「前記ウェル領域は、前記第２トランジスタを取り囲むように配置され、前記ウェル領域と前記第２トランジスタのソース・ドレイン領域とは、前記第２トランジスタのチャネル幅方向において所定のオフセット幅だけ互いに離れていること」と補正するものであって、実質的には、「前記ウェル領域と前記第２トランジスタのソース・ドレイン領域とは、前記第２トランジスタのチャネル幅方向において所定のオフセット幅だけ互いに離れている」なる構成を補正により追加することであり、前記補正は、「前記ウェル領域」と「前記第２トランジスタのソース・ドレイン領域」との位置関係を技術的に限定するものであるから、補正事項１についての補正は、特許請求の範囲の減縮を目的するものである。  
　また、図７、図８及び「図７は、本発明の第３実施の形態に関わる半導体装置を示している。図８は、図７のＶＩＩＩ−ＶＩＩＩ線に沿う断面図である。　この実施の形態では、ＭＯＳトランジスタのチャネル幅方向については、ウェル領域１５とソ−ス・ドレイン領域２５が一定のオフセット幅Ｓだけ互いに離れるように設定し、ＭＯＳトランジスタのチャネル長方向については、ウェル領域１５とソ−ス・ドレイン領域２５のオフセット幅Ｓが零となるように設定している。」（００９８段落及び００９９段落）の記載から、補正事項１についての補正は、本願の願書に最初に添付した明細書又は図面に記載された事項の範囲内においてなされたものである。　
（ｂ）補正事項２について
　補正事項２は、補正前請求項３の「前記ウェル領域の第２部分と前記第２トランジスタのソ−ス・ドレイン領域は、所定のオフセット幅だけ、互いに離れていること」を、補正後請求項３の「前記ウェル領域の第２部分と前記第２トランジスタのソ−ス・ドレイン領域とは、互いが隣接する全ての領域において、所定のオフセット幅だけ、互いに離れていること」と補正すること、言い換えると、「前記ウェル領域の第２部分と前記第２トランジスタのソ−ス・ドレイン領域」が、「所定のオフセット幅だけ、互いに離れている」ことについて、「互いが隣接する全ての領域において」であると技術的に限定するものであるから、補正事項２についての補正は、特許請求の範囲の減縮を目的するものである。
　また、図３、図４及び「図３は、上述の第１実施の形態に関わる半導体装置の領域Ｂのみを示している。図４は、図３のＩＶ−ＩＶ線に沿う断面図である。　第１の実施の形態では、ウェル領域１５とソ−ス・ドレイン領域２５が、一定のオフセット幅（例えば、１μｍ程度）Ｓだけ互いに離れるように構成している。このオフセット幅Ｓは、ＩタイプＭＯＳトランジスタの閾値のばらつきや、ナロ−チャネル効果（チャネル幅が狭くなる効果）を防止するために設けられる。」（００９３段落及び００９４段落）の記載から、補正事項２についての補正は、本願の願書に最初に添付した明細書又は図面に記載された事項の範囲内においてなされたものである。
（ｃ）補正事項３について
　補正事項３は、補正前請求項４の「前記ウェル領域の第２部分と前記第２トランジスタのソ−ス・ドレイン領域」が、「互いに接触している」部分について、補正後請求項４において、「前記ウェル領域の第２部分と前記第２トランジスタのソ−ス・ドレイン領域とは、前記第２トランジスタのチャネル長方向において互いに接触している」と技術的に限定するものであるから、補正事項３についての補正は、特許請求の範囲の減縮を目的するものである。
　また、「（ｂ）補正事項２について」における検討と同様の根拠（図３、図４、００９３段落及び００９４段落の記載）により、補正事項３についての補正は、本願の願書に最初に添付した明細書又は図面に記載された事項の範囲内においてなされたものである。
（ｄ）補正事項４について
　補正事項４は、補正前請求項５の「前記ウェル領域の第２部分と前記第２トランジスタのソ−ス・ドレイン領域」が、「所定のオフセット幅だけ互いに離れていること」について、補正後請求項５においては、「前記第２トランジスタのチャネル幅方向に」おいて「所定のオフセット幅だけ互いに離れている」と技術的に限定するものであるから、補正事項４についての補正は、特許請求の範囲の減縮を目的するものである。
　また、「（ａ）補正事項１について」における検討と同様の根拠（図７、図８、００９８段落及び００９９段落の記載）により、補正事項４についての補正は、本願の願書に最初に添付した明細書又は図面に記載された事項の範囲内においてなされたものである。
（ｅ）補正事項５について
　補正事項５は、実質的に、補正前請求項９の「請求項８記載の半導体装置。　方法。」を、補正後請求項９の「請求項８記載の半導体装置。」と、「方法。」なる記載を削除するものであって、明りょうでない記載の釈明を目的とするものである。
（ｆ）補正事項６について
　補正事項６は、実質的に、補正後請求項１０において、「前記素子分離膜及び前記拡散領域は、前記第２及び第３トランジスタを取り囲むように配置され、前記拡散領域と前記第２及び第３トランジスタのソース・ドレイン領域とは、前記第２及び第３トランジスタのチャネル幅方向において所定のオフセット幅だけ互いに離れていること」なる構成を追加することにより、技術的に限定するものであるから、補正事項６についての補正は、特許請求の範囲の減縮を目的するものである。
　また、図７、図８、００９８段落及び００９９段落の記載、図１、図２及び「ウェル領域１５は、素子領域直下の深い部分と、フィ−ルド酸化膜１９直下の浅い部分とから構成されている。ウェル領域１５の浅い部分は、チャネルストッパとして機能するが、深い部分と一体形成されている（不純物濃度がほぼ同じ）点において、従来のフィ−ルド酸化膜直下のみに設けるＰタイプの拡散領域と相違している。」（００８４段落）の記載から、補正事項６についての補正は、本願の願書に最初に添付した明細書又は図面に記載された事項の範囲内においてなされたものである。
（ｇ）補正事項７について
　補正事項７は、実質的に、「前記第２及び第３トランジスタ」が、「格子状に配置される複数のトランジスタのうちの一部であること」と技術的に限定するものであるから、補正事項７についての補正は、特許請求の範囲の減縮を目的するものである。
　また、補正前請求項１１の「半導体装置」は、不揮発性メモリを前提としており、例えば図１に示されるように、ＭＯＳトランジスタが格子状に配置されたものからなることは明らかであるから、補正事項７についての補正は、本願の願書に最初に添付した明細書又は図面に記載された事項の範囲内においてなされたものである。
（ｈ）補正事項８について
　補正事項８は、補正前請求項１２の「前記拡散領域と前記第２及び第３トランジスタのソ−ス・ドレイン領域は、所定のオフセット幅だけ、互いに離れていること」を、オフセットの形成領域について、補正後請求項１２において、「前記拡散領域と前記第２及び第３トランジスタのソ−ス・ドレイン領域とは、互いが隣接する全ての領域において、所定のオフセット幅だけ、互いに離れていること　」と技術的に限定するものであるから、補正事項８についての補正は、特許請求の範囲の減縮を目的するものである。
　また、「（ｂ）補正事項２について」における検討と同様の根拠（図３、図４、００９３段落及び００９４段落の記載）により、補正事項８についての補正は、本願の願書に最初に添付した明細書又は図面に記載された事項の範囲内においてなされたものである。
（ｉ）補正事項９について
　補正事項９は、補正前請求項１３の「前記拡散領域と前記第２及び第３トランジスタのソ−ス・ドレイン領域」が、「互いに接触している」部分について、補正後請求項１３において、「前記拡散領域と前記第２及び第３トランジスタのソ−ス・ドレイン領域とは、前記第２トランジスタのチャネル長方向において互いに接触している」と技術的に限定するものであるから、補正事項３についての補正は、特許請求の範囲の減縮を目的するものである。
　また、「（ｂ）補正事項２について」における検討と同様の根拠（図３、図４、００９３段落及び００９４段落の記載）により、補正事項９についての補正は、本願の願書に最初に添付した明細書又は図面に記載された事項の範囲内においてなされたものである。
（ｊ）補正事項１０について
　補正事項１０は、補正前請求項１４の「前記拡散領域と前記第２及び第３トランジスタのソ−ス・ドレイン領域は、少なくとも前記第２及び第３トランジスタのチャネル幅方向について所定のオフセット幅だけ互いに離れていること」を削除するとともに、補正後請求項１４において「前記ウェル領域と前記拡散領域とは、一体化していること」なる構成を付加するものであるが、補正前請求項１４に記載される「前記拡散領域と前記第２及び第３トランジスタのソ−ス・ドレイン領域は、少なくとも前記第２及び第３トランジスタのチャネル幅方向について所定のオフセット幅だけ互いに離れていること」は、補正後請求項１４が引用する補正後請求項１０に記載されており、補正後請求項１４は、実質的に、補正後請求項１０に「前記ウェル領域と前記拡散領域とは、一体化していること」なる構成を付加することにより、技術的に限定するものであるから、補正事項１０についての補正は、特許請求の範囲の減縮を目的するものである。
　また、「（ｆ）補正事項６について」における検討と同様の根拠、図７、図８、００９８段落及び００９９段落の記載、図１、図２及び００８４段落の記載から、補正事項１０についての補正は、本願の願書に最初に添付した明細書又は図面に記載された事項の範囲内においてなされたものである。
（ｋ）補正事項１１について
　補正前請求項１５は、補正前請求項１１を引用するものであったが、補正後請求項１５は、補正後請求項１０を引用するものとなった。しかしながら、補正前請求項１１に記載される「前記第２及び第３トランジスタは、前記拡散領域により取り囲まれていること」は、補正後請求項１０に記載されており、補正後請求項１５は、実質的に、補正前請求項１５を「前記ウェル領域は、前記拡散領域よりも深いこと」と技術的に限定するものであるから、補正事項１１についての補正は、特許請求の範囲の減縮を目的するものである。
　また、図１、図２及び「領域Ａにおいて、フィ−ルド酸化膜１９に取り囲まれた素子領域には、例えば、ＥタイプのＮチャネルＭＯＳトランジスタが形成されている。このＭＯＳトランジスタは、Ｐタイプのウェル領域１５中に形成されている。　ウェル領域１５は、素子領域直下の深い部分と、フィ−ルド酸化膜１９直下の浅い部分とから構成されている。ウェル領域１５の浅い部分は、チャネルストッパとして機能するが、深い部分と一体形成されている（不純物濃度がほぼ同じ）点において、従来のフィ−ルド酸化膜直下のみに設けるＰタイプの拡散領域と相違している。」（００８３段落及び００８４段落）の記載から、補正事項１１についての補正は、本願の願書に最初に添付した明細書又は図面に記載された事項の範囲内においてなされたものである。
（ｌ）補正事項１２について
　補正事項１２は、「請求項２５記載の半導体装置」を「請求項１０記載の半導体装置」と補正するものであって、補正前の請求項には、請求項２５はなく、請求項１０と補正することは、誤記の訂正を目的とするものである。
　
　したがって、上記補正事項１ないし１２についての補正は、本願の願書に最初に添付した明細書又は図面に記載された事項の範囲内においてなされたものであるからいずれも特許法第１７条の２第３項の規定を満たし、かつ同法第１７条の２第４項の第２号ないし第４号のいずれかに該当する。
　
（２−２）独立特許要件について
　本件補正後の発明の独立特許要件について検討する。
　本件補正後の特許請求の範囲の請求項１に係る発明は、その特許請求の範囲の請求項１に記載されている事項により特定される以下のとおりのものである。
　「第１導電タイプの半導体基板と、前記半導体基板中に形成される第１導電タイプのウェル領域と、前記ウェル領域中に形成される第２導電タイプの第１トランジスタと、前記半導体基板中に形成される第２導電タイプの第２トランジスタとを具備し、前記第２トランジスタは、ＩタイプＭＯＳトランジスタであり、前記ウェル領域は、前記第２トランジスタを取り囲むように配置され、前記ウェル領域と前記第２トランジスタのソース・ドレイン領域とは、前記第２トランジスタのチャネル幅方向において所定のオフセット幅だけ互いに離れていることを特徴とする半導体装置。」（以下、「補正発明１」という。）
　
（２−３）刊行物に記載された発明
（ａ）刊行物１：特開平６−２９５９８８号公報
　刊行物１は、本願出願前に日本国内において頒布されたものであって、図１及び図２とともに、以下の事項が記載されている。
「【請求項３】　半導体基板上に、複数のＭＩＳ型半導体素子を備えた半導体装置において、
上記複数のＭＩＳ型半導体素子のうち少なくとも一つの半導体素子は、
半導体基板の表面付近に形成された活性領域と、
該活性領域を他の領域から区画するための素子分離と、
上記活性領域の上に形成されたゲート電極と、
上記ゲート電極下方の活性領域のうち少なくとも一部に形成され、活性化不純物の濃度が通常の閾値電圧に対応する濃度よりも低い低濃度チャネルとを有し、低閾値電圧半導体素子として構成されており、
上記複数のＭＩＳ型半導体素子のうち少なくとも他の一つの半導体素子は、
半導体基板の表面付近に形成された活性領域と、
該活性領域を他の領域から区画するための素子分離と、
上記活性領域の上に形成されたゲート電極と、
上記ゲート電極下方の活性領域に形成され、活性化不純物の濃度が通常の閾値電圧に対応する濃度である通常濃度チャネルとを有し、通常閾値電圧半導体素子として構成されていることを特徴とする半導体装置。」
「【００３６】（実施例１）まず、実施例１について説明する。図１（ａ）−（ｅ）は、実施例１に係る半導体装置の製造工程における構造の変化を示しており、左側が低閾値電圧ＭＯＳトランジスタを形成しようとする第１活性領域ＲeAを示し、右側が通常閾値電圧ＭＯＳトランジスタを形成しようとする第２活性領域ＲeBを示している。１は表面領域にあらかじめ不純物がドープされてｐ型に形成された半導体基板、２は素子分離絶縁膜、３はチャネル低濃度ｐ型層、４は埋込ｐ型層、５はレジストマスク、７はチャネルｐ型層、８はゲート絶縁膜、９はゲート電極、１０はゲート保護絶縁膜、１２はソース・ドレインｎ型層、Ｒekは埋込低濃度ｐ型層である。
【００３７】まず、図１（ａ）に示すように、ｐ型半導体基板１の表面にＬＯＣＯＳ法などにより素子分離絶縁膜２を形成する。
【００３８】次に、図１（ｂ）に示すように、低閾値電圧ＭＯＳトランジスタを形成しようとする第１活性領域ＲeA（図中左方）において、保護酸化膜が形成された半導体基板１表面上に、素子分離絶縁膜２の端部から所定距離内にある部分を除く中央の一定領域，つまり少なくとも低濃度チャネルを形成しようとする領域を含む領域の表面を覆うレジストマスク５を形成する。その後、上方から比較的高エネルギーでＢ+ イオン注入を行って、埋込ｐ型層４を形成する。この埋込ｐ型層４は、後述のように、素子分離のチャネルストッパーや通常閾値電圧ＭＯＳトランジスタ（図中右方）のパンチスルーストッパー、閾値電圧制御用膜として機能する。ただし、Ｂ+ イオンの注入エネルギーに対する半導体基板１、素子分離絶縁膜２及びレジストマスク５の抵抗性の相違から、素子分離絶縁膜２が存在する領域ではその直下方に、素子分離絶縁膜２やレジストマスク５のない領域では基板表面から一定深さだけ入った部位に埋込ｐ型層４が形成される。一方、レジストマスク５の下方では、所定幅Ｋに亘ってＢ+ イオンの注入が阻止され、埋込ｐ型層４ではなく、埋込低濃度ｐ型層１１が存在している。
【００３９】次に、図１（ｃ）に示すように、比較的低エネルギーでＢ+ イオン注入を行って、第２活性領域ＲeBに通常閾値電圧に対応した不純物濃度を有するチャネル通常濃度ｐ型層７（通常濃度チャネル）を形成する。・・・
【００４０】次に、図１（ｄ）に示すように、レジストマスク５及び保護酸化膜を除去した後、活性領域ＲeA，ＲeBの基板面上にゲート酸化膜８を形成し、その上にポリシリコン膜とシリコン酸化膜とを順次堆積した後、ゲート電極９とゲート保護絶縁膜１０とをパターニングする。
【００４１】次に、図１（ｅ）に示すように、高濃度のＡs+イオンの注入を行って、第１，第２活性領域ＲeA，ＲeBのゲート電極９の両側にソース・ドレインｎ型層１２を形成する。
・・・　
【００４３】なお、図１（ａ）−（ｅ）に示す工程のうち、図（ｂ），（ｃ）に示す工程のいずれか一方は省略することができる。
【００４４】以上の製造工程により、第１，第２活性領域ＲeA，ＲeBに、それぞれｐチャネルトランジスタが形成される。その際、第１活性領域ＲeAでは、ゲート電極９の直下のいわゆるチャネル領域となる部分（ここでは、チャネル低濃度ｐ型層３）の活性化不純物の濃度を第２活性領域ＲeBのゲート電極の下方における不純物濃度よりも低濃度にしているので、低いゲート電圧（例えば１Ｖ程度）によるトランジスタの駆動が可能になる。しかも、チャネル長さを短くする必要はないので、パンチスルーやリーク電流の増大を有効に防止できる。つまり、従来の低閾値電圧ＭＯＳトランジスタのごとくゲート長を短くすると、パンチスルー効果や大きなリーク電流等が発生し、電気的特性を損ねる。それに対し、上記実施例１のようなＭＩＳ型半導体素子では、ゲート長が十分長いので、パンチスルーの発生やリーク電流の増大を招くことがない。しかもチャネル領域全体の活性化不純物濃度が低濃度となっているので、閾値電圧を極めて低くできる。すなわち、閾値電圧の低下とパンチスルーの発生防止やリーク電流の抑制という相反する要求を同時に満たすことが可能となるのである。
・・・　
【００４６】また、上記実施例１では、半導体装置の製造方法として、第１活性領域ＲeAを覆うレジストマスク５を形成して、このレジストマスク５の上から半導体基板１と同じ導電型のイオン注入を行っている。したがって、工程を増大させることなく、通常閾値電圧ＭＯＳトランジスタと低閾値電圧ＭＯＳトランジスタとを混在させることができる。すなわち、上記実施例１のごとく、ｐ型半導体基板１を使用する場合には、レジストマスク５をつけた状態でＢ+ イオンを注入する工程（上記図１の（ｂ）又は（ｃ））で、他のｎチャネルＭＯＳトランジスタのソース・ドレイン領域を形成する一方、ゲート酸化膜８及びゲート電極９をつけた状態でＡs+イオンを注入する工程（図１の（ｅ））で、他のｎチャネルＭＯＳトランジスタのチャネル領域を形成することができる。したがって、通常の閾値電圧を有するｐチャネルＭＯＳとｎチャネルＭＯＳとだけを有する半導体装置を製造する場合と、工程数は基本的に変わらない。よって、コストの増大を抑制しながら、通常の閾値電圧ＭＯＳトランジスタと低い閾値電圧ＭＯＳトランジスタとを混在させることができるのである。
【００４７】特に、上記実施例のごとく、レジストマスク５と素子分離絶縁膜２との間に所定の間隙を設けることで、レジストマスク５が図１（ｂ）の左右いずれか一方にずれて、例えば埋込低濃度ｐ型層１１が図１（ｂ）に示す素子分離膜２下面側の中央位置Ｍ付近までずれて、素子分離機能が劣化するのを有効に防止することができる。
・・・　
【００４９】（実施例２）次に、実施例２について説明する。図２（ａ）−（ｃ）は、実施例２に係る半導体装置の製造工程における半導体装置の構造の変化を示し、上記実施例１と同様に、低閾値電圧ＭＯＳトランジスタを形成しようとする第１活性領域ＲeAと、通常閾値電圧ＭＯＳトランジスタを形成しようとする第２活性領域ＲeBとにおける断面構造を示す。
【００５０】ここで、省略されているが、図２（ａ）に示す工程に入る前に、上記実施例１における図１（ａ）−（ｃ）に示す工程が行われている。すなわち、第２活性領域ＲeBには、比較的高濃度でＢ+ イオンがドープされチャネルストッパー等として機能する埋込ｐ型層４と、半導体基板１の表面領域にＢ+ イオンを注入してなるチャネル通常濃度ｐ型層７（通常濃度チャネル）とが形成され、第１活性領域ＲeAの素子分離２と隣接する領域を除く領域は、半導体基板１の活性化不純物濃度とほぼ同じ低濃度のままの領域（チャネル低濃度ｐ型層３を含む領域）となっている。一方、第１活性領域ＲeAの素子分離２に隣接する部分は、通常閾値電圧に対応した濃度の不純物を含むｐ型層７′となっている。さらに、第１活性領域ＲeAの基板表面よりも奥方の部分には、所定幅Ｋに亘ってチャネルストッパーが欠除した領域つまりＢ+ イオン濃度の低い埋込低濃度ｐ型層１１が形成されている。
【００５１】そして、この状態で、図２（ａ）に示すように、上記図１（ｃ）のレジストマスク５が覆っていた領域のみを開口してなるカウンタ用マスクである反転マスク６を設けた後、Ｐ+ イオン注入１２を行ない、これにより不純物濃度が極めて低いチャネル低濃度ｐ型層３を形成する。つまり、この実施例２では、チャネル低濃度ｐ型層３の不純物の濃度は、あらかじめｐ型半導体基板１にドープされている活性化不純物の濃度よりも低い。
【００５２】その後、図２（ｂ），（ｃ）で、上記実施例１の図１（ｄ），（ｅ）に示す工程と同様に、ゲート絶縁酸化膜８，ゲート電極９及びゲート保護絶縁膜１０を作成した後、濃いＡs+イオンの注入を行って、ソース・ドレイン領域１２を形成する。
【００５３】上記実施例２では、第１活性領域ＲeAにおいて、チャネル低濃度ｐ型層３にｐ型半導体基板１の不純物濃度を越えない範囲で、カウンタ用不純物つまり半導体基板１とは逆導電型であるｎ型不純物（Ｐ+ イオン）の注入を行っている（図２（ａ）参照）ので、工程数は増えるものの、実施例１と比べて閾値電圧をより低くできる利点がある。」（００３７段落〜００５３段落）
「【００９８】請求項３の発明によれば、半導体基板上に、複数のＭＩＳ型半導体素子を備えた半導体装置において、少なくとも一つの半導体素子を、活性領域と、素子分離と、活性領域の上に形成されたゲート電極と、低濃度チャネルとを有する低閾値電圧半導体素子として構成し、少なくとも他の一つの半導体素子を、通常閾値電圧半導体素子として構成したので、パンチスルーの発生やリーク電流の増大等を生じることなく、低いゲート電圧による半導体素子の駆動が可能となる。」（００９８段落）
　
　よって、刊行物１には、以下の発明が記載されている。
　「Ｐ型半導体基板上に、複数のＭＩＳ型半導体素子を備えた半導体装置において、
　前記複数のＭＩＳ型半導体素子のうち少なくとも一つの半導体素子は、前記Ｐ型半導体基板の表面付近に形成された第１の活性領域と、前記第１の活性領域を他の領域から区画するための第１の素子分離絶縁膜と、前記第１の活性領域の上に形成された第１のゲート電極と、前記第１のゲート電極下方の活性領域のうち少なくとも一部に形成され、活性化不純物の濃度が通常の閾値電圧に対応する濃度よりも低い低濃度チャネルとを有した低閾値電圧半導体素子として構成され、また、
　前記複数のＭＩＳ型半導体素子のうち少なくとも他の一つの半導体素子は、前記Ｐ型半導体基板の表面付近に形成された第２の活性領域と、前記第２の活性領域を他の領域から区画するための第２の素子分離絶縁膜と、前記第２の活性領域の上に形成された第２のゲート電極と、前記第２のゲート電極下方の活性領域に形成され、活性化不純物の濃度が通常の閾値電圧に対応する濃度である通常濃度チャネルとを有し、前記Ｐ型半導体基板内に形成したＰ型の埋込層内に形成された通常閾値電圧半導体素子として構成されている
ことを特徴とする半導体装置。」
　
（ｂ）刊行物２：特開昭６３−３０５５６２号公報
　刊行物２は、本願出願前に日本国内において頒布されたものであって、図１ないし図５とともに、以下の事項が記載されている。
　
「半導体領域上に形成された素子分離領域と平面的に連続するソース領域及びドレイン領域を有してなる第１のＭＩＳトランジスタと、
　ソース領域及びドレイン領域の少くとも高濃度領域が上記素子分離領域と平面的に離間して形成されてなる第２のＭＩＳトランジスタを有して成る半導体装置。」（特許請求の範囲）
「本発明は，ＭＩＳトランジスタの集積回路において、素子分離領域と平面的に連続するソース領域及びドレイン領域を有する第１のＭＩＳトランジスタと、ソース領域及びドレイン領域の少くとも高濃度領域が上記素子分離領域と平面的に離間して形成した第２のＭＩＳトランジスタを有せしめることにより、接合耐圧の異なるＭＩＳトランジスタを同一の製造プロセスで形成可能とし、信頼性の高いMIS-ICを提供できるようにしたものである。」（第１頁左下欄第１６行〜同頁右下欄第５行）
「第１のＭＩＳトランジスタ(23)におけるソース領域(16)及びドレイン領域(17)と素子分離領域(15)間の隔間ｔ１は１μｍ以上あればよく、本例では１．２μｍとした。」（第３頁左下欄第４〜７行）　
「本発明によれば、ＭＩＳトランジスタにおいてその少くとも高濃度のソース領域及びドレイン領域を素子分離領域より離すように形成することにより通常構成のＭＩＳトランジスタより耐圧を向上することができる。そして、この高耐圧ＭＩＳトランジスタはソース及びドレイン領域の形成の際のマスクパターンを変えるだけで通常のＭＩＳトランジスタと同一の製造プロセスで同時に形成することができる。従って、比較的に高耐圧、高電流を扱うＭＩＳ周辺回路に上記構成の高耐圧ＭＩＳトランジスタを用い、小信号部分に通常構造のＭＩＳトランジスタを用いることにより高信頼性のMIS-ICを構成することができる。従って、例えば、ダイナミックＲＡＭ等のMIS-ICに適用して好適ならしめるものである。」（第４頁左下欄第１５行〜同頁右下欄第１０行）
　
（２−４）対比・判断
　補正発明１と刊行物１に記載された発明（以下、「刊行物発明」という。）とを対比する。
（ａ）刊行物発明の、「Ｐ型の半導体基板」、「ＭＩＳ型半導体素子」は、それぞれ、補正発明１の、「第１導電タイプの半導体基板」、「トランジスタ」に相当する。
（ｂ）刊行物１には、Ｐ型半導体基板１に、イオン注入により、埋込Ｐ型層４を形成することが記載されており（図１及び００３８段落参照）、「埋込Ｐ型層４」がウエルと同等であることは、当業者にとって明らかであるから、刊行物発明の「前記Ｐ型半導体基板内に形成したＰ型の埋込層」は、補正発明１の第１導電タイプの「前記半導体基板中に形成される第１導電タイプのウェル領域」に相当する。
（ｃ）半導体基板に形成されたＭＯＳトランジスタが、半導体基板表面付近に活性領域を備えること、活性領域の上にゲート電極が形成されていることは、当業者にとって明らかであって、補正発明１の「ＭＯＳトランジスタ」についても、「第２のトランジスタ」は、「ＩタイプＭＯＳトランジスタ」であるから、「ＭＯＳトランジスタ」であることは明らかであり、また、「第１のトランジスタ」についても、本願明細書に記載される第１実施例ないし第７実施例のいずれにおいても、形成される「トランジスタ」は、「ＭＯＳトランジスタ」であるから、半導体基板表面付近に活性領域を備えること、及び活性領域の上にゲート電極が形成されていることは明らかであり、上記（ｂ）での検討をも考慮すると、刊行物発明の、「前記複数のＭＩＳ型半導体素子のうち」「一つの半導体素子は、前記Ｐ型半導体基板の表面付近に形成された第１の活性領域」と、「前記第１の活性領域の上に形成された第１のゲート電極と、前記第１のゲート電極下方の活性領域のうち少なくとも一部に形成され」た「半導体素子として構成され」ること、及び「前記複数のＭＩＳ型半導体素子のうち」「他の一つの半導体素子は、前記Ｐ型半導体基板の表面付近に形成された第２の活性領域」と、「前記第２の活性領域の上に形成された第２のゲート電極と、前記第２のゲート電極下方の活性領域に形成され」、「前記Ｐ型半導体基板内に形成したＰ型の埋込層内に形成された」「半導体素子として構成されている」構成は、それぞれ、補正発明１の、「前記半導体基板中に形成される第２導電タイプの第２トランジスタ」及び「前記半導体基板中に形成される第１導電タイプのウェル領域と、前記ウェル領域中に形成される第２導電タイプの第１トランジスタ」に相当する。
　
　したがって、両者は、
　「第１導電タイプの半導体基板と、前記半導体基板中に形成される第１導電タイプのウェル領域と、前記ウェル領域中に形成される第２導電タイプの第１トランジスタと、前記半導体基板中に形成される第２導電タイプの第２トランジスタとを具備したことを特徴とする半導体装置。」の点で一致し、以下の点で相違する。
　
　相違点１
　補正発明１は、「前記ウェル領域中に形成される第２導電タイプの第１トランジスタ」と「第２導電タイプの第２トランジスタとを具備し」、「前記第２トランジスタは、ＩタイプＭＯＳトランジスタであ」るのに対して、刊行物発明は、「活性化不純物の濃度が通常の閾値電圧に対応する濃度である通常濃度チャネルとを有し、前記Ｐ型半導体基板内に形成したＰ型の埋込層内に形成された通常閾値電圧半導体素子」と「前記第１のゲート電極下方の活性領域のうち少なくとも一部に形成され、活性化不純物の濃度が通常の閾値電圧に対応する濃度よりも低い低濃度チャネルとを有した低閾値電圧半導体素子」とを備える点。
　相違点２
　補正発明１は、「前記ウェル領域は、前記第２トランジスタを取り囲むように配置され」るのに対して、刊行物発明においては、「通常閾値電圧半導体素子」と「低閾値電圧半導体素子」のいずれもが、「前記活性領域を他の領域から区画するための素子分離絶縁膜」を備えた点。
　相違点３
　補正発明１は、「前記ウェル領域と前記第２トランジスタのソース・ドレイン領域とは、前記第２トランジスタのチャネル幅方向において所定のオフセット幅だけ互いに離れている」のに対して、刊行物発明は、上記構成を備えていない点。
　
　以下、各相違点について検討する。      
［相違点１について］
　本願明細書には、ＩタイプＭＯＳトランジスタに関して、「【０００６】従来、このような問題を解決するために、不揮発性メモリでは、閾値が０．１Ｖ程度と極めて低く、バックゲ−トバイアス効果が小さいＭＯＳトランジスタ（以後、Ｉ (intrinsic)タイプＭＯＳトランジスタと称する）により昇圧回路を構成し、昇圧効率を向上させるようにしている。　【０００７】ＩタイプのＮチャネルＭＯＳトランジスタは、閾値制御用の不純物が素子領域（ＭＯＳトランジスタのチャネル部）に何ら導入されていないもので、約２×１０16ｃｍ-3の不純物濃度を有するＰタイプシリコン基板に形成することができる・・・。　【０００８】即ち、ＩタイプＭＯＳトランジスタは、そのチャネル部に閾値制御用の不純物が導入されない点において、チャネル部に閾値制御用の不純物が導入される通常のＥ（エンハンスメント）タイプＭＯＳトランジスタと相違し・・・。」（０００６段落〜０００８段落）、「【００８１】この実施の形態においては、イオン注入により閾値（０．７Ｖ程度）が制御されるＥ（エンハンスメント）タイプのＭＯＳトランジスタと、閾値が０．１Ｖ程度のＩタイプのＭＯＳトランジスタとを有する半導体装置（例えば、フラッシュＥＥＰＲＯＭなど）について説明する。　【００８２】Ｐタイプのシリコン基板１１上の領域は、Ｅタイプ又はＤ（デプレッション）タイプのＭＯＳトランジスタが形成される領域Ａと、ＩタイプのＭＯＳトランジスタが形成される領域Ｂとから構成されている。」（００８１段落及び００８２段落）、「【００８６】領域Ｂにおいて、フィ−ルド酸化膜１９に取り囲まれた素子領域には、ＩタイプのＮチャネルＭＯＳトランジスタが形成されている。このＭＯＳトランジスタは、シリコン基板１１中に直接形成されている。　【００８７】領域Ｂのフィ−ルド酸化膜１９の直下には、チャネルストッパとして機能するウェル領域１５が形成されている。領域Ｂのウェル領域１５は、領域Ａのウェル領域１５と一体形成され（不純物濃度がほぼ同じ）、かつ、その深さは、領域Ａのウェル領域１５の浅い部分とほぼ同じになっている。」（００８６段落及び００８７段落）と記載されているから、補正発明１の「ＩタイプＭＯＳトランジスタ」は、チャネル部に閾値制御用の不純物が導入されず（０００８段落）、シリコン基板中に直接形成されるＭＯＳトランジスタ（００８６段落）であって、閾値が０．１Ｖ程度と極めて低い（０００６段落）トランジスタであるものと解釈できる。
　ところで、真性ＭＯＳ装置は、例えば、特開平４−２５５２６６号公報に記載されるように従来周知であり、前記公報には、「「真性ＭＯＳ装置」という用語を使用することによって、ここでは、そのチャネル領域が、浅いしきい値電圧（ＶT ）調整注入を与えられていないＭＯＳ装置（通例ＮＭＯＳ装置）を意味する。真性ＭＯＳ装置は、幾何学上、長チャネルまたは短チャネルのいずれであってもよい。」（００１０段落）、「約０．１ボルトの正常な真性ＮＭＯＳしきい値電圧」（００２８段落）と記載されており、前記公報に記載される「真性ＭＯＳ装置」が、ＭＯＳトランジスタであって、「そのチャネル領域が、浅いしきい値電圧（ＶT ）調整注入を与えられていない」しきい値が約０．１ボルトのトランジスタであるから、前記周知の「真性ＭＯＳ装置」が、補正発明１の「ＩタイプＭＯＳトランジスタ」に相当することは、当業者にとって明らかである。
　ここで、刊行物発明の「低閾値電圧半導体素子」に関して、刊行物１には、「一方、レジストマスク５の下方では、所定幅Ｋに亘ってＢ+ イオンの注入が阻止され、埋込ｐ型層４ではなく、埋込低濃度ｐ型層１１が存在している。」（００３８段落）との記載から、「低閾値電圧半導体素子」が形成される「前記ゲート電極下方の活性領域のうち少なくとも一部」では、追加の不純物注入がされていないことは明らかであり、また、導電性を付与するために半導体基板に導入する不純物の導入量は、半導体基板に形成するＭＯＳトランジスタ等の閾値等の半導体装置の特性に応じて適宜設定されるものであることは当業者にとって明らかであるから、刊行物発明の「低閾値電圧半導体素子」の閾値を従来周知の「真性ＭＯＳ装置」、即ち、補正発明１の「ＩタイプＭＯＳトランジスタ」と同程度とすることは、当業者が容易になし得たものである。
　また、刊行物発明の「通常閾値電圧半導体素子」は、「（２−４）対比・判断」の（ｃ）」で検討したとおり、ＭＯＳ（ＭＩＳ）トランジスタであることは明らかであるから、補正発明１の「第１トランジスタ」に相当し、刊行物発明が「通常閾値電圧半導体素子」を備えることは、実質的な相違点ではない。
　
［相違点２について］
　刊行物１の図１（ｂ）及び「次に、図１（ｂ）に示すように、低閾値電圧ＭＯＳトランジスタを形成しようとする第１活性領域ＲeA（図中左方）において、保護酸化膜が形成された半導体基板１表面上に、素子分離絶縁膜２の端部から所定距離内にある部分を除く中央の一定領域，つまり少なくとも低濃度チャネルを形成しようとする領域を含む領域の表面を覆うレジストマスク５を形成する。その後、上方から比較的高エネルギーでＢ+ イオン注入を行って、埋込ｐ型層４を形成する。この埋込ｐ型層４は、後述のように、素子分離のチャネルストッパーや通常閾値電圧ＭＯＳトランジスタ（図中右方）のパンチスルーストッパー、閾値電圧制御用膜として機能する。」（００３８段落）の記載から、図１（ｂ）の素子分離絶縁膜２の下にイオン注入により導入された埋込Ｐ型層４が、実質的に「チャネルストッパ」の作用効果を奏することは当業者にとって明らかである。
　一方、補正発明１の「前記ウェル領域は、前記第２トランジスタを取り囲むように配置され」る構成の「ウェル領域」については、本願明細書に、「【００８３】領域Ａにおいて、フィ−ルド酸化膜１９に取り囲まれた素子領域には、例えば、ＥタイプのＮチャネルＭＯＳトランジスタが形成されている。このＭＯＳトランジスタは、Ｐタイプのウェル領域１５中に形成されている。　【００８４】ウェル領域１５は、素子領域直下の深い部分と、フィ−ルド酸化膜１９直下の浅い部分とから構成されている。ウェル領域１５の浅い部分は、チャネルストッパとして機能するが、深い部分と一体形成されている（不純物濃度がほぼ同じ）点において、従来のフィ−ルド酸化膜直下のみに設けるＰタイプの拡散領域と相違している。」（００８３段落及び００８４段落）、及び、「【００８６】領域Ｂにおいて、フィ−ルド酸化膜１９に取り囲まれた素子領域には、ＩタイプのＮチャネルＭＯＳトランジスタが形成されている。このＭＯＳトランジスタは、シリコン基板１１中に直接形成されている。　【００８７】領域Ｂのフィ−ルド酸化膜１９の直下には、チャネルストッパとして機能するウェル領域１５が形成されている。領域Ｂのウェル領域１５は、領域Ａのウェル領域１５と一体形成され（不純物濃度がほぼ同じ）、かつ、その深さは、領域Ａのウェル領域１５の浅い部分とほぼ同じになっている。　【００８８】領域Ｂのウェル領域１５は、上述のように、フィ−ルド酸化膜１９の直下にチャネルが形成されることを防止するチャネルストッパとして機能するが、領域Ａのウェル領域１５と一体形成されている点において、従来のフィ−ルド酸化膜直下のみに設けるＰタイプの拡散領域と相違している。」（００８６段落〜００８８段落）と記載されており、補正発明１の「ウェル領域」においてフィールド酸化膜１９の直下に形成されたイオン注入領域が、一般にチャネルストッパと呼ばれる領域であることは明らかである。
　したがって、刊行物発明が、素子分離絶縁膜下に導入された「チャネルストッパ」を明示的に備えてはいないものの、刊行物１の図１（ｂ）及び「この埋込ｐ型層４は、後述のように、素子分離のチャネルストッパーや通常閾値電圧ＭＯＳトランジスタ（図中右方）のパンチスルーストッパー、閾値電圧制御用膜として機能する。」（００３８段落）の記載から、図１（ｂ）の素子分離絶縁膜２の下にイオン注入により導入された埋込Ｐ型層４の部分が、実質的に「チャネルストッパ」の作用効果を奏することは当業者にとって明らかであり、また、刊行物発明の「前記第２の活性領域を他の領域から区画するための第２の素子分離絶縁膜」が素子分離のための領域であることは明らかであるから、刊行物発明の「第２の素子分離絶縁膜」の下に、補正発明１の「前記ウェル領域」でフィールド酸化膜１９の直下に形成されたイオン注入領域に相当する、チャネルストッパを形成することは、当業者が容易になし得たものである。
　また、刊行物発明の如く、「通常閾値電圧半導体素子」についても、「低閾値電圧半導体素子」と同様に、素子分離領域絶縁膜の下にチャネルストッパを形成するか否かは、当業者が必要に応じて適宜なし得たものである。
　
［相違点３について］
　刊行物２には、ＭＩＳトランジスタにおいて、その耐電圧を向上するために、「ソース領域及びドレイン領域の少くとも高濃度領域が上記素子分離領域と平面的に離間して形成されてなる第２のＭＩＳトランジスタ」を備えた半導体装置が記載されており、ここで、「ソース領域及びドレイン領域の少くとも高濃度領域が上記素子分離領域と平面的に離間して形成され」ることは、刊行物２の第２図（ＭＩＳトランジスタの平面図）を参照すると、「ソース領域及びドレイン領域の少くとも高濃度領域」が「素子分離領域」と、ゲート長方向及びゲート幅方向のいずれにおいても、「平面的に離間して形成され」ることを意味することは、当業者にとって明らかである。
　一方、［相違点１について］において検討したとおり、刊行物発明の「第２の素子分離絶縁膜」の下には「Ｐ型の埋込層」、言い換えると、チャネルストッパとして作用する不純物導入層が形成されており、前記「Ｐ型の埋込層」は、実質的に、補正発明１の「ウェル領域」に相当することは、明らかであるから、刊行物発明の、ＭＩＳ型半導体素子からなる「低閾値電圧半導体素子」の耐電圧を向上するために、ＭＩＳ型半導体素子からなる「低閾値電圧半導体素子」の「ソース領域及びドレイン領域の少くとも高濃度領域」が「第１の素子分離絶縁膜」から「低閾値電圧半導体素子」のチャネル幅方向において、「平面的に離間して形成され」たものとすること、言い換えると、補正発明１の如く、「前記ウェル領域と前記第２トランジスタのソース・ドレイン領域とは、前記第２トランジスタのチャネル幅方向において所定のオフセット幅だけ互いに離れている」構成とすることは、当業者が、刊行物１及び刊行物２に記載された発明及び従来周知の技術から何ら困難性なくなし得たものである。　　　
　
　したがって、補正発明１は、刊行物１及び刊行物２に記載された発明及び従来周知の技術に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　
（２−５）むすび
　したがって、補正発明１は、特許出願の際独立して特許を受けることができるものではない。
　よって、補正発明１を含む本件補正は、特許法第１７条の２第５項で準用する同様第１２６条第５項の規定に適合しないものであり、適法でない補正を含む本件補正は、特許法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下されるべきものである。
　
３．本願発明
　平成１６年２月４日付けの手続補正は上記のとおり却下されたので、本願の請求項１ないし１８に係る発明は、平成１５年８月１３日付けの手続補正書により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項１ないし１８に記載された事項により特定されるものであるところ、その請求項１に係る発明（以下、「本願発明１」という。）は、以下のとおりである。
　
　「第１導電タイプの半導体基板と、前記半導体基板中に形成される第１導電タイプのウェル領域と、前記ウェル領域中に形成される第２導電タイプの第１トランジスタと、前記半導体基板中に形成される第２導電タイプの第２トランジスタとを具備し、前記第２トランジスタは、ＩタイプＭＯＳトランジスタであり、前記ウェル領域は、前記第２トランジスタを取り囲むように配置されていることを特徴とする半導体装置。」
　
４．刊行物に記載された発明
　刊行物１の特開平６−２９５９８８号公報に記載された事項は、「（２−３）刊行物に記載された発明」の「（ａ）刊行物１：特開平６−２９５９８８号公報」に記載されるとおりである。
　そして、刊行物１には、以下の発明が記載されている。
　「Ｐ型半導体基板上に、複数のＭＩＳ型半導体素子を備えた半導体装置において、
　前記複数のＭＩＳ型半導体素子のうち少なくとも一つの半導体素子は、前記Ｐ型半導体基板の表面付近に形成された第１の活性領域と、前記第１の活性領域を他の領域から区画するための第１の素子分離絶縁膜と、前記第１の活性領域の上に形成された第１のゲート電極と、前記第１のゲート電極下方の活性領域のうち少なくとも一部に形成され、活性化不純物の濃度が通常の閾値電圧に対応する濃度よりも低い低濃度チャネルとを有した低閾値電圧半導体素子として構成され、また、
　前記複数のＭＩＳ型半導体素子のうち少なくとも他の一つの半導体素子は、前記Ｐ型半導体基板の表面付近に形成された第２の活性領域と、前記第２の活性領域を他の領域から区画するための第２の素子分離絶縁膜と、前記第２の活性領域の上に形成された第２のゲート電極と、前記第２のゲート電極下方の活性領域に形成され、活性化不純物の濃度が通常の閾値電圧に対応する濃度である通常濃度チャネルとを有し、前記Ｐ型半導体基板内に形成したＰ型の埋込層内に形成された通常閾値電圧半導体素子として構成されている
ことを特徴とする半導体装置。」
　
５．対比・判断
　本願発明１と刊行物１に記載された発明（以下、「刊行物発明」という。）とを対比する。
（ａ）刊行物発明の、「Ｐ型の半導体基板」、「ＭＩＳ型半導体素子」は、それぞれ、本願発明１の、「第１導電タイプの半導体基板」、「トランジスタ」に相当する。
（ｂ）刊行物１には、Ｐ型半導体基板１に、イオン注入により、埋込Ｐ型層４を形成することが記載されており（図１及び００３８段落参照）、「埋込Ｐ型層４」がウエルと同等であることは、当業者にとって明らかであるから、刊行物発明の「前記Ｐ型半導体基板内に形成したＰ型の埋込層」は、本願発明１の第１導電タイプの「前記半導体基板中に形成される第１導電タイプのウェル領域」に相当する。
（ｃ）半導体基板に形成されたＭＯＳトランジスタが、半導体基板表面付近に活性領域を備えること、活性領域の上にゲート電極が形成されていることは、当業者にとって明らかであって、本願発明１の「ＭＯＳトランジスタ」についても、「第２のトランジスタ」は、「ＩタイプＭＯＳトランジスタ」であるから、「ＭＯＳトランジスタ」であることは明らかであり、また、「第１のトランジスタ」についても、本願明細書に記載される第１実施例ないし第７実施例のいずれにおいても、形成される「トランジスタ」は、「ＭＯＳトランジスタ」であるから、半導体基板表面付近に活性領域を備えること、及び活性領域の上にゲート電極が形成されていることは明らかであり、上記（ｂ）での検討をも考慮すると、刊行物発明の、「前記複数のＭＩＳ型半導体素子のうち」「一つの半導体素子は、前記Ｐ型半導体基板の表面付近に形成された第１の活性領域」と、「前記第１の活性領域の上に形成された第１のゲート電極と、前記第１のゲート電極下方の活性領域のうち少なくとも一部に形成され」た「半導体素子として構成され」ること、及び「前記複数のＭＩＳ型半導体素子のうち」「他の一つの半導体素子は、前記Ｐ型半導体基板の表面付近に形成された活性領域」と、「前記第２の活性領域の上に形成された第２のゲート電極と、前記第２のゲート電極下方の活性領域に形成され」、「前記Ｐ型半導体基板内に形成したＰ型の埋込層内に形成された」「半導体素子として構成されている」構成は、それぞれ、本願発明１の、「前記半導体基板中に形成される第２導電タイプの第２トランジスタ」及び「前記半導体基板中に形成される第１導電タイプのウェル領域と、前記ウェル領域中に形成される第２導電タイプの第１トランジスタ」に相当する。
　
　したがって、両者は、
　「第１導電タイプの半導体基板と、前記半導体基板中に形成される第１導電タイプのウェル領域と、前記ウェル領域中に形成される第２導電タイプの第１トランジスタと、前記半導体基板中に形成される第２導電タイプの第２トランジスタとを具備したことを特徴とする半導体装置。」の点で一致し、以下の点で相違する。
　
　相違点１
　本願発明１は、「前記ウェル領域中に形成される第２導電タイプの第１トランジスタ」と「第２導電タイプの第２トランジスタとを具備し」、「前記第２トランジスタは、ＩタイプＭＯＳトランジスタであ」るのに対して、刊行物発明は、「活性化不純物の濃度が通常の閾値電圧に対応する濃度である通常濃度チャネルとを有し、前記Ｐ型半導体基板内に形成したＰ型の埋込層内に形成された通常閾値電圧半導体素子」と「前記第１のゲート電極下方の活性領域のうち少なくとも一部に形成され、活性化不純物の濃度が通常の閾値電圧に対応する濃度よりも低い低濃度チャネルとを有した低閾値電圧半導体素子」とを備える点。
　相違点２
　本願発明１は、「前記ウェル領域は、前記第２トランジスタを取り囲むように配置され」るのに対して、刊行物発明においては、「通常閾値電圧半導体素子」と「低閾値電圧半導体素子」のいずれもが、「前記活性領域を他の領域から区画するための素子分離絶縁膜」を備えた点。
　　
　以下、各相違点について検討する。
［相違点１について］
　本願明細書には、ＩタイプＭＯＳトランジスタに関して、「【０００６】従来、このような問題を解決するために、不揮発性メモリでは、閾値が０．１Ｖ程度と極めて低く、バックゲ−トバイアス効果が小さいＭＯＳトランジスタ（以後、Ｉ (intrinsic)タイプＭＯＳトランジスタと称する）により昇圧回路を構成し、昇圧効率を向上させるようにしている。　【０００７】ＩタイプのＮチャネルＭＯＳトランジスタは、閾値制御用の不純物が素子領域（ＭＯＳトランジスタのチャネル部）に何ら導入されていないもので、約２×１０16ｃｍ-3の不純物濃度を有するＰタイプシリコン基板に形成することができる・・・。　【０００８】即ち、ＩタイプＭＯＳトランジスタは、そのチャネル部に閾値制御用の不純物が導入されない点において、チャネル部に閾値制御用の不純物が導入される通常のＥ（エンハンスメント）タイプＭＯＳトランジスタと相違し・・・。」（０００６段落〜０００８段落）、「【００８１】この実施の形態においては、イオン注入により閾値（０．７Ｖ程度）が制御されるＥ（エンハンスメント）タイプのＭＯＳトランジスタと、閾値が０．１Ｖ程度のＩタイプのＭＯＳトランジスタとを有する半導体装置（例えば、フラッシュＥＥＰＲＯＭなど）について説明する。　【００８２】Ｐタイプのシリコン基板１１上の領域は、Ｅタイプ又はＤ（デプレッション）タイプのＭＯＳトランジスタが形成される領域Ａと、ＩタイプのＭＯＳトランジスタが形成される領域Ｂとから構成されている。」（００８１段落及び００８２段落）、「【００８６】領域Ｂにおいて、フィ−ルド酸化膜１９に取り囲まれた素子領域には、ＩタイプのＮチャネルＭＯＳトランジスタが形成されている。このＭＯＳトランジスタは、シリコン基板１１中に直接形成されている。　【００８７】領域Ｂのフィ−ルド酸化膜１９の直下には、チャネルストッパとして機能するウェル領域１５が形成されている。領域Ｂのウェル領域１５は、領域Ａのウェル領域１５と一体形成され（不純物濃度がほぼ同じ）、かつ、その深さは、領域Ａのウェル領域１５の浅い部分とほぼ同じになっている。」（００８６段落及び００８７段落）と記載されているから、本願発明１の「ＩタイプＭＯＳトランジスタ」は、チャネル部に閾値制御用の不純物が導入されず（０００８段落）、シリコン基板中に直接形成されるＭＯＳトランジスタ（００８６段落）であって、閾値が０．１Ｖ程度と極めて低い（０００６段落）トランジスタであるものと解釈できる。
　ところで、真性ＭＯＳ装置は、例えば、特開平４−２５５２６６号公報に記載されるように従来周知であり、前記公報には、「「真性ＭＯＳ装置」という用語を使用することによって、ここでは、そのチャネル領域が、浅いしきい値電圧（ＶT ）調整注入を与えられていないＭＯＳ装置（通例ＮＭＯＳ装置）を意味する。真性ＭＯＳ装置は、幾何学上、長チャネルまたは短チャネルのいずれであってもよい。」（００１０段落）、「約０．１ボルトの正常な真性ＮＭＯＳしきい値電圧」（００２８段落）と記載されており、前記公報に記載される「真性ＭＯＳ装置」が、ＭＯＳトランジスタであって、「そのチャネル領域が、浅いしきい値電圧（ＶT ）調整注入を与えられていない」しきい値が約０．１ボルトのトランジスタであるから、前記周知の「真性ＭＯＳ装置」が、本願発明１の「ＩタイプＭＯＳトランジスタ」に相当することは、当業者にとって明らかである。
　ここで、刊行物発明の「低閾値電圧半導体素子」に関して、刊行物１には、「一方、レジストマスク５の下方では、所定幅Ｋに亘ってＢ+ イオンの注入が阻止され、埋込ｐ型層４ではなく、埋込低濃度ｐ型層１１が存在している。」（００３８段落）との記載から、「低閾値電圧半導体素子」が形成される 「前記ゲート電極下方の活性領域のうち少なくとも一部」では、追加の不純物注入がされていないことは明らかであり、また、導電性を付与するために半導体基板に導入する不純物の導入量は、半導体基板に形成するＭＯＳトランジスタ等の閾値等の半導体装置の特性に応じて適宜設定されるものであることは当業者にとって明らかであるから、刊行物発明の「低閾値電圧半導体素子」の閾値を従来周知の「真性ＭＯＳ装置」、即ち、本願発明１の「ＩタイプＭＯＳトランジスタ」と同程度とすることは、当業者が容易になし得たものである。
　また、刊行物発明の「通常閾値電圧半導体素子」は、「（２−４）対比・判断」の（ｃ）」で検討したとおり、ＭＯＳ（ＭＩＳ）トランジスタであることは明らかであるから、補正発明１の「第１トランジスタ」に相当し、刊行物発明が「通常閾値電圧半導体素子」を備えることは、実質的な相違点ではない。
　　
［相違点２について］
　刊行物１の図１（ｂ）及び「次に、図１（ｂ）に示すように、低閾値電圧ＭＯＳトランジスタを形成しようとする第１活性領域ＲeA（図中左方）において、保護酸化膜が形成された半導体基板１表面上に、素子分離絶縁膜２の端部から所定距離内にある部分を除く中央の一定領域，つまり少なくとも低濃度チャネルを形成しようとする領域を含む領域の表面を覆うレジストマスク５を形成する。その後、上方から比較的高エネルギーでＢ+ イオン注入を行って、埋込ｐ型層４を形成する。この埋込ｐ型層４は、後述のように、素子分離のチャネルストッパーや通常閾値電圧ＭＯＳトランジスタ（図中右方）のパンチスルーストッパー、閾値電圧制御用膜として機能する。」（００３８段落）の記載から、図１（ｂ）の素子分離絶縁膜２の下にイオン注入により導入された埋込Ｐ型層４が、実質的に「チャネルストッパ」の作用効果を奏することは当業者にとって明らかである。
　一方、本願発明１の「前記ウェル領域は、前記第２トランジスタを取り囲むように配置され」る構成の「ウェル領域」については、本願明細書に、「【００８３】領域Ａにおいて、フィ−ルド酸化膜１９に取り囲まれた素子領域には、例えば、ＥタイプのＮチャネルＭＯＳトランジスタが形成されている。このＭＯＳトランジスタは、Ｐタイプのウェル領域１５中に形成されている。　【００８４】ウェル領域１５は、素子領域直下の深い部分と、フィ−ルド酸化膜１９直下の浅い部分とから構成されている。ウェル領域１５の浅い部分は、チャネルストッパとして機能するが、深い部分と一体形成されている（不純物濃度がほぼ同じ）点において、従来のフィ−ルド酸化膜直下のみに設けるＰタイプの拡散領域と相違している。」（００８３段落及び００８４段落）、及び、「【００８６】領域Ｂにおいて、フィ−ルド酸化膜１９に取り囲まれた素子領域には、ＩタイプのＮチャネルＭＯＳトランジスタが形成されている。このＭＯＳトランジスタは、シリコン基板１１中に直接形成されている。　【００８７】領域Ｂのフィ−ルド酸化膜１９の直下には、チャネルストッパとして機能するウェル領域１５が形成されている。領域Ｂのウェル領域１５は、領域Ａのウェル領域１５と一体形成され（不純物濃度がほぼ同じ）、かつ、その深さは、領域Ａのウェル領域１５の浅い部分とほぼ同じになっている。　【００８８】領域Ｂのウェル領域１５は、上述のように、フィ−ルド酸化膜１９の直下にチャネルが形成されることを防止するチャネルストッパとして機能するが、領域Ａのウェル領域１５と一体形成されている点において、従来のフィ−ルド酸化膜直下のみに設けるＰタイプの拡散領域と相違している。」（００８６段落〜００８８段落）と記載されており、本願発明１の「ウェル領域」においてフィールド酸化膜１９の直下に形成されたイオン注入領域が、一般にチャネルストッパと呼ばれる領域であることは明らかである。
　したがって、刊行物発明が、素子分離絶縁膜下に導入された「チャネルストッパ」を明示的に備えてはいないものの、刊行物１の図１（ｂ）及び「この埋込ｐ型層４は、後述のように、素子分離のチャネルストッパーや通常閾値電圧ＭＯＳトランジスタ（図中右方）のパンチスルーストッパー、閾値電圧制御用膜として機能する。」（００３８段落）の記載から、図１（ｂ）の素子分離絶縁膜２の下にイオン注入により導入された埋込Ｐ型層４の部分が、実質的に「チャネルストッパ」の作用効果を奏することは当業者にとって明らかであり、また、刊行物発明の「前記第２の活性領域を他の領域から区画するための第２の素子分離絶縁膜」が素子分離のための領域であることは明らかであるから、刊行物発明の「第２の素子分離絶縁膜」の下に、本願発明１の「前記ウェル領域」でフィールド酸化膜１９の直下に形成されたイオン注入領域に相当する、チャネルストッパを形成することは、当業者が容易になし得たものである。
　また、刊行物発明の如く、「通常閾値電圧半導体素子」についても、「低閾値電圧半導体素子」と同様に、素子分離領域絶縁膜の下にチャネルストッパを形成するか否かは、当業者が必要に応じて適宜なし得たものである。
　　
　したがって、本願発明１は、刊行物１に記載された発明及び従来周知の技術に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　　
６．むすび
　以上のとおりであるから、本願は、請求項２ないし１８について検討するまでもなく、拒絶されるべきものである。
　よって、結論のとおり審決する。