【手続補正書】
【提出日】平成22年7月16日(2010.7.16)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】０１１１
【補正方法】変更
【補正の内容】
【０１１１】
本発明の上記で説明した実施形態は、一例であることだけを意図されたものである。添付の特許請求の範囲のみによって定義される本発明の範囲から逸脱せずに、当業者が、特定の実施形態に対する変更、修正、および変形をもたらすことができる。
本発明は、
直列ビットストリームコマンドパケットを供給する直列チャネル出力ポートと、直列ビットストリーム読み取りデータパケットを受け取る直列チャネル入力ポートとを有するコントローラであって、前記直列ビットストリームコマンドパケットがオペレーションコードおよびデバイスアドレスを含む、コントローラと、
メモリデバイスであって、前記コントローラから前記直列ビットストリームコマンドパケットを受け取る入力ポートを有し、前記デバイスアドレスが前記メモリデバイスに対応する場合に前記オペレーションコードを実行し、出力ポートを介して前記直列ビットストリームコマンドパケットを提供し、前記オペレーションコードが読み取り機能に対応する場合に前記出力ポートを介して前記直列ビットストリーム読み取りデータパケットをその後に提供する、メモリデバイスと
を含むメモリシステム、を提供する。
前記メモリシステムは、
前記メモリデバイスと前記コントローラとの間に直列に結合された少なくとも1つの介在するメモリデバイスをさらに含み、
前記少なくとも1つの介在するメモリデバイスが、前記直列ビットストリームコマンドパケットを受け取り、これを前記メモリデバイスに渡す入力ポートを有し、
前記デバイスアドレスが前記少なくとも1つの介在するメモリデバイスに対応するとともに、前記オペレーションコードが読み取り機能に対応する場合に、前記直列ビットストリーム読み取りデータパケットを後段に提供する、こととしてもよい。
相補クロック信号が、前記メモリデバイスおよび前記少なくとも1つの介在するメモリデバイスに並列に提供される、こととしてもよい。
相補クロック信号が、前記少なくとも1つの介在するメモリデバイスに提供され、前記少なくとも1つの介在するメモリデバイスによって前記メモリデバイスに渡され、前記メモリデバイスによって前記コントローラに渡される、こととしてもよい。
前記メモリシステムは、拡張モジュールおよびジャンパのうちの1つを受ける、前記コントローラと前記メモリデバイスとの間の拡張リンクをさらに含む、こととしてもよい。
前記少なくとも1つの介在するメモリデバイスが、前記拡張リンクとの電気的結合のために構成された結合手段を有する拡張モジュールの一部である、こととしてもよい。
前記メモリデバイスおよび前記少なくとも1つの介在するメモリデバイスが、それぞれ、ネイティブメモリコアと、前記直列ビットストリームコマンドパケットに応答して前記ネイティブメモリコアを制御する直列インターフェースおよび制御論理ブロックとを含む、こととしてもよい。
前記メモリデバイスネイティブメモリコアおよび前記少なくとも1つの介在するメモリデバイスネイティブメモリコアが、NANDフラッシュベースである、こととしてもよい。
前記メモリデバイスネイティブメモリコアおよび前記少なくとも1つの介在するメモリデバイスネイティブメモリコアが、異なる、こととしてもよい。
前記ネイティブメモリコアが、DRAMメモリコア、SRAMメモリコア、NANDフラッシュメモリコア、およびNORフラッシュメモリコアのうちの1つを含む、こととしてもよい。
前記直列ビットストリームコマンドパケットが、前記直列ビットストリームコマンドパケットのサイズが可変であるモジュラ構造を有する、こととしてもよい。
前記直列ビットストリームコマンドパケットが、前記オペレーションコードおよび前記デバイスアドレスを提供するコマンドフィールドを含む、こととしてもよい。
前記コマンドフィールドが、前記オペレーションコードを提供する第1サブフィールドと、前記デバイスアドレスを提供する第2サブフィールドとを含む、こととしてもよい。
前記直列ビットストリームコマンドパケットが、前記オペレーションコードおよび前記デバイスアドレスを提供するコマンドフィールドと、ロウアドレスおよびカラムアドレスのうちの1つを提供するアドレスフィールドとを含む、こととしてもよい。
前記直列ビットストリームコマンドパケットが、前記オペレーションコードおよび前記デバイスアドレスを提供するコマンドフィールドと、ロウアドレスおよびカラムアドレスのうちの1つを提供するアドレスフィールドと、書き込みデータを提供するデータフィールドとを含む、こととしてもよい。
前記コントローラが、前記直列ビットストリームコマンドパケットと並列にコマンドストローブを提供し、前記コマンドストローブが、前記直列ビットストリームコマンドパケットの長さと一致するアクティブレベルを有する、こととしてもよい。
前記コントローラが、前記直列ビットストリーム読み取りデータパケットと並列にデータ入力ストローブを提供し、前記データ入力ストローブが、前記直列ビットストリーム読み取りデータパケットの長さと一致するアクティブレベルを有する、こととしてもよい。
前記メモリデバイスが、前記デバイスアドレスが前記メモリデバイスに対応するときに、前記コマンドストローブの前記アクティブレベルに応答して前記直列ビットストリームコマンドパケットをラッチする、こととしてもよい。
前記メモリデバイス出力ポートが、前記データ入力ストローブの前記アクティブレベルに応答してイネーブルされる、こととしてもよい。
前記コマンドストローブおよび前記データ入力ストローブが、オーバーラップしない信号である、こととしてもよい。
前記コマンドストローブおよび前記データ入力ストローブが、少なくとも1つのデータラッチングクロックエッジによって分離される、こととしてもよい。
前記コマンドストローブが、少なくとも1つのデータラッチングクロックエッジによって隣接するコマンドストローブから分離される、こととしてもよい。
前記データ入力ストローブが、少なくとも1つのデータラッチングクロックエッジによって隣接するデータ入力ストローブから分離される、こととしてもよい。
本発明は、
特定のメモリ動作を実行するために直列に接続されたメモリデバイスのメモリデバイスを選択するコマンドフィールド
を含む、前記直列に接続されたメモリデバイスを有するメモリシステム用の一連のビットを含むコマンドパケット、を提供する。
前記コマンドフィールドが、前記メモリデバイスを選択するデバイスアドレスを提供する第1サブフィールドと、前記特定のメモリ動作に対応するオペレーションコードを提供する第2サブフィールドとを含む、こととしてもよい。
前記コマンドパケットが、前記オペレーションコードが読み取り動作または書き込み動作に対応するときにロウアドレスおよびカラムアドレスのうちの1つを提供する、前記コマンドフィールドに続くアドレスフィールドをさらに含み、前記アドレスフィールドが、前記ロウアドレスまたは前記カラムアドレスに対応するビット長を有する、こととしてもよい。
前記コマンドパケットが、前記オペレーションコードが前記書き込み動作に対応するときに前記メモリデバイスでの格納のための書き込みデータを提供する、前記アドレスフィールドに続くデータフィールドをさらに含み、前記データフィールドが、前記書き込みデータに対応するビット長を有する、こととしてもよい。
本発明は、
第1コマンドを受け取るステップと、
前記第1コマンドに応答して、直列接続されたメモリデバイスを有するメモリシステムの選択されたメモリデバイスの第1メモリバンク内でコア動作を実行するステップと、
前記第1メモリバンク内のコア動作の実行中に第2コマンドを受け取るステップと、
前記第2コマンドに応答して前記選択されたメモリデバイスの第2メモリバンク内でコア動作を実行するステップと
を含む、前記選択されたメモリデバイス内で同時動作を実行する方法、
を提供する。
前記第1メモリバンクおよび前記第2メモリバンクのうちの1つからの結果情報を要求する第3コマンドを受け取るステップと、
前記第3コマンドに応答して前記結果情報を含む読み取りデータパケットを出力するステップと
をさらに含む、こととしてもよい。
前記結果情報が、ステータスレジスタデータおよび読み取りデータのうちの1つを含む、こととしてもよい。
前記第1コマンド、前記第2コマンド、および前記第3コマンドが、
オペレーションコードおよびデバイスアドレスを提供する必須コマンドフィールドと、
前記オペレーションコードが読み取り動作または書き込み動作に対応するときにロウアドレスおよびカラムアドレスのうちの1つを提供する、前記コマンドフィールドに続くオプションのアドレスフィールドと、
前記オペレーションコードが前記書き込み動作に対応するときに書き込みデータを提供する、前記アドレスフィールドに続くオプションのデータフィールドと
を含むように論理的に構成された一連のビットを含むコマンドパケットである、こととしてもよい。
第1コマンドストローブが、前記第1コマンドと並列に受け取られ、前記第1コマンドストローブが、前記第1コマンドの長さに対応するアクティブ持続時間を有し、
第2コマンドストローブが、前記第2コマンドと並列に受け取られ、前記第2コマンドストローブが、前記第2コマンドの長さに対応するアクティブ持続時間を有する、こととしてもよい。
データ入力ストローブが、前記データ入力ストローブがアクティブレベルである間に前記読み取りデータパケットの出力をイネーブルするために受け取られる、こととしてもよい。
前記第1コマンドストローブおよび前記第2コマンドストローブが、少なくとも1つのデータラッチングクロックエッジだけ分離される、こととしてもよい。
前記第2コマンドストローブおよびデータ入力ストローブが、少なくとも1つのデータラッチングクロックエッジだけ分離される、こととしてもよい。
前記第1コマンドを受け取る前に前記選択されたメモリデバイスをパワーアップするステップをさらに含む、こととしてもよい。
パワーアップする前記ステップが、
パワー遷移の前に前記選択されたメモリデバイスをデフォルト状態に維持するために制御信号をアサートするステップと、
前記制御信号がアサートされている間に前記選択されたメモリデバイスの電力レベルを第1電圧レベルから第2電圧レベルに遷移させるステップと、
前記電力レベルが安定することを可能にするために時間の所定の持続時間だけ待つステップと、
前記選択されたメモリデバイスを前記デフォルト状態から解放するために前記制御信号をデアサートするステップであって、これによって前記選択されたメモリデバイス内の不測のプログラム動作または消去動作を防ぐステップと
を含む、こととしてもよい。
前記第2電圧レベルが、安定した回路動作のための最小電圧レベルである、こととしてもよい。
前記第2電圧レベルが、電源の最大動作電圧レベルである、こととしてもよい。
前記第1電圧レベルが、電源の低電力モード動作電圧レベルに対応する、こととしてもよい。
前記第1電圧レベルが、電源の不在に対応する、こととしてもよい。
前記メモリデバイスを前記デフォルト状態に維持するステップが、前記メモリデバイス内のデバイスレジスタにデフォルト値をセットするステップを含む、こととしてもよい。
前記デバイスレジスタが、コマンドレジスタを含む、こととしてもよい。
前記デフォルト状態からの前記メモリデバイスの解放の際にデバイス初期化を実行するステップをさらに含む、こととしてもよい。
デバイス初期化を実行する前記ステップが、前記メモリデバイスのデバイスアドレスおよびデバイス識別子情報を生成するステップを含む、こととしてもよい。
パワーアップする前記ステップが、
パワー遷移の前に前記メモリデバイスをデフォルト状態に維持するために、第1時刻に制御信号をアサートするステップと、
前記制御信号がアサートされている間の第2の後の時刻に前記メモリデバイスの電力レベルを第1レベルから第2レベルに遷移させるステップと、
前記電力レベルが安定することを可能にするために時間の所定の持続時間だけ待つステップと、
前記メモリデバイスを前記デフォルト状態から解放するために第3の後の時刻に前記制御信号をデアサートするステップであって、これによって前記メモリデバイス内の不測のプログラム動作または消去動作を防ぐステップと
を含む、こととしてもよい。
本発明は、
複数のメモリデバイスと前記デバイスを制御するコントローラとを含むメモリシステムであって、
前記コントローラが、前記複数のメモリデバイスの第1デバイスにビットストリームコマンドパケットを提供する出力ポートを有し、前記ビットストリームコマンドパケットが、オペレーションコードおよびデバイスアドレスを含み、
前記複数のメモリデバイスのそれぞれが、前記コントローラおよび前のメモリデバイスのうちの1つから前記ビットストリームコマンドパケットを受け取り、前記デバイスアドレスがそれに対応する場合に前記オペレーションコードを実行し、前記複数のメモリデバイスのそれぞれが、次のメモリデバイスおよび前記コントローラのうちの1つに前記ビットストリームコマンドパケットを提供し、ビットストリーム読み取りデータパケットが、前記オペレーションコードが読み取り機能に対応する場合に前記複数のメモリデバイスの最後のメモリデバイスから前記コントローラに提供される
メモリシステム、を提供する。
前記複数のメモリデバイスが、直列に接続され、最初のメモリデバイスおよび最後のメモリデバイスが、前記コントローラに接続される、こととしてもよい。
前記コントローラが、前記複数のメモリデバイスの最初のデバイスにビットストリームデータパケットを送る、こととしてもよい。
前記コントローラからの前記ビットストリームデータパケットと、前記ビットストリーム読み取りデータパケットとが、直列ビットストリームを含む、こととしてもよい。
前記コントローラからの前記ビットストリームデータパケットと、前記ビットストリーム読み取りデータパケットとが、並列ビットストリームを含む、こととしてもよい。
前記複数のメモリデバイスが、同一のタイプであるか、異なるタイプのメモリデバイスの混合物である、こととしてもよい。
本発明は、
複数のメモリデバイスと前記デバイスを制御するコントローラとを含むメモリシステムであって、前記メモリシステムが、第1コマンドを受け取る前に選択されたメモリデバイスをパワーアップする機能を実行することができる、こととしてもよい。
パワーアップする前記機能が、
パワー遷移の前に前記選択されたメモリデバイスをデフォルト状態に維持するために制御信号をアサートするステップと、
前記制御信号がアサートされている間に前記選択されたメモリデバイスの電力レベルを第1電圧レベルから第2電圧レベルに遷移させるステップと、
前記電力レベルが安定することを可能にするために時間の所定の持続時間だけ待つステップと、
前記選択されたメモリデバイスを前記デフォルト状態から解放するために前記制御信号をデアサートするステップであって、これによって前記選択されたメモリデバイス内の不測のプログラム動作または消去動作を防ぐ、デアサートするステップと
を含む、こととしてもよい。
パワーアップする前記機能が、
パワー遷移の前に前記メモリデバイスをデフォルト状態に維持するために、第1時刻に制御信号をアサートするステップと、
前記制御信号がアサートされている間の第2の後の時刻に前記メモリデバイスの電力レベルを第1レベルから第2レベルに遷移させるステップと、
前記電力レベルが安定することを可能にするために時間の所定の持続時間だけ待つステップと、
前記メモリデバイスを前記デフォルト状態から解放するために第3の後の時刻に前記制御信号をデアサートするステップであって、これによって前記メモリデバイス内の不測のプログラム動作または消去動作を防ぐ、デアサートするステップと
を含む、こととしてもよい。
【手続補正２】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
直列ビットストリームコマンドパケットを供給する直列チャネル出力ポートと、直列ビットストリーム読み取りデータパケットを受け取る直列チャネル入力ポートとを有するコントローラであって、前記直列ビットストリームコマンドパケットがオペレーションコードおよびデバイスアドレスを含む、コントローラと、
メモリデバイスであって、前記コントローラから前記直列ビットストリームコマンドパケットを受け取る入力ポートを有し、前記デバイスアドレスが前記メモリデバイスに対応する場合に前記オペレーションコードを実行し、出力ポートを介して前記直列ビットストリームコマンドパケットを提供し、前記オペレーションコードが読み取り機能に対応する場合に前記出力ポートを介して前記直列ビットストリーム読み取りデータパケットをその後に提供する、メモリデバイスと
を含むメモリシステム。
【請求項２】
前記メモリデバイスと前記コントローラとの間に直列に結合された少なくとも1つの介在するメモリデバイスをさらに含み、
前記少なくとも1つの介在するメモリデバイスが、前記直列ビットストリームコマンドパケットを受け取り、これを前記メモリデバイスに渡す入力ポートを有し、
前記デバイスアドレスが前記少なくとも1つの介在するメモリデバイスに対応するとともに、前記オペレーションコードが読み取り機能に対応する場合に、前記直列ビットストリーム読み取りデータパケットを後段に提供する、請求項1に記載のメモリシステム。
【請求項３】
前記直列ビットストリームコマンドパケットが、前記直列ビットストリームコマンドパケットのサイズが可変であるモジュラ構造を有する、請求項1に記載のメモリシステム。
【請求項４】
第1コマンドを受け取るステップと、
前記第1コマンドに応答して、直列接続されたメモリデバイスを有するメモリシステムの選択されたメモリデバイスの第1メモリバンク内でコア動作を実行するステップと、
前記第1メモリバンク内のコア動作の実行中に第2コマンドを受け取るステップと、
前記第2コマンドに応答して前記選択されたメモリデバイスの第2メモリバンク内でコア動作を実行するステップと
を含む、前記選択されたメモリデバイス内で同時動作を実行する方法。
【請求項５】
前記第1メモリバンクおよび前記第2メモリバンクのうちの1つからの結果情報を要求する第3コマンドを受け取るステップと、
前記第3コマンドに応答して前記結果情報を含む読み取りデータパケットを出力するステップと
をさらに含む、請求項4に記載の方法。
【請求項６】
複数のメモリデバイスと前記デバイスを制御するコントローラとを含むメモリシステムであって、
前記コントローラが、前記複数のメモリデバイスの第1デバイスにビットストリームコマンドパケットを提供する出力ポートを有し、前記ビットストリームコマンドパケットが、オペレーションコードおよびデバイスアドレスを含み、
前記複数のメモリデバイスのそれぞれが、前記コントローラおよび前のメモリデバイスのうちの1つから前記ビットストリームコマンドパケットを受け取り、前記デバイスアドレスがそれに対応する場合に前記オペレーションコードを実行し、前記複数のメモリデバイスのそれぞれが、次のメモリデバイスおよび前記コントローラのうちの1つに前記ビットストリームコマンドパケットを提供し、ビットストリーム読み取りデータパケットが、前記オペレーションコードが読み取り機能に対応する場合に前記複数のメモリデバイスの最後のメモリデバイスから前記コントローラに提供される
メモリシステム。
【請求項７】
前記複数のメモリデバイスが、直列に接続され、最初のメモリデバイスおよび最後のメモリデバイスが、前記コントローラに接続される、請求項6に記載のメモリシステム。
【請求項８】
前記コントローラが、前記複数のメモリデバイスの最初のデバイスにビットストリームデータパケットを送る、請求項6に記載のメモリシステム。
【請求項９】
前記コントローラからの前記ビットストリームデータパケットと、前記ビットストリーム読み取りデータパケットとが、直列ビットストリームを含む、請求項8に記載のメモリシステム。
【請求項１０】
前記コントローラからの前記ビットストリームデータパケットと、前記ビットストリーム読み取りデータパケットとが、並列ビットストリームを含む、請求項8に記載のメモリシステム。
【請求項１１】
前記複数のメモリデバイスが、同一のタイプであるか、異なるタイプのメモリデバイスの混合物である、請求項6に記載のメモリシステム。
【請求項１２】
複数のメモリデバイスと前記デバイスを制御するコントローラとを含むメモリシステムであって、前記メモリシステムが、第1コマンドを受け取る前に選択されたメモリデバイスをパワーアップする機能を実行することができる、メモリシステム。
【請求項１３】
パワーアップする前記機能が、
パワー遷移の前に前記選択されたメモリデバイスをデフォルト状態に維持するために制御信号をアサートするステップと、
前記制御信号がアサートされている間に前記選択されたメモリデバイスの電力レベルを第1電圧レベルから第2電圧レベルに遷移させるステップと、
前記電力レベルが安定することを可能にするために時間の所定の持続時間だけ待つステップと、
前記選択されたメモリデバイスを前記デフォルト状態から解放するために前記制御信号をデアサートするステップであって、これによって前記選択されたメモリデバイス内の不測のプログラム動作または消去動作を防ぐ、デアサートするステップと
を含む、請求項12に記載のメモリシステム。
【請求項１４】
パワーアップする前記機能が、
パワー遷移の前に前記メモリデバイスをデフォルト状態に維持するために、第1時刻に制御信号をアサートするステップと、
前記制御信号がアサートされている間の第2の後の時刻に前記メモリデバイスの電力レベルを第1レベルから第2レベルに遷移させるステップと、
前記電力レベルが安定することを可能にするために時間の所定の持続時間だけ待つステップと、
前記メモリデバイスを前記デフォルト状態から解放するために第3の後の時刻に前記制御信号をデアサートするステップであって、これによって前記メモリデバイス内の不測のプログラム動作または消去動作を防ぐ、デアサートするステップと
を含む、請求項12に記載のメモリシステム。