【誤訳訂正書】
【提出日】平成21年11月12日(2009.11.12)
【誤訳訂正１】
【訂正対象書類名】特許請求の範囲
【訂正対象項目名】全文
【訂正方法】変更
【訂正の内容】
【特許請求の範囲】
【請求項１】
入力バイアス電流相殺回路を含んだバイポーラ差動入力段において、
それらのベースがそれぞれ第１および第２の入力端子に接続され、それらのエミッタが共通エミッタノードで互いに接続された、第１および第２のバイポーラ入力トランジスタ（Ｑ１、Ｑ２）であって、前記第１および第２のトランジスタが、前記第１および第２の入力端子へ加えられた差動入力信号に応答して、それぞれの出力電流を導通するようにバイアスされる、第１および第２のバイポーラ入力トランジスタ（Ｑ１、Ｑ２）と、
前記第１および第２の出力電流を導通するように、前記第１の電源電圧と前記第１および第２の入力トランジスタの間にそれぞれ直列に接続された、第１および第２のバイポーラのカスコードトランジスタ（Ｑ４、Ｑ５）であって、前記第１および第２のカスコードトランジスタの前記ベースが、第２のノードで互いに接続される、第１および第２のバイポーラのカスコードトランジスタ（Ｑ４、Ｑ５）と、
そのエミッタが前記共通エミッタノードに接続された、バイポーラのトラッキングトランジスタ（Ｑ３）と、
前記共通エミッタノードに接続され、前記共通エミッタノードで第１のバイアス電流Ｉｂｉａｓ１を供給するように構成される、第１の電流源と、
そのベースが前記第２のノードに接続され、そのコレクタ・エミッタ回路が第２の電流源と前記トラッキングトランジスタのコレクタ・エミッタ回路との間に直列に接続された、第３のカスコードトランジスタ（Ｑ６）であって、前記第３のカスコードトランジスタおよび前記トラッキングトランジスタが、Ｉｂｉａｓ１／３で示される電流を導通するように、前記第１および第２の入力端子における電圧が互いに等しいときに前記第１および第２の入力トランジスタおよび前記トラッキングトランジスタ中の前記コレクタ電流、ならびにそれらの両端間の前記コレクタ・エミッタ電圧が、実質的に互いに等しくなるように、前記第２の電流源が、構成される、第３のカスコードトランジスタ（Ｑ６）と、
Ｉｂｉａｓ１／３を導通するように前記トラッキングトランジスタへ、ベース電流Ｉｔｒｋを供給するように構成され、且つ第１および第２のバイアス電流相殺電流Ｉｃｎｃｌ１、Ｉｃｎｃｌ２を、それぞれ前記第１および第２の入力トランジスタの前記ベースに供給し、Ｉｃｎｃｌ１≒Ｉｃｎｃｌ２≒Ｉｔｒｋになるようにし、それによって前記入力段の入力バイアス電流が減少されるように、コピー回路がさらに構成されたベース電流コピー回路と、
を含み、
前記ベース電流コピー回路が、第１、第２および第３のコレクタを有したラテラルＰＮＰトランジスタ（Ｑ７）を含み、前記ラテラルＰＮＰトランジスタは、その第１のコレクタが、前記トラッキングトランジスタの前記ベースに接続されて、Ｉｔｒｋを供給し、その第２および第３のコレクタが、前記第１および第２の入力トランジスタの前記ベースに接続されて、それぞれＩｃｎｃｌ１およびＩｃｎｃｌ２を導通しており、そのエミッタが、前記第３のカスコードトランジスタの前記コレクタに接続され、
前記入力段が、関連するコモンモード入力電圧範囲を有しており、前記ラテラルＰＮＰトランジスタは、そのエミッタ・ベースジャンクションが、順方向にバイアスされ、そのベース・コレクタジャンクションが、逆方向にバイアスされて、前記ラテラルＰＮＰトランジスタが、前記コモンモード入力電圧範囲にわたって、その線形領域中で動作するように接続される、
バイポーラ差動入力段。
【請求項２】
そのベースが前記共通エミッタノードに接続され、そのコレクタが第２の電源電圧に結合され、そのエミッタが第３のノードに接続されたＰＮＰトランジスタ（Ｑ８）と、
そのベース／コレクタが、前記第２のノードおよび前記第１の電源電圧に結合された電流源４２に接続され、そのエミッタが前記第３のノードに接続された、ダイオード結合のＮＰＮトランジスタ（Ｑ９）とをさらに含み、
前記ラテラルＰＮＰトランジスタの前記ベースが、前記第３のノードに接続される、
請求項１に記載の入力段。
【請求項３】
前記第１の電流源が、第１の電流源トランジスタ（Ｑ１０）を含み、その第１の電流源トランジスタ（Ｑ１０）は、そのコレクタが前記共通エミッタノードに接続され、そのエミッタが第２の電源電圧に結合され、そのベースがバイアス電圧ＶＢに接続されており、
前記第２の電流源は、
そのエミッタが前記第２の電源電圧に結合され、そのベースがＶＢに接続された第２の電流源トランジスタ（Ｑ１１）であって、前記第２の電流源トランジスタが、Ｉｂｉａｓ１／３を導通するように、前記第１および第２の電流源が、構成される、該第２の電流源トランジスタ（Ｑ１１）と、
前記第３のカスコードトランジスタの前記コレクタへ、前記第２の電流源トランジスタが導通した前記電流をミラーリングするために接続された、電流ミラー（Ｑ１３／Ｑ１４）とを含む、請求項１に記載の入力段。
【請求項４】
前記第１の電流源トランジスタが、第１の抵抗を介して前記第２の電源電圧に結合され、前記第２の電流源トランジスタが、第２の抵抗を介して前記第２の電源電圧に結合され、前記第１の抵抗値が、前記第２の抵抗値のほぼ１／３に等しいようになされ、前記第１の電流源トランジスタの前記エミッタサイズと前記第２の電流源トランジスタの前記エミッタサイズの間の前記比が、約３：１になるようになされる、請求項３に記載の入力段。
【請求項５】
前記入力段のコモンモード入力電圧が変化したとき、そうでなければ生じるはずの、アーリー効果によって誘導されるエラーが減少され、かつ、前記第１の電流源トランジスタのコレクタ電圧が、前記第２の電流源トランジスタのコレクタ電圧とほぼ等しくなるように、前記入力段が、前記第１の電流源トランジスタの前記コレクタと前記第２の電流源トランジスタの前記コレクタの間に、電圧ループを形成する、請求項３に記載の入力段。
【請求項６】
前記電流ミラーが、ダイオード接続のＰＮＰ入力トランジスタ（Ｑ１３）およびＰＮＰ出力トランジスタ（Ｑ１４）を含み、前記ミラーのトランジスタの前記エミッタが、それぞれの抵抗（Ｒ４／Ｒ５）を介して第４のノードに接続され、ＰＮＰトランジスタ（Ｑ１５）がＩｂｉａｓ１にほぼ等しい電流を前記第４のノードへ供給する様に、そのベースでバイアス電圧を受け取るＰＮＰトランジスタ（Ｑ１５）のコレクタ・エミッタ回路を介して前記第４のノードが前記第１の電源電圧に結合される、請求項３に記載の入力段。
【請求項７】
そのベースが前記共通エミッタノードに接続され、そのコレクタが前記第２の電源電圧に接続され、そのエミッタが前記第３のノードに接続されたＰＮＰトランジスタ（Ｑ８）と、
そのベース／コレクタが前記第２のノードおよび抵抗（Ｒ３）に接続され、Ｒ３の他方側が前記第４のノードに接続され、そのエミッタが前記第３のノードに接続されたダイオード接続のＮＰＮトランジスタ（Ｑ９）とをさらに含み、
前記ラテラルＰＮＰのベースが、前記第３のノードに接続され、そのエミッタが前記第３のカスコードトランジスタの前記コレクタに接続されており、
前記第２の電流源が、前記電流ミラーと前記第２の電流源トランジスタの間に接続されたダイオード接続のＮＰＮトランジスタ（Ｑ１２）をさらに含み、それによって、前記入力段のコモンモード入力電圧が変化したとき、そうでなければ生じるはずの、アーリー効果によって誘導されるエラーが減少されるように、前記入力段が、Ｑ８の前記ベース・エミッタジャンクション、Ｑ９の前記ベース・エミッタジャンクション、Ｒ３、Ｒ４、Ｑ１３の前記ベース・エミッタジャンクション、ならびにＱ１２の前記ベース・エミッタジャンクションを介して、前記第１の電流源トランジスタの前記コレクタと前記第２の電流源トランジスタの前記コレクタの間に、電圧ループを形成する、請求項６に記載の入力段。
【請求項８】
Ｖｂｅ（Ｑ８）＋Ｖｂｅ（Ｑ９）＋Ｉ＊Ｒ３＝Ｉ＊Ｒ４＋Ｖｂｅ（Ｑ１３）＋Ｖｂｅ（Ｑ１２）となるように、前記第１の電流源トランジスタの前記コレクタ電圧が、前記第２の電流源トランジスタの前記コレクタ電圧にほぼ等しくなるように、前記入力段が構成される、請求項７に記載の入力段。
【請求項９】
Ｑ１３が、ミラーのトランジスタＱ１４をオーバードライブして、前記第３のカスコードトランジスタの前記コレクタから転送された、前記ラテラルＰＮＰトランジスタの前記エミッタ電流を補償するように、Ｑ１３の前記コレクタとベースの間に接続された抵抗をさらに含む、請求項７に記載の入力段。
【誤訳訂正２】
【訂正対象書類名】明細書
【訂正対象項目名】００１６
【訂正方法】変更
【訂正の内容】
【００１６】
Ｑ１からＱ３のコレクタ電流およびコレクタ・エミッタ電圧を実質的に等しくすることは、アーリー効果から生じることがある相殺電流の不正確さを減少し、Ｑ３のベース電流が、Ｑ１およびＱ２のそれらに、高度な正確さで等しくなることを保証する。これらの条件下で、Ｑ３のベース電流が、Ｑ１およびＱ２のベースにコピーされたとき、入力ペアの入力バイアス電流は、ピコアンペアのレベルまで低く減少させることができる。Ｑ１からＱ３は、スパーベータトランジスタであることが好ましく、それは、本来、特定のコレクタ電流のために必要なベース電流を減少し、したがって入力ペアの入力バイアス電流をさらに減少するように働く。最善の結果を得るために、Ｑ１からＱ３は、殊にエミッタサイズ、温度係数およびベータに関して、整合した特性を有すべきである。
【誤訳訂正３】
【訂正対象書類名】明細書
【訂正対象項目名】００２５
【訂正方法】変更
【訂正の内容】
【００２５】
上記に述べたように、ＩＮ＋≒ＩＮ−のとき、電流源３２および３６の構成から、Ｑ１、Ｑ２およびＱ３が、実質的に等しいコレクタ電流Ｉを有するようにされる。カスコードトランジスタＱ４、Ｑ５およびＱ６のベースが、ノード３４ですべて互いに接続されるので、Ｑ１からＱ３のコレクタは、等しい電圧、すなわちノード３４より低い１つのベース・エミッタジャンクション電圧になる。Ｑ１からＱ３のエミッタが、共通エミッタノード３０で互いに接続される。その結果、Ｑ１、Ｑ２およびＱ３のコレクタ・エミッタ電圧は、実質的に等しくなる。上記に述べたように、Ｑ１からＱ３のコレクタ電流およびコレクタ・エミッタ電圧を実質的に等しくすると、アーリー効果から生じることがあるはずの不正確さが減少され、Ｑ３のベース電流が、Ｑ１およびＱ２のそれらに、高度な正確さで等しくなることが保証される。
【誤訳訂正４】
【訂正対象書類名】明細書
【訂正対象項目名】００３１
【訂正方法】変更
【訂正の内容】
【００３１】
図４に示すように構成されたとき、電圧ループが、Ｑ８およびＱ９のベース・エミッタジャンクション、Ｒ３、Ｒ４、ならびにＱ１３およびＱ１２のベース・エミッタジャンクションを介して、Ｑ１０のコレクタとＱ１１のコレクタの間に、形成される。このループは、Ｑ１０およびＱ１１のコレクタ電圧をほぼ等しくし、それらが、変化する入力コモンモード電圧と等しく変化することを可能にする。たとえば、入力コモンモード電圧が減少した場合、電圧ループによって、Ｑ１１とＱ１２のその両端間のコレクタ・エミッタ電圧が、同量だけそれらのコレクタ電流として、減少することが保証される。したがって、入力コモンモード電圧の変化に対して、それらのコレクタ電流間の３：１の比が一定に保たれ、それによって、入力コモンモード電圧が変化したとき、アーリー効果から生じる相殺電流エラーが、導入されないように防止される。