【事件の表示】
　特願２０１５−１９１０５７「持続性記憶装置を管理する方法およびシステム、ならびに非一時的コンピュータ読み取り可能プログラム」拒絶査定不服審判事件〔平成２８年　５月　９日出願公開、特開２０１６−　７１８９３、請求項の数（１７）〕について、次のとおり審決する。
【結　論】
　原査定を取り消す。
　本願の発明は、特許すべきものとする。
【理　由】
第１ 手続の経緯
　本願は，平成２７年９月２９日（パリ条約による優先権主張２０１４年９月３０日，米国）の出願であって，平成２８年１０月２１日付けで拒絶の理由が通知され，平成２９年３月２７日に手続補正書が提出され，同年８月２３日付けで拒絶査定（謄本送達日同年８月２９日。以下「原査定」という。）がなされ，これに対して同年１２月２２日に審判請求がなされ，平成３０年８月９日付けで当審により拒絶の理由が通知され，同年１１月２０日に手続補正書が提出されたものである。
第２　原査定の概要
　原査定の概要は次のとおりである。
１．（進歩性）この出願の下記の請求項に係る発明は、その出願前に日本国内又は外国において、頒布された下記の刊行物に記載された発明又は電気通信回線を通じて公衆に利用可能となった発明に基いて、その出願前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　　　　　記　　　（引用文献等については引用文献等一覧参照）
●理由１（進歩性）について
・請求項　１−２０
・引用文献等　１−６
＜引用文献等一覧＞
１．特表２０１４−５１５５３７号公報
２．特開２０１０−０７９４８６号公報
３．特開２００３−０５８４３２号公報
４．米国特許出願公開第２０１０／０１２２１４８号明細書
５．特開２０１１−０４０１４６号公報
６．特開２００９−２０５５７８号公報
第３　本願発明
　本願請求項１乃至１７に係る発明（以下「本願発明１」乃至「本願発明１７」という。）は，平成３０年１１月２０日の手続補正によって補正された特許請求の範囲の請求項１乃至１７に記載された，次のとおりのものと認める。
「　　【請求項１】
　持続性記憶装置を管理する方法であって、方法は、
　記憶機器内の制御モジュールが、事前読み取り要求のためのページを選択するステップを備え、前記ページは前記持続性記憶装置内に位置し、前記制御モジュールは前記持続性記憶装置に対して動作的に接続され、および前記持続性記憶装置は前記記憶機器内に位置し、前記方法はさらに、
　前記制御モジュールが、前記事前読み取り要求を前記ページに対して発するステップと、
　前記事前読み取り要求に応答し、前記ページ上に記憶されたデータについてのビットエラー値（ＢＥＶ）を受け取るステップと、
　前記ページについてのＢＥＶ閾値（Ｔ）を取得するステップとを備え、Ｔは、前記ページに関連付けられたプログラム／消去サイクル値と前記ページ上に記憶された前記データの保持時間とを使用して判定され、方法はさらに、
　前記ＢＥＶがＴよりも大きいという第１の判定を行なうステップを備え、
　方法はさらに、前記第１の判定に基づき、
　ｍページを識別するステップを備え、前記ｍページはページの集合であり、前記ページは前記ページの集合内にあり、方法はさらに、
　前記ｍページを将来の動作において割り当て不可能として設定するステップを備え、
　前記保持時間は、前記データが前記ページに書き込まれた第１の時間、および前記事前読み取り要求に関連付けられた第２の時間を使用して判定され、
　前記第１の時間は、メモリ内のインメモリデータ構造から取得され、前記メモリは制御モジュール内に置かれる、方法。
　　【請求項２】
　前記ページ上の前記データはエラー修正コードを使用して修正可能であるという第２の判定を行なうステップをさらに備え、方法はさらに、
　前記第２の判定に基づき、
　前記ページ上の前記データが新しい割り当て可能な持続性記憶装置内のページに書き込まれるようにスケジューリングするステップを備える、請求項１に記載の方法。
　　【請求項３】
　前記スケジューリングするステップの後に、
　ガーベジコレクション動作の一部として、前記ページ上の前記データを前記新しい割り当て可能なページに対して書き込むステップをさらに備える、請求項２に記載の方法。
　　【請求項４】
　前記第１の判定を行なった後に、前記ページ上の前記データはエラー修正コードを使用して修正可能でないという第２の判定を行なうステップをさらに備え、方法はさらに、
　前記第２の判定に基づき、ＲＡＩＤ修正機構を使用して前記ページ上の前記データを事前に修正する第３の判定を行なうステップを備える、請求項１に記載の方法。
　　【請求項５】
　前記第３の判定では、前記持続性記憶装置内の少なくとも１つの他のページのＢＥＶが考慮され、前記ページおよび前記少なくとも１つの他のページは、ＲＡＩＤストライプの一部である、請求項４に記載の方法。
　　【請求項６】
　将来の動作は、書き込み動作とガーベジコレクション動作とからなるグループから選択される少なくとも１つを含む、請求項１に記載の方法。
　　【請求項７】
　前記ＢＥＶは、前記ページ内の誤ったビットの割合を指定する、請求項１に記載の方法。
　　【請求項８】
　前記ＢＥＶは、前記ページ内の誤ったビットの数を指定する、請求項１に記載の方法。
　　【請求項９】
　前記ＢＥＶは、エラー修正コードを使用して判定される、請求項１に記載の方法。
　　【請求項１０】
　前記ページは、前記持続性記憶装置内の固体メモリモジュール上に位置し、前記固体メモリモジュールはマルチレベルセル（ＭＬＣ）を含む、請求項１に記載の方法。
　　【請求項１１】
　前記プログラム／消去サイクル値は、プログラム／消去値範囲である、請求項１に記載の方法。
　　【請求項１２】
　システムであって、
　記憶モジュール制御部と持続性記憶装置とを含む記憶モジュールと、
　前記記憶モジュールおよびクライアントに対して動作的に接続される制御モジュールとを備え、
　前記制御モジュールは、
　事前読み取り要求のためのページを選択するステップを行ない、前記ページは前記持続性記憶装置内に位置し、前記制御モジュールはさらに、
　前記事前読み取り要求を前記ページに対して発するステップと、
　前記事前読み取り要求に応答し、前記ページ上に記憶されたデータについてのビットエラー値（ＢＥＶ）を受け取るステップと、
　前記ページについてのＢＥＶ閾値（Ｔ）を取得するステップとを行ない、Ｔは、前記ページに関連付けられたプログラム／消去サイクル値と前記ページ上に記憶された前記データの保持時間とを使用して判定され、前記制御モジュールはさらに、
　前記ＢＥＶがＴよりも大きいという第１の判定を行なうステップを行ない、前記制御モジュールはさらに、
　前記第１の判定に基づき、
　ｍページを識別するステップを行ない、前記ｍページはページの集合であり、前記ページは前記ページの集合内にあり、前記制御モジュールはさらに、
　前記ｍページを将来の動作において割り当て不可能として設定するステップを行ない、
　前記制御モジュールはメモリを含み、前記メモリは、前記持続性記憶装置内に記憶されたすべてのデータについての発生時間と複数のエントリーとを含むインメモリデータ構造を含み、前記複数のエントリーの各々は、複数のＢＥＶ閾値のうちの１つ、複数のＰ／Ｅサイクル値のうちの１つ、および複数の保持時間のうちの１つを含み、
　前記ＢＥＶ閾値を取得するステップは、前記インメモリデータ構造において参照を行なうステップを含み、
　前記ページ上に記憶された前記データについての前記保持時間は、前記ページ上に記憶された前記データについての発生時間を使用して、前記メモリから判定される、システム。
　　【請求項１３】
　前記持続性記憶装置はフラッシュメモリを含み、前記ページは前記フラッシュメモリ内に位置する、請求項１２に記載のシステム。
　　【請求項１４】
　前記制御モジュールはさらに、
　前記ページ上の前記データはエラー修正コードを使用して修正可能であるという第２の判定を行なうステップをさらに行ない、前記制御モジュールはさらに、
　前記第２の判定に基づき、
　前記ページ上の前記データが新しい割り当て可能な持続性記憶装置内のページに書き込まれるようにスケジューリングするステップを行ない、
　前記スケジューリングするステップの後に、ガーベジコレクション動作の一部として、前記ページ上の前記データを前記新しい割り当て可能なページに対して書き込むステップを行なう、請求項１２に記載のシステム。
　　【請求項１５】
　前記制御モジュールはさらに、
　前記第１の判定を行なった後に、前記ページ上の前記データはエラー修正コードを使用して修正可能でないという第２の判定を行なうステップを行ない、
　前記第２の判定に基づき、ＲＡＩＤ修正機構を使用して前記ページ上の前記データを事前に修正する第３の判定を行なうステップを行なう、請求項１２に記載のシステム。
　　【請求項１６】
　前記第３の判定では、前記持続性記憶装置内の少なくとも１つの他のページのＢＥＶが考慮され、前記ページおよび前記少なくとも１つの他のページは、ＲＡＩＤストライプの一部である、請求項１５に記載のシステム。
　　【請求項１７】
　コンピュータ読み取り可能プログラムであって、前記コンピュータ読み取り可能プログラムがコンピュータプロセッサによって実行されると、前記コンピュータプロセッサは、
　記憶機器内の制御モジュールによって、事前読み取り要求のためのページを選択し、前記ページは持続性記憶装置内に位置し、前記制御モジュールは前記持続性記憶装置に対して動作的に接続され、および前記持続性記憶装置は前記記憶機器内に位置し、前記コンピュータプロセッサはさらに、
　前記制御モジュールによって、前記事前読み取り要求を前記ページに対して発し、
　前記事前読み取り要求に応答し、前記ページ上に記憶されたデータについてのビットエラー値（ＢＥＶ）を受け取り、
　前記ページについてのＢＥＶ閾値（Ｔ）を取得し、Ｔは、前記ページに関連付けられたプログラム／消去サイクル値と前記ページ上に記憶された前記データの保持時間とを使用して判定され、前記コンピュータプロセッサはさらに、
　前記ＢＥＶがＴよりも大きいという第１の判定を行ない、
　前記第１の判定に基づき、
ｍページを識別し、前記ｍページはページの集合であり、前記ページは前記ページの集合内にあり、前記コンピュータプロセッサはさらに、
　前記ｍページを将来の動作において割り当て不可能として設定し、
　前記保持時間は、前記データが前記ページに書き込まれた第１の時間、および前記事前読み取り要求に関連付けられた第２の時間を使用して判定され、
　前記第１の時間は、メモリ内のインメモリデータ構造から取得され、前記メモリは制御モジュール内に置かれる、プログラム。」
第４　引用文献，引用発明等
１　引用文献１に記載された事項及び引用発明
　原査定の拒絶の理由において引用した，本願の第一国出願前に既に公知である引用文献１，特表２０１４−５１５５３７号公報（平成２６年６月３０日公表。）には，関連する図面と共に，次の事項が記載されている。（下線は説明のため当審で付加。以下同様。）
Ａ　「【００１２】
　図１は、本開示の１つまたは複数の実施形態による少なくとも１つのメモリシステム１０４を含むコンピューティングシステム１００の機能ブロック図である。
メモリシステム１０４は
物理ホストインタフェース１０６、メモリシステムコントローラ１０８
および１つまたは複数のメモリデバイス
ＮＡＮＤフラッシュデバイスなどのソリッドステートメモリデバイス
が含まれ
Ｂ　「【００１７】
　
メモリデバイス１１０−１〜１１０−Ｎには、たとえば、いくつかの物理ページを含むいくつかのブロックへのグループ化が可能ないくつかのメモリセルが含まれ
１つのメモリデバイスは、１ページ当たり４３２０バイト（Ｂ）のデータ、１ブロック当たり１２８ページ、１プレーン当たり２０４８ブロック、および１デバイス当たり１６プレーンを含むことができ
【００１８】
　
動作時には、メモリシステムのメモリデバイス
に対し、１ページのデータとしてデータの書き込みおよび／または読み出しを実行することができ
Ｃ　「【００５８】
　図６に示す例において、
コントローラ６０８は、メモリ管理コンポーネント６１３およびメモリ制御コンポーネント６１１を備え
メモリ管理コンポーネント６１３は
メモリデバイス６１０−１〜６１０−Ｎに関する各種のメモリ管理機能と関連づけられたコンポーネント
を含む
【００５９】
　
メモリ制御コンポーネント６１１は
メモリデバイス６１０−１〜６１０−Ｎに対するデータの書き込み、
データの読み出し、および
消去に関連したメモリ動作を制御するように構成され
それらのメモリ動作は、ホストコマンド
に基づく
読み出しおよび／または書き込み
【００６０】
　制御コンポーネント６１１に結合されたメモリデバイス６１０−１〜６１０−Ｎは、図１で説明したデバイス１１０−１〜１１０−Ｎなどの不揮発性メモリデバイスであってよい。図６に示す例において、メモリデバイス６１０−１〜６１０−Ｎは、ＮＡＮＤフラッシュメモリデバイスである。上述のように、
メモリデバイス６１０−１〜６１０−Ｎ内のメモリセルをいくつかの物理ページと関連づけ、それらの物理ページを有するいくつかのブロックに編成することができ
Ｄ　「【００６２】
　
メモリ管理コンポーネント６１３は、いくつかの管理テーブル６１５を備え
テーブル６１５には、メモリデバイス６１０−１〜６１０−Ｎに関連した
内のブロックに関するブロックエイジおよび／またはブロック消去回数に関する情報を
含めることができ
デバイス６１０−１〜６１０−Ｎに関連したいくつかのエラー数
を保持することができ
読み出しビットエラーは、結果的に
ページ
の読み出しに関連したいくつかのエラービットが検出される読み出し動作を指すことができ
検出エラーの数がエラー訂正コンポーネント
によって訂正可能なエラー数の閾値を超える場合、そのビットエラーは訂正不可能ビットエラーと呼ばれ
テーブル６１５は、メモリデバイス６１０−１〜６１０−Ｎと関連づけられたブロックに発生した訂正可能および／または訂正不可能な読み出しビットエラーの数を保持することができ
Ｅ　「【００６４】
　いくつかの実施形態において、
コントローラ６０８は、
読み出しおよび書き込み動作など、各種の動作に関連したエラー発生
の動的な検出および回復を行うように構成され
将来の訂正不可能エラーを防止するために障害メモリリソース
ブロック
を利用から除外するように構成され
　上記記載事項Ａ乃至Ｅにより，引用文献１には次の発明（以下「引用発明」という。）が記載されているといえる。
「物理ホストインタフェース，メモリシステムコントローラ，および１つまたは複数のＮＡＮＤフラッシュデバイスなどのソリッドステートメモリデバイスが含むメモリシステムであって，
　前記メモリデバイスには，たとえば，いくつかの物理ページを含むいくつかのブロックへのグループ化が可能ないくつかのメモリセルが含まれ，１つのメモリデバイスは，１ページ当たり４３２０バイト（Ｂ）のデータ，１ブロック当たり１２８ページ，１プレーン当たり２０４８ブロック，および１デバイス当たり１６プレーンを含み，
　動作時には，前記メモリシステムの前記メモリデバイスに対し，１ページのデータとしてデータの書き込みおよび／または読み出しを実行することができ，
　前記メモリシステムコントローラは，メモリ管理コンポーネントおよびメモリ制御コンポーネントを備え，
　前記メモリ管理コンポーネントは，前記メモリデバイスに関する各種のメモリ管理機能と関連づけられたコンポーネントを含み，
　前記メモリ制御コンポーネントは，前記メモリデバイスに対するデータの書き込み，データの読み出し，およびデータの消去に関連したメモリ動作を制御するように構成され，それらのメモリ動作は，ホストコマンドに基づく読み出しおよび／または書き込みであり，
　メモリデバイス内のメモリセルをいくつかの物理ページと関連づけ，それらの物理ページを有するいくつかのブロックに編成することができ，
　前記メモリ管理コンポーネントは，いくつかの管理テーブルを備え，前記テーブルには，メモリデバイス内のブロックに関するブロックエイジおよび／またはブロック消去回数に関する情報を含めることができ，メモリデバイスに関連したいくつかのエラー数を保持することができ，
　読み出しビットエラーは，結果的にページの読み出しに関連したいくつかのエラービットが検出される読み出し動作を指すことができ，
　検出エラーの数がエラー訂正コンポーネントによって訂正可能なエラー数の閾値を超える場合，そのビットエラーは訂正不可能ビットエラーと呼ばれ，前記テーブルは，メモリデバイスと関連づけられたブロックに発生した訂正可能および／または訂正不可能な読み出しビットエラーの数を保持することができ，
　前記コントローラは，読み出しおよび書き込み動作など，各種の動作に関連したエラー発生の動的な検出および回復を行うように構成され，将来の訂正不可能エラーを防止するために障害メモリリソースであるブロックを利用から除外するように構成される
メモリシステム。」
２　引用文献２に記載された事項
　原査定の拒絶の理由において引用した，本願の第一国出願前に既に公知である引用文献２，特開２０１０−７９４８６号公報（平成２２年４月８日公開。）には，関連する図面と共に，次の事項が記載されている。
Ｆ　「【００１８】
　ここで
半導体記録装置の物理ブロックの書き換え回数を計数
警告ブロックとして判定するエラー訂正数の閾値を増加させる書き換え回数管理手段
Ｇ　「【００２１】
　また、
書き換え回数管理手段により、半導体記録装置の物理ブロックの書き換え回数を計数し、書き換え回数の増加に従い、警告ブロックと判定するエラー訂正数の閾値を増加
Ｈ　「【００３９】
　次に警告ブロックの判定及び登録について説明する。この処理はリードコマンドに応じて物理ブロックからデータを読み出す毎に行われる。図８は、警告ブロックの判定に関するフローであり、各ステップについて、以下詳細に説明する。
（Ｓ１）
データ読み出し手段６により１つの物理ブロックから読み出されたデータにエラーがあれば、ＥＣＣ訂正手段７でＥＣＣ訂正し、物理ブロック当たりのエラー訂正数を計数
（Ｓ２）物理ブロック当たりのエラー訂正数を、エラー訂正数閾値REF#CorNumと比較する。エラー訂正数がこのエラー訂正数閾値以下であれば、警告ブロックとせずに処理を終了する。
（Ｓ３）
物理ブロック当たりのエラー訂正数がREF#CorNum以上であれば、警告ブロックの候補とする。
（Ｓ４）当該物理ブロックを警告ブロック候補とした場合、警告ブロックテーブルに既に登録済みの警告ブロック数と、登録可能警告ブロック数とを比較する。
（Ｓ５）（登録済みの警告ブロック数）＜（登録可能警告ブロック数）の場合、警告ブロック候補をテーブルに警告ブロックとして登録して処理を終える。
（Ｓ６）テーブルには１ブロックづつ登録するので、Ｓ５の不等式が成り立たなければ、登録済みの警告ブロック数は登録可能警告ブロック数と等しい。この場合テーブルに登録済みの警告ブロックの中で、エラー訂正数の最小値（Min#Num）のブロックを求め、その最小値Min#Numと登録候補の警告ブロックのエラー訂正数とを比較する。
（Ｓ７）警告ブロック候補のエラー訂正数がMin#Numより大きい場合は、警告ブロック候補を警告ブロックとして警告ブロックテーブルに登録する。そしてエラー訂正数の最小値の警告ブロックは警告ブロックテーブルから解除して処理を終える。警告ブロック候補のエラー訂正数が最小値Min#Num以下であれば、警告ブロック候補を警告ブロックテーブルに登録することなく処理を終える。」
　上記Ｆ乃至Ｈの記載事項から，引用文献２には次のような技術的事項（以下，「技術的事項２」という。）が記載されているといえる。
「半導体記録装置の物理ブロックの書き換え回数を計数し，警告ブロックとして判定するエラー訂正数の閾値を増加させる書き換え回数管理手段具備し，前記書き換え回数管理手段により，半導体記録装置の物理ブロックの書き換え回数を計数し，書き換え回数の増加に従い，警告ブロックと判定するエラー訂正数の閾値を増加し，
　データ読み出し手段により１つの物理ブロックから読み出されたデータにエラーがあれば，ＥＣＣ訂正手段でＥＣＣ訂正し，物理ブロック当たりのエラー訂正数を計数し，物理ブロック当たりのエラー訂正数がREF#CorNum以上であれば，警告ブロックの候補とすること。」
３　引用文献３に記載された事項
　原査定の拒絶の理由において引用した，本願の第一国出願前に既に公知である引用文献３，特開２００３−５８４３２号公報（平成１５年２月２８日公開。）には，関連する図面と共に，次の事項が記載されている。
Ｉ　「【００３５】図１に基づいて前記記憶情報検証処理動作について全体的に説明する。
記憶情報検証処理動作の開始が指示されると、ＭＰＵ１１は、フラッシュインタフェース回路１２を介してフラッシュメモリ２に読み出し制御情報を供給させ、フラッシュメモリ２から所定の単位領域ＢＬＫのセクタデータＳｎと管理情報Ｍｎをリードしてデータバッファ３へ格納する
と共に、ＭＰＵ１１はＥＣＣ回路１４に、前記リードしたセクタデータＭｎに対して、対応するＥＣＣコードに基づくエラーチェックを実行させ
【００３６】次にＭＰＵ１１は、ＥＣＣ回路１４からエラーチェック結果を読み取る（図１の経路（２）参照）。ＥＣＣ回路１４でエラーが検出された場合には、ＭＰＵ１１はリードしたセクタデータに対応する管理情報Ｍｎに含まれるエラー発生回数を基に今回までに発生したエラー回数が、モードレジスタ２５が保有する所定回数を超えたか否かを判定する。所定回数とは、例えば前記パラメータ領域３２が保持する回数データが示す回数であって、その回数データはフラッシュメモリコントローラ４の初期化動作でモードレジスタ２５にイニシャルロードされる。或は
ＭＰＵ１１は、ＥＣＣ回路１４で検出したエラービット数がモードレジスタ２５が保有する所定ビット数を超えたか否かを判定
【００３７】図３には前記記憶情報検証処理の起動手順を例示する。電源投入時、フラッシュメモリコントローラ４が初期化される（Ｓ１）。初期化動作では、例えば、
フラッシュメモリ２のパラメータセクタ３２に保持されているパラメータが前記モードレジスタ２５にイニシャルロード
【００３８】電源投入時に記憶情報検証処理を行なわない場合には、ホストコンピュータからメモリカードアクセスの為のホストコマンドが発行されているか否かを判定し（Ｓ３）、発行されていればそのコマンドを処理して（Ｓ４）、再びステップＳ３に戻る。
【００３９】ステップＳ３においてホストコマンド発行されていなければ、一定時間毎に記憶情報検証処理を行なうか否かを第２イネーブルビットの値に基づいて判定する（Ｓ５）。一定時間毎に記憶情報検証処理を行なう場合には、アイドル時間に累計を計測する（Ｓ６）。即ち、ＭＰＵ１１のタイマ２６を用いて、
ＭＰＵ１１がホストコマンドを実行していない時間を計測
累積したアイドル時間が設定時間、即ちモードレジスタ２５にイニシャルロードされた時間情報が示す時間を超えたか否かを判定
　上記Ｉの記載事項から，引用文献３には次のような技術的事項（以下，「技術的事項３」という。）が記載されているといえる。
「記憶情報検証処理動作の開始が指示されると，ＭＰＵは，フラッシュインタフェース回路を介してフラッシュメモリに読み出し制御情報を供給させ，前記フラッシュメモリから所定の単位領域ＢＬＫのセクタデータと管理情報をリードしてデータバッファへ格納すると共に，前記ＭＰＵはＥＣＣ回路に，前記リードしたセクタデータに対して，対応するＥＣＣコードに基づくエラーチェックを実行させ，
　ＥＣＣ回路で検出したエラービット数がモードレジスタが保有する所定ビット数を超えたか否かを判定し，
　フラッシュメモリのパラメータセクタに保持されているパラメータが前記モードレジスタにイニシャルロードされ，
　ＭＰＵがホストコマンドを実行していない時間を計測し，累積したアイドル時間が設定時間，即ち前記モードレジスタにイニシャルロードされた時間情報が示す時間を超えたか否かを判定すること。」
第５　対比・判断
１　本願発明１について
（１）　対比
　本願発明１と引用発明とを対比する。
（あ）引用発明の「ＮＡＮＤフラッシュデバイスなどのソリッドステートメモリデバイス」，「メモリシステム」，「メモリシステムコントローラ」はそれぞれ，本願発明１の「持続性記憶装置」，「記憶機器」，「制御モジュール」に相当する。
（い）引用発明の「メモリデバイス」は，「いくつかの物理ページを含むいくつかのブロックへのグループ化が可能ないくつかのメモリセルが含まれ，１つのメモリデバイスは，１ページ当たり４３２０バイト（Ｂ）のデータ，１ブロック当たり１２８ページ，１プレーン当たり２０４８ブロック，および１デバイス当たり１６プレーンを含」むことから，本願発明１の「前記ページは前記持続性記憶装置内に位置」することとは，“前記ページは前記持続性記憶装置内に位置”する点で一致する。
（う）引用発明の「メモリデバイス」は，「動作時には，前記メモリシステムの前記メモリデバイスに対し，１ページのデータとしてデータの書き込みおよび／または読み出しを実行すること」ができ，「メモリシステムコントローラ」の「メモリ制御コンポーネント」は，「前記メモリデバイスに対するデータの書き込み，データの読み出し，およびデータの消去に関連したメモリ動作を制御するように構成され」ていることから，本願発明１の「記憶機器内の制御モジュールが、事前読み取り要求のためのページを選択するステップを備え」ることとは，下記の点（相違点１）で異なるものの，“記憶機器内の制御モジュールが，ページを選択するステップを備え”る点で一致する。
（え）引用発明の「メモリシステムコントローラ」は，「ＮＡＮＤフラッシュデバイスなどのソリッドステートメモリデバイス」との「データの書き込み，データの読み出し，およびデータの消去に関連したメモリ動作」を行うものであるから，「ＮＡＮＤフラッシュデバイスなどのソリッドステートメモリデバイス」と“動作的に接続され”ているといい得，さらに当該「ＮＡＮＤフラッシュデバイスなどのソリッドステートメモリデバイス」は，「メモリデバイス」内に位置しているといえることから，上記（い）及び（う）での検討も踏まえれば，引用発明と本願発明１とは，“記憶機器内の制御モジュールが，ページを選択するステップを備え，前記ページは前記持続性記憶装置内に位置し，前記制御モジュールは前記持続性記憶装置に対して動作的に接続され，および前記持続性記憶装置は前記記憶機器内に位置”するものである点で一致する。
（お）引用発明の「メモリ管理コンポーネント」に備えられる，「管理テーブル」には，「メモリデバイスに関連したいくつかのエラー数を保持」することができ，引用発明は「メモリデバイス内のメモリセルをいくつかの物理ページと関連づけ，それらの物理ページを有するいくつかのブロックに編成することができ」るものである。また「読み出しビットエラーは，結果的にページの読み出しに関連したいくつかのエラービットが検出される読み出し動作を指すことができ」るものであることから，当該「読み出しビットエラー」は，本願発明１の「ビットエラー値（ＢＥＶ）」といい得，引用発明と本願発明１の「前記ページについてのＢＥＶ閾値（Ｔ）を取得するステップとを備え、Ｔは、前記ページに関連付けられたプログラム／消去サイクル値と前記ページ上に記憶された前記データの保持時間とを使用して判定され」ることとは，下記の点（相違点２）で異なるものの，“前記ページ上に記憶されたデータについてのビットエラー値（ＢＥＶ）を受け取るステップ”を備える点で一致する。
（か）引用発明は，「検出エラーの数がエラー訂正コンポーネントによって訂正可能なエラー数の閾値を超える場合，そのビットエラーは訂正不可能ビットエラーと呼ばれ，前記テーブルは，メモリデバイスと関連づけられたブロックに発生した訂正可能および／または訂正不可能な読み出しビットエラーの数を保持することができ」るとと共に，「前記コントローラは，読み出しおよび書き込み動作など，各種の動作に関連したエラー発生の動的な検出および回復を行うように構成され，将来の訂正不可能エラーを防止するために障害メモリリソースであるブロックを利用から除外するように構成」ている。上記「訂正可能なエラー数の閾値」は，本願発明１の「前記ページについてのＢＥＶ閾値（Ｔ）」と，「ビットエラー値（ＢＥＶ）」と比較する対象の値である点で共通する。
　また，引用発明の「障害メモリリソースであるブロック」は，“ページの集合”といい得るから，本願発明１の「ｍページ」に相当し，引用発明の「利用から除外する」ことは，本願発明１の「将来の動作において割り当て不可能として設定する」ことと共通するから，以上総合すると，引用発明と本願発明１の「前記ＢＥＶがＴよりも大きいという第１の判定を行なうステップを備え、方法はさらに、前記第１の判定に基づき、ｍページを識別するステップを備え、前記ｍページはページの集合であり、前記ページは前記ページの集合内にあり、方法はさらに、前記ｍページを将来の動作において割り当て不可能として設定するステップを備え」ることとは，下記の点（相違点３）で異なるものの，“前記ＢＥＶがＴよりも大きいという第１の判定を行なうステップを備え，方法はさらに，前記第１の判定に基づき，ｍページを識別するステップを備え，前記ｍページはページの集合であり，前記ページは前記ページの集合内にあり，方法はさらに，前記ｍページを将来の動作において割り当て不可能として設定するステップを備える”点で一致する。
（き）引用発明は「メモリシステム」に係るものであるが，当該「メモリシステム」は，本願発明１の「持続性記憶装置」に相当し，また，「メモリシステムコントローラ」による「メモリ管理機能」や「各種の動作に関連したエラー発生の動的な検出および回復」といった管理を行う“方法”についても実質的に開示するものであるといえることから，引用発明と本願発明１とは，“持続性記憶装置を管理する方法”である点で共通するといえる。
（く）以上，（あ）乃至（き）の検討から，引用発明と本願発明１とは，次の一致点及び相違点を有する。
〈一致点〉
　持続性記憶装置を管理する方法であって，方法は，
　記憶機器内の制御モジュールが，ページを選択するステップを備え，前記ページは前記持続性記憶装置内に位置し，前記制御モジュールは前記持続性記憶装置に対して動作的に接続され，および前記持続性記憶装置は前記記憶機器内に位置し，前記方法はさらに，
　前記ページ上に記憶されたデータについてのビットエラー値（ＢＥＶ）を受け取るステップ
を備え，
　前記ＢＥＶがＴよりも大きいという第１の判定を行なうステップを備え，
　方法はさらに，前記第１の判定に基づき，
　ｍページを識別するステップを備え，前記ｍページはページの集合であり，前記ページは前記ページの集合内にあり，方法はさらに，
　前記ｍページを将来の動作において割り当て不可能として設定するステップを備える
方法。
〈相違点１〉
　本願発明１の「制御モジュール」が，「事前読み取り要求のための」ページを選択し，「前記事前読み取り要求を前記ページに対して発する」のに対し，引用発明の「メモリシステムコントローラ」は，単にページを選択するものであって，事前読み取り要求を当該ページに対して発するものではない点。
〈相違点２〉
　本願発明１が，「ページ上に記憶されたデータについてのビットエラー値（ＢＥＶ）を受け取る」のが，「前記事前読み取り要求に応答」してなされるのに対し，引用発明は，「事前読み取り要求」について特定されておらず，したがって「前記事前読み取り要求に応答」してなされるものではない点。
〈相違点３〉
　本願発明１が，「ページについてのＢＥＶ閾値（Ｔ）を取得」し，当該「Ｔは、前記ページに関連付けられたプログラム／消去サイクル値と前記ページ上に記憶された前記データの保持時間とを使用して判定」され，「前記保持時間は、前記データが前記ページに書き込まれた第１の時間、および前記事前読み取り要求に関連付けられた第２の時間を使用して判定」され，さらに「前記第１の時間は、メモリ内のインメモリデータ構造から取得され、前記メモリは制御モジュール内に置かれる」のに対し，引用発明の「閾値」（Ｔ）は，「エラー訂正コンポーネントによって訂正可能なエラー数の閾値」であって，「前記ページに関連付けられたプログラム／消去サイクル値と前記ページ上に記憶された前記データの保持時間とを使用して判定」されるものではなく，「前記保持時間」は，「前記データが前記ページに書き込まれた第１の時間、および前記事前読み取り要求に関連付けられた第２の時間を使用して判定」され，さらに「前記第１の時間」は、「メモリ内のインメモリデータ構造から取得され、前記メモリは制御モジュール内に置かれる」ものではない点。
（２）　相違点についての判断
　事案に鑑み，先に相違点３について検討する。
　上記引用文献２及び引用文献３（特に上記記載事項Ｆ乃至Ｉの下線部）には，技術的事項２及び３が記載されているものの，「ページについてのＢＥＶ閾値（Ｔ）を取得」し，当該「Ｔは、前記ページに関連付けられたプログラム／消去サイクル値と前記ページ上に記憶された前記データの保持時間とを使用して判定」され，「前記保持時間は、前記データが前記ページに書き込まれた第１の時間、および前記事前読み取り要求に関連付けられた第２の時間を使用して判定」され，さらに「前記第１の時間は、メモリ内のインメモリデータ構造から取得され、前記メモリは制御モジュール内に置かれる」ことは記載も示唆もされておらず，当該事項は当業者にとって自明な事項でもない。
　したがって，上記その余の相違点について判断するまでもなく，本願発明１は，当業者であっても，引用発明及び引用文献２乃至３に記載された技術的事項に基づいて容易に発明できたものとはいえない。
２　本願発明１２及び１７について
　本願発明１２及び１７は，本願発明１と概ねカテゴリー表現のみ異なる発明であり，本願発明１と同様の理由により，当業者であっても引用発明及び引用文献２乃至３に記載された技術的事項に基づいて容易に発明できたものとはいえない。
３　本願発明２乃至１１，１３乃至１６について
　本願発明２乃至１１は請求項１を直接もしくは間接的に引用するものであり，本願発明１３乃至１６は本願発明１２を直接もしくは間接的に引用するものであって，本願発明１の上記相違点３に係る構成と同一の構成を備えるものであるから，本願発明１と同じ理由により，当業者であっても引用発明及び引用文献２乃至３に記載された技術的事項に基づいて容易に発明できたものとはいえない。
第６　原査定についての判断
　平成３０年１１月２０日付けの手続補正により，補正後の請求項１乃至１７は，上記相違点３に係る技術的事項を有するものとなった。当該事項は，原査定における引用文献１乃至３のほか，引用文献４乃至６にも記載されておらず，本願の第一国出願前における周知技術でもないので，本願発明１乃至１７は，当業者であっても，原査定における引用文献１乃至６に基づいて容易に発明できたものではない。したがって，原査定を維持することはできない。
第７　当審拒絶理由について
＜特許法３６条６項２号について＞
　当審から，請求項１乃至１１，１３乃至１５及び１７乃至２０の，「前記ページ上に記憶された前記データの保持時間」につき構成が不明確であるとの拒絶の理由を通知しているが，平成３０年１１月２０日付けの手続補正において，上記，「第３　本願発明」の項に掲げたとおりに補正された結果，この拒絶の理由は解消した。
　当審から，請求項１６の，「ＢＥＶ値を取得するステップ」につき構成が不明確であるとの拒絶理由を通知しているが，平成３０年１１月２０日付けの手続補正において，上記，「第３　本願発明」の項に掲げたとおりに補正された結果，この拒絶の理由は解消した。
第８　むすび
　以上のとおり，原査定の理由によっては，本願を拒絶することはできない。
　また，他に本願を拒絶すべき理由を発見しない。
　よって，結論のとおり審決する。