【手続補正書】
【提出日】平成22年6月7日(2010.6.7)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
多チャネルＤＡＣ回路において、
複数のＤＡＣチャネルを定めるように複数の第２の段に結合された第１のＤＡＣ段を備え、
前記複数のＤＡＣチャネルのそれぞれは、ＤＣ伝達関数を有し、
前記複数の第２の段のそれぞれの出力は、個別のＤＡＣチャネル出力を定め、
前記多チャネルＤＡＣ回路は、共有された一組のキャリブレーション係数を使用して、前記複数のＤＡＣチャネルの少なくとも第１および第２のチャネルのＤＣ伝達関数の補正を可能にすることを特徴とする多チャネルＤＡＣ回路。
【請求項２】
前記多チャネルＤＡＣ回路は、一組の共有されたコンポーネントを備え、
前記共有された素子は、前記複数のＤＡＣチャネルのうちの選択されたもののＤＣ伝達関数の決定に寄与する素子であり、
前記共有された一組のキャリブレーション係数は、前記一組の共有されたコンポーネントのＤＣ伝達関数の補正を可能にするために与えられていることを特徴とする請求項１に記載の多チャネルＤＡＣ回路。
【請求項３】
前記一組の共有されたコンポーネントは、前記複数のＤＡＣチャネルのうちの前記選択されたものの一部を定める第２の段に対する入力を供給することを特徴とする請求項２に記載の多チャネルＤＡＣ回路。
【請求項４】
前記一組の共有されたコンポーネントは、前記第１の段の一部として設けられていることを特徴とする請求項３に記載の多チャネルＤＡＣ回路。
【請求項５】
前記一組の共有されたコンポーネントは、前記回路の第１の段の中に設けられ、前記複数の第２の段のうちの選択されたものに出力を供給することを特徴とする請求項２に記載の多チャネルＤＡＣ回路。
【請求項６】
前記一組の共有されたコンポーネントは、前記多チャネルＤＡＣ回路の中のＤＣ誤差の主要な原因であることを特徴とする請求項２に記載の多チャネルＤＡＣ回路。
【請求項７】
キャリブレーション手段をさらに備え、
前記キャリブレーション手段は、前記共有された一組のキャリブレーション係数を適用して、前記ＤＣ伝達関数の補正を可能にするように構成されていることを特徴とする請求項１に記載の多チャネルＤＡＣ回路。
【請求項８】
前記キャリブレーション手段は、複数の利用可能なチャネルのうちの個別のチャネルの選択の前に、前記共有された一組のキャリブレーション係数を適用するように構成されていることを特徴とする請求項７に記載の多チャネルＤＡＣ回路。
【請求項９】
前記キャリブレーション手段は、複数の利用可能なチャネルのうちの個別のチャネルの選択の後に、前記共有された一組のキャリブレーション係数を適用するように構成されていることを特徴とする請求項７に記載の多チャネルＤＡＣ回路。
【請求項１０】
前記第１の段は、複数のレベルセッティング素子を備えることを特徴とする請求項１に記載の多チャネルＤＡＣ回路。
【請求項１１】
前記共有された一組のキャリブレーション係数は、前記複数のレベルセッティング素子のそれぞれに対するキャリブレーション係数を含むことを特徴とする請求項１０に記載の多チャネルＤＡＣ回路。
【請求項１２】
前記第１の段に対する入力語が、プライマリ・インプットと前記第１の段との間をインターフェースするデジタル制御ブロックにより供給され、前記デジタル制御ブロックは、前記共有された一組のキャリブレーション係数を記憶するように構成されたデジタルメモリに結合されて、したがって、前記第１の段に供給される各入力語は、前記第１の段へ入力される前に、キャリブレーション・レジストリ内に与えられた係数により修正されることを特徴とする請求項１に記載の多チャネルＤＡＣ回路。
【請求項１３】
前記デジタル制御ブロックは、少なくとも１つのキャリブレーション・アルゴリズムの処理を生じさせるように構成された処理素子を備え、
前記キャリブレーション・アルゴリズムは、ハードウェア又はソフトウェアに組み込まれ、前記デジタルメモリ内に記憶された前記係数に基づいて前記入力語の補正を生じさせるために与えられていることを特徴とする請求項１２に記載の多チャネルＤＡＣ回路。
【請求項１４】
前記デジタル制御ブロックの前記処理素子は、チップの外に設けられていることを特徴とする請求項１３に記載の多チャネルＤＡＣ回路。
【請求項１５】
前記デジタル制御ブロックのすべてのコンポーネントは、チップの外に設けられていることを特徴とする請求項１３に記載の多チャネルＤＡＣ回路。
【請求項１６】
前記デジタル制御ブロック、プライマリ・インプット、及びデジタルメモリは、ＤＡＣの前記第１および第２の段と異なるチップ上に設けられていることを特徴とする請求項１３に記載の多チャネルＤＡＣ回路。
【請求項１７】
前記共有された一組のキャリブレーション係数は、前記複数のＤＡＣチャネルのすべてのＤＣ伝達関数の補正を可能にするために与えられていることを特徴とする請求項１に記載の多チャネルＤＡＣ回路。
【請求項１８】
前記チャネルのすべては、前記チャネルの他のものと相互に関連していることを特徴とする請求項１に記載の多チャネルＤＡＣ回路。
【請求項１９】
前記チャネルの一部は、前記チャネルの他のものと相互に関連していることを特徴とする請求項１に記載の多チャネルＤＡＣ回路。
【請求項２０】
複数の第１の段の出力のそれぞれは、単一の組の素子から得られ、したがって、ＤＣ誤差原因が、前記多チャネルＤＡＣ回路の各チャネルに共通であることを特徴とする請求項１に記載の多チャネルＤＡＣ回路。
【請求項２１】
前記共有された一組のコンポーネントは、前記多チャネルＤＡＣ回路の中のＤＣ誤差の主要な原因であることを特徴とする請求項２に記載の多チャネルＤＡＣ回路。
【請求項２２】
前記共有された一組のコンポーネントは、一組のレジスタとして設けられていることを特徴とする請求項２に記載の多チャネルＤＡＣ回路。
【請求項２３】
前記共有された一組のキャリブレーション係数は、メモリに記憶されていることを特徴とする請求項１に記載の多チャネルＤＡＣ回路。
【請求項２４】
前記メモリは、ＤＡＣと異なるチップ上に設けられていることを特徴とする請求項２３に記載の多チャネルＤＡＣ回路。
【請求項２５】
前記共有された一組のキャリブレーション係数は、ソフトウェア内に与えられることを特徴とする請求項２３に記載の多チャネルＤＡＣ回路。
【請求項２６】
ＤＡＣ回路を備えるアナログ／デジタル変換器（ＡＤＣ）であって、
前記ＤＡＣ回路は、複数のＤＡＣチャネルを定めるように複数の第２の段に結合された第１のＤＡＣ段を備え、
前記第１の段は、前記複数の第２の段のうちの選択されたものと共有する一組のコンポーネントを有し、前記第１の段が結合された前記第２の段のそれぞれに対する第１の段の出力を供給し、
前記複数の第２の段のそれぞれは、ＤＡＣチャネルに対する出力を供給し、
前記多チャネルＤＡＣ回路は、前記一組のコンポーネントを共有するチャネルのそれぞれに対するキャリブレーション係数が、前記一組のコンポーネントを共有するチャネルのすべてにわたり共有されるように構成され、
前記ＤＡＣ回路は、前記ＡＤＣの中でフィードバック構成で設けられていることを特徴とするＡＤＣ。
【請求項２７】
複数のチャネルのうちの選択されたものの間の関連を有する多チャネルＤＡＣ回路であって、
複数のチャネルのキャリブレーションに使用する単一の組のキャリブレーション係数を有することを特徴とする多チャネルＤＡＣ回路。
【請求項２８】
第１の段および複数の第２の段を備えることを特徴とする請求項２７に記載の多チャネルＤＡＣ回路。
【請求項２９】
前記関連は、前記第１の段のコンポーネントを、複数の第２の段と共有することにより与えられることを特徴とする請求項２７に記載の多チャネルＤＡＣ回路。
【請求項３０】
多チャネルＤＡＣ回路のキャリブレーションの方法であって、
ａ）複数のＤＡＣチャネルを定めるように複数の第２の段に結合された第１のＤＡＣ段を設けるステップであって、前記複数のＤＡＣチャネルのそれぞれは、ＤＣ伝達関数を有し、前記複数の第２の段のそれぞれの出力は、個別のＤＡＣチャネル出力を定めるものであるステップと、
ｂ）前記複数のＤＡＣチャネルの少なくとも第１および第２のチャネルのＤＣ伝達関数の補正を可能にするように、共有された一組のキャリブレーション係数を使用するステップと
を含むことを特徴とする方法。
【請求項３１】
前記共有された一組のキャリブレーション係数は、共有された一組のコンポーネント上で動作可能であり、
前記共有された一組のコンポーネントは、前記第１の段の一部として設けられ、前記少なくとも第１および第２のチャネルにより共有されることを特徴とする請求項３０に記載の方法。
【請求項３２】
前記共有された一組のキャリブレーション係数を使用するステップは、メモリから、前記共有された一組のキャリブレーション係数を読み出すステップを含むことを特徴とする請求項３０に記載の方法。
【請求項３３】
前記読み出しは、前記多チャネルＤＡＣ回路から離れたメモリからの読み出しを生じさせることを特徴とする請求項３２に記載の方法。