【事件の表示】
　特願２０１５−５４７４２０「不揮発性メモリを有する集積回路及び製造方法」拒絶査定不服審判事件〔平成２６年　６月１９日国際公開、ＷＯ２０１４／０９３１２６、平成２８年　２月　８日国内公表、特表２０１６−５０３９６０、請求項の数（１０）〕について、次のとおり審決する。
【結　論】
　原査定を取り消す。
　本願の発明は、特許すべきものとする。
【理　由】
第１　手続の経緯　
　本願は，平成２５年（２０１３年）１２月５日（パリ優先権主張　外国庁受理２０１２年１２月１４日　米国，以下，左の日を「本願優先日」という。）を国際出願日とする出願であって，その手続の経緯は以下のとおりである。
平成２８年１２月２７日　拒絶理由通知
平成２９年　３月３０日　意見書・手続補正
平成２９年　４月２７日　拒絶査定（以下，「原査定」という。）
平成２９年　８月　８日　審判請求・手続補正
平成３０年　６月２１日　拒絶理由通知（以下，「当審拒絶理由」という。）
平成３０年１０月　３日　意見書・手続補正（以下，「当審補正」という。）
　
第２　原査定の概要
　原査定の概要は次のとおりである。
　本願請求項１−１３に係る発明は，以下の引用文献Ａ−Ｃに記載された発明又は電気通信回線を通じて公衆に利用可能となった発明に基いて，本願優先日前にその発明の属する技術の分野における通常の知識を有する者（以下，「当業者」という。）が容易に発明できたものであるから，特許法第２９条第２項の規定により特許を受けることができない。
　引用文献等一覧
引用文献Ａ　米国特許出願公開第２０１２／０２４８５２３号明細書
引用文献Ｂ　特開２０１１−０１４９２０号公報
引用文献Ｃ　米国特許出願公開第２００６／０１１８８５７号明細書
　
第３　当審拒絶理由の概要
　当審拒絶理由の概要は次のとおりである。
１　本願請求項１−６，８，９に係る発明は，以下の引用文献１に記載された発明又は電気通信回線を通じて公衆に利用可能となった発明であるから，特許法第２９条第１項第３号に該当し，特許を受けることができない。
２　本願請求項１−１０に係る発明は，以下の引用文献１に記載された発明又は電気通信回線を通じて公衆に利用可能となった発明に基いて，本願優先日前に当業者が容易に発明をすることができたものであるから，特許法第２９条第２項の規定により特許を受けることができない。
　引用文献等一覧
引用文献１　特開２０１０−２０５７９１号公報
　
第４　本願発明
　本願の請求項１ないし１０に係る発明（以下，それぞれ「本願発明１」ないし「本願発明１０」という。）は，当審補正で補正された特許請求の範囲の請求項１ないし１０に記載された事項により特定される次のとおりのものと認められる。
「【請求項１】
　第１の領域に形成され，かつ，選択ゲート誘電体の上に配置された選択ゲートと，前記選択ゲートの側壁上に形成され，かつ，１つ以上の誘電層を有する電荷トラップ誘電体の上に配置されたメモリゲートと，を含むメモリセルと，
　第２の領域に形成され，かつ，前記電荷トラップ誘電体とは異なる第１の論理ゲート誘電体の上に配置された第１の論理ゲートを含む第１のトランジスタと，
　第３の領域に形成され，かつ，前記電荷トラップ誘電体とは異なる第２の論理ゲート誘電体の上に配置された第２の論理ゲートを含む第２のトランジスタと，
を備え，
　前記メモリゲートは，前記第２の論理ゲートの厚さと実質的に同様の幅を有し，　前記選択ゲート誘電体，前記第１の論理ゲート誘電体，及び前記第２の論理ゲート誘電体は，それぞれ互いに異なる厚さを有し，
　前記第２の論理ゲート誘電体の厚さは，前記選択ゲート誘電体の厚さよりも小さく，かつ，前記選択ゲート誘電体の厚さは，前記第１の論理ゲート誘電体の厚さよりも小さい，半導体デバイス。
【請求項２】
　前記選択ゲート及び前記第１の論理ゲートが実質的に同じ厚さである，請求項１に記載の半導体デバイス。
【請求項３】
　前記電荷トラップ誘電体は，前記メモリゲートと前記選択ゲートの前記側壁との間に配置されている，請求項１に記載の半導体デバイス。
【請求項４】
　前記電荷トラップ誘電体が，２つの二酸化シリコン層の間に挟まれた窒化物層を含む，請求項３に記載の半導体デバイス。
【請求項５】
　前記第２の論理ゲートが前記第１の論理ゲートよりも薄い，請求項１に記載の半導体デバイス。
【請求項６】
　前記選択ゲート及び前記第１の論理ゲートが第１のゲート導体層を含む，請求項１に記載の半導体デバイス。
【請求項７】
　前記第１のゲート導体層が単一のポリ（多結晶）層を含む，請求項６に記載の半導体デバイス。
【請求項８】
　前記メモリゲート及び前記第２の論理ゲートが第２のゲート導体層を含む，請求項１に記載の半導体デバイス。
【請求項９】
　前記第２のゲート導体層が単一のポリ（多結晶）層を含む，請求項８に記載の半導体デバイス。
【請求項１０】
　前記第１の領域は，メモリコア領域を備え，
　前記第２の領域は，高電圧制御論理領域を備え，
　前記第３の領域は，低電圧制御論理領域を備える，
請求項１に記載の半導体デバイス。」
　
第５　引用文献及び引用発明
１　引用文献１について
（１）引用文献１
　当審拒絶理由に引用された引用文献１には，図面とともに次の事項が記載されている。（下線は当審で付加した。以下同じ。）
　ア　「【技術分野】
【０００１】
　本発明は，半導体装置およびその製造技術に関し，特に，ＭＯＮＯＳ（Metal Oxide Nitride Oxide Semiconductor）型
不揮発性メモリセルを有する半導体装置
　イ　「【０００８】
　しかしながら，ＭＯＮＯＳ型不揮発性メモリについては，以下に説明する種々の技術的課題が存在する。
【０００９】
　信頼性の高いＭＯＮＯＳ型不揮発性メモリを実現するためには，メモリセルと同様に，メモリ周辺回路にも高い信頼性が要求される。例えばメモリ周辺回路には，外部から与えられる電源電圧よりも高い電圧を発生させる昇圧回路や発生させたその高い電圧をメモリセルに印加する回路が必要である。そのため，ＭＯＮＯＳ型
不揮発性メモリセルの動作時には，メモリセルよりも高い耐圧性能を有する半導体素子がメモリ周辺回路に必要となる
【００１０】
　そこで，本発明者は，
相対的に低い電圧（例えば電源電圧と同じ電圧）で動作する低圧系ＭＩＳＦＥＴと相対的に高い電圧（例えば電源電圧よりも高い電圧）で動作する高圧系ＭＩＳＦＥＴとをメモリ周辺回路に形成することによって，所望する動作性能および耐圧性能を実現している。高圧系ＭＩＳＦＥＴのゲート絶縁膜の厚さは低圧系ＭＩＳＦＥＴのゲート絶縁膜の厚さよりも厚く形成されており，これにより，相対的に高い電圧が印加されても，高圧系ＭＩＳＦＥＴは破壊されずに動作することができる
【００１１】
　厚さが互いに異なる２種類のゲート絶縁膜を単結晶シリコンからなる半導体基板の表面に形成する従来の技術として，例えば以下の形成方法を挙げることができる。
【００１２】
　まず，半導体基板に１回目の熱酸化処理を施して半導体基板の表面に第１絶縁膜を形成し，その後レジスト膜をマスクとして低圧系ＭＩＳＦＥＴの相対的に薄いゲート絶縁膜が形成される領域の上記第１絶縁膜を除去する。次いで上記レジスト膜を除去した後，半導体基板に洗浄処理を施し，さらに半導体基板に２回目の熱酸化処理を施すものである。すなわち，低圧系ＭＩＳＦＥＴの相対的に薄いゲート絶縁膜は２回目の熱酸化処理で形成され，高圧系ＭＩＳＦＥＴの相対的に厚いゲート絶縁膜は１回目および２回目の熱酸化処理で形成される。
【００１３】
　ところが，
上記レジスト膜を除去した後に半導体基板に施される洗浄処理では，第１絶縁膜に異物が付着するまたは欠陥が生じることがある。
高圧系ＭＩＳＦＥＴの相対的に厚いゲート絶縁膜の耐圧が劣化してしまう。
【００１４】
　
本発明の目的は，不揮発性メモリセルを有する半導体装置において，メモリ周辺回路の信頼性を向上させることのできる技術を提供すること
　ウ　「【００２４】
　また，以下の実施の形態においては，
電界効果トランジスタを代表するＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）をＭＩＳと略し，ｐチャネル型のＭＩＳＦＥＴをｐＭＩＳ，ｎチャネル型のＭＩＳＦＥＴをｎＭＩＳと略す
　エ　「【００５８】
　このように，本実施の形態１では，メモリ周辺回路領域の高圧系ｎＭＩＳおよび高圧系ｐＭＩＳのゲート絶縁膜１４を絶縁膜１１ｂ，１１ｔおよび電荷蓄積層ＣＳＬにより構成し，メモリ周辺回路領域の低圧系ｎＭＩＳおよび低圧系ｐＭＩＳのゲート絶縁膜８を，例えば酸化シリコン膜により構成する。メモリ周辺回路領域の高圧系ｎＭＩＳおよび高圧系ｐＭＩＳのゲート絶縁膜１４の厚さは，例えば１０〜２０ｎｍ程度（ＳｉＯ２換算膜厚）とすることができ，また，メモリ周辺回路領域の低圧系ｎＭＩＳおよび低圧系ｐＭＩＳのゲート絶縁膜８の厚さを１〜５ｎｍとすることができるので，所望する回路動作を得ることができる。また，
高圧系ｎＭＩＳおよび高圧系ｐＭＩＳのゲート絶縁膜１４は，半導体基板１の主面上に下層の絶縁膜１１ｂ，電荷蓄積層ＣＳＬおよび上層の絶縁膜１１ｔを順次積層することにより形成され，続いて上層の絶縁膜１１ｔ上に積層されたｎ型の導電膜１２により高圧系ｎＭＩＳのゲート電極ＧＨｎまたは高圧系ｐＭＩＳのゲート電極ＧＨｐが形成されている。従って，ゲート絶縁膜１４上に直接レジストが塗布されることがなく，また，ゲート絶縁膜１４がレジストを除去するための洗浄液に浸ることがないので，ゲート絶縁膜１４に付着する異物が減少し，ゲート絶縁膜１４に入る欠陥も減少する。これにより，高圧系ｎＭＩＳおよび高圧系ｐＭＩＳのゲート絶縁膜１４の信頼性が向上する
　オ　「【００９４】
　（実施の形態３）
　前述した実施の形態１または実施の形態２では，
メモリ周辺回路領域に形成される
動作電圧が互いに異なる２種類以上の高圧系ｎＭＩＳまたは高圧系ｐＭＩＳが用いられる
少なくともゲート絶縁膜の厚さが互いに異なる２種類の高圧系ｎＭＩＳまたは高圧系ｐＭＩＳが必要とされる
同一の半導体基板に
第１高圧系ｐＭＩＳ
第２高圧系ｐＭＩＳとが形成される。
【００９５】
　本実施の形態３では，
ゲート絶縁膜の厚さが互いに異なる２種類の高圧系ｐＭＩＳを有する半導体装置
メモリ領域およびメモリ周辺回路領域（第１高圧系ｐＭＩＳ領域，第２高圧系ｐＭＩＳ領域
【００９６】
　まず，図３７に示すように，前述した実施の形態１と同様にして，半導体基板１の主面に，素子分離部２およびこれに取り囲まれるように配置された活性領域等を形成し，さらに，ｎ型の埋め込みウェルＮＩＳＯ，ｎ型のウェルＨＮＷおよびｎ型のウェルＮＷを形成する。続いて，選択用ｎＭＩＳのチャネル形成用のｐ型の半導体領域３，第１高圧系ｐＭＩＳのチャネル形成用のｐ型の半導体領域５，第２高圧系ｐＭＩＳのチャネル形成用のｎ型の半導体領域７ｎおよび低圧系ｐＭＩＳのチャネル形成用のｎ型の半導体領域７を形成する。
【００９７】
　次に，半導体基板１に対して酸化処理を施すことにより，半導体基板１の主面に，例えば酸化シリコンからなる絶縁膜２８を形成する。
【００９８】
　次に，図３８に示すように，第２高圧系ｐＭＩＳ領域上にレジストパターンＲＰ７を形成した後，図３９に示すように，レジストパターンＲＰ７をマスクとして，そこから露出している絶縁膜２８をエッチングする。
【００９９】
　次に，図４０に示すように，レジストパターンＲＰ７を除去し，半導体基板１に洗浄処理を施した後，半導体基板１に対して酸化処理を施すことにより，
メモリ領域
の半導体基板１の主面に，例えば酸化シリコンからなる第１膜厚（ｔ１，例えば厚さ１〜５ｎｍ程度）のゲート絶縁膜２９ａを形成
第２高圧系ｐＭＩＳ領域の半導体基板１の主面に，例えば酸化シリコンからなる第３膜厚（ｔ３，例えば６〜９ｎｍ程度）を有するゲート絶縁膜２９ｂを形成
第３膜厚ｔ３は第１膜厚ｔ１よりも厚く（ｔ３＞ｔ１）形成される。
【０１００】
　次に，図４１に示すように，メモリ領域の導電膜９にｎ型不純物をイオン注入法等によって導入することにより，ｎ型の導電膜９ｎを形成し，第２高圧系ｐＭＩＳ領域および低圧系ｐＭＩＳ領域の導電膜９にｐ型不純物をイオン注入法等によって導入することにより，ｐ型の導電膜９ｐを形成する。
【０１０１】
　次に，図４２に示すように，レジストパターンをマスクとして，そこから露出しているメモリ領域のｎ型の導電膜９ｎ，第２高圧系ｐＭＩＳ領域および低圧系ｐＭＩＳ領域のｐ型の導電膜９ｐをエッチングする。これにより，
メモリ領域にｎ型の導電膜９ｎからなる選択用ｎＭＩＳの選択ゲート電極ＣＧを形成し，第２高圧系ｐＭＩＳ領域にｐ型の導電膜９ｐからなる第２高圧系ｐＭＩＳのゲート電極ＧＨｐ２を形成し，
【０１０２】
　次に，選択用ｎＭＩＳの選択ゲート電極ＣＧ，ならびにレジストパターンをマスクとして，メモリ領域の半導体基板１の主面にメモリ用ｎＭＩＳのチャネル形成用のｎ型の半導体領域１０を形成する。
【０１０３】
　次に，図４３に示すように，
半導体基板１の主面上に第２膜厚（ｔ２，例えばＳｉＯ
２
換算膜厚で１０〜２０ｎｍ程度）の絶縁膜１１ｂ，１１ｔおよび電荷蓄積層ＣＳＬを形成する。第２膜厚ｔ２は第３膜厚ｔ３および第１膜厚ｔ１よりも厚く（ｔ２＞ｔ３＞ｔ１）形成される。続いて，半導体基板１の主面上にｎ型不純物が導入された低抵抗多結晶シリコンからなるｎ型の導電膜１２を堆積する。
【０１０４】
　次に，図４４に示すように，
レジストパターンＲＰ１をマスクとして，そこから露出しているｎ型の導電膜１２をエッチングする。これにより，メモリ領域では，選択用ｎＭＩＳの選択ゲート電極ＣＧの両側面に絶縁膜１１ｂ，１１ｔおよび電荷蓄積層ＣＳＬを介してｎ型の導電膜１２からなるサイドウォール１３を形成する。
【０１０５】
　次に，図４５に示すように，レジストパターンＲＰ１を除去した後，レジストパターン
ＲＰ２をマスクとして，そこから露出するサイドウォール１３をエッチングする。
メモリ領域では，選択用ｎＭＩＳの選択ゲート電極ＣＧからなる積層膜の片側面のみにメモリ用ｎＭＩＳのメモリゲート電極ＭＧ（サイドウォール１３）を形成する。メモリゲート電極ＭＧのゲート長は，例えば６５ｎｍ程度である。
第１高圧系ｐＭＩＳ領域にｎ型の導電膜１２からなる第１高圧系ｐＭＩＳのゲート電極ＧＨｐ１を形成する。
【０１０６】
　次に，
メモリ領域では，選択用ｎＭＩＳの選択ゲート電極ＣＧとメモリ用ｎＭＩＳのメモリゲート電極ＭＧとの間，および半導体基板１とメモリ用ｎＭＩＳのメモリゲート電極ＭＧとの間の絶縁膜１１ｂ，１１ｔおよび電荷蓄積層ＣＳＬを残し
第１高圧系ｐＭＩＳのゲート電極ＧＨｐ１と半導体基板１との間の絶縁膜１１ｂ，１１ｔおよび電荷蓄積層ＣＳＬを残し
【０１０７】
　その後は，前述した実施の形態１において図８〜図１６を用いて説明した製造過程と同様にして，半導体装置は形成される。
【０１０８】
　このように，本実施の形態３によれば，低圧系ｎＭＩＳまたは低圧系ｐＭＩＳのゲート絶縁膜よりも厚く，かつ，
ゲート絶縁膜の厚さが互いに異なる２種類の高圧系ｎＭＩＳまたは高圧系ｐＭＩＳを形成することができる。例えば電源電圧が印加される高圧系ｎＭＩＳまたは高圧系ｐＭＩＳに，酸化シリコン膜からなる第３膜厚ｔ３のゲート絶縁膜（本実施の形態３ではゲート絶縁膜２９ｂ）を有する高圧系ｎＭＩＳまたは高圧系ｐＭＩＳを用いる
電源電圧よりも高い電圧が印加される高圧系ｎＭＩＳまたは高圧系ｐＭＩＳには，絶縁膜１１ｂ，１１ｔおよび電荷蓄積層ＣＳＬからなり，上記第３膜厚ｔ３よりも厚い第２膜厚ｔ２（ｔ２＞ｔ３）のゲート絶縁膜を有する高圧系ｎＭＩＳまたは高圧系ｐＭＩＳを用いる
　（２）引用発明
　前記（１）より，引用文献１には次の発明（以下，「引用発明」という。）が記載されていると認められる。
「メモリ領域に，第１膜厚のゲート絶縁膜２９ａを形成し，選択ゲート電極ＣＧを形成し，選択ゲート電極ＣＧの片側面に絶縁膜１１ｂ，１１ｔおよび電荷蓄積層ＣＳＬを介してサイドウォールであるメモリゲート電極ＭＧを形成し，
　第２高圧系ｐＭＩＳ領域に，第３膜厚を有するゲート絶縁膜２９ｂを形成し，第２高圧系ｐＭＩＳのゲート電極ＧＨｐ２を形成し，
　第１高圧系ｐＭＩＳ領域に，第１高圧系ｐＭＩＳのゲート電極ＧＨｐ１を形成し，ゲート電極ＧＨｐ１と半導体基板との間に絶縁膜１１ｂ，１１ｔおよび電荷蓄積層ＣＳＬが残り，
　第２膜厚の絶縁膜１１ｂ，１１ｔおよび電荷蓄積層ＣＳＬを形成し，第２膜厚は第３膜厚よりも厚く，第３膜厚は第１膜厚より厚い，
　半導体装置。」
２　引用文献Ａについて
　原査定の拒絶の理由に引用された引用文献Ａには，図面とともに次の事項が記載されている。（翻訳文は当審で作成した。以下同じ。）
「[0001] 1. Field
[0002] This disclosure relates generally to integrated circuits, and more specifically, to a non-volatile memory and logic circuit process integration.」
（訳：[0001]　分野
[0002]　本開示は，一般的に集積回路に関し，より特定すれば，不揮発性メモリ及び論理回路プロセスの集積化に関する。）
「[0019] FIG. 9  illustrates wafer  100  after further processing is performed. For example, sidewall spacers  902 ,  904 ,  910  are formed on exposed sidewalls of the NVM bit cells  706  and the logic gate  802 . Nitride sidewall spacers  902 ,  904 ,  910  may be formed by first depositing a thin nitride layer. The thin nitride layer is anisotropically etched to form spacers  902 ,  904 ,  910 . Also, source regions  906 ,  912  and drain regions  908 ,  914  are formed in substrate  102 . In alternative embodiments, the source regions  906 ,  912  and drain regions  908 ,  914  can be reversed. Source regions  906 ,  912 , drain regions  908 ,  914  and polysilicon gate  106  are then silicided using conventional processing techniques.」
（訳：[0019]　図９は，さらなる処理がされた後のウエハ１００を図示する。例えば，サイドウォールスペーサ９０２，９０４，９１０は，ＮＶＭビットセル７０６及び論理ゲート８０２の露出されたサイドウォール上に形成される。窒化物サイドウォールスペーサ９０２，９０４，９１０が，まず薄い窒化物層を堆積することで形成されうる。この薄い窒化物層は異方性エッチングされ，スペーサ９０２，９０４，９１０を形成する。また，ソース領域９０６，９１２及びドレイン領域９０８，９１４が基板１０２に形成される。他の実施例では，ソース領域９０６，９１２及びドレイン領域９０８，９１４は逆にされうる。ソース領域９０６，９１２，ドレイン領域９０８，９１４及びポリシリコンゲート１０６は，その後，既存の処理技術を用いてシリサイド化される。）
３　引用文献Ｂの記載
　原査定の拒絶の理由に引用された引用文献Ｂには，図面とともに次の事項が記載されている。
「【技術分野】
【０００１】
　本発明は，不揮発性半導体記憶装置およびその製造方法に関し，特に，書き込み，消去特性に優れた不揮発性半導体記憶装置を実現する方法に関するものである。」
「【００４３】
　次に，図９に示されるように，半導体基板１の全面上に，リンなどをドーピングした多結晶シリコン膜１６をＣＶＤ法などを用いて堆積する。多結晶シリコン膜１６の堆積膜厚は例えば１００ｎｍ程度である。それから，図１０に示されるように，堆積膜厚（１００ｎｍ程度）分だけ多結晶シリコン膜１６をエッチング（ドライエッチング，異方性エッチング，エッチバック）することにより，選択ゲート（となるべき多結晶シリコン膜７，多結晶シリコン膜１２および酸化シリコン膜１３の積層構造）側面にメモリゲート（ゲート電極）となるべき多結晶シリコンスペーサ（メモリゲート，ゲート電極）１７ａを形成する。すなわち，ゲート電極の側壁上に絶縁膜のサイドウォール（側壁スペーサ）を形成するのと同様の手法を用いて，多結晶シリコンスペーサ１７ａを形成することができる。これにより，多結晶シリコン膜７，多結晶シリコン膜１２および酸化シリコン膜１３の積層構造の側壁上に積層膜１５を介して多結晶シリコン膜１６が残存し，他の領域の多結晶シリコン膜１６が除去されて，残存した多結晶シリコン膜１６からなる多結晶シリコンスペーサ１７ａが形成される。また，多結晶シリコンスペーサ１７ａの加工時に，図示していないが，フォトリソグラフィ法により引き出し部のパターニングを行う。すなわち，後でメモリゲートに接続するコンタクトホールの形成予定領域では多結晶シリコン膜１６をエッチングせずに残存させておく。」
４　引用文献Ｃの記載
　原査定の拒絶の理由に引用された引用文献Ｃには，図面とともに次の事項が記載されている。
「FIELD OF THE INVENTION  
[0002] The present invention relates to a non-volatile memory device and a method for fabricating the same; and, more particularly, to a non-volatile memory device and a method for fabricating the same, wherein spacers for use in control gates can be easily formed through an etch-back process and a shadow event does not occur during an ion implantation process. 」
（訳：発明の分野
[0002]　本発明は，不揮発性メモリデバイス及びその製造のための方法に関し，さらに特定すると，不揮発性メモリ及びその製造のための方法であって，制御ゲートで用いられるスペーサを，エッチバック処理により簡単に形成し，イオン注入処理において，シャドウ現象が起こらないものである。）
「[0053] Referring to  FIG. 6D , the conductive layer  140  is etched using the photoresist pattern  152  as an etch mask. The etching amount of the conductive layer  140  is determined based on the addition of the thickness of the conductive layer  140  and a delta amount taking account of potential variations in related processes. 」
（訳：[0053]　図６Ｄを参照して，導電層１４０は，エッチングマスクとしてのフォトレジストパターン１５２を用いてエッチングされる。導電層１４０のエッチング量は，導電層１４０の厚さと関連する処理の潜在的変化を考慮したデルタ量の和に基づいて決定される。）
　
第６　対比及び判断
１　本願発明１について
（１）本願発明１と引用発明との対比
　ア　引用発明の「メモリ領域」，「ゲート絶縁膜２９ａ」，「選択ゲート電極ＣＧ」，「絶縁膜１１ｂ，１１ｔおよび電荷蓄積層ＣＳＬ」及び「メモリゲート電極ＭＧ」は，それぞれ本願発明１の「第１の領域」，「選択ゲート誘電体」，「選択ゲート」，「１つ以上の誘電層を有する電荷トラップ誘電体」及び「メモリゲート」に相当するから，引用発明の「メモリ領域に，第１膜厚のゲート絶縁膜２９ａを形成し，選択ゲート電極ＣＧを形成し，選択ゲート電極ＣＧの片側面に絶縁膜１１ｂ，１１ｔおよび電荷蓄積層ＣＳＬを介してサイドウォールであるメモリゲート電極ＭＧを形成し」たものは，本願発明１の「第１の領域に形成され，かつ，選択ゲート誘電体の上に配置された選択ゲートと，前記選択ゲートの側壁上に形成され，かつ，１つ以上の誘電層を有する電荷トラップ誘電体の上に配置されたメモリゲートと，を含むメモリセル」に相当する。
　イ　引用発明の「第２高圧系ｐＭＩＳ領域」は，本願発明１の「第２の領域」に相当し，かつ「メモリ周辺回路領域」である（前記第５の１（１）オ【００９４】）から「論理回路」を含むものであり，すると，引用発明の「ゲート絶縁膜２９ｂ」及び「ゲート電極ＧＨｐ２」は，それぞれ，本願発明１の「前記電荷トラップ誘電体とは異なる第１の論理ゲート誘電体」及び「第１の論理ゲート」に相当する。すると，引用発明の「第２高圧系ｐＭＩＳ領域に，第３膜厚を有するゲート絶縁膜２９ｂを形成し，第２高圧系ｐＭＩＳのゲート電極ＧＨｐ２を形成し」たものは，本願発明１の「第２の領域に形成され，かつ，前記電荷トラップ誘電体とは異なる第１の論理ゲート誘電体の上に配置された第１の論理ゲートを含む第１のトランジスタ」に相当する。
　ウ　引用発明の「第１高圧系ｐＭＩＳ領域」及び「ゲート電極ＧＨｐ１」は，それぞれ本願発明１の「第３の領域」及び「第２の論理ゲート」に相当する。引用発明の「ゲート電極ＧＨｐ１と半導体基板との間」に残った「絶縁膜１１ｂ，１１ｔおよび電荷蓄積層ＣＳＬ」と本願発明１の「前記電荷トラップ誘電体とは異なる第２の論理ゲート誘電体」とは，「第２の論理ゲート誘電体」である点で共通する。すると，引用発明の「第１高圧系ｐＭＩＳ領域に，第１高圧系ｐＭＩＳのゲート電極ＧＨｐ１を形成し，ゲート電極ＧＨｐ１と半導体基板との間に絶縁膜１１ｂ，１１ｔおよび電荷蓄積層ＣＳＬが残」ったものと本願発明１の「第３の領域に形成され，かつ，前記電荷トラップ誘電体とは異なる第２の論理ゲート誘電体の上に配置された第２の論理ゲートを含む第２のトランジスタ」とは，「第３の領域に形成され，かつ，第２の論理ゲート誘電体の上に配置された第２の論理ゲートを含む第２のトランジスタ」である点で共通する。
　エ　引用発明において，「メモリゲート電極ＭＧ（サイドウォール１３）」は「ｎ型の導電膜１２をエッチング」して残った部分であり（前記第５の１（１）オ【０１０４】，【０１０５】），「ゲート電極ＧＨｐ１」も「ｎ型の導電膜１２から」エッチングして残った部分（同【０１０５】）であるから，「メモリゲートＭＧ」の幅は「ゲート電極ＧＨｐ１」の厚さと実質的に同様と認められ，これは，本願発明１の「前記メモリゲートは，前記第２の論理ゲートの厚さと実質的に同様の幅を有し」に相当する。
　また，引用発明において，「第２膜厚は第３膜厚よりも厚く，第３膜厚は第１膜厚より厚い」から，これは本願発明１の「前記選択ゲート誘電体，前記第１の論理ゲート誘電体，及び前記第２の論理ゲート誘電体は，それぞれ互いに異なる厚さを有し」に相当する。
　オ　すると，本願発明１と引用発明とは，下記カの点で一致し，下記キの点で相違する。
　カ　一致点
「第１の領域に形成され，かつ，選択ゲート誘電体の上に配置された選択ゲートと，前記選択ゲートの側壁上に形成され，かつ，１つ以上の誘電層を有する電荷トラップ誘電体の上に配置されたメモリゲートと，を含むメモリセルと，
　第２の領域に形成され，かつ，前記電荷トラップ誘電体とは異なる第１の論理ゲート誘電体の上に配置された第１の論理ゲートを含む第１のトランジスタと，
　第３の領域に形成され，かつ，第２の論理ゲート誘電体の上に配置された第２の論理ゲートを含む第２のトランジスタと，
を備え，
　前記メモリゲートは，前記第２の論理ゲートの厚さと実質的に同様の幅を有し，　前記選択ゲート誘電体，前記第１の論理ゲート誘電体，及び前記第２の論理ゲート誘電体は，それぞれ互いに異なる厚さを有する，
　半導体デバイス。」
　キ　相違点
（ア）相違点１
　本願発明１では，「第２の論理ゲート誘電体」は「前記電荷トラップ誘電体とは異なる」のに対し，引用発明では，「ゲート電極ＧＨｐ１と半導体基板との間に絶縁膜１１ｂ，１１ｔおよび電荷蓄積層ＣＳＬが残り」，その「ゲート誘電体」は「電荷トラップ誘電体」である点。
（イ）相違点２
　本願発明１では，「前記第２の論理ゲート誘電体の厚さは，前記選択ゲート誘電体の厚さよりも小さく，かつ，前記選択ゲート誘電体の厚さは，前記第１の論理ゲート誘電体の厚さよりも小さい」のに対し，引用発明では，「絶縁膜１１ｂ，１１ｔおよび電荷蓄積層ＣＳＬ」の「第２膜厚」は，「ゲート絶縁膜２９ａ」の「第１膜厚」よりも大きく，「ゲート絶縁膜２９ａ」の「第１膜厚」は，「ゲート絶縁膜２９ｂ」の「第３膜厚」よりも小さい点。
（２）判断
　相違点１について検討する。
　引用発明の目的は「不揮発性メモリセルを有する半導体装置において，メモリ周辺回路の信頼性を向上させること」であり，具体的には「ゲート絶縁膜に異物が付着するまたは欠陥が生じる」ことで「厚いゲート絶縁膜の耐圧が劣化してしまう」ことに対処するものである（前記第５の１（１）イ）。このため「高圧系」の「ゲート絶縁膜１４は，半導体基板１の主面上に下層の絶縁膜１１ｂ，電荷蓄積層ＣＳＬおよび上層の絶縁膜１１ｔを順次積層することにより形成され，続いて上層の絶縁膜１１ｔ上に積層されたｎ型の導電膜１２により高圧系」の「ゲート電極」を形成するもの（同エ）である。
　引用発明において「ｎ型の導電膜１２からなるゲート電極ＧＨｐ１」（前記第５の１（１）オ【０１０５】）との間にある「絶縁膜１１ｂ，１１ｔおよび電荷蓄積層ＣＳＬ」をそれとは異なる「ゲート誘電体」に換えようとすれば，「ゲート絶縁膜１４は，半導体基板１の主面上に下層の絶縁膜１１ｂ，電荷蓄積層ＣＳＬおよび上層の絶縁膜１１ｔを順次積層することにより形成され，続いて上層の絶縁膜１１ｔ上に積層されたｎ型の導電膜１２」の形成工程では作製できず，形成過程で「ゲート絶縁膜１４」が露出し劣化してしまうことになるから，そのような改変は引用発明の目的に反することとなり，阻害要因があるといえる。
（３）まとめ
　したがって，相違点２について検討するまでもなく，本願発明１は，引用文献１に記載された発明に基づいて，当業者が容易に発明をすることができたとはいえない。また，本願発明１は，引用文献１に記載された発明ではない。
２　本願発明２ないし１０について
　本願発明２ないし１０は，本願発明１を引用するものであり，本願発明１の発明特定事項をすべて備え，さらに他の発明特定事項を付加したものに相当するから，前記１と同様の理由により，引用文献１に記載された発明に基づいて，当業者が容易に発明をすることができたとはいえない。また，本願発明２ないし１０は，引用文献１に記載された発明ではない。
　
第７　原査定についての判断
　当審補正により補正された請求項１−１０は，いずれも「第３の領域に形成され，かつ，前記電荷トラップ誘電体とは異なる第２の論理ゲート誘電体の上に配置された第２の論理ゲートを含む第２のトランジスタ」及び「前記第２の論理ゲート誘電体の厚さは，前記選択ゲート誘電体の厚さよりも小さく，かつ，前記選択ゲート誘電体の厚さは，前記第１の論理ゲート誘電体の厚さよりも小さい」という発明特定事項を有するものとなっており，この発明特定事項は引用文献ＡないしＣには記載も示唆もされていないから，本願発明１−１０は，引用文献ＡないしＣに記載された発明に基づいて，当業者が容易に発明できたものではない。したがって，原査定を維持することはできない。
第８　むすび
　以上のとおり，原査定の理由によっては，本願を拒絶することはできない。
　また，他に本願を拒絶すべき理由を発見しない。
　よって，結論のとおり審決する。