(57)【要約】【課題】スタンバイ状態における消費電流を零にする。【解決手段】信号増幅器１０１をスタンバイ状態とする場合、第１のコントロール電圧印加端子１９ａに論理値Ｌｏｗに相当するコントロール電圧を印加することで、第１及び第４のロジック回路用ＦＥＴ３，６がオフ状態となるため、第１及び第２の信号増幅用ＦＥＴ１，２もオフ状態となる一方、第４のロジック回路用ＦＥＴ６のオフ状態により第３のロジック回路用ＦＥＴ５には電流は流れず、従来と異なり、スタンバイ状態におけるロジック回路２３の消費電流が零とされるようになっている。【選択図】図２
2012227657.tif 000002
【特許請求の範囲】
【請求項１】
ｎ型エンハンスメントモード電界効果トランジスタを用いてなる信号増幅器と、前記信号増幅器を外部から入力されるコントロール電圧に応じてスタンバイ状態とするロジック回路とを具備してなるスタンバイ機能付き増幅器において、
前記ロジック回路は、入力段用の第１の反転アンプと出力段用の第２の反転アンプとを具備し、前記第２の反転アンプの電源電圧を前記信号増幅器の電源電圧と同一とする一方、前記第１の反転アンプの電源電圧に前記コントロール電圧を用いるよう構成されてなることを特徴とするスタンバイ機能付き増幅器。
【請求項２】
前記信号増幅器は、第１及び第２の信号増幅用電界効果トランジスタを用いてなり、前記第１及び第２の信号増幅用電界効果トランジスタは、前記第１の信号増幅用電界効果トランジスタのドレインと前記第２の信号増幅用電界効果トランジスタのソースが相互に接続されると共に、前記第１の信号増幅用電界効果トランジスタのソースがソースインダクタを介してグランドに接続されて縦続接続とされ、
前記第１の信号増幅用電界効果トランジスタのゲートに被増幅信号が印加可能とされる一方、前記第２の信号増幅用電界効果トランジスタのドレインに増幅信号が出力可能とされ、前記第２の信号増幅用電界効果トランジスタのドレインには、チョークインダクタを介して外部から電源電圧が印加可能とされ、
前記ロジック回路は、前記入力段用の第１の反転アンプが第１及び第２のロジック回路用電界効果トランジスタを具備してなる一方、前記出力段用の第２の反転アンプが第３及び第４のロジック回路用電界効果トランジスタを具備してなり、
前記第１のロジック回路用電界効果トランジスタのゲートは、ゲート接地用抵抗器を介してグランドに接続されると共に、ゲート入力用ダイオードのカソードに接続され、前記入力用ダイオードのアノードは、ゲート入力抵抗器を介して外部からコントロール電圧が印加可能とされる一方、前記第１のロジック回路用電界効果トランジスタのドレインは、前記第２及び第３のロジック回路用電界効果トランジスタのゲートと共に、第１の電源印加用抵抗器を介して前記外部からのコントロール電圧が印加可能とされ、
前記第２のロジック回路用電界効果トランジスタのドレインは、前記第４のロジック回路用電界効果トランジスタのゲートと共に、第２の電源印加用抵抗器を介して前記外部からのコントロール電圧が印加可能とされ、
前記第１乃至第３のロジック回路用電界効果トランジスタのソースは、共にグランドに接続され、
前記第４のロジック回路用電界効果トランジスタのドレインは、第３の電源印加用抵抗器及び電源印加用共用抵抗器を介して前記第２の信号増幅用電界効果トランジスタのドレインに接続されて前記電源電圧の印加を可能とし、
前記第３のロジック回路用電界効果トランジスタのドレインと前記第４のロジック回路用電界効果トランジスタのソースが相互に接続されると共に、ソース・ドレイン接地用抵抗器を介してグランドに接続され、
前記第３のロジック回路用電界効果トランジスタのドレインと前記第４のロジック回路用電界効果トランジスタのソースの相互の接続点と前記第１の信号増幅用電界効果トランジスタのゲートとの間に、第１のゲートバイアス印加用バイアス回路が、前記第３のロジック回路用電界効果トランジスタのドレインと前記第４のロジック回路用電界効果トランジスタのソースの相互の接続点と前記第２の信号増幅用電界効果トランジスタのゲートとの間に、第２のゲートバイアス印加用バイアス回路が、それぞれ設けられると共に、前記第２の信号増幅用電界効果トランジスタのゲートが、バイパスキャパシタを介してグランドに接続されてなることを特徴とする請求項１記載のスタンバイ機能付き増幅器。
【請求項３】
前記第１のロジック回路用電界効果トランジスタのドレインが第１の電源印加用抵抗器を介して第１の電源ライン用ダイオードのカソードに接続され、
前記第２のロジック回路用電界効果トランジスタのドレインが第２の電源印加用抵抗器を介して第２の電源ライン用ダイオードのカソードに接続され、
前記第１及び第２の電源ライン用ダイオードのアノードは、共に前記電源印加用共用抵抗器を介して前記第２の信号増幅用電界効果トランジスタのドレインに接続されてなることを特徴とする請求項２記載のスタンバイ機能付き増幅器。
【請求項４】
前記第１のロジック回路用電界効果トランジスタのドレインに一端が接続された第１の電源印加用抵抗器の他端と、前記第２のロジック回路用電界効果トランジスタのドレインに一端が接続された第２の電源印加用抵抗器の他端とが相互に接続されると共に、ダイオードのカソードに接続され、前記ダイオードのアノードが、前記電源印加用共用抵抗器を介して前記第２の信号増幅用電界効果トランジスタのドレインに接続されてなることを特徴とする請求項２記載のスタンバイ機能付き増幅器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、移動体通信機器をはじめとして、各種の無線通信機器に用いられる高周波信号用の増幅器に係り、特に、スタンバイ機能を備えた増幅器における省電力化等を図ったものに関する。
【背景技術】
【０００２】
移動体通信機器等の無線通信機器や装置において用いられる増幅器では、通信待ち受け時などの増幅器を動作させる必要がない場合には、バッテリー寿命延長のため、増幅器に供給される電源電圧を遮断し、増幅器をスタンバイ状態（待機状態）に設定することがある。ロジック回路によるスタンバイ機能の制御を可能とした構成の増幅器においては、ロジック回路に印加するコントロール電圧の大きさに応じて動作状態の切り替えが可能となっている。
このようなスタンバイ機能付き増幅器の一例としては、例えば、特許文献１等に開示されたものがある。
【０００３】
従来のスタンバイ機能付き増幅器の回路構成例が、図５に示されており、以下、同図を参照しつつ、かかる従来回路について説明する。
この従来回路は、利得可変型の増幅器１０１Ａと、増幅器１０１Ａのスタンバイ状態の有無を制御するためのロジック回路４２とに大別されて構成されたものとなっている。
増幅器１０１Ａは、デュアルゲート構造の信号増幅用電界効果トランジスタ（以下、電界効果トランジスタを「ＦＥＴ」と称する）３４と、この信号増幅用ＦＥＴ３４のバイアスの供給を制御するバイアスＳＷ用ＦＥＴ３５と、高周波信号入力端子１７と高周波信号出力端子１８間で信号増幅用ＦＥＴ３４をバイパスするためのバイパス用ＦＥＴ３６とを主たる構成要素として構成されたものとなっている。
【０００４】
また、ロジック回路４２は、ＦＥＴ３，４が２段に接続されてレベルシフト回路が構成されてなるもので、その出力端子、すなわち、ＦＥＴ４のドレインがロジック回路出力端子２２に接続されており、ロジック用コントロール電圧印加端子１９に印加された電圧に応じて可変された電圧が増幅器１０１Ａへ印加されるようになっている。なお、ロジック回路４２の電源電圧は、ロジック回路電源電圧印加端子２１に印加されるようになっている。
【０００５】
かかる構成において、通常の増幅器として使用する場合（利得可変を行わない場合）には、電源電圧印加端子２０に、信号増幅用ＦＥＴ３４が動作するような電源電圧を印加し、コントロール電圧印加端子１９に論理値Ｈｉｇｈに相当するコントロール電圧を印加することで、ロジック回路４２の出力電圧は、論理値Ｈｉｇｈに相当する電圧となり、バイアスＳＷ用ＦＥＴ３５及び信号増幅用ＦＥＴ３４が動作状態とされる。さらには、増幅器バイパス用ＦＥＴ３６がオフ状態とされる。
しかして、高周波信号入力端子１７から入力インピーダンス整合回路１４を介して入力された高周波信号は、オフ状態となっている増幅器バイパス用ＦＥＴ３６で減衰することなく、信号増幅用３４により増幅されて高周波信号出力端子１８に出力されるため、通常の増幅器と同様に動作し、増幅器の最大利得を得ることができる。
【０００６】
一方、利得可変を行う場合には、コントロール電圧印加端子１９に論理値Ｌｏｗに相当するコントロール電圧を印加することで、ロジック回路４２の出力電圧は、論理値Ｌｏｗに相当する電圧となり、バイアスＳＷ用ＦＥＴ３５及び信号増幅用ＦＥＴ３４が共にオフ状態となる。
この際、信号増幅用ＦＥＴ３４は、オフ状態であるため、高周波入力信号は、信号増幅用ＦＥＴ３４を通過することなく、増幅器バイパス用ＦＥＴ３６の経路を通過することとなる。
【０００７】
上述したような従来の利得可変型増幅器において、コントロール電圧印加端子１９に論理値Ｌｏｗに相当する電圧を印加した場合には、第１のロジック回路用ＦＥＴ３がオフ状態となる一方、第２のロジック回路用ＦＥＴ４がオン状態となることで、ロジック回路出力端子２２には、バイアスＳＷ用ＦＥＴ３５をオフ状とするような電圧、すなわち、０Ｖが出力される結果、信号増幅用ＦＥＴ３４はオフ状態となる。そのため、信号増幅用ＦＥＴ３４に流れる動作電流はほぼ零に設定することが可能となっている。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００７−３３６４２５号公報（第６−８頁、図１−図２）
【発明の概要】
【発明が解決しようとする課題】
【０００９】
しかしながら、ロジック回路４２を動作させるためにロジック回路電源電圧印加端子２１には、ある一定のバイアスが印加されているため、ロジック回路電源電圧印加端子２１には、抵抗２７及びオン状態となっている第２のロジック回路用ＦＥＴ４のゲートを介してグランドに流れるゲート順方向電流と、抵抗２８及びオン状態となっている第２のロジック回路用ＦＥＴ４のドレイン・ソース間に流れる電流の和が流れてしまう。
すなわち、移動体通信機器のバッテリー寿命を延長するために増幅器をスタンバイ状態としているにも関わらず、ロジック回路４２の内部に流れる動作電流を零とすることができないため、低消費電流化の実現が困難になってしまう。
【００１０】
本発明は、上記実状に鑑みてなされたもので、スタンバイ状態を制御するためのロジック回路を備えながらも増幅器をスタンバイ状態に設定した場合における消費電流を零にすることができるスタンバイ機能付き増幅器を提供するものである。
【課題を解決するための手段】
【００１１】
上記本発明の目的を達成するため、本発明に係るスタンバイ機能付き増幅器は、
ｎ型エンハンスメントモード電界効果トランジスタを用いてなる信号増幅器と、前記信号増幅器を外部から入力されるコントロール電圧に応じてスタンバイ状態とするロジック回路とを具備してなるスタンバイ機能付き増幅器において、
前記ロジック回路は、入力段用の第１の反転アンプと出力段用の第２の反転アンプとを具備し、前記第２の反転アンプの電源電圧を前記信号増幅器の電源電圧と同一とする一方、前記第１の反転アンプの電源電圧に前記コントロール電圧を用いるよう構成されてなるものである。
かかる構成において、前記信号増幅器は、第１及び第２の信号増幅用電界効果トランジスタを用いてなり、前記第１及び第２の信号増幅用電界効果トランジスタは、前記第１の信号増幅用電界効果トランジスタのドレインと前記第２の信号増幅用電界効果トランジスタのソースが相互に接続されると共に、前記第１の信号増幅用電界効果トランジスタのソースがソースインダクタを介してグランドに接続されて縦続接続とされ、
前記第１の信号増幅用電界効果トランジスタのゲートに被増幅信号が印加可能とされる一方、前記第２の信号増幅用電界効果トランジスタのドレインに増幅信号が出力可能とされ、前記第２の信号増幅用電界効果トランジスタのドレインには、チョークインダクタを介して外部から電源電圧が印加可能とされ、
前記ロジック回路は、前記入力段用の第１の反転アンプが第１及び第２のロジック回路用電界効果トランジスタを具備してなる一方、前記出力段用の第２の反転アンプが第３及び第４のロジック回路用電界効果トランジスタを具備してなり、
前記第１のロジック回路用電界効果トランジスタのゲートは、ゲート接地用抵抗器を介してグランドに接続されると共に、ゲート入力用ダイオードのカソードに接続され、前記入力用ダイオードのアノードは、ゲート入力抵抗器を介して外部からコントロール電圧が印加可能とされる一方、前記第１のロジック回路用電界効果トランジスタのドレインは、前記第２及び第３のロジック回路用電界効果トランジスタのゲートと共に、第１の電源印加用抵抗器を介して前記外部からのコントロール電圧が印加可能とされ、
前記第２のロジック回路用電界効果トランジスタのドレインは、前記第４のロジック回路用電界効果トランジスタのゲートと共に、第２の電源印加用抵抗器を介して前記外部からのコントロール電圧が印加可能とされ、
前記第１乃至第３のロジック回路用電界効果トランジスタのソースは、共にグランドに接続され、
前記第４のロジック回路用電界効果トランジスタのドレインは、第３の電源印加用抵抗器及び電源印加用共用抵抗器を介して前記第２の信号増幅用電界効果トランジスタのドレインに接続されて前記電源電圧の印加を可能とし、
前記第３のロジック回路用電界効果トランジスタのドレインと前記第４のロジック回路用電界効果トランジスタのソースが相互に接続されると共に、ソース・ドレイン接地用抵抗器を介してグランドに接続され、
前記第３のロジック回路用電界効果トランジスタのドレインと前記第４のロジック回路用電界効果トランジスタのソースの相互の接続点と前記第１の信号増幅用電界効果トランジスタのゲートとの間に、第１のゲートバイアス印加用バイアス回路が、前記第３のロジック回路用電界効果トランジスタのドレインと前記第４のロジック回路用電界効果トランジスタのソースの相互の接続点と前記第２の信号増幅用電界効果トランジスタのゲートとの間に、第２のゲートバイアス印加用バイアス回路が、それぞれ設けられると共に、前記第２の信号増幅用電界効果トランジスタのゲートが、バイパスキャパシタを介してグランドに接続されてなるものが好適である。
【発明の効果】
【００１２】
本発明によれば、スタンバイ状態の際に、ロジック回路での消費電流の発生を防止できるようにしたので、従来と異なり、スタンバイ状態での消費電流を確実に零とすることができるという効果を奏するものである。
【図面の簡単な説明】
【００１３】
【図１】本発明の実施の形態におけるスタンバイ機能付き増幅器の基本構成例を示す回路図である。
【図２】図１に示されたスタンバイ機能付き増幅器の第１の具体回路構成例を示す回路図である。
【図３】図１に示されたスタンバイ機能付き増幅器の第２の具体回路構成例を示す回路図である。
【図４】図１に示されたスタンバイ機能付き増幅器の第３の具体回路構成例を示す回路図である
【図５】従来回路の第２の回路構成例を示す回路図である。
【発明を実施するための形態】
【００１４】
以下、本発明の実施の形態について、図１乃至図４を参照しつつ説明する。
なお、以下に説明する部材、配置等は本発明を限定するものではなく、本発明の趣旨の範囲内で種々改変することができるものである。また、本発明の実施の形態の一部の構成要素の符号については、便宜上、図５に示された構成要素の符号と同一とした。
最初に、本発明の実施の形態におけるスタンバイ機能付き増幅器の基本構成例について、図１を参照しつつ説明する。
本発明の実施の形態におけるスタンバイ機能付き増幅器の基本構成としては、信号増幅器１０１とロジック回路２３とに大別されて構成されたものとなっている。
信号増幅器１０１の入力段は、入力側ＤＣカットキャパシタ７及び入力インピーダンス整合回路１４を介して高周波信号入力端子１７に接続される一方、出力段は、出力インピーダンス整合回路１５及び出力側ＤＣカットキャパシタ１６を介して高周波信号出力端子１８に接続されている。
さらに、信号増幅器１０１の出力段には、電源電圧印加端子２０に外部から印加された電源電圧が、チョークインダクタ１２を介して印加されるようになっている。
【００１５】
また、信号増幅器１０１の入力段には、ロジック回路２３の出力に応じたバイアス電圧を出力するバイアス回路１０２が接続されたものとなっている。
ロジック回路２３は、第１及び第２の反転アンプ１０３，１０４を中心に構成されたものとなっている。
第１の反転アンプ１０３の入力段は、第２のコントロール電圧印加端子１９ｂに接続され、この第２のコントロール電圧印加端子１９ｂは、第１のコントロール電圧印加端子１９ａに接続されている。一方、第１の反転アンプ１０３の出力段は、第２の反転アンプ１０４の入力段に接続されている。
【００１６】
また、第１の反転アンプ１０３には、第１のコントロール電圧印加端子１９ａに外部から印加されたコントロール電圧が、第２のロジック回路電源電圧端子２１ｂを介して印加されるようになっている。
一方、第２の反転アンプ１０４の出力段は、ロジック回路出力端子２２を介してバイアス回路１０２の入力段に接続されている。また、第２の反転アンプ１０４には、電圧印加用共用抵抗器１３及び第１のロジック回路電源電圧印加端子２１ａを介して、第１の反転アンプ１０３の出力段に印加された電源電圧が印加されるようになっている。
【００１７】
次に、より具体的な回路構成例について、図２を参照しつつ説明する。
なお、図１に示された構成要素と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
最初に、この第１の具体回路構成例において、信号増幅器１０１は、第１及び第２の信号増幅用ＦＥＴ１，２を主たる構成要素としてが構成されたものとなっている。
【００１８】
以下、具体的に回路接続について説明すれば、まず、第１の信号増幅用ＦＥＴ１のゲートは、入力側ＤＣカットキャパシタ７及び入力インピーダンス整合回路１４を介して高周波信号入力端子１７に接続されると共に、第１のゲートバイアス印加用バイアス回路１０に接続されている。
一方、第２の信号増幅用ＦＥＴ２のゲートは、第２のゲートバイアス印加用バイアス回路１１に接続されると共に、バイパスキャパシタ８を介してグランドに接続されている。
【００１９】
また、第１の信号増幅用ＦＥＴ１のソースは、ソースインダクタ９を介してグランドに接続される一方、ドレインは、第２の信号増幅用ＦＥＴ２のソースと相互に接続されたものとなっている。
そして、第２の信号増幅用ＦＥＴ２のドレインは、出力インピーダンス整合回路１５及び出力側ＤＣカットキャパシタ１６を介して高周波信号出力端子１８に接続されている。
【００２０】
さらに、第２の信号増幅用ＦＥＴ２のドレインは、チョークインダクタ１２を介して電源電圧印加端子２０に接続されると共に、電源印加用共用抵抗器１３を介して第１のロジック回路電源電圧印加端子２１ａに接続されている。
【００２１】
ロジック回路２３は、第１のロジック回路用ＦＥＴ３を主たる構成要素として第１の反転アンプ１０３が、第２乃至第４のロジック回路用ＦＥＴ４〜６を主たる構成要素として第２の反転アンプ１０４が、それぞれ構成されたものとなっている。
まず、第１のロジック回路用ＦＥＴ３のゲートは、ゲート接地用抵抗器２６を介してグランドに接続されると共に、ゲート入力用ダイオード２５のカソードに接続されており、このゲート入力用ダイオード２５のアノードは、ゲート入力抵抗器２４を介して第２のコントロール電圧印加端子１９ｂに接続されている。
【００２２】
第２のコントロール電圧印加端子１９ｂは、第２のロジック回路電源電圧印加端子２１ｂと共に、第１のコントロール電圧印加端子１９ａに接続されており、この第１のコントロール電圧印加端子１９ａには、外部から後述するようにスタンバイ機能の制御のための電圧が印加されるようになっている。
【００２３】
第２のロジック回路電源電圧印加端子２１ｂは、第１の電源印加用抵抗器２７を介して第１のロジック回路用ＦＥＴ３のドレイン、第２のロジック回路用ＦＥＴ４のゲート、及び、第３のロジック回路用ＦＥＴ５のゲートに接続されると共に、第２の電源印加用抵抗器２８を介して第２のロジック回路用ＦＥＴ４のドレイン及び第４のロジック回路用ＦＥＴ６のゲートに接続されている。
【００２４】
また、第１乃至第３のロジック回路用ＦＥＴ３〜５のソースは、共にグランドに接続されている。
第３のロジック回路用ＦＥＴ５のドレインと第４のロジック回路用ＦＥＴ６のソースは相互に接続され、その接続点はロジック回路出力端子２２に接続されると共に、ソース・ドレイン接地用抵抗器３０を介してグランドに接続されている。
さらに、第４のロジック回路用ＦＥＴ６のドレインは、第３の電源印加用抵抗器２９を介して第１のロジック回路電源電圧印加端子２１ａに接続されている。
そして、ロジック回路出力端子２２は、第１及び第２のゲートバイアス印加用バイアス回路１０，１１に接続されており、その出力電圧が第１及び第２のゲートバイアス印加用バイアス回路１０，１１に印加されるようになっている。
なお、この具体回路構成例においては、第１及び第２の信号増幅用ＦＥＴ１，２、及び、第１乃至第４のロジック回路用ＦＥＴ３〜６には、ｎ型エンハンスメントモードＦＥＴが用いられている。
【００２５】
次に、かかる構成における動作について説明する。
最初に、上記構成におけるスタンバイ機能付き増幅器を、通常の増幅器として動作させる場合、電源電圧印加端子２０に、第１及び第２の信号増幅用ＦＥＴ１，２、並びに、ロジック回路２３が動作するような電源電圧を印加すると共に、第１のコントロール電圧印加端子１９ａには、論理値Ｈｉｇｈに相当するコントロール電圧を印加する。
【００２６】
これにより、第１のロジック回路用ＦＥＴ３は、オフ状態となる一方、第４のロジック回路用ＦＥＴ６は、オン状態となるため、ロジック回路出力端子２２には、論理値Ｈｉｇｈに相当する電圧が出力される。その結果、第１のゲートバイアス印加用バイアス回路１０及び第２のゲートバイアス印加用バイアス回路１１を介して、第１及び第２の信号増幅用ＦＥＴ１，２のゲートにバイアスが供給され、第１及び第２の信号増幅用ＦＥＴ１，２は動作状態となる。
【００２７】
この場合、第１及び第２のゲートバイアス印加用バイアス回路１０，１１の回路定数は、増幅器として所望の動作電流が得られるように最適化されているため、所望のバイアス点で第１及び第２の信号増幅用ＦＥＴ１，２が動作することとなる。
かかる状態において、高周波信号入力端子１７から入力インピーダンス整合回路１４及び入力側ＤＣカットキャパシタ７を介して入力された高周波信号（被増幅信号）は、第１の信号増幅用ＦＥＴ１のゲートに入力され、第２の信号増幅用ＦＥＴ２のドレインから出力される。そして、第２の信号増幅用ＦＥＴ２のドレインに出力された高周波信号は、出力インピーダンス整合回路１５及び出力側ＤＣカットキャパシタ１６を介して高周波出力信号端子１８に出力されるため、通常の増幅器としての動作が確保されることとなる。
【００２８】
一方、増幅器をスタンバイ状態とする場合には、まず、第１のコントロール電圧印加端子１９ａに論理値Ｌｏｗのコントロール電圧を印加する。これにより、第２のコントロール電圧印加端子１９ｂ及び第２のロジック回路電源電圧印加端子２１ｂにも論理値Ｌｏｗの電圧が印加されることとなる。
そして、第１のロジック回路用ＦＥＴ３は、オフ状態となり、第２のロジック回路用ＦＥＴ４のゲート及び第３のロジック回路用ＦＥＴ５のゲートは、第１の電源印加用抵抗器２７を介して論理値Ｌｏｗに相当する電圧が印加されている第２のロジック回路電源電圧印加端子２１ｂに接続されているため、同じくオフ状態となる。
また、第４のロジック回路用ＦＥＴ６のゲートは、第２の電源印加用抵抗器２８を介して論理値Ｌｏｗに相当する電圧が印加されている第２のロジック回路電源電圧印加端子２１ｂに接続されているため、同じくオフ状態となり、ロジック回路出力端子２２には、０Ｖの電圧が出力されることとなる。
【００２９】
そのため、第１のゲートバイアス印加用バイアス回路１０及び第２のゲートバイアス印加用バイアス回路１１にバイアスが印加されず、同様に、１及び第２の信号増幅用ＦＥＴ１，２のゲートにもバイアスが印加されず、結果として、第１及び第２の信号増幅用ＦＥＴ１，２はオフ状態となり、増幅器に流れる動作電流は零となる。
【００３０】
この際、第１のロジック回路電源電圧印加端子２１ａには、チョークインダクタ１２及び電源印加用共用抵抗器１３を介して電源電圧印加端子２０からの電源電圧が印加されているものの、第１のロジック回路電源電圧印加端子２１ａに接続されている第４のロジック回路用ＦＥＴ６は、先に述べたようにオフ状態であるため、従来回路（例えば、図５参照）と異なり、ロジック回路２３の各ロジック回路用ＦＥＴ３〜６に電流が流れることはなく、第１のロジック回路電源電圧印加端子２１ａ、第２のロジック回路電源電圧印加端子２１ａｂ、及び、電電電圧印加端子２０に流れる動作電流は零となる。
【００３１】
すなわち、本発明の実施の形態におけるスタンバイ機能付き増幅器においては、スタンバイ状態における増幅器の動作電流及びロジック回路の動作電流を共に零にすることが可能となっている。
例えば、図５に示された従来回路においては、スタンバイ状態におけるロジック回路４２の動作電流、すなわち、ロジック回路電源電圧印加端子２１に流れる動作電流と、増幅器の動作電流、すなわち、電源電圧印加端子２０に流れる動作電流を足し合わせた値が、７８μＡであるのに対して、図２に示された具体回路構成例においては、電源電圧印加端子２０に流れるスタンバイ状態の動作電流は、僅か１ｎＡと、従来回路と比較して格段の改善がなされたものとなっており、移動体通信機器などに本発明の実施の形態におけるスタンバイ機能付き増幅器を用いることで格段のバッテリー寿命延長効果が期待できるものとなっている。
【００３２】
次に、第２の具体回路構成例について、図３を参照しつつ説明する。
なお、図１、図２に示された構成要素と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
この第２の具体回路構成例は、図２に示された構成のロジック回路２３における電源電圧の供給の仕方を変えたものである。
まず、第１の電源印加用抵抗器２７の一端が第１乃至第３のロジック回路用ＦＥＴ３〜６のゲートに接続されている点は、図２に示された第１の具体回路構成例の場合と同様である。一方、第１の電源印加用抵抗器２７の他端は、第１の電源ライン用ダイオード３１のカソードに接続され、この第１の電源ライン用ダイオード３１のアノードは、ロジック回路電源電圧印加端子２１に接続されている。
【００３３】
また、第２の電源印加用抵抗器２８の一端が第２のロジック回路用ＦＥＴ４のドレイン及び第４のロジック回路用ＦＥＴ６のゲートに接続されている点も、図２に示された第１の具体回路構成例の場合と同様であるが、第２の電源印加用抵抗器２８の他端は、第２の電源ライン用ダイオード３２のカソードに接続され、この第２の電源ライン用ダイオード３２のアノードは、ロジック回路電源電圧印加端子２１に接続されている点が異なっている。
なお、外部からのコントロール電圧は、コントロール電圧印加端子１９に印加されるようになっている。
【００３４】
かかる構成においては、第１及び第２のロジック回路用ＦＥＴ３，４、並びに、第４のロジック回路用ＦＥＴ６のドレインがロジック回路電源電圧端子２１に接続される構成となっているが、第１及び第２の電源ライン用ダイオード３１，３２により、第１及び第２のロジック回路用ＦＥＴ３，４に印加される実際の動作電圧が低下せしめられるようになっているため、スタンバイ状態におけるロジック回路２３へ流れる電流が大幅に削減され、先に図２に示された第１の具体回路構成例同様の効果を得ることができるものとなっている。
【００３５】
次に、第３の具体回路構成例について、図４を参照しつつ説明する。
なお、図１乃至図３のいずれかに示された構成要素と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
この第３の具体回路構成例は、図２に示された構成のロジック回路２３における電源電圧の供給の仕方を変えたものである点は、図３に示された第２の具体回路構成例と同様であるが、その回路構成が第２の具体回路構成例とは異なるものである。
【００３６】
すなわち、まず、第１の電源印加用抵抗器２７の一端が第１乃至第３のロジック回路用ＦＥＴ３〜６のゲートに接続されている点、及び、第２の電源印加用抵抗器２８の一端が第２のロジック回路用ＦＥＴ４のドレイン及び第４のロジック回路用ＦＥＴ６のゲートに接続されている点は、図２に示された第１の具体回路構成例の場合と同様であるが、第１の電源印加用抵抗器２７の他端と第２の電源印加用抵抗器２８の他端が共に、電源ライン用ダイオード３３のカソードに接続されており、電源ライン用ダイオード３３のアノードは、ロジック回路電源電圧印加端子２１に接続されている点が異なっている。
なお、外部からのコントロール電圧は、図３に示された第２の具体回路構成例同様、コントロール電圧印加端子１９に印加されるようになっている。
【００３７】
かかる構成においては、第２の具体回路構成例と同様に、電源ライン用ダイオード３３において電圧降下を生じせしめることで、第１及び第２のロジック回路用ＦＥＴ３，４に印加される実際の動作電圧が低下せしめられるようになっているため、スタンバイ状態におけるロジック回路２３へ流れる電流が大幅に削減され、先に図２に示された第１の具体回路構成例同様の効果を得ることができるものとなっている。
【００３８】
なお、上述した第２及び第３の具体回路構成例においては、第１及び第２の電源ライン用ダイオード３１，３２、並びに、電源ライン用ダイオード３３は、それぞれ電源ラインに単独で設けられるようにしたが、そのような構成に限定される必要はなく、多段縦続接続の構成を採るようにしても良く、それによって、各ロジック回路用ＦＥＴに印加されるバイアス電圧及び流れる電流値を所望の値に調整可能となる。
また、上述した全ての具体回路構成例においては、第１の信号増幅用ＦＥＴ１のドレインと第２の信号増幅用ＦＥＴ２のソースが縦続接続された構成となっているが、これら２つのＦＥＴの代わりにデュアルゲート構造のＦＥＴを用いても好適である。
【産業上の利用可能性】
【００３９】
消費電流のさらなる低減が所望されるスタンバイ機能付き増幅器に適用できる。
【符号の説明】
【００４０】
１…第１の信号増幅用電界効果トランジスタ
２…第２の信号増幅用電界効果トランジスタ
３…第１のロジック回路用電界効果トランジスタ
４…第２のロジック回路用電界効果トランジスタ
５…第３のロジック回路用電界効果トランジスタ
６…第４のロジック回路用電界効果トランジスタ
２３…ロジック回路
１０１…信号増幅器
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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