【事件の表示】
　平成１１年特許願第２３４８１１号「半導体集積回路装置」拒絶査定不服審判事件〔平成１３年　３月　６日出願公開、特開２００１−　６０６６３〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯　
　本件は、平成１１年８月２０日の出願であって、平成１５年６月１３日付けで拒絶査定がなされ、これに対して平成１５年７月１７日付けで拒絶査定に対する審判請求がなされるとともに、同年８月１３日付けで手続補正がなされ、その後当審において、平成１７年２月１日付けで審尋がなされたものである。　
　
２．平成１５年８月１３日付けの手続補正（以下、「本件補正」という。）について　
　
　［補正却下の決定の結論］　
　平成１５年８月１３日付けの手続補正を却下する。　
　
　［理由］　
　
　（１）本件補正の内容　
　本件補正は、特許請求の範囲の請求項１、２、４及び、５並びに、明細書の００１７段落、００１８段落、００２０段落及び、００２１段落を補正するものであって、特許請求の範囲の請求項１、２、４及び、５（以下、「補正後請求項１」、「補正後請求項２」、「補正後請求項４」及び、「補正後請求項５」という。）は、以下のとおり補正された。　
　「【請求項１】　一端が電源電圧を供給する電源配線に接続され、かつ他端が、接地電位を供給する接地電位配線に接続されたＭＯＳ容量と、前記接地電位配線の一端が接続された接地端子と、該接地端子と前記ＭＯＳ容量との間に該ＭＯＳ容量に並列に接続されたデバイス帯電モデルによる静電保護素子とを有する半導体集積回路装置であって、前記静電保護素子の一端が接続された前記接地電位配線上の接続点と前記接地端子との間における前記接地電位配線の配線抵抗が、前記静電保護素子の一端が接続された前記接地電位配線上の接続点と前記ＭＯＳ容量の他端が接続された前記接地電位配線上の接続点との間における前記接地電位配線の配線抵抗より大きいことを特徴とする半導体集積回路装置。　
　【請求項２】　一端が電源電圧を供給する電源配線に接続され、かつ他端が、接地電位を供給する接地電位配線に接続されたデバイス帯電モデルによる静電保護素子と、前記接地電位配線の一端が接続された接地端子と、該接地端子と前記静電保護素子との間に該静電保護素子に並列に接続されたＭＯＳ容量とを有する半導体集積回路装置であって、　
　前記ＭＯＳ容量の一端が接続された前記接地電位配線上の接続点と前記接地端子との間における前記接地電位配線の配線抵抗が、前記ＭＯＳ容量の一端が接続された前記接地電位配線上の接続点と前記静電保護素子の他端が接続された前記接地電位配線上の接続点との間における前記接地電位配線の配線抵抗より大きいことを特徴とする半導体集積回路装置。」　
　「【請求項４】　入出力端子と、該入出力端子に一端が接続され、かつ他端が、接地電位を供給する接地電位配線に接続されたデバイス帯電モデルによる第１の静電保護素子と、電源電圧を供給する電源配線に一端が接続され、他端が前記接地配線に接続されたＭＯＳ容量と、前記第１の静電保護素子と前記ＭＯＳ容量との間に該ＭＯＳ容量に並列に接続された第２の静電保護素子とを有する半導体集積回路装置であって、　
　前記第１の静電保護素子の前記他端が接続された前記接地電位配線上の接続点と前記第２の静電保護素子の一端が接続された前記接地電位配線上の接続点との間における前記接地電位配線の配線抵抗が、前記第２の静電保護素子の一端が接続された前記接地電位配線上の接続点と前記ＭＯＳ容量の前記他端が接続された前記接地電位配線上の接続点との間における前記接地電位配線の配線抵抗より大きいことを特徴とする半導体集積回路装置。　
　【請求項５】　入出力端子と、該入出力端子に一端が接続され、かつ他端が、接地電位を供給する接地電位配線に接続されたデバイス帯電モデルによる第１の静電保護素子と、電源電圧を供給する電源配線に一端が接続され、他端が前記接地配線に接続された第２の静電保護素子と、前記第１の静電保護素子と前記第２の静電保護素子との間に該第２の静電保護素子に並列に接続されたＭＯＳ容量とを有する半導体集積回路装置であって、　
　前記第１の静電保護素子の前記他端が接続された前記接地電位配線上の接続点と前記ＭＯＳ容量の一端が接続された前記接地電位配線上の接続点との間における前記接地電位配線の配線抵抗が、前記ＭＯＳ容量の一端が接続された前記接地電位配線上の接続点と前記第２の静電保護素子の前記他端が接続された前記接地電位配線上の接続点との間における前記接地電位配線の配線抵抗より大きいことを特徴とする半導体集積回路装置。」　
　
　また、本件補正により、明細書の００１７段落、００１８段落、００２０段落及び、００２１段落は、以下のとおり補正された。　
　「【００１７】　
　【課題を解決するための手段】　
　上記目的を達成するために請求項１に記載の発明は、一端が電源電圧を供給する電源配線に接続され、かつ他端が、接地電位を供給する接地電位配線に接続されたＭＯＳ容量と、前記接地電位配線の一端が接続された接地端子と、該接地端子と前記ＭＯＳ容量との間に該ＭＯＳ容量に並列に接続されたデバイス帯電モデルによる静電保護素子とを有する半導体集積回路装置であって、前記静電保護素子の一端が接続された前記接地電位配線上の接続点と前記接地端子との間における前記接地電位配線の配線抵抗が、前記静電保護素子の一端が接続された前記接地電位配線上の接続点と前記ＭＯＳ容量の他端が接続された前記接地電位配線上の接続点との間における前記接地電位配線の配線抵抗より大きいことを特徴とする。　
　【００１８】　
　また請求項２に記載の発明は、一端が電源電圧を供給する電源配線に接続され、かつ他端が、接地電位を供給する接地電位配線に接続されたデバイス帯電モデルによる静電保護素子と、前記接地電位配線の一端が接続された接地端子と、該接地端子と前記静電保護素子との間に該静電保護素子に並列に接続されたＭＯＳ容量とを有する半導体集積回路装置であって、前記ＭＯＳ容量の一端が接続された前記接地電位配線上の接続点と前記接地端子との間における前記接地電位配線の配線抵抗が、前記ＭＯＳ容量の一端が接続された前記接地電位配線上の接続点と前記静電保護素子の他端が接続された前記接地電位配線上の接続点との間における前記接地電位配線の配線抵抗より大きいことを特徴とする。」　
　「【００２０】　
　また請求項４に記載の発明は、入出力端子と、該入出力端子に一端が接続され、かつ他端が、接地電位を供給する接地電位配線に接続されたデバイス帯電モデルによる第１の静電保護素子と、電源電圧を供給する電源配線に一端が接続され、他端が前記接地配線に接続されたＭＯＳ容量と、前記第１の静電保護素子と前記ＭＯＳ容量との間に該ＭＯＳ容量に並列に接続された第２の静電保護素子とを有する半導体集積回路装置であって、前記第１の静電保護素子の前記他端が接続された前記接地電位配線上の接続点と前記第２の静電保護素子の一端が接続された前記接地電位配線上の接続点との間における前記接地電位配線の配線抵抗が、前記第２の静電保護素子の一端が接続された前記接地電位配線上の接続点と前記ＭＯＳ容量の前記他端が接続された前記接地電位配線上の接続点との間における前記接地電位配線の配線抵抗より大きいことを特徴とする。　
　【００２１】　
　また請求項５に記載の発明は、入出力端子と、該入出力端子に一端が接続され、かつ他端が、接地電位を供給する接地電位配線に接続されたデバイス帯電モデルによる第１の静電保護素子と、電源電圧を供給する電源配線に一端が接続され、他端が前記接地配線に接続された第２の静電保護素子と、前記第１の静電保護素子と前記第２の静電保護素子との間に該第２の静電保護素子に並列に接続されたＭＯＳ容量とを有する半導体集積回路装置であって、前記第１の静電保護素子の前記他端が接続された前記接地電位配線上の接続点と前記ＭＯＳ容量の一端が接続された前記接地電位配線上の接続点との間における前記接地電位配線の配線抵抗が、前記ＭＯＳ容量の一端が接続された前記接地電位配線上の接続点と前記第２の静電保護素子の前記他端が接続された前記接地電位配線上の接続点との間における前記接地電位配線の配線抵抗より大きいことを特徴とする。」　
　
　上記補正は、平成１４年９月１７日付けで補正された特許請求の範囲の請求項１、２、４及び、５に記載された以下のもの並びに、発明の詳細な説明の００１７段落、００１８段落、００２０段落及び、００２１段落を補正するものである。（以下、請求項１、２、４及び、５を「補正前請求項１」、「補正前請求項２」、「補正前請求項４」及び、「補正前請求項５」という。）　
　「【請求項１】　一端が電源電圧を供給する電源配線に接続され、かつ他端が、接地電位を供給する接地電位配線に接続されたＭＯＳ容量と、前記接地電位配線の一端が接続された接地端子と、該接地端子と前記ＭＯＳ容量との間に該ＭＯＳ容量に並列に接続された静電保護素子とを有する半導体集積回路装置であって、　前記静電保護素子の一端が接続された前記接地電位配線上の接続点と前記接地端子との間における前記接地電位配線の配線抵抗が、前記静電保護素子の一端が接続された前記接地電位配線上の接続点と前記ＭＯＳ容量の他端が接続された前記接地電位配線上の接続点との間における前記接地電位配線の配線抵抗より大きいことを特徴とする半導体集積回路装置。　
　【請求項２】　一端が電源電圧を供給する電源配線に接続され、かつ他端が、接地電位を供給する接地電位配線に接続された静電保護素子と、前記接地電位配線の一端が接続された接地端子と、該接地端子と前記静電保護素子との間に該静電保護素子に並列に接続されたＭＯＳ容量とを有する半導体集積回路装置であって、　
　前記ＭＯＳ容量の一端が接続された前記接地電位配線上の接続点と前記接地端子との間における前記接地電位配線の配線抵抗が、前記ＭＯＳ容量の一端が接続された前記接地電位配線上の接続点と前記静電保護素子の他端が接続された前記接地電位配線上の接続点との間における前記接地電位配線の配線抵抗より大きいことを特徴とする半導体集積回路装置。」　
　「【請求項４】　入出力端子と、該入出力端子に一端が接続され、かつ他端が、接地電位を供給する接地電位配線に接続された第１の静電保護素子と、電源電圧を供給する電源配線に一端が接続され、他端が前記接地配線に接続されたＭＯＳ容量と、前記第１の静電保護素子と前記ＭＯＳ容量との間に該ＭＯＳ容量に並列に接続された第２の静電保護素子とを有する半導体集積回路装置であって、　
　前記第１の静電保護素子の前記他端が接続された前記接地電位配線上の接続点と前記第２の静電保護素子の一端が接続された前記接地電位配線上の接続点との間における前記接地電位配線の配線抵抗が、前記第２の静電保護素子の一端が接続された前記接地電位配線上の接続点と前記ＭＯＳ容量の前記他端が接続された前記接地電位配線上の接続点との間における前記接地電位配線の配線抵抗より大きいことを特徴とする半導体集積回路装置。　
　【請求項５】　入出力端子と、該入出力端子に一端が接続され、かつ他端が、接地電位を供給する接地電位配線に接続された第１の静電保護素子と、電源電圧を供給する電源配線に一端が接続され、他端が前記接地配線に接続された第２の静電保護素子と、前記第１の静電保護素子と前記第２の静電保護素子との間に該第２の静電保護素子に並列に接続されたＭＯＳ容量とを有する半導体集積回路装置であって、　
　前記第１の静電保護素子の前記他端が接続された前記接地電位配線上の接続点と前記ＭＯＳ容量の一端が接続された前記接地電位配線上の接続点との間における前記接地電位配線の配線抵抗が、前記ＭＯＳ容量の一端が接続された前記接地電位配線上の接続点と前記第２の静電保護素子の前記他端が接続された前記接地電位配線上の接続点との間における前記接地電位配線の配線抵抗より大きいことを特徴とする半導体集積回路装置。」　
　
（２）本件補正についての検討　
　
（２−１）補正事項の整理　
　補正事項を整理すると次のとおりである。　
　
（補正事項１）　
　補正前請求項１の「該ＭＯＳ容量に並列に接続された静電保護素子」を「該ＭＯＳ容量に並列に接続されたデバイス帯電モデルによる静電保護素子」と補正する。　
　
（補正事項２）　
　補正前請求項２の「一端が電源電圧を供給する電源配線に接続され、かつ他端が、接地電位を供給する接地電位配線に接続された静電保護素子」を「一端が電源電圧を供給する電源配線に接続され、かつ他端が、接地電位を供給する接地電位配線に接続されたデバイス帯電モデルによる静電保護素子」と補正する。
　
（補正事項３）　
　補正前請求項４の「該入出力端子に一端が接続され、かつ他端が、接地電位を供給する接地電位配線に接続された第１の静電保護素子」を「該入出力端子に一端が接続され、かつ他端が、接地電位を供給する接地電位配線に接続されたデバイス帯電モデルによる第１の静電保護素子」と補正する。
　
（補正事項４）　
　補正前請求項５の「該入出力端子に一端が接続され、かつ他端が、接地電位を供給する接地電位配線に接続された第１の静電保護素子」を「該入出力端子に一端が接続され、かつ他端が、接地電位を供給する接地電位配線に接続されたデバイス帯電モデルによる第１の静電保護素子」と補正する。　
　
（補正事項５）　
　明細書の００１７段落及び００１８段落を変更する。
　
（補正事項６）　
　明細書の００２０段落及び００２１段落を変更する。　
　
（２−２）新規事項の有無及び補正の目的の適否について　
　
（２−２−１）補正事項１について　
　本願の願書に最初に添付した明細書又は図面（以下、「本願当初明細書等」という。）には、図１とともに以下の記載がされている。
　「本発明の第１の実施の形態に係る半導体集積回路装置の構成を図１に示す。」（００３６段落）
　「また接地端子１４とＭＯＳ容量１６との間にＭＯＳ容量１６に並列に静電保護素子（ＣＤＭ保護素子）１８が接続されている。」（００３７段落）及び、
　「静電気放電現象は周知のように、・・・デバイス帯電モデル（Charged Device Model；ＣＤＭ）の・・・モデルが主に提唱されている。」（０００２段落）
　よって、補正前請求項１を補正後請求項１に補正することは、本願の願書に最初に添付した明細書又は図面に記載した事項の範囲内におけるものであり、請求項に記載した発明を特定するために必要な事項を限定するものであって、かつ、その補正前請求項１に記載された発明とその補正後請求項１に記載される発明の産業上の利用分野及び解決しようとする課題が同一である特許請求の範囲の減縮を目的とするものである。　
　
（２−２−２）補正事項２について　
　本願当初明細書等には、図１とともに以下の記載がされている。
　「本発明の第１の実施の形態に係る半導体集積回路装置の構成を図１に示す。」（００３６段落）
　「また接地端子１４とＭＯＳ容量１６との間にＭＯＳ容量１６に並列に静電保護素子（ＣＤＭ保護素子）１８が接続されている。」（００３７段落）及び、
　「静電気放電現象は周知のように、・・・デバイス帯電モデル（Charged Device Model；ＣＤＭ）の・・・モデルが主に提唱されている。」（０００２段落）
　さらに、本願当初明細書等には、図３とともに以下の記載がされている。
　「次に本発明の第２の実施の形態に係る半導体集積回路装置の構成を図３に示す。本実施の形態に係る半導体集積回路装置１Ａが第１の実施の形態に係る半導体集積回路装置１と構成上、異なるのは電源配線１０と接地電位配線１２との間に並列接続されるＭＯＳ容量１６と静電保護素子１８との位置関係が、第１の実施の形態とは逆になる、すなわち、接地電位配線１２において、接地端子１４と静電保護素子１８との間に静電保護素子１８に並列にＭＯＳ容量１６が接続されている点であり、その他の構成は同様であるので、重複する説明は省略する。」（００４６段落）
　よって、補正前請求項２を補正後請求項２に補正することは、本願の願書に最初に添付した明細書又は図面に記載した事項の範囲内におけるものであり、請求項に記載した発明を特定するために必要な事項を限定するものであって、かつ、その補正前請求項２に記載された発明とその補正後請求項２に記載される発明の産業上の利用分野及び解決しようとする課題が同一である特許請求の範囲の減縮を目的とするものである。　
　
（２−２−３）補正事項３について　
　補正前請求項４の「該入出力端子に一端が接続され、かつ他端が、接地電位を供給する接地電位配線に接続された第１の静電保護素子」に関し、本願当初明細書等には、前記「第１の静電保護素子」に相当する「静電保護素子３２」に対して、図４とともに以下の記載がされている。
　「次に本発明の第３の実施の形態に係る半導体集積回路装置の構成を第４図に示す。・・・入出力端子３０に一端が接続され、かつ他端が接地電位配線１２に接続された静電保護素子３２を有している。」（００５１段落）及び
　「ここで静電保護素子３２は人体モデル、もしくはマシンモデルによる静電破壊を防止する目的で設けられている」（００５２段落）
　しかしながら、本願当初明細書等には、前記「静電保護素子３２」が「デバイス帯電モデルによる」ものである点は一切記載がなく、補正後請求項４における「該入出力端子に一端が接続され、かつ他端が、接地電位を供給する接地電位配線に接続されたデバイス帯電モデルによる第１の静電保護素子」は、本願の願書に最初に添付した明細書又は図面に記載した事項の範囲内におけるものではなく、また、本願の願書に最初に添付した明細書又は図面の記載から当業者に自明な事項であるともいえない。
　したがって、補正前請求項４を補正後請求項４に補正することは、本願の願書に最初に添付した明細書又は図面に記載した事項の範囲内におけるものとはいえない。　
　
（２−２−４）補正事項４について　
　まず、前記（２−２−３）に記載したように、補正前請求項４の「該入出力端子に一端が接続され、かつ他端が、接地電位を供給する接地電位配線に接続された第１の静電保護素子」に関し、本願当初明細書等には、前記「第１の静電保護素子」に相当する「静電保護素子３２」に対して、図４とともに以下の記載がされている。
　「次に本発明の第３の実施の形態に係る半導体集積回路装置の構成を第４図に示す。・・・入出力端子３０に一端が接続され、かつ他端が接地電位配線１２に接続された静電保護素子３２を有している。」（００５１段落）及び
　「ここで静電保護素子３２は人体モデル、もしくはマシンモデルによる静電破壊を防止する目的で設けられている」（００５２段落）
　しかしながら、本願当初明細書等には、前記「静電保護素子３２」が「デバイス帯電モデルによる」ものである点は一切記載がなく、補正後請求項４における「該入出力端子に一端が接続され、かつ他端が、接地電位を供給する接地電位配線に接続されたデバイス帯電モデルによる第１の静電保護素子」は、本願の願書に最初に添付した明細書又は図面に記載した事項の範囲内におけるものではなく、また、本願の願書に最初に添付した明細書又は図面の記載から当業者に自明な事項であるともいえない。
　ところで、本願当初明細書等には、「本発明の第４の実施の形態に係る半導体集積回路装置」に関して、図５とともに以下の記載がされている。
　「次に本発明の第４の実施の形態に係る半導体集積回路装置の構成を図５に示す。本実施の形態に係る半導体集積回路装置１Ｃが第３の実施の形態に係る半導体集積回路装置１Ｂと構成上、異なるのは電源配線１０と接地電位配線１２との間に並列接続されるＭＯＳ容量１６と静電保護素子１８との位置関係が、第３の実施の形態とは逆になる、すなわち、接地電位配線１２において、接地端子１４と静電保護素子１８との間に静電保護素子１８に並列にＭＯＳ容量１６が接続されている点であり、その他の構成は同様であるので、重複する説明は省略する。」（００５６段落）
　よって、補正後請求項５における「該入出力端子に一端が接続され、かつ他端が、接地電位を供給する接地電位配線に接続されたデバイス帯電モデルによる第１の静電保護素子」は、本願の願書に最初に添付した明細書又は図面に記載した事項の範囲内におけるものではなく、また、本願の願書に最初に添付した明細書又は図面の記載から当業者に自明な事項であるともいえない。　
　したがって、補正前請求項５を補正後請求項５に補正することは、本願の願書に最初に添付した明細書又は図面に記載した事項の範囲内におけるものとはいえない。　
　
（２−２−５）補正事項５について　
　補正前の００１７段落及び００１８段落を補正後の００１７段落及び００１８段落に補正することは、【課題を解決するための手段】の記載を補正事項１及び２のとおりに補正された補正後請求項１及び２の記載に整合させることを目的とするものであるから、補正事項１及び２において検討したとおり、本願の願書に最初に添付した明細書又は図面に記載した事項の範囲内におけるものである。
　
（２−２−６）補正事項６について　
　補正前の００２０段落及び００２１段落を補正後の００２０段落及び００２１段落に補正することは、【課題を解決するための手段】の記載を補正事項３及び４のとおりに補正された補正後請求項３及び４の記載に整合させることを目的とするものであるが、補正事項３及び４において検討したとおり、本願の願書に最初に添付した明細書又は図面に記載した事項の範囲内におけるものであるとはいえない。　
　
　よって、補正事項３、４及び、６についての補正は、本願の願書に最初に添付した明細書又は図面に記載した事項の範囲内においてするものではないから、特許法第１７条の２第３項の規定に適合しない。
　
（２−３）独立特許要件について　
　上記（２−２）において検討したとおり、補正事項３、４及び、６についての補正は、本願の願書に最初に添付した明細書又は図面に記載した事項の範囲内においてするものではなく、特許法第１７条の２第３項の規定に適合しないものであるが、仮に適合するものであるとして、本件補正が、同法第１７の２第５項に適合するか否かについて以下で検討する。　
　本件補正後請求項１に係る発明は、本件補正後の特許請求の範囲の請求項１に記載された事項に特定された、「２．（１）本件補正の内容」に記載したとおりのものである。　
　
（２−３−１）刊行物記載の発明　
　本願出願前に頒布された刊行物である特開平１１−１５４７３３号公報には、図１及び図４とともに、以下の事項が記載されている。　
　「【００１２】　
【作用】図１は本発明の半導体集積装置の概念図である。　
【００１３】電源間に挿入されたバイパスコンデンサ１０１、１０２はそれぞれデジタル回路１０３、アナログ回路１０４の近傍に形成され、デジタル回路１０３で発生する電源ノイズを除去すると共にアナログ回路１０４に注入される電源ノイズを除去する役目を果たしている。　
【００１４】そしてバイパスコンデンサ１０１，１０２の近傍に配置された静電気保護素ＰＮダイオード１０５，１０６は、バイパスコンデンサの絶縁膜破壊電圧より、ＰＮダイオードの逆方向ブレークダウン電圧が低く設計されている。ここで静電気エネルギーが電源ラインを通して注入された場合、バイパスコンデンサ１０１，１０２とＰＮダイオードに同電位が印可されるが、バイパスコンデンサを破壊に至らしめる前にＰＮダイオードを介して静電気エネルギーが放電される。よってバイパスコンデンサ１０１，１０２は静電気から保護されるのである。　
【００１５】　
【発明の実施の形態】以下に本発明の詳細な実施例を図面を参照して具体的に説明する。　
【００１６】図４はＰＭＯＳゲートコントロールドダイオード（ＰＧＣＤ）静電気保護素子とＰＭＯＳゲート膜バイパスコンデンサの組み合わせによる本発明の第１例回路図である。バイパスコンデンサ４０３はアナログ回路４００の電源を安定化させるためのものである。そして静電気保護素子４０４は先のバイパスコンデンサ４０３を静電気から守るするためのものである。
【００１７】バイパスコンデンサ４０３はＰＭＯＳトランジスタのゲート膜で構成され、ゲートをＶＳＳにそしてソース、ドレイン、サブストレートをＶＤＤに接続されている。つまりＶＤＤとＶＳＳの間にバイパスコンデンサが形成されることになる。静電気保護素子４０４はＰＭＯＳトランジスタで構成され、ゲート及びソース、サブストレートをＶＤＤに、ドレインをＶＳＳに接続されている。よって通常はオフ状態にあるが、ひとたび静電気エネルギーが印可されドレインとソースの間に通常２０Ｖ程度以上の高電圧がかかるりトランジスタのブレークダウン現象によりＶＤＤからＶＳＳへ静電気エネルギーが放電される。よってバイパスコンデンサ４０３には静電気保護素子４０４のブレークダウン電圧以上の電位はかからないので保護されるのである。ここでは静電気保護素子及びバイパスコンデンサとしてＰＭＯＳトランジスタの例を示したが、ＮＭＯＳトランジスタでも構わない。」　
　また、図１及び図４には、「ＶＤＤパッド」と「ＶＳＳパッド」が記載されており、図４には、それぞれ「ＶＤＤパッド」と「ＶＳＳパッド」に接続された「ＶＤＤライン」と「ＶＳＳライン」が記載されている。
　したがって、刊行物には、以下の発明が記載されている。　
　「ＰＭＯＳトランジスタのゲート膜で構成され、ソース、ドレイン、サブストレートがＶＤＤラインに接続され、ゲートがＶＳＳラインに接続されたバイパスコンデンサと、前記ＶＳＳラインの一端が接続されたＶＳＳパッドと、前記ＶＳＳパッドと前記バイパスコンデンサとの間に前記前記バイパスコンデンサに並列に接続された静電気保護素子とを有する半導体集積装置。」　
　
（２−３−２）対比・判断　
　補正後請求項１に係る発明（以下、「補正後発明１」という。）と刊行物に記載された発明（以下、「刊行物発明」という。）とを対比する。　
　刊行物発明における「ＰＭＯＳトランジスタのゲート膜で構成され」た「バイパスコンデンサ」の「ソース、ドレイン、サブストレートがＶＤＤラインに接続され」た状態は、補正後発明１における「ＭＯＳ容量」の「一端が電源電圧を供給する電源配線に接続され」た状態に、また、刊行物発明における「ＰＭＯＳトランジスタのゲート膜で構成され」た「バイパスコンデンサ」の「ゲートがＶＳＳラインに接続された」状態は、補正後発明１における「ＭＯＳ容量」の「他端が、接地電位を供給する接地電位配線に接続された」状態に、それぞれ対応するとともに、刊行物発明の「バイパスコンデンサ」、「静電気保護素子」、「半導体集積装置」は、それぞれ、補正後発明１の「ＭＯＳ容量」、「静電保護素子」、「半導体集積回路装置」に相当する。　
　また、半導体集積回路装置において、ＶＤＤを電源電圧に、また、ＶＳＳと接地電位が別個に存在しない場合はＶＳＳを接地電位として用いることは、従来周知であるから（この点について、必要であれば、例えば、特開平１１−１３５６３４号公報の０００６段落等の記載、特開平１１−１７１３５号公報の０００４段落等の記載を参照。）、ＶＳＳと接地電位が別個に存在しない刊行物発明の「ＶＤＤライン」、「ＶＳＳライン」、「ＶＳＳパッド」は、それぞれ、補正後発明１の「電源電圧を供給する電源配線」、「接地電位を供給する接地電位配線」、「接地端子」に相当する。　
　
　したがって、両者は、
　「一端が電源電圧を供給する電源配線に接続され、かつ他端が、接地電位を供給する接地電位配線に接続されたＭＯＳ容量と、前記接地電位配線の一端が接続された接地端子と、該接地端子と前記ＭＯＳ容量との間に該ＭＯＳ容量に並列に接続された静電保護素子とを有する半導体集積回路装置。」である点で一致し、以下の点で相違する。　
（相違点１）　
　補正後発明１は、「デバイス帯電モデルによる静電保護素子」を備えているのに対して、　
　刊行物発明は、「静電保護素子」を備えている点。　
（相違点２）　
　補正後発明１は、「前記静電保護素子の一端が接続された前記接地電位配線上の接続点と前記接地端子との間における前記接地電位配線の配線抵抗が、前記静電保護素子の一端が接続された前記接地電位配線上の接続点と前記ＭＯＳ容量の他端が接続された前記接地電位配線上の接続点との間における前記接地電位配線の配線抵抗より大きいこと」という構成を備えているのに対して、　
　刊行物発明は、前記の構成を備えているか否かが明確ではない点。　
　
　上記相違点について、検討する。　
（相違点１について）　
　補正後請求項１には、補正後発明１における「デバイス帯電モデルによる静電保護素子」が、静電保護素子としていかなる機能を備えているのかについての具体的な記載はされていないものの、本願当初明細書等には、「ＣＤＭ」について、「静電気放電現象は周知のように、・・・デバイス帯電モデル（Charged Device Model；ＣＤＭ）の・・・モデルが主に提唱されている。」（０００２段落）と記載されるとともに、補正後発明１に対応する「本発明の第１の実施の形態」に関して、図１とともに「接地端子１４とＭＯＳ容量１６との間にＭＯＳ容量１６に並列に静電保護素子（ＣＤＭ保護素子）１８が接続されている。この静電保護素子１８はＭＯＳ容量１６の絶縁破壊電圧（静電破壊耐圧）より低いクランプ電圧で、ＣＤＭ試験時にＭＯＳ容量１６の両端間に生じる電圧をクランプする機能を有している。」（００３７段落）と記載されているから、補正後発明１における「デバイス帯電モデルによる静電保護素子」は、「ＭＯＳ容量」の「絶縁破壊電圧（静電破壊耐圧）より低いクランプ電圧」を備えた静電保護素子を意味するものと認められる。　
　一方、刊行物発明における「静電気保護素子」に関して、刊行物には、図１とともに「バイパスコンデンサ１０１，１０２の近傍に配置された静電気保護素ＰＮダイオード１０５，１０６は、バイパスコンデンサの絶縁膜破壊電圧より、ＰＮダイオードの逆方向ブレークダウン電圧が低く設計されている。」（００１４段落）と記載され、また、図４とともに「バイパスコンデンサ４０３には静電気保護素子４０４のブレークダウン電圧以上の電位はかからないので保護されるのである。」（００１７段落）と記載されており、前記「静電気保護素子」がブレークダウンした場合に、その両端の電圧がブレークダウン電圧にクランプされることは、技術的に明らかである。　
　よって、補正後発明１における「デバイス帯電モデルによる静電保護素子」と、刊行物発明における「静電気保護素子」は、文言上の相違はあるものの、備えるべき機能についての相違は認められないから、相違点１は実質的な相違点ではない。　
（相違点２について）　
　刊行物には、「バイパスコンデンサ」と「静電気保護素子」の配置に関して、図１とともに、「電源間に挿入されたバイパスコンデンサ１０１、１０２はそれぞれデジタル回路１０３、アナログ回路１０４の近傍に形成され」（００１３段落）、「そしてバイパスコンデンサ１０１，１０２の近傍に配置された静電気保護素ＰＮダイオード１０５，１０６」（００１４段落）と、「バイパスコンデンサ」をデジタル回路又はアナログ回路の近傍に配置するとともに「静電保護素子」を「バイパスコンデンサ」の近傍に配置する点が記載されており、また、「静電保護素子」と「ＶＳＳパッド」との位置関係については、両者を近傍に配置する旨の記載も示唆もされていないから、刊行物発明における「静電保護素子」と「ＶＳＳライン」との接続点と「ＶＳＳパッド」との間の「ＶＳＳライン」の距離は、「バイパスコンデンサ」と「ＶＳＳライン」との接続点と、「静電保護素子」と「ＶＳＳライン」との接続点との間の「ＶＳＳライン」の距離よりも長いものと認められ、また、刊行物には「ＶＳＳライン」を形成する配線の材料や断面積を形成場所によって異ならせる旨の記載はされていないから、刊行物発明における「静電保護素子」と「ＶＳＳライン」との接続点と「ＶＳＳパッド」との間の「ＶＳＳライン」の配線抵抗は、「バイパスコンデンサ」と「ＶＳＳライン」との接続点と、「静電保護素子」と「ＶＳＳライン」との接続点との間の「ＶＳＳライン」の配線抵抗よりも大きいものと認められる。
　よって、相違点２についても実質的な相違点とはいえない。　
　
　したがって、補正後発明１は、上記刊行物に記載された発明であるから、特許法第２９条第１項第３号に該当し、特許を受けることができない。　
　
（２−４）むすび　
　以上のとおりであるから、補正事項３、４及び、６についての補正は、本願の願書に最初に添付した明細書又は図面に記載した事項の範囲内においてなされたものとは認められず、特許法第１７の２第３項の規定に適合せず、本件補正は、特許法第１５９条第１項で準用する同法第５３条第１項の規定により却下されるべきものである。
　仮に、本件補正が特許法第１７の２第３項の規定に適合したものであるとしても、補正後発明１は、特許出願の際独立して特許を受けることができるものではないから、請求項２ないし１８に係る発明について検討するまでもなく、適法ではない補正を含む本件補正は、特許法第１７条の２第５項で準用する同法第１２６条第４項の規定に違反するので、特許法第１５９条第１項で準用する同法第５３条第１項の規定により却下されるべきものである。
　
３．本件発明について
　平成１５年８月１３日付けの手続補正は、上記のとおり却下されたので、本件の請求項１ないし１８に係る発明は、平成１４年９月１７日付け手続補正書により補正された特許請求の範囲の請求項１ないし１８に記載されたとおりのものであって、その請求項１に係る発明（以下、「本件発明１」という。）は、以下のとおりのものである。　
　「【請求項１】　一端が電源電圧を供給する電源配線に接続され、かつ他端が、接地電位を供給する接地電位配線に接続されたＭＯＳ容量と、前記接地電位配線の一端が接続された接地端子と、該接地端子と前記ＭＯＳ容量との間に該ＭＯＳ容量に並列に接続された静電保護素子とを有する半導体集積回路装置であって、　前記静電保護素子の一端が接続された前記接地電位配線上の接続点と前記接地端子との間における前記接地電位配線の配線抵抗が、前記静電保護素子の一端が接続された前記接地電位配線上の接続点と前記ＭＯＳ容量の他端が接続された前記接地電位配線上の接続点との間における前記接地電位配線の配線抵抗より大きいことを特徴とする半導体集積回路装置。」　
　
４．刊行物記載の発明　
　刊行物に記載された発明（以下、「刊行物発明」という。）は、「２．（２−３−１）刊行物記載の発明」に記載した以下のとおりのものである。　
　「ＰＭＯＳトランジスタのゲート膜で構成され、ソース、ドレイン、サブストレートがＶＤＤラインに接続され、ゲートがＶＳＳラインに接続されたバイパスコンデンサと、前記ＶＳＳラインの一端が接続されたＶＳＳパッドと、前記ＶＳＳパッドと前記バイパスコンデンサとの間に前記前記バイパスコンデンサに並列に接続された静電気保護素子とを有する半導体集積装置。」　
　
５．対比・判断
　本件発明１に係る発明と「刊行物発明」とを対比する。　
　刊行物発明における「ＰＭＯＳトランジスタのゲート膜で構成され」た「バイパスコンデンサ」の「ソース、ドレイン、サブストレートがＶＤＤラインに接続され」た状態は、本件発明１における「ＭＯＳ容量」の「一端が電源電圧を供給する電源配線に接続され」た状態に、また、刊行物発明における「ＰＭＯＳトランジスタのゲート膜で構成され」た「バイパスコンデンサ」の「ゲートがＶＳＳラインに接続された」状態は、本件発明１における「ＭＯＳ容量」の「他端が、接地電位を供給する接地電位配線に接続された」状態に、それぞれ対応するとともに、刊行物発明の「バイパスコンデンサ」、「静電気保護素子」、「半導体集積装置」は、それぞれ、本件発明１の「ＭＯＳ容量」、「静電保護素子」、「半導体集積回路装置」に相当する。
　また、半導体集積回路装置において、ＶＤＤを電源電圧に、また、ＶＳＳと接地電位が別個に存在しない場合はＶＳＳを接地電位として用いることは、従来周知であるから（この点について、必要であれば、例えば、特開平１１−１３５６３４号公報の０００６段落等の記載、特開平１１−１７１３５号公報の０００４段落等の記載を参照。）、ＶＳＳと接地電位が別個に存在しない刊行物発明の「ＶＤＤライン」、「ＶＳＳライン」、「ＶＳＳパッド」は、それぞれ、本件発明１の「電源電圧を供給する電源配線」、「接地電位を供給する接地電位配線」、「接地端子」に相当する。　
　
　したがって、両者は、
　「一端が電源電圧を供給する電源配線に接続され、かつ他端が、接地電位を供給する接地電位配線に接続されたＭＯＳ容量と、前記接地電位配線の一端が接続された接地端子と、該接地端子と前記ＭＯＳ容量との間に該ＭＯＳ容量に並列に接続された静電保護素子とを有する半導体集積回路装置。」である点で一致し、以下の点で相違する。　
（相違点）　
　本件発明１は、「前記静電保護素子の一端が接続された前記接地電位配線上の接続点と前記接地端子との間における前記接地電位配線の配線抵抗が、前記静電保護素子の一端が接続された前記接地電位配線上の接続点と前記ＭＯＳ容量の他端が接続された前記接地電位配線上の接続点との間における前記接地電位配線の配線抵抗より大きいこと」という構成を備えているのに対して、　
　刊行物発明は、前記の構成を備えているか否かが明確ではない点。　
　
　上記相違点について、検討する。　
　刊行物には、「バイパスコンデンサ」と「静電気保護素子」の配置に関して、図１とともに、「電源間に挿入されたバイパスコンデンサ１０１、１０２はそれぞれデジタル回路１０３、アナログ回路１０４の近傍に形成され」（００１３段落）、「そしてバイパスコンデンサ１０１，１０２の近傍に配置された静電気保護素ＰＮダイオード１０５，１０６」（００１４段落）と、「バイパスコンデンサ」をデジタル回路又はアナログ回路の近傍に配置するとともに「静電保護素子」を「バイパスコンデンサ」の近傍に配置する点が記載されており、また、「静電保護素子」と「ＶＳＳパッド」との位置関係については、両者を近傍に配置する旨の記載も示唆もされていないから、刊行物発明における「静電保護素子」と「ＶＳＳライン」との接続点と「ＶＳＳパッド」との間の「ＶＳＳライン」の距離は、「バイパスコンデンサ」と「ＶＳＳライン」との接続点と、「静電保護素子」と「ＶＳＳライン」との接続点との間の「ＶＳＳライン」の距離よりも長いものと認められ、また、刊行物には「ＶＳＳライン」を形成する配線の材料や断面積を形成場所によって異ならせる旨の記載はされていないから、刊行物発明における「静電保護素子」と「ＶＳＳライン」との接続点と「ＶＳＳパッド」との間の「ＶＳＳライン」の配線抵抗は、「バイパスコンデンサ」と「ＶＳＳライン」との接続点と、「静電保護素子」と「ＶＳＳライン」との接続点との間の「ＶＳＳライン」の配線抵抗よりも大きいものと認められる。
　よって、上記相違点は実質的な相違点ではない。　
　
　したがって、本件発明１は、上記刊行物に記載された発明であるから、特許法第２９条第１項第３号に該当し、特許を受けることができない。　
　
６．むすび
　以上のとおりであるから、本願は、請求項２ないし１８に係る発明について判断するまでもなく、拒絶されるべきものである。　
　よって、結論のとおり審決する。