(57)【要約】      （修正有）【課題】トランジスタを覆うシリコン窒化膜を用いて、該トランジスタの駆動能力をより一層向上することができるようにする。【解決手段】Ｐウェル１０２の上に、ＮＭＯＳゲート絶縁膜１０４を介在させて形成されたＮＭＯＳゲート電極１０６と、Ｐウェル１０２におけるＮＭＯＳゲート電極１０６の両側方の領域に形成されたｎ型ソースドレイン領域１１２と、Ｐウェル１０２の上に形成され、ＮＭＯＳゲート電極１０６及びｎ型ソースドレイン領域１１２を覆うように形成されたシリコン窒化膜１１８とを有している。シリコン窒化膜１１８を構成するシリコンは、その同位体２９Ｓｉ又は３０Ｓｉの比率が５０％以上である。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１導電型の第１の半導体領域の上に、第１のゲート絶縁膜を介在させて形成された第１のゲート電極と、
前記第１の半導体領域における前記第１のゲート電極の両側方の領域に形成された第２導電型の第１のソースドレイン領域と、
前記第１の半導体領域の上に形成され、前記第１のゲート電極及び第１のソースドレイン領域を覆うように形成された第１の絶縁膜とを備え、
前記第１の絶縁膜は、第１の窒化シリコンからなり、
前記第２導電型がｎ型である場合に、前記第１の窒化シリコンを構成するシリコンは、その同位体２９Ｓｉ又は３０Ｓｉの比率が５０％以上であり、
前記第２導電型がｐ型である場合に、前記第１の窒化シリコンは水素を含み、該水素の同位体である重水素（２Ｈ）の比率は５０％以上であることを特徴とする半導体装置。
【請求項２】
前記第１の半導体領域と素子分離領域により分離された第２導電型の第２の半導体領域の上に、第２のゲート絶縁膜を介在させて形成された第２のゲート電極と、
前記第２の半導体領域における前記第２のゲート電極の両側方の領域に形成された第１導電型の第２のソースドレイン領域と、
前記第２の半導体領域の上に形成され、前記第２のゲート電極及び第２のソースドレイン領域を覆うように形成された第２の絶縁膜とをさらに備え、
前記第２の絶縁膜は、第２の窒化シリコンからなり、
前記第１導電型がｐ型である場合に、前記第２の窒化シリコンは水素を含み、該水素の同位体である重水素（２Ｈ）の比率は５０％以上であり、
前記第１導電型がｎ型である場合に、前記第２の窒化シリコンを構成するシリコンは、その同位体２９Ｓｉ又は３０Ｓｉの比率が５０％以上であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第２導電型がｎ型である場合に、前記第１の窒化シリコンを構成するシリコンは、その同位体２９Ｓｉ又は３０Ｓｉの比率が９５％以上であることを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記第１導電型がｎ型である場合に、前記第２の窒化シリコンを構成するシリコンは、その同位体２９Ｓｉ又は３０Ｓｉの比率が９５％以上であることを特徴とする請求項２に記載の半導体装置。
【請求項５】
前記第２導電型がｎ型である場合に、前記第１の窒化シリコンを構成する窒素は、その同位体１５Ｎの比率が５０％以上であることを特徴とする請求項１又は３に記載の半導体装置。
【請求項６】
前記第１導電型がｎ型である場合に、前記第２の窒化シリコンを構成する窒素は、その同位体１５Ｎの比率が５０％以上であることを特徴とする請求項２又は４に記載の半導体装置。
【請求項７】
前記第２導電型がｐ型である場合に、前記第１の窒化シリコンに含まれる重水素（２Ｈ）の比率は９５％以上であることを特徴とする請求項１、４及び６のいずれか１項に記載の半導体装置。
【請求項８】
前記第１導電型がｐ型である場合に、前記第２の窒化シリコンに含まれる重水素（２Ｈ）の比率は９５％以上であることを特徴とする請求項２、３及び５のいずれか１項に記載の半導体装置。
【請求項９】
ｐ型シリコンを主成分とする半導体領域の上に、ゲート絶縁膜を介在させたゲート電極を形成する工程と、
前記半導体領域における前記ゲート電極の両側方の領域にｎ型のソースドレイン領域を形成する工程と、
前記半導体領域の上に、前記ゲート電極及びソースドレイン領域を覆うように、窒化シリコンからなる絶縁膜を形成する工程とを備え、
前記絶縁膜を形成する工程において、前記窒化シリコンは、シリコンソースにおけるシリコン原子に、２８Ｓｉよりも質量数が大きい同位体２９Ｓｉ又は３０Ｓｉを用い、且つ該同位体２９Ｓｉ又は３０Ｓｉの比率を５０％以上とすることを特徴とする半導体装置の製造方法。
【請求項１０】
前記シリコンソースは、シラン、テトラメチルシラン、トリメチルシラン、ジメチルジメトキシシラン、ヘキサメチルジシロキサン、オクタメチルトリシロキサン、テトラメチルシクロテトラシロキサン又はオクタメチルシクロテトラシロキサンであることを特徴とする請求項９に記載の半導体装置の製造方法。
【請求項１１】
ｐ型シリコンを主成分とする半導体領域の上に、ゲート絶縁膜を介在させたゲート電極を形成する工程と、
前記半導体領域における前記ゲート電極の両側方の領域にｎ型のソースドレイン領域を形成する工程と、
前記半導体領域の上に、前記ゲート電極及びソースドレイン領域を覆うように、窒化シリコンからなる絶縁膜を形成する工程とを備え、
前記絶縁膜を形成する工程において、前記窒化シリコンは、窒素ソースにおける窒素原子に、１４Ｎよりも質量数が大きい同位体１５Ｎを用い、且つ該同位体１５Ｎの比率を５０％以上とすることを特徴とする半導体装置の製造方法。
【請求項１２】
ｎ型シリコンを主成分とする半導体領域の上に、ゲート絶縁膜を介在させたゲート電極を形成する工程と、
前記半導体領域における前記ゲート電極の両側方の領域にｐ型のソースドレイン領域を形成する工程と、
前記半導体領域の上に、前記ゲート電極及びソースドレイン領域を覆うように、窒化シリコンからなる絶縁膜を形成する工程とを備え、
前記絶縁膜を形成する工程において、前記窒化シリコンは、シリコンソースであるシランを構成する水素原子に、１Ｈよりも質量数が大きい同位体２Ｈを少なくとも１個配位し、且つ該同位体２Ｈの比率を５０％以上とすることを特徴とする半導体装置の製造方法。
【請求項１３】
ｎ型シリコンを主成分とする半導体領域の上に、ゲート絶縁膜を介在させたゲート電極を形成する工程と、
前記半導体領域における前記ゲート電極の両側方の領域にｐ型のソースドレイン領域を形成する工程と、
前記半導体領域の上に、前記ゲート電極及びソースドレイン領域を覆うように、窒化シリコンからなる絶縁膜を形成する工程とを備え、
前記絶縁膜を形成する工程において、前記窒化シリコンは、窒素ソースであるアンモニアを構成する水素原子に、１Ｈよりも質量数が大きい同位体２Ｈを少なくとも１個配位し、且つ該同位体２Ｈの比率を５０％以上とすることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特に、トランジスタを覆うシリコン窒化膜によりゲートチャネルに歪みを与える歪Ｓｉ技術を用いる半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
半導体装置の動作の高速化及び機能の高集積化に伴い、トランジスタの微細化が進められている。しかしながら、微細なレジストマスクを用いるリソグラフィ装置の価格の高騰によって、微細化における半導体装置のコストパフォーマンスが悪化しており、新しい技術の開発が進められている。
【０００３】
その１つとして、例えば非特許文献１に記載されているように、比較的に大きな内部応力を得やすいシリコン窒化膜を、ゲート構造を覆うように半導体基板上に形成し、ゲート下のチャネルに歪みを加えてキャリア移動度の向上を図る技術がある。
【０００４】
ＮＭＯＳ（N-type Metal Oxide Semiconductor）トランジスタには、ゲート下のチャネルに対してチャネル長方向に引っ張り歪みが作用すると、キャリアの移動度が向上することが知られている。ＮＭＯＳトランジスタのチャネルにチャネル長方向の引っ張り歪みを作用させるには、シリコン窒化膜自身は、収縮する内部応力を持つ必要がある。
【０００５】
このため、特許文献１に記載されているように、ＮＭＯＳトランジスタを形成した後に、ＮＭＯＳトランジスタをシリコン窒化膜で覆い、該シリコン窒化膜に紫外線、電子ビーム及び赤外線の少なくとも１つを照射して、該シリコン窒化膜を収縮させることにより、ゲート下のチャネルに対して引っ張り歪みを加えている。
【０００６】
一方、ＰＭＯＳ（P-type Metal Oxide Semiconductor）トランジスタには、ゲート下のチャネルに対してチャネル長方向に圧縮歪みが作用すると、キャリアの移動度が向上することが知られている。ＰＭＯＳトランジスタのチャネルにチャネル長方向の圧縮歪みを作用させるには、シリコン窒化膜自身は、膨張する内部応力を持つ必要がある。
【０００７】
このため、特許文献２に記載されているように、ＰＭＯＳトランジスタ上のシリコン窒化膜にのみ、水素又はアンモニアを曝露し、シリコン窒化膜を膨張させて、ゲート下のチャネルに対して圧縮歪みを加えている。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００８−０５３５８７号公報
【特許文献２】特開２００７−００５６２７号公報
【非特許文献】
【０００９】
【非特許文献１】Yang, H. S, et al. IEDM 2004, pp.1075-1078
【発明の概要】
【発明が解決しようとする課題】
【００１０】
ＮＭＯＳトランジスタの動作をより高速化するために、チャネルに付与する引っ張り歪みを増大させるには、シリコン窒化膜に対する紫外線の照射時間を延長することが効果的である。
【００１１】
しかしながら、紫外線の照射時間を延長しても、シリコン窒化膜の膜収縮はほぼ線形に収縮するものの、シリコン窒化膜の内部応力は飽和するため、紫外線の照射時間を単純に延長することは、生産性の観点からも有益ではない。
【００１２】
一方、ＰＭＯＳトランジスタの動作をより高速化するには、シリコン窒化膜中の水素含有量を増加させることが効果的であるが、シリコンと窒素との結合に関与しない水素を過度に含有させても、その後のコンタクト形成工程及び配線層形成工程において水素が脱離して、チャネル下の歪みが緩和してしまう。
【００１３】
また、チャネルへの歪みは、シリコン窒化膜の内部応力とシリコン窒化膜の膜厚との積に依存して増加するため、シリコン窒化膜の膜厚を厚膜化することも効果的である。しかし、シリコン窒化膜は、強い内部応力を持つため、サイドウォール上に形成される部分でクラックを生じ、チャネルへの歪みが緩和してしまう。また、シリコン窒化膜の膜厚は互いに隣り合うゲート同士の間隔によって制限されるため、高集積化を要求される先端の半導体デバイスにおいては、シリコン窒化膜を厚膜化することは困難である。
【００１４】
ところで、コンタクトエッチストッパとして機能するシリコン窒化膜の内部応力を応用したトランジスタの駆動能力を向上させる方法は、技術的に容易であることから、先端の半導体デバイスに広く用いられている。従って、窒化シリコンからなるコンタクトエッチストッパの内部応力を増大させようとする要求は強い。
【００１５】
本発明は、前記の問題に鑑み、トランジスタを覆うシリコン窒化膜を用いて、該トランジスタの駆動能力をより一層向上できるようにすることを目的とする。
【課題を解決するための手段】
【００１６】
前記の目的を達成するため、本発明は、半導体装置を、ＮＭＯＳトランジスタにおいては、チャネルに引っ張り歪みを加える構造として、該トランジスタを覆うシリコン窒化膜中のシリコンの同位体比を自然界の同位体比と異ならせ、ＰＭＯＳトランジスタにおいては、チャネルに圧縮歪みを加える構造として、該トランジスタを覆うシリコン窒化膜中の水素の同位体比を自然界の同位体比と異ならせる構成とする。
【００１７】
特に、ＮＭＯＳトランジスタを覆うシリコン窒化膜は、質量数が２９又は３０であるシリコンの比率を増大することによりシリコンと窒素との共有結合を強化し、また、シリコンと窒素との結合距離を短縮して、シリコン窒化膜の全体が収縮することにより、ＮＭＯＳトランジスタのチャネルに加わる引っ張り歪みを増大する。一方、ＰＭＯＳトランジスタを覆うシリコン窒化膜は、原料ガスであるシラン又はアンモニアの軽水素を質量数２である重水素に置換した原料ガスを用い、軽水素と重水素との反応及び開裂速度の違いを利用して、シリコン窒化膜中のＳｉ−Ｎ結合を低減し、Ｓｉ−２Ｈ結合及びＮ−２Ｈ結合を増加することによりシリコン窒化膜を膨張させ、ＰＭＯＳトランジスタのチャネルに加わる圧縮歪みを増大する。
【００１８】
具体的に、本発明に係る半導体装置は、第１導電型の第１の半導体領域の上に、第１のゲート絶縁膜を介在させて形成された第１のゲート電極と、第１の半導体領域における第１のゲート電極の両側方の領域に形成された第２導電型の第１のソースドレイン領域と、第１の半導体領域の上に形成され、第１のゲート電極及び第１のソースドレイン領域を覆うように形成された第１の絶縁膜とを備え、第１の絶縁膜は、第１の窒化シリコンからなり、第２導電型がｎ型である場合に、第１の窒化シリコンを構成するシリコンは、その同位体２９Ｓｉ又は３０Ｓｉの比率が５０％以上であり、第２導電型がｐ型である場合に、第１の窒化シリコンは水素を含み、該水素の同位体である重水素（２Ｈ）の比率は５０％以上である。
【００１９】
なお、本願明細書において、同位体の比率を表す「％」は、いずれも「原子％」である。
【００２０】
本発明の半導体装置によると、第１の絶縁膜は、第１の窒化シリコンからなり、第２導電型がｎ型である場合に、第１の窒化シリコンを構成するシリコンは、その同位体２９Ｓｉ又は３０Ｓｉの比率が５０％以上であり、第２導電型がｐ型である場合に、第１の窒化シリコンは水素を含み、該水素の同位体である重水素（２Ｈ）の比率は５０％以上である。従って、ｎ型トランジスタの場合は、シリコンと窒素との共有結合が強化され、またシリコンと窒素との結合距離が短縮されて、シリコン窒化膜の全体が収縮することにより、チャネルに加わる引っ張り歪みが増大する。また、ｐ型トランジスタの場合は、シリコン窒化膜中のＳｉ−Ｎ結合が低減し、Ｓｉ−２Ｈ結合及びＮ−２Ｈ結合を増やすことによりシリコン窒化膜を膨張させ、チャネルに加わる圧縮歪みが増大する。
【００２１】
本発明の半導体装置は、第１の半導体領域と素子分離領域により分離された第２導電型の第２の半導体領域の上に、第２のゲート絶縁膜を介在させて形成された第２のゲート電極と、第２の半導体領域における第２のゲート電極の両側方の領域に形成された第１導電型の第２のソースドレイン領域と、第２の半導体領域の上に形成され、第２のゲート電極及び第２のソースドレイン領域を覆うように形成された第２の絶縁膜とをさらに備え、第２の絶縁膜は、第２の窒化シリコンからなり、第１導電型がｐ型である場合に、第２の窒化シリコンは水素を含み、該水素の同位体である重水素（２Ｈ）の比率は５０％以上であり、第１導電型がｎ型である場合に、第２の窒化シリコンを構成するシリコンは、その同位体２９Ｓｉ又は３０Ｓｉの比率が５０％以上であることが好ましい。
【００２２】
このようにすると、ＮＭＯＳ及びＰＭＯＳの各トランジスタのチャネルにそれぞれ適切な歪みを付与することができる。
【００２３】
本発明の半導体装置において、第２導電型がｎ型である場合に、第１の窒化シリコンを構成するシリコンは、その同位体２９Ｓｉ又は３０Ｓｉの比率が９５％以上であってもよい。
【００２４】
また、本発明の半導体装置において、第１導電型がｎ型である場合に、第２の窒化シリコンを構成するシリコンは、その同位体２９Ｓｉ又は３０Ｓｉの比率が９５％以上であってもよい。
【００２５】
また、本発明の半導体装置において、第２導電型がｎ型である場合に、第１の窒化シリコンを構成する窒素は、その同位体１５Ｎの比率が５０％以上であってもよい。
【００２６】
また、本発明の半導体装置において、第１導電型がｎ型である場合に、第２の窒化シリコンを構成する窒素は、その同位体１５Ｎの比率が５０％以上であってもよい。
【００２７】
また、本発明の半導体装置において、第２導電型がｐ型である場合に、第１の窒化シリコンに含まれる重水素（２Ｈ）の比率は９５％以上であってもよい。
【００２８】
また、本発明の半導体装置において、第１導電型がｐ型である場合に、第２の窒化シリコンに含まれる重水素（２Ｈ）の比率は９５％以上であってもよい。
【００２９】
本発明の第１の半導体装置の製造方法は、ｐ型シリコンを主成分とする半導体領域の上に、ゲート絶縁膜を介在させたゲート電極を形成する工程と、半導体領域におけるゲート電極の両側方の領域にｎ型のソースドレイン領域を形成する工程と、半導体領域の上に、ゲート電極及びソースドレイン領域を覆うように、窒化シリコンからなる絶縁膜を形成する工程とを備え、絶縁膜を形成する工程において、窒化シリコンは、シリコンソースにおけるシリコン原子に、２８Ｓｉよりも質量数が大きい同位体２９Ｓｉ又は３０Ｓｉを用い、且つ該同位体２９Ｓｉ又は３０Ｓｉの比率を５０％以上とする。
【００３０】
本発明の第１の半導体装置の製造方法において、シリコンソースは、シラン、テトラメチルシラン、トリメチルシラン、ジメチルジメトキシシラン、ヘキサメチルジシロキサン、オクタメチルトリシロキサン、テトラメチルシクロテトラシロキサン又はオクタメチルシクロテトラシロキサンであってもよい。
【００３１】
本発明の第２の半導体装置の製造方法は、ｐ型シリコンを主成分とする半導体領域の上に、ゲート絶縁膜を介在させたゲート電極を形成する工程と、半導体領域におけるゲート電極の両側方の領域にｎ型のソースドレイン領域を形成する工程と、半導体領域の上に、ゲート電極及びソースドレイン領域を覆うように、窒化シリコンからなる絶縁膜を形成する工程とを備え、絶縁膜を形成する工程において、窒化シリコンは、窒素ソースにおける窒素原子に、１４Ｎよりも質量数が大きい同位体１５Ｎを用い、且つ該同位体１５Ｎの比率を５０％以上とする。
【００３２】
本発明の第３の半導体装置の製造方法は、ｎ型シリコンを主成分とする半導体領域の上に、ゲート絶縁膜を介在させたゲート電極を形成する工程と、半導体領域におけるゲート電極の両側方の領域にｐ型のソースドレイン領域を形成する工程と、半導体領域の上に、ゲート電極及びソースドレイン領域を覆うように、窒化シリコンからなる絶縁膜を形成する工程とを備え、絶縁膜を形成する工程において、窒化シリコンは、シリコンソースであるシランを構成する水素原子に、１Ｈよりも質量数が大きい同位体２Ｈを少なくとも１個配位し、且つ該同位体２Ｈの比率を５０％以上とする。
【００３３】
本発明の第４の半導体装置の製造方法は、ｎ型シリコンを主成分とする半導体領域の上に、ゲート絶縁膜を介在させたゲート電極を形成する工程と、半導体領域におけるゲート電極の両側方の領域にｐ型のソースドレイン領域を形成する工程と、半導体領域の上に、ゲート電極及びソースドレイン領域を覆うように、窒化シリコンからなる絶縁膜を形成する工程とを備え、絶縁膜を形成する工程において、窒化シリコンは、窒素ソースであるアンモニアを構成する水素原子に、１Ｈよりも質量数が大きい同位体２Ｈを少なくとも１個配位し、且つ該同位体２Ｈの比率を５０％以上とする。
【発明の効果】
【００３４】
本発明に係る半導体装置及びその製造方法によると、トランジスタを覆うシリコン窒化膜を用いて、該トランジスタの駆動能力をより一層向上することができるようになる。
【図面の簡単な説明】
【００３５】
【図１】図１は本発明の第１の実施形態に係る半導体装置を示す模式的な断面図である。
【図２】図２（ａ）及び図２（ｂ）は本発明の第１の実施形態に係る半導体装置の要部の工程順の製造方法を示す模式的な断面図である。
【図３】図３は紫外線（ＵＶ）ランプにおける強度の波長依存性を示すグラフである。
【図４】図４（ａ）及び図４（ｂ）はシリコン窒化膜が応力を発生するメカニズムを説明する模式図である。
【図５】図５は膜応力と膜収縮率との紫外線（ＵＶ）照射時間依存性を示すグラフである。
【図６】図６（ａ）はＳｉ−Ｎ伸縮結合におけるピークシフトを示すグラフである。図６（ｂ）は従来のシリコン窒化膜におけるＳｉ−Ｎの振動中心を示す模式図である。図６（ｃ）は本発明のシリコン窒化膜におけるＳｉ−Ｎの振動中心を示す模式図である。
【図７】図７はＳｉの同位体３０Ｓｉを含むシリコン窒化膜と従来のシリコン窒化膜とのＳＩＭＳプロファイル図である。
【図８】図８は本発明の第１の実施形態に係るシリコン窒化膜の内部応力の増大を示すグラフである。
【図９】図９は本発明の第１の実施形態に係るＮＭＯＳトランジスタの駆動能力の向上を示すグラフである。
【図１０】図１０は本発明の第２の実施形態に係る半導体装置を示す模式的な断面図である。
【図１１】図１１はシリコン窒化膜中の水素濃度と内部応力との関係を示すグラフである。
【図１２】図１２（ａ）〜図１２（ｃ）は本発明の第２の実施形態に係る半導体装置の要部の工程順の製造方法を示す模式的な断面図である。
【図１３】図１３は本発明の第２の実施形態に係るシリコン窒化膜の内部応力の増大を示すグラフである。
【発明を実施するための形態】
【００３６】
（第１の実施形態）
本発明の第１の実施形態について図１を参照しながら説明する。
【００３７】
図１に示すように、例えば、シリコン（Ｓｉ）からなる半導体基板１００には、ＮＭＯＳトランジスタ１１６とＰＭＯＳトランジスタ１１７とが酸化シリコン（ＳｉＯ２）からなる素子分離膜１０１により絶縁分離されて形成されている。
【００３８】
ＮＭＯＳトランジスタ１１６は、半導体基板１００に形成されたＰウェル１０２を有しており、該Ｐウェル１０２の上には、シリコン酸化膜又はＨｉｇｈ−ｋ膜であるＮＭＯＳゲート絶縁膜１０４を介在させたポリシリコンからなるＮＭＯＳゲート電極１０６が選択的に形成されている。ＮＭＯＳゲート絶縁膜１０４及びＮＭＯＳゲート電極１０６のゲート長方向（チャネル長方向）の両側面上には、絶縁膜からなるオフセットスペーサ１０８と、酸化シリコンからなる断面Ｌ字状のサイドウォール１１１が形成されている。
【００３９】
Ｐウェル１０２の上部におけるオフセットスペーサ１０８の外側の領域には、接合面が浅いｎ型エクステンション注入部１０９が選択的に形成されている。さらに、半導体基板１００の上部におけるｎ型エクステンション注入部１０９の下側部分と接続されると共に、その外側にｎ型エクステンション注入部１０９よりも接合面が深いｎ型ソースドレイン領域１１２が形成されている。また、ＮＭＯＳゲート電極１０６及びｎ型ソースドレイン領域１１２の上部には、金属シリサイドからなるＮＭＯＳシリサイド領域１１４がそれぞれ形成されている。
【００４０】
同様に、ＰＭＯＳトランジスタ１１７は、半導体基板１００に形成されたＮウェル１０３を有しており、該Ｎウェル１０２の上には、シリコン酸化膜又はＨｉｇｈ−ｋ膜であるＰＭＯＳゲート絶縁膜１０５を介在させたポリシリコンからなるＰＭＯＳゲート電極１０７が選択的に形成されている。ＰＭＯＳゲート絶縁膜１０５及びＰＭＯＳゲート電極１０７のゲート長方向（チャネル長方向）の両側面上には、絶縁膜からなるオフセットスペーサ１０８と、酸化シリコンからなる断面Ｌ字状のサイドウォール１１１が形成されている。
【００４１】
Ｎウェル１０３の上部におけるオフセットスペーサ１０８の外側の領域には、ｐ型エクステンション注入部１１０が選択的に形成されている。さらに、半導体基板１００の上部におけるｐ型エクステンション注入部１１０の下側部分と接続されると共に、その外側にｐ型エクステンション注入部１１０よりも接合面が深いｐ型ソースドレイン領域１１３が形成されている。また、ＰＭＯＳゲート電極１０７及びｐ型ソースドレイン領域１１３の上部には、金属シリサイドからなるＰＭＯＳシリサイド領域１１５がそれぞれ形成されている。
【００４２】
半導体基板１００の上には、ＮＭＯＳトランジスタ１１６及びＰＭＯＳトランジスタ１１７を覆うように、すなわち、素子分離膜１０１を含め、ｎ型ソースドレイン領域１１２及びＮＭＯＳゲート電極１０６、並びにｐ型ソースドレイン領域１１３及びＰＭＯＳゲート電極１０７を覆うように、膜厚が２０ｎｍ〜１００ｎｍ程度のシリコン窒化膜１１８が形成されている。
【００４３】
ＮＭＯＳトランジスタ１１６は、ＮＭＯＳゲート電極１０６に所望のゲート電圧が印加されると、ｎ型ソースドレイン領域１１２同士の間にｎ型チャネル（反転層）が形成され、形成されたチャネルを通じてｎ型ソースドレイン領域１１２同士の間に電子が流れる。ＮＭＯＳトランジスタのキャリアは電子であり、チャネルに引っ張り歪みを加えることにより、電子の有効質量が小さくなって電子の移動度が増大し、ＮＭＯＳトランジスタ１１６の駆動電流が増大する。
【００４４】
ＰＭＯＳトランジスタ１１７は、ＰＭＯＳゲート電極１０７に所望のゲート電圧が印加されると、ｐ型ソースドレイン領域１１３同士の間にｐ型チャネル（反転層）が形成され、形成されたチャネルを通じてｐ型ソースドレイン領域１１３同士の間に正孔が流れる。ＰＭＯＳトランジスタのキャリアは正孔であり、チャネルに圧縮歪みを加えることにより、正孔の有効質量が小さくなって正孔の移動度が増大し、ＰＭＯＳトランジスタ１１７の駆動電流が増大する。
【００４５】
第１の実施形態の特徴として、シリコン窒化膜１１８は、該シリコン窒化膜１１８を構成するシリコン（Ｓｉ）に、天然の同位体比と異なる同位体比、例えば３０Ｓｉを５０％以上含むシリコンを用いて形成している。これにより、シリコン窒化膜１１８の内部応力が大きくなり、ＮＭＯＳトランジスタ１１６のチャネルに与える引っ張り歪みが増大して、該ＮＭＯＳトランジスタ１１６の駆動電流を増大することが可能となる。
【００４６】
以下、前記のように構成された半導体装置の製造方法及び通常と同位体比が異なるシリコンを含むシリコン窒化膜１１８の効果を図面を参照しながら説明する。
【００４７】
まず、図２（ａ）に示すように、半導体基板１００の上部に、例えばＳＴＩ（Shallow Trench Isolation）構造を有する素子分離膜１０１を形成する。ＳＴＩ構造は、半導体基板１００の上部にトレンチ（溝）を選択的に形成し、形成されたトレンチの内部に、例えば酸化シリコンを埋め込むことにより形成される。
【００４８】
続いて、ゲート絶縁膜形成膜及びゲート電極形成膜を積層し、リソグラフィ法により、積層膜の上に所望のパターンを形成する。その後、異方性ドライエッチングにより、積層膜からＮＭＯＳゲート絶縁膜１０４及びＮＭＯＳゲート電極１０６と、ＰＭＯＳゲート絶縁膜１０５及びＰＭＯＳゲート電極１０７とからなるゲートパターン（ゲート構造）を形成する。
【００４９】
続いて、各ゲート電極１０６、１０７及び各ゲート絶縁膜１０４、１０５の両側面上に、絶縁膜からなるオフセットスペーサ１０８を形成する。その後、ＮＭＯＳトランジスタ１１６においては、ＮＭＯＳゲート電極１０６とオフセットスペーサ１０８とをマスクとして、Ｐウェル１０２の上部に接合面が浅いｎ型エクステンション注入部１０９を形成する。その後、ＰＭＯＳトランジスタ１１７においては、ＰＭＯＳゲート電極１０７とオフセットスペーサ１０８とをマスクとして、Ｎウェル１０３の上部に接合面が浅いｐ型エクステンション注入部１１０を形成する。なお、エクステンション注入部１０９、１１０の形成順序は特に問われない。
【００５０】
続いて、各オフセットスペーサ１０８の外側の側面上に、酸化シリコンからなるサイドウォール１１１と、その外側に窒化シリコンからなる犠牲膜サイドウォール（図示せず）を順次形成する。その後、ＮＭＯＳトランジスタ１１６においては、ＮＭＯＳゲート電極１０６、オフセットスペーサ１０８、サイドウォール１１１及び犠牲膜サイドウォールをマスクとして、Ｐウェル１０２の上部に接合面が深いｎ型ソースドレイン領域１１２を形成する。続いて、ＰＭＯＳトランジスタ１１７においては、ＰＭＯＳゲート電極１０７、オフセットスペーサ１０８、サイドウォール１１１及び犠牲膜サイドウォールをマスクとして、Ｎウェル１０３の上部に接合面が深いｐ型ソースドレイン領域１１３を形成する。なお、ソースドレイン領域１１２、１１３の形成順序も特に問われない。その後、熱燐酸により、犠牲膜サイドウォールを選択的に除去する。
【００５１】
続いて、真空蒸着法又はスパッタ法等により、半導体基板１００の全面に金属膜、例えばニッケル（Ｎｉ）膜を形成し、形成した金属膜に対して熱処理を行う。この熱処理により、金属膜が各ゲート電極１０６、１０７及び各ソースドレイン領域１１２、１１３と接する部分において金属とシリコンとが反応し、その部分に金属とシリコンとの化合物膜、すなわち金属シリサイドからなるＮＭＯＳシリサイド領域膜１１４及びＰＭＯＳシリサイド領域１１５がそれぞれ形成される。その後、シリコンと未反応の金属膜を酸性の溶液によって除去する。
【００５２】
以上説明した工程を経て、図２（ａ）に示すように、半導体基板１００に、ＮＭＯＳトランジスタ１１６及びＰＭＯＳトランジスタ１１７が形成される。
【００５３】
次に、図２（ｂ）に示すように、半導体基板１００の上に、各トランジスタ１１６、１１７を覆うように、コンタクトエッチストッパとして機能するシリコン窒化膜１１８を形成する。
【００５４】
続いて、コンタクトエッチストッパであるシリコン窒化膜を形成した後の工程について簡単に説明する。例えば、準常圧化学気相堆積（semi-atmospheric chemical vapor deposition：ＳＡＣＶＤ）法を用いて、半導体基板１００の全面を覆うように、膜厚が５００ｎｍ程度の酸化シリコンからなる層間絶縁膜を成膜する。その後、化学機械研磨（ＣＭＰ）法によって、層間絶縁膜を平坦化し、さらに、リソグラフィ法及びドライエッチング法により、層間絶縁膜にコンタクトホールを選択的に形成する。ここで、ドライエッチングは、層間絶縁膜であるシリコン酸化膜をエッチングする第１のステップと、コンタクトエッチングストッパであるシリコン窒化膜１１８をエッチングする第２のステップとを含む。この後は、層間絶縁膜及びシリコン窒化膜１１８に形成されたコンタクトホールに、金属からなるコンタクトプラグを形成し、さらに層間絶縁膜の上に所定の配線層を形成する。
【００５５】
一般に、シリコン窒化膜１１８の形成方法には、シラン（ＳｉＨ４）ガスとアンモニア（ＮＨ３）ガスとを含むガス雰囲気中に高周波電力を印加してプラズマを生じさせることにより、ウェハ上にシリコン窒化膜を形成するプラズマＣＶＤ法が用いられる。
【００５６】
シリコン窒化膜１１８は、成膜条件により、チャネルに対して圧縮応力を作用させる内部応力を持たせるか、又はチャネルに対して引っ張り応力を作用させる内部応力を持たせるかを調整することができる。
【００５７】
ＮＭＯＳトランジスタ１１６においては、チャネルに対してチャネル長方向（ソース領域とドレイン領域とを結ぶ方向）の引っ張り応力が作用すると、キャリア（電子）の移動度が増大する。この引っ張り応力をチャネルに対して作用させるシリコン窒化膜１１８を形成するには、水素（Ｈ）を含む原料ガスを用いたプラズマＣＶＤ法により、水素を多く含むシリコン窒化膜を形成し、その後、形成されたシリコン窒化膜に対して紫外線を照射することにより、膜中から水素を脱離させる。例えば、シラン（ＳｉＨ４）とアンモニア（ＮＨ３）とからシリコン窒化膜（ＳｉＮ）を形成すると、形成されたシリコン窒化膜中には、Ｓｉ−Ｈ結合及びＮ−Ｈ結合が残留する。
【００５８】
Ｓｉ−Ｈ結合における結合エネルギーは約３．３ｅＶであり、波長が３８０ｎｍよりも短い紫外線を照射することにより、Ｓｉ−Ｈ結合の水素が脱離する。また、Ｎ−Ｈ結合における結合エネルギーは約４．０ｅＶであり、波長が３１０ｎｍよりも短い紫外線を照射することにより、Ｎ−Ｈ結合の水素が脱離する。
【００５９】
図３は紫外線を照射する中圧水銀ランプの波長域を示しており、波長が３１０ｎｍ付近と３６０ｎｍ付近とに高い強度を持つ紫外線が出力されており、Ｓｉ−Ｈ結合及びＮ−Ｈ結合の切断に寄与することが分かる。
【００６０】
図４（ａ）及び図４（ｂ）は、Ｓｉ−Ｈ結合及びＮ−Ｈ結合における各水素がシリコン窒化膜中から脱離した後に、Ｓｉ−Ｎ結合を形成する様子を模式的に表している。図４（ｂ）に示すように、水素の脱離により形成されたＳｉ−とＮ−との間に共有結合が形成されることにより、Ｓｉ−Ｎネットワークが構築される。その結果、シリコン窒化膜に膜収縮が起こり、チャネルに対して引っ張り歪みを与えることができる。
【００６１】
なお、成膜後のシリコン窒化膜に紫外線を照射する際には、ウェハをヒータによって加熱する方が効率的に歪み量を増大することができる。この場合、より高い温度で過熱する程、高い歪み量を得ることができる。これは、ヒータが高温になるほど、Ｓｉ−及びＮ−の格子振動が激しくなって、Ｓｉ−とＮ−とが混成軌道を形成する確率が高まるからである。しかし、ウェハを過熱する際のヒータ温度は、コンタクトエッチストッパ（シリコン窒化膜）の形成工程において許容される温度域に制限される。例えば、各ソースドレイン領域１１２、１１３上及び各ゲート電極１０６、１０７上に、例えばニッケルシリサイドからなるシリサイド領域１１４、１１５が設けられている場合は、その許容温度域は３５０℃〜４５０℃程度であり、これ以上、ヒータ温度を上げることは好ましくない。
【００６２】
図５は、ヒータ温度が４００℃で、大気圧且つ窒素雰囲気下での紫外線を照射する時間を延長した場合の、シリコン窒化膜における膜応力（◆）と膜収縮率（□）とを表している。膜応力は、紫外線の照射時間が７分程度から飽和し始め、１５分まで延長しても１．７ＧＰａ程度で飽和する。ところが、膜収縮率は、７分で飽和することなく、１５分まで増加し続ける。つまり、応力に寄与するＳｉ−Ｎネットワークは、７分程度で完成しており、それ以上は紫外線を照射しても応力は増大せず、結合が生じない収縮が起こっているだけであり、チャネルに対する引っ張り歪みは増大しない。
【００６３】
そこで、本願発明者は、紫外線が照射されたシリコン窒化膜中のＳｉ−Ｎ結合エネルギーを増加することにより、シリコン窒化膜の内部応力、及びチャネルへの引っ張り歪み量を増大できることを見出した。
【００６４】
一般に、化合物中の原子を同位体に置換すると、元の原子との質量の違いにより結合エネルギーが変化し、同位体が元の原子と比較して重い場合は、結合エネルギーは大きくなる。このため、その結合が切断される反応は遅くなる。これを一次の同位体効果という。
【００６５】
シリコン（Ｓｉ）と窒素（Ｎ）との場合、シリコンの最外殻の電子雲（ｓｐ３混成軌道）と、窒素の最外殻の電子雲（ｓｐ３混成軌道)との重なりによって共有結合が形成される。原子同士の結合（距離、角度）は硬く固定されているわけではなく、ばねでつながれているように結合している。その様子は、赤外吸収スペクトル（ＦＴ−ＩＲ）法を用いて、原子同士の結合に赤外域のエネルギーを与え、結合の振動エネルギーに一致すると振動が共鳴することにより観察が可能である。このとき吸収された赤外線のエネルギー量を測定することによって、その結合の種類及び結合の変化を理解することができる。減圧ＣＶＤ（ＬＰ−ＣＶＤ）法により形成されるＳｉ−Ｎ結合のピークは８６０ｃｍ−１付近に観察でき、そのときのＳｉ−Ｎ結合は、伸縮方向に振動している。しかし、上述したように、紫外線の照射によって膜収縮させたシリコン窒化膜は、図６（ａ）の従来（記号□）に示すように、８３０ｃｍ−１付近にピークを持つ。低波数側に３０ｃｍ−１程度ピークがシフトしているのは、Ｓｉ−Ｎの結合エネルギーが減少していることを示し、例えば、フッ酸に対するエッチング速度が速くなる傾向にある。
【００６６】
ここで、シリコン窒化膜中のシリコン原子を質量数が大きい同位体に置換した場合、１次の同位体効果により、結合エネルギーが大きくなり、図６（ａ）の本発明（記号■）に示すように、Ｓｉ−Ｎの伸縮結合のピークは、高波数側に約２０ｃｍ−１だけシフトして、８５０ｃｍ−１を示す。
【００６７】
シリコン窒化膜は、図６（ｂ）に示すように、１つのシリコン（Ｓｉ）原子の４つのばねに、３つのばねを持った窒素（Ｎ）原子が結合した調和振動子により構成された多体系として考えることができる。１つのＳｉ原子と１つのＮ原子とが単結合した振動子に注目すると、振動の中心は、Ｓｉ原子とＮ原子との重心位置（図６（ｂ）における記号●）に存在し、すなわち、Ｓｉ側に存在する。
【００６８】
そこで、例えば、図６（ｃ）に示すように、Ｓｉ原子を質量数が大きい同位体と置換すると、振動の中心は、さらにＳｉ原子側に近づく。振動の中心から遠いＮ原子はより強い力（フックの法則：Ｆ＝−ｋｘ）で引っ張られることになり、この影響でＳｉ−Ｎの伸縮結合のピークが高波数側にシフトしたと考えられる。同時に、原子間の弾性的な性質も変化するため、シリコン窒化膜における内部応力が変化すると考えられる。
【００６９】
シリコンは、２８Ｓｉ、２９Ｓｉ及び３０Ｓｉの３種類の安定同位体元素により構成されている。ここで、２８Ｓｉは質量数が２８のシリコンであり、２９Ｓｉは質量数が２９のシリコンであり、３０Ｓｉは質量数が３０のシリコンである。天然におけるシリコンの同位体の存在比は、２８Ｓｉが９２．２％ 、２９Ｓｉが４．７％、及び３０Ｓｉが３．１％である。通常、シリコンソースとして用いられるシラン（ＳｉＨ４）中の同位体の比率も天然の同位体の存在比と同等である。
【００７０】
近年、レーザによる同位体分離法、ガス遠心分離法又は置換クロマトグラフィ法等の同位体を分離する技術が進展し、例えば、２８Ｓｉを９９．９９％にまで精製することも可能である。同様に、これらの手法を用いて、３０Ｓｉが９９％以上の比率で含まれるシランを生成することも可能である。
【００７１】
図７は、従来のシリコン窒化膜（記号×）と、３０Ｓｉを５０％以上の比率で含むシランによって形成されたシリコン窒化膜（記号□）とを二次イオン質量分析（Secondary Ion Mass Spectrometry：ＳＩＭＳ）法により測定した結果を示す。図７から、３０Ｓｉを分析すると、従来のシリコン窒化膜は、該シリコン窒化膜とシリコン基板とで同等の２次イオンが検出されており、天然同位体比と同等の３０Ｓｉが含まれていることが分かる。これに対し、３０Ｓｉを５０％以上の比率で含むシランにより形成されたシリコン窒化膜は、該シリコン窒化膜中で高い３０Ｓｉの２次イオン強度を持つことが分かる。なお、図７においては、シリコン基板中にまで３０Ｓｉがテールを引いているが、該シリコン基板は従来と同一組成の基板を用いているため、３０Ｓｉが含まれている訳ではなく、ＳＩＭＳにおける評価上の問題である。
【００７２】
また、図８に示す記号□は、従来の天然同位体比を持つシランを用いてシリコン窒化膜を形成し、紫外線を７分間照射させた場合のウェハ面内の膜厚と膜応力との相関を示す。図８から分かるように、従来のシリコン窒化膜における膜応力の平均値は１．７ＧＰａである。
【００７３】
これに対し、図８に示す記号◆は、３０Ｓｉを５０％以上の比率で含むシランを用いて形成した場合の、本実施形態に係るシリコン窒化膜における膜厚と膜応力との相関を示している。図８から分かるように、本実施形態の場合の膜応力の平均値は１．８ＧＰａであり、１．９ＧＰａ以上を示すグラフも存在している。
【００７４】
このように、本願発明者は、シリコン窒化膜における物性を詳細に調べ、シリコンの同位体の質量数が大きいシリコンによってシリコン窒化膜を形成することにより、シリコン窒化膜の内部応力を増大することができることを見出した。また、シリコンの他の同位体２９Ｓｉ、さらには窒素（Ｎ）の同位体１５Ｎを用いても、同様の同位体効果は得られると考えられる。
【００７５】
本発明は、この知見に基づいてなされたものであり、従来技術の範疇とは全く異なる特徴及び効果を示す。
【００７６】
図９は、３０Ｓｉを５０％程度の比率で含むシランを用いて形成したシリコン窒化膜をコンタクトエッチストッパに用いた場合（本発明）と、天然の同位体比を持つシランを用いた場合（従来例１、２）の各トランジスタの駆動能力の違いを示している。本発明に係るトランジスタの場合は、天然同位体比のシランで形成したシリコン窒化膜（従来例２）と比較して、同一のオフ電流値（２００ｐＡ）の条件下で、オン電流値が６６８μＡ／μｍから６９７μＡ／μｍへと４．２％程度向上していることが分かる。
【００７７】
このように、天然の同位体比と異なる同位体比、例えば３０Ｓｉを５０％以上、好ましくは９５％以上の比率で含むシリコンソースを用いてＮＭＯＳトランジスタ１１６上の、例えばコンタクトエッチストッパとなるシリコン窒化膜１１８を形成することにより、該シリコン窒化膜１１８の内部応力が大きくなる。このため、ＮＭＯＳトランジスタ１１６におけるチャネルに与える引っ張り歪みが増大して、該ＮＭＯＳトランジスタ１１６の駆動電流を増加することが可能となる。
【００７８】
また、シリコンソースには、シラン（モノシラン）を用いたが、これに限られず、テトラメチルシラン、トリメチルシラン、ジメチルジメトキシシラン、ヘキサメチルジシロキサン、オクタメチルトリシロキサン、テトラメチルシクロテトラシロキサン又はオクタメチルシクロテトラシロキサンを用いることができる。これは、第２の実施形態においても同様である。
【００７９】
（第２の実施形態）
以下、本発明の第２の実施形態に係る半導体装置について図１０を参照しながら説明する。
【００８０】
前述したとおり、ＮＭＯＳトランジスタのチャネルには引っ張り歪みを付与し、ＰＭＯＳトランジスタのチャネルには圧縮歪みを加えると、各トランジスタの駆動能力は向上する。
【００８１】
しかしながら、第１の実施形態のように、コンタクトエッチストッパであるシリコン窒化膜が引っ張り又は圧縮のいずれか一方の内部応力を持っている場合は、有効な内部応力が印加されないトランジスタの駆動能力は犠牲にすることになる。
【００８２】
そこで、シリコンウェハの結晶面における面方位を（１１０）面から（１００）面に変更し、ＰＭＯＳトランジスタのチャネルに引っ張り歪みが加わっても、該ＰＭＯＳトランジスタの駆動能力が低下しないような工夫をしたり、ＮＭＯＳトランジスタ上にはチャネルに引っ張り歪みを印加するＮＭＯＳ用シリコン窒化膜を形成し、ＰＭＯＳトランジスタ上にはチャネルに圧縮歪みを印加するＰＭＯＳ用シリコン窒化膜を形成するＤＳＬ（Dual Stress Liner）技術が採用されたりしている。
【００８３】
図１０に示すように、第２の実施形態においては、ＮＭＯＳトランジスタ１１６において、チャネルに引っ張り歪みを与えるシリコン窒化膜１１８（以下、ＮＭＯＳ用シリコン窒化膜１１８と呼ぶ。）の上に、ＮＭＯＳ用シリコン窒化膜１１８と同一方向の応力又は１００ＭＰａ以下の小さい内部応力を持つ第１のシリコン酸化膜１１９を形成する。
【００８４】
これに対し、ＰＭＯＳトランジスタ１１７の上には、チャネルに圧縮歪みを印加できる内部応力を持つＰＭＯＳ用シリコン窒化膜１２０を形成する。ＰＭＯＳトランジスタ１１７のチャネルに圧縮歪みを印加するには、ＰＭＯＳ用シリコン窒化膜１２０は膨張する必要があり、具体的には、該シリコン窒化膜１２０中の水素濃度を高めることにより、圧縮歪みを印加する内部応力を増大している。
【００８５】
ここで、第２の実施形態の特徴として、ＰＭＯＳ用シリコン窒化膜１２０は、該シリコン窒化膜１２０が含有する水素（Ｈ）に、天然の同位体比と異なる同位体比、例えば重水素（２Ｈ）を５０％以上含む水素を用いて形成している。これにより、ＰＭＯＳ用シリコン窒化膜１２０の内部応力が大きくなり、ＰＭＯＳトランジスタ１１７のチャネルに与える圧縮歪みが増大して、該ＰＭＯＳトランジスタ１１７の駆動電流を増大することが可能となる。
【００８６】
図１１はシリコン窒化膜の内部応力に対する膜中の水素濃度を表しており、圧縮歪みを印加する、すなわちシリコン窒化膜が膨張する場合には、該シリコン窒化膜中の水素濃度を増大させることが有効であり、逆に、引っ張り歪みを印加する、すなわちシリコン窒化膜が収縮する場合には、該シリコン窒化膜中の水素濃度を低減させることが有効であることが分かる。
【００８７】
シリコン窒化膜中に存在する水素は、Ｓｉ−Ｈ又はＮ−Ｈとして存在している。水素を最も多く含有できるシリコン窒化膜の膜構造は、−ＳｉＨ３、＝ＳｉＨ２及び−ＮＨ２により、可能な限りＳｉ−Ｎ結合を低減させた鎖状のネットワークが適する。しかし、実際には、Ｓｉ−Ｎが網目状に結合したシリコン窒化膜構造が形成される。
【００８８】
ところで、天然の水素の安定同位体の比率は、軽水素（１Ｈ）が９９．９８５％であり、重水素（２Ｈ）が０．０１５％である。従って、シリコン窒化膜中に含まれる水素は、天然の同位体比率と同等であって、ほとんどが軽水素（１Ｈ）である。
【００８９】
シラン（ＳｉＨ４）又はアンモニア（ＮＨ３）中の軽水素を重水素に置き換えた場合は、水素の質量が２倍となるため、化学結合の形成及び開裂の反応に大きな影響を与える。これは速度論的同位体効果と呼ばれる。例えば、シリコン−軽水素（Ｓｉ-１Ｈ）結合の開裂反応の速度と、シリコン−重水素（Ｓｉ-２Ｈ）結合の開裂反応の速度とを比べると、シリコン原子と水素原子と間の結合の振動数νを調和振動子で近似して［数１］で表される。
【００９０】
【数１】
2012227339.tif 000003
【００９１】
ここで、πは円周率であり、κは結合のばね定数であり、μはシリコン−水素系の換算質量であり、［数２］で表される。
【００９２】
【数２】
2012227339.tif 000004
【００９３】
ここで、ｍＳｉはシリコンの質量であり、ｍＨは水素の質量である。
【００９４】
また、零点エネルギーＥ０は、［数３］で表される。
【００９５】
【数３】
2012227339.tif 000005
【００９６】
零点エネルギーＥ０は、［数１］及び［数２］から、換算質量が増加すると減少する。零点エネルギーが減少するということは、結合を開裂させるのに必要なエネルギーが増加することを意味する。Ｓｉ-１Ｈ結合をＳｉ-２Ｈ結合に置き換えた場合の零点エネルギーの変化は、結合のばね定数は変化せず、換算質量にのみ寄与する。このため、Ｓｉ-１Ｈ結合を開裂させる場合よりもＳｉ-２Ｈ結合を開裂させるエネルギーは１．３９倍必要であることが分かる。
【００９７】
言い換えれば、シラン中の４個の水素に対して、１個〜３個の重水素に置換したシランを用いて、Ｓｉ-２Ｈ結合は開裂せず、且つＳｉ-１Ｈ結合のみが開裂するという成膜条件を設定することにより、シリコン窒化膜中のＳｉ−Ｈに起因する水素濃度を最大化することが可能となる。
【００９８】
また、これと同様に、アンモニアに対しても、アンモニア中の３個の水素に対して１個〜２個の重水素に置換したアンモニアでは、窒素−重水素（Ｎ−２Ｈ）結合は開裂しにくく、Ｓｉ-１Ｈ結合のみを開裂させることができるため、シリコン窒化膜中のＮ−Ｈに起因する水素濃度を最大化することが可能となる。
【００９９】
以下、前記のように構成された半導体装置の要部の製造方法について図１２を参照しながら説明する。
【０１００】
まず、第１の実施形態における図２（ｂ）で示す工程において、ＣＶＤ法により、半導体基板１００の上の全面に、すなわちチャネルに引っ張り歪みを与える方向の応力を持つＮＭＯＳ用シリコン窒化膜１１８の上に、同一方向の応力又は１００ＭＰａ以下の小さい内部応力を持ち、膜厚が２ｎｍ〜２０ｎｍ程度の第１のシリコン酸化膜１１９を堆積する。
【０１０１】
続いて、リソグラフィ法及びエッチング法により、第１のシリコン酸化膜１１９におけるＮＭＯＳトランジスタ１１６に含まれる領域をマスクして異方性エッチングを行う。これにより、第１のシリコン酸化膜１１９及びＮＭＯＳ用シリコン窒化膜１１８におけるＰＭＯＳトランジスタ領域１１７に含まれる領域が除去されて、図１２（ａ）の状態を得る。
【０１０２】
次に、図１２（ｂ）に示すように、半導体基板１００の上の全面に、膜厚が２０ｎｍ〜１００ｎｍ程度のチャネルに圧縮歪みを印加するＰＭＯＳ用シリコン窒化膜１２０を成膜する。具体的には、半導体基板１００を平行平板プラズマＣＶＤ装置のチャンバに投入する。その後、シラン分子のシリコンと結合している４個の軽水素（１Ｈ）のうち１個〜３個の重水素（２Ｈ）に置換した重水素シランを５０ｍｌ／ｍｉｎ（０℃、１気圧）、及びアンモニア分子の窒素と結合している３個の水素のうち１個〜２個を重水素（２Ｈ）に置換した重水素アンモニアを１５０ｍｌ／ｍｉｎ（０℃、１気圧）、及びキャリアガスとして、１０００ｍｌ／ｍｉｎ（０℃、１気圧）の重水素（２Ｈ）と、３０００ｍｌ／ｍｉｎ（０℃、１気圧）のアルゴン（Ａｒ）とをチャンバに導入する。
【０１０３】
ここで、半導体基板１００は、ヒータにより３００℃〜４００℃の温度に加熱する。チャンバ内の圧力は０．５×１３３．３Ｐａ〜３．０×１３３．３Ｐａである。ＲＦパワーは、半導体基板１００であるウェハの径によって変わるが、径が２００ｍｍのウェハで４０Ｗ〜６０Ｗに保持され、径が３００ｍｍのウェハで６０Ｗ〜８０Ｗに保持される。続いて、ＣＶＤ法により、半導体基板１００の上の全面に、膜厚が２ｎｍ〜１０ｎｍの第２のシリコン酸化膜１２１を形成して、図１２（ｂ）の状態を得る。
【０１０４】
次に、図１２（ｃ）に示すように、リソグラフィ法及びエッチング法により、第２のシリコン酸化膜１２１におけるＰＭＯＳトランジスタ１１７に含まれる領域をマスクして異方性エッチングを行う。これにより、第２のシリコン酸化膜１２１及びＰＭＯＳ用シリコン窒化膜１２０におけるＮＭＯＳトランジスタ１１６に含まれる領域が除去される。このとき、第１のシリコン酸化膜１１９はエッチングストッパ膜として機能する。
【０１０５】
続いて、準常圧ＣＶＤ法により、半導体基板１００の上の全面に、膜厚が３００ｎｍ〜５００ｎｍの酸化シリコンからなる層間絶縁膜１２２を堆積し、その後、堆積した層間絶縁膜１２２に所定のコンタクトホール（図示せず）を形成する。
【０１０６】
図１３に示す記号△は、天然の同位体比率の水素からなるシラン（ＳｉＨ４）とアンモニア（ＮＨ３）とを用いてシリコン窒化膜を形成した場合の、ウェハ面内の膜厚と膜応力との相関を示している。この場合の膜応力の平均値は−３．０ＧＰａである。これに対して、図１３に示す記号▲は、４個の水素のうち重水素（２Ｈ）を１個〜３個配位させたシランと、３個の水素のうち重水素（２Ｈ）を１個〜２個配位させたアンモニアとを用いてシリコン窒化膜を形成した場合の、ウェハ面内の膜厚と膜応力との相関を示している。この場合の膜応力の平均値は−３．３ＧＰａであり、さらに−３．６ＧＰａ以上を示すグラフも存在する。
【０１０７】
このように、本願発明者は、シリコン窒化膜における物性を詳細に調べ、重水素を意図的に含有させたシリコン窒化膜を用いることにより、シリコン窒化膜の内部応力及びチャネルへの圧縮歪みを増大することができることを見出した。
【０１０８】
また、シランを構成する４個の水素を重水素に置換したシランや、アンモニアを構成する３個の水素を重水素に置換したアンモニアでも、シリコン窒化膜中の水素濃度を増大でき、ＰＭＯＳトランジスタにおける駆動能力を向上する効果は得られる。従って、シリコン窒化膜には、天然の同位体比と異なる同位体比、例えば重水素（２Ｈ）を５０％以上、より好ましくは９５％以上含む水素を用いてもよい。
【０１０９】
本発明は、この知見に基づいてなされたものであり、従来技術の範疇とは全く異なる特徴及び効果を示す。
【産業上の利用可能性】
【０１１０】
本発明に係る半導体製造装置及び半導体装置の製造方法は、トランジスタを覆うシリコン窒化膜を用いて、該トランジスタの駆動能力をより一層向上することができるようになり、シリコン窒化膜によりゲートチャネルに歪みを与える歪Ｓｉ技術を用いる半導体装置及びその製造方法等に有用である。
【符号の説明】
【０１１１】
１００  半導体基板
１０１  素子分離膜
１０２  Ｐウェル（半導体領域）
１０３  Ｎウェル（半導体領域）
１０４  ＮＭＯＳゲート絶縁膜
１０５  ＰＭＯＳゲート絶縁膜
１０６  ＮＭＯＳゲート電極
１０７  ＰＭＯＳゲート電極
１０８  オフセットスペーサ
１０９  ｎ型エクステンション注入部
１１０  ｐ型エクステンション注入部
１１１  サイドウォール
１１２  ｎ型ソースドレイン領域
１１３  ｐ型ソースドレイン領域
１１４  ＮＭＯＳシリサイド領域
１１５  ＰＭＯＳシリサイド領域
１１６  ＮＭＯＳトランジスタ
１１７  ＰＭＯＳトランジスタ
１１８  （ＮＭＯＳ用）シリコン窒化膜
１１９  第１のシリコン酸化膜
１２０  ＰＭＯＳ用シリコン窒化膜
１２１  第２のシリコン酸化膜
１２２  層間絶縁膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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