【手続補正書】
【提出日】平成22年6月1日(2010.6.1)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
集積回路を設計する方法であって、
統合的テスト容易化設計（ＤＴＦ）機能を有するそれぞれの論理ブロックを介してゲートレベルネットリストの記憶機能を実行することを含む、集積回路の少なくとも一部であるターゲット実行アーキテクチャ上に前記ゲートレベルネットリストをマッピングすることを備える
ことを特徴とする方法。
【請求項２】
前記マッピングすることは、標準セルライブラリを用いる前記ターゲット実行アーキテクチャの論理アレイの機能ブロックを実行することを備え、
前記論理アレイは、少なくとも１つの予め設計した下位層のベースアレイ部分と、少なくとも１つのオーダーメイドの上位層のベースアレイ部分とを含む
ことを特徴とする請求項１に記載の方法。
【請求項３】
前記論理ブロックは、ＤＦＴ対応フリップフロップである
ことを特徴とする請求項１に記載の方法。
【請求項４】
前記論理ブロックは、ＤＦＴ対応ラッチである
ことを特徴とする請求項１に記載の方法。
【請求項５】
前記論理ブロックは、
第１の制御信号と、第２の制御信号と、ユーザデータ入力と、スキャンデータ入力と、ユーザクロック入力と、およびスキャンクロック入力とを含む信号線と、
コアＤ入力およびコアクロック入力を含むコアクロック同期Ｄ型記憶フリップフロップと、
前記第１の制御信号の機能として、前記ユーザデータ入力および前記スキャンデータ入力の間で選択するように構成され、かつ、前記コアＤ入力を駆動するように構成されるＤ入力セレクタと、
前記第２の制御信号の機能として、前記ユーザクロック入力および前記スキャンクロック入力の間で選択するように構成され、かつ、前記コアクロック入力を駆動するように構成されるクロック入力セレクタと
を備える
ことを特徴とする請求項１に記載の方法。
【請求項６】
統合的テスト容易化設計機能を有する論理ブロックであって、
第１の制御入力、第２の制御入力、ユーザデータ入力、スキャンデータ入力、ユーザクロック入力、及びスキャンクロック入力を含む信号線と、
コアＤ入力、及びコアクロック入力を含むコアクロック同期Ｄ型記憶フリップフロップと、
前記第１の制御入力の機能として、前記ユーザデータ入力および前記スキャンデータ入力の間で選択するように構成され、かつ、前記コアＤ入力を駆動するように構成されるＤ入力セレクタと、
前記第２の制御入力の機能として、前記ユーザクロック入力および前記スキャンクロック入力の間で選択するように構成され、かつ、前記コアクロック入力を駆動するように構成されるクロック入力セレクタと、
を備え、
ユーザモードにおいて、前記論理ブロックは、集積回路の少なくとも一部を指定するアプリケーションネットリスト内でフリップフロップマクロとして動作するように構成され、
テストモードにおいて、前記論理ブロックは、前記ユーザデータ入力の値または前記ユーザクロック入力の値にかかわりなくスキャンチェーンとして透過的に動作するように構成される
ことを特徴とする論理ブロック。
【請求項７】
前記コアクロック同期Ｄ型記憶フリップフロップは、コアＱ出力をさらに含み、
前記スキャンチェーンは、前記論理ブロックの第１のインスタンスの前記コアＱ出力を、該論理ブロックの第２のインスタンスのスキャンデータ入力に結合することにより実現される
ことを特徴とする請求項６に記載の論理ブロック。
【請求項８】
前記スキャンチェーンの前記論理ブロックの前記第１および前記第２のインスタンスの対応する第１および第２の制御入力は論理的に等しく、前記第１の制御入力が前記ユーザデータに設定され、前記第２の制御入力が前記ユーザクロック入力に設定された場合、前記ユーザモードで動作する、ことを特徴とする請求項７に記載の論理ブロック。
【請求項９】
前記第１の制御入力が前記スキャンデータ入力に設定され、前記第２の制御入力が前記スキャンクロック入力に設定された場合、前記スキャンチェーンの前記論理ブロックの前記第１および前記第２のインスタンスは、前記テストモードのシフトサブモードで動作する、
ことを特徴とする請求項８に記載の論理ブロック。
【請求項１０】
前記第１の制御入力が前記ユーザデータ入力に設定され、第３の制御入力が取り込みＱ出力に設定された場合、前記スキャンチェーンの前記論理ブロックの前記第１および前記第２のインスタンスは、前記テストモードの取り込みサブモードで動作し、かつ、前記論理ブロックは、前記論理ブロックの前記第１のインスタンスの取り込み結果が、前記論理ブロックの前記第２のインスタンスの取り込み結果に影響を及ぼさないように構成される
ことを特徴とする請求項８に記載の論理ブロック。
【請求項１１】
前記取り込みサブモードでは、前記ユーザデータ入力は、前記スキャンクロック入力、前記ユーザクロック入力、及び前記第２の制御入力の機能として前記コアクロック同期Ｄ型記憶フリップフロップ内に選択的にクロック制御されるように構成される、
ことを特徴とする請求項１０に記載の論理ブロック。
【請求項１２】
前記コアクロック同期Ｄ型記憶フリップフロップは、コア非同期セット入力及びコア非同期リセット入力をさらに備え、
前記論理ブロックは、
非同期セット入力及び前記第２の制御入力の両方がアクティブ状態にある場合、前記コア非同期セット入力をアクティブに駆動する第１の非同期制御信号を生成するように構成されるセットゲーティング論理回路と、
非同期リセット入力及び前記第２の制御入力の両方がアクティブ状態にある場合、前記コア非同期リセット入力をアクティブに駆動する第２の非同期制御信号を生成するように構成されるリセットゲーティング論理回路と、
をさらに備え、
前記非同期セット入力および前記非同期リセット入力は、前記ユーザモード及び前記取り込みモードにおいてのみ有効となるように構成される、
ことを特徴とする請求項１０に記載の論理ブロック。
【請求項１３】
前記信号線は、全体のＱ出力および第３の制御入力をさらに含む
ことを特徴とする請求項６に記載の論理ブロック。
【請求項１４】
取り込みＤ入力と、取り込みＱ出力と、および前記第３の制御入力に結合されたイネーブルと、を含む取り込みＤ型記憶フリップフロップと、
前記第３の制御入力の機能として、前記コアＱ出力および前記取り込みＱ出力の間で選択するように構成され、かつ、前記全体のＱ出力を駆動するように構成される出力セレクタと
をさらに含む
ことを特徴とする請求項１３に記載の論理ブロック。
【請求項１５】
前記第１及び第２の非同期制御信号が同時にアクティブに駆動される場合、該第１の非同期制御信号と該第２の非同期制御信号との間に立ち下がりエッジスキューを与えるように構成される少なくとも１つの遅延要素をさらに含む
ことを特徴とする請求項１２に記載の論理ブロック。
【請求項１６】
コンピュータデバイスによる命令の実行に応じて前記コンピュータデバイスを有効にし、前記コンピュータデバイスに動作を実行させるように構成されるコンピュータ実行可能な命令を内部に記憶する非一時的コンピュータ可読媒体であって、前記動作は、
統合的テスト容易化設計（ＤＴＦ）機能を有するそれぞれの論理回路を介して、前記ゲートレベルネットリストの記憶機能を実行することを含む集積回路のうちの少なくとも一部のターゲット実行アーキテクチャ上に前記ゲートレベルネットリストをマッピングするステップを含む
ことを特徴とするコンピュータ可読媒体。
【請求項１７】
前記マッピングするステップは、標準セルライブラリを用いて前記ターゲット実行アーキテクチャの論理アレイの機能ブロックの実行を含み、前記論理アレイは、少なくとも１つの予め設計した下位層、および少なくとも１つのオーダーメイドの上位層のベースアレイの一部分を含む
ことを特徴とする請求項１６に記載のコンピュータ可読媒体。
【請求項１８】
前記動作は、
前記論理ブロックの第１の制御入力の機能として、前記論理ブロックのユーザデータ入力および前記論理ブロックのスキャンデータ入力の間で選択することと、
選択された前記ユーザデータ入力または前記スキャンデータ入力のうちの１つを用いて、前記論理ブロックのコアＤ入力を駆動することと、
少なくとも一部分において前記論理ブロックの動作モードに基づく前記論理ブロックの第２の制御入力の機能として、前記論理ブロックのユーザクロック入力および前記論理ブロックのスキャンクロック入力の間で選択することであって、ユーザモードにおいて前記ユーザクロック入力が選択され、テストモードにおいて前記スキャンクロック入力が選択されることと、
選択された前記ユーザクロック入力または前記スキャンクロック入力のうちの１つを用いて、前記論理ブロックのコアクロック入力を駆動することと、
少なくとも一部分において前記論理ブロックのコアＱ出力上の故障の存在を検出することと
をさらに含むことを特徴とする請求項１６に記載のコンピュータ可読媒体。
【請求項１９】
統合的テスト容易化設計機能を有する論理ブロックを動作するための方法であって、当該方法は、
第１の制御入力の機能として、ユーザデータ入力およびスキャンデータ入力の間で選択するステップと、
選択された前記ユーザデータ入力または前記スキャンデータ入力のうちの１つを用いて、前記論理ブロックのコアクロック同期Ｄ型記憶フリップフロップのコアＤ入力を駆動するステップと、
少なくとも一部分において前記論理ブロックの動作モードに基づく第２の制御入力の機能として、ユーザクロック入力およびスキャンクロック入力の間で選択するステップであって、ユーザモードにおいて前記ユーザクロック入力が選択され、テストモードにおいて前記スキャンクロック入力が選択されるステップと、
選択された前記ユーザクロック入力または前記スキャンクロック入力のうちの１つを用いて、前記コアクロック同期Ｄ型記憶フリップフロップのコアクロック入力を駆動するステップと、
少なくとも一部分において前記コアクロック同期Ｄ型記憶フリップフロップのコアＱ出力上の故障の存在を検出するステップと
を備えることを特徴とする方法。
【請求項２０】
前記検出するステップは、少なくとも一部分において前記ユーザデータ入力および前記ユーザクロック入力上の故障の存在を検出することをさらに備える
ことを特徴とする請求項１９に記載の方法。
【請求項２１】
前記論理ブロックの第１のインスタンスの前記コアＱ出力を、前記論理ブロックの第２のインスタンスのスキャンデータ入力に結合して、スキャンチェーンを形成するステップをさらに備える
ことを特徴とする請求項１９に記載の方法。
【請求項２２】
第３の制御入力の機能として、前記コアＱ出力および取り込みＤ型記憶フリップフロップの取り込みＱ出力の間で選択すること、および
前記論理ブロックの全体のＱ出力を駆動すること
により、
前記テストモードの取り込みサブモードで前記論理ブロックを動作するステップ
をさらに備えることを特徴とする請求項１９に記載の方法。