【事件の表示】
　特願２０１７−１１９６４３「半導体装置」拒絶査定不服審判事件〔平成２９年１１月　２日出願公開，特開２０１７−１９９９２２、請求項の数（１）〕について，次のとおり審決する。
【結　論】
　原査定を取り消す。
　本願の発明は，特許すべきものとする。
【理　由】
第１　手続の経緯
　本願は，平成２６年７月７日に出願した特願２０１４−１４００４２号の一部を，平成２９年６月１９日に新たな特許出願としたものであって，その手続の経緯は，概略，以下のとおりである。
平成２９年１２月１３日：拒絶理由通知（起案日）
平成３０年　２月１９日：意見書
平成３０年　２月２６日：拒絶査定（起案日）（以下「原査定」という。）
平成３０年　５月２５日：手続補正書，審判請求
平成３１年　１月１５日：拒絶理由通知（起案日）
平成３１年　３月１８日：意見書，手続補正書（以下，この手続補正書による手続補正を「本件補正」という。）
第２　原査定の概要
　原査定（平成３０年２月２６日付け拒絶査定）の概要は次のとおりである。
　本願請求項１，２に係る発明は，本願出願前に頒布された又は電気通信回線を通じて公衆に利用可能となった以下の引用文献Ａに記載された発明に基づいて，その発明の属する技術の分野における通常の知識を有する者（以下「当業者」という。）が容易に発明をすることができたものであり，本願請求項３ないし６に係る発明は，本願出願前に頒布された又は電気通信回線を通じて公衆に利用可能となった以下の引用文献Ｂに記載された発明に基づいて，当業者が容易に発明をすることができたものであるから，特許法第２９条第２項の規定により特許を受けることができない。
引用文献等一覧
Ａ．特開２００８−５３６６７号公報
Ｂ．特開２０１３−１８７３０２号公報
第３　当審拒絶理由の概要
　平成３１年１月１５日付け拒絶理由通知（以下「当審拒絶理由」という。）の概要は次のとおりである。
１　この出願は，請求項１ないし４に係る特許請求の範囲の記載が，特許法第３６条第６項第２号に規定する要件を満たしていない。
２　この出願は，発明の詳細な説明の記載が，特許法第３６条第４項第１号に規定する要件を満たしていない。
３　本願請求項１に係る発明は，本願出願前に頒布された又は電気通信回線を通じて公衆に利用可能となった以下の引用文献１，３，４に記載された発明に基づいて，当業者が容易に発明をすることができたものであり，本願請求項２ないし４に係る発明は，本願出願前に頒布された又は電気通信回線を通じて公衆に利用可能となった以下の引用文献２ないし４に記載された発明に基づいて，当業者が容易に発明をすることができたものであるから，特許法第２９条第２項の規定により特許を受けることができない。
引用文献等一覧
１．特開２００８−５３６６７号公報（拒絶査定時の引用文献Ａ）
２．特開２０１３−１８７３０２号公報（拒絶査定時の引用文献Ｂ）
３．木本恒暢，ほか１名，高耐圧パワーデバイス応用を目指したSiCのエピタキシャル成長と欠陥制御，Journal of the Vacuum Society of Japan [ONLINE]，一般社団法人日本真空学会，２０１１年１２月１５日発行，第５４巻，第６号，ｐ．３６２−３６８，［情報源：Ｊ−Ｓｔａｇｅ］
４.Toru Hiyoshi，ほか１名，Reduction of Deep Levels and Improvement of Carrier Lifetime in n-Type 4H-SiC by Thermal Oxidation，Applied Physics Express [ONLINE]，The Japan Society of Applied Physics，２００９年０３月２７日発行，第２巻，第４号，ｐ．０４１１０１−１〜０４１１０１−３，［情報源：IOP SCIENCE］
第４　本願発明
　本願請求項１に係る発明（以下，「本願発明」という。）は，本件補正で補正された特許請求の範囲の請求項１に記載された事項により特定される発明であり，以下のとおりの発明である（下線は補正箇所である。）。
「【請求項１】
　第１の面と第２の面を有するＳｉＣ基板と，
　前記ＳｉＣ基板の前記第１の面側に設けられ，ＤＬＴＳ（Ｄｅｅｐ　Ｌｅｖｅｌ　Ｔｒａｎｓｉｅｎｔ　Ｓｐｅｃｒｏｓｃｏｐｙ）により測定されるＺ１／２準位密度が１×１０１１ｃｍ−３以下の低準位密度領域を有する第１導電型のＳｉＣ層と，
　前記ＳｉＣ層の表面に設けられた第２導電型のＳｉＣ領域と，
　前記ＳｉＣ領域上に設けられた第１の電極と，
　前記ＳｉＣ基板の前記第２の面側に設けられた第２の電極と，
を備え，
　前記低準位密度領域が，前記ＳｉＣ層と前記ＳｉＣ領域の界面から前記ＳｉＣ基板側に向かって０．３μｍ以下
の範
のみ
第５　引用文献，引用発明等
１　引用文献１について
（１）引用文献１の記載
　当審拒絶理由に引用された引用文献１（原査定に引用された引用文献Ａ）（特開２００８−５３６６７号公報，平成２０年３月６日出願公開）には，図面とともに次の事項が記載されている（下線は当審で付した。以下，同じ。）。
「【発明の詳細な説明】
【技術分野】
【０００１】
　本発明は，成長後のＳｉＣ結晶層の質を改善する方法に関する。本発明はまた，そのような方法を実行することにより製造された半導体素子に関する。」
「【発明の開示】
【発明が解決しようとする課題】
【００１３】
　本発明は，高温アニーリングにより，キャリア捕獲中心を効果的に減少または除去する方法を提供することを目的とする。
　また本発明は，キャリア捕獲中心の少ないＳｉＣ半導体素子を提供することを目的とする。
【課題を解決するための手段】
【００１４】
　我々は，余剰の格子間炭素原子の導入により，アズグロウン材料中の欠陥のアニーリングによる低減効果が向上できることを提案する。ＳｉＣにおける主な欠陥は極めて安定であるが，移動可能な格子間炭素原子を捕獲することによりアニールアウトまたは不活性化できる。格子間炭素原子はその後，炭素原子空孔と共に消滅し，または，電気的に活性ではない別の欠陥を形成する。我々はまた，これらの余剰の格子間炭素原子自体は，電気的に活性な欠陥を形成せず，バンドギャップ中に状態を生成しないことを示唆する。
【００１５】
　すなわち本発明の目的は，ＳｉＣ結晶層中に存在する欠陥に対して余剰の格子間炭素原子の源を形成するために，当該ＳｉＣ結晶層の端面における表面層に，炭素原子や珪素原子，水素原子，ヘリウム原子を初めとする原子をイオン注入して，該表面層に格子間炭素原子を導入する追加の工程（ａ）と，表面層に導入した格子間炭素原子を注入層の下方の材料中（バルク層中）に拡散させ，かつバルク層中の原子空孔と格子間炭素原子を結合させる追加の工程（ｂ）を有する方法により達成される。
【００１６】
　この技術によれば，アニーリング工程（ｂ）の間において，注入層の下方の材料中に拡散する追加の格子間炭素原子の利用を可能にする。これらの余剰の格子間炭素原子は，アニーリング工程（ｂ）の期間中に原子空孔を充たし，これによりそれらを除去するか，あるいは，良好な再結合中心として作用しない別の欠陥を形成する。このようにして，バイポーラ素子に重要なＳｉＣ層中のキャリアライフタイムを向上させることができる。
【００１７】
　本発明の好ましい態様を適用した後の我々の測定によれば，Ｚ１／Ｚ２およびＥＨ６／７からのシグナルは完全に消滅し，従って，トラップは電気的に不活性化した。これは，少数キャリアライフタイムの測定にも反映される。」
「【発明の効果】
【００６１】
　本発明の方法によれば，高温アニーリングにより，キャリア捕獲中心が効果的に減少または除去される。
　また本発明のＳｉＣ半導体素子は，格子間炭素原子の導入領域ならびに拡散領域においてキャリア捕獲中心の濃度が除去または減少しているので，良好な素子特性を有している。」
「【発明を実施するための最良の形態】
【００６２】
　以下，添付図面を参照しながら本発明の好ましい実施形態について説明する。図１は，本発明の好ましい実施形態における方法を利用して，再結合中心が減少したＳｉＣ層を作製する工程を概略的に示した図である。
【００６３】
　本実施形態におけるＳｉＣ結晶層は，ＳｉＣ基板（Ｓ）の表面からエピタキシャル層（Ｅ）を成長させたものである。エピタキシャル層（Ｅ）の成長には，公知の方法が適用され，好ましくは，化学気相堆積（ＣＶＤ）が適用される。
【００６４】
　このエピタキシャル層（Ｅ）の浅い表面層（Ａ）に，工程（ａ）として，炭素原子（Ｃ）をイオン注入する。これにより，表面層（Ａ）には余剰の格子間炭素原子が導入される。
【００６５】
　次に，工程（ｂ）として，ＳｉＣ結晶層を加熱することにより，表面層（Ａ）に導入された格子間炭素原子（Ｃ）を，表面層（Ａ）から，その下のバルク層であるエピタキシャル層（Ｅ）へ拡散させる。このとき，工程（ｂ）の期間中に，格子間炭素原子は，エピタキシャル層（Ｅ）内にある炭素原子空孔と共に消滅し，または，電気的に活性ではない別の欠陥を形成する。その結果，エピタキシャル層（Ｅ）に存在する電気的に活性な点欠陥はアニールアウトまたは不活性化される。
【００６６】
　炭素原子（Ｃ）を注入する工程（ａ）と，ＳｉＣ結晶層をアニーリングする工程（ｂ）は，同時に行ってもよい。
　また，炭素原子（Ｃ）が注入された表面層（Ａ）は，エッチングするかまたは機械的に除去してもよい。
【００６７】
　このようにして，エピタキシャル層（Ｅ）の質が向上する。」
「【０１００】
　
図１６は，２つのＳｉＣ結晶試料のＤＬＴＳスペクトルを示す。ここで，試料（１）は，本発明の好ましい態様により作製されたものであり
【０１０１】
　
試料（１）では，Ｚ１／Ｚ２からのシグナルは完全に消滅し，従って，トラップは電気的に不活性化した
「【０１０４】
　以上の各実施形態において示したＳｉＣ結晶の質の向上方法は，各種のＳｉＣ半導体素子の製造に適用される。特に，電気的に活性な点欠陥の低減が特に有効であるバイポーラ型ＳｉＣ半導体素子の製造に好ましく適用される。このようなバイポーラ型ＳｉＣ半導体素子における好ましい実施形態を以下に示す。
【０１０５】
　図８は，本発明の好ましい実施形態におけるＳｉＣ ｐｎダイオードの素子構造の断面を概略的に示した図である。
このＳｉＣ ｐｎダイオード１０は，高濃度ｐ型層，低濃度ｎ型ベース層，および高濃度ｎ型層を有するものであって
【０１０６】
　同図に示すように，
ＳｉＣ ｐｎダイオード１０は，高濃度ｎ型ＳｉＣ層１１の上に，エピタキシャル成長法により低濃度ｎ型ＳｉＣベース層１２が形成され，その上に，エピタキシャル成長法により高濃度ｐ型ＳｉＣ層１３が形成されている
【０１０７】
　
高濃度ｐ型ＳｉＣ層１３の表面にはアノード電極１５が形成され，高濃度ｎ型ＳｉＣ層１１の表面にはカソード電極１６が形成されている
【０１０８】
　
低濃度ｎ型ＳｉＣベース層１２内には
高濃度ｐ型ＳｉＣ層１３の表面付近，もしくは高濃度ｎ型ＳｉＣ層１１内に炭素原子（Ｃ）をイオン注入して形成された炭素注入層１００内の格子間炭素をアニーリングにより低濃度ｎ型ＳｉＣベース層１２内へ拡散することにより炭素拡散領域２００が形成されている
【０１０９】
　
このようなＳｉＣ ｐｎダイオード１０によれば，電気的に活性な欠陥が素子特性に影響を与える伝導度変調層内に，炭素拡散領域２００を形成し，格子間炭素と点欠陥とを結合させることで電気的に活性な点欠陥を低減したので，素子特性が良好である
「【図８】
」
（２）引用発明
　上記（１）の記載から，引用文献１には，次の発明（以下「引用発明」という。）が記載されているものと認められる。
「ＳｉＣ ｐｎダイオード１０は，高濃度ｐ型層，低濃度ｎ型ベース層，および高濃度ｎ型層を有するものであって，
　ＳｉＣ ｐｎダイオード１０は，高濃度ｎ型ＳｉＣ層１１の上に，低濃度ｎ型ＳｉＣベース層１２が形成され，その上に，高濃度ｐ型ＳｉＣ層１３が形成され，
　高濃度ｐ型ＳｉＣ層１３の表面にはアノード電極１５が形成され，高濃度ｎ型ＳｉＣ層１１の表面にはカソード電極１６が形成され，
　低濃度ｎ型ＳｉＣベース層１２内には，炭素注入層１００内の格子間炭素をアニーリングにより低濃度ｎ型ＳｉＣベース層１２内へ拡散することにより炭素拡散領域２００が形成されており，
　ＳｉＣ ｐｎダイオード１０によれば，炭素拡散領域２００を形成し，格子間炭素と点欠陥とを結合させることで電気的に活性な点欠陥を低減したので，素子特性が良好であり，
　好ましい態様により作製された試料（１）のＤＬＴＳスペクトルによれば，Ｚ１／Ｚ２からのシグナルは完全に消滅し，従って，トラップは電気的に不活性化している，
ＳｉＣ ｐｎダイオード１０。」
２　引用文献２について
　当審拒絶理由に引用された引用文献２（原査定に引用された引用文献Ｂ）（特開２０１３−１８７３０２号公報，平成２５年９月１９日出願公開）には，図面とともに次の事項が記載されている。
「【発明の詳細な説明】
【技術分野】
【０００１】
　本発明の実施形態は，ＳｉＣ化合物半導体を用いてＭＯＳ構造を形成したＳｉＣ半導体装置及びその製造方法に関する。」
「【発明の概要】
【発明が解決しようとする課題】
【０００７】
　発明が解決しようとする課題は，高移動度の４Ｈ−ＳｉＣ／ＳｉＯ2 絶縁膜界面を実現し，素子特性の向上をはかり得るＳｉＣ半導体装置及びその製造方法を提供することである。」
「【００４２】
　（第１の実施形態）
　図３は，第１の実施形態に係わるＳｉＣ半導体装置の素子構造を示す断面図であり，特にＤｉＭＯＳＦＥＴに適用した例である。
【００４３】
　高濃度ｎ型（ｎ+ 型）炭化珪素（４Ｈ−ＳｉＣ：シリコンカーバイド）基板１００の表面上に，低濃度ｎ型（ｎ- 型）４Ｈ−ＳｉＣ層１０２が形成されている。本実施形態では，ＳｉＣ基板１００上にＳｉＣ層１０２を形成した構造を，素子形成用基板として用いている。ｎ- 型ＳｉＣ層１０２は，ｎ+ 型ＳｉＣ基板１００よりも不純物濃度が低濃度に形成されており，耐圧保持層となる。ＳｉＣは多くの構造（ポリタイプ）をとるが，本実施形態では，ＳｉＣの構造としては４Ｈ構造とする。４Ｈ構造が最も耐圧が高く，且つバルク中の移動度が高いため，パワーデバイスを作製するには最適と考えられるからである。
【００４４】
　ＳｉＣ基板１００の裏面には，導電性材料の電極１６０が形成されている。電極１６０はドレイン電極（第２の通電電極）となる。電極１６０は，Ｎｉ／Ｔｉの蒸着などを用い，例えば１０００℃のアニールを行うことで，ＳｉＣ基板１００の裏面にオーミック接続することができる。
【００４５】
　ＳｉＣ層１０２の表面上の一部に，互いに間隔を隔て所定の膜厚の複数の低濃度ｐ型（ｐ- 型）ＳｉＣ領域（第１の４Ｈ−ＳｉＣ領域）１２１がＳｉＣ層１０２の表面から内部途中の深さまで選択的に形成されている。１つの半導体素子には，２つのＳｉＣ領域１２１がＳｉＣ層１０２の表面領域を挟むように配置される。こられの２つのＳｉＣ領域１２１は，リング状，蜂の巣状などに配置され，つながっている。素子を中心で切った構造を示している。以下でも，同様である。この素子を並列に配置して，全体に電流を流し，電極への電圧印加によりスイッチングさせる。
【００４６】
　各ＳｉＣ領域１２１の表面上の一部に，それぞれＳｉＣ領域１２１の表面から内部途中の深さまで所定の膜厚の高濃度ｎ型（ｎ+ 型）ＳｉＣ領域（第２の４Ｈ−ＳｉＣ領域）１２２が選択的に形成されている。そして，各ＳｉＣ領域１２１の表面上の一部に，ＳｉＣ領域１２２に隣接してｐ型（ｐ+ 型）ＳｉＣ領域（第３の４Ｈ−ＳｉＣ領域）１２３が形成されている。
【００４７】
　このように，複数のｐ型ＳｉＣ領域１２１は，ｎ型ＳｉＣ層１０２上の少なくとも一部に選択的に形成され，ｎ型ＳｉＣ領域１２２とｐ型ＳｉＣ領域１２３とに接続するように配置されている。図３の例では，各ＳｉＣ領域１２１の表面上の一部に，隣接したｎ型ＳｉＣ領域１２２とｐ型ＳｉＣ領域１２３とがそれぞれ１つずつ配置される例を示している。そして，１つの半導体素子を形成する際に，２つのｐ型ＳｉＣ領域１２３が，２つのｎ型ＳｉＣ領域１２２を挟むように配置される。言い換えれば，１つの半導体素子では，ｐ型ＳｉＣ領域１２３がｎ型ＳｉＣ領域１２２の外側に配置される。また，各ＳｉＣ領域１２１には，それぞれｎ型ＳｉＣ領域１２２よりも内側にｐ型ＳｉＣ層１０２と電気的に導通するチャネル領域１２４が形成される。
【００４８】
　２つのｎ型ＳｉＣ領域１２２の表面の一部に跨るように，絶縁膜１３０が形成されている。この絶縁膜１３０は，ゲート絶縁膜となるものであり，例えばＳｉＯ2 酸化膜が用いられる。ゲート絶縁膜１３０は，両側のｎ型ＳｉＣ領域１２２の表面と，ｎ型ＳｉＣ領域１２２及びｐ型ＳｉＣ領域１２３が形成されていない各ＳｉＣ領域１２１の表面と，２つのｐ型ＳｉＣ領域１２１間のチャネル間領域となるｐ型ＳｉＣ層１０２の表面とに接して形成される。
【００４９】
　ゲート絶縁膜１３０上には，ゲート電極１４０が形成される。よって，ゲート電極１４０は，両側のｎ型ＳｉＣ領域１２２の一部と，ｎ型ＳｉＣ領域１２２及びｐ型ＳｉＣ領域１２３が形成されていない各ＳｉＣ領域１２１の部分領域（ここがＭＯＳＦＥＴのチャネル１２４となる）と，２つのＳｉＣ領域１２１間のチャネル間領域となる型ｐ型ＳｉＣ層１０２とに跨るようにゲート絶縁膜１３０を介して形成される。
【００５０】
　また，ｎ型ＳｉＣ領域１２２の表面の他の一部とｐ型ＳｉＣ領域１２３の表面上には，電極１５０が形成されている。電極１５０は，ソース電極（第１の通電電極）となる。ソース電極１５０は，Ａｌ／Ｎｉなどであり，８００℃程度の温度で形成され，ｐ型ＳｉＣ領域１２３にオーミック接続される。かかるｐ型ＳｉＣ領域１２３は，ＭＯＳでは基板コンタクト領域となる。同時に，ソース電極１５０は，ｎ型ＳｉＣ領域１２２にオーミック接続される。かかるｎ型ＳｉＣ領域１２２は，ＭＯＳではソース領域となる。
＜＜途中省略＞＞
【００５３】
　第１の実施形態におけるＳｉＣ半導体装置の製造方法のフローチャートに対応して実施される工程を表す工程断面図を，図５及び図６に示す。
＜＜途中省略＞＞
【００６７】
　次いで，図６（ｆ）に示すように，Ｃイオン注入工程（Ｓ７）として，炭素イオンを打ち込む。炭素イオンは，ゲート絶縁膜１３０とＳｉＣ領域１２１により形成されるＭＯＳ界面のＳｉＣ領域１２１側にピーク（本実施例では，５×１０16／ｃｍ3 程度，ピーク位置は３ｎｍ程度とした）を持つように，しかも，できる限りソフトに打ち込むことがポイントとなる。つまり，必要最小限の加速電圧，且つ必要最小限の密度で打ち込み，アモルファス化しないように注意が必要である。Ｃイオンの注入の条件としては，例えば，１×１０13／ｃｍ2，１０ＫｅＶとすることができる。
【００６８】
　このように，ＳｉＣチャネル上にＳｉＯ2 膜が形成された状態でＣをイオン注入するプロセスが，簡単で安定で，しかも界面荒れが少ない。このとき，Ｃ欠陥とＳｉ欠陥の一部がＣによって埋められることなり，電子トラップが無くなる。これがベストモードである。Ｓｉ欠陥にＣが導入されても構わない。また，Ｃクラスターなどができても構わない。Ｃ欠陥さえ少なくできればよい。」
「【００８３】
　（第２の実施形態）
　図７は，第２の実施形態に係わるＳｉＣ半導体装置の素子構造を示す断面図であり，特にＩＧＢＴ（Insulated Gate Bipolar Transistor）に適用した例である。なお，図３と同一部分には同一符号を付して，その詳しい説明は省略する。
【００８４】
　本実施形態が先に説明した第１の実施形態と異なる点は，ｎ+ 型ＳｉＣ基板１００の代わりに，ｐ+ 型４Ｈ−ＳｉＣ基板２００を用いたこと，及びｎ- 型ＳｉＣ層１０２の代わりに，ｎ+ 型４Ｈ−ＳｉＣ層２０１とｎ- 型４Ｈ−ＳｉＣ層２０２の積層構造を用いたことである。言い換えれば，高濃度ｐ+ 型ＳｉＣ基板２００の表面上に，高濃度ｎ+ 型ＳｉＣ層２０１が形成され，その上に低濃度ｎ- 型ＳｉＣ層２０２が形成されている。ＳｉＣ層２０１，２０２は，耐圧保持層となる。」
３　引用文献３について
　当審拒絶理由に引用された引用文献３（木本恒暢，ほか１名，高耐圧パワーデバイス応用を目指したSiCのエピタキシャル成長と欠陥制御，Journal of the Vacuum Society of Japan [ONLINE]，一般社団法人日本真空学会，２０１１年１２月１５日発行，第５４巻，第６号，ｐ．３６２−３６８，［情報源：Ｊ−Ｓｔａｇｅ］）には，以下の記載がある。
「　キャリア寿命の増大を図るために，ライフタイムキラー欠陥であるＺ１／２センターの低減が試みられた．最初の報告は，Ｃイオン注入と高温熱処理の組み合わせである．Ｚ１／２センターの起源についてはまだ議論があるものの，様々な実験結果から，Ｃ空孔関連欠陥であると考えられている．そこで，過剰なＣ原子をイオン注入により導入して，高温で深くまでＣ原子を拡散させることでＺ１／２センターの低減を図ったものである．実際，この手法によりＺ１／２センターがＤＬＴＳ測定の検出限界以下にまで劇的に減少し，キャリア寿命の顕著な増大が確認されている．
　著者らは，熱酸化を施すことで同様にＺ１／２センターをＤＬＴＳの検出限界以下に低減できることを報告した．」（第３６６ページ左欄第３〜１４行目）
４　引用文献４について
　当審拒絶理由に引用された引用文献４（Toru Hiyoshi，ほか１名，Reduction of Deep Levels and Improvement of Carrier Lifetime in n-Type 4H-SiC by Thermal Oxidation，Applied Physics Express [ONLINE]，The Japan Society of Applied Physics，２００９年０３月２７日発行，第２巻，第４号，ｐ．０４１１０１−１〜０４１１０１−３，［情報源：IOP SCIENCE］）には，以下の記載がある。
「By thermal oxidation of epilayers at 1150-1300℃, the concentration of the Z1/2 and EH6/7 centers has been reduced from (0.3-2) x 1013 cm-3 to below the detection limit (1 x 1011 cm-3).」（アブストラクト第２〜４行目）
（当審仮訳：「エピレイヤーの１１５０〜１３００℃での熱酸化によって，Ｚ１／２とＥＨ６／７センターの濃度は０．３〜２×１０１３ｃｍ−３から検出限界（１×１０１１ｃｍ−３）以下へと低減された。」）
第６　対比・判断
１　対比
　本願発明（上記第４）と，引用発明（上記第５の１（２））とを対比すると，以下のとおりとなる。
（１）引用発明の「高濃度ｎ型ＳｉＣ層１１」は，「層」であることから，表面ないし裏面を有することは明らかであるので，本願発明の「第１の面と第２の面を有するＳｉＣ基板」と，「第１の面と第２の面を有する」「ＳｉＣ」の「層」である点で共通する。
（２）引用発明の「低濃度ｎ型ＳｉＣベース層１２」は，「高濃度ｎ型ＳｉＣ層１１」の上に形成され，「ｎ型」であり，「低濃度ｎ型ＳｉＣベース層１２内には」，「電気的に活性な点欠陥を低減した」「炭素拡散領域２００が形成され」，「試料（１）のＤＬＴＳスペクトルによれば，Ｚ１／Ｚ２からのシグナルは完全に消滅し，従って，トラップは電気的に不活性化している」ことから，本願発明の「前記ＳｉＣ基板の前記第１の面側に設けられ，ＤＬＴＳ（Ｄｅｅｐ　Ｌｅｖｅｌ　Ｔｒａｎｓｉｅｎｔ　Ｓｐｅｃｒｏｓｃｏｐｙ）により測定されるＺ１／２準位密度が１×１０１１ｃｍ−３以下の低準位密度領域を有する第１導電型のＳｉＣ層」と，「前記ＳｉＣ」の層「の前記第１の面側に設けられ，ＤＬＴＳ（Ｄｅｅｐ　Ｌｅｖｅｌ　Ｔｒａｎｓｉｅｎｔ　Ｓｐｅｃｒｏｓｃｏｐｙ）により測定されるＺ１／２準位密度が」低減されている「低準位密度領域を有する第１導電型のＳｉＣ層」である点で共通する。
（３）引用発明の「高濃度ｐ型ＳｉＣ層１３」は，「低濃度ｎ型ＳｉＣベース層１２」の上に形成され，「ｐ型」であるので，本願発明の「前記ＳｉＣ層の表面に設けられた第２導電型のＳｉＣ領域」に相当する。
（４）引用発明の「アノード電極１５」は「高濃度ｐ型ＳｉＣ層１３の表面」に形成されているので，本願発明の「前記ＳｉＣ領域上に設けられた第１の電極」に相当する。
（５）引用発明の「カソード電極１６」は「高濃度ｎ型ＳｉＣ層１１の表面」に形成されているので，本願発明の「前記ＳｉＣ基板の前記第２の面側に設けられた第２の電極」と，「前記ＳｉＣ」の層「の前記第２の面側に設けられた第２の電極」である点で共通する。
（６）上記（１）ないし（５）より，引用発明の「ＳｉＣ ｐｎダイオード１０」は，本願発明の「半導体装置」に相当する。
（７）したがって，本願発明と，引用発明とは，（８）の点で一致し，（９）の点で相違する。
（８）一致点
「第１の面と第２の面を有するＳｉＣの層と，
　前記ＳｉＣの層の前記第１の面側に設けられ，ＤＬＴＳ（Ｄｅｅｐ　Ｌｅｖｅｌ　Ｔｒａｎｓｉｅｎｔ　Ｓｐｅｃｒｏｓｃｏｐｙ）により測定されるＺ１／２準位密度が低減された低準位密度領域を有する第１導電型のＳｉＣ層と，
　前記ＳｉＣ層の表面に設けられた第２導電型のＳｉＣ領域と，
　前記ＳｉＣ領域上に設けられた第１の電極と，
　前記ＳｉＣの層の前記第２の面側に設けられた第２の電極と，
を備えた半導体装置。」
（９）相違点
　ア　相違点１
　本願発明においては，「第１の面と第２の面を有するＳｉＣ基板」であるのに対して，引用発明においては，「高濃度ｎ型ＳｉＣ層１１」とあるのみで，「ＳｉＣ基板」とは特定されていない点。
　イ　相違点２
　本願発明においては，「第１導電型のＳｉＣ層」が「ＤＬＴＳ（Ｄｅｅｐ　Ｌｅｖｅｌ　Ｔｒａｎｓｉｅｎｔ　Ｓｐｅｃｒｏｓｃｏｐｙ）により測定されるＺ１／２準位密度が１×１０１１ｃｍ−３以下の低準位密度領域を有する」のに対して，引用発明においては，「低濃度ｎ型ＳｉＣベース層１２内には，炭素注入層１００内の格子間炭素をアニーリングにより低濃度ｎ型ＳｉＣベース層１２内へ拡散することにより炭素拡散領域２００が形成されており」，「ＤＬＴＳスペクトルによれば，Ｚ１／Ｚ２からのシグナルは完全に消滅し，従って，トラップは電気的に不活性化している」ものであるが，「Ｚ１／２準位密度が１×１０１１ｃｍ−３以下」とまで特定されていない点。
　ウ　相違点３
　本願発明においては，「前記低準位密度領域が，前記ＳｉＣ層と前記ＳｉＣ領域の界面から前記ＳｉＣ基板側に向かって０．３μｍ以下の範囲にのみある」と特定されているのに対して，引用発明においては「低濃度ｎ型ＳｉＣベース層１２内には，炭素注入層１００内の格子間炭素をアニーリングにより低濃度ｎ型ＳｉＣベース層１２内へ拡散することにより炭素拡散領域２００が形成されて」いるものの，「炭素拡散領域２００」が「低濃度ｎ型ＳｉＣベース層１２」と「高濃度ｐ型ＳｉＣ層１３」の界面から「高濃度ｎ型ＳｉＣ層１１」に向かって「０．３μｍ以下の範囲にのみ」存在してはいない点。
２　判断
　上記（９）の相違点について，判断する。
　ア　相違点３について
　事案に鑑み，上記（９）ウの相違点３について検討を行う。
（ア）引用発明においては，「
高濃度ｐ型ＳｉＣ層１３の表面付近，もしくは高濃度ｎ型ＳｉＣ層１１内に炭素原子（Ｃ）をイオン注入して形成された炭素注入層１００
（イ）すなわち，格子間炭素と点欠陥とを結合させることで電気的に活性な点欠陥を低減した「低濃度ｎ型ＳｉＣベース層１２」内の「炭素拡散領域２００」は，「高濃度ｐ型ＳｉＣ層１３の表面付近」からアニーリングにより拡散するか，または，「高濃度ｎ型ＳｉＣ層１１内」からアニーリングにより拡散することでのみ形成されている。
（ウ）してみれば，「炭素拡散領域２００」が「低濃度ｎ型ＳｉＣベース層１２」と「高濃度ｐ型ＳｉＣ層１３」の界面から「高濃度ｎ型ＳｉＣ層１１」に向かって「０．３μｍ以下の範囲にのみ」存在するように形成するという技術的事項を，当該記載からは直ちに想起することはできず，また，そのようにするための動機付けも認められない。
（エ）また，引用文献２ないし４の記載（上記第５の２ないし４）を検討しても，上記技術的的事項が周知な設計変更とも認められない。
（オ）したがって，引用発明において，本願発明のように「前記低準位密度領域が，前記ＳｉＣ層と前記ＳｉＣ領域の界面から前記ＳｉＣ基板側に向かって０．３μｍ以下の範囲にのみある」と特定し，相違点３の構成とすることは，当業者が容易になし得たこととはいえない。
　イ　したがって，本願発明は，他の相違点について検討をするまでもなく，引用発明および引用文献２ないし４に記載された技術的事項に基づいて，当業者が容易に発明できたものであるとはいえない。
第７　当審拒絶理由について
１　特許法第３６条第６項第２号（明確性要件）について
　当審では，当審拒絶理由においてこの出願は，請求項１ないし４に係る特許請求の範囲の記載が，特許法第３６条第６項第２号に規定する要件を満たしていない旨の拒絶の理由を通知しているが，本件補正により，補正前の不明確な記載であった「前記低準位密度領域が，前記ＳｉＣ層と前記ＳｉＣ領域の界面から前記ＳｉＣ基板側に向かって０．３μｍ以下の距離となる範囲にある」という記載が，「前記低準位密度領域が，前記ＳｉＣ層と前記ＳｉＣ領域の界面から前記ＳｉＣ基板側に向かって０．３μｍ以下
の範
のみ
２　特許法第３６条第４項第１号（実施可能要件）について
　この出願は，発明の詳細な説明の記載が，特許法第３６条第４項第１号に規定する要件を満たしていない旨の拒絶の理由を通知しているが，意見書において提示された周知文献の記載事項や，意見書における関連する周知の技術の説明により，この拒絶の理由は解消した。
３　特許法第２９条第２項（進歩性）について
　本願請求項１に係る発明は，上記引用文献１，３，４に記載された発明に基づいて，当業者が容易に発明をすることができたものであり，本願請求項２ないし４に係る発明は，上記引用文献２ないし４に記載された発明に基づいて，当業者が容易に発明をすることができたものである旨の拒絶の理由を通知しているが，上記第６にて検討したとおり，本願請求項１に係る発明は当業者が容易に発明をすることができたものであったとは認められない。
第８　原査定についての判断
　原査定は，本願請求項１，２に係る発明は，上記引用文献Ａに記載された発明に基づいて，当業者が容易に発明をすることができたものであり，本願請求項３ないし６に係る発明は，上記引用文献Ｂに記載された発明に基づいて，当業者が容易に発明をすることができたものであるから，特許法第２９条第２項の規定により特許を受けることができないというものである。
　しかしながら，本件補正後の請求項１は，上記第６にて検討したように，引用文献１に記載された発明および引用文献２ないし４に記載された技術的事項に基づいて，当業者が容易に発明できたものであるとはいえないものであるので，本願発明は，上記引用文献Ａ（引用文献１）に記載された発明に基づいて，当業者が容易に発明をすることができたものであったとは認められない。
　したがって，原査定を維持することはできない。
第９　むすび
　以上のとおり，原査定の理由によっては，本願を拒絶することはできない。
　また，他に本願を拒絶すべき理由を発見しない。
　よって，結論のとおり審決する。