【手続補正書】
【提出日】平成22年8月10日(2010.8.10)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
基板の上に第一の幅を持つ第一のマンドレルを設けるステップと、
前記第一のマンドレルの上に、前記第一の幅よりも小さい第二の幅を持つ第二のマンドレルを設けるステップと、
前記第一と第二のマンドレルの側壁に接するスペーサーを同時に形成するステップと、
前記スペーサーによって画定されるスペーサーパターンを形成するために、前記スペーサーに対して前記マンドレルの少なくとも一部分を選択的に除去するステップと、
前記スペーサーパターンによって画定されるマスクを通して前記基板を処理するステップと、
を含むことを特徴とする、集積回路を製造するための方法。
【請求項２】
処理するステップは、前記スペーサーパターンを前記基板に転写するためのエッチングを含むことを特徴とする、請求項１記載の方法。
【請求項３】
処理するステップの前に、前記スペーサーパターンを下位ハードマスク層に転写し前記スペーサーを除去するステップをさらに含むことを特徴とする、請求項２記載の方法。
【請求項４】
前記基板は上位層間誘電体層を含み、前記マスクを通して処理するステップはダマシントレンチを形成することを特徴とする、請求項３記載の方法。
【請求項５】
前記スペーサーパターンはループ末端を接続する細長いラインを含み、前記方法は処理するステップの前に前記ループ末端をブロックするステップをさらに含むことを特徴とする、請求項４記載の方法。
【請求項６】
前記基板の上に前記第一のマンドレルを設けるステップは、導体の上に前記第一のマンドレルを設けるステップを含むことを特徴とする、請求項３記載の方法。
【請求項７】
前記スペーサーパターンはループ末端を接続する細長いラインを含み、前記方法は処理するステップの前に前記ループ末端を除去するステップをさらに含むことを特徴とする、請求項６記載の方法。
【請求項８】
前記第二のマンドレルを設けるステップは、前記第一のマンドレルに平行にのびる前記第二のマンドレルを設けるステップを含むことを特徴とする、請求項１記載の方法。
【請求項９】
前記第二のマンドレルを設けるステップは、前記第一のマンドレルと中心を合わせた前記第二のマンドレルを設けるステップを含むことを特徴とする、請求項１記載の方法。
【請求項１０】
前記スペーサーを同時に形成するステップは、前記第一の幅よりも小さい第三の幅を持つ前記スペーサーを設けることを特徴とする、請求項１記載の方法。
【請求項１１】
前記第二のマンドレルを設けるステップは、200nmよりも大きい解像限界を持つフォトリソグラフィーを用いるステップを含むことを特徴とする、請求項１記載の方法。
【請求項１２】
第三の幅を持つ第三のマンドレルを前記第二のマンドレル上に設けるステップをさらに含むことを特徴とする、請求項１記載の方法。
【請求項１３】
前記第三のマンドレルを設けるステップは前記第二の幅よりも小さい前記第三の幅を持つ前記第三のマンドレルを設けるステップを含むことを特徴とする、請求項１２記載の方法。
【請求項１４】
前記第三のマンドレルを設けるステップは前記第二のマンドレルと中心を合わせた前記第三のマンドレルを設けるステップを含むことを特徴とする、請求項１３記載の方法。
【請求項１５】
選択的に除去するステップは前記第一のマンドレルの一部分を除去するステップを含むことを特徴とする、請求項１記載の方法。
【請求項１６】
選択的に除去するステップは、前記第二のマンドレルの前記側壁に接するスペーサーの真下に前記第一のマンドレルの部分を残すステップを含むことを特徴とする、請求項１記載の方法。
【請求項１７】
スペーサーを形成するステップは前記基板の表面上にスペーサー材料をブランケット堆積するステップを含むことを特徴とする、請求項１記載の方法。
【請求項１８】
スペーサーを同時に形成するステップは、前記第一の幅の半分から前記第二の幅の半分を引いたもの以下の幅を持つスペーサーを設けるステップを含むことを特徴とする、請求項１記載の方法。
【請求項１９】
一次元に沿って2nの倍数でピッチマルチプリケーションされたラインのパターンを形成するために段になったマンドレルを用いるための方法であって、
基板の上にn（n≧2）層の積層マンドレルを設け、前記n層の各々はその長さの大部分において互いに平行な複数の細長いマンドレルを含み、第n層のマンドレルは第n-1層のマンドレルの上かつ平行であり、第n層の隣接マンドレル間の距離は第n-1層の隣接マンドレル間の距離よりも大きいステップと、
前記マンドレルの側壁に接するスペーサーを同時に形成するステップと、
を含むことを特徴とする方法。
【請求項２０】
n層の積層マンドレルを設けるステップは、第n-1層のマンドレルに直接接触する第n層のマンドレルを設けるステップを含むことを特徴とする、請求項１９記載の方法。
【請求項２１】
n層の積層マンドレルを設けるステップは、第n-1層のマンドレルの上に中心に位置する第n層のマンドレルを設けるステップを含むことを特徴とする、請求項１９記載の方法。
【請求項２２】
前記スペーサーによって画定されるスペーサーパターンを形成するために、前記スペーサーに対して前記マンドレルの少なくとも一部分を選択的に除去するステップをさらに含むことを特徴とする、請求項１９記載の方法。
【請求項２３】
2nの倍数でピッチマルチプリケーションされた前記ラインのパターンを形成するために、前記基板に前記スペーサーパターンを転写するステップをさらに含むことを特徴とする、請求項２２記載の方法。
【請求項２４】
前記基板に前記スペーサーパターンを転写するステップは、トレンチを画定する前記ラインのパターンを形成するステップを含むことを特徴とする、請求項２３記載の方法。
【請求項２５】
n層の積層マンドレルを設けるステップは、ラインを画定するマンドレルを設けるステップを含むことを特徴とする、請求項１９記載の方法。
【請求項２６】
n層の積層マンドレルを設けるステップは、第n-1層の個々のマンドレルよりも狭い第n層の個々のマンドレルを設けるステップを含むことを特徴とする、請求項１９記載の方法。
【請求項２７】
前記基板と前記マンドレルの間に一つ以上のハードマスク層を設けるステップをさらに含むことを特徴とする、請求項１９記載の方法。
【請求項２８】
前記基板と前記マンドレルの間に転写層を設けるステップをさらに含むことを特徴とする、請求項１９記載の方法。
【請求項２９】
前記基板の上にn層の積層マンドレルを設けるステップは、半導体ウェハの上にn層の積層マンドレルを設けるステップを含むことを特徴とする、請求項１９記載の方法。
【請求項３０】
前記基板の上にn層の積層マンドレルを設けるステップは、前記半導体ウェハの上に層間誘電体層を含む基板の上にn層の積層マンドレルを設けるステップを含むことを特徴とする、請求項２９記載の方法。
【請求項３１】
基板の上に第一の幅（A）を持つ第一のマンドレルと、前記第一のマンドレルの上に第二の幅（B）を持つ第二のマンドレルを含み、A＞Bであり、
スペーサー幅（C）を持ち前記第一および第二のマンドレルの側壁に接するスペーサーを含み、C≦(A-B)/2であることを特徴とする、
部分的に形成された集積回路（IC）。
【請求項３２】
前記第二のマンドレルは前記第一のマンドレルの上にあることを特徴とする、請求項３１記載の部分的に形成されたIC。
【請求項３３】
C≦(A-B)/3であることを特徴とする、請求項３１記載の部分的に形成されたIC。
【請求項３４】
C≒(A-B)/4であることを特徴とする、請求項３３記載の部分的に形成されたIC。
【請求項３５】
前記第二のマンドレルは前記第一のマンドレルと中心を合わせていることを特徴とする、請求項３１記載の部分的に形成されたIC。
【請求項３６】
前記第二のマンドレルの上に第三の幅を持つ第三のマンドレルをさらに含み、前記第三の幅は前記第二の幅よりも小さいことを特徴とする、請求項３１記載の部分的に形成されたIC。
【請求項３７】
前記第三のマンドレルは前記第二のマンドレルと中心を合わせていることを特徴とする、請求項３６記載の部分的に形成されたIC。
【請求項３８】
前記第一と第二のマンドレルは平行なラインであることを特徴とする、請求項３１記載の部分的に形成されたIC。
【請求項３９】
前記スペーサーはスペーサーパターンを画定することを特徴とする、請求項３１記載の部分的に形成されたIC。
【請求項４０】
前記スペーサーパターンはNANDフラッシュメモリ用の制御ゲートスタックのフィーチャを含むことを特徴とする、請求項３９記載の部分的に形成されたIC。
【請求項４１】
前記スペーサーパターンは論理アレイのフィーチャを含むことを特徴とする、請求項３９記載の部分的に形成されたIC。
【請求項４２】
前記スペーサーパターンはゲートアレイのフィーチャを含むことを特徴とする、請求項３９記載の部分的に形成されたIC。
【請求項４３】
前記スペーサーパターンはメモリアレイのフィーチャを含むことを特徴とする、請求項３９記載の部分的に形成されたIC。
【請求項４４】
前記スペーサーパターンはダイナミックランダムアクセスメモリ（DRAM）デバイスのフィーチャを含むことを特徴とする、請求項３９記載の部分的に形成されたIC。
【請求項４５】
二つ以上の積層膜の上にパターンを画定するステップと、
前記二つ以上の積層膜内に前記パターンを転写するステップと、
二つ以上の積層マンドレルを作るために、前記二つ以上の積層膜の下位膜に対して少なくとも上位膜の要素の寸法を縮小するステップと、
前記積層マンドレルの側壁に接する側壁スペーサーを形成するステップと、
を含むことを特徴とする、マスキングプロセス。
【請求項４６】
前記パターンを画定するステップはフォトリソグラフィーを含むことを特徴とする、請求項４５記載のプロセス。
【請求項４７】
前記パターンを画定するステップは、寸法の縮小時に狭い部分において前記上位膜が除去され、一方寸法の縮小後に前記パターンの他の部分において前記上位膜がマンドレルとして残るように選択される幅を持つ狭い部分を形成するステップを含むことを特徴とする、請求項４５記載のプロセス。
【請求項４８】
前記パターンを画定するステップは、幅広い部分を形成するステップを含み、前記幅広い部分の幅は、前記幅広い部分に形成される前記側壁スペーサーを分離するように選択され、前記フォトリソグラフィーは前記幅広い部分において前記側壁スペーサーによって画定されるフィーチャへのコンタクトを画定することができ、一方フォトリソグラフィーは前記パターンの他の部分においては前記側壁スペーサーによって画定されるコンタクトフィ ーチャを個別に画定することができないようになっていることを特徴とする、請求項４５記載のプロセス。
【請求項４９】
前記パターンを画定するステップは、前記側壁スペーサーによって画定されるフィーチャ間の電気的接続を容易にするために、前記パターンに沿ってラインの幅を変えるステップを含むことを特徴とする、請求項４５記載のプロセス。
【請求項５０】
前記パターンを画定するステップは、前記パターンの他の部分において前記下位膜によって画定されるマンドレルに接して形成されるスペーサーの間隔と比べて、窓部分において前記下位膜によって画定されるマンドレルに接して形成されるスペーサーの間隔を増加するために、前記パターンの前記窓部分において前記下位膜の隣接部分間の窓を包含するステップを含むことを特徴とする、請求項４５記載のプロセス。
【請求項５１】
前記窓部分は、前記スペーサーによって画定されるフィーチャへのピッチマルチプリケーションされていないコンタクトを有効にするために十分なスペーサーの横方向間隔を可能にする隣接窓を含むことを特徴とする、請求項５０記載のプロセス。