【事件の表示】
　特願２０１４−５４６１２０「高速シリアルペリフェラルインタフェースメモリサブシステム」拒絶査定不服審判事件〔平成２５年　６月１３日国際公開、ＷＯ２０１３／０８６３３４、平成２７年　１月２９日国内公表、特表２０１５−５０３１６９〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１ 手続の経緯
　本願は，２０１２年１２月７日（パリ条約による優先権主張外国庁受理２０１１年１２月７日，米国）を国際出願日とする出願であって，平成２６年７月８日に特許法第１８４条の４第１項の規定による明細書，請求の範囲，及び，図面（図面の中の説明に限る）の日本語による翻訳文が提出され，平成２８年１１月２１日付けで拒絶の理由が通知され，平成２９年１月２０日に意見書と共に手続補正書が提出され，同年３月２２日付けで拒絶査定（謄本送達日同年３月２４日）がなされ，これに対して同年６月１４日に審判請求がなされると共に手続補正がなされ，同年７月１４日付けで審査官により特許法１６４条３項の規定に基づく報告がなされ，平成３０年５月２４日付けで当審により拒絶の理由が通知（以下これを「当審拒絶理由通知（１）」という。）され，同年７月３０日に意見書と共に手続補正書が提出され，同年１０月１８日付けで当審により最後の拒絶の理由が通知（以下これを「当審拒絶理由通知（２）」という。）され，平成３１年１月１６日に意見書と共に手続補正書が提出されたものである。
第２　本願発明
　本願請求項１に係る発明（以下「本願発明」という。）は，平成３１年１月１６日になされた手続補正により補正された特許請求の範囲の請求項１に記載された，次のとおりのものと認める。
「　　【請求項１】
　シリアルペリフェラルインタフェース（ＳＰＩ）ダブルデータレート（ＤＤＲ）揮発性メモリコンポーネントと、
　前記ＳＰＩ　ＤＤＲ揮発性メモリコンポーネントに結合されたＳＰＩ　ＤＤＲ不揮発性メモリコンポーネントと、
　データがクロック信号の立ち上がり及び立ち下がりでアクセスされ、前記ＳＰＩ　ＤＤＲ揮発性メモリコンポーネント及び前記ＳＰＩ　ＤＤＲ不揮発性メモリコンポーネントにアクセスするＳＰＩ　ＤＤＲインタフェースと、
　前記ＳＰＩ　ＤＤＲ揮発性メモリコンポーネントを有効及び無効にする第１のピンと、
　前記ＳＰＩ　ＤＤＲ不揮発性メモリコンポーネントを有効及び無効にする第２のピンとを備え、
　前記ＳＰＩ　ＤＤＲ揮発性メモリコンポーネント、前記ＳＰＩ　ＤＤＲ不揮発性メモリコンポーネント、並びに前記第１のピン及び前記第２のピンが、プロセッサと前記ＳＰＩ　ＤＤＲインタフェースを介して通信するマルチチップパッケージを構成する、
メモリサブシステム。」
第３　当審における拒絶理由の概要
１　当審拒絶理由通知（１）の概要
　当審拒絶理由通知（１）の概要は次のとおりである。
１）（進歩性）本件出願の下記の請求項に係る発明は、その出願前に日本国内又は外国において、頒布された下記の刊行物に記載された発明又は電気通信回線を通じて公衆に利用可能となった発明に基いて、その出願前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから、特許法２９条２項の規定により特許を受けることができない。 
　
２）（明確性）本件出願は、特許請求の範囲の記載が下記の点で、特許法３６条６項２号に規定する要件を満たしていない。 
　
 　　　　　記　　　（引用文献等については引用文献等一覧参照） 
●理由１について 
・請求項　　　１−１５
・引用文献等　１−４
…（中略）…
　　　　　　　　　　　　　＜引用文献等一覧＞
１．特表２０１０−５１１９４３号公報 
２．HASAN, Qamrul and ZITLAW, Cliff，Improving performance using SPI-DDR NOR flash memory，EE Times，米国，２０１１年　９月　２日，ＵＲＬ，http://www.eetimes.com/document.asp?doc_id=1279050（周知技術を示す文献） 
３．米国特許出願公開第２００８／０１６５５８９号明細書（周知技術を示す文献） 
４．特開２００８−１００７０号公報（周知技術を示す文献） 
●理由２について
（省略）
２　当審拒絶理由通知（２）の概要
　当審拒絶理由通知（２）の概要は次のとおりである。
（実施可能要件・明確性）本件出願は，特許請求の範囲及び発明の詳細な説明の記載が下記の点で，特許法３６条４項１号及び６項２号に規定する要件を満たしていない。 
  
 　　　　　　　　　　　　　　　　　記 
・請求項　１−１５
…（中略）…
　なお，この出願は，上記のとおり出願内容が著しく不明確であるから，請求項１乃至１５に係る発明については，新規性，進歩性等の特許要件についての審査を行っていない。 
　　　　　　　　＜最後の拒絶理由通知とする理由＞
　この拒絶理由通知は、平成３０年５月２４日付けの当審による拒絶理由通知に対する応答時の補正によって通知することが必要になった拒絶理由のみを通知するものである。 
第４　補正の適否
　平成３０年１０月１８日付けの当審拒絶理由通知（２）に対する，平成３１年１月１６日になされた手続補正（以下「本件補正」という。）の適否について検討する。
　本件補正前の特許請求の範囲の請求項１は次のとおりである。（なお，下線は説明のために当審で付加した。以下同様である。）
「【請求項１】
　シリアルペリフェラルインタフェース（ＳＰＩ）ダブルデータレート（ＤＤＲ）揮発性メモリコンポーネントと、
　前記ＳＰＩ　ＤＤＲ揮発性メモリコンポーネントに結合されたＳＰＩ　ＤＤＲ不揮発性メモリコンポーネントと、
　データがクロック信号の立ち上がり及び立ち下がりでアクセスされ、前記ＳＰＩ　ＤＤＲ揮発性メモリコンポーネント及び前記ＳＰＩ　ＤＤＲ不揮発性メモリコンポーネントにアクセスするＳＰＩ　ＤＤＲインタフェースと、
　前記ＳＰＩ　ＤＤＲ揮発性メモリコンポーネントを有効及び無効にする第１のピンと、
　前記ＳＰＩ　ＤＤＲ不揮発性メモリコンポーネントを有効及び無効にする第２のピンとを備え、
　前記ＳＰＩ　ＤＤＲ揮発性メモリコンポーネント、前記ＳＰＩ　ＤＤＲ揮発性メモリコンポーネントに
重ねられた
メモリサブシステム。」
　
　これに対し，本件補正後の特許請求の範囲の請求項１は，上記「第２　本願発明」の項で掲げたとおりのものである。
　本件補正は，本件補正前に，「前記ＳＰＩ　ＤＤＲ揮発性メモリコンポーネントに
重ねられた
　そして，この補正事項は，当審拒絶理由通知（２）において，その構成が不明確であると指摘されたことに基づいて削除して明確化を図ったものであり，また本件補正の際に同時に提出された平成３１年１月１６日付け意見書において，審判請求人も，本件補正の目的は「拒絶理由に示す事項についてする明瞭でない記載を釈明するためのものである」旨主張している。
　したがって，本件補正は，特許法１７条の２第５項４号に規定する明りょうでない記載の釈明を目的としたものと認められ，適法になされたものである。
（なお付言すると，上記補正事項である，「前記ＳＰＩ　ＤＤＲ揮発性メモリコンポーネント」に「前記ＳＰＩ　ＤＤＲ不揮発性メモリコンポーネント」が「
重ねられた
第５　引用例
１　引用例１に記載された事項
　当審拒絶理由通知（１）において引用した，本願の第一国出願前に既に公知である，特表２０１０−５１１９４３号公報（平成２２年４月１５日公表。以下，これを「引用例１」という。）には，関連する図面と共に，次の事項が記載されている。
Ａ　「【０００２】
　本発明は、全般的には半導体デバイスシステムに関するものである。より具体的には、本発明は、例えば変化するタイプまたは
混合されたタイプのメモリデバイスを有するメモリシステムなどの半導体デバイス
Ｂ　「【０００５】
　
シリアルインターフェースは、データを読み取り、書き込むのにより少数のピンを使用
シリアルフラッシュメモリが、現在入手可能であるが、これは、非常に低速である傾向
多数の従来のメモリは、SPI (Serial Peripheral Interface)互換インターフェース
を用いて1MHz〜20MHzの範囲で動作するシリアルバスインターフェース方式を使用して
このシリアルインターフェース標準規格は、通常、そのパラレル対応物より低速
Ｃ　「【００３４】
　本発明の実施形態を、これから、メモリシステムの態様で説明する。
メモリシステムは、メモリコントローラおよびメモリデバイスのシリアル相互接続構成を含
Ｄ　「【００３６】
　前に述べたように、異なるインターフェース仕様を有する多数の異なるメモリデバイスタイプがある。伝統的なアーキテクチャを使用する変化するデバイスタイプまたは異なるデバイスタイプを有するメモリシステムの設計は、エンジニアリング設計、ソフトウェア開発、および検証に長い時間を伴う。また、
パラレルインターフェース方式は、
MCP (マルチチップパッケージ)上の多すぎる物理的配線またはルーティングを伴う可能性があり
Ｅ　「【００４０】
　図2Bに、本発明の一実施形態による例のメモリシステムを示す。
図2Bを参照
メモリシステム40は、メモリコントローラ10ならびにシリアル相互接続構成の複数のメモリデバイス30-0、30-1、…、および30-Nを含
メモリコントローラ10ならびにメモリデバイス30-0、30-1、…、および30-Nは、例えば、シリアルリンクL0、L1、L2、…、LNおよびL(N+1)などを使用して相互接続され
Ｆ
図２Ｂ
Ｇ　「【００４１】
　
メモリコントローラ10は、出力インターフェース11、入力インターフェース12、およびコントローラ動作回路網13を有
メモリコントローラ10は、別の電子回路(図示せず)との接続のための別のインターフェース14をも有
【００４２】
　メモリデバイス30-0、30-1、…、および30-Nのいくつかのコンポーネントは、同一の番号を付けられている。例えば、
メモリデバイス30-0、30-1、…、および30-Nのそれぞれは、入力インターフェース21、出力インターフェース22
を有
メモリデバイス30-0、30-1、…、および30-Nは、それぞれのメモリコア32-0、32-1、…、32-Nなどのそれぞれのメモリタイプ固有コンポーネントを有
Ｈ　「【００４５】
　動作中に、メモリコントローラ10のコントローラ動作回路網13は、メモリ動作制御およびメモリ初期化機能を実行する。
コントローラ動作回路網13は、出力インターフェース11を介してメモリコマンドを送
各メモリコマンドのデータパスは、メモリデバイス30-0、30-1、…、および30-NとシリアルリンクL0、L1、L2、…、LNおよびL(N+1)との組合せによってもたらされ
メモリコマンドが、第2メモリデバイス30-1宛である場合に、そのメモリコマンドは、シリアルリンクL0およびL1を介して第1メモリデバイス30-0をトラバース
メモリコマンドが、第2メモリデバイス30-1からの応答を要請する場合には、その応答は、シリアルリンクL2、…、LN、およびL(N+1)を介してメモリコントローラ10に戻って第3メモリデバイス、…、第N(最後の)デバイス30-Nをトラバースする
Ｉ　「【００７４】
　次の説明および図面では、いくつかの符号が、信号および接続に使用される。例えば、「SCLK」は、メモリデバイスのクロック信号およびクロック入力接続を表し、「SIP」は、シリアル入力ポート信号およびシリアル入力ポート接続を表し、「SOP」は、シリアル出力ポート信号およびシリアル出力ポート接続を表し、「IPE」は、入力ポートイネーブル信号および入力ポートイネーブル接続を表し、「OPE」は、出力ポートイネーブル信号および出力ポートイネーブル接続を表し、
「CS#」は、チップ選択信号およびチップ選択入力接続またはチップ選択入力ポートを表し
Ｊ　「【００８３】
　
図3C
メモリシステム43
メモリシステム43は、それぞれ混合されたメモリコア88A、89A、90A、…、および91Aを有する複数(n+1)個のメモリデバイス88、89、90、…、および91を含
第1メモリデバイス88は、SRAMメモリコア88Aを有し、第2メモリデバイス89は、NORフラッシュメモリコア89Aを有
第3、…、および第(n+1)メモリデバイス91は、それぞれNANDフラッシュメモリ90A、…、および91Aを有
Ｋ　「【００８８】
　提示された例では、
クロッキングは
例えば、DDR (ダブルデータレート)
を含むことができ
Ｌ　「【００９０】
　
図3H
DDR動作の相対タイミングシーケンスを示
DDR動作では、クロック信号SCLKの立ち上がりエッジと立ち下がりエッジとの両方を使用して、シリアル入力64に供給される情報を取り込むことができ
Ｍ
図３Ｃ
Ｎ
図３Ｈ
２　引用発明
ア　上記記載事項Ａの「本発明は、例えば変化するタイプまたは混合されたタイプのメモリデバイスを有するメモリシステムなどの半導体デバイスを制御する装置および方法に関するものである。」との記載から，引用例１には，“混合されたタイプのメモリデバイスを有するメモリシステムなどの半導体デバイス”について記載されているといえる。
イ　上記記載事項Ｂ，及び上記記載事項Ｄの「また、パラレルインターフェース方式は、PCB (プリント回路基板)またはMCP (マルチチップパッケージ)上の多すぎる物理的配線またはルーティングを伴う可能性があり、」との記載から，引用例１には，“従来，シリアルインターフェースは，データを読み取り，書き込むのにより少数のピンを使用し，シリアルフラッシュメモリが，現在入手可能であるが，これは，非常に低速である傾向があり，多数の従来のメモリは，SPI (Serial Peripheral Interface)互換インターフェースを用いて1MHz〜20MHzの範囲で動作するシリアルバスインターフェース方式を使用しているが，このシリアルインターフェース標準規格は，通常，そのパラレル対応物より低速であり，パラレルインターフェース方式は，MCP (マルチチップパッケージ)上の多すぎる物理的配線またはルーティングを伴う可能性があることを技術的背景”とするものであることが記載されているといえる。
ウ　上記記載事項Ｃの「メモリシステムは、メモリコントローラおよびメモリデバイスのシリアル相互接続構成を含む。」との記載，同Ｅの「図2Bを参照すると、メモリシステム40は、メモリコントローラ10ならびにシリアル相互接続構成の複数のメモリデバイス30-0、30-1、…、および30-Nを含む。」及び同「メモリコントローラ10ならびにメモリデバイス30-0、30-1、…、および30-Nは、例えば、シリアルリンクL0、L1、L2、…、LNおよびL(N+1)などを使用して相互接続される。」との記載，並びに，同Ｆに示した図２Ｂの記載から，引用例１には，上記認定事項アも踏まえると，“前記メモリシステムは，メモリコントローラ10ならびにシリアル相互接続構成の複数のメモリデバイス30-0，30-1，…，および30-Nを含”むこと，及び，“前記メモリコントローラ10ならびに前記メモリデバイス30-0，30-1，…，および30-Nは，例えば，シリアルリンクL0，L1，L2，…，LNおよびL(N+1)などを使用して相互接続され”ることが記載されているといえる。
エ　上記記載事項Ｇの「メモリコントローラ10は、出力インターフェース11、入力インターフェース12、およびコントローラ動作回路網13を有する。いくつかの実施態様で、図示の例に示されているように、メモリコントローラ10は、別の電子回路(図示せず)との接続のための別のインターフェース14をも有する。」との記載から，引用例１には，“前記メモリコントローラ10は，出力インターフェース11，入力インターフェース12，およびコントローラ動作回路網13を有し，前記メモリコントローラ10は，別の電子回路との接続のための別のインターフェース14をも有”することが記載されているといえる。
　同じく記載事項Ｇの「例えば、メモリデバイス30-0、30-1、…、および30-Nのそれぞれは、入力インターフェース21、出力インターフェース22、ならびにメモリ動作制御およびメモリ初期化機能を実行するメモリデバイス動作回路網23を有する。しかし、メモリデバイス30-0、30-1、…、および30-Nは、それぞれのメモリコア32-0、32-1、…、32-Nなどのそれぞれのメモリタイプ固有コンポーネントを有する。」との記載から，引用例１には，“前記メモリデバイス30-0，30-1，…，および30-Nのそれぞれは，入力インターフェース21，出力インターフェース22を有し，前記メモリデバイス30-0，30-1，…，および30-Nは，それぞれのメモリコア32-0，32-1，…，32-Nなどのそれぞれのメモリタイプ固有コンポーネントを有”することが記載されているといえる。
オ　上記記載事項Ｈの「コントローラ動作回路網13は、出力インターフェース11を介してメモリコマンドを送る。各メモリコマンドのデータパスは、メモリデバイス30-0、30-1、…、および30-NとシリアルリンクL0、L1、L2、…、LNおよびL(N+1)との組合せによってもたらされる。」との記載，及び上記認定事項エから，引用例１には，“コントローラ動作回路網13は，前記出力インターフェース11を介してメモリコマンドを送り，各メモリコマンドのデータパスは，前記メモリデバイス30-0，30-1，…，および30-NとシリアルリンクL0，L1，L2，…，LNおよびL(N+1)との組合せによってもたらされ”ることが記載されているといえる。
　同じく記載事項Ｈの「例えば、メモリコマンドが、第2メモリデバイス30-1宛である場合に、そのメモリコマンドは、シリアルリンクL0およびL1を介して第1メモリデバイス30-0をトラバースする。メモリコマンドが、第2メモリデバイス30-1からの応答を要請する場合には、その応答は、シリアルリンクL2、…、LN、およびL(N+1)を介してメモリコントローラ10に戻って第3メモリデバイス、…、第N(最後の)デバイス30-Nをトラバースする。」との記載，及び上記認定事項ウから，引用例１には，“前記メモリコマンドが，第2メモリデバイス30-1宛である場合に，前記メモリコマンドは，前記シリアルリンクL0およびL1を介して第1メモリデバイス30-0をトラバースし，前記メモリコマンドが，第2メモリデバイス30-1からの応答を要請する場合には，その応答は，前記シリアルリンクL2，…，LN，およびL(N+1)を介してメモリコントローラ10に戻って第3メモリデバイス，…，第N(最後の)デバイス30-Nをトラバース”することが記載されているといえる。
カ　上記記載事項Ｊの，「図3Cに、第2の特定の例のメモリシステム43を示す。」との記載，上記記載事項Ｍの図３Ｃを踏まえると，上記記載事項Ｉの「「CS#」は、チップ選択信号およびチップ選択入力接続またはチップ選択入力ポートを表し」との記載は，図３Ｃにおける，「ＣＳ＃」のことを説示していて，当該ＣＳ＃は，「メモリコントローラ５０」から「ＣＳ＃」の信号として出力されている様子と，「ＳＲＡＭ−０　８８」，「ＮＯＲ−０　８９」，「ＮＡＮＤ−０　９０」及び「ＮＡＮＤ−（ｎ−２）　９１」それぞれに対して当該「ＣＳ＃」の信号が入力されている様子を読み取ることができる。したがって，これらを踏まえると，引用例１には，“前記メモリシステムは，チップ選択信号およびチップ選択入力接続またはチップ選択入力ポートを表す「ＣＳ＃」端子を有”することが記載されているといえる。
キ　上記記載事項Ｊの「メモリシステム43は、それぞれ混合されたメモリコア88A、89A、90A、…、および91Aを有する複数(n+1)個のメモリデバイス88、89、90、…、および91を含む。第1メモリデバイス88は、SRAMメモリコア88Aを有し、第2メモリデバイス89は、NORフラッシュメモリコア89Aを有する。第3、…、および第(n+1)メモリデバイス91は、それぞれNANDフラッシュメモリ90A、…、および91Aを有する。」との記載から，引用例１には，“前記メモリシステム43は，それぞれ混合されたメモリコア88A，89A，90A，…，および91Aを有する複数(n+1)個のメモリデバイス88，89，90，…，および91を含み，第1メモリデバイス88は，SRAMメモリコア88Aを有し，第2メモリデバイス89は，NORフラッシュメモリコア89Aを有”することが記載されているといえる。
ク　上記記載事項Ｋの「他の適当なクロッキング方式は、例えば、DDR (ダブルデータレート)、QDR (クワッドデータレート)、立ち上がりエッジSDR、または立ち下がりエッジSDRを含むことができる。企図できる他の適当なクロッキング方式もあり得る。」との記載から，引用例１には，“クロッキング方式は，例えば，DDR (ダブルデータレート)を含むことができ”ることが記載されているといえる。
ケ　上記記載事項Ｌ及び上記認定事項ク並びに上記記載事項Ｎの図３Ｈの記載を踏まえると，引用例１には，“前記DDR動作では，クロック信号SCLKの立ち上がりエッジと立ち下がりエッジとの両方を使用して，シリアル入力64に供給される情報を取り込むことができ”ることが記載されているといえる。
コ　以上上記ア乃至ケの認定事項より，引用例１には，次の発明（以下「引用発明」という。）が記載されているといえる。
「混合されたタイプのメモリデバイスを有するメモリシステムなどの半導体デバイスであって，
　従来，シリアルインターフェースは，データを読み取り，書き込むのにより少数のピンを使用し，シリアルフラッシュメモリが，現在入手可能であるが，これは，非常に低速である傾向があり，多数の従来のメモリは，SPI (Serial Peripheral Interface)互換インターフェースを用いて1MHz〜20MHzの範囲で動作するシリアルバスインターフェース方式を使用しているが，このシリアルインターフェース標準規格は，通常，そのパラレル対応物より低速であり，パラレルインターフェース方式は，MCP (マルチチップパッケージ)上の多すぎる物理的配線またはルーティングを伴う可能性があることを技術的背景とし，
　前記メモリシステムは，メモリコントローラ10ならびにシリアル相互接続構成の複数のメモリデバイス30-0，30-1，…，および30-Nを含み，前記メモリコントローラ10ならびに前記メモリデバイス30-0，30-1，…，および30-Nは，例えば，シリアルリンクL0，L1，L2，…，LNおよびL(N+1)などを使用して相互接続され，
　前記メモリコントローラ10は，出力インターフェース11，入力インターフェース12，およびコントローラ動作回路網13を有し，前記メモリコントローラ10は，別の電子回路との接続のための別のインターフェース14をも有し，前記メモリデバイス30-0，30-1，…，および30-Nのそれぞれは，入力インターフェース21，出力インターフェース22を有し，前記メモリデバイス30-0，30-1，…，および30-Nは，それぞれのメモリコア32-0，32-1，…，32-Nなどのそれぞれのメモリタイプ固有コンポーネントを有し，
　コントローラ動作回路網13は，前記出力インターフェース11を介してメモリコマンドを送り，各メモリコマンドのデータパスは，前記メモリデバイス30-0，30-1，…，および30-NとシリアルリンクL0，L1，L2，…，LNおよびL(N+1)との組合せによってもたらされ，前記メモリコマンドが，第2メモリデバイス30-1宛である場合に，前記メモリコマンドは，前記シリアルリンクL0およびL1を介して第1メモリデバイス30-0をトラバースし，前記メモリコマンドが，第2メモリデバイス30-1からの応答を要請する場合には，その応答は，前記シリアルリンクL2，…，LN，およびL(N+1)を介してメモリコントローラ10に戻って第3メモリデバイス，…，第N(最後の)デバイス30-Nをトラバースし，
　前記メモリシステムは，チップ選択信号およびチップ選択入力接続またはチップ選択入力ポートを表す「ＣＳ＃」端子を有し，
　前記メモリシステム43は，それぞれ混合されたメモリコア88A，89A，90A，…，および91Aを有する複数(n+1)個のメモリデバイス88，89，90，…，および91を含み，第1メモリデバイス88は，SRAMメモリコア88Aを有し，第2メモリデバイス89は，NORフラッシュメモリコア89Aを有し，
　クロッキング方式は，例えば，DDR (ダブルデータレート)を含むことができ，前記DDR動作では，クロック信号SCLKの立ち上がりエッジと立ち下がりエッジとの両方を使用して，シリアル入力64に供給される情報を取り込むことができる
　半導体デバイス。」
３　引用例２に記載された事項
　当審拒絶理由通知（１）において引用した，本願の第一国出願前に電気通信回線を通じて公衆に利用可能となったと推定される，HASAN, Qamrul and ZITLAW, Cliff，Improving performance using SPI-DDR NOR flash memory，EE Times，米国，２０１１年　９月　２日，ＵＲＬ，http://www.eetimes.com/document.asp?doc_id=1279050（以下，これを「引用例２」という。）には，関連する図面と共に，次の事項が記載されている。
Ｏ　“SPI-DDR NOR Flash
…（中略）…
Developers now have the option of using 
NOR Flash memory based on the Serial Peripheral Interface (SPI)
SPI is a well-established standard that has served the electronics industry for over 25 years.
（当審仮訳：SPI-DDR NORフラッシュ
…（中略）…
開発者は現在，モバイルおよび組み込みアプリケーションのニーズを満たすために，
シリアルペリフェラルインタフェース（SPI）に基づくNORフラッシュメモリ
SPIは，25年以上にわたってエレクトロニクス業界に貢献してきた確立された規格だ
Ｐ
図１
　以上の記載から，「シリアルペリフェラルインタフェース（SPI）は，25年以上にわたってエレクトロニクス業界に貢献してきた確立された規格であり，当該シリアルペリフェラルインタフェース（SPI）に基づくNORフラッシュメモリは，本願の第一国出願前には，既に広く知られていたこと」を読み取ることができる。
４　引用例３に記載された事項
　当審拒絶理由通知（１）において引用した，本願の第一国出願前に既に公知である，米国特許出願公開第２００８／０１６５５８９号明細書（２００８年７月１０日公開。以下，これを「引用例３」という。）には，関連する図面と共に，次の事項が記載されている。
Ｑ　“[0052]The present invention is directed to integrated circuits and their operation. More particularly, 
this invention provides a method and system for serial peripheral interface protocol for integrated circuits which include memory devices
the invention can be applied to other stand-alone or embedded memory devices such as DRAM, SRAM, parallel flash, or other non-volatile memories.
（当審仮訳：
[0052]本発明は，集積回路及びそれらの動作について説明する。より詳細には，
本発明は，メモリデバイスを含む集積回路でシリアル周辺インターフェイスプロトコルのための方法およびシステムを提供する
本発明は，DRAM，SRAM，フラッシュ，又は他の不揮発性メモリなどのメモリの他のスタンドアロン型または内蔵型メモリデバイスに適用することができる。
　以上の記載から，「シリアル周辺インターフェイスプロトコルを用いたメモリデバイスとして，ＤＲＡＭ，ＳＲＡＭ，フラッシュ，又は他の不揮発性メモリなどが，本願の第一国出願前には，既に広く知られていたこと」を読み取ることができる。
５　引用例４に記載された事項
　当審拒絶理由通知（１）において引用した，本願の第一国出願前に既に公知である，特開２００８−１００７０号公報（平成２０年１月１７日公開。以下，これを「引用例４」という。）には，関連する図面と共に，次の事項が記載されている。
Ｒ　「【０００１】
　本発明は、
半導体記憶装置に関し
複数のメモリを単一のパッケージ内に混載したマルチチップパッケージ
Ｓ　「【０００８】
（実施形態）
　図１は、本実施形態に係るＭＣＰ１の概略を示す図である。
本ＭＣＰ１は、
揮発性の半導体記憶装置
と、不揮発性の半導体記憶装置
と、を一つのチップに混載させてなるＭＣＰ
６　引用例４に記載された技術的事項
　上記記載事項Ｒ及びＳより，引用例４には次の技術的事項が記載されているといえる。
「半導体記憶装置において，揮発性の半導体記憶装置と，不揮発性の半導体記憶装置とを一つのチップに混載させて，複数のメモリを単一のパッケージ内に混載したマルチチップパッケージを構成すること」
第５　対比
　本願発明と引用発明とを対比する。
（１）引用発明の「混合されたタイプのメモリデバイスを有するメモリシステムなどの半導体デバイス」と，本願発明の「メモリサブシステム」とは，引用発明が「混合されたタイプのメモリデバイス」として，「メモリシステム43」に「混合されたメモリコア88A，89A，90A，…，および91Aを有する複数(n+1)個のメモリデバイス88，89，90，…，および91を含」み，「第1メモリデバイス88は，SRAMメモリコア88Aを有し，第2メモリデバイス89は，NORフラッシュメモリコア89Aを有」するものであって，「メモリデバイス30-0，30-1，…，および30-Nは，例えば，シリアルリンクL0，L1，L2，…，LNおよびL(N+1)などを使用して相互接続され」ていることから，下記の点（相違点１）で相違するものの，“揮発性メモリコンポーネントと，前記揮発性メモリコンポーネントに結合された不揮発性メモリコンポーネントと”を備える点で一致する。
（２）引用発明の「メモリコントローラ10」は，「出力インターフェース11，入力インターフェース12，およびコントローラ動作回路網13を有し，前記メモリコントローラ10は，別の電子回路との接続のための別のインターフェース14をも有」すると共に，「クロッキング方式は，例えば，DDR (ダブルデータレート)を含むことができ，前記DDR動作では，クロック信号SCLKの立ち上がりエッジと立ち下がりエッジとの両方を使用して，シリアル入力64に供給される情報を取り込むことができる」ものである。また引用発明の「メモリシステム」は，「メモリコントローラ10ならびにシリアル相互接続構成の複数のメモリデバイス30-0，30-1，…，および30-Nを含」むものであり，さらに，当該「前記メモリコントローラ10ならびに前記メモリデバイス30-0，30-1，…，および30-N」は，「例えば，シリアルリンクL0，L1，L2，…，LNおよびL(N+1)などを使用して相互接続され」ている。
　これらのことから総合して，引用発明の「メモリコントローラ10」が有する「出力インターフェース11」及び「入力インターフェース12」並びに「別の電子回路との接続のための別のインターフェース14」などの「インターフェース」と，本願発明の「データがクロック信号の立ち上がり及び立ち下がりでアクセスされ、前記ＳＰＩ　ＤＤＲ揮発性メモリコンポーネント及び前記ＳＰＩ　ＤＤＲ不揮発性メモリコンポーネントにアクセスするＳＰＩ　ＤＤＲインタフェース」とは，“ＤＤＲインタフェース”である点で一致するといえる。
　したがって，「データがクロック信号の立ち上がり及び立ち下がりでアクセスされ、前記ＳＰＩ　ＤＤＲ揮発性メモリコンポーネント及び前記ＳＰＩ　ＤＤＲ不揮発性メモリコンポーネントにアクセスするＳＰＩ　ＤＤＲインタフェース」を備え，「前記ＳＰＩ　ＤＤＲ揮発性メモリコンポーネント、前記ＳＰＩ　ＤＤＲ不揮発性メモリコンポーネント、並びに前記第１のピン及び前記第２のピンが、プロセッサと前記ＳＰＩ　ＤＤＲインタフェースを介して通信するマルチチップパッケージを構成する、メモリサブシステム」である本願発明と引用発明とは，下記の点（相違点１及び相違点３）で異なるものの，“データがクロック信号の立ち上がり及び立ち下がりでアクセスされ，前記揮発性メモリコンポーネント及び前記不揮発性メモリコンポーネントにアクセスするＤＤＲインタフェースを備える”点で一致する。
（３）引用発明の「混合されたタイプのメモリデバイスを有するメモリシステムなどの半導体デバイス」は，本願発明の「メモリサブシステム」と，上記（１）及び（２）で検討したとおり，「メモリコンポーネント」及び「ＤＤＲインタフェース」を備える点では共通するものであり，下記の点（相違点３）で異なるものの，両者とも「メモリサブシステム」であるといい得る点で共通する。
（４）以上，（１）乃至（３）の検討から，引用発明と本願発明とは，次の一致点及び相違点を有する。
〈一致点〉
　揮発性メモリコンポーネントと，
　前記揮発性メモリコンポーネントに結合された不揮発性メモリコンポーネントと，
　データがクロック信号の立ち上がり及び立ち下がりでアクセスされ，前記揮発性メモリコンポーネント及び前記不揮発性メモリコンポーネントにアクセスするＤＤＲインタフェースを備える，
メモリサブシステム。
〈相違点１〉
　本願発明の「揮発性メモリコンポーネント」及び「不揮発性メモリコンポーネント」が，それぞれ，「シリアルペリフェラルインタフェース（ＳＰＩ）ダブルデータレート（ＤＤＲ）揮発性メモリコンポーネント」及び「ＳＰＩ　ＤＤＲ不揮発性メモリコンポーネント」であるのに対し，引用発明の「SRAMメモリコア88Aを有」する「第1メモリデバイス88」及び「NORフラッシュメモリコア89Aを有」する「第2メモリデバイス89」のインタフェース及びデータアクセスの仕組みについては，特定されていない点。
〈相違点２〉
　本願発明が，「ＳＰＩ　ＤＤＲ揮発性メモリコンポーネントを有効及び無効にする第１のピン」及び「ＳＰＩ　ＤＤＲ不揮発性メモリコンポーネントを有効及び無効にする第２のピン」を備えるのに対し，引用発明は，「チップ選択信号およびチップ選択入力接続またはチップ選択入力ポートを表す「ＣＳ＃」端子を有」するものの，当該「「ＣＳ＃」端子」が，揮発性メモリコンポーネントたる「SRAMメモリコア88A」を有する「第1メモリデバイス88」及び不揮発性メモリコンポーネントたる「NORフラッシュメモリコア89A」を有する「第2メモリデバイス89」を有効及び無効にするピンであるかについての特定がなされていない点。
〈相違点３〉
　本願発明が，「前記ＳＰＩ　ＤＤＲ揮発性メモリコンポーネント、前記ＳＰＩ　ＤＤＲ不揮発性メモリコンポーネント、並びに前記第１のピン及び前記第２のピンが、プロセッサと前記ＳＰＩ　ＤＤＲインタフェースを介して通信するマルチチップパッケージを構成する」ものであるのに対し，引用発明は，「MCP (マルチチップパッケージ)上の多すぎる物理的配線またはルーティングを伴う可能性があること」や「シリアルインターフェースは，データを読み取り，書き込むのにより少数のピンを使用」するものであるなどの「技術的背景」をベースとしたものであるものの，「マルチチップパッケージを構成」するものであるか否かについては特定がなされていない点。
第６　判断
　上記相違点につき検討する。
　まず相違点１について検討する。
　上記「第４　引用例」の「３　引用例２」の項及び「４　引用例３」の項で示したとおり，本願の第一国出願前に，シリアルインターフェイスプロトコルを用いた揮発性メモリ（ＳＲＡＭ，ＤＲＡＭなど）や不揮発性メモリ（ＮＯＲフラッシュメモリなど）は，既に知られていた周知なものであったといえる。
　一方，引用発明は，その技術的背景として，「従来，シリアルインターフェースは，データを読み取り，書き込むのにより少数のピンを使用し，シリアルフラッシュメモリが，現在入手可能であるが，これは，非常に低速である傾向があ」ること，「多数の従来のメモリは，SPI (Serial Peripheral Interface)互換インターフェースを用いて1MHz〜20MHzの範囲で動作するシリアルバスインターフェース方式を使用している」こと，そして，「このシリアルインターフェース標準規格は，通常，そのパラレル対応物より低速であり，パラレルインターフェース方式は，MCP (マルチチップパッケージ)上の多すぎる物理的配線またはルーティングを伴う可能性がある」ことなどを前提としたものである一方で，その内部は，「前記メモリコントローラ10ならびに前記メモリデバイス30-0，30-1，…，および30-Nは，例えば，シリアルリンクL0，L1，L2，…，LNおよびL(N+1)などを使用して相互接続され」ていること，さらに，「クロッキング方式は，例えば，DDR (ダブルデータレート)を含むことができ，前記DDR動作では，クロック信号SCLKの立ち上がりエッジと立ち下がりエッジとの両方を使用して，シリアル入力64に供給される情報を取り込むことができる」ものであることに鑑みれば，引用発明の「SRAMメモリコア88Aを有」する「第1メモリデバイス88」及び「NORフラッシュメモリコア89Aを有」する「第2メモリデバイス89」のインタフェースを，シリアルインタフェースとすることには特段の困難性は無く，そのインタフェースの形式についても，引用発明の背景技術でもあり，「２５年以上にわたって」広く知られていた規格（上記引用例２参照。）である，「SPI (Serial Peripheral Interface)互換インターフェース」を用いることも適宜なし得る程度のことに過ぎないことなどに鑑みれば，引用発明の各メモリデバイスをそれぞれ「シリアルペリフェラルインタフェース（ＳＰＩ）ダブルデータレート（ＤＤＲ）揮発性メモリコンポーネント」及び「ＳＰＩ　ＤＤＲ不揮発性メモリコンポーネント」とすることは，当業者であれば容易になし得たというほかなく，本相違は格別なものとはいえない。
　次に相違点２及び３について検討する。
　まず相違点２については，引用発明の「メモリシステム」は，「チップ選択信号およびチップ選択入力接続またはチップ選択入力ポートを表す「ＣＳ＃」端子を有」するものである。そして，上記「第５　引用例」の「２　引用発明」の項の，「カ」の項でも検討したとおり，各メモリデバイスである，「ＳＲＡＭ−０　８８」，「ＮＯＲ−０　８９」，「ＮＡＮＤ−０　９０」及び「ＮＡＮＤ−（ｎ−２）　９１」それぞれに対しても「ＣＳ＃」という信号が供給されている様子がうかがわれ，これは，それぞれのメモリデバイス，すなわち（メモリ）「チップ」を「選択」するための信号であることを当業者であれば普通に理解することができる。すると，引用発明のこれらの「「ＣＳ＃」端子」は，本願発明の「ＳＰＩ　ＤＤＲ揮発性メモリコンポーネントを有効及び無効にする第１のピン」及び「ＳＰＩ　ＤＤＲ不揮発性メモリコンポーネントを有効及び無効にする第２のピン」と，それぞれのメモリコンポーネントを「有効及び無効にする」という機能においては共通するものと認められる。
　すると，相違点２は結局，機能で共通する信号線ないし端子が，「ピン」といわれるものであるか否かという点に帰着する。
　さらに進んで相違点３についてもあわせて検討するに，上記「第１のピン」及び「第２のピン」も含め，本願発明が「前記ＳＰＩ　ＤＤＲ揮発性メモリコンポーネント、前記ＳＰＩ　ＤＤＲ不揮発性メモリコンポーネント、並びに前記第１のピン及び前記第２のピンが、プロセッサと前記ＳＰＩ　ＤＤＲインタフェースを介して通信するマルチチップパッケージを構成する」であるとは，本願発明の「メモリサブシステム」は，全体としては，「マルチチップパッケージを構成する」ものであると共に，当該「マルチチップパッケージ」からは，「前記ＳＰＩ　ＤＤＲインタフェースを介」して「プロセッサ」と「通信する」ものであり，また，当該「プロセッサ」と「通信する」ものが，「前記ＳＰＩ　ＤＤＲ揮発性メモリコンポーネント、前記ＳＰＩ　ＤＤＲ不揮発性メモリコンポーネント」のほかに，「前記第１のピン及び前記第２のピン」も当該「通信」を行うものであると解される。
　してみれば，相違点２に係る「第１のピン」及び「第２のピン」を備える点，及び相違点３に係る「マルチチップパッケージを構成する」点に関しては，本願発明の「メモリサブシステム」が，「マルチチップパッケージ」に，外部の「プロセッサ」と通信する「第１のピン」及び「第２のピン」が設けられていることを意味し，相違点２及び３をまとめると，引用発明が，「マルチチップパッケージを構成する」と共に，「ＳＰＩ　ＤＤＲ揮発性メモリコンポーネント」を「有効及び無効にする第１のピン」と，「ＳＰＩ　ＤＤＲ不揮発性メモリコンポーネント」を「有効及び無効にする第２のピン」が当該「マルチチップパッケージ」に設けられていることが特定されていない点で相違することに帰着する。
　一方，引用発明は，「混合されたタイプのメモリデバイスを有するメモリシステムなどの半導体デバイス」であるから，特定はないものの，当該デバイスは，外部の例えばプロセッサなどと通信を行うものであることは，当業者であれば普通に認識できる。そして，引用発明の「メモリシステム」が，「メモリコントローラ10ならびにシリアル相互接続構成の複数のメモリデバイス30-0，30-1，…，および30-Nを含」み，「メモリコントローラ10は，出力インターフェース11，入力インターフェース12，およびコントローラ動作回路網13を有し，前記メモリコントローラ10は，別の電子回路との接続のための別のインターフェース14をも有」するものでもあることから，上記のとおりプロセッサなどと通信を行うためには，なんらかの端子ないしピンが必要であることも当業者に自明である。
　そして，上記引用例４には，上記「６　引用例４に記載された技術的事項」の項で示したとおり，「半導体記憶装置において，揮発性の半導体記憶装置と，不揮発性の半導体記憶装置とを一つのチップに混載させて，複数のメモリを単一のパッケージ内に混載したマルチチップパッケージを構成すること」が記載され，また引用発明においてもその技術的背景において，「MCP (マルチチップパッケージ)上の多すぎる物理的配線またはルーティングを伴う可能性があること」などの認識があったことに鑑みれば，引用発明の「半導体デバイス」を，「マルチチップパッケージ」の構成とすることには特段の技術的困難性があったとは到底いえず，引用発明及び引用例４に記載の技術的事項を踏まえるならば，相違点２及び３の構成を想起することは容易であったというべきである。
　以上検討したとおり，相違点１乃至３はいずれも格別なものではなく，またそのことによる効果も，当業者であれば普通に想起し得る程度のことに過ぎない。
　したがって，本願発明は，引用発明及び引用例２乃至４に記載された技術的事項に基づいて当業者が容易になし得たものであり，特許法２９条２項の規定により，特許を受けることができないものである。
第７　むすび
　以上のとおり，本願発明は，本願第一国出願前に頒布された刊行物に記載された発明，及び電気通信回線を通じて公衆に利用可能となった発明に基づいて当業者が容易に発明をすることができたものであるから，特許法２９条２項の規定により特許を受けることができない。
　したがって，その余の請求項に係る発明について論及するまでもなく，本願は拒絶すべきものである。
　よって，結論のとおり審決する。