【手続補正書】
【提出日】平成21年12月14日(2009.12.14)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
ワード線およびビット線に沿って接続されたメモリセルアレイの動作方法であって、
感知動作のために多状態メモリセルを選択するステップと、
前記選択メモリセルが接続されたビット線を通して、前記選択メモリセルのセンスノードを接地に放電するステップと、
前記選択メモリセルのセンスノードを放電するステップの後、
前記選択メモリセルのソースに第１の電圧レベルを印加し、
前記選択メモリセルが接続された前記ワード線に第２の電圧レベルを印加し、前記第１および第２の電圧レベルが前記選択セル内に記憶されたデータコンテンツから独立したものであるステップと、
前記第１および第２の電圧レベルを印加した後、前記選択メモリセルが接続された前記ビット線に、対応する電圧がかかるようにするステップと、
前記選択メモリセルのデータコンテンツが前記多状態の第１のサブセットの１つに相当するかを判定するために、前記選択メモリセルのセンスノードにかかる電圧と、第１の複数の基準値とを比較するステップを含む、第１の感知動作を実行するステップと、
前記第１の感知動作を実行するステップの後、前記選択メモリセルが接続された前記ワード線に、前記第２の電圧レベルとは異なる第３の電圧レベルを印加するステップと、
前記第３の電圧レベルを印加するステップの後、対応する電圧が前記選択メモリセルが接続された前記ビット線にかかるようにするステップと、
前記選択メモリセルのデータコンテンツが、前記多状態の第２のサブセットの１つに相当するかを判定するために、前記選択メモリセルのセンスノードにかかる電圧と第２の複数の基準値とを比較するステップを含む、第２の感知動作を実行するステップであって、前記多状態の第１および第２のサブセットが異なるものであり、各々が複数の状態を含むステップと、
を含む方法。
【請求項２】
請求項１記載の方法において、
前記第１および第２の複数の基準値が、同じである方法。
【請求項３】
請求項１記載の方法において、
前記多状態の第１および第２のサブセットが、重なり合っていない方法。
【請求項４】
請求項１記載の方法において、
前記多状態の第１および第２のサブセットの組み合わせが、前記多状態のすべてより少ない状態を含む方法。
【請求項５】
請求項１記載の方法において、
前記第１の感知動作の後および前記第２の感知動作の前に、前記選択メモリセルが接続された前記ビット線を通して、前記選択メモリセルのセンスノードを接地に放電するステップをさらに含む方法。
【請求項６】
請求項１記載の方法において、
前記センスノードが、前記選択メモリセルが接続された前記ビット線に相当する方法。
【請求項７】
請求項１記載の方法において、
前記センスノードが、前記選択メモリセルが接続された前記ビット線の中間ノードである方法。
【請求項８】
請求項１記載の方法において、
前記選択メモリセルが、同時感知動作用に選択された複数のメモリセルの１つである方法。
【請求項９】
請求項８記載の方法において、
同時感知動作用に選択された前記複数のメモリセルが、前記ワード線に沿って形成される方法。
【請求項１０】
請求項１記載の方法において、
前記アレイが、ＮＡＮＤ構成を有する方法。
【請求項１１】
請求項１０記載の方法において、
前記アレイが、全ビット線構成を有する方法。
【請求項１２】
請求項１記載の方法において、
前記感知動作が、書き込み動作のベリファイ段階中に実行される方法。
【請求項１３】
請求項１記載の方法において、
前記感知動作が、読み出し動作中に実行される方法。
【請求項１４】
請求項１記載の方法において、
前記第１および第２の感知動作において前記ビット線に沿ってかかる電圧が、前記第１および第２の複数の基準値の少なくともいくつかと連続的にそれぞれ比較される方法。
【請求項１５】
請求項１記載の方法において、
前記第１および第２の感知動作において前記ビット線に沿ってかかる電圧が、前記第１および第２の複数の基準値の少なくともいくつかと同時にそれぞれ比較される方法。
【請求項１６】
共通ワード線に沿って接続され、共通ソース線に接続されたソースを有し、別個のビット線に沿って形成される、複数の多状態メモリセルの状態をメモリアレイから同時に判定する方法であって、
前記対応するビット線を通して、前記メモリセルを接地に放電するステップと、
引き続き、第１の電圧レベルを前記共通ソース線に印加するステップと、
引き続き、第２の電圧レベルを前記ワード線に印加するステップと、
前記第２の電圧レベルを前記ワード線に印加するステップに応答して、前記メモリセルの各々のデータコンテンツが前記多状態の第１のサブセットの１つに相当するかを判定するステップと、
引き続き、前記第２の電圧レベルとは異なる第３の電圧レベルを前記ワード線に印加するステップと、
前記第３の電圧レベルを前記ワード線に印加するステップに応答して、前記メモリセルの各々のデータコンテンツが前記多状態の第２のサブセットの１つに相当するかを判定するステップであって、前記多状態の第１および第２のサブセットが異なるものであり、各々が複数の状態を含むステップと、
を含む方法。
【請求項１７】
請求項１６記載の方法において、
前記メモリセルの各々のデータコンテンツが前記多状態の第１または第２のサブセットの１つに相当するかを判定するステップが、
前記対応するビット線の各々に電圧がかかるようにするステップと、
前記メモリセルのデータコンテンツを判定するために、前記ビット線に沿ってかかる電圧と複数の基準値とを比較するステップと、
を含む方法。
【請求項１８】
請求項１６記載の方法において、
前記多状態の第１および第２のサブセットが、重なり合っていない方法。
【請求項１９】
請求項１６記載の方法において、
前記多状態の第１および第２のサブセットの組み合わせが、前記多状態のすべてより少ない状態を含む方法。
【請求項２０】
請求項１６記載の方法において、
前記アレイが、ＮＡＮＤ構成を有する方法。
【請求項２１】
請求項２０記載の方法において、
前記アレイが、全ビット線構成を有する方法。
【請求項２２】
請求項１６記載の方法において、
前記メモリセルの各々のデータコンテンツが第１のサブセットの１つに相当するかを判定するステップと、前記メモリセルの各々のデータコンテンツが第２のサブセットの１つに相当するかを判定するステップが、書き込み動作のベリファイ段階中に実行される方法。
【請求項２３】
請求項１６記載の方法において、
前記メモリセルの各々のデータコンテンツが第１のサブセットの１つに相当するかを判定するステップと、前記メモリセルの各々のデータコンテンツが第２のサブセットの１つに相当するかを判定するステップとが、読み出し動作中に実行される方法。
【請求項２４】
共通ワード線に沿って接続され、共通ソース線に接続されたソースを有し、別個のビット線に沿って形成される、複数の多状態メモリセルに多状態データをメモリアレイから同時に書き込む方法であって、
前記メモリセルの各々の対応するターゲット状態に基づいて、ビット線ごとに前記メモリセルの各々に注入された電荷量を制御しながら、共通プログラミングパルスを前記ワード線に印加するステップと、
引き続き、ベリファイ動作を実行するステップであって、
前記対応するビット線を通して、前記メモリセルを接地に放電するステップと、
引き続き、前記共通ソース線に第１の電圧レベルを印加するステップと、を含むステップと、
引き続き、前記ワード線に第２の電圧レベルを印加するステップと、
前記第２の電圧レベルを前記ワード線に印加するステップに応答して、前記メモリセルの各々のデータコンテンツが前記多状態の第１のサブセットの１つに相当するかを判定するステップと、
引き続き、前記第２の電圧レベルとは異なる第３の電圧レベルを前記ワード線に印加するステップと、
前記第３の電圧レベルを前記ワード線に印加するステップに応答して、前記メモリセルの各々のデータコンテンツが前記多状態の第２のサブセットの１つに相当するかを判定するステップであって、前記多状態の第１および第２のサブセットが異なるものであり、各々が複数の状態を含むステップと、
を含む方法。
【請求項２５】
請求項２４記載の方法において、
前記メモリセルの各々のデータコンテンツが前記多状態の第１または第２のサブセットの１つに相当するかを判定するステップが、
前記対応するビット線の各々に電圧がかかるようにするステップと、
前記メモリセルのデータコンテンツを判定するために、前記ビット線に沿ってかかる電圧と複数の基準値とを比較するステップと、
を含む方法。
【請求項２６】
請求項２４記載の方法において、
前記メモリセルの各々の対応するターゲット状態に基づいて、ビット線ごとにビット線の前記メモリセルの各々に注入された電荷量を制御するステップが、前記メモリセルの各々の前記対応するターゲット状態に基づいて、ビット線ごとに前記ビット線の電圧レベルを設定するステップを含む方法。
【請求項２７】
請求項２４記載の方法において、
前記メモリセルの各々の対応するターゲット状態に基づいて、ビット線ごとにビット線の前記メモリセルの各々に注入された電荷量を制御するステップが、前記メモリセルの各々の前記対応するターゲット状態に基づいて、ビット線ごとに前記ビット線の電流限界値を設定するステップを含む方法。
【請求項２８】
不揮発性メモリであって、
ワード線およびビット線に沿って接続された多状態不揮発性メモリセルのアレイと、
前記アレイからの複数の選択メモリセルが接続された前記ワード線に接続可能であることで、複数のワード線電圧レベルが印加可能であるワード線駆動回路を含む行制御回路と、
接地よりも大きな第１の電圧レベルを印加するための前記選択メモリセルの共通ソース線に接続可能なソース制御回路と、
１つ以上の選択メモリセルの対応する１つ以上のセンスノードに接続可能な感知回路を含む、前記選択メモリセルの前記ビット線に接続可能な列制御回路およびデータ入出力回路と、を含み、
前記対応するビット線を通して、前記メモリセルを接地に放電し、引き続き、前記共通ソース線に前記第１の電圧レベルを印加し、引き続き、前記共通ソース線に前記第１の電圧レベルを印加し続けながら、前記ワード線に前記ワード線電圧レベルの第１のワード線電圧レベルを印加し、前記ワード線に前記第１のワード線電圧レベルを印加することに応答して、前記選択メモリセルの各々のデータコンテンツが前記多状態の第１のサブセットの１つに相当するかを判定し、引き続き、前記共通ソース線に前記第１の電圧レベルを印加し続けながら、前記第１のワード線電圧レベルとは異なる前記ワード線電圧レベルの第２のワード線電圧レベルを前記ワード線に印加し、前記ワード線に前記第２のワード線電圧レベルを印加することに応答して、前記選択メモリセルの各々のデータコンテンツが前記多状態の第２のサブセットの１つに相当するかを判定し、前記多状態の第１および第２のサブセットが異なるものであり、各々が複数の状態を含む、プロセスにおいて、前記メモリが前記選択メモリセルの状態を判定しうる不揮発性メモリ。
【請求項２９】
請求項２８記載の不揮発性メモリにおいて、
前記選択メモリセルの各々のデータコンテンツが前記多状態の第１または第２のサブセットの１つに相当するかを判定することが、
前記対応するビット線の各々に電圧がかかるようにし、
前記メモリセルのデータコンテンツを判定するために、前記ビット線に沿ってかかる電圧と複数の基準値とを比較する不揮発性メモリ。
【請求項３０】
請求項２８記載の不揮発性メモリにおいて、
前記多状態の第１および第２のサブセットが、重なり合っていない不揮発性メモリ。
【請求項３１】
請求項２８記載の不揮発性メモリにおいて、
前記多状態の第１および第２のサブセットの組み合わせが、前記多状態のすべてより少ない状態を含む不揮発性メモリ。
【請求項３２】
請求項２８記載の不揮発性メモリにおいて、
前記アレイが、ＮＡＮＤ構成を有する不揮発性メモリ。
【請求項３３】
請求項３２記載の不揮発性メモリにおいて、
前記アレイが、全ビット線構成を有する不揮発性メモリ。
【請求項３４】
請求項２８記載の不揮発性メモリにおいて、
前記選択メモリセルの各々のデータコンテンツが第１のサブセットの１つに相当するかを判定することと、前記選択メモリセルの各々のデータコンテンツが第２のサブセットの１つに相当するかを判定することとが、書き込み動作のベリファイ段階中に実行される不揮発性メモリ。
【請求項３５】
請求項２８記載の不揮発性メモリにおいて、
前記選択メモリセルの各々のデータコンテンツが第１のサブセットの１つに相当するかを判定することと、前記選択メモリセルの各々のデータコンテンツが第２のサブセットの１つに相当するかを判定することとが、読み出し動作中に実行される不揮発性メモリ。