【手続補正書】
【提出日】平成22年9月21日(2010.9.21)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
垂直チャネルの第一末端でキャパシタに結合し、前記チャネルを形成する材料の固有バンドギャップエネルギーを増加するように構成される垂直チャネルと、
前記垂直チャネルを実質的に取り囲む誘電体と、
前記誘電体を用いて前記垂直チャネルに結合するフィールド電極と、
を含むメモリセル。
【請求項２】
前記キャパシタはダイナミックランダムアクセスメモリに関連する両面キャパシタである、請求項１のメモリセル。
【請求項３】
前記垂直チャネルは、少なくとも一つの共通ドープ領域を用いて前記キャパシタに結合する、請求項１および２のうちの一項のメモリセル。
【請求項４】
前記少なくとも一つのドープ領域はシリコン基板から形成される、請求項３のメモリセル。
【請求項５】
前記垂直チャネルはほぼ円形の断面を持つチャネル部分を含む、又は、
前記垂直チャネルはほぼ円形の断面を持つチャネル部分を含み、前記ほぼ円形の断面は約0.5 nmから約15 nmの直径を持つ、請求項１−４のうちの一項のメモリセル。
【請求項６】
前記フィールド電極は前記キャパシタに関連する放電電流を制御するように構成される、請求項１−５のうちの一項のメモリセル。
【請求項７】
前記垂直チャネルの長さは250 nm未満である、請求項１−６のうちの一項のメモリセル。
【請求項８】
前記誘電体は、前記第一末端における電荷を共通ドープ領域に結合するために、前記垂直チャネルに沿った電場を支持するように構成される、請求項１−７のうちの一項のメモリセル。
【請求項９】
前記誘電体は、前記固有バンドギャップエネルギーを増加するために、チャネル寸法と前記チャネル材料のうちの少なくとも一つと連携するように構成される、請求項１−８のうちの一項のメモリセル。
【請求項１０】
入力／出力回路に結合する複数の容量性セルを含み、前記複数の容量性セルの一部は、プロセッサに関連する信号に基づき、キャパシタと導電性領域との間で電荷を転送するように構成される垂直チャネル領域を含むアクセストランジスタに結合するキャパシタを含み、前記垂直チャネル領域は、バンドギャップエネルギー差を用いて前記キャパシタと前記導電性領域との間のリーク電流を減らすように構成される少なくとも一つのナノロッドを含む、システム。
【請求項１１】
前記少なくとも一つのナノロッドはゲート領域チャネル材料を共有する、請求項１０のシステム。
【請求項１２】
前記ゲート領域チャネル材料は、誘電体又はゲート導電体のうちの少なくとも一つを含む、或いは、
前記ゲート領域チャネル材料は、前記垂直チャネル領域内の反転フィールドを支持するように構成されるゲート誘電体を含む、請求項１０もしくは１１のうちの一項のシステム。
【請求項１３】
前記少なくとも一つのナノロッドは、シリコン基板とシリコンウェハのうちの少なくとも一つから形成される、請求項１０−１２のうちの一項のシステム。
【請求項１４】
前記キャパシタは両面キャパシタを含む、請求項１０−１３のうちの一項のシステム。
【請求項１５】
前記複数の容量性セルはメモリモジュールの一部分を形成するように構成される、又は、
前記複数の容量性セルはメモリモジュールの一部分を形成するように構成され、前記メモリモジュールはDRAMモジュールを含む、請求項１０−１４のうちの一項のシステム。
【請求項１６】
前記少なくとも一つのナノロッドは1.12 eVより大きなバンドギャップエネルギーを持つ領域を含む、請求項１０−１５のうちの一項のシステム。
【請求項１７】
半導体材料の垂直輸送領域を含む少なくとも一つのナノロッドを含むチャネル領域と、
前記垂直輸送領域において前記少なくとも一つのナノロッドの少なくとも一部分を取り囲むゲート領域と、
キャパシタセルを支持する末端で前記少なくとも一つのナノロッドに結合する第一のドレイン／ソース領域と、
を含むメモリユニット。
【請求項１８】
前記チャネル領域はシフトされたバンドギャップエネルギーを用いるように構成される、又は、
前記少なくとも一つのナノロッドはシフトされたバンドギャップエネルギーを提供するように構成される、請求項１７のメモリユニット。
【請求項１９】
前記チャネル領域は前記キャパシタセルに関連するオフ状態のリーク電流を減らすように構成される、請求項１７または１８のメモリユニット。
【請求項２０】
前記ゲート領域は、ゲート誘電体とゲート導電体のうちの少なくとも一つを含む共通ゲート材料を含む、又は、
前記ゲート領域は共通ゲート電極を用いるように構成される、請求項１７−１９のうちの一項のメモリユニット。
【請求項２１】
前記少なくとも一つのナノロッドの直径は約0.5 nmから約20 nmである、請求項１７−２０のうちの一項のメモリユニット。
【請求項２２】
前記垂直輸送領域は、バルクバンドギャップエネルギーよりも大きい量子化エネルギーを持つ部分を含む、請求項１７−２１のうちの一項のメモリユニット。
【請求項２３】
前記チャネル領域は第二のドレイン／ソース領域に結合する、又は
第二のドレイン／ソース領域と前記少なくとも一つのナノロッドのうちの少なくとも一つは、単結晶半導体基板から形成される、
請求項１７−２２のうちの一項のメモリユニット。
【請求項２４】
前記垂直輸送領域は、シリコン、シリコンゲルマニウム、および炭化シリコンのうちの少なくとも一つを含む、請求項１７−２３のうちの一項のメモリユニット。
【請求項２５】
前記ゲート領域は、金属とポリシリコンのうちの少なくとも一つを含む材料を含む、請求項１７−２４のうちの一項のメモリユニット。
【請求項２６】
前記キャパシタセルは行アクセス回路と列アクセス回路のうちの少なくとも一つに結合する、請求項１７−２５のうちの一項のメモリユニット。
【請求項２７】
特定信号に従って半導体材料内の所定の垂直領域を通して電荷を伝播し、前記垂直領域はキャパシタに関連する電極に結合するステップと、
前記所定の垂直領域を用いて電荷の流れを遮断するステップとを含み、前記半導体材料はその固有バンドギャップエネルギーよりも大きな電子エネルギーバンドギャップを持つ、方法。
【請求項２８】
伝播するステップは、少なくとも一つのナノロッドを通して伝播するステップを含む、又は、
伝播するステップは、前記キャパシタを放電するために電荷を伝播するステップを含む、請求項２７の方法。
【請求項２９】
遮断するステップは、リーク電流に関連する電荷を遮断するステップを含む、又は、
遮断するステップは、ゲート電位に関連するバイアスフィールドと組み合わせて前記電子エネルギーバンドギャップを用いて選択的に遮断するステップを含む、請求項２７または２８の方法。
【請求項３０】
第一の半導体材料と第二の半導体材料を用いて垂直チャネルトランジスタを形成し、前記第一の半導体材料は、前記第一の半導体材料の電子エネルギーギャップを増加するためにナノロッド構造を組み込み、前記第二の半導体材料は、前記第一の半導体材料の前記電子バンドギャップエネルギーよりも少ない固有電子バンドギャップエネルギーを持つ、ステップと、
第一の半導体材料の一部分を取り囲むゲート領域を形成するステップと、
を含む方法。
【請求項３１】
垂直チャネルトランジスタを形成するステップは、シリコンを含む材料で形成するステップを含む、又は、
前記第一の半導体材料を用いて垂直チャネルトランジスタを形成するステップは、シリコンと同じ格子定数を持つ第一の半導体材料を用いるステップを含む、請求項３０の方法。
【請求項３２】
垂直トランジスタチャネルを形成するステップは、自己組織化層を用いて形成するステップを含む、請求項３０または３１の方法。
【請求項３３】
少なくとも一つの垂直ナノロッドを含むアクセストランジスタを形成するステップと、
前記アクセストランジスタによって支持されるキャパシタセルを形成するステップと、
複数の電極を用いて前記キャパシタセルに前記アクセストランジスタを接続するステップと、
を含む方法。
【請求項３４】
アクセストランジスタを形成するステップは、環状ゲート構造を形成するステップを含む、又は、
アクセストランジスタを形成するステップは、環状ゲート誘電体と環状ゲート電極を形成するステップを含む環状ゲート構造を形成するステップを含む、又は、
アクセストランジスタを形成するステップは、共通ドレイン／ソース領域を形成するステップを含む、請求項３３の方法。
【請求項３５】
アクセストランジスタを形成するステップは、スペーサー層を用いて材料を除去するステップを含む、又は、
アクセストランジスタを形成するステップは、基板によって支持される材料を除去するステップを含むスペーサー層を用いて材料を除去するステップを含む、或いは、
アクセストランジスタを形成するステップは、基板材料又は半導体ウェハの一部分のうちの少なくとも一つを除去するステップを含むスペーサー層を用いて材料を除去するステップを含む、請求項３３または３４の方法。
【請求項３６】
アクセストランジスタを形成するステップは、前記少なくとも一つの垂直ナノロッドを最初に形成するステップを含む、請求項３３−３５のうちの一項の方法。
【請求項３７】
前記アクセストランジスタを接続するステップは、キャパシタプレートを用いて前記キャパシタセルに前記少なくとも一つのナノロッドを結合するステップを含む、又は、
前記アクセストランジスタを接続するステップは、ゲート電極を用いて前記キャパシタセルに前記アクセストランジスタを接続するステップを含む、請求項３３−３６のうちの一項の方法。
【請求項３８】
基板層に隣接するアクセストランジスタであって、ロッド形の少なくとも一つの垂直チャネルを含み、前記少なくとも一つの垂直チャネルはゲート電極および少なくとも一つのドレイン／ソース領域を別の垂直チャネルと共有する、アクセストランジスタと、
前記アクセストランジスタの一端に結合するキャパシタと、
を含むメモリセル。
【請求項３９】
前記ゲート電極は量子化バンドギャップエネルギーを含む領域を取り囲む、又は、
前記少なくとも一つの垂直チャネルは前記基板層から形成される、又は、
前記基板層はシリコンウェハである、又は、
前記少なくとも一つの垂直チャネル、前記基板層、および前記少なくとも一つのドレイン／ソース領域は同じ格子定数を持つ材料で形成される、又は、
前記少なくとも一つの垂直チャネル、前記基板層、および前記少なくとも一つのドレイン／ソース領域は単一材料から形成される、
請求項３８のメモリセル。
【請求項４０】
垂直電子チャネル内に第一の電場を作るステップと、
キャパシタを放電するために前記垂直電子チャネル内に第二の電場を作るステップと、を含み、
前記垂直電子チャネルはシリコンよりも大きな第一のバンドギャップエネルギーを持つ半導体材料を含み、前記垂直電子チャネルは前記第一のバンドギャップエネルギーよりも低い第二のバンドギャップエネルギーを持つ材料の領域に結合し、前記垂直電子チャネルと前記材料の領域のうちの少なくとも一つはシリコンに等しい格子定数を持つ、
方法。
【請求項４１】
第一の電場を作るステップは、キャパシタプレート上に電荷を作るステップを含む、又は、
第一の電場を作るステップは、キャパシタプレート上に電荷を作るステップを含み、前記キャパシタプレートは両面キャパシタに関連する、又は、
第一の電場を作るステップは、垂直な電位勾配を持つ第一の電場を作るステップを含む、又は、
第二の電場を作るステップは、ダイナミックリードオンリーメモリセルに関連するキャパシタを放電するステップを含む、又は、
第二の電場を作るステップは、径方向の電位勾配を持つ第二の電場を作るステップを含む、請求項４０の方法。
【請求項４２】
メモリに結合するユーザーインターフェースを含み、前記メモリは複数のキャパシタセルを含み、前記キャパシタセルの少なくとも一部分は少なくとも一つのアクセストランジスタを含み、前記アクセストランジスタはロッド形の少なくとも一つの垂直チャネルを含み、前記ロッドは第一のバンドギャップエネルギー領域と第二のバンドギャップエネルギー領域を含み、前記第二のバンドギャップエネルギーは前記第一のバンドギャップエネルギーより低く、前記第一のバンドギャップエネルギー領域と前記第二のバンドギャップエネルギー領域はチャネルリーク電流を減らすために連携する、システム。
【請求項４３】
前記ユーザーインターフェースは、携帯情報端末、携帯電話、テレビ、コンピュータ、およびネットワークサーバのうちの少なくとも一つに結合する、又は、
前記ユーザーインターフェースはプロセッサとモデムのうちの少なくとも一つに関連する信号を受信するように構成される、又は、
前記ユーザーインターフェースは、プロセッサ、ディスプレイ、およびストレージデバイスのうちの少なくとも一つに信号を送信するように構成される、請求項４２のシステム。