【事件の表示】
　平成１１年特許願第２１９４９１号「センスアンプ回路並びにこれを用いたメモリ及び半導体装置」拒絶査定不服審判事件〔平成１２年　２月　８日出願公開、特開２０００−　４０３７１〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯
　本願は、特許法第４１条に基づく優先権主張を伴う平成１１年３月１９日（優先日、平成１０年３月２７日）に出願した特願平１１−０７６５５９号の一部を平成１１年８月３日に新たな特許出願としたものであって、平成１４年１２月２６日付けで拒絶査定がなされ、これに対して、平成１５年２月６日に拒絶査定に対する不服の審判請求がなされるとともに、平成１５年３月７日付けで手続補正がなされ、当審において平成１８年４月１７日付けで、拒絶の理由が通知され、その指定期間内である、同年６月１６日付けで意見書及び手続補正書が提出されたものである。
　
２．本願発明
　特許請求の範囲の請求項１に係る発明（以下、「本願発明」という。）は、平成１８年６月１６日付けの手続補正書で補正された明細書及び図面からみて、以下にあるものと認める。
　
　第１電極と第２電極との間をオン／オフする第１
スイッチング
　第１電極と第２電極との間をオン／オフする第２
スイッチング
　ゲート及びドレインがそれぞれ該第１
スイッチング
　ゲート及びドレインがそれぞれ該第２
スイッチング
　該第１及び第２
スイッチング
るセ
であって、
　
さらに、
　
該第１スイッチング素子の該第１電極に接続する第１ビット線と、
　
該第２スイッチング素子の該第１電極に接続する第２ビット線と、
　
該第１スイッチング素子の該第１電極と該第２スイッチング素子の該第１電極との間に接続されたイコライズスイッチング素子と、
　
該第１ビット線及び該第２ビット線と、該センスアンプ回路との間にそれぞれ接続された第１転送ゲート及び第２転送ゲートとを備え、
　
該第１及び第２スイッチング素子がオフ状態にされ、該第１転送ゲート及び該第２転送ゲートが連動してオン状態にされ、該イコライズスイッチング素子がオフ状態にされると、ダイレクトセンシングを開始する
　
　なお、請求項１には「該センスアンプ」と記載されているが、その前段には「センスアンプ回路」はあるものの、「センスアンプ」は、認められないので、請求項１の「該センスアンプ」は、「該センスアンプ回路」の誤記と認め、本願の請求項１に係る発明（以下、「本願発明」という。）を上記のように認定した。
　
３．刊行物
３−１．刊行物１に記載された発明
　当審における、平成１８年４月１７日付けで通知した拒絶の理由に引用した、特開平７−２３０６９０号公報（平成７年８月２９日、以下、「刊行物１」という。）には、図１６、図１７と共に、以下の事項が記載されている。
　
【０１５５】［第５の変更例］図１６はこの発明の第１の実施例である半導体記憶装置の第５の変更例の構成を示す図である。図１６に示す構成は、ドライブアンプ２が、サブビット線対ＳＢＬａ、ＺＳＢＬａとサブビット線対ＳＢＬｂおよびＺＳＢＬｂにより共有される。サブビット線ＳＢＬａおよびＺＳＢＬａとドライブアンプ２の間にはブロック選択ゲートＢＧａａおよびＢＧａｂがそれぞれ設けられ、ドライブアンプ２とサブビット線ＳＢＬｂおよびＺＳＢＬｂとの間にはブロック選択ゲートＢＧｂａおよびＢＧｂｂが設けられる。他の構成は図１０に示すドライブアンプの構成と同じである。しかしながらこの図１６に示す構成は、分離指示信号ＢＬＩＢおよびＢＬＩＡの発生態様が少し異なる。
【０１５６】図１７は、図１６に示すドライブアンプの動作を示す信号波形図である。図１７においては、サブビット線ＳＢＬａ上に“Ｈ”のデータが読出された場合のデータ読出時の動作波形が一例として示される。次に図１６に示すドライブアンプ２の動作をその動作波形図である図１７を参照して説明する。
【０１５７】スタンバイ時においては、ブロック選択信号ＢＳＡおよびＢＳＢが“Ｌ”にあり、またリード活性化信号ＲＳも“Ｌ”にある。また分離指示信号ＢＬＩＢおよびＢＬＩＡもともに“Ｌ”にある。サブビット線ＳＢＬａ、ＺＳＢＬａ、ＳＢＬｂおよびＺＳＢＬｂは中間電位ＶＢＬにプリチャージされており、メインビット線ＭＢＬａおよびＭＳＢＬａも中間電位にプリチャージされている。
【０１５８】ロウアドレスストローブ信号／ＲＡＳが“Ｌ”に立下がると、プリチャージ動作が完了し、メモリサイクルが始まる。
【０１５９】次いでワード線（図１６に示さず）が選択され、選択されたワード線ＷＬの電位が上昇する。このワード線選択動作と並行してブロック選択信号ＢＳＡが“Ｈ“に立上がる。これらのブロック選択信号ＢＳＡおよびワード線ＷＬの電位の立上げは、内部行アドレス信号ビットに基づいて行なわれる。選択されたワード線ＷＬに接続されるメモリセルのデータがサブビット線ＳＢＬａ上に伝達され、サブビット線ＳＢＬａの電位が少し上昇する。サブビット線ＺＳＢＬａ、ＳＢＬｂおよびＺＳＢＬｂは、プリチャージされた中間電位ＶＢＬの電位にある。サブビット線ＳＢＬａ上の電位が変化すると、次いでまずセンスドライブ信号ＳＰＤが“Ｈ”に立上がり、ノードＮａの電位がトランジスタ２０ａを介しての充電により上昇する。ノードＮａおよびＮｂの電位が生じると、次いでセンスドライブ信号ＳＮＤが“Ｌ”に立下がり、ノードＮｂがトランジスタ１１を介して放電され、その電位が低下する。ここで、分離指示信号ＢＬＩＢが、ブロック選択信号ＢＳＡの立下がりとほぼ同時に“Ｈ“に立上がっており、分離トランジスタ１２ｂおよび１３ｂはオン状態となっている。分離指示信号ＢＬＩＡは“Ｌ”にある。ノードＮａおよびＮｂの電位差が十分拡大すると、リード活性化信号ＲＳが所定期間“Ｈ”に立上がり、メインビット線ＭＢＬａおよびＺＭＢＬａの電位はプリチャージされた中間電位から変化する。メインビット線ＭＢＬａおよびＺＭＢＬａの電位差が十分拡大すると（フルスイングよりは十分小さい）、リード活性化信号ＲＳが“Ｌ”に立下がる。この後、適当なタイミングでアンプ４を介してデータの読出が実行される。
【０１６０】一方、このデータ読出と並行して、分離指示信号ＢＬＩＡが“Ｈ”に立上がり、ノードＮａおよびＮｂがサブビット線ＳＢＬａおよびＺＳＢＬａに接続される。これによりトランジスタ２０ａおよび２０ｂがクロスカップル型センスアンプとして動作し、サブビット線ＳＢＬａおよびＺＳＢＬａの電位がそれぞれ電源電位Ｖｃｃレベルのハイレベル、接地電位レベルのローレベルに変化する。ここで、分離指示信号ＢＬＩＡおよびブロック選択信号ＢＳＡはリストア動作時には電源電位Ｖｃｃよりも高い電圧レベルに昇圧されている。このリストア動作が完了すると、信号／ＲＡＳが“Ｌ”に立上がり、ワード線ＷＬの電位が“Ｌ”に立下がる。次いで、センスドライブ信号ＳＰＤおよびＳＮＤがそれぞれ中間電位に復帰し、サブビット線ＳＢＬａ 、ＺＳＢＬａ、ＳＢＬｂおよびＺＳＢ Ｌｂのプリチャージ／イコライズが実行される。プリチャージ／イコライズ完了後ブロック選択信号ＢＳＡおよび分離指示信号ＢＬＩＡおよびＢＬＩＢが“Ｌ“に立下がる。サブビット線ＳＢＬａ、ＺＳＢＬａ、ＳＢＬｂおよびＺＳＢＬｂのプリチャージ／イコライズ動作を図示しないプリチャージ／イコライズ回路により実行した後に分離指示信号ＢＬＩＡ、ＢＬＩＢを“Ｌ”とすることにより、サブビット線ＳＢＬａおよびＺＳＢＬａならびにノードＮａおよびＮｂの電位を確実に中間電位にプリチャージ／イコライズすることができる。
【０１６１】図１６に示す構成においては、２つのサブビット線対により１つのドライブアンプが共有されており、ドライブアンプの占有面積を大幅に低減することができる。また図１０に示す構成と異なり、選択されたメモリセルを含むメモリブロックに対してのみリストア動作が実行されるため、リストア動作時の消費電流を大幅に低減することができる。
【０１６２】なお図１６に示す構成において、トランジスタ２０ａ、２０ｂおよびトランジスタ１０および１１は、それぞれその導電性が反対の導電性にされてもよい。なお、センスドライブ信号ＳＰＤおよびＳＮＤは選択メモリセルに関連するドライブアンプに対してのみ発生される。この構成は、たとえば図９に示す制御信号発生系において、センスアンプ活性化回路９３の構成を利用することができる。２つのメモリセルブロックを単位としてブロックを識別してセンスアンプ活性化信号を発生し、このセンスアンプ活性化信号の発生タイミングを２つのメモリセルブロック内においていずれのブロックにおいてメモリセルが読出されかを識別することにより決定することができる。また単純に、ブロック選択信号ＢＳＡおよびＢＳＢの論理和をとった信号と図９に示すセンスアンプ活性化回路９３から出力されるセンス活性化信号ＳＰおよびＳＮの論理積をとった信号を利用してもよい。（第２１頁右欄第５行〜第２２頁右欄第１２行）
　
【符号の説明】
１ａ、１ｂ、第１の導電線
２、２ａ、２ｂ  ドライブアンプ
３ａ、３ｂ  第２の導電線
４、４ａ、４ｂ  アンプ
５  内部リードデータ線
５ａ、５ｂ  リードデータバス線
ＩＧ０、ＩＧ１  ＩＯゲート
ＷＬ  ワード線
ＭＣ  メモリセル
１０ａ、１０ｂ、１０  ｎチャネルＭＯＳトランジスタ
１１、１１ａ、１１ｂ  ｎチャネルＭＯＳトランジスタ
１２ａ、１２ｂ  分離トランジスタ
１３ａ、１３ｂ  分離トランジスタ
１４ａ、１４ｂ  リードゲートトランジスタ
１５ａ、１５ｂ  センスドライブ伝達線
１６  センスドライブ信号伝達線
２０ａ、２０ｂ  ｐチャネルＭＯＳトランジスタ
４０  読出用アンプ
６０  書込用バッファアンプ
７０  プリチャージ／イコライズ回路
ＳＢＬ、ＺＳＢＬ  サブビット線
ＭＢＬ、ＺＭＢＬ  メインビット線
１１２ａ、１１２ｂ  ライトゲートトランジスタ
１１４ａ、１１４ｂ  リードゲートトランジスタ
１１６ａ、１１６ｂ  リード活性化トランジスタ
ＢＧ  ブロック選択ゲート
Ｑａ、Ｑｂ  プリチャージトランジスタ
Ｑｃ  イコライズトランジスタ
（第３０頁右欄第２７行〜第３１頁右欄第２行）
　
　以上の記載から、刊行物１には、次の発明（以下、「刊行物１記載発明」という。）が記載されているものと認める。
　
　分離指示信号ＢＬＩＡがゲートに与えられる分離用トランジスタ１２ａおよび１３ａと
　電極の一方がセンスドライブ信号ＳＰＤに接続され、電極の他方が、前記分離トランジスタ１２ａのノードＮａ側の電極に接続され、ゲートが前記分離トランジスタ１３ａのノードＮｂ側ではない電極に接続されたＰチャネルＭＯＳトランジスタ２０ａと、
　電極の一方がセンスドライブ信号ＳＰＤに接続され、電極の他方が、前記分離トランジスタ１３ａのノードＮｂ側の電極に接続され、ゲートが前記分離トランジスタ１２ａのノードＮａ側ではない電極に接続されたＰチャネルＭＯＳトランジスタ２０ｂと、
　を含むドライブアンプ２と、
　前記分離トランジスタ１２ａのノードＮａ側ではない電極に接続されたサブビット線ＳＢＬａと
　前記分離トランジスタ１３ａのノードＮｂ側ではない電極に接続されたサブビット線ＺＳＢＬａと
　サブビット線ＳＢＬａおよびＺＳＢＬａとドライブアンプ２の間には、ゲートがブロック選択信号ＢＳＡに接続された、ブロック選択ゲートＢＧａａおよびＢＧａｂがそれぞれ設けられる回路であって、
　メモリサイクルが始まると、ブロック選択信号ＢＳＡが“Ｈ”に立上がり、センスドライブ信号ＳＰＤが“Ｈ”に立上がり、分離指示信号ＢＬＩＡは“Ｌ”であり、
　分離指示信号ＢＬＩＡが“Ｈ”に立上がり、ノードＮａおよびＮｂがサブビット線ＳＢＬａおよびＺＳＢＬａに接続されることによりトランジスタ２０ａおよび２０ｂがクロスカップル型センスアンプとして動作し、リストア動作が完了すると、センスドライブ信号ＳＰＤが中間電位に復帰し、サブビット線ＳＢＬａ、ＺＳＢＬａ、ＳＢＬｂおよびＺＳＢ Ｌｂのプリチャージ／イコライズが実行される回路。
　
３−２．刊行物２に記載された技術事項
　当審における、平成１８年４月１７日付けで通知した拒絶の理由に引用した、特開平４−１７２６９０号公報（平成４年６月１９日、以下、「刊行物２」という。）には、半導体メモリ装置に使用するセンスアンプ回路に関して、図面と共に、以下の事項が記載されている。
　
　半導体メモリ装置では、通常、メモリセルからのデータの読み出しのためにセンスアンプ回路が使用される。このセンスアンプ回路は、一対のビット線等の配線の微小な電位差を増幅するための増幅回路であり、高速なアクセスを実現するためには、高速動作するセンスアンプ回路が必要とされる。
　第６図は従来のセンスアンプ回路の一例である。このセンスアンプ回路は、電源電圧ＶＤＤにソースが接続された一対のｐＭＯＳトランジスタ６１、６２を有し、これらｐＭＯＳトランジスタ６１、６２では、各ゲートは他方のドレインに接続される共に出力端子とされている。その各出力端子には、ｎＭＯＳトランジスタ６３、６４が接地電圧との間に接続されており、ｎＭＯＳトランジスタ６３、６４のゲートには互いに反転したレベルの関係の入力信号ＩＮ、ＩＮ￣（アッパーラインが表示できないので”￣”は、ＩＮのアッパーラインを表している。以下同様。）が入力する。
　この回路は、ｎＭＯＳトランジスタ６３、６４の一方がオン状態であれば、他方はオフ状態になる信号が入力する。例えば、ｎＭＯＳトランジスタ６４がオフからオンに転じたとすると、同時にｎＭＯＳトランジスタ６３はオンからオフに変化する。ｎＭＯＳトランジスタ６４がオンになることで、ｐＭＯＳトランジスタ６１のゲートレベルが下がり、ｐＭＯＳトランジスタ６１がオンになる。その結果、ｐＭＯＳトランジスタ６２のゲートレベルがプルアップされて、ｐＭＯＳトランジスタ６２がオフになり、出力信号ＯＵＴ￣は正帰還がかかりながら低レベルに遷移する。（第２頁左上欄第６行〜右上欄第１５行）
　
　〔発明が解決しようとする課題〕
しかしながら、上述の如きセンスアンプ回路では、一方の出力端子のレベル遷移が正帰還動作するＭＯＳトランジスタにより行われるため、さらに高速なメモリに用いた場合に十分ではない。
　すなわち、第６図のセンスアンプ回路では、入力信号ＩＮが高レベルの場合、ｐＭＯＳトランジスタ６２のドレイン側はｎＭＯＳトランジスタ６４を介して直接プルダウンされるが、ｐＭＯＳトランジスタ６１のドレイン側は、そのプルダウンを受けて作動したｐＭＯＳトランジスタ６１によってプルアップされる。ｎＭＯＳトランジスタ６３は単にｐＭＯＳトランジスタ６３を接地電圧から切り離すにすぎず、そのプルアップ動作は、帰還により動作する分だけ十分に高速なものとは言えない。（第２頁左下欄第５行〜右下欄第１行）
　
　したがって、刊行物２には、
　電源電圧ＶDDに、センスアンプ回路のｐＭＯＳトランジスタのソースが接続され、接地電圧に、センスアンプ回路のｎＭＯＳトランジスタのソースが接続されることが記載されている。
　
４．対比
　
　刊行物１記載発明の「分離トランジスタ１２ａ」は、ノードＮａ側ではない電極とノードＮａ側の電極との間を分離するものであるので、本願発明の「第１電極と第２電極との間をオン／オフする第１スイッチング素子」に相当している。
　
　また、刊行物１記載発明の「分離トランジスタ１３ａ」は、ノードＮｂ側ではない電極とノードＮｂ側の電極との間を分離するものであるので、本願発明の「第１電極と第２電極との間をオン／オフする第２スイッチング素子」に相当している。
　
　また、刊行物１記載発明の「ＰチャネルＭＯＳトランジスタ２０ａ」は、電極の一方がセンスドライブ信号ＳＰＤに接続され、電極の他方が、前記分離トランジスタ１２ａのノードＮａ側の電極に接続され、ゲートが前記分離トランジスタ１３ａのノードＮｂ側ではない電極に接続されたものであり、また、センスドライブ信号が入力される電極の一方をソースとすることは、一般的であるので、他方の電極は当然ドレインとなる。
　よって、刊行物１記載発明の「ＰチャネルＭＯＳトランジスタ２０ａ」は、本願発明の「ゲート及びドレインがそれぞれ該第１スイッチング素子の該第１電極及び該第２スイッチング素子の該第２電極に接続される第１トランジスタ」に相当する。
　
　また、刊行物１記載発明の「ＰチャネルＭＯＳトランジスタ２０ｂ」は、電極の一方がセンスドライブ信号ＳＰＤに接続され、電極の他方が、前記分離トランジスタ１３ａのノードＮｂ側の電極に接続され、ゲートが前記分離トランジスタ１２ａのノードＮａ側ではない電極に接続されたものであり、また、センスドライブ信号が入力される電極の一方をソースとすることは、一般的であるので、他方の電極は当然ドレインとなる。
　よって、刊行物１記載発明の「ＰチャネルＭＯＳトランジスタ２０ｂ」は、本願発明の「ゲート及びドレインがそれぞれ該第１スイッチング素子の該第１電極及び該第２スイッチング素子の該第２電極に接続される第１トランジスタ」に相当する。
　
　また、刊行物１記載発明の「分離トランジスタ１２ａ」と「分離トランジスタ１３ａ」は、共通の「分離指示信号ＢＬＩＡ」によってオン／オフが制御されているので、刊行物１記載発明の「分離トランジスタ１２ａ」と「分離トランジスタ１３ａ」は、連動してオン／オフ制御されているものである。
　
　また、刊行物１記載発明の「回路」は、クロスカップ型センスアンプとして動作するセンスアンプ２を含む回路であるので、本願発明の「センスアンプ回路」に相当している。
　
　また、刊行物１記載発明の「サブビット線ＳＢＬａ」は、「分離トランジスタ１２ａ」のノードＮａ側ではない電極と接続されているものであるので、本願発明の「該第１スイッチング素子の該第１電極に接続する第１ビット線」に相当する。
　また、刊行物１記載発明の「サブビット線ＺＳＢＬａ」は、「分離トランジスタ１３ａ」のノードＮｂ側ではない電極に接続されているものであるので、本願発明の「該第２スイッチング素子の該第１電極に接続する第２ビット線」に相当している。
　
　また、刊行物１記載発明は、サブビット線ＳＢＬａおよびＺＳＢＬａとドライブアンプ２の間には、ゲートがブロック選択信号ＢＳＡに接続された、ブロック選択ゲートＢＧａａおよびＢＧａｂがそれぞれ設けられているから、刊行物１記載発明の「ブロック選択ゲートＢＧａａおよびＢＧａｂ」は、本願発明の「第１転送ゲート及び第２転送ゲート」に相当している。
　
　また、刊行物１記載発明の「ブロック選択信号ＢＳＡが“Ｈ”に立上が」ることは、本願発明の「該第１転送ゲート及び該第２転送ゲートが連動してオン状態にされ」ることに相当し、刊行物１記載発明の「分離指示信号ＢＬＩＡが“Ｌ”」は、本願発明の「該第１及び第２スイッチング素子がオフ状態にされ、」に相当する。
　また、刊行物１記載発明において、「センスドライブ信号ＳＰＤが“Ｈ”に立上が」った状態は、センスアンプのトランジスタのソースに電位が供給されている状態である。
　
　したがって、両者の一致点、相違点は、以下のとおりである。
　
４−１．一致点
　第１電極と第２電極との間をオン／オフする第１スイッチング素子と、
　第１電極と第２電極との間をオン／オフする第２スイッチング素子と、
　ゲート及びドレインがそれぞれ該第１スイッチング素子の該第１電極及び該第２スイッチング素子の該第２電極に接続される第１トランジスタと、
　ゲート及びドレインがそれぞれ該第２スイッチング素子の該第１電極及び該第１スイッチング素子の該第２電極に接続される第２トランジスタとを有し、
　該第１及び第２スイッチング素子が連動してオン／オフ制御されるセンスアンプ回路であって、
さらに、
　該第１スイッチング素子の該第１電極に接続する第１ビット線と、　
　該第２スイッチング素子の該第１電極に接続する第２ビット線と、　
　該第１ビット線及び該第２ビット線と、該センスアンプとの間にそれぞれ接続された第１転送ゲート及び第２転送ゲートとを備え、
　第１トランジスタと第２トランジスタのソースに電位が供給された状態で
　該第１及び第２スイッチング素子がオフ状態にされ、該第１転送ゲート及び該第２転送ゲートが連動してオン状態にされる
　センスアンプ回路である点。
　
４−２．相違点
　本願発明では、センスアンプの「第１トランジスタ」と「第２トランジスタ」のソースに供給される電圧が一定の電位であるのに対して、刊行物１記載発明では、センスドライブ信号ＳＰＤである点。（以下、「相違点１」という。）
　
　本願発明では、「該第１スイッチング素子の該第１電極と該第２スイッチング素子の該第１電極との間に接続されたイコライズスイッチング素子」が設けられ、「該イコライズスイッチング素子がオフ状態にされると、ダイレクトセンシングを開始する」ものであるのに対して、刊行物１記載発明では、イコライズスイッチング素子に相当する構成がなく、ダイレクトセンシングを開始しているとは、明記されていない点。（以下、「相違点２」という。）
　
５．判断
　相違点１について検討するに、
　刊行物１記載発明の「センスドライブ信号ＳＰＤ」は、メモリサイクルの開始からリストア動作の完了までの期間は、一定の電位の信号といえる。
　また、電源電圧ＶDDに、センスアンプ回路のｐＭＯＳトランジスタのソースが接続され、接地電圧に、センスアンプ回路のｎＭＯＳトランジスタのソースが接続されることは、刊行物２に記載されているように、従来、行われている技術事項であり、電源電圧や接地電圧は一般的に一定であるから、刊行物１記載発明のセンスアンプ回路のＰチャネルＭＯＳトランジスタ２０ａ及びＰチャネルＭＯＳトランジスタ２０ｂのソースに一定の電位を供給するようにして、本願発明のように構成することは、当業者が容易に想到し得る程度のものと認める。
　
　相違点２について検討するに、
　刊行物１記載発明も、「分離トランジスタ１２ａ」及び「分離トランジスタ１３ａ」がオフ状態であり、「ＰチャネルＭＯＳトランジスタ２０ａ」及び「ＰチャネルＭＯＳトランジスタ２０ｂ」がオン状態のセンスアンプ回路が、ダイレクトセンシング動作をしていることは、明らかである。
　
　また、ビット線対間にイコライズスイッチ素子を設けることは、従来周知の技術事項（特開平３−２２２９０号公報の第７図の「イコライズスイッチ７」の記載、又は特開平８−１９０７９０号公報の図２のトランジスタ１０４ａ及び１０８ａの記載、刊行物１の図８のｎチャネルＭＯＳトランジスタ７１を参照。）にすぎないものであり、上記摘記事項の段落【０１６０】には、「サブビット線ＳＢＬａ 、ＺＳＢＬａ、ＳＢＬｂおよびＺＳＢＬｂのプリチャージ／イコライズが実行される。」と記載されており、刊行物１記載発明においても、サブビット線ＳＢＬａとＺＳＢＬａ間にイコライズを行うための手段が設けられていることは、当然予測でき、上記摘記事項の段落【０１５７】に、「スタンバイ時においては、サブビット線ＳＢＬａ、ＺＳＢＬａ、ＳＢＬｂおよびＺＳＢＬｂは中間電位ＶＢＬにプリチャージされており、」という記載があるように、刊行物１記載の発明においても、センスアンプ回路の動作前に、プリチャージ／イコライズが終了していることは、当然予想できるので、ビット線対間にイコライズスイッチ素子が設けられている場合に、該イコライズスイッチング素子を、センスアンプ回路の駆動前にオフしておくことは、センスアンプ回路がビット線間が短絡されている状態（ビット線間が同電位の状態）で機能し得ないことを考慮すれば、当業者であれば当然行う手段にすぎないものと認められる。
　また、引用刊行物１記載発明の「サブビット線ＳＢＬａ」は、本願発明の第１スイッチング素子の第１電極に相当する分離トランジスタ１２ａのノードＮａ側ではない電極と接続されており、刊行物１記載発明の「サブビット線ＺＳＢＬａ」は、本願発明の第２スイッチング素子の第１電極に相当する分離トランジスタ１３ａのノードＮｂ側ではない電極に接続されているものであるので、サブビット線ＳＢＬａ、ＺＳＢＬａの間は、本願発明の第１スイッチング素子の第１電極と第２スイッチング素子の第１電極との間と同様のものと認められる。
　
　よって、刊行物１記載の発明において、第１スイッチング素子の第１電極と第２スイッチング素子の第１電極との間に接続されたイコライズスイッチング素子を設け、第１及び第２スイッチング素子がオフ状態にされ、第１転送ゲート及び第２転送ゲートが連動してオン状態にされ、イコライズスイッチング素子がオフ状態にされると、ダイレクトセンシングを開始する構成とすることに何ら格別の困難性があるものとは認められない。
　　
　なお、請求人は、平成１８年６月１６日付けの意見書において、
「刊行物１のダイレクトセンシング動作をするセンスアンプ回路に刊行物２の技術を適用すると、常時電源が供給されているため、ダイレクトセンシング動作を常時行うこととなり、ダイレクトセンシング動作とＣＭＯＳセンスアンプ動作とを切り分けてそれぞれの特徴を生かすことができない。
　これに対し、本願発明に係るセンスアンプ回路には、ダイレクトセンシング動作を行うため、クロス結合したＮＭＯＳセンスアンプのゲートが接続されているビット線部分にイコライズスイッチング素子が存在し、これにより、イコライズスイッチング素子をオフにすると、増幅率は低いが誤動作が生じ難いダイレクトセンシング動作を行わせることができ、次いでイコライズスイッチング素子をオンにすると、増幅対象電位差が小さいとき誤動作し易いが増幅率が高いＣＭＯＳセンスアンプ動作をさせることができる。
　すなわち、本願発明に係るセンスアンプ回路は、イコライズスイッチング素子によって、ダイレクトセンシングによる第１段の増幅動作（段落１５６）を行うことにより、誤動作を防止し（段落１５７）、この増幅後に、増幅能力が比較的大きいＣＭＯＳセンスアンプによる第２段の増幅動作（段落１６０、１６１）を行うことにより、両動作の特徴を生かすことが可能となるという特有の効果を奏する。」旨の主張をしているが、そもそも、特許請求の範囲の請求項１には、ＣＭＯＳセンスアンプ動作に関しての記載はないので、出願人の上記主張を採用することは出来ない。
　
　したがって、本願発明は、刊行物１記載発明および刊行物２に記載されている技術事項と周知な技術的手段より当業者が容易に想到し得るものと認められるので、特許法２９条２項の規定により特許を受けることができない。
　よって、結論のとおり審決する。