【事件の表示】
　平成１１年特許願第　６９３１０号「不揮発性半導体記憶装置およびその製造方法」拒絶査定不服審判事件〔平成１２年　９月２９日出願公開、特開２０００−２６８５８４〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１．手続の経緯
　本願は、平成１１年３月１５日の出願であって、平成１３年４月５日付けの拒絶の理由の通知に対して、その指定された期間内である、平成１３年６月１１日付けで意見書及び手続補正書を提出したが、平成１３年７月３１日付けで拒絶の査定を受けたものであり、この査定を不服として、平成１３年９月６日付けで審判を請求し、同年１０月２日付けで手続補正がなされたものである。
　
第２．手続補正について
　平成１３年１０月２日付けの手続補正（以下、「本件補正」という。）について、以下のとおり決定する。
　
［補正却下の決定の結論］
　平成１３年１０月２日付けの手続補正を却下する。
　
［理由］
１．本件補正の内容
　本件補正により、特許請求の範囲について、以下のとおり補正するものである。
　
【請求項１】データ内容の消去を禁止する消去禁止回路を備え、パッケージに組み込まれた不揮発性半導体記憶装置において、
　
前記
パッケージに組み込まれた後で前記
【請求項２】前記消去禁止回路は、消去を禁止する第１の情報と、消去を許可する第２の情報のいずれかを記憶する消去禁止記憶部を有することを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】前記消去禁止回路は、消去禁止記憶部に前記第１の情報を、書き込む設定消去回路と、前記第２の情報を書き込む設定書込回路とを有することを特徴とする請求項２記載の不揮発性半導体記憶装置。
【請求項４】データ内容の消去を指示する消去命令をデコードして保持する消去命令レジスタと、
　前記消去命令レジスタの出力に基づきメモリセルアレイ部内のデータ内容を消去する消去回路とを有し、
　前記消去禁止回路は、前記消去禁止記憶部の設定状態に基づき前記消去命令レジスタの出力を前記消去回路へ伝達するか否かを制御する消去禁止制御回路を有することを特徴とする請求項１乃至３のいずれかに記載の不揮発性半導体記憶装置。
【請求項５】消去命令をデコードして保持する消去命令レジスタと、
　前記消去命令レジスタの出力に基づきメモリセルアレイ部内のデータ内容を消去する消去回路とを有し、
　前記消去禁止回路は、前記消去禁止記憶部の設定状態に基づき前記消去命令レジスタをリセツトするか否かを制御する消去禁止制御回路を有することを特徴とする請求項１乃至３のいずれかに記載の不揮発性半導体記憶装置。
【請求項６】データ内容の消去を指示する消去命令をデコードして保持する消去命令レジスタと、
　前記消去命令レジスタの出力に基づきメモリセルアレイ部内のデータ内容を消去する消去回路とを有し、
　前記消去禁止回路は、前記消去禁止記憶部の設定状態に基づき前記消去命令レジスタの出力を前記消去回路へ伝達するか否かを制御する消去禁止制御回路を有し、消去禁止制御回路の出力が消去許可のときのみ設定消去回路を起動可能としたすることを特徴とする請求項３に記載の不揮発性半導体記憶装置。
【請求項７】消去命令をデコードして保持する消去命令レジスタと、
　前記消去命令レジスタの出力に基づきメモリセルアレイ部内のデータ内容を消去する消去回路とを有し、
　前記消去禁止回路は、前記消去禁止記憶部の設定状態に基づき前記消去命令レジスタをリセツトするか否かを制御する消去禁止制御回路を有し、消去禁止制御回路の出力が消去許可のときのみ設定消去回路を起動可能とした請求項３に記載の不揮発性半導体記憶装置。
【請求項８】前記消去禁止回路は、前記消去禁止制御回路の出力を強制的に消去許可の状態にする消去禁止解除手段を設けたことを特徴とする請求項６または７のいずれかに記載の不揮発性半導体記憶装置。
【請求項９】前記消去禁止回路は、前記消去禁止記憶部に強制的に第１の情報を書き込む消去禁止初期化手段を設けたことを特徴とする請求項６または７のいずれかに記載の不揮発性半導体記憶装置。
【請求項１０】前記消去禁止解除手段は、ウエハ状態でのみ動作可能としたことを特徴とする請求項８に記載の不揮発性半導体記憶装置。
【請求項１１】前記消去禁止初期化手段は、ウエハ状態でのみ動作可能としたことを特徴とする請求項９に記載の不揮発性半導体記憶装置。
【請求項１２】電気的に書き込みおよび消去が可能な不揮発性半導体記憶装置において、消去回数を制限する手段を設けたことを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項１３】
電
　消去禁止を強制的に解除する消去禁止解除手段と、
　
パッケージに組み込まれた状態で
【請求項１４】
電
　消去を許可または禁止する状態を記憶する記憶手段を有し、
　
パッケージに組み込まれた状態で、かつ前記
　消去禁止設定手段が消去禁止状態のとき前記記憶手段を消去許可状態に設定不可能とする消去制限手段とを設けたことを特徴とする不揮発性半導体記憶装置。
【請求項１５】請求項１に記載された不揮発性半導体記憶装置の製造方法であって、
　ウェハ上に不揮発性メモリチップを複数個形成するステップと、
　各不揮発性メモリチップ内のメモリセルの閾値を検査するステップと、
　データ内容の消去を禁止する消去禁止回路に設けられる、消去を禁止する第１の情報と、消去を許可する第２の情報のいずれかを記憶する消去禁止記憶部を初期化するステップと、
　ウェハを複数の不揮発性メモリチップに分割してパッケージに封入するステップと、
　
前記
　
パッケージに組み込まれた状態で、かつデータ書き込み可能な状態のままで前記
（なお、下線は、補正箇所を示すために付した。）
　
２．本件補正の適否の検討
　
（１）請求項１の補正
　補正前の請求項１の「上記消去禁止回路」という記載を「
前記
パッケージに組み込まれた後で前記
　
（２）請求項１３の補正
　補正前の請求項１３の「パッケージに組み込まれ、電気的に書き込みおよび消去が可能な不揮発性半導体記憶装置において、」という記載を「
電
パッケージに組み込まれた状態で
　
（３）請求項１４の補正
　補正前の請求項１４の「パッケージに組み込まれ、電気的に書き込みおよび消去が可能な不揮発性半導体記憶装置において、」という記載を「
電
パッケージに組み込まれた状態で、かつ前記
　
（４）請求項１５の補正
　補正前の請求項１５の「上記不揮発性メモリチップ」という記載を「
前記
パッケージに組み込まれた状態で、かつデータ書き込み可能な状態のままで前記
　
　本件補正のうち、請求項１の補正は、特許請求の範囲の減縮を目的とするものであるから、本件補正により補正された上記請求項１に係る発明（以下、「本願補正発明」という。）が、特許出願の際に独立して特許を受けることができるものであるか（特許法第１７条の２第５項で準用する同法第１２６条第４項の規定に適合するか）について以下に検討する。
　
３．独立特許要件についての検討
（１）刊行物記載発明
　原査定の拒絶の理由に引用された特開平７−１４１８９３号公報（平成７年６月２日出願公開。以下、「刊行物１」という。）には、ＥＥＰＲＯＭ回路、記憶装置およびＩＣカードに関して、図面と共に、以下の事項が記載されている。
　
【０００１】
【産業上の利用分野】本発明は、電気的にデータの書き込み／消去が可能なリードオンリメモリ（ＥＥＰＲＯＭ）に関し、特に、消去動作なしにデータの書き込み動作を連続して実行し得るＥＥＰＲＯＭ回路と、さらに前記ＥＥＰＲＯＭ回路を有する記憶装置、および前記ＥＥＰＲＯＭ回路を備えたＩＣカードに関する。
【００６２】図２は、本発明による記憶装置の構成を示している。この記憶装置は、本発明によるＥＥＰＲＯＭ回路（メモリ部）１０と、その周辺回路部とを備えている。本記憶装置のメモリ部１０は、消去動作可能領域（ＥＥＰＲＯＭ領域）１０ａと消去動作禁止領域（ＥＰＲＯＭ領域）１０ｂとに分割されている。周辺回路部は、Ｉ／Ｏ部（図２においては図示せず）、アドレスセレクト部１１、カラムデコーダ１２、ロウデコーダ１３、アドレス判定部１４、コントロール部１５、リード／ライト部１６、およびテスト部１７等に分かれている。
【００６３】次に、図４を参照しながら、コントロール部１５を説明する。コントロール部は１５、条件判定部１８、コード判定部１９、書き込み制御回路（ＣＮＴ１）２１、読み出し制御回路（ＣＮＴ２）２２、および内部フラグ制御回路（ＣＮＴ３）２３を含んでいる。コード判別部１９は、Ｉ／Ｏ部２０に入力されたコードの種類を判別する。条件判定部１８は、アドレスが消去動作可能領域（ＥＥＰＲＯＭ領域）１０ａか消去動作禁止領域（ＥＰＲＯＭ領域）１０ｂのいずれに位置するかに応じて、書き込み動作手順を変更するための信号を生成する。書き込み制御回路２１は、条件判定部１８の出力に応じて、リード／ライト部１６による書き込み動作を制御し、読み出し制御回路２２は、条件判定部１８の出力に応じて、リード／ライト部１６による読み出し動作を制御する。
【００６６】条件判定部１８は、アドレスがＥＥＰＲＯＭ領域１０ａに含まれることを示す信号をアドレス判定部１４から受け取ると、ＷＥＥＰ信号を出力する。一方、アドレスがＥＰＲＯＭ領域１０ｂに含まれることを示す信号をアドレス判定部１４から受け取ると、ＷＥＰ信号を出力する。これらのＷＥＰ信号およびＷＥＥＰ信号は、書き込み制御回路２１に入力される。
【００６７】書き込み制御回路２１は、ＷＥＰ信号を受け取ると、ＷＲＩＴＥ信号のみをリード／ライト部１６に出力し、ＷＥＥＰ信号を受け取ると、まずＥＲＡＳＥ信号を出力したあと、ＷＲＩＴＥ信号を出力する。
【００６９】次に、図５〜図７を参照して、書き込み制御回路２１の内部構成およびその動作を説明する。図５に示されるように、本実施例の書き込み制御回路２１は、タイマー部２４と、フリップフロップ部２５と、スイッチング部２６とを含んでいる。タイマー部２４は、図６および図７に示されるように、一定周期のクロックパルス信号Ｐ１を発生する。フリップフロップ２５は、クロックパルス信号Ｐ１を受け取り、図６および図７に示されるような信号Ｐ２と信号Ｐ３を出力する。
【００７０】スイッチング部は、条件判定部１８からＷＥＥＰ信号が入力された場合には、信号Ｐ２をＥＲＡＳＥ信号として出力し、信号Ｐ３をＷＲＩＴＥ信号として出力する。この結果、リード／ライト部１６は、消去動作と書き込み動作を順番に実行することとなる（図６）。一方、条件判定部１８からＷＥＰ信号が入力された場合には、信号Ｐ２のみをＷＲＩＴＥ信号として出力する（図７）。この結果、リード／ライト部１６は、消去動作を実行せずに、書き込み動作だけを実行することとなる。
【００７１】本実施例の記憶装置は、メモリ部にＥＥＰＲＯＭとして機能する部分（消去動作可能領域）１０ａと、ＥＰＲＯＭとして機能する部分（消去動作禁止領域）１０ｂとを併せ持っている。しかし、ＥＥＰＲＯＭ回路のための不揮発性トランジスタをメモリセルトランジスタとして採用しているため、ＥＰＲＯＭとして機能する領域１０ｂについても、電気的にデータの消去を実行することが可能である。このため、ＥＰＲＯＭとして機能する領域１０ｂについても、本記憶装置の製造出荷段階において、書き込み試験等を実行することが容易に行われ得る。一方、ＥＰＲＯＭとして機能する部分１０ｂについてのデータの消去は、ユーザが本記憶装置を使用するときには実行されないようになっているため、その部分のデータが誤って消去されることが防止される。こうして、本実施例の記憶装置のＥＰＲＯＭとして機能する領域１０ｂに、重要なデータを書き込めば、これらのデータが消去動作によって誤って消去されてしまうことはない。
【００７２】本記憶装置のこのような利点は、本記憶装置をＩＣチップとして備えたＩＣカードをテレホンカード等として使用する場合に特に顕著に現れる。図８は、本記憶装置をＩＣチップ８０として備えたＩＣカード８１の一例を示している。ＩＣチップ８０は、図１のＥＥＰＲＯＭ回路を含むチップである。このようなテレホンカードにおいては、図１のＥＥＰＲＯＭ回路のうちのＥＰＲＯＭとして機能する領域１０ｂに課金情報を記憶させ、ＩＤ番号や暗証番号をＥＥＰＲＯＭとして機能する領域１０ａに記憶させることが好ましい。課金情報は、電話の使用度数を示す情報であり、使用度数に応じて、たとえば、次のように書き換えられる情報である。
　
　これらの記載によれば、刊行物１には、次の発明（以下。「刊行物１記載発明」という。）が記載されている。
　
　消去動作なしにデータの書き込み動作を連続して実行し得る、電気的にデータの書き込み／消去が可能なリードオンリメモリ（ＥＥＰＲＯＭ）（メモリ部）１０と、その周辺回路部とを備えている記憶装置をＩＣチップとして備えたＩＣカードにおいて、
　メモリ部１０は、消去動作可能領域（ＥＥＰＲＯＭ領域）１０ａと消去動作禁止領域（ＥＰＲＯＭ領域）１０ｂとに分割され、
　周辺回路部は、Ｉ／Ｏ部、アドレスセレクト部１１、カラムデコーダ１２、ロウデコーダ１３、アドレス判定部１４、コントロール部１５、リード／ライト部１６、およびテスト部１７等に分かれており、
　コントロール部１５は、条件判定部１８、コード判定部１９、書き込み制御回路（ＣＮＴ１）２１、読み出し制御回路（ＣＮＴ２）２２、および内部フラグ制御回路（ＣＮＴ３）２３を含み、
　コード判別部１９は、Ｉ／Ｏ部２０に入力されたコードの種類を判別し、
　条件判定部１８は、アドレスがＥＥＰＲＯＭ領域１０ａに含まれることを示す信号をアドレス判定部１４から受け取ると、ＷＥＥＰ信号を出力し、アドレスがＥＰＲＯＭ領域１０ｂに含まれることを示す信号をアドレス判定部１４から受け取ると、ＷＥＰ信号を出力し、
　書き込み制御回路２１は、ＷＥＰ信号を受け取ると、ＷＲＩＴＥ信号のみをリード／ライト部１６に出力することにより、消去動作を実行せずに、書き込み動作だけを実行し、ＷＥＥＰ信号を受け取ると、まずＥＲＡＳＥ信号を出力したあと、ＷＲＩＴＥ信号を出力することにより、消去動作と書き込み動作を順番に実行することで、
　ＥＰＲＯＭとして機能する領域１０ｂに、重要なデータを書き込めば、これらのデータが消去動作によって誤って消去されてしまうことはない記憶装置をＩＣチップとして備えたＩＣカード。
　
　また、原査定の拒絶の理由に引用された特開平８−４５２８１号公報（平成８年２月１６日出願公開。以下、「刊行物２」という。）には、ＥＥＰＲＯＭプログラミング回路に関して、図面と共に、以下の事項が記載されている。
　
【０００８】
【発明が解決しようとする課題】従来技術では、回路基板にＩＣを搭載したときに、ある基準電位に固定してＥＥＰＲＯＭのプログラミング機能をディセーブル（不能）する外部的な「プログラム・エネーブル」リードが設けられていた。しかし、この構成はフールプルーフではなく、ＥＥＰＲＯＭを不注意により再プログラミングする可能性が常に存在している。
【０００９】以上の観点から、ＥＥＰＲＯＭの多くの利点に関連し、しかも一旦十分なトリミング値が得られたときにプログラミング機能を永久的にディセーブルにするＩＣトリミングを提供する改良されたデバイスに対する要求が存在することは、明らかである。
【００１４】
【実施例】 図１を参照すると、本発明の第１の実施例によるＥＥＰＲＯＭプログラミング回路が示されている。図１はこのＥＥＰＲＯＭプログラミング回路の意図する機能によりインタフェースをする集積回路（ＩＣ）チップ上に存在し得る素子、即ちシフト・レジスタ１０、１２、ラッチ２６、２８、ＡＮＤゲート１４（インバータ２０、２２及び２４）及び“Ｄ”フリップ・フロップ１６が示されている。図１は、更に、ＥＥＰＲＯＭ４２と共に、そのプログラミングで用いられる素子、即ちプローブ・パッド３０、１ビットのＥＥＰＲＯＭ３２、ＡＮＤゲート３４、ＡＮＤゲート３８及び“Ｄ”フリップ・フロップ４０も示している。
【００１７】本発明の要旨によれば、システム・プロセッサとＩＣとの間のインタフェースに関連して、ＩＣのカプセル封止の前及び／又は後にＥＥＰＲＯＭ４２をプログラミングする回路が設けられ、この回路はＩＣのカプセル封止後は前記ＥＥＰＲＯＭプログラミング機能を永久的にディセーブルにする能力を提供する。
【００１８】プログラミング回路には１ビットのＥＥＰＲＯＭ３２が含まれ、そのセット（Ｓ）入力端子にハイ論理レベル電圧を印加することにより、ＥＥＰＲＯＭ３２を論理“１”の出力状態にセットさせることができ、またそのリセット（Ｒ）入力端子にハイ論理レベルの電圧を印加することにより、ＥＥＰＲＯＭ３２を論理“０”の出力状態にリセットさせることができる。ＥＥＰＲＯＭ３２は、不揮発性メモリなので、電源がオン又はオフに関係なく、そのプログラムされた論理状態を保持する。しかし、集積回路の製作プロセスが完了して、集積回路が最初に電源投入されるときに、ＥＥＰＲＯＭ３２の初期状態を予め定める方法はない。従って、ＩＣの表面上にある導電性のプローブ・パッド３０をＥＥＰＲＯＭ３２のセット入力端子に接続し、プローブ・パッド３０にハイ論理レベル電圧を印加することにより、このデバイスを強制的にセット状態にさせている。プローブ・パッド３０はＩＣのカプセル封止に先立ってプローブが接触できるように露出されるが、カプセル封止後は接触することはできない。抵抗３６は、図示のように１ＫΩの値であってもよく、ＥＥＰＲＯＭ３２のセット入力端子と接地との間に接続されたプローブ・パッド３０に電圧が印加されていないときに、セット入力端子が必ず論理ロー・レベルに保持されるようにしている。ＡＮＤゲート３４の出力端子はＥＥＰＲＯＭ３２のリセット入力端子に接続されている。
【００１９】ＥＥＰＲＯＭ３２の「データ出力」端子における信号は、９入力のＡＮＤゲート３８に第１入力として接続され、残りの８入力はシフト・レジスタ１０の８「データ出力」端子における情報のデコーダとを構築している。ＡＮＤゲート３８は、ＥＥＰＲＯＭ４２のプログラミングを可能にさせるように、固有に割り付けられた特定のアドレスに応答する。この実施例では、部品を最少数にするために、全て１（１１１１１１１１）のプログラミング・エネーブル・アドレスがこの実施例のために選択された。このアドレスの唯一の制限は、このＩＣ用のチップ選択アドレス（１１０００１１１）と相違するものでなければならないということである。全てのＥＥＰＲＯＭプログラミングはシステム・オペレーションに先だって完了し、次いでＥＥＰＲＯＭがその“０”状態にリセットされた後に、ディセーブルされるので、当該システムにおける本ＩＣのＥＥＰＲＯＭプログラミング・エネーブル・アドレスと他のＩＣのチップ選択アドレスとの間における競争（ｃｏｎｆｌｉｃｔ）の可能性に関して考慮する必要はない。ＡＮＤゲート３８の出力信号はＯＲゲート１８に供給されて、ＥＥＰＲＯＭプログラミング・エネーブル・アドレスをデコードしたシステム・コントローラへ肯定応答（ＡＣＫ）を返送させる。ＡＮＤゲート３８の出力の状態は、「アドレス・ラッチ・クロック」信号により“Ｄ”フリップ・フロップ４０にラッチされる。
【００２２】集積回路パッケージ内にカプセル封止されている間にＥＥＰＲＯＭ４２をプログラミングする手順は、実際には、カプセル封止に先だって開始される。最後のプローブ・テストの段階、即ち集積回路ダイスが未だウェーハとして接合されている段階で、ＥＥＰＲＯＭ４２を含むＩＣをテストするときは、各ダイ上の回路を電源投入により作動させ、かつプローブをプローブ・パッド３０と接触状態にする。この実施例では、プローブはハイ論理レベルの電圧を印加して、１ビットのＥＥＰＲＯＭをセット状態にさせる。所望により、ＥＥＰＲＯＭ４２のプログラミングをこの段階で行うことができる。その後、ＩＣをカプセル封止してプローブ・パッド３０に接触できなくなったときは、各プログラミング・オペレーションがＥＥＰＲＯＭ４２の最下位ビットのデータに論理“０”をセットしている限り、「直列データ入力」インタフェースを介してＥＥＰＲＯＭ４２のデータが続くプログラム・エネーブル・アドレスを用いることにより、ＥＥＰＲＯＭ４２を再プログラムすることができる。ＥＥＰＲＯＭ４２用のデータの最終回路トリミング値を確立すると、ＥＥＰＲＯＭ４２の最下位ビットのデータに論理“１”をセットすることにより、ＥＥＰＲＯＭプログラミングをディセーブルにし、これによって１ビットのＥＥＰＲＯＭ３２をリセットし、かつ以後ＥＥＰＲＯＭ４２の再プログラミングを阻止することができる。
【００２９】本発明は、以上で説明し、かつ図１及び図２に示したＥＥＰＲＯＭプログラミング回路及び方法に含まれているように、従来技術の解決手段において確定的な限界と困難さを克服するものである。エンド・ユーザにアクセス可能なピンを用いることによりＥＥＰＲＯＭのイン・パッケージ・プログラミングに適合させ、これによって電圧又は周波数のトリミング調整を可能にさせてプローブと最終テストとの間で誤りを発生させることが知られているパッケージにおける歪みに対する補償を行う。ＥＥＰＲＯＭトリミングにおいて十分なプログラム値が得られると、プログラミング機能を完全にディセーブルにして、以後のアクセスを不可能にし、偶発的な又は不注意によりＥＥＰＲＯＭデータを変更しないようにする。従って、ここで想定する型式のＥＥＰＲＯＭトリミング機能に関連する集積回路製品において、本発明による解決手段は顕著な効果がある。
　
　これらの記載によれば、刊行物２には、次の発明（以下。「刊行物２記載発明」という。）が記載されている。
　
　システム・プロセッサとＩＣとの間のインタフェースに関連して、ＩＣのカプセル封止の前及び／又は後にＥＥＰＲＯＭ４２をプログラミングするＥＥＰＲＯＭプログラミング回路において、
　プローブ・パッド３０、１ビットのＥＥＰＲＯＭ３２、ＡＮＤゲート３４、ＡＮＤゲート３８及び“Ｄ”フリップ・フロップ４０を用いて、
　最後のプローブ・テストの段階、即ち集積回路ダイスが未だウェーハとして接合されている段階で、ＥＥＰＲＯＭ４２を含むＩＣをテストするときは、各ダイ上の回路を電源投入により作動させ、かつプローブをプローブ・パッド３０と接触状態にして、プローブはハイ論理レベルの電圧を印加して、１ビットのＥＥＰＲＯＭをセット状態にさせ、所望により、ＥＥＰＲＯＭ４２のプログラミングを行うことができる、
　その後、ＩＣをカプセル封止してプローブ・パッド３０に接触できなくなったときは、各プログラミング・オペレーションがＥＥＰＲＯＭ４２の最下位ビットのデータに論理“０”をセットしている限り、「直列データ入力」インタフェースを介してＥＥＰＲＯＭ４２のデータが続くプログラム・エネーブル・アドレスを用いることにより、ＥＥＰＲＯＭ４２を再プログラムすることができ、ＥＥＰＲＯＭ４２用のデータの最終回路トリミング値を確立すると、ＥＥＰＲＯＭ４２の最下位ビットのデータに論理“１”をセットすることにより、ＥＥＰＲＯＭプログラミングをディセーブルにし、これによって１ビットのＥＥＰＲＯＭ３２をリセットし、かつ以後ＥＥＰＲＯＭ４２の再プログラミングを阻止することで、
　ＩＣのカプセル封止後は前記ＥＥＰＲＯＭプログラミング機能を永久的にディセーブルにして、以後のアクセスを不可能にし、偶発的な又は不注意によりＥＥＰＲＯＭデータを変更しないようにするＲＯＭプログラミング回路。
　
（２）対比
　そこで、本願補正発明と刊行物１記載発明とを比較すると、刊行物１記載発明の「ＥＥＰＲＯＭ」は、本願補正発明の「不揮発性半導体記憶装置」に相当している。
　また、刊行物１記載発明において、条件判定部１８は、アドレスがＥＰＲＯＭ領域１０ｂに含まれることを示す信号をアドレス判定部１４から受け取ると、ＷＥＰ信号を出力し、書き込み制御回路２１は、ＷＥＰ信号を受け取ると、ＷＲＩＴＥ信号のみをリード／ライト部１６に出力することにより、消去動作を実行せずに、書き込み動作だけを実行しているから、刊行物１記載発明の「条件判定部１８と書き込み制御回路２１」が、本願補正発明の「データ内容の消去を禁止する消去禁止回路」に相当している。
　さらに、刊行物１記載発明の「ＥＥＰＲＯＭ」は、ＩＣチップやＩＣカードに備えられるので、ＩＣチップやＩＣカードのパッケージに組み込まれることは明らかである。
　したがって、両者は、次のような一致点及び相違点を有する。
　
［一致点］　
　データの内容の消去を禁止する消去禁止回路を備え、パッケージに組み込まれた不揮発性半導体記憶装置において、
　前記消去禁止回路は、データを書き込み可能な状態でデータ消去を禁止する不揮発性半導体記憶装置である点。
　
［相違点］
　消去禁止回路が、本願補正発明では、パッケージに組み込まれた後で、不揮発性半導体記憶装置外部よりデータ消去禁止の命令が一度与えられると、これによってデータを書き込み可能な状態でデータ消去を固定的に禁止できるのに対して、
　刊行物１記載発明では、アドレスがＥＰＲＯＭ領域１０ｂに含まれると、データ内容の消去を禁止する点。
　
（３）判断　　　　　　　　　　　　　　　　　　　　　　　　　　
　刊行物２記載発明の「ＥＥＰＲＯＭ」、「ＩＣをカプセル封止後」、「プログラミング」は、本願補正発明の「不揮発性半導体記憶装置」、「パッケージに組み込まれた後」、「書き込み」に相当している。
　また、刊行物２記載発明の「ＥＥＰＲＯＭプログラミング回路」は、ＩＣをカプセル封止してプローブ・パッド３０に接触できなくなったときは、各プログラミング・オペレーションがＥＥＰＲＯＭ４２の最下位ビットのデータに論理“０”をセットしている限り、「直列データ入力」インタフェースを介してＥＥＰＲＯＭ４２のデータが続くプログラム・エネーブル・アドレスを用いることにより、ＥＥＰＲＯＭ４２を再プログラムすることができ、ＥＥＰＲＯＭ４２用のデータの最終回路トリミング値を確立すると、ＥＥＰＲＯＭ４２の最下位ビットのデータに論理“１”をセットすることにより、ＥＥＰＲＯＭプログラミングをディセーブルにし、これによって１ビットのＥＥＰＲＯＭ３２をリセットし、かつ以後ＥＥＰＲＯＭ４２の再プログラミングを阻止することで、ＩＣのカプセル封止後は前記ＥＥＰＲＯＭプログラミング機能を永久的にディセーブルにする能力を提供するが、このＥＥＰＲＯＭ４２の最下位ビットのデータに論理“１”をセットすることは、不揮発性半導体記憶装置外部よりの再書き込み禁止命令に相当するものであるから、刊行物２記載発明は、本願の特許請求の範囲で使用している用語で表現すると、パッケージに組み込まれた後で、不揮発性半導体記憶装置外部より書き込み禁止命令が一度与えられると、これによって再書き込みを固定的に禁止できるものである。
　そして、刊行物１記載発明と刊行物２記載発明は、どちらも、書き込まれたデータが誤って変更されないようにすることを目的としているから、刊行物１記載発明におけるデータを書き込み可能な状態でのデータ消去の禁止を、刊行物２記載発明における再書き込みの禁止のように、パッケージに組み込まれた後で、不揮発性半導体記憶装置外部より命令が一度与えられると、固定的に禁止できるようにすることは、当業者が容易に想到し得る程度のことである。
　
（４）まとめ
　したがって、本願補正発明は、刊行物１記載発明及び刊行物２記載発明から、当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により、特許出願の際独立して特許を受けることができない。
　
４．むすび
　以上のとおり、本件補正発明は、特許法第１７条の２第５項の規定により準用する特許法第１２６条第４項の規定に違反するから、特許法１５９条第１項において準用する特許法第５３条第１項の規定に基づき却下すべきものである。
　
第３．本願発明について
１．本願発明
　平成１３年１０月２日付けの手続補正は上記のとおり却下されたので、本願の請求項１係る発明（以下、同項記載の発明を「本願発明」という。）は、平成１３年６月１１日付け手続補正書の特許請求の範囲の請求項１に記載された事項により特定される、以下のとおりのものである。
　
【請求項１】データ内容の消去を禁止する消去禁止回路を備え、パッケージに組み込まれた不揮発性半導体記憶装置において、
　上記消去禁止回路は、上記不揮発性半導体記憶装置外部よりデータ消去禁止の命令が一度与えられると、これによってデータを書き込み可能な状態でデータ消去を固定的に禁止することを特徴とする不揮発性半導体記憶装置。
　
２．刊行物記載発明
　原査定の拒絶の理由に引用された刊行物１記載発明及び刊行物２記載発明は、上記「第２．手続補正について３．独立特許要件についての検討（１）刊行物記載発明」の項に記載したとおりである。
　
３．対比・判断
　本願発明は、本願補正発明から「パッケージに組み込まれた後で 」という構成を省いたものである。
　してみると、本願発明の構成要件を全て含む本願補正発明が、上記「第２．手続補正について３．独立特許要件についての検討（３）判断」の項に記載したとおり、刊行物１記載発明及び刊行物２記載発明に基づいて、当業者が容易に発明をすることができたものであるから、本願発明も、同様の理由により、刊行物１記載発明及び刊行物２記載発明に基づいて、当業者が容易に発明をすることができたものである。
　
　
第４．むすび
　以上のとおり、本願発明は、刊行物１記載発明及び刊行物２記載発明に基づいて、当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　したがって、本願は、その余の請求項について論及するまでもなく、拒絶すべきものである。
　
　よって、結論のとおり審決する。