【事件の表示】
　平成　８年特許願第３３４２０９号「半導体集積回路」拒絶査定不服審判事件〔平成１０年　６月２６日出願公開、特開平１０−１７１７７４〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．出願の経緯
　本願は、平成８年１２月１３日に出願されたものであって、平成１５年１２月１６日付けで拒絶査定がなされ、これに対し、平成１６年２月５日に拒絶査定に対する審判請求がなされるとともに、平成１６年２月２６日付けで手続補正がなされたものである。
２．平成１６年２月２６日付けの手続補正についての補正却下の決定
（補正の内容）
　請求人は、平成１６年２月２６日付けで手続補正書（以下、本件手続補正書という。）を提出し、明細書の補正を行っているところ、特許請求の範囲については次のように補正している。
「【請求項１】　単位遅延ユニット複数段からなる可変遅延回路を有し、外部クロック信号を所定段数の単位遅延ユニットを通過させることにより、該外部クロック信号と位相同期した内部クロック信号を生成する位相同期回路と、前記内部クロック信号に応答してデータを出力する出力回路とを有する半導体集積回路であって、
　該位相同期回路に対して専用の電源を供給する専用電源回路を設けたことを特徴とする半導体集積回路。
　　【請求項２】　前記位相同期回路以外の周辺回路に電源を供給する第２の電源回路をさらに有することを特徴とする請求項１に記載の半導体集積回路。
　　【請求項３】　前記専用電源回路は、外部電源電圧を降圧した降圧電源を前記位相同期回路に供給することを特徴とする請求項１または２に記載の半導体集積回路。
　　【請求項４】　前記専用電源回路は、前記外部電源電圧と前記位相同期回路の間に接続され、ゲートに制御電圧を受けるトランジスタと、
　該ゲートに接続された容量手段とを含むことを特徴とする請求項３に記載の半導体集積回路。
　　【請求項５】　前記専用電源回路は前記可変遅延回路に接続されていることを特徴とする請求項１に記載の半導体集積回路。
　　【請求項６】　前記位相制御回路は、さらに、
　前記外部クロック信号を分周して分周クロック信号を生成する分周回路と、
　前記分周クロック信号が第１の入力に供給され、前記内部クロック信号に応答したフィードバッククロック信号が第２の入力に供給され、該第１および第２の入力の位相を比較する位相比較回路と、
　該位相比較回路の出力に基づいて前記可変遅延回路の前記単位遅延ユニットの数を選択する遅延制御回路とを具備することを特徴とする請求項１に記載の半導体集積回路。
　　【請求項７】　前記分周回路は、Ｘを２以上の整数として、前記外部クロック信号をＸ分周した前記分周クロック信号を生成し、
　前記位相比較回路は、前記外部クロック信号のＸ周期毎に前記第１および第２の入力の位相を比較することを特徴とする請求項６に記載の半導体集積回路。
　　【請求項８】　前記外部クロック信号は、入力回路を介して前記分周回路に供給され、
　前記位相比較回路の前記第２の入力には、前記内部クロック信号に相当する信号をダミー出力回路およびダミー入力回路を介して遅延させた前記フィードバッククロック信号を供給することを特徴とする請求項６に記載の半導体集積回路。
　　【請求項９】　前記半導体集積回路は、シンクロナスＤＲＡＭであることを特徴とする請求項１〜８のいずれか１項に記載の半導体集積回路。
　　【請求項１０】　前記専用電源回路とは異なる第２の電源回路から電源が供給され、
前記外部クロック信号から内部動作クロックを生成する内部動作クロック生成回路と、
　前記データ出力回路の前段に設けられた複数段の処理回路と、
　前記データ出力回路および前記複数の処理回路の間にそれぞれ設けられた伝達スイッチをさらに有し、
　前記伝達スイッチは前記内部動作クロックに応答して制御されることを特徴とする請求項１に記載の半導体集積回路。」
（補正の適否の検討）
　上記補正の適否について検討すると、請求項の数が、補正前は９であったのに対し、補正後には１０となっており、請求項の数が増加している。
　したがって、上記補正が特許法第１７条の２第４項第１号の規定を満たさないことは明らかである。
　また、請求項１の「前記内部クロック信号に応答してデータを出力する出力回路とを有する」との点は、補正前の請求項１に新たな要件を追加するものであって、補正前の請求項１の構成要件を限定するものではない。
　したがって、上記補正は、特許法第１７条の２第４項第２号に規定する減縮に該当しない。
　そして、上記補正は、特許法第１７条の２第３号乃至第４号に該当するものでもない。
（結論）
　よって、本件の手続補正は、その余を検討するまでもなく、適法になされたものではないから、特許法第１５９条第１項で読み替えて準用する特許法第５３条第１項の規定により却下する。
３．本件発明について
（本件発明の内容）
　本件手続補正書による補正は上記のとおり却下されたので、本願の請求項１乃至９に係る各発明は、平成１１年１１月５日付けの手続補正書により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項１乃至９に記載されたとおりのものであるところ、請求項１に係る発明（以下、本件発明という。）は次のとおりのものである。
「単位遅延ユニット複数段からなる可変遅延回路を有し、外部クロック信号を所定段数の単位遅延ユニットを通過させることにより、該外部クロック信号と位相同期した内部クロック信号を生成する位相同期回路を有する半導体集積回路であって、
　該位相同期回路に対して専用の電源を供給する専用電源回路を設けたことを特徴とする半導体集積回路。」
（刊行物記載の発明）
　原審において引用された特開平８−１８０６７６号公報（以下、刊行物１という。）には、同期型半導体記憶装置に関し、次のように説明されている。
「【０１２３】＜＜第３の実施例＞＞図９はこの発明の第３の実施例であるＳＤＲＡＭにおけるＤＤＬＬ（Digital Delay Locked Loop）回路の構成を示すブロック図である。
【０１２４】同図に示すように、第３の実施例のＤＤＬＬ回路はクロックバッファ５１、位相検出器５２、クロックバッファ５６、ディレイ素子５７、ディレイライン５８、ＣＡＳレイテンシ設定回路１及びスイッチ回路５から構成される。
【０１２５】クロックバッファ５１は外部クロック信号ｅｘｔＣＬＫをバッファリングしてクロック信号ＥＣＬＫを位相検出器５２の一方入力に付与するとともに、ノードＮ６にも出力する。
【０１２６】位相検出器５２は、クロック信号ＥＣＬＫとクロックバッファ５６より得られるクロック信号ＲＣＬＫとの位相を比較して、“Ｈ”あるいは“Ｌ”のアップ信号バーＵＰ及びダウン信号ＤＯＷＮをディレイ素子５７に出力する。なお、位相検出器５２の内部構成は図１８で示した構成と同様である。
【０１２７】ディレイライン５８はノードＮ５に接続され、ノードＮ５より得られる信号をある遅延時間遅延させて遅延信号Ｓ５８を出力する。
【０１２８】ディレイ素子５７はノードＮ４より得られるクロック信号ＥＣＬＫあるいはクロック信号ＥＣＬＫがディレイライン５８を介して得られる遅延クロック信号ＲＥＣＬＫを入力信号として受け、その入力信号を反転アップ信号バーＵＰ及びダウン信号ＤＯＷＮに応じてある遅延時間遅延させて遅延クロック信号ＤＣＬＫをクロックバッファ５６に出力する。
【０１２９】図１０はディレイ素子５７の内部構成を示す回路図である。同図に示すように、ディレイ素子５７は２ｍ個のインバータＩＶ１〜ＩＶ（２ｍ）の直列接続により構成され、インバータＩＶ１の入力部に入力信号ＩＮ５７を受ける。そして、インバータＩＶ２，ＩＶ４，…，ＩＶ（２ｍ）の出力がそれぞれ、セレクタ回路２２内のＮＭＯＳトランジスタＱ２１，Ｑ２２，…，Ｑ２ｍのドレインに付与される。
【０１３０】セレクタ回路２２の各トランジスタＱ２１〜Ｑ２ｍはゲートに内部選択信号ＳＴ１〜ＳＴｍを受ける。セレクタ回路２２は反転アップ信号バーＵＰ及びダウン信号ＤＯＷＮＮに基づき、内部選択信号ＳＴ１〜ＳＴｍのうち１の信号ＳＴｋ（ｋ＝１〜ｍ）を“Ｈ”にする。この際、反転アップ信号バーＵＰパルスが出力されるときはｋが小さくなる方向に選択し、ダウン信号ＤＯＷＮパルスが出力されるときはｋが大きくなる方向に選択する。
【０１３１】その結果、選択されたトランジスタＱｋのソースより得られる出力信号ＯＵＴｋがディレイ素子５７の遅延クロック信号ＤＣＬＫとしてクロックバッファ５６に出力される。
【０１３２】クロックバッファ５６は遅延クロック信号ＤＣＬＫをバッファリングしてクロック信号ＲＣＬＫとして位相検出器５２の他方入力に出力するとともに、内部クロック信号ｉｎｔＣＬＫとして出力する。
【０１３３】ＣＡＳレイテンシ設定回路１はＣＡＳレイテンシ設定用の制御信号ＳＣ１に基づき、ＣＡＳレイテンシ情報Ｖ１をスイッチ回路５に与える。
【０１３４】スイッチ回路５は、ＣＡＳレイテンシ情報Ｖ１に基づき、ノードＮ４〜Ｎ６間及びノードＮ５〜Ｎ６間のうち一方の経路を導通状態にする。すなわち、ＣＡＳレイテンシ情報Ｖ１が比較的大きいＣＡＳレイテンシを指示するときノードＮ４〜Ｎ６間を導通状態にし、比較的小さいＣＡＳレイテンシを指示するときノードＮ５〜Ｎ６間を導通状態する。
【０１３５】なお、ＣＡＳレイテンシ設定回路１の内部構成は図６で示した第１の実施例のＣＡＳレイテンシ設定回路１の内部構成と同じであり、また、スイッチ回路５の内部構成は図６で示した第１の実施例のスイッチ回路２と等価な構成であり、ノードＮ１〜Ｎ３がそれぞれノードＮ４〜Ｎ６に置き換わるだけである。
【０１３６】このような構成において、ＣＡＳレイテンシが比較的に大きい場合はスイッチ回路５によりノードＮ４〜ノードＮ６間が導通状態とされ、ディレイ素子５７による遅延だけで遅延クロック信号ＤＣＬＫを発生するため、比較的高い周波数のクロック信号ＲＣＬＫが出力可能となる。
【０１３７】ディレイ素子５７による遅延時間は、ＣＡＳレイテンシが大きい場合のＳＤＲＡＭの高速な動作周波数においてもＤＤＬＬ回路が外部クロック信号ｅｘｔＣＬＫをロックし、正確な内部クロック信号ｉｎｔＣＬＫ（＝発振信号ＶＣＬＫ）を発生することができる遅延時間に設定される。
【０１３８】すなわち、ＣＡＳレイテンシが大きい場合、高速動作を行うＳＤＲＡＭの動作周波数は合わせてＤＤＬＬ回路のロックできる周波数帯域を高くしておく。
【０１３９】そして、ＣＡＳレイテンシが小さい場合は、スイッチ回路５によりノードＮ５〜ノードＮ６間が導通状態とされ、ディレイ素子５７及びディレイライン５８による遅延により遅延クロック信号ＤＣＬＫを発生するため、比較的低い周波数の遅延クロック信号ＤＣＬＫが出力可能となる。
【０１４０】すなわち、ＣＡＳレイテンシが小さい場合のＳＤＲＡＭの低速な動作周波数に合わせてＤＤＬＬ回路のロックできる周波数帯域を低くしておく。
【０１４１】ディレイ素子５７及びディレイライン５８による遅延時間は、ＣＡＳレイテンシが小さい場合のＳＤＲＡＭの動作周波数においてもＰＬＬが外部クロック信号ｅｘｔＣＬＫをロックし、正確な内部クロック信号ｉｎｔＣＬＫを発生することができる遅延時間に設定される。
【０１４２】このように、第３の実施例のＳＤＲＡＭにおけるＤＤＬＬ回路は、ＳＤＲＡＭにおいて設定されるＣＡＳレイテンシに応じて、クロック信号ＥＣＬＫに対する遅延時間を切り換えてＤＤＬＬ回路のロックできる周波数帯域を広げることにより、動作周波数の変動があっても常に正確な内部クロック信号を発生することができる。」
　また、第４実施例には、第３実施例のＣＡＳレイテンシ設定回路に代えて、動作周波数設定回路を用いたものが記載されている。
  したがって、上記刊行物１には、次の発明が記載されている。
　複数のインバータを縦続接続したディレイ素子と、複数のインバータのうちの所定数をクロック信号が通過するように制御する位相検出器とを有し、この構成により、クロック信号に同期した遅延クロック信号を生成するようにした同期型半導体記憶装置。
（対比・検討）
　本件発明と上記刊行物１記載の発明とを対比すると、
(i)上記刊行物１記載の発明は、複数のインバータを縦続接続したディレイ素子を有しており、本件発明が、単位遅延ユニット複数段からなる可変遅延回路を有する点と実質的な差異はない。
(ii)上記刊行物１記載の発明においては、複数のインバータのうちの所定数をクロック信号が通過するように制御する位相検出器を有しており、ディレイ素子とこの位相検出器とを含む構成を上記刊行物１記載の発明が有するとする点は、本件発明が、単位遅延ユニット複数段からなる可変遅延回路を有し、外部クロック信号を所定段数の単位遅延ユニットを通過させることにより、外部クロック信号と位相同期した内部クロック信号を生成する位相同期回路を有するとする点と実質的な差異はない。
　したがって、本件発明と上記刊行物１記載の発明とは次の点で相違し、その余では一致する。
　本件発明が、位相同期回路に対して専用の電源を供給する専用電源回路を設けるとしているのに対し、上記刊行物１にはその点についての記載がない点
（相違点についての検討）
　しかるに、電位変動に帰因する遅延時間の変動を、遅延回路に対して専用の電源回路を設けることで抑制するとすることは、本件出願前普通に知られたことである（必要ならば、例えば、特開平２−１８９７９２号公報（定電圧発生回路を設けることが記載されている。）を参照されたい。）から、上記刊行物１記載の発明においても、遅延時間の変動が起こるということであれば、その遅延時間の変動を抑えるために、ディレイ素子への電源供給を専用の電源回路により行うとすることは当業者が適宜なし得ることにすぎない。
　その際、ディレイ素子を制御する位相検出回路に遅延時間の変動要因があるということであれば、その位相検出回路に対しても、専用の電源回路により電源供給を行うとすることは当業者が適宜なし得ることにすぎない。
（まとめ）
　したがって、本件発明は、上記刊行物１に記載された発明に基づき、周知技術を参酌して、当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　
　よって、結論のとおり審決する。