【事件の表示】
　特願２０１４−２６１２１８「サイリスタ−を利用したＲＡＭセル」拒絶査定不服審判事件〔平成２８年　６月２０日出願公開、特開２０１６−１１０６８１〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１　手続の経緯 
　本願は，平成２６年１２月８日の出願であって，平成２８年７月２１日付けで拒絶理由の通知がなされ，同年８月１６日付けで意見書と手続補正書の提出がなされ，同年１１月２９日付けで拒絶査定がなされた。これに対して平成２９年３月８日付けで拒絶査定不服審判の請求がなされ，当審において，平成３０年７月１０日付けで拒絶理由の通知がなされ，期間を指定して意見書を提出する機会を与えたが，請求人からは何らの応答もなかったものである。
第２　平成２８年８月１６日付けの手続補正（以下「本件補正」という。）
　本件補正により，特許請求の範囲の【請求項１】及び明細書の【０００２】，【０００４】，【０００５】は，各々次のとおり補正された。
１　本件補正前
（１）特許請求の範囲
「【請求項１】
　コンデンサ−等の従来のメモリー素子を使用せず、メモリー素子にサイリスタ素子を使うことで電流モードのメモリー機能を持たせ、抵抗代用のＦＥＴで電流−電圧変換を行う事によりスタティック−ＲＡＭ（以下、Ｓ−ＲＡＭ）より配線を簡素化し、また、センスアンプを使用しない事でダイナミック−ＲＡＭ（以下、Ｄ−ＲＡＭ）より高速にアクセス出来るようにしたＲＡＭセル。」
（２）明細書
「【０００２】
　この発明は、コンピューターのメモリーにおいて、コンデンサ−等の従来のメモリー素子を用いず、ゲート電圧で電流を制御できるＧＴＯ（ＧａｔｅＴｕｒｎ　Ｏｆｆ）サイリスタを使用することで電流モードのメモリー機能を持たせ、抵抗によって電流−電圧変換を行い、電圧出力を得られるようにしたものである。」
「【０００４】
　近年、コンピューターのシステム・クロックは次第に速くなり、ＣＰＵがメモリーをアクセスする時にＷａｉｔを掛けるのは避けられない状況となっている。それは、Ｄ−ＲＡＭがメモリーセルからデータを呼び出すのに　６０ｎｓ〜８０ｎｓ程時間がかかり、この時間がシステム・クロックの一周期の時間より遅いためにこうなるのである。
　この発明は、ＣＰＵのメモリーへのアクセスにＷａｉｔを掛ける為に遅くなる問題点を解決しようとするものである。また、リフレッシュ動作なし、プリチャ−ジタイム無しのためにＤ−ＲＡＭよりも速くアクセス出来るためである。」
「【０００５】
　この為、この発明においては、ＣＰＵのメモリーへのアクセスにおいてＷａｉｔを入れないように、メモリーの書き込み、読み出し動作を速くしている。」
２　本件補正後
（１）特許請求の範囲
「【請求項１】
　自然放電性の有るコンデンサー等の従来のメモリー素子を使用せず、電流モードのメモリー機能の有る、ゲート電圧で電流を制御できる、高電圧制御用のサイリスタをメモリー素子として利用する事で電流モードのメモリー機能を持たせ、抵抗代用のＦＥＴに依って電流−電圧変換を行い、しかも、今のＣＰＵのアーキテクチャ・動作に合う様にサイリスタでラムセルを構成し、Ｓ−ＲＡＭよりも配線を簡素化し、また、出力電圧が高いので、センス・アンプ等を使用する必要が無く、プリ・チャージタイムが無くなり、ＣＰＵのメモリーへのデータの入出力に於いて、ＷＡＩＴを入れる事無く、メモリーへの書き込み、読み出し動作を従来のＤ−ＲＡＭよりも高速に出来る様に構成したＲＡＭセル。
サイリスタは高耐圧・高電圧制御用にＰ型、Ｎ型の半導体層が厚く設計されているので、これを高速スイッチング用に設計し直せば良い。
　サイリスタと第１のトランジスタと、第２のトランジスタと、第３のトランジスタとを有し、前記サイリスタのアノードはサイリスタに電流を供給する第１の配線、Ｉ線に接続され、前記サイリスタのゲートは前記第１のトランジスタのソース又はドレインの一方に接続され、前記サイリスタのカソードは、前記第２のトランジスタのソース又はドレインの一方、及び、前記第３のトランジスタのソース又はドレインの一方に接続され、前記第１のトランジスタのソース又はドレインの他方は、データの読み込み／書き込み用の第２の配線、Ｄ線に接続され、前記第１のトランジスタのゲートは読み出し／書き込みの選択に用いる第３の配線、Ｒ／Ｗ線に接続され、前記第２のトランジスタのソース又はドレインの他方はサイリスタのゲート及び、第１のトランジスタのソース又はドレインの一方と接続され、前記第２のトランジスタのゲートは前記第２のトランジスタのソース又はドレインの他方に接続されて抵抗の代用となり、前記第３のトランジスタのソース又はドレインの他方は接地電位とし、前記第３のトランジスタのゲートは、第２のトランジスタのソース又はドレインの一方及び、第３のトランジスタのソース又はドレインの一方と接続されて抵抗の代用となる事を特徴とするＲＡＭセル。」
（２）明細書
「【０００２】
　この発明は、コンピューターのメモリーに於いて、自然放電性の有るコンデンサー等の従来のメモリー素子を使用せず、電流モードのメモリー機能の有る、ゲート電圧で電流を制御できる、高電圧制御用のサイリスタをメモリー素子として利用する事で電流モードのメモリー機能を持たせ、抵抗代用のＦＥＴに依って電流−電圧変換を行い、しかも、今のＣＰＵのアーキテクチャ・動作に合う様にサイリスタでラムセルを構成し、Ｓ−ＲＡＭよりも配線を簡素化し、また、出力電圧が高いので、センス・アンプ等を使用する必要が無く、プリ・チャージタイムが無くなり、ＣＰＵのメモリーへのデータの入出力に於いて、ＷＡＩＴを入れる事無く、メモリーへの書き込み、読み出し動作を従来のＤ−ＲＡＭよりも高速に出来る様に構成したＲＡＭセル。」
「【０００４】
　近年、コンピューターのシステム・クロックは次第に速くなり、ＣＰＵがメモリーをアクセスする時にＷＡＩＴを掛けるのは避けられない状況となって来ている。それは、Ｄ−ＲＡＭのメモリーセルから端子までデータが出力するのに６０〜８０ｎｓ程の時間がかかり、このアクセス・タイムがシステム・クロックの一周期の時間より遅い為に、ＣＰＵのメモリーアクセスにＷＡＩＴが入るのである。
　この発明は、ＣＰＵがメモリーへデータを読み書きする為に、ＣＰＵがメモリーにアクセスする毎にＷＡＩＴを掛ける為に遅くなる問題点を解決しようとする物である。しかも、自然放電性の有るコンデンサー等の従来のメモリー素子を使用せず、電流モードのメモリー機能の有る、高電圧制御用のサイリスタをメモリー素子として利用する事で電流モードのメモリー機能を持たせ、抵抗代用のＦＥＴに依って電流−電圧変換を行い、今のＣＰＵのアーキテクチャ・動作に合う様にサイリスタでラムセルを構成し、Ｓ−ＲＡＭよりも配線を簡素化し、また、出力電圧が高いので、センス・アンプ等を使用する必要が無く、プリ・チャージタイムが無くなり、ＣＰＵのメモリーへのデータの入出力に於いて、ＷＡＩＴを入れる事無く、メモリーへの書き込み、読み出し動作を従来のＤ−ＲＡＭよりも高速に出来る様に構成したＲＡＭセル。」
「【０００５】
　この為、この発明に於いては、電流モードのメモリー機能の有る、ゲート電圧で電流を制御できる、高電圧制御用のサイリスタを利用して電流モードのメモリー機能を持たせ、抵抗代用のＦＥＴに依って電流−電圧変換を行い、しかも、今のＣＰＵのアーキテクチャ・動作に合う様にサイリスタでラムセルを構成し、Ｓ−ＲＡＭよりも配線を簡素化し、また、出力電圧が高いので、センス・アンプ等を使用する必要が無く、プリ・チャージタイムが無くなり、ＣＰＵのメモリーへのデータの入出力に於いて、ＷＡＩＴを入れる事無く、メモリーへの書き込み、読み出し動作を従来のＤ−ＲＡＭよりも高速に出来る様に構成したＲＡＭセル。
サイリスタは高耐圧・高電圧制御用にＰ型、Ｎ型の半導体層が厚く設計されているので、これを高速スイッチング用に設計し直せば良い。」
第３　本願発明
　本願の請求項１に係る発明（以下「本願発明」という。）は，本件補正の特許請求の範囲の請求項１に記載された事項により特定される上記第２の２（１）に記載されたとおりのものである。
第４　当審の拒絶の理由 
　当審の平成３０年７月１０日付け拒絶理由通知の理由は，概略，次のとおりのものである。
１　（新規事項）平成２８年８月１６日付けでした手続補正は、願書に最初に添付した明細書、特許請求の範囲又は図面に記載した事項の範囲内においてしたものでないから、特許法第１７条の２第３項に規定する要件を満たしていない。 
  
２　（新規性）この出願の請求項１に係る発明は、その出願前に日本国内又は外国において、頒布された下記の引用文献１に記載された発明又は電気通信回線を通じて公衆に利用可能となった発明であるから、特許法第２９条第１項第３号に該当し、特許を受けることができない。 
  
３　（進歩性）この出願の請求項１に係る発明は、その出願前に日本国内又は外国において、頒布された下記の引用文献１〜３に記載された発明又は電気通信回線を通じて公衆に利用可能となった発明に基いて、その出願前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。 
  
４　（明確性）この出願は，特許請求の範囲の記載が不明なため，特許法第３６条第６項第２号に規定する要件を満たしていない。 
 　　　　　１　特開２００５−２２２６６８号公報 
 　　　　　２　特開平２−１９３３９２号公報 
 　　　　　３　特開２００７−４９１１３号公報 
第５　当審の判断
１　理由１（新規事項）について 
（１）特許請求の範囲の請求項１ 
　本件補正により，次の事項が変更または追加された。 
ア　「サイリスタ素子」は，「高電圧制御用のサイリスタ」に変更された。
イ　「サイリスタは高耐圧・高電圧制御用にＰ型、Ｎ型の半導体層が厚く設計されているので、これを高速スイッチング用に設計し直せば良い。」ことが，新たに追加された。 
ウ　「出力電圧が高いので、センス・アンプ等を使用する必要が無」いことが，新たに追加された。 
　しかしながら，出願当初の特許請求の範囲，明細書，図面（以下「当初明細書等」という）には，「サイリスタ」が「高電圧制御用のサイリスタ」であること，「サイリスタは高耐圧・高電圧制御用にＰ型、Ｎ型の半導体層が厚く設計されているので、これを高速スイッチング用に設計し直せば良い。」こと，「出力電圧が高い」ことは，記載されておらず，当初明細書等の記載から自明であるとも言えないから，当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において，新たな技術的事項を導入するものである。
（２）明細書 
　本件補正により，明細書の段落【０００２】では，「サイリスタ素子」が「高電圧制御用のサイリスタ」に変更された。段落【０００４】では，「出力電圧が高いので、センス・アンプ等を使用する必要が無」いことが新たに追加された。段落【０００５】では，「サイリスタは高耐圧・高電圧制御用にＰ型、Ｎ型の半導体層が厚く設計されているので、これを高速スイッチング用に設計し直せば良い。」ことが新たに追加された。
　しかしながら，上記（１）に記載したように，これらの事項は，出願当初明細書には記載されておらず、当初明細書等の記載から自明であるとも言えないから，当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において，新たな技術的事項を導入するものである。 
（３）したがって，本件補正は，当初明細書等に記載された事項の範囲内においてするものとはいえず，特許法１７条の２第３項に規定する要件を満たしていない。
２　理由２（新規性）について 
（１）引用文献１及び引用発明
　引用文献１の【特許請求の範囲】の【請求項１】，【発明の詳細な説明】の段落【０００１】〜【０００７】，【図面】の【図１】には，次の事項が記載されている。 
「【請求項１】
コンデンサ−等の従来のメモリー素子を使用せず、メモリー素子にサイリスタ素子を使うことで電流モードのメモリー機能を持たせ、抵抗代用のＦＥＴで電流−電圧変換を行う事によりスタティック−ＲＡＭ（以下、Ｓ−ＲＡＭ）より配線を簡素化し、また、センスアンプを使用しない事でダイナミック−ＲＡＭ（以下、Ｄ−ＲＡＭ）より高速にアクセス出来るようにしたＲＡＭセル。
「【０００１】
　この発明はコンピューターのメモリーに関する。
【発明の概要】
【０００２】
　この発明は、コンピューターのメモリーにおいて、コンデンサ−等の従来のメモリー素子を用いず、ゲート電圧で電流を制御できるＧＴＯ（Ｇａｔｅ　Ｔｕｒｎ　Ｏｆｆ）サイリスタを使用することで電流モードのメモリー機能を持たせ、抵抗によって電流−電圧変換を行い、電圧出力を得られるようにしたものである。
【背景技術】
【０００３】
　コンピュ−タ−のデ−タ処理のスピ−ドはＣＰＵの処理速度によっており、その処理時間の大部分をメモリ−とのデ−タの入出力に取られている。そのメモリ−セルは、
Ｄ−ＲＡＭでのメモリー素子はコンデンサであり、自然放電に対するリフレシュ動作
　そこで、
ＲＡＭセルのメモリー素子をサイリスタ素子に変えることでリフレシュ動作とプリチャージタイムにかかる時間を省き
［発明の開示］
【発明が解決しようとする問題点】
【０００４】
　近年、コンピューターのシステム・クロックは次第に速くなり、ＣＰＵがメモリーをアクセスする時にＷａｉｔを掛けるのは避けられない状況となっている。それは、Ｄ−ＲＡＭがメモリーセルからデータを呼び出すのに　６０ｎｓ〜８０ｎｓ程時間がかかり、この時間がシステム・クロックの一周期の時間より遅いためにこうなるのである。
　この発明は、ＣＰＵのメモリーへのアクセスにＷａｉｔを掛ける為に遅くなる問題点を解決しようとするものである。また、リフレッシュ動作なし、プリチャ−ジタイム無しのためにＤ−ＲＡＭよりも速くアクセス出来るためである。
【問題点を解決するための手段】
【０００５】
　この為、この発明においては、ＣＰＵのメモリーへのアクセスにおいてＷａｉｔを入れないように、メモリーの書き込み、読み出し動作を速くしている。
【発明の効果】
【０００６】
　
この発明によりＣＰＵのメモリ−へのアクセスがＷａｉｔ無しで出来るようになり
【図面の簡単な説明】
【０００７】
　図１が本発明のＲＡＭセルである。
　回路図はメモリー機能を持つＧＴＯ（Ｇａｔｅ　Ｔｕｒｎ　Ｏｆｆ）サイリスタと電流制限をする抵抗代用のＦＥＴ、サイリスタのゲ−ト抵抗用のＦＥＴ、それにメモリ−セルからデ−タの入出力を受け持つトランジスタ（ＦＥＴ）の４チップから構成されている。
　このＲＡＭセルに１を書き込むとＧＴＯサイリスタがＯＮとなり、電流を制限する抵抗代用のＦＥＴに電圧が発生し、ＲＡＭセルのロジックとしては１になる。この１を入出力用のトランジスタ（ＦＥＴ）で読みだす。また、このＲＡＭセルに０を書き込むとＧＴＯサイリスタがＯＦＦとなり、出力線は抵抗代用ＦＥＴでプル・ダウンされ、ＲＡＭセルのロジックとしては０になり、読みだすときはこの０を入出力用のＦＥＴで読みだす。電流制限用のＦＥＴはディプレッション型を用い、この抵抗値はＧＴＯサイリスタの保持電流と出力レベルに密接な関係がある。さらに、ＧＴＯサイリスタに電流を供給するＩ線が必要となる。しかし、このＲＡＭセルに対しての配線はＧＴＯサイリスタに電流を供給するＩ線とセルを選択するセレクター線、それにデータを入出力するビット線の３本だけですむ。」
　ここで，上記の記載事項について検討する。
　引用文献１の明細書には，段落【０００３】に「ＲＡＭセルのメモリー素子をサイリスタ素子に変えることでリフレシュ動作とプリチャージタイムにかかる時間を省き」，段落【０００６】に「この発明によりＣＰＵのメモリ−へのアクセスがＷａｉｔ無しで出来るようになり」と記載されている。 
　また，引用文献１の図１において，Ｉ線に接続されたＧＴＯサイリスタ，Ｄ線に接続されたメモリーセルからデータの入出力を受け持つＦＥＴ，サイリスタのゲート抵抗用のＦＥＴ，接地電位に接続された電流制限をする抵抗代用のＦＥＴをそれぞれ，「サイリスタ」，「第１のトランジスタ」，「第２のトランジスタ」，「第３のトランジスタ」とすると，引用文献１の図１には，
「サイリスタと第１のトランジスタと、第２のトランジスタと、第３のトランジスタとを有し、前記サイリスタのアノードはサイリスタに電流を供給するＩ線に接続され、前記サイリスタのゲートは前記第１のトランジスタのソース又はドレインの一方に接続され、前記サイリスタのカソードは、前記第２のトランジスタのソース又はドレインの一方、及び、前記第３のトランジスタのソース又はドレインの一方に接続され、前記第１のトランジスタのソース又はドレインの他方は、データの読み込み／書き込み用のＤ線に接続され、前記第１のトランジスタのゲートは読み出し／書き込みの選択に用いるＲ／Ｗ線に接続され、前記第２のトランジスタのソース又はドレインの他方はサイリスタのゲート及び、第１のトランジスタのソース又はドレインの一方と接続され、前記第２のトランジスタのゲートは前記第２のトランジスタのソース又はドレインの他方に接続されて抵抗の代用となり、前記第３のトランジスタのソース又はドレインの他方は接地電位とし、前記第３のトランジスタのゲートは、第２のトランジスタのソース又はドレインの一方及び、第３のトランジスタのソース又はドレインの一方と接続されて抵抗の代用となる事を特徴とするＲＡＭセル。」の構成が記載されているといえる。 
　
　上記から，引用文献１には，次の発明（以下「引用発明」という。）が記載されているものと認められる。
「コンデンサ−等の従来のメモリー素子を使用せず、メモリー素子にサイリスタ素子を使うことで電流モードのメモリー機能を持たせ、抵抗代用のＦＥＴで電流−電圧変換を行う事によりスタティック−ＲＡＭ（以下、Ｓ−ＲＡＭ）より配線を簡素化し、また、センスアンプを使用しない事でダイナミック−ＲＡＭ（以下、Ｄ−ＲＡＭ）より高速にアクセス出来，プリチャージタイムにかかる時間を省くことが出来，ＣＰＵのメモリ−へのアクセスがＷａｉｔ無しで出来る様に構成したＲＡＭセルであって，
　サイリスタと第１のトランジスタと、第２のトランジスタと、第３のトランジスタとを有し、前記サイリスタのアノードはサイリスタに電流を供給するＩ線に接続され、前記サイリスタのゲートは前記第１のトランジスタのソース又はドレインの一方に接続され、前記サイリスタのカソードは、前記第２のトランジスタのソース又はドレインの一方、及び、前記第３のトランジスタのソース又はドレインの一方に接続され、前記第１のトランジスタのソース又はドレインの他方は、データの読み込み／書き込み用のＤ線に接続され、前記第１のトランジスタのゲートは読み出し／書き込みの選択に用いるＲ／Ｗ線に接続され、前記第２のトランジスタのソース又はドレインの他方はサイリスタのゲート及び、第１のトランジスタのソース又はドレインの一方と接続され、前記第２のトランジスタのゲートは前記第２のトランジスタのソース又はドレインの他方に接続されて抵抗の代用となり、前記第３のトランジスタのソース又はドレインの他方は接地電位とし、前記第３のトランジスタのゲートは、第２のトランジスタのソース又はドレインの一方及び、第３のトランジスタのソース又はドレインの一方と接続されて抵抗の代用となる事を特徴とするＲＡＭセル。」
（２）対比
　本願発明と引用発明とを対比すると次のことがいえる。
　コンデンサーが自然放電する素子であること及びサイリスタがゲート電圧で電流を制御する素子であることは技術常識であり，引用発明ではメモリー素子に「サイリスタ」を用いていることから，本願発明と引用発明は，「自然放電性の有るコンデンサー等の従来のメモリー素子を使用せず、電流モードのメモリー機能の有る、ゲート電圧で電流を制御できる、サイリスタをメモリー素子として利用する事で電流モードのメモリー機能を持たせ」ている点で共通する。
　
　引用発明は，「センスアンプを使用しない事でダイナミック−ＲＡＭ（以下、Ｄ−ＲＡＭ）より高速にアクセス出来，プリチャージタイムにかかる時間を省くことが出来，ＣＰＵのメモリ−へのアクセスがＷａｉｔ無しで出来る」ものであるから，本願発明と引用発明は，「センス・アンプ等を使用する必要が無く、プリ・チャージタイムが無くなり、ＣＰＵのメモリーへのデータの入出力に於いて、ＷＡＩＴを入れる事無く、メモリーへの書き込み、読み出し動作を従来のＤ−ＲＡＭよりも高速に出来る様に構成したＲＡＭセル。」である点で共通する。
　引用発明のＲＡＭセルは，「ＣＰＵのメモリ−へのアクセスがＷａｉｔ無しで出来る」ものであるから，「今のＣＰＵのアーキテクチャ・動作に合う様にサイリスタでラムセルを構成」しているといえる。
　そうすると，本願発明は引用発明と次の点で一致し，また相違する。
［一致点］
　自然放電性の有るコンデンサー等の従来のメモリー素子を使用せず、電流モードのメモリー機能の有る、ゲート電圧で電流を制御できる、サイリスタをメモリー素子として利用する事で電流モードのメモリー機能を持たせ、抵抗代用のＦＥＴに依って電流−電圧変換を行い、しかも、今のＣＰＵのアーキテクチャ・動作に合う様にサイリスタでラムセルを構成し、Ｓ−ＲＡＭよりも配線を簡素化し、また、センス・アンプ等を使用する必要が無く、プリ・チャージタイムが無くなり、ＣＰＵのメモリーへのデータの入出力に於いて、ＷＡＩＴを入れる事無く、メモリーへの書き込み、読み出し動作を従来のＤ−ＲＡＭよりも高速に出来る様に構成したＲＡＭセル。
　サイリスタと第１のトランジスタと、第２のトランジスタと、第３のトランジスタとを有し、前記サイリスタのアノードはサイリスタに電流を供給する第１の配線、Ｉ線に接続され、前記サイリスタのゲートは前記第１のトランジスタのソース又はドレインの一方に接続され、前記サイリスタのカソードは、前記第２のトランジスタのソース又はドレインの一方、及び、前記第３のトランジスタのソース又はドレインの一方に接続され、前記第１のトランジスタのソース又はドレインの他方は、データの読み込み／書き込み用の第２の配線、Ｄ線に接続され、前記第１のトランジスタのゲートは読み出し／書き込みの選択に用いる第３の配線、Ｒ／Ｗ線に接続され、前記第２のトランジスタのソース又はドレインの他方はサイリスタのゲート及び、第１のトランジスタのソース又はドレインの一方と接続され、前記第２のトランジスタのゲートは前記第２のトランジスタのソース又はドレインの他方に接続されて抵抗の代用となり、前記第３のトランジスタのソース又はドレインの他方は接地電位とし、前記第３のトランジスタのゲートは、第２のトランジスタのソース又はドレインの一方及び、第３のトランジスタのソース又はドレインの一方と接続されて抵抗の代用となる事を特徴とするＲＡＭセル。」
［相違点］
　本願発明の「サイリスタ」は，「高電圧制御用のサイリスタ」であり，「サイリスタは高耐圧・高電圧制御用にＰ型、Ｎ型の半導体層が厚く設計されているので、これを高速スイッチング用に設計し直せば良い。」ものであり，本願発明の「ＲＡＭセル」は，「出力電圧が高い」ものであるのに対し，引用発明では「サイリスタ」がどのような用途向けのサイリスタであるか特定されておらず，「ＲＡＭセル」が出力電圧の高いものであることが特定されていない点。
（３）判断
　本願の出願当初の【特許請求の範囲】には【請求項１】のみが記載され，本願の出願当初の明細書には【発明の詳細な説明】〜【０００７】のみが記載され，本願の出願当初の【図面】には【図１】のみが記載されているところ，引用文献１の【請求項１】，段落【０００１】〜【０００７】，【図１】のそれぞれの内容は，本願の出願当初の【請求項１】，段落【０００１】〜段落【０００７】，【図１】のそれぞれの内容と同一である。
　そして，相違点の構成は，理由１（新規事項）の拒絶理由にも該当するものであるところ，理由１の新規事項の追加には該当しないというのであれば，相違点の構成は引用文献１に記載されているに等しいことになるから，本願発明は，引用文献１に記載された発明である。
３　理由３（進歩性）について 
　引用文献１には，上記２（１）に記載した引用発明が記載されており，本願発明は上記２（２）に記載した点で引用発明と一致しまた相違する。
　そこで，相違点について以下に検討する。
（１）引用文献２および３の記載
　引用文献２には，以下の事項が記載されている。
「【００１０】
  近年、上述した構成の
サイリスタをメモリーに用いる素子構成が提案
メモリーとして用いられるサイリスタのスイッチング速度にさらなる高速化が求められている
【００１１】
  そこで本発明は、スイッチング速度、とくにオン状態からオフ状態への高速でのスイッチングが可能なサイリスタ構成の半導体装置を提供すること、さらにはこのような半導体装置の駆動方法および製造方法を提供することを目的とする。」
　引用文献３には，以下の事項が記載されている。
「本発明では、
メモリセルとして記憶保持用のＰＮＰＮ素子（いわゆるサイリスタ）、検出用のＭＯＳトランジスタおよび記憶保持電流を制御する電流制御素子（例えば、抵抗）が用いられ
　したがって、メモリセル面積が従来のフリップフロップ型に比べて半分以下となり、また、データの保持電流は電流制御素子によって小さくなる。さらに、データの読出しはビット線電位の変化でなくＰＮＰＮ素子におけるＮＰＮトランジスタのコレクタ電位を変えて行っているので、大容量になって多くのセルがビット線に接続されても、
大きい読出し電流を実現して高速動作が可能となる
　引用文献２及び３の記載から，
「サイリスタでメモリーを構成すること。」
は，周知技術である。
（２）相違点について
　サイリスタでメモリーを構成することは，上記（１）に記載したように周知技術であるところ，一般にメモリーは高速動作が求められるものであるから，電力制御を主用途とするサイリスタをメモリーに用いる際には，電力制御のような高電圧を扱うサイリスタを高速動作を実現出来るように設計することは当業者が容易に想到し得ることであり，また，「センスアンプを使用しない」ものであり，かつ，「メモリーへの書き込み、読み出し動作を従来のＤ−ＲＡＭよりも高速に出来る」ものである引用発明では，ＲＡＭセルからの出力電圧を高くする必要があることは，当業者が普通に考えることである。
（３）作用効果について
　上記１（３）に記載したように，そもそも，引用文献１の【請求項１】，段落【０００１】〜【０００７】，【図１】のそれぞれの内容は，本願の出願当初の【請求項１】，段落【０００１】〜段落【０００７】，【図１】のそれぞれの内容と同一であるから，本願発明の奏する作用効果は，引用文献１に記載された技術の奏する作用効果から予測される範囲内のものに過ぎず，格別顕著なものということはできない。
  
４　理由４（明確性）について 
　請求項１には，「高電圧制御用のサイリスタをメモリー素子として利用する事で電流モードのメモリー機能を持たせ」ることと、「サイリスタは高耐圧・高電圧制御用にＰ型、Ｎ型の半導体層が厚く設計されているので、これを高速スイッチング用に設計し直せば良い」ことが記載されている。 
　前者の記載から判断すると，「サイリスタ」は「高電圧制御用」に設計されたものであると認められものの，後者の記載から判断すると，「サイリスタ」は「高電圧制御用」に設計されたものを「高速スイッチング用」に設計し直したものであると認められる。 
　そうすると，請求項１の記載では，「サイリスタ」が「高電圧制御用のサイリスタ」であるのか「高速スイッチング用のサイリスタ」であるのか依然として不明である。 
第６　むすび 
　以上のとおり、本件補正は，特許法１７条の２第３項に規定する要件を満たしておらず，また，本願は，特許請求の範囲の記載が特許法第３６条第６項２号に規定する要件を満たしていない。
　さらに，本願発明は，特許法第２９条第１項第３号に該当し、または、特許法第２９条第２項の規定により特許を受けることができない。
  したがって、本願は拒絶されるべきものである。
  よって，結論のとおり審決する。