(57)【要約】【課題】デジタルノイズを低減しつつ、高速処理が可能なデジタル・アナログ混載回路を提供すること。【解決手段】アナログ信号をサンプリングしてデジタル信号に変換するデジタル・アナログ混載回路１００において、アナログ信号の周波数よりも大きい周波数のクロック信号からアナログ値確定のタイミングを指示するアナログ値確定信号、及び、前記アナログ値確定信号より前記クロック信号の半周期未満、位相が遅れた遅延信号を生成する信号生成手段１２と、アナログ入力の端子から、前記アナログ値確定信号の立ち下がりのタイミングでアナログ値をキャパシタに蓄積するアナログ値保持手段１３と、前記信号生成手段から取得した前記遅延信号の立ち下がりを契機に、デジタル回路１５が動作を開始するためのデジタルクロック信号を生成するデジタルクロック信号生成手段１４と、を有することを特徴とする。【選択図】図８
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【特許請求の範囲】
【請求項１】
アナログ信号をサンプリングしてデジタル信号に変換するデジタル・アナログ混載回路において、
アナログ信号の周波数よりも大きい周波数のクロック信号から、アナログ値確定のタイミングを指示するアナログ値確定信号、及び、前記アナログ値確定信号より前記クロック信号の半周期未満、位相が遅れた遅延信号を生成する信号生成手段と、
アナログ入力の端子から、前記アナログ値確定信号の立ち下がりのタイミングでアナログ値をキャパシタに蓄積するアナログ値保持手段と、
前記信号生成手段から取得した前記遅延信号の立ち下がりを契機に、デジタル回路が動作を開始するためのデジタルクロック信号を生成するデジタルクロック信号生成手段と、
を有することを特徴とするデジタル・アナログ混載回路。
【請求項２】
前記信号生成手段は、半導体素子の１から数ゲート分に相当する時間、前記アナログ値確定信号よりも前記遅延信号の位相を遅らせる、
ことを特徴とする請求項１記載のデジタル・アナログ混載回路。
【請求項３】
前記信号生成手段は、位相がほぼ逆相の２つのアナログ値確定信号と、２つのアナログ値確定信号からそれぞれ位相が遅れた２つの遅延信号を生成し、
前記デジタルクロック生成手段は、２つの前記遅延信号のそれぞれの立ち下がりを契機に前記デジタルクロック信号を生成する、
ことを特徴とする請求項１又は２記載のデジタル・アナログ混載回路。
【請求項４】
前記アナログ値保持手段は、第１のアナログ値確定信号がＨレベルかつ第１の遅延信号がＨレベルの間、第１のキャパシタにアナログ値を蓄積し、
第２のアナログ値確定信号がＨレベルかつ第２の遅延信号がＨレベルの間、第１のキャパシタのアナログ値を第２のキャパシタに蓄積するサンプリング・ホールド回路である、
ことを特徴とする請求項３記載のデジタル・アナログ混載回路。
【請求項５】
前記デジタルクロック生成手段は、前記クロック信号の立ち下がりを契機に前記デジタルクロック信号を立ち下がらせる、
ことを特徴とする請求項１〜４いずれか１項記載のデジタル・アナログ混載回路。
【請求項６】
前記デジタルクロック信号の立ち上がり又は立ち下がりを契機に動作を開始するデジタル回路、
を有する請求項５項記載のデジタル・アナログ混載回路。
【請求項７】
前記デジタル回路は、前記サンプルホール手段が出力した前記デジタル信号をフィルタリングする、ことを特徴とする請求項５記載のデジタル・アナログ混載回路。
【請求項８】
アナログ信号をサンプリングしてデジタル信号に変換するデジタル・アナログ混載回路のデジタルクロック生成方法において、
アナログ信号の周波数よりも大きい周波数のクロック信号から、アナログ値確定のタイミングを指示するアナログ値確定信号、及び、前記アナログ値確定信号より前記クロック信号の半周期未満、位相が遅れた遅延信号を生成する信号生成ステップと、
アナログ入力の端子から、前記アナログ値確定信号の立ち下がりのタイミングでアナログ値をキャパシタに蓄積するアナログ値保持ステップと、
前記信号生成手段から取得した前記遅延信号の立ち下がりを契機に、デジタル回路が動作を開始するためのデジタルクロック信号を生成するデジタルクロック信号生成ステップと、を有することを特徴とするデジタルクロック生成方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、デジタル回路とアナログ回路が混載したデジタル・アナログ混載回路に関し、特に、デジタル回路に供給するデジタルクロックを生成するデジタル・アナログ混載回路に関する。
【背景技術】
【０００２】
Ａ／Ｄコンバータや通信、制御用の回路など多くの回路でアナログ回路とデジタル回路が混在したデジタル・アナログ回路が使用されている。デジタル・アナログ回路では一般にデジタル回路が発生するノイズ（以下、デジタルノイズという）が大きいため、デジタルノイズがアナログ信号に重畳し得ることが知られている。特に高精度Ａ／Ｄコンバータにおいてアナログ信号へデジタルノイズが重畳すると精度低下の要因になるため、デジタル・アナログ回路にはデジタルノイズがアナログ信号へ与える影響を低減する仕組みが搭載されることが多い（例えば、特許文献１参照。）。
【０００３】
図１は、従来のデジタル・アナログ回路の動作クロックの一例を示す。ＣＬＫは元のクロックを、φ１，φ2はデジタル回路を駆動させるクロックを、φＨはアナログ回路を駆動させるクロックを、それぞれ示す。なお、Ｑ１，Ｑ２は元のクロックＣＬＫから生成されたφＨを生成するためのクロックである。
【０００４】
アナログ信号には、φ１，φ２の変化時（立ち上がり及び立ち下がり）にデジタルノイズが重畳している。そこで、従来のアナログ回路は、φ１，φ２の変化と異なるタイミングであるφＨの立ち下がりエッジで、アナログ値を確定している。φＨの立ち下がりエッジでは、アナログ値にデジタルノイズが重畳していない。したがって、アナログ回路はデジタルノイズの影響を受けずに高精度なアナログ値をサンプリングできる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平１−２０６７２６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、図１のような動作クロックでは、アナログ用のクロックφＨとデジタル用のクロックφ１の間に元のクロックＣＬＫの半周期分の遅れが発生するという問題ある。すなわち、図１では（Ｂ）のタイミングがアナログ値の取得タイミングであるが、次のデジタル回路の動作タイミングである（Ｃ）まで、半ＣＬＫ周期分の遅れ時間が生じている。
【０００７】
ところで、アナログ回路がアナログ値をホールドした後、デジタルノイズが発生しても、アナログ回路の精度(例えば、Ａ／Ｄ変換器の変換精度)には影響を与えないため、可能な限り早期にデジタル回路を動作させることが好ましい。これにより、回路を早いクロック周波数で動作させることができるようになる。例えば、デジタル回路の動作クロックは高速化が進んでいるため、アナログ値の取得タイミングの後、半ＣＬＫ周期分も時間的な余裕を取れない場合がある。
【０００８】
本発明は、上記課題に鑑み、デジタルノイズを低減しつつ、高速処理が可能なデジタル・アナログ混載回路を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明は、アナログ信号をサンプリングしてデジタル信号に変換するデジタル・アナログ混載回路において、アナログ信号の周波数よりも大きい周波数のクロック信号からアナログ値確定のタイミングを指示するアナログ値確定信号、及び、前記アナログ値確定信号より前記クロック信号の半周期未満、位相が遅れた遅延信号を生成する信号生成手段と、アナログ入力の端子から、前記アナログ値確定信号の立ち下がりのタイミングでアナログ値をキャパシタに蓄積するアナログ値保持手段と、前記信号生成手段から取得した前記遅延信号の立ち下がりを契機に、デジタル回路が動作を開始するためのデジタルクロック信号を生成するデジタルクロック信号生成手段と、を有することを特徴とする。
【発明の効果】
【００１０】
上記課題に鑑み、デジタルノイズを低減しつつ、高速処理が可能なデジタル・アナログ混載回路を提供することができる。
【図面の簡単な説明】
【００１１】
【図１】従来のデジタル・アナログ回路の動作クロックの一例を示す図である。
【図２】本実施形態のデジタル・アナログ混載回路の概略的な作用を説明する図の一例である。
【図３】デジタル・アナログ混載回路の構成図の一例である。
【図４】２分周回路の一例を示す図である。
【図５】４相クロック生成回路の構成図の一例である。
【図６】サンプリング／積分回路の構成図の一例である。
【図７】デジタルクロック生成回路の構成図の一例である。
【図８】アナログデジタル混載回路が出力する各種の信号のシーケンス図の一例である。
【図９】従来の回路動作クロックの一例を示す図である。
【発明を実施するための形態】
【００１２】
以下、本発明を実施するための形態について図面を参照しながら説明する。
図２は、本実施形態のデジタル・アナログ混載回路の概略的な作用を説明する図の一例である。図２の信号ｄは信号ａに対しわずかに遅延した信号であり、信号ａと信号ｄは共にサンプリング／積分回路に供給される。
【００１３】
本実施形態のデジタル・アナログ混載回路は、アナログ回路部のサンプルホールド値確定タイミングに基づき、デジタル回路部に供給するデジタルクロック（以下、ＤＣＬＫ信号）を発生させることを特徴の１つとする。具体的には、アナログ回路部は信号ａの立ち下がりエッジでアナログ信号を確定し、デジタルクロック生成部はわずかに遅延した信号ｄの立ち下がりエッジでＤＣＬＫ信号を立ち上げる。デジタル回路はＤＣＬＫ信号の立ち上がりエッジで動作を開始する。
【００１４】
このように、本実施形態のデジタル・アナログ混載回路は、アナログ回路部がサンプルホールド値（アナログ値）を確定した後に、デジタル回路部が動作を開始するので、サンプルホールド値にはデジタルノイズが重畳してない。デジタル回路部はサンプルホールド値確定タイミング（信号ａの立ち下がり）を契機に発生するＤＣＬＫ信号により動作を開始するので、サンプルホールド値の取得の直後（信号ａと信号dの遅延分だけ後）にＤＣＬＫ信号を発生させることができる。
【００１５】
この結果、デジタル回路が動作している間にデジタルノイズが発生しても、次のサンプルホールド値確定タイミングまでには十分に動作が完了し、アナログ信号にデジタルノイズが重畳するおそれを低減できる。換言すれば、アナログ信号の確定の後、すぐにデジタル回路を動作させることができるのでデジタル回路を速いクロック周波数で動作させることができる。
【００１６】
図３は、デジタル・アナログ混載回路１００の構成図の一例を示す。デジタル・アナログ混載回路１００は、２分周回路１１、アナログ回路部１０、デジタルクロック生成回路１４、及び、デジタル回路１５を有する。２分周回路１１は元のＣＬＫ信号を２分周したＭＣＬＫ信号を４相クロック生成回路１２に出力する。元のＣＬＫ信号は、アナログ信号のベース周波数に対し十分に早い周波数（例えば、１２８倍以上）に設定されている。
【００１７】
４相クロック生成回路１２は４相のスイッチ信号φ１ａ、φ１ｄ、φ２ａ、φ２ｄを生成し、サンプリング／積分回路１３に出力すると共に、スイッチ信号φ１ｄとφ２ｄをデジタルクロック生成回路１４にも出力する。サンプリング／積分回路１３はアナログ信号をサンプリングすると共に積分する回路であり、積分したアナログ値を量子化したデジタル信号をデジタル回路１５に出力する。また、デジタルクロック生成回路１４はスイッチ信号φ１ｄとφ２ｄからデジタルクロック（ＤＣＬＫ信号）を生成してデジタル回路１５に出力する。以下、詳細に説明する。
【００１８】
図４は、２分周回路１１の一例を示す。Ｄ-ＦＦ回路１１０のＣＫ端子に元のＣＬＫ信号が入力され、出力端子Ｑ´（Ｑの反転端子）が入力端子Ｄに入力されている。なお、ＣＬＫ信号の周波数をｆとする。
【００１９】
Ｄ-ＦＦ回路１１０はＣＫ端子に入力されるＣＬＫ信号がＬからＨに変化した時、Ｄ端子に入力されている値を出力端子Ｑから出力する。よって、出力端子Ｑが出力する信号がＨレベルで、ＣＬＫ信号がＬレベルからＨレベルに変化すると、Ｄ-ＦＦ回路１１０はその時のＤ端子への入力である出力端子Ｑ´の状態Ｌレベルを出力端子Ｑから出力する。出力端子Ｑが出力する信号は次にＣＬＫ信号がＬレベルからＨレベルに変化するまで維持される。したがって、出力端子Ｑが出力する信号がＬレベルの状態で、ＣＬＫ信号がＬレベルからＨレベルに変化すると、Ｄ-ＦＦ回路１１０はその時のＤ端子への入力である出力端子Ｑ´の状態Ｈレベルを出力端子Ｑから出力する。なお、Ｄ-ＦＦ回路１１０の遅延は無視している。
【００２０】
このようにＣＬＫ信号の立ち上がりエッジで出力端子Ｑが出力する信号の状態がＬレベルからＨレベル、又は、ＨレベルからＬレベルに変化することで、Ｄ-ＦＦ回路１１０が出力するＭＣＬＫ信号の周波数は元のＣＬＫ信号の周波数の１／２になる（２分周される）。なお、２分周回路１１を含め各回路が出力する信号を図８に示した。
【００２１】
図５は、４相クロック生成回路１２の構成図の一例を示す。４相クロックは、サンプリング／積分回路１３のスイッチをそれぞれがオン／オフするために生成される。このスイッチは、サンプリング／積分回路１３がアナログ信号をサンプリング及び積分するための計４つのスイッチ（図６のＳＷ１〜４）である。
【００２２】
４相クロック生成回路１２は、ＮＯＲ回路１２２とＮＯＲ回路１２３に対し、インバータ回路１２４、１２５が、ＮＯＲ回路１２２とＮＯＲ回路１２７に対し、インバータ回路１２８，１２９が、多段に接続された構成を有する。ＮＯＲ回路１２２には、インバータ回路１２１を介してＳＴＢ信号とＭＣＬＫ信号が入力される。ＳＴＢ信号はデジタル・アナログ混載回路１００の動作中、Ｈレベルを維持するので、インバータ回路１２１を通過したＳＴＢ信号は、デジタル・アナログ混載回路１００の動作中、Ｌレベルとなる。このため、ＮＯＲ回路１２２はＭＣＬＫ信号がＨレベルの時にＬレベルを、ＭＣＬＫ信号がＬレベルの時にＨレベルを出力する。
【００２３】
ＮＯＲ回路１２２が出力した信号は、ＮＯＲ回路１２３に入力されるとともに、インバータ回路１２６を介してＮＯＲ回路１２７に入力される。ＮＯＲ回路１２３のもう一方の入力は、ＮＯＲ回路１２７が出力した信号を最終段のインバータ回路１２９が出力した信号である。ＮＯＲ回路１２７のもう一方の入力は、ＮＯＲ回路１２３が出力した信号を最終段のインバータ回路１２５が出力した信号である。
【００２４】
ＮＯＲ回路１２３の後段には、偶数個のインバータ回路１２４が直列に接続されており、その出力がスイッチ信号φ２ａとなっている。また、スイッチ信号φ２ａが抽出された位置よりも後段には偶数個のインバータ回路１２５が直列に接続されており、その出力がスイッチ信号φ２ｄとなっている。スイッチ信号φ２ａに対しスイッチ信号φ２ｄはわずかに遅延する。
【００２５】
同様に、ＮＯＲ回路１２７の後段には、ＮＯＲ回路１２３側と同じ数のインバータ回路１２８が直列に接続されており、その出力がスイッチ信号φ１ａとなっている。また、スイッチ信号φ１ａが抽出された位置よりも後段には、ＮＯＲ回路１２３側と同じ数のインバータ回路１２９が直列に接続されており、その出力がスイッチ信号φ１ｄとなっている。
【００２６】
図８に示すように、インバータ１２６の作用によりスイッチ信号φ１ａとφ２ａはほぼ逆位相となり、スイッチ信号φ１ｄとφ２ｄはほぼ逆位相となる。また、スイッチ信号φ２ｄは、ＮＯＲ回路１２５の段数によりスイッチ信号φ２ａに対し１〜数ゲート（ＮＯＲ回路１２５を構成するトランジスタのゲート）分遅れた信号となる。この遅延は最大でもＣＬＫ信号の半周期未満とすることが好適である。スイッチ信号φ１ｄは、ＮＯＲ回路１２９の段数によりスイッチ信号φ１ａに対し１〜数ゲート分遅れた信号となる。このような信号の遅延量は、ＮＯＲ回路１２５，１２９の段数だけでなく、ＮＯＲ回路１２５，１２９に含まれるトランジスタのサイズ（トランジスタのゲート数）によっても調整可能である。したがって、このような調整により所望の遅延量が得られる。
【００２７】
図６は、サンプリング／積分回路１３の構成図の一例を示す。サンプリング／積分回路１３は、ＳＷ１〜４、キャパシタ１３１，オペアンプ１３３、及び、オペアンプ１３３と並列に接続されたキャパシタ１３２を有する。アナログ信号は端子Ｖｉｎから入力される。並列に接続されたＳＷ３とＳＷ４はコンデンサ１３１に対し直列に接続され、このコンデンサ１３１に対し直列にＳＷ１とＳＷ２が並列に接続されている。
【００２８】
オペアンプ１３３とキャパシタ１３２は並列に接続され、オペアンプ１３３の反転入力端子にはＳＷ１が、非反転入力端子にはリファレンス電圧ＶＲＥＦが印加されている。
【００２９】
ＳＷ２とＳＷ３がオン、ＳＷ４とＳＷ１がオフとなっている間、コンデンサ１３１には、アナログ入力電圧とリファレンス電圧ＶＲＥＦとの差に応じた電荷がサンプリングされる。その後、ＳＷ２とＳＷ３がオフ、ＳＷ４とＳＷ１がオンになると、コンデンサ１３１に蓄積された電荷は、コンデンサ１３２に流れ込んで蓄積される。オペアンプ１３３の非反転入力端子にはリファレンス電圧ＶＲＥＦが印加されているので、オペアンプ１３３が出力する電圧はリファレンス電圧ＶＲＥＦとコンデンサ１３２の電圧の差に比例した値になる。オペアンプの作用により、反転入力端子の電圧は非反転入力端子に印加されたリファレンス電圧ＶＲＥＦと同じ電圧になる。コンデンサ１３１にはリファレンス電圧ＶＲＥＦとアナログ入力電圧と差に応じた電圧が印加されているので、コンデンサ１３１に蓄積された全ての電荷は、コンデンサ１３２に移動する。
【００３０】
なお、量子化部１３４は、サンプリング／積分回路１３から出力された電圧を閾値と比較して、所定の値以上であれば＋１を出力し、所定の値未満であれば−１を出力する。
【００３１】
図８に示すスイッチ信号φ１ａ、φ１ｄ、φ２ａ、φ２ｄのＨレベルでＳＷ１〜４がオンになるとし、それぞれのスイッチ信号は以下のＳＷ１〜４をオンオフする。
スイッチ信号φ１ａ：ＳＷ２
スイッチ信号φ１ｄ：ＳＷ３
スイッチ信号φ２ａ：ＳＷ１
スイッチ信号φ２ｄ：ＳＷ４
スイッチ信号φ１ａがＨレベルかつスイッチ信号φ１ｄがＨレベルの間、ＳＷ２及びＳＷ３がオンになり、ＳＷ１及びＳＷ４はオフである。したがって、スイッチ信号φ１ｄがＨレベルになってからスイッチ信号φ１aがLレベルになるまでの間、入力信号はコンデンサ１３１に蓄積される（サンプリング）。φ１ａ信号がＬレベルになることでＳＷ２がオフになるとコンデンサ１３１の電圧がリファレンス電圧ＶＲＥＦだけ低下するので、Ｖｉｎからコンデンサ１３１にほとんど電荷が蓄積されない。よって、アナログ値はφ１ａ信号がLレベルになりＳＷ２がオフになると確定する。
【００３２】
同様に、スイッチ信号φ２ａがＨレベルかつスイッチ信号φ２ｄがＨレベルの間、ＳＷ１及びＳＷ４がオンになり、ＳＷ２及びＳＷ３はオフである。したがって、スイッチ信号φ２ｄがＨレベルになってからスイッチ信号φ２ａがLレベルになるまでの間、コンデンサ１３１に蓄積された電荷は、ＳＷ４に接続されたリファレンス電圧ＶＲＥＦとの差分だけコンデンサ１３２に蓄積される（積分）。φ２ａ信号がLレベルになりＳＷ１がオフになるとコンデンサ１３２には電荷が蓄積されないので、アナログ値（積分値）はφ２ａ信号がLレベルになりＳＷ１がオフになると確定する。
【００３３】
図７は、デジタルクロック生成回路１４の構成図の一例を示す。デジタルクロック生成回路１４は、２つのインバータ回路１４２、１４４、２つのＤ-ＦＦ回路１４１，１４３、及び、ＯＲ回路１４５を有する。それぞれのＤ-ＦＦ回路１４１，１４３のＲ端子には元のＣＬＫ信号が入力され、それぞれのＤ端子はＨレベルにプルアップされている。
【００３４】
Ｄ-ＦＦ回路１４１のＣＫ端子にはスイッチ信号φ１ｄにインバータ１４２を通した値が入力され、Ｄ-ＦＦ回路１４３のＣＫ端子にはスイッチ信号φ２ｄにインバータ１４４を通した値が入力される。それぞれのＤ-ＦＦ回路１４１，１４３の出力端子ＱはＯＲ回路１４５の入力に接続されている。いずれのＤ-ＦＦ回路１４１，１４３においても、Ｒ端子はＣＬＫ信号のＨレベルからＬレベルへの立ち下がりにより出力端子Ｑの出力をＬレベルにセットする。
【００３５】
したがって、Ｄ-ＦＦ回路１４１は、スイッチ信号φ１ｄがＨレベルからＬレベルに変化すると出力端子ＱからＨレベルを出力し、ＣＬＫ信号がＨレベルからＬレベルに変化すると出力端子ＱからＬレベルを出力する。Ｄ-ＦＦ回路１４３は、スイッチ信号φ２ｄがＨレベルからＬレベルに変化すると出力端子ＱからＨレベルを出力し、ＣＬＫ信号がＨレベルからＬレベルに変化すると出力端子ＱからＬレベルを出力する。
【００３６】
ＯＲ回路１４５は、それぞれのＤ-ＦＦ回路１４１，１４３の出力端子Ｑが出力する信号の一方がＨレベルならＨレベルを出力する。ＯＲ回路１４５が出力する信号がデジタル回路１５に供給されるＤＣＬＫ信号となる。よって、ＤＣＬＫ信号はそれぞれのＤ-ＦＦ回路１４１，１４３の出力端子Ｑが出力する信号を重畳した信号である。
【００３７】
デジタル回路１５は、ＤＣＬＫ信号の立ち上がりを検出して動作を開始する。デジタル回路１５はサンプリング／積分回路１３が出力するデジタル信号にノイズ除去などの
処理を施し、所定の周波数成分を抽出するデジタルフィルターとなる。このようにデジタル・アナログ混載回路１００はＡ／Ｄ変換器として作用する。
【００３８】
また、デジタル回路１５はデジタルフィルターとして処理を施した信号に、適切な処理を行うＡＳＩＣとしての機能を有することもできる。ＡＳＩＣがどのような処理を行うかはアナログ信号によって異なるが、例えば、車載されるセンサがアナログ信号を出力する場合、デジタル回路１５はアクチュエータの制御値を決定する等の処理を行う。
【００３９】
図８は、本実施形態のデジタル・アナログ混載回路１００が出力する各種の信号のシーケンス図の一例を示す。図8（ａ）は元のＣＬＫ信号であり、図８（ｂ）はＣＬＫ信号を２分周したＭＣＬＫ信号であり、図８（ｃ）はスイッチ信号φ１ａであり、図８（ｄ）はスイッチ信号φ１ｄであり、図８（ｅ）はスイッチ信号φ２ａであり、図８（ｆ）はスイッチ信号φ２ｄであり、図８（ｇ）はＤＣＬＫ信号であり、図８（ｈ）はアナログ信号である。
【００４０】
４相クロック生成回路１２にて説明したように、スイッチ信号φ１aとスイッチ信号φ２aの立ち下がりはアナログ信号のアナログ値を確定する。デジタルクロック生成回路１４にて説明したように、スイッチ信号φ１aとスイッチ信号φ２aのそれぞれからわずかに遅延したスイッチ信号φ１ｄとスイッチ信号φ２ｄの立ち上がりは、ＤＣＬＫ信号の立ち上がりの契機となっている。スイッチ信号φ１ｄとスイッチ信号φ２ｄはほぼ逆位相で、かつ、ＤＣＬＫ信号はＣＬＫ信号の立ち下がりで立ち下がるので、ＤＣＬＫ信号の周波数は元のＣＬＫ信号の周波数と同じになる。したがって、デジタル回路１５を高速に動作させることができる。
【００４１】
図示するように、スイッチ信号φ１ａからφ１ｄ、又は、スイッチ信号φ２ａからφ２ｄは、１〜数ゲート分の遅延しかないので、アナログ信号の確定の直後にデジタル回路１５が動作を開始することができる。この結果、デジタルノイズがアナログ信号に重畳するおそれがあるという理由で、アナログ値の確定タイミングを遅らせるなどの調整が不要になる。よって、デジタル回路１５の動作時間だけでＣＬＫ信号（すなわちＤＣＬＫ信号）の周期を決定できるため、ＣＬＫ信号の周波数を最大化することができる。ＣＬＫ信号の周波数ｆはサンプリング／積分回路１３のサンプリング周波数なので、Ａ／Ｄ変換の高精度化が可能になる。
【００４２】
このような効果に示唆されるように、本実施形態のデジタル・アナログ混載回路１００は、デジタルノイズの発生期間が長い場合に有効になる。デジタル回路１５はＤＣＬＫ信号の立ち上がりを契機に動作を開始するが、その後、デジタル回路１５の最終トランジスタが動作を終了するまでデジタルノイズがアナログ信号に重畳されうる。したがって、デジタル回路１５の動作時間が長いほどアナログ値の確定タイミングに制約が生じやすく、高周波数化とアナログ値をサンプリングするタイミング決定（高精度化）の両立が困難になりやすい。
【００４３】
図９は図８と比較するための従来の回路動作クロックの一例を示す図である。従来、信号φ１の立ち上がりと立ち下がりでデジタル部が動作を開始すると、デジタル回路の動作完了までデジタルノイズが発生しアナログ信号に重畳する。従来の回路において、信号φHの立ち下がりでアナログ値が確定する場合、このタイミングではアナログ信号にデジタルノイズが重畳している。このように、デジタル回路１５の動作時間が長いと、アナログ値にデジタルノイズが重畳しやすく高周波数化と高精度化の両立が困難であった。
【００４４】
これに対し、本実施形態のデジタル・アナログ混載回路１００は、アナログ値の確定直後にデジタル回路１５が動作を開始するので、デジタルノイズの発生期間が同じでも高周波数化と高精度化の両立が容易である。例えば、デジタル回路１５の動作時間にアナログ値の確定タイミングのための若干のマージンを設けるだけで、ＣＬＫ信号の周波数を決定できる。
【００４５】
また、デジタル回路１５の動作時間が十分に短いのであれば、デジタル回路１５をＤＣＬＫ信号の立ち下がりで動作開始させてもよいし、ＤＣＬＫ信号の立ち上がりと立ち下がりの両方で動作開始させてもよい。後者の場合、デジタル回路１５はＣＬＫ信号の周波数ｆの倍の周波数で動作することができる。
【符号の説明】
【００４６】
１０  アナログ回路部
１１  ２分周回路
１２  ４相クロック生成回路
１３  サンプリング／積分回路
１４  デジタルクロック生成回路
１５  デジタル回路
１００  アナログ・デジタル混載回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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