【事件の表示】
　特願２０１６−５０８５９０「半導体装置」拒絶査定不服審判事件〔平成２７年　９月２４日国際公開、ＷＯ２０１５／１４１３２７、請求項の数（８）〕について、次のとおり審決する。
【結　論】
　原査定を取り消す。
　本願の発明は、特許すべきものとする。
【理　由】
第１　手続の経緯
　本願は，平成２７年（２０１５年）２月９日（優先権主張　平成２６年３月１９日　以下，「本願優先日」という。）を国際出願日とする出願であって，その手続の経緯は以下のとおりである。
　　平成２８年　３月　４日　　　手続補正書の提出
　　平成２９年　４月１０日付け　拒絶理由通知書
　　平成２９年　６月１５日　　　意見書，手続補正書の提出
　　平成２９年　７月２６日付け　拒絶査定（以下，「原査定」という。）
　　平成２９年１１月　１日　　　審判請求書，手続補正書の提出
第２　補正の却下の決定
［補正の却下の決定の結論］
　平成２９年１１月１日にされた手続補正（以下，「本件補正」という。）を却下する。
［理由］
１　補正の内容
　本件補正は，特許請求の範囲及び発明の詳細な説明について補正するもので，特許請求の範囲については，下記（１）から，下記（２）へと補正するものである。
（１）本件補正前の特許請求の範囲
「【請求項１】
　第１導電型の第１半導体層と、
　前記第１半導体層の一方の表面層に選択的に設けられた第２導電型の第２半導体層と、
　前記第２半導体層の内部に選択的に設けられた第１導電型の第３半導体層と、
　前記第２半導体層および前記第３半導体層を貫通して前記第１半導体層に達するトレンチと、
　前記第１半導体層の一方の表面層に選択的に設けられ、前記トレンチによって前記第２半導体層と分離された第２導電型の第４半導体層と、
　前記第４半導体層を覆う層間絶縁膜と、
　前記第１半導体層の他方の表面層に設けられた第２導電型の第５半導体層と、
　前記第２半導体層および前記第３半導体層と導電接続され、かつ前記層間絶縁膜によって前記第４半導体層と電気的に絶縁された第１電極と、
　前記第５半導体層と導電接続された第２電極と、
　前記トレンチの内部に、前記トレンチの内壁に沿って設けられたゲート絶縁膜と、
　前記トレンチの内部の、前記ゲート絶縁膜の内側に設けられた第１ゲート電極と、
　前記第４半導体層の、前記層間絶縁膜側に、前記トレンチと離れて設けられた溝と、
　前記溝の内部に、前記第４半導体層を覆うように埋め込まれたＬＯＣＯＳ膜と、
　前記ＬＯＣＯＳ膜の内側に設けられた凹状部と、
　前記凹状部の内側に設けられた第２ゲート電極と、
　を備えることを特徴とする半導体装置。
　　【請求項２】
　前記第２ゲート電極と前記層間絶縁膜との界面は、前記第２半導体層と前記第１電極との界面とほぼ等しい高さにあることを特徴とする請求項１に記載の半導体装置。
　　【請求項３】
　前記第１ゲート電極と前記第２ゲート電極とは、前記トレンチと前記溝とが並ぶ方向に互いに分離されていることを特徴とする請求項１または２に記載の半導体装置。
　　【請求項４】
　第１導電型の第１半導体層と、
　前記第１半導体層の一方の表面層に選択的に設けられた第２導電型の第２半導体層と、
　前記第２半導体層の内部に選択的に設けられた第１導電型の第３半導体層と、
　前記第２半導体層および前記第３半導体層を貫通して前記第１半導体層に達するトレンチと、
　前記第１半導体層の一方の表面層に選択的に設けられ、前記トレンチによって前記第２半導体層と分離された第２導電型の第４半導体層と、
　前記第４半導体層を覆う層間絶縁膜と、
　前記第１半導体層の他方の表面層に設けられた第２導電型の第５半導体層と、
　前記第２半導体層および前記第３半導体層と導電接続され、かつ前記層間絶縁膜によって前記第４半導体層と電気的に絶縁された第１電極と、
　前記第５半導体層と導電接続された第２電極と、
　前記トレンチの内部に、前記トレンチの内壁に沿って設けられたゲート絶縁膜と、
　前記トレンチの内部の、前記ゲート絶縁膜の内側に設けられた第１ゲート電極と、
　前記第４半導体層上に、前記トレンチと離して設けられ、前記第４半導体層を覆うＬＯＣＯＳ膜と、
　前記ＬＯＣＯＳ膜の最も厚さが厚い肉厚部上に設けられた第２ゲート電極と、
　を備え、
　隣り合う前記ＬＯＣＯＳ膜の端部と前記トレンチの側壁との間隔は、前記ＬＯＣＯＳ膜の前記肉厚部の厚さ以上であることを特徴とする半導体装置。
　　【請求項５】
　前記ＬＯＣＯＳ膜の前記端部は、前記トレンチ側に近づくにつれて厚さが薄くなる傾斜を有し、
　前記第２ゲート電極は、前記ＬＯＣＯＳ膜の前記端部以外の厚さの厚い部分全体を覆うことを特徴とする請求項４に記載の半導体装置。
　　【請求項６】
　前記第２ゲート電極の端部は、前記ＬＯＣＯＳ膜の前記端部の傾斜と同じ方向に傾いて前記ＬＯＣＯＳ膜の前記端部の傾斜になだらかにつながるテーパー状となっていることを特徴とする請求項５に記載の半導体装置。
　　【請求項７】
　隣り合う前記ＬＯＣＯＳ膜の前記端部と前記トレンチの側壁との間隔は１．０μｍ以上２．０μｍ以下であることを特徴とする請求項５に記載の半導体装置。」
（２）本件補正後の特許請求の範囲
「【請求項１】
　第１導電型の第１半導体層と、
　前記第１半導体層の一方の表面層に選択的に設けられた第２導電型の第２半導体層と、
　前記第２半導体層の内部に選択的に設けられた第１導電型の第３半導体層と、
　前記第２半導体層および前記第３半導体層を貫通して前記第１半導体層に達するトレンチと、
　前記第１半導体層の一方の表面層に選択的に設けられ、前記トレンチによって前記第２半導体層と分離された第２導電型の第４半導体層と、
　前記第４半導体層を覆う層間絶縁膜と、
　前記第１半導体層の他方の表面層に設けられた第２導電型の第５半導体層と、
　前記第２半導体層および前記第３半導体層と導電接続され、かつ前記層間絶縁膜によって前記第４半導体層と電気的に絶縁された第１電極と、
　前記第５半導体層と導電接続された第２電極と、
　前記トレンチの内部に、前記トレンチの内壁に沿って設けられたゲート絶縁膜と、
　前記トレンチの内部の、前記ゲート絶縁膜の内側に設けられた第１ゲート電極と、
　前記第４半導体層の表面層に、隣り合う前記トレンチとの間に前記トレンチと離れて設けられた溝と、
　前記溝の内部に、前記第４半導体層を覆うように埋め込まれたＬＯＣＯＳ膜と、
　前記ＬＯＣＯＳ膜の内側に設けられた、前記溝の内壁に沿う凹状部と、
　前記凹状部の内側に設けられた第２ゲート電極と、
　を備え、
　前記第２ゲート電極は、前記第４半導体層の上部を覆うように設けられ、前記第１ゲート電極と電気的に接続されていることを特徴とする半導体装置。
　　【請求項２】
　前記第２ゲート電極と前記層間絶縁膜との界面は、前記第２半導体層と前記第１電極との界面とほぼ等しい高さにあることを特徴とする請求項１に記載の半導体装置。
　　【請求項３】
　前記第１ゲート電極と前記第２ゲート電極とは、前記トレンチと前記溝とが並ぶ方向に互いに分離されていることを特徴とする請求項１または２に記載の半導体装置。
　　【請求項４】
　隣り合う前記トレンチと前記溝との間隔は０．５μｍ以上３．０μｍ以下とする請求項１に記載の半導体装置。
　　【請求項５】
　第１導電型の第１半導体層と、
　前記第１半導体層の一方の表面層に選択的に設けられた第２導電型の第２半導体層と、
　前記第２半導体層の内部に選択的に設けられた第１導電型の第３半導体層と、
　前記第２半導体層および前記第３半導体層を貫通して前記第１半導体層に達するトレンチと、
　前記第１半導体層の一方の表面層に選択的に設けられ、前記トレンチによって前記第２半導体層と分離された第２導電型の第４半導体層と、
　前記第４半導体層を覆う層間絶縁膜と、
　前記第１半導体層の他方の表面層に設けられた第２導電型の第５半導体層と、
　前記第２半導体層および前記第３半導体層と導電接続され、かつ前記層間絶縁膜によって前記第４半導体層と電気的に絶縁された第１電極と、
　前記第５半導体層と導電接続された第２電極と、
　前記トレンチの内部に、前記トレンチの内壁に沿って設けられたゲート絶縁膜と、
　前記トレンチの内部の、前記ゲート絶縁膜の内側に設けられた第１ゲート電極と、
　前記第４半導体層上において、隣り合う前記トレンチの間に前記トレンチと離して設けられ、前記第４半導体層を覆うＬＯＣＯＳ膜と、
　前記ＬＯＣＯＳ膜の最も厚さが厚い肉厚部上の全面に設けられた第２ゲート電極と、
　を備え、
　前記第２ゲート電極は、前記第１ゲート電極と電気的に接続され、
　隣り合う前記ＬＯＣＯＳ膜の端部と前記トレンチの側壁との間隔は、前記ＬＯＣＯＳ膜の前記肉厚部の厚さ以上であることを特徴とする半導体装置。
　　【請求項６】
　前記ＬＯＣＯＳ膜の前記端部は、前記トレンチ側に近づくにつれて厚さが薄くなる傾斜を有し、
　前記第２ゲート電極は、前記ＬＯＣＯＳ膜の前記端部以外の厚さの厚い部分全体を覆うことを特徴とする請求項５に記載の半導体装置。
　　【請求項７】
　前記第２ゲート電極の端部は、前記ＬＯＣＯＳ膜の前記端部の傾斜と同じ方向に傾いて前記ＬＯＣＯＳ膜の前記端部の傾斜になだらかにつながるテーパー状となっていることを特徴とする請求項６に記載の半導体装置。
　　【請求項８】
　隣り合う前記ＬＯＣＯＳ膜の前記端部と前記トレンチの側壁との間隔は１．０μｍ以上２．０μｍ以下であることを特徴とする請求項６に記載の半導体装置。」
２　補正の目的
　本件補正により追加された請求項４は，「隣り合う前記トレンチと前記溝との間隔」について，「０．５μｍ以上３．０μｍ以下とする」との新たな発明特定事項を追加するものであり，また，請求項を増加するものであるから，特許請求の範囲の減縮を目的とするものではない。
　また，請求項の削除，誤記の訂正，明りょうでない記載の釈明を目的とするものでもない。
３　むすび
　以上のとおり，上記補正後の請求項４に係る補正事項を含む本件補正は，特許法第１７条の２第５項の規定に違反するものであり，同法第１５９条第１項で読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　よって，上記補正の却下の決定の結論のとおり決定する。
第３　原査定の概要
　原査定（平成２９年７月２６日付け拒絶査定）の概要は次のとおりである。
１　この出願の請求項１ないし４に係る発明は，引用文献１及び２に記載された発明に基づいて，本願優先日前にその発明の属する技術分野における通常の知識を有する者が容易に発明をすることができたものであるから，特許法第２９条第２項の規定により特許を受けることができない。
２　この出願の請求項４及び７に係る発明は，引用文献５に記載された発明に基づいて，本願優先日前にその発明の属する技術分野における通常の知識を有する者が容易に発明をすることができたものであるから，特許法第２９条第２項の規定により特許を受けることができない。
３　この出願の請求項５及び６に係る発明は，引用文献５及び４に記載された発明に基づいて，本願優先日前にその発明の属する技術分野における通常の知識を有する者が容易に発明をすることができたものであるから，特許法第２９条第２項の規定により特許を受けることができない。
引用文献１：特開２０１３−２５８１９０号公報
引用文献２：特開２００８−０５３２７６号公報
引用文献４：特開２００５−２２３２２８号公報
引用文献５：特開２００９−１９４０４４号公報
第４　本願発明
　本件補正は，上記「第２　補正の却下の決定」のとおり却下された。
　したがって，本願の請求項に係る発明，平成２９年６月１５日付け手続補正書により補正された特許請求の範囲に記載された事項により特定される，以下のとおりのものである（以下，「本願発明１」ないし「本願発明７」という。）。（再掲）
「【請求項１】
　第１導電型の第１半導体層と、
　前記第１半導体層の一方の表面層に選択的に設けられた第２導電型の第２半導体層と、
　前記第２半導体層の内部に選択的に設けられた第１導電型の第３半導体層と、
　前記第２半導体層および前記第３半導体層を貫通して前記第１半導体層に達するトレンチと、
　前記第１半導体層の一方の表面層に選択的に設けられ、前記トレンチによって前記第２半導体層と分離された第２導電型の第４半導体層と、
　前記第４半導体層を覆う層間絶縁膜と、
　前記第１半導体層の他方の表面層に設けられた第２導電型の第５半導体層と、
　前記第２半導体層および前記第３半導体層と導電接続され、かつ前記層間絶縁膜によって前記第４半導体層と電気的に絶縁された第１電極と、
　前記第５半導体層と導電接続された第２電極と、
　前記トレンチの内部に、前記トレンチの内壁に沿って設けられたゲート絶縁膜と、
　前記トレンチの内部の、前記ゲート絶縁膜の内側に設けられた第１ゲート電極と、
　前記第４半導体層の、前記層間絶縁膜側に、前記トレンチと離れて設けられた溝と、
　前記溝の内部に、前記第４半導体層を覆うように埋め込まれたＬＯＣＯＳ膜と、
　前記ＬＯＣＯＳ膜の内側に設けられた凹状部と、
　前記凹状部の内側に設けられた第２ゲート電極と、
　を備えることを特徴とする半導体装置。
　　【請求項２】
　前記第２ゲート電極と前記層間絶縁膜との界面は、前記第２半導体層と前記第１電極との界面とほぼ等しい高さにあることを特徴とする請求項１に記載の半導体装置。
　　【請求項３】
　前記第１ゲート電極と前記第２ゲート電極とは、前記トレンチと前記溝とが並ぶ方向に互いに分離されていることを特徴とする請求項１または２に記載の半導体装置。
　　【請求項４】
　第１導電型の第１半導体層と、
　前記第１半導体層の一方の表面層に選択的に設けられた第２導電型の第２半導体層と、
　前記第２半導体層の内部に選択的に設けられた第１導電型の第３半導体層と、
　前記第２半導体層および前記第３半導体層を貫通して前記第１半導体層に達するトレンチと、
　前記第１半導体層の一方の表面層に選択的に設けられ、前記トレンチによって前記第２半導体層と分離された第２導電型の第４半導体層と、
　前記第４半導体層を覆う層間絶縁膜と、
　前記第１半導体層の他方の表面層に設けられた第２導電型の第５半導体層と、
　前記第２半導体層および前記第３半導体層と導電接続され、かつ前記層間絶縁膜によって前記第４半導体層と電気的に絶縁された第１電極と、
　前記第５半導体層と導電接続された第２電極と、
　前記トレンチの内部に、前記トレンチの内壁に沿って設けられたゲート絶縁膜と、
　前記トレンチの内部の、前記ゲート絶縁膜の内側に設けられた第１ゲート電極と、
　前記第４半導体層上に、前記トレンチと離して設けられ、前記第４半導体層を覆うＬＯＣＯＳ膜と、
　前記ＬＯＣＯＳ膜の最も厚さが厚い肉厚部上に設けられた第２ゲート電極と、
　を備え、
　隣り合う前記ＬＯＣＯＳ膜の端部と前記トレンチの側壁との間隔は、前記ＬＯＣＯＳ膜の前記肉厚部の厚さ以上であることを特徴とする半導体装置。
　　【請求項５】
　前記ＬＯＣＯＳ膜の前記端部は、前記トレンチ側に近づくにつれて厚さが薄くなる傾斜を有し、
　前記第２ゲート電極は、前記ＬＯＣＯＳ膜の前記端部以外の厚さの厚い部分全体を覆うことを特徴とする請求項４に記載の半導体装置。
　　【請求項６】
　前記第２ゲート電極の端部は、前記ＬＯＣＯＳ膜の前記端部の傾斜と同じ方向に傾いて前記ＬＯＣＯＳ膜の前記端部の傾斜になだらかにつながるテーパー状となっていることを特徴とする請求項５に記載の半導体装置。
　　【請求項７】
　隣り合う前記ＬＯＣＯＳ膜の前記端部と前記トレンチの側壁との間隔は１．０μｍ以上２．０μｍ以下であることを特徴とする請求項５に記載の半導体装置。」
第５　引用文献の記載及び引用発明等
１　引用文献１
（１）引用文献１の記載
　原査定の拒絶の理由に引用された引用文献１には，図面とともに次の事項が記載されている。（下線は当審で付加した。以下同じ。）
「【０００１】
　本願は、半導体装置（または半導体集積回路装置）および半導体装置（または半導体集積回路装置）の製造方法に関し、特にＩＧＢＴのデバイス技術およびＩＧＢＴの製造方法に適用して有効な技術に関する。」
「【００５２】
　　１．本願の主要な実施の形態（変形例を含む）の
狭アクティブセルＩＥ型トレンチゲートＩＧＢＴ
　このセクションでは、具体的な例を示して、先の定義等を補足するとともに、本願の代表的具体例を抜き出して、その概要を説明するとともに、全体の予備的な説明を行う。なお、図２および３に於いては、広域図の簡潔性を確保するため、一部の不純物領域の構造を大幅に簡素化して図示している（詳細構造は、例えば、図４等参照）。
【００５３】
　図１は本願の主要な実施の形態（変形例を含む）の狭アクティブセルＩＥ型トレンチゲートＩＧＢＴにおけるデバイス構造のアウトラインを説明するための狭アクティブセルＩＥ型トレンチゲートＩＧＢＴデバイスチップのセル領域およびその周辺の上面模式レイアウト図である。図２は図１のセル領域端部切り出し領域Ｒ１のＡ−Ａ’断面に対応するデバイス模式断面図である。図３は図１のセル領域内部切り出し領域Ｒ２のＢ−Ｂ’断面に対応するデバイス模式断面図である図４は本願の一実施の形態に関する図１の線状単位セル領域およびその周辺Ｒ５の拡大上面図である。これらに基づいて、本願の主要な実施の形態（変形例を含む）の狭アクティブセルＩＥ型トレンチゲートＩＧＢＴにおけるデバイス構造のアウトラインを説明する。」
「【００５６】
　（２）
狭アクティブセル型単位セルおよび交互配列方式の説明（主に図２）
　次に、図１のセル領域端部切り出し領域Ｒ１のＡ−Ａ’断面を図２に示す。
図２に示すように、チップ２の裏面１ｂ（半導体基板の裏側主面または第２の主面）の半導体領域（この例では、シリコン単結晶領域）には、Ｐ＋型コレクタ領域１８が設けられており、その表面にはメタルコレクタ電極１７が設けられている。半導体基板２の主要部を構成するＮ−型ドリフト領域２０（第１導電型のドリフト領域）とＰ＋型コレクタ領域１８（第２導電型コレクタ領域）との間には、Ｎ型フィールドストップ領域１９（第１導電型フィールドストップ領域）が設けられている。
【００５７】
　
一方、Ｎ−型ドリフト領域２０の表面側１ａ（半導体基板の表側主面または第１の主面）の半導体領域には、多数のトレンチ２１が設けられており、その中には、ゲート絶縁膜２２を介して、トレンチゲート電極１４が埋め込まれている。
【００５８】
　また、
これらのトレンチ２１は、各領域を区画する働きをしており、
【００５９】
　セル周辺接合領域３５の外側のＮ−型ドリフト領域２０の表面側１ａの半導体領域には、Ｐ型のフローティングフィールドリング３６が設けられており、この表面１ａ上には、フィールドプレート４が設けられ、Ｐ＋型ボディコンタクト領域２５ｒを介して、フローティングフィールドリング３６に接続されている。
【００６０】
　次に、セル領域１０を更に説明する。ダミーセル領域３４は、Ｎ＋型エミッタ領域１２を有さない以外は、構造およびサイズとも、基本的に線状アクティブセル領域４０ａと同じであり、Ｐ型ボディ領域１５の表面に設けられたＰ＋型ボディコンタクト領域２５ｄは、メタルエミッタ電極８と接続されている。
【００６１】
　セル領域１０の内部領域の大部分は、基本的に、線状単位セル領域４０を単位格子とする並進対象の繰り返し構造（なお、厳密な意味での対象性を要求するものではない。以下同じ）をしている。単位格子としての線状単位セル領域４０は、線状アクティブセル領域４０ａとその両側の半幅の線状インアクティブセル領域４０ｉから構成されているが、具体的には、隣接する線状アクティブセル領域４０ａの間に全幅の線状インアクティブセル領域４０ｉが配置されていると見ることができる（図４参照）。
【００６２】
　
線状アクティブセル領域４０ａの半導体基板の表側主面１ａ（第１の主面）側半導体表面領域には、Ｐ型ボディ領域１５が設けられており、その表面には、Ｎ＋型エミッタ領域１２（第１導電型のエミッタ領域）およびＰ＋型ボディコンタクト領域２５が設けられている。このＮ＋型エミッタ領域１２およびＰ＋型ボディコンタクト領域２５は、メタルエミッタ電極８と接続されている。
【００６３】
　一方、
線状インアクティブセル領域４０ｉの半導体基板の表側主面１ａ（第１の主面）側半導体表面領域には、同様に、Ｐ型ボディ領域１５が設けられており、その下部のＮ−型ドリフト領域２０には、両側のトレンチ２１の下端部をカバーし、それよりも深いＰ型フローティング領域１６（第２導電型フローティング領域）が設けられている。
「【００６８】
　（３）
非交互配列方式の説明（主に図３）
　次に、
非交互配列方式の線状単位セル領域４０の具体例を図３に示す。
図３の例では、隣接する線状アクティブセル領域４０ａ間に挿入される線状インアクティブサブセル領域４０ｉｓ（図２の線状インアクティブセル領域４０ｉに対応するデバイス要素）が複数となっている。
【００６９】
　これと同様に、交互配列方式においても、一部に於いて、挿入数を複数としてもよい。なお、交互配列方式のメリットは、トレンチの数が少ないので、平面構造を比較的単純にすることが可能である。また、ゲート容量を不用意に増加させないメリットもある。一方、非交互配列方式のメリットは、ゲート容量を小さくさせすぎずに、耐圧を下げることなく、比較的広い線状インアクティブセル領域の幅Ｗｉを設定できるところに有る。アプリケーションやゲートドライブ条件によっては、小さすぎるゲート容量では全体設計最適化が困難となる場合もありえるため、必要に応じてデバイス設計として調整できる手段を確保する事は、有効である。」
「【００７２】
　　２．本願の一実施の形態（Ｐ型ディープフローティング＆ホールバリア組み合わせ構造）における狭アクティブセルＩＥ型トレンチゲートＩＧＢＴのデバイス構造の説明（主に図５から図９）
　このセクションでは、セクション１の説明を踏まえて、各実施の形態に共通な具体的チップ上面レイアウトおよび単位セル構造（アクティブセル１次元間引き構造）の一例（セクション１の図１、図２および図４に対応）を説明する。このセクションで説明するセル構造は、交互配列方式の狭アクティブセル型単位セルである。」
「【００８７】
　　３．本願の前記一実施の形態の狭アクティブセルＩＥ型トレンチゲートＩＧＢＴの製造方法に対応する主要製造プロセスの説明（主に図１０から図２４）
　このセクションでは、セクション２で説明したデバイス構造に対する製造方法の一例を示す。以下では、セル領域１０を中心に説明するが、周辺部等については、必要に応じて図１、図２、図４等を参照する。
【００８８】
　図１０は本願の前記一実施の形態のデバイス構造に対応する製造方法を説明するための図７に対応する製造工程中（ホールバリア領域導入工程）におけるデバイス断面図である。図１１は本願の前記一実施の形態のデバイス構造に対応する製造方法を説明するための図７に対応する製造工程中（Ｐ型フローティング領域導入工程）におけるデバイス断面図である。図１２は本願の前記一実施の形態のデバイス構造に対応する製造方法を説明するための図７に対応する製造工程中（トレンチ加工用ハードマスク成膜工程）におけるデバイス断面図である。図１３は本願の前記一実施の形態のデバイス構造に対応する製造方法を説明するための図７に対応する製造工程中（トレンチハードマスク加工工程）におけるデバイス断面図である。図１４は本願の前記一実施の形態のデバイス構造に対応する製造方法を説明するための図７に対応する製造工程中（トレンチ加工工程）におけるデバイス断面図である。図１５は本願の前記一実施の形態のデバイス構造に対応する製造方法を説明するための図７に対応する製造工程中（トレンチ加工用ハードマスク除去工程）におけるデバイス断面図である。図１６は本願の前記一実施の形態のデバイス構造に対応する製造方法を説明するための図７に対応する製造工程中（引き伸ばし拡散およびゲート酸化工程）におけるデバイス断面図である。図１７は本願の前記一実施の形態のデバイス構造に対応する製造方法を説明するための図７に対応する製造工程中（ゲートポリシリコンエッチバック工程）におけるデバイス断面図である。図１８は本願の前記一実施の形態のデバイス構造に対応する製造方法を説明するための図７に対応する製造工程中（Ｐ型ボディ領域およびＮ＋型エミッタ領域導入工程）におけるデバイス断面図である。図１９は本願の前記一実施の形態のデバイス構造に対応する製造方法を説明するための図８に対応する製造工程中（Ｐ＋型ボディコンタクト領域およびＰ＋型埋め込みボディコンタクト領域導入工程）におけるデバイス断面図である。図２０は本願の前記一実施の形態のデバイス構造に対応する製造方法を説明するための図７に対応する製造工程中（層間絶縁膜成膜工程）におけるデバイス断面図である。図２１は本願の前記一実施の形態のデバイス構造に対応する製造方法を説明するための図７に対応する製造工程中（コンタクトホール形成工程）におけるデバイス断面図である。図２２は本願の前記一実施の形態のデバイス構造に対応する製造方法を説明するための図７に対応する製造工程中（表面メタル成膜工程）におけるデバイス断面図である。図２３は本願の前記一実施の形態のデバイス構造に対応する製造方法を説明するための図７に対応する製造工程中（裏面研削および裏面不純物導入工程）におけるデバイス断面図である。図２４は本願の前記一実施の形態のデバイス構造に対応する製造方法を説明するための図７に対応する製造工程中（裏面メタル電極形成工程）におけるデバイス断面図である。これらに基づいて、本願の前記一実施の形態の狭アクティブセルＩＥ型トレンチゲートＩＧＢＴの製造方法に対応する主要製造プロセスを説明する。
・・・　中　略　・・・
【００９４】
　次に、
図１２に示すように、半導体ウエハ１の表面１ａ上のほぼ全面に、たとえば、ＣＶＤ（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）等により、酸化シリコン系絶縁膜等のトレンチ形成用ハードマスク膜３２（例えば、厚さ４５０ｎｍ程度）を成膜する。
【００９５】
　次に、
図１３に示すように、半導体ウエハ１の表面１ａ上のほぼ全面に、トレンチハードマスク膜加工用レジスト膜３３を塗布等により形成し、通常のリソグラフィにより、パターニングする。パターニングされたトレンチハードマスク膜加工用レジスト膜３３をマスクとして、たとえば、ドライエッチングにより、トレンチ形成用ハードマスク膜３２をパターニングする。その後、アッシング等により、不要になったレジスト膜３３を除去する。
【００９６】
　次に、
図１４に示すように、パターニングされたトレンチ形成用ハードマスク膜３２を用いて、たとえば、異方性ドライエッチングにより、トレンチ２１を形成する。
【００９７】
　その後、
図１５に示すように、たとえば、弗酸系酸化シリコン膜エッチング液等を用いたウエットエッチングにより、不要になったトレンチ形成用ハードマスク膜３２を除去する。
【００９８】
　次に、図１６に示すように、Ｐ型フローティング領域１６およびＮ型ホールバリア領域２４に対する引き延ばし拡散（たとえば、摂氏１２００度、３０分程度）を実行する。このように、トレンチ形成後に、Ｐ型フローティング領域１６およびＮ型ホールバリア領域２４に対する引き延ばし拡散を実施することは、その深さおよび、その横方向の広がりを制御する上で有利である。
【００９９】
　続いて、たとえば、
熱酸化もしくはＣＶＤ、もしくはその両方等により、半導体ウエハ１の表面１ａ上およびトレンチ２１の内面のほぼ全面に、ゲート絶縁膜２２（例えば、厚さ１２０ｎｍ程度）を形成する。
【０１００】
　次に、
図１７に示すように、トレンチ２１を埋め込むように、ゲート絶縁膜２２上の半導体ウエハ１の表面１ａ上およびトレンチ２１の内面のほぼ全面に、たとえばＣＶＤ等により、燐がドープされたドープトポリシリコン（Ｄｏｐｅｄ　Ｐｏｌｙ−Ｓｉｌｉｃｏｎ）膜２７を成膜する（例えば、厚さ６００ｎｍ程度）。次に、たとえば、ドライエチング等（たとえば、ガス系はＳＦ
６
等）により、ポリシリコン膜２７をエッチバックすることにより、トレンチ２１内にトレンチゲート電極１４を形成する。
・・・　中　略　・・・
【０１０５】
　次に、
図２０に示すように、半導体ウエハ１の表面１ａ上のほぼ全面に、たとえば、ＣＶＤ等により、層間絶縁膜２６として、たとえば、ＰＳＧ（Ｐｈｏｓｐｈｓｉｌｉｃａｔｅ　Ｇｌａｓｓ）膜を成膜する（厚さは、たとえば、６００ｎｍ程度）。
【０１０６】
　次に、
図２１に示すように、層間絶縁膜２６上の半導体ウエハ１の表面１ａ上に、通常のリソグラフィにより、コンタクト溝形成用レジスト膜を形成する。続いて、たとえば、異方性ドライエッチング等（ガス系は、たとえば、Ａｒ/ＣＨＦ
３
/ＣＦ
４
等）により、コンタクト溝１１（またはコンタクトホール）を形成する。その後、アッシング等により、不要になったレジスト膜を除去する。
【０１０７】
　次に、
図２２に示すように、スパッタリング等により、たとえば、アルミニウム系電極膜８（メタルエミッタ電極８となる）を形成する。具体的には、たとえば、以下のような手順で実行する。まず、たとえばスパッタリング成膜より、半導体ウエハ１の表面１ａ上のほぼ全面にバリアメタル膜として、ＴｉＷ膜を（たとえば、厚さ２００ｎｍ程度）を形成する（ＴｉＷ膜中のチタンの多くの部分は、後の熱処理によって、シリコン界面に移動してシリサイドを形成して、コンタクト特性の改善に寄与するが、これらの過程は煩雑であるので図面には表示しない）。
【０１０８】
　続いて、たとえば、窒素雰囲気、摂氏６５０度程度で、３０分程度のシリサイドアニールを実行する。続いて、バリアメタル膜上のほぼ全面に、コンタクト溝１１を埋め込むように、たとえばスパッタリング成膜より、アルミニウムを主要な成分とする（たとえば、数％シリコン添加、残りはアルミニウム）アルミニウム系メタル膜（たとえば、厚さ５マイクロメートル程度）を形成する。続いて、通常のリソグラフィによって、アルミニウム系メタル膜およびバリアメタル膜からなるメタルエミッタ電極８をパターニングする（ドライエッチングのガス系としては、たとえば、Ｃｌ２/ＢＣｌ３等）。更に、ファイナルパッシベーション膜として、たとえば、ポリイミドを主要な成分とする有機膜（たとえば、厚さ２．５マイクロメートル程度）等をウエハ１のデバイス面１ａのほぼ全面に塗布し、通常のリソグラフィによって、図５のエミッタパッド９、ゲートパッド６等を開口する。」
【図２】
【図３】
【図１７】
【図２２】
（２）引用文献１発明及び引用文献１記載事項
　前記（１）では，図３に記載された発明の各構成が何であるか具体的に記載されていないが，図２に記載された発明については，前記（１）に記載されているように，各構成が何であるか具体的に記載されており，また，図３に記載された発明の各構成について，図２に記載された発明の各構成と同様の構成について同じ参照番号が付されていることから，図３に記載された発明の各構成において図２に記載された発明の各構成と同じ参照番号が付された構成については，図２に記載された発明において説明されたと同じ構成であると認められる。
　そうすると，引用文献１図３には次の発明（以下，「引用文献１発明」という。）が記載されていると認められる。
「半導体基板２の主要部を構成するＮ−型ドリフト領域２０と，
　チップ２の裏面１ｂ（半導体基板の裏側主面または第２の主面）の半導体領域２には，Ｐ＋型コレクタ領域１８が設けられており，その表面にはメタルコレクタ電極１７が設けられ，
　Ｎ−型ドリフト領域２０の表面側１ａの半導体領域には、多数のトレンチ２１が設けられ，その中には，ゲート絶縁膜２２を介して，トレンチゲート電極１４が埋め込まれ，
　これらのトレンチ２１は，各領域を区画する働きをしており，
　線状アクティブセル領域４０ａの半導体基板の表側主面１ａ側半導体表面領域には，Ｐ型ボディ領域１５が設けられており，その表面には，Ｎ＋型エミッタ領域１２およびＰ＋型ボディコンタクト領域２５が設けられ，このＮ＋型エミッタ領域１２およびＰ＋型ボディコンタクト領域２５は，メタルエミッタ電極８と接続されており，
　線状インアクティブセル領域４０ｉ，４０ｉｓの半導体基板の表側主面１ａ側半導体表面領域には，同様に，Ｐ型ボディ領域１５が設けられており，その下部のＮ−型ドリフト領域２０には，両側のトレンチ２１の下端部をカバーし，それよりも深いＰ型フローティング領域１６が設けられ，
　隣接する線状アクティブセル領域４０ａ間に挿入される線状インアクティブサブセル領域が２つとなり，
　Ｐ型ボディ領域１５の表面全面に層間絶縁膜２６を成膜された，
　非交互配列方式の狭アクティブセルＩＥ型トレンチゲートＩＧＢＴ。」
　また，上記（１）には，以下の事項（以下，「引用文献１記載事項」という。）が記載されていると認められる。
「Ｐ型ボディ領域１５の表面に設けられた，Ｎ＋型エミッタ領域１２およびＰ＋型ボディコンタクト領域２５と，メタルエミッタ電極８とを接続する際，
　ポリシリコン膜２７をエッチバックすることにより，トレンチ２１内にトレンチゲート電極１４を形成した後に，
　トレンチ２１内にトレンチゲート電極１４を形成した際に生じた段差を含む，半導体ウエハ１の表面１ａ上のほぼ全面に，層間絶縁膜２６を成膜し，
　層間絶縁膜２６にコンタクト溝１１を形成し，
　層間絶縁膜２６上に，メタルエミッタ電極８を形成し，その上面を平坦面とすること。」
２　引用文献２
（１）引用文献２の記載
　原査定の拒絶の理由に引用された引用文献２には，図面とともに次の事項が記載されている。
「【０００１】
　本発明は、半導体装置の製造方法に関し、特にトレンチゲート構造を有する半導体装置の製造方法に関する。
【背景技術】
【０００２】
　近年では、半導体装置の集積度の向上に伴い、
トレンチにゲート電極を埋め込む、所謂、トレンチゲート構造を有する半導体装置
【０００３】
　従来のトレンチゲート構造を有する半導体装置の製造方法の一例を図３，４を用いて説明する。
【０００４】
　図３，４は従来の半導体装置の製造工程におけるトレンチゲート構造の形成方法を模式的に示す縦断面図である。
【０００５】
　先ず、図３（ａ）に示すように、
単結晶シリコンからなる半導体基板５１上に酸化シリコン膜５２ａを形成する。
【０００６】
　次に、図３（ｂ）に示すように、
フォトリソグラフィ法およびエッチング法を用いて所定パターンの開口部５３を設けて酸化シリコンからなるマスク５２を得る。
【０００７】
　次に、図３（ｃ）に示すように、
そのマスク５２をエッチングマスクとして用いて異方性エッチングを行い、半導体基板５１にトレンチ５４を形成する。
【０００８】
　その後、図３（ｄ）に示すように、マスクを除去する。
【０００９】
　次に、図４（ｅ）に示すように、
トレンチ５４の内壁面を含む半導体基板５１上に熱酸化法により、酸化シリコンからなる５００Å程度のゲート絶縁膜５５を形成する。
【００１０】
　次に、図４（ｆ）に示すように、
半導体基板５１上に、ＣＶＤ法により、多結晶シリコンからなるゲート電極となる導電膜５６を形成し、トレンチ５４内部を充填する。
【００１１】
　その後、図４（ｇ）に示すように、
ゲート電極となる導電膜をドライエッチング法でエッチバックして、ゲート電極５７を得る。
【特許文献１】特開２００１−３２６２７３号公報　　図１６
【発明の開示】
【発明が解決しようとする課題】
【００１２】
　しかしながら、上記のような従来の製造方法では、
ゲート電極となる導電膜５６をエッチバックしてゲート電極５７を得る際に、半導体基板５１表面に導電膜５６を残さないようにするため、どうしてもオーバエッチングする必要があった。
【００１３】
　
そして、このオーバエッチングの際には、ゲート絶縁膜５５がエッチングストッパの役目をするため、半導体基板５１表面ではエッチングが停止状態となり、トレンチ５４内の導電膜５６のエッチングだけが進行した。
【００１４】
　
このため、半導体基板５１表面に対して、ゲート電極５７の上面が一定深さだけ低くなる段差Ｌが生じることは避けられなかった。
【００１５】
　
このような段差Ｌが生じると、後工程で半導体基板５１表面に形成されるソース領域（図示せず）に対して、ゲート電極５７の深さ位置が外れる格好となり、ＦＥＴとして動作しなくなるおそれがあった。
【００１６】
　本発明の課題は、ゲート電極となる導電膜のエッチバックの際に生じる、半導体基板表面とゲート電極上面との間の段差の発生を防止できる半導体装置の製造方法を提供することである。」
「【実施例】
【００２０】
　本発明のトレンチゲート構造を有する半導体装置の製造方法の一例を図１，図２を用いて説明する。
【００２１】
　図１，２は本発明の半導体装置の製造工程におけるトレンチゲート構造の形成方法を模式的に示す縦断面図である。
【００２２】
　先ず、図１（ａ）に示すように、
単結晶シリコンからなる半導体基板５１上に、ＣＶＤ法により、窒化シリコン膜１０２ａを形成する。
【００２３】
　次に、図１（ｂ）に示すように、
フォトリソグラフィ法およびエッチング法を用いて所定パターンの開口部１０３を設けて窒化シリコンからなるマスク１０２を得る。
【００２４】
　次に、図１（ｃ）に示すように、
そのマスク１０２をエッチングマスクとして用いて異方性エッチングを行い、半導体基板５１にトレンチ５４を形成する。
【００２５】
　次に、図１（ｄ）に示すように、
窒化シリコンからなるマスク１０２を選択酸化マスクとして用いて、トレンチ５４の内壁面に熱酸化法により酸化シリコンからなる５００Å程度のゲート絶縁膜１０４を形成する。
【００２６】
　その後、図２（ｅ）に示すように、
窒化シリコンからなるマスク１０２を熱リン酸で除去する。
【００２７】
　これにより、トレンチ５４の内壁面はゲート絶縁膜１０４で被覆され、半導体基板５１表面は露出した状態となる。
【００２８】
　次に、図２（ｆ）に示すように、
半導体基板５１上に、ＣＶＤ法により、多結晶シリコンからなるゲート電極となる導電膜５６を形成し、トレンチ５４内部を充填する。
【００２９】
　その後、図２（ｇ）に示すように、
ゲート電極となる導電膜をドライエッチング法でエッチバックして、ゲート電極１０５を得る。
【００３０】
　尚、
エッチバックは、半導体基板５１表面に導電膜５６が残らないように、半導体基板５１表面が露出してなお、半導体基板５１が一定深さだけ除去されるまでオーバーエッチングする。
【００３１】
　これにより、エッチングレートが小さいゲート絶縁膜１０４の先端部１０４ａが半導体基板５１表面から突出した格好となるため、この突出部は、フッ酸やフッ化アンモニウムを用いた等方性エッチングで除去するとよい。
【００３２】
　尚、上記では、突出部を等方性エッチングで除去することで説明したが、異方性エッチングで除去してもよい。
【００３３】
　上記のように、マスク１０２除去工程で、ゲート絶縁膜１０４（酸化シリコン）を除去しないエッチャントを用いると、トレンチ５４内壁面にゲート絶縁膜１０４を形成した後、マスク１０２だけを除去でき、導電膜５６をエッチバックする際に、エッチングストッパとなる絶縁膜（窒化シリコン）が半導体基板５１表面に存在しない。
【００３４】
　このため、
オーバーエッチングしても、エッチングレートが同じである、単結晶シリコンからなる半導体基板５１と多結晶シリコンからなるトレンチ５４内部の導電膜５６とは共に同じ深さだけエッチングされ、半導体基板５１表面とゲート電極１０５上面との間に段差は生じない。
（２）引用文献２記載事項
　前記（１）より，引用文献２には次の事項（以下，「引用文献２記載事項」という。）が記載されていると認められる。
「トレンチにゲート電極を埋め込む，所謂，トレンチゲート構造を有する半導体装置において，
　単結晶シリコンからなる半導体基板５１上に酸化シリコン膜５２ａを形成し，
　所定パターンの開口部５３を設けて酸化シリコンからなるマスク５２を得，
　そのマスク５２をエッチングマスクとして用いて異方性エッチングを行い，半導体基板５１にトレンチ５４を形成し，
　マスク５２を除去し，
　トレンチ５４の内壁面を含む半導体基板５１上に熱酸化法により，酸化シリコンからなるゲート絶縁膜５５を形成し，
　半導体基板５１上に，多結晶シリコンからなるゲート電極となる導電膜５６を形成し，トレンチ５４内部を充填し，
　ゲート電極となる導電膜をドライエッチング法でエッチバックして，ゲート電極５７を形成する際に，半導体基板５１表面に導電膜５６を残さないようにするため，どうしてもオーバエッチングする必要があり，このため，半導体基板５１表面に対して，ゲート電極５７の上面が一定深さだけ低くなる段差Ｌが生じ，後工程で半導体基板５１表面に形成されるソース領域に対して，ゲート電極５７の深さ位置が外れる格好となり，ＦＥＴとして動作しなくなるおそれがあったのを避けるために，
　単結晶シリコンからなる半導体基板５１上に，ＣＶＤ法により，窒化シリコン膜１０２ａを形成し，
　所定パターンの開口部１０３を設けて窒化シリコンからなるマスク１０２を得，
　そのマスク１０２をエッチングマスクとして用いて異方性エッチングを行い，半導体基板５１にトレンチ５４を形成し，
　窒化シリコンからなるマスク１０２を選択酸化マスクとして用いて，トレンチ５４の内壁面に熱酸化法により酸化シリコンからなるゲート絶縁膜１０４を形成し，
　窒化シリコンからなるマスク１０２を除去し，
　半導体基板５１上に，多結晶シリコンからなるゲート電極となる導電膜５６を形成し，トレンチ５４内部を充填し，
　ゲート電極となる導電膜をドライエッチング法でエッチバックして，ゲート電極１０５を得る際に，エッチバックは，半導体基板５１表面に導電膜５６が残らないように，半導体基板５１表面が露出してなお，半導体基板５１が一定深さだけ除去されるまでオーバーエッチングするとともに，エッチングレートが同じである，単結晶シリコンからなる半導体基板５１と多結晶シリコンからなるトレンチ５４内部の導電膜５６とは共に同じ深さだけエッチングされ，半導体基板５１表面とゲート電極１０５上面との間に段差は生じないようにすること。」
３　引用文献４
（１）引用文献４の記載
　原査定の拒絶の理由に引用された引用文献４には，図面とともに次の事項が記載されている。
「【０００１】
　
本発明は、半導体装置の製造方法に関し、特に半導体基板表面上に絶縁膜を介して堆積したポリシリコン膜を等方性ドライエッチングにより電極形状に加工する技術に関する。
「【発明が解決しようとする課題】
【０００６】
　しかしながら、従来のケミカルドライエッチングでポリシリコン膜を加工すると、図１９および図２０に示すように、
ゲートポリシリコン１６の段差や終端となるエッジ部２３，２４がほぼ垂直に切り立った形状になるため、そのエッジ部２３，２４においてソース電極１７との間の層間絶縁膜１８が局所的に薄くなり、きれつが生じるなどして、デバイスの耐圧が低下するという問題点がある。
　本発明は、上記問題点に鑑みてなされたものであって、等方性ドライエッチングによりポリシリコン膜をエッチングしてできた半導体装置の耐圧が低下するのを防ぐことができる半導体装置の製造方法を提供することを目的とする。」
「【００２４】
　図１７は、本発明方法を適用して作製した横型絶縁ゲート型サイリスタの断面構成を示す図である。図１７に示すように、ｎ-型ドリフト層４４の表面層にｐ型ウエル領域４３が選択的に形成されている。ｎ+型エミッタ領域４２は、ｐ型ウエル領域４３の表面層に選択的に形成されている。離間して設けられたｎ+型エミッタ領域４２の間の基板表面上には、ゲート絶縁膜１５を介してゲートポリシリコン１６が形成されている。
　このゲートポリシリコン１６は、ゲート絶縁膜１５上に積層されたポリシリコン膜を、上述したエッチング条件で等方性ドライエッチングをおこなうことにより、形成される。したがって、ゲートポリシリコン１６の両側のエッジ部５６は、ゲートポリシリコン１６がノンドープドポリシリコンの場合には４１〜６５°、ドープドポリシリコンの場合には下限が３０°以上の角度で傾斜した形状となる。
【００２５】
　エミッタ電極３７は、ゲートポリシリコン１６上に形成された層間絶縁膜１８上に形成されており、ｎ+型エミッタ領域４２およびｐ型ウエル領域４３に接触している。エミッタ電極３７とゲートポリシリコン１６とは、層間絶縁膜１８により絶縁されている。基板裏面側には、コレクタ電極３９が形成されており、コレクタ電極３９とｎ-型ドリフト層４４との間は、ｎ-型ドリフト層４４側から順にｎ+型バッファー層５１およびｐ+型コレクタ層４０となっている。
　上述した実施の形態によれば、等方性ドライエッチングにより、ポリシリコン膜２の終端または段差となるエッジ部７の傾斜角を４１°以上６５°以下の角度とするので、トレンチＭＯＳＦＥＴやトレンチＩＧＢＴや横型絶縁ゲート型サイリスタなどを製造すると、
ゲートポリシリコン１６の終端または段差となるエッジ部２５，２６，５６が、４１°以上６５°以下の角度で傾斜した形状となる。したがって、これらのデバイスにおいて、ゲートポリシリコン１６上に積層された層間絶縁膜１８が、ゲートポリシリコン１６のエッジ部２５，２６，５６において局所的に薄くなるのを回避することができるので、デバイスの耐圧低下を防ぐことができる。
（２）引用文献４記載事項
　前記（１）より，引用文献４には次の事項（以下，「引用文献４記載事項」という。）が記載されていると認められる。
「ポリシリコン膜を等方性ドライエッチングにより電極形状に加工する技術において，
　ゲートポリシリコンの終端または段差となるエッジ部を、４１°以上６５°以下の角度で傾斜した形状とし，
　ゲートポリシリコン上に積層された層間絶縁膜が、ゲートポリシリコンのエッジ部において局所的に薄くなるのを回避し、デバイスの耐圧低下を防ぐこと。」
４　引用文献５
（１）引用文献５の記載
　原査定の拒絶の理由に引用された引用文献５には，図面とともに次の事項が記載されている。
「【０００１】
　本発明は、トレンチゲートを有する半導体装置の構造に関する。」
「【００１８】
　以上説明したように、
フローティングｐ層（ＦＰ層）を容量を介してエミッタ電極に接続することにより低オン電圧とコレクタ−ゲート間容量の低減を同時に実現でき、ＩＧＢＴの誤点弧を防止できるので、ゲートドライバーを小容量化できる、ノイズ対策を無くすか、もしくは、少なくでき、インバータを小型・軽量化・低コスト化できる。
【００１９】
（実施例１）
　
図１に本実施例のトレンチゲート型半導体装置の断面構造図を示す。本実施例の半導体装置は、コレクタ電極１００，ｐ導電型のコレクタ層１０１，ｎ導電型のバッファ層１０２，ｎ導電型のドリフト層１０３，ｐ導電型のベース層１０４，ゲート電極１０５，ゲート絶縁膜１０６，絶縁膜１０７，エミッタ電極１０９，ｐ導電型のコンタクト層１１０，ｎ導電型のエミッタ層１１１，ゲート端子１１２，短絡抵抗２０７，エミッタ端子１１４，フローティング層１１５（以下ＦＰ層と略す），ＦＰ層１１５とエミッタ電極間の容量を構成する絶縁膜１２１，多結晶シリコン１２２，コレクタ端子１１６を備えている。
【００２０】
　コレクタ電極１００は、半導体基板の一端部に形成される第１導電型の第１半導体層、たとえば、ｐ導電型のコレクタ層１０１に電気的に接続している。このコレクタ層１０１に隣接して第２導電型の第２半導体層、たとえば、ｎ導電型の半導体層が設けられる。実施例では、この半導体層は、ｎ＋導電型のバッファ層１０２、バッファ層１０２に隣接し、バッファ層１０２よりも不純物濃度が低いｎ−導電型のドリフト層１０３からなっている。ドリフト層１０３に隣接して第１導電型の第３の半導体層、たとえば、ｐ導電型のベース層１０４が設けられる。
【００２１】
　
ｐ導電型のベース層１０４の一主表面からベース層１０４を貫いて、ｎ型の半導体層であるドリフト層１０３に達する複数のゲート電極１０５が設けられる。ゲート電極１０５の外周は、ゲート絶縁膜１０６により覆われている。
【００２２】
　
ベース層１０４の主表面上には、絶縁膜１０７が設けられている。ベース層１０４は、複数のゲート電極１０５により第１の領域と第２の領域に区分される。第１領域に属するベース層１０４内には、ゲート電極１０５に接する第２導電型の第４半導体層、たとえば、ｎ導電型のエミッタ層１１１が形成されている。エミッタ電極１０９は、ｎ導電型のエミッタ層１１１に接続するとともに、ｐ導電型のコンタクト層１１０を介してベース層１０４に接続する。これによって、二つのゲート電極１０５の間にチャンネルが形成される。一方、第２領域に属するベース層１０４は、いずれの電極にも直接接続しないフローティング層１１５（以下ＦＰ層と略す）であり、絶縁膜１２１からなる容量と多結晶シリコン１２２を介してエミッタ電極１０９へ接続する
【００２３】
　
ゲート絶縁膜１０６と容量を構成する絶縁膜１２１は同一の熱酸化工程で形成しても良い。
【００２４】
　絶縁膜１０７は一般的にＣＶＤで製膜する。ＣＶＤで製膜した酸化膜は熱酸化膜よりも絶縁耐圧が低いので、ゲート−エミッタ間の絶縁耐圧を確保するために、一般的に５０００Å以上とする。絶縁膜の厚さが大きいと容量が小さくなるので、絶縁膜１０７をＦＰ層１１５とエミッタ電極１０９間の容量に用いるとインピーダンスが大きくなり、容量で短絡する効果が小さくなる。
【００２５】
　ゲート酸化膜１０６の膜厚は５００〜１５００Å程度である。熱酸化膜の成長速度には０.７５〜１.３倍程度の面方位依存性があるので、トレンチゲートと主面の面方位によりゲート酸化膜１０６と絶縁膜１２１の膜厚は同じでない場合もあるが、ゲート酸化膜１０６の膜厚と面方位の選択により、絶縁膜１２１をゲート酸化膜１０６と同時に熱酸化することにより絶縁膜１２１の厚さを１５００Å以下に出来る。
【００２６】
　次に図１に基づいて本実施例の動作を説明する。始めにコレクタ端子１１６とエミッタ端子１１４の間に数十ボルトから数千ボルト程度の電圧を加え、次にゲート端子１１２とエミッタ端子１１４の間に１５ボルト程度の電圧を加える。ゲート端子１１２に加えられた１５ボルトはゲート電極１０５に伝わり、ベース層１０４及びＦＰ層１１５とゲート絶縁膜１０６との境界部分に反転層を形成する。ベース層１０４に形成される反転層はエミッタ層１１１とドリフト層１０３を電気的に接続し、チャネルが形成される。
【００２７】
　このチャネルを通って、電子がエミッタ層１１１からドリフト層１０３に注入され、この電子がコレクタ層１０１からのホールの注入を促す。コレクタ層１０１から注入されたホールはドリフト層１０３を通り、ベース層１０４を抜けてエミッタ電極１０９に流れ込む。
【００２８】
　
ホール電流の一部はＦＰ層１１５を抜けてＦＰ層１１５とエミッタ電極１０９間の絶縁膜１２１からなる容量に充電される。
【００２９】
　しかし、
容量の充電が完了した、即ち定常状態では、ＦＰ層１１５とエミッタ電極１０９は絶縁される。
【００３０】
　以上の様に、
ＦＰ層１１５とエミッタ電極１０９間の容量の効果で、ＩＧＢＴのオン／オフの遷移状態ではＦＰ層１１５とエミッタ電極１０９間は低インピーダンスになる。
ＦＰ層１１５とエミッタ電極１０９が電気的に接続される
【００３１】
　一方、
ＦＰ層１１５とエミッタ電極１０９間の容量が充分に充電された定常状態では、ＦＰ層１１５とエミッタ電極１０９間は高インピーダンスとなる
【図１】
（２）引用文献５発明
　前記（１）より，引用文献５には次の発明（以下，「引用文献５発明」という。）が記載されていると認められる。
「トレンチゲート型半導体装置であって，
　コレクタ電極１００，ｐ導電型のコレクタ層１０１，ｎ導電型のバッファ層１０２，ｎ導電型のドリフト層１０３，ｐ導電型のベース層１０４，ゲート電極１０５，ゲート絶縁膜１０６，絶縁膜１０７，エミッタ電極１０９，ｐ導電型のコンタクト層１１０，ｎ導電型のエミッタ層１１１，ゲート端子１１２，短絡抵抗２０７，エミッタ端子１１４，ｐ導電型のフローティング層１１５（以下ＦＰ層と略す），ＦＰ層１１５とエミッタ電極間の容量を構成する絶縁膜１２１，多結晶シリコン１２２，コレクタ端子１１６を備え，
　ｐ導電型のベース層１０４の一主表面からベース層１０４を貫いて，ｎ型の半導体層であるドリフト層１０３に達する複数のトレンチと，トレンチの内部にゲート電極１０５が設けられ，ゲート電極１０５の外周は，ゲート絶縁膜１０６により覆われ，
　ベース層１０４の主表面上に，絶縁膜１０７が設けられ，ベース層１０４は，複数のゲート電極１０５により第１の領域と第２の領域に区分され，
　第１領域に属するベース層１０４内には，ゲート電極１０５に接するｎ導電型のエミッタ層１１１が形成され，エミッタ電極１０９は，ｎ導電型のエミッタ層１１１に接続するとともに，ｐ導電型のコンタクト層１１０を介してベース層１０４に接続し，これによって，二つのゲート電極１０５の間にチャンネルが形成され，
　第２領域に属するベース層１０４は，いずれの電極にも直接接続しないフローティング層１１５であり，熱酸化工程で形成された絶縁膜１２１からなる容量と多結晶シリコン１２２を介してエミッタ電極１０９へ接続している，
　トレンチゲート型半導体装置。」
第６　対比・判断
１　本願発明１について
（１）本願発明１と引用文献１発明との対比
ア　引用文献１発明の「Ｎ−型ドリフト領域２０」，「線状アクティブセル領域４０ａ」に設けられた「Ｐ型ボディ領域１５」，「Ｎ＋型エミッタ領域１２」，「線状インアクティブセル領域４０ｉ，４０ｉｓ」に設けられた「Ｐ型ボディ領域１５」，「層間絶縁膜２６」，「Ｐ＋型コレクタ領域１８」，「メタルエミッタ電極８」，「メタルコレクタ電極１７」及び「非交互配列方式の狭アクティブセルＩＥ型トレンチゲートＩＧＢＴ」は，それぞれ，本願発明１の「第１導電型の第１半導体層」，「第２導電型の第２半導体層」，「第１導電型の第３半導体層」，「第２導電型の第４半導体層」，「第４半導体層を覆う層間絶縁膜」，「第２導電型の第５半導体層」，「第１電極」，「第２電極」及び「半導体装置」に相当する。
イ　引用文献１発明の「トレンチ２１」は，「線状アクティブセル領域４０ａ」及び「線状インアクティブセル領域４０ｉ」を区画する働きをしており，その各「区画」には，「Ｐ型ボディ領域１５」が設けられていることから，「線状アクティブセル領域４０ａ」及び「線状インアクティブセル領域４０ｉ」を区画する「トレンチ２１」のうち「線状アクティブセル領域４０ａ」を区画する「トレンチ２１」は，本願発明１の「前記第２半導体層および前記第３半導体層を貫通して前記第１半導体層に達するトレンチ」に相当する。
　また，引用文献１発明の「線状アクティブセル領域４０ａ」を区画する「トレンチ２１」の中に形成された，「ゲート絶縁膜２２」及び「トレンチゲート電極１４」は，それぞれ，本願発明１の「前記トレンチの内部に、前記トレンチの内壁に沿って設けられたゲート絶縁膜」及び「前記トレンチの内部の、前記ゲート絶縁膜の内側に設けられた第１ゲート電極」に相当する。
ウ　引用文献１発明の「隣接する線状アクティブセル領域４０ａ間に挿入される」２つの「線状インアクティブサブセル領域」の間の「トレンチ２１」は，その形状から「溝」であるということができるとともに，「線状インアクティブサブセル領域」の間の「トレンチ２１」は，「線状アクティブセル領域４０ａ」を区画する「トレンチ２１」と離れていると認められる。
　また，引用文献１発明の「層間絶縁膜２６」は「Ｐ型ボディ領域１５の表面全面」に成膜されており，「トレンチ２１」は「Ｐ型ボディ領域１５」の「層間絶縁膜２６」側に設けられている。
　そうすると，引用文献１発明の「隣接する線状アクティブセル領域４０ａ間に挿入される」２つの「線状インアクティブサブセル領域」の間の「トレンチ２１」は，本願発明１の「前記第４半導体層の、前記層間絶縁膜側に、前記トレンチと離れて設けられた溝」に相当する。
エ　引用文献１発明の「隣接する線状アクティブセル領域４０ａ間に挿入される」２つの「線状インアクティブサブセル領域」の間の「トレンチ２１」は，「Ｐ型ボディ領域１５」に設けられ，「トレンチ２１」の内部に「ゲート絶縁膜２２」を有している。
　そうすると，引用文献１発明の「隣接する線状アクティブセル領域４０ａ間に挿入される」２つの「線状インアクティブサブセル領域」の間の「トレンチ２１」に形成された「ゲート絶縁膜２１」と，本願発明１の「前記溝の内部に、前記第４半導体層を覆うように埋め込まれたＬＯＣＯＳ膜」とは，「前記溝の内部に，前記第４半導体層を覆うように埋め込まれた」酸化膜である点で共通する。
　また，引用文献１発明の「隣接する線状アクティブセル領域４０ａ間に挿入される」２つの「線状インアクティブサブセル領域」の間の「トレンチ２１」に形成された「ゲート絶縁膜２１」は，「トレンチ２１」の形状に沿っているから，その「トレンチゲート電極１４」が埋め込まれる面（所謂，「内側」。）は「凹状部」となっており，その内部に「トレンチゲート電極１４」がある。
　してみると，引用文献１発明の「隣接する線状アクティブセル領域４０ａ間に挿入される」２つの「線状インアクティブサブセル領域」の間の「トレンチ２１」に形成された「ゲート絶縁膜２１」の内側の「凹状部」と，本願発明１の「前記ＬＯＣＯＳ膜の内側に設けられた凹状部」は，酸化膜の「内側に設けられた凹状部」である点で共通する。
　加えて，引用文献１発明の前記「凹状部」に設けられた「トレンチゲート電極１４」は，本願発明１の「前記凹状部の内側に設けられた第２ゲート電極」に対応する。
オ　上記アないしエから，本願発明１と引用文献１発明とは以下の点で一致し，また，相違する。
［一致点］
「第１導電型の第１半導体層と，
　前記第１半導体層の一方の表面層に選択的に設けられた第２導電型の第２半導体層と，
　前記第２半導体層の内部に選択的に設けられた第１導電型の第３半導体層と，
　前記第２半導体層および前記第３半導体層を貫通して前記第１半導体層に達するトレンチと，
　前記第１半導体層の一方の表面層に選択的に設けられ，前記トレンチによって前記第２半導体層と分離された第２導電型の第４半導体層と，
　前記第４半導体層を覆う層間絶縁膜と，
　前記第１半導体層の他方の表面層に設けられた第２導電型の第５半導体層と，
　前記第２半導体層および前記第３半導体層と導電接続され，かつ前記層間絶縁膜によって前記第４半導体層と電気的に絶縁された第１電極と，
　前記第５半導体層と導電接続された第２電極と，
　前記トレンチの内部に，前記トレンチの内壁に沿って設けられたゲート絶縁膜と，
　前記トレンチの内部の，前記ゲート絶縁膜の内側に設けられた第１ゲート電極と，
　前記第４半導体層の，前記層間絶縁膜側に，前記トレンチと離れて設けられた溝と，
　前記溝の内部に，前記第４半導体層を覆うように埋め込まれた酸化膜と，
　前記酸化膜の内側に設けられた凹状部と，
　前記凹状部の内側に設けられた第２ゲート電極と，
　を備えることを特徴とする半導体装置。」
［相違点１］
　前記溝の内部に，前記第４半導体層を覆うように埋め込まれた酸化膜について，本願発明１が「ＬＯＣＯＳ膜」であるのに対して，引用文献１発明はそうでない点。
（２）相違点についての判断
　本願発明１における「ＬＯＣＯＳ膜」は，本願明細書に「フローティングｐ+型領域と第２ゲート電極との間の絶縁層をＬＯＣＯＳのような厚い絶縁層とすることにより、ミラー容量を小さくすることができる。」（段落【００３３】）と記載されていることから，「厚い絶縁膜」であり，さらに，「ｎ-型半導体ウエハ１のおもて面および溝１０，２０の内壁に例えば３５０Åの厚さのスクリーン酸化膜３２を形成」（段落【００４０】）した上で，「熱処理により、溝１０，２０の内壁のシリコン部（シリコン窒化膜３４の残部に覆われていない部分）を局部酸化（ＬＯＣＯＳ）する」（段落【００４２】）ものであり，「窒化膜（例えば窒化シリコン（ＳｉＮ）膜）をマスクとして形成されるＬＯＣＯＳ膜４１の、マスク下側にもぐり込むように成長した部分」（段落【００５０】）である「ＬＯＣＯＳバーズビーク」を有するものである。
　そして，このような「厚い絶縁膜」とすることで，ミラー容量を小さくすることができ，本願発明１のような課題（段落【０００８】）を解決できるものと認められる。
　してみると，本願発明１における「ＬＯＣＯＳ膜」は，局所酸化によって形成され，「ＬＯＣＯＳバーズビーク」を有する程度に厚い絶縁膜と解される。
　そして，［相違点１］に係る「ＬＯＣＯＳ膜」は引用文献１及び２には記載も示唆もされていない。
　引用文献２記載事項は「ＬＯＣＯＳ膜」に関するものではないが，これをおくとしても，以下のとおり，引用文献発明１に引用文献２記載事項を採用する動機づけがない。
　引用文献２記載事項にあるように，トレンチゲート電極に電極を埋め込む際に，トレンチの内壁面を含む半導体基板上に熱酸化法により，酸化シリコンからなるゲート絶縁膜を形成し，その後，ゲート電極となる導電膜を形成し，ゲート電極となる導電膜をドライエッチング法でエッチバックするとオーバーエッチングするために，ゲート電極の上面が一定深さだけ低くなる段差が生じる問題があったところ，トレンチゲート電極に電極を埋め込む際に，窒化窒化シリコン膜を用いて選択的に，熱酸化法により酸化シリコンからなるゲート絶縁膜を形成し，この段差を避けることは公知の技術であるが，該公知技術を引用文献１発明の「ゲート絶縁膜２１」を形成する際に用いることは動機づけがない。
　つまり，引用文献１記載事項にあるように，エッチバックために，トレンチゲート電極１４は一定の深さだけ低くなる段差を有しているが（引用文献１図１７参照。），この段差は，半導体ウエハ１の表面１ａ上のほぼ全面に，層間絶縁膜２６およびメタルエミッタ電極８を形成することにより解消しており（引用文献１図２２参照。），ゲート電極の上面が一定深さだけ低くなる段差が生じることを避けるという課題は，引用文献１発明には存在しない。そうすると，引用文献１発明に，引用例２記載事項を適用し，［相違点１］に係る構成を想起することはできない。
　そして，本願発明１は，［相違点１］に係る構成を有することにより，「フローティングｐ+型領域と第２ゲート電極との間の絶縁層をＬＯＣＯＳのような厚い絶縁層とすることにより、ミラー容量を小さくすることができる。」（段落【００３３】）という格別の効果を有するものである。
　そうすると，［相違点１］に係る構成は，引用例１及び２に記載された発明に基づいて当業者が容易に想到したものであるとは言えない。
（３）まとめ
　したがって，本願発明１は，引用文献１及び２に記載された発明に基づいて，当業者が容易に発明をすることができたものではない。
２　本願発明２及び３について
　本願発明２及び３は，本願発明１を引用するものであり，本願発明１の発明特定事項を全て備えるから，前記「１」と同様の理由により，引用文献１及び２に記載された発明に基づいて，当業者が容易に発明することができたものではない。
３　本願発明４について
（１）本願発明４と引用文献１発明について
ア　本願発明４と引用文献１発明との対比
（ア）引用文献１発明の「Ｎ−型ドリフト領域２０」，「線状アクティブセル領域４０ａ」に設けられた「Ｐ型ボディ領域１５」，「Ｎ＋型エミッタ領域１２」，「線状インアクティブセル領域４０ｉ，４０ｉｓ」に設けられた「Ｐ型ボディ領域１５」，「層間絶縁膜２６」，「Ｐ＋型コレクタ領域１８」，「メタルエミッタ電極８」，「メタルコレクタ電極１７」及び「非交互配列方式の狭アクティブセルＩＥ型トレンチゲートＩＧＢＴ」は，それぞれ，本願発明４の「第１導電型の第１半導体層」，「第２導電型の第２半導体層」，「第１導電型の第３半導体層」，「第２導電型の第４半導体層」，「第４半導体層を覆う層間絶縁膜」，「第２導電型の第５半導体層」，「第１電極」，「第２電極」及び「半導体装置」に相当する。
（イ）引用文献１発明の「トレンチ２１」は，「線状アクティブセル領域４０ａ」及び「線状インアクティブセル領域４０ｉ」を区画する働きをしており，その各「区画」には，「Ｐ型ボディ領域１５」が設けられていることから，「線状アクティブセル領域４０ａ」を区画する「トレンチ２１」のうち「線状アクティブセル領域４０ａ」を区画する「トレンチ２１」は，本願発明４の「前記第２半導体層および前記第３半導体層を貫通して前記第１半導体層に達するトレンチ」に相当する。
　また，引用文献１発明の「線状アクティブセル領域４０ａ」を区画する「トレンチ２１」の中に形成された「ゲート絶縁膜２２」及び「トレンチゲート電極１４」は，それぞれ，本願発明４の「前記トレンチの内部に、前記トレンチの内壁に沿って設けられたゲート絶縁膜」及び「前記トレンチの内部の、前記ゲート絶縁膜の内側に設けられた第１ゲート電極」に相当する。
（ウ）上記（ア）及び（イ）から，本願発明４と引用文献１発明とは以下の点で一致し，また，相違する。
［一致点］
「第１導電型の第１半導体層と，
　前記第１半導体層の一方の表面層に選択的に設けられた第２導電型の第２半導体層と，
　前記第２半導体層の内部に選択的に設けられた第１導電型の第３半導体層と，
　前記第２半導体層および前記第３半導体層を貫通して前記第１半導体層に達するトレンチと，
　前記第１半導体層の一方の表面層に選択的に設けられ、前記トレンチによって前記第２半導体層と分離された第２導電型の第４半導体層と，
　前記第４半導体層を覆う層間絶縁膜と，
　前記第１半導体層の他方の表面層に設けられた第２導電型の第５半導体層と，
　前記第２半導体層および前記第３半導体層と導電接続され、かつ前記層間絶縁膜によって前記第４半導体層と電気的に絶縁された第１電極と，
　前記第５半導体層と導電接続された第２電極と，
　前記トレンチの内部に，前記トレンチの内壁に沿って設けられたゲート絶縁膜と，
　前記トレンチの内部の，前記ゲート絶縁膜の内側に設けられた第１ゲート電極と，
　を備える，半導体装置。」
［相違点２］
　本願発明４は，「前記第４半導体層上に、前記トレンチと離して設けられ、前記第４半導体層を覆うＬＯＣＯＳ膜と、前記ＬＯＣＯＳ膜の最も厚さが厚い肉厚部上に設けられた第２ゲート電極と、を備え、隣り合う前記ＬＯＣＯＳ膜の端部と前記トレンチの側壁との間隔は、前記ＬＯＣＯＳ膜の前記肉厚部の厚さ以上であることを特徴」としているが，引用文献１発明は，対応する構成を有していない点。
イ　相違点についての判断
　原査定に引用されたいずれの文献にも，ミラー容量を小さくするために，フローティングｐ+型領域と第２ゲート電極との間の絶縁層をＬＯＣＯＳ膜のような厚い絶縁層とすることは記載も示唆もされていないから，引用文献１発明に引用文献２を適用し，［相違点２］に係る構成を想起することはできない。
　そして，本願発明４は，［相違点２］に係る構成を有することにより，「フローティングｐ+型領域と第２ゲート電極との間の絶縁層をＬＯＣＯＳのような厚い絶縁層とすることにより、ミラー容量を小さくすることができる。」（段落【００３３】）という格別の効果を有するものである。
　そうすると，［相違点２］に係る構成は，引用例１及び２に記載された発明に基づいて当業者が容易に想到したものであるとは言えない。
ウ　まとめ
　したがって，本願発明４は，引用文献１及び２に記載された発明に基づいて，当業者が容易に発明をすることができたものではない。
（２）本願発明４と引用文献５発明について
ア　本願発明４と引用文献５発明との対比
（ア）引用文献５発明の「ｎ導電型のドリフト層１０３」，「ｎ導電型のエミッタ層１１１」，「トレンチ」，「絶縁膜１０７」，「ｐ導電型のコレクタ層１０１」，「コレクタ電極１００」，「ゲート絶縁膜１０６」及び「ゲート電極１０５」は，それぞれ，本願発明４の「第１導電型の第１半導体層」，「第１導電型の第３半導体層」，「トレンチ」，「層間絶縁膜」，「第２導電型の第５半導体層」，「第２電極」，「ゲート絶縁膜」及び「第１ゲート電極」に相当する。
（イ）引用文献５発明の「ｐ導電型のベース層１０４」は，「トレンチ」の内部に形成された「複数のゲート電極１０５により第１の領域と第２の領域に区分され」，それぞれを「第１領域」及び「第２領域」とし，「第１領域」には「ｎ導電型のエミッタ層１１１」が形成され，「第２領域」には「絶縁膜１２１」が形成されているから，引用文献５発明の「ｐ導電型のベース層１０４」の「第１領域」及び「第２領域」は，それぞれ，本願発明４の「前記第１半導体層の一方の表面層に選択的に設けられた第２導電型の第２半導体層」及び「前記第１半導体層の一方の表面層に選択的に設けられ、前記トレンチによって前記第２半導体層と分離された第２導電型の第４半導体層」に相当する。
（ウ）引用文献５発明の「エミッタ電極１０９」は，「ｎ導電型のエミッタ層１１１に接続するとともに、ｐ導電型のコンタクト層１１０を介してベース層１０４に接続し」ているから，引用文献５発明の「エミッタ電極１０９」と，本願発明４の「前記第２半導体層および前記第３半導体層と導電接続され、かつ前記層間絶縁膜によって前記第４半導体層と電気的に絶縁された第１電極」は，「前記第２半導体層および前記第３半導体層と導電接続され」た電極である点で共通する。
（エ）引用文献５発明の「絶縁膜１２１」は，【図１】を参照すると，「ゲート電極１０５」が設けられた「トレンチ」と離れて形成されており，また，「第２領域」である「いずれの電極にも直接接続しないフローティング層１１５」の上に形成された膜であるから，引用文献５発明の「絶縁膜１２１」と，本願発明４の「前記第４半導体層上に、前記トレンチと離して設けられ、前記第４半導体層を覆うＬＯＣＯＳ膜」は，「前記第４半導体層上に，前記トレンチと離して設けられ，前記第４半導体層を覆う」絶縁膜である点で共通する。
（オ）引用文献５発明の「エミッタ電極１０９」は，「ｎ導電型のエミッタ層１１１に接続するとともに，ｐ導電型のコンタクト層１１０を介してベース層１０４に接続し」ているから，本願発明４の「第１電極」の「前記第２半導体層および前記第３半導体層と導電接続され」ると同様の関係を有していると認められる。
　さらに，引用文献５発明の「エミッタ電極１０９」は，「第２領域に属するベース層１０４は，いずれの電極にも直接接続しないフローティング層１１５であり，熱酸化工程で形成された絶縁膜１２１からなる容量と多結晶シリコン１２２を介してエミッタ電極１０９へ接続している」から，本願発明４の「第１電極」の「前記層間絶縁膜によって前記第４半導体層と電気的に絶縁され」ることと，「前記第４半導体層と電気的に絶縁され」ている点で一致する。
　そうすると，引用文献５発明の「エミッタ電極１０９」と本願発明４の「第１電極」は，「前記第２半導体層および前記第３半導体層と導電接続され，かつ」「前記第４半導体層と電気的に絶縁された」「電極」である点で共通する。
（カ）上記（ア）ないし（オ）から，本願発明４と引用文献５発明とは，以下の点で一致し，又，相違する。
［一致点］
「第１導電型の第１半導体層と，
　前記第１半導体層の一方の表面層に選択的に設けられた第２導電型の第２半導体層と，
　前記第２半導体層の内部に選択的に設けられた第１導電型の第３半導体層と，
　前記第２半導体層および前記第３半導体層を貫通して前記第１半導体層に達するトレンチと，
　前記第１半導体層の一方の表面層に選択的に設けられ，前記トレンチによって前記第２半導体層と分離された第２導電型の第４半導体層と，
　前記第４半導体層を覆う層間絶縁膜と，
　前記第１半導体層の他方の表面層に設けられた第２導電型の第５半導体層と，
　前記第２半導体層および前記第３半導体層と導電接続され，かつ前記第４半導体層と電気的に絶縁された電極と，
　前記第５半導体層と導電接続された第２電極と，
　前記トレンチの内部に，前記トレンチの内壁に沿って設けられたゲート絶縁膜と，
　前記トレンチの内部の，前記ゲート絶縁膜の内側に設けられた第１ゲート電極と，
　前記第４半導体層上に，前記トレンチと離して設けられ，前記第４半導体層を覆う絶縁膜と，
　を備えることを特徴とする半導体装置。」
［相違点Ａ］
　「前記第４半導体層と電気的に絶縁された電極」について，本願発明４は「前記層間絶縁膜によって前記第４半導体層と電気的に絶縁された第１電極」であるのに対して，引用文献５発明の「エミッタ電極１０９」はそのようになっていない点。
［相違点Ｂ］
　「前記第４半導体層上に，前記トレンチと離して設けられ，前記第４半導体層を覆う」絶縁膜について，本願発明４は「ＬＯＣＯＳ膜」であるのに対して，引用文献５発明の「絶縁膜１２１」はそうでない点。
［相違点Ｃ］
　本願発明４は「前記ＬＯＣＯＳ膜の最も厚さが厚い肉厚部上に」「第２ゲート電極」を設けているのに対して，引用文献５発明はそのようになっていない点。
［相違点Ｄ］
　本願発明４は「隣り合う前記ＬＯＣＯＳ膜の端部と前記トレンチの側壁との間隔は、前記ＬＯＣＯＳ膜の前記肉厚部の厚さ以上である」のに対して，引用文献５発明は「絶縁膜１２１」の端部と「トレンチ」の側壁との間隔と，「絶縁膜１２１」の厚さとの関係が不明である点。
イ　相違点についての判断
［相違点Ｃ］について
　引用文献５発明は，「第２領域に属するベース層１０４は，いずれの電極にも直接接続しないフローティング層１１５であり、熱酸化工程で形成された絶縁膜１２１からなる容量と多結晶シリコン１２２を介してエミッタ電極１０９へ接続して」いるから，本願発明４の「ＬＯＣＯＳ膜」に対応する構成である「絶縁膜１２１」の上に形成された「多結晶シリコン１２２」は「エミッタ電極１０９」に接続されており，ゲート電極であるということはできない。
　また，引用文献５発明の「エミッタ電極１０９」に接続された「多結晶シリコン１２２」に対応する構成をゲート電極とすることは，原査定に引用されたいずれの文献にも記載されていない。
　そして，引用文献５は「以上説明したように、フローティングｐ層（ＦＰ層）を容量を介してエミッタ電極に接続することにより低オン電圧とコレクタ−ゲート間容量の低減を同時に実現でき、ＩＧＢＴの誤点弧を防止できるので、ゲートドライバーを小容量化できる、ノイズ対策を無くすか、もしくは、少なくでき、インバータを小型・軽量化・低コスト化できる。」（段落【００１８】）ことを目的としているから，引用文献５発明の「多結晶シリコン１２２」を「エミッタ電極１０９」へ接続することに代えて，「ゲート電極」に接続し「多結晶シリコン１２２」を「ゲート電極」とすることは，引用文献５発明の目的に反することになり，阻害要因があると言える。
ウ　まとめ
　したがって，他の相違点について検討するまでもなく，本願発明４は，引用文献５に記載された発明に基づいて，当業者が容易に発明をすることができたものではない。
４　本願発明５ないし７
　本願発明５ないし７は，本願発明４を引用するものであり，本願発明４の発明特定事項を全て備えるから，前記「３（２）」と同様の理由により，引用文献５及び４に記載された発明に基づいて，当業者が容易に発明することができたものではない。
第７　原査定について
　前記「第６　対比・判断」のとおりであるから，本願発明１ないし４は，引用文献１及び２に記載された発明に基づいて，当業者が容易に発明をすることができたものではない。
　また，前記「第６　対比・判断」のとおりであるから，本願発明４及び７は，引用文献５に記載された発明に基づいて，当業者が容易に発明をすることができたものではない。
　さらに，前記「第６　対比・判断」のとおりであるから，本願発明５及び６は，引用文献５及び４に記載された発明に基づいて，当業者が容易に発明をすることができたものではない。
　したがって，原査定の理由によって，本願を拒絶することはできない。
第８　結言
　以上のとおり，原査定の理由によっては，本願を拒絶することはできない。
　また，他に本願を拒絶すべき理由を発見しない。
　よって，結論のとおり，審決する。