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　平成　６年特許願第１９１０７３号「配置配線方法及び半導体集積回路」拒絶査定不服審判事件〔平成　８年　２月　６日出願公開、特開平　８−　３６６００〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯・本願発明
　本願は、平成６年７月２１日の出願であって、平成１６年１０月２６日付けで拒絶査定がされ、これに対し、同年１１月３０日に拒絶査定不服審判が請求されるとともに、同年１２月１５日付けで手続補正がなされ、平成１８年３月９日付けで当審により拒絶理由が通知され、同年５月１５日付けで意見書とともに手続補正書が提出されたものである。
　本願の請求項１及び２に係る発明は、平成１８年５月１５日付けの手続補正によって補正された明細書及び図面の記載からみて、特許請求の範囲の請求項１及び２に記載されたとおりのものと認められるところ、その請求項１に係る発明（以下、「本願発明」という。）は、次のとおりのものである。
「【請求項１】複数の論理ゲート回路が信号配線で接続されて構成された論理ブロックを含む半導体集積回路であって、
　上記複数の論理ゲート回路の一部又は全部として、論理的に等価とされる複数個の入力端子を持ち、夫々の入力端子から見た物理的な回路構成が相違される第１論理ゲート回路を有し、
　上記第１論理ゲート回路は、当該第１論理ゲート回路の出力端子と一方の電源端子との間に直列接続された複数個のＭＯＳトランジスタを含み、当該直列ＭＯＳトランジスタのゲートは相互に異なる入力端子に結合され、上記直列ＭＯＳトランジスタのうち、上記電源端子に近い位置のＭＯＳトランジスタが結合される入力端子は、上記出力端子に直結のＭＯＳトランジスタが結合される入力端子に比べて変化の頻度が高い信号の信号線に結合されて成り、
　上記論理ブロックを構成する上記複数の論理ゲート回路と上記信号配線がレイアウトされるレイアウト領域において、上記論理ブロックのクリティカルパスに配置された論理ゲート回路は同一列に配置され、且つ、充放電の繰り返し回数の最も多い信号配線は当該レイアウト領域の中央部分に配置された、ものであることを特徴とする半導体集積回路。」
　
２．引用例
　当審における、平成１８年３月９日付で通知した拒絶の理由に引用した、秋田純一、外１名、“信号遷移確率に基づくＣＭＯＳ論理回路の消費電力低減手法”、電子情報通信学会技術研究報告、電子情報通信学会、平成５年９月１６日、Vol.93、No.220、p.61-67(VLD93-38)（以下、「引用例」という。）には、次の事項が記載されている。（なお、アルファベットのアッパーラインは、アルファベット−と表現し、式については「（式３）」等で表現し、詳細を省略した。）
　ア　「１　はじめに
　大規模集積回路の消費電力の増大は、今後の高集積化を妨げる要因の１つとなっており、近年回路電圧の低減、信号振巾の低減をはじめとする多くの研究が報告されている。ＣＭＯＳ論理集積回路では、動作時の消費電力は回路ノードの容量の充放電で大部分が費やされるため、全ノード容量をＣ，電源電圧をＶｄｄ、信号振巾をＶｓ、平均的信号線周波数をｆ−とするとＣＶｄｄＶｓｆ−で表されることが知られており、回路、デバイス上の工夫によるＣとＶｓの低減、電源電圧Ｖｄｄの低減はともに大きな効果が期待される。一方回路ノードの平均的動作周波数ｆ−は、いったん回路トポロジーが定まると、同期式回路ではシステムクロック信号により一意に定まると考えられるため、この低減化はそのまま処理速度の低減につながり、並列処理の導入等別の対策を必要としてきた。
　しかし、ＣＭＯＳ論理回路では、各ゲート入力は論理上は対称であっても回路トポロジー上は非対称である回路が一般的であるため、論理回路設計終了後、各ゲートの論理上対称な入力を再割り付けすることで内部ノードの平均的周波数を低減できる可能性が残されている。
　本研究ではこのことに着目し、具体的に内部ノードによる容量の充放電電流を低減化する手法を示す。まず２節では、２入力ＮＡＮＤゲート回路の内部ノードを含む容量の充放電電力の式を確率的状態遷移モデルを用いて導出し、それに基づく消費電力最適化のための入力割り当ての指針の提案を行う。次に３節では、スイッチモデルによるモンテカルロシミュレーションおよび回路シミュレーションを用いたモデル式の検証結果について述べる。さらに４節では２入力ＮＡＮＤゲートの縦続接続で構成される一般の論理回路に、本モデルを適用する手法について示すとともに、加算器を例として消費電力の低減効果について示す。」（第６２頁左欄２０行〜右欄１３行）
　イ　「２　２入力ＮＡＮＤゲートの確率的消費電力モデル
　組み合せ論理回路を構成する基本的な素子である２入力ＮＡＮＤゲートを考え、これを図１のようにモデル化する。ここでｘ，ｙは入力、ｚは出力であり、Ｃｘは出力ノード容量、Ｃｙは内部ノード容量である。また、（ｃ）のスイッチモデルではｎ形トランジスタ部だけが示されているのは、ｐ形部分には内部ノードが存在しないためにこれで十分なことによる。
　このモデル化において、ｘ，ｙそれぞれ１，０の４通りの入力の組み合せに対して、Ｃｘ，Ｃｙの各容量にＱｘ＝ＣｘＶｄｄ，Ｑｙ＝Ｃｙ（Ｖｄｄ−Ｖｉ）の電荷が充電される場合（これを”１”とする）と電荷が０の場合（これを”０”とする）に二値化できる。（ただし、Ｖｉはｘ側のｎＭＯＳＦＥＴのしきい電圧である。）Ｃｘは、常にＶｄｄまたはＧＮＤに接続されるが、Ｃｙは入力が００の場合にフローティング状態となり、モデル上、有限状態回路となることに注意する必要がある。」（第６２頁右欄１４行〜第６３頁左欄１行）
　ウ　図１：２入力ＮＡＮＤゲートのモデル化の（ｂ）トランジスタモデルの図には、２入力ＮＡＮＤゲート回路の出力端子（ｚ）と一方の電源端子との間に直列接続された２個のＭＯＳトランジスタを含み、当該直列ＭＯＳトランジスタのゲートは相互に異なる入力端子（ｘ，ｙ）に結合されたゲート回路の図が示されている。（第６２頁右欄）
　エ　「２．４　充放電の状態遷移図
　Ｃｘに充電される電荷Ｑｘは、入力が１１の場合のみ”０”であり、その他の場合は”１”となる。充放電のみを考慮し、図３を縮退したものが図５である。
　出力信号（Ｑｘ）の状態遷移図においても、入力の場合と同様な確率パラメータが定義できることになる。これを求めると、
（式８）
となる。ただし、Ｐ００，Ｐ１０，Ｐ０１，Ｐ１１は（４）式で定められる各状態の確率である。よって、Ｃｘに充電がおこる確率Ｎｘ−は、（３）式と同様、
（式９）となる。
　同様にしてＱｙの遷移の確率パラメータも求めると、
（式１０）となる。よって、Ｃｙに充電がおこる確率Ｎｙ−は、
（式１１）
となる。
　これにより、クロック周波数（遷移周波数）ｆのときの消費電力の期待値Ｐ−は、
Ｐ−＝ｆ｛Ｎｘ−ＣｘＶｄｄＶｄｄ＋Ｎｙ−ＣｙＶｄｄ（Ｖｄｄ−Ｖｉ）｝（１２）
となる。」（第６４頁左欄９行〜右欄１６行）
　オ　「２．５　最適割り当てのための判別式
　ある２入力ＮＡＮＤゲートに与えるべき２つの信号が決まった場合、それを２つの入力端子へ割り当てる方法は２通りあるが、消費電力の最適化という意味での最良の割り当て方を与える式を次に導く。
　入力信号（Ｓｘ，Ｓｙ）を、入力（ｉｘ，ｉｙ）に割り当てた場合の消費電力Ｐ、逆に（ｉｙ，ｉｘ）に割り当てた場合の消費電力をＰ’とする。
　Ｐは、（１２）式から求められる。またＰ’は、（４）、（７）、（８）、（１０）式において、４つの確率パラメータ・・・を・・・と置き換えたものに等しい。このように置き換えて求めた充電確率をそれぞれＮｘ’−、Ｎｙ’−とすると、両者の消費電力の差ΔＰは、
　ΔＰ＝Ｐ−Ｐ’
　　　＝（式１３）
・・・
　Ｄ＝（Ｐ−Ｐ’）／ｆＣｙＶｄｄ（Ｖｄｄ−Ｖｉ）＝Ｎｙ−−Ｎｙ’−（１４）
・・・
　この（１４）式から求められるＤが、Ｄ＜０の場合は（ｓｘ，ｓｙ）を入力（ｉｘ，ｉｙ）に割り当てた場合の方が、Ｄ＞０の場合は逆に（ｉｙ，ｉｘ）に割り当てた場合の方が消費電力が低減できることになる。」（第６４頁右欄１７行〜第６５頁左欄１６行）
　カ　「４　論理回路への応用
　２入力ＮＡＮＤゲートの出力ｚは、入力ｘ，ｙからｚ＝ｘ・ｙで求められる。入力の遷移に伴って出力の遷移が生じるので、その出力についても状態遷移図が描け、確率パラメータ（αｚ，βｚ）が定義できる。
　２入力ＮＡＮＤゲートの真理値表から、ｚの状態と、図５のＱｘの状態は同等であることがわかるので、（αｚ，βｚ）は、
　αｚ＝αＱｘ，βｚ＝βＱｚ　　　（１８）
となる。
　複数の２入力ＮＡＮＤゲートから構成される回路において、あるＮＡＮＤゲートの出力の確率パラメータを、それがつながる次のＮＡＮＤゲートの入力の確率パラメータとすることで、回路全体の消費電力の理論式を導くことが出来る。
　この手法を一般の組合わせ回路へ適用することの妥当性について、１ｂｉｔ全加算器を２入力ＮＡＮＤゲートのみで構成した回路の消費電力の検証を行った。
　図９のような１ｂｉｔ全加算器について、入力であるｘ０，ｙ０，ｃ０の確率パラメータとして種々の値を定め、その確率で遷移する入力を与えてｓｐｉｃｅによるシミュレーションを行い、消費電力を計算した。図１０に示すように、１つのＮＡＮＤゲートの場合と同様、傾きがほぼ１の比例関係が得られた。
　また、この全加算器の９つのＮＡＮＤゲートの入力の割り当て方は２＾９＝５１２通りあるが、２節で述べた手法に従って、消費電力最適の割り付けを行ったときと逆に最悪の場合との比較の結果を図１１に示す。
　従来のように無作為に割り付けている場合は、両者の中間にくるものと考えられる。両者には、最小で１：１．１０、最大で１：１．７４の差が見られる。」（第６６頁左欄第１〜３３行）
　
　以上の記載事項によると、引用例には、
「２入力ＮＡＮＤゲートの縦続接続で構成されるＣＭＯＳ論理集積回路であって、２入力ＮＡＮＤゲート回路は、当該２入力ＮＡＮＤゲート回路の出力端子と一方の電源端子との間に直列接続された２個のＭＯＳトランジスタを含み、当該直列ＭＯＳトランジスタのゲートは相互に異なる入力端子に結合されたものであるＣＭＯＳ論理集積回路」の発明（以下、「引用発明」という。）が記載されていると認められる。
　
３．対比
　本願発明と引用発明を対比する。
　引用発明の「２入力ＮＡＮＤゲート」「ＣＭＯＳ論理集積回路」は、本願発明の「論理ゲート回路」「半導体集積回路」にそれぞれ相当する。
　引用発明においては、２入力ＮＡＮＤゲートが縦続接続されているので、「複数の論理ゲート回路が信号配線で接続されて構成された論理ブロック」を備えていることは明らかである。
　また、引用発明の２入力ＮＡＮＤゲート回路は、論理的に等価とされる複数個の入力端子を持ち、夫々の入力端子から見た物理的な回路構成が相違していることは図１に示されている。
　　
　以上を踏まえると、両者は、
「複数の論理ゲート回路が信号配線で接続されて構成された論理ブロックを含む半導体集積回路であって、
　上記複数の論理ゲート回路の一部として、論理的に等価とされる複数個の入力端子を持ち、夫々の入力端子から見た物理的な回路構成が相違する第１論理ゲート回路を有し、上記第１論理ゲート回路は、当該第１論理ゲート回路の出力端子と一方の電源端子との間に直列接続された複数個のＭＯＳトランジスタを含み、当該直列ＭＯＳトランジスタのゲートは相互に異なる入力端子に結合されたものであることを特徴とする半導体集積回路。」
で一致し、次の点で相違する。
　
【相違点１】
　本願発明は、直列ＭＯＳトランジスタのうち、電源端子に近い位置のＭＯＳトランジスタが結合される入力端子は、出力端子に直結のＭＯＳトランジスタが結合される入力端子に比べて変化の頻度が高い信号の信号線に結合されているのに対し、引用発明の２つの入力端子には、どのような信号が結合されているのか明記されていない点。
【相違点２】
　本願発明は、論理ブロックを構成する複数の論理ゲート回路と信号配線がレイアウトされるレイアウト領域において、上記論理ブロックのクリティカルパスに配置された論理ゲート回路は同一列に配置され、且つ、充放電の繰り返し回数の最も多い信号配線は当該レイアウト領域の中央部分に配置されているのに対し、引用発明は、論理ブロックを構成する複数の論理ゲート回路と信号配線がどのようにレイアウトされるのか明記されていない点。
　
４．当審の判断
　上記相違点について検討する。
【相違点１】について
　本願出願当初の明細書の段落【００３３】には、「ここで、着目すべきは、ゲート回路の入力ｂを下位側（信号周波数が相対的に高い）、ａを上位側（信号周波数が相対的に低い）のノードに結合することが低消費電力化には望ましいと言うことである。例えばノードｉ１とｊ１に結合されるナンドゲート回路ＮＡＮＤ（＃２１）に着目すると（当該ナンドゲート回路のノードｎ，ｚ及びノードｉ１，ｊ１の各波形は図１２に示されている）、ナンドゲート回路ＮＡＮＤ（＃２１）の中間回路ノードｎの充放電回数は１／７に低減される。」と記載されている。この記載より、変化の頻度が高い信号と低い信号とが入力された場合、中間回路ノードの充放電回数が少なくなるように、直列ＭＯＳトランジスタのうち、電源端子に近い位置のＭＯＳトランジスタが結合される入力端子は、出力端子に直結のＭＯＳトランジスタが結合される入力端子に比べて変化の頻度が高い信号の信号線に結合したことが示されている。
　引用例には、本願発明と共通の課題である、「ある２入力ＮＡＮＤゲートに与えるべき２つの信号が決まった場合、それを２つの入力端子へ割り当てる方法は２通りあるが、消費電力の最適化という意味での最良の割り当て方を与える式を次に導く。」（前掲オ記載）をもとに、中間回路ノードの充放電回数に相当する中間回路ノードの充電確率Ｎｙ−が小さくなる方が消費電力が小さくなるという判別式（１４）（前掲オ記載）を用いて入力信号を割り当てる構成が記載されている。
　半導体集積回路に入力される信号は、その利用目的に応じて、種々の信号があることは当然であり、変化の頻度が高い信号と低い信号である２つの信号を入力する構成を想起することに格別の困難性は認められない。
　そして、引用発明において、この２つの信号を割り当てる際、消費電力が小さくなるよう、判別式（１４）を用いて、直列ＭＯＳトランジスタのうち、電源端子に近い位置のＭＯＳトランジスタが結合される入力端子は、出力端子に直結のＭＯＳトランジスタが結合される入力端子に比べて変化の頻度が高い信号の信号線に結合する構成とすることは、当業者が容易になし得たことと認められる。
　
【相違点２】について
　本願発明の「クリティカルパス」の定義について、発明の詳細な説明には明確に記載されていないが、図１３には、円、四角形及び六角形の説明として、「同一クリティカルパス上のセルであることを意味する」の記載より、縦続接続された論理ゲートのパスの一つ一つであると認められる。
　すると、引用発明の「２入力ＮＡＮＤゲートの縦続接続で構成されるＣＭＯＳ論理集積回路」において、縦続接続された２入力ＮＡＮＤゲートは、本願発明のクリティカルパスと構成上の差異は格別でない。また、本願発明の特許請求の範囲には、論理ブロック及びクリティカルパスは複数あるとの記載はないので、本願発明のクリティカルパスに相当する、引用発明の縦続接続された２入力ＮＡＮＤゲートが一つしかない場合を排除するものではない。そして、この一つのクリティカルパスは、充放電の繰り返し回数の最も多い信号配線となることは明らかである。
　そして、このクリティカルパスをレイアウトするに際し、３列ある部分の中央の列に同一列になるよう配置すれば、他の列との配線を最小にできて、結果として信号配線が最も短くできることは幾何学の初歩であり、それに伴って消費電力Ｐが低減できることは、配線が長くなると消費電力は増大するという、Ｐ＝Ｉ２Ｒ（Ｒは、抵抗値）＝ＣＶｄｄＶｓｆ−（Ｃは、配線などの容量、前掲ア参照）より、当業者にとって電気回路の技術常識である。
　よって、論理ブロックを構成する複数の論理ゲート回路と信号配線がレイアウトされるレイアウト領域において、上記論理ブロックのクリティカルパスに配置された論理ゲート回路は同一列に配置され、且つ、充放電の繰り返し回数の最も多い信号配線は当該レイアウト領域の中央部分に配置するよう構成することは当業者が適宜なし得る設計的事項である。
　
　以上のとおり、相違点１及び相違点２は当業者が引用発明から容易に推考できる程度の事項であり、効果についても、当業者が予測できる範囲内のものにすぎない。
　
５．むすび
　したがって、本願発明は、引用例に記載された発明に基づいて、当業者が容易に発明をすることができたもので、特許法２９条２項の規定により特許を受けることができないから、他の請求項について検討するまでもなく、本願は拒絶すべきものである。
　よって、結論のとおり審決する。