【誤訳訂正書】
【提出日】平成22年2月9日(2010.2.9)
【誤訳訂正１】
【訂正対象書類名】明細書
【訂正対象項目名】特許請求の範囲
【訂正方法】変更
【訂正の内容】
【特許請求の範囲】
【請求項１】
パラレルデータストリームをシリアルデータストリームに変換するための回路装置において、
第１シフトレジスタと、ビット単位アドレス可能な第２シフトレジスタと、ロードシフトレジスタとを具える回路装置であって、
前記第１シフトレジスタ内で、前記パラレルデータストリームが、外部から供給されるプロセッサクロックに基づいてビットフレームに記憶され、前記第１シフトレジスタは、前記記憶されたデータのビット単位走査によってシリアルデータストリームを供給し、当該シリアルデータストリームは、前記第２シフトレジスタの全メモリ位置にパラレルで当てはめられ、前記第２シフトレジスタから、前記第２シフトレジスタに記憶されているデータはシリアルクロックに基づいてシリアルで読み取られ、前記第２シフトレジスタは前記シリアルデータストリームを供給し、
前記第２シフトレジスタは前記ロードシフトレジスタに割り当てられ、当該ロードシフトレジスタは、有効な記憶データを具備する前記第２シフトレジスタのメモリセルと、データで新しく書き込まれるべきメモリセルとの境界を絶えずマークするレベル指示情報を生じ
且つ、前記第１シフトレジスタにより供給された前記データの前記第２シフトレジスタへの記憶は、前記第２シフトレジスタの全メモリセルに存在し、前記第１シフトレジスタにより供給されたビットが、データで新しく書き込まれるべき前記第２シフトレジスタのメモリセルであって、前記レベル指示情報に最も近く、有効なデータで書き込まれたメモリセルに隣接するメモリセルに記憶されるようにレベル指示情報に基づいて行われる、
ことを特徴とする回路装置。
【請求項２】
請求項１に記載の回路装置において、
カウンタが設けられ、当該カウンタは、前記プロセッサクロック及びビットフレーム幅に基づいて、前記ロードシフトレジスタ及び前記第１シフトレジスタにシフト信号を供給し、その結果、前記レベル指示情報が前記第２シフトレジスタに記憶される各ビットに従って訂正され、且つ前記第１シフトレジスタが次のビットを供給し、
且つ、前記ロードシフトレジスタは、前記シリアルクロックを受け取り、各ビットが前記第２シフトレジスタからシリアルで読み取られた後に、シリアルクロックの受け取りに応じて前記レベル指示情報を訂正する、
ことを特徴とする回路装置。
【請求項３】
請求項２に記載の回路装置において、
前記第１シフトレジスタの全メモリセルは、個々に読み取り可能であること、
各シフトプロセスに対し、前記第１シフトレジスタの最後のメモリセルのビットが前記第１メモリセルに書き込まれること、
論理ビットフレーム幅であって、当該論理ビットフレーム幅で前記回路装置は動作し、物理ビットフレーム幅であって、当該物理ビットフレーム幅でビットは前記第１シフトレジスタにパラレルで当てはめられ、前記物理ビットフレーム幅に従って前記第１シフトレジスタは物理ビットフレームを有するものである物理ビットフレーム幅と離れている論理ビットフレーム幅においては、フレーム論理回路は、前記パラレルビットの各書き込みプロセスで、前記ビットフレーム幅に従って複数のビットが記憶されるように前記論理ビットフレーム幅を前記物理ビットフレーム幅に適合させること、且つ
シフトプロセスでは、次に走査されるビットが絶えずトラッキングされ、次の走査プロセスで読み取られること
を特徴とする回路装置。
【請求項４】
請求項１に記載の回路装置において、
前記第１シフトレジスタにより供給されるビットが記憶される前記第２シフトレジスタのメモリセルは、前記レベル指示情報に従ってアドレッシングされることを特徴とする回路装置。
【請求項５】
請求項１に記載の回路装置において、
前記第１又は第２シフトレジスタのメモリセルがこれ以上データを取ることができないとき、前記回路装置は”レジスタフル(register-full)”信号を発生し、前記第１及び第２シフトレジスタの双方、又はいずれか一方の既定数のメモリセルが空であるとき、前記回路装置はデータ要求信号を発生することを特徴とする回路装置。
【請求項６】
請求項１に記載の回路装置において、
前記プロセッサクロック、前記データ要求信号及び他のパラメータ、好ましくは所望のボーレート(baud rate)に従って前記シリアルクロックを発生するクロック発生器を具備することを特徴とする回路装置。
【請求項７】
シリアルデータストリームをパラレルデータストリームに変換するための回路装置において、
第１シフトレジスタと、第２シフトレジスタと、ロードシフトレジスタとを具える回路装置であって、
前記第２シフトレジスタ内で、前記シリアルデータストリームが、シリアルクロックに基づいて記憶され、前記第２シフトレジスタのメモリセルから前記記憶されたデータがビット単位で読み取られ、前記第１シフトレジスタのメモリセルに記憶され、前記第１シフトレジスタから前記データが外部プロセッサクロックに基づいてビットフレーム単位でパラレルに読み取られ、パラレル出力データを構成し、
前記第２シフトレジスタは前記ロードシフトレジスタに割り当てられ、当該ロードシフトレジスタは、有効な記憶データを持つ前記第２シフトレジスタのメモリセルと、既に前記第１シフトレジスタに記憶されたデータを有するメモリセルとの境界を絶えずマークするレベル指示情報を供給し、
且つ、前記第２シフトレジスタのデータは、読み取られるべきビットが、前記レベル指示情報に最も近く、既に読み取られたデータを具備するメモリセルに隣接するメモリセルから読み取られるように前記レベル指示情報に基づいて読み取られる、
ことを特徴とする回路装置。
【誤訳訂正２】
【訂正対象書類名】明細書
【訂正対象項目名】０００４
【訂正方法】変更
【訂正の内容】
【０００４】
パラレル／シリアル変換する回路装置において、本目的は、
第１シフトレジスタが設けられ、第１シフトレジスタ内で、パラレルデータストリームが、外部から供給されるプロセッサクロックに基づいてビットフレームに記憶され、第１シフトレジスタは、記憶されたデータのビット単位走査によってシリアルデータストリームを供給し、シリアルデータストリームは、第２シフトレジスタの全メモリ位置にパラレルで当てはめられ、第２シフトレジスタから、第２シフトレジスタに記憶されているデータはシリアルクロックに基づいてシリアルで読み取られ、第２シフトレジスタは前記シリアルデータストリームを供給し、
第２シフトレジスタはロードシフトレジスタに割り当てられ、ロードシフトレジスタは、有効な記憶データを具備する第２シフトレジスタのメモリセルと、データで新しく書き込まれるべきメモリセルとの間の境界を絶えずマークするレベル指示情報を生じ
且つ、第１シフトレジスタにより供給されたデータの第２シフトレジスタへの記憶は、第２シフトレジスタの全メモリセルに存在し、第１シフトレジスタにより供給されたビットが、データで新しく書き込まれるべき第２シフトレジスタのメモリセルであって、レベル指示情報に最も近く、有効なデータで書き込まれたメモリセルに隣接するメモリセルに記憶されるようにレベル指示情報に基づいて行われる
ことで解決される。
【誤訳訂正３】
【訂正対象書類名】明細書
【訂正対象項目名】０００６
【訂正方法】変更
【訂正の内容】
【０００６】
例えばこのプロセッサクロックから得られるシリアルクロックに依存する場合、第１シフトレジスタに記憶されるビットは、ビット単位でシリアルに走査される、すなわち、フレームのビットが第２シフトレジスタに連続し、且つ個別に送信される。第２シフトレジスタは、書き込み目的で個別にアドレッシング可能なメモリセルを有する。各個別ビットに対し、どのメモリセルが前記ビットで書き込まれるべきであることを自由に決定可能である。この決定を行うために、第２シフトレジスタは、レベル指示情報を有するロードシフトレジスタに割り当てられる。これは、例えばこのロードシフトレジスタのメモリセルを介してシフトされるビットでもよい。このレベル指示情報は、第１シフトレジスタから既にビットで有効に書き込まれた第２シフトレジスタにおけるメモリセルと、既に書き込まれたがその内容はまだ有効でないメモリセルとの間の境界の場所に関する情報を絶えず提供する。このレベル指示情報は、第１シフトレジスタから来るビットで、次のセルとして書き込まれるべきメモリセルもマークする。第１シフトレジスタから来るビットの記憶は、これによって、このレベル指示情報に依存して行われる。
【誤訳訂正４】
【訂正対象書類名】明細書
【訂正対象項目名】０００８
【訂正方法】変更
【訂正の内容】
【０００８】
この装置は、何らかの形で利用可能であるか又はこの装置内のハードウェアとして生成される前記クロック信号及びレベル指示情報のみに依存するので、ハードウェアに基づいて動作する特殊な利点を有する。これによって、この装置は最小限のプロセッサの使用を必要とするので、パラレルデータが生じるプロセッサは、この負担から開放される。更に、メモリのメモリエリアにおける同時の書き込み及び読み取りは不可能であり、既知の装置において生じる待ち時間は無いので、パラレル／シリアル変換は如何なる中断もすることなく絶えず起こっている。この装置の動作速度の限界は、装置自身だけでなく、データが供給され、要求される速度によっても引き起こされる。
【誤訳訂正５】
【訂正対象書類名】明細書
【訂正対象項目名】０００９
【訂正方法】変更
【訂正の内容】
【０００９】
請求項２は、簡単な方法で、前記ロードシフトレジスタにおけるレベル指示情報の継続的更新を可能にするこの装置の有利な実施例を説明する。このために、シフト信号はカウンタにより生成され、この信号はロードシフトレジスタ及び第１シフトレジスタに与えられる。このシフト信号に依存して、新しいビットがこの第１シフトレジスタから読み取られ、書き込まれるべき第２シフトレジスタの次のメモリセルに書き込まれるとき、ロードシフトレジスタにおけるレベル指示情報のレベルは、この信号によって訂正もされる。メモリセルを書き込んだ後、レベル指示情報は、書き込まれるべき次のメモリセルを示す。その上、データが第２シフトレジスタからシリアルに読み取られるシリアルクロックは、ビットが第２シフトレジスタから読み取られたとき、レベル指示情報の対応する訂正を反対に行うように、ロードシフトレジスタにも与えられる。この方法で、レベル指示情報の断続的な訂正が新しいビットが読み取られるか又は書き込まれるかに依存して行われる。
【誤訳訂正６】
【訂正対象書類名】明細書
【訂正対象項目名】００１０
【訂正方法】変更
【訂正の内容】
【００１０】
本発明に係る装置の上述した利点は、請求項３に規定されるような装置が、それに与えられるパラレルビットの多様なフレーム幅も処理を可能にするやり方で形成されることを更に改良することである。このために、第１シフトレジスタは、物理ビットフレーム幅として示される最大のビットフレーム幅を必要とするのと同数のメモリセルを有する。実際に、より小さなパラレルビット、すなわち、論理フレーム幅が供給されるとき、これらビットは、第１シフトレジスタにパラレルでも書き込まれる。しかしながら、初めにビットにより書き込まれないギャップが生じる。第１シフトレジスタにおけるビットを更にシフトする場合、次のレジスタとして読み取られるべきビットをトラッキングするフレーム論理が提供される。これを可能にするために、前記メモリセルは、各メモリセルに記憶されたビットが個々に読み取られるように構成される。シフト信号のクロックが存在する場合、シフトレジスタは更にシフトされ、フレーム論理も読み取られるべき次のビットの新しい位置に従って後続する。このビットの読み取りは、前記フレーム論理によって制御され、第２シフトレジスタの全メモリセルにパラレルに供給される。ここでレベル指示情報に依存する記憶が行われる。
【誤訳訂正７】
【訂正対象書類名】明細書
【訂正対象項目名】００１４
【訂正方法】変更
【訂正の内容】
【００１４】
この動作のモードにおいて、シリアルに供給されたデータは、外部シリアルクロックに依存して、第２シフトレジスタに記憶される。これらは、次のビットが読み取られるべきメモリセルを信号で知らせるレベル指示情報で、このシフトレジスタのメモリセルからビット単位で再度読み取る。このビットは第１シフトレジスタに書き込まれる。記憶されるビットのビットフレーム幅がパラレルで読み取られる第１シフトレジスタに存在するまで、このプロセスが繰り返される。
【誤訳訂正８】
【訂正対象書類名】明細書
【訂正対象項目名】００１８
【訂正方法】変更
【訂正の内容】
【００１８】
第１シフトレジスタ１に加え、この第１シフトレジスタに記憶されたデータを個々に、且つビット単位で引き継ぐのに使用される第２シフトレジスタ２が設けられている。第２シフトレジスタ内の、ビットが引き継がれる位置及びメモリセルは、ロードシフトレジスタ３におけるレベル指示情報により決定される。データは、第２シフトレジスタからシリアルで読み取られ、シリアル出力電流を構成する。
【誤訳訂正９】
【訂正対象書類名】明細書
【訂正対象項目名】００２２
【訂正方法】変更
【訂正の内容】
【００２２】
この信号ＳＨＬは更に、ロードシフトレジスタ３に与えられる。この信号ＳＨＬに依存して、ロードシフトレジスタ３におけるレベル指示情報の状況は、対応する方法で、第１シフトレジスタから第２シフトレジスタへ引き継がれる各ビットで訂正される。このレベル指示情報は、ロードシフトレジスタ３のメモリセルを介してシフトされる、例えば単なるビットでもよい。このレベル指示情報は、第１シフトレジスタ１から有効ビットを既に受け取ったシフトレジスタ２のメモリセルと、第１シフトレジスタから有効ビットをまだ受け取っていないシフトレジスタ２のメモリセルとの間の境界を絶えずマークする。ロードシフトレジスタ３のレベル指示情報は、これにより、新しいビットで上書きすべき次のメモリセルであるこれらのメモリセルを絶えず信号で指し示す。
【誤訳訂正１０】
【訂正対象書類名】明細書
【訂正対象項目名】００２３
【訂正方法】変更
【訂正の内容】
【００２３】
対応する方法において、ビットが第２シフトレジスタ２から読み取られるとき、レベル指示情報も訂正されなければならない。このために、ロードシフトレジスタ３とシフトレジスタ２は、クロック発生器６から生じるシリアルクロックＳＣｌｋを入力する。このクロック発生器６は、プロセッサクロックμＰＣｌｋとデータ要求信号とを入力し、このデータ要求信号は以下に記載する。
【誤訳訂正１１】
【訂正対象書類名】明細書
【訂正対象項目名】００２５
【訂正方法】変更
【訂正の内容】
【００２５】
更に、読み取られた各ビットに関し、他のビットは従ってシフトレジスタ２においてシフトされ、書き込まれるべき次のメモリセルの位置が従って変化するので、このシリアルクロックは、読み取られたビットに従って、ロードシフトレジスタ３におけるレベル指示情報の状況を訂正するのにも役立つ。
【誤訳訂正１２】
【訂正対象書類名】明細書
【訂正対象項目名】００２６
【訂正方法】変更
【訂正の内容】
【００２６】
結果として、ロードシフトレジスタ３におけるレベル指示情報は、第１シフトレジスタから新しいデータで書き込まれるべき次のメモリセルであることを絶えず信号で知らせる。
【誤訳訂正１３】
【訂正対象書類名】明細書
【訂正対象項目名】００３１
【訂正方法】変更
【訂正の内容】
【００３１】
当該図に示される装置は、基本的にシリアル／パラレル変換器にも使用される。つまり、論理プロセスがほぼ反転する。このとき、シリアルデータはシフトレジスタ２からシリアルで読み取られる。ロードシフトレジスタ３におけるレベル指示情報は、シフトレジスタ１に書き込まれる次の有効ビットを信号で指し示すに役立つ。各クロックに関し、シフトレジスタ１におけるビットは、論理又は物理ビットフレーム幅が達成され、これらビットが第１シフトレジスタからパラレルに読み取り可能となるまで、集められる。この動作のモードにおいても、前記ビットが第１シフトレジスタによってパラレルに供給される論理ビットフレーム幅は、物理ビットフレーム幅から離れていてもよい。