【事件の表示】
　特許第３７６９６９０号に関する訂正審判事件について、次のとおり審決する。
【結　論】
　特許第３７６９６９０号に係る特許請求の範囲を本件審判請求書に添付された特許請求の範囲のとおり訂正することを認める。
【理　由】
１．請求の要旨
　本件審判の請求の要旨は、特許第３７６９６９０号の特許請求の範囲を本件審判請求書に添付した特許請求の範囲のとおり、すなわち、下記（１）ないし（６）のとおり訂正することを求めるものである。
（１）特許請求の範囲の請求項１において、
「【請求項１】　第１データ線対と、第２データ線対と、前記第１及び第２データ線対に交差する複数の第１ワード線と、前記第１データ線対に接続される複数の第１メモリセルと、前記第２データ線対に接続される複数の第２メモリセルと、を含む第１メモリアレイと、
　第３データ線対と、第４データ線対と、前記第３及び第４データ線対に交差する複数の第２ワード線と、前記第３データ線対に接続される複数の第３メモリセルと、前記第４データ線対に接続される複数の第４メモリセルと、を含む第２メモリアレイと、
　前記第１データ線対に接続され、前記複数の第１ワード線のうち一つが選択されるのに応じて前記第１データ線対に読み出されたデータを第１センスアンプに出力する第１ＭＩＳＦＥＴ対と、
　前記第２データ線対に接続され、前記複数の第１ワード線のうち一つが選択されるのに応じて前記第２データ線対に読み出されたデータを第２センスアンプに出力する第２ＭＩＳＦＥＴ対と、
　前記第３データ線対に接続され、前記複数の第２ワード線のうち一つが選択されるのに応じて前記第３データ線対に読み出されたデータを前記第２センスアンプに出力する第３ＭＩＳＦＥＴ対と、
　前記第４データ線対に接続され、前記複数の第２ワード線のうち一つが選択されるのに応じて前記第４データ線対に読み出されたデータを第３センスアンプに出力する第４ＭＩＳＦＥＴ対と、
　第１列選択信号に応じて、前記第１センスアンプにおいて増幅された信号を第１信号線対に出力する第５ＭＩＳＦＥＴ対と、
　前記第１列選択信号に応じて、前記第２センスアンプにおいて増幅された信号を第２信号線対に出力する第６ＭＩＳＦＥＴ対と、
　前記第１信号線対と第１共通信号線対との間に設けられ、第１選択信号により制御される第１スイッチと、
　前記第２信号線対と第２共通信号線対との間に設けられ、第２選択信号により制御される第２スイッチと、
　前記第５ＭＩＳＦＥＴ対のゲート電極及び第６ＭＩＳＦＥＴ対のゲート電極に結合され第１列選択信号を供給する第１列選択信号線と、
　前記第１列選択信号線に結合されるＹデコーダとを具備し、
　前記第１センスアンプは、前記第１ＭＩＳＦＥＴ対から出力されるデータを増幅し、
　前記第２センスアンプは、前記第２ＭＩＳＦＥＴ対及び第３ＭＩＳＦＥＴ対のいずれか一方から出力されるデータを増幅し、
　前記第３センスアンプは、前記第１ＭＩＳＦＥＴ対から出力されるデータを増幅し、
　前記第１メモリアレイは、前記第１センスアンプと前記第２センスアンプの間に配置され、
　前記第２メモリアレイは、前記第２センスアンプと前記第３センスアンプの間に配置され、
　前記Ｙデコーダと前記第２メモリアレイの間には、他のメモリアレイは配置されず、
　前記複数の第１ワード線のうち一つが選択され、前記第１列選択信号線が選択されるのに応じて、前記第１選択信号及び前記第２選択信号が入力されることにより、前記第１共通信号線対に読み出されるデータは、前記第１データ線対、前記第１ＭＩＳＦＥＴ対、前記第５ＭＩＳＦＥＴ対、前記第１信号線対及び前記第１スイッチを介して読み出され、前記第２共通信号線対に読み出されるデータは、前記第２データ線対、前記第２ＭＩＳＦＥＴ対、前記第６ＭＩＳＦＥＴ対、前記第２信号線対及び前記第２スイッチを介して読み出されることを特徴とする半導体装置。」
の最終行から１６行目ないし１５行目に「前記第３センスアンプは、前記第１ＭＩＳＦＥＴ対から出力されるデータを増幅し、」とあるのを「前記第３センスアンプは、前記第４ＭＩＳＦＥＴ対から出力されるデータを増幅し、」と訂正する。
　
（２）特許請求の範囲の請求項４において、
「【請求項４】　請求項１から３のいずれか１項において、
　前記第１メモリアレイは、前記複数の第１ワード線と交差する第５データ線対及び第６データ線対と、前記第５データ線対に接続される複数の第５メモリセルと、前記第６データ線対に接続される複数の第６メモリセルと、を更に含み、
　前記第２メモリアレイは、前記複数の第２ワード線と交差する第７データ線対及び第８データ線対と、前記第７データ線対に接続される複数の第７メモリセルと、前記第８データ線対に接続される複数の第８メモリセルと、を更に含み
　前記半導体装置は、
　前記第５データ線対に接続され、前記複数の第１ワード線のうち一つが選択されるのに応じて前記第５データ線対に読み出されたデータを第４センスアンプに出力する第８ＭＩＳＦＥＴ対と、
　前記第６データ線対に接続され、前記複数の第１ワード線のうち一つが選択されるのに応じて前記第６データ線対に読み出されたデータを第５センスアンプに出力する第９ＭＩＳＦＥＴ対と、
　前記第７データ線対に接続され、前記複数の第２ワード線のうち一つが選択されるのに応じて前記第７データ線対に読み出されたデータを前記第５センスアンプに出力する第１０ＭＩＳＦＥＴ対と、
　前記第８データ線対に接続され、前記複数の第２ワード線のうち一つが選択されるのに応じて前記第８データ線対に読み出されたデータを第３センスアンプに出力する第１１ＭＩＳＦＥＴ対と、
　第２列選択信号に応じて、前記第４センスアンプにおいて増幅された信号を前記第１信号線対に出力する第１２ＭＩＳＦＥＴ対と、
　前記第２列選択信号に応じて、前記第５センスアンプにおいて増幅された信号を前記第２信号線対に出力する第１３ＭＩＳＦＥＴ対と、を更に具備し、
　前記第１２ＭＩＳＦＥＴ対のゲート電極及び前記第１３ＭＩＳＦＥＴ対のゲート電極は、前記第２列選択信号が供給される第２列選択信号線に結合され、
　前記複数の第１ワード線が選択され、かつ、前記第２列選択信号線が選択されるのに応じて、前記第１共通信号線対に読み出されるデータは、前記第５データ線対、前記第８ＭＩＳＦＥＴ対、前記第１２ＭＩＳＦＥＴ対、前記第１信号線対及び前記第１スイッチを介して読み出され、前記第２共通信号線対に読み出されるデータは、前記第６データ線対、前記第９ＭＩＳＦＥＴ対、前記第１３ＭＩＳＦＥＴ対、前記第２信号線対及び前記第２スイッチを介して読み出されることを特徴とする半導体装置。」
の２０行目ないし２２行目に「前記第８データ線対に接続され、前記複数の第２ワード線のうち一つが選択されるのに応じて前記第８データ線対に読み出されたデータを第３センスアンプに出力する第１１ＭＩＳＦＥＴ対と、」とあるのを「前記第８データ線対に接続され、前記複数の第２ワード線のうち一つが選択されるのに応じて前記第８データ線対に読み出されたデータを第６センスアンプに出力する第１１ＭＩＳＦＥＴ対と、」と訂正する。
　
（３）特許請求の範囲の請求項４において、上記（２）の請求項４記載の最終行から７行目ないし６行目に「前記複数の第１ワード線が選択され、かつ、前記第２列選択信号線が選択されるのに応じて、」とあるのを「前記複数の第１ワード線のうち一つが選択され、かつ、前記第２列選択信号線が選択されるのに応じて、」と訂正する。
　
（４）特許請求の範囲の請求項１２において、
「【請求項１２】　第１データ線対と、第２データ線対と、前記第１及び第２データ線対に交差する複数の第１ワード線と、前記第１データ線対に接続される複数の第１メモリセルと、前記第２データ線対に接続される複数の第２メモリセルと、を含む第１メモリアレイと、
　第３データ線対と、第４データ線対と、前記第３及び第４データ線対に交差する複数の第２ワード線と、前記第３データ線対に接続される複数の第３メモリセルと、前記第４データ線対に接続される複数の第４メモリセルと、を含む第２メモリアレイと、
　前記第１データ線対に接続され、前記複数の第１ワード線のうち一つが選択されるのに応じて前記第１データ線対に読み出されたデータを第１センスアンプに出力する第１ＭＩＳＦＥＴ対と、
　前記第２データ線対に接続され、前記複数の第１ワード線のうち一つが選択されるのに応じて前記第２データ線対に読み出されたデータを第２センスアンプに出力する第２ＭＩＳＦＥＴ対と、
　前記第３データ線対に接続され、前記複数の第２ワード線のうち一つが選択されるのに応じて前記第３データ線対に読み出されたデータを前記第２センスアンプに出力する第３ＭＩＳＦＥＴ対と、
　前記第４データ線対に接続され、前記複数の第２ワード線のうち一つが選択されるのに応じて前記第４データ線対に読み出されたデータを第３センスアンプに出力する第４ＭＩＳＦＥＴ対と、
　第１列選択信号に応じて、前記第１センスアンプにおいて増幅された信号を第１信号線対に出力する第５ＭＩＳＦＥＴ対と、
　前記第１列選択信号に応じて、前記第２センスアンプにおいて増幅された信号を第２信号線対に出力する第６ＭＩＳＦＥＴ対と、
　前記第１信号線対と第１共通信号線対との間に設けられ、第１選択信号により制御される第１スイッチと、
　前記第２信号線対と第２共通信号線対との間に設けられ、第２選択信号により制御される第２スイッチと、
　前記第５ＭＩＳＦＥＴ対のゲート電極及び第６ＭＩＳＦＥＴ対のゲート電極に結合され第１列選択信号を供給する第１列選択信号線と、
　前記第１列選択信号線に結合されるＹデコーダとを具備し、
　前記第１センスアンプは、前記第１ＭＩＳＦＥＴ対から出力されるデータを増幅し、
　前記第２センスアンプは、前記第２ＭＩＳＦＥＴ対及び第３ＭＩＳＦＥＴ対のいずれか一方から出力されるデータを増幅し、
　前記第３センスアンプは、前記第１ＭＩＳＦＥＴ対から出力されるデータを増幅し、
　前記第１メモリアレイは、前記第１センスアンプと前記第２センスアンプの間に配置され、
　前記第２メモリアレイは、前記第２センスアンプと前記第３センスアンプの間に配置され、
　前記第３センスアンプは、他のデータ線対に接続されず、
　前記複数の第１ワード線のうち一つが選択され、前記第１列選択信号線が選択されるのに応じて、前記第１選択信号及び前記第２選択信号が入力されることにより、前記第１共通信号線対に読み出されるデータは、前記第１データ線対、前記第１ＭＩＳＦＥＴ対、前記第５ＭＩＳＦＥＴ対、前記第１信号線対及び前記第１スイッチを介して読み出され、前記第２共通信号線対に読み出されるデータは、前記第２データ線対、前記第２ＭＩＳＦＥＴ対、前記第６ＭＩＳＦＥＴ対、前記第２信号線対及び前記第２スイッチを介して読み出されることを特徴とする半導体装置。」
の最終行から１５行目ないし１４行目に「前記第３センスアンプは、前記第１ＭＩＳＦＥＴ対から出力されるデータを増幅し、」とあるのを「前記第３センスアンプは、前記第４ＭＩＳＦＥＴ対から出力されるデータを増幅し、」と訂正する。
　
（５）特許請求の範囲の請求項１５において、
「【請求項１５】　請求項１２から１４のいずれか１項において、
　前記第１メモリアレイは、前記複数の第１ワード線と交差する第５データ線対及び第６データ線対と、前記第５データ線対に接続される複数の第５メモリセルと、前記第６データ線対に接続される複数の第６メモリセルと、を更に含み、
　前記第２メモリアレイは、前記複数の第２ワード線と交差する第７データ線対及び第８データ線対と、前記第７データ線対に接続される複数の第７メモリセルと、前記第８データ線対に接続される複数の第８メモリセルと、を更に含み
　前記半導体装置は、
　前記第５データ線対に接続され、前記複数の第１ワード線のうち一つが選択されるのに応じて前記第５データ線対に読み出されたデータを第４センスアンプに出力する第８ＭＩＳＦＥＴ対と、
　前記第６データ線対に接続され、前記複数の第１ワード線のうち一つが選択されるのに応じて前記第６データ線対に読み出されたデータを第５センスアンプに出力する第９ＭＩＳＦＥＴ対と、
　前記第７データ線対に接続され、前記複数の第２ワード線のうち一つが選択されるのに応じて前記第７データ線対に読み出されたデータを前記第５センスアンプに出力する第１０ＭＩＳＦＥＴ対と、
　前記第８データ線対に接続され、前記複数の第２ワード線のうち一つが選択されるのに応じて前記第８データ線対に読み出されたデータを第３センスアンプに出力する第１１ＭＩＳＦＥＴ対と、
　第２列選択信号に応じて、前記第４センスアンプにおいて増幅された信号を前記第１信号線対に出力する第１２ＭＩＳＦＥＴ対と、
　前記第２列選択信号に応じて、前記第５センスアンプにおいて増幅された信号を前記第２信号線対に出力する第１３ＭＩＳＦＥＴ対と、を更に具備し、
　前記第１２ＭＩＳＦＥＴ対のゲート電極及び前記第１３ＭＩＳＦＥＴ対のゲート電極は、前記第２列選択信号が供給される第２列選択信号線に結合され、
　前記複数の第１ワード線が選択され、かつ、前記第２列選択信号線が選択されるのに応じて、前記第１共通信号線対に読み出されるデータは、前記第５データ線対、前記第８ＭＩＳＦＥＴ対、前記第１２ＭＩＳＦＥＴ対、前記第１信号線対及び前記第１スイッチを介して読み出され、前記第２共通信号線対に読み出されるデータは、前記第６データ線対、前記第９ＭＩＳＦＥＴ対、前記第１３ＭＩＳＦＥＴ対、前記第２信号線対及び前記第２スイッチを介して読み出されることを特徴とする半導体装置。」
の最終行から１８行目ないし１６行目に「前記第８データ線対に接続され、前記複数の第２ワード線のうち一つが選択されるのに応じて前記第８データ線対に読み出されたデータを第３センスアンプに出力する第１１ＭＩＳＦＥＴ対と、」とあるのを「前記第８データ線対に接続され、前記複数の第２ワード線のうち一つが選択されるのに応じて前記第８データ線対に読み出されたデータを第６センスアンプに出力する第１１ＭＩＳＦＥＴ対と、」と訂正する。
　
（６）特許請求の範囲の請求項１５において、上記（５）の請求項１５記載の最終行から７行目ないし６行目に「前記複数の第１ワード線が選択され、かつ、前記第２列選択信号線が選択されるのに応じて、」とあるのを「前記複数の第１ワード線のうち一つが選択され、かつ、前記第２列選択信号線が選択されるのに応じて、」と訂正する。
　
２．当審の判断
　そこで、これらの訂正事項について検討する。
（ａ）上記（１）の訂正は、願書に添付した特許請求の範囲（本件訂正前）の請求項１の「前記第１データ線対に接続され、前記複数の第１ワード線のうち一つが選択されるのに応じて前記第１データ線対に読み出されたデータを第１センスアンプに出力する第１ＭＩＳＦＥＴ対と、
　前記第２データ線対に接続され、前記複数の第１ワード線のうち一つが選択されるのに応じて前記第２データ線対に読み出されたデータを第２センスアンプに出力する第２ＭＩＳＦＥＴ対と、
　前記第３データ線対に接続され、前記複数の第２ワード線のうち一つが選択されるのに応じて前記第３データ線対に読み出されたデータを前記第２センスアンプに出力する第３ＭＩＳＦＥＴ対と、
　前記第４データ線対に接続され、前記複数の第２ワード線のうち一つが選択されるのに応じて前記第４データ線対に読み出されたデータを第３センスアンプに出力する第４ＭＩＳＦＥＴ対と、」（上記１．（１）の請求項１記載の９行目ないし２０行目）との記載、及び、願書に添付した図面の図１０における、一つのＭＩＳＦＥＴ対からは一つの入出力制御回路ＣＫＴ（一つのセンスアンプを備える）へデータが出力される記載からすれば、訂正前の「前記第３センスアンプは、前記第１ＭＩＳＦＥＴ対から出力されるデータを増幅し、」という技術事項として明りょうでない記載を、「前記第３センスアンプは、前記第４ＭＩＳＦＥＴ対から出力されるデータを増幅し、」と訂正することにより、明りょうにすることを目的としたものであり、願書に添付した明細書、特許請求の範囲又は図面に記載した事項の範囲でする訂正で、実質的に特許請求の範囲を拡張又は変更するものでもない。
　
（ｂ）上記（２）の訂正は、願書に添付した特許請求の範囲（本件訂正前）の請求項１（請求項４の従属元請求項）の「前記第４データ線対に接続され、前記複数の第２ワード線のうち一つが選択されるのに応じて前記第４データ線対に読み出されたデータを第３センスアンプに出力する第４ＭＩＳＦＥＴ対と、」（上記１．（１）の請求項１記載の１８行目ないし２０行目）との記載、及び、願書に添付した図面の図１０における、所定のワード線の一つが選択されるのに応じて一つのデータ線対に読み出されたデータは一つの入出力制御回路ＣＫＴ（一つのセンスアンプを備える）へ出力される記載からすれば、訂正前の「前記第８データ線対に読み出されたデータを第３センスアンプに出力する第１１ＭＩＳＦＥＴ対と、」という技術事項として明りょうでない記載を、「前記第８データ線対に読み出されたデータを第６センスアンプに出力する第１１ＭＩＳＦＥＴ対と、」と訂正することにより、明りょうにすることを目的としたものであり、願書に添付した明細書、特許請求の範囲又は図面に記載した事項の範囲でする訂正で、実質的に特許請求の範囲を拡張又は変更するものでもない。
　
（ｃ）上記（３）の訂正は、願書に添付した特許請求の範囲（本件訂正前）の請求項４の「前記第５データ線対に接続され、前記複数の第１ワード線のうち一つが選択されるのに応じて前記第５データ線対に読み出されたデータを第４センスアンプに出力する第８ＭＩＳＦＥＴ対と、」（上記１．（２）の請求項４記載の１１行目ないし１３行目）との記載、及び、願書に添付した明細書の段落【００７５】の「ＷＤはメモリセルアレーのうちの行アドレスを指定して１本のワード線に駆動信号を与えるためのワード線駆動回路」との記載からすると、訂正前の「前記複数の第１ワード線が選択され、」という技術事項として明りょうでない記載を「前記複数の第１ワード線のうち一つが選択され、」と訂正することにより、明りょうにすることを目的としたものであり、願書に添付した明細書、特許請求の範囲又は図面に記載した事項の範囲でする訂正で、実質的に特許請求の範囲を拡張又は変更するものでもない。
　
（ｄ）上記（４）の訂正は、願書に添付した特許請求の範囲（本件訂正前）の請求項１２の「前記第１データ線対に接続され、前記複数の第１ワード線のうち一つが選択されるのに応じて前記第１データ線対に読み出されたデータを第１センスアンプに出力する第１ＭＩＳＦＥＴ対と、
　前記第２データ線対に接続され、前記複数の第１ワード線のうち一つが選択されるのに応じて前記第２データ線対に読み出されたデータを第２センスアンプに出力する第２ＭＩＳＦＥＴ対と、
　前記第３データ線対に接続され、前記複数の第２ワード線のうち一つが選択されるのに応じて前記第３データ線対に読み出されたデータを前記第２センスアンプに出力する第３ＭＩＳＦＥＴ対と、
　前記第４データ線対に接続され、前記複数の第２ワード線のうち一つが選択されるのに応じて前記第４データ線対に読み出されたデータを第３センスアンプに出力する第４ＭＩＳＦＥＴ対と、」（上記１．（４）の請求項１２記載の９行目ないし２０行目）との記載、及び、願書に添付した図面の図１０における、一つのＭＩＳＦＥＴ対からは一つの入出力制御回路ＣＫＴ（一つのセンスアンプを備える）へデータが出力される記載からすれば、訂正前の「前記第３センスアンプは、前記第１ＭＩＳＦＥＴ対から出力されるデータを増幅し、」という技術事項として明りょうでない記載を、「前記第３センスアンプは、前記第４ＭＩＳＦＥＴ対から出力されるデータを増幅し、」と訂正することにより、明りょうにすることを目的としたものであり、願書に添付した明細書、特許請求の範囲又は図面に記載した事項の範囲でする訂正で、実質的に特許請求の範囲を拡張又は変更するものでもない。
　
（ｅ）上記（５）の訂正は、願書に添付した特許請求の範囲（本件訂正前）の請求項１２（請求項１５の従属元請求項）の「前記第４データ線対に接続され、前記複数の第２ワード線のうち一つが選択されるのに応じて前記第４データ線対に読み出されたデータを第３センスアンプに出力する第４ＭＩＳＦＥＴ対と、」（上記１．（４）の請求項１２記載の１８行目ないし２０行目）との記載、及び、願書に添付した図面の図１０における、所定のワード線の一つが選択されるのに応じて一つのデータ線対に読み出されたデータは一つの入出力制御回路ＣＫＴ（一つのセンスアンプを備える）へ出力される記載からすれば、訂正前の「前記第８データ線対に読み出されたデータを第３センスアンプに出力する第１１ＭＩＳＦＥＴ対と、」という技術事項として明りょうでない記載を、「前記第８データ線対に読み出されたデータを第６センスアンプに出力する第１１ＭＩＳＦＥＴ対と、」と訂正することにより、明りょうにすることを目的としたものであり、願書に添付した明細書、特許請求の範囲又は図面に記載した事項の範囲でする訂正で、実質的に特許請求の範囲を拡張又は変更するものでもない。
　
（ｆ）上記（６）の訂正は、願書に添付した特許請求の範囲（本件訂正前）の請求項１５の「前記第５データ線対に接続され、前記複数の第１ワード線のうち一つが選択されるのに応じて前記第５データ線対に読み出されたデータを第４センスアンプに出力する第８ＭＩＳＦＥＴ対と、」（上記１．（５）の請求項１５記載の１１行目ないし１３行目）との記載、及び、願書に添付した明細書の段落【００７５】の「ＷＤはメモリセルアレーのうちの行アドレスを指定して１本のワード線に駆動信号を与えるためのワード線駆動回路」との記載からすると、訂正前の「前記複数の第１ワード線が選択され、」という技術事項として明りょうでない記載を「前記複数の第１ワード線のうち一つが選択され、」と訂正することにより、明りょうにすることを目的としたものであり、願書に添付した明細書、特許請求の範囲又は図面に記載した事項の範囲でする訂正で、実質的に特許請求の範囲を拡張又は変更するものでもない。
　
３．むすび
　以上のとおりであるから、本件訂正請求は、平成６年改正前特許法第１２６条第１項及び同条第２項の規定に適合するので、当該訂正を認める。
　よって、結論のとおり審決する。