【事件の表示】
　特願２０１２−１６３２３７「炭化ケイ素ＭＯＳＦＥＴセルの形成方法」拒絶査定不服審判事件〔平成２５年　２月　７日出願公開，特開２０１３−　３０７７４，請求項の数（８）〕について，次のとおり審決する。
【結　論】
　原査定を取り消す。
　本願の発明は，特許すべきものとする。
【理　由】
第１　手続の経緯
　本願は，平成２４年７月２４日（パリ条約による優先権主張２０１１年７月２６日（以下「本願優先日」という），米国）の出願であって，平成２８年７月８日付けで拒絶理由の通知がなされ，同年１０月７日付けで意見書及び手続補正書の提出がなされ，平成２９年３月１５日付けで拒絶査定（以下「原査定」という。）がなされ，これに対して同年７月１９日付けで拒絶査定不服審判の請求がなされると同時に手続補正書の提出がなされた。
　当審において，平成３０年１０月１５日付けで拒絶理由（以下「当審拒絶理由１」という。）が通知され，同年１２月１０日付けで意見書及び手続補正書の提出がなされ，平成３１年１月２９日付けで最後の拒絶理由（以下「当審拒絶理由２」という。）が通知され，同年３月１８日付けで意見書及び手続補正書の提出がなされたものである
第２　本願発明
　本願の請求項１−８に係る発明は，平成３１年３月１８日付け手続補正書で補正された特許請求の範囲の請求項１−８に記載された事項により特定される発明であり，請求項１−８に係る発明（以下，「本願発明１」−「本願発明８」という。）は以下のとおりの発明である。
「　　【請求項１】
第１の材料層（１１０）の内部にウェル（１１４／１１５）を形成するステップであって，前記ウェル（１１４／１１５）がＸＹ断面平面内で一般にＵ字形状を有し，前記第１の材料層（１１０）が第１の導電型にドープされ，前記ウェル（１１４／１１５）が第２の導電型にドープされる，ステップと，
　前記ウェル（１１４／１１５）の端部領域の上に前記ＸＹ断面平面に垂直なＺ方向に延びる第１および第２のスペーサ（２３２）を形成するステップと，
　前記ウェル（１１４／１１５）を第１の導電型にドープして，前記Ｕ字形状をしたウェル（１１４／１１５）の直立した脚部間の中間領域（１１８／１１９）の内部に第１および第２のソース（１２２／１２３／１２４／１２５）とソースラング（２６２）とを含む第１の導電型領域を形成するステップと，
　前記第１の導電型領域の上にＸ方向に延びるマスク（２４０Ａ）を形成するステップと，
　前記第１および第２のソース（１２２／１２３／１２４／１２５）と前記ソースラング（２６２）とを含まない前記第１の導電型領域を第２の導電型にカウンタードープして，前記中間領域（１１８／１１９）の内部にボディ領域（１１８／１１９）を形成するステップであって，前記ボディ領域（１１８／１１９）が前記第１および第２のソース（１２２／１２３／１２４／１２５）の前記Ｚ方向に延びる部分の間にあり且つ第２の導電型にドープされる，ステップと，
を含み，
　前記第１および第２のソース（１２２／１２３／１２４／１２５）がＸ方向に間隔を空けて設けられ且つ第１の導電型にドープされ，前記第１および第２のソース（１２２／１２３／１２４／１２５）の各々が前記Ｚ方向に延びる部分を有し，
　前記中間領域（１１８／１１９）の内部にソースラング（２６２）が形成され，
　前記第１および第２のソース（１２２／１２３／１２４／１２５），前記ボディ領域（１１８／１１９），および前記ソースラング（２６２）が，マスクの形成と除去による自己整合技術を使用して形成され，
　前記カウンタードープに際し，前記第１および第２のソース（１２２／１２３／１２４／１２５）がマスキングされ，前記第１および第２のソース（１２２／１２３／１２４／１２５）を接続するラング領域（２６２）がマスキングされ，露出した第１の導電型領域が第２の導電型にカウンタードープされ，
　２つのボディ領域（２５２）の間に連続するソースラング（２６２）が配置され，各ソースラング（２６２）が前記Ｘ方向に延び，前記ソースラング（２６２）がＺ方向に間隔を空けて設けられ，各ソースラング（２６２）が前記第１および第２のソース（１２２／１２３／１２４／１２５／２６０）に沿った異なる位置において前記第１および第２のソース（１２２／１２３／１２４／１２５／２６０）のＺ方向に延びる部分に接続し，
　前記ソースラング（２６２）と前記ボディ領域（２５２）との間のコンタクト抵抗を制御するために，ソースラング（２６２）面積とボディ領域（２５２）面積との比率が，前記ソースラング（２６２）のＺ方向の幅を規定する前記Ｘ方向に延びるマスク（２４０Ａ）によって決定される，
方法。
　　【請求項２】
基板（１０８）の第１の表面上にドレインコンタクト（１０４）を形成するステップであって，前記基板（１０８）が第１の導電型にドープされる，ステップと，
　前記基板（１０８）の第２の表面上にエピタキシャル層（１１０）を形成するステップであって，前記第１の表面が前記第２の表面の反対側であり，前記エピタキシャル層（１１０）が第１の導電型にドープされ，前記エピタキシャル層（１１０）が前記第１の材料層（１１０）からなる，ステップと
を含む，請求項１記載の方法。
　　【請求項３】
　前記エピタキシャル層（１１０／２２０）の上側表面の上方に平行に間隔を空けて設けられた第１および第２のマスク（２２４／２２５）を形成するステップであって，中心線が前記第１および第２のマスク（２２４／２２５）間でＺ方向に延びる，ステップと，
　前記エピタキシャル層（１１０／２２０）の前記上側表面からＺ方向およびＹ方向に延びる前記ウェル（１１４／１１５）を形成するために，第２の導電型のドーパントを用いて前記第１および第２のマスク（２２４／２２５）間の前記エピタキシャル層（１１０／２２０）の露出した表面をカウンタードープするステップと，
前記第１および第２のマスク（２２４／２２５）を除去するステップと，
を含む，請求項２記載の方法。
　　【請求項４】
　前記それぞれの第１および第２のマスク（２２４／２２５）に隣接して第１および第２のスペーサ（２３２）を形成するステップであって，前記第１および第２のスペーサ（２３２）が前記ウェル（１１４／１１５）のそれぞれの端部領域の上に重なり，前記中心線が前記第１および第２のスペーサ（２３２）間にある，ステップと，
　第２の材料層を形成するために，前記第１の導電型のドーパントを用いて前記第１および第２のスペーサ（２３２）間の前記ウェル（１１４／１１５）の露出した領域をカウンタードープするステップと，
　第３のブランケットマスクを形成するステップと，
　前記第３のマスク（２４０）の上方に複数のレジストストライプ（２４４）を形成するステップであって，各レジストストライプ（２４４）が前記Ｘ方向に延び，前記複数のレジストストライプが前記Ｚ方向に沿って間隔を空けて設けられる，ステップと，
　前記第３のマスク（２４０）から第１および第２のスペーサエクステンション（２５０）を形成するステップであって，前記第１および第２のスペーサエクステンション（２５０）が前記それぞれの第１および第２のスペーサ（２３２）に隣接し，前記中心線が前記第１および第２のスペーサエクステンションの間にある，ステップと，
　前記第１および第２のスペーサエクステンション（２５０）ならびに２つの連続するレジストストライプ（２４４）によって境界を作られるボディ領域を形成するために，前記第２の導電型のドーパントを用いて前記第１および第２のスペーサエクステンション（２５０）間の前記第２の材料層の露出した領域をカウンタードープするステップと
　前記第１および第２のスペーサ（２３２），前記第３のブランケットマスク，レジストストライプ（２４４）及び，前記第１および第２のスペーサエクステンション（２５０）を除去するステップと，
を含み，
　前記ボディ領域（２５２）を形成した後で，前記第１および第２のスペーサエクステンション（２５０）の下の領域が前記第１の導電型の前記それぞれの第１および第２のソース（２６０）を含み，
　前記複数のレジストストライプ（２４４）の下の領域が前記第１の導電型のドーパントを有するソースラング（２６２）を各々含み，各ソースラング（２６２）が前記第１および第２のソース（２６０）に沿った異なる位置において前記第１および第２のソース（２６０）を接続する，
請求項３記載の方法。
　　【請求項５】
前記第１および第２の導電型の前記ドーパントが，それぞれＮ導電型のドーパントおよびＰ導電型のドーパントまたはそれぞれＰ導電型のドーパントおよびＮ導電型のドーパントからなる，請求項１乃至４のいずれかに記載の方法。
　　【請求項６】
各ソースラング（２６２）の前記面積と各ボディ領域（２５２）の前記面積との比率が，前記ソースラング（２６２）のコンタクト抵抗および前記ボディ領域（２５２）のコンタクト抵抗に応じて決定可能である，請求項１乃至５のいずれかに記載の方法。
　　【請求項７】
コンタクトストライプ（２９０）を形成するステップを含み，
前記コンタクトストライプ（２９０）を形成するステップが，前記ソースラング（２６２）および前記ボディ領域（２５２）と接触するニッケル層を形成するステップと，前記ニッケル層の上方にアルミニウム層を形成するステップとを含む，請求項１乃至６のいずれかに記載の方法。
　　【請求項８】
請求項１乃至７のいずれかに記載の炭化ケイ素ＭＯＳＦＥＴセルの形成方法であって，
前記セルをアニールし，露出した酸化膜の残存を防ぐステップと，
前記ボディ領域（１１８／１１９）および前記ソースラング（２６２）の両方と接触し，前記第１および第２のソース（１２２／１２３／１２４／１２５／２６０）と導電してつながるコンタクトストライプ（２９０）を形成するステップと，
前記セルの上側表面にゲート酸化膜（１３４）を形成するステップと，
前記ゲート酸化膜（１３４）の上にゲートコンタクト（１３０）を形成するステップと，
前記ゲートコンタクト（１３０）の上に層間絶縁膜（１３９）を堆積するステップと，
前記層間絶縁膜（１３９）およびコンタクトストライプ（２９０）の上方にソースコンタクト金属層（１４０）を形成するステップと，
を含む方法。」
第３　原査定の概要
１（進歩性）本願の請求項１−３，５−７に係る発明は，本願優先日前に日本国内又は外国において，頒布された下記の引用文献１，２及び４に記載された発明又は電気通信回線を通じて公衆に利用可能となった発明に基いて，本願優先日前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから，特許法第２９条第２項の規定により特許を受けることができない。
　  
　　　　　　      　　　　＜引用文献等一覧＞
　１．米国特許第５１７１７０５号明細書
　２．特開２０００−２９４７８３号公報
　４．米国特許出願公開第２００９／０３２１７４６号明細書
２（明確性）本願は，特許請求の範囲の請求項１の記載が導電型の点で構成が不明であるから，特許法第３６条第６項第２号に規定する要件を満たしていない。
第４　当審の拒絶理由の概要
１　当審拒絶理由１　
（１）本願は，特許請求の範囲の請求項１の記載が不備のため，請求項１に従属する請求項２−８の記載も不備であり，特許法第３６条第６項第１号に規定する要件を満たしていない。
（２）本願は，特許請求の範囲の請求項１の記載が不備のため，請求項１に従属する請求項２−８の記載も不備であり，特許法第３６条第６項第２号に規定する要件を満たしていない。 
２　当審拒絶理由２
　本願は，特許請求の範囲の請求項７及び８の記載が不備のため，特許法第３６条第６項第１号に規定する要件を満たしていない。
第５　引用文献，引用発明等
１　引用文献１について
（１）引用文献１の記載事項
　原査定の拒絶の理由に引用された引用文献１（米国特許第５１７１７０５号明細書）には，図面とともに次の事項が記載されている。
ア　「Referring now to FIG. 1, the starting point of the invention is 
a semiconductor wafer comprising a relatively lightly doped drain region 5 of a first conductivity type over a heavily doped substrate 3 also of first conductivity type
a gate conductor 13; such as doped polysilicon.
all three layers 11, 13 and 15 are patterned to form spaced-apart gate regions 13.
Using said gate regions as a mask, body regions 7 of a second conductivity type are formed by implanting a species of the second conductivity type
with a drive-in to ensure that the body regions 7 are beneath the overlying gate regions 13.
The source regions 9 are preferably implanted or formed by introducing a heavy concentration of a species of first conductivity type
FIG. 1 shows the cross-section of the device after this step.
（当審訳：ここで図１を参照すると，本発明の出発点は，軽くドープされた領域５へのコンタクトとして使用される
第１導電型の高濃度にドープされた基板３上に第１の導電型の比較的低濃度にドープされたドレイン領域５を含む半導体ウェハ
ドープされたポリシリコンなどからなるゲート導体１３
３つの層１１，１３および１５の全てが，パターニングされて離間したゲート領域１３を形成する。前記ゲート領域をマスクとして用い，第２導電型のボディ領域７は，ボディ領域７がゲート領域１３の下に存在することを確実にするドライブインで
第２導電型の種を注入することによって形成される
ソース領域９は
高濃度の第１導電型の種を導入して注入または形成される
図１はこの工程が終わった後のデバイスの断面を示している
イ　「Referring now to FIG. 2, 
sidewall dielectric spacers 17 are formed at the edges of the doped polysilicon gates 13.
　Following the dielectric sidewall spacer formation, 
a species 10 of second conductivity (P) type with a dosage substantially higher than that used to form (N) source regions 9 is implanted through the openings between the spacers 17.
this step converts the portions of the (N type) source region 9 not protected by the sidewall spacers 17 into regions 10 of second conductivity (P) type.
Since the body regions 7 are of this same second conductivity (P) type, they are ohmically contacted by the (P type) regions 10.
（当審訳：図２を参照すると，
ドープされたポリシリコンゲート１３の端部に側壁誘電体スペーサ１７が形成されている
　側壁誘電体スペーサを形成した後，
（Ｎ）ソース領域９を形成するために使用されるものよりも実質的に高いドーズ量を有する第２導電型（Ｐ）の種１０は，スペーサ１７の間の開口部を通して注入される
このステップは，側壁スペーサ１７によって保護されていない（Ｎ型）ソース領域９の部分を第２導電型（Ｐ）の領域１０に変換する
ボディ領域７は，この同じ第２の導電型（Ｐ）であり，これらは（Ｐ型）領域１０にオーミック接触している
ウ　「In order to minimize the voltage drop between the (P-) body regions 7 and the (N+) source regions 9, it is desirable to short the (N+) source regions 9 to the body contact (P++) regions 10 with a metalization layer. One way to accomplish this is shown in 
FIG. 3, which is a top view of the structure of FIG. 2.
The (P++) body contact regions 10 are partly blocked by an additional mask which leaves alternating (N+) source regions 9 and (P++) body contact regions 10 along the peripheries of the overlapping gate structures 11, 13 and 15.
（当審訳：（Ｐ−）ボディ領域７および（Ｎ＋）ソース領域９間の電圧降下を最小にするために，金属化層を用いて（Ｎ＋）ソース領域９と（Ｐ＋＋）ボディコンタクト領域１０とを短絡させることが望ましい。これを達成する１つの方法は，
図２の構造の上面図である図３
（Ｐ＋＋）ボディコンタクト領域１０は，重なり合うゲート構造１１，１３，１５の周囲に沿って，交互に（Ｎ＋）ソース領域９および（Ｐ＋＋）ボディコンタクト領域１０を残す追加のマスクによって部分的にブロックされる
エ　図１
オ　デバイスの断面図である図１には，ゲート絶縁膜１１，ゲート導体１３，酸化物層１５を下からこの順に積層され，第２導電型のボディ領域７の断面がＵ字形状であり，ソース領域９がボディ領域７の中間領域に形成された構成が記載されている。
カ　図２
キ　図２には，ゲート絶縁膜１１，ゲート導体１３，酸化物層１５が積層されたゲート領域の端部に側壁スペーサ１７が形成され，ソース領域９において，側壁スペーサ１７の下にボディコンタクト領域１０に変換されずに「２つの領域」が残される構成が記載されている。
ク　図３
  
ケ　図２の上面図である図３には，上面から見て，側壁スペーサ１７は，上下方向に直線状に形成され，左右方向に間隔をあけて平行に形成され，側壁スペーサ１７の間には，（Ｎ＋）のソース領域９と（Ｐ＋＋）のボディコンタクト領域１０が上下方向に交互に１列に形成された構成が記載されている。
（２）引用文献１に記載された発明
　上記ア〜ケには，同じ構成について異なる用語で記載されている場合があるので，当審決では，「ゲート導体１３」及び「ポリシリコンゲート１３」については「ゲート導体１３」，「側壁誘電体スペーサ１７」及び「側壁スペーサ１７」については「側壁スペーサ１７」，「第２導電型（Ｐ）の領域１０」及び「（Ｐ＋＋）ボディコンタクト領域１０」は「ボディコンタクト領域１０」として，用語を統一して用いる。
　そして，上記ア〜ケより，引用文献１には次の発明（以下，「引用発明」という。）が記載されていると認められる。
「第１導電型の高濃度にドープされた基板３上に第１の導電型の比較的低濃度にドープされたドレイン領域５を含む半導体ウェハについて，
　ゲート絶縁膜１１，ゲート導体１３，酸化物層１５を下からこの順に積層し，
　３つの層１１，１３および１５の全てをパターニングして，離間したゲート領域を形成し，
　ゲート領域をマスクとして用い，ゲート領域の下に存在することを確実にするドライブインで，第２導電型の種を注入して，デバイスの断面においてＵ字形状で第２導電型のボディ領域７を形成し，
　高濃度の第１導電型の種を注入してボディ領域７の中間領域にソース領域９を形成し，
　ゲート領域の端部に，上面から見て，上下方向に直線状であり，左右方向に間隔をあけて平行に側壁スペーサ１７を形成し，
　ソース領域９を形成するために使用されるものよりも実質的に高いドーズ量を有する第２導電型の種を側壁スペーサ１７の間の開口部を通して注入し，側壁スペーサ１７によって保護されていないソース領域９の部分を第２導電型のボディコンタクト領域１０に変換し，ソース領域９には，側壁スペーサ１７の下にボディコンタクト領域１０に変換されずに２つの領域が残され，
　ボディコンタクト領域１０は，重なり合うゲート構造１１，１３，１５の周囲に沿って，交互にソース領域９およびボディコンタクト領域１０を残す追加のマスクによって部分的にブロックされて，上面から見て，側壁スペーサ１７の間にソース領域９とボディコンタクト領域１０を上下方向に交互に１列に形成する
方法。」
２　引用文献２について
　原査定の拒絶の理由に引用された引用文献２（特開２０００−２９４７８３号公報）には，図面とともに次の事項が記載されている。
「【００２７】図２乃至図４と図７乃至図１５を参照して本発明に係る電力用ＭＯＳトランジスタを製造する方法を説明すれば次の通りである。先ず第１導電型，例えばｎ型の半導体基板を使用してドレイン領域１００を形成する。次いでドレイン領域１００上に同一導電型のドリフト領域１１０を形成する。このドリフト領域１１０はエピタキシャル成長法を使用して形成できるがこれに限られない。次に，ドリフト領域１１０の表面１７５上にゲート絶縁膜１２０を介在してゲート電極１３０を形成する。このためにドリフト領域１１０の表面上に絶縁膜及びゲート導電層を順次に形成した後パターニングを遂行する。すると，前記ゲート絶縁膜１２０及びゲート電極１３０はドリフト領域１１０の表面１７５を露出させる多角形状の開口部２００を有する。」
３　引用文献４について
　原査定の拒絶の理由に引用された引用文献４（米国特許出願公開第２００９／０３２１７４６号明細書）には，図面とともに次の事項が記載されている。
「[0040]　As shown in FIG. 1(a), a 4H-SiC n-type (000-1) substrate 1 was prepared. Then, as shown in FIG. 1(b), an upper, (000-1) surface was subjected to ion implantation through a mask, and activation annealing was performed to selectively form a high-density n-type source 2, a high-density p-type region 3, and a p well 4. Next, as shown in FIG. 1(c), a gate insulating film 5 was formed over the surface by wet thermal oxidation at 950° C., and a polysilicon gate electrode 6 was formed thereon. Then, as shown in FIG. 1(d), an interlayer insulating film 7 was deposited thereon, and a contact hole was formed in contact with both the high-density n-type source 2 and the high-density p-type region 3. Inside the contact hole, a metal layer 8 of nickel and aluminum was formed. Then, as shown in FIG. 1(e), nickel 9 and titanium 10 were vapor deposited on a lower, (0001) surface. Here, the nickel 9 was formed in a thickness of 60 nm. The thickness of the titanium 10 was varied between 2 and 20 nm for each sample. Next, as shown in FIG. 2(f), the substrate was annealed in 4% hydrogen-containing helium gas at 900° C. for 2 minutes with raising and lowering temperature for 1 minute. As a result, a source ohmic electrode 11 and a drain ohmic electrode 12 were formed, each being an alloy layer of the deposited metal and silicon carbide. As a result, hydrogen is taken into the silicon carbide. Thereafter, as shown in FIG. 2(g), a source metal 13 and a drain metal 14 were formed on the source ohmic electrode 11 and the drain ohmic electrode 12, respectively. The source metal 13 was formed from titanium (50 nm) and aluminum (2 μm). The drain metal 14 was formed by depositing titanium, nickel, silver, and gold in this order, in thicknesses of 50 nm, 100 nm, 100 nm, and 100 nm, respectively.」
（当審訳：［００４０]　図１(ａ)に示すように，４Ｈ−ＳｉＣのｎ型(０００−１)基板１を用意した。図１(ｂ)に示すように，上面である(０００−１)面にマスクを介してイオン注入とその後の活性化アニールによって，選択的に高濃度ｎ型ソース２，高濃度ｐ型領域３，およびｐウエル４を形成した。次に，図１(ｃ)に示すように，表面に９５０℃のウエット熱酸化でゲート絶縁膜５を形成し，その上にポリシリコンゲート電極６を形成した。更に，図１(ｄ)に示すように，その上から層間絶縁膜７を堆積後，高濃度ｎ型ソース２と高濃度ｐ型領域 ３の両方に接するように，コンタクトホールを形成し，その中にニッケルとアルミの金属層８を形成した。次に，図１(ｅ)に示すように，下面である(０００１)面にニッケル９が，６０ｎｍの厚さで形成された。チタン１０の厚さは，２から２０ｎｍの間の厚さで試料ごとに変化させて形成した。その後，図２(ｆ)に示すように，水素を４％含むヘリウムガス中にて９００℃で２分間保持，昇降温時間１分でアニールし，堆積した金属と炭化ケイ素の合金層からなるソースオーミック電極１１とドレインオーミック電極１２を形成した。これにより炭化ケイ素中に水素が取り込まれる。その後，図２(ｇ)に示すように，ソースオーミック電極１１上にはチタン５０ｎｍ，アルミ２ｕｍからなるソース金属１３を形成し，ドレインオーミック電極１２上にはチタン，ニッケル，銀，金を順にそれぞれ，５０ｎｍ，１００ｎｍ，１００ｎｍ，１００ｎｍ堆積し，ドレイン金属１４を形成した。）
第６　当審の判断
１　本願発明１について
（１）対比
ア　引用発明の「ドレイン領域５」及び「ボディ領域７」は，それぞれ，本願発明１の「第１の材料層（１１０）」及び「ウェル（１１４／１１５）」に対応するものである。
　また，引用発明では，「第１の導電型の比較的低濃度にドープされたドレイン領域５」に，「ゲート領域をマスクとして用い，・・・，第２導電型の種を注入して，デバイスの断面においてＵ字形状で第２導電型のボディ領域７を形成」しており，引用発明の断面は本願発明１のＸＹ断面平面に相当している。
　よって，引用発明も，本願発明１の「第１の材料層（１１０）の内部にウェル（１１４／１１５）を形成するステップであって，前記ウェル（１１４／１１５）がＸＹ断面平面内で一般にＵ字形状を有し，前記第１の材料層（１１０）が第１の導電型にドープされ，前記ウェル（１１４／１１５）が第２の導電型にドープされる，ステップ」を含んでいるといえる。
イ　引用発明では，第１導電型である「ソース領域９」に第２導電型の種を注入することで第２導電型の「ボディコンタクト領域１０」を形成しているので，この注入はカウンタードープといえる。
　そして，引用発明において，カウンタードープする際，ソース領域９の両端であって側壁スペーサ１７の下の「２つの領域」は，側壁スペーサ１７により保護されてカウンタードープされずにソース領域９が残ることになり，この「２つの領域」は，本願発明１の「第１および第２のソース（１２２／１２３／１２４／１２５）」に相当している。
ウ　引用発明では，「交互にソース領域９およびボディコンタクト領域１０を残す追加のマスクによって部分的にブロックされ」，「上面から見て，側壁スペーサ１７の間にソース領域９とボディコンタクト領域１０を上下方向に交互に１列に形成」される。
　そうすると，第１導電型であるソース領域９上に部分的に「追加のマスク」を形成することで，「追加のマスク」によりブロックされた領域がソース領域９として残ることになり，この「追加のマスク」は，上面からみて左右方向に側壁スペーサ１７間に延びたものとなる。
　よって，引用発明の上面からみて左右方向をＸ方向とすると，引用発明のボディコンタクト領域１０と交互に形成される「ソース領域９」及び「追加のマスク」は，本願発明１の「ソースラング（２６２）」及び「前記第１の導電型領域の上にＸ方向に延びるマスク（２４０Ａ）」に相当している。
エ　引用発明では，ソース領域９のうち側壁スペーサ１７と追加のマスクの保護またはブロックによりカウンタードープされずに残った領域が，本願発明１の「第１および第２のソース（１２２／１２３／１２４／１２５）」及び「ソースラング（２６２）」に相当する領域となる。
　よって，引用発明の「ソース領域９」は，本願発明１の「第１および第２のソース（１２２／１２３／１２４／１２５）」及び「ソースラング（２６２）」に相当する領域を含んでいることは明らかである。
　また，引用発明の「ボディコンタクト領域１０」は，側壁スペーサ１７の間でカウンタードープされた領域であるから，本願発明１の「ボディ領域（１１８／１１９）」に相当し，引用発明も，本願発明１の「前記第１および第２のソース（１２２／１２３／１２４／１２５）と前記ソースラング（２６２）とを含まない前記第１の導電型領域を第２の導電型にカウンタードープして，前記中間領域（１１８／１１９）の内部にボディ領域（１１８／１１９）を形成するステップであって，前記ボディ領域（１１８／１１９）が前記第１および第２のソース（１２２／１２３／１２４／１２５）の前記Ｚ方向に延びる部分の間にあり且つ第２の導電型にドープされる，ステップと，」を含んでいるといえる。
オ　引用発明では，「上面から見て，上下方向に直線状であり，左右方向に間隔をあけて平行に側壁スペーサ１７を形成」しており，側壁スペーサ１７の下には，本願発明１の「第１および第２のソース（１２２／１２３／１２４／１２５）」に相当する領域が形成されている。
　よって，引用発明の上面からみて左右方向をＸ方向とし上下方向をＺ方向とすると，引用発明も，本願発明１の「前記第１および第２のソース（１２２／１２３／１２４／１２５）がＸ方向に間隔を空けて設けられ且つ第１の導電型にドープされ，前記第１および第２のソース（１２２／１２３／１２４／１２５）の各々が前記Ｚ方向に延びる部分を有し」ているといえる。
カ　引用発明では，「上面から見て，側壁スペーサ１７の間にソース領域９とボディコンタクト領域１０を上下方向に交互に１列に形成」されているので，引用発明の上面からみて左右方向をＸ方向とし上下方向をＺ方向とすると，引用発明も，本願発明１の「２つのボディ領域（２５２）の間に連続するソースラング（２６２）が配置され，各ソースラング（２６２）が前記Ｘ方向に延び，前記ソースラング（２６２）がＺ方向に間隔を空けて設けられ，各ソースラング（２６２）が前記第１および第２のソース（１２２／１２３／１２４／１２５／２６０）に沿った異なる位置において前記第１および第２のソース（１２２／１２３／１２４／１２５／２６０）のＺ方向に延びる部分に接続し」た構成を有しているといえる。
キ　引用発明では，上下方向に平行に形成された側壁スペーサ１７の間に，「ソース領域９とボディコンタクト領域１０を上下方向に交互に１列に形成」されていることから，「ソース領域９」と「ボディコンタクト領域１０」の面積は，一方の面積が決まれば他方の面積も決まる関係にある。また，これらの面積比が異なれば，コンタクト抵抗が異なる事は自明である。
　そうすると，引用発明の「ソースラング（２６２）面積」に相当する「ソース領域９」の面積と「ボディ領域（２５２）面積」に相当する「ボディコンタクト領域１０」の面積の比率は，側壁スペーサ１７の間の上下方向の幅をもち側壁スペーサ１７の間の左右方向に延びる「ソース領域９」の面積によって決定されるものであるといえる。
　よって，引用発明も，本願発明１の「前記ソースラング（２６２）と前記ボディ領域（２５２）との間のコンタクト抵抗を制御するために，ソースラング（２６２）面積とボディ領域（２５２）面積との比率が，前記ソースラング（２６２）のＺ方向の幅を規定する前記Ｘ方向に延びるマスク（２４０Ａ）によって決定される」構成を有しているといえる。
ク　したがって，本願発明１と引用発明との間には，次の一致点，相違点があるといえる。
（一致点）
「第１の材料層（１１０）の内部にウェル（１１４／１１５）を形成するステップであって，前記ウェル（１１４／１１５）がＸＹ断面平面内で一般にＵ字形状を有し，前記第１の材料層（１１０）が第１の導電型にドープされ，前記ウェル（１１４／１１５）が第２の導電型にドープされる，ステップと，
　前記ウェル（１１４／１１５）を第１の導電型にドープして，前記Ｕ字形状をしたウェル（１１４／１１５）の直立した脚部間の中間領域（１１８／１１９）の内部に第１および第２のソース（１２２／１２３／１２４／１２５）とソースラング（２６２）とを含む第１の導電型領域を形成するステップと，
　前記第１の導電型領域の上にＸ方向に延びるマスク（２４０Ａ）を形成するステップと，
　前記第１および第２のソース（１２２／１２３／１２４／１２５）と前記ソースラング（２６２）とを含まない前記第１の導電型領域を第２の導電型にカウンタードープして，前記中間領域（１１８／１１９）の内部にボディ領域（１１８／１１９）を形成するステップであって，前記ボディ領域（１１８／１１９）が前記第１および第２のソース（１２２／１２３／１２４／１２５）の前記Ｚ方向に延びる部分の間にあり且つ第２の導電型にドープされる，ステップと，
を含み，
　前記第１および第２のソース（１２２／１２３／１２４／１２５）がＸ方向に間隔を空けて設けられ且つ第１の導電型にドープされ，前記第１および第２のソース（１２２／１２３／１２４／１２５）の各々が前記Ｚ方向に延びる部分を有し，
　前記中間領域（１１８／１１９）の内部にソースラング（２６２）が形成され，
　前記カウンタードープに際し，前記第１および第２のソース（１２２／１２３／１２４／１２５）がマスキングされ，前記第１および第２のソース（１２２／１２３／１２４／１２５）を接続するラング領域（２６２）がマスキングされ，露出した第１の導電型領域が第２の導電型にカウンタードープされ，
　２つのボディ領域（２５２）の間に連続するソースラング（２６２）が配置され，各ソースラング（２６２）が前記Ｘ方向に延び，前記ソースラング（２６２）がＺ方向に間隔を空けて設けられ，各ソースラング（２６２）が前記第１および第２のソース（１２２／１２３／１２４／１２５／２６０）に沿った異なる位置において前記第１および第２のソース（１２２／１２３／１２４／１２５／２６０）のＺ方向に延びる部分に接続し，
　前記ソースラング（２６２）と前記ボディ領域（２５２）との間のコンタクト抵抗を制御するために，ソースラング（２６２）面積とボディ領域（２５２）面積との比率が，前記ソースラング（２６２）のＺ方向の幅を規定する前記Ｘ方向に延びるマスク（２４０Ａ）によって決定される，
方法。」
（相違点１）
　本願発明１は，「前記ウェル（１１４／１１５）の端部領域の上に前記ＸＹ断面平面に垂直なＺ方向に延びる第１および第２のスペーサ（２３２）を形成するステップ」を含むが，引用発明の「側壁スペーサ１７」は，「前記ウェル（１１４／１１５）」に相当する「ボディ領域７」の端部領域の上に形成されていない点。
（相違点２）
　本願発明１は，「前記第１および第２のソース（１２２／１２３／１２４／１２５），前記ボディ領域（１１８／１１９），および前記ソースラング（２６２）が，マスクの形成と除去による自己整合技術を使用して形成され」るものであるのに対し，引用発明は，「前記第１および第２のソース（１２２／１２３／１２４／１２５）」に相当するソース領域９の両端であって側壁スペーサ１７の下の「２つの領域」は，マスクの形成と除去による自己整合技術を使用して形成されたものではない点。
（２）相違点についての判断
ア　相違点１について
　引用発明は，ゲート絶縁膜１１，ゲート導体１３，酸化物層１５をパターニングして離間したゲート領域の形成後に，ゲート領域をマスクとして用いつつ，ゲート領域の下に確実に存在するように第２導電型の種を注入してボディ領域７を形成し，その後に，高濃度の第１導電型の種を注入してソース領域９を形成するものである。
　そして，引用文献１の図１には，「ボディ領域７」及び「ソース領域９」の形成結果として，「ゲート領域」の形成されていない領域の下だけでなく，「ゲート領域」が形成された領域の下にも，「ボディ領域７」及び「ソース領域９」が形成された構成が記載されていることから，引用発明では，「ボディ領域７」及び「ソース領域９」は，ゲート領域をマスクとして用いつつ，ゲート領域１３の下にも確実に存在させる注入が行われている。
　そうすると，引用発明では，ボディ領域７の端部領域の上には，既にゲート領域が形成されているため，そこにスペーサを形成することはできない。また，ゲート領域はマスクとしても利用しているため，ゲート領域が既に形成されているにも関わらずさらにマスク用のスペーサを形成する必要はない。
　そうすると，引用発明において，既に形成されているゲート領域を除いてまでして，ボディ領域７の端部領域の上にスペーサを形成することには，阻害要因があるというべきであり，引用発明に相違点１に係る構成を採用する動機付けはない。
イ　相違点２について
　引用発明では，側壁スペーサ１７の保護により，ソース領域９でボディコンタクト領域１０に変換されずに残る２つの領域が形成されるので，側壁スペーサ１７はマスクとして利用されるものである。しかしながら，引用発明において，側壁スペーサ１７は，マスクとして利用した後に除去することはせず，ゲート領域に対する側壁スペーサ１７として残るものである。
　そうすると，引用発明において，側壁スペーサ１７が形成されているにも関わらず，その側壁スペーサの部分にマスク後に除去しなければならないスペーサをわざわざ形成することは，阻害要因があるというべきであり，引用発明に相違点２に係る構成を採用する動機付けはない。
ウ　また，引用文献２及び４には，相違点１及び２に係る構成は記載も示唆もされておらず，仮に，相違点１及び２に係る構成が記載または示唆されていたとしても，上記ア及びイに記載したように，引用発明に相違点１及び２に係る構成を採用する動機付けはないので，本願発明１は，当業者であっても，引用発明，引用文献２及び４に記載された技術的事項に基づいて容易に発明できたものであるとはいえない。
２　本願発明２〜８について
　本願発明２〜８も，本願発明１と同一の構成を備えるものであるから，本願発明１と同じ理由により，当業者であっても，引用発明，引用文献２及び４に記載された技術的事項に基づいて容易に発明できたものとはいえない。
第７　原査定についての判断
１　原査定は，上記第３のとおり，請求項１−３，５−７に係る発明について，上記引用文献１に記載された発明，上記引用文献２及び４に記載された技術的事項に基づいて，当業者が容易に発明できたものであるから，特許法第２９条第２項の規定により特許を受けることができないというものである。
　しかしながら，本願の特許請求の範囲は，平成３１年３月１８日付け手続補正により補正され，上記第６のとおり，本願発明１−８は，上記引用発明，上記引用文献２及び４に記載された技術的事項に基づいて，当業者が容易に発明できたものではない。
２　原査定は，請求項１の記載において，「ウェル（１１４／１１５）」と「第１および第２のソース（１２２／１２３／１２４／１２５）」が同じ「第２の導電型にドープされる」と記載されているため構成が不明となり，本願は，特許法第３６条第６項第２号に規定する要件を満たしていないというものである。
　しかしながら，請求項１は，平成３１年３月１８日付け手続補正により補正され，「ウェル（１１４／１１５）」は第２の導電型にドープされたものであり，「第１および第２のソース（１２２／１２３／１２４／１２５）」は第１の導電型にドープされたものとなったので，構成が明確となった。
３　したがって，上記１及び２から，原査定を維持することはできない。
第８　当審拒絶理由についての判断
１　当審拒絶理由１について
　当審では，請求項１に記載された各ステップが時系列に記載されていないため，請求項１の記載が，発明の詳細な説明の記載に対応しておらず，発明の詳細な説明に記載されていないから，本願は，特許法第３６条第６項第１号に規定する要件を満たさないという拒絶の理由と，請求項１に記載された「Ｚ方向に延びる部分の幅」がどの部分のどの方向の長さを意味しているのか不明であるから，本願は，特許法第３６条第６項第２号に規定する要件を満たさないという拒絶の理由を通知した。
　これに対して，平成３０年１２月１０日付け手続補正により，請求項１には，上記第２に記載した各ステップが時系列となる構成が記載され，また，「Ｚ方向に延びる部分の幅」が「前記ソースラング（２６２）のＺ方向の幅」として記載されたため，上記拒絶の理由は解消した。
２　当審拒絶理由２について
　当審では，発明の詳細な説明及び図面には，「２９０」が「ソースコンタクトストライプ（１２８）」または「コンタクトストライプ（２９０）」であることは記載されているが，請求項７の「ゲートコンタクト（２９０）」及び請求項８の「ゲートコンタクト（１３０）のコンタクトストライプ（２９０）」の記載は，発明の詳細な説明及び図面には記載されていないから，本願は，特許法第３６条第６項第１号に規定する要件を満たさないという拒絶の理由を通知した。
　これに対して，平成３１年３月１８日付け手続補正により，請求項７及び８の「２９０」は「コンタクトストライプ（２９０）」であることが記載されたため，上記拒絶の理由は解消した。
第９　むすび
　以上のとおり，本願発明１−８は，当業者が引用発明及び引用文献２及び４に記載された技術的事項に基づいて容易に発明をすることができたものではない。
　したがって，原査定の理由によっては，本願を拒絶することはできない。
　また，他に本願を拒絶すべき理由を発見しない。
　よって，結論のとおり審決する。