【事件の表示】
　平成１０年特許願第　７２２３５号「同期信号分離回路」拒絶査定不服審判事件〔平成１１年１０月　８日出願公開、特開平１１−２７５３８３〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯
　本願は、平成１０年３月２０日の出願であって、平成１６年３月１９日付けで拒絶査定がなされ、これに対し、同年４月２２日に拒絶査定に対する審判請求がなされるとともに、同年５月２４日付けで手続補正がなされたものである。
　
２．平成１６年５月２４日付けの手続補正についての補正却下の決定
[補正却下の決定の結論]
　平成１６年５月２４日付けの手続補正を却下する。
[理由]
（１）補正後の本願発明
　本件補正により、特許請求の範囲の請求項１は、
「複合同期信号から垂直同期信号を分離する同期信号分離回路において、
　前記複合同期信号を２値化する２値化手段と、
　前記２値化された複合同期信号の値
がＬｏｗの場合にはアップカウントを実行し、Ｈｉｇｈの場合にはダウンカウントを実行する
、
　前回の垂直同期検出から１ＴＶラインに相当する所定の時間が経過する所定時間前に前記アップ／ダウン・カウンタに前記下限の規定値をプリセットして前記カウント動作を行わせ、前記所定時間、前記上限の規定値及び下限の規定値を、所定のビデオＮ／Ｓ以上の前記複合同期信号のアップカウント可能な期間において前記キャリー信号を出力できる時間及び値とした
と補正された。
　上記補正の目的については審判請求書には主張がないが、補正点（請求項１の上記記載のうち、アンダーラインを付した箇所）は、「アップ／ダウン・カウンタ」「上限の規定値」「下限の規定値」についての限定的減縮と解され特許請求の範囲の限定的減縮を目的とするものといえる。
　そこで、補正後の前記請求項１に記載された発明が特許出願の際独立して特許を受けることができるものであるか（特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に適合するか）について検討すると以下のとおりである。
　上記補正のうち、「１ＴＶラインに相当する所定の時間が経過する所定時間」及び「所定のビデオＮ／Ｓ以上の前記複合同期信号のアップカウント可能な期間」について、出願当初の明細書の発明の詳細な説明に記載がないし、またその内容が不明りょうである。
　すなわち、「１ＴＶライン」について出願当初の明細書の発明の詳細な説明に記載がない。そして、当該分野において例えば「ラインメモリ」が通常１Ｈ（１水平同期期間）メモリを指すことからして、「１ＴＶライン」は１Ｈを指すものと解される余地があり、請求人の主張するように、「１ＴＶライン」が５２５Ｈ（ＮＴＳＣの場合）を指すことは自明とはいえない。してみると、１ＴＶラインが５２５Ｈを指す場合があったとしても、１ＴＶラインが１Ｈを指すと解される余地も大いにあることからすれば、「１ＴＶライン」との記載は不明りょうともいえる。また、「所定の時間が経過する所定時間」における、「所定時間」について発明の詳細な説明に記載がない。このため、「所定の時間」が発明の詳細な説明にあるように５２５Ｈ（ＮＴＳＣの場合）であったとしても、「所定の時間が経過する所定時間」とは如何なる技術事項であるか不明りょうともいえる。
　また、「所定のビデオＮ／Ｓ以上の前記複合同期信号のアップカウント可能な期間」について、出願当初の明細書の発明の詳細な説明に記載がない。発明の詳細な説明には、実質的にカウント不可の状態の臨界値である１３．６μｓに対応するＳ／Ｎ比は、Ｓ／Ｎ＝７．４ｄＢであり、これより若干Ｓ／Ｎ比が高くなければならず、カウントを長く設定すると、Ｓ／Ｎ比は約８ｄＢ付近まで検出可能で、垂直同期の検出が可能となる旨の記載（段落【００３８】ないし【００３９】）があり、これによれば、Ｓ／Ｎ比が約８ｄＢ以上であれば垂直同期検出が可能と解されるが、「所定のビデオＮ／Ｓ以上の前記複合同期信号のアップカウント可能な期間」について記載されているわけではない。また、仮に「ビデオＮ／Ｓ」なる記載が上記「Ｓ／Ｎ比」の逆数を指しているとすると、「所定のビデオＮ／Ｓ以上の前記複合同期信号のアップカウント可能な期間」は「所定のビデオＳ／Ｎ比以下の前記複合同期信号のアップカウント可能な期間」ということになるが、このような記載が発明の詳細な説明にあるわけでもないし、発明の詳細な説明の記載と対応せず、その意味が不明りょうでもある。
　してみると、「１ＴＶラインに相当する所定の時間が経過する所定時間」及び「所定のビデオＮ／Ｓ以上の前記複合同期信号のアップカウント可能な期間」について、出願当初の明細書の発明の詳細な説明に記載がない（特許法第３６条第６項第１号違反）し、不明りょうであるから、特許を受けようとする発明が明確でもない（特許法第３６条第６項第２号違反）。
　したがって、特許法第３６条第６項第１号及び第２号の規定に違反しているから特許出願の際独立して特許を受けることができないものである。
（２）むすび
　以上のとおり、本件補正は、特許法第３６条第６項第１号及び第２号の規定により特許法第１７条の２第５項で準用する同法第１２６条第５項の規定に違反するものといえるから、特許法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　
３．本願発明について
（１）平成１６年５月２４日付けの手続補正は上記のとおり却下されたので、本願の請求項１ないし５に係る発明は、出願当初の明細書の特許請求の範囲の請求項１ないし４に記載された事項及び平成１６年２月９日付けの手続補正により補正された特許請求の範囲の請求項５に記載された事項により特定される発明と認められるところ、その請求項２に係る発明（以下、「本願発明」という）は、以下のとおりのものである。
「複合同期信号から垂直同期信号を分離する同期信号分離回路において、
　前記複合同期信号を２値化する２値化手段と、
　前記２値化された複合同期信号の値の一方にアップカウントを対応させ他方にダウンカウントを対応させてカウントを実行するアップ／ダウン・カウンタであって、前記カウントによってカウントされたカウント値が下限の規定値に達すると、カウンタ出力としてボロー信号を出力するとともに、前記下限の規定値または上限の規定値にカウントが達した後には前記アップカウントまたは前記ダウンカウントをしないアップ／ダウン・カウンタと
を備えて、前記ボロー信号の出力によって分離した前記垂直同期信号を得ることを特徴とする同期信号分離回路。」
　
（２）刊行物
ア　原審拒絶理由で引用された、本願の出願日前である平成９年１月２１日に頒布された「特開平９−２３３５１号公報」（以下、「刊行物１」という）は、「同期分離回路およびその半導体素子」に関するものであって、その公報には図面とともに次の事項が記載されている。
（ア）「本発明の課題は、デジタル回路によって、アナログ回路を基本技術とする垂直同期分離回路と同じ程度の精度で、複合同期信号Ｃ・ｓｙｎｃ中の垂直同期信号Ｖ・ｓｙｎｃを分離することができ、これによって分離精度を高めながら、回路のＬＳＩ化を容易にすることができる同期分離回路およびその半導体素子を提供することにある。」（３頁【０００８】）
（イ）「図１は本発明による同期分離回路の一実施例を示すブロック図である。この図に示す同期分離回路１は、アップ／ダウンカウンタ回路２と、コンパレータ回路３とを備えており、テレビジョン放送波などに含まれている複合同期信号Ｃ・ｓｙｎｃが供給されている状態で、システム側からサンプリングクロック信号が供給される毎に、アップ／ダウンカウンタ回路２によって前記複合同期信号Ｃ・ｓｙｎｃの値に応じて、アップカウントまたはダウンカウントを行なうとともに、コンパレータ回路３によって前記アップ／ダウンカウンタ回路２のカウント結果をチェックし、これが予め設定されている条件を満たしているとき、垂直同期信号Ｖ・ｓｙｎｃを発生する。
アップ／ダウンカウンタ回路２は、カウント値がオーバーフローしても、カウント値が“０”に戻らないように、かつカウント値がアンダーフローしても、カウント値がフル（Ｆｕｌｌ）にならないように、カウント上限値αと、カウント下限値βとが設定され、システム側からサンプリングクロック信号が供給される毎に、テレビジョン放送波などに含まれている複合同期信号Ｃ・ｓｙｎｃの値が“１”か、“０”かを判定し、前記複合同期信号Ｃ・ｓｙｎｃの値が“１”であるとき、カウントアップし、また前記複合同期信号Ｃ・ｓｙｎｃの値が“０”であるとき、カウントダウンする回路であり、カウント動作によって得られたカウント結果（カウント値）をコンパレータ回路３に供給する。
コンパレータ回路３は、ノイズマージンを高めるのに必要な立ち上がりしきい値ａと、立ち下がりしきい値ｂとを持ち、前記アップ／ダウンカウンタ回路２から出力されるカウント値が立ち上がりしきい値ａを越えているとき、値“１”を発生し、前記カウント値が立ち下がりしきい値ｂより小さくなったとき、値“０”を発生する回路であり、発生した値“０”を垂直同期信号Ｖ・ｓｙｎｃとして出力する。」（３頁【００１３】ないし【００１５】、図１）
（ウ）「次に、図１に示すブロック図および図２、図３に示す波形図を参照しながら、この実施例の動作を説明する。まず、システム側からシステムクロック信号が供給されている状態で、図２（ａ）に示す如くテレビジョン放送波などに含まれている複合同期信号Ｃ・ｓｙｎｃが供給されれば、この複合同期信号Ｃ・ｓｙｎｃの等化期間が終了し、垂直同期期間に入ったとき、アップ／ダウンカウンタ回路２がダウンカウント動作を開始し、このカウント動作によって得られるカウント値が立ち下がりしきい値ｂ以下になったとき、コンパレータ回路３によってこれが検出されて、図２（ｂ）に示す如く垂直同期信号Ｖ・ｓｙｎｃが出力される。
この際、図２（ａ）に示す如く、複合同期信号Ｃ・ｓｙｎｃの等化期間中や垂直同期期間中に、ノイズが混入していても、図２の丸印部分を拡大した図３（ａ）に示す如くこれらノイズによってアップ／ダウンカウンタ回路２のカウント値が多少、アップ／ダウンするものの、複合同期信号Ｃ・ｓｙｎｃが垂直同期期間となっている間、図３（ｂ）に示す如くアップ／ダウンカウンタ回路２が主にダウンカウント動作を行ない、このダウンカウント動作によって得られるカウント値がコンパレータ回路３に設定されている立ち下がりしきい値ｂ以下になったとき、コンパレータ回路３によってこれが検出されて、図３（ｃ）に示す如く垂直同期信号Ｖ・ｓｙｎｃが出力される。」（４頁【００１６】【００１７】、図１ないし３）
　
イ　原審拒絶理由で引用された、本願の出願日前である平成１年９月８日に頒布された「特開平１−２２６２７９号公報」（以下、「刊行物２」という）は、「クロック生成回路」に関するものであって、その公報には図面とともに次の事項が記載されている。
（ア）「複合映像信号より水平同期信号を分離して出力する同期分離回路と、該分離された水平同期信号を入力して位相同期を行うＰＬＬ回路とを有し、該ＰＬＬ回路は位相比較器及び電圧制御型発振器と、該位相比較器の出力を帯域制限する周波数特性の互いに異る第１及び第２の低域[濾]波器と、該２つの低域[濾]波器のうちいずれか一方を選択接続する切換えスイッチとを備えたクロック生成回路において、上記同期分離回路からの水平同期信号をプリセットパルスとして入力すると共に上記電圧制御型発振器からのクロック信号を入力して互いに異る所定数のクロック信号をカウントした後パルスを発生する第１及び第２のカウンタと、該第１及び第２のカウンタから交互に発生するパルスにより出力レベルを変化することにより水平同期信号と同じ周期の信号を生成する第１のフリップフロップ回路と、該第１のフリップフロップ回路の出力信号と上記水平同期信号とを相補的に論理演算して相補的なパルスを生成する第１及び第２の論理ゲート回路と、該第１及び第２の論理ゲート回路の出力を夫々ダウンカウントしてボローパルスを出力する第３及び第４のカウンタと、該第３及び第４のカウンタからボローパルスにより出力レベルを夫々高レベル及び低レベルに２値的に変化させることにより上記切換えスイッチを該出力レベルに応じて選択接続させるよう構成したことを特徴とするクロック生成回路。」（１頁特許請求の範囲）（なお原文中、さんずいへんに戸の字は誤記と解され、語意を考慮して[濾]と表記する）
（イ）「カウンタ１３及び１４では水平同期信号をプリセットパルスとして、夫々ＮＯＲゲート回路１９及びＡＮＤゲート回路からの出力信号をカウントダウンして、各カウンタの値が０になったときボローパルスを夫々ＮＡＮＤゲート回路１７及び１８に出力する。従って、フリップフロップ回路２３においては、カウンタ１３からのボローパルスをリセット信号とし、カウンタ１４からのボローパルスをセット信号とした出力信号を生成して、スイッチ４ａ、４ｂの制御信号としているわけである。
　以上のような原理により、カウンタ１３は前記複合映像信号中に含まれるジッタが少い場合には、ＮＯＲゲート回路１９からの出力信号が多く出力されるので、カウンタ１３によりカウントダウンされてボローパルスをフリップフロップ回路２３のセットパルスとして出力し、その出力レベルをＨレベルとする。逆に、複合映像信号中のジッタが多い場合には、ＡＮＤゲート回路２０からの出力信号が多く出力されるので、カウンタ１４によりカウントダウンされてボローパルスをフリップフロップ回路２３のリセットパルスとして出力し、その出力レベルをＬレベルとする。」（３頁左下欄１６行ないし右下欄１９行、第１図）
　　
（３）対比・判断
ア　本願発明と刊行物１に記載された発明（以下、「刊行物発明」という）との対比
　本願発明と刊行物発明を対比すると、
（ア）上記３（２）ア（ア）（ウ）によれば、刊行物発明のものは、複合同期信号中の垂直同期信号を分離する同期分離回路といえるので、本願発明と刊行物発明とは、「複合同期信号から垂直同期信号を分離する同期信号分離回路」であって、「分離した前記垂直同期信号を得ることを特徴とする同期信号分離回路。」である点で一致している。
　また、上記３（２）ア（イ）によれば、刊行物発明のアップ／ダウンカウンタ回路は、複合同期信号の値が“１”か“０”かを判定し、前記複合同期信号の値が“１”であるとき、カウントアップし、“０”であるとき、カウントダウンする回路であるから、本願発明と刊行物発明とは、「前記複合同期信号を２値化する２値化手段と、前記２値化された複合同期信号の値の一方にアップカウントを対応させ他方にダウンカウントを対応させてカウントを実行するアップ／ダウン・カウンタ」を備える点で一致している。
　また、刊行物発明のアップ／ダウンカウンタ回路は、カウント値がオーバーフローしても、カウント値が“０”に戻らないように、かつカウント値がアンダーフローしても、カウント値がフル（Ｆｕｌｌ）にならないように、カウント上限値αとカウント下限値βとが設定されているので、本願発明と刊行物発明とは、「前記下限の規定値または上限の規定値にカウントが達した後には前記アップカウントまたは前記ダウンカウントをしないアップ／ダウン・カウンタ」を備える点で一致している。
（イ）したがって、両者は「複合同期信号から垂直同期信号を分離する同期信号分離回路において、前記複合同期信号を２値化する２値化手段と、前記２値化された複合同期信号の値の一方にアップカウントを対応させ他方にダウンカウントを対応させてカウントを実行するアップ／ダウン・カウンタであって、前記下限の規定値または上限の規定値にカウントが達した後には前記アップカウントまたは前記ダウンカウントをしないアップ／ダウン・カウンタとを備えて、分離した前記垂直同期信号を得ることを特徴とする同期信号分離回路。」である点で一致し、次の点で相違しているものと認められる。
ａ　本願発明は、「前記カウントによってカウントされたカウント値が下限の規定値に達すると、カウンタ出力としてボロー信号を出力」し、「前記ボロー信号の出力によって」分離した垂直同期信号を得るものであるのに対し、刊行物発明は、上記３（２）ア（ア）（ウ）によれば、カウントによってカウントされたカウント値が立下りしきい値に達するとその出力によって分離した垂直同期信号を得るものである点
　
イ　相違点ａについての検討
　上記３（２）イ（ア）（イ）によれば、刊行物２には、カウンタのボロー信号の出力によって、垂直同期信号に関連する信号を発生する点が記載されているように、カウンタのボロー信号の出力を採用することは常套のものにすぎない。
　してみると、垂直同期信号分離のきっかけとして、ダウンカウントのしきい値としてボロー信号が出力される値を採用して、ボロー信号によって、分離した垂直同期信号を得ることは当業者が容易に推考し得る程度のものといえる。また本願発明の効果についてみても、上記構成の採用に伴って当然に予測される程度のものにすぎず、格別顕著なものがあるともいえない。
　したがって、本願発明は、刊行物１，２に記載された発明に基づいて、当業者が容易に発明をすることができたものである。
　
（３）むすび
　したがって、本願発明（請求項２に係るもの）は、刊行物１，２に記載された発明に基いて当業者が容易に発明をすることができたものであるので、他の請求項に係る発明について検討するまでもなく、本願は、特許法第２９条第２項の規定により特許を受けることができない。
　よって、結論のとおり審決する。