【手続補正書】
【提出日】平成22年1月15日(2010.1.15)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００２３
【補正方法】変更
【補正の内容】
【００２３】
同様に、ＥＧＲＥＳＳパターンがパケットをＯＵＴＰＵＴすると分かっている場合、プリチャージする必要のある１つの（または複数の）バンクのみを、デー タを読み込む前にプリチャージすることができる。さらに、動作電力のうちのほぼ５０％は、メモリバンクの動作によって消費され、残りの電力は、バンクを動作させる周辺部において消費される。したがって、メモリバンクの動作電力を低減することで、メモリによって消費される全体的な電力を大幅に低減することができる。サブアレイのみのプリチャージは、電力の消費をより少なくし、従来技術によって達成されたものよりもはるかに高速である。
（項目１）
デジタルメモリを動作する方法であって、
複数のメモリセルと、上記メモリセルに関連付けられた複数のビットラインとを含むデジタルメモリデバイスによって、上記複数のメモリセルのサブセット上 で動作を実行するために、コマンドを受信することであって、上記サブセットは、上記複数のメモリセルよりも少ないメモリセルで構成されることと、
上記受信コマンドに応答して、上記複数のメモリセルの上記サブセット上で動作を実行することであって、上記動作は、上記動作のフロントエンドで、上記メモリセルのサブセットに関連付けられたビットラインのサブセットのみをプリチャージすることを含む、ことと
を含む、方法。
（項目２）
上記デジタルメモリデバイスによって識別子を受信することと、上記識別子の少なくとも一部を使用して、上記複数のビットラインの上記サブセットを識別することとをさらに含む、項目１に記載の方法。
（項目３）
上記コマンドは、アクセス動作コマンドであり、上記複数のメモリセルの上記サブセットは、上記識別子によって識別される、項目２に記載の方法。
（項目４）
上記複数のメモリセルのそれぞれは、行ライン端子を含むゲーティングトランジスタと、プリチャージ選択端子を含むプリチャージ選択トランジスタとを含 み、上記アクセス動作を実行することは、行デコーダによって、上記行ライン端子のそれぞれに連結された行ラインへのアクセス電圧レベルを調整することと、プリチャージ選択回路によって、上記プリチャージ選択端子に連結された１つ以上のプリチャージ選択ライン上でプリチャージ選択電圧レベルを調整することと をさらに含む、項目３に記載の方法。
（項目５）
上記複数のメモリセルの別のサブセット上で別のアクセス動作を実行するために、上記デジタルメモリデバイスによって、別のコマンドを受信することと、上記複数のメモリセルの別のサブセット上で上記別のアクセス動作を実行することとをさらに含み、
上記複数のメモリセルの上記別のサブセットは、上記複数のメモリセルの上記サブセット以外にあり、かつまた上記行ラインに連結された少なくとも１つのメモリセルを含み、上記別のアクセス動作は、上記アクセス動作のアクセスサイクル内で実行される、項目４に記載の方法。
（項目６）
実質的に上記アクセス動作の実行中に、上記メモリセルの別のサブセットに対応する、上記ビットラインの別のサブセットを選択的にプリチャージすることをさらに含む、項目５に記載の方法。
（項目７）
上記アクセス動作を実行することと上記選択的なプリチャージを実行することとは、ほぼ同時に生じる、項目３に記載の方法。
（項目８）
上記アクセス動作は、ＲＥＡＤ動作である、項目３に記載の方法。
（項目９）
上記アクセス動作は、ＷＲＩＴＥ動作である、項目３に記載の方法。
（項目１０）
上記識別子は、行アドレスと列アドレスとを含み、上記列アドレスは、上記複数のビットラインのサブセットを識別するために使用される、項目２に記載の方法。
（項目１１）
上記受信することは、上記行アドレスの前に、上記列アドレスを受信することを含む、項目２に記載の方法。
（項目１２）
選択的にプリチャージされるべき上記複数のビットラインの上記サブセットに対応する、センスアンプのサブセットのみを選択的にイネーブルすることをさらに含む、項目１に記載の方法。
（項目１３）
装置であって、
複数の列および複数の行を含むグリッド内に配置された複数のメモリセルであって、上記複数のメモリセルのそれぞれが、上記グリッドの正確に１つの行およ び正確に１つの列の一部を形成し、列内の各メモリセルが、複数のビットラインのうちの対応するビットラインによって互いに接続され、行内の各メモリセルが、複数の行ラインのうちの対応する行ラインによって互いに接続される、複数のメモリセルと、
上記複数のビットラインに動作可能に連結され、上記複数のメモリセルのうちの一組上でアクセス動作を実行するための受信されたコマンドに応答して、一組 のビットラインのアクセス動作のフロントエンドへの選択的なプリチャージを容易にするように適合されたプリチャージ選択回路であって、上記一組のビットラインは、上記複数のメモリセルのうちの一組に対応する、プリチャージ選択回路と
を備える、装置。
（項目１４）
上記プリチャージ選択回路は、上記一組のビットラインに動作可能に連結された、複数のプリチャージ選択トランジスタを含み、
上記プリチャージ選択回路は、上記一組のビットラインに関連付けられた上記複数のプリチャージ選択トランジスタのうちの１つを起動させることによって、上記一組のビットラインの選択的なプリチャージを容易にするように構成される、項目１３に記載の装置。
（項目１５）
上記複数のメモリセルのそれぞれは、対応するプリチャージ選択トランジスタを備え、
上記プリチャージ選択回路は、上記対応するプリチャージ選択トランジスタの対応する端子上のプリチャージ選択電圧を調整して、上記一組のビットラインのうちの対応するビットラインの上記プリチャージを容易にするように適合される、項目１３に記載の装置。
（項目１６）
上記複数のメモリセルのそれぞれは、格納電圧レベルを格納するように適合された格納要素をさらに備え、上記複数のメモリセルのうちのそれぞれは、対応す る行ライン上のアクセス電圧レベルを検出すると、上記一組のビットラインのうちの対応するビットライン上のビット電圧を駆動するようにさらに適合される、項目１５に記載の装置。
（項目１７）
上記複数のメモリセルのそれぞれは、上記一組のビットラインのうちの対応するビットラインに動作可能に連結された第１の端子を有するゲーティングトランジスタと、
対応する行ラインに動作可能に連結された第２の端子と、
上記プリチャージ選択トランジスタに動作可能に連結された第３の端子と、をさらに備え、
上記プリチャージ選択トランジスタは、上記ゲーティングトランジスタと、上記複数のメモリセルのそれぞれのうちの上記格納要素との間で直列である、項目１６に記載の装置。
（項目１８）
アクセスすべき一組のメモリセルを識別する上記装置によって受信した、識別子の列アドレスをデコードするように動作可能に適合された列デコーダをさらに備え、
上記列アドレスデコーダは、上記デコードした列アドレスに基づいて、上記プリチャージ選択回路に上記一組のビットラインの信号を送るようにも動作可能に適合される、項目１３に記載の装置。
（項目１９）
上記一組のビットラインは、アクセスされるべき上記一組のメモリセルを含む、上記複数の列のうちの少なくとも一組に関連付けられる、項目１８に記載の装置。
（項目２０）
複数のプリチャージ選択ラインをさらに備え、
単一の列内の各メモリセルは、上記複数のプリチャージ選択ラインのうちの対応するプリチャージ選択ラインによって、上記単一の列内の上記他のメモリセルのそれぞれに、および上記プリチャージ選択回路に接続され、
上記複数のメモリセルのそれぞれは、（ａ）行ライン電圧レベルが、上記複数の行ラインのうちの対応する行ライン上で調整され、かつ（２）プリチャージ選 択電圧が、上記複数のプリチャージ選択ラインのうちの対応するプリチャージ選択ライン上で調整された場合に起動するように適合される、項目１３に記載の装置。
（項目２１）
上記複数のメモリセルのそれぞれは、起動すると、上記メモリセルの格納電圧まで対応するビットライン上の電圧を駆動するように適合される、項目２０に記載の装置。
（項目２２）
上記複数のメモリセルのそれぞれは、上記対応する行ラインに連結されたゲーティングトランジスタと、上記対応するプリチャージ選択ラインに連結されたプ リチャージ選択トランジスタと、上記ゲーティングおよびプリチャージ選択トランジスタと直列に配置された格納要素とを備える、項目２０に記載の装置。
（項目２３）
上記プリチャージ選択回路は、上記複数のプリチャージ選択ラインのうちの一組上の上記プリチャージ選択電圧レベルを調整するように適合される、項目２０に記載の装置。
（項目２４）
それぞれが上記行ラインを介して上記複数のメモリセルに動作可能に連結された、行デコーダと列デコーダとをさらに備え、
上記行デコーダは、上記アクセス動作を実行する上記一組のメモリを含む行を識別する装置によって受信された、上記識別子の行アドレスをデコードするように適合され、
上記行デコーダは、上記アクセス動作を実行する上記一組のメモリを含む上記行のうちの上記対応する行ライン上のアクセス電圧レベルを調整するようにさらに適合され、
上記行および列デコーダは、動作中に、上記行アドレスが、上記行デコーダに提供される前に、上記列アドレスを上記列デコーダに提供させるように適合される、項目１３に記載の装置。
（項目２５）
それぞれが上記複数のビットラインのうちの１つに動作可能に連結され、上記回路の開放後に、ビットライン電圧レベルを読み込むように適合された、複数のセンスアンプをさらに備える、項目１３に記載の装置。
（項目２６）
上記プリチャージ選択回路は、別の組の上記複数のメモリセルに別のアクセス動作を実行する別のコマンドの受信に応答して、上記複数のビットラインの全てよりも少ない、別の組のビットラインの選択的なプリチャージを容易にするようにさらに適合され、
上記別の組のビットラインは、上記一組のビットライン以外に少なくとも１つのビットラインを含み、
上記別の組の上記複数のメモリセルは、上記一組の上記複数のメモリセル以外に、少なくとも１つのメモリセルを含み、上記一組の上記複数のメモリセルと同じ行ラインに連結され、
上記プリチャージ選択回路は、上記複数のセンスアンプのうちの一組の対応するセンスアンプが、上記一組のメモリセルの対応する複数のビットライン電圧を読み込む間に、上記別の組のビットラインの上記プリチャージを容易にするようにさらに適合される、項目２５に記載の装置。
（項目２７）
上記複数のセンスアンプは、選択的にイネーブルされるように適合される、項目２５に記載の装置。
（項目２８）
上記装置は、チップ上に配置され、上記チップは、上記メモリセルおよび上記選択的プリチャージ回路の動作を制御するように、上記メモリセルおよび上記選択的プリチャージ回路に動作可能に連結されたコントローラをさらに備える、項目１３に記載の装置。
（項目２９）
システムであって、
デジタル信号プロセッサと、
上記デジタル信号プロセッサに動作可能に連結されたデジタルメモリデバイスと
を備え、
上記デジタルメモリデバイスは、
複数の列および複数の行を含むグリッド内に配置された複数のメモリセルであって、上記複数のメモリセルのそれぞれが、上記グリッドの正確に１つの行およ び正確に１つの列の一部を形成し、列内の各メモリセルが、複数のビットラインのうちの対応するビットラインによって互いに接続され、行内の各メモリセルが、複数の行ラインのうちの対応する行ラインによって互いに接続された、複数のメモリセルと、
上記複数のビットラインに動作可能に連結され、上記複数のメモリセルのうちの一組上でアクセス動作を実行するために受信されたコマンドに応答して、上記 複数のビットラインの全てよりも少ない、一組のビットラインのアクセス動作のフロントエンド上で選択的なプリチャージを容易にするように適合されたプリチャージ選択回路であって、上記一組のビットラインは、上記複数のメモリセルのうちの上記一組に対応するプリチャージ選択回路とを備える、システム。
（項目３０）
上記プリチャージ選択回路は、上記複数のビットラインに動作可能に連結された、複数のプリチャージ選択トランジスタを含み、
上記プリチャージ選択回路は、上記一組のビットライン、または上記プリチャージ選択トランジスタのサブセットに関連付けられた上記複数のプリチャージ選 択トランジスタを起動させることによって、上記一組のビットラインの選択的なプリチャージを容易にするように構成される、項目２９に記載のシステム。
（項目３１）
上記複数のメモリセルのそれぞれは、対応するプリチャージ選択トランジスタを備え、
上記プリチャージ選択回路は、上記対応するプリチャージ選択トランジスタの対応する端子上のプリチャージ選択電圧を調整して、対応するビットラインの上記プリチャージを容易にするように適合される、項目２９に記載のシステム。
（項目３２）
上記複数のメモリセルのそれぞれは、格納電圧レベルを格納するように適合された格納要素をさらに備え、
上記複数のメモリセルのうちのそれぞれは、対応する行ライン上のアクセス電圧レベルを検出すると、対応するビットライン上のビット電圧を駆動するようにさらに適合される、項目３１に記載のシステム。
（項目３３）
上記複数のメモリセルのそれぞれは、対応するビットラインに動作可能に連結された第１の端子を有するゲーティングトランジスタと、
対応する行ラインに動作可能に連結された第２の端子と、
上記プリチャージ選択トランジスタに動作可能に連結された第３の端子と
をさらに備え、
上記プリチャージ選択トランジスタは、上記ゲーティングトランジスタと、上記複数のメモリセルのそれぞれのうちの上記格納要素との間で直列である、項目３２に記載のシステム。
（項目３４）
アクセスされるべき一組のメモリセルを識別する、上記装置によって受信された識別子の列アドレスをデコードするように動作可能に適合された列デコーダを さらに備え、上記列アドレスデコーダは、上記デコードされた列アドレスに基づいて、上記プリチャージ選択回路に、上記一組のビットラインの信号を送るようにも動作可能に適合される、項目２９に記載のシステム。
（項目３５）
上記一組のビットラインは、アクセスされるべき上記一組のメモリセルを含む上記複数の列のうちの少なくとも一組に関連付けられる、項目３４に記載のシステム。
（項目３６）
複数のプリチャージ選択ラインをさらに備え、
単一の列内のそれぞれのメモリセルは、上記複数のプリチャージ選択ラインのうちの対応するプリチャージ選択ラインによって、上記単一の列内の上記他のメモリセルのそれぞれに、および上記プリチャージ選択回路に接続され、
上記複数のメモリセルのそれぞれは、（ａ）行ライン電圧レベルが、上記複数の行ラインのうちの対応する行ライン上で調整され、かつ（２）プリチャージ選 択電圧が、上記複数のプリチャージ選択ラインのうちの対応するプリチャージ選択ライン上で調整された場合に起動するように適合される、項目２９に記載のシステム。
（項目３７）
上記複数のメモリセルのそれぞれは、起動すると、上記メモリセルの格納電圧まで、対応するビットライン上の電圧を駆動するように適合される、項目３６に記載のシステム。
（項目３８）
上記複数のメモリセルのそれぞれは、上記対応する行ラインに連結されたゲーティングトランジスタと、上記対応するプリチャージ選択ラインに連結されたプ リチャージ選択トランジスタと、上記ゲーティングおよびプリチャージ選択トランジスタと直列に配置された格納要素とを備える、項目３７に記載のシステム。
（項目３９）
上記プリチャージ選択回路は、上記複数のプリチャージ選択ラインのうちの一組上の上記プリチャージ選択電圧レベルを調整するように適合される、項目３７に記載のシステム。
（項目４０）
アクセスされるべき上記一組のメモリセルを含む一組の１つ以上の列を識別する、上記装置によって受信された識別子の列アドレスをデコードするように動作可能に適合された列デコーダをさらに備える、項目２９に記載のシステム。
（項目４１）
上記行ラインを介して上記複数のメモリセルに動作可能に連結された、行デコーダをさらに備え、
上記行デコーダは、上記アクセス動作を実行する上記一組のメモリを含む行を識別する装置によって受信された、上記識別子の上記行アドレスをデコードする ように適合され、上記行デコーダは、上記アクセス動作を実行する上記一組のメモリを含む行のうちの上記対応する行ラインへのアクセス電圧レベルを調整するようにさらに適合され、
上記行および列デコーダは、動作中に、上記行アドレスが、上記行デコーダに提供される前に、上記列アドレスを上記列デコーダに提供させるように適合される、項目４０に記載のシステム。
（項目４２）
それぞれが上記複数のビットラインのうちの１つに動作可能に連結され、上記回路の開放後に、ビットライン電圧レベルを読み込むように適合された、複数のセンスアンプをさらに備える、項目２９に記載のシステム。
（項目４３）
上記プリチャージ選択回路は、別の組の上記複数のメモリセル上で別のアクセス動作を実行するために、別に受信されたコマンドに応答して、上記複数のビットラインの全てよりも少ない、別の組のビットラインの選択的なプリチャージを容易にするようにさらに適合され、
上記別の組のビットラインは、上記一組のビットライン以外にある、少なくとも１つのビットラインを含み、
上記別の組の上記複数のメモリセルは、上記一組の複数のメモリセル以外にある、少なくとも１つのメモリセルを含み、上記一組の上記複数のメモリセルと同じ行ラインに連結され、
上記プリチャージ選択回路は、上記複数のセンスアンプのうちの一組の対応するセンスアンプが、上記一組のメモリセルの対応する複数のビットライン電圧を 読み込む間に、上記別の組のビットラインの上記プリチャージを容易にするようにさらに適合される、項目４２に記載のシステム。
（項目４４）
上記複数のセンスアンプは、選択的にイネーブルされるように適合される、項目４２に記載のシステム。
（項目４５）
装置であって、
複数のメモリセルと、上記メモリセルに関連付けられた複数のビットラインとを含むデジタルメモリデバイスによって、上記複数のメモリセルのサブセット上 で動作を実行するためにコマンドを受信するための手段であって、上記サブセットは、上記複数のメモリセルよりも少ないメモリセルで構成される手段と、
上記受信されたコマンドに応答して、上記複数のメモリセルの上記サブセット上で上記動作を実行するための手段であって、上記動作は、上記動作のフロント エンド上で、上記メモリセルのサブセットに関連付けられたビットラインのサブセットのみをプリチャージすることを含む、手段と
を含む、装置。
（項目４６）
上記デジタルメモリデバイスによって識別子を受信するための手段と、上記識別子の少なくとも一部を使用して、上記複数のビットラインの上記サブセットを識別するための手段と、をさらに含む、項目４５に記載の装置。
（項目４７）
上記コマンドは、アクセス動作コマンドであり、上記識別子を使用して、上記複数のメモリセルの上記サブセットを識別するための手段をさらに含む、項目４６に記載の装置。
【手続補正２】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
装置であって、
複数の列および複数の行に配置された複数のメモリセルであって、列内の各メモリセルが、複数のビットラインのうちの対応するビットラインによって互いに結合されている、複数のメモリセルと、
前記複数のビットラインに動作可能に結合されているプリチャージ選択回路と、
前記複数のビットラインに結合されているアクセス回路と、
前記複数のメモリセル、前記プリチャージ選択回路、および前記アクセル回路に結合されている制御回路であって、前記制御回路は、
第１のアクセスコマンドを受信し、前記複数のメモリセルの第１のサブセット上で第１のアクセス動作を実行することと、
選択プリチャージ動作を、前記選択プリチャージ回路によって、前記複数のビットラインのサブセット上で始動することであって、前記複数のビットラインの前記サブセットは、前記複数のメモリセルの前記第１のサブセットに結合されており、前記複数のビットラインの前記サブセットは、前記複数のビットラインよりも少ないビットラインを含み、前記選択プリチャージ動作は、前記複数のビットラインの前記サブセットのプリチャージされた状態をもたらす、ことと、
第２アクセスコマンドの受信をチェックし、第２アクセス動作を前記複数のメモリセルの第２のサブセット上で実行することであって、前記複数のビットラインの前記サブセットは、前記複数のメモリセルの前記第２のサブセットに結合されている、ことと、
前記アクセス回路によって、前記メモリセルの第２のサブセット上での前記第２のアクセス動作の実行を容易にすることであって、前記第２のアクセス動作は、前記第１のアクセス動作とは異なっており、前記複数のビットラインの前記サブセットが、前記第１のアクセスコマンドの受信に応答して始動される前記選択プリチャージ動作からの結果であるプリチャージ状態に留まる間に、前記制御回路は、前記第２のアクセス動作の前記実行を容易にするようにさらに構成されている、ことと
を行うように構成されている、制御回路と
を備える、装置。
【請求項２】
前記プリチャージ選択回路は、前記ビットラインのサブセットに動作可能に結合されている、複数のプリチャージ選択トランジスタを含み、
前記プリチャージ選択回路は、前記複数のプリチャージ選択トランジスタのうちの１つを起動させることによって、前記ビットラインの前記サブセットを選択的にプリチャージするように構成されている、請求項１に記載の装置。
【請求項３】
前記複数のメモリセルのそれぞれは、プリチャージ選択トランジスタを備え、
前記プリチャージ選択回路は、前記プリチャージ選択トランジスタの１つ以上の端子上でプリチャージ選択電圧を定め、前記ビットラインのサブセットを選択的にプリチャージするように構成されている、請求項１に記載の装置。
【請求項４】
行のメモリセルのそれぞれは、複数の行ラインの対応する行ラインによって互いに結合されており、
前記複数のメモリセルのそれぞれは、格納電圧レベルを格納するように構成されている格納要素をさらに含み、
前記複数のメモリセルのそれぞれは、対応する行ライン上でアクセス電圧レベルを検出するとすぐに、前記ビットラインのサブセットのうちの対応するビットライン上に、前記格納電圧レベルに対応するビット電圧を駆動するようにさらに構成されている、請求項３に記載の装置。
【請求項５】
前記複数のメモリセルのそれぞれは、
対応するビットラインに動作可能に結合されている第１の端子を有するゲートトランジスタと、
対応する行ラインに動作可能に結合されている第２の端子と、
前記プリチャージ選択トランジスタに動作可能に結合されている第３の端子と、をさらに備え、
前記プリチャージ選択トランジスタは、前記ゲートトランジスタと、前記複数のメモリセルのそれぞれの前記格納要素との間で直列である、請求項４に記載の装置。
【請求項６】
前記装置によって受信された識別子の列アドレスをデコードするように構成されている列デコーダをさらに備え、
前記識別子は、アクセスされるべきメモリセルのサブセットを識別し、
前記列アドレスデコーダは、前記デコードされた列アドレスを使用し、前記プリチャージ選択回路に、選択的にプリチャージされるべき前記ビットラインのサブセットを信号伝達するようにさらに構成されている、請求項１に記載の装置。
【請求項７】
前記ビットラインのサブセットは、前記複数の列のうちの少なくとも１つのサブセットに関連付けられ、
前記列のサブセットは、アクセスされるべき前記メモリセルのサブセットを含む、請求項６に記載の装置。
【請求項８】
複数のプリチャージ選択ラインをさらに備え、
単一の列内の各メモリセルは、前記複数のプリチャージ選択ラインのうちの対応するプリチャージ選択ラインによって、前記単一の列内の前記他のメモリセルのそれぞれに、および前記プリチャージ選択回路に結合されており、
前記複数のメモリセルのそれぞれは、複数の行のうちの対応する行ラインの行ライン電圧レベル、および複数のプリチャージ選択ラインのうちのプリチャージ選択ラインに対応するプリチャージ選択電圧レベルの両方が定まるとすぐに、起動するように構成されている、請求項１に記載の装置。
【請求項９】
前記複数のメモリセルのそれぞれは、起動するとすぐに、対応するビットライン上の電圧を、前記メモリセルの格納要素まで駆動するように構成されている、請求項８に記載の装置。
【請求項１０】
前記複数のメモリセルのそれぞれは、前記対応する行ラインに結合されているゲートトランジスタと、前記対応するプリチャージ選択ラインに結合されているプリチャージ選択トランジスタと、前記ゲートトランジスタおよび前記プリチャージ選択トランジスタと直列に配置された格納要素とを備える、請求項８に記載の装置。
【請求項１１】
前記プリチャージ選択回路は、前記複数のプリチャージ選択ラインのサブセットの前記プリチャージ選択電圧レベルを定めるように構成されている、請求項８に記載の装置。
【請求項１２】
行デコーダと列デコーダとをさらに備え、
前記行デコーダは、前記行ラインを介して前記複数のメモリセルに動作可能に結合されており、
前記行デコーダは、前記装置によって受信された識別子の行アドレスをデコードするように構成されており、
前記識別子は、前記アクセス動作を実行する、前記メモリセルのサブセットを含む行を識別し、
前記行デコーダは、前記アクセス動作を実行する、前記メモリセルのサブセットを含む前記行の対応する行ライン上のアクセス電圧レベルを定めるようにさらに構成されており、
前記列デコーダは、前記行デコーダが前記行アドレスを受信する前に、列アドレスを受信するように構成されている、請求項１に記載の装置。
【請求項１３】
複数のセンスアンプをさらに含み、
それぞれのセンスアンプが前記複数のビットラインのうちの１つに動作可能に結合されており、
それぞれのセンスアンプは、ビットライン電圧レベルを読み込むように構成されている、請求項１に記載の装置。
【請求項１４】
前記制御回路は、前記複数のメモリセルの第３のサブセット上で、第３のアクセス動作を実行する第３のアクセスコマンドの受信に応答して、前記複数のビットラインの全てよりも少ないビットラインを含む、ビットラインの別のサブセットの別の選択的なプリチャージ動作を容易にするようにさらに構成されており、
前記ビットラインの別のサブセットは、前記ビットラインのサブセット以外の少なくとも１つのビットラインを含み、
前記複数のメモリセルの前記第３のサブセットは、前記複数のメモリセルの前記第２のサブセット以外の少なくとも１つのメモリセルを含み、
前記少なくとも１つのメモリセルは、前記複数のメモリセルの前記第２のサブセットと同じ行ラインに結合されており、
前記制御回路は、前記アクセス回路が、前記第２のアクセス動作を前記複数のメモリセルの前記第２のサブセット上で実行する間に、前記ビットラインの別のサブセットの前記別のプリチャージ動作を容易にするようにさらに構成されている、請求項１に記載の装置。
【請求項１５】
前記複数のセンスアンプは、選択的にイネーブルされるように構成されている、請求項１３に記載の装置。
【請求項１６】
前記装置は、チップ上に配置され、前記メモリセルおよび前記制御回路に動作可能に結合されているコントローラをさらに備える、請求項１に記載の装置。
【請求項１７】
システムであって、
デジタル信号プロセッサと、
前記デジタル信号プロセッサに動作可能に結合されているデジタルメモリデバイスと
を備え、
前記デジタルメモリデバイスは、
複数の列および複数の行に配置された複数のメモリセルであって、列内の各メモリセルが、複数のビットラインのうちの対応するビットラインによって互いに結合されている、複数のメモリセルと、
前記複数のビットラインに動作可能に結合されているプリチャージ選択回路と
前記複数のビットラインに結合されているアクセス回路と、
前記複数のメモリセル、前記プリチャージ選択回路、および前記アクセル回路に結合されている制御回路であって、前記制御回路は、
第１のアクセスコマンドを受信し、前記複数のメモリセルの第１のサブセット上で第１のアクセス動作を実行することと、
前記第１のアクセスコマンドの受信に応答して、選択プリチャージ動作を、前記選択プリチャージ回路によって、前記複数のビットラインのサブセット上で始動することであって、前記複数のビットラインの前記サブセットは、前記複数のメモリセルの前記第１のサブセットに結合されており、前記複数のビットラインの前記サブセットは、前記複数のビットラインよりも少ないビットラインを含み、前記選択プリチャージ動作は、前記複数のビットラインの前記サブセットのプリチャージされた状態をもたらす、ことと、
第２アクセスコマンドの受信をチェックし、第２アクセス動作を前記複数のメモリセルの第２のサブセット上で実行することであって、前記複数のビットラインの前記サブセットは、前記複数のメモリセルの前記第２のサブセットに結合されている、ことと、
前記第２のアクセス動作の実行を、前記アクセス回路によって、前記メモリセルの前記第２のサブセット上で容易にすることであって、前記第２のアクセス動作は、前記第１のアクセス動作とは異なっており、前記複数のビットラインの前記サブセットが、前記第１のアクセスコマンドの受信に応答して始動される前記選択プリチャージ動作からの結果であるプリチャージ状態に留まる間に、前記制御回路は、前記第２のアクセス動作の前記実行を容易にするようにさらに構成されている、ことと
を行うように構成されている、制御回路と
を備える、システム。
【請求項１８】
前記プリチャージ選択回路は、前記ビットラインのサブセットに動作可能に結合されている、複数のプリチャージ選択トランジスタを含み、
前記プリチャージ選択回路は、前記複数のプリチャージ選択トランジスタのうちの１つを起動させることによって、前記ビットラインのサブセットを選択的にプリチャージするように構成されている、請求項１７に記載のシステム。
【請求項１９】
前記複数のメモリセルのそれぞれは、プリチャージ選択トランジスタを備え、
前記プリチャージ選択回路は、前記プリチャージ選択トランジスタの１つ以上の端子上でプリチャージ選択電圧を定め、前記ビットラインのサブセットを選択的にプリチャージするように構成されている、請求項１７に記載のシステム。
【請求項２０】
行のメモリセルのそれぞれは、複数の行ラインの対応する行ラインによって互いに結合されており、
前記複数のメモリセルのそれぞれは、格納電圧レベルを格納するように構成されている格納要素をさらに備え、
前記複数のメモリセルのそれぞれは、対応する行ライン上でアクセス電圧レベルを検出するとすぐに、前記ビットラインのサブセットのうちの対応するビットライン上に、前記格納電圧レベルに対応するビット電圧を駆動するようにさらに構成されている、請求項１９に記載のシステム。
【請求項２１】
前記複数のメモリセルのそれぞれは、
対応するビットラインに動作可能に結合されている第１の端子を有するゲートトランジスタと、
対応する行ラインに動作可能に結合されている第２の端子と、
前記プリチャージ選択トランジスタに動作可能に結合されている第３の端子と
をさらに備え、
前記プリチャージ選択トランジスタは、前記ゲートトランジスタと、前記複数のメモリセルのそれぞれの前記格納要素との間で直列である、請求項２０に記載のシステム。
【請求項２２】
前記装置によって受信された識別子の列アドレスをデコードするように構成されている列デコーダをさらに備え、
前記識別子は、アクセスされるべきメモリセルのサブセットを識別し、
前記列アドレスデコーダは、前記デコードされた列アドレスを使用し、前記プリチャージ選択回路に、選択的にプリチャージされるべき前記ビットラインのサブセットを信号伝達するようにさらに構成されている、請求項１７に記載のシステム。
【請求項２３】
前記ビットラインのサブセットは、前記複数の列のうちの少なくとも１つのサブセットに関連付けられ、
前記列のサブセットは、アクセスされるべき前記メモリセルのサブセットを含む、請求項２２に記載のシステム。
【請求項２４】
複数のプリチャージ選択ラインをさらに備え、
単一の列内のそれぞれのメモリセルは、前記複数のプリチャージ選択ラインのうちの対応するプリチャージ選択ラインによって、前記単一の列内の前記他のメモリセルのそれぞれに、および前記プリチャージ選択回路に結合されており、
前記複数のメモリセルのそれぞれは、複数の行のうちの対応する行ラインの行ライン電圧レベル、および複数のプリチャージ選択ラインのうちのプリチャージ選択ラインに対応するプリチャージ選択電圧レベルの両方が定まるとすぐに、起動するように構成されている、請求項１７に記載のシステム。
【請求項２５】
前記複数のメモリセルのそれぞれは、起動するとすぐに、対応するビットライン上の電圧を、前記メモリセルの格納要素まで駆動するように構成されている、請求項２４に記載のシステム。
【請求項２６】
前記複数のメモリセルのそれぞれは、前記対応する行ラインに結合されているゲートトランジスタと、前記対応するプリチャージ選択ラインに結合されているプリチャージ選択トランジスタと、前記ゲートトランジスタおよび前記プリチャージ選択トランジスタと直列に配置された格納要素とを備える、請求項２５に記載のシステム。
【請求項２７】
前記プリチャージ選択回路は、前記複数のプリチャージ選択ラインのサブセットの前記プリチャージ選択電圧レベルを定めるように構成されている、請求項２５に記載のシステム。
【請求項２８】
前記装置によって受信された識別子の列アドレスをデコードするように構成されている列デコーダをさらに備え、
前記識別子は、アクセスされるべき前記メモリセルのサブセットを含む１つ以上の列のサブセットを識別する、請求項１７に記載のシステム。
【請求項２９】
前記行ラインを介して前記複数のメモリセルに動作可能に結合されている、行デコーダをさらに備え、
前記行デコーダは、前記装置によって受信された識別子の行アドレスをデコードするように構成されており、前記識別子は、前記代替アクセス動作を実行する、前記メモリセルのサブセットを含む行を識別し、
前記行デコーダは、前記第２のアクセス動作を実行する、前記メモリセルのサブセットを含む前記行の対応する行ライン上のアクセス電圧レベルを定めるようにさらに構成されており、
前記列デコーダは、前記行デコーダが行アドレスを受信する前に、列アドレスを受信するように構成されている、請求項２８に記載のシステム。
【請求項３０】
複数のセンスアンプをさらに含み、
それぞれのセンスアンプが前記複数のビットラインのうちの１つに動作可能に結合されており、
それぞれのセンスアンプは、ビットライン電圧レベルを読み込むように構成されている、請求項１７に記載のシステム。
【請求項３１】
前記制御回路は、前記複数のメモリセルの第３のサブセット上で、第３のアクセス動作を実行する第３のアクセスコマンドの受信に応答して、前記複数のビットラインの全てよりも少ないビットラインを含む、ビットラインの別のサブセットの別の選択的なプリチャージ動作を容易にするようにさらに構成されており、
前記ビットラインの別のサブセットは、前記ビットラインのサブセット以外の少なくとも１つのビットラインを含み、
前記複数のメモリセルの前記第３のサブセットは、前記複数のメモリセルの前記第２のサブセット以外の少なくとも１つのメモリセルを含み、前記少なくとも１つのメモリセルは、前記複数のメモリセルの前記第２のサブセットと同じ行ラインに結合されており、
前記制御回路は、前記アクセス回路が、前記第２のアクセス動作を前記複数のメモリセルの前記第２のサブセット上で実行しながら、前記ビットラインの別のサブセットの前記別のプリチャージ動作を容易にするようにさらに構成されている、請求項１７に記載のシステム。
【請求項３２】
前記複数のセンスアンプは、選択的にイネーブルされるように構成されている、請求項３０に記載のシステム。
【請求項３３】
前記制御回路は、前記第１のコマンドの受信の後の期間に、および、前記第１のアクセスコマンドの受信に応答して始動される前記選択プリチャージ動作の前、あるいはその間のいずれかに、前記第２のアクセスコマンドの受信を確認するようにさらに構成されている、請求項１に記載の装置。