【事件の表示】
　特願２００２−３０１０１９「半導体装置、及びその製造方法」拒絶査定不服審判事件〔平成１６年５月１３日出願公開、特開２００４−１４００３７〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
Ｉ．手続の経緯 
　本願は平成１４年１０月１５日の出願であって、平成１６年３月１６日付けで拒絶理由が通知され、平成１６年５月２１日付けで意見書及び手続補正書が提出され、平成１６年７月５日付けで拒絶査定がなされ、これに対して平成１６年８月１２日に審判請求がなされるとともに、平成１６年９月１３日付け手続補正書で明細書が補正され、平成１６年１０月１９日付けで前置報告がなされ、平成１８年４月２８日付けで審尋がなされ、これに対して平成１８年６月２０日付けで回答書が提出されたものである。
　　
II．本願発明
　平成１６年９月１３日付け手続補正書による補正は、請求項７中の配線及び柱状電極についての明りょうでない記載の釈明を目的とした補正を含む補正である。そして、本願各発明は、当該手続補正書により補正された明細書の特許請求の範囲の請求項１〜２０に記載した事項により特定されるとおりのものと認められるところ、請求項７に係る発明（以下「本願発明７」という。）は、次のとおりのものである。
「【請求項７】表面に集積回路が形成された第１の半導体チップと前記第１の半導体チップよりもサイズが小さい第２の半導体チップを含む半導体装置において、
前記第２の半導体チップは、前記第２の半導体チップの表面が前記第１の半導体チップの表面と対面するように、前記第１の半導体チップ上に搭載されており、
前記第１の半導体チップのパッド電極と前記第２の半導体チップのパッド電極とを電気的に接続し、これらの半導体チップの間に設けられた絶縁層を介して前記第１の半導体チップ上に形成された配線と、
前記配線の前記第２の半導体チップにて覆われていない領域まで延在した部分に位置する、前記配線上に配設された柱状電極と、
を有することを特徴とする半導体装置。」
　なお、請求項７の原文冒頭部の「形成れた」は、「形成された」の明らかな誤記と認められるので、上記のとおり認定した。
　　
III．引用例
　これに対して、原査定の拒絶の理由に引用され、本願出願前に頒布された刊行物である以下の引用例には、次の事項が記載されている。
（１）引用例１（特開２００１−２５７３１０号公報）
(1-1)「【請求項１】半導体集積回路が形成された複数のＩＣチップを１つのパッケージの中に内蔵し，前記パッケージのサイズは内蔵される前記複数のＩＣチップの中で最大のＩＣチップのサイズと同等であることを特徴とする半導体装置。
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【請求項５】前記最大のＩＣチップを支持基板として，前記内蔵されるその他のＩＣチップの少なくとも１つをフェイスダウン実装し，前記最大のＩＣチップから前記パッケージ外部へ少なくとも１つの導体を形成し，前記パッケージ内において前記導体のうちの少なくとも１つおよび前記最大のＩＣチップおよび前記フェイスダウン実装されたＩＣチップは電気的に接続されていることを特徴とする請求項１に記載の半導体装置。
【請求項６】前記最大のＩＣチップを支持基板として，前記内蔵されるその他のＩＣチップの少なくとも１つをフェイスダウン実装し，前記最大のＩＣチップから前記パッケージ外部へ少なくとも１つの導体を形成し，前記パッケージ内において前記最大のＩＣチップおよび前記フェイスダウン実装されたＩＣチップは電気的に接続されていることを特徴とする請求項１に記載の半導体装置。」（請求項１、５、６）
(1-2)「本発明は，このような問題に鑑みてなされたもので，その目的とするところは，インターポーザーを内蔵しないＣＳＰにおいてＭＣＰ化が可能な半導体装置およびその製造方法およびその試験方法を提供することにある。」（段落【0007】）
(1-3)「本発明は，請求項1に記載のように，半導体集積回路が形成された複数のＩＣチップを１つのパッケージの中に内蔵し，前記パッケージのサイズは内蔵される前記複数のＩＣチップの中で最大のＩＣチップのサイズと同等であることを特徴とする半導体装置を提供する。これにより，高密度実装が可能になり，また，複数のＩＣチップを同時に実装できるので，実装加工工程が少なくなりコストを低減できる。」（段落【0008】）
(1-4)「請求項５に記載のように，前記最大のＩＣチップを支持基板として，前記内蔵されるその他のＩＣチップの少なくとも１つをフェイスダウン実装し，前記最大のＩＣチップから前記パッケージ外部へ少なくとも１つの導体を形成し，前記パッケージ内において前記導体のうちの少なくとも１つおよび前記最大のＩＣチップおよび前記フェイスダウン実装されたＩＣチップは電気的に接続されているよう構成すれば，支持基板以外の内蔵されるＩＣチップに対する加工が簡素化できる。
　さらに，請求項６に記載のように，前記最大のＩＣチップを支持基板として，前記内蔵されるその他のＩＣチップの少なくとも１つをフェイスダウン実装し，前記最大のＩＣチップから前記パッケージ外部へ少なくとも１つの導体を形成し，前記パッケージ内において前記最大のＩＣチップおよび前記フェイスダウン実装されたＩＣチップは電気的に接続されるように構成すれば，パッケージ内において，内蔵される複数のＩＣチップを接続でき，特に支持基板以外の内蔵される複数のチップ間を支持基板となるＩＣチップを介して接続することができる。」（段落【0012】〜【0013】）
(1-5)「以下，図面に基づいて本発明の実施の形態を詳細に説明する。なお，以下の説明および添付図面において，略同一の機能および構成を有する構成要素については，同一符号を付すことにより重複説明を省略する。（段落【0020】）
　図１は本発明の第１の実施の形態を示す構造断面図である。支持基板となるＩＣチップ１０１上に別のＩＣチップ１１１がダイボンディングされてパッケージに内蔵されている。支持基板となるＩＣチップ１０１とパッケージのサイズは同等である。（段落【0021】）
　ＩＣチップ１０１上にはパッド１０２と，２層の表面保護膜１０３，１０４が形成されている。パッド１０２はＩＣチップ１０１の内部集積回路と電気的に接続されている。表面保護膜１０３および１０４は，集積回路の表面保護のためのものであり，パッド１０２上に開口部を有する。さらに，パッド１０２に接続し表面保護膜１０４上に導体１０５，導体１０５に接続して柱状の導体１０６，導体１０６上に接続材料１０７が形成されている。（段落【0022】）
　導体１０５，１０６によりパッド１０２からパッケージの外部端子へ電気的に接続でき，接続材料１０７により，パッケージを外部基板（図示せず）に接続できる。すなわち，一連の接続されたパッド１０２，導体１０５，１０６，接続材料１０７により，ＩＣチップ１０１の内部集積回路と外部基板とを電気的に接続できる。（段落【0023】）
　表面保護膜１０４上には，ダイボンディング材料１０８を介してＩＣチップ１１１がダイボンディングされている。ＩＣチップ１１１は，支持基板となるＩＣチップ１０１とは別のチップであり，ＩＣチップ１０１より小さく，かつ同一パッケージに内蔵できる程薄く研削されている。（段落【0024】）
　ＩＣチップ１１１上にはパッド１１２と，２層の表面保護膜１１３，１１４が形成されている。パッド１１２はＩＣチップ１１１の内部集積回路と電気的に接続されている。表面保護膜１１３および１１４は，集積回路の表面保護のためのものであり，パッド１１２上に開口部を有する。さらに，パッド１１２に接続し表面保護膜１１４上に導体１１５，導体１１５に接続して柱状の導体１１６，導体１１６上に接続材料１１７が形成されている。そして，樹脂１３０は全てのＩＣチップの少なくとも集積回路形成面を封止している。（段落【0025】）
　導体１１５，１１６によりパッド１１２からパッケージの外部端子へ電気的に接続でき，接続材料１１７により，パッケージを外部基板へ接続できる。すなわち，一連の接続されたパッド１１２，導体１１５，１１６，接続材料１１７により，ＩＣチップ１１１の内部集積回路とパッケージの外部基板とを電気的に接続できる。（段落【0026】）」（段落【0020】〜【0026】）
(1-6)「図１では支持基板となるＩＣチップ以外の内蔵ＩＣチップは，ＩＣチップ１１１の１つしか示していないが，複数のＩＣチップであってもよい。この点は，以下に述べる実施の形態についても同様である。ここで，支持基板となるＩＣチップ１０１をロジック系チップとし，内蔵されるＩＣチップ１１１をメモリ系チップとすれば，ロジック系とメモリ系の混載が可能となる。またＩＣチップの組み合わせは上記に限定されるものではなく，メモリ系の半導体素子同士，ロジック系半導体素子同士でも可能である。」（段落【0030】）
(1-7)「図１０を参照しながら，半導体パッケージの外部へ電気的接続を施すための柱状の導体１０６および１１６において，パッケージの同一表面に導体を露出させる方法について述べる。前述したＩＣチップ１０１にＩＣチップ１１１を搭載すると，その上に形成されている導体１０６および１１６は，一般に図１０に示すように高さが不揃いとなる。柱状の導体１０６および１１６の形成は，厚膜レジストでパターンを形成しメッキにより行うか，既存の微細な柱状部品を接着・固定することにより行われる。しかし，ＩＣチップ１０１にＩＣチップ１１１を搭載した時に導体１０６および１１６の最上面が同一表面に均一に露出するように，上記の導体形成時に導体１０６および１１６の高さをあらかじめ調整するのは困難である。
　よって，ＩＣチップ１０１にＩＣチップ１１１を搭載し，導体１０６および１１６の高さが不揃いの状態で，両者の最上面より高い面１００１まで樹脂１３０により封止する。次に，樹脂１３０を１００２の面まで研磨もしくはエッチングする。この時，導体１０６および１１６も同時に研磨もしくはエッチングする。これにより，各ＩＣ上に形成された柱状の導体１０６および１１６を，パッケージの同一表面に露出することができる。」（段落【0036】〜【0037】）
(1-8)「本実施の形態によれば，以下に述べる多数の効果が得られる。インターポーザーを使用することなく，複数のＩＣチップを内蔵できるＭＣＰであり，かつそのパッケージサイズは内蔵されるＩＣチップの中で最大のものと同サイズでよいため，実装基板上に高密度実装が可能になる。また，複数のＩＣチップが半導体パッケージに内蔵され，全て樹脂封止されているので，パッケージ外部に別のＩＣチップを装着したものに比較して耐湿性等における信頼性が高い。複数のＩＣチップを同時に実装できるので，実装基板に対する実装加工工程が少なくなりコストが低減できる。実装基板に１つのＭＣＰを実装することにより，内蔵された複数のＩＣチップを同時に電気的に接続することができる。」（段落【0040】）
(1-9)「図５は，本発明の第５の実施の形態を示す構造断面図である。本実施の形態が前述の実施の形態と大きく異なる点は，支持基板となるＩＣチップ１０１上に，別のＩＣチップ５１１がフェイスダウンボンディングされてパッケージに内蔵されている点である。ＩＣチップ５１１は，支持基板となるＩＣチップ１０１とは別のチップであり，ＩＣチップ１０１より小さく，かつ同一パッケージに内蔵できる程薄く研削されている。（段落【0054】）
　ＩＣチップ５１１にはパッド５１２と，表面保護膜５１３が形成されている。パッド５１２はＩＣチップ５１１の内部集積回路と電気的に接続されている。表面保護膜５１３は，集積回路の表面保護のためのものであり，ＩＣチップ５１２表面を覆い，パッド５１２上に開口部を有する。さらに，パッド５１２に接続し表面保護膜５１３の外側に電極接続材料５１８が形成されている。電極接続材料５１８としては，例えばバンプ電極や印刷などで形成される導電性樹脂などを用いることができる。ＩＣチップ１０１のパッド１０２に接続している導体５０５は，第１の実施の形態の導体１０５に比べ延長されて形成され，電極接続材料５１８と電気的に接続されている。（段落【0055】）
　導体５０５と電極接続材料５１８が接続されたことにより，支持基板となるＩＣチップ１０１と内蔵されるＩＣチップ５１１がパッケージ内部で電気的接続される。また，支持基板となるＩＣチップ１０１以外の複数の内蔵されるチップ間も，支持基板となるＩＣチップの表面に形成される導体を介して電気的接続される。また，ＩＣチップ５１１は，電極接続材料５１８により外部端子と接続するため，前述の実施の形態で用いた導体１１５，１１６，接続材料１１７等が不要になる。また，導体１１５，１１６がないため，1層の表面保護膜５１３だけで十分となり，表面保護膜１１４も不要になる。（段落【0056】）
　本実施の形態によれば，第１の実施の形態の効果に加えて，半導体パッケージに内蔵される複数のＩＣチップ間の電気的接続を半導体パッケージ内部で施すことが可能である。これにより，内蔵されるＩＣチップ間の電気的接続を考慮した配線を，半導体装置を接続する接続基板上に形成する必要がない。また，半導体パッケージに内蔵される複数のＩＣチップ間の電気的接続をより短い配線で行うことが可能になるため，半導体装置の高速化が図れる。さらに，前述の実施の形態に比べ，半導体パッケージに内蔵される，支持基板になるＩＣチップ以外のＩＣチップに対する加工が簡素化できる。（段落【0057】）」（段落【0054】〜【0057】）
　そして、上記図５（第１３頁）には、支持基板となるＩＣチップ１０１、支持基板となるＩＣチップ１０１に設けられたパッド１０２及び表面保護膜１０３，１０４、柱状の導体１０６、柱状の導体１０６上の接続材料１０７、支持基板となるＩＣチップ１０１上にフェイスダウンボンディングされ、支持基板となるＩＣチップ１０１より小さい別のＩＣチップ５１１、別のＩＣチップ５１１に形成されたパッド５１２及び表面保護膜５１３、支持基板となるＩＣチップ１０１に形成された表面保護膜１０３，１０４の上に設けられ、支持基板となるＩＣチップ１０１のパッド１０２及び接続材料５１８に接続した導体５０５、及び、ＩＣチップを封止する樹脂１３０が図示されている。
　　
IV．対比・判断
本願発明７について
　引用例１には、半導体集積回路が形成された複数のＩＣチップを１つのパッケージの中に内蔵し，前記パッケージのサイズは内蔵される前記複数のＩＣチップの中で最大のＩＣチップのサイズと同等である半導体装置（摘記1-1）が記載されている。さらに、引用例１には、図５とともに、支持基板となるＩＣチップ１０１上に，別のＩＣチップ５１１がフェイスダウンボンディングされていること、別のＩＣチップ５１１は，支持基板となるＩＣチップ１０１とは別のチップであり，支持基板となるＩＣチップ１０１より小さいものであること（摘記1-9；段落【0054】）が記載されている。
　したがって、これらの記載からすると、引用例１には、表面に集積回路が形成された支持基板となるＩＣチップ１０１と、当該支持基板となるＩＣチップ１０１よりもサイズが小さい別のＩＣチップ５１１とを含む半導体装置が記載され、また、当該支持基板となるＩＣチップ１０１と別のＩＣチップ５１１とがフェイスダウン、すなわち、別のＩＣチップ５１１の表面が支持基板となるＩＣチップ１０１の表面と対面するように、支持基板となるＩＣチップ１０１上に搭載されていることが記載されているといえる。
　　
　また、引用例１には、別のＩＣチップ５１１にはパッド５１２と表面保護膜５１３が形成されており、パッド５１２は別のＩＣチップ５１１の内部集積回路と電気的に接続されており、表面保護膜５１３は，集積回路の表面保護のためのものであり，別のＩＣチップ５１１表面を覆い，パッド５１２上に開口部を有し、さらに，パッド５１２に接続し表面保護膜５１３の外側に電極接続材料５１８が形成されており、電極接続材料５１８としては，例えばバンプ電極や印刷などで形成される導電性樹脂などを用いることができ、支持基板となるＩＣチップ１０１のパッド１０２に接続している導体５０５は，第１の実施の形態の導体１０５に比べ延長されて形成され，電極接続材料５１８と電気的に接続されていること（摘記1-9；段落【0055】）、及び、導体５０５と電極接続材料５１８が接続されたことにより，支持基板となるＩＣチップ１０１と別のＩＣチップ５１１がパッケージ内部で電気的に接続され、支持基板となるＩＣチップ１０１以外の内蔵されるチップ間も，支持基板となるＩＣチップの表面に形成される導体を介して電気的に接続されること（摘記1-9；段落【0056】）が記載されている。
　また、引用例１、特に図５には、支持基板となるＩＣチップ１０１と別のＩＣチップ５１１との間に樹脂１３０及び表面保護膜５１３,１０３及び１０４が存在することが示され（摘記1-9、図５）、そして、表面保護膜１０３，１０４上に、導体５０５が形成されることが示されている（摘記1-9、図５）。
　したがって、これらの記載からすると、引用例１には、支持基板となるＩＣチップ１０１のパッド１０２と別のＩＣチップ５１１のパッド５１２とが電気的に接続されていること、これらＩＣチップの間に設けられた表面保護膜を介して支持基板となるＩＣチップ１０１上に形成された導体が記載されているといえる。
　　
　また、引用例１には、導体５０５が、支持基板となるＩＣチップ１０１の別のＩＣチップ５１１に覆われていない領域まで延在していること、及び別のＩＣチップ５１１の外側に配設された柱状の導体１０６（摘記1-9、図５）が記載されている。
　したがって、これらの記載からすると、引用例１には、導体５０５の別のＩＣチップ５１１にて覆われていない領域まで延在した部分に位置した柱状の導体１０６が記載されているといえる。
　　
　以上のことからすると、引用例１には、
「表面に集積回路が形成された支持基板となるＩＣチップと前記支持基板となるＩＣチップよりもサイズが小さい別のＩＣチップを含む半導体装置において、
前記別のＩＣチップは、前記別のＩＣチップの表面が前記支持基板となるＩＣチップの表面と対面するように、前記支持基板となるＩＣチップ上に搭載されており、
前記支持基板となるＩＣチップのパッドと前記別のＩＣチップのパッドとを電気的に接続し、これらの半導体チップの間に設けられた表面保護膜を介して前記支持基板となるＩＣチップ上に形成された導体と、
前記導体の前記別のＩＣチップにて覆われていない領域まで延在した部分に位置する柱状電極と、
を有することを特徴とする半導体装置。」
が記載されているといえる。（以下、これを「引用発明」という。）
　　
　本願発明７と、引用発明とを対比すると、引用発明の「支持基板となるＩＣチップ」は、本願発明７の「第１の半導体チップ」に相当し、引用発明の「別のＩＣチップ」は、本願発明７の「第２の半導体チップ」に相当し、引用発明の「パッド」は、本願発明７の「パッド電極」に相当し、引用発明の「表面保護膜」は、本願発明７の「絶縁層」に相当し、また、引用発明の上記「導体」は、本願発明７の「配線」に相当する。
　したがって、両者は、
「表面に集積回路が形成された第１の半導体チップと前記第１の半導体チップよりもサイズが小さい第２の半導体チップを含む半導体装置において、
前記第２の半導体チップは、前記第２の半導体チップの表面が前記第１の半導体チップの表面と対面するように、前記第１の半導体チップ上に搭載されており、
前記第１の半導体チップのパッド電極と前記第２の半導体チップのパッド電極とを電気的に接続し、これらの半導体チップの間に設けられた絶縁層を介して前記第１の半導体チップ上に形成された配線と、
前記配線の前記第２の半導体チップにて覆われていない領域まで延在した部分に位置する柱状電極と、
を有することを特徴とする半導体装置。」の点で一致し、そして、
（イ）本願発明７では、柱状電極の配設状態について、「前記配線上に配設された」と特定されているのに対して、引用発明では柱状電極の配設状態が明らかでない点、で相違する。
　　
　そこで、この相違点（イ）について、以下検討する。
　引用例１の図５（第１３頁）の記載では、柱状電極（柱状の導体１０６）と配線（導体５０５）との配設関係が必ずしも明らかでない。これについて検討すると、引用例１には、「略同一の機能および構成を有する構成要素については，同一符号を付す」（摘記1-5；段落【0020】）とした上で、「第１の実施の態様」の場合につき、導体１０５，１０６によりパッド１０２からパッケージの外部端子へ電気的に接続でき，接続材料１０７により，パッケージを外部基板に接続できる。すなわち，一連の接続されたパッド１０２，導体１０５，１０６，接続材料１０７により，ＩＣチップ１０１の内部集積回路と外部基板とを電気的に接続できること（摘記1-5；段落【0023】）が記載されて、柱状電極（導体１０６）と、配線に相当する導体１０５とが電気的に接続されることが説明されている。
　してみれば、引用発明における柱状電極について、これを配線上に配設して電気的に接続させ、相違点（イ）のとおりに構成することは、当業者が容易に想到できたことと認められる。
　そして、本願の明細書及び図面の記載を見ても、上記相違点（イ）のとおり構成したことにより、当業者が予期し得ない格別の効果が奏されたものと認めることはできない。
　以上のとおりであるから、本願発明７は、引用例１に記載された発明に基いて当業者が容易に発明をすることができた発明であり、よって、特許法第２９条第２項の規定により特許を受けることができない。
　　
Ｖ．むすび
　以上のとおり、本願の請求項７に係る発明は、特許法第２９条第２項の規定により特許を受けることができないものであり、したがって、他の請求項に係る発明について検討するまでもなく、本願は拒絶すべきものである。
　よって、結論のとおり審決する。