(57)【要約】【課題】メモリセルが３次元的に積層された不揮発性半導体記憶装置で、メモリセルの投影面積を小さくすることができ、従来の平面型のフローティングゲート構造と類似の構造の不揮発性半導体記憶装置を提供する。【解決手段】実施形態によれば、不揮発性半導体記憶装置は、シート状のチャネル半導体膜１１１の高さ方向に複数のメモリセルＭＣを有するメモリストリングが基板上にほぼ垂直に配置される。フローティングゲート電極膜１０９は、第２の方向に延在し、トンネル誘電体膜１１０を介してチャネル半導体膜１１１の第１の主面上に形成される。制御ゲート電極膜１０３は、第１の方向に延在する共通接続部１０３１と、共通接続部１０３１から第２の方向に突出し、フローティングゲート電極膜１０９の上部または下部に電極間絶縁膜１０８を介してメモリセルＭＣごとに設けられる電極構成部１０３２と、を有する。【選択図】図２
2012227326.tif 000002
【特許請求の範囲】
【請求項１】
シート状の半導体膜の第１の主面にトンネル誘電体膜、フローティングゲート電極膜、電極間絶縁膜および制御ゲート電極膜を備えるメモリセルを前記半導体膜の高さ方向に複数有するメモリストリングが、基板上に略垂直にマトリックス状に配置され、第１の方向に配置される前記メモリストリングの同じ高さの前記メモリセルの前記制御ゲート電極膜同士が接続される不揮発性半導体記憶装置であって、
前記フローティングゲート電極膜は、前記第１の方向と直交する第２の方向に延在する形状を有し、前記トンネル誘電体膜を介して前記シート状の半導体膜の前記第１の主面上に形成され、
前記制御ゲート電極膜は、前記第１の方向に延在する共通接続部と、前記共通接続部から前記第２の方向に突出し、前記フローティングゲート電極膜の上部または下部に前記電極間絶縁膜を介して前記メモリセルごとに設けられる電極構成部と、を有し、
前記メモリセルは、前記フローティングゲート電極膜が上下の前記制御ゲート電極膜の前記電極構成部に前記電極間絶縁膜を介して挟まれた構造を有することを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記シート状の半導体膜の前記第１の主面とは反対側の第２の主面上に、ゲート絶縁膜を介してバックゲート電極膜を備えることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記第１および第２の方向に隣接する前記メモリストリング間に、エアギャップを備えることを特徴とする請求項１または２に記載の不揮発性半導体記憶装置。
【請求項４】
半導体基板上に制御ゲート電極膜と犠牲膜とを交互に積層した積層膜を形成する積層膜形成工程と、
前記積層膜を一括加工して第１の方向に延在する第１トレンチを形成する第１トレンチ形成工程と、
前記第１トレンチから前記犠牲膜を所定量リセスして、前記第１の方向に直交する第２の方向に所定の間隔で前記犠牲膜が配置されるように上下に隣接する前記制御ゲート電極膜間に空隙を形成するリセス工程と、
前記空隙を構成する面を電極間絶縁膜で被覆する電極間絶縁膜形成工程と、
前記電極間絶縁膜で被覆された前記空隙内にフローティングゲート電極膜を埋め込むフローティングゲート電極膜形成工程と、
前記空隙内にフローティングゲート電極膜を埋め込んだ後、前記第１トレンチの内面を覆うようにトンネル誘電体膜を形成するトンネル誘電体膜形成工程と、
前記トンネル誘電体膜で被覆された前記第１トレンチ内にチャネルとなる半導体膜を形成する半導体膜形成工程と、
前記第２の方向に隣接する前記犠牲膜の間の領域で、第１の方向に隣接するメモリセル間で前記フローティングゲート電極が分離されるように、前記半導体膜、前記トンネル誘電体膜、前記フローティングゲート電極膜、前記電極間絶縁膜および前記制御ゲート電極膜を一括加工して、前記第１の方向に所定の間隔で第２トレンチを形成する第２トレンチ形成工程と、
を含むことを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項５】
前記半導体膜形成工程では、前記第１トレンチで分離された前記積層膜の上面と、前記第１トレンチの側面および底面を被覆するように前記半導体膜を形成し、
前記積層膜の上面に形成された前記半導体膜に所定の導電型の不純物を導入して不純物拡散層を形成する不純物拡散層形成工程をさらに含むことを特徴とする請求項４に記載の不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、不揮発性半導体記憶装置とその製造方法に関する。
【背景技術】
【０００２】
ＮＡＮＤ型フラッシュメモリの分野では、ビット密度向上によるコストダウンのために急激な素子サイズの微細化が進んだ結果、セルサイズは物理限界に達しかけている。そのため、さらに高いビット密度を達成する手段としてメモリセルを３次元的に積層した積層不揮発性メモリが注目されている。積層不揮発性メモリとして、ＭＯＮＯＳ（Metal-Oxide-Nitride-Oxide-Semiconductor）型のものや、フローティングゲートをドーナツ形状としたフローティングゲート型のものが提案されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００８−１９２７０８号公報
【非特許文献】
【０００４】
【非特許文献１】SungJin  Whang  et  al.,  "“Novel  3-Dimensional  Dual  Control-Gate  with  Surrounding  Floating-Gate  (DC-SF)  NAND  Flash  Cell  for  1Tb  File  Storage  Application”,  2010,  International  Electron  Device  Meeting  IEDM2010  Proceeding,  pp.668-671
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、ＭＯＮＯＳ型の積層不揮発性メモリは、メモリ動作の信頼性が低く、また、フローティングゲート構造で普遍的に利用されているＭＬＣ（Multi-Level-Cell：一つのメモリセルに２ビット分の情報を記憶）やＴＬＣ（Triple-Level-Cell：一つのメモリセルに３ビット分の情報を記憶）のような多値動作を実現するのは難しいという問題点があった。
【０００６】
また、フローティングゲート電極膜がドーナツ形状の積層不揮発性メモリでは、メモリセルの投影面積（平面型のフローティングゲート構造におけるセル面積に対応）が大きく、そして従来広く用いられてきた平面型のフローティングゲート型の不揮発性メモリと構造やプロセスが大きく異なっている。そのため、従来の平面型のフローティングゲート型の不揮発性メモリの積層不揮発性メモリへの置き換えの障害になるという問題点があった。
【０００７】
本発明の一つの実施形態は、メモリセルが３次元的に積層された不揮発性半導体記憶装置で、メモリセルの投影面積を小さくすることができ、従来の平面型のフローティングゲート型と類似した構造の不揮発性半導体記憶装置を提供することを目的とする。また、本発明の一つの実施形態は、メモリセルが３次元的に積層された不揮発性半導体記憶装置を工程数の増大を抑制しながら製造することができる不揮発性半導体記憶装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明の一つの実施形態によれば、不揮発性半導体記憶装置は、シート状の半導体膜の高さ方向に複数のメモリセルを有するメモリストリングが基板上にほぼ垂直にマトリックス状に配置される。前記メモリセルは、前記シート状の半導体膜の第１の主面にトンネル誘電体膜、フローティングゲート電極膜、電極間絶縁膜および制御ゲート電極膜を備える。また、第１の方向に配置される前記メモリストリングの同じ高さの前記メモリセルの前記制御ゲート電極膜同士は接続される。前記フローティングゲート電極膜は、前記第１の方向と直交する第２の方向に延在する形状を有し、前記トンネル誘電体膜を介して前記シート状の半導体膜の前記第１の主面上に形成される。前記制御ゲート電極膜は、前記第１の方向に延在する共通接続部と、前記共通接続部から前記第２の方向に突出し、前記フローティングゲート電極膜の上部または下部に前記電極間絶縁膜を介して前記メモリセルごとに設けられる電極構成部と、を有する。前記メモリセルは、前記フローティングゲート電極膜が上下の前記制御ゲート電極膜の前記電極構成部に前記電極間絶縁膜を介して挟まれた構造を有する。
【図面の簡単な説明】
【０００９】
【図１】図１は、第１の実施形態による不揮発性半導体記憶装置の構造の一例を模式的に示す斜視図である。
【図２】図２は、第１の実施形態による不揮発性半導体記憶装置の構成の一例を模式的に示す断面図である。
【図３−１】図３−１は、第１の実施形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である（その１）。
【図３−２】図３−２は、第１の実施形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である（その２）。
【図３−３】図３−３は、第１の実施形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である（その３）。
【図３−４】図３−４は、第１の実施形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である（その４）。
【図３−５】図３−５は、第１の実施形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である（その５）。
【図３−６】図３−６は、第１の実施形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である（その６）。
【図３−７】図３−７は、第１の実施形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である（その７）。
【図３−８】図３−８は、第１の実施形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である（その８）。
【図４】図４は、第１の実施形態による不揮発性半導体記憶装置の構造の他の例を模式的に示す斜視図である。
【図５−１】図５−１は、第２の実施形態による不揮発性半導体記憶装置の構成の一例を模式的に示す断面図である（その１）。
【図５−２】図５−２は、第２の実施形態による不揮発性半導体記憶装置の構成の一例を模式的に示す断面図である（その２）。
【図６−１】図６−１は、第２の実施形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である（その１）。
【図６−２】図６−２は、第２の実施形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である（その２）。
【図６−３】図６−３は、第２の実施形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である（その３）。
【図６−４】図６−４は、第２の実施形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である（その４）。
【図６−５】図６−５は、第２の実施形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である（その５）。
【図６−６】図６−６は、第２の実施形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である（その６）。
【図６−７】図６−７は、第２の実施形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である（その７）。
【図６−８】図６−８は、第２の実施形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である（その８）。
【図６−９】図６−９は、第２の実施形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である（その９）。
【図７】図７は、第１および第２の実施形態による不揮発性半導体記憶装置のスケーリングシナリオを示す図である。
【発明を実施するための形態】
【００１０】
以下に添付図面を参照して、実施形態にかかる不揮発性半導体記憶装置とその製造方法を詳細に説明する。なお、これらの実施形態により本発明が限定されるものではない。また、以下の実施形態で用いられる不揮発性半導体記憶装置の断面図は模式的なものであり、層の厚みと幅との関係や各層の厚みの比率などは現実のものとは異なる場合がある。さらに、以下で示す膜厚は一例であり、これに限定されるものではない。
【００１１】
（第１の実施形態）
図１は、第１の実施形態による不揮発性半導体記憶装置の構造の一例を模式的に示す斜視図である。また、図２は、第１の実施形態による不揮発性半導体記憶装置の構成の一例を模式的に示す断面図であり、（ａ）は、フローティングゲート電極膜の形成位置での基板面に平行な方向における断面図であり、（ｂ）は、制御ゲート電極膜の形成位置での基板面に平行な方向における断面図であり、（ｃ）は（ａ）、（ｂ）のＡ−Ａ断面図であり、（ｄ）は（ａ）、（ｂ）のＢ−Ｂ断面図である。なお、図２において、（ａ）は（ｃ）、（ｄ）のＣ−Ｃ断面図に相当し、（ｂ）は（ｃ）、（ｄ）のＤ−Ｄ断面図に相当している。また、図１では、絶縁膜の図示を省略している。
【００１２】
不揮発性半導体記憶装置は、シート状のチャネル半導体膜１１１の一の主面に複数直列に形成されたメモリセルトランジスタ（以下、単にメモリセルという）ＭＣを含む第１メモリセル列ＭＲ１と、他方のシート状のチャネル半導体膜１１１の第１メモリセル列ＭＲ１とは反対側の主面に複数直列に形成されたメモリセルＭＣを含む第２メモリセル列ＭＲ２とが、一方の端部（半導体基板１０１側）で接続されてなるＵ字形状のＮＡＮＤストリングＮＳが、半導体基板１０１上に層間絶縁膜１０２を介して略垂直にマトリックス状に配置された構成を有する。また、第１の方向に配列するメモリセル列ＭＲ１，ＭＲ２の同じ高さのメモリセルＭＣ同士は、第１の方向に延在する制御ゲート電極膜１０３（ワード線）によって接続されている。
【００１３】
メモリセルＭＣは、フローティングゲート型の構造を有する。メモリセルＭＣは、第１の方向（ワード線方向）と直交する第２の方向（ビット線方向）に延在するフローティングゲート電極膜１０９と、フローティングゲート電極膜１０９の上下に設けられる一対の制御ゲート電極膜１０３と、を有する。具体的には、絶縁性の犠牲膜１０４を介して所定の間隔で制御ゲート電極膜１０３が積層され、上下の制御ゲート電極膜１０３の間に電極間絶縁膜１０８を介してフローティングゲート電極膜１０９が埋め込まれた構造を有する。フローティングゲート電極膜１０９は、チャネル半導体膜１１１上にトンネル誘電体膜１１０を介して形成される。制御ゲート電極膜１０３は、第１の方向に延在する共通接続部１０３１と、共通接続部１０３１から第２の方向に突出し、フローティングゲート電極膜１０９の上部または下部に電極間絶縁膜１０８を介して設けられる電極構成部１０３２と、を有する。このような構造のメモリセルＭＣがチャネル半導体膜１１１の高さ方向に所定の間隔で複数直列に接続され、隣接するメモリセルＭＣ間で制御ゲート電極膜１０３の電極構成部１０３２を共有してメモリセル列ＭＲ１，ＭＲ２が形成される。
【００１４】
１つのＮＡＮＤストリングＮＳを構成する２つのメモリセル列ＭＲ１，ＭＲ２は、フローティングゲート電極膜１０９および制御ゲート電極膜１０３が形成されていない側の主面が向かい合うように配置される。Ｕ字形状のチャネル半導体膜１１１を構成する２つのシート状のチャネル半導体膜間には、ゲート絶縁膜１１２を介してバックゲート電極膜１１３が設けられている。
【００１５】
また、第２の方向に隣接する２つのＮＡＮＤストリングＮＳの向かい合って配置される側のメモリセル列ＭＲ１，ＭＲ２の同じ高さのメモリセルＭＣを構成する各制御ゲート電極膜１０３は、互いに共有されワード線を構成している。すなわち、制御ゲート電極膜１０３は、その第１の方向に延在する共通接続部１０３１を挟んで第２の方向の両側に存在するメモリセル列ＭＲ１，ＭＲ２の同じ高さのチャネル半導体膜１１１に向かって電極構成部１０３２が共通接続部１０３１から突出して形成される構造となっている。
【００１６】
ＮＡＮＤストリングＮＳの両端には選択トランジスタＳＴが設けられている。選択トランジスタＳＴは、チャネル半導体膜１１１上にトンネル誘電体膜１１０と電極間絶縁膜１０８とを介して選択ゲート電極膜１０６を有する。たとえば、ＮＡＮＤストリングＮＳを構成する一方のメモリセル列ＭＲ１の上端にはソース側選択トランジスタＳＴが配置され、他方のメモリセル列ＭＲ２の上端にはドレイン側選択トランジスタＳＴが配置される。選択ゲート電極膜１０６も制御ゲート電極膜１０３と同様に、第１の方向に延在する共通接続部１０３１と、共通接続部１０３１からチャネル半導体膜１１１に向かって第２の方向に突出して設けられる電極構成部１０３２と、を有する。また、第２の方向に隣接する２つのＮＡＮＤストリングＮＳの向かい合って配置される側のメモリセル列ＭＲ１，ＭＲ２の選択トランジスタＳＴを構成する各選択ゲート電極膜１０６は、互いに共有され選択ゲート線を構成している。
【００１７】
第１の方向に隣接するＵ字形状のＮＡＮＤストリングＮＳ間は、埋込絶縁膜１１６によって分離される。また、第２の方向に隣接するＮＡＮＤストリングＮＳの各メモリセルＭＣのフローティングゲート電極膜１０９間は、共有される制御ゲート電極膜１０３を支持する犠牲膜１０４によって分離されている。
【００１８】
犠牲膜１０４を介して所定の間隔で積層された制御ゲート電極膜１０３と、上下の制御ゲート電極膜１０３間に電極間絶縁膜１０８を介して埋め込まれたフローティングゲート電極膜１０９と、が複数積層され、その上に犠牲膜１０５および電極間絶縁膜１０８と、選択ゲート電極膜１０６とハードマスク膜１０７とが積層された積層構造が第２の方向に所定の間隔で形成され、隣接する積層構造間にチャネル半導体膜１１１がトンネル誘電体膜１１０を介してＵ字型に形成される。チャネル半導体膜１１１の端部は、積層構造上に乗り上げており、乗り上げた部分にソース／ドレイン領域となる不純物拡散層１１５が形成される。また、第２の方向に隣接するＮＡＮＤストリングＮＳのチャネル半導体膜１１１は、分離溝１５３によってソース側選択トランジスタＳＴの上方に乗り上げた部分で分離される。
【００１９】
上記したように、Ｕ字型のチャネル半導体膜１１１を構成する２つのシート状のチャネル半導体膜間にはゲート絶縁膜１１２を介してバックゲート電極膜１１３が埋め込まれており、その上および積層構造上には平坦化膜１１４が形成される。そして、平坦化膜１１４上には埋込絶縁膜１１６が形成される。
【００２０】
Ｕ字型のチャネル半導体膜１１１の一方の端部に形成された不純物拡散層１１５はソース領域である。図１に示されるように、ソース領域は、平坦化膜１１４や埋込絶縁膜１１６などに設けられたソース線コンタクトＳＣを介して第１の方向に延在するソース線ＳＬと接続される。また、Ｕ字型のチャネル半導体膜１１１の他方の端部に形成された不純物拡散層１１５はドレイン領域である。図１に示されるように、ドレイン領域は、平坦化膜１１４や埋込絶縁膜１１６などに設けられたビット線コンタクトＢＣを介して第２の方向に延在するビット線ＢＬと接続される。
【００２１】
なお、図１と図２では、２本のシート状のチャネル半導体膜１１１が下端で接続されたＵ字形状を有する場合を示しているが、これに限定されるものではない。たとえば、シート状のチャネル半導体膜１１１が半導体基板１０１に略垂直にマトリックス状に配置されるものでもよい。この場合には、シート状のチャネル半導体膜１１１の下端は、半導体基板１０１に接続され、シート状のチャネル半導体膜１１１の下端と上端に選択トランジスタＳＴが設けられ、これら２つの選択トランジスタＳＴ間にメモリセルＭＣが設けられる構造となる。
【００２２】
ここで、半導体基板１０１およびチャネル半導体膜１１１の材料は、たとえばＳｉ，Ｇｅ，ＳｉＧｅ，ＳｉＳｎ，ＰｂＳ，ＧａＡｓ，ＩｎＰ，ＧａＰ，ＧａＮ，ＺｎＳｅまたはＩｎＧａＡｓＰなどの中から選択することができる。Ｕ字形状のチャネル半導体膜１１１は、単結晶半導体で構成されてもよいし、多結晶半導体から構成されてもよい。
【００２３】
トンネル誘電体膜１１０として、シリコン酸化膜などを用いることができ、フローティングゲート電極膜１０９として、アモルファスシリコン膜や多結晶シリコン膜などを用いることができ、電極間絶縁膜１０８として、シリコン酸化膜などを用いることができる。また、制御ゲート電極膜１０３と選択ゲート電極膜１０６として、Ｗ，ＴａＮ，ＷＮ，ＴｉＡｌＮ，ＴｉＮ，ＷＳｉ，ＣｏＳｉ，ＮｉＳｉ，ＰｒＳｉ，ＮｉＰｔＳｉ，ＰｔＳｉ，Ｐｔ，Ｒｕなどの金属膜やＲｕＯ2，Ｂドープ多結晶シリコン膜、Ｐドープ多結晶シリコン膜、またはシリサイド膜などを用いることができる。
【００２４】
また、図の例では、チャネル半導体膜１１１の高さ方向に７層のメモリセルＭＣが積層され、その上に選択トランジスタＳＴが配置される構造となっているが、メモリセルＭＣの積層数はこれに限定されるものではなく、複数層のメモリセルＭＣが積層され、その端部に選択トランジスタＳＴが配置されるものであればよい。選択トランジスタＳＴの直下に配置されるメモリセルＭＣは、選択トランジスタＳＴによる強い電界の影響によって劣化する虞があるため、メモリセルＭＣとして用いずにダミーのメモリセルとされることもある。また、最下層のメモリセルＭＣもダミーのメモリセルとされることもある。
【００２５】
このような構造の不揮発性半導体記憶装置での任意のフローティングゲート電極膜１０９への書き込みは、該フローティングゲート電極膜１０９を上下から挟む２本の制御ゲート電極膜１０３にプログラム電圧Ｖpgmを印加することで行う。また、消去動作は、バックゲート電極膜１１３に消去電圧Ｖersを印加することで行う。各メモリセルＭＣはソース／ドレイン構造を有さないInversion型またはDepletion型のトランジスタである。ソース／ドレイン構造を有さないトランジスタは、通常、チャネルに電子が存在しないので、非選択セルにＶpassが印加されてもプログラムディスターブやリードディスターブによる誤動作が起こり難い。
【００２６】
つぎに、このような構造の不揮発性半導体記憶装置の製造方法について説明する。図３−１〜図３−８は、第１の実施形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である。これらの図において、（ａ）は、フローティングゲート電極膜の形成位置での基板面に平行な方向の断面図であり、（ｂ）は、制御ゲート電極膜の形成位置での基板面に平行な方向の断面図であり、（ｃ）は、（ａ）と（ｂ）のＥ−Ｅ断面図である。なお、（ａ）は（ｃ）のＦ−Ｆ断面図に相当し、（ｂ）は（ｃ）のＧ−Ｇ断面図に相当している。
【００２７】
まず、図３−１に示されるように、半導体基板１０１上に不揮発性半導体記憶装置の図示しない周辺回路を形成する。ついで、半導体基板１０１の全面に、層間絶縁膜１０２を形成する。層間絶縁膜１０２としては、たとえばプラズマＣＶＤ（Chemical  Vapor  Deposition）法によって形成した厚さ３０ｎｍのシリコン酸化膜を用いることができる。
【００２８】
その後、層間絶縁膜１０２上に、メモリセルを構成する制御ゲート電極膜１０３と犠牲膜１０４とを交互に複数層積層し、最上層は制御ゲート電極膜１０３で終わるようにする。ここでは、制御ゲート電極膜１０３を８層、犠牲膜１０４を７層積層させる。制御ゲート電極膜１０３としては、たとえばプラズマＣＶＤ法によって形成した厚さ２０ｎｍのＷＳｉ膜を用いることができ、犠牲膜１０４としては、たとえばプラズマＣＶＤ法によって形成した厚さ４４ｎｍのシリコン酸化膜を用いることができる。犠牲膜１０４は、高さ方向に隣接する制御ゲート電極膜１０３間の絶縁膜になるとともに、フローティングゲート電極膜形成用の犠牲膜となる。
【００２９】
また、最上層の制御ゲート電極膜１０３上に犠牲膜１０５と選択ゲート電極膜１０６とを形成する。犠牲膜１０５は、制御ゲート電極膜１０３と選択ゲート電極膜１０６との間の絶縁膜となる。犠牲膜１０５として、たとえばプラズマＣＶＤ法によって形成した厚さ２０ｎｍのシリコン酸化膜を用いることができ、選択ゲート電極膜１０６として、たとえばプラズマＣＶＤ法によって形成した厚さ４０ｎｍのＷＳｉ膜を用いることができる。
【００３０】
さらに、選択ゲート電極膜１０６上にハードマスク膜１０７を形成する。ハードマスク膜１０７は、後の工程で選択ゲート電極膜１０６から最下層の制御ゲート電極膜１０３までをエッチングで加工する際のマスクとなる。ハードマスク膜１０７として、たとえばプラズマＣＶＤ法によって形成した厚さ２０ｎｍのシリコン窒化膜を用いることができる。
【００３１】
なお、層間絶縁膜１０２からハードマスク膜１０７までの積層膜を形成する方法として、プラズマＣＶＤ法のほかにも、ＳＡＣＶＤ（Sub-Atmospheric  CVD）法、ＬＰＣＶＤ（Low  Pressure  CVD）法、スパッタ法、Spin-On  Dielectric（ＳＯＤ）などの技術を適宜組み合わせて用いることも可能である。
【００３２】
ついで、図３−２に示されるように、半導体基板１０１上の全面に図示しないマスク膜を形成し、リソグラフィ技術と反応性イオンエッチング技術（以下、ＲＩＥ（Reactive  Ion  Etching）法という）によって、制御ゲート電極膜１０３、犠牲膜１０４，１０５、選択ゲート電極膜１０６およびハードマスク膜１０７からなる積層膜を一括加工して、層間絶縁膜１０２まで連通し、第１の方向に延在する分離溝１５１を形成する。この分離溝１５１は、後に形成されるフローティングゲート電極膜となる領域を分割するものであり、第２の方向に所定の間隔で形成される。ここで、マスク膜としては、ＣＶＤカーボン膜を用いることができる。分離溝１５１の形成後、マスク膜を除去する。
【００３３】
その後、図３−３に示されるように、分離溝１５１によって形成された制御ゲート電極膜１０３と選択ゲート電極膜１０６の端部から、等方性エッチングによって犠牲膜１０４，１０５を所定量リセスし、フローティングゲート電極膜を埋め込むための空隙１５２と、最上層の制御ゲート電極膜１０３と選択ゲート電極膜１０６との間に電極間絶縁膜を埋め込むための空隙１５２ａとを形成する。等方性エッチングとしては、たとえばバッファード弗酸を用いるウエットエッチングや、ＮＦ3／ＮＨ3混合ガスのダウンフロープラズマを用いるドライエッチングなどを用いることができる。これによって、分離溝１５１で区切られた制御ゲート電極膜１０３と選択ゲート電極膜１０６の第２の方向の中央付近に犠牲膜１０４，１０５が残り、制御ゲート電極膜１０３と選択ゲート電極膜１０６とを支持する構造となる。
【００３４】
ついで、図３−４に示されるように、半導体基板１０１上の全面に電極間絶縁膜１０８を形成する。電極間絶縁膜１０８は、犠牲膜１０４，１０５によって支持される制御ゲート電極膜１０３および選択ゲート電極膜１０６とハードマスク膜１０７との積層膜をコンフォーマルに覆うように形成される。さらに、フローティングゲート電極膜１０９を半導体基板１０１上の全面に形成する。電極間絶縁膜１０８として、たとえばＡＬＤ（Atomic  Layer  Deposition）法によって形成された厚さ１２ｎｍのＯＮＯ膜（ＳｉＯ−ＳｉＮ−ＳｉＯ積層膜）を用いることができる。また、フローティングゲート電極膜１０９として、たとえばＬＰＣＶＤ法によって形成された厚さ１５ｎｍのＰドープ非晶質シリコン膜を用いることができ、このときのＰ濃度は１×１０20〜５×１０20ｃｍ-3に設定することができる。その後、ドライエッチングによって、フローティングゲート電極膜１０９を空隙１５２内にのみ残存させるようにリセスを行う。このエッチングガスとして、たとえば塩素ガスを用いることができる。
【００３５】
このとき、選択ゲート電極膜１０６と最上層の制御ゲート電極膜１０３との間の犠牲膜１０５は犠牲膜１０４に比べて膜厚が薄いので、選択ゲート電極膜１０６と最上層の制御ゲート電極膜１０３との間は電極間絶縁膜１０８によって完全に埋め込まれる。その結果、選択ゲート電極膜１０６と最上層の制御ゲート電極膜１０３との間の空隙１５２ａにはフローティングゲート電極膜１０９は形成されない。
【００３６】
その後、図３−５に示されるように、半導体基板１０１上の全面に、トンネル誘電体膜１１０とチャネル半導体膜１１１とを形成する。これによって、ハードマスク膜１０７の上部と、分離溝１５１の側壁および底部を被覆するようにトンネル誘電体膜１１０とチャネル半導体膜１１１とが形成される。トンネル誘電体膜１１０としては、たとえばＡＬＤ法によって形成された厚さ８ｎｍのシリコン酸化膜を用いることができ、チャネル半導体膜１１１としては、たとえばＡＬＤ法によって形成された厚さ１５ｎｍのＢドープ非晶質シリコン膜を用いることができ、このときのＢ濃度は１×１０17〜１×１０18ｃｍ-3である。これによって、チャネル半導体膜１１１の分離溝１５１内における断面形状がＵ字形状となる。
【００３７】
ついで、半導体基板１０１上の全面に、バックゲート電極膜１１３のゲート絶縁膜１１２を形成する。ゲート絶縁膜１１２として、たとえばＡＬＤ法によって形成された厚さ１５ｎｍのシリコン酸化膜を用いることができる。このゲート絶縁膜１１２も分離溝１５１内で断面がＵ字形状となるように形成される。さらに、半導体基板１０１上の全面にバックゲート電極膜１１３を形成し、ドライエッチングによって一括加工された積層膜の上部に形成されたバックゲート電極膜１１３をリセスする。バックゲート電極膜１１３として、たとえばＡＬＤ法によって形成された厚さ１５ｎｍのＰドープ非晶質シリコン膜を用いることができ、このときのＰ濃度は１×１０20〜５×１０20ｃｍ-3である。また、バックゲート電極膜１１３の除去の際に用いるエッチングガスとして、たとえば塩素ガスを用いることができる。これによって、トンネル誘電体膜１１０、チャネル半導体膜１１１およびゲート絶縁膜１１２で覆われた分離溝１５１内にバックゲート電極膜１１３が埋め込まれた状態となる。
【００３８】
ついで、図３−６に示されるように、リソグラフィ技術とＲＩＥ法によって、ハードマスク膜１０７上のゲート絶縁膜１１２とチャネル半導体膜１１１とを加工し、分離溝１５３を形成する。これによって、第２の方向に隣接するＮＡＮＤストリングＮＳ間が分割される。分離溝１５３は、たとえば犠牲膜１０４，１０５の配置位置に対応する位置に形成することができる。さらに、半導体基板１０１上の全面に平坦化膜１１４を形成し、ＣＭＰ（Chemical  Mechanical  Polishing）技術によって、平坦化膜１１４を平坦化する。平坦化膜１１４として、たとえばプラズマＣＶＤ法によって形成されるシリコン酸化膜を用いることができる。
【００３９】
その後、リソグラフィ技術とイオン注入技術によって、積層膜上（ハードマスク膜１０７上）に乗り上げたチャネル半導体膜１１１に所定の導電型の不純物を打ち込み、不純物拡散層１１５を形成する。たとえばＡｓをイオン注入して、Ｎ型のソース／ドレイン領域となる不純物拡散層１１５をチャネル半導体膜１１１に形成することができる。
【００４０】
ついで、図３−７に示されるように、半導体基板１０１上の全面に図示しないマスク膜を形成し、リソグラフィ技術とＲＩＥ法を用いて、ＮＡＮＤストリングＮＳを半導体基板１０１上にマトリックス状に配置されるように加工する。ＮＡＮＤストリングＮＳは、第２の方向に配列した犠牲膜１０４，１０５で区切られる領域内で、第１の方向に所定の間隔で配置されるように、積層膜を一括加工して層間絶縁膜１０２まで連通するトレンチ１５４を形成することによって分離される。トレンチ１５４は、第１の方向に隣接するＮＡＮＤストリングＮＳのフローティングゲート電極膜１０９間およびチャネル半導体膜１１１間を少なくとも切断することができればよい。
【００４１】
これによって、制御ゲート電極膜１０３と選択ゲート電極膜１０６とは、犠牲膜１０４，１０５と同様に第１の方向に延在する共通接続部１０３１と、共通接続部１０３１から第２の方向に突出してメモリセルＭＣごとに形成される電極構成部１０３２とを有するように加工される。電極構成部１０３２は、上下のフローティングゲート電極膜１０９間に挟まれる構造となり、共通接続部１０３１は、第１の方向に配列されるＮＡＮＤストリングＮＳの同じ高さの電極構成部１０３２間を共通接続する。
【００４２】
また、トレンチ１５４を形成することによって、各メモリセルＭＣで、フローティングゲート電極膜１０９の形成位置に対してチャネル半導体膜１１１の形成位置がずれることなく整合して形成される。これは、予めチャネル半導体膜１１１の側面にトンネル誘電体膜１１０を介してフローティングゲート電極膜１０９が接続される状態となるように形成したので、トレンチ１５４の形成時に、Ｕ字形状のチャネル半導体膜１１１をフローティングゲート電極膜１０９に対して自己整合的に形成することが可能となる。このトレンチ１５４の形成によって、フローティングゲート型のメモリセルが一括形成される。なお、マスク膜としては、ＣＶＤカーボン膜を用いることができる。トレンチ１５４の加工後に、マスク膜を除去する。
【００４３】
ついで、図３−８に示されるように、トレンチ１５４の加工時のダメージを除去するために、プラズマ酸化による後酸化を行う。その後、トレンチ１５４内を埋め込み、平坦化膜１１４よりも上面が高くなるように埋込絶縁膜１１６を形成する。埋込絶縁膜１１６として、たとえばＬＰＣＶＤ法によって形成したシリコン酸化膜を用いることができる。
【００４４】
その後、さらに図示しない層間絶縁膜を形成した後、コンタクトプラグや配線の形成を行うことになるが、これらは公知の方法によって形成することができるので、その詳細な説明を省略する。以上によって、第１の実施形態による不揮発性半導体記憶装置が得られる。
【００４５】
図４は、第１の実施形態による不揮発性半導体記憶装置の構造の他の例を模式的に示す斜視図である。この図でも絶縁膜の図示を省略している。この不揮発性半導体記憶装置は、図１の構造で、最下層の制御ゲート電極膜１０３の下に図示しない層間絶縁膜を介してさらに底部電極膜ＢｔｍＧを設けた構造となっている。このとき、Ｕ字型のチャネル半導体膜１１１は、底部電極膜ＢｔｍＧを貫通しない状態となっており、底部電極膜ＢｔｍＧは、Ｕ字型のチャネル半導体膜１１１の底部を囲むように設けられる。これによって、底部電極膜ＢｔｍＧから電界を印加することができ、チャネルの空乏層制御がより容易になる。
【００４６】
このように、第１の実施形態では、基板面に対して略垂直に直立したシート状のチャネル半導体膜１１１の側面に、トンネル誘電体膜１１０を介して第２の方向に延在するフローティングゲート電極膜１０９を設け、その上下両面から電極間絶縁膜１０８を介して制御ゲート電極膜１０３を形成したメモリセルＭＣをチャネル半導体膜１１１の高さ方向に複数直列に設けたメモリセル列を、基板上にマトリックス状に配置し、第１の方向に隣接するメモリセル列の同じ高さのメモリセルＭＣの制御ゲート電極膜１０３を共通接続するようにした。これによって、フローティングゲート電極膜１０９がドーナツ形状の積層型不揮発性半導体記憶装置に比較してメモリセルＭＣの投影面積を小さくすることができる。また、各メモリセルＭＣは、上記したように従来広く用いられてきた平面型のフローティングゲート型の不揮発性半導体記憶装置と同様の構造を有しているので、従来の平面型のフローティングゲート型の不揮発性半導体記憶装置を、より高ビット密度の積層型不揮発性半導体記憶装置へ置き換えることが容易になるとともに、既に不揮発性半導体記憶装置として実績のあるフローティングゲート型のメモリセルＭＣを積層した構造であるので、信頼性確保が容易になるという効果を有する。また、ＭＬＣ（２ｂｉｔｓ／ｃｅｌｌ）やＴＬＣ（３ｂｉｔｓ／ｃｅｌｌ）、ＱＬＣ（４ｂｉｔｓ／ｃｅｌｌ）などの多値記憶の実現が容易になるという効果も有する。
【００４７】
さらに、積層一括加工が可能な形状にすることで工程数を大きく増大させることなくメモリセルＭＣを積層して単位面積あたりのビット容量を向上させることができる。すなわち微細化を行わなくても集積度の向上が可能になるという効果を有する。
【００４８】
また、制御ゲート電極膜１０３と犠牲膜１０４とを交互に積層した積層膜を形成し、所定の間隔で第１の方向に延在する分離溝１５１を積層膜に形成した後、エッチングによって犠牲膜１０４を所定量リセスして、犠牲膜１０４間に空隙１５２を形成する。ついで、空隙１５２に電極間絶縁膜１０８をコンフォーマルに形成し、フローティングゲート電極膜１０９を空隙１５２内に埋め込む。そして、分離溝１５１をコンフォーマルに覆うようにトンネル誘電体膜１１０とチャネル半導体膜１１１とを形成した後、第１の方向にメモリセル列を分離するようにトレンチ１５４を形成した。これによって、フローティングゲート電極膜１０９、制御ゲート電極膜１０３およびチャネル半導体膜１１１を自己整合的に形成することが可能になる。
【００４９】
さらに、通常のＮＡＮＤ型フラッシュメモリとは異なり、第１の実施形態による不揮発性半導体記憶装置は、チャネル半導体膜１１１が半導体基板１０１からフローティング状態にあるため、消去を行いにくいが、シート状のチャネル半導体膜１１１のメモリセルＭＣ形成面とは反対側の面にゲート絶縁膜１１２を介して形成したバックゲート電極膜１１３を用いることで消去特性を改善することができる。
【００５０】
また、半導体基板１０１に垂直な部分と、ハードマスク膜１０７上に乗り上げた半導体基板１０１に平行な部分と、を有するようにチャネル半導体膜１１１を形成し、基板面に平行な部分に不純物拡散層１１５を形成したので、基板面に垂直な部分に不純物拡散層１１５を形成する場合に比して、不純物拡散層１１５の形成が容易になるという効果も有する。
【００５１】
（第２の実施形態）
第１の実施形態では、第２の方向（ビット線の延在方向）に隣接するＮＡＮＤストリング間で制御ゲート電極膜を共有し、第１の方向（ワード線の延在方向）に隣接するＮＡＮＤストリング間には埋込絶縁膜が形成されている構造を示した。第２の実施形態では、第１の方向および第２の方向に隣接するＮＡＮＤストリング間にエアギャップを有する構造の不揮発性半導体記憶装置について説明する。また、第１の実施形態では、犠牲膜と制御ゲート電極膜および選択ゲート電極膜とを異なる材料で構成して不揮発性半導体記憶装置を製造する場合を例に挙げて説明したが、第２の実施形態では、犠牲膜と制御ゲート電極膜および選択ゲート電極膜とを同じ材料で構成して不揮発性半導体記憶装置を製造する場合を例に挙げて説明する。
【００５２】
図５−１〜図５−２は、第２の実施形態による不揮発性半導体記憶装置の構成の一例を模式的に示す断面図であり、図５−１（ａ）は、フローティングゲート電極膜の形成位置での基板面に平行な方向における断面図であり、図５−１（ｂ）は、制御ゲート電極膜の形成位置での基板面に平行な方向における断面図であり、図５−２（ａ）は図５−１（ａ）、（ｂ）のＨ−Ｈ断面図であり、図５−２（ｂ）は図５−１（ａ）、（ｂ）のＩ−Ｉ断面図である。なお、図５−１（ａ）は図５−２（ａ）、（ｂ）のＪ−Ｊ断面図に相当し、図５−１（ｂ）は図５−２（ａ）、（ｂ）のＫ−Ｋ断面図に相当している。
【００５３】
基本的な構造は、第１の実施形態で示した不揮発性半導体記憶装置と同様であるので、第１の実施形態と異なる部分について説明する。第１の実施形態と同様に、Ｕ字形状のＮＡＮＤストリングＮＳが、半導体基板１０１上に層間絶縁膜１０２を介して略垂直にマトリックス状に配置された構成を有する。また、第１の方向に隣接するＮＡＮＤストリングＮＳ間にはトレンチ１６３が形成され、トレンチ１６３内の側面と底面を覆うように絶縁膜１２４が形成され、第１の方向に隣接するＮＡＮＤストリングＮＳ間の上面を覆うように層間絶縁膜１２５が設けられている。これによって、第１の方向に隣接するＮＡＮＤストリングＮＳ間にはエアギャップ１６３ａが設けられる構造となる。
【００５４】
また、第２の方向に隣接するＮＡＮＤストリングＮＳ間にもトレンチ１６４が形成されるが、このトレンチ１６４は第１の方向に延在して形成される。これによって、第１の実施形態では、第２の方向に隣接するＮＡＮＤストリングＮＳの同じ高さの向かい合うメモリセルＭＣ間で共有されていた制御ゲート電極膜１０３は、第２の方向に隣接するＮＡＮＤストリングＮＳ間では共有されず、第１の方向に隣接するＮＡＮＤストリングＮＳ間のみで共有される構造となる。このトレンチ１６４内では、制御ゲート電極膜１０３が、メモリセルＭＣを構成する電極間絶縁膜１０８の第２の方向の端部に比して突出して形成されている。また、最上層の制御ゲート電極膜１０３よりも上に積層されている選択ゲート電極膜１０６、ハードマスク膜１０７、電極間絶縁膜１０８、トンネル誘電体膜１１０、不純物拡散層１１５（チャネル半導体膜１１１）、埋込絶縁膜１２３、絶縁膜１２４および層間絶縁膜１２５もメモリセルＭＣを構成する電極間絶縁膜１０８の第２の方向の端部に比して突出して形成されている。そして、トレンチ１６４内の突出している部分の側面および底面を被覆するように、そして、第２の方向に隣接するＮＡＮＤストリングＮＳ間の上面を覆うように層間絶縁膜１２６が設けられる。これによって、第２の方向に隣接するＮＡＮＤストリングＮＳ間にも、エアギャップ１６４ａが設けられる構造となる。
【００５５】
さらに、第１の実施形態では、Ｕ字形状のチャネル半導体膜１１１の２本のシート状のチャネル半導体膜１１１で挟まれる部分にはゲート絶縁膜１１２を介してバックゲート電極膜１１３が形成されていたが、第２の実施形態では、バックゲート電極膜は設けられていない。
【００５６】
なお、第１の実施形態と同一の構成要素には、同一の符号を付してその説明を省略する。また、第２の実施形態でも、チャネル半導体膜１１１がＵ字形状を有する場合について説明するが、これに限定されるものではない。たとえば、シート状のチャネル半導体膜１１１が半導体基板１０１に略垂直にマトリックス状に配置されるものでもよい。この場合には、シート状のチャネル半導体膜１１１の下端は、半導体基板１０１に接続され、シート状のチャネル半導体膜１１１の下端と上端に選択トランジスタＳＴが設けられ、これら２つの選択トランジスタＳＴ間にメモリセルＭＣが設けられる構造となる。
【００５７】
図６−１〜図６−９は、第２の実施形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である。これらの図において、（ａ）は、フローティングゲート電極膜の形成位置での基板面に平行な方向の断面図であり、（ｂ）は、制御ゲート電極膜の形成位置での基板面に平行な方向の断面図であり、（ｃ）は、（ａ）と（ｂ）のＬ−Ｌ断面図である。なお、（ａ）は（ｃ）のＭ−Ｍ断面図に相当し、（ｂ）は（ｃ）のＮ−Ｎ断面図に相当している。
【００５８】
まず、図６−１に示されるように、半導体基板１０１上に不揮発性半導体記憶装置の図示しない周辺回路を形成する。ついで、半導体基板１０１の全面に層間絶縁膜１０２を形成する。層間絶縁膜１０２としては、たとえばプラズマＣＶＤ法で形成した厚さ１００ｎｍのシリコン酸化膜を用いることができる。
【００５９】
その後、層間絶縁膜１０２上に、メモリセルを構成する制御ゲート電極膜１０３ａと犠牲膜１２１とを交互に複数積層し、最上層は制御ゲート電極膜１０３ａで終わるようにし、最上層の制御ゲート電極膜１０３ａ上に犠牲膜１２２と選択ゲート電極膜１０６ａとを形成する。このとき、制御ゲート電極膜１０３ａと犠牲膜１２１，１２２と選択ゲート電極膜１０６ａとは、同じ材料からなり、制御ゲート電極膜１０３ａとしては、たとえば厚さ２０ｎｍのＢドープ非晶質シリコン膜を用いることができ、犠牲膜１２１としては、たとえば厚さ４０ｎｍの非晶質シリコン膜を用いることができ、犠牲膜１２２としては、たとえば厚さ２０ｎｍの非晶質シリコン膜を用いることができ、選択ゲート電極膜１０６ａとしては、たとえば厚さ４０ｎｍのＢドープ非晶質シリコン膜を用いることができる。これらの制御ゲート電極膜１０３ａ、犠牲膜１２１，１２２および選択ゲート電極膜１０６ａは、プラズマＣＶＤ法またはＬＰＣＶＤ法によって一括して形成される。ここで、犠牲膜１２１は、フローティングゲート電極膜形成用の犠牲膜となる。また、犠牲膜１２２は、最上層の制御ゲート電極膜１０３ａと選択ゲート電極膜１０６ａとの間に電極間絶縁膜を形成する際の犠牲膜となる。
【００６０】
さらに、選択ゲート電極膜１０６ａ上に、ハードマスク膜１０７を形成する。ハードマスク膜１０７は、後の工程で選択ゲート電極膜１０６ａから最下層の制御ゲート電極膜１０３ａまでをエッチングで加工する際のマスクとなる。ハードマスク膜１０７として、たとえばプラズマＣＶＤ法によって形成される厚さ２０ｎｍのシリコン窒化膜を用いることができる。
【００６１】
なお、層間絶縁膜１０２からハードマスク膜１０７までの積層膜を形成する方法として、プラズマＣＶＤ法やＬＰＣＶＤ法のほかにも、ＳＡＣＶＤ法、スパッタ法、ＳＯＤなどの技術を適宜組み合わせて用いることも可能である。
【００６２】
ついで、図６−２に示されるように、半導体基板１０１上の全面に図示しないマスク膜を形成し、リソグラフィ技術とＲＩＥ法によって、制御ゲート電極膜１０３ａ、犠牲膜１２１，１２２、選択ゲート電極膜１０６ａおよびハードマスク膜１０７からなる積層膜を一括加工して、半導体チャネルを形成するための分離溝１６１を形成する。分離溝１６１は、層間絶縁膜１０２まで連通し、第１の方向に延在する。また、分離溝１６１は、第２の方向に所定の間隔で形成される。ここで、マスク膜としては、ＣＶＤカーボン膜を用いることができる。分離溝１６１を形成後、マスク膜を除去する。
【００６３】
その後、図６−３に示されるように、エッチング処理によって、犠牲膜１２１，１２２を分離溝１６１の側面から所定量リセスし、フローティングゲート電極膜を埋め込む空隙１６２と、選択トランジスタとメモリセルとを分離する空隙１６２ａとを形成する。エッチングとして、アルカリ水溶液を用いたアルカリエッチングなどを用いることができる。これによって、第２の方向に所定の間隔で形成される分離溝１６１で区切られた制御ゲート電極膜１０３ａと選択ゲート電極膜１０６ａの第２の方向の中央付近に犠牲膜１２１，１２２が残る。犠牲膜１２１，１２２は、制御ゲート電極膜１０３ａと選択ゲート電極膜１０６ａとを支持している。
【００６４】
ついで、図６−４に示されるように、半導体基板１０１上の全面に電極間絶縁膜１０８を形成する。電極間絶縁膜１０８は、空隙１６２，１６２ａが形成された積層膜の側面をコンフォーマルに覆うように形成される。電極間絶縁膜１０８として、たとえばＬＰＣＶＤ法とプラズマ窒化法などによって形成された厚さ１４ｎｍのＮＯＮＯＮ膜（ＳｉＮ−ＳｉＯ−ＳｉＮ−ＳｉＯ−ＳｉＮ積層膜）を用いることができる。
【００６５】
さらに、フローティングゲート電極膜１０９を半導体基板１０１上の全面に形成する。フローティングゲート電極膜１０９として、たとえばＬＰＣＶＤ法によって形成された厚さ１５ｎｍのＰドープ非晶質シリコン膜を用いることができ、このときのＰ濃度は１×１０20〜５×１０20ｃｍ-3に設定することができる。その後、ドライエッチングによって、フローティングゲート電極膜１０９を空隙１６２内にのみ残存させるようにリセスを行う。このときのエッチングガスとして、たとえば塩素ガスを用いることができる。
【００６６】
ここで、選択ゲート電極膜１０６ａと最上層の制御ゲート電極膜１０３ａとの間の犠牲膜１２２は犠牲膜１２１に比べて膜厚が薄いので、選択ゲート電極膜１０６ａと最上層の制御ゲート電極膜１０３ａとの間は電極間絶縁膜１０８によって完全に埋め込まれる。その結果、選択ゲート電極膜１０６ａと最上層の制御ゲート電極膜１０３ａとの間の空隙１６２ａにはフローティングゲート電極膜１０９は形成されない。
【００６７】
ついで、図６−５に示されるように、半導体基板１０１上の全面にトンネル誘電体膜１１０とチャネル半導体膜１１１とをコンフォーマルに形成する。これによって、分離溝１６１の側面と底面を被覆するように、トンネル誘電体膜１１０とチャネル半導体膜１１１とが形成される。トンネル誘電体膜１１０としては、たとえばＬＰＣＶＤ法とプラズマ窒化法によって形成された厚さ８ｎｍのシリコン酸窒化膜を用いることができる。また、チャネル半導体膜１１１としては、たとえばＡＬＤ法によって形成された厚さ１５ｎｍのＰドープ非晶質シリコン膜を用いることができ、このときのＰ濃度は１×１０17〜１×１０18ｃｍ-3である。これによって、チャネル半導体膜１１１の断面形状は、積層膜上では基板面に平行となり、分離溝１６１内ではＵ字形状となる。
【００６８】
さらに、トンネル誘電体膜１１０とチャネル半導体膜１１１とを形成した分離溝１６１内を埋めるように半導体基板１０１上に埋込絶縁膜１２３を形成する。埋込絶縁膜１２３として、たとえばＡＬＤ法によって形成した厚さ２０ｎｍのシリコン酸化膜を用いることができる。
【００６９】
その後、リソグラフィ技術とイオン注入技術によって、チャネル半導体膜１１１の積層膜上（ハードマスク膜１０７上）に乗り上げた部分に所定の導電型の不純物を打ち込み、不純物拡散層１１５を形成する。たとえばＡｓをイオン注入して、Ｎ型のソース／ドレイン領域をチャネル半導体膜１１１に形成することができる。
【００７０】
ついで、図６−６に示されるように、半導体基板１０１上の全面に図示しないマスク膜を形成し、リソグラフィ技術とＲＩＥ法を用いて、ＮＡＮＤストリングＮＳを半導体基板１０１上にマトリックス状に配置されるように加工する。ＮＡＮＤストリングＮＳは、第２の方向に配列した犠牲膜１２１，１２２で区切られる領域内で、第１の方向に所定の間隔で配置されるように、積層膜を一括加工して層間絶縁膜１０２まで連通するトレンチ１６３を形成することによって分離される。トレンチ１６３は、第１の方向に隣接するＮＡＮＤストリングＮＳのフローティングゲート電極膜１０９間およびチャネル半導体膜１１１間を少なくとも切断することができればよい。
【００７１】
これによって、制御ゲート電極膜１０３ａと選択ゲート電極膜１０６ａとは、犠牲膜１２１，１２２と同様に第１の方向に延在する共通接続部１０３１と、共通接続部１０３１から第２の方向に突出してメモリセルごとに形成される電極構成部１０３２とを有するように加工される。電極構成部１０３２は、上下のフローティングゲート電極膜１０９間に挟まれる構造となり、共通接続部１０３１は、第１の方向に配列されるＮＡＮＤストリングの同じ高さの電極構成部１０３２間を共通接続する。
【００７２】
また、トレンチ１６３を形成することで、フローティングゲート電極膜１０９の形成位置に対してチャネル半導体膜１１１の形成位置がずれることなく整合して形成される。これは、予めチャネル半導体膜１１１の側面にトンネル誘電体膜１１０を介してフローティングゲート電極膜１０９が接続される状態に形成したことによって、トレンチ１６３の形成時に、Ｕ字形状のチャネル半導体膜１１１をフローティングゲート電極膜１０９に対して自己整合的に形成することが可能となることによる。このトレンチ１６３の形成によって、フローティングゲート型のメモリセルが一括形成される。なお、マスク膜としては、ＣＶＤカーボン膜を用いることができる。トレンチ１６３の加工後に、マスク膜を除去する。
【００７３】
ついで、図６−７に示されるように、一括加工時のダメージを除去するためにプラズマ酸化により後酸化を行った後に、半導体基板１０１上の全面に段差被覆性の良好な成膜法を用いて絶縁膜１２４を形成する。絶縁膜１２４として、たとえばＡＬＤ法によって形成されたシリコン酸化膜などを用いることができる。さらに、段差被覆性の悪い成膜法を用いて、層間絶縁膜１２５を形成する。これによって、トレンチ１６３内にはほとんど層間絶縁膜１２５が埋め込まれず、トレンチ１６３の上部が覆われるように積層膜の上部に層間絶縁膜１２５が形成される。これによって、第１の方向に隣接するＵ字形状のＮＡＮＤストリング間にはエアギャップ１６３ａが形成される。エアギャップ１６３ａを形成することで、隣接する電極間の寄生容量を低減することができるので、動作速度の向上を実現することができる。層間絶縁膜１２５として、たとえばプラズマＣＶＤ法によって形成されたシリコン酸化膜を用いることができる。
【００７４】
その後、半導体基板１０１上の全面に図示しないマスク膜を形成し、リソグラフィ技術とＲＩＥ法によって、積層膜を一括加工し、層間絶縁膜１０２にまで連通する第１の方向に延在するトレンチ１６４を形成する。トレンチ１６４は、制御ゲート電極膜１０３ａの第１の方向に延在する共通接続部１０３１の第２の方向の中央部付近に形成され、制御ゲート電極膜１０３ａを第２の方向に分割する。これによって、積層膜（ハードマスク膜１０７）上に乗り上げたチャネル半導体膜１１１も、第２の方向に隣接するＮＡＮＤストリング間で分離されることになる。なお、マスク膜としては、ＣＶＤカーボン膜を用いることができる。トレンチ１６４の加工後に、マスク膜を除去する。
【００７５】
ついで、図６−８に示されるように、エッチング処理によって、犠牲膜１２１，１２２を選択的にリセスし、選択ゲート電極膜１０６ａと最上層の制御ゲート電極膜１０３ａとの間と、上下の制御ゲート電極膜１０３ａ間に、空隙１６５を形成する。犠牲膜１２１，１２２として非晶質シリコン膜を用いる場合には、エッチングとして、アルカリ水溶液を用いたアルカリエッチングなどを用いることができる。その後、たとえばＲＴＡ（Rapid  Thermal  Annealing）処理などの高温短時間の熱処理を行い、非晶質シリコン膜で構成される膜を結晶化させる。その結果、非晶質シリコン膜からなる制御ゲート電極膜１０３ａ、選択ゲート電極膜１０６ａ、フローティングゲート電極膜１０９およびチャネル半導体膜１１１が結晶化する。
【００７６】
ついで、図６−９に示されるように、半導体基板１０１上の全面に、シリコンと反応してシリサイドを形成する金属を含む図示しない金属膜を形成する。金属膜として、たとえばコバルト膜を用いることができる。その後、熱処理を行って、トレンチ１６４の端部に露出した制御ゲート電極膜１０３ａおよび選択ゲート電極膜１０６ａと、金属膜とを反応させてシリサイド化させる。これによって、シリサイド化した制御ゲート電極膜１０３と選択ゲート電極膜１０６とが得られる。金属膜としてコバルトを用いる場合には、制御ゲート電極膜１０３と選択ゲート電極膜１０６はコバルトシリサイドによって構成される。このように制御ゲート電極膜１０３と選択ゲート電極膜１０６は、シリサイド膜とされることで低抵抗化される。
【００７７】
なお、制御ゲート電極膜１０３と選択ゲート電極膜１０６を低抵抗化する方法として、この他にも、金属膜としてニッケル膜をＣＶＤ法で形成し、シリサイデーションによって低抵抗化する方法や、ＷＦ6を用いたＣＶＤ法によって制御ゲート電極膜１０３ａと選択ゲート電極膜１０６ａを構成するＢドープ非晶質シリコン膜を置換したりする方法などを用いることも可能である。
【００７８】
その後、半導体基板１０１上の全面に段差被覆性の悪い成膜法を用いて、層間絶縁膜１２６を形成する。これによって、トレンチ１６４内にはほとんど層間絶縁膜１２６が埋め込まれず、トレンチ１６４の上部が覆われるように積層膜の上部に層間絶縁膜１２６が形成される。これによって、第２の方向に隣接するＵ字形状のＮＡＮＤストリング間にはエアギャップ１６４ａが形成される。エアギャップ１６４ａを形成することで、隣接する電極間の寄生容量を削減することができるので、動作速度の向上を実現することができる。層間絶縁膜１２６として、たとえばプラズマＣＶＤ法によって形成されたシリコン酸化膜を用いることができる。
【００７９】
その後、さらに層間絶縁膜を形成した後、コンタクトプラグや配線の形成を行うことになるが、これらは公知の方法によって形成することができるので、その詳細な説明を省略する。以上によって、第２の実施形態による不揮発性半導体記憶装置が得られる。
【００８０】
第２の実施形態では、第１の方向と第２の方向に隣接するＮＡＮＤストリング間にエアギャップ１６３ａ，１６４ａを設けた。これによって、隣接するメモリセル間の寄生容量を抑制することができるので、書き込み・消去・読み出し動作の高速化が可能になるという効果を有する。
【００８１】
また、第２の実施形態では、制御ゲート電極膜１０３ａと選択ゲート電極膜１０６ａとをＢドープシリコン膜とし、犠牲膜１２１，１２２をシリコン膜として、積層膜を形成し、この積層膜を一括加工して３次元不揮発性半導体記憶装置を形成した。制御ゲート電極膜１０３ａと選択ゲート電極膜１０６ａと、犠牲膜１２１，１２２とが両方ともシリコン系の膜であるため、第１の実施形態に比して加工が容易であるという効果を有する。
【００８２】
（第３の実施形態）
図７は、第１および第２の実施形態による不揮発性半導体記憶装置のスケーリングシナリオを示す図である。この図で、横軸はメモリセルの積層数を示し、縦軸は平面型のフローティングゲート型構造とした場合の等価なハーフピッチ（ｎｍ）を示している。また、曲線Ｓ１は、ＭＬＣ（２ｂｉｔｓ／Ｃｅｌｌ）相当のハーフピッチのスケーリングシナリオであり、曲線Ｓ２は、ＴＬＣ（３ｂｉｔｓ／ｃｅｌｌ）相当のハーフピッチのスケーリングシナリオである。
【００８３】
この図に示されるように、第１および第２の実施形態に示した不揮発性半導体記憶装置は、積層数を増やすことによって、実効的なハーフピッチを縮小することが可能である。曲線Ｓ１に示されるＭＬＣを用いる場合、ハーフピッチで２０ｎｍ世代程度から本構造を導入した場合に、単純に積層数を増大させるだけで８世代のスケーリングを実施することが可能であることがわかる。また、フローティングゲート型構造では、比較的実現が容易なＴＬＣを用いることで、曲線Ｓ２に示されるようにさらなるスケーリングが可能であることもわかる。
【００８４】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００８５】
１０１…半導体基板、１０２…層間絶縁膜、１０３，１０３ａ…制御ゲート電極膜、１０４，１０５，１２１，１２２…犠牲膜、１０６，１０６ａ…選択ゲート電極膜、１０７…ハードマスク膜、１０８…電極間絶縁膜、１０９…フローティングゲート電極膜、１１０…トンネル誘電体膜、１１１…チャネル半導体膜、１１２…ゲート絶縁膜、１１３…バックゲート電極膜、１１４…平坦化膜、１１５…不純物拡散層、１１６，１２３…埋込絶縁膜、１２４…絶縁膜、１２５，１２６…層間絶縁膜、１５１，１５３，１６１…分離溝、１５２，１５２ａ，１６２，１６２ａ，１６５…空隙、１５４，１６３，１６４…トレンチ、１６３ａ，１６４ａ…エアギャップ、１０３１…共通接続部、１０３２…電極構成部、ＢＣ…ビット線コンタクト、ＢＬ…ビット線、ＢｔｍＧ…底部電極膜、ＭＣ…メモリセル、ＭＲ１，ＭＲ２…メモリセル列、ＮＳ…ＮＡＮＤストリング、ＳＣ…ソース線コンタクト、ＳＬ…ソース線、ＳＴ…選択トランジスタ。
【図１】
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【図２】
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【図３−１】
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【図３−２】
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【図３−３】
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【図３−４】
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【図３−５】
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【図３−６】
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【図３−７】
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【図３−８】
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【図４】
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【図５−１】
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【図５−２】
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【図６−１】
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【図６−２】
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【図６−３】
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【図６−４】
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【図６−５】
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【図６−６】
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【図６−７】
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【図６−８】
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【図６−９】
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【図７】
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