【手続補正書】
【提出日】平成21年9月3日(2009.9.3)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
バルク半導体層（１０２）から流動性誘電体材料（２０６）を含む埋込み酸化物誘電体（ＢＯＸ）層（１０４）によって分離された単結晶シリコンのＳＯＩ層（１０６）を含む半導体オン・インシュレータ（「ＳＯＩ」）基板（１００）内にチャネル領域（１２２）を有する電界効果トランジスタ（「ＦＥＴ」）を製造する方法であって、前記方法は、
ａ）活性半導体領域の第１の部分（１０９ａ）の上に重なる犠牲応力層を形成するステップであって、前記犠牲応力層は、前記第１の部分と共通の境界を有する前記活性半導体領域の第２の部分（１０９ｂ）の上には重ならない、ステップと、
ｂ）前記犠牲応力層を通って前記ＳＯＩ層内に延びるトレンチ（２２０）を形成するステップであって、前記トレンチの壁は前記活性半導体領域の周縁部（１１２）を画定する、ステップと、
ｃ）前記犠牲応力層（１０８）を上に有する前記ＳＯＩ基板を十分に加熱して、前記犠牲応力層を緩和させ、これにより、前記犠牲応力層が、第１の応力を前記第１の部分（１０９ａ）に加え、かつ、第２の応力を前記第２の部分（１０９ｂ）に加えるステップであって、前記第１の応力は、引張応力又は圧縮応力のうちの一方であり、前記第２の応力は、前記第１の応力以外の引張応力又は圧縮応力のうちのもう一方である、ステップと、
ｄ）前記トレンチ内に誘電体材料を堆積させて、前記応力がかかった活性半導体領域の前記周縁部に接触する分離領域（１１０ｂ）を形成するステップであって、前記分離領域は、前記応力がかかった前記活性半導体領域の主面から前記ＢＯＸ層（１０４）に向けて延びる、ステップと、
ｅ）前記犠牲応力層を除去して、前記活性半導体領域の前記第１の部分及び前記第２の部分を露出させるステップと、
ｆ）（ｉ）前記第１の部分内にソース領域（１２３）と、（ｉｉ）前記第１の部分内にドレイン領域（１２５）と、（ｉｉｉ）前記第２の部分内にチャネル領域（１２２）と含む、電界効果トランジスタ（「ＦＥＴ」）を形成するステップと、
を含む方法。
【請求項２】
前記流動性誘電体材料は、ドープされたシリケート・ガラスを含む、請求項１に記載の方法。
【請求項３】
前記ドープされたシリケート・ガラスは、ボロホスホシリケート・ガラスを含む、請求項１に記載の方法。
【請求項４】
前記犠牲応力層は、前記活性半導体領域の上に応力層を堆積させ、前記第２の部分と整合する前記応力層の一部を除去することによって形成される、請求項１に記載の方法。
【請求項５】
前記ＦＥＴはｐ型導電チャネルを有し、前記加熱するステップ（ｃ）によって前記第１の部分に加えられた前記第１の応力は引張応力を含み、前記加熱するステップ（ｃ）によって前記第２の部分に加えられた前記第２の応力は圧縮応力を含む、請求項１に記載の方法。
【請求項６】
前記犠牲応力層は、シリコン・ゲルマニウム、または圧縮応力がかかった窒化シリコンを含む、請求項５に記載の方法。
【請求項７】
前記活性半導体領域は第１の活性半導体領域であり、前記犠牲応力層は、第２の活性半導体領域の上に重なるように形成され、前記犠牲応力層を上に有する前記ＳＯＩ基板を加熱する前記ステップ（ｃ）により、前記犠牲応力層が、前記第１の応力を前記第２の活性半導体領域に加え、前記犠牲応力層を除去する前記ステップは、前記第２の活性半導体領域の上に重なる前記犠牲応力層を除去するステップを含み、前記方法は、前記第２の活性半導体領域内にソース領域、ドレイン領域及びチャネル領域を有するｎ型ＦＥＴ（「ＮＦＥＴ」）を形成するステップをさらに含み、前記第２の活性半導体領域は内部引張応力を有する、請求項５に記載の方法。
【請求項８】
前記ＦＥＴは、ｎ型導電チャネルを有し、前記加熱するステップ（ｃ）によって前記第１の部分に加えられた前記第１の応力は圧縮応力を含み、前記加熱するステップ（ｃ）によって前記第２の部分に加えられた前記第２の応力は引張応力を含む、請求項１に記載の方法。
【請求項９】
前記応力層は、炭化シリコン、または引張応力がかかった窒化シリコンを含む、請求項８に記載の方法。
【請求項１０】
前記活性半導体領域が第１の活性半導体領域であり、前記犠牲応力層は、第２の活性半導体領域の上に重なるように形成され、前記犠牲応力層を上に有する前記ＳＯＩ基板を加熱する前記ステップ（ｃ）により、前記犠牲応力層が、前記第１の応力を前記第２の活性半導体領域に加え、前記犠牲応力層を除去する前記ステップは、前記第２の活性半導体領域の上に重なる前記犠牲応力層を除去するステップを含み、前記方法は、前記第２の活性半導体領域内にソース領域、ドレイン領域及びチャネル領域を有するｐ型ＦＥＴ（「ＰＦＥＴ」）を形成するステップをさらに含み、前記第２の活性半導体領域は内部圧縮応力を有する、請求項８に記載の方法。
【請求項１１】
前記ＦＥＴの上に重なるように応力がかかった誘電体ライナを堆積させるステップをさらに含み、前記応力がかかった誘電体ライナは、前記ＦＥＴの前記チャネル領域に加えられた応力の大きさを増大させる、または減少させる、請求項１に記載の方法。
【請求項１２】
バルク半導体層から流動性誘電体材料を含む埋込み酸化物誘電体（ＢＯＸ）層によって分離されたＳＯＩ層を含むＳＯＩ基板の単結晶シリコン・オン・インシュレータ（「ＳＯＩ」）層内に配置されたチャネル領域を有する、異なる導電型を有する電界効果トランジスタ（「ＦＥＴ」）を製造する方法であって、前記方法は、
ａ）活性半導体領域の第１の部分及び第３の部分の上に重なる犠牲応力層を形成するステップであって、前記犠牲応力層は前記活性半導体領域の第２の部分の上には重ならず、前記第２の部分は前記第１の部分と共通の境界を有する、ステップと、
ｂ）前記犠牲応力層を通って前記ＳＯＩ層内に延びるトレンチを形成するステップであって、前記トレンチの壁は前記活性半導体領域の周縁部を画定する、ステップと、
ｃ）前記犠牲応力層を上に有する前記ＳＯＩ基板を十分に加熱して、前記犠牲応力層を緩和させ、これにより、前記犠牲応力層が、引張応力又は圧縮応力のうちの一方の第１の応力を前記第１の部分に加え、引張応力又は圧縮応力のうちの前記第１の応力を前記第３の部分に加え、かつ、第２の応力を前記第２の部分に加え、前記第２の応力は、前記第１の応力以外の引張応力又は圧縮応力のもう一方である、ステップと、
ｄ）前記トレンチ内に誘電体材料を堆積させて、前記応力がかかった活性半導体領域の前記縁部に接触する分離領域を形成するステップであって、前記分離領域は、前記応力がかかった活性半導体領域の主面から前記ＢＯＸ層に向けて延びる、ステップと、
ｅ）前記犠牲応力層を除去して、前記活性半導体領域の前記第１、第２及び第３の部分を露出させるステップと、
ｆ）第１の電界効果トランジスタ（「ＦＥＴ」）及び第２のＦＥＴを形成するステップであって、前記第１のＦＥＴは、（ｉ）前記第１の部分内に配置されたソース領域、（ｉｉ）前記第１の部分内に配置されたドレイン領域、及び（ｉｉｉ）前記第２の部分内に配置されたチャネル領域を含み、前記第２のＦＥＴは、前記第３の部分内に配置された第２のソース領域、前記第３の部分内に配置された第２のドレイン領域、及び前記第３の部分内に配置された第２のチャネル領域を含む、ステップと、
を含む方法。
【請求項１３】
前記第１のＦＥＴはｐ型導電チャネルを有し、前記第２のＦＥＴはｎ型導電チャネルを有し、前記加熱するステップ（ｃ）によって前記第１の部分及び前記第３の部分に加えられた前記第１の応力は引張応力を含み、前記加熱するステップ（ｃ）によって前記第２の部分に加えられた前記第２の応力は圧縮応力を含む、請求項１２に記載の方法。
【請求項１４】
前記第１及び第２のＦＥＴの少なくとも１つの上に重なるように応力がかかった誘電体ライナを堆積させるステップをさらに含み、前記応力がかかった誘電体ライナは、前記少なくとも１つのＦＥＴの前記チャネル領域に加えられる応力の大きさを増大させる、または減少させる、請求項１２に記載の方法。
【請求項１５】
バルク半導体層から流動性誘電体材料を含む埋込み酸化物誘電体（ＢＯＸ）層によって分離されたＳＯＩ層を含むＳＯＩ基板の単結晶シリコン・オン・インシュレータ（「ＳＯＩ」）層内に配置された導電チャネル領域を有する、ｎ型導電チャネル電界効果トランジスタ（「ＮＦＥＴ」）であって、
前記ＳＯＩ層の圧縮応力部分内に配置されたソース領域及びドレイン領域と、
前記ＳＯＩ層の引張応力部分内に配置され、前記圧縮応力部分と共通の境界を有するチャネル領域と、
を備えるＮＦＥＴ。
【請求項１６】
前記圧縮応力部分の周縁部に接触するトレンチ分離領域をさらに備える、請求項１５に記載のＮＦＥＴ。
【請求項１７】
前記ＮＦＥＴの前記チャネル領域内の引張応力を増大させる、前記ＮＦＥＴの上に重なる引張応力がかかった誘電体ライナ、または、前記ＮＦＥＴの前記チャネル領域内の引張応力を減少させる、前記ＮＦＥＴの上に重なる圧縮応力がかかった誘電体ライナをさらに備える、請求項１５に記載のＮＦＥＴ。
【請求項１８】
前記ＳＯＩ層の前記圧縮応力部分内に配置されたソース領域、ドレイン領域、及びチャネル領域を有するｐ型導電チャネル領域電界効果トランジスタ（「ＰＦＥＴ」）をさらに備える、請求項１５に記載の前記ＮＦＥＴを含む構造体。
【請求項１９】
バルク半導体層から流動性誘電体材料を含む埋込み酸化物誘電体（ＢＯＸ）層によって分離されたＳＯＩ層を含むＳＯＩ基板の単結晶シリコン・オン・インシュレータ（「ＳＯＩ」）層内に配置された導電チャネル領域を有する、ｐ型導電チャネル電界効果トランジスタ（「ＰＦＥＴ」）であって、
前記ＳＯＩ層の引張応力部分内に配置されたソース領域及びドレイン領域と、
前記ＳＯＩ層の圧縮応力部分内に配置され、前記引張応力部分と共通の境界を有するチャネル領域と、
を備えるＰＦＥＴ。
【請求項２０】
前記引張応力部分の周縁部に接触するトレンチ分離領域をさらに備える、請求項１９に記載のＰＦＥＴ。
【請求項２１】
前記ＰＦＥＴの前記チャネル領域内の圧縮応力を減少させる、前記ＰＦＥＴの上に重なる引張応力がかかった誘電体ライナ、または、前記ＰＦＥＴの前記チャネル領域内の圧縮応力を増大させる、前記ＰＦＥＴの上に重なる圧縮応力がかかった誘電体ライナをさらに備える、請求項１９記載のＰＦＥＴ。
【請求項２２】
前記ＳＯＩ層の前記引張応力部分内に配置されたソース領域、ドレイン領域、及びチャネル領域を有するｎ型導電チャネル領域電界効果トランジスタ（「ＮＦＥＴ」）をさらに備える、請求項１９に記載の前記ＰＦＥＴを含む構造体。