【事件の表示】
　平成　９年特許願第１７１９０８号「メモリ装置用バーストコード発生器」拒絶査定不服審判事件〔平成１０年　４月１０日出願公開、特開平１０−　９２１７３〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯・本願発明
　本願は、平成９年６月２７日（パリ条約による優先権主張１９９６年６月２９日、大韓民国）の出願であって、平成１１年２月４日付で拒絶理由通知がなされ、同年８月１６日付で手続補正書が提出されて手続補正が行われたが、同年１２月２１日付で拒絶査定がなされ、これに対して、平成１２年４月４日付で審判請求がなされ、同年４月２０日付で再度手続補正書が提出されて手続補正が行われたものである。
　
　本願発明は、平成１２年４月２０日付けの手続補正書によって補正された明細書の特許請求の範囲に記載された、以下のとおりの「メモリ装置用バーストコード発生器」に関するものである。
　「　【請求項１】　クロック信号及びバーストカウンターリセット信号が入力され、第１バーストカウント信号及び出力信号を出力する第１の２進カウンター手段と、
　前記第１バーストカウント信号、前記第１の２進カウンター手段の出力信号、及び前記バーストカウンターリセット信号が入力され、第２バーストカウント信号及び出力信号を出力する第２の２進カウンター手段と、
　前記クロック信号及び前記第１バーストカウント信号が入力され、第１バーストカウントアドレス信号を出力する第１バーストコード発生手段と、
　前記クロック信号、バーストタイプ選択信号、スターティングアドレス信号、前記第２バーストカウント信号、及び前記第２の２進カウンター手段の前記出力信号が入力され、第２バーストカウントアドレス信号を出力する第２バーストコード発生手段と、
を含んで成ることを特徴とするメモリ装置用バーストコード発生器。
　【請求項２】　前記第１の２進カウンター手段は、Ｔフリップフロップであることを特徴とする請求項１記載のメモリ装置用バーストコード発生器。
　【請求項３】　前記第２の２進カウンター手段は、Ｔフリップフロップであることを特徴とする請求項１記載のメモリ装置用バーストコード発生器。
　【請求項４】　前記第１のバーストコード発生手段は、Ｄフリップフロップであることを特徴とする請求項１記載のメモリ装置用バーストコード発生器。　」
　
　
２．原査定の拒絶の理由
　原査定の拒絶の理由のＢの概要は次のとおりである。
「この出願は、明細書及び図面の記載が下記の点で、特許法第３６条第４項及び第６項第２号に規定する要件を満たしていない。
　　　　　　　　　　　　　　記
　図３に記載された回路で、どのようにすれば図４に記載のような信号を発生できるのか全く不明である。　（省略)　」
　
　
３．当審の判断
　これに対して、審判請求人は、審判請求の後の平成１２年４月２０日付で手続補正書を提出すると共に、記載の不備は解消した旨の主張をしている。
　そこで、前項２．の原査定の拒絶の理由が解消されたか否かを、以下、検討する。
　
　図３に記載された、本願発明に基づくバーストアドレスカウンターの詳細回路図に関する説明は、発明の詳細な説明の段落【００１９】〜【００２８】に記載されている。
　しかしながら、まず、段落【００１９】〜【００２４】においては、
段落【００２１】に「第１の２進カウンター部（３１）はＴフリップフロップ回路であり」という記載、段落【００２２】に「第２の２進カウンター部（３２）はＴフリップフロップ回路であり」という記載、及び、段落【００２３】に「第１バーストコード発生部（３３）はＤフリップフロップ回路であり」という機能を表す記載はあるものの、全体としては、図３の回路の接続関係をそのまま述べるにとどまるものである。
　また、段落【００２５】〜【００２８】においては、回路の動作の説明がなされているが、
段落【００２５】の「つぎに、このように構成された本実施形態のバーストコード発生器の動作を説明する。図３によれば、バーストカウンターリセット信号によりＮＡＮＤゲートＮＤ２とＮＡＮＤゲートＮＤ３がリセットされる。その次に、バーストタイプ選択信号が選定されて入力し、インタリーブアドレス動作と順次アドレス動作のうちのいずれか一つが選択される。この際、順次アドレスモードが選択されたとすれば、第１バーストカウンターアドレスは、スターティングアドレス信号を１１番フリップフロップと１５番クロック同期回路により反転して出力する。」という記載、及び
段落【００２６】の「第２バーストカウンターアドレスはスターティングアドレス信号の値がハイの場合には、図３のクロックインバータＣＩＶ５とＣＩＶ６及びＮＡＮＤゲートＮＤ３でなるフリップフロップにより、一クロックだけ移動させ出力させて第１バーストカウンターアドレスを作る。」という記載、及び
段落【００２７】の「第２バーストカウンターアドレスはスターティングアドレス信号の値がローの場合には、クロックインバータＣＩＶ５とＶＩＶ６、ＣＩＶ７そしてＣＩＶ８によりＴフリップフロップを構成してインバータＣＩＶ４に出力させ第２バーストカウンターアドレスを作る。」という記載、及び
段落【００２８】の「この動作でバーストタイプ選択信号によりインタリーブアドレスが選定されると、第１及び第２バーストカウンターアドレス出力を得ることになる。」という記載がなされているだけである。
　このような、段落【００２５】〜段落【００２８】の記載だけでは、入力信号である、クロック、バーストカウンターリセット、バーストタイプ選択及びスターティングアドレス０の各信号を受けて、各回路部が全体としてどのように動作するのか全く不明である。
　したがって、請求人の主張を参酌しても、図３に示されるバーストアドレスカウンターの詳細な回路図が、入力信号を受けてどのような動作をするのか依然として明確でなく、図３に記載された回路構成において、具体的にどのようにすれば図４に記載のような信号発生を実現することができるのか全く理解することができない。このため、本願明細書の発明の詳細な説明によっては、「順次順次バーストタイプアドレス発生器およびインタリーブバーストタイプアドレス発生器を一つのコード発生器に置き換えることにより、回路設計を簡単にし設計面積を減らすことをその目的とする」（【００１１】）ところの、本願発明を、当業者といえども、どのようにすればその実施をすることができるか、ということを理解することが困難であることは明らかであり、本願明細書の発明の詳細な説明が、その実施をすることができる程度に明確かつ十分に記載されていると判断することは、到底できない。
　
　なお、発明の詳細な説明で参照されるところの、図３の本願発明に係るバーストコード発生器の詳細な回路図では、スターティングアドレス０の信号が第１バーストコード発生部３３に供給される構成とはなっていないが、図２の本発明に係るバーストコード発生器の概略を示す構成図では、スターティングアドレス０の信号が第１バーストコード発生部３３に供給されている。同様に、図３では、バーストカウンターリセット信号が、第１の２進カウンター部３１と第２の２進カウンター部３２に供給される構成になっているが、図２では、そのような構成になっておらず、バーストカウンターリセット信号は、第１バーストコード発生部３３と第２バーストコード発生部３４に供給される構成になっている。さらに、クロック信号は、図３では、第１の２進カウンター部３１と第１バーストコード発生部３３と第２バーストコード発生部３４とに供給される構成になっているが、図２では、第１の２進カウンター部３１に供給されることが示され、かつ、【００１４】で第２の２進カウンター部３２にも供給される旨説明されている。このように、本願発明に基づくバーストアドレスカウンターの図面である図３の記載と図２の記載との間にも多くの齟齬があり、この点も、図３の本願発明に係るバーストコード発生器がどのように動作するのかを理解することを妨げている。
　
　
４．まとめ
　以上のとおりであるので、本願明細書の発明の詳細な説明には、その発明の属する技術の分野における通常の知識を有する者がその実施をすることができる程度に明確かつ十分に記載されているとは認められないから、本願は、特許法第３６条第４項に規定する要件を満たしていない。
　よって、結論の通り審決する。