【事件の表示】
　平成１０年特許願第３０５８９０号「液晶表示装置」拒絶査定不服審判事件〔平成１２年　５月１２日出願公開、特開２０００−１３１６７０〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯
　本願は、平成１０年１０月２７日に出願された特許出願であって、原審において、平成１６年２月１３日付で拒絶理由が通知され、同年４月１４日に手続補正がなされたところ、同年７月１５日付で拒絶査定がなされ、これに対し、同年８月２５日に拒絶査定に対する審判請求がなされるとともに手続補正がなされたものである。
　　
２．平成１６年８月２５日付の手続補正についての補正却下の決定
［補正却下の決定の結論］
　　平成１６年８月２５日付の手続補正を却下する。
［理由］
（１）補正後の本願発明
　本件補正により、特許請求の範囲の請求項１は、
「【請求項１】　複数のブロックに分割された表示部と、
　前記表示部内の複数の走査線を順次走査するゲートドライバと、
　ブロック制御線を介して与えられるブロック制御信号によって、順次活性化される前記複数のブロック内において、前記ゲートドライバにより走査される走査線に接続する画素に対して、共通信号線を介して表示信号を与えて液晶表示を行わせるデータドライバとを有し、
　前記ブロック制御信号によって１つのブロックが活性化されるブロック制御期間は、前記表示部内において前記表示信号が伝達される信号線の時定数よりも大きいことを特徴とするｐ−ＳｉＴＦＴを用いた液晶表示装置。」
と補正された。
　上記補正は、請求項１に記載した発明を特定するために必要な事項である「液晶表示装置」について、さらに「ｐ−ＳｉＴＦＴを用いた」との限定を付すものであって、特許法第１７条の２第４項第２号の特許請求の範囲の減縮を目的とするものに該当する。
　そこで、本件補正後の前記請求項１に記載された発明（以下、「本願補正発明」という。）が、特許出願の際独立して特許を受けることができるものであるか（特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に適合するか）について、以下に検討する。
　
（２）引用例に記載の事項
　原査定の拒絶の理由に引用された特開昭６１−１５６１８７号公報（以下、「引用例」という。）には、図面とともに以下の事項が記載されている。
　　ａ．「[産業上の利用分野]
　本発明はアクティブマトリクス回路基板の信号線の構成に関するものである。」（１頁左下欄１８行〜同頁右下欄１行）
　　ｂ．「第７図は従来のアクティブマトリクス型液晶表示装置の一例を示したものである。図中１は、表示部で、ＡＮＭは、画素駆動用ＴＦＴスイッチング素子、２は、信号線駆動回路、３は走査線駆動回路である。４は、表示部１と信号線駆動回路２との接続部である。」（１頁右下欄１２〜１７行）
　　ｃ．「［問題点を解決するための手段]及び[作用]
　本発明は、映像信号線をブロック毎に任意の本数に分割し、各ブロック毎の信号線をスイッチング素子で共通化して映像信号を制御するものである。すなわち、Ｍ本の映像信号線を、ｍ本づつの共通化した映像信号線から成るｎブロックから成るマトリクス回路で置き換えたものである。このため従来に比べ信号線の接続本数は著しく減少する。」（２頁右上欄１０〜１８行）
　　ｄ．「［実施例]
　第１図は本発明の実施例であり、第７図に示したＮ×Ｍ画素毎にスイッチング素子を設けたＮ×Ｍアクティブマトリクス型液晶表示装置と同一基板上に破線で囲って示したｎ×ｍアクティブマトリクス回路５を設けた全体図を表わす。第２図は第１図のｎ×ｍアクティブマトリクス回路５の内部を表わし、図中６は、映像信号用アナログスイッチングトランジスタ（以下Ａ．Ｓ．トランジスタと略す）、７は、映像信号サンプルホールド用コンデンサーであり、Ｓ（１）〜Ｓ（ｍ）はＡ．Ｓ．トランジスタ６へのラッチされた映像信号線、ｇ（１）〜ｇ（ｎ）は、Ａ．Ｓ．トランジスタ６のスイッチング用信号線を示す。今、第７図におけるＭ本の信号線をｍ本に共通化したマトリクス配線となる様にすると第２図のＳ（１）〜Ｓ（ｍ）の信号線とｇ（１）〜ｇ（ｎ）の信号線とｎ×ｍ個のＡ．Ｓ．トランジスタ６及びコンデンサー７から成るマトリクス回路とすることができる。ただしｎは１以上の整数で、ｎ≧Ｍ／ｍである。この時の映像信号と、第２図のＡ．Ｓ．トランジスタ６のトランジスタ及び、第１図の表示部１のトランジスタとのタイミングは第３図の映像信号ラッチ回路を用いると第４図の関係となる。さらに詳しく見てみると、まず第３図において、入力されたアナログ映像信号９がφ１のタイミングで出力されると、シフトレジスタ８からのパルスでトランジスタ１０でサンプリングされ、コンデンサ１１でホールドされ、さらにソースフォロウバッファ１２でバッファリングされる。このＡ／Ｄ変換された映像信号がトランジスタ１３でφ２の同一タイミングでラッチされて第１図あるいは第２図のＳ（１）〜Ｓ（ｍ）へ入力される。このラッチタイミング等を各々ｔ１，ｔ２・・とすると第４図で示す映像信号とＳ（１）〜Ｓ（ｍ）の関係となる。第２図のＡ．Ｓ．トランジスタ６のトランジスタはｔ１，ｔ２・・ｔｎの各タイミングごとにΔｔ＝ｔ２−ｔ１＝ｔ３−ｔ２＝・・の間ＯＮとなり各々の第３図より出力された映像信号をコンデンサー７に保持する。そしてｔｎのタイミングでホールドされた後映像信号の水平帰線時間と次のラッチタイミング時ｔｎ＋１の間のｔGの期間、第１図の表示部１のトランジスタスイッチング信号線、すなわち画素走査線の１本がＯＮとなり画素へＡ／Ｄ変換された映像信号が伝達される。
　以上のことを走査線数くりかえすことで一画面分の映像データが各画素へ伝達され一画面表示することとなる。」（２頁右上欄１９行〜３頁左上欄５行）
　　ｅ．「今、Ｎ＝４８０，Ｍ＝１９２０にフレーム周波数６０ＨｚのＮＴＣＳＴＶ信号をｍ＝２４０　ｎ＝８で表示しようとすると１水平走査期間は６３．５μｓｅｃ　水平帰線時間は１１μｓｅｃであるから、Δｔ≦（６３．５−１１）／８＝６．５６μｓｅｃ　ｔＧ≦（１１＋６．５６）＝１７．５６μｓｅｃとなる。なおｇ（ｎ）がＯＮとなるタイミングとＧ（ｉ）（ｉ番目の走査線の意味）がＯＮとなるタイミングを同時とすることは実際上第３図より出力された（サンプルホールドされた）映像信号を、第２図のＡ．Ｓ．トランジスタ６のトランジスタを介して直接画素へ伝達することになるので問題はない。こうすることで画素用スイッチングトランジスタの充電時間を長くとることができるので負荷を軽減することができ、コンパクトなトランジスタで済ますことができる。」（３頁左上欄６〜２０行）
　　　
（３）対比
　そこで、本願補正発明と引用例に記載された事項とを対比すると、
　　ア．引用例に記載のものの「ブロック」、「表示部１」、「画素走査線」、「Ａ．Ｓ．トランジスタ６のスイッチング用信号線ｇ（１）〜ｇ（ｎ）」、「画素」および「映像信号線Ｓ（１）〜Ｓ（ｍ）」は、それぞれ本願補正発明の「ブロック」、「表示部」、「走査線」、「ブロック制御線」、「画素」および「共通信号線」に相当する。
　　イ．また、引用例の従来例（上記ｂ）に記載された「走査線駆動回路３」に関しては、上記ｄの[実施例]に明示の記載がないが、従来例と同様な構成を単に省略しただけであり、上記[実施例]のものにも「走査線駆動回路３」は当然に存在すると解されるから、引用例に記載のものは、本願補正発明の「ゲートドライバ」を有する。
　　ウ．引用例には、「第３図の映像信号ラッチ回路を用いると第４図の関係となる。さらに詳しく見てみると、まず第３図において、入力されたアナログ映像信号９がφ１のタイミングで出力されると、シフトレジスタ８からのパルスでトランジスタ１０でサンプリングされ、コンデンサ１１でホールドされ、さらにソースフォロウバッファ１２でバッファリングされる。このＡ／Ｄ変換された映像信号がトランジスタ１３でφ２の同一タイミングでラッチされて第１図あるいは第２図のＳ（１）〜Ｓ（ｍ）へ入力される。」と記載され、これによれば、本願補正発明の「共通信号線」に相当する「映像信号線Ｓ（１）〜Ｓ（ｍ）」へ映像信号を流す回路を有することが明らかであるから、引用例に記載のものは本願補正発明の「データドライバ」を有する。
　　
　上記ア〜ウからみて、引用例に記載のものは、
「複数のブロックに分割された表示部と、前記表示部内の複数の走査線を順次走査するゲートドライバと、ブロック制御線を介して与えられるブロック制御信号によって、順次活性化される前記複数のブロック内において、前記ゲートドライバにより走査される走査線に接続する画素に対して、共通信号線を介して表示信号を与えて液晶表示を行わせるデータドライバと、を有する液晶表示装置。」
である点で本願補正発明と一致し、以下の点で相違している。
　　
［相違点１］本願補正発明は、ブロック制御期間を「前記表示部内において前記表示信号が伝達されるブロック制御期間よりも大きい」ものと設定したのに対して、引用例に記載のものでは、ブロック制御期間と信号線の時定数との大小関係がどうであるか不明である点。
　　
［相違点２］本願補正発明は、「ｐ−ＳｉＴＦＴを用いた液晶表示装置」であるのに対して、引用例に記載のものは、ＴＦＴを用いている（上記ｂ）ものの、それがｐ−ＳｉＴＦＴであるか不明である点。
　
（４）相違点についての判断
［相違点１について］
　本願明細書には、ブロック制御期間および信号線の時定数について以下のように記載されている。
　「【００４０】上記のように、本発明の液晶表示装置４０では、ブロック選択順次駆動が行なわれる。液晶表示装置４０では、表示部１８を１０ブロックに分割して、１ブロック当たりのデータ書き込み時間Ｔｂを分割点順次駆動方式よりも長くすることで、画素ＴＦＴ２６の特性のばらつきに起因するゲート走査信号Ｇの立ち上がり時間Ｔｎｏ（審決注：Ｔｏｎの誤り）及び立ち下がり時間Ｔｏｆｆの変動分がデータ書き込み時間Ｔｂに占める割合を小さくしている。従って、各ブロックへのデータの書き込み時間Ｔｂが十分に確保され、信号書き込みばらつきによるレーザスキャン縞模様及び縦縞模様のような表示不良モードが防止される。」
　「【００４３】・・・ここで、図３に示す等価回路４６の各部の時定数を解析したところ、ブロック制御期間Ｔｂを少なくとも表示部１８の信号線２２の時定数Ｔｓ（ＣＳＬ×ＲＳＬ）よりも大きく設定しないと、レーザ結晶化プロセスによる画素ＴＦＴ２６の特性のばらつきを緩和することができないことが分かった。また、一般的にブロックビット数は、ブロック分割数よりも大きくすることが要求される。また、ブロックビット数は表示部１８の水平画素数の平方根よりも大きいことが要求される。これを本実施例のＳＸＧＡパネルに当てはめると、ブロックビット数Ｄｎ＞３８４０１／２ ＝約６２となる。この条件からブロック制御期間Ｔｂを求めると、最小ブロック制御期間Ｔｂｍｉｎは、１水平期間２５μｓの約１／６２である約０．４μｓになる。そこで、本液晶表示装置４０では、ブロック制御期間Ｔｂを２μｓとし、ブロック数（３８４ビット／ブロック）を１０ブロックにした。このブロック制御期間（データ書き込み時間）Ｔｂ＝２μｓは、周知の１６分割点順次駆動方式のデータ書き込み時間Ｔｂ＝約１６０ｎｓよりも１２．５倍程度長い。」
　「【００４５】なお、ブロック分割数やブロック制御期間Ｔｂ等は、上記例に限らず、本発明の原理を満たす範囲で可能である。例えば、１水平走査期間Ｔｈを２５μｓに設定しているが、フレーム周波数によって水平走査期間Ｔｈを変えてもよい。例えば、フレーム周波数が６０Ｈｚの場合、１水平走査期間Ｔｈは、約１６μｓとされる。このように、本発明では、ＴＦＴ性能に合わせて最適なブロック期間Ｔｂとブロック数等が設定される。」
　これらの記載から、ブロック制御期間および信号線の時定数については、
　イ）データ書き込み時間（ブロック制御期間）Ｔｂは、画素ＴＦＴ２６の特性のばらつきに起因するゲート走査信号Ｇの立ち上がり時間Ｔｏｎ及び立ち下がり時間Ｔｏｆｆの変動分を考慮して、十分書き込みが可能な時間とする。
　ロ）データ書き込み時間（ブロック制御期間）Ｔｂは、少なくとも表示部１８の信号線２２の時定数Ｔｓ（ＣＳＬ×ＲＳＬ）よりも大きく設定しないと、画素ＴＦＴ２６の特性のばらつきを緩和できない。
　ハ）データ書き込み時間（ブロック制御期間）Ｔｂが、十分長くとれないとレーザスキャン縞模様及び縦縞模様のような表示不良モードが発生する。
　ニ）実施例では、データ書き込み時間（ブロック制御期間）Ｔｂは、水平画素数の平方根からブロックビット数の最小値を求め、その値から求めた最小ブロック制御期間Ｔｂｍｉｎに対し５倍の余裕を持たせてＴｂを決定しており、具体的にはＴｂ＝２μｓである。
　ことが理解できる。
　
　そこで、上記ロ）について考察するに、表示部１８の信号線２２の時定数Ｔｓ（ＣＳＬ×ＲＳＬ）は、要するに信号線２２を介して送信される表示信号Ｄがセル２４にどの程度到達したかに関する指標であると解されるから、仮にＴｂ＜Ｔｓであれば、データ書き込み時間（ブロック制御期間）Ｔｂ内に表示信号Ｄが確実に到達しないことになりかねず、当該セル２４は表示不良を起こすことになる。
　したがって、このようなＴｂ＞ＴｓではないＴｂの設定を当業者が選択する合理的理由はないというべきであり、しかも、本願明細書によれば、実施例の具体的なデータ書き込み時間（ブロック制御期間）がＴｂ＝２μｓである（段落【００４３】、上記ニ））ところ、これに相当する引用例に記載のものの期間はΔｔ＝６．５６μｓであって、本願実施例のＴｂより十分長い期間を設けているのであるから、引用例に記載のものにおいてもＴｂ＞Ｔｓなる関係が成立していることは容易に推認し得ることである。
　よって、上記相違点１は引用例に実質的に記載されている事項であるといえる。
　
［相違点２について］
　ｐ−ＳｉＴＦＴを用いた液晶表示装置は本願出願前に周知の技術事項にすぎない。
　例えば、原査定の拒絶の理由に引用された特開平１０−１０５７２号公報の段落【００１０】、【００３２】、【００４６】などに記載されている。
　そして、引用例に記載のもののＴＦＴをｐ−ＳｉＴＦＴとすることは当業者が適宜実施可能な事項にすぎない。
　
　よって、本願補正発明は、引用例に記載された発明および周知技術に基づいて、当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許出願の際独立して特許を受けることができないものである。
　
（５）むすび
　以上のとおり、本件補正は、特許法第１７条の２第５項で準用する同法第１２６条第５項の規定に違反するものであり、特許法第１５９条第１項で読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　
３．本願発明について
　平成１６年８月２５日付の手続補正は上記のとおり却下されたので、本願の請求項１に係る発明（以下、同項記載の発明を「本願発明」という。）は、平成１６年４月１４日付手続補正書の特許請求の範囲の請求項１に記載された事項により特定される、以下のとおりのものである。
「【請求項１】　複数のブロックに分割された表示部と、
　前記表示部内の複数の走査線を順次走査するゲートドライバと、
　ブロック制御線を介して与えられるブロック制御信号によって、順次活性化される前記複数のブロック内において、前記ゲートドライバにより走査される走査線に接続する画素に対して、共通信号線を介して表示信号を与えて液晶表示を行わせるデータドライバとを有し、
　前記ブロック制御信号によって１つのブロックが活性化されるブロック制御期間は、前記表示部内において前記表示信号が伝達される信号線の時定数よりも大きいことを特徴とする液晶表示装置。」
　
（１）引用例
　原査定の拒絶の理由に引用された引用例及びその記載事項は、上記「２．（２）」に記載したとおりである。
　
（２）対比・判断
　本願発明は、上記２．で検討した本願補正発明から「ｐ−ＳｉＴＦＴを用いた」との構成を省いたものである。
　そうすると、上記「２．（４）」に記載したとおり、引用例に記載されたものは、本願発明をすべて充足するから、本願発明は、引用例に記載された発明と実質的に同一のものである。
　
　なお、審判請求書等において、請求人は、上記引用例（拒絶の理由に引用された引用文献１）と本願発明との相違点について言及しており、その中で特許法第２９条第１項第３号の同一性を含め検討していることは明らかであるから、当審が特許法第２９条第１項第３号を適用することに違法はない。
　
（３）むすび
　以上のとおり、本願発明は、引用例に記載された発明であるから、特許法第２９条第１項第３項に該当し、特許を受けることができない。
　よって、結論のとおり審決する。