【誤訳訂正書】
【提出日】平成22年2月4日(2010.2.4)
【誤訳訂正１】
【訂正対象書類名】特許請求の範囲
【訂正対象項目名】全文
【訂正方法】変更
【訂正の内容】
【特許請求の範囲】
【請求項１】
半可溶接合メモリセルのマトリックスを具備し、各半可溶接合メモリセルは損傷していないインピーダンスと溶断したインピーダンスとを有する半可溶接合を含み、
少なくとも１つの選択されたビットラインに電流を印加するためのビットライン電圧供給切り換え回路と、
ワードラインを選択するためのワードラインアドレスデコーダと、
選択されたワードラインおよびビットラインの交点によって識別された前記半可溶接合メモリセルにおける前記半可溶接合を溶断するためのプログラム制御論理回路と、
をさらに具備するプログラム可能なリードオンリメモリ。
【請求項２】
前記ビットラインに接続されたセンスアンプ回路と、
前記センスアンプ回路が前記ワードラインアドレスデコーダによってアドレス指定された前記半可溶接合メモリセルにおける前記半可溶接合の状態を読み出すことを可能とするための読み出し制御論理回路と、
をさらに含む請求項１に記載のプログラム可能なリードオンリメモリ。
【請求項３】
前記半可溶接合は薄膜抵抗である請求項１に記載のプログラム可能なリードオンリメモリ。
【請求項４】
前記薄膜抵抗はシリコンクロミウムを含む請求項３に記載のプログラム可能なリードオンリメモリ。
【請求項５】
前記半可溶接合メモリセルの各々は、ビットラインとワードラインとの間に接続された半可溶接合と選択スイッチとを含む請求項３に記載のプログラム可能なリードオンリメモリ。
【請求項６】
前記選択スイッチは半導体スイッチを含む請求項１に記載のプログラム可能なリードオンリメモリ。
【請求項７】
前記センスアンプ回路は複数のセンス回路を含み、
各センス回路は、基準セルと、対応付けられた半可溶接合メモリセルからのメモリ電流および前記基準セルからの基準電流に応答して前記メモリ電流と前記基準電流との相対値を表わす論理出力を供給する比較回路と、を含む請求項２に記載のプログラム可能なリードオンリメモリ。
【請求項８】
前記比較回路は、
前記メモリ電流をミラー化するためのカレントミラーと、
前記ミラー化されたメモリ電流および前記基準電流に応答して前記メモリ電流と前記基準電流との相対値を表わす論理出力を供給する検出回路と、
を含む請求項７に記載のプログラム可能なリードオンリメモリ。
【請求項９】
前記検出回路は、
前記ミラー化されたメモリ電流と前記基準電流とを合計するためのセンスノードと、
前記センスノードに応答して前記メモリ電流と前記基準電流との相対値を表わす論理出力を供給するインバータと、
を含む請求項８に記載のプログラム可能なリードオンリメモリ。
【請求項１０】
前記比較回路は、前記半可溶接合メモリセルおよび前記カレントミラーの一端に接続された１つの入力と、前記基準セルおよび前記カレントミラーの他端に接続された他の入力と、を有する差動アンプを含む請求項８に記載のプログラム可能なリードオンリメモリ。
【請求項１１】
前記センスアンプ回路は複数のセンス回路を含み、
各センス回路は、基準セルと、対応付けられた半可溶接合メモリセルからのメモリ電流および前記基準セルからの基準電流に応答する比較回路と、を含み、
前記基準セルは前記半可溶接合メモリセルの選択スイッチに整合された選択スイッチおよび基準インピーダンスを含む請求項５に記載のプログラム可能なリードオンリメモリ。
【請求項１２】
前記基準インピーダンスは前記損傷していないインピーダンスと前記溶断したインピーダンスとの間のデフォルトインピーダンスを含む請求項１１に記載のプログラム可能なリードオンリメモリ。
【請求項１３】
前記基準インピーダンスは前記デフォルトインピーダンスと前記損傷していないインピーダンスとの間の低マージンのインピーダンスを含む請求項１２に記載のプログラム可能なリードオンリメモリ。
【請求項１４】
前記基準インピーダンスは前記デフォルトインピーダンスと前記溶断したインピーダンスとの間の高マージンのインピーダンスを含む請求項１２に記載のプログラム可能なリードオンリメモリ。
【請求項１５】
前記基準インピーダンスは前記損傷していないインピーダンスとゼロとの間の短絡マージンのインピーダンスを含む請求項１１に記載のプログラム可能なリードオンリメモリ。
【請求項１６】
半可溶接合メモリセルのマトリックスを具備し、各半可溶接合メモリセルは損傷していないインピーダンスと短絡したインピーダンスとを有する半可溶接合を含み、
少なくとも１つの選択されたビットラインに電流を印加するためのビットライン電圧供給切り換え回路と、
ワードラインを選択するためのワードラインアドレスデコーダと、
選択されたワードラインおよびビットラインの交点によって識別された前記半可溶接合メモリセルにおける前記半可溶接合を溶断するためのプログラム制御論理回路と、
をさらに具備し、
前記半可溶接合はダイオード接合であるプログラム可能なリードオンリメモリ。
【請求項１７】
半可溶接合メモリセルを有するプログラムされたプログラム可能なＲＯＭをマージンテストする方法であって、各半可溶接合メモリセルは損傷していないインピーダンスと溶断したインピーダンスとを有する半可溶接合を含み、
半可溶接合メモリセルおよび基準セルに供給電圧を印加するステップと、
前記基準セルにおいて前記損傷していないインピーダンスと前記溶断したインピーダンスとの間のデフォルトインピーダンスを使用するステップと、
前記基準セルからの電流を前記半可溶接合メモリセルからの電流と比較するステップと、
前記半可溶接合メモリセルの前記半可溶接合が損傷していないかまたは溶断したかを判定するステップと、
を有する方法。
【請求項１８】
前記デフォルトインピーダンスと前記溶断したインピーダンスとの間の高マージンのインピーダンスを使用するステップと、
前記半可溶接合メモリセルの前記半可溶接合が所定の高マージン内で溶断したか否かを判定するステップと、
をさらに含む請求項１７に記載の方法。
【請求項１９】
前記デフォルトインピーダンスと前記損傷していないインピーダンスとの間の低マージンのインピーダンスを使用するステップと、
前記半可溶接合メモリセルの前記半可溶接合が所定の低マージン内で損傷していないか否かを判定するステップと、
をさらに含む請求項１７に記載の方法。
【請求項２０】
半可溶接合メモリセルを有するプログラムされていないＲＯＭをマージンテストする方法であって、各半可溶接合メモリセルは損傷していないインピーダンスと溶断したインピーダンスとを有する半可溶接合を含み、
半可溶接合メモリセルおよび基準セルに供給電圧を印加するステップと、
前記基準セルにおいて前記損傷していないインピーダンスとゼロとの間の短絡インピーダンスを使用するステップと、
前記基準セルからの電流を前記半可溶接合メモリセルからの電流と比較するステップと、
前記半可溶接合メモリセルの前記半可溶接合が損傷していないかまたは短絡したかを判定するステップと、
を有する方法。
【請求項２１】
半可溶接合メモリセルを有するプログラムされたプログラム可能なＲＯＭをマージンテストする方法であって、各半可溶接合メモリセルは損傷していないインピーダンスと溶断したインピーダンスとを有する半可溶接合を含み、
半可溶接合メモリセルおよび基準セルに供給電圧を印加するステップと、
前記基準セルにおいて前記損傷していないインピーダンスと前記溶断したインピーダンスとの間のデフォルトインピーダンスを使用するステップと、
前記基準セルからの電流を前記半可溶接合メモリセルからの電流と比較するステップと、
前記半可溶接合メモリセルの前記半可溶接合が損傷していないかまたは溶断したかを判定するステップと、
を有する方法。
【請求項２２】
前記プログラム制御論理回路は、前記半可溶接合の各々を通して約１００ｍＡより少ない電流を流すことによって前記半可溶接合を溶断する請求項１に記載のプログラム可能なリードオンリメモリ。
【請求項２３】
前記プログラム制御論理回路は、前記半可溶接合の各々を通して約２．６ｍＡの電流を流すことによって前記半可溶接合を溶断する請求項１に記載のプログラム可能なリードオンリメモリ。
【請求項２４】
前記薄膜抵抗の各々は、アクティブ回路と直接に接続している請求項３に記載のプログラム可能なリードオンリメモリ。
【請求項２５】
前記半可溶接合は、約１００ｍＡより少ない電流を流すことによって溶断される薄膜抵抗である請求項１７に記載の方法。
【請求項２６】
前記半可溶接合は、約２．６ｍＡの電流を流すことによって溶断される薄膜抵抗である請求項１７に記載の方法。
【請求項２７】
前記半可溶接合は、アクティブ回路と直接に接続している薄膜抵抗である請求項１７に記載の方法。
【誤訳訂正２】
【訂正対象書類名】明細書
【訂正対象項目名】０００７
【訂正方法】変更
【訂正の内容】
【０００７】
好ましい実施形態において、前記ビットラインに接続されたセンスアンプ回路と、前記センスアンプ回路が前記ワードラインアドレスデコーダによってアドレス指定された前記半可溶接合メモリセルにおける前記半可溶接合の状態を読み出すことを可能とするための読み出し制御論理回路と、が存在することが可能である。前記半可溶接合は薄膜抵抗とすることが可能であり、それらはシリコンクロミウムで作られることが可能である。それらはダイオード接合のような半逆可溶接合（semi anti-fusible link）とすることが可能である。各半可溶接合メモリセルは、ビットラインとワードラインとの間に接続された半可溶接合と選択スイッチとを含むことが可能である。前記選択スイッチは半導体スイッチを含むことが可能である。前記センスアンプ回路は複数のセンス回路を含み、各センス回路は、基準セルと、対応付けられた半可溶接合メモリセルからのメモリ電流および前記基準セルからの基準電流に応答してそれらの電流の相対値を表わす論理出力を供給する比較回路と、を含むことが可能である。前記比較回路は、前記メモリ電流をミラー化するためのカレントミラーと、前記ミラー化されたメモリ電流および前記基準電流に応答して前記メモリ電流と前記基準電流との相対値を表わす論理出力を供給する検出回路と、を含むことが可能である。前記検出回路は、前記ミラー化されたメモリ電流と前記基準電流とを合計するためのセンスノードと、前記センスノードに応答して前記メモリ電流と前記基準電流との相対値を表わす論理出力を供給するインバータと、を含むことが可能である。前記比較回路は、前記半可溶接合メモリセルおよび前記カレントミラーの一端に接続された１つの入力と、前記基準セルおよび前記カレントミラーの他端に接続された他の入力と、を有する差動アンプを含むことが可能である。前記基準セルは前記半可溶接合メモリセルの選択スイッチおよび基準インピーダンスに整合された基準選択スイッチを含むことが可能である。前記基準インピーダンスは前記損傷していないインピーダンスと前記溶断したインピーダンスとの間のデフォルトインピーダンスを含むことが可能である。前記基準インピーダンスは前記デフォルトインピーダンスと前記損傷していないインピーダンスとの間の低マージンのインピーダンスを含むことが可能である。それは前記デフォルトインピーダンスと前記溶断したインピーダンスとの間の高マージンのインピーダンスを含むことが可能である。それは前記損傷していないインピーダンスとゼロとの間の短絡マージンのインピーダンスを含むことが可能である。
【誤訳訂正３】
【訂正対象書類名】明細書
【訂正対象項目名】００１４
【訂正方法】変更
【訂正の内容】
【００１４】
半可溶接合は典型的に、損傷していない（intact）状態および溶断した（blown）状態を有する薄膜抵抗であり、損傷していないとき第１の０でない抵抗値および溶断したとき第２のより高いが有限の抵抗値を有する接合を有する。これは接合を通して所定の電流を流すことによって遂行される。本発明は、例えばシリコンクロミウム（ＳｉＣｒ）から作られた薄膜半可溶接合がそれを通して２．６ｍＡ程度の少ないプログラム電流を流すことによって溶断するために十分小さく作り得ることを実現する。そのような半可溶接合は典型的に１．４ｋΩの損傷していない抵抗値および少なくとも２０ｋΩ、典型的に３０ｋΩの溶断した抵抗値を有する。大部分がポリシリコンで作られた集積されたヒューズを溶断するために現在必要とされるプログラム電流は、２００ｍＡより大きいまたは約２００ｍＡのおおよそ２つの種類の大きさであった。本発明によって可能とされるより低い電流は、結果として１回のみプログラム可能なリードオンリメモリの実現においてスイッチのようなより小さい回路となる。集積されたヒューズに対する本発明の半可溶接合メモリセルのさらなる効果は、損傷していない状態から溶断した状態への接合のプログラミングが集積回路上の周辺の機能および層を破壊しない点で良性または穏やかであることである。本発明において使用可能な半可溶接合は、２００２年６月１２日にJonathan Audyによって提出され、発明の名称を“半可溶接合システム”とする米国特許第６，２４６，２４３号明細書において開示され、および、２００４年２月１２日にDenis Doyleによって出願され、発明の名称を“多層集積回路のための半可溶接合システムおよびその製造方法”とする米国特許出願第１０／７７７，３３７号明細書において開示された半可溶接合であり、これらの両方はその全体を引用してここに組み込まれる。
【誤訳訂正４】
【訂正対象書類名】明細書
【訂正対象項目名】００１８
【訂正方法】変更
【訂正の内容】
【００１８】
メモリセル１３のより詳細な単純化された図である図２は、例えばＮＭＯＳトランジスタ４３のような選択スイッチ４２、上述した薄膜抵抗４５のような半逆可溶接合（semi-antifusible link）４４またはダイオード４６を含む。ダイオードが半可溶接合として用いられるならば、接合の“溶断”はダイオード接合を横切る逆極性の例えば６ボルトのブレークダウン電圧を供給することによって実行される。従来のダイオード型メモリは逆可溶接合であり、すなわち、解放から短絡にプログラムされる。プログラム制御論理回路は、３入力のＮＡＮＤゲート４７を含むことが可能であり、DATA-IN信号、PROG信号、マスタヒューズイネーブル（MASTER-EN）信号が全てハイであるとき、出力はローまたはゼロである。これは、対応付けられたスイッチ、（図５の１４ａを参照）ビットライン電圧供給切り換え回路１４に含まれる複数のうち１つ、がビットラインをＶｓｕｐに接続することを引き起こす。これはプログラミング電流Ｉｐｒｏｇが、表わされているようにＰＭＯＳトランジスタ４９とすることが可能であるビットライン選択スイッチ１４ａ、そして半可溶接合４４および選択スイッチ４２を通して流れることを引き起こす。比較的少ない電流、例えば半可溶接合４４を溶断するのに十分な２．６ｍＡが必要とされる全てである。説明を通してトランジスタはＮＭＯＳおよびＰＭＯＳ型トランジスタとして表わされているが、ＣＭＯＳ、バイポーラ、または任意の他の適切な半導体素子とすることが可能である。