【事件の表示】
　特願２００２−２９１５３１「メモリシステム」拒絶査定不服審判事件〔平成１５年　６月２７日出願公開、特開２００３−１７８５９１〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯、本願発明
　本願は、特許法第４１条に基づく優先権主張を伴う平成４年１２月１７日（優先日：平成３年１２月１９日、出願番号：特願平３−３５４８７２号）に出願された特願平４−３５５１４９号の特許出願の一部を、平成１４年１０月３日に特許法第４４条第１項の規定により分割して新たな特許出願としたものであって、その請求項１に係る発明（以下、「本願発明」という。）は、平成１５年２月１８日付けの手続補正書によって補正された明細書及び図面の記載からみて、特許請求の範囲の請求項１に記載された次のとおりのものと認める。
　
【請求項１】
　複数の不揮発性半導体メモリを有するメモリシステムにおいて、少なくとも二つ以上の不揮発性半導体メモリの夫々は、
　ほぼマトリクス状に配列された複数のメモリセルを有し、前記メモリセルのうちの選択した行に並ぶもののデータをパラレルに複数のデータレジスタに転送し、それらのデータレジスタ内のデータをシリアルに外部に出力し、順次この動作を繰り返えす、ページ読み出し可能な不揮発性半導体メモリであって、
　外部から入力される読み出しスタート番地を記憶するアドレス入力手段と、
　前記データレジスタに接続されたバスと、
　前記バスに接続された出力バッファと、
　前記出力バッファと前記アドレス入力手段とに接続された入出力端子と、
　前記アドレス入力手段に記憶されたアドレスを読み出しクロック信号に応答してインクリメントするアドレス制御手段と、
　前記データレジスタからの１ページ分のデータ出力の終了後に、前記メモリセルのデータを前記データレジスタに転送する、読み出し手段と、
　前記読み出し手段により前記転送が行われている間、アクセス不可を示すビジー信号を外部に出力する、ビジー信号出力端子と、
を有し、
　第１の論理状態の前記読み出しクロック信号により前記出力バッファがイネーブルされ、
　前記読み出しクロック信号の一連の遷移のうち、先頭の遷移に応答して前記読み出しスタート番地に格納されたデータを出力し、
　前記アドレスはカラムアドレスとロウアドレスとを含み、このカラムアドレスを前記読み出しクロック信号に応答して順次インクリメントし、前記カラムアドレスがページ内の最終カラムアドレスに達すると前記ロウアドレスをインクリメントし、かつ、前記カラムアドレスを次ページ内の先頭カラムアドレスに設定して、この次ページのデータ読み出しを開始するものとして構成されており、
　さらに、前記少なくとも二つ以上の不揮発性半導体メモリの前記ビジー信号出力端子同士、および前記少なくとも二つ以上の不揮発性半導体メモリの前記入出力端子同士を共通に接続した
ことを特徴とするメモリシステム。
　　　
２．刊行物に記載されている発明
（１）刊行物１記載発明
　これに対し、原査定の拒絶の理由に引用された、特開昭５９−５６２７６号公報（以下、「刊行物１」という。）には、半導体記憶装置に関して、図面と共に以下の記載がなされている。（なお、システム上、審決中に「アッパーライン」を入力できないため、本審決中では代わりに「アンダーライン」を用いている。）
　
ａ．第１図において、１は６４ｋビットのメモリセルが例えば２５６×２５６ビットのようなマトリックス状に配設されてなるメモリセルアレイである。
　２ａ、２ｂはアドレスバッファ回路で、このアドレスバッファ回路２ａ、２ｂには、図示しないＣＰＵ（マイクロプロセッサ）等から２回に分けて与えられるＸ系のアドレス信号Ａｘ０〜Ａｘ７とＹ系のアドレス信号Ａｙ０〜Ａｙ７が入力される。
　３ａ、３ｂは上記アドレスバッファ回路２ａ、２ｂの出力信号をａｘｉ、
ａ
ｘｉ
ａ
ｙｉ
　
ｂ．また、上記実施例では一例として６４ｋビットＲＡＭに適用した場合を説明したが本発明は２５６ｋビットＲＡＭやＲＯＭ等にも適用することができる。（第４頁右下欄第１１行〜同欄第１４行）　
　
ｃ．次に、本発明の他の実施例を第５図を用いて説明する。　
　この実施例は、センスアンプ８の次段にバッファレジスタ９を設けることにより、読出し動作の高速化を図ったものである。
　上記センスアンプ８とバッファレジスタ９との間には、内部信号発生回路４から出力される制御信号φＳＢによってコントロールされて回路間を接続、または遮断するためのスイッチ回路１０が設けられている。すなわち、スイッチ回路１０は、内部信号発生回路４からの制御信号φＳＢによって、センスアンプ８の出力をバッファレジスタ９へ伝える状態と、伝えない状態とのいずれかにされる。
　また、この実施例では、アドレスバッファ回路２ａ、２ｂの後段に、外部アドレスと内部アドレスの切換えを行なうスイッチ回路６ａ、６ｂが設けられている。スイッチ回路６ａ，６ｂは内部信号発生回路４から出力される制御信号φｓによって、アドレスバッファ回路２ａ，２ｂの出力信号またはカウンタ５ａ，５ｂの出力を選択的にＸデコーダ３ａとＹデコーダ３ｂに供給するようにされている。カウンタ５ａはカウンタ５ｂからのキャリーＣＲによってカウントアップされるようにされている。　
　第５図の実施例の回路では、シリアルアクセスモード時にメモリセルアレイ１内のデータを、第４図（Ｃ）に示すように、所望の行から所望の行まで連続的に読み出すことができる。（第５頁左上欄第１１行〜同頁右上欄第１８行）　
　
ｄ．しかして、シリアルアクセスモード時には、内部信号発生回路４からの制御信号φｃによって、ＣＰＵ等から供給される先頭アドレスを示すアドレス信号Ａｘｉがカウンタ５ａに取り込まれる。そして、内部制御信号φｓによってスイッチ回路６ａが切り換えられて、アドレスバッファ２ａの出力信号が遮断されて、カウンタ５ａの出力がＸデコーダ３ａに供給される。その結果、先頭アドレスを含む一行のデータがセンスアンプ８に読み出される。読み出された一行分のデータは全ビット同時に、バッファレジスタ９に転送される。一方、カウンタ５ｂは、内部信号発生回路４から供給されるクロックＣによってカウントアップされる。このカウンタ５ｂの出力を受けてＹデコーダ３ｂがバッファレジスタ９に保持されているデータを１ビットずつ順次出力させる。バッファレジスタ９のデータが、Ｙデコーダ３ｂによって順次読み出されているとき、バッファレジスタ９とセンスアンプ８とは、スイッチ回路１０によって切り離され、センスアンプ８にはメモリセルアレイ１から次の行のデータが読み出されて保持されるようにされている。
　これによって、ワード線の選択レベルへの立上がりの遅れによる読出し動作の遅れが見かけ上なくなり高速読出し動作が可能とされる。（第５頁左下欄第１０行〜同頁右下欄第１４行）　
　
ｅ．読み出すべき最初の行、以降の行のデータの読出しは、例えば、前の行のデータがバッファレジスタ９に転送され、カウンタ５ｂがカウントアップされ始めた後、カウンタ５ｂが完全にオーバーフローする前に、カウンタ５ｂからカウンタ５ａにキャリーが送られてカウンタ５ａが一だけカウントアップされるようにすればよい。これによって、バッファレジスタ９の読出しが終了する前に、次の行のワード線が駆動されて、データがセンスアンプ８に読み出されているようにされる。（第５頁右下欄第１５行〜第６頁左上欄第４行）　
　
　これらの記載から、刊行物１には、次の発明（以下、「刊行物１記載発明」という。）が記載されていると認められる。
　
　６４ｋビットのメモリセルが例えば２５６×２５６ビットのようなマトリクス状に配設されてなるメモリセルアレイ１と、メモリセルアレイ１の中からＸ系のアドレス信号Ａｘｉ、Ｙ系のアドレス信号Ａｙｉに対応する一のメモリセルを選択するためのＸデコーダ３ａおよびＹデコーダ３ｂを有し、所望の行から所望の行まで連続的に読み出すことができるＲＯＭであって、
　入出力バッファ７に接続された入力端子Ｄｉｎ及び出力端子Ｄｏｕｔと、
　内部信号発生回路４から供給されるクロックＣによってカウントアップするカウンタ５ｂとを有し、
　シリアルアクセスモード時には、
　内部信号発生回路４からの制御信号φｃによって、ＣＰＵ等から供給される先頭アドレスを示すアドレス信号Ａｘｉがカウンタ５ａに取り込まれ、内部制御信号φｓによってスイッチ回路６ａが切り換えられて、アドレスバッファ２ａの出力信号が遮断されて、カウンタ５ａの出力がＸデコーダ３ａに供給され、先頭アドレスを含む一行のデータがセンスアンプ８に読み出され、読み出された一行分のデータは全ビット同時に、バッファレジスタ９に転送され、
　カウンタ５ｂの出力を受けてＹデコーダ３ｂがバッファレジスタ９に保持されているデータを１ビットずつ順次出力させ、
　バッファレジスタ９のデータが、Ｙデコーダ３ｂによって順次読み出されているとき、バッファレジスタ９とセンスアンプ８とは、スイッチ回路１０によって切り離され、センスアンプ８にはメモリセルアレイ１から次の行のデータが読み出されて保持され、
　ワード線の選択レベルへの立上がりの遅れによる読出し動作の遅れが見かけ上なくなり高速読出し動作を可能にするために、前の行のデータがバッファレジスタ９に転送され、カウンタ５ｂがカウントアップされ始めた後、カウンタ５ｂが完全にオーバーフローする前に、カウンタ５ｂからカウンタ５ａにキャリーが送られてカウンタ５ａが一だけカウントアップされるようにして、バッファレジスタ９の読出しが終了する前に、次の行のワード線が駆動されて、データがセンスアンプ８に読み出されているように構成されているＲＯＭ。
　
（２）刊行物２記載発明
　また、原査定の拒絶の理由に引用された、特開平３−５８３８４号公報（以下「刊行物２」という。）には、図面とともに、以下の記載がなされている。
　
ａ．第ｌ図には、この発明が適用されたシリアルアクセスメモリの一実施例のブロック図が示されている。同図の各ブロックを構成する回路素子は、公知の半導体集積回路の製造技術により、特に制限されないが、単結晶シリコンのような１個の半導体基板上において形成される。（第２頁右下欄第２０行〜第３頁左上欄第５行）　
　
ｂ．メモリアレイＭＡＲＹを構成するワード線は、特に制限されないが、Ｘ
アドレスデコーダＸＤに結合され、択一的に選択状態とされる。　
　ＸアドレスデコーダＸＤには、先頭ＸアドレスバッファＸＢＳから、８ビットの内部アドレス信号ｘ０〜ｘ７が供給される。（第３頁右下欄第７行〜同欄第１２行）　
　　　
ｃ．ＹアドレスデコーダＹＤには、特に制限されないが、先頭Ｙアドレスバ
ッファＹＢＳから８ビットの内部アドレス信号ｙ０〜ｙ７が供給される。（第４頁左上欄第１４行〜同欄第１６行）　
　　　
ｄ．データ入出力端子Ｄ０〜Ｄ７には、特に制限されないが、アドレスセットサイクルにおけるチップイネーブル信号
ＣＥ
ＡＳ
　　　
ｅ．したがって、まずタイミング信号φｘｓが一時的にハイレベルとされる
ことで、先頭Ｘアドレスｘｓａが先頭ＸアドレスバッファＸＢＳに取り込まれ、続いてタイミング信号φｘｅが一時的にハイレベルとされることで、最終Ｘアドレスｘｅａが最終ＸアドレスバッファＸＢＥに取り込まれる。さらに、タイミング信号φｙｓが一時的にハイレベルとされることで、先頭Ｙアドレスｙｓａが先頭ＹアドレスバッファＹＢＳに取り込まれ、タイミング信号φｙｅが一時的にハイレベルとされることで、最終Ｙアドレスｙｅａが最終ＹアドレスバッファＹＢＥに取り込まれる。（第６頁左上欄第１３行〜同頁右上欄第４行）　
　
ｆ．第３図において、シリアルアクセスメモリは、上記アドレスセットサイ
クルに引き続き、シリアル入出力イネーブル信号
ＳＥ
ＳＥ
　シリアルアクセスメモリでは、特に制限されないが、シリアル入出力イネーブル信号
ＳＥ
　シリアルアクセスメモリでは、さらに、シリアルクロック信号ＳＣの立ち上がりエッジに同期して、タイミング信号φｙｃが一時的にハイレベルとされる。このため、先頭ＹアドレスバッファＹＢＳが歩進され、その計数値すなわち内部アドレス信号ｙ０〜ｙ７が、ｙｓａ＋１となる。
　ところで、次のバスサイクルにおいてＤＭＡコントローラが一時的にバス権を失った場合、メモリ制御ユニットは、特に制限されないが、第３図に例示されるように、シリアルクロック信号ＳＣを停止せず、かつチップイネーブル信号
ＣＥ
ＳＥ
　
ｇ．シリアル入出力イネーブル信号
ＳＥ
　以下、上記のようなシリアル読み出し動作と先頭ＸアドレスバッファＸＢＳ及び先頭ＹアドレスバッファＹＢＳの歩進動作が繰り返される。（第７頁左上欄第２行〜同欄第１６行）　
　
ｈ．第１図には、出力バッファＯＢと入力バッファＩＢとが接続されたデータ入出力端子Ｄ０〜Ｄ７が示され、入力バッファＩＢには、先頭Ｘアドレスｘｓａ、先頭Ｙアドレスｙｓａを記憶する先頭ＸアドレスバッファＸＢＳ、先頭ＹアドレスバッファＹＢＳが接続されていることが示されている。
　
　これらの記載から、刊行物２には、次の発明（以下、「刊行物２記載発明」という。）が記載されていると認められる。
　
　アドレスセットサイクルやシリアル読み出し又は書き込みモードを意識することなく、所定の周波数を有するシリアルクロック信号ＳＣが連続的に供給され、出力バッファＯＢと入力バッファＩＢとが接続されたデータ入出力端子Ｄ０〜Ｄ７を有し、入力バッファＩＢには、先頭Ｘアドレスｘｓａ、先頭Ｙアドレスｙｓａを記憶する先頭ＸアドレスバッファＸＢＳ、先頭ＹアドレスバッファＹＢＳが接続され、データ入出力端子Ｄ０〜Ｄ７に、先頭Ｘアドレスｘｓａ、先頭Ｙアドレスｙｓａを供給して、シリアル読み出し動作を実行する半導体集積回路のシリアルアクセスメモリにおいて、
　シリアルクロック信号ＳＣの所定の位相において、そのレベルが変化されるシリアル入出力イネーブル信号
ＳＥ
　シリアルクロック号ＳＣの各立ち上がりエッジにおいて、先頭ＹアドレスバッファＹＢＳが歩進され、同様なシリアル読み出し動作が実行され、シリアルクロック信号ＳＣの各立ち上がりエッジにおいて、さらに先頭ＹアドレスバッファＹＢＳが歩進され、
　先頭ＹアドレスバッファＹＢＳの計数値すなわち内部アドレス信号ｙ０〜ｙ７がその末尾のアドレスｙ２５５に達したとき、タイミング信号φｙｃと同時にタイミング信号φｘｃが一時的にハイレベルとされる結果、先頭ＸアドレスバッファＸＢＳの計数値すなわち内部アドレス信号ｘ０〜ｘ７が歩進され、次のアドレスｘｓａ＋ｌとなり、
　以下、上記のようなシリアル読み出し動作と先頭ＸアドレスバッファＸＢＳ及び先頭ＹアドレスバッファＹＢＳの歩進動作が繰り返されるシリアルアクセスメモリ。　
　
３．本願発明と刊行物１記載発明との対比　
（１）対比
　本願発明と刊行物１記載発明とを対比すると、刊行物１記載発明の「入出力バッファ７」、「入力端子Ｄｉｎ及び出力端子Ｄｏｕｔ」、「クロックＣ」は、その機能からみて、本願発明の「出力バッファ」、「入出力端子」、「読み出しクロック信号」に相当し、ＲＯＭ（リード・オンリ・メモリ）は、一般的に不揮発性半導体メモリであるので、刊行物１記載発明の「ＲＯＭ」は、本願発明の「不揮発性半導体メモリ」に相当している。
　また、「ページ内読み出しモード」に関する本願明細書及び図面の【０００７】の「図２５は、現在実用化されている４Ｍ  ＮＡＮＤ構造半導体メモリの動作モードを説明した図面であり、図２５（ａ）に示すようにカラム方向に５１２ビット×８（Ｉ／Ｏ）＝４０９６本のビット線が配置され、ロウ方向に１２８ＮＡＮＤ束×８ビット＝１０２４本のワード線が配置されている。…（中略）…読み出し時は、メモリセルのデータをデータレジスタに転送した後に特定カラムアドレスデータを読み出すランダム読み出しモード（図２５（ｄ））とデータレジスタの内容だけを読み出すページ内読み出しモード（図２５（ｅ））に分けられる。ロウ・アドレス（ページアドレス）が切り換わる場合はランダム読み出し状態となり、メモリセルのデータ読み出しに１０μsec の時間を要するが、カラムアドレス（ページ内アドレス）が切り換わる場合はページ読み出しが可能となり、７０nsecの高速読み出しが行なえる。」という記載から明らかなように、「ページ読み出し」とは「カラムアドレス（ページ内アドレス）が切り換わる場合の高速読み出し」のことであり、「ロウ」や「カラム」という用語の代わりに、「行」や「列」、または「Ｘ」や「Ｙ」という用語が使われることは、技術常識であるから、刊行物１記載発明の「Ｘ系のアドレス信号Ａｘｉ」、「Ｙ系のアドレス信号Ａｙｉ」、「１行」は、本願発明の「ロウアドレス」、「カラムアドレス」、「ページ」に相当し、刊行物１記載発明の「所望の行から所望の行まで連続的に読み出すことができるＲＯＭ」が、ページ読み出し可能なことは、明らかである。
　また、刊行物１記載発明の「カウンタ５ａ」は、内部信号発生回路４からの制御信号φｃによって、ＣＰＵ等から供給される先頭アドレスを示すアドレス信号Ａｘｉを取り込むから、本願発明の「外部から入力される読み出しスタート番地を記憶するアドレス入力手段」に相当している。
　そして、刊行物１記載発明において、「先頭アドレスを含む一行のデータがセンスアンプ８に読み出され、読み出された一行分のデータは全ビット同時に、バッファレジスタ９に転送され」る動作と、「バッファレジスタ９のデータが、Ｙデコーダ３ｂによって順次読み出され」る動作は、所望の行から所望の行まで連続的に繰り返されるから、刊行物１記載発明の「ＲＯＭ」が、本願発明の「データレジスタからの１ページ分のデータ出力の終了後に、前記メモリセルのデータを前記データレジスタに転送する、読み出し手段」に相当するものを有している。
　また、刊行物１記載発明において、クロックＣによってカウントアップするカウンタ５ｂからカウンタ５ａにキャリーが送られてカウンタ５ａが一だけカウントアップされ、カウンタ５ａの出力が供給されるＸデコーダ３ａにより先頭アドレスを含む一行のデータがセンスアンプ８に読み出され、カウンタ５ｂの出力が供給されるＹデコーダ３ｂによりバッファレジスタ９に保持されているデータが１ビットずつ順次出力されるから、本願発明のようにカラムアドレスを読み出しクロック信号に応答して順次インクリメントし、前記ロウアドレスをインクリメントし、かつ、前記カラムアドレスを次ページ内の先頭カラムアドレスに設定して、この次ページのデータ読み出しを開始するものとして構成されていることは明らかである。
　
（２）一致点及び相違点　
　したがって、本願発明と刊行物１記載発明との一致点及び相違点は、次のとおりである。
　
［一致点］
　ほぼマトリクス状に配列された複数のメモリセルを有し、前記メモリセルのうちの選択した行に並ぶもののデータをパラレルに複数のデータレジスタに転送し、それらのデータレジスタ内のデータをシリアルに外部に出力し、順次この動作を繰り返えす、ページ読み出し可能な不揮発性半導体メモリであって、
　外部から入力される読み出しスタート番地を記憶するアドレス入力手段と、
　出力バッファに接続された入出力端子と、
　前記データレジスタからの１ページ分のデータ出力の終了後に、前記メモリセルのデータを前記データレジスタに転送する、読み出し手段と、
　カラムアドレスを前記読み出しクロック信号に応答して順次インクリメントし、前記ロウアドレスをインクリメントし、かつ、前記カラムアドレスを次ページ内の先頭カラムアドレスの選択信号に設定して、この次ページのデータ読み出しを開始するものとして構成された不揮発性半導体メモリである点。
　
［相違点］
相違点ａ
　本願発明では、読み出し手段が、メモリセルのデータをデータレジスタに転送している間、アクセス不可を示すビジー信号を外部に出力する、ビジー信号出力端子を備え、複数個の不揮発性半導体メモリを有するメモリシステムであって、少なくとも二つの不揮発性半導体メモリのビジー信号出力端子同士、および入出力端子同士を共通に接続しているのに対して、
　刊行物１記載発明では、読み出し手段が、ビジー信号出力端子を備えず、複数個の不揮発性半導体メモリを有するメモリシステムでもない点。
　
相違点ｂ
　「出力バッファ」が、本願発明では、データレジスタに接続されたバスに接続されているのに対して、
　刊行物１記載発明では、バスに接続されていることが明らかでない点。
　
相違点ｃ
　本願発明では、「入出力端子」が、出力バッファとアドレス入力手段とに接続され、アドレス入力手段に記憶される「外部から入力される読み出しスタート番地」が、カラムアドレスとロウアドレスとを含み、前記読み出しクロック信号の一連の遷移のうち、先頭の遷移に応答して前記読み出しスタート番地に格納されたデータを出力し、アドレス入力手段に記憶されたアドレスを読み出しクロック信号に応答してインクリメントするアドレス制御手段を有しているのに対して、
　刊行物１記載発明では、「入出力端子」がアドレス入力手段には接続されず、アドレス入力手段に記憶される「外部から入力される読み出しスタート番地」がカラムアドレスを含まず、アドレス入力手段に記憶されたアドレスを読み出しクロック信号に応答してインクリメントするアドレス制御手段を有していない点。
　
相違点ｄ
　ロウアドレスをインクリメントするカラムアドレスが、本願発明では、ページ内の最終カラムアドレスであるのに対して、
　刊行物１記載発明では、ワード線の選択レベルへの立上がりの遅れによる読出し動作の遅れが見かけ上なくなり高速読出し動作を可能にするために、カウンタ５ｂが完全にオーバーフローする、つまりページ内の最終カラムアドレスよりも前のカラムアドレスである点。　
　
相違点ｅ
　本願発明では、読み出しクロック信号の第１の論理状態において出力バッファがイネーブルされるのに対して、
　刊行物１記載発明では、出力バッファのイネーブルについて明らかでない点。　
　
４．相違点についての当審の判断　
（１）相違点ａについて
　特開平２−９４１９８号公報（第４頁右下欄第１行〜同欄第１８行の「Ｅ２ＰＲＯＭアレイ１１のビット線の本数を５１２本とし、シフトレジスタ１６はこのビット線本数の４倍の容量を持つ。…（中略）…Ｒ／
Ｂ
Ｂｕｓｙ
Ｂ
ＢＵＳＹ
　また、特開昭６３−４８６８８号公報（図の「各メモリＭ１〜Ｍ４のアドレス入力端Ａｄｄ、リード出力端ＯＵＴ、ライト入力端ＩＮ、コントロール回路Ｃ１〜Ｃ４に共通に入力されるコントロールバス３上のリード／ライト制御信号Ｒ／Ｗ」、第１頁左下欄第１９行〜同頁右上欄第１行の「この発明は、ＥＥＰＲＯＭとかＥＡＲＯＭなどと呼ばれている電気的に記憶内容を書き換え可能な不揮発性メモリを用いたメモリ装置に関する。」参照）、特開平３−２５２９９３号公報（第２図の「Ｅ２ＰＲＯＭの情報書き込み装置の、アドレス信号線ｌ−１、データ信号線ｌ−２、リード／ライト信号線ｌ−３」参照）等により、複数個の不揮発性半導体メモリによってメモリシステムを構成して、少なくとも二つの不揮発性半導体メモリの端子を共通に接続することは周知であるから、刊行物１記載発明の不揮発性半導体メモリを複数用いてメモリシステムとして構成し、少なくとも二つの不揮発性半導体メモリのビジー信号出力端子同士、および入出力端子同士を共通に接続することも、当業者が適宜なし得る設計事項にすぎない。
　
（２）相違点ｂについて
　特開昭６１−１３９９９０号公報（第１図の「Ｉ／Ｏバス９」参照）、特開昭６１−２３９４９１号公報（第５図の「データ・バス・ラインＤＢ」参照）、特開平２−８９３３号公報（第１図、第３図のリードデータレジスタ６とデータ出力バッファ１１との間の出力バスである「データ線２１」参照）等により、データレジスタに接続されたバスを介してデータレジスタからのデータを出力することは、周知なので、刊行物１記載発明において、データレジスタからのデータを出力する「出力バッファ」にデータレジスタに接続されたバスを接続することは、当業者が適宜なし得る設計事項にすぎない。
　
（３）相違点ｃ、ｄについて
　刊行物２記載発明の「出力バッファＯＢ」、「先頭Ｘアドレスｘｓａ、先頭Ｙアドレスｙｓａを記憶する先頭ＸアドレスバッファＸＢＳ、先頭ＹアドレスバッファＹＢＳ」、「データ入出力端子Ｄ０〜Ｄ７」は、それぞれ、本願発明の「出力バッファ」、「外部から入力される読み出しスタート番地を記憶するアドレス入力手段」、「入出力端子」に相当している。
　また、刊行物２記載発明では、「シリアルクロック号ＳＣの各立ち上がりエッジにおいて、先頭ＹアドレスバッファＹＢＳが歩進され、同様なシリアル読み出し動作が実行され、シリアルクロック信号ＳＣの各立ち上がりエッジにおいて、さらに先頭ＹアドレスバッファＹＢＳが歩進され」るから、刊行物２記載発明の「シリアルクロック号ＳＣ」は、本願発明の「読み出しクロック信号」に相当し、刊行物２記載発明は、「アドレス入力手段に記憶されたアドレスを読み出しクロック信号に応答してインクリメントするアドレス制御手段」を有し、「カラムアドレスを読み出しクロック信号に応答して順次インクリメントする」ことは明らかである。
　また、刊行物２記載発明の「データ入出力端子Ｄ０〜Ｄ７」には、入力バッファＩＢが接続され、その入力バッファＩＢには、先頭Ｘアドレスｘｓａ、先頭Ｙアドレスｙｓａを記憶する先頭ＸアドレスバッファＸＢＳ、先頭ＹアドレスバッファＹＢＳが接続され、先頭Ｘアドレスｘｓａ、先頭Ｙアドレスｙｓａが供給されているから、刊行物２記載発明の「データ入出力端子Ｄ０〜Ｄ７」が、先頭Ｘアドレスｘｓａ、先頭Ｙアドレスｙｓａを記憶する先頭ＸアドレスバッファＸＢＳ、先頭ＹアドレスバッファＹＢＳに接続されているといえる。
　さらに、刊行物２記載発明では、シリアルクロック信号ＳＣの所定の位相において、そのレベルが変化されるシリアル入出力イネーブル信号
ＳＥ
　そして、刊行物２記載発明では、先頭ＹアドレスバッファＹＢＳの計数値すなわち内部アドレス信号ｙ０〜ｙ７がその末尾のアドレスｙ２５５に達したとき、先頭ＸアドレスバッファＸＢＳの計数値すなわち内部アドレス信号ｘ０〜ｘ７が歩進され、次のアドレスｘｓａ＋ｌとなり、以下、上記のようなシリアル読み出し動作と先頭ＸアドレスバッファＸＢＳ及び先頭ＹアドレスバッファＹＢＳの歩進動作が繰り返されるから、カラムアドレスが最終カラムアドレスに達すると前記ロウアドレスをインクリメントし、かつ、前記カラムアドレスを先頭カラムアドレスに設定して、次のデータ読み出しを開始することは明らかである。
　したがって、刊行物２記載発明は、本願発明の用語を用いると、次のような発明であると認められる。
　
　外部から入力されるカラムアドレスとロウアドレスとを含む読み出しスタート番地を記憶するアドレス入力手段と、
　出力バッファと前記アドレス入力手段とに接続された入出力端子と、
　アドレス入力手段に記憶されたアドレスを読み出しクロック信号に応答してインクリメントするアドレス制御手段と、
を有し、
　読み出しクロック信号の一連の遷移のうち、先頭の遷移に応答して読み出しスタート番地に格納されたデータを出力し、
　このカラムアドレスを読み出しクロック信号に応答して順次インクリメントし、前記カラムアドレスが最終カラムアドレスに達すると前記ロウアドレスをインクリメントし、かつ、前記カラムアドレスを先頭カラムアドレスに設定して、この次のデータ読み出しを開始することにより、外部から入力されるカラムアドレスとロウアドレスとを含む読み出しスタート番地からデータをシリアルに外部に出力する半導体メモリ。
　
　そうすると、刊行物１記載発明も刊行物２記載発明も、データをシリアルに外部に出力する半導体メモリであるから、刊行物１記載発明のシリアルアクセスモード時において、刊行物２記載発明のように外部から入力されるカラムアドレスとロウアドレスとを含む読み出しスタート番地からデータをシリアルに外部に出力するために、刊行物２記載発明の「アドレス入力手段」、「入出力端子」及び「アドレス制御手段」を用いて、読み出しクロック信号の一連の遷移のうち、先頭の遷移に応答して前記読み出しスタート番地に格納されたデータを出力し、アドレス入力手段に記憶されたアドレスを読み出しクロック信号に応答してインクリメントするアドレス制御手段を有するようにすることは、当業者が容易に想到し得ることである。
　また、刊行物１記載発明のシリアルアクセスモード時において、ワード線の選択レベルへの立上がりの遅れを問題にしなければ、ページ内の最終カラムアドレスよりも前のカラムアドレスである必要がないことは、当業者に自明であるから、ページ内の最終カラムアドレスに達するとロウアドレスをインクリメントするように構成することは、当業者が適宜なし得る設計事項にすぎない。
　
（４）相違点ｅについて
　特開昭６２−７１０９５号公報（第１頁左下欄第２０行〜同頁右下欄３行の「この発明は…（中略）…ニブルモードを備えたダイナミック型ＲＡＭに利用して有効な技術に関する。」、第６頁左下欄第１１行〜同頁右下欄３行の「カラムアドレスストローブ信号
ＣＡＳ
ＣＡＳ
ＣＡＳ
　
　そして、本願発明の奏し得る作用効果は、刊行物１記載発明、刊行物２記載発明、及び上記各周知技術から、当業者が容易に予測し得る程度のものである。
　
５．むすび　
　以上のとおりであるから、本願発明は、刊行物１記載発明、刊行物２記載発明、及び上記各周知技術から、当業者が容易に想到し得たものであるので、特許法第２９条第２項の規定により特許を受けることができない。
　
　よって、結論のとおり審決する。