【事件の表示】
　平成１１年特許願第１００６２３号「半導体記憶装置」拒絶査定不服審判事件〔平成１２年１０月２０日出願公開、特開２０００−２９３９９８〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯
　本願は、平成１１年４月７日の出願であって、平成１４年５月２１日付で拒絶査定がなされ、これに対し、平成１４年６月２７日に拒絶査定に対する審判請求がなされるとともに、平成１４年７月２５日付で手続補正がなされたものである。
　
２．平成１４年７月２５日付の手続補正についての補正却下の決定
［補正却下の決定の結論］
　平成１４年７月２５日付の手続補正を却下する。
［理由］
（１）補正後の本願発明
　本件補正により、特許請求の範囲の請求項３は、
「プリチャージ手段により所定のレベルにプリチャージされる第１及び第２のノードと、所定のアドレスデータが入力されたとき前記第１のノードをディスチャージして正規メインワード線を選択する正規行デコーダと、前記正規メインワード線に属するメモリセルに不良があると判定されたとき前記第１のノードを再びプリチャージする手段と、前記正規メインワード線に属するメモリセルに不良があると判定されたときのみ前記第２のノードをディスチャージして冗長メインワード線を選択する冗長デコーダと、前記正規メインワード線又は前記冗長メインワード線が確定したとき、前記正規メインワード線又は前記冗長メインワード線に続く下位アドレスに対応するサブワード線を選択するサブワードドライバとを具備することを特徴とする半導体記憶装置。」と補正された。
　上記補正は、請求項３に記載した発明を特定するために必要な事項である「前記第２のノードをディスチャージして冗長メインワード線を選択する冗長デコーダ」について「前記正規メインワード線に属するメモリセルに不良があると判定されたときのみ」との限定を付加するものであって、特許法第１７条の２第４項第２号の特許請求の範囲の減縮を目的とするものに該当する。
　そこで、本件補正後の前記請求項３に記載された発明（以下、「本願補正発明」という。）が特許出願の際独立して特許を受けることができるものであるか（特許法第１７条の２第５項において準用する同法第１２６条第４項の規定に適合するか）について以下に検討する。
　
（２）引用例
　原査定の拒絶の理由に引用された特開平１０−８３６９４号公報（以下、引用例という。）には、図面とともに以下の記載がある。
（ア）「【００４０】図１は本発明の分割ワードドライバ方式による半導体記憶装置の一実施例の構成を示す回路図である。本実施例が図１１に示した従来例と異なる点は主ワードドライバ制御信号としてノーマル用ＰＸの他に、リダンダンシ用主ワードドライバ制御信号ＰＸＲを用いる点である。
【００４１】図２は主ワードドライバ、図３はリダンダンシ用主ワードドライバの構成を示す図である。
【００４２】図２に示す、主ワードドライバは、ノーマル用制御信号ＰＸおよび部分デコード信号　　　　　　　　　　　　　　　
【００４３】　
　　　
　　　
　　
【外１７】　Ｘ２３４／Ｘ５６７／Ｘ８９
を入力し、その内容に応じてノーマル用主ワードＭＷＬ０を活性化する。
【００４４】図３に示すリダンダンシ用主ワードドライバは、リダンダンシ用主ワードドライバ制御信号ＰＸＲおよび部分デコード信号
【００４５】　
　　
【外１８】　Ｘ８９
を入力し、これらの内容に応じてリダンダンシ用主ワードＲＭＷＬを活性化する。
【００４６】図４はノーマル用主ワードドライバ制御信号ＰＸの生成回路の構成を示す図であり、図５は本実施例の特徴となるリダンダンシ用主ワードドライバ制御信号ＰＸＲの生成回路の構成を示す図である。
【００４７】図４中のＲＥＤは、外部より与えられたＸアドレスがリダンダンシアドレスであると判定され、その被置換ワードが１主ワード分（１主ワードにより活性化され４副ワード分）が不良である、つまり、隣接する４副ワード分が不良であるとされたときに活性化される信号である。」（第５頁左欄第９行−同頁右欄第６行）
　
（イ）「【００５５】図６はノーマル用分割ワードドライバ制御回路、図７はリダンダンシ用分割ワードドライバ制御回路を示しており、図６および図７に示す各回路は従来例の場合と同様に用いられている。
【００５６】図６に示すノーマル用分割ワードドライバ制御回路は、部分デコード信号　　　　　　　　　　　　
【００５７】　
　
　
【外２２】　Ｘ０，Ｘ１
、Ｘ０、Ｘ１および信号ＵＲＥＤを入力し、これらの内容に応じて分割ワードドライバ制御信号ＲＡ０〜ＲＡ３のそれぞれを内部昇圧電源電圧ＶＢＯＯＴレベルで活性化する。
【００５８】図７に示すリダンダンシ用分割ワードドライバ制御回路は、部分デコード信号　　　　　　　
【００５９】　
　
【外２３】　Ｘ０
、Ｘ０、および信号ＲＥＤ０、ＲＥＤ１を入力し、これらの内容に応じてリダンダンシ用分割ワードドライバ制御信号ＲＲＡ０〜ＲＲＡ３のそれぞれを内部昇圧電源電圧ＶＢＯＯＴレベルで活性化する。
【００６０】図８、図９は本実施例の動作波形図であり、各図を参照して本実施例の動作について説明する。信号名で、
【００６１】
　　　
【外２４】　ＲＡＳ
は外部入力信号、ＲＡＳ２Ｂ、
【００６２】　
　
　
　　　
　　　
　　
【外２５】　Ｘ０／Ｘ１，Ｘ２３４，Ｘ５６７，Ｘ８９
、ＹＥＳＴＡ、ＵＲＥＤ、ＲＥＤ０、ＲＥＤはＶCCドライブの内部信号、ＰＸ、ＰＸＲ、ＭＷＬ０、ＭＷＬ１、ＲＭＷＬ、ＲＡ０、ＲＲＡ０、ＷＬ０、ＷＬ４、ＲＷＬ０はＶＢＯＯＴドライブの内部信号である。
【００６３】上記のように構成される本実施例においては、図２乃至図７に示される回路により分割ワードドライバ回路が構成されることとなる。
【００６４】次に、図８および図９を参照して従来例の動作について説明する。
【００６５】（１）ノーマルワードＷＬ４がアクセスされた場合（図８参照）：
外部入力
【００６６】
　　　
【外２６】　ＲＡＳ
のＶＩＬ（入力Ｌｏｗレベル）によりＲＡＳ２ＢはＬｏｗ、ノーマル用主ワードドライバ制御信号ＰＸとリダンダンシ用主ワードドライバ制御信号ＰＸＲは共にＨｉｇｈとなり、一方
【００６７】
　　　
【外２７】　ＲＡＳ
のＶＩＬ時にラッチされたＸアドレスにより内部アドレス信号
【００６８】　
　
　
【外２８】　Ｘ０／Ｘ１
、その部分デコード信号
【００６９】　
　　　
　　　
　　
【外２９】　Ｘ２３４，Ｘ５６７，Ｘ８９　
等が活性化され、例えばノーマル用主ワードＭＷＬ１とリダンダンシ用主ワードＲＭＷＬが活性化される（リダンダンシによる置換が１主ワード分におよばない場合のためと高速化のため）。前記内部アドレス信号は、リダンダンシデコーダへも入力され、リダンダンシアドレスかどうか判定されるが、リダンダンシアドレスでないと判定されＵＲＥＤが活性化される。ＵＲＥＤと下位Ｘアドレス信号
【００７０】　
　
　
【外３０】　Ｘ０／Ｘ１
によりノーマル用分割ワードドライバ制御信号ＲＡ０が活性化され、ノーマル用副ワードＷＬ４が活性化される。このときリダンダンシ用主ワードは活性化されていてもリダンダンシデコーダによる判定でリダンダンシ用分割ワードドライバ制御信号ＲＲＡ０〜ＲＡ３は活性化されないため、リダンダンシ用副ワードＲＷＬ０〜ＲＷＬ３も活性化されない。
【００７１】（２）副カードＷＬ０が不良でＲＷＬ０がアクセスされた場合（図８参照）：副ワードＷＬ０が隣接するＷＬ１とショートしたり、ＷＬ０自身が異物によってリークパスを持ってしまう等の不良が発生した場合、前述の（１）ノーマルワードＷＬ４がアクセスされた場合と同様、外部より与えられたＸアドレスにより、例えばノーマル用主ワードＭＷＬ０とリダンダンシ用主ワードＲＭＷＬが活性化される。前記Ｘアドレスはリダンダンシデコーダによりリダンダンシ判定され、例えば、リダンダンシ活性化信号ＲＥＤ０が活性化される。この場合、不良箇所は１主ワード分、すなわち、１主ワードにより活性化される４副ワード分（例えば、ＷＬ０〜ＷＬ３の４副ワード）に及んでないので内部信号ＲＥＤは非活性である。ＲＥＤ０と下位Ｘアドレス信号
【００７２】　
　
【外３１】　Ｘ０
によりリダンダンシ用分割ワードドライバ制御信号ＲＲＡ０が活性化され、リダンダンシ用副ワードＲＷＬ０が活性化される。このときＷＬ０に不良が生じてもノーマル用分割ワードドライバ制御信号が活性化されないため、ＷＬ０も活性化されることがなく、内部昇圧電源電圧ＶＢＯＯＴからのリークは生じずそのレベルダウンも起きない。
【００７３】（３）主ワードＭＷＬ０が不良でＲＷＬ０がアクセスされた場合（図９参照）：主ワードＭＷＬ０が異物によりリークパスを持つ等の不良が発生した場合、前述の（１）、（２）の項目の場合と同様、外部より与えられたＸアドレスにより例えばノーマル用主ワードＭＷＬ０とリダンダンシ用主ワードＲＭＷＬが活性化されるが、リークによりＭＷＬ０はレベルが下がりはじめる。
【００７４】ところが、前記Ｘアドレスにより１主ワード分が不良でリダンダンシにより置換されたとリダンダンシ判定されるためにＲＥＤが活性化され、ノーマル用主ワードドライバ制御信号ＰＸが速やかに非活性化される。ＰＸの非活性化に応じて主ワードドライバＭＷＤ０も速やかに非活性化され主ワードＭＷＬ０を介した内部昇圧電源電圧ＶＢＯＯＴからのリーク、内部昇圧電源電圧ＶＢＯＯＴドライブによるすべての信号のレベルダウンも抑えられる。すなわちリダンダンシ用副ワードＲＷＬ０によりメモリセルの読み出し／書き込みは正常に行われる。」（第５頁左欄第４２行−第６頁右欄第４９行）
　
　引用例の図２には、主ワードドライバの構成が示されている。この主ワードドライバは、ＰＭＯＳトランジスタのゲートにノーマル用主ワードドライバ制御信号ＰＸが入力されており、該トランジスタのソースは電源電圧ＶＢＯＯＴに接続されている。該トランジスタのドレインの接続された接点を「第１の接点」と呼ぶことにすると、第１の接点はノーマル用主ワードドライバ制御信号ＰＸが
ローレ
になる
によ
たとき
ィスチ
ジさ
　
　また、図３には、リダンダンシ用主ワードドライバの構成が示されている。このリダンダンシ用主ワードドライバは、ＰＭＯＳトランジスタのゲートにリダンダンシ用主ワードドライバ制御信号ＰＸＲが入力されており、該トランジスタのソースは電源電圧ＶＢＯＯＴに接続されている。該トランジスタのドレインの接続された接点を「第２の接点」と呼ぶことにすると、第２の接点はリダンダンシ用主ワードドライバ制御信号ＰＸＲが
ロー
　
　また、図１を参照すると分割ワードドライバは、主ワードの信号と分割ワードドライバ制御信号とで駆
動
る
あ
　
　また、図９及び「【００７４】ところが、前記Ｘアドレスにより１主ワード分が不良でリダンダンシにより置換されたとリダンダンシ判定されるためにＲＥＤが活性化され、ノーマル用主ワードドライバ制御信号ＰＸが速やかに非活性化される。」という記載からすると、１主ワード分のメモリセルが不良の場合は、ノーマル用主ワードドライバ制御信号ＰＸがローレベルになることにより、主ワードドライバの第１の接点が再びプリチャージされることになる。
　
　したがって、引用例には、
「プリチャージ手段により所定のレベルにプリチャージされる第１及び第２の接点と、所定のアドレスデータが入力されたとき前記第１の接点をディスチャージして主ワードを選択する主ワードドライバと、１主ワード分のメモリセルが不良と判定されたとき前記第１の接点を再びプリチャージする手段と、所定の部分デコード信号が入力されたとき前記第２の接点をディスチャージしてリダンダンシ用主ワードを選択するリダンダンシ用主ワードドライバと、前記主ワード又は前記リダンダンシ用主ワードが確定したとき、前記主ワード線又は前記リダンダンシ用主ワード線に続く下位アドレスに対応する副ワードを選択する分割ワードドライバとを具備することを特徴とする半導体記憶装置。」（以下、「引用例発明」という。）が開示されているものと認められる。
　
（３）対比
　そこで、本願補正発明と引用例発明とを比較すると、引用例発明の「第１の接点」、「第２の接点」、「主ワード」、「主ワードドライバ」、「リダンダンシ用主ワード」、「リダンダンシ用主ワードドライバ」、「副ワード」及び「分割ワードドライバ」は、本願補正発明の「第１のノード」、「第２のノード」、「正規メインワード線」、「正規行デコーダ」、「冗長メインワード線」、「冗長デコーダ」、「サブワード線」及び「サブワードドライバ」に相当する。
　したがって、両者は、
「プリチャージ手段により所定のレベルにプリチャージされる第１及び第２のノードと、所定のアドレスデータが入力されたとき前記第１のノードをディスチャージして正規メインワード線を選択する正規行デコーダと、前記第１のノードを再びプリチャージする手段と、前記第２のノードをディスチャージして冗長メインワード線を選択する冗長デコーダと、前記正規メインワード線又は前記冗長メインワード線が確定したとき、前記正規メインワード線又は前記冗長メインワード線に続く下位アドレスに対応するサブワード線を選択するサブワードドライバとを具備することを特徴とする半導体記憶装置。」
の点で一致し、以下の点で相違している。
　　
［相違点１］
　「第１のノードを再びプリチャージする手段」が動作するのは、本願補正発明では「正規メインワード線に属するメモリセルに不良があると判定されたとき」であるのに対して、引用例発明では「１主ワード分のメモリセルが不良と判定されたとき」である点。
　
［相違点２］
　「第２のノードをディスチャージして冗長メインワード線を選択する」のは、本願補正発明では「正規メインワード線に属するメモリセルに不良があると判定されたときのみ」であるのに対して、引用例発明では、所定の部分デコード信号が入力されたときであり、正規メインワード線に属するメモリセルに不良があると判定されたか否かに無関係に選択されるものである点。
　
（４）判断
　
［相違点１］について
　本願補正発明と引用例発明とは、第１のノードを再びプリチャージすることにより、正規メインワード線を非選択とするもので共通するものであり、正規メインワード線を非選択とする場合として、正規メインワード線の欠陥により１主ワード分のメモリセルが不良とされた場合にとどまらず、正規メインワード線に属するメモリセルに不良があると判定された場合も含めるようにして、相違点１に係る構成とすることに格別の困難性は認められない。
　
［相違点２］について
　引用例の【００６９】の記載からすると、引用例発明において、冗長メインワード線の選択が、正規メインワード線に属するメモリセルに不良があると判定されたか否かに無関係なされるのは、メモリアクセスの高速化のためである。
　正規メインワード線に属するメモリセルに不良があると判定されたときのみ冗長メインワード線を選択することは周知（拒絶査定で周知例として引用された特開平９−２１９０９８号公報、特開平１０−１９９２８７号公報参照）であり、メモリアクセスの高速化よりも消費電力の低減を優先する場合には、正規メインワード線に属するメモリセルに不良があると判定されたか否かに無関係に冗長ワード線を選択することに代えて、正規メインワード線に属するメモリセルに不良があると判定されたときのみ冗長メインワード線を選択するようにすることは当業者が容易に想到し得たものと認められる。
　
　そして、本願補正発明の作用効果も、引用例発明及び周知技術から当業者が予測できる範囲のものである。
　したがって、本願補正発明は、引用例発明及び周知技術に基づいて、当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許出願の際独立して特許を受けることができないものである。
　
（５）むすび
　以上のとおり、本件補正は、特許法第１７条の２第５項で準用する同法第１２６条第４項の規定に違反するものであり、特許法第１５９条第１項で準用する特許法第５３条第１項の規定により却下されるべきものである。
　
３．本願発明について
　平成１４年７月２５日付の手続補正は上記のとおり却下されたので、本願の請求項３に係る発明（以下、同項記載の発明を「本願発明」という。）は、平成１４年４月８日付手続補正書の特許請求の範囲の請求項３に記載された事項により特定される、以下のとおりのものである。
「プリチャージ手段により所定のレベルにプリチャージされる第１及び第２のノードと、所定のアドレスデータが入力されたとき前記第１のノードをディスチャージして正規メインワード線を選択する正規行デコーダと、前記正規メインワード線に属するメモリセルに不良があると判定されたとき前記第１のノードを再びプリチャージする手段と、前記第２のノードをディスチャージして冗長メインワード線を選択する冗長デコーダと、前記正規メインワード線又は前記冗長メインワード線が確定したとき、前記正規メインワード線又は前記冗長メインワード線に続く下位アドレスに対応するサブワード線を選択するサブワードドライバとを具備することを特徴とする半導体記憶装置。」
　
（１）引用例
　原査定の拒絶の理由に引用された引用例、および、その記載事項は、前記「２．（２）」に記載したとおりである。
　
（２）対比・判断
　本願発明は、前記２．で検討した本願補正発明から「前記第２のノードをディスチャージして冗長メインワード線を選択する冗長デコーダ」の限定事項である「前記正規メインワード線に属するメモリセルに不良があると判定されたときのみ」との構成を省いたものである。
　そうすると、本願発明の構成要件を全て含み、さらに他の構成要件を付加したものに相当する本願補正発明が、前記「２．（４）」に記載したとおり、引用例発明及び周知技術に基づいて、当業者が容易に発明をすることができたものであるから、本願発明も、同様の理由により、引用例発明及び周知技術に基づいて、当業者が容易に発明をすることができたものである。
　
（３）むすび
　以上のとおり、本願発明は、引用例発明及び周知技術に基づいて、当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　よって、結論のとおり審決する。