【事件の表示】
　平成　４年特許願第　５３６５６号「フラッシュＥＥＰＲＯＭセルのプログラム方法」拒絶査定不服審判事件〔平成　５年　４月　２日出願公開、特開平　５−　８１８８４〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１.手続の経緯、本願発明
　本願は、平成４年３月１２日（パリ条約による優先権主張１９９１年３月１３日、米国）の出願であって、その請求項６に係る発明（以下、「本願発明」という。）は、平成１４年４月４日付けの手続補正書によって補正された明細書及び図面の記載からみて特許請求の範囲の請求項６に記載された次のとおりのものと認める。
「少なくとも１つのＶｓｓ線と、複数のビット線と、複数のワード線とを含むフラッシュＥＥＰＲＯＭセルを含むアレイにおいて使用するための方法であって、前記アレイは複数のそれぞれのページに構成され、各それぞれのページは複数のセルを含み、当該複数のセルは、それぞれのＶｓｓ線に結合されたソースと、前記複数のワード線のうちのそれぞれのワード線に結合されるゲートと、前記複数のビット線のうちのそれぞれのビット線に結合されるドレインとを含み、
　熱電子注入を用いて少なくとも１つのそれぞれのページのセルをプログラムする第１のステップと、
　少なくとも１つのそれぞれのページのセルを消去するステップと、
　前記消去するステップの過程において、少なくとも１つの他のそれぞれのページにおけるＶｓｓ線とワード線の少なくとも１つとに結合されるセルを除くセルの消去を禁止するステップと、
　熱電子注入を用いて前記少なくとも１つのページの個々のセルを選択的にプログラムするステップとを含む、方法。」
　
２．引用例に記載されている発明
　これに対し、原査定の拒絶の理由に引用した、特開平２−２３５９７号公報（平成２年１月２５日出願公開。以下、「引用例１」という。）には、図面と共に、以下の事項が記載されている。
（ａ）〔発明が解決しようとする課題〕
　上記のフローティングゲート型不揮発性記憶装置では、ソース線が全ビット共通であるために、消去モードとしては一括消去の単一モードであり部分的な消去ができない。…この発明の目的は、メモリアレイの部分的な消去を可能にした不揮発性半導体記憶装置を提供することにある。（第２頁右上欄第４行〜第１８行）
（ｂ）第１図には、この発明が適用されたＥＥＰＲＯＭのメモリアレイ部の一実施例の回路図が示されている。（第２頁右下欄第５行〜第７行）
（ｃ）上記メモリアレイＭ−ＡＲＹは、コントロールゲートとフローティングゲートを有するスタックドゲート構造の記憶素子（不揮発性メモリ素子・・ＭＯＳＦＥＴＱ１〜Ｑ６）と、ワード線Ｗ１，Ｗ２・・・、及びデータ線Ｄ１〜Ｄｎとにより構成されている。（第３頁右上欄第１４行〜第１９行）
（ｄ）メモリアレイＭ−ＡＲＹにおいて、同じ行に配置された記憶素子Ｑ１〜Ｑ３（Ｑ４〜Ｑ６）のコントロールゲートは、それぞれ対応するワード線Ｗ１（Ｗ２）に接続され、同じ列に配置された記憶素子Ｑ１,Ｑ４〜Ｑ３,Ｑ６のドレインは、それぞれ対応するデータ線Ｄ１〜Ｄｎに接続されている。上記記憶素子のソースは、ソース線ＣＳ１なしいＣＳｎに結合される。すなわち、この実施例では、１つのメモリアレイＭ−ＡＲＹにおいて、部分的な消去を可能にするために、マトリックス配置される記憶素子が縦方向にｎブロックに分割されて各ブロック毎に上記代表として例示的に示されているソース線ＣＳ１、ＣＳｎが設けられる。（第３頁左下欄第６行〜第１８行）
（ｅ）上記ソース線ＣＳ１〜ＣＳｎには、書き込み／読み出し動作のときオン状態になってソース線ＣＳ１〜ＣＳｎに回路の接地電位を与えるＮチャンネルＭＯＳＦＥＴ１８、Ｑ２０と、消去のための高電圧Ｖｐｐを供給するＰチャンネルＭＯＳＦＥＴＱ１７、Ｑ１９が設けられる。これらのＭＯＳＦＥＴＱ１７とＱ１８、及びＱ１９とＱ２０等は、消去制御回路ＥＲＣ１〜ＥＲＣｎによりスイッチ制御される。消去制御回路ＥＲＣ１〜ＥＲＣｎは、後述するような消去信号ｅｒ１〜ｅｒｎを受けて、信号ｅｒ１〜ｅｒｎがハイレベルとされる消去モードのとき、上記ＰチャンネルＭＯＳＦＥＴＱ１７，Ｑ１９等をオン状態にする。上記信号ｅｒ１〜ｅｒｎがロウレベルの消去モード以外ではＮチャンネルＭＯＳＦＥＴＱ１８、Ｑ２０等をオン状態にさせるものである。これにより、消去制御回路ＥＲＣ１〜ＥＲＣｎは、上記ソース線ＣＳ１〜ＣＳｎに対して選択的に消去動作のための高電圧Ｖｐｐと書き込み／読み出し等のための接地電位を与える。（第３頁左下欄第１９行〜右下欄第１８行）
（ｆ）書き込みが行われるワード線は、その電圧が上記高電圧Ｖｐｐになる。そして、フローティングゲートに電子を注入すべき記憶素子が結合されたデータ線は、上記同様な高電圧Ｖｐｐにされる。これにより、記憶素子にチャンネル飽和電流が流れ、データ線に結合されたドレイン近傍のピンチオフ領域では高電界により加速された電子がイオン化を起こし、高エネルギーを持つ電子、いわゆるホットエレクトロンが発生する。（第５頁左下欄第７行〜１５行）
（ｇ）上記のように消去モードのときには、全ワード線が接地電位のような非選択レベルであり、上記アドレス信号ａｘの指定により、ソース線ＣＳ１ないしＣＳｎのいずれか少なくとも１つに消去のための高電圧Ｖｐｐを供給すると、コントロールゲートからソースに向かう高電界が作用し、記憶素子Ｑ１等のフローティングゲートに蓄積された電子がトンネル現象によってソース線側に引き抜かれることによって消去動作が行われる。
　上記のような消去モードのとき、ＭＯＳＦＥＴＱ１８、Ｑ２０をオン状態にしてソース線ＣＳ１〜ＣＳｎに接地電位を与えると、上記のような高電界が作用しないから、上記のようなトンネル現象が生じない。これにより、メモリアレイＭ−ＡＲＹの分割されたメモリブロックのうち、ソース線に高電圧Ｖｐｐが与えられたもののみが部分的に消去されることになる。（第６頁右上欄第６行〜左下欄第２行）
　
　上記摘記事項（ｂ）から、記憶素子（Ｑ１〜Ｑ６）がＥＥＰＲＯＭセルであることは明らかである。
　また、上記摘記事項（ｄ）から、メモリアレイ（Ｍ−ＡＲＹ）内の記憶素子群（Ｑ１〜Ｑ６）によって、１つのブロックが形成されており、前記メモリアレイ（Ｍ−ＡＲＹ）は、複数のブロックで構成されていることは明らかである。
　また、上記摘記事項（ｆ）から、引用例１において、ホットエレクトロン注入によって、ブロック内のＥＥＰＲＯＭセルに書き込みを行っていることは明らかである。
　また、上記摘記事項（ｇ）から、引用例１において、消去はワード線Ｗ１、Ｗ２に接続されたＥＥＰＲＯＭセル（Ｑ１〜Ｑ６）で構成されるブロック単位で行われていることは明らかであり、また、このブロックを構成しているＥＥＰＲＯＭセル（Ｑ１〜Ｑ６）を消去する際には、該ＥＥＰＲＯＭセル（Ｑ１〜Ｑ６）を除く他のＥＥＰＲＯＭセルの消去は禁止されることは明らかである。
　以上のことを参酌して、上記引用例に記載されている事項を本願発明の記載形式にそって表現すると、上記引用例には、
　「少なくとも１つのソース線（ＣＳ１〜ＣＳｎ）と、複数のデータ線（Ｄ１〜Ｄｎ）と、複数のワード線（Ｗ１、Ｗ２…）とを含むＥＥＰＲＯＭセル（Ｑ１〜Ｑ６…）を含むメモリアレイ（Ｍ−ＡＲＹ）において使用するための方法であって、前記メモリアレイ（Ｍ−ＡＲＹ）は複数のそれぞれのブロックに構成され、各それぞれのブロックは複数のセルを含み、当該複数のセルは、それぞれのソース線（ＣＳ１〜ＣＳｎ）に結合されたソースと、前記複数のワード線（Ｗ１、Ｗ２…）のうちのそれぞれワード線に結合されるゲートと、前記複数のデータ線（Ｄ１〜Ｄｎ）のうちのそれぞれのデータ線に結合されるドレインとを含み、
　少なくとも１つのそれぞれのブロックのセルを消去するステップと、
　前記消去するステップの過程において、少なくとも１つの他の、それぞれのブロックにおけるソース線とワード線の少なくとも１つに結合されるセルを除くセルの消去を禁止するステップと、
　ホットエレクトロン注入を用いて前記少なくとも１つのブロックの個々のセルを選択的に書き込みをするステップとを含む、方法。」に関する発明（以下、「引用例１記載発明」という。）が記載されている。
　
　また、原査定の拒絶の理由に引用した、 特開平１−２７３２９６号公報（平成１年１１月１日出願公開。以下、「引用例２」という。）には、「本発明者らは斯るフラッシュ型ＥＥＰＲＯＭの一括消去について検討したところ、一括消去されるメモリセルの中には書き込みされているメモリセルとそうでないメモリセルとが混在し、これらが一括消去されると、書き込みされていないメモリセルは相対的に過消去となり、消去後における個々のメモリセルの特性、特にそのしきい値電圧が不揃いになり、その後の書き込み不良などを生じて、選択トランジスタを持たない１素子型メモリセルを実質的に実現することができない事態を引き起こすことが明らかにされた。そのため、消去前に予め対象メモリセルに軽く書き込みを施すというプレライトの必要性を見出した。
　しかしながら、上述のメモリセル構造において書き込みを行うには、ドレイン電流を流しながらそのドレイン領域端部でホットエレクトロンを発生させなければならないため、比較的大きな電流を必要とし、これによって、書き込み動作はＥＥＰＲＯＭ自体の電流容量などとの関係でバイト単位又はワード単位でしか行うことができないようにされている。このため、トンネル現象を利用して一括消去可能であっても、それ以前に消去特性を揃えるために必要なプレライトを一括して行うことができないため、消去効率が著しく低下し、さらには電力消費量も増大するという問題点が明らかにされた。」（第２頁左下欄第３行〜右下欄第３行）と記載されており、これらの記載から、引用例２には、
　フラッシュ型ＥＥＰＲＯＭのメモリセルを消去する際に、過消去状態になるのを防止するために、メモリセルの消去前にホットエレクトロン注入によってメモリセルに軽い書き込み、即ち、プレライトを行うことが記載されている。
　
３．本願発明と引用例１に記載されている発明との対比
　本願発明と引用例１記載発明とを対比すると、引用例１記載発明の「ＥＥＰＲＯＭセル」は、ブロック消去が可能なのでフラッシュＥＥＰＲＯＭセルといえる。
　また、本願発明の「ページ」と引用例１記載発明の「ブロック」とは、それぞれ複数のセルからなるセル群からなっている点で共通している。
　また、引用例１記載発明の「メモリアレイ」は、本願発明の「アレイ」に相当していることは明らかである。
　また、引用例１記載発明の「ソース線（ＣＳ１…ＣＳｎ）」はその機能からみて、本願発明の「Ｖｓｓ線」に相当していることは明らかである。
　また、引用例１記載発明の、「データ線（Ｄ１，Ｄ２…Ｄｎ）」はその機能からみて、本願発明の「ビット線」に相当していることは明らかである。
　また、引用例１記載発明の「書き込み」及び「ホットエレクトロン注入」は、本願発明の「プログラム」及び「熱電子注入」にそれぞれ相当していることは明らかである。
　よって、両者の発明は共に、
「少なくとも１つのＶｓｓ線と、複数のビット線と、複数のワード線とを含むフラッシュＥＥＰＲＯＭセルを含むアレイにおいて使用するための方法であって、前記アレイは複数のそれぞれのセル群に構成され、各それぞれのセル群は複数のセルを含み、当該複数のセルは、それぞれのＶｓｓ線に結合されたソースと、前記複数のワード線のうちのそれぞれワード線に結合されるゲートと、前記複数のビット線のうちのそれぞれのビット線に結合されるドレインとを含み、
　少なくとも１つのそれぞれのセル群のセルを消去するステップと、
　前記消去するステップの過程において、少なくとも１つの他のそれぞれのセル群におけるＶｓｓ線とワード線の少なくとも１つに結合されるセルを除くセルの消去を禁止するステップと、
　熱電子注入を用いて前記少なくとも１つのセル群の個々のセルを選択的にプログラムするステップとを含む、方法。」である点で一致し、以下の点で相違しているものと認められる。
［相違点１］
　本願発明では、セル群が「ページ」を形成しているのに対して、引用例１記載発明では、セル群が、「ブロック」を形成している点。
［相違点２］
　本願発明では、「消去するステップ」の前に「熱電子注入」を用いて「ページ」の「セル」を「プログラム」する「第１のステップ」を設けているのに対して、引用例１記載発明では、このような書き込みを行う第１のステップを設けていない点。
　
４．相違点についての当審の判断
　そこで、まず上記相違点１について検討すると、フラッシュＥＥＰＲＯＭにおいて、ページ単位で消去を行うことは従来周知の技術事項であるから（もし、必要ならば、特開平１−２９６４９６号公報あるいは特開平２−２３５９５号公報を参照されたい。）、引用例１記載発明のブロック単位の消去をページ単位で行うようにして、本願発明のように構成することは当業者が容易に想到し得る程度のものと認められる。
　よって、相違点１を格別なものとすることはできない。
　次に、上記相違点２について検討すると、フラッシュ型ＥＥＰＲＯＭのメモリセルを消去する際に、過消去状態になるのを防止するために、メモリセルの消去前にホットエレクトロン注入によってメモリセルに軽い書き込み、即ち、プレライトを行うことは、上記引用例２あるいは特開平１−２７３２９６号公報に記載されているように従来周知の技術事項であるから、引用例１記載発明に、このようなホットエレクトロン注入によってプレライトを行う手段を設けて本願発明のように構成することは当業者が容易に想到し得る程度のものと認められる。
　よって、相違点２を格別なものとすることはできない。
　そして、本願発明の奏し得る作用・効果は引用例１記載発明及び従来周知の技術事項から当業者が容易に予測し得る程度のものと認められる。
　
５.むすび
　以上のとおりであるから、本願発明は引用例１記載発明及び従来周知の技術事項から当業者が容易に想到し得たものと認められるので、特許法第２９条第２項の規定により特許を受けることができない。
　よって、結論のとおり審決する。