【事件の表示】
　特願２０１４−５２７０６０「マルチコアシステムのインターラプト割り当て方法及び装置」拒絶査定不服審判事件〔平成２５年　２月２８日国際公開、ＷＯ２０１３／０２７９５１、平成２６年　９月２２日国内公表、特表２０１４−５２４６２６、請求項の数（１２）〕について、次のとおり審決する。
【結　論】
　原査定を取り消す。
　本願の発明は、特許すべきものとする。
【理　由】
第１　手続の経緯
　
　本願は，２０１２年８月１０日（パリ条約による優先権主張２０１１年８月２３日（以下，「優先日」という。）；韓国）を国際出願日とする出願であって，平成２８年７月８日付けで拒絶理由通知がされ，平成２８年１０月１７日に意見書が提出されるとともに手続補正がされ，平成２９年２月２２日付けで拒絶査定（原査定）がされ，これに対し，平成２９年６月２７日に拒絶査定不服審判の請求がされると同時に手続補正がされ，平成３０年５月２８日付けで当審より拒絶理由通知（以下，「当審拒絶理由」という。）がされ，平成３０年９月４日に意見書が提出されるとともに手続補正がされたものである。
　
　
第２　原査定の概要
　
　原査定（平成２９年２月２２日付け拒絶査定）の概要は次のとおりである。
　
　本願請求項１−１２に係る発明は，以下の引用文献Ａ−Ｄに基づいて，その発明の属する技術の分野における通常の知識を有する者（以下，「当業者」という。）が容易に発明できたものであるから，特許法第２９条第２項の規定により特許を受けることができない。
　
引用文献等一覧
Ａ．米国特許出願公開第２０１１／００８７８１５号明細書
Ｂ．特開２００５−４５６２号公報
Ｃ．米国特許出願公開第２０１１／００７２１８０号明細書
Ｄ．特開昭５５−１５４６５３号公報
第３　当審拒絶理由の概要
　
　当審拒絶理由の概要は次のとおりである。
　
１．本願出願は，請求項１−１２に係る特許請求の範囲の記載が，特許法第３６条第６項第２号に規定する要件を満たしていない。
　
２．本願請求項１−１２に係る発明は，以下の引用文献１−３に基づいて，当業者が容易に発明できたものであるから，特許法第２９条第２項の規定により特許を受けることができない。
　
引用文献等一覧
１．米国特許出願公開第２０１１／００８７８１５号明細書（原査定時の引用文献Ａ）
２．特開昭５５−１５４６５３号公報（原査定時の引用文献Ｄ）
３．米国特許出願公開第２０１１／００７２１８０号明細書（原査定時の引用文献Ｃ）
　
第４　本願発明
　本願請求項１−１２に係る発明（以下，それぞれ「本願発明１」−「本願発明１２」という。）は，平成３０年９月４日付けの手続補正で補正された特許請求の範囲の請求項１−１２に記載された事項により特定される発明であり，本願発明１−１２は以下のとおりの発明である。
　
「　【請求項１】
　マルチコアシステムの各コアのインターラプト処理能力を記録するインターラプト制御レジスタ部を具備したインターラプト割り当て装置のインターラプト割り当て方法において，
　インターラプトを受信する受信段階と，
　前記各コアに対応する各インターラプト制御レジスタを確認することで，前記各コアの前記インターラプトの処理可能可否を確認する確認段階と，
　前記各コアのうち任意のコアが，前記インターラプトの処理が可能であると判断されると，前記任意のコアに前記インターラプトを割り当てる割り当て段階と，
　前記インターラプトを割り当てられたコアから，前記コアに対応するインターラプト制御レジスタをインターラプト処理不能状態に変更するための信号を受信する段階と，を含み，
　前記確認段階は，
　任意の順番が割り当てられた前記各コアに対し，最近インターラプトを割り当てられたコアの前記任意の順番における次の順にあたるコアに対応するインターラプト制御レジスタを優先的に確認し，それ以外のコアに対応するインターラプト制御レジスタに対しては前記任意の順番に沿った確認を行わないことを特徴とするインターラプト割り当て方法。
　　【請求項２】
　前記コアは，前記インターラプトの処理を完了した後，前記コアに対応するインターラプト制御レジスタをインターラプト処理可能状態に変更する信号を前記インターラプト制御レジスタ部に送信することを特徴とする請求項１に記載のインターラプト割り当て方法。
　　【請求項３】
　前記インターラプト制御レジスタ部は，前記コアの信号によって前記コアに対応するインターラプト制御レジスタを変更することを特徴とする請求項２に記載のインターラプト割り当て方法。
　　【請求項４】
　前記インターラプト制御レジスタ部は，各コアの複数のタイプのインターラプト処理能力を記録することを特徴とする請求項１に記載のインターラプト割り当て方法。
　　【請求項５】
　前記インターラプト制御レジスタ部は，各コアのプリエンプション／ノン−プリエンプション状態を記録することを特徴とする請求項４に記載のインターラプト割り当て方法。
　　【請求項６】
　前記インターラプト制御レジスタ部は，各コアのインターラプト処理能力を記録するレジスタを含む１つの物理的集合で構成されることを特徴とする請求項１に記載のインターラプト割り当て方法。
　　【請求項７】
　マルチコアシステムのインターラプト割り当て装置において，
　各コアのインターラプト処理能力を記録するインターラプト制御レジスタ部と，
　前記各コアに対応する各インターラプト制御レジスタを確認することで，前記各コアのインターラプトの処理可能可否を確認し，前記各コアのうち任意のコアが，前記インターラプトの処理が可能であると判断されると，前記任意のコアに前記インターラプトを割り当てるインターラプト割り当て部とを含み，
　前記インターラプト制御レジスタ部は，
　前記インターラプトを割り当てられたコアから，前記コアに対応するインターラプト制御レジスタをインターラプト処理不能状態に変更するための信号を受信し，
　前記インターラプト割り当て部は，
　任意の順番が割り当てられた前記各コアに対し，最近インターラプトを割り当てられたコアの前記任意の順番における次の順にあたるコアに対応するインターラプト制御レジスタを優先的に確認し，それ以外のコアに対応するインターラプト制御レジスタに対しては前記任意の順番に沿った確認を行わないことを特徴とするインターラプト割り当て装置。
　　【請求項８】
　前記コアは，前記インターラプトの処理を完了した後，前記コアに対応するインターラプト制御レジスタをインターラプト処理可能状態に変更する信号を前記インターラプト制御レジスタ部に送信することを特徴とする請求項７に記載のインターラプト割り当て装置。
　　【請求項９】
　前記インターラプト制御レジスタ部は，前記コアの信号によって前記コアに対応するインターラプト制御レジスタを変更することを特徴とする請求項８に記載のインターラプト割り当て装置。
　　【請求項１０】
　前記インターラプト制御レジスタ部は，各コアの複数のタイプのインターラプト処理能力を記録することを特徴とする請求項７に記載のインターラプト割り当て装置。
　　【請求項１１】
　前記インターラプト制御レジスタ部は，各コアのプリエンプション／ノン−プリエンプション状態を記録することを特徴とする請求項１０に記載のインターラプト割り当て装置。
　　【請求項１２】
　前記インターラプト制御レジスタ部は，各コアのインターラプト処理能力を記録するレジスタを含む１つの物理的集合で構成されることを特徴とする請求項７に記載のインターラプト割り当て装置。」
　
　
第５　引用文献，引用発明等
１．引用文献１について
　原査定の拒絶の理由に引用され，当審拒絶理由にも引用された引用文献１（米国特許出願公開第２０１１／００８７８１５号明細書）には，図面とともに次の事項が記載されている。（下線は当審により付与。）
　
Ａ　「[0012]　This disclosure is generally drawn, inter alia, to 
methods
related to multi-core processors
Techniques
configure a core specific interrupt mask (“CIM”) to influence the assignment of interrupts to particular processor cores in the multi-core processor
The CIM may be arranged to flag specific processor cores as being either available or unavailable to handle interrupts. If the CIM flags a specific processor core as being available, then a computer system that is part of the multi-core processor may route an interrupt service routine (“ISR”) corresponding to an interrupt service request (“IRQ”) to that specific processor core. This specific processor core may then execute the ISR. If the CIM flags a specific processor core as being unavailable, then the computer system may route the ISR away from that specific processor core to another available processor core. The computer system may configure the CIM such that processor cores that minimally impact overall system performance can be selected to execute the ISRs.
（ファミリである特表２０１３−５０７７１９号公報の対応する記載：
「【００１０】
　本開示は一般に，とりわけ，
マルチコアプロセッサに関連した方法
マルチコアプロセッサ内の特定のプロセッサコアへの割込みの割当てに影響を及ぼすようにコア別の割込みマスク（「ＣＩＭ」）を構成するための技法
ＣＩＭは，特定のプロセッサコアに，割込みを処理するのに利用可能と利用不可能のどちらかであるというフラグを立てるように構成され得る。ＣＩＭが特定のプロセッサコアに利用可能というフラグを立てている場合には，マルチコアプロセッサの一部であるコンピュータシステムは，割込みサービス要求（「ＩＲＱ」）に対応する割込みサービスルーチン（「ＩＳＲ」）を当該の特定のプロセッサコアへ経路指定し得る。次いでこの特定のプロセッサコアはＩＳＲを実行し得る。ＣＩＭが特定のプロセッサコアに利用不可能というフラグを立てている場合には，コンピュータシステムは，ＩＳＲを当該の特定のプロセッサコアから離して別の利用可能なプロセッサコアへ経路指定し得る。コンピュータシステムは，ＩＳＲを実行するのに，全般的システム性能に最小限の影響しか及ぼさないプロセッサコアが選択され得るようにＣＩＭを構成し得る
Ｂ　「[0033]　According to some embodiments, 
the CIM
may be adapted to identify specific processor cores as being unavailable or available to execute the ISR 134 . An operating system or other suitable controlling mechanism may configure the CIM such that processor cores having a significant impact on overall system performance may be specified as unavailable. When an ISR guide logic  235  in the interrupt controller  220  reads the CIM, the ISR guide logic  235  may guide the ISR  134  away from unavailable processor cores to those processor cores that have the least impact on overall system performance
[0034]　According to Amdahl's law, overall system performance improves as the percentage of parallel computing increases and the percentage of non-parallel (i.e., serial) computing decreases. By guiding interrupts to those processor cores having the least impact on overall system performance, the CIM may improve overall system performance under Amdahl's law. For example, the first processor core  115 A may be executing a highly serial task. Under Amdahl's law, overall system performance may decrease if the first processor core  115 A delays executing the serial task in order to handle additional serial computations, such as the ISR  134 . By directing the ISR  134  to another processor core that is not executing any tasks, the interrupt controller  220  may increase the percentage of parallel computing by increasing the number of processor cores that are concurrently performing tasks.」
（「【００３１】
　いくつかの実施形態によれば，
ＣＩＭは
特定のプロセッサコアを，ＩＳＲ１３４を実行するために利用不可能であり，または利用可能であるものとして識別するように適合され得る。オペレーティングシステムまたは他の適切な制御機構が，ＣＩＭを，全般的システム性能に大きな影響を及ぼすプロセッサコアが利用不可能と指定されるように構成し得る。割込み制御器２２０内のＩＳＲ誘導論理２３５がＣＩＭを読み取るときに，ＩＳＲ誘導論理２３５はＩＳＲ１３４を利用不可能なプロセッサコアから離して，全般的システム性能に最小限の影響しか及ぼさないプロセッサコアに誘導し得る
【００３２】
　アムダールの法則によれば，全般的システム性能は，並列計算処理の割合が増加し，非並列（すなわち直列の）計算処理の割合が減少するに従って向上する。割込みを全般的システム性能に最小限の影響しか及ぼさないプロセッサコアに誘導することにより，ＣＩＭは，アムダールの法則に従って全般的システム性能を向上させ得る。例えば，第１のプロセッサコア１１５Ａが直列性の高いタスクを実行しているとする。アムダールの法則によれば，全般的システム性能は，第１のプロセッサコア１１５Ａが，ＩＳＲ１３４といったさらに別の直列計算処理を処理するために直列タスクの実行を遅延させる場合に低下し得る。ＩＳＲ１３４を，タスクを実行していない別のプロセッサコアに向ければ，割込み制御器２２０は，タスクを同時に実行しているプロセッサコアの数を増やすことにより，並列計算処理の割合を増加させ得る。」）
　
Ｃ　「[0035]　Turning now to  FIG. 3 , a block diagram  300  illustrates the interrupt controller  220 , a CIM  305 , a control module  310 , and an interrupt mask register (“IMR”)  315 , arranged according to at least some embodiments presented herein. Although not illustrated in  FIG. 3 , 
the CIM  305  and/or the IMR  315  may be implemented within the interrupt controller  220 . The interrupt controller  220  may be adapted to receive and latch IRQs arriving on one or more interrupt lines  225 . In response to an IRQ, the interrupt controller  220  may identify one of the processor cores  115  to respond to the IRQ. In particular, the interrupt controller  220  may identify one of the available processor cores as indicated in the CIM  305 
[0036]　According to some embodiments, 
the CIM  305  may be implemented as a register containing a number of bits
[0037]　In some examples, each bit may correspond to a respective one of the processor cores  115 . In some implementations, a “1” value in the bit may indicate that the corresponding processor core is available, and a “0” value in the bit may indicate that the corresponding processor core is unavailable. In other implementations, 
multiple bits may be utilized to indicate information about a corresponding processor core
（「【００３３】
　次に図３を見ると，ブロック図３００で，本明細書で提示する少なくともいくつかの実施形態に従って構成された，割込み制御器２２０，ＣＩＭ３０５，制御モジュール３１０，および割込みマスクレジスタ（「ＩＭＲ」）３１５が示されている。図３には示されていないが，
ＣＩＭ３０５および／またはＩＭＲ３１５は割込み制御器２２０内で実施されていてもよい。割込み制御器２２０は，１つまたは複数の割込み線２２５上で届くＩＲＱを受け取り，ラッチするように適合され得る。ＩＲＱに応答して，割込み制御器２２０は，ＩＲＱに応答するためのプロセッサコア１１５のうちの１つを識別し得る。特に，割込み制御器２２０は，ＣＩＭ３０５において表示される利用可能なプロセッサコアのうちの１つを識別し得る
【００３４】
　いくつかの実施形態によれば，
ＣＩＭ３０５は，いくつかのビットを含むレジスタとして実施され得る
【００３５】
　場合によっては，各ビットは，プロセッサコア１１５のうちの個々の１つに対応していてもよい。実施態様によっては，ビットの値「１」が，対応するプロセッサコアが利用可能であることを表示してもよく，ビットの値「０」が，対応するプロセッサコアが利用不可能であることを表示してもよい。他の実施態様では，
対応するプロセッサコアに関する情報を表示するのに複数のビットが利用されてもよい
　
Ｄ　「[0038]　According to some embodiments, a CIM bit control logic  325  in the control module  310  can be adapted to set the values of bits  405  in the CIM  305 . The control module  310  may be implemented in an operating system, a supervisory system, or other suitable centralized control mechanisms. In some further embodiments, 
a CIM setting module, such as a first CIM setting module  320 A, a second CIM setting module  320 B, and an Nth CIM setting module  320 E, may also be implemented in one or more of the processor cores  115
The CIM setting modules  320  may enable one or more of the processor cores  115  to directly set their own corresponding bits within the CIM  305
[0039]　
The CIM bit control logic  325  in the control module  310  may be configured to set the bits  405  according to a variety of CIM setting criteria  335
the control module  310  may set a processor core as unavailable when the processor core begins executing a task
　・・・（中略）・・・
[0044]　In some implementations, 
the CIM setting modules  320  may be configured to initially set each of the bits  405  in the CIM  305  to a “1” value, indicating that each of the processor cores  115  is available. The CIM setting modules  320  may be configured to change one or more of the bits  405  in the CIM  305  from the “1” value to the “0 value, indicating that the one or more corresponding processor cores  115  are unavailable, based on the CIM setting criteria  335 , as previously described. When the CIM setting criteria  335  is no longer satisfied, the CIM setting modules  320  may be configured to return the bits  405  in the CIM  305  from the “0” value back to the “1” value
（「【００３６】
　いくつかの実施形態によれば，制御モジュール３１０内のＣＩＭビット制御論理３２５は，ＣＩＭ３０５内のビット４０５の値を設定するように適合させることができる。制御モジュール３１０は，オペレーティングシステム，監視システム，または他の適切な集中制御機構において実施され得る。また，いくつかのさらに別の実施形態では，
第１のＣＩＭ設定モジュール３２０Ａ，第２のＣＩＭ設定モジュール３２０Ｂ，第ＮのＣＩＭ設定モジュール３２０ＥといったＣＩＭ設定モジュールも，プロセッサコア１１５のうちの１つまたは複数において実施され得る
ＣＩＭ設定モジュール３２０は，プロセッサコア１１５のうちの１つまたは複数がＣＩＭ３０５内のそれぞれに対応するビットを直接設定することを可能にし得る
【００３７】
　
制御モジュール３１０内のＣＩＭビット制御論理３２５は，様々なＣＩＭ設定基準３３５に従ってビット４０５を設定するように構成され得る
制御モジュール３１０は，プロセッサコアがタスクを実行し始めるときに，プロセッサコアを利用不可能と設定し得る
　・・・（中略）・・・
【００４２】
　実施態様によっては，
ＣＩＭ設定モジュール３２０は，最初に，ＣＩＭ３０５内の各ビット４０５を値「１」に設定し，各プロセッサコア１１５が利用可能であることを表示するように構成されてもよい。ＣＩＭ設定モジュール３２０は，前述のように，ＣＩＭ設定基準３３５に基づいて，ＣＩＭ３０５内のビット４０５のうちの１つまたは複数を値「１」から値「０」に変更し，１つまたは複数の対応するプロセッサコア１１５が利用不可能であることを表示するように構成されてもよい。ＣＩＭ設定基準３３５が満たされなくなると，ＣＩＭ設定モジュール３２０は，ＣＩＭ３０５内のビット４０５を値「０」から値「１」に戻すように構成されてもよい
　
Ｅ　「[0051]　Referring now to  FIG. 5 , additional details will be provided regarding the embodiments presented herein for interrupt masking in multi-core processors. In particular,  FIG. 5  is a flow diagram illustrating 
a process  500  for handling interrupts in a multi-core processor computing system having the CIM  305
[0052]　It should be appreciated that the operations described herein are implemented as a sequence of operational or manufacturing acts, as a sequence of computer implemented acts or program modules running on a computing system, or as interconnected machine logic circuits or circuit modules within the computing system. The implementation is a matter of choice dependent on the performance and other requirements of the various embodiments. Some of the logical operations described herein are referred to variously as state operations, structural devices, acts, or modules. These operations, functions, structural devices, acts and modules may be implemented in software, in firmware, in special purpose digital logic, and any combination thereof. It should also be appreciated that more or fewer operations may be performed than shown in the figures and described herein. These operations may also be performed sequentially, in parallel, or in a different order than those described herein.
[0053]　The process  500  may include various operations, functions or actions as illustrated by one or more of blocks  502 ,  504 , and/or  506 . 
The process  500  may begin at block  502  (Receive Interrupt Associated with Interrupt Service Routine), where the interrupt controller  220  may receive an IRQ from the interrupt lines  225
[0054]　
At block  504  (Determine Available Processor Cores), the interrupt controller  220 , and in particular the ISR guide logic  235 , may determine available processor cores by reading (i.e., evaluating) the CIM  305
[0055]　
At block  506  (Assign Interrupt Service Routine to Available Processor), the interrupt controller  220 , and in particular the ISR guide logic  235 , can assign the associated ISR  134  to one of the available processor cores as specified by the CIM  305
（「【００４９】
　次に図５を参照して，マルチコアプロセッサにおける割込みマスクについて本明細書で提示する実施形態に関してさらに詳細に説明する。特に，図５は，本明細書で提示する少なくともいくつかの実施形態に従って構成された，
ＣＩＭ３０５を有するマルチコア・プロセッサ・コンピューティング・システムにおいて割込みを処理するためのプロセス
【００５０】
　本明細書で説明する動作は，一連の動作もしくは製造行為として，一連のコンピュータによる動作もしくはコンピューティングシステム上で走るプログラムモジュールとして，または相互接続された機械論理回路もしくはコンピューティングシステム内の回路モジュールとして実施されることを理解すべきである。実施態様は，様々な実施形態の性能および他の要件に依存する選択の問題である。本明細書で説明する論理動作の中には，状態動作，構造的装置，作用，またはモジュールと，様々な名称で呼ばれるものがある。これらの動作，機能，構造的装置，作用，およびモジュールは，ソフトウェア，ファームウェア，専用デジタル論理として実施されても，これらの組み合わせとして実施されてもよい。また，各図に示され，本明細書に記載される動作よりも多い，または少ない動作が実施されてもよいことも理解すべきである。またこれらの動作は，順次に実施されても，並列に実施されても，本明細書に記載されるのとは異なる順序で実施されてもよい。
【００５１】
　プロセス５００は，ブロック５０２，ブロック５０４および／またはブロック５０６のうちの１つまたは複数によって示される様々な動作，機能，または措置を含み得る。
プロセス５００は，ブロック５０２（割込みサービスルーチンと関連付けられた割込みを受け取る）から開始してよく，そこで割込み制御器２２０は割込み線２２５からＩＲＱを受け取り得る
【００５２】
　
ブロック５０４（利用可能なプロセッサコアを決定する）で，割込み制御器２２０，特にＩＳＲ誘導論理２３５は，ＣＩＭ３０５を読み取る（すなわち評価する）ことによって利用可能なプロセッサコアを決定し得る
【００５３】
　
ブロック５０６（割込みサービスルーチンを利用可能なプロセッサに割り当てる）で，割込み制御器２２０，特にＩＳＲ誘導論理２３５は，関連付けられたＩＳＲ１３４を，ＣＩＭ３０５によって指定される利用可能なプロセッサコアのうちの１つに割り当てることができる
　
 以上の記載から，引用文献１には，下記の発明（以下，「引用発明」という）が記載されているといえる。 
　
「マルチコアプロセッサに関連した方法であって，
　マルチコアプロセッサ内の特定のプロセッサコアへの割込みの割当てに影響を及ぼすようにコア別の割込みマスク（「ＣＩＭ」）を構成するためのものであり，ＣＩＭは，特定のプロセッサコアに，割込みを処理するのに利用可能と利用不可能のどちらかであるというフラグを立てるように構成され，上記ＣＩＭが特定のプロセッサコアに利用可能というフラグを立てている場合には，マルチコアプロセッサの一部であるコンピュータシステムは，割込みサービス要求（「ＩＲＱ」）に対応する割込みサービスルーチン（「ＩＳＲ」）を当該の特定のプロセッサコアへ経路指定し，次いでこの特定のプロセッサコアはＩＳＲを実行し，上記ＣＩＭが特定のプロセッサコアに利用不可能というフラグを立てている場合には，コンピュータシステムは，ＩＳＲを当該の特定のプロセッサコアから離して別の利用可能なプロセッサコアへ経路指定し，コンピュータシステムは，ＩＳＲを実行するのに，全般的システム性能に最小限の影響しか及ぼさないプロセッサコアが選択され得るように上記ＣＩＭを構成するものであり，
　上記ＣＩＭは，特定のプロセッサコアを，ＩＳＲを実行するために利用不可能であり，または利用可能であるものとして識別するように適合され，オペレーティングシステムまたは他の適切な制御機構が，上記ＣＩＭを，全般的システム性能に大きな影響を及ぼすプロセッサコアが利用不可能と指定されるように構成し，割込み制御器内のＩＳＲ誘導論理が上記ＣＩＭを読み取るときに，ＩＳＲ誘導論理はＩＳＲを利用不可能なプロセッサコアから離して，全般的システム性能に最小限の影響しか及ぼさないプロセッサコアに誘導し得るものであり，
　上記ＣＩＭおよび／またはＩＭＲは割込み制御器内で実施されており，割込み制御器は，１つまたは複数の割込み線上で届くＩＲＱを受け取り，ラッチするように適合され，ＩＲＱに応答して，割込み制御器は，ＩＲＱに応答するためのプロセッサコアのうちの１つを識別し，特に，割込み制御器は，上記ＣＩＭにおいて表示される利用可能なプロセッサコアのうちの１つを識別し，
　上記ＣＩＭは，いくつかのビットを含むレジスタとして実施され，
　対応するプロセッサコアに関する情報を表示するのに複数のビットが利用されてもよく，
　第１のＣＩＭ設定モジュール，第２のＣＩＭ設定モジュール，第ＮのＣＩＭ設定モジュールといったＣＩＭ設定モジュールも，プロセッサコアのうちの１つまたは複数において実施され，上記ＣＩＭ設定モジュールは，プロセッサコアのうちの１つまたは複数が上記ＣＩＭ内のそれぞれに対応するビットを直接設定することを可能にし，
　制御モジュール内のＣＩＭビット制御論理は，様々なＣＩＭ設定基準に従ってビットを設定するように構成され，プロセッサコアがタスクを実行し始めるときに，プロセッサコアを利用不可能と設定し，
　上記ＣＩＭ設定モジュールは，最初に，上記ＣＩＭ内の各ビットを値「１」に設定し，各プロセッサコアが利用可能であることを表示するように構成されて，上記ＣＩＭ設定モジュールは，上記ＣＩＭ設定基準に基づいて，上記ＣＩＭ内のビットのうちの１つまたは複数を値「１」から値「０」に変更し，１つまたは複数の対応するプロセッサコアが利用不可能であることを表示するように構成され，上記ＣＩＭ設定基準が満たされなくなると，上記ＣＩＭ設定モジュールは，上記ＣＩＭ内のビットを値「０」から値「１」に戻すように構成されており，
　上記ＣＩＭを有するマルチコア・プロセッサ・コンピューティング・システムにおいて割込みを処理するためのプロセスとして，
　　割込みサービスルーチンと関連付けられた割込みを受け取ることであって，そこで割込み制御器は割込み線からＩＲＱを受け取り，
　　利用可能なプロセッサコアを決定することであって，割込み制御器，特にＩＳＲ誘導論理は，上記ＣＩＭを読み取る（すなわち評価する）ことによって利用可能なプロセッサコアを決定し，
　　割込みサービスルーチンを利用可能なプロセッサに割り当てることであって，割込み制御器，特にＩＳＲ誘導論理は，関連付けられたＩＳＲを，上記ＣＩＭによって指定される利用可能なプロセッサコアのうちの１つに割り当てること，を含む
　方法。」
２．引用文献２について
　
　原査定の拒絶の理由に引用され，当審拒絶理由にも引用された引用文献２（特開昭５５−１５４６５３号公報）の第２頁左上第１４行〜右上欄第１３行，には，マルチプロセッサの複数のプロセッサに割込処理を分配するシステムにおいて，割込要求に対して割込を受け付けたプロセッサがあれば，次の割込時には予め決められた順序における次の順のプロセッサから順次循環して割込をかける，という技術的事項が記載されている。
３．引用文献３について
　原査定の拒絶の理由に引用され，当審拒絶理由にも引用された引用文献３（米国特許出願公開第２０１１／００７２１８０号明細書）の段落【００６２】には，各コアがプリエンプション／ノンプリエンプションであるかにより，割り込み可能であるか否かの判断を行う，という技術的事項が記載されている。
４．引用文献Ｂについて
　原査定の拒絶の理由に引用された引用文献Ｂ（特開２００５−４５６２号公報）の段落【００５１】−【００５６】，【００６９】−【００７６】には，割込処理を実行するプロセッサを選択するために，割込を受け付けると書き込まれ，割込状態が終了するとをクリアされる「割り込み状態」のフラグを設け，上記フラグを参照して割り込み先のプロセッサを選択する，という技術的事項が記載されている。
　
　
第６　対比・判断
　
１．本願発明１について
（１）対比
　本願発明１と引用発明とを対比する。
ア　引用発明である「マルチコアプロセッサに関連した方法」は，「割込みサービスルーチンと関連付けられた割込みを受け取ること」，「利用可能なプロセッサコアを決定すること」，及び，「割込みサービスルーチンを利用可能なプロセッサに割り当てることであって，割込み制御器，特にＩＳＲ誘導論理は，関連付けられたＩＳＲを，ＣＩＭによって指定される利用可能なプロセッサコアのうちの１つに割り当てること」，とのプロセスを含むことから，割込み制御器によって，割込みを利用可能なプロセッサコアに割り当てる方法であり，「インターラプト割り当て方法」であるといえ，また，引用発明における「マルチコアプロセッサ」，「プロセッサコア」，「割込み制御器」は，本願発明１における「マルチコアシステム」，「コア」，「インターラプト割り当て装置」にそれぞれ相当する。
　そして，引用発明における「コア別の割込みマスク（「ＣＩＭ」）」は，「特定のプロセッサコアに，割込みを処理するのに利用可能と利用不可能のどちらかであるというフラグを立てるように構成され，上記ＣＩＭが特定のプロセッサコアに利用可能というフラグを立てている場合には，マルチコアプロセッサの一部であるコンピュータシステムは，割込みサービス要求（「ＩＲＱ」）に対応する割込みサービスルーチン（「ＩＳＲ」）を当該の特定のプロセッサコアへ経路指定し，次いでこの特定のプロセッサコアはＩＳＲを実行し，上記ＣＩＭが特定のプロセッサコアに利用不可能というフラグを立てている場合には，コンピュータシステムは，ＩＳＲを当該の特定のプロセッサコアから離して別の利用可能なプロセッサコアへ経路指定」するためのものであることから，各「プロセッサコア」に「割込みサービス要求（「ＩＲＱ」）に対応する割込みサービスルーチン（「ＩＳＲ」）」を割り当てる上で用いる，「利用可能と利用不可能のどちらかであるというフラグ」が立てられているものであり，また，その構成として「いくつかのビットを含むレジスタとして実施」されていることから，本願発明１における「各コアのインターラプト処理能力を記録するインターラプト制御レジスタ部」に相当する。
　そうすると，引用発明である「マルチコアプロセッサに関連した方法であって」，「ＣＩＭは，特定のプロセッサコアに，割込みを処理するのに利用可能と利用不可能のどちらかであるというフラグを立てるように構成され，上記ＣＩＭが特定のプロセッサコアに利用可能というフラグを立てている場合には，マルチコアプロセッサの一部であるコンピュータシステムは，割込みサービス要求（「ＩＲＱ」）に対応する割込みサービスルーチン（「ＩＳＲ」）を当該の特定のプロセッサコアへ経路指定し，次いでこの特定のプロセッサコアはＩＳＲを実行し，上記ＣＩＭが特定のプロセッサコアに利用不可能というフラグを立てている場合には，コンピュータシステムは，ＩＳＲを当該の特定のプロセッサコアから離して別の利用可能なプロセッサコアへ経路指定」するものであり，「上記ＣＩＭを有するマルチコア・プロセッサ・コンピューティング・システムにおいて割込みを処理するためのプロセスとして，割込みサービスルーチンと関連付けられた割込みを受け取ることであって，そこで割込み制御器は割込み線からＩＲＱを受け取り，利用可能なプロセッサコアを決定することであって，割込み制御器，特にＩＳＲ誘導論理は，上記ＣＩＭを読み取る（すなわち評価する）ことによって利用可能なプロセッサコアを決定し，割込みサービスルーチンを利用可能なプロセッサに割り当てることであって，割込み制御器，特にＩＳＲ誘導論理は，関連付けられたＩＳＲを，上記ＣＩＭによって指定される利用可能なプロセッサコアのうちの１つに割り当てること，を含む」ことは，本願発明１である「マルチコアシステムの各コアのインターラプト処理能力を記録するインターラプト制御レジスタ部を具備したインターラプト割り当て装置のインターラプト割り当て方法」に対応する。
　
イ　引用発明は，「上記ＣＩＭを有するマルチコア・プロセッサ・コンピューティング・システムにおいて割込みを処理するためのプロセスとして，割込みサービスルーチンと関連付けられた割込みを受け取ること」を含むものであるから，引用発明と本願発明１とは，「インターラプトを受信する受信段階」を含む点で一致する。
　
ウ　引用発明は，「上記ＣＩＭを有するマルチコア・プロセッサ・コンピューティング・システムにおいて割込みを処理するためのプロセス」として，「利用可能なプロセッサコアを決定することであって，割込み制御器，特にＩＳＲ誘導論理は，上記ＣＩＭを読み取る（すなわち評価する）ことによって利用可能なプロセッサコアを決定」することを含むものであり，上記ＣＩＭとは「マルチコアプロセッサ内の特定のプロセッサコアへの割込みの割当てに影響を及ぼすようにコア別」に構成されたものであるから，各コアに対応したものであり，また，上記ＣＩＭを「読み取る（すなわち評価する）」ことは確認することといえ，さらに，「割込みを処理する」上で「利用可能なプロセッサコア」を「決定」することは，割込みの処理可能可否を確認していることに他ならない。
　そうすると，引用発明が，「上記ＣＩＭを有するマルチコア・プロセッサ・コンピューティング・システムにおいて割込みを処理するためのプロセス」として，「マルチコアプロセッサ内の特定のプロセッサコアへの割込みの割当てに影響を及ぼすようにコア別」に構成した「ＣＩＭ」について，「利用可能なプロセッサコアを決定することであって，割込み制御器，特にＩＳＲ誘導論理は，上記ＣＩＭを読み取る（すなわち評価する）ことによって利用可能なプロセッサコアを決定」することを含むことは，本願発明１が，「前記各コアに対応する各インターラプト制御レジスタを確認することで，前記各コアの前記インターラプトの処理可能可否を確認する確認段階」を含むことに相当する。
エ　上記ウで検討のとおり，引用発明は，「上記ＣＩＭを有するマルチコア・プロセッサ・コンピューティング・システムにおいて割込みを処理するためのプロセス」として，「利用可能なプロセッサコアを決定することであって，割込み制御器，特にＩＳＲ誘導論理は，上記ＣＩＭを読み取る（すなわち評価する）ことによって利用可能なプロセッサコアを決定」することを含み，また，「割込みサービスルーチンを利用可能なプロセッサに割り当てること」を含むところ，当該「割り当てること」ができるのは，「利用可能なプロセッサコア」が「決定」された場合であって，そして，当該「利用可能なプロセッサコア」の「決定」とは，あるプロセッサコアが割込みの処理が可能であると判断することに他ならない。
　そうすると，引用発明が，「上記ＣＩＭを有するマルチコア・プロセッサ・コンピューティング・システムにおいて割込みを処理するためのプロセス」として，「利用可能なプロセッサコアを決定することであって，割込み制御器，特にＩＳＲ誘導論理は，上記ＣＩＭを読み取る（すなわち評価する）ことによって利用可能なプロセッサコアを決定」することを含むことは，本願発明１が，「前記各コアのうち任意のコアが，前記インターラプトの処理が可能であると判断されると，前記任意のコアに前記インターラプトを割り当てる割り当て段階」を含むことに相当する。
　
オ　引用発明は，「上記ＣＩＭ設定モジュールは，最初に，上記ＣＩＭ内の各ビットを値「１」に設定し，各プロセッサコアが利用可能であることを表示するように構成されて，上記ＣＩＭ設定モジュールは，上記ＣＩＭ設定基準に基づいて，上記ＣＩＭ内のビットのうちの１つまたは複数を値「１」から値「０」に変更し，１つまたは複数の対応するプロセッサコアが利用不可能であることを表示するように構成され，上記ＣＩＭ設定基準が満たされなくなると，上記ＣＩＭ設定モジュールは，上記ＣＩＭ内のビットを値「０」から値「１」に戻すように」構成されており，この場合の「ＣＩＭ内」の『値「０」』及び『値「１」』とは，「プロセッサコア」が「利用不可能」及び「利用可能」であることを表示するものであるから，特に前者の『値「０」』はインターラプト処理不能状態を示すものといえる。
　そして，引用発明では，「上記ＣＩＭ設定基準に基づいて，上記ＣＩＭ内のビットのうちの１つまたは複数を値「１」から値「０」に変更し，１つまたは複数の対応するプロセッサコアが利用不可能であることを表示する」ものであるところ，上記「ＣＩＭ設定基準」では，「プロセッサコアがタスクを実行し始めるときに，プロセッサコアを利用不可能と設定」するものであるから，上記「ＣＩＭ内のビットのうちの１つまたは複数を値「１」から値「０」に変更し，１つまたは複数の対応するプロセッサコアが利用不可能であることを表示する」ようにするのは，プロセッサコアが実行するタスクに対応する割込みを割り当てられるときであるといえる。
　さらに，引用発明は，「第１のＣＩＭ設定モジュール，第２のＣＩＭ設定モジュール，第ＮのＣＩＭ設定モジュールといったＣＩＭ設定モジュールも，プロセッサコアのうちの１つまたは複数において実施」されるものであり，「ＣＩＭ」内の各ビットを変更するよう設定する各「ＣＩＭ設定モジュール」は，対応する「プロセッサコア」に構成として含まれることから，当該「ＣＩＭ設定モジュール」が「ＣＩＭ」内の各ビットを変更するよう設定するための信号が，対応する「プロセッサコア」から送信されているといえ，送信された当該信号を「ＣＩＭ」が受信していることは明らかである。
　そうすると，引用発明が，「上記ＣＩＭ設定モジュールは，最初に，上記ＣＩＭ内の各ビットを値「１」に設定し，各プロセッサコアが利用可能であることを表示するように構成されて，上記ＣＩＭ設定モジュールは，上記ＣＩＭ設定基準に基づいて，上記ＣＩＭ内のビットのうちの１つまたは複数を値「１」から値「０」に変更し，１つまたは複数の対応するプロセッサコアが利用不可能であることを表示するように構成され，上記ＣＩＭ設定基準が満たされなくなると，上記ＣＩＭ設定モジュールは，上記ＣＩＭ内のビットを値「０」から値「１」に戻すように」することは，本願発明１が，「前記インターラプトを割り当てられたコアから，前記コアに対応するインターラプト制御レジスタをインターラプト処理不能状態に変更するための信号を受信する段階」を含むことに相当する。
　上記アないしオの対比によれば，本願発明１と引用発明とは，次の点で一致し，そして相違する。  
    
（一致点）
　マルチコアシステムの各コアのインターラプト処理能力を記録するインターラプト制御レジスタ部を具備したインターラプト割り当て装置のインターラプト割り当て方法において，
　インターラプトを受信する受信段階と，
　前記各コアに対応する各インターラプト制御レジスタを確認することで，前記各コアの前記インターラプトの処理可能可否を確認する確認段階と，
　前記各コアのうち任意のコアが，前記インターラプトの処理が可能であると判断されると，前記任意のコアに前記インターラプトを割り当てる割り当て段階と，
　前記インターラプトを割り当てられたコアから，前記コアに対応するインターラプト制御レジスタをインターラプト処理不能状態に変更するための信号を受信する段階と，を含む，
　インターラプト割り当て方法。
　
（相違点１）
　確認段階に関し，
　本願発明１は，「任意の順番が割り当てられた前記各コアに対し，最近インターラプトを割り当てられたコアの前記任意の順番における次の順にあたるコアに対応するインターラプト制御レジスタを優先的に確認し，それ以外のコアに対応するインターラプト制御レジスタに対しては前記任意の順番に沿った確認を行わないこと」であるのに対して，
　引用発明では，そのような特定はなされていない点。
（２）相違点についての判断
　
　引用発明は，「上記ＣＩＭを有するマルチコア・プロセッサ・コンピューティング・システムにおいて割込みを処理するためのプロセス」として，「マルチコアプロセッサ内の特定のプロセッサコアへの割込みの割当てに影響を及ぼすようにコア別」に構成した「ＣＩＭ」について，「利用可能なプロセッサコアを決定することであって，割込み制御器，特にＩＳＲ誘導論理は，上記ＣＩＭを読み取る（すなわち評価する）ことによって利用可能なプロセッサコアを決定」することを含むところ，
　相違点１に係る本願発明１における「任意の順番が割り当てられた前記各コアに対し，最近インターラプトを割り当てられたコアの前記任意の順番における次の順にあたるコアに対応するインターラプト制御レジスタを優先的に確認し，それ以外のコアに対応するインターラプト制御レジスタに対しては前記任意の順番に沿った確認を行わないこと」という構成は，上記引用文献２，３，Ｂのいずれにも記載されておらず，また，本願優先日前において当該技術分野の周知技術であるともいえない。
　そうすると，引用発明に基づいて，相違点１に係る本願発明１の構成とすることは，当業者が容易になし得ることであるとはいえない。
　したがって，本願発明１は，当業者であっても引用発明，引用文献２，３，Ｂに記載された技術的事項，および周知技術に基づいて容易に発明できたものであるとはいえない。
　
　
２．本願発明７について
　
　本願発明７は，本願発明１に対応する「インターラプト割り当て装置」の発明であり，本願発明１の「任意の順番が割り当てられた前記各コアに対し，最近インターラプトを割り当てられたコアの前記任意の順番における次の順にあたるコアに対応するインターラプト制御レジスタを優先的に確認し，それ以外のコアに対応するインターラプト制御レジスタに対しては前記任意の順番に沿った確認を行わないこと」に対応する構成を備えるものであるから，本願発明１と同じ理由により，当業者であっても引用発明，引用文献２，３，Ｂに記載された技術的事項，および周知技術に基づいて容易に発明できたものであるとはいえない。
　
３．本願発明２−６，８−１２について
　
　本願発明２−６は，本願発明１を減縮したものであり，また，本願発明８−１２は，本願発明７を減縮したものであって，本願発明１の「任意の順番が割り当てられた前記各コアに対し，最近インターラプトを割り当てられたコアの前記任意の順番における次の順にあたるコアに対応するインターラプト制御レジスタを優先的に確認し，それ以外のコアに対応するインターラプト制御レジスタに対しては前記任意の順番に沿った確認を行わないこと」と同一の構成または対応する構成を備えるものであるから，本願発明１と同じ理由により，当業者であっても引用発明，引用文献２，３，Ｂに記載された技術的事項，および周知技術に基づいて容易に発明できたものであるとはいえない。
　
　
第７　原査定についての判断
　
　原査定は，請求項１−１２について上記引用文献１−３，Ｂに基づいて，当業者が容易に発明できたものであるから，特許法第２９条第２項の規定により特許を受けることができないというものである。しかしながら，平成３０年９月４日付け手続補正により補正された請求項１，７は，「任意の順番が割り当てられた前記各コアに対し，最近インターラプトを割り当てられたコアの前記任意の順番における次の順にあたるコアに対応するインターラプト制御レジスタを優先的に確認し，それ以外のコアに対応するインターラプト制御レジスタに対しては前記任意の順番に沿った確認を行わないこと」という事項または対応する構成を有するものとなっており，上記のとおり，本願発明１−１２は，上記引用発明，引用文献２，３，Ｂに記載された技術的事項，および周知技術に基づいて，当業者が容易に発明できたものではない。したがって，原査定を維持することはできない。
　
　
第８　当審拒絶理由について
　
１．特許法第３６条第６項第２号について
　
（１）当審では，請求項１の「任意の順番が割り当てられた前記各コアに対し，最近インターラプトを割り当てられたコアの次回の順にあたるコア」における「次回の順」との記載は，どのような単位を“回”とした場合の，どのような順番での“次”の“順”を意味しているのか明確になっておらず，例えば，各コアに割り当てられた「任意の順番」における「最近インターラプトを割り当てられたコア」の次の順番に当たる「コア」のための順番を指しているのか，あるいは，まとまったインターラプト割り当てが行われることに相当する“回”に対し，「最近」のインターラプト割り当てに相当する“回”の次のインターラプト割り当ての“回”における当該「最近インターラプトを割り当てられたコア」のための順番を指しているのか，日本語として不明である，との拒絶の理由を通知しているが，平成３０年９月４日付けの補正において，「上記任意の順番における次の順にあたるコア」と補正された結果，この拒絶の理由は解消した。
（２）また，当審では，請求項１の「前記確認段階は，任意の順番が割り当てられた前記各コアに対し，最近インターラプトを割り当てられたコアの次回の順にあたるコアに対応するインターラプト制御レジスタから優先的に確認すること」との記載は，「優先的」な「確認」が，いずれの「コア」に対する，どのような順番を用いた「確認」を意味しているのか明確になっておらず，日本語として不明である，との拒絶の理由を通知しているが，平成３０年９月４日付けの補正において，「前記確認段階は，任意の順番が割り当てられた前記各コアに対し，最近インターラプトを割り当てられたコアの上記任意の順番における次の順にあたるコアに対応するインターラプト制御レジスタを優先的に確認し，それ以外のコアに対応するインターラプト制御レジスタは上記任意の順番に沿った確認を行わないこと」と補正された結果，この拒絶の理由は解消した。
　
２．特許法第２９条第２項について
　上記「第６　対比・判断」で検討のとおり，平成３０年９月４日付けの補正により，この拒絶の理由は解消した。
第９　むすび
　
　以上のとおり，本願発明１−１２は，当業者が引用発明，引用文献２，３，Ｂに記載された技術的事項，および周知技術に基づいて容易に発明をすることができたものではない。
　したがって，原査定の理由によっては，本願を拒絶することはできない。
　また，他に本願を拒絶すべき理由を発見しない。
　よって，結論のとおり審決する。