【手続補正書】
【提出日】平成22年4月9日(2010.4.9)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
半導体ウィンドウ内に半導体材料を選択的に形成する方法であって、
絶縁表面と単結晶半導体表面とを備える基板を、化学気相蒸着チャンバ内に設ける工程と、
前記絶縁表面上の非エピタキシャル半導体材料と前記単結晶半導体表面上のエピタキシャル半導体材料との厚さの比が約１．６：１未満となるように、前記基板の前記絶縁表面上および前記単結晶半導体表面上へ、半導体材料をブランケット堆積する工程と、
前記絶縁表面から前記非エピタキシャル半導体材料を選択的に除去する工程とを含み、
ブランケット堆積する前記工程と、選択的に除去する前記工程とを、前記化学気相蒸着チャンバ内で実行する方法。
【請求項２】
ブランケット堆積する前記工程と選択的に除去する前記工程とを複数のサイクルで反復する工程をさらに含み、各サイクルが、前記単結晶半導体表面上のエピタキシャル材料に厚さを追加する、請求項１記載の方法。
【請求項３】
前記半導体材料は炭素ドープシリコンを含む、請求項２記載の方法。
【請求項４】
前記炭素ドープシリコンは約０．１原子％〜３．６原子％の置換炭素を含む、請求項３記載の方法。
【請求項５】
前記単結晶半導体表面はリセスされたソース／ドレイン領域を含み、前記エピタキシャル材料は中間のチャネル領域上へ応力を加える、請求項２記載の方法。
【請求項６】
選択的に除去する前記工程は、前記リセスされたソース／ドレイン領域の側壁からエピタキシャル材料を除去し、且つ、前記リセスされたソース／ドレイン領域の底部にエピタキシャル材料を残す工程を含む、請求項５記載の方法。
【請求項７】
ブランケット堆積する前記工程は、非選択的に堆積する工程を含む、請求項２記載の方法。
【請求項８】
ブランケット堆積する前記工程は、ハロゲン化物を用いずに気相ソースをフローする工程を含む、請求項２記載の方法。
【請求項９】
ブランケット堆積する前記工程は、前記絶縁表面上へ、圧倒的に非晶質である半導体材料を形成する工程を含む、請求項２記載の方法。
【請求項１０】
ブランケット堆積する前記工程の各々は、前記絶縁表面上の非エピタキシャル物質と前記単結晶半導体表面上のエピタキシャル材料との厚さの比を、約１．０：１〜約１．３：１で堆積する、請求項２記載の方法。
【請求項１１】
前記エピタキシャル材料は、インサイチュ燐および炭素ドープシリコンを含む、請求項２記載の方法。
【請求項１２】
前記エピタキシャル材料は約０．４ｍΩ・ｃｍ〜２ｍΩ・ｃｍの抵抗率を有する、請求項１１記載の方法。
【請求項１３】
ブランケット堆積する前記工程と選択的に除去する工程とは共に、互いに±１０℃の範囲内で実行される、請求項２記載の方法。
【請求項１４】
選択的に除去する前記工程は、ゲルマニウムソースおよびハロゲン化物ソースを前記化学気相蒸着チャンバ内へフローする工程を含む、請求項１記載の方法。
【請求項１５】
ブランケット堆積する前記工程は、トリシランを前記化学気相蒸着チャンバ内へフローする工程を含む、請求項１記載の方法。
【請求項１６】
エピタキシャル半導体材料を選択的に形成する方法であって、
基板の単結晶半導体領域上へエピタキシャル材料を形成し、かつ前記基板の絶縁領域上へ非エピタキシャル材料を形成するために、シリコン含有半導体材料をブランケット堆積する工程と、
ブランケット堆積された前記シリコン含有半導体材料を、ハロゲン化物ソースおよびゲルマニウムソースを含むエッチング化学物質に露出することにより、前記絶縁領域上から前記非エピタキシャル材料を選択的に除去する工程と、
ブランケット堆積する前記工程と選択的に除去する前記工程とを、少なくとも一度反復する工程とを含む方法。
【請求項１７】
ブランケット堆積する前記工程は、前記基板を収容する化学気相蒸着チャンバ内へトリシランをフローする工程を含む、請求項１６記載の方法。
【請求項１８】
ブランケット堆積する前記工程は、各サイクルにおいて約１ｎｍ〜１０ｎｍで堆積する工程を含む、請求項１６記載の方法。
【請求項１９】
前記エピタキシャル材料は、リセスされた領域内に堆積され、前記基板の隣接する領域に歪みを加える、請求項１６記載の方法。
【請求項２０】
前記シリコン含有半導体材料は炭素ドープシリコンを含む、請求項１６記載の方法。
【請求項２１】
基板上の選択される位置にシリコン含有材料を形成する方法であって、
単結晶半導体の露出されたウィンドウを複数のフィールド分離領域間に有する基板を設ける工程と、
前記基板上へトリシランをフローすることにより、単結晶材料の前記ウィンドウおよび前記フィールド分離領域上へ、シリコン含有材料をブランケット堆積する工程と、
ブランケット堆積された前記シリコン含有材料を、ゲルマニウムソースを含むエッチング化学物質に露出することにより、前記フィールド分離領域上から前記シリコン含有材料を選択的に除去する工程と、
ブランケット堆積する前記工程と選択的に除去する前記工程とを複数回のサイクルで反復する工程とを含む方法。
【請求項２２】
前記シリコン含有材料をブランケット堆積する前記工程は、前記基板上へ、トリシランを用いて炭素ソース蒸気をフローする工程を含み、前記シリコン含有材料は炭素ドープシリコンを含む、請求項２１記載の方法。
【請求項２３】
選択的に除去する前記工程は、単結晶半導体の前記ウィンドウ上からエピタキシャル材料を除去する工程よりも速い速度で、前記フィールド分離領域上から非エピタキシャル材料をエッチングする工程を含む、請求項２２記載の方法。
【請求項２４】
前記ウィンドウはリセスを備え、選択的に除去する前記工程は、前記リセスの側壁からエピタキシャル材料を除去し、且つ、前記リセスの底部にエピタキシャル材料を残す工程をさらに含む、請求項２３記載の方法。
【請求項２５】
ブランケット堆積する前記工程および選択的に除去する前記工程は、前記シリコン含有材料の、毎分約４ｎｍ〜１１ｎｍの正味の成長速度を提供する、請求項２１記載の方法。
【請求項２６】
エピタキシャル半導体材料を選択的に形成する方法であって、
絶縁領域と当該絶縁領域内に形成される半導体ウィンドウとを、基板に提供する工程と、
前記絶縁領域上へ非晶質シリコン含有半導体材料を堆積し、かつ前記半導体ウィンドウ上へエピタキシャルシリコン含有半導体材料を堆積する工程と、
堆積された前記非晶質シリコン含有材料及び前記エピタキシャルシリコン含有半導体材料を、ゲルマニウムソースを含むエッチング化学物質に露出することにより、前記絶縁領域上から前記非晶質シリコン含有半導体材料を選択的にエッチングし、且つ、前記半導体ウィンドウ内に少なくとも幾分かのエピタキシャルシリコン含有半導体材料を残す工程と、
ブランケット堆積する前記工程と選択的に除去する前記工程とを、複数回のサイクルで反復する工程とを含む方法。
【請求項２７】
前記半導体ウィンドウは、前記絶縁領域の上面から下方にリセスを備え、反復する前記工程は、前記リセスをエピタキシャルシリコン含有半導体材料で充填する工程を含む、請求項２６記載の方法。
【請求項２８】
堆積する前記工程は、前記リセスを炭素ドープシリコンで充填して、リセスされたソース／ドレイン構造を形成する工程を含む、請求項２７記載の方法。
【請求項２９】
堆積する前記工程は、前記炭素ドープシリコン上へ、炭素フリーのキャップ層を形成する工程をさらに含む、請求項２８記載の方法。
【請求項３０】
反復する前記工程は、隆起されたソース／ドレイン構造を形成する工程を含む、請求項２６記載の方法。
【請求項３１】
堆積する前記工程は、燐および炭素ドープシリコンを堆積する工程を含む、請求項２６記載の方法。
【請求項３２】
前記絶縁領域上の非晶質シリコン含有半導体材料と前記半導体ウィンドウ上の前記エピタキシャルシリコン含有半導体材料との厚さの比は約１．０：１〜１．３：１である、請求項２６記載の方法。