【事件の表示】
　上記当事者間の特許第３３６３０８９号発明「タップ付きＣＣＤアレイ構造」の特許無効審判事件について、次のとおり審決する。
【結　論】
　特許第３３６３０８９号の請求項１から請求項３までおよび請求項７から請求項９までに係る発明についての特許を無効とする。
　特許第３３６３０８９号の請求項４から請求項６までに係る発明についての審判請求は、成り立たない。
　審判費用は、その９分の３を請求人の負担とし、９分の６を被請求人の負担とする。
【理　由】
第１．経緯 
　（ａ）本件特許に係る手続きの経緯
　　出願日　　　平成１０年３月２３日（特願平１０−７４２６０号）
　　　　　　　　（優先日：平成９年３月２１日、平成９年６月１１日、平　　　　　　　　　成９年９月２３日、いずれも米国）
　　設定登録日　平成１４年１０月２５日（請求項の数：９）
　（ｂ）本件請求に係る手続きの経緯
　　請求書　　　平成１６年１２月１日
　　請求書副本の送達通知
　　　　　　　　平成１７年１月１１日付け
　　請求書副本の発送日（航空扱いとした書留郵便物）
　　　　　　　　平成１７年１月１３日
　　答弁書　　　提出なし
　
第２．本件発明 
　本件特許に係る出願の願書に添付した明細書（特許明細書）の特許請求の範囲の請求項１から請求項９までの記載は、下記のとおりである。以下、各請求項に係る発明を、それぞれ、請求項の番号に対応づけて「本件発明１」、「本件発明２」などと言う。
　　　　　記（特許明細書の特許請求の範囲）
　【請求項１】　第１の分離レジスタ、第１の出力ノード構造、及び複数の読出しサブセクションを備えた、電荷結合デバイスの読出しセクションにおいて、　第１の読出しサブセクションが、前記電荷結合デバイスにおける複数のイメージ化サブセクションの第１イメージ化サブセクションに結合されるとともに、第１の複数の中間レジスタ及び第１の水平レジスタ・セグメントを含み、
　第２の読出しサブセクションが、前記電荷結合デバイスにおける複数のイメージ化サブセクションの第２イメージ化サブセクションに結合されとともに、第２の複数の中間レジスタ及び第２の水平レジスタ・セグメントを含み、レイアウト領域が前記第１と第２の読出しサブセクション間に画定され、
　前記第１の分離レジスタが、前記第１の水平レジスタ・セグメントに結合されるとともに前記レイアウト領域内に配置され、
　前記第１の出力ノード構造が、前記第１の分離レジスタに結合されるとともに前記レイアウト領域内に配置される、読出しセクション。
　【請求項２】　前記第１の水平レジスタ・セグメントが、前記第１の複数の中間レジスタの対応する中間レジスタに各々結合される複数の第１の水平レジスタ要素を有する請求項１記載の読出しセクション。
　【請求項３】　前記第１の水平レジスタ・セグメントと、前記第１の分離レジスタと前記第１の出力ノード構造とが同一直線上にある請求項１記載の読出しセクション。
　【請求項４】　前記第１の複数の中間レジスタの第１中間レジスタが、第１の複数のレジスタ要素を含み、前記第１の複数のレジスタ要素の第１レジスタ要素が第１の周辺により特徴付けられ、
　前記第１の複数のレジスタ要素の第１レジスタ要素を特徴付ける前記第１の周辺が、矩形状でない平行四辺形である、請求項１記載の読出しセクション。
　【請求項５】　前記第１の複数のレジスタ要素の第２レジスタ要素が第２の周辺により特徴付けられ、
　前記第１の複数のレジスタ要素の第２レジスタ要素を特徴付ける前記第２の周
辺が矩形状でない平行四辺形である、請求項４記載の読出しセクション。
　【請求項６】　前記第１の複数の中間レジスタの第２中間レジスタが第２の複数のレジスタ要素を含み、
　前記第２の複数のレジスタ要素の第１レジスタ要素が、前記第１の周辺と大きさ及び形状が実質的に等しい第２の周辺により特徴付けられる、請求項４記載の読出しセクション。
　【請求項７】　前記第１の複数の中間レジスタの第１中間レジスタが第１の複数のレジスタ要素を含み、該第１の複数のレジスタ要素の第１レジスタ要素が第１の周辺により特徴付けられ、
　前記第１の複数のレジスタ要素の第１レジスタ要素を特徴付ける前記第１の周辺が台形である、請求項１記載の読出しセクション。
　【請求項８】　前記第１の複数のレジスタ要素の第２レジスタ要素が第２の周辺により特徴付けられ、
　前記第１の複数のレジスタ要素の第２レジスタ要素を特徴付ける前記第２の周辺が台形である、請求項７記載の読出しセクション。
　【請求項９】　前記第１の複数の中間レジスタの第２中間レジスタが第２の複数のレジスタ要素を含み、
　前記第２の複数のレジスタ要素の第１レジスタ要素が、前記第１の周辺と面積が実質的に等しく形状が等しくない第２の周辺により特徴付けられる、請求項７記載の読出しセクション。
　
第３．当事者の主張及び証拠方法
１．請求人
　（ａ）請求の趣旨
　本件特許の請求項１から請求項９まで（全請求項）に係る特許は、無効とすべきである。
　（ｂ）請求の理由
　請求項１から請求項９までに係る発明は、いずれも、各刊行物（甲第１号証から甲第４号証まで）に記載された発明に基づいて当業者が容易に発明をすることができたものである。
　各請求項に係る特許は、いずれも、特許法第２９条第２項の規定に違反してされたものであり、同法第１２３条第１項第２号の規定に該当する。
　（ｃ）証拠方法
　　甲第１号証：米国特許第４６４７９７７号明細書
　　甲第２号証：米国特許第４６６００９０号明細書
　　甲第３号証：米国特許第４３１７１３４号明細書
　　甲第４号証：特開平６−１６５０４０号公報
　
２．被請求人
　答弁書等の提出はない。
　
第４．当審の判断
１．請求書副本の送達について
　本件審判請求書の副本は、特許法第１９２条第３項の規定により、被請求人に送達があったものとみなされる。
　
２．無効理由の検討
（１）刊行物の記載
　甲第１号証から甲第４号証までには、以下の記載が認められる。なお、前段は記事であり、後段はその要約である。
　（ａ）甲第１号証
　〈発明の背景〉
　　（ア）「U.S. Pat. No. 4,467,342, issued 21 Aug. 1984, to J. R. Tower and entitled MULTI-CHIP IMAGER teaches how to make such an ultra-long line array of large sensor diode structures, by using a plurality of semiconductor dies having disposed on them respective component line arrays of a few hundred charge transfer stages length. The dies are abutted to form the full length of the ultra-long line array of large sensor diode structures. 」（第１欄37行〜45行）
　　成分リニアアレイを有する半導体ダイ（die）を、複数突き合わせて接合することにより（abutted）、超長尺の全長リニアセンサアレイ（マルチチップ　イメージャ）を構成することができる。
　　（イ）「The use of buttable component linear arrays reduces the problem of parallel-to-serial conversion of several thousand samples to the problem of replicated parallel-to-serial conversions, each of several hundred samples. But it introduces the limitation that side-loaded CCD registers used for parallel-to-serial conversion must not extend beyond the linear arrays of photosensors they share the same semiconductor die with. This limitation can be accommodated by incorporating parallel transfer registers for connecting the photosensors to the CCD shift register they side-load, which parallel transfer registers use fan-in to cause their parallelly arrayed output ports to be narrower than their parallelly arrayed input ports.」（第１欄46行〜59行）
　　突き合わせ可能（buttable）な成分リニアアレイでは、パラレル−シリアル変換用のサイドロードＣＣＤレジスタを、同じ半導体ダイ上のフォトセンサリニアアレイを超えて延在させることができないという限界がある。しかし、この限界は、各フォトセンサをＣＣＤシフトレジスタの各転送ステージに接続するために、「ファン−イン（fan-in）」（出力ポートが入力ポートよりも狭い構造）を採用したパラレル転送レジスタを組み入れることによって解決される。
　　（ウ）「Limiting die width to fit one CCD shift register of such length across most of that width results in a die that is too small by present-day layout rules to accommodate a desired number of bond pads for input/output connections. So two CCD shift registers in linear alignment are to be fitted across the die width. Fitting more than two CCD shift registers in line across the length of a semiconductor die results in a die that is too large to be manufactured with acceptably high yield using present-day technology, as well as unduly increasing the number of electrometers, buffer amplifiers and bond pads on the die.」（第２欄５行〜17行）
　　そのような長さ（注：転送効率が問題とはならない長さ）のＣＣＤシフトレジスタの１個が１個のダイに適合するようにダイの幅を制限すると、ダイの幅が非常に小さくなってしまい、今日のレイアウトルールではボンディングパッド（所望数）を収容することができない。したがって、２個のＣＣＤシフトレジスタがダイの幅方向に１直線上に配置される。２個よりも多く配列した場合、今日の技術を使い高収率で製造しようとすると、ダイは非常に大きくなってしまう。そればかりでなく、電荷検出部、バッファアンプおよびボンディングパッドの個数をも不当に増加してしまう。
　　（エ）「There is a problem with matching the charge-to-voltage conversion characteristics of electrometers. Some adjustments to accommodate differences in these conversion characteristics invariably must be made. Consequently, it is desirable to share the same electrometer for the two CCD shift registers in line across the width of the same semiconductor die. In order to continue to avoid the problems of transfer inefficiency caused by too many successive charge transfers, it is desirable to avoid substantial additional charge transfers in connecting the CCD shift registers to the shared electrometer.」（第２欄18行〜28行）
　　電荷検出部の電荷−電圧変換特性のマッチングの問題も存在する。変換特性の相違を調和しなければならないが、これには、同じ半導体ダイの幅方向に直線配置された２つのＣＣＤシフトレジスタに対して同じ電荷検出部を共有することが、望ましい。非常に多くの連続的する電荷転送によって引き起こされる転送非効率の問題を回避し続けるには、ＣＣＤシフトレジスタを共有電荷検出部に結合する際に実質的な付加的電荷転送を回避することが、望ましい。
〈従来のセンサアレイ（FIG.1）〉
　　（オ）「FIG. 1 shows a prior art line array sensor. A linear array 2 of a plurality, P in number, of photosensors accumulate photocharge during image integration intervals. After each image integration interval the charge packets accumulated in each of the photosensors in the linear array 2 are transferred via respective short CCD charge transfer channels in a parallel-transfer register 3 to side-load respective ones of the successive charge transfer stages in a CCD shift register 4. Dynamic forward clocking of CCD shift register 4 is halted during this side-loading of its charge transfer stages.」（第３欄35行〜46行）
　　従来のリニアセンサアレイ（図１）は、複数（Ｐ個）のフォトセンサを有し、イメージ蓄積期間の間、光電荷を蓄積する。イメージ蓄積期間の後、各フォトセンサに蓄積された光電荷パケットは、それぞれ、パラレル転送レジスタ３内の短いＣＣＤ電荷転送チャネルを介して、ＣＣＤシフトレジスタ４内のサイドロード電荷転送ステージにパラレルに転送される。ＣＣＤシフトレジスタ４に付与される前方向クロックは、このサイドロードの期間、停止される。
　　（カ）「CCD shift register 4 is the output register for the FIG. 1 line sensor array. In many applications, prior to being side-loaded with photocharge packets transferred to it in parallel, CCD register 4 is forward clocked to serially load bias (or fat zero) charge packets into its charge transfer stages, which bias charge packets are supplied to its input end from a charge injector 5. The amplitude of these bias charge packets is determined by an input bias voltage applied to charge injector 5 and is adjusted to guarantee linearity in the transfer through register 4 of charge packets descriptive of image elements after their subsequent side-loading into register 4.」（第３欄46行〜58行）
　　ＣＣＤシフトレジスタ４には、光電荷パケットがサイドロードされるに先だって、各転送ステージにバイアス電荷（ファットゼロ）をシリアルにロードする前方向クロックが付与される。バイアス電荷は、ＣＣＤシフトレジスタ４の入力端に電荷注入部５から供給される。バイアス電荷の大きさは、電荷注入部５に印加される入力バイアス電圧によって決定され、ＣＣＤシフトレジスタ４を転送中のリニアリティを保証するために調節される。
　　（キ）「During image integration intervals, the output CCD shift register 4 is forward clocked (left to right in FIG. 1) to transfer serially to an electrometer 6, the charge packets that have been side-loaded into the charge transfer stages of register 4.」（第３欄59行〜63行）
　　イメージ蓄積期間中、ＣＣＤシフトレジスタ４は、それまでに各電荷転送ステージにサイドロードされている電荷パケットを電荷検出部６に向けてシリアルに転送するために、前方向クロック（図１では左から右）が付与される。
　　（ク）「A presently favored type of electrometer 6 is the floating diffusion type. A floating diffusion is disposed at the output end of the charge transfer channel of CCDshift register 4 and connects to the gate electrode of an insulated-gate field-effect transistor (hereinafter referred to as the electrometer FET) operated in common-drain or common-source amplifier configuration. As shown in FIG. 1, this amplifier configuration is usually followed by another amplifier 7 located at least partially on the same semiconductor die.
　　The floating diffusion is periodically clamped by in-channel field-effect transistor action to a reset drain at the end of the register 4 charge transfer channel, responsive to a pulse being applied to a reset gate electrode between the floating diffusion and the reset drain. This dc-restores the gate electrode of the electrometer transistor before each charge packet is introduced under the floating diffusion. Each charge packet will then induce a lowered gate voltage on the electrometer transistor, responsive to which a sample of video output signal is supplied from the output port of amplifier 7.」（第３欄63行〜第４欄16行）
　　今日の電荷検出部の好適な形態は、フローティングディフュージョン型である。フローティングディフュージョンは、ＣＣＤシフトレジスタ４の電荷転送チャンネルの出力端に配置された絶縁ゲート型電界効果トランジスタ（ドレイン共通型又はソース共通型のアンプ構成。電荷検出用ＦＥＴ。)のゲート電極に接続される。このアンプ構成の後段には、同じ半導体ダイ上に少なくとも一部が配置される他の増幅器７が接続される。
　フローティングディフュージョンは、ＣＣＤシフトレジスタ４の電荷転送チャネルの終端で、インチャネル型電界効果トランジスタ動作によってリセットドレインにクランプされる。この動作は、フローティングディフュージョンとリセットドレインとの間のリセット用ゲート電極に印加されるパルスに応答する。このことは、フローティングディフュージョンに各電荷パケットが導入される前に、電荷検出用トランジスタのゲート電極を所定のＤＣ電位に戻す。各電荷パケットは、電荷検出用トランジスタのゲート電圧を低下させる。これに応答して、増幅器７の出力ポートからビデオ出力信号が得られる。
〈本発明によるセンサアレイ（FIG.2）〉
　　（ケ）全体構成
　　「FIG. 2 shows a line sensor array, improved in accordance with the invention, and provided with a linear array 2' of 512 consecutive photosensors. Rather than one output register 4 of 512 stages, a first 256-stage side-loaded CCD shift register 11 is used for the parallel-to-serial conversion of charge packets accumulated in the left half of photosensor line array 2', and a second 256-stage side-loaded CCD shift register 12 is used for the parallel-to-serial conversion of charge packets accumulated in the right half of photosensor line array 2'.
　　The first CCD shift register 11 is periodically forward clocked to shift charge packets to the right through a charge multiplexer 13 to the input port of electrometer 6, and the second CCD shift register 12 is periodically forward clocked to shift charge packets to the left through charge multiplexer 13 to the input port of electrometer 6. The number of charge transfers to empty an output line register 11 or 12 is half the number of charge transfers to empty an equivalent total length single output line register 4. That is, there are not substantially more than 512 charge transfers of any charge packet before it reaches electrometer 6, so one avoids charge transfer efficiency limitations having unacceptably high effects upon the relative amplitudes of charge packets reaching electrometer 6 from different photosensing sites.」（第４欄34行〜59行）
　　本発明によるリニアセンサアレイ（図２）は、５１２個の連続するフオトセンサのリニアアレイ２’を備える。単一のＣＣＤシフトレジスタ４（図１、５１２個の転送ステージ）に代えて、第１のサイドロードＣＣＤシフトレジスタ１１（２５６個の転送ステージ）および第２のサイドロードＣＣＤシフトレジスタ１２（２５６個の転送ステージ）が、それぞれ、リニアアレイ２’の左半分および右半分において蓄積された電荷群をパラレル−シリアル変換するために使用される。
　第１および第２のＣＣＤシフトレジスタ１１、１２には周期的に前方向クロックが付与され、電荷群はそれぞれ、電荷多重化部１３に向けて右方向および左方向に移行される（その後、電荷パケットは電荷多重化部１３を介して電荷検出部６の入力端に移行される）。第１および第２のシフトレジスタ１１、１２を空にするための電荷の移動数は、同じ全長の単一のＣＣＤシフトレジスタ４を空にするための電荷の移動数（５１２回）の半分である。したがって、電荷転送効率の制限を回避することができる。
　　（コ）バイアス電荷注入部１５、１６
　　「The input ends of CCD shift registers 11 and 12 are shown as being provided with respective input bias charge injectors 15 and 16 for inserting fat zero bias charges. Note that the fat zero bias charges can be loaded into CCD shift registers 15 and 16 in two parallel streams of serially injected charge packets, reducing by half the time required for introducing bias charge packets at given rate into all output register charge transfer stages.」（第４欄60行〜68行）
　　ＣＣＤシフトジスタ１１、１２は、それらの入力端にバイアス電荷（ファットゼロ）を挿入するバイアス電荷注入部１５、１６を備える。バイアス電荷は、直列的に注入された電荷パケットからなる２つのストリームとして、ＣＣＤシフトレジスタ１１及び１２にそれぞれ並列的に導入することができ、バイアス電荷の挿入に必要な時間も半分にすることができる。
　　（サ）パラレル転送レジスタ１７
　　「A first parallel-transfer register 17 is used for transferring charges in parallel from the 256 photosensors in the left half of line array 2' to corresponding ones of the 256 stages in CCD shift register 11. It is desirable to make CCD shift register 11 narrower than half the width of line array 2'.」（第５欄１行〜６行）
　　第１のパラレル転送レジスタ１７は、電荷を、リニアアレイ２’の左半分にあるフォトセンサ（２５６個）からＣＣＤシフトレジスタ１１（２５６個の転送ステージ）に向けて、パラレルに転送する。ＣＣＤシフトレジスタ１１の幅は、リニアアレイ２’の幅の半分よりも狭い。
　　（シ）パラレル転送レジスタ１７の左側
　　「So as to leave room on the die for charge injector 15, the first thirty-five columns of parallel-transfer register 17 fan-in. That is, the charge transfer channels defining these thirty-five columns are narrower at their output port connections (to side-load respective charge transfer stages of CCD shift register 11) than these charge transfer channels are at their input port connections from respective photosensors in line array 2'.」（第５欄６行〜14行）
　　パラレル転送レジスタ１７の最初の３５列は、半導体ダイ上に
電荷注入部１５のための空間を残す
　　（ス）パラレル転送レジスタ１７の中央
　　「The charge transfer channels defining the 201 columns roughly in the middle of parallel-transfer register 17 are constant-width.」（第５欄14行〜16行）
　　パラレル転送レジスタ１７の中央に位置する２０１列を画成する各電荷転送チャネルは、一定の幅である。
　　（セ）パラレル転送レジスタ１７の右側
　　「The charge transfer channels defining the remaining twenty rightmost columns in parallel-transfer register 17 fan in to open room for charge multiplexer 13. The pitch of the fifty-five charge transfer stages side-loaded by charge packets from the fanned-in columns of parallel transfer register 17 is shortened compared to the pitch of the remaining 201 charge transfer stages, of course.」（第５欄16行〜23行）
　　パラレル転送レジスタ１７の右側の２０列は、
電荷多重化部１３のための空間を空ける
　　（ソ）第２のＣＣＤシフトレジスタ１２
　　「The second CCD shift register 12, and the second parallel-transfer register 18 used to transfer charges from the right half of photosensor line array 2' to respective charge transfer stages of register 12, mirror in their construction first CCD shift register 11 and first parallel-transfer register 12. 」（第５欄24行〜29行）
　　　第２のＣＣＤシフトレジスタ１２、及び、第２のパラレル転送レジスタ１８（リニアアレイ２’の右側半分から、第２のＣＣＤシフトレジスタ１２の各転送ステージに向けて電荷を転送する）は、第１のＣＣＤシフトレジスタ１１及び第１のパラレル転送レジスタ１７と、ミラー構造となっている
　　（タ）ゲート電極３５、４５
　　「Gate electrode 45 disposed in the first polysilicon layer is a second of two dc-biased potential gate electrodes preceding the floating diffusion (60 in FIG. 10). The first of these two dc-biased electrodes is gate electrode 35 in the second polysilicon layer, depicted in FIG. 13.」（第９欄26行〜31行）
　　第１ポリシリコン層に配列されたゲート電極４５は、フローティングディフージョン（図１０中の６０）の前に配置される２つのＤＣバイアスされたゲート電極のうちの２番目のものである。これら２つのＤＣバイアスされたゲート電極の１番目のものは、第２ポリシリコン層に配列されたゲート電極３５である。図１３中に描写されている。
　　（チ）リセットゲート電極４７、リセットドレイン
　　「First-polysilicon-layer gate electrode 47 is the reset gate electrode, ohmically contacted to top aluminization bus 56 of FIG. 18. Aluminum bus 57 ohmically contacts to the reset drain in the N+ diffusion 63 of FIG. 14.」（第９欄59行〜63行）
　　第１ポリシリコン層のゲート電極４７は、最上層のアルミニウムバス５６（図１８）にオーミック接触されたリセットゲート電極である。アルミニウムバス５７は、Ｎ＋ディフージョン６３（図１４）内のリセットドレインにオーミック接触される。
　　（ツ）電荷転送チャネルの幅
　　「The thin oxide mask of FIG. 9 reveals that the charge transfer channel widths in charge multiplexer 13 differ from each other and from the charge transfer channel width in the side-loaded CCD shift registers 11 and 12. This is done to maintain substantially constant charge packet storage capacity through these charge transfer channels despite variations in the lengths of the storage gate electrodes overspanning these channels.」（第８欄64行〜68行）
　　図９（薄い酸化物マスク）によると、電荷結合部１３の電荷転送チャネルの幅は、互いに、また、ＣＣＤシフトレジスタ１１、１２の電荷転送チャネルの幅とも異なる。これは、各チャネルを覆うゲート電極の長さが変動したとしても、電荷転送チャネルに沿う電荷パケットの蓄積容量を実質的に一定に維持するためである。
　
　（ｂ）甲第２号証
　　（テ）「After each line of charge packets has been transferred into the serial registers 206, the shift registers are clocked to move the pixel signals along shift registers 206, through dummy elements 210, and into the charge detection node area 211. However, according to the present invention, after all of the pixel image charges from image area 212, which are now held in serial register 206, have been clocked through charge sensing nodes 211, the dark reference signals, which originated in dark reference area 202 and came into the serial shift registers in area 206', are preferably not clocked through the detection nodes 211, but are left in the dummy elements 210. Thus, when the next line transfer occurs, the dark reference information is already in the dummy elements 210, and is therefore clocked through detection nodes 211 and 214 first.」（第16欄31行〜46行）
　　シフトレジスタ２０６は、１ラインの電荷パケットが転送されると、画素信号をシフトレジスタ２０６に沿いダミー要素２１０を通り電荷検出ノード領域２１１まで移動させるようにクロック動作される。このとき、ダークリファレンス領域２０２で発生しシフトレジスタ２０６の領域２０６’に移動してきたダークリファレンス信号は、電荷検出ノード２１１を通らずにダミー要素２１０内に取り残されるようにクロック動作されることが、好ましい。このようにすると、次のライン転送が発生するとき、ダークリファレンス信号は既にダミー要素２１０に存在しているので、このライン転送の最初に電荷検出ノード２１１、２１４を通るようにクロック動作される。
　
　（ｃ）甲第３号証
　　（ト）「Immediately adjacent the last stage of the shift register 16 and integrated into the CCD shift register circuit, as a continuation thereof, is a pattern noise corrector 22 according to the present invention.」（第３欄18行〜21行）
　　本発明によるパターンノイズコレクタ２２は、シフトレジスタ１６の最後のステージに直接隣接しており、シフトレジスタ１６の続きとしてＣＣＤシフトレジスタ回路に組み込まれる。
　
　（ｄ）甲第４号証
　　（ナ）「図７にパラレル出力ＣＣＤイメージセンサ１１０の出力部１２０の上面構造図を、図８にＣ−Ｃ’面の断面構造図を・・・示す。・・・水平転送シフトレジスタ１２２の出力端にはＦＤＡ１２３が配置されている。図８の断面構造図に示すように、ＦＤＡ１２３は、適正バイアスが印加されたＯＧ（出力ゲート）１２３ａと、電位的には浮いた状態であるが信号電荷が流入することにより電位が変化するＦＤ（フローティングディフージョン）１２３ｂと、ＲＤ（リセットドレイン）１２３ｃの電位にＦＤ１２３ｂをリセットするためのＲＧ（リセットゲート）１２３ｄから構成されている。」（段落0005、段落0006）
　　（ニ）従来の技術を示す第７図および第８図によれば、「水平転送シフトレジスタ１２２の出力端に配置されるＦＤＡ１２３（出力ゲート１２３ａ、フローティングディフージョン１２３ｂ、リセットドレイン１２３ｃおよびリセットゲート１２３ｄ）は、水平転送シフトレジスタ１２２の転送方向の延長線上に配置されること」が見て取れる。
　　（ヌ）「図１は本実施例に係るパラレル出力ＣＣＤイメージセンサ１０を示す構成図である。・・・複数組の水平転送シフトレジスタ３０〜３２と、水平転送シフトレジスタ３０〜３２から出力された信号電荷を電圧に変換するＦＤＡ（フローティングディフージョン増幅器）４０〜４２を備えている。」（段落0020、図１）
　　（ネ）「なお、本実施例は、水平転送シフトレジスタ３０〜３２の各ビットの内、ＦＤＡ４０〜４２に隣接する数ビットについての転送ゲート長を、転送電荷量、その他の諸特性に影響を与えない範囲で短くして、ＦＤＡ４０〜４２を組み込むスペースを確保するといった対策などと組み合わせて使用すると更に効果的である。」（段落0031）
　
（２）本件発明１について
（２−１）対比
　本件発明１と甲第１号証に記載の発明とを対比する。本件発明１は「複数の読出しサブセクションを備える」ところ、「複数＝２」の場合と「複数（２以上）」についてそれぞれ対比する。
（２−１−１）対比その１（複数＝２）
　（ａ）電荷結合デバイスの読出しセクション
　甲第１号証は、フォトセンサアレイ２’からの光電荷を、パラレル転送レジスタ（１７、１８）およびＣＣＤシフトレジスタ（１１、１２）により、増幅器７の出力ポートからビデオ出力信号として読みだすものである。
　本件発明１にいう「電荷結合デバイスの読出しセクション」に関するものである。
　（ｂ）イメージ化サブセクション（第１、第２）
　リニアセンサアレイ（図２）は、１個の半導体ダイ上に５１２個のフオトセンサのアレイ２’を有し、フォトセンサアレイ２’は左半分および右半分に分けられる。
　フオトセンサアレイ２’を本件発明１にいう「複数のイメージ化サブセクション」に、左半分を同じく「第１イメージ化サブセクション」に、右半分を同じく「第２イメージ化サブセクション」にそれぞれ対応させることができる。
　（ｃ）第１の読出しサブセクション
　（ｃ１）第１のパラレル転送レジスタ１７は、複数の列（２５６列）の電荷転送チャネルから成り、各列は各フォトセンサの光電荷をＣＣＤシフトレジスタ１１の対応する転送ステージに転送する（サイドロード）。
　第１のパラレル転送レジスタ１７の各列は、本件発明１にいう「（第１の複数の）中間レジスタ」に相当し、第１のパラレル転送レジスタ１７は、同じく「第１の複数の中間レジスタ」に相当する。また、ＣＣＤシフトレジスタ１１は、同じく「第１の水平レジスタ・セグメント」に相当する。
　（ｃ２）また、第１のパラレル転送レジスタ１７とＣＣＤシフトレジスタ１１とから成る部分は、リニアアレイ２’の左半分に結合されて同左半分のフォトセンサの光電荷を転送する。
　第１のパラレル転送レジスタ１７とＣＣＤシフトレジスタ１１とから成る部分は、本件発明１にいう「複数のイメージ化サブセクションの第１イメージ化サブセクションに結合されとともに、第１の複数の中間レジスタ及び第１の水平レジスタ・セグメントを含（み、）」むものであり、本件発明１にいう「第１の読出しサブセクション」に相当する。
　（ｄ）第２の読出しサブセクション
　同様に、第２のパラレル転送レジスタ１８の各列は、本件発明１にいう「（第２の複数の）中間レジスタ」に相当し、第２のパラレル転送レジスタ１８は、本件発明１にいう「第２の複数の中間レジスタ」に相当し、ＣＣＤシフトレジスタ１２は本件発明にいう「第２の水平レジスタ・セグメント」に相当する。
　同じく、第２のパラレル転送レジスタ１８とＣＣＤシフトレジスタ１２とから成る部分は、本件発明１にいう「第２の読出しサブセクション」に相当する。
　（ｅ）レイアウト領域
　パラレル転送レジスタ１７の右側（２０列）とパラレル転送レジスタ１８の左側（２０列）は「ファン−イン」とされ、これに対応して、ＣＣＤシフトレジスタ１１の右側とＣＣＤシフトレジスタ１２の左側の各転送ステージ（いずれも２０ステージ）の間隔は、中央の転送ステージの間隔より短くされ、これにより、電荷多重化部１３のための空間を空ける。
　「電荷多重化部１３のための空間」は、本件発明１にいう「レイアウト領域が第１と第２の読出しサブセクション間に画定され、」に相当する。
　（ｆ）出力ノード構造
　本件発明１の「出力ノード構造」は、特許明細書（図２）によれば、セット・ゲート電極、出力ノード拡散部、リセット・ゲート電極およびドレーン拡散部をその要素（４要素）とすることが認められる。
　甲第１号証の２つのＣＣＤシフトレジスタ（１１、１２）の各出力側には、ＤＣバイアスされた２つのゲート電極（３５、４５）、フローティングディフージョン６０（図１０）、リセットゲート電極４７およびリセットドレイン（Ｎ＋ディフージョン６３内）の４要素が配置されている。
　甲第１号証の上記４要素は、本件発明１にいう「出力ノード構造」に相当する。
　（ｇ）分離レジスタ
　電荷多重化部１３は、２つのＣＣＤシフトレジスタ（１１、１２）の終端からフローティングディフージョン６０にかけて、２つの電荷転送チャネル（曲がり角、垂直部分）と、その上に配列されたゲート電極（３１〜３４、４１〜４４）とから成る。
　電荷結合部１３が、ＣＣＤシフトレジスタ（１１、１２）の終端と「出力ノード構造」との間に、２つの電荷転送レジスタ（Ｙ字形）を形成していることは明らかである。
　電荷多重化部１３（左側の電荷転送レジスタ）を本件発明１の「第１の（分離）レジスタ」に対応させることができ、本件発明１にいう「第１の（分離）レジスタが、第１の水平レジスタ・セグメントに結合され、（第１の）出力ノード構造が、第１の（分離）レジスタに結合される」構成が認められる。
　もっとも、甲第１号証には「分離」という記載はない。
　（ｈ）出力ノード構造の配置
　上記４要素は、「電荷多重化部１３のための空間」内に配置されてはいない。
　「出力ノード構造」の配置につき相違（内部か外部か）が認められる。
　（ｉ）分離レジスタの配置
　甲第１号証は「電荷多重化部１３のための空間を空ける」ことから、この空間（レイアウト領域）内に電荷多重化部１３の少なくとも一部を配置することが認められる。
　本件発明１にいう「第１の（分離）レジスタが、レイアウト領域内に配置され」る構成が認められる。
　もっとも、甲第１号証には、電荷多重化部１３の全部を「電荷多重化部１３のための空間」内に配置するとの記載はない。
　「第１の（分離）レジスタ」の配置につき相違（全部か一部か）が認められる。
　（ｊ）出力ノード構造の専用・共有
　本件発明１の「第１の出力ノード構造」は、「第１の水平レジスタ・セグメント」に対して専用である。
　甲第１号証では、フローティングディフージョン６０以降の要素は共通しており、「出力ノード構造」を２つのＣＣＤシフトレジスタ（１１、１２）が共有する。
　「出力ノード構造」の対応につき相違（専用か共有か）が認められる。
（２−１−２）対比その２（複数（２以上））
　次に、甲第１号証は、リニアセンサアレイ（図２）が形成された半導体ダイを部分リニアセンサアレイとし、これを複数個接合することにより、超長尺の全長リニアセンサアレイを構成するものである。そして、全長リニアセンサアレイにあっても、各ダイにおいて上記対応関係が認められる。
　上記対応関係は、本件発明１において「複数（２以上）」の場合にも認められる。
　
（２−２）一致点・相違点
　上記対比によれば、本件発明１と甲第１号証との一致点および相違点は、以下の通りである。
　　　　　記（一致点）
　第１のレジスタ、出力ノード構造、及び複数の読出しサブセクションを備えた、電荷結合デバイスの読出しセクションにおいて、
　第１の読出しサブセクションが、電荷結合デバイスにおける複数のイメージ化サブセクションの第１イメージ化サブセクションに結合されるとともに、第１の複数の中間レジスタ及び第１の水平レジスタ・セグメントを含み、
　第２の読出しサブセクションが、電荷結合デバイスにおける複数のイメージ化サブセクションの第２イメージ化サブセクションに結合されるとともに、第２の複数の中間レジスタ及び第２の水平レジスタ・セグメントを含み、
　レイアウト領域が第１と第２の読出しサブセクション間に画定され、
　第１のレジスタが、第１の水平レジスタ・セグメントに結合されるとともにレイアウト領域内に配置され、
　出力ノード構造が第１のレジスタに結合される、
　読出しセクション。
　　　　　記（相違点）
　相違点１（出力ノード構造の専用・共有）
　本件発明１の「出力ノード構造」は「第１の出力ノード構造」であり、第１の水平レジスタ・セグメントに対して専用であるのに対して、甲第１号証の「出力ノード構造」は、第１および第２の水平レジスタ・セグメントに対して共有である点。
　相違点２（出力ノード構造の配置）
　本件発明１では、「第１のレジスタ」および「第１の出力ノード構造」のいずれもレイアウト領域内に配置されるのに対して、甲第１号証では、「第１のレジスタ」の少なくも一部はレイアウト領域内に配置されるものの、「第１のレジスタ」の全部および「出力ノード構造」がレイアウト領域内に配置されることにつき記載がない点。
　相違点３（分離レジスタ）
　本件発明１の「第１のレジスタ」は「第１の分離レジスタ」であるのに対して、甲第１号証には「分離」との記載がない点。
　
（２−３）相違点の検討等
　相違点１（出力ノード構造の専用・共有）
　（ａ）甲第１号証には、「電荷検出部の電荷−電圧変換特性のマッチングの問題も存在する。変換特性の相違を調和しなければならないが、これには、同じ半導体ダイの幅方向に直線配置された２つのＣＣＤシフトレジスタに対して同じ電荷検出部を共有することが、望ましい。」（記載エ）と記載されている。この記載は、２つのＣＣＤシフトレジスタに対して、本来的には専用の電荷検出部を設けることを示唆するものである。
　（ｂ）甲第４号証の記載ヌによれば、複数組の水平転送シフトレジスタ３０〜３２の各々に対してＦＤＡ４０〜４２を備えることが記載されている。
　（ｃ）相違点１に係る構成は、上記甲第４号証の記載を参照して、甲第１号証のフローティングディフージョン６０、リセットゲート電極４７およびリセットドレインを、電荷結合部１３（２つの電荷転送レジスタ）およびＤＣバイアスされた２つのゲート電極（３５、４５）のそれぞれに配置することにより、当業者が容易になし得ることである。
　
　相違点２（出力ノード構造の配置）
　（ａ）甲第１号証には、記載シによれば、最初の３５列のパラレル転送レジスタ１７を「ファン−イン」とすることにより、半導体ダイ上に「電荷注入部１５のための空間」を残し、この空間にＣＣＤシフトレジスタ（１１、１２）に対して直列的に電荷注入部（１５、１６）を接続することが記載されている（従来は側部方向から接続していた）。
　これは、ＣＣＤシフトレジスタに関連する回路について、その要素の全部を２つのＣＣＤシフトレジスタの間に残した空間内に配置する思想を開示するものである。
　（ｂ）甲第４号証には、記載ヌ、ネによれば、水平転送シフトレジスタ３０〜３２の間に、ＦＤＡ（フローティングディフージョン増幅器。記載ナによれば、出力ゲートＯＧ、フローティングディフージョンＦＤ、リセットゲートＲＧおよびリセットドレインＲＤの４要素から成る。）４０〜４２を組み込むスペースを確保することが記載されている。ここで、「ＦＤＡを組み込む」はＦＤＡの要素全部を組み込むと解するのが自然である。
　（ｃ）相違点２に係る構成は、上記甲第４号証の構成を参照し、甲第１号証において、電荷結合部１３と共に、上記４要素（ＤＣバイアスされた２つのゲート電極（３５、４５）、フローティングディフージョン６０、リセットゲート電極４７およびリセットドレイン）を、「電荷結合部１３のための空間」内に配置することにより、当業者が容易になし得ることである。
　
　相違点３（分離レジスタ）
　（ａ）本件発明１の「分離レジスタ」
　特許明細書には、「分離レジスタ」に関連して、「各タップ・セクションで読出される最初の有効データ・ピクセルにおける応答不均一性（一般に、初期ピクセル・ドループ（ｄｒｏｏｐ）として知られる）を制限するため、水平ＣＣＤにおける付加的な分離ピクセルがしばしば望ましい。」（段落0012の後段）、「分離レジスタ１１４に最初保持されるデータは単に放棄される。」（段落0025）等の記載がある。
　これらの記載によれば、水平ＣＣＤの本来のピクセル（フォトセンサに対応するピクセル）に対して付加的なピクセルであることを、本来のピクセルに対して「分離」していると表現し、このような分離ピクセルから成る特定の機能をする付加的なレジスタのことを「分離レジスタ」と称していることが認められる。
　なお、「分離レジスタ」の機能は、「初期ドループの制限」（単に放棄されるデータを最初保持する）にあることも認められる。
　（ｂ）甲第１号証の示唆
　甲第１号証の電荷結合部１３（２つの電荷転送レジスタ）は、フォトセンサアレイ２’に結合されるものではなく２つのＣＣＤシフトレジスタ（１１、１２）に対して付加的なレジスタであることは明らかである。したがって、ＣＣＤシフトレジスタ（１１、１２）の転送の開始時において電荷結合部１３（２つの電荷転送レジスタ）に存在していた電荷は、転送の開始後、電荷検出の対象とならないことも明らかである（すなわち、破棄される）。
　また、甲第１号証には、「非常に多くの連続する電荷転送によって引き起こされる転送非効率の問題を回避し続けるには、ＣＣＤシフトレジスタを共有電荷検出部に結合するに際に、実質的な付加的な電荷転送を回避することが、望ましい。」（記載エ）とも記載されている。この記載は、転送非効率がさほど問題とならないときは、ＣＣＤシフトレジスタを共有電荷検出部に結合するに際に、「実質的な付加的な電荷転送」を許容することを示唆するものである。
　（ｄ）そうすると、相違点３に係る構成は、甲第１号証の電荷結合部１３（２つの電荷転送レジスタ）を付加的な電荷転送をするレジスタと認識することにより当業者が容易になし得ることである。
　（ｅ１）なお、本件発明１の「分離レジスタ」の機能が「初期ドループの制限」（単に放棄されるデータを最初保持する）であることは前記のとおりであるが、本件発明１は当該レジスタにつき「分離」と特定するに止まるものでありその機能までも特定するものではないから、その機能は考慮することができない。
　仮に考慮するとしても、イメージセンサにおいて水平シフトレジスタの出力端と電荷検出部との間に特定の機能をする付加的なレジスタを結合することは周知であることが認められるので、相違点３に係る構成は機能を含めて、当業者が容易になし得ることである。
　（ｅ２）上記周知技術については以下の記載が参照される。
　甲第２号証には、シリアル変換レジスタ２０６の出力側と電荷検出ノード２１１との間に「ダミー要素２１０」を結合することが記載されている。
　甲第３号証には、シフトレジスタ１６の最後のステージと出力回路（出力ゲート５０および出力ダイオードディフージョン５２）との間に「パターンノイズコレクタ２２」を結合することが記載されている。
　本審決において引用する特開平６−２２５０７６号公報、特開平５−１７６１１０号公報、特開平３−１０８８８４号公報、特開昭６３−１９３５６０号公報には、「初期ドループの制限」機能について記載されている。
　
　効果等
　上記相違点１、相違点２及び相違点３に係る各構成が当業者が容易になし得ることは前記のとおりである。また、これら相違点を総合しても格別の作用をなすとは認められない。本件発明１の効果も、甲第１号証から甲第４号証までの記載および周知技術から予測することができる程度のものにすぎない。
　
（２−４）まとめ
　本件発明１は、甲第１号証から甲第４号証までに記載された発明および周知技術に基づいて、当業者が容易に発明をすることができたものである。
　
（３）本件発明２（請求項１を引用）について
　（ａ）対比
　（ａ１）上記本件発明１についてした対比を援用する。
　（ａ２）甲第１号証の第１のパラレル転送レジスタ１７の各列がフォトセンサの光電荷をＣＣＤシフトレジスタ１１の対応する転送ステージに転送する（サイドロード）こと、各列が本件発明１にいう「第１の複数の中間レジスタ」に相当することは前記のとおりである。
　ＣＣＤシフトレジスタ１１の各転送ステージは本件発明２にいう「複数の第１の水平レジスタ要素」に相当し、甲第１号証には、本件発明２にいう「第１の水平レジスタ・セグメントが、第１の複数の中間レジスタの対応する中間レジスタに各々結合される複数の第１の水平レジスタ要素を有する」構成が認められる。
　（ｂ）一致点・相違点
　本件発明２と甲第１号証との一致点および相違点は、以下のとおりである。
　　　　記（一致点）
　第１の分離レジスタ、出力ノード構造、及び複数の読出しサブセクションを備えた、電荷結合デバイスの読出しセクションにおいて、
　第１の読出しサブセクションが、電荷結合デバイスにおける複数のイメージ化サブセクションの第１イメージ化サブセクションに結合されるとともに、第１の複数の中間レジスタ及び第１の水平レジスタ・セグメントを含み、
　第２の読出しサブセクションが、電荷結合デバイスにおける複数のイメージ化サブセクションの第２イメージ化サブセクションに結合されるとともに、第２の複数の中間レジスタ及び第２の水平レジスタ・セグメントを含み、
　レイアウト領域が第１と第２の読出しサブセクション間に画定され、
　第１の分離レジスタが、第１の水平レジスタ・セグメントに結合されるとともにレイアウト領域内に配置され、
　出力ノード構造が第１の分離レジスタに結合され、
　
第１の水平レジスタ・セグメントが、第１の複数の中間レジスタの対応する中間レジスタに各々結合される複数の第１の水平レジスタ要素を有する、
　　　　　記（相違点）
　上記本件発明１について認定した相違点（１、２、３）と同じである。
　（ｃ）相違点等の判断
　上記本件発明１についてした判断と同じである。
　（ｄ）まとめ
　本件発明２は、甲第１号証から甲第４号証までに記載された発明および周知技術に基づいて、当業者が容易に発明をすることができたものである。
　
（４）本件発明３（請求項１を引用）について
　（ａ）対比
　上記本件発明１についてした対比を援用する。
　（ｂ）一致点・相違点
　本件発明３と甲第１号証との一致点および相違点は、以下のとおりである。
　　　　　記（一致点）
　上記本件発明１について認定した一致点と同じである。
　　　　　記（相違点）
　相違点１
　本件発明１について認定した相違点１と同じである。
　相違点２
　本件発明１では、「第１の分離レジスタ」および「第１の出力ノード構造」のいずれもレイアウト領域内に配置され、「
第１の水平レジスタ・セグメントと、第１の分離レジスタと、第１の出力ノード構造とが同一直線上にある
　相違点３
　本件発明１について認定した相違点３と同じである。
　（ｃ）相違点等の判断
　相違点１および相違点３
　上記本件発明１についてした判断と同じである。
　相違点２
　（ｃ１）甲第１号証に、半導体ダイ上に残した「電荷注入部１５のための空間」にＣＣＤシフトレジスタ（１１、１２）に対して直列的に電荷注入部を接続することが記載されていることは、前記のとおりである。
　これは、２つのＣＣＤシフトレジスタ（１１、１２）の間に残した空間内に、その関連する回路の要素をその転送方向の延長線上に配置する思想を開示するものである。
　（ｃ２）甲第４号証にＦＤＡの要素全部を水平転送シフトレジスタ間に組み込むことが記載されていることは、前記のとおりである。また、記載ナ、ニによれば、ＦＤＡは、本来的には、水平転送シフトレジスタの転送方向の延長線上に配置されるものであることが認められる。甲第４号証には、ＦＤＡの要素全部を水平転送シフトレジスタの転送方向の延長線上に配置して、水平転送レジスタの間に組み込むことが開示されていると言うことができる。
　（ｃ３）相違点２に係る構成は、上記甲第４号証の開示の配置を参照し、甲第１号証において、上記４要素（ＤＣバイアスされた２つのゲート電極（３５、４５）、フローティングディフージョン６０、リセットゲート電極４７およびリセットドレイン）を、「電荷結合部１３のための空間」内に配置することにより、当業者が容易になし得ることである。
　（ｄ）まとめ
　本件発明３は、甲第１号証から甲第４号証までに記載された発明および周知技術に基づいて、当業者が容易に発明をすることができたものである。
　
（５）本件発明７（請求項１を引用）について
　（ａ）対比
　（ａ１）上記本件発明１についてした対比を援用する。
　（ａ２）第１のパラレル転送レジスタ１７の各列（複数）が、本件発明１の「第１の複数の中間レジスタ」に相当することは、前記のとおりである。
　最後の２０列（ファン−イン）のうち第１列を、本件発明７にいう「（第１の複数の中間レジスタの）第１中間レジスタ」と見ると、この第１列は複数の転送ステージから成ることから、本件発明７にいう「（第１の複数の中間レジスタの第１中間レジスタが）第１の複数のレジスタ要素を含み、」との構成が認められる。
　第１列の複数の転送ステージ（第１の複数のレジスタ要素）のうち第１番目のステージを、本件発明７にいう「（第１の複数のレジスタ要素の）第１レジスタ要素」と見ると、この第１番目の転送ステージの形状がその周辺により特徴付けられることは明らかであるから、本件発明７にいう「（第１の複数のレジスタ要素の第１レジスタ要素）が第１の周辺により特徴付けられ」との構成が認められる。
　上記記載シ、セによれば、最後の２０列（ファン−イン）は、その出力ポート側の幅が入力ポート側の幅より狭くなっていることから、各列の転送ステージの形状もそれに応じて出力ポート側の幅が入力ポート側の幅より狭くなっていること（台形）は明らかである（その根拠として、特開昭５４−１４２９３１号公報の第２頁左下欄９行〜13行が参照される）。本件発明７にいう「第１の複数のレジスタ要素の第１レジスタ要素を特徴付ける第１の周辺が台形である」構成が認められる。
　すなわち、甲第１号証には、本件発明７にいう「第１の複数の中間レジスタの第１中間レジスタが第１の複数のレジスタ要素を含み、第１の複数のレジスタ要素の第１レジスタ要素が第１の周辺により特徴付けられ、第１の複数のレジスタ要素の第１レジスタ要素を特徴付ける第１の周辺が台形である」構成が認められる。
　（ｂ）一致点・相違点
　本件発明７と甲第１号証との一致点および相違点は、以下のとおりである。
　　　　　記（一致点）
　第１の分離レジスタ、出力ノード構造、及び複数の読出しサブセクションを備えた、電荷結合デバイスの読出しセクションにおいて、
　第１の読出しサブセクションが、電荷結合デバイスにおける複数のイメージ化サブセクションの第１イメージ化サブセクションに結合されるとともに、第１の複数の中間レジスタ及び第１の水平レジスタ・セグメントを含み、
　第２の読出しサブセクションが、電荷結合デバイスにおける複数のイメージ化サブセクションの第２イメージ化サブセクションに結合されるとともに、第２の複数の中間レジスタ及び第２の水平レジスタ・セグメントを含み、
　レイアウト領域が第１と第２の読出しサブセクション間に画定され、
　第１の分離レジスタが、第１の水平レジスタ・セグメントに結合されるとともにレイアウト領域内に配置され、
　出力ノード構造が第１の分離レジスタに結合され、
　第１の複数の中間レジスタの第１中間レジスタが第１の複数のレジスタ要素を含み、第１の複数のレジスタ要素の第１レジスタ要素が第１の周辺により特徴付けられ、第１の複数のレジスタ要素の第１レジスタ要素を特徴付ける第１の周辺が台形である、
　　　　　記（相違点）
　上記本件発明１について認定した相違点（１、２、３）と同じである。
　（ｃ）相違点等の判断
　上記本件発明１についてした判断と同じである。
　（ｄ）まとめ
　本件発明７は、甲第１号証から甲第４号証までに記載された発明および周知技術に基づいて、当業者が容易に発明をすることができたものである。
　
（６）本件発明８（請求項７を引用）について
　（ａ）対比
　（ａ１）上記本件発明７についてした対比を援用する。
　（ａ２）最後の２０列（ファン−イン）の第１列の複数の転送ステージ（第１の複数のレジスタ要素）のうち第２番目のステージを、本件発明８にいう「（第１の複数のレジスタ要素の）第２レジスタ要素」と見ると、同様に、甲第１号証には、本件発明８にいう「第１の複数のレジスタ要素の第２レジスタ要素が第２の周辺により特徴付けられ、第１の複数のレジスタ要素の第２レジスタ要素を特徴付ける第２の周辺が台形である」構成が認められる。
　（ｂ）一致点・相違点
　本件発明８と甲第１号証との一致点および相違点は、以下のとおりである。
　　　　　記（一致点）
　第１の分離レジスタ、出力ノード構造、及び複数の読出しサブセクションを備えた、電荷結合デバイスの読出しセクションにおいて、
　第１の読出しサブセクションが、電荷結合デバイスにおける複数のイメージ化サブセクションの第１イメージ化サブセクションに結合されるとともに、第１の複数の中間レジスタ及び第１の水平レジスタ・セグメントを含み、
　第２の読出しサブセクションが、電荷結合デバイスにおける複数のイメージ化サブセクションの第２イメージ化サブセクションに結合されるとともに、第２の複数の中間レジスタ及び第２の水平レジスタ・セグメントを含み、
　レイアウト領域が第１と第２の読出しサブセクション間に画定され、
　第１の分離レジスタが、第１の水平レジスタ・セグメントに結合されるとともにレイアウト領域内に配置され、
　出力ノード構造が第１の分離レジスタに結合され、
　第１の複数の中間レジスタの第１中間レジスタが第１の複数のレジスタ要素を含み、第１の複数のレジスタ要素の第１レジスタ要素が第１の周辺により特徴付けられ、第１の複数のレジスタ要素の第１レジスタ要素を特徴付ける第１の周辺が台形であり、
　
第１の複数のレジスタ要素の第２レジスタ要素が第２の周辺により特徴付けられ、第１の複数のレジスタ要素の第２レジスタ要素を特徴付ける第２の周辺が台形である、
　　　　　記（相違点）
　上記本件発明１について認定した相違点（１、２、３）と同じである。
　（ｃ）相違点等の判断
　上記本件発明１についてした判断と同じである。
　（ｄ）まとめ
　本件発明８は、甲第１号証から甲第４号証までに記載された発明および周知技術に基づいて、当業者が容易に発明をすることができたものである。
　
（７）本件発明９（請求項７を引用）について
　（ａ）対比
　（ａ１）本件発明７についてした対比を援用する。
　（ａ２）最後の２０列（ファン−イン）のうち第２列を、本件発明９にいう「（第１の複数の中間レジスタの）第２中間レジスタ」と見ることができる。本件発明９にいう「（第１の複数の中間レジスタの第２中間レジスタが）第２の複数のレジスタ要素を含み、」との構成が認められる。
　第２列の複数の転送ステージ（第２の複数のレジスタ要素）のうち第１番目のステージを、本件発明９にいう「（第２の複数のレジスタ要素の）第１レジスタ要素」と見ると、本件発明９にいう「（第２の複数のレジスタ要素の第１レジスタ要素）が第２の周辺により特徴付けられ」との構成が認められる。
　（ａ３）第１列と第２列は隣接するもそれらの入力ポート側および出力ポート側は多少異なる位置にあることから、第１列の第１番目ステージと第２列の第１番目のステージの形状が異なることは、幾何学上明らかである。
　また、フォトセンサアレイにおいて各フォトセンサ（画素）の光電変換特性および電荷転送特性等を同一とすべきことは、自明である。このため各フォトセンサに結合される各列の第１番目の電荷転送ステージの電荷容量を等しくすることは当然の設計仕様である。そして、電荷転送ステージの電荷容量が当該ステージの面積に依ることは明らかである（このことは、上記記載ツからも窺える）。 
　本件発明９にいう「第２の複数のレジスタ要素の第１レジスタ要素が、前記第１の周辺と面積が実質的に等しく形状が等しくない第２の周辺により特徴付けられる」構成が認められる。
　（ｂ）一致点・相違点
　本件発明９と甲第１号証との一致点および相違点は、以下のとおりである。
　　　　　記（一致点）
　第１の分離レジスタ、出力ノード構造、及び複数の読出しサブセクションを備えた、電荷結合デバイスの読出しセクションにおいて、
　第１の読出しサブセクションが、電荷結合デバイスにおける複数のイメージ化サブセクションの第１イメージ化サブセクションに結合されるとともに、第１の複数の中間レジスタ及び第１の水平レジスタ・セグメントを含み、
　第２の読出しサブセクションが、電荷結合デバイスにおける複数のイメージ化サブセクションの第２イメージ化サブセクションに結合されるとともに、第２の複数の中間レジスタ及び第２の水平レジスタ・セグメントを含み、
　レイアウト領域が第１と第２の読出しサブセクション間に画定され、
　第１の分離レジスタが、第１の水平レジスタ・セグメントに結合されるとともにレイアウト領域内に配置され、
　出力ノード構造が第１の分離レジスタに結合され、
　第１の複数の中間レジスタの第１中間レジスタが第１の複数のレジスタ要素を含み、第１の複数のレジスタ要素の第１レジスタ要素が第１の周辺により特徴付けられ、第１の複数のレジスタ要素の第１レジスタ要素を特徴付ける第１の周辺が台形であり、
　
第１の複数の中間レジスタの第２中間レジスタが第２の複数のレジスタ要素を含み、第２の複数のレジスタ要素の第１レジスタ要素が、第１の周辺と面積が実質的に等しく形状が等しくない第２の周辺により特徴付けられる、
　　　　　記（相違点）
　上記本件発明１について認定した相違点（１、２、３）と同じである。
　（ｃ）相違点等の判断
　上記本件発明１についてした判断と同じである。
　（ｄ）まとめ
　本件発明９は、甲第１号証から甲第４号証までに記載された発明および周知技術に基づいて、当業者が容易に発明をすることができたものである。
　
（８）本件発明４（請求項１を引用）について
　（ａ１）甲第１号証から甲第４号証までのいずれにも、本件発明４の「第１の周辺が、矩形状でない平行四辺形である」構成について記載がない。
　（ａ２）甲第１号証が、リニアセンサアレイ（図２）が形成された半導体ダイを複数個接合することにより超長尺の全長リニアセンサアレイを構成するものであること、パラレル転送レジスタ１７を「ファン−イン」とすることにより、半導体ダイ上に「電荷注入部１５のための空間」および「電荷多重化部１３のための空間」を空けること、以上は、前記のとおりである。
　甲第１号証において、「ファン−イン」を「矩形状でない平行四辺形」とすることは、２つのＣＣＤシフトレジスタ（１１、１２）の長さの和をフォトセンサアレイ２’の長さと等しくすることに相当する。しかし、「突き合わせ可能な成分リニアアレイでは、ＣＣＤシフトレジスタを、同じ半導体ダイ上のフォトセンサアレイを超えて延在させることができない」（記載イ）という事情があるので、パラレル転送レジスタ１７を「矩形状でない平行四辺形」としつつ「電荷注入部１５のための空間」および「電荷多重化部１３のための空間」を空けることはできない。パラレル転送レジスタ１７を「矩形状でない平行四辺形」とすること、すなわち、その第１列の第１番目の電荷転送ステージの形状（第１の周辺）を「矩形状でない平行四辺形である」とすることについて阻害要因があると言うべきである。
　（ａ３）本件発明４は、甲第１号証から甲第４号証までに記載された発明に基づいて当業者が容易に発明をすることができない、とすることはできない。
　
（９）本件発明５および本件発明６（いずれも請求項４を引用）について
　本件発明５および本件発明６はいずれも請求項４を引用するところ、本件発明４が、甲第１号証から甲第４号証までに記載された発明に基づいて当業者が容易に発明をすることができないことは前記のとおりであるから、本件発明５および本件発明６についても、同様に、甲第１号証から甲第４号証までに記載された発明に基づいて当業者が容易に発明をすることができないとすることはできない。
　
第５．むすび
　以上、請求項１から請求項３までおよび請求項７から請求項９までに係る発明について特許は、いずれも、特許法第２９項第２項の規定に違反してされたものであるから、同法第１２３条第１項第２号の規定に該当し、無効とすべきものである。
　請求項４から請求項６までに係る発明についての審判請求は、成り立たない。
　審判費用は、特許法第１６９条第２項の規定で準用する民事訴訟法第６１条の規定により、その９分の３を請求人の負担とし、９分の６を被請求人の負担とする。
　よって、結論のとおり審決する。