【誤訳訂正書】
【提出日】平成22年9月8日(2010.9.8)
【誤訳訂正１】
【訂正対象書類名】明細書
【訂正対象項目名】全文
【訂正方法】変更
【訂正の内容】
【発明の詳細な説明】
【発明の名称】高電圧ＰＭＯＳトランジスタ
【技術分野】
【０００１】
本発明は、アイソレーションされたゲート電極と、ｎ形ウェル内のｐ形導電ソース領域と、ｎ形ウェル内に配置されているｐ形導電ウェル内のｐ形導電ドレイン領域とを備えている高電圧（ハイボルト）ＰＭＯＳトランジスタに関する。
【０００２】
それ自体公知の、集積回路における高電圧トランジスタの製造により通例は、所望の電圧領域に対する最適化されたトランジスタが実現される。所望の電圧領域は１０Ｖないし１５０Ｖ以上および更にそれを超えて延びている可能性がある。典型的な用途は、論理回路エレメントの他にバッテリー電圧レベルに対するおよび障害パルス（バースト）に対するスイッチも設けられなければならないオートモビール技術である。これら高電圧トランジスタは基本的にプロセスにより、これらが３．３Ｖないし５Ｖの使用領域を有するＣＭＯＳ回路に対して使用されるように製造可能である。しかしこの製造は煩雑で高価である。その理由は多数の付加的なマスクおよびプロセスステップが必要であるおよび／または高電圧トランジスタの大きな所要スペースが結果として必要になるからである。
【０００３】
バーチカル高電圧トランジスタは通例、厚さおよび濃度が所望の電圧領域に対して最適化されなければならないエピタキシー層において生成される。層厚は１０μｍまたはそれ以上になる可能性があり、それは煩雑なエピタキシー析出によってしか実現可能でない。必要な埋設される層（buried layer）、そのドーピングおよびエピタキシー層（sinker）によるコンタクト形成のために、高電圧トランジスタに必要ないくつか特有のプロセスステップが要求される。トランジスタ面、すなわちそのラテラル方向の拡がりを最適化するために、エピタキシー層の厚さは所望の電圧レベルに整合される必要がある。
【０００４】
高電圧トランジスタをラテラルトランジスタとしてロジックトランジスタに対する低電圧プロセスとの関連において製造する試みでは別の困難がある。すなわち電界強度は、最高の電界強度が最も集中的に高くなるところで、集積回路の誤機能または破壊を来す可能性がある絶縁破壊が生じないように制御されなければならない。通例このような要求は、高電圧トランジスタに対する大きな所要スペース、ひいては高い製造コストを発生することになる。
【０００５】
ＵＳ６４５５８９３Ｂ１から、比較的僅かなスペースを必要とするラテラルな高電圧トランジスタが必要である。というのは、高ドーピングされたドレインにおいて発生する電界強度は僅かにドーピングされているドレイン拡張部およびフィールドプレートを用いて低減されるからである。このトランジスタは１μｍより僅かなストラクチャ幅を有するＣＭＯＳプロセスに対しても使用可能である。しかしこの刊行物には、トランジスタの耐圧が制限されていることが述べられている。その理由は、ドレイン拡張部の縁領域における逆行する（retrograde）インプランテーションプロフィールにより、あまり適していないドーピングパターンが生じるからである。
【０００６】
本発明の課題は、改善されたラテラルな高電圧トランジスタ、相応のウェルに対するマスクもしくはマスキング並びにウェルの製造方法を提供することである。
【０００７】
本発明はこの課題を独立請求項の特徴部分に記載の構成によって解決するものである。本発明の実施の形態はその他の請求項に記載されている。
【０００８】
本発明の高電圧ＰＭＯＳトランジスタは、それがそれ自体所望の高電圧領域用には設定されていないそれ自体通例の低電圧プロセスによってほんの僅かな付加コストをかけるだけ製造可能であるという利点を有している。これにより、高電圧トランジスタおよび低電圧トランジスタの組み合わせにより改善された高電圧特性が得られるが、相応のトランジスタの低電圧特性が妨害されないことが保証される。殊にそれ故に本発明の高電圧トランジスタは比較的高い作動電圧が許容されているという利点を有している。
【０００９】
本発明は、設定されている高い電圧においてｐウェルから基板への絶縁破壊が行われることはないという別の利点を有している。
【００１０】
更に本発明は、ドレインコンタクトが強い負の電圧によってソースにバイアスされているとき、ｐウェルのドレイン下方の臨界電界強度は低減されているという別の利点を有している。
【００１１】
本発明の実施形態において、ストラクチャの表面における電界強度が低減されているという利点がある。これはＲＥＳＵＲＦ効果として周知である（RESURF は"REduced SURface Field"に相応する）。
【００１２】
更にドリフト区間として用いられるｐウェルの上方に、フィールド酸化物に配置されているフィールドプレートが設けられている。
【００１３】
本発明の別の実施形態では、電界強度が更に、フィールド酸化物上のフィールドプレートにバイアホールを用いて電気的に接続されておりかつドレインの方向においてフィールド酸化物を介して延在している第１の金属化レベルの金属化層を用いて制御される。
【００１４】
本発明は、請求項に記載のマスクもしくはマスキングによりｎウェルもしくはｐウェルにおけるキャリア濃度がドレイン下方の臨界領域に集中化されるという別の利点を有する。
【００１５】
更に、本発明は、トランジスタヘッド、すなわちドレイン下方の縁領域に、設定されている電圧に対して最適化されているｎウェル領域もしくはｐウェル領域を製造するための方法が可能になるという利点を有している。
【００１６】
次に本発明を図面の各図の実施例に基づいて詳細に説明する。各図は本発明を分かり易く説明するためにだけ用いられるものであって、略示されているにすぎず、縮尺通りに示されているわけではない。同じエレメントまたは同じ作用するエレメントは同じ参照符号が付されている。その際：
第１図は本発明の高電圧ＰＭＯＳトランジスタの断面を略示し、
第２図はｎウェル、殊にトランジスタヘッドにｎウェルを製造するためのマスクの一部を略示し、
第３図はｐウェルを製造するためのマスキングの一部を略示し、
第４図は従来技術に依拠している高電圧ＰＭＯＳトランジスタを略示している。
【００１７】
本発明を説明するために分かり易くするためにます図４を用いる。ここには冒頭に述べた従来技術の発展形態が示されている。図４に示されているように、基板４１０にｎ形ドーピングウェル４１１が配置されている。ｎウェル４１１内に高ドーピングされたｐ形導電領域４１５がソース接続端子として設けられている。その隣に高ドーピングされたｎ形で導電領域４１６が配置されている。これはアース接続端子（ボデー）として用いることができる。ソース領域４１５の反対の方の側にはチャネル帯域Ｋが続いている。チャネル帯域を介して、ゲート酸化物４１７によって絶縁されて、例えばポリシリコンから成るゲート電極４１８が配置されている。
【００１８】
ドレインの方向にフィールド酸化物領域４１３が設けられている。これは高ドーピングされたｐ形導電ドレイン４１４を収容するためのウィンドウを有している。ドレイン４１４およびフィールド酸化物領域４１３の下方にｎ形ドーピングされたウェル４１１内にｐ形ドーピングされたウェル４１２が配置されている。ｐ形ドーピングされたウェルはラテラルにチャネル領域にまで延在している。ゲート電極４１８はドレインの方向にフィールド酸化物４１３の領域の上にまで延長されている。ｐウェルの上方に存在するこの領域は電界を制御するためのフィールドプレートとして用いられる。ドレイン４１４とチャネルＫとの間のｐウェルの領域はキャリアに対するドリフト領域としておよびラテラル方向においては電界を低減するために用いられる。
【００１９】
実施例において高電圧ＰＭＯＳトランジスタはラインＬに対して対称的である。ドレイン４１４の下方でバーチカル方向において、ＰＭＯＳトランジスタに対する対称ラインとして用いられる破線Ｌに沿って点Ａ″、Ｂ″およびＣ″が図示されています。ドレインに高電位が加わる場合、距離Ａ″−Ｂ″はｐウェル４１２と基板４１０との間にパンチが起こらないように選定されなければならない。同時に距離Ａ″−Ｃ″は、ドレインコンタクト４１４がハイ電位からロー電位（基板電位）に移行するとき、点Ａ″に発生する臨界電界強度が低減されているように選定されなければならない。
【００２０】
図４において更に、トランジスタの製造期間のｎウェルおよびｐウェルの製造が図示されている。その際第１のステップにおいて基板４１０にｎイオンによる大面積のインプランテーションが実施される。このために上述したトランジスタの領域においてマスクが設けられていない。これは均一に分配された矢印および参照符号Ｉｎによって示される。
【００２１】
それから後続のステップにおいてｐウェル４１２が製造される。このためにマスクＭｐによりｎウェル４１１の、チャネルおよびソース帯域が収容されるべきである領域がカバーされる。マスクＭｐのウィンドウの均一な矢印によって実施される、ｐイオン、例えばホウ素イオンのインプランテーションＩｐを用いてまず、インプランテーション領域が生成される。後続の熱的なステップにおいて、例えばフィールド酸化物の生成の際にｐイオンが拡散され、その結果ｐウェル４１２が生じる。上に挙げたＵＳ４４５５８９３号に対して、チャネルおよびフィールド酸化物の下方に、図４に示されているようなウェルストラクチャが生じるという利点が得られる。これら領域の下方の縁領域において均一なドーピング経過、ひいては良好なフィールド制御が生じる。
【００２２】
図４の実施例においてｐ形導電基板４１０とｎウェル４１１との間のｐｎ接合はほぼ扁平である。同様に、ウェル４１２とｎウェル４１１との間のｐｎ接合もドレイン４１４の下方において非常に扁平である。距離Ａ″−Ｃ″は、インプランテーション後の拡散ステップによって調整設定される。この距離は必要である。というのは、点Ａ″の領域における空間電荷帯域はドレイン４１４のｐ＊領域にまで延在してはならないからである。同時に、基板とｐウェル４１２との間のパンチを妨げるために予め定めた距離Ａ″−Ｂ″が決められている。
【００２３】
図１において、図４に比して大幅に改善されているウェル形状について説明する。図１に示されているように、基板１０にｐドーピングされたウェル１１が配置されている。これは表面にソースもしくはソース接続端子としての高ドーピングされたｐ形導電帯域１５を含んでいる。ソース領域１５の隣に、高ドーピングされたｎ形導電領域１６が設けられている。この領域を介してアース接続（ボデー）を行うことができる。
【００２４】
ソース領域１５から高ドーピングされたｐ形ドレイン領域１４の方向においてまず、チャネルＫ並びにｐドーピングされたウェル１２が続く。ウェル１２はドレイン拡散１４の下方深くおよびフィールド酸化物領域１３の下方にラテラルに延在している。実施例においてｐウェル１２の縁領域はゲート電極１８の下方まで延びている。ゲート電極はゲート酸化物１７を用いて２つのウェル１１および１２並びにソース１５からアイソレーションされている。
【００２５】
ゲート電極１８は例えばポリシリコン層として実現されておりかつゲート１８からフィールド酸化物１３までドレイン１４の方向に延在している。このようにこの高ドーピングされた延長されたゲート電極がウェル１２の上方に配置されている場合、これはウェル１２の縁領域における電界の制御のためのフィールドプレートとして用いられる。より高いレベル、実施例において金属１レベルにおいて、ポリシリコンフィールドプレートの上方に金属層１９が設けられている。この層はフィールド酸化物の上方においてゲートとドレインの間において更にドレイン１４の方向に延在している。金属層１９はゲート電極１８とバイアホール２０を用いて接続されている。
【００２６】
図１においてドレイン領域の下に扁平なｐドーピングされたウェル２１が図示されている。これはそれ自体必要ないが、有利にもトランジスタにおいて特別高い電圧に対して生成される。この扁平なｐウェル１７は典型的には、ホウ素および１５０ｋｅＶを下回るエネルギー並びに約１０１３ｃｍ−３を用いた逆行ウェルとして実現される。短いドライブインステップが実施される。ｐウェル領域はシリコン上表面下方０．５μｍのところで終わっている。このウェルは、ドレインドーピングより低くかつｐウェル１１のドーピングより高い濃度をこのウェル領域に引き起こす。それ故にドーピングはドレイン拡散から基板の方向において均一に減少し、これにより電界強度の過度の高まりまたは絶縁破壊は回避される。
【００２７】
そこで本発明によれば、ｐウェル１２のウェル底部がドレイン接続部１４の下方においてフィールド酸化物１３およびゲート電極１８の下方よりも深くｎウェル１１内に延在しているようになっている。同時にｎウェル１１のウェル底部はドレイン接続部１４の下方においてウェルのその他の領域におけるよりも僅かな深さを以て基板１０内に延在している。
【００２８】
ｐウェル領域１２の異なった深さの拡散はｎウェル１１の拡散によって制御される。すなわちｎウェル１１はドレイン帯域１４の下方の領域において例えばソース帯域の下方の領域におけるよりも低い濃度を有している。ｎウェルにおけるラテラル方向での濃度差により、ｐウェル１２が異なった強さで拡散することができるのである。こういう意味でｐウェルの拡散はｎウェルの拡散によって制御される。この理由からｐウェルはドレインの下方において深く、チャネルの近傍におけるよりも一層深くｎウェルに入り込んでいる。何故ならチャネルの近傍においてｎウェル１１はより高い抗ドーピング特性を有しているからである。
【００２９】
ドレイン１４に向かう途上でのキャリアに対するドリフト領域として用いられるｐウェル１２の成形により、扁平な底部を有するウェルに比べて、より大きな距離Ａ′−Ｃ′、すなわちドレインの下方でのより大きな深さが生じ、これにより早期の絶縁破壊が妨げられる。チャネルに向かうラテラルな方向においてドレイン領域１４の高い電界強度は延長されたゲート電極１８および金属層１９から成るフィールドプレートの作用によって低減される。その際金属層１９は集積回路に対して標準的に使用される第１の金属化レベルに属している。同様にそれ自体公知のプロセスステップによっても、金属層１９とポリシリコン電極１８と野間にバイアホール２０が作製される。金属層１９をフィールドプレート機能に関連付けることにより、金属層１９をゲート電極１８からドレイン１４の方向に、ゲート電極１８を延長しただけの場合に許容されるよりもずっと奥に持っていることが可能になる。その理由はこの領域においてｐウェル１２と金属層１９との間の距離が比較的大きいからである。このようにして低減された表面電界強度が生じる（RESURF=REduced SURface Field）。
【００３０】
ｐウェル１２のドリフト領域における低減されたドーピング濃度は付加的に、ｐインプランテーションに対して使用されるマスキングにより制御される。マスキングについては以下に図３に基づいて説明する。
【００３１】
図１の高電圧ＰＭＯＳトランジスタにおいて一方において絶縁耐力が点Ａ′およびＣ′間の大きな距離に基づいて高められかつ他方において距離Ａ′−Ｂ′はｐウェル１２から基板１０へのパンチが妨げられる程度に大きいことが示されている。
【００３２】
次に相応のマスクもしくはマスキングを用いたウェル１１および１２の製造について説明する。マスクもしくはマスキングの製造は半導体技術において通例使用される材料および方法によって行われる。図１のトランジスタストラクチャに対して、半導体基体においてまず、フィールド酸化物領域１３およびソースおよびゲートもしくはボデーに対する別の高ドーピングされた領域が製造される前に、ｎウェル１１およびその後にｐウェル１２が製造される。
【００３３】
第１のステップとして、ドーピングされていないウェハにマスクＭｎが製造される。これは図１のトランジスタストラクチャの上方に原理的に示されている。その際マスクは、イオンプランテーションを可能にしない領域２１および２２が生じるように被着される。引き続いてウィンドウＷｎ並びにマスク部分２２の外側にある領域によりイオンプランテーションＩｎが実施され、その際３００ｋｅＶのエネルギーおよび有利には８．３×１０１２ｃｍ−３の用量を有する燐イオンがインプランテーションされる。有利には、熱拡散の期間に例えばヒ素イオンより動きのいい燐イオンがインプランテーションされるので、その場合には斜線が施されている領域２１および２２を除いてウェル１１に燐ドーピングの比較的均一な分布が生じる。
【００３４】
その際使用のマスクは原理的に図２に示されている。マスキング２１はドレインの中央領域をカバーしている。このドレインカバー部２１から距離をおいて別のカバー部２２が設けられている。これは設けられているドレイン帯域と設けられているソース拡散部との間にある。図２の実施例においてこの別のカバー部はストライプ形状に実現されている。図１に略示されているマスクＭｎはライン１Ａおよび１Ｂに沿った図２のマスクの横断面として示されているものである。
【００３５】
その際図２においてトランジスタヘッドＴＫとして特徴付けられておりかつ図１において図平面に対して垂直である、トランジスタの外側領域は、まずドレインカバー部２１が２倍のＦだけ拡幅されかつそれからドレインカバー部が半円形状にトランジスタヘッドに向かって終わっているような形状になっている。相応の手法においてドレインとソースとの間にストライプ形状に置かれている領域はドレインカバー部に対して間隔をおいて同様に円部分として配置されている。勿論、トランジスタヘッドの領域においてドレインカバー部および別のカバー部２２が円形である必要はない。部分的に直線的に延在している多角形状部分つなげて置いて、トランジスタヘッドのマスク部分が形成されるようにすることも同じようにできる。
【００３６】
ｎウェル１１に続いてｐウェル１２も同様にマスキングＭｐによりインプランテーションされる。図１には同様に、箇所１Ａ−１Ｂでの断面が示されている。設けられているｐウェル１２の領域の外側に全面的なマスキング２３が設けられている。設けられているｐウェルの領域においてまずウィンドウＷｐが生成される。ここには、ドレイン領域の方向に円錐形状に延びておりかつ相互に離間して隣接しているカバー領域２４が設けられている。円錐形状のカバー部の狭幅側は部分マスキング２３から間隔をおいて始まりかつそれから、設けられているドレイン領域もしくはトランジスタの中央領域Ｚの方向に円錐形状に拡大している。その際円錐形状の領域の間に、インプランテーションを行うことができる領域が開いている。設けられているｐウェルの中央領域Ｚはカバーされていない。
【００３７】
図３のマスクは、ドレイン帯域の領域におけるｐインプランテーションの用量が少なくなるように、領域２４および２５により、円錐形状または円筒形状のマスキングストライプを用いて有効なインプランテーション面を低減する。このことは必要である。というのは、ドレイン帯域の領域においてｎウェルの一層低いドーピング、ひいてはｎウェルの一層低いゲートドーピングが存在しているからである。
【００３８】
トランジスタの端面側の領域でのトランジスタヘッドＴＫの領域に、複数の円弧形状でかつ相互に間隔をおいて延在しているカバーストライプ２５が配置されている。これらカバーストライプは図３の実施例ではほぼ平行に延在している。
【００３９】
マスキングによってカバーされていない開いている領域Ｗｐによって、引き続きｐイオン、例えばホウ素イオンによるインプランテーションＩｐが行われる。このインプランテーションは２つのステップにおいて、最初例えば３００ｋｅＶのエネルギーおよび５×１０１２ｃｍ−３の用量でおよび第２のステップにおいて例えば１５０ｋｅＶのエネルギーおよび同様に５×１０１２ｃｍ−３の用量で行われる。勿論、エネルギーも用量も使用の製造プロセスのタイプによって変えることができる。その際上に挙げた用量はストラクチャ幅０．３５μｍを有するテクノロジーにおけるプロセスに関連している。
【００４０】
例えばホウ素を用いたインプランテーションにより有効ｐドーピングはドレイン領域近傍において最小である。そこにおいて円錐形状のマスク部分２４は殆ど接触しておりかつこうしてこの領域において僅かなｐイオンしかシリコン内に侵入しないからである。しかしポテンシャル分布にとって決定的なのは正味ドーピングである。ｎウェルは同様にドレイン領域において僅かなドーピングを有しているので、ｐドーピングの現象はマスキング部分２４により対抗的に補償される。ドレインコンタクトの直接下方で、ｐウェルは最も深い。ｐｎ接合はそこからソースの方向に表面まで移動する。
【００４１】
ｐウェル１２に対する図３のマスキングにより、ソースおよびドレイン間の領域においてほぼ均一なポテンシャル低下が形成されることになる。その際ソースとドレインの間で異なって特徴的なドリフトドーピングチャネルが生成される。このチャネルにおいてソースからドレインへの電流が矢印Ｓの方向に流れる。
【００４２】
ｎウェルおよびｐウェルに対するインプランテーションに続いて温度ステップが行われる。それは、それぞれのウェル内のドーピング材料原子の分配が、それが所望の機能を果たすように生じることを保証するものである。このことは固有の拡散ステップによるが例えばフィールド酸化物領域１３の製造との関連においても行うことができる。全体としてマスキングステップおよびｐウェル１２のインプランテーションの作用効果として現れるのは、バーチカル方向においてもラテラル方向においても、絶縁破壊を来す可能性がある電界強度の過度の高まりが発生しないように電界が調整設定されることである。これにより５Ｖまでの電圧に対して構想されている低電圧プロセスにおいて、５０Ｖおよびそれ以上の作動電圧によって作動することができる本発明の形式の高電圧ＰＭＯＳトランジスタが生成される。
【図面の簡単な説明】
【００４３】
【図１】本発明の高電圧ＰＭＯＳトランジスタの断面略図
【図２】トランジスタヘッドにｎウェルを製造するためのマスクの一部の略図
【図３】ｐウェルを製造するためのマスキングの一部の略図
【図４】従来技術の高電圧ＰＭＯＳトランジスタの略図