(57)【要約】半導体基板上のメモリ構造体（例えば、ＮＯＲメモリストリングの３次元配列を有するメモリアレイ）のアクティブストリップから形成される様々な階段状構造及び様々な方法によって、該アクティブストリップの半導体層への効率的な電気的接続が達成される。【選択図】図１ａ
2022501820.tif 000002
【特許請求の範囲】
【請求項１】
（ｉ）第１のアクティブ層を提供するステップと、
（ｉｉ）前記第１のアクティブ層上に第１の絶縁層を提供するステップと、
（ｉｉｉ）前記第１の絶縁層上に第２のアクティブ層を提供するステップであって、
前記第１のアクティブ層及び前記第２のアクティブ層が、それぞれ、
（１）第１の導電型を有する第１の半導体層、
（２）前記第１の半導体層の下に設けられた前記第１の導電型を有する第２の半導体層、及び、
（３）前記第１の半導体層と前記第２の半導体層との間にあって、これら両半導体層を互いに分離する絶縁性材料を有する第１の誘電体層を有する、該ステップと、
（ｉｖ）前記第２のアクティブ層上に第２の絶縁層を提供するステップと、
（ｉｖ）前記第２の絶縁層上にフォトレジスト層を提供するステップと、
（ｖ）前記フォトレジスト層に処理を行うことにより、前記第２の絶縁層の第１の領域を露出させるステップと、
（ｖｉ）前記第２の絶縁層の前記第１の領域、及び、前記第２の絶縁層の前記第１の領域を除去することにより露出する前記第２のアクティブ層に異方的除去を行うことにより、前記第１の絶縁層の第１の領域を露出させるステップと、
（ｖｉｉ）前記フォトレジスト層をリセッシングすることにより、前記第２の絶縁層の別の領域を露出させるステップと、
（ｖｉｉｉ）（ａ）前記第１の絶縁層の前記第１の領域、及び、前記第２の絶縁層の前記別の領域、並びに、（ｂ）前記第１の絶縁層の前記第１の領域を除去することにより露出する前記第１の半導体層、及び、前記第２の絶縁層の前記別の領域を除去することにより露出する前記第１の半導体層に、異方的除去を行うステップと、
（ｉｘ）前記ステップ（ｖｉ）及び前記ステップ（ｖｉｉｉ）の異方的除去によって形成されたキャビティを、前記絶縁性材料を用いて充填するステップと、
（ｘ）前記ステップ（ｉ）〜前記ステップ（ｉｘ）を所定回数繰り返すステップと、
（ｘｉ）前記絶縁性材料の所定位置に異方的除去を行うことにより、２以上のアクティブ層の前記第２の半導体層に達するビア開口部を形成するステップとを含むプロセス。
【請求項２】
請求項１に記載のプロセスであって、
前記ステップ（ｖ）が、前記フォトレジスト層に処理を行うことにより、前記第２の絶縁層の前記第１の領域を露出させる前に、
前記フォトレジスト層をパターニングすることにより、前記第２の絶縁層の予備領域を露出させるサブステップと、
前記第２の絶縁層の前記予備領域、及び、前記第２の絶縁層の前記予備領域を除去することにより露出する前記第２のアクティブ層に異方的除去を行うサブステップとを更に含み、
前記フォトレジスト層の処理が、前記フォトレジスト層のリセッシングを含むプロセス。
【請求項３】
請求項１に記載のプロセスであって、
前記ステップ（ｉｘ）が、前記絶縁性材料を用いて前記キャビティを充填した後に、平坦化を行うサブステップを更に含むプロセス。
【請求項４】
請求項１に記載のプロセスであって、
前記ステップ（ｉｘ）が、前記絶縁性材料を用いて前記キャビティを充填する前に、
（ａ）前記第２の絶縁層上に第２のフォトレジスト層を提供するサブステップと、
（ｂ）前記第２のフォトレジスト層に処理を行うことにより、前記第２の絶縁層の第２の領域を露出させるサブステップと、
（ｃ）前記第２の絶縁層の前記第２の領域、及び、前記第２の絶縁層の前記第２の領域を除去することにより露出する前記第２のアクティブ層に異方的除去を行うサブステップと、
（ｄ）前記第２のフォトレジスト層を除去するサブステップとを更に含むプロセス。
【請求項５】
請求項４に記載のプロセスであって、
前記サブステップ（ａ）の異方的除去によって形成されたキャビティが、前記ステップ（ｖｉ）及び前記ステップ（ｖｉｉｉ）の異方的除去によって形成された前記キャビティの充填に用いられる前記絶縁性材料によって充填されるプロセス。
【請求項６】
請求項５に記載のプロセスであって、
（ｘｉｉ）前記絶縁性材料の所定位置に異方的除去を行うことにより、２以上のアクティブ層の前記第１の半導体層に達するビア開口部を形成するステップを更に含むプロセス。
【請求項７】
請求項６に記載のプロセスであって、
前記アクティブ層の各々が、前記誘電体層内に埋設された第２の導電型を有する第３の半導体層を更に含むプロセス。
【請求項８】
請求項７に記載のプロセスであって、
前記アクティブ層の前記第１の半導体層に達する前記ビア開口部が、前記アクティブ層の前記第３の半導体層に達するプロセス。
【請求項９】
請求項４に記載のプロセスであって、
前記サブステップ（ｂ）が、前記第２のフォトレジスト層に処理を行うことにより、前記第２の絶縁層の前記第２の領域を露出させる前に、
前記フォトレジスト層をパターニングすることにより、前記第２の絶縁層の予備領域を露出させるサブステップと、
前記第２の絶縁層の前記予備領域、及び、前記第２の絶縁層の前記予備領域を除去することにより露出する前記第２のアクティブ層に異方的除去を行うサブステップとを更に含み、
前記第２のフォトレジスト層の前記加工が、前記第２のフォトレジスト層のリセッシングを含むプロセス。
【請求項１０】
請求項１に記載のプロセスであって、
前記第１の絶縁層及び前記第２の絶縁層が、それぞれシリコン酸化物を含むプロセス。
【請求項１１】
請求項１に記載のプロセスであって、
前記アクティブ層の前記第１の半導体層及び前記第２の半導体層とは大きく異なるエッチング特性を有する材料を含む犠牲層を、前記第１の半導体層及び前記第２の半導体層のそれぞれに隣接して設けるステップを更に含むプロセス。
【請求項１２】
請求項１１に記載のプロセスであって、
前記犠牲層を、前記犠牲層に隣接する前記第１の半導体層及び／又は前記第２の半導体層の抵抗率よりも低い抵抗率を有する導体層に置き換えるステップを更に含むプロセス。
【請求項１３】
半導体基板上に設けられる構造体であって、
階段状構造を形成する複数のアクティブ層であって、それぞれが、
（１）第１の導電型を有する第１の半導体層と、
（２）前記第１の半導体層の下に設けられた前記第１の導電型を有する第２の半導体層と、
（３）（ｉ）前記第１の半導体層と前記第２の半導体層との間にあって、これらの両半導体層を互いに分離する絶縁性材料、又は、（ｉｉ）第２の導電型を有する第３の半導体層と有し、
前記アクティブ層の各々が、前記階段状構造の１つの段差を構成し、
該構造体が、更に、前記階段状構造上に設けられた絶縁体を含み、
前記絶縁体内に、前記アクティブ層の前記第１の半導体層及び前記第２の半導体層に電気的に接触する導電性材料を保持するためのビア開口部が埋設された構造体。
【請求項１４】
請求項１３に記載の構造体であって、
前記アクティブ層の前記第１の半導体層に達する前記ビア開口部が、前記アクティブ層の前記第３の半導体層に個別に達する構造体。
【請求項１５】
請求項１４に記載の構造体であって、
前記アクティブ層の前記第１の半導体層に達する前記ビア開口部が、前記アクティブ層の前記第３の半導体層に個別に達する構造体。
【請求項１６】
請求項１３に記載の構造体であって、
前記アクティブ層の前記第１の半導体層及び前記第２の半導体層のそれぞれに隣接する導体層を更に含む構造体。
【請求項１７】
（ｉ）アクティブ層を提供するステップであって、該アクティブ層が、
（１）第１の導電型を有する第１の半導体層、
（２）前記第１の半導体層の下に設けられた前記第１の導電型を有する第２の半導体層、及び、
（３）（ａ）前記第１の半導体層と前記第２の半導体層間にあって、これらの両半導体層を互いに分離する絶縁性材料を有する第１の誘電体層、又は、（ｂ）第２の導電型を有する第３の半導体層を含む、該ステップと、
（ｉｉ）前記アクティブ層にパターニング及び異方的エッチングを行うことにより、前記第１の半導体層及び前記第３の半導体層の一部を露出する側壁を有する段差構造を形成するステップと、
（ｉｉｉ）導電性半導体材料をコンフォーマルに堆積した後に異方的エッチングを行い、前記段差構造の前記側壁上に前記導電性半導体材料の一部のみを残すことにより、前記第１の半導体層及び前記第３の半導体層を互いに電気的に接続するステップと、
（ｉｖ）前記導電性半導体材料上に金属層を堆積させるステップと、
（ｖ）前記金属層及び前記導電性半導体材料を合金化又はサリサイド化させるステップとを含むプロセス。
【請求項１８】
請求項１７に記載のプロセスであって、
前記第３の半導体層が、前記誘電体層内に埋設されたプロセス。
【請求項１９】
請求項１７に記載のプロセスであって、
前記導電性半導体材料が前記段差構造の前記側壁上にのみ残るように、合金化又はサリサイド化されていない前記金属層をエッチングするステップを更に含むプロセス。
【請求項２０】
請求項１７に記載のプロセスであって、
前記導電性半導体材料が、ポリシリコンを含むプロセス。
【請求項２１】
請求項１７に記載のプロセスであって、
前記金属層が、ニッケル又はニッケル合金を含むプロセス。
【請求項２２】
請求項１７に記載のプロセスであって、
合金化又はサリサイド化させる前記ステップ（ｖｉｉｉ）が、６００℃を超えない温度下で行われるプロセス。
【請求項２３】
請求項１７に記載のプロセスであって、
前記段差構造上に誘電体層を提供するステップと、
これにより得られる前記誘電体層の表面を平坦化するステップとを更に含むプロセス。
【請求項２４】
請求項２３に記載のプロセスであって、
前記誘電体層内に、前記第１の半導体層を電気的に接続するための導電性材料を含むビアを形成するステップを更に含むプロセス。
【請求項２５】
請求項２４に記載のプロセスであって、
前記アクティブ層が、それぞれ絶縁層によって分離されながら互いに重畳して配置され、階段状構造を形成する複数のアクティブ層のうちの１つをなし、
前記階段状構造の段差が、前記ステップ（ｉ）〜前記ステップ（ｖ）を含むプロセスを行うことで形成されるプロセス。
【請求項２６】
半導体基板上に形成される、複数のアクティブ層を含む階段状構造であって、
前記アクティブ層の各々が、
（１）第１の導電型を有する第１の半導体層と、
（２）前記第１の半導体層の下に設けられた前記第１の導電型を有する第２の半導体層と、
（３）前記第１の半導体層と前記第２の半導体層との間にあって、これらの両半導体層を互いに分離する絶縁性材料を有する誘電体層とを含み、
前記誘電体層内に、第２の導電型を有する第３の半導体層が埋設され、
該階段状構造の各段差が、前記第１の半導体層と前記第３の半導体層とを互いに電気的に接続するために合金化又はサリサイド化された金属オーバーレイヤーを有する側壁を含む階段状構造。
【請求項２７】
請求項２６に記載の階段状構造であって、
導電性半導体材料が、ポリシリコンを含む階段状構造。
【請求項２８】
請求項２６に記載の階段状構造であって、
前記金属オーバーレイヤーが、ニッケル又はニッケル合金を含む階段状構造。
【請求項２９】
請求項２６に記載の階段状構造であって、
前記金属オーバーレイヤーの金属が、６００℃を超えない温度下でポリシリコンと合金化又はシリサイド化する金属の群のうちから選択される階段状構造。
【請求項３０】
請求項２６に記載の階段状構造であって、
前記階段状構造の前記段差を覆う誘電体層を更に含み、
ビアが、前記誘電体層内に埋設され、
前記ビアの各々が、前記アクティブ層の１つの前記第１の半導体層を電気的に接続するための導電性材料を含む階段状構造。
【請求項３１】
（ｉ）（１）第１の導電型を有する第１の半導体層、（２）前記第１の半導体層上に設けられる、前記第１の導電型を有する第２の半導体層、及び、（３）第２の導電型を有する半導体材料を有するボディ層を含むアクティブ層を提供するステップと、
（ｉｉ）前記アクティブ層にパターニング及び異方的エッチングを行うことにより、前記第１の半導体層、前記第２の半導体層、及び前記第３の半導体層の一部を露出する側壁を有する段差構造を形成するステップと、
（ｉｉｉ）前記段差構造の前記側壁上に、導電性半導体材料をコンフォーマルに堆積するステップと、
（ｉｖ）前記側壁に、前記第１の半導体層を前記ボディ層に接続することなく前記ボディ層と前記第２の半導体層とを互いに接続するスペーサが残るように、前記導電性半導体材料の異方的スペーサエッチングを行うステップとを含むプロセス。
【請求項３２】
請求項３１に記載のプロセスであって、
前記段差構造上に誘電体層を提供するステップと、
これにより得られる前記誘電体層の表面を平坦化するステップとを更に含むプロセス。
【請求項３３】
請求項３２に記載のプロセスであって、
前記誘電体層内に、前記第２の半導体層を電気的に接続するための導電性材料を含むビアを形成するステップを更に含むプロセス。
【請求項３４】
請求項３３に記載のプロセスであって、
前記アクティブ層が、それぞれ絶縁層によって分離されながら互いに重畳して配置され、階段状構造を形成する複数のアクティブ層のうちの１つをなし、
前記階段状構造の段差が、前記ステップ（ｉ）〜前記ステップ（ｉｖ）を含むプロセスを行うことで形成されるプロセス。
【請求項３５】
請求項３１に記載のプロセスであって、
前記ボディ層に接触している、又は、極薄誘電体層によって前記ボディ層から分離されている、１以上のチャネル領域を提供するステップを更に含み、
前記チャネル領域の各々が、前記第２の導電型を有する半導体材料を含み、かつ前記第１の半導体層及び前記第２の半導体層のそれぞれに隣接しているプロセス。
【請求項３６】
請求項３５に記載のプロセスであって、
前記極薄誘電体層の厚さが、３ｎｍよりも薄いプロセス。
【請求項３７】
半導体基板上に形成される、複数のアクティブ層を含む階段状構造であって、
前記アクティブ層の各々が、
（１）第１の導電型を有する第１の半導体層と、
（２）前記第１の半導体層の下に設けられた前記第１の導電型を有する第２の半導体層と、
（３）第２の導電型を有する第３の半導体材料を有するボディ層とを含み、
該階段状構造の段差の各々が、前記ボディ層を前記第１の半導体層に接続することなく前記第２の半導体層と前記ボディ層とを互いに接続する導電性半導体スペーサが設けられた側壁を含む階段状構造。
【請求項３８】
請求項３７に記載の階段状構造であって、
前記アクティブ層の各々が、前記ボディ層に接触している又は薄い誘電体層によって前記ボディ層から離間されている１以上のチャネル領域を更に含み、
前記チャネル領域の各々が、前記第２の導電型を有する半導体材料を含み、かつ前記第１の半導体層及び前記第２の半導体層のそれぞれに隣接している階段状構造。
【請求項３９】
請求項３８に記載の階段状構造であって、
前記薄い誘電体層の厚さが、３ｎｍよりも薄い階段状構造。
【請求項４０】
請求項３７に記載の階段状構造であって、
前記階段状構造の前記段差を覆う誘電体層を更に含み、ビアが、前記誘電体層内に埋設され、
前記ビアの各々が、前記アクティブ層の１つの前記第２の半導体層を電気的に接続するための導電性材料を含む階段状構造。
【請求項４１】
複数の回路素子が形成された半導体基板の平坦な表面上に形成されるメモリ構造体であって、
（ｉ）前記平坦な表面に略直交する第１の方向に沿って互いに重畳して配置される複数のアクティブストリップを含む、前記平坦な表面上に形成される階段状構造であって、
前記アクティブストリップの各々が、前記平坦な表面と略平行な第２の方向に延在し、かつ該階段状構造における１つの段差を構成し、更に、
（１）第１の導電型を有する第１の半導体層、
（２）前記第１の半導体層の下に設けられた前記第１の導電型を有する第２の半導体層、及び、
（３）前記第１の半導体層と前記第２の半導体層との間にあって、これらの両半導体層を互いに分離する絶縁性材料を有する第１の誘電体層を有する、該階段状構造と、
（ｉｉ）前記階段状構造に隣接して設けられた第２の誘電体層と、
（ｉｉｉ）それぞれ、前記平坦な表面に略平行であって、かつ前記第２の方向に対して略直交する第３の方向に沿って延在する第１の複数の配線導体と、
（ｉｖ）それぞれ、前記第１の方向に沿って延在し、前記半導体基板における対応する回路素子に、前記第１の複数の配線導体の１つを介して電気的に接続され、前記複数のアクティブストリップに隣接して設けられているが、前記第２の誘電体層により各アクティブストリップに対して電気的に絶縁された複数の導体コラムと、
（ｖ）前記階段状構造上に設けられ、それぞれ前記第１の複数の配線導体の１つを、アクティブな前記段差に対応する段差において、１つのアクティブストリップの前記半導体層の１つに電気的に接続する導電性材料を含む複数のビアが内部に埋設された第３の誘電体層とを含むメモリ構造体。
【請求項４２】
請求項４１に記載のメモリ構造体であって、
前記導体コラムの各々が、前記半導体基板内の対応する前記回路素子に電気的に接続されているメモリ構造体。
【請求項４３】
請求項４２に記載のメモリ構造体であって、
前記半導体基板と前記階段状構造との間に形成され、前記第３の方向に沿って延在する第２の複数の配線導体を更に含み、
前記第２の複数の配線導体が、それぞれ前記導体コラムの１つを前記回路素子の対応するものに電気的に接続するメモリ構造体。
【請求項４４】
請求項４２に記載のメモリ構造体であって、
前記階段状構造と前記半導体基板との間に形成された複数の導電性セグメントを更に含み、
前記導体コラムの各々が、前記導電性セグメントの１つを介して、前記回路素子の対応するものに電気的に接続するメモリ構造体。
【請求項４５】
請求項４４に記載のメモリ構造体であって、
前記導電性セグメントの各々が、前記アクティブストリップの前記第２の半導体層に電気的に接続するメモリ構造体。
【請求項４６】
請求項４１に記載のメモリ構造体であって、
前記導体コラムの各々が、ポリシリコンを含むメモリ構造体。
【請求項４７】
請求項４１に記載のメモリ構造体であって、
前記アクティブストリップの各々が、１以上のＮＯＲ型メモリストリングを含むメモリ構造体。
【請求項４８】
請求項４１に記載のメモリ構造体であって、
前記導電性材料が、耐火性金属を含むメモリ構造体。
【請求項４９】
請求項４８に記載のメモリ構造体であって、
前記耐火性金属が、タングステンを含むメモリ構造体。
【請求項５０】
請求項４１に記載のメモリ構造体であって、
前記アクティブストリップの各々が、前記第１の半導体層に隣接し、かつ前記第１の半導体層よりも低い電気抵抗率を有する第１の導体層と、前記第２の半導体層に隣接し、かつ前記第２の半導体層よりも低い電気抵抗率を有する第２の導体層とを更に含むメモリ構造体。
【請求項５１】
請求項４１に記載のメモリ構造体であって、
前記アクティブストリップの各々が、第２の導電型を有する第３の半導体層を更に含み、
前記第３の半導体層が、前記アクティブストリップの前記第１の誘電体層内に埋設されたメモリ構造体。
【請求項５２】
請求項４１に記載のメモリ構造体であって、
前記第３の半導体層が、１以上の薄膜トランジスタの１以上のチャネル領域を形成するべく、前記第１の半導体層及び前記第２の半導体層に隣接するメモリ構造体。
【請求項５３】
請求項４１に記載のメモリ構造体であって、
前記アクティブストリップの各々が、１以上のＮＯＲストリングを形成するメモリ構造体。
【請求項５４】
請求項５３に記載のメモリ構造体であって、
前記階段状構造が、前記アクティブストリップの一端部に設けられ、
前記ＮＯＲストリングが、前記階段状構造から離れた前記アクティブストリップの部分に、ストレージトランジスタのメモリアレイを形成するメモリ構造体。
【請求項５５】
第１の方向に沿って延びる法線を有する平坦な表面を有する半導体基板内に、複数の回路素子を形成するステップと、
前記平坦な表面上に、各々が前記平坦な表面と実質的に並行をなす第２の方向に沿って延在する第１の複数の配線導体を形成するステップと、
前記第１の複数の配線導体上に、互いに重畳して配置される複数のアクティブ層を形成するステップであって、前記アクティブ層が、それぞれ、
（１）第１の導電型を有する第１の半導体層、
（２）前記第１の半導体層の下に設けられた前記第１の導電型を有する第２の半導体層、及び、 
（３）前記第１の半導体層と前記第２の半導体層との間に設けられ、前記第１の半導体層及び前記第２の半導体層を絶縁する絶縁性材料を有する第１の誘電体層を有し、かつ隣接する前記アクティブ層同士が、誘電体材料によって互いに離間されている、該ステップと、
前記アクティブ層の１つから形成される複数の段差を有する階段状構造を形成するステップと、
前記階段状構造上に第２の誘電体層を形成するステップと、
前記アクティブ層にエッチングを行い、隣接するスタック同士が互いにトレンチによって分離されたアクティブストリップのスタックを形成するステップであって、前記アクティブ層が、前記平坦な表面に略平行であって、かつ前記第２の方向に対して略直交する第３の方向に沿って延在し、前記エッチングが、前記アクティブストリップの前記スタックの各々が対応する分割階段状構造を有するように、前記階段状構造を分割し、前記アクティブストリップの各々が、前記分割階段状構造の段差を構成する、該ステップと、
前記アクティブストリップの前記スタック間の前記トレンチに、前記誘電体材料によって互いが電気的に絶縁された複数の導体コラムを形成するステップと、
それぞれが導電性材料を有し、かつ対応する前記分割階段状構造の前記段差における前記アクティブストリップの前記半導体層の１つに接触した、複数のビアを提供するステップと、
前記アクティブストリップの前記スタック上に、それぞれが前記第２の方向に沿って延在する第２の複数の配線導体を形成するステップであって、前記第２の複数の配線導体の群が、前記ビアの１つの前記導体コラムの１つに電気的に接続する、該ステップとを含むプロセス。
【請求項５６】
請求項５５に記載のプロセスであって、
前記導体コラムの群の各々が、前記半導体基板内の対応する回路素子に電気的に接続されているプロセス。
【請求項５７】
請求項５６に記載のプロセスであって、
前記導体コラムの群の各々が、前記第１の複数の配線導体の１つを介して、対応する前記回路素子に電気的に接続されたプロセス。
【請求項５８】
請求項５７に記載のプロセスであって、
前記分割階段状構造と前記半導体基板との間に、複数の導電性セグメントを形成するステップを更に含み、
前記導体コラムの群の各々が、前記導電性セグメントの１つを介して、前記回路素子の対応するものに電気的に接続するプロセス。
【請求項５９】
請求項５８に記載のプロセスであって、
前記導電性セグメントの各々が、前記アクティブストリップの前記第２の半導体層に電気的に接続するプロセス。
【請求項６０】
請求項５５に記載のプロセスであって、
前記導体コラムの群が、ポリシリコンを含むプロセス。
【請求項６１】
請求項５５に記載のプロセスであって、
前記アクティブストリップの各々が、１以上のＮＯＲ型メモリストリングを形成するプロセス。
【請求項６２】
請求項６１に記載のプロセスであって、
前記導電性材料が、耐火性金属を含むプロセス。
【請求項６３】
請求項６２に記載のプロセスであって、
前記耐火性金属が、タングステンを含むプロセス。
【請求項６４】
請求項５５に記載のプロセスであって、
前記第１の半導体層に隣接し、かつ前記第１の半導体層よりも低い電気抵抗率を有する第１の導体層と、
前記第２の半導体層に隣接し、かつ前記第２の半導体層よりも低い電気抵抗率を有する第２の導体層とを更に含むプロセス。
【請求項６５】
請求項５５に記載のプロセスであって、
前記第１の誘電体層内に、第２の導電型を有する第３の半導体層を埋設するステップを更に有するプロセス。
【請求項６６】
請求項５５に記載のプロセスであって、
前記アクティブストリップに１以上のＮＯＲストリングを形成するステップを更に含むプロセス。
【請求項６７】
請求項６６に記載のプロセスであって、
前記分割階段状構造が、前記アクティブストリップの一端部に設けられ、
前記ＮＯＲストリングが、前記分割階段状構造から離れた前記アクティブストリップの部分を用いてメモリアレイを形成するプロセス。
【請求項６８】
請求項５５に記載のプロセスであって、
前記導体コラムが、前記誘電体材料を用いて前記トレンチを充填するサブステップと、
前記誘電体材料に前記導体コラムの寸法を有するキャビティを形成するサブステップと、
導電性材料を用いて前記キャビティを充填するサブステップとを含むサブプロセスによって形成されるプロセス。
【請求項６９】
請求項６８に記載のプロセスであって、
前記導電性材料が、ヘビードープポリシリコンよりも低い抵抗率を有するプロセス。
【請求項７０】
請求項６９に記載のプロセスであって、
前記導電性材料が、耐火性金属を含むプロセス。
【請求項７１】
請求項６９に記載のプロセスであって、
前記導電性材料が、タングステン及びバリア金属を有するプロセス。
【請求項７２】
（ｉ）平坦な表面を有する半導体基板を提供するステップと、
（ｉｉ）前記半導体基板の前記平坦な表面上に、アクティブ層のスタックを形成するステップであって、前記アクティブ層の各々が、絶縁層によって隣接するアクティブ層から分離されており、かつ、第１の半導体層、酸化物層、及び第２の半導体層を有する、該ステップと、
（ｉｉｉ）第１のフォトレジスト層を提供及びパターニングすることにより、前記アクティブ層の前記スタックの第１の部分及び第２の部分を露出させるステップと、
（ｉｖ）前記アクティブ層の前記スタックの前記第１の部分及び前記第２の部分の前記露出表面をエッチングすることにより、前記アクティブ層の前記スタック上の第１のアクティブ層の部分を前記露出表面から除去し、これにより、前記第１のアクティブ層の下にある前記絶縁層の表面を露出させるステップと、
（ｖ）（ａ）前記アクティブ層の前記スタックの前記第１の部分及び前記第２の部分の別の表面を露出させるために、前記第１のフォトレジスト層をリセッシングするサブステップと、（ｃ）前記別の表面において露出した前記絶縁層を除去し、これにより該絶縁層の下のアクティブ層を露出させるサブステップと、（ｂ）前記絶縁層の除去によって露出した前記アクティブ層を除去し、これにより該アクティブ層の下の前記絶縁層の別の部分を露出させるサブステップとを所定回数繰り返すステップと、
（ｖｉ）前記第１のフォトレジスト層を除去するステップと、
（ｖｉｉ）前記アクティブ層の前記スタック上に第２のフォトレジスト層を提供し、かつその内部のキャビティを充填するステップと、
（ｖｉｉｉ）前記第２のフォトレジスト層をパターニングすることにより、前記アクティブ層の前記スタックの前記第１の部分を露出させるステップと、
（ｖｉｉｉ）前記第２のフォトレジスト層の前記パターニングにより露出した、各アクティブ層の前記第１の半導体層を除去するステップと、
（ｉｘ）前記第２のフォトレジスト層を除去し、前記アクティブ層の前記スタックを覆う絶縁酸化物層を設けることで、その内部のキャビティを充填するステップと、
（ｘ）前記絶縁酸化物層の上から前記アクティブ層の前記第２の半導体層に達するように、前記絶縁酸化物層に充填されたビアを提供するステップとを含むプロセス。
【請求項７３】
請求項７２に記載のプロセスであって、
前記アクティブ層の前記第１の半導体層及び前記第２の半導体層が、各々に隣接して配置される犠牲層を含み、
後続の時間に、前記犠牲層を導体層に置き換えるステップを更に含むプロセス。
【請求項７４】
請求項７２に記載のプロセスであって、
前記充填されたビアの前記提供が、前記アクティブ層間の前記絶縁酸化物層及び前記絶縁層を通る前記ビアの開口部のエッチングを含むプロセス。
【請求項７５】
請求項７４に記載のプロセスであって、
導電性材料を用いて前記ビアの前記開口部を充填するステップを更に含むプロセス。
【請求項７６】
請求項７５に記載のプロセスであって、
前記導電性材料が、耐火性金属を含むプロセス。
【請求項７７】
請求項７２に記載のプロセスであって、
前記絶縁酸化物層の上から前記アクティブ層の前記第２の半導体層に達するように、前記絶縁酸化物層に充填されたビアを提供するステップを更に含むプロセス。
【請求項７８】
請求項７７に記載のプロセスであって、
前記充填されたビアの前記提供が、前記アクティブ層と前記アクティブ層の前記第２の半導体層との間の前記絶縁酸化物層及び前記絶縁層を通るビア開口部のエッチングを含むプロセス。
【請求項７９】
請求項７８に記載のプロセスであって、
（ｉ）各アクティブ層から１以上のアクティブストリップを形成するステップと、
（ｉｉ）前記アクティブストリップの前記酸化物層をリセッシングし、かつその結果生じるキャビティにチャネル材料を充填するステップとを更に含み、
前記ビアの前記開口部の各々が、前記チャネル材料に達するプロセス。
【請求項８０】
請求項７９に記載のプロセスであって、
前記充填されたビアの接続が、前記チャネル材料と前記アクティブ層の前記第１の半導体層とを互いに電気的に接続するプロセス。
【発明の詳細な説明】
【技術分野】
【０００１】
（発明の分野）
本発明は、不揮発性ＮＯＲ型メモリストリングに関する。本発明は、特に、不揮発性ＮＯＲ型メモリストリングの３次元構造体における複数のコンダクタ層への電気的接続を提供することに関する。
【背景技術】
【０００２】
（関連技術の説明）
仮特許出願Ｉ、ＩＩ及び非仮特許出願Ｉ、ＩＩ、ＩＩＩには、３次元メモリ構造体におけるＮＯＲ型メモリストリング（「ＮＯＲメモリストリング」）のアレイ内に構成された薄膜ストレージトランジスタの例が、多数開示されている。ＮＯＲメモリストリング及び薄膜ストレージトランジスタは、それぞれ、薄膜ストレージトランジスタのソース領域、ドレイン領域、及びチャネル領域として機能する複数の半導体層又は導体層を有するように、水平ストリップに沿って形成されている。読み出し動作、プログラミング動作、及び消去動作時には、これらのうちの１つ又は複数の半導体層又は導体層は、適切なバイアス条件を実現するために電圧源に接続されるか、或いはそれぞれの動作に必要な他の回路（例えばセンスアンプ）に接続される。
【発明の概要】
【０００３】
本発明の実施形態によれば、半導体基板上のメモリ構造体（例えば、ＮＯＲメモリストリングの３次元配列を有するメモリアレイ）のアクティブストリップから形成される様々な階段状構造及び様々な方法によって、該アクティブストリップの半導体層への効率的な電気的接続が実現される。
【０００４】
本発明は、添付の図面と併せて、以下の詳細な説明を参照することにより、より良く理解できるであろう。
【図面の簡単な説明】
【０００５】
【図１ａ】図１ａは、本発明を適用できるＮＯＲメモリストリングを含むメモリ構造体１００の概略図である。
【図１ｂ】図１ｂは、図１ａのメモリ構造体１００のアクティブストリップ１０１の半導体層及び導体層を示す概略図である。
【図２ｉ】図２ｉは、本発明の一実施形態による、メモリ構造体１００の階段状部分１０８に階段状構造を形成するための一方法を示す図である。
【図２ｉｉ】図２ｉｉは、本発明の一実施形態による、メモリ構造体１００の階段状部分１０８に階段状構造を形成するための一方法を示す図である。
【図２ｉｉｉ】図２ｉｉｉは、本発明の一実施形態による、メモリ構造体１００の階段状部分１０８に階段状構造を形成するための一方法を示す図である。
【図２ｉｖ】図２ｉｖは、本発明の一実施形態による、メモリ構造体１００の階段状部分１０８に階段状構造を形成するための一方法を示す図である。
【図２ｖ】図２ｖは、本発明の一実施形態による、メモリ構造体１００の階段状部分１０８に階段状構造を形成するための一方法を示す図である。
【図２ｖｉ】図２ｖｉは、本発明の一実施形態による、メモリ構造体１００の階段状部分１０８に階段状構造を形成するための一方法を示す図である。
【図２ｖｉｉ】図２ｖｉｉは、本発明の一実施形態による、メモリ構造体１００の階段状部分１０８に階段状構造を形成するための一方法を示す図である。
【図２ｖｉｉｉ】図２ｖｉｉｉは、本発明の一実施形態による、メモリ構造体１００の階段状部分１０８に階段状構造を形成するための一方法を示す図である。
【図２ｉｘ】図２ｉｘは、本発明の一実施形態による、メモリ構造体１００の階段状部分１０８に階段状構造を形成するための一方法を示す図である。
【図２ｘ】図２ｘは、本発明の一実施形態による、メモリ構造体１００の階段状部分１０８に階段状構造を形成するための一方法を示す図である。
【図２ｘｉ】図２ｘｉは、本発明の一実施形態による、メモリ構造体１００の階段状部分１０８に階段状構造を形成するための一方法を示す図である。
【図２ｘｉｉ】図２ｘｉｉは、本発明の一実施形態による、メモリ構造体１６０の階段状部分１０８に、アクティブ層内のソースポリシリコン層及びドレインポリシリコン層の両方に対する接続を可能にする階段状構造を形成するための一方法を示す図である。
【図２ｘｉｉｉ】図２ｘｉｉｉは、本発明の一実施形態による、メモリ構造体１６０の階段状部分１０８に、アクティブ層内のソースポリシリコン層及びドレインポリシリコン層の両方に対する接続を可能にする階段状構造を形成するための一方法を示す図である。
【図２ｘｉｖ】図２ｘｉｖは、本発明の一実施形態による、メモリ構造体１６０の階段状部分１０８に、アクティブ層内のソースポリシリコン層及びドレインポリシリコン層の両方に対する接続を可能にする階段状構造を形成するための一方法を示す図である。
【図２ｘｖ】図２ｘｖは、本発明の一実施形態による、メモリ構造体１６０の階段状部分１０８に、アクティブ層内のソースポリシリコン層及びドレインポリシリコン層の両方に対する接続を可能にする階段状構造を形成するための一方法を示す図である。
【図２ｘｖｉ】図２ｘｖｉは、本発明の一実施形態による、メモリ構造体１６０の階段状部分１０８に、アクティブ層内のソースポリシリコン層及びドレインポリシリコン層の両方に対する接続を可能にする階段状構造を形成するための一方法を示す図である。
【図２ｘｖｉｉ】図２ｘｖｉｉは、本発明の一実施形態による、メモリ構造体１６０の階段状部分１０８に、アクティブ層内のソースポリシリコン層及びドレインポリシリコン層の両方に対する接続を可能にする階段状構造を形成するための一方法を示す図である。
【図２ｘｖｉｉｉ】図２ｘｖｉｉｉは、本発明の一実施形態による、メモリ構造体１６０の階段状部分１０８に、アクティブ層内のソースポリシリコン層及びドレインポリシリコン層の両方に対する接続を可能にする階段状構造を形成するための一方法を示す図である。
【図２ｘｉｘ】図２ｘｉｘは、本発明の一実施形態による、メモリ構造体１６０の階段状部分１０８に、アクティブ層内のソースポリシリコン層及びドレインポリシリコン層の両方に対する接続を可能にする階段状構造を形成するための一方法を示す図である。
【図２ｘｘ】図２ｘｘは、本発明の一実施形態による、メモリ構造体１６０の階段状部分１０８に、アクティブ層内のソースポリシリコン層及びドレインポリシリコン層の両方に対する接続を可能にする階段状構造を形成するための一方法を示す図である。
【図２ｘｘｉ】図２ｘｘｉは、本発明の一実施形態による、メモリ構造体１６０の階段状部分１０８に、アクティブ層内のソースポリシリコン層及びドレインポリシリコン層の両方に対する接続を可能にする階段状構造を形成するための一方法を示す図である。
【図２ｘｘｉｉ】図２ｘｘｉｉは、本発明の一実施形態による、メモリ構造体１６０の階段状部分１０８に、アクティブ層内のソースポリシリコン層及びドレインポリシリコン層の両方に対する接続を可能にする階段状構造を形成するための一方法を示す図である。
【図２ｘｘｉｉｉ】図２ｘｘｉｉｉは、本発明の一実施形態による、メモリ構造体１６０の階段状部分１０８に、アクティブ層内のソースポリシリコン層及びドレインポリシリコン層の両方に対する接続を可能にする階段状構造を形成するための一方法を示す図である。
【図３ｉ】図３ｉは、本発明の一実施形態による、メモリ構造体４００の階段状部分１０８に、リンドープポリシリコンボディ層４０３をソース領域５２３に短絡された階段状構造を形成するための方法を示す図である。
【図３ｉｉ】図３ｉｉは、本発明の一実施形態による、メモリ構造体４００の階段状部分１０８に、リンドープポリシリコンボディ層４０３をソース領域５２３に短絡された階段状構造を形成するための方法を示す図である。
【図３ｉｉｉ】図３ｉｉｉは、本発明の一実施形態による、メモリ構造体４００の階段状部分１０８に、リンドープポリシリコンボディ層４０３をソース領域５２３に短絡された階段状構造を形成するための方法を示す図である。
【図３ｉｖ】図３ｉｖは、本発明の一実施形態による、メモリ構造体４００の階段状部分１０８に、リンドープポリシリコンボディ層４０３をソース領域５２３に短絡された階段状構造を形成するための方法を示す図である。
【図３ｖ】図３ｖは、本発明の一実施形態による、メモリ構造体４００の階段状部分１０８に、リンドープポリシリコンボディ層４０３をソース領域５２３に短絡された階段状構造を形成するための方法を示す図である。
【図３ｖｉ】図３ｖｉは、本発明の一実施形態による、メモリ構造体４００の階段状部分１０８に、リンドープポリシリコンボディ層４０３をソース領域５２３に短絡された階段状構造を形成するための方法を示す図である。
【図３ｖｉｉ】図３ｖｉｉは、本発明の一実施形態による、メモリ構造体４００の階段状部分１０８に、リンドープポリシリコンボディ層４０３をソース領域５２３に短絡された階段状構造を形成するための方法を示す図である。
【図３ｖｉｉｉ】図３ｖｉｉｉは、本発明の一実施形態による、メモリ構造体４００の階段状部分１０８に、リンドープポリシリコンボディ層４０３をソース領域５２３に短絡された階段状構造を形成するための方法を示す図である。
【図３ｉｘ】図３ｉｘは、本発明の一実施形態による、メモリ構造体４００の階段状部分１０８に、リンドープポリシリコンボディ層４０３をソース領域５２３に短絡された階段状構造を形成するための方法を示す図である。
【図４ｉ】図４ｉは、本発明の一実施形態による、各アクティブ層の段差の肩面に導電性ポリシリコンスペーサ６０２が設けられ、かつコンフォーマルに堆積された導電性ポリシリコン層６０１が実質的にすべて除去された後のメモリ構造体６００の階段状部分１０８を示す。
【図４ｉｉ】図４ｉｉは、本発明に係る一実施形態による、図４ｉの階段状構造の斜視図を示す。
【図５−１】図５ａは、メモリ構造体７００の断面図を示し、図５ｂは、メモリ構造体７００の下に設けられた半導体基板１５０の上面図を示す。
【図５−２】図５ｃは、メモリ構造体７００の斜視図を示す。
【図６ｉ】図６ｉは、上述した図５−１及び図５−２のメモリ構造体７００の階段状部分１０８を形成するための製造プロセスを示す図である。
【図６ｉｉ】図６ｉｉは、上述した図５−１及び図５−２のメモリ構造体７００の階段状部分１０８を形成するための製造プロセスを示す図である。
【図６ｉｉｉ】図６ｉｉｉは、上述した図５−１及び図５−２のメモリ構造体７００の階段状部分１０８を形成するための製造プロセスを示す図である。
【図６ｉｖ】図６ｉｖは、上述した図５−１及び図５−２のメモリ構造体７００の階段状部分１０８を形成するための製造プロセスを示す図である。
【図６ｖ】図６ｖは、上述した図５−１及び図５−２のメモリ構造体７００の階段状部分１０８を形成するための製造プロセスを示す図である。
【図６ｖｉ】図６ｖｉは、上述した図５−１及び図５−２のメモリ構造体７００の階段状部分１０８を形成するための製造プロセスを示す図である。
【図６ｖｉｉ】図６ｖｉｉは、上述した図５−１及び図５−２のメモリ構造体７００の階段状部分１０８を形成するための製造プロセスを示す図である。
【図６ｖｉｉｉ】図６ｖｉｉｉは、上述した図５−１及び図５−２のメモリ構造体７００の階段状部分１０８を形成するための製造プロセスを示す図である。
【図６ｉｘ】図６ｉｘは、上述した図５−１及び図５−２のメモリ構造体７００の階段状部分１０８を形成するための製造プロセスを示す図である。
【図６ｘ】図６ｘは、上述した図５−１及び図５−２のメモリ構造体７００の階段状部分１０８を形成するための製造プロセスを示す図である。
【図６ｘｉ】図６ｘｉは、上述した図５−１及び図５−２のメモリ構造体７００の階段状部分１０８を形成するための製造プロセスを示す図である。
【図７ｉ】図７ｉは、本発明の一実施形態による、メモリ構造体１００の階段状部分１０８に階段状構造を形成するための、更に別の方法を示す図である。
【図７ｉｉ】図７ｉｉは、本発明の一実施形態による、メモリ構造体１００の階段状部分１０８に階段状構造を形成するための、更に別の方法を示す図である。
【図７ｉｉｉ】図７ｉｉｉは、本発明の一実施形態による、メモリ構造体１００の階段状部分１０８に階段状構造を形成するための、更に別の方法を示す図である。
【図７ｉｖ】図７ｉｖは、本発明の一実施形態による、メモリ構造体１００の階段状部分１０８に階段状構造を形成するための、更に別の方法を示す図である。
【図７ｖ】図７ｖは、本発明の一実施形態による、メモリ構造体１００の階段状部分１０８に階段状構造を形成するための、更に別の方法を示す図である。
【図７ｖｉ】図７ｖｉは、本発明の一実施形態による、メモリ構造体１００の階段状部分１０８に階段状構造を形成するための、更に別の方法を示す図である。
【図７ｖｉｉ】図７ｖｉｉは、本発明の一実施形態による、メモリ構造体１００の階段状部分１０８に階段状構造を形成するための、更に別の方法を示す図である。
【図７ｖｉｉｉ】図７ｖｉｉｉは、本発明の一実施形態による、メモリ構造体１００の階段状部分１０８に階段状構造を形成するための、更に別の方法を示す図である。
【図７ｉｘ】図７ｉｘは、本発明の一実施形態による、メモリ構造体１００の階段状部分１０８に階段状構造を形成するための、更に別の方法を示す図である。
【０００６】
以下の詳細な説明を簡単にするために、図中の同様の要素には、同様の参照数字を付している。図は、説明を明瞭にする目的で描かれているが、縮尺通りに図示されていない。
【発明を実施するための形態】
【０００７】
非仮特許出願Ｉ、ＩＩ、ＩＩＩには、略不揮発性メモリセルのアレイに代表される高密度構造体が開示されている。非仮特許出願Ｉ、ＩＩ、ＩＩＩに記載のメモリアレイは、半導体基板上に形成された、相互配線されたストレージトランジスタのスタック（「アクティブスタック」）として構成されている。具体的には、非仮特許出願Ｉ、ＩＩ、ＩＩＩには、各アクティブスタックの半導体層の複数のストリップ（「アクティブストリップ」）が開示されており、各アクティブストリップは、１以上のＮＯＲ型メモリストリング（「ＮＯＲメモリストリング」）として構成されたストレージトランジスタを含む。メモリアレイが構築される半導体基板には、様々な種類の補助回路（例えば、電源回路、アドレスデコーダ、センスアンプ、入出力回路、コンパレータ、及び制御回路や他の論理回路）が含まれてもよい。
【０００８】
図１ａは、本発明に係る方法を用いて作製される、ＮＯＲメモリストリングを含むメモリ構造体１００の概略図である。これによれば、ＮＯＲメモリストリングは、共通ソース領域及び共通ドレイン領域を共有した、個別にかつ独立にアドレス指定可能なストレージトランジスタからなる。非仮特許出願Ｉ、ＩＩ、ＩＩＩに記載されているように、各メモリストリングは、誘電体材料、半導体材料、及び導電性材料からなる複数の層を有するアクティブストリップの一側部に沿って形成される。図１ａに示すように、メモリ構造体１００は、各々がｎ個のアクティブストリップを有するｍ個のアクティブスタックとして構成されている。ここで、ｍ及びｎは、共に任意の整数である。例えば、ｍの値は、１、２、４、８、１６、３２、６４、・・・、８１９２であるか、或いは８１９２より大きくてもよい。同様に、ｎの値は、１、２、４、８、１６、３２、６４であるか、或いは６４より大きくてもよい。
【０００９】
図１ａには、アクティブスタックの代表としてアクティブスタック１３０−（ｐ−１）、１３０−ｐ、１３０−（ｐ＋１）を有するものとして表されたメモリ構造体１００が示されている。各アクティブスタック内では、１０１−１、１０１−２、・・・、１０１−ｎの符号が付されたｎ個のアクティブストリップが、絶縁層１０６によって互いに分離され、互いに電気的に絶縁されている。絶縁層１０６は、例えば窒化ケイ素である。各アクティブスタックの外側面は、電荷貯蔵材料層１２１（例えば、当業者に知られている、酸化物−窒化物−酸化物（「ＯＮＯ」）三重層）によって覆われている。アクティブスタック同士の間の空間には、電荷貯蔵材料層１２１によってアクティブストリップから分離された多数の導体コラム（図示せず）が設けられている。この導体コラムは、ストレージトランジスタのゲート電極として機能する。実際に、読み出し動作、書き込み動作、及び消去動作中、各導体コラムは、隣接する２つのアクティブスタックのアクティブストリップに形成されるストレージトランジスタの１つを選択して動作させるための「ワード線」として機能する。以下の詳細な説明では、説明の省略及び参照の利便性向上のために、半導体基板の表面に対して略垂直（「鉛直」）な方向をｚ、各アクティブストリップの長さに沿った方向をｙ、各アクティブストリップの幅に沿った方向をｘの符号で示す。また、ｘ方向及びｙ方向を「水平方向」と呼称することもある。メモリ構造体１００の上又は下（或いはその両方）には、メモリ構造体１００のＮＯＲストリング内のストレージトランジスタの端子と、半導体基板内の回路とを相互接続するために、１以上の配線層（「グローバル配線層」）が形成されてもよい。
【００１０】
各アクティブスタックの１以上の部分１０８は、それぞれ、少なくとも１つの「階段状」構造又は少なくとも１つの「逆階段状」構造を含む。階段状構造及び逆階段状構造は、階段状構造の場合には導体が充填されたビアを介して、また、逆階段状構造の場合には埋設コンタクトを介して、グローバル配線層のうちの１つからアクティブストリップの半導体層又は導体層（例えば、共通ドレイン領域又は「ビット線」）に対する電気的アクセスを可能にする。図１ａでは、各アクティブスタックの前側及び後側に、部分１０８（「階段状部分１０８」）が設けられている。アクティブスタックの、階段状部分以外の部分には、ストレージトランジスタが形成されている。図１ａでは、階段状部分１０８同士の間に、アレイ部１０９が設けられている。これによれば、各階段状部分において、アクティブストリップをその直下のアクティブストリップよりもｙ方向に延ばすステップを連続して行うことにより、逆階段状構造が形成される。これにより、埋設コンタクトが他のアクティブストリップに電気的に短絡される虞を伴うことなく、アクティブストリップの半導体層又は導体層を、半導体基板の回路及びメモリ構造体１００の下に設けられた任意のグローバル配線層に接続させることができる。同様に、各階段状部分において、アクティブストリップをその直上のアクティブストリップよりもｙ方向に延ばすステップを連続して行うことにより、階段状構造が形成される。これにより、垂直導体が他のアクティブストリップに電気的に短絡される虞を伴うことなく、導体が充填されたビアが、メモリ構造体１００の上に設けられた１以上のグローバル配線層を介して、アクティブストリップの半導体層又は導体層を半導体基板の回路に接続させることができる。
【００１１】
図１ｂは、アクティブストリップ１０１の誘電体層、半導体層、及び導体層を示す概略図である。図１ｂに示すように、アクティブストリップ１０１は、（ｉ）ＮＯＲメモリストリングに共通ソース領域（又は「ソース線」）及び共通ドレイン領域（又は「ビット線」）を提供可能なＰ＋半導体層１０３、１０４（例えば、リンドープポリシリコン又はヒ素ドープポリシリコン）と、（ｉｉ）ＮＯＲメモリストリングのストレージトランジスタにチャネル領域を提供可能な真正ドープ又は微量ドープＰ型（Ｐ−型）半導体層１０２（通常、ホウ素ドープ）とを含む。破線間には、電荷貯蔵材料層１２１によって各アクティブストリップから分離された、ＮＯＲストリングのストレージトランジスタのゲート電極として機能する導体（図示せず）が設けられている。図１ｂの破線は、このような導体を代表する導体１２２−（ｋ−１）、１２２−ｋ、１２２−（ｋ＋１）の位置を示す。更に、図１ｂに示すように、導体層１０５（例えば、慣習的に接着膜及びバリア膜を有する、タングステン等の任意の耐火性金属）が、Ｐ＋半導体層１０３、１０４に隣接及び接触するように設けられている。導体層１０５は、ＮＯＲメモリストリングの共通ソース領域及び共通ドレイン領域の抵抗を低下させる。絶縁層１０６（例えば、窒化シリコン又は酸化シリコン）は、アクティブスタック内のアクティブストリップと、該アクティブストリップに隣接するアクティブストリップとを、電気的に絶縁する。
【００１２】
作製には、種々の方法を使用できる。例えば、仮特許出願Ｉ、ＩＩ、ＩＩＩには、メモリ構造体のＮＯＲメモリストリングを形成するための様々な例示的な方法が開示されている。例えば、非仮特許出願ＩＩの図３〜図１１及び図１２Ａ〜図１２Ｄには、該出願の明細書に記載の説明と併せて、半導体基板の表面に対して平行をなす方向（例えばｙ方向）に沿って延在するＮＯＲ型メモリストリングを形成するための方法が示されている。
【００１３】
本発明に係る一実施形態によれば、ＮＯＲ型メモリストリングを含むメモリ構造体における階段状構造を、半導体基板の平坦な表面上に形成するためのプロセス（製造方法）が提供される。初期時には、半導体基板中（又は半導体基板の表面上）に、様々な種類の支持回路（例えば、電源回路、アドレスデコーダ、センスアンプ、入出力回路、コンパレータ、及び制御回路や他の論理回路）が形成されていてもよい。
【００１４】
平坦な表面上には、絶縁層（例えばシリコン酸化物）が形成される。絶縁層には、下方の回路に接続するための埋設コンタクトが形成される。次に、絶縁層上に、１以上のグローバル配線層が形成される（以下の詳細な説明では、これらの層を総称して基板１５０と呼ぶ）。その後、ベース酸化膜１０７（例えば、５０ｎｍのシリコン酸化膜）が設けられる（例えば、以下の詳細な説明で述べる図２ｉを参照）。更に、アクティブストリップの半導体層及び導体層（以下、これらを総称して「アクティブ層」と呼ぶ）が設けられる。その後、アクティブ層と、該アクティブ層の次のアクティブ層とを、絶縁層１０６（例えば３０ｎｍの窒化物層）によって分離しながら、アクティブ層を１層ごとに重畳させることで、複数のアクティブ層が形成される。一実施形態では、各アクティブ層は、堆積順に、（ａ）犠牲層１０５ｓ−ｂ（「ＳＡＣ４層１０５ｓ−ｂ」；例えば４０ｎｍのシリコンゲルマニウム層）と、（ｂ）Ｐ＋ドープポリシリコン層１０４（「ドレインポリシリコン１０４」；例えば３０ｎｍのｉｎ−ｓｉｔｕヒ素ドープポリシリコン膜）と、（ｃ）適切なチャネル材料を収容するために後にリセッシングされる（be recessed）シリコン酸化物層１０２ｏ（「犠牲チャネル酸化物又はＳＡＣ２層１０２ｏ」；例えば８０ｎｍのシリコン酸化物膜）と、（ｄ）Ｐ＋ポリシリコン層１０３（「ソースポリシリコン１０３」；例えば３０ｎｍのｉｎ−ｓｉｔｕヒ素ドープポリシリコン膜）と、（ｅ）犠牲層１０５ｓ−ｔ（「ＳＡＣ４層１０５ｓ−ｔ」；例えば４０ｎｍのシリコンゲルマニウム層）とを含む。ＳＡＣ４層１０５ｓ−ｂ、１０５ｓ−ｔは、それぞれ犠牲層であり、後述するように、後に金属導体層に置き換えられることとなる。
【００１５】
アクティブ層の堆積中は、階段状部分に、各アクティブストリップのドレインポリシリコン１０４に電気的にアクセスするための階段状構造が形成される。本明細書の詳細な説明では、ドレインポリシリコン１０４とソースポリシリコン１０３とを電気的にコンタクトさせるための階段状構造に焦点を当てて、説明を行う。これらの階段状構造は、メモリ構造体の階段状部分（例えば、図１ａの階段状部分１０８）に設けられることが理解されよう。特に断りが無い限り、本明細書における図２ｉ〜図２ｘｘｉｉｉ、図３ｉ〜図３ｉｘ、図４ｉ〜図４ｉｉ、図５−１及び図５−２、並びに図６ｉ〜図６ｘｉは、それぞれ、階段状部分１０８の一部を示しているものと理解されたい。メモリ構造体のアレイ部１０９のメモリアレイには、ストレージトランジスタが形成される。明確化のために、アレイ部１０９（その構造及び製造方法は、例えば、非仮特許出願ＩＩＩに詳細に記載されている）は、上述の図中には示されていない。アレイ部１０９は、アレイ部１０９に適切なマスキングが施されることにより、階段形成ステップから保護されている。本発明に係る一実施形態によれば、階段状構造は、２層のアクティブ層ごとにフォトリソグラフィステップを１回行うことで形成される。図２ｉ〜図２ｘｉは、本発明の上記実施形態による、メモリ構造体１００の階段状部分１０８に階段状構造が形成される様子を示す。
【００１６】
図２ｉは、アクティブ層１０１−１、１０１−２が堆積された後のメモリ構造体１００を示す。その後、メモリ構造体１００上に、フォトレジスト層２０１が、堆積及びパターニングされる。第１のエッチングステップでは、フォトレジスト層２０１によって保護されていない露出領域から、（ａ）絶縁層１０６と、（ｂ）アクティブ層１０１−２（すなわち、アクティブ層１０１−２のＳＡＣ４層１０５ｓ−ｔ、ソースポリシリコン１０３、ＳＡＣ２層１０２ｏ、ドレインポリシリコン１０４、及びＳＡＣ４層１０５ｓ−ｂ）とが除去される。この第１のエッチングステップは、アクティブ層１０１−１直上の絶縁層１０６において停止する。これにより得られる構造を、図２ｉｉに示す。
【００１７】
その後、当業者に知られているようにフォトレジスト層２０１を所定量（矢印で示す）スリミングすることで、フォトレジスト層２０１をリセッシングし、アクティブストリップ１０１−２の領域を更に露出させる。これにより得られる構造を、図２ｉｉｉに示す。その後、第２のエッチングステップでは、アクティブ層１０１−１直上の絶縁層１０６及びアクティブ層１０１−２直上の絶縁層１０６の露出部分が除去された後、更に、（ａ）アクティブ層１０１−１、１０１−２の、各々のＳＡＣ４層１０５ｓ−ｔと、（ｂ）アクティブ層１０１−１、１０１−２の、各々のソースポリシリコン１０３とがエッチングされる。この第２のエッチングステップは、アクティブ層１０１−１、１０１−２のＳＡＣ２層１０２ｏにおいて停止する。これにより得られる構造（２段の階段状構造）を、図２ｉｖに示す。その後、フォトレジスト層２０１が除去される。
【００１８】
次に、第１のエッチングステップ及び第２のエッチングステップによって形成されたキャビティを充填するために、シリコン酸化物２０２が設けられ、その後、平坦化ステップ（例えば、化学的機械的研磨（ＣＭＰ））によって、得られた表面が平坦化される。これにより得られる構造を、図２ｖに示す。その後、アクティブ層１０１−１、１０１−２の、各々のドレインポリシリコン１０４にアクセス出来るようにするために、アクティブ層１０１−１、１０１−２の、各々のシリコン酸化物２０２及びその下の犠牲ＳＡＣ２層１０２ｏ中に、ビアを形成する（図２ｖには図示せず）。これらのビアは、後述するように、すべてのアクティブ層を形成した後、それに続いて酸化物エッチングを行うことで作成されてもよい。
【００１９】
図２ｖｉ〜図２ｘは、メモリ構造体１００の階段状部分１０８が、更に２つのアクティブ層に延びた様子を示す。図２ｖｉは、アクティブ層１０１−３、１０１−４を堆積した後の、メモリ構造体１００の階段状部分１０８を示す。その後、フォトレジスト層２０１が堆積され、図２ｉｉで示したアクティブ層１０１−２のエッチングと同じ方法で、アクティブ層１０１−４がエッチングされる。これにより得られるアクティブ層１０１−４の構造を、図２ｖｉｉに示す。
【００２０】
次に、フォトレジスト層２０１がリセッシングされ、このリセッシングされたフォトマスクの下方にあるアクティブ層１０１−３、１０１−４の露出領域に対して、第２のエッチングが行われる。アクティブ層１０１−３のエッチングは、図２ｉｖで示したアクティブ層１０１−１のエッチングとは異なり、アクティブ層１０１０１−３、１０１−４の各々のＳＡＣ２層１０２ｏで停止しない。これにより、アクティブ層１０１−３、１０１−４のドレインポリシリコン１０４及びＳＡＣ４層１０５ｓ−ｂの露出部分もまた、除去されることとなる。これにより得られる構造を、図２ｖｉｉに示す。アクティブ層１０１−３、１０１−４の、各々のドレインポリシリコン１０４及びＳＡＣ４層１０５ｓ−ｂの露出部分が除去されることで、ビアは、アクティブ層１０１−３、１０１−４の上方から、アクティブ層１０１−１、１０１−２のドレインポリシリコン層１０３まで延びることができるようになる（ビアは、アクティブ層１０１−１のドレインポリシリコン層１０３及びＳＡＣ４層１０５ｓ−ｂが占める空間を通過しないことが予想されるため、これらの層の一部を除去する必要はない）。
【００２１】
その後、フォトレジスト層２０１が再度リセッシングされ、アクティブ層１０１−４、１０１−３、１０１−２の各々のドレインポリシリコン１０４を露出させるために、アクティブ層１０１−４、１０１−３、１０１−２の各々の直上に位置する絶縁層１０６の露出部、すなわち、（ａ）アクティブ層１０１−４、１０１−３、１０１−２の各々のＳＡＣ４層１０５ｓ−ｔ、及び、（ｂ）アクティブ層１０１−４、１０１−３、１０１−２の各々のソースポリシリコン１０３が除去される。これにより得られる構造を、図２ｉｘに示す。
【００２２】
その後、フォトレジスト層２０１が除去される。次に、図２ｖｉｉ〜図２ｉｘのエッチングステップによって形成されたキャビティを充填するために、シリコン酸化物２０２が設けられ、その後、平坦化ステップ（例えばＣＭＰ）によって、得られた表面が平坦化される。これにより得られる構造を、図２ｘに示す。
【００２３】
図２ｖｉ〜図２ｘを参照して説明した上記のステップは、２層のアクティブ層を堆積するごとに繰り返し行うことができる。なお、図２ｉ〜図２ｘを参照して説明した階段形成ステップでは、２層のアクティブ層を堆積するごとに１回のフォトリソグラフィ（「フォトマスキング」）ステップが必要となるが、従来の階段形成ステップでは、各アクティブ層を堆積するごとに１回以上のフォトリソグラフィステップが必要となる。従って、この点、本発明の階段形成ステップは、従来の階段形成ステップに対して有利性を有する。
【００２４】
メモリ構造体１００のすべてのアクティブ層が堆積され、かつ最後の第１のエッチングステップ及び第２のエッチングステップによって形成された、最後の２層のアクティブ層のキャビティが充填された後、各アクティブ層のドレインポリシリコン層１０４に達するビアを形成するのに適切な時間だけ、酸化物エッチングが行われる。これにより得られる構造を、図２ｘｉに示す。図２ｘｉには、例示のみの目的で、４つのアクティブ層１０１−１、１０１−２、１０１−３、１０１−４が示されている。図２ｘｉでは、ビア２０３−１、２０３−２、２０３−３、２０３−４が形成され、存在する各アクティブ層の任意の半導体材料層又は導体材料層へアクセスできるようになってもよい。
【００２５】
いくつかの実施形態では、図２ｘｉのメモリ構造体１００を作製する平坦化ステップの後、アクティブスタックを形成するためのトレンチエッチングステップと、図２ｘｉのメモリ構造体１００を作成する酸化物エッチングステップと、金属又は他の導体によるＳＡＣ４層１０５ｓ−ｂ、１０５ｓ−ｔの置換ステップとを除き、階段状部分１０８は、アレイ部１０９における残りのプロセスの実質的部分の間、マスクによって保護される。残りの処理ステップを含む製造プロセスの一例は、例えば、仮特許出願Ｉに開示されている。当業者であれば、本発明は、任意の所望の数のアクティブ層及びビアを有する任意の構造に適用可能であることを理解するであろう。これらのビアは、導体材料（例えば、タングステン又は他の導電性材料等の、バリア材料及び任意の耐火性金属）で充填された場合に、メモリ構造体１００上に形成された１以上のグローバル配線層の導体を介して、ドレインポリシリコン１０４と半導体基板１５０内の回路とを、互いに電気的に接続する。
【００２６】
種々の実施形態によれば、各アクティブ層は、消去動作中に電荷キャリアが欠乏したチャネル領域に電荷キャリアを供給するための、Ｐ型ボディ層を含む１つ以上のＰ型半導体層（例えば、５．０×１０１８〜５．０×１０２１ｃｍ−３のドーパント濃度を有するＰ＋ポリシリコン層又はＰ＋＋ポリシリコン層）を含む。このような実施形態では、Ｐ型ボディ層が、バイアス電圧源に電気的に接続されることが好ましい。いくつかの実施形態では、Ｐ型ボディ層はソースポリシリコン層１０３に短絡される。図２ｘｉｉ〜図２ｘｘｉｉｉは、本発明の一実施形態による、メモリ構造体１６０の階段状部分１０８に、アクティブ層のソースポリシリコン層及びドレインポリシリコン層の両方に対する接続を可能にする階段状構造を形成するための一方法を示す図である。
【００２７】
図２ｘｉｉは、アクティブ層１０１−１、１０１−２が堆積された後のメモリ構造体１６０を示す。図２ｘｉｉでは、アクティブ層１０１−１、１０１−２は、それぞれ、（ａ）犠牲層１０５ｓ−ｂ（「ＳＡＣ４層１０５ｓ−ｂ」；例えばシリコンゲルマニウム層）と、（ｂ）Ｐ＋ドープポリシリコン層１０４（ドレイン層）と、（ｃ）シリコン酸化物層１０２ａ（「犠牲チャネル酸化物又はＳＡＣ２層１０２ａ」；例えば３０ｎｍのシリコン酸化物膜）と、（ｄ）Ｐ型ボディ領域４０３（例えば、２０ｎｍのＰ＋ドープポリシリコン層）と、（ｅ）シリコン酸化物層１０２ｂ（「犠牲チャネル酸化物又はＳＡＣ２層１０２ｂ」；例えば３０ｎｍのシリコン酸化物膜）と、（ｆ）Ｐ＋ポリシリコン層１０３（ソース層）と、（ｇ）犠牲層１０５ｓ−ｔ（「ＳＡＣ４層１０５ｓ−ｔ」；例えばシリコンゲルマニウム層）とを含む。ＳＡＣ４層１０５ｓ−ｂ、１０５ｓ−ｔは、それぞれ犠牲層であり、後述するように、後に金属導体層に置き換えられることとなる。ＳＡＣ２層１０２ａ、１０２ｂは、それぞれ、堆積するチャネル材料（例えば、微量ドープＰ型ポリシリコン）を受容するために、後にリセッシングされる。このようなＰ−チャネル領域は、Ｐ＋ボディ領域４０３（この領域は、一般的にＰ−チャネル領域よりもドープ量が多い）と接触し、かつＰ＋ボディ領域４０３によって共有されている。Ｐ＋ボディ領域４０３は、電荷キャリア（「正孔」）をＰ−チャネル領域に供給することで、消去動作を高効率化させている。いくつかの実施形態では、Ｐ＋ボディ領域４０３とＰ−チャネル領域との間に、極薄誘電体層（数個の誘電体材料のモノレイヤーと同程度の薄さを有するが、通常は２〜３ｎｍ未満の厚さ）を、堆積又は熱成長させる。この任意選択で設けられる極薄誘電体層は、高温プロセスステップ中、Ｐ＋ボディ領域４０３からＰ−チャネルへのホウ素のオートドープを抑制しながら、その一方で、消去動作中に適切な高電圧が印加された場合には、Ｐ＋ボディ領域４０３の豊富な正孔を、比較的欠乏状態にあるＰ−チャネルに（例えば、トンネル効果を利用して）供給することができる。
【００２８】
次に、メモリ構造体１６０上に、フォトレジスト層が堆積及びパターニングされる。その後、図２ｉ〜図２ｉｖを参照して上述したステップが行われる（ここではもちろん、図２ｉ〜図２ｉｖを参照して行った上述の説明のＳＡＣ２層１０２ｏが除去されたステップにおいて、ＳＡＣ２層１０２ａ、Ｐ型ボディ層４０３、及びＳＡＣ２層１０２ｂが除去される）。これにより得られる、フォトレジスト層が除去された後の構造体を図２ｘｉｉｉに示す。その後、フォトレジスト層２１０が設けられることにより、メモリ構造体１６０の表面が覆われると共に、図２ｉ〜図２ｉｖのエッチングステップによって形成されたキャビティが充填される。次に、メモリ構造体１６０の表面における階段状部分１０８の領域を露出させるために、フォトレジスト層２１０がパターニングされる。その後、異方的エッチングが行われることにより、アクティブ層１０１−２上の絶縁層１０６の露出領域及びアクティブ層１０１−２の各材料層が除去される。これにより得られる構造を、図２ｘｉｖに示す。次に、フォトレジスト層２１０が除去された後、メモリ構造体１６０上にシリコン酸化物２０２が堆積されることにより、上述のエッチングステップによって形成されたキャビティが充填され、その後平坦化される。これにより得られる構造を、図２ｘｖに示す。
【００２９】
その後、メモリ構造体１６０上に、次の２つのアクティブ層、すなわちアクティブ層１０１−３、１０１−４が堆積される。その後、図２ｖｉ〜図２ｉｘを参照して上述したステップが行われることにより、アクティブ層１０１−３、１０１−４のそれぞれのドレインポリシリコン１０３を電気的に接続するための階段状部分が形成される。（ここでももちろん、図２ｖｉ〜図２ｉｘを参照して行った上述の説明のＳＡＣ２層１０２ｏが除去されたステップにおいて、ＳＡＣ２層１０２ａ、Ｐ型ボディ層４０３、及びＳＡＣ２層１０２ｂが除去される）。これにより得られる構造を、図２ｘｖｉに示す。
【００３０】
次に、メモリ構造体１６０上にフォトレジスト層２１１が設けられ、これにより図２ｉ〜図２ｉｖのエッチングステップによって形成されたキャビティが充填され、その後パターニングされる。これにより得られる構造を、図２ｘｖｉｉに示す。その後、等方的エッチングが行われることにより、アクティブ層１０１−４上の絶縁層１０６の露出領域及びアクティブ層１０１−４の各材料層が除去される。これにより得られる構造を、図２ｘｉｘに示す。次に、図２ｘｘに示すように、フォトレジスト層２１１がリセッシングされる。その後、等方的エッチングが行われることにより、絶縁層１０６の露出領域及びアクティブ層１０１−３、１０１−４の各材料層が除去される。これにより、図２ｘｘに示すように、２つの段差が露出した構造が形成される。次に、フォトレジスト層２１１が除去される。これにより得られる構造を、図２ｘｘｉに示す。
【００３１】
その後、シリコン酸化物２０２を用いて、上述のエッチングステップによって形成されたキャビティが充填され、その後平坦化される。これにより得られる構造を、図２ｘｘｉｉに示す。
【００３２】
図２ｘｖｉ〜図２ｘｘｉｉを参照して説明した上記のステップは、２層のアクティブ層を堆積するごとに繰り返してもよい。
【００３３】
メモリ構造体１６０のすべてのアクティブ層が形成され、かつ最後の第１のエッチングステップ及び第２のエッチングステップによって形成された、最後の２層のアクティブ層のキャビティが充填された後、各アクティブ層のドレインポリシリコン層１０４に達するビアを形成するのに適切な時間だけ、第１の酸化エッチングが行われる。次に、第２の酸化エッチングが行われ、Ｐ型ボディ層４０３に達するビアが形成される。これにより得られる構造を、図２ｘｘｉｉｉに示す。第１の酸化エッチング及び第２の酸化エッチングは、それぞれ異なる層で停止するように設定される（例えば、当業者に知られるように、第１の酸化エッチングがＰ＋ドープドレインポリシリコン１０４で停止し、かつ第２の酸化エッチングがソース金属ストリップ層１０５ｔで停止するように設定される）。
【００３４】
図２ｘｘｉｉｉでは、例示のみの目的で、４層のアクティブ層１０１−１、１０１−２、１０１−３、１０１−４が示されている。図２ｘｘｉｉｉでは、各アクティブ層のドレインポリシリコン１０４にアクセスするためのビア２０３−１、２０３−２、２０３−３、２０３−４と、Ｐ型ボディ層４０３に達するためのビア２０４−１、２０４−２、２０４−３、２０４−４とが形成されている。ビア２０４−１、２０４−２、２０４−３、２０４−４はまた、それぞれ、Ｐ型ボディ層４０３に達する道に沿って、ソースポリシリコン１０３を延びている。これにより、ビアに導体コアが充填された場合に、ソースポリシリコン１０３及びＰ型ボディ層４０３を互いに短絡させることができる。
【００３５】
代替的に、別の実施形態では、図３ｉ〜図３ｉｘに示すプロセスステップを用いて、Ｐ型ボディ層にコンタクトする階段状構造が作成される。例えば、図３ｉは、階段状部分１０８において、リンドープポリシリコンボディ層４０３が、各アクティブ層中に含まれている。
【００３６】
図７ｉ〜図７ｉｘは、本発明の一実施形態による、メモリ構造体１００の階段状部分１０８に階段状構造を形成するための更に別の方法を示す図である。図７ｉは、アクティブ層１０１−１、１０１−２、１０１−３、１０１−４が堆積された後のメモリ構造体８００を示す。図７ｉでは、アクティブ層１０１−１、１０１−２、１０１−３、１０１−４は、それぞれ、（ａ）犠牲層１０５ｓ−ｂ（「ＳＡＣ４層１０５ｓ−ｂ」；例えばシリコンゲルマニウム層）と、（ｂ）Ｐ＋ドープポリシリコン層１０４（ドレイン層）と、（ｃ）シリコン酸化物層１０２（「ＳＡＣ２層１０２」、３０ｎｍのシリコン酸化物膜）と、（ｄ）Ｐ＋ポリシリコン層１０３（ソース層）と、（ｅ）犠牲層１０５ｓ−ｔ（「ＳＡＣ４層１０５ｓ−ｔ」、例えばシリコンゲルマニウム層）とを含む。ＳＡＣ４層１０５ｓ−ｂ、１０５ｓ−ｔは、それぞれ犠牲層であり、後述するように、後に金属導体層に置き換えられることとなる。ＳＡＣ２層１０２は、堆積されることとなるチャネル材料（例えば、微量ドープＰ型ポリシリコン）を受容するために、後でリセッシングされる。アクティブ層１０１−１、１０１−２、１０１−３、１０１−４は、絶縁層１０６によって、各々が分離されている。図７は、４つのアクティブストリップを有することとなるように形成されるアクティブスタックの長さ方向に沿った、メモリ構造体８００の断面図を示す。８０１及び８０２の参照番号で示されるアクティブスタックの両端は、それぞれ、アクティブ層１０１−１、１０１−２、１０１−３、１０１−４の導体層（例えば、Ｐ＋ポリシリコン層１０３及びＰ＋ポリシリコン層１０４）に対する電気的接続のために設けられている。図７ｉ〜図７ｉｘは、縮尺通りに図示されていない。メモリセルの形成のために設けられた、部分８０１と部分８０２との間のメモリ構造体８００の部分は、部分８０３として模式的に図示されている。実際には、部分８０３には多数の（例えば、８１９６個又はそれ以上の）メモリセルが受容されている。
【００３７】
図７ｉに示すように、メモリ構造体８００上に、フォトレジスト層８０６が、堆積及びパターニングされる。アクティブ層１０１−４の露出部は、このパターンのフォトレジスト層８０６を用いて除去される。すなわち、絶縁層１０６、ＳＡＣ４層１０５ｓ−ｔ、Ｐ＋ポリシリコン層１０３、ＳＡＣ２層１０２、Ｐ＋ポリシリコン層１０４、及びＳＡＣ４層１０５ｓ−ｂに対して、選択エッチングが連続的に行われる。これにより得られる構造を、図７ｉｉに示す。その後、図７ｉｉｉに示すように、メモリ構造体８００の下方の（underlying）部分を更に露出させるために、フォトレジスト層８０６がリセッシングされる。次に、アクティブ層１０１−３、１０１−４の露出部が除去される。すなわち、アクティブ層１０１−３、１０１−４の絶縁層１０６、ＳＡＣ４層１０５ｓ−ｔ、Ｐ＋ポリシリコン層１０３、ＳＡＣ２層１０２、Ｐ＋ポリシリコン層１０４、及びＳＡＣ４層１０５ｓ−ｂに対して、選択エッチングが連続的に行われる。これにより得られる構造を、図７ｉｖに示す。その後、図７ｉｉｉ〜図７ｉｖに示す、リセッシングステップ及びアクティブ層のエッチングステップが繰り返されることで、アクティブ層１０１−２、１０１−３、１０１−４の露出部が除去される。その後、フォトレジスト層８０６は、アクティブ層の除去によって生じるキャビティを充填する新しいフォトレジスト層８０７に置き換えられる。その後、図７ｖに示すように、フォトレジスト層８０７がパターニングされる。なお、メモリ構造体８００の部分８０１は、フォトレジスト層８０７のパターニングから保護されている（すなわち、この部分は、ソース層への電気的接続のためにリザーブされている）。
【００３８】
その後、選択エッチングが連続的に行われることで、各アクティブ層から絶縁層１０６、ＳＡＣ４層１０５ｓ−ｂ、及びＰ＋ポリシリコン層１０３の露出部分が除去され、これにより、ＳＡＣ２層１０２が露出する。これにより得られる構造を、図７ｖｉに示す。次に、フォトレジスト層８０７が除去され、その後、図７ｖｉｉに示すように、酸化物層８０８（例えばＳｉＯ２）がメモリ構造体８００上に堆積され、ＣＭＰで平坦化される。
【００３９】
このとき、アクティブストリップのスタックを形成するために、アクティブ層１０１−１、１０１−２、１０１−３、１０１−４がエッチングされる。加えて、結果として生じる、各アクティブストリップの反対側の側部に沿って延びるキャビティに堆積されることとなるチャネル材料（例えば、微量ドープポリシリコン又は単結晶シリコン）を受容するために、ＳＡＣ２層１０２をリセッシングする。アクティブ層のエッチングによるアクティブステップの形成と、各アクティブストリップのＳＡＣ２層のリセッシングと、ＳＡＣ２層のリセッシングの結果生じるキャビティを充填するチャネル材料の提供とに関する適切なステップについては、例えば、非仮特許出願ＩＩＩを参照されたい。
【００４０】
その後、ビット線のコンタクトをフォトリソグラフィで画定し、異方的酸化物エッチングを行って、各アクティブ層のＰ＋ポリシリコン層１０４に対して電気的に接触するためのビアを開口させる（この異方的酸化物エッチングでは、下方のＰ＋ポリシリコン層１０４を露出させるために、残りのＳＡＣ２層１０２もがエッチングされる）。図７ｖｉｉｉに示すように、ビア開口部は、導電性材料（例えば、好適なバリア及び接着膜を有する、タングステン、タンタル、又は他の耐火性金属）で充填される。図７ｖｉｉｉでは、代表的なビア開口部８１０ａ、８１０ｂ、８１０ｃ、８１０ｄが、タングステンで充填された様子を示す。また、図７ｖｉｉｉは、この断面が、部分８０１（すなわち、ソース線のコンタクト部分）において、アクティブ層１０１−４、１０１−３、１０１−２、１０１−１のＳＡＣ２層１０２の凹部にある、それぞれ対応するチャネル材料８０９ａ、８０９ｂ、８０９ｃ、８０９ｄを切断することを示す。
【００４１】
その後、ソース線のコンタクトをフォトリソグラフィで画定し、異方的エッチングを連続的に行って、各アクティブ層の露出部の酸化物層８０８、絶縁層１０６、ＳＡＣ４層１０５ｓ−ｔ、及びＰ＋ポリシリコン層１０３を通る、ソース線のビア開口部を切断し、これにより、チャネル材料８０９ａ、８０９ｂ、８０９ｃ、８０９ｄが露出する。チャネル材料８０９ａ、８０９ｂ、８０９ｃ、８０９ｄに対する良好なコンタクトが形成されることを確実にするために、チャネル材料８０９ａ、８０９ｂ、８０９ｃ、８０９ｄのコンタクトポイントに、ドーパント種（例えば、ホウ素等のＰ型ドーパント種）を導入させるイオン注入ステップを行ってもよい。その後、図７ｉｘに示すように、ビア開口部は、導電性材料（例えば、好適なバリア及び接着膜を有するタングステン）で充填される。図７ｉｘでは、代表的なビア開口部８１１ａ、８１１ｂ、８１１ｃ、８１１ｄが、タングステンで充填された様子を示す。このようにして、各アクティブ層のＰ＋ポリシリコン層１０３及びチャネル材料が、互いに電気的に短絡され、これにより、所望であれば、チャネル材料８０９ａ、８０９ｂ、８０９ｃ、８０９ｄに提供されることとなるバイアス電圧が、基板に提供される。このとき、部分８０１、８０２の階段状構造によって、アクティブ層１０１−１、１０１−２、１０１−３、１０１−４から形成された各アクティブストリップの共通ソース電極及び共通ドレイン電極への電気的接続が実現される。
【００４２】
上述したように、別の実施形態では、図３ｉ〜図３ｉｘに示すプロセスステップを用いて、Ｐ型ボディ層にコンタクトする階段状構造が形成される。図３ｉは、層間誘電体層５０３によって互いに分離された複数のアクティブ層を有するメモリ構造体４００の階段状部分１０８を示す。図３ｉでは、詳細な説明を簡略化するために、メモリ構造体４００上に形成されたアクティブ層３００のみが図示されている。メモリ構造体４００の各アクティブ層は、図３ｉ〜図３ｉｘに関連して以下の説明に示されるように処理されることが理解される。図３ｉに示すように、アクティブ層３００は、（ａ）後に金属又は導体層に置き換えられることとなる第１の犠牲層（ＳＡＣ４層）５２４ｂと、（ｂ）Ｐ＋共通ドレイン領域５２１及びＰ＋共通ソース領域５２３と、（ｃ）酸化物層５２２ａ、５２２ｂと、（ｄ）リンドープポリシリコンボディ層４０３と、（ｅ）薄い犠牲酸化物層５７１とを含む。この実施形態では、Ｐ＋共通ドレイン領域５２１は、層間誘電体層５０３にエッチングされたビア内の金属プラグを通る埋設コンタクトを用いて、半導体基板１５０（図示せず）に接続されている（図３ｖｉｉｉ〜図３ｉｘと併せて、後述の説明を参照）。
【００４３】
図３ｉｉに示すように、薄い犠牲酸化物層５７１が堆積された後、段差を形成するために、薄い犠牲酸化物層５７１がパターニング及びエッチングされる。このエッチングは、Ｐ＋共通ソース領域５２３、酸化物層５２２ａ、及びリンドープポリシリコンボディ層４０３が除去された後、酸化物層５２２ｂの表面で停止する。次に、メモリ構造体４００の露出した表面上に、薄い導電性ポリシリコン層５５１がコンフォーマルに堆積される（図３ｉｉｉ）。その後、図３ｉｖに示すように、導電性ポリシリコン層５５１が、図３ｉｉｉの段差の側壁にのみ残るように、導電性ポリシリコン層５５１に異方的エッチングが行われる。次に、段差上に、ニッケル又はニッケル合金の金属層５５２が堆積される（図３ｖ）。その後、６００℃以下の温度でサリサイド化ステップを行うことにより、段差の側壁に残った導電性ポリシリコン層５５１（すなわち、ニッケルシリサイドシャント５５３）をサリサイド化させる（図３ｖｉ）。これにより、リンドープポリシリコンボディ層４０３とＰ＋共通ソース領域５２３とが互いに電気的に短絡される。次に、ニッケル又はニッケル合金の金属層５５２の残部が、等方的エッチングによって除去される（図３ｖｉｉ）。その後、次のアクティブ層の堆積に備えて、層間誘電体層５０３が堆積される（図３ｖｉｉｉ）。次に、図３ｉｘに示すように、誘電体層５１３（例えば酸化物）が堆積され、その後平坦化される。その後、層間誘電体層５０３の下の予約埋設コンタクトに達するように、層間誘電体層５０３及び誘電体層５１３を貫通するエッチングを行うことにより、ビアが形成される。次に、従来的な方法を用いて、次のアクティブ層の犠牲層５２４ａ（これは、後に金属導体に置き換えられる）が堆積される。その後、層間誘電体層５０３及び誘電体層５１３内を通るビアが金属又は導体で充填され、これにより、後に次のアクティブ層の犠牲層５２４ｂ及びＰ＋共通ドレイン領域５２１を置き換える金属（例えば、タングステン等の任意の耐火性金属）又は導体が、接続されることとなる。
【００４４】
いくつかの実施形態では、最後のアクティブ層の段差（step-down）を充填する誘電体層５１３を平坦化した後、アクティブスタックを形成して犠牲層５２４ａ、５２４ｂを金属又は他の導体に置き換える「ＮＩＮ」トレンチエッチングステップを除き、階段状部分１０８は、アレイ部１０９における残りのプロセスの実質的部分の間、マスクによって保護される。残りの処理ステップを含む製造プロセスの一例は、例えば、仮特許出願Ｉに開示されている。当業者であれば、本発明は、任意の所望の数のアクティブ層及びビアを有する、任意の構造に適用可能であることを理解するであろう。
【００４５】
本発明に係る別の実施形態によれば、Ｐ＋共通ソース領域をリンドープポリシリコンボディ領域に接続するための代替的な方法が提供される。図４ｉは、メモリ構造体６００の階段状部分１０８を示しており、メモリ構造体６００中の各アクティブ層は、（ａ）後に金属又は導体層に置き換えられることとなる犠牲層（ＳＡＣ４層）５２４ａ、５２４ｂと、（ｂ）Ｐ＋共通ソース層５２３及びＰ＋共通ドレイン層５２１と、（ｃ）リンドープポリシリコンボディ領域５２２とを含む。図４ｉは、隣接するアクティブ層同士が、層間誘電体層（ＩＬＤ）５０３によって互いに分離されている様子を示す。図４ｉでは、図示の目的のために、２層のアクティブ層が構成する２つの段差のみを示す。当業者は、ここで説明する製造プロセスを用いて、任意の適切な数のアクティブ層を処理できることを理解するであろう。図３ｉ〜図３ｉｘを参照して上述した製造プロセスと同様に、図４ｉのメモリ構造体６００の階段状構造は、堆積された各アクティブ層の処理において、１つのステップを省略することで達成されている。各アクティブ層は、フォトマスクステップにおいてパターニングされ、その後、ＳＡＣ４層５２４ａ、Ｐ＋共通ソース領域５２３、リンドープボディ領域５２２、及びＰ＋共通ドレイン領域５２１の露出した部分を選択的に除去するエッチングステップが行われることにより、犠牲層５２４ｂを露出させるステップが省略される。その後、段差上に、導電性を有するコンフォーマルな（例えば、４０ｎｍの厚さを有する）ポリシリコン膜６０１が堆積される。ポリシリコン膜６０１は、ホウ素のドーパント濃度が１．０×１０１９〜５．０×１０１９ｃｍ−３程度か、或いはそれ以上であってもよい。その後、異方的スペーサエッチングが行われ、各段差の側壁に残されるスペーサを除く、導電性ポリシリコン膜６０１の略全てが除去される。導電性ポリシリコン膜６０１に残された上述のスペーサに更なるエッチング（例えば、処理時間が定められたエッチング（timed etch））を行うことにより、Ｐ＋共通ドレイン領域５２１をリンドープボディ領域５２２に短絡させるオーミックコンタクトとして機能する導電性ポリシリコンスペーサ６０２が提供される。導電性ポリシリコンスペーサ６０２の厚さは、例えば４０〜５０ｎｍである。このようにして、リンドープボディ領域５２２に対して、Ｐ＋共通ドレイン領域５２１で表されるビット線からボディバイアス電圧が供給される。その後、酸化物６３０が設けられ、アクティブ層に形成された段差が充填される。
【００４６】
後続のステップでは、すべてのアクティブ層が処理された後、ビア（図４ｉにおいて符号６３１で表される）が作成され、その後、ＳＡＣ４層５２４ｂに取って代わる金属材料又は導電性材料を接続する導体プラグを形成するために、ビアを充填してもよい。これらのビア６３１内の導体プラグにより、半導体基板１５０内の回路を、メモリ構造体６００上に形成されるグローバル配線層を介して、アクティブストリップの半導体層又は導体層に接続することができる。
【００４７】
図４ｉは、実質的に全ての導電性ポリシリコン６０１が除去された後の導電性ポリシリコンスペーサ６０２を示す。
【００４８】
図４ｉｉは、本発明の一実施形態による、図４ｉのメモリ構造体６００の階段状部分１０８の斜視図を示す。
【００４９】
上述したように、図２ｉ〜図２ｖｉに関連する階段状構造の形成方法では、２つのアクティブ層ごとに少なくとも１つのフォトマスキングステップが必要となり、図３ｉ〜図３ｉｘに関連する階段状構造の形成方法では、１つのアクティブ層ごとに少なくとも１つのフォトマスキングステップが必要となる。対して、非仮特許出願ＩＩＩに開示されたいずれかの方法を使用して逆階段構造を形成する場合には、１つのアクティブ層ごとに少なくとも２つのフォトマスキングステップが必要となる。本発明の以下の実施形態によれば、アレイ部１０９のワード線として使用される導体コラムは、上述した方法と同様に階段状部分１０８に形成され、また、この導体コラムは、アクティブストリップ内の導電層を半導体基板１５０内の回路に接続するための導体として使用される。
【００５０】
本発明の一実施形態によれば、図５ａ（図５−１）は、メモリ構造体７００の簡略化された断面図であり、図５ｂ（図５−１）は、メモリ構造体７００の下に設けられた半導体基板１５０の上面図であり、図５ｃ（図５−２）は、メモリ構造体７００（階段状部分１０８及びアレイ部１０９の一部を示す）の斜視図である。図５ａ（図５−１）では、メモリ構造体７００は、アクティブ層１０１−１、１０１−２、１０１−３、１０１−４のＰ＋共通ドレイン領域７２４−１、７２４−２、７２４−３、７２４−４によって代表されている。本明細書の詳細な説明を簡略化するために、他の導電層及び非導電層は図示されていない。図５ａ（図５−１）では４つのアクティブストリップしか示されていないが、任意の適切な数のアクティブストリップが設けられてもよいと理解される。本明細書の指針と教示は、各アクティブストリップの他の導電層にも適用できる。
【００５１】
図５ａ（図５−１）に概略的に示すように、メモリ構造体７００は、メモリ構造体７００の一端に位置する階段状部分１０８Ｌとメモリ構造体７００の他端に位置する階段状部分１０８Ｒとの間に位置するアレイ部１０９を含む。アレイ部１０９では、導体コラム７１１が、アクティブストリップに沿って形成される薄膜記憶トランジスタのゲート電極又はワード線として機能し、各導体コラムは、メモリ構造体７００の上にあるグローバル配線層７１２Ａ、及び、メモリ構造体１５０の下にあるグローバル配線層７１２Ｂのうちのいずれか一方の導体に接続されている。図５ｂ（図５−１）は、アレイ部１０９の導体コラムの信号が、グローバル配線層７１２Ａ及びグローバル配線層７１２Ｂの導体によって、半導体基板１５０の種々の回路にルーティングされる様子を模式的に示す。更に、図５ａ（図５−１）は、階段状部分１０８Ｌ、１０８Ｒのそれぞれにおいて、Ｐ＋共通ドレイン領域７２４−１、７２４−２、７２４−３、７２４−４を半導体基板１５０内の回路に接続するために、導体コラム７１１を使用することを表している。具体的には、階段状部分１０８Ｌ、１０８Ｒの階段状構造によって、Ｐ＋共通ドレイン領域７２４−１、７２４−２、７２４−３、７２４−４のそれぞれの上にあるビア内の導体プラグ（例えば、図５ｃ（図５−２）に示す導体プラグ７２５のいずれか）は、グローバル配線層７１２Ａ内の導体のセクションを介して導体コラム７１１の１つに接続できる。各導体コラムは、半導体基板１５０のセンスアンプ及び電圧源に選択的に接続されたビット線セグメント７４３Ｌ、７４３Ｒのうちの対応する１つに接続されている。このようにして、アクティブストリップ内の導体層が半導体基板１５０内の回路に接続されることにより、導体コラム７１１をグローバル配線層７１２Ａに接続するステップに対応する、同様のフォトマスキングステップを利用することが可能となる。図５ａ（図５−１）及び図５ｂ（図５−１）では、Ｐ＋共通ドレイン領域７２４−１、７２４−３は、メモリ構造体７００の一端に位置する階段状部分１０８Ｌ内のビット線セグメント７４３Ｌに接続されており、一方で、Ｐ＋共通ドレイン領域７２４−２、７２４−４は、メモリ構造体７００の他端に位置する階段状部分１０８Ｒ内のビット線セグメント７４３Ｒに接続されている。
【００５２】
図６ｉ〜図６ｘｉは、図５−１及び図５−２を参照して上述したメモリ構造体７００を形成するための製造プロセスを示す概略図である。
【００５３】
初めに、図６ｉに示すように、メモリ構造体７００のアクティブ層１０１−１、１０１−２、１０１−３が、任意の適切な堆積ステップを用いて、半導体基板１５０上のグローバル配線層の導体７１２Ｂ上に設けられる。図６ｉに示すように、各アクティブ層については、犠牲層（ＳＡＣ４）層５２４ａ、５２４ｂ及び半導体層５２８のみが示されている（ＳＡＣ４層５２４ａ、５２４ｂは、それぞれ、後続のステップで金属層又は導体層に置き換えられることとなる、窒化物犠牲層、酸化物犠牲層、又は他の材料を有する犠牲層であってもよい）。当業者であれば、半導体層５２８（例えばポリシリコン層）は、Ｐ＋共通ドレイン領域５２１、チャネル領域５２２、及びＰ＋共通ソース領域５２３（これらは、本明細書の詳細な説明を簡略化するために、図６ｉ〜図６ｘｉでは個別に示されていない）を含むことを理解するであろう。また、図６ｉ〜図６ｘｉには３つのアクティブ層しか示されていないが、当業者であれば、任意の適切な数のアクティブ層が設けられてもよいことを理解するであろう。図６ｉでは、絶縁層５０３によって、隣接するアクティブ層が互いに分離されている。また、図６ｉは、アレイ部１０９及び階段状部分１０８Ｒの一部分のみを示す。
【００５４】
その後、図６ｉｉに示すように、アクティブ層１０１−１、１０１−２、１０１−３がパターニング及びエッチングされることにより、階段状構造が形成される。次に、酸化物７３１（例えばシリコン酸化物）が階段状構造上に堆積され、その後平坦化される。これにより得られるメモリ構造体７００を、図６ｉｉｉに示す。このとき、ハードマスク７５１が適用されてもよい。ハードマスク７５１は、次の高アスペクト比エッチング（トレンチエッチング又は「ＮＩＮ」エッチング）でアクティブスタックを作成する間、メモリ構造体７００に構造的完全性（structural integrity）を与える。これにより得られる、アクティブスタック７３２ａ、７３２ｂ、７３２ｃ、７３２ｄを示すメモリ構造体７００を、図６ｉｖに示す。図６ｉｖにおいて、アクティブスタック７３２ｂ、７３２ｄのｘ方向の長さは、より長くてもよい。これにより、アレイ部１０９のアクティブストリップがより狭くなるが、階段状部分１０８Ｒ内のビアのための導体プラグは、より大きく、かつ、より低抵抗となる。また、同様に、アクティブスタック７３２ａ、７３２ｃのx方向の長さを、階段状部分１０８Ｌ側に長くしてもよいことが理解されよう。
【００５５】
その後、ハードマスク７３１が除去される。ＮＩＮエッチングを行うことにより、アクティブスタック７３２ａ、７３２ｂ、７３２ｃ、７３２ｄの側壁において、ＳＡＣ４層５２４ａ、５２４ｂが露出される。その後、ＳＡＣ４層５２４ａ、５２４ｂがエッチングされ、金属又は他の導体によって置き換えられる。この金属又は他の導体による置き換えについての詳細は、例えば、非仮特許出願Ｉに開示されている。仮特許出願Ｉでは、更に、ＳＡＣ４層５２４ａ、５２４ｂが完全に除去された場合に、アクティブスタック内の構造的完全性を確実にするための支持構造を提供する手段が開示されている。これにより得られるメモリ構造体７００を、図６ｖに示す。
【００５６】
次に、電荷トラップ材料又は電荷貯蔵材料７３３（例えば、酸化物−窒化物−酸化物の三層構造）がメモリ構造体７００上にコンフォーマルに堆積され、その後平坦化される。これにより得られるメモリ構造体７００を、図６ｖｉに示す。次に、Ｐ＋ポリシリコン７３５（例えば、５．０×１０１９〜１．０×１０２１ｃｍ−３の範囲のドーパント濃度を有するもの）、或いは、他の導電性材料又は金属材料が堆積されることにより、アクティブストリップ間のトレンチが充填され、その後平坦化される。これにより得られるメモリ構造体７００を、図６ｖｉｉに示す。
【００５７】
その後、図６ｖｉｉｉに示すように、Ｐ＋ポリシリコン又は他の導電性材料７３５がパターニング及びエッチングされることにより、アレイ部１０９のローカルワード線として機能する導体コラム７３５Ｗ、及び階段状部分１０８の導体コラム７３５Ｃが形成される。このエッチングステップが行われることにより、互いに隣接する導体コラム７３５Ｗ同士又は導体コラム７３５Ｃ同士の間に、トレンチが形成される。その後、導体コラム同士を互いに電気的に分離するために、これらのトレンチに酸化物７３６が充填される。これにより得られるメモリ構造体７００を、図６ｉｘに示す。次に、金属層５２４ａで停止する酸化物エッチングを行うことにより、ビアが形成され、その後ビア内に導体が充填される。
【００５８】
図６ｘは、階段状部分１０８Ｒのアクティブスタック７３２ｂ、７３２ｄの階段状構造における、充填済ビア７３７ａ、７３７ｂ、７３７ｃ、７３７ｄ、７３７ｅ、７３７ｆを示す。図６ｘｉに示すように、半導体基板１５０の回路、又は対応するビット線セグメント（図示せず）に対する信号のルーティングを目的として、グローバル配線層７１２Ａの導体を介して、各充填済ビア７３７ａが、隣接する導体コラム７３５Ｃの１つに接続され、順に、該導体コラム７３５Ｃが、グローバル配線層７１２Ｂの導体に接続される。
【００５９】
或いは、図６ｖｉ〜図６ｖｉｉｉを参照して上述したように、Ｐ＋ポリシリコン７３５を堆積、パターニング、及びエッチングすることでアレイ部１０９にローカルワード線７３５Ｗを設けるのではなく、代わりに、仮特許出願ＩＶに詳細に記載されているダマシンタイプのプロセスを用いてもよい。その場合は、アレイ部１０９のローカルワード線７３５Ｗは、誘電体材料（例えば、電荷トラップ材料又は電荷貯蔵材料７３３）内に形成されたビア状キャビティ（via-like cavities）に、導電性材料を堆積させることにより、形成される。この構成では、メモリ構造体７００の階段状部分１０８に導体コラム７３５Ｃを形成するべく、後に導電性材料で充填されることとなるビア状キャビティが設けられる。このビア状キャビティは、メモリ構造体７００のアレイ部１０９にローカルワード線７３５Ｗが形成される時点では、充填されていないままである。この未充填のビア状キャビティは、その後、ビア７３７ａ、７３７ｂ、７３７ｃ、７３７ｄ、７３７ｅ、７３７ｆの充填と同じタイミングで、該ビアを充填するための材料と同じ材料（例えばタングステン）を用いて充填される。このようにして、Ｐ＋ポリシリコン材料を用いてローカルワード線７３５Ｗが設けられる場合には、導体コラム７３５Ｃは、より低い抵抗率の材料を用いて形成されてもよい。上述したダマシンプロセスにおいても、低抵抗を有する導体（例えばタングステン）を、ローカルワード線７３５Ｗ及び導体コラム７３５Ｃの両方に設けることを選択することができる。その場合は、ローカルワード線７３５Ｗ及び導体コラム７３５Ｃが、同時に形成されることとなる。
【００６０】
上記の詳細な説明は、本発明の特定の実施形態を例示するために提供されたものであって、本発明を限定することを意図したものではない。本発明の範囲内で、様々な変形及び改変が可能である。本発明の要旨は、添付の特許請求の範囲に記載されている。
【図１ａ】
2022501820.tif 000003
【図１ｂ】
2022501820.tif 000004
【図２ｉ】
2022501820.tif 000005
【図２ｉｉ】
2022501820.tif 000006
【図２ｉｉｉ】
2022501820.tif 000007
【図２ｉｖ】
2022501820.tif 000008
【図２ｖ】
2022501820.tif 000009
【図２ｖｉ】
2022501820.tif 000010
【図２ｖｉｉ】
2022501820.tif 000011
【図２ｖｉｉｉ】
2022501820.tif 000012
【図２ｉｘ】
2022501820.tif 000013
【図２ｘ】
2022501820.tif 000014
【図２ｘｉ】
2022501820.tif 000015
【図２ｘｉｉ】
2022501820.tif 000016
【図２ｘｉｉｉ】
2022501820.tif 000017
【図２ｘｉｖ】
2022501820.tif 000018
【図２ｘｖ】
2022501820.tif 000019
【図２ｘｖｉ】
2022501820.tif 000020
【図２ｘｖｉｉ】
2022501820.tif 000021
【図２ｘｖｉｉｉ】
2022501820.tif 000022
【図２ｘｉｘ】
2022501820.tif 000023
【図２ｘｘ】
2022501820.tif 000024
【図２ｘｘｉ】
2022501820.tif 000025
【図２ｘｘｉｉ】
2022501820.tif 000026
【図２ｘｘｉｉｉ】
2022501820.tif 000027
【図３ｉ】
2022501820.tif 000028
【図３ｉｉ】
2022501820.tif 000029
【図３ｉｉｉ】
2022501820.tif 000030
【図３ｉｖ】
2022501820.tif 000031
【図３ｖ】
2022501820.tif 000032
【図３ｖｉ】
2022501820.tif 000033
【図３ｖｉｉ】
2022501820.tif 000034
【図３ｖｉｉｉ】
2022501820.tif 000035
【図３ｉｘ】
2022501820.tif 000036
【図４ｉ】
2022501820.tif 000037
【図４ｉｉ】
2022501820.tif 000038
【図５−１】
2022501820.tif 000039
【図５−２】
2022501820.tif 000040
【図６ｉ】
2022501820.tif 000041
【図６ｉｉ】
2022501820.tif 000042
【図６ｉｉｉ】
2022501820.tif 000043
【図６ｉｖ】
2022501820.tif 000044
【図６ｖ】
2022501820.tif 000045
【図６ｖｉ】
2022501820.tif 000046
【図６ｖｉｉ】
2022501820.tif 000047
【図６ｖｉｉｉ】
2022501820.tif 000048
【図６ｉｘ】
2022501820.tif 000049
【図６ｘ】
2022501820.tif 000050
【図６ｘｉ】
2022501820.tif 000051
【図７ｉ】
2022501820.tif 000052
【図７ｉｉ】
2022501820.tif 000053
【図７ｉｉｉ】
2022501820.tif 000054
【図７ｉｖ】
2022501820.tif 000055
【図７ｖ】
2022501820.tif 000056
【図７ｖｉ】
2022501820.tif 000057
【図７ｖｉｉ】
2022501820.tif 000058
【図７ｖｉｉｉ】
2022501820.tif 000059
【図７ｉｘ】
2022501820.tif 000060
【手続補正書】
【提出日】令和3年5月20日(2021.5.20)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
複数の回路素子が形成された半導体基板の平坦な表面上に形成されるメモリ構造体であって、
（ｉ）前記平坦な表面に略直交する第１の方向に沿って互いに重畳して配置される複数のアクティブストリップを含む、前記平坦な表面上に形成される階段状構造であって、
前記アクティブストリップの各々が、前記平坦な表面と略平行な第２の方向に延在し、かつ該階段状構造における１つの段差を構成し、更に、
（１）第１の導電型を有する第１の半導体層、
（２）前記第１の半導体層の下に設けられた前記第１の導電型を有する第２の半導体層、及び、
（３）前記第１の半導体層と前記第２の半導体層との間にあって、これらの両半導体層を互いに分離する絶縁性材料を有する第１の誘電体層を有する、該階段状構造と、
（ｉｉ）前記階段状構造に隣接して設けられた第２の誘電体層と、
（ｉｉｉ）それぞれ、前記平坦な表面に略平行であって、かつ前記第２の方向に対して略直交する第３の方向に沿って延在する第１の複数の配線導体と、
（ｉｖ）それぞれ、前記第１の方向に沿って延在し、前記半導体基板における対応する回路素子に、前記第１の複数の配線導体の１つを介して電気的に接続され、前記複数のアクティブストリップに隣接して設けられているが、前記第２の誘電体層により各アクティブストリップに対して電気的に絶縁された複数の導体コラムと、
（ｖ）前記階段状構造上に設けられ、それぞれ前記第１の複数の配線導体の１つを、アクティブな前記段差に対応する段差において、１つのアクティブストリップの前記半導体層の１つに電気的に接続する導電性材料を含む複数のビアが内部に埋設された第３の誘電体層とを含むメモリ構造体。
【請求項２】
請求項１に記載のメモリ構造体であって、
前記半導体基板と前記階段状構造との間に形成され、前記第３の方向に沿って延在する第２の複数の配線導体を更に含み、
前記第２の複数の配線導体が、それぞれ前記導体コラムの１つを前記回路素子の対応するものに電気的に接続するメモリ構造体。
【請求項３】
請求項１に記載のメモリ構造体であって、
前記階段状構造と前記半導体基板との間に形成された複数の導電性セグメントを更に含み、
前記導体コラムの各々が、前記導電性セグメントの１つを介して、前記回路素子の対応するものに電気的に接続するメモリ構造体。
【請求項４】
請求項３に記載のメモリ構造体であって、
前記導電性セグメントの各々が、前記アクティブストリップの前記第２の半導体層に電気的に接続するメモリ構造体。
【請求項５】
請求項１に記載のメモリ構造体であって、
前記導体コラムの各々が、ポリシリコンを含むメモリ構造体。
【請求項６】
請求項１に記載のメモリ構造体であって、
前記アクティブストリップの各々が、１以上のＮＯＲ型メモリストリングを含むメモリ構造体。
【請求項７】
請求項６に記載のメモリ構造体であって、
前記階段状構造が、前記アクティブストリップの一端部に設けられ、
前記ＮＯＲ型メモリストリングが、前記階段状構造から離れた前記アクティブストリップの部分に、ストレージトランジスタのメモリアレイを形成するメモリ構造体。
【請求項８】
請求項１に記載のメモリ構造体であって、
前記導電性材料が、耐火性金属を含むメモリ構造体。
【請求項９】
請求項８に記載のメモリ構造体であって、
前記耐火性金属が、タングステンを含むメモリ構造体。
【請求項１０】
請求項１に記載のメモリ構造体であって、
前記アクティブストリップの各々が、
前記第１の半導体層に隣接し、かつ前記第１の半導体層よりも低い電気抵抗率を有する第１の導体層と、
前記第２の半導体層に隣接し、かつ前記第２の半導体層よりも低い電気抵抗率を有する第２の導体層とを更に含むメモリ構造体。
【請求項１１】
請求項１に記載のメモリ構造体であって、
前記アクティブストリップの各々が、第２の導電型を有する第３の半導体層を更に含み、
前記第３の半導体層が、前記アクティブストリップの前記第１の誘電体層内に埋設されたメモリ構造体。
【請求項１２】
請求項１に記載のメモリ構造体であって、
前記アクティブストリップの各々が、第２の導電型を有する第３の半導体層を更に含み、
前記第３の半導体層が、１以上の薄膜トランジスタの１以上のチャネル領域を形成するべく、前記第１の半導体層及び前記第２の半導体層に隣接するメモリ構造体。
【請求項１３】
半導体基板上に設けられる構造体であって、
メモリアレイ領域及び前記メモリアレイ領域の両側に設けられた階段状領域を形成する複数のアクティブ層と含み、
前記階段状領域の各々が、階段状構造を有し、
前記アクティブ層の各々が、
（１）第１の導電型を有する第１の半導体層と、
（２）前記第１の半導体層の下に設けられた前記第１の導電型を有する第２の半導体層と、
（３）前記第１の半導体層と前記第２の半導体層との間にあって、これらの両半導体層を互いに分離する絶縁性材料を有し、かつ凹部が設けられた誘電体層と、
（４）前記誘電体層の前記凹部を充填する、第２の導電型を有する第３の半導体層とを含み、
前記アクティブ層の各々が、前記階段状構造の１つの段差を構成し、
該構造体が、更に、前記階段状構造上に設けられた絶縁体を含み、
前記絶縁体内に、前記アクティブ層の前記第１の半導体層及び前記第２の半導体層に電気的に接触する導電性材料を保持するためのビア開口部が埋設された構造体。
【請求項１４】
請求項１３に記載の構造体であって、
前記アクティブ層の前記第１の半導体層に達する前記ビア開口部が、前記アクティブ層の前記第３の半導体層に個別に達する構造体。
【請求項１５】
請求項１３に記載の構造体であって、
前記アクティブ層の前記第１の半導体層及び前記第２の半導体層のそれぞれに隣接する導体層を更に含む構造体。
【請求項１６】
半導体基板上に形成される、複数のアクティブ層を含む階段状構造であって、
前記アクティブ層の各々が、
（１）第１の導電型を有する第１の半導体層と、
（２）前記第１の半導体層の下に設けられた前記第１の導電型を有する第２の半導体層と、
（３）第２の導電型を有する第３の半導体材料を有するボディ層とを含み、
該階段状構造の段差の各々が、前記ボディ層を前記第１の半導体層に接続することなく前記第２の半導体層と前記ボディ層とを互いに接続する導電性半導体スペーサが設けられた側壁を含む階段状構造。
【請求項１７】
請求項１６に記載の階段状構造であって、
前記アクティブ層の各々が、前記ボディ層に接触している又は薄い誘電体層によって前記ボディ層から離間されている１以上のチャネル領域を更に含み、
前記チャネル領域の各々が、前記第２の導電型を有する半導体材料を含み、かつ前記第１の半導体層及び前記第２の半導体層のそれぞれに隣接している階段状構造。
【請求項１８】
請求項１７に記載の階段状構造であって、
前記薄い誘電体層の厚さが、３ｎｍよりも薄い階段状構造。
【請求項１９】
請求項１６に記載の階段状構造であって、
前記階段状構造の前記段差を覆う誘電体層を更に含み、
ビアが、前記誘電体層内に埋設され、
前記ビアの各々が、前記アクティブ層の１つの前記第２の半導体層を電気的に接続するための導電性材料を含む階段状構造。
【請求項２０】
（ｉ）第１のアクティブ層を提供するステップと、
（ｉｉ）前記第１のアクティブ層上に第１の絶縁層を提供するステップと、
（ｉｉｉ）前記第１の絶縁層上に第２のアクティブ層を提供するステップであって、
前記第１のアクティブ層及び前記第２のアクティブ層が、それぞれ、
（１）第１の導電型を有する第１の半導体層、
（２）前記第１の半導体層の下に設けられた前記第１の導電型を有する第２の半導体層、及び、
（３）前記第１の半導体層と前記第２の半導体層との間にあって、これら両半導体層を互いに分離する絶縁性材料を有する第１の誘電体層を有する、該ステップと、
（ｉｖ）前記第２のアクティブ層上に第２の絶縁層を提供するステップと、
（ｉｖ）前記第２の絶縁層上にフォトレジスト層を提供するステップと、
（ｖ）前記フォトレジスト層に処理を行うことにより、前記第２の絶縁層の第１の領域を露出させるステップと、
（ｖｉ）前記第２の絶縁層の前記第１の領域、及び、前記第２の絶縁層の前記第１の領域を除去することにより露出する前記第２のアクティブ層に異方的除去を行うことにより、前記第１の絶縁層の第１の領域を露出させるステップと、
（ｖｉｉ）前記フォトレジスト層をリセッシングすることにより、前記第２の絶縁層の別の領域を露出させるステップと、
（ｖｉｉｉ）（ａ）前記第１の絶縁層の前記第１の領域、及び、前記第２の絶縁層の前記別の領域、並びに、（ｂ）前記第１の絶縁層の前記第１の領域を除去することにより露出する前記第１の半導体層、及び、前記第２の絶縁層の前記別の領域を除去することにより露出する前記第１の半導体層に、異方的除去を行うステップと、
（ｉｘ）前記ステップ（ｖｉ）及び前記ステップ（ｖｉｉｉ）の異方的除去によって形成されたキャビティを、前記絶縁性材料を用いて充填するステップと、
（ｘ）前記ステップ（ｉ）〜前記ステップ（ｉｘ）を所定回数繰り返すステップと、
（ｘｉ）前記絶縁性材料の所定位置に異方的除去を行うことにより、２以上のアクティブ層の前記第２の半導体層に達するビア開口部を形成するステップとを含むプロセス。
【請求項２１】
請求項２０に記載のプロセスであって、
前記ステップ（ｖ）が、前記フォトレジスト層に処理を行うことにより、前記第２の絶縁層の前記第１の領域を露出させる前に、
前記フォトレジスト層をパターニングすることにより、前記第２の絶縁層の予備領域を露出させるサブステップと、
前記第２の絶縁層の前記予備領域、及び、前記第２の絶縁層の前記予備領域を除去することにより露出する前記第２のアクティブ層に異方的除去を行うサブステップとを更に含み、
前記フォトレジスト層の処理が、前記フォトレジスト層のリセッシングを含むプロセス。
【請求項２２】
請求項２０に記載のプロセスであって、
前記ステップ（ｉｘ）が、前記絶縁性材料を用いて前記キャビティを充填した後に、平坦化を行うサブステップを更に含むプロセス。
【請求項２３】
請求項２０に記載のプロセスであって、
前記ステップ（ｉｘ）が、前記絶縁性材料を用いて前記キャビティを充填する前に、
（ａ）前記第２の絶縁層上に第２のフォトレジスト層を提供するサブステップと、
（ｂ）前記第２のフォトレジスト層に処理を行うことにより、前記第２の絶縁層の第２の領域を露出させるサブステップと、
（ｃ）前記第２の絶縁層の前記第２の領域、及び、前記第２の絶縁層の前記第２の領域を除去することにより露出する前記第２のアクティブ層に異方的除去を行うサブステップと、
（ｄ）前記第２のフォトレジスト層を除去するサブステップとを更に含むプロセス。
【請求項２４】
請求項２３に記載のプロセスであって、
前記サブステップ（ａ）の異方的除去によって形成されたキャビティが、前記ステップ（ｖｉ）及び前記ステップ（ｖｉｉｉ）の異方的除去によって形成された前記キャビティの充填に用いられる前記絶縁性材料によって充填されるプロセス。
【請求項２５】
請求項２４に記載のプロセスであって、
（ｘｉｉ）前記絶縁性材料の所定位置に異方的除去を行うことにより、２以上のアクティブ層の前記第１の半導体層に達するビア開口部を形成するステップを更に含むプロセス。
【請求項２６】
請求項２５に記載のプロセスであって、
前記アクティブ層の各々が、前記誘電体層内に埋設された第２の導電型を有する第３の半導体層を更に含むプロセス。
【請求項２７】
請求項２６に記載のプロセスであって、
前記アクティブ層の前記第１の半導体層に達する前記ビア開口部が、前記アクティブ層の前記第３の半導体層に達するプロセス。
【請求項２８】
請求項２３に記載のプロセスであって、
前記サブステップ（ｂ）が、前記第２のフォトレジスト層に処理を行うことにより、前記第２の絶縁層の前記第２の領域を露出させる前に、
前記フォトレジスト層をパターニングすることにより、前記第２の絶縁層の予備領域を露出させるサブステップと、
前記第２の絶縁層の前記予備領域、及び、前記第２の絶縁層の前記予備領域を除去することにより露出する前記第２のアクティブ層に異方的除去を行うサブステップとを更に含み、
前記第２のフォトレジスト層の前記処理が、前記第２のフォトレジスト層のリセッシングを含むプロセス。
【請求項２９】
請求項２０に記載のプロセスであって、
前記第１の絶縁層及び前記第２の絶縁層が、それぞれシリコン酸化物を含むプロセス。
【請求項３０】
請求項２０に記載のプロセスであって、
前記アクティブ層の前記第１の半導体層及び前記第２の半導体層とは大きく異なるエッチング特性を有する材料を含む犠牲層を、前記第１の半導体層及び前記第２の半導体層のそれぞれに隣接して設けるステップを更に含むプロセス。
【請求項３１】
請求項３０に記載のプロセスであって、
前記犠牲層を、前記犠牲層に隣接する前記第１の半導体層及び／又は前記第２の半導体層の抵抗率よりも低い抵抗率を有する導体層に置き換えるステップを更に含むプロセス。
【請求項３２】
（ｉ）アクティブ層を提供するステップであって、該アクティブ層が、
（１）第１の導電型を有する第１の半導体層、
（２）前記第１の半導体層の下に設けられた前記第１の導電型を有する第２の半導体層、及び、
（３）（ａ）前記第１の半導体層と前記第２の半導体層間にあって、これらの両半導体層を互いに分離する絶縁性材料を有する第１の誘電体層、又は、（ｂ）第２の導電型を有する第３の半導体層を含む、該ステップと、
（ｉｉ）前記アクティブ層にパターニング及び異方的エッチングを行うことにより、前記第１の半導体層及び前記第３の半導体層の一部を露出する側壁を有する段差構造を形成するステップと、
（ｉｉｉ）導電性半導体材料をコンフォーマルに堆積した後に異方的エッチングを行い、前記段差構造の前記側壁上に前記導電性半導体材料の一部のみを残すことにより、前記第１の半導体層及び前記第３の半導体層を互いに電気的に接続するステップと、
（ｉｖ）前記導電性半導体材料上に金属層を堆積させるステップと、
（ｖ）前記金属層及び前記導電性半導体材料を合金化又はサリサイド化させるステップとを含むプロセス。
【請求項３３】
請求項３２に記載のプロセスであって、
前記第３の半導体層が、前記誘電体層内に埋設されたプロセス。
【請求項３４】
請求項３２に記載のプロセスであって、
前記導電性半導体材料が前記段差構造の前記側壁上にのみ残るように、合金化又はサリサイド化されていない前記金属層をエッチングするステップを更に含むプロセス。
【請求項３５】
請求項３２に記載のプロセスであって、
前記金属層が、ニッケル又はニッケル合金を含むプロセス。
【請求項３６】
請求項３２に記載のプロセスであって、
合金化又はサリサイド化させる前記ステップ（ｖｉｉｉ）が、６００℃を超えない温度下で行われるプロセス。
【請求項３７】
請求項３２に記載のプロセスであって、
前記アクティブ層が、それぞれ絶縁層によって分離されながら互いに重畳して配置され、階段状構造を形成する複数のアクティブ層のうちの１つをなし、
前記階段状構造の段差が、前記ステップ（ｉ）〜前記ステップ（ｖ）を含むプロセスを行うことで形成されるプロセス。
【請求項３８】
半導体基板上に形成される、複数のアクティブ層を含む階段状構造であって、
前記アクティブ層の各々が、
（１）第１の導電型を有する第１の半導体層と、
（２）前記第１の半導体層の下に設けられた前記第１の導電型を有する第２の半導体層と、
（３）前記第１の半導体層と前記第２の半導体層との間にあって、これらの両半導体層を互いに分離する絶縁性材料を有する誘電体層とを含み、
前記誘電体層は、第２の導電型を有する第３の半導体層を受容する１以上の凹部を含み、
該階段状構造の各段差が、前記第１の半導体層と前記第３の半導体層とを互いに電気的に接続するために合金化又はサリサイド化された金属オーバーレイヤーを有する側壁を含む階段状構造。
【請求項３９】
請求項３８に記載の階段状構造であって、
前記金属オーバーレイヤーが、ニッケル又はニッケル合金を含む階段状構造。
【請求項４０】
請求項３９に記載の階段状構造であって、
前記金属オーバーレイヤーの金属が、６００℃を超えない温度下で前記第３の半導体層と合金化又はシリサイド化する金属の群のうちから選択される階段状構造。
【国際調査報告】
2022501820.tif 000061
2022501820.tif 000062
2022501820.tif 000063