【事件の表示】
　特願２０１５−２４６２２３「検知回路」拒絶査定不服審判事件〔平成２８年　４月２８日出願公開，特開２０１６−　６６４０１〕について，次のとおり審決する。
【結　論】
　本件審判の請求は，成り立たない。
【理　由】
第１　手続の経緯 
　本願は，平成２４年７月１日（パリ条約による優先権主張外国庁受理２０１１年６月３０日（以下「優先日」という。），米国）を国際出願日とする特願２０１４−５１９２１０号の一部を平成２７年１２月１７日に新たに特許出願したものであって，平成２８年１０月３１日付けで拒絶理由の通知がなされ，平成２９年２月７日付けで意見書の提出がなされ，同年２月１４日付けで拒絶査定がなされた。これに対して平成２９年６月２日付けで拒絶査定不服審判の請求がなされると同時に手続補正書の提出がなされ，当審において，平成３０年８月８日付けで拒絶理由の通知がなされ，期間を指定して意見書を提出する機会を与えたが，請求人からは何らの応答もなかったものである。
第２　本願発明
　本願の請求項１〜２２に係る発明は，平成２９年６月２日付け手続補正書の特許請求の範囲の請求項１〜２２に記載された事項により特定される次のとおりのものである。 
「　【請求項１】
　電流帰還バイアス型pチャネル金属酸化物半導体(PMOS)トランジスタと，
　負荷PMOSトランジスタと，
　検知動作中，抵抗ベースのメモリ要素に対する電圧をクランプするように構成されたクランプトランジスタであって，前記負荷PMOSトランジスタに結合されるクランプトランジスタと
を含み，
　前記負荷PMOSトランジスタのゲートは，制御電圧に応答する第1の入力と，前記負荷PMOSトランジスタのソース端子に結合され，前記電流帰還バイアス型PMOSトランジスタのドレイン端子に結合される第2の入力とを有する演算増幅器の出力によって制御される，回路。
　　【請求項２】
　前記負荷PMOSトランジスタのドレイン端子に結合される入力を有する検知増幅器をさらに含む，請求項1に記載の回路。
　　【請求項３】
　前記クランプトランジスタは，マルチプレクサnチャネル金属酸化物半導体(NMOS)トランジスタに結合され，第2の演算増幅器に結合される，請求項1に記載の回路。
　　【請求項４】
　前記抵抗ベースのメモリ要素は，メモリセル内のアクセストランジスタに直列に結合される磁気トンネル接合(MTJ)素子を含む，請求項1に記載の回路。
　　【請求項５】
　前記電流帰還バイアス型PMOSトランジスタ，前記負荷PMOSトランジスタ，および前記クランプトランジスタが，少なくとも1つの半導体ダイに統合される，請求項1に記載の回路。
　　【請求項６】
　前記電流帰還バイアス型PMOSトランジスタ，前記負荷PMOSトランジスタ，および前記クランプトランジスタが統合された，セットトップボックス，音楽プレーヤ，ビデオプレーヤ，エンターテインメントユニット，ナビゲーションデバイス，通信デバイス，携帯情報端末(PDA)，固定位置データユニット，コンピュータ，またはこれらの組合せのうちの1つを含むデバイスをさらに含む，請求項1に記載の回路。
　　【請求項７】
　制御電圧に応答する第1の入力と，負荷pチャネル金属酸化物半導体(PMOS)トランジスタのソース端子に結合され，電流帰還バイアス型PMOSトランジスタのドレイン端子に結合される第2の入力とを有する演算増幅器の出力を介して前記負荷PMOSトランジスタに印加されるゲート電圧を制御するステップを含む，方法。
　　【請求項８】
　前記ゲート電圧を制御するステップは，検知増幅器に関連する検知マージンに影響を及ぼし，前記負荷PMOSトランジスタのドレイン端子は，前記検知増幅器の第1の入力に結合され，基準検知回路の出力は，前記検知増幅器の第2の入力に結合する，請求項7に記載の方法。
　　【請求項９】
　前記演算増幅器の前記出力を介して前記ゲート電圧を制御するステップは，電子デバイスに統合されたプロセッサによって開始される，請求項7に記載の方法。
　　【請求項１０】
　制御電圧に応答する第1の入力および負荷を提供するための手段のソース端子に結合される第2の入力を有する，演算増幅器の出力を介して制御されるゲート電圧に応答して負荷を提供するための手段と，
　検知動作中に抵抗ベースのメモリ要素に印加された電圧をクランプするための手段であって，前記負荷を提供するための前記手段のドレイン端子に結合される，クランプするための手段とを含み，
　前記第2の入力は，前記負荷を提供するための前記手段に対するソース電流帰還を与えるための手段のドレイン端子に結合される，装置。
　　【請求項１１】
　前記負荷を提供するための前記手段およびクランプするための前記手段が，少なくとも1つの半導体ダイに統合された，請求項10に記載の装置。
　　【請求項１２】
　前記負荷を提供するための前記手段およびクランプするための前記手段が統合された，セットトップボックス，音楽プレーヤ，ビデオプレーヤ，エンターテインメントユニット，ナビゲーションデバイス，通信デバイス，携帯情報端末(PDA)，固定位置データユニット，コンピュータ，またはこれらの組合せのうちの1つを含むデバイスをさらに含む，請求項10に記載の装置。
　　【請求項１３】
　第1の入力を演算増幅器に提供するためのステップであって，前記第1の入力は，制御電圧に応答する，ステップと，
　第2の入力を前記演算増幅器に提供するためのステップであって，前記第2の入力は，負荷pチャネル金属酸化物半導体(PMOS)トランジスタのソース端子および電流帰還バイアス型PMOSトランジスタのドレイン端子に結合される，ステップと，
　前記演算増幅器の出力を介して，前記負荷PMOSトランジスタに印加されるゲート電圧を制御するためのステップと
を含む，方法。
　　【請求項１４】
　前記第1の入力を提供するための前記ステップ，前記第2の入力を提供するための前記ステップ，および前記ゲート電圧を制御するための前記ステップは，電子デバイスに統合されたプロセッサによって実行される，請求項13に記載の方法。
　　【請求項１５】
　プロセッサによって実行可能な命令を記憶するコンピュータ可読記憶媒体であって，前記命令が，
　制御電圧に応答する第1の入力と，負荷pチャネル金属酸化物半導体(PMOS)トランジスタのソース端子および電流帰還バイアス型PMOSトランジスタのドレイン端子に結合する第2の入力とを有する演算増幅器の出力によって前記負荷PMOSトランジスタに印加されるゲート電圧を制御しようとする，
コンピュータ可読記憶媒体。
　　【請求項１６】
　前記プロセッサは，セットトップボックス，音楽プレーヤ，ビデオプレーヤ，エンターテインメントユニット，ナビゲーションデバイス，通信デバイス，携帯情報端末(PDA)，固定位置データユニット，コンピュータ，またこれらの組合せのうちの1つを含むデバイスに統合される，請求項15に記載のコンピュータ可読記憶媒体。
　　【請求項１７】
　半導体デバイスの少なくとも1つの物理的な特性を表す設計情報を受け取るステップであって，前記半導体デバイスが，
　　電流帰還バイアス型pチャネル金属酸化物半導体(PMOS)トランジスタと，
　　負荷PMOSトランジスタと，
　　検知動作中，抵抗ベースのメモリ要素に印加された電圧をクランプするように構成されたクランプトランジスタと
を含み，
　前記負荷PMOSトランジスタのゲートは，制御電圧に応答する第1の入力と，前記負荷PMOSトランジスタのソース端子に結合され，前記電流帰還バイアス型PMOSトランジスタのドレイン端子に結合される第2の入力とを有する演算増幅器の出力によって制御され，前記クランプトランジスタは前記負荷PMOSトランジスタに結合される，ステップと，
　前記設計情報をファイルフォーマットに適合するように変換するステップと，
　前記変換された設計情報を含むデータファイルを生成するステップと
を含む方法。
　　【請求項１８】
　前記データファイルは，GDSIIフォーマットを含む，請求項17に記載の方法。
　　【請求項１９】
　前記データファイルは，GERBERフォーマットを含む，請求項17に記載の方法。
　　【請求項２０】
　半導体デバイスに対応する設計情報を含むデータファイルを受け取るステップと，
　前記設計情報に従って，前記半導体デバイスを製作するステップであって，前記半導体デバイスが，
　　電流帰還バイアス型pチャネル金属酸化物半導体(PMOS)トランジスタと，
　　負荷PMOSトランジスタと，
　　検知動作中，抵抗ベースのメモリ要素に印加された電圧をクランプするように構成されたクランプトランジスタと
を含み，
　前記負荷PMOSトランジスタのゲートは，制御電圧に応答する第1の入力と，前記負荷PMOSトランジスタのソース端子に結合され，前記電流帰還バイアス型PMOSトランジスタのドレイン端子に結合される第2の入力とを有する演算増幅器の出力によって制御され，前記クランプトランジスタは前記負荷PMOSトランジスタに結合される，ステップと
を含む方法。
　　【請求項２１】
　前記データファイルは，GDSIIフォーマットを有する，請求項20に記載の方法。
　　【請求項２２】
　前記データファイルは，GERBERフォーマットを有する，請求項20に記載の方法。」
第３　当審の拒絶の理由 
　当審の平成３０年８月８日付け拒絶理由通知の理由は，概略，次のとおりのものである。
１　理由１（サポート要件）
　請求項１〜２２の記載は，検知増幅器においてデータ値間の電圧差を改善し，出力電圧変動を低減できる構成または方法が反映されていないので，発明の詳細な説明に記載した範囲を超えて特許を請求するものであるから，特許法第３６条第６項第１号に規定する要件を満たしていない。
２　理由２（明確性） 
　請求項１〜６，１７〜１９，２０〜２２の記載はトランジスタの接続構成が不明瞭であり，請求項７〜９，１３，１４の記載では入出力ステップが不明であり，請求項１０〜１２の記載は入出力構成が不明であり，請求項１５，１６の記載は検知動作の入出力構成が不明であるから，特許法第３６条第６項第２号に規定する要件を満たしていない。 
第４　当審の判断 
１　理由１（サポート要件）について 
（１）発明の詳細な説明の記載
　発明の詳細な説明には，以下の記載がある。  
「【０００３】 
　・・・略・・・　検知増幅器は，メモリ要素が高抵抗値を有するか，または低抵抗値を有するかを判定するために抵抗ベースのメモリ要素を通して電流を流すことによって抵抗ベースのメモリ要素に記憶されたデータを「読み取る」ことができる。検知増幅器は，抵抗値を判定する際，抵抗ベースのメモリ要素を通る電流による電圧を，基準電圧と比較して差分を得ることができ，検知増幅器は，比較された差分を増幅することができる。メモリデバイスは，より小さくなるので，プロセス変動の影響は増大し，それにより，データを正確に読み取る難しさが増大する。 
・・・中略・・・ 
【０００５】 
　検知回路は，負荷pチャネル金属酸化物半導体電界効果トランジスタ(PMOS)に印加されるゲート電圧を制御するための演算増幅器を使用する。演算増幅器が負荷PMOSトランジスタのゲート電圧を制御するので，負荷PMOSトランジスタは，大きい出力抵抗を有し，したがって，データ値間の電圧差を改善し，出力電圧変動を低減する。 
【０００６】 
　検知回路は，負荷pチャネル金属酸化物半導体電界効果トランジスタ(PMOS)に印加されるゲート電圧を制御するための演算増幅器回路を含む。演算増幅器の第1の入力は，制御電圧に応答する。演算増幅器の第2の入力は，負荷PMOSのソース端子に結合され，電流帰還バイアス型PMOSのドレイン端子に結合される。電流帰還バイアス型PMOSを利用することにより，また演算増幅器回路を用いて負荷PMOSのゲート電圧を制御することにより，検知回路の出力抵抗値および検知回路の検知マージンが増加し得る。」 
　上記の記載から，発明の詳細な説明には，メモリデバイスは，より小さくなるので，プロセス変動の影響は増大し，抵抗ベースのメモリ要素を通る電流による電圧を基準電圧と比較して差分を得る検知増幅器では，比較された差分を増幅しても，データを正確に読み取る難しさが増大することに対して，検知回路においてデータ値間の電圧差を改善し，出力電圧変動を低減することを課題としていることが記載されていると認められる。 
（２）請求項１〜６について 
　請求項１には，電流帰還バイアス型pチャネル金属酸化物半導体(PMOS)トランジスタ，演算増幅器の出力によって制御される負荷PMOSトランジスタ，負荷PMOSトランジスタに結合され抵抗ベースのメモリ要素に対する電圧をクランプするように構成されたクランプトランジスタをそれぞれ発明特定事項とする回路の発明が記載されている。 
　しかしながら，発明の詳細な説明には，上記（１）に記載した本願発明の課題が記載されていると認められるところ，請求項１には，回路の何らかの特定要素が抵抗ベースのメモリ要素に接続され，また回路の何らかの他の特定要素が検知増幅器に接続される構成が記載されていない。
　そうすると，発明の詳細な説明は，優先日における技術常識を参酌したとしても，請求項１の記載の範囲内であれば，検知増幅器においてデータ値間の電圧差を改善し，出力電圧変動を低減できるものであると当業者において認識できる程度に記載されているとはいえない。また，請求項２〜６についても同様である。
　したがって，請求項１〜６に係る発明は，発明の詳細な説明において，発明の課題が解決できることを当業者が認識できるように記載された範囲を超えて特許を請求するものである。
（３）請求項７〜９について 
　請求項７には，演算増幅器の出力を介して負荷PMOSトランジスタに印加されるゲート電圧を制御するステップを発明特定事項とする方法の発明が記載されている。 
　しかしながら，発明の詳細な説明には，上記（１）に記載した本願発明の課題が記載されていると認められるところ，請求項７には，そもそも抵抗ベースのメモリ要素のデータを検知増幅器において検知するまでのステップが記載されていない。
　そうすると，発明の詳細な説明は，優先日における技術常識を参酌したとしても，請求項７の記載の範囲内であれば，検知増幅器においてデータ値間の電圧差を改善し，出力電圧変動を低減できるものであると当業者において認識できる程度に記載されているとはいえない。また，請求項８及び９についても同様である。
　したがって，請求項７〜９に係る発明は，発明の詳細な説明において，発明の課題が解決できることを当業者が認識できるように記載された範囲を超えて特許を請求するものである。
（４）請求項１０〜１２について 
　請求項１０には，負荷を提供するための手段，クランプするための手段，ソース電流帰還を与えるための手段を発明特定事項とする装置の発明が記載されている。 
　一方，発明の詳細な説明には，上記（１）に記載した本願発明の課題が記載されていると認められ，その課題を解決するための手段として上記（１）には，電流帰還バイアス型PMOS，負荷PMOS，演算増幅器の特定の接続構成により，「電流帰還バイアス型PMOSを利用することにより，また演算増幅器回路を用いて負荷PMOSのゲート電圧を制御することにより，検知回路の出力抵抗値および検知回路の検知マージンが増加し得る」ことが記載されている。 
　しかしながら，請求項１０には，装置の何らかの特定要素が抵抗ベースのメモリ要素に接続され，また装置の何らかの他の特定要素が検知増幅器に接続される構成が記載されておらず，また，負荷を提供するための手段及びソース電流帰還を与えるための手段がどのような素子により構成されるか記載されていない。
　そうすると，発明の詳細な説明は，優先日における技術常識を参酌したとしても，請求項１０の記載の範囲内であれば，検知増幅器においてデータ値間の電圧差を改善し，出力電圧変動を低減できるものであると当業者において認識できる程度に記載されているとはいえない。また，請求項１１及び１２についても同様である。
　したがって，請求項１０〜１２に係る発明は，発明の詳細な説明において，発明の課題が解決できることを当業者が認識できるように記載された範囲を超えて特許を請求するものである。
（５）請求項１３，１４について 
　請求項１３には，第１の入力を演算増幅器に提供するためのステップ，第２の入力を演算増幅器に提供するためのステップ，負荷PMOSトランジスタに印加されるゲート電圧を制御するためのステップを発明特定事項とする方法の発明が記載されている。 
　しかしながら，発明の詳細な説明には，上記（１）に記載した本願発明の課題が記載されていると認められるところ，請求項１３には，そもそも抵抗ベースのメモリ要素のデータを検知増幅器において検知するまでのステップが記載されていない。
　そうすると，発明の詳細な説明は，優先日における技術常識を参酌したとしても，請求項１３の記載の範囲内であれば，検知増幅器においてデータ値間の電圧差を改善し，出力電圧変動を低減できるものであると当業者において認識できる程度に記載されているとはいえない。また，請求項１４についても同様である。
　したがって，請求項１３及び１４に係る発明は，発明の詳細な説明において，発明の課題が解決できることを当業者が認識できるように記載された範囲を超えて特許を請求するものである。
（６）請求項１５，１６について 
　請求項１５には，命令が，演算増幅器の出力によって負荷PMOSトランジスタに印加されるゲート電圧を制御しようとすることを発明特定事項とするコンピュータ可読記憶媒体の発明が記載されている。 
　しかしながら，発明の詳細な説明には，上記（１）に記載した本願発明の課題が記載されていると認められるところ，請求項１５には，そもそも抵抗ベースのメモリ要素のデータを検知増幅器において検知するまでの構成が記載されていない。
　そうすると，発明の詳細な説明は，優先日における技術常識を参酌したとしても，請求項１５の記載の範囲内であれば，検知増幅器においてデータ値間の電圧差を改善し，出力電圧変動を低減できるものであると当業者において認識できる程度に記載されているとはいえない。また，請求項１６についても同様である。
　したがって，請求項１５及び１６に係る発明は，発明の詳細な説明において，発明の課題が解決できることを当業者が認識できるように記載された範囲を超えて特許を請求するものである。
（７）請求項１７〜２２について 
　発明の詳細な説明には，上記（１）に記載した本願発明の課題が記載されていると認められるところ，請求項１７及び２０には，何らかの特定要素が抵抗ベースのメモリ要素に接続され，また何らかの他の特定要素が検知増幅器に接続される構成が記載されていない。
　そうすると，発明の詳細な説明は，優先日における技術常識を参酌したとしても，請求項１７及び２０の記載の範囲内であれば，検知増幅器においてデータ値間の電圧差を改善し，出力電圧変動を低減できるものであると当業者において認識できる程度に記載されているとはいえない。また，請求項１８，１９，２１，２２についても同様である。
　したがって，請求項１７〜２２に係る発明は，発明の詳細な説明において，発明の課題が解決できることを当業者が認識できるように記載された範囲を超えて特許を請求するものである。
２　理由２（明確性） 
（１）請求項１〜６，１７〜１９，２０〜２２の記載について
　請求項１，１７，２０の記載では，「負荷PMOSトランジスタ」と「クランプトランジスタ」の相互の接続が依然として不明瞭であり，また，抵抗ベースのメモリ要素をどのトランジスタのどこに接続し，検知結果の出力をどのトランジスタのどこから出力するのか記載されていないため，入出力構成が依然として不明である。  
　請求項１を引用する請求項２〜６，請求項１７を引用する請求項１８及び１９，請求項２０を引用する請求項２１及び２２についても，同様の理由により，構成が依然として不明である。  
（２）請求項７〜９，１３，１４の記載について
　請求項７，１３の記載では，検知動作を行う方法であると認められるものの，検知対象が何であり，該検知対象をどのトランジスタのどこに接続し，検知結果の出力をどのトランジスタのどこから出力するものであるか記載されていないため，方法の入出力ステップが依然として不明である。  
　請求項７を引用する請求項８及び９，請求項１３を引用する請求項１４についても，同様の理由により，方法の入出力ステップが依然として不明である。  
（３）請求項１０〜１２の記載について
　請求項１０の記載では，負荷を提供するための手段，クランプするための手段，ソース電流帰還を与えるための手段が，それぞれどのような素子で構成されているのか依然として不明であり，検知動作を行う装置であると認められるものの，抵抗ベースのメモリ要素をどの手段のどこに接続し，検知結果の出力をどの手段のどこから出力するのか記載されていないため，入出力構成が不明である。  
　請求項１０を引用する請求項１１及び１２についても同様の理由により，装置の構成が依然として不明である。  
（４）請求項１５，１６の記載について
　請求項１５の記載では，検知動作の命令を記憶するコンピュータ可読記憶媒体であると認められるものの，検知対象が何であり，該検知対象をどのトランジスタのどこに接続し，検知結果の出力をどのトランジスタのどこから出力するものであるか記載されていないため，検知動作の入出力構成が依然として不明である。 
　請求項１５を引用する請求項１６についても同様の理由により，コンピュータ可読記憶媒体が依然として不明である。 
第５　むすび 
　以上のとおりであり，本願は，特許請求の範囲の記載が特許法第３６条第６項第１号及び同条第６項第２号に規定する要件を満たしていないから，拒絶すべきものである。
  よって，結論のとおり審決する。