【事件の表示】
　特願２０１２−２４６３０７「リレーデバイスを有するメモリ要素」拒絶査定不服審判事件〔平成２５年　６月　６日出願公開、特開２０１３−１１０４０９、請求項の数（１５）〕について、次のとおり審決する。
【結　論】
　原査定を取り消す。
　本願の発明は、特許すべきものとする。
【理　由】
第１　手続の経緯
　本願は，平成２４年１１月８日の出願（パリ条約による優先権主張２０１１年１１月２３日，米国）であって，その手続の経緯は以下のとおりである。
　平成２８年　９月２６日付け　　拒絶理由通知書
　平成２８年１２月１５日　　　　意見書，手続補正書の提出
　平成２９年　３月２８日付け　　拒絶査定
　平成２９年　７月２７日　　　　審判請求書，手続補正書の提出
　平成３０年　１月２９日付け　　拒絶理由通知書
　平成３０年　７月２４日　　　　意見書，手続補正書の提出
　平成３０年　９月　７日付け　　拒絶理由通知書
　平成３１年　２月　４日　　　　意見書，手続補正書の提出
第２　原査定の拒絶の理由
　原査定の拒絶の理由は，この出願の請求項１−１７，２３−２６に係る発明は，本願の優先権主張の日（以下，「優先権主張日」という。）前に日本国内又は外国において，頒布された下記の刊行物に記載された発明又は電気通信回線を通じて公衆に利用可能となった発明に基いて，その優先権主張日前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから，特許法第２９条第２項の規定により特許を受けることができない，というものである。
引用文献１　特開２０１０−１２９３７１号公報
引用文献２　特表２００９−５１０７８５号公報
引用文献３　特表２００８−５０５５０１号公報
第３　当審の拒絶の理由
１　当審の平成３０年１月２９日付けの拒絶の理由について
　当審の平成３０年１月２９日付けの拒絶の理由は，
（１）この出願の特許請求の範囲の記載が，特許法第３６条第６項第１号に規定する要件を満たしていない。
（２）この出願の特許請求の範囲の記載が，特許法第３６条第６項第２号に規定する要件を満たしていない。
（３）この出願の請求項１−２１，２３−２６に係る発明は，その優先権主張日前に日本国内又は外国において，頒布された下記の刊行物に記載された発明又は電気通信回線を通じて公衆に利用可能となった発明に基いて，その優先権主張日前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから，特許法第２９条第２項の規定により特許を受けることができない。
というものである。
引用文献Ａ　特開昭６３−７３５５４号公報
引用文献Ｂ　特開２０００−２５１４７８号公報
引用文献Ｃ　特開２００４−６３６０５号公報
引用文献Ｄ　米国特許第７４９５９５２号明細書
引用文献１　特開２０１０−１２９３７１号公報
２　当審の平成３０年９月７日付けの拒絶の理由について
　当審の平成３０年９月７日付けの拒絶の理由は，この出願の特許請求の範囲の記載が，特許法第３６条第６項第１号に規定する要件を満たしていない，というものである。
第４　本願発明
　本願請求項１ないし１５に係る発明（以下，それぞれ「本願発明１ないし１５」という。）は，平成３１年２月４日付けの手続補正書で補正された特許請求の範囲の請求項１ないし１５に記載された事項により特定される発明であり，本願発明１ないし１５は以下のとおりの発明である。
「【請求項１】
　集積回路であって、該集積回路は、
　基板において形成され、第１の入力および第１の出力を有するｎチャンネルおよびｐチャンネル回路網であって、該ｎチャンネルおよびｐチャンネル回路網は、メモリ要素の第１の部分を含み、第１および第２の電圧によって電力供給される、ｎチャンネルおよびｐチャンネル回路網と、
　該ｎチャンネルおよびｐチャンネル回路網が形成された該基板の上における誘電層において形成された複数の機械的リレー回路であって、該複数の機械的リレー回路は、第２の入力および第２の出力を有し、該複数の機械的リレー回路は、該メモリ要素の第２の部分を含み、第３および第４の電圧によって電力供給される、複数の機械的リレー回路と
　を含み、該第１の出力は、該第２の入力に連結され、該第２の出力は、該第１の入力に連結される、集積回路。
　　【請求項２】
　前記ｎチャンネルおよびｐチャンネル回路網と前記複数の機械的リレー回路との間に配置された誘電スタックをさらに含む、請求項１に記載の集積回路。
　　【請求項３】
　前記誘電スタックは、複数の金属ルーティング層およびビア層を含む、請求項２に記載の集積回路。
　　【請求項４】
　前記ｎチャンネルおよびｐチャンネル回路網は、相補型金属酸化物半導体回路網を含む、請求項１に記載の集積回路。
　　【請求項５】
　前記ｎチャンネルおよびｐチャンネル回路網は、前記複数の機械的リレー回路に対する制御信号を生成するように動作可能である、請求項１に記載の集積回路。
　　【請求項６】
　前記複数の機械的リレー回路のうちの少なくとも１つは、異なる電圧レベルを有する１対の電源ラインの間に直列に連結された１対の機械的リレースイッチを含む、請求項５に記載の集積回路。
　　【請求項７】
　前記１対の機械的リレースイッチは、１対の不揮発性機械的リレースイッチを含む、請求項６に記載の集積回路。
　　【請求項８】
　前記複数の機械的リレー回路は、２つの機械的リレースイッチを含み、前記ｎチャンネルおよびｐチャンネル回路網は、該２つの機械的リレースイッチに連結されているインバータを含む、請求項５に記載の集積回路。
　　【請求項９】
　前記２つの機械的リレースイッチは、揮発性機械的リレースイッチを含む、請求項８に記載の集積回路。
　　【請求項１０】
　前記集積回路は、ユーザーから構成データを受け取るように動作可能なプログラマブル集積回路を含み、前記複数の機械的リレー回路は、該構成データを格納するように動作可能である、請求項１に記載の集積回路。
　　【請求項１１】
　メモリ要素であって、該メモリ要素は、
　直列に連結された少なくともｎチャンネルトランジスタおよびｐチャンネルトランジスタを有する第１の反転回路であって、該第１の反転回路は、第１の入力および第１の出力を有し、第１および第２の電圧によって電力供給され、該ｎチャンネルトランジスタおよび該ｐチャンネルトランジスタは、半導体基板において形成されている、第１の反転回路と、
　該半導体基板の上の層において形成された２つの機械的リレースイッチを有する第２の反転回路であって、該第２の反転回路は、第２の入力および第２の出力を有し、第３および第４の電圧によって電力供給される、第２の反転回路と
　を含み、該第１の出力は、該第２の入力に連結され、該第２の出力は、該第１の入力に連結される、メモリ要素。
　　【請求項１２】
　前記第１および第２の反転回路は、一緒に交差連結されている、請求項１１に記載のメモリ要素。
　　【請求項１３】
　メモリ要素であって、該メモリ要素は、
　第１の電源ラインと第２の電源ラインとの間に連結されたｐチャンネルトランジスタおよびｎチャンネルトランジスタを有する第１の反転回路であって、該第１および第２の電源ラインは、それぞれの第１および第２の電源電圧を供給するように動作可能である、第１の反転回路と、
　第３の電源ラインと第４の電源ラインとの間に連結された２つの機械的リレースイッチを有する第２の反転回路と
　を含み、
　該第３の電源ラインは、該第１の電源ラインと異なり、該第１の電源電圧と異なる第３の電源電圧を供給するように動作可能であり、該第２および第４の電源ラインは、異なる電源電圧を供給するように動作可能であり、該第１および第２の反転回路は、一緒に交差連結されている、メモリ要素。
　　【請求項１４】
　プログラマブル集積回路であって、該プログラマブル集積回路は、双安定メモリ要素を含み、該双安定メモリ要素は、
　第１および第２の供給電圧を提供するように動作可能である第１および第２の電源ラインと、
　半導体基板において形成されたｎチャンネルトランジスタおよびｐチャンネルトランジスタを含む第１の反転回路であって、該ｎチャンネルトランジスタおよび該ｐチャンネルトランジスタは、該第１の電源ラインと該第２の電源ラインとの間に連結されている、第１の反転回路と、
　該第１および第２の供給電圧と異なる供給電圧を提供するように動作可能である第３および第４の電源ラインと、
　２つの機械的リレースイッチを有する第２の反転回路であって、該２つの機械的リレースイッチは、該半導体基板の上に形成された層上に形成され、該第３の電源ラインと該第４の電源ラインとの間に連結されている、第２の反転回路と
　を含み、該第１および第２の反転回路は、一緒に交差連結されている、プログラマブル集積回路。
　　【請求項１５】
　基板と、
　誘電層と、
　該基板と該誘電層との間に配置された少なくとも１つの金属ルーティング層と
　をさらに含み、
　前記ｎチャンネルトランジスタは、該基板において形成され、前記２つの機械的リレースイッチは、該誘電層において形成されている、請求項１４に記載のプログラマブル集積回路。」
第５　引用文献，引用発明等
１　引用文献１について
（１）引用文献１記載事項
　原査定及び当審の拒絶の理由に引用された引用文献１には，図面とともに次の事項が記載されている。
「【０００１】
　本発明は、スイッチ及びＥＳＤ保護素子に関する。
【背景技術】
【０００２】
　ＭＥＭＳ（Micro-Electro-Mechanical Systems）を用いたデバイスとしては、主に、可変容量、スイッチ、加速度センサ、圧力センサ、ＲＦ(radio frequency)フィルタ、ジャイロスコープ、ミラーデバイスなどが、研究及び開発されている。
【０００３】
　これらの中で、
ＭＥＭＳスイッチは、オフ時のリークがないので、チップの消費電力（消費電流）の削減に効果的である。また、ＭＥＭＳスイッチは、半導体集積回路（ＩＣ：Integrated circuit）を構成する配線層上に形成できるので、例えば、ＣＭＯＳインバータのように、ウェハ（チップ）表面に形成される素子及び回路を、スイッチとして用いる場合に比較して、チップ面積を削減できる。
「【００１３】
　[第１の実施形態]
　第１の実施形態においては、
ＭＥＭＳ構造の微細なスイッチについて説明する。
【００１４】
　（１）　実施例１
　（ａ）　構造
　図１を参照して、第１の実施形態の一例に係るＭＥＭＳスイッチの構造について説明する。
　図１（ａ）は、本実施形態の第１例に係るＭＥＭＳスイッチ１の構造を示す平面図である。図１（ｂ）は、図１（ａ）のＡ−Ａ’線に沿うＭＥＭＳスイッチ１の断面図である。また、図１（ｃ）は、図１（ａ）のＢ−Ｂ’線に沿うＭＥＭＳスイッチ１の断面図である。
【００１５】
　図１に示されるＭＥＭＳスイッチ１は、ノーマリ・オン（normally-on）型のＭＥＭＳスイッチである。また、このスイッチ１の駆動方式は、静電駆動方式である。
【００１６】
　絶縁性の基板１０は、シリコン基板上に形成された絶縁層、ガラス基板、又は、ガラス基板上に形成された絶縁層から構成される。
【００１７】
　基板１０上には、３個の電極１１，１２，１３が設けられる。２個の電極１１，１２は、ｘ方向（第１の方向）に並んで配置され、残りの１個の電極１３は、２個の電極１１，１２のｘ方向及びｙ方向（第２の方向）の周囲を取り囲むように、配置されている。３個の電極１１，１２，１３は、互いに電気的に分離されている。
【００１８】
　電極１１，１２，１３は、例えば、プラグＰ１，Ｐ２，Ｐ３を経由して、基板１０内の配線２１，２２，２３に接続される。
　第１の電極（第１ポート）１１は、スイッチ１の一方の電極であり、電極１１には、電位Ｖｓが供給される。電極１１は、例えば、プラグＰ１を経由して、第１の配線２１に接続される。
　第２の電極（第２ポート）１２は、スイッチ１の他方の電極であり、電極１２は電位Ｖｄを示す。電極１２は、例えば、プラグＰ２を経由して、第２の配線２２に接続される。
【００１９】
　また、第３の電極１３は、スイッチを駆動するための電位Ｖｇが供給される。電極１３は、例えば、プラグＰ３を経由して、第３の配線２３に接続される。
　可動構造１５は、電極１１，１２上方に設けられる。可動構造１５は、２個の電極１１，１２が並んだ方向（ｘ方向）に延在している。可動構造の平面形状は、例えば、矩形状を有している。
　
可動構造１５は、そのｘ方向の一端が、電極１１上に設けられたアンカー１４に支持され、可動構造１５はカンチレバー構造（片持ち梁構造）になっている。
【００２０】
　
可動構造１５は、上下方向、つまり、電極１２側からキャップ２０側へ向かって、又は、キャップ２０側から電極１２側に向かって動く。
【００２１】
　可動構造１５及びアンカー１４は、例えば、導電体から構成される。アンカー１４は、電極１１と電気的に接続されている。よって、可動構造１５は、電極１１に電気的に接続される。可動構造１５は、電極１１から電位Ｖｓが供給される。
【００２２】
　
可動構造１５のｘ方向の他端には、接点部１６が設けられている。接点部１６は、電極１２上方に設けられる。接点部１６は下側に、すなわち、電極１２に向かって反っている。接点部１６は、可動構造１５の動作に応じて、電極１２と接触状態又は非接触状態になる。
【００２３】
　可動構造１５上には、調整膜１８が設けられ、可動構造１５と調整膜１８とは積層構造をなしている。調整膜１８は、例えば、接点部１６上方を覆っている。
　調整膜１８の内部応力は、可動構造１５の内部応力に対して、相対的に圧縮性が強い。この調整膜１８の圧縮性の内部応力によって、可動構造１５の接点部１６側が上に凸の形状になり、接点部１６が下側（基板側）を向く。以下では、調整膜１８の内部応力によって、可動構造１５の上に凸する部分を、凸部１７と呼ぶ。
【００２４】
　調整膜１８の材料は、例えば、絶縁体が用いられている。但し、調整膜１８が可動構造１５よりも大きい圧縮力を有していれば、調整膜１８の材料は、限定されない。
【００２５】
　
キャップ２０は、可動構造１５を覆うように、
【００２６】
　キャップ２０は、調整膜１８の一部分に接触する。キャップ２０は、調整膜１８を介して、可動構造１５の凸部１７を上側から押さえつけることによって、接点部１６を電極１２に接触させる。これによって、接点部１６と電極１２との接触時の力（コンタクト力）が、大きくされている。キャップ２０は導電体を含み、電極１３に電気的に接続される。キャップ２０は、電極１３から電位Ｖｇが供給される。
【００２７】
　調整膜１８の材料が絶縁膜の場合、調整膜１８と直接接触するキャップ層２０の材料は導電体が用いられる。
　このキャップ２０は、可動構造１５を駆動されるための実質的な電極（駆動電極）として、機能する。つまり、キャップ２０に供給される電位Ｖｇと可動構造１５に供給される電位Ｖｓとの関係によって、本例のＭＥＭＳスイッチ１のオン／オフ状態が制御される。
【００２８】
　例えば、ＭＥＭＳスイッチ１は、電位Ｖｇと電位Ｖｓとの間の電位差を実質的に０Ｖに設定することによって、可動構造１５の最上部（凸部１７）が、キャップ２０により上側から基板１０側に押さえつけられて、接点部１６と電極１２とが接触した状態が保持される。
【００２９】
　また、ＭＥＭＳスイッチ１は、電位Ｖｇと電位Ｖｓと間の電位差をある一定の電位差以上に設定することによって、可動構造１５とキャップ２０との間に静電引力を発生させ、可動構造１５が動かされる。これによって、接点部１６と電極１２とが非接触した状態を保持される。
【００３０】
　キャップ２０上部底面と基板１０表面との間隔Ｈは、可動構造１５とキャップ２０との間の電位差が実質的に０Ｖであるときに、キャップ２０によって接点部１６と電極１２との接触状態が保持できる間隔、かつ、可動構造１５とキャップ２０との間の電位差が、可動構造１５が動き始める所定のプルイン電圧Ｖｐｉより大きくなったとき、接点部１６と電極１２とが非接触状態になる間隔である。間隔Ｈの上限値は、０．５μｍ以下であることがより好ましい。
【００３１】
　尚、導電体が用いられた可動構造１５と導電体が用いられたキャップ２０との間に、絶縁体が用いられた調整膜１８が介在しているため、可動構造１５とキャップ２０が、電気的に直接接続（短絡）することは無い。
【００３２】
　図１に示されるＭＥＭＳスイッチ１は、可動構造１５の動作、つまり
ＭＥＭＳスイッチのオン／オフの制御は、可動構造１５−キャップ２０間の電位差を制御することで実現できる。スイッチ１をオンにするときは、キャップ２０によって、可動構造１５を上側から押さえつけておくので、可動構造１５−キャップ２０間の電位差は不要である。また、スイッチ１をオフにするとき、可動構造１５を可動構造１５−キャップ２０の電位差に起因した静電引力によって駆動する。
「【００８２】
　（４）　適用例
　以下、図６乃至８を参照して、本実施形態で述べたＭＥＭＳスイッチ１，２，３の適用例について、説明する。
【００８３】
　（ａ）　パワーゲーティングスイッチ
　本実施形態のＭＥＭＳスイッチ１，２，３は、パワーゲーティングスイッチに適用できる。
【００８４】
　例えば、図６のように、
半導体基板（チップ）５０上に、半導体集積回路（以下、ＩＣと呼ぶ）が形成される。尚、図６においては、説明の簡単化のため、１つの電界効果トランジスタＴｒのみを図示している。
【００８５】
　半導体基板５０の素子形成領域は、素子分離絶縁膜５９によって区画されている。電界効果トランジスタＴｒは、素子形成領域内に設けられる。
　電界効果トランジスタＴｒは、半導体基板５０内に、ソース／ドレインとして機能する２つの拡散層５１Ｓ，５１Ｄを有している。２つの拡散層５１Ｓ，５１Ｄ間の半導体基板５０表面（チャネル領域）上には、ゲート絶縁膜５２が設けられる。ゲート絶縁膜５２上には、ゲート電極５３が設けられている。拡散層５１Ｓ，５１Ｄ上には、コンタクトプラグＣＰが設けられ、拡散層５１Ｓ，５１Ｄは、コンタクトプラグＣＰを経由して、配線５５，５６に接続される。
【００８６】
　
電界効果トランジスタＴｒを覆うように、層間絶縁膜１０，５７，５８が、半導体基板５０上に設けられる。複数の配線層が多層配線技術によって積層され、複数の層間絶縁膜１０，５７，５８内の各々に、複数の配線２１，２２，２３，５５，５６が設けられる。
【００８７】
　
ＭＥＭＳスイッチ１は、パワーゲーティングスイッチとして、半導体基板５０上方に設けられる。つまり、パワーゲーティングスイッチとしてのＭＥＭＳスイッチ１は、層間絶縁膜の最上層１０を、ＭＥＭＳスイッチの形成基板１０として用いられている。そして、配線２１，５５やプラグＰ１，Ｖ０，ＣＰを介して、半導体基板２０上のトランジスタＴｒに電気的に接続される。
【００８８】
　このように、ＭＥＭＳスイッチ１は、層間絶縁膜を基板に用いて、半導体集積回路（ＩＣ）上に積層できるため、ＭＥＭＳスイッチ１を用いることによって、ＩＣチップのチップサイズが増大することはない。それゆえ、本実施形態のＭＥＭＳスイッチ１を、パワーゲーティングスイッチとして利用することで、例えば、ＣＭＯＳインバータのように、基板表面に形成される電界効果トランジスタを利用したパワーゲーティングスイッチ（以下、トランジスタスイッチと呼ぶ）よりも、チップサイズを削減できる。
【００８９】
　トランジスタスイッチは、オフ状態であっても、リークが発生する。また、パワーゲーティング技術の採用によるチップサイズの増大を抑制するため、トランジスタスイッチを微細化すると、トランジスタの短チャネル効果などに起因して、リークが発生する。このため、トランジスタスイッチは、リーク及びそのリークに起因した消費電力を含むため、パワーゲーティングスイッチとしての機能を十分に果たせない。  
　一方、ＭＥＭＳスイッチ１はオフ状態のとき、リークが実質的に無く、チップ全体の消費電力を低減するのに、非常に有効である。
【００９０】
　さらには、通常、トランジスタスイッチは、駆動電圧（ゲート電圧）がなければ、オン状態を保持しておくことが困難である。その結果として、低消費電力化のためのパワーゲーティングスイッチに対して、それを構成するトランジスタを動作せるために、電力を供給しなければならない。  
　これに対して、図１に示されるＭＥＭＳスイッチ１のように、ノーマリ・オン型のＭＥＭＳスイッチ１であって、キャップ２０が可動構造１５を上側から押し付けて、接点部１６とポートとしての電極１２を機械的に接触させている構成であれば、オン状態を保持するための電力は不要になる。また、ＭＥＭＳスイッチ１は、可動構造１５が静電引力によってジッパー状に動くため、オフ状態にするための消費電力（駆動電圧）は低減されている。さらに、ノーマリ・オン型のＭＥＭＳスイッチ１は、接点部１６が電極１２と非接触になれば、直ちにオフするので、そのスイッチング動作は速い。
【００９１】
　また、トランジスタスイッチは半導体基板５０内に拡散層を有するため、その拡散層に起因した寄生容量・寄生抵抗が存在し、ＩＣの動作に対して遅延などの悪影響を及ぼす。これに対して、ＭＥＭＳスイッチ１は、オン抵抗が小さい、寄生容量が小さい及びデバイスの歪みがない、などの利点を有するため、ＩＣに及ぼす悪影響は小さい。
【００９２】
　したがって、本実施形態のＭＥＭＳスイッチを、パワーゲーティングスイッチとして用いることは、非常に有効である。」
「【０１０２】
　（ｂ）　回路
　本実施形態のＭＥＭＳスイッチ１，２，３は、論理回路や記憶回路に適用できる。図８（ａ）、図８（ｂ）及び図８（ｃ）は、ＭＥＭＳスイッチを用いた回路の等価回路図を示している。
【０１０３】
　ＭＥＭＳスイッチは、図８（ａ）に示す回路要素で示すことができる。図８（ａ）において、電位Ｖｇが印加される制御端子（ゲート）は、ＭＥＭＳスイッチの駆動電極に対応する。電流経路の一端及び他端Ｖｓ，Ｖｄは、ＭＥＭＳスイッチの２つのポートに対応する。
【０１０４】
　ノーマリ・オン型のＭＥＭＳスイッチは、電位差がプルイン電位Ｖｐｉ以下のときにオンになり、電位差がプルイン電位Ｖｐｉより大きいときにオフになる。プルイン電位Ｖｐｉ以下の電位を“Ｌ”レベル、プルイン電位Ｖｐｉより大きい電位を“Ｈ”レベルとした場合、
ノーマリ・オン型ＭＥＭＳスイッチは、シリコンを用いたＰチャネルＭＯＳトランジスタと等価である
【０１０５】
　一方、ノーマリ・オフ型ＭＥＭＳスイッチは、電位差がプルイン電位Ｖｐｉ以下のときオフし、電位差がプルイン電位Ｖｐｉより大きいときオンする。つまり、
ノーマリ・オフ型のＭＥＭＳスイッチは、シリコンを用いたＮチャネルトランジスタと等価である。
【０１０６】
　それゆえ、
本実施例で述べたノーマリ・オン型ＭＥＭＳスイッチ１及びノーマリ・オフ型ＭＥＭＳスイッチ３を用いて、ＭＯＳトランジスタを用いた回路と等価な論理ゲートを構成することができる。
【０１０７】
　例えば、
図８（ｂ）に示されるように、ノーマリ・オン／オフ型のＭＥＭＳスイッチ１Ａ，３Ａを１つずつ用いて、ＣＭＯＳインバータ（ＮＯＴゲート）を構成できる。
「【０１１２】
　また、
図８（ｃ）に示すように、ＭＥＭＳスイッチを用いて、記憶回路を構成することもできる。図８（ｃ）においては、ＳＲＡＭ（Static Random Access Memory）が、ＭＥＭＳスイッチを用いて、構成されている。
【０１１３】
　
図８（ｃ）に示されるＳＲＡＭは、図８（ｂ）に示されるインバータＭＩが２個、つまり、４個のＭＥＭＳスイッチ１Ａ，１Ｂ，３Ａ，３Ｂから構成されている。
【０１１４】
　
インバータＭＩ１，ＭＩ２及び各ＭＥＭＳスイッチ１Ａ，１Ｂ，３Ａ，３Ｂの接続関係は、ＣＭＯＳインバータをフリップフロップ接続させて構成したＳＲＡＭと、同様である。すなわち、一方のインバータＭＩ１の入力ノードが、他方のインバータＭＩ２の出力ノードｎ２と接続され、他方のインバータＭＩ２の入力ノードが、一方のインバータの出力ノードｎ１に接続される。
　ワード線及びビット線の電位を制御して、ＭＥＭＳスイッチを用いたＳＲＡＭに対して、データの書き込み及びデータの読み出しが実行される。
【０１１５】
　ＭＥＭＳスイッチを用いたＳＲＡＭは、例えば、図７に示されるような回路ブロック６２内のサブ回路ブロック６３１〜６３ｎの演算データを、一時的に退避させておくためのレジスタとして使用できる。上述のように、ＭＥＭＳスイッチは消費電力が小さいため、ＭＥＭＳスイッチを用いたレジスタ（ＳＲＡＭ）は、ＣＭＯＳインバータを用いたレジスタよりも消費電力を小さくできる。また、ＭＥＭＳスイッチは、半導体基板（チップ）上方に積層できるため、チップサイズを削減できる。また、ＭＥＭＳスイッチは、リークがほとんど無いので、データの保持特性（リテンション特性）が向上できる。」
「【０１４４】
　パワーオン検知回路６７Ａは、ＩＣチップ（回路ブロック６２）に配線（高電位電源配線）を介して、電源が投入されるのを検知すると、パワーオン検知信号ＳＰＯを、電位生成回路６７Ｂに出力する。電源電位ＶＤＤの投入により、ＩＣチップ（回路ブロック６２）はアクティブになる。
　パワーオン検知信号が入力された電位生成回路６６は、ＭＥＭＳスイッチの駆動電位Ｖｇを生成する。そして、生成された電位Ｖｇは、ＭＥＭＳスイッチ１の制御端子に供給される。尚、駆動電位Ｖｇの大きさは、電源電位ＶＤＤと同じ大きさでもよいし、異なる大きさでもよい。」
（２）引用文献１発明について
　上記「（１）」より引用文献１には，以下の事項が記載されていると認められる。
ア　ＭＥＭＳスイッチは，半導体集積回路（ＩＣ：Integrated circuit）を構成する配線層上に形成できること。
イ　ＭＥＭＳスイッチは，そのｘ方向の一端が，電極１１上に設けられたアンカー１４に支持された，カンチレバー構造（片持ち梁構造）の可動構造１５を有すること。
ウ　ＭＥＭＳスイッチは，可動構造１５を覆うようにキャップ２０を有すること。
エ　ＭＥＭＳスイッチは，可動構造１５のｘ方向の他端には，電極１２上方に設けられた，接点部１６が設けられており，接点部１６は，可動構造１５の動作に応じて，電極１２と接触状態又は非接触状態になる。
オ　ＭＥＭＳスイッチのオン／オフの制御は，可動構造１５−キャップ２０間の電位差を制御することで実現でき，スイッチ１をオンにするときは，キャップ２０によって，可動構造１５を上側から押さえつけておくので，可動構造１５−キャップ２０間の電位差は不要であり，スイッチ１をオフにするとき，可動構造１５を可動構造１５−キャップ２０の電位差に起因した静電引力によって駆動する。
カ　上記「ア」ないし「オ」から，引用文献１に記載された「ＭＥＭＳスイッチ」は，静電引力により，接点部１６と電極１２との接触状態又は非接触状態とし，オン／オフの制御を行っていると認められる。
　そうすると，引用文献１には，以下の発明（以下，「引用文献１発明」という。）が記載されていると認められる。
「半導体集積回路を構成する配線層上に形成されたＭＥＭＳスイッチが構成された半導体集積回路であって，
　ＭＥＭＳスイッチは，静電引力により，接点部１６と電極１２との接触状態又は非接触状態とし，オン／オフの制御を行っており，
　ＭＥＭＳスイッチを用いてＳＲＡＭを構成する際に，
　ノーマリ・オン／オフ型のＭＥＭＳスイッチを１つずつ用いて構成されたＣＭＯＳインバータ（ＮＯＴゲート）を２個用い，
　一方のインバータの入力ノードが，他方のインバータの出力ノードと接続し，他方のインバータの入力ノードが，一方のインバータの出力ノードに接続し，
　Ｖｄｄ及びＶｓｓの電圧によって電力供給される，
　ＭＥＭＳスイッチを有する半導体集積回路。」
２　引用文献２について
　原査定の拒絶の理由に引用された引用文献２には，図面とともに次の事項が記載されている。
「【００１１】
　従来のメモリの接近法は、電気性または磁気性物質に係わるものである。典型的に機械的手段は確保することが難しく、急激な移動は大きな電圧を必要とするので、これらの接近法は機械手段を採用しない。しかし、機械手段は大きな伝導度を提供する利点がある。
【課題を解決するための手段】
【００１２】
　次に、微細大きさのナノスケールの技術において、少なくとも二つの双安定の変形物のうちの一つの物質を用いるいくつかの実施の形態を説明する。前記物質は、形状記憶金属合金を含むことができ、ＦＥＴ（ｆｉｅｌｄ　ｅｆｆｅｃｔ　ｔｒａｎｓｉｓｔｏｒ）のゲートとして用いられて電気的に制御され、互いに異なる複数のゲート形態を有して互いに異なるトランジスタ特性を提供することができる。第２の実施の形態において、形状記憶合金（ｓｈａｐｅ　ｍｅｍｏｒｙ　ａｌｌｏｙｓ）は、トランジスタのゲートとチャンネルとの間で熱的にアクチュエートするスイッチを用い、ＦＥＴの電荷注入時にホットキャリアの劣化を防止するための導電性を提供することができる。他の実施の形態において、高密度クロスバー（ｃｒｏｓｓ　ｂａｒ）またはクロスポイント（ｃｒｏｓｓ　ｐｏｉｎｔ）スイッチとして用いられる形状記憶をさらに含むことができる。読み出し及び判読制御ロジッグを有するメモリ素子が形成される。
【００１３】
　本発明のさらに他の実施の形態において、メモリ素子の構造は、静電気力によってアクチュエートしたゲート変形（ｄｅｆｏｒｍａｔｉｏｎ）を用いて、トランジスタの特性を再生変動させることができる。前記変形は相安定的であり、メモリとして用いられることができる双安定トランジスタ特性を提供することができる。ストレスを有してプログラムされた従来の物質のうちの少なくとも一つの物質が本発明のために採用されることができる。形状合金記憶物質の高弾性ストレインによって前記特性を改善することができる。
【００１４】
　本発明のさらに他の実施の形態において、前記静電気力はトランジスタのゲートを変形するのに用いられ、トランジスタの特性を直接変化させてメモリとして有用な双安定電子素子を提供することができる。静電気及び少なくとも一つのストレスを有するフィルムが用いられる。
【００１５】
　また、双安定性質も他の配列として採用され、前記双安定素子がトランジスタに直列素子を提供し、トランジスタによってアクセスされて記憶状態をアクセスすることができる。
【発明を実施するための最良の形態】
【００１６】
＜双安定ゲートの実施の形態＞
　第１の実施の形態は、ストレスされたゲートスタック（ｓｔｒｅｓｓｅｄ　ｇａｔｅ　ｓｔａｃｋ）を備えて複数の双安定位置に変形することを含む。これによって、不揮発性状態を素子に迅速にプログラムすることができる。ゲート制御特性の変動やトランジスタ構造の固有ゲイン（ｇａｉｎ）によるトランジスタ作動によって、数ナノメータ分の１ほどの小さい大きさの変形が容易に検知されるため、その速度はＳＲＡＭよりさらに高密度として提供されるが、前記素子はより低い電力を消耗する。トランジスタチャンネルに連結されているゲートにおいて、変形能力が信頼できる高速ナノスケールのメモリを実現することができる。
【００１７】
　静電気的に小さく生成された変形は、トランジスタのために複数の安定した変形状態を提供するのに用いられる。ゲインを介する超高感度に起因するトランジスタの電子性質によって１ｎｍ移動以下の低い変形が検知できる。トランジスタ技術が再生可能であるため、機械的変形が高速電子検知に連結されて双安定不揮発性メモリを提供することができる。
【００１８】
　本発明の他の実施の形態において、前記変形はゲートのための高圧縮フィルムやフィルムスタックを介して生成することができる。トランジスタ上の領域に提供された場合、前記ゲートは複数の多様な状態として変形される。前記状態のそれぞれはプレートまたはトランジスタのソース及びドレイン領域を介するチャンネルにバイアスを印加することによって提供される。
【００１９】
　前記変形は、トランジスタ作動に固有部分として用いられて双安定性を提供することができる。前記構造に用いられる力学的原理は通常の半導体工程に根拠した簡単な例を用いて説明することができる。図１Ａ、図１Ｂ及び図１Ｃは力学的効果を示す。支持ポスト（ｈｏｌｄｉｎｇ　ｐｏｓｔｓ）１１５、１２０を支持し、前記支持ポスト１１５、１２０との間に形成されて選択的に除去することのできる犠牲膜（例えば、酸化膜ポスト及び窒化選択膜）１２５を支持するために基板１１０が用いられる。高圧縮ストレス膜（ｆｉｌｍ）１３０が前記ポスト１１５、１２０及び犠牲膜１２５上に塗布及びパターニングされて集積した回路に所望形状を形成することができる。前記犠牲膜１２５が除去された場合、圧縮したストレスの伸長により弛緩（ｒｅｌｅａｓｅ）されるため、図１Ｂ及び図１Ｃにそれぞれ示すように、凹凸形状に前記積層膜１３０が変形される。
【００２０】
　前記積層の圧縮ストレス膜１３０は、単一物質（ストレスを持つ金属膜、ポリシリコンなど）やシリコン酸化物質のようなストレスされた誘電物質とともに、金属やポリシリコンのような複合物質とすることができる。前記基板１１０がトランジスタの基板のように半導体性質を有する場合、前記変形上部膜１３０はゲートとして用いられることができ、複数状態のゲートとチャンネルとの間の距離の変化は、トランジスタの互いに異なる複数の動作領域を提供することができる（ゲインのようなスレッショルド電圧の変化など）。
【００２１】
　このような簡単な原理は、図２Ａ、図２Ｂ、図２Ｃ及び図２Ｄに示すソース２１０及びドレイン２１５を有するＦＥＴのようなトランジスタに最も容易に適用することができる。図２Ａ及び図２Ｂは、二つの互いに異なる位置の絶縁領域またはトランジスタのアクティブ領域上に一緒に配置された前記パターニングやストレスされたゲート膜１３０を示す。露出した表面は安全性が提供できる酸化薄膜で備えることができる。
【００２２】
　図２Ｃ及び図２Ｄの互いに異なる位置に示すように、前記ゲートに対して垂直に、前記組立体の上部にプレートライン２２０が配置される。前記プレートは前記プレートとゲートとの間にギャップ（ｇａｐ）を有することができ、犠牲膜によって提供されることができる。前記ゲートは前記トランジスタのゲートとソース／ドレインとの間、またはゲートとプレートとの間の印加電圧によって形状が変形されることができる。前記電圧は高くプログラムされることができるが、パーティクル電流（ｐａｒｔｉｃｌｅ　ｃｕｒｒｅｎｔ）が流れず、コンタクトが形成されない場合もある。ゲート、ソース及びドレインに相対的に小さい電圧を印加して検知することができる。
【００２３】
　前記プレートとゲートとの間に電位差を印加して図２ａ及び図２Ｃに示すように、前記ゲートは前記プレートの方に上向き変形されることができる。（ドレイン、ソース、または両側に印加された電位差を介して）前記プレートとチャンネルとの間に電位差を印加して図２ｂ及び図２Ｄに示すように、前記ゲートはチャンネルの方に向けて変形されることができる。これら複数の条件は、前記変形を起こすために十分高い電圧を必要とする。前記ゲートと前記トランジスタとの間に最も小さい電圧が印加される場合、トランジスタはドレインからソースに流れる電流を介して判読することができる。」
３　引用文献３について
　原査定の拒絶の理由に引用された引用文献３には，図面とともに次の事項が記載されている。
「【０００１】
　本発明は集積回路（「ＩＣ」）に関し、より詳細には、アルファ粒子および大気中の中性子などの原因のために生じるある種のメモリエラーに対するＩＣの抵抗力を増加するＩＣ構造に関する。」
「【０００５】
　図１は、例えば、フィールドプログラマブルゲートアレイ（「ＦＰＧＡ」）ＩＣ上において用いられ得る、従来のスタティックＲＡＭ（「ＳＲＡＭ」）セル１０を示す。例えば、このタイプのセルは、ＦＰＧＡ上におけるランダムアクセスメモリのブロック（いわゆる「ユーザＲＡＭ」）を提供するために用いられ得る。セル１０において、ＰＭＯＳトランジスタ２０ａは、比較的高い電位のソースＶＣＣ（またはロジック１）と比較的低い電位のソースＶＳＳ（あるいはロジック０または接地）との間において、ＮＭＯＳトランジスタ３０ａと直列に接続される。ＰＭＯＳトランジスタ２０ｂは同様に、ＶＣＣとＶＳＳとの間におけるＮＭＯＳトランジスタ３０ｂと直列に接続される。ノード２２ａは、トランジスタ２０ａと３０ａとの間において、ならびに、トランジスタ２０ｂと３０ｂとのゲート間において接続される。ノード２２ｂは、トランジスタ２０ｂと３０ｂとの間において、ならびに、トランジスタ２０ａと３０ａとのゲート間において接続される。ノード２２ａは、ＮＭＯＳトランジスタ４０ａを介してビット線５０ａへと選択的に接続可能である。ノード２２ｂは、ＮＭＯＳトランジスタ４０ｂを介してビット線５０ｂへと選択的に接続可能である。」
「【０００８】
　ＦＰＧＡにおける多くのメモリセルは、ＦＰＧＡのプログラマブル相互接続（または「ルーティング」）回路網を制御するために提供される。実際には、多くのＦＰＧＡアーキテクチャにおいて、メモリセルの他のタイプよりも、「コンフィギュレーションＲＡＭ」または「ＣＲＡＭ」のタイプがより著しく多く見られ得る。このタイプの代表的なＣＲＡＭセル１００は図２に示される。回路の概略的な観点から、このＣＲＡＭセルのコアは、図１におけるＲＡＭセル１０のコアと類似している。これらの「コア」要素は、図２において、１２０ａ、１３０ａ、１２０ｂ、１３０ｂ、１２２ａ、および１２２ｂである（図１における要素、２０ａ、３０ａ、２０ｂ、３０ｂ、２２ａ、および２２ｂに個々に対応する）。それゆえ、ＣＲＡＭセル１００のコアは、図１におけるＳＲＡＭセル１０のコアと同様に動作し、これらの動作は、従って、再度記載する必要はない。ＣＲＡＭセル１００は、通常、ＦＰＧＡのプログラマブルルーティングリソースにおけるいくつかのパスゲートトランジスタ（例えば、１６０ａ、１６０ｂ、および１６０ｃ）を制御する。特に、ノード１２２ｂは、ＣＲＡＭセル１００の出力ノードであり、パストランジスタ１６０のゲートと接続される。ＣＲＡＭセル１００は図２において３つのパスゲート１６０を制御することが示されているが、この数は、ＦＰＧＡの中の異なる位置において、または異なるＦＰＧＡアーキテクチャにおいて、異なり得る。」
【図１】
【図２】
４　引用文献Ａについて
　当審の拒絶の理由に引用された引用文献Ａには，図面とともに次の事項が記載されている。
「［産業上の利用分野］
本発明はデジタル信号記憶装置に係り、さらに詳しくは不揮発性で電気機械的に記憶を行なうメモリ素子を備えた少なくとも１つのメモリセルを有するデジタル信号記憶装置に関するものである。」（第２頁左下欄３行乃至８行）
「本発明は、たとえば電離性放射線などの外的な作用にもかかわらず、長期間にわたって内容を失うことがなく、かつその寸法と技術が半導体基板上のトランジスタと統合させるのに適している冒頭で述べた種類の記憶装置を提供することを目的としている。」（第３頁左上欄１８行乃至右上欄３行）
「エネルギー使用が少ないという点で優れている実施例においては、基板７上の接合層９はたとえばＰ＋−Ｓｉ（第４図）などの良伝導性材料から形成されている。金属層１２を有する薄膜２と接合層９によって平板コンデンサ１２′が形成され、この平板コンデンサ１２′の容量値は薄膜の寸法と支持層５の高さと薄膜２の位置によって決定される。平板コンデンサの駆動は、たとえば第４図に示されている。メモリセル１３は絶縁されたゲート１６（ＭＯＳＦＥＴ）と断面で示すメモリ素子１に接続された２つの電界効果型トランジスタ１４．１５から構成されている。メモリセル１３の他の特徴は、更にメモリ素子１を覆うシールド１７が設けられていることである。このシールド１７は同一の基板７上に設けられているすべてのメモリ素子１を、たとえば０．１〜ｌｍｍの距離で覆っており、かつ基板７と各メモリセル１３のＭＯＳＦＥＴ１４，１５の基板１８に接続される基準電位と接続されている。
　ワード（Ｗ）線１９によってメモリセル１３のＭＯＳＦＥＴ１４，１５の各ゲート１６が接続され、更に他のメモリセル１３が設けられている場合にはそれらの該当するＭＯＳＦＥＴ１４，１５のゲート１６が接続される。ＭＯＳＦＥＴ１４，１５を流れる電流、すなわち接点２０，２１と接点２２，２３間を流れる電流は、ゲート１６の電位によって制御されている。
　ＭＯＳＦＥＴ１４の接点２０は薄膜２ないしは金属層１２と電気的に接続されている。ＭＯＳＦＥＴ１４の他方の接点２２は、他のメモリセル１３が設けられている場合にはそのＭＯＳＦＥＴ１４の接点２２とビット・ブリッジ（ＢＩＴ・ＢＲＩＤＧＥ）（ＢＢ）線２４を介して接続されている。
　ＭＯＳＦＥＴ１５の接点２１はメモリ素子１の接合層９と接続されている。ビット・フォース（ＢＩＴ・ＦＯＲＣＥ）（ＢＦ）線２５によってメモリセル１３のＭＯＳＦＥＴ１５の接点２３が接続されている。メモリセル１３の必要面植は、最近のダイナミック・ランダム・アクセス・メモリ・ユニットに用いられるメモリセルの約１０倍である。
　Ｗ線１９とＢＢ線２４とＢＦ線２５は、好ましくは同一の基板７上に設けられている電子的手段と接続されている。これらの手段により、各メモリセル１３において薄膜２を双方の安定した位置３，４へ移動させることができ、かつ各メモリセル１３の薄膜２の位置を検出することができる。第４図には、メモリセル１３の平板コンデンサ１２′の容量値を測定することによって位置３，４を検出する読出装置２６の例が示されている。
　メモリセル１３に情報を書き込むために、Ｗ線１９がＶｃｃ（たとえば＋５Ｖ）の電位にされる。
　薄膜を位置４へ移動させ、あるいはその位置に保つために、ＢＢ線２４とＢＦ線２５はたとえば薄膜２の固有振動１０回分の期間δの間Ｖｓｐ（たとえば＋１０〜＋２０Ｖ）の電位を保持する。両ＭＯＳＦＥＴ１４，１５は導電性であるので、金属層１２と周囲のもの（たとえばシールド１７）とから形成されるコンデンサ並びに接合層９と基板７とから形成されるコンデンサが充電される。接合層９と金属層１２が同様に充電されることによって、両層９，１２間に作用する反発力が生じる。薄膜２が位置３にある場合には、薄膜２内に作用する機械的な力が克服されて、薄膜２は位置４へ反転される。薄膜２の固有振動が確実におさまるまで、期間δの間は、線２４，２５上に電位Ｖｓｐが保持されなければならない。その後にＢＢ線とＢＦ線が基準電位にされて、メモリ素子１は放電される。次にＷ線１９を基準電位にし、メモリ素子１をリード線２４，２５から絶縁することができる。
　薄膜２を位置３へ移動させ、あるいはその位置に保持しようとする場合には、Ｗ線１９を電位Ｖｃｃにし、ＢＢ線２４を基準電位に保持する。ＢＦ線２５は期間δの間電位Ｖｓｐを保持し、平板コンデンサ１２′が充電される。それによって薄膜２に作用する力が薄膜２を位置４に保持している機械的な力を克服して、薄膜２を位置３へ反転させる。ＢＦ線２５を介して接合層９が基準電位まで放電した後にＷ線１９も同様に基準電位にされ、それによってメモリ素子１が再び電気的に絶縁される。」（第４頁左下欄２０行乃至第５頁右下欄１行）
５　引用文献Ｂについて
　当審の拒絶の理由に引用された引用文献Ｂには，図面とともに次の事項が記載されている。
「【０００１】
【発明の属する技術分野】本発明は半導体装置に関し、特に強誘電体を用いた不揮発性メモリ機能を有する半導体装置及びその動作方法に関する。」
「【００５３】次に、具体的な三つの実施例を用いて本発明について説明する。
＜第一実施例＞図６は、本発明における第一実施例の半導体装置の回路図を示している。同図において、半導体素子は第一のｎ−ｃｈＭＯＳＦＥＴ９０、強誘電体容量７１及び第二のＭＯＳＦＥＴ９１から形成してある。
【００５４】ここで、第二のＭＯＳＦＥＴ９１のドレインを強誘電体容量７１の一方の電極に接続し、強誘電体容量７１のもう一方の電極を第一のｎ−ｃｈＭＯＳＦＥＴ９０のゲートに接続してある。また、第二のＭＯＳＦＥＴ９１のソースにビット線Ｂを接続し、第二のＭＯＳＦＥＴ９１のゲートに書き込みワード線Ｗｗを接続してある。また、第一のｎ−ｃｈＭＯＳＦＥＴ９０のドレインをビット線Ｂに、ソースを読み出しワード線Ｗｒに接続してある。ここで、第一のｎ−ｃｈＭＯＳＦＥＴ９０のドレインとビット線Ｂとの間や、ソースと読み出しワード線Ｗｒの間に第三のＭＯＳＦＥＴをつけることもできる。
【００５５】強誘電体容量７１は、白金を上部電極とし、白金／チタンの積層構造を下部電極としてあり、この電極間にＳｒＢｉ2Ｔａ2Ｏ9を挟んだ構造としてある。また、強誘電体容量７１と第一のｎ−ｃｈＭＯＳＦＥＴ９０との組み合わせの代わりに、ＭＩＳＦＥＴのゲート絶縁膜に強誘電体材料、強誘電体材料と常誘電体材料の積層構造、又は、強誘電体材料と常誘電体材料と導電体の積層構造のいずれか一つを配したＦＥＴを用いることもできる。上記の半導体素子をアレイ状に並べることで、メモリアレイを構成することができる。
【００５６】次に、この半導体素子の動作方法について説明する。第一のｎ−ｃｈＭＯＳＦＥＴ９０のウェル電位は１Ｖに固定とする。そして、書き込みは、先ず、ビット線Ｂにデータに相当する電位、例えば、“１”なら５Ｖ、“０”なら０Ｖを与える。
【００５７】次に、書き込みワード線Ｗｗにより第二のＭＯＳＦＥＴ９１をオン状態にし、第一のｎ−ｃｈＭＯＳＦＥＴ９０のウェルとの間に電圧を印加する。そして、書き込み電圧を除去する前に書き込みワード線Ｗｗにより第二のＭＯＳＦＥＴ９１をオフ状態にし、ビット線Ｂの電位を初期状態に戻す。これで書き込みが完了する。ここで、第二のＭＯＳＦＥＴ９１をオフにする前に書き込み電圧をデータ“１”の場合３Ｖに、データ“０”の場合０．５Ｖに変化させても良い。
【００５８】読み出し方法は、ビット線Ｂをフローティング状態とし、第二のＭＯＳＦＥＴ９１をオフ状態としたままで読み出しワード線Ｗｒに電圧を印加し、所望の時間でビット線Ｂの電圧を参照電圧とセンスアンプを用いて比較することにより、データを判別することができる。データを保持しているときは、第二のＭＯＳＦＥＴ９１をオフ状態にしたままとするが、例えば、１秒ごとにデータを読み出し、再書き込みを行うことで第二のＭＯＳＦＥＴ９１からの電荷の漏れを補償するリフレッシュ処理を行うことができる。
【００５９】また、電源を切って再立ち上げした場合も、読み出しを行い再書き込みすることができる。このようにすると、電源を切っている間のデータ劣化を復帰させることにができ、データの信頼性を高めることができる。なお、第二のＭＯＳＦＥＴ９１の代わりに、リークのほとんどないメカニカルリレーを用いた場合は、このリフレッシュ処理と立ち上げ時の処理を行う必要がなくなる。
【００６０】＜第二実施例＞図７は、本発明における第二実施例の半導体装置の回路図を示している。同図において、半導体素子は第一のｎ−ｃｈＭＯＳＦＥＴ９２、第二のＭＯＳＦＥＴ９３、第三のＭＯＳＦＥＴ９４及び強誘電体容量７２から形成してある。半導体素子の構成は、第二のＭＯＳＦＥＴ９３のドレインを強誘電体容量７２の一方の電極に接続し、さらに、強誘電体容量７２のもう一方の電極に第一のｎ−ｃｈＭＯＳＦＥＴ９２のゲートと第三のＭＯＳＦＥＴ９４のドレインを接続してある。
【００６１】また、第二のＭＯＳＦＥＴ９３のソースにビット線Ｂを接続し、第二のＭＯＳＦＥＴ９３のゲートに書き込みワード線Ｗｗを接続してある。また、第一のｎ−ｃｈＭＯＳＦＥＴ９２のドレインをビット線Ｂに、ソースを読み出しワード線Ｗｒに接続してある。また、第三のＭＯＳＦＥＴ９４のゲートを接続部制御ワード線Ｗｆに、ソースを接続部制御ビット線Ｂｆに接続してある。ここで、第一のｎ−ｃｈＭＯＳＦＥＴ９２のドレインとビット線Ｂとの間や、ソースと読み出しワード線Ｗｒの間に、第四のＭＯＳＦＥＴをつけることもできる。
【００６２】強誘電体容量７２は、Ｉｒ／ＩｒＯ2の積層構造を上部電極とし、白金／チタンの積層構造を下部電極としてあり、この電極間にＰｂ（Ｚｒ，Ｔｉ）Ｏ3／ＰｂＴｉＯ3の積層構造を挟んだ構造としてある。上記の半導体素子をアレイ状に並べることで、メモリアレイを構成することができる。
【００６３】次に、この半導体素子の動作方法について説明する。第一のｎ−ｃｈＭＯＳＦＥＴ９２のウェル電位は１Ｖに固定とする。書き込みは、初めにビット線Ｂにデータに相当する電位、例えば、“１”なら５Ｖ、“０”なら０Ｖを与える。接続部制御ワード線Ｗｆにより第三のＭＯＳＦＥＴ９４をオフ状態にして、書き込みワード線Ｗｗにより第二のＭＯＳＦＥＴ９３をオン状態にすることで、強誘電体容量７２に電圧を印加する。そして、この書き込み電圧を除去する前に書き込みワード線Ｗｗにより第二のＭＯＳＦＥＴ９３をオフ状態にすることで、書き込みが完了する。
【００６４】ここで、第二のＭＯＳＦＥＴ９３をオフにする前に、書き込み電圧をデータ“１”の場合は４Ｖに、データ“０”の場合は第一のｎ−ｃｈＭＯＳＦＥＴ９２のウェル電位と同じ１Ｖに変化させても良い。このようにすると、データ“０”では分極と逆方向の電界が発生するが、データ“１”では分極と同じ方向の電界となる。
【００６５】読み出し方法は、ビット線Ｂをフローティング状態とし、第二のＭＯＳＦＥＴ９３と第三のＭＯＳＦＥＴ９４をオフ状態としたままで、読み出しワード線Ｗｒに電圧を印加する。そして、所望の時間、例えば、１００ｎｓｅｃ後にセンスアンプを用いて、ビット線Ｂの電圧を参照電圧と比較することにより、データ判別を行うことができる。
【００６６】また、データを保持しているときは、第二のＭＯＳＦＥＴ９３と第三のＭＯＳＦＥＴ９４をオフ状態にしたままとするが、１秒ごとにデータを読み出し、データを書き込んだときの強誘電体容量７２と第一のｎ−ｃｈＭＯＳＦＥＴ９２の接続部における電位を接続部制御ビット線Ｂｆに与える、そして、第三のＭＯＳＦＥＴ９４をオン状態にして接続部の電位を設定し、第三のＭＯＳＦＥＴ９４をオフ状態にすることでリフレッシュ処理を行うことができる。
【００６７】また、電源立ち上げ後には、第二及び第三のＭＯＳＦＥＴ９３、９４をオン状態にし、接続部制御ビット線Ｂｆをフローティング状態にしてから、ビット線Ｂに電圧を印加することで強誘電体７２に電圧をかける。そして、接続部制御ビット線Ｂｆの電位を、センスアンプを用いて参照電位と比較することでデータを判別し、再書き込みを行うことでデータ復帰処理を行うことができる。なお、第二及び第三のＭＯＳＦＥＴ９３、９４の代わりにリークのほとんどないメカニカルリレーを用いた場合は、このリフレッシュ処理と立ち上げ時の処理を行う必要がなくなる。
【００６８】＜第三実施例＞図８は、本発明における第三実施例の半導体装置の回路図を示している。同図において、半導体素子は第一のｎ−ｃｈＭＯＳＦＥＴ９５、第二のＭＯＳＦＥＴ９６、第三のＭＯＳＦＥＴ９７及び強誘電体容量７３から形成してある。半導体装置の構成は、第二のＭＯＳＦＥＴ９６のドレインを強誘電体容量７３の一方の電極に接続してあり、さらに、強誘電体容量７３のもう一方の電極に第一のｎ−ｃｈＭＯＳＦＥＴ９５のゲートと第三のＭＯＳＦＥＴ９７のドレインを接続してある。
【００６９】また、第二のＭＯＳＦＥＴ９６のソースに書き込みビット線Ｂｗを接続し、第二のＭＯＳＦＥＴ９６のゲートに書き込みワード線Ｗｗを接続してある。また、第一のｎ−ｃｈＭＯＳＦＥＴ９５のドレインを読み出しビット線Ｂｒに、ソースを読み出しワード線Ｗｒに接続してあり、さらに、書き込みビット線Ｂｗと読み出しビット線Ｂｒを共通にすることもできる。また、第三のＭＯＳＦＥＴ９７のゲートを接続部制御ワード線Ｗｆに、ソースを接続部データ線Ｄｆに接続してある。ここで、第一のｎ−ｃｈＭＯＳＦＥＴ９５のドレインと読み出しビット線Ｂｒとの間や、ソースと読み出しワード線Ｗｒの間に第四のＭＯＳＦＥＴをつけることができる。
【００７０】強誘電体容量７３は、Ｉｒ／ＩｒＯ2の積層構造を上部電極とし、白金／チタンの積層構造を下部電極としてあり、この電極間にＰｂ（Ｚｒ，Ｔｉ）Ｏ3を挟んだ構造としてある。上記の半導体素子をアレイ状に並べることで、メモリアレイを構成することができる。
【００７１】次に、この半導体素子の動作方法について説明する。第一のｎ−ｃｈＭＯＳＦＥＴ９５のウェル電位は０Ｖに固定とする。また、接続部データ線Ｄｆは１Ｖに固定とする。さらに、書き込みビット線Ｂｗの初期電位は１Ｖとする。
【００７２】書き込みは、初めに書き込みビット線Ｂｗにデータに相当する電位、例えば“１”なら３Ｖ、“０”なら０Ｖを与える。そして、第二のＭＯＳＦＥＴ９６と第三のＭＯＳＦＥＴ９７をオン状態にし、強誘電体容量７３に電圧を印加する。そして、第三のＭＯＳＦＥＴ９７をオフ状態にし、書き込みビット線Ｂｗの電位を１Ｖに戻してから第二のＭＯＳＦＥＴ９６をオフ状態にすることで、書き込みが完了する。ここで、強誘電体容量７３と第一のｎ−ｃｈＭＯＳＦＥＴ９５の接続部には、強誘電体容量７３の常誘電体成分による電荷が自由電荷として生じる。
【００７３】読み出し方法は、読み出しビット線Ｂｒをフローティング状態とし、第二のＭＯＳＦＥＴ９６と第三のＭＯＳＦＥＴ９７をオフ状態としたままで、読み出しワード線Ｗｒに電圧を印加する。そして、所望の時間、例えば、２００ｎｓｅｃ後にセンスアンプを用いて、ビット線Ｂｒの電圧を参照電圧と比較することにより、データ判別を行うことができる。ここで、第二のＭＯＳＦＥＴ９６をオン状態にして書き込みビット線Ｂｗに電位を与えて読み出しを行うこともできる。
【００７４】また、データを保持しているときは、第二のＭＯＳＦＥＴ９６と第三のＭＯＳＦＥＴ９７をオフ状態にしたままとするが、１秒ごとにデータを読み出し、再書き込みを行うことでリフレッシュ処理を行うことができる。
【００７５】また、電源立ち上げ後には、第二のＭＯＳＦＥＴ９６をオン状態に、第三のＭＯＳＦＥＴ９７をオフ状態にしてから、書き込みビット線Ｂｗに電圧を印加することで強誘電体容量７３に電圧をかける。ここで、データすなわち分極量に応じた電荷が、強誘電体容量７３と第一のｎ−ｃｈＭＯＳＦＥＴ９５の接続部に発生する。そして、読み出しビット線Ｂｒをフローティング状態とした後、読み出しワード線Ｗｒに電圧を印加し、読み出しビット線Ｂｒの電位を、センスアンプを用いて参照電位と比較することでデータを判別する。また、再書き込みを行うことでデータ復帰処理を行うことができる。なお、第二及び第三のＭＯＳＦＥＴ９６、９７の代わりに、第二実施例と同様にメカニカルリレーを用いることができる。
【００７６】上述したように、三つの具体的実施例によれば、ＭＯＳＦＥＴを用いても本発明の実施形態を実施することができ、上述した実施形態と同様の効果を得ることができる。また、上述した各実施形態及び各実施例においては、この発明を特定の条件で構成して説明してあり、スイッチング素子はＭＯＳＦＥＴに限定されないことは勿論である。また、強誘電体容量の材質についても、上述した材質に限定されないことは勿論である。」
６　引用文献Ｃについて
　当審の拒絶の理由に引用された引用文献Ｃには，図面とともに次の事項が記載されている。
「＜実施の形態３＞
図１２（ａ）に本発明の第二の不揮発メモリーセルＭＣを示す。本実施例においては図１に示したフローティングゲートＭＯＳトランジスタＭＦの変わりにＮチャネルＭＯＳの読出しトランジスタＭＮとＰチャネルＭＯＳのカップリング容量ＭＰを用いたものである。ＭＮの一方のソース又はドレインがリードビット線ＲＢＬに接続され、他方のソース又はドレインがソース線ＳＬに接続され、ゲートＦＧが機械的スイッチのドレインおよびＭＰのゲートに接続される。ＭＰのソース・ドレイン・基板はリードワード線ＲＷＬに接続される。機械的スイッチＳＷのソースはライトビット線ＷＢＬに接続され、ゲートはライトワード線ＷＷＬに接続される。
【０００６】
図１２（ｂ）に本発明の第二のメモリーセルＭＣのビット線以下のレイアウト、（ｃ）にそのＡ−Ａ’およびＢ−Ｂ’における断面図を示す。メモリーセルは基板ＰＷ中に形成されたＮチャネルＭＯＳトランジスタＭＮとＮＷＥＬ中に形成されたＰチャネルＭＯＳトランジスタＭＰ、およびビット線ＢＬの上部に設けられた機械的スイッチを有している。ＮチャネルＭＯＳトランジスタの活性領域をＡＣＴ、第一ポリシリコン層で形成されたフローティングゲートをＦＧ、ＮＷで形成されたリードワード線をＲＷＬ、Ｎ型拡散層領域をＮ、Ｐ型拡散層をＰで示している。ＮＷとＰはメモリーアレーの外側の領域で金属配線またはコンタクトにより互いに接続している。Ｐを上層の金属配線でシャントすれば、動作速度を高速化できる。活性領域は絶縁物ＳｉＯ２によって分離される。一方のＮ型拡散層の上部にコンタクトＣＴを配置し、その上部に第一金属配線層Ｍ１で形成されたリードビット線ＲＢＬをリードワード線と直交する方向に配置する。他方の拡散層の上部にもコンタクトを配置し、その上部にＭ１で形成されたソース線ＳＬをＲＢＬと平行に配置する。ＲＢＬの横にはライトビット線ＷＢＬをＭ１で平行に配線する。ＦＧにもコンタクトＣＴを接続しＭ１まで持ち上げる。スイッチ部のレイアウト及び断面は図９（ａ）、（ｂ）に示したものと同様である。
本セルの動作は図１、図９のセルと全く同様であり、情報はフローティングゲートに蓄積される電荷として記憶される。したがって図１、図９のセルと同様な利点を有する。本例のＰチャネルＭＯＳを利用したカップリング容量はフローティングゲートがＲＷＬよりも低い電圧の場合にはＰ型のチャネルができて、Ｐ型拡散層領域とＦＧの間でカップリング容量ができる。フローティングゲートがＲＷＬよりも高い電圧の場合にはＮ型の蓄積層ができて、ＮＷとＦＧの間でカップリング容量ができる。本例ではフローティングゲートＭＯＳを用いずに通常のＭＯＳだけを用いているため、ロジックチップとの製造プロセスの整合性が高い利点を有する。
図１３（ａ）に本発明の第三の不揮発メモリーセルＭＣを示す。本実施例においては図１に示したフローティングゲートＭＯＳトランジスタＭＦの変わりにＮチャネルＭＯＳの読出しトランジスタＭＮ０とＮチャネルＭＯＳのカップリング容量ＭＮ１を用いたものである。ＭＮ０の一方のソース又はドレインがリードビット線ＲＢＬに接続され、他方のソース又はドレインがソース線ＳＬに接続され、ゲートＦＧが機械的スイッチのドレインおよびＭＮ１のゲートに接続される。ＭＮ１のソース・ドレインはリードワード線ＲＷＬに接続される。機械的スイッチＳＷのソースはライトビット線ＷＢＬに接続され、ゲートはライトワード線ＷＷＬに接続される。
図１３（ｂ）に本発明の第三のメモリーセルＭＣのビット線以下のレイアウト、（ｃ）にそのＡ−Ａ’およびＢ−Ｂ’における断面図を示す。メモリーセルは基板ＰＷ中に形成されたＮチャネルＭＯＳトランジスタＭＮ０、ＭＮ１、およびビット線ＢＬの上部に設けられた機械的スイッチを有している。ＭＮ１の活性領域をＡＣＴ、第一ポリシリコン層で形成されたフローティングゲートをＦＧ、ＭＮ１のＮ型拡散層Ｎで形成されたリードワード線をＲＷＬで示している。Ｎを上層の金属配線でシャントすれば、動作速度を高速化できる。活性領域は絶縁物ＳｉＯ２によって分離される。一方のＮ型拡散層の上部にコンタクトＣＴを配置し、その上部に第一金属配線層Ｍ１で形成されたリードビット線ＲＢＬをリードワード線と直交する方向に配置する。他方の拡散層の上部にもコンタクトを配置し、その上部にＭ１で形成されたソース線ＳＬをＲＢＬと平行に配置する。ＲＢＬの横にはライトビット線ＷＢＬをＭ１で平行に配線する。ＦＧにもコンタクトＣＴを接続しＭ１まで持ち上げる。スイッチ部のレイアウト及び断面は図９（ａ）、（ｂ）に示したものと同様である。
本セルの動作は図１、図９のセルと全く同様であり、情報はフローティングゲートに蓄積される電荷として記憶される。したがって図１、図９のセルと同様な利点を有する。本例のＮチャネルＭＯＳを利用したカップリング容量はフローティングゲートがＲＷＬよりも低い電圧の場合にはＮ型のチャネルができず、Ｎ型拡散層領域とＦＧの間のカップリング容量が小さい。したがってＲＷＬを駆動してもＭＮ０が導通しにくく、ＲＷＬからみてしきい値が高くなる。一方、フローティングゲートがＲＷＬよりも高い電圧の場合にはＮ型のチャネルができて、ＲＷＬとＦＧの間でカップリング容量が大きくなり、ＲＷＬから見たしきい値が下がる。本例ではフローティングゲートＭＯＳを用いずに通常のＭＯＳだけを用いているため、ロジックチップとの製造プロセスの整合性が高い利点を有する。またメモリーセルにＮＭＯＳだけを用いているためウェル分離領域が不用でセルサイズを低減可能である。
＜実施の形態４＞
図１４に本発明の第四の不揮発メモリーセルＭＣを示す。本実施例の不揮発メモリーセルは通常動作時はＳＲＡＭとして動作し、電源が遮断されたときにはメモリーセルの情報をフローティングゲートに蓄積して、不揮発記憶を行うシャドーＲＡＭである。
本メモリーセルにおいてはＮチャネルフローティングＭＯＳトランジスタＭＦ０とＰチャネルＭＯＳトランジスタＭＰ０からなるインバータと、ＮチャネルフローティングＭＯＳトランジスタＭＦ１とＰチャネルＭＯＳトランジスタＭＰ１からなるインバータとの入出力をクロスカップル接続し、その入出力点とビット線ＢＬ、ＢＬＢの間にＮチャネルＭＯＳトランジスタＭＮ０、ＭＮ１を接続したものである。ＭＮ０、ＭＮ１のゲートはワード線ＷＬに接続される。ここで、それぞれのフローティングゲートトランジスタのフローティングゲートＦＧと制御ゲートは機械的スイッチのソース・ドレインに接続されている。機械的スイッチのゲートは動作信号ＯＰに接続される。ＯＰは通常動作時にはＶＣＣ＋ＶＴＭの電圧が印加されており、機械的スイッチのソース・ドレイン間は導通している。すなわち、ＭＦ０、ＭＦ１は通常のＮＭＯＳトランジスタとして動作し、ＭＣは通常のＳＲＡＭとして動作する。例えば、ＢＬにＨ、ＢＬＢにＬを書き込んだ場合にはＦＧ０にはＬが加わってＭＦ０は非導通になるとともに、高しきい値状態になり、ＦＧ１にはＨが加わってＭＦ１は導通するとともに、低しきい値状態になる。
電源をオフするときには、ＶＣＣをＶＳＳに落とす前に、ＯＰをＶＳＳに落とし、ＭＦ０、ＭＦ１を非導通状態にする。このようにするとＳＲＡＭとしての情報は失われてしまうが、フローティングゲートには電荷が蓄えられており不揮発記憶が可能である。再度電源を加えるときには、ＯＰに電圧を印加するまえにＶＣＣに電圧を印加してＭＦ０、ＭＦ１のしきい値の高低にしたがってデータをラッチした後ＯＰにＶＣＣ＋ＶＴＭを印加する。本実施例のセルでは通常動作時に機械的スイッチをオン・オフしないので、リード・ライト動作ともに高速化できる。また、機械的スイッチの寿命を長くしたり、スイッチ部の充放電による消費電力を低減できる。
以上述べた不揮発メモリーコアやリーク電流低減回路は不揮発メモリ単体チップだけでなく不揮発メモリをその一部として組み込んだＡＳＩＣやシステムＬＳＩにおいても消費電力および製造コストを低減できるという効果がある。」（第１１頁３４行乃至第１３頁２６行）
７　引用文献Ｄについて
　当審の拒絶の理由に引用された引用文献Ｄには，図面とともに次の事項が記載されている。
「Another implementation is illustrated in the embodiment  70  illustrated in  FIGS. 6 a and  6 b, in which, for each transistor  74 , a corresponding micromechanical cantilever  78  is electrically connected in series with the transistor. Here the same operation as described above takes place, however the cantilever  78  can be spaced apart from or above the transistor. The configuration of  FIG. 6  may have certain advantages when implementing the RC-CMOS implementation with regular CMOS. For example, a modern CMOS circuit consists of transistors formed inside silicon wafers, followed by many layers of copper or aluminum interconnects (e.g., in layer  76 ) isolated with dielectric materials such as silicon dioxide or high-K materials. One can integrate the metal cantilevers on the very top of an existing stack of transistors and interconnects.
 One may wonder, if NEMS switches are possible, why not just use the switches themselves as logic building blocks. This would be all-mechanical electro-mechanical logic. This can be easily understood in the context of the large current that can flow from a direct short with a high-conductivity metallic cantilever. The high current could lead to burnout of the cantilevers, which can be prevented by limiting the current. The transistors play this role naturally as the current in the transistor is only determined by the W/L dimensions. Hence, in the RC-CMOS technology, the transistors provide a higher isolation from the power supplies leading to lower leakage currents, while the transistors provide the moderation of current flowing through the mechanical switches.
 The result of the new RC-CMOS architecture is that is that the off state power consumption due to the source-to-drain leakage in an inverter is eliminated. Since the source-to-drain current is dominant as the transistor dimensions become smaller than 100 nanometers, the leakage power in CMOS logic can be made near zero. Both in SRAM-based memory and logic during static case, one can lead to near-zero static power consumption, as these components are made of inverter like circuit elements. This could lead to the use of SRAM memory even in extremely low power data logging application such as those in sensor networks.
 A possible performance penalty associated with the RC-CMOS architecture is the reduced speed of switching as the mechanical motion of the cantilevers can be smaller than that of electron switching. However, nanoscale mechanical cantilevers can be in the gigahertz range, making the switching power respectable with respect to applications where the power consumption is more important than the operating speed.」（第５欄６１行乃至第６欄４０行）
（当審訳：他の実施形態は，図６ａ及び６ｂに示された実施形態７０である。ここでは，各トランジスタ７４に対応するマイクロメカニカル・カンチレバー７８が，電気的にトランジスタに直列に接続されている。ここで，上記と同じ動作が行われるが，カンチレバー７８はトランジスタから離間させることができ，又，トランジスタの上方に離間させることができる。図６の構成は，通常のＣＭＯＳでＲＣ−ＣＭＯＳの実装を実行する場合，特定の利点がある。例えば，最近のＣＭＯＳ回路は，シリコンウエハの内部に形成されたトランジスタと，それに続く，二酸化シリコン又は高ｋ材料などの誘電体材料を用いて分離された，銅やアルミニウム配線の多くの層（例えば，層７６）から構成される。一つは，既存のトランジスタ及び相互接続のスタックの最上部に金属カンチレバーを一体化することができる。
　一つは，ＮＥＭＳスイッチが可能である場合，スイッチ自体を論理の構成要素として使用しない理由を疑問に思うかもしれない。これは，全ての機械的電気−機械回路であるからである。これは，導電性の高い金属カンチレバーを使用した直接短絡から流れる可能性がある大電流に関連して，容易に理解できる。大電流はカンチレバーの焼損につながる可能性があり，これは電流を制限することによって防止することができる。トランジスタ内の電流は「Ｗ／Ｌ」の寸法によって決定されるので，トランジスタは自然にこの役割を果たすことができる。従って，ＲＣ−ＣＭＯＳ技術では，トランジスタは電源からのより高い絶縁性を提供し，より低い漏れ電流をもたらす一方で，トランジスタは機械的スイッチを流れる電流の緩和を提供する。
　新しいＲＣ−ＣＭＯＳアーキテクチャの効果は，インバータのソース・ドレイン間のリークによる「オフ」状態の電力消費が排除されることである。ソース・ドレイン間の電流は，トランジスタの寸法が１００ナノメートルより小さくなるほど支配的となるので，ＣＭＯＳ回路の漏れ電流をゼロとすることができる。ＳＲＡＭベースのメモリ及び静的な場合の回路の両方において，これらの構成要素はインバータのような回路要素で作られているので，ほぼゼロの静的電力消費をもたらす可能性がある。これは，センサーネットワークのような非常に低消費電力のデータ記録用途でもＳＲＡＭメモリの使用につながる可能性がある。
　ＲＣ−ＣＭＯＳアーキテクチャに関連して起こり得る性能上の不利益は，カンチレバーの機械的運動が電子的スイッチングよりも遅いことによる，スイッチング速度の低下である。しかしながら，ナノスケールの機械的カンチレバーは，ギガヘルツの範囲内にあり，電力消費が動作速度よりも重要である用途に関して，スイッチング電源とすることができる。）
第６　対比及び判断
１　本願発明１について
（１）対比
　本願発明１と引用文献１発明とを対比すると，次のことが言える。
ア　引用文献１発明の「半導体集積回路」，「ＳＲＡＭ」及び「Ｖｄｄ及びＶｓｓの電圧」は，それぞれ，本願発明１の「集積回路」，「メモリ要素」及び「第３および第４の電圧」に相当する。
イ　引用文献１発明の「ＭＥＭＳスイッチ」は，「静電引力により，接点部１６と電極１２との接触状態又は非接触状態とし，オン／オフの制御を行って」いるから，機械的リレーであると言える。
　また，引用文献１発明の「ＭＥＭＳスイッチ」は，「半導体集積回路を構成する配線層上に形成され」ており，半導体集積回路の配線層は，基板の上の誘電層により他の層と絶縁していることは技術常識であるから，引用文献１発明の「半導体集積回路を構成する配線層上に形成されたＭＥＭＳスイッチ」は，本願発明１の「該基板の上における誘電層において形成された複数の機械的リレー」に相当する。
　そうすると，引用文献１発明の「ＳＲＡＭ」を構成する２個の「ノーマリ・オン／オフ型のＭＥＭＳスイッチを１つずつ用いて構成されたＣＭＯＳインバータ（ＮＯＴゲート）」のうちの一方は，本願発明１の「該基板の上における誘電層において形成された複数の機械的リレー回路であって、該複数の機械的リレー回路は、第２の入力および第２の出力を有し、該複数の機械的リレー回路は、該メモリ要素の第２の部分を含み、第３および第４の電圧によって電力供給される、複数の機械的リレー回路」に相当する。
ウ　上記「ア」及び「イ」から，本願発明１と引用文献１発明とは，以下の点で一致し，又，相違する。
［一致点］
「集積回路であって，該集積回路は、
　基板の上における誘電層において形成された複数の機械的リレー回路であって，該複数の機械的リレー回路は，第２の入力および第２の出力を有し，該複数の機械的リレー回路は，該メモリ要素の第２の部分を含み，第３および第４の電圧によって電力供給される，複数の機械的リレー回路と
　を含む，集積回路。」
［相違点１］
　本願発明１は「基板において形成され、第１の入力および第１の出力を有するｎチャンネルおよびｐチャンネル回路網であって、該ｎチャンネルおよびｐチャンネル回路網は、メモリ要素の第１の部分を含み、第１および第２の電圧によって電力供給される、ｎチャンネルおよびｐチャンネル回路網」を含んでいるのに対して，引用文献１発明のＳＲＡＭはそのようになっていない点。
［相違点２］
　本願発明１の「機械的リレー回路」は，「該ｎチャンネルおよびｐチャンネル回路網が形成された該基板の上における誘電層において形成され」ているのに対して，引用文献１発明は，そのようになっていない点。
［相違点３］
　本願発明１の「ｎチャンネルおよびｐチャンネル回路網」の「第１の出力」は，「複数の機械的リレー回路」の「第２の入力に連結され」，「複数の機械的リレー回路」の「第２の出力」は，「ｎチャンネルおよびｐチャンネル回路網」の「第１の入力に連結される」のに対して，引用文献１発明は，そのようになっていない点。
（２）相違点についての判断
　上記［相違点１］及び［相違点３］について検討する。
　引用文献２及び３並びに引用文献ＡないしＤには，［相違点１］及び［相違点３］に係る，「基板において形成され、第１の入力および第１の出力を有するｎチャンネルおよびｐチャンネル回路網であって、該ｎチャンネルおよびｐチャンネル回路網は、メモリ要素の第１の部分を含み、第１および第２の電圧によって電力供給される、ｎチャンネルおよびｐチャンネル回路網」を含み，「ｎチャンネルおよびｐチャンネル回路網」の「第１の出力」は，「複数の機械的リレー回路」の「第２の入力に連結され」，「複数の機械的リレー回路」の「第２の出力」は，「ｎチャンネルおよびｐチャンネル回路網」の「第１の入力に連結される」ことは記載されておらず，周知技術であったとも言えない。
（３）本願発明１についてのまとめ
　したがって，他の相違点について判断するまでもなく，本願発明１は，当業者であっても引用文献１発明，引用文献２及び３並びに引用文献ＡないしＤに記載された発明に基づいて容易に発明できたものあるとは言えない。
２　本願発明２ないし１０について
　本願発明２ないし１０は，本願発明１を引用するものであり，本願発明１の発明特定事項を全て備えるから，前記「１」と同様の理由により，引用文献１ないし３及び引用文献ＡないしＤに記載された発明に基づいて，当業者が容易に発明することができたものではない。
３　本願発明１１について
（１）対比
　本願発明１１と引用文献１発明とを対比すると，次のことが言える。
ア　引用文献１発明の「ＳＲＡＭ」及び「Ｖｄｄ及びＶｓｓの電圧」は，それぞれ，本願発明１１の「メモリ要素」及び「第３および第４の電圧」に相当する。
イ　引用文献１発明の「ＭＥＭＳスイッチ」は，「静電引力により，接点部１６と電極１２との接触状態又は非接触状態とし，オン／オフの制御を行って」いるから，機械的リレーであると言える。
　そうすると，引用文献１発明の「ＭＥＭＳスイッチ」は，「半導体集積回路を構成する配線層上に形成され」ているから，引用文献１発明の「ＳＲＡＭ」を構成する２個の「ノーマリ・オン／オフ型のＭＥＭＳスイッチを１つずつ用いて構成されたＣＭＯＳインバータ（ＮＯＴゲート）」のうちの一方は，本願発明１１の「該半導体基板の上の層において形成された２つの機械的リレースイッチを有する第２の反転回路」に相当する。
ウ　上記「ア」及び「イ」から，本願発明１１と引用文献１発明とは，以下の点で一致し，又，相違する。
［一致点］
「メモリ要素であって，該メモリ要素は，
　半導体基板の上の層において形成された２つの機械的リレースイッチを有する第２の反転回路であって，該第２の反転回路は，第２の入力および第２の出力を有し，第３および第４の電圧によって電力供給される，第２の反転回路と
　を含む，メモリ要素。」
［相違点４］
　本願発明１１は「直列に連結された少なくともｎチャンネルトランジスタおよびｐチャンネルトランジスタを有する第１の反転回路であって、該第１の反転回路は、第１の入力および第１の出力を有し、第１および第２の電圧によって電力供給され、該ｎチャンネルトランジスタおよび該ｐチャンネルトランジスタは、半導体基板において形成されている、第１の反転回路」を含んでいるのに対して，引用文献１発明の「ＳＲＡＭ」は対応する構成を含んでいない点。
［相違点５］
　本願発明１１の「第１の反転回路」の「第１の出力」は，「第２の反転回路」の「第２の入力に連結され」，「第２の反転回路」の「第２の出力」は，「第１の反転回路」の「第１の入力に連結される」のに対して，引用文献１発明の「ＳＲＡＭ」はそのようになっていない点。
（２）相違点についての判断
　上記［相違点４］及び［相違点５］について検討する。
　引用文献２及び３並びに引用文献ＡないしＤには，［相違点４］及び［相違点５］に係る，「メモリ要素」が「直列に連結された少なくともｎチャンネルトランジスタおよびｐチャンネルトランジスタを有する第１の反転回路であって、該第１の反転回路は、第１の入力および第１の出力を有し、第１および第２の電圧によって電力供給され、該ｎチャンネルトランジスタおよび該ｐチャンネルトランジスタは、半導体基板において形成されている、第１の反転回路」を含み，「第１の反転回路」の「第１の出力」は，「第２の反転回路」の「第２の入力に連結され」，「第２の反転回路」の「第２の出力」は，「第１の反転回路」の「第１の入力に連結される」ことは記載されておらず，周知技術であったとも言えない。
（３）本願発明１１についてのまとめ
　したがって，本願発明１１は，当業者であっても引用文献１発明，引用文献２及び３並びに引用文献ＡないしＤに記載された発明に基づいて容易に発明できたものあるとは言えない。
４　本願発明１２について
　本願発明１２は，本願発明１１を引用するものであり，本願発明１１の発明特定事項を全て備えるから，前記「３」と同様の理由により，引用文献１ないし３及び引用文献ＡないしＤに記載された発明に基づいて，当業者が容易に発明することができたものではない。
５　本願発明１３について
（１）対比
　本願発明１３と引用文献１発明とを対比すると，次のことが言える。
ア　引用文献１発明の「ＳＲＡＭ」及び「Ｖｄｄ及びＶｓｓの電圧」は，それぞれ，本願発明１３の「メモリ要素」及び「第３および第４の電圧」に相当する。
イ　引用文献１発明の「ＭＥＭＳスイッチ」は，「静電引力により，接点部１６と電極１２との接触状態又は非接触状態とし，オン／オフの制御を行って」いるから，機械的リレーであると言える。
　そうすると，引用文献１発明の「ＳＲＡＭ」を構成する２個の「ノーマリ・オン／オフ型のＭＥＭＳスイッチを１つずつ用いて構成されたＣＭＯＳインバータ（ＮＯＴゲート）」のうちの一方は，本願発明１３の「第３の電源ラインと第４の電源ラインとの間に連結された２つの機械的リレースイッチを有する第２の反転回路」に相当する。
ウ　上記「ア」及び「イ」から，本願発明１３と引用文献１発明とは，以下の点で一致し，又，相違する。
［一致点］
「メモリ要素であって，該メモリ要素は、
　第３の電源ラインと第４の電源ラインとの間に連結された２つの機械的リレースイッチを有する第２の反転回路と
　を含む，メモリ要素。」
［相違点６］
　本願発明１３は「第１の電源ラインと第２の電源ラインとの間に連結されたｐチャンネルトランジスタおよびｎチャンネルトランジスタを有する第１の反転回路であって、該第１および第２の電源ラインは、それぞれの第１および第２の電源電圧を供給するように動作可能である、第１の反転回路」を含んでいるのに対して，引用文献１発明の「ＳＲＡＭ」は対応する構成を含んでいない点。
［相違点７］
　本願発明１３は「該第３の電源ラインは、該第１の電源ラインと異なり、該第１の電源電圧と異なる第３の電源電圧を供給するように動作可能であり、該第２および第４の電源ラインは、異なる電源電圧を供給するように動作可能であ」るのに対して，引用文献１発明の「ＳＲＡＭ」はそのようになっていない点。
［相違点８］
　本願発明１３は「該第１および第２の反転回路は、一緒に交差連結されている」のに対して，引用文献１発明の「ＳＲＡＭ」はそのようになっていない点。
（２）相違点についての判断
　上記［相違点６］及び［相違点８］について検討する。
　引用文献２及び３並びに引用文献ＡないしＤには，［相違点６］及び［相違点８］に係る，「メモリ要素」が「第１の電源ラインと第２の電源ラインとの間に連結されたｐチャンネルトランジスタおよびｎチャンネルトランジスタを有する第１の反転回路であって、該第１および第２の電源ラインは、それぞれの第１および第２の電源電圧を供給するように動作可能である、第１の反転回路」を含み，「該第１および第２の反転回路は、一緒に交差連結されている」ことは記載されておらず，周知技術であったとも言えない。
（３）本願発明１３についてのまとめ
　したがって，他の相違点について判断するまでもなく，本願発明１３は，当業者であっても引用文献１発明，引用文献２及び３並びに引用文献ＡないしＤに記載された発明に基づいて容易に発明できたものあるとは言えない。
６　本願発明１４について
（１）対比
　本願発明１４と引用文献１発明とを対比すると，次のことが言える。
ア　引用文献１発明の「半導体集積回路」と，本願発明１４の「プログラマブル集積回路」は，「集積回路」である点で一致する。
イ　引用文献１発明の「ＳＲＡＭ」及び「Ｖｄｄ及びＶｓｓの電圧」を供給する電源ラインは，本願発明１４の「双安定メモリ要素」及び「第３および第４の電源ライン」に相当する。
ウ　引用文献１発明の「ＭＥＭＳスイッチ」は，「静電引力により，接点部１６と電極１２との接触状態又は非接触状態とし，オン／オフの制御を行って」いるから，機械的リレーであると言える。
　また，引用文献１発明の「ＭＥＭＳスイッチ」は，「半導体集積回路を構成する配線層上に形成され」ているから，このことは，本願発明１４の「機械的リレースイッチ」が「該半導体基板の上に形成された層上に形成され」ていることに相当する。
　そうすると，引用文献１発明の「ＳＲＡＭ」を構成する２個の「ノーマリ・オン／オフ型のＭＥＭＳスイッチを１つずつ用いて構成されたＣＭＯＳインバータ（ＮＯＴゲート）」のうちの一方は，本願発明１４の「２つの機械的リレースイッチを有する第２の反転回路であって、該２つの機械的リレースイッチは、該半導体基板の上に形成された層上に形成され、該第３の電源ラインと該第４の電源ラインとの間に連結されている、第２の反転回路」に相当する。
エ　上記「ア」ないし「ウ」から，本願発明１４と引用文献１発明とは，以下の点で一致し，又，相違する。
［一致点］
「集積回路であって，該集積回路は，双安定メモリ要素を含み，該双安定メモリ要素は，
　２つの機械的リレースイッチを有する第２の反転回路であって，該２つの機械的リレースイッチは，該半導体基板の上に形成された層上に形成され，該第３の電源ラインと該第４の電源ラインとの間に連結されている，第２の反転回路と
　を含む，集積回路。」
［相違点９］
　集積回路について，本願発明１４が「プログラマブル集積回路」であるのに対して，引用文献１発明はそうでない点。
［相違点１０］
　本願発明１４は「双安定メモリ要素」が「第１および第２の供給電圧を提供するように動作可能である第１および第２の電源ラインと、半導体基板において形成されたｎチャンネルトランジスタおよびｐチャンネルトランジスタを含む第１の反転回路であって、該ｎチャンネルトランジスタおよび該ｐチャンネルトランジスタは、該第１の電源ラインと該第２の電源ラインとの間に連結されている、第１の反転回路」を含んでいるのに対して，引用文献１発明の「ＳＲＡＭ」は対応する構成を含んでいない点。
［相違点１１］
　本願発明１４の「第３および第４の電源ライン」は「該第１および第２の供給電圧と異なる供給電圧を提供するように動作可能である」のに対して，引用文献１発明はそのようになっていない点。
［相違点１２］
　本願発明１４は「該第１および第２の反転回路は、一緒に交差連結されている」のに対して，引用文献１発明はそのようになっていない点。
（２）相違点についての判断
　上記［相違点１０］及び［相違点１２］について検討する。
　引用文献２及び３並びに引用文献ＡないしＤには，［相違点１０］及び［相違点１２］に係る，「双安定メモリ要素」が「第１および第２の供給電圧を提供するように動作可能である第１および第２の電源ラインと、半導体基板において形成されたｎチャンネルトランジスタおよびｐチャンネルトランジスタを含む第１の反転回路であって、該ｎチャンネルトランジスタおよび該ｐチャンネルトランジスタは、該第１の電源ラインと該第２の電源ラインとの間に連結されている、第１の反転回路」を含み，「該第１および第２の反転回路は、一緒に交差連結されている」ことは記載されておらず，周知技術であったとも言えない。
（３）本願発明１４についてのまとめ
　したがって，他の相違点について判断するまでもなく，本願発明１４は，当業者であっても引用文献１発明，引用文献２及び３並びに引用文献ＡないしＤに記載された発明に基づいて容易に発明できたものあるとは言えない。
７　本願発明１５について
　本願発明１５は，本願発明１４を引用するものであり，本願発明１４の発明特定事項を全て備えるから，前記「６」と同様の理由により，引用文献１ないし３及び引用文献ＡないしＤに記載された発明に基づいて，当業者が容易に発明することができたものではない。
第７　原査定についての判断
　前記「第６　対比及び判断」のとおりであるから，本願発明１ないし１５は，拒絶査定において引用された引用文献１ないし３に記載された発明に基づいて，当業者が容易に発明をすることができたものではない。
　したがって，原査定の理由によって，本願を拒絶することはできない。
第８　当審拒絶理由について
１　特許法第２９条第２項について
　前記「第６　対比及び判断」から，引用文献Ａには，［相違点１］及び［相違点３］に係る，「基板において形成され、第１の入力および第１の出力を有するｎチャンネルおよびｐチャンネル回路網であって、該ｎチャンネルおよびｐチャンネル回路網は、メモリ要素の第１の部分を含み、第１および第２の電圧によって電力供給される、ｎチャンネルおよびｐチャンネル回路網」を含み，「ｎチャンネルおよびｐチャンネル回路網」の「第１の出力」は，「複数の機械的リレー回路」の「第２の入力に連結され」，「複数の機械的リレー回路」の「第２の出力」は，「ｎチャンネルおよびｐチャンネル回路網」の「第１の入力に連結される」ことは記載されておらず，又，［相違点４］及び［相違点５］に係る，「メモリ要素」が「直列に連結された少なくともｎチャンネルトランジスタおよびｐチャンネルトランジスタを有する第１の反転回路であって、該第１の反転回路は、第１の入力および第１の出力を有し、第１および第２の電圧によって電力供給され、該ｎチャンネルトランジスタおよび該ｐチャンネルトランジスタは、半導体基板において形成されている、第１の反転回路」を含み，「第１の反転回路」の「第１の出力」は，「第２の反転回路」の「第２の入力に連結され」，「第２の反転回路」の「第２の出力」は，「第１の反転回路」の「第１の入力に連結される」ことは記載されておらず，更に，［相違点６］及び［相違点８］に係る，「メモリ要素」が「第１の電源ラインと第２の電源ラインとの間に連結されたｐチャンネルトランジスタおよびｎチャンネルトランジスタを有する第１の反転回路であって、該第１および第２の電源ラインは、それぞれの第１および第２の電源電圧を供給するように動作可能である、第１の反転回路」を含み，「該第１および第２の反転回路は、一緒に交差連結されている」ことは記載されておらず，加えて，［相違点１０］及び［相違点１２］に係る，「双安定メモリ要素」が「第１および第２の供給電圧を提供するように動作可能である第１および第２の電源ラインと、半導体基板において形成されたｎチャンネルトランジスタおよびｐチャンネルトランジスタを含む第１の反転回路であって、該ｎチャンネルトランジスタおよび該ｐチャンネルトランジスタは、該第１の電源ラインと該第２の電源ラインとの間に連結されている、第１の反転回路」を含み，「該第１および第２の反転回路は、一緒に交差連結されている」ことは記載されていない。
　また，上記相違点に係る構成は，当審拒絶理由において引用された引用文献ＢないしＤ及び１にも記載されていない。
　そうすると，本願発明１ないし１５は，当審拒絶理由において引用された引用文献ＡないしＤ及び１に記載された発明に基づいて，当業者が容易に発明をすることができたものではない。
２　特許法第３６条第６項第１号及び第２号について
　平成３１年２月４日にされた手続補正により，特許請求の範囲の記載が，特許法第３６条第６項第１項及び第２号に規定する要件を満たしていないとの拒絶の理由は解消した。
第９　むすび
　以上のとおり，本願発明１ないし１５は，当業者が引用文献１ないし３に記載された発明に基づいて容易に発明をすることができたものではない。
　したがって，原査定の理由によっては，本願を拒絶することはできない。
　また，他に本願を拒絶すべき理由を発見しない。
　よって，結論のとおり審決する。