(57)【要約】【課題】オフ電流を抑えるための側壁酸化膜を有する表示装置と、その製造方法を提供することを目的とする。【解決手段】  ゲート電極ＧＴと、ゲート電極ＧＴの上側に島状に形成される半導体層Ｓと、半導体層Ｓの側面に形成される側壁酸化膜ＯＷと、半導体層Ｓの側方から延伸して半導体層Ｓの上側に形成されるドレイン電極ＤＴおよびソース電極ＳＴと、を有する表示装置であって、側壁酸化膜ＯＷは、２．１ｎｍ以上の厚みを有する、ことを特徴とする表示装置。【選択図】図３
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【特許請求の範囲】
【請求項１】
ゲート電極と、
前記ゲート電極の上側に島状に形成される半導体層と、
前記半導体層の側面に形成される側壁酸化膜と、
前記半導体層の側方から延伸して前記半導体層の上側に形成されるドレイン電極およびソース電極と、を有する表示装置であって、
前記側壁酸化膜は、２．１ｎｍ以上の厚みを有する、
ことを特徴とする表示装置。
【請求項２】
請求項１に記載された表示装置であって、
前記側壁酸化膜および前記半導体層との境界は、前記半導体層の下面から上面まで直線状に形成される、
ことを特徴とする表示装置。
【請求項３】
請求項２に記載された表示装置であって、
前記半導体層は、オーミックコンタクト層を含み、
前記オーミックコンタクト層は、前記半導体層の上面に形成されて、前記ドレイン電極およびソース電極のいずれかと接する、
ことを特徴とする表示装置。
【請求項４】
請求項１に記載された表示装置であって、
前記半導体層は、微結晶層を含み、
前記側壁酸化膜は、微結晶層の側面に形成される、
ことを特徴とする表示装置。
【請求項５】
請求項１に記載された表示装置であって、
前記半導体層は、テーパーを有して形成され、
前記側壁酸化膜は、前記半導体層の前記テーパーに沿って傾斜して形成される、
ことを特徴とする表示装置。
【請求項６】
請求項１に記載された表示装置であって、
前記側壁酸化膜は、１００倍の水で希釈した緩衝フッ酸溶液によりエッチングしたときのエッチングレートが、２．０ｎｍ／ｍｉｎ以下となる、
ことを特徴とする表示装置。
【請求項７】
複数の薄膜トランジスタを有する表示装置の製造方法であって、
半導体層を成膜する工程と、
前記半導体層上に４．０μｍ以上の厚みのレジストを形成する工程と、
前記レジストでマスクをすることにより、前記半導体層をエッチングして島状に加工する工程と、
島状に加工された前記半導体層上に前記レジストを残した状態で、２５０°以上の温度で酸素アッシングをすることにより、前記半導体層の側面に側壁酸化膜を形成するアッシング工程と、
を含むことを特徴する表示装置の製造方法。
【請求項８】
請求項７に記載された表示装置の製造方法であって、
前記半導体層は、微結晶層を含み、
前記アッシング工程は、前記側壁酸化膜を前記微結晶層の側面に形成する、
ことを特徴とする表示装置の製造方法。
【請求項９】
請求項７に記載された表示装置の製造方法であって、
前記半導体層は、テーパーを有して形成され、
前記側壁酸化膜は、前記半導体層の前記テーパーに沿って傾斜して形成される、
ことを特徴とする表示装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示装置及び表示装置の製造方法に関する。
【背景技術】
【０００２】
液晶表示装置や有機ＥＬ表示装置などをはじめとする表示装置には、逆スタガ構造の薄膜トランジスタ（ＴＦＴ）が用いられることがある。
【０００３】
また、特許文献１には、製造される薄膜トランジスタのリークが少なく、プロセスマージンの大きな液晶表示装置の製造方法が記載されており、オゾン水を用いて、動作半導体層と低抵抗半導体層とを含む積層の外周側壁に、側壁酸化膜を形成する旨が記載されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００６−２４３３４４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、オゾン水による酸化や高圧酸化により、側壁酸化膜を形成しても、リーク電流に起因するオフ電流を十分に抑制することができない場合がある。
【０００６】
本発明は、このような課題に鑑みて、オフ電流を抑制することができる側壁酸化膜を有する表示装置を提供することを目的とする。また、本発明は、オフ電流を抑制することができる側壁酸化膜を有する表示装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
上記課題を解決するため、本発明に係る表示装置は、ゲート電極と、前記ゲート電極の上側に島状に形成される半導体層と、前記半導体層の側面に形成される側壁酸化膜と、前記半導体層の側方から延伸して前記半導体層の上側に形成されるドレイン電極およびソース電極と、を有する表示装置であって、前記側壁酸化膜は、２．１ｎｍ以上の厚みを有する、ことを特徴とする。
【０００８】
また、本発明に係る表示装置の一態様では、前記側壁酸化膜および前記半導体層との境界は、前記半導体層の下面から上面まで直線状に形成される、ことを特徴としてもよい。
【０００９】
また、本発明に係る表示装置の一態様では、前記半導体層は、オーミックコンタクト層を含み、前記オーミックコンタクト層は、前記半導体層の上面に形成されて、前記ドレイン電極およびソース電極のいずれかと接する、ことを特徴としてもよい。
【００１０】
また、本発明に係る表示装置の一態様では、前記半導体層は、微結晶層を含み、前記側壁酸化膜は、微結晶層の側面に形成される、ことを特徴としてもよい。
【００１１】
また、本発明に係る表示装置の一態様では、前記半導体層は、テーパーを有して形成され、前記側壁酸化膜は、前記半導体層の前記テーパーに沿って傾斜して形成される、ことを特徴としてもよい。
【００１２】
また、本発明に係る表示装置の一態様では、前記側壁酸化膜は、１００倍の水で希釈した緩衝フッ酸溶液によりエッチングしたときのエッチングレートが、２．０ｎｍ／ｍｉｎ以下となる、ことを特徴としてもよい。
【００１３】
また、上記課題を解決するため、本発明に係る表示装置の製造方法は、複数の薄膜トランジスタを有する表示装置の製造方法であって、半導体層を成膜する工程と、前記半導体層上に４．０μｍ以上の厚みのレジストを形成する工程と、前記レジストでマスクをすることにより、前記半導体層をエッチングして島状に加工する工程と、島状に加工された前記半導体層上に前記レジストを残した状態で、２５０°以上の温度で酸素アッシングをすることにより、前記半導体層の側面に側壁酸化膜を形成するアッシング工程と、を含むことを特徴する。
【００１４】
また、本発明に係る表示装置の製造方法の一態様では、前記半導体層は、微結晶層を含み、前記アッシング工程は、前記側壁酸化膜を前記微結晶層の側面に形成する、ことを特徴としてもよい。
【００１５】
また、本発明に係る表示装置の製造方法の一態様では、前記半導体層は、テーパーを有して形成され、前記側壁酸化膜は、前記半導体層の前記テーパーに沿って傾斜して形成される、ことを特徴としてもよい。
【発明の効果】
【００１６】
本発明によれば、オフ電流を抑制できる側壁酸化膜を有する表示装置を提供することができる。また、本発明によれば、オフ電流を抑制できる側壁酸化膜を有する表示装置の製造方法を提供することができる。
【図面の簡単な説明】
【００１７】
【図１】本発明の第１の実施形態にかかる表示装置の薄膜トランジスタ基板上の等価回路を示す図である。
【図２】第１の実施形態における薄膜トランジスタ基板の画素領域を示す拡大平面図である。
【図３】図２のIII−III断面を示す図である。
【図４】第１の実施形態における表示装置の薄膜トランジスタを形成する工程を説明する図である。
【図５Ａ】第１の実施形態の薄膜トランジスタを製造する様子を示す図である。
【図５Ｂ】第１の実施形態の薄膜トランジスタを製造する様子を示す図である。
【図５Ｃ】第１の実施形態の薄膜トランジスタを製造する様子を示す図である。
【図５Ｄ】第１の実施形態の薄膜トランジスタを製造する様子を示す図である。
【図５Ｅ】第１の実施形態の薄膜トランジスタを製造する様子を示す図である。
【図５Ｆ】第１の実施形態の薄膜トランジスタを製造する様子を示す図である。
【図５Ｇ】第１の実施形態の薄膜トランジスタを製造する様子を示す図である。
【図６】第１の実施形態の変形例における薄膜トランジスタの断面を示す図である。
【図７Ａ】第１の実施形態において形成される側壁酸化膜の膜厚とアッシング時間の関係と、側壁酸化膜をエッチングする際のエッチングレートとアッシング時間との関係を示すグラフである。
【図７Ｂ】側壁酸化膜の膜厚と、薄膜トランジスタのオフ電流の関係を説明する概念図である。
【図７Ｃ】オン電流およびオフ電流の、アッシング時間の依存性を示す図である。
【発明を実施するための形態】
【００１８】
以下、本発明の実施の形態について、図面を参照しながら説明する。
【００１９】
本発明の第１の実施形態に係る表示装置は、ＩＰＳ（In-Plane Switching）方式の液晶表示装置であって、走査信号線、映像信号線、薄膜トランジスタ、画素電極、及び対向電極が配置された薄膜トランジスタ基板と、当該薄膜トランジスタ基板と対向し、カラーフィルタが設けられた対向基板と、両基板に挟まれた領域に封入された液晶材と、を含んで構成される。
【００２０】
図１は、上記の液晶表示装置の薄膜トランジスタ基板Ｂ１の等価回路図を示す図である。同図で示されるように、薄膜トランジスタ基板Ｂ１では、多数の走査信号線ＧＬが互いに等間隔を置いて図中横方向に延びており、また、多数の映像信号線ＤＬが互いに等間隔をおいて図中縦方向に延びている。そして、走査信号線ＧＬ及び映像信号線ＤＬにより碁盤状に並ぶ画素領域のそれぞれが区画されている。また、各走査信号線ＧＬと平行に、共通信号線ＣＬが図中横方向に延びている。
【００２１】
また、図２は、薄膜トランジスタ基板Ｂ１における１つの画素領域の拡大平面図を示す図である。同図で示されるように、走査信号線ＧＬ及び映像信号線ＤＬにより区画される画素領域の隅には、ＭＩＳ（Metal-Insulator-Semiconductor）構造を有する薄膜トランジスタが形成されて、そのゲート電極ＧＴが走査信号線ＧＬに接続され、そのドレイン電極ＤＴが映像信号線ＤＬに接続される。そして、各画素領域には一対の画素電極ＰＸ及び対向電極ＣＴが形成されて、画素電極ＰＸは薄膜トランジスタのソース電極ＳＴに接続され、対向電極ＣＴは共通信号線ＣＬに接続される。
【００２２】
以上のような構成において、各画素の対向電極ＣＴには共通信号線ＣＬを介して基準電圧が印加され、走査信号線ＧＬにゲート電圧が印加されることにより画素行が選択される。また、その選択のタイミングにおいて、各映像信号線ＤＬに映像信号が供給されることにより、各画素の画素電極ＰＸに映像信号の電圧が印加される。これにより、画素電極ＰＸと対向電極ＣＴの間の電位差に応じた強度の横電界が発生し、この横電界の強度に応じて液晶分子の配向が決まるようになっている。
【００２３】
次に、本実施形態における薄膜トランジスタについて詳しく説明をする。図３は、図２におけるIII−III断面を示す図である。図３で示されるように、本実施形態における薄膜トランジスタでは、ゲート電極ＧＴの上側に、ゲート絶縁膜ＧＩを介して半導体層Ｓが形成される。半導体層Ｓは、ゲート電極ＧＴに印加される電圧に従って、ドレイン電極ＤＴとソース電極ＳＴ間の電流を制御するチャネル層を有するものであり、半導体層Ｓの側面には、側壁酸化膜ＯＷが形成される。また、ドレイン電極ＤＴおよびソース電極ＳＴは、半導体層Ｓの側方から延伸して半導体層Ｓの上側に形成される。本実施形態では、ドレイン電極ＤＴおよびソース電極ＳＴは、半導体層Ｓの側方では、ゲート絶縁膜ＧＩに下面が接して形成され、さらに、半導体層Ｓに乗り上げてその上面にそれぞれ接触して形成される。
【００２４】
本実施形態の半導体層Ｓは、微結晶層ＭＳと非晶質層ＡＳの積層体と、オーミックコンタクト層ＯＣとを含んで構成される。オーミックコンタクト層ＯＣは、半導体層Ｓの上面の２カ所に形成されて、ソース電極ＳＴおよびドレイン電極ＤＴにそれぞれ接触している。
【００２５】
つぎに、側壁酸化膜ＯＷは、図２で示されるように、平面的にみて、島状に形成された半導体層Ｓの外周に形成される。後述により詳細を説明するが、側壁酸化膜ＯＷは、半導体層Ｓを加工する際のレジストを従来よりも厚く形成した状態で、２５０度以上の温度で酸素アッシングを施すことにより形成される。このため、側壁酸化膜ＯＷは、良好な膜質で、従来よりも厚い２．１ｎｍ以上の厚みで形成され、半導体層Ｓの側壁からのリーク電流に起因するオフ電流が抑制される。また、本明細書においては、側壁酸化膜ＯＷの膜厚は、分光エリプソメーターによって計測される。以上では、本実施形態における薄膜トランジスタの構造を説明した。以下においては、図４および図５Ａ〜図５Ｇを用いて、本実施形態の薄膜トランジスタを製造する方法について説明する。
【００２６】
図４は、本実施形態の薄膜トランジスタを形成する工程を示すフロー図であり、図５Ａから図５Ｇは、本実施形態の薄膜トランジスタを製造する様子をそれぞれ示している。
【００２７】
まず、図５Ａで示されるように、ゲート電極ＧＴとゲート絶縁膜ＧＩが形成された基板上に、半導体層Ｓ（微結晶層ＭＳと、非晶質層ＡＳと、オーミックコンタクト層ＯＣ）が成膜される（Ｓ４０１）。
【００２８】
ゲート電極ＧＴは、例えばモリブデン等の導電性の金属が成膜され、リソグラフィ工程によりその形状が加工されて形成される。また、ゲート絶縁膜ＧＩは、ＣＶＤ法によって、例えば二酸化シリコンが積層されることにより形成される。微結晶層ＭＳは、プラズマＣＶＤ法により、ゲート絶縁膜ＧＩ上に微結晶シリコンが直接成膜され、非晶質層ＡＳも、プラズマＣＶＤ法により、微結晶層ＭＳ上に非晶質シリコンが成膜される。また、オーミックコンタクト層ＯＣは、不純物が添加された非晶質シリコンが成膜される。
【００２９】
Ｓ４０１の次には、図５Ｂで示されるように、リソグラフィ工程により、厚膜のレジストパターンＲＳが半導体層Ｓ上に形成される（Ｓ４０２）。その後、図５Ｃで示されるように、レジストパターンＲＳをマスクとして、半導体層Ｓにエッチングが施されることにより島状に形状加工され（Ｓ４０３）、酸素アッシングが施されることにより、側壁酸化膜ＯＷが形成される（Ｓ４０４，図５Ｄ）。
【００３０】
ここで特に、半導体層Ｓを島状加工する際のエッチングでは、レジストパターンＲＳの厚みが１．５μｍ程度で足りるとされていたが、本実施形態では、Ｓ４０２で形成するレジストパターンＲＳを、４．０μｍ以上４．５μｍ以下の厚みとしており、従来の３倍近い厚みにするようにしている。このような厚膜のレジストが形成されることにより、酸素アッシング時に、レジストパターンＲＳが半導体層Ｓの平面視内側に後退するのが抑制され、２５０〜２６０度の高温で長時間のアッシングをすることが可能となる。このため、本実施形態では、２．４ｎｍの厚みと良質な膜質を有する側壁酸化膜ＯＷが、半導体層Ｓの側面に沿って形成される。
【００３１】
次に、Ｓ４０４のアッシング工程が終了すると、図５Ｄで示すような状態となるため、残留レジストＲＲＳを洗浄剥離する工程を行う（Ｓ４０５、図５Ｅ）。そして、残留レジストＲＲＳを除去した後に、ソース電極ＳＴおよびドレイン電極ＤＴを半導体層Ｓの上側に形成する工程を行う（Ｓ４０６）。Ｓ４０６においては、まず、図５Ｆで示されるように、アルミニウム等の金属材料がスパッタリングにより成膜され、さらに、フォトリソグラフィ工程を経て電極の形状が加工される。ソース電極ＳＴ等の形状を加工した後は、図５Ｇで示されるように、半導体層Ｓにチャネルエッチングが施され（Ｓ４０７）、薄膜トランジスタの上側全体にパッシベーション膜ＰＡＳが形成される（Ｓ４０８）。
【００３２】
以上において、本実施形態の薄膜トランジスタの製造工程を説明した。上述したように、レジストパターンＲＳが４．０μｍ以上の厚みで形成されるため、Ｓ４０４において、２５０度以上の高温で酸素アッシングを施しても、レジストパターンＲＳの後退が抑制されて半導体層Ｓの上面側からの酸化が抑制される。このため、ソース電極ＳＴ及びドレイン電極ＤＴの下側では、側壁酸化膜ＯＷと半導体層Ｓとの境界が、図３等で示されるように、半導体層Ｓの下面から上面に至るまで直線状に形成される。換言すると、側壁酸化膜ＯＷの幅（側方からの厚み）は、上面から下面までほぼ等しくなるように形成される。ここで、仮に、アッシング中にレジストパターンＲＳの後退が生じる場合には、半導体層Ｓの上面の外周部分が酸化されて、側壁酸化膜ＯＷの上面における幅が、下面における幅よりも厚く形成されることになる。このため、半導体層Ｓの上面にオーミックコンタクト層ＯＣが形成される場合には、側壁酸化膜ＯＷが存在しない部分ではオーミックコンタクト層ＯＣが完全にエッチングされても、側壁酸化膜ＯＷが形成された外周部分ではオーミックコンタクト層ＯＣのエッチングが阻害され、半導体層Ｓの外周に沿ってリークパスが形成されうる。
【００３３】
したがって、本実施形態のようにオーミックコンタクト層ＯＣが形成される場合には、上述のようにして側壁酸化膜ＯＷを形成する（Ｓ４０２〜Ｓ４０４）ことで、リークパスの形成が抑制されて、オフ電流の発生が抑えられることになる。
【００３４】
また、図６は、本実施形態の変形例に係る薄膜トランジスタの断面図であり、図２のIII−III断面に相当する位置の断面を示している。図６で示されるように、本変形例における薄膜トランジスタの半導体層Ｓは、テーパー角を有して形成され、側壁酸化膜ＯＷも半導体層Ｓの側面に沿って形成される。
【００３５】
本変形例の、半導体層Ｓを島状に形状加工する工程Ｓ４０３では、半導体層Ｓが、厚膜のレジストパターンＲＳの内側にサイドエッチングされる。このため本変形例は、アッシング工程Ｓ４０４において、半導体層Ｓの上面がレジストパターンＲＳの内側になっていることから、上面がさらに酸化されにくくなり、かつ、テーパーを有することで半導体層Ｓの側面が酸化され易くなるという点で好適である。
【００３６】
次に、比較例について説明をする。本比較例は、Ｓ４０２において、レジストパターンＲＳの厚みを１．５μｍ程度にする点と、Ｓ４０４のアッシング工程において、半導体層Ｓの側面を、高温の純水を用いて酸化する点とを除き、第1の実施形態の場合とほぼ同様に表示装置を作成するものである。
【００３７】
表１は、上記の第1の実施形態と、比較例とにおける、側壁酸化膜ＯＷの膜厚と、そのエッチングレートと、薄膜トランジスタにおけるオフ電流とを示すものである。
【００３８】
【表１】
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表１のオフ電流は、ドレイン電圧１０Ｖであって、かつ、ゲート電圧−１０Ｖにおけるドレイン電流の値である。表１から明らかであるように、第１の実施形態におけるオフ電流は、比較例の約１０分の１になっている。また、エッチングレートは、緩衝フッ酸溶液でエッチングした場合のエッチングレートであり、側壁酸化膜ＯＷの膜質を表す指標となっており、エッチングレートが遅くなるほど、側壁酸化膜ＯＷの膜密度が増大して膜質が向上しているといえる。
【００３９】
表１の結果で示されるように、第１の実施形態における側壁酸化膜ＯＷの場合は、比較例において形成される側壁酸化膜ＯＷの場合よりも、側壁酸化膜ＯＷの膜厚が厚く、その膜質も良好であると言える。第１の実施形態のように、２５０度以上の高温で酸素アッシングをして側壁酸化膜ＯＷを形成することで、比較例の場合よりも、半導体層Ｓの側方から深い位置まで酸化でき、形成される酸化膜の酸素原子の密度も向上できる。また、レジストパターンＲＳを４．０μｍ以上の厚みで形成することにより、２５０度以上の高温でのアッシングであってもレジストの後退が抑制され、半導体層Ｓの上面の酸化による悪影響が未然に防がれる。以上のようにして、比較例の場合よりも簡便なプロセスで、側壁酸化膜ＯＷの厚みおよび膜質を向上させることができる。また、上記アッシング工程において、レジストが十分に残っている状態で、ＴＦＴ基板を一度大気に開放し、その後再度アッシングすることにより、酸化膜の膜質をさらに向上させることが出来る。
【００４０】
図７Ａは、第１の実施形態において形成される側壁酸化膜ＯＷの膜厚とアッシング時間の関係（ＦＴ）と、側壁酸化膜ＯＷをエッチングする際のエッチングレートとアッシング時間との関係（ＥＲ）を示すグラフである。図７Ａにおいては、側壁酸化膜ＯＷの膜厚とアッシング時間の関係が実線で示され、側壁酸化膜ＯＷのエッチングレートとアッシング時間との関係が破線で示されている。また、ここでいうエッチングレートとは、アッシング工程Ｓ４０４により形成された側壁酸化膜ＯＷを、１００倍の水で希釈した緩衝フッ酸溶液によりエッチングしたときの溶解速度のことであり、酸化膜の膜質を示すものとなっている。
【００４１】
図７Ａで示されるように、酸素アッシングを２分間行うことにより、側壁酸化膜ＯＷは、２．３ｎｍの膜厚となり、さらにアッシングを継続すると、アッシング時間に対する膜厚の増大が緩やかになり、４分間のアッシングで、側壁酸化膜ＯＷの厚みは２．４ｎｍとなる。側壁酸化膜ＯＷとしては、１分半以上の酸素アッシングを行うことにより、２．１ｎｍ以上とするのが望ましい。また、１分半の酸素アッシングを行う場合には、図７Ａで示されるように、エッチングレートが２．０ｎｍ／ｍｉｎとなる。
【００４２】
なお、第１の実施形態の場合において、仮に、１００度以下の温度でＳ４０４の酸素アッシングをする場合には、エッチングレートは３ｎｍ／ｍｉｎ程度になるため、膜質の向上が図れないと言える。
【００４３】
図７Ｂは、側壁酸化膜ＯＷの膜厚と、薄膜トランジスタのオフ電流の関係を説明する概念図である。オフ電流の大きさは、側壁酸化膜ＯＷの膜厚に基づいて３つの領域に分類される。領域Ｉは、酸化膜の膜厚が薄くてオフ電流低減の効果が低い膜厚の範囲であり、領域IIは、酸化膜の膜厚が増大するにつれてオフ電流が低減する範囲であり、領域IIIは、酸化膜の膜厚が増大してもオフ電流が低減しない膜厚の範囲である。
【００４４】
側壁酸化膜ＯＷが薄く形成される場合（領域Iの範囲）には、概して膜質も不良となり、オフ電流低減の効果が殆ど無くなる。また、領域IIの厚みの場合では、酸化膜の界面付近において、電子状態が、半導体層Ｓ（シリコン層）から側壁酸化膜ＯＷ（二酸化シリコン層）に０．１〜０．２ｎｍ程度侵入しており、側壁酸化膜ＯＷの膜厚が薄いと電界によって電子が加速され電流が流れる。これがリーク電流となるが、側壁酸化膜ＯＷの膜厚が厚くなると、この電流に対してのポテンシャル障壁が大きくなり、リーク電流が低減されることになる。領域IIIでは、十分な膜厚になっているので、側壁からのリーク電流がほぼ抑制されているといえる。
【００４５】
図７Ｃは、オン電流とオフ電流のアッシング時間の依存性を示す図であり、第１の実施形態における薄膜トランジスタのオン電流とオフ電流を示している。オン電流は、ドレイン電圧１０Ｖでの、ゲート電圧１０Ｖにおけるドレイン電流値であり、オフ電流は、ドレイン電圧１０Ｖでの、ゲート電圧−１０Ｖにおけるドレイン電流であり、それぞれ単位チャネル幅における値である。図７Ｃで示されるように、オン電流（Ｅ１）は、アッシング時間にあまり依存せず、オフ電流（Ｅ２）は、アッシング時間が１分を超えると大きく低減されはじめ、アッシング時間が２分の場合には、３ｐＡ／μｍ以下となる。
【００４６】
なお、残留レジストＲＲＳを洗浄剥離する工程Ｓ４０５では、半導体層Ｓの上面に、酸素原子の密度が低く薄い酸化膜が形成されうるが、このような酸化膜が形成されても半導体層Ｓとソース電極ＳＴ等との電気的接続が阻害されるには至らない。
【００４７】
なお、本実施形態の表示装置は、ＩＰＳ方式の液晶表示装置となっているが、ＶＡ（Vertically Aligned）方式やＴＮ（Twisted Nematic）方式等のその他の方式の駆動方式の液晶表示装置であってもよいし、有機ＥＬ表示装置等の他の表示装置であってもよい。
【００４８】
以上のように、本発明の各実施形態について説明をしたが、本発明は、上述した実施形態に限定されるものではなく種々の変形が可能である。例えば、実施形態で説明した構成は、実質的に同一の構成、同一の作用効果を奏する構成、又は同一の目的を達成することができる構成でおきかえることが出来る。
【符号の説明】
【００４９】
Ｂ１  薄膜トランジスタ基板、ＧＬ  走査信号線、ＣＬ  共通信号線、ＰＸ  画素電極、ＣＴ  対向電極、ＴＦＴ  薄膜トランジスタ、ＤＴ  ドレイン電極、ＳＴ  ソース電極、ＧＴ  ゲート電極、ＧＩ  ゲート絶縁層、ＯＷ  側壁酸化膜、Ｓ  半導体層、ＭＳ  微結晶層、ＡＳ  非晶質層、ＯＣ  オーミックコンタクト層、ＧＡ  透明基板、ＲＳ  レジストパターン、ＲＲＳ  残留レジスト、ＰＡＳ  パッシベーション膜。
【図１】
2012182385.tif 000004
【図２】
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【図３】
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【図４】
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【図５Ａ】
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【図５Ｂ】
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【図５Ｃ】
2012182385.tif 000010
【図５Ｄ】
2012182385.tif 000011
【図５Ｅ】
2012182385.tif 000012
【図５Ｆ】
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【図５Ｇ】
2012182385.tif 000014
【図６】
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【図７Ａ】
2012182385.tif 000016
【図７Ｂ】
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【図７Ｃ】
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