(57)【要約】【課題】データ消去／書き込み時の電圧降下及びリーク電流を低減させた不揮発性半導体記憶装置を提供する。【解決手段】実施形態に係る不揮発性半導体記憶装置は、列方向に延びる複数の列線、列方向に交差する行方向に延びる複数の行線、並びに、複数の列線及び行線の各交差部に配置された可変抵抗素子を含む複数のメモリセルを有するメモリセルアレイと、列線を介してメモリセルに対して可変抵抗素子の状態遷移に必要な電圧を供給する列線の第１端部及び第２端部の少なくとも一方に配置された列デコーダとを備え、列線は、第１部分、第１部分よりも列デコーダから遠い第２部分及び第２部分よりも列デコーダから遠い第３部分を有し、第２部分の行方向の線幅は、第１部分の行方向の線幅と同等又はより広く、且つ、第３部分の行方向の線幅よりも狭いことを特徴とする。【選択図】図７
2012164384.tif 000002
【特許請求の範囲】
【請求項１】
列方向に延びる複数の列線、前記列方向に交差する行方向に延びる複数の行線、並びに、前記複数の列線及び行線の各交差部に配置された可変抵抗素子を含む複数のメモリセルを有するメモリセルアレイと、
前記列線を介して前記メモリセルに対して前記可変抵抗素子の状態遷移に必要な電圧を供給する前記列線の第１端部及び第２端部の少なくとも一方に配置された列デコーダと
を備え、
前記列線は、第１部分、前記第１部分よりも前記列デコーダから遠い第２部分及び前記第２部分よりも前記列デコーダから遠い第３部分を有し、前記第２部分の前記行方向の線幅は、前記第１部分の前記行方向の線幅と同等又はより広く、且つ、前記第３部分の前記行方向の線幅よりも狭い
ことを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記列デコーダは、第１列デコーダ及び第２列デコーダからなり、
前記複数の列線の一部は第１列線であり、他の一部は第２列線であり、
前記第１列デコーダは、前記第１列線の前記第１端部に配置され、
前記第２列デコーダは、前記第２列線の前記第２端部に配置され、
前記第１列線は、前記第１端部から前記第２端部にかけて前記行方向の線幅が広くなり、
前記第２列線は、前記第２端部から前記第１端部にかけて前記行方向の線幅が広くなる
ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
前記第１列線及び前記第２列線は、前記行方向に交互に配置されている
ことを特徴とする請求項２記載の不揮発性半導体記憶装置。
【請求項４】
前記列デコーダは、前記複数の列線の前記第１端部に配置され、
前記複数の列線は、前記第１端部から前記第２端部にかけて前記行方向の線幅が広くなる
ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項５】
前記列デコーダは、第１列デコーダ及び第２列デコーダからなり、
前記第１列デコーダ及び前記第２列デコーダは、それぞれ前記列線の前記第１端部及び前記第２端部に配置され、
前記列線は、前記第１端部並びに前記第２端部から前記第１端部及び前記第２端部の中間部にかけて前記行方向の線幅が広くなる
ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項６】
前記列デコーダから遠い所定の前記行線の前記列方向の線幅よりも、前記列デコーダから近い他の前記行線の前記列方向の線幅の方が広い
ことを特徴とする請求項１又は４記載の不揮発性半導体記憶装置。
【請求項７】
列方向に延びる複数の列線、前記列方向に交差する行方向に延びる複数の行線、並びに、前記複数の列線及び行線の各交差部に配置された可変抵抗素子を含む複数のメモリセルを有するメモリセルアレイと、
前記列線を介して前記メモリセルに対して前記可変抵抗素子の状態遷移に必要な電圧を供給する前記列線の第１端部及び第２端部の少なくとも一方に配置された列デコーダと
を備え、
前記複数の行線の一部は第１行線であり、他の一部は第２行線であり、前記第２行線は、前記第１行線よりも前記デコーダから遠く、且つ、前記１行線よりも前記列方向の線幅が広い
ことを特徴とする不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
近年、可変抵抗素子からなるメモリセルで構成されたＲｅＲＡＭ（Ｒｅｓｉｓｔｉｖｅ  ＲＡＭ）等の抵抗変化型メモリが提案されている。この抵抗変化型メモリは、メモリセルを積層化しやすいため、フラッシュメモリ以上の高集積化を図ることができる。
【０００３】
抵抗変化型メモリのメモリセルに対するデータ消去／書き込み動作には、大別してデータ消去及びデータ書き込みを共に同一極性の電圧印加で実現するユニポーラ動作と、データ消去及びデータ書き込みを逆極性の電圧印加で実現するバイポーラ動作がある。
【０００４】
バイポーラ動作の場合、選択ビット線及び非選択ワード線間のメモリセル、並びに、非選択ビット線及び選択ワード線間のメモリセルセル（以下、「半選択セル」と呼ぶ）にも選択セルに印加される電圧の半分の電圧が加わる。この場合、半選択セルに流れる電流によって電圧降下が生じてしまうために電圧補償が必要となり、延いては周辺回路開発の負担増大や消費電力の増大といった問題が生じるおそれがある。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００９−２８３６８１号
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明は、データ消去／書き込み時の電圧降下及びリーク電流を低減させた不揮発性半導体記憶装置を提供する。
【課題を解決するための手段】
【０００７】
実施形態に係る不揮発性半導体記憶装置は、列方向に延びる複数の列線、前記列方向に交差する行方向に延びる複数の行線、並びに、前記複数の列線及び行線の各交差部に配置された可変抵抗素子を含む複数のメモリセルを有するメモリセルアレイと、前記列線を介して前記メモリセルに対して前記可変抵抗素子の状態遷移に必要な電圧を供給する前記列線の第１端部及び第２端部の少なくとも一方に配置された列デコーダとを備え、前記列線は、第１部分、前記第１部分よりも前記列デコーダから遠い第２部分及び前記第２部分よりも前記列デコーダから遠い第３部分を有し、前記第２部分の前記行方向の線幅は、前記第１部分の前記行方向の線幅と同等又はより広く、且つ、前記第３部分の前記行方向の線幅よりも狭いことを特徴とする。
【０００８】
他の実施形態に係る不揮発性半導体記憶装置は、列方向に延びる複数の列線、前記列方向に交差する行方向に延びる複数の行線、並びに、前記複数の列線及び行線の各交差部に配置された可変抵抗素子を含む複数のメモリセルを有するメモリセルアレイと、前記列線を介して前記メモリセルに対して前記可変抵抗素子の状態遷移に必要な電圧を供給する前記列線の第１端部及び第２端部の少なくとも一方に配置された列デコーダとを備え、前記複数の行線の一部は第１行線であり、他の一部は第２行線であり、前記第２行線は、前記第１行線よりも前記デコーダから遠く、且つ、前記１行線よりも前記列方向の線幅が広いことを特徴とする。
【図面の簡単な説明】
【０００９】
【図１】第１の実施形態に係る不揮発性半導体記憶装置の全体構成を示す斜視図である。
【図２】本実施形態に係る不揮発性半導体記憶装置の機能ブロック図である。
【図３】本実施形態に係る不揮発性半導体記憶装置のメモリセル配列の回路及びバイアス状態を説明する図である。
【図４】本実施形態に係る不揮発性半導体記憶装置の可変抵抗素子の特性図である。
【図５】本実施形態に係る不揮発性半導体記憶装置の選択素子の特性図である。
【図６】本実施形態に係る不揮発性半導体記憶装置の課題を説明する図である。
【図７】本実施形態に係る不揮発性半導体記憶装置のメモリセル配列の一部を示す図である。
【図８】図７に示すメモリセル配列の抵抗成分のモデルを示す図である。
【図９】本実施形態に係る不揮発性半導体記憶装置のメモリセルの位置と比較例に対する電圧降下及びリーク電流の低減率との関係を示すグラフである。
【図１０】本実施形態に係る不揮発性半導体記憶装置のメモリセル配列の平面図である。
【図１１】第２の実施形態に係る不揮発性半導体記憶装置のメモリセル配列の平面図である。
【図１２】第３の実施形態に係る不揮発性半導体記憶装置のメモリセル配列の平面図である。
【図１３】第４の実施形態に係る不揮発性半導体記憶装置のメモリセル配列の平面図である。
【図１４】第５の実施形態に係る不揮発性半導体記憶装置のメモリセル配列の平面図である。
【図１５】第６の実施形態に係る不揮発性半導体記憶装置のビット線の形状を示す平面図である。
【図１６】第７の実施形態に係る不揮発性半導体記憶装置のワード線の形状を示す平面図である。
【図１７】比較例に係る不揮発性半導体記憶装置のメモリセル配列の一部を示す図である。
【発明を実施するための形態】
【００１０】
以下、図面を参照しながら実施形態に係る不揮発性半導体記憶装置について説明する。
【００１１】
［第１の実施形態］
先ず、第１の実施形態に係る不揮発性半導体記憶装置の全体構成について説明する。
【００１２】
図１は、第１の実施形態に係る不揮発性半導体記憶装置の全体構成を示す斜視図である。通常のシリコン（Ｓｉ）基板１（半導体基板）上に、通常用いられるプロセスにより、配線層を含むＣＭＯＳ回路２が構成され、その上に複数のメモリセル部４を含む層３が形成されている。図１に示す各メモリセル部４は後述するメモリセル配列１１に対応し、２４ｎｍのデザインルールで配線が形成されている。また、図１のドライバ、デコーダ及び上位ブロックを含む、通常の不揮発性半導体記憶装置における周辺回路と呼ばれている部分は、ＣＭＯＳ回路２に含まれている。
【００１３】
なお、ＣＭＯＳ回路２は、メモリセル部４との接続部を除き、メモリセル部４の配線よりも緩い、例えば９０ｎｍデザインルールで設計製作が行われる。各メモリセル部４の周囲には、ＣＭＯＳ回路２との電気的接続部（図示せず）が設けられる。これらのメモリセル部４と周辺の電気的接続部とを一単位としたブロックが、マトリックス状に配置されている。さらに、メモリセル部４を含む層３にはスルーホール（図示せず）が形成される。メモリセル部４の電気的接続部はこのスルーホールを介してＣＭＯＳ回路２に接続される。メモリセル部４は、ＣＭＯＳ回路２によって動作が制御される。入出力部５は、ＣＭＯＳ回路２の入出力部と電気的な結合を有する端子を含む。これら端子も前述のスルーホールを介してＣＭＯＳ回路２の入出力部に接続される。ＣＭＯＳ回路２がメモリセル部４の動作を制御するために必要なデータ、コマンド、アドレス等は、入出力部５を介して外部とやり取りされる。入出力部５は、メモリセル部４を含む層３の端部に形成されている。
【００１４】
以上の構成により、ＣＭＯＳ回路２の保護膜に相当する部分をメモリセル部４に形成される絶縁膜で兼用することが可能となる。また、本実施形態では、メモリセル部４とＣＭＯＳ回路２とが積層方向（Ｚ方向）に結合するため、チップ面積の増大を伴わずに動作時間の短縮や、同時アクセス可能なメモリセル数の大幅な増加が可能となる。なお、入出力部５は、通常の不揮発性半導体記憶装置の入出力部と同様、パッケージ工程においてリードフレームにボンディングされる。
【００１５】
次に、本実施形態に係る不揮発性半導体記憶装置の機能ブロックについて図２を参照しながら説明する。
【００１６】
この不揮発性半導体記憶装置は、複数の行線、複数の列線、並びに、これら行線及び列線によって選択される複数のメモリセルを有するメモリセル配列１１を備える。このメモリセル配列１１は、図１に示すメモリセル部４に相当する。以下の説明では、通常の不揮発性半導体記憶装置にならい、行線をワード線、列線をビット線と呼ぶ。
【００１７】
また、不揮発性半導体記憶装置は、データ消去／書き込み時に、ワード線を選択する行デコーダ１２及びビット線を選択する列デコーダ１３を備える。列デコーダ１３は、データ消去／書き込み動作を制御するドライバを含む。
【００１８】
更に、不揮発性半導体記憶装置は、メモリセル配列１１中のアクセス対象となるメモリセルを選択する制御回路として上位ブロック１４を備える。上位ブロック１４は、行デコーダ１２、列デコーダ１３に対して、それぞれ行アドレス、列アドレスを与える。電源１５は、データ消去／書き込みの、それぞれの動作に対応した所定の電圧の組み合わせを生成し、行デコーダ１２及び列１３に供給する。
【００１９】
以上の機能ブロックによって、同一ワード線に接続された全てのメモリセルの一括したデータ消去／書き込みが可能になる。図１に示すＣＭＯＳ回路２に、図２の行デコーダ１２、列デコーダ１３及び上位ブロック１４などの周辺回路が設けられている。
【００２０】
次に、本実施形態に係る不揮発性半導体記憶装置のメモリセル配列１１について図３を参照しながら説明する。
【００２１】
メモリセル配列１１は、複数のワード線ＷＬ及びビット線ＢＬが交差するように配置され、これらワード線ＷＬ及びビット線ＢＬの各交差部には、可変抵抗素子ＶＲを有するメモリセルＭＣが形成されている。メモリセルＭＣの可変抵抗素子ＶＲには選択素子Ｓが直列接続されており、この選択素子Ｓを介して、可変抵抗素子ＶＲは、ワード線ＷＬ及びビット線ＢＬから電圧の供給を受ける。
【００２２】
以上のようなメモリセル配列１１の構造によれば、ワード線ＷＬ及びビット線ＢＬは、単なるラインアンドスペースのパターンとなり、メモリセル配列１１の形成に際しては、ワード線ＷＬ及びビット線ＢＬが交差する位置関係であれば良いためズレを考慮する必要はない。つまり、メモリセルＭＣの位置合せ精度を極めて緩くすることができるため、不揮発性半導体記憶装置を容易に製造することができる。また、上記構造の場合、４Ｆ２の領域当たり１個のメモリセルＭＣを形成できるため、不揮発性半導体記憶装置の高集積化を図ることができる。
【００２３】
メモリセル配列１１の各ワード線ＷＬには行デコーダ１２が接続されており、各ビット線ＢＬには列デコーダ１３が接続されている。また、行デコーダ１２及び列デコーダ１３には、電源１５からデータ消去／書き込みのそれぞれの動作に対応した所定の電圧が供給される。
【００２４】
メモリセルＭＣへのデータ消去／書き込みは、始めに、上位ブロック１４が出力する行アドレス、列アドレスに基づいて、行デコーダ１２、列デコーダ１３がメモリセル配列１１内のアクセス対象となる選択セルＭＣＳに接続されているワード線ＷＬ、ビット線ＢＬを選択する。図３の場合、行デコーダ１２、列デコーダ１３は、それぞれワード線ＷＬ０、ビット線ＢＬ０を選択することになる。
【００２５】
続いて、行デコーダ１２は、選択ワード線ＷＬ（図３の場合、ＷＬ０）に対して選択ワード線電圧ＶＳＷを供給し、その他の非選択ワード線ＷＬ等に対して非選択ワード線電圧ＶＵＷを供給する。一方、列デコーダ１３は、選択ビット線ＢＬ（図３の場合、ＢＬ０）に対して選択ビット線電圧ＶＳＢを供給し、その他の非選択ビット線ＢＬに対して非選択ビット線電圧ＶＵＢを供給する。これら選択ワード線電圧ＶＳＷ、非選択ワード線電圧ＶＵＷ、選択ビット線電圧ＶＳＢ及び非選択ビット線電圧ＶＵＢを適切な電圧に設定することによって、メモリセル配列１１中の所定のメモリセルＭＣに対するアクセスができる。
【００２６】
次に、メモリセルＭＣの特性について説明する。
【００２７】
始めに、メモリセルＭＣの可変抵抗素子ＶＲの特性について図４を参照しながら説明する。
【００２８】
可変抵抗素子ＶＲは、例えば、ＴｉＯ２に代表される抵抗変化材を材料として形成される。この抵抗変化材は、低抵抗状態（ＬＲＳ）と高抵抗状態（ＨＲＳ）の少なくとも２つの抵抗値を遷移する素材である。
【００２９】
高抵抗状態の抵抗変化材は、ある一定以上の電圧（図４の場合、負の方向に電圧Ｖｍｓｅｔ以上の電圧）が印加されると、図４の矢印Ａ１に示すように、低抵抗状態に遷移する。このような抵抗変化材の低抵抗状態から高抵抗状態への遷移をセット動作と呼ぶ。本実施形態におけるデータ書き込みは、この「セット動作」によって実現される。なお、図４では、セット動作開始時に抵抗変化材に流れている電流をＩｓｅｔとして示している。
【００３０】
一方、低抵抗状態の抵抗変化材は、ある一定以上の電流（図４の場合、電流Ｉｒｅｓｅｔ以上の電流）が流れると、図４の矢印Ａ２に示すように、高抵抗状態に遷移する。このような抵抗変化材の低抵抗状態から高抵抗状態への遷移を「リセット動作」と呼ぶ。本実施形態におけるデータ消去は、このリセット動作によって実現される。なお、図４では、リセット動作開始時に抵抗変化材に印加される電圧をＶｍｒｅｓｅｔとして示している。
【００３１】
特に、図４に示すように、セット動作とリセット動作が、異なる極性の電圧印加でなされる可変抵抗素子ＶＲを、「バイポーラ動作素子」と呼び、後述する選択素子Ｓとの組み合わせによってメモリセルＭＣに用いられる。
【００３２】
可変抵抗素子ＶＲは、ＴｉＯ２以外にも、ＺｎＭｎ２Ｏ４、ＨｆＯｘ、ＮｉＯ、ＳｒＺｒＯ３、Ｐｒ０．７Ｃａ０．３ＭｎＯ３、炭素等を材料とする薄膜によって構成することができる。
【００３３】
続いて、メモリセルＭＣの選択素子Ｓの特性について図５を参照しながら説明する。
【００３４】
選択素子Ｓは、前述の通り、可変抵抗素子ＶＲがバイポーラ動作素子であるため、図５で示すように正負両方の極性で所定の電流を流す特性を有する必要がある。そのため、選択素子Ｓには、逆方向リーク電流を大きく設定したダイオードやトンネル素子等を用いる。
【００３５】
選択素子Ｓの特性として最も重要なパラメータは、半選択セル電流ＩＨである。ここで、半選択セル電流ＩＨは、可変抵抗素子ＶＲのセット動作／リセット動作に必要な電流を選択セル電流ＩＳ、この選択セル電流ＩＳを流すためにメモリセルＭＣに印加される電圧をＶＳとすると、メモリセルＭＣに電圧ＶＳ／２を印加したときにメモリセルＭＣに流れる電流をいう。また、この半選択セル電流が流れるメモリセルＭＣを「半選択セル」と呼ぶ。
【００３６】
次に、本実施形態に係る不揮発性半導体記憶装置のメモリセル配列１１のデータ消去／書き込み時のバイアス状態について図３を参照しながら説明する。例として、ワード線ＷＬ０を選択ワード線、ビット線ＢＬ０を選択ビット線、これらワード線ＷＬ０及びビット線ＢＬ０の交差部に接続されたメモリセルＭＣＳを選択セルとした場合のバイアス状態を示している。
【００３７】
本実施形態に係る不揮発性半導体記憶装置は、データ消去／書き込みをバイポーラ動作で実行するため、選択ビット線電圧ＶＳＢ、非選択ビット線ＶＵＢ、選択ワード線ＶＳＷ及び非選択ワード線ＶＵＷに、それぞれ所定の電圧Ｖ、０、Ｖ／２及びＶ／２を供給する。この場合、選択セルＭＣＳにはおおよそ電圧Ｖが印加されることになる。つまり、電圧Ｖを図５に示す電圧ＶＳとすれば、データ消去／書き込みに必要な電圧ＶＳを可変抵抗素子ＶＲに印加することができる。このとき、選択セルＭＣＳにはビット線ＢＬ０及びワード線ＷＬ０を介してデータ消去／書き込みに必要な選択セル電流ＩＳが流れる。
【００３８】
しかし、実際には、ビット線ＢＬ及びワード線ＷＬの配線抵抗の影響や、図３中点線矢印で示すように、半選択セルＭＣＨを介して流れるリーク電流（半選択セル電流ＩＨ）の影響を考慮する必要がある。
【００３９】
例えば、図６上図に示すように、選択ビット線ＢＬ０に選択ビット線電圧ＶＳＢとして電圧ＶＳ、選択ワード線ＷＬ０に選択ワード線電圧ＶＳＷとして０Ｖをそれぞれ供給したとする。この場合、列デコーダ１３及び選択セルＭＣＳ間にある選択ビット線ＢＬ０の配線抵抗の影響によって、選択ビット線電圧ＶＳＢは低下する。また、行デコーダ１２及び選択セルＭＣＳ間にある選択ワード線ＷＬ０の配線抵抗の影響によって、選択ワード線電圧ＶＳＷは上昇する。そのため選択セルＭＣＳに印加される電圧は、データ消去／書き込みに必要な電圧ＶＳを下回り、選択セルＭＣＳに対する正常なデータ消去／書き込みができなくなる。特に、行デコーダ１２及び列デコーダ１３から遠いメモリセルＭＣを選択セルにした場合、ワード線ＷＬ、ビット線ＢＬの配線抵抗の影響は大きくなる。
【００４０】
そこで、この問題を解決するため、図６下図に示すように、選択ビット線電圧ＶＳＢ及び選択ワード線電圧ＶＳＷに対して電圧補償を施す。つまり、選択ビット線電圧ＶＳＢは電圧ＶＳよりも更に選択ビット線ＢＬ０の配線抵抗による電圧降下分だけ高い電圧にする。また、選択ワード線電圧ＶＳＷは０Ｖよりも更に選択ワード線ＷＬ０の配線抵抗による電圧降下分だけ低い電圧にする。これによって、選択セルＭＣＳに電圧ＶＳすることができる。
【００４１】
しかし、選択ビット線ＢＬ０に接続され、且つ、列デコーダ１３から選択セルＭＣＳの間に位置する半選択セルＭＣＨには、電圧ＶＳ／２よりも高い選択ビット線電圧ＶＳＢが供給されることになる。この場合、半選択セルＭＣＨを介してリーク電流が増大してしまう。更に、列デコーダ１３により近い半選択セルＭＣＨの場合、電圧ＶＳよりも高い電圧が印加されてしまう恐れがあり、この場合、半選択セルＭＣＨもセット動作／リセット動作してしまうディスターブの問題が生じる。この事は、選択ワード線ＷＬ０に接続された半選択セルＭＣＨについても同様に生じる。
【００４２】
そこで本実施形態に係る不揮発性半導体記憶装置では、このような配線抵抗による電圧降下やリーク電流の増大を抑制するため、メモリセル配列１１を以下のように形成する。
【００４３】
図７は、本実施形態に係る不揮発性半導体記憶装置のメモリセル配列１１の形状を示す図である。図７では、本実施形態の概要の理解を容易にするため、ｎ本（ｎは、２以上の整数）のワード線ＷＬに対し、ビット線ＢＬを１本だけ示している。図７中、ビット線ＢＬの端部Ｔ１側（第１端部）からｔ番目（ｔは、２以上ｎ以下の整数）のワード線をＷＬｔ、このワード線ＷＬｔ及びビット線ＢＬの交差部に配置されたメモリセルをＭＣｔと呼ぶ。
【００４４】
本実施形態に係る不揮発性半導体記憶装置では、ビット線ＢＬのワード線方向の幅（以下、「ビット線の線幅」と呼ぶ）を端部Ｔ１から端部Ｔ２（第２端部）にかけて広くしている。換言すれば、メモリセルＭＣ２（第２部分）におけるビット線ＢＬの線幅は、メモリセルＭＣ１（第１部分）におけるビット線ＢＬの線幅よりも広く、且つ、メモリセルＭＣ３（第３部分）におけるビット線ＢＬの線幅よりも狭くなるように形成されている。
【００４５】
本実施形態では、前述のようにデータ消去／書き込みをバイポーラ動作で行う。例えば、ビット線ＢＬ及びワード線ＷＬｋ（ｋは、２以上ｎ以下の整数）の交差部に配置されたメモリセルＭＣｋを選択メモリセルとした場合、選択ワード線ＢＬの端部Ｔ１側から電圧Ｖ＊を供給する。また、行デコーダ１２から選択ワード線ＷＬｋに０Ｖを供給し、それ以外の非選択ワード線ＷＬにＶ／２を供給する。この時、ビット線ＢＬは、上記の通り、図７に示す構造を有していることから、選択セルＭＣｋの抵抗成分が、選択セルＭＣｋよりもＡ端部側にあるメモリセルＭＣ１〜ＭＣｋ−１の抵抗成分よりも常に大きくなるため、電圧降下及びリーク電流が低減される。
【００４６】
ここで、本実施形態に係る不揮発性半導体記憶装置の効果について、図１７に示す比較例に係る不揮発性半導体記憶装置と比較しながら説明する。この比較例の場合、ビット線ＢＬの線幅が一定に形成されている。
【００４７】
また、図８は、図７及び図１７を抵抗成分によってモデル化した図である。図８において、抵抗成分ＲＬｔは、ワード線ＷＬｔ−１及びワード線ＷＬｔ間のビット線ＢＬの配線抵抗を示し、抵抗成分ＲＣｔは、メモリセルＭＣｔの抵抗成分を示している。
【００４８】
図７及び図１７に示すワード線ＷＬのビット線方向の幅（以下、「ワード線の線幅」と呼ぶ）及びビット線ＢＬの線幅をＦとする。また、図７におけるワード線ＷＬ１の中央におけるビット線ＢＬの線幅を２／３×Ｆ、ワード線ＷＬｎの中央におけるビット線ＢＬの線幅を４／３×Ｆとする。
【００４９】
ここで、比較例の場合に対する本実施形態の場合の効果を図８に示すモデルを用いて計算する。この計算の際、図８に示す抵抗成分ＲＬ及びＲＣは、シート抵抗を用いて計算する。また、ワード線ＷＬの配線抵抗は考慮しない。この場合、メモリセルＭＣ１〜ＭＣｋ−１のワード線ＷＬ１〜ＷＬｋ−１との接合部には電圧Ｖ／２が供給されていることとなる。更に、メモリセルＭＣｋのビット線ＢＬとの接合部には電圧Ｖが供給されており、電流は０Ａだと仮定する。
【００５０】
この場合、ビット線ＢＬの端部Ｔ１側の電圧Ｖ＊と電流Ｉを求めれば、電圧差ΔＶ＝（Ｖ＊−Ｖ）が電圧降下であり、電流Ｉがリーク電流Ｉｌｅａｋとなる。
【００５１】
図９は、比較例に対する本実施形態の電圧降下ΔＶ及びリーク電流Ｉｌｅａｋの低減率を示したグラフである。このグラフは横軸がメモリセルの番号、つまり端部Ｔ１からの位置になっている。また、メモリセル数は１０００となっている。
【００５２】
本実施形態の電圧降下をΔＶ１、リーク電流Ｉ１、比較例の電圧降下をΔＶ２、リーク電流をＩ２とした場合、電圧降下ΔＶの低減率は、１００×（ΔＶ２−ΔＶ１）／ΔＶ２（％）、リーク電流Ｉｌｅａｋの低減率は、１００×（Ｉ２−Ｉ１）／Ｉ２（％）で計算することができる。
【００５３】
図９に示すグラフから分かるように、端部Ｔ１から遠くなるにつれ電圧降下ΔＶの低減率、リーク電流Ｉｌｅａｋの低減率が共に上昇していることが分かる。具体的には、端部Ｔ１から最も遠い（端部Ｔ２から最も近い）メモリセルＭＣ１０００を選択セルとした場合、電圧降下ΔＶの低減率として４８．３％、リーク電流Ｉｌｅａｋの低減率として３０．７％の効果を得られていることが分かる。
【００５４】
次に、図７に示す形状のビット線ＢＬを配置させた本実施形態に係るメモリセル配列１１の平面図を図１０に示す。ここでは、ビット線ＢＬの端部のうち、紙面左側の端部をＴ１、紙面右側の端部をＴ２とする。
【００５５】
このメモリセル配列１１の場合、図１０上側から数えて偶数番目のビット線ＢＬｅは、端部Ｔ１において図１０左側に配置された列デコーダ１３を構成する第１列デコータ１３ａに接続されている。これら偶数番目のビット線ＢＬｅの線幅は、それぞれ端部Ｔ１から端部Ｔ２にかけて広くなるように形成されている。一方、図１０上側から数えて奇数番目のビット線ＢＬｏは、端部Ｔ２において図１０右側に配置された列デコーダ１３を構成する第２列デコーダ１３ｂに接続されている。これら奇数番目のビット線ＢＬｏの線幅は、それぞれ端部Ｔ２から端部Ｔ１にかけて線幅が広くなるように形成されている。
【００５６】
このように、端部Ｔ１から端部Ｔ２にかけて線幅が太くなるビット線ＢＬｏと端部Ｔ１から端部Ｔ２に掛けて線幅が細くなるビット線ＢＬｅとを互い違いに配置させることで、メモリセル配列１１のサイズの増加を伴うことなく電圧降下ΔＶ及びリーク電流Ｉｌｅａｋの抑制効果を得ることができる。
【００５７】
ここで、ワード線ＷＬの線幅をＦ、ビット線ＢＬのスペース幅をＦ、最も小さいメモリセルＭＣにおけるビット線ＢＬの線幅をｓ×Ｆ（但し、０＜ｓ＜１）、最も大きいメモリセルＭＣにおけるビット線ＢＬの線幅を（２−ｓ）×Ｆとした場合、ビット線ＢＬの線幅が一定で且つワード線ＷＬ及びビット線ＢＬのハーフピッチをＦとした比較例に係るメモリセル配列と同じサイズでメモリセル配列１１を形成することができる。
【００５８】
また、ｓ＝２／３とした場合、比較例と比べ電圧降下ΔＶは最大で４８．３％低減させることができる。さらに、ｓを小さくできる場合、つまり最小のメモリセルＭＣと最大のメモリセルＭＣのサイズの差を大きくすることができる場合、比較例と同程度のメモリセル配列のサイズを維持しながら、より電圧降下ΔＶを低減させることができる。例えば、ｓ＝０．１とした場合、比較例に対する本実施形態の電圧降下ΔＶの低減率を最大で９３％にまですることができる。
【００５９】
以上、本実施形態によれば、比較例のようにビット線の線幅を一定にさせた場合よりも、電圧降下及びリーク電流の低減が図れるため、データ消去／書き込みの信頼性が高い不揮発性半導体記憶装置を提供することができる。更に、図１０に示すメモリセル配列１１にすることで、メモリセル配列のサイズ増大を伴うことなく、この効果を得ることができる。
【００６０】
［第２の実施形態］
第２の実施形態に係る不揮発性半導体記憶装置は、第１の実施形態のように、端部Ｔ１から端部Ｔ２にかけて線幅が太くなるビット線ＢＬと端部Ｔ１から端部Ｔ２に掛けて線幅が細くなるビット線ＢＬとを互い違いに配置させることができないような場合を想定した実施形態となっている。
【００６１】
図１１は、本実施形態に係る不揮発性半導体記憶装置のメモリセル配列２１の平面図である。図１１には、メモリセル配列２１の他、行デコーダ１２に相当する行デコーダ２２と、列デコーダ１３に相当する列デコーダ２３が示されている。その他の機能ブロックについては第１の実施形態と同様である。
【００６２】
本実施形態に係るメモリセル配列２１の場合、全ビット線ＢＬは、端部Ｔ１において図１０左側に配置された列デコータ２３に接続されている。また、全ビット線ＢＬの線幅は、それぞれ端部Ｔ１から端部Ｔ２にかけて広くなるように形成されている。
【００６３】
第１の実施形態のようなビット線ＢＬの配置ができない場合であっても、本実施形態によれば、第１の実施形態と同様、電圧低下及びリーク電流の低減を図ることができる。
【００６４】
［第３の実施形態］
第１及び第２の実施形態では、ビット線の片側から選択ビット線電圧、非選択ビット線電圧を供給する場合を想定していたが、第３の実施形態は、ビット線の両側から選択ビット線電圧、非選択ビット線電圧を供給する実施形態となっている。
【００６５】
図１２は、本実施形態に係る不揮発性半導体記憶装置のメモリセル配列３１の平面図である。図１２には、メモリセル配列３１の他、行デコーダ１２に相当する行デコーダ３２と、列デコーダ１３に相当する列デコーダを構成する第１列デコーダ３３ａ及び第２列デコーダ３３ｂが示されている。その他の機能ブロックについては第１の実施形態と同様である。
【００６６】
本実施形態に係るメモリセル配列３１の場合、全ビット線ＢＬには、それぞれ端部Ｔ１において図１２左側に配置された第１列デコータ３３ａ、端部Ｔ２において図１２右側に配置された第２列デコーダ３３ｂに接続されている。これらビット線ＢＬは、それぞれ端部Ｔ１並びに端部Ｔ２から端部Ｔ１及び端部Ｔ２の中間部にかけて線幅が太くなるように形成されている。
【００６７】
本実施形態によれば、第１の実施形態と同様、電圧降下及びリーク電流の低減を図ることができる。
【００６８】
更に、ビット線ＢＬの両側に列デコーダ３３ａ、３３ｂを配置させることで、列デコーダ３３ａ、３３ｂ双方から最も遠いメモリセルＭＣは、ビット線ＢＬの中央部に位置することになる。その結果、図１７に示す比較例の場合に比べ、電圧降下を半減させることができる。
【００６９】
具体的には、第１の実施形態と同様、ビット線ＢＬの最も狭い線幅をｓ×Ｆ、最も広い線幅を（２−ｓ）×Ｆとし、ｓ＝２／３とした場合、比較例に対する本実施形態の電圧降下の低減率として約７５％得ることができる。
【００７０】
［第４の実施形態］
第１〜第３の実施形態では、１本のビット線ＢＬの線幅に変化を持たせることで電圧低下及びリーク電流の低下を図っていたが、第３の実施形態は、列デコーダとの距離に応じてワード線ＷＬの線幅を変化させる実施形態となっている。
【００７１】
図１３は、本実施形態に係る不揮発性半導体記憶装置のメモリセル配列４１の平面図である。図１３には、メモリセル配列４１の他、行デコーダ１２に相当する行デコーダ４２と、列デコーダ１３に相当する列デコーダ４３が示されている。その他の機能ブロックについては第１の実施形態と同様である。
【００７２】
本実施形態に係るメモリセル配列４１の場合、全ビット線ＢＬの線幅及びスペース幅はＦで一定である。一方、ワード線ＷＬについては、各ワード線ＷＬはそれぞれ一定の線幅で形成されているが、列デコーダ４３から遠くなるにつれて線幅が一次関数的に太くなっている。例えば、図１３の場合、ワード線ＷＬ´（第１行線）は、このワード線ＷＬ´よりも列デコーダ４３からの距離が遠いワード線ＷＬ´´（第２行線）に比べて、線幅が狭い。これに対し、ワード線ＷＬのスペース幅は、列デコーダ４３からの距離に拘わらず一定である。
【００７３】
例えば、列デコーダ４３から最も近いワード線ＷＬの線幅をｓ×Ｆ（但し、０＜ｓ＜１）、最も遠いワード線ＷＬの線幅を（２−ｓ）×Ｆ、ワード線ＷＬのスペース幅をＦとした場合、図９のグラフに示す電圧降下ΔＶ及びリーク電流Ｉｌｅａｋの低減効果を得ることができる。
【００７４】
以上、本実施形態によれば、第１の実施形態と同様の効果を得られる。さらに、ビット線毎の線幅及びワード線毎の線幅が一定であるため、第１〜第３の実施形態よりも配線パターンが単純であり、メモリセル配列の加工が容易である。
【００７５】
［第５の実施形態］
第５の実施形態は、第２の実施形態と第４の実施形態を組み合わせ実施形態となっている。
【００７６】
図１４は、本実施形態に係る不揮発性半導体記憶装置のメモリセル配列５１の平面図である。図１４には、メモリセル配列５１の他、行デコーダ１２に相当する行デコーダ５２と、列デコーダ１３に相当する列デコーダ５３が示されている。その他の機能ブロックについては第１の実施形態と同様である。
【００７７】
本実施形態に係るメモリセル配列５１の場合、第２の実施形態と同様、全ビット線ＢＬは、端部Ｔ１において図１４左側に配置された列デコータ５３に接続されており、それぞれ端部Ｔ１から端部Ｔ２にかけて線幅が大きくなるように形成されている。また、ワード線ＷＬは、第４の実施形態と同様、それぞれ一定の線幅で形成されているが、列デコーダ５３から遠くなるにつれて線幅が一次関数的に広くなっている。これに対し、ワード線ＷＬのスペース幅は、列デコーダ５３からの距離に拘わらず一定である。
【００７８】
本実施形態によれば、第１の実施形態よりも更に、電圧降下及びリーク電流の低減を図ることができる。
【００７９】
具体的には、ビット線ＢＬの最も狭い線幅をｓ×Ｆ（但し、０＜ｓ＜１）、最も広い線幅を（２−ｓ）×Ｆ、列デコーダ５３から最も近いワード線ＷＬの線幅をｓ×Ｆ、最も遠いワード線ＷＬの線幅を（２−ｓ）×Ｆとし、ｓ＝２／３とした場合、比較例に対する本実施形態の電圧降下の低減率として約６８．６％得ることができる。
【００８０】
［第６の実施形態］
第６の実施形態は第１〜第３及び第５の実施形態の変形例である。
【００８１】
図１５は、第６の実施形態に係る不揮発性半導体記憶装置のビット線の形状を示す図である。なお、図１５では、図７に倣って符号を付してある。
【００８２】
第１〜第３及び第５の実施形態では、列デコーダから遠くになるにつれて次第に線幅が広くなるスロープ状のビット線が形成されていた。
【００８３】
これに対し、本実施形態では、図１５に示すように、電圧Ｖ＊が供給される端部Ｔ１（列デコーダ）側から端部Ｔ２に掛けて、段階的に線幅が広くなる階段状のビット線ＢＬが形成されている。
【００８４】
図１５の場合、ビット線ＢＬ１のワード線ＷＬ１、ＷＬ２、ＷＬ３、ＷＬ４、・・・との各交差部（第１部分、第２部分、第３部分、第４部分、・・・）における線幅をそれぞれＷ１、Ｗ２、Ｗ３、Ｗ４、・・・で表わすと、Ｗ１≒Ｗ２＜Ｗ３≒Ｗ４＜・・・となるように、ワード線ＷＬ２本毎に線幅が広くなる階段状のビット線ＢＬが形成されている。
【００８５】
このように第１〜第３及び第５の実施形態において、スロープ状ではなく、段階的に線幅が変化する階段状のビット線を形成した場合であっても、第１〜第３及び第５の実施形態と同様の効果を得ることができる。
【００８６】
なお、本実施形態は、後述する第７の実施形態と共に第５の実施形態に適用することも可能である。
【００８７】
［第７の実施形態］
第７の実施形態は第４及び第５の実施形態の変形例である。
【００８８】
図１６は、第７の実施形態に係る不揮発性半導体記憶装置のワード線の形状を示す図である。なお、図１６では、図７に倣って符号を付してある。
【００８９】
第４及び第５の実施形態では、列デコーダから遠くにつれて１本毎に線幅が広くなるようにワード線が形成されていた。
【００９０】
これに対し、本実施形態では、図１６に示すように、電圧Ｖ＊が供給される端部Ｔ１（列デコーダ）側から端部Ｔ２に掛けて、複数本のグループ毎に線幅が広くなるようにワード線ＷＬが形成されている。
【００９１】
図１６の場合、ワード線ＷＬ１（第１行線）、ＷＬ２（第１行線）、ＷＬ３（第２行線）、ＷＬ４（第２行線）、・・・の線幅をそれぞれＷ１、Ｗ２、Ｗ３、Ｗ４、・・・で表わすと、Ｗ１≒Ｗ２＜Ｗ３≒Ｗ４＜・・・となるように、２本のグループ毎にワード線ＷＬの線幅が広くなるように形成されている。
【００９２】
このように第４及び第５の実施形態において、ワード線の線幅を１本毎ではなく、複数本のグループ毎に変化させた場合であっても、第４及び第５の実施形態と同様の効果を得ることができる。
【００９３】
なお、本実施形態は、第６の実施形態と共に第５の実施形態に適用することも可能である。
【００９４】
［その他］
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【００９５】
例えば、第１〜第７の実施形態において、行線であるワード線及び行デコーダと列線であるビット線及び列デコーダを入れ替えた場合であっても、各実施形態と同様の効果を得ることができる。
【符号の説明】
【００９６】
１・・・シリコン基板、２・・・ＣＭＯＳ回路、３・・・メモリセル部を含む層、４・・・メモリセル部、５・・・入出力部、１１、２１、３１、４１、５１・・・メモリセル配列、１２、２２、３２、４２、５２・・・行デコーダ、１３、２３、３３、４３、５３・・・列デコーダ、１４・・・上位ブロック、１５・・・電源。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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