(57)【要約】【課題】出力の線形性と低消費電力性をバランスよく達成しながら大出力振幅のアナログ信号が生成可能な高速のカレント・ステアリング型のＤＡＣを提供する。【解決手段】ＤＡＣは、Ｄ−ＦＦ１D0〜１D5と、スイッチ３D0〜３D5と、電流源１１D0〜１１D5と、Ｒ−２Ｒ抵抗ラダー１２から構成される。電流源１１D0〜１１D5は、上位２ビットに対応する電流源１１D4，１１D5の電流値Ｉに対して、下位４ビットに対応する電流源１１D0〜１１D3の電流値が、対応するビットに応じて重み付けされる。Ｒ−２Ｒ抵抗ラダー１２は、出力端子１２ｂ，１２ｃがそれぞれのビットに対応するスイッチ３D4，３D5の入力端子に接続され、さらに出力端子１２ｂがアナログ出力端子に接続され、出力端子１２ｃが下位４ビットに対応するスイッチ３D0〜３D3の入力端子に接続される。【選択図】  図１
2012151728.tif 000002
【特許請求の範囲】
【請求項１】
ディジタル入力信号をビット毎に保持する複数のラッチ回路と、
各ラッチ回路のビット毎の出力に応じてオン／オフする複数のスイッチと、
入力端子に第１の電源電位が与えられるＲ−２Ｒ抵抗ラダーと、
一端が前記スイッチの出力端子に接続され、他端に第２の電源電位が与えられる複数の電流源とから構成され、
前記複数の電流源は、Ｎビット（Ｎは３以上の整数）のディジタル入力信号のうち上位Ｍビット（Ｍは２以上の整数で、Ｍ＜Ｎ）に対応する各電流源の電流値Ｉに対して、残りの（Ｍ−Ｎ）ビットに対応する各電流源の電流値が、対応するビットに応じて重み付けされ、
前記Ｒ−２Ｒ抵抗ラダーは、上位Ｍビットに対応するＭ個の出力端子がそれぞれのビットに対応する前記スイッチの入力端子に接続され、さらにＭＳＢに対応する出力端子がアナログ出力端子に接続され、上位Ｍビットのうちの最下位ビットに対応する出力端子が前記（Ｍ−Ｎ）ビットに対応する前記スイッチの入力端子に接続されることを特徴とするディジタル／アナログ変換器。
【請求項２】
請求項１記載のディジタル／アナログ変換器において、
前記複数の電流源のうち、前記（Ｍ−Ｎ）ビットに対応する電流源は、それぞれ対応するビットの位置Ｋ（ＫはＬＳＢからの順番）に応じた個数２K-1の単位電流源で構成されることを特徴とするディジタル／アナログ変換器。
【請求項３】
請求項１または２記載のディジタル／アナログ変換器において、
前記Ｒ−２Ｒ抵抗ラダーは、Ｒ−２Ｒ抵抗ラダーの入力端子とＲ−２Ｒ抵抗ラダーのＭ個の出力端子との間に設けられたＭ個の第１の抵抗と、Ｒ−２Ｒ抵抗ラダーの隣り合う出力端子間に設けられた（Ｍ−１）個の第２の抵抗とからなることを特徴とするディジタル／アナログ変換器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ディジタル信号をアナログ信号に変換するディジタル／アナログ変換器に関し、特に出力の線形性、低消費電力性に優れ、大出力振幅のアナログ信号が生成可能な高速のカレント・ステアリング型のディジタル／アナログ変換器に関するものである。
【背景技術】
【０００２】
近年、光通信システムの高速・大容量化に向けて、多値変調やＯＦＤＭ（Orthogonal Frequency Division Multiplexing）等の複雑な変調技術の光通信への適用が検討されつつある。そのような複雑な変調方式を光通信に適用するには、ディジタル信号処理ベースのトランシーバの利用が有効である。
【０００３】
図４は光ディジタルトランシーバのトランスミッタの構成の１例を示すブロック図である。トランスミッタ１００は、入力データを処理してＩ（同相）チャネルのデータとＱ（直交）チャネルのデータを生成するＤＳＰ（Digital Signal Processor）１０１と、Ｉチャネルのデータをアナログ信号に変換するディジタル／アナログ変換器（以下、ＤＡＣとする）１０２と、Ｑチャネルのデータをアナログ信号に変換するＤＡＣ１０３と、Ｉチャネルの信号を増幅する線形ドライバ１０４と、Ｑチャネルの信号を増幅する線形ドライバ１０５と、光源となる半導体レーザ１０６と、ＩチャネルおよびＱチャネルの信号により、半導体レーザ１０６から放射された光を変調する光Ｉ／Ｑ変調器１０７とを有する。
【０００４】
このように、トランスミッタ１００にはＤＡＣ１０２，１０３が必要であり、ＤＡＣ１０２，１０３には超高速の変換動作が求められる。
また、図４に示したトランスミッタ１００においては、ＤＡＣ１０２，１０３の後段に、光Ｉ／Ｑ変調器１０７を駆動するための線形ドライバ１０４，１０５を付加しているが、大振幅の信号が出力可能なＤＡＣ１０２，１０３が実現できれば、線形ドライバ１０４，１０５を取り除くことが可能である。線形ドライバ１０４，１０５を取り除くことができれば、トランスミッタ全体の小型化と低消費電力化を期待できる。それゆえ、大振幅の信号を出力できる高速かつ低消費電力なＤＡＣ１０２，１０３の実現が期待されている。
【０００５】
図５、図６に、高速動作に優れる一般的なＤＡＣの構成を示す。図５に示すＤＡＣは、バイナリウェイト型カレント・ステアリングＤＡＣと呼ばれるものである。バイナリウェイト型カレント・ステアリングＤＡＣは、Ｄ型フリップフロップ（以下、Ｄ−ＦＦとする）１D0〜１DN-1と、抵抗２と、スイッチ３D0〜３DN-1と、電流源４D0〜４DN-1とから構成される。Ｄ0〜ＤN-1はＮビットのディジタル入力信号（バイナリ信号）、ＭＳＢは最上位ビット、ＬＳＢは最下位ビット、ＣＬＫはクロック信号、Ｖｏｕｔはアナログ出力信号である。各電流源４D0〜４DN-1は、それぞれ対応するビットの位置Ｌ（ＬはＭＳＢを１番として数えたときのＭＳＢからの順番）に応じた電流値（１／２L-1）・Ｉの電流を流す。
【０００６】
図６に示すＤＡＣは、Ｒ−２Ｒ型カレント・ステアリングＤＡＣと呼ばれるものである。Ｒ−２Ｒ型カレント・ステアリングＤＡＣは、Ｄ−ＦＦ１D0〜１DN-1と、スイッチ３D0〜３DN-1と、電流源５D0〜５DN-1と、抵抗６D0〜６DN-1と、抵抗７D0〜７DN-2とから構成される。各電流源５D0〜５DN-1は、全て同一の電流値Ｉの電流を流す。図５、図６に示したＤＡＣの回路構成は、例えば非特許文献１に開示されている。
【０００７】
図５、図６に示したＤＡＣでは、ディジタル入力信号Ｄ0〜ＤN-1に応じてスイッチ３D0〜３DN-1を同時に駆動（すなわちオン／オフ）して、電流を負荷もしくは負荷網に流すか流さないかを決定し、流した電流を加算してバイナリの重み付けを行うことによって、アナログ出力信号（電圧）Ｖｏｕｔを得る仕組みとなっている。また一般的に、スイッチ駆動のタイミングを揃えるために、スイッチ３D0〜３DN-1の前段にラッチ機能を有する回路であるＤ−ＦＦ１D0〜１DN-1を配置し、同一のクロック信号ＣＬＫによりディジタル入力信号Ｄ0〜ＤN-1をリタイミングした上でスイッチ３D0〜３DN-1の制御端子に入力するようにしている。図５、図６に示したＤＡＣの入出力伝達特性は、以下の式で与えられる。
【０００８】
【数１】
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【０００９】
ディジタル入力信号Ｄ0〜ＤN-1は、それぞれ“０”もしくは“１”で与えられ、スイッチ３D0〜３DN-1のオン／オフ状態を決定する。また、式（１）において、右辺の第２項は、出力振幅レベルを表わし、ディジタル入力信号Ｄ0〜ＤN-1が全て“０”の状態からディジタル入力信号Ｄ0〜ＤN-1が全て“１”の状態までの振幅レベルをとり得ることを意味している。つまり、絶対値として（１＋（２N-1−１）／２N-1）Ｉ・Ｒ  （≒２ＩＲ）の出力フルスケールを確保できることを意味している。
【先行技術文献】
【非特許文献】
【００１０】
【非特許文献１】B.Jalali and S.J.Pearton，“InP HBTs：Growth,Processing,and Applications”，Artech House Publishers，pp.340-343，1994
【発明の概要】
【発明が解決しようとする課題】
【００１１】
図５、図６に示したＤＡＣは、どちらも（１＋（２N-1−１）／２N-1）Ｉ・Ｒ  （≒２ＩＲ）の出力フルスケールを確保できる。図５に示したバイナリウェイト型カレント・ステアリングＤＡＣは、各電流源４D0〜４DN-1にバイナリの重み付けを施し、各電流源４D0〜４DN-1を流れる電流を加算して単一の負荷である抵抗２に流すため、Ｉ・（１＋１／２＋１／４＋１／８＋・・・・＋１／（２N-1））、つまりは２・Ｉ未満のＤＡＣコア回路消費電流で上記出力フルスケールを確保できる。したがって、バイナリウェイト型カレント・ステアリングＤＡＣは、大きな出力振幅を低消費電力で生成できる有効な構成であると言える。
【００１２】
しかしながら、このＤＡＣの構成では電流源そのものにバイナリの重み付けを施すため、その電流値の絶対精度を確保すること、すなわち電流の絶対値が異なる多数の電流源を精度よく実現することが非常に難しく、ＤＡＣとしての線形性確保が難しいという問題があった。特に上位ビット側の電流値のバラツキは、ＤＡＣのアナログ出力レベルに大きな誤差を生みだし、ＤＡＣの線形性を大きく劣化させる要因となる。
【００１３】
また、アナログ出力レベルの精度を合わせるために、図７に示すようなバイナリウェイト型カレント・ステアリングＤＡＣが提案されている。このＤＡＣは、差動構成となっており、Ｄ−ＦＦ１D0〜１DN-1と、スイッチ３D0〜３DN-1と、電流源８D0〜８DN-1と、抵抗９，１０とを有する。このＤＡＣでは、ＬＳＢ側の電流値（１／（２N-1）・Ｉ）を有する単位電流源を用い、上位ビット側にいくにつれて単位電流源を多数並列に接続してバイナリの重みを実現している。すなわち、各電流源８D0〜８DN-1は、それぞれ対応するビットの位置Ｋ（ＫはＬＳＢを１番として数えたときのＬＳＢからの順番）に応じた個数２K-1の単位電流源からなる。しかしながら、図７に示したＤＡＣの構成では、上位ビット側の並列数（単位電流源の数）が膨大になってしまい、回路面積の増大を招くという問題がある。
【００１４】
また、図７に示したＤＡＣでは、スイッチ３D0〜３DN-1をトランジスタで実現している。このようにスイッチ３D0〜３DN-1をトランジスタで構成する場合、各スイッチ３D0〜３DN-1のスイッチング速度を合わせるために、電流密度を全てのトランジスタで同一値にする必要があり、単位電流源の並列数と同数のトランジスタが必要となる。図７の例では、各スイッチ３D0〜３DN-1は、正相側と逆相側の各々が、それぞれ対応するビットの位置Ｋに応じた個数２K-1のトランジスタからなる。したがって、これらの多数のトランジスタも回路面積増大の原因となる。例えば、６ビットのＤＡＣの場合、ＬＳＢとＭＳＢの比は、１：３２であるため、ＭＳＢ側には３２並列の単位電流源とスイッチ用トランジスタが必要になる。
【００１５】
さらに、回路面積の増大を許容したとしても、スイッチ３D0〜３DN-1を構成するトランジスタの数が各ビットによって異なり、リタイミング用に設けたＤ−ＦＦ１D0〜１DN-1の負荷条件に大きなバラツキ、すなわち上位ビット側のＤ−ＦＦほど大きな負荷を駆動しなければならないというバラツキが生じるため、スイッチ３D0〜３DN-1を駆動する波形品質にもバラツキが生じ、最終的なアナログ出力に歪みをもたらしてしまうという問題がある。
【００１６】
以上のように、図５に示したＤＡＣの構成では、低消費電力で出力振幅を確保できるという利点があるが、素子のバラツキの影響を非常に受けやすく、静的な線形性劣化を招きやすい。また、図７に示したように、線形性劣化を回避する手段を講じると、回路面積が増大すると共に、動的な線形性劣化が生じるという問題点があった。
【００１７】
一方、図６に示したＲ−２Ｒ型カレント・ステアリングＤＡＣでは、各電流源５D0〜５DN-1の電流値が全て単一の値となっているため、電流源５D0〜５DN-1に関しては相対精度さえ確保できていればよい。また、各スイッチ３D0〜３DN-1をトランジスタで構成する場合、全て単一のトランジスタで構成することができる。また、図６に示したＤＡＣの構成では、バイナリの重み付けは抵抗６D0〜６DN-1，７D0〜７DN-2からなるＲ−２Ｒ抵抗ラダーで実現される。このＲ−２Ｒ抵抗ラダーは、単一の抵抗値Ｒの抵抗を用いて実現することが可能であり、精度の確保が比較的容易である。
【００１８】
したがって、Ｒ−２Ｒ型カレント・ステアリングＤＡＣは、バイナリウェイト型カレント・ステアリングＤＡＣよりも素子バラツキ耐性が高く、出力の線形性を確保しやすい構成であると言える。ただし、Ｒ−２Ｒ型カレント・ステアリングＤＡＣでは、バイナリウェイト型に比べ、同様の出力フルスケールを達成するためにはＤＡＣコア回路部の消費電流が約Ｎ／２倍のＮ・Ｉとなってしまうという問題点があった。
【００１９】
本発明は、上記課題を解決するためになされたもので、出力の線形性と低消費電力性をバランスよく達成しながら大出力振幅のアナログ信号が生成可能な高速のカレント・ステアリング型のＤＡＣを提供することを目的とする。
【課題を解決するための手段】
【００２０】
本発明のディジタル／アナログ変換器は、ディジタル入力信号をビット毎に保持する複数のラッチ回路と、各ラッチ回路のビット毎の出力に応じてオン／オフする複数のスイッチと、入力端子に第１の電源電位が与えられるＲ−２Ｒ抵抗ラダーと、一端が前記スイッチの出力端子に接続され、他端に第２の電源電位が与えられる複数の電流源とから構成され、前記複数の電流源は、Ｎビット（Ｎは３以上の整数）のディジタル入力信号のうち上位Ｍビット（Ｍは２以上の整数で、Ｍ＜Ｎ）に対応する各電流源の電流値Ｉに対して、残りの（Ｍ−Ｎ）ビットに対応する各電流源の電流値が、対応するビットに応じて重み付けされ、前記Ｒ−２Ｒ抵抗ラダーは、上位Ｍビットに対応するＭ個の出力端子がそれぞれのビットに対応する前記スイッチの入力端子に接続され、さらにＭＳＢに対応する出力端子がアナログ出力端子に接続され、上位Ｍビットのうちの最下位ビットに対応する出力端子が前記（Ｍ−Ｎ）ビットに対応する前記スイッチの入力端子に接続されることを特徴とするものである。
【００２１】
また、本発明のディジタル／アナログ変換器において、前記複数の電流源のうち、前記（Ｍ−Ｎ）ビットに対応する電流源は、それぞれ対応するビットの位置Ｋ（ＫはＬＳＢからの順番）に応じた個数２K-1の単位電流源で構成されることを特徴とするものである。
また、本発明のディジタル／アナログ変換器において、前記Ｒ−２Ｒ抵抗ラダーは、Ｒ−２Ｒ抵抗ラダーの入力端子とＲ−２Ｒ抵抗ラダーのＭ個の出力端子との間に設けられたＭ個の第１の抵抗と、Ｒ−２Ｒ抵抗ラダーの隣り合う出力端子間に設けられた（Ｍ−１）個の第２の抵抗とからなることを特徴とするものである。
【発明の効果】
【００２２】
本発明によれば、上位Ｍビット側のバイナリの重み付け加算の演算をＲ−２Ｒ抵抗ラダーで行い、残りの（Ｍ−Ｎ）ビット側の演算をバイナリウェイト型と同様の電流源の電流値で行うような構成にすることで、バイナリウェイト型ＤＡＣよりも素子バラツキ耐性が高く出力の線形性に優れ、かつＲ−２Ｒ型ＤＡＣよりも低消費電力性に優れ、大出力振幅のアナログ信号が生成可能な高速ＤＡＣを実現することができる。
【図面の簡単な説明】
【００２３】
【図１】本発明の第１の実施の形態に係るディジタル／アナログ変換器の構成を示すブロック図である。
【図２】本発明の第２の実施の形態に係るディジタル／アナログ変換器の構成を示すブロック図である。
【図３】本発明の第１、第２の実施の形態におけるＲ−２Ｒ抵抗ラダーの構成法を説明する図である。
【図４】光ディジタルトランシーバのトランスミッタの構成の１例を示すブロック図である。
【図５】従来のディジタル／アナログ変換器の構成を示すブロック図である。
【図６】従来の別のディジタル／アナログ変換器の構成を示すブロック図である。
【図７】従来の別のディジタル／アナログ変換器の構成を示すブロック図である。
【発明を実施するための形態】
【００２４】
［第１の実施の形態］
以下、本発明の実施の形態について図面を参照して説明する。図１は本発明の第１の実施の形態に係るＤＡＣの構成を示すブロック図である。本実施の形態のＤＡＣは、Ｎ＝６ビットのディジタル入力信号（バイナリ信号）Ｄ0〜Ｄ5を入力とするものであり、ラッチ回路であるＤ−ＦＦ１D0〜１D5と、制御端子にＤ−ＦＦ１D0〜１D5の出力が入力されるスイッチ３D0〜３D5と、一端がスイッチ３D0〜３D5の出力端子に接続され、他端が接地された電流源１１D0〜１１D5と、Ｒ−２Ｒ抵抗ラダー１２とから構成される。
【００２５】
Ｄ−ＦＦ１D0〜１D5は、ディジタル入力信号Ｄ0〜Ｄ5のデータレート周波数と同一周波数のクロック信号ＣＬＫの立ち上がりに同期してディジタル入力信号Ｄ0〜Ｄ5を保持して出力し、クロック信号ＣＬＫの次の立ち上がりまで出力を維持する。
スイッチ３D0〜３D5は、Ｄ−ＦＦ１D0〜１D5の出力が“１”のときにオンとなり、Ｄ−ＦＦ１D0〜１D5の出力が“０”のときにオフとなる。ただし、Ｄ−ＦＦ１D0〜１D5の出力が“０”のときにオンとなり、Ｄ−ＦＦ１D0〜１D5の出力が“１”のときにオフとなるようにしても構わない。
【００２６】
上位２ビットに対応する電流源１１D4，１１D5は、電流値Ｉの電流を流す。一方、電流源１１D0〜１１D3は、それぞれ対応するビットの位置Ｌ（ＬはＭＳＢを１番として数えたときのＭＳＢからの順番）に応じた電流値（１／２L-2）・Ｉの電流を流す。
【００２７】
Ｒ−２Ｒ抵抗ラダー１２は、一端がＲ−２Ｒ抵抗ラダー１２の入力端子１２ａに接続され、他端がＲ−２Ｒ抵抗ラダー１２の第２の出力端子１２ｃに接続された抵抗１３D4と、一端が入力端子１２ａに接続され、他端がＲ−２Ｒ抵抗ラダー１２の第１の出力端子１２ｂに接続された抵抗１３D5と、一端が第１の出力端子１２ｂに接続され、他端が第２の出力端子１２ｃに接続された抵抗１４D5とから構成される。抵抗１３D4，１４D5の抵抗値はＲ、抵抗１３D5の抵抗値は２Ｒである。Ｒ−２Ｒ抵抗ラダー１２の入力端子１２ａには電源電圧ＶＣＣが与えられ、第１の出力端子１２ｂはスイッチ３D5の入力端子およびＤＡＣのアナログ出力端子に接続され、第２の出力端子１２ｃはスイッチ３D0〜３D4の入力端子に接続される。
【００２８】
以上のＤＡＣの構成において、下記の式（２）のとおり節点方程式を立て、Ｖｏｕｔについて解くと、一般的なバイナリウェイト型やＲ−２Ｒ型と同様の入出力伝達特性を実現できることが確認できる。つまり、本実施の形態の構成を用いれば、バイナリの重み付け加算の演算を、Ｄ4，Ｄ5の上位２ビットについてのみＲ−２Ｒ抵抗ラダー１２で行い、残りの下位ビットＤ0〜Ｄ3についてはバイナリウェイト型と同様に、電流源１１D0〜１１D3の電流値で行うことが可能になる。
【００２９】
【数２】
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【００３０】
式（２）におけるＶ1はＲ−２Ｒ抵抗ラダー１２の第２の出力端子１２ｃの電圧である。本実施の形態の構成により、アナログ出力に最も大きな誤差をもたらす最上位２ビット分の演算を素子バラツキ耐性の高い構成で行うことが可能となり、バイナリウェイト型に比べ出力の線形性の改善を図ることができる。
【００３１】
また、本実施の形態では、下位ビットＤ0〜Ｄ3側について図７で説明したような精度向上の手法を適用することができる。つまり、各電流源１１D0〜１１D3をそれぞれ対応するビットの位置Ｋ（ＫはＬＳＢを１番として数えたときのＬＳＢからの順番）に応じた個数２K-1の単位電流源で構成し、各スイッチ３D0〜３D3をそれぞれ対応するビットの位置Ｋに応じた個数２K-1のトランジスタで構成してもよい。このような精度向上の手法を適用したとしても、その素子数・面積の増加は、バイナリウェイト型のＤＡＣに精度向上の手法を適用した場合の半分以下に抑えることができる。
【００３２】
また、本実施の形態のＤＡＣの消費電流は、一般式としてＩ・（１＋１／２＋１／４＋１／８＋・・・・＋１／（２N-2））となり、３・Ｉ未満で前述の出力フルスケールを確保することができる。この消費電流は、バイナリウェイト型と比べるとやや増加はするものの、Ｒ−２Ｒ型と比べると大幅な低減が可能となることを示している。
以上のように、本実施の形態では、バイナリウェイト型のＤＡＣおよびＲ−２Ｒ型のＤＡＣのそれぞれの欠点を緩和することが可能となり、出力の線形性と低消費電力性のバランスが良く、大出力振幅が達成可能な高速ＤＡＣを実現することができる。
【００３３】
［第２の実施の形態］
次に、本発明の第２の実施の形態について説明する。図２は本発明の第２の実施の形態に係るＤＡＣの構成を示すブロック図であり、図１と同一の構成には同一の符号を付してある。本実施の形態のＤＡＣは、Ｄ−ＦＦ１D0〜１D5と、スイッチ３D0〜３D5と、一端がスイッチ３D0〜３D5の出力端子に接続され、他端が接地された電流源１５D0〜１５D5と、Ｒ−２Ｒ抵抗ラダー１６とから構成される。
【００３４】
上位３ビットに対応する電流源１５D3，１５D4，１５D5は、電流値Ｉの電流を流す。一方、電流源１５D0〜１５D2は、それぞれ対応するビットの位置Ｌに応じた電流値（１／２L-3）・Ｉの電流を流す。
【００３５】
Ｒ−２Ｒ抵抗ラダー１６は、一端がＲ−２Ｒ抵抗ラダー１６の入力端子１６ａに接続され、他端がＲ−２Ｒ抵抗ラダー１６の第３の出力端子１６ｄに接続された抵抗１７D3と、一端が入力端子１６ａに接続され、他端がＲ−２Ｒ抵抗ラダー１６の第２の出力端子１６ｃに接続された抵抗１７D4と、一端が入力端子１６ａに接続され、他端がＲ−２Ｒ抵抗ラダー１６の第１の出力端子１６ｂに接続された抵抗１７D5と、一端が第２の出力端子１６ｃに接続され、他端が第３の出力端子１６ｄに接続された抵抗１８D4と、一端が第１の出力端子１６ｂに接続され、他端が第２の出力端子１６ｃに接続された抵抗１８D5とから構成される。抵抗１７D3，１８D4，１８D5の抵抗値はＲ、抵抗１７D4，１７D5の抵抗値は２Ｒである。Ｒ−２Ｒ抵抗ラダー１６の入力端子１６ａには電源電圧ＶＣＣが与えられ、第１の出力端子１６ｂはスイッチ３D5の入力端子およびＤＡＣのアナログ出力端子に接続され、第２の出力端子１６ｃはスイッチ３D4の入力端子に接続され、第３の出力端子１６ｄはスイッチ３D0〜３D3の入力端子に接続される。
【００３６】
以上のＤＡＣの構成において、下記の式（３）のとおり節点方程式を立て、Ｖｏｕｔについて解くと、第１の実施の形態と同様の入出力伝達特性を実現できることが確認できる。つまり、本実施の形態の構成を用いれば、バイナリの重み付け加算の演算を、Ｄ3〜Ｄ5の上位３ビットについてのみＲ−２Ｒ抵抗ラダー１６で行い、残りの下位ビットＤ0〜Ｄ2についてはバイナリウェイト型と同様に、電流源１５D0〜１５D2の電流値で行うことが可能になる。
【００３７】
【数３】
2012151728.tif 000005
【００３８】
本実施の形態によれば、第１の実施の形態に比べて出力の線形性の更なる改善が期待できる。また、本実施の形態のＤＡＣの消費電流は、一般式としてＩ・（３＋１／２＋１／４＋１／８＋・・・・＋１／（２N-3））となり、４・Ｉ未満で前述の出力フルスケールを確保することができる。
【００３９】
なお、第１、第２の実施の形態の構成に限らず、任意の上位ビットＭ側（Ｍは２以上の整数で、Ｍ＜Ｎ）のバイナリの重み付け加算の演算をＲ−２Ｒ抵抗ラダーで行い、残りの下位ビット側の演算をバイナリウェイト型と同様の電流源の電流値で行うようにしてもよいことは言うまでもない。
【００４０】
ここで、第１、第２の実施の形態で用いたＲ−２Ｒ抵抗ラダーの構成法について説明する。図３（Ａ）〜図３（Ｃ）はＲ−２Ｒ抵抗ラダーの構成法を説明する図である。第１の実施の形態のＲ−２Ｒ抵抗ラダー１２は、図１および図３（Ａ）に示すように、入力端子１２ａと２個の出力端子１２ｃ，１２ｂとの間に設けられた２個の第１の抵抗１３D4，１３D5と、隣り合う出力端子間に設けられた１個の第２の抵抗１４D5とからなる。第２の実施の形態のＲ−２Ｒ抵抗ラダー１６は、図２および図３（Ｂ）に示すように、入力端子１６ａと３個の出力端子１６ｄ，１６ｃ，１６ｂとの間に設けられた３個の第１の抵抗１７D3，１７D4，１７D5と、隣り合う出力端子間に設けられた２個の第２の抵抗１８D4，１８D5とからなる。つまり、上位Ｍビットについてのバイナリの重み付け加算の演算をＲ−２Ｒ抵抗ラダーで行う場合、Ｒ−２Ｒ抵抗ラダーは、Ｍ個の第１の抵抗と、（Ｍ−１）個の第２の抵抗とから構成される。
【００４１】
このとき、上位Ｍビットのうちの最下位ビットに対応する第１の抵抗の抵抗値はＲ、残りの第１の抵抗の抵抗値は２Ｒである。したがって、第１の実施の形態の場合、抵抗１３D4の抵抗値がＲ、抵抗１３D5の抵抗値が２Ｒとなっており、第２の実施の形態の場合、抵抗１７D3の抵抗値がＲ、抵抗１７D4，１７D5の抵抗値が２Ｒとなっている。また、第２の抵抗の抵抗値は全てＲである。
【００４２】
なお、上位Ｍビットに対応するＲ−２Ｒ抵抗ラダーのＭ個の出力端子が、それぞれのビットに対応するスイッチの入力端子に接続され、さらに上位Ｍビットのうちの最下位ビットに対応する出力端子が、残りの（Ｍ−Ｎ）ビットに対応するスイッチ、すなわちバイナリウェイト型の演算を行う電流源と繋がっているスイッチの入力端子に接続される。以上の構成法によるＲ−２Ｒ抵抗ラダーを、一般的に表すと、図３（Ｃ）のような構成となる。
【００４３】
また、第１、第２の実施の形態では、単相入出力型のＤＡＣを例に挙げて説明しているが、本発明を差動構成のＤＡＣに適用してもよいことは言うまでもない。
【産業上の利用可能性】
【００４４】
本発明は、カレント・ステアリング型のディジタル／アナログ変換器に適用することができる。
【符号の説明】
【００４５】
１D0〜１D5…Ｄ型フリップフロップ、３D0〜３D5…スイッチ、１１D0〜１１D5，１５D0〜１５D5…電流源、１２，１６…Ｒ−２Ｒ抵抗ラダー、１３D4，１３D5，１４D5，１７D3，１７D4，１７D5，１８D4，１８D5…抵抗。
【図１】
2012151728.tif 000006
【図２】
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【図３】
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【図４】
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【図５】
2012151728.tif 000010
【図６】
2012151728.tif 000011
【図７】
2012151728.tif 000012