(57)【要約】【課題】ＤＲＡＭやその制御装置を含むシステム全体の消費電力をより適正に抑制する。【解決手段】ＤＲＡＭ３０がアクセスされておらず且つＤＲＡＭ３０へのマスター２２からのアクセスが要求されていない無アクセス状態を検出し、タイマー５５によって無アクセス状態の継続時間ＴｎがＤＲＡＭ３０のリフレッシュ動作を実行する予め設定されたクロック数に相当する所定のリフレッシュ周期より十分に短い時間として予め設定された第１のモード移行時間Ｔｍ１になったと判定したときには、省電力制御回路５６によってＤＲＡＭ３０がパワーダウンモードとなるようメモリー制御部４２のコマンド制御回路４６に指令する。これにより、ＤＲＡＭ３０がアクセスされていない状態のときにより短い経過時間でＤＲＡＭ３０を低消費電力用の動作モードに移行させることができる。【選択図】図２
2012164045.tif 000002
【特許請求の範囲】
【請求項１】
ＤＲＡＭへの複数のマスターからのアクセスと、前記ＤＲＡＭが有する低消費電力用のパワーダウンモードおよび該パワーダウンモードより消費電力が低いセルフリフレッシュモードを含む複数の動作モードの切り替えと、を制御するメモリー制御部と、
前記ＤＲＡＭがアクセスされておらず且つ該ＤＲＡＭへの複数のマスターからのアクセスが要求されていない無アクセス状態を検出する状態検出部と、
システムクロックに応じて時間を計測するタイマー部と、
前記タイマー部により計測された時間を用いて、前記状態検出部により検出された無アクセス状態の継続時間が前記ＤＲＡＭのリフレッシュ動作を実行する所定クロック数分の周期より短い時間として予め設定されたモード移行時間になったと判定したときには、前記ＤＲＡＭが前記パワーダウンモードとなるよう前記メモリー制御部に指令する制御指令部と、
を備えるメモリー制御装置。
【請求項２】
請求項１記載のメモリー制御装置であって、
前記制御指令部は、前記タイマー部により計測された時間を用いて、前記状態検出部により検出された無アクセス状態の継続時間が前記モード移行時間より長い時間として予め設定された第２のモード移行時間になったと判定したときには、前記ＤＲＡＭが前記セルフリフレッシュモードとなるよう前記メモリー制御部に指令する、
メモリー制御装置。
【請求項３】
請求項２記載のメモリー制御装置であって、
前記制御指令部は、前記タイマー部により計測された時間を用いて、前記ＤＲＡＭが前記セルフリフレッシュモードにある状態の継続時間が予め設定された供給停止時間になったと判定したときには、前記ＤＲＡＭへのクロック供給を停止する、
メモリー制御装置。
【請求項４】
請求項３記載のメモリー制御装置であって、
前記ＤＲＡＭに供給されるクロック信号は差動信号であり、
前記制御指令部は、前記ＤＲＡＭへのクロック供給を停止するときには、前記ＤＲＡＭに供給されるクロック信号を構成する２つの信号を共にロー状態とする、
メモリー制御装置。
【請求項５】
請求項３または４記載のメモリー制御装置であって、
前記制御指令部は、前記タイマー部により計測された時間を用いて、前記ＤＲＡＭが前記セルフリフレッシュモードにある状態の継続時間が前記供給停止時間より長い時間として予め設定された第２の供給停止時間になったと判定したときには、前記メモリー制御部へのクロック供給を停止する、
メモリー制御装置。
【請求項６】
請求項５記載のメモリー制御装置であって、
前記メモリー制御部は、物理層インターフェース部を介して前記ＤＲＡＭにクロックを含む信号を出力し、
前記制御指令部は、前記タイマー部により計測された時間を用いて、前記ＤＲＡＭが前記セルフリフレッシュモードにある状態の継続時間が前記供給停止時間以上で前記第２の供給停止時間以下の時間として予め設定された第３の供給停止時間になったと判定したときには、前記物理層インターフェース部へのクロック供給を停止する、
メモリー制御装置。
【請求項７】
請求項１ないし６のいずれか１つの請求項に記載のメモリー制御装置であって、
前記モード移行時間は、前記ＤＲＡＭに供給されるクロック信号の一周期に相当する時間である、
メモリー制御装置。
【請求項８】
請求項１ないし７のいずれか１つの請求項に記載のメモリー制御装置であって、
前記制御指令部は、前記状態検出部により前記ＤＲＡＭへの複数のマスターからのアクセスが要求されている状態が検出されたときには、前記ＤＲＡＭが複数のマスターからアクセス可能な状態となるよう前記メモリー制御部に指令する、
メモリー制御装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリー制御装置に関する。
【背景技術】
【０００２】
従来、この種のメモリー制御装置としては、ＣＰＵなどのホストからシンクロナスＤＲＡＭ（ＳＤＲＡＭ）へのアクセスを制御すると共に、消費電力を低減するためのパワーダウン状態および最も消費電力が低いセルフリフレッシュ状態を含む、ＳＤＲＡＭが有する複数の動作状態の切り替えを制御するものが提案されている（例えば、特許文献１参照）。この装置では、ホストからＳＤＲＡＭへのアクセスがないアイドル状態およびパワーダウン状態の期間中に、発生したリフレッシュ時間告知信号の回数が予め設定された回数に達したときに、ホストからのアクセス発生までＤＲＡＭをセルフリフレッシュ状態とする。これにより、ＳＤＲＡＭがアイドル状態にあるときの消費電力を低減するものとしている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００２−２３０９７０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ＤＲＡＭの制御装置では、ＤＲＡＭやその制御装置を含むシステム全体の消費電力を低減することが重要な課題の一つとされている。このため、ＤＲＡＭ自体が有する複数の動作モードのうち、上述の装置のように、最も消費電力が低いセルフリフレッシュモードを活用することも考えられるが、セルフリフレッシュモードに一旦移行すると、ＣＰＵなどの複数のマスターからのアクセスが可能な状態に復帰するのにある程度の時間を要し、ＤＲＡＭにアクセスできない時間が長くなることから、過度に短い周期でセルフリフレッシュモードに移行すると、迅速に処理すべきアクセス要求に対応できなくなってしまう。
【０００５】
本発明のメモリー制御装置は、ＤＲＡＭやその制御装置を含むシステム全体の消費電力をより適正に抑制することを主目的とする。
【０００６】
本発明のメモリー制御装置は、上述の主目的を達成するために以下の手段を採った。
【課題を解決するための手段】
【０００７】
本発明のメモリー制御装置は、
ＤＲＡＭへの複数のマスターからのアクセスと、前記ＤＲＡＭが有する低消費電力用のパワーダウンモードおよび該パワーダウンモードより消費電力が低いセルフリフレッシュモードを含む複数の動作モードの切り替えと、を制御するメモリー制御部と、
前記ＤＲＡＭがアクセスされておらず且つ該ＤＲＡＭへの複数のマスターからのアクセスが要求されていない無アクセス状態を検出する状態検出部と、
システムクロックに応じて時間を計測するタイマー部と、
前記タイマー部により計測された時間を用いて、前記状態検出部により検出された無アクセス状態の継続時間が前記ＤＲＡＭのリフレッシュ動作を実行する所定クロック数分の周期より短い時間として予め設定されたモード移行時間になったと判定したときには、前記ＤＲＡＭが前記パワーダウンモードとなるよう前記メモリー制御部に指令する制御指令部と、
を備えることを要旨とする。
【０００８】
この本発明のメモリー制御装置では、ＤＲＡＭがアクセスされておらず且つＤＲＡＭへの複数のマスターからのアクセスが要求されていない無アクセス状態を検出する。そして、システムクロックに応じて時間を計測するタイマー部により計測された時間を用いて、検出された無アクセス状態の継続時間がＤＲＡＭのリフレッシュ動作を実行する所定クロック数の周期より短い時間として予め設定されたモード移行時間になったと判定したときには、ＤＲＡＭがパワーダウンモードとなるようメモリー制御部に指令する。したがって、ＤＲＡＭがアクセスされていない状態のときにリフレッシュ動作を実行する所定クロック数分の周期より短い時間の経過でパワーダウンモードに移行するから、所定クロック数分の周期の１回や複数回に相当する時間の経過でセルフリフレッシュモードに移行するものに比して、ＤＲＡＭがアクセスされていない状態のときにより短い経過時間でＤＲＡＭを低消費電力用の動作モードに移行させることができる。また、ＤＲＡＭがアクセスされていない状態でＤＲＡＭへの複数のマスターからのアクセス要求がない状態を検出するから、単にＤＲＡＭがアクセスされていない状態を検出するものに比して、より適正なタイミングでＤＲＡＭを低消費電力用の動作モードに移行させることができる。この結果、ＤＲＡＭやその制御装置を含むシステム全体の消費電力をより適正に抑制することができる。ここで、「モード移行時間」としては、複数のマスターからＤＲＡＭへの１回のアクセスに要する最短時間より短い時間や、ＤＲＡＭに供給されるクロック信号の一周期に相当する時間などを用いることができる。
【０００９】
こうした本発明のメモリー制御装置において、前記制御指令部は、前記タイマー部により計測された時間を用いて、前記状態検出部により検出された無アクセス状態の継続時間が前記モード移行時間より長い時間として予め設定された第２のモード移行時間になったと判定したときには、前記ＤＲＡＭが前記セルフリフレッシュモードとなるよう前記メモリー制御部に指令する、ものとすることもできる。こうすれば、ＤＲＡＭをパワーダウンモードに移行させた後にセルフリフレッシュモードに移行させることができる。この結果、ＤＲＡＭの消費電力をより低減することができる。ここで、「第２のモード移行時間」としては、セルフリフレッシュモードからＤＲＡＭが複数のマスターからアクセス可能な状態に復帰するのに要する時間に基づいて予め設定された時間などを用いることができる。
【００１０】
このＤＲＡＭがセルフリフレッシュモードとなるよう指令する態様の本発明のメモリー制御装置において、前記制御指令部は、前記タイマー部により計測された時間を用いて、前記ＤＲＡＭが前記セルフリフレッシュモードにある状態の継続時間が予め設定された供給停止時間になったと判定したときには、前記ＤＲＡＭへのクロック供給を停止する、ものとすることもできる。こうすれば、ＤＲＡＭをセルフリフレッシュモードに移行させた後に、ＤＲＡＭへのクロック信号の信号ラインでの電力消費を抑制することができる。この場合、前記ＤＲＡＭに供給されるクロック信号は差動信号であり、前記制御指令部は、前記ＤＲＡＭへのクロック供給を停止するときには、前記ＤＲＡＭに供給されるクロック信号を構成する２つの信号を共にロー状態とする、ものとすることもできる。こうすれば、ＤＲＡＭに供給される差動信号としてのクロック信号を構成する２つ信号をそれぞれロー状態とハイ状態とするものに比して、ＤＲＡＭへのクロック信号の信号ライン間に接続された終端抵抗での電力消費を抑制することができる。
【００１１】
このセルフリフレッシュモードにあるＤＲＡＭへのクロック供給を停止する態様の本発明のメモリー制御装置において、前記制御指令部は、前記タイマー部により計測された時間を用いて、前記ＤＲＡＭが前記セルフリフレッシュモードにある状態の継続時間が前記供給停止時間より長い時間として予め設定された第２の供給停止時間になったと判定したときには、前記メモリー制御部へのクロック供給を停止する、ものとすることもできる。こうすれば、ＤＲＡＭをセルフリフレッシュモードに移行させてＤＲＡＭへのクロック供給を停止した後に、メモリー制御部へのクロック信号の信号ラインでの電力消費を抑制することができる。
【００１２】
このメモリー制御部へのクロック供給を停止する態様の本発明のメモリー制御装置において、前記メモリー制御部は、物理層インターフェース部を介して前記ＤＲＡＭにクロックを含む信号を出力し、前記制御指令部は、前記タイマー部により計測された時間を用いて、前記ＤＲＡＭが前記セルフリフレッシュモードにある状態の継続時間が前記供給停止時間以上で前記第２の供給停止時間以下の時間として予め設定された第３の供給停止時間になったと判定したときには、前記物理層インターフェース部へのクロック供給を停止する、ものとすることもできる。こうすれば、ＤＲＡＭをセルフリフレッシュモードに移行させた後に、ＤＲＡＭへのクロック供給を停止するタイミングやメモリー制御部へのクロック供給を停止するタイミングなどの後に、物理層インターフェース部へのクロック信号の信号ラインでの電力消費を抑制することができる。
【００１３】
また、本発明のメモリー制御装置において、前記制御指令部は、前記状態検出部により前記ＤＲＡＭへの複数のマスターからのアクセスが要求されている状態が検出されたときには、前記ＤＲＡＭが複数のマスターからアクセス可能な状態となるよう前記メモリー制御部に指令する、ものとすることもできる。ここで、「複数のマスターからアクセス可能な状態」には、アイドル状態が含まれる。
【図面の簡単な説明】
【００１４】
【図１】プリンター１０の構成の概略を示す構成図。
【図２】メモリー制御装置４０を含む制御系の構成を示すブロック図。
【図３】ＤＲＡＭ３０の低消費電力用の動作モードへの移行を説明する説明図。
【図４】省電力制御部５０による省電力制御の一例を示すフローチャート。
【発明を実施するための形態】
【００１５】
次に、本発明の実施の形態を図面を用いて説明する。図１はマルチファンクションプリンタとしてのプリンター１０の構成の概略を示す構成図であり、図２はプリンター１０のメインコントローラー１２に実装した本発明の一実施形態であるメモリー制御装置４０を含む制御系の構成を示すブロック図である。
【００１６】
プリンター１０は、図１に示すように、装置全体を制御するメインコントローラー１２と、インクを用紙に吐出することにより印刷を行なう印刷機構１４と、原稿を光学的に読み取って画像データを生成するスキャナー機構１５と、液晶による表示部や複数のボタンを有する操作パネル１６と、スロットに挿入されたメモリーカードとの間でデータをやり取りするメモリーカードコントローラー１７と、ＵＳＢケーブル等を介して接続された外部機器との間でデータをやり取りするＵＳＢコントローラー１８とを備え、これらが図示しないバスを介して電気的に接続され、外部電源からの電力供給を受けて作動する。
【００１７】
メインコントローラー１２は、ＣＰＵ２０を中心とするマイクロプロセッサとして構成されており、印刷処理やスキャン処理などの各種処理プログラムを記憶したＲＯＭ２１と、印刷データやスキャンデータなどの各種データを一時的に記憶するＤＲＡＭ３０およびＤＲＡＭ３０の制御を司るメモリー制御装置４０とを備える。ＤＲＡＭ３０は、実施形態では、例えばＤＤＲ１やＤＤＲ２，ＤＤＲ３などのＤＤＲ−ＳＤＲＡＭ（Double Data Rate SDRAM）を用いるものとした。また、ＣＰＵ２０やメモリー制御装置４０は、図示しないクロック生成回路からシステムクロックの供給を受けて作動するものとした。
【００１８】
メモリー制御装置４０は、図２に示すように、ＣＰＵ２０を含む複数のマスター２２（例えば、ＣＰＵ２０の他にメモリーカードコントローラー１７やＵＳＢコントローラー１８など）により要求されるＤＲＡＭ３０へのアクセスを制御すると共にＤＲＡＭ３０が有する複数の動作モードの切り替えを制御するメモリー制御部４２と、主にＤＲＡＭ３０の消費電力を低減するよう動作モードの切り替えをメモリー制御部４２に指令する省電力制御部５０とを備える。
【００１９】
メモリー制御部４２は、ＣＰＵ２０を含む複数のマスター２２からの要求を受け付けて優先順位に応じて調停するマスター要求調停回路４４と、ＣＰＵ２０により設定可能にレジスター回路４５に記憶された各種レジスタ値を用いて、マスター要求調停回路４４からの要求に応じてＤＲＡＭ３０に各種コマンドやアドレス信号，データ信号を出力すると共にＤＲＡＭ３０からのデータ信号をマスター２２側に出力するコマンド制御回路４６とを備え、マスター２２からの要求に応じてＤＲＡＭ３０のセルに記憶されたデータの読み書きを制御する。さらに、メモリー制御部４２は、コマンド制御回路４６からＤＲＡＭ３０に各種コマンドを出力することによって、データを読み出すリードモードやデータを書き込むライトモードなどの基本動作モードを含む、ＤＲＡＭ３０が有する各種動作モードの切り替えを制御する。
【００２０】
省電力制御部５０は、ＤＲＡＭ３０にマスター２２からアクセスが要求されているか否かをマスター要求調停回路４４への信号を監視することによって検出するアクセス検出回路５２と、システムクロックに応じて種々の時間を計測してイベント信号を出力するタイマー５５と、ＣＰＵ２０により設定可能にレジスター回路５３に記憶された各種レジスタ値を用いて、ＤＲＡＭ３０が有する複数の動作モードのうち低消費電力用のパワーダウンモード（アイドル状態から移行可能なプリチャージパワーダウンモード）への移行やパワーダウンモードより消費電力が低いセルフリフレッシュモードへの移行をコマンド制御回路４６に指令する省電力制御回路５６と、ＤＲＡＭ３０に入力するクロック信号を制御するクロック制御信号を出力するクロック制御回路５７とを備える。また、コマンド制御回路４６及びクロック制御回路５７とＤＲＡＭ３０との間には、実施形態では、物理層インターフェースとしてのＤＤＲ−ＰＨＹ（DDR Physical Interface、以下ではＰＨＹという）３２が介在する。なお、メモリー制御部４２とＰＨＹ３２とは、それぞれ信号ライン６０と信号ライン６４とにより図示しないクロック生成回路から供給されるシステムクロックに同期して作動する。図示しないクロック生成回路から信号ライン６４によりシステムクロックを入力したＰＨＹ３２から、ＤＲＡＭ３０へのクロック信号の供給／停止は、クロック制御回路５７から出力されてＰＨＹ３２に入力されるクロック制御信号によって制御される。ＰＨＹ３２とＤＲＡＭ３０とを接続する信号ライン６６は、２本の導線を有して作動信号としての２つのクロック信号をＤＲＡＭ３０に供給し、２本の導線間のＤＲＡＭ３０側の終端に信号の反射を抑制するための差動終端抵抗６７が接続されている。省電力制御回路５６は、メモリー制御部４２のマスター要求調停回路４４およびコマンド制御回路４６と種々の情報をやり取りしている。また、省電力制御部５０は、タイマー５５を含め、信号ライン６２により図示しないクロック生成回路から供給されるシステムクロックに同期して作動する。以下、省電力制御部５０の動作および機能についてより詳細に説明する。
【００２１】
図３は、ＤＲＡＭ３０の低消費電力用の動作モードへの移行を説明する説明図である。省電力制御部５０は、図示するように、ＤＲＡＭ３０を基本動作モードからパワーダウンモードやセルフリフレッシュモードに移行させると共に、ＤＲＡＭ３０やメモリー制御部４２へのクロック供給を停止することによって、省電力制御を行なう。実施形態では、ＤＲＡＭ３０やメモリー制御装置４０を含む制御系全体の消費電力を低減する程度を省電力レベルで表すものとし、省電力レベルは、消費電力が低減されない基本動作モードにある状態を基準となるレベル０と称し、レベル１，２，３，４の順に、レベル０より消費電力が低くなる（省電力の程度が大きくなる）ものとした。また、基本動作モードには、リードモードやライトモードでＤＲＡＭ３０がアクセスされているアクセス状態や、ＤＲＡＭ３０がアクセスされていないアイドル状態が含まれる。なお、パワーダウンモードおよびセルフリフレッシュモードでは、内部クロックを非活性にして消費電力を低減し、セルフリフレッシュモードでは、さらに予め設定されたクロック数に相当する所定のリフレッシュ周期毎に自動的にリフレッシュ動作を実行する。これらの動作モードの詳細については、本発明の中核をなさないためこれ以上の説明を省略する。
【００２２】
図４は、省電力制御部５０による省電力制御の一例を示すフローチャートである。このフローチャートは、アクセス検出回路５２によってＤＲＡＭ３０がアクセスされていないアイドル状態且つＤＲＡＭ３０へのマスター２２からのアクセスが要求されていない状態（以下、無アクセス状態という）が検出されたとき以降の省電力制御部５０の動作を説明するためのものである。また、このフローチャートは、ＤＲＡＭ３０へのマスター２２からのアクセス要求が検出された旨の信号をアクセス検出回路５２から省電力制御回路５６が入力したときに中断される。アクセス検出回路５２によるＤＲＡＭ３０のアイドル状態の検出は、省電力制御回路５６を介してコマンド制御回路４６からＤＲＡＭ３０の状態を示す信号を入力することにより行なうことができる。
【００２３】
省電力制御では、まず、アクセス検出回路５２が無アクセス状態を検出した旨を示す信号をタイマー５５に出力し、この信号を入力したタイマー５５によって無アクセス状態の継続時間Ｔｎの計測を開始し（ステップＳ１００）、タイマー５５によって無アクセス状態の継続時間Ｔｎとレジスター回路５３に予め設定され記憶された第１のモード移行時間Ｔｍ１との比較を行ない（ステップＳ１１０）、無アクセス状態の継続時間Ｔｎが第１のモード移行時間Ｔｍ１になったときには、タイマー５５が省電力制御回路５６にタイマー５５の状態を示すイベント信号を出力し、このイベント信号を入力した省電力制御回路５６によってコマンド制御回路４６にＤＲＡＭ３０がパワーダウンモードに移行するよう指令信号を出力する（ステップＳ１２０）。こうして指令信号を入力したコマンド制御回路４６は、ＤＲＡＭ３０をアイドル状態から低消費電力用のパワーダウンモードに移行させる。ここで、第１のモード移行時間Ｔｍ１は、実施形態では、ＤＲＡＭ３０がパワーダウンモードからマスター２２の要求によりアクセス可能な状態に復帰するのに要する時間は極めて短いことを考慮して、システムクロックの１クロック分に相当する時間、即ちＤＲＡＭ３０に供給される各クロック信号の一周期に相当する時間（例えば数ｎｓｅｃ）を用いるものとした。これにより、ＤＲＡＭ３０がアイドル状態のときにできるだけ早くＤＲＡＭ３０の消費電力の低減を開始することができる。このとき、制御系の省電力レベルは、レベル１となる（図３参照）。
【００２４】
続いて、タイマー５５によって無アクセス状態の継続時間Ｔｎとレジスター回路５３に予め設定され記憶された第２のモード移行時間Ｔｍ２との比較を行ない（ステップＳ１３０）、無アクセス状態の継続時間Ｔｎが第２のモード移行時間Ｔｍ２になったときには、タイマー５５から省電力制御回路５６にタイマー５５の状態を示すイベント信号を出力し、このイベント信号を入力した省電力制御回路５６によってコマンド制御回路４６にＤＲＡＭ３０がセルフリフレッシュモードに移行するよう指令信号を出力し（ステップＳ１４０）、タイマー５５によってＤＲＡＭ３０がセルフリフレッシュモードにある状態（以下、セルフリフレッシュモード状態という）の継続時間Ｔｓの計測を開始する（ステップＳ１５０）。タイマー５５は、セルフリフレッシュモード状態の継続時間Ｔｓの計測を開始するときに、無アクセス状態の継続時間Ｔｎをリセットする。こうして指令信号を入力したコマンド制御回路４６は、ＤＲＡＭ３０をパワーダウンモードからより消費電力が低いセルフリフレッシュモードに移行させる。ここで、第２のモード移行時間Ｔｍ２は、実施形態では、ＤＲＡＭ３０がセルフリフレッシュモードからマスター２２の要求によりアクセス可能な状態に復帰するのに要する最短の時間Ｔｐｅｎがある程度の長さ（例えばシステムクロックの２００クロック分に相当する時間）になることを考慮して、時間Ｔｐｅｎの数倍や十倍，十数倍に相当する時間（例えば百μｓｅｃ程度）を用いるものとした。これにより、ＤＲＡＭ３０の消費電力をより適正なタイミングで更に低減させることができる。このとき、制御系の省電力レベルは、レベル２となる（図３参照）。
【００２５】
次に、タイマー５５によってセルフリフレッシュモード状態の継続時間Ｔｓとレジスター回路５３に予め設定され記憶されたクロック供給停止用の第１の供給停止時間Ｔｃ１との比較を行ない（ステップＳ１４０）、セルフリフレッシュモード状態の継続時間Ｔｓが第１の供給停止時間Ｔｃ１になったときには、タイマー５５から省電力制御回路５６にタイマー５５の状態を示すイベント信号を出力し、このイベント信号を入力した省電力制御回路５６によってクロック制御回路５７にＤＲＡＭ３０へのクロック供給を停止するよう指令信号を出力する（ステップＳ１７０）。こうして指令信号を入力したクロック制御回路５７は、ＰＨＹ３２からＤＲＡＭ３０に供給するクロック信号の停止制御を行なう。このクロック制御回路５７によるＰＨＹ３２からＤＲＡＭ３０へのクロック供給の停止は、実施形態では、信号ライン６６により差動信号として供給される２つのクロック信号を共にロー状態で停止することにより行なうものとした。ここで、第１の供給停止時間Ｔｃ１は、例えばシステムクロックの数クロック分に相当する時間（数十ｎｓｅｃ）などを用いることができる。こうしてＤＲＡＭ３０へのクロック供給を停止することにより、ＤＲＡＭ３０がセルフリフレッシュモード状態のときに信号ライン６６での電力消費を抑制することができる。さらに、差動信号としての２つのクロック信号を共にロー状態とすることにより、２つのクロック信号の一方をハイ状態で他方をロー状態とするものに比して、信号ライン６６を構成する２つの導線間に接続された差動終端抵抗６７に流れる電流による損失を抑制することができる。このとき、制御系の省電力レベルは、レベル３となる（図３参照）。
【００２６】
更に、タイマー５５によってセルフリフレッシュモード状態の継続時間Ｔｓとレジスター回路５３に予め設定され記憶されたクロック供給停止用の第２の供給停止時間Ｔｃ２との比較を行ない（ステップＳ１８０）、セルフリフレッシュモード状態の継続時間Ｔｓが第２の供給停止時間Ｔｃ２になったときには、タイマー５５から省電力制御回路にタイマー５５の状態を示すイベント信号を出力し、このイベント信号を入力した省電力制御回路５６によってクロック制御回路５７にＰＨＹ３２へのクロック供給とメモリー制御部４２へのクロック供給とを停止するよう指令信号を出力する（ステップＳ１９０，Ｓ２００）。こうして指令信号を入力したクロック制御回路５７は、信号ライン６８により図示しないクロック生成回路にクロック停止制御信号を出力することによって、信号ライン６０および信号ライン６４におけるクロック発振を停止させ、メモリー制御部４２およびＰＨＹ３２へのクロック供給を停止する。ここで、第２の供給停止時間Ｔｃ２は、例えば第１の供給停止時間Ｔｃ１の２倍や３倍の時間などを用いることができる。こうしてメモリー制御部４２とＰＨＹ３２へのクロック供給を停止することにより、ＤＲＡＭ３０がセルフリフレッシュモード状態のときに信号ライン６６での電力消費の抑制に加え、信号ライン６０および信号ライン６４での電力消費を抑制することができる。このとき、制御系の省電力レベルは、レベル４となる（図３参照）。ＤＲＡＭ３０へのクロック供給の停止よりも後にメモリー制御部４２およびＰＨＹ３２へのクロック供給を停止するのは、マスター２２からのアクセス要求に応じてＤＲＡＭ３０等をアクセス可能な状態に迅速に復帰させるのにマスター２２に近い方が迅速に復帰させる必要性が高いことなどに基づく。なお、省電力制御部５０へのクロック供給は停止されない。これは、システムクロックに同期してアクセス検出回路５２によりマスター２２からのアクセス要求を直ちに検出できるようにするためである。
【００２７】
こうして省電力制御部５０は省電力レベルをレベル０から段階的にレベル４まで遷移させるが、図３に示すように、レベル１〜４からの復帰は段階を踏まずにＤＲＡＭ３０にアクセス可能な状態まで直ちに行なわれる。即ち、省電力レベルがレベル１〜４のときにマスター２２からアクセス要求がなされると、アクセス検出回路５２がアクセス要求を検出し、レベル１やレベル２の場合には、省電力制御回路５６がアクセス要求検出の情報を受けてコマンド制御回路４６にリードモードやライトモードに移行可能なアイドル状態への移行を指令する。また、レベル３の場合には、アイドル状態への移行指令に加え、省電力制御回路５６がクロック制御回路５７にＤＲＡＭ３０へのクロック供給を再開するよう指令する。さらに、レベル４の場合には、アイドル状態への移行指令とＤＲＡＭ３０へのクロック供給の再開とに加え、省電力制御回路５６がクロック停止制御信号を用いてメモリー制御部４２およびＰＨＹ３２へのクロック供給を再開するよう指令する。なお、レベル３やレベル４の場合には、タイマー５５は、セルフリフレッシュモード状態の継続時間Ｔｓのリセットも行なう。こうした制御により、省電力レベルが低いほど迅速にマスター２２からＤＲＡＭ３０へのアクセスが開始される。
【００２８】
いま、メモリーカードに記録された画像データをプリンター１０の印刷機構１４で印刷する場合を考える。この場合、コントローラー１２内でＤＲＡＭ３０へのアクセスを伴って例えば画像データをＲＧＢデータからＣＭＹデータに変換して更に二値化するなどの画像処理が行なわれるが、こうした画像処理を行なった後の印刷機構１４での印刷中にはＤＲＡＭ３０がアイドル状態になりやすい。例えばこうした印刷中の状態のときや、ＣＰＵ２０で各種処理プログラムを実行中のときでも、実施形態では、無アクセス状態の継続時間Ｔｎがシステムクロックの１クロック分に相当する第１のモード移行時間Ｔｍ１になったときには、ＣＰＵ２０からの指令なしで（ソフトウェアによらずにハードウェアの動作のみで）ＤＲＡＭ３０をパワーダウンモードに移行させるから、ＤＲＡＭ３０の消費電力を直ちに低減することができる。しかも、その後にＤＲＡＭ３０がアクセス可能な状態に復帰するのに要する時間を考慮してＤＲＡＭ３０をセルフリフレッシュモードに移行させるから、ＤＲＡＭ３０の消費電力をより適正に低減することができる。
【００２９】
ここで、本実施形態の構成要素と本発明の構成要素との対応関係を明らかにする。本実施形態のＤＲＡＭ３０のデータの読み書きを制御すると共にＤＲＡＭ３０が有する各種動作モードの切り替えを制御するメモリー制御部４２が「メモリー制御部」に相当し、無アクセス状態を検出するアクセス検出回路５２が本発明の「状態検出部」に相当し、システムクロックに応じて時間を計測するタイマー５５が「タイマー部」に相当し、タイマー５５の状態を示すイベント信号を入力してＤＲＡＭ３０がパワーダウンモードやセルフリフレッシュモードに移行するようコマンド制御回路４６に指令したり各クロック供給を停止するようクロック制御回路５７に指令したりする省電力制御回路５６と各クロック供給を停止可能なクロック制御回路５７との組み合わせが「制御指令部」に相当する。
【００３０】
以上説明した本実施形態のメモリー制御装置４０によれば、ＤＲＡＭ３０がアクセスされておらず且つＤＲＡＭ３０へのマスター２２からのアクセスが要求されていない無アクセス状態を検出し、タイマー５５によって無アクセス状態の継続時間ＴｎがＤＲＡＭ３０のリフレッシュ動作を実行する所定のリフレッシュ周期より十分に短い時間として予め設定された第１のモード移行時間Ｔｍ１になったと判定したときには、省電力制御回路５６によってＤＲＡＭ３０がパワーダウンモードとなるようメモリー制御部４２のコマンド制御回路４６に指令するから、ＤＲＡＭ３０がアクセスされていない状態のときにリフレッシュ動作を実行する周期より十分に短い時間の経過でパワーダウンモードに移行するものとなり、所定のリフレッシュ周期の１回や複数回に相当する時間の経過でセルフリフレッシュモードに移行するものに比して、ＤＲＡＭ３０がアクセスされていない状態のときにより短い経過時間でＤＲＡＭ３０を低消費電力用の動作モードに移行させることができる。また、アクセス検出回路５２によってＤＲＡＭ３０がアクセスされておらず且つＤＲＡＭ３０への複数のマスターからのアクセス要求がない状態を検出するから、単にＤＲＡＭ３０がアクセスされていない状態を検出するものに比して、アクセス要求があるにも拘わらず低消費電力用の動作モードに移行させるのが抑制され、より適正なタイミングでＤＲＡＭ３０を低消費電力用の動作モードに移行させることができる。この結果、ＤＲＡＭ３０やメモリー制御装置４０を含むシステム全体の消費電力をより適正に抑制することができる。
【００３１】
なお、本発明は上述した実施形態に何ら限定されることはなく、本発明の技術的範囲に属する限り種々の態様で実施し得ることはいうまでもない。
【００３２】
上述した実施形態では、第１のモード移行時間Ｔｍ１としては、システムクロックの１クロック分に相当する時間、即ちＤＲＡＭ３０に供給される各クロック信号の一周期に相当する時間（例えば数ｎｓｅｃ）を用いるものとしたが、ＤＲＡＭ３０のリフレッシュ動作を実行する予め設定されたクロック数に相当する所定のリフレッシュ周期より短い時間であれば、システムクロックの２クロック分に相当する時間や、マスター２２からＤＲＡＭ３０への１回のアクセスに要する最短の時間より短い時間などとしてもよい。
【００３３】
上述した実施形態では、ＤＲＡＭ３０へのクロック供給を停止するときには、差動信号としての２つのクロック信号を共にロー状態とするものとしたが、２つのクロック信号をそれぞれロー状態とハイ状態とするものとしてもよい。
【００３４】
上述した実施形態では、メモリー制御部４２へのクロック供給を停止するときにＰＨＹ３２へのクロック供給を停止するものとしたが、ＤＲＡＭ３０へのクロック供給を停止するときにＰＨＹ３２へのクロック供給を停止するものとしてもよい。
【００３５】
上述した実施形態では、省電力レベルはレベル０を基準にレベル１〜４を設けるものとしたが、レベル０を基準にパワーダウンモードのレベル１とセルフリフレッシュモードのレベル２とを設けるのみとしてもよい。この場合、レベル２において、ＤＲＡＭ３０とＰＨＹ３２とメモリー制御部４２のクロック供給を全て停止してもよいし、こうしたクロック供給の停止は行なわないものとしてもよい。
【産業上の利用可能性】
【００３６】
本発明は、メモリー制御装置の製造産業などに利用可能である。
【符号の説明】
【００３７】
１０  プリンター、１２  メインコントローラー、１４  印刷機構、１５  スキャナー機構、１６  操作パネル、１７  メモリーカードコントローラー、１８  ＵＳＢコントローラー、２０  ＣＰＵ、２１  ＲＯＭ、２２  マスター、３０  ＤＲＡＭ、３２  ＤＤＲ−ＰＨＹ（ＰＨＹ）、４０  メモリー制御装置、４２  メモリー制御部、４４  マスター要求調停回路、４５  レジスター回路、４６  コマンド制御回路、５０  省電力制御部、５２  アクセス検出回路、５３  レジスター回路、５５  タイマー、５６  省電力制御回路、５７  クロック制御回路、６０，６２，６４，６８  信号ライン、６７  差動終端抵抗。
【図１】
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【図２】
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【図３】
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【図４】
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