(57)【要約】【課題】１つの実施形態は、例えば、電荷蓄積層内に蓄積された電荷の第２のゲート絶縁膜を介した制御ゲート電極へのリークを低減することを目的とする。【解決手段】１つの実施形態によれば、半導体基板内で素子分離部により画定された素子領域と、素子領域を覆う第１のゲート絶縁膜と、第１のゲート絶縁膜を覆う電荷蓄積層と、半導体基板の素子領域が確定された面側を上とした場合において、電荷蓄積層の上面を覆う第１の部分と電荷蓄積層の側面を覆う第２の部分とを有する第２のゲート絶縁膜と、第２のゲート絶縁膜を介して電荷蓄積層の上面及び側面を覆う制御ゲート電極とを備え、第１の部分の耐圧は、前記第２の部分の耐圧より高い半導体記憶装置が提供される。【選択図】図２
2012069706.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板内で素子分離部により画定された素子領域と、
前記素子領域を覆う第１のゲート絶縁膜と、
前記第１のゲート絶縁膜を覆う電荷蓄積層と、
前記半導体基板の前記素子領域が確定された面側を上とした場合において、前記電荷蓄積層の上面を覆う第１の部分と前記電荷蓄積層の側面を覆う第２の部分とを有する第２のゲート絶縁膜と、
前記第２のゲート絶縁膜を介して前記電荷蓄積層の上面及び側面を覆う制御ゲート電極と、
を備え、
前記第１の部分の耐圧は、前記第２の部分の耐圧より高い
ことを特徴とする半導体記憶装置。
【請求項２】
前記第１の部分は、前記第２の部分より厚い
ことを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記第１の部分は、第１の材質で形成され、
前記第２の部分は、第２の材質で形成され、
前記第１の材質の単位膜厚当たりの耐圧は、前記第２の材質の単位膜厚当たりの耐圧より高い
ことを特徴とする請求項１に記載の半導体記憶装置。
【請求項４】
前記電荷蓄積層の上面は、上側に凸状に湾曲しており、
前記第１の部分は、前記電荷蓄積層の上面に沿って上側に凸状に湾曲している
ことを特徴とする請求項１から３のいずれか１項に記載の半導体記憶装置。
【請求項５】
前記第２のゲート絶縁膜は、前記電荷蓄積層の上面及び側面の境界部を覆う第３の部分をさらに有し、
前記第３の部分の耐圧は、前記第２の部分の耐圧より高い
ことを特徴とする請求項１から４のいずれか１項に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体記憶装置に関する。
【背景技術】
【０００２】
ＮＡＮＤ型フラッシュメモリ（半導体記憶装置）では、集積化が進むにつれて、隣接する電荷蓄積層の間隔が狭まるために、電荷蓄積層を覆うように形成される電荷ブロック層（第２のゲート絶縁膜）の膜厚の薄膜化が要求される。しかし、電荷ブロック層の薄膜化により、電荷蓄積層内に蓄積された電子（電荷）が電荷ブロック層を介して制御ゲート電極へリークしやすくなるので、電荷蓄積層による電荷の保持特性が劣化する傾向にある。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００８−３００４２７号公報
【特許文献２】特開２００９−１６６１５号公報
【特許文献３】特開２００９−２７７８５８号公報
【特許文献４】特開２００９−１５２４９８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
１つの実施形態は、例えば、電荷蓄積層内に蓄積された電荷の第２のゲート絶縁膜を介した制御ゲート電極へのリークを低減できる半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【０００５】
１つの実施形態によれば、半導体基板内で素子分離部により画定された素子領域と、前記素子領域を覆う第１のゲート絶縁膜と、前記第１のゲート絶縁膜を覆う電荷蓄積層と、前記半導体基板の前記素子領域が確定された面側を上とした場合において、前記電荷蓄積層の上面を覆う第１の部分と前記電荷蓄積層の側面を覆う第２の部分とを有する第２のゲート絶縁膜と、前記第２のゲート絶縁膜を介して前記電荷蓄積層の上面及び側面を覆う制御ゲート電極とを備え、前記第１の部分の耐圧は、前記第２の部分の耐圧より高いことを特徴とする半導体記憶装置が提供される。
【図面の簡単な説明】
【０００６】
【図１】第１の実施形態にかかる半導体記憶装置のレイアウト構成を示す図。
【図２】第１の実施形態にかかる半導体記憶装置の断面構成を示す図。
【図３】第２の実施形態にかかる半導体記憶装置の断面構成を示す図。
【図４】第３の実施形態にかかる半導体記憶装置の断面構成を示す図。
【図５】第４の実施形態にかかる半導体記憶装置の断面構成を示す図。
【図６】比較例にかかる半導体記憶装置のレイアウト構成を示す図。
【図７】比較例にかかる半導体記憶装置の断面構成を示す図。
【図８】他の比較例にかかる半導体記憶装置の断面構成を示す図。
【発明を実施するための形態】
【０００７】
以下に添付図面を参照して、実施形態にかかる半導体記憶装置を詳細に説明する。なお、これらの実施形態により本発明が限定されるものではない。
【０００８】
（第１の実施形態）
第１の実施形態にかかる半導体記憶装置１の概略構成について図１を用いて説明する。図１は、半導体記憶装置１のレイアウト構成を示す平面図である。
【０００９】
半導体記憶装置１は、半導体基板１０（図２（ａ）参照）、複数のワードラインＷＬ１〜ＷＬｐ（ｐは整数）、及び複数のトランジスタＴＲ１１〜ＴＲｐｋ（ｋは整数）を備える。半導体記憶装置１は、例えばＮＡＮＤ型フラッシュメモリである。
【００１０】
半導体基板１０は、複数の素子分離部１１（図２（ａ）参照）及び複数のアクティブエリア（素子領域）ＡＡ１〜ＡＡｋ（ｋは整数）を有する。各アクティブエリアＡＡ１〜ＡＡｋは、半導体基板１０内で素子分離部１１により画定されている。各アクティブエリアＡＡ１〜ＡＡｋは、図１中のＹ方向（以下、単にＹ方向とする）に延びているとともに互いに（例えば互いに平行に）並んでいる。複数のアクティブアリアＡＡ１〜ＡＡｋは、図１中のＸ方向（以下、単にＸ方向とする）に配列されている。
【００１１】
複数のワードラインＷＬ１〜ＷＬｐ（ｐは整数）は、半導体基板１０の表面に垂直な方向から見た場合、複数のアクティブエリアＡＡ１〜ＡＡｋ（ｋは整数）と交差するように配列されている。すなわち、各ワードラインＷＬ１〜ＷＬｐは、Ｘ方向に延びているとともに互いに（例えば互いに平行に）並んでいる。複数のワードラインＷＬ１〜ＷＬｐは、Ｙ方向に配列されている。各ワードラインＷＬ１〜ＷＬｐは、後述のように、対応するトランジスタＴＲ１１〜ＴＲｐｋの制御ゲート電極として機能する。
【００１２】
複数のトランジスタＴＲ１１〜ＴＲｐｋは、複数のアクティブアリアＡＡ１〜ＡＡｋと複数のワードラインＷＬ１〜ＷＬｐとの交差する位置に配されている。複数のトランジスタＴＲ１１〜ＴＲｐｋは、半導体記憶装置１（例えばＮＡＮＤ型フラッシュメモリ）における複数のメモリセルとして機能する。複数のトランジスタＴＲ１１〜ＴＲｐｋは、Ｘ方向及びＹ方向に２次元的に配列されている。例えば、ワードラインＷＬ２とアクティブエリアＡＡ１〜ＡＡ５との交差する位置には、それぞれ、トランジスタＴＲ２１〜ＴＲ２５が配されている（図２（ａ）参照）。例えば、ワードラインＷＬ１〜ＷＬ４とアクティブエリアＡＡ２との交差する位置には、それぞれ、トランジスタＴＲ１２〜ＴＲ４２が配されている（図２（ｂ）参照）。各トランジスタＴＲ１１〜ＴＲｐｋは、例えば、電荷（例えば電子）をトラップするための後述の電荷蓄積層３０を有している（図２（ａ）参照）。
【００１３】
次に、半導体記憶装置１における各トランジスタの構成について図２を用いて説明する。図２（ａ）は、半導体記憶装置１における各トランジスタの断面構成を示す図であり、図１のＡ−Ａ’線で切った場合の断面（Ｘ方向の断面）を示す図である。図２（ｂ）は、半導体記憶装置１における各トランジスタの断面構成を示す図であり、図１のＢ−Ｂ’線で切った場合の断面（Ｙ方向の断面）を示す図である。以下では、ワードラインＷＬ２とアクティブエリアＡＡ２との交差する位置に配されたトランジスタＴＲ２２に関連した構成について例示的に説明するが、他のトランジスタＴＲ１１〜ＴＲ２１、ＴＲ２３〜ＴＲｐｋについてもトランジスタＴＲ２２と同様である。
【００１４】
半導体記憶装置１は、トランジスタＴＲ２２に関して、アクティブエリア（素子領域）ＡＡ２、ゲート絶縁膜（第１のゲート絶縁膜）２０、電荷蓄積層３０、電荷ブロック層（第２のゲート絶縁膜）４０、及び制御ゲート電極（ワードライン）ＷＬ２を備える。なお、以下の説明では、ワードラインＷＬ２を制御ゲート電極ＷＬ２として説明する。
【００１５】
アクティブアリアＡＡ２は、半導体基板１０内で素子分離部１１により画定されている。アクティブエリアＡＡ２は、電荷蓄積層３０に対応する部分が、例えば第１導電型（例えば、Ｐ型）の不純物を含む半導体（例えば、シリコン）で形成されており、電荷蓄積層３０と隣接する電荷蓄積層３０との間に対応する部分が、例えば第２導電型（例えば、Ｎ型）の不純物を含む半導体（例えば、シリコン）で形成されている。素子分離部１１は、アクティブエリアＡＡ２を他のアクティブエリア（例えばアクティブエリアＡＡ１、ＡＡ３）から電気的に分離している。素子分離部１１は、例えばＳＴＩ型の構造を有しており、絶縁物（例えば、シリコン酸化物）で形成されている。素子分離部１１の上面は、例えば電荷蓄積層３０の上面より低くなっている。アクティブエリアＡＡ２の上面は、例えば、素子分離部１１の上面より低くなっている。
【００１６】
ゲート絶縁膜２０は、アクティブエリアＡＡ２の上面を覆っている。ゲート絶縁膜２０は、絶縁物（例えば、シリコン酸化物）で形成されている。ゲート絶縁膜２０の上面は、例えば、素子分離部１１の上面より低くなっている。ゲート絶縁膜２０は、アクティブエリアＡＡ２と電荷蓄積層３０との間で電荷（例えば電子）をトンネルさせるトンネル酸化膜として機能する。
【００１７】
電荷蓄積層３０は、ゲート絶縁膜２０の上面を覆っている。電荷蓄積層３０は、ゲート絶縁膜２０を介してアクティブエリアＡＡ２からトンネルした電荷を蓄積する。電荷蓄積層３０は、半導体基板１０の表面に垂直な方向に延びた形状（例えば略角柱形状）を有しており、Ｘ方向の幅（図２（ａ）参照）及びＹ方向の幅（図２（ｂ）参照）がいずれも深さ方向の厚さよりも小さい。電荷蓄積層３０は、例えば第２導電型（例えば、Ｎ型）の不純物を含む半導体（例えば、アモルファスシリコン、ポリシリコン、シリコンゲルマン）で形成されている。あるいは、電荷蓄積層３０は、例えば金属系の材料で形成されていてもよい。
【００１８】
電荷蓄積層３０は、上面３０ａ、側面３０ｂ１、３０ｂ２、及び境界部３０ｃ１、３０ｃ２を有する。側面３０ｂ１は、Ｘ方向（制御ゲート電極ＷＬ２、すなわち図１に示すワードラインＷＬ２が延びた方向）における電荷蓄積層３０の＋Ｘ側の側面である。側面３０ｂ１は、Ｘ方向における電荷蓄積層３０の−Ｘ側の側面である。境界部３０ｃ１は、上面３０ａと側面３０ｂ１との境界となるエッジ部分である。境界部３０ｃ２は、上面３０ａと側面３０ｂ２との境界となるエッジ部分である。
【００１９】
電荷ブロック層４０は、電荷蓄積層３０の上面３０ａ、側面３０ｂ１、３０ｂ２、及び境界部３０ｃ１、３０ｃ２を覆っている。これにより、電荷ブロック層４０は、電荷蓄積層３０により蓄積された電荷が制御ゲート電極ＷＬ２へリークしないようにブロック（抑制）する機能を有する。電荷ブロック層４０は、例えば、シリコン酸化膜又はシリコン窒化膜の単層で形成されていてもよいし、シリコン酸化膜及び／又はシリコン窒化膜の積層された膜で形成されていてもよい。例えば、電荷ブロック層４０は、ＯＮＯ膜（シリコン酸化膜／シリコン窒化膜／シリコン酸化膜）で形成されていても良い。あるいは、電荷ブロック層４０は、金属系の絶縁膜で形成されていても良い。なお、Ｙ方向における電荷蓄積層３０の側面は、電荷ブロック層４０ではなく層間絶縁膜５０により覆われている（図２（ｂ）参照）。
【００２０】
電荷ブロック層４０は、第１の部分４１、第２の部分４２、４４、及び第３の部分４３、４５を有する。第１の部分４１は、電荷蓄積層３０の上面３０ａを覆っている。第２の部分４２は、電荷蓄積層３０の側面３０ｂ１を覆っている。第２の部分４４は、電荷蓄積層３０の側面３０ｂ２を覆っている。すなわち、第２の部分４２、４４は、Ｘ方向における電荷蓄積層３０の両側面３０ｂ１、３０ｂ２を覆っている。第３の部分４３は、電荷蓄積層３０の境界部３０ｃ１を覆っている。第３の部分４５は、電荷蓄積層３０の境界部３０ｃ２を覆っている。
【００２１】
第１の部分４１の膜厚Ｄ４１は、第２の部分４２の膜厚Ｄ４２より厚くなっている。これにより、第１の部分４１の耐圧は、第２の部分４２の耐圧より高くなっている。第２の部分４４についても同様である。
【００２２】
また、第３の部分４３の膜厚Ｄ４３は、第２の部分４２の膜厚Ｄ４２より厚くなっている。これにより、第３の部分４３の耐圧は、第２の部分４２の耐圧より高くなっている。第３の部分４５についても同様である。
【００２３】
制御ゲート電極ＷＬ２は、電荷ブロック層４０を介して電荷蓄積層３０の上面３０ａ、側面３０ｂ１、３０ｂ２、及び境界部３０ｃ１、３０ｃ２を覆っている。制御ゲート電極ＷＬ２は、トランジスタＴＲ２２を制御するためのゲート電極として機能する。制御ゲート電極ＷＬ２は、例えば第２導電型（例えば、Ｎ型）の不純物を含む半導体（例えば、ポリシリコン）で形成されている。あるいは、制御ゲート電極ＷＬ２は、例えば金属系の材料（例えば、タングステン）で形成されていてもよい。
【００２４】
ここで、仮に、アクティブエリアの幅及びワードラインの幅がともに広い構成に対して両者を単純に縮小した場合について考える。例えば、図６に示す半導体記憶装置８００では、複数のワードラインＷＬ８０１〜ＷＬ８０ｎと複数のアクティブエリアＡＡ８０１〜ＡＡ８０ｍとの交差する位置に、複数のトランジスタＴＲ８１１〜ＴＲ８ｎｍが配されている。例えば、ワードラインＷＬ８０１とアクティブエリアＡＡ８０１〜ＡＡ８０３との交差する位置には、それぞれ、トランジスタＴＲ８１１〜ＴＲ８１３が配されている（図７（ａ）参照）。例えば、ワードラインＷＬ８０１、ＷＬ８０２とアクティブエリアＡＡ８０２との交差する位置には、それぞれ、トランジスタＴＲ８１２、ＴＲ８２２が配されている（図７（ｂ）参照）。なお、図７（ａ）は、図６のＣ−Ｃ’線で切った場合の断面（Ｘ方向の断面）を示す図である。図７（ｂ）は、図６のＤ−Ｄ’線で切った場合の断面（Ｙ方向の断面）を示す図である。半導体記憶装置８００では、ゲート絶縁膜８２０を覆う電荷蓄積層８３０において、Ｘ方向の幅（図７（ａ）参照）及びＹ方向の幅（図７（ｂ）参照）がいずれも深さ方向の厚さと同等もしくは深さ方向の厚さより大きくなっている。また、電荷ブロック層８４０では、電荷蓄積層８３０の上面を覆う部分８４１の厚さＤ８４１、電荷蓄積層８３０の側面を覆う部分８４２の厚さＤ８４２、電荷蓄積層８３０の境界部を覆う部分８４３の厚さＤ８４３が、いずれも均等である。この構成において、複数のトランジスタ（図８（ａ）、（ｂ）に示すＴＲ９２１〜ＴＲ９４２等）の配置密度を高めるために、アクティブエリアの幅及びワードラインの幅を狭くするとともに、隣接する電荷蓄積層の間隔（配列ピッチ）をＰ８００からＰ９００へ狭めると、図８（ａ）、（ｂ）に示す半導体記憶装置９００が得られる。
【００２５】
この半導体記憶装置９００では、ゲート絶縁膜９２０を覆う電荷蓄積層９３０において、Ｘ方向の幅（図８（ａ）参照）及びＹ方向の幅（図８（ｂ）参照）がいずれも深さ方向の厚さより小さくなっている。また、電荷ブロック層９４０では、隣接する電荷蓄積層９３０の間隔（配列ピッチ）Ｐ９００が狭くなったことに伴い、膜厚が一様に薄膜化されている。すなわち、電荷ブロック層９４０では、電荷蓄積層９３０の上面を覆う部分９４１の厚さＤ９４１、電荷蓄積層９３０の側面を覆う部分９４２の厚さＤ９４２、電荷蓄積層９３０の境界部を覆う部分９４３の厚さＤ９４３が、いずれも均等である。この場合、電荷蓄積層９３０のＸ方向の幅が狭いので、電荷ブロック層９４０では、電荷蓄積層９３０の境界部を覆う部分（曲率を有する部分）９４３だけでなく、電荷蓄積層９３０の上面を覆う部分９４１にも電界が集中する傾向にある。この結果、電荷蓄積層９３０に蓄積された電荷が電荷ブロック層９４０の部分９４３、９４１を介して制御ゲート電極ＷＬ２へリークしやすくなるので、電荷蓄積層９３０による電荷の保持特性が劣化する傾向にある。
【００２６】
それに対して、第１の実施形態では、電荷ブロック層４０において、電荷蓄積層３０の上面３０ａを覆う第１の部分４１の耐圧が、電荷蓄積層３０の側面３０ｂ１、３０ｂ２を覆う第２の部分４２、４４の耐圧より高くなっている。これにより、電荷蓄積層３０に蓄積された電荷が電荷ブロック層４０の第１の部分４１を介して制御ゲート電極ＷＬ２へリークしにくくなる。すなわち、電荷蓄積層３０内に蓄積された電荷の電荷ブロック層４０を介した制御ゲート電極ＷＬ２へのリークを低減できるので、電荷蓄積層３０による電荷の保持特性の劣化を抑制できる。また、書き込み飽和電圧の劣化も抑制できる。
【００２７】
具体的には、図２（ａ）に示すように、第１の部分４１の膜厚Ｄ４１は、第２の部分４２の膜厚Ｄ４２より厚くなっている。これにより、第１の部分４１の耐圧が第２の部分４２の耐圧より高くなるような構成を容易に実現することができる。
【００２８】
また、図２（ａ）に示すように、電荷蓄積層３０と制御ゲート電極ＷＬ２との間の静電容量における第１の部分４１に比べて面積的に大きな部分を占める第２の部分４２の膜厚Ｄ４２を薄く維持できる。これにより、電荷蓄積層３０内に蓄積された電荷の電荷ブロック層４０を介した制御ゲート電極ＷＬ２へのリークを低減しながら、電荷蓄積層３０と制御ゲート電極ＷＬ２との間の静電容量を大きくすることができる（電荷蓄積層３０の飽和電荷量を増加させることができる）。
【００２９】
また、第１の実施形態では、電荷ブロック層４０において、電荷蓄積層３０の境界部３０ｃ１、３０ｃ２を覆う第３の部分４３、４５の耐圧が、電荷蓄積層３０の側面３０ｂ１、３０ｂ２を覆う第２の部分４２、４４の耐圧より高くなっている。これにより、電荷蓄積層３０に蓄積された電荷が電荷ブロック層４０の第３の部分４３、４５を介して制御ゲート電極ＷＬ２へリークしにくくなる。すなわち、電荷蓄積層３０内に蓄積された電荷の電荷ブロック層４０を介した制御ゲート電極ＷＬ２へのリークをさらに低減できるので、電荷蓄積層３０による電荷の保持特性の劣化を抑制することがさらに容易になる。また、書き込み飽和電圧の劣化を抑制することもさらに容易になる。
【００３０】
具体的には、図２（ａ）に示すように、第３の部分４３の膜厚Ｄ４３は、第２の部分４２の膜厚Ｄ４２より厚くなっている。これにより、第３の部分４３の耐圧が第２の部分４２の耐圧より高くなるような構成を容易に実現することができる。
【００３１】
また、図２（ａ）に示すように、電荷蓄積層３０と制御ゲート電極ＷＬ２との間の静電容量における第３の部分４３に比べて面積的に大きな部分を占める第２の部分４２の膜厚Ｄ４２を薄く維持できる。これにより、電荷蓄積層３０内に蓄積された電荷の電荷ブロック層４０を介した制御ゲート電極ＷＬ２へのリークを低減しながら、電荷蓄積層３０と制御ゲート電極ＷＬ２との間の静電容量を大きくすることができる（電荷蓄積層３０の飽和電荷量を増加させることができる）。第２の部分４２の膜厚Ｄ４２を薄く維持できるので、隣接する電荷蓄積層３０との間への制御ゲート電極ＷＬ２の埋め込み性を向上することができる。
【００３２】
（第２の実施形態）
次に、第２の実施形態にかかる半導体記憶装置１００について図３を用いて説明する。図３（ａ）は、半導体記憶装置１００における各トランジスタの断面構成を示す図であり、図２（ａ）に対応する断面（Ｘ方向の断面）を示す図である。図３（ｂ）は、半導体記憶装置１００における各トランジスタの断面構成を示す図であり、図２（ｂ）に対応する断面（Ｙ方向の断面）を示す図である。以下では、第１の実施形態と異なる部分を中心に説明する。
【００３３】
半導体記憶装置１００は、トランジスタＴＲ１２２に関して、電荷ブロック層（第２のゲート絶縁膜）１４０を備える。電荷ブロック層１４０は、第１の部分１４１及び第３の部分１４３、１４５を有する。
【００３４】
第１の部分１４１の材質（第１の材質）の単位膜厚当たりの耐圧は、第２の部分４２、４４の材質（第２の材質）の単位膜厚当たりの耐圧より高くなっている。第２の部分４２、４４の材質は、第１の実施形態と同じであっても良い。これにより、第１の部分１４１の厚さと第２の部分４２、４４の厚さとが均等であっても、第１の部分１４１の耐圧は、第２の部分４２の耐圧より高くなっている。
【００３５】
例えば、第１の部分１４１と第２の部分４２、４４とが同じ材料で形成されているが、第１の部分１４１の膜密度が第２の部分４２、４４の膜密度より高くなっている。これにより、第１の部分１４１の厚さと第２の部分４２、４４の厚さとが均等であっても、第１の部分１４１の耐圧は、第２の部分４２の耐圧より高くなっている。
【００３６】
あるいは、例えば、第１の部分１４１と第２の部分４２、４４とが同じ材料系で形成されているが、第１の部分１４１の酸素含有量が第２の部分４２、４４の酸素含有量より高くなっている。これにより、第１の部分１４１の厚さと第２の部分４２、４４の厚さとが均等であっても、第１の部分１４１の耐圧は、第２の部分４２の耐圧より高くなっている。
【００３７】
あるいは、例えば、第１の部分１４１が誘電率の高い材料（例えば、シリコン窒化膜）で形成されており、第２の部分４２、４４が誘電率の低い材料（例えば、シリコン酸化膜）で形成されている。これにより、第１の部分１４１の厚さと第２の部分４２、４４の厚さとが均等であっても、第１の部分１４１の耐圧は、第２の部分４２の耐圧より高くなっている。
【００３８】
また、第３の部分１４３、１４５の材質の単位膜厚当たりの耐圧は、第２の部分４２、４４の材質の単位膜厚当たりの耐圧より高くなっている。これにより、第３の部分１４３、１４５の厚さと第２の部分４２、４４の厚さとが均等であっても、第３の部分１４３、１４５の耐圧は、第２の部分４２の耐圧より高くなっている。
【００３９】
例えば、第３の部分１４３、１４５と第２の部分４２、４４とが同じ材料で形成されているが、第３の部分１４３、１４５の膜密度が第２の部分４２、４４の膜密度より高くなっている。これにより、第３の部分１４３、１４５の厚さと第２の部分４２、４４の厚さとが均等であっても、第３の部分１４３、１４５の耐圧は、第２の部分４２の耐圧より高くなっている。
【００４０】
あるいは、例えば、第３の部分１４３、１４５と第２の部分４２、４４とが同じ材料系で形成されているが、第３の部分１４３、１４５の酸素含有量が第２の部分４２、４４の酸素含有量より高くなっている。これにより、第３の部分１４３、１４５の厚さと第２の部分４２、４４の厚さとが均等であっても、第３の部分１４３、１４５の耐圧は、第２の部分４２の耐圧より高くなっている。
【００４１】
あるいは、例えば、第３の部分１４３、１４５が誘電率の高い材料（例えば、シリコン窒化膜）で形成されており、第２の部分４２、４４が誘電率の低い材料（例えば、シリコン酸化膜）で形成されている。これにより、第３の部分１４３、１４５の厚さと第２の部分４２、４４の厚さとが均等であっても、第３の部分１４３、１４５の耐圧は、第２の部分４２の耐圧より高くなっている。
【００４２】
このように、第２の実施形態では、第１の部分１４１の材質（第１の材質）の単位膜厚当たりの耐圧は、第２の部分４２、４４の材質（第２の材質）の単位膜厚当たりの耐圧より高くなっている。これにより、第１の部分１４１の耐圧が第２の部分４２、４４の耐圧より高くなるような構成を容易に実現することができる。
【００４３】
また、第３の部分１４３、１４５の材質の単位膜厚当たりの耐圧は、第２の部分４２、４４の材質の単位膜厚当たりの耐圧より高くなっている。これにより、第３の部分１４３、１４５の耐圧が第２の部分４２、４４の耐圧より高くなるような構成を容易に実現することができる。
【００４４】
（第３の実施形態）
次に、第３の実施形態にかかる半導体記憶装置２００について図４を用いて説明する。図４（ａ）は、半導体記憶装置２００における各トランジスタの断面構成を示す図であり、図２（ａ）に対応する断面（Ｘ方向の断面）を示す図である。図４（ｂ）は、半導体記憶装置２００における各トランジスタの断面構成を示す図であり、図２（ｂ）に対応する断面（Ｙ方向の断面）を示す図である。以下では、第１の実施形態と異なる部分を中心に説明する。
【００４５】
半導体記憶装置２００は、トランジスタＴＲ２２２に関して、電荷蓄積層２３０及び電荷ブロック層（第２のゲート絶縁膜）２４０を備える。
【００４６】
電荷蓄積層２３０は、上面２３０ａ及び境界部２３０ｃ１、２３０ｃ２を有する。上面２３０ａは、上側に凸状に（例えば円弧状に）湾曲している。これに伴い、境界部２３０ｃ１、２３０ｃ２における上面２３０ａと側面３０ｂ１、３０ｂ２とのなす角度は、それぞれ、９０°より大きな角度になっている。
【００４７】
電荷ブロック層２４０は、第１の部分２４１及び第３の部分２４３、２４５を有する。第１の部分２４１は、電荷蓄積層２３０の上面２３０ａに沿って上側に凸状に（例えば円弧状に）湾曲している。それに伴い、第３の部分２４３、２４５における第１の部分２４１と第２の部分４２、４４とのなす角度は、それぞれ、９０°より大きな角度になっている。
【００４８】
このように、第３の実施形態では、第１の部分２４１が上側に凸状に湾曲している。それに伴い、第３の部分２４３、２４５における第１の部分２４１と第２の部分４２、４４とのなす角度は、それぞれ、９０°より大きな角度になっている。これにより、電荷ブロック層２４０の第１の部分２４１及び第３の部分２４３、２４５における電界集中を緩和できる。
【００４９】
（第４の実施形態）
次に、第４の実施形態にかかる半導体記憶装置３００について図５を用いて説明する。図５（ａ）は、半導体記憶装置３００における各トランジスタの断面構成を示す図であり、図３（ａ）に対応する断面（Ｘ方向の断面）を示す図である。図５（ｂ）は、半導体記憶装置３００における各トランジスタの断面構成を示す図であり、図３（ｂ）に対応する断面（Ｙ方向の断面）を示す図である。以下では、第２の実施形態と異なる部分を中心に説明する。
【００５０】
半導体記憶装置３００は、トランジスタＴＲ３２２に関して、電荷蓄積層３３０及び電荷ブロック層（第２のゲート絶縁膜）３４０を備える。
【００５１】
電荷蓄積層３３０は、上面３３０ａ及び境界部３３０ｃ１、３３０ｃ２を有する。上面３３０ａは、上側に凸状に（例えば円弧状に）湾曲している。これに伴い、境界部３３０ｃ１、３３０ｃ２における上面３３０ａと側面３０ｂ１、３０ｂ２とのなす角度は、それぞれ、９０°より大きな角度になっている。
【００５２】
電荷ブロック層３４０は、第１の部分３４１及び第３の部分３４３、３４５を有する。第１の部分３４１は、電荷蓄積層３３０の上面３３０ａに沿って上側に凸状に（例えば円弧状に）湾曲している。それに伴い、第３の部分３４３、３４５における第１の部分３４１と第２の部分４２、４４とのなす角度は、それぞれ、９０°より大きな角度になっている。第１の部分３４１の材質（第１の材質）の単位膜厚当たりの耐圧は、第２の部分４２、４４の材質（第２の材質）の単位膜厚当たりの耐圧より高くなっている。第２の部分４２、４４の材質は、第３の実施形態と同じであっても良い。これにより、第１の部分３４１の厚さと第２の部分４２、４４の厚さとが均等であっても、第１の部分３４１の耐圧は、第２の部分４２の耐圧より高くなっている。また、第３の部分３４３、３４５の材質の単位膜厚当たりの耐圧は、第２の部分４２、４４の材質の単位膜厚当たりの耐圧より高くなっている。これにより、第３の部分３４３、３４５の厚さと第２の部分４２、４４の厚さとが均等であっても、第３の部分３４３、３４５の耐圧は、第２の部分４２の耐圧より高くなっている。
【００５３】
このように、第３の実施形態では、第１の部分３４１が上側に凸状に湾曲している。それに伴い、第３の部分３４３、３４５における第１の部分３４１と第２の部分４２、４４とのなす角度は、それぞれ、９０°より大きな角度になっている。これにより、電荷ブロック層３４０の第１の部分３４１及び第３の部分３４３、３４５における電界集中を緩和できる。また、第１の部分３４１の材質（第１の材質）の単位膜厚当たりの耐圧は、第２の部分４２、４４の材質（第２の材質）の単位膜厚当たりの耐圧より高くなっている。これにより、第１の部分３４１の耐圧が第２の部分４２、４４の耐圧より高くなるような構成を容易に実現することができる。また、第３の部分３４３、３４５の材質の単位膜厚当たりの耐圧は、第２の部分４２、４４の材質の単位膜厚当たりの耐圧より高くなっている。これにより、第３の部分３４３、３４５の耐圧が第２の部分４２、４４の耐圧より高くなるような構成を容易に実現することができる。
【００５４】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００５５】
１、１００、２００、３００、８００、９００  半導体記憶装置、１０  半導体基板、１１  素子分離部、２０、８２０、９２０  ゲート絶縁膜、３０、２３０、３３０、８３０、９３０  電荷蓄積層、４０、１４０、２４０、３４０、８４０、９４０  電荷ブロック層、４１、１４１、２４１、３４１  第１の部分、４２、４４  第２の部分、４３、４５、１４３、１４５、２４３、２４５、３４３、３４５  第３の部分、５０  層間絶縁膜、８４１〜８４３、９４１〜９４３  部分、ＡＡ１〜ＡＡｋ、ＡＡ８０１〜ＡＡ８０ｍ  アクティブエリア、ＴＲ１１〜ＴＲｐｋ、ＴＲ８１１〜ＴＲ８ｎｍ  トランジスタ、ＷＬ１〜ＷＬｐ、ＷＬ８０１〜ＷＬ８０ｎ  ワードライン（制御ゲート電極）。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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