(57)【要約】【課題】トレードオフの関係にある臨界オフ電圧上昇率ｄＶ／ｄｔとゲート感度との関係を改善した半導体装置を提供する。【解決手段】少なくとも、ゲートトリガ電流ＩＧＴの経路となるベース層（Ｐ型ベース領域、Ｐ型半導体領域Ｐ１）のゲート電極Ｍ１ｂとのオーミック接触面である高濃度不純物層を、高融点金属シリサイド層ＬＭで形成する。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１の一導電型領域の両主面に反対導電型領域を有し、
前記反対導電型領域の少なくとも一方の領域内に第２の一導電型領域を形成し、
前記各反対導電型領域と前記第２の一導電型領域とにそれぞれ電極を形成して構成される半導体装置において、
前記第２の一導電型領域が形成された反対導電型領域の電極側の領域は、高融点金属シリサイド層で形成されることを特徴とする半導体装置。
【請求項２】
前記第２の一導電型領域以外の電極を有する半導体領域は、その電極側の領域が高融点金属シリサイド層で形成されることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記第１の一導電型領域はＮ型半導体基板であり
前記第２の一導電型領域はカソードとなるＮエミッタ領域であり、
前記第２の一導電型領域が形成された反対導電型領域は、ゲートとなるＰベース領域であり、
前記第２の一導電型領域が形成されない反対導電型領域の電極側は、アノードとなるＰエミッタ領域であり、
前記Ｐエミッタ領域と、前記Ｐベース領域と前記Ｐエミッタ領域とに挟まれる前記Ｎ型半導体基板の一部分のＮベース領域と、前記Ｐベース領域と、前記Ｎエミッタ領域と、からなるＰＮＰＮ４層構造を有するサイリスタであることを特徴とする請求項１又は請求項２に記載の半導体装置。
【請求項４】
前記高融点金属シリサイド層はニッケルシリサイド層であることを特徴とする請求項１乃至請求項３記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、パワーエレクトロニクス分野における半導体装置、特にスイッチング素子であるサイリスタに関する。
【背景技術】
【０００２】
図３に示す半導体装置２００は、Ｎ型半導体領域Ｎ１と、半導体基板の一方の主面に露出する面を除いて前記Ｎ型半導体領域Ｎ１に隣接するＰ型半導体領域Ｐ１と、半導体基板の一方の主面に露出する面を除いて前記Ｐ型半導体領域Ｐ１に隣接するＮ型半導体領域Ｎ２と、半導体基板の他方の主面に露出する面を除いて前記Ｎ型半導体領域Ｎ１に隣接するＰ型半導体領域Ｐ２と、を備えている。
また、半導体装置２００において、Ｎ型半導体領域Ｎ２とＰ型半導体領域Ｐ１は、半導体基板の一方の主面において形成された保護膜Ｉ１に設けられた開口ＣＴ１ａ、ＣＴ１ｂを介して、それぞれ第１の電極Ｍ１ａ、第３の電極Ｍ１ｂにオーミック接触される。同様に、Ｐ型半導体領域Ｐ２は、半導体基板の他方の主面において形成された保護膜Ｉ２に設けられた開口ＣＴ２を介して、第２の電極Ｍ２にオーミック接触される。第１の電極Ｍ１ａは、端子Ｔｋ（カソード端子）に、第３の電極Ｍ１ｂは、端子Ｔｇ（ゲート端子）に、第２の電極Ｍ２は、端子Ｔａ（アノード端子）にそれぞれ接続される。
以上の構成により、半導体装置２００は、Ｐ型半導体領域Ｐ２（Ｐエミッタ領域、以下アノード層とする）、Ｎ型半導体領域Ｎ１（Ｎベース領域、以下バルク層とする）及びＰ型半導体領域Ｐ１から構成されるＰＮＰバイポーラトランジスタと、Ｎ型半導体領域Ｎ１、Ｐ型半導体領域Ｐ１（Ｐベース領域、以下単にベース層とする）及びＮ型半導体領域Ｎ２（Ｎエミッタ領域、以下カソード層とする）から構成されるＮＰＮバイポーラトランジスタとが端子Ｔａと端子Ｔｋとの間に接続されたサイリスタである。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平６−８４９０４号公報
【特許文献２】特開２００８−２１９５０号公報
【特許文献３】特許第３８７０８４４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
このようなサイリスタをターンオンさせるには、端子Ｔａに端子Ｔｋに対して高い電圧を印加し、また、端子Ｔｇに端子Ｔｋより高い電圧を印加する。これにより、端子Ｔｇに接続されるゲート電極Ｍ１ｂから端子Ｔｋに接続されるカソード電極Ｍ１ａに向って電流が、カソード層（Ｎ型半導体領域Ｎ２）直下のベース層（Ｐ型半導体領域Ｐ１）を通って流れる。そして、ベース層とカソード層との間の電圧レベル差が、ベース層とカソード層とからなるＰＮ接合Ｊ１の拡散電位よりも高くなると、カソード層からベース層への電子の注入が開始し、サイリスタはオン状態に移行する。このターンオンに必要な最小のゲート電流をゲートトリガ電流ＩＧＴであらわし、ゲートトリガ電流ＩＧＴは小さい程ゲート感度が良い。サイリスタのゲートトリガ電流ＩＧＴは種々の方法で制御されている。例えば、ゲート感度を上げるために（ゲートトリガ電流ＩＧＴを小さくするため）、カソード層を半導体基板の表面から深く形成し、ベース層のベース幅を狭めるなどの方法である。
【０００５】
また、オフ状態のサイリスタの端子Ｔａと端子Ｔｋとの間に、急激な立ち上りの電圧が印加されると、ゲートトリガ電流ＩＧＴを与えないのに（ゲート端子Ｔｇがオープンであっても）、サイリスタはオン状態に移行することがある。これは、次の理由によるものである。すなわち、カソード電極Ｍ１ａの電圧レベルを基準にしてアノード電極Ｍ２の電圧レベルが正になると、バルク層（Ｎ型半導体領域Ｎ１）とベース層（Ｐ型半導体領域Ｐ１）との間のＰＮ接合Ｊ２が逆バイアス状態になり、ＰＮ接合Ｊ２から正孔及び電子が排出され、ＰＮ接合Ｊ２近傍に空乏層ＤＬが形成される。この空乏層ＤＬの形成に基づいて生じた正孔はカソード電極Ｍ１ａ側に引き抜かれ、電子はアノード電極Ｍ２側に引き抜かれる。空乏層ＤＬが形成される時の正孔の多くは、ベース層を通って横方向に流れる。この正孔の流れは、上で説明したようにゲート電極Ｍ１ｂにゲートトリガ電流ＩＧＴを与えた時と同じである。ここで、カソード電極Ｍ１ａとアノード電極Ｍ２との間に印加する電圧（ｄＶ）の立ち上がりが遅ければ、即ちｄＶ／ｄｔが小さい場合、単位時間当たりに排出されるキャリア（正孔）は少なく、ベース層とカソード層との間のＰＮ接合Ｊ１が順バイアス状態になりにくい。一方、カソード電極Ｍ１ａとアノード電極Ｍ２との間に印加する電圧の立ち上がりが速く、即ちｄＶ／ｄｔが大きい場合、単位時間当たりに排出される正孔が多くなり、ゲートトリガ電流ＩＧＴを与えた時と同じようにベース層とカソード層との間のＰＮ接合Ｊ１が順バイアスとなり、カソード層から電子がベース層に注入され、サイリスタが誤ってターンオンする（誤点弧する）。この誤点弧に至るぎりぎりの電圧変化率ｄＶ／ｄｔを、臨界オフ電圧上昇率と呼び、この値が大きい程サイリスタは誤点弧しにくく、サイリスタとして好ましい。
【０００６】
従来のサイリスタにおいて、電圧変化率ｄＶ／ｄｔを大きくするには、例えば、ベース層の深さを半導体基板表面から一定として、カソード層を表面から浅い位置に形成する（ベース層とカソード層との接合を浅い接合とする）、などの方法があった。
つまり、カソード層を浅い接合とすることで、カソード層の不純物濃度を低くし、ベース層の導電率に対するカソード層の導電率をより小さくする。これにより、ベース層のベース幅が広くなり、また、エミッタ効率、ベース輸送効率が小さくなることで、バルク層、ベース層、カソード層からなるＮＰＮトランジスタの電流増幅率ｈＦＥＮＰＮが減少し、サイリスタはターンオンしにくくなるわけである。
しかし、この場合、ｄＶ／ｄｔは大きくなるものの、実際のターンオン時には、ベース層のベース幅は広くなりベース輸送効率が小さくなることで、ゲートトリガ電流ＩＧＴが大きくなってしまう。
一方、ゲートトリガ電流ＩＧＴを小さくする（ゲート感度を上げる）場合、すなわち、少ないゲートトリガ電流ＩＧＴでターンオンさせる場合、ベース層とカソード層との接合を深く形成する必要があった。これは、上記とは逆の理由で、ベース層のベース幅を薄くしてＮＰＮトランジスタの電流増幅率ｈＦＥＮＰＮを上げることに相当する。ところが、これでは、サイリスタは誤点弧しやすくなることとなり、ｄＶ／ｄｔは小さくなる。
このように、臨界オフ電圧上昇率ｄＶ／ｄｔを大きくすることと、ゲートトリガ電流ＩＧＴを小さくする（ゲート感度を上げる）関係は、上記説明の様に臨界オフ電圧上昇率ｄＶ／ｄｔを小さくするとゲートトリガ電流ＩＧＴは小さくなり、或いは、臨界オフ電圧上昇率ｄＶ／ｄｔを大きくするとゲートトリガ電流ＩＧＴは大きくなるので、相反する関係（トレードオフの関係）にあるといえる。
【０００７】
そこで、本発明は、上記問題を鑑みなされたもので、その目的は、臨界オフ電圧上昇率（ｄＶ／ｄｔ）の悪化を伴うことなく、ゲートトリガ電流ＩＧＴの小さい（ゲート感度の良い）サイリスタを提供することにある。
なお、上記特許文献１〜３は、半導体装置の基板上に形成する電極または配線用の金属に高融点金属シリサイドを用いる技術を開示しているにすぎない。
【課題を解決するための手段】
【０００８】
本発明の半導体装置は、第１の一導電型領域の両主面に反対導電型領域を有し、前記反対導電型領域の少なくとも一方の領域内に第２の一導電型領域を形成し、前記各反対導電型領域と前記第２の一導電型領域とにそれぞれ電極を形成して構成される半導体装置において、前記第２の一導電型領域が形成された反対導電型領域の電極側の領域は、高融点金属シリサイド層で形成されることを特徴とする。
【０００９】
また、本発明は、上記半導体装置において、前記第２の一導電型領域以外の電極を有する半導体領域は、その電極側の領域が高融点金属シリサイド層で形成されることを特徴とする。
【００１０】
また、本発明は、上記半導体装置において、前記第１の一導電型領域はＮ型半導体基板であり、前記第２の一導電型領域はカソードとなるＮエミッタ領域であり、前記第２の一導電型領域が形成された反対導電型領域は、ゲートとなるＰベース領域であり、前記第２の一導電型領域が形成されない反対導電型領域の電極側は、アノードとなるＰエミッタ領域であり、前記Ｐエミッタ領域と、前記Ｐベース領域と前記Ｐエミッタ領域とに挟まれる前記Ｎ型半導体基板の一部分のＮベース領域と、前記Ｐベース領域と、前記Ｎエミッタ領域と、からなるＰＮＰＮ４層構造を有するサイリスタであることを特徴とする。
【００１１】
また、本発明は、上記半導体装置において、前記高融点金属シリサイド層はニッケルシリサイド層であることを特徴とする。
【発明の効果】
【００１２】
この本発明によれば、少なくともゲートトリガ電流ＩＧＴの電流経路であるゲート電極Ｍ１ｂに接続されるベース層の電極側の領域（高濃度領域）を、電流の流れやすい高融点金属シリサイド層で形成する。つまり、半導体基板の表面付近の高濃度領域におけるオーミックコンタクト性を上げて（コンタクト抵抗値を下げて）、ゲートトリガ電流ＩＧＴが流れる経路における抵抗値を下げることにより、サイリスタのターンオンに必要な電圧を上昇させることなく、少ないゲートトリガ電流ＩＧＴによりサイリスタをターンオンさせる構成とする。この構成により、ゲート電極Ｍ１ｂとオーミック接触する高濃度のベース層を更に低抵抗化し、ゲートトリガ電流ＩＧＴを主表面とは垂直な方向に流れやすくすることで、半導体基板の主表面で横方向に流れる電流分を少なくし、ＰＮ接合Ｊ１が形成されている深さよりも下の位置から横方向へと流れる電流分をできるだけ多くする。これにより、ＰＮ接合Ｊ２に最も近いＰＮ接合Ｊ１からキャリアを有効に注入することとなり、少ないゲートトリガ電流ＩＧＴによりサイリスタをターンオンさせることができる。また、ゲートトリガ電流ＩＧＴを減らすために、従来の様にエミッタ深さ等を調整する必要はなく、臨界オフ電圧上昇率（ｄＶ／ｄｔ）は変動しない。よって、臨界オフ電圧上昇率（ｄＶ／ｄｔ）の悪化を伴うことなく、ゲート感度の良い（ゲートトリガ電流ＩＧＴの少ない）サイリスタを提供することができる。
【図面の簡単な説明】
【００１３】
【図１】本発明の半導体装置１００の構成を示す断面図である。
【図２】本発明の半導体装置１００の電極形成工程を説明するための図である。
【図３】関連する半導体装置２００の構成を示す断面図である。
【発明を実施するための形態】
【００１４】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について説明する。
図１は、本発明の実施形態におけるサイリスタ（半導体装置１００）の断面図を示している。なお、図３と同一の部分には同一の符号を付している。半導体装置１００は、図１に示すように、Ｎ型半導体領域Ｎ１と、半導体基板の一方の主面に露出する面を除いて前記Ｎ型半導体領域Ｎ１に隣接するＰ型半導体領域Ｐ１と、半導体基板の一方の主面に露出する面を除いて前記Ｐ型半導体領域Ｐ１に隣接するＮ型半導体領域Ｎ２と、半導体基板の他方の主面に露出する面を除いて前記Ｎ型半導体領域Ｎ１に隣接するＰ型半導体領域Ｐ２と、を備えている。
ここで、Ｎ型半導体領域Ｎ２は、平面視においてＰ型半導体領域Ｐ１の内側にあり、またＮ型半導体領域Ｎ２は半導体基板表面からの深さ方向に、Ｐ型半導体領域Ｐ１に比較して浅く形成されている。また、Ｐ型半導体領域Ｐ１及びＰ型半導体領域Ｐ２の両方の領域は、Ｎ型半導体領域Ｎ１を介して対向している。
【００１５】
また、半導体装置１００において、Ｎ型半導体領域Ｎ２とＰ型半導体領域Ｐ１は、半導体基板の一方の主面において形成された保護膜Ｉ１に設けられた開口ＣＴ１ａ、開口ＣＴ１ｂを介して、それぞれ第１の電極Ｍ１ａ、第３の電極Ｍ１ｂにオーミック接触される。同様に、Ｐ型半導体領域Ｐ２は、半導体基板の他方の主面において形成された保護膜Ｉ２に設けられた開口ＣＴ２を介して、第２の電極Ｍ２にオーミック接触される。第１の電極Ｍ１ａは、端子Ｔｋ（カソード端子）に、第３の電極Ｍ１ｂは、端子Ｔｇ（ゲート端子）に、第２の電極Ｍ２は、端子Ｔａ（アノード端子）にそれぞれ接続される。
【００１６】
ここで、本実施形態において、Ｎ型半導体領域Ｎ２、Ｐ型半導体領域Ｐ１、及びＰ型半導体領域Ｐ２の各領域は、それぞれメタル電極である第１の電極Ｍ１ａ、第２の電極Ｍ１ｂ、及び第３の電極Ｍ２とオーミック接触する領域に、高融点金属シリサイド層ＬＭを有している。
以上の構成により、半導体装置１００は、端子Ｔａと端子Ｔｋとの間に、Ｐ型半導体領域Ｐ２（Ｐエミッタ領域、以下アノード層とする）、Ｎ型半導体領域Ｎ１（Ｎベース領域、以下バルク層とする）及びＰ型半導体領域Ｐ１から構成されるＰＮＰバイポーラトランジスタと、Ｎ型半導体領域Ｎ１、Ｐ型半導体領域Ｐ１（Ｐベース領域、以下単にベース層とする）及びＮ型半導体領域Ｎ２（Ｎエミッタ領域、以下カソード層とする）から構成されるＮＰＮバイポーラトランジスタとが接続されたサイリスタである。
【００１７】
ここで、まず、半導体装置１００の製造方法について説明する。
最初に、Ｎ型不純物の不純物濃度を有する半導体基板（バルク層）を用意する。次に、Ｐ型半導体領域Ｐ２（アノード層）を形成する工程に進む。まず、半導体基板のアノード側表面（他方の主面）に下地酸化膜を形成し、下地酸化膜上にイオン注入のマスクとなるフォトレジストを塗布する。次に、フォトマスクを用いて露光を行う。
この際用いるフォトマスクは、フォトレジストを感光させる光透過部がアノード層に対応して矩形状に設けられたフォトマスクである。このフォトマスクのパターンを半導体基板に転写し、矩形状光透過部に対応する開口を形成し、この開口からＰ型不純物イオン（例えばボロンイオン）を注入する。
続いて、フォトレジスト剥離後、注入したＰ型不純物イオンの活性化のための熱処理を行い、アノード層を形成する。
【００１８】
続いて、Ｐ型半導体領域Ｐ１（ベース層）を形成する工程に進む。上記アノード層を形成工程と同様に、半導体基板のカソード側表面（一方の主面）に下地酸化膜を形成し、下地酸化膜上にイオン注入のマスクとなるフォトレジストを塗布する。次に、光透過部がベース層に対応して矩形状に設けられたフォトマスクを用いて露光を行い、露光されたフォトレジストの開口からＰ型不純物イオン（例えばボロンイオン）注入を行う。もちろん、この際用いるフォトマスクは、上記アノード層を形成する際に用いたフォトマスクと同じフォトマスクであってもよい。また、フォトレジスト剥離後、注入したＰ型不純物イオンの活性化のための熱処理を行い、ベース層を形成し、下地酸化膜を除去する。
【００１９】
続いて、Ｎ型半導体領域Ｎ２（カソード層）を形成する工程に進む。半導体基板のカソード側表面（一方の主面）に、新たに下地酸化膜を形成し、下地酸化膜上にイオン注入のマスクとなるフォトレジストを塗布する。次に、フォトマスクを用いて露光を行い、露光されたフォトレジストの開口からＮ型不純物イオン（例えばリンイオン）を行う。
この際用いるフォトマスクは、フォトレジストを感光させる光透過部が、ベース層形成の際に用いられるフォトマスクの光透過部に対して内側になるように、カソード層に対応して矩形状に設けられたフォトマスクである。
上記工程と同様、フォトレジスト剥離後、注入したＮ型不純物イオンの活性化のための熱処理を行い、カソード層を形成し、下地酸化膜を除去する。
【００２０】
続いて、電極形成工程に進む。図２は、半導体装置１００の電極形成工程の工程フローを示す図であり、以下に図２（ａ）〜図２（ｅ）を用いて、電極形成工程を説明する。
図２（ａ）に示すように、まず、絶縁性の保護膜Ｉ１、保護膜Ｉ２を形成し、メタル電極と各半導体領域の電気的接触を得るため、開口ＣＴ１ａ、開口ＣＴ２及び開口ＣＴ１ｂを形成する。次に、アノード、カソード、ゲートの各電極を形成する際、必要に応じて既に形成されたアノード層、カソード層、ベース層の表面に、イオン注入法により高濃度層を形成する。図２（ａ）においては、ベース層におけるゲート電極が形成される領域を、ＰＮ接合を形成する領域に比べて高濃度のＰ型不純物領域としている。
【００２１】
続いて、図２（ｂ）に示すように、無電解メッキ法により開口ＣＴ１ａ、開口ＣＴ２及び開口ＣＴ１ｂから、カソード層、ベース層、及びアノード層の露出面へニッケルＮｉを付着する。
続いて、図２（ｃ）に示すように、例えば焼き鈍しにより熱処理を施し、カソード層、ベース層、及びアノード層の各露出面に付着されたＮｉの一部を、それぞれの層においてシリコン基板内へ拡散させ、シリコンとニッケルとの合金層であるニッケルシリサイド層ＮｉＳｉ（高融点金属シリサイド層）を形成する。
このニッケルシリサイド層（ＮｉＳｉ）は、カソード層、ベース層、及びアノード層とそれぞれのメタル電極間のコンタクト抵抗を減少させるためのオーミック層として使用される。
【００２２】
続いて、図２（ｄ）に示すように、上記シリサイド化工程で、シリサイド化されなかった残部であるニッケルＮｉを、ウエットエッチ等の表面処理を施すことで除去する。
最後に、図２（ｅ）に示すように、真空蒸着法等によりメタル電極となるアルミニウムＡｌを蒸着する。その後、このアルミニウムをパターニングして、図１に示すように、カソード電極Ｍ１ａ、アノード電極Ｍ２及びゲート電極Ｍ１ｂを形成する。
【００２３】
このようにして形成された半導体装置１００は、第１の一導電型領域（Ｎ型半導体領域Ｎ１、バルク層）の両主面に反対導電型領域（Ｐ型半導体領域Ｐ１及びＰ２、ベース層及びアノード層）を有し、前記反対導電型領域の少なくとも一方の領域内に第２の一導電型領域（Ｎ型半導体領域Ｎ２、カソード層）を形成し、前記各反対導電型領域と前記第２の一導電型領域とにそれぞれ電極（順に、アノード端子Ｔａに接続されるメタル電極Ｍ２、ゲート端子Ｔｇに接続されるメタル電極Ｍ１ｂ、カソード端子に接続されるメタル電極Ｍ１ａ）を形成して構成される半導体装置において、前記第２の一導電型領域が形成された反対導電型領域の電極側の領域（ベース層）は、ニッケルとシリコンとの合金層であるニッケルシリサイド層（高融点金属シリサイド層ＬＭ）で形成されることを特徴とする半導体装置である。
【００２４】
この本発明によれば、少なくともゲートトリガ電流ＩＧＴの電流経路であるゲート電極Ｍ１ｂに接続されるベース層の電極側の領域（高濃度領域）を、電流の流れやすい高融点金属シリサイド層で形成する。つまり、半導体基板の表面付近の高濃度領域におけるオーミックコンタクト性を上げて（コンタクト抵抗値を下げて）、ゲートトリガ電流ＩＧＴが流れる経路における抵抗値を下げることにより、サイリスタのターンオンに必要な電圧を上昇させることなく、少ないゲートトリガ電流ＩＧＴによりサイリスタをターンオンさせる構成とする。ゲートトリガ電流ＩＧＴが減少する理由は以下の通りである。
【００２５】
上記サイリスタを製造する際、ベース層及びカソード層は上述の様に拡散により形成するわけであるが、拡散により形成した不純物層は半導体基板の主表面に近づくにつれ不純物濃度が高くなっている。ここで、カソード層は、主表面から浅く形成されているので、主表面から深さ方向に沿った不純物濃度がほぼ一定であると仮定すると、ベース層はカソード層に比べ深く形成されているので、その不純物濃度は半導体基板の主表面から深くなるにつれ低くなる。すなわち、ベース層の導電率に対するカソード層の導電率の比率は、主表面から深い部分（ベース層とカソード層からなるＰＮ接合Ｊ１が主表面と平行をなす部分）が一番大きく、主表面に近づくにつれ小さくなる。ＰＮ接合Ｊ１を通過する電流が一定の場合、ＰＮ接合Ｊ１におけるキャリア注入量（エミッタ注入効率）は、上で述べたとおり、ＰＮ接合Ｊ１を構成する領域の導電率の比率が大きい程多くなる。
また、カソード層からベース層へと注入されるキャリア（電子）は、ベース層とバルク層間のＰＮ接合Ｊ２に形成されている空乏層ＤＬまで到達しなければ、サイリスタのターンオンに寄与しない。
従って、サイリスタのターンオンに、カソード層からベース層へ注入されるキャリアを有効に使うには、ＰＮ接合Ｊ２に最も近いＰＮ接合Ｊ１からキャリアを注入するのが良いことを意味している。
【００２６】
そのため、ゲート電極Ｍ１ｂとオーミック接触する高濃度のベース層を更に低抵抗化し、ゲートトリガ電流ＩＧＴを主表面とは垂直な方向に流れやすくすることで、半導体基板の主表面で横方向に流れる電流分を少なくし、ＰＮ接合Ｊ１が形成されている深さよりも下の位置から横方向へと流れる電流分をできるだけ多くする。これにより、ＰＮ接合Ｊ２に最も近いＰＮ接合Ｊ１からキャリアを有効に注入することとなり、少ないゲートトリガ電流ＩＧＴによりサイリスタをターンオンさせることができる。また、ゲートトリガ電流ＩＧＴを減らすために、従来の様にベース層とカソード層との接合の深さ等を調整する必要はなく、臨界オフ電圧上昇率（ｄＶ／ｄｔ）は変動しない。よって、臨界オフ電圧上昇率（ｄＶ／ｄｔ）の悪化を伴うことなく、ゲート感度の良い（ゲートトリガ電流ＩＧＴの少ない）サイリスタを提供することができる。
【００２７】
以上、本発明の実施形態について図面を参照して詳述してきたが、具体的な構成はこの実施形態に限られるものではなく、この発明の要旨を逸脱しない範囲の変更等も含まれる。
例えば、上記実施形態においては、ベース層、カソード層、アノード層の全ての半導体領域のメタル電極との接触面をシリサイド化したが、少なくともゲート（ベース層）をシリサイド化すれば、本発明の目的は達成される。全ての領域をシリサイド化する場合、シリサイド化しない領域のシリサイド化をマスクする工程が不要となることから、工程を短縮でき製造コストを低減できる効果がある。また、アノード側とカソード側の電極形成を別工程で行う場合、カソード側の電極であるカソード電極とゲート電極が接触する不純物領域（カソード層及びベース層）をシリサイド化し、アノード電極が接触する不純物領域（アノード層）はシリサイド化しなくてもよい。
また、高融点金属シリサイドをニッケルシリサイド層として説明したが、コバルトシリサイド層、チタンシリサイド層等、他の高融点金属シリサイド層としても構わないのは勿論である。
【００２８】
上記各実施形態においては、アノード層形成工程終了後、ベース層形成工程を行うこととしているが、本発明はこれに限定されるものではない。例えば、ベース層形成後アノード層形成、あるいは同時に形成してもよい。
【００２９】
上記実施形態においては、ベース層、アノード層およびカソード層形成工程においてイオン注入法を用いて不純物導入をしているが、本発明はこれに限定されるものではない。例えば熱拡散法を用いて不純物導入をしてもよい。このとき熱拡散法に用いる拡散源としては気体、液体または固体の拡散源を用いることが出来る。
【００３０】
上記実施形態においては、ベース層、アノード層、カソード層に表面に形成される高濃度不純物層はイオン注入によるとしているが、本発明はこれに限定されるものではない。例えば、熱拡散法を用いて不純物導入をしてもよい。このとき熱拡散法に用いる拡散源としては気体、液体または固体の拡散源を用いることが出来る。
【符号の説明】
【００３１】
Ｎ１，Ｎ２…Ｎ型半導体領域、Ｐ１，Ｐ２…Ｐ型半導体領域、ＤＬ…空乏層、Ｊ１，Ｊ２，Ｊ３…ＰＮ接合、ＣＴ１ａ，ＣＴ１ｂ，ＣＴ２…開口、Ｍ１ａ，Ｍ１ｂ，Ｍ２…電極、Ｉ１，Ｉ２…保護膜、Ｔａ，Ｔｋ，Ｔｇ…端子、ＬＭ…高融点金属シリサイド層
【図１】
2012089807.tif 000003
【図２】
2012089807.tif 000004
【図３】
2012089807.tif 000005