(57)【要約】【課題】消去回数の増加を抑制し、書き込み速度の向上及びメモリセルの劣化を防止することが可能な半導体記憶装置を提供すること。【解決手段】読み出しレベルに応じてデータを保持可能なセルＭＣが形成されたセルアレイ１と、前記セルＭＣに書き込まれた回数Ｎ（Ｎ：０以上の整数）をカウントし、その回数に応じて書込電圧Ｖｐｇｍ及び読出電圧Ｖｃｇｒを前記セルに転送する制御部９と、前記書込電圧を用いてデータを書み込み、前記読出電圧を発生し、データを読み出す電圧発生回路とを具備し、書込要求があると、前記読出電圧を発生させ、前記データを読み出し、読み出された閾値電圧より高い閾値電圧に遷移させる前記書き込み電圧を前記電圧発生回路に発生させ、前記セルへの前記回数Ｎ回目（≧２）の書き込み要求が規定値に達していると、前記制御部は前記セルが保持する前記データを消去させる。【選択図】図３
2012069199.tif 000002
【特許請求の範囲】
【請求項１】
読み出しレベルに応じて“０”または“１”いずれかのデータを保持可能なメモリセルが行及び列方向に沿って形成されたメモリセルアレイと、
前記メモリセルに連続して前記データが書き込まれた回数Ｎ（Ｎ：０以上の整数）をカウントし、その回数に応じて可変な書き込み電圧及び読み出し電圧を前記メモリセルに転送する制御部と、
前記書き込み電圧を発生し、前記書き込み電圧を用いて前記メモリセルに少なくとも“１”ビットデータを書み込み、前記読み出し電圧を発生し、前記メモリセルから少なくとも“１”ビットデータを読み出す電圧発生回路と
を具備し、
前記メモリセルに前記回数Ｎ回目（≧２）の書き込み要求があると、
前記制御部は、前記電圧発生回路に（Ｎ−１）回目に応じた前記読み出し電圧を発生させ、この読み出し電圧によって前記メモリセルから前記“１”ビットデータを読み出し、
前記書き込み要求に応じた前記データに基づき、前記（Ｎ−１）回目の読み出しで読み出された閾値電圧より高い閾値電圧に遷移させる前記書き込み電圧を前記電圧発生回路に発生させ、
前記メモリセルへの前記回数Ｎ回目（≧２）の書き込み要求が規定値に達していると、前記制御部は前記メモリセルが保持する前記データを消去させる
ことを特徴とする半導体記憶装置。
【請求項２】
読み出しレベルに応じて“０”または“１”いずれかのデータを保持可能なメモリセルが行及び列方向に沿って形成されたメモリセルアレイと、
前記メモリセルに連続して前記データが書き込まれた回数Ｎ（Ｎ：０以上の整数）をカウントし、その回数に応じて可変な書き込み電圧及び読み出し電圧を前記メモリセルに転送する制御部と、
前記書き込み電圧を発生し、前記書き込み電圧を用いて前記メモリセルに少なくとも“１”ビットデータを書み込み、前記読み出し電圧を発生し、前記メモリセルから少なくとも“１”ビットデータを読み出す電圧発生回路と
を具備する半導体記憶装置。
【請求項３】
前記制御部は、前記回数Ｎが規定値に達した場合、前記メモリセルが保持する前記データを消去させる
ことを特徴とする請求項２記載の半導体記憶装置。
【請求項４】
前記メモリセルにｍ回目（ｍ：２以上の自然数）の書き込み要求があると、
前記制御部は、前記電圧発生回路に（ｍ−１）回目に応じた前記読み出し電圧を発生させ、この読み出し電圧によって前記メモリセルから前記“１”ビットデータを読み出し、
前記（ｍ−１）回目の読み出し電圧よりも前記メモリセルの閾値電圧が小さい場合、前記メモリセルの前記閾値電圧を前記（ｍ−１）回目の読み出し電圧よりも高い閾値電圧に遷移させた後、前記メモリセルに前記ｍ回目の書き込みを実行する
ことを特徴とする請求項３記載の半導体記憶装置。
【請求項５】
前記メモリセルは、閾値電圧の低い方から第１状態、第２状態、及び第３状態の順で互いに離隔されたいずれか１つの状態分布に遷移可能とされ、
前記制御部は、前記メモリセルに連続して前記データを書き込むことの出来る最大上書き回数を更に保持し、
前記制御部は、前記前記第１状態の上側閾値電圧と前記第２状態の下側閾値電圧との電位差、または前記第２状態の上側閾値電圧と前記第３状態の下側閾値電圧との電位差に応じて前記最大上書き回数を１つ減算する
ことを特徴とする請求項２記載の半導体記憶装置。
【請求項６】
前記電圧発生回路は、前記書き込み電圧として第１電圧、この第１電圧よりも大きな第２電圧、及び第２電圧よりも大きな第３電圧を発生し、且つ前記読み出し電圧として前記第１状態の上側閾値電圧よりも大きく前記第２状態の下側閾値電圧よりも小さな第４電圧、及び前記第２状態の上側閾値電圧大きく前記第３状態の下側閾値電圧よりも小さな第５電圧をそれぞれ発生させ、
前記制御部は、新たなデータ書き込みがあると前記カウントの値に基づき前記第４電圧または前記第５電圧のいずれか電圧を前記メモリセルに転送することで前記メモリセルが保持する“０”または“１”いずれかの前記“１”ビットデータを読み出す
ことを特徴とする請求項２記載の半導体記憶装置。
【請求項７】
前記メモリセルにｍ回目（ｍ：２以上の自然数）の書き込み要求があると、
前記制御部は、前記電圧発生回路に（ｍ−１）回目に応じた前記読み出し電圧を発生させ、この読み出し電圧によって前記メモリセルから前記“１”ビットデータを読み出し、
前記書き込み要求に応じた前記データに基づき、前記（ｍ−１）回目の読み出しで読み出された閾値電圧より高い閾値電圧に遷移させる前記書き込み電圧を前記電圧発生回路に発生させる
ことを特徴とする請求項３記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置、例えばＮＡＮＤ型フラッシュメモリに関する。
【背景技術】
【０００２】
ＮＡＮＤ型フラッシュメモリは浮遊ゲート（ＦＧ）を有するメモリセルが用いられている。データの書き込みではこのメモリセルの浮遊ゲートに電荷を蓄積することで、閾値電圧を変化させてデータを保持させる。またデータの読み出し時には、閾値電圧、すなわち浮遊ゲートに蓄積された電荷量に応じた情報が読み出される。
【０００３】
メモリセルは１ビット（“０”または“１”）の他、多値（例えば２ビット（“１１”、“１０”、“０１”、“００”））のデータを保持することが出来る。２ビットの場合、メモリセルには４つの閾値電圧のうちの１つが設定される。閾値電圧の設定には１ビットを記憶する場合より高い精度が要求されるが、書き込み時の閾値変化量は１ビットを書き込む場合と大きくは変わらない。そのためメモリセル間の容量結合などにより、あるメモリセルの書き込み時に隣のメモリセルの閾値をシフトさせて保持データが変化してしまう、すなわちプログラムディスターブの可能性が高くなる。
【０００４】
また、例えば４値のデータを保持可能なメモリセルの特性が劣化し、各々の閾値分布が広がってしまった場合などは、データの読み出しに精細を欠く。このような場合は、４値モードから２値モードに変更せざるを得ない。
【０００５】
また、メモリセルは一度閾値電圧が上昇しデータを保持した後に更なる新たなデータを書き込む場合、消去動作を行うことで閾値電圧を下げること必要がある。この消去回数には、例えば１万回程度の制限がある。また、消去回数の増加は書き込み速度を低下させ、メモリセルの劣化を促進させる。
【０００６】
（特許文献１参照）
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】２００８−２０９３７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
消去回数の増加を抑制し、書き込み速度の向上及びメモリセルの劣化を防止することが可能な半導体記憶装置を提供する。
【課題を解決するための手段】
【０００９】
本実施形態の半導体記憶装置によれば、読み出しレベルに応じて“０”または“１”いずれかのデータを保持可能なメモリセルが行及び列方向に沿って形成されたメモリセルアレイと、前記メモリセルに連続して前記データが書き込まれた回数Ｎ（Ｎ：０以上の整数）をカウントし、その回数に応じて可変な書き込み電圧及び読み出し電圧を前記メモリセルに転送する制御部と、前記書き込み電圧を発生し、前記書き込み電圧を用いて前記メモリセルに少なくとも“１”ビットデータを書み込み、前記読み出し電圧を発生し、前記メモリセルから少なくとも“１”ビットデータを読み出す電圧発生回路とを具備し、前記メモリセルに前記回数Ｎ回目（≧２）の書き込み要求があると、前記制御部は、前記電圧発生回路に（Ｎ−１）回目に応じた前記読み出し電圧を発生させ、この読み出し電圧によって前記メモリセルから前記“１”ビットデータを読み出し、前記書き込み要求に応じた前記データに基づき、前記（Ｎ−１）回目の読み出しで読み出された閾値電圧より高い閾値電圧に遷移させる前記書き込み電圧を前記電圧発生回路に発生させ、前記メモリセルへの前記回数Ｎ回目（≧２）の書き込み要求が規定値に達していると、前記制御部は前記メモリセルが保持する前記データを消去させる。
【図面の簡単な説明】
【００１０】
【図１】第１の実施形態に係るＮＡＮＤフラッシュメモリの構成例。
【図２】第１の実施形態に係るメモリセルの閾値分布の概念図。
【図３】第１の実施形態に係るメモリセルの保持データの概念図。
【図４】第１の実施形態に係る電圧発生回路のブロック図。
【図５】第１の実施形態に係る制御部の動作を示すフローチャート。
【図６】第１の実施形態に係るＮＡＮＤフラッシュメモリの書き込み動作を示すタイムチャート。
【図７】第１の実施形態に係る読み出し電圧に応じたメモリセルの保持データを示した概念図。
【図８】第１の実施形態に係る制御部の動作を示すフローチャート。
【図９】第１の実施形態に係る制御部の動作を示すフローチャート。
【図１０】第１の実施形態の変形例に係るメモリセルの閾値分布の概念図。
【図１１】第１の実施形態の変形例に係る読み出し電圧に応じたメモリセルの保持データを示した概念図。
【図１２】第２の実施形態に係るメモリシステムの構成例。
【図１３】第２の実施形態に係るワークメモリの構成例。
【図１４】第３の実施形態に係るメモリセルアレイの構成例。
【図１５】第３の実施形態に係るメモリセルアレイの詳細な構成例。
【図１６】第３の実施形態に係るメモリセルアレイの斜視図。
【図１７】第３の実施形態に係るメモリセルアレイの回路図。
【図１８】第３の実施形態に係るメモリセルが遷移可能な抵抗分布図。
【図１９】第３の実施形態に係るメモリセルの保持データの概念図。
【図２０】第３の実施形態に係る書き込み電圧の概念図。
【発明を実施するための形態】
【００１１】
以下、この発明の実施形態につき図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【００１２】
[第１の実施形態]  
本実施形態は、メモリセルに新たなデータを書き込む際、保持データを消去せず連続して新たなデータを書き込む。つまり、書き込み毎にメモリセルの閾値電圧を上昇させる。読み出し時には、書き込み回数に応じた読み出しレベルを用いて、メモリセルの閾値電圧がその読み出しレベルよりも低いか高いかを判断することで１ビット（“０”または“１”）データを読み出す。その後、書き込み回数が規定値に達すると、データを消去するものである。すなわち、メモリセルの書き込み回数が規定値に達するまでデータ消去を行わず、同一メモリセルに複数回データが書き込まれることになる。また、メモリセルの書き込み回数は、後述するブロック単位で管理される。これは、消去がブロック単位で行われるため、同一ブロックに設けられたメモリセルへの書き込み回数はすべて同一とする必要があるからである。
【００１３】
＜全体構成例＞  
図１を用いて本実施形態に係る半導体記憶装置の構成例について説明する。図１は、本実施形態に係るＮＡＮＤ型フラッシュメモリを一例に示したブロック図である。図１に示すように、ＮＡＮＤ型フラッシュメモリは、メモリセルアレイ１、ロウデコーダ２、ドライバ回路３、センスアンプ４、ＥＣＣ回路５、データ入出力回路６、ソース線ＳＬドライバ７、電圧発生回路８、及び制御部９を備える。
【００１４】
メモリセルアレイ１は複数の不揮発性のメモリセルトランジスタＭＴメモリセルＭＣを含んだブロックＢＬＫ０乃至ＢＬＫｓを備える（ｓは自然数）。ブロックＢＬＫ０乃至ＢＬＫｓの各々は、不揮発性のメモリセルＭＣが直列接続された複数のＮＡＮＤストリング１５を備えている。ＮＡＮＤストリング１５の各々は、例えば６４個のメモリセルＭＣと、選択トランジスタＳＴ１、ＳＴ２とを含んでいる。
【００１５】
メモリセルＭＣは、２値以上のデータを保持可能とする。本実施形態では、レベルの異なる２値のデータを保持する場合について説明するが、４値であってもよいし、８値であってもよく、その値は限定されるものではない。
【００１６】
このメモリセルＭＣの構造は、ｐ型半導体基板上にゲート絶縁膜を介在して形成された浮遊ゲート（導電層）と、浮遊ゲート上にゲート間絶縁膜を介在して形成された制御ゲートとを含んだＦＧ型である。なお、メモリセルＭＣはＭＯＮＯＳ型であってもよい。ＭＯＮＯＳ型とは、半導体基板上にゲート絶縁膜を介在して形成された電荷蓄積層（例えば絶縁膜）と、電荷蓄積層上に形成され、電荷蓄積層より誘電率の高い絶縁膜（以下、ブロック層と呼ぶ）と、更にブロック層上に形成された制御ゲートとを有する構造である。
【００１７】
メモリセルＭＣの制御ゲートはワード線として機能し、ドレインはビット線に電気的に接続され、ソースはソース線に電気的に接続されている。またメモリセルＭＣは、ｎチャネルＭＯＳトランジスタである。なお、メモリセルＭＣの個数は６４個に限られず、１２８個、２５６個等であってもよく、その数は限定されるものではない。
【００１８】
またメモリセルＭＣは、隣接するもの同士でソース、ドレインを共有している。そして、選択トランジスタＳＴ１、ＳＴ２間に、その電流経路が直列接続されるようにして配置されている。直列接続されたメモリセルＭＣの一端側のドレイン領域は選択トランジスタＳＴ１のソース領域に接続され、他端側のソース領域は選択トランジスタＳＴ２のドレイン領域に接続されている。
【００１９】
同一行にあるメモリセルＭＣの制御ゲートはワード線ＷＬ０〜ＷＬ６３のいずれかに共通接続され、同一行にあるメモリセルＭＣの選択トランジスタＳＴ１、ＳＴ２のゲート電極は、それぞれセレクトゲート線ＳＧＤ１、ＳＧＳ１に共通接続されている。なお説明の簡単化のため、以下ではワード線ＷＬ０〜ＷＬ６３を区別しない場合には、単にワード線ＷＬと呼ぶことがある。また、メモリセルアレイ１において同一列にある選択トランジスタＳＴ１のドレインは、いずれかのビット線ＢＬ０〜ＢＬｎに共通接続される。以下、ビット線ＢＬ０〜ＢＬｎについても、これらを区別しない場合には一括してビット線ＢＬと呼ぶ（ｎ：自然数）。選択トランジスタＳＴ２のソースはソース線ＳＬに共通接続される。
【００２０】
また、同一のワード線ＷＬに接続された複数のメモリセルＭＣには一括してデータが書き込まれ、この単位をページと呼ぶ。更に、複数のメモリセルＭＣはブロックＢＬＫ単位で一括してデータが消去される。
【００２１】
ロウデコーダ２について説明する。ロウデコーダ２は、データの書き込み動作時、読み出し動作時、及び消去時において、制御部９から与えられたブロックアドレスをデコードし、その結果に基づいてブロックＢＬＫを選択する。これにより、ロウデコーダ２は、選択されたブロックＢＬＫに対応するメモリセルアレイ１のロウ方向を選択する。つまり、制御部９から与えられる制御信号に基づいて、ロウデコーダ２はセレクトゲート線ＳＧＤ１、ＳＧＳ１、及びワード線ＷＬ０〜ＷＬ６３に対し、ドライバ回路３から与えられた電圧をそれぞれ印加する。
【００２２】
ドライバ回路３は、セレクトゲート線ＳＧＤ１、ＳＧＳ１毎に設けられたセレクトゲート線ドライバ３１、３２、及びワード線ＷＬ毎に設けられたワード線ドライバ３３を備える。本実施形態では、ブロックＢＬＫ０に対応したワード線ドライバ３３、セレクトゲート線ドライバ３１、３２のみを図示する。しかし実際では、これらワード線ドライバ３３、セレクトゲート線ドライバ３１、及び３２は、ブロックＢＬＫ０乃至ブロックＢＬＫｓに設けられた、例えば６４本のワード線ＷＬ及びセレクトゲート線ＳＧＤ１、ＳＧＳ１に共通接続されている。
【００２３】
制御部９から与えられるページアドレスのデコード結果に応じて、ブロックＢＬＫが選択される。ワード線ドライバ３３は選択されたワード線ＷＬを介して電圧発生回路８から与えられた必要とされる電圧を、この選択ブロックＢＬＫ内に設けられたメモリセルＭＣの制御ゲートへと転送する。またセレクトゲート線ドライバ３１は、選択ブロックＢＬＫに対応するセレクトゲート線ＳＧＤ１を介し、必要とする電圧を選択トランジスタＳＴ１のゲートへと転送する。この時、セレクトゲート線ドライバ３１は選択トランジスタＳＴ１のゲートに信号ｓｇｄを転送する。具体的には、セレクトゲート線ドライバ３１は、データの書き込み時、読み出し時、消去時、更にはデータのベリファイ時に、セレクトゲート線ＳＧＤ１を介して、例えば信号ｓｇｄを選択トランジスタＳＴ１のゲートに転送する。なお、信号ｓｇｄは、その信号が‘Ｌ’レベルであった場合、０[Ｖ]とされ、‘Ｈ’レベルであった場合電圧ＶＤＤ（例えば、１．８[Ｖ]）する。
【００２４】
また、セレクトゲート線ドライバ３２は、選択ブロックＢＬＫに対応するセレクトゲート線ＳＧＳ１を介し、データの書き込み時、読み出し時、データのベリファイ時にセレクトゲート線ＳＧＳ１を介してそれぞれ必要とする電圧を選択トランジスタＳＴ２のゲートに転送する。この時、セレクトゲート線ドライバ３２は選択トランジスタＳＴ２のゲートに信号ｓｇｓを転送する。信号ｓｇｓは、その信号が‘Ｌ’レベルであった場合０[Ｖ]とされ、‘Ｈ’レベルであった場合電圧ＶＤＤとする。
【００２５】
次に、センスアンプ４について説明する。センスアンプ５は、データの読み出し時において読み出し対象のメモリセルＭＣに接続されたビット線ＢＬ（読み出し対象のビット線ＢＬ）から読み出されたデータをセンスして増幅する。
【００２６】
具体的には、センスアンプ４は、読み出し対象とするビット線ＢＬを所定の電圧（例えば、電圧ＶＤＤ）にプリチャージした後、ロウデコーダ２により選択されたＮＡＮＤストリング１５によってビット線ＢＬを放電させ、そのビット線ＢＬの放電状態をセンスする。つまり、センスアンプ４でビット線ＢＬの電圧を増幅してメモリセルＭＣの有するデータをセンスする。そして、読み出したデータをデータ線Ｄｌｉｎｅを介してデータ入出力回路６に転送する。なお、この際、読み出し対象とならないビット線ＢＬは電圧ＶＤＤに固定する。
【００２７】
そしてデータの書き込み時には、センスアンプ４は書き込み対象のビット線ＢＬに書き込みデータを転送する。具体的には、“０”データ書き込みの場合には、ビット線ＢＬに所定の電圧（例えば、電圧ＶＤＤ）を転送し、“１”データ書き込みの場合には、ビット線ＢＬに、例えば０Ｖを転送する。なお、この際、読み出し対象とならないビット線ＢＬは電圧ＶＤＤに固定する。
【００２８】
ＥＣＣ回路５は、データのエラー訂正を行うためのもので、読み出したページが保持するデータにつき、誤読み出しの発生率の計算も行う。発生率とは、例えばページ方向におけるメモリセルの全ビット数に対する訂正ビット数の割合である。
【００２９】
データ入出力回路６は、図示せぬＩ／Ｏ端子を介してホスト（host）から供給されたアドレス及びコマンドを制御部９へ出力する。またデータ入出力回路６は、書き込みデータを、データ線Ｄｌｉｎｅ及び図示せぬデータバッファＢＦ介してセンスアンプ４へと出力する。また、データをホストへ出力する際は、制御部９制御に基づき、センスアンプ４が増幅したデータを、データ線Ｄｌｉｎｅを介して受け取った後、Ｉ／Ｏ端子を介してホストへ出力する。
【００３０】
ソース線ＳＬドライバ７は、ＭＯＳトランジスタ７１、７２を備える。ＭＯＳトランジスタ７１の電流経路の一端はソース線ＳＬに接続され、他端は接地され、ゲートには信号Ｃｌａｍｐ＿Ｓ１が与えられる。またＭＯＳトランジスタ７２の電流経路の一端はＭＯＳトランジスタ７１の電流経路の一端に共通接続され、他端は電圧ＶＤＤが供給され、ゲートには信号Ｃｌａｍｐ＿Ｓ２が与えられる。
【００３１】
ＭＯＳトランジスタ７１がオン状態とされると、ソース線ＳＬの電位は０[Ｖ]とされ、ＭＯＳトランジスタ７２がオン状態とされると、ソース線ＳＬの電位は電圧ＶＤＤとされる。なお、ＭＯＳトランジスタ７１、７２のゲートに与えられる信号Ｃｌａｍｐ＿Ｓ１、Ｓ２は制御部９により制御される。なお、ＭＯＳトランジスタ７２がオン状態とされるのは、消去ベリファイを行う場合である。つまり、消去ベリファイの際ＭＯＳトランジスタ７２をオン状態とすることで、ソース線ＳＬ側からビット線ＢＬへと電圧ＶＤＤが転送される。
【００３２】
図２を用いて上記メモリセルＭＣが保持する閾値電圧について説明する。図２は、横軸に閾値分布をとり、縦軸にメモリセルＭＣの数を示したグラフである。
【００３３】
図示するように、各々のメモリセルＭＣは、浮遊ゲートに蓄積される電荷量に応じて、例えば５つの状態分布を保持する。すなわち、メモリセルＭＣは、閾値電圧Ｖｔｈの低い順に“消去”状態、“Ａ”状態、“Ｂ”状態、“Ｃ”状態、及び“Ｄ”状態の５種の状態分布を保持できる。
【００３４】
メモリセルＭＣにおける“消去”状態の閾値電圧Ｖｔｈ０は、Ｖｔｈ０＜Ｖ０１である。“Ａ”状態の閾値電圧Ｖｔｈ１は、Ｖ０１＜Ｖｔｈ１＜Ｖ１２である。また、この“Ａ”状態の閾値分布において下側電圧をＶｔｈ１_Ｌとし、上側電圧をＶｔｈ１_Ｈとする。
【００３５】
“Ｂ”状態の閾値電圧Ｖｔｈ２は、Ｖ１２＜Ｖｔｈ２＜Ｖ２３である。また、この“Ｂ”状態の閾値分布において下側電圧をＶｔｈ２_Ｌとし、上側電圧をＶｔｈ２_Ｈとする。
【００３６】
“Ｃ”状態の閾値電圧Ｖｔｈ３は、Ｖ２３＜Ｖｔｈ３＜Ｖ３４である。また、この“Ｃ”状態の閾値分布において下側電圧をＶｔｈ３_Ｌとし、上側電圧をＶｔｈ３_Ｈとする。
【００３７】
更に、“Ｄ”状態の閾値電圧Ｖｔｈ４は、Ｖ３４＜Ｖｔｈ４である。また、この“Ｄ”状態の閾値分布において下側電圧をＶｔｈ４_Ｌとし、上側電圧をＶｔｈ４_Ｈとする。このようにメモリセルＭＣは、閾値に応じて５種の状態分布を保持可能とする。なお、電圧Ｖ０１、電圧Ｖ１２、電圧Ｖ２３、及び電圧Ｖ３４は読み出しレベルであり、電圧Ｖｔｈ１_Ｌ、電圧Ｖｔｈ１_Ｌ、電圧Ｖｔｈ１_Ｌ、及び電圧Ｖｔｈ１_Ｌは書き込み回数に応じたベリファイ電圧である。
【００３８】
メモリセルＭＣは、“消去”状態において、例えば負電圧に設定され、データを書き込み、浮遊ゲートに電荷を注入することによって正の閾値電圧に設定される。
【００３９】
上述したように、メモリセルＭＣへの書き込み回数が規定値に達するまでデータが上書きされる。つまり、図２に示すように、例えば１回目の書き込みによって浮遊ゲートに注入された電荷により、メモリセルＭＣは“消去”状態から“Ａ”状態または“Ｂ”状態いずれかの分布に遷移する。すなわち、１ビット情報を保持する。また、２回目の書き込みによって浮遊ゲートに注入された電荷により、メモリセルＭＣは“Ｂ”状態または“Ｃ”状態いずれかの分布とされる。３回目の書き込みによって浮遊ゲートに注入された電荷により、メモリセルＭＣは“Ｃ”状態または“Ｄ”状態いずれかの分布とされる。後述するデータの読み出し時には、書き込み回数に応じて読み出し電圧の値が可変とされる。これによって１ビットデータ、すなわち“０”または“１”データのいずれかを読み出す。なお、メモリセルＭＣの閾値電圧が読み出し電圧よりも低い場合、メモリセルＭＣは“０”データを保持し、逆にメモリセルＭＣの閾値電圧が読み出し電圧よりも高い場合、メモリセルＭＣは“１”データを保持するものとする。
【００４０】
この様子について図３を用いて説明する。図３は、書き込み回数毎にメモリセルＭＣが取りうる状態分布、及びその書き込み回数に応じた読み出し電圧を用いることでメモリセルＭＣの保持データを判別する概念図である。
【００４１】
図３に示すように、横軸に書き込み回数、縦軸にメモリセルＭＣが保持可能な閾値分布をとる。上述したようにメモリセルＭＣは１回目のデータ書き込みでは後述する書き込み電圧Ｖｐｇｍ１または電圧Ｖｐｇｍ２を用いて“消去”状態から“Ａ”または“Ｂ”いずれかの状態分布に遷移する。ここで、読み出しレベルＶ１２（図２参照）とすると、“Ａ”状態はデータ“０”とされ、“Ｂ”状態はデータ“１”とされる。また、メモリセルＭＣは２回目のデータ書き込みでは、後述する書き込み電圧Ｖｐｇｍ３を用いて“Ｂ”または“Ｃ”いずれかの状態分布に遷移する。ここで、読み出しレベルを電圧Ｖ２３（図２参照）とすると、“Ｂ”状態はデータ“０”とされ、“Ｃ”状態はデータ“１”とされる。つまり、同一の状態分布であっても、書き込み回数に応じてメモリセルＭＣは異なったデータを保持する。
【００４２】
更にメモリセルＭＣは３回目のデータ書き込みでは、後述する書き込み電圧Ｖｐｇｍ４を用いて“Ｃ”または“Ｄ”いずれかの状態分布に遷移する。ここで、読み出しレベルを電圧Ｖ３４（図２参照）とすると、“Ｃ”状態はデータ“０”とされ、“Ｄ”状態はデータ“１”とされる。このように本実施形態に係るメモリセルＭＣが保持するデータは書き込み回数とその状態分布に応じて“１”または“０”とされる。
【００４３】
電圧発生回路８は、第１電圧発生回路８１、第２電圧発生回路８２、第３電圧発生回路８３、及び第４電圧発生回路８４、及び第５電圧発生回路８５を備える。  
図４を用いて第１電圧発生回路８１乃至第５電圧発生回路８５について説明する。
【００４４】
図４に示すように、第１電圧発生回路８１乃至第５電圧発生回路８５はリミッタ回路８−０及びチャージポンプ回路８−１を備える。チャージポンプ８−１は、制御部９により例えばデータの書き込み動作、消去動作、及び読み出し動作に必要な電圧を発生する。上記各々の電圧は、ノードＮ１から出力され、ドライバ回路３を介してＮＡＮＤ型フラッシュメモリ内の例えば、ロウデコーダ２に供給される。リミッタ回路５−０はノードＮ１の電位を監視しつつ、このノードＮ１の電位に応じてチャージポンプ回路８−１を制御する。すなわち、リミット回路８−０はノードＮ１の電位が所定の値よりも高ければ、チャージポンプ回路８−１のポンピングを停止し、該ノードＮ１の電位を降圧させる。
【００４５】
一方、ノードＮ１の電位が所定の値よりも低ければ、チャージポンプ回路８−１にポンピングさせ、このノードＮ１の電位を昇圧させる。
【００４６】
次に上記第１電圧発生回路８１乃至第５電圧発生回路８５が発生する電圧について説明する。第１電圧発生回路８１はデータの書き込み時に電圧Ｖｐｇｍ１〜４を発生させる（以下、書き込み電圧Ｖｐｇｍ１〜４と呼ぶことがある）。発生させられた電圧Ｖｐｇｍ１〜４は選択ワード線ＷＬに転送され、上記メモリセルＭＣの制御ゲートに印加される。電圧Ｖｐｇｍ１〜４とは、メモリセルＭＣの直下に形成されたチャネルの電荷が浮遊ゲートに注入され、このメモリセルＭＣの閾値が別レベルに遷移する程度の大きさの電圧である。
【００４７】
ここでＶｐｇｍ１〜４は、電圧Ｖｐｇｍ１＜Ｖｐｇｍ２＜Ｖｐｇｍ３＜Ｖｐｇｍ４の関係を満たす。電圧Ｖｐｇｍ１は、図３において“消去”状態から“Ａ”状態、すなわち閾値電圧Ｖｔｈ１に遷移させる電圧であり、電圧Ｖｐｇｍ２は、“消去”状態から“Ｂ”状態、すなわち閾値電圧Ｖｔｈ２に遷移させる電圧及び“Ａ”状態から“Ｂ”状態に遷移させる電圧であり、電圧Ｖｐｇｍ３は、“Ｂ”状態から“Ｃ”状態、すなわち閾値電圧Ｖｔｈ３に遷移させる電圧であり、電圧Ｖｐｇｍ４は“Ｃ”状態から“Ｄ”状態へと遷移させる電圧である。
【００４８】
第２電圧発生回路８２は、電圧Ｖｐａｓｓを発生させ、非選択ワード線ＷＬに該電圧Ｖｐａｓｓを転送する。電圧ＶｐａｓｓとはメモリセルＭＣがオン状態とされる電圧である。
【００４９】
第３電圧発生回路８３は、例えば２０[Ｖ]電圧Ｖｅｒａを発生させ、メモリセルＭＣが形成されるウェル領域に転送する。電圧Ｖｅｒａとは、浮遊ゲートに注入された電荷を、その浮遊ゲートから引き抜くための電圧である。
【００５０】
第４電圧発生回路８４は、電圧Ｖｃｇｒ１〜３を発生させ、選択ワード線ＷＬにこの電圧Ｖｖｇｒ１〜３を転送する。電圧Ｖｃｇｒ１〜３は、メモリセルＭＣから読み出すデータに応じた読み出し電圧である。電圧Ｖｃｇｒ１は、例えば電圧Ｖｔｈ１_H＜電圧Ｖｃｇｒ１＝Ｖ１２＜Ｖｔｈ２_Lとされる値である。電圧Ｖｃｇｒ２は、電圧Ｖｔｈ２_H＝Ｖ２３＜電圧Ｖｃｇｒ２＜Ｖｔｈ３_Lとされる値である。電圧Ｖｃｇｒ３は、電圧Ｖｔｈ３_H＜電圧Ｖｃｇｒ３＝Ｖ３４＜Ｖｔｈ４_Lとされる値である。
【００５１】
また、第５電圧発生回路８５は、電圧Ｖｒｅａｄを発生させ、データの読み出し時において非選択ワード線ＷＬにこの電圧Ｖｒｅａｄを転送する。電圧Ｖｒｅａｄは、メモリセルＭＣが保持するデータに依存せず、このメモリセルＭＣをオン状態とする電圧である。
【００５２】
制御部９は回数データ９１を保持する。この回数データ９１は、ブロックＢＬＫ毎内のメモリセルＭＣにデータが連続して書き込まれた回数を保持する。制御部９はこの連続書き込み回数の管理をブロックＢＬＫ毎に行う。つまり、回数データ９１は、例えばブロックＢＬＫ１内に設けられたメモリセルＭＣに書き込まれた回数は“１”回、ブロックＢＬＫ２内に設けられたメモリセルＭＣに書き込まれた回数は“２”回・・・という情報を保持する。
【００５３】
また、制御部９は、回数データ９１が保持するデータが、例えば“３”であると、メモリセルＭＣに連続してデータが書き込まれる回数が“４”回になる手前で値を“０”回にリセットする。つまり、既に３回データが書き込まれ、新たに書き込み要求がホストからあると、制御部９はメモリセルＭＣに対し消去動作を実行する。これによって、閾値電圧が、例えば“消去”状態（図２参照）にまで遷移し、新たな書き込みデータの書き込み準備がなされる。
【００５４】
制御部９は、この書き込み回数をメモリセルＭＣの特性に応じて設定することが出来る。すなわち、制御部９はメモリセルＭＣへのデータ上書き可能回数を特性に応じて設定することが出来る。上記ではその回数を“３”と設定したが、特性が良好であればこの値に限定されるものではなく、例えば“７”であっても“１５”であってもよい。またその回数は、例えば“５”であっても“６”であってもよい。すなわち“２”のべき乗の値でなくてもよい。この値をＬで表し、データを連続して書き込めるその上限値を最大上書き可能回数ＬMAXと呼ぶ。
【００５５】
メモリセルＭＣの特性が良好で分解能が高い、すなわち隣接する閾値分布が明確に隔離されている場合などは、この上限値ＬMAXを上昇させ、高い値に設定する。すなわち、例えば図２における“消去”状態〜“Ｄ”状態の５つの状態分布を増やし、この“Ｄ”状態よりも電圧の高い“Ｅ”状態や“Ｆ”状態を設定する。逆に、分解能が低下し、隣り合う状態分布の両端（例えば、図２におけるＶｔｈ２_LとＶｔｈ１_Hとの電位差）が近づいた場合は、このＬMAXを例えば１つ低い値に設定する。具体的には、上記図２に示すようにメモリセルＭＣが保持可能な“Ａ”状態〜“Ｄ”状態までの閾値分布を、特性の低下に応じて例えば“Ａ”、状態“Ｂ”状態、及び“Ｃ”状態とする。
【００５６】
また、制御部９は必要に応じてモードの切り替えを行うことが出来る。すなわち、４値（“１１”、“１０”、“０１”、“００”）、８値（“１１１”、“１１０”、“１０１”、“１００”、“０１１”、“０１０”、“００１”、“０００”）などの多値モード（以下、モード１と呼ぶ）にするか、本実施形態のように閾値電圧は例えば “消去”状態（４値表現における“１１”に相当）から例えば“Ｄ”状態（４値表現の“００”に相当する）へと上昇させるが、データの読み出しは“０”または“１”のいずれか１ビットを判断するモード（以下、モード２と呼ぶ）に設定するかのモード切替を行う。
【００５７】
例えばモード１において、制御部９は、例えばメモリセルＭＣの特性が劣化して４ｂｉｔ表現ができない場合には、ビット数を下げて３ｂｉｔで保持データを表現する。
【００５８】
これに対し、例えばモード２であると、制御部９はメモリセルＭＣの劣化具合に応じて上記最大上書き可能回数ＬMAX＝３から上記最大上書き可能回数ＬMAX＝２とすることで、それまでの状態“Ａ”状態〜“Ｄ”状態でまでの閾値分布を、例えば状態“Ａ”、状態“Ｂ”、及び状態“Ｃ”と状態分布を１つ減算する。
【００５９】
モード１は、従来のデータ保持のモードであり、モード２は本実施形態に係るモードである。
【００６０】
更に制御部９は、上記書き込み回数に応じた読み出し電圧を生成するよう、第４電圧発生回路８４を制御する。つまり、書き込み回数が“１”であれば、上記電圧Ｖｃｇｒ１を、書き込み回数が“２”であれば電圧Ｖｃｇｒ２を、そして書き込み回数が“３”であれば電圧Ｖｃｇｒ３を生成するよう第４電圧発生回路８４を制御する。
【００６１】
上記した制御部９は、ＮＡＮＤ型フラッシュメモリ全体の動作を制御する。すなわち、データ入出力回路６を介して、図示せぬホストから与えられた上記アドレス、及びコマンドに基づいて、データの書き込み動作、読み出し動作、及び“消去”動作における動作シーケンスを実行する。制御部９はアドレス、及び動作シーケンスに基づき、ブロック選択信号／カラム選択信号を生成する。
【００６２】
制御部９は、上記したようにブロックＢＬＫ毎に書き込み回数を管理する。またデータを上書きする際、直前のデータ書き込みによりメモリセルＭＣが保持したデータを読み出す。この結果、保持データが“０”データであれば、新たなデータを書き込む前に、“１”データを保持させる。すなわち、１つ上の閾値分布へ遷移させる。
【００６３】
具体的には、読み出し電圧はＶｃｇｒ１＝Ｖ１２により、１回目の書き込みによってメモリセルＭＣが保持するデータは“Ａ”状態、すなわち“０”データであったものとする。この場合、２回目のデータ書き込み前に、閾値分布を“Ａ”状態から“Ｂ”状態に遷移させる。つまり制御部９は第１電圧発生回路８１にメモリセルＭＣに電圧Ｖｐｇｍ２を印加させる。
【００６４】
制御部９は、前述したブロック選択信号をロウデコーダ３に出力する。また、制御部９はカラム選択信号をセンスアンプ４に出力する。カラム選択信号とは、センスアンプ４のカラム方向を選択する信号である。
【００６５】
また、制御部９には、図示せぬメモリコントローラから供給された制御信号が与えられる。制御部９は供給された制御信号により、図示せぬＩ／Ｏ端子を介してホスト（host）からデータ入出力回路６へと供給された信号がアドレスであるのか、データであるのかを区別する。
【００６６】
なお、新たなデータを上書きする際、直前のデータ書き込みによりメモリセルＭＣが保持したデータを読み出し、この結果、保持データが“０”データであれば、新たなデータを書き込む前に、“１”データを保持させ、１つ上の閾値分布へ遷移させていたが、これに限らない。つまり、新たなデータを書き込む前に、状態分布を上昇させて“１”データを保持させず、直前の保持データに応じた閾値電圧から、新たに書き込むデータに応じた閾値電圧にまで状態分布を遷移させてもよい。具体的には、次が例えば２回目のデータ書き込みとすると、例えば１回目の書き込みで遷移した“Ａ”状態から２回目の書き込みによって“Ｂ”状態または“Ｃ”状態のいずれかに遷移させる場合と、１回目の書き込みで遷移した“Ｂ”状態から２回目の書き込みによってそのままこの“Ｂ”状態を維持させるか“Ｃ”状態へ遷移させる場合である。
【００６７】
＜書き込み動作＞  
次に、図５を用いて本実施形態に係る半導体記憶装置の書き込み動作について説明する。図５は書き込み動作を示すフローチャートであり、図６は、図５におけるステップＳ５（後述する）の書き込み動作を示したタイムチャートである。ここで、連続してデータが書き込まれた回数をＮ（Ｎ：自然数）で表し、以下説明では、Ｎ≧２とする。
【００６８】
図示せぬホスト（host）からデータ入出力回路６を介して制御部９に書き込みコマンド、書き込みデータ、及び書き込み対象とされるメモリセルＭＣのアドレスが転送されると、制御部９は、回数データ９１を参照し、書き込み対象とされるメモリセルＭＣが設けられたブロックＢＬＫの書き込み回数を確認する（ステップＳ０）。
【００６９】
この結果、次の書き込みがＮ回目であると判断すると、制御部９は、第４電圧発生回路８４に電圧Ｖｃｇｒ（Ｎ−１）を生成させる。この電圧Ｖｃｇｒ（Ｎ−１）を用いて書き込み対象とされるブロックＢＬＫ内に設けられた全メモリセルＭＣから順次データが読み出され、ブロックＢＬＫ内の全てのメモリセルＭＣが“１”データであるか否かが判断される（Ｓ１、Ｓ２）。
【００７０】
この結果、書き込み対象とされるメモリセルＭＣが設けられたブロックＢＬＫ内に１つでも保持データが“０”メモリセルＭＣが存在する場合（Ｓ２、ＮＯ）、保持データが“０”のメモリセルに書き込み電圧ＶｐｇｍＮが供給される（Ｓ３）。この動作は、ブロックＢＬＫ内の全メモリセルＭＣの保持データが“１”となるまで繰り返される（Ｓ３、Ｓ１、Ｓ２）。
【００７１】
ステップＳ２において、書き込み対象とされるメモリセルＭＣが設けられたブロックＢＬＫ内全てのメモリセルＭＣの保持データが“１”であると判断された場合（Ｓ２、ＹＥＳ）、制御部９は、データ入出力回路６からデータ線Ｄｌｉｎｅ介して図示せぬデータバッファＢＦにＮ回目の書き込みデータを格納させる（Ｓ４）。
【００７２】
次いで、制御部９は書き込み電圧Ｖｐｇｍ（Ｎ＋１）を選択ワード線ＷＬに転送し、データバッファＢＦが格納したデータに応じた値（“０”または“１”データ）をメモリセルＭＣに書き込む（Ｓ５）。ステップＳ５の動作について図６を用いて説明する。
【００７３】
上記したように図６はＮＡＮＤフラッシュメモリにおける“０”データの書き込み動作を示したタイムチャートである。図示するように、横軸に時間、縦軸に信号ｓｇｄ、チャネルの電位、選択ビット線ＢＬの電位、選択ワード線ＷＬの電位、及び非選択ワード線ＷＬの電位を取る。なお、非選択ビット線ＢＬの動作は選択ビット線ＢＬにおける“０”データ書き込みと同一であるため、以下では説明を省略する。
【００７４】
本実施形態では、書き込み対象となるメモリセルＭＣの選択ワード線ＷＬを、例えばワード線ＷＬ３２とする。よって、非選択ワード線ＷＬ０〜３１、ＷＬ３３〜６３には電圧ＶＰＡＳＳが転送され、電圧Ｖｐｇｍ（Ｎ＋１）は選択ワード線ＷＬ３２に転送される。
【００７５】
まず、時刻ｔ１においてセンスアンプ４により転送されたプリチャージ電圧によって、時刻ｔ１から選択ビット線ＢＬの電位が上昇する。
【００７６】
また、同時刻ｔ１において、選択トランジスタＳＴ１のゲートに“Ｈ”レベルの信号ｓｇｄが供給される。つまり、この信号ｓｇｄが、例えば電圧ＶＤＤに上昇することから、選択トランジスタＳＴ１がオン状態とされる。従って、メモリセルＭＣのチャネルの電位が時刻ｔ１から上昇する。
【００７７】
その後時刻ｔ２において、選択ビット線ＢＬ、並びに選択ビット線ＢＬのチャネルの電位も電圧ＶＤＤに達する（飽和する）。つまり、時刻ｔ２においてビット線ＢＬに流れる電流はほぼゼロとされる。
【００７８】
時刻ｔ３になると、信号ｓｇｄがゼロ電位に降下する。これにより、選択トランジスタＳＴ１はカットオフとされる。更に時刻ｔ４になると、非選択ワード線ＷＬ０〜３１及びＷＬ３３〜６３に電圧Ｖｐａｓｓが転送される。このため、ビット線ＢＬの電位が電圧ＶＤＤから上昇する（これをセルフブーストと呼ぶ）。そして時刻ｔ５において、選択ワード線ＷＬ３２に電圧Ｖｐｇｍ（Ｎ＋１）が転送されるが、チャネルの電位は上述したセルフブーストにより上昇していることから、浮遊ゲートには閾値変動が生じる程度の負の電荷が注入は行われない。つまり、図２に示す閾値電圧は、例えばＮ＝２であれば、“Ｂ”状態（電圧Ｖｔｈ２）を維持したままとされる。
【００７９】
なお、時刻ｔ１においてセンスアンプ４によって選択ビット線ＢＬの電位がゼロ電位とされた場合、チャネルの電位はゼロ電位とされる。従って時刻ｔ５において選択ワード線ＷＬに書き込み電圧Ｖｐｇｍ（Ｎ＋１）が転送されると、浮遊ゲートには閾値変動が生じる程度の負の電荷が注入され、図２に示す閾値電圧は、上の閾値分布（“Ｃ”状態）へと遷移する。また例えばＮ＝３であれば、“Ｃ”状態から“Ｄ”状態へと遷移する。
【００８０】
なお、上記では、一例として次の書き込み動作に入る前に、メモリセルＭＣに“１”データの書き込みを行ったが、これに限らない。つまり、次の書き込みに入る前にブロックＢＬＫ内に設けられたメモリセルＭＣに“１”データ書き込みを行わなくてもよい。この場合、例えば１回目の書き込みで“Ａ”状態とされ、次の書き込みで“Ｃ”状態（“１”データ）を書き込んでもよい。
【００８１】
またなお、Ｎ＝１の場合では、書き込み回数が１回目とされることから、データの書き込み前、メモリセルＭＣの閾値分布は“消去”状態とされる（図３参照）。この場合、上記ステップＳ１、Ｓ２の動作を省略し、ステップＳ３において、１回目のデータ書き込みを行う際、まず“消去”状態から“Ａ”状態にメモリセルＭＣの状態分布を遷移させる。その後、ステップＳ４以降の動作を実行する。
【００８２】
なお、上記では一例として“１”及び“０”データ書き込みについて説明したが、時刻ｔ１からｔ２までの動作は、データの読み出し動作及びベリファイ動作と同一である。データの読み出し動作及びベリファイ動作については、時刻ｔ４、ｔ５においてワード線ＷＬに転送する電圧を、電圧Ｖｃｇｒ及び電圧Ｖｒｅａｄとすればよい。すなわちステップＳ１及びＳ６では図６において、時刻ｔ４、ｔ５のワード線ＷＬの電位が電圧Ｖｃｇｒ及び電圧Ｖｒｅａｄとされる。
【００８３】
その後、（Ｎ＋１）回目の新たな書き込みコマンドが図示せぬホストから転送されると、ステップＳ５において書き込みを行ったメモリセルＭＣに対してデータの読み出しを行い（Ｓ６）、書き込み対象とされるメモリセルＭＣが設けられたブロックＢＬＫ内の全メモリセルＭＣの保持データが“１”とされるまで、書き込み動作を行う（Ｓ５、Ｓ６、Ｓ７）。つまり、ブロックＢＬＫ内に１つでも保持データが“０”とされるメモリセルＭＣがあると（Ｓ７、ＮＯ）、保持データが“１”とされるまで、ステップＳ５〜Ｓ７までの動作が行われる。
【００８４】
＜読み出し動作＞  
この様子について図７を用いて説明する。データの読み出し時、メモリセルＭＣが保持する電荷量及び書き込み回数に応じて、このメモリセルＭＣの保持データが“０”または“１”と判断される概念図である。
【００８５】
図示するように、上記ステップＳ１においてデータを読み出す場合について説明する。ここで、Ｎ＝２とする。すなわち、メモリセルＭＣには状態は“Ａ”状態または“Ｂ”状態となっている。まずセンスアンプ４は、ビット線ＢＬを固定電圧に充電する。その後、ワード線ＷＬに電圧Ｖｃｇｒ（Ｎ―１）を印加する。メモリセルＭＣの閾値電圧がこの電圧Ｖｃｇｒ（Ｎ―１）より低い場合、すなわちこの際、メモリセルＭＣの閾値電圧がＶ０１（“Ａ”状態）であると、メモリセルＭＣがオン状態となる。すなわちビット線ＢＬとソース線ＳＬとが導通状態となることによってビット線ＢＬが放電される。センスアンプ４は、この電圧をセンスしメモリセルＭＣは“０”データを保持すると判断する。
【００８６】
これに対し、メモリセルＭＣの閾値電圧が、読出しレベルよりも高い場合、すなわちメモリセルＭＣの閾値電圧がＶｔｈ２（“Ｂ”状態）であると、メモリセルＭＣがオフ状態となる。すなわちビット線ＢＬとソース線ＳＬとが非導通状態となる。センスアンプ４は、そのビット線ＢＬの電位をセンスし、メモリセルＭＣは“１”データを保持すると判断する。
【００８７】
同様に、Ｓ７においてデータを読み出す際、電圧Ｖｃｇｒ２をメモリセルＭＣに転送する。この際、メモリセルＭＣの閾値電圧がＶ１２（“Ｂ”状態）であると、センスアンプ４は“０”データを保持と判断する。これに対し、メモリセルＭＣの閾値電圧がＶ２３（“Ｃ”状態）であると、センスアンプ４は“１”データを保持と判断する。
【００８８】
＜消去動作＞  
次に、図８を用いて、制御部９による消去動作について説明する。図８は、制御部９の動作を示したフローチャートである。
【００８９】
図８に示すように、制御部９は新たな書き込み要求が発行されると（Ｓ１０、ＹＥＳ）、回数データ９１を参照し、そのデータを書き込む対象とされるメモリセルＭＣが設けられたブロックＢＬＫの回数データを確認する（Ｓ１１、Ｓ１２）。
【００９０】
この結果、回数データが最大上書き可能回数ＬMAXに達している場合（Ｓ１２、ＹＥＳ）、制御部９は消去動作を実行し、メモリセルＭＣの閾値電圧を消去電圧または“Ａ”状態にまで遷移させる（Ｓ１３）。その後、新たなデータの書き込みが行われる。
【００９１】
また、回数データが最大上書き可能回数ＬMAXに達していない場合（Ｓ１２、ＹＥＳ）、制御部９は消去動作を実行せず、図５で示した書き込み動作を実行する。
【００９２】
＜最大上書き可能回数ＬMAXの設定方法について＞  
次に、図９を用いて制御部９の動作について説明する。図９は、メモリセルＭＣの誤り率が規定値を超えた場合、制御部９が保持するＬMAXの値を小さくする動作を示すフローチャートである。
【００９３】
図９に示すように、図示せぬホストからデータの読み出しコマンドが転送されると、制御部９は上述したように書き込み回数に応じた読み出し動作を実行する（ステップＳ２０）。ＥＣＣ回路５は読み出されたデータに対してＥＣＣ訂正処理を行う（Ｓ２１）。ＥＣＣ回路５による訂正データは制御部９によって図示せぬホストに転送される。
【００９４】
エラー訂正の結果が、エラービット≧規定値Ｍである場合（Ｓ２２、ＹＥＳ）、制御部９は誤り率の高いブロックＢＬＫのデータを新たなブロックＢＬＫにコピーする（Ｓ２３）。その後、制御部９は、その該当するブロックＢＬＫの最大上書き可能回数ＬMAXの値を例えば１つ減算する（Ｓ２４）。
【００９５】
また、ステップＳ２２において、エラービット＜規定値Ｍであれば（Ｓ２２、ＮＯ）、そのメモリセルＭＣから読み出したデータは誤り訂正が可能な範囲であることから、最大上書き可能回数ＬMAXの値の減算は行わず、次の読み出しを実行する。
【００９６】
＜本実施形態に係る効果＞  
本実施形態に係る半導体記憶装置によると、以下（１）〜（３）の効果を得ることが出来る。  
（１）書き込み速度を向上させることができる。  
すなわち、本実施形態に係る半導体記憶装置によると、メモリセルＭＣの閾値変動は、例えば“消去”状態から“Ａ”状態へ、“Ａ”状態から“Ｂ”状態へ、“Ｂ”状態から“Ｃ”状態へ、更には“Ｃ”状態から“Ｄ”状態へと１レベルずつ遷移される。ここで、１つ上の閾値分布へ遷移することを１レベル上昇と呼ぶ。
【００９７】
また、例えば“消去”状態から“Ｂ”状態へ、“Ａ”状態から“Ｃ”状態へ、更には“Ｂ”状態から“Ｄ”状態へと２レベルずつ遷移される。この場合、上昇させる閾値分布は最大２レベルとされる。
【００９８】
これに対し仮に、“消去”状態から“Ｄ”状態へ、または“Ａ”状態から“Ｄ”状態、すなわち３レベルも閾値分布を遷移させた場合、この遷移に必要とされるメモリセルＭＣへの印加する書き込み電圧の時間は長時間に及ぶ。
【００９９】
これに対し、本実施形態では上記したように閾値分布の遷移は、最大２レベルである。すなわち、閾値分布の変化量が減少する。このため、この遷移に必要なメモリセルＭＣへの書き込み電圧の印加時間は、当然３レベルの遷移よりも短くなる。すなわち書き込み速度の向上が見込める。
【０１００】
多値データを保持するメモリセルＭＣへのデータ書き込みでは、例えば“消去”状態から例えば３レベル上の閾値分布まで遷移させることがある。この場合、閾値分布を変動させるための書き込み電圧の印加時間が長くなる。これに対して、本実施形態に係る半導体記憶装置であると、その印加時間は、１ビット書き込みを行うメモリセルＭＣと同程度である。このように、書き込み速度の向上が見込める。
【０１０１】
（２）書き込み速度を向上させることが出来る。  
すなわち、本実施形態に係る半導体記憶装置によると、上述したようにデータの書き込み回数はブロックＢＬＫ単位で統一される。つまり、ブロックＢＬＫ毎であると、隣接するブロックＢＬＫとはデータの書き込み回数が異なっているものの、あるブロックＢＬＫに着目した時、隣接するメモリセルＭＣ間のデータ書き込み回数は同一である。すなわち、例えば書き込み回数が１回目であると、“Ａ”状態または“Ｂ”状態のいずれかとされるが、多値メモリのように隣接するメモリセルＭＣ間で生じる閾値レベルの大きなズレが生じない。つまり、メモリセルＭＣにデータを書き込むことにより、このメモリセルＭＣの閾値レベルをある所望の閾値レベルに遷移させた結果、隣接するメモリセルＭＣの閾値分布が変動してしまうといったプログラムディスターブを防止することが出来る。
【０１０２】
これを防止するべく色々な対策が採用されている。例えばメモリセルＭＣに一度データを書き込み、次いで隣接するメモリセルＭＣにデータの書き込みを実施した後、閾値分布を補正すべく、再度先ほどのメモリセルＭＣに書き込み電圧を印加する方法などがある。
【０１０３】
しかし、本実施形態であると、そもそもプログラムディスターブを防止することができることから、上記方法のように変動した閾値分布を補正するための書き込み電圧をメモリセルＭＣに再度印加する必要もない。すなわち、書き込みを終えるまでの処理を早めることが出来る。
【０１０４】
（３）書き込み精度の向上が出来る。
【０１０５】
本実施形態に係る半導体記憶装置によれば、上記説明したようにブロックＢＬＫ単位でメモリセルＭＣへの書き込み回数が統一されていることからプログラムディスターブが生じにくい。つまり、メモリセルＭＣが保持する閾値分布のズレが生じにくく、データの書き込み制度が向上する。
【０１０６】
（４）メモリセルＭＣの劣化防止  
本実施形態に係る半導体記憶装置であると、同一メモリセルＭＣに、例えば３回のデータ書き込みを実行した後、更にデータを書き込む必要がある場合、このメモリセルＭＣのデータを消去する。すなわち、メモリセルＭＣに印加される、たとえば２０Ｖ程度の消去電圧の印加回数が減少する。これにより、メモリセルＭＣの劣化が生じにくくなり長期に渡ってメモリセルＭＣを使用することが出来る。つまり、メモリセルＭＣが有する特性の信頼性を高い状態で保持することが出来る。
【０１０７】
＜変型例＞  
次に、図１０、図１１を用いて上記第１の実施形態の半導体記憶装置に係る変型例について説明する。図１０は、変型例に係るメモリセルＭＣに書き込みを実施した際、このメモリセルＭＣが有する閾値分布の概念図である。また、図１１は、図１０に示したメモリセルＭＣが有する閾値分布が、読み出しレベルに応じて読み出されるデータ（“０”または“１”）について示した概念図である。
【０１０８】
図１０において、縦軸にメモリセルＭＣの数を取り、横軸に電圧を取る。図１０に示すように、変形例に係るメモリセルＭＣが取りうる閾値分布は、小さい方から順に、“消去”状態、“Ａ”状態、“Ｂ”状態、“Ｃ”状態、及び“Ｄ”状態とされる。この場合においても“消去”状態は、負電圧とされ、メモリセルＭＣの浮遊ゲートに電荷を注入することで、正電圧（“Ａ”状態、“Ｂ”状態、“Ｃ”状態、及び“Ｄ”状態）とされる。なお、上記第１の実施形態と同様に“Ａ”状態が“消去”状態と同一電位であってもよい。この場合、“Ａ”状態が負電圧とされる。
【０１０９】
図１０に示すように、変型例に係るメモリセルＭＣは、上記第１の実施形態と同様に１回目のデータ書き込みにおいて“Ａ”状態または“Ｂ”状態いずれかの状態分布をとるが、２回目のデータ書き込みにおいて、“Ａ”状態及び“Ｂ”状態に加え“Ｃ”状態のうちいずれか１つの状態分布をとる。同様に３回目のデータ書込みでは、メモリセルＭＣは“Ａ”状態、“Ｂ”状態、及び“Ｃ”状態に加え“Ｄ”状態のうちいずれか１つの状態分布をとる。
【０１１０】
つまり、メモリセルＭＣに例えば“１”データ（“０”データを保持するメモリセルＭＣよりも閾値レベルが大きい）を保持する必要ない場合には、閾値レベルを敢えて遷移させず、“０”データを保持させる。
【０１１１】
次に図１１を用いて、上記メモリセルＭＣの閾値分布に応じて、読み出される保持データの値について説明する。図１１において縦軸にメモリセルＭＣの閾値レベルを取り、横軸に書き込み回数を取る。なお、図７と重複する内容については説明を省略する。
【０１１２】
図１１に示すように、２回目のデータ書き込みによって“Ａ”状態または“Ｂ”状態から、“Ａ”状態、“Ｂ”状態、及び“Ｃ”状態のいずれか状態に遷移したメモリセルＭＣを例えば電圧Ｖｃｇｒ２で読み出す。メモリセルＭＣの状態分布が“Ｃ”状態（電圧Ｖ２３）であると、センスアンプ４は“１”データと判断する。
【０１１３】
これに対し、メモリセルＭＣの状態分布が状態“Ａ”状態、“Ｂ”状態（電圧Ｖ０１、Ｖ１２）であると、センスアンプ４は“０”データと判断する。
【０１１４】
同様に、３回目のデータ書き込みによって“Ａ”状態、“Ｂ”状態、及び“Ｃ”状態のいずれかから、“Ａ”状態、“Ｂ”状態、“Ｃ”状態、及び“Ｄ”状態のいずれか状態に遷移したメモリセルＭＣを例えば電圧Ｖｃｇｒ３で読み出す。メモリセルＭＣの状態分布が状態“Ｄ”（電圧Ｖ３４）であると、センスアンプ４は“１”データと判断する。
【０１１５】
これに対し、メモリセルＭＣの状態分布が状態“Ａ”状態、“Ｂ”状態、及び“Ｃ”状態（電圧Ｖ０１、Ｖ１２、Ｖ２３）であると、センスアンプ４は“０”データと判断する。
【０１１６】
＜変形例に係る効果＞  
本実施形態の変型例に係る半導体記憶装置であると、上記（３）、（４）の効果に加え、下記の効果を得ることが出来る。  
（５）消費電力を低減することが出来る。  
本実施形態の変型例に係る半導体記憶装置によれば、上記説明したように、各回数の書き込み時において“１”データ書き込みを行わない場合には、閾値電圧を変動させない。つまり、上記第１の実施形態に示したように、次の書き込みを行う前に閾値レベルを１つ上に遷移させず、“１”データを書き込み場合にのみ閾値レベルを遷移させる。すなわち、必要がなければ、上記第１の実施形態で説明したように例えば“Ｂ”状態や“Ｃ”状態などまで閾値レベルを遷移させるための大きな書き込み電圧をメモリセルＭＣに印加する必要がない。このためメモリセルＭＣの閾値レベルの変化量が小さく、消費電力を低減することが出来る。  
（６）メモリセルＭＣの特性劣化を防止させることが出来る。  
本実施形態の変型例に係る半導体記憶装置によれば、上記図１０、図１１で説明したように、“１”データ書き込みが必要でない場合には、メモリセルＭＣの閾値分布をそのまま維持させる。つまり、必要がない場合以外にはメモリセルＭＣに大きな書き込み電圧Ｖｐｇｍを印加しない。このため、メモリセルＭＣへの書き込み回数が減少することから、メモリセルＭＣの特性が劣化することを防止することが出来る。
【０１１７】
＜第２の実施形態＞  
次に、第２の実施形態に係るメモリシステムについて説明する。本実施形態のメモリシステムは、上記第１の実施形態及びその変型例で一例として挙げたＮＡＮＤ型フラッシュメモリを、例えばＳＳＤ（Solid State Drive）を備えたパーソナルコンピュータ（ＰＣ）に適用したものである。
【０１１８】
＜全体構成例＞  
図１２を用いて、本実施形態に係るメモリシステムについて説明する。図１２は、本実施形態に係るメモリシステムの内部構成を示した概念図である。図１２に示すように、メモリシステム６０は、ＡＴＡインタフェース（ＡＴＡ  Ｉ／Ｆ）などのメモリ接続インタフェースを介してパーソナルコンピュータ或いはＣＰＵ（Central Processing Unit）コアなどのホスト装置６１と接続され、ホスト装置６１の外部メモリとして機能する。また、メモリシステム６０は、ＲＳ２３２Ｃインタフェース（ＲＳ２３２Ｃ  Ｉ／Ｆ）などの通信インタフェースを介して、デバッグ／製造検査用機器６２との間でデータを送受信することができる。
【０１１９】
メモリシステム６０は、上述した不揮発性半導体メモリとしてのＮＡＮＤ型フラッシュメモリＮＡＮＤ型フラッシュメモリ１と、上記第１の実施形態における制御部９に相当し、ホストコントローラとしてのドライブ制御回路６３と、揮発性半導体メモリとしてのワークメモリ（ＤＲＡＭ）６４と、フューズ６５と、電源回路６６と、状態表示用ＬＥＤ６７と、ドライブ内部の温度を検出する温度センサ６８とを備えている。
【０１２０】
電源回路６６は、ホスト装置６１側の電源回路から供給される外部直流電源から複数の異なる内部直流電源を生成し、これら内部直流電源をメモリシステム６０内の各回路に供給する。また、電源回路６６は、外部電源の立ち上がりを検知し、パワーオンリセット信号を生成して、ドライブ制御回路６３に供給する。
【０１２１】
フューズ６５は、ホスト装置６１側の電源回路とメモリシステム６０内部の電源回路６６との間に設けられている。外部電源回路から過電流が供給された場合、フューズ６５が切断され、内部回路の誤動作を防止する。
【０１２２】
メモリシステム６０は、複数のＮＡＮＤ型フラッシュメモリ１（本実施形態では、一例として４個のＮＡＮＤ型フラッシュメモリ１を示している）を備えており、４個のＮＡＮＤ型フラッシュメモリ１は、４つのチャネル（ｃｈ０〜ｃｈ３）によってドライブ制御回路６３に接続されている。４個のＮＡＮＤ型フラッシュメモリ１は、４つのチャネル（ｃｈ０〜ｃｈ３）によって並列動作やインターリーブ動作が可能である。
【０１２３】
ワークメモリ６４は、ホスト装置６０とＮＡＮＤ型フラッシュメモリ１との間で、データ転送用キャッシュ及び作業領域用メモリなどとして機能する。ワークメモリ６４の作業領域用メモリに記憶される内容は、例えばＮＡＮＤ型フラッシュメモリ１に記憶されている各種管理テーブルが、起動時などに展開されたマスターテーブル（スナップショット）、或いは管理テーブルの変更差分であるログ情報などがある。
【０１２４】
なお、ワークメモリ６４の代わりに、ＦｅＲＡＭ（Ferroelectric Random Access Memory）、ＭＲＡＭ（Magnetoresistive Random Access Memory）、ＰＣＲＡＭ（Phase-Change Random Access Memory）などの不揮発性ランダムアクセスメモリを使用することも可能である。不揮発性ランダムアクセスメモリを使用する場合、電源切断時に各種管理テーブルなどをＮＡＮＤ型フラッシュメモリ１に退避させる動作の一部又は全部を省略することができる。
【０１２５】
ドライブ制御回路（ホストコントローラ）６３は、ホスト装置６０とＮＡＮＤ型フラッシュメモリ１との間でワークメモリ６４を介してデータ転送制御を行うとともに、メモリシステム６０内の各モジュールを制御する。また、ドライブ制御回路６３は、状態表示用ＬＥＤ６７にステータス表示用信号を供給するとともに、電源回路６６からのパワーオンリセット信号を受けて、リセット信号及びクロック信号をドライブ制御回路６３内及びメモリシステム６０内の各部に供給する機能も有している。ドライブ制御回路６３は、ＮＡＮＤ型フラッシュメモリ１に対してホストコントローラの役割を果たす。すなわち上述したように第１の実施形態における制御部９の機能を有する。具体的な機能は、上記第１の実施形態において説明したためここでは省略する。
【０１２６】
＜ワークメモリ６４の詳細＞  
次に図１３を用いて上述したワークメモリ６４の内部構成例について説明する。図１３に示すように、ワークメモリ６４は、データバッファ６４−１、ページ変換テーブル６４−２、ブロック変換テーブル６４−３、フリーブロックデータ６４−４、及び書き込み情報テーブルを備える。  
データバッファ６４−１は、データを一時的に保持する機能を有する。  
ページ変換テーブル６４−２は、図１３左中央に示すようにページ毎の論理アドレス及びそれに対応した物理アドレスを保持する。  
ブロック変換テーブル６４−３は、図１３左下に示すようにブロック毎の論理アドレス及びそれに対応した物理アドレスを保持する。  
フリーブロックデータ６４−４は、必要なデータを自由に格納できる領域である。  
書き込み情報テーブル６４−５は、上記第１の実施形態において制御部９が有していた情報を保持する。具体的には、ブロックＢＬＫに対する書き込みモード（モード１かモード２かのモード情報）、その時点におけるブロックＢＬＫへの書き込み回数、及び最大上書き可能回数（ＬMAX）を保持する。この書き込み情報テーブル６４−５は、ＮＡＮＤ型フラッシュメモリ１に形成されたブロックＢＬＫの数と同数だけ存在する。つまり、本実施形態では、ＮＡＮＤ型フラッシュメモリは４つ設けられていることから、書き込み情報テーブル６４−５内のエントリー数は４×ＢＬＫsだけ存在する。
【０１２７】
＜本実施形態に係る効果＞  
本実施形態に係るメモリシステムであっても、上記第１の実施形態及びその変形例で得られた効果を奏することが出来る。つまり、上述したように、（１）〜（５）の効果を得ることが出来る。特に本実施形態において一例として挙げたＳＳＤを搭載したＰＣであるとその効果が顕著に表れる。つまり、ＰＣなどの多くのデータを扱う電子機器であると、一度記憶させたデータへの新しいデータの上書き（更新）がＳＤＴＭ、ＭＭＣなどの記憶媒体よりも頻繁に生じる。つまり、メモリセルＭＣへのデータ書き込みが頻繁に行われる。また取り扱うデータ量も増加しているのが現状である。現在では、この対策として１つのメモリセルＭＣに大量のデータが記憶できるよう多値メモリが開発・使用されているが、上記したように使用限度にも限界がある。
【０１２８】
この状況において、本実施形態に係るメモリシステムであると、消去動作を実行するまでに、同一メモリセルＭＣに複数回のデータを書き込むことが出来る。このため、新しいデータを書き込む度に消去動作と書き込み動作が同数回行われるメモリセルよりも劣化が生じにくく長持ちするといった効果がある。
【０１２９】
また更に、本実施形態に係るメモリシステムであると、上記第１の実施形態で説明したように書き込みモードをモード１とモード２とをメモリセルＭＣの特性に応じて変更させることが出来る。つまり、上記第１の実施形態で説明したように、２ビット（４値）、３ビット（８値）、４ビット（１６値）といった多値モードで書き込みを行っていた場合、メモリセルＭＣの特性、すなわち閾値分布の広がり具合（高電圧側と低電圧側との電圧差）に応じて記憶できる情報量を、例えば３ビットから２ビットへと減らすのではなく、書き込みモードを変更させて、今までの３ビット表現と同数の、“Ａ”状態、“Ｂ”状態、“Ｃ”状態、“Ｄ”状態、“Ｅ”状態、“Ｆ”状態、“Ｇ”状態、及び“Ｈ”状態における、最後の“Ｈ”状態を減らし、“Ａ”状態〜“Ｇ”状態を読み出し電圧Ｖｃｇｒ及び回数データ９１の書き込み回数を用いて“０”または“１”データのいずれかを判断するモードに切り替える。これにより、例えメモリセルＭＣの特性が劣化し、そのメモリセルＭＣが保持する閾値分布を読み出す分解能が下がってきた場合には、このようにモードを切り替えることで、メモリセルＭＣのデータ保持量を急激に減らすことがなくなる。
【０１３０】
＜第３の実施形態＞  
次に第３の実施形態に係る半導体記憶装置について説明する。本実施形態の半導体記憶装置は、上記第１の実施形態及びその変型例で一例として挙げたＮＡＮＤ型フラッシュメモリを、例えば抵抗変化型メモリ（Resistance Random Access Memory：ＲｅＲＡＭ）を用いた場合について説明する。つまり、上記第１の実施形態で説明したＮＡＮＤ型フラッシュメモリを構成する周辺回路、例えば、ロウデコーダ２、ドライバ回路３、電圧発生回路８、センスアンプ４、ＥＣＣ回路５、データ入出力回路６、及び制御部９は本実施形態においても同一構成であるため説明を省略する。
【０１３１】
＜全体構成例＞  
図１４は、本実施形態に係るメモリセルＭＣとしてＲｅＲＡＭのブロック図である。図１４に示すように、メモリセルアレイ１は、第１方向に沿って設けられた複数のビット線ＢＬと、第１方向に直交する第２方向に沿って設けられた複数のワード線ＷＬと、ビット線ＢＬとワード線ＷＬとの交点に設けられた複数のメモリセルＭＣを備えている。複数のメモリセルＭＣの集合体によって、マット（ＭＡＴ）１６と呼ばれる単位が構成される。
【０１３２】
メモリセルＭＣの各々は、整流素子（ダイオード）ＤＤと可変抵抗素子ＶＲとを含んでいる。ダイオードＤＤのカソードはワード線ＷＬに接続され、ダイオードＤＤのアノードは可変抵抗素子ＶＲを介してビット線ＢＬに接続されている。可変抵抗素子ＶＲは例えば、ダイオードＤＤ上に記録層、ヒータ層、及び保護層が順次積層された構造を備えている。
【０１３３】
メモリセルアレイ１において同一行に配置された複数のメモリセルＭＣは同一のワード線ＷＬに接続され、同一列にある複数のメモリセルＭＣは同一のビット線ＢＬに接続されている。またワード線ＷＬ、ビット線ＢＬ、及びメモリセルＭＣは、第１、第２方向の両方に直交する第３方向（半導体基板表面に対する垂線方向）に沿って複数設けられる。つまりメモリセルアレイ１０は、メモリセルＭＣが３次元的に積層された構造を有している。この３次元構造におけるメモリセルの各層を、以下ではメモリセルレイヤーと呼ぶことがある。
【０１３４】
次に、図１５を用いて上記説明したメモリセルアレイ１の詳細な構成例について説明する。図１５はメモリセルアレイ１のブロック図であり、１つのメモリセルレイヤーのみを示している。
【０１３５】
図示するように、本実施形態に係るメモリセルアレイ１はマトリクス状に配置された（ｍ＋１）×（ｎ＋１）個のマット１６を備える。ｍ、ｎはそれぞれ１以上の自然数である。前述したようにマット１６の各々には複数のメモリセルＭＣが含まれ、これらはマトリクス状に配置されている。例えば１つのマット１６には、例えば１６本のワード線ＷＬと１６本のビット線ＢＬが含まれる。すなわち、１つのマット１６内には、（１６×１６）個のメモリセルＭＣが含まれる。また、メモリセルアレイ１０内には、１６×（ｍ＋１）本のビット線ＢＬが含まれ、１６×（ｎ＋１）個のワード線ＷＬが含まれる。同一行にある複数のマット１６（すなわちワード線ＷＬを共通にするマット１６）が、ブロックＢＬＫを構成する。このため、メモリセルアレイ１０は、ブロックＢＬＫ０〜ＢＬＫｎにより構成されている。以下、ブロックＢＬＫ０〜ＢＬＫｎを区別しない場合には、単にブロックＢＬＫと呼ぶ。
【０１３６】
また本実施形態は、１つのメモリセルレイヤーが複数のマット１６を備えている場合について説明するが、マット１６の数は１つでも良い。また、１つのマット１６内に含まれるメモリセルＭＣの数は、（１６×１６）個に限定されるものでもない。更に、ロウデコーダ１１及びセンスアンプ１２はマット１６毎に設けられても良いし、複数のマット１６間で共通に用いられても良い。以下では後者の場合を例に説明する。
【０１３７】
図１６は、メモリセルアレイ１の一部領域の斜視図であり、上記構成のメモリセルアレイ１が三次元的に構成された様子を示している。図示するように、本例に係るメモリセルアレイ１は、半導体基板の基板面垂直方向（第３方向）に、複数積層（第１のメモリセルレイヤー、第２のメモリセルレイヤー、…）されている。図１６の例では、ワード線ＷＬ／メモリセルＭＣ／ビット線ＢＬ／メモリセルＭＣ／ワード線ＷＬ／…の順に形成されているが、ワード線ＷＬ／メモリセルＭＣ／ビット線ＢＬの組が、層間絶縁膜を介在して積層されても良い。
【０１３８】
図１７は、上記メモリセルアレイ１の回路図であり、特に１つのメモリセルレイヤーにおける、図２の領域Ａ１に相当する領域を示している。  
図示するようにメモリセルアレイ１中には、複数のマット１６間を通過するようにして、複数のビット線ＢＬとワード線ＷＬとが形成されている。
【０１３９】
マット１６は、前述の通り１６本のビット線ＢＬと１６本のワード線ＢＬとを含む。また、上記したように、マット１６は（ｍ＋１）×（ｎ＋１）個だけある。つまり、あるブロックＢＬＫｉにはワード線ＷＬ（１６ｉ）〜ＷＬ（１６ｉ＋１５）が形成される。またあるブロックＢＬＫに含まれる複数のマット１６の各々には、ビット線ＢＬ（１６ｊ）〜ＢＬ（１６ｊ＋１５）が形成される。但しｉ＝０〜ｎ、ｊ＝０〜ｍである。
【０１４０】
そして、ビット線ＢＬとワード線ＷＬとの交点には、それぞれメモリセルＭＣが形成されている。
【０１４１】
また上記ワード線ＷＬは図示せぬロウデコーダ２に接続される。他方、ビット線ＢＬ０〜ＢＬｎは、図示せぬセンスアンプ４に接続される。
【０１４２】
次に、図１８を用いて上記メモリセルＭＣの特性について説明する。図１８に示すようにメモリセルＭＣは、可変抵抗素子ＶＲの抵抗値に応じたデータを保持する。可変抵抗素子ＶＲは、抵抗値が１ｋ〜１０ｋΩである低抵抗状態と、抵抗値が１００ｋ〜１ＭΩである高抵抗状態とを取りうる。
【０１４３】
高抵抗状態が上記第１の実施形態における、例えば“Ａ”状態、“Ｂ”状態、“Ｃ”状態、及び“Ｄ”状態のいずれかを保持した状態であり、データが書き込まれた状態（プログラムレベル）である。すなわち、例えば１００ｋ〜１ＭΩまでの抵抗値間に、上記“Ａ”状態、“Ｂ”状態、“Ｃ”状態、及び“Ｄ”状態が設定される。この抵抗値に応じた電流がメモリセルＭＣに流れることになる。
【０１４４】
低抵抗状態は、上記第１の実施形態における“消去”状態（消去レベル）であり、データが消去された状態である。なお、上記第１の実施形態と同様に、“Ａ”状態と“消去”状態とが同一レベルにあってもよい。
【０１４５】
次に、図１９を用いて上記メモリセルＭＣが保持するデータについて説明する。図１９は、メモリセルＭＣの抵抗値、その抵抗値によって可変抵抗素子ＶＲに流れる電流、及びその電流及びメモリセルＭＣへの書き込み回数に応じてメモリセルＭＣが保持するデータ値の概念図を示したグラフである。
【０１４６】
上記したようにメモリセルＭＣは書き込み回数に応じて“Ａ”状態、“Ｂ”状態、“Ｃ”状態、及び“Ｄ”状態のいずれか状態を保持する。図１９に示すように、“Ａ”状態を示すＲ１の抵抗値である場合、この可変抵抗素子ＶＲには電流Ｉ１が流れる。“Ｂ”状態を示すＲ２の抵抗値である場合、この可変抵抗素子ＶＲには電流Ｉ２が流れる。“Ｃ”状態を示すＲ３の抵抗値である場合、この可変抵抗素子ＶＲには電流Ｉ３が流れる。“Ｄ”状態を示すＲ４の抵抗値である場合、この可変抵抗素子ＶＲには電流Ｉ４が流れる。これら電流Ｉ１〜電流Ｉ４は、電流Ｉ１＞電流Ｉ２＞電流Ｉ３＞電流Ｉ４を満たす。
【０１４７】
つまり、例えば書き込みを１回行った場合、メモリセルＭＣは“Ａ”状態または“Ｂ”状態のいずれか抵抗値とされる。このメモリセルＭＣの可変抵抗素子ＶＲに電流Ｉ１が流れる場合、メモリセルＭＣは“０”データを保持し、電流Ｉ２が流れる場合、“１”データを保持するとセンスアンプ４によって判断される。
【０１４８】
また、例えメモリセルＭＣの可変抵抗素子ＶＲに電流Ｉ２が流れたとしても、メモリセルＭＣへの書き込みが２回目であった場合、そのデータは“０”データと判断される。他の書き込み回数とその回数に応じて流れる電流値からメモリセルＭＣが保持するデータの判断方法は同様であることから説明を省略する。
【０１４９】
次に図２１を用いて上記メモリセルＭＣに印加する書き込み電圧について説明する。上述したようにメモリセルの抵抗値は、書き込み電圧の大きさ、その印加時間（パルス幅）によって変化する。なお、以下では電圧に着目して説明をするが、可変抵抗素子ＶＲに流す電流値を変化させ、その抵抗値を変化させてもよい。
【０１５０】
図２１に示すように、書き込み電圧は電圧Ｖｐｇｍ１〜電圧Ｖｐｇｍ４とされる。例えば電圧Ｖｐｇｍ１をパルス幅ｗ１だけメモリセルＭＣに印加することで、“Ａ”状態とされ、電圧Ｖｐｇｍ２をパルス幅ｗ１だけメモリセルＭＣに印加することで、“Ｂ”状態とされ、電圧Ｖｐｇｍ３をパルス幅ｗ１だけメモリセルＭＣに印加することで、“Ｃ”状態とされ、電圧Ｖｐｇｍ４をパルス幅ｗ１だけメモリセルＭＣに印加することで、“Ｄ”状態とされる。なお、この電圧Ｖｐｇｍ１〜電圧Ｖｐｇｍ４の値は上記第１の実施形態における書き込み電圧Ｖｐｇｍ１〜電圧Ｖｐｇｍ４と同値でも良いし、異なる値でもよい。
【０１５１】
またなお、例えば電圧Ｖｐｇｍ１をメモリセルＭＣに印加するパルス幅をｗ１よりも長くすることで、メモリセルＭＣの抵抗値を“Ｂ”状態〜“Ｄ”状態のいずれかにしてもよい。
【０１５２】
＜本実施形態に係る効果＞  
本実施形態に係る半導体記憶装置であっても、上記第１の実施形態及びその変型例で得られた効果を奏することが出来る。すなわち、本実施形態であっても上記（１）〜（６）までの効果を得られる。つまり、本実施形態ではメモリセルＭＣが有する可変抵抗素子ＶＲの抵抗値によって複数の閾値分布を取る。この可変とされる抵抗素子にある電圧を印加し、この結果メモリセルＭＣに流れる電流をセンスアンプ４が検知することで、メモリセルＭＣの保持データを認識する。本実施形態であると遷移する閾値分布のレベルが上記第１の実施形態及びその変型例と同様、１レベルまたは２レベルしか遷移しないことから、可変抵抗素子ＶＲに印加する書き込み電圧が小さくて済み、消費電力の低減、その書き込み時間の高速化が期待できる。
【０１５３】
なお、上記第１の実施形態及びその変型例において“消去”状態と“Ａ”状態とが同一の閾値電圧であってもよい。この場合、“Ａ”状態が負電圧とされる。
【０１５４】
この場合、上記第１の実施形態の図５においてステップＳ３の動作を省略することが出来る。なぜなら、“消去”状態と“Ａ”状態とが同一閾値であるため、書き込み電圧Ｖｐｒｍ１をメモリセルＭＣに転送して“消去”状態から“Ａ”状態に遷移させる必要がないからである。
【０１５５】
なお、本願発明は上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。更に、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出されうる。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出されうる。
【符号の説明】
【０１５６】
１…メモリセルアレイ、２…ロウデコーダ、３…ドライバ回路、８…電圧発生回路、４…センスアンプ、５…ＥＣＣ回路、６…データ入出力回路、９…制御部、７…ソースＳＬドライバ、１５…ＮＡＮＤストリング、８−０…リミッタ回路、８−１…チャージポンプ、１６…ＭＡＴ、６０…メモリシステム、６１…ホスト装置、６２…デバック／製造検査用機器、６３…ドライブ制御回路、６４…ワークメモリ、６４−１…データバッファ、６４−２…ページ変換テーブル、６４−３…ブロック変換テーブル、６４−４…フリーブロックデータ、６４−５…書き込み情報テーブル、６５…ヒューズ、６６…電源回路、６７…ＬＥＤ、６８…温度センサ、８１…回数データ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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