(57)【要約】      （修正有）【課題】低バイアス領域からリーク電流ＩＲの低減効果を得ることのできるショットキーバリア型半導体装置を提供する。【解決手段】表面に第１導電型を有する第１の半導体層２を有する半導体基板と、第１の半導体層の表面から所定の深さに設けられ、第１導電型の半導体層よりも低濃度の第１導電型を有する第２の半導体層３と、第１の半導体層の表面から所定の深さに配設されたジャンクションバリアとして第２導電型を有する複数の第３の埋め込み半導体層５と、第１の半導体層の表面で第３の埋め込み層を囲むように環状に形成された、第２導電型を有するガードリング４と、第１の半導体層およびガードリングに接するように配置された金属層６を具備したショットキーバリア型半導体装置であって、第２の半導体層の比抵抗が第１の半導体層の比抵抗よりも高い。【選択図】図１
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【特許請求の範囲】
【請求項１】
表面に第１導電型を有する第１の半導体層を有する半導体基板と、
前記第１の半導体層の表面から所定の深さに設けられ、前記第１の半導体層よりも低濃度の第１導電型を有する第２の半導体層と、
前記第１の半導体層の表面から所定の深さに配設されたジャンクションバリアとして第２導電型を有する複数の第３の埋め込み半導体層と、
前記第２の半導体層の表面から前記第３の埋め込み層を囲むように環状に形成された、第２導電型を有するガードリングと、
前記第２の半導体層および前記ガードリングに接するように配置された金属層を具備したショットキーバリア型半導体装置。
【請求項２】
請求項１に記載のショットキーバリア型半導体装置であって、
前記ジャンクションバリアは前記第１の半導体層と前記第２の半導体層の層間に中心をもつように配置されたショットキーバリア型半導体装置。
【請求項３】
請求項１または２に記載のショットキーバリア型半導体装置であって、
前記ジャンクションバリアの位置は前記ガードリングの内側に配置されているショットキーバリア型半導体装置。
【請求項４】
請求項１乃至３のいずれか１項に記載のショットキーバリア型半導体装置であって、
前記ジャンクションバリアは前記ガードリングの内側および外側の両方に配置されているショットキーバリア型半導体装置。
【請求項５】
請求項１乃至４のいずれか１項に記載のショットキーバリア型半導体装置であって、
前記ジャンクションバリアは前記ガードリングの外側に配置されているショットキーバリア型半導体装置。
【請求項６】
請求項１乃至５のいずれか１項に記載のショットキーバリア型半導体装置であって、
前記半導体装置はパワー用個別(ディスクリート)半導体装置を構成するショットキーバリア型半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ショットキーバリア型半導体装置に係り、特にリーク電流特性の改善に関するものである。
【背景技術】
【０００２】
仕事関数の異なる半導体と金属との接触により形成されるショットキー接合は、その障壁により整流作用を有する。このショットキー接合を用いたショットキーバリア型半導体装置は、高速応答特性に優れていることからスイッチング電源として広く用いられている。
【０００３】
従来のガードリング構造のショットキーバリア型半導体装置の断面構造図を図８に示す。このショットキーバリア型半導体装置は、ｎ+型半導体基板１０１にｎ-型半導体層１０２を積層し、このｎ-型半導体層１０２の表面に、この層とショットキー接合を形成する金属層１０６を設けたものである。そしてこの金属層１０６を覆うように、アノード電極１０７が形成されている。さらに、このアノード電極１０７に対してｎ+型半導体基板１０１の背面側にはカソード電極１０９が設けられている。また、ｎ-型半導体層１０２の外周部には耐圧を確保するためにｐ+型不純物を拡散して形成したガードリング１０４が設けられ、その一部が金属層１０６と接する。１０８は酸化シリコン膜である。
【０００４】
ショットキー接合は仕事関数の異なる半導体（基板）と金属（層）との接触により形成される。この仕事関数の差が、ショットキー接合におけるショットキー障壁の高さとなる。（このショットキー障壁の高さをφＢｎとする。）
ショットキーバリアダイオードの金属層側に正の電圧を印加すると電流が流れる。このときの電圧が順方向電圧ＶＦである。一方その逆方向、すなわちｎ型シリコン側に正、金属層１０６側に負の電圧を印加すると電流が流れない。ショットキーバリアダイオードでは、ショットキー障壁の高さ（バリアハイトφＢｎ）が大きくなると、順方向電圧ＶＦが高くなり、逆方向電圧印加時のリーク電流ＩＲは低くなる。すなわち順方向電圧ＶＦとリーク電流ＩＲはトレードオフの関係にある。
【０００５】
そこで特許文献１のショットキーバリアダイオードでは、図９に示すようにｎ-型半導体層１０２に複数のピラー状のｐ型半導体領域１０５が設けられている。つまり、ｎ-型半導体層１０２の表面から所定深さまでピラー状に複数のｐ型半導体領域１０５を設け、逆方向電圧印加時にｐｎ接合により空乏層を広げる。これによりショットキー接合領域でリーク電流が発生してもカソード側への漏れを抑制することができる。
この構造では、ピラー状に形成した複数のｐ型半導体領域１０５とｎ-型半導体層１０２との間に形成されるｐｎ接合により、逆方向電圧（ＶＲ）印加時に空乏層を広げることで、ショットキー接合付近で発生したリーク電流ＩＲのカソード側への流れを抑制することができる。
【０００６】
しかしながら、ショットキー接合面積も小さくなることから、順方向電流も小さくなる。そこで、ジャンクションバリアを所定の深さに埋め込み、埋め込みバリア１０５Ｂとして形成し、図１０に示すように、表面のショットキー接合面積の低減を回避するようにした構造も提案されている（たとえば特許文献２）。埋め込みバリア１０５Ｂは、アノード電極とは直接接続しないフローティング構造である。また埋め込みバリア１０５Ｂは逆方向電圧印加時に埋め込み領域周囲に広がる空乏層がピンチオフする距離で配置する。埋め込みバリア１０５Ｂがフローティング構造であるため埋め込みバリア１０５Ｂと第１導電型の半導体層（ｎ-型半導体層１０２）のエネルギーバンドはフラットとなり、順方向電圧印加時に埋め込み領域周囲に空乏層が広がることはなく、ショットキー接合面積を損なうことがない。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００５−２４３７１６号公報
【特許文献２】特開２００８−２３５５８８号公報（図１、図４）
【発明の概要】
【発明が解決しようとする課題】
【０００８】
上記特許文献２のショットキーバリアダイオードにおいては、埋め込み領域がフローティング構造であるため、埋め込み領域と一導電型半導体層のエネルギーバンドはフラットとなり、順方向電圧印加時に埋め込み領域周囲に空乏層が広がることはなく、ショットキー接合面積を損なうことがない。
しかしながら、埋め込まれた埋め込みバリア１０５Ｂ（Ｐ+層）の空乏層は、チップ周縁のガードリング部のＰ型層からの空乏層と同一電位になって初めて空乏層は横方向に延びる。
【０００９】
従って、逆耐圧の立ち上がり時のリーク電流はガードリングによって決まるが、空乏層がガードリングと埋め込み層（ジャンクションバリア）でつながった耐圧（ピンチオフ電圧）以上に至った電圧で、ガードリングのみの場合よりもリーク電流を低減することが可能となる。
このように、逆方向耐圧の立ち上がり時のリーク電流は高くなり、高くなった時点で従来例のような低減策を講じても、全体のリーク電流カーブは高くなる。
つまり、ある程度高バイアスの逆方向電圧を印加しないとピンチオフせず、リーク電流ＩＲの低減効果も発現しない。つまりは、低バイアスの逆方向電圧領域のリーク電流ＩＲ自体は高くなってしまうという問題がある。
【００１０】
本発明は、前記実情に鑑みてなされたもので、低バイアス（の逆方向電圧）領域からリーク電流ＩＲの低減効果を得ることのできるショットキーバリア型半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１１】
そこで本発明は、表面に第１導電型を有する第１の半導体層を有する半導体基板と、前記第１の半導体層の表面から所定の深さに設けられ、前記第１の半導体層よりも低濃度の第１導電型を有する第２の半導体層と、前記第２の半導体層の表面から所定の深さに配設されたジャンクションバリアとして第２導電型を有する複数の第３の埋め込み半導体層と、前記第１の半導体層の表面で前記第３の埋め込み層を囲むように環状に形成された、第２導電型を有するガードリングと、前記第２の半導体層および前記ガードリングに接するように配置された金属層を具備したことを特徴とする。
【００１２】
また本発明は、前記ショットキーバリア型半導体装置であって、前記ジャンクションバリアは前記第１の半導体層と前記第２の半導体層の層間に中心をもつように配置される。
【００１３】
また本発明は、前記ショットキーバリア型半導体装置であって、前記ジャンクションバリアの位置は前記ガードリングの内側に配置されている。
【００１４】
また本発明は、前記ショットキーバリア型半導体装置であって、前記ジャンクションバリアは前記ガードリングの内側および外側の両方に配置されている。
【００１５】
また本発明は、前記ショットキーバリア型半導体装置であって、前記ジャンクションバリアは前記ガードリングの外側に配置されている。
【００１６】
また本発明は、前記ショットキーバリア型半導体装置であって、前記半導体装置はパワー用個別(ディスクリート)半導体装置を構成する。
【発明の効果】
【００１７】
本発明のショットキーバリア型半導体装置によれば、濃度の異なる２層の第１導電型のエピタキシャル層の間に第２導電型の半導体層からなるジャンクションバリアとガードリングを配置することで、ガードリングの側面と２層のエピタキシャル層との３点が交差する地点で電界が最も高くなる。ここでガードリングの側面の地点と、隣接するジャンクションバリアとはジャンクションバリア間の空乏層よりも、より低いピンチオフ電圧でＯＮする。よって、従来の埋め込み構造のショットキーバリア型半導体装置よりも低い逆電圧で空乏層が順につながり、やがてガードリングの内側全域に広がる。その結果、従来の埋め込み構造より低い逆電圧領域からＩＲを低減可能なショットキーバリア型半導体装置を得るものである。またショットキー接合面積は従来構造と同一のため、順方向電圧ＶＦ特性は維持される。
【図面の簡単な説明】
【００１８】
【図１】本発明の実施の形態１のショットキーバリア型半導体装置の断面図
【図２】（ａ）乃至（ｄ）は、本発明の実施の形態１のショットキーバリア型半導体装置の製造工程図
【図３】本発明の実施の形態及び従来例のショットキーバリア型半導体装置のＶＲ−ＩＲ特性比較図
【図４】本発明の実施の形態２のショットキーバリア型半導体装置の断面図
【図５】（ａ）乃至（ｄ）は、本発明の実施の形態２のショットキーバリア型半導体装置の製造工程図
【図６】本発明の実施の形態３のショットキーバリア型半導体装置の断面図
【図７】（ａ）乃至（ｄ）は、本発明の実施の形態４のショットキーバリア型半導体装置の製造工程図
【図８】従来のショットキーバリア型半導体装置の断面図
【図９】従来のショットキーバリア型半導体装置の断面図
【図１０】従来のショットキーバリア型半導体装置の断面図
【発明を実施するための形態】
【００１９】
以下本発明の実施の形態について、図面を参照しながら詳細に説明する。
（実施の形態１）
図１は、本発明の実施の形態１におけるショットキーバリア型半導体装置の断面図である。
本実施の形態のショットキーバリア型半導体装置は、Ｎ+型シリコン基板１上に第１導電型の第１および第２の半導体層として、異なる濃度のＮ-型エピタキシャル層２およびＮ-型エピタキシャル層３を有し、この界面に第２導電型の埋め込み構造のジャンクションバリア５としてのＰ型領域を所定の間隔で配置したものである。この時Ｎエピタキシャル層２の濃度はＮ--型エピタキシャル層３よりも高濃度であり、Ｎ-型エピタキシャル層２およびＮ--型エピタキシャル層３は共にＮ+型シリコン基板１より低濃度である。前記Ｎ--型エピタキシャル層２の表面には、第２導電型の半導体層からなるガードリング４が形成され、その深さはＮ-型エピタキシャル層２まで達している。そして上述したように、前記Ｎ-型エピタキシャル層２とＮ--型エピタキシャル層３の間にジャンクションバリア５として複数の第２導電型の半導体層を配置する。ここでジャンクションバリア５は、Ｎ-型エピタキシャル層２およびＮ--型エピタキシャル層３の層間に中心をもつように配置される。Ｎ--型エピタキシャル層３とガードリング４に接するようにショットキーメタル６を配置する。本実施の形態のショットキーバリア半導体装置は、前記ショットキーメタル６の上層には電極層７としての金属層を具備し、ガードリング４はジャンクションバリア５の不純物濃度以上の不純物濃度であることを特徴とする。Ｎ+型シリコン基板１の最表面に形成されたＮ--型エピタキシャル層３上に開口部を備えたシリコン酸化膜８が、その開口部からＮ--型エピタキシャル層３の表面が露出するよう形成される。露出したＮ--型エピタキシャル層３表面にはショットキーメタル６を蒸着し、ショットキー接合状態を形成している。またＮ-型エピタキシャル層２およびＮ--型エピタキシャル層３には、イオン注入法等でボロンを注入することで形成された高濃度Ｐ型半導体層であるガードリング４が環状に形成され、アルミニウムからなるアノード電極７がショットキーメタル６を被覆している。さらにＮ+型シリコン基板１のＮ--型エピタキシャル層３と相対する側には、オーミック接触された金、銀などからなるカソード電極９が形成されている。
【００２０】
ここで、ジャンクションバリア５の配置は、ガードリング４の濃度および位置、ジャンクションバリア５とＮ-エピタキシャル層２およびＮ--型エピタキシャル層３の濃度との関係によって、ピンチオフ電圧以下の逆耐圧による空乏層でもつながるように、決定する。
【００２１】
次に、本発明の実施の形態１のショットキーバリア型半導体装置の製造工程について説明する。
図２（ａ）〜（ｄ）は、実施の形態１におけるショットキーバリア型半導体装置の製造方法を示す図である。まずＮ+シリコン基板１上に二層エピタキシャル法で二つの濃度を有するエピタキシャル層(Ｎ-型エピタキシャル層２およびＮ--型エピタキシャル層３)を順次積層する。そしてこののち、この上層にレジストＲを塗布し、フォトリソグラフィーにより図２（ａ）に示すようにレジストパターンＲを形成する。そしてイオン注入を行いＰ型のジャンクションバリア５を形成した後、再度、フォトリソグラフィーにより図２（ｂ）に示すようにレジストパターンＲを形成する。
そして図２（ｃ）に示すように、このレジストパターンをマスクとしてＰ型のガードリング４を形成する。ここでは順次Ｐ型のジャンクションバリア５およびガードリング４を形成するため、Ｐ型のボロン蒸着、高エネルギー注入、埋め込み拡散を行う。そして、必要によりドライブイン拡散を行って、Ｐ型拡散領域を形成し、ガードリング４、ジャンクションバリア５を形成する。
【００２２】
その後図２（ｄ）に示すように表面にシリコン酸化膜８を形成し、これをフォトリソグラフィーによりパターニングする。これによって開口部を形成し、ジャンクションバリア５、ガードリング４の形成されたＮ-型エピタキシャル層２とＮ--型エピタキシャル層３にコンタクトするようにショットキーメタル６を蒸着法、スパッタリング法、あるいはメッキ法により付着させて所定の位置にショットキー接合を形成させる。そして最後にアノード電極７およびカソード電極９を所定の位置に設ける。なお、アノード電極７はワイヤーボンディングを行うために必要な金属であり、その層の金属の構成や形状は適宜変更可能である。またパッシベーション膜についても適宜追加可能である。
【００２３】
このように、本発明のショットキーバリア型半導体装置は、エピタキシャル成長層の形成工程において不純物濃度を変えて２層構造とするのみで極めて容易に形成することができる。
このようにして形成された本実施の形態のショットキーバリア型半導体装置の逆方向耐圧と逆方向リーク電流ＩＲとの関係を測定した結果を図３に曲線ａ１で示す。ちなみに曲線ｂ１は図８に示した従来例のショットキーバリア型半導体装置の逆方向耐圧と逆方向リーク電流ＩＲとの関係を測定した結果を示す図、曲線ｂ２は図１０に示した従来例のショットキーバリア型半導体装置の逆方向耐圧と逆方向リーク電流ＩＲとの関係を測定した結果を示す図である。これらの比較からもリーク電流の大幅な向上を図ることができることがわかる。
【００２４】
このように、従来の２つの構造における特性は、逆方向電圧の立ち上がり時の低バイアス逆電圧領域では、ＩＲカーブに変化は殆ど見られず、逆方向電圧の増加とともにＩＲも増加する。さらに高電圧側にシフトさせた時、図８の従来の埋め込み構造によるＩＲカーブは、ピンチオフ電圧に達することによりＩＲの大きな増加は見られなくなる。しかしながら、本発明の構造によるＩＲカーブは低バイアス逆方向電圧の時点からピンチオフ電圧に達しているためＩＲの大きな増加は見られない。一方、ＶＦ特性についてはＮ-型エピタキシャル層２とショットキーメタル６や、その面積ΦＢｎの変化はないため従来例として図８および図１０に記載されている様なＶＦ特性を維持することができる。
【００２５】
(実施の形態２)
図４は、本発明の実施の形態２におけるショットキーバリア型半導体装置の断面図である。
前記実施の形態１では、ジャンクションバリア５はガードリング４の内側に配置したが、本実施の形態では、ジャンクションバリア５をガードリング４の外側にも設け、ガードリングの内側および外側の両方にジャンクションバリア５が配置されたものである。
【００２６】
他の構成については、前記実施の形態１のショットキーバリア型半導体装置と同様であるため、ここでは説明を省略し、同一部位には同一符号を示した。
【００２７】
次に、本発明の実施の形態２のショットキーバリア型半導体装置の製造工程について説明する。
図５（ａ）〜（ｄ）は、実施の形態２におけるショットキーバリア型半導体装置の製造方法を示す図である。この工程については、本発明の実施の形態２におけるショットキーバリア型半導体装置の製造工程と同様であり、フォトリソグラフィにおけるレジストＲのマスクを変更するのみでよく、耐圧の向上を図ることができる。
【００２８】
このようにして形成された本実施の形態のショットキーバリア型半導体装置の逆方向耐圧と逆方向リーク電流ＩＲとの関係を測定した結果を図３に曲線ａ２で示す。ちなみに曲線ａ１、曲線ｂ１、曲線ｂ２の比較から、リーク電流は実施の形態１のショットキーバリア型半導体装置と同程度であるが、耐圧は向上することがわかる。
【００２９】
(実施の形態３)
図６は、本発明の実施の形態３におけるショットキーバリア型半導体装置の断面図である。
前記実施の形態２では、ジャンクションバリア５はガードリング４の内側及び外側に配置したが、本実施の形態では、ジャンクションバリア５をガードリング４の外側にのみ配置したものである。
【００３０】
他の構成については、前記実施の形態２のショットキーバリア型半導体装置と同様であるため、ここでは説明を省略し、同一部位には同一符号を示した。
【００３１】
次に、本発明の実施の形態３のショットキーバリア型半導体装置の製造工程について説明する。
図７（ａ）〜（ｄ）は、実施の形態３におけるショットキーバリア型半導体装置の製造方法を示す図である。この工程については、本発明の実施の形態２におけるショットキーバリア型半導体装置の製造工程と同様であり、フォトリソグラフィにおけるレジストＲのマスクを変更するのみでよく、耐圧の向上を図ることができる。
【００３２】
このようにして形成された本実施の形態のショットキーバリア型半導体装置の逆方向耐圧と逆方向リーク電流ＩＲとの関係を測定した結果を図３に曲線ａ３で示す。ちなみに曲線ａ１、曲線ａ２、曲線ｂ１、曲線ｂ２の比較か、リーク電流は本発明の実施の形態１のショットキーバリア型半導体装置に比べ若干増大するが、耐圧は向上することがわかる。
【００３３】
なお、ショットキーメタルとしては、チタン、アルミニウム、ニッケル、モリブデン、バナジウム、クロム、タングステン、パラジウム、白金等の各種金属から選択可能であり、また成膜方法についても、真空蒸着やスパッタリングなどの方法が適用可能である。またカソード電極あるいはアノード電極としてはアルミニウムを含む金属などで形成するが、適宜変更可能であることは言うまでもない。
【００３４】
また前記実施の形態では、ジャンクションバリアは前記第１の半導体層と前記第２の半導体層の層間に中心をもつように配置したが、上方あるいは下方に若干シフトした構造であってもよい事は言うまでもない。ガードリングやジャンクションからの空乏層の重なりが最も少なくなるため、層間に中心をもつことで表面電界強度の低減をはかることができる。これにより更なる自己発熱の低減と低損失化を達成することができる。
以上の理由から、埋め込みジャンクションの位置は、２層の界面をまたぎ、且つショットキー界面から距離を離した地点が最適となる。
【００３５】
また、これらの半導体装置は、縦型動作をするパワー用デバイスであるため、パワー用個別(ディスクリート)半導体装置を構成する場合に特に有効である。
【００３６】
また前記実施の形態では、ジャンクションバリアとガードリングは同一工程で形成したが、不純物濃度、注入深さなどを調整しつつ別工程で形成してもよい。
また、ジャンクションバリアのＮ--型半導体層（Ｎ--型エピタキシャル層３）中でのＰ型半導体層の幅はガードリングの幅の２分の１以下であるのが望ましい。これによりＰ型からなるジャンクションバリア層の幅を狭くして、順方向電流印加時の電流通路としてのＮ型エピ領域が広くなるので低ＶＦ化特性が得られるという効果を奏功する。
【００３７】
（その他の製造方法）
Ｎ型シリコン基板表面にエピタキシャル成長によりＮ型半導体層を形成した、Ｎｅｐｉ/Ｎｓｕｂ基板に、酸化・パターニングを行って所定の位置にＮ型の高エネルギ注入および必要によりドライブイン拡散を行ってＮ型半導体層上に所望の不純物濃度（比抵抗）を有するＮ型層を形成してもよい。
【００３８】
以上、本発明の実施例を示したが、本発明の実施の形態は上述した図面及びおよび記述に限定されるものではない。
【産業上の利用可能性】
【００３９】
以上説明してきたように、本発明は、耐圧を確保しながら逆方向漏れ電流を低減することができるショットキーバリアダイオードとして種々の電子機器に利用可能である。
【符号の説明】
【００４０】
１  Ｎ+型シリコン基板
２  Ｎ-型エピタキシャル層
３  Ｎ--型エピタキシャル層
４  ガードリング
５  ジャンクションバリア
６  ショットキーメタル
７  アノード電極
８  シリコン酸化膜
９  カソード電極
Ｒ  レジスト
１０１  Ｎ+型シリコン基板
１０２  Ｎ-型エピタキシャル層
１０４  ガードリング
１０５  ジャンクションバリア
１０５Ｂ  ジャンクションバリア（埋め込みバリア）
１０６  ショットキーメタル
１０７  アノード電極
１０８  シリコン酸化膜
１０９  カソード電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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