(57)【要約】【課題】セラミック素体内部へ水分が浸入しにくく、かつ、外部からの熱的応力や機械的応力を緩和してセラミック素体へのクラックの発生を防止できるセラミック電子部品、セラミック電子部品の実装構造、およびセラミック電子部品の製造方法を提供する。【解決手段】セラミック電子部品１０は、リフロー工法によって、ランド４２を有する実装基板４０の上にはんだ実装される。ここで、セラミック電子部品１０は、外部電極３０，３２の回り込み部３０ｂ、３２ｂにおいて、下地層３４の表面に露出したガラス粒子３５が、めっき層３６を貫通して外部電極３０，３２の外表面に露出しているが、ガラス粒子３５は、はんだ濡れが悪く、リフローの際に、はんだ４４内に空隙４６が形成される。すなわち、外部電極３０，３２の外表面にガラス粒子３５が露出した部分において、はんだ４４内に空隙４６が形成されている。【選択図】図２
2012151175.tif 000002
【特許請求の範囲】
【請求項１】
互いに対向する一対の主面、互いに対向する一対の側面、および互いに対向する一対の端面を有するセラミック素体と、
前記セラミック素体の前記端面上に形成された端面部および少なくとも前記セラミック素体の前記主面に回り込んだ回り込み部を有し、ガラス成分を含有する下地層と前記下地層上に形成されためっき層とからなる外部電極と、を備え、
前記外部電極の回り込み部において、前記下地層の表面に露出した前記ガラス成分が、前記めっき層を貫通して前記外部電極の外表面に露出していること、
を特徴とする、セラミック電子部品。
【請求項２】
請求項１に記載のセラミック電子部品と、
ランドを有する実装基板と、
前記セラミック電子部品の前記外部電極と前記実装基板の前記ランドとを電気的に接続するはんだと、を備え、
前記外部電極の外表面に前記ガラス成分が露出した部分において、前記はんだ内に空隙が形成されていること、
を特徴とする、セラミック電子部品の実装構造。
【請求項３】
互いに対向する一対の主面、互いに対向する一対の側面、および互いに対向する一対の端面を有するセラミック素体を作製する工程と、
前記セラミック素体の前記端面上に形成された端面部および少なくとも前記セラミック素体の前記主面に回り込んだ回り込み部を有した、ガラス成分を含有する外部電極用下地層を形成する工程と、
前記下地層上に外部電極用めっき層を形成する工程と、を備え、
前記外部電極用下地層を形成する工程は、前記セラミック素体の両端部にガラス成分を含む下地層用導電性ペーストを塗布した後、最後に、還元性雰囲気の中で焼き付けて、前記ガラス成分を前記下地層の表面に偏析させ、
前記外部電極用めっき層を形成する工程は、前記外部電極用下地層の回り込み部において、前記下地層の表面に露出した前記ガラス成分を、前記めっき層を貫通して外部電極の外表面に露出させること、
を特徴とする、セラミック電子部品の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表面実装タイプのセラミック電子部品、セラミック電子部品の実装構造、およびセラミック電子部品の製造方法に関する。
【背景技術】
【０００２】
近年、携帯電話機や携帯音楽プレイヤーなどの電子機器において、小型化及び薄型化が進んできている。それに伴って、電子機器に内蔵される配線基板上に、多くのセラミック電子部品を高密度に実装することが求められている。このような背景から、電子機器には表面実装タイプのセラミック電子部品が用いられている。
【０００３】
表面実装タイプのセラミック電子部品の実装方法としては、通常、クリーム半田を用いたリフロー工法が用いられる。リフロー工法では、配線基板の両面にセラミック電子部品を実装するため、リフローを２回行うことがある。さらに、実装されるセラミック電子部品の種類に応じて、融点が異なる複数種類のクリーム半田を用いて、リフローを複数回行うこともある。
【０００４】
上記のように、リフローの回数が増えると、セラミック電子部品に熱応力が加わる機会が増加することとなる。セラミック電子部品に熱応力が加わると、セラミック素体とセラミック素体の外表面に形成されている外部電極との間の熱膨張収縮差により、セラミック素体に引張応力が加わり、セラミック素体にクラックが生じることがある。このようなクラックは、特に、外部電極の回り込み部の端部を起点に発生しやすい。
【０００５】
この対策として、例えば、特許文献１や特許文献２は、外部電極内に空孔を形成し、この空孔によって外部からの応力を緩和してクラックの発生を防止することを提案している。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開平５−３１３２号公報
【特許文献２】特開平８−１６２３５９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかし、外部電極内に積極的に空孔を形成すると、空孔がめっき液や湿気などの水分の浸入経路となり、セラミック素体内部へ水分が浸入してセラミック電子部品の信頼性が低下するおそれがある。
【０００８】
それゆえに、この発明の主たる目的は、外部電極の緻密性の低下を抑制し、かつ、外部からの熱的応力や機械的応力を緩和してセラミック素体へのクラックの発生を防止できるセラミック電子部品、セラミック電子部品の実装構造、およびセラミック電子部品の製造方法を提供することである。
【課題を解決するための手段】
【０００９】
本発明は、互いに対向する一対の主面、互いに対向する一対の側面、および互いに対向する一対の端面を有するセラミック素体と、
セラミック素体の端面上に形成された端面部および少なくともセラミック素体の主面に回り込んだ回り込み部を有し、ガラス成分を含有する下地層と下地層上に形成されためっき層とからなる外部電極と、を備え、
外部電極の回り込み部において、下地層の表面に露出したガラス成分が、めっき層を貫通して外部電極の外表面に露出していること、
を特徴とする、セラミック電子部品である。
【００１０】
本発明に係るセラミック電子部品では、外部電極の緻密性の低下を抑制してセラミック素体内部へめっき液や水分が浸入するのを防止することができるため、セラミック電子部品の信頼性が低下しにくい。一方、本発明に係るセラミック電子部品を、リフロー工法などによって実装基板上にはんだ実装すると、ガラス部分ではんだ濡れが悪く、はんだ内に空隙が形成される。
【００１１】
また、本発明は、前記セラミック電子部品と、
ランドを有する実装基板と、
セラミック電子部品の外部電極と実装基板のランドとを電気的に接続するはんだと、を備え、
外部電極の外表面にガラス成分が露出した部分において、はんだ内に空隙が形成されていること、
を特徴とする、セラミック電子部品の実装構造である。
【００１２】
本発明に係るセラミック電子部品の実装構造では、はんだ実装時の熱的応力や、実装基板の曲げによる機械的応力が加えられても、はんだ内の空隙が変形することにより応力が緩和され、セラミック電子部品のセラミック素体にクラックが発生するのを抑制できる。
【００１３】
また、本発明は、互いに対向する一対の主面、互いに対向する一対の側面、および互いに対向する一対の端面を有するセラミック素体を作製する工程と、
セラミック素体の端面上に形成された端面部および少なくともセラミック素体の主面に回り込んだ回り込み部を有した、ガラス成分を含有する外部電極用下地層を形成する工程と、
下地層上に外部電極用めっき層を形成する工程と、を備え、
外部電極用下地層を形成する工程は、セラミック素体の両端部にガラス成分を含む下地層用導電性ペーストを塗布した後、最後に、還元性雰囲気の中で焼き付けて、ガラス成分を下地層の表面に偏析させ、
外部電極用めっき層を形成する工程は、外部電極用下地層の回り込み部において、下地層の表面に露出したガラス成分を、めっき層を貫通して外部電極の外表面に露出させること、
を特徴とする、セラミック電子部品の製造方法である。
【００１４】
本発明では、外部電極の回り込み部において、下地層の表面に露出したガラス成分が、めっき層を貫通して外部電極の外表面に露出している、セラミック電子部品を生産性良く得ることができる。
【発明の効果】
【００１５】
本発明によれば、セラミック電子部品の外部電極の緻密性の低下を抑制して、セラミック素体内部へ水分が浸入するのを防止することができるため、セラミック電子部品の信頼性が低下しにくい。さらに、はんだ実装時の熱的応力や、実装基板の曲げによる機械的応力が加えられても、はんだ内の空隙が変形することにより応力が緩和され、セラミック電子部品のセラミック素体にクラックが発生するのを抑制することができる。
【００１６】
この発明の上述の目的，その他の目的，特徴および利点は、図面を参照して行う以下の発明を実施するための形態の説明から一層明らかとなろう。
【図面の簡単な説明】
【００１７】
【図１】本発明に係るセラミック電子部品の一実施形態を示す外観斜視図である。
【図２】図１に示したセラミック電子部品の実装構造を示す断面図である。
【図３】セラミック電子部品の実装構造を示す拡大断面図である。
【発明を実施するための形態】
【００１８】
（セラミック電子部品）
本発明に係るセラミック電子部品の一実施形態について説明する。図１は表面実装タイプの２端子セラミック電子部品１０を示す外観斜視図であり、図２はその実装構造を示す断面図である。セラミック電子部品１０は、概略、直方体形状のセラミック素体１２と、セラミック素体１２の両端部にそれぞれ形成された外部電極３０，３２と、を備えている。セラミック素体１２は、互いに対向する一対の主面１３，１４、互いに対向する一対の端面１５，１６、および互いに対向する一対の側面１７，１８を有している。
【００１９】
図２に示すように、セラミック素体１２は、複数のセラミック層２０と、セラミック層２０の間に設けられた内部電極２２，２４とで構成されている。内部電極２２は、セラミック素体１２の一方の端面１５に引き出されて外部電極３０に電気的に接続されている。内部電極２４は、セラミック素体１２の他方の端面１６に引き出されて外部電極３２に電気的に接続されている。
【００２０】
セラミック層２０の材料としては、例えば、ＢａＴｉＯ3、ＣａＴｉＯ3、ＳｒＴｉＯ3、ＣａＺｒＯ3などの主成分からなる誘電体セラミックを用いることができる。また、これらの主成分にＭｎ化合物、Ｆｅ化合物、Ｍｇ化合物、Ｃｏ化合物、Ｎｉ化合物、希土類化合物などの副成分を添加したものを用いてもよい。また、セラミック層２０の材料としては、ＰＺＴ系セラミックなどの圧電体セラミックや、スピネル系セラミックなどの半導体セラミックなどを用いることもできる。誘電体セラミックを用いた場合、セラミック電子部品１０はコンデンサとして機能する。圧電体セラミックを用いた場合、セラミック電子部品１０は圧電部品として機能する。半導体セラミックを用いた場合、セラミック電子部品１０はサーミスタとして機能する。セラミック層２０の焼成後の厚みは、１〜１０μｍであることが好ましい。
【００２１】
内部電極２２，２４は、セラミック層２０を挟んで対向しており、対向部分により電気的特性（たとえば静電容量）が発生する。内部電極２２，２４の材料としては、例えば、Ｎｉ、Ｃｕ、Ａｇ、Ｐｄ、Ａｇ−Ｐｄ合金、Ａｕなどを用いることができる。内部電極２２，２４の焼成後の厚み（最も厚い部分）は、０．５〜２．０μｍであることが好ましい。なお、内部電極２２，２４はセラミック電子部品に必須のものではなく、内部電極を有さないセラミック電子部品であってもよい。
【００２２】
外部電極３０，３２は、それぞれ、セラミック素体１２の端面１５，１６上に形成された端面部３０ａ，３２ａおよびセラミック素体１２の主面１３，１４上に回り込んだ回り込み部３０ｂ，３２ｂを有している。本実施形態において、回り込み部３０ｂ，３２ｂは主面１３，１４だけでなく、側面１７，１８まで回り込んでいる。ただし、側面１７，１８への回り込みはなくてもよい。外部電極３０，３２は、それぞれ、ガラス成分（ガラス粒子）３５を含有する下地層３４と、下地層３４上に形成されためっき層３６とからなる。
【００２３】
下地層３４は、セラミック素体１２の端面１５，１６上に形成された端面部および少なくともセラミック素体１２の主面１３，１４上に回り込んだ回り込み部を有する。下地層３４は、端面部において内部電極２２，２４に電気的に接続されている。下地層３４の材料としては、例えば、Ｃｕ、Ｎｉ、Ａｇ、Ｐｄ、Ａｇ−Ｐｄ合金、Ａｕなどの金属を用いることができる。また、下地層３４に含まれるガラス粒子３５としては、例えば、シリカガラス、ホウケイ酸ガラスなどを用いることができる。ガラス粒子３５の平均粒径は５〜１０μｍであることが好ましく、ガラス粒子３５の一部の粒径は少なくともめっき層３６の厚みよりが大きい。従って、外部電極３０，３２の回り込み部３０ｂ，３２ｂにおいて、下地層３４の表面に露出したガラス粒子３５が、めっき層３６を貫通して外部電極３０，３２の外表面に露出している。
【００２４】
なお、ガラス粒子３５は、少なくとも下地層３４の回り込み部において、めっき層３６の表面に露出している必要があるが、更に下地層３４の端面部において、めっき層３６の表面に露出していてもよい。下地層３４内におけるガラス粒子３５の分布状態は、例えば、セラミック電子部品１０の幅方向の１／２の位置で、長さ方向に沿って切断した断面をＳＥＭ画像により観察することで確認することができる。下地層３４の最終的な厚み（最も厚い部分）は２０〜１００μｍであることが好ましい。
【００２５】
めっき層３６は、下地層３４の保護や、セラミック電子部品１０を実装基板にはんだ付けする際の半田付け性向上などのために形成される。めっき層３６の材料としては、例えば、Ｃｕ、Ｎｉ、Ａｇ、Ｐｄ、Ａｇ−Ｐｄ合金、Ａｕなどの金属を用いることができる。めっき層３６の一層あたりの厚み（最も厚い部分）は、１〜１０μｍであることが好ましい。めっき層３６全体の厚み（最も厚い部分）は、下地層３４に含まれるガラス粒子３５の平均粒径より小さいことが好ましい。これにより、確実にガラス粒子３５を外部電極３０，３２の外表面に露出させることができる。
【００２６】
以上の構成からなるセラミック電子部品１０は、リフロー工法などによって、実装基板上にはんだ実装されると、外部電極３０，３２の外表面に露出しているガラス粒子３５ではんだ濡れが悪く、ガラス粒子３５に接触している部分のはんだ内に空隙が形成される。
【００２７】
（セラミック電子部品の製造方法）
次に、本発明に係るセラミック電子部品１０の製造方法の一実施形態について説明する。
【００２８】
セラミック層２０のセラミック原料粉末に、周知の有機バインダおよび有機溶剤を加えてボールミルにより湿式混合し、スラリーを調整する。そして、このスラリーをドクターブレード法によりシート成形し、セラミックグリーンシートを得る。その後、セラミックグリーンシート上に、例えばスクリーン印刷法などにより導電性ペーストを印刷し、内部電極２２，２４のパターンを形成する。
【００２９】
次に、内部電極２２，２４をそれぞれ形成したセラミックグリーンシートを、内部電極２２，２４が引き出されている側が互い違いとなるように所定枚数積層し、その上下に内部電極が印刷されていない外層用セラミックグリーンシートを所定枚数積層し、マザーセラミックグリーンシート積層体を作製する。マザーセラミックグリーンシート積層体は、必要に応じて、静水圧プレスなどの手段により積層方向に圧着される。このマザーセラミックグリーンシート積層体を所定のサイズにカットし、チップ状のセラミックグリーン積層体を得る。
【００３０】
次に、これらのチップ状のセラミックグリーン積層体を焼成し、チップ状の焼結積層体を得る。焼成温度は、セラミックや内部電極の材料にもよるが、９００〜１３００℃であることが好ましい。
【００３１】
次に、焼結積層体の内部電極２２，２４が露出している両端部に、外部電極３０，３２の下地層用導電性ペーストを塗布する。下地層用導電性ペーストは、導電性原料粉末に、周知の有機バインダおよび有機溶剤を加えてボールミルにより湿式混合したものであり、ガラス粒子３５が含まれている。下地層用導電性ペーストを乾燥させた後、焼き付けを行って、外部電極３０，３２の下地層３４を得る。焼成温度は、７００〜９００℃であることが好ましい。焼き付け雰囲気は、大気、Ｈ2、Ｎ2、Ｎ2＋水蒸気などを組み合わせて使い分ける。例えば、焼き付けプロセスとしては、以下の２種類のプロセスが挙げられる。最後に還元性雰囲気を導入することにより、ガラス粒子３５を下地層３４の表面に偏析させることができる。
【００３２】
＜プロセス１＞
（ａ）酸性／弱酸性雰囲気の中で、下地層用導電性ペーストの脱バインダを行う。
（ｂ）次に、還元性雰囲気の中で、脱脂して、焼結積層体の両端部に下地層用導電性ペーストを接合させる。
（ｃ）次に、酸性／弱酸性雰囲気の中で、下地層用導電性ペーストの焼結を行う。
（ｄ）最後に、還元性雰囲気の中で、ガラス粒子３５を下地層３４の表面に偏析させる。
【００３３】
＜プロセス２＞
（ａ）酸性／弱酸性雰囲気の中で、下地層用導電性ペーストの脱バインダを行う。
（ｂ）次に、酸性／弱酸性雰囲気の中で、下地層用導電性ペーストの焼結を行う。
（ｃ）最後に、還元性雰囲気の中で、ガラス粒子３５を下地層３４の表面に偏析させると共に、焼結積層体の両端部に下地層用導電性ペーストを接合させる。
【００３４】
なお、下地層３４は、前記したように、焼結積層体の両端部に下地層用導電性ペーストを塗布して焼き付けるポストファイア法によって形成する方法の他に、内部電極やセラミックグリーンシートと同時焼成するコファイア法によって形成してもよい。
【００３５】
次に、下地層３４の表面に、電解めっき法などによって、Ｎｉめっき層、Ｓｎめっき層を順に形成し、めっき層３６を得る。こうして、外部電極３０，３２の回り込み部３０ｂ，３２ｂにおいて、下地層３４の表面に露出したガラス粒子３５が、めっき層３６を貫通して外部電極３０，３２の外表面に露出している、セラミック電子部品１０を生産性良く得ることができる。
【００３６】
（セラミック電子部品の実装構造）
次に、セラミック電子部品１０の実装構造の一実施形態について説明する。
【００３７】
表面実装タイプのセラミック電子部品１０の実装方法としては、通常、クリーム半田を用いたリフロー工法が用いられる。図２に示すように、セラミック電子部品１０は、リフロー工法によって、ランド４２を有する実装基板４０の上にはんだ実装される。はんだ４４は、セラミック電子部品１０の外部電極３０，３２と実装基板４０のランド４２とを電気的に接続すると共に、セラミック電子部品１０を実装基板４０に堅固に固定する。
【００３８】
ここで、セラミック電子部品１０は、外部電極３０，３２の回り込み部３０ｂ、３２ｂにおいて、下地層３４の表面に露出したガラス粒子３５が、めっき層３６を貫通して外部電極３０，３２の外表面に露出しているが、ガラス粒子３５は、はんだ濡れが悪く、図３に示すように、リフローの際に、はんだ４４内に空隙４６が形成される。すなわち、外部電極３０，３２の外表面に露出しているガラス粒子３５に接しているはんだ４４の部分に空隙４６が形成されている。
【００３９】
従って、このセラミック電子部品１０の実装構造は、はんだ実装時の熱的応力や、実装基板４０の曲げによる機械的応力が加えられても、はんだ４４内の空隙４６が変形することにより応力が緩和され、セラミック素体１２にクラックが発生するのを抑制することができる。
【００４０】
なお、この発明は、前記実施形態に限定されるものではなく、その要旨の範囲内で種々に変形される。セラミック電子部品は、２端子のセラミック電子部品だけではなく、アレイ型など多端子のセラミック電子部品であってもよい。この場合、外部電極は帯状となり、セラミック素体の側面への回り込み部は有さない。
【符号の説明】
【００４１】
１０  セラミック電子部品
１２  セラミック素体
１３，１４  主面
１５，１６  端面
１７，１８  側面
２０  セラミック層
２２，２４  内部電極
３０，３２  外部電極
３０ａ，３２ａ  端面部
３０ｂ，３２ｂ  回り込み部
３４  下地層
３５  ガラス粒子
３６  めっき層
４０  実装基板
４２  ランド
４４  はんだ
４６  空隙
【図１】
2012151175.tif 000003
【図２】
2012151175.tif 000004
【図３】
2012151175.tif 000005