(57)【要約】【課題】出力回路のＳＳＮ（Ｓｉｍｕｌｔａｎｅｏｕｓ  Ｓｗｉｔｃｈｉｎｇ  Ｎｏｉｓｅ）の振動ノイズの低減を可能とする半導体装置の提供。【解決手段】第１及び第２の電源線と、前記第１の電源線ＶＤＤＱと前記第２の電源線ＶＳＳＱとの間に配置された出力回路１２と、前記第１の電源線と前記第２の電源線との間に配置されたノイズキャンセル回路１３とを備え、前記ノイズキャンセル回路１３は、前記出力回路の前記出力ノードの論理レベルへの切り替え時に発生する所定の周期で指数関数的に減衰振動する電源ノイズに対して、前記電源に、前記振動から半周期分遅れ、前記振動と逆向きに減衰振動する電源ノイズを発生し、互いに打ち消し合わせる。        【選択図】図１
2012182784.tif 000002
【特許請求の範囲】
【請求項１】
電源電位の異なる第１及び第２の電源にそれぞれ接続する第１及び第２の電源線と、
前記第１の電源線と前記第２の電源線との間に接続される出力回路と、
前記第１の電源線と前記第２の電源線との間に接続されるノイズキャンセル回路と、
を備え、
前記出力回路は、入力される信号に応じて出力ノードに前記第１の電源電圧又は前記第２の電源電圧に対応した論理レベルの出力信号を出力し、
前記ノイズキャンセル回路は、前記出力回路の前記出力ノードの論理レベルの切替え時に、前記第１の電源線と前記第２の電源線の少なくとも一方に発生する電源の振動ノイズに対して、前記振動ノイズから所定時間遅れて前記振動と逆向きの電源振動を発生し互いに打ち消し合わせる、半導体装置。
【請求項２】
前記ノイズキャンセル回路は、前記出力回路へ入力される信号を共通に受け、前記出力回路の前記出力ノードの論理レベルの切替え時に、前記出力ノードの論理レベルの切替えタイミングから、前記振動ノイズの振動周期の半周期遅れて前記振動と逆向きの前記電源振動を発生する、請求項１記載の半導体装置。
【請求項３】
前記ノイズキャンセル回路に対して、遅延量情報と振幅量情報を供給する位相及び振幅調整回路を備え、
前記ノイズキャンセル回路は、前記位相及び振幅調整回路からの前記遅延量情報と前記振幅量情報とに基づき、発生する振動の開始の遅延と振幅が可変に設定される回路構成とされる、請求項１又は２記載の半導体装置。
【請求項４】
前記遅延量情報と、前記振幅量情報は、前記半導体装置と、前記半導体装置を収容するパッケージ、或いは、
前記半導体装置と、前記半導体装置を収容するパッケージと、前記パッケージを搭載する基板の給電網の構成に基づき導出されたものである、請求項３記載の半導体装置。
【請求項５】
前記ノイズキャンセル回路に対して、遅延量情報と振幅量情報を供給する位相及び振幅調整回路を備え、
前記ノイズキャンセル回路は、
前記出力回路へ入力される前記信号を入力し、前記位相及び振幅調整回路からの前記遅延量情報に基づき、遅延時間が可変され、入力した前記信号を遅延させる遅延調整回路と、
前記遅延調整回路で遅延された信号を入力し、出力が前記ノイズキャンセル回路の出力に接続され、前記位相及び振幅調整回路からの振幅量情報に基づき、前記遅延調整回路で遅延された信号の振幅を調整する振幅調整回路と、
を備えた、請求項１又は２記載の半導体装置。
【請求項６】
前記ノイズキャンセル回路の出力には予め定められた所定の容量値の容量が付加されている、請求項５記載の半導体装置。
【請求項７】
前記遅延調整回路は、前記位相及び振幅調整回路からの前記遅延量情報に基づき、前記振動ノイズの振動周期の半周期相当の遅延時間に設定され、
前記振幅調整回路は、前記位相及び振幅調整回路からの前記振幅量情報に基づき、前記出力回路の出力タイミングから前記振動ノイズの振動周期の半周期相当の遅延時間遅れたタイミングで前記ノイズキャンセル回路が動作したときの前記第１の電源線と前記第２の電源線間の貫通電流波形の振幅が、
Ｉ２＝Ｉ１×ｅｘｐ（−α×（Ｔｄ／２））
（ただし、Ｉ１は前記出力回路の出力タイミングでの前記第１の電源線と前記第２の電源線間の貫通電流波形の振幅、ｅｘｐは指数関数、αは減衰定数、Ｔｄは前記振動ノイズの振動周期）となるように設定する、請求項５又は６記載の半導体装置。
【請求項８】
前記振幅調整回路は、前記遅延調整回路の出力を共通に入力し、前記位相及び振幅調整回路からの前記振幅量情報により、それぞれオン・オフが制御される複数のスイッチと、
前記複数のスイッチの出力に入力が接続され、出力が前記ノイズキャンセル回路の出力に共通に接続された複数のバッファと、
を備え、前記複数のバッファの電流駆動能力が互いに異なる、請求項５乃至７のいずれか１項に記載の半導体装置。
【請求項９】
前記振幅調整回路は、前記遅延調整回路の出力を共通に入力とし、前記位相及び振幅調整回路からの前記振幅量情報によりそれぞれオン・オフが制御され、出力が前記ノイズキャンセル回路の出力に共通に接続された複数のクロックドインバータを備え、
前記複数のクロックドインバータの電流駆動能力が互いに異なる、請求項５乃至７のいずれか１項に記載の半導体装置。
【請求項１０】
前記遅延調整回路は、
前記出力回路へ入力される信号を遅延させる第１の遅延回路列と、
前記出力回路へ入力される信号と前記第１の遅延回路列の出力のいずれかを、前記位相及び振幅調整回路からの前記遅延量情報に基づき、選択する第１のセレクタと、
前記第１の遅延回路列の出力をさらに遅延させる第２の遅延回路列と、
前記第１のセレクタの出力と前記第２の遅延回路列の出力のいずれかを、前記位相及び振幅調整回路からの前記遅延量情報に基づき、選択する第２のセレクタと、
を含む、請求項５乃至７のいずれか１項に記載の半導体装置。
【請求項１１】
前記遅延調整回路は、
前記出力回路へ入力される信号を遅延させるインバータと、
前記インバータの出力に接続され、前記位相及び振幅調整回路からの前記遅延量情報に基づき、容量を可変させる可変容量素子と、
を含む、請求項５乃至７のいずれか１項に記載の半導体装置。
【請求項１２】
電源ノイズを測定する測定回路を備え、
前記測定回路の測定結果から前記遅延量情報と前記振幅量情報を導出する、請求項３記載の半導体装置。
【請求項１３】
第１及び第２の電源にそれぞれ接続する第１及び第２の電源線と、
前記第１の電源線と前記第２の電源線との間に接続され、出力ノードから出力信号を出力する出力回路と、
前記出力ノードに入力が接続され、遅延時間が可変に設定される遅延回路と、
前記第１の電源線と前記第２の電源線との間に接続され、前記遅延回路の出力を受けるダミー出力回路と、
を備え、
前記ダミー出力回路は、前記第１の電源線と前記第２の電源線との間に並列に接続された複数の出力バッファを備え、
前記複数の出力バッファのうち予め定められた所定個数の出力バッファが活性化される、半導体装置。
【請求項１４】
前記ノイズキャンセル回路として、前記半導体装置内に設けられ、前記第１の電源線と前記第２の電源線との間に接続され、予め定められた所定の入力端子に入力される信号を入力し、前記出力回路からの出力信号の読み出し時には動作しない第２の出力回路を、ノイズキャンセル回路として兼用し、
前記出力信号の読み出し時に、前記入力端子と前記第２の出力回路間を非導通とするスイッチを備えた、請求項１乃至４のいずれか１項に記載の半導体装置。
【請求項１５】
予め定められた本数を単位として複数の出力信号が並列に配線される前記単位に対応する複数の前記出力回路に対して１つの前記ノイズキャンセル回路を備えた、請求項１乃至４のいずれか１項に記載の半導体装置。
【請求項１６】
前記単位に対応して並列配置される複数の前記出力回路の列の一端に前記ノイズキャンセル回路を備えた請求項１５記載の半導体装置。
【請求項１７】
前記単位に対応する並列配置される複数の前記出力回路の列の中間に１つの前記ノイズキャンセル回路を備えた請求項１６記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、特に、出力信号のスイッチング時に発生する電源の振動ノイズの低減に好適な半導体装置に関する。
【背景技術】
【０００２】
信号伝送速度の高速化に伴い、半導体デバイスの設計において、ノイズマージン、タイミングマージンの確保は、年々その困難さを増している。その中でも、ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）等を代表として、シングルエンド（Ｓｉｎｇｌｅ  Ｅｎｄ）でＧｂｐｓ（Ｇｉｇａ−ｂｉｔｓ  ｐｅｒ  ｓｅｃｏｎｄ）超の高速伝送を実現するためには、例えば、複数の出力回路（出力バッファ）の出力信号が同時に切り替わるときに起こるＳＳＮ（Ｓｉｍｕｌｔａｎｅｏｕｓ  Ｓｗｉｔｃｈｉｎｇ  Ｎｏｉｓｅ：同時切り替えノイズ）の低減が不可欠である。複数の出力回路の出力信号がＬｏｗレベルとＨｉｇｈレベルの一方の論理レベルから他方の論理レベルに同時にスイッチングすると、高電位電源（ＶＤＤＱ）、低電位電源（ＶＳＳＱ）に大きなスイッチングノイズが生じる。
【０００３】
スイッチングノイズを簡単に説明すると、Ｎ個の出力回路の出力信号が同時にＬｏｗからＨｉｇｈへスイッチングする場合、高電位電源（ＶＤＤＱ）と半導体ＬＳＩ（Ｌａｒｇｅ  Ｓｃａｌｅ  Ｉｎｔｅｇｒａｔｅｄ  ｃｉｒｃｕｉｔ）上の出力回路の高電位電源端子間の給電網のインダクタンスをＬＤＤ、電源電流をＩＤＤ、電源ＶＤＤＱからＮ個の出力回路の出力に接続する負荷容量Ｃｊ（ｊ＝１〜Ｎ）に流れ込む電流をそれぞれＩｊすると（ＩＤＤ＝ΣＩｊ）、半導体ＬＳＩ上の出力回路の高電位電源端子の電圧Ｖ’ＤＤＱは以下で与えられる。
2012182784.tif 000003
【０００４】
同様に、Ｎ個の出力回路の出力信号が同時にＨｉｇｈからＬｏｗへスイッチングする場合、低電位電源（ＶＳＳＱ）と出力回路の低電位電源端子間の給電網のインダクタンスをＬＳＳ、電源電流をＩＳＳ、Ｎ個の出力回路の出力の負荷容量Ｃｊ（ｊ＝１〜Ｎ）から低電位電源（グランド）ＶＳＳＱに流れる電流をＩｊすると（ＩＳＳ＝ΣＩｊ）、出力回路の低位電源端子の電圧Ｖ’ＳＳＱは以下で与えられる。
2012182784.tif 000004
【０００５】
このように、ＳＳＮのスイッチングノイズにより、半導体ＬＳＩ上の出力回路の出力信号のＨｉｇｈレベル電圧（ＶＯＨ）、Ｌｏｗレベル電圧（ＶＯＬ）が、ＶＤＤＱ、ＶＳＳＱからそれぞれＬＤＤ×ｄＩＤＤ／ｄｔ、ＬＳＳ×ｄＩＳＳ／ｄｔだけ狭められ、ノイズマージンが低減する。また、信号歪み等によりシグナルインテグリティが劣化し、さらに、タイミングジッタ等が増大する。実際には、給電網のインピーダンス特性により、ＳＳＮには電源振動ノイズが伴う。
【０００６】
特許文献１には、第一の発振器から出力され、制御部からの第一の制御信号によってその周期が制御される方形波の第一のパルス信号と、第二の発振器から出力され、制御部からの第二の制御信号によってその周期が第一のパルス信号よりも常に短い周期に制御される方形波の第二のパルス信号とを切替部に入力し、制御部から切替部に与える切替信号に基づいて切替部から第一のパルス信号と第二のパルス信号とを切り替えて出力するパルス発生回路のパルス周期切替方法において、その切替点において、パルス状のノイズが発生しない安定したパルス発生回路のパルス周期切替方法が開示されている。
【０００７】
特許文献２には、ＭＯＳトランジスタで構成されるＬＳＩの出力回路の同時変化出力により発生する基準電位のふらつきで発生するノイズを抑制するノイズ低減回路として、データを出力する出力バッファの前段に、入力データを遅延させて出力バッファに供給する処理回路と、入力された制御信号に基づき該処理回路の動作タイミングを制御する遅延手段を備え、外部操作による遅延手段からの制御により、該処理回路の動作タイミングを、通常タイミング（出力タイミング１）か遅延タイミング（出力タイミング２）かのいずれかに切り替える構成が開示されている。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開平７−１７０１６０号公報
【特許文献２】特開平７−２４９９７６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
以下に関連技術の分析を与える。
【００１０】
ＳＳＮによる電源ノイズには、
（Ａ）出力信号の切替時に発生するスパイク状のノイズと、
（Ｂ）出力回路の給電網のインピーダンス特性により発生する振動ノイズ、
の２種がある。
【００１１】
関連技術では、ノイズ振幅の大きいスパイク状ノイズをノイズキャンセル回路により低減しているが、高速化に伴い、ジッタへの影響が大きい（Ｂ）の振動ノイズの低減が不可欠となっている。
【００１２】
上記特許文献１においては、切り替えと同時に発生するパルス状のノイズ（Ａ）のみを対象としており、（Ｂ）の振動ノイズのキャンセルはできない。
【００１３】
特許文献２においては、ＬＳＩの複数の出力についてその出力タイミングを２種類に分割し、切替タイミングをずらしているが、どのようにずらしても、出力バッファのスイッチング時に発生する電源ノイズをキャンセルすることはできない。また、特許文献２には、（Ｂ）の振動ノイズのキャンセルするための手段は開示されていない。
【課題を解決するための手段】
【００１４】
本発明は、上記課題の少なくとも１つの解決を図るために概略以下の構成とされる（ただし、以下に制限されるものでないことは勿論である）。
【００１５】
本発明によれば、電源電位の異なる第１及び第２の電源にそれぞれ接続する第１及び第２の電源線と、
前記第１の電源線と前記第２の電源線との間に接続され、入力される信号に応じて出力ノードに前記第１の電源電圧又は前記第２の電源電圧に対応した論理レベルの出力信号を出力する出力回路と、
前記第１の電源線と前記第２の電源線との間に接続され、前記出力回路の前記出力ノードの論理レベルの切替え時に前記第１の電源線と前記第２の電源線の少なくとも一方に発生する電源の振動ノイズに対して、前記振動ノイズから所定時間遅れて前記振動と逆向きの電源振動を発生し互いに打ち消し合わせるノイズキャンセル回路とを備えた半導体装置が提供される。
【発明の効果】
【００１６】
本発明によれば、出力回路のＳＳＮの振動ノイズの低減を可能としている。本発明によれば、シングルエンド出力信号の高速化の好適とされる。
【図面の簡単な説明】
【００１７】
【図１】本発明の第１の実施形態の構成を示す図である。
【図２】本発明の動作原理を説明する図である。
【図３】本発明の第２の実施形態の構成を示す図である。
【図４】本発明の第３の実施形態の構成を示す図である。
【図５】本発明の第４の実施形態の構成を示す図である。
【図６】本発明の第５の実施形態の構成を示す図である。
【図７】本発明の第１の実施形態の動作例を説明するタイミング図である。
【図８】本発明を説明するための図である。
【図９】本発明の第１の実施形態の具体例（実施例）の構成を示す図である。
【図１０】図９のダミーバッファの構成の一例を示す図である。
【図１１】図１０の遅延調整回路の構成の一例を示す図である。
【図１２】図１０の振幅調整回路の構成の別の例を示す図である。
【図１３】図１０の遅延調整回路の構成の別の例を示す図である。
【発明を実施するための形態】
【００１８】
本発明によれば、半導体ＬＳＩにおいて、複数の出力回路（出力バッファ）の出力信号が同時にスイッチングすることで起こるＳＳＮによる電源ノイズのうちジッタへの影響が大きい振動ノイズに対して、所定時間遅延させ電源の振動ノイズとほぼ逆向きに振動する振動ノイズを生成する回路を備え、振動ノイズ同士が互い打ち消し合うようにしている。これにより、ＳＳＮに起因する信号波形の歪み等、シグナルインテグリティの劣化を防ぎ、例えばシングルエンド形式で伝送される信号の高速伝送を実現可能としている。
【００１９】
具体的には、第１、第２の電源線間に接続され、出力回路の出力の切替信号を入力するノイズキャンセル回路において、出力回路の出力信号のスイッチング直後に発生する電源振動ノイズの周期の半周期分遅れて、該電源振動ノイズの振動方向と逆位相で減衰振動させる（揺さぶる）ことで、該電源振動ノイズを打ち消し合うようにしている。この結果、出力回路のスイッチング時の振動ノイズの低減を可能としている。
【００２０】
なお、本発明は、後述するいくつかの実施形態で説明されるように、複数ビットの並列出力信号の同時切替時に電源ノイズ（電源振動ノイズ）の低減に有効であるが、１本の出力信号の切替時に電源ノイズの低減にも有効であることは勿論である。
【００２１】
＜実施形態１＞
図１は、本発明の第１の実施形態の構成を示す図である。半導体ＬＳＩ１は、第１の電源線１５と第２の電源線１６間に接続された出力回路（出力バッファ）１２と、第１の電源線１５と第２の電源線１６間に接続されたノイズキャンセル回路１３と、位相及び振幅調整回路１４と、を備えている。第１の電源線１５は半導体ＬＳＩ１外部から供給される高電位電源ＶＤＤＱに接続され、第２の電源線１６は半導体ＬＳＩ１外部から供給される低電位電源ＶＳＳＱ（グランド）に接続される。前段回路１１は半導体ＬＳＩ１の内部回路（出力回路１２の前段にある回路）であり、出力回路１２にデータ信号１１１を与える。出力回路１２は、前段回路１１からデータ信号１１１を受け、出力端子からデータ（ＤＱ）信号１７を出力する。なお、特に制限されるものでないが、前段回路１１と位相及び振幅調整回路１４は、不図示の内部電源電圧（降圧電源電圧）で駆動される。出力回路１２は低振幅（内部電源電圧振幅）のデータ信号１１１を受けレベルシフトして出力端子からＤＱ信号１７（振幅ＶＤＤＱ−ＶＳＳＱ）を出力する。
【００２２】
ノイズキャンセル回路１３は、前段回路１１からの信号１１１を入力する入力端子１３１と、位相及び振幅調整回路１４からの信号（ノイズキャンセル回路の動作を設定するためのパラメータ）１４１を入力する入力端子１３２を有する。なお、図１では、単に、簡単のため、出力回路１２を１つ備えた構成が示されているが、複数の出力回路１２の各々に対してノイズキャンセル回路１３を備えた構成としてもよい。あるいは、後述されるいくつかの実施形態のように、複数の出力回路１２に対して共通に１つのノイズキャンセル回路１３を備えた構成としてもよい。
【００２３】
ノイズキャンセル回路１３は、位相及び振幅調整回路１４からの遅延量情報と振幅量情報に基づき、前段回路１１からデータ信号１１１が入力されたときの動作タイミングや動作時の電源電流量を調整する。これら、遅延量情報や振幅量情報は、図２を用いて後に説明される。ノイズキャンセル回路１３は、出力回路１２と同様、第１の電源線１５と第２の電源線１６間に挿入され、遅延時間が可変に設定される可変遅延回路、及び、例えば共振周波数と振幅等が可変の電流駆動回路として構成され、位相及び振幅調整回路１４からの遅延量情報と振幅量情報とに基づき、出力回路１２の出力信号１７のスイッチング時点から、ノイズキャンセル用の振動ノイズの開始時点までの遅延時間、振動の振幅、周波数を可変に設定する。
【００２４】
ノイズキャンセル回路１３の共振特性は、ＬＳＩ、パッケージ、あるいは、回路基板（ＰＣＢ（Ｐｒｉｎｔｅｄ  Ｃｉｒｃｕｉｔ  Ｂｏａｒｄ））の給電網のインピーダンス（特にインダクタンス成分）や、チップの容量（例えば出力回路の負荷容量や電源−ＧＮＤ間容量）を考慮して、例えばＳＳＮのシミュレーションを実行した結果から、当該給電網に対して、ＳＳＮの振動ノイズを打ち消すように設定される。ノイズキャンセル回路１３では、前段回路１１からの信号１１１を、遅延量情報の遅延時間（振動周期の１／２）遅延させ、且つ、振幅量情報に基づき振幅を調整することで、電源振動（指数関数的に減衰する振動、振動周期は遅延量情報の遅延時間の２倍）を発生させ、出力回路１２の出力信号１７のスイッチングによるＳＳＮの電源振動ノイズのピークに、ノイズキャンセル回路１３で発生した電源振動の谷底が時間的に重なり、且つ、ＳＳＮの振動ノイズの谷底に、前記発生した電源振動のピークが時間的に重なるようにすることで、ＳＳＮの振動ノイズの最初のピーク（又は谷底）から直ちに振動が互いに打ち消し合い、電源ノイズがキャンセルされる。なお、ノイズキャンセル回路１３に接続する容量Ｃは、電源に接続するバイパスコンデンサである。容量Ｃは、オンチップ容量ではなく外部の端子に接続する構成としてもよい。
【００２５】
本実施形態において、ノイズキャンセル回路１３に設定する遅延量情報、振幅量情報は、半導体ＬＳＩ１外部から与えるようにしてもよい。この場合、遅延量情報、振幅量情報は、例えば、半導体ＬＳＩ１内の不図示のモードレジスタセット（Ｍｏｄｅ  Ｒｅｓｉｓｔｏｒ  Ｓｅｔ：ＭＲＳ）で与える。ＤＲＡＭでは、各種モードやパラメータ設定のためにモードレジスタを備えている。モードレジスタには、遅延量情報、振幅量情報を保持するビット領域が予め割当てられているものとする。このモードレジスタにパラメータ等を設定するモードレジスタ・セット・コマンドを半導体ＬＳＩ１に入力することで、遅延量情報、振幅量情報が設定される。なお、モードレジスタは、電源投入時等の初期化やリセット時等に設定される。あるいは、アイドル状態のときモードレジスタの書き換えが可能とされる。位相及び振幅調整回路１４は、不図示のモードレジスタに設定された遅延量情報と振幅量情報を保持する記憶部（レジスタ）を備え、保持した遅延量情報と振幅量情報をノイズキャンセル回路１３に供給する。
【００２６】
あるいは、半導体ＬＳＩ内部に測定回路（オンチップサンプリングオシロスコープ等）を設けて電源ノイズを測定し、ＬＳＩ内部で自動調整（セルフアライメント）するようにしてもよい。半導体ＬＳＩ内部で電源波形をモニタする測定回路（サンプリングスコープ等）を設ける場合、例えばＤＱ信号のスイッチング時の電源ノイズ波形を観測し、その周期と減衰振動項を、半導体ＬＳＩ内部のＣＰＵ等で定量化するようにしてもよい。あるいは、テスタ等で半導体ＬＳＩを動作させ電源波形をモニタし、モニタしたＳＳＮの振動波形から遅延量情報、振幅量情報を取得し、半導体ＬＳＩに設定するようにしてもよい。
【００２７】
図２は、図１のノイズキャンセル回路１３の動作原理を説明する図である。図２の（ｉ）は、出力回路（図１の１２）の出力信号（ＤＱ信号）１７が複数同時にＬｏｗレベルからＨｉｇｈレベルへ切り替わったときに発生する電源電圧波形（ＳＳＮ波形）を示している。
【００２８】
図２の（ｉ）に示したように、ＳＳＮ波形は、出力回路１２の出力信号１７の切り替え時に発生するスパイク状のノイズ（Ａ）と、出力回路１２が接続されている給電網のインピーダンス特性に応じて生ずる振動ノイズ（Ｂ）の重ね合わせで表現される。
【００２９】
振動ノイズ（Ｂ）は、給電網のインピーダンスにおける反共振特性（そのほとんどは、ＬＣ並列共振（共振周波数（＝１／２π√（ＬＣ）では外から見たインピーダンスは理論上無限大となる））により、その波形が決まる。電源の振動ノイズ（Ｂ）の波形は、一定周期（＝Ｔｄ）で振動し、指数関数的に減衰していく（ｅｘｐ（−αｔ）：αは減衰定数、ｔは時間）。図２の（ｉ）に示す例では、振動ノイズ（Ｂ）の振幅の谷底を結んだ線（包絡線）は、指数関数−ｋｅｘｐ（−αｔ）（ただし、ｋは正の定数）で近似される。同様に、振動ノイズ（Ｂ）のピークを結んだ線（包絡線）は指数関数ｋｅｘｐ（−αｔ）で近似される。
【００３０】
これら周期Ｔｄと減衰定数αは、給電網の特性（インダクタンスとキャパシタンス等）に依存する。
【００３１】
このため、
・ＬＳＩ（半導体）、
・パッケージ（ＱＦＰ（Ｑｕａｄ  Ｆｌａｔ  Ｐａｃｋａｇｅ）、ＣＳＰ（Ｃｈｉｐ  Ｓｉｚｅ  Ｐａｃｋａｇｅ）等）、
・基板（ＰＣＢ）
を変更しない限り、周期Ｔｄと減衰定数αは変わらない。すなわち、ＬＳＩ、パッケージ、基板が同一の場合、基本的に、周期Ｔｄと減衰定数αは同一である。
【００３２】
本実施形態においては、ノイズキャンセル回路１３は、出力回路１２の同時スイッチングにより電源に発生した振動ノイズを利用して該振動ノイズの振動を打ち消し合わせる。すなわち、電源に発生した振動ノイズを打ち消す振動ノイズを発生させて打ち消し合わせる。
【００３３】
具体的には、ノイズキャンセル回路１３は、図２の（ｉｉ）に模式的に示すように、電源の振動ノイズに対応する電力波形を発生する回路（電力を操作する回路）を備え、該振動ノイズ波形の発生タイミングを、図２の（ｉｉｉ）に示すように、半周期Ｔｄ／２だけずらし、振動の振幅をｅｘｐ｛−α（Ｔｄ／２）｝倍した波形（図２の（ｉｖ）の（Ｃ））で表される電力をもとの振動ノイズ（Ｂ）に重畳させる（ぶつける）。
【００３４】
すると、図２の（ｖ）に示すように、もとの振動ノイズ（Ｂ）＋生成した振動ノイズ（Ｃ）から、電源電圧は、Ｔｄ／２以降、一定値に制御された波形（電力波形）となる。
【００３５】
図８は、本実施形態において、ＳＳＮのシミュレーション結果からノイズキャンセル回路１３の共振特性を決定する方法の一例を説明するための図である。ノイズキャンセル回路１３の共振特性の決定において、出力回路１２のノイズ特性が重要である。図８では、単に図面明確化のため、ノイズキャンセル回路１３は図示されていない。
【００３６】
まず、出力回路１２のノイズ特性について説明する。出力回路１２（「ＤＱ用出力回路」、「ＤＱ出力バッファ」ともいう）において、端子Ｉｎの入力信号（前段回路１１の出力）のＬｏｗからＨｉｇｈあるいはＨｉｇｈからＬｏｗへの切替時、出力回路１２内の不図示のＣＭＯＳバッファを形成するＮＭＯＳトランジスタとＰＭＯＳトランジスタに貫通電流（電源ＶＤＤＱからＶＳＳＱへＮＭＯＳトランジスタとＰＭＯＳトランジスタを介して流れる電流）が流れることで、ＶＤＤＱ−ＶＳＳＱ間に電流が流れる。この電流は、出力回路１２のＶＤＤＱ−ＶＳＳＱ端子間のインピーダンスにより、その波形が決まる。具体的には、主にパッケージ（ＰＫＧ）と基板（ＰＣＢ）のＶＤＤＱ、ＶＳＳＱの電源配線にそれぞれ寄生するインダクタンスＬｖ、Ｌｇと、チップ内部のオンチップ容量Ｃの間で起こるＬＣ並列共振が、この電流波形の形状を決め、減衰振動の波形をとる。この電流は、ＶＤＤＱ配線１５、ＶＳＳＱ配線１６に流れると共に、出力回路１２へも回り込み、出力信号波形を乱すノイズとなる。
【００３７】
この電流による振動ノイズの共振角周波数ωｄは、
ωｄ＝１／√｛（Ｌｖ＋Ｌｇ）×Ｃ｝
で決まる。この共振各周波数ωｄから、ノイズキャンセル回路１３が前段回路１１からの信号１１１を遅延する遅延時間、即ち、遅延量情報により指定される遅延時間は、
Ｔｄ＝２π／ωｄ
と求めることができる。
【００３８】
一方、図２で示した減衰定数αは、給電系を構成するＲ、Ｌ、Ｃの３つのパラメータで決まる。具体的には、主にパッケージ（ＰＫＧ）と基板（ＰＣＢ）のＶＤＤＱ、ＶＳＳＱの電源配線にそれぞれ寄生する抵抗Ｒｖ、Ｒｇ、チップ内部のオンチップ容量Ｃ、チップ内部の電源幹線ＶＤＤＱ、ＶＳＳＱそれぞれの寄生抵抗Ｒｏｎｃより、減衰定数αは、
α≒１／（２×Ｃ×Ｒｐ）
Ｒｐ＝（Ｒｖ＋Ｒｇ）×Ｒｏｎｃ／｛（Ｒｖ＋Ｒｇ）＋Ｒｏｎｃ｝
と近似することができる。
【００３９】
本実施形態においては、この近似が精度よく成り立つため、ＳＳＮのシミュレーションから主にパッケージ（ＰＫＧ）と基板（ＰＣＢ）のＶＤＤＱ、ＶＳＳＱの電源配線にそれぞれ寄生する抵抗Ｒｖ、Ｒｇ、チップ内部のオンチップ容量Ｃ、チップ内部の電源幹線ＶＤＤＱ、ＶＳＳＱそれぞれの寄生抵抗Ｒｏｎｃを求めることで、減衰定数αを求めることができる。定性的には、ＬＣ並列回路に対し、並列に入る抵抗成分は、その値が小さいほどαを小さくし、直列に入る抵抗は、その値が大きいほどαを小さくする。
【００４０】
ノイズキャンセル回路１３が動作することで電源幹線ＶＤＤＱ−ＶＳＳＱ間に発生させるべき貫通電流Ｉ２の大きさは、出力回路１２が動作したときに電源幹線ＶＤＤＱ−ＶＳＳＱ間に発生する貫通電流Ｉ１の大きさをシミュレーションにより求め、
Ｉ２＝Ｉ１×ｅｘｐ（−α×（Ｔｄ／２））
から求めることができる。
【００４１】
このように、ＳＳＮシミュレーションによって、主にパッケージ（ＰＫＧ）と基板（ＰＣＢ）のＶＤＤＱ、ＶＳＳＱの電源配線にそれぞれ寄生するインダクタンスＬｖ、Ｌｇ、チップ内部のオンチップ容量Ｃ、主にパッケージ（ＰＫＧ）と基板（ＰＣＢ）のＶＤＤＱ、ＶＳＳＱの電源幹線にそれぞれ寄生する抵抗Ｒｖ、Ｒｇ、チップ内部の電源幹線ＶＤＤＱ、ＶＳＳＱそれぞれの寄生抵抗Ｒｏｎｃ、及び、出力回路１２が動作したときに電源幹線ＶＤＤＱ−ＶＳＳＱ間に発生する貫通電流Ｉ１を求めることにより、ノイズキャンセル回路１３の共振特性を決定することができる。決定された共振特性は、遅延量情報及び振幅量情報として、ノイズキャンセル回路１３に供給される。
【００４２】
図７に、第１の実施形態のタイミングチャートの一例を示す。図１の出力回路１２（ＤＱ出力バッファ）の出力タイミングに合わせて一定の遅延時間経過後に、ノイズキャンセル回路１３（ノイズキャンセル用ダミーバッファ）を動作させる。ノイズキャンセル回路１３（ノイズキャンセル用ダミーバッファ）の出力タイミングは、出力回路１２（ＤＱ出力バッファ）の出力タイミングに対して、図２のＴｄ／２だけ遅延させたものである。出力回路１２（ＤＱ出力バッファ）の出力タイミングからＴｄ／２遅れたタイミングでノイズキャンセル回路１３（ノイズキャンセル用ダミーバッファ）が動作したときのＶＤＤＱ−ＶＳＳＱ間の貫通電流波形の振幅Ｉ２は、
Ｉ２＝Ｉ１×ｅｘｐ（−α×（Ｔｄ／２））
となるように設定する。なお、電源幹線ＶＤＤＱ−ＶＳＳＱ間の貫通電流は、ＶＤＤＱ−ＶＳＳＱ間に接続されるＣＭＯＳバッファのＰＭＯＳトランジスタとＮＭＯＳトランジスタが同時にオン状態となり電源幹線ＶＤＤＱ−ＶＳＳＱ間に流れる電流である。
【００４３】
図９は、図１に示した第１の実施形態の具体的な一例（実施例）を説明する図である。図９の実施例では、図１の出力回路１２とノイズキャンセル回路１３をそれぞれＤＱ用出力回路１２Ａとダミーバッファ１３Ａとしている。また前段回路１１からＤＱ用出力回路１２Ａへ入力されるデータ信号１１１をＩｎ、前段回路１１からダミーバッファ１３Ａへ入力されるデータ信号１１１をＩｎＤとしている。ダミーバッファ１３Ａへは、Ｌｏｗレベルでアクティブとなるダミーバッファイネーブル信号／ＤＥが入力される。
【００４４】
ダミーバッファ１３Ａは、ＤＱ用出力回路１２Ａと電源（ＶＤＤＱ、ＶＳＳＱ）と、前段回路１１から出力される論理信号の入力ＩｎＤを共有し、ダミー出力端子ＯＤとパラメータ設定用のシリアルナンバー信号入力用端子ＳＮ、及び、ダミーバッファイネーブル信号端子／ＤＥ（Ｌｏｗレベルでアクティブ）を有している。ダミー出力端子ＯＤは数ｐＦの容量に接続されている。これは、ＤＱ用出力回路１２Ａの接続先の配線とさらにその先に接続されるレシーバの負荷容量（不図示）と同程度のものである。ダミーバッファ１３Ａを活性化させる場合（動作させる場合）、端子／ＤＥにＬｏｗレベルを与える。ダミーバッファ１３Ａを非活性状態とする場合、端子／ＤＥにＨｉｇｈレベルを与える。
【００４５】
ダミーバッファ１３Ａに対して位相及び振幅調整量情報（ＳＮ）を出力する位相及び振幅調整回路１４は、例えば図２や図７に示した遅延量（Ｔｄ／２）と、振幅量の情報（例えば図７に示した貫通電流の電流振幅情報）を、ダミーバッファ１３Ａの使用時に与える。位相及び振幅調整回路１４では、基板に半導体ＬＳＩ１を塔載した状態で決めた位相及び振幅量の調整量を、位相及び振幅調整回路１４内の不図示のレジスタ等に記憶するようにしてもよい。この場合、位相及び振幅量の調整量は、半導体ＬＳＩ１内のモードレジスタ（不図示）等を利用して外部から与え（モードレジスタに位相及び振幅量の調整量の情報を設定するコマンドを基板に搭載された半導体ＬＳＩに与える）、該モードレジスタの値を受け取り位相及び振幅調整回路１４内のレジスタ等で保持するようにしてもよい。
【００４６】
図１０は、図９のダミーバッファ１３Ａの具体的な回路構成の一例を示す図である。図１０に示すように、入力信号端子として、ダミー出力端子ＯＤ、パラメータ設定用のシリアルナンバー信号入力用端子ＳＮ、ダミーバッファイネーブル信号端子／ＤＥ、及び、データ入力端子ＩｎＤを有する。内部のＣＭＯＳバッファ１３５の電源はＤＱ用出力回路１２Ａと同様、ＶＤＤＱ、ＶＳＳＱに接続されている。
【００４７】
図９のシリアルナンバー信号ＳＮは、振幅調整用の制御信号ＳＮ＿Ａ＜２：０＞（３ビット信号）と、遅延調整用の制御信号ＳＮ＿Ｄ＜２：０＞（３ビット信号）に分けられている。
【００４８】
ダミーバッファ１３Ａは、データ入力端子ＩｎＤの信号の通過を制御するトランスミッションゲート（ＴＧ）１３４と、トランスミッションゲート１３４の出力に接続された遅延調整回路１３３と、遅延調整回路１３３の出力に接続されたトランスミッションゲート（ＴＧ１〜ＴＧ３）１３４、１３４＿１〜１３４＿３と、トランスミッションゲート（ＴＧ１〜ＴＧ３）１３４、１３４＿１〜１３４＿３の出力を入力に受け、出力がダミー出力端子ＯＤに接続され、互いにゲート幅Ｗの異なるＣＭＯＳバッファ１３５＿１、１３５＿２、１３５＿３を有する振幅調整回路１３６を備えている。
【００４９】
トランスミッションゲート（ＴＧ）１３４は、並列接続されたＰＭＯＳトランジスタＰＭ０とＮＭＯＳトランジスタＮＭ０を備え、制御信号（ダミーバッファイネーブル信号／ＤＥ）をインバータＩＮＶで反転した信号がＮＭＯＳトランジスタＮＭ０のゲートに入力され、制御信号（ダミーバッファイネーブル信号／ＤＥ）がＰＭＯＳトランジスタＰＭ０のゲートに入力される。制御信号（／ＤＥ）がＬｏｗのとき、トランジスタＰＭ０とＮＭ０がともにオンし、端子Ｉｎｄと遅延調整回路１３３の入力を通電させ、／ＤＥがＨｉｇｈのとき、トランジスタＰＭ０とＮＭ０がともにオフし、端子Ｉｎｄを、遅延調整回路１３３から切り離す（電気的に非接続とする）。トランスミッションゲート（ＴＧ１、２、３）１３４＿１〜１３４＿３は、制御信号として、／ＤＥでなく、ＳＮ＜２：０＞の各ビットを入力している。例えばＳＮ＜２：０＞のＬＳＢ（Ｌｅａｓｔ  Ｓｉｇｎｉｆｉｃａｎｔ  Ｂｉｔ）が‘１’のとき、トランスミッションゲート（ＴＧ１）１３４＿１がオン、ＳＮ＜２：０＞の１ビット目が‘１’のとき、トランスミッションゲート（ＴＧ２）１３４＿２がオン、ＳＮ＜２：０＞の２ビット目が‘１’のとき、トランスミッションゲート（ＴＧ３）１３４＿３がオンする。
【００５０】
ＣＭＯＳバッファ１３５＿１は、ソースがＶＤＤＱに接続されたＰＭＯＳトランジスタＰＭ１と、ソースがＶＳＳＱに接続され、ドレインがＰＭＯＳトランジスタＰＭ１のドレインに接続され、ゲートがＰＭＯＳトランジスタＰＭ１のゲートに接続されたＮＭＯＳトランジスタＮＭ１を備えている。ＰＭＯＳトランジスタＰＭ１とＮＭＯＳトランジスタの共通ゲートがＣＭＯＳバッファ１３５＿１の入力をなしＴＧ１の出力に接続され、ＰＭＯＳトランジスタＰＭ１とＮＭＯＳトランジスタの共通ドレインがＣＭＯＳバッファ１３５＿１の出力をなし端子ＯＤに接続されている。特に制限されないが、例えばＣＭＯＳバッファ１３５＿１のゲート幅（Ｗ）を単位（ｘ１）とすると、ＣＭＯＳバッファ１３５＿２、３のゲート幅はそれぞれ２倍（ｘ２）、４倍（ｘ４）とされる。
【００５１】
／ＤＥがＬｏｗの時、トランスミッションゲート（ＴＧ）１３４がオンになり、ＩｎＤからの信号が通過し、遅延調整回路１３３に到達する。遅延調整回路１３３は、ＳＮ＿Ｄ＜２：０＞で決定された遅延量に応じた遅延を追加して、信号を次段に伝える。図１０に示す例では、ＳＮ＿Ｄを３ビットの信号としているが、ＳＮ＿Ｄは３ビットより多いビット数であってもよいし、あるいは３ビットより少ないビット数であっても良い。遅延調整回路１３３は、図２及び図７に示した遅延時間Ｔｄ／２に対応する遅延時間を与える。
【００５２】
次に、遅延調整回路１３３で遅延された信号は、振幅調整回路１３６のトランスミッションゲート（ＴＧ１〜ＴＧ３）１３４＿１〜１３４＿３に到達する。トランスミッションゲート（ＴＧ１〜ＴＧ３）１３４＿１〜１３４＿３は、それぞれ、ゲート幅Ｗが異なる３種のＣＭＯＳバッファ１３５＿１〜１３５＿３への信号の通過の可否を制御する。すなわち、トランスミッションゲート（ＴＧ１〜ＴＧ３）１３４＿１〜１３４＿３のうちＳＮ＿Ａ＜２：０＞によりオンとされたトランスミッションゲートを介して、該トランスミッションゲートに接続するＣＭＯＳバッファに信号が伝達される。トランスミッションゲート（ＴＧ１〜ＴＧ３）１３４＿１〜１３４＿３は、複数同時にオンとしてもよい。例えばトランスミッションゲート（ＴＧ１〜ＴＧ３）１３４＿１〜１３４＿３が同時に全てオンのとき、単位ゲート幅（ＣＭＯＳバッファ１３４＿１）の７倍のゲート幅、すなわち、電流駆動能力が７倍のＣＭＯＳバッファとしてＯＤの容量を充放電する（このとき、図７のダミーバッファのＶＤＤＱ−ＶＳＳＱ間貫通電流波形の振幅Ｉ２は最大となる）。ＳＮ＜２：０＞の３ビットの値により、ダミーバッファの貫通電流の振幅を調整する。
【００５３】
図１１は、図１０のダミーバッファ１３Ａの遅延調整回路１３３の具体的な回路構成の一例を示す図である。
【００５４】
図１１（Ｂ）に示すように、遅延調整回路１３３は、信号入力端子ＩＮ、信号出力端子ＯＵＴ、及び遅延量調整用の制御信号入力端子ＳＮ＿Ｄ＜２：０＞を備えている。信号が通過するインバータの段数を、３つのセレクタＡ、Ｂ、Ｃにより制御する。セレクタＡ、Ｂ、Ｃはいずれも同一構成とされる。
【００５５】
図１１（Ａ）に示すように、セレクタは、選択信号Ｓが‘０’のとき、出力ｃは入力端子ａの信号を出力し（Ｓ＝０：ｃ＝ａ）、選択信号Ｓが‘１’のとき、出力ｃは入力端子ｂの信号を出力する（Ｓ＝１：ｃ＝ｂ）。
【００５６】
図１１（Ｂ）に示す回路構成では、３ビットの制御信号ＳＮ＿Ｄ＜２：０＞により図１１（Ｃ）に示すように、４段階の遅延量制御が可能である。すなわち、図１１（Ｃ）に真理値表として示すように、ＳＮ＿Ｄ＜２：０＞からセレクタＡ、Ｂ、Ｃの端子Ｓに入力される３ビットが全て‘０’のとき、セレクタＡ、Ｂ、Ｃはいずれも入力端子ａを選択し、ＩＮからの信号はセレクタＡ、Ｂ、Ｃを介してＯＵＴに出力される。
【００５７】
ＳＮ＿Ｄ＜２：０＞からセレクタＡ、Ｂ、Ｃの端子Ｓに入力される信号が‘１００’のとき、セレクタＡは端子ｂを選択し、セレクタＢ、Ｃはいずれも入力端子ａを選択し、ＩＮからの信号は、Ｌ段のインバータＩＮＶ、セレクタＡ、セレクタＢ、Ｃを介してＯＵＴに出力される。遅延時間はインバータＬ段分となる。
【００５８】
ＳＮ＿Ｄ＜２：０＞からセレクタＡ、Ｂ、Ｃの端子Ｓに入力される信号が‘１１０’のとき、セレクタＡ、Ｂはいずれも端子ｂを選択し、セレクタＣは入力端子ａを選択し、ＩＮからの信号は、Ｌ段のインバータＩＮＶ、ＮＡＮＤゲート（セレクタＡの選択信号を入力するＮＡＮＤはセレクタＡの選択信号が１であるため、インバータとして機能する）、Ｍ段のインバータ、セレクタＢのｂ端子、セレクタＣのａ端子を介してＯＵＴに出力される。遅延時間はインバータ（Ｌ＋Ｍ）段分となる。ただし、ＮＡＮＤゲートの遅延、セレクタの遅延αを顧慮した場合、インバータ（Ｌ＋Ｍ＋１）段＋αの遅延となる。なお、セレクタＡの出力はセレクタＢのａ端子に到達するが、セレクタＢではｂ端子を選択して出力する。
【００５９】
ＳＮ＿Ｄ＜２：０＞からセレクタＡ、Ｂ、Ｃの端子Ｓに入力される信号が‘１１１’のとき、セレクタＡ、Ｂ、Ｃはいずれも端子ｂを選択し、ＩＮからの信号は、Ｌ段のインバータＩＮＶ、ＮＡＮＤゲート（セレクタＡの選択信号を入力するＮＡＮＤはセレクタＡの選択信号が１であるため、インバータとして機能する）、Ｍ段のインバータ、ＮＡＮＤゲート（セレクタＢの選択信号Ｓを入力するＮＡＮＤはセレクタＢの選択信号Ｓが１であるため、インバータとして機能する）、Ｎ段のインバータ、セレクタＣのｂ端子を介してＯＵＴに出力される。遅延時間はインバータ（Ｌ＋Ｍ＋Ｎ）段分となる。ただし、ＮＡＮＤゲートの遅延、セレクタの遅延αを顧慮した場合、インバータ（Ｌ＋Ｍ＋２）段＋２αの遅延となる。なお、セレクタＡ、Ｂの出力はセレクタＢ、Ｃのａ端子にそれぞれ到達するが、セレクタＢ、Ｃではｂ端子を選択して出力する。
【００６０】
なお、３ビット以上の制御信号、３つ以上のセレクタ回路を用いて、より詳細に遅延を調整するようにしてもよい。あるいは、２ビット以下、２つ以下のセレクタで構成してもよい。
【００６１】
図１１（Ｄ）に、遅延調整回路１３３における４段階の遅延調整の最短、最長出力の出力波形と入力波形を模式的に示す。なお、図１１（Ｄ）では、入力信号に同相で立ち上がる出力信号の遅延波形が示されている（入力の立ち下りに対して出力は同相で立ち下る）。この場合、遅延時間を決定するインバータの段数Ｌ、Ｍ、Ｎ等は偶数となる（その際、ＮＡＮＤゲート含めてＭ段、Ｎ段とし、これらを偶数とする）。
【００６２】
図１２は、ダミーバッファ１３Ａ内の振幅調整回路１３６の別の構成例を示す図である。図１０では、振幅調整回路１３６は、振幅調整のために、トランスミッションゲート１３４とＣＭＯＳバッファ１３５の組を複数組（３組）備えた構成とされているが、図１２の例は、トランスミッションゲートとＣＭＯＳバッファの組を、１つのクロックドインバータで構成したものである。クロックドインバータは、例えば、電源端子とＣＭＯＳバッファのＰＭＯＳトランジスタ（ＰＭ１＿１）のソース端子の間に、制御信号をインバータＩＮＶで反転した信号でオン・オフされるＰＭＯＳトランジスタ（ＰＭ１＿２）を挿入し、ＧＮＤ端子とＣＭＯＳバッファのＮＭＯＳトランジスタ（ＮＭ１＿１）のソース端子の間に、制御信号でオン・オフされるＮＭＯＳトランジスタ（ＮＭ１＿２）を挿入して構成される。
【００６３】
ＳＮ＜２：０＞のＬＳＢである０ビット目と、該０ビット目をインバータＩＮＶで反転した信号が、クロックドインバータ１３７＿１のＮＭＯＳトランジスタＮＭ１＿２のゲートとＰＭＯＳトランジスタＰＭ１＿２のゲートに入力され、０ビット目が‘１’のとき、クロックドインバータ１３７＿１が活性化し、入力Ｉｎｄを反転した信号をＯＤに出力する。０ビット目が‘０’のとき、クロックドインバータ１３７＿１はオフする。
【００６４】
ＳＮ＜２：０＞の１ビット目と、該１ビット目をインバータＩＮＶで反転した信号が、クロックドインバータ１３７＿２のＮＭＯＳトランジスタＮＭ２＿２のゲートとＰＭＯＳトランジスタＰＭ２＿２のゲートに入力され、１ビット目が‘１’のとき、クロックドインバータ１３７＿２が活性化し、入力Ｉｎｄを反転した信号をＯＤに出力する。１ビット目が‘０’のとき、クロックドインバータ１３７＿２はオフする。
【００６５】
ＳＮ＜２：０＞の２ビット目と、該２ビット目をインバータＩＮＶで反転した信号が、クロックドインバータ１３７＿３のＮＭＯＳトランジスタＮＭ３＿２のゲートとＰＭＯＳトランジスタＰＭ３＿２のゲートに入力され、２ビット目が‘１’のとき、クロックドインバータ１３７＿３が活性化し、入力Ｉｎｄを反転した信号をＯＤに出力する。２ビット目が‘０’のとき、クロックドインバータ１３７＿３はオフする。クロックドインバータ１３７＿１のゲート幅（Ｗ）を単位（ｘ１）とするとき、クロックドインバータ１３７＿２、１３７＿３のゲート幅（Ｗ）は例えばそれぞれ２倍（ｘ２）、４倍（ｘ４）に設定される。ＳＮ＜２：０＞の３ビットの値により、ダミーバッファの貫通電流の振幅を調整する。
【００６６】
図１３は、図１０に示したダミーバッファ１３Ａの遅延調整回路１３３の別の構成例を示す図である。図１３に示すように、信号伝達用のインバータ１３８＿１〜１３８＿４の出力に可変容量素子１３９＿１〜１３９＿４が付加されている。この場合、ＳＮ＿Ｄは４ビットＳＮ＜３：０＞とされる。ＳＮ＿Ｄから電圧（例えばＨｉｇｈレベル、Ｌｏｗレベルの２値の電圧）に応じて、容量値を変えることで、ＩＮからＯＵＴの伝播遅延時間をアナログ的に変化させる。特に制限されるものでないが、可変容量素子１３９＿１〜１３９＿４として例えば圧電素子（ピエゾ素子）が用いられる。なお、ＳＮ＿Ｄを３ビットＳＮ＜２：０＞とする場合、例えばインバータ１３８＿４の出力に接続される可変容量素子１３９＿４は削除される。
【００６７】
＜実施形態２＞
次に本発明の第２の実施形態を説明する。図３は、本発明の第２の実施形態の構成を示す図である。ノイズキャンセル回路は、前記実施形態の構成に限定されるものではない。本実施形態では、出力回路１２の出力信号１７を分岐させ、一方は基板の信号配線（ＤＱ信号配線）２に接続し、半導体ＬＳＩ１内部の他方を遅延回路１８に入力している。
【００６８】
本実施形態において、出力回路１２の出力を遅延回路１８で遅延された信号はダミー出力回路１９に入力される。ダミー出力回路１９は第１の電源線１５（ＶＤＤＱ）と第２の電源線１６（ＶＳＳＱ）間に接続され、出力回路１２と同様の構成の出力バッファを備えているが、出力バッファの出力端子はＬＳＩパッケージの外には出ない。図３では、遅延回路１８と、ダミー出力回路１９には制御端子が記載されていないが、遅延回路１８での遅延量や、回路動作時の電流量を調整するための制御端子を有する構成としてもよい。
【００６９】
ＬＳＩ、パッケージ（ＱＦＴ、ＣＳＰ等）、基板（ＰＣＢ）の構成が既に決まっており、発生するノイズ波形が予め想定できている場合（あるいは、シミュレーション等でノイズ波形の情報が得られている場合）、予め遅延回路１８の遅延量とダミー出力回路１９の電流量を決めておく。遅延回路１８は、複数段（例えば偶数段）カスケード接続されたＣＭＯＳインバータで構成される。各ＣＭＯＳインバータは、第１の電源線１５（ＶＤＤＱ）と第２の電源線１６（ＶＳＳＱ）間に接続される。ＣＭＯＳインバータの段数を可変とすることで、可変遅延回路が構成される。あるいは、ＣＭＯＳインバータの電源パスに電流源を挿入し、電流源のバイアス電圧を可変とすることで、ＣＭＯＳインバータ１段当たりの単位遅延時間を可変としてもよい。
【００７０】
ダミー出力回路１９は、出力回路１２と同様に、例えばＣＭＯＳバッファ（ＣＭＯＳインバータ）回路で構成される。ダミー出力回路１９において、動作時の電流量（電源電流）を調整をするために、出力回路１２のＣＭＯＳバッファよりも小サイズ（ゲート幅Ｗが小）のトランジスタからなるＣＭＯＳインバータを複数個（Ｍ個）並列に配置し、Ｍ個のＣＭＯＳインバータのうちＫ個（１≦Ｋ≦Ｍ）を給電系に接続する（電源パスに接続し動作させる）ことで電源電流を調整すれば良い。ダミー出力回路１９においてＫ個（１≦Ｋ≦Ｍ）のＣＭＯＳインバータの共通ゲートには、遅延回路１８において、それぞれ異なる遅延時間遅延させた信号をそれぞれ入力する構成としてもよい。
【００７１】
本実施形態において、遅延回路１８において、ＳＳＮの（１／２）Ｔｄ（Ｔｄ：振動ノイズの１周期）遅延させ、遅延回路１８の出力を受けるダミー出力回路１９のＣＭＯＳインバータで遅延時間に対応させてＣＭＯＳインバータをスイッチング動作させることで、ＳＳＮの振動ノイズを平坦化させる。
【００７２】
＜実施形態３＞
次に本発明の第３の実施形態を説明する。図４は、本発明の第３の実施形態を示す図である。本実施形態では、ノイズキャンセル回路として、通常使用される出力バッファを流用している。ＳＳＮの振動ノイズのキャンセルは、半導体ＬＳＩ１からのデータ信号の出力、したがってＤＲＡＭ等では、ＲＥＡＤ（読み出し）動作時にのみ必要である。このため、ＲＥＡＤ動作時に、論理変換が必要でない信号であり、且つ、ＤＱ端子にデータ信号を出力する出力回路であるＤＱ用出力回路１２Ａと、第１の電源線１５（ＶＤＤＱ）、第２の電源線１６（ＶＳＳＱ）を共有している出力回路（ＲＥＡＤ時非動作出力回路）２０を、ＳＳＮのノイズキャンセルに流用することができる。なお、図４において、前段回路１１、ＤＱ用出力回路１２Ａは、図１の前段回路１１、出力回路１２と同一であるため説明は省略する。ＲＥＡＤ時非動作出力回路２０の前段回路２１は、前段回路１１と同一のタイミングで切り替え信号をＲＥＡＤ時非動作出力回路２０に与える。ＲＥＡＤ時非動作出力回路２０は、前段回路２１の出力の代わりに前段回路１１の出力を切り替え信号として入力するようにしてもよい。位相及び振幅調整回路１４は、図１の位相及び振幅調整回路１４と同一である。ＲＥＡＤ時非動作出力回路２０は、位相及び振幅調整回路１４からの遅延量情報、振幅量情報を入力端子２０１、２０２から入力する。ＲＥＡＤ時非動作出力回路２０は、データ信号のＲＥＡＤ時、図１及び図２を参照して説明したノイズキャンセル回路１３と同様に動作する。
【００７３】
本実施形態では、通常使用される出力回路２０（ＲＥＡＤ時非動作出力回路）を流用することで、図１のノイズキャンセル回路１３を別途備えた場合に相当する分の回路面積を節約できる。本実施形態では、ＤＲＡＭでは、ＤＭ（データマスク）信号が、ＲＥＡＤ動作時に論理変換が必要でない信号にあたる。ＲＥＡＤ時非動作出力回路２０は、ＷＲＩＴＥ動作時に、スイッチ２３がオンし、ＤＭ信号を入力する。ＲＥＡＤ時非動作出力回路２０は、ＤＱ用出力回路１２Ａとともに、第１の電源線１５（ＶＤＤＱ）と第２の電源線１６（ＶＳＳＱ）間に接続され、ＲＥＡＤ時には、ＤＭ信号の信号配線３に接続する端子とＲＥＡＤ時非動作出力回路２０間のスイッチ２３はオフとされ、位相及び振幅調整回路１４からの遅延量情報、振幅量情報に基づき、図２の（ｉｖ）に示すように、図２の（ｉ）の振動ノイズ（Ｂ）をキャンセルする。
【００７４】
なお、ＲＥＡＤ動作時は、スイッチ２３をオフ状態として出力をＨｉｇｈ−Ｚ（ハイインピーダンス状態）とするか、スイッチ２３としてトライステートスイッチを用い、出力回路２０の電源またはグランドにショートさせるようにしてもよい。
【００７５】
＜実施形態４＞
次に本発明の第４の実施形態を説明する。図５は、本発明の第４の実施形態の構成を示す図である。ＳＳＮのノイズキャンセルの効果が大きいのは、ノイズキャンセル回路を、データ信号ＤＱ１ビット毎に配置することであるが、この場合、回路面積が増大する。そこで、本実施形態では、ノイズのキャンセルをする上で効率的なノイズキャンセル回路の配設方法として、複数ビットの出力回路ごとに１つのノイズキャンセル回路を備えている。その中でも効率的なのは、８ビット並列出力単位をなすバイトレーン（８ビット）毎のＤＱ  Ｉ／Ｏ（入出力回路）に対して１つのノイズキャンセル回路（図１の１３）を備える。なお、各ＤＱ  Ｉ／Ｏ（入出力回路）は、出力回路（第１の電源線ＶＤＤＱと第２の電源線ＶＳＳＱ間に接続される図１の出力回路１２）を備え、データ信号（ＤＱ信号）の入力時に、出力回路の出力はＨｉｇｈ−Ｚ（ハイインピーダンス状態）とされ入出力端子から電気的に切り離される。バイトレーン１、２用のノイズキャンセル回路１３−１、１３−２も、第１の電源線ＶＤＤＱと第２の電源線ＶＳＳＱ間に接続される。
【００７６】
本実施形態は、パッケージのレイアウト、チップ内レイアウトにもよるが、例えばバイトレーン単位で別々にチップ内での回路接続、配線引き回し、チップ外での信号配線の引き回しが行われる場合に有効である。その理由は、バイトレーン単位でノイズが飽和するためである。すなわち、あるバイトレーンで発生したＳＳＮは、基本的に、他のバイトレーンとは無関係（無相関）であり、バイトレーン単位でＳＳＮのノイズキャンセルを行うことで十分であるためである。図５において、バイトレーン１のＤＱ０  Ｉ／Ｏ〜ＤＱ７  Ｉ／Ｏ用のノイズキャンセル回路１３−１と、バイトレーン２のＤＱ８  Ｉ／Ｏ〜ＤＱ１５  Ｉ／Ｏ用のノイズキャンセル回路１３−２は、図示されない位相及び振幅調整回路（図１の１４）からの遅延量情報、振幅量情報に基づき、図１のノイズキャンセル回路１３と同様、図２の（ｉｖ）に示すように、ＳＳＮの振動ノイズを打ち消す。
【００７７】
＜実施形態５＞
次に本発明の第５の実施形態を説明する。図６は、本発明の第５の実施形態の構成を示す図である。前記第４の実施形態で示したバイトレーン単位に設けるノイズキャンセル回路１３−１、１３−２を、それぞれバイトレーンの中央（４ビットＤＱ０  Ｉ／Ｏ〜ＤＱ３  Ｉ／Ｏと４ビットＤＱ４  Ｉ／Ｏ〜ＤＱ７  Ｉ／Ｏの間、４ビットＤＱ８  Ｉ／Ｏ〜ＤＱ１１  Ｉ／Ｏと４ビットＤＱ１２  Ｉ／Ｏ〜ＤＱ１５  Ｉ／Ｏの間）に配置したものである。図６において、バイトレーン１、２用のノイズキャンセル回路１３−１、１３−２は、図示されない位相及び振幅調整回路（図１の１４）からの遅延量情報、振幅量情報に基づき、図１のノイズキャンセル回路１３と同様、図２の（ｉｖ）に示すように、ＳＳＮの振動ノイズを打ち消す。本実施形態では、バイトレーン１、２用のノイズキャンセル回路１３−１、１３−２の各々の両側にはＤＱ０  Ｉ／Ｏが４個ずつ対称に配置される構成としている。このため、ノイズキャンセルの効率の向上が期待される。
【００７８】
上記したいくつかの実施形態によれば、ＳＳＮの振動ノイズを低減することで信号波形の歪み等を防ぎ、シングルエンド伝送での高速信号伝送を実現可能としている。上記実施形態は、高速伝送システムへの応用に限定されるものでなく、相対的に低速動作系のシステム、製品にも適用可能であることは勿論であり、例えばデジタルコンシューマー等の民生機器において、低ジッタが求められる応用例にも適用可能である。
【００７９】
なお、上記の特許文献１、２の各開示を、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施形態の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素（各請求項の各要素、各実施例の各要素、各図面の各要素等を含む）の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【符号の説明】
【００８０】
１  半導体ＬＳＩ
２  信号配線（ＤＱ信号）
３  信号配線（ＤＭ信号）
１１、２１  前段回路
１２  出力回路
１２Ａ  ＤＱ用出力回路
１３  ノイズキャンセル回路
１３Ａ  ダミーバッファ
１３−１  バイトレーン１用のノイズキャンセル回路
１３−２  バイトレーン２用のノイズキャンセル回路
１４  位相及び振幅調整回路
１５  第１電源線（ＶＤＤＱ）
１６  第２電源線（ＶＳＳＱ）
１７  出力信号（ＤＱ信号）
１８  遅延回路
１９  ダミー出力回路
２０  ＲＥＡＤ時非動作出力回路
２１  前段回路
２３  スイッチ
１１１  データ信号
１３１、１３２  入力端子
１３３  遅延調整回路
１３４、１３４＿１〜１３４＿３  トランスミッションゲート
１３５＿１〜１３５＿３  ＣＭＯＳバッファ
１３６  振幅調整回路
１３７＿１〜１３７＿３  クロックドインバータ
１３８＿１〜１３８＿４  インバータ
１３９＿１〜１３９＿４  可変容量素子
１４１  信号（ノイズキャンセル回路の動作を設定するためのパラメータ）
２０１、２０２  入力端子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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