(57)【要約】【課題】メタルゲートプロセスにおけるプリメタル層間絶縁膜の平坦性を向上できるようにする。【解決手段】まず、半導体基板１の上に、ゲート絶縁膜３を介在させてゲート電極４を形成する。その後、半導体基板１にゲート電極４をマスクとしてソース・ドレイン領域を形成する。続いて、ゲート電極４を覆うように半導体基板１上の全面に第１の酸化シリコン膜１０を形成する。その後、ゲート電極４をストップ膜とするＣＭＰ法により、第１の酸化シリコン膜１０を平坦化する。続いて、ゲート電極４を含む第１の酸化シリコン膜１０の上に、第２の酸化シリコン膜１１を形成する。その後、ゲート電極４をストップ膜とするＣＭＰ法により、第２の酸化シリコン膜１０を平坦化する。さらに、ゲート電極４を含む第２の酸化シリコン膜１０の上に、第３の酸化シリコン膜１２を形成する。【選択図】図１
2012069837.tif 000002
【特許請求の範囲】
【請求項１】
半導体領域の上に、ゲート絶縁膜を介在させて第１のゲート電極を形成する工程（ａ）と、
前記半導体領域に前記第１のゲート電極をマスクとしてソース・ドレイン領域を形成する工程（ｂ）と、
前記第１のゲート電極を覆うように前記半導体領域の上の全面に第１の酸化シリコン膜を形成する工程（ｃ）と、
前記第１のゲート電極をストップ膜とする化学機械研磨法により、前記第１の酸化シリコン膜を平坦化する工程（ｄ）と、
前記第１のゲート電極を含む前記第１の酸化シリコン膜の上に、第２の酸化シリコン膜を形成する工程（ｅ）と、
前記第１のゲート電極をストップ膜とする化学機械研磨法により、前記第２の酸化シリコン膜を平坦化する工程（ｆ）と、
前記第１のゲート電極を含む前記第２の酸化シリコン膜の上に、第３の酸化シリコン膜を形成する工程（ｇ）とを備えていることを特徴とする半導体装置の製造方法。
【請求項２】
前記第１のゲート電極はダミーゲート電極であり、
前記工程（ｆ）と前記工程（ｇ）との間に、
前記第１のゲート電極を除去する工程（ｈ）と、
前記第１のゲート電極を除去してなる凹部に、導電性材料からなる第２のゲート電極を充填する工程（ｉ）とをさらに備え、
前記工程（ｇ）は、前記第３の酸化シリコン膜を前記第２のゲート電極を含む前記第２の酸化シリコン膜の上に形成することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第２のゲート電極を構成する前記導電性材料は、金属であることを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項４】
前記第１の酸化シリコン膜は、前記第２の酸化シリコン膜よりも埋め込み特性が高く、
前記第２の酸化シリコン膜は、前記第１の酸化シリコン膜よりも研磨耐性が高く、
前記第３の酸化シリコン膜は、前記第１の酸化シリコン膜よりも水分含有量が少ないことを特徴とする請求項１〜３のいずれか１項に記載の半導体装置の製造方法。
【請求項５】
前記工程（ａ）と前記工程（ｂ）との間に、
前記第１のゲート電極を覆うように前記半導体領域の上の全面に絶縁膜を形成する工程（ｊ）をさらに備え、
前記工程（ｄ）及び前記工程（ｆ）において、
前記絶縁膜を前記ストップ膜に用いることを特徴とする請求項１〜４のいずれか１項に記載の半導体装置の製造方法。
【請求項６】
前記絶縁膜は、窒化シリコンからなることを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項７】
前記工程（ａ）と前記工程（ｊ）との間に、
前記第１のゲート電極の側面上にサイドウォール絶縁膜を形成する工程（ｋ）をさらに備えていることを特徴とする請求項５又は６に記載の半導体装置の製造方法。
【請求項８】
前記工程（ｂ）と前記工程（ｃ）との間に、
前記半導体領域及び第１のゲート電極の各上部にシリサイド領域を形成する工程（ｌ）をさらに備えていることを特徴とする請求項１〜７のいずれか１項に記載の半導体装置の製造方法。
【請求項９】
前記工程（ｄ）において、
前記第１の酸化シリコン膜における前記第１のゲート電極の側方の領域に対して、前記第１のゲート電極の上面よりも低い位置で研磨を停止させることを特徴とする請求項１〜８のいずれか１項に記載の半導体装置の製造方法。
【請求項１０】
前記工程（ｆ）において、
前記第２の酸化シリコン膜における前記第１のゲート電極の側方の領域に対して、前記第１のゲート電極の上面と等しい位置で研磨を停止させることを特徴とする請求項１〜９のいずれか１項に記載の半導体装置の製造方法。
【請求項１１】
前記第１の酸化シリコン膜は、Ｏ３−ＴＥＯＳ膜、ＳＯＤ膜、ＰＳＧ膜又はＢＰＳＧ膜であることを特徴とする請求項１〜１０のいずれか１項に記載の半導体装置の製造方法。
【請求項１２】
前記第２の酸化シリコン膜は、ＨＤＰ−ＮＳＧ膜であることを特徴とする請求項１〜１１のいずれか１項に記載の半導体装置の製造方法。
【請求項１３】
前記第３の酸化シリコン膜は、Ｐ−ＴＥＯＳ膜であることを特徴とする請求項１〜１２のいずれか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、特に、プリメタル層間絶縁膜を有する半導体装置の製造方法に関する。
【背景技術】
【０００２】
従来、半導体装置におけるプリメタル層間絶縁膜（Pre Metal Dielectric：ＰＭＤ）の形成方法には、例えば以下の方法がある。まず、化学機械研磨（Chemical Mechanical Polishing:ＣＭＰ）によるスクラッチ耐性は劣るものの、ゲート電極同士の間の埋め込み特性に優れるオゾンＴＥＯＳ（Tetra-Ethyl-Ortho-Silicate）による酸化シリコン膜（以下、オゾンＴＥＯＳ膜又はＯ３−ＴＥＯＳ膜と略称する。）等の、化学気相堆積（Chemical Vapor Deposition：ＣＶＤ）法による酸化シリコン系の絶縁膜を成膜する。その後、スクラッチ耐性が良好なプラズマＴＥＯＳによる酸化シリコン膜（以下、プラズマＴＥＯＳ膜又はＰ−ＴＥＯＳ膜と略称する。）等を積層する。その後、再度ＣＭＰ法により、Ｐ−ＴＥＯＳ膜の上面を平坦化して第１層配線層の下地層を形成する。
【０００３】
しかしながら、単にＯ３−ＴＥＯＳ膜の上にＰ−ＴＥＯＳ膜を堆積する場合は、以下のような問題がある。すなわち、埋め込み特性に優れたＯ３−ＴＥＯＳ膜は、Ｐ−ＴＥＯＳ膜と比べて吸湿性が高い。このため、Ｏ３−ＴＥＯＳ膜を成膜した段階で水分を吸収して、その水分含有量が高くなりやすい。また、Ｏ３−ＴＥＯＳ膜は、成膜する下地の形状に倣って堆積されるため、Ｏ３−ＴＥＯＳ膜の平坦化処理を施さずにＰ−ＴＥＯＳ膜を堆積し、その後、Ｐ−ＴＥＯＳ膜の上面を平坦化すると、Ｐ−ＴＥＯＳ膜にその膜厚が薄い部分が発生する。このように、Ｐ−ＴＥＯＳ膜の一部が薄くなった状態で、プリメタル層間絶縁膜の上に配線層を形成すると、Ｏ３−ＴＥＯＳ膜から脱離した水分の影響により、配線層の信頼性が低下する原因となる。例えば、配線層における配線同士の間の領域において、ＢＴＳ（bias-temperature stress）不良による配線間のリーク電流が発生し、そのリーク電流による経時劣化によって、経時絶縁破壊（Time-Dependent Dielectric Breakdown：ＴＤＤＢ）特性が劣化する。
【０００４】
そこで、上記の配線の信頼性を向上するという観点から、Ｏ３−ＴＥＯＳ膜及びＰ−ＴＥＯＳ膜の膜厚を安定化させるため、Ｏ３−ＴＥＯＳ膜の平坦化処理を行った後に、Ｐ−ＴＥＯＳ膜を積層するという技術が検討されている。詳しくは、Ｏ３−ＴＥＯＳ膜の平坦化処理法として、ゲート電極をＣＭＰ法のストッパ膜とする、いわゆるゲート当て止めＣＭＰ法により平坦化するという方法が検討されている。Ｏ３−ＴＥＯＳ膜及びＰ−ＴＥＯＳ膜の膜厚を安定化するには、Ｏ３−ＴＥＯＳ膜の平坦化処理を行う際に、該Ｏ３−ＴＥＯＳ膜の膜厚を均一化して、その表面を凹凸なく高精度に平坦化することが重要である。なお、Ｏ３−ＴＥＯＳ膜の膜厚の均一性には、被処理対象物である半導体ウェハごとの均一性（以下、ウェハ間均一性と呼ぶ。）が含まれる。
【０００５】
以下の特許文献１には、プリメタル層間絶縁膜の形成方法として、Ｏ３−ＴＥＯＳを用いたプラズマＣＶＤ法により、酸化シリコン膜をゲート電極同士の間に埋め込む方法が記載されている。その後、埋め込まれた酸化シリコン膜をＣＭＰ法によりゲート電極の導電層が薄くなるまで研磨し、さらにその上に、ＰＨ３−ＳｉＨ４−Ｏ２を用いたＣＶＤ法により、酸化シリコン膜を形成する方法が記載されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０００−２０８６２４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、特許文献１に記載された方法は、ＣＭＰ法によりＯ３−ＴＥＯＳ膜をゲート電極の導電層が薄くなるまで研磨するため、平坦化処理の終点検出が困難である。その結果、該Ｏ３−ＴＥＯＳ膜の膜厚のウェハ間均一性が低下する。また、ゲート電極の導電層の一部を研磨する際に、ゲート電極又はその周囲のＯ３−ＴＥＯＳ膜の表面が損傷、すなわちスクラッチ痕が発生し易くなること、及びゲート電極同士の間のＯ３−ＴＥＯＳ膜に凹状の膜減り（ディッシング）が生じること等により、該Ｏ３−ＴＥＯＳ膜の表面の平坦性が低下する等の問題が生じる。
【０００８】
半導体パターンの微細化によって、ゲート電極同士の間隔は小さくなり、埋め込む領域のアスペクト比は大きくなる傾向にある。このため、従来から用いられてきた、ＣＭＰスクラッチ耐性は優れるものの、埋め込み特性は劣るＨＤＰ−ＮＳＧ（High Density Plasma-Non doped Silicate Glass）膜では埋め込みに十分に対応できなくなってきている。そこで、ＣＭＰスクラッチ耐性は劣るものの、ゲート電極同士の間への埋め込み特性が良好なＯ３−ＴＥＯＳ膜又はＳＯＤ（Spin on Dielectric）膜等の酸化シリコン系絶縁膜が用いられる。
【０００９】
一方、ゲート当て止めＣＭＰにより、ゲート電極の上面にまでプリメタル層間絶縁膜（ＰＭＤ）を形成する場合は、特にゲート電極同士の間の層間絶縁膜にディッシングによる凹状の膜減り、パターン（ゲートパターン）の疎密による膜厚のばらつき、及びＣＭＰによるスクラッチが生じ易く、その結果、層間絶縁膜の平坦化が不足する。
【００１０】
この層間絶縁膜の平坦化の不足は、ソース・ドレイン領域を形成する前にゲート電極を完成させる半導体プロセス方式である、いわゆるゲートファーストプロセスにおいては、リソグラフィのマージン低下（フォーカス・アライメントずれ）、上層に形成されるプラグ及び配線形成の不良（オープン、ショート）、及び電気特性の不良（絶縁抵抗ばらつき）等を引き起こすという不具合が生じる。
【００１１】
また、ソース・ドレイン領域を形成した後にゲート電極を完成させる半導体プロセス方式である、いわゆるゲートラストプロセスにおいては、ダミーゲートを除去した後の凹部に導電膜であるゲートメタル膜が残留し、残留したゲートメタル膜によって、ゲート電極同士又はプラグ同士が短絡（ショート）する等の不具合が生じる。
【００１２】
本発明は、前記の問題に鑑み、メタルゲートプロセスにおけるプリメタル層間絶縁膜の平坦性を向上できるようにすることを目的とする。
【課題を解決するための手段】
【００１３】
前記の目的を達成するため、本発明は、半導体装置の製造方法を、プリメタル層間絶縁膜をその下層として埋め込み特性が高い（軟らかい）第１の酸化シリコン膜と、中間層としてスクラッチ耐性が高い（硬い）第２の酸化シリコン膜と、上層として水分含有量が少ない第３の酸化シリコン膜とする構成とする。
【００１４】
具体的に、本発明に係る半導体装置の製造方法は、半導体領域の上に、ゲート絶縁膜を介在させて第１のゲート電極を形成する工程（ａ）と、半導体領域に第１のゲート電極をマスクとしてソース・ドレイン領域を形成する工程（ｂ）と、第１のゲート電極を覆うように半導体領域の上の全面に第１の酸化シリコン膜を形成する工程（ｃ）と、第１のゲート電極をストップ膜とする化学機械研磨法により、第１の酸化シリコン膜を平坦化する工程（ｄ）と、第１のゲート電極を含む第１の酸化シリコン膜の上に、第２の酸化シリコン膜を形成する工程（ｅ）と、第１のゲート電極をストップ膜とする化学機械研磨法により、第２の酸化シリコン膜を平坦化する工程（ｆ）と、第１のゲート電極を含む第２の酸化シリコン膜の上に、第３の酸化シリコン膜を形成する工程（ｇ）とを備えている。
【００１５】
本発明の半導体装置の製造方法によると、半導体領域の上に、第１のゲート電極を覆う第１の酸化シリコン膜、第２の酸化シリコン膜及び第３の酸化シリコン膜からなる層間絶縁膜を形成する。これにより、第１の酸化シリコン膜に対して行う平坦化の研磨により発生した段差は、その後の第２の酸化シリコン膜の形成によって埋め込まれる。これにより、第２の酸化シリコン膜に対して行う平坦化の研磨によって、第２の酸化シリコン膜の表面における段差は大幅に低減する。その結果、平坦性の不良による電気的特性の不具合の発生を防止することができ、半導体装置の信頼性を向上させることができる。また、第１のゲート電極をそのままゲート電極として用いる場合には、上記の各工程は、ゲートファーストプロセスに対応する。
【００１６】
また、本発明の半導体装置の製造方法は、第１のゲート電極がダミーゲート電極である場合に、工程（ｆ）と工程（ｇ）との間に、第１のゲート電極を除去する工程（ｈ）と、第１のゲート電極を除去してなる凹部に、導電性材料からなる第２のゲート電極を充填する工程（ｉ）とをさらに備え、工程（ｇ）は、第３の酸化シリコン膜を第２のゲート電極を含む第２の酸化シリコン膜の上に形成してもよい。
【００１７】
このようにすると、本発明はゲートラストプロセスに対応することになる。
【００１８】
この場合に、第２のゲート電極を構成する導電性材料は、金属であってよい。
【００１９】
このようにすると、メタルゲートを有する半導体装置を得ることができる。
【００２０】
本発明の半導体装置の製造方法において、第１の酸化シリコン膜は、第２の酸化シリコン膜よりも埋め込み特性が高く、第２の酸化シリコン膜は、第１の酸化シリコン膜よりも研磨耐性が高く、第３の酸化シリコン膜は、第１の酸化シリコン膜よりも水分含有量が少ないことが好ましい。
【００２１】
このようにすると、複数の第１のゲート電極同士の間隔が小さい場合であっても、第１の酸化シリコン膜は、複数の第１のゲート電極を確実に覆うことができる。また、第２の酸化シリコン膜は第１の酸化シリコン膜よりも研磨耐性が高いため、第２の酸化シリコン膜を平坦化する研磨を行っても、ディッシング及びスクラッチの発生を防止できる。このため、第２の酸化シリコン膜及びその上に形成される第３のシリコン酸化膜の平坦性を容易に確保することができる。その上、第３の酸化シリコン酸化膜は水分含有量が少ないため、ＢＴＳ不良を防止することができる。
【００２２】
本発明の半導体装置の製造方法は、工程（ａ）と工程（ｂ）との間に、第１のゲート電極を覆うように半導体領域の上の全面に絶縁膜を形成する工程（ｊ）をさらに備え、工程（ｄ）及び工程（ｆ）において、絶縁膜をストップ膜に用いてもよい。
【００２３】
このようにすると、後工程において、第３の酸化シリコン膜にコンタクトホールを形成する際に、該絶縁膜をエッチングのストッパ膜として再度用いることができるので、工程を簡略化することが可能となる。
【００２４】
この場合に、絶縁膜は窒化シリコンからなっていてもよい。
【００２５】
また、本発明の半導体装置の製造方法は、工程（ａ）と工程（ｊ）との間に、第１のゲート電極の側面上にサイドウォール絶縁膜を形成する工程（ｋ）をさらに備えていてもよい。
【００２６】
また、本発明の半導体装置の製造方法は、工程（ｂ）と工程（ｃ）との間に、半導体領域及び第１のゲート電極の各上部にシリサイド領域を形成する工程（ｌ）をさらに備えていてもよい。
【００２７】
本発明の半導体装置の製造方法は、工程（ｄ）において、第１の酸化シリコン膜における第１のゲート電極の側方の領域に対して、第１のゲート電極の上面よりも低い位置で研磨を停止させてもよい。
【００２８】
このようにすると、第１の酸化シリコン膜にディッシング及びスクラッチが発生していても、この後の第２の酸化シリコン膜を形成する領域を確保することができる。
【００２９】
本発明の半導体装置の製造方法は、工程（ｆ）において、第２の酸化シリコン膜における第１のゲート電極の側方の領域に対して、第１のゲート電極の上面と等しい位置で研磨を停止させることが好ましい。
【００３０】
このようにすると、第２の酸化シリコン膜及び第３の酸化シリコン酸化膜の上面を平坦化することができる。
【００３１】
本発明の半導体装置の製造方法において、第１の酸化シリコン膜には、Ｏ３−ＴＥＯＳ膜、ＳＯＤ膜、ＰＳＧ（Phospho-Silicate-Glass）膜又はＢＰＳＧ（Boro-Phospho-Silicate-Glass）膜を用いることができる。
【００３２】
本発明の半導体装置の製造方法において、第２の酸化シリコン膜には、ＨＤＰ−ＮＳＧ膜を用いることができる。
【００３３】
本発明の半導体装置の製造方法において、第３の酸化シリコン膜には、Ｐ−ＴＥＯＳ膜を用いることができる。
【発明の効果】
【００３４】
本発明に係る半導体装置の製造方法によると、メタルゲートプロセスにおけるプリメタル層間絶縁膜の平坦性が向上するため、チップ内不良（ショート、オープン、絶縁ばらつき及びＢＴＳ不良）を防止できるので、半導体装置の信頼性を向上することができる。
【図面の簡単な説明】
【００３５】
【図１】図１は本発明の第１の実施形態に係る半導体装置を示す模式的な断面図である。
【図２】図２は本発明の第１の実施形態に係る半導体装置の製造方法におけるプロセスフローを示す図である。
【図３】図３（ａ）〜図３（ｃ）は本発明の第１の実施形態に係る半導体装置の製造方法を示す工程順の断面図である。
【図４】図４（ａ）〜図４（ｃ）は本発明の第１の実施形態に係る半導体装置の製造方法を示す工程順の断面図である。
【図５】図５（ａ）〜図５（ｃ）は本発明の第１の実施形態に係る半導体装置の製造方法を示す工程順の断面図である。
【図６】図６は本発明の第２の実施形態に係る半導体装置を示す模式的な断面図である。
【図７】図７は本発明の第２の実施形態に係る半導体装置の製造方法におけるプロセスフローを示す図である。
【図８】図８（ａ）〜図８（ｃ）は本発明の第２の実施形態に係る半導体装置の製造方法を示す工程順の断面図である。
【図９】図９（ａ）〜図９（ｃ）は本発明の第２の実施形態に係る半導体装置の製造方法を示す工程順の断面図である。
【図１０】図１０（ａ）〜図１０（ｃ）は本発明の第２の実施形態に係る半導体装置の製造方法を示す工程順の断面図である。
【図１１】図１１（ａ）及び図１１（ｂ）は本発明の第２の実施形態に係る半導体装置の製造方法を示す工程順の断面図である。
【図１２】図１２（ａ）及び図１２（ｂ）は本発明の第２の実施形態に係る半導体装置の製造方法を示す工程順の断面図である。
【発明を実施するための形態】
【００３６】
（第１の実施形態）
本発明の第１の実施形態について図１〜図５を参照しながら説明する。
【００３７】
図１に示すように、例えば、シリコン（Ｓｉ）からなる半導体基板１の上部には、ＳＴＩ（shallow trench isolation）等からなる素子分離領域２に区画されてなる素子形成領域（半導体領域）に、例えばｐ型のウェル領域（図示せず）が形成されている。半導体基板１の主面のウェル領域の上には、それぞれゲート絶縁膜３及びキャップメタル膜（図示せず）を介在させた、高さが約６０ｎｍの複数のゲート電極４が１００ｎｍ程度の間隔をおいて形成されている。各ゲート電極４は、例えば、窒化チタン（ＴｉＮ）又は窒化タンタル（ＴａＮ）等からなるメタルゲートである下部ゲート電極４ａと、ｎ型のポリシリコンからなる上部ゲート電極４ｂとから構成されている。各ゲート電極４のゲート長方向側の両側面上には、例えば窒化シリコンからなり、幅が約１５ｎｍのサイドウォール６がそれぞれ形成されている。
【００３８】
半導体基板１の上部における各サイドウォール６の下側の領域には、ｎ型の低濃度拡散層５がそれぞれ形成されており、半導体基板１の上部における各低濃度拡散層５の外側の領域には、ｎ型の高濃度拡散層７が低濃度拡散層５とそれぞれ接続されて形成されている。各高濃度拡散層７はｎ型のソース・ドレイン領域を構成する。なお、各ソース・ドレイン領域と各上部ゲート電極４ｂの上部には、それぞれニッケルシリサイド（ＮｉＳｉ）等のシリサイド層８が形成されている。
【００３９】
シリサイド層８が形成されたゲート電極４を含む半導体基板１の主面上には、例えば膜厚が３０ｎｍ程度の窒化シリコン（ＳｉＮ）からなり、ＣＭＰ工程及びエッチング工程においてストップ膜として機能する絶縁膜９が形成されている。
【００４０】
絶縁膜９の上で且つ各ゲート電極４の上側部分を除く領域には、例えばＯ３−ＴＥＯＳ等からなる埋め込み特性（段差被覆性）に優れた第１の酸化シリコン膜１０が形成されている。第１の酸化シリコン膜１０の上部は、後述するように、平坦化される際にオーバ研磨によって意図的にディッシング状に形成されている。上面がディッシング状に形成された第１の酸化シリコン膜１０の上には、例えばＨＤＰ−ＮＳＧ等からなるスクラッチ耐性に優れた第２の酸化シリコン膜１１が、そのディッシング状部分を埋めると共に、絶縁膜９におけるゲート電極４の上側部分と平坦化されて形成されている。さらに、共に平坦化された第２の酸化シリコン膜１１及び絶縁膜９におけるゲート電極４の上側部分には、例えば水分含有量が少ないＰ−ＴＥＯＳ等からなり、膜厚が１５０ｎｍ程度の、プリメタル層間絶縁膜である第３の酸化シリコン膜１２がその表面が平坦化されて形成されている。
【００４１】
さらに、ゲート電極４同士の間の領域に、第３の酸化シリコン膜１２、第２の酸化シリコン膜１１、第１の酸化シリコン膜１０及び絶縁膜９を貫通して、ソース・ドレイン領域のシリサイド層８と電気的に接続される、例えばタングステン（Ｗ）からなるプラグ１４が形成されている。
【００４２】
以下、前記のように構成された半導体装置の製造方法、すなわち、メタルゲートプロセス製造方法のうちのゲートファーストプロセスにおけるプリメタル絶縁膜の形成方法について図２のプロセスフロー及び図３〜図５の工程順の断面構成を参照しながら説明する。
【００４３】
図２に示す工程ＳＴ１１：ウェハ状態の半導体基板１を準備する。
【００４４】
工程ＳＴ１２：図３（ａ）に示すように、準備された半導体基板１の上部に、ＳＴＩ等からなる素子分離領域２を選択的に形成することにより、素子形成領域を区画する。
【００４５】
工程ＳＴ１３：区画された素子形成領域に、ｐ型の不純物、例えばボロン（Ｂ）をイオン注入することにより、ｐ型のウェル領域（図示せず）を形成する。
【００４６】
工程ＳＴ１４：ＣＶＤ法等により、半導体基板１の主面すなわちウェル領域の上に、例えば、ＨｆＳｉＯＮ等の高誘電体からなるゲート絶縁膜３と、該ゲート絶縁膜３の上にＬａＯ等からなるキャップメタル膜（図示せず）とを順次形成する。
【００４７】
工程ＳＴ１５：ＣＶＤ法等により、キャップメタル膜の上に、窒化チタン等からなる下部ゲート電極形成膜と、ｎ型のポリシリコンからなる上部ゲート電極形成膜とを順次堆積する。続いて、リソグラフィ法及びエッチング法により、上部ゲート電極形成膜、下部ゲート電極形成膜、キャップメタル膜及びゲート絶縁膜３に対して順次パターニングする。これにより、下部ゲート電極形成膜から下部ゲート電極４ａが形成され、上部ゲート電極形成膜から上部ゲート電極４ｂが形成されて、高さが６０ｎｍ程度のメタルゲート（ポリメタルゲート）構造を持つ複数のゲート電極４を得る。
【００４８】
工程ＳＴ１６：半導体基板１におけるウェル領域の上部に、各ゲート電極４をマスクとして、ｎ型の不純物、例えばリン（Ｐ）又はヒ素（Ａｓ）をイオン注入することにより、それぞれ低濃度拡散層５を形成する。
【００４９】
工程ＳＴ１７：各ゲート電極４を含め半導体基板１の主面上に、膜厚が１５ｎｍ程度の窒化シリコン膜を形成し、その後、形成した窒化シリコン膜に対してエッチバックを行うことにより、ゲート絶縁膜３の側面を含め各ゲート電極４の両側面上に、サイドウォール６をそれぞれ形成する。
【００５０】
工程ＳＴ１８：半導体基板１におけるウェル領域の上部に、形成されたサイドウォール６及びゲート電極４をマスクとして、ｎ型の不純物をイオン注入することにより、それぞれ低濃度拡散層５の外側の領域に、該低濃度拡散層５と接続される高濃度拡散層７を形成する。ここで、低濃度拡散層５の注入エネルギー及びドーズ量は、例えば２ｋｅＶ及び１×１０15／ｃｍ2程度であり、高濃度拡散層７の注入エネルギー及びドーズ量は、例えば１０ｋｅＶ及び５×１０15／ｃｍ2程度である。なお、低濃度拡散層５及び高濃度拡散層７に注入された不純物イオンを活性化する熱処理（アニール）は、各拡散層５、７を形成した後にそれぞれ行ってもよく、また、高濃度拡散層７を形成した後にまとめて行ってもよい。この活性化のアニールにより、高濃度拡散層７からソース・ドレイン領域が形成される。
【００５１】
工程ＳＴ１９：スパッタ法等により、半導体基板１の主面上の全面にニッケル等のシリサイド用金属膜を堆積する。続いて、熱処理（アニール）を行って、高濃度拡散層７の上部と上部ゲート電極４ｂの上部にそれぞれシリサイド層８を形成する。その後、未反応のシリサイド用金属膜を、塩酸等により洗浄して除去する。
【００５２】
工程ＳＴ２０：次に、図３（ｂ）に示すように、ＣＶＤ法により、サイドウォール６を含めシリサイド層８が形成されたゲート電極４、及びシリサイド層８形成された半導体基板１の上に、膜厚が３０ｎｍ程度の窒化シリコンからなる絶縁膜９を堆積する。
【００５３】
工程ＳＴ２１：次に、図３（ｃ）に示すように、プラズマＣＶＤ法により、絶縁膜９の上に膜厚が２００ｎｍ程度の第１の酸化シリコン膜１０を堆積する。ここで、第１の酸化シリコン膜１０には、埋め込み特性が良好な、例えばＯ３−ＴＥＯＳ膜を用いることにより、互いの間隔が１００ｎｍ程度のゲート電極４同士の間の領域を埋め込むことができる。また、第１の酸化シリコン膜１０における各ゲート電極４の上側部分は、各ゲート電極４の形状を反映して断面が凸状となる。
【００５４】
工程ＳＴ２２：次に、図４（ａ）に示すように、ＣＭＰ法により、絶縁膜９をＣＭＰストップ膜として、第１の酸化シリコン膜１０を研磨する。このとき、第１の酸化シリコン膜１０をオーバ研磨することにより、第１の酸化シリコン膜１０の上面を、第１絶縁膜９におけるゲート電極４の上側部分の上面よりも１０ｎｍ以上低くすることができる。
【００５５】
工程ＳＴ２３：次に、図４（ｂ）に示すように、プラズマＣＶＤ法により、研磨された第１の酸化シリコン膜１０及び該第１の酸化酸化シリコン膜１０から露出する絶縁膜１０を覆うように、膜厚が１００ｎｍ程度の第２の酸化シリコン膜１１を堆積する。ここで、第２の酸化シリコン膜１１には、ＣＭＰによるディッシング耐性及びスクラッチ耐性に優れたＨＤＰ−ＮＳＧを用いる。
【００５６】
工程ＳＴ２４：次に、図４（ｃ）に示すように、ＣＭＰ法により、絶縁膜９をＣＭＰストップ膜として、第２の酸化シリコン膜１１を研磨する。このとき、第２の酸化シリコン膜１１は、ＣＭＰによるディッシング耐性及びスクラッチ耐性に優れるため、第２の酸化シリコン膜１１の上面は、絶縁膜９における各ゲート電極４の上側部分との段差がなく、且つ研磨傷がない平坦な面に仕上げることができる。
【００５７】
工程ＳＴ２５：次に、図５（ａ）に示すように、プラズマＣＶＤ法により、研磨された第２の酸化シリコン膜１１及び該第２の酸化酸化シリコン膜１１から露出する絶縁膜９を覆うように、膜厚が１５０ｎｍ程度の第３の酸化シリコン膜１２を堆積する。ここで、第３の酸化シリコン膜１２には、ＢＴＳ不良に対する耐性に優れた、水分含有量が少ないＰ−ＴＥＯＳ膜を用いる。また、第３の酸化シリコン膜１２は平坦に形成されるので、膜厚を均一化することができる。
【００５８】
工程ＳＴ２６：次に、図５（ｂ）に示すように、第３の酸化シリコン膜１２、第２の酸化シリコン膜１１、第１の酸化シリコン膜１０及び絶縁膜９に、ソース・ドレイン領域のシリサイド層８を露出するコンタクトホール１３を形成する。具体的には、リソグラフィ法及び異方性のドライエッチング法により、コンタクトホールの形成領域に開口パターンを有するレジストパターン（図示せず）を形成し、形成したレジストパターンをマスクとして、フルオロカーボンを主成分とするエッチングガスを用いて、第３の酸化シリコン膜１２、第２の酸化シリコン膜１１、第１の酸化シリコン膜１０及び絶縁膜９を順次エッチングする。このように、第１の実施形態においては、ＣＭＰ工程におけるＣＭＰストップ膜と、コンタクトホール形成工程におけるエッチングストップ膜とを絶縁膜９で兼用している。これにより、製造工程が簡略化されて製造効率を上げることができる。なお、絶縁膜９は、必ずしも設ける必要はないが、上記の理由により設けることが好ましい。また、絶縁膜９を設けない場合には、ＣＭＰ工程におけるＣＭＰストップ膜は、ゲート電極４（上部ゲート電極４ｂ）となる。また、図５（ｂ）においては、ソース・ドレイン領域の上にコンタクトホール１３が形成された断面構成を例示している。しかし、実際にはコンタクトホール１３は、ゲート電極４及びソース・ドレイン領域のそれぞれを露出するように形成される。
【００５９】
工程ＳＴ２７：次に、図５（ｃ）に示すように、ＣＶＤ法又はスパッタ法により、コンタクトホール１３の壁面を含む第３の酸化シリコン膜１２の上に、例えばチタン（Ｔｉ）又は窒化チタン（ＴｉＮ）からなるバリア膜（図示せず）を堆積し、続いて、バリア膜の上に例えばタングステン膜をコンタクトホール１３が埋まる程度に堆積する。その後、メタルＣＭＰ処理により、第３の酸化シリコン膜１２の上に堆積したタングステン膜及びバリア膜を除去する。以上の工程により、プリメタル層間絶縁膜（第１の酸化シリコン膜１０、第２の酸化シリコン膜１１及び第３の酸化シリコン膜１２）の上にゲート電極４又はソース・ドレイン領域と電気的に接続されるプラグ１４が露出したプリメタル領域が形成される。
【００６０】
以上のように、第１の実施形態に係る半導体装置の製造方法によると、複数のゲート電極４の間を埋め込むように形成されるプリメタル層間絶縁膜は、埋め込み特性に優れる一方、ＣＭＰに対するディッシング耐性及びスクラッチ耐性に劣る第１の酸化シリコン膜１０と、第１の酸化シリコン膜１０の上に形成され、埋め込み特性は劣るもののＣＭＰに対するディッシング耐性及びスクラッチ耐性に優れる第２の酸化シリコン膜１１と、第２の酸化シリコン膜１１の上に形成され、ＢＴＳ不良に対する耐性に優れる第３の酸化シリコン膜１２とから構成される。
【００６１】
これにより、１回目のＣＭＰ後の第１の酸化シリコン膜１０において発生した段差部は、第２の酸化シリコン膜１１によって埋め込まれ、２回目のＣＭＰ後の第２の酸化シリコン膜１１の表面における段差は低減又は消失する。このため、第３の酸化シリコン膜１２の表面の平坦性が向上することにより、半導体装置の信頼性を向上することができる。
【００６２】
すなわち、ゲートファーストプロセスにおいて、プリメタル層間絶縁膜の平坦性の欠如によるリソグラフィのマージン低下（フォーカス・アライメントずれ）、上層に形成されるプラグ及び配線形成の不良（オープン、ショート）、及び電気特性の不良（絶縁抵抗ばらつき）等を防止することができる。
【００６３】
（第２の実施形態）
以下、本発明の第２の実施形態について図６〜図１２を参照しながら説明する。
【００６４】
図６において、図１に示す構成部材と同一の構成部材には、同一の符号を付している。図６に示すように、第２の実施形態に係る半導体装置と第１の実施形態に係る半導体装置との相異点は、ゲート電極１９を、メタルゲートとポリシリコンゲートとの積層構造に代えて、例えばＴｉＮ又はＴａＮ等とＡｌ等とからなるメタルゲートのみの構成としている点であり、この構成は、後述するゲートラストプロセスにより実現できる。なお、ゲート絶縁膜１５にはＨｆＳｉＯＮ等を用いることができる。
【００６５】
以下、前記のように構成された半導体装置の製造方法、すなわち、メタルゲートプロセス製造方法のうちのゲーラストプロセスにおけるプリメタル絶縁膜の形成方法について図７のプロセスフロー及び図８〜図１２の工程順の断面構成を参照しながら説明する。
【００６６】
図７に示す工程ＳＴ３１：ウェハ状態の半導体基板１を準備する。
【００６７】
工程ＳＴ３２：図８（ａ）に示すように、準備された半導体基板１の上部に、ＳＴＩ等からなる素子分離領域２を選択的に形成することにより、素子形成領域を区画する。
【００６８】
工程ＳＴ３３：区画された素子形成領域に、ｐ型の不純物、例えばボロン（Ｂ）をイオン注入することにより、ｐ型のウェル領域（図示せず）を形成する。
【００６９】
工程ＳＴ３４：ＣＶＤ法等により、半導体基板１の主面すなわちウェル領域の上に、例えばＨｆＳｉＯＮ等からなるゲート絶縁膜１５を形成する。
【００７０】
工程ＳＴ３５：ＣＶＤ法等により、ゲート絶縁膜１５の上に、例えば厚さが６０ｎｍ程度のポリシリコン等からなるダミーゲート電極１６を形成する。
【００７１】
工程ＳＴ３６：半導体基板１におけるウェル領域の上部に、各ダミーゲート電極１６をマスクとして、ｎ型の不純物、例えばリン（Ｐ）又はヒ素（Ａｓ）をイオン注入することにより、それぞれ低濃度拡散層５を形成する。
【００７２】
工程ＳＴ３７：各ダミーゲート電極１６を含め半導体基板１の主面上に、膜厚が１５ｎｍ程度の窒化シリコン膜を形成し、その後、形成した窒化シリコン膜に対してエッチバックを行うことにより、ゲート絶縁膜１５の側面を含め各ダミーゲート電極１６の両側面上に、サイドウォール６をそれぞれ形成する。
【００７３】
工程ＳＴ３８：半導体基板１におけるウェル領域の上部に、形成されたサイドウォール６及びダミーゲート電極１６をマスクとして、ｎ型の不純物をイオン注入することにより、それぞれ低濃度拡散層５の外側の領域に、該低濃度拡散層５と接続される高濃度拡散層７を形成する。続いて、低濃度拡散層５及び高濃度拡散層７に対して活性化のアニールを行って、高濃度拡散層７からソース・ドレイン領域を形成する。
【００７４】
工程ＳＴ３９：スパッタ法等により、半導体基板１の主面上の全面にニッケル等のシリサイド用金属膜を堆積する。続いて、アニールを行って、高濃度拡散層７の上部とダミーゲート電極１６の上部にそれぞれシリサイド層８を形成する。その後、未反応のシリサイド用金属膜を、塩酸等により洗浄して除去する。
【００７５】
工程ＳＴ４０：次に、図８（ｂ）に示すように、ＣＶＤ法により、サイドウォール６を含めシリサイド層８が形成されたダミーゲート電極１６、及びシリサイド層８形成された半導体基板１の上に、膜厚が３０ｎｍ程度の窒化シリコンからなる絶縁膜９を堆積する。
【００７６】
工程ＳＴ４１：次に、図８（ｃ）に示すように、プラズマＣＶＤ法により、絶縁膜９の上に膜厚が２００ｎｍ程度の第１の酸化シリコン膜１０を堆積する。ここで、第１の酸化シリコン膜１０には、埋め込み特性が良好な、例えばＯ３−ＴＥＯＳ膜を用いることにより、互いの間隔が１００ｎｍ程度のゲート電極４同士の間の領域を埋め込むことができる。また、第１の酸化シリコン膜１０における各ゲート電極４の上側部分は、各ゲート電極４の形状を反映して断面が凸状となる。
【００７７】
工程ＳＴ４２：次に、図９（ａ）に示すように、ＣＭＰ法により、絶縁膜９をＣＭＰストップ膜として、第１の酸化シリコン膜１０を研磨する。このとき、第１の酸化シリコン膜１０をオーバ研磨することにより、第１の酸化シリコン膜１０の上面を、第１絶縁膜９におけるゲート電極４の上側部分の上面よりも１０ｎｍ以上低くすることができる。
【００７８】
工程ＳＴ４３：次に、図９（ｂ）に示すように、プラズマＣＶＤ法により、研磨された第１の酸化シリコン膜１０及び該第１の酸化酸化シリコン膜１０から露出する絶縁膜１０を覆うように、膜厚が１００ｎｍ程度の第２の酸化シリコン膜１１を堆積する。ここで、第２の酸化シリコン膜１１には、ＣＭＰによるディッシング耐性及びスクラッチ耐性に優れたＨＤＰ−ＮＳＧを用いる。
【００７９】
工程ＳＴ４４：次に、図９（ｃ）に示すように、ＣＭＰ法により、絶縁膜９をＣＭＰストップ膜として、第２の酸化シリコン膜１１を研磨する。このとき、第２の酸化シリコン膜１１は、ＣＭＰによるディッシング耐性及びスクラッチ耐性に優れるため、第２の酸化シリコン膜１１の上面は、絶縁膜９における各ダミーゲート電極１６の上側部分との段差がなく、且つ研磨傷がない平坦な面に仕上げることができる。
【００８０】
工程ＳＴ４５：次に、図１０（ａ）に示すように、リソグラフィ法及びエッチング法により、各ダミーゲート電極１６の上の絶縁膜９を除去することにより、各ダミーゲート電極１６を絶縁膜９から露出する。これと連続して、図１０（ｂ）に示すように、各ダミーゲート電極１６を例えば塩素ガス等を用いたエッチングにより除去して、ゲートトレンチ１７をそれぞれ形成する。
【００８１】
工程ＳＴ４６：次に、図１０（ｃ）に示すように、ＣＶＤ法等により、ゲートメタル形成膜１９Ａを各ゲートトレンチ１７に充填されるように、絶縁膜９及び第２の酸化シリコン膜１１の上に堆積する。続いて、図１１（ａ）に示すように、ＣＭＰ法により、堆積したゲートメタル形成膜１９Ａを研磨して、各ゲートトレンチ１７内にゲートメタル電極１９を形成する。
【００８２】
工程ＳＴ４７：次に、図１１（ｂ）に示すように、プラズマＣＶＤ法により、第２の酸化シリコン膜１１及び該第２の酸化酸化シリコン膜１１から露出する絶縁膜９を覆うように、膜厚が１５０ｎｍ程度の第３の酸化シリコン膜１２を堆積する。ここで、第３の酸化シリコン膜１２には、ＢＴＳ不良に対する耐性に優れた、水分含有量が少ないＰ−ＴＥＯＳ膜を用いる。また、第３の酸化シリコン膜１２は平坦に形成されるので、膜厚を均一化することができる。
【００８３】
工程ＳＴ４８：次に、図１２（ａ）に示すように、第３の酸化シリコン膜１２、第２の酸化シリコン膜１１、第１の酸化シリコン膜１０及び絶縁膜９に、ソース・ドレイン領域のシリサイド層８を露出するコンタクトホール１３を形成する。具体的には、リソグラフィ法及び異方性のドライエッチング法により、コンタクトホールの形成領域に開口パターンを有するレジストパターン（図示せず）を形成し、形成したレジストパターンをマスクとして、フルオロカーボンを主成分とするエッチングガスを用いて、第３の酸化シリコン膜１２、第２の酸化シリコン膜１１、第１の酸化シリコン膜１０及び絶縁膜９を順次エッチングする。このように、ＣＭＰ工程におけるＣＭＰストップ膜と、コンタクトホール形成工程におけるエッチングストップ膜とを絶縁膜９で兼用している。これにより、製造工程が簡略化されて製造効率を上げることができる。なお、絶縁膜９は、必ずしも設ける必要はないが、上記の理由により設けることが好ましい。また、図１２（ａ）においては、ソース・ドレイン領域の上にコンタクトホール１３が形成された断面構成を例示している。しかし、実際にはコンタクトホール１３は、メタルゲート電極１９及びソース・ドレイン領域のそれぞれを露出するように形成される。
【００８４】
工程ＳＴ４９：次に、図１２（ｂ）に示すように、ＣＶＤ法又はスパッタ法により、コンタクトホール１３の壁面を含む第３の酸化シリコン膜１２の上に、例えばＴｉ又はＴｉＮからなるバリア膜（図示せず）を堆積し、続いて、バリア膜の上に例えばタングステン膜をコンタクトホール１３が埋まる程度に堆積する。その後、メタルＣＭＰ処理により、第３の酸化シリコン膜１２の上に堆積したタングステン膜及びバリア膜を除去する。以上の工程により、プリメタル層間絶縁膜（第１の酸化シリコン膜１０、第２の酸化シリコン膜１１及び第３の酸化シリコン膜１２）の上にメタルゲート電極１９又はソース・ドレイン領域と電気的に接続されるプラグ１４が露出したプリメタル領域が形成される。
【００８５】
以上のように、第２の実施形態に係る半導体装置の製造方法によると、複数のダミーゲート電極１６の間を埋め込むように形成されるプリメタル層間絶縁膜は、埋め込み特性に優れる一方、ＣＭＰに対するディッシング耐性及びスクラッチ耐性に劣る第１の酸化シリコン膜１０と、第１の酸化シリコン膜１０の上に形成され、埋め込み特性は劣るもののＣＭＰに対するディッシング耐性及びスクラッチ耐性に優れる第２の酸化シリコン膜１１と、第２の酸化シリコン膜１１の上に形成され、ＢＴＳ不良に対する耐性に優れる第３の酸化シリコン膜１２とから構成される。
【００８６】
これにより、１回目のＣＭＰ後の第１の酸化シリコン膜１０において発生した段差部は、第２の酸化シリコン膜１１によって埋め込まれ、２回目のＣＭＰ後の第２の酸化シリコン膜１１の表面における段差は低減又は消失する。このため、第３の酸化シリコン膜１２の表面の平坦性が向上することにより、半導体装置の信頼性を向上することができる。
【００８７】
具体的には、ゲートラストプロセスにおいて、ダミーゲート電極１６を除去した後の凹部にゲートメタル形成膜１９Ａが残留し、残留したゲートメタル形成膜１９Ａによって、メタルゲート電極１９同士又はプラグ１４同士が短絡する等の不具合を防止することができる。
【００８８】
なお、第１及び第２の実施形態においては、第１の酸化シリコン膜１０に、Ｏ３−ＴＥＯＳ膜を用いたが、これに代えて、ＳＯＤ膜、ＰＳＧ膜又はＢＰＳＧ膜を用いることができる。
【００８９】
また、第１及び第２の実施形態においては、半導体装置を構成するトランジスタをｎ型トランジスタとしたが、ｐ型トランジスタであってもよく、また、ｎ型トランジスタとｐ型トランジスタとを含んでいてもよい。
【００９０】
また、第１及び第２の実施形態に係る半導体装置は、一例に過ぎず、半導体装置の構成及び構成材料は、本発明を逸脱しない範囲で変更が可能である。
【産業上の利用可能性】
【００９１】
本発明に係る半導体装置の製造方法は、メタルゲートプロセスにおけるプリメタル層間絶縁膜の平坦性が向上してチップ内不良を防止でき、特にプリメタル層間絶縁膜を有する半導体装置等に有用である。
【符号の説明】
【００９２】
１      半導体基板（素子形成領域／半導体領域）
２      素子分離領域
３      ゲート絶縁膜
４      ゲート電極
４ａ    下部ゲート電極
４ｂ    上部ゲート電極
５      低濃度拡散層
６      サイドウォール
７      高濃度拡散層（ソース・ドレイン領域）
８      シリサイド層
９      絶縁膜
１０    第１の酸化シリコン膜
１１    第２の酸化シリコン膜
１２    第３の酸化シリコン膜
１３    コンタクトホール
１４    プラグ
１５    ゲート絶縁膜
１６    ダミーゲート電極
１７    ゲートトレンチ
１９Ａ  ゲートメタル材料
１９    ゲートメタル電極
【図１】
2012069837.tif 000003
【図２】
2012069837.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
2012069837.tif 000011
【図１０】
2012069837.tif 000012
【図１１】
2012069837.tif 000013
【図１２】
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