(57)【要約】【課題】半導体メモリの構造の簡略化と製造プロセスの簡易化とを実現する。【解決手段】半導体基板と、半導体基板内に形成され、かつ互いに直交する第１及び第２の方向にそれぞれ延在する第１及び第２のソース領域１０４、１０９とを有する半導体メモリ。第１及び第２のソース領域はそれぞれ拡散領域であって、交差する部分で電気的に接続されている。また半導体メモリは、第２のソース領域１０９と同一方向に延在するビットライン１０８と、第２のソース領域１０９上に形成されたソースラインとを有し、ソースラインと第２のソース領域１０９とのコンタクトと、ビットライン１０８と半導体基板内に形成されたドレイン領域とのコンタクトとは直線状に配置されている。【選択図】図２
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【特許請求の範囲】
【請求項１】
半導体基板と、該半導体基板内に形成され、かつ互いに直交する第１及び第２の方向にそれぞれ延在する第１及び第２のソース領域とを有する半導体メモリ。
【請求項２】
前記第１及び第２のソース領域はそれぞれ拡散領域であって、交差する部分で電気的に接続されている請求項１記載の半導体メモリ。
【請求項３】
前記第１及び第２のソース領域はそれぞれ直線状の領域を有する請求項１又は２に記載の半導体メモリ。
【請求項４】
前記半導体メモリは、前記半導体基板内に形成されたドレイン領域と、前記第２のソース領域と同一方向に延在するビットラインと、前記第２のソース領域上に形成されたソースラインとを有し、前記ソースラインと前記第２のソース領域とのコンタクトと、前記ビットラインと前記半導体基板内に形成されたドレイン領域とのコンタクトとは直線状に配置されている請求項１から３のいずれか一項に記載の半導体メモリ。
【請求項５】
前記第２のソース領域の両側に前記ビットラインが配置されている請求項４に記載の半導体メモリ。
【請求項６】
前記ソースラインとこれに隣接する前記ビットラインとの距離は、隣り合うビットライン間の距離よりも小である請求項４又は５に記載の半導体メモリ。
【請求項７】
前記半導体メモリは前記第１のソース領域と同一方向に延在する直線状のワードラインを有し、前記第１のソース領域は隣接するワードライン間に配置されている請求項１から６のいずれか一項に記載の半導体メモリ。
【請求項８】
前記ワードラインは、前記半導体基板上に形成されたゲート電極を含む請求項７に記載の半導体メモリ。
【請求項９】
前記第１及び第２のソース領域はそれぞれ別の拡散工程で形成された拡散領域である請求項１から８のいずれか一項に記載の半導体メモリ。
【請求項１０】
前記半導体メモリは、フローティングゲートを有するＮＯＲ型のフラッシュメモリである請求項１から９のいずれか一項記載の半導体メモリ。
【請求項１１】
半導体基板内に、第１の方向に延在する第１のソース領域を形成する工程と、
前記第１の方向と直交する第２の方向に延在する第２のソース領域を形成する工程とを
有する半導体メモリの製造方法。
【請求項１２】
前記製造方法は、前記第２のソース領域を形成した後に、フローティングゲートとゲート電極とを形成する工程を含む請求項１１記載の半導体メモリの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体メモリに関し、より詳細には、不揮発性半導体記憶装置の構造の簡略化および製造プロセスの簡易化を可能とする技術に関する。
【背景技術】
【０００２】
半導体メモリの一つであるフラッシュメモリは電気的に書換えが可能なＲＯＭの一種であり、携帯電話やデジタルスチルカメラ、あるいは通信ネットワーク機器などに広く用いられている不揮発性の半導体記憶装置である。フラッシュメモリはＮＯＲ型とＮＡＮＤ型とに大別されるが、このうちＮＯＲ型のフラッシュメモリは、一般に、ランダム・アクセスが可能で且つＮＡＮＤ型のフラッシュメモリに比較して読み出し速度が高速であるという特長を有しており、更なる特性改善のために、メモリセルアレイ内に配置される配線構造に関しても種々の提案がなされている（例えば、特許文献１参照）。
【０００３】
図１は、従来のＮＯＲ型フラッシュメモリの構成例を説明するための概略図で、図１（ａ）はこのフラッシュメモリの一部領域の上面図、図１（ｂ）は図１（ａ）中のＡ−Ａ´ラインに沿う断面図、そして図１（ｃ）はソースコンタクト近傍のゲートラインの様子を説明するための図である。
【０００４】
図１（ｂ）を参照すると、シリコンの半導体基板１０の主面上には、縦方向（Ｙ方向）に延びる複数の拡散領域（活性領域）１８が形成されている。図１（ａ）及び１（ｃ）では、拡散領域１８を模式的に示している。これらの拡散領域１８は、横方向（Ｘ方向）に離間配置されている。各拡散領域１８には、ドレイン領域１１が周期的に形成されている。また、参照番号１８で示される部分は、アルミニウムなどの金属をパターニングした配線層で形成されるビットラインをも示している。ビットライン１８はドレインコンタクト１５を介して、ドレイン領域１１に電気的に接続されている。
【０００５】
半導体基板１０上には、横方向（Ｘ方向）に延びる複数のワードライン（ゲートライン）１７が形成されている。ワードライン１７は、ゲート電極１３を含む。ゲート電極１３の下には、半導体基板１０上に形成されたトンネル酸化膜上に形成されたフローティングゲート２０と、その上に形成された絶縁膜ＯＮＯ（oxide-nitride-oxide）２１とが形成されている。ゲート電極１３は、絶縁膜ＯＮＯ２１上に形成されている。
【０００６】
縦方向に隣り合うワードライン１７の間には、横方向に延びるソース領域１４が形成されている。ソース領域１４は、図１（ｂ）に示すように、半導体基板１０の表面に形成された拡散領域１２で形成されている。ソース領域１２は基準電位Ｖｓｓ（例えばグランド）に設定されるので、Ｖｓｓラインとも言う。複数本（例えば、８本や１６本）のビットライン１８ごとに、半導体基板１０の縦方向に延びるソースライン１９が形成されている。ソースライン１９は、アルミニウムなどの金属をパターニングした配線層である。ソースライン１９は、ソースコンタクト１６を介してソース領域１４に電気的に接続されている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００２−１００６８９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかしながら、図１に図示したような従来構造のＮＯＲ型フラッシュメモリには、以下のような問題がある。
【０００９】
第１に、ソースコンタクト１６を設けるために必要となるスペースを充分に確保するために、ソースコンタクト１６の近傍でゲートライン１７を湾曲させて形成する必要がある。
【００１０】
第２に、ソースコンタクト１６形成用のスペースを確保するために、上面図（図１（ａ））で見た場合のドレインコンタクト１５とソースコンタクト１６の幾何学的配列が異なることとなる。これらのコンタクト１５、１６のＹ方向の周期をＬとしたときに、ソースコンタクト１６とドレインコンタクト１５が１／２周期（Ｌ／２）だけずれることとなる。
【００１１】
第３に、図１（ｃ）に示すように、ドレインコンタクト１５を接続する配線層１８相互の間隔Ｃと、ソースコンタクト１６を接続するための配線層１９とドレインコンタクト１５を接続する配線層１８との間隔Ｄとを比較すると、Ｃ＜Ｄとならざるを得ず、ソースコンタクト１６の近傍領域には比較的広いデッドスペースができてしまう。
【００１２】
第４に、ソースコンタクト１６の径ｄ１とこれに隣接するドレインコンタクト１５´の径ｄ２、およびその他のドレインコンタクト１５のｄ３はそれぞれ異なり（ｄ１＞ｄ３＞ｄ２）、さらにはその形状も異なる場合があり得る。このため、これらのコンタクトのそれぞれについてのＯＰＣ（Optimum Write Power Control）データを取得する必要がある。
【００１３】
本発明は、かかる問題に鑑みてなされたもので、半導体メモリの構造の簡略化と製造プロセスの簡易化とを実現することを目的とする。
【課題を解決するための手段】
【００１４】
本発明は、半導体基板と、該半導体基板内に形成され、かつ互いに直交する第１及び第２の方向にそれぞれ延在する第１及び第２のソース領域とを有する半導体メモリである。半導体基板の表面部分を縦横方向に延びるソース領域を形成したため、ソースコンタクトの形成に自由度が生まれ、半導体メモリの構造の簡略化と製造プロセスの簡易化とを実現することができる。
【００１５】
上記半導体メモリにおいて、好ましくは、前記第１及び第２のソース領域はそれぞれ拡散領域であって、交差する部分で電気的に接続されている構成である。また、好ましくは、前記第１及び第２のソース領域はそれぞれ直線状の領域を有する。また、前記半導体メモリは、前記半導体基板内に形成されたドレイン領域と、前記第２のソース領域と同一方向に延在するビットラインと、前記第２のソース領域上に形成されたソースラインとを有し、前記ソースラインと前記第２のソース領域とのコンタクトと、前記ビットラインと前記半導体基板内に形成されたドレイン領域とのコンタクトとは直線状に配置されている構成が好ましい。また、前記第２のソース領域の両側に前記ビットラインが配置されていることが好ましい。前記ソースラインとこれに隣接する前記ビットラインとの距離は、隣り合うビットライン間の距離よりも小であることが好ましい。また、前記半導体メモリは前記第１のソース領域と同一方向に延在する直線状のワードラインを有し、前記第１のソース領域は隣接するワードライン間に配置されている構成が好ましい。また、前記ワードラインは、前記半導体基板上に形成されたゲート電極を含む構成とすることができる。また、前記第１及び第２のソース領域はそれぞれ別の拡散工程で形成された拡散領域である。更に、前記半導体メモリは例えば、フローティングゲートを有するＮＯＲ型のフラッシュメモリである。
【００１６】
本発明はまた、半導体基板内に、第１の方向に延在する第１のソース領域を形成する工程と、前記第１の方向と直交する第２の方向に延在する第２のソース領域を形成する工程とを有する半導体メモリの製造方法を含む。この製造方法において、前記第２のソース領域を形成した後に、フローティングゲートとゲート電極とを形成する工程を含むことが好ましい。
【発明の効果】
【００１７】
本発明では、ソースラインを縦横（基板表面をＸＹ平面としたときのＸ方向とＹ方向）に延在する２本の拡散領域で形成することとしたので、ゲートライン（ワードライン）の湾曲部をなくすことが可能となり、半導体記憶装置の構造の簡略化と製造プロセスの簡易化とを可能とする技術が提供される。
【図面の簡単な説明】
【００１８】
【図１】従来のＮＯＲ型フラッシュメモリの構成を説明するための概略図で、（ａ）はこのフラッシュメモリの一部領域の上面図、（ｂ）は（ａ）中のＡ−Ａ´ラインに沿う断面図、そして（ｃ）はソースコンタクト近傍のゲートラインの様子を説明するための図である。
【図２】本発明のＮＯＲ型フラッシュメモリの構成を説明するための概略図で、（ａ）はこのフラッシュメモリの一部領域の上面図、（ｂ）は（ａ）中のＢ−Ｂ´ラインに沿う断面図、そして（ｃ）はソースコンタクト近傍のゲートラインの様子を説明するための図である。
【図３】本発明のフラッシュメモリの製造プロセスを説明するための図で、ＳＴＩ（Shallow Trench Isolation）形成から縦方向のソースラインとフローティングゲート形成までの各プロセスを図示している。
【図４】本発明のフラッシュメモリの製造プロセスを説明するための図で、ゲート形成から横方向のソースライン形成までの各プロセスを図示している。
【図５】本発明のフラッシュメモリの製造プロセスを説明するための図で、コンタクト形成から配線層形成までの各プロセスを図示している。
【図６】本発明のフラッシュメモリの製造プロセスを説明するためのフローチャートである。
【発明を実施するための形態】
【００１９】
以下に、図面を参照して、本発明を実施するための形態について説明する。
【実施例１】
【００２０】
本発明は、前述した従来の構成の第２のソースライン（配線層）を、拡散領域で形成する。つまり、本発明の半導体メモリにおいては、横方向と縦方向に延在する２つの拡散領域を設けることとし、ゲートライン（ワードライン）を湾曲させることなく形成することを可能としている。
【００２１】
図２は、本発明の半導体記憶装置の構成例を説明するための図で、ここでは半導体記憶装置はＮＯＲ型フラッシュメモリであるとしている。図２（ａ）はこのフラッシュメモリの一部領域の上面図、図２（ｂ）は図２（ａ）中のＢ−Ｂ´ラインに沿う断面図、そして図２（ｃ）はソースコンタクト近傍のゲートラインの様子を説明するための図である。なお、図１（ｂ）に示すＡ−Ａ´線断面図は、本実施例でも同様である。
【００２２】
図２（ｂ）を参照すると、シリコンの半導体基板１００の主面上には、縦方向（Ｙ方向）に延びる拡散領域（活性領域）１０２が形成されている。この拡散領域１０２はソース領域（第２のソース領域）であって、ソースライン１０９を構成する。このソースライン１０９は、前述した金属配線層で形成される１９に置き換わるものである。ソースライン１０９は、複数本（例えば、８本や１６本）のビットライン１０８ごとに設けられている。ソースライン１０９は、Ｘ方向に延びる拡散領域（第１のソース領域）で形成されたソースライン１０４と交差している。つまり、ソースライン１０９の拡散領域１０２と横方向ソースライン１０４の拡散領域（図１（Ｂ）の拡散領域１２に相当）とが交差している。この交差している拡散領域部分で、ソースライン１０９と１０６は電気的に接続され、同電位となる。ソースライン１０９は、ソースコンタクト１０６を介して、後述するアルミニウムなどの金属で形成された配線層と電気的に接続される。
【００２３】
ビットライン１０８は、アルミニウムなどの金属で形成された配線層である。ビットライン１０８の下に位置する半導体基板１００の表面には、拡散領域が形成されている。この拡散領域内に、ドレイン領域１１が周期的に形成されている。ビットライン１０８はドレインコンタクト１０５を介して、ドレイン領域に電気的に接続されている。
【００２４】
半導体基板１００上には、横方向（Ｘ方向）に延びる複数のワードライン（ゲートライン）１０７が形成されている。ワードライン１０７は、ゲート電極１０３を含む。ゲート電極１０３の下には、半導体基板１００上のトンネル酸化膜上に形成されたフローティングゲート１２０と、その上に形成された絶縁膜ＯＮＯ１２１とが形成されている。ゲート電極１０３は、絶縁膜ＯＮＯ１２１上に形成されている。
【００２５】
このような構成のフラッシュメモリでは、半導体基板１００の主面上に設けられた配線層を用いることなく、半導体基板１００の結晶中に拡散領域として形成された縦横の２本のソースライン１０４、１０９が形成されている。これにより、ソースコンタクト１０６をＸ方向のソースライン１０４上に設ける必要がなくなり、ゲートライン（ワードライン）１０７を湾曲させることなくソースコンタクト１０６の形成スペースを確保でき、メモリセルの面積を狭くすることが可能となる。
【００２６】
また、ソースコンタクト１０６をＸ方向のソースライン１０４上に設ける必要がなくなるために、ドレインコンタクト１０５とソースコンタクト１０６の配置周期をずらすことなく同一配列とすることができる。すなわち、ソースコンタクト１０６のＹ方向の配置間隔とドレインコンタクト１０５のＹ方向の配置間隔を等しくし、かつソースコンタクト１０６のそれぞれをドレインコンタクト１０５の複数をＸ方向に結ぶ直線上に配置することが可能となる。さらに、ソースコンタクト１０６の径とこれに隣接して設けられることとなるドレインコンタクト１０５´の径、およびその他のドレインコンタクト１０５の径（およびこれらの形状）も等しく設計することが可能となる。
【００２７】
さらに、図２（ｃ）に示すように、ソースコンタクト１０６を接続するためのソースライン１０９とこれに隣接するビットライン（配線層）１０８との間隔Ｂを、ドレインコンタクト１０５を接続するビットライン１０８相互の間隔Ａ以下となるようにレイアウトすることが可能となる。また、ゲートライン１０７のｓ湾曲部がなくなるために、ソースラインをイオン注入で形成する際のマスクの位置合わせも容易となる。
【００２８】
このように、ソースラインを縦横２本の拡散領域で形成することとした本発明の半導体記憶装置の構造は極めて簡略化され、その製造プロセスも簡易化されることとなる。なお、実施例１の半導体メモリの製造方法の例については実施例２で詳述する。
【実施例２】
【００２９】
図３〜６は、本実施例におけるフラッシュメモリの製造プロセスを説明するための図で、図３はＳＴＩ（Shallow Trench Isolation）形成から縦方向のソースライン１０９とフローティングゲート形成まで、図４はゲート形成から横方向のソースライン１０４形成まで、そして図５はコンタクト形成から配線層形成までの各プロセスを図示しており、図６はこれらのプロセスのフローチャートである。
【００３０】
なお、図３〜５の各図において、左図は上面概略図、右上図は左図中のＥ−Ｅ´ラインに沿う断面概略図、そして右下図は左図中のＦ−Ｆ´ラインに沿う断面概略図であり、図４（ｂ）ではＧ−Ｇ´ラインに沿う断面概略図も示してある。
【００３１】
先ず、図３（ａ）を参照すると、シリコンの半導体基板１００の一方の主面にはシリコンの半導体基板１００の表面をエッチング及び絶縁物１１０で埋められたＳＴＩが設けられ、半導体基板１００の表面の一部領域が左図の縦方向に延在するストライプ状に区画されて露出されている。このようなＳＴＩ形成は、公知のフォトリソグラフィ技術とエッチング技術及びギャップフィル技術により実行される（ステップＳ１０１）。なお、ＳＴＩを設けるのは、ＳＴＩ素子分離がメモリセルの縮小化に有効なためである。
【００３２】
これらのストライプ状に区画されて露出された半導体基板１００の表面のうち、符号１００ａで示した領域は後に（左図中の）縦方向（Ｙ方向）のソースライン１０９となる領域に対応し、符号１００ｂで示した領域は後に（左図中の）縦方向のビットライン１０８の形成領域に対応している。
【００３３】
このようなＳＴＩ１１０の形成に続いて、半導体基板１００の表面の１００ａで示した領域以外をフォトレジスト１１１で被覆し、このフォトレジスト１１１のマスク開口部から所望の注入深さとドーズ量でイオン注入を行うことで、図３（ｂ）に示すようにＹ方向に延在するソースライン１０９（拡散層１０２）を形成する（ステップＳ１０２）。
【００３４】
このイオン注入終了後にフォトレジスト１１１を除去し、公知のフォトリソグラフィ技術と成膜技術及びエッチング技術を用いて、トンネル酸化膜上にフローティングゲート１２０となる層１１２を形成する（図３（ｃ）、ステップＳ１０３）。
【００３５】
次に、ワードライン１０７を形成するための層をウエーハ全面に成膜した後に、公知のフォトリソグラフィ技術とエッチング技術により所定のパターニングを施し、Ｘ方向に延在するゲートライン（ワードライン）１０７を形成する。
【００３６】
これにより、湾曲部をもたない直線状のゲートライン１０７によって形成された構造をもつゲート部が得られる（ステップＳ１０４）。なお、上記のエッチングの時点で、ゲートライン１０７の下に位置する以外の層１１２は除去され、前述のフローティングゲート１２０が形成されることになる（図４（ａ））。
【００３７】
これに続いて、図４（ｂ）左図に図示した領域をフォトレジスト１１３で被覆してマスクとし、このマスクの開口部から所定の傾斜角、注入深さ、およびドーズ量でイオン注入を行うことでＸ方向のソースライン１０４を形成する（ステップＳ１０５）。この工程で、Ｙ方向のソースライン１０９とＸ方向のソースライン１０４の交差する領域が電気的に接続される（図４（ｂ））。
【００３８】
さらに、層間絶縁膜１１４をウエーハ全面に成膜した後に、公知のフォトリソグラフィ技術とエッチング技術により所定の箇所にコンタクトホールを設ける。そしてこのコンタクトホール中に金属を埋め込んで、ドレインコンタクト１０５とソースコンタクト１０６とを形成する（図５（ａ）、ステップＳ１０６）。そして最後に、これらのコンタクトを相互に接続するための金属配線１１５を形成する（図５（ｂ）、ステップＳ１０７）。Ｙ方向のソースライン１０９上に形成された金属配線１１５は、ソースコンタクト１０６を介してソースライン１０９に接続されている。また、ビット線となる金属配線１１５は、ドレインコンタクト１０５を介してドレイン領域に接続されている。
【００３９】
このように、本発明の半導体記憶装置を作製するに際しては、先ず、ゲートライン１０７の形成に先立って、ソースコンタクト１０６を形成する拡散領域以外の部分をフォトレジストで被覆し、イオン注入によりＹ方向に延在するソースライン１０９を半導体基板１００中に形成する。そして、ゲートライン１０７形成後にＸ方向に延在するソースライン１０４を半導体基板１００中に形成し、これを上記のＹ方向のソースライン１０９と接続させる。このようにして、ゲートライン１０７を湾曲させることなくソースコンタクト１０６を形成することが可能となり、ドレインコンタクト１０５と同じ配列のソースコンタクト１０６が得られることになる。
【００４０】
以上説明したように、本発明によれば、半導体記憶装置の構造の簡略化と製造プロセスの簡易化とを可能とする技術を提供することができ、従来構造の半導体記憶装置が抱える種々の不都合が解消される。
【００４１】
以上本発明の好ましい実施形態について詳述したが、本発明は係る特定の実施形態に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
【図１】
2012094929.tif 000003
【図２】
2012094929.tif 000004
【図３】
2012094929.tif 000005
【図４】
2012094929.tif 000006
【図５】
2012094929.tif 000007
【図６】
2012094929.tif 000008
【手続補正書】
【提出日】平成24年3月13日(2012.3.13)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板内に形成され、かつ互いに直交する第１及び第２の方向にそれぞれ延在する第１及び第２のソース領域と、
前記半導体基板内に形成されたドレイン領域と、
前記第１のソース領域と同一方向に延在する複数のビットラインと、
前記第１のソース領域上に形成されたソースラインとを有し、
前記ソースラインの両側に前記ビットラインを配置し、前記ソースラインとこれに隣接する前記ビットラインとの距離を、隣り合うビットライン間の距離よりも小さくした、半導体メモリ。
【請求項２】
前記第１及び第２のソース領域はそれぞれ拡散領域であって、交差する部分で電気的に接続されている請求項１記載の半導体メモリ。
【請求項３】
前記第１及び第２のソース領域はそれぞれ直線状の領域を有する請求項１又は２に記載の半導体メモリ。
【請求項４】
前記ソースラインと前記第１のソース領域とのコンタクトと、前記ビットラインと前記ドレイン領域とのコンタクトとは直線状に配置されている請求項１から３のいずれか一項に記載の半導体メモリ。
【請求項５】
前記半導体メモリは前記第２のソース領域と同一方向に延在する直線状のワードラインを有し、前記第２のソース領域は隣接するワードライン間に配置されている請求項１から４のいずれか一項に記載の半導体メモリ。
【請求項６】
前記ワードラインは、前記半導体基板上に形成されたゲート電極を含む請求項５に記載の半導体メモリ。
【請求項７】
前記第１及び第２のソース領域はそれぞれ別の拡散工程で形成された拡散領域である請求項１から６のいずれか一項に記載の半導体メモリ。
【請求項８】
前記半導体メモリは、フローティングゲートを有するＮＯＲ型のフラッシュメモリである請求項１から７のいずれか一項に記載の半導体メモリ。