(57)【要約】【課題】低コストで、より良質な半導体装置を製造する方法および半導体装置を提供する。【解決手段】実施形態では、第１トレンチを含むドリフト領域がドレイン層の表面から内部にかけて設けられた半導体層を準備し、第１トレンチを介して、ドリフト領域に不純物を注入し、第１トレンチの内壁に露出したドリフト領域の露出面にソース領域を形成するとともに、第１トレンチを介して、ドリフト領域に不純物を注入して、ソース領域と、ドリフト領域と、の間に、ベース領域を形成し、ドレイン層の表面に対して略平行な方向に、ソース領域の一部から、ソース領域の一部に隣接するベース領域を貫通して、ドリフト領域の一部にまで到達する第２トレンチを形成し、第２トレンチ内にゲート絶縁膜を介して、ゲート電極を形成し、ソース領域およびベース領域に電気的に接続されたソース電極、およびドレイン層に電気的に接続されるドレイン電極を形成する。【選択図】図１
2012182212.tif 000002
【特許請求の範囲】
【請求項１】
第１導電形のドレイン層と、前記ドレイン層の表面から内部にかけて設けられた第１導電形のドリフト領域であって表面から内部に向かって延在する第１トレンチを有する前記ドリフト領域と、を有する半導体層を準備する工程と、
前記第１トレンチを介して、前記ドリフト領域に第１導電形の不純物を注入し、前記第１トレンチの内壁に露出した前記ドリフト領域の露出面に第１導電形のソース領域を形成するとともに、前記第１トレンチを介して、前記ドリフト領域に第２導電形の不純物を注入して、前記ソース領域と、前記ドリフト領域と、の間に、第２導電形のベース領域を形成する工程と、
前記ドレイン層の前記表面に対して略平行な方向に、前記ソース領域の一部から、前記ソース領域の前記一部に隣接する前記ベース領域を貫通して、前記ドリフト領域の一部にまで到達する第２トレンチを形成する工程と、
前記第２トレンチ内にゲート絶縁膜を介してゲート電極を形成する工程と、
前記ソース領域および前記ベース領域に電気的に接続されたソース電極と、前記ドレイン層に電気的に接続されたドレイン電極と、を形成する工程と、
を備えたことを特徴とする半導体装置の製造方法。
【請求項２】
前記第１トレンチの内壁に露出した前記ドリフト領域に、前記第２導電形の不純物を注入して、前記第１トレンチの内壁に露出した前記ドリフト領域の露出面に前記ベース領域を形成した後、
前記第１トレンチの内壁に露出した前記ベース領域に、前記第１導電形の不純物を注入して、前記第１トレンチの内壁に露出した前記ベース領域の露出面に前記ソース領域を形成することを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記第１トレンチの内壁に露出した前記ドリフト領域に、前記第１導電形の不純物を注入して、前記第１トレンチの内壁に露出した前記ドリフト領域の露出面に前記ソース領域を形成した後、
前記第１トレンチの内壁に露出した前記ソース領域を貫通して前記前記ドリフト領域に、前記第２導電形の不純物を注入して、前記ソース領域と、前記ドリフト領域と、の間に、前記ベース領域を形成することを特徴とする請求項１記載の半導体装置の製造方法。
【請求項４】
前記ソース領域と、前記ベース領域と、の間に、前記ソース領域の不純物濃度よりも濃度が低い前記第１導電形の低ドープ領域を形成することを特徴とする請求項１〜３のいずれか１つに記載の半導体装置の製造方法。
【請求項５】
前記ソース領域と、前記ベース領域と、の間に、前記ベース領域の不純物濃度よりも濃度が低い第２導電形の低ドープ領域を形成することを特徴とする請求項１〜３のいずれか１つに記載の半導体装置の製造方法。
【請求項６】
前記ソース電極側の前記ソース領域の不純物濃度は、前記ベース領域側の前記ソース領域の不純物濃度よりも高いことを特徴とする請求項１〜５のいずれか１つに記載の半導体装置の製造方法。
【請求項７】
前記ドレイン層に、前記ドレイン層の表面から内部に向かって延在する第３トレンチを形成した後、
前記第３トレンチの内壁に露出した前記ドレイン層に、前記第１導電形の不純物を注入して、前記第３トレンチの内壁に露出した前記ドレイン層の露出面に、前記ドリフト領域を形成することを特徴とする請求項１〜６のいずれか１つに記載の半導体装置の製造方法。
【請求項８】
前記ドレイン層は、第１ドレイン部と、前記第１ドレイン部に接続され、前記第１ドレイン部の主面に対して略垂直に延在された第２ドレイン部と、を含み、
前記第１ドレイン部の上に前記ドリフト領域が形成された半導体積層体を準備した後、
前記ドリフト領域の表面から内部にかけて延在する第４トレンチを形成し、
前記第４トレンチを介して、前記第１導電形の不純物を前記ドリフト領域に注入し、前記ドリフト領域の表面から底面にかけて前記第１ドレイン部に接続された前記第２ドレイン部を形成することを特徴とする請求項１〜６のいずれか１つに記載の半導体装置の製造方法。
【請求項９】
第１導電形のドレイン層と、前記ドレイン層の表面から内部にかけて設けられた第１導電形のドリフト領域と、前記ドリフト領域の表面から内部にかけて設けられた第２導電形のベース領域であって表面から内部に向かって延在する第１トレンチを有する前記ベース領域と、を有する半導体層を準備する工程と、
前記第１トレンチを介して、前記ベース領域に第１導電形の不純物を注入し、前記第１トレンチの内壁に露出した前記ベース領域の露出面に第１導電形のソース領域を形成する工程と、
前記ドレイン層の前記表面に対して略平行な方向に、前記ソース領域の一部から、前記ソース領域の前記一部に隣接する前記ベース領域を貫通して、前記ドリフト領域の一部にまで到達する第２トレンチを形成する工程と、
前記第２トレンチ内にゲート絶縁膜を介してゲート電極を形成する工程と、
前記ソース領域および前記ベース領域に電気的に接続されたソース電極と、前記ドレイン層に電気的に接続されたドレイン電極と、を形成する工程と、
を備えたことを特徴とする半導体装置の製造方法。
【請求項１０】
第１導電形のドレイン層の表面から内部にかけて、前記ドレイン層に選択的に設けられた第１導電形のドリフト領域と、
前記ドリフト領域の表面から内部にかけて、前記ドリフト領域に選択的に設けられた第２導電形のベース領域と、
前記ベース領域の表面から内部にかけて、前記ベース領域に選択的に設けられた、第１導電形のソース領域と、
前記ドレイン層の主面に対して略平行な方向に、前記ソース領域の一部から、前記ソース領域の前記一部に隣接するベース領域を貫通して、前記ドリフト領域の一部にまで到達するトレンチ状のゲート電極と、
前記ソース領域に接続されたソース電極と、
前記ドレイン層に接続されたドレイン電極と、
を備え、
前記ソース電極の一部は、前記ソース領域の表面から内部にかけて設けられ、
前記ソース領域の前記表面から前記内部にかけて設けられた前記ソース電極の下面に接する前記ソース領域の厚みは、前記ソース領域の前記表面から前記内部にかけて設けられた前記ソース電極の側面に接する前記ソース領域の厚みよりも厚いことを特徴とする半導体装置。
【請求項１１】
前記ソース領域と、前記ベース領域と、の間に、前記ソース領域の不純物濃度よりも濃度が低い第１導電形の低ドープ領域が設けられていることを特徴とする請求項１０記載の半導体装置。
【請求項１２】
前記ソース領域と、前記ベース領域と、の間に、前記ベース領域の不純物濃度よりも濃度が低い第２導電形の低ドープ領域が設けられていることを特徴とする請求項１０または１１に記載の半導体装置。
【請求項１３】
前記ソース電極側の前記ソース領域の不純物濃度は、前記ベース領域側の前記ソース領域の不純物濃度よりも高いことを特徴とする請求項１０〜１２のいずれか１つに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置の製造方法および半導体装置に関する。
【背景技術】
【０００２】
ＭＯＳ（Metal Oxide Semiconductor）チャネル構造を有する電界効果型トランジスタ（以下、半導体装置）においてチャネル密度を増加させる構造として、３次元型構造がある。
【０００３】
３次元型構造の半導体装置では、半導体基板の主面に対して、略垂直な方向に、ソース領域、ベース領域、およびドレイン領域のそれぞれを延設し、さらに、トレンチ型のゲート電極を設ける。このような構造の半導体装置であれば、チャネル領域が半導体基板の主面と略平行な方向に形成されると共に、チャネル領域が半導体基板の主面に対し、略垂直な方向にも形成される。このため、チャネル密度が大幅に向上する。そして、このような半導体装置においては、一般的にソース領域およびベース領域をエピタキシャル成長法によって形成している。
【０００４】
しかし、エピタキシャル成長法によってソース領域およびベース領域を形成すると、次のような不具合をもたらす。例えば、高濃度の不純物（アクセプタ、ドナー等）をエピタキシャル成長層にドープするプロセスでは、垂直に形成されたトレンチ内にエピタキシャル成長層を成長させる際に、トレンチの深さ方向においてエピタキシャル成長層の成長速度が変わったり、エピタキシャル成長層内の不純物濃度が変わったりする場合がある。このため、意図するデバイス構造を形成できない場合がある。
【０００５】
このような現象が起きるのは、エピタキシャル成長法で用いられる原料ガスと、ドーピングガスと、のトレンチ深さ方向の分圧が異なること等が考えられる。また、エピタキシャル成長法は、複雑な手法であるため、設備の高騰化、低生産性、および材料のコスト高を招来してしまう。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００１−２７４３９８号公報
【非特許文献１】Genshu Fuse, Journal of electronic engineering Volume 25,Issue 262,October 1988,Pages104-107 “Development of ion-implantation technology accelerating the debut of 64M-bit DRAMs”
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明が解決しようとする課題は、低コストで、より良質な半導体装置を製造する方法、および半導体装置を提供することである。
【課題を解決するための手段】
【０００８】
実施形態の半導体装置の製造方法は、第１導電形のドレイン層と、前記ドレイン層の表面から内部にかけて設けられた第１導電形のドリフト領域であって表面から内部に向かって延在する第１トレンチを有する前記ドリフト領域と、を有する半導体層を準備する工程と、前記第１トレンチを介して、前記ドリフト領域に第１導電形の不純物を注入し、前記第１トレンチの内壁に露出した前記ドリフト領域の露出面に第１導電形のソース領域を形成するとともに、前記第１トレンチを介して、前記ドリフト領域に第２導電形の不純物を注入して、前記ソース領域と、前記ドリフト領域と、の間に、第２導電形のベース領域を形成する工程と、を備える。さらに、実施形態の半導体装置の製造方法は、前記ドレイン層の前記表面に対して略平行な方向に、前記ソース領域の一部から、前記ソース領域の前記一部に隣接する前記ベース領域を貫通して、前記ドリフト領域の一部にまで到達する第２トレンチを形成する工程と、前記第２トレンチ内にゲート絶縁膜を介してゲート電極を形成する工程と、前記ソース領域および前記ベース領域に電気的に接続されたソース電極と、前記ドレイン層に電気的に接続されたドレイン電極と、を形成する工程と、を備える。
【図面の簡単な説明】
【０００９】
【図１】第１実施形態に係る半導体装置の斜視模式図である。
【図２】第１実施形態に係る半導体装置の模式図であり、（ａ）は、図１の領域９０で囲まれた部分の斜視模式図であり、（ｂ）は、図１のＸ−Ｘ’位置の断面模式図である。
【図３】第１実施形態に係る半導体装置の不純物濃度プロファイルを説明するための概要図である。
【図４】第１実施形態に係る半導体装置の製造過程を説明するための斜視模式図である。
【図５】第１実施形態に係る半導体装置の製造過程を説明するための模式図であり、（ａ）は、斜視模式図、（ｂ）は、（ａ）のＹ−Ｙ’断面模式図である。
【図６】第１実施形態に係る半導体装置の製造過程を説明するための模式図であり、（ａ）は、斜視模式図、（ｂ）は、（ａ）のＹ−Ｙ’断面模式図である。
【図７】第１実施形態に係る半導体装置の製造過程を説明するための斜視模式図である。
【図８】第２実施形態に係る半導体装置の製造過程を説明するための断面模式図である。
【図９】第３実施形態に係る半導体装置の製造過程を説明するための斜視模式図である。
【図１０】第４実施形態に係る半導体装置の製造過程を説明するための断面模式図である。
【発明を実施するための形態】
【００１０】
以下、図面を参照しつつ、実施形態について説明する。以下の説明では、同一の部材には同一の符号を付し、一度説明した部材については適宜その説明を省略する。  
（第１実施形態）  
実施形態の半導体装置の製造方法によって製造された半導体装置について説明する。
【００１１】
図１は、第１実施形態に係る半導体装置の斜視模式図である。
【００１２】
図２は、第１実施形態に係る半導体装置の模式図であり、（ａ）は、図１の領域９０で囲まれた部分の斜視模式図であり、（ｂ）は、図１のＸ−Ｘ’位置の断面模式図である。
【００１３】
図１および図２に例示される半導体装置１は、３次元型構造のＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）である。図１は、第１実施形態に係る半導体装置の斜視模式図であり、図２（ａ）は、図１の領域９０で囲まれた部分の斜視模式図であり、（ｂ）は、図１のＸ−Ｘ’位置の断面模式図である。
【００１４】
半導体装置１は、ｎ＋形（第１導電形）のドレイン層１０を有し、ドレイン層１０の表面から内部にかけて、ドレイン層１０に選択的に設けられたｎ形（第１導電形）のドリフト領域１１を有する。半導体装置１は、ドリフト領域１１の表面から内部にかけて、ドリフト領域１１に選択的に設けられたｐ形（第２導電形）のベース領域１２と、ベース領域１２の表面から内部にかけて、ベース領域１２に選択的に設けられた、ｎ＋形のソース領域１４を有する。
【００１５】
また、半導体装置１においては、トレンチ状のゲート電極２０が設けられている。ゲート電極２０は、ドレイン層１０の主面（上面または下面）に対して略平行な方向に、ソース領域１４の一部から、この一部に隣接するベース領域１２を貫通して、ドリフト領域１１の一部にまで到達している。ゲート電極２０とドリフト領域１１との間、ゲート電極２０とベース領域１２との間、ベース領域１２とソース領域１４との間、およびゲート電極２０とソース電極５０との間には、ゲート絶縁膜２１が設けられている。ゲート電極２０の上には、層間絶縁膜３０が設けられている。
【００１６】
ソース領域１４には、ソース電極５０が接続されている。ドレイン層１０の下面には、ドレイン電極５１が接続されている。ソース電極５０は、ソース領域１４の表面から内部にかけて設けられている。
【００１７】
ソース領域１４の表面から内部にかけて設けられたソース電極５０の下面に接するソース領域１４の厚みｄ１は、ソース領域１４の表面から内部にかけて設けられたソース電極５０の側面に接するソース領域１４の厚みｄ２よりも厚い。ソース電極５０に接続されるソース配線（図示しない）は、半導体装置１の表面側に配設される。このため、トレンチｄ１部分のソース領域１４は、半導体装置１がオン時には、縦に延びたソース領域１４の抵抗の影響で、最も電位が上昇する。すなわち、ｄ１部分は、ソース電極の電位に対して、ドレイン電極の電位に近づく。このｄ１部分のソース領域１４は、ＭＯＳＦＥＴの動作可能な領域（ソース領域／ベース領域／ドリフト領域／ドレイン層）に含まれる領域である。効率よく半導体装置１を動作させるには、上述したソース領域１４内の電位上昇が弊害となってしまう。例えば、電位上昇が生じると、ｄ１の部分に充分な電流が流せず、半導体装置１全体としてのオン抵抗低減ができなくなる。従って、ｄ１部分のソース領域１４は、極力低抵抗であることが望ましい。実施形態では、後述するイオン注入を用いることでｄ２部分のソース領域１４よりも、高濃度で深いｄ１部分のソース領域１４を形成できるため、上述した弊害が解消され、ソース領域とドレイン層との間の低抵抗化が実現できる。
【００１８】
また、図２（ｂ）に示すように、ソース領域１４と、ベース領域１２と、の間には、ソース領域１４の不純物濃度よりも濃度が低い第１導電形の低ドープ領域（エクステンション領域）１５が設けられている。
【００１９】
ドレイン層１０、ドリフト領域１１、ベース領域１２、ソース領域１４、および低ドープ領域１５の主成分は、例えば、シリコン（Ｓｉ）である。ｎ形（第１導電形）の不純物元素としては、リン（Ｐ）、砒素（Ａｓ）等が挙げられる。ｐ形（第２導電形）の不純物元素としては、ボロン（Ｂ）等が挙げられる。
【００２０】
ドレイン層１０およびソース領域１４のｎ形不純物の濃度は、例えば、５×１０１９（ａｔｏｍｓ／ｃｍ３）である。ドリフト領域１１のｎ形不純物の濃度は、例えば、２×１０１６（ａｔｏｍｓ／ｃｍ３）である。ベース領域１２のｐ形不純物の濃度は、例えば、１×１０１８（ａｔｏｍｓ／ｃｍ３）である。
【００２１】
半導体装置１におけるベース領域１２の不純物濃度とは、ベース領域１２におけるｐ形不純物の総数からｎ形不純物の総数を差し引いた数をベース領域１２の体積で除算した値である。半導体装置１におけるソース領域１４の不純物濃度とは、ソース領域１４におけるｎ形不純物の総数からｐ形不純物の総数を差し引いた数をソース領域１４の体積で除算した値である。
【００２２】
図３は、第１実施形態に係る半導体装置の不純物濃度プロファイルを説明するための概要図である。
【００２３】
図３には、図３（ａ）〜図３（ｃ）の３種類の不純物濃度プロファイルが示されている。図３（ａ）〜図３（ｃ）の横軸は、図２（ｂ）のＡ−Ｂ線のＡからＢに沿った位置、すなわち、ソース領域１４、低ドープ領域１５、ベース領域１２、ドリフト領域１１、ドレイン層１０の位置が示され、図３（ａ）〜図３（ｃ）の縦軸は、不純物濃度の高低が示されている。不純物濃度の高低は、中心の「０」を境界にして、「０」から上側においては、上側に行くほどｎ形不純物濃度が高く、「０」から下側においては、下側に行くほどｐ形不純物濃度が高くなっている。
【００２４】
図３（ａ）に示す例では、半導体装置１の不純物濃度プロファイルは、ソース領域１４は、高濃度のｎ形不純物を含み、ベース領域１２は、低濃度のｐ形不純物を含んでいる。低ドープ領域１５は、ベース領域１２と低ドープ領域１５との界面からベース領域１２と低ドープ領域１５との界面に向かって、ｎ形不純物の濃度が低くなる勾配を形成している。すなわち、低ドープ領域１５に含まれるｎ形の不純物濃度（１×１０１９（ａｔｏｍｓ／ｃｍ３））は、ソース領域１４に含まれるｎ形の不純物濃度（５×１０１９（ａｔｏｍｓ／ｃｍ３））よりも低くなっている。このように、ソース領域１４と、ベース領域１２と、の間には、ソース領域１４の不純物濃度よりも濃度が低い第１導電形の低ドープ領域１５が形成されている。
【００２５】
低ドープ領域１５が形成されることにより、ソース領域１４からベース領域１２に向かう電界が緩和され、ゲート絶縁膜２１にホットキャリア（電子、正孔）が注入されることが抑制される。これにより、ゲート絶縁膜２１の劣化、閾値変動等が起き難くなる。
【００２６】
図３（ｂ）に示す例では、半導体装置１の不純物濃度プロファイルは、ソース領域１４は、高濃度のｎ形不純物を含み、ベース領域１２は、低濃度のｐ形不純物を含んでいる。低ドープ領域１５は、ベース領域１２と低ドープ領域１５との界面からベース領域１２と低ドープ領域１５との界面に向かって、ｐ形不純物の濃度が高くなる勾配を形成している。すなわち、低ドープ領域１５に含まれるｐ形の不純物濃度（２×１０１７（ａｔｏｍｓ／ｃｍ３））は、ベース領域１２に含まれるｐ形の不純物濃度（１×１０１８（ａｔｏｍｓ／ｃｍ３））よりも低くなっている。このように、ソース領域１４と、ベース領域１２と、の間に、ベース領域１２の不純物濃度よりも濃度が低い第２導電形の低ドープ領域１５が形成されている。
【００２７】
図３（ｃ）に示す例では、ソース電極５０側のソース領域１４の不純物濃度は、ベース領域１２側のソース領域１４の不純物濃度よりも高くしてもよい。このような形態であれば、ソース電極５０とソース領域１４との接触抵抗がより低減する。  
なお、図３（ａ）〜図３（ｂ）のいずれか２つ以上を複合させた形態も実施形態に含まれる。
【００２８】
半導体装置１によれば、ソース領域１４、ベース領域１２、および低ドープ領域１５をイオン注入によって形成するので、ソース領域１４、ベース領域１２、および低ドープ領域１５における不純物濃度を簡便かつ高い精度で制御することができる。
【００２９】
次に、第１実施形態に係る半導体装置の製造過程について説明する。  
図４は、第１実施形態に係る半導体装置の製造過程を説明するための斜視模式図である。
【００３０】
まず、図４（ａ）に示すように、半導体基板であるドレイン層１０を用意した後、ドレイン層１０の表面にマスク部材８０を選択的に形成する。マスク部材８０の材質は、例えば、酸化シリコン（ＳｉＯ２）である。
【００３１】
次に、図４（ｂ）に示すように、マスク部材８０をマスクとして、反応性イオンエッチング（RIE;Reactive Ion Etching）により、ドレイン層１０の表面をエッチングする。これにより、ドレイン層１０の表面から内部に向かって延在するトレンチ１０ｔが形成される。
【００３２】
次に、図４（ｃ）に示すように、トレンチ１０ｔ内に、エピタキシャル成長法によりドリフト領域１１を形成する。これにより、ドリフト領域１１は、トレンチ１０ｔの下面に相当するドレイン層１０の表面と、トレンチ１０ｔの内側面に相当するドレイン層１０の表面から成長する。
【００３３】
第１実施形態では、トレンチ１０ｔ内の全てをドリフト領域１１によって埋設しない。例えば、ドリフト領域１１に、ドリフト領域１１の表面から内部に向かって延在するトレンチ（第１トレンチ）１１ｔが残るように、ドリフト領域１１を形成する。すなわち、トレンチ１１ｔを含むドリフト領域１１をトレンチ１０ｔ内に形成する。これにより、ドレイン層１０の表面から内部にかけて、トレンチ１１ｔを含むドリフト領域１１が設けられた半導体層が準備される。換言すれば、ドレイン層１０と、ドレイン層１０の表面から内部にかけて設けられたドリフト領域１１であって表面から内部に向かって延在するトレンチ１１ｔを有するドリフト領域１１と、を有する半導体層が準備される。
【００３４】
トレンチ１１ｔの深さは、例えば、１５μｍである。トレンチ１１ｔの幅（図１のｄ２方向の幅）は、例えば、０．５μｍである。すなわち、トレンチ１１ｔのアスペクト比は、３０である。この後、マスク部材８０を取り除く。なお、マスク部材８０による選択エピタキシャル成長を用いた上の例とは別に、非選択にて図４（ｂ）のトレンチ１０ｔとドレイン層１０の上部にドリフト領域１１をエピタキシャル成長した後に、余剰な領域のエピ層を除去する方法を採用してもよい。  
なお、ドリフト領域１１については、エピタキシャル成長法のほか、熱拡散法によって形成してもよい。
【００３５】
図５は、第１実施形態に係る半導体装置の製造過程を説明するための模式図であり、（ａ）は、斜視模式図、（ｂ）は、（ａ）のＹ−Ｙ’断面模式図である。
【００３６】
図５に示すように、トレンチ１１ｔが露出するように、マスク部材８１をドレイン層１０上およびドリフト領域１１上に選択的に形成する。あるいは、マスク部材８１については、半導体層の主面に一様に形成されたマスク部材をリソグラフィ等を用いてパターニングしてもよい。マスク部材８１の材質は、例えば、酸化シリコン（ＳｉＯ２）である。続いて、トレンチ１１ｔの内壁に露出したドリフト領域１１に、例えば、ボロン（Ｂ）等の不純物を注入する。不純物の注入は、イオン注入に従う。
【００３７】
このイオン注入では、ドレイン層１０の主面に対して垂直な方向の基準軸９５から、角度θ（ティルト角θ）分を傾けて、トレンチ１１ｔの内壁に露出したたドリフト領域１１に不純物を注入する。角度θは、例えば、２°〜１０°であり、より好ましくは７°である。
【００３８】
このイオン注入では、トレンチ１１ｔの内側面において一部の不純物が内側面に注入されるとともに、他の不純物についてはトレンチ１１ｔの内側面で繰り返し跳撥して、やがてトレンチ１１ｔの底面に到達する。その結果、トレンチ１１ｔが高アスペクト比であっても、トレンチ１１ｔの内側面のみならず、トレンチ１１ｔの底面であるドリフト領域１１の表面に不純物が高濃度で注入される。
【００３９】
また、このイオン注入では、いわゆるカウンタイオン注入を行う。例えば、ｎ形のドリフト領域１１の導電形をｐ形に反転させる程度のｐ形不純物（ボロン（Ｂ）等）の量をドリフト領域１１の表面に注入する。すなわち、ドリフト領域１１の表面に含まれるｎ形の不純物数を上回る数のｐ形の不純物をドリフト領域１１の表面に注入する。
【００４０】
この段階でのイオン注入条件は、以下の通りである。  
イオン注入条件の設定は、トレンチの形状、表面粗さ、その後の熱処理条件などを考慮して決定される。例えば、プロセスシミュレータ、実際の試行での試行錯誤実験により、十分な予備データを取得して決定される。
【００４１】
一例として、イオン種：Ｂ＋、加速電圧：１ＭｅＶ、ドーズ量：３×１０１５（ａｔｏｍｓ／ｃｍ２）、ティルト角θ：７°である。
【００４２】
トレンチ１１ｔの底部への不純物の侵入深さは、１．７６μｍであり、トレンチ１１ｔ側壁への推定侵入深さは、０．２１μｍ（＝１．７６μｍ×ｓｉｎ７°）である。その後の熱拡散によって、トレンチ１１ｔ側壁のベース領域１２の推定最終濃度は、１×１０１８（ａｔｏｍｓ／ｃｍ３）になる。
【００４３】
また、別の例として、イオン種：Ｂ＋＋＋（triple charge）、加速電圧：５００ＫｅＶ、ドーズ量：２×１０１５（ａｔｏｍｓ／ｃｍ２）、ティルト角θ：１０°である。この場合、トレンチ１１ｔの底部への不純物の進入深さは、２．３μｍであり、トレンチ１１ｔの側壁への推定侵入深さは、０．４０μｍ（＝２．３μｍ×ｓｉｎ１０°）である。
【００４４】
これにより、トレンチ１１ｔの内壁に露出したドリフト領域１１の露出面には、ベース領域１２が形成される。また、トレンチ１１ｔの底面にまで、不純物が高濃度で注入されるので、トレンチ１１ｔの底面に接するベース領域１２の厚みｄ３は、トレンチ１１ｔの内側面に接するベース領域１２の厚みｄ４よりも厚くなる。
【００４５】
図６は、第１実施形態に係る半導体装置の製造過程を説明するための模式図であり、（ａ）は、斜視模式図、（ｂ）は、（ａ）のＹ−Ｙ’断面模式図である。
【００４６】
図６に示すように、トレンチ１１ｔの内壁に露出したベース領域１２に、例えば、リン（Ｐ）等の不純物を注入する。不純物の注入は、イオン注入に従う。  
このイオン注入では、ドレイン層１０の主面に対して垂直な方向の基準軸９５から、角度θ分を傾けて、トレンチ１１ｔの内壁に露出したベース領域１２に不純物を注入する。θは、例えば、２°〜１０°であり、より好ましくは７°である。
【００４７】
このイオン注入では、トレンチ１１ｔの内側面において一部の不純物が内側面に注入されるとともに、他の不純物についてはトレンチ１１ｔの内側面で繰り返し跳撥して、やがてトレンチ１１ｔの底面に到達する。その結果、トレンチ１１ｔが高アスペクト比であっても、トレンチ１１ｔの底面であるベース領域１２の表面に不純物が高濃度で注入される。
【００４８】
このイオン注入では、カウンタイオン注入を行う。例えば、ｐ形のベース領域１２の導電形をｎ形に反転させる程度のｎ形不純物（リン（Ｐ）、砒素（Ａｓ）等）の量をベース領域１２の表面に注入する。
【００４９】
この段階でのイオン注入条件は、以下の通りである。  
この場合も、イオン注入条件の設定は、トレンチの形状、表面粗さ、その後の熱処理条件などを考慮して決定される。例えば、プロセスシミュレータ、実際の試行での試行錯誤実験により、十分な予備データを取得して決定される。例えば、図３のダイヤグラムのようなフラットな濃度分布を達成するためには、ドーズを分割し、加速電圧を変化させ複数回のイオン注入を行なってもよく、エネルギーを掃引（スープ）させてもよい。
【００５０】
また、図３（ｃ）の最表面に高濃度層を形成するには、Ａｓ等の重イオンを用いるのが好ましい。重イオンを用いれば、浅く侵入されて、その後拡散しないからである。
【００５１】
一例として、イオン種：Ｐ＋、加速電圧：２００ＫｅＶ、ドーズ量：２×１０１７（ａｔｏｍｓ／ｃｍ２）、ティルト角θ：１０°である。この場合、トレンチ１１ｔの底部への不純物の侵入深さは、０．２５μｍであり、トレンチ１１ｔの側壁への推定侵入深さは、０．０４３μｍ（＝０．２５μｍ×ｓｉｎ１０°）である。その後の熱拡散によって、トレンチ１１ｔの側壁のソース領域１４の推定最終濃度は、５×１０１９（ａｔｏｍｓ／ｃｍ３）になる。
【００５２】
また、別の例として、イオン種：Ａｓ＋、加速電圧：２００ＫｅＶ、ドーズ量：８×１０１６（ａｔｏｍｓ／ｃｍ２）、ティルト角θ：７°である。この場合、トレンチ１１ｔの底部への不純物の侵入深さは、０．１１μｍであり、トレンチ１１ｔ側壁への推定侵入深さは、０．０１３μｍ（＝０．１１×ｓｉｎ７°）である。その後の熱拡散によって、トレンチ側壁の最表面のソース領域１４の推定最終濃度は、８×１０１９（ａｔｏｍｓ／ｃｍ３）になる。
【００５３】
これにより、トレンチ１１ｔの内壁に露出したベース領域１２の露出面には、ソース領域１４が形成される。また、トレンチ１１ｔの底面にまで、不純物が高濃度で注入されるので、トレンチ１１ｔの底面に接するソース領域１４の厚みｄ１は、トレンチ１１ｔの内側面に接するソース領域１４の厚みｄ２よりも厚くなる。
【００５４】
また、ソース領域１４と、ベース領域１２と、の間に、ソース領域１４の不純物濃度よりも濃度が低い低ドープ領域１５を形成する。あるいは、図３（ｂ）に示すように、ソース領域１４と、ベース領域１２と、の間に、ベース領域１２の不純物濃度よりも濃度が低い第２導電形の低ドープ領域１５を形成してもよい。さらに、図３（ｃ）に示すように、後工程で形成されるソース電極５０側のソース領域１４の不純物濃度をベース領域１２側のソース領域１４の不純物濃度よりも高くなるように、ソース領域１４を形成してもよい。この後、マスク部材８１を取り除く。マスク部材８１は、例えば、エッチングにより取り除く。マスク部材８１が除去された後、ソース領域１４、低ドープ領域１５、およびベース領域１２の表面が表出する。
【００５５】
このように、図５および図６に示す段階において、トレンチ１１ｔを介して、ドリフト領域１１に、リン（Ｐ）、砒素（Ａｓ）等の不純物が注入され、トレンチ１１ｔの内壁に露出したドリフト領域１１の露出面にソース領域１４が形成されるとともに、トレンチ１１ｔを介して、ドリフト領域１１にボロン（Ｂ）等の不純物が注入され、ソース領域１４と、ドリフト領域１１と、の間に、ベース領域１２が形成される。
【００５６】
第１実施形態では、トレンチ１１ｔの内壁に露出したドリフト領域１１に、ボロン（Ｂ）等の不純物が注入されて、トレンチ１１ｔの内壁に露出したドリフト領域１１の露出面にベース領域１２が形成される。その後、トレンチ１１ｔの内壁に露出したベース領域１２に、リン（Ｐ）、砒素（Ａｓ）等の不純物が注入されて、トレンチ１１ｔの内壁に露出したベース領域１２の露出面にソース領域１４が形成される。
【００５７】
なお、ボロン（Ｂ）、リン（Ｐ）等の不純物をイオン注入する際には、ドリフト領域１１を基準軸９５に対して垂直な方向に回転させてもよい。あるいは、図５（ｂ）または図６（ｂ）の状態から、ドリフト領域１１を基準軸９５に対して垂直な方向に１８０°回転させてイオン注入を行い、さらに、基準軸９５に対して垂直な方向に１８０°回転させてイオン注入を行うプロセスを繰り返し実行してもよい。
【００５８】
次に、ゲート電極２０を形成する過程について説明する。ゲート電極２０の形成過程については、図６（ａ）の領域９１を例に説明する。  
図７は、第１実施形態に係る半導体装置の製造過程を説明するための斜視模式図である。
【００５９】
図７（ａ）に示すように、ゲート電極を形成するためのマスク部材８２を形成する。マスク部材８２の材質は、例えば、酸化シリコン（ＳｉＯ２）である。マスク部材８２から開口されたドリフト領域１１、低ドープ領域１５、ベース領域１２、およびソース領域１４のそれぞれの一部に選択的なエッチング処理を施す。これにより、ドリフト領域１１、ベース領域１２、低ドープ領域１５、およびソース領域１４のそれぞれの一部に、トレンチ（第２トレンチ）２０ｔが形成される。トレンチ２０ｔは、ドレイン層１０の主面に対して略平行な方向に、ソース領域１４の一部から、ソース領域１４の前記一部に隣接するベース領域１２を貫通して、ドリフト領域１１の一部にまで到達している。続いて、トレンチ２０ｔ内を高温下で、酸化性雰囲気に晒す。
【００６０】
酸化性雰囲気に晒すことによって、図７（ｂ）に示すように、トレンチ２０ｔの側面および底面にゲート絶縁膜２１が形成される。続いて、トレンチ２０ｔ内に、ゲート絶縁膜２１を介して、ＣＶＤ（Chemical Vapor Deposition）によってゲート電極２０を形成する。これにより、ベース領域１２、ベース領域１２に低ドープ領域１５を介して隣接するソース領域１４の一部、ベース領域１２を挟みつつソース領域１４の前記一部とは反対側のドリフト領域１１の一部の表面から内部にかけて、トレンチ状のゲート電極２０が形成される。ゲート電極２０の材質は、例えば、ポリシリコン（ｐｏｌｙ−Ｓｉ）である。ゲート電極２０を形成した後、マスク部材８２を除去する。
【００６１】
この後、図１に示すように、ソース領域１４およびベース領域１２に電気的に接続されたソース電極５０と、ドレイン層１０に電気的に接続されるドレイン電極５１と、を形成する。ソース電極５０の材質は、例えば、ｎ形不純物がドープされたポリシリコン、メタルシリサイド等である。ソース電極５０は、ＣＶＤによってトレンチ１１ｔに埋設される。ドレイン電極５１の材質は、例えば、銅（Ｃｕ）である。ドレイン電極５１は、スパッタリングまたはめっきによって形成される。
【００６２】
以上説明した実施形態では、ソース領域１４およびベース領域１２の形成においてエピタキシャル成長法を用いない。すなわち、半導体装置１においては、ソース領域１４およびベース領域１２をイオン注入によって形成している。このため、ソース領域１４およびベース領域１２をエピタキシャル成長法で形成するプロセスに比べ、ソース領域１４およびベース領域１２を低コストで製造できる。
【００６３】
実施形態によれば、イオン注入条件（加速電圧、ドーズ量等）を調整することにより、ドレイン層１０の主面に対して略平行な方向のソース領域１４、低ドープ領域１５、およびベース領域１２の不純物濃度プロファイルをより間便に調整することができる。
【００６４】
例えば、ソース電極５０とソース領域１４とのコンタクト抵抗を下げるために、ソース電極５０側のソース領域１４表面の不純物濃度を簡便に高くすることができる。
【００６５】
エピタキシャル成長によって、このような高濃度のソース領域１４を形成すると、ソース領域１４に結晶欠陥が多く発生する場合がある。例えば、リン（Ｐ）、砒素（Ａｓ）等の不純物の径は、シリコン原子の径とは異なる。このような径の異なる不純物を高い濃度を以て、エピタキシャル成長層に含有させると、エピタキシャル成長層に歪みが生じる場合がある。その結果、エピタキシャル成長では、ソース領域１４が多数の欠陥を含む場合がある。
【００６６】
また、エピタキシャル成長法は、イオン注入法に比べ膜厚や膜質の制御が難しくなる場合がある。例えば、トレンチ深さ方向の膜厚、トレンチ深さ方向の不純物濃度が不均一になる可能性がある。その結果、素子製造が困難になったり、複雑かつ高価な設備投資を要したりする場合がある。また、エピタキシャル成長法は、生産性の低さ、材料コストが高価である理由から、高コスト化を招来する場合がある。
【００６７】
例えば、高濃度の不純物（アクセプタ、ドナー等）をエピタキシャル成長層にドープさせるプロセスでは、垂直に形成されたトレンチ内にエピタキシャル成長層を成長させる際に、トレンチの深さ方向においてエピタキシャル成長層の成長速度が変わったり、エピタキシャル成長層内の不純物濃度が変わったりする場合がある。このため、意図するデバイス構造を形成できない場合がある。このような現象が起きるのは、エピタキシャル成長法で用いられる原料ガス（例えば、シラン系ガス）と、ドーピングガスと、のトレンチ深さ方向の分圧が異なること等が考えられる。
【００６８】
実施形態によれば、予めドリフト領域１１を形成しておき、その後、イオン注入によって、ソース領域１４、ベース領域１２等を形成する。このような方法に従えば、ソース領域１４からベース領域１２への不純物拡散を簡便に抑制することが可能になる。例えば、イオン注入条件（加速電圧、ドーズ量等）を調整することにより、ソース領域１４とベース領域１２との界面近傍のソース領域１４を簡便に下げることが可能になる。また、実施形態によれば、低ドープ領域１５の不純物濃度についても簡便に調整可能である。
【００６９】
また、実施形態によれば、マスク部材８１を設け、トレンチ１１ｔを形成後、ソース領域１４、低ドープ領域１５、およびベース領域１２をイオン注入で一括して形成する。その後、マスク部材８１をソース領域１４、低ドープ領域１５、およびベース領域１２の表面から除去し、ソース領域１４、低ドープ領域１５、およびベース領域１２の表面を表出させるプロセスを経ている。このため、ソース領域１４、低ドープ領域１５、およびベース領域１２を形成後、ソース領域１４、低ドープ領域１５、およびベース領域１２の表面をＣＭＰ（Chemical Mechanical Polishing）で研磨する必要がない。その結果、半導体装置１の製造過程は、より簡便になる。このように、実施形態によれば、低コストで、より良質な半導体装置を製造することができる。
【００７０】
なお、実施形態では、上述した製造過程のほかに、以下に示す製造過程も含まれる。  
例えば、ドレイン層１０と、ドレイン層１０の表面から内部にかけて設けられたドリフト領域１１と、さらに、ドリフト領域１１の表面から内部にかけて設けられたベース領域１２と、を有する半導体基板を予め準備する。ベース領域１２には、その表面から内部に向かって延在するトレンチ１１ｔが延在している。ドレイン層１０、ドリフト領域１１、およびベース領域のそれぞれは、エピタキシャル成長、熱拡散法によって形成される。
【００７１】
次いで、トレンチ１１ｔを介して、ベース領域１２にｎ形の不純物を注入し、トレンチ１１ｔの内壁に露出したベース領域１２の露出面にソース領域を形成する。
【００７２】
この場合のイオン注入でも、カウンタイオン注入が実施される。すなわち、ｐ形のベース領域１２の導電形をｎ形に反転させる程度のｎ形不純物（リン（Ｐ）、砒素（Ａｓ）等）の量をベース領域１２の表面に注入する。このような製造過程によっても、図６（ｂ）に示す半導体層が形成される。
【００７３】
（第２実施形態）
図８は、第２実施形態に係る半導体装置の製造過程を説明するための断面模式図である。
【００７４】
第２実施形態においては、図８（ａ）に示すように、トレンチ１１ｔの内壁に露出したドリフト領域１１に、リン（Ｐ）、砒素（Ａｓ）等の不純物を注入して、トレンチ１１ｔの内壁に露出したドリフト領域の露出面にソース領域１４を形成する。さらに、低ドープ領域１５を形成してもよい。
【００７５】
その後、図８（ｂ）に示すように、トレンチ１１ｔの内壁に露出したソース領域１４を貫通してドリフト領域１１に、ボロン（Ｂ）等の不純物を注入して、ソース領域１４と、ドリフト領域１１と、の間に、ベース領域１２を形成する。  
すなわち、第２実施形態では、ソース領域１４とベース領域１２を形成する手順を、第１実施形態と入れ替えている。このような製造過程でも、半導体装置１を製造することができる。
【００７６】
（第３実施形態）
図９は、第３実施形態に係る半導体装置の製造過程を説明するための斜視模式図である。
【００７７】
第３実施形態においては、図９（ａ）に示すように、半導体基板であるドレイン層１０を準備した後、ドレイン層１０の表面にマスク部材８１を選択的に形成する。
【００７８】
次に、図９（ｂ）に示すように、マスク部材８１から表出されたドレイン層１０をＲＩＥによりエッチングして、ドレイン層１０に、ドレイン層１０の表面から内部に向かって延在するトレンチ（第３トレンチ）１０ｔｂを形成する。
【００７９】
次に、図９（ｃ）に示すように、トレンチ１０ｔｂの内壁に露出したドレイン層１０に、リン（Ｐ）、砒素（Ａｓ）等の不純物を注入して、トレンチ１０ｔｂの内壁に露出したドレイン層１０の露出面に、ドリフト領域１１を形成する。
【００８０】
この後、図５〜図７に示されたプロセスを続ければ、半導体装置１を製造することができる。このような製造過程も、実施形態に含まれる。
【００８１】
（第４実施形態）
図１０は、第３実施形態に係る半導体装置の製造過程を説明するための斜視模式図である。
【００８２】
第４実施形態においては、図１０（ａ）に示すように、第１ドレイン部１０ａの上にドリフト領域１１が形成された半導体積層体を準備する。
【００８３】
次に、図１０（ｂ）に示すように、ドリフト領域１１の表面から内部にかけて延在するトレンチ（第４トレンチ）１１ｔｂを形成する。トレンチ１１ｔｂの深さは、トレンチ１１ｔよりも深く、例えば、２０μｍである。トレンチ１１ｔｂの幅は、０．５μｍである。
【００８４】
次に、図１０（ｃ）に示すように、トレンチ１１ｔｂを介して、リン（Ｐ）、砒素（Ａｓ）等の不純物をドリフト領域１１に注入する。これにより、ドリフト領域１１の表面から底面にかけて第１ドレイン部１０ａに接続された第２ドレイン部１０ｂが形成される。
【００８５】
ドレイン層１０は、第１ドレイン部１０ａと、第２ドレイン部１０ｂと、を含む。第２ドレイン部１０ｂは、第１ドレイン部１０ａに接続され、第１ドレイン部１０ａの主面に対して略垂直に延設されている。この後、トレンチ１１ｔｂには、ポリシリコン、メタルシリサイド等を埋設してもよい。このような製造過程でも、ドレイン層１０の表面から内部にかけてドリフト領域１１が形成された半導体層を形成することができる。  
また、第1、第２実施様態のトレンチ１１ｔと同時にトレンチ１１ｔｂを形成し、ソース領域１４の形成工程と同時に第２ドレイン部１０ｂの形成を行うことも可能である。これらを同時に実施することで、製造工程数は大幅に削減され製造コストが低減する。
【００８６】
以上、具体例を参照しつつ実施形態について説明した。しかし、実施形態はこれらの具体例に限定されるものではない。すなわち、これら具体例に、当業者が適宜設計変更を加えたものも、実施形態の特徴を備えている限り、実施形態の範囲に包含される。前述した各具体例が備える各要素およびその配置、材料、条件、形状、サイズなどは、例示したものに限定されるわけではなく適宜変更することができる。例えば、本実施例ではＭＯＳＦＥＴを例に説明しているが、同様にＩＧＢＴ（Insulated Gate Bipolar Transistor）においても同様に実施が可能である。この場合、ソースはエミッタに、ドレインはコレクタに置き換えられる。
【００８７】
また、前述した各実施形態が備える各要素は、技術的に可能な限りにおいて複合させることができ、これらを組み合わせたものも実施形態の特徴を含む限り実施形態の範囲に包含される。その他、実施形態の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても実施形態の範囲に属するものと了解される。例えば、イオン注入工程の後、適宜加熱処理を施してもよい。
【００８８】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００８９】
１  半導体装置
１０  ドレイン層
１０ａ  第１ドレイン部
１０ｂ  第２ドレイン部
１０ｔ、１０ｔｂ、１１ｔ、１１ｔｂ、２０ｔ  トレンチ
１１  ドリフト領域
１２  ベース領域
１４  ソース領域
１５  低ドープ領域
２０  ゲート電極
２１  ゲート絶縁膜
３０  層間絶縁膜
５０  ソース電極
５１  ドレイン電極
８０、８１、８２  マスク部材
９０、９１  領域
９５  基準軸
θ  角度
【図１】
2012182212.tif 000003
【図２】
2012182212.tif 000004
【図３】
2012182212.tif 000005
【図４】
2012182212.tif 000006
【図５】
2012182212.tif 000007
【図６】
2012182212.tif 000008
【図７】
2012182212.tif 000009
【図８】
2012182212.tif 000010
【図９】
2012182212.tif 000011
【図１０】
2012182212.tif 000012