(57)【要約】【課題】隣接セル間の干渉による閾値電圧分布の幅の拡がりを抑制することのできる不揮発性半導体記憶装置を提供する。【解決手段】制御回路は、ラフ書込み処理、フォギー書込み処理、及びファイン書込み処理を実行可能に構成されている。ラフ書込み処理は、複数の第２閾値電圧分布を与えるべきメモリセルに対して、第１閾値電圧分布を正方向に移動させて第３閾値電圧分布を生成する。フォギー書込み処理は、最終的に第１のデータとなるメモリセルには第３閾値電圧分布を移動させず且つ最終的に第１のデータと異なる第２のデータとなるメモリセルには第１閾値電圧分布又は第３閾値電圧分布を正方向に移動させることにより複数の第４閾値電圧分布を生成する。ファイン書込み処理は、複数の第４閾値電圧分布を正方向に移動させて第２閾値電圧分布を生成する。【選択図】図３
2012094211.tif 000002
【特許請求の範囲】
【請求項１】
上限値が負の値でありデータが消去された消去状態を示す第１閾値電圧分布、及び前記第１閾値電圧分布の上限値よりも下限値が大きくデータが書き込まれた書込み状態を示す複数の第２閾値電圧分布によりデータを記憶可能に構成されたメモリセルを複数配列してなるメモリセルアレイと、
前記メモリセルを制御する制御回路と
を備え、
前記制御回路は、
複数の前記第２閾値電圧分布を与えるべきメモリセルに対して、前記第１閾値電圧分布を正方向に移動させて第３閾値電圧分布を生成するラフ書込み処理と、
最終的に第１のデータとなる前記メモリセルには前記第３閾値電圧分布を移動させず且つ最終的に前記第１のデータと異なる第２のデータとなる前記メモリセルには前記第１閾値電圧分布又は前記第３閾値電圧分布を正方向に移動させることにより複数の第４閾値電圧分布を生成するフォギー書込み処理と、
複数の前記第４閾値電圧分布を正方向に移動させて複数の前記第２閾値電圧分布を生成するファイン書込み処理とを実行可能に構成されている
ことを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記制御回路は、
前記ファイン書込み処理が終了した第１メモリセルから第１方向に３つ離れた第２メモリセルに前記ラフ書込み処理を行ない、その後前記第１メモリセルから前記第１方向に２つ離れ且つ前記ラフ書込み処理が完了済みの第３メモリセルにフォギー書込み処理を行い、更にその後前記第１メモリセルから前記第１方向に１つ離れ且つ前記フォギー書込み処理が完了済みの第４メモリセルにファイン書込みを実行するように構成されている
ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
前記メモリセルは、４値のデータを記憶可能に構成され、
複数の前記第２閾値電圧分布及び複数の前記第４閾値電圧分布は、３つの閾値電圧分布から構成され、
前記第１閾値電圧分布には、前記４値のデータのうち１つのデータが割り当てられ、
複数の前記第２閾値電圧分布には、前記４値のデータのうち残りのデータがそれぞれ割り当てられ、
前記制御回路は、前記フォギー書込み処理において、３つの前記第４閾値電圧分布の中で最も低い閾値電圧分布を持つ第４閾値電圧分布を前記第３閾値電圧分布に基づいて生成するように構成されている
ことを特徴とする請求項１又は請求項２記載の不揮発性半導体記憶装置。
【請求項４】
前記メモリセルは、４値のデータを記憶可能に構成され、
複数の前記第２閾値電圧分布及び複数の前記第４閾値電圧分布は、３つの閾値電圧分布から構成され、
前記第１閾値電圧分布には、前記４値のデータのうち１つのデータが割り当てられ、
複数の前記第２閾値電圧分布には、前記４値のデータのうち残りのデータがそれぞれ割り当てられ、
前記制御回路は、３つの前記第４閾値電圧分布の中で２番目に高い閾値電圧分布を持つ第４閾値電圧分布を前記第３閾値電圧分布に基づいて生成するように構成されている
ことを特徴とする請求項１又は請求項２記載の不揮発性半導体記憶装置。
【請求項５】
前記メモリセルは、４値のデータを記憶可能に構成され、
複数の前記第２閾値電圧分布及び複数の前記第４閾値電圧分布は、３つの閾値電圧分布から構成され、
前記第１閾値電圧分布には、前記４値のデータのうち１つのデータが割り当てられ、
複数の前記第２閾値電圧分布には、前記４値のデータのうち残りのデータがそれぞれ割り当てられ、
前記制御回路は、３つの前記第４閾値電圧分布の中で最も高い閾値電圧分布を持つ第４閾値電圧分布を前記第３閾値電圧分布に基づいて生成するように構成されている
ことを特徴とする請求項１又は請求項２記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
明細書の実施の形態は、電気的書き換え可能な不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
ＮＡＮＤ型フラッシュメモリは、モバイル機器などで画像や動画などの大容量のデータを扱う用途の増加と共に需要が急増している。特に、１つのメモリセルに２ビット以上の情報を記憶することのできる多値記憶技術の採用により、小さなチップ面積で、より多くの情報を記憶することが可能となっている。
【０００３】
セルの微細化が進んだ高集積化フラッシュメモリでは、隣接セル間の干渉により、閾値電圧分布の幅（１つの閾値電圧分布の上限と下限の間の幅）が拡がるという問題がある。特に、多値記憶方式を採用した場合には、２値記憶方式と比べて２つの閾値電圧分布の上限と下限との間の間隔を狭く設定することが必要になるため、隣接セル間の干渉がデータの信頼性に大きく影響する。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００４−１９２７８９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明は、隣接セル間の干渉により閾値電圧分布の幅が拡がることを抑制することのできる不揮発性半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【０００６】
一態様に係る不揮発性半導体記憶装置は、メモリセルを複数配列してなるメモリセルアレイと、メモリセルを制御する制御回路とを備える。メモリセルは、第１閾値電圧分布、及び複数の第２閾値電圧分布によりデータを記憶可能に構成されている。第１閾値電圧分布は、上限値が負の値でありデータが消去された消去状態を示す。複数の第２閾値電圧分布は、第１閾値電圧分布の上限値よりも下限値が大きくデータが書き込まれた書込み状態を示す。制御回路は、ラフ書込み処理、フォギー書込み処理、及びファイン書込み処理を実行可能に構成されている。ラフ書込み処理は、複数の第２閾値電圧分布を与えるべきメモリセルに対して、第１閾値電圧分布を正方向に移動させて第３閾値電圧分布を生成する。フォギー書込み処理は、最終的に第１のデータとなるメモリセルには第３閾値電圧分布を移動させず且つ最終的に第１のデータとなるメモリセルには第１閾値電圧分布又は第３閾値電圧分布を正方向に移動させることにより複数の第４閾値電圧分布を生成する。ファイン書込み処理は、複数の第４閾値電圧分布を正方向に移動させて複数の第２閾値電圧分布を生成する。
【図面の簡単な説明】
【０００７】
【図１】第１の実施の形態に係る不揮発性半導体記憶装置（ＮＡＮＤセル型フラッシュメモリ）の概略構成を示す構成図である。
【図２】図１に示すメモリセルアレイ１の構成を示す回路図である。
【図３】第１の実施の形態に係る不揮発性半導体記憶装置の書込み処理を示す概念図である。
【図４】第１の実施の形態に係る不揮発性半導体記憶装置の書込み順を示す図である。
【図５】第２の実施の形態に係る不揮発性半導体記憶装置の書込み処理を示す概念図である。
【図６】第２の実施の形態に係る不揮発性半導体記憶装置の書込み順を示す図である。
【図７】第３の実施の形態に係る不揮発性半導体記憶装置の書込み処理を示す概念図である。
【図８】第３の実施の形態に係る不揮発性半導体記憶装置の書込み順を示す図である。
【発明を実施するための形態】
【０００８】
次に、図面を参照して、実施の形態に係る不揮発性半導体記憶装置について説明する。
【０００９】
［第１の実施の形態］
図１は、第１の実施の形態に係る４値記憶方式を採用した不揮発性半導体記憶装置（４値書込み方式のＮＡＮＤセル型フラッシュメモリ）の構成を示している。この不揮発性半導体記憶装置は、データを記憶するメモリセルＭＣをマトリックス状に配置してなるメモリセルアレイ１を備えている。メモリセルアレイ１は、複数のビット線ＢＬ、複数のワード線ＷＬ、ソース線ＳＲＣ、及び複数のメモリセルＭＣを含む。メモリセルＭＣは、電気的にデータを書き換え可能に構成され、ビット線ＢＬとワード線ＷＬの交点にマトリクス状に配置されている。
【００１０】
メモリセルアレイ１には、ビット線ＢＬの電圧を制御するためのビット線制御回路２、及びワード線ＷＬの電圧を制御するためのワード線制御回路６が接続されている。すなわち、ビット線制御回路２は、ビット線ＢＬを介してメモリセルアレイ１中のメモリセルＭＣのデータを読み出す一方、ビット線ＢＬを介してメモリセルアレイ１中のメモリセルＭＣに制御電圧を印加してメモリセルＭＣに書込みを行う。
【００１１】
ビット線制御回路２には、カラムデコーダ３、データ入出力バッファ４及びデータ入出力端子５が接続されている。メモリセルアレイ１から読み出されたメモリセルＭＣのデータは、データ入出力端子５から外部へ出力される。また、外部からデータ入出力端子５に入力された書込みデータは、カラムデコーダ３によってビット線制御回路２に入力され、指定されたメモリセルＭＣへの書込みが行われる。
【００１２】
また、メモリセルアレイ１、ビット線制御回路２、カラムデコーダ３、データ入出力バッファ４、及びワード線制御回路６は、制御回路７に接続されている。制御回路７は、制御信号入力端子８に入力される制御信号に従い、メモリセルアレイ１、ビット線制御回路２、カラムデコーダ３、データ入出力バッファ４、及びワード線制御回路６を制御するための制御信号を発生させる。また、データ入出力バッファ４には、読み出されたデータに従い、読出し対象とされたブロックが不良ブロックであるか否かを判定する不良ブロック判定回路９が接続されている。
【００１３】
図２は、図１に示すメモリセルアレイ１の構成を示している。メモリセルアレイ１は、図２に示すように、複数のブロックＢにて構成されている。メモリセルアレイ１においては、このブロックＢ単位でデータが消去される。
【００１４】
ブロックＢは、図２に示すように、複数のメモリユニットＭＵを含んで構成されている。１つのメモリユニットＭＵは、直列接続された例えば１６個のメモリセルＭＣ（ＥＥＰＲＯＭ）からなるメモリストリングＭＳと、その両端に接続される第１、第２選択トランジスタＳ１、Ｓ２とにより構成されている。第１選択トランジスタＳ１の一端はビット線ＢＬ０に接続され、第２選択トランジスタＳ２の一端はソース線ＳＲＣに接続されている。ロウ方向に一列に配置されたメモリセルＭＣの制御ゲートはワード線ＷＬ１〜ＷＬ１６のいずれかに共通接続されている。また、ロウ方向に一列に配置された第１選択トランジスタＳ１の制御ゲートはセレクト線ＳＧ１に共通接続され、ロウ方向に一列に配置された第２選択トランジスタＳ２の制御ゲートはセレクト線ＳＧ２に共通接続されている。
【００１５】
また１本のワード線ＷＬに接続された複数のメモリセルＭＣの集合Ｐは、１ページ又は複数ページを構成する。この集合Ｐ毎にデータが書き込まれ、読み出される。
【００１６】
次に、第１の実施の形態に係る４値記憶方式の書込み処理を、図３を参照して説明する。不揮発性半導体記憶装置は、メモリセルＭＣの閾値電圧が、４通りの閾値電圧分布を持ち得るように構成されている。すなわち、メモリセルＭＣは、４値のデータを記憶可能に構成されている。制御回路７は、図３（ａ）〜（ｄ）に示すように消去状態を示す閾値電圧分布Ｅ（第１閾値電圧分布）から最終的に閾値電圧分布Ａ、Ｂ、Ｃ（第２閾値電圧分布）を得る（Ｅ＜Ａ＜Ｂ＜Ｃ）。例えば、閾値電圧分布Ｅ、Ａ、Ｂ、Ｃは、各々データ“１１”、“０１”、“１０”、“００”を示す。
【００１７】
第１の実施の形態において、制御回路７は、図３に示すように、粗い書込みであるラフ書込み処理（図３（ｂ））、フォギー書込み処理（図３（ｃ））、及び正確な書込みであるファイン書込み処理（図３（ｄ））の３段階でデータの書込みを実行する。これにより、制御回路７は、１又は２段階でデータの書込みを実行する場合よりも、隣接セル間の干渉に起因する閾値電圧分布の幅の拡がりを抑制することができる。
【００１８】
ここで、本実施の形態に係る不揮発性半導体記憶装置においては、１ページ毎に一括してデータの書き込みが行われる。すなわち、閾値を移動させるメモリセルＭＣ（書き込みメモリセル）と閾値を移動させないメモリセルＭＣ（非書き込みメモリセル）が存在する。そこで、例えば、書き込みメモリセルに接続されるビット線ＢＬの電位を０Vに、非書き込みメモリセルに接続されるビット線ＢＬの電位を電源電圧Ｖｄｄにすることにより、１ページ毎に一括してデータの書き込みができるようにしている。
【００１９】
はじめに、全てのメモリセルＭＣが消去され閾値電圧分布Ｅ（第１閾値電圧分布）を与えられた初期状態（図３（ａ））から、制御回路７は、ラフ書込み処理（図３（ｂ））を実行する。図３（ｂ）に示すラフ書込み処理は、最終的に得られる閾値電圧分布Ａ、Ｂ、Ｃ（第２閾値電圧分布）のいずれかを与えるべきメモリセルＭＣに対して、閾値電圧分布Ｅを正方向に移動させる。その際に、閾値電圧分布の下限値としてベリファイ電圧ＬＭａＶを用いて閾値電圧分布ＬＭａ（第３閾値電圧分布）を生成する（Ｅ＜ＬＭａ）。
【００２０】
ベリファイ電圧ＬＭａＶは、閾値電圧分布Ｅの上限値とほぼ等しいベリファイ電圧ＥＶよりも大きい。なお、ラフ書込み処理の後、隣接メモリセルへの書き込みが実行されると、その隣接セルからの干渉効果（近接効果）が発生し、閾値電圧分布Ｅ、ＬＭａの幅は、隣接メモリセルへの書き込み動作の実行前に比べて広がる。
【００２１】
次に、制御回路７は、フォギー書込み処理（図３（ｃ））を実行する。フォギー書き込み処理は、ラフ書き込み処理に基づいて得られた閾値電圧分布Ｅ（第１閾値電圧分布）、ＬＭａ（第３閾値電圧分布）に基づいて、最終的に得られる閾値電圧分布Ａ，Ｂ，Ｃ（第２閾値電圧分布）よりもそれぞれ低い閾値電圧分布Ａ’，Ｂ’，Ｃ’（第４閾値電圧分布）を生成する書き込み処理である。図３（ｃ）に示すフォギー書込み処理は、最終的に閾値電圧分布ＡとなるメモリセルＭＣを非書き込みメモリセルとする。すなわち、ビット線ＢＬの電位を閾値電圧分布Ｅと同じ状態（例えば、電源電圧Ｖｄｄ）にする。その結果、最終的に閾値電圧分布ＡとなるメモリセルＭＣの閾値は上昇せず閾値電圧分布ＬＭａにとどまる。一方、フォギー書込み処理は、メモリセルＭＣに最終的に閾値電圧分布Ｂ、Ｃを与えるメモリセルＭＣには、ビット線ＢＬの電位を例えば、０VにしてメモリセルＭＣの閾値を上昇させる。このメモリセルＭＣの閾値の下限を調整する際にそれぞれベリファイ電圧ＬＭａＶと異なるベリファイ電圧ＢＶ’、ＣＶ’を用いて、閾値電圧分布Ｂ’、Ｃ’を生成する（ＬＭａＶ＜ＢＶ’＜ＣＶ’）。なお、フォギー書込みの後、隣接メモリセルへの書き込みが実行されると、その隣接メモリセルからの干渉効果（近接効果）が発生し、これにより閾値電圧分布Ｅ、Ａ’、Ｂ’、Ｃ’の幅は隣接メモリセルへの書き込みの実行前に比べて広がり、閾値電圧分布Ｅ、Ａ’、Ｂ’、Ｃ’は互いに重なり合うようになる。ここで、閾値電圧分布Ｅ、Ａ’、Ｂ’、Ｃ’は互いに重なったとしても、それぞれの閾値電圧分布に対応するデータを一時的に記憶しておくことにより、閾値電圧分布Ｅ、Ａ’、Ｂ’、Ｃ’を判別することは可能である。
【００２２】
そして、制御回路７は、フォギー書込み処理の後、ファイン書込み処理（図３（ｄ））を実行する。図３（ｄ）に示すファイン書込み処理は、閾値電圧分布Ａ’、Ｂ’、Ｃ’を正方向に移動させて、閾値電圧分布Ａ、Ｂ、Ｃの下限値と各々略等しいベリファイ電圧ＡＶ、ＢＶ、ＣＶ（ＡＶ＜ＢＶ＜ＣＶ）を用いて閾値電圧分布Ａ、Ｂ、Ｃを生成する。以上のように、第１の実施の形態においては、閾値電圧分布Ｂ又はＣを生成する場合には、３回の書込み処理が必要とされるが（Ｅ→ＬＭａ→Ｂ’→Ｂ、Ｅ→ＬＭａ→Ｃ’→Ｃ）、閾値電圧分布Ａを生成する場合には、２回の書込み処理しか必要とされない（Ｅ→ＬＭａ（Ａ’）→Ａ）。
【００２３】
このファイン書込み処理後も、隣接セルの干渉（近接効果）により、閾値電圧分布Ｅ、Ａ、Ｂ、Ｃは多少変動するが（図３（ｄ））、書込み手順等を工夫することにより、その変動量を小さくすることができる。
【００２４】
次に、閾値電圧分布の変動を小さくするための書込み手順の一例を、図４を参照して説明する。ここで、便宜上、ワード線ＷＬ１に共通接続されるメモリセルＭＣ１−０、ＭＣ１−１、ＭＣ１−２、…、及びＭＣ１−ｉをメモリセルＭＣ１と総称する。ワード線ＷＬ２に共通接続されるメモリセルＭＣ２−０、ＭＣ２−１、ＭＣ２−２、…、及びＭＣ２−ｉをメモリセルＭＣ２と総称する。以下同様にし、ワード線ＷＬ１６に共通接続されるメモリセルＭＣ１６−０、ＭＣ１６−１、ＭＣ１６−２、…、及びＭＣ１６−ｉをメモリセルＭＣ１６と総称する。ここで、ソース線ＳＲＣに近い側のメモリセルＭＣ１６から順に書込みを行い、ソース線ＳＲＣから一番遠いメモリセルＭＣ１は最後に書き込まれる（図２を参照）。
【００２５】
このようなメモリセルＭＣに、上記のフォギー書込み処理、ファイン書込み処理を行う場合に、図４のような書込み手順を実行することにより、閾値電圧分布の変動を最小限に抑えることができる。なお、以下に示すステップＳ１３、１５、１９のフォギー書込み処理は、上記図３に示した処理と同様に、ラフ書込み処理後の閾値電圧分布ＬＭａを移動させないことにより、閾値電圧Ａ’、Ｂ’、Ｃ’のうち最も閾値電圧値が低い閾値電圧分布Ａ’を生成する。
【００２６】
第１の実施の形態においては、図４に示すように、先ず、メモリセルＭＣ１６に対しラフ書込み処理が実行された後（ステップＳ１１）、メモリセルＭＣ１６に隣接する（メモリセル１つ分だけビット線ＢＬに近い）メモリセルＭＣ１５に対しラフ書込み処理が実行される（ステップＳ１２）。このメモリセルＭＣ１５に対するラフ書き込み処理による近接効果により、メモリセルＭＣ１６は、ラフ書き込み処理後の閾値電圧分布が変動する。
【００２７】
続いて、メモリセルＭＣ１６に対しフォギー書込み処理が実行される（ステップＳ１３）。次に、メモリセルＭＣ１６よりもビット線ＢＬ側にメモリセル２つ分だけ近いメモリセルＭＣ１４に対しラフ書込み処理が実行された後（ステップＳ１４）、メモリセルＭＣ１５に対しフォギー書込み処理が実行される（ステップＳ１５）。このメモリセルＭＣ１４に対するラフ書き込み処理、及びメモリセルＭＣ１５に対するフォギー書き込み処理により、メモリセルＭＣ１６のフォギー書き込み処理後の閾値電圧分布が変動する。
【００２８】
続いて、メモリセルＭＣ１６に対しファイン書込み処理が実行される（ステップＳ１６）。ここで、ステップＳ１５でのフォギー書込み処理は、最終的に閾値電圧分布ＡになるメモリセルＭＣを非書き込みメモリセルとする。その結果、最終的に閾値電圧分布ＡになるメモリセルＭＣの閾値電圧分布ＬＭａは正方向に移動しない。このため、従来のフォギー書き込みに比べ、このメモリセルＭＣ１５へのフォギー書き込み処理がメモリセルＭＣ１６に与える近接効果は小さい。その結果、このファイン書き込み処理により、隣接メモリセルから受けた近接効果の影響を効果的に減殺できる。
【００２９】
ステップＳ１６の後、ファイン書込み処理が終了したメモリセルＭＣ１６から３つ離れたメモリセルＭＣ１３に対しラフ書込み処理が実行される（ステップＳ１７）。このメモリセルＭＣ１３へのラフ書き込み処理は、メモリセルＭＣ１３とメモリセルＭＣ１６との間がメモリセル３つ分離れているので、メモリセルＭＣ１６に対する近接効果は小さい。従って、メモリセルＭＣ１６におけるファイン書き込み処理後の閾値電圧分布の変動を最小限に抑えることができる。
【００３０】
続いてメモリセルＭＣ１４に対しフォギー書込み処理が実行される（ステップＳ１８）。メモリセルＭＣ１４は、メモリセルＭＣ１６とはメモリセルＭＣ２つ分離れている。ここで、この実施の形態でのフォギー書込み処理は、最終的に閾値電圧分布ＡになるメモリセルＭＣを非書き込みメモリセルとする。その結果、最終的に閾値電圧分布ＡになるメモリセルＭＣの閾値電圧分布ＬＭａは正方向に移動しない。このため、従来のフォギー書き込みに比べ、このメモリセルＭＣ１４へのフォギー書き込み処理がメモリセルＭＣ１６に与える近接効果は小さい。
【００３１】
その後、メモリセルＭＣ１５に対してファイン書込み処理が実行される（ステップＳ１９）。
【００３２】
このように、メモリセルＭＣ１５へのラフ書き込み処理及びフォギー書き込み処理は、メモリセルＭＣ１６へのファイン書き込み処理よりも前の段階で実行されるので、メモリセルＭＣ１６で最終的に得られる閾値電圧分布の幅に影響を殆ど与えない。メモリセルＭＣ１６のファイン書き込み後の閾値電圧分布は、隣接するメモリセルＭＣ１５へのファイン書き込み動作と、２つ離れたメモリセルＭＣ１５へのフォギー書き込み動作によってのみ変動を受ける。
【００３３】
その後も、ファイン書込みが終了したメモリセルＭＣｎ（ｎは自然数）からビット線ＢＬの方向に３つ離れたメモリセルＭＣｎ＋３に対しラフ書込み処理が実行された後、ラフ書込み処理が完了済みのメモリセルＭＣｎ＋２に対しフォギー書込み処理が実行される、続いて、フォギー書込み処理が完了済みのメモリセルＭＣｎ＋１に対しファイン書込み処理が実行される、という手順を繰り返す。これにより、ラフ／フォギー／ファイン書込み処理を実行するメモリセルアレイ１において、隣接するメモリセルＭＣの影響を最小限に抑えることができる。
【００３４】
ここで、フォギー書込み処理において、第１の実施の形態のように閾値電圧分布ＬＭａを正方向に移動させることなく、ラフ書込み処理後の閾値電圧分布ＬＭａと異なるように新たに３の閾値電圧分布Ａ’、Ｂ’、Ｃ’を生成する比較例を考える。このような比較例であれば、閾値電圧分布Ａ、Ｂ、Ｃのいずれを生成する場合でも、３回の書込み処理が必要とされる（Ｅ→ＬＭａ→Ａ’→Ａ、Ｅ→ＬＭａ→Ｂ’→Ｂ、Ｅ→ＬＭａ→Ｃ’→Ｃ）。
【００３５】
一方、第１の実施の形態は、ステップＳ１３、Ｓ１５、Ｓ１８のフォギー書込み処理において、ラフ書込み後の閾値電圧分布ＬＭａを移動させないことにより、閾値電圧分布Ａ’を生成する。よって、閾値電圧分布Ｂ又はＣを生成する場合には、３回の書込み処理が必要とされるが（Ｅ→ＬＭａ→Ｂ’→Ｂ、Ｅ→ＬＭａ→Ｃ’→Ｃ）、閾値電圧分布Ａを生成する場合には、２回の書込み処理しか必要とされない（Ｅ→ＬＭａ（Ａ’）→Ａ）。すなわち、第１の実施の形態は、比較例よりも１回少ない書込み処理（比較例のベリファイ電圧Ａ’を省略）により閾値電圧分布Ａを生成することができる。よって、第１の実施の形態は、比較例よりも書込み速度を向上させると共に、隣接セル間の干渉を抑制することができる。
【００３６】
［第２の実施の形態］
次に、第２の実施の形態に係る不揮発性半導体記憶装置について説明する。第２の実施形態は、第１実施の形態と同様の構成を有する一方、その書込み方式は、第１の実施の形態と異なる。よって、以下、図５を参照して、第２の実施の形態に係る不揮発性半導体記憶装置の書込み処理について説明する。
【００３７】
第２の実施の形態において、図５（ｂ）に示すラフ書込み処理は、第１の実施の形態のベリファイ電圧ＬＭａＶより大きいベリファイ電圧ＬＭｂＶを用いて閾値電圧分布Ｅを正方向に移動させて閾値電圧分布ＬＭｂ（ＬＭａ＜ＬＭｂ）を生成する。この点で第２の実施の形態は、第１の実施の形態と異なる。なお、ラフ書込み処理の後、隣接セルの干渉が発生し、閾値電圧分布Ｅ、ＬＭｂの幅は広がる。
【００３８】
また、図５（ｃ）に示すフォギー書込み処理は、最終的に閾値電圧分布ＢになるメモリセルＭＣを非書き込みメモリセルとする。その結果、最終的に閾値電圧分布ＢになるメモリセルＭＣの閾値電圧分布ＬＭｂは正方向に移動せず、閾値電圧分布Ｂ’となる（ＬＭｂ＝Ｂ’）。一方、フォギー書込み処理は、最終的に閾値電圧分布Ａ、ＣとなるメモリセルＭＣを書き込みメモリセルとし、閾値電圧分布Ｅ、ＬＭｂを正方向に移動させて、閾値電圧分布Ａ’、Ｃ’を生成する。その際、それぞれベリファイ電圧ＬＭｂＶと異なるベリファイ電圧ＡＶ’、ＣＶ’を用いて閾値電圧分布Ｅ又はＬＭｂの下限値を設定する。そして、制御回路７は、第１の実施の形態と同様に、ファイン書込み処理（図５（ｄ））を実行する。
【００３９】
次に、閾値電圧分布の変動を小さくするための書込み手順の一例を、図６を参照して説明する。図６に示すように、第２の実施の形態においては、第１の実施の形態と同様のステップＳ１１〜Ｓ１９の処理を実行する。ただし、ステップＳ１３、１５、１８のフォギー書込み処理において、第２の実施の形態は、ラフ書込み処理後の閾値電圧分布ＬＭｂを移動させないことにより、閾値電圧分布Ｂ’を生成する。よって、閾値電圧分布Ｃを生成する場合には、３回の書込み処理が必要とされるが（Ｅ→ＬＭｂ→Ｃ’→Ｃ）、閾値電圧分布Ａ、Ｂを生成する場合には、２回の書込み処理しか必要とされない（Ｅ→Ａ’→Ａ、Ｅ→ＬＭｂ（Ｂ’）→Ｂ）。すなわち、第２の実施の形態は、図６に示す例では、ステップＳ１３、Ｓ１５、Ｓ１８のフォギー書込み処理を改善し、第１の実施の形態と同様の効果を奏することができる。
【００４０】
［第３の実施の形態］
次に、第３の実施の形態に係る不揮発性半導体記憶装置について説明する。第３の実施形態は、第１実施の形態と同様の構成を有する一方、その書込み方式は、第１の実施の形態と異なる。よって、以下、図７を参照して、第３の実施の形態に係る不揮発性半導体記憶装置の書込み処理について説明する。
【００４１】
第３の実施の形態において、図７（ｂ）に示すラフ書込み処理は、第１及び第２の実施の形態のベリファイ電圧ＬＭａＶ、ＬＭｂＶより大きいベリファイ電圧ＬＭｃＶを用いて閾値電圧分布Ｅを正方向に移動させて閾値電圧分布ＬＭｃ（ＬＭｂ＜ＬＭｃ）を生成する。この点で第３の実施の形態は、第１及び第２の実施の形態と異なる。なお、ラフ書込み処理の後、隣接セルの干渉が発生し、閾値電圧分布Ｅ、ＬＭｃの幅は広がる。
【００４２】
また、図７（ｃ）に示すフォギー書込み処理は、最終的に閾値電圧分布ＣになるメモリセルＭＣを非書き込みメモリセルとする。その結果、最終的に閾値電圧分布ＣになるメモリセルＭＣの閾値電圧分布ＬＭｃは正方向に移動せず、閾値電圧分布Ｃ’となる（ＬＭｃ＝Ｃ’）。一方、フォギー書込み処理は、メモリセルＭＣに最終的に閾値電圧分布Ａ、ＢとなるメモリセルＭＣを書き込みメモリセルとし、閾値電圧分布Ｅを正方向に移動させて、閾値電圧分布Ａ’、Ｂ’を生成する。その際、それぞれベリファイ電圧ＬＭｃＶと異なるベリファイ電圧ＡＶ’、ＢＶ’を用いて閾値電圧分布Ｅの下限値を設定する。そして、制御回路７は、第１の実施の形態と同様に、ファイン書込み処理（図７（ｄ））を実行する。
【００４３】
次に、閾値電圧分布の変動を小さくするための書込み手順の一例を、図８を参照して説明する。図８に示すように、第３の実施の形態においては、第１の実施の形態と同様のステップＳ１１〜Ｓ１９の処理を実行する。ただし、ステップＳ１３、１５、１８のフォギー書込み処理において、第３の実施の形態は、ラフ書込み処理後の閾値電圧分布ＬＭｃを移動させないことにより、閾値電圧分布Ｃ’を生成する。よって、閾値電圧分布Ａ、Ｂ又はＣを生成する場合、２回の書込み処理しか必要とされない（Ｅ→Ａ’→Ａ、Ｅ→Ｂ’→Ｂ、Ｅ→ＬＭｃ（Ｃ’）→Ｃ）。すなわち、第３の実施の形態は、図８に示す例では、ステップＳ１３、Ｓ１５、Ｓ１８のフォギー書込み処理を改善し、第１の実施の形態と同様の効果を奏することができる。
【００４４】
以上、本発明のいくつかの実施の形態を説明したが、これらの実施の形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施の形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。例えば、上記実施の形態では、４値記憶方式（２ビット／セル）の不揮発性半導体装置を説明したが、本発明はこれに限定されるものではなく、８値記憶方式などより多ビットの記憶方式にも適用可能であることは言うまでもない。
【符号の説明】
【００４５】
１…メモリセルアレイ、  ２…ビット線制御回路、  ３…カラムデコーダ、  ４…データ入出力バッファ、  ５…データ入出力端子、  ６…ワード線制御回路、  ７…制御回路、  ８…制御信号入力端子、  ９…不良ブロック判定回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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