(57)【要約】【課題】１つの実施形態は、絶縁膜に形成された溝に導電物質を容易に埋め込むことができる半導体装置の製造方法、及びそのような製造方法に適した半導体装置を提供する。【解決手段】１つの実施形態によれば、コンタクトプラグを形成し、コンタクトプラグを覆うエッチングストッパー膜を形成し、エッチングストッパー膜を覆う絶縁膜を形成し、絶縁膜及びエッチングストッパー膜にコンタクトプラグの表面を露出する溝を形成し、エッチングストッパー膜のエッチングレートに対し絶縁膜のエッチングレートの方が高くなる条件で、コンタクトプラグとコンタクトプラグの周辺とを含む領域を選択的にエッチバックし、エッチバックを行った後に溝に導電物質を埋め込んでラインパターンを形成する。【選択図】図５
2012069741.tif 000002
【特許請求の範囲】
【請求項１】
コンタクトプラグを形成し、
前記コンタクトプラグを覆うエッチングストッパー膜を形成し、
前記エッチングストッパー膜を覆う絶縁膜を形成し、
前記絶縁膜及び前記エッチングストッパー膜に前記コンタクトプラグの表面を露出する溝を形成し、
前記エッチングストッパー膜のエッチングレートに対し前記絶縁膜のエッチングレートの方が高くなる条件で、前記コンタクトプラグと前記コンタクトプラグの周辺とを含む領域を選択的にエッチバックし、
前記エッチバックを行った後に前記溝に導電物質を埋め込んでラインパターンを形成する
ことを特徴とする半導体装置の製造方法。
【請求項２】
前記コンタクトプラグの形成では、複数の前記コンタクトプラグを形成し、
前記エッチバックすべき前記領域は、複数の前記コンタクトプラグと複数の前記コンタクトプラグのそれぞれの周辺とを含む
ことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記エッチバックすべき前記領域は、１次元的に配列された複数の前記コンタクトプラグを含む
ことを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項４】
前記エッチバックすべき前記領域は、２次元的に配列された複数の前記コンタクトプラグを含む
ことを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項５】
第１の絶縁膜と、
前記第１の絶縁膜を貫通するコンタクトプラグと、
前記第１の絶縁膜を覆うとともに、前記コンタクトプラグの表面を露出する溝を有する第２の絶縁膜と、
前記溝内に延びたラインパターンと、
を備え、
前記第１の絶縁膜は、
前記溝に沿った方向において前記コンタクトプラグに隣接し、前記コンタクトプラグの表面より低い表面を有する第１の部分と、
前記溝に沿った方向において前記コンタクトプラグの反対側で前記第１の部分に隣接し、前記第一の部分より高い表面を有する第２の部分と、
を有する
ことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置の製造方法、及び半導体装置に関する。
【背景技術】
【０００２】
近年、半導体装置の大容量化・コストダウンの要求に答えるため、素子の微細化が加速している。素子の微細化に伴い、ダブルパターニングなどにより絶縁膜に溝を形成してその溝にメタルを埋め込んで形成する埋め込み型のメタル配線の幅も細くなって来ている。一方、配線抵抗確保（低減）の観点から、埋め込み型のメタル配線の膜厚はある程度確保されている。それに応じて、配線の延びた方向に垂直な断面で見た場合、配線を埋め込むための溝のアスペクト比が高くなるので、絶縁膜に形成された溝への導電物質の埋め込みが不十分になることが懸念される。導電物質の溝への埋め込みが不十分になると、それにより製造される配線（ラインパターン）の信頼性を低下させる可能性がある。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平８−２３６４７７号公報
【特許文献２】特開平６−１４０５１５号公報
【特許文献３】特開２００１−１２７１５６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
１つの実施形態は、例えば、絶縁膜に形成された溝に導電物質を容易に埋め込むことができる半導体装置の製造方法、及びそのような製造方法に適した半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００５】
１つの実施形態によれば、コンタクトプラグを形成し、前記コンタクトプラグを覆うエッチングストッパー膜を形成し、前記エッチングストッパー膜を覆う絶縁膜を形成し、前記絶縁膜及び前記エッチングストッパー膜に前記コンタクトプラグの表面を露出する溝を形成し、前記エッチングストッパー膜のエッチングレートに対し前記絶縁膜のエッチングレートの方が高くなる条件で、前記コンタクトプラグと前記コンタクトプラグの周辺とを含む領域を選択的にエッチバックし、前記エッチバックを行った後に前記溝に導電物質を埋め込んでラインパターンを形成することを特徴とする半導体装置の製造方法が提供される。
【図面の簡単な説明】
【０００６】
【図１】第１の実施形態にかかる半導体装置の構成を示す図。
【図２】第１の実施形態にかかる半導体装置の構成を示す図。
【図３】第１の実施形態にかかる半導体装置の製造方法を示す図。
【図４】第１の実施形態にかかる半導体装置の製造方法を示す図。
【図５】第１の実施形態にかかる半導体装置の製造方法を示す図。
【図６】第１の実施形態にかかる半導体装置の製造方法を示す図。
【図７】第２の実施形態にかかる半導体装置の構成を示す図。
【図８】第２の実施形態にかかる半導体装置の製造方法を示す図。
【発明を実施するための形態】
【０００７】
以下に添付図面を参照して、実施形態にかかる半導体装置を詳細に説明する。なお、これらの実施形態により本発明が限定されるものではない。
【０００８】
（第１の実施形態）
第１の実施形態にかかる半導体装置１の概略構成について図１を用いて説明する。図１は、半導体装置１の概略構成を示す図である。
【０００９】
半導体装置１（図２（ｂ）参照）は、例えば、ＮＡＮＤ型フラッシュメモリである。半導体装置１は、半導体基板１０（図２（ｂ）参照）、複数のワード線（ＷＬ、ＳＧＳ、ＳＧＤ）、メモリセル配列ＭＡ、複数のビット線ＢＬ１〜ＢＬ９、複数のビットコンタクトプラグＢＣ１〜ＢＣ９、ソースコンタクトプラグＳＣを備える。
【００１０】
半導体基板１０には、図１中のＹ方向（以下、単にＹ方向とする）にそれぞれ延びた複数のアクティブエリアＡＡ１〜ＡＡ９が図１中のＸ方向（以下、単にＸ方向とする）に配列されている。複数のアクティブエリアＡＡ１〜ＡＡ９は、素子分離部１１により互いに電気的に分離されている（図２（ｂ）参照）。各アクティブエリアＡＡ１〜ＡＡ９は、メモリストリングとして機能する。
【００１１】
複数のワード線ＷＬは、半導体基板１０の上方に配されている。複数のワード線ＷＬは、それぞれＸ方向に延びているとともに、Ｙ方向に配列されている。複数のワード線ＷＬの＋Ｙ側、−Ｙ側には、それぞれ、選択ゲート線ＳＧＳ、ＳＧＤがＸ方向に延びている。
【００１２】
メモリセル配列ＭＡには、複数のメモリセル（複数のトランジスタ）が２次元状に配列されている。複数のメモリセル（複数のトランジスタ）は、複数のアクティブエリアＡＡ１〜ＡＡ９と複数のワード線ＷＬとの交差する位置に配されている。また、複数の選択トランジスタが、複数のアクティブエリアＡＡ１〜ＡＡ９と選択ゲート線ＳＧＳ、ＳＧＤとの交差する位置に配されている。
【００１３】
複数のビット線ＢＬ１〜ＢＬ９は、半導体基板１０の上方であって（図２（ｂ）参照）、複数のワード線ＷＬの上方に配されている。複数のビット線ＢＬ１〜ＢＬ９は、それぞれＹ方向に延びているとともに、Ｘ方向に配列されている。すなわち、各ビット線ＢＬ１〜ＢＬ９は、半導体基板１０の表面に垂直な方向から見た場合に、対応するアクティブエリアＡＡ１〜ＡＡ９に重なるように延びている。
【００１４】
複数のビットコンタクトプラグＢＣ１〜ＢＣ９は、複数のビット線ＢＬ１〜ＢＬ９の下であって半導体基板１０の上方に配されている（図２（ｂ）参照）。複数のビットコンタクトプラグＢＣ１〜ＢＣ９は、メモリセル配列ＭＡに対する周辺領域ＰＥＡに配されている。各ビットコンタクトプラグＢＣ１〜ＢＣ９は、周辺領域ＰＥＡにおいて、ビット線ＢＬ１〜ＢＬ９をその対応するアクティブエリアＡＡ１〜ＡＡ９へ電気的に接続している。
【００１５】
ソースコンタクトプラグＳＣは、複数のビット線ＢＬ１〜ＢＬ９の下方であって半導体基板１０の上方に配されている。ソースコンタクトプラグＳＣは、メモリセル配列ＭＡに対する周辺領域ＰＥＡと反対側の周辺領域に配されている。ソースコンタクトプラグＳＣは、その周辺領域において、Ｘ方向に延びたソース線（図示せず）を複数のアクティブエリアＡＡ１〜ＡＡ９へ電気的に接続している。なお、ソースコンタクトプラグＳＣは、ビット線ＢＬ１〜ＢＬ９には接続されていない。また、図１においては、ソースコンタクトプラグＳＣは複数のアクティブエリアＡＡ１〜ＡＡ９毎に１つ設けている例を図示しているが、１つのソースコンタクトプラグＳＣを複数のアクティブエリアＡＡ１〜ＡＡ９で共用してもよい。
【００１６】
次に、半導体装置１の周辺領域ＰＥＡにおける構成について図２を用いて説明する。図２（ａ）は、周辺領域ＰＥＡのレイアウト構成を示す平面図である。図２（ｂ）は、図２（ａ）のＡ−Ａ線に沿って切った場合の断面図である。図２（ｃ）は、図２（ａ）のＢ−Ｂ線に沿って切った場合の断面図である。
【００１７】
半導体装置１は、図２（ｂ）に示すように、半導体基板１０、絶縁膜２０、複数のビットコンタクトプラグＢＣ１１〜ＢＣ１９、絶縁膜３０、絶縁膜（第１の絶縁膜）４０、絶縁膜（第２の絶縁膜）５０、複数のビットコンタクトプラグＢＣ１〜ＢＣ９、複数のビット線（ラインパターン）ＢＬ１〜ＢＬ９を備える。
【００１８】
半導体基板１０には、下地領域１２の上に複数のアクティブエリアＡＡ１〜ＡＡ９が配されている。下地領域１２は、第１導電型（例えば、Ｐ型）の不純物を低い濃度で含む半導体（例えば、シリコン）で形成されている。各アクティブエリアＡＡ１〜ＡＡ９は、周辺領域ＰＥＡに配された部分が、第２導電型（例えば、Ｎ型）の不純物を、下地領域１２における第１導電型の不純物の濃度より低い濃度で含む半導体（例えば、シリコン）で形成されている。各アクティブエリアＡＡ１〜ＡＡ９は、半導体基板１０の表面１０ａに露出されている。複数のアクティブエリアＡＡ１〜ＡＡ９は、素子分離部１１により互いに電気的に分離されている。素子分離部１１は、例えば、ＳＴＩ型の構造を有し、例えば、シリコン酸化物で形成されている。
【００１９】
絶縁膜２０は、半導体基板１０の上方に配されている。絶縁膜２０は、複数のコンタクトホールＣＨ１１〜ＣＨ１９を有する。各コンタクトホールＣＨ１１〜ＣＨ１９は、絶縁膜２０を貫通している。絶縁膜２０は、例えば、シリコン酸化物で形成されている。
【００２０】
複数のビットコンタクトプラグＢＣ１１〜ＢＣ１９は、絶縁膜２０を貫通している。すなわち、各ビットコンタクトプラグＢＣ１１〜ＢＣ１９は、コンタクトホールＣＨ１１〜ＣＨ１９を介して絶縁膜２０を貫通している。これにより、各ビットコンタクトプラグＢＣ１１〜ＢＣ１９は、ビットコンタクトプラグＢＣ１〜ＢＣ９を介して、アクティブエリアＡＡ１〜ＡＡ９とそれに対応するビット線ＢＬ１〜ＢＬ９とを電気的に接続している。各ビットコンタクトプラグＢＣ１１〜ＢＣ１９は、例えば、タングステンなどの金属で形成されている。
【００２１】
絶縁膜３０は、半導体基板１０の上方に配され、絶縁膜２０を覆っている。絶縁膜３０は、複数のコンタクトホールＣＨ１〜ＣＨ９を有する。各コンタクトホールＣＨ１〜ＣＨ９は、絶縁膜３０を貫通している。絶縁膜３０は、例えば、シリコン酸化物で形成されている。
【００２２】
絶縁膜４０は、半導体基板１０の上方に配され、絶縁膜３０を覆っている。絶縁膜４０は、所定のエッチング条件において絶縁膜５０に対してエッチングレートを大幅に低くすることが可能な物質で形成されており、例えばシリコン窒化物で形成されている。すなわち、絶縁膜４０は、絶縁膜５０をエッチング加工する際にエッチングストッパー膜として機能する膜である。
【００２３】
絶縁膜４０は、図１（ｃ）に示すように、第１の部分４１及び第２の部分４２を有する。第１の部分４１は、例えば溝ＴＲ６に沿った方向においてビットコンタクトプラグＢＣ６の両側でビットコンタクトプラグＢＣ６に隣接している。第１の部分４１は、ビットコンタクトプラグＢＣ６の表面ＢＣ６ａより低い表面４１ａを有する。第２の部分４２は、例えば溝ＴＲ６に沿った方向においてビットコンタクトプラグＢＣ６の反対側で第１の部分４１に隣接している。第２の部分４２は、表面４１ａより高い高さ、望ましくはビットコンタクトプラグＢＣ６の表面ＢＣ６ａに等しい高さの表面４２ａを有する。ビットコンタクトプラグＢＣ６の両側に配された２つの第１の部分４１は、溝ＴＲ６に沿った方向における長さが略等しい。
【００２４】
絶縁膜５０は、図２（ｂ）に示すように、半導体基板１０の上方に配され、絶縁膜４０を覆っている。絶縁膜５０は、複数の溝ＴＲ１〜ＴＲ９を有する。各溝ＴＲ１〜ＴＲ９は、絶縁膜５０を貫通しビットコンタクトプラグＢＣ１〜ＢＣ９の表面を露出している。各溝ＴＲ１〜ＴＲ９は、アクティブエリアＡＡ１〜ＡＡ９の上方において、アクティブエリアＡＡ１〜ＡＡ９に沿った方向（図１参照）に延びている。絶縁膜５０は、例えば、シリコン酸化物で形成されている。
【００２５】
なお、絶縁膜４０は、絶縁膜３０の側に、コンタクトホールＣＨ１〜ＣＨ９に対応した（例えば、整合した）開口を有するとともに、絶縁膜５０の側に、溝ＴＲ１〜ＴＲ９に対応した（例えば、整合した）溝を有する。以下では、コンタクトホールＣＨ１〜ＣＨ９とそれに対応した絶縁膜４０における開口とで形成されるコンタクトホールを、コンタクトホールＣＨ１〜ＣＨ９として説明する。また、溝ＴＲ１〜ＴＲ９とそれに対応した絶縁膜４０における溝とで形成される溝を、溝ＴＲ１〜ＴＲ９として説明する。
【００２６】
複数のビットコンタクトプラグＢＣ１〜ＢＣ９は、絶縁膜３０及び絶縁膜４０を貫通している。すなわち、各ビットコンタクトプラグＢＣ１〜ＢＣ９は、コンタクトホールＣＨ１〜ＣＨ９を介して絶縁膜３０及び絶縁膜４０を貫通している。これにより、各ビットコンタクトプラグＢＣ１〜ＢＣ９は、ビットコンタクトプラグＢＣ１１〜ＢＣ１９を介して、アクティブエリアＡＡ１〜ＡＡ９とそれに対応するビット線ＢＬ１〜ＢＬ９とを電気的に接続している。各ビットコンタクトプラグＢＣ１〜ＢＣ９は、例えば、タングステンなどの金属で形成されている。
【００２７】
複数のビット線ＢＬ１〜ＢＬ９のそれぞれは、溝ＴＲ１〜ＴＲ９内に延びている。すなわち、各ビット線ＢＬ１〜ＢＬ９は、アクティブエリアＡＡ１〜ＡＡ９の上方において、アクティブエリアＡＡ１〜ＡＡ９に沿った方向（図１参照）に延びている。各ビット線ＢＬ１〜ＢＬ９は、ビットコンタクトプラグＢＣ１〜ＢＣ９及びビットコンタクトプラグＢＣ１１〜ＢＣ１９を介して、対応するアクティブエリアＡＡ１〜ＡＡ９に電気的に接続されている。各ビット線ＢＬ１〜ＢＬ９は、例えば、銅を主成分とする金属で形成されている。なお、各ビット線ＢＬ１〜ＢＬ９は、例えば、銅、銀、タングステン、及びアルミニウムのいずれかを主成分とする金属で形成されていても良い。
【００２８】
次に、第１の実施形態にかかる半導体装置１の製造方法について図３〜図６を用いて説明する。図３（ａ）〜図４（ｃ）、図５（ｂ）、（ｃ）、図６（ａ）〜（ｃ）は、半導体装置１の製造方法を示す工程断面図であり、図２（ｂ）に対応した断面図である。図５（ａ）は、図６（ａ）に示す工程の平面図である。図５（ｂ）は、図５（ａ）のＣ−Ｃ線に沿って切った場合の断面図である。図５（ｃ）は、図５（ａ）のＤ−Ｄ線に沿って切った場合の断面図である。
【００２９】
図３（ａ）に示す工程では、半導体基板１０（図２（ｂ）参照）を準備する。すなわち、複数のアクティブエリアＡＡ１〜ＡＡ９を互いに分離するように、半導体基板１０における下地領域１２の上に素子分離部１１を形成する。下地領域１２は、第１導電型（例えば、Ｐ型）の不純物を低い濃度で含む半導体（例えば、シリコン）で形成する。各アクティブエリアＡＡ１〜ＡＡ９における周辺領域ＰＥＡに配された部分は、第２導電型（例えば、Ｎ型）の不純物を下地領域１２における第１導電型の不純物の濃度より低い濃度で含む半導体（例えば、シリコン）で形成する。素子分離部１１は、例えば、ＳＴＩ型の構造で形成され、例えば、シリコン酸化物で形成される。
【００３０】
半導体基板１０の上に所定の層を形成した後に、ＣＶＤ法などにより、その所定の層を覆うように絶縁膜２０ｉを形成する。絶縁膜２０ｉは、例えば、シリコン酸化物で形成する。そして、リソグラフィ法及びドライエッチング法などにより絶縁膜２０ｉをエッチング加工して、絶縁膜２０をそれぞれ貫通する複数のコンタクトホールＣＨ１１〜ＣＨ１９を形成する。そして、スパッタ法などにより各コンタクトホールＣＨ１１〜ＣＨ１９に導電物質（例えば、タングステン）が埋め込まれ、ＣＭＰ法などにより絶縁膜２０の表面を露出させることにより、ビットコンタクトプラグＢＣ１１〜ＢＣ１９が形成される。
【００３１】
さらに、ＣＶＤ法などにより、絶縁膜２０及び複数のコンタクトホールＣＨ１１〜ＣＨ１９を覆うように絶縁膜３０ｉを形成する。絶縁膜３０ｉは、例えば、シリコン酸化物で形成する。
【００３２】
図３（ｂ）に示す工程では、リソグラフィ法及びドライエッチング法などにより絶縁膜３０ｉをエッチング加工して、絶縁膜３０ｊをそれぞれ貫通する複数のコンタクトホールＣＨ１〜ＣＨ９を形成する。
【００３３】
図３（ｃ）に示す工程では、スパッタ法などにより、導電物質（例えば、タングステン）６０を全面に堆積する。これにより、導電物質６０を複数のコンタクトホールＣＨ１〜ＣＨ９に埋め込んで、コンタクトホールＣＨ１〜ＣＨ９内に複数のビットコンタクトプラグＢＣ１〜ＢＣ９が形成される。
【００３４】
図４（ａ）に示す工程では、ＣＭＰ法などにより、絶縁膜３０ｊの表面が露出されさらに絶縁膜３０ｊの上部が除去されるように研磨する。これにより、導電物質６０のうち絶縁膜３０ｊの表面を覆っていた部分が除去されるとともに、コンタクトホールＣＨ１〜ＣＨ９内に複数のビットコンタクトプラグＢＣ１〜ＢＣ９が残される。このとき、ビットコンタクトプラグＢＣ１〜ＢＣ９（タングステン）と絶縁膜３０（シリコン酸化物）との研磨レートの差により、研磨が完了した状態において、ビットコンタクトプラグＢＣ１〜ＢＣ９の表面が絶縁膜３０の表面より若干高くなる。
【００３５】
図４（ｂ）に示す工程では、ＣＶＤ法などにより、絶縁膜３０及び複数のビットコンタクトプラグＢＣ１〜ＢＣ９を覆うように絶縁膜（エッチングストッパー膜）４０ｉを形成する。絶縁膜４０ｉは、所定のエッチング条件において絶縁膜５０ｉに対してエッチングレートを大幅に低くすることが可能な物質で形成されており、例えばシリコン窒化物で形成されている。すなわち、絶縁膜４０ｉは、絶縁膜５０ｉをエッチング加工する際にエッチングストッパー膜として機能する膜である。
【００３６】
次に、ＣＶＤ法などにより、絶縁膜４０ｉを覆うように絶縁膜５０ｉを形成する。絶縁膜５０ｉは、例えば、シリコン酸化物で形成する。
【００３７】
図４（ｃ）に示す工程では、リソグラフィ法及びドライエッチング法などにより絶縁膜４０ｉ及び絶縁膜５０ｉをエッチング加工して、絶縁膜４０ｊ及び絶縁膜５０ｊに複数の溝ＴＲ１〜ＴＲ９を形成する。各溝ＴＲ１〜ＴＲ９は、絶縁膜５０ｊを貫通し、その対応するビットコンタクトプラグＢＣ１〜ＢＣ９の表面を露出するように形成する。各溝ＴＲ１〜ＴＲ９は、アクティブエリアＡＡ１〜ＡＡ９の上方において、アクティブエリアＡＡ１〜ＡＡ９に沿った方向（図１参照）に延びるように形成する。このとき、各溝ＴＲ１〜ＴＲ９の深さは、一様な深さＤ２になっている。すなわち、各溝ＴＲ１〜ＴＲ９の底面とビットコンタクトプラグＢＣ１〜ＢＣ９の表面とは、ほぼ連続した面を形成している。
【００３８】
なお、溝ＴＲ１〜ＴＲ９を形成するためのエッチング加工は、ダブルパターニングにより行ってもよい。
【００３９】
図５（ａ）〜（ｃ）及び図６（ａ）に示す工程では、絶縁膜５０ｊの上に、領域ＥＲ１及び領域ＥＲ２をそれぞれ選択的に露出する開口ＲＰ１及びＲＰ２を有するレジストパターンＲＰを形成する。
【００４０】
領域ＥＲ１は、図５（ａ）に示すように、複数のビットコンタクトプラグＢＣ２、ＢＣ４、ＢＣ６、ＢＣ８と、複数のビットコンタクトプラグＢＣ２、ＢＣ４、ＢＣ６、ＢＣ８のそれぞれの周辺とを含む領域である。複数のビットコンタクトプラグＢＣ２、ＢＣ４、ＢＣ６、ＢＣ８は、複数のビットコンタクトプラグＢＣ１〜ＢＣ９のうち、Ｘ方向にそって１次元的に配列されたビットコンタクトプラグである。すなわち、領域ＥＲ１は、溝と交差する方向（ビット線と交差する方向）に沿って１次元的に配列された複数のビットコンタクトプラグＢＣ２、ＢＣ４、ＢＣ６、ＢＣ８を含むように、溝と交差する方向に沿って延びた領域である。
【００４１】
領域ＥＲ２は、図５（ａ）に示すように、複数のビットコンタクトプラグＢＣ１、ＢＣ３、ＢＣ５、ＢＣ７、ＢＣ９と、複数のビットコンタクトプラグＢＣ１、ＢＣ３、ＢＣ５、ＢＣ７、ＢＣ９のそれぞれの周辺とを含む領域である。複数のビットコンタクトプラグＢＣ１、ＢＣ３、ＢＣ５、ＢＣ７、ＢＣ９は、複数のビットコンタクトプラグＢＣ１〜ＢＣ９のうち、Ｘ方向にそって１次元的に配列されたビットコンタクトプラグである。すなわち、領域ＥＲ２は、溝と交差する方向（ビット線と交差する方向）に沿って１次元的に配列された複数のビットコンタクトプラグＢＣ１、ＢＣ３、ＢＣ５、ＢＣ７、ＢＣ９を含むように、溝と交差する方向に沿って延びた領域である。
【００４２】
次に、レジストパターンＲＰをマスクとしてドライエッチング法によるエッチバックを行う。これにより、図５（ｂ）に示すように、溝ＴＲ１〜ＴＲ９内では、その底面を構成する絶縁膜４０ｊ（図４（ｃ）参照）における開口ＲＰ１及びＲＰ２で露出された部分がエッチング深さＥＤｂだけエッチバックされる。エッチバックされた部分（図２（ｃ）に示す第１の部分４１）の表面の高さは、その隣接する部分（図２（ｃ）に示す第２の部分４２）に比べてエッチング深さＥＤｂだけ低くなる。一方、図５（ｃ）に示すように、絶縁膜５０ｊにおける溝ＴＲ１〜ＴＲ９の間の部分では、開口ＲＰ１及びＲＰ２で露出された部分がエッチング深さＥＤａだけエッチバックされる。エッチバックされた部分５０ｊ１、５０ｊ２の表面の高さが選択的にエッチング深さＥＤａだけ低くなる（図６（ａ）参照）。
【００４３】
このとき、上記のように、絶縁膜４０（例えば、シリコン窒化物）は、絶縁膜５０ｋ（例えば、シリコン酸化物）に対してエッチングレートを大幅に低くすることが可能な物質で形成されているので、
ＥＤａ＞ＥＤｂ・・・数式１
の関係にある。このとき、図５（ｂ）に示すように、例えば溝ＴＲ６内における第１の部分４１の深さをＤ１、第２の部分４２の深さをＤ２とすると、
Ｄ１＝Ｄ２−ＥＤａ＋ＥＤｂ・・・数式２
の関係にある。数式１及び２により、
Ｄ１＜Ｄ２・・・数式３
の関係が導ける。溝ＴＲ６の幅Ｗが第１の部分４１と第２の部分４２とで略同じであるので、溝ＴＲ６の長手方向に垂直な断面におけるアスペクト比（深さ／幅）は、数式３により、
Ｄ１／Ｗ＜Ｄ２／Ｗ・・・数式４
の関係になる。すなわち、溝ＴＲ６内におけるビットコンタクトプラグＢＣ６近傍の部分のアスペクト比が選択的に低くなっている。
【００４４】
図６（ｂ）に示す工程では、スパッタ法などにより、導電物質（例えば、銅）７０を全面に堆積する。これにより、導電物質７０が複数の溝ＴＲ１〜ＴＲ９に埋め込まれ、溝ＴＲ１〜ＴＲ９内に複数のビット線ＢＬ１〜ＢＬ９が形成される。なお、導電物質７０は、例えば、銅、銀、タングステン、及びアルミニウムのいずれかを主成分とする金属で形成しても良い。
【００４５】
図６（ｃ）に示す工程では、ＣＭＰ法などにより、絶縁膜５０ｋの表面が露出されさらに絶縁膜５０ｋの上部が研磨深さＰＤ１だけ除去されるように研磨する。これにより、導電物質７０のうち絶縁膜５０ｋの表面を覆っていた部分が除去されるとともに、溝ＴＲ１〜ＴＲ９内に複数のビット線ＢＬ１〜ＢＬ９が残される。このとき、絶縁膜５０ｋの研磨深さＰＤ１が、エッチバックされた際の絶縁膜５０ｊのエッチング深さＥＤａより大きくなるように、研磨が行われる。これにより、研磨後の絶縁膜５０の表面は、エッチバックされた部分５０ｊ１、５０ｊ２（図５（ｂ）、（ｃ）参照）とエッチバックされていない部分との段差（図６（ｂ）に示す実線部分と破線部分との段差）による影響が低減された平坦な表面となる。
【００４６】
ここで、仮に、図４（ｃ）に示す工程の後に、図５（ａ）〜（ｃ）及び図６（ａ）に示す工程を行わずに図６（ｂ）に示す工程を行う場合を考える。この場合、図４（ｃ）に示すように、各溝ＴＲ１〜ＴＲ９は、その全体が一様な深さＤ２になっており長手方向に垂直な断面のアスペクト比が大きなＤ２／Ｗになっている。図６（ｂ）に示す工程では、この一様な大きさのアスペクト比Ｄ２／Ｗを有する各溝ＴＲ１〜ＴＲ９に導電物質７０を埋め込んでビット線ＢＬ１〜ＢＬ９を形成することになる。具体的にいえば、メモリセル配列ＭＡにおけるメモリセルのＸ方向の配置密度を高めるためには、ビット線ＢＬ１〜ＢＬ９の幅、すなわちビット線ＢＬ１〜ＢＬ９が埋められるべき溝ＴＲ１〜ＴＲ９の幅Ｗは狭いほうが好ましい。ビット線ＢＬ１〜ＢＬ９の幅（すなわち溝ＴＲ１〜ＴＲ９の幅Ｗ）を狭くした場合、ビット線ＢＬ１〜ＢＬ９の抵抗の上昇を抑制するためにビット線ＢＬ１〜ＢＬ９の厚さ（すなわち溝ＴＲ１〜ＴＲ９の深さＤ２）をできるだけ厚くする必要がある。すなわち、ビット線ＢＬ１〜ＢＬ９の抵抗の上昇を抑制するためには、ビット線ＢＬ１〜ＢＬ９が埋められるべき溝ＴＲ１〜ＴＲ９のアスペクト比Ｄ２／Ｗをできるだけ大きくする必要がある。
【００４７】
これについて、本発明者が検討を行ったところ、溝ＴＲ１〜ＴＲ９のアスペクト比Ｄ２／Ｗを大きくしていった場合に、溝ＴＲ１〜ＴＲ９への導電物質７０の埋め込み性の低下が溝ＴＲ１〜ＴＲ９内で一様でなく、ビットコンタクトプラグＢＣ１〜ＢＣ９近傍における埋め込み性の低下が他の部分に比べて顕著に発生することを見出した。すなわち、ビットコンタクトプラグＢＣ１〜ＢＣ９近傍以外の部分の埋め込み性が許容範囲内となる範囲内で溝ＴＲ１〜ＴＲ９のアスペクト比Ｄ２／Ｗを大きくしていった場合でも、溝ＴＲ１〜ＴＲ９内におけるビットコンタクトプラグＢＣ１〜ＢＣ９近傍の部分で埋め込み性が許容範囲外となる可能性がある。一方、ビットコンタクトプラグＢＣ１〜ＢＣ９近傍の部分で埋め込み性が許容範囲内となる範囲内で溝ＴＲ１〜ＴＲ９のアスペクト比Ｄ２／Ｗを大きくした場合、例えば、溝ＴＲ１〜ＴＲ９の深さＤ２を浅く形成した場合、ビット線ＢＬ１〜ＢＬ９の抵抗が上昇する傾向にある。このように、ビット線ＢＬ１〜ＢＬ９の抵抗の上昇を抑制することと、溝ＴＲ１〜ＴＲ９への導電物質７０の埋め込み性を確保することとは両立が困難な課題である。
【００４８】
あるいは、例えば、溝ＴＲ１〜ＴＲ９の幅Ｗを広くした場合、メモリセル配列ＭＡにおけるメモリセルの配置密度が低下する傾向にある。このように、メモリセル配列ＭＡにおけるメモリセルの配置密度を高めることと、溝ＴＲ１〜ＴＲ９への導電物質７０の埋め込み性を確保することとは両立が困難な課題である。
【００４９】
それに対して、第１の実施形態では、図４（ｃ）に示す工程の後に、図５（ａ）〜（ｃ）及び図６（ａ）に示す工程を行う。すなわち、絶縁膜４０ｊ及び絶縁膜５０ｊに溝ＴＲ１〜ＴＲ９を形成したあと、ビットコンタクトプラグとビットコンタクトプラグの周辺とを含む領域ＥＲ１、ＥＲ２を選択的にエッチバックする。これにより、数式４に示されるように、溝内におけるビットコンタクトプラグ近傍の部分のアスペクト比が選択的に低くなるので、ビットコンタクトプラグ近傍以外の部分では、アスペクト比を高く維持できる。このため、ビットコンタクトプラグＢＣ１〜ＢＣ９近傍以外の部分の埋め込み性が許容範囲内となる限界付近まで高くしたアスペクト比Ｄ２／Ｗで溝ＴＲ１〜ＴＲ９を形成した場合でも、溝ＴＲ１〜ＴＲ９内におけるビットコンタクトプラグＢＣ１〜ＢＣ９近傍の部分で埋め込み性を許容範囲内に収めることができる。すなわち、ビット線ＢＬ１〜ＢＬ９の抵抗の上昇を抑制することと、溝ＴＲ１〜ＴＲ９への導電物質７０の埋め込み性を確保することとを同時に実現することができる。あるいは、メモリセル配列ＭＡにおけるメモリセルの配置密度を高めることと、溝ＴＲ１〜ＴＲ９への導電物質７０の埋め込み性を確保することを同時に実現することができる。このように、第１の実施形態によれば、溝ＴＲ１〜ＴＲ９に導電物質７０を埋め込んでビット線ＢＬ１〜ＢＬ９を形成する際における製造マージン（溝の加工マージン）を広げることができるので、絶縁膜４０ｊ及び絶縁膜５０ｊに形成された溝ＴＲ１〜ＴＲ９に導電物質７０を容易に埋め込むことができる。この結果、ビットコンタクトプラグ近傍での埋め込み不足による配線のオープン不良等を低減でき、埋め込みで形成されるビット線ＢＬ１〜ＢＬ９の信頼性の低下を抑制できる。
【００５０】
このように製造された半導体装置では、図２（ｃ）に示すように、絶縁膜４０が、溝に沿った方向においてビットコンタクトプラグに隣接しビットコンタクトプラグの表面より低い表面を有する第１の部分４１と、溝に沿った方向においてビットコンタクトプラグの反対側で第１の部分４１に隣接しビットコンタクトプラグの表面に等しい高さの表面を有する第２の部分４２とを有するものになる。すなわち、第１の実施形態によれば、絶縁膜に形成された溝に導電物質を容易に埋め込むことができる製造方法に適した半導体装置を提供できる。
【００５１】
また、この半導体装置では、図２（ｃ）に示すように、例えば、ビット線ＢＬ６が、ビットコンタクトプラグＢＣ６の表面ＢＣ６ａだけでなく、側面上部ＢＣ６ｂにも接触している。これにより、ビット線ＢＬ６のビットコンタクトプラグＢＣ６への接触抵抗を低減することができる。
【００５２】
また、第１の実施形態では、図５（ａ）〜（ｃ）及び図６（ａ）に示す工程において、複数のビットコンタクトプラグと複数のビットコンタクトプラグのそれぞれの周辺とを含む領域ＥＲ１、ＥＲ２を選択的にエッチバックする。これにより、ビット線の幅が狭くなることに伴い複数のビットコンタクトプラグの間隔が狭くなった場合でも、ビットコンタクトプラグとビットコンタクトプラグの周辺とを含む領域を容易にエッチバックすることができる。
【００５３】
特に、図５（ａ）〜（ｃ）及び図６（ａ）に示す工程において、エッチバックすべき各領域ＥＲ１、ＥＲ２は、Ｘ方向に１次元的に配列された複数のビットコンタクトプラグと、そのような複数のビットコンタクトプラグのそれぞれの周辺とを含んでいる。これにより、複数のビットコンタクトプラグの間隔がＸ方向に狭くなった場合でも、上記のように、溝におけるビットコンタクトプラグ近傍の部分の埋め込み性を改善するために必要なエッチバックすべき各領域を確保しながらその面積を小さく抑えることができる。
【００５４】
あるいは、仮に、エッチバックすべき各領域が溝に沿って延びた領域である場合について考える。この場合、溝内におけるビットコンタクトプラグ近傍以外の部分の深さが浅くなり深さの浅い部分が多くなるので、上記のように、ビット線ＢＬ１〜ＢＬ９の抵抗の上昇を抑制することが困難になる。
【００５５】
それに対して、第１の実施形態では、エッチバックすべき各領域が溝に交差する方向に延びた領域である。これにより、溝内におけるビットコンタクトプラグ近傍以外の部分の深さを深く維持しながら、溝内におけるビットコンタクトプラグ近傍の深さを浅くすることができる。これにより、上記のように、ビット線ＢＬ１〜ＢＬ９の抵抗の上昇を抑制することと、溝ＴＲ１〜ＴＲ９への導電物質７０の埋め込み性を確保することとを同時に実現することができる。
【００５６】
また、溝に沿って延びた領域をエッチバックした場合、図６（ｃ）に示す工程で研磨された後の絶縁膜５０の表面が、エッチバックされた部分とエッチバックされていない部分との段差による影響を大きく受けて傾斜した表面となる。
【００５７】
それに対して、第１の実施形態では、エッチバックすべき各領域が溝に交差する方向に延びた領域である。これにより、研磨後の絶縁膜５０の表面を、エッチバックされた部分５０ｊ１、５０ｊ２（図５（ｂ）、（ｃ）参照）とエッチバックされていない部分との段差（図６（ｂ）に示す実線部分と破線部分との段差）による影響が低減された平坦な表面とすることが容易である。
【００５８】
なお、第１の実施形態では、図５（ａ）〜（ｃ）及び図６（ａ）に示す工程において、単一のビットコンタクトプラグとその単一のビットコンタクトプラグの周辺とを含む領域をビットコンタクトプラグごとに選択的にエッチバックしてもよい。
【００５９】
また、半導体装置は、例えば、ＮＯＲ型のフラッシュメモリであってもよい。
【００６０】
（第２の実施形態）
次に、第２の実施形態にかかる半導体装置１００について図７を用いて説明する。図７（ａ）は、半導体装置１００の周辺領域ＰＥＡのレイアウト構成を示す平面図である。図７（ｂ）は、図７（ａ）のＥ−Ｅ線に沿って切った場合の断面図である。以下では、第１の実施形態と異なる点を中心に説明する。
【００６１】
半導体装置１００は、図７（ｂ）に示すように、絶縁膜（第１の絶縁膜）１４０を備える。絶縁膜１４０は、第１の部分１４１ａ、１４１ｂ及び第２の部分４２を有する。ビットコンタクトプラグＢＣ６の両側に配された２つの第１の部分１４１ａ、１４１ｂは、溝ＴＲ６に沿った方向における長さが異なる。図７（ｂ）に示す場合、ビットコンタクトプラグＢＣ６に対して、図７（ｂ）中右側に隣接する第１の部分１４１ａの長さは、図７（ｂ）中左側に隣接する第１の部分１４１ｂの長さより短い。
【００６２】
また、第２の実施形態にかかる半導体装置１００の製造方法が、図８（ａ）〜（ｃ）に示すように、次の点で第１の実施形態と異なる。図８（ａ）は、図６（ａ）に示す工程の平面図である。図８（ｂ）は、図８（ａ）のＦ−Ｆ線に沿って切った場合の断面図である。図８（ｃ）は、図８（ａ）のＧ−Ｇ線に沿って切った場合の断面図である。
【００６３】
図４（ｃ）に示す工程が行われた後、図８（ａ）〜（ｃ）及び図６（ａ）に示す工程が行われる。すなわち、絶縁膜１５０ｊの上に、領域ＥＲ１００を選択的に露出する開口ＲＰ１０１を有するレジストパターンＲＰ１００を形成する。
【００６４】
領域ＥＲ１００は、図８（ａ）に示すように、複数のビットコンタクトプラグＢＣ１〜ＢＣ９と、複数のビットコンタクトプラグＢＣ１〜ＢＣ９のそれぞれの周辺とを含む領域である。複数のビットコンタクトプラグＢＣ１〜ＢＣ９は、Ｘ方向及びＹ方向にそって２次元的に配列されたビットコンタクトプラグである。すなわち、領域ＥＲ１００は、２次元的に配列された複数のビットコンタクトプラグＢＣ２、ＢＣ４、ＢＣ６、ＢＣ８を含むように、溝と交差する方向に沿って延びた領域である。
【００６５】
次に、レジストパターンＲＰ１００をマスクとしてドライエッチング法によるエッチバックを行う。これにより、図８（ｂ）に示すように、溝ＴＲ１〜ＴＲ９内では、その底面を構成する絶縁膜１４０ｊ（図４（ｃ）参照）における開口ＲＰ１０１で露出された部分がエッチング深さＥＤｂ１００だけエッチバックされる。エッチバックされた部分（図７（ｃ）に示す第１の部分１４１ａ、１４１ｂ）の表面の高さは、その隣接する部分（図７（ｃ）に示す第２の部分４２）に比べてエッチング深さＥＤｂ１００だけ低くなる。一方、図８（ｃ）に示すように、絶縁膜１５０ｊにおける溝ＴＲ１〜ＴＲ９の間の部分では、開口ＲＰ１０１で露出された部分がエッチング深さＥＤａ１００だけエッチバックされる。エッチバックされた部分１５０ｊ１の表面の高さが選択的にエッチング深さＥＤａ１００だけ低くなる。
【００６６】
このとき、上記のように、絶縁膜１４０（例えば、シリコン窒化物）は、絶縁膜１５０ｊ（例えば、シリコン酸化物）に対してエッチングレートを大幅に低くすることが可能な物質で形成されているので、
ＥＤａ１００＞ＥＤｂ１００・・・数式５
の関係にある。このとき、図８（ｂ）に示すように、例えば溝ＴＲ６内における第１の部分１４１ａ、１４１ｂの深さをＤ１０１、第２の部分４２の深さをＤ１０２とすると、
Ｄ１０１＝Ｄ１０２−ＥＤａ１００＋ＥＤｂ１００・・・数式６
の関係にある。数式５及び６により、
Ｄ１０１＜Ｄ１０２・・・数式７
の関係が導ける。溝ＴＲ６の幅Ｗが第１の部分１４１ａ、１４１ｂと第２の部分４２とで略同じであるので、溝ＴＲ６の長手方向に垂直な断面におけるアスペクト比（深さ／幅）は、数式７により、
Ｄ１０１／Ｗ＜Ｄ１０２／Ｗ・・・数式４
の関係になる。すなわち、溝ＴＲ６内におけるビットコンタクトプラグＢＣ６近傍の部分のアスペクト比が選択的に低くなっている。
【００６７】
このように、第２の実施形態では、エッチバックすべき各領域ＥＲ１００は、２次元的に配列された複数のビットコンタクトプラグと、そのような複数のビットコンタクトプラグのそれぞれの周辺とを含んでいる。これにより、複数のビットコンタクトプラグの間隔がＸ方向に加えてＹ方向に狭くなった場合でも、上記のように、溝におけるビットコンタクトプラグ近傍の部分の埋め込み性を改善するために必要なエッチバックすべき各領域を確保しながらその面積を小さく抑えることができる。
【００６８】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００６９】
１、１００  半導体装置、１０  半導体基板、１１  素子分離部、１２  下地領域、２０、３０、３０ｉ、３０ｊ、４０、４０ｉ、４０ｊ、５０、５０ｉ、５０ｊ、５０ｋ、１５０ｊ  絶縁膜、４１、１４１ａ、１４１ｂ  第１の部分、４２  第２の部分、６０、７０  導電物質、ＡＡ１〜ＡＡ９  アクティブエリア、ＢＣ１〜ＢＣ９、ＢＣ１１〜ＢＣ１９  ビットコンタクトプラグ、ＢＬ１〜ＢＬ９  ビット線、ＣＨ１〜ＣＨ９、ＣＨ１１〜ＣＨ１９  コンタクトホール、ＥＲ１、ＥＲ２、ＥＲ１００  領域、ＭＡ  メモリセル配列、ＰＥＡ  周辺領域、ＲＰ、ＲＰ１００  レジストパターン、ＳＣ  ソースコンタクトプラグ、ＳＧＤ、ＳＧＳ  選択ゲート線、ＷＬ  ワード線。
【図１】
2012069741.tif 000003
【図２】
2012069741.tif 000004
【図３】
2012069741.tif 000005
【図４】
2012069741.tif 000006
【図５】
2012069741.tif 000007
【図６】
2012069741.tif 000008
【図７】
2012069741.tif 000009
【図８】
2012069741.tif 000010