(57)【要約】【課題】化合物半導体やダイヤモンド等を用いた高性能のパワー半導体素子が搭載された半導体モジュールを安価に得る。【解決手段】この半導体モジュール１０においては、単一のリードフレーム１１上に、同一仕様のダイオードチップ（半導体チップ）１２が４個、縦横に２個ずつ配列されて搭載されている。安価にこの半導体モジュール１０を得るためには、ダイオードチップ１２の歩留まりを高くすることと、無駄な領域を少なくするという２つを両立することが必要である。従って、これを決定するための指数として、チップ歩留まりＹＤｉｅと活性領域面積比ＲＡの積を用いることが有効である。使用するウェハの結晶欠陥密度に応じて、この指数が高くなる、すなわちピークに近くなるチップサイズを設定すれば、高い歩留まりで半導体モジュール１０を得ることができる。【選択図】図１
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【特許請求の範囲】
【請求項１】
同一ウェハから製造された同一仕様の複数の半導体チップを並列に接続した構成を具備する半導体モジュールの設計方法であって、
前記半導体モジュールの許容電流の設定値によって前記複数の半導体チップの総面積を設定する総面積設定工程と、
前記半導体チップにおいて、チップ面積に占める、前記半導体チップの動作における活性領域の面積の比率を活性領域面積比ＲＡとし、
Ａを個々の前記半導体チップのチップ面積、Ｄ０を前記ウェハにおける電気的に活性な結晶欠陥の面密度、αをクラスタ係数として次式で定義されるＹＤｉｅを用い、
【数１】
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ＲＡとＹＤｉｅの積を指数とし、当該指数の値が予め設定された値を超えるように、前記半導体チップの個々の面積Ａ及び前記半導体モジュールに搭載される前記半導体チップの個数を設定するチップ仕様設定工程と、
を具備することを特徴とする、半導体モジュールの設計方法。
【請求項２】
前記チップ仕様設定工程において、Ｄ０を５個／ｃｍ２以下とし、前記指数が０．５以上となるように前記半導体チップの個々の面積Ａを及び前記半導体チップの個数を設定することを特徴とする請求項１に記載の、半導体モジュールの設計方法。
【請求項３】
請求項１又は２に記載の半導体モジュールの設計方法によって設計された半導体チップを並列に接続した構成をリードフレーム上に具備することを特徴とする半導体モジュール。
【請求項４】
前記半導体チップのチップ面積は０．００５ｃｍ２〜０．１４ｃｍ２の範囲であることを特徴とする請求項３に記載の半導体モジュール。
【請求項５】
前記半導体チップのチップ面積は０．０２ｃｍ２〜０．０５ｃｍ２の範囲であることを特徴とする請求項３に記載の半導体モジュール。
【請求項６】
前記半導体チップを４個以上搭載したことを特徴とする請求項３から請求項５までのいずれか１項に記載の半導体モジュール。
【請求項７】
前記半導体チップはダイオードチップであることを特徴とする請求項３から請求項６までのいずれか１項に記載の半導体モジュール。
【請求項８】
前記ウェハは、ＧａＮ、ＡｌＧａＮ、ＳｉＣ、ダイヤモンドのいずれかの単結晶で構成されることを特徴とする請求項３から請求項７までのいずれか１項に記載の半導体モジュール。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、化合物半導体等を用いたパワー半導体チップを搭載する半導体モジュールの設計方法に関する。また、これを用いて得られた半導体モジュールに関する。
【背景技術】
【０００２】
大電流の動作を行うパワー半導体素子として、シリコンで構成されたダイオードやＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ）等が用いられている。これらの素子が搭載された半導体チップは、放熱性の高いリードフレーム等に搭載され、モールドされて半導体モジュールとされる。
【０００３】
こうした半導体モジュールにおいては、複数の半導体チップが単一のリードフレーム上に搭載された形態とされる場合がある。例えば特許文献１に記載の技術においては、複数種類の半導体チップが同一リードフレーム上に搭載され、その配列が工夫されることによって、その製造工程が容易となりかつ小型化が可能となる。
【０００４】
また、特許文献２に記載の技術においては、リードフレーム上の配線構造を最適化することによって、複数の半導体チップ間の接続を容易にし、製造工程を容易にしている。
【０００５】
こうした技術によって、複数の半導体チップを搭載した高機能の半導体モジュールが得られた。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００４−３６３３３９号公報
【特許文献２】特開２００２−１００７１６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
特に高出力用のパワー半導体素子としては、シリコンよりも禁制帯幅が広い、絶縁破壊電界が大きい、等の特長をもつ化合物半導体で形成される素子が有望である。こうした化合物半導体としては、例えばＧａＮやＡｌＧａＮ、ＳｉＣ等が知られている。また、化合物ではないが、ダイヤモンド等も同様である。こうした材料でダイオードやトランジスタ等が形成された場合、前述した半導体材料としての特長から、シリコンよりもより耐圧が高く、より大きな電流を流す動作が可能となる。
【０００８】
しかしながら、シリコンの結晶成長は比較的容易であり、その結晶性を高くすることが容易であるのに対し、こうした化合物半導体、ダイヤモンド等は、その結晶成長が極めて困難であり、結晶性の高いウェハを得ることが困難である。例えば、シリコンではほぼ無欠陥とみなせる３００ｍｍ径のウェハが商業的に得られるのに対して、これらの材料においては、２インチ径のウェハにおいても、無視できない程度の結晶欠陥が存在する。この結晶欠陥のうち、電気的に活性なものは、例えばダイオードにおいては、逆バイアス時のリーク電流の原因となり、高電圧特性の劣化の原因となる。
【０００９】
このため、実際には、化合物半導体やダイヤモンド等を用いたパワー半導体素子において、期待される通りの高性能のものを得ることは困難である。あるいは、これを低コストで得ることは困難である。このため、これらの材料を用いたパワー半導体素子は、シリコンを用いたものと比べて、その普及率が低くなっている。これは、複数の半導体チップを搭載する半導体モジュールにおいても同様である。
【００１０】
すなわち、化合物半導体やダイヤモンド等を用いた高性能のパワー半導体素子が搭載された半導体モジュールを安価に得ることは困難であった。
【００１１】
本発明は、かかる問題点に鑑みてなされたものであり、上記問題点を解決する発明を提供することを目的とする。
【課題を解決するための手段】
【００１２】
本発明は、上記課題を解決すべく、以下に掲げる構成とした。
本発明の半導体モジュールの設計方法は、同一ウェハから製造された同一仕様の複数の半導体チップを並列に接続した構成を具備する半導体モジュールの設計方法であって、前記半導体モジュールの許容電流の設定値によって前記複数の半導体チップの総面積を設定する総面積設定工程と、前記半導体チップにおいて、チップ面積に占める、前記半導体チップの動作における活性領域の面積の比率を活性領域面積比ＲＡとし、Ａを個々の前記半導体チップのチップ面積、Ｄ０を前記ウェハにおける電気的に活性な結晶欠陥の面密度、αをクラスタ係数として次式で定義されるＹＤｉｅを用い、
【数１】
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ＲＡとＹＤｉｅの積を指数とし、当該指数の値が予め設定された値を超えるように、前記半導体チップの個々の面積Ａ及び前記半導体モジュールに搭載される前記半導体チップの個数を設定するチップ仕様設定工程と、を具備することを特徴とする。
本発明の半導体モジュールの設計方法は、前記チップ仕様設定工程において、Ｄ０を５個／ｃｍ２以下とし、前記指数が０．５以上となるように前記半導体チップの個々の面積Ａを及び前記半導体チップの個数を設定することを特徴とする。
本発明の半導体モジュールは、前記半導体モジュールの設計方法によって設計された半導体チップを並列に接続した構成をリードフレーム上に具備することを特徴とする。
本発明の半導体モジュールにおいて、前記半導体チップのチップ面積は０．００５ｃｍ２〜０．１ｃｍ２の範囲であることを特徴とする。
本発明の半導体モジュールにおいて、前記半導体チップのチップ面積は０．０２ｃｍ２〜０．０５ｃｍ２の範囲であることを特徴とする。
本発明の半導体モジュールは、前記半導体チップを４個以上搭載したことを特徴とする。
本発明の半導体モジュールにおいて、前記半導体チップはダイオードチップであることを特徴とする。
本発明の半導体モジュールにおいて、前記ウェハは、ＧａＮ、ＡｌＧａＮ、ＳｉＣ、ダイヤモンドのいずれかの単結晶で構成されることを特徴とする。
【発明の効果】
【００１３】
本発明は以上のように構成されているので、化合物半導体やダイヤモンド等を用いた高性能のパワー半導体素子が搭載された半導体モジュールを安価に得ることができる。
【図面の簡単な説明】
【００１４】
【図１】本発明の実施の形態に係る半導体モジュールの構成を模式的に示す図である。
【図２】チップ歩留まりＹＤｉｅとチップ面積Ａの関係を結晶欠陥密度Ｄ０をパラメータとして示す図である。
【図３】ダイオードチップ（半導体チップ）の構成をチップ面積が小さな場合（ａ）、チップ面積が大きな場合（ｂ）について示す図である。
【図４】ＹＤｉｅ、活性領域面積比ＲＡとチップ面積Ａとの関係を示す図である。
【図５】本発明の実施の形態において用いられる指数とチップ面積との関係を結晶欠陥密度Ｄ０をパラメータとして示す図である。
【図６】本発明の実施の形態に係る半導体モジュール（ダイオード）の順方向特性（ａ）、逆方向特性（ｂ）の一例である。
【発明を実施するための形態】
【００１５】
以下、本発明の実施の形態となる半導体モジュールの設計方法、半導体モジュールについて説明する。この半導体モジュールにおいては、化合物半導体やダイヤモンド等、シリコンよりも禁制帯幅が広く、絶縁破壊電界が大きい材料で構成された半導体チップが複数搭載される。ただし、こうした材料においては、シリコンと同等の結晶性をもったウェハを得ることが困難である。こうした化合物半導体としては、例えばＧａＮやＡｌＧａＮ、ＳｉＣ等がある。あるいは、ダイヤモンドも同様である。また、この半導体チップには、大電力で動作するパワー半導体として、ショットキバリアダイオード（ＳＢＤ）が形成されている。
【００１６】
無欠陥とみなせる、すなわち、結晶欠陥が半導体素子の特性に与える影響が無視できる程度の結晶性をもつシリコンの単結晶ウェハは、ＦＺ（フローティングゾーン）法やＣＺ（チョクラルスキー）法で得られたバルク結晶を切り出すことによって得られている。これに対し、化合物半導体やダイヤモンド等は、こうした結晶成長法を用いて大口径の単結晶ウェハを得ることが極めて困難である。例えばＧａＮやＡｌＧａＮはサファイア等を基板としたヘテロエピタキシャル成長法、ＳｉＣは昇華法、ダイヤモンドは高温高圧合成法等によって得られるが、いずれにおいても、例えば２インチ径のウェハにおいても結晶欠陥は無視できないレベルである。
【００１７】
この設計方法によって得られる半導体モジュール１０の構成を概念的に示した斜視図が図１である。この半導体モジュール１０においては、単一のリードフレーム１１上に、同一仕様のダイオードチップ（半導体チップ）１２が４個、縦横に２個ずつ配列されて搭載されている。個々のダイオードチップ１２の平面形状は正方形である。各ダイオードチップ１２の裏面にはアノード電極が形成され、これらが導電性のリードフレーム１１に接続され、アノード端子として外部に取り出される。一方、各ダイオードチップ１２のカソード電極は、各々の上面において取り出され、共通のカソード端子として外部に取り出される。すなわち、この半導体モジュール１０においては、同一仕様の４個のダイオードチップ１２が並列に接続されて、共通のアノード端子、カソード端子が外部に取り出される。なお、実際には図１の構造はモールド材で封止される。
【００１８】
ダイオードチップ１２は、前記の化合物半導体やダイヤモンド等、シリコンよりも禁制帯幅が広く、絶縁破壊電界が大きい材料で構成され、その表面にショットキー接触が形成されることによってダイオードとして動作する。また、ダイオードチップ１２は、前記の材料で構成された単結晶のウェハをダイシングする（切り出す）ことによって得られる。この際、例えばダイオードチップ１２の大きさは例えば数ｍｍ角であるのに対して、ウェハは２インチ径以上の大きさである。このため、１枚のウェハから多数個の同一仕様のダイオードチップ１２が得られる。
【００１９】
この半導体モジュールの設計方法においては、使用されるウェハの結晶欠陥密度が無視できない程度であることを前提とし、この場合に半導体モジュールを得る際に良好な歩留まりが得られるダイオードチップ１２のサイズ及び個数がこの設計方法によって設定される。こうした結晶欠陥が存在する場合の、半導体チップの歩留まりＹＤｉｅは、例えば「Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｔｅｃｈｎｏｌｏｇｙ  Ｒｏａｄｍａｐ  ｆｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒｓ  ２００７年版  歩留まり改善（ＪＥＩＴＡ  和訳）」に記載されているようなＹＭＤＢ（Ｙｉｅｌｄ  Ｍｏｄｅｌ  ＆  Ｄｅｆｅｃｔ  Ｂｕｄｇｅｔ）モデルを用いて、（２）式で与えられる。
【００２０】
【数２】
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【００２１】
ここで、ＹＳは、システマティック成分に起因する歩留まりであり、例えば使用するステッパにおける重ね合わせ精度等に起因するものである。ＹＲがランダム成分に起因する歩留まりであり、これは主にランダムに分布する結晶欠陥に起因する。Ａはチップ面積である。Ｄ０は、電気的な影響を及ぼす（半導体素子の特性に影響を及ぼす）結晶欠陥の密度（面密度）であり、ウェハ面内でランダムに分布していると仮定している。αはクラスタ係数であり、その値は２程度である。ここで、結晶欠陥の密度は、実験的に得られるウェハのエッチピット密度に対応する。この結晶欠陥のうち、電気的な影響を及ぼす欠陥の割合は例えば１％程度である。このため、Ｄ０はエッチピット密度にこの割合を乗じた値となる。
【００２２】
シリコンでは３００ｍｍ径のウェハにおいてもＤ０〜０とみなせるのに対し、前記の化合物半導体等の単結晶ウェハにおいては、Ｄ０が２個ｃｍ−２〜１００個ｃｍ−２の範囲である場合が多く、このウェハから得られるダイオードチップ１２の歩留まりに対するＤ０の影響は無視できない。Ｄ０がこの範囲にある場合におけるチップ歩留まりＹＤｉｅとチップ面積Ａとの関係を、Ｄ０をパラメータとして図２に示す。ここで、（２）式において、システマティック成分に起因するＹＳ＝１としている。チップ面積が大きくなるに従って、素子領域にこの結晶欠陥が含まれる可能性が高くなり、素子動作に結晶欠陥が影響を与える可能性が高くなるため、歩留まりは低下する。この低下の度合いは、Ｄ０が大きいほど顕著である。すなわち、ウェハ面内でランダムに分布した結晶欠陥による歩留まりは、チップサイズが小さいほど高くなる。例えばＳｉＣを用いてダイオードチップ１２を形成する場合、その結晶欠陥密度Ｄ０は５０個／ｃｍ２程度であり、ダイオードチップ１２の大きさを２ｍｍ角（０．０４ｃｍ２）とした場合、チップ歩留まりは５０％以下となる。この歩留まりは、シリコンを用いた半導体チップと比べると、著しく低い。これは、ＳｉＣを材料としてダイオードチップ１２を製造した場合には、結晶欠陥密度がその歩留まりに及ぼす影響が大きいことを意味する。
【００２３】
一方、ダイオードチップ１２の平面構造を模式的に図３（ａ）（ｂ）上側に示す。ここで、（ａ）はダイオードチップ１２が小さな場合であり、（ｂ）は大きな場合である。ダイオードチップ１２にはショットキー接触が形成されており、これが形成された領域が素子としての活性領域となる。しかしながら、その周囲には、素子の高耐圧化構造を形成する領域、あるいはチップ化のためのダイシングに使用される領域等が必要になり、この領域は動作電流が直接流れることのない非活性領域となる。このダイオードチップ１２の一辺の長さは√（Ａ）であり、この非活性領域は、図３中で斜線部で示されるように、片側でＸの幅となる。活性領域を大きくすることによって、ダイオードの動作電流を大きくすることができるが、このためには、図３（ｂ）のようにチップ面積Ａを大きくすることが必要である。この際、一般には、非活性領域の幅Ｘはダイオードチップ１２の大きさにほとんど依存せず、ほぼ一定となる。ウェハ上においてダイオードチップ１２を配列して製造する際には、図３（ａ）（ｂ）下側に示された形態となる。この場合、ダイオードチップ１２における全体の面積中で活性領域が占める面積の比率（活性領域面積比ＲＡ）は、（３）式で表される。
【００２４】
【数３】
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【００２５】
非活性領域の幅Ｘを２００μｍとした場合におけるこの活性領域面積比ＲＡのチップ面積Ａ依存性を、前記のＹＤｉｅと重ねて図４に示す。活性領域面積比ＲＡが小さいことは、実質的に活性領域として使用される領域が少ないということを意味する。前記の通り、チップサイズが小さくなった場合には、チップ歩留まりＹＤｉｅを大きくすることができる一方で、活性領域面積比ＲＡは小さくなる。すなわち、デバイス動作に直接寄与しない無駄な領域が多くなる。
【００２６】
一方、この半導体モジュール１０がパワー素子として用いられる場合、各ダイオードチップ１２には大電流が流されて使用される。この許容電流は、各ダイオードチップ１２における活性領域（ショットキー接合）の面積で決まり、この面積は、ダイオードチップ１２のサイズ）で決まる。ダイオードチップ１２が小さな場合にこの許容電流を確保するためには、多数のダイオードチップ１２を並列に接続する必要がある。
【００２７】
このため、許容電流値をある値に定めた場合、複数のダイオードチップ１２の総面積が決まる。これを実現するダイオードチップ１２の大きさ、及びこれらを並列に接続する個数は、ダイオードチップ１２の歩留まりという観点からは図２の特性、無駄な領域を少なくするという観点からは図４に示された特性から決定することができる。安価にこの半導体モジュール１０を得るためには、ダイオードチップ１２の歩留まりを高くすることと、無駄な領域を少なくするという２つを両立することが必要である。従って、これを決定するための指数として、チップ歩留まりＹＤｉｅと活性領域面積比ＲＡの積を用いることが有効である。この指数のチップ面積依存性を、結晶欠陥密度Ｄ０をパラメータとして、図５に示す。使用するウェハの結晶欠陥密度に応じて、この指数が高くなる、すなわちピークに近くなるチップサイズを設定すれば、高い歩留まりで半導体モジュール１０を得ることができる。
【００２８】
なお、図５より、指数のピーク値（最大値）自身はＤ０の値に応じて変わり、Ｄ０が大きい場合には小さくなる。しかしながら、Ｄ０が２個ｃｍ−２〜１００個ｃｍ−２の範囲である場合には、チップ面積が０．００５ｃｍ２〜０．１４ｃｍ２の範囲であれば、指数が概ね各特性におけるピークに近い値となる。すなわち、Ｄ０がこの程度の値である場合には、チップ面積を０．００５ｃｍ２（約０．７ｍｍ角）〜０．１４ｃｍ２（約３．８ｍｍ角）程度とすれば、安価に半導体モジュールを得ることができる。
【００２９】
以上より、この半導体モジュール１０の設計方法としては、まず、半導体モジュール１０の規格として、許容電流値を定める。これにより、複数のダイオードチップ（半導体チップ）１２の総面積が決まる（総面積設定工程）
【００３０】
つぎに、ダイオードチップ１２の製造に使用するウェハにおける電気的に活性な結晶欠陥の面密度Ｄ０を求める。これは、例えば結晶欠陥に対応した適切なエッチャントを用いてエッチピット密度を測定することによって測定が可能である。また、非活性領域Ｘの値は、ダイオードチップ１２の高耐圧化外周構造、ダイシングライン幅等によって決定される。これらを用いて、あるチップ面積ＡにおけるＹＤｉｅを（２）式より算出し、ＲＡを（３）式により算出する。そして、ＹＤｉｅとＲＡの積を指数として、この指数が所定の値を超える範囲になるようにチップ面積Ａを設定する（チップ仕様設定工程）。ダイオードチップ１２の総数は、このチップ面積Ａの場合に総面積が総面積設定工程で定められた値となるように、設定される。
【００３１】
以上の設計方法により、半導体モジュール１０におけるダイオードチップ１２の仕様とその数が定まる。図１に示されたように、このダイオードチップ１２をこの数だけリードフレーム１１上に搭載し、アノード電極とカソード電極をそれぞれ並列に接続した構成とれば、この半導体モジュール１０を高い歩留まりで、すなわち、安価に得ることができる。
【００３２】
結晶欠陥が極めて少ないシリコンを用いてダイオードチップを製造した場合には、面積の大きな１個、あるいは２個のダイオードチップを用いて、大電流で駆動することのできる半導体モジュールを安価に得ることができる。これに対して、結晶欠陥密度を小さくすることが困難な化合物半導体やダイヤモンド等を用いてダイオードチップを製造する場合には、個々のダイオードチップ１２のサイズを小さくし、ダイオードチップ１２の数を多く、特に４個以上とした場合に、半導体モジュール１０を安価に得ることができる。
【００３３】
あるいは、結晶欠陥密度が小さな化合物半導体ウェハは、結晶欠陥密度が大きな化合物半導体ウェハよりも高価となる。上記の構造、設計方法によれば、こうした高価なウェハを用いなくとも、大電流で駆動することのできる半導体モジュールを安価に得ることが可能となる。
【００３４】
ダイオードチップ１２における無駄な領域を少なくし、かつ半導体モジュール１０を高い歩留まりで得るためには、指数（ＹＤｉｅとＲＡの積）を大きくすることが好ましいことは明らかであり、例えばこの値を０．５以上とすることが好ましい。しかしながら、このピーク値はＤ０に依存し、Ｄ０が大きい場合には小さくなる。このため、この指数が０．５以上となるチップサイズ（チップ面積）の範囲を充分に広くするためには、Ｄ０は５個／ｃｍ２以下とすることが特に好ましい。この場合、図５におけるＤ０＝５個／ｃｍ２の際の指数をピーク近くの値に保つためには、指数が０．６５以上となるチップ面積の範囲として、０．０２ｃｍ２〜０．０５ｃｍ２が特に好ましい。
【００３５】
なお、図１においては、ダイオードチップ１２を縦横２個ずつ４個配列した構成について記載したが、その配列構成は任意である。この構成は、例えば個々のダイオードチップ１２の放熱等を考慮して設定される。ただし、ダイオードチップ１２の個数が多い場合には、これを２次元配列した構成が、半導体モジュール１０の小型化という観点からは有利である。ダイオードチップ１２のアノード電極とカソード電極をそれぞれ下面、上面に設けた構成であれば、これらを並列に接続する構成とすることも容易である。
【００３６】
なお、上記の例では、半導体チップがＳＢＤチップである場合について記載したが、この他にも、ｐｎ接合ダイオードやトランジスタ等、動作電流（許容電流）がチップサイズで決まる半導体チップを、結晶欠陥密度を小さくすることが困難である材料で製造する場合において、本願発明を同様に適用できることは明らかである。すなわち、小さな面積の半導体チップを多数個並列に接続して半導体モジュールを構成し、半導体チップのチップ面積及び個数を上記の設計方法によって設定することにより、定められた規格電流を流すことのできる半導体モジュールを安価に得ることができる。
【実施例】
【００３７】
一例として、Ｄ０が４０個／ｃｍ２であるＳｉＣウェハを用いてダイオード（半導体モジュール）を製造した例について説明する。許容電流は５０Ａ程度とする。この場合、ダイオードチップの大きさを２ｍｍ角（Ｘ＝２００μｍ）とした。この場合、このチップサイズ（０．０４ｃｍ２）においては、ＹＤｉｅ＝０．３１、ＲＡ＝０．８１となり、Ｄ０＝４０個／ｃｍ２とした場合の指数−チップ面積Ａの関係におけるピークの近くとなる。この大きさのダイオードチップを６個並列とした半導体モジュール（許容電流４８Ａ）の実際の歩留まり（許容電流内で正常な整流動作をした半導体モジュールの収率）は３０％程度であった。図６に、その順方向特性（ａ）、逆方向特性（ｂ）を示す。一方、チップ面積を確保することにより許容電流を５０Ａとした単一のダイオードチップを製造した場合、同様の特性をもったものは得られたものの、その歩留まりは２％程度であった。なお、この実施例においてはＤ０が４０個／ｃｍ２であるが、これを更に小さくした場合には、より高い歩留まりが得られることは明らかである。
【符号の説明】
【００３８】
１０  半導体モジュール
１１  リードフレーム
１２  ダイオードチップ（半導体チップ）
【図１】
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【図３】
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【図６】
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【図２】
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【図４】
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【図５】
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