(57)【要約】【課題】異なる機能を有する素子を積層して形成した半導体装置、又は固体撮像装置において、上下の素子間にシールド層を容易に形成することができる製製造方法を提供する。また、これにより、上下の素子間に発生する電磁波の影響やクロストークの影響を低減された半導体装置又は固体撮像装置を提供する。【解決手段】撮像素子２２は、第１の半導体基板２７と、第１配線層３０と、該第１配線層３０上部に形成された第１金属層３１とを備え、第１の半導体基板２７の裏面側が受光面とされた画素領域が形成されている。ロジック素子２６は、第２の半導体基板４５と、第２配線層４８と、該第２配線層４８上部に形成された第２金属層３２とを備え、画素領域で得られた画素信号を処理する信号処理回路が形成されている。これらの撮像素子２２及びロジック素子２６は、第１金属層３１と第２金属層３２とが接合されるように、互いに積層されている。【選択図】図３
2012094720.tif 000002
【特許請求の範囲】
【請求項１】
第１の半導体基板と、前記第１の半導体基板表面に形成された第１配線層と、該第１配線層上部に形成された第１金属層とを備え、前記第１の半導体基板の裏面側が受光面とされた画素領域が形成された撮像素子と、
第２の半導体基板と、前記第２の半導体基板の表面に形成された第２配線層と、該第２配線層上部に形成された第２金属層とを備え、前記画素領域で得られた画素信号を処理する信号処理回路が形成されたロジック素子であって、前記第１金属層と前記第２金属層とが接合されるように、前記撮像素子に積層されたロジック素子とを備え、
前記第１金属層と前記第２金属層は、前記撮像素子及び前記ロジック素子の接合面を貫通する貫通電極層が形成される領域を除く領域に形成されている
固体撮像装置。
【請求項２】
前記第１金属層と同層の所定の領域に絶縁材料で構成された第１絶縁部が形成され、
前記第２金属層と同層の所定の領域であって、前記第１絶縁部に接する領域に、絶縁材料で構成された第２絶縁部が形成され、
前記第１絶縁部及び第２絶縁部を貫通する貫通電極層が形成されている
請求項１に記載の固体撮像装置。
【請求項３】
前記第１金属層及び前記第２金属層は、接地電位に接続されている
請求項１又は２に記載の固体撮像装置。
【請求項４】
前記撮像素子の受光面側に前記貫通電極層が露出している
請求項２又は３に記載の固体撮像装置。
【請求項５】
前記第１金属層及び／又は前記第２金属層は異なる金属材料からなる積層構造とされている
請求項１〜４のいずれか一項に記載の固体撮像装置。
【請求項６】
前記第１金属層は、強磁性体からなるバリアメタル層を介して第１配線層上部に形成されている
請求項１〜５のいずれか一項に記載の固体撮像装置。
【請求項７】
前記第２金属層は、強磁性体からなるバリアメタル層を介して第２配線層上部に形成されている
請求項１〜６のいずれか一項に記載の固体撮像装置。
【請求項８】
第１の半導体基板と、前記第１の半導体基板表面に形成された第１配線層と、該第１配線層上部に形成された第１金属層とを備え、第１の半導体集積回路が形成された第１の半導体素子と、
第２の半導体基板と、前記第２の半導体基板表面に形成された第２配線層と、該第２配線層上部に形成された第２金属層とを備え、第２の半導体集積回路が形成された第２の半導体素子であって、前記第１金属層と前記第２金属層とが接合されるように前記第１の半導体素子に積層された第２の半導体素子とを備え、
前記第１金属層と前記第２金属層は、前記第１の半導体素子及び前記第２の半導体素子の接合面を貫通する貫通電極層が形成される領域を除く領域に形成されている
る
半導体装置。
【請求項９】
前記第１金属層と同層の所定の領域に絶縁材料で構成された第１絶縁部が形成され、
前記第２金属層と同層の所定の領域であって、前記第１絶縁部に接する領域に、絶縁材料で構成された第２絶縁部が形成され、
前記第１絶縁部及び第２絶縁部を貫通する貫通電極層が形成されている
請求項８に記載の半導体装置。
【請求項１０】
第１の半導体基板表面に第１配線層を形成し、該第１配線層上部に表面が露出する第１金属層を形成して、画素領域を備える撮像素子を形成する工程と、
第２の半導体基板表面に第２配線層を形成し、該第２配線層上部に表面が露出する第２金属層を形成して、前記画素領域で生成された信号電荷を処理する信号処理回路を備えるロジック素子を形成する工程と、
前記撮像素子と前記ロジック素子を、前記第１金属層と前記第２金属層が接合するように積層する工程と、を有し、
前記第１金属層と前記第２金属層は、前記撮像素子及び前記ロジック素子の接合面を貫通する貫通電極層が形成される領域を除く領域に形成する
固体撮像装置の製造方法。
【請求項１１】
前記第１金属層を形成する工程の前に、前記第１の半導体基板上の第１配線層上部の所定の領域に凸状の第１絶縁部を形成する工程を有し、
前記第１金属層は、前記第１絶縁部を形成した後、前記第１絶縁部が形成されていない前記第１配線層上部に、前記第１絶縁部の表面と同一の高さになるように金属材料を埋め込むことにより形成し、
前記第２金属層を形成する工程の前に、前記第２の半導体基板上の第２配線層上部の所定の領域に凸状の第２絶縁部を形成する工程を有し、
前記第２金属層は、前記第２絶縁部を形成した後、前記第２絶縁部が形成されていない前記第２配線層上部に、前記第２絶縁部の表面と同一の高さになるように金属材料を埋め込むことにより形成し、
前記撮像素子と前記ロジック素子とを積層する工程では、前記第１金属層と前記第２金属層が接合すると共に、前記第１絶縁部と前記第２絶縁部が接合するように積層する
請求項１０に記載の固体撮像装置の製造方法。
【請求項１２】
前記撮像素子と前記ロジック素子とを積層した後、前記撮像素子又は前記ロジック素子の表面から、前記第１絶縁部及び前記第２絶縁部を貫通する貫通電極層を形成する工程を有する
請求項１１記載の固体撮像装置の製造方法。
【請求項１３】
前記撮像素子と前記ロジック素子とを積層する前の工程で、前記撮像素子において、前記第１絶縁部表面から所定の深さに貫通する貫通電極層を形成し、
前記ロジック素子において、前記第２絶縁部表面から所定の深さに貫通する貫通電極層を形成し、
前記撮像素子と前記ロジック素子とを積層する工程で、前記撮像素子に形成された貫通電極層と前記ロジック素子に形成された貫通電極層とを接続する
請求項１１記載の固体撮像装置の製造方法。
【請求項１４】
前記第１金属層及び前記第２金属層は、電解めっき法により形成される
請求項１０〜１３のいずれか一項に記載の固体撮像装置の製造方法。
【請求項１５】
第１の半導体基板表面に第１配線層を形成し、該第１配線層上部に表面が露出する第１金属層を形成して、第１の半導体集積回路を備える第１の半導体素子を形成する工程と、
第２の半導体基板表面に第２配線層を形成し、該第２配線層上部に表面が露出する第２金属層を形成して、第２の半導体集積回路を備える第２の半導体素子を形成する工程と、
前記第１の半導体素子と前記第２の半導体素子を、前記第１金属層と前記第２金属層が接合するように積層する工程と、を有し、
前記第１金属層と前記第２金属層は、前記第１の半導体素子及び前記第２の半導体素子の接合面を貫通する貫通電極層が形成される領域を除く領域に形成されている
半導体装置の製造方法。
【請求項１６】
前記第１金属層を形成する工程の前に、前記第１の半導体基板上の第１配線層上部の所定の領域に凸状の第１絶縁部を形成する工程を有し、
前記第１金属層は、前記第１絶縁部を形成した後、前記第１絶縁部が形成されていない前記第１配線層上部に、前記第１絶縁部の表面と同一の高さになるように金属材料を埋め込むことにより形成し、
前記第２金属層を形成する工程の前に、前記第２の半導体基板上の第２配線層上部の所定の領域に凸状の第２絶縁部を形成する工程を有し、
前記第２金属層は、前記第２絶縁部を形成した後、前記第２絶縁部が形成されていない前記第２配線層上部に、前記第２絶縁部の表面と同一の高さになるように金属材料を埋め込むことにより形成し、
前記第１の半導体素子と前記第２の半導体素子とを積層する工程では、前記第１金属層と前記第２金属層が接合すると共に、前記第１絶縁部と前記第２絶縁部が接合するように積層する
請求項１５に記載の半導体装置の製造方法。
【請求項１７】
前記第１の半導体素子と前記第２の半導体素子とを積層した後、前記第１の半導体素子又は前記第２の半導体素子の表面から、前記第１絶縁部及び前記第２絶縁部を貫通する貫通電極層を形成する工程を有する
請求項１６記載の半導体装置の製造方法。
【請求項１８】
前記第１の半導体素子と前記第２の半導体素子とを積層する前の工程で、前記第１の半導体素子において、前記第１絶縁部表面から所定の深さに貫通する貫通電極層を形成し、
前記第２の半導体素子において、前記第２絶縁部表面から所定の深さに貫通する貫通電極層を形成し、
前記第１の半導体素子と前記第２の半導体素子とを積層する工程で、前記第１の半導体素子に形成された貫通電極層と前記第２の半導体素子に形成された貫通電極層とを接続する
請求項１６記載の半導体装置の製造方法。
【請求項１９】
前記第１金属層及び前記第２金属層は、電解めっき法により形成される
請求項１５〜１８のいずれか一項に記載の半導体装置の製造方法。
【請求項２０】
光学レンズと、
第１の半導体基板と、前記第１の半導体基板表面に形成された第１配線層と、該第１配線層上部に形成された第１金属層とを備え、前記第１の半導体基板の裏面側が受光面とされた画素領域が形成された撮像素子と、第２の半導体基板と、前記第２の半導体基板の表面に形成された第２配線層と、該第２配線層上部に形成された第２金属層とを備え、前記画素領域で得られた画素信号を処理する信号処理回路が形成されたロジック素子であって、前記第１金属層と前記第２金属層とが接合されるように、前記撮像素子に積層されたロジック素子とを備え、前記第１金属層と前記第２金属層は、前記撮像素子及び前記ロジック素子の接合面を貫通する貫通電極層が形成される領域を除く領域に形成されている固体撮像装置であって、前記光学レンズに集光された光が入射される固体撮像装置と、
前記固体撮像装置から出力される出力信号を処理する信号処理回路と、
を含む電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、固体撮像装置等の半導体装置とその製造方法、及びこの固体撮像装置を備えたカメラ等の電子機器に関する。
【背景技術】
【０００２】
近年、ＬＳＩ（大規模集積回路）の高集積化によりその内部配線の微細化、多層化が進んでいるが、微細化に伴う半導体製造装置の高価格化がＬＳＩのコストに大きく影響を与えるようになってきた。また、ロジック回路とメモリー、撮像素子等を一つのチップに混載することも行われているが、それぞれのデバイスに要求されるプロセスの特徴を最大限に生かした混載を行うためには、プロセスの複雑化、コスト上昇を避けることができない。
【０００３】
このような状況のもと、単機能（ロジック回路、メモリー、撮像素子）のＬＳＩ同士をウェハーレベル、チップレベルで貼り合わせて積層化することで、高機能なＬＳＩの集積度を犠牲にすることなく、１チップ化することが行われ始めている。絶縁膜同士で貼り合わせて貫通ビアにて、積層したウェハーやチップ間の電気的導通を得る構造に関しての検討も進められている。しかしながら、半導体素子同士を近接させた場合、互いの素子の動作により発生する電磁波の影響、クロストークの問題が発生する。また、互いの素子の動作により発生する熱による誤動作も問題となる。
【０００４】
特に、撮像素子と画像処理素子を積層する場合、画像処理素子の動作による発熱により、撮像素子の暗電流の増加、ホワイトノイズが増加する問題が発生する。また、撮像素子の下にロジック回路（金属配線）がある場合、入射光が配線金属層で反射し、光電変換領域に戻り、撮像性能に影響を与える問題もある。
【０００５】
これらの問題を解決する手法として、特許文献１では、互いの素子間に貫通電極を有する導電性金属板を挟み込む構造を報告している。しかしながら本手法では、製造工程数が増加しコストが上昇するという問題や、素子の微細化への対応が困難であるという問題や、ウェハー・ウェハー接合への適用が困難というような問題がある。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開第４３７９２９５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
上述の点に鑑み、本発明は、異なる機能を有する素子を積層して形成した半導体装置、又は固体撮像装置において、上下の素子間にシールド層を容易に形成することができる製製造方法を提供する。また、これにより、上下の素子間に発生する電磁波の影響やクロストークの影響を低減された半導体装置又は固体撮像装置を提供する。また、その固体撮像装置を用いた電子機器を提供する。
【課題を解決するための手段】
【０００８】
上記課題を解決し、本発明の目的を達成するため、本発明の固体撮像装置は、撮像素子と、ロジック素子とを備える。撮像素子は、第１の半導体基板と、第１の半導体基板表面に形成された第１配線層と、該第１配線層上部に形成された第１金属層とを備え、第１の半導体基板の裏面側が受光面とされた画素領域が形成されている。ロジック素子は、第２の半導体基板と、第２の半導体基板の表面に形成された第２配線層と、該第２配線層上部に形成された第２金属層とを備える。また、ロジック素子は、画素領域で得られた画素信号を処理する信号処理回路が形成されている。これらの撮像素子及びロジック素子は、第１金属層と第２金属層とが接合されるように、互いに積層されている。また、第１金属層と第２金属層は、撮像素子及びロジック素子の接合面を貫通する貫通電極層が形成される領域を除く領域に形成されている。
【０００９】
本発明の半導体装置は、第１の半導体素子と第２の半導体素子とを備える。第１の半導体素子は、第１の半導体基板と、第１の半導体基板表面に形成された第１配線層と、該第１配線層上部に形成された第１金属層とを備え、第１の半導体集積回路が形成されている。また、第２の半導体素子は、第２の半導体基板と、第２の半導体基板表面に形成された第２配線層と、該第２配線層上部に形成された第２金属層とを備え、第２の半導体集積回路が形成されている。これらの第１の半導体素子と第２の半導体素子は、第１金属層と第２金属層とが接合されるように互いに積層されている。また、第１金属層と第２金属層は、第１の半導体素子及び第２の半導体素子の接合面を貫通する貫通電極層が形成される領域を除く領域に形成されている。
【００１０】
本発明の固体撮像装置、又は半導体装置では、積層される双方の素子に形成された第１金属層と第２金属層とが接合されるように積層される。この第１金属層と第２金属層は、接合されることにより、シールド層として機能する。これにより、積層される素子間の電磁波の影響やクロストークの影響が低減される。
【００１１】
本発明の固体撮像装置の製造方法は、第１の半導体基板表面に第１配線層を形成し、該第１配線層上部に表面が露出する第１金属層を形成して、画素領域を備える撮像素子を形成する工程を有する。また、第２の半導体基板表面に第２配線層を形成し、該第２配線層上部に表面が露出する第２金属層を形成して、画素領域で生成された信号電荷を処理する信号処理回路を備えるロジック素子を形成する工程を有する。第１金属層と第２金属層は、撮像素子及びロジック素子の接合面を貫通する貫通電極層が形成される領域を除く領域に形成する。そして、撮像素子とロジック素子を、第１金属層と第２金属層が接合するように積層する工程を有する。
【００１２】
本発明の半導体装置の製造方法は、第１の半導体基板表面に第１配線層を形成し、該第１配線層上部に表面が露出する第１金属層を形成して、第１の半導体集積回路を備える第１の半導体素子を形成する工程を有する。また、第２の半導体基板表面に第２配線層を形成し、該第２配線層上部に表面が露出する第２金属層を形成して、第２の半導体集積回路を備える第２の半導体素子を形成する工程を有する。第１金属層と第２金属層は、第１の半導体素子及び第２の半導体素子の接合面を貫通する貫通電極層が形成される領域を除く領域に形成する。そして、第１の半導体素子と第２の半導体素子を、第１金属層と第２金属層が接合するように積層する工程を有する。
【００１３】
本発明の半導体装置、又は固体撮像装置の製造方法では、双方の素子に形成された第１金属層と第２金属層とを互いに接合させることにより、双方の素子を積層することができる。これにより、積層工程を容易に行うことができる。また、第１金属層と第２金属層は、積層される素子間においてシールド層として機能する。これにより、積層される素子間の電磁波の影響やクロストークの影響が低減される。
【００１４】
本発明の電子機器は、光学レンズと、光学レンズに集光された光が入射される固体撮像装置と、固体撮像装置から出力される出力信号を処理する信号処理回路を備える。固体撮像装置は、撮像素子と、ロジック素子とを備える。撮像素子は、第１の半導体基板と、第１の半導体基板表面に形成された第１配線層と、該第１配線層上部に形成された第１金属層とを備え、第１の半導体基板の裏面側が受光面とされた画素領域が形成されている。ロジック素子は、第２の半導体基板と、第２の半導体基板の表面に形成された第２配線層と、該第２配線層上部に形成された第２金属層とを備える。また、ロジック素子は、画素領域で得られた画素信号を処理する信号処理回路が形成されている。これらの撮像素子及びロジック素子は、第１金属層と第２金属層とが接合されるように、互いに積層されている。
【発明の効果】
【００１５】
本発明によれば、異なる機能を有する素子が積層された半導体装置、又は固体撮像装置において、上下の素子間に容易にシールド層を形成することができ、また、上下の素子間で発生する電磁波の影響やクロストークの問題が低減される。また、その固体撮像装置を用いることにより、画質の向上した電子機器が得られる。
【図面の簡単な説明】
【００１６】
【図１】本発明の第１の実施形態に係る固体撮像装置の全体の構成を示す図である。
【図２】Ａ、Ｂ、Ｃ  従来例の固体撮像装置の構成を示す図（図２Ａ）と、本発明に係る固体撮像装置の構成を示す図（図２Ｂ、Ｃ）である。
【図３】本発明の第１の実施形態に係る固体撮像装置の要部の断面の構成を示す図である。
【図４】Ａ、Ｂ  本発明の第１の実施形態に係る固体撮像装置の製造方法を示す工程図であり、撮像素子（図４Ａ）とロジック素子（図４Ｂ）の断面を示す図である。
【図５】Ａ、Ｂ  本発明の第１の実施形態に係る固体撮像装置の製造方法を示す工程図であり、撮像素子（図５Ａ）とロジック素子（図５Ｂ）の断面を示す図である。
【図６】Ａ、Ｂ  本発明の第１の実施形態に係る固体撮像装置の製造方法を示す工程図であり、撮像素子（図６Ａ）とロジック素子（図６Ｂ）の断面を示す図である。
【図７】Ａ、Ｂ  本発明の第１の実施形態に係る固体撮像装置の製造方法を示す工程図であり、撮像素子（図７Ａ）とロジック素子（図７Ｂ）の断面を示す図である。
【図８】Ａ、Ｂ  本発明の第１の実施形態に係る固体撮像装置の製造方法を示す工程図であり、撮像素子（図８Ａ）とロジック素子（図８Ｂ）の断面を示す図である。
【図９】本発明の第１の実施形態に係る固体撮像装置の製造方法を示す工程図である。
【図１０】本発明の第１の実施形態に係る固体撮像装置の製造方法を示す工程図である。
【図１１】本発明の第１の実施形態に係る固体撮像装置の製造方法を示す工程図である。
【図１２】本発明の第１の実施形態に係る固体撮像装置の製造方法を示す工程図である。
【図１３】Ａ、Ｂ  本発明の第２の実施形態に係る固体撮像装置の製造方法を示す工程図であり、撮像素子（図１３Ａ）とロジック素子（図１３Ｂ）の断面を示す図である。
【図１４】Ａ、Ｂ  本発明の第２の実施形態に係る固体撮像装置の製造方法を示す工程図であり、撮像素子（図１４Ａ）とロジック素子（図１４Ｂ）の断面を示す図である。
【図１５】Ａ、Ｂ  本発明の第２の実施形態に係る固体撮像装置の製造方法を示す工程図であり、撮像素子（図１５Ａ）とロジック素子（図１５Ｂ）の断面を示す図である。
【図１６】Ａ、Ｂ  本発明の第２の実施形態に係る固体撮像装置の製造方法を示す工程図であり、撮像素子（図１６Ａ）とロジック素子（図１６Ｂ）の断面を示す図である。
【図１７】Ａ、Ｂ  本発明の第２の実施形態に係る固体撮像装置の製造方法を示す工程図であり、撮像素子（図１７Ａ）とロジック素子（図１７Ｂ）の断面を示す図である。
【図１８】Ａ、Ｂ  本発明の第３の実施形態に係る固体撮像装置の製造方法を示す工程図であり、撮像素子（図１８Ａ）とロジック素子（図１８Ｂ）の断面を示す図である。
【図１９】本発明の第３の実施形態に係る固体撮像装置の断面の構成を示す図である。
【図２０】本発明の第４の実施形態に係る固体撮像装置の断面の構成を示す図である。
【図２１】Ａ、Ｂ  本発明の第５の実施形態に係る固体撮像装置の製造方法を示す工程図であり、撮像素子（図２１Ａ）とロジック素子（図２１Ｂ）の断面を示す図である。
【図２２】本発明の第５の実施形態に係る固体撮像装置の製造方法を示す工程図である。
【図２３】Ａ、Ｂ  本発明の第６の実施形態に係る固体撮像装置の製造方法を示す工程図であり、撮像素子（図２３Ａ）とロジック素子（図２３Ｂ）の断面を示す図である。
【図２４】Ａ、Ｂ  本発明の第６の実施形態に係る固体撮像装置の製造方法を示す工程図であり、撮像素子（図２４Ａ）とロジック素子（図２４Ｂ）の断面を示す図である。
【図２５】本発明の第６の実施形態に係る固体撮像装置の製造方法を示す工程図である。
【図２６】本発明の第６の実施形態に係る固体撮像装置の製造方法を示す工程図である。
【図２７】本発明の第６の実施形態に係る固体撮像装置の製造方法を示す工程図である。
【図２８】本発明の第７の実施形態に係る固体撮像装置の断面の構成を示す図である。
【図２９】本発明の第８の実施形態に係る固体撮像装置の断面の構成を示す図である。
【図３０】Ａ、Ｂ  本発明の第８の実施形態に係る固体撮像装置の製造方法を示す工程図であり、撮像素子（図３０Ａ）とロジック素子（図３０Ｂ）の断面を示す図である。
【図３１】本発明の第８の実施形態に係る固体撮像装置の製造方法を示す工程図である。
【図３２】本発明の第９の実施形態に係る電子機器の構成を示す図である。
【発明を実施するための形態】
【００１７】
以下に、本発明の実施形態に係る固体撮像装置及び、電子機器の一例を、図１〜図３２を参照しながら説明する。本発明の実施形態は以下の順で説明する。なお、本発明は以下の例に限定されるものではない。
１．第１の実施形態：ＭＯＳ型の裏面照射型固体撮像装置
１−１  全体構成
１−２  要部の断面構成
１−３  製造方法
２．第２の実施形態：ＭＯＳ型の裏面照射型固体撮像装置
３．第３の実施形態：ＭＯＳ型の裏面照射型固体撮像装置
４．第４の実施形態：ＭＯＳ型の裏面照射型固体撮像装置
５．第５の実施形態：ＭＯＳ型の裏面照射型固体撮像装置
６．第６の実施形態：ＭＯＳ型の裏面照射型固体撮像装置
７．第７の実施形態：ＭＯＳ型の裏面照射型固体撮像装置
８．第８の実施形態：ＭＯＳ型の裏面照射型固体撮像装置
９．第９の実施形態：電子機器
【００１８】
〈１．第１の実施形態：ＭＯＳ型の裏面照射型固体撮像装置〉
［１−１  全体構成］
図１は、本発明の第１の実施形態に係るＭＯＳ型の固体撮像装置の全体の構成を示した図である。このＭＯＳ型の固体撮像装置は、以下に説明する各実施形態の固体撮像装置に適用される。
【００１９】
固体撮像装置１は、図示しない半導体基板例えばシリコン基板に複数の光電変換部を含む画素２が規則的に２次元アレイ状に配列された画素領域（いわゆる画素アレイ）３と、周辺回路部とを有して構成される。画素２は、光電変換部となる例えばフォトダイオードと、複数の画素トランジスタ（いわゆるＭＯＳトランジスタ）を有して成る。
【００２０】
複数の画素トランジスタは、例えば転送トランジスタ、リセットトランジスタ及び増幅トランジスタの３つのトランジスタで構成することができる。その他、選択トランジスタ追加して４つのトランジスタで構成することもできる。単位画素の等価回路は通常と同様であるので、詳細説明は省略する。画素２は、１つの単位画素として構成することができる。また、画素２は、共有画素構造とすることもできる。この画素共有構造は、複数のフォトダイオードが、転送トランジスタを構成するフローティングディフュージョン、及び転送トランジスタ以外の他のトランジスタを共有する構造である。
【００２１】
周辺回路部は、垂直駆動回路４と、カラム信号処理回路５と、水平駆動回路６と、出力回路７と、制御回路８などを有して構成される。
【００２２】
制御回路８は、入力クロックと、動作モードなどを指令するデータを受け取り、また固体撮像装置の内部情報などのデータを出力する。すなわち、制御回路８では、垂直同期信号、水平同期信号及びマスタクロックに基づいて、垂直駆動回路４、カラム信号処理回路５及び水平駆動回路６などの動作の基準となるクロック信号や制御信号を生成する。そして、これらの信号を垂直駆動回路４、カラム信号処理回路５及び水平駆動回路６等に入力する。
【００２３】
垂直駆動回路４は、例えばシフトレジスタによって構成され、画素駆動配線を選択し、選択された画素駆動配線に画素を駆動するためのパルスを供給し、行単位で画素を駆動する。すなわち、垂直駆動回路４は、画素領域３の各画素２を行単位で順次垂直方向に選択走査し、垂直信号線９を通して各画素２の光電変換部となる例えばフォトダイオードにおいて受光量に応じて生成した信号電荷に基づく画素信号をカラム信号処理回路５に供給する。
【００２４】
カラム信号処理回路５は、画素２の例えば列ごとに配置されており、１行分の画素２から出力される信号を画素列ごとにノイズ除去などの信号処理を行う。すなわちカラム信号処理回路５は、画素２固有の固定パターンノイズを除去するためのＣＤＳや、信号増幅、ＡＤ変換等の信号処理を行う。カラム信号処理回路５の出力段には水平選択スイッチ（図示せず）が水平信号線１０との間に接続されて設けられる。
【００２５】
水平駆動回路６は、例えばシフトレジスタによって構成され、水平走査パルスを順次出力することによって、カラム信号処理回路５の各々を順番に選択し、カラム信号処理回路５の各々から画素信号を水平信号線１０に出力させる。
【００２６】
出力回路７は、カラム信号処理回路５の各々から水平信号線１０を通して順次に供給される信号に対し、信号処理を行って出力する。例えば、バファリングだけする場合もあるし、黒レベル調整、列ばらつき補正、各種デジタル信号処理などが行われる場合もある。入出力端子１２は、外部と信号のやりとりをする。
【００２７】
次に、本実施形態例に係るＭＯＳ型の固体撮像装置の構造について説明する。図２Ａは、従来の固体撮像装置の構造を示す図であり、図２Ｂ及び図２Ｃは、本実施形態に係る固体撮像装置１の構造を示す図である。
【００２８】
従来の固体撮像装置１５１は、図２Ａに示すように、１つの半導体チップ１５２内に、画素領域１５３と、制御回路１５４と、信号処理するためのロジック回路１５５とを搭載して構成される。通常、画素領域１５３と制御回路１５４でイメージセンサ１５６が構成される。
【００２９】
これに対して、本実施形態例の固体撮像装置１は、図２Ｂに示すように、第１の半導体チップ部２２に画素領域２３と制御回路２４を搭載し、第２の半導体チップ部２６に信号処理するための信号処理回路を含むロジック回路２５を搭載する。この第１の半導体チップ部２２と第２の半導体チップ部２６を相互に電気的に接続して１つの半導体チップとしてＭＯＳ型固体撮像装置１が構成される。
【００３０】
本実施形態例の他の例における固体撮像装置１は、図２Ｃに示すように、第１の半導体チップ部２２に画素領域２３を搭載し、第２の半導体チップ部２６に制御回路２４、信号処理回路を含むロジック回路２５を搭載する。この第１の半導体チップ部２２と第２の半導体チップ部２６を相互に電気的に接続して１つの半導体チップとしてＭＯＳ型固体撮像装置１が構成される。
【００３１】
図２Ｂ及び図２Ｃに示した固体撮像装置１は、異種の半導体チップが積層した構造を有しており、後述するように、その製造方法と、その製造方法に基づいて得られた構成に特徴を有している。
以下の説明では、本実施形態例の固体撮像装置１の要部の構成と、その製造方法について説明する。
【００３２】
［１−２  要部の断面構成］
図３は、本実施形態例の固体撮像装置１の要部の断面を示す構成図である。図３は、図２Ｂに示すように、画素領域及び制御領域を搭載した第１の半導体チップ部（以下、撮像素子２２）と、信号処理回路を含むロジック回路を搭載した第２の半導体チップ部（以下、ロジック素子２６）が積層された例である。
なお、以下の説明では、画素領域が形成されたウェハ状の素子、及びそのウェハ状の素子をチップ状にダイシングして形成された第１の半導体チップ部を区別せずに、「撮像素子」として説明する。同様に、信号処理回路やメモリーなどのロジック回路が形成されたウェハ状の素子、及びそのウェハ状の素子をチップ状にダイシングした第２の半導体チップ部を区別せずに、「ロジック素子」として説明する。
【００３３】
本実施形態例の固体撮像装置１は、図３に示すように、撮像素子２２とロジック素子２６とが積層された構造とされている。図３では、撮像素子２２において、画素領域とその周辺に形成された制御回路における断面を図示している。
【００３４】
撮像素子２２は、光電変換部３３を有する第１の半導体基板２７と、その第１の半導体基板２７の表面に形成された第１配線層３０と、第１配線層３０の第１の半導体基板２７とは反対側の面上に形成された第１金属層３１及び第１絶縁部５１とで構成されている。
【００３５】
光電変換部３３は、フォトダイオード（ＰＤ）で構成され、受光した光の光量に応じた信号電荷を生成する。また、第１の半導体基板２７の表面側には、図示しない複数の画素トランジスタが形成されている。
【００３６】
第１配線層３０は、第１の半導体基板２７の表面に層間絶縁膜２９を介して形成された複数層（図３では２層）の配線２８によって構成されている。第１配線層３０では、所定の配線間や、配線２８と図示しない画素トランジスタとの間がコンタクト部３４によって接続されている。撮像素子２２では、光電変換部３３、画素トランジスタ、及び第１配線層３０により、図２Ｂに示した画素領域２３、及び制御回路２４が構成されている。
【００３７】
第１金属層３１と第１絶縁部５１は第１配線層３０の第１の半導体基板２７に面する側とは反対側の面上に形成されており、同層に形成されている。第１絶縁部５１は、後述する貫通電極層４２、４０が貫通する領域にのみ形成されるものであり、その貫通電極層４２、４０の径よりも大きい径に形成されている。第１金属層３１は、第１絶縁部５１が形成されない第１配線層３０上部に形成されており、第１絶縁部５１の表面と面一となるように形成されている。また、第１金属層３１と第１配線層３０との間、及び第１金属層３１と第１絶縁部５１との間には、バリアメタル層３８が形成されている。
【００３８】
ロジック素子２６は、図示しない所望のトランジスタが形成された第２の半導体基板４５と、その第２の半導体基板４５の表面に形成された第２配線層４８と、その第２配線層４８上部に形成された第２金属層３２及び第２絶縁部５２とで構成されている。
【００３９】
第２配線層４８は、第２の半導体基板４５の表面に層間絶縁膜４７を介して形成された複数層（図３では３層）の配線４６によって構成されている。第２配線層４８では、所定の配線間や、配線４６と図示しないトランジスタとの間はコンタクト部４９によって接続されている。ロジック素子２６では、第２の半導体基板４５に形成されたトランジスタと第２配線層４８とによって、図２Ｂに示すように、撮像素子２２で生成された画素信号を処理する信号処理回路を含むロジック回路２５が構成されている。
【００４０】
第２金属層３２と第２絶縁部５２とは第２配線層４８上部に形成されており、同層に形成されている。第２絶縁部５２は、第１絶縁部５１と同様、後述する貫通電極層４０、４２が貫通する領域にのみ形成されるものであり、その貫通電極層４０、４２の径よりも大きい径に形成されている。第２金属層３２は、第２絶縁部５２が形成されない第２配線層４８上部に形成されており、第２絶縁部５２の表面と面一となるように形成されている。第２金属層３２と第２配線層４８との間、及び第２金属層３２と第２絶縁部５２との間には、バリアメタル層５３が形成されている。
【００４１】
本実施形態例の固体撮像装置１では、これらの第２金属層３２と第２絶縁部５２の表面と、前述した第１金属層３１と第１絶縁部５１の表面は、撮像素子２２とロジック素子２６とを接合する際の接合面となる。そして、接合された第１金属層３１及び第２金属層３２は撮像素子２２とロジック素子２６との間を電気的に遮蔽するシールド層５８を構成する。
【００４２】
シールド層５８を構成する第１金属層３１及び第２金属層３２は、特に画素領域において全面に渡って形成されるのが好ましく、第１絶縁部５１及び第２絶縁部５２が形成されていない領域全面に形成されている。シールド層５８のシールド効果を向上させるため、第１絶縁部５１及び第２絶縁部５２は、画素領域の周辺部における必要最低限の領域に形成されるのが好ましい。また、第１金属層３１と第２金属層３２とで構成されるシールド層５８の厚みは、その光学的遮蔽効果を得るため、Ｃｕの場合２００ｎｍ以上の厚みで形成することが好ましい。
【００４３】
ところで、シールド層５８には、電気的遮蔽（ノイズ対策）と光学的遮蔽（遮光対策）の機能を持たせる必要がある。シールド層５８にＣｕを使用した場合、電気的には配線層程度の厚さ（〜２００ｎｍ）程度で電気的シールド効果は得られるが、光学的な遮蔽（遮光）には、２２５ｎｍ以上の膜厚が必要との実験データがある。このことから、光学的な遮光には２００ｎｍ以上の厚さのＣｕが必要となる。したがって、Ｃｕで構成される配線を遮光膜に兼用するには膜厚が足りないため、本実施形態例のように、別構造として厚さ２００ｎｍ以上のシールド層５８を形成する。
【００４４】
本実施形態例の固体撮像装置１では、撮像素子２２が積層される側が光入射面とされ、光電変換部３３が形成された第１の半導体基板２７の裏面側が受光面とされる。そして、受光面とされた第１の半導体基板２７の裏面上には、保護膜３５を介してカラーフィルタ層３６が形成され、画素領域が形成されたカラーフィルタ層３６上部には画素毎にオンチップマイクロレンズ３７が形成されている。
【００４５】
また、本実施形態例の固体撮像装置１では、撮像素子２２の受光面側から第１の半導体基板２７、第１配線層３０、第１絶縁部５１、第２絶縁部５２を貫通してロジック素子２６の第２配線層４８の配線４６に達する貫通電極層４０、４２が形成されている。その他、撮像素子２２の受光面側から第１の半導体基板２７を貫通してシールド層５８に達する貫通電極層４１、第１配線層３０の配線２８に達する貫通電極層３９、４３が形成されている。これらの貫通電極層３９〜４３は、いずれも第１の半導体基板２７を貫通するように形成されており、第１の半導体基板２７と貫通電極層３９〜４３との間は、図示しない絶縁膜によって絶縁されている。
【００４６】
貫通電極層のうち、第２配線層４８の配線４６に接続される一方の貫通電極層４０と第１配線層３０の配線２８に接続される一方の貫通電極層３９とは、保護膜３５に形成された接続電極部４４によって電気的に接続されている。これにより、第１配線層３０の配線２８と第２配線層４８の配線４６が電気的に接続される。
【００４７】
また、シールド層５８に接続される貫通電極層４１と、第１配線層３０の配線２８に接続される他方の貫通電極層４３と、第２配線層４８の配線４６に接続される他方の貫通電極層４２は、固体撮像装置１の光入射面に露出される。これらの貫通電極層４１、４２、４３は、固体撮像装置１の光入射面において外部端子と接続される。
【００４８】
本実施形態例では、貫通電極層４３、４２には、撮像素子２２又はロジック素子２６を駆動するための電位が供給されており、シールド層５８に接続される貫通電極層４１には、グランド電位が供給されている。
【００４９】
本実施形態例の固体撮像装置１では、接合面に形成される第１金属層３１及び第２金属層３２が撮像素子２２とロジック素子２６との間のシールド層５８として機能する。すなわち、第１金属層３１及び第２金属層３２が撮像素子２２とロジック素子２６との間に形成されることにより、互いの素子の動作により発生する電磁波の影響やクロストークの発生を低減することができる。また、互いの素子の動作により発生する熱による誤動作も低減することができる。また、シールド層５８は、貫通電極層４１を介してグランド電位に接続されることにより、シールド機能が向上する。
【００５０】
また、画素領域では、互いの素子の間に第１金属層３１及び第２金属層３２が形成されることにより、入射光が下層のロジック素子２６に入射することがない。これにより、入射光が第２配線層４８の配線４６に反射され、その反射光がロジック素子２６側から光電変換部３３に入射するのを防ぐことができる。これにより、混色を低減することができ、撮像性能を向上させることができる。
【００５１】
［１−３  製造方法］
次に、本実施形態例の固体撮像装置１の製造方法について説明する。図４〜図１２は、本実施形態例の固体撮像装置１の製造方法を示す工程図である。
【００５２】
まず、撮像素子２２では、図４Ａに示すように、第１の半導体基板２７の画素領域に、所望の不純物をイオン注入することによりフォトダイオードからなる光電変換部３３を形成する。第１の半導体基板２７は、例えば７００μｍ〜８００μｍの厚みとされており、光電変換部３３が形成される領域は第１の半導体基板２７の表面から１００μｍ以内の領域とされる。
【００５３】
また、第１の半導体基板２７の表面に光電変換部３３や図示しない複数の画素トランジスタを形成した後、第１の半導体基板２７表面に第１配線層３０を形成する。第１配線層３０は、層間絶縁膜２９と配線２８とを交互に形成することにより形成する。第１配線層３０において所望の配線間、又は配線２８と図示しない画素トランジスタとの間を電気的に接続する場合には、層間絶縁膜２９にコンタクト部３４を形成することで接続することができる。
【００５４】
一方、ロジック素子２６では、図４Ｂに示すように、通常のＬＳＩプロセスにより第２の半導体基板４５表面に図示しないトランジスタを形成後、第２の半導体基板４５表面に第２配線層４８を形成することにより、所望の信号処理回路やメモリーを形成する。第２配線層４８も、第１配線層３０と同様にして形成することができ、層間絶縁膜４７と配線４６とを交互に形成することにより形成する。第２配線層４８において所望の配線間、又は配線４６と図示しない画素トランジスタとの間を電気的に接続する場合には、層間絶縁膜４７にコンタクト部４９を形成することで接続することができる。
【００５５】
以上の撮像素子２２の画素領域やロジック素子２６に形成される信号処理回路などの形成工程は通常の固体撮像装置の形成工程と同様である。
【００５６】
そして、撮像素子２２において、最上層の配線２８を被覆する層間絶縁膜２９を形成した後、第１配線層３０上部に、絶縁材料層５４を形成する。ロジック素子２６においても同様に、最上層の配線４６を被覆する層間絶縁膜４７を形成した後、第２配線層４８上部に絶縁材料層５５を形成する。これらの絶縁材料層５４、５５は、酸化シリコン、窒化シリコン、又は炭化シリコンを含む絶縁材料で構成することができる。
【００５７】
次に、図５Ａ、Ｂに示すように、撮像素子２２及びロジック素子２６において、それぞれの絶縁材料層５４、５５を通常のリソグラフィー法を用い、所望の領域に凸状の絶縁材料層が残るようにエッチング処理する。撮像素子２２においては、凸状の絶縁材料層５４は、第１絶縁部５１を構成するものであり、ロジック素子２６においては、凸状の絶縁材料層５５は、第２絶縁部５２を構成するものである。これらの第１絶縁部５１及び第２絶縁部５２は、後の工程で互いの表面を接合面として接合した場合に、対向する位置関係となるように形成されるものである。また、第１絶縁部５１及び第２絶縁部５２は、図３に示した貫通電極層４０、４２が形成される領域となるため、合わせずれを考慮して、貫通電極層４０、４２の径よりも１μｍ程度大きい径に形成するのが好ましい。例えば本実施形態例では、貫通電極層４０、４２の径を２μｍとするため、凸状の第１絶縁部５１及び第２絶縁部５２の径は３μｍとして形成した。
【００５８】
次に、図６Ａ、Ｂに示すように、撮像素子２２においては、第１配線層３０上部の第１絶縁部５１を含む全面にバリアメタル層３８を形成し、メタルシード層５６ａを形成した後、第１絶縁部５１を埋め込む電解メッキ層５６ｂを形成する。同様に、ロジック素子２６においては、第２配線層４８上部の第２絶縁部５２を含む全面にバリアメタル層５３を形成し、メタルシード層５７ａを形成した後、第２絶縁部５２を埋め込む電解メッキ層５２ｂを形成する。
【００５９】
バリアメタル層３８、５３は、高真空中におけるマグネトロンスパッタ法により形成することができ、例えばタンタル（Ｔａ）で形成することができる。マグネトロンスパッタ法によりバリアメタル層３８、５３をタンタルで形成する場合の成膜条件の一例を以下に示す。
《マグネトロンスパッタ法（Ｔａ）》
電力（ＤＣパワー）：５ｋＷ
プロセスガス：流量１００ｓｃｃｍのアルゴンガス
圧力：０．４Ｐａ
基板温度：１５０℃
膜厚：３０ｎｍ
【００６０】
バリアメタル層３８、５３は、窒化タンタル（ＴａＮ）を用いて形成してもよい。マグネトロンスパッタ法によりバリアメタル層３８、５３を窒化タンタルで形成する場合の成膜条件の一例を以下に示す。
《マグネトロンスパッタ法（ＴａＮ）》
電力（ＤＣパワー）：５ｋＷ
プロセスガス：流量３０ｓｃｃｍのアルゴンガス、流量８０ｓｃｃｍの窒素ガス
圧力：０．４Ｐａ
基板温度：１５０℃
膜厚：３０ｎｍ
【００６１】
メタルシード層５６ａ、５７ａは、バリアメタル層３８、５３を形成した後、引き続き高真空中にて連続的にマグネトロンスパッタ法を用いて形成する。このメタルシード層５６ａ、５７ａは、電解メッキ層５６ｂ、５７ｂ形成時の密着層として作用する層であり、銅（Ｃｕ）で構成する。本実施形態例では、メタルシード層５６ａ、５６ｂを２０ｎｍの厚みに成膜した。以下に、メタルシード層５６ａ、５６ｂを銅で形成する場合の成膜条件の一例を示す。
《マグネトロンスパッタ法（Ｃｕ）》
電力（ＤＣパワー）：５ｋＷ
プロセスガス：流量１００ｓｃｃｍのアルゴンガス
圧力：０．４Ｐａ
基板温度：２０℃
膜厚：２０ｎｍ
【００６２】
電解メッキ層５６ｂ、５７ｂは、メタルシード層５６ａ、５７ａを形成した後、Ｃｕ電解メッキ法を用い、第１絶縁部５１及び第２絶縁部５２が被覆される厚みまで成膜する。以下に、銅からなる電解メッキ層５６ｂ、５７ｂの成膜条件の一例を示す。下記の成膜条件は、直径が３００ｍｍφの第１の半導体基板２７、及び第２の半導体基板４５に対するものである。
《電解メッキ法（Ｃｕ）》
メッキ溶液：ＣｕＳＯ４（６７ｇ／リッター）、Ｈ２ＳＯ４（１７０ｇ／リッター）、ＨＣｌ（７０ｐｐｍ）
溶液温度：２０℃
電流：２０Ａ
膜厚：３μｍ
【００６３】
そして、電解メッキ層５６ｂ、５７ｂが所望の厚みに形成された後、撮像素子２２及びロジック素子２６のそれぞれにおいて、図７Ａ、Ｂに示すように、ＣＭＰ法（Chemical Mechanical Polishing）を用い、第１絶縁部５１及び第２絶縁部５２上部の層を研磨する。撮像素子２２では、第１絶縁部５１の表面が露出するまで研磨し、ロジック素子２６では第２絶縁部５２の表面が露出するまで研磨する。以下に、銅からなる電解メッキ層５６ｂ、５７ｂ及びメタルシード層５６ａ、５７ａに対するＣＭＰ条件の一例を示す。
《ＣＭＰ条件》
研磨圧力：２１０ｇ／ｃｍ２
回転数：定盤３０ｒｐｍ、研磨ヘッド３０ｒｐｍ
研磨パッド：発泡ポリウレタン樹脂（ロデール社製  製品名ＩＣ１４００）
スラリー：Ｈ２Ｏ２添加（シリカ含有スラリー）
流量：２００ｃｃ／ｍｉｎ
温度：２５℃〜３０℃
【００６４】
また、以下に、タンタルからなるバリアメタル層３８、５３に対するＣＭＰ条件の一例を示す。
《ＣＭＰ条件》
研磨圧力：１４０ｇ／ｃｍ２
回転数：定盤３０ｒｐｍ、研磨ヘッド３０ｒｐｍ
研磨パッド：発泡ポリウレタン樹脂（ロデール社製  製品名ＩＣ１４００）
スラリー：Ｈ２Ｏ２添加（シリカ含有スラリー）
流量：２００ｃｃ／ｍｉｎ
温度：２５℃〜３０℃
【００６５】
これにより、撮像素子２２では、第１絶縁部５１以外の第１配線層３０上部に、第１絶縁部５１の表面と同じ高さにまで形成された第１金属層３１が形成される。一方、ロジック素子２６では、第２絶縁部５２以外の第２配線層４８上部に、第２絶縁部５２の表面と同じ高さにまで形成された第２金属層３２が形成される。
【００６６】
図７Ａ、Ｂに示すようにして得られた第１金属層３１及び第２金属層３２の表面には、酸化膜や有機物が付着した状態とされている。これらの酸化膜や有機物は、後の工程において、撮像素子２２とロジック素子２６とを第１金属層３１及び第２金属層３２を接合面として接合する際に、金属−金属間接合を阻害する。
【００６７】
そこで、次に、図８Ａ、Ｂに示すように、撮像素子２２の第１金属層３１及びロジック素子２６の第２金属層３２表面の酸化膜や付着した有機物等を還元性プラズマ処理により除去する。以下に、水素プラズマを用いた酸化物の還元条件の一例を示す。
《還元性プラズマ（水素プラズマ）》
ガス：  Ｈ２／Ａｒ＝５０〜１００／１００〜２５０ｓｃｃｍ
マイクロ波：４００〜８００Ｗ、２．４５ＧＨｚ
圧力：０．３〜２．０Ｐａ
基板温度：１５０℃〜３００℃
時間：１ｍｉｎ
【００６８】
上述の還元条件では、ＥＣＲ(Electron Cyclotron Resonance)によって形成された水素プラズマによって、Ｃｕからなる第１金属層３１及び第２金属層３２の表面に形成された酸化膜を還元したが、プラズマ励起の手法として他の方法を用いることができる。例えば、平行平板方式、誘導結合方式等によってプラズマを発生させてもよい。
【００６９】
また、第１金属層３１及び第２金属層３２表面に形成された有機物を除去する場合には、下記のようなアンモニアプラズマ処理をすると効果的である。以下に、アンモニアプラズマ条件の一例を示す。
《還元性プラズマ（アンモニアプラズマ）》
ガス：ＮＨ３／Ａｒ＝３〜１０／８０〜２００ｓｃｃｍ
プラテンパワー：２００〜５００Ｗ、１３．５６ＭＨｚ
コイルパワー：３００〜８００Ｗ、１３．５６ＭＨｚ
圧力：０．３〜１．０Ｐａ
基板温度：１５０〜３００℃
時間：１ｍｉｎ
【００７０】
ここでは、ＩＣＰ（Inductive Coupled Plasma）法を用いたが、水素プラズマと同様に、他のプラズマ励起方式を利用してもよい。そして、これらの還元性プラズマ処理により、第１金属層３１及び第２金属層３２表面が清浄にされる。
【００７１】
次に、図９に示すように、第１金属層３１の表面と第２金属層３２の表面が接合面となるように、撮像素子２２とロジック素子２６を積層する。この工程では、撮像素子２２及びロジック素子２６を第１金属層３１及び第２金属層３２が対向するように位置あわせし、接触させることでＣｕ−Ｃｕ接合により撮像素子２２及びロジック素子２６が接合する。前工程において、第１金属層３１及び第２金属層３２表面が清浄にされるため、第１金属層３１と第２金属層３２が接触することで容易に接合することができる。このとき、第１絶縁部５１と第２絶縁部５２も対向するように位置あわせされ、第１絶縁部５１表面と第２絶縁部５２表面とが接合される。また、図９における接合工程は、第１金属層３１及び第２金属層３２がより清浄な状態でなされるのが好ましく、前工程の還元性プラズマ処理における真空装置内で連続して行うことが好ましい。
【００７２】
なお、図９の工程では、撮像素子２２及びロジック素子２６の第１金属層３１及び第２金属層３２と同層に形成した図示しないアライメントマークをカメラで観察しながら行う。アライメントマークは、撮像素子２２では、アライメントマーク領域において図４Ａの絶縁材料層５４を所望の形状にパターニングすることで第１絶縁部５１の形成と同時に形成することができる。同様に、ロジック素子２６においても、アライメントマーク領域において図４Ｂに示す絶縁材料層５５を所望の形状にパターニングすることで第２絶縁部５２の形成と同時に形成することができる。そして、図９の工程では、例えば、撮像素子２２の位置とロジック素子２６の位置をアラインメントマークを観察しながら調整することで精度よく貼り合わせることができる。
【００７３】
また、第１金属層３１及び第２金属層３２によるＣｕ−Ｃｕ間接合をより高い強度で接合するため、アニール処理を実施してもよい。アニール処理を行う場合のアニール条件の一例を以下に示す。
《アニール条件》
雰囲気：Ｎ２
圧力：常圧
基板温度：１００〜４００℃
【００７４】
上述では、窒素雰囲気中でアニール処理を行う例を示したが、Ｃｕを酸化しない不活性雰囲気（Ａｒ等）、還元雰囲気（Ｈ２、Ｈ２／Ｎ２フォーミングガス等）中でのアニール処理も可能である。そして、基板温度１００〜４００℃程度のアニール処理を行うことにより、図１０に示すように、第１金属層３１及び第２金属層３２との界面における結晶が一体化され、Ｃｕ−Ｃｕ間接合がこの後の工程に耐えうる接合強度とされる。
【００７５】
次に、図１１に示すように、撮像素子２２を構成する第１の半導体基板２７の裏面側から第１の半導体基板２７を研削し、第１の半導体基板２７を数μ〜１００μｍの厚みまで薄肉化する。この薄肉化工程では、グラインダーにより第１の半導体基板２７が研削されるが、グラインダー研削により基板を薄肉化した場合、基板表面にダメージ層（破砕層）が残り、基板の機械的強度の低下、電気的特性、光学特性の劣化の懸念がある。このため、グラインダーによりある程度研削した後は、グラインダー装置に組み込まれているドライポリッシュ法、または、通常のスラリーを使用するＣＭＰ法により破砕層を除去することが好ましい。
【００７６】
そして、第１の半導体基板２７が裏面側から薄肉化されることにより、図１１に示すように、撮像素子２２における光電変換部３３が第１の半導体基板２７の裏面近傍に位置するようになる。そして、本実施形態例では、撮像素子２２を構成する第１の半導体基板２７の裏面側が受光面とされる。すなわち、本実施形態例の固体撮像装置１は、裏面照射型の固体撮像装置である。
【００７７】
次に、図１２に示すように、第１の半導体基板２７の裏面側に保護膜３５、及びカラーフィルタ層３６を形成し、第１の半導体基板２７を貫通する貫通電極層３９〜４２を形成する。接続電極部４４によって第１配線層３０の配線２８と第２配線層４８の配線４６を電気的に接続する貫通電極層３９、４０は、保護膜３５を形成した後に形成することができる。また、カラーフィルタ層３６上面から第１配線層３０の配線２８、第２配線層４８の配線４６、又は第１金属層３１に接続される貫通電極層４１、４２、４３は、カラーフィルタ層３６を形成した後に形成することができる。
【００７８】
貫通電極層３９、４０及び接続電極部４４を形成する場合は、保護膜３５形成後、保護膜３５の接続電極部４４を形成する領域において、保護膜３５表面から第１の半導体基板２７に達しない所定の深さにまで溝部を形成する。その後、溝部の底部から、第１の半導体基板２７を貫通して第１配線層３０の配線２８に達する貫通孔と、第１の半導体基板２７を貫通して第２配線層４８の配線４６に達する貫通孔を形成する。この貫通孔の形成では、第１の半導体基板２７を貫通する深さまで貫通孔を形成した後、第１の半導体基板２７が露出された貫通孔内の側面を被覆する絶縁膜を形成した後、さらに所定の深さにまで貫通孔を形成する。その後、貫通孔、及び溝部を埋め込むように例えばＣｕからなる導電材料を埋め込むことにより、接続電極部４４、貫通電極層３９、４０が形成される。そして、貫通電極層３９、４０及び接続電極部４４により、第１配線層３０の配線２８と第２配線層４８の配線４６とが電気的に接続される。また、この場合、図示しない絶縁膜で貫通孔内面に露出した第１の半導体基板２７が被覆されるので、貫通電極層３９、４０から第１の半導体基板２７に電流が流れることがない。
【００７９】
カラーフィルタ層３６表面に露出した貫通電極層４１、４２、４３を形成する場合は、カラーフィルタ層３６形成後、カラーフィルタ層３６表面から第１の半導体基板２７を貫通する深さまで貫通孔を形成する。そして貫通孔の内周面に絶縁膜を形成することにより、貫通孔内に露出した第１の半導体基板２７が被覆される。絶縁膜形成後、さらに貫通孔を所定の深さまで形成する。これにより、それぞれ、第１配線層３０の配線２８が露出した貫通孔、シールド層５８が露出した貫通孔、及び第２配線層４８の配線４６が露出した貫通孔が形成される。そして、これらの貫通孔を電極材料で埋め込むことにより、それぞれの貫通電極層４１、４２、４３が形成される。
【００８０】
第１配線層３０の配線２８に接続され、表面に露出された貫通電極層４３は、撮像素子２２からの信号取り出し用の電極として用いられる。また、第２配線層４８の配線４６に接続され、表面に露出された貫通電極層４２は、ロジック素子２６からの信号取り出し用の電極として用いられる。また、シールド層５８に接続され、表面に露出された貫通電極層４１はグランド電位接続用の電極として用いられると共に、外部の放熱機構と接続する電極として用いることで撮像素子２２及びロジック素子２６からの発熱を低減することができる。
【００８１】
そして、所望の貫通電極層３９〜４２を形成した後、画素領域において、カラーフィルタ層３６上部に各画素に対応したオンチップマイクロレンズを形成する。そしてこれにより、図３に示す本実施形態例の固体撮像装置１が完成する。また、実際には、撮像素子２２及びロジック素子２６を積層して形成されたウェハ状の固体撮像装置を、各チップ毎にダイシングすることで、複数の固体撮像装置が形成される。
【００８２】
本実施形態例の固体撮像装置１によれば、撮像素子２２に第１金属層３１を形成し、ロジック素子２６に第２金属層３２を形成し、第１金属層３１及び第２金属層３２の表面が接合面となるように撮像素子２２とロジック素子２６とが張り合わされる。そして、撮像素子２２とロジック素子２６とはＣｕ−Ｃｕ間結合により容易に接合される。これにより、撮像素子２２とロジック素子２６との積層を容易に行うことができる。
【００８３】
本実施形態例の固体撮像装置１では、Ｃｕからなる第１金属層３１及び第２金属層３２のバリアメタル層３８、５３として、Ｔａ、又はＴａＮを使用する例としたがこれに限られるものではない。例えば、積層する素子のうち、少なくとも一方の素子のバリアメタル層に強磁性体（例えば、鉄、コバルト、ニッケル、ガドリニウム）を含む構造とすることで、相互の素子から発生する磁界による影響を阻止することができる。
【００８４】
バリアメタル層３８、５３の一部に、コバルト膜を積層する場合には、コバルト膜は、通常のマグネトロンスパッタ法を用い、例えば５０ｎｍの膜厚で形成すればよい。また、バリアメタル層３８、５３を、Ｔａ（１５ｎｍ）／Ｃｏ（５０ｎｍ）／Ｔａ（１５ｎｍ）の積層構造とする場合は、マグネトロンスパッタ法の他、無電解メッキ等、他の手法で形成することができる。このように、バリアメタル層３８、５３の構造は種々の変形が可能である。
【００８５】
また、本実施形態例の固体撮像装置１では、シールド層５８を構成する第１金属層３１、及び第２金属層３２に銅を用いる例としたが、そのほか、銀（Ａｇ）、金（Ａｕ）や、銅、銀、金を含む金属材料を用いることができる。
【００８６】
〈２．第２の実施形態：ＭＯＳ型の裏面照射型固体撮像装置〉
次に、本発明の第２の実施形態に係る固体撮像装置について説明する。本実施形態例の固体撮像装置では、第１金属層及び第２金属層を構成する電解メッキ層を、２段階に分けて形成する例である。図１３〜図１７は、本実施形態例の固体撮像装置の製造方法を示す断面図である。図１３〜図１７において、図１３〜図１７に対応する部分には同一符号を付し重複説明を省略する。
【００８７】
まず、撮像素子６１において、図４〜図６と同様にしてバリアメタル層３８及びメタルシード層（図示せず）を形成した後、図１３Ａに示すように、第１段階目のＣｕからなる電解メッキ層６３を０．５μｍの厚みに形成する。同様にして、ロジック素子６２において、図４〜図６と同様にしてバリアメタル層３８及びメタルシード層（図示せず）を形成した後、図１３Ｂに示すように、第１段階目のＣｕからなる電解メッキ層６４を０．５μｍの厚みに形成する。このときの電解メッキ層６３、６４の成膜条件は、図６Ａ、Ｂにおける成膜条件と同様である。
【００８８】
次に、図１４に示すように、撮像素子６１、及びロジック素子６２において、電解メッキ層６３、６４を被覆するようにＣｏからなる無電解メッキ層６５、６６を、０．１μｍの厚みに形成する。このＣｏからなる無電解メッキ層６５、６６の成膜条件の一例を以下に示す。
《無電解メッキ法（Ｃｏ）》
薬液：コンバスＭ（株式会社ワールドメタル社製）
温度：７０〜８０℃
【００８９】
次に、図１５Ａ、Ｂに示すように、撮像素子６１及びロジック素子６２にいて第２段階目のＣｕからなる電解メッキ層６７、６８を２．５μｍの厚みに形成する。第２段階目の電解メッキ層６７、６８についても、図６Ａ、Ｂにおける成膜条件と同様の条件で成膜することができる。
【００９０】
次に、図１６に示すように、撮像素子６１においては、第１絶縁部５１表面が露出するまで上層の金属層を研磨し、第１絶縁部５１が形成された領域以外の第１配線層３０上部に、無電解メッキ層６５及び電解メッキ層６３、６７からなる第１金属層６９を形成する。ロジック素子６２においても同様に、第２絶縁部５２表面が露出するまで上層の金属層を研磨し、第２絶縁部５２が形成された領域以外の第２配線層４８上部に、無電解メッキ層６６、及び電解メッキ層６４、６８からなる第２金属層７０を形成する。図１６Ａ、Ｂの工程は、図７Ａ、Ｂの工程と同様の条件で行うことができる。
【００９１】
そして、本実施形態例においても、第１の実施形態と同様にして第１金属層６９及び第２金属層７０の表面を清浄化した後、図１７に示すように、第１金属層６９及び第２金属層７０が接合されるように撮像素子６１とロジック素子６２とを積層する。
【００９２】
その後、第１の実施形態と同様の工程を経て、図１７に示す本実施形態例の固体撮像装置が完成される。本実施形態例の固体撮像装置では、２段階のＣｕ電解メッキ層の形成途中に、Ｃｏからなる無電解メッキ層６５、６６が形成される。これにより、第１金属層６９及び第２金属層７０で構成されるシールド層７１は、放熱機能を有するＣｕ層と、磁界阻止用のＣｏ膜を有した構造とされる。
【００９３】
本実施形態例では、撮像素子６１とロジック素子６２との間に形成されるシールド層７１が、放熱機能を有する材料と磁界阻止用の材料の積層構造とされる。このため、互いの素子の動作により発生する熱を低減することができると共に、電磁波の影響をより低減することができる。
その他、第１の実施形態と同様の効果を得ることができる。
【００９４】
〈３．第３の実施形態：ＭＯＳ型の裏面照射型固体撮像装置〉
次に、本発明の第３の実施形態に係る固体撮像装置について説明する。本実施形態例の固体撮像装置は、撮像素子において、反射防止構造を形成する例である。図１８及び図１９は、本実施形態例の固体撮像装置の製造方法を示す工程図である。図１８及び図１９において、図３に対応する部分には同一符号を付し重複説明を省略する。
【００９５】
まず、撮像素子７３において、図４及び図５と同様にして第１絶縁部５１を形成した後、図１８Ａに示すように、第１絶縁部５１を含む第１配線層３０上部全面に光吸収層７５を形成する。光吸収層７５は、撮像素子７３において第１の半導体基板２７の裏面側から入射した光を吸収する層であるため、少なくとも撮像素子７３側にのみ形成すればよい。このため、本実施形態例では、ロジック素子７４では、図１８Ｂに示すように、光吸収層７５を形成しない。
【００９６】
光吸収層７５は、高真空中におけるマグネトロンスパッタ法により形成することができ、例えば炭素（Ｃ）で形成することができる。マグネトロンスパッタ法により光吸収層７５を炭素で形成する場合の成膜条件の一例を以下に示す。
《マグネトロンスパッタ法（Ｃ）》
電力（ＤＣパワー）：５ｋＷ
プロセスガス：流量１００ｓｃｃｍのアルゴンガス
圧力：０．４Ｐａ
基板温度：１５０℃
膜厚：５００ｎｍ
炭素からなる光吸収層７５の成膜方法は、上述のマグネトロンスパッタ法の他、コーディング法など、他の手法を用いてもよい。
【００９７】
その後、図６〜図１２の工程と同様の工程を経て、撮像素子７３とロジック素子７４とを積層する。そして、保護膜３５、カラーフィルタ層３６、各貫通電極層３９〜４２、及びオンチップマイクロレンズ３７を形成することにより、図１９に示す固体撮像装置が完成される。
【００９８】
本実施形態例の固体撮像装置では、第１金属層３１及び第２金属層３２で構成されるシールド層５８の光入射側に光吸収層７５が形成されるため、撮像素子７３側から入射し、第１の半導体基板２７及び第１配線層３０を透過した光が光吸収層７５で吸収される。このため、入射した光がシールド層５８で反射することがないため、シールド層５８で反射した光が異なる画素の光電変換部３３に入射することがなく、混色の低減が図られる。
その他、第１の実施形態と同様の効果を得ることができる。
【００９９】
〈４．第４の実施形態：ＭＯＳ型の裏面照射型固体撮像装置〉
次に、本発明の第４の実施形態に係る固体撮像装置について説明する。図２０は本実施形態例の固体撮像装置の断面を示す図である。本実施形態例の固体撮像装置は、撮像素子９３及びロジック素子９４において、第１配線層３０及び第２配線層４８上部全面に光吸収層８０、８１を形成する例である。図２０において、図３に対応する部分には同一符号を付し、重複説明を省略する。
【０１００】
本実施形態例の固体撮像装置は、図２０に示すように、撮像素子９３において、第１配線層３０の第１の半導体基板２７に面する側とは反対側の面に光吸収特性を有する光吸収層８０が形成されている。そして光吸収層８０上に第１絶縁部５１及び第１金属層３１が形成されている。また、ロジック素子９４においても同様に、第２配線層４８の第２の半導体基板４５に面する側とは反対側の面全面に光吸収特性を有する光吸収層８１が形成されており、この光吸収層８１上に、第２絶縁部５２及び第２金属層３２が形成されている。
【０１０１】
これらの光吸収層８０、８１は、Ｓｉ、Ｏ、Ｎから成り、ＣＶＤ法により成膜されている。図２０では、光吸収層８１、８２を単層構造として図示したが、Ｒ（赤）、Ｇ（緑）、Ｂ（青）の各波長に吸収帯域をもつ材料膜を積層させた構造としてもよい。撮像素子９３及びロジック素子９４において、光吸収層８０、８１を形成した後は、図７〜図１２と同様の製造方法を用いて本実施形態例の固体撮像装置を形成することができる。
【０１０２】
本実施形態例では、撮像素子９３側から入射した光が、第１の半導体基板２７及び第１配線層３０を透過し、光吸収層８０で吸収される。このため、入射した光がシールド層５８で反射することがないため、シールド層５８で反射した光が異なる画素の光電変換部３３に入射することがないため、混色の低減が図られる。また、撮像素子９３の下層に積層されるロジック素子９４の動作に起因した発光が撮像素子９３側に入射することもないため、ロジック素子９４の動作に起因した発光の影響も低減することができる。
その他、第１の実施形態と同様の効果を得ることができる。
【０１０３】
〈５．第５の実施形態：ＭＯＳ型の裏面照射型固体撮像装置〉
次に、本発明の第５の実施形態における固体撮像装置について説明する。図２１及び図２２は、本実施形態例の固体撮像装置の製造方法を示す工程図である。本実施形態例の固体撮像装置は、撮像素子７６とロジック素子７７との接合面に、低融点金属層７８を形成する例である。図２１及び図２２において図３に対応する部分には同一符号を付し重複説明を省略する。
【０１０４】
本実施形態例では、撮像素子７６、及びロジック素子７７において、図４〜図６と同様にして第１金属層３１、及び第２金属層３２を形成した後、ロジック素子７７においては、図１７Ｂに示すように第２金属層３２表面に低融点金属層７８を形成する。低融点金属層７８は、積層する素子のどちらか一方に形成すればよく、本実施形態例では、撮像素子７６においては、図１７Ａに示すように形成しない。
【０１０５】
低融点金属層７８の材料としては、錫（Ｓｎ）などを含む材料であればよく、例えば、Ｓｎ−０．７％Ｃｕ（融点２２７℃）、Ｓｎ−３％Ｂｉ（融点２２３℃）、Ｓｎ−３．５％Ａｇ（融点２２１℃）、Ｓｎ−９％Ｚｎ（融点１９９℃）を用いることができる。この低融点金属層は、例えば通常のメッキ法で形成することができる。
【０１０６】
ロジック素子７７において低融点金属層７８を形成した後は、図２２に示すように、低融点金属層７８を介して第１金属層３１及び第２金属層３２が接合するように撮像素子７６及びロジック素子７７を積層する。そうすると、低融点金属層７８と第１金属層３１及び第２金属層３２とが合金化し撮像素子７６とロジック素子７７とが接合される。
【０１０７】
本実施形態例では、接合面に低融点金属層７８が形成されているので、第１の実施形態例に比較して、低い温度で高い接続強度を得ることができる。その後、図１１及び図１２と同様の工程を経て、本実施形態例の固体撮像装置が完成される。本実施形態例の固体撮像装置においても、第１の実施形態と同様の効果を得ることができる。
【０１０８】
〈６．第６の実施形態：ＭＯＳ型の裏面照射型固体撮像装置〉
次に、本発明の第６の実施形態に係る固体撮像装置について説明する。本実施形態例の固体撮像装置は、第１の実施形態と製造方法が異なる例であり、完成した断面構成は、図３と同様であるから図示を省略する。図２３〜図２７は、本実施形態例の固体撮像装置の製造方法を示す工程図である。図２３〜図２７において、図３に対応する部分には同一符号を付し、重複説明を省略する。
【０１０９】
撮像素子８２、及びロジック素子８３において、図４〜図６と同様にして第１金属層３１、及び第２金属層３２を形成する。その後、図２３Ａに示すように、撮像素子８２において、第１絶縁部５１表面から第１の半導体基板２７の所定の深さに達する貫通電極層８４ａ、８５ａを形成する。この貫通電極層８４ａ、８５ａは、第１の半導体基板２７の所定の深さに達する貫通孔を形成した後、内周面を図示しない絶縁膜で被覆した後、電極材料を埋め込むことによって形成する。これにより、貫通電極層８４ａ、８５ａと第１の半導体基板２７とが電気的に絶縁される。また、貫通電極層８４ａ、８５ａは、第１の半導体基板２７において、光電変換部３３が形成された深さと同等の深さにまで形成する。
【０１１０】
一方、ロジック素子８３においても、図２３Ｂに示すように、第２絶縁部５２表面から第２配線層４８の所望の配線４６に達する貫通電極層８４ｂ、８５ｂを形成する。この貫通電極層８４ｂ、８５ｂは、第２絶縁部５２表面から第２配線層４８の所望の配線４６に達する貫通孔を形成した後、電極材料を埋め込むことによって形成する。
そして、撮像素子８２及びロジック素子８３において、貫通電極層８４ａ、８５ａ、８４ｂ、８５ｂを形成した後、図８の工程と同様にして、第１金属層３１及び第２金属層３２表面に対してプラズマ還元処理を行う。
【０１１１】
次に、図２４Ａ、Ｂに示すように、第１金属層３１と第２金属層３２、及び、撮像素子８２に形成された貫通電極層８４ａ、８５ａとロジック素子８３に形成された貫通電極層８４ｂ、８５ｂとがそれぞれ接合するように位置あわせを行う。その後、図２５に示すように撮像素子８２とロジック素子８３とを、第１金属層３１の表面と第２金属層３２との表面が接合面となるように接合する。
【０１１２】
次に、図１０と同様の手法によりアニール処理をすることにより、Ｃｕ−Ｃｕ接合がなされ、第１金属層３１と第２金属層３２とが一体化される。このとき、撮像素子８２の表面に露出した第１絶縁部５１や貫通電極層８４ａ、８５ａも、ロジック素子８３の表面に露出した第２絶縁部５２や貫通電極層８４ｂ、８５ｂと接合される。そして、第１金属層３１と第２金属層３２が一体化されることにより、撮像素子８２とロジック素子８３との間にシールド層５８が構成される。また、貫通電極層８４ａと貫通電極層８４ｂ、及び貫通電極層８５ａと貫通電極層８５ｂとが接合されることにより、素子間の接合面を貫通する貫通電極層８４、８５が形成される。
【０１１３】
次に、図２６に示すように、図１１と同様の手法により、第１の半導体基板２７を裏面側から薄肉化し、貫通電極層８４、８５を第１の半導体基板２７の裏面側に露出させる。
【０１１４】
次に、図２７に示すように、第１の半導体基板２７の裏面全面にＳｉＮ又はＳｉＣＮからなる保護膜３５を形成する。その後、保護膜３５表面から、シールド層５８に接続される貫通電極層８６、第１配線層３０の配線２８に接続される貫通電極層８７、８８を形成する。また、第１配線層３０の配線２８に接続される貫通電極層８７、８８と第２配線層４８の配線４６に接続される貫通電極層８４、８５とを接続する接続電極部９０を形成する。
【０１１５】
シールド層５８及び第１配線層３０の配線２８に接続される貫通電極層８７、８８は、所望の深さの貫通孔を形成した後、貫通孔の内周面を被覆する図示しない絶縁膜を形成した後、電極材料を埋め込むことにより形成する。
【０１１６】
その後、保護膜３５上面にカラーフィルタ層３６を形成すると共に、貫通電極層８５、８６、８７をカラーフィルタ層３６表面に引き出す。この場合には、各貫通電極層８５、８６、８７の表面が露出するように、カラーフィルタ層３６表面から溝を形成し、その溝を電極材料で埋め込む。これにより、カラーフィルタ層３６表面に露出した貫通電極層８５、８６、８７が形成される。
その後、画素領域において、各画素に対応したオンチップマイクロレンズ３７を形成する。これにより、図３に示す固体撮像装置と同様の固体撮像装置が完成する。
【０１１７】
本実施形態例では、撮像素子８２とロジック素子８３の接合面を貫通する貫通電極層８４、８５は、接合前の工程で形成する。このため、貫通電極層８４、８５を形成する際の貫通孔のアスペクト比を小さくすることができ、ボイドの形成などを防ぐことができる。
その他、第１の実施形態と同様の効果を得ることができる。
【０１１８】
〈７．第７の実施形態：ＭＯＳ型の裏面照射型固体撮像装置〉
次に、本発明の第７の実施形態に係る固体撮像装置について説明する。図２８は、本実施形態例の固体撮像装置の断面を示す構成図である。本実施形態例は、撮像素子８６とロジック素子８７との接合を接着剤層９１で行う例である。図２８において、図３に対応する部分には同一符号を付し、重複説明を省略する。
【０１１９】
本実施形態例の固体撮像装置は、図２８に示すように、撮像素子８８及びロジック素子８９が接着剤層９１によって接着されている。接着剤層９１には、例えば、ＢＣＢ（benzocyclobutene）を用いることができる。本実施形態例の固体撮像装置とする場合には、図９に示した接合工程において、撮像素子８８又はロジック素子８９の接合面に接着剤層９１を形成し、両者を貼り合わせればよい。このように、撮像素子８８とロジック素子８９との接合に接着剤を用いることで、金属−金属間接合を用いることがないため、図１０に示したアニール処理などが不要になる。
その他、第１の実施形態と同様の効果を得ることができる。
【０１２０】
また、本実施形態例では、シールド層５８を構成する第１金属層３１、第２金属層３２が電気的に接続されない。このため、撮像素子８８において、領域ａに示すように配線２８が第１金属層３１に接続されるように構成し、ロジック素子８９において、領域ａに示すように配線４６が第２金属層３２に接続されるように構成し、それぞれの第１金属層３１、第２金属層３２にグランド電位を供給するように構成する。
【０１２１】
〈８．第８の実施形態：ＭＯＳ型の裏面照射型固体撮像装置〉
次に、本発明の第８の実施形態に係る固体撮像装置について説明する。図２９は、本実施形態例の固体撮像装置の断面を示す構成図である。本実施形態例は、シールド層をロジック素子にのみ形成し、シールド層が形成されたロジック素子と撮像素子を接合する例である。図３０Ａ、図３０Ｂ、及び図３１は、本実施形態例の固体撮像装置の製造方法を示す工程図である、図２９〜図３１において、図３に対応する部分には同一符号を付し、重複説明を省略する。
【０１２２】
図３０Ａに示すように、撮像素子９６では、第１の実施形態と同様に第１の半導体基板２７の上部に第１配線層３０を形成する。一方、ロジック素子９７は、図３０Ｂに示すように、第２の半導体基板４５上部に第２配線層４８を形成した後、第２配線層４８上部、第１の実施形態の図４〜図７に示す工程と同様にしてシールド層９８、及び絶縁部９２を形成する。第２配線層４８上部に形成するシールド層９８は、例えば、第１の実施形態におけるシールド層と同等の厚みに形成し、これらは、バリアメタル層５３を介して第２配線層４８上部に形成する。さらに、シールド層９８及び絶縁部９２を含む全面にＳｉＮ、ＳｉＣ、ＳｉＣＮ等からなるキャップ層間膜９９を形成し、その上部に、反射防止膜９５を形成する。
【０１２３】
そして、図３１に示すように、ロジック素子９７又は撮像素子９６のいずれか一方の接合面にＢＣＢからなる接着剤層９１を形成した後、撮像素子９６とロジック素子９７とを貼り合わせる。このとき、例えば３００℃程度でアニール処理することにより、貼り合わせ強度を高めることができる。
その後、第１の実施形態と同様の工程を経て、図２９に示す本実施形態例の固体撮像装置を完成することができる。本実施形態例でも第１の実施形態と同様の効果を得ることができる。また、図２９において、図示を省略するが、本実施形態例の固体撮像装置では、ロジック素子９７側の第２配線層４８におけるグランド配線を、貫通電極層３９、４０を用いてシールド９３層に接続することができる。
【０１２４】
以上、第１〜第８の実施形態では、撮像素子とロジック素子とを積層して得られる固体撮像装置を例に説明したが、所望の機能を有するＬＳＩ素子同士を積層させた半導体装置に、上述の構成を適応することができる。この場合は、第１の半導体集積回路を有する半第１の導体素子に第１金属層を形成し、第２の半導体集積回路を有する第２の半導体素子に第２金属層を形成して、第１金属層及び第２金属層が接合するように両者を積層する。これにより、積層される第１の半導体素子と第２の半導体素子との間に、第１金属層及び第２金属層からなるシールド層を構成することができる。そして、このシールド層により、互いの素子の動作において発生する電磁波の影響やクロストークの問題を低減することができる。
【０１２５】
また、本発明は、可視光の入射光量の分布を検知して画像として撮像する固体撮像装置への適用に限らず、赤外線やＸ線、あるいは粒子等の入射量の分布を画像として撮像する固体撮像装置にも適用可能である。また、広義の意味として、圧力や静電容量など、他の物理量の分布を検知して画像として撮像する指紋検出センサ等の固体撮像装置（物理量分布検知装置）全般に対して適用可能である。
【０１２６】
さらに、本発明は、画素部の各単位画素を行単位で順に走査して各単位画素から画素信号を読み出す固体撮像装置に限られるものではない。画素単位で任意の画素を選択して、当該選択画素から画素単位で信号を読み出すＸ−Ｙアドレス型の固体撮像装置に対しても適用可能である。
なお、固体撮像装置はワンチップとして形成された形態であってもよいし、画素部と、信号処理部または光学系とがまとめてパッケージングされた撮像機能を有するモジュール状の形態であってもよい。
【０１２７】
また、本発明は、固体撮像装置への適用に限られるものではなく、撮像装置にも適用可能である。ここで、撮像装置とは、デジタルスチルカメラやビデオカメラ等のカメラシステムや、携帯電話機などの撮像機能を有する電子機器のことを言う。なお、電子機器に搭載される上記モジュール状の形態、即ちカメラモジュールを撮像装置とする場合もある。
【０１２８】
〈９．第９の実施形態：電子機器〉
次に、本発明の第９の実施形態に係る電子機器について説明する。図３２は、本発明の第９の実施形態に係る電子機器２００の概略構成図である。
本実施形態例の電子機器２００は、上述した本発明の第１の実施形態における固体撮像装置１を電子機器（カメラ）に用いた場合の実施形態を示す。
【０１２９】
本実施形態に係る電子機器２００は、固体撮像装置２０３と、光学レンズ２０１と、シャッタ装置２０２と、駆動回路２０５と、信号処理回路２０４とを有する。
【０１３０】
光学レンズ２０１は、被写体からの像光（入射光）を固体撮像装置２０３の撮像面上に結像させる。これにより固体撮像装置２０３内に一定期間当該信号電荷が蓄積される。
シャッタ装置２０２は、固体撮像装置２０３への光照射期間および遮光期間を制御する。
駆動回路２０５は、固体撮像装置２０３の転送動作およびシャッタ装置２０２のシャッタ動作を制御する駆動信号を供給する。駆動回路２０５から供給される駆動信号（タイミング信号）により、固体撮像装置２０３の信号転送を行なう。信号処理回路２０４は、各種の信号処理を行う。信号処理が行われた映像信号は、メモリなどの記憶媒体に記憶され、あるいはモニタに出力される。
【０１３１】
本実施形態例の電子機器２００では、固体撮像装置２０３において下層に積層されたロジック回路と上層に積層された撮像素子との間の電磁波の影響やクロストークの影響が低減されるため、画質の向上が図られる。
【０１３２】
固体撮像装置２０３を適用できる電子機器２００としては、カメラに限られるものではなく、デジタルスチルカメラ、さらには携帯電話機等のモバイル機器向けカメラモジュールなどの撮像装置に適用可能である。
【符号の説明】
【０１３３】
１…固体撮像装置、２…画素、３…画素領域、４…垂直駆動回路、５…カラム信号処理路、６…水平駆動回路、７…出力回路、８…制御回路、９…垂直信号線、１０…水平信号線、２２…撮像素子、２３…画素領域、２４…制御回路、２５…ロジック回路、２６…ロジック素子、２７…第１の半導体基板、２８…配線、２９…層間絶縁膜、３０…第１配線層、３１…第１金属層、３２…第２金属層、３３…光電変換部、３４…コンタクト部、３５…保護膜、３６…カラーフィルタ層、３７…オンチップマイクロレンズ、３８…バリアメタル層、３９…貫通電極層、４０…貫通電極層、４１…貫通電極層、４２…貫通電極層、４３…貫通電極層、４４…接続電極部、４５…第２の半導体基板、４６…配線、４７…層間絶縁膜、４８…第２配線層、４９…コンタクト部、５１…第１絶縁部、５１…第２金属層、５２…第２絶縁部、５２ｂ…電解メッキ層、５３…バリアメタル層、５４、５５…絶縁材料層、５６ａ…メタルシード層、５６ｂ…電解メッキ層、５７ａ…メタルシード層、５８…シールド層、２００…電子機器、２０１…光学レンズ、２０２…シャッタ装置、２０３…固体撮像装置、２０４…信号処理回路、２０５…駆動回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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