(57)【要約】【課題】安定した動作を実行可能な不揮発性半導体記憶装置法を提供する。【解決手段】制御回路は、消去動作時、選択セルユニットに接続された第１配線の電圧を、選択セルユニットに含まれる第１トランジスタのゲートの電圧よりも第１電圧だけ大きくする。制御回路は、消去動作時、非選択セルユニットに接続された第１配線の電圧と、非選択セルユニットに含まれる第１トランジスタのゲートの電圧との間の電圧差を第１電圧と異なる第２電圧とする。また、制御回路は、消去動作時、選択セルユニット及び非選択セルユニットにおいて、ダミーメモリストリング中の少なくとも１つのダミーメモリトランジスタのゲートに第３電圧を印加し、ダミーメモリストリング中の別のダミーメモリトランジスタのゲートに第３電圧よりも低い第４電圧を印加する。【選択図】図６
2012069187.tif 000002
【特許請求の範囲】
【請求項１】
複数のメモリトランジスタを含むセルユニットと、
前記セルユニットの一端に接続された第１配線と、
前記セルユニットに印加する電圧を制御する制御回路とを備え、
前記セルユニットは、
電気的に書き換え可能な複数のメモリトランジスタを直列接続してなるメモリストリングと、
前記メモリストリングの一端に一端を接続され、且つ複数のダミーメモリトランジスタを直列接続してなるダミーメモリストリングと、
前記ダミーメモリストリングの他端と前記第１配線との間に設けられた第１トランジスタとを備え、
前記メモリストリングは、
基板に対して垂直方向に延びる柱状部を含み、前記メモリトランジスタのボディとして機能する半導体層と、
前記柱状部の側面を取り囲み、電荷を蓄積する電荷蓄積層と、
前記電荷蓄積層を介して前記柱状部の側面を取り囲み、前記メモリトランジスタのゲートとして機能する第１導電層とを備え、
前記ダミーメモリストリングは、
前記ダミーメモリトランジスタのボディとして機能する前記半導体層と、
前記電荷蓄積層と、
前記電荷蓄積層を介して前記柱状部の側面を取り囲み、前記ダミーメモリトランジスタのゲートとして機能する第２導電層とを備え、
前記制御回路は、消去動作時、選択セルユニットに接続された前記第１配線の電圧を、前記選択セルユニットに含まれる前記第１トランジスタのゲートの電圧よりも第１電圧だけ大きくし、
前記制御回路は、前記消去動作時、非選択セルユニットに接続された前記第１配線の電圧と、前記非選択セルユニットに含まれる前記第１トランジスタのゲートの電圧との間の電圧差を前記第１電圧と異なる第２電圧とし、
前記制御回路は、前記消去動作時、前記選択セルユニット及び前記非選択セルユニットにおいて、前記ダミーメモリストリング中の少なくとも１つの前記ダミーメモリトランジスタのゲートに第３電圧を印加し、前記ダミーメモリストリング中の別の前記ダミーメモリトランジスタのゲートに前記第３電圧よりも低い第４電圧を印加する
ことを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記セルユニットの他端に接続された第２配線を更に備え、
前記セルユニットは、
前記メモリストリングの他端と前記第２配線との間に設けられた第２トランジスタを更に備え、
前記制御回路は、前記消去動作時、前記選択セルユニットに接続された前記第２配線の電圧を、前記選択セルユニットに含まれる前記第２トランジスタのゲートの電圧よりも前記第１電圧だけ大きくし、
前記制御回路は、前記消去動作時、前記非選択セルユニットに接続された前記第２配線の電圧と、前記非選択セルユニットに含まれる前記第２トランジスタのゲートの電圧との間の電圧差を前記第２電圧とする
ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
前記第２配線は、前記消去動作実行の単位とされるブロック毎に分断され、
複数の前記第２トランジスタの一端は、前記ブロック毎に異なる前記第２配線に接続され、
前記制御回路は、前記消去動作時、前記非選択セルユニットに含まれる前記第２選択トランジスタを導通状態とする
ことを特徴とする請求項１又は請求項２記載の不揮発性半導体記憶装置。
【請求項４】
前記制御回路は、前記ダミーメモリストリング中に並ぶ前記ダミーメモリトランジスタのゲートに交互に前記第３電圧及び前記第４電圧を印加する
ことを特徴とする請求項１乃至請求項３のいずれか１項記載の不揮発性半導体記憶装置。
【請求項５】
複数のメモリトランジスタを含むセルユニットと、
前記セルユニットの一端に接続された第１配線と、
前記セルユニットに印加する電圧を制御する制御回路とを備え、
前記セルユニットは、
電気的に書き換え可能な複数のメモリトランジスタを直列接続してなるメモリストリングと、
前記メモリストリングの他端と前記第１配線との間に設けられた第１トランジスタとを備え、
前記メモリストリングは、
基板に対して垂直方向に延びる柱状部を含み、前記メモリトランジスタのボディとして機能する半導体層と、
前記柱状部の側面を取り囲み、電荷を蓄積する電荷蓄積層と、
前記電荷蓄積層を介して前記柱状部の側面を取り囲み、前記メモリトランジスタのゲートとして機能する第１導電層とを備え、
前記制御回路は、消去動作時、選択セルユニットに接続された前記第１配線の電圧を、前記選択セルユニットに含まれる前記第１トランジスタのゲートの電圧よりも第１電圧だけ大きくし、
前記制御回路は、前記消去動作時、非選択セルユニットに接続された前記第１配線の電圧と、前記非選択セルユニットに含まれる前記第１トランジスタのゲートの電圧との間の電圧差を前記第１電圧と異なる第２電圧とし、
前記制御回路は、前記消去動作時、
前記選択セルユニット及び前記非選択セルユニットにおいて、前記メモリストリング中の少なくとも１つの前記メモリトランジスタのゲートに第３電圧を印加し、前記メモリストリング中の別の前記メモリトランジスタのゲートに前記第３電圧よりも低い第４電圧を印加する第１処理と、
前記第１処理にて前記第３電圧を印加された前記メモリトランジスタのゲートに前記第４電圧を印加し、前記第１処理にて前記第４電圧を印加された前記メモリトランジスタのゲートに第３電圧を印加する第２処理とを実行する
ことを特徴とする不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電気的にデータの書き換えが可能な不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
近年、メモリの集積度を高めるために、メモリセルを３次元的に配置した半導体記憶装置が多数提案されている。例えば、メモリセルを３次元的に配置した従来の半導体記憶装置の一つに、円柱型構造のトランジスタを用いた半導体記憶装置がある。
【０００３】
上記のような半導体記憶装置に対して消去動作を実行する際、各種配線からメモリセルに流れるリーク電流により、その消去動作は正確に実行されないおそれがある。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００７−２６６１４３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明は、安定した動作を実行可能な不揮発性半導体記憶装置法を提供する。
【課題を解決するための手段】
【０００６】
一態様に係る不揮発性半導体記憶装置は、セルユニット、第１配線、及び制御回路を備える。セルユニットは、複数のメモリトランジスタを含む。第１配線は、セルユニットの一端に接続されている。制御回路は、セルユニットに印加する電圧を制御する。セルユニットは、メモリストリング、ダミーメモリストリング、及び第１トランジスタを備える。メモリストリングは、電気的に書き換え可能な複数のメモリトランジスタを直列接続してなる。ダミーメモリストリングは、メモリストリングの一端に一端を接続され、且つ複数のダミーメモリトランジスタを直列接続してなる。第１トランジスタは、ダミーメモリストリングの他端と第１配線との間に設けられている。メモリストリングは、半導体層、電荷蓄積層、及び第１導電層を備える。半導体層は、基板に対して垂直方向に延びる柱状部を含み、メモリトランジスタのボディとして機能する。電荷蓄積層は、柱状部の側面を取り囲み、電荷を蓄積する。第１導電層は、電荷蓄積層を介して柱状部の側面を取り囲み、メモリトランジスタのゲートとして機能する。ダミーメモリストリングは、半導体層、電荷蓄積層、及び第２導電層を備える。半導体層は、ダミーメモリトランジスタのボディとして機能する。第２導電層は、電荷蓄積層を介して柱状部の側面を取り囲み、ダミーメモリトランジスタのゲートとして機能する。制御回路は、消去動作時、選択セルユニットに接続された第１配線の電圧を、選択セルユニットに含まれる第１トランジスタのゲートの電圧よりも第１電圧だけ大きくする。制御回路は、消去動作時、非選択セルユニットに接続された第１配線の電圧と、非選択セルユニットに含まれる第１トランジスタのゲートの電圧との間の電圧差を第１電圧と異なる第２電圧とする。また、制御回路は、消去動作時、選択セルユニット及び非選択セルユニットにおいて、ダミーメモリストリング中の少なくとも１つのダミーメモリトランジスタのゲートに第３電圧を印加し、ダミーメモリストリング中の別のダミーメモリトランジスタのゲートに第３電圧よりも低い第４電圧を印加する。
【０００７】
一態様に係る不揮発性半導体記憶装置は、セルユニット、第１配線、及び制御回路を備える。セルユニットは、複数のメモリトランジスタを含む。第１配線は、セルユニットの一端に接続されている。制御回路は、セルユニットに印加する電圧を制御する。セルユニットは、メモリストリング、及び第１トランジスタを備える。メモリストリングは、電気的に書き換え可能な複数のメモリトランジスタを直列接続してなる。第１トランジスタは、メモリストリングの他端と第１配線との間に設けられている。メモリストリングは、半導体層、電荷蓄積層、及び第１導電層を備える。半導体層は、基板に対して垂直方向に延びる柱状部を含み、メモリトランジスタのボディとして機能する。電荷蓄積層は、柱状部の側面を取り囲み、電荷を蓄積する。第１導電層は、電荷蓄積層を介して柱状部の側面を取り囲み、メモリトランジスタのゲートとして機能する。制御回路は、消去動作時、選択セルユニットに接続された第１配線の電圧を、選択セルユニットに含まれる第１トランジスタのゲートの電圧よりも第１電圧だけ大きくする。制御回路は、消去動作時、非選択セルユニットに接続された第１配線の電圧と、非選択セルユニットに含まれる第１トランジスタのゲートの電圧との間の電圧差を第１電圧と異なる第２電圧とする。また、制御回路は、消去動作時、第１処理、及び第２処理を実行する。第１処理は、選択セルユニット及び非選択セルユニットにおいて、メモリストリング中の少なくとも１つのメモリトランジスタのゲートに第３電圧を印加し、メモリストリング中の別のメモリトランジスタのゲートに第３電圧よりも低い第４電圧を印加する。第２処理は、第１処理にて第３電圧を印加されたメモリトランジスタのゲートに第４電圧を印加し、第１処理にて第４電圧を印加されたメモリトランジスタのゲートに第３電圧を印加する。
【図面の簡単な説明】
【０００８】
【図１】第１実施形態に係る不揮発性半導体記憶装置のブロック図である。
【図２】第１実施形態に係るメモリセルアレイ１の回路図である。
【図３】第１実施形態に係る不揮発性半導体記憶装置の概略斜視図である。
【図４】第１実施形態に係る不揮発性半導体記憶装置の断面図である。
【図５】図４の拡大図である。
【図６】第１実施形態に係る不揮発性半導体記憶装置の消去動作を示す概略図である。
【図７】第１実施形態に係る不揮発性半導体記憶装置の消去動作時のタイミングチャートである。
【図８】第２実施形態に係るメモリセルアレイ１の回路図である。
【図９Ａ】第２実施形態に係る不揮発性半導体記憶装置の消去動作を示す概略図である。
【図９Ｂ】第２実施形態に係る不揮発性半導体記憶装置の消去動作を示す概略図である。
【図１０】第２実施形態に係る不揮発性半導体記憶装置の消去動作時のタイミングチャートである。
【図１１】第３実施形態に係るメモリセルアレイ１の回路図である。
【図１２】第３実施形態に係る不揮発性半導体記憶装置の断面図である。
【図１３】他の実施形態に係る不揮発性半導体記憶装置の消去動作を示す概略図である。
【図１４】変形例に係る不揮発性半導体記憶装置のダミーメモリストリングＤＭＳを示す回路図である。
【図１５】変形例に係る不揮発性半導体記憶装置のメモリストリングＭＳを示す回路図である。
【発明を実施するための形態】
【０００９】
以下、図面を参照して、不揮発性半導体記憶装置の一実施形態について説明する。
【００１０】
［第１実施形態］
［構成］
先ず、図１及び図２を参照して、第１実施形態に係る不揮発性半導体記憶装置の構成について説明する第１実施形態に係る不揮発性半導体記憶装置は、図１に示すように、メモリセルアレイ１、及び制御回路１Ａを有する。
【００１１】
メモリセルアレイ１は、図１に示すように、複数のメモリブロックＭＢを有する。更に、メモリブロックＭＢは、複数のセルユニットＭＵ、ビット線ＢＬ、及びソース線ＳＬを有する。セルユニットＭＵは、データを消去する消去動作を実行される際に選択される。セルユニットＭＵは、ロウ方向及びカラム方向にマトリクス状に配置されている。セルユニットＭＵは、後述する図３に示すように、その長手方向を積層方向とするように配置されている。すなわち、セルユニットＭＵは、３次元的に配列されている。ビット線ＢＬは、セルユニットＭＵのドレイン側に接続されている。ソース線ＳＬは、セルユニットＭＵのソース側に接続されている。
【００１２】
制御回路１Ａは、メモリセルアレイ１（セルユニットＭＵ）に印加する電圧を制御する。制御回路１Ａは、図１に示すように、ロウデコーダ２、３、センスアンプ４、カラムデコーダ５、及び制御信号生成部（高電圧生成部）６を備える。
【００１３】
ロウデコーダ２、３は、取り込まれたブロックアドレス信号等をデコードし、メモリセルアレイ１を制御する。センスアンプ４は、メモリセルアレイ１からデータを読み出す。カラムデコーダ５は、カラムアドレス信号をデコードし、センスアンプ４を制御する。制御信号生成部６は、基準電圧を昇圧させて、書き込みや消去時に必要となる高電圧を生成し、さらに、制御信号を生成し、ロウデコーダ２、３、センスアンプ４、及びカラムデコーダ５を制御する。
【００１４】
次に、図２を参照して、メモリセルアレイ１の回路構成について具体的に説明する。図３に示すように、メモリセルアレイ１は、複数のメモリブロックＭＢ＜１＞、…、ＭＢ＜ｎ＞、複数のビット線ＢＬ＜１＞、…、ＢＬ＜ｎ＞、及び複数のソース線ＳＬ＜１＞、…、ＳＬ＜ｎ＞を有する。なお、複数のメモリブロックＭＢ＜１＞、…、ＭＢ＜ｋ＞のいずれかを特定しない場合、それらをメモリブロックＭＢと総称する。複数のビット線ＢＬ＜１＞、…、ＢＬ＜ｎ＞のいずれかを特定しない場合、それらをビット線ＢＬと総称する。複数のソース線ＳＬ１、…、ＳＬ＜ｎ＞のいずれかを特定しない場合、それらをソース線ＳＬと総称する。
【００１５】
メモリブロックＭＢは、複数のセルユニットＭＵを有し、消去動作の最小単位とされる。ビット線ＢＬは、メモリブロックＭＢ＜１＞、…、ＭＢ＜ｎ＞に共通して設けられている。ビット線ＢＬは、１つのメモリブロックＭＢ内の複数のセルユニットＭＵのドレインに共通して接続されている。ソース線ＳＬは、各々、メモリブロックＭＢ毎に分割して設けられている。すなわち、ソース線ＳＬは、メモリブロックＭＢ毎に分断され、１つのメモリブロックＭＢに１つずつ独立して設けられている。ソース線ＳＬは、複数のセルユニットＭＵのソースに接続されている。
【００１６】
図２に示す例では、セルユニットＭＵは、１つのメモリブロックＭＢ毎に、ｋ行、ｎ列に亘りマトリクス状に設けられている。セルユニットＭＵは、メモリストリングＭＳ、ダミーメモリストリングＤＭＳ、ドレイン側選択トランジスタＳＤＴｒ、及びソース側選択トランジスタＳＳＴｒを有する。メモリストリングＭＳは、直列接続されたメモリトランジスタＭＴｒ１〜ＭＴｒ４にて構成されている。メモリトランジスタＭＴｒ１〜４は、その電荷蓄積層に蓄積される電荷の量が変化することで、その閾値電圧が変化する。閾値電圧が変化することにより、メモリトランジスタＭＴｒ１〜４が保持するデータが書き替えられる。
【００１７】
ダミーメモリストリングＤＭＳのソースは、メモリストリングＭＳのドレイン（メモリトランジスタＭＴｒ４のドレイン）に接続されている。ダミーメモリストリングＤＭＳは、直列に接続されたダミーメモリトランジスタＤＭＴｒ１〜ＤＭＴｒ４にて構成されている。ダミーメモリトランジスタＤＭＴｒ１〜ＤＭＴｒ４は、データの記憶に用いられず、メモリトランジスタＭＴｒ１〜ＭＴｒ４のボディの電圧を制御するために用いられる。なお、ダミーメモリトランジスタＤＭＴｒ１〜ＤＭＴｒ４の機能は、後述の図６で詳細に説明する。
【００１８】
ドレイン側選択トランジスタＳＤＴｒのソースは、ダミーメモリストリングＤＭＳのドレイン（ダミーメモリトランジスタＤＭＴｒ４のドレイン）に接続されている。ソース側選択トランジスタＳＳＴｒのドレインは、メモリストリングＭＳのソース（メモリトランジスタＭＴｒ１のソース）に接続されている。
【００１９】
図２に示すように、複数のメモリブロックＭＢにおいて、マトリクス状に配列されたメモリトランジスタＭＴｒ１のゲートは、１本のワード線ＷＬ１に共通接続されている。同様に、メモリトランジスタＭＴｒ２〜ＭＴｒ４のゲートは、各々、１本のワード線ＷＬ２〜ＷＬ４に共通接続されている。
【００２０】
図２に示すように、メモリブロックＭＢ＜１＞において、ロウ方向に一列に配列されたドレイン側選択トランジスタＳＤＴｒのゲートは、１本のドレイン側選択ゲート線ＳＧＤ＜１、１＞（又は、ＳＧＤ＜１、２＞、…、ＳＧＤ＜１、ｋ＞）に共通接続されている。同様に、メモリブロックＭＢ＜ｎ＞の各々において、ロウ方向に一列に配列されたドレイン側選択トランジスタＳＤＴｒのゲートは、１本のドレイン側選択ゲート線ＳＧＤ＜ｎ、１＞（又は、ＳＧＤ＜ｎ、２＞、…、ＳＧＤ＜ｎ、ｋ＞）に共通接続されている。なお、ドレイン側選択ゲート線ＳＧＤ＜１、１＞、…、ＳＧＤ＜ｎ、ｋ＞を特定しない場合、それらをドレイン側選択ゲート線ＳＧＤと総称する。ドレイン側選択ゲート線ＳＧＤは、各々ロウ方向に延びるようにカラム方向に所定ピッチをもって設けられている。
【００２１】
また、カラム方向に一列に配列されたドレイン側選択トランジスタＳＤＴｒのドレインは、１本のビット線ＢＬ１（又は、…、ＢＬｎ）に共通に接続されている。ビット線ＢＬは、メモリブロックＢＫを跨いでカラム方向に延びるように形成されている。
【００２２】
図３に示すように、メモリブロックにＭＢ＜１＞において、ロウ方向に一列に配列されたソース側選択トランジスタＳＳＴｒのゲートは、１本のソース側選択ゲート線ＳＧＳ＜１、１＞（又は、…、ＳＧＳ＜１、ｋ＞）に共通接続されている。同様に、メモリブロックにＭＢ＜ｎ＞において、ロウ方向に一列に配列されたソース側選択トランジスタＳＳＴｒのゲートは、１本のソース側選択ゲート線ＳＧＳ＜ｎ、１＞（又は、…、ＳＧＳ＜ｎ、ｋ＞）に共通接続されている。なお、ソース側選択ゲート線ＳＧＳ＜１、１＞、…、ＳＧＳ＜ｎ、ｋ＞を特定しない場合、それらをソース側選択ゲート線ＳＧＳと総称する。ソース側選択ゲート線ＳＧＳは、各々ロウ方向に延びるようにカラム方向に所定ピッチをもって設けられている。
【００２３】
また、メモリブロックＭＢ＜１＞内の全てのソース側選択トランジスタＳＳＴｒは、１本のソース線ＳＬ＜１＞に共通接続されている。同様に、メモリブロックＭＢ＜ｎ＞内の全てのソース側選択トランジスタＳＳＴｒは、１本のソース線ＳＬ＜ｎ＞に共通接続されている。
【００２４】
上記のようなメモリセルアレイ１の回路構成は、図３及び図４に示す積層構造により実現されている。第１実施形態に係る不揮発性半導体記憶装置は、図３及び図４に示すように、半導体基板１０、半導体基板１０上に順次積層されたソース側選択トランジスタ層２０、メモリ層３０、ドレイン側選択トランジスタ層４０、及び配線層５０を有する。
【００２５】
半導体基板１０は、ソース線ＳＬとして機能する。ソース側選択トランジスタ層２０は、ソース側選択トランジスタＳＳＴｒとして機能する。メモリ層３０は、メモリストリングＭＳ（メモリトランジスタＭＴｒ１〜ＭＴｒ４）、及びダミーメモリストリングＤＭＳ（ダミーメモリトランジスタＤＭＴｒ１〜ＤＭＴｒ４）として機能する。ドレイン側選択トランジスタ層４０は、ドレイン側選択トランジスタＳＤＴｒとして機能する。配線層５０は、ビット線ＢＬ、及びその他の各種配線として機能する。
【００２６】
半導体基板１０は、その上面に拡散層１１を有する。拡散層１１は、ソース線ＳＬとして機能する。拡散層１１は、メモリブロックＭＢ毎に分断されている。
【００２７】
ソース側選択トランジスタ層２０は、図３及び図４に示すように、半導体基板１０上に絶縁層を介してソース側導電層２１を有する。ソース側導電層２１は、ソース側選択トランジスタＳＳＴｒのゲート、及びソース側選択ゲート線ＳＧＳとして機能する。ソース側導電層２１は、各メモリブロックＭＢ内にて、カラム方向に所定ピッチをもってロウ方向に延びるストライプ状に形成されている。ソース側導電層２１は、ポリシリコン（ｐｏｌｙ−Ｓｉ）にて構成されている。
【００２８】
また、ソース側選択トランジスタ層２０は、図４に示すように、ソース側ホール２２を有する。ソース側ホール２２は、ソース側導電層２１を貫通するように形成されている。ソース側ホール２２は、ロウ方向及びカラム方向にマトリクス状に形成されている。
【００２９】
また、ソース側選択トランジスタ層２０は、図４に示すように、ソース側ゲート絶縁層２３、及びソース側柱状半導体層２４を有する。ソース側柱状半導体層２４は、ソース側選択トランジスタＳＳＴｒのボディ（チャネル）として機能する。
【００３０】
ソース側ゲート絶縁層２３は、ソース側ホール２２の側壁に所定の厚みをもって形成されている。ソース側柱状半導体層２４は、ソース側ゲート絶縁層２３の側面に接し、ソース側ホール２２を埋めるように形成されている。ソース側柱状半導体層２４は、積層方向に延びる柱状に形成されている。ソース側柱状半導体層２４は、拡散層１１上に形成されている。ソース側ゲート絶縁層２３は、酸化シリコン（ＳｉＯ２）にて構成されている。ソース側柱状半導体層２４は、ポリシリコン（ｐｏｌｙ−Ｓｉ）にて構成されている。
【００３１】
上記ソース側選択トランジスタ層２０の構成を換言すると、ソース側導電層２１は、ソース側ゲート絶縁層２３を介してソース側柱状半導体層２４を取り囲むように形成されている。
【００３２】
メモリ層３０は、図３及び図４に示すように、ソース側選択トランジスタ層２０上に絶縁層を介して順次積層されたワード線導電層３１ａ〜３１ｈを有する。ワード線導電層３１ａ〜３１ｄは、メモリトランジスタＭＴｒ１〜ＭＴｒ４のゲート、及びワード線ＷＬ１〜ＷＬ４として機能する。ワード線導電層３１ｅ〜３１ｈは、ダミーメモリトランジスタＤＭＴｒ１〜ＤＭＴｒ４のゲート、及びダミーワード線ＤＷＬ１〜ＤＷＬ４として機能する。
【００３３】
ワード線導電層３１ａ〜３１ｈは、複数のメモリブロックＭＢに亘って、ロウ方向及びカラム方向に２次元的に（板状に）広がるように形成されている。ワード線導電層３１ａ〜３１ｈは、ポリシリコン（ｐｏｌｙ−Ｓｉ）にて構成されている。
【００３４】
また、メモリ層３０は、図４に示すように、メモリホール３２を有する。メモリホール３２は、ワード線導電層３１ａ〜３１ｈを貫通するように形成されている。メモリホール３２は、ロウ方向及びカラム方向にマトリクス状に形成されている。メモリホール３２は、ソース側ホール２２と整合する位置に形成されている。
【００３５】
また、メモリ層３０は、図４に示すように、メモリゲート絶縁層３３、及びメモリ柱状半導体層３４を有する。メモリ柱状半導体層３４は、メモリトランジスタＭＴｒ１〜ＭＴｒ４のボディ（チャネル）として機能する。また、メモリ柱状半導体層３４は、ダミーメモリトランジスタＤＭＴｒ１〜ＤＭＴｒ４のボディ（チャネル）として機能する。
【００３６】
メモリゲート絶縁層３３は、メモリホール３２の側壁に所定の厚みをもって形成されている。メモリ柱状半導体層３４は、メモリゲート絶縁層３３の側面に接し、メモリホール３２を埋めるように形成されている。メモリ柱状半導体層３４は、積層方向に延びる柱状に形成されている。メモリ側柱状半導体層３４の下面は、ソース柱状半導体層２４の上面に接するように形成されている。
【００３７】
ここで、図５を参照して、メモリゲート絶縁層３３の構成について詳しく説明する。図５は、図４の拡大図である。メモリゲート絶縁層３３は、メモリホール３２の側面側からメモリ柱状半導体層３４側へと、ブロック絶縁層３３ａ、電荷蓄積層３３ｂ、及びトンネル絶縁層３３ｃを有する。電荷蓄積層３３ｂは、電荷を蓄積可能に構成されている。
【００３８】
ブロック絶縁層３３ａは、図５に示すように、メモリホール３２の側壁に所定の厚みをもって形成されている。電荷蓄積層３３ｂは、ブロック絶縁層３３ａの側壁に所定の厚みをもって形成されている。トンネル絶縁層３３ｃは、電荷蓄積層３３ｂの側壁に所定の厚みをもって形成されている。ブロック絶縁層３３ａ、及びトンネル絶縁層３３ｃは、酸化シリコン（ＳｉＯ２）にて構成されている。電荷蓄積層３３ｂは、窒化シリコン（ＳｉＮ）にて構成されている。メモリ柱状半導体層３４は、ポリシリコン（ｐｏｌｙ−Ｓｉ）にて構成されている。
【００３９】
上記メモリ層３０の構成を換言すると、ワード線導電層３１ａ〜３１ｈは、メモリゲート絶縁層３３を介してメモリ柱状半導体層３４を取り囲むように形成されている。
【００４０】
ドレイン側選択トランジスタ層４０は、図３及び図４に示すように、ドレイン側導電層４１を有する。ドレイン側導電層４１は、ドレイン側選択トランジスタＳＤＴｒのゲート、及びドレイン側選択ゲート線ＳＧＤとして機能する。
【００４１】
ドレイン側導電層４１は、メモリ層３０の上に絶縁層を介して積層されている。ドレイン側導電層４１は、メモリ柱状半導体層３４の直上に形成されている。ドレイン側導電層４１は、各メモリブロックＢＫ内にて、カラム方向に所定ピッチをもってロウ方向に延びるストライプ状に形成されている。ドレイン側導電層４１は、例えば、ポリシリコン（ｐｏｌｙ−Ｓｉ）にて構成されている。
【００４２】
また、ドレイン側選択トランジスタ層４０は、図４に示すように、ドレイン側ホール４２を有する。ドレイン側ホール４２は、ドレイン側導電層４１を貫通するように形成されている。ドレイン側ホール４２は、ロウ方向及びカラム方向にマトリクス状に形成されている。ドレイン側ホール４２は、メモリホール３２に整合する位置に形成されている。
【００４３】
また、ドレイン側選択トランジスタ層４０は、図４に示すように、ドレイン側ゲート絶縁層４３、及びドレイン側柱状半導体層４４を有する。ドレイン側柱状半導体層４４は、ドレイン側選択トランジスタＳＤＴｒのボディ（チャネル）として機能する。
【００４４】
ドレイン側ゲート絶縁層４３は、ドレイン側ホール４２の側壁に所定の厚みをもって形成されている。ドレイン側柱状半導体層４４は、ドレイン側ゲート絶縁層４３に接し、ドレイン側ホール４２を埋めるように形成されている。ドレイン側柱状半導体層４４は、積層方向に延びるように柱状に形成されている。ドレイン側柱状半導体層４４の下面は、メモリ柱状半導体層３４の上面に接するように形成されている。ドレイン側ゲート絶縁層４３は、酸化シリコン（ＳｉＯ２）にて構成されている。ドレイン側柱状半導体層４４は、ポリシリコン（ｐｏｌｙ−Ｓｉ）にて構成されている。
【００４５】
上記ドレイン側選択トランジスタ層４０の構成を換言すると、ドレイン側導電層４１は、ドレイン側ゲート絶縁層４３を介してドレイン側柱状半導体層４４を取り囲むように形成されている。
【００４６】
配線層５０は、図３及び図４に示すように、ビット層５１を有する。ビット層５１は、ビット線ＢＬとして機能する。
【００４７】
ビット層５１は、ドレイン側柱状半導体層４４の上面に接するように形成されている。ビット層５１は、ロウ方向に所定ピッチをもってカラム方向に延びるように形成されている。ビット層５１は、タングステン等の金属にて構成されている。
【００４８】
次に、図６を参照して、第１実施形態に係る不揮発性半導体記憶装置の消去動作について説明する。図６では、一例として、メモリブロックＭＢ＜１＞（選択メモリブロック）内のメモリトランジスタＭＴｒ１〜ＭＴｒ４のデータを選択的に消去する一方、メモリブロックＭＢ＜２＞（非選択メモリブロック）は非選択とし、その内部のメモリトランジスタＭＴｒ１〜ＭＴｒ４のデータの消去を禁止するものとして説明を行う。すなわち、メモリブロックＭＢ＜１＞内の全てのセルユニットＭＵは、選択されて（選択セルユニット）、それらのデータは消去される。また、メモリブロックＭＢ＜２＞内の全てのセルユニットＭＵは非選択とされて（非選択セルユニット）、それらのデータは消去されない。
【００４９】
具体的に、図６に示すように、メモリブロックＭＢ＜１＞においては、ビット線ＢＬ＜１＞の電圧は電圧Ｖｅｒａに設定され、ドレイン側選択トランジスタＳＤＴｒの電圧は電圧Ｖｅｒａ−Δに設定される。また、メモリブロックＭＢ＜１＞においては、ソース線ＳＬ１の電圧は電圧Ｖｅｒａに設定され、ソース側選択トランジスタＳＳＴｒの電圧は電圧Ｖｅｒａ−Δに設定される。すなわち、メモリブロックＭＢ＜１＞において、ビット線ＢＬ＜１＞の電圧は、ドレイン側選択トランジスタＳＤＴｒのゲートの電圧よりも電圧Δだけ高い電圧に設定され、ソース線ＳＬ１の電圧は、ソース側選択トランジスタＳＳＴｒのゲートの電圧よりも電圧Δだけ高い電圧に設定される。これにより、メモリブロックＭＢ＜１＞内で、ソース側選択トランジスタＳＳＴｒ、及びドレイン側選択トランジスタＳＤＴｒのゲート近傍で、ＧＩＤＬ電流が発生する。
【００５０】
また、図６に示すように、メモリブロックＭＢ＜１＞においては、ダミーメモリトランジスタＤＭＴｒ１、ＤＭＴｒ３のゲートの電圧は、電源電圧Ｖｄｄに設定され、ダミーメモリトランジスタＤＭＴｒ２、ＤＭＴｒ４のゲートの電圧は、接地電圧（０Ｖ）に設定される。これにより、ダミーメモリトランジスタＤＭＴｒ１〜ＤＭＴｒ４のボディのポテンシャルは、複数のポテンシャル井戸（ポテンシャル障壁）を持つ構造となる。このポテンシャル構造により、ダミーメモリストリングＤＭＳは、ドレイン側選択トランジスタＳＤＴｒからメモリストリングＭＳへのホールの移動を許容する一方、ドレイン側選択トランジスタＳＤＴｒからメモストリングＭＳへ電子の移動を禁止する。メモリブロックＭＢ＜１＞において、ドレイン側選択トランジスタＳＤＴｒのゲート近傍でＧＩＤＬ電流によって生じたホールは、メモリトランジスタＭＴｒ１〜ＭＴｒ４のボディに流れ込み、これによりメモリトランジスタＭＴｒ１〜ＭＴｒ４のボディの電圧は上昇する。
【００５１】
続いて、メモリトランジスタＭＴｒ１〜ＭＴｒ４のゲートの電圧を０Ｖとして、メモリトランジスタＭＴｒ１〜ＭＴｒ４のボディの電圧よりも低く設定する。これにより、メモリブロックＭＢ＜１＞内のメモリトランジスタＭＴｒ１〜ＭＴｒ４の電荷蓄積層に高電圧が印加され、メモリブロックＭＢ＜１＞に対する消去動作が実行される。
【００５２】
一方、メモリブロックＭＢ＜２＞においては、ドレイン側選択トランジスタＳＤＴｒのゲートの電圧は、電圧Ｖｅｒａに設定される。すなわち、ビット線ＢＬ＜１＞の電圧は、ドレイン側トランジスタＳＤＴｒのゲートの電圧と同じ電圧Ｖｅｒａに設定されることとなる。また、ソース線ＳＬ＜２＞は０Ｖに設定され、ソース側選択トランジスタＳＳＴｒのゲートの電圧は電圧Ｖｔｈに設定される。すなわち、ソース側トランジスタＳＳＴｒのゲートの電圧（Ｖｔｈ）が、ソース線ＳＬ２の電圧（０Ｖ）よりも電圧Ｖｔｈだけ高く設定されることとなる。これにより、メモリブロックＭＢ＜２＞においては、ＧＩＤＬ電流の発生は禁止され、ソース側選択トランジスタＳＳＴｒは導通状態となる。
【００５３】
ここで、メモリブロックＢＫ＜１＞、ＢＫ＜２＞の間で、メモリトランジスタＭＴｒ１〜ＭＴｒ４のゲートはワード線ＷＬ１〜ＷＬ４により共有されている。よって、メモリブロックＭＢ＜１＞と共に、メモリブロックＭＢ＜２＞においても、メモリトランジスタＭＴｒ１〜ＭＴｒ４のゲートの電圧は０Ｖに設定される。
【００５４】
しかしながら、メモリブロックＭＢ＜２＞において、メモリトランジスタＭＴｒ１〜ＭＴｒ４のボディの電圧は、ＧＩＤＬ電流によって昇圧されない。また、仮に何らかのリーク電流がメモリブロックＭＢ＜２＞中のメモリユニットＭＵのボディに流れ込んだとしても、メモリブロックＭＢ＜２＞においては、ソース側選択トランジスタＳＳＴｒが導通状態となることから、このようなリーク電流によりメモリトランジスタＭＴｒ１〜ＭＴｒ４のボディに保持された電荷は、ソース線ＳＬ＜２＞へと放電される。
【００５５】
さらに、メモリブロックＢＫ＜１＞、ＢＫ＜２＞の間で、ダミーメモリトランジスタＤＭＴｒ１〜ＤＭＴｒ４のゲートはダミーワード線ＤＷＬ１〜ＤＷＬ４により共有されている。よって、メモリブロックＭＢ＜２＞においても、ダミーメモリストリングＤＭＳは、ドレイン側選択トランジスタＳＤＴｒからメモリストリングＭＳへのホールの移動を許容する。また、ダミーメモリストリングＤＭＳは、ドレイン側選択トランジスタＳＤＴｒからメモストリングＭＳへ電子の移動を禁止する。
【００５６】
したがって、メモリブロックＭＢ＜２＞において、メモリトランジスタＭＴｒ１〜ＭＴｒ４のボディは、ドレイン側選択トランジスタＳＤＴｒから電子を注入されない。すなわち、ビット線ＢＬ＜１＞からメモリブロックＭＢ＜２＞に流れ込むリーク電流は抑制される。これにより、メモリブロックＭＢ＜２＞において、メモリトランジスタＭＴｒ１〜ＭＴｒ４のボディの電圧上昇は抑制される。
【００５７】
以上のことから、メモリブロックＢＫ＜２＞において、メモリトランジスタＭＴｒ１〜ＭＴｒ４のボディの電圧は、低電圧に保持される。よって、それらメモリトランジスタＭＴｒ１〜ＭＴｒ４の電荷蓄積層には、高電圧が印加されず、第１実施形態は、非選択のメモリブロックＭＢ＜２＞における誤消去を抑制することができる。
【００５８】
上記消去動作を実行する場合、先ず、図７の時刻ｔ１１にて、ダミーワード線ＤＷＬ２、ＤＷＬ４の電圧は、電源電圧Ｖｄｄから接地電圧（０Ｖ）まで下げられる。一方、ダミーワード線ＤＷＬ１、ＤＷＬ３の電圧は、電源電圧Ｖｄｄのまま保持される。これにより、ダミーメモリトランジスタＤＭＴｒ１〜ＤＭＴｒ４のボディのポテンシャルは、上述した複数のポテンシャル井戸（ポテンシャル障壁）を構成する。
【００５９】
次に、時刻ｔ１２にて、ビット線ＢＬ＜１＞の電圧は、電圧Ｖｅｒａまで上げられる。ソース線ＳＬ＜１＞の電圧は電圧Ｖｅｒａまで上げられ、一方、ソース線ＳＬ＜２＞の電圧は接地電圧（０Ｖ）まま保持される。ワード線ＷＬ１〜ＷＬ４の電圧は、接地電圧（０Ｖ）まで下げられる。また、時刻ｔ１２にて、ソース側選択ゲート線ＳＧＳ＜１、１＞〜ＳＧＳ＜１、ｋ＞、及びドレイン側選択ゲート線ＳＧＤ＜１、１＞〜ＳＧＤ＜１、ｋ＞の電圧は、電圧Ｖｅｒａ―Δまで上げられる。また、時刻ｔ１２にて、ソース側選択ゲート線ＳＧＳ＜２、１＞〜ＳＧＳ＜２、ｋ＞の電圧は、電圧Ｖｔｈまで上げられる。ドレイン側選択ゲート線ＳＧＤ＜２、１＞〜ＳＧＤ＜２、ｋ＞の電圧は、電圧Ｖｅｒａまで上げられる。
【００６０】
続いて、時刻ｔ１３にて、ワード線ＷＬ１〜ＷＬ４の電圧は、電源電圧Ｖｄｄまで上げられる。次に、時刻ｔ１４にて、ビット線ＢＬ＜１＞、ソース線ＳＬ＜１＞、ソース側選択ゲート線ＳＧＳ＜１、１＞〜ＳＧＳ＜１、ｋ＞、ＳＧＳ＜２、１＞〜ＳＧＳ＜２、ｋ＞、及びドレイン側選択ゲート線ＳＧＤ＜１、１＞〜ＳＧＤ＜１、ｋ＞、ＳＧＤ＜２、１＞〜ＳＧＤ＜２、ｋ＞の電圧は、接地電圧（０Ｖ）まで下げられる。そして、時刻ｔ１５にて、ダミーワード線ＤＷＬ２、ＤＷＬ４の電圧は、電源電圧Ｖｄｄまで上げられる。
【００６１】
以上、時刻ｔ１１〜ｔ１５の制御により、第１実施形態は、図６に示したように、メモリブロックＭＢ＜１＞に対して消去動作を実行する一方、メモリブロックＭＢ＜２＞に対して誤消去を抑制することができる。
【００６２】
［第２実施形態］
次に、第２実施形態に係る不揮発性半導体記憶装置の構成について説明する。なお、第２実施形態において、第１実施形態と同様の構成については同一符号を付し、その説明を省略する。
【００６３】
図８は、第２実施形態にメモリセルアレイ１を示す回路図である。図８に示すように、第２実施形態に係るメモリセルアレイ１は、ダミーメモリストリングＤＭＳ（ダミーメモリトランジスタＤＭＴｒ１〜ＤＭＴｒ４）を有していない。一方、メモリストリングＭＳは、メモリトランジスタＭＴｒ１〜ＭＴｒ４に加えて、更にメモリトランジスタＭＴｒ５〜ＭＴｒ８を有する。メモリトランジスタＭＴｒ５〜ＭＴｒ８は、直列接続され、メモリトランジスタＭＴｒ４とドレイン側選択トランジスタＳＤＴｒとの間に設けられている。
【００６４】
複数のメモリブロックＭＢにおいて、マトリクス状に配列されたメモリトランジスタＭＴｒ５〜ＭＴｒ８のゲートは、各々、ワード線ＷＬ５〜ＷＬ８に共通接続されている。
【００６５】
上記のようなメモリセルアレイ１の回路構成は、第１実施形態の図３及び図４と同様の積層構造により実現されている。ただし、第２実施形態においては、ワード線導電層３１ｅ〜３１ｈは、メモリトランジスタＭＴｒ５〜ＭＴｒ８のゲート、及びワード線ＷＬ５〜ＷＬ８として機能する。また、メモリ柱状半導体層３４は、メモリトランジスタＭＴｒ５〜ＭＴｒ８のボディ（チャネル）として機能する。
【００６６】
次に、図９Ａ、及び図９Ｂを参照して、第２実施形態に係る不揮発性半導体記憶装置の消去動作について説明する。図９Ａ、及び図９Ｂでは、一例として、メモリブロックＭＢ＜１＞を消去対象とする一方、メモリブロックＭＢ＜２＞は非選択としその内部のメモリトランジスタＭＴｒ１〜ＭＴｒ４のデータは消去を禁止するものとして説明する。
【００６７】
第２実施形態の消去動作時、ビット線ＢＬ＜１＞、ソース線ＳＬ＜１＞、ＳＬ＜２＞、ソース側選択トランジスタＳＳＴｒ、及びドレイン側選択トランジスタＳＤｒは第１実施形態と同様に制御される。第２実施形態の消去動作時、メモリトランジスタＭＴｒ１〜ＭＴｒ８のみが第１実施形態と異なる制御を実行される。
【００６８】
先ず、図９Ａに示すように、メモリトランジスタＭＴｒ１、ＭＴｒ３、ＭＴｒ５、ＭＴｒ７のゲートの電圧は、電源電圧Ｖｄｄに設定され、メモリトランジスタＭＴｒ２、ＭＴｒ４、ＭＴｒ６、ＭＴｒ８のゲートの電圧は、接地電圧（０Ｖ）に設定される。
【００６９】
これにより、メモリトランジスタＭＴｒ１〜ＭＴｒ８のボディのポテンシャルは、複数のポテンシャル井戸（ポテンシャル障壁）を持つ構造となる。このポテンシャル構造により、メモリストリングＭＳは、ドレイン側選択トランジスタＳＤＴｒからメモリストリングＭＳへのホールの移動を許容する。一方、メモリストリングＭＳは、ドレイン側選択トランジスタＳＤＴｒからメモストリングＭＳへ電子の移動を禁止する。したがって、メモリブロックＭＢ＜１＞において、ＧＩＤＬ電流によって生じたホールは、メモリトランジスタＭＴｒ１〜ＭＴｒ８のボディに流れ込み、メモリトランジスタＭＴｒ１〜ＭＴｒ８のボディの電圧は上昇する。
【００７０】
また、メモリブロックＭＢ＜１＞において、メモリトランジスタＭＴｒ２、ＭＴｒ４、ＭＴｒ６、ＭＴｒ８のゲートは、接地電圧（０Ｖ）に設定されている。よって、メモリブロックＭＢ＜１＞において、メモリトランジスタＭＴｒ２、ＭＴｒ４、ＭＴｒ６、ＭＴｒ８の電荷蓄積層に高電圧が印加され、それらに対して消去動作が実行される。
【００７１】
一方、メモリブロックＭＢ＜２＞においても、メモリストリングＭＳは、ドレイン側選択トランジスタＳＤＴｒからメモリストリングＭＳへのホールの移動を許容する。また、メモリストリングＭＳは、ドレイン側選択トランジスタＳＤＴｒからメモストリングＭＳへ電子の移動を禁止する。
【００７２】
したがって、メモリブロックＭＢ＜２＞において、メモリトランジスタＭＴｒ１〜ＭＴｒ８のボディは、ドレイン側選択トランジスタＳＤＴｒから電子を注入されない。すなわち、ビット線ＢＬ＜１＞からメモリブロックＭＢ＜２＞に流れ込むリーク電流は抑制される。これにより、メモリブロックＭＢ＜２＞において、メモリトランジスタＭＴｒ１〜ＭＴｒ４のボディの電圧上昇は抑制される。
【００７３】
次に、図９Ｂに示すように、メモリトランジスタＭＴｒ２、ＭＴｒ４、ＭＴｒ６、ＭＴｒ８のゲートは、電源電圧Ｖｄｄに設定され、メモリトランジスタＭＴｒ１、ＭＴｒ３、ＭＴｒ５、ＭＴｒ７のゲートは、接地電圧（０Ｖ）に設定される。
【００７４】
これにより、図９Ａと同様に、メモリストリングＭＳは、ドレイン側選択トランジスタＳＤＴｒからメモリストリングＭＳへのホールの移動を許容する。一方、メモリストリングＭＳは、ドレイン側選択トランジスタＳＤＴｒからメモストリングＭＳへ電子の移動を禁止する。したがって、メモリブロックＭＢ＜１＞において、ＧＩＤＬ電流によって生じたホールは、メモリトランジスタＭＴｒ１〜ＭＴｒ８のボディに流れ込み、メモリトランジスタＭＴｒ１〜ＭＴｒ８のボディの電圧は上昇する。
【００７５】
また、メモリブロックＭＢ＜１＞において、メモリトランジスタＭＴｒ１、ＭＴｒ３、ＭＴｒ５、ＭＴｒ７のゲートは、接地電圧（０Ｖ）に設定されている。よって、メモリブロックＭＢ＜１＞において、メモリトランジスタＭＴｒ１、ＭＴｒ３、ＭＴｒ５、ＭＴｒ７の電荷蓄積層に高電圧が印加され、それらに対して消去動作が実行される。
【００７６】
一方、メモリブロックＭＢ＜２＞においても、メモリストリングＭＳは、ドレイン側選択トランジスタＳＤＴｒからメモリストリングＭＳへのホールの移動を許容する。また、メモリストリングＭＳは、ドレイン側選択トランジスタＳＤＴｒからメモストリングＭＳへ電子の移動を禁止する。
【００７７】
したがって、メモリブロックＭＢ＜２＞において、メモリトランジスタＭＴｒ１〜ＭＴｒ８のボディは、ドレイン側選択トランジスタＳＤＴｒから電子を注入されない。すなわち、ビット線ＢＬ＜１＞からメモリブロックＭＢ＜２＞に流れ込むリーク電流は抑制される。これにより、メモリブロックＭＢ＜２＞において、メモリトランジスタＭＴｒ１〜ＭＴｒ４のボディの電圧上昇は抑制される。
【００７８】
以上のように、第２実施形態は、図９Ａに示すようにメモリブロックＭＢ＜１＞内のメモリトランジスタＭＴｒ２、ＭＴｒ４、ＭＴｒ６、ＭＴｒ８に対して消去動作（以下、第１消去動作）を実行する。その後、第２実施形態は、図９Ｂに示すようにメモリブロックＭＢ＜１＞内のメモリトランジスタＭＴｒ１、ＭＴｒ３、ＭＴｒ５、ＭＴｒ７に対して消去動作（以下、第２消去動作）を実行する。そして、第２実施形態は、第１消去動作及び第２消去動作を実行中、メモリブロックＭＢ＜２＞におけるリーク電流をを抑えて誤消去の発生を抑制している。
【００７９】
上記消去動作を実行する場合、先ず、図１０の時刻ｔ２１にて、ビット線ＢＬ＜１＞の電圧は、電圧Ｖｅｒａまで上げられる。ソース線ＳＬ＜１＞の電圧は電圧Ｖｅｒａまで上げられ、一方、ソース線ＳＬ＜２＞の電圧は接地電圧（０Ｖ）まま保持される。
【００８０】
また、時刻ｔ２１にて、ソース側選択ゲート線ＳＧＳ＜１、１＞〜ＳＧＳ＜１、ｋ＞、及びドレイン側選択ゲート線ＳＧＤ＜１、１＞〜ＳＧＤ＜１、ｋ＞の電圧は、電圧Ｖｅｒａ―Δまで上げられる。
【００８１】
また、時刻ｔ２１にて、ソース側選択ゲート線ＳＧＳ＜２、１＞〜ＳＧＳ＜２、ｋ＞の電圧は、電圧Ｖｔｈまで上げられる。ドレイン側選択ゲート線ＳＧＤ＜２、１＞〜ＳＧＤ＜２、ｋ＞の電圧は、電圧Ｖｅｒａまで上げられる。
【００８２】
次に、時刻ｔ２２にて、ワード線ＷＬ２、ＷＬ４、ＷＬ６、ＷＬ８の電圧は、電源電圧Ｖｄｄから接地電圧（０Ｖ）まで下げられる。一方、ワード線ＷＬ１、ＷＬ３、ＷＬ５、ＷＬ７の電圧は、電源電圧Ｖｄｄのまま保持される。これにより、メモリトランジスタＭＴｒ１〜ＭＴｒ８のボディのポテンシャルは、上述したポテンシャル井戸（ポテンシャル障壁）を構成する。そして、これら時刻ｔ２１、ｔ２２の制御により、図９Ａに示したように、メモリブロックＭＢ＜１＞に対する第１消去動作が実行される一方、メモリブロックＭＢ＜２＞に対する誤消去が抑制される。
【００８３】
続いて、時刻ｔ２３にて、ワード線ＷＬ２、ＷＬ４、ＷＬ６、ＷＬ８の電圧は、電源電圧Ｖｄｄまで上げられる。次に、時刻ｔ２４にて、ビット線ＢＬ＜１＞、ソース線ＳＬ＜１＞、ＳＬ＜２＞、ソース側選択ゲート線ＳＧＳ＜１、１＞〜ＳＧＳ＜１、ｋ＞、ＳＧＳ＜２、１＞〜ＳＧＳ＜２、ｋ＞、及びドレイン側選択ゲート線ＳＧＤ＜１、１＞〜ＳＧＤ＜１、ｋ＞、ＳＧＤ＜２、１＞〜ＳＧＤ＜２、ｋ＞の電圧は、接地電圧（０Ｖ）まで下げられる。
【００８４】
次に、時刻ｔ２５にて、ビット線ＢＬ＜１＞の電圧は、電圧Ｖｅｒａまで上げられる。ソース線ＳＬ＜１＞の電圧は電圧Ｖｅｒａまで上げられ、一方、ソース線ＳＬ＜２＞の電圧は接地電圧（０Ｖ）まま保持される。
【００８５】
また、時刻ｔ２５にて、ソース側選択ゲート線ＳＧＳ＜１、１＞〜ＳＧＳ＜１、ｋ＞、及びドレイン側選択ゲート線ＳＧＤ＜１、１＞〜ＳＧＤ＜１、ｋ＞の電圧は、電圧Ｖｅｒａ―Δまで上げられる。
【００８６】
また、時刻ｔ２５にて、ソース側選択ゲート線ＳＧＳ＜２、１＞〜ＳＧＳ＜２、ｋ＞の電圧は、電圧Ｖｔｈまで上げられる。ドレイン側選択ゲート線ＳＧＤ＜２、１＞〜ＳＧＤ＜２、ｋ＞の電圧は、電圧Ｖｅｒａまで上げられる。
【００８７】
次に、時刻ｔ２６にて、ワード線ＷＬ１、ＷＬ３、ＷＬ５、ＷＬ７の電圧は、電源電圧Ｖｄｄから接地電圧（０Ｖ）まで下げられる。一方、ワード線ＷＬ２、ＷＬ４、ＷＬ６、ＷＬ８の電圧は、電源電圧Ｖｄｄのまま保持される。これにより、メモリトランジスタＭＴｒ１〜ＭＴｒ８のボディのポテンシャルは、上述したポテンシャル井戸（ポテンシャル障壁）を構成する。そして、これら時刻ｔ２５、ｔ２６の制御により、図９Ｂに示したように、メモリブロックＭＢ＜１＞に対する第２消去動作が実行される一方、メモリブロックＭＢ＜２＞に対する誤消去が抑制される。
【００８８】
続いて、時刻ｔ２７にて、ワード線ＷＬ１、ＷＬ３、ＷＬ５、ＷＬ７の電圧は、電源電圧Ｖｄｄまで上げられる。次に、時刻ｔ２８にて、ビット線ＢＬ＜１＞、ソース線ＳＬ＜１＞、ＳＬ＜２＞、ソース側選択ゲート線ＳＧＳ＜１、１＞〜ＳＧＳ＜１、ｋ＞、ＳＧＳ＜２、１＞〜ＳＧＳ＜２、ｋ＞、及びドレイン側選択ゲート線ＳＧＤ＜１、１＞〜ＳＧＤ＜１、ｋ＞、ＳＧＤ＜２、１＞〜ＳＧＤ＜２、ｋ＞の電圧は、接地電圧（０Ｖ）まで下げられる。
【００８９】
図１０に示したように、第１消去動作が、時刻ｔ２１〜ｔ２４で実行された後、第２消去動作が、時刻ｔ２５〜ｔ２８で実行される。すなわち、第１消去動作の終了後、時刻ｔ２４〜ｔ２５の時間を置いて、第２消去動作は実行される。そこで、第２実施形態は、時刻ｔ２４〜ｔ２５の時間において、消去動作以外の書き込み動作又は、読み出し動作などを実行可能に構成されている。これにより、第２実施形態は、動作時間の増大を抑制している。
【００９０】
［第３実施形態］
次に、第３実施形態に係る不揮発性半導体記憶装置の積層構造について説明する。なお、第３実施形態において、第１実施形態及び第２実施形態と同様の構成については、同一符号を付し、その説明を省略する。
【００９１】
図１１は、第３実施形態のメモリセルアレイ１を示す回路図である。図１１に示すように、第３実施形態に係るメモリストリングＭＳは、第２実施形態の構成に加えて、メモリトランジスタＭＴｒ４とメモリトランジスタＭＴｒ５との間に、更にバックゲートトランジスタＢＴｒを有する。複数のメモリブロックＭＢにおいて、マトリクス状に配列されたバックゲートトランジスタＢＴｒのゲートは、各々、バックゲート線ＢＧに共通接続されている。
【００９２】
上記のようなメモリセルアレイ１の回路構成は、図１２に示す積層構造により実現されている。すなわち、第３実施形態に係る不揮発性半導体記憶装置は、図１２に示すように、半導体基板１０の上に順次積層されたバックゲート層６０、メモリ層７０、選択トランジスタ層８０、及び配線層９０を有する。バックゲート層６０は、バックゲートトランジスタＢＴｒとして機能する。メモリ層７０は、メモリストリングＭＳ（メモリトランジスタＭＴｒ１〜ＭＴｒ８）として機能する。選択トランジスタ層８０は、ドレイン側選択トランジスタＳＤＴｒ、及びソース側選択トランジスタＳＳＴｒとして機能する。配線層９０は、ソース線ＳＬ、及びビット線ＢＬとして機能する。
【００９３】
バックゲート層６０は、図１２に示すように、バックゲート導電層６１を有する。バックゲート導電層６１は、基板１０と平行なロウ方向及びカラム方向に２次元的に広がるように形成されている。バックゲート導電層６１は、ポリシリコン（ｐｏｌｙ−Ｓｉ）にて構成されている。
【００９４】
バックゲート導電層６１は、図１２に示すように、バックゲートホール６２を有する。バックゲートホール６２は、バックゲート導電層６１を掘り込むように形成されている。バックゲートホール６２は、上面からみてカラム方向を長手方向とする略矩形状に形成されている。バックゲートホール６２は、ロウ方向及びカラム方向にマトリクス状に形成されている。
【００９５】
メモリ層７０は、図１２に示すように、バックゲート層６０の上層に形成されている。メモリ層７０は、ワード線導電層７１ａ〜７１ｄを有する。ワード線導電層７１ａは、ワード線ＷＬ４、及びメモリトランジスタＭＴｒ４のゲートとして機能する。また、ワード線導電層７１ａは、ワード線ＷＬ５、及びメモリトランジスタＭＴｒ５のゲートとして機能する。ワード線導電層７１ｂは、ワード線ＷＬ３、及びメモリトランジスタＭＴｒ３のゲートとして機能する。また、ワード線導電層７１ｂは、ワード線ＷＬ６、及びメモリトランジスタＭＴｒ６のゲートとして機能する。ワード線導電層７１ｃは、ワード線ＷＬ２、及びメモリトランジスタＭＴｒ２のゲートとして機能する。また、ワード線導電層７１ｃは、ワード線ＷＬ７、及びメモリトランジスタＭＴｒ７のゲートとして機能する。ワード線導電層７１ｄは、ワード線ＷＬ１、及びメモリトランジスタＭＴｒ１のゲートとして機能する。また、ワード線導電層７１ｄは、ワード線ＷＬ８、及びメモリトランジスタＭＴｒ８のゲートとして機能する。
【００９６】
ワード線導電層７１ａ〜７１ｄは、絶縁層を挟んで積層されている。ワード線導電層７１ａ〜７１ｄは、カラム方向に所定ピッチをもってロウ方向を長手方向として延びるように形成されている。ワード線導電層７１ａ〜７１ｄは、ポリシリコン（ｐｏｌｙ−Ｓｉ）にて構成されている。
【００９７】
メモリ層７０は、図１２に示すように、メモリホール７２を有する。メモリホール７２は、ワード線導電層７１ａ〜７１ｄ、及び絶縁層を貫通するように形成されている。メモリホール７２は、バックゲートホール６２のカラム方向の端部近傍に整合するように形成されている。
【００９８】
また、バックゲート層６０、及びメモリ層７０は、図１２に示すように、メモリゲート絶縁層７３、及びメモリ半導体層７４を有する。メモリ半導体層７４は、メモリトランジスタＭＴｒ１〜ＭＴｒ８（メモリストリングＭＳ）のボディとして機能する。メモリゲート絶縁層７３は、上記実施形態と同様に、電荷を蓄積する電荷蓄積層を有する。
【００９９】
メモリ半導体層７４は、バックゲートホール６２、及びメモリホール７２を埋めるように形成されている。メモリ半導体層７４は、ロウ方向からみてＵ字状に形成されている。メモリ半導体層７４は、基板１０に対して垂直方向に延びる一対の柱状部７４ａ、及び一対の柱状部７４ａの下端を連結する連結部７４ｂを有する。メモリ半導体層７４は、ポリシリコン（ｐｏｌｙ−Ｓｉ）にて構成されている。
【０１００】
上記バックゲート層６０の構成を換言すると、バックゲート導電層６１は、メモリゲート絶縁層７３を介して連結部７４ｂを取り囲むように形成されている。また、上記メモリ層７０の構成を換言すると、ワード線導電層７１ａ〜７１ｄは、メモリゲート絶縁層７３を介して柱状部７４ａを取り囲むように形成されている。
【０１０１】
選択トランジスタ層８０は、図１２に示すように、ソース側導電層８１ａ、及びドレイン側導電層８１ｂを有する。ソース側導電層８１ａは、ソース側選択ゲート線ＳＧＳ、及びソース側選択トランジスタＳＳＴｒのゲートとして機能する。ドレイン側導電層８１ｂは、ドレイン側選択ゲート線ＳＧＤ、及びドレイン側選択トランジスタＳＤＴｒのゲートとして機能する。
【０１０２】
ソース側導電層８１ａは、メモリ半導体層７４を構成する一方の柱状部７４ａの上層に形成され、ドレイン側導電層８１ｂは、ソース側導電層８１ａと同層であって、メモリ半導体層７４を構成する他方の柱状部７４ａの上層に形成されている。ソース側導電層８１ａ、及びドレイン側導電層８１ｂは、カラム方向に所定ピッチをもってロウ方向に延びるストライプ状に形成されている。ソース側導電層８１ａ、及びドレイン側導電層８１ｂは、ポリシリコン（ｐｏｌｙ−Ｓｉ）にて構成されている。
【０１０３】
選択トランジスタ層８０は、図１２に示すように、ソース側ホール８２ａ、及びドレイン側ホール８２ｂを有する。ソース側ホール８２ａは、ソース側導電層８１ａを貫通するように形成されている。ドレイン側ホール８２ｂは、ドレイン側導電層８１ｂを貫通するように形成されている。ソース側ホール８２ａ及びドレイン側ホール８２ｂは、各々、メモリホール７２と整合する位置に形成されている。
【０１０４】
選択トランジスタ層８０は、図１２に示すように、ソース側ゲート絶縁層８３ａ、ソース側柱状半導体層８４ａ、ドレイン側ゲート絶縁層８３ｂ、及びドレイン側柱状半導体層８４ｂを有する。ソース側柱状半導体層８４ａは、ソース側選択トランジスタＳＳＴｒのボディとして機能する。ドレイン側柱状半導体層８４ｂは、ドレイン側選択トランジスタＳＤＴｒのボディとして機能する。
【０１０５】
ソース側ゲート絶縁層８３ａは、ソース側ホール８２ａの側面に所定の厚みをもって形成されている。ソース側柱状半導体層８４ａは、ソース側ゲート絶縁層８３ａの側面及び一対の柱状部８４ａの一方の上面に接し、基板１０に対して垂直方向に延びるように柱状に形成されている。ソース側柱状半導体層８４ａは、ポリシリコン（ｐｏｌｙ−Ｓｉ）にて構成されている。
【０１０６】
ドレイン側ゲート絶縁層８３ｂは、ドレイン側ホール８２ｂの側面に所定の厚みをもって形成されている。ドレイン側柱状半導体層８４ｂは、ドレイン側ゲート絶縁層８３ｂの側面及び一対の柱状部７４ｂの他方の上面に接し、基板１０に対して垂直方向に延びるように柱状に形成されている。ドレイン側柱状半導体層８４ｂは、ポリシリコン（ｐｏｌｙ−Ｓｉ）にて構成されている。
【０１０７】
配線層９０は、ソース層９１、プラグ層９２、及びビット層９３を有する。ソース層９１は、ソース線ＳＬとして機能する。ビット層９３は、ビット線ＢＬとして機能する。
【０１０８】
ソース層９１は、ソース側柱状半導体層８４ａの上面に接し、ロウ方向に延びるように形成されている。ビット層９３は、プラグ層９２を介してドレイン側柱状半導体層８４ｂの上面に接し、カラム方向に延びるように形成されている。ソース層９１、プラグ層９２、及びビット層９３は、タングステン等の金属にて構成されている。これにより、ソース線ＳＬは、第１及び第２実施形態よりも低抵抗化することができる。
【０１０９】
［その他実施形態］
以上、実施の形態を説明したが、これらの実施の形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施の形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【０１１０】
例えば、第１〜第３実施形態に係るソース線ＳＬ＜１＞、…、ＳＬ＜ｎ＞は、メモリブロックＭＢ＜１＞、…、ＭＢ＜ｎ＞毎に分断されている。しかしながら、図１３に示すように、ソース線ＳＬは、メモリブロックＭＢ＜１＞、…、ＭＢ＜ｎ＞に共通に設けられたものであってもよい。この場合、消去動作時、ソース線ＳＬは、電圧Ｖｅｒａを印加され、非選択のメモリブロックＭＢ＜２＞に含まれるソース側選択トランジスタＳＳＴｒのゲートは、電圧Ｖｅｒａを印加される。
【０１１１】
また、第１実施形態の変形例として、ダミーメモリストリングＤＭＳは、図１４に示すように、ｍ個のダミーメモリトランジスタＤＭＴｒ１〜ＤＭＴｒｍを有するものであってもよい。この場合、例えば、３ｉ番目のダミーメモリトランジスタＤＭＴｒ３、ＤＭＴｒ６、…のゲートは、電源電圧Ｖｄｄに設定され、その他のダミーメモリトランジスタＤＭＴｒ１、ＤＭＴｒ２、ＤＭＴｒ４、ＤＭＴｒ５、ＤＭＴｒ７のゲートは、接地電圧（０Ｖ）を印加されてもよい。すなわち、第１実施形態の変形例は、消去動作時、選択されたセルユニットＭＵ及び非選択とされたセルユニットＭＵにおいて、ダミーメモリストリングＤＭＳ中の少なくとも１つのダミーメモリトランジスタＤＭＴｒのゲートに電源電圧Ｖｄｄを印加し、ダミーメモリストリングＤＭＳ中の別のダミーメモリトランジスタＤＭＴｒのゲートに電源電圧Ｖｄｄよりも低い接地電圧（０Ｖ）を印加するものであればよい。
【０１１２】
また、第２実施形態の変形例として、メモリストリングＭＳは、図１５に示すように、ｍ個のダミーメモリトランジスタＤＭＴｒ１〜ＤＭＴｒｍを有するものであってもよい。そして、例えば、３ｉ番目のメモリトランジスタＭＴｒ３、ＭＴｒ６、…のゲートは、電源電圧Ｖｄｄに設定され、その他のダミーメモリトランジスタＭＴｒ１、ＭＴｒ２、ＭＴｒ４、ＭＴｒ５、ＭＴｒ７のゲートは、接地電圧（０Ｖ）を印加されるものであってもよい。すなわち、第２実施形態の変形例は、消去動作時、選択されたセルユニットＭＵ及び非選択とされたセルユニットＭＵにおいて、メモリストリングＭＳ中の少なくとも１つのメモリトランジスタＭＴｒのゲートに電源電圧Ｖｄｄを印加し、ダミーメモリストリングＭＳ中の別のメモリトランジスタＭＴｒのゲートに電源電圧Ｖｄｄよりも低い接地電圧（０Ｖ）を印加するものであればよい。
【符号の説明】
【０１１３】
１０…半導体基板、  ２０…ソース側選択トランジスタ層、  ３０、７０…メモリ層、  ４０…ドレイン側選択トランジスタ層、  ５０、９０…配線層、  ６０…バックゲート層、  ８０…選択トランジスタ層、  ＭＳ…メモリストリング、  ＭＴｒ１〜ＭＴｒ８…メモリトランジスタ、  ＤＭＳ…ダミーメモリストリング、  ＤＭＴｒ１〜ＤＭＴｒ４…ダミーメモリトランジスタ、  ＳＳＴｒ…ソース側選択トランジスタ、  ＳＤＴｒ…ドレイン側選択トランジスタ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９Ａ】
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【図９Ｂ】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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