(57)【要約】【課題】  差動信号ラインに、第１入力端子と第２入力端子を有し、ダイオードにより構成される１パッケージの保護装置を接続する場合、第１入力端子と第２入力端子間のアイソレーションを十分確保し、また、第１入力端子に接続するダイオードと第２入力端子に接続するダイオードの部品ばらつきを抑制する必要がある。また、差動信号ラインに用いる保護装置の場合、部品容量とＥＳＤ破壊耐量を所望の範囲に収めるようにする必要がある。【解決手段】  ｐ半導体基板上にｐ型半導体層を積層し、その表面にｐｎ接合を形成し、互いに離間する第１ｎ＋型不純物領域、第２ｎ＋型不純物領域、第３ｎ＋型不純物領域を設け、第１入力端子に接続する第１ｎ＋型不純物領域と、第２入力端子に接続する第３ｎ＋型不純物領域との間に、接地端子に接続する第２ｎ＋型不純物領域を配置して、横型の双方向ｐｎ接合ダイオードによる保護装置を提供する。【選択図】    図１
2012069600.tif 000002
【特許請求の範囲】
【請求項１】
一導電型半導体基板と、
該一導電型半導体基板の一主面上に設けられた一導電型半導体層と、
該一導電型半導体層上に設けられ、該一導電型半導体層より高濃度の一導電型不純物層と、
前記一導電型不純物層と第１ｐｎ接合を形成する第１逆導電型不純物領域と、
前記一導電型不純物層と第２ｐｎ接合を形成し、前記第１逆導電型不純物領域と離間して設けられた第２逆導電型不純物領域と、
前記一導電型不純物層と第３ｐｎ接合を形成し、前記第２逆導電型不純物領域と離間して設けられた第３逆導電型不純物領域と、
前記第１逆導電型不純物領域と第１入力端子に電気的に接続する第１電極と、
前記第２逆導電型不純物領域と接地端子に電気的に接続する第２電極と、
前記第３逆導電型不純物領域と第２入力端子に電気的に接続する第３電極と、
を具備し、
前記第２逆導電型不純物領域を前記第１逆導電型不純物領域と前記第３逆導電型不純物領域との間に配置することを特徴とする保護装置。
【請求項２】
前記第１逆導電型不純物領域、前記第２逆導電型不純物領域および、前記第３逆導電型不純物領域は、前記一導電型半導体基板の一の対角線に沿って配置されることを特徴とする請求項１に記載の保護装置。
【請求項３】
前記第１逆導電型不純物領域、前記第２逆導電型不純物領域および前記第３逆導電型不純物領域は、互いに同等の距離で離間されることを特徴とする請求項１または請求項２のいずれかに記載の保護装置。
【請求項４】
前記第１逆導電型不純物領域と前記第２逆導電型不純物領域は、１４０μｍ以上の距離で離間されることを特徴とする請求項３に記載の保護装置。
【請求項５】
前記第２逆導電型不純物領域と前記第３逆導電型不純物領域は、１４０μｍ以上の距離で離間されることを特徴とする請求項３に記載の保護装置。
【請求項６】
前記第１電極が電気的に接続する第１導電部材と、前記第２電極が電気的に接続する第２導電部材と、前記第３電極が電気的に接続する第３導電部材と、これらを被覆する樹脂層とを具備することを特徴とする請求項１から請求項５のいずれかに記載の保護装置。
【請求項７】
他の一導電型半導体基板と、
該他の一導電型半導体基板の一主面上に設けられた他の逆導電型不純物領域と、
該他の逆導電型不純物領域と電源端子に電気的に接続する他の電極とを具備することを特徴とする請求項１から請求項５のいずれかに記載の保護装置。
【請求項８】
前記第１電極が電気的に接続する第１導電部材と、前記第２電極が電気的に接続する第２導電部材と、前記第３電極が電気的に接続する第３導電部材と、前記他の電極が電気的に接続する第４導電部材とこれらを被覆する樹脂層とを具備することを特徴とする請求項７に記載の保護装置。
【請求項９】
支持基板と、
一主面に第１電極、第２電極および第３電極が設けられ、前記支持基板の一主面上に固着されたダイオードと、
前記支持基板の他の主面に設けられ、前記第１電極と電気的に接続し、第１入力端子となる第１外部接続電極と、
前記他の主面に設けられ、前記第２電極と電気的に接続し、接地端子となる第２外部接続電極と、
前記他の主面に設けられ、前記第３電極と電気的に接続し、第２入力端子となる第３外部接続電極と、
前記支持基板および前記半導体素子を一体で被覆する樹脂層と、を具備し、
前記第１外部接続電極および前記第３外部接続電極は隣り合い、前記支持基板の一の辺の延在方向に沿って配置されることを特徴とする保護装置。
【請求項１０】
前記第１外部接続電極および前記第３外部接続電極は、該両電極が接続する実装基板の２つの配線の離間距離と同等の距離で離間され、前記配線の延在方向に沿って延在することを特徴とする請求項９に記載の保護装置。
【請求項１１】
前記第１外部接続電極は前記一の辺の近傍に設けられ、前記第２外部接続電極は、前記一の辺と平行な他の辺の近傍に設けられることを特徴とする請求項９または請求項１０に記載の保護装置。
【請求項１２】
前記第２電極は、前記第１電極と前記第３電極の間に配置されることを特徴とする請求項９から請求項１１のいずれかに記載の保護装置。
【請求項１３】
一主面に他の電極が設けられ、前記支持基板の一主面上に固着された他のダイオードと、
前記支持基板の他の主面に設けられ、前記他の電極と電気的に接続し、電源端子となる第４外部接続電極とを有し、
該第４外部接続電極は、前記第２外部接続電極の近傍に配置されることを特徴とする請求項９から請求項１２のいずれかに記載の保護装置。
【請求項１４】
前記第２外部接続電極と前記第４外部接続電極は、前記一の辺に沿って並んで配置されることを特徴とする請求項１３に記載の保護装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、静電気破壊保護用途の保護装置に係り、特に高い静電気破壊耐量と低容量を兼ね備えた保護装置に関する。
【背景技術】
【０００２】
近年、コンピュータなどのホストと各種の周辺機器とを接続するインターフェイスとして、いわゆるホットスワップ（活線挿抜）の機能を有するものが多様されているが、その代表的なものに、ＵＳＢ（Universal  Serial  Bus）規格の接続端子（以下、ＵＳＢコネクタと称する。）がある。ＵＳＢコネクタは外部に露出している機会が多く、例えば利用者の接触放電など、外部からＵＳＢコネクタを介してデータの信号ラインに静電気が印加されると、信号ラインに接続する部品（例えばＵＳＢコネクタを制御するＩＣ）が破壊するおそれがある。これを防止するために、ＵＳＢコネクタと被保護部品間の信号ラインには、静電気放電（ＥＳＤ：Electrostatic  Discharge）破壊を防ぐ保護装置が接続されている。保護装置は例えば、ｐｎ接合ダイオードであり、これを信号ラインと接地間に接続することによって静電気を吸収させることができる。ＵＳＢコネクタの信号ラインなどの差動信号ラインでは、入力信号ラインを２つ（＋データ（Ｄ＋）信号、−データ（Ｄ−）信号）有するため、これらのいずれもＥＳＤ破壊から保護する必要がある。（例えば特許文献１参照。）。
【０００３】
そして２つの入力信号ラインに保護装置を接続する場合、それぞれの入力信号ラインに接続する２つのｐｎ接合ダイオードを１つのパッケージに収納した保護装置も知られている。
【０００４】
図１０は、２つの入力信号ラインにそれぞれ接続するｐｎ接合ダイオードを１つのパッケージに収納して構成される保護装置の一例を示す概要図である。
【０００５】
図１０（Ａ）（Ｂ）は、１つの半導体基板（チップ）に２つのｐｎ接合ダイオードを形成した保護装置１００を示す図であり、図１０（Ａ）が断面図、図１０（Ｂ）が実装状態を示す平面図である。
【０００６】
図１０（Ａ）を参照して、保護装置１００は例えば、ｐ＋型半導体基板１０１上にｎ＋型半導体領域１０４、１０５を設け、基板表面を覆う絶縁膜１１１を開口してｎ＋型半導体領域１０４、１０５とコンタクトする第１電極１０６、第２電極１０７を形成し、裏面には金属の蒸着などによって第３電極１０８を設ける。
【０００７】
保護装置１００は、ｐ＋型半導体領域１０１とｎ型半導体領域１０４からなる第１ダイオードＤ１１と、ｐ＋型半導体領域１０１とｎ型半導体領域１０５からなる第２ダイオードＤ１２を有している。
【０００８】
図１０（Ｂ）を参照して、第１電極１０６、第２電極１０７はそれぞれ、例えばリードフレームのリード１０９ａ、１０９ｂに金属細線１１２などによって電気接続され、第３電極（ここでは不図示）はアイランド１０９ｄに固着される。これらは樹脂層１１０で一体的に被覆、支持され、保護装置１００が構成される。
リード１０９ａ、１０９ｂ、１０９ｃの一端は、樹脂層１１０から外部に導出してそれぞれ第１入力端子ＩＮ１、第２入力端子ＩＮ２、接地端子ＧＮＤとなる。保護装置１００は、例えばＵＳＢコネクタ（不図示）からのＤ＋信号ライン（不図示）に第１入力端子ＩＮ１が接続し、Ｄ−信号ライン（不図示）に第２入力端子ＩＮ２が接続し、接地ラインに接地端子ＧＮＤが接続する。
【０００９】
図１０（Ｃ）は、それぞれｐ＋型半導体基板にｎ＋型不純物領域を設けて１つのｐｎ接合を形成したダイオードのチップ２つ（ダイオードＤ２１とダイオードＤ２２）を、組み立て工程にて接続した保護装置２００である。
【００１０】
すなわち、第１ダイオードＤ２１と第２ダイオードＤ２２のチップを例えば１つのリードフレームのアイランド２０９ｄ上に固着し、それぞれの第１電極２０６ａ、２０６ｂをそれぞれ金属細線２１２によってリード２０９ａ、２０９ｂに接続する。これらが樹脂層２１０で一体的に被覆、支持され、保護装置２００が構成される。
【００１１】
リード２０９ａ、２０９ｂ、２０９ｃの一端は樹脂層２１０から外部に導出してそれぞれ第１入力端子ＩＮ１、第２入力端子ＩＮ２、接地端子ＧＮＤとなる。保護装置２００は、例えばＵＳＢコネクタ（不図示）からのＤ＋信号ライン（不図示）に第１入力端子ＩＮ１が接続し、Ｄ−信号ライン（不図示）に第２入力端子ＩＮ２が接続し、接地ラインに接地端子ＧＮＤが接続する。
【先行技術文献】
【特許文献】
【００１２】
【特許文献１】特開２００４−１１２８９１号公報  （第１１頁  第６図）
【発明の概要】
【発明が解決しようとする課題】
【００１３】
図１０（Ａ）に示す保護装置１００の場合、第１入力端子ＩＮ１に接続するｎ＋型領域１０４と、第２入力端子ＩＮ２に接続するｎ＋型領域１０５が同一のｐ＋型半導体基板１０１に近接して配置されるため、これらのアイソレーションが不十分となり、差動信号ラインに使用するには特性が十分でない。
【００１４】
また、図１０（Ｃ）の保護装置２００の場合、ダイオードＤ２１、Ｄ２２のチップが分離しているのでアイソレーションの問題は少ないが、チップごとに特性のばらつきが生じる場合がある。差動信号ラインの場合、１対（２つ）の入力信号ラインのインピーダンスばらつきが極小であることが重要であり、チップごとのばらつきで２つの入力信号ラインにインピーダンスばらつきが生じると、差動信号ラインの信号特性が劣化する問題がある。
【００１５】
また、１つのアイランド２０９ｄに２つのチップを実装する場合には、組立装置の制約から、アイランド２０９ｄが広くなり、保護装置２００の小型化にも限界があった。
【００１６】
これらに加えて、ＥＳＤ破壊対策の保護装置１００、２００を差動信号ラインに接続して使用する場合、所定のＥＳＤ破壊耐量を保持し、且つ保護装置１００、２００の全体としての合計容量（以下、部品容量と称する。）が小さいことが望まれる。
【００１７】
これは、例えば、ＵＳＢ規格のインターフェイスなど、差動信号を用いるインターフェイスの場合、差動信号の信号波形であるアイパターンの形状（波形の振幅や周期）は、データ転送速度ごとに所定の許容範囲内に収まるパターンとなるよう規格で定められている。すなわち、データの信号ラインに付加される容量の増加などで、アイパターンの波形に歪み（なまり）が生じるとデータ転送エラーが生じるため、波形のなまりが許容範囲を超える違反ゾーンを定め、当該違反ゾーンにかからないアイパターンの波形にするよう規格されている。そして、違反ゾーンは、データ転送速度が高くなるほど小さく（シビアに）なり、これに伴いデータの信号ライン上に許容される容量も上限が厳しくなっている。このため、差動信号ラインに存在する寄生容量を許容値まで低減しなくてはならないのであるが、データ転送速度を高速化するほど、その許容値は小さな値となる。
【００１８】
具体的な一例として、データ転送速度の速いＵＳＢ２．０規格のハイスピードモード（最大データ転送速度：４８０Ｍｂｐｓ）の場合、部品容量は最大でも５ｐＦ、好適には３ｐＦ程度以下にしなければならない。
【００１９】
一方で、ＵＳＢ規格のインターフェイスに採用する場合のＥＳＤ破壊耐量としては、ＩＥＣ（International  Electrotechnical  Commission：国際電気標準会議）の規格に基づき、接触放電では８ｋＶの耐性を有することが必要とされている。
【００２０】
この様な制約がある中で、ＵＳＢ規格のインターフェイスのＥＳＤ破壊対策の保護装置として例えばｐｎ接合ダイオードを採用する場合、単にｐ＋型半導体基板にｎ型不純物領域を設けてｐｎ接合ダイオードを構成するだけではこの条件を満たす保護装置を得ることはできない。すなわち、例えば一般的に市販されているｐ＋型半導体基板の不純物濃度は高く、これにｎ型不純物領域を設けて構造上ｐｎ接合ダイオードを形成しても、例えば部品容量を５ｐＦ以下にはできない。
【００２１】
また、例えば図１０（Ａ）（Ｂ）の如く、１つの入力信号ライン（例えばＤ＋信号ライン）に対して、１つのｐｎ接合（１つのダイオードＤ１１）のみで保護する構成とし、部品容量を３ｐＦ程度まで低減しようとすると、ＥＳＤ破壊耐量としては４ｋＶ〜５ｋＶ程度にしかならず、必要なＥＳＤ破壊耐量を得ることができない問題もあった。
【課題を解決するための手段】
【００２２】
本発明はかかる課題に鑑みてなされ、一導電型半導体基板と、該一導電型半導体基板の一主面上に設けられた一導電型半導体層と、該一導電型半導体層上に設けられ、該一導電型半導体層より高濃度の一導電型不純物層と、前記一導電型不純物層と第１ｐｎ接合を形成する第１逆導電型不純物領域と、前記一導電型不純物層と第２ｐｎ接合を形成し、前記第１逆導電型不純物領域と離間して設けられた第２逆導電型不純物領域と、前記一導電型不純物層と第３ｐｎ接合を形成し、前記第２逆導電型不純物領域と離間して設けられた第３逆導電型不純物領域と、前記第１逆導電型不純物領域と第１入力端子に電気的に接続する第１電極と、前記第２逆導電型不純物領域と接地端子に電気的に接続する第２電極と、前記第３逆導電型不純物領域と第２入力端子に電気的に接続する第３電極と、を具備し、前記第２逆導電型不純物領域を前記第１逆導電型不純物領域と前記第３逆導電型不純物領域との間に配置することにより解決するものである。
【００２３】
第２に、支持基板と、一主面に第１電極、第２電極および第３電極が設けられ、前記支持基板の一主面上に固着されたダイオードと、前記支持基板の他の主面に設けられ、前記第１電極と電気的に接続し、第１入力端子となる第１外部接続電極と、前記他の主面に設けられ、前記第２電極と電気的に接続し、接地端子となる第２外部接続電極と、前記他の主面に設けられ、前記第３電極と電気的に接続し、第２入力端子となる第３外部接続電極と、前記支持基板および前記半導体素子を一体で被覆する樹脂層と、を具備し、前記第１外部接続電極および前記第３外部接続電極は隣り合い、前記支持基板の一の辺の延在方向に沿って配置されることにより解決するものである。
【発明の効果】
【００２４】
本発明によれば、以下の効果が得られる。
【００２５】
第１に、差動信号ライン（２つの入力信号ライン）を１チップで保護する保護装置において、第１入力端子ＩＮ１と第２入力端子ＩＮ２のアイソレーションを十分確保できる。すなわち、ｐ＋型半導体基板の上方に第１入力端子に接続する第１ｎ＋型不純物領域、接地端子に接続する第２ｎ＋型不純物領域、および第２入力端子に接続する第３ｎ＋型不純物領域を、基板の主面に水平な方向に設けて、第１ｎ＋型不純物領域と第３ｎ＋型不純物領域の間に第２ｎ＋型不純物領域を配置する。すなわち、回路上、第１入力端子と第２入力端子間に接地端子が配置されることとなり、差動信号ラインにそれぞれ接続する第１入力端子と第２入力端子の相互干渉を低減し、アイソレーションを十分確保することができる。
【００２６】
第２に、１チップに構成する第１ｎ＋型不純物領域、第２ｎ＋型不純物領域、および第３ｎ＋型不純物領域の形成条件を均一にし、これらを均等な距離で離間して配置し、第１電極、第２電極および第３電極の面積も同一に形成することで、一対の差動信号ラインに接続する双方向ｐｎ接合ダイオードのパターンが平面視において左右対称となり、差動信号ラインのインピーダンスを同等にできる。
【００２７】
第３に、第１ｎ＋型不純物領域、第２ｎ＋型不純物領域、および第３ｎ＋型不純物領域を基板の主面に水平な方向にならべて設けることにより、主な電流経路が基板の主面に水平方向に形成される、横型の双方向ｐｎ接合ダイオードを構成できる。
【００２８】
これにより、例えば、第１入力端子と接地端子間に２つのｐｎ接合が形成されるので、第１入力端子と接地端子間に１つのｐｎ接合を有する構造（例えば図１０）と比較して、ｐｎ接合容量の直列接続によって、保護装置全体としての容量（部品容量）を、低減できる。この効果は第２入力端子と接地端子間においても同様である。
【００２９】
第４に、横型の双方向ｐｎ接合ダイオードであるので、１枚のマスクで同時にイオン注入することによって、３つのｐｎ接合を形成する第１ｎ＋型不純物領域、第２ｎ＋型不純物領域、および第３ｎ＋型不純物領域を形成できる。これにより例えば、２つのダイオードのチップを１つのパッケージに集積化する場合と比較して、これらの形成ばらつき（各ダイオードの部品ばらつき）を低減でき、差動信号ラインのばらつきを抑制できる。
【００３０】
また、例えば、基板の厚み方向にｐｎ接合を複数形成する双方向ｐｎ接合ダイオードと比較して、製造工程を簡素化でき、コストを削減できる。
【００３１】
第５に、第１、第２、第３ｎ＋型不純物領域の形状、すなわちｐｎ接合面の面積及び形状によって、保護装置の部品容量およびＥＳＤ破壊耐量を決定でき、特に、第１、第２、第３ｎ＋型不純物領域の距離と面積を適切に選択することで、所望のＥＳＤ破壊耐量を得ることができる。具体的には、ｎ＋型不純物領域の面積を例えば約５０００μｍ２とし、且つ第１、第２、第３ｎ＋型不純物領域の対向面間の距離を１４０μｍ以上の等距離で離間する。これにより保護装置は３ｐＦ以下の部品容量と、１０ｋＶ以上のＥＳＤ破壊耐量を実現できる。そして、第１、第２、第３ｎ＋型不純物領域の形状は１つのマスクのパターンを変更するだけで、変更できる。
【００３２】
第６に、第１、第２、第３ｎ＋型不純物領域を、チップの対角線に沿って配置することで、チップサイズの増大を抑制できる。
【００３３】
第７に、第１、第２、第３ｎ＋型不純物領域の平面視における形状を、角部に曲率を有する四角形状（角丸四角形状）とすることにより、ｐｎ接合面積を確保しつつ、角部に電界が集中することを防止し、ＥＳＤ破壊耐量の向上に寄与できる。角部の電界集中を回避するには、一般的には、平面視において円形状が最も有効であるが、横型の双方向ｐｎ接合ダイオードを保護装置として用いる場合、第１、第２、第３ｎ＋型不純物領域の面積（ｐ＋型不純物層とのｐｎ接合面積）だけでなく、これらの対向面の面積も大きく確保することが望ましいことが判った。第１、第２、第３ｎ＋型不純物領域の平面視における形状を、角丸四角形状として一つの辺同士を対向配置させることで、ｎ＋型不純物領域を円形にした場合と比較して、対向面の面積を確保できる。
【００３４】
第８に、低濃度のｐ型半導体層の上に、ｐ＋型不純物層を設けることにより、耐圧（逆方向降伏電圧ＶＲ）の制御が容易となる。この場合、保護装置の耐圧は、ｐ＋型不純物層の不純物濃度により決定されるが、これを低濃度のｐ型半導体層へのイオン注入で形成することにより、耐圧に応じて、ｐ＋型不純物層の不純物濃度が適宜選択可能となる。これにより、耐圧設計の自由度が広がる。またｐ＋型半導体基板とｐ型半導体層の基板を共通として、ｐ＋型不純物層、第１、第２、第３ｎ＋型不純物領域の不純物濃度を変更させることにより、シリーズ化した複数の耐圧の製品を低コストで揃えることができるので、汎用性が向上する。
【図面の簡単な説明】
【００３５】
【図１】本発明の第１の実施形態の保護装置を説明する（Ａ）断面図、（Ｂ）等価回路図である。
【図２】本発明の第１の実施形態の保護装置を説明するための平面図である。
【図３】本発明の第１の実施形態の保護装置の接続例を示す回路概要図である。
【図４】本発明の第１の実施形態の保護装置の接続例を示す回路概要図である。
【図５】本発明の第２の実施形態の保護装置を説明する断面図である。
【図６】本発明の第２の実施形態の保護装置を説明する平面図である。
【図７】本発明の第２の実施形態の保護装置の接続例を示す回路概要図である。
【図８】本発明の第３の実施形態の保護装置を説明する（Ａ）平面図、（Ｂ）断面図、（Ｃ）平面図である。
【図９】本発明の第３の実施形態の保護装置の接続例を示す回路概要図である。
【図１０】従来技術を説明するための（Ａ）断面図、（Ｂ）平面図、（Ｃ）平面図である。
【発明を実施するための形態】
【００３６】
本発明の実施の形態について、図１から図９を参照して説明する。
【００３７】
まず、図１から図４を参照して、本発明の第１の実施形態について説明する。図１は、第１の実施形態の保護装置１０の構造を説明するための図であり、図１（Ａ）が断面図であり、図１（Ｂ）が保護装置１０の等価回路図である。
【００３８】
保護装置１０は、ｐ＋型半導体基板１と、ｐ型半導体層２と、ｐ＋型不純物層３と、第１ｎ＋型不純物領域４１と、第２ｎ＋型不純物領域４２と、第３ｎ＋型不純物領域４３と、第１電極６と、第２電極７と、第３電極８とを具備する。
【００３９】
図１（Ａ）を参照して、本願の双方向ｐｎ接合ダイオードＤｉのチップは、ｐ＋半導体基板１の上にｐ型半導体層２をエピタキシャル成長した基板を用いて構成され、ｐ＋型半導体基板１は、例えば不純物濃度が４Ｅ１８ｃｍ−３〜５Ｅ１８ｃｍ−３程度、厚みが１００μｍ〜２００μｍ程度のシリコン半導体基板である。
【００４０】
ｐ型半導体層２は、ｐ＋型半導体基板１の一主面上に積層され、一例として不純物濃度が１Ｅ１６ｃｍ−３〜２Ｅ１６ｃｍ−３、厚みが５μｍ〜１０μｍ程度のエピタキシャル層である。
【００４１】
ｐ＋型不純物層３は、一例としてｐ型半導体層２の表面全面に設けられた不純物イオン注入領域である。
【００４２】
ｐ＋型不純物層３の不純物濃度（例えば５Ｅ１７ｃｍ−３〜６Ｅ１７ｃｍ−３程度）は、双方向ｐｎ接合ダイオードの耐圧（逆方向降伏電圧ＶＲ）、およびＥＳＤ（Electrostatic  Discharge）破壊耐量、保護装置１０全体の合計容量（部品容量）を決定する一因となる。本実施形態では、低濃度のｐ型半導体層２を設けることにより、ｐ＋型不純物層３の不純物濃度を適宜選択できるので、耐圧、ＥＳＤ破壊耐量および部品容量の制御が容易となる。
【００４３】
第１ｎ＋型不純物領域４１、第２ｎ＋型不純物領域４２、および第３ｎ＋型不純物領域４３は、ｐ＋型不純物層３の表面に互いに等しい距離Ｌ（例えば１４０μｍ以上）で離間して設けられる。いずれも、一例として不純物濃度が７Ｅ１９ｃｍ-３〜８Ｅ１９ｃｍ-３の高濃度のｎ型不純物のイオン注入及び拡散によって形成される。尚、チップ端部となるｐ＋型不純物層３の外周端にも、高濃度のｎ＋型不純物領域９が設けられる。
【００４４】
ｐ＋型不純物層３の表面には第１絶縁膜（例えば酸化膜など）１１が設けられ、第１ｎ＋型不純物領域４１、第２ｎ＋型不純物領域４２および第３ｎ＋型不純物領域４３上が開口される。第１ｎ＋型不純物領域４１、第２ｎ＋型不純物領域４２および第３ｎ＋型不純物領域４３上に、それぞれ、例えばアルミニウム（Ａｌ）またはこれを主成分とする金属層による第１電極６、第２電極７および第３電極８が設けられる。
【００４５】
第１電極６は、第１ｎ＋型不純物領域４１とほぼ重畳する形状に設けられ、これと電気的に接続する。第２電極７は、第２ｎ＋型不純物領域４２とほぼ重畳する形状に設けられ、これと電気的に接続する。第３電極８は、第３ｎ＋型不純物領域４３とほぼ重畳する形状に設けられ、これと電気的に接続する。
【００４６】
最表面には第２絶縁膜（例えば窒化膜など）１２が設けられ、第１電極６、第２電極７および第３電極８上が開口される。
【００４７】
第１ｎ＋型不純物領域４１の側面と底面はｐ＋型不純物層３と第１ｐｎ接合Ｊ１を形成し、第１ダイオードＤ１となる。また第２ｎ＋型不純物領域４２の側面と底面はｐ＋型不純物層３と第２ｐｎ接合Ｊ２を形成し、第２ダイオードＤ２となり、第３ｎ＋型不純物領域４３の側面と底面はｐ＋型不純物層３と第３ｐｎ接合Ｊ３を形成し、第３ダイオードＤ３となる。これによって、互いのｐ型領域同士を直接に接続し、第１ｎ＋型不純物領域４１から第２ｎ＋型不純物領域４２までの、または第２ｎ＋型不純物領域４２から第３ｎ＋型不純物領域４３までの、主にｐ＋型不純物層３の主面に水平方向に電流経路が形成される、横型の双方向ｐｎ接合ダイオードＤｉのチップが構成される。
【００４８】
チップは例えば、銅などの打ち抜きフレーム（リードフレーム）を用いたパッケージや、チップサイズパッケージなどに実装される。そして、パッケージから露出する導電部材（リードや、導電パターンなど）はそれぞれ第１入力端子ＩＮ１、第２入力端子ＩＮ２、接地端子ＧＮＤとなる。第１電極６が第１入力端子ＩＮ１に電気的に接続され、第２電極７が接地端子ＧＮＤに電気的に接続され、第３電極８が第２入力端子ＩＮ２に電気的に接続されて、保護装置１０が構成される。保護装置１０は、接地端子ＧＮＤに接続する第２ｎ＋型不純物領域４２が、第１入力端子ＩＮ１に接続する第１ｎ＋型不純物領域４１と第２入力端子ＩＮ２に接続する第３不純物領域４３との間に配置される。
【００４９】
図１（Ｂ）を参照して、保護装置１０は、第１ダイオードＤ１と第２ダイオードＤ２とを直列接続し、第２ダイオードＤ２と第３ダイオードＤ３とを直列接続し、第１ダイオードＤ１の一端が第１入力端子ＩＮ１に接続し、第３ダイオードＤ３の一端が第２入力端子ＩＮ２に接続し、第２ダイオードＤ２の他端が接地端子に接続した、横方向の双方向ｐｎ接合ダイオードＤｉにより構成される。
【００５０】
図１（Ａ）（Ｂ）を参照して、保護装置１０は、第１入力端子ＩＮ１と第２入力端子ＩＮ２の間に接地端子ＧＮＤが配置された構成を有している。このため、例えば図１０（Ｂ）に示す従来構造の如く、第１入力端子ＩＮ１と第２入力端子ＩＮ２が近接する構造と比較して、第１入力端子ＩＮ１と第２入力端子ＩＮ２の相互干渉を回避し、第１入力端子ＩＮ１と第２入力端子ＩＮ２間の十分なアイソレーションを確保することができるので、差動信号ラインの保護に用いて好適となる。
【００５１】
また、保護装置１０は、ｐ＋型不純物層３表面に、第１ｎ＋型不純物領域４１、第２ｎ＋型不純物領域４２および第３ｎ＋型不純物領域４３のパターンが形成された１枚のマスクを介して不純物をイオン注入することによって、３つのｐｎ接合を形成できる。従って、第１ｎ＋型不純物領域４１、第２ｎ＋型不純物領域４２および第３ｎ＋型不純物領域４３は、同一の条件で同時に形成され、その形状、面積及び不純物濃度は同等であり、第１ｎ＋型不純物領域４１と第２ｎ＋型不純物領域４２間の距離Ｌと、第２ｎ＋型不純物領域４２と第３ｎ＋型不純物領域４３間の距離Ｌも同等である。このため、第１ダイオードＤ１、第２ダイオードＤ２および第３ダイオードＤ３はいずれも同等の特性を有し、保護装置１０は、中央の接地端子ＧＮＤが接続する第２ｎ＋型不純物領域４２を中心として左右対称のパターンとなる。従って、第１入力端子ＩＮ１−接地端子ＧＮＤ間と第２入力端子ＩＮ２−接地端子ＧＮＤ間で、インピーダンスを同等にすることができ、第１入力端子ＩＮ１と第２入力端子ＩＮ２のどちらに静電気が印加されても、接地端子ＧＮＤが直近となるため、接地に放電することができる。これにより、図１０（Ｃ）の如く、２つのチップを集積化した場合と比較して差動信号ラインに用いた場合の信号特性を向上させることができ、また、チップの実装面積も低減できる。
【００５２】
また、保護装置１０は、３つのｐｎ接合を有する双方向ｐｎ接合ダイオードＤｉにより構成され、１つの入力信号ラインに対して、２つのｐｎ接合で保護できる。つまり一例として第１入力端子ＩＮ１−接地端子ＧＮＤ間（第１ダイオードＤ１と第２ダイオードＤ２間）に静電気電流が流れる場合を考えると、第１ダイオードＤ１と同じ形成条件の１つのｐｎ接合ダイオードのみを用いた保護装置と比較して、保護装置１０の部品容量を半減することができる。部品容量は保護装置１０全体の容量（合計容量）であり、第１ダイオードＤ１および第２ダイオードＤ２のそれぞれの接合容量Ｃ１、Ｃ２の直列接続によって、合計容量はＣ１×Ｃ２／（Ｃ１＋Ｃ２）となる。つまりそれぞれの接合容量Ｃ１、Ｃ２が同等な場合には、合計容量を接合容量Ｃ１（Ｃ２）の２分の１の値にすることができ、第１ダイオードＤ１（第２ダイオードＤ２）の接合面積と比較して合計容量を小さくすることができる。
【００５３】
一方で、ＥＳＤ破壊耐量はｐｎ接合面積が大きく影響するが、保護装置１０が第１ｐｎ接合Ｊ１と第２ｐｎ接合Ｊ２とを有している場合であっても、これらが同等であればＥＳＤ破壊耐量は半減することはなく、それぞれのｐｎ接合が有するＥＳＤ破壊耐量と同等を維持できる。従って、保護装置１０は、第１ダイオードＤ１と同じ条件で形成された１つのｐｎ接合ダイオードのみを用いた保護装置と比較して、ＥＳＤ破壊耐量を同等に維持しつつ、部品容量を半減できる。
【００５４】
この点については、第２入力端子ＩＮ２−接地端子ＧＮＤ間に静電気電流が流れる場合も同様である。
【００５５】
尚、本実施形態の保護装置は、第１入力端子ＩＮ１−接地端子ＧＮＤ間と、第２入力端子ＩＮ２−接地端子ＧＮＤ間のいずれかまたは両方に静電気が進入する。従って、両方の径路がいずれも所望のＥＳＤ破壊耐量を有するように構成される。
【００５６】
これに対し、保護装置の部品容量は、第１ダイオードＤ１と第２ダイオードＤ２を直列接続した合計容量または、第２ダイオードＤ２と第３ダイオードＤ３を直列接続した合計容量となる。
【００５７】
また、本実施形態では上記のごとく、１枚のマスクを介して不純物をイオン注入することによって、３つのｐｎ接合を形成できるので、例えば、基板の深さ方向にｐｎ接合が複数形成されるいわゆる縦型の双方向ｐｎ接合ダイオードと比較して、製造工程を簡素化でき、コストを削減できる。
【００５８】
そして保護装置１０は、第１ｎ＋型不純物領域４１、第２ｎ＋型不純物領域４２、および第３ｎ＋型不純物領域４３とｐ＋型不純物層３のそれぞれの不純物濃度や形状を適宜選択することにより、低い部品容量と高いＥＳＤ破壊耐量が得られ、さらに耐圧の制御も容易となる。この点について図２および図１（Ａ）を参照して、以下に説明する。
【００５９】
図２は、双方向ｐｎ接合ダイオードＤｉの平面図である。図２のａ−ａ線断面に相当する断面が図１（Ａ）である。また、図２では表面の第１絶縁膜、第２絶縁膜、第１電極、第２電極および第３電極を省略している。
【００６０】
双方向ｐｎ接合ダイオードＤｉのｐ＋型不純物層３は、ここでは不図示のｐ型半導体層の上に設けられる。一例としてｐ＋型不純物層３は、不純物イオン注入領域であり、具体的にはｐ型半導体層の表面全面にマスクを設けずに、ｐ型半導体層より高濃度のｐ型不純物をイオン注入し、拡散して形成される。
【００６１】
第１ｎ＋型不純物領域４１、第２ｎ＋型不純物領域４２および第３ｎ＋型不純物領域４３は、ｐ＋型不純物層３の表面に互いに離間して設けられる。いずれも、一例としてドーズ量が１Ｅ１６ｃｍ−２〜２Ｅ１６ｃｍ−２程度の高濃度のｎ型不純物（例えばリン（Ｐ））のイオン注入及び拡散によって形成され、第１ｎ＋型不純物領域４１および第２ｎ＋型不純物領域４２の対向する側面（対向面）間の距離Ｌ、第２ｎ＋型不純物領域４２および第３ｎ＋型不純物領域４３の対向する側面（対向面）間の距離Ｌはいずれも同等で、１４０μｍ以上離間される。尚、チップ端部となるｐ＋型不純物層３の外周端にも、高濃度のｎ＋型不純物領域９が設けられる。
【００６２】
ｐ＋型不純物層３の表面にはここでは不図示の第１絶縁膜、第２絶縁膜が設けられ、いずれも一点鎖線の如く開口される。第１ｎ＋型不純物領域４１、第２ｎ＋型不純物領域４２および第３ｎ＋型不純物領域４３上に、これと略重畳する大きさでこれらと電気的に接続する第１電極、第２電極および第３電極（いずれも不図示）が設けられる。
【００６３】
第１ｎ＋型不純物領域４１、第２ｎ＋型不純物領域４２および第３ｎ＋型不純物領域４３は、平面視において矩形状のｐ＋型不純物層３（ｐ＋型半導体基板に同じ）の一の対角線に沿って配置され、互いに等しい距離Ｌで離間される。より詳細には、第１ｎ＋型不純物領域４１、第２ｎ＋型不純物領域４２および第３ｎ＋型不純物領域４３は、平面視において、正四角形の４つの角部ｒをそれぞれ同じ曲率で湾曲した形状（以下角丸四角形状と称する）であり、互いに角丸四角形状の一の辺（直線部ｅ）が略平行で対向するように、ｐ＋型不純物層３の対角線に沿って配置される。そして、互いに対向する一の辺間の距離Ｌがいずれも等しく、１４０μｍ以上離間される。
【００６４】
保護装置１０の部品容量は、第１ダイオードＤ１と第２ダイオードＤ２、または第２ダイオードＤ２と第３ダイオードＤ３の接合容量であるので、第１ダイオードＤ１と第２ダイオードＤ２を直列接続した合計容量と、第２ダイオードＤ２と第３ダイオードＤ３を直接接続した合計容量がそれぞれ、特性を満足する所望の値となるように、第１ｎ＋型不純物領域４１、第２ｎ＋型不純物領域４２、第３ｎ＋型不純物領域４３の不純物濃度、およびこれらの面積と深さ（ｐ＋型不純物層３とのｐｎ接合面積）、更にｐ＋型不純物層３の不純物濃度が適宜選択される。
【００６５】
第１ｎ＋型不純物領域４１は、ドーズ量が１Ｅ１６ｃｍ−２〜２Ｅ１６ｃｍ−２のｎ型不純物（例えばリン（Ｐ））をイオン注入及び拡散して、平面視における面積を例えば５０００μｍ２程度、深さを２μｍ〜３μｍ程度に形成する。第２ｎ＋型不純物領域４２および第３ｎ＋型不純物領域４３の形成条件もこれらと同一である。
【００６６】
また、ｐ＋型不純物層３は、ドーズ量が例えば３Ｅ１４ｃｍ−２〜５Ｅ１４ｃｍ−２のｐ型不純物（例えばボロン（Ｂ））をｐ型半導体層２の全面にイオン注入し、一例として３μｍ〜５μｍ程度の深さまで拡散して形成する。これにより、保護装置１０の部品容量は、２ｐＦ〜３ｐＦ程度となる。
【００６７】
次にＥＳＤ破壊耐量と、第１の接合Ｊ１および第２の接合Ｊ２との関係を説明する。尚、第２接合Ｊ２と第３接合Ｊ３とＥＳＤ破壊耐量の関係は、これと同様であるので説明は省略する。
【００６８】
第１ｎ＋型不純物領域４１とｐ＋型不純物層３とのｐｎ接合面積、およびそれぞれの不純物濃度は、ＥＳＤ破壊耐量を決定する要因ともなり、これらの値は上述の通りである。
【００６９】
本実施形態ではこれに加えて、第１ｎ＋型不純物領域４１と第２ｎ＋型不純物領域４２の平面視における形状、および離間して配置されるこれらの距離Ｌを適切に選択することにより、高いＥＳＤ破壊耐量を実現できる。
【００７０】
具体的に説明すると、第１ｎ＋型不純物領域４１（第２ｎ＋型不純物領域４２）は、例えば角部ｒの曲率が５μｍ〜１５μｍ程度、四辺（直線部ｅ）の長さがそれぞれ６０μｍ〜８０μｍ程度の角丸四角形状であり、平面視において１つ辺（直線部ｅ）が平行するように対向配置される。第１ｎ＋型不純物領域４１と第２ｎ＋型不純物領域４２の対向する辺（対向面）間の距離Ｌは１４０μｍ以上である。距離Ｌを１４０μｍ以上離間することにより、浅いｐｎ接合の横方向の双方向ｐｎ接合ダイオードＤｉであっても十分なＥＳＤ破壊耐量を得られる。具体的には上記の通り部品容量が２ｐＦ〜３ｐＦ程度と低い保護装置１０でありながら、約１１ｋＶ〜１３ｋＶのＥＳＤ破壊耐量を実現できる。
【００７１】
尚、実験によると、第１ｎ＋型不純物領域４１と第２ｎ＋型不純物領域４２の距離Ｌが１４０μｍを越えると、ＥＳＤ破壊耐量はほぼ一定となることが判った。第１ｎ＋型不純物領域４１と第２ｎ＋型不純物領域４２の距離Ｌの拡大は、チップサイズの拡大に直結する。従って、ＥＳＤ破壊耐量が変わらないのであれば、その距離Ｌは最小値である１４０μｍ程度で十分である。
【００７２】
更に本実施形態では、第１ｎ＋型不純物領域４１と第２ｎ＋型不純物領域４２を、平面視においてチップの一の対角線に沿って配置する。より詳細には、第１ｎ＋型不純物領域４１と第２ｎ＋型不純物領域４２の各辺（直線部ｅ）がチップの対角線と略平行になるように配置する。これにより、所定の距離Ｌを確保した場合であっても、チップサイズの増大を回避できる。
【００７３】
また、第１ｎ＋型不純物領域４１の形状を角部ｒを湾曲させた角丸四角形状とすることで、角部ｒの電界集中を回避し、ＥＳＤ破壊耐量を向上できる。角部ｒの電界集中を回避するには、一般的には平面視において円形状が最も有効であるが、本実施形態では実験により、ｐｎ接合面積だけでなく、第１ｎ＋型不純物領域４１と第２ｎ＋型不純物領域４２の対向面の面積も大きく確保することがＥＳＤ破壊耐量の向上に有効であることが判った。第１ｎ＋型不純物領域４１と第２ｎ＋型不純物領域４２を角丸四角形状として１つの辺（直線部ｅ）同士を対向配置させることで、両者を円形状にした場合と比較して、対向面の面積を確保できる。
【００７４】
再び図１（Ａ）を参照して、第１ｎ＋型不純物領域４１（第２ｎ＋型不純物領域４２、第３ｎ＋型不純物領域４３も同様）は深さが２μｍ〜３μｍであり、表面の不純物濃度が最も高く、深さ方向に低くなる不純物濃度勾配を有しており、これによっても、ＥＳＤ破壊耐量の向上に寄与できる。一例として第１ｎ＋型不純物領域４１は、ｎ型不純物をイオン注入した後、短い熱処理時間（例えば９０分程度）で拡散して形成される。
【００７５】
更に、保護装置１０の耐圧（逆方向降伏電圧ＶＲ）は、ｐ＋型不純物層３の不純物濃度によって決定される。本実施形態では、ｐ＋型不純物層３の下方にこれより低濃度のｐ型半導体層２を設けることにより、耐圧の制御が容易となる。
【００７６】
市販されている一般的なｐ＋型半導体基板１は、そのままでは不純物濃度が高すぎるため、本実施形態では、ｐ＋型半導体基板１の上に、低濃度のｐ型半導体層２を設ける。そして、ｐ型半導体層２に所望の不純物濃度のｐ型不純物を注入及び拡散して、ｐ＋型不純物層３を設ける。
【００７７】
ｐ＋型不純物層３より十分に低濃度（例えば不純物濃度が１Ｅ１６ｃｍ−３〜２Ｅ１６ｃｍ−３程度）のｐ型半導体層２をｐ＋型半導体基板１上に設けることにより、ｐ型半導体層２以上の不純物濃度であれば自由に調節してｐ＋型不純物層３を形成できる。すなわち、第１ダイオードＤ１、第２ダイオードＤ２、第３ダイオードＤ３を構成し、耐圧を決定するｐ＋型不純物層３の選択できる不純物濃度の許容範囲が広がる。特に、縦型に複数のｐｎ接合を形成する場合と比較して、不純物濃度の制御が容易であり、耐圧設計の自由度も大きくなる。更に、ｐ＋型半導体基板１とｐ型半導体層２の基板を共通として、ｐ＋型不純物層３、第１ｎ＋型不純物領域４１、第２ｎ＋型不純物領域４２および第３ｎ＋型不純物領域４３の不純物濃度を変更させることにより、シリーズ化した複数の耐圧の製品を低コストで揃えることができるので、汎用性が向上する。
【００７８】
尚、ｐ＋型不純物層３の不純物濃度はＥＳＤ破壊耐量にも影響するので、この制御についても、同様に容易であるといえる。
【００７９】
図３および図４は、上記の保護装置１０の接続例の一例を示す概要図であり、保護装置１０をＵＳＢコネクタ３１の信号ラインに接続して用いる場合を示している。図３および図４に示すＵＳＢ規格のインターフェイスでは、対をなす２本の信号線に逆位相の信号（＋データ（Ｄ＋）信号、−データ（Ｄ−）信号）を送る差動伝送方式を用いている。本実施形態の保護装置１０は、１つのチップ（パッケージ）で、差動伝送方式を用いる２つの信号ライン（差動信号ライン）を保護することができる。
【００８０】
図３（Ａ）（Ｂ）は、いずれもホスト端末３５とクライアント端末３６とがケーブル３０とＵＳＢコネクタ３１を介して接続する場合であって、ＵＳＢコネクタ３１をホスト端末３５側のＵＳＢソケット３２に接続する場合の保護装置１０の接続例を示している。図３（Ａ）は、ホスト端末３５が例えばコンピュータであり、クライアント端末３６が例えばプリンタやイメージスキャナ、外付型ハードディスクなどの周辺機器の場合である。また、図３（Ｂ）は、ホスト端末３５に相当する機器が携帯電話などの携帯機器であり、クライアント端末３６に相当する機器がその充電器の場合である。
【００８１】
図３（Ａ）（Ｂ）を参照して、ＵＳＢ規格のインターフェイスでは、ホスト端末３５側に、ＵＳＢコネクタ３１を制御するためのＩＣ（以下ＵＳＢコントローラ３３）を備えている。
【００８２】
ＵＳＢコネクタ３１が挿抜されるＵＳＢソケット３２は、例えばホスト端末３５の実装基板７２（マザーボードなど）に設けられる。実装基板７２には信号ラインとなる配線３８が設けられ、配線３８はＵＳＢコネクタ３１を制御するＵＳＢコントローラ３３に接続される。
【００８３】
そして、利用者がＵＳＢコネクタ３１に接触することによって利用者に帯電した静電気が配線３８を介してＵＳＢコントローラ３３に印加されることを防止するため、ＵＳＢコネクタ３１とＵＳＢコントローラ３３間のデータ信号用の差動信号ライン（配線３８）と接地間に保護装置１０が接続される。
【００８４】
詳細には、ＵＳＢコネクタ３１は例えば、電源供給のためのＶｂｕｓ信号用ピン、Ｄ＋信号用ピン、Ｄ−信号用ピン、ＧＮＤ信号用ピンの４つを有している。そして、ＵＳＢソケット３２とＵＳＢコントローラ３３の間のＤ＋信号用ピンが接続する配線３８に保護装置１０の第１入力端子ＩＮ１が接続し、Ｄ−信号用ピンが接続する配線３８に保護装置１０の第２入力端子ＩＮ２が接続する。そして、保護装置１０の接地端子ＧＮＤは接地される。
【００８５】
尚、図クライアント端末３６にも保護装置１０を接続してもよい。例えば、図３（Ａ）のように、クライアント端末３６側となるケーブル３０の他端にもＵＳＢコネクタ３１’が設けられ、クライアント端末３６においてもＵＳＢコントローラ３３’を有する場合には、クライアント端末３６のＵＳＢソケット３２’（ＵＳＢコネクタ３１’）とＵＳＢコントローラ３３’の間のＤ＋信号用ピン、Ｄ−信号用ピンに接続する配線３８’と接地間に保護装置１０を接続する。
【００８６】
更に、図４はＵＳＢメモリ７０に保護装置１０を接続する場合を示している。ＵＳＢメモリ７０は、ＵＳＢコネクタ３１を有する外部補助記憶装置（フラッシュメモリ）であって、一般的にはＵＳＢコネクタ３１がケーブルを介さずに、フラッシュメモリチップが収納される筐体７１に直接設けられているものをいう。
【００８７】
詳細には、実装基板７２に、フラッシュメモリチップ７３やＵＳＢコントローラ３３などが集積化され、筐体７１内に収められる。筐体７１の一端はＵＳＢコネクタ３１が設けられ、ＵＳＢコネクタ３１の４つのピン（Ｖｂｕｓ信号用ピン、Ｄ＋信号用ピン、Ｄ−信号用ピン、ＧＮＤ信号用ピン）が配線３８を介して、ＵＳＢコントローラ３３に接続する。
【００８８】
そして、保護装置１０はＤ＋信号用ピンが接続する配線３８に第１入力端子ＩＮ１が接続され、Ｄ−信号用ピンが接続する配線３８に第２入力端子ＩＮ２が接続され、接地端子ＧＮＤが接地される。
【００８９】
本実施形態の保護装置１０は、１つのチップ（パッケージ）で、差動信号ラインを保護することができる。また、第１入力端子ＩＮ１と第２入力端子ＩＮ２間が接地端子ＧＮＤによって分離される構成となるので、差動信号ラインで使用した場合であっても、第１入力端子ＩＮ１と第２入力端子ＩＮ２間の相互干渉を回避できる。
【００９０】
さらに、第１入力端子ＩＮ１−接地端子ＧＮＤ間の第１ダイオードＤ１、第２ダイオードＤ２のパターンと、第２入力端子ＩＮ２−接地端子ＧＮＤ間の第２ダイオードＤ２、第３ダイオードＤ３のパターンが接地端子ＧＮＤを中心として対称となる。従って、差動信号ラインに用いる保護装置１０に望まれる、２つの入力信号ラインのインピーダンスの均一化を実現できる。
【００９１】
更に、１チップであるので、２つのチップを集積化する構造（図１０（Ｃ））と比較して、パッケージの小型化が実現できる。
【００９２】
本実施形態では、既述の如く、保護装置１０（双方向ｐｎ接合ダイオードＤｉ）を構成する第１ｎ＋型不純物領域４１、第２ｎ＋型不純物領域４２および第３ｎ＋型不純物領域４３の形状とこれらを離間する距離Ｌ、およびこれらの不純物濃度、更にはｐ＋型不純物層３の不純物濃度を、上述の実施形態で説明した条件で形成する。これにより、ＵＳＢ規格インターフェイスに代表される、いわゆるホットスワップの機能を有する差動伝送方式のインターフェイスを静電破壊から保護する保護装置において、所望のＥＳＤ破壊耐量を確保しつつ、データ転送速度の高速化に伴って要求される低容量化を実現できる。
【００９３】
具体的には、ＵＳＢ２．０規格のハイスピードモード（最大データ転送速度：４８０Ｍｂｐｓ）に用いる保護装置では、部品容量が５ｐＦ（望ましくは３ｐＦ）以下、ＥＳＤ破壊耐量が８ｋＶ以上と決まっているところ、本実施形態の保護装置１０は、２ｐＦ〜３ｐＦの部品容量と１１ｋＶ〜１３ｋＶ程度のＥＳＤ破壊耐量を実現できる。
【００９４】
次に、図５から図７を参照して、本発明の第２の実施形態について説明する。第２の実施形態では、第１の実施形態の双方向ｐｎ接合ダイオードＤｉの実装方法の一例について説明する。
【００９５】
図５は、保護装置１０の構造を説明する断面図である。
【００９６】
双方向ｐｎ接合ダイオードＤｉのチップは、例えば、支持基板２６を用いたチップサイズパッケージとして実装される。
【００９７】
支持基板２６は例えばセラミック基板などの絶縁性基板であり、その一主面に例えば導電ペーストの印刷、焼結した金メッキ層などによって第１導電パターン２１、第２導電パターン（ここでは不図示）、第３導電パターン２３、アイランド２０が設けられる。尚、アイランド２０も第１導電パターン２１等と同様の導電パターンである。また、ここでは不図示の第２導電パターンについては、図６を参照して後述する。
【００９８】
厚膜印刷を使用するなどして第１導電パターン２１等のメッキパターンを形成することにより、スタンピングによる打ち抜きフレーム（リードフレーム）にチップを実装する場合と比較して、パッケージの小型化に寄与できる。
【００９９】
アイランド２０上に双方向ｐｎ接合ダイオードＤｉが固着材にて固着され、第１電極６が、金属細線５０ａなどの接続手段によって、第１導電パターン２１と接続され、第３電極８は、金属細線５０ｃなどの接続手段によって、第３導電パターン２３と接続される。
【０１００】
支持基板２６には、第１導電パターン２１、第３導電パターン２３に対応した位置にスルーホールＴＨが設けられている。スルーホールＴＨは支持基板２６を貫通し、内部はタングステンなどの導電材料によって埋設されている。
【０１０１】
支持基板２６の他の主面には、第１導電パターン２１、第３導電パターン２３と同様の方法によって、これらに対応する第１外部接続電極２１Ｅ、第３外部接続電極２３Ｅが設けられる。
第１導電パターン２１と第１外部接続電極２１ＥはスルーホールＴＨを介して接続され、第３導電パターン２３と第３外部接続電極２３ＥはスルーホールＴＨを介して接続される。第１外部接続電極２１Ｅは第１入力端子ＩＮ１となり、第３外部接続電極２３Ｅは第２入力端子ＩＮ２となる。
【０１０２】
また、双方向ｐｎ接合ダイオードＤｉ（ｐ＋型半導体基板）１の裏面は、アイランド２０と固着材にて固着されるが、チップの裏面は電極として機能しないため固着材は導電性固着材であっても絶縁性固着材のいずれであってもよい。
【０１０３】
双方向ｐｎ接合ダイオードＤｉのチップ、金属細線５０ａ、５０ｃおよび支持基板２６は、樹脂層２５により一体で被覆、支持されて保護装置１０が構成される。樹脂層２５はパッケージ外形を構成する。樹脂層２５の材料としては、トランスファーモールドにより形成される熱硬化性樹脂や、インジェクションモールドにより形成される熱可塑性樹脂を採用することができる。また、樹脂層２５は放熱性を向上させるために粒子状または繊維状のフィラーが混入されても良い。パッケージの周囲４側面は、樹脂層２５と支持基板２６の切断面で形成され、パッケージの上面は平坦化した樹脂層２５の表面で形成され、パッケージの下面は支持基板２６の裏面側で形成される。
【０１０４】
図６は、保護装置１０の実装状態を示す平面図であり、図６（Ａ）が支持基板２６の一主面の平面図であり、図６（Ａ）のｂ−ｂ線の断面が図５に相当する。また、図６（Ｂ）が支持基板２６の他の主面（パッケージの下面側）の平面図である。
【０１０５】
図６（Ａ）を参照して、支持基板２６は平面視において長辺と短辺を有する矩形状であり、一の長辺に沿って、第１導電パターン２１、第３導電パターン２３が配置され、他の長辺に沿って、第２導電パターン２２が配置される。
【０１０６】
双方向ｐｎ接合ダイオードＤｉは例えば支持基板２６の略中央部分に設けたアイランド２０上に実装される。第２導電パターン２２は、双方向ｐｎ接合ダイオードＤｉの第２電極７と金属細線５０ｂなどの接続手段により接続する。第１電極６と第１導電パターン２１および第３電極８と第３導電パターン２３も同様に接続される。
【０１０７】
支持基板２６には、破線丸印の如く、第１導電パターン２１、第２導電パターン２２、第３導電パターン２３に対応してスルーホールＴＨが設けられる。
【０１０８】
図６（Ｂ）を参照して、支持基板２６の他の主面には、第１導電パターン２１、第２導電パターン２２、および第３導電パターン２３と同様の方法によって、これらにそれぞれ対応する第１外部接続電極２１Ｅ、第２外部接続電極２２Ｅおよび第３外部接続電極２３Ｅが設けられる。第１導電パターン２１と第１外部接続電極２１Ｅ、第２導電パターン２２と第２外部接続電極２２Ｅ、第３導電パターン２３と第３外部接続電極２３Ｅは、破線丸印で示すスルーホールＴＨを介して接続される。
【０１０９】
第１外部接続電極２１Ｅは第１入力端子ＩＮ１となり、第３外部接続電極２３Ｅは第２入力端子ＩＮ２となり、第２外部接続電極２２Ｅは、接地端子ＧＮＤとなる。
【０１１０】
そして、第１外部接続電極２１Ｅおよび第３外部接続電極２３Ｅは隣り合い、支持基板２６の一の辺（たとえば短辺）の延在方向に沿ってこれと平行に配置される。第１外部接続電極２１Ｅと第３外部接続電極２３Ｅは、例えば、支持基板２６の短辺の２分の１以上の長さを有する短冊状にパターンニングされて短辺方向に延在し、第２外部接続電極２２Ｅは、これらより短い矩形状にパターンニングされる。
【０１１１】
第１外部接続電極２１Ｅおよび第３外部接続電極２３Ｅは、実装基板（不図示）に実装可能な最小距離で離間される。最小距離とはすなわち、保護装置１０を実装基板に半田により実装する場合の、半田によるショートが生じない最小幅であり、一例として第１外部接続電極２１Ｅおよび第３外部接続電極２３Ｅの中心線（破線）間の幅ｗは０．５ｍｍである。
【０１１２】
樹脂層（不図示）は、パッケージ外形を構成し、平面視における樹脂層の４側面は、支持基板２６の４側面と一致する。
【０１１３】
図７は、第２の実施形態の保護装置１０の接続方法の一例を示す回路概要図である。図３および図４に示す構成と同一構成要素は同一符号で示す。
【０１１４】
例えば、ホスト端末３５側の実装基板７２に、ＵＳＢソケット３２とＵＳＢコントローラ３３とを接続する配線３８ａ、３８ｂが設けられる。配線３８ａは、ＵＳＢコネクタ３１のＤ＋信号用ピンが接続し、配線３８ｂはＤ−信号用ピンが接続する。すなわち、配線３８ａ、３８ｂは入力信号ラインである。
【０１１５】
配線３８ａ、３８ｂは、少なくとも保護装置１０の実装領域においては互いに平行に、幅ｗで離間して延在する。幅ｗは既述のごとく、保護装置１０を実装基板に半田により実装する場合の、半田によるショートが生じない最小幅であり、一例として０．５ｍｍである。
【０１１６】
この実装領域の配線３８ａ、３８ｂ上に、直接、保護装置１０を実装する。すなわち、第１外部接続電極２１Ｅが配線３８ａ上に配置され、第３外部接続電極２３Ｅが配線３８ｂ上に配置されるように、実装する。第１外部接続電極２１Ｅおよび第３外部接続電極２３Ｅは、実装基板７２の配線３８ａ、３８ｂの離間距離（幅ｗ）と同等の距離で離間されており、その延在方向は、配線３８ａ、３８ｂの延在方向に沿っている。つまり保護装置１０の第１外部接続電極２１Ｅおよび第３外部接続電極２３Ｅは、配線３８ａ、３８ｂに重畳させてこれらと接続することができる。
【０１１７】
これによって、ＵＳＢコネクタ３１のＤ＋信号用ピンが接続する配線３８ａに保護装置１０の第１入力端子ＩＮ１が接続し、Ｄ−信号用ピンが接続する配線３８ｂに保護装置１０の第２入力端子ＩＮ２が接続する。そして、保護装置１０の接地端子ＧＮＤは接地される。
【０１１８】
入力信号ラインとなる配線３８ａ、３８ｂ上に直接、第１外部接続電極２１Ｅ（第１入力端子ＩＮ１）、第３外部接続電極２３Ｅ（第２入力端子ＩＮ２）が配置されるように保護装置１０を実装することにより、実装段階においても、１対の差動信号ラインのインピーダンスを均一にすることができる。１対の差動信号ラインにおいてはインピーダンスが均一になるように、配線３８ａ、３８ｂの太さや長さは均一に形成されている。
【０１１９】
本実施形態では、第１外部接続電極２１Ｅと第３外部接続電極２３Ｅを、実装基板７２への実装が可能な最小幅（幅ｗ）で離間して隣接して平行に配置することで、配線３８ａ、３８ｂ上に直接実装できる。配線３８ａ、３８ｂは、これらの延在方向において左右（上下）対称なパターンであればこれらの距離を幅ｗに広げてパターンニングすることは可能であり、これによって、差動信号ラインに不可欠な左右（上下）対称の配線３８ａ、３８ｂのパターンの上に保護装置１０を直接実装できる。
【０１２０】
また１部品で、Ｄ＋信号用の信号ラインとＤ−信号用の信号ラインをＥＳＤ破壊から保護することができる。
【０１２１】
導電材料の打ち抜きによるリードフレームを用いたパッケージでは、実装基板７２の配線３８ａ、３８ｂ上に第１入力端子ＩＮ１および第２入力端子ＩＮ２を直接実装することは困難である。また、チップサイズパッケージであっても、第１入力端子ＩＮおよび第２入力端子ＩＮ２となる外部接続電極のパターンや配置が配線３８ａ、３８ｂに沿う形状でないと、保護装置を接続するための配線を差動信号ラインから外れるように引き回せざるを得ず、配線のパターンのばらつきにより１対の差動信号ラインのインピーダンスが不均一になる場合がある。
【０１２２】
これに対し本実施形態では、チップサイズパッケージを採用して支持基板２６の他の主面側の第１外部接続電極２１Ｅと第３外部接続電極２３Ｅを配線３８ａ、３８ｂに沿う形状にパターンニングすることで、差動信号ライン上に直接、第１入力端子ＩＮ１と第２入力端子ＩＮ２を固着することができ、配線のパターンを均一（左右（上下）対称）にできるので、差動信号ラインのインピーダンスを均一にできる。
【０１２３】
更に、図８および図９を参照して本発明の第３の実施形態について説明する。第３の実施形態は、第２の実施形態のチップサイズパッケージに、Ｖｂｕｓ信号用の信号ラインに接続するツェナーダイオードＤｚを集積化したものである。
【０１２４】
図８は、保護装置１０の実装構造を示す図であり、図８（Ａ）が支持基板２６の一主面側の平面図、図８（Ｂ）がツェナーダイオードＤｚの断面図、図８（Ｃ）が支持基板２６の他の主面（パッケージの下面側）の平面図であり、図６と同一構成要素は同一符号で示し、その説明は図６と同様であるので省略する。
【０１２５】
図８（Ａ）を参照して、支持基板２６のほぼ中央付近まで延在する第２導電パターン２２上に、双方向ｐｎ接合ダイオードＤｉと並ぶように、ツェナーダイオードＤｚが実装される。また、支持基板２６の一辺（例えば一の長辺）側には、第１導電パターン２１および第３導電パターン２３と並び、これらと同様の方法によって、第４導電パターン２４が設けられる。
【０１２６】
そして、第４導電パターン２４は、ツェナーダイオードＤｚの上面電極６４と、金属細線５０ｄなどの接続手段により接続される。
【０１２７】
支持基板２６には、破線丸印の如く、第４導電パターン２４に対応してスルーホールＴＨが設けられる。
【０１２８】
図８（Ｂ）を参照して、ツェナーダイオードＤｚは、双方向ｐｎ接合ダイオードＤｉとは異なるチップを構成するｐ＋型半導体基板６１の一主面側にｎ＋型不純物領域６２を設け、表面に絶縁膜６３を設けてｎ＋型不純物領域６２上を開口し、これと電気的に接続する上面電極６４を設け、ｐ＋型半導体基板６１の他の主面（チップ裏面）に下面電極６５を設けたものである。
【０１２９】
ツェナーダイオードＤｚのチップは、支持基板２６の中央付近の第２導電パターン２２上に導電性固着材にて固着され、下面電極６５が第２導電パターン２２と電気的に接続する。第２導電パターン２２は支持基板２６に設けたスルーホールＴＨを介して、接地端子ＧＮＤとなる第２外部接続電極２２Ｅと電気的に接続される。
【０１３０】
支持基板２６の第４導電パターン２４に対応する位置にもスルーホールＴＨが設けられ、支持基板２６の他の主面側に、第２外部接続電極２２Ｅと同様の方法によって、保護装置１０の電源端子Ｖｂｕｓとなる第４外部接続電極２４Ｅが設けられる。ツェナーダイオードＤｚの上面電極６４は、金属細線５０ｄと第４導電パターン２４、スルーホールＴＨを介して、第４外部接続電極２４Ｅと電気的に接続される。
【０１３１】
図８（Ｃ）を参照して、支持基板２６の他の主面において、第４外部接続電極２４Ｅは、例えば支持基板２６の短辺に沿って、第２外部接続電極２２Ｅと並ぶようにこれの近傍に配置される。また第４外部接続電極２４Ｅと第２外部接続電極２２Ｅは、第１外部接続電極２１Ｅおよび第３外部接続電極２３Ｅと平行に配置される。
【０１３２】
これによって第１入力端子ＩＮ１、第２入力端子ＩＮ２、接地端子ＧＮＤおよび電源端子Ｖｂｕｓを有し、第１入力端子ＩＮ１と接地端子ＧＮＤ間および第２入力端子ＩＮ２と接地端子ＧＮＤ間に双方向ｐｎ接合ダイオードＤｉが接続し、電源端子Ｖｂｕｓと接地端子ＧＮＤ間にツェナーダイオードＤｚが接続した保護装置１０が得られる。尚、双方向ｐｎ接合ダイオードＤｉとツェナーダイオードＤｚは、第２導電パターン２２によって接地端子ＧＮＤが共通接続している。
【０１３３】
第３の実施形態によれば、差動伝送方式の全ての信号ライン（Ｖｂｕｓ信号用信号ライン、Ｄ＋信号用信号ライン、Ｄ−信号用信号ライン）をＥＳＤ破壊から保護できる１パッケージの保護装置１０を提供できる。
【０１３４】
図９は、第３の実施形態の保護装置１０の接続方法の一例を示す回路概要図である。図３、図４、図６および図７に示す構成と同一構成要素は同一符号で示し、その説明は省略する。
【０１３５】
第１外部接続電極２１Ｅ（第１入力端子ＩＮ１）を実装基板７２の配線３８ａ上に配置し、第３外部接続電極２３Ｅ（第２入力端子ＩＮ２）を実装基板７２の配線３８ｂ上に配置して、保護装置１０を入力信号ラインとなる配線３８ａ、３８ｂ上に直接実装し、第２外部接続電極２２Ｅ（接地端子ＧＮＤ）を接地する方法は、第２の実施形態と同様である。
【０１３６】
本実施形態の保護装置１０は、更に第４外部接続電極２４Ｅ（電源端子Ｖｂｕｓ）を、Ｖｂｕｓ信号用信号ラインに接続する。これにより、１つの保護装置１０で、Ｖｂｕｓ信号用信号ライン、Ｄ＋信号用信号ライン、Ｄ−信号用信号ライン）をＥＳＤ破壊から保護することができる。
【０１３７】
以上、本実施形態では、第１ｎ＋型不純物領域４１、第２ｎ＋型不純物領域４２、第３ｎ＋型不純物領域４３をｐ＋型不純物層３表面に設ける場合を例に説明した。しかしこれに限らず、１ｎ＋型不純物領域４１、第２ｎ＋型不純物領域４２、第３ｎ＋型不純物領域４３の少なくとも底面がそれぞれｐｎ接合を形成する高濃度のｐ型不純物領域が設けられる構成であればよい。
【０１３８】
例えば、ｐ＋型不純物層３を設けず、ｐ型半導体層２の表面に設けた第１ｎ＋型不純物領域４１、第２ｎ＋型不純物領域４２、第３ｎ＋型不純物領域４３のそれぞれの底面の直下に、底面より小さい面積の高濃度（例えば、１Ｅ１９ｃｍ−３〜１Ｅ２０ｃｍ−３）の第１ｐ＋＋型不純物領域、第２ｐ＋＋型不純物領域、第３ｐ＋＋型不純物領域を設ける構成でもよい。高濃度のｐｎ接合を形成することにより、ＥＳＤ破壊耐量を向上し、保護装置の耐圧を低くすることができる。また、底面のみでｐｎ接合を形成させることで、高濃度のｐｎ接合面積を小さくすることができ、低耐圧であってもリーク電流を抑制できる。
【０１３９】
また、ｐ＋型不純物層３を設けず、ｐ型半導体層２の表面に互いに等距離で離間した第１ｐ＋型不純物領域、第２ｐ＋型不純物領域、第３ｐ＋型不純物領域を設け、その表面にそれぞれ第１ｎ＋型不純物領域４１、第２ｎ＋型不純物領域４２、第３ｎ＋型不純物領域４３を設けてもよい。これによって、第１ｐ＋型不純物領域、第２ｐ＋型不純物領域、第３ｐ＋型不純物領域間の低濃度のｐ型半導体層２を抵抗として機能させることができる。つまり、第１ダイオードＤ１、第２ダイオードＤ２、第３ダイオードＤ３の耐圧や容量に影響を与えることなく、これらの間に接続する抵抗の抵抗値を変更できるので、ＥＳＤ破壊耐量を容易に制御することができる。
【０１４０】
更に、第１電極６、第２電極７および第３電極８の下方に、これらと略重畳してそれぞれ電気的に接続する第１導電層、第２導電層および第３導電層を設けてもよい。第１導電層、第２導電層および第３導電層はたとえば、不純物を導入したポリシリコン層である。これにより、静電気電流の電流経路の直接抵抗を増加できるので、サージエネルギー消費の分散が可能となるため、ＥＳＤ破壊耐量を向上させることができる。また、各導電層に導入される不純物量を調整することで抵抗値を適宜変更できるので、ＥＳＤ破壊耐量のコントロールが容易となる。
【０１４１】
尚、双方向ｐｎ接合ダイオードＤｉの形成条件（第１ｎ＋型不純物領域４１、第２ｎ＋型不純物領域４２、第３ｎ＋型不純物領域４３の形状とこれらを離間する距離Ｌと不純物濃度、ｐ＋型不純物層３の不純物濃度）を適宜選択することにより、上記の例に限らず、ロースピードモード（最大データ転送速度：１．５Ｍｂｐｓ）、フルスピードモード（最大データ転送速度：１２Ｍｂｐｓ）、ＵＳＢ３．０規格のスーパースピードモード（最大データ転送速度：５Ｇｂｐｓ）などの保護装置１０としても採用可能である。
【０１４２】
更に、ＵＳＢ規格のインターフェイスに採用する場合を例に説明したが、これに限らず、例えばＨＤＭＩ（High  Definition  Multimedia  Interface）規格など、他の規格の差動伝送方式のインターフェイスにも採用できる。例えば、ＨＤＭＩ規格のインターフェイスでは、送信側の差動信号ライン（ＴＸ信号用信号ライン、ＴＹ信号用信号ライン）と、受信側の差動信号ライン（ＲＸ信号用信号ライン、ＲＹ信号用信号ライン）を有している。従って、送信側の差動信号ラインと受信側の差動信号ラインにそれぞれ、本実施形態の保護装置１０を接続できる。
【０１４３】
具体的には、ＴＸ信号用信号ラインとなる配線に、第１の保護装置の第１入力端子ＩＮ１を接続し、ＴＹ信号用信号ラインとなる配線に第１の保護装置の第２入力端子ＩＮ２を接続する。そして、ＲＸ信号用信号ラインとなる配線に、第２の保護装置の第１入力端子ＩＮ１を接続し、ＲＹ信号用信号ラインとなる配線に第２の保護装置の第２入力端子ＩＮ２を接続する。
【０１４４】
尚、上記で説明した実施形態と導電型を逆にした構造（ダイオードのアノードとカソードの導電型が逆の構造）であっても同様に実施でき、同様の効果を得られる。
【符号の説明】
【０１４５】
１      ｐ＋型半導体基板
２      ｐ型半導体層
３      ｐ＋型不純物層
４１      第１ｎ＋型不純物領域
４２      第２ｎ＋型不純物領域
４３      第３ｎ＋型不純物領域
６      第１電極
７      第２電極
８      第３電極
１０    保護装置
２０    アイランド
２１    第１導電パターン
２２    第２導電パターン
２３    第３導電パターン
２４    第４導電パターン
２１Ｅ    第１外部接続電極
２２Ｅ    第２外部接続電極
２３Ｅ    第３外部接続電極
２４Ｅ    第４外部接続電極
３１    ＵＳＢコネクタ
３３    ＵＳＢコントローラ
【図１】
2012069600.tif 000003
【図２】
2012069600.tif 000004
【図３】
2012069600.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
2012069600.tif 000009
【図８】
2012069600.tif 000010
【図９】
2012069600.tif 000011
【図１０】
2012069600.tif 000012