(57)【要約】【課題】層毎に電気的特性差が異なる多層構造であっても誤動作を回避し、安定して動作する不揮発性半導体記憶装置を提供する。【解決手段】不揮発性半導体記憶装置は、複数の第１の配線、これら第１の配線と交差する複数の第２の配線、並びに第１及び第２の配線の交差部で両配線間に接続された電気的書き換えが可能で抵抗値をデータとして不揮発に記憶する可変抵抗素子及び非オーミック素子の直列回路からなるメモリセルをマトリクス配列してなるセルアレイ層を複数積層してなる三次元セルアレイブロックと、メモリセルの電気的特性が共通する一又は複数のセルアレイ層を同一のグループとしてグループ毎に設定された条件でメモリセルからデータを読み出す読み出し制御回路とを有する。【選択図】図２
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【特許請求の範囲】
【請求項１】
複数の第１の配線、これら第１の配線と交差する複数の第２の配線、並びに前記第１及び第２の配線の交差部で両配線間に接続された電気的書き換えが可能で抵抗値をデータとして不揮発に記憶する可変抵抗素子及び非オーミック素子の直列回路からなるメモリセルをマトリクス配列してなるセルアレイ層を複数積層してなる三次元セルアレイブロックと、
前記メモリセルの電気的特性が共通する一又は複数のセルアレイ層を同一のグループとしてグループ毎に設定された条件で前記メモリセルからデータを読み出す読み出し制御回路と
を有することを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記読み出し制御回路は、
前記メモリセルからのデータの読み出し時に、前記第１の配線及び前記第２の配線の少なくとも一方に前記グループ毎に設定された読み出しレベル電圧を供給する読み出しレベル制御回路
を有することを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
前記三次元セルアレイブロックは、積層方向に隣接するセルアレイ層で前記第１の配線又は前記第２の配線を共有すると共に前記非オーミック素子の順バイアス方向が逆向きとなるように形成され、
前記読み出し制御回路は、順バイアス方向が共通する前記非オーミック素子を同一の前記グループとして読み出し制御する
ことを特徴とする請求項１または２記載の不揮発性半導体記憶装置。
【請求項４】
前記読み出し制御回路は、前記データ読み出しの際に、同一の前記グループに分類された複数の前記メモリセルに対する読み出しが終了してから別の前記グループに分類された複数の前記メモリセルに対する読み出しを行う事を特徴とする請求項３記載の不揮発性半導体記憶装置。
【請求項５】
前記読み出し制御回路は、
前記メモリセルからのデータの読み出し時に、前記第１の配線及び前記第２の配線の一方で且つ読み出し対象となるメモリセルに接続される配線に前記グループ毎に設定された読み出しレベル電圧を供給すると共に、前記第１の配線及び前記第２の配線の他方で且つ読み出し対象となるメモリセルに接続されない配線に前記グループ毎に設定された非選択レベル電圧を供給する
ことを特徴とする請求項４記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
近年、フラッシュメモリの後継候補として、記憶素子に可変抵抗素子を用いる抵抗変化メモリ装置が注目されている。ここで、抵抗変化メモリ装置には、遷移金属酸化物を記録層としてその抵抗値状態を不揮発に記憶する狭義の抵抗変化メモリ（ReRAM：Resistive RAM）の他、カルコゲナイド等を記録層として用いてその結晶状態（導体）と非晶質状態（絶縁体）の抵抗値情報を利用する相変化メモリ（PCRAM：Phase Change RAM）等も含むものとする。
【０００３】
抵抗変化メモリ装置のメモリセルには、２種類の動作モードがあることが知られている。１つは、印加電圧の極性を切り替えることにより、高抵抗状態と低抵抗状態とを設定するもので、これはバイポーラ型といわれる。もう１つは、印加電圧の極性を切り替えることなく、電圧値と電圧印加時間を制御することにより、高抵抗状態と低抵抗状態の設定を可能とするもので、これはユニポーラ型といわれる。
【０００４】
高密度メモリセルアレイを実現するためには、ユニポーラ型が好ましい。ユニポーラ型の場合、トランジスタを用いることなく、ビット線及びワード線の交差部に可変抵抗素子とダイオード等の整流素子とを重ねることにより、セルアレイが構成できるからである。さらに、このようなメモリセルアレイを三次元的に積層配列することにより、セルアレイ面積を増大させることなく、大容量を実現することが可能になる。
【０００５】
ユニポーラ型のＲｅＲＡＭの場合、メモリセルに対するデータの書き込みは、可変抵抗素子に所定の電圧を短時間印加することにより行う。これにより、可変抵抗素子が高抵抗状態から低抵抗状態へと変化する。以下、この可変抵抗素子を高抵抗状態から低抵抗状態へ変化させる動作をセット動作という。一方、メモリセルに対するデータの消去は、セット動作後の低抵抗状態の可変抵抗素子に対し、セット動作時よりも低い所定の電圧を長時間印加することにより行う。これにより、可変抵抗素子が低抵抗状態から高抵抗状態へと変化する。以下、この可変抵抗素子を低抵抗状態から高抵抗状態へ変化させる動作をリセット動作という。メモリセルは、例えば高抵抗状態を安定状態（リセット状態）とし、２値データ記憶であれば、リセット状態を低抵抗状態に変化させるセット動作によりデータの書き込みを行う。
【０００６】
メモリセルの読み出し動作は、可変抵抗素子に所定の電圧を与え、可変抵抗素子を介して流れる電流を差動増幅器にてモニターすることにより行う。この読み出し動作により、可変抵抗素子が低抵抗状態にあるか高抵抗状態にあるかを判定する。このような半導体記憶装置においては、層毎に電気的特性が異なる多層構造であっても、読み出し動作により各層の選択メモリセルから確実にデータを読み出すことが求められる。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２０１０−６１７２８号
【特許文献２】特開２００９−９６５７号
【特許文献３】特開２００８−５９７４２号
【特許文献４】特開２０１０−２０８６３号
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本発明は、層毎に電気的特性が異なっていても、安定した読み出し動作が可能な不揮発性半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【０００９】
実施形態に係る不揮発性半導体記憶装置は、複数の第１の配線、これら第１の配線と交差する複数の第２の配線、並びに第１及び第２の配線の交差部で両配線間に接続された電気的書き換えが可能で抵抗値をデータとして不揮発に記憶する可変抵抗素子及び非オーミック素子の直列回路からなるメモリセルをマトリクス配列してなるセルアレイ層を複数積層してなる三次元セルアレイブロックと、メモリセルの電気的特性が共通する一又は複数のセルアレイ層を同一のグループとしてグループ毎に設定された条件でメモリセルからデータを読み出す読み出し制御回路とを有している。
【図面の簡単な説明】
【００１０】
【図１】第１の実施の形態の半導体記憶装置の制御回路を示すブロック図である。
【図２】第１の実施の形態の半導体記憶装置のメモリコア部を構成するバンクを示す回路図である。
【図３】比較例の半導体記憶装置の読み出し動作を示すタイミングチャートである。
【図４】比較例の不揮発性半導体記憶装置における読み出し動作時におけるメモリセルアレイを示す等価回路図である。
【図５】比較例の不揮発性半導体記憶装置におけるメモリセルの電流−電圧特性を示すグラフである。
【図６】第１の実施の形態の半導体記憶装置の読み出し動作を示すタイミングチャートである。
【図７】第１の実施の形態の不揮発性半導体記憶装置における読み出し動作時におけるメモリセルアレイを示す等価回路図である。
【図８】第１の実施の形態の不揮発性半導体記憶装置におけるメモリセルの電流−電圧特性を示すグラフである。
【図９】第１の実施の形態の半導体記憶装置の制御回路を示す回路図である。
【図１０】第２の実施の形態の半導体記憶装置のメモリコア部を構成するバンクを示す回路図である。
【図１１】第２の実施の形態の不揮発性半導体記憶装置における読み出し動作時における非選択ワード線に対する印加電圧と印加タイミングを示す図である。
【図１２】第３の実施の形態の半導体記憶装置のメモリコア部を構成するバンクを示す回路図である。
【発明を実施するための形態】
【００１１】
以下、添付した図面を参照して本発明の実施の形態について説明する。本実施の形態において、半導体記憶装置はメモリセルに可変抵抗素子を用いた抵抗変化メモリ装置として説明する。しかし、この構成はあくまでも一例であって、本発明がこれに限定されるものでないことは言うまでもない。
【００１２】
［第１の実施の形態］
（第１の実施の形態に係る半導体記憶装置の構成）
図１は、第１の実施の形態に係る半導体記憶装置を示すブロック図である。
【００１３】
半導体記憶装置は、メモリコア部１と、このメモリコア部１に対するデータのリード／ライトを制御する周辺回路２とを有する。
【００１４】
メモリコア部１は、複数のバンク１００（Ｂａｎｋ＿０〜Ｂａｎｋ＿ｍ）から構成されている。各バンク１００は、複数のメモリセルアレイ１０を有する。これらメモリセルアレイ１０は、積層されて三次元セルアレイブロックを構成している。各メモリセルアレイ１０は、複数のビット線ＢＬ、これらビット線ＢＬと直交するワード線ＷＬ、及びビット線ＢＬ及びワード線ＷＬの交差部で両配線間に接続されたメモリセルＭＣを有する。各バンク１００において複数のメモリセルアレイ１０は、これらに共通に設けられたカラムデコーダ４０によってビット線ＢＬが選択される。カラムデコーダ４０は、ビット線ＢＬを、センスアンプ２０及びラッチ３０に選択的に接続する。複数のセンスアンプ２０はそれぞれ読み出されたデータを検出し、複数のラッチ３０は読み出されたデータ及び書き込みデータを一時保持する。センスアンプ２０及びラッチ３０も、複数のメモリセルアレイ１０により共有されている。カラムデコーダ４０は、例えば１６本のビット線ＢＬを同時選択するデコーダ回路及びビット線スイッチ回路からなるカラム回路ユニットを複数個備える。
【００１５】
ラッチ３０は、周辺回路２のページバッファ２００に接続されており、読み出し動作時や書き込み動作時にセンスアンプ２０とページバッファ２００の間で送受信される読み出しデータや書き込みデータを一時保持する。ページバッファ２００は、データ処理の単位となる１ページのデータ（例えば２ｋバイト）を一時的に保持できるデータレジスタである。ページバッファ２００に複数ページ分のデータが保持されるように構成すると、ページバッファ２００をキャッシュメモリとして機能させることも可能である。
【００１６】
また、各バンク１００において、複数のメモリセルアレイ１０は、これらに共通に設けられたメインロウデコーダ５０及びそれぞれのメモリセルアレイ１０に設けられたサブロウデコーダ６０によって、ワード線ＷＬが選択されるように構成されている。すなわち、ロウデコーダは、複数のメモリセルアレイ１０により共有されるメインロウデコーダ５０と、各メモリセルアレイ１０に付随するサブロウデコーダ６０との階層構造とされている。この階層構造のロウデコーダによりワード線選択が行われる。選択ワード線ＷＬには所定の選択ワード線電圧、非選択ワード線ＷＬには所定の非選択ワード線電圧がそれぞれワード線駆動回路７０から印加される。
【００１７】
周辺回路２は、データ入出力バッファ１１０、入出力制御回路１２０、アドレスレジスタ１３０、コマンドレジスタ１４０、動作制御回路１５０、パラメータレジスタ１６０、内部電圧生成回路１７０、コア制御バッファ１８０、リダンダンシアドレスレジスタ１９０、及びページバッファ２００を含む。
【００１８】
データ入出力バッファ１１０は、Ｉ／Ｏパッドに接続されて、この半導体記憶装置に対するデータの入出力を行う。図１に示す回路構成では、半導体記憶装置の動作に供されるコマンド、アドレス、及びデータがすべてＩ／Ｏパッドから与えられるマルチプレクス方式が示されている。例えば、データを書き込む場合には、データ書き込みコマンド、選択メモリセルＭＣの場所を示すアドレス、及び書き込むデータが、データ入出力バッファ１１０を介して半導体記憶装置に与えられる。また、データを読み出す場合には、データ読み出しコマンド、選択アドレスが半導体記憶装置に与えられる。これらのコマンド、アドレスに基づきメモリコア部１からページバッファ２００に読み出しデータが格納された後、データ入出力バッファ１１０を介して外部にデータが出力される。
【００１９】
入出力制御回路１２０は、Ｉ／Ｏパッドから入出力されるデータ等の識別や、データ出力を制御する。入出力制御回路１２０には外部からライトイネーブル信号、リードイネーブル信号、コマンドラッチイネーブル信号、アドレスラッチイネーブル信号等の各種の制御信号が与えられている。入出力制御回路１２０は、これらの各信号の状態の組み合わせ、及びタイミングの規定に基づいて、入出力データを制御する。
【００２０】
入出力制御回路１２０は、コマンド入力時にはデータ入出力バッファ１１０から入力されるデータをコマンドと認識して、コマンドレジスタ１４０に格納する。同様に、入出力制御回路１２０は、アドレス入力時には入力されるデータをアドレスと認識して、アドレスレジスタ１３０に格納する。入出力制御回路１２０は、データ入力時には入力されるデータをページバッファ２００に格納し、データ出力時には逆にページバッファ２００がデータを出力できる状態にする。また、入出力制御回路１２０は、リダンダンシアドレスレジスタ１９０との間で、カラムリダンダンシーセルやロウリダンダンシーセルへのアクセス制御に必要な救済・置換アドレスをやりとりしたり、パラメータレジスタ１６０との間で、電圧設定パラメータ等の種々の制御パラメータをやりとりしたりする。なお、図示は省略するが、入出力制御回路１２０は、半導体記憶装置の動作状態を示すステータスの出力制御や、ＩＤコード出力等を司る構成としても良い。
【００２１】
読み出し動作時には、コマンドが入力されて内部制御クロックが起動されるとともに、動作制御回路１５０が動作を開始する。また、種々の動作に応じた内部電圧を発生する内部電圧制御回路１７０も起動する。読み出し動作時には、動作制御回路１５０はメモリコア部１で所望の読み出し動作が行われるように、ワード線ＷＬやビット線ＢＬの充放電、センスアンプ２０のプリチャージやセンス動作を制御するタイミング信号をコア制御バッファ１８０に出力する。また、内部電圧制御回路１７０も、メモリコア部１及びコア制御バッファ１８０に所定の電圧を供給する。
【００２２】
ここで、コア制御バッファ１８０は各バンクＢａｎｋ＿０〜Ｂａｎｋ＿ｍに対応して設けられているため、同時に動作させるバンク１００を自在に制御することができる。例えば、読み出し動作や書き込み動作のデータ処理速度を上げる場合には、同時に活性化させるバンク１００の数を増やせばよい。動作によっては、消費電流が非常に大きくなるので、同時に活性化させるバンク１００の数を増やしたり減らしたりすることも可能である。
【００２３】
図２は、本実施の形態に係る半導体記憶装置のメモリコア部１を構成する各バンク１００の一部を示す図である。本実施形態では、ユニポーラ型の抵抗変化メモリ装置の例を示している。ユニポーラ型の抵抗変化メモリ装置は、図２に示すように、互いに交差するビット線ＢＬ及びワード線ＷＬの各交差部に、整流素子、例えばダイオードＤｉと可変抵抗素子ＶＲとが直列接続された抵抗変化型の単位メモリセルＭＣを配置する。
【００２４】
可変抵抗素子ＶＲは、例えば、電極／遷移金属酸化物／電極からなる構造を有するもの等であり、電圧、電流、熱等の印加条件により金属酸化物の抵抗値変化をもたらし、その抵抗値の異なる状態を情報として不揮発に記憶する。この可変抵抗素子ＶＲとしては、より具体的には、カルコゲナイド等のように結晶状態と非晶質状態の相転移により抵抗値を変化させるもの（PCRAM）、金属陽イオンを析出させて電極間に架橋（コンタクティングブリッジ）を形成したり、析出した金属をイオン化して架橋を破壊したりすることで抵抗値を変化させるもの（CBRAM：Conductive Bridging RAM）、電圧あるいは電流印加により抵抗値が変化するもの（ReRAM）（電極界面に存在する電荷トラップにトラップされた電荷の存在の有無により抵抗変化が起きるものと、酸素欠損等に起因する伝導パスの存在の有無により抵抗変化が起きるものとに大別される。）等を用いることができる。
【００２５】
メモリセルＭＣがユニポーラ型のＲｅＲＡＭであるとした場合、メモリセルＭＣに対するデータの書き込みは、可変抵抗素子ＶＲに例えば３．５Ｖ（ダイオードＤｉの電圧降下分を含めると実際には４．５Ｖ程度）の電圧、１０ｎＡ程度の電流を１０ｎｓ−１００ｎｓ程度の時間印加することにより行う。これにより、可変抵抗素子ＶＲが高抵抗状態から低抵抗状態へと変化する（セット動作）。
【００２６】
一方、メモリセルＭＣに対するデータの消去は、セット動作後の低抵抗状態の可変抵抗素子ＶＲに対し、０．８Ｖ（ダイオードＤｉの電圧降下分を含めると実際には１．８Ｖ程度）の電圧、１μＡ−１０μＡ程度の電流を５００ｎｓ−２μｓ程度の時間印加することにより行う。これにより、可変抵抗素子ＶＲが低抵抗状態から高抵抗状態へと変化する（リセット動作）。
【００２７】
メモリセルＭＣの読み出し動作は、可変抵抗素子ＶＲに０．４Ｖ（ダイオードＤｉの電圧降下分を含めると実際には１．４Ｖ程度）の電圧を与え、可変抵抗素子ＶＲを介して流れる電流をセンスアンプ２０にてモニターすることにより行う。これにより、可変抵抗素子ＶＲが低抵抗状態にあるか高抵抗状態にあるかを判定する。この読み出し動作については、後述する実施の形態において詳細に説明する。
【００２８】
ここでは一例として、ダイオードＤｉのアノード側につながる信号線をビット線ＢＬとし、カソード側につながる信号線をワード線ＷＬとしているが、接続極性はこれに限定されるものではない。また、ダイオードＤｉと可変抵抗素子ＶＲの直列接続によるメモリセルＭＣを、図示の記号で表している。以下の例でも同様である。ここで、メモリセルＭＣを構成するダイオードＤｉ及び可変抵抗素子ＶＲの配置、極性も、図示のものに限定されない。図２に示すメモリセルアレイ１０は、ビット線ＢＬの長手方向（図２に示すｙ方向、図面の手前から奥に向かう向き）に例えば４ｋ個、ワード線ＷＬの長手方向（図２に示すｘ方向）に例えば１ｋ個のメモリセルＭＣが配置されて構成されている。このメモリセルアレイ１０が、ビット線ＢＬ及びワード線ＷＬに直交する方向（図中ｚ方向）にセルアレイ層ＣＡ＿０〜ＣＡ＿７として複数層積み重ねられて三次元セルアレイブロックＣＡＢが構成されている。また、この実施形態では、隣接するメモリセルアレイ層ＣＡ＿ｉ，ＣＡ＿ｉ＋１間でビット線ＢＬ＿ｉ／２又はワード線ＷＬ＿（ｉ＋１）／２が共有されている。このように、ビット線ＢＬ及びワード線ＷＬは交互に配置されているため、共通のワード線ＷＬに接続されているメモリセルＭＣのダイオードＤｉは、互いに逆向きに電流を流すように形成されている。
【００２９】
この様に構成された本実施形態に係る半導体記憶装置を製造する際には、例えば、ダイオードＤｉの順バイアス方向を層毎に逆転させながら、各層を積み上げていく。この様な方法で製造されたメモリセルＭＣにおいては、電流が下向き（図２に示す−ｚ軸方向）に流れる構成のものと上向き（図２に示す＋ｚ軸方向）に流れるような構成のものとの間で、製造条件が異なるために、電気的特性に差が生じる。ここでは、このように電気的特性が同じ傾向のセルアレイ層ＣＡ＿ｉ同士をグループ化するため、例えば電流が下向きに流れるセルアレイ層ＣＡ＿０，ＣＡ＿２，ＣＡ＿４，ＣＡ＿６をグループＡに、上向きに流れるセルアレイ層ＣＡ＿１，ＣＡ＿３，ＣＡ＿５，ＣＡ＿７をグループＢに分類する。また、グループＡに属するメモリセルをＭＣＡ、グループＢに属するメモリセルをＭＣＢと呼ぶ。
【００３０】
偶数番目のワード線ＷＬ＿０、ＷＬ＿２、及びＷＬ＿４、並びに奇数番目のワード線ＷＬ＿１及びＷＬ＿３は、それぞれ配線ＷＬ＿ａ及びＷＬ＿ｂに共通接続されており、これら配線ＷＬ＿ａ及びＷＬ＿ｂはワード線選択スイッチ６１ａ，６１ｂでいずれか一方が選択されてワード線駆動回路７０に接続されるようになっている。ワード線選択スイッチ６１ａ，６１ｂは、ロウアドレスをデコードするメインロウデコーダ５０から出力されるメインワード線信号ＭＷＬ＿ａ及びＭＷＬ＿ｂによって駆動される。
【００３１】
また、ビット線ＢＬはカラムデコーダ４０によって駆動されるビット線選択スイッチ４１ｅ，４１ｏを介してセンスアンプ２０と接続されている。センスアンプ２０は、ビット線ＢＬの層数×同時選択するカラム数だけ設けられている。図示の例では、ビット線ＢＬ＿０〜ＢＬ＿３の数が４、同時選択するカラム数が２であるから、８つのセンスアンプＳＡ＿０〜ＳＡ＿７が設けられている。センスアンプＳＡ＿０〜ＳＡ＿７は、８つの偶数カラム用のビット線選択スイッチ４１ｅをそれぞれ介して偶数カラム０＿ｅ，１＿ｅのビット線ＢＬ＿０〜ＢＬ＿３に接続されると共に、８つの奇数カラム用のビット線選択スイッチ４１ｏをそれぞれ介して奇数カラム０＿ｏ，１＿ｏのビット線ＢＬ＿０〜ＢＬ＿３に接続される。偶数カラム用のビット線選択スイッチ４１ｅと奇数カラム用のビット線選択トランジスタ４１ｏは、それぞれ、カラム制御信号ＧＣＯＬ＿０，ＧＣＯＬ＿１によって交互に駆動される。
【００３２】
センスアンプ２０のうち、ＳＡ＿０、ＳＡ＿１、ＳＡ＿４、及びＳＡ＿５は、一つのグループを構成し、ＳＡ＿２、ＳＡ＿３、ＳＡ＿６、及びＳＡ＿７は、他の一つのグループを構成する。前者には、基準電流発生回路３２０からレファレンス電流ＩＲＥＦ＿０が入力され、ビット線電圧制御回路３００のうちＳＦＧ＿Ｌ０からビット線クランプ電圧ＢＬ＿０が供給され、後者には、基準電流発生回路３２０からレファレンス電流ＩＲＥＦ＿１が入力され、ビット線電圧制御回路３００のうちＳＦＧ＿Ｌ１からビット線クランプ電圧ＢＬ＿１が供給されている。また、ビット線電圧制御回路３００には、クランプ電圧発生回路３１０からクランプ電圧ＶＣＬＡＭＰ＿０，ＶＣＬＡＭＰ＿１がそれぞれ供給されている。
【００３３】
（第１の実施の形態に係る半導体記憶装置の動作）
次に、このように構成された半導体記憶装置における読み出し動作について説明する。
【００３４】
この実施の形態では、図２に示すセルアレイブロックＣＡＢのうち、ワード線ＷＬ＿０，ＷＬ＿２及びＷＬ＿４が選択ワード線である場合、グループＡに属するセルアレイ層ＣＡ＿０及びＣＡ＿４と、グループＢに属するセルアレイ層ＣＡ＿３及びＣＡ＿７を同時アクセス対象のセルアレイ層とする。また、ワード線ＷＬ＿１及びＷＬ＿３が選択ワード線である場合、グループＡに属するセルアレイ層ＣＡ＿２及びＣＡ＿６と、グループＢに属するセルアレイ層ＣＡ＿１及びＣＡ＿５が同時アクセス対象のセルアレイ層となる。これらのセルアレイ層では、偶数カラムと奇数カラムとが交互に選択される。図中黒く塗られているメモリセルＭＣは、あるタイミングで同時選択されるメモリセルＭＣの組み合わせを示している。
【００３５】
次に、選択メモリセルＭＣからデータを読み出す動作の説明に先立ち、動作の理解のため、まず比較例の読み出し動作を図３〜図５に基づき説明する。
【００３６】
選択メモリセルＭＣからデータを読み出す場合、例えば図３に示すように、メモリセルアレイ１０の非選択ワード線ＷＬには、１．５Ｖ程度の非選択ワード線電圧ＶＵＸが印加され、選択ワード線ＷＬには、０．５Ｖ程度の選択ワード線電圧Ｖｗｌ＿ｓｅｌが印加され、非選択ビット線ＢＬには、０．５Ｖ程度の非選択ビット線電圧ＶＵＢが印加される。この状態で、選択ビット線ＢＬには、１．５Ｖ程度の選択ビット線電圧Ｖｂｌ＿ｓｅｌが印加される。これにより、例えば図４に示すように、選択ビット線ＢＬに接続された非選択メモリセルＭＣ３，ＭＣ４には、選択ビット線電圧Ｖｂｌ＿ｓｅｌと非選択ワード線電圧ＶＵＸの差の電圧に応じたリーク電流ＩＬｅａｋ＿ａ，ＩＬｅａｋ＿ｂが流れ、同時選択されたメモリセルＭＣ１，ＭＣ２には、可変抵抗素子ＶＲの抵抗値に応じたセル電流Ｉｃ＿ａ，Ｉｃ＿ｂが流れる。しかし、メモリセルＭＣ１，ＭＣ２は、それぞれグルーブＡに属するメモリセルＭＣＡ及びグループＢに属するメモリセルＭＣＢであるから、電気的特性が互いに異なっている。例えばメモリセルＭＣＡがメモリセルＭＣＢよりも電流を流し易い特性を有している場合、両者が共にセット状態であっても、メモリセルＭＣＡに流れる電流Ｉｃ＿ａがメモリセルＭＣＢに流れる電流Ｉｃ＿ｂよりも大きくなる。
【００３７】
このことを図示したのが図５である。横軸をビット線ＢＬ−ワード線ＷＬ間電圧、縦軸をセル電流として、実線のカーブは、メモリセルＭＣＡのセット状態における電圧−電流特性の最小値及び最大値を示し、点線のカーブは、メモリセルＭＣＢのセット状態における電圧−電流特性の最小値及び最大値を示している。また、一点鎖線は、それぞれメモリセルＭＣＡ，ＭＣＢのリセット状態における電圧−電流特性を示している。ビット線ＢＬにビット線電圧Ｖｂｌ＿ｓｅｌを印加したときに、基準電流ＩＲＥＦよりも大きな電流が流れるかどうかで、メモリセルＭＣがセット状態であるか、リセット状態であるかを判断することができる。しかし、両メモリセルＭＣＡ，ＭＣＢにつながるビット線ＢＬに同一のビット線電圧Ｖｂｌ＿ｓｅｌを印加した場合、セル電流は、メモリセルＭＣＡでａ１〜ａ２までばらつき、メモリセルＭＣＢでｂ１〜ｂ２までばらつく。このため、最も大きなセル電流ａ１が流れるメモリセルＭＣＡでは、電流が流れすぎてセル状態が変化する誤書き込みが発生する可能性がある。また、最も小さな電流ｂ２が流れるメモリセルＭＣＢでは、基準電流ＩＲＥＦの設定値によっては誤読み出しが生じる可能性がある。
【００３８】
そこで、この実施形態では、このような電流値のバラつきを生じさせない読み出し動作を行うようにしている。以下、図６〜図８を参照して本実施形態における読み出し動作を説明する。
【００３９】
本実施形態では、図６に示すように、メモリセルＭＣＡに接続されるビット線ＢＬに印加される選択ビット線電圧Ｖｂｌ＿ｓｅｌ＿ａと、メモリセルＭＣＢに接続されるビット線ＢＬに印加される選択ビット線電圧Ｖｂｌ＿ｓｅｌ_ｂとを異なる電圧とする。なお、図示の例は、説明を簡単にするため、非選択ワード線電圧ＶＵＸ及び選択ワード線電圧Ｖｗｌ＿ｓｅｌが印加されている状態で、選択ビット線電圧Ｖｂｌ＿ｓｅｌ＿ａ，Ｖｂｌ＿ｓｅｌ＿ｂが１カラム分だけ選択されている様子を示しているが、実際には、非選択ワード線電圧ＶＵＸ及び選択ワード線電圧Ｖｗｌ＿ｓｅｌが印加されている状態で、選択ビット線ＢＬを順次切り替えて、切り換えられた選択ビット線ＢＬに、選択ビット線電圧Ｖｂｌ＿ｓｅｌ＿ａ，Ｖｂｌ＿ｓｅｌ＿ｂを順次印加して行く。
【００４０】
このような電圧印加方法により、図７に示すように、選択メモリセルＭＣＡ，ＭＣＢに流れるセル電流Ｉｃ＿ａ，Ｉｃ＿ｂをほぼ等しくすることができる。このことを図示したのが図８である。メモリセルＭＣＡに印加するビット線−ワード線間電圧を電圧Ｖｂｌ＿ｓｅｌ＿ｂからΔＶｂｌだけ小さくした電圧Ｖｂｌ＿ｓｅｌ＿ａに設定することで、セル電流をａ１−ａ２の範囲からａ１′−ａ２′の範囲に引き下げることができ、結果として、メモリセルＭＣＡ，ＭＣＢのセル電流のバラつきが縮小される。
【００４１】
なお、図３及び図６に示される電流ＩＬは、後述するように基準電流ＩＲＥＦをミラーリングした参照電流で両者は同一である。また、図２の例では、基準電流についても２種類の基準電流ＩＲＥＦ＿０，ＩＲＥＦ＿１を選択してセル電流の判定を行うようにしているが、１種類でも良い。
【００４２】
（第１の実施形態に係る半導体記憶装置のセンスアンプ周辺の具体的回路例）
次に、上述した選択ビット線電圧Ｖｂｌ＿ｓｅｌ＿ａ，Ｖｂｌ＿ｓｅｌ＿ｂを発生させるセンスアンプ周辺の回路の詳細を、図９を参照しながら説明する。
【００４３】
図９に示すように、ビット線電圧制御回路３００は、クランプ電圧発生回路３１０から供給されるクランプ電圧ＶＣＬＡＭＰ＿ｉを非反転入力端子に入力する差動増幅器３０３を有する。この差動増幅器３０３の反転入力端子には、基準電流ＩＲＥＦ＿ｉを入力とし、参照電流ＩＬを出力とするトランジスタ３０１ａ，３０１ｂからなるカレントミラー回路の基準電流ＩＬの出力端の電圧が入力されている。差動増幅器３０３の出力端は、トランジスタ３０２のゲートに接続され、トランジスタ３０２のソースは、差動増幅器３０３の反転入力端子に接続され、トランジスタ３０２のドレインには、ＶＳＥＬが印加されている。一方、差動増幅器３０３の出力電圧ＢＬＣ＿ｉは、センスアンプＳＡ＿０のクランプトランジスタ２１のゲートにも供給されているので、クランプトランジスタ２１は、ビット線ＢＬ側に参照電流ＩＬを流しつつ、ビット線ＢＬ側の電圧がクランプ電圧ＶＣＬＡＭＰ＿ｉに制限されるような出力電圧ＤＳＡ＿０を出力する。クランプ電圧発生回路３１０に供給されるクランプ電圧ＶＣＬＡＭＰ＿ｉがクランプ電圧ＶＣＡＭＰ＿０である場合、この出力電圧ＤＳＡ＿０が、選択ビット線電圧Ｖｂｌ＿ｓｅｌ＿ａとなる。一方、クランプ電圧ＶＣＬＡＭＰ＿ｉがクランプ電圧ＶＣＬＡＭＰ＿１に変更されることにより、選択ビット線電圧はＶｂｌ＿ｓｅｌ＿ｂに切り替わる。
【００４４】
センスアンプＳＡ＿０〜ＳＡ＿ｎからの出力ＤＳＡ＿０〜ＤＳＡ＿ｎは、それぞれビット線スイッチ４１を介して選択ビット線ＢＬに接続される。ビット線スイッチ４１とセンスアンプ２０の間にマルチプレクサ４２を設けることもできる。マルチプレクサ４２は、回路構成に合わせて適切な形で導入することができる。例えば、カラムデコーダ４０により同時に選択されるビット線ＢＬの数が、センスアンプ２０の数よりも多い場合、センスアンプ２０に接続されるビット線グループを選択する必要が生じる。そのような場合に、マルチプレクサ４２が必要とされる。
【００４５】
センスアンプ２０は、上述したクランプトランジスタ２１の他、カレントミラー回路２２、差動増幅器２３、センスデータラッチ２４、放電トランジスタ２５、及びイコライズトランジスタ２６を備える。クランプトランジスタ２１は、信号線ＤＳＡに一端が接続され、他端は差動増幅器２３の非反転入力端子（センスノードＮＳＥＮ）に接続されている。差動増幅器２３の反転入力端子には、データ判定のための参照電圧ＶＲＥＦ＿ＳＡが供給されている。センスノードＮＳＥＮと、差動増幅器２３の反転入力端子の間にはイコライズトランジスタ２６が接続されている。イコライズトランジスタ２６は、信号ＥＱｎが“Ｌ”状態のとき導通してセンスノードＮＳＥＮの電圧を参照電圧ＶＲＥＦ＿ＳＡと等しくする。参照電圧ＶＲＥＦ＿ＳＡを出力する参照電圧駆動回路１８１は、例えば、図１に示すコア制御バッファ１８０に含まれている。
【００４６】
信号線ＤＳＡとＶＵＢ端子（０Ｖ〜ダイオードの順方向電圧Ｖｆ（〜０．６Ｖ程度）が印加される端子）との間には、放電トランジスタ２５が接続されている。放電トランジスタ２５は、短絡信号ＢＬＤＩＳをゲートに入力されることにより、信号線ＤＳＡをＶＵＢ端子の電位ＶＵＢ（又は接地電位）に放電する機能を有する。ビット線プリチャージの補助のため、図９中の破線で示すＰＭＯＳトランジスタ２７ａ、２７ｂを付け加えることもできる。トランジスタ２７ａ、２７ｂは、信号ＰＲＥＣＨＧｎａ及びＳＷ＿０が“Ｌ”状態のとき、ビット線ＢＬを電圧ＶＣＬＡＭＰ＿ｉに充電する。
【００４７】
また、センスノードＮＳＥＮには、電流源回路２２ａ、ＰＭＯＳトランジスタ２２ｂ、２２ｃ、２２ｄ、２２ｅからなるカレントミラー回路２２が接続されている。カレントミラーの電源として接続されているＶＳＥＬには、ビット線ＢＬの設定レベルより必要十分に高い所定の電圧が印加される。また、電流源回路２２ａによりカレントミラー回路２２に基準電流ＩＲＥＦ＿ｉが供給されている。信号ＳＷ＿０及び信号ＰＲＥＣＨＧｎｓが“Ｌ”状態のとき、カレントミラー回路２２はセンスノードＮＳＥＮに所定の電流を流す。カレントミラー回路２２は、読み出し動作時には、読み出し用の参照電流ＩＬをセンスノードＮＳＥＮへと流す。
【００４８】
センスアンプ２０の基本的な動作は、次の通りである。すなわち、ビット線ＢＬの電圧をクランプトランジスタ２１でクランプしながら、選択メモリセルＭＣ＿０にセル電流Ｉｃ＿０を流す。センスノードＮＳＥＮにはカレントミラー回路２２から参照電流ＩＬが流し込まれている。このセル電流Ｉｃ＿０と参照電流ＩＬの差分によるセンスノードＮＳＥＮの電圧の変化を差動増幅器２３により判定する。
【００４９】
差動増幅器２３の出力信号ｏｕｔ＿０は、センスデータラッチ２４に取り込まれる。センスデータラッチ２４は、信号ＳＴＲＢｎに基づいて差動増幅器２３の出力信号ｏｕｔ＿０をラッチする。読み出し動作が終了する際に、このセンスデータラッチ２４が保持しているデータがセンスアンプ２０の出力信号としてラッチ３０に送られる。そして、ラッチ３０のデータがページバッファ２００を介して外部に出力される。
【００５０】
この様な本実施形態の方法によれば、メモリセルＭＣの抵抗値に応じて電圧を印加することが可能であるため、読み出し時におけるデータの書き換えや、ディスターブ等を防ぐ事が可能となる。
【００５１】
［第２の実施の形態］
（第２の実施の形態に係る半導体記憶装置の構成）
図１０は、第２の実施の形態に係る半導体記憶装置のメモリバンクを示すブロック図である。
【００５２】
この第２の実施の形態のメモリバンクが、先の実施形態のものと異なる点は、グルーブＡに属するメモリセルＭＣＡと、グループＢに属するメモリセルＭＣＢとを別々のタイミングで選択するようにした点である。この実施形態では、ビット線電圧制御回路３００が一つのみ備えられている。
【００５３】
（第２の実施の形態に係る半導体記憶装置の動作）
図７に示したように、メモリセルＭＣＡに接続されたビット線ＢＬ＿ａに印加する選択ビット線電圧Ｖｂｌ＿ｓｅｌ＿ａを、メモリセルＭＣＢに接続されたビット線ＢＬ＿ｂに印加する電圧Ｖｂｌ＿ｓｅｌ＿ｂよりも低い電圧とすると、選択メモリセルＭＣＡ，ＭＣＢに流れるセル電流はバラつきが低減される方向に変化する。その一方で、非選択ワード線の電圧ＶＵＸと選択ビット線電圧Ｖｂｌ＿ｓｅｌ＿ａとの電位差が拡大して、非選択メモリセルＭＣＡに印加される逆バイアス電圧が増加し、逆リーク電流ＩＬｅａｋ＿ａが増加することが考えられる。
【００５４】
そこで、この実施形態では、グループＡに属するメモリセルＭＣＡからの読み出し動作のタイミングと、グループＢに属するメモリセルＭＣＢからの読み出し動作のタイミングとをずらし、それぞれの読み出しタイミングで異なる非選択ワード線電圧ＶＵＸ＿０，ＶＵＸ＿１を印加するようにしている。
【００５５】
すなわち、図１０において、ワード線ＷＬ＿０，ＷＬ＿２及びＷＬ＿４が選択ワード線である場合、まず、グループＡに属するセルアレイ層ＣＡ＿０及びＣＡ＿４が同時アクセス対象のセルアレイ層とされ、次にグループＢに属するセルアレイ層ＣＡ＿３及びＣＡ＿７が同時アクセス対象のセルアレイ層とされる。また、ワード線ＷＬ＿１及びＷＬ＿３が選択ワード線である場合、まず、グループＡに属するセルアレイ層ＣＡ＿２及びＣＡ＿６が同時アクセス対象のセルアレイ層とされ、次にグループＢに属するセルアレイ層ＣＡ＿１及びＣＡ＿５が同時アクセス対象のセルアレイ層とされる。これらのセルアレイ層では、偶数カラムと奇数カラムとが交互に選択される。図中黒く塗られているメモリセルＭＣは、あるタイミングで同時選択されるメモリセルＭＣの組み合わせを示している。
【００５６】
図１１は、この読み出し動作を示している。グループＡのメモリセルＭＣＡを読み出す際には、非選択ワード線電圧をＶＵＸ＿０に設定し、クランプ電圧をＶＣＬＡＭＰ＿０としてカラムアドレスを順次更新してビット線ＢＬを順次選択していく。これにより選択ビット線ＢＬ＿ａには、選択ビット線電圧Ｖｂｌ＿ｓｅｌ＿ａを順次印加していく。そして、グループＡのメモリセルＭＣＡの読み出しが終了したら、非選択ワード線電圧をＶＵＸ＿１に切り換え、クランプ電圧をＶＣＬＡＭＰ＿１に切り換えて、カラムアドレスを順次更新してビット線ＢＬを順次選択していく。これにより、グループＢのメモリセルアレイＭＣＢの読み出しを行う。
【００５７】
この実施形態によれば、先の実施形態よりも読み出し速度は低下するが、メモリセル層に適した非選択ワード線電圧ＶＵＸを選択することができるので、逆リーク電流ＩＬｅａｋを減少させることができる。
【００５８】
［第３の実施の形態］
（第３の実施の形態に係る半導体記憶装置の構成）
図１２は、第３の実施の形態に係る半導体記憶装置のメモリバンクを示すブロック図である。本実施形態の基本的な構成は図２と同じであるが、センスアンプ２０のうち、ＳＡ＿０とＳＡ＿１、ＳＡ＿２とＳＡ＿３、ＳＡ＿４とＳＡ＿５、及びＳＡ＿６とＳＡ＿７に、基準電流発生回路３２０から、それぞれ異なる基準電流ＩＲＥＦ＿０〜ＩＲＥＦ＿３が供給され、電圧制御回路３００から異なる電圧が供給されている点で異なる。
【００５９】
この様な構成によれば、メモリセルＭＣの選択に際して、自由度が向上する。第１及び第２の実施の形態においては、セルアレイ層によってメモリセルＭＣをグループＡとグループＢの２つのグループに分類していたが、本実施の形態においては、更にセルアレイ層ごとにグループ分けをすることが可能となる。これにより、メモリセルアレイ１０の製造工程に際し、階層ごとに電気的特性が異なる場合にも、安定した読み出し動作を行うことが可能となる。
【符号の説明】
【００６０】
１０・・・メモリセルアレイ、  ２０・・・センスアンプ、  ３０・・・ラッチ、  ４０・・・カラムデコーダ、  ５０・・・メインロウデコーダ、  ６０・・・サブロウデコーダ、  ７０・・・ワード線駆動回路、  １００・・・バンク、  １１０・・・データ入出力バッファ、  １２０・・・入出力制御回路、  １３０・・・アドレスレジスタ、  １４０・・・コマンドレジスタ、  １５０・・・動作制御回路、  １６０・・・パラメータレジスタ、  １７０・・・内部電圧生成回路、  １８０・・・コア制御バッファ、  １９０・・・リダンダンシアドレスレジスタ、  ２００・・・ページバッファ、  Ｄｉ・・・ダイオード、  ＶＲ・・・可変抵抗素子、  ＭＣ・・・メモリセル、  ＢＬ・・・ビット線、  ＷＬ・・・ワード線。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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