(57)【要約】【課題】携帯電話などのフロントエンドモジュールに使用されているハイパワーアンプは、シリコン系ＣＭＯＳ集積回路をベースとするデバイスであるが、その出力段に多数のＬＤＭＯＳＦＥＴセルを集積し、通常、複数のＬＤＭＯＳＦＥＴを構成したＬＤＭＯＳＦＥＴ部を有する。このＬＤＭＯＳＦＥＴセルにおいては、裏面のソース電極と表面のソース領域との間の抵抗を低減するために、半導体基板に高濃度にボロンドープされたポリシリコンプラグが埋め込まれている。このポリシリコンプラグは、熱処理に起因する固相エピタキシャル成長により収縮し、シリコン基板に歪が発生する。【解決手段】本願発明は、ＬＤＭＯＳＦＥＴ等の半導体装置の製造方法において、基板の表面からエピタキシャル層を貫通するホールを形成し、ポリシリコンプラグを埋め込むに際して、ホールの内面に薄膜酸化シリコン膜が存在する状態で、ポリシリコン部材の堆積を行うものである。【選択図】図５
2012151168.tif 000002
【特許請求の範囲】
【請求項１】
以下の工程を含む半導体装置の製造方法：
（ａ）第１の不純物濃度の第１の半導体層および、これと境界を接し、これと同一導電型であって第２の不純物濃度の第２の半導体層を有する第１導電型のシリコン系単結晶ウエハを準備する工程；
（ｂ）前記ウエハの前記第２の半導体層側の第１の主面側から前記第１の半導体層側の第２の主面側に向けて、前記第２の半導体層を貫通し、前記第１の半導体層の内部に達するプラグ埋め込み用ホールを形成する工程；
（ｃ）前記工程（ｂ）の後、前記ホールの前記内面に薄膜酸化シリコン系膜がある状態で、前記ウエハの前記第１の主面側にポリシリコン部材を堆積することにより、前記ホール内を前記ポリシリコン部材により埋め込む工程；
（ｄ）前記ホール外の前記ポリシリコン部材を除去することにより、ポリシリコンプラグを形成する工程；
（ｅ）前記工程（ｄ）の後、前記ウエハに対して、摂氏８００度以上の熱処理を実行する工程。
【請求項２】
前記１項の半導体装置の製造方法において、前記ポリシリコンプラグは、ＬＤＭＯＳＦＥＴまたは前記半導体装置のＬＤＭＯＳＦＥＴ部であって前記ウエハの前記第１の主面側に設けられた表面ソース領域と、前記ウエハの前記第２の主面側に設けられた裏面ソース電極との間の電流通路を構成する。
【請求項３】
前記１項の半導体装置の製造方法において、前記ポリシリコンプラグは、前記半導体装置のＬＤＭＯＳＦＥＴ部であって前記ウエハの前記第１の主面側に設けられた表面ソース領域と、前記ウエハの前記第２の主面側に設けられた裏面ソース電極との間の電流通路を構成する。
【請求項４】
前記３項の半導体装置の製造方法において、前記ポリシリコンプラグには、ボロンがドープされている。
【請求項５】
前記４項の半導体装置の製造方法において、前記第１の半導体層は前記ウエハのＰ型シリコン基板であり、前記第２の半導体層は、前記ウエハのＰ型エピタキシャルシリコン層である。
【請求項６】
前記５項の半導体装置の製造方法において、前記ポリシリコン部材の堆積は、ＣＶＤにより実行される。
【請求項７】
前記６項の半導体装置の製造方法において、前記薄膜酸化シリコン系膜は、酸化性薬液により形成されたものである。
【請求項８】
前記７項の半導体装置の製造方法において、更に以下の工程を含む：
（ｆ）前記工程（ｂ）の後であって前記工程（ｃ）の前に、ポリシリコン部材埋め込み前処理を実行する工程、
ここで、この工程（ｆ）は、以下の下位工程を含む：
（ｆ１）前記プラグ埋め込み用ホールの内面を含む前記ウエハの前記第１の主面側の表面に対して、酸化膜を除去する作用を有する第１の薬液により、洗浄処理を実行する工程；
（ｆ２）前記下位工程（ｆ１）の後、前記プラグ埋め込み用ホールの内面を含む前記ウエハの前記第１の主面側の表面に対して、酸化膜を形成する作用を有する第２の薬液により、ウエット処理を実行する工程。
【請求項９】
前記８項の半導体装置の製造方法において、前記第２の薬液は、過酸化水素水を主要な成分の一つとして含む水溶液である。
【請求項１０】
前記９項の半導体装置の製造方法において、前記第２の薬液は、アンモニアを主要な成分の一つとして含む水溶液である。
【請求項１１】
前記１０項の半導体装置の製造方法において、前記第１の薬液は、弗酸を主要な成分の一つとして含む水溶液である。
【請求項１２】
前記１１項の半導体装置の製造方法において、前記工程（ｆ）は、更に以下の下位工程を含む：
（ｆ３）前記下位工程（ｆ１）の前に、前記プラグ埋め込み用ホールの内面を含む前記ウエハの前記第１の主面側の表面に対して、酸化膜を形成する作用を有する第３の薬液により、洗浄処理を実行する工程。
【請求項１３】
前記１２項の半導体装置の製造方法において、前記第３の薬液は、過酸化水素水を主要な成分の一つとして含む水溶液である。
【請求項１４】
前記１３項の半導体装置の製造方法において、前記第３の薬液は、アンモニアを主要な成分の一つとして含む水溶液である。
【請求項１５】
前記１１項の半導体装置の製造方法において、前記工程（ｃ）の開始時点における前記薄膜酸化シリコン系膜の厚さは、０．２ｎｍ程度から２ｎｍ程度である。
【請求項１６】
前記６項の半導体装置の製造方法において、前記薄膜酸化シリコン系膜は、自然酸化膜である。
【請求項１７】
前記６項の半導体装置の製造方法において、前記薄膜酸化シリコン系膜は、熱酸化膜である。
【請求項１８】
前記６項の半導体装置の製造方法において、前記薄膜酸化シリコン系膜は、ＣＶＤによる酸化膜である。
【請求項１９】
前記６項の半導体装置の製造方法において、前記薄膜酸化シリコン系膜は、プラズマ酸化による酸化膜である。
【請求項２０】
前記６項の半導体装置の製造方法において、更に以下の工程を含む：
（ｆ）前記工程（ｂ）の後であって前記工程（ｃ）の前に、ポリシリコン部材埋め込み前処理を実行する工程、
ここで、この工程（ｆ）は、以下の下位工程を含む：
（ｆ４）前記プラグ埋め込み用ホールの内面を含む前記ウエハの前記第１の主面側の表面に対して、酸化膜を除去する作用を有する第１の表面処理を実行する工程；
（ｆ５）前記下位工程（ｆ４）の後、前記プラグ埋め込み用ホールの内面を含む前記ウエハの前記第１の主面側の表面に対して、酸化膜を形成する作用を有する第２の表面処理を実行する工程。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置（または半導体集積回路装置）の製造方法における半導体基板へのポリシリコンプラグ埋め込み技術に適用して有効な技術に関する。
【背景技術】
【０００２】
日本特開２００８−２４４３８２号公報（特許文献１）または、これに対応する米国特許公開２００８−２３７７３６号公報（特許文献２）には、半導体集積回路チップのＬＤＭＯＳＦＥＴ（Ｌａｔｅｒａｌｌｙ  Ｄｉｆｆｕｓｅｄ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）部にボロンを高濃度でドープしたシリコンプラグを設けた例が開示されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００８−２４４３８２号公報
【特許文献２】米国特許公開２００８−２３７７３６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
携帯電話などのフロントエンドモジュール等に使用されているハイパワーアンプ（Ｈｉｇｈ−Ｐｏｗｅｒ−ＡＭＰ）用チップは、シリコン系ＣＭＯＳ集積回路をベースとするアナログ＆デジタル混在デバイスである。このハイパワーアンプの出力段は、多数のＬＤＭＯＳＦＥＴセルを集積し、通常、複数のＬＤＭＯＳＦＥＴを構成するＬＤＭＯＳＦＥＴ部を有する。このＬＤＭＯＳＦＥＴセルにおいては、裏面のソース電極と表面のソース領域との間の抵抗を低減するために、半導体基板に高濃度にボロンドープされたポリシリコンプラグが埋め込まれている。本願発明者らが、このポリシリコンプラグについて、検討したところによって、熱処理に起因してポリシリコンプラグの固相エピタキシャル成長により、ポリシリコンプラグが収縮し、それによってシリコン基板に歪が発生し、リーク不良等の原因となることが明らかとなった。
【０００５】
本願発明は、これらの課題を解決するためになされたものである。
【０００６】
本発明の目的は、信頼性の高い半導体装置の製造プロセスを提供することにある。
【０００７】
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００８】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【０００９】
すなわち、本願の一つの発明は、ＬＤＭＯＳＦＥＴ等の半導体装置の製造方法において、基板の表面からエピタキシャル層を貫通するホールを形成し、シリコンプラグ（またはポリシリコンプラグ）を埋め込むに際して、ホールの内面に薄膜酸化シリコン膜が存在する状態で、ポリシリコン部材の堆積を行うものである。
【発明の効果】
【００１０】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。
【００１１】
すなわち、ＬＤＭＯＳＦＥＴ等の半導体装置の製造方法において、基板の表面からエピタキシャル層を貫通するホールを形成し、シリコンプラグ（またはポリシリコンプラグ）を埋め込むに際して、ホールの内面に薄膜酸化シリコン膜が存在する状態で、ポリシリコン部材の堆積を行うので、その後の高温熱処理（たとえば、摂氏８００度以上）によるポリシリコン部材の固相エピタキシャル成長等に起因する歪の発生を回避することができる。
【図面の簡単な説明】
【００１２】
【図１】本願の一実施の形態の半導体装置の製造方法における対象デバイスの一例である高周波ハイパワーアンプおよび、そのＬＤＭＯＳＦＥＴ部のデバイスチップレイアウトを説明するためのチップ上面図である。
【図２】図１のＬＤＭＯＳＦＥＴ部局所切り出し領域Ｒ１の拡大平面図である。
【図３】本願の前記一実施の形態の半導体装置の製造方法における対象デバイスの一例である高周波ハイパワーアンプにおけるＬＤＭＯＳＦＥＴ部のデバイス構造を説明するための図２のハーフセル周辺切り出し領域Ｒ２に対応する拡大平面図である。
【図４】図３のＸ−Ｘ’断面に対応するデバイス断面図である。
【図５】本願の前記一実施の形態の半導体装置の製造方法におけるプロセスの要部であるポリシリコン部材埋め込み前処理工程群周辺のプロセスブロックフロー図である。
【図６】本願の前記一実施の形態の半導体装置の製造方法におけるプロセスのアウトラインをするための図４（図３のＸ−Ｘ’断面）に対応する部分の製造工程途中（トレンチエッチング用ハードマスク膜形成工程）におけるデバイス断面図である。
【図７】本願の前記一実施の形態の半導体装置の製造方法におけるプロセスのアウトラインをするための図４（図３のＸ−Ｘ’断面）に対応する部分の製造工程途中（トレンチエッチング用レジスト膜塗布工程）におけるデバイス断面図である。
【図８】本願の前記一実施の形態の半導体装置の製造方法におけるプロセスのアウトラインをするための図４（図３のＸ−Ｘ’断面）に対応する部分の製造工程途中（トレンチエッチング用レジスト膜パターニング工程）におけるデバイス断面図である。
【図９】本願の前記一実施の形態の半導体装置の製造方法におけるプロセスのアウトラインをするための図４（図３のＸ−Ｘ’断面）に対応する部分の製造工程途中（トレンチエッチング用ハードマスク膜パターニング工程）におけるデバイス断面図である。
【図１０】本願の前記一実施の形態の半導体装置の製造方法におけるプロセスのアウトラインをするための図４（図３のＸ−Ｘ’断面）に対応する部分の製造工程途中（トレンチエッチング工程）におけるデバイス断面図である。
【図１１】本願の前記一実施の形態の半導体装置の製造方法におけるプロセスのアウトラインをするための図４（図３のＸ−Ｘ’断面）に対応する部分の製造工程途中（トレンチエッチング用ハードマスク膜除去＆ポリシリコン部材埋め込み前処理工程）におけるデバイス断面図である。
【図１２】本願の前記一実施の形態の半導体装置の製造方法におけるプロセスのアウトラインをするための図４（図３のＸ−Ｘ’断面）に対応する部分の製造工程途中（ポリシリコン部材埋め込み工程）におけるデバイス断面図である。
【図１３】本願の前記一実施の形態の半導体装置の製造方法におけるプロセスのアウトラインをするための図４（図３のＸ−Ｘ’断面）に対応する部分の製造工程途中（表面平坦化工程）におけるデバイス断面図である。
【図１４】本願の前記一実施の形態の半導体装置の製造方法におけるプロセスのアウトラインをするための図４（図３のＹ−Ｙ’断面）に対応する部分の製造工程途中（ＳＴＩ形成工程）におけるデバイス断面図である。
【図１５】本願の前記一実施の形態の半導体装置の製造方法におけるプロセスのアウトラインをするための図４（図３のＸ−Ｘ’断面）に対応する部分の製造工程途中（拡散構造及びゲート構造形成工程）におけるデバイス断面図である。
【図１６】本願の前記一実施の形態の半導体装置の製造方法におけるプロセスのアウトラインをするための図４（図３のＸ−Ｘ’断面）に対応する部分の製造工程途中（シリサイド層形成工程）におけるデバイス断面図である。
【図１７】本願の前記一実施の形態の半導体装置の製造方法におけるプロセスのアウトラインをするための図４（図３のＸ−Ｘ’断面）に対応する部分の製造工程途中（プリメタル絶縁膜＆コンタクトホール形成工程）におけるデバイス断面図である。
【図１８】本願の前記一実施の形態の半導体装置の製造方法におけるプロセスのアウトラインをするための図４（図３のＸ−Ｘ’断面）に対応する部分の製造工程途中（コンタクトホールへのタングステンプラグ埋め込み工程）におけるデバイス断面図である。
【図１９】本願の前記一実施の形態の半導体装置の製造方法におけるプロセスのアウトラインをするための図４（図３のＸ−Ｘ’断面）に対応する部分の製造工程途中（メタル第１層タングステン配線形成工程）におけるデバイス断面図である。
【図２０】本願の前記一実施の形態の半導体装置の製造方法におけるプロセスのアウトラインをするための図４（図３のＸ−Ｘ’断面）に対応する部分の製造工程途中（配線層間絶縁膜形成＆スルーホールへのタングステンプラグ埋め込み工程）におけるデバイス断面図である。
【図２１】本願の前記一実施の形態の半導体装置の製造方法におけるプロセスのアウトラインをするための図４（図３のＸ−Ｘ’断面）に対応する部分の製造工程途中（アルミニウム系配線層形成＆ファイナルパッシベーション形成工程）におけるデバイス断面図である。
【図２２】本願の前記一実施の形態の半導体装置の製造方法におけるプロセスのアウトラインをするための図４（図３のＸ−Ｘ’断面）に対応する部分の製造工程途中（裏面メタル電極形成工程）におけるデバイス断面図である。
【図２３】図３に対するデバイス構造の変形例等を説明する図２のハーフセル周辺切り出し領域Ｒ２に対応する拡大平面図である。
【図２４】図１１の工程の詳細ステップ（ポリシリコン部材埋め込み前処理前または第１ＡＰＭ洗浄完了時点）を説明するためのポリシリコンプラグ周辺切り出し領域Ｒ３の拡大模式断面図（説明のため横方向の幅、自然酸化膜３４および薄膜酸化シリコン膜３５の厚さを誇張して表示、図２５及び図２６において同じ）である。
【図２５】図１１の工程の詳細ステップ（ＤＨＦ洗浄完了時点）を説明するためのポリシリコンプラグ周辺切り出し領域Ｒ３の拡大模式断面図である。
【図２６】図１１の工程の詳細ステップ（第２ＡＰＭウエット処理完了時点）を説明するためのポリシリコンプラグ周辺切り出し領域Ｒ３の拡大模式断面図である。
【図２７】本願の前記一実施の形態の半導体装置の製造方法による半導体装置のシリコンプラグ周辺の断面ＳＥＭ（Ｓｃａｎｎｉｎｇ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｙ）写真である。
【図２８】比較例の洗浄プロセス（図５において第２ＡＰＭウエット処理工程をスキップしたもの）による半導体装置のシリコンプラグ周辺の断面ＳＥＭ（Ｓｃａｎｎｉｎｇ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｙ）写真である。
【発明を実施するための形態】
【００１３】
〔実施の形態の概要〕
先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。
【００１４】
１．以下の工程を含む半導体装置の製造方法：
（ａ）第１の不純物濃度の第１の半導体層および、これと境界を接し、これと同一導電型であって第２の不純物濃度の第２の半導体層を有する第１導電型のシリコン系単結晶ウエハを準備する工程；
（ｂ）前記ウエハの前記第２の半導体層側の第１の主面側から前記第１の半導体層側の第２の主面側に向けて、前記第２の半導体層を貫通し、前記第１の半導体層の内部に達するプラグ埋め込み用ホールを形成する工程；
（ｃ）前記工程（ｂ）の後、前記ホールの前記内面に薄膜酸化シリコン系膜がある状態で、前記ウエハの前記第１の主面側にポリシリコン部材を堆積することにより、前記ホール内を前記ポリシリコン部材により埋め込む工程；
（ｄ）前記ホール外の前記ポリシリコン部材を除去することにより、ポリシリコンプラグを形成する工程；
（ｅ）前記工程（ｄ）の後、前記ウエハに対して、摂氏８００度以上の熱処理を実行する工程。
【００１５】
２．前記１項の半導体装置の製造方法において、前記ポリシリコンプラグは、ＬＤＭＯＳＦＥＴまたは前記半導体装置のＬＤＭＯＳＦＥＴ部であって前記ウエハの前記第１の主面側に設けられた表面ソース領域と、前記ウエハの前記第２の主面側に設けられた裏面ソース電極との間の電流通路を構成する。
【００１６】
３．前記１項の半導体装置の製造方法において、前記ポリシリコンプラグは、前記半導体装置のＬＤＭＯＳＦＥＴ部であって前記ウエハの前記第１の主面側に設けられた表面ソース領域と、前記ウエハの前記第２の主面側に設けられた裏面ソース電極との間の電流通路を構成する。
【００１７】
４．前記１から３項のいずれか一つの半導体装置の製造方法において、前記ポリシリコンプラグには、ボロンがドープされている。
【００１８】
５．前記１から４項のいずれか一つの半導体装置の製造方法において、前記第１の半導体層は前記ウエハのＰ型シリコン基板であり、前記第２の半導体層は、前記ウエハのＰ型エピタキシャルシリコン層である。
【００１９】
６．前記１から５項のいずれか一つの半導体装置の製造方法において、前記ポリシリコン部材の堆積は、ＣＶＤにより実行される。
【００２０】
７．前記１から６項のいずれか一つの半導体装置の製造方法において、前記薄膜酸化シリコン系膜は、酸化性薬液により形成されたものである。
【００２１】
８．前記１から７項のいずれか一つの半導体装置の製造方法において、更に以下の工程を含む：
（ｆ）前記工程（ｂ）の後であって前記工程（ｃ）の前に、ポリシリコン部材埋め込み前処理を実行する工程、
ここで、この工程（ｆ）は、以下の下位工程を含む：
（ｆ１）前記プラグ埋め込み用ホールの内面を含む前記ウエハの前記第１の主面側の表面に対して、酸化膜を除去する作用を有する第１の薬液により、洗浄処理を実行する工程；
（ｆ２）前記下位工程（ｆ１）の後、前記プラグ埋め込み用ホールの内面を含む前記ウエハの前記第１の主面側の表面に対して、酸化膜を形成する作用を有する第２の薬液により、ウエット処理を実行する工程。
【００２２】
９．前記８項の半導体装置の製造方法において、前記第２の薬液は、過酸化水素水を主要な成分の一つとして含む水溶液である。
【００２３】
１０．前記８または９項の半導体装置の製造方法において、前記第２の薬液は、アンモニアを主要な成分の一つとして含む水溶液である。
【００２４】
１１．前記８から１０項のいずれか一つの半導体装置の製造方法において、前記第１の薬液は、弗酸を主要な成分の一つとして含む水溶液である。
【００２５】
１２．前記８から１１項のいずれか一つの半導体装置の製造方法において、前記工程（ｆ）は、更に以下の下位工程を含む：
（ｆ３）前記下位工程（ｆ１）の前に、前記プラグ埋め込み用ホールの内面を含む前記ウエハの前記第１の主面側の表面に対して、酸化膜を形成する作用を有する第３の薬液により、洗浄処理を実行する工程。
【００２６】
１３．前記１２項の半導体装置の製造方法において、前記第３の薬液は、過酸化水素水を主要な成分の一つとして含む水溶液である。
【００２７】
１４．前記１２または１３項の半導体装置の製造方法において、前記第３の薬液は、アンモニアを主要な成分の一つとして含む水溶液である。
【００２８】
１５．前記１から１４項のいずれか一つの半導体装置の製造方法において、前記工程（ｃ）の開始時点における前記薄膜酸化シリコン系膜の厚さは、０．２ｎｍ程度から２ｎｍ程度である。
【００２９】
１６．前記１から６および１５項のいずれか一つの半導体装置の製造方法において、前記薄膜酸化シリコン系膜は、自然酸化膜である。
【００３０】
１７．前記１から６および１５項のいずれか一つの半導体装置の製造方法において、前記薄膜酸化シリコン系膜は、熱酸化膜である。
【００３１】
１８．前記１から６および１５項のいずれか一つの半導体装置の製造方法において、前記薄膜酸化シリコン系膜は、ＣＶＤによる酸化膜である。
【００３２】
１９．前記１から６および１５項のいずれか一つの半導体装置の製造方法において、前記薄膜酸化シリコン系膜は、プラズマ酸化による酸化膜である。
【００３３】
２０．前記１から７および１５から１９項のいずれか一つの半導体装置の製造方法において、更に以下の工程を含む：
（ｆ）前記工程（ｂ）の後であって前記工程（ｃ）の前に、ポリシリコン部材埋め込み前処理を実行する工程、
ここで、この工程（ｆ）は、以下の下位工程を含む：
（ｆ４）前記プラグ埋め込み用ホールの内面を含む前記ウエハの前記第１の主面側の表面に対して、酸化膜を除去する作用を有する第１の表面処理を実行する工程；
（ｆ５）前記下位工程（ｆ４）の後、前記プラグ埋め込み用ホールの内面を含む前記ウエハの前記第１の主面側の表面に対して、酸化膜を形成する作用を有する第２の表面処理を実行する工程。
【００３４】
〔本願における記載形式、基本的用語、用法の説明〕
１．本願において、実施の態様の記載は、必要に応じて、便宜上複数のセクションに分けて記載する場合もあるが、特にそうでない旨明示した場合を除き、これらは相互に独立別個のものではなく、単一の例の各部分、一方が他方の一部詳細または一部または全部の変形例等である。また、原則として、同様の部分は繰り返しを省略する。また、実施の態様における各構成要素は、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、必須のものではない。
【００３５】
更に、本願において、「半導体装置」または「半導体集積回路装置」というときは、主に、各種トランジスタ（能動素子）単体、および、それらを中心に、抵抗、コンデンサ等を半導体チップ等（たとえば単結晶シリコン基板）上に集積したものをいう。ここで、各種トランジスタの代表的なものとしては、ＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）に代表されるＭＩＳＦＥＴ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）を例示することができる。このとき、集積回路構成の代表的なものとしては、Ｎチャネル型ＭＩＳＦＥＴとＰチャネル型ＭＩＳＦＥＴを組み合わせたＣＭＯＳ（Ｃｏｍｐｌｅｍｅｔａｒｙ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型集積回路に代表されるＣＭＩＳ（Ｃｏｍｐｌｅｍｅｔａｒｙ  Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型集積回路を例示することができる。
【００３６】
なお、本願において、「ＬＤＭＯＳＦＥＴ」または「ＭＯＳＦＥＴ」というときは、ゲート絶縁膜が、酸化物である場合に限らない。
【００３７】
今日の半導体集積回路装置、すなわち、ＬＳＩ（Ｌａｒｇｅ  Ｓｃａｌｅ  Ｉｎｔｅｇｒａｔｉｏｎ）のウエハ工程は、通常、原材料としてのシリコンウエハの搬入からプリメタル（Ｐｒｅｍｅｔａｌ）工程（Ｍ１配線層下端とゲート電極構造の間の層間絶縁膜等の形成、コンタクトホール形成、プリメタル部分のタングステンプラグ、埋め込み等からなる工程）あたりまでのＦＥＯＬ（Ｆｒｏｎｔ  Ｅｎｄ  ｏｆ  Ｌｉｎｅ）工程と、Ｍ１配線層形成から始まり、アルミニウム系パッド電極上のファイナルパッシベーション膜へのパッド開口の形成あたりまで（ウエハレベルパッケージプロセスにおいては、当該プロセスも含む）のＢＥＯＬ（Ｂａｃｋ  Ｅｎｄ  ｏｆ  Ｌｉｎｅ）工程に大別できる。
【００３８】
２．同様に実施の態様等の記載において、材料、組成等について、「ＡからなるＸ」等といっても、特にそうでない旨明示した場合および文脈から明らかに、そうでない場合を除き、Ａ以外の要素を主要な構成要素のひとつとするものを排除するものではない。たとえば、成分についていえば、「Ａを主要な成分として含むＸ」等の意味である。たとえば、「シリコン部材」等といっても、純粋なシリコンに限定されるものではなく、SiGe合金やその他シリコンを主要な成分とする多元合金、その他の添加物等を含む部材も含むものであることはいうまでもない。同様に、「酸化シリコン膜」、「酸化シリコン系絶縁膜」等と言っても、比較的純粋な非ドープ酸化シリコン(Undoped Silicon Dioxide)だけでなく、FSG（Fluorosilicate Glass）、TEOSベース酸化シリコン(TEOS-based silicon oxide)、SiOC(Silicon Oxicarbide)またはカーボンドープ酸化シリコン(Carbon-doped Silicon oxide)またはOSG(Organosilicate glass)、PSG(Phosphorus Silicate Glass)、BPSG(Borophosphosilicate Glass)等の熱酸化膜、CVD酸化膜、SOG(Spin ON Glass)、ナノクラスタリングシリカ（Nano-Clustering Silica:NCS）等の塗布系酸化シリコン、これらと同様な部材に空孔を導入したシリカ系Low-k絶縁膜（ポーラス系絶縁膜）、およびこれらを主要な構成要素とする他のシリコン系絶縁膜との複合膜等を含むことは言うまでもない。
【００３９】
また、酸化シリコン系絶縁膜と並んで、半導体分野で常用されているシリコン系絶縁膜としては、窒化シリコン系絶縁膜がある。この系統の属する材料としては、ＳｉＮ，ＳｉＣＮ，ＳｉＮＨ，ＳｉＣＮＨ等がある。ここで、「窒化シリコン」というときは、特にそうでない旨明示したときを除き、ＳｉＮおよびＳｉＮＨの両方を含む。同様に、「ＳｉＣＮ」というときは、特にそうでない旨明示したときを除き、ＳｉＣＮおよびＳｉＣＮＨの両方を含む。
【００４０】
なお、絶縁膜としてのＳｉＣは、ＳｉＮと類似の性質を有するが、ＳｉＯＮは、むしろ、酸化シリコン系絶縁膜に分類すべき場合が多い。
【００４１】
窒化シリコン膜は、ＳＡＣ（Ｓｅｌｆ−Ａｌｉｇｎｅｄ  Ｃｏｎｔａｃｔ）技術におけるエッチストップ膜として、多用されるほか、ＳＭＴ（Ｓｔｒｅｓｓ  Ｍｅｍｏｒｉｚａｔｉｏｎ  Ｔｅｃｈｎｉｑｕｅ）における応力付与膜としても使用される。
【００４２】
同様に、本願においては、「シリサイド」として、コバルトシリサイドを例に取り具体的に説明したが、シリサイドは、コバルトシリサイドに限らず、ニッケルシリサイド、チタンシリサイド、タングステンシリサイド等でもよい。また、ニッケルシリサイドに関してシリサイド化のための金属膜としては、Ｎｉ（ニッケル）膜以外にも、例えばＮｉ−Ｐｔ合金膜（ＮｉとＰｔの合金膜）、Ｎｉ−Ｖ合金膜（ＮｉとＶの合金膜）、Ｎｉ−Ｐｄ合金膜（ＮｉとＰｄの合金膜）、Ｎｉ−Ｙｂ合金膜（ＮｉとＹｂの合金膜）またはＮｉ−Ｅｒ合金膜（ＮｉとＥｒの合金膜）のようなニッケル合金膜などを用いることができる。なお、これらのニッケルを主要な金属元素とするシリサイドを「ニッケル系のシリサイド」と総称する。
【００４３】
３．同様に、図形、位置、属性等に関して、好適な例示をするが、特にそうでない旨明示した場合および文脈から明らかにそうでない場合を除き、厳密にそれに限定されるものではないことは言うまでもない。
【００４４】
４．さらに、特定の数値、数量に言及したときも、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、その特定の数値を超える数値であってもよいし、その特定の数値未満の数値でもよい。
【００４５】
５．「ウエハ」というときは、通常は半導体装置（半導体集積回路装置、電子装置も同じ）をその上に形成する単結晶シリコンウエハを指すが、エピタキシャルウエハ、ＳＯＩ基板、ＬＣＤガラス基板等の絶縁基板と半導体層等の複合ウエハ等も含むことは言うまでもない。
【００４６】
なお、本願において「シリコン系単結晶ウエハ」または「シリコン系単結晶のウエハ」というときは、たとえば、ＣＺ法やＦＺ法で形成した単結晶体から切り出したままのウエハのみでなく、たとえば、その一方の面にシリコン系半導体部材層をエピタキシ成長させたエピタキシャルウエハも含むものとする。
【００４７】
また、本願において、「ポリシリコン」等というときは、いわゆる多結晶シリコンばかりでなく、微結晶シリコンやアモルファスシリコンを含むものとする。これは、これらの間の相互転換は、一義的に定義することが困難だからである。
【００４８】
６．本願において、「ホール」または「孔」というときは、円形、略円形、正方形、通常の長方形、トレンチ等の細長い溝（蛇行するものも含む）等を含むものとする。
【００４９】
７．本願において、ポリシリコンプラグの前処理等に関して、「薄い酸化シリコン系膜」、「薄膜酸化シリコン系膜」、「薄い酸化膜」または「薄膜酸化膜」というときは、その厚さが、０．５ｎｍ程度（範囲としては、０．２ｎｍ程度から２ｎｍ程度）のものをいう。なお、いわゆる自然酸化膜の厚さもほぼこの程度である考えられる。
【００５０】
〔実施の形態の詳細〕
実施の形態について更に詳述する。各図中において、同一または同様の部分は同一または類似の記号または参照番号で示し、説明は原則として繰り返さない。
【００５１】
また、添付図面においては、却って、煩雑になる場合または空隙との区別が明確である場合には、断面であってもハッチング等を省略する場合がある。これに関連して、説明等から明らかである場合等には、平面的に閉じた孔であっても、背景の輪郭線を省略する場合がある。更に、断面でなくとも、空隙でないことを明示するために、ハッチングを付すことがある。
【００５２】
なお、ＬＤＭＯＳＦＥＴのシリコンプラグについて開示した先行特許出願としては、たとえば日本特願第２００９−１５３２５４号（日本出願日２００９年６月２９日）がある。
【００５３】
１．本願の一実施の形態の半導体装置の製造方法における対象デバイスの一例である高周波ハイパワーアンプおよび、そのＬＤＭＯＳＦＥＴ部のデバイスチップレイアウト等の説明（主に図１および図２）
ここでは、ＬＤＭＯＳＦＥＴ部の単位セル構造として、ハーフセルと、これと対称面に関して面対称の共役ハーフセルから構成されるものを具体的に説明したが、本願発明はそれに限定されるものではなく、ハーフセルに当たるものが単位セルそれ自体であってもよいことはいうまでもない。
【００５４】
図１は本願の一実施の形態の半導体装置の製造方法における対象デバイスの一例である高周波ハイパワーアンプおよび、そのＬＤＭＯＳＦＥＴ部のデバイスチップレイアウトを説明するためのチップ上面図である。図２は図１のＬＤＭＯＳＦＥＴ部局所切り出し領域Ｒ１の拡大平面図である。これらに基づいて、本願の一実施の形態の半導体装置の製造方法における対象デバイスの一例である高周波ハイパワーアンプおよび、そのＬＤＭＯＳＦＥＴ部のデバイスチップレイアウト等を説明する。
【００５５】
まず、チップ上面レイアウトの一例を図１に基づいて説明する。図１に示すように、半導体チップ２の表面１ａの周辺部には、多数のボンディングパッド４が設けられており、一方、内部領域には、たとえば、ＣＭＯＳアナログ＆デジタル混在回路部５およびＬＤＭＯＳＦＥＴ部３が設けられている。
【００５６】
次に図１のＬＤＭＯＳＦＥＴ部局所切り出し領域Ｒ１（ＬＤＭＯＳＦＥＴ部３には、通常、複数のＬＤＭＯＳＦＥＴが形成されており、各ＬＤＭＯＳＦＥＴは多数の単位セルから構成されているので、ここでは、単位セル及びその周辺を切り出して説明する）の拡大平面図を図２に示す。図２に示すように、各ＬＤＭＯＳＦＥＴにおいては、一定の並進対称性を持って複数の単位セル６が繰り返し並んでおり、この例では、各単位セル６は、たとえば対称面ＰＳ（または対称面に対応する対称軸）に関して、相互に面対象であるハーフセル６ｈと共役ハーフセル６ｈｃから構成されている。
【００５７】
２．本願の前記一実施の形態の半導体装置の製造方法における対象デバイスの一例である高周波ハイパワーアンプにおけるＬＤＭＯＳＦＥＴ部のデバイス構造の説明（主に図３および図４）
このセクションでは、図２のハーフセル６ｈの詳細を説明するために、図２のハーフセル周辺切り出し領域Ｒ２について説明する。ここでは、一例として、ソースドレイン耐圧が１０ボルト程度のものを具体的に説明する。なお、ここで説明するボロンドープポリシリコンプラグ７（図３および図４）は、表面ソース領域と裏面ソース電極の間の電流通路を形成し、その相対的な抵抗の低さによって、ソース抵抗を低減して、高周波特性を確保しており、ＬＤＭＯＳＦＥＴとして重要な構成要素となっている。
【００５８】
図３は本願の前記一実施の形態の半導体装置の製造方法における対象デバイスの一例である高周波ハイパワーアンプにおけるＬＤＭＯＳＦＥＴ部のデバイス構造を説明するための図２のハーフセル周辺切り出し領域Ｒ２に対応する拡大平面図である。図４は図３のＸ−Ｘ’断面に対応するデバイス断面図である。これらに基づいて、本願の前記一実施の形態の半導体装置の製造方法における対象デバイスの一例である高周波ハイパワーアンプにおけるＬＤＭＯＳＦＥＴ部のデバイス構造を説明する。
【００５９】
図３及び図４に示すように、半導体チップ２の裏面１ｂ、すなわち、半導体基板部１ｓ（Ｐ＋単結晶シリコン基板部）の裏面側には、裏面メタルソース電極１８が設けられており、Ｐ＋単結晶シリコン基板部１ｓ（第１導電型であって第１の不純物濃度の第１の半導体層）の表面側には、たとえば厚さ２マイクロメートル程度のＰ−シリコンエピタキシャル層１ｅ（エピタキシ層、すなわち第２の不純物濃度を有する第２の半導体層）が形成されている。Ｐ−シリコンエピタキシャル層１ｅの表面領域には、Ｐ型ボディ領域１６、Ｎ＋型表面ソース領域１４、Ｎ型表面ソースエクステンション領域１２、Ｎ＋型ドレイン領域１１、Ｎ型ドレインエクステンション領域９、Ｐ＋型表面ソースコンタクト領域１５等が設けられており、Ｐ−シリコンエピタキシャル層１ｅの表面から同領域を貫通して、Ｐ＋単結晶シリコン基板部１ｓに至るボロンドープポリシリコンプラグ７（厚さは、たとえば０．４マイクロメートル程度であり、深さ方向の長さは、たとえば、２．７マイクロメートル程度）が設けられている。Ｐ−シリコンエピタキシャル層１ｅの表面上には、ゲート絶縁膜１９を介してポリシリコンゲート電極２０（幅は、たとえば０．２マイクロメートル程度）が設けられており（これらを総称して「ゲート構造」という）、その周辺には、たとえばサイドウォール２２が設けられている。Ｐ−シリコンエピタキシャル層１ｅの表面上（ソースドレイン領域上）およびポリシリコンゲート電極２０上には、たとえばコバルトシリサイド膜２１等のシリサイド膜が形成されている。ゲート構造およびＰ−シリコンエピタキシャル層１ｅの表面上には、コバルトシリサイド膜２１等を覆うように、プリメタル絶縁膜２３（たとえば、厚さ０．７マイクロメートル程度）が設けられており、プリメタル絶縁膜２３には、たとえばタングステンプラグ２４が埋め込まれている。更に、プリメタル絶縁膜２３上には、タングステン系第１層配線２６が設けられており、その上には、層間絶縁膜２５、タングステンプラグ２４、アルミニウム系第２層配線２７、アルミニウム系第３層配線２８等からなる多層アルミニウム系配線構造が設けられている。多層アルミニウム系配線構造上には、たとえば、酸化シリコン系ファイナルパッシベーション膜２９、窒化シリコン系ファイナルパッシベーション膜３０等から成るファイナルパッシベーション構造が設けられている。
【００６０】
３．本願の前記一実施の形態の半導体装置の製造方法における対象デバイスの一例である高周波ハイパワーアンプにおけるＬＤＭＯＳＦＥＴ部に関する製造プロセスのアウトラインの説明（主に図６から図２２）
このセクションでは、セクション１及び２等に説明したデバイス構造を、Ｐ型単結晶シリコンウエハ（または、その上に、Ｐ−シリコンエピタキシャル層を有するエピタキシウエハ）上に形成する例を具体的に説明するが、必要に応じて、その他の導電型またはその他の構造や材料のウエハ上に形成してもよいことはいうまでもない。
【００６１】
図６は本願の前記一実施の形態の半導体装置の製造方法におけるプロセスのアウトラインをするための図４（図３のＸ−Ｘ’断面）に対応する部分の製造工程途中（トレンチエッチング用ハードマスク膜形成工程）におけるデバイス断面図である。図７は本願の前記一実施の形態の半導体装置の製造方法におけるプロセスのアウトラインをするための図４（図３のＸ−Ｘ’断面）に対応する部分の製造工程途中（トレンチエッチング用レジスト膜塗布工程）におけるデバイス断面図である。図８は本願の前記一実施の形態の半導体装置の製造方法におけるプロセスのアウトラインをするための図４（図３のＸ−Ｘ’断面）に対応する部分の製造工程途中（トレンチエッチング用レジスト膜パターニング工程）におけるデバイス断面図である。図９は本願の前記一実施の形態の半導体装置の製造方法におけるプロセスのアウトラインをするための図４（図３のＸ−Ｘ’断面）に対応する部分の製造工程途中（トレンチエッチング用ハードマスク膜パターニング工程）におけるデバイス断面図である。図１０は本願の前記一実施の形態の半導体装置の製造方法におけるプロセスのアウトラインをするための図４（図３のＸ−Ｘ’断面）に対応する部分の製造工程途中（トレンチエッチング工程）におけるデバイス断面図である。図１１は本願の前記一実施の形態の半導体装置の製造方法におけるプロセスのアウトラインをするための図４（図３のＸ−Ｘ’断面）に対応する部分の製造工程途中（トレンチエッチング用ハードマスク膜除去＆ポリシリコン部材埋め込み前処理工程）におけるデバイス断面図である。図１２は本願の前記一実施の形態の半導体装置の製造方法におけるプロセスのアウトラインをするための図４（図３のＸ−Ｘ’断面）に対応する部分の製造工程途中（ポリシリコン部材埋め込み工程）におけるデバイス断面図である。図１３は本願の前記一実施の形態の半導体装置の製造方法におけるプロセスのアウトラインをするための図４（図３のＸ−Ｘ’断面）に対応する部分の製造工程途中（表面平坦化工程）におけるデバイス断面図である。図１４は本願の前記一実施の形態の半導体装置の製造方法におけるプロセスのアウトラインをするための図４（図３のＹ−Ｙ’断面）に対応する部分の製造工程途中（ＳＴＩ形成工程）におけるデバイス断面図である。図１５は本願の前記一実施の形態の半導体装置の製造方法におけるプロセスのアウトラインをするための図４（図３のＸ−Ｘ’断面）に対応する部分の製造工程途中（拡散構造及びゲート構造形成工程）におけるデバイス断面図である。図１６は本願の前記一実施の形態の半導体装置の製造方法におけるプロセスのアウトラインをするための図４（図３のＸ−Ｘ’断面）に対応する部分の製造工程途中（シリサイド層形成工程）におけるデバイス断面図である。図１７は本願の前記一実施の形態の半導体装置の製造方法におけるプロセスのアウトラインをするための図４（図３のＸ−Ｘ’断面）に対応する部分の製造工程途中（プリメタル絶縁膜＆コンタクトホール形成工程）におけるデバイス断面図である。図１８は本願の前記一実施の形態の半導体装置の製造方法におけるプロセスのアウトラインをするための図４（図３のＸ−Ｘ’断面）に対応する部分の製造工程途中（コンタクトホールへのタングステンプラグ埋め込み工程）におけるデバイス断面図である。図１９は本願の前記一実施の形態の半導体装置の製造方法におけるプロセスのアウトラインをするための図４（図３のＸ−Ｘ’断面）に対応する部分の製造工程途中（メタル第１層タングステン配線形成工程）におけるデバイス断面図である。図２０は本願の前記一実施の形態の半導体装置の製造方法におけるプロセスのアウトラインをするための図４（図３のＸ−Ｘ’断面）に対応する部分の製造工程途中（配線層間絶縁膜形成＆スルーホールへのタングステンプラグ埋め込み工程）におけるデバイス断面図である。図２１は本願の前記一実施の形態の半導体装置の製造方法におけるプロセスのアウトラインをするための図４（図３のＸ−Ｘ’断面）に対応する部分の製造工程途中（アルミニウム系配線層形成＆ファイナルパッシベーション形成工程）におけるデバイス断面図である。図２２は本願の前記一実施の形態の半導体装置の製造方法におけるプロセスのアウトラインをするための図４（図３のＸ−Ｘ’断面）に対応する部分の製造工程途中（裏面メタル電極形成工程）におけるデバイス断面図である。これらに基づいて、本願の前記一実施の形態の半導体装置の製造方法における対象デバイスの一例である高周波ハイパワーアンプにおけるＬＤＭＯＳＦＥＴ部に関する製造プロセスのアウトラインを説明する。
【００６２】
先ず、たとえば、２００φのＰ型シリコン単結晶ウエハ（抵抗率は、たとえば２ｍΩｃｍ程度）を準備する（ウエハの直径は、２００φのほか、３００ファイでも、４５０ファイでも、１５０φでもそれ以外でも良い）。続いて、Ｐ型シリコン単結晶ウエハ１（１ｓ）の表面１ａ側に、たとえば２マイクロメートル程度のＰ−シリコンエピタキシャル層１ｅ（抵抗率は、たとえば２０Ωｃｍ程度）を成長させる。
【００６３】
次に図６に示すように、ウエハ１の表面１ａのほぼ全面に、たとえば、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）により、トレンチ形成用ハードマスク膜３１（たとえば、厚さ２５０ｎｍ程度のＴＥＯＳ酸化シリコン膜）を形成する。
【００６４】
次に図７に示すように、トレンチ形成用ハードマスク膜３１上に、トレンチ形成用レジスト膜３２を塗布する。
【００６５】
次に図８に示すように、通常のリソグラフィにより、トレンチ形成用レジスト膜３２をパターニングする。
【００６６】
次に図９に示すように、パターニングされたトレンチ形成用レジスト膜３２をマスクとして、異方性ドライエッチング等により、トレンチ形成用ハードマスク膜３１をエッチングする。エッチング条件としては、たとえば、ガス流量：ＣＨＦ３/ＣＦ４/Ａｒ＝３０ｓｃｃｍ/１００ｓｃｃｍ/１０００ｓｃｃｍ、処理気圧：２００パスカル程度、ＲＦパワー：１キロワット程度、ウエハ温度：摂氏０度程度、処理時間：５０秒程度を好適なものとして例示することができる。その後、不要になったトレンチ形成用レジスト膜３２をアッシング等により除去する。
【００６７】
次に図１０に示すように、パターニングされたトレンチ形成用ハードマスク膜３１をマスクとして、異方性ドライエッチング等により、プラグ埋め込み用ホール１０（プラグ埋め込み用トレンチ）を形成する。エッチング条件としては、たとえば、ガス流量：ＳＦ６/Ｏ２＝５０ｓｃｃｍ/２０ｓｃｃｍ、処理気圧：２パスカル程度、ＲＦパワー：３０ワット程度（マイクロ波パワー：６００ワット程度）、ウエハ温度：摂氏５０度程度、処理時間：５０秒程度を好適なものとして例示することができる。その後、不要になったトレンチ形成用ハードマスク膜３１をたとえば弗酸系酸化シリコン系膜エッチング液等の薬液によりウエットエッチング処理することにより、除去すると、図１１に示すような状態となる。
【００６８】
次に図１１（図５参照）に示すように、ウエハ１の表面１ａおよびプラグ埋め込み用トレンチ１０の内面に対して、ポリシリコン部材埋め込み前処理（セクション４で詳述する）を実行する。
【００６９】
次に図１２に示すように、ウエハ１の表面１ａのほぼ全面に、たとえばＣＶＤにより、ボロンドープトポリシリコン部材７等（図５の埋め込みポリシリコン成膜工程５５）を堆積することにより、プラグ埋め込み用トレンチ１０を埋め込む。
【００７０】
次に図１３に示すように、ウエハ１の表面１ａ側を平坦化することにより、プラグ埋め込み用トレンチ１０外のポリシリコン部材７を除去する。この平坦化は、たとえば、ドライエッチングによるエッチバックプロセスとして実行することができる。エッチング条件としては、たとえば、ガス流量：ＳＦ６＝２０ｓｃｃｍ/２０ｓｃｃｍ、処理気圧：０．５パスカル程度、ＲＦパワー：３０ワット程度（マイクロ波パワー：４００ワット程度）、ウエハ温度：摂氏２０度程度、処理時間：９０秒程度を好適なものとして例示することができる。これによって、ポリシリコンプラグ７の埋め込みが完成する。
【００７１】
次に図１４（この図においてのみ、ＳＴＩ部分が見えるように断面を変えている）に示すように、通常のＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）プロセスと同様に、基板の異方性ドライエッチング、酸化シリコン膜の埋め込み、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）等により、ＳＴＩ領域１７（素子分離領域）を形成する。
【００７２】
次に図１５に示すように、たとえば、熱酸化（たとえば、摂氏８００度から１０００度程度）により、ウエハ１の表面１ａのほぼ全面に、ゲート酸化膜１９を形成する。続いて、ゲート酸化膜１９上のほぼ全面に、たとえばＣＶＤにより、ゲート電極用ポリシリコン膜２０を成膜する。続いて、このゲート電極用ポリシリコン膜２０を通常のリソグラフィによりパターニングする。このパターニングされたポリシリコンゲート電極２０をマスクとして、イオン注入等により、Ｎ型表面ソースエクステンション領域１２およびＮ型ドレインエクステンション領域９を形成する。続いて、ウエハ１の表面１ａのほぼ全面に、酸化シリコン膜等のサイドウォール用絶縁膜２２を成膜し、異方性ドライエッチング等により、これをエッチバックすることで、サイドウォール２２を完成させる。続いて、左側のサイドウォール２２のエッジに関して、自己整合的にイオン注入等（注入後に活性化アニール等の熱処理を行う）により不純物をドープすることにより、Ｐ型ボディ領域１６、Ｎ＋型表面ソース領域１４等を形成する。一方、右側のサイドウォール２２のエッジに関して、自己整合的にイオン注入等（注入後に活性化アニール等の熱処理を行う）により不純物をドープすることにより、Ｎ＋型ドレイン領域１１等を形成する。更に、たとえば、レジスト膜をマスクにして、イオン注入等（注入後に活性化アニール等の熱処理を行う）により不純物をドープすることにより、ポリシリコンプラグ７の周辺にＰ＋型表面ソースコンタクト領域１５を形成する。
【００７３】
次に図１６に示すように、たとえばサリサイドプロセス（Ｓａｌｉｃｉｄｅ  Ｐｒｏｃｅｓｓ）により、ソースドレイン領域の表面及びポリシリコンゲート電極２０上に、たとえばコバルトシリサイド膜２１を形成する。
【００７４】
次に図１７に示すように、ウエハ１の表面１ａのほぼ全面に、プリメタル絶縁膜２３をたとえばＣＶＤにより成膜する。続いて、通常のリソグラフィおよび異方性ドライエッチング等により、コンタクトホール３３を開口する。
【００７５】
次に図１８に示すように、たとえば、スパッタリング等により、ウエハ１の表面１ａのほぼ全面およびコンタクトホール３３内に、チタン膜、窒化チタン膜等から成る比較的薄いバリアメタル膜を成膜する。続いて、たとえばＣＶＤにより、コンタクトホール３３をタングステン膜により埋め込む。続いて、ＣＭＰ等により、コンタクトホール３３外のバリアメタル膜およびタングステン膜を除去することにより、タングステンプラグ２４を形成する。
【００７６】
次に図１９に示すように、たとえば、スパッタリング等により、ウエハ１の表面１ａのほぼ全面に、タングステン膜を成膜し、通常のリソグラフィにより、パターニングし、タングステン系第１層配線２６を形成する。
【００７７】
次に図２０に示すように、プリメタル絶縁膜２３上およびタングステン系第１層配線２６上に、層間絶縁膜２５を、たとえばプラズマＣＶＤにより、成膜する。続いて、通常のリソグラフィおよび異方性ドライエッチング等により、層間絶縁膜２５にスルーホール（ビアホール）を開口し、先と同様に、スルーホールにタングステンプラグ２４を埋め込み形成する。
【００７８】
次に図２１に示すように、タングステン系第１層配線２６上の層間絶縁膜２５の上面のほぼ全面に、アルミニウム系配線層２７をたとえばスパッタリング等により成膜する。続いて、通常のリソグラフィにより、アルミニウム系配線層２７（アルミニウム系第２層配線）をパターニングする。更に、先と同様に、層間絶縁膜２５の堆積とアルミニウム系第３層配線２８の成膜及びパターニングを繰り返すことにより、最上層配線層を形成する。続いて、最上層配線層２８上に、たとえばプラズマＣＶＤ等により、たとえば、酸化シリコン系ファイナルパッシベーション膜２９および窒化シリコン系ファイナルパッシベーション膜３０を成膜する。
【００７９】
次に図２２に示すように、必要に応じて、バックグラインディング等により、ウエハ１の厚さを所望の厚さにした後、ウエハ１の裏面１ｂのほぼ全面に、たとえば、スパッタリング等により、裏面メタルソース電極１８を形成する。その後、必要に応じて、ダイシング等により、ウエハ１をここのチップ領域２に分離する。
【００８０】
４．本願の前記一実施の形態の半導体装置の製造方法における対象デバイスの一例である高周波ハイパワーアンプにおけるＬＤＭＯＳＦＥＴ部に関する製造プロセスの要部の詳細ステップの説明（主に図５および図２４から図２６）
このセクションでは、セクション３における図１０から図１２に至る間のプロセス（ポリシリコン部材埋め込み前処理工程群）の詳細について説明する。
【００８１】
図５は本願の前記一実施の形態の半導体装置の製造方法におけるプロセスの要部であるポリシリコン部材埋め込み前処理工程群周辺のプロセスブロックフロー図である。図２４は図１１の工程の詳細ステップ（ポリシリコン部材埋め込み前処理前または第１ＡＰＭ洗浄完了時点）を説明するためのポリシリコンプラグ周辺切り出し領域Ｒ３の拡大模式断面図（説明のため横方向の幅、自然酸化膜３４および薄膜酸化シリコン膜３５の厚さを誇張して表示、図２５及び図２６において同じ）である。図２５は図１１の工程の詳細ステップ（ＤＨＦ洗浄完了時点）を説明するためのポリシリコンプラグ周辺切り出し領域Ｒ３の拡大模式断面図である。図２６は図１１の工程の詳細ステップ（第２ＡＰＭウエット処理完了時点）を説明するためのポリシリコンプラグ周辺切り出し領域Ｒ３の拡大模式断面図である。これらに基づいて、本願の前記一実施の形態の半導体装置の製造方法における対象デバイスの一例である高周波ハイパワーアンプにおけるＬＤＭＯＳＦＥＴ部に関する製造プロセスの要部の詳細ステップを説明する。
【００８２】
（１）標準的な洗浄プロセスをベースとする処理：
図５に示すように、トレンチエッチング工程５１のトレンチエッチング処理５１ａ後のトレンチ形成用ハードマスク膜３１の除去工程５１ｂ（トレンチエッチング後処理）が終わると、ウエハ１は、次の埋め込みポリシリコン成膜工程群６１に属する工程の処理のため、まず、ポリシリコン部材埋め込み前処理工程群５０に属する処理が行われる。
【００８３】
まず、図５に示すように、第１ＡＰＭ洗浄工程５２（第３の薬液による洗浄工程）が実行される。これは、薬液としてＡＰＭ（Ａｍｍｏｎｉａ/Ｈｙｄｒｏｇｅｎ  Ｐｅｒｏｘｉｄｅ  Ｍｉｘｔｕｒｅ）を使用して行われるウエット洗浄処理（ウエット表面処理）である。条件としては、体積組成比：たとえばアンモニア：過酸化水素水：水＝０．２：１：１０（アンモニア又は過酸化水素水を主要な成分の一つとして含む水溶液であり、シリコン表面に酸化膜を形成する性質を有する）、液温：たとえば摂氏５０度程度、処理時間：たとえば１０分程度を好適なものとして例示することができる。
【００８４】
図２４に示すように、この段階（すなわち第１ＡＰＭ洗浄工程５２の完了時点。第１ＡＰＭ洗浄工程５２前もほぼ同じ）のウエハ１の表面（トレンチ１０の内面を含む）には、薄い酸化シリコン膜３５（薄膜酸化シリコン系膜または薄膜酸化シリコン膜）が形成されている。これは、自然酸化膜と第１ＡＰＭ洗浄工程５２による処理中にできたケミカル酸化膜が一体となったものである。一般に、ＡＰＭのように、酸化剤である過酸化水素水を主要な成分として含み、且つ、弗酸のような酸化シリコン膜エッチング剤を実質的に含有しない薬液によるウエット表面処理においては、シリコン等のシリコン系半導体表面には、ケミカル酸化膜が生成される。これらの自然酸化膜３４やケミカル酸化膜の厚さは、０．２ｎｍ程度から２ｎｍ程度であり、薄膜酸化シリコン膜３５ということができる。第１ＡＰＭ洗浄工程５２が完了したウエハ１は、通常、水洗工程を経て、次の工程に送られる。
【００８５】
次に図５に示すように、第１ＡＰＭ洗浄工程５２が完了した後の水洗が完了したウエハ１に対して、表面の酸化膜を除去するためのＤＨＦ洗浄工程５３（第１の薬液による洗浄工程または第１の表面処理工程）が実行される。これは、薬液としてＤＨＦ（Ｄｉｌｕｔｅｄ  Ｈｙｄｒｏｇｅｎ  Ｆｌｕｏｒｉｄｅ）を使用して行われるウエット洗浄処理（ウエット表面処理）である。条件としては、体積組成比：たとえばＨＦ：水＝１：５００（弗酸を主要な成分の一つとして含む水溶液であり、シリコン表面の酸化膜を除去する性質を有する）、液温：たとえば摂氏２５度程度、処理時間：たとえば１５分程度を好適なものとして例示することができる。このＤＨＦ洗浄工程５３が完了した時点のウエハ１の断面を図２５に示す。すなわち、薄膜酸化シリコン膜３５は、ほぼ完全に除去されている。ＤＨＦ洗浄工程５３が完了したウエハ１は、通常、水洗工程を経て、次の工程に送られる。
【００８６】
次に図５に示すように、ＤＨＦ洗浄工程５３が完了した後の水洗が完了したウエハ１に対して、再度、酸化膜を形成するための第２ＡＰＭウエット処理工程５４（第２の薬液によるウエット処理工程または第２の表面処理工程）が実行される。これは、薬液（酸化性薬液）としてＡＰＭを使用して行われるウエット洗浄処理（ウエット表面処理）である。条件としては、体積組成比：たとえばアンモニア：過酸化水素水：水＝０．２：１：１０（アンモニア又は過酸化水素水を主要な成分の一つとして含む水溶液であり、シリコン表面に酸化膜を形成する性質を有する）、液温：たとえば摂氏５０度程度、処理時間：たとえば１０分程度を好適なものとして例示することができる。
【００８７】
図２６に示すように、この段階（すなわち第２ＡＰＭウエット処理工程５４完了時点）のウエハ１の表面（トレンチ１０の内面を含む）には、薄い酸化シリコン膜３５（薄膜酸化シリコン系膜または薄膜酸化シリコン膜）が形成されている。これは、第２ＡＰＭ洗浄工程５４による処理中にできたケミカル酸化膜である。一般に、ＡＰＭのように、酸化剤である過酸化水素水を主要な成分として含み、且つ、弗酸のような酸化シリコン膜エッチング剤を実質的に含有しない薬液によるウエット表面処理においては、シリコン等のシリコン系半導体表面には、ケミカル酸化膜が生成される。このケミカル酸化膜の厚さは、０．２ｎｍ程度から２ｎｍ程度であり、薄膜酸化シリコン膜３５ということができる。第２ＡＰＭ洗浄工程５４が完了したウエハ１は、通常、水洗工程および乾燥工程を経て、次の工程に送られる。
【００８８】
図５に示すように、第２ＡＰＭ洗浄工程５４が完了した後の水洗及び乾燥が完了したウエハ１に対して、次の埋め込みポリシリコン成膜工程５５に属する処理が実行される。なお、この埋め込みポリシリコン成膜工程５５は、再び自然酸化膜が実質的に形成される前に実行することが好適であるが、通常、自然酸化膜が再形成されても、全体として薄膜酸化膜の範囲であれば、問題ないと考えられる。
【００８９】
埋め込みポリシリコン成膜工程５５は、通常、以下のように行われる。すなわち、まず、ウエハ１の表面１ａ（トレンチ１０の内部および内面を含む）のほぼ全体に、たとえば、ＣＶＤ（成膜温度は、たとえば摂氏４００度程度）により、たとえば４００ｎｍ程度の厚さのボロンドープトポリシリコン膜（ドーズ量は、たとえば７ｘ１０２０/ｃｍ３程度）を堆積することにより、トレンチ１０の内部をほぼ充填された状態とする（図５のドープトポリシリコン成膜工程５５ａ）。続いて、ウエハ１の表面１ａのほぼ全体に、たとえば、ＣＶＤ（成膜温度は、たとえば摂氏５３０度程度）により、たとえば１００ｎｍ程度の厚さのノンドープポリシリコン膜（この層は、通常、後の平坦化により除去される）を堆積する（図５のノンドープポリシリコン成膜工程５５ｂ）。埋め込みポリシリコン成膜工程５５が完了したウエハ１は、図１２に示す状態となる。なお、ノンドープポリシリコン膜は、ボロンの外報拡散を防止する転等で有効であるが、そのような懸念のない場合は、スキップすることができる（迂回プロセス４（ｄ））。その場合は、その分、ボロンドープトポリシリコン膜の膜厚を厚くすれば良い。
【００９０】
（２）各種変形例：
ここまでに説明した前記一実施の形態は、薄膜酸化膜がある状態で、埋め込みポリシリコン膜を堆積するものであるから、たとえば、ＤＨＦ洗浄工程５３は、先に説明したものに限らず、自然酸化膜等を全面除去するものであれば、何でも良い。すなわち、ＤＨＦ洗浄（ウエットエッチングとしては、弗酸等を含む他の薬液を使用したものでも可能であることはいうまでもない）のほか、たとえば、等方性ドライエッチング等の他の酸化膜除去処理工程５７（第２の表面処理工程）が考えられる。
【００９１】
一方、第２ＡＰＭウエット処理工程５４（図５）は、先に説明したものに限らず、薄膜酸化シリコン系膜３５（薄膜酸化シリコン膜）を形成可能な方法であれば、何でも良い。他の薄膜酸化処理工程５６（第１の表面処理工程）としては、たとえば、以下のものが考えられる。すなわち、ＳＰＭ（Ｓｕｌｆｕｒｉｃ  Ａｃｉｄ/Ｈｙｄｒｏｇｅｎ  Ｐｅｒｏｘｉｄｅ  Ｍｉｘｔｕｒｅ）やオゾン水等の他の酸化性薬液によるウエット処理、希釈雰囲気（たとえば大量の窒素で希釈した酸素雰囲気）での熱酸化、ＡＬＤ（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）等のＣＶＤ、スパッタリング成膜、プラズマ酸化処理、自然酸化処理（放置することで自然酸化膜を生成させること）等である。なお、自然酸化膜３４（図２４）をそのまま薄膜酸化シリコン系膜３５として利用するのであれば、ＤＨＦ洗浄工程５３（第１の薬液による洗浄工程または第１の表面処理工程）および第２ＡＰＭウエット処理工程５４（第２の薬液によるウエット処理工程または第２の表面処理工程）をスキップすることができる（迂回プロセス２（ｂ）および迂回プロセス３（ｃ））。
【００９２】
なお、ＳＰＭ等によるケミカル酸化処理と第２ＡＰＭウエット処理工程５４を比較すると、第２ＡＰＭウエット処理工程５４の方が比較的低温の薬液を用いてプロセスを実行できるメリットがある。
【００９３】
また、第１ＡＰＭ洗浄工程５２は、ウエハ１の表面の汚染を除去する点で有効であるが、必須ではない（迂回プロセス１（ａ））。
【００９４】
５．デバイス構造の変形例の説明（主に図２３）
このセクションでは、図３におけるポリシリコンプラグ７の平面レイアウトの変形例を説明する。
【００９５】
図２３は図３に対するデバイス構造の変形例等を説明する図２のハーフセル周辺切り出し領域Ｒ２に対応する拡大平面図である。これに基づいて、デバイス構造の変形例を説明する。
【００９６】
図２３に示すように、図３の２本のポリシリコンプラグ７が、この例においては、平面的にジグザグの１本のポリシリコンプラグ７となっている。このように平面的にジグザグ形状とするのは、面積効率を稼ぐためである。
【００９７】
６．考察並びに前記実施の形態等（変形例を含む）に関する補足的説明（主に図２７及び図２８）
図２７は本願の前記一実施の形態の半導体装置の製造方法による半導体装置のシリコンプラグ周辺の断面ＳＥＭ（Ｓｃａｎｎｉｎｇ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｙ）写真である。図２８は比較例（迂回プロセス３（ｃ）に対応）の洗浄プロセス（図５において第２ＡＰＭウエット処理工程をスキップしたもの）による半導体装置のシリコンプラグ周辺の断面ＳＥＭ（Ｓｃａｎｎｉｎｇ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｙ）写真である。これらに基づいて、前記実施の形態等（変形例を含む）に関する補足的説明並びに考察を行う。
【００９８】
図２８は、比較例であり、他の条件は前記一実施の形態と同じであるが、迂回プロセス３（ｃ）のように、第２ＡＰＭウエット処理工程５４のみをスキップしている。すなわち、トレンチ１０内のシリコン表面に実質的に酸化膜がない状態で、ポリシリコンの埋め込みを実行している例である。図２８のポリシリコンプラグ部分で黒くなっているところは、固相エピタキシ成長が起こっていることを示している。これに対して、図２７を見ると、前記一実施の形態のように、薄膜酸化シリコン系膜３５（薄膜酸化シリコン膜）が存在する状態で埋め込みポリシリコンの埋め込みを実行したサンプルでは、ほとんど固相エピタキシ成長が起こっていないことがわかる。このようになるのは、ポリシリコンの埋め込みより後の高温熱処理（たとえば、ＳＴＩ形成プロセス、ゲート酸化、イオン打ち込み後の活性化アニール等の摂氏８００度以上で行われる熱処理）に伴って起こるポリシリコンプラグ部分の固相エピタキシ成長の進行が薄膜酸化膜によって阻止されているためと考えられる。
【００９９】
７．サマリ
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【０１００】
例えば、前記実施の形態では、ＬＤＭＯＳＦＥＴを半導体集積回路装置のＬＤＭＯＳＦＥＴ部またはＬＤＭＯＳＦＥＴ形成部としてものを例に取り具体的に説明したが、本発明はそれに限定されるものではなく、ＬＤＭＯＳＦＥＴを単体デバイスとして形成しても良い。
【符号の説明】
【０１０１】
１  半導体ウエハ
１ａ  ウエハ又はチップの表面（第１の主面）
１ｂ  ウエハ又はチップの裏面（第２の主面）
１ｅ  エピタキシ層（Ｐ−シリコンエピタキシャル層）
１ｓ  半導体基板部（Ｐ＋単結晶シリコン基板部）
２  半導体チップ（チップ領域）
３  ＬＤＭＯＳＦＥＴ部
４  ボンディングパッド
５  ＣＭＯＳアナログ＆デジタル混在回路部
６  単位セル
６ｈ  ハーフセル
６ｈｃ  共役ハーフセル
７  ポリシリコンプラグ（埋め込み用ポリシリコン部材）
８  ゲート電極（ポリシリコン層＋シリサイド層）
９  Ｎ型ドレインエクステンション領域
１０  プラグ埋め込みようホール（プラグ埋め込み用トレンチ）
１１  Ｎ＋型ドレイン領域
１２  Ｎ型表面ソースエクステンション領域
１４  Ｎ＋型表面ソース領域
１５  Ｐ＋型表面ソースコンタクト領域
１６  Ｐ型ボディ領域
１７  ＳＴＩ領域（素子分離領域）
１８  裏面メタルソース電極
１９  ゲート絶縁膜
２０  ポリシリコンゲート電極（ゲート電極用ポリシリコン膜）
２１  シリサイド膜
２２  サイドウォール（サイドウォール用絶縁膜）
２３  プリメタル絶縁膜
２４  タングステンプラグ
２５  層間絶縁膜
２６  タングステン系第１層配線
２７  アルミニウム系第２層配線
２８  アルミニウム系第３層配線
２９  酸化シリコン系ファイナルパッシベーション膜
３０  窒化シリコン系ファイナルパッシベーション膜
３１  トレンチ形成用ハードマスク膜
３２  トレンチ形成用レジスト膜
３３  コンタクトホール
３４  自然酸化膜
３５  薄膜酸化シリコン系膜（薄膜酸化シリコン膜）
５０  ポリシリコン部材埋め込み前処理工程群
５１  トレンチエッチング工程
５１ａ  トレンチエッチング処理
５１ｂ  トレンチエッチング後処理（ハードマスク除去等）
５２  第１ＡＰＭ洗浄工程（第３の薬液による洗浄工程）
５３  ＤＨＦ洗浄工程（第１の薬液による洗浄工程または第１の表面処理工程）
５４  第２ＡＰＭウエット処理工程（第２の薬液によるウエット処理工程または第２の表面処理工程）
５５  埋め込みポリシリコン成膜工程
５５ａ  ドープトポリシリコン成膜工程
５５ｂ  ノンドープポリシリコン成膜工程
５６  他の薄膜酸化処理工程（第１の表面処理工程）
５７  他の酸化膜除去処理工程（第２の表面処理工程）
５８  ノンドープポリシリコン成膜工程
６０  代替処理工程群
６１  埋め込みポリシリコン成膜工程群
ａ  迂回プロセス１（第１ＡＰＭ洗浄の省略）
ｂ  迂回プロセス２（ＤＨＦ洗浄の省略）
ｃ  迂回プロセス３（第２ＡＰＭ洗浄の省略）
ｄ  迂回プロセス４（ノンドープポリシリコン成膜省略）
ＰＳ  対称面（または対称面に対応する対称軸）
Ｒ１  ＬＤＭＯＳＦＥＴ部局所切り出し領域
Ｒ２  ハーフセル周辺切り出し領域
Ｒ３  ポリシリコンプラグ周辺切り出し領域
【図１】
2012151168.tif 000003
【図２】
2012151168.tif 000004
【図３】
2012151168.tif 000005
【図４】
2012151168.tif 000006
【図５】
2012151168.tif 000007
【図６】
2012151168.tif 000008
【図７】
2012151168.tif 000009
【図８】
2012151168.tif 000010
【図９】
2012151168.tif 000011
【図１０】
2012151168.tif 000012
【図１１】
2012151168.tif 000013
【図１２】
2012151168.tif 000014
【図１３】
2012151168.tif 000015
【図１４】
2012151168.tif 000016
【図１５】
2012151168.tif 000017
【図１６】
2012151168.tif 000018
【図１７】
2012151168.tif 000019
【図１８】
2012151168.tif 000020
【図１９】
2012151168.tif 000021
【図２０】
2012151168.tif 000022
【図２１】
2012151168.tif 000023
【図２２】
2012151168.tif 000024
【図２３】
2012151168.tif 000025
【図２４】
2012151168.tif 000026
【図２５】
2012151168.tif 000027
【図２６】
2012151168.tif 000028
【図２７】
2012151168.tif 000029
【図２８】
2012151168.tif 000030