(57)【要約】【課題】不揮発性半導体記憶装置の加工精度をより向上させる。【解決手段】不揮発性半導体記憶装置の製造方法は、制御ゲート電極膜と絶縁膜とが交互に積層された積層膜の上に、積層膜の主面に対して垂直な方向からみて、ストライプ状の第１マスク膜と、ストライプ状の犠牲膜と、が第１方向に交互に配列された層を形成する工程と、配列された層の上に選択的に形成される複数の第２マスク膜であって、犠牲膜のいずれかと、いずれかの犠牲膜に隣接する一方の第１マスク膜および他方の第１マスク膜を複数の第２マスク膜のそれぞれにより被覆し、第１方向に隣接する第２マスク膜のあいだの犠牲膜を表出する複数の第２マスク膜を形成する工程と、複数の第２マスク膜から表出された犠牲膜のそれぞれを選択的に除去した後、複数の第１マスク膜および複数の第２マスク膜から表出された積層膜を選択的に除去する工程と、を備える。【選択図】図５
2012069686.tif 000002
【特許請求の範囲】
【請求項１】
制御ゲート電極膜と絶縁膜とが交互に積層された積層体と、前記積層体内において前記交互に積層された方向に延びる貫通ホール内に設けられた半導体ピラーと、前記制御ゲート電極膜と前記半導体ピラーとのあいだに設けられた電荷蓄積層と、を有する不揮発性半導体記憶装置の製造方法であって、
前記制御ゲート電極膜と前記絶縁膜とが交互に積層された積層膜の上に、前記積層膜の主面に対して垂直な方向からみて、ストライプ状の第１マスク膜と、ストライプ状の犠牲膜と、が第１方向に交互に配列された層を形成する工程と、
前記配列された層の上に選択的に形成される複数の第２マスク膜であって、前記犠牲膜のいずれかと、前記いずれかの犠牲膜に隣接する一方の前記第１マスク膜および他方の前記第１マスク膜を前記複数の第２マスク膜のそれぞれにより被覆し、前記第１方向に隣接する前記第２マスク膜のあいだの前記犠牲膜を表出する前記複数の第２マスク膜を形成する工程と、
前記複数の第２マスク膜から表出された前記犠牲膜のそれぞれを選択的に除去した後、複数の前記第１マスク膜および前記複数の第２マスク膜から表出された前記積層膜を選択的に除去する工程と、
を備えたことを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項２】
前記垂直な方向からみて、
前記複数の第２マスク膜のそれぞれは、島状パターンであることを特徴とする請求項１記載の不揮発性半導体記憶装置の製造方法。
【請求項３】
前記垂直な方向からみて、前記第１方向に隣接する前記第１マスク膜、および前記第１方向に対し略垂直な第２方向に隣接する前記第２マスク膜によって取り囲まれた領域に、前記半導体ピラーを形成する工程をさらに備えたことを特徴とする請求項１または２に記載の不揮発性半導体記憶装置の製造方法。
【請求項４】
前記垂直な方向からみて、前記第１方向の前記第１マスク膜の幅と、前記第１方向の前記犠牲膜の幅とは、略等しいことを特徴とする請求項１〜３のいずれか１つに記載の不揮発性半導体記憶装置の製造方法。
【請求項５】
絶縁膜と制御ゲート電極膜とが交互に積層された積層膜が第１方向に周期的に配列された第１溝により分断されて形成された複数の積層体と、
前記複数の積層体のそれぞれにおいて前記交互に積層された方向に延びる複数の貫通ホール内のそれぞれに設けられた半導体ピラーと、
前記制御ゲート電極膜のそれぞれと、前記半導体ピラーのそれぞれと、のあいだに設けられた電荷蓄積層と、
を備え、
前記複数の貫通ホールは、前記積層体のそれぞれにおいて複数列になって、前記第１方向に対し略直交する第２方向に周期的に配列し、
前記第２方向に周期的に配列する前記複数の貫通ホールの第１群と、前記第２方向に周期的に配列する前記複数の貫通ホールの第２群と、のあいだには前記第２方向に延在する第２溝がさらに設けられ、
前記第１方向において、前記第１溝の幅、前記第１溝と前記貫通ホールとのあいだの前記積層体の幅、前記貫通ホールの幅、前記貫通ホールと前記第２溝とのあいだの前記積層体の幅、および前記第２溝の幅は、それぞれ略等しいことを特徴とする不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、不揮発性半導体記憶装置の製造方法および不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
不揮発性半導体記憶装置（不揮発性メモリ）においては、微細化による大容量化とともにコスト低減が要求されている。しかしながら、メモリ部の微細化が進むほど微細加工が難しくなり、加工装置も高額になる。従って、不揮発性半導体記憶装置においては、メモリ容量あたりのコスト低減が難しくなっている。これに対し、最近、３次元的にメモリセルを積層させた不揮発性半導体記憶装置が注目されている。この不揮発性半導体記憶装置は、例えば、次のような製造工程で形成される。まず、板状の電極膜と層間絶縁膜とを交互に積層し、積層させた電極膜と層間絶縁膜とを貫通する孔を形成する。さらに、その孔の側面に記憶層を形成し、その孔内に柱状電極を埋め込む。
【０００３】
このような製造方法によれば、複数の記憶層がそれぞれの電極膜と柱状電極との交点に形成される。このため、積層数を増やすことにより３次元的にメモリ容量が増え、メモリ容量あたりのコスト低減が実現する。
【０００４】
しかしながら、このような不揮発性半導体記憶装置の微細化、コスト低減をさらに進行させるには、積層数をさらに増加する方法のほかに、メモリセルを形成するフォトリソグラフィ工程の加工精度をより向上させる必要がある。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１０−１１８５３０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明の実施形態は、加工精度をより向上させた不揮発性半導体記憶装置の製造方法および不揮発性半導体記憶装置を提供する。
【課題を解決するための手段】
【０００７】
実施形態の不揮発性半導体記憶装置の製造方法は、制御ゲート電極膜と絶縁膜とが交互に積層された積層体と、前記積層体内において前記交互に積層された方向に延びる貫通ホール内に設けられた半導体ピラーと、前記制御ゲート電極膜と前記半導体ピラーとのあいだに設けられた電荷蓄積層と、を有する不揮発性半導体記憶装置の製造方法である。実施形態の不揮発性半導体装置の製造方法は、前記制御ゲート電極膜と前記絶縁膜とが交互に積層された積層膜の上に、前記積層膜の主面に対して垂直な方向からみて、ストライプ状の第１マスク膜と、ストライプ状の犠牲膜と、が第１方向に交互に配列された層を形成する工程と、前記配列された層の上に選択的に形成される複数の第２マスク膜であって、前記犠牲膜のいずれかと、前記いずれかの犠牲膜に隣接する一方の前記第１マスク膜および他方の前記第１マスク膜を前記複数の第２マスク膜のそれぞれにより被覆し、前記第１方向に隣接する前記第２マスク膜のあいだの前記犠牲膜を表出する前記複数の第２マスク膜を形成する工程と、前記複数の第２マスク膜から表出された前記犠牲膜のそれぞれを選択的に除去した後、複数の前記第１マスク膜および前記複数の第２マスク膜から表出された前記積層膜を選択的に除去する工程と、を備える。
【０００８】
実施形態の不揮発性半導体記憶装置は、絶縁膜と制御ゲート電極膜とが交互に積層された積層膜が第１方向に周期的に配列された第１溝により分断されて形成された複数の積層体と、前記複数の積層体のそれぞれにおいて前記交互に積層された方向に延びる複数の貫通ホール内のそれぞれに設けられた半導体ピラーと、前記制御ゲート電極膜のそれぞれと、前記半導体ピラーのそれぞれとのあいだに設けられた電荷蓄積層と、を備える。実施形態の不揮発性半導体記憶装置は、前記複数の貫通ホールは、前記積層体のそれぞれにおいて複数列になって前記第１方向に対し略直交する第２方向に周期的に配列し、前記第２方向に周期的に配列する前記複数の貫通ホールの第１群と、前記第２方向に周期的に配列する前記複数の貫通ホールの第２群とのあいだには前記第２方向に延在する第２溝がさらに設けられ、前記第１方向において、前記第１溝の幅、前記第１溝と前記貫通ホールとのあいだの前記積層体の幅、前記貫通ホールの幅、前記貫通ホールと前記第２溝とのあいだの前記積層体の幅、および前記第２溝の幅は、それぞれ略等しい。
【図面の簡単な説明】
【０００９】
【図１】本実施の形態に係る不揮発性半導体記憶装置の要部斜視模式図である。
【図２】本実施の形態に係る不揮発性半導体記憶装置の要部斜視模式図である。
【図３】本実施の形態に係る不揮発性半導体記憶装置の要部断面模式図である。
【図４】本実施の形態に係る不揮発性半導体記憶装置のメモリストリングの等価回路図である。
【図５】メモリセル形成領域の平面模式図である。
【図６】本実施の形態に係る不揮発性半導体記憶装置の製造方法を例示する要部模式図である。
【図７】本実施の形態に係る不揮発性半導体記憶装置の製造方法を例示する要部模式図である。
【図８】本実施の形態に係る不揮発性半導体記憶装置の製造方法を例示する要部模式図である。
【図９】本実施の形態に係る不揮発性半導体記憶装置の製造方法を例示する要部模式図である。
【図１０】本実施の形態に係る不揮発性半導体記憶装置の製造方法を例示する要部模式図である。
【図１１】本実施の形態に係る不揮発性半導体記憶装置の製造方法を例示する要部模式図である。
【図１２】本実施の形態に係る不揮発性半導体記憶装置の製造方法を例示する要部模式図である。
【図１３】比較例に係るメモリセル形成領域の平面模式図である。
【図１４】比較例に係る不揮発性半導体記憶装置の製造方法を例示する要部模式図である。
【図１５】比較例に係る不揮発性半導体記憶装置の製造方法を例示する要部模式図である。
【図１６】比較例に係る不揮発性半導体記憶装置の製造方法を例示する要部模式図である。
【図１７】スペースパターン周期と、露光量との関係を説明する図である。
【図１８】本実施の形態に係る不揮発性半導体記憶装置の具体的な製造方法を例示する要部断面模式図である。
【図１９】本実施の形態に係る不揮発性半導体記憶装置の具体的な製造方法を例示する要部断面模式図である。
【図２０】本実施の形態に係る不揮発性半導体記憶装置の具体的な製造方法を例示する要部断面模式図である。
【図２１】本実施の形態に係る不揮発性半導体記憶装置の具体的な製造方法を例示する要部断面模式図である。
【図２２】本実施の形態に係る不揮発性半導体記憶装置の具体的な製造方法を例示する要部断面模式図である。
【図２３】本実施の形態に係る不揮発性半導体記憶装置の具体的な製造方法を例示する要部断面模式図である。
【図２４】本実施の形態に係る不揮発性半導体記憶装置の具体的な製造方法を例示する要部断面模式図である。
【図２５】本実施の形態に係る不揮発性半導体記憶装置の別の製造方法を例示する要部模式図である。
【図２６】本実施の形態に係る不揮発性半導体記憶装置の別の製造方法を例示する要部模式図である。
【図２７】本実施の形態に係る不揮発性半導体記憶装置の別の製造方法を例示する要部模式図である。
【図２８】本実施の形態に係る不揮発性半導体記憶装置の別の製造方法を例示する要部模式図である。
【図２９】本実施の形態に係る不揮発性半導体記憶装置の別の製造方法を例示する要部模式図である。
【図３０】本実施の形態に係る不揮発性半導体記憶装置の別の製造方法を例示する要部模式図である。
【図３１】本実施の形態に係る不揮発性半導体記憶装置の別の製造方法を例示する要部模式図である。
【図３２】本実施形態の第１の変形例に係る半導体装置の製造方法を例示する要部平面模式図である。
【図３３】本実施形態の第２の変形例に係る半導体装置の製造方法を例示する要部平面模式図である。
【発明を実施するための形態】
【００１０】
以下、図面を参照しつつ、本実施の形態について説明する。  
まず、本実施の形態に係る不揮発性半導体記憶装置の製造方法によって製造される不揮発性半導体記憶装置の構造について説明する。図には、説明の都合上、３次元直交座標系を導入する。
【００１１】
（第１の実施の形態）  
図１は、本実施の形態に係る不揮発性半導体記憶装置の要部斜視模式図である。  
図１（ａ）には、不揮発性半導体記憶装置の全体像が例示されている。図１（ｂ）には、不揮発性半導体記憶装置のメモリセルトランジスタ形成領域（以下、「メモリセル形成領域」とする。）が例示されている。
【００１２】
図１（ａ）に示すように、不揮発性半導体記憶装置１においては、例えば、シリコン基板１０の上に、電極膜（制御ゲート電極膜）３０が階段状に積層されている。各層の電極膜３０の面積は、階段状に積層されるほど小さくなっている。それぞれの電極膜３０の上方には、ワード配線３２が設けられ、ワード配線３２は、メモリ部コンタクト電極３３を通じて電極膜３０に電気的に接続されている。
【００１３】
電極膜３０の材質は、例えば、アモルファスシリコンである。ワード配線３２およびメモリ部コンタクト電極３３の材質は、例えば、金属である。
【００１４】
積層された電極膜３０内には、半導体ピラー２０が選択的に設けられている。電極膜３０には、後述するメモリセルトランジスタが形成されている。半導体ピラー２０の主成分は、例えば、アモルファスシリコンである。半導体ピラー２０には、ｎ形不純物をドーピングしてもよい。
【００１５】
それぞれの半導体ピラー２０は、それぞれビット線１８に電気的に接続されている。ビット線１８と電極膜３０とのあいだには、選択ゲート電極３９が設けられている。選択ゲート電極３９は、選択ゲート配線３４に接続されている。
【００１６】
選択ゲート電極３９の材質は、例えば、ポリシリコンである。ビット線１８及び選択ゲート配線３４の材質は、例えば、金属である。
【００１７】
本実施の形態に係る図面においては、ワード配線３２（または、選択ゲート配線３４）が延在する方向をＸ方向とする。シリコン基板１０の主面に平行な方向において、Ｘ方向に直交する方向をＹ方向とする。また、Ｘ方向およびＹ方向の双方に対して直交する方向をＺ方向とする。例えば、ビット線１８は、Ｙ方向に延在している。選択ゲート配線３４は、Ｘ方向に延在している。なお、Ｙ方向を第１方向、Ｘ方向を第２方向とする。第１方向と第２方向とは、略直交している。
【００１８】
図１（ｂ）に示すように、不揮発性半導体記憶装置１のメモリセル形成領域６０においては、電極膜３０がＺ方向に積層されている。それぞれの電極膜３０は、Ｘ−Ｙ面内に設けられた溝５４によって、電極膜（制御ゲート電極膜）３０ｓと電極膜（制御ゲート電極膜）３０ｂとに分割されている。
【００１９】
溝５４は、Ｘ方向およびＹ方向に連続的に延びる溝である。溝５４をＺ方向からみた場合、そのパターンは、矩形波状になっている。そして、各層の電極膜３０においては、Ｚ方向からみて、電極膜３０ｓと電極膜３０ｂとが溝５４を挟み、互いに噛み合ってる。
【００２０】
また、メモリセル形成領域６０においては、積層された電極膜３０ｓおよび電極膜３０ｂを貫くように、半導体ピラー２０が設けられている。電極膜３０ｓと半導体ピラー２０とが交差する部分には記憶層（不図示）が設けられている。また、電極膜３０ｂと半導体ピラー２０とが交差する部分には記憶層が設けられている。これにより、メモリセル形成領域６０には、メモリセルトランジスタが形成されている。メモリセルトランジスタの詳細については、後述する。
【００２１】
Ｚ方向からみて、半導体ピラー２０は、溝５４によって囲まれた領域６１に設けられている。それぞれの領域６１には、Ｘ方向に半導体ピラー２０が２列になって配列している。２列に配列された半導体ピラー２０のあいだには、溝５５が設けられている。
【００２２】
なお、図１には、４層構造の電極膜３０ｂ（または、電極膜３０ｓ）を例示したが、本実施の形態はこの層数に限られるものではない。例えば、電極膜３０ｂ（または、電極膜３０ｓ）の積層数は任意である。また、半導体ピラー２０のＸ方向に設けられた本数についても任意である。
【００２３】
図２は、本実施の形態に係る不揮発性半導体記憶装置の要部斜視模式図である。図２は、電極膜３０ｂ（または、電極膜３０ｓ）およびその周辺をさらに拡大した図である。図２のＢ−Ｂ矢視線は、図１（ｂ）のＢ−Ｂ矢視線に対応している。なお、図２には、層間の絶縁層が表示されていない。
【００２４】
不揮発性半導体記憶装置１においては、シリコン基板１０の上に、導電膜１２が設けられている。シリコン基板１０と導電膜１２とのあいだには絶縁膜等（図示しない）が設けられている。導電膜１２の材質は、例えば、ポリシリコンである。
【００２５】
導電膜１２の表面側には、連通孔５２が選択的に設けられている。連通孔５２内には、導電性の接続部材１５が埋め込まれている。１つの接続部材１５には、２本の半導体ピラー２０の端が接続されている。この２本の半導体ピラー２０と、接続部材１５とにより、Ｕ字型のＵ字ピラー１６が形成される。接続部材１５の主成分は、例えば、アモルファスシリコンである。
【００２６】
Ｚ方向においては、導電膜１２の上には、電極膜３０ｓ、３０ｂが複数積層されている。Ｙ方向においては、電極膜が電極膜３０ｂ、電極膜３０ｓ、電極膜３０ｓ、電極膜３０ｂの順に配置されている。
【００２７】
電極膜３０ｓと電極膜３０ｂとは、Ｘ方向に延びる溝５４を挟み対向している。また、Ｘ方向に延びる溝５５を挟み電極膜３０ｓどうしが対向している。すなわち、図１（ａ）に示す各層の電極膜３０が溝５４および溝５５によって分割されることにより、電極膜３０ｓ、３０ｂは、Ｘ方向に延在している。
【００２８】
それぞれの電極膜３０ｓ、３０ｂには、半導体ピラー２０が貫通している。半導体ピラー２０は、Ｚ方向に延在している。半導体ピラー２０は、Ｘ方向に周期的に配置されている。それぞれの半導体ピラー２０と電極膜３０ｓとのあいだには、記憶層（図示しない）が介在している。それぞれの半導体ピラー２０と電極膜３０ｂとのあいだには、記憶層が介在している。
【００２９】
半導体ピラー２０を主電極とし、電極膜３０ｓ、３０ｂを制御電極とすると、不揮発性半導体記憶装置１には、半導体ピラー２０（主電極）と、電極膜３０ｓあるいは電極膜３０ｂ（制御電極）と、記憶層と、を含むメモリセルトランジスタ３５が設けられている。
【００３０】
最上層の電極膜３０ｓ、３０ｂの上には、選択ゲート電極３９が設けられている。選択ゲート電極３９は、Ｘ方向に沿って延びる溝５４によって選択ゲート電極３９ｓと、選択ゲート電極３９ｂとに分割されている。選択ゲート電極３９ｓ、３９ｂとがＹ方向に配列する周期は、電極膜３０ｓ、３０ｂがＹ方向に配列する周期と同じである。
【００３１】
選択ゲート電極３９ｓ、３９ｂ内には、半導体ピラー１７が貫通している。それぞれの半導体ピラー１７の下端は、それぞれの半導体ピラー２０の上端に接続されている。半導体ピラー１７の主成分は、例えば、ポリシリコンである。
【００３２】
半導体ピラー１７と、選択ゲート電極３９ｓ、３９ｂとのあいだには、選択ゲート絶縁膜（図示しない）が設けられている。半導体ピラー１７を主電極とし、選択ゲート電極３９を制御電極とすると、不揮発性半導体記憶装置１内には、選択トランジスタ３６が形成されている。
【００３３】
Ｕ字ピラー１６と、半導体ピラー１７とによって、メモリストリング３８が形成される。メモリストリング３８においては、それぞれのメモリセルトランジスタ３５が直列的に接続されている。メモリストリング３８の詳細については等価回路図を用いて後述する。
【００３４】
選択ゲート電極３９ｓの上には、ソース線１９が設けられている。このソース線１９は、選択ゲート電極３９ｂの上には設けられず、選択ゲート電極３９ｓの上に設けられている。すなわち、ソース線１９には、２つのＵ字ピラー１６が並列状に接続されている。
【００３５】
ソース線１９の上には、複数のビット線１８が設けられている。それぞれのビット線１８はＹ方向に延在している。ビット線１８がＸ方向に配列する周期は、半導体ピラー２０がＸ方向に配列する周期と同じである。それぞれのビット線１８は、ビットプラグ２１および半導体ピラー１７を介して、選択ゲート電極３９ｂに接続されている。ビットプラグ２１の材質は、例えば、金属である。
【００３６】
図３は、本実施の形態に係る不揮発性半導体記憶装置の要部断面模式図である。
図３には、図１（ｂ）のＢ−Ｂ線断面の一部が例示されている。図３は、上述したメモリストリング３８およびその周辺の拡大図である。
【００３７】
シリコン基板１０上には、絶縁膜１１が設けられている。絶縁膜１１の上には、導電膜１２が設けられている。この導電膜１２は、バックゲートとして機能する。
【００３８】
導電膜１２の上には、絶縁膜１３が設けられている。  
絶縁膜１３の上には、電極膜３０ｓ（または、電極膜３０ｂ）と、絶縁膜１４とが交互に積層されている。電極膜３０ｓ（または、電極膜３０ｂ）と、絶縁膜１４と、によって、積層体３１が構成される。絶縁膜１４は、電極膜間絶縁膜である。積層体３１は、絶縁膜２６を挟み、対向している。
【００３９】
絶縁膜１１、絶縁膜１３、絶縁膜１４、および絶縁膜２６の材質は、例えば、酸化シリコンである。
【００４０】
積層体３１には、この積層体３１を貫通する貫通ホール５０が設けられている。貫通ホール５０はＺ方向に延在している。貫通ホール５０の下端は、導電膜１２に達している。導電膜１２の表面側には、Ｙ方向に隣り合う２つの貫通ホール５０間を連通する連通孔５２が形成されている。すなわち、貫通ホール５０と連通孔５２とにより、Ｕ字孔５３が形成されている。
【００４１】
Ｕ字孔５３の内壁には、記憶層２２が設けられている。記憶層２２は、ブロック膜２３／電荷蓄積層２４／トンネル膜２５の順で積層された積層体である。ブロック膜２３およびトンネル膜２５は、絶縁膜であり、例えば、酸化シリコン（ＳｉＯ２）である。電荷蓄積層２４は、例えば、窒化シリコン（Ｓｉ３Ｎ４）である。これらの膜は、単層膜でもよく、また積層膜でもよい。
【００４２】
貫通ホール５０内には、記憶層２２を介して半導体ピラー２０が埋設されている。連通孔５２内には、接続部材１５が埋設されている。半導体ピラー２０と接続部材１５とは接続し、Ｕ字孔５３内において一体的に形成されている。半導体ピラー２０および接続部材１５には、ｎ形不純物をドーピングしてもよい。
【００４３】
これにより、不揮発性半導体記憶装置１は、半導体ピラー２０と電極膜３０とのあいだに記憶層２２が設けられたメモリセルトランジスタ３５を有する。電極膜３０は、ゲート電極として機能する。半導体ピラー２０は、ゲート電極がオン状態のとき、チャネルとして機能する。各メモリセルトランジスタ３５は、Ｕ字ピラー１６と電極膜３０との間に配置された電荷蓄積層２４に電子を蓄積することにより、記憶セルとして機能する。
【００４４】
接続部材１５と導電膜１２とのあいだには、記憶層２２が介在する。これにより、接続部材１５をチャネル、導電膜１２をゲート電極とするバックゲートトランジスタ３７が接続部材１５と導電膜１２とのあいだに形成されている。従って、バックゲートトランジスタ３７自体をメモリトランジスタとしても利用することができる。これにより、不揮発性半導体記憶装置１の記憶ビット数を増やすことができる。
【００４５】
図４は、本実施の形態に係る不揮発性半導体記憶装置のメモリストリングの等価回路図である。
【００４６】
図４に示すように、ビット線１８とソース線１９とのあいだに、メモリストリング３８が接続されている。ビット線１８には、メモリストリング３８の選択トランジスタ３６ｂが接続されている。ソース線１９には、メモリストリング３８の選択トランジスタ３６ｓが接続されている。
【００４７】
選択トランジスタ３６ｓと選択トランジスタ３６ｂとのあいだには、複数（例えば、８個）のメモリセルトランジスタ３５が直列状に接続されている。さらに、複数のメモリセルトランジスタ３５を半分に分けるように、バックゲートトランジスタ３７が設けられている。それぞれのメモリセルトランジスタ３５の電荷蓄積層２４に電荷が蓄積されることによってデジタル信号が記憶される。
【００４８】
次に、電極膜３０等をＺ方向からみた形態について説明する。  
図５は、メモリセル形成領域の平面模式図である。図５（ｂ）は、図５（ａ）の領域６５の部分を拡大した図である。
【００４９】
図５（ａ）に示すように、メモリセル形成領域６０は、複数のブロック６２に分割されている。各ブロック６２には、電極膜３０ｓと、電極膜３０ｂとが配置されている、電極膜３０ｓと電極膜３０ｂとは、Ｙ方向に交互に配列されている。ブロック６２内の一方の端では、電極膜３０ｓどうしが互いに接続され、ブロック６２内の他方の端では、電極膜３０ｂどうしが互いに接続されている。電極膜３０ｓと電極膜３０ｂとは溝５４によって電気的に絶縁されている。
【００５０】
溝５４のパターンは、ブロック６２内において連続的である。溝５４のラインは、矩形波状になっている。電極膜３０ｓと電極膜３０ｂとは、溝５４を挟み、互いに噛み合っている。
【００５１】
換言すれば、電極膜３０ｓは、溝５４によって三方を囲まれた領域６１ｓと、それぞれの領域６１ｓを接続する接続領域６４を有する。同様に、電極膜３０ｂは、溝５４によって三方を囲まれた領域６１ｂと、それぞれの領域６１ｂを接続する接続領域６４とを有する。
【００５２】
すなわち、メモリセル形成領域６０は、電極膜３０ｓの領域６１ｓと、電極膜３０ｂの領域６１ｂとが、Ｙ方向に交互に配列されている領域６３を有する。また、メモリセル形成領域６０においては、領域６３の両端に接続領域６４が配置されている。
【００５３】
溝５４に囲まれた電極膜３０ｓの領域６１ｓには、Ｘ方向に貫通ホール５０が２列になって配列している。同様に、溝５４に囲まれた電極膜３０ｂの領域６１ｂには、Ｘ方向に貫通ホール５０が２列になって配列している。貫通ホール５０のＺ方向から見た形状は、Ｙ方向に延びる辺が逆円弧になっている。すなわち、貫通ホール５０のＺ方向から見た形状は鼓型である。
【００５４】
また、連続したＵ字孔５３を形成するため、溝５４を挟み互いに対向する貫通ホール５０どうしは、連通孔５２によって接続されている。
【００５５】
Ｙ方向において、Ｕ字孔５３は、溝５５を挟み対向している。溝５５は、電極膜３０ｓ、３０ｂの端まで延在していない。すなわち、溝５５は、電極膜３０ｓ、３０ｂ内で止まり、溝５５と溝５４とは、繋がっていない。
【００５６】
また、Ｚ方向から領域６３をみた場合、領域６３は、ラインアンドスペースパターンを構成する。例えば、電極膜３０ｓおよび電極膜３０ｂがラインパターンに対応している。溝５４および溝５５がスペースパターンに対応している。
【００５７】
図５（ｂ）に示すように、電極膜３０ｓにおいては、溝５４と貫通ホール５０との距離９２と、溝５５と貫通ホール５０との距離９２とは略等しい。また、貫通ホール５０のＹ方向の距離９４ｙと、距離９２と、は略等しい。電極膜３０ｂにおいても同様である。また、貫通ホール５０のＹ方向の距離９４ｙ、溝５４のＹ方向の幅９０、および溝５５のＹ方向の幅９１は、それぞれが略等しい。
【００５８】
また、貫通ホール５０は、Ｘ方向およびＹ方向に周期的に配列されている。Ｘ方向のピッチ（配列周期）９５ｘは、Ｙ方向のピッチ９５ｙよりも小さい。また、貫通ホール５０のＸ方向の距離９４ｘとＹ方向の距離９４ｙは、例えば、略等しいとする。Ｚ方向からみた貫通ホール５０の形状は、Ｙ方向に対向する辺が略平行であり、Ｘ方向に対向する辺が曲線（円弧）になっている。Ｘ方向に対向する辺のあいだの距離は、貫通ホール５０の中心に向かうほど狭くなっている。
【００５９】
このように、不揮発性半導体記憶装置１は、絶縁膜１４と電極膜（制御ゲート電極膜）３０とが交互に積層された積層膜がＸ方向に延びる溝５４（第１溝）により分断されて形成された複数の積層体３１を備える。溝５４は、Ｙ方向に周期的に配置されている。不揮発性半導体記憶装置１は、積層体３１のそれぞれにおいて交互に積層された方向に延びる複数の貫通ホール５０内のそれぞれに設けられた半導体ピラー２０を備える。不揮発性半導体記憶装置１は、電極膜（制御ゲート電極膜）３０ｂ、３０ｓのそれぞれと、半導体ピラー２０のそれぞれとのあいだに設けられた電荷蓄積層２４を備える。
【００６０】
さらに、複数の貫通ホール５０は、積層体３１のそれぞれにおいて複数列になってＸ方向に周期的に配列している。Ｘ方向に周期的に配列する複数の貫通ホール５０の第１群（図５（ｂ）の左側列の貫通ホール５０の群）と、Ｘ方向に周期的に配列する複数の貫通ホール５０の第２群（図５（ｂ）の右側列の貫通ホール５０の群）とのあいだにはＸ方向に延在する溝５５（第２溝）が設けられている。
【００６１】
Ｙ方向において、溝５４の幅、溝５４と貫通ホール５０とのあいだの積層体３１の幅、貫通ホール５０の幅、貫通ホール５０と溝５５とのあいだの積層体３１の幅、溝５５の幅は、それぞれ略等しい。
【００６２】
次に、不揮発性半導体記憶装置１の製造方法について説明する。  
図６〜図１２は、本実施の形態に係る不揮発性半導体記憶装置の製造方法を例示する要部模式図である。
【００６３】
図６（ａ）には、上述した領域６３の一部をＸ方向からみた断面が示されている。図６（ａ）に示すように、積層膜３１ｆの上に、例えば、犠牲膜７１ｆを形成する。積層膜３１ｆとは、平面状（ベタ状）の電極膜３０と絶縁膜１４とが交互に積層された被膜である。犠牲膜７１ｆの材質は、シリコン酸化膜、カーボン等である。さらに、犠牲膜７１ｆの上にレジスト膜７２ｆを形成する。なお、積層膜３１ｆの最上層のシリコン酸化膜を犠牲膜７１ｆとしてもよい。
【００６４】
続いて、レジスト膜７２ｆに第１パターンを形成する。  
図６（ｂ）には、レジスト膜７２ｆに第１パターンを形成するためのフォトマスクの平面が示されている。
【００６５】
フォトマスク６６のパターンは、ラインアンドスペースパターンである。レジスト膜７２ｆがポジ型レジストである場合、フォトマスク６６のスペースパターンを介して光が照射された部分のレジストが取り除かれる。フォトマスク６６のラインパターンは、例えば、パターン５４ｐｌ、パターン５５ｐｌ、およびパターン５６ｐｌである。
【００６６】
パターン５４ｐｌ、パターン５５ｐｌ、パターン５６ｐｌ、およびスペースパターンのそれぞれの線幅は、略等しい。すなわち、フォトマスク６６のラインパターンの線幅と、スペースパターンの線幅との比を１：１に近似させている。
【００６７】
続いて、フォトマスク６６を介してレジスト膜７２ｆに露光を施す。その後、レジスト膜７２ｆを現像し、レジスト膜７２ｆの熱処理、洗浄等を行う。これにより、レジスト膜７２ｆがラインアンドスペースパターンに加工される。この状態を、図６（ｃ）に示す。図６（ｃ）は、Ｘ方向からみた断面図である。
【００６８】
加工後のレジスト７２のパターンは、ラインアンドスペースパターンである。レジスト７２は、ラインパターン５４ｒ、ラインパターン５５ｒ、およびラインパターン５６ｒを有する。ラインパターン５４ｒ、ラインパターン５５ｒ、およびラインパターン５６ｒの位置および線幅は、上述したフォトマスク６６のパターン５４ｐｌ、パターン５５ｐｌ、およびパターン５６ｐｌに対応している。レジスト７２において、ラインパターンの線幅と、スペースパターンの線幅との比を１：１に近似させている。
【００６９】
図６（ｄ）には、積層膜３１ｆをＸ方向からみた断面が示されている。  
続いて、図６（ｄ）に示すように、レジスト７２をマスクとして、犠牲膜７１ｆをエッチングする。これにより、平面状の犠牲膜７１ｆは、ラインアンドスペースパターンに加工されて、ライン状の犠牲膜７１が積層膜３１ｆの上に形成される。さらに、積層膜３１ｆの一部が露出する。
【００７０】
ライン状の犠牲膜７１とは、犠牲膜７１ａ、犠牲膜７１ｂ、および犠牲膜７１ｃである。犠牲膜７１ａ、犠牲膜７１ｂ、および犠牲膜７１ｃは、Ｘ方向に延在している。Ｙ方向における犠牲膜７１ａ、犠牲膜７１ｂ、および犠牲膜７１ｃのそれぞれの線幅は、略等しい。犠牲膜７１ａ、犠牲膜７１ｂ、および犠牲膜７１ｃのそれぞれの線幅と、犠牲膜７１のスペースパターンの線幅との比を１：１に近似させている。
【００７１】
次に、レジスト７２を除去する。この状態を、図７に示す。  
図７（ａ）には、積層膜３１ｆをＸ方向からみた断面が示され、図７（ｂ）には、積層膜３１ｆをＺ方向からみた平面が示されている。
【００７２】
ここで、図７に示す犠牲膜７１ａ、犠牲膜７１ｂ、および犠牲膜７１ｃと、図５に示した領域６３中の各溝との位置の対応について説明する。犠牲膜７１ａの位置および線幅は、領域６３の溝５４の位置および線幅に対応している。犠牲膜７１ａの線幅と、領域６３の溝５４の幅９０とは略等しい。犠牲膜７１ｂの位置および線幅は、領域６３の溝５５の位置および線幅に対応している。犠牲膜７１ｂの線幅と、領域６３の溝５５の幅９１とは略等しい。犠牲膜７１ｃのＹ方向の線幅は、貫通ホール５０のＹ方向の距離９４ｙに略等しい。
【００７３】
次に、積層膜３１ｆおよび犠牲膜７１の上に、マスク膜７３ｆを形成する。この状態を、図８（ａ）に示す。図８（ａ）には、積層膜３１ｆをＸ方向からみた断面が示されている。
【００７４】
図８（ａ）に示すように、露出した積層膜３１ｆおよび犠牲膜７１の上に、マスク膜７３ｆを形成する。すなわち、犠牲膜７１ａ、犠牲膜７１ｂ、および犠牲膜７１ｃから表出された積層膜３１ｆの上にマスク膜７３ｆが形成される。マスク膜７３ｆの材質は、例えば、ｉ線用レジストなどの有機材料である。
【００７５】
続いて、図８（ｂ）に示すように、マスク膜７３ｆの表面に、エッチバックを施す。これにより、マスク膜７３ｆが犠牲膜７１によって分割されて、第１マスク膜７３が形成される。第１マスク膜７３は、Ｘ方向に延在するラインパターンである。犠牲膜７１の表面と、第１マスク膜７３の表面とは、面一になっている。この段階において、積層膜３１ｆの上に、積層膜３１ｆの主面に対し垂直な方向からみて、第１マスク膜７３と、犠牲膜７１とがストライプ状に交互に配列された層が形成される。第１マスク膜７３と、犠牲膜７１とは、Ｙ方向に配列されている。Ｙ方向の第１マスク膜７３の幅と、犠牲膜７１の幅とは、略等しい。
【００７６】
図９（ａ）には、積層膜３１ｆをＸ方向からみた断面が示されている。  
次に、図９（ａ）に示すように、第１マスク膜７３と、犠牲膜７１とが交互に配列された層の上に、レジスト膜７４ｆを形成する。
【００７７】
レジスト膜７４ｆには、第１パターンとは異なる第２パターンを転写する。第２パターンの例として、積層膜３１ｆの主面に対し垂直な方向からみた場合、Ｘ方向の長さと、Ｙ方向の長さとが異なる島状パターン（異方性パターン）が挙げられる。例えば、島状パターンは、短径と長径とを有する楕円パターンである。このほか、島状パターンには、長方形、正方形等が含まれる。以下の説明では、島状パターンとして楕円パターンを例示する。
【００７８】
例えば、図９（ｂ）には、島状パターンを形成するためのフォトマスクの平面が示されている。  
フォトマスク６７中のパターン５７は、Ｘ方向およびＹ方向に周期的に配列されている。パターン５７の短辺方向のピッチ５７ｘは、長辺方向のピッチ５７ｙよりも短い。
【００７９】
続いて、フォトマスク６７を介してレジスト膜７４ｆに露光を施す。パターン５７をマスクとして、レジスト膜７４ｆに露光を施すと、光近接効果によって、パターン５７のエッジが緩和された楕円パターンがレジスト膜７４ｆ上に転写される。この後、レジスト膜７２ｆを現像し、必要に応じて、レジスト膜７２ｆの熱処理、洗浄等を行う。この状態を、図１０に示す。
【００８０】
図１０（ａ）および図１０（ｂ）には、積層膜３１ｆをＸ方向からみた断面が示されている。図１０（ｃ）には、積層膜３１ｆをＺ方向からみた平面が示されている。図１０（ａ）には、図１０（ｃ）のＣ−Ｃ線断面が示されている。図１０（ｂ）には、図１０（ｃ）におけるＤ−Ｄ線断面が示されている。
【００８１】
図１０に示すように、第１マスク膜７３と、犠牲膜７１とが交互に配列された層の上に、複数の第２マスク膜７４が選択的に形成される。複数の第２マスク膜７４のそれぞれは、島状パターンである。犠牲膜７１のいずれかと、その犠牲膜７１に隣接する一方の第１マスク膜７３および他方の第１マスク膜７３は、複数の第２マスク膜７４のそれぞれにより被覆されている。Ｙ方向に隣接する第２マスク膜７４のあいだの犠牲膜７１は、表出している。
【００８２】
島状パターンである第２マスク膜７４の平面形状は、例えば、楕円パターンである。第２マスク膜７４は、犠牲膜７１ｃに隣接する一方の第１マスク膜７３、および犠牲膜７１ｃに隣接する他方の第１マスク膜７３に重なっている。
【００８３】
図１０（ｃ）に示すように、第２マスク膜７４は、Ｙ方向に長径を有し、Ｘ方向に短経を有する楕円パターンである。第２マスク膜７４は、Ｘ方向およびＹ方向に周期的に配列されている。
【００８４】
ここで、第２マスク膜７４の長径８６ｙは、犠牲膜７１ａと犠牲膜７１ｂとのあいだの距離８９に略等しい。第２マスク膜７４のＹ方向のピッチ８７ｙは、犠牲膜７１ｃのピッチ９６ｙに略等しい。第２マスク膜７４は、犠牲膜７１ａおよび犠牲膜７１ｂと重ならないように配置する。第２マスク膜７４の長径方向の両端は、第１マスク膜７３に重なっている。Ｚ方向から見たとき、犠牲膜７１ｃは、第２マスク膜７４によってＸ方向に区分けされる。
【００８５】
また、第２マスク膜７４の短径８６ｘと、Ｘ方向に隣接する第２マスク膜７４どうしのあいだの距離８５との比を１：１に近似させる。
【００８６】
次に、積層膜３１ｆおよび犠牲膜７１を一括加工する工程について説明する。  
図１１（ａ）および図１１（ｂ）には、積層膜３１ｆをＸ方向からみた断面が示されている。図１１（ｃ）には、積層膜３１ｆをＺ方向からみた平面が示されている。図１１（ａ）には、図１１（ｃ）におけるＣ−Ｃ断面が示されている。図１１（ｂ）には、図１１（ｃ）におけるＤ−Ｄ断面が示されている。
【００８７】
図１１に示すように、複数の第２マスク膜７４から表出された犠牲膜７１のそれぞれを選択的に除去する。その後、複数の第１マスク膜７３および複数の第２マスク膜７４から表出された積層膜３１ｆを選択的に除去する。
【００８８】
これにより、図１１（ａ）に示すように、第２マスク膜７４をマスクとするエッチングによって、溝５４および溝５５が形成される。  
また、図１１（ｂ）に示すように、第２マスク膜７４以外の部分のエッチングによって、溝５４、溝５５および貫通ホール５０が形成される。
【００８９】
図１１（ｃ）に示すように、第１マスク膜７３の一部と、第２マスク膜７４の両端とは重なっている。Ｙ方向に隣接する第１マスク膜７３と、Ｘ方向に隣接する第２マスク膜７４とに取り囲まれた領域が貫通ホール５０になる。そして、第１マスク膜７３と、第２マスク膜７４とに取り囲まれた領域に、上述した半導体ピラー２０を形成する。
【００９０】
Ｘ方向に隣接する第２マスク膜７４のあいだの距離８５は、貫通ホール５０のＸ方向の距離９４ｘと等しくなる。第２マスク膜７４のＸ方向のピッチ８７ｘは、貫通ホール５０のＸ方向のピッチ９５ｘと等しくなる。
【００９１】
図１２（ａ）は、積層膜３１ｆをＸ方向からみた断面図である。図１２（ｂ）は、積層膜３１ｆをＸ方向からみた断面図である。図１２（ｃ）は、積層膜３１ｆをＺ方向からみた平面図である。図１２（ａ）は、図１２（ｃ）におけるＣ−Ｃ線断面である。図１２（ｂ）は、図１２（ｃ）におけるＤ−Ｄ線断面である。
【００９２】
次に、エッチング終了後、図１２に示すように、第２マスク膜７４と第１マスク膜７３を除去する。続いて、犠牲膜７１を除去する。残存する犠牲膜７１が、例えば、シリコン酸化膜などの絶縁膜の場合、犠牲膜７１をこの後に続いて形成される層間絶縁膜の一部とすることができる。
【００９３】
このような製造過程によって、溝５４、溝５５および貫通ホール５０が一括して形成される。貫通ホール５０には、半導体ピラー２０を埋め込む。
【００９４】
次に、本実施の形態の比較例について説明する。  
図１３は、比較例に係るメモリセル形成領域の平面模式図である。図１３（ｂ）は、図１３（ａ）の領域６５を拡大した図である。
【００９５】
図１３（ａ）に示すように、比較例に係る不揮発性半導体記憶装置１００には、不揮発性半導体記憶装置１に設けられた溝５５が形成されていない。また、比較例に係る不揮発性半導体記憶装置１００においては、Ｚ方向から見た貫通ホール５００の形状が円形である。
【００９６】
比較例に係る不揮発性半導体記憶装置１００の領域６３をＺ方向からみた場合、領域６３には、ラインアンドスペースパターンが形成されている。例えば、電極膜３０ｓおよび電極膜３０ｂは、ラインパターンに対応している。溝５４は、スペースパターンに対応している。
【００９７】
図１３（ｂ）に示すように、貫通ホール５００は、Ｘ方向およびＹ方向に周期的に配列されている。また、貫通ホール５００のピッチについては、Ｘ方向のピッチと、Ｙ方向のピッチとが異なっている。この要因は、Ｙ方向において、２つの貫通ホール５００のあいだに溝５４が入り、溝５４を挟む２つの貫通ホール５００が一組になるためである。すなわち、溝５４が間に入る分、Ｙ方向のピッチ９５ｙは、Ｘ方向のピッチ９５ｘに比べて長くなってしまう。一方、貫通ホール５００のＸ方向の距離９４ｘとＹ方向の距離９４ｙとは略等しい。
【００９８】
また、電極膜３０ｓにおいて、２列に並んだ貫通ホール５００の、一方の列の貫通ホール５００と、この貫通ホール５００に近接する溝５４との距離９２と、他方の列の貫通ホール５００と、この貫通ホール５００に近接する溝５４との距離９２と、は略等しい。また、貫通ホール５００のＹ方向の距離９４ｙと、距離９２と、は略等しい。電極膜３０ｂに設けられた貫通ホール５００についても同様である。また、溝５４のＹ方向の幅９０と、距離９２と、は略等しい。
【００９９】
すなわち、電極膜３０ｓのＹ方向の幅９３は、貫通ホール５００のＹ方向の距離９４ｙの略７倍になっている。電極膜３０ｂにおいても同様である。これにより、領域６３におけるラインアンドスペースパターンは、Ｙ方向において、ラインパターンの線幅と、スペースパターンの線幅との比は、４：１に近似し、１：１から大きく外れている。
【０１００】
ここで、比較例の不揮発性半導体記憶装置１００の製造方法を以下に示す。  
図１４〜図１６は、比較例に係る不揮発性半導体記憶装置の製造方法を例示する要部模式図である。
【０１０１】
まず、図１４には、積層体３１および溝５４をＺ方向からみた平面が示されている。  
比較例に係る不揮発性半導体記憶装置１００においては、積層膜３１ｆの形成後に、フォトリソグラフィとエッチングとにより溝５４の加工を行う。領域６３における溝５４は、スペースパターンである。
【０１０２】
溝５４の幅９０は、積層体３１のＹ方向の幅９３に対して狭い。この溝５４には、絶縁膜２６が埋め込まれる（図示しない）。  
続いて、フォトリソグラフィと、エッチングとにより貫通ホール５００の加工を行う。
【０１０３】
図１５（ａ）には、積層体３１をＺ方向からみた平面が示されている。図１５（ｂ）には、図１５（ａ）のＥ−Ｅ線断面が示されている。
【０１０４】
積層体３１および絶縁膜２６の上にレジスト７８を形成する。レジスト７８には、貫通ホール５００の位置、形状に対応した孔５００ｒが形成されている。
【０１０５】
孔５００ｒのＹ方向のピッチ９５ｙは、Ｘ方向のピッチ９５ｘよりも長い。孔５００ｒのＸ方向の距離９４ｘとＹ方向の距離９４ｙとは略等しい。
【０１０６】
次に、レジスト７８をマスクとして、エッチングによって貫通ホールを形成する。  
図１６には、貫通ホールが形成された後の状態の要部が示されている。  
図１６（ａ）は、Ｚ方向からみた平面図である。図１６（ｂ）は、図１６（ａ）のＥ−Ｅ線断面図である。
【０１０７】
それぞれの積層体３１に、貫通ホール５００がＸ方向に２列形成されている。Ｙ方向における貫通ホール５００のピッチ９５ｙは、Ｘ方向における貫通ホール５００のピッチ９５ｘに比べて大きい。例えば、Ｙ方向における貫通ホール５００のピッチ９５ｙは、Ｘ方向における貫通ホール５００のピッチ９５ｘの略２倍になっている。
【０１０８】
このような方法で製造された不揮発性半導体記憶装置１００においては、リソグラフィ工程における露光量裕度、焦点深度裕度等のプロセスマージンが低くなる。
【０１０９】
その理由は、比較例の溝５４は、孤立パターンに近いパターンであるためである。ラインパターンの線幅と、スペースパターンの線幅との比が大きくなるほど、それぞれのパターンは、所謂「孤立パターン」に近い性質を有する。フォトリソグラフィ工程では、一般的に、周期性を有するパターンの露光量裕度は高いが、周期性のないパターン、すなわち、孤立パターンの露光量裕度は、低くなる。
【０１１０】
ここで、露光量裕度とは、露光量の変動に対する寸法変動の余裕度である。製造中の何らかの外因により露光量が変動したときに、寸法の変動が小さければ、被加工物を寸法公差内で加工できる。すなわち、露光量裕度が高くなるほど、露光量の変動が製品歩留まりに与える影響が少なくなる。
【０１１１】
図１７は、スペースパターン周期と、露光量との関係を説明する図である。  
横軸は、レジスト上における規格化された位置である。縦軸は、規格化された露光量である。グラフの上部には、ラインアンドスペースに相当するパターンが模式的に示されている。
【０１１２】
例えば、パターン２０１においては、ラインパターン（図中の斜線部分）の線幅と、スペースパターン（図中の空白部分）の線幅との比が１：１である。パターン２０２においては、ラインパターン（斜線部分）の線幅と、スペースパターン（空白部分）の線幅との比が１：１から大きく外れている。従って、パターン２０２のスペースパターンは、孤立パターンに近くなる。パターン２０１およびパターン２０２によって露光されるレジストは、例えば、ポジ型レジストとする。
【０１１３】
パターン２０１においては、レジスト溶解閾値２０１ｓの光強度によって、距離Ｌのレジスト溶解が生じる。同様に、パターン２０２においては、レジスト溶解閾値２０２ｓの光強度によって、距離Ｌのレジスト溶解が生じる。製造中の何らかの外因により、レジスト溶解閾値が増加したり、あるいは露光量が減少したりすると、距離Ｌが変動する。
【０１１４】
露光量の変動ΔＩに対する距離Ｌの変動を、パターン２０１、パターン２０２について比較すると、パターン２０１の距離の変動量ΔＬ１は、パターン２０２の距離の変動量ΔＬ２よりも小さくなっている。すなわち、パターン２０１の方が、パターン２０２よりも、露光量裕度が大きくなる。このように、ラインパターンの線幅と、スペースパターンの線幅との比が１：１に近づくほど、露光量裕度が大きくなる。
【０１１５】
従って、比較例の不揮発性半導体記憶装置１００では、溝５４を加工する露光量裕度が低くなってしまう。例えば、溝５４を形成するためのマスクパターンは、Ｙ方向において、１：１から大きく外れたラインアンドスペースパターンであるため、Ｙ方向における溝５４の加工精度は低くなる。
【０１１６】
また、レジストに孔５００ｒを形成する工程においては、Ｘ方向のピッチよりも相対的にピッチが長いＹ方向の寸法制御性が低下する。その理由は、Ｘ方向においては、孔５００ｒの内径と、孔５００ｒどうしの間隔５９ｘとの比を１：１に近似させているものの、Ｙ方向においては、孔５００ｒの内径と、孔５００ｒどうしの間隔５９ｙが１：１から外れているからである。そのため、孔５００ｒを形成する際においては、Ｙ方向の露光量裕度が低くなってしまう。その結果、貫通ホール５００の寸法制御性が低くなる。
【０１１７】
また、溝５４と、貫通ホール５００とを別工程で重ね合わせるため、重ね合わせ位置のずれが生じる場合がある。すなわち、Ｙ方向の重ね合わせ精度（オーバーレイ精度）が低くなる。
【０１１８】
その結果、比較例に係る不揮発性半導体記憶装置１００においては、Ｙ方向における溝５４と、貫通ホール５００との位置ずれが生じ易くなる。これにより、プロセス中には、溝５４と貫通ホール５０との距離が縮まり、溝５４と貫通ホール５０とが連通する可能性がある。
【０１１９】
また、不揮発性半導体記憶装置１００の製造方法においては、積層膜３１ｆの加工と、貫通ホールの加工とを、２回のエッチング工程に分けて遂行している。従って、製造コストや手間が増大する。
【０１２０】
これに対し、本実施の形態においては、溝５４、溝５５、および貫通ホール５０を形成するためのフォトマスク６６に関し、ラインアンドスペースパターンのそれぞれの線幅を１：１に近似させている。従って、フォトリソグラフィ工程における露光量裕度、焦点深度等のプロセスマージンが高くなる。その結果、溝５４、溝５５および貫通ホール５０は、高い寸法精度で加工することができる。特に、フォトマスク６６のパターン５６ｐｌの線幅は、貫通ホール５０のＹ方向の距離９４ｙに対応している。従って、貫通ホール５０のＹ方向の寸法制御性は高くなる。
【０１２１】
また、貫通ホール５０のＹ方向の距離は、パターン５６ｐｌの線幅で決定される。従って、貫通ホール５０のＹ方向の距離は、第２マスク膜７４のＹ方向におけるパターンずれの影響を受け難くなる。
【０１２２】
また、第２マスク膜７４においては、Ｘ方向における短径８６ｘと、Ｘ方向における第２マスク膜７４どうしの間隔（距離８５）とを１：１に近似させるため、Ｘ方向の露光量裕度も高くなる。Ｘ方向に隣接する第２マスク膜７４どうしのあいだの距離８５は、貫通ホール５０のＸ方向の距離９４ｘに対応している。従って、貫通ホール５０のＸ方向の寸法制御性も高くなる。
【０１２３】
これにより、本実施の形態に係る不揮発性半導体記憶装置１の製造方法においては、フォトリソグラフィ工程における露光量裕度等のプロセスマージンが比較例よりも向上する。その結果、高い寸法精度で、溝５４、溝５５、および貫通ホール５０を加工することができる。
【０１２４】
さらに、寸法制御性が向上するので、メモリセルトランジスタの小型化が可能になる。従って、不揮発性半導体記憶装置１に、より多くのメモリセルトランジスタを搭載することが可能である。その結果、メモリ容量をさらに増大させることができる。
【０１２５】
また、不揮発性半導体記憶装置１の製造方法においては、積層体のエッチング工程は１回である。これにより製造コストが低減する。
【０１２６】
次に、このような電極膜３０ｓおよび電極膜３０ｂの一括加工の工程を含む不揮発性半導体記憶装置の製造方法の具体例を簡単に説明する。
【０１２７】
図１８〜図２４は、本実施の形態に係る不揮発性半導体記憶装置の具体的な製造方法を例示する要部断面模式図である。図１８〜図２４中のそれぞれの図（ａ）は、図１（ｂ）におけるＢ−Ｂ線断面の一部を示す。図１８〜図２４中のそれぞれの図（ｂ）は、図１（ｂ）におけるＡ−Ａ線断面の一部を示す。
【０１２８】
先ず、図１８に示すように、シリコン基板１０を用意する。さらに、シリコン基板１０上に絶縁膜１１を形成する。シリコン基板１０には、メモリセル形成領域の他に、周辺回路部、素子分離膜等が選択的に形成される（図示しない）。さらに、周辺回路部には、トランジスタのゲート電極、ソース領域、ドレイン領域等を形成する（図示しない）。
【０１２９】
続いて、絶縁膜１１上に、導電膜１２を形成する。導電膜１２はＣＶＤ(Chemical Vapor Deposition)法により形成する。その後、フォトリソグラフィおよびＲＩＥ（Reactive Ion Etching）により導電膜１２上に連通孔５２を形成する。さらに、連通孔５２内に犠牲膜２８を埋め込む。犠牲膜２８は、例えば、窒化シリコンであり、ＣＶＤ法で堆積する。
【０１３０】
次に、導電膜１２および犠牲膜２８の上に、絶縁膜１３を堆積する。続いて、絶縁膜１３の上に、電極膜３０ｆと絶縁膜１４ｆとを交互に積層する。これにより積層膜３１ｆが形成される。
【０１３１】
この積層膜３１ｆに、本実施の形態に係る一括加工のエッチング処理を施す。この状態を、図１９に示す。  
図１９に示すように、積層膜３１ｆを分断する溝５４、溝５５、および貫通ホール５０を、フォトリソグラフィおよびＲＩＥにより一括加工で形成される。一括加工により、積層膜３１ｆは、溝５４、溝５５によって分断された積層体３１となる。
【０１３２】
次に、図２０に示すように、貫通ホール５０、溝５４および溝５５内に犠牲膜２９を埋め込む。犠牲膜２９の材質は、例えば、窒化シリコンである。犠牲膜２９は、例えば、ＣＶＤ法により形成する。  
次に、図２１に示すように、溝５４および溝５５内の犠牲膜２９を選択的に除去する。
【０１３３】
次に、図２２に示すように、溝５４および溝５５の内部を絶縁膜２６で埋め込む。絶縁膜２６の材質は、例えば、酸化シリコンである。
【０１３４】
次に、図２３に示すように、犠牲膜２８および犠牲膜２９を除去し、Ｕ字孔５３を形成する。例えば、犠牲膜の材質が窒化シリコンの場合は、熱リン酸を用いて除去することができる。
【０１３５】
次に、図２４に示すように、Ｕ字孔５３の内面上に記憶層２２を形成する。記憶層２２は、複数回の熱酸化あるいはＣＶＤにより形成できる。その後、Ｕ字孔５３の内部に半導体ピラー２０および接続部材１５を形成する。
【０１３６】
この後、選択ゲート電極ならびに配線等を形成する。これにより、図１（または、図２）に示した不揮発性半導体記憶装置１が形成される。また、選択ゲート電極３９を積層体３１の最上層として一括加工することもできる。
【０１３７】
（第２の実施形態）  
次に、本実施の形態の不揮発性半導体記憶装置１の別の製造方法について説明する。  
図２５〜図３１は、本実施の形態に係る不揮発性半導体記憶装置の別の製造方法を例示する要部模式図である。
【０１３８】
図２５（ａ）には、上述した領域６３の一部をＸ方向からみた断面が示されている。  
平面状（ベタ状）の積層膜３１ｆの上に、例えば、窒化シリコンを含むマスク膜７５ｆを形成する。さらにその上にレジスト膜７６ｆを形成する。続いて、レジスト膜７６ｆに第１パターンを形成する。
【０１３９】
例えば、図２５（ｂ）には、レジスト膜７６ｆを加工するためのフォトマスクの平面が示されている。
【０１４０】
フォトマスク６８のパターンは、ラインアンドスペースパターンである。レジスト膜７６ｆがポジ型レジストである場合、フォトマスク６８のスペースパターンを介して光が照射された部分のレジストが取り除かれる。フォトマスク６８のスペースパターンは、例えば、パターン５４ｐｓ、パターン５５ｐｓ、およびパターン５６ｐｓである。フォトマスク６８において、パターン５４ｐｓ、パターン５５ｐｓ、パターン５６ｐｓ、およびラインパターンのそれぞれの線幅は、略等しい。
【０１４１】
続いて、フォトマスク６８を介してレジスト膜７６ｆに露光を施す。その後、レジスト膜７６ｆを現像し、必要に応じてレジスト膜７６ｆの熱処理、洗浄等を行う。これにより、レジスト膜７６ｆがラインアンドスペースパターンに加工される。この状態を、図２５（ｃ）に示す。図２５（ｃ）には、Ｘ方向からみた断面が示されている。
【０１４２】
レジスト７６のパターンは、ラインアンドスペースパターンである。それぞれのラインパターンのあいだには、スペースパターンである溝部５４ａ、溝部５５ａ、および溝部５６が形成されている。レジスト７６のパターンにおいて、ラインパターンの線幅と、スペースパターンの線幅との比を１：１に近似させている。
【０１４３】
図２５（ｄ）には、積層膜３１ｆをＸ方向からみた断面が示されている。  
続いて、レジスト７６をマスクとして、マスク膜７５ｆをエッチングする。これにより、マスク膜７５ｆがレジスト７６によって分割される。積層膜３１ｆの上には、Ｙ方向に周期的に配列された第１マスク膜７５が形成される。第１マスク膜７５は、Ｘ方向に延在している。また、積層膜３１ｆの一部が露出する。Ｙ方向に隣接する第１マスク膜７５のあいだには、Ｘ方向に延在する溝部５４ａ、溝部５５ａ、および溝部５６が形成されている。
【０１４４】
溝部５４ａ、溝部５５ａ、溝部５６、および第１マスク膜７５のそれぞれの線幅は、略等しい。溝部５４ａ、溝部５５ａ、および溝部５６のそれぞれの線幅と、第１マスク膜７５の線幅との比を１：１に近似させている。この後、レジスト７６を除去する。この状態を、図２６に示す。
【０１４５】
図２６（ａ）には、積層膜３１ｆをＸ方向からみた断面が示され、図２６（ｂ）には、積層膜３１ｆをＺ方向からみた平面が示されている。
【０１４６】
積層膜３１ｆの上には、第１マスク膜７５がＸ方向に周期的に配列している。ここで、第１マスク膜７５と、図５に示した領域６３との位置の対応について説明する。溝部５４ａは、領域６３の溝５４に対応している。溝部５４ａの幅と、領域６３の溝５４の幅９０とは略等しい。溝部５５ａは、領域６３の溝５５に対応している。溝部５５ａの幅と、領域６３の溝５５の幅９１とは略等しい。溝部５６のＹ方向の幅９８は、貫通ホール５０のＹ方向の距離９４ｙに略等しい。
【０１４７】
図２７には、積層膜３１ｆをＸ方向からみた断面が示されている。  
図２７（ａ）に示すように、積層膜３１ｆおよび第１マスク膜７５の上に、犠牲膜７７ｆを形成する。犠牲膜７７ｆは、溝部５４ａ、溝部５５ａおよび溝部５６に埋め込まれる。犠牲膜７７ｆの材質は、例えば、ポリシリコンである。
【０１４８】
続いて、図２７（ｂ）に示すように、犠牲膜７７ｆの表面に、エッチバックを施す。これにより、第１マスク膜７５の表面と、犠牲膜７７ｆの表面との面が一致する。
【０１４９】
図２８（ａ）には、積層膜３１ｆをＸ方向からみた断面が示されている。  
第１マスク膜７５および犠牲膜７７の上に、レジスト膜７４ｆを形成する。このレジスト膜７４ｆには、島状パターンを転写する。
【０１５０】
例えば、図２８（ｂ）には、島状パターンを形成するためのフォトマスクの平面が示されている。  
図２８（ｂ）には、島状パターンを形成するためのフォトマスクの平面が示されている。図２８（ｂ）に示すように、フォトマスク６７のパターン５７は、Ｘ方向およびＹ方向に周期的に配列されている。パターン５７の短辺方向のピッチ５７ｘは、長辺方向のピッチ５７ｙよりも短い。
【０１５１】
続いて、フォトマスク６７を介してレジスト膜７４ｆに露光を施す。レジスト膜７４ｆに露光を施すと、パターン５７がマスクとなり、レジスト膜７４ｆ上に楕円パターンが転写される。続いて、レジスト膜７４ｆを現像し、さらに熱処理、洗浄等を行う。これにより、楕円パターンである第２マスク膜７４が形成される。この状態を、図２９に示す。
【０１５２】
図２９（ａ）および図２９（ｂ）には、積層膜３１ｆをＸ方向からみた断面が示されている。図２９（ｃ）には、積層膜３１ｆをＺ方向からみた平面が示されている。図２９（ａ）には、図２９（ｃ）におけるＣ−Ｃ線断面が示され、図２９（ｂ）には、図２９（ｃ）におけるＤ−Ｄ線断面が示されている。
【０１５３】
図２９（ｃ）に示すように、第２マスク膜７４は、Ｙ方向に長径を有し、Ｘ方向に短経を有する楕円パターンである。第２マスク膜７４は、Ｙ方向およびＹ方向に周期的に配列されている。第２マスク膜７４の長径８６ｙは、溝部５４ａと溝部５５ａとのあいだの距離８９に略等しい。第２マスク膜７４の短径８６ｘは、隣接する第２マスク膜７４どうしのあいだの距離８５に略等しい。第２マスク膜７４の短径８６ｘと、第２マスク膜７４どうしのあいだの距離８５との比を１：１に近似させる。
【０１５４】
第２マスク膜７４のＹ方向のピッチ８７ｙは、図２６に示した溝部５６のピッチ９６ｙに略等しい。第２マスク膜７４は、溝部５４ａおよび溝部５５ａと重ならないように配置される。第２マスク膜７４の長径方向の両端は、第１マスク膜７５に重なっている。Ｚ方向から見たとき、第２マスク膜７４によって溝部５６がＸ方向に区分けされている。
【０１５５】
次に、積層膜３１ｆおよび犠牲膜７７が一括加工される工程について説明する。  
図３０（ａ）および図３０（ｂ）には、積層体３１をＸ方向からみた断面が示されている。図３０（ｃ）には、積層体３１をＺ方向からみた平面が示されている。  
図３０（ａ）には、図３０（ｃ）におけるＣ−Ｃ線断面が示され、図３０（ｂ）には、図３０（ｃ）におけるＤ−Ｄ線断面が示されている。
【０１５６】
第１マスク膜７５および第２マスク膜７４をマスクとして、犠牲膜７７および積層膜３１ｆをエッチングする。
【０１５７】
図３０（ａ）に示すように、第２マスク膜７４をマスクとするエッチングでは、溝５４および溝５５が形成される。図３０（ｂ）に示すように、第２マスク膜７４以外の部分のエッチングにおいては、溝５４、溝５５および貫通ホール５０が形成される。
【０１５８】
Ｘ方向に隣接する第２マスク膜７４どうしのあいだの距離８５は、貫通ホール５０のＸ方向の距離９４ｘに略等しい。第２マスク膜７４のＸ方向のピッチ８７ｘは、貫通ホール５０のＸ方向のピッチ９５ｘに略等しい。
【０１５９】
図３０（ｃ）に示すように、ラインパターンである第１マスク膜７５の一部と、第２マスク膜７４の両端とが重なっている。Ｙ方向に隣接する第１マスク膜７５と、Ｘ方向に隣接する第２マスク膜７４とによって取り囲まれた領域が貫通ホール５０になる。エッチング終了後、第２マスク膜７４と第１マスク膜７５とを除去する。
【０１６０】
図３１（ａ）および図３１（ｂ）には、積層体３１をＸ方向からみた断面が示されている。図３１（ｃ）には、積層体３１をＺ方向からみた平面が示されている。図３１（ａ）は、図３１（ｃ）におけるＣ−Ｃ線断面である。図３１（ｂ）は、図３１（ｃ）におけるＤ−Ｄ線断面である。
【０１６１】
図３１に示すように、第２の実施の形態においても、溝５４、溝５５および貫通ホール５０が一括して形成される。第２の実施の形態においても、第１の実施の形態と同様の効果が得られる。
【０１６２】
例えば、溝５４、溝５５、および貫通ホール５０を形成するためのマスクパターンに関し、ラインアンドスペースパターンのそれぞれの線幅を１：１に近似させている。従って、フォトリソグラフィ工程における露光量裕度、焦点深度等のプロセスマージンが高くなる。その結果、溝５４、溝５５および貫通ホール５０は、高い寸法精度で加工することができる。特に、溝部５６の線幅は、貫通ホール５０のＹ方向の距離９４ｙに対応している。従って、貫通ホール５０のＹ方向の寸法制御性は高くなる。
【０１６３】
特に、貫通ホール５０のＹ方向の距離は、溝部５６の線幅で決定される。従って、貫通ホール５０のＹ方向の距離は、第２マスク膜７４のＹ方向におけるパターンずれの影響を受け難くなる。
【０１６４】
また、第２マスク膜７４においては、Ｘ方向における短径８６ｘと、Ｘ方向における第２マスク膜７４どうしの距離８５とを１：１に近似させるため、Ｘ方向の露光量裕度も高くなる。第２マスク膜７４どうしのあいだの距離８５は、貫通ホール５０のＸ方向の距離９４ｘに対応している。従って、貫通ホール５０のＸ方向の寸法制御性も高くなる。
【０１６５】
これにより、フォトリソグラフィ工程における露光量裕度等のプロセスマージンが比較例よりも向上する。その結果、高い寸法精度で、溝５４、溝５５、および貫通ホール５０を加工することができる。
【０１６６】
次に、第２マスク膜の平面形状の変形例について説明する。  
（第１の変形例）  
図３２は、本実施形態の第１の変形例に係る半導体装置の製造方法を例示する要部平面模式図である。図３２（ａ）のＡ領域には、島状パターンと溝５６との中心が一致している場合、図３２（ａ）のＢ領域には、島状パターンと溝５６との中心がずれている場合を示している。図３２（ｂ）には、加工後の溝５４（または、溝５５）の平面形状が例示されている。
【０１６７】
図３２（ａ）に示すように、不揮発性半導体記憶装置２の製造方法においては、島状パターンである第２マスク膜７４ａの長径９９ｙは、上述した長径８６ｙよりもさらに長くしている。第２マスク膜７４ａの長径９９ｙは、溝５４と溝５５との距離８９よりも大きい。Ｚ方向からみて、第２マスク膜７４ａは、被覆された犠牲膜７１に隣接する第１マスク膜７３にさらに隣接する犠牲膜７１に重なっている。
【０１６８】
このような第２マスク膜７４ａを用いて一括加工を行うと、溝５４および溝５５には、図３２（ｂ）に示すように、第２マスク膜７４ａの長径方向に両端に対応する凸部５８が形成される。
【０１６９】
第１の変形例では、第２マスク膜７４ａの長径９９ｙがさらに長くなっている。このため、第１マスク膜７３と、第２マスク膜７４ａとのＹ方向における重ね合わせのずれが生じても、第２マスク膜７４ａの長径９９ｙをより長くした分、より確実に貫通ホール５０を形成できる。すなわち、重ね合わせ余裕に相当する距離９７が第１および第２の実施の形態よりもさらに大きくなる。
【０１７０】
（第２の変形例）  
図３３は、本実施形態の第２の変形例に係る半導体装置の製造方法を例示する要部平面模式図である。
【０１７１】
図３３（ａ）、図３３（ｄ）および図３３（ｇ）には、島状パターンを形成するためのフォトマスクパターンの平面形状が示されている。  
図３３（ｂ）、図３３（ｅ）および図３３（ｈ）には、島状パターンである第２マスク膜の平面形状が示されている。  
図３３（ｃ）、図３３（ｆ）および図３３（ｉ）には、一括加工された後の積層膜の平面形状が示されている。
【０１７２】
図３３（ａ）〜図３３（ｃ）には、上述した不揮発性半導体記憶装置１の製造方法が示されている。  
図３３（ｄ）〜図３３（ｆ）には、不揮発性半導体記憶装置３の製造方法が示されている。  
図３３（ｇ）〜図３３（ｉ）には、不揮発性半導体記憶装置４の製造方法が示されている。
【０１７３】
図３３（ａ）に示すパターン５７は、Ｘ方向よりも、Ｙ方向に延びた矩形パターンである。パターン５７を用いて加工された第２マスク膜７４は、光近接効果により楕円パターンになる（図３３（ｂ）参照）。この楕円パターンを用いることで、貫通ホール５０の平面形状は、図３３（ｃ）に示すように、Ｙ方向に沿う辺が逆円弧になる。すなわち、貫通ホール５０の平面形状は、鼓状になる。
【０１７４】
図３３（ｄ）に示すパターン５７ｂは、Ｘ方向よりもＹ方向に延びた矩形パターンである。さらに矩形パターンの各頂点（四隅）に、小さい矩形パターンを付設した形状になっている。パターン５７ｂを用いて加工された第２マスク膜７４ｂは、光近接効果によりＹ方向に長辺を有する矩形パターンになる（図３３（ｅ）参照）。第２マスク膜７４ｂを用いると、貫通ホール５０ｂの平面形状は、図３３（ｆ）に示すように正方形になる。このような実施の形態も本実施の形態に含まれる。
【０１７５】
図３３（ｇ）に示すパターン５７ｃは、Ｙ方向に延びた矩形パターンの各頂点（四隅）に、小さい矩形パターンを付設している。小さい矩形パターンは、図３３（ｄ）に示すパターン５７ｂに比べて大きい。パターン５７ｃを用いて加工された第２マスク膜７４ｃは、光近接効果によりＹ方向の辺に逆円弧の凹みを有する楕円状のパターンとなる（図３３（ｈ）参照）。第２マスク膜７４ｃを用いると、貫通ホール５０ｃの平面形状は、図３３（ｉ）に示した円形とすることができる。このような実施の形態も本実施の形態に含まれる。
【０１７６】
貫通ホール５０ｃの平面形状が円状になると、貫通ホール５０ｃの内部に形成される半導体ピラー２０は円柱状になる。これにより、半導体ピラー２０から記憶層２２に印加される電界がより均一になる。その結果、不揮発性半導体記憶装置４においては、メモリセルトランジスタの書き込みまたは読み込みの特性がより向上する。
【０１７７】
以上、具体例を参照しつつ本実施の形態について説明した。しかし、本実施の形態はこれらの具体例に限定されるものではない。すなわち、これら具体例に、当業者が適宜設計変更を加えたものも、本実施の形態の特徴を備えている限り、本実施の形態の範囲に包含される。さらに、前述した各具体例が備える各要素およびその配置、材料、条件、形状、サイズなどは、例示したものに限定されるわけではなく適宜変更することもできる。
【０１７８】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１７９】
１、２、３、４  不揮発性半導体記憶装置
１０  シリコン基板
１１、１３、１４、１４ｆ、２６  絶縁膜
１２  導電膜
１５  接続部材
１６  Ｕ字ピラー  
１７、２０  半導体ピラー
１８  ビット線
１９  ソース線
２１  ビットプラグ
２２  記憶層
２３  ブロック膜
２４  電荷蓄積層
２５  トンネル膜
２８、２９  犠牲膜
３０、３０ｆ、３０ｂ、３０ｓ  電極膜
３１  積層体
３１ｆ  積層膜
３２  ワード配線  
３３  メモリ部コンタクト電極
３４  選択ゲート配線
３５  メモリセルトランジスタ
３６、３６ｂ、３６ｓ  選択トランジスタ
３７  バックゲートトランジスタ
３８  メモリストリング
３９、３９ｂ、３９ｓ  選択ゲート電極  
５０、５０ｂ、５０ｃ、  貫通ホール
５２  連通孔
５３  Ｕ字孔
５４、５５  溝
５４ａ、５５ａ、５６  溝部
５４ｐｌ、５５ｐｌ、５６ｐｌ、５４ｐｓ、５５ｐｓ、５６ｐｓ、５７、５７ｂ、５７ｃ  パターン
５４ｒ、５５ｒ、５６ｒ  ラインパターン
７１、７１ａ、７１ｂ、７１ｃ、７１ｆ、７７、７７ｆ  犠牲膜
５４ｓ、５７ｘ、５７ｙ、８７ｘ、８７ｙ  ピッチ
５８  凸部
５９ｘ、５９ｙ  間隔
６０  メモリセル形成領域
６１、６１ｂ、６１ｓ、６３、６５  領域
６２  ブロック
６４  接続領域
６６、６７、６８  フォトマスク
７２、７４ａ、７６、７８  レジスト
７２ｆ、７４ｆ、７６ｆ  レジスト膜
７３、７５  第１マスク膜
７３ｆ、７５、７５ｆ  マスク膜
７４、７４ｂ、７４ｃ  第２マスク膜
８５、８９、９２、９４ｘ、９４ｙ、９７  距離
８６ｘ  短径
８６ｙ、９９ｙ  長径
９０、９１、９３  幅
９５ｘ、９５ｙ、９６ｙ  ピッチ  
９８  幅
１００  不揮発性半導体記憶装置
２０１、２０２  パターン
２０１ｓ、２０２ｓ  レジスト溶解閾値
５００  貫通ホール
５００ｒ  孔
【図１】
2012069686.tif 000003
【図２】
2012069686.tif 000004
【図３】
2012069686.tif 000005
【図４】
2012069686.tif 000006
【図５】
2012069686.tif 000007
【図６】
2012069686.tif 000008
【図７】
2012069686.tif 000009
【図８】
2012069686.tif 000010
【図９】
2012069686.tif 000011
【図１０】
2012069686.tif 000012
【図１１】
2012069686.tif 000013
【図１２】
2012069686.tif 000014
【図１３】
2012069686.tif 000015
【図１４】
2012069686.tif 000016
【図１５】
2012069686.tif 000017
【図１６】
2012069686.tif 000018
【図１７】
2012069686.tif 000019
【図１８】
2012069686.tif 000020
【図１９】
2012069686.tif 000021
【図２０】
2012069686.tif 000022
【図２１】
2012069686.tif 000023
【図２２】
2012069686.tif 000024
【図２３】
2012069686.tif 000025
【図２４】
2012069686.tif 000026
【図２５】
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【図２６】
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【図２７】
2012069686.tif 000029
【図２８】
2012069686.tif 000030
【図２９】
2012069686.tif 000031
【図３０】
2012069686.tif 000032
【図３１】
2012069686.tif 000033
【図３２】
2012069686.tif 000034
【図３３】
2012069686.tif 000035