(57)【要約】【課題】ネガティブワード線方式の半導体記憶装置において非選択ワード線の電位を安定させる。【解決手段】少なくとも１つのメモリブロック（６０）を備えた半導体記憶装置（５０）において、第１の負電位を出力する第１の負電位発生回路（６４）と、第２の負電位を出力する第２の負電位発生回路（６５）と、メモリブロックにおけるワード線（１３）と第１の負電位との間の第１の放電経路（２５）と、ワード線（１３）と第２の負電位との間の第２の放電経路（２１）とを備えている。【選択図】図１
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【特許請求の範囲】
【請求項１】
少なくとも１つのメモリブロックを備えた半導体記憶装置であって、
第１の負電位を出力する第１の負電位発生回路と、
第２の負電位を出力する第２の負電位発生回路と、
前記メモリブロックにおけるワード線と前記第１の負電位との間の第１の放電経路と、
前記ワード線と前記第２の負電位との間の第２の放電経路とを備えている
ことを特徴とする半導体記憶装置。
【請求項２】
請求項１の半導体記憶装置において、
前記第１の放電経路は、アドレスデコーダのデコード信号に応じて導通制御されるスイッチ素子を有するものであり、
前記デコード信号の論理Ｌレベル電位は、前記第２の負電位である
ことを特徴とする半導体記憶装置。
【請求項３】
請求項１の半導体記憶装置において、
前記第２の放電経路は、
一端が前記第２の負電位に接続され、アドレスデコーダのデコード信号に応じて導通制御される第１のスイッチ素子と、
前記第１のスイッチ素子の他端と前記ワード線との間に接続され、ワード線駆動信号に応じて導通制御される第２のスイッチ素子とを有するものであり、
前記デコード信号および前記ワード線駆動信号の論理Ｌレベル電位は、前記第２の負電位である
ことを特徴とする半導体記憶装置。
【請求項４】
請求項１の半導体記憶装置において、
前記第２の負電位は、前記第１の負電位以下である
ことを特徴とする半導体記憶装置。
【請求項５】
請求項１の半導体記憶装置において、
前記第１の負電位は、複数のメモリブロックに供給される
ことを特徴とする半導体記憶装置。
【請求項６】
請求項５の半導体記憶装置において、
前記第１の負電位は、前記メモリブロックにおける各メモリセルの基板電位として供給される
ことを特徴とする半導体記憶装置。
【請求項７】
請求項１の半導体記憶装置において、
複数のメモリブロックのそれぞれに前記第２の負電位発生回路が１個設けられている
ことを特徴とする半導体記憶装置。
【請求項８】
請求項１の半導体記憶装置において、
前記第１の負電位発生回路は、
基準電位発生回路と、
前記基準電位発生回路の出力信号と第１の負電位とを比較検知する電圧検知回路と、
自励発振するオシレータ回路と、
前記電圧検知回路の出力信号に応答し、前記オシレータ回路の出力信号に連動して動作する第１チャージポンプ回路とを備え、
前記メモリブロックのロウアドレスサイクルとは非同期にポンピング動作し、
前記第２の負電位発生回路は、ワード線イネーブル信号に同期して動作し、前記第２の負電位を出力する第２のチャージポンプ回路を有する
ことを特徴とする半導体記憶装置。
【請求項９】
請求項８の半導体記憶装置において、
前記第２の負電位発生回路の電流供給能力は、前記第１の負電位発生回路の電流供給能力よりも高い
ことを特徴とする半導体記憶装置。
【請求項１０】
請求項８の半導体記憶装置において、
前記第１のチャージポンプ回路のポンピング周期は、前記第２のチャージポンプ回路のポンピング周期よりも長い
ことを特徴とする半導体記憶装置。
【請求項１１】
請求項９の半導体記憶装置において、
当該半導体記憶装置の動作準備期間中に、前記第１の負電位発生回路の出力端と前記第２の負電位発生回路の出力端とを接続するスイッチ手段を有する
ことを特徴とする半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に関し、特に、ネガティブワード線方式の半導体記憶装置に関する。
【背景技術】
【０００２】
ダイナミック型メモリセルを構成するトランジスタのチャネルリーク電流を抑制し、メモリセルの電荷保持特性を向上するメモリとして、ネガティブワード線方式のダイナミック型メモリが知られている。特に、同一シリコン基板上にロジック回路やアナログ回路およびダイナミック型メモリ（以下、ＤＲＡＭと称する。）を搭載したＤＲＡＭ混載システムＬＳＩにおいては、ロジック回路用のトランジスタやアナログ回路用のトランジスタに対して、ＤＲＡＭ用のトランジスタの形成工程を極力共通化し低コスト化が求められ、メモリセルトランジスタを形成するプロセス自由度が極めて限定的なものとなる。
【０００３】
したがって、ＤＲＡＭに求められる所望の読み出し／書き込み特性や電荷保持特性を得るためには、メモリセルトランジスタのゲート電圧を負電位に制御して、チャネルリーク電流を抑制する手段が、ロジック回路用トランジスタやアナログ回路用トランジスタとの親和性を確保しながら、ＤＲＡＭとして必要な特性を得るのに有効である。
【０００４】
図１３は、従来のネガティブワード線方式のＤＲＡＭの一実施例の構成図である（例えば、特許文献１参照）。同一チップ上に４つのメモリブロックＭＢａ，ＭＢｂ，ＭＢｃ，ＭＢｄがあり、各々のメモリブロックは、メモリセルブロック１００ａ，１００ｂ，１００ｃ，１００ｄ、行選択系ブロック１０１ａ，１０１ｂ，１０１ｃ，１０１ｄ、カラムデコーダ１０２ａ，１０２ｂ，１０２ｃ，１０２ｄを含む。ネガティブワード線方式であるため、行選択系ブロック１０１ａ，１０１ｂ，１０１ｃ，１０１ｄのワード線駆動回路のＬレベルを駆動するトランジスタのソース電圧に負電位が供給される。各々のメモリブロックＭＢａ，ＭＢｂ，ＭＢｃ，ＭＢｄは、アドレス信号群Ａｄｄをデコードして、アクセス対象のメモリブロックおよびロウアドレス、カラムアドレスを決定する。
【０００５】
また、ブロック選択回路１０４から出力されるブロック選択信号ＢＳａ，ＢＳｂ，ＢＳｃ，ＢＳｄによって、対応するスイッチ回路１０３ａ，１０３ｂ，１０３ｃ，１０３ｄが制御され、行選択系ブロックに供給する負電位信号として、負電位発生回路１０５の出力Ｖｂｂ１または負電位発生回路１０６の出力Ｖｂｂ２の切り替え制御が行われる。
【０００６】
ここで、Ｖｂｂ１＜Ｖｂｂ２の関係とする。例えば、アクセス対象のメモリブロックとしてメモリブロックＭＢａが選択されると『ディスターブリフレッシュ』状態となり、Ｖｂｂ１が供給される。また、他のメモリブロック（ＭＢｂ、ＭＢｃ、ＭＢｄ）は非選択であり、『ポーズリフレッシュ』状態となり、Ｖｂｂ２が供給される。
【０００７】
このような構成により、全てのメモリブロックに低い負電位Ｖｂｂ１を供給する場合に比べて、選択ブロックのみに低いＶｂｂ１、他の非選択ブロックには高いＶｂｂ２が供給され、負電位供給回路１０５，１０６の消費電力を抑制することができる。
【０００８】
しかしながら、従来の構成では、メモリブロック単位で負電位の切り替えを行うため、例えばメモリブロックＭＢａが非選択状態から選択状態に切り替わる場合、高い負電位Ｖｂｂ２から低い負電位Ｖｂｂ１に放電する必要があるが、負電位が供給されるワード線駆動回路は多数（ワード線本数分）存在し、共通のソースとして接続されているため、非常に容量負荷が大きい。このため所定の低い負電位Ｖｂｂ１に達する時間が増加し、メモリブロックの切り替わり時には、アクセスできない期間が発生することになる。
【０００９】
あるいは、所定の時間内でＶｂｂ１への遷移を完了させるには、負電位発生回路１０５の電流供給能力を大きくする必要があるが、負電位発生回路１０５の回路面積の増大および消費電力の増加を招くという欠点を有する。
【００１０】
一方、例えばメモリブロックＭＢａが選択状態から非選択状態に切り替わった場合、低い負電位Ｖｂｂ１から高い負電位Ｖｂｂ２に切り替わるが、一般に負電位発生回路には、低い負電位を高い負電位に持ち上げる機構は備えておらず、リーク電流で所定の電位になるのを待つしかない。『ポーズリフレッシュ』状態のメモリブロックが低い負電位Ｖｂｂ１のままでは、ＧＩＤＬ（Ｇａｔｅ  Ｉｎｄｕｃｅｄ  Ｄｒａｉｎ  Ｃｕｒｒｅｎｔ）と呼ばれるドレイン近傍の電界による基板電流が増加することで、電荷保持特性の劣化を招くという欠点を有する。
【００１１】
さらに、例えば選択状態のメモリブロックＭＢａにおいて、活性状態のワード線が非活性状態にリセットされる際に、Ｈレベルにチャージされたワード線が低い負電位Ｖｂｂ１に放電される場合、負電位Ｖｂｂ１の電位が浮き上がる現象が発生する。これは複数のワード線駆動回路のＬレベルを駆動する共通のソース電位が浮き上がるためである。特に、隣接ワード線のＬレベルが浮き上がり、チャネルリーク電流が増加し電荷保持特性の低下を招くと言う欠点を有する。
【００１２】
図１４は、従来のネガティブワード線方式のワード線駆動回路の一実施例の構成図である（例えば、特許文献２参照）。ワード線駆動回路は、３入力のＮＡＮＤゲート２００、ＰＭＯＳトランジスタ２０１，２０２およびＮＭＯＳトランジスタ２０３，２０４，２０５から構成されている。ＮＡＮＤゲート２００の出力端子ＮＩにはトランジスタ２０１のゲート、トランジスタ２０２のソース及びトランジスタ２０５のゲートがそれぞれ接続されている。トランジスタ２０１のソースは電源Ｖｃｃに接続され、ドレインはワード線１３に接続される。トランジスタ２０２のドレインはトランジスタ２０３のドレイン及びＭＯＳトランジスタ２０４のゲートに接続され、ゲートにはワード線プルダウン信号／ＷＰＤＷＮが供給される。トランジスタ２０３のソース及びバックゲートは、負電位Ｖｂｂに接続され、ゲートはワード線１３に接続される。トランジスタ２０４のソース及びバックゲートはＶｂｂに接続され、ドレインはワード線１３に接続される。そして、トランジスタ２０５のソースは電源Ｖｓｓに接続され、ドレインはワード線１３に接続され、バックゲートはＶｂｂに接続されている。 
【００１３】
トランジスタ２０５は、活性状態のワード線１３の電位をＶｃｃレベルからＶｓｓレベルに低下させて非活性状状態にするための第１のプルダウン回路であり第１の放電回路として機能する。トランジスタ２０４は、非活性状態のワード線１３の電位をＶｓｓレベルからＶｂｂレベルに低下させるための第２のプルダウン回路であり第２の放電回路として機能する。
【００１４】
ワード線１３のリセット時には、まずノードＮIをＨレベルにし、ワード線１３の電位をＶｃｃからＶｓｓにした後、／ＷＰＤＷＮをＬレベルにし、トランジスタ２０４を導通させてワード線１３の電位をＶｓｓからＶｂｂまで放電する。
【００１５】
上記のように動作させることによって、Ｖｃｃにチャージされたワード線１３の電荷は、一旦Ｖｓｓに放電された後、Ｖｂｂへと放電されるため、負電位発生回路の能力を小さくすることができ、負電位発生回路の回路面積と消費電力を低減することができる。
【先行技術文献】
【特許文献】
【００１６】
【特許文献１】特開平７−３０７０９１号公報
【特許文献２】特開平１０−２４１３６１号公報
【発明の概要】
【発明が解決しようとする課題】
【００１７】
メモリセルトランジスタのチャネルリーク特性は、図１５に示すようにゲート電圧に対して非常に敏感であり、ゲート電圧の変化に対してチャネルリーク電流は指数関数的に増加する。したがって、ワード線１３の電位をＶｓｓからＶｂｂに放電する場合であっても、放電電荷によって共通ソースであるＶｂｂの変動が生じる。つまり、図１４に示す従来の半導体記憶装置では、ワード線１３が選択されているか非選択であるかにかかわらず、共通の負電位発生回路からワード線１３にＶｂｂが供給される。そのため、選択されているワード線１３のリセット動作によるＶｂｂの変動が非選択のワード線１３にノイズとしてのってしまう。また、一般的に負電位発生回路の電流供給能力は比較的小さく、等価的に出力インピーダンスが高い。さらには、Ｖｂｂの電位レベルを検知しながら、チャージポンプ回路を用いて負電位を発生するが、電位レベルを検知する応答性が悪い場合には、変動したＶｂｂを所定の電位に回復させるのに時間を要することとなる。このように、活性状態のワード線のリセット時にＶｂｂが変動することによって、非活性状態のワード線の負電位レベルが高くなり、電荷保持特性が悪化するという欠点を有する。
【００１８】
ネガティブワード線方式のＤＲＡＭにおいて、上記の問題を解決し電荷保持特性の改善および安定化を図るには、メモリセルのストレージノードに対するリーク電流成分の総和（メモリセルトランジスタのチャネルリーク電流とＧＩＤＬ電流、ストレージノードの接合リーク電流やキャパシタリーク電流等）が最小となるバイアス条件に設定することが重要である。特に、リーク電流に対して感度の高いワード線が活性状態から非活性状態に遷移するときの電位変動よる非選択ワード線への影響を抑制することが必要不可欠である。
【００１９】
かかる点に鑑みて、本発明は、ネガティブワード線方式の半導体記憶装置において非選択ワード線の電位を安定させることを課題とする。
【課題を解決するための手段】
【００２０】
上記課題を解決するため本発明によって次のような解決手段を講じた。例えば、少なくとも１つのメモリブロックを備えた半導体記憶装置において、第１の負電位を出力する第１の負電位発生回路と、第２の負電位を出力する第２の負電位発生回路と、メモリブロックにおけるワード線と第１の負電位との間の第１の放電経路と、ワード線と第２の負電位との間の第２の放電経路とを備えている。
【００２１】
これによると、例えば、アドレス選択されているワード線を第２の負電位に接続し、アドレス非選択のワード線を第１の負電位に接続することができ、選択ワード線が論理Ｈレベルから論理Ｌレベルに遷移するときの第２の負電位の変動が、第１の負電位に伝播することを防止でき、非選択ワード線の電位を安定化することができる。
【００２２】
例えば、第１の負電位発生回路は、基準電位発生回路と基準電位発生回路の出力信号と第１の負電位とを比較検知する電圧検知回路と、自励発振するオシレータ回路と、電圧検知回路の出力信号に応答し、オシレータ回路の出力信号に連動して動作する第１チャージポンプ回路とを備え、メモリブロックのロウアドレスサイクルとは非同期にポンピング動作する。また、第２の負電位発生回路は、ワード線イネーブル信号に同期して動作し、第２の負電位を出力する第２のチャージポンプ回路を有する。
【００２３】
これによると、負電位発生回路では断続的に負電位が生成される。すなわち、必要なときにのみ負電位が生成されるため、半導体記憶装置の消費電力を低減することができる。また、第２負電位発生回路には、チャージポンプパルスを生成するオシレータ等が不要になり、レイアウト面積を削減できる。
【００２４】
さらに、第２の負電位発生回路の電流供給能力は、第１の負電位発生回路の電流供給能力よりも高くてもよい。この場合、上記半導体記憶装置は、当該半導体記憶装置が動作準備期間中に、第１の負電位発生回路の出力端と第２の負電位発生回路の出力端とを接続するスイッチ手段を有していてもよい。
【００２５】
これによると、半導体記憶装置の動作準備期間中に、ドライブ能力の低い第１の負電位発生回路の出力が第１の負電位になるまでの時間が短縮されるため、半導体記憶装置がすばやく起動する。
【００２６】
好ましくは、第１の負電位は、複数のメモリブロックに供給される。第１の負電位発生回路の電流供給能力は第２の負電位発生回路の電流供給能力よりも低くてもよいため、１個の第１の負電位発生回路で複数のメモリブロックへの第１の負電位の供給が可能である。したがって、第１の負電位発生回路の個数を極力少なくすることができ、これにより、半導体記憶装置全体としての回路規模を縮小することができる。
【発明の効果】
【００２７】
本発明によると、ネガティブワード線方式の半導体記憶装置において、非選択ワード線の電位が安定し、メモリセルのリーク電流を抑制することできる。これにより、メモリセルの電荷保持特性が向上する。
【図面の簡単な説明】
【００２８】
【図１】本発明の一実施形態に係る半導体記憶装置の主要部の構成図である。
【図２】図１のワード線ドライバのタイミングチャートである。
【図３】図１のワード線ドライバの別のタイミングチャートである。
【図４】一実施形態に係る半導体記憶装置の構成図である。
【図５】図４の負電位発生回路の構成図である。
【図６】図１の別の例を示す構成図である。
【図７】図５の負電位発生回路６５の別の構成図である。
【図８】別実施形態に係る半導体記憶装置の構成図である。
【図９】図８のスイッチ手段の構成を示すブロック図である。
【図１０】図８の負電位発生回路６７の構成図である。
【図１１】図１０のパルス発生回路のブロック図である。
【図１２】図１０の負電位発生回路のタイミングチャートである。
【図１３】従来の半導体記憶装置の構成図である。
【図１４】従来のワード線駆動回路の構成図である。
【図１５】メモリセルのチャネルリーク特性を表すグラフである。
【発明を実施するための形態】
【００２９】
図１は、本発明の一実施形態に係る半導体記憶装置の主要部の構成図である。当該主要部が複数集まって半導体記憶装置のロウアドレス選択系回路およびメモリセルアレイが構成される。
【００３０】
メモリセル１０は、１つのＮＭＯＳトランジスタ１１と１つのキャパシタ１２とで構成される。メモリセル１０へのアクセスは、トランジスタ１１のゲートに接続されるワード線１３を制御することで行われる。メモリセル１０のトランジスタ１１の基板電位に低電位ＶＢＢが印加される。ワード線１３がＨレベルのとき、ビット線１４を介してキャパシタ１２への書き込みおよび読み出し動作が行われる。一方、ワード線１３がＬレベルのとき、キャパシタ１２に書き込まれたデータが保持される。
【００３１】
メモリセル１０のデータ保持状態において、ビット線１４がＬレベルであるディスターブリフレッシュ状態のときに電荷保持特性が悪化するおそれがあるが、ワード線１３のＬレベル電位を負電位とするネガティブワード線方式を採用することによって、トランジスタ１１のチャネルリーク電流を抑制することができる。
【００３２】
ネガティブワード線方式では、ワード線１３のＬレベル電位が接地電位である通常のワード線方式に比べ、トランジスタ１１の閾値電圧を低く設定することが可能である。すなわち、キャパシタ１２に対してＨレベルをフルに書き込むために必要な、ワード線１３のＨレベル電位を低く設定できるため、ワード線１３のＨレベル電位を供給する昇圧電源ＶＰＰの消費電力を削減することができる。また、トランジスタ１１の閾値を制御するためのチャネル注入量を少なくできるため、閾値電圧のばらつきを抑制することができる。
【００３３】
ワード線ドライバ２０およびロウデコーダ３０は、図１３に示す行選択系１０１ａ〜１０１ｄの機能を有するものである。ロウデコーダ３０は、プリデコード信号ＸＡｎ，ＸＢｎ，ＸＣｎに基づいて、ワード線１３のアドレスの選択および非選択をアドレス選択信号ＡＤおよびアドレス非選択信号ＮＡＤでワード線ドライバ２０に指示する。また、ワード線イネーブル信号ＷＤＥＮおよびＸＡｎ，ＸＢｎ，ＸＣｎに基づいてワード線１３を活性状態か非活性状態にするかをワード線駆動信号ＮＷＬでワード線ドライバ２０に指示する。ロウデコーダ３０は、ＸＡｎ，ＸＢｎ，ＸＣｎが入力されるデコード回路３１、デコード回路３１の出力ＮＡＤを論理反転するインバータ回路３２、インバータ回路３２の出力ＡＤとＷＤＥＮとの論理演算を行い、ＮＷＬを出力するＮＡＮＤ回路３３で構成することができる。
【００３４】
ワード線ドライバ２０は、ロウデコーダ３０の出力ＮＷＬ，ＡＤ，ＮＡＤに従ってワード線１３を駆動する。ワード線ドライバ２０は、インバータと、放電経路２１，２５とを備えている
インバータは、ＰＭＯＳトランジスタ２２とＮＭＯＳトランジスタ２３とで構成することができる。トランジスタ２２はＮＷＬがＬレベルのときに導通制御される。これによりワード線１３が駆動されて、電位がＶＰＰとなる。トランジスタ２３はＮＷＬがＨレベルのときに導通制御される。したがって、ワード線１３は、ＮＷＬがＬレベルのとき活性状態となり、その電位ＷＬはＨレベルとなる。一方、ＮＷＬがＨレベルのときワード線１３は非活性状態となり、ＷＬはＬレベルとなる。
【００３５】
放電経路２１は、ワード線１３と負電位ＶＮＢ２との間に設けられている。放電経路２１は、ＮＭＯＳトランジスタ２３，２４とを備え、ワード線１３の電位をＶＮＢ２にプルダウンする。トランジスタ２４は、ＡＤがＨレベルのときに導通制御される。放電経路２５は、ワード線１３とＶＮＢ１との間に設けられている。放電経路２５は、ＮＭＯＳトランジスタ２６を備え、ワード線１３の電位をＶＮＢ２よりも高いＶＮＢ１にプルダウンする。トランジスタ２６は、ＮＡＤがＨレベルのときに導通制御される。なお、後述するが、ＶＮＢ１およびＶＮＢ２はそれぞれ異なる負電位発生回路から出力される。
【００３６】
次に、ワード線ドライバ２０の動作について図２を参照して説明する。まず、クロック信号ＣＬＫの立ち上がりエッジで、外部アドレスＸａｄｄに基づいてＸＡｎ，ＸＢｎ、ＸＣｎがそれぞれ生成される。Ｒａｔｅ１の期間において、ＸＡｎ，ＸＢｎ，ＸＣｎの組み合わせによってＮＡＤがＨレベルであるとき、ＡＤはＬレベルである。すなわち、ワード線１３のアドレスは非選択状態である。時刻ｔ１からｔ２までＷＤＥＮはＨレベルとなるが、ＡＤはＬレベルのままであり、ＮＷＬはＨレベルのままである。したがって、トランジスタ２４はオフ、トランジスタ２６がオンして、ワード線１３はＶＮＢ１にプルダウンされて非活性状態である。すなわち、ワード線１３の電位ＷＬはＬレベルである。
【００３７】
Ｒａｔｅ２の期間において、ＸＡｎ，ＸＢｎ，ＸＣｎの組み合わせに応じてＮＡＤがＬレベルに遷移すると、ＡＤもＨレベルに遷移する。すなわち、ワード線１３のアドレスは選択状態となる。これにより時刻ｔ３で、トランジスタ２６がオフする。そして、インバータ回路３２の反転動作分だけ遅れて、トランジスタ２４がオンし、ＷＬがＶＮＢ２になる。ここで、ＷＬはＶＮＢ２になるが、メモリセル１０のトランジスタ１２のチャネルリーク電流は、図１５に示すように、ゲート電位が負電位であるときには抑制される傾向にある。そのため、ＶＮＢ２を、ＧＩＤＬ電流に対して大幅な増加がないような電位に設定すればよい。
【００３８】
図２に戻り、時刻ｔ４において、ＷＤＥＮがＨレベルに遷移し、ＮＷＬがＬレベルに遷移すると、トランジスタ２２がオン、トランジスタ２３がオフして、ＷＬはＨレベルになり、ワード線１３が活性状態となる。時刻ｔ５では、ＮＷＬがＨレベルに遷移すると、トランジスタ２２がオフ、トランジスタ２３がオンする。また、ＡＤはＨレベルであるためトランジスタ２４はオンしており、ＷＬはＶＮＢ２になる。このとき、ＶＰＰに充電されたワード線１３の電荷が一気にＶＮＢ２に流れ込むためＶＮＢ２の電位変動を招くが、他の非選択状態のワード線１３はＶＮＢ１に接続されていて、ＶＮＢ２には接続されていないため、非選択状態のワード線１３の電位が変動することはない。なお、ワード線１３の電荷を全てＶＮＢ２に放電するのではなく、一旦大半の電荷を接地電位に放電した後にＶＮＢ２に放電してもよい。
【００３９】
Ｒａｔｅ３の期間では、時刻ｔ６においてＮＡＤはＨレベル、ＡＤはＬレベルに遷移する。その結果、トランジスタ２４はオフし、ＷＬはＶＮＢ１になる。ここで、ＮＡＤがＨレベルに遷移するタイミングは、ＡＤがＬレベルに遷移するタイミングよりもインバータ回路３２の遅延時間相当分だけ早い。そのため、トランジスタ２４およびトランジスタ２６は、この遅延時間相当分の期間だけ同時にオンすることになる。ＶＮＢ２＜ＶＮＢ１であることから、ＶＮＢ１が若干低くなるが、メモリセル１０のトランジスタ１２のチャネルリーク電流は前述したように抑制される。また、ＶＮＢ２がＶＮＢ１よりも高くなることはないので問題にはならない。
【００４０】
次に、図２中のＷＬに示すｎ１，ｎ２について説明する。ｎ１，ｎ２は、従来の半導体記憶装置のように、１つの負電位発生回路のみから負電位ＶＮＢ１が選択ワード線および非選択ワード線に供給される場合にワード線に生じるノイズである。従来の半導体記憶装置では、図２に示すようにＷＤＥＮ，ＡＤ，ＮＡＤがＨレベルからＬレベルに遷移すると、ＷＤＥＮ，ＡＤ，ＮＡＤのＬレベル電位が若干上昇する。これにより、ｎ１およびｎ２のように、時刻ｔ２，ｔ３，ｔ５，ｔ６付近において非選択ワード線の電位が一時的に変化する。特に、時刻ｔ５付近において、選択ワード線のリセット動作によりＷＬがＶＰＰからＶＮＢ１に変化するため、ＶＮＢ１の電位レベルがより大きく変化する。このようなＶＮＢ１の電位変動によって非選択ワード線にノイズが重畳される。
【００４１】
これに対して、本実施形態に係る半導体記憶装置では、ＶＮＢ１およびＶＮＢ２がそれぞれ異なる負電位発生回路から供給されるため、上述したノイズを抑制することができる。
【００４２】
以上のように、非選択状態のワード線１３の負電位レベルが安定するため、メモリセル１０のリーク電流が抑制されて、メモリセル１０の電荷保持特性が向上する。
【００４３】
なお、ＮＡＤ，ＡＤ，ＮＷＬのＨレベル電位はＶＰＰであり、Ｌレベル電位はＶＮＢ２であることが望ましい。その目的の一つはワード線ドライバ２０に貫通電流を流さないためである。他の目的は、ロウデコーダ３０の接地電位をＶＮＢ２とすることで、ＶＮＢ１への影響をなくし、非選択状態のワード線１３に、より安定したＶＮＢ１を供給するためである。
【００４４】
なお、本実施形態において、ＶＮＢ１およびＶＮＢ２はそれぞれ異なる負電位発生回路から出力されていればよいため、ＶＮＢ２＞ＶＮＢ１であってもよいが、ＶＮＢ２≦ＶＮＢ１であることが好ましい。ＶＮＢ１とＶＮＢ２とが等しい場合のタイミングチャートを図３に示す。図３に示すように、時刻ｔ３〜時刻ｔ５および時刻ｔ７〜時刻ｔ８において、選択されているワード線１３にＶＮＢ２が供給されていればよい。このように、ＶＮＢ１とＶＮＢ２とが等しくても、非選択のワード線１３の電位を安定させることができる。
【００４５】
また、ロウデコーダ３０はレベル変換機能を含んでいてもよい。例えば、入力振幅が接地電位ＶＳＳから低電源電位ＶＤＤまでのレベルに対して、出力振幅がＶＮＢ２からＶＰＰまでのレベルに変換を行う機能を備えた構成としてもよい。
【００４６】
また、トランジスタ２６においては、ゲート電位がＶＮＢ２、ソース電位がＶＮＢ１、ドレイン電位がＶＰＰであり、ＶＮＢ２がＶＮＢ１より高い場合はドレインーソース間電流が発生する。しかしながらＶＮＢ２＜ＶＮＢ１とすることでリーク電流はなく、ワード線１３にＨレベル電位を安定して供給することができる。
【００４７】
図４は、一実施形態に係る半導体記憶装置の構成図である。半導体記憶装置５０は、デジタル的な信号処理やマイクロコントローラー等に代表されるロジック回路ブロック５１、ＡＤ変換器、ＤＡ変換器、ＰＬＬ回路等に代表されるアナログ回路ブロック５２、およびＤＲＡＭに代表される複数のメモリブロック６０、各メモリブロック６０に負電位ＶＮＢ１を供給する１個の負電位発生回路６４を搭載しており、システムオンチップの代表的な構成となっている。メモリブロック６０には、ＶＮＢ２を供給する１個の負電位発生回路６５が設けられる。
【００４８】
メモリブロック６０は、図示しないが、マトリクス状に配置された複数のメモリセルと、複数のワード線ドライバと、複数のロウデコーダとを備えている。また、メモリブロック６０は、ＣＬＫに同期して書き込みまたは読み出し動作を完結する、いわゆるＳＲＡＭインターフェースを備えるものとする。なお、ＳＲＡＭインターフェースに限定されるものではなく、ＳＤＲＡＭインターフェース等、他のインターフェースを備えていてもよい。
【００４９】
負電位発生回路６４は、図５に示すように、基準電位発生回路７０と、電圧検知回路７１と、オシレータ回路７２と、パルス発生回路７３と、チャージポンプ回路７４とで構成することができる。
【００５０】
基準電位発生回路７０は、基準電圧ＶＲＥＦ１を発生させる。電圧検知回路７１は、ＶＲＥＦ１とＶＮＢ１とを比較し、｜ＶＲＥＦ１｜＞｜ＶＮＢ１｜のときに制御信号ＰＵＭＰＥＮ１を出力する。オシレータ回路７２は、ＰＵＭＰＥＮ１がイネーブル状態のときに、自励発振クロックＯＳＣ１を生成する。ＯＳＣ１の周期は、メモリブロック６０へのランダムアクセス周期に対して、比較的長く設定される。パルス発生回路７３は、ＯＳＣ１を受けているときに所定の周波数でパルス信号ＰＵＬＳ１を出力する。チャージポンプ回路７４は、パルス発生回路７３からＰＵＬＳ１が出力されているときにＶＮＢ１を出力する。
【００５１】
チャージポンプ回路７４は、詳細は図示しないがｎ層のＰＵＬＳ１を用いて電荷を転送する、いわゆるディクソン型のチャージポンプ回路で構成されているものとする。また、チャージポンプ回路７４が１回のポンピング動作で供給する電荷量は、ＶＮＢ１に対する電位変動を抑制するためにできるだけ少なくすることが望ましい。そうすれば、チャージポンプ回路７４の回路面積の縮小化を図ることができる。
【００５２】
ここで、ＶＮＢ１は、メモリセルの電荷保持特性を決定する重要なパラメータとなる。したがって、ＶＮＢ１には高い電圧レベル精度が要求され、ＶＮＢ１の電位変動も極力抑制する必要がある。そこで本実施形態では、ＶＮＢ１を負電位発生回路６４で生成することでＶＮＢ２による電位変動を遮断することができる。負電位発生回路６４の電流供給能力は、ワード線ドライバのリーク電流をカバーできる程度、すなわち各メモリブロック６０のリーク電流の総和以上であればよい。また、負電位発生回路６４は、瞬間的な電流消費に対応する必要がないため、応答性に対しても許容範囲が広い。したがって、負電位発生回路６４の消費電力の低減と回路面積の縮小が可能であり、半導体記憶装置５０内における配置位置の自由度を向上できる。
【００５３】
負電位発生回路６５は、パルス発生回路８３とチャージポンプ回路８４とで構成することができる。パルス発生回路８３は、ＷＤＥＮのＬ期間にパルス信号ＰＵＬＳ２を出力する。詳細は図示しないが、例えば、パルス信号ＰＵＬＳ２は、ＷＤＥＮの立下りエッジに同期した１ショットパルスを適用することもできる。チャージポンプ回路８４は、ＰＵＬＳ２を受けているときにＶＮＢ２を出力する。チャージポンプ回路８４はチャージポンプ回路７４よりも、１回当たりのポンピング動作で供給する電荷量が大きくなるように設定される。チャージポンプ回路８４は、詳細は図示しないがｎ層のＰＵＬＳ２を用いて電荷を転送する、いわゆるディクソン型のチャージポンプ回路で構成されているものとする。
【００５４】
ＶＮＢ２は、活性状態のワード線がリセットされるときに供給される。ワード線がリセットされると、メモリセルはプリチャージ状態に遷移する。ワード線のリセット動作速度はランダムアクセス周期を決定する一要因となる。ランダムアクセス周期ごとに活性状態となるワード線数は一意であり、消費される負荷電流は一定であることから、負電位発生回路６５は、ランダムアクセス周期ごとにワード線のリセットタイミングに同期して、消費電荷相当分のＶＮＢ２を供給できることが望ましい。ワード線のリセットタイミングに追随して、遅延を極力抑制するようにＶＮＢ２を供給するためには、負電位発生回路６５の電流供給能力を大きくすることや、負電位発生回路６５とワード線ドライバとの間の配線抵抗を低減する必要がある。したがって、負電位発生回路６５の電流供給能力を、負電位発生回路６４の電流供給能力よりも大きくする。また、メモリブロック６０内に負電位発生回路６５を配置することで、ＶＮＢ２が供給される各回路への供給経路を短縮でき、配線抵抗を低減することができる。これらにより、ＶＮＢ２の供給経路を最適化することができ、最適な電流供給能力および応答性を確保し、メモリブロック６０において均一な特性を得ることができる。
【００５５】
このような負電位発生回路６４，６５により、メモリブロック６０の電荷保持特性の向上および安定化と、ＶＮＢ２を供給する応答性の向上を図ることができる。なお、基準電圧発生回路７０、電圧検知回路７１、オシレータ回路７２を省略してもよい。この場合、チャージポンプ回路７４を、ランダムアクセス周期に同期したイベントドリブン方式で動作させる。これにより、各メモリブロック６０内に負電位発生回路６５を搭載しても、回路面積の増加は軽微である。
【００５６】
なお、図４の構成では、メモリブロック６０および負電位発生回路６４の個数比を４：１としたが、これに制限されるものではなく、５：１や１０：２であってもよく、メモリブロック６０のリーク電流と負電位発生回路６４の電流供給能力との関係で、任意に設定してもよい。また、メモリブロック６０および負電位発生回路６５の個数比は１：１でなくてもよく、例えば２個以上のメモリブロック６０に対して１個の負電位発生回路６５を搭載してもよい。好ましくは、負電位発生回路６４の個数は、負電位発生回路６５の個数よりも少なくする。さらには、負電位発生回路６５の電流供給能力は、対応するメモリブロック６０ごとに、規模や動作周波数等に応じて任意に設定してもよい。
【００５７】
以上、本実施形態によると、ワード線と負電位発生回路６５との間の寄生抵抗成分を低減し、負電位発生回路６５の駆動負荷を少なくすることができ、ＤＲＡＭとしての性能指標である電荷保持特性の安定化を図ることができる。
【００５８】
なお、ネガティブワード線方式を採用することで、図１に示すメモリセル１０のトランジスタ１１の基板電位ＶＢＢを比較的浅い電位に設定することができるため、図６に示すように、メモリセル１０のトランジスタ１１の基板電位としてＶＮＢ１を供給してもよい。この場合、半導体記憶装置５０においてＶＢＢを生成するための回路を省略することができ、回路面積の縮小および低消費電力化が可能となる。また、基板電位と非選択状態のワード線の電位であるＶＮＢ１との共通化がしやすくなる。このように共通化しても、メモリセル１０の基板電位は、大きな電流パスがなく十分な寄生容量成分で安定しているため、ＶＮＢ１に影響を与えることはない。
【００５９】
−負電位発生回路の変形例−
図７は、図４の負電位発生回路６５の変形例を示す構成図である。負電位発生回路６６は、基準電位発生回路８０と、電圧検知回路８１と、オシレータ回路８２と、パルス発生回路８３と、チャージポンプ回路８４で構成することができる。
【００６０】
基準電位発生回路８０は、基準電圧ＶＲＥＦ２を発生させる。電圧検知回路８１は、ＶＲＥＦ２とＶＮＢ２を比較し、｜ＶＲＥＦ２｜＞｜ＶＮＢ２｜のときに制御信号ＰＵＭＰＥＮ２を出力する。オシレータ回路８２は、自励発振クロックＯＳＣ２を生成する。パルス発生回路８３は、ＯＳＣ２、ＷＤＥＮおよびＰＵＭＰＥＮ２を受けて、ＰＵＭＰＥＮ２がイネーブル状態のとき、ＷＤＥＮの立下がりエッジに同期して、ＰＵＬＳ２を出力する。チャージポンプ回路８４は、ＰＵＬＳ２を受けてＶＮＢ２を出力する。
【００６１】
負電位発生回路６６は、オシレータ回路８２を用いて、ＷＤＥＮのＬレベル期間中に、ＯＳＣ２を複数サイクル動作させるものであるが、オシレータ回路８２を使用せずにＷＤＥＮの立下りエッジに同期してＰＵＬＳ２を発生する構成であってもよい。この場合、チャージポンプ回路７４に対して、チャージポンプ回路８４のポンピング周期を短く設定する。
【００６２】
このような構成にすることによって、消費電荷量の多いＶＮＢ２の出力周期を、ＤＲＡＭのランダムアクセス周期に正確に同期させることができ、ＶＮＢ２として必要な電荷量を供給することができる。一方、消費電荷量の少ないＶＮＢ１として、主にＭＯＳトランジスタのリーク電流特性で決定される電荷量を供給すればよいため、ＶＮＢ１の出力周期をＤＲＡＭの最小ランダムアクセス周期に対して十分長い周期に設定することができる。したがって、電圧検知回路７１の応答特性を遅くすることができ、負電位発生回路６４で消費される電流を抑制することができる。
【００６３】
図８は、別実施形態に係る半導体記憶装置の構成図である。以下、上記実施形態との相違点を説明する。なお、ロジック回路ブロック５１およびアナログ回路ブロック５２は省略する。
【００６４】
メモリブロック６０は、複数のメモリセル１０で構成されるメモリセルアレイ９０と、複数のワード線ドライバ２０およびロウデコーダ３０で構成されるワード線ドライバブロック９１と、負電位発生回路６７と、スイッチ手段９２とを備えている。負電位発生回路６４は、ＶＮＢ１を、各メモリブロック６０におけるメモリセルアレイ９０の基板電位および、ワード線ドライバブロック９１に共通に供給する。また、負電位発生回路６７は、ＶＮＢ２をワード線ドライバブロック９１に供給する。
【００６５】
スイッチ手段９２は、スイッチ制御信号ＮＲＳＴに従って制御される。具体的に、スイッチ手段９２は、半導体記憶装置５０の電源を投入してから動作を開始するまでの動作準備期間中に、負電位発生回路６４の出力端と負電位発生回路６７の出力端とを導通状態とし、動作開始後に非導通状態とする。図９に示すように、例えば、スイッチ手段９２はインバータ回路９２ａとＮＭＯＳトランジスタ９２ｂとで構成される。これにより、ＮＲＳＴがＬレベルのときにＶＮＢ１がＶＮＢ２で補完される。ＮＭＯＳトランジスタ９２ｂの十分なカットオフ特性をえるために、インバータ回路９２ａのＬレベルは、ＶＮＢ２であることが望ましい。
【００６６】
図１０は、本実施形態の負電位発生回路に係るブロック図である。負電位発生回路６７は、図４のパルス発生回路８３の代わりにパルス発生回路８５を用いている。パルス発生回路８５には、ＷＤＥＮに加え、ＮＲＳＴが入力される。
【００６７】
パルス発生回路８５は、図１１のように構成することができる。具体的に、ＯＲ回路８５ｃは、ＷＤＥＮと、ＷＤＥＮを一定時間遅延させる遅延素子８５ａの出力をインバータ回路８５ｂで反転した信号とを論理演算し、ＷＤＥＮに同期した１ショットパルス信号ＷＬＲＳＴを出力する。ＷＬＲＳＴのパルス幅は遅延素子８５ａの遅延時間で決定される。ＷＬＲＳＴと、電源投入後の一定期間にＬレベルとなるＮＲＳＴとが、各々インバータ回路８５ｄ，８５ｅを介してＯＲ回路８５ｆに入力される。ＯＲ回路８５ｆの出力信号ＰＵＭＰＥＮ３、ＯＳＣ２およびＰＵＭＰＥＮ２は、ＡＮＤ回路８５ｇに入力される。そしてＡＮＤ回路８５ｇは、ＰＵＭＰＥＮ３、ＯＳＣ２およびＰＵＭＰＥＮ２を論理演算した結果としてポンピングクロックＰＵＭＰＣＫ２を出力する。パルス生成部８５ｈは、ＰＭＵＰＣＫ２が出力されているときに、チャージポンプ回路８４を動作させるためのＰＵＬＳ２を生成する。
【００６８】
負電位発生回路６７の動作について、図１２を参照して説明する。時刻ｔ０で電源ＶＤＤが投入されると時刻ｔ１にかけてＶＤＤが徐々に上昇し、所定の電位で安定する。時刻ｔ１において、ＶＤＤがＯＮすることを受けて回路の動作が開始され、ＶＲＥＦ２とＶＮＢ２とが電圧検知回路８１で比較される。ＶＮＢ２が所定の電位に達するまでは、ＰＵＭＰＥＮ２がＨレベルとなる。またオシレータ回路８２は自励発振を行い、ＯＳＣ２を生成する。電源投入後の一定期間にＬレベルとなるＮＲＳＴがＬレベルであることを受けて、ＰＵＭＰＥＮ３はＨレベルとなる。したがって、ＡＮＤ回路８５ｇからＰＵＭＰＣＫ２が出力される。ＰＵＭＰＣＫ２が出力されているときＰＵＬＳ２が生成され、チャージポンプ動作が行われる。
【００６９】
時刻ｔ２で、ＶＮＢ２が所定のレベルに達すると、ＰＵＭＰＥＮ２はＬレベルとなる。ＰＵＭＰＥＮ２がＬレベルになったことを受けて、ＰＵＭＰＣＫ２はＬレベルに固定され、ポンピング動作が停止する。
【００７０】
時刻ｔ３でＮＲＳＴはＨレベルとなり、これを受けてＰＵＭＰＥＮ３はＬレベルとなる。時刻ｔ３が時刻ｔ２より早いタイミングである場合、ＶＮＢ２が所定のレベルに達しないまま、ＮＲＳＴがＨレベルとなり、スイッチ手段９２は遮断される。望ましくは、時刻ｔ３を時刻ｔ２よりも遅くする。
【００７１】
時刻ｔ３以降は、負電位発生回路６７の通常動作期間を示す。ＮＲＳＴはＨレベルであり、スイッチ手段９２はオフ状態である。時刻ｔ４でＷＤＥＮがＨレベルになり、時刻ｔ５でＷＤＥＮがＬレベルになるのを受けて、ＶＮＢ２が持ち上がる。電圧検知回路８１がＶＮＢ２の電位変動を検知すると、ＰＵＭＰＥＮ２がＨレベルになる。また、ＷＤＥＮの立下りエッジを受けて、ＷＬＲＳＴが生成され、ＰＵＭＰＥＮ３がＨレベルになる。ＷＬＲＳＴのパルス幅は、時刻ｔ５から時刻ｔ７までの期間と同じ幅である。
【００７２】
時刻ｔ５においてＰＵＭＰＥＮ２とＰＵＭＰＥＮ３とがともにＨレベルとなるので、ＯＳＣ２を通してＰＵＭＰＣＫ２が供給され、チャージポンプ回路８４がポンピング動作を開始する。ＶＮＢ２の電位が時刻ｔ６で所定の設定電圧ＶＲＥＦ２に達したと検知されると、ＰＵＭＰＥＮ２はＬレベルになり、ポンピング動作は停止される。
【００７３】
なお、時刻ｔ３以降の負電位発生回路６７の動作は、各メモリブロックにおいて独立に動作するものである。
【００７４】
ここで、負電位発生回路６４は、ＶＮＢ１がＶＲＥＦ１に達するまでは、常時チャージポンプ動作を繰り返すが、電流供給能力が低くかつメモリブロック６０の負荷容量が非常に大きい。そのため、負電位発生回路６４の動作だけでは、ＶＮＢ１を所定の電位レベルにするのに非常に長い時間がかかるおそれがある。本実施形態では各メモリセルアレイ９０の基板電位と各ワード線ライバブロック９１に、共通にＶＮＢ１を供給しているが、ワード線ドライバブロック９１にそれぞれ供給するようにした構成であっても、十分大きな負荷容量が接続されることになるため、時間短縮の解決にはならない。
【００７５】
そこで、上述のように、動作準備期間中に、各々の負電位発生回路６７も同時に動作させ、スイッチ手段９２を介してＶＮＢ１をＶＮＢ２で補うことによって、負電位発生回路６４の電流供給能力を格段に向上させることができる。すなわち、電源投入後からメモリブロック６０の動作開始までの待ち時間を大幅に短縮することが可能となる。なお、詳細は図示していないが、スイッチ手段９２をオンしているあいだ、ＶＲＥＦ１およびＶＲＥＦ２の電位が同一になるように設定するのが望ましい。また、このときの電位は、通常動作時の絶対値が小さい方に合わせるのが望ましい。
【００７６】
以上、本実施形態によると、動作準備期間を短縮することができる。すなわち、半導体記憶装置５０の起動が早くなる。
【産業上の利用可能性】
【００７７】
本発明に係る半導体記憶装置は、メモリセルの電荷保持特性に優れているため、各種電子機器等に有用である。
【符号の説明】
【００７８】
１０                メモリセル
１３                ワード線
２０                ワード線ドライバ
２１                放電経路（第１の放電経路）
２３                ＮＭＯＳトランジスタ（第２のスイッチ素子）
２４                ＮＭＯＳトランジスタ（第１のスイッチ素子）
２５                放電経路（第２の放電経路）
２６                ＮＭＯＳトランジスタ（スイッチ素子）
５０                半導体記憶装置
６０                メモリブロック
６４                負電位発生回路（第２の負電位発生回路）
６５，６６，６７    負電位発生回路（第１の負電位発生回路）
７０                基準電位発生回路
７１                電圧検知回路
７２                パルス発生回路
７４                チャージポンプ回路（第２のチャージポンプ回路）
８４                チャージポンプ回路（第１のチャージポンプ回路）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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