(57)【要約】【課題】不揮発性メモリを有する半導体装置の性能を向上させる。【解決手段】スプリットゲート型の不揮発性メモリのメモリゲート電極ＭＧとｐ型ウエルＰＷ１との間および制御ゲート電極ＣＧとメモリゲート電極ＭＧとの間には、絶縁膜５が形成されている。この絶縁膜５のうち、メモリゲート電極ＭＧの下面と半導体基板１の上面との間の部分は、酸化シリコン膜６ａ，６ｃと酸化シリコン膜６ａ，６ｃに挟まれた窒化シリコン膜６ｂとを有している。絶縁膜５のうち、制御ゲート電極ＣＧの側面とメモリゲート電極ＭＧの側面との間の部分は、酸化シリコン膜６ａ，６ｃと酸化シリコン膜６ａ，６ｃに挟まれた空洞ＣＡＶとを有し、窒化シリコン膜６ｂを有していない。【選択図】図２
2012069652.tif 000002
【特許請求の範囲】
【請求項１】
不揮発性メモリのメモリセルを備える半導体装置であって、
半導体基板と、
前記半導体基板の上部に形成された、前記メモリセルを構成する第１ゲート電極と、
前記半導体基板の上部に形成され、前記第１ゲート電極と隣り合い、前記メモリセルを構成する第２ゲート電極と、
前記第１ゲート電極と前記半導体基板との間に形成された第１ゲート絶縁膜と、
前記第２ゲート電極と前記半導体基板との間および前記第１ゲート電極と前記第２ゲート電極との間に形成された絶縁膜と、
を有し、
前記絶縁膜のうち、前記第２ゲート電極の下面と前記半導体基板の上面との間の第１の部分は、第１酸化シリコン膜と第２酸化シリコン膜と前記第１および第２酸化シリコン膜に挟まれた窒化シリコン膜とを有し、
前記窒化シリコン膜は、前記メモリセルの電荷蓄積部として機能し、
前記絶縁膜のうち、前記第１ゲート電極の側面と前記第２ゲート電極の側面との間の第２の部分は、前記第１酸化シリコン膜と前記第２酸化シリコン膜と前記第１および第２酸化シリコン膜に挟まれた空洞とを有し、前記窒化シリコン膜を有していないことを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記空洞の上部は、前記第１酸化シリコン膜と前記第２酸化シリコン膜とに挟まれた絶縁膜部分で塞がれていることを特徴とする半導体装置。
【請求項３】
請求項２記載の半導体装置において、
前記絶縁膜部分は、酸化シリコンからなることを特徴とする半導体装置。
【請求項４】
請求項３記載の半導体装置において、
前記窒化シリコン膜の第１の端部は、前記空洞に隣接していることを特徴とする半導体装置。
【請求項５】
請求項４記載の半導体装置において、
前記窒化シリコン膜の前記第１の端部が、前記第２ゲート電極の直下に位置していることを特徴とする半導体装置。
【請求項６】
請求項５記載の半導体装置において、
前記絶縁膜のうち、前記第１の部分と前記第２の部分との間の第３の部分は、前記窒化シリコン膜を有しておらず、前記空洞が前記第３の部分にも延在していることを特徴とする半導体装置。
【請求項７】
請求項６記載の半導体装置において、
前記窒化シリコン膜の前記第１の端部は、前記第２ゲート電極の側面の直下の位置よりも、前記第１ゲート電極から遠い側に位置し、
前記第１の部分は、前記第１酸化シリコン膜と前記窒化シリコン膜と前記第２酸化シリコン膜とが積層された第４の部分と、前記第１酸化シリコン膜と前記空洞と前記第２酸化シリコン膜とを含みかつ前記窒化シリコン膜を含んでいない第５の部分とを有し、
前記第５の部分は前記第４の部分と前記第３の部分との間に位置していることを特徴とする半導体装置。
【請求項８】
請求項６記載の半導体装置において、
前記窒化シリコン膜の前記第１の端部は、前記第２ゲート電極の側面の直下に位置し、
前記第１の部分は、前記第１酸化シリコン膜と前記窒化シリコン膜と前記第２酸化シリコン膜とが積層された積層構造を有していることを特徴とする半導体装置。
【請求項９】
請求項４記載の半導体装置において、
前記窒化シリコン膜の前記第１の端部が、前記第２ゲート電極の下面よりも低い位置で、かつ、前記第２ゲート電極の側面の直下の位置よりも前記第１ゲート電極に近い側に位置し、
前記第１の部分は、前記第１酸化シリコン膜と前記窒化シリコン膜と前記第２酸化シリコン膜とが積層された積層構造を有していることを特徴とする半導体装置。
【請求項１０】
請求項４記載の半導体装置において、
前記窒化シリコン膜の前記第１の端部が、前記第２ゲート電極の下面と同じ高さ位置に位置し、
前記絶縁膜のうち、前記第１の部分と前記第２の部分との間の第３の部分と、前記第１の部分とは、前記第１酸化シリコン膜と前記窒化シリコン膜と前記第２酸化シリコン膜とが積層された積層構造を有していることを特徴とする半導体装置。
【請求項１１】
請求項１記載の半導体装置において、
前記窒化シリコン膜にホットエレクトロンを注入することによって前記メモリセルの書込みを行い、
前記窒化シリコン膜に、ホットホールを注入することによって前記メモリセルの消去を行うことを特徴とする半導体装置。
【請求項１２】
請求項１記載の半導体装置において、
前記窒化シリコン膜にホットエレクトロンを注入することによって前記メモリセルの書込みを行い、
前記窒化シリコン膜にＦＮトンネル効果によりホールを注入することによって前記メモリセルの消去を行うことを特徴とする半導体装置。
【請求項１３】
請求項１記載の半導体装置において、
前記窒化シリコン膜にＦＮトンネル効果により電子を注入することによって前記メモリセルの書込みを行い、
前記窒化シリコン膜に、ホットホールを注入することによって前記メモリセルの消去を行うことを特徴とする半導体装置。
【請求項１４】
請求項１記載の半導体装置において、
前記窒化シリコン膜にＦＮトンネル効果により電子を注入することによって前記メモリセルの書込みを行い、
前記窒化シリコン膜にＦＮトンネル効果によりホールを注入することによって前記メモリセルの消去を行うことを特徴とする半導体装置。
【請求項１５】
不揮発性メモリのメモリセルを備える半導体装置の製造方法であって、
（ａ）半導体基板を用意する工程、
（ｂ）前記半導体基板の主面上に第１ゲート絶縁膜を介して前記メモリセルを構成する第１ゲート電極を形成する工程、
（ｃ）前記半導体基板の主面と前記第１ゲート電極の側面上に、第１酸化シリコン膜、窒化シリコン膜および第２酸化シリコン膜の積層膜からなる絶縁膜を形成する工程、
（ｄ）前記絶縁膜上に、前記第１ゲート電極と前記絶縁膜を介して隣り合い、前記メモリセルを構成する第２ゲート電極を形成する工程、
（ｅ）前記第２ゲート電極で覆われていない部分の前記絶縁膜を除去する工程、
（ｆ）前記（ｅ）工程後、前記第２ゲート電極の側壁であって、前記第１ゲート電極に隣接する側とは反対側の側壁上に、側壁絶縁膜を形成する工程、
（ｇ）前記（ｆ）工程後、前記絶縁膜のうち、前記第１ゲート電極の側面と前記第２ゲート電極の側面との間の部分の前記窒化シリコン膜を除去して空洞を形成する工程、
を有することを特徴とする半導体装置の製造方法。
【請求項１６】
請求項１５記載の半導体装置の製造方法において、
前記（ｇ）工程では、ウェットエッチングにより前記窒化シリコン膜を除去することを特徴とする半導体装置の製造方法。
【請求項１７】
請求項１６記載の半導体装置の製造方法において、
前記（ｆ）工程の後、前記絶縁膜における前記第２ゲート電極と前記半導体基板とで挟まれた側の端部は、前記側壁絶縁膜で覆われて、露出していないことを特徴とする半導体装置の製造方法。
【請求項１８】
請求項１７記載の半導体装置の製造方法において、
前記（ｇ）工程では、前記絶縁膜における前記第１ゲート電極の上部と前記第２ゲート電極の上部とで挟まれた上端部側から前記窒化シリコン膜のエッチングが進行することを特徴とする半導体装置の製造方法。
【請求項１９】
請求項１８記載の半導体装置の製造方法において、
前記（ｇ）工程後に、
（ｈ）前記半導体基板上に、前記第１および第２ゲート電極を覆うように、第１絶縁膜を形成する工程、
（ｉ）前記（ｈ）工程後、前記第１絶縁膜を異方性エッチングして、前記第１および第２ゲート電極の互いに隣接する側とは反対側の側壁上にサイドウォールスペーサを形成する工程、
を更に有し、
前記（ｉ）工程後、前記空洞の上部に、前記第１絶縁膜の一部が残存することを特徴とする半導体装置の製造方法。
【請求項２０】
請求項１９記載の半導体装置の製造方法において、
前記（ｅ）工程で除去されずに前記第２ゲート電極と前記半導体基板との間に残存する前記窒化シリコン膜は、前記メモリセルの電荷蓄積部として機能することを特徴とする半導体装置の製造方法。
【請求項２１】
請求項２０記載の半導体装置の製造方法において、
前記（ｇ）工程では、
前記空洞に隣接する前記窒化シリコン膜の端部が、記第２ゲート電極の下面と同じ高さ位置か、それよりも低い位置になるまで、前記窒化シリコン膜のエッチングを行うことを特徴とする半導体装置の製造方法。
【請求項２２】
請求項２０記載の半導体装置の製造方法において、
前記（ｇ）工程では、
前記空洞に隣接する前記窒化シリコン膜の端部が、前記第２ゲート電極の直下の位置になるまで、前記窒化シリコン膜のエッチングを行うことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、特に、不揮発性メモリを有する半導体装置およびその製造方法に適用して有効な技術に関する。
【背景技術】
【０００２】
電気的に書込・消去が可能な不揮発性半導体記憶装置として、ＥＥＰＲＯＭ（Electrically Erasable and Programmable Read Only Memory）が広く使用されている。現在広く用いられているフラッシュメモリに代表されるこれらの記憶装置（メモリ）は、ＭＩＳＦＥＴのゲート電極下に、酸化膜で囲まれた導電性の浮遊ゲート電極やトラップ性絶縁膜を有しており、浮遊ゲートやトラップ性絶縁膜での電荷蓄積状態を記憶情報とし、それをトランジスタの閾値として読み出すものである。このトラップ性絶縁膜とは、電荷の蓄積可能な絶縁膜をいい、一例として、窒化シリコン膜などがあげられる。このような電荷蓄積領域への電荷の注入・放出によってＭＩＳＦＥＴのしきい値をシフトさせ記憶素子として動作させる。このフラッシュメモリとしては、ＭＯＮＯＳ（Metal-Oxide-Nitride-Oxide-Semiconductor）膜を用いたスプリットゲート型セルがある。かかるメモリにおいては、電荷蓄積領域として窒化シリコン膜を用いることで、導電性の浮遊ゲート膜と比べ、離散的に電荷を蓄積するためにデータ保持の信頼性に優れ、また、データ保持の信頼性に優れているために窒化シリコン膜上下の酸化膜を薄膜化でき、書込み・消去動作の低電圧化が可能である、等の利点を有する。
【０００３】
特開２００５−２５９８４３号公報（特許文献１）、特開２００９−２１２３９９号公報（特許文献２）、特開２００６−４１２２７号公報（特許文献３）および特開２００７−３２４１８８号公報（特許文献４）には、ＭＯＮＯＳ型不揮発性メモリに関する技術が記載されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００５−２５９８４３号公報
【特許文献２】特開２００９−２１２３９９号公報
【特許文献３】特開２００６−４１２２７号公報
【特許文献４】特開２００７−３２４１８８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明者の検討によれば、次のことが分かった。
【０００６】
スプリットゲート型の不揮発性メモリには、積層ゲート絶縁膜が形成され、不揮発性メモリの制御ゲート電極とメモリゲート電極とは、この積層ゲート絶縁膜を介して隣接している。近年、上記不揮発性メモリにおいて、隣接するゲート電極間の耐圧を向上させることや、積層ゲート絶縁膜の信頼性を確保することや、電気的性能を向上させることなどが望まれている。
【０００７】
本発明の目的は、半導体装置の電気的性能を向上できる技術を提供することにある。また、本発明のその他の目的は、半導体装置の信頼性を向上できる技術を提供することである。また、本発明のその他の目的は、半導体装置の電気的性能を向上できる技術を提供し、かつ、半導体装置の信頼性を向上できる技術を提供することである。
【０００８】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００９】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１０】
代表的な実施の形態による半導体装置は、不揮発性メモリのメモリセルを備える半導体装置であって、半導体基板の上部にゲート絶縁膜を介して形成された第１ゲート電極と、前記半導体基板の上部に形成されて前記第１ゲート電極と隣り合う第２ゲート電極と、前記第１ゲート電極と前記半導体基板との間および前記第１ゲート電極と前記第２ゲート電極との間に形成された絶縁膜とを有している。前記絶縁膜のうち、前記第２ゲート電極の下面と前記半導体基板の上面との間の第１の部分は、第１酸化シリコン膜と第２酸化シリコン膜と前記第１および第２酸化シリコン膜に挟まれた窒化シリコン膜とを有し、前記窒化シリコン膜は、メモリセルの電荷蓄積部として機能する。前記絶縁膜のうち、前記第１ゲート電極の側面と前記第２ゲート電極の側面との間の第２の部分は、前記第１酸化シリコン膜と前記第２酸化シリコン膜と前記第１および第２酸化シリコン膜に挟まれた空洞とを有し、前記窒化シリコン膜を有していない。
【００１１】
また、代表的な実施の形態による半導体装置の製造方法は、不揮発性メモリのメモリセルを備える半導体装置の製造方法であって、（ａ）半導体基板を用意する工程、（ｂ）前記半導体基板の主面上に第１ゲート絶縁膜を介して前記メモリセルを構成する第１ゲート電極を形成する工程を有している。更に、（ｃ）前記半導体基板の主面と前記第１ゲート電極の側面上に、第１酸化シリコン膜、窒化シリコン膜および第２酸化シリコン膜の積層膜からなる絶縁膜を形成する工程、（ｄ）前記絶縁膜上に、前記第１ゲート電極と前記絶縁膜を介して隣り合い、前記メモリセルを構成する第２ゲート電極を形成する工程、（ｅ）前記第２ゲート電極で覆われていない部分の前記絶縁膜を除去する工程を有している。更に、（ｆ）前記（ｅ）工程後、前記第２ゲート電極の側壁であって、前記第１ゲート電極に隣接する側とは反対側の側壁上に、側壁絶縁膜を形成する工程、（ｇ）前記（ｆ）工程後、前記絶縁膜のうち、前記第１ゲート電極の側面と前記第２ゲート電極の側面との間の部分の前記窒化シリコン膜を除去して空洞を形成する工程を有している。
【発明の効果】
【００１２】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１３】
代表的な実施の形態によれば、半導体装置の電気的性能を向上させることができる。また、半導体装置の信頼性を向上させることができる。また、電気的性能を向上させることができ、かつ、半導体装置の信頼性を向上させることができる。
【図面の簡単な説明】
【００１４】
【図１】本発明の一実施の形態である半導体装置の要部断面図である。
【図２】図１の一部を拡大した部分拡大断面図である。
【図３】メモリセルの等価回路図である。
【図４】「書込」、「消去」および「読出」時における選択メモリセルの各部位への電圧の印加条件の一例を示す表である。
【図５】本発明の一実施の形態である半導体装置の製造工程の一部を示すプロセスフロー図である。
【図６】本発明の一実施の形態の半導体装置の製造工程中の要部断面図である。
【図７】図６に続く半導体装置の製造工程中の要部断面図である。
【図８】図７に続く半導体装置の製造工程中の要部断面図である。
【図９】図８に続く半導体装置の製造工程中の要部断面図である。
【図１０】図９に続く半導体装置の製造工程中の要部断面図である。
【図１１】図１０に続く半導体装置の製造工程中の要部断面図である。
【図１２】図１１に続く半導体装置の製造工程中の要部断面図である。
【図１３】図１２に続く半導体装置の製造工程中の要部断面図である。
【図１４】図１３に続く半導体装置の製造工程中の要部断面図である。
【図１５】図１４に続く半導体装置の製造工程中の要部断面図である。
【図１６】図１５の部分拡大断面図である。
【図１７】図１５に続く半導体装置の製造工程中の要部断面図である。
【図１８】図１７に続く半導体装置の製造工程中の要部断面図である。
【図１９】図１８の部分拡大断面図である。
【図２０】図１８に続く半導体装置の製造工程中の要部断面図である。
【図２１】図２０に続く半導体装置の製造工程中の要部断面図である。
【図２２】図２１の部分拡大断面図である。
【図２３】図２１に続く半導体装置の製造工程中の要部断面図である。
【図２４】図２３の部分拡大断面図である。
【図２５】図２３に続く半導体装置の製造工程中の要部断面図である。
【図２６】図２５の部分拡大断面図である。
【図２７】図２５に続く半導体装置の製造工程中の要部断面図である。
【図２８】図２７に続く半導体装置の製造工程中の要部断面図である。
【図２９】図２８に続く半導体装置の製造工程中の要部断面図である。
【図３０】図２９に続く半導体装置の製造工程中の要部断面図である。
【図３１】図３０に続く半導体装置の製造工程中の要部断面図である。
【図３２】図３１に続く半導体装置の製造工程中の要部断面図である。
【図３３】比較例の半導体装置の要部断面図である。
【図３４】図３３の一部を拡大した部分拡大断面図である。
【図３５】本発明の一実施の形態である半導体装置の説明図である。
【図３６】空洞と窒化シリコン膜の形成領域を説明するための説明図である。
【図３７】空洞と窒化シリコン膜の形成領域を説明するための説明図である。
【図３８】空洞と窒化シリコン膜の形成領域を説明するための説明図である。
【図３９】空洞と窒化シリコン膜の形成領域を説明するための説明図である。
【図４０】空洞と窒化シリコン膜の形成領域を説明するための説明図である。
【図４１】本発明の他の実施の形態である半導体装置の要部断面図である。
【図４２】図４１の一部を拡大した部分拡大断面図である。
【図４３】本発明の他の実施の形態の半導体装置の製造工程中の要部断面図である。
【図４４】本発明の他の実施の形態の半導体装置の製造工程中の要部断面図である。
【図４５】本発明の他の実施の形態の半導体装置の製造工程中の要部断面図である。
【図４６】本発明の他の実施の形態の半導体装置の製造工程中の要部断面図である。
【図４７】本発明の他の実施の形態の半導体装置の製造工程中の要部断面図である。
【図４８】本発明の他の実施の形態の半導体装置の製造工程中の要部断面図である。
【図４９】本発明の他の実施の形態の半導体装置の製造工程中の要部断面図である。
【発明を実施するための形態】
【００１５】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００１６】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【００１７】
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
【００１８】
（実施の形態１）
本発明は、不揮発性メモリ（不揮発性記憶素子、フラッシュメモリ、不揮発性半導体記憶装置）を備えた半導体装置であり、不揮発性メモリは、主として電荷蓄積部にトラップ性絶縁膜（電荷を蓄積可能な絶縁膜）を用いたものである。以下の実施の形態では、不揮発性メモリは、ｎチャネル型ＭＩＳＦＥＴ（ＭＩＳＦＥＴ：Metal Insulator Semiconductor Field Effect Transistor）を基本としトラップ性絶縁膜を用いたメモリセルをもとに説明を行う。また、以下の実施の形態での極性（書込・消去・読出時の印加電圧の極性やキャリアの極性）は、ｎチャネル型ＭＩＳＦＥＴを基本としたメモリセルの場合の動作を説明するためのものであり、ｐチャネル型ＭＩＳＦＥＴを基本とする場合は、印加電位やキャリアの導電型等の全ての極性を反転させることで、原理的には同じ動作を得ることができる。
【００１９】
本実施の形態の半導体装置およびその製造方法を図面を参照して説明する。
【００２０】
図１は、本実施の形態の半導体装置の要部断面図である。本実施の形態の半導体装置は、不揮発性メモリを備えた半導体装置であり、図１には、不揮発性メモリのメモリセル領域の要部断面図が示されている。図２は、本実施の形態の半導体装置におけるメモリセルＭＣの部分拡大断面図（要部断面図）であり、図１の一部が拡大して示してある。図３は、メモリセルＭＣの等価回路図である。なお、図２は、理解を簡単にするために、図１の構造のうち、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、絶縁膜３，５および側壁絶縁膜ＳＷ１と、それらの直下の基板領域（ｐ型ウエルＰＷ１を構成する半導体基板１の一部）のみが図示されている。
【００２１】
図１に示されるように、例えば１〜１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコンなどからなる半導体基板（半導体ウエハ）１には、素子を分離するための素子分離領域（後述の素子分離領域２に対応するが、ここでは図示されていない）が形成されており、この素子分離領域で分離（規定）された活性領域に、ｐ型ウエルＰＷ１が形成されている。メモリセル領域のｐ型ウエルＰＷ１には、図１に示されるようなメモリトランジスタおよび制御トランジスタ（選択トランジスタ）からなる不揮発性メモリのメモリセルＭＣが形成されている。各メモリセル領域には複数のメモリセルＭＣがアレイ状に形成されており、各メモリセル領域は、素子分離領域によって他の領域から電気的に分離されている。
【００２２】
図１〜図３に示されるように、本実施の形態の半導体装置における不揮発性メモリのメモリセルＭＣは、スプリットゲート型のメモリセルであり、制御ゲート電極（選択ゲート電極）ＣＧを有する制御トランジスタ（選択トランジスタ）とメモリゲート電極（メモリ用ゲート電極）ＭＧを有するメモリトランジスタとの２つのＭＩＳＦＥＴを接続したものである。
【００２３】
ここで、電荷蓄積部（電荷蓄積層）を含むゲート絶縁膜およびメモリゲート電極ＭＧを備えるＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）をメモリトランジスタ（記憶用トランジスタ）といい、また、ゲート絶縁膜および制御ゲート電極ＣＧを備えるＭＩＳＦＥＴを制御トランジスタ（選択トランジスタ、メモリセル選択用トランジスタ）という。従って、メモリゲート電極ＭＧは、メモリトランジスタのゲート電極であり、制御ゲート電極ＣＧは、制御トランジスタのゲート電極であり、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧは、不揮発性メモリ（のメモリセル）を構成するゲート電極である。
【００２４】
以下に、メモリセルＭＣの構成を具体的に説明する。
【００２５】
図１および図２に示されるように、不揮発性メモリのメモリセルＭＣは、半導体基板１のｐ型ウエルＰＷ１中に形成されたソースおよびドレイン用のｎ型の半導体領域ＭＳ，ＭＤと、半導体基板１（ｐ型ウエルＰＷ１）の上部に形成された制御ゲート電極ＣＧと、半導体基板１（ｐ型ウエルＰＷ１）の上部に形成されて制御ゲート電極ＣＧと隣合うメモリゲート電極ＭＧとを有している。そして、不揮発性メモリのメモリセルＭＣは、更に、制御ゲート電極ＣＧおよび半導体基板１（ｐ型ウエルＰＷ１）間に形成された絶縁膜（ゲート絶縁膜）３と、メモリゲート電極ＭＧおよび半導体基板１（ｐ型ウエルＰＷ１）間とメモリゲート電極ＭＧおよび制御ゲート電極ＣＧ間とに形成された絶縁膜５とを有している。
【００２６】
制御ゲート電極ＣＧおよびメモリゲート電極ＭＧは、それらの対向側面（側壁）の間に絶縁膜５を介した状態で、半導体基板１の主面に沿って延在し、並んで配置されている。制御ゲート電極ＣＧおよびメモリゲート電極ＭＧの延在方向は、図１の紙面に垂直な方向である。制御ゲート電極ＣＧおよびメモリゲート電極ＭＧは、半導体領域ＭＤおよび半導体領域ＭＳ間の半導体基板１（ｐ型ウエルＰＷ１）の上部に絶縁膜３，５を介して（但し、制御ゲート電極ＣＧは絶縁膜３を介し、メモリゲート電極ＭＧは絶縁膜５を介して）形成されており、半導体領域ＭＳ側にメモリゲート電極ＭＧが位置し、半導体領域ＭＤ側に制御ゲート電極ＣＧが位置している。
【００２７】
制御ゲート電極ＣＧとメモリゲート電極ＭＧとは、間に絶縁膜５を介在して互いに隣り合っており、メモリゲート電極ＭＧは、制御ゲート電極ＣＧの側壁上に絶縁膜５を介してサイドウォールスペーサ状に形成されている。また、絶縁膜５は、メモリゲート電極ＭＧと半導体基板１（ｐ型ウエルＰＷ１）の間の領域と、メモリゲート電極ＭＧと制御ゲート電極ＣＧの間の領域の、両領域にわたって延在している。
【００２８】
制御ゲート電極ＣＧと半導体基板１（ｐ型ウエルＰＷ１）の間に形成された絶縁膜３（すなわち制御ゲート電極ＣＧの下の絶縁膜３）が、制御トランジスタのゲート絶縁膜として機能し、メモリゲート電極ＭＧと半導体基板１（ｐ型ウエルＰＷ１）の間の絶縁膜５（すなわちメモリゲート電極ＭＧの下の絶縁膜５）が、メモリトランジスタのゲート絶縁膜（内部に電荷蓄積部を有するゲート絶縁膜）として機能する。
【００２９】
絶縁膜３は、例えば酸化シリコン膜または酸窒化シリコン膜などにより形成することができる。また、絶縁膜３は、上述の酸化シリコン膜または酸窒化シリコン膜など以外にも、酸化ハフニウム膜、酸化アルミニウム膜（アルミナ）または酸化タンタル膜など、窒化シリコン膜よりも高い誘電率を有する金属酸化膜を使用してもよい。
【００３０】
絶縁膜５は、メモリゲート電極ＭＧと半導体基板１（ｐ型ウエルＰＷ１）の間の領域と、メモリゲート電極ＭＧと制御ゲート電極ＣＧの間の領域の、両領域にわたって延在しているが、メモリゲート電極ＭＧと半導体基板１（ｐ型ウエルＰＷ１）の間の領域と、メモリゲート電極ＭＧと制御ゲート電極ＣＧの間の領域とで、絶縁膜５の構成（構造）が異なっている。
【００３１】
すなわち、絶縁膜５は、酸化シリコン膜（酸化シリコン層）６ａと、酸化シリコン膜６ａ上の窒化シリコン膜（窒化シリコン層、電荷蓄積層）６ｂと、窒化シリコン膜６ｂ上の酸化シリコン膜（酸化シリコン層）６ｃとの積層構造を有している領域と、酸化シリコン膜６ａ，６ｃは有しているが、酸化シリコン膜６ａ，６ｃ間に窒化シリコン膜６ｂが無く、代わりに空洞ＣＡＶが存在している領域とを有している。詳細は後述するが、絶縁膜５は、その形成時には、酸化シリコン膜６ａと酸化シリコン膜６ａ上の窒化シリコン膜６ｂと窒化シリコン膜６ｂ上の酸化シリコン膜６ｃとの積層膜として形成されていたものが、その後に窒化シリコン膜６ｂの一部を除去することで、窒化シリコン膜６ｂが除去された部分が空洞ＣＡＶとなったものである。従って、絶縁膜５は、窒化シリコン膜６ｂを有している領域（すなわち酸化シリコン膜６ａと窒化シリコン膜６ｂと酸化シリコン膜６ｃとの積層膜となっている領域）には、空洞ＣＡＶが無く、一方、酸化シリコン膜６ａ，６ｃ間に空洞ＣＡＶが形成されている領域には、窒化シリコン膜６ｂが無い状態となっている。このため、空洞ＣＡＶと窒化シリコン膜６ｂとは互いに隣接しており、窒化シリコン膜６ｂの端部が、空洞ＣＡＶに隣接して空洞ＣＡＶの内壁の一部を形成している。また、窒化シリコン膜６ｂが除去された部分が空洞ＣＡＶとなっているため、空洞ＣＡＶの厚みと窒化シリコン膜６ｂの厚みとは、ほぼ同じである。ここで、空洞ＣＡＶの厚みは、空洞ＣＡＶを挟む酸化シリコン膜６ａ，６ｃの厚み方向に平行な方向の厚み（寸法）に対応する。また、絶縁膜５全体にわたって、酸化シリコン膜６ａは一体的に形成されており、また、絶縁膜５全体にわたって、酸化シリコン膜６ｃは一体的に形成されている。
【００３２】
メモリゲート電極ＭＧと半導体基板１（ｐ型ウエルＰＷ１）との間に位置する部分の絶縁膜５は、メモリトランジスタのゲート絶縁膜として機能する。一方、メモリゲート電極ＭＧと制御ゲート電極ＣＧとの間に位置する部分の絶縁膜５は、メモリゲート電極ＭＧと制御ゲート電極ＣＧとの間を絶縁（電気的に分離）するための絶縁膜として機能する。
【００３３】
メモリトランジスタのゲート絶縁膜は、電荷蓄積部を有するが、この電荷蓄積部となるのが窒化シリコン膜６ｂである。すなわち、絶縁膜５において、窒化シリコン膜６ｂは、電荷を蓄積するための絶縁膜であり、電荷蓄積層（電荷蓄積部）として機能する。つまり、窒化シリコン膜６ｂは、絶縁膜５中に形成されたトラップ性絶縁膜である。このため、絶縁膜５のうち、酸化シリコン膜６ａと窒化シリコン膜６ｂと酸化シリコン膜６ｃとの積層膜となっている部分は、内部に電荷蓄積部（電荷蓄積層、ここでは窒化シリコン膜６ｂ）を有する絶縁膜とみなすことができる。窒化シリコン膜６ｂの上下に位置する酸化シリコン膜６ｃおよび酸化シリコン膜６ａは、電荷ブロック層（電荷ブロック膜、電荷閉じ込め層）として機能することができる。窒化シリコン膜６ｂを酸化シリコン膜６ｃおよび酸化シリコン膜６ａで挟んだ構造とすることで、窒化シリコン膜６ｂへの電荷の蓄積が可能となる。
【００３４】
本実施の形態では、メモリゲート電極ＭＧと半導体基板１（ｐ型ウエルＰＷ１）の間に位置する部分の絶縁膜５が、酸化シリコン膜６ａ，６ｃに挟まれた窒化シリコン膜６ｂを有し、この窒化シリコン膜６ｂが電荷蓄積部として機能し、一方、メモリゲート電極ＭＧと制御ゲート電極ＣＧの間に位置する部分の絶縁膜５が空洞ＣＡＶを有するようにしている。すなわち、絶縁膜５のうち、メモリゲート電極ＭＧの下面と半導体基板１（ｐ型ウエルＰＷ１）の上面との間の部分は、酸化シリコン膜６ａ，６ｃと酸化シリコン膜６ａ，６ｃに挟まれた窒化シリコン膜とを有し、絶縁膜５のうち、制御ゲート電極ＣＧの側面とメモリゲート電極ＭＧの側面との間の部分は、酸化シリコン膜６ａ，６ｃと酸化シリコン膜６ａ，６ｃに挟まれた空洞ＣＡＶとを有し、窒化シリコン膜６ｂを有さないようにしている。
【００３５】
このように、メモリゲート電極ＭＧと半導体基板１（ｐ型ウエルＰＷ１）の間に位置する部分の絶縁膜５は、主として、酸化シリコン膜６ａと窒化シリコン膜６ｂと酸化シリコン膜６ｃとの積層構造を有し、一方、メモリゲート電極ＭＧと制御ゲート電極ＣＧの間に位置する部分の絶縁膜５は、主として、酸化シリコン膜６ａおよび酸化シリコン膜６ｃと、酸化シリコン膜６ａ，６ｃ間の空洞ＣＡＶとで構成されている。
【００３６】
絶縁膜５をこのような構成とした理由については、後でより詳細に説明する。
【００３７】
空洞ＣＡＶの上部は、酸化シリコン膜６ａと酸化シリコン膜６ｃとによって挟まれた絶縁膜部分（絶縁体部分）１０ａによって塞がれている状態（蓋をされた状態）となっている。この絶縁膜部分１０ａは、詳細は後述するが、サイドウォールスペーサＳＷ２を形成するための絶縁膜（後述の絶縁膜１０に対応）の一部によって形成されており、絶縁体（サイドウォールスペーサＳＷ２の少なくとも一部と同種の絶縁体材料）からなるが、好ましくは酸化シリコンからなる。従って、空洞ＣＡＶは、酸化シリコン膜６ａ，６ｃ、窒化シリコン膜６ｂおよび絶縁膜部分１０ａによって囲まれており、酸化シリコン膜６ａ，６ｃ、窒化シリコン膜６ｂおよび絶縁膜部分１０ａによって空洞ＣＡＶの内壁が形成されている。
【００３８】
半導体領域ＭＳは、ソース領域またはドレイン領域の一方として機能する半導体領域であり、半導体領域ＭＤは、ソース領域またはドレイン領域の他方として機能する半導体領域である。ここでは、半導体領域ＭＳはソース領域として機能する半導体領域、半導体領域ＭＤはドレイン領域として機能する半導体領域である。半導体領域ＭＳ，ＭＤは、ｎ型の不純物が導入された半導体領域（ｎ型不純物拡散層）よりなり、それぞれＬＤＤ（lightly doped drain）構造を備えている。すなわち、ソース用の半導体領域ＭＳは、ｎ−型半導体領域（エクステンション領域）９ａと、ｎ−型半導体領域９ａよりも高い不純物濃度を有するｎ＋型半導体領域（ソース領域）１１ａとを有し、ドレイン用の半導体領域ＭＤは、ｎ−型半導体領域（エクステンション領域）９ｂと、ｎ−型半導体領域９ｂよりも高い不純物濃度を有するｎ＋型半導体領域（ドレイン領域）１１ｂとを有している。ｎ＋型半導体領域１１ａは、ｎ−型半導体領域９ａよりも接合深さが深くかつ不純物濃度が高く、また、ｎ＋型半導体領域１１ｂは、ｎ−型半導体領域９ｂよりも接合深さが深くかつ不純物濃度が高い。
【００３９】
メモリゲート電極ＭＧおよび制御ゲート電極ＣＧの側壁（互いに隣接していない側の側壁）上には、絶縁体（絶縁膜）からなる側壁絶縁膜（サイドウォール、側壁スペーサ、サイドウォールスペーサ、オフセットスペーサ）ＳＷ１が形成されている。更に、メモリゲート電極ＭＧおよび制御ゲート電極ＣＧの側壁（互いに隣接していない側の側壁）上には、この側壁絶縁膜ＳＷ１を介して、絶縁体（絶縁膜）からなるサイドウォールスペーサ（サイドウォール、側壁スペーサ、側壁絶縁膜）ＳＷ２が形成されている。すなわち、絶縁膜５を介して制御ゲート電極ＣＧに隣接する側とは逆側のメモリゲート電極ＭＧの側壁（側面）上と、絶縁膜５を介してメモリゲート電極ＭＧに隣接する側とは逆側の制御ゲート電極ＣＧの側壁（側面）上とに、側壁絶縁膜ＳＷ１およびサイドウォールスペーサＳＷ２が形成されており、メモリゲート電極ＭＧおよび制御ゲート電極ＣＧに近い側に側壁絶縁膜ＳＷ１が、遠い側にサイドウォールスペーサＳＷ２が配置されている。
【００４０】
ソース部のｎ−型半導体領域９ａはメモリゲート電極ＭＧの側壁上の側壁絶縁膜ＳＷ１に対して自己整合的に形成され、ｎ＋型半導体領域１１ａはメモリゲート電極ＭＧの側壁上に側壁絶縁膜ＳＷ１を介して形成されたサイドウォールスペーサＳＷ２に対して自己整合的に形成されている。このため、低濃度のｎ−型半導体領域９ａはメモリゲート電極ＭＧの側壁上のサイドウォールスペーサＳＷ２の下に形成され、高濃度のｎ＋型半導体領域１１ａは低濃度のｎ−型半導体領域９ａの外側に形成されている。従って、低濃度のｎ−型半導体領域９ａはメモリトランジスタのチャネル領域に隣接するように形成され、高濃度のｎ＋型半導体領域１１ａは低濃度のｎ−型半導体領域９ａに接し、メモリトランジスタのチャネル領域からｎ−型半導体領域９ａの分だけ離間するように形成されている。
【００４１】
ドレイン部のｎ−型半導体領域９ｂは制御ゲート電極ＣＧの側壁上の側壁絶縁膜ＳＷ１に対して自己整合的に形成され、ｎ＋型半導体領域１１ｂは制御ゲート電極ＣＧの側壁上に側壁絶縁膜ＳＷ１を介して形成されたサイドウォールスペーサＳＷ２に対して自己整合的に形成されている。このため、低濃度のｎ−型半導体領域９ｂは制御ゲート電極ＣＧの側壁上のサイドウォールスペーサＳＷ２の下に形成され、高濃度のｎ＋型半導体領域１１ｂは低濃度のｎ−型半導体領域９ｂの外側に形成されている。従って、低濃度のｎ−型半導体領域９ｂは制御トランジスタのチャネル領域に隣接するように形成され、高濃度のｎ＋型半導体領域１１ｂは低濃度のｎ−型半導体領域９ｂに接し、制御トランジスタのチャネル領域からｎ−型半導体領域９ｂの分だけ離間するように形成されている。
【００４２】
メモリゲート電極ＭＧ下の絶縁膜５の下にメモリトランジスタのチャネル領域が形成され、制御ゲート電極ＣＧ下の絶縁膜３の下に制御トランジスタのチャネル領域が形成される。制御ゲート電極ＣＧ下の絶縁膜３の下の制御トランジスタのチャネル形成領域には、制御トランジスタのしきい値調整用の半導体領域（ｐ型半導体領域またはｎ型半導体領域）が必要に応じて形成され、メモリゲート電極ＭＧ下の絶縁膜５の下のメモリトランジスタのチャネル形成領域には、メモリトランジスタのしきい値調整用の半導体領域（ｐ型半導体領域またはｎ型半導体領域）が必要に応じて形成されている。
【００４３】
制御ゲート電極ＣＧは導電体（導電体膜）からなるが、好ましくはｎ型ポリシリコン膜（ｎ型不純物を導入した多結晶シリコン膜、ドープトポリシリコン膜）のようなシリコン膜４ｎからなる。シリコン膜４ｎは、好ましくはｎ型のシリコン膜であり、ｎ型不純物が導入されて低抵抗率とされている。具体的には、制御ゲート電極ＣＧは、パターニングされたシリコン膜４ｎからなる。
【００４４】
メモリゲート電極ＭＧは導電体（導電体膜）からなるが、好ましくはシリコン膜７ｎからなる。シリコン膜７ｎは、好ましくはｎ型のシリコン膜であり、ｎ型不純物が導入されて低抵抗率とされている。シリコン膜７ｎは、より好ましくは、ｎ型ポリシリコン膜（ｎ型不純物を導入した多結晶シリコン膜、ドープトポリシリコン膜）である。メモリゲート電極ＭＧは、後述するように、半導体基板１上に制御ゲート電極ＣＧを覆うように形成したシリコン膜７ｎを異方性エッチングし、制御ゲート電極ＣＧの側壁上に絶縁膜５を介してこのシリコン膜７ｎを残存させることにより形成されている。このため、メモリゲート電極ＭＧは、制御ゲート電極ＣＧの側壁上に絶縁膜５を介してサイドウォールスペーサ状に形成されている。
【００４５】
メモリゲート電極ＭＧ（を構成するシリコン膜７ｎ）の上部（上面）と制御ゲート電極ＣＧ（を構成するシリコン膜４ｎ）の上部（上面）とｎ＋型半導体領域１１ａ，１１ｂの上部（上面、表面）には、サリサイド（Salicide：Self Aligned Silicide）技術などにより、金属シリサイド層（金属シリサイド膜）１３が形成されている。金属シリサイド層１３は、例えばコバルトシリサイド層またはニッケルシリサイド層などからなる。金属シリサイド層１３により、拡散抵抗やコンタクト抵抗を低抵抗化することができる。制御ゲート電極ＣＧを構成するシリコン膜４ｎと、その上部の金属シリサイド層１３とを合わせたものを、制御電極ＣＧとみなすこともでき、また、メモリゲート電極ＭＧを構成するシリコン膜７ｎと、その上部の金属シリサイド層１３とを合わせたものを、メモリゲート電極ＭＧとみなすこともできる。また、メモリゲート電極ＭＧと制御ゲート電極ＣＧとの間のショートをできるだけ防止するという観点から、メモリゲート電極ＭＧと制御ゲート電極ＣＧの一方または両方の上部に金属シリサイド層１３を形成しない場合もあり得る。
【００４６】
半導体基板１上には、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、側壁絶縁膜ＳＷ１およびサイドウォールスペーサＳＷ２を覆うように、絶縁膜１４と絶縁膜１４上の絶縁膜１５とが形成されている。絶縁膜１４は、絶縁膜１５よりも薄く、好ましくは窒化シリコン膜からなる。絶縁膜１５は、絶縁膜１４よりも厚く、好ましくは酸化シリコン膜からなる。後述するように、絶縁膜１４，１５にコンタクトホールＣＮＴが形成され、コンタクトホールＣＮＴにプラグＰＧが埋め込まれ、プラグＰＧが埋め込まれた絶縁膜１５上に配線Ｍ１などが形成されているが、図１および図２では図示を省略している。なお、絶縁膜１５は、層間絶縁膜として機能し、絶縁膜１４は、絶縁膜１５に後述のコンタクトホールＣＮＴを形成する際のエッチングストッパ膜として機能することができる。
【００４７】
図４は、本実施の形態の「書込」、「消去」および「読出」時における選択メモリセルの各部位への電圧の印加条件の一例を示す表である。図４の表には、「書込」、「消去」および「読出」時のそれぞれにおいて、図１および図２に示されるようなメモリセル（選択メモリセル）のメモリゲート電極ＭＧに印加する電圧Ｖｍｇ、ソース領域（半導体領域ＭＳ）に印加する電圧Ｖｓ、制御ゲート電極ＣＧに印加する電圧Ｖｃｇ、ドレイン領域（半導体領域ＭＤ）に印加する電圧Ｖｄ、およびｐ型ウエルＰＷ１に印加されるベース電圧Ｖｂが記載されている。なお、図４の表に示したものは電圧の印加条件の好適な一例であり、これに限定されるものではなく、必要に応じて種々変更可能である。また、本実施の形態では、メモリトランジスタの絶縁膜５中の電荷蓄積部（電荷蓄積層）である窒化シリコン膜６ｂへの電子の注入を「書込」、ホール（hole：正孔）の注入を「消去」と定義する。
【００４８】
なお、図４の表において、Ａの欄は、書込み方法がＳＳＩ方式で、かつ消去方法がＢＴＢＴ方式の場合に対応し、Ｂの欄は、書込み方法がＳＳＩ方式で、かつ消去方法がＦＮ方式の場合に対応し、Ｃの欄は、書込み方法がＦＮ方式で、かつ消去方法がＢＴＢＴ方式の場合に対応し、Ｄの欄は、書込み方法がＦＮ方式で、かつ消去方法がＦＮ方式の場合に対応している。
【００４９】
ＳＳＩ方式は、窒化シリコン膜６ｂにホットエレクトロンを注入することによってメモリセルの書込みを行う動作法とみなすことができ、ＢＴＢＴ方式は、窒化シリコン膜６ｂにホットホールを注入することによってメモリセルの消去を行う動作法とみなすことができ、ＦＮ方式は、電子またはホールのトンネリングによって書込みまたは消去を行う動作法とみなすことができる。ＦＮ方式について、別の表現で言うと、ＦＮ方式の書込みは、窒化シリコン膜６ｂにＦＮトンネル効果により電子を注入することによってメモリセルの書込みを行う動作方式とみなすことができ、ＦＮ方式の消去は、窒化シリコン膜６ｂにＦＮトンネル効果によりホールを注入することによってメモリセルの消去を行う動作方式とみなすことができる。以下、具体的に説明する。
【００５０】
書込み方式は、いわゆるＳＳＩ（Source Side Injection：ソースサイド注入）方式と呼ばれるソースサイド注入によるホットエレクトロン注入で書込みを行う書込み方式（ホットエレクトロン注入書込み方式）と、いわゆるＦＮ方式と呼ばれるＦＮ（Fowler Nordheim）トンネリングにより書込みを行う書込み方式（トンネリング書込み方式）とがある。
【００５１】
ＳＳＩ方式の書込みでは、例えば図４の表のＡの欄またはＢの欄の「書込動作電圧」に示されるような電圧（Ｖｍｇ＝１０Ｖ，Ｖｓ＝５Ｖ，Ｖｃｇ＝１Ｖ，Ｖｄ＝０．５Ｖ，Ｖｂ＝０Ｖ）を、書込みを行う選択メモリセルの各部位に印加し、選択メモリセルの絶縁膜５中の窒化シリコン膜６ｂ中に電子（エレクトロン）を注入することで書込みを行う。この際、ホットエレクトロンは、２つのゲート電極（メモリゲート電極ＭＧおよび制御ゲート電極ＣＧ）間の下のチャネル領域（ソース、ドレイン間）で発生し、メモリゲート電極ＭＧの下の絶縁膜５中の電荷蓄積部である窒化シリコン膜６ｂにホットエレクトロンが注入される。注入されたホットエレクトロン（電子）は、絶縁膜５中の窒化シリコン膜６ｂ中のトラップ準位に捕獲され、その結果、メモリトランジスタのしきい値電圧が上昇する（書込み状態となる）。
【００５２】
ＦＮ方式の書込みでは、例えば図４の表のＣの欄またはＤの欄の「書込動作電圧」に示されるような電圧（Ｖｍｇ＝−１２Ｖ，Ｖｓ＝０Ｖ，Ｖｃｇ＝０Ｖ，Ｖｄ＝０Ｖ，Ｖｂ＝０Ｖ）を、書込みを行う選択メモリセルの各部位に印加し、選択メモリセルにおいて、メモリゲート電極ＭＧから電子をトンネリングさせて絶縁膜５中の窒化シリコン膜６ｂに注入することで書込みを行う。この際、電子はメモリゲートＭＧからＦＮトンネリング（ＦＮトンネル効果）により酸化シリコン膜６ｃをトンネリングして絶縁膜５中に注入され、絶縁膜５中の窒化シリコン膜６ｂ中のトラップ準位に捕獲され、その結果、メモリトランジスタのしきい値電圧が上昇する（書込み状態となる）。
【００５３】
なお、ＦＮ方式の書込みにおいて、半導体基板１から電子をトンネリングさせて絶縁膜５中の窒化シリコン膜６ｂに注入することで書込みを行うこともでき、この場合、書込動作電圧は、例えば図４の表のＣの欄またはＤの欄の「書込動作電圧」の正負を反転させたものとすることができる。
【００５４】
消去方法は、いわゆるＢＴＢＴ方式と呼ばれるＢＴＢＴ（Band-To-Band Tunneling：バンド間トンネル現象）によるホットホール注入により消去を行う消去方式（ホットホール注入消去方式）と、いわゆるＦＮ方式と呼ばれるＦＮ（Fowler Nordheim）トンネリングにより消去を行う消去方式（トンネリング消去方式）とがある。
【００５５】
ＢＴＢＴ方式の消去では、ＢＴＢＴ（Band-To-Band Tunneling）により発生したホール（正孔）を電荷蓄積部（絶縁膜５中の窒化シリコン膜６ｂ）に注入することにより消去を行う。例えば図４の表のＡの欄またはＣの欄の「消去動作電圧」に示されるような電圧（Ｖｍｇ＝−６Ｖ，Ｖｓ＝６Ｖ，Ｖｃｇ＝０Ｖ，Ｖｄ＝ｏｐｅｎ，Ｖｂ＝０Ｖ）を、消去を行う選択メモリセルの各部位に印加する。これにより、ＢＴＢＴ（Band-To-Band Tunneling）現象によりホール（正孔）を発生させ電界加速することで選択メモリセルの絶縁膜５中の窒化シリコン膜６ｂ中にホールを注入し、それによってメモリトランジスタのしきい値電圧を低下させる（消去状態となる）。
【００５６】
ＦＮ方式の消去では、例えば図４の表のＢの欄またはＤの欄の「消去動作電圧」に示されるような電圧（Ｖｍｇ＝１２Ｖ，Ｖｓ＝０Ｖ，Ｖｃｇ＝０Ｖ，Ｖｄ＝０Ｖ，Ｖｂ＝０Ｖ）を、消去を行う選択メモリセルの各部位に印加し、選択メモリセルにおいて、メモリゲート電極ＭＧからホール（正孔）をトンネリングさせて絶縁膜５中の窒化シリコン膜６ｂに注入することで消去を行う。この際、ホールはメモリゲートＭＧからＦＮトンネリング（ＦＮトンネル効果）により酸化シリコン膜６ｃをトンネリングして絶縁膜５中に注入され、絶縁膜５中の窒化シリコン膜６ｂ中のトラップ準位に捕獲され、その結果、メモリトランジスタのしきい値電圧が低下する（消去状態となる）。
【００５７】
なお、ＦＮ方式の消去において、半導体基板１からホールをトンネリングさせて絶縁膜５中の窒化シリコン膜６ｂに注入することで消去を行うこともでき、この場合、消去動作電圧は、例えば図４の表のＢの欄またはＤの欄の「消去動作電圧」の正負を反転させたものとすることができる。
【００５８】
また、ＦＮ方式で書込みまたは消去を行う場合（すなわち動作方式Ｂ，Ｃ，Ｄの場合）でメモリゲート電極ＭＧから電荷をトンネリングさせて窒化シリコン膜６ｂに注入する場合には、酸化シリコン膜６ｃの膜厚を酸化シリコン膜６ａの膜厚よりも薄くしておくことが好ましい。一方、ＦＮ方式で書込みまたは消去を行う場合（すなわち動作方式Ｂ，Ｃ，Ｄの場合）で半導体基板１から電荷をトンネリングさせて窒化シリコン膜６ｂに注入する場合には、酸化シリコン膜６ａの膜厚を酸化シリコン膜６ｃの膜厚よりも薄くしておくことが好ましい。また、書込みがＳＳＩ方式でかつ消去がＢＴＢＴ方式の場合（すなわち動作方式Ａの場合）は、酸化シリコン膜６ｃの膜厚を酸化シリコン膜６ａの膜厚以上としておくことが好ましい。
【００５９】
読出し時には、例えば図４の表のＡの欄、Ｂの欄、Ｃの欄またはＤの欄の「読出動作電圧」に示されるような電圧を、読出しを行う選択メモリセルの各部位に印加する。読出し時のメモリゲート電極ＭＧに印加する電圧Ｖｍｇを、書込み状態におけるメモリトランジスタのしきい値電圧と消去状態におけるしきい値電圧との間の値にすることで、書込み状態と消去状態とを判別することができる。
【００６０】
なお、以下では、簡略化のために、書込みがＳＳＩ方式でかつ消去がＢＴＢＴ方式の場合を動作方式Ａと称し、書込みがＳＳＩ方式でかつ消去がＦＮ方式の場合を動作方式Ｂと称し、書込みがＦＮ方式でかつ消去がＢＴＢＴ方式の場合を動作方式Ｃと称し、書込みがＦＮ方式でかつ消去がＦＮ方式の場合を動作方式Ｄと称することとする。動作方式Ａでは、例えば図４の表のＡの欄の動作電圧を使用することができ、動作方式Ｂでは、例えば図４の表のＢの欄の動作電圧を使用することができ、動作方式Ｃでは、例えば図４の表のＣの欄の動作電圧を使用することができ、動作方式Ｄでは、例えば図４の表のＤの欄の動作電圧を使用することができる。
【００６１】
次に、本実施の形態の半導体装置の製造方法について説明する。
【００６２】
図５は、本実施の形態の半導体装置の製造工程の一部を示すプロセスフロー図である。図６〜図３２は、本実施の形態の半導体装置の製造工程中の要部断面図である。このうち、図６〜図１５、図１７、図１８、図２０、図２１、図２３、図２５および図２７〜図３２の断面図には、メモリセル領域（不揮発性メモリのメモリセルＭＣが形成される領域）１Ａおよび周辺回路領域（不揮発性メモリ以外の回路が形成される領域）１Ｂの要部断面図が示されており、メモリセル領域１ＡにメモリセルＭＣが、周辺回路領域１ＢにＭＩＳＦＥＴが、それぞれ形成される様子が示されている。また、図１６は図１５の部分拡大断面図に対応し、図１９は図１８の部分拡大断面図に対応し、図２２は図２１の部分拡大断面図に対応し、図２４は図２３の部分拡大断面図に対応し、図２６は図２５の部分拡大断面図に対応している。メモリセル領域１Ａと周辺回路領域１Ｂとは同じ半導体基板１に形成されている。メモリセル領域１Ａと周辺回路領域１Ｂは隣り合っていなくともよいが、理解を簡単にするために、図６〜図１５、図１７、図１８、図２０、図２１、図２３、図２５および図２７〜図３２の断面図においては、メモリセル領域１Ａの隣に周辺回路領域１Ｂを図示している。ここで、周辺回路とは、例えばＣＰＵなどのプロセッサ、制御回路、センスアンプ、カラムデコーダ、ロウデコーダ、入出力回路などである。
【００６３】
また、本実施の形態においては、メモリセル領域１Ａにｎチャネル型のＭＩＳＦＥＴ（制御トランジスタおよびメモリトランジスタ）を形成する場合について説明するが、導電型を逆にしてｐチャネル型のＭＩＳＦＥＴ（制御トランジスタおよびメモリトランジスタ）をメモリセル領域１Ａに形成することもできる。同様に、本実施の形態においては、周辺回路領域１Ｂにｎチャネル型のＭＩＳＦＥＴを形成する場合について説明するが、導電型を逆にしてｐチャネル型のＭＩＳＦＥＴを周辺回路領域１Ｂに形成することもでき、また、周辺回路領域１ＢにＣＭＩＳＦＥＴ（Complementary MISFET）などを形成することもできる。
【００６４】
図６に示されるように、まず、例えば１〜１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコンなどからなる半導体基板（半導体ウエハ）１を用意（準備）する（図５のステップＳ１）。それから、半導体基板１の主面に、活性領域を規定（画定）する素子分離領域（素子間分離絶縁領域）２を形成する（図５のステップＳ２）。素子分離領域２は、酸化シリコンなどの絶縁体からなり、例えばＳＴＩ（Shallow Trench Isolation）法またはＬＯＣＯＳ（Local Oxidization of Silicon ）法などにより形成することができる。例えば、半導体基板１の主面に素子分離用の溝を形成した後、この素子分離用の溝内に、例えば酸化シリコンからなる絶縁膜を埋め込むことで、素子分離領域２を形成することができる。
【００６５】
次に、図７に示されるように、半導体基板１のメモリセル領域１Ａにｐ型ウエルＰＷ１を、周辺回路領域１Ｂにｐ型ウエルＰＷ２を形成する（図５のステップＳ３）。ｐ型ウエルＰＷ１，ＰＷ２は、例えばホウ素（Ｂ）などのｐ型の不純物を半導体基板１にイオン注入することなどによって形成することができる。ｐ型ウエルＰＷ１，ＰＷ２は、半導体基板１の主面から所定の深さにわたって形成される。
【００６６】
次に、メモリセル領域１Ａに後で形成される制御トランジスタのしきい電圧を調整するために、必要に応じて、メモリセル領域１Ａのｐ型ウエルＰＷ１の表面部（表層部）に対してチャネルドープイオン注入を行う。また、周辺回路領域１Ｂに後で形成されるＭＩＳＦＥＴのしきい電圧を調整するために、必要に応じて、周辺回路領域１Ｂのｐ型ウエルＰＷ２の表面部（表層部）に対してチャネルドープイオン注入を行う。
【００６７】
次に、希釈フッ酸洗浄などによって半導体基板１（ｐ型ウエルＰＷ１，ＰＷ２）の表面を清浄化した後、半導体基板１の主面（ｐ型ウエルＰＷ１，ＰＷ２の表面）に、ゲート絶縁膜用の絶縁膜３を形成する（図５のステップＳ４）。絶縁膜３は、例えば薄い酸化シリコン膜または酸窒化シリコン膜などにより形成することができる。絶縁膜３の膜厚（形成膜厚）は、例えば２〜３ｎｍ程度とすることができる。
【００６８】
次に、図８に示されるように、半導体基板１の主面（主面全面）上に、すなわち絶縁膜３上に、ゲート電極用の導体膜としてシリコン膜４を形成（堆積）する（図５のステップＳ５）。シリコン膜４は、多結晶シリコン膜からなり、ＣＶＤ（Chemical Vapor Deposition：化学的気相成長）法などを用いて形成することができる。シリコン膜４の膜厚（堆積膜厚）は、例えば５０〜２５０ｎｍ程度とすることができる。成膜時はシリコン膜４をアモルファスシリコン膜として形成してから、その後の熱処理でアモルファスシリコン膜を多結晶シリコン膜とすることもできる。
【００６９】
シリコン膜４を形成した後、シリコン膜４上にフォトリソグラフィ法を用いてフォトレジストパターン（ここでは図示しないけれども、周辺回路領域１Ｂ全体にこのフォトレジストパターンが形成される）を形成し、このフォトレジストパターンをマスクとして用いて、メモリセル領域１Ａ（のシリコン膜４）にｎ型不純物をイオン注入法などによって導入することにより、メモリセル領域１Ａにｎ型のシリコン膜４ｎを形成する。すなわち、メモリセル領域１Ａのシリコン膜４にｎ型不純物が導入されて、メモリセル領域１Ａのシリコン膜４が、ｎ型不純物が導入されたｎ型のシリコン膜４ｎとなる。
【００７０】
次に、図９に示されるように、メモリセル領域１Ａのｎ型のシリコン膜４ｎをエッチングによりパターニングして制御ゲート電極ＣＧを形成する（図５のステップＳ６）。ステップＳ６のパターニング工程は、例えば次のようにして行うことができる。
【００７１】
すなわち、シリコン４ｎ，４上にフォトリソグラフィ法を用いてフォトレジストパターン（ここでは図示しないけれども、制御ゲート電極ＣＧ形成予定領域と周辺回路領域１Ｂ全体にこのフォトレジストパターンが形成される）を形成し、このフォトレジストパターンをエッチングマスクとして用いて、メモリセル領域１Ａのシリコン膜４ｎをエッチング（ドライエッチング）してパターニングする。その後、このフォトレジストパターンを除去する。
【００７２】
このようにして、ステップＳ６でシリコン膜４ｎがパターニングされ、図９に示されるように、メモリセル領域１Ａに、パターニングされたシリコン膜４ｎからなる制御ゲート電極ＣＧが形成される。このとき、周辺回路領域１Ｂでは、上述したようにフォトレジストパターンを形成していたため、シリコン膜４のパターニングは行われていない。また、メモリセル領域１Ａにおいて、制御ゲート電極ＣＧの下に残存する絶縁膜３が、制御トランジスタのゲート絶縁膜となる。従って、シリコン膜４ｎからなる制御ゲート電極ＣＧは、半導体基板１（ｐ型ウエルＰＷ１）上にゲート絶縁膜としての絶縁膜３を介して形成された状態となる。
【００７３】
メモリセル領域１Ａにおいて、制御ゲート電極ＣＧで覆われた部分以外の絶縁膜３（すなわちゲート絶縁膜となる部分以外の絶縁膜３）は、ステップＳ６のパターニング工程で行うドライエッチングや、あるいはそのドライエッチング後にウェットエッチングを行うことによって除去され得る。
【００７４】
次に、メモリセル領域１Ａに後で形成されるメモリトランジスタのしきい値電圧を調整するために、必要に応じて、メモリセル領域１Ａのｐ型ウエルＰＷ１の表面部（表層部）に対してチャネルドープイオン注入を行う。
【００７５】
次に、洗浄処理を行って、半導体基板１の主面を清浄化処理した後、図１０に示されるように、半導体基板１の主面（表面）と制御ゲート電極ＣＧの表面（上面および側面）上に、酸化シリコン膜６ａと窒化シリコン膜６ｂと酸化シリコン膜６ｃとの積層膜からなる絶縁膜５を形成する（図５のステップＳ７）。
【００７６】
絶縁膜５は、メモリトランジスタのゲート絶縁膜用の絶縁膜であり、内部に電荷蓄積部（電荷蓄積層）を有する絶縁膜であり、下から順に形成された酸化シリコン膜（酸化膜）６ａ、窒化シリコン膜（窒化膜）６ｂおよび酸化シリコン膜（酸化膜）６ｃの積層膜（ＯＮＯ膜）からなる。すなわち、絶縁膜５は、酸化シリコン膜（酸化膜）６ａと、酸化シリコン膜６ａ上の窒化シリコン膜（窒化膜）６ｂと、窒化シリコン膜６ｂ上の酸化シリコン膜（酸化膜）６ｃとの積層膜からなる。ステップＳ７において、図１０に示されるように、絶縁膜５は、制御ゲート電極ＣＧおよびシリコン膜４で覆われていない部分の半導体基板１の表面と、制御ゲート電極ＣＧの表面（側面および上面）と、シリコン膜４の表面（側面および上面）とに形成される。
【００７７】
絶縁膜５のうち、酸化シリコン膜６ａ，６ｃは、例えば酸化処理（熱酸化処理）またはＣＶＤ法あるいはその組み合わせにより形成することができる。この際の酸化処理（熱酸化処理）には、ＩＳＳＧ（In Situ Steam Generation）酸化を用いることも可能である。絶縁膜５のうち、窒化シリコン膜６ｂは、例えばＣＶＤ法により形成することができる。
【００７８】
絶縁膜５を形成するには、例えば、まず、半導体基板１の表面上と制御ゲート電極ＣＧの表面（側面および上面）上とシリコン膜４の表面（側面および上面）上とに酸化シリコン膜６ａを熱酸化法（好ましくはＩＳＳＧ酸化）により形成してから、酸化シリコン膜６ａ上に窒化シリコン膜６ｂをＣＶＤ法で堆積し、更に窒化シリコン膜６ｂ上に酸化シリコン膜６ｃをＣＶＤ法または熱酸化あるいはその両方で形成する。これにより、酸化シリコン膜６ａ、窒化シリコン膜６ｂおよび酸化シリコン膜６ｃの積層膜からなる絶縁膜５を形成することができる。
【００７９】
酸化シリコン膜６ａの厚みは、例えば２〜１０ｎｍ程度とすることができ、窒化シリコン膜６ｂの厚みは、例えば５〜１５ｎｍ程度とすることができ、酸化シリコン膜６ｃの厚みは、例えば２〜１０ｎｍ程度とすることができる。最後の酸化膜（絶縁膜５のうちの最上層の酸化シリコン膜６ｃ）は、例えば窒化膜（絶縁膜５のうちの中間層の窒化シリコン膜６ｂ）の上層部分を酸化して形成することで、高耐圧膜を形成することもできる。
【００８０】
絶縁膜５は、後で形成されるメモリゲート電極ＭＧのゲート絶縁膜として機能し、電荷保持機能を有する。従って、絶縁膜５は、メモリトランジスタの電荷保持（電荷蓄積）機能を有するゲート絶縁膜として機能できるように、少なくとも３層の積層構造を有し、外側の層（酸化シリコン膜６ａ，６ｃ）のポテンシャル障壁高さに比べ、内側の層（窒化シリコン膜６ｂ）のポテンシャル障壁高さが低くなる。これは、本実施の形態のように、絶縁膜５を、酸化シリコン膜６ａと、酸化シリコン膜６ａ上の窒化シリコン膜６ｂと、窒化シリコン膜６ｂ上の酸化シリコン膜６ｃとを有する積層膜とすることで達成できる。ステップＳ７で絶縁膜５を形成した段階では、絶縁膜５全体が、酸化シリコン膜６ａと窒化シリコン膜６ｂと酸化シリコン膜６ｃとの積層膜で構成されており、空洞ＣＡＶはまだ形成されていない。
【００８１】
次に、図１１に示されるように、半導体基板１の主面（主面全面）上に、すなわち絶縁膜５上に、メモリセル領域１Ａにおいては制御ゲート電極ＣＧを覆うように、周辺回路領域１Ｂにおいてはシリコン膜４を覆うように、メモリゲート電極ＭＧ形成用の導電体膜としてシリコン膜７ｎを形成（堆積）する（図５のステップＳ８）。
【００８２】
シリコン膜７ｎは、多結晶シリコン膜からなり、ＣＶＤ法などを用いて形成することができる。シリコン膜７ｎの膜厚（堆積膜厚）は、例えば３０〜１５０ｎｍ程度とすることができる。成膜時はシリコン膜７ｎをアモルファスシリコン膜として形成してから、その後の熱処理でアモルファスシリコン膜を多結晶シリコン膜とすることもできる。
【００８３】
シリコン膜７ｎは、ｎ型不純物が導入されて低抵抗とされている。シリコン膜７ｎの成膜後のイオン注入でシリコン膜７ｎにｎ型不純物を導入することもできるが、シリコン膜７ｎの成膜時にシリコン膜７ｎにｎ型不純物を導入することもできる。シリコン膜７ｎの成膜時にｎ型不純物を導入する場合には、シリコン膜７ｎの成膜用のガスにドーピングガス（ｎ型不純物添加用のガス）を含ませることで、ｎ型不純物が導入されたシリコン膜７ｎを成膜することができる。いずれにしても、メモリセル領域１Ａおよび周辺回路領域１Ｂに、ｎ型不純物が導入されたシリコン膜７ｎが形成される。
【００８４】
次に、異方性エッチング技術により、シリコン膜７ｎをエッチバック（エッチング、ドライエッチング、異方性エッチング）する（図５のステップＳ９）。
【００８５】
ステップＳ９のエッチバック工程では、シリコン膜７ｎの堆積膜厚の分だけシリコン膜７ｎを異方性エッチング（エッチバック）することにより、制御ゲート電極ＣＧの両方の側壁上に（絶縁膜５を介して）シリコン膜７ｎをサイドウォールスペーサ状に残し、他の領域のシリコン膜７ｎを除去する。これにより、図１２に示されるように、メモリセル領域１Ａにおいて、制御ゲート電極ＣＧの両方の側壁のうち、一方の側壁上に絶縁膜５を介してサイドウォールスペーサ状に残存したシリコン膜７ｎにより、メモリゲート電極ＭＧが形成され、また、他方の側壁上に絶縁膜５を介してサイドウォールスペーサ状に残存したシリコン膜７ｎにより、シリコンスペーサＳＰ１が形成される。メモリゲート電極ＭＧは、絶縁膜５上に、制御ゲート電極ＣＧと絶縁膜５を介して隣り合うように形成される。
【００８６】
シリコンスペーサＳＰ１は、導電体からなるサイドウォールスペーサ、すなわち導電体スペーサとみなすこともできる。メモリゲート電極ＭＧとシリコンスペーサＳＰ１とは、制御ゲート電極ＣＧの互いに反対側となる側壁上に形成されており、制御ゲート電極ＣＧを挟んでほぼ対称な構造を有している。また、周辺回路領域１Ｂに残存させているシリコン膜４の側壁上にも、絶縁膜５を介してシリコンスペーサＳＰ１が形成され得る。
【００８７】
ステップＳ９のエッチバック工程を行った段階で、メモリゲート電極ＭＧとシリコンスペーサＳＰ１で覆われていない領域の絶縁膜５が露出される。メモリセル領域１Ａにおけるメモリゲート電極ＭＧの下の絶縁膜５が、メモリトランジスタのゲート絶縁膜となる。シリコン膜７ｎの堆積膜厚によってメモリゲート長（メモリゲート電極ＭＧのゲート長）が決まるので、上記ステップＳ８で堆積するシリコン膜７ｎの堆積膜厚を調整することで、メモリゲート長を調整することができる。
【００８８】
次に、フォトリソグラフィ技術を用いて、メモリゲート電極ＭＧが覆われかつシリコンスペーサＳＰ１が露出されるようなフォトレジストパターン（図示せず）を半導体基板１上に形成してから、このフォトレジストパターンをエッチングマスクとしたドライエッチングにより、シリコンスペーサＳＰ１を除去する（図５のステップＳ１０）。その後、このフォトレジストパターンを除去する。ステップＳ１０のエッチング工程により、図１３に示されるように、シリコンスペーサＳＰ１が除去されるが、メモリゲート電極ＭＧは、フォトレジストパターンで覆われていたので、エッチングされずに残存する。
【００８９】
次に、図１４に示されるように、絶縁膜５のうち、メモリゲート電極ＭＧで覆われずに露出する部分をエッチング（例えばウェットエッチング）によって除去する（図５のステップＳ１１）。この際、メモリセル領域１Ａにおいて、メモリゲート電極ＭＧの下とメモリゲート電極ＭＧおよび制御ゲート電極ＣＧ間とに位置する絶縁膜５は、除去されずに残存し、他の領域の絶縁膜５は除去される。
【００９０】
次に、周辺回路領域１Ｂに形成されているシリコン膜４上にフォトリソグラフィ法を用いてフォトレジストパターン（ここでは図示しないけれども、メモリセル領域１Ａ全体と周辺回路領域１Ｂのｐチャネル型ＭＩＳＦＥＴ形成予定領域にこのフォトレジストパターンが形成される）を形成し、このフォトレジストパターンをマスクとして用いて、周辺回路領域１Ｂのシリコン膜４にｎ型不純物をイオン注入法などによって導入する。これにより、周辺回路領域１Ｂにｎ型のシリコン膜（周辺回路領域１Ｂにおいてｎ型不純物が導入されたシリコン膜４に対応）が形成される。その後、このｎ型のシリコン膜上にフォトリソグラフィ法を用いてフォトレジストパターン（ここでは図示しないけれども、メモリセル領域１Ａ全体と周辺回路領域１Ｂのゲート電極ＧＥ形成予定領域とにこのフォトレジストパターンが形成される）を形成し、このフォトレジストパターンをエッチングマスクとして用いて、前記ｎ型のシリコン膜をエッチング（ドライエッチング）してパターニングする。このとき、メモリセル領域１Ａは、フォトレジストパターンで覆われており、エッチングされない。その後、このフォトレジストパターンを除去する。これにより、図１５に示されるように、パターニングされたｎ型のシリコン膜（すなわち周辺回路領域１Ｂにおいてｎ型不純物が導入されたシリコン膜４をパターニングしたもの）からなるゲート電極ＧＥが形成される。
【００９１】
図１６は、図１５の部分拡大断面図であり、図１５におけるメモリセル領域１Ａの一部が拡大して示されている。図１６からも分かるように、絶縁膜５は、メモリゲート電極ＭＧと半導体基板１（ｐ型ウエルＰＷ１）の間の領域と、メモリゲート電極ＭＧと制御ゲート電極ＣＧの間の領域の、両領域にわたって連続的に延在しており、絶縁膜５全体が、酸化シリコン膜６ａと窒化シリコン膜６ｂと酸化シリコン膜６ｃとの積層膜で構成されている。この段階では、絶縁膜５にまだ空洞ＣＡＶは形成されていない。
【００９２】
次に、図１７に示されるように、半導体基板１の主面（主面全面）上に、制御ゲート電極ＣＧ、メモリゲート電極ＭＧおよびゲート電極ＧＥを覆うように、絶縁膜８を形成する（図５のステップＳ１２ａ）。
【００９３】
絶縁膜８は、好ましくは酸化シリコン膜からなり、その形成膜厚（厚み）は、例えば５〜２０ｎｍ程度とすることができる。また、絶縁膜８は、例えばＣＶＤ法などを用いて形成することができる。
【００９４】
次に、図１８に示されるように、異方性エッチング技術により、絶縁膜８をエッチバック（エッチング、ドライエッチング、異方性エッチング）する（図５のステップＳ１２ｂ）。図１９は、図１８の部分拡大断面図であり、図１８におけるメモリセル領域１Ａの一部が拡大して示されている。
【００９５】
ステップＳ１２ｂのエッチバック工程では、絶縁膜８の堆積膜厚の分だけ絶縁膜８を異方性エッチング（エッチバック）することにより、制御ゲート電極ＣＧ、メモリゲート電極ＭＧおよびゲート電極ＧＥの側壁上に絶縁膜８を残し、他の領域の絶縁膜８を除去する。これにより、図１８および図１９に示されるように、制御ゲート電極ＣＧ、メモリゲート電極ＭＧおよびゲート電極ＧＥの各側壁上に残存する絶縁膜８からなる側壁絶縁膜（サイドウォールスペーサ、オフセットスペーサ）ＳＷ１が形成される。
【００９６】
側壁絶縁膜ＳＷ１は、ゲート電極ＧＥの両側壁上と、制御ゲート電極ＣＧの側壁のうち、絶縁膜５を介してメモリゲート電極ＭＧに隣接している側の側壁とは反対側の側壁上と、メモリゲート電極ＭＧの側壁のうち、絶縁膜５を介して制御ゲート電極ＣＧに隣接している側の側壁とは反対側の側壁上とに形成される。
【００９７】
本実施の形態では、後で空洞ＣＡＶを的確に形成できるように、メモリゲート電極ＭＧの側壁であって、制御ゲート電極ＣＧに（絶縁膜５を介して）隣接する側とは反対側の側壁上に、側壁絶縁膜ＳＷ１が形成されることが重要である。この側壁絶縁膜ＳＷ１は、後述のように、エクステンション領域（ｎ−型半導体領域９ａ，９ｂ，９ｃに対応）形成時のイオン注入素子マスクとしても機能し得る。
【００９８】
次に、イオン注入法などを用いて例えばヒ素（Ａｓ）またはリン（Ｐ）などのｎ型の不純物を、制御ゲート電極ＣＧ、メモリゲート電極ＭＧおよびゲート電極ＧＥとそれらの側壁上の側壁絶縁膜ＳＷ１とをマスク（イオン注入阻止マスク）として用いて半導体基板１（ｐ型ウエルＰＷ１，ＰＷ２）に導入（ドーピング）することで、図２０のように、ｎ−型半導体領域（不純物拡散層）９ａ，９ｂ，９ｃを形成する（図５のステップＳ１３）。
【００９９】
この際、ｎ−型半導体領域９ａは、メモリセル領域１Ａにおいて、メモリゲート電極ＭＧの側壁（絶縁膜５を介して制御ゲート電極ＣＧと隣り合う側とは反対側の側壁）上の側壁絶縁膜ＳＷ１の側面（制御ゲート電極ＣＧに接している側とは反対側の側面）に自己整合して形成される。また、ｎ−型半導体領域９ｂは、メモリセル領域１Ａにおいて、制御ゲート電極ＣＧの側壁（絶縁膜５を介してメモリゲート電極ＭＧと隣り合う側とは反対側の側壁）上の側壁絶縁膜ＳＷ１の側面（メモリゲート電極ＭＧに接している側とは反対側の側面）に自己整合して形成される。また、ｎ−型半導体領域９ｃは、周辺回路領域１Ｂにおいて、ゲート電極ＧＥの両側壁上の側壁絶縁膜ＳＷ１の側面（ゲート電極ＧＥに接している側とは反対側の側面）に自己整合して形成される。ｎ−型半導体領域９ａおよびｎ−型半導体領域９ｂは、メモリセル領域１Ａに形成されるメモリセルのソース・ドレイン領域の一部として機能し、ｎ−型半導体領域９ｃは周辺回路領域１Ｂに形成されるＭＩＳＦＥＴのソース・ドレイン領域の一部として機能することができる。
【０１００】
次に、図２１に示されるように、メモリゲート電極ＭＧと半導体基板１（ｐ型ウエルＰＷ１）の間の領域と、メモリゲート電極ＭＧと制御ゲート電極ＣＧの間の領域の、両領域にわたって延在している絶縁膜５のうち、窒化シリコン膜６ｂの一部をエッチングによって除去する（図５のステップＳ１４）。窒化シリコン膜６ｂが除去された部分は空洞ＣＡＶとなる。図２２は、図２１の部分拡大断面図であり、図２１におけるメモリセル領域１Ａの一部が拡大して示されている（なお図２２では、ｎ−型半導体領域９ａ，９ｂは図示を省略してｐ型ウエルＰＷ１に含めてある）。
【０１０１】
このステップＳ１４では、絶縁膜５のうち、制御ゲート電極ＣＧの側面とメモリゲート電極ＭＧの側面との間の部分の窒化シリコン膜６ｂを除去して空洞ＣＡＶを形成する。
【０１０２】
ステップＳ１４を行う前の段階では、絶縁膜５は、メモリゲート電極ＭＧと半導体基板１（ｐ型ウエルＰＷ１）の間の領域と、メモリゲート電極ＭＧと制御ゲート電極ＣＧの間の領域の、両領域にわたって連続的に延在しており、この絶縁膜５全体が、酸化シリコン膜６ａと窒化シリコン膜６ｂと酸化シリコン膜６ｃとの積層膜（ＯＮＯ膜）によって構成されている（図１９の状態に対応）。この段階において、メモリゲート電極ＭＧと制御ゲート電極ＣＧの間に位置する部分の絶縁膜５は、その上端部５ａが露出した状態となっている。ここで、絶縁膜５の上端部５ａは、絶縁膜５において、メモリゲート電極ＭＧの上部と制御ゲート電極ＣＧの上部とで挟まれた側の端部に対応している。
【０１０３】
ステップＳ１４では、好ましくはウェットエッチングを行うが、この際、絶縁膜５を構成する窒化シリコン膜６ｂを選択的にエッチングできるようなエッチング液を使用する。すなわち、窒化シリコン膜６ｂのエッチング速度が、酸化シリコン膜６ａ，６ｃのエッチング速度およびシリコン膜４ｎ，７ｎ，４（すなわち制御ゲート電極ＣＧ、メモリゲート電極ＭＧおよびゲート電極ＧＥを構成する各シリコン膜）のエッチング速度よりも大きくなるようなエッチング液を使用する。換言すれば、窒化シリコン膜６ｂがエッチングされやすく、酸化シリコン膜６ａ，６ｃやシリコン膜４ｎ，６ｎ，４が窒化シリコン膜６ｂに比べてエッチングされにくいようなエッチング液を使用する。エッチング液としては、例えば熱燐酸などを用いることができる。これにより、ステップＳ１４では、絶縁膜５を構成する窒化シリコン膜６ｂの一部をエッチングにより選択的に除去するとともに、絶縁膜５を構成する酸化シリコン膜６ａ，６ｃや、制御ゲート電極ＣＧ、メモリゲート電極ＭＧおよびゲート電極ＧＥを構成するシリコン膜４ｎ，６ｎ，４がエッチングされるのを抑制または防止することができる。
【０１０４】
本実施の形態においては、絶縁膜５を酸化シリコン膜６ａと窒化シリコン膜６ｂと酸化シリコン膜６ｃとの積層膜（ＯＮＯ膜）によって形成し、その後、所望の場所の窒化シリコン膜６ｂを除去している。しかし、上記窒化シリコン膜６ｂのエッチング工程において、窒化シリコン膜６ｂを選択的にエッチングすることが可能であれば、酸化シリコン膜６ａと酸化シリコン膜６ｃとを酸化シリコン膜だけでなく、その他の絶縁膜で形成することも可能である。例えば、酸化シリコン膜を形成した後に窒素を導入した酸窒化シリコン膜などは、窒素が導入されている量が多くなく、窒化シリコン膜のエッチング速度が十分に速ければ、酸化シリコン膜６ａ及び酸化シリコン膜６ｃとを酸窒化シリコン膜などで形成することも可能である。
【０１０５】
ステップＳ１４のエッチング工程の直前段階において、メモリゲート電極ＭＧと制御ゲート電極ＣＧの間に位置する部分の絶縁膜５は、その上端部５ａが露出されており、一方、メモリゲート電極ＭＧと半導体基板１（ｐ型ウエルＰＷ１）の間に位置する部分の絶縁膜５は、露出部を有していない。これは、メモリゲート電極ＭＧの側壁（絶縁膜５を介して制御ゲート電極ＣＧと隣り合う側とは反対側の側壁）上には側壁絶縁膜ＳＷ１が形成されているため、メモリゲート電極ＭＧと半導体基板１（ｐ型ウエルＰＷ１）の間に位置する部分の絶縁膜５の端部（側壁絶縁膜ＳＷ１に接する端部）５ｂは、側壁絶縁膜ＳＷ１で覆われて、露出していないからである。つまり、ステップＳ１２ｂで側壁絶縁膜ＳＷ１を形成した後は、絶縁膜５におけるメモリゲート電極ＭＧと半導体基板１（ｐ型ウエルＰＷ１）とで挟まれた側の端部５ｂは、側壁絶縁膜ＳＷ１で覆われて、露出していない。
【０１０６】
絶縁膜５を構成する窒化シリコン膜６ｂは、酸化シリコン膜６ａ，６ｃで挟まれているため、窒化シリコン膜６ｂが露出するのは、絶縁膜５の端部である。このため、ステップＳ１４のエッチング工程で窒化シリコン膜６ｂのエッチングを行おうとすると、絶縁膜５の端部のうちの露出部から窒化シリコン膜６ｂのエッチングが進行し得る。しかしながら、絶縁膜５の露出する端部は、上端部５ａであるため、ステップＳ１４のエッチング工程では、絶縁膜５の上端部５ａ側から窒化シリコン膜６ｂのエッチングが進行する。すなわち、ステップＳ１４のエッチング工程では、絶縁膜５における制御ゲート電極ＣＧの上部とメモリゲート電極ＭＧの上部とで挟まれた上端部５ａ側から、窒化シリコン６ｂ膜のエッチングが進行する。窒化シリコン膜６ｂの端部５ｂ側からは、窒化シリコン膜６ｂのエッチングは進行しない。
【０１０７】
ステップＳ１４のエッチング工程におけるエッチング時間などを調整することで、窒化シリコン膜６ｂがエッチングされて除去される距離を制御することができる。絶縁膜５において、窒化シリコン膜６ｂが除去された部分は、空洞（空間）ＣＡＶとなる。すなわち、ステップＳ１４のエッチング工程によって、絶縁膜５における窒化シリコン膜６ｂの一部が除去されて、空洞ＣＡＶとなる。空洞ＣＡＶには、絶縁膜５の材料が存在しない。
【０１０８】
ステップＳ１４のエッチング工程において、窒化シリコン膜６ｂは、絶縁膜５の上端部５ａ側からエッチングされるが、メモリゲート電極ＭＧ側面と制御ゲート電極ＣＧ側面との間に位置する部分の絶縁膜５中の窒化シリコン膜６ｂが全て除去されるまでは、エッチングを継続することが好ましい。これにより、ステップＳ１４のエッチング工程が終了すると、図２２にも示されるように、メモリゲート電極ＭＧの側面と制御ゲート電極ＣＧの側面との間に位置する部分の絶縁膜５は、窒化シリコン膜６ｂを有しておらず、酸化シリコン膜６ａおよび酸化シリコン膜６ｃと、酸化シリコン膜６ａ，６ｃ間の空洞ＣＡＶとで構成された状態とすることができる。
【０１０９】
しかしながら、ステップＳ１４のエッチング時間が長すぎると、絶縁膜５から全ての窒化シリコン膜６ｂが除去されてしまい、メモリゲート電極ＭＧと半導体基板１（ｐ型ウエルＰＷ１）の間に位置する部分の絶縁膜５も、窒化シリコン膜６ｂを有していない状態となるが、この場合、絶縁膜５に電荷蓄積部が存在しなくなるため、不揮発性メモリとしての動作を行えなくなってしまう。このため、ステップＳ１４のエッチング工程は、メモリゲート電極ＭＧと半導体基板１（ｐ型ウエルＰＷ１）の間に位置する部分の絶縁膜５から全ての窒化シリコン膜６ｂが除去されてしまう前にエッチングを終了する。これにより、ステップＳ１４のエッチング工程後に、メモリゲート電極ＭＧと半導体基板１（ｐ型ウエルＰＷ１）の間に位置する部分の絶縁膜５が、窒化シリコン膜６ｂを有している状態となり、この窒化シリコン膜６ｂが電荷蓄積部として機能できるため、不揮発性メモリとしての動作を行うことが可能になる。すなわち、ステップＳ１４（窒化シリコン膜６ｂのエッチング工程）で除去されずにメモリゲート電極ＭＧと半導体基板１（ｐ型ウエルＰＷ１）との間に残存する窒化シリコン膜６ｂは、メモリセルの電荷蓄積部（電荷蓄積層）として機能することができる。
【０１１０】
次に、図２３に示されるように、半導体基板１の主面（主面全面）上に、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、ゲート電極ＧＥおよび側壁絶縁膜ＳＷ１を覆うように、絶縁膜１０を形成する（図５のステップＳ１５）。図２４は、図２３の部分拡大断面図であり、図２３におけるメモリセル領域１Ａの一部が拡大して示されている（なお図２４では、ｎ−型半導体領域９ａ，９ｂは図示を省略してｐ型ウエルＰＷ１に含めてある）。
【０１１１】
絶縁膜１０は、好ましくは、酸化シリコン膜の単体膜、下から順に酸化シリコン膜および窒化シリコン膜の積層膜、あるいは、下から順に酸化シリコン膜、窒化シリコン膜および酸化シリコン膜の積層膜からなる。絶縁膜１０の形成膜厚（厚み）は、例えば３０〜１００ｎｍ程度とすることができる。また、絶縁膜１０は、例えばＣＶＤ法などを用いて形成することができる。上記空洞ＣＡＶは、絶縁膜１０によって塞がれた（蓋をされた）状態となり、閉空間となる。
【０１１２】
図２４にも示されるように、ステップＳ１５で絶縁膜１０を形成すると、空洞ＣＡＶは絶縁膜１０で覆われるが、絶縁膜１０の一部が空洞ＣＡＶの上部に侵入し、空洞ＣＡＶが絶縁膜１０の一部（空洞ＣＡＶの上部に侵入した部分）で塞がれた（蓋をされた）状態となる。このため、ステップＳ１４で空洞を形成した後で、ステップＳ１５で絶縁膜１０を形成する前は、空洞ＣＡＶは、上部（上端部５ａに対応する部分）が開放された開空間であったが、ステップＳ１５で絶縁膜１０を形成すると、空洞ＣＡＶは、上部（上端部５ａに対応する部分）が絶縁膜１０で塞がれた（閉じられた）閉空間となる。
【０１１３】
次に、図２５に示されるように、異方性エッチング技術により、絶縁膜１０をエッチバック（エッチング、ドライエッチング、異方性エッチング）する（図５のステップＳ１６）。図２６は、図２５の部分拡大断面図であり、図２５におけるメモリセル領域１Ａの一部が拡大して示されている（なお図２６では、ｎ−型半導体領域９ａ，９ｂは図示を省略してｐ型ウエルＰＷ１に含めてある）。
【０１１４】
ステップＳ１６のエッチバック工程では、絶縁膜１０の堆積膜厚の分だけ絶縁膜１０を異方性エッチング（エッチバック）することにより、制御ゲート電極ＣＧ、メモリゲート電極ＭＧおよびゲート電極ＧＥの側壁上に絶縁膜１０をサイドウォールスペーサ状に残し、他の領域の絶縁膜１０を除去する。これにより、図２５および図２６に示されるように、制御ゲート電極ＣＧ、メモリゲート電極ＭＧおよびゲート電極ＧＥの各側壁上に、残存する絶縁膜１０からなるサイドウォールスペーサ（サイドウォール、側壁スペーサ、側壁絶縁膜）ＳＷ２が形成される。サイドウォールスペーサＳＷ２は、残存する絶縁膜１０からなるが、制御ゲート電極ＣＧ、メモリゲート電極ＭＧおよびゲート電極ＧＥの各側壁上に、側壁絶縁膜ＳＷ１を介して、サイドウォールスペーサＳＷ２が形成される。
【０１１５】
具体的には、制御ゲート電極ＣＧの側壁のうち、メモリゲート電極ＭＧに隣接している側の側壁とは反対側の側壁上に、側壁絶縁膜ＳＷ１を介してサイドウォールスペーサＳＷ２が形成され、メモリゲート電極ＭＧの側壁のうち、制御ゲート電極ＣＧに隣接している側の側壁とは反対側の側壁上に、側壁絶縁膜ＳＷ１を介してサイドウォールスペーサＳＷ２が形成された状態となる。また、ゲート電極ＧＥの両側壁上に、側壁絶縁膜ＳＷ１を介してサイドウォールスペーサＳＷ２が形成された状態となる。すなわち、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧにおいては、互いに隣接する側とは反対側の側壁上に、（側壁絶縁膜ＳＷ１を介して）サイドウォールスペーサＳＷ２が形成された状態となる。
【０１１６】
ステップＳ１５で絶縁膜１０を形成すると、絶縁膜１０の一部が空洞ＣＡＶの上部に侵入し、空洞ＣＡＶが絶縁膜１０の一部（空洞ＣＡＶの上部に侵入した部分）で塞がれた（蓋をされた）状態となるが、この状態でステップＳ１６のエッチバック工程を行って絶縁膜１０を異方性エッチングすると、空洞ＣＡＶの上部に侵入していた部分の絶縁膜１０は、除去されずに残存し、絶縁膜部分（絶縁体部分）１０ａとなる。すなわち、ステップＳ１６のエッチバック工程後、空洞ＣＡＶの上部に絶縁膜１０の一部が絶縁膜部分１０ａとして残存する。
【０１１７】
絶縁膜部分１０ａは、絶縁膜１０の一部（酸化シリコン膜６ａと酸化シリコン膜６ｃとの間に残存する部分）によって形成される。このため、空洞ＣＡＶの上部が、酸化シリコン膜６ａと酸化シリコン膜６ｃとによって挟まれた絶縁膜部分１０ａによって塞がれた（蓋をされた）状態となる。つまり、空洞ＣＡＶは、酸化シリコン膜６ａ，６ｃ、窒化シリコン膜６ｂおよび絶縁膜部分１０ａによって囲まれた閉空間になり、酸化シリコン膜６ａ，６ｃ、窒化シリコン膜６ｂおよび絶縁膜部分１０ａによって空洞ＣＡＶの内壁が形成されることになる。空洞ＣＡＶが絶縁膜部分１０ａで塞がれて以降は、空洞ＣＡＶが閉空間であることが維持され得る。空洞ＣＡＶが絶縁膜部分１０ａで塞がれたことで、不要なもの（例えば洗浄工程などで使用する各種の液体、フォトレジスト材料、あるいは後述の金属膜１２など）が空洞ＣＡＶに侵入してしまうのを防止することができる。この観点から、上記ステップＳ１４で窒化シリコン膜６ｂをエッチングして空洞ＣＡＶを形成した後、フォトリソグラフィ工程や他のエッチング工程を行わずに、上記ステップＳ１５で絶縁膜１０を形成することが好ましい。
【０１１８】
絶縁膜部分１０ａは、絶縁膜１０の下層部分からなるため、絶縁膜１０が、酸化シリコン膜の単体膜、酸化シリコン膜および窒化シリコン膜の積層膜、あるいは、酸化シリコン膜、窒化シリコン膜および酸化シリコン膜の積層膜のいずれの場合も、絶縁膜部分１０ａは酸化シリコンからなる。このため、絶縁膜部分１０ａは、好ましくは酸化シリコンからなる。サイドウォールスペーサＳＷ２と絶縁膜部分１０ａは、いずれも絶縁膜１０の一部によって形成されるため、絶縁膜部分１０ａは、サイドウォールスペーサＳＷ２の少なくとも一部と同種の絶縁体材料からなる。
【０１１９】
次に、図２７に示されるように、ｎ＋型半導体領域（不純物拡散層）１１ａ，１１ｂ，１１ｃをイオン注入法などを用いて形成する（図５のステップＳ１７）。例えばヒ素（Ａｓ）またはリン（Ｐ）などのｎ型の不純物を、制御ゲート電極ＣＧ、メモリゲート電極ＭＧおよびゲート電極ＧＥとそれらの側壁上の側壁絶縁膜ＳＷ１およびサイドウォールスペーサＳＷ２とをマスク（イオン注入阻止マスク）として用いて半導体基板１（ｐ型ウエルＰＷ１，ＰＷ２）に導入することで、ｎ＋型半導体領域１１ａ，１１ｂ，１１ｃを形成することができる。この際、ｎ＋型半導体領域１１ａは、メモリセル領域１Ａにおいて、メモリゲート電極ＭＧの側壁上のサイドウォールスペーサＳＷ２に自己整合して形成され、ｎ＋型半導体領域１１ｂは、メモリセル領域１Ａにおいて、制御ゲート電極ＣＧの側壁上のサイドウォールスペーサＳＷ２に自己整合して形成される。また、ｎ＋型半導体領域１１ｃは、周辺回路領域１Ｂにおいて、ゲート電極ＧＥの両側壁上のサイドウォールスペーサＳＷ２に自己整合して形成される。これにより、ＬＤＤ（lightly doped drain）構造が形成される。
【０１２０】
このようにして、ｎ−型半導体領域９ａとそれよりも高不純物濃度のｎ＋型半導体領域１１ａとにより、メモリトランジスタのソース領域として機能するｎ型の半導体領域ＭＳが形成され、ｎ−型半導体領域９ｂとそれよりも高不純物濃度のｎ＋型半導体領域１１ｂとにより、制御トランジスタのドレイン領域として機能するｎ型の半導体領域ＭＤが形成される。また、ｎ−型半導体領域９ｃとそれよりも高不純物濃度のｎ＋型半導体領域１１ｃとにより、周辺回路領域１ＢのＭＩＳＦＥＴのソース・ドレイン領域として機能するｎ型の半導体領域ＳＤが形成される。
【０１２１】
次に、ソースおよびドレイン用のｎ型の半導体領域ＭＳ，ＭＤ，ＳＤ（ｎ−型半導体領域９ａ，９ｂ，９ｃおよびｎ＋型半導体領域１１ａ，１１ｂ，１１ｃ）に導入された不純物を活性化するための熱処理である活性化アニールを行う。
【０１２２】
このようにして、メモリセル領域１Ａに不揮発性メモリのメモリセルＭＣが形成され、周辺回路領域１ＢにＭＩＳＦＥＴが形成される。
【０１２３】
次に、半導体基板１の主面全面上に酸化シリコン膜をＣＶＤ法などにより形成する。次にフォトリソグラフィ法、エッチング法を用いてｎ＋型半導体領域１１ａ，１１ｂ，１１ｃの上面（表面）と制御ゲート電極ＣＧの上面とメモリゲート電極ＭＧの上面とゲート電極ＧＥの上面のシリコン面（シリコン領域、シリコン膜）を露出させる。それから、図２８に示されるように、ｎ＋型半導体領域１１ａ，１１ｂ，１１ｃの上面（表面）上とメモリゲート電極ＭＧの上面（サイドウォールスペーサＳＷ２で覆われていない部分）上と制御ゲート電極ＣＧの上面上とゲート電極ＧＥの上面上とを含む半導体基板１の主面全面上に、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、ゲート電極ＧＥおよびサイドウォールスペーサＳＷ２を覆うように、金属膜１２を形成（堆積）する。金属膜１２は、例えばコバルト（Ｃｏ）膜またはニッケル（Ｎｉ）膜などからなり、スパッタリング法などを用いて形成することができる。
【０１２４】
次に、半導体基板１に対して熱処理を施すことによって、ｎ＋型半導体領域１１ａ，１１ｂ，１１ｃ、制御ゲート電極ＣＧ、メモリゲート電極ＭＧおよびゲート電極ＧＥの上層部分（表層部分）を金属膜１２と反応さる。これにより、図２９に示されるように、ｎ＋型半導体領域１１ａ，１１ｂ，１１ｃ、制御ゲート電極ＣＧ、メモリゲート電極ＭＧおよびゲート電極ＧＥの上部（上面、表面、上層部）に、それぞれ金属シリサイド層１３が形成される。金属シリサイド層１３は、例えばコバルトシリサイド層（金属膜１２がコバルト膜の場合）またはニッケルシリサイド層（金属膜１２がニッケル膜の場合）とすることができる。その後、未反応の金属膜１２を除去する。図２９にはこの段階の断面図が示されている。このように、いわゆるサリサイドプロセスを行うことによって、ｎ＋型半導体領域１１ａ，１１ｂ，１１ｃ、制御ゲート電極ＣＧ、メモリゲート電極ＭＧおよびゲート電極ＧＥの上部に金属シリサイド層１３を形成し、それによって、ソース、ドレインや各ゲート電極（ＣＧ，ＭＧ，ＧＥ）の抵抗を低抵抗化することができる。
【０１２５】
次に、図３０に示されるように、半導体基板１の主面全面上に、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、ゲート電極ＧＥおよびサイドウォールスペーサＳＷ２を覆うように、絶縁膜１４を形成（堆積）し、絶縁膜１４上に絶縁膜１５を形成（堆積）する。それから、必要に応じてＣＭＰ（Chemical Mechanical Polishing）法などを用いて絶縁膜１５の上面を平坦化する。
【０１２６】
絶縁膜１４は好ましくは窒化シリコン膜からなり、絶縁膜１４上の絶縁膜１５は好ましくは酸化シリコン膜などからなり、それぞれＣＶＤ法などを用いて形成することができる。絶縁膜１４の膜厚は、絶縁膜１５の膜厚よりも薄い。厚い絶縁膜１５は、層間絶縁膜として機能し、薄い絶縁膜１４は、絶縁膜１５にコンタクトホールを形成する際のエッチングストッパ膜としてとして機能する。
【０１２７】
次に、図３１に示されるように、フォトリソグラフィ法を用いて絶縁膜１５上に形成したフォトレジストパターン（図示せず）をエッチングマスクとして、絶縁膜１５および絶縁膜１４をドライエッチングすることにより、絶縁膜１４，１５にコンタクトホール（開口部、貫通孔）ＣＮＴを形成する。コンタクトホールＣＮＴを形成する際には、まず絶縁膜１５をドライエッチングして絶縁膜１４をエッチングストッパ膜として機能させ、その後、コンタクトホールＣＮＴの底部の絶縁膜１４をドライエッチングで除去して、絶縁膜１４，１５を貫通するコンタクトホールＣＮＴを形成する。このように、絶縁膜１４を、絶縁膜（層間絶縁膜）１５をエッチングする際のエッチングストッパとして機能させることで、コンタクトホールＣＮＴをエッチングにより形成する際に、その掘り過ぎにより下層に損傷を与えたり、加工寸法精度が劣化したりすることを回避することができる。
【０１２８】
コンタクトホールＣＮＴは、ｎ＋型半導体領域１１ａ，１１ｂ，１１ｃ、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、ゲート電極ＧＥの上部などに形成される。コンタクトホールＣＮＴの底部では、半導体基板１の主面の一部、例えばｎ＋型半導体領域１１ａ，１１ｂ，１１ｃ（の表面上の金属シリサイド層１３）の一部、制御ゲート電極ＣＧ（の表面上の金属シリサイド層１３）の一部、メモリゲート電極ＭＧ（の表面上の金属シリサイド層１３）の一部、あるいはゲート電極ＧＥ（の表面上の金属シリサイド層１３）の一部などが露出される。なお、図３１の断面図においては、ｎ＋型半導体領域１１ｂ，１１ｃ（の表面上の金属シリサイド層１３）の一部がコンタクトホールＣＮＴの底部で露出した断面が示されている。
【０１２９】
次に、コンタクトホールＣＮＴ内に、タングステン（Ｗ）などからなる導電性のプラグ（接続用導体部）ＰＧを形成する。プラグＰＧを形成するには、例えば、コンタクトホールＣＮＴの内部（底部および側壁上）を含む絶縁膜１５上に、バリア導体膜（例えばチタン膜、窒化チタン膜、あるいはそれらの積層膜）を形成する。それから、このバリア導体膜上にタングステン膜などからなる主導体膜をコンタクトホールＣＮＴを埋めるように形成し、絶縁膜１５上の不要な主導体膜およびバリア導体膜をＣＭＰ法またはエッチバック法などによって除去することにより、プラグＰＧを形成することができる。なお、図面の簡略化のために、図３１では、プラグＰＧを構成するバリア導体膜および主導体膜（タングステン膜）を一体化して示してある。
【０１３０】
次に、図３２に示されるように、プラグＰＧが埋め込まれた絶縁膜１５上に、絶縁膜１６を形成する。絶縁膜１６は、複数の絶縁膜の積層膜で形成することもできる。
【０１３１】
次に、シングルダマシン法により第１層目の配線である配線Ｍ１を形成する。具体的には、次のようにして配線Ｍ１を形成することができる。まず、フォトレジストパターン（図示せず）をマスクとしたドライエッチングによって絶縁膜１６の所定の領域に配線溝を形成した後、配線溝の底部および側壁上を含む絶縁膜１６上にバリア導体膜（例えば窒化チタン膜、タンタル膜または窒化タンタル膜など）を形成する。続いて、ＣＶＤ法またはスパッタリング法などによりバリア導体膜上に銅のシード層を形成し、さらに電解めっき法などを用いてシード層上に銅めっき膜を形成して、銅めっき膜により配線溝の内部を埋め込む。それから、配線溝以外の領域の主導体膜（銅めっき膜およびシード層）とバリア導体膜をＣＭＰ法により除去して、配線溝に埋め込まれた銅を主導電材料とする第１層目の配線Ｍ１を形成する。図面の簡略化のために、配線Ｍ１は、バリア導体膜、シード層および銅めっき膜を一体化して示してある。
【０１３２】
配線Ｍ１はプラグＰＧを介して、メモリトランジスタのソース領域（半導体領域ＭＳ）、制御トランジスタのドレイン領域（半導体領域ＭＤ）、周辺回路領域１ＢのＭＩＳＦＥＴのソース・ドレイン領域（半導体領域ＳＤ）、制御ゲート電極ＣＧ、メモリゲート電極ＭＧあるいはゲート電極ＧＥなどと電気的に接続される。その後、デュアルダマシン法などにより２層目以降の配線を形成するが、ここでは図示およびその説明は省略する。また、配線Ｍ１およびそれよりも上層の配線は、ダマシン配線に限定されず、配線用の導電体膜をパターニングして形成することもでき、例えばタングステン配線またはアルミニウム配線などとすることもできる。
【０１３３】
以上のようにして、本実施の形態の半導体装置が製造される。
【０１３４】
次に、比較例を参照しながら、本実施の形態の構成や効果について、より詳細に説明する。
【０１３５】
まず、比較例の半導体装置について説明する。図３３および図３４は、比較例の半導体装置の要部断面図であり、本実施の形態の上記図１および図２にそれぞれ相当するものである。
【０１３６】
図３３および図３４に示される比較例の半導体装置は、不揮発性メモリのメモリセルを有する半導体装置であり、半導体基板１０１のｐ型ウエルＰＷ１０１の上部に、不揮発性メモリセルを構成する制御ゲート電極ＣＧ１０１とメモリゲート電極ＭＧ１０１とが互いに隣合うように形成されている。制御ゲート電極ＣＧ１０１とｐ型ウエルＰＷ１０１との間には、ゲート絶縁膜としての絶縁膜１０３が形成されている。また、メモリゲート電極ＭＧ１０１とｐ型ウエルＰＷ１０１との間および制御ゲート電極ＣＧ１０１とメモリゲート電極ＭＧ１０１との間には、酸化シリコン膜１０６ａ、窒化シリコン膜１０６ｂおよび酸化シリコン膜１０６ｃの積層膜からなる絶縁膜１０５が形成されている。制御ゲート電極ＣＧ１０１およびメモリゲート電極ＭＧ１０１は、それぞれｎ型ポリシリコン膜により形成されている。ｐ型ウエルＰＷ１０１には、ソース領域として機能する半導体領域が、ｎ−型半導体領域１０９ａとそれよりも高不純物濃度のｎ＋型半導体領域１１１ａとにより形成され、ドレイン領域として機能する半導体領域が、ｎ−型半導体領域１０９ｂとそれよりも高不純物濃度のｎ＋型半導体領域１１１ｂとにより形成されている。制御ゲート電極ＣＧ１０１およびメモリゲート電極ＭＧ１０１の互いに隣接する側とは反対側の側壁上には側壁絶縁膜ＳＷ１０１が形成されている。また、ｎ＋型半導体領域１１１ａ，１１１ｂ、制御ゲート電極ＣＧ１０１およびメモリゲート電極ＭＧ１０１の上部には金属シリサイド層１１３が形成されている。半導体基板１０１上には、制御ゲート電極ＣＧ１０１、メモリゲート電極ＭＧ１０１およびサイドウォールスペーサＳＷ１０２を覆うように、層間絶縁膜として、絶縁膜１１４，１１５の積層膜が形成されている。
【０１３７】
図３３および図３４に示される比較例の半導体装置では、絶縁膜１０５は、メモリゲート電極ＭＧ１０１と半導体基板１０１（ｐ型ウエルＰＷ１０１）の間の領域と、メモリゲート電極ＭＧ１０１と制御ゲート電極ＣＧ１０１の間の領域の、両領域にわたって連続的に延在しており、絶縁膜１０５全体が、酸化シリコン膜１０６ａと窒化シリコン膜１０６ｂと酸化シリコン膜１０６ｃとの積層膜で構成されている。このため、窒化シリコン膜１０６ｂは、メモリゲート電極ＭＧ１０１と半導体基板１０１（ｐ型ウエルＰＷ１０１）の間の絶縁膜１０５中だけでなく、メモリゲート電極ＭＧ１０１と制御ゲート電極ＣＧ１０１の間の絶縁膜１０５中にも存在している。
【０１３８】
このような構造の比較例の半導体装置は、次のような課題（第１の課題および第２の課題）を有している。
【０１３９】
まず、第１の課題について説明する。メモリゲート電極ＭＧ１０１と制御ゲート電極ＣＧ１０１とは、薄い絶縁膜１０５を介在して隣接しており、メモリゲート電極ＭＧ１０１と制御ゲート電極ＣＧ１０１との間の絶縁耐圧は、この絶縁膜１０５に依存している。しかしながら、絶縁膜１０５は、メモリゲート電極ＭＧ１０１と半導体基板１０１（ｐ型ウエルＰＷ１０１）の間の領域と、メモリゲート電極ＭＧ１０１と制御ゲート電極ＣＧ１０１の間の領域の、両領域にわたって延在している。絶縁膜１０５を構成する酸化シリコン膜１０６ａ，１０６ｃおよび窒化シリコン膜１０６ｂの各厚みは、メモリトランジスタのゲート絶縁膜および電荷蓄積膜としての機能を考慮して決めることから、メモリゲート電極ＭＧ１０１と制御ゲート電極ＣＧ１０１の間の絶縁膜１０５の厚みを調整して、メモリゲート電極ＭＧ１０１と制御ゲート電極ＣＧ１０１との間の耐圧を向上させることは容易ではない。
【０１４０】
また、メモリゲート電極ＭＧ１０１と制御ゲート電極ＣＧ１０１との間の耐圧向上のために、絶縁膜１０５を構成する酸化シリコン膜１０６ａ，１０６ｃおよび窒化シリコン膜１０６ｂの各厚みを調整することで、メモリゲート電極ＭＧ１０１と制御ゲート電極ＣＧ１０１との間の絶縁膜１０５の厚みを厚くした場合には、不揮発性メモリの読出し電流の減少や、あるいは、書込み速度の低下などが引き起こされる虞がある。
【０１４１】
すなわち、絶縁膜１０５の厚みを厚くした場合には、メモリゲート電極ＭＧ１０１と制御ゲート電極ＣＧ１０１との間の距離Ｌ１０１（この距離Ｌ１０１は図３４に示されており、絶縁膜１０５の厚みが距離Ｌ１０１に相当したものとなる）が大きくなる。ｐ型ウエルＰＷ１０１において、メモリゲート電極ＭＧ１０１と制御ゲート電極ＣＧ１０１との間に介在する絶縁膜１０５の下方には、メモリゲート電極ＭＧ１０１によっても、制御ゲート電極ＣＧ１０１によっても電界が印加されにくく、チャネル領域が形成されにくい領域１２１（この領域１２１は図３３に示されている）が形成されている。この領域１２１のゲート長方向の寸法は、メモリゲート電極ＭＧ１０１と制御ゲート電極ＣＧ１０１との間の距離Ｌ１０１（すなわちメモリゲート電極ＭＧ１０１と制御ゲート電極ＣＧ１０１との間に介在する絶縁膜１０５の厚み）が大きくなるほど、大きくなる。この領域１２１は、抵抗成分となるため、上記距離Ｌ１０１（絶縁膜１０５の膜厚に相当）が大きくなって、領域１２１のゲート長方向の寸法が大きくなると、不揮発性メモリのメモリセルの読出し電流（読出し動作時にソース・ドレイン間に流れる電流値）の減少や、あるいは、書込み速度の低下などを引き起こしてしまう。このため、メモリゲート電極ＭＧ１０１と制御ゲート電極ＣＧ１０１との間の距離Ｌ１０１を大きくしなくとも、メモリゲート電極ＭＧ１０１と制御ゲート電極ＣＧ１０１との間の耐圧を向上できる技術が望まれる。
【０１４２】
次に、第２の課題について説明する。上述したように、不揮発性メモリへの書込み方式は、ＳＳＩ方式とＦＮ方式とがあり、消去方法は、ＢＴＢＴ方式とＦＮ方式とがある。不揮発性メモリへの書込み時には、ＳＳＩ方式とＦＮ方式のいずれの場合も、メモリゲート電極ＭＧ１０１と半導体基板１０１（ｐ型ウエルＰＷ１０１）の間の絶縁膜１０５中の窒化シリコン膜１０６ｂに電子を注入する。不揮発性メモリの消去時には、ＢＴＢＴ方式とＦＮ方式のいずれの場合も、メモリゲート電極ＭＧ１０１と半導体基板１０１（ｐ型ウエルＰＷ１０１）の間の絶縁膜１０５中の窒化シリコン膜１０６ｂにホール（正孔）を注入する。
【０１４３】
ＳＳＩ方式で書込む際には、メモリゲート電極ＭＧ１０１と半導体基板１０１（ｐ型ウエルＰＷ１０１）の間の絶縁膜１０５中の窒化シリコン膜１０６ｂにおいて、均一に電子が注入されるのではなく、ホットエレクトロンの発生場所に起因して、ソース領域側の領域よりも、制御ゲート電極ＣＧに近い側（すなわちドレイン領域に近い側）の領域に高密度に電子が注入されてしまう傾向にある。
【０１４４】
また、ＦＮ方式の書込みでは、ＳＳＩ方式の書込みに比べると、窒化シリコン膜１０６ｂに比較的均一に電子が注入されやすい。しかしながら、そのＦＮ方式の書込みでも、メモリゲート電極ＭＧ１０１と半導体基板１０１（ｐ型ウエルＰＷ１０１）の間の絶縁膜１０５中の窒化シリコン膜１０６ｂにおいて、メモリゲート電極ＭＧ１０１の角部ＭＧ１０１ａでの電界集中に起因して、ソース領域側の領域よりも、制御ゲート電極ＣＧに近い側（すなわちドレイン領域に近い側）の領域に高密度に電子が注入されてしまう傾向にある。
【０１４５】
従って、ＳＳＩ方式の書込みとＦＮ方式の書込みのいずれの場合にも、メモリゲート電極ＭＧ１０１と半導体基板１０１（ｐ型ウエルＰＷ１０１）の間の絶縁膜１０５中の窒化シリコン膜１０６ｂにおいて、制御ゲート電極ＣＧに近い側（すなわちドレイン領域に近い側）の領域に高密度に電子が注入されてしまう傾向がある。
【０１４６】
一方、ＢＴＢＴ方式の消去では、メモリゲート電極ＭＧ１０１と半導体基板１０１（ｐ型ウエルＰＷ１０１）の間の絶縁膜１０５中の窒化シリコン膜１０６ｂにおいて、均一にホールが注入されるのではなく、ホットホールの発生場所に起因して、制御ゲート電極ＣＧに近い側（すなわちドレイン領域に近い側）の領域よりも、ソース領域側の領域に高密度に電子が注入されてしまう傾向にある。
【０１４７】
また、ＦＮ方式の消去では、メモリゲート電極ＭＧ１０１と半導体基板１０１（ｐ型ウエルＰＷ１０１）の間の絶縁膜１０５中の窒化シリコン膜１０６ｂにおいて、メモリゲート電極ＭＧ１０１の角部ＭＧ１０１ａでの電界集中に起因して、ソース領域側の領域よりも、制御ゲート電極ＣＧに近い側（すなわちドレイン領域に近い側）の領域に高密度にホールが注入されてしまう傾向にある。
【０１４８】
このため、書込みがＳＳＩ方式でかつ消去がＢＴＢＴ方式の場合（動作方式Ａ）と、書込みがＦＮ方式でかつ消去がＢＴＢＴ方式の場合（動作方式Ｃ）とでは、絶縁膜１０５中の窒化シリコン膜１０６ｂにおいて、書込み時に電子が注入されやすい位置と、消去時にホールが注入されやすい位置とがずれているため、消去動作後に、電荷の消し残りが生じてしまう。すなわち、図３４において点線で囲まれた領域１２２における窒化シリコン膜１０６ｂ中に、ＳＳＩ方式またはＦＮ方式の書込み時に電子が他の領域よりも高密度に注入されるが、ＢＴＢＴ方式の消去時には、この領域１２２の窒化シリコン膜１０６ｂ中にはホールが注入されにくいため、消去後に、この領域１２２の窒化シリコン膜１０６ｂ中に消し残りの電子が残りやすい。窒化シリコン膜１０６ｂ中に消し残りの電子があると、この消し残りの電子に起因してメモリトランジスタのしきい値電圧が変動してしまう虞があり、不揮発性メモリを備える半導体装置の性能低下を招く虞がある。
【０１４９】
また、書込みがＳＳＩ方式でかつ消去がＦＮ方式の場合（動作方式Ｂ）と、書込みがＦＮ方式でかつ消去がＦＮ方式の場合（動作方式Ｄ）とでは、絶縁膜１０５中の窒化シリコン膜１０６ｂにおいて、書込み時に電子が注入されやすい位置と、消去時にホールが注入されやすい位置とがほぼ一致しているため、消去動作後に、電荷の消し残りが生じにくい。すなわち、図３４において点線で囲まれた領域１２２における窒化シリコン膜１０６ｂ中に、ＳＳＩ方式またはＦＮ方式の書込み時に電子が他の領域よりも高密度に注入されるが、ＦＮ方式の消去時には、この領域１２２の窒化シリコン膜１０６ｂ中にホールが注入されやすいため、消去後に、この領域１２２の窒化シリコン膜１０６ｂ中に消し残りの電子が残りにくい。このため、窒化シリコン膜１０６ｂにおける消し残りの電荷に起因したメモリトランジスタのしきい値電圧の変動は生じにくい。しかしながら、動作方式Ｂの場合と、動作方式Ｄの場合とでは、メモリゲート電極ＭＧ１０１の角部ＭＧ１０１ａでの電界集中に起因して、メモリゲート電極ＭＧ１０１の角部ＭＧ１０１ａと半導体基板１０１（ｐ型ウエルＰＷ１０１）との間の絶縁膜１０５の中の窒化シリコン膜１０６ｂ（領域１２２の窒化シリコン膜１０６ｂにほぼ対応）に多量に電荷が注入される。このため、メモリゲート電極ＭＧ１０１の角部ＭＧ１０１ａと半導体基板１０１（ｐ型ウエルＰＷ１０１）との間の絶縁膜１０５（領域１２２の絶縁膜１０５にほぼ対応）が劣化して絶縁膜１０５の信頼性が低下する虞があり、不揮発性メモリを備える半導体装置の性能低下を招く虞がある。
【０１５０】
このように、上記比較例の半導体装置は、第１の課題と第２の課題を有している。
【０１５１】
それに対して、本実施の形態では、絶縁膜５は、メモリゲート電極ＭＧと半導体基板１（ｐ型ウエルＰＷ１）の間の領域と、メモリゲート電極ＭＧ１と制御ゲート電極ＣＧ１の間の領域の、両領域にわたって延在しているが、両領域で絶縁膜５の構成（構造）が異なっている。
【０１５２】
すなわち、本実施形態では、絶縁膜５のうち、メモリゲート電極ＭＧの下面２４と半導体基板１（ｐ型ウエルＰＷ１）の上面との間の部分（第１の部分、ゲート絶縁膜部分）５ｃは、酸化シリコン膜６ａと酸化シリコン膜６ｃと酸化シリコン膜６ａ，６ｃに挟まれた窒化シリコン膜６ｂとを有している。そして、絶縁膜５のうち、制御ゲート電極ＣＧの側面２６とメモリゲート電極ＭＧの側面２５との間の部分（第２の部分、絶縁部分）５ｄは、酸化シリコン膜６ａと酸化シリコン膜６ｃと酸化シリコン膜６ａ，６ｃに挟まれた空洞ＣＡＶとを有しており、窒化シリコン膜６ｂは有していない。
【０１５３】
ここで、絶縁膜５を、ゲート絶縁膜部分５ｃと絶縁部分５ｄと角部分５ｅとに仮想的に分けて考えることとする。図３５は、本実施の形態の半導体装置の説明図であり、ゲート絶縁膜部分５ｃ、絶縁部分５ｄおよび角部分５ｅが絶縁膜５のどの部分を指しているのかを模式的に示してある。図３５は、上記図２と同じ断面領域が示されており、図３５では、絶縁膜５を、ゲート絶縁膜部分５ｃ、絶縁部分５ｄおよび角部分５ｅに仮想的に分けて示してあるが、実際には、絶縁膜５は上記図２のような断面構造を有しており、絶縁膜５は、酸化シリコン膜６ａ，６ｃ、窒化シリコン膜６ｂおよび空洞ＣＡＶによって形成されている。
【０１５４】
絶縁膜５のうち、メモリゲート電極ＭＧの下面２４と半導体基板１（ｐ型ウエルＰＷ１）の上面との間の部分５ｃを、「ゲート絶縁膜部分５ｃ」と称することとする。また、絶縁膜５のうち、制御ゲート電極ＣＧの側面２６とメモリゲート電極ＭＧの側面２５との間の部分５ｄを、「絶縁部分５ｄ」と称することとする。また、絶縁膜５のうち、ゲート絶縁膜部分５ｃ（すなわちメモリゲート電極ＭＧの下面２４と半導体基板１（ｐ型ウエルＰＷ１）の上面との間の部分５ｃ）と絶縁部分５ｄ（すなわち制御ゲート電極ＣＧの側面２６とメモリゲート電極ＭＧの側面２５との間の部分５ｄ）との間の部分（第３の部分）５ｅを、「角部分５ｅ」と称することとする。ゲート絶縁膜部分５ｃと絶縁部分５ｄとの間に、角部分５ｅが介在している。なお、制御ゲート電極ＣＧの側面２６は、絶縁膜５を介してメモリゲート電極ＭＧに対向する側の側面であり、メモリゲート電極ＭＧの側面２５は、絶縁膜５を介して制御ゲート電極ＣＧに対向する側の側面である。また、メモリゲート電極ＭＧの下面２４は、ゲート絶縁膜部分５ｃに接している面である。
【０１５５】
ゲート絶縁膜部分５ｃは、メモリゲート電極ＭＧの下面２４と半導体基板１（ｐ型ウエルＰＷ１）の上面との間に位置しているため、メモリトランジスタのゲート絶縁膜として機能することができる。ゲート絶縁膜部分５ｃにおける窒化シリコン膜６ｂは、メモリセルの電荷蓄積部（電荷蓄積層）として機能することができる。
【０１５６】
絶縁部分５ｄは、制御ゲート電極ＣＧの側面２６とメモリゲート電極ＭＧの側面２５との間に位置しているため、制御ゲート電極ＣＧとメモリゲート電極ＭＧとを絶縁分離するよう機能することができる。
【０１５７】
角部分５ｅは、断面（図１および図２の断面に対応）がＬ字型の絶縁膜５の角部に位置している。このため、ゲート絶縁膜部分５ｃと角部５ｅとは、半導体基板１の主面に沿って（すなわち半導体基板１の主面にほぼ平行に）延在しており、また、絶縁部分５ｄと角部５ｅとは、上下方向（すなわち半導体基板１の主面に略垂直な方向）に延在しており、絶縁膜５において、横方向（半導体基板１の主面に平行な方向）から上下方向（半導体基板１の主面に略垂直な方向）への折れ曲がりの角部分が、角部分５ｅに対応している。
【０１５８】
絶縁膜５において、ゲート絶縁膜部分５ｃはメモリゲート電極ＭＧの直下に位置しているが、絶縁部分５ｄと角部分５ｅとは、メモリゲート電極ＭＧの直下には位置していない。図３５からも分かるように、絶縁部分５ｄと角部分５ｅとの境界は、角部分５ｅ近傍におけるメモリゲート電極ＭＧの下面２４の延長面と一致し、ゲート絶縁膜部分５ｃと角部５ｅとの境界は、角部分５ｅ近傍におけるメモリゲート電極ＭＧの側面２５の延長面と一致している。
【０１５９】
本実施の形態では、絶縁膜５のうち、メモリゲート電極ＭＧの下面２４と半導体基板１（ｐ型ウエルＰＷ１）の上面との間に位置するゲート絶縁膜部分５ｃが、酸化シリコン膜６ａ，６ｃに挟まれた窒化シリコン膜６ｂを有していることで、この窒化シリコン膜６ｂに電荷を蓄積させることができ、それによって、メモリトランジスタに情報を記憶させることができる。
【０１６０】
そして、本実施の形態では、絶縁膜５のうち、制御ゲート電極ＣＧの側面２６とメモリゲート電極ＭＧの側面２５との間に位置する絶縁部分５ｄが、酸化シリコン膜６ａ，６ｃと酸化シリコン膜６ａ，６ｃに挟まれた空洞ＣＡＶとを有し、窒化シリコン膜６ｂを有していないことで、メモリゲート電極ＭＧと制御ゲート電極ＣＧとの間の耐圧（絶縁耐圧）を向上させることができる。すなわち、制御ゲート電極ＣＧの側面２６とメモリゲート電極ＭＧの側面２５との間に位置する絶縁部分５ｄに絶縁膜６ｂが無く、代わりに空洞ＣＡＶがあることで、上記図３３および図３４の比較例の半導体装置に比べて、メモリゲート電極ＭＧと制御ゲート電極ＣＧとの間の耐圧を向上させることができる。すなわち、上記第１の課題を解決または改善することができる。
【０１６１】
具体的に説明すると、上記比較例の半導体装置を参照して説明したように、メモリゲート電極ＭＧ１０１と制御ゲート電極ＣＧ１０１との間の絶縁膜１０５の厚みを厚くした場合には、不揮発性メモリの読出し電流（読出し時にソース・ドレイン間に流れる電流値）の減少や、あるいは、書込み速度の低下などが引き起こされ、不揮発性メモリを有する半導体装置の性能が低下してしまう虞がある。それに対して、本実施の形態では、メモリゲート電極ＭＧと制御ゲート電極ＣＧとの間の絶縁部分５ｄの厚みを厚くしなくとも、空洞ＣＡＶの存在によりメモリゲート電極ＭＧと制御ゲート電極ＣＧとの間の耐圧を向上させることができるため、メモリゲート電極ＭＧと制御ゲート電極ＣＧとの間の耐圧の向上と、メモリゲート電極ＭＧと制御ゲート電極ＣＧとの間の絶縁膜５（すなわち絶縁部分５ｄ）の厚みの抑制とを両立することができる。本実施の形態では、メモリゲート電極ＭＧと制御ゲート電極ＣＧとの間の絶縁膜５（すなわち絶縁部分５ｄ）の厚みを抑制できることで、メモリゲート電極ＭＧと制御ゲート電極ＣＧとの間の距離Ｌ１を小さくすることができ、上記領域１２１に相当する領域のゲート長方向の寸法を小さくして、不揮発性メモリのメモリセルの読出し電流を増大でき、また、書込み速度を向上することができる。従って、不揮発性メモリを有する半導体装置の性能を向上させることができる。なお、距離Ｌ１は上記図２に示されており、絶縁部分５ｄの厚みが距離Ｌ１に相当したものとなる。また、上記領域１２１に相当する領域とは、絶縁部分５ｄおよび角部分５ｅの下方に位置し、メモリゲート電極ＭＧによっても制御ゲート電極ＣＧによっても電界が印加されにくく、チャネル領域が形成されにくい基板領域に対応する。
【０１６２】
また、本実施の形態では、空洞ＣＡＶの上部は、酸化シリコン膜６ａと酸化シリコン膜６ｃとに挟まれた絶縁膜部分１０ａによって塞がれた（蓋をされた）状態となっている。この絶縁膜部分１０ａは、好ましくは酸化シリコンからなり、サイドウォールスペーサＳＷ２を形成するための上記絶縁膜１０の一部によって形成されている。空洞ＣＡＶの上部が、酸化シリコン膜６ａ，６ｃ間に挟まれた絶縁膜部分１０ａによって塞がれた状態となっていることで、半導体装置の製造中および製造後において、空洞ＣＡＶ内に不要な材料が侵入することを防止し、空洞ＣＡＶを的確に形成しかつ維持することができる。
【０１６３】
また、本実施の形態では、絶縁膜５の形成時（具体的には上記ステップ７）には、絶縁膜５を酸化シリコン膜６ａ、窒化シリコン膜６ｂおよび酸化シリコン膜６ｃの積層膜として形成し、その後（具体的には上記ステップＳ１４）に窒化シリコン膜６ｂをエッチングすることで空洞ＣＡＶを形成しているため、空洞ＣＡＶを容易かつ的確に形成することができる。このため、空洞ＣＡＶは、窒化シリコン膜６ｂが除去された領域であることから、製造された半導体装置において、窒化シリコン膜６ｂの端部２３が、空洞ＣＡＶに隣接した状態となる。
【０１６４】
また、本実施の形態では、絶縁膜５のうち、制御ゲート電極ＣＧの側面２６とメモリゲート電極ＭＧの側面２５との間の部分５ｄ（すなわち絶縁部分５ｄ）が窒化シリコン膜６ｂを有していないことも、主要な特徴の一つとしている。
【０１６５】
図３６〜図４０は、絶縁膜５における空洞ＣＡＶと窒化シリコン膜６ｂの形成領域を説明するための説明図（要部断面図、部分拡大断面図）であり、上記図２の一部を拡大したものに対応している。
【０１６６】
図３６〜図４０に示されるように、窒化シリコン膜６ｂの端部２３は空洞ＣＡＶ（の端部）と隣接しており、窒化シリコン膜６ｂの端部６ｂが空洞ＣＡＶの内壁の一部を形成している。この空洞ＣＡＶに隣接する窒化シリコン膜６ｂの端部２３の位置が、図３６〜図４０のそれぞれで相違している。
【０１６７】
図３６の場合は、窒化シリコン膜６ｂの端部２３は絶縁部分５ｄ内に位置している。このため、図３６の場合は、絶縁部分５ｄに、空洞ＣＡＶと窒化シリコン膜６ｂの両方が存在している。
【０１６８】
図３６の場合のように、窒化シリコン膜６ｂが、制御ゲート電極ＣＧの側面とメモリゲート電極ＭＧの側面との間の絶縁部分５ｄ中にも延在していると、その窒化シリコン膜６ｂが存在する部分の絶縁部分５ｄは、空洞ＣＡＶが存在する部分の絶縁部分５ｄに比べて、制御ゲート電極ＣＧとメモリゲート電極ＭＧとの間の耐圧が低下してしまう。
【０１６９】
そこで、本実施の形態では、絶縁膜５のうち、制御ゲート電極ＣＧの側面２６とメモリゲート電極ＭＧの側面２５との間の絶縁部分５ｄには、窒化シリコン膜６ｂが延在しないようにすることが好ましく、図３７〜図４０は、この条件を満たしている。図３７〜図４０では、制御ゲート電極ＣＧの側面２６とメモリゲート電極ＭＧの側面２５との間の絶縁部分５ｄには窒化シリコン膜６ｂが延在しておらず、代わりに空洞ＣＡＶが延在しているため、制御ゲート電極ＣＧとメモリゲート電極ＭＧとの間の耐圧を的確に向上させることができる。
【０１７０】
また、図３７〜図４０の各図の構造では、制御ゲート電極ＣＧの側面２６とメモリゲート電極ＭＧの側面２５との間の絶縁部分５ｄには窒化シリコン膜６ｂが延在しておらず、代わりに空洞ＣＡＶが延在している点は共通であり、空洞ＣＡＶを設けたことによる制御ゲート電極ＣＧとメモリゲート電極ＭＧとの間の耐圧向上効果の観点では、ほぼ同じである。しかしながら、上記第２の課題を解決または改善するためには、窒化シリコン膜６ｂの端部２３の位置は重要である。
【０１７１】
図３７の場合は、窒化シリコン膜６ｂの端部２３が、メモリゲート電極ＭＧの下面２４と同じ高さ位置に位置している。すなわち、窒化シリコン膜６ｂの端部２３が、絶縁部分５ｄと角部分５ｅとの境界に位置している。このため、図３７の場合は、絶縁膜５のうち、ゲート絶縁膜部分５ｃと角部分５ｅとは、酸化シリコン膜６ａと窒化シリコン膜６ｂと酸化シリコン膜６ｃとが積層された積層構造を有している。
【０１７２】
図３７の場合は、上述のように上記第１の課題を解決または改善できる効果を得られ、その効果は、図３８〜図４０の場合とほぼ同等である。しかしながら、図３８〜図４０の場合は、更に、上記第２の課題を解決または改善できる効果も得ることができる。
【０１７３】
図３８の場合は、絶縁膜５の角部分５ｅにも窒化シリコン膜６ｂが延在しているが、絶縁膜５の角部分５ｅに延在する窒化シリコン膜６ｂの長さは、図３６や図３７の場合に比べて短い。図３９や図４０の場合は、絶縁膜５の角部分５ｅには、窒化シリコン膜６ｂは延在していない。
【０１７４】
上記第２の課題を解決または改善するためには、絶縁膜５の角部分５ｅに存在する窒化シリコン膜６ｂを少なくすることが有効であり、絶縁膜５の角部分５ｅに窒化シリコン膜６ｂが存在しないようにすることが、より好ましい。その理由は、次のようなものである。
【０１７５】
上記図３３および図３４の比較例の半導体装置では、上記第２の課題に関連して説明したように、動作方式Ａの場合と動作方式Ｃの場合は、絶縁膜１０５中の窒化シリコン膜１０６ｂにおいて、書込み時に電子が注入されやすい位置と、消去時にホールが注入されやすい位置とがずれているため、消去動作後に、電荷の消し残りが生じてしまい、この消し残りの電子に起因してメモリトランジスタのしきい値電圧が変動してしまう虞がある。これは、上記図３４において点線で囲まれた領域１２２における窒化シリコン膜１０６ｂ中に、書込み時に電子が他の領域よりも高密度に注入され、消去時には、この領域１２２の窒化シリコン膜１０６ｂ中にはホールが注入されにくいため、消去後に、この領域１２２の窒化シリコン膜１０６ｂ中に消し残りの電子が残りやすいことに起因している。
【０１７６】
上記領域１２２の絶縁膜１０５は、本実施の形態では、絶縁膜５の角部分５ｅに相当している。このため、絶縁膜５の角部分５ｅに窒化シリコン膜６ｂが存在すると、その窒化シリコン膜６ｂに、消去動作後の電荷の消し残りが生じやすく、それに起因してメモリトランジスタのしきい値電圧の変動が生じる可能性がある。そこで、本実施の形態では、絶縁膜５の角部分５ｅに存在する窒化シリコン膜６ｂを、上記図３３および図３４の比較例の半導体装置に比べて少なくし、より好ましくは、絶縁膜５の角部分５ｅに窒化シリコン膜６ｂが存在しないようにしている。
【０１７７】
絶縁膜５の角部分５ｅに存在する窒化シリコン膜６ｂを、上記図３３および図３４の比較例の半導体装置に比べて少なくすれば、角部分５ｅに存在する窒化シリコン膜６ｂ中に書込み時に注入される電子の量を少なくすることができるため、消去後に角部分５ｅの窒化シリコン膜６ｂ中に消し残りの電子が残るのを抑制することができる。
【０１７８】
そして、絶縁膜５の角部分５ｅに窒化シリコン膜６ｂが存在しないようにすれば、書込み時には、角部分５ｅには窒化シリコン膜６ｂが無いため電子が注入されず、ゲート絶縁膜部分５ｃの窒化シリコン膜６ｂにのみ電子が注入される。消去動作時には、ゲート絶縁膜部分５ｃの窒化シリコン膜６ｂにはホールが注入されやすく、ホールが注入されにくいはずの角部分５ｅには窒化シリコン膜６ｂが無いため、消去後に絶縁膜５（の窒化シリコン膜６ｂ）中に消し残りの電子が残るのを更に的確に抑制することができる。
【０１７９】
つまり、本実施の形態では、書込み時に電子が注入されやすいが消去時にホールが注入されにくい位置にある角部分５ｅにおいて、電荷をトラップする窒化シリコン膜６ｂを少なくするか、無くすことで、消去動作後の電荷の消し残りを抑制または防止することができる。このため、電荷の消し残りに起因してメモリトランジスタのしきい値電圧の変動が生じるのを、抑制または防止することができる。従って、不揮発性メモリを備える半導体装置の性能を向上することができる。
【０１８０】
また、上記図３３および図３４の比較例の半導体装置では、上記第２の課題に関連して説明したように、動作方式Ｂの場合と動作方式Ｄの場合は、メモリゲート電極ＭＧ１０１の角部ＭＧ１０１ａでの電界集中に起因して、メモリゲート電極ＭＧ１０１の角部ＭＧ１０１ａと半導体基板１０１との間の絶縁膜１０５の中の窒化シリコン膜１０６ｂ（領域１２２の窒化シリコン膜１０６ｂにほぼ対応）に多量に電荷が注入される。このため、メモリゲート電極ＭＧ１０１の角部ＭＧ１０１ａと半導体基板１０１（ｐ型ウエルＰＷ１０１）との間の絶縁膜１０５（領域１２２の絶縁膜１０５にほぼ対応）が劣化して絶縁膜１０５の信頼性が低下する虞がある。この絶縁膜１０５の劣化しやすい領域は、本実施の形態では、絶縁膜５の角部分５ｅに相当している。このため、絶縁膜５の角部分５ｅに窒化シリコン膜６ｂが存在すると、その窒化シリコン膜６ｂに、多量に電荷が注入されてしまい、角部分５ｅが劣化して絶縁膜５の信頼性が低下する可能性がある。そこで、本実施の形態では、絶縁膜５の角部分５ｅに存在する窒化シリコン膜６ｂを、上記図３３および図３４の比較例の半導体装置に比べて少なくし、より好ましくは、絶縁膜５の角部分５ｅに窒化シリコン膜６ｂが存在しないようにしている。
【０１８１】
絶縁膜５の角部分５ｅに存在する窒化シリコン膜６ｂを、上記図３３および図３４の比較例の半導体装置に比べて少なくすれば、角部分５ｅに存在する窒化シリコン膜６ｂ中に注入される電荷の量を少なくすることができるため、絶縁膜５の角部分５ｅが劣化するのを抑制することができる。
【０１８２】
そして、絶縁膜５の角部分５ｅに窒化シリコン膜６ｂが存在しないようにすれば、絶縁膜５の角部分５ｅは窒化シリコン膜６ｂが無いため電荷が注入されず、絶縁膜５の角部分５ｅが劣化するのを更に的確に抑制することができる。
【０１８３】
つまり、本実施の形態では、電荷が多量に注入されやすい位置にある角部分５ｅにおいて、電荷をトラップする窒化シリコン膜６ｂを少なくするか、無くすことで、絶縁膜５の角部分５ｅが劣化するのを抑制または防止することができる。このため、絶縁膜５が劣化するのを抑制または防止できるため、絶縁膜５の信頼性を向上することができる。従って、不揮発性メモリを備える半導体装置の性能を向上することができる。
【０１８４】
窒化シリコン膜６ｂの端部２３が、メモリゲート電極ＭＧの直下に位置している場合は、絶縁膜５の角部分５ｅには窒化シリコン膜６ｂが存在しない。図３９および図４０のいずれの場合も、窒化シリコン膜６ｂの端部２３は、メモリゲート電極ＭＧの直下に位置しており、絶縁膜５の角部分５ｅには窒化シリコン膜６ｂが存在していない。このような構成をとると、不揮発性メモリの動作方式が動作方式Ａまたは動作方式Ｃのいずれかの場合には、上述したように、消去後の電荷の消し残りを抑制でき、電荷の消し残りに起因したメモリトランジスタのしきい値電圧の変動を抑制または防止することができる。また、不揮発性メモリの動作方式が動作方式Ｂまたは動作方式Ｄのいずれかの場合には、上述したように、絶縁膜５の劣化を抑制または防止でき、絶縁膜５の信頼性を向上することができる。従って、不揮発性メモリの動作方式が動作方式Ａ、動作方式Ｂ、動作方式Ｃまたは動作方式Ｄのいずれの場合にも、不揮発性メモリを備える半導体装置の性能を向上することができる。
【０１８５】
なお、窒化シリコン膜６ｂの端部２３がメモリゲート電極ＭＧの直下に位置している場合（図３９または図４０に対応）は、絶縁膜５の角部分５ｅは窒化シリコン膜６ｂを有しておらず、空洞ＣＡＶが角部分５ｅにも延在した状態となっている。
【０１８６】
窒化シリコン膜６ｂの端部２３がメモリゲート電極ＭＧの直下に位置している場合は、図３９の場合と図４０の場合とに分類される。
【０１８７】
図３９の場合は、窒化シリコン膜６ｂの端部２３は、メモリゲート電極ＭＧの側面２５の直下に位置しており、ゲート絶縁膜部分５ｃ（より特定的にはゲート絶縁膜部分５ｃ全体）は、酸化シリコン膜６ａと窒化シリコン膜６ｂと酸化シリコン膜６ｃとが積層された積層構造を有している。
【０１８８】
図４０の場合は、窒化シリコン膜６ｂの端部２３は、メモリゲート電極ＭＧの側面２５の直下の位置よりも、制御ゲート電極ＣＧから遠い（離れる）側（すなわちソース領域に近づく側）に位置している。このため、図４０の場合は、ゲート絶縁膜部分５ｃは、酸化シリコン膜６ａと窒化シリコン膜６ｂと酸化シリコン膜６ｃとが積層された部分（第４の部分）５ｆと、酸化シリコン膜６ａと空洞ＣＡＶと酸化シリコン膜６ｃとを含みかつ窒化シリコン膜６ｂを含んでいない部分（第５の部分）５ｇとを有し、部分５ｇは部分５ｆと角部分５ｅとの間に位置したものとなる。より具体的に説明すると、ゲート絶縁膜部分５ｃは、酸化シリコン膜６ａと窒化シリコン膜６ｂと酸化シリコン膜６ｃとが積層された部分５ｆと、窒化シリコン膜６ｂの代わりに空洞ＣＡＶを有する部分５ｇとで構成され、部分５ｇが角部分５ｅに隣接し、部分５ｆと部分５ｇとの境界に、窒化シリコン膜６ｂの端部２３が位置している。
【０１８９】
図３９の場合と図４０の場合のいずれも、窒化シリコン膜６ｂの端部２３がメモリゲート電極ＭＧの直下に位置しており、絶縁膜５の角部分５ｅが窒化シリコン膜６ｂを有していないため、上述したメモリトランジスタのしきい値電圧の変動を抑制または防止できる効果（動作方式Ａまたは動作方式Ｃの場合）、あるいは上述した絶縁膜５の信頼性を向上できる効果（動作方式Ｂまたは動作方式Ｄの場合）を得ることができる。しかしながら、図４０の場合は、更に次のような効果を得ることができる。
【０１９０】
すなわち、上記ステップＳ１４で窒化シリコン膜６ｂをエッチングすることで空洞ＣＡＶを形成するが、エッチング条件の変動などに起因して、窒化シリコン膜６ｂの端部２３の位置が多少変動する可能性がある。このため、図４０の場合のように、窒化シリコン膜６ｂの端部２３を、メモリゲート電極ＭＧの側面２５の直下の位置よりも、制御ゲート電極ＣＧから遠い（離れる）側に設定しておけば、窒化シリコン膜６ｂの端部２３の位置が多少変動したとしても、窒化シリコン膜６ｂの端部２３がメモリゲート電極ＭＧの直下に位置し、絶縁膜５の角部分５ｅが窒化シリコン膜６ｂを有していない状態を維持することができる。これにより、多少工程変動（具体的には上記ステップＳ１４の工程変動）が生じても、絶縁膜５の角部分５ｅが窒化シリコン膜６ｂを有していない状態を維持できるため、上述したメモリトランジスタのしきい値電圧の変動を抑制または防止することができる効果（動作方式Ａまたは動作方式Ｃの場合）、あるいは上述した絶縁膜５の信頼性を向上することができる効果（動作方式Ｂまたは動作方式Ｄの場合）を、より的確に得ることができる。従って、不揮発性メモリを備える半導体装置の性能をより的確に向上させることができる。
【０１９１】
一方、図３９の場合（図３７や図３８の場合も）は、ゲート絶縁膜部分５ｃ全体が、酸化シリコン膜６ａと窒化シリコン膜６ｂと酸化シリコン膜６ｃとが積層された積層構造を有しているため、書込み速度を向上する点では有利である。
【０１９２】
また、上記第２の課題を解決または改善するためには、絶縁膜５の角部分５ｅに窒化シリコン膜６ｂが存在しないようにすることが極めて有効であるが、絶縁膜５の角部分５ｅに窒化シリコン膜６ｂが存在していても、上記図３３および図３４の比較例の場合に比べて、絶縁膜５の角部分５ｅにおける窒化シリコン膜６ｂを少なくすれば、上記図３３および図３４の比較例の場合に比べて、上記第２の課題を改善することができる。この場合の例が、図３８に対応している。
【０１９３】
すなわち、図３８の場合は、窒化シリコン膜６ｂの端部２３が、メモリゲート電極ＭＧの下面２４よりも低い位置で、かつ、メモリゲート電極ＭＧの側面２５の直下の位置よりも制御ゲート電極ＣＧに近い側に位置している。この場合、窒化シリコン膜６ｂの端部２３は、角部分５ｅ内に位置しており、ゲート絶縁膜部分５ｃ（ゲート絶縁膜部分５ｃ全体）は、酸化シリコン膜６ａと窒化シリコン膜６ｂと酸化シリコン膜６ｃとが積層された積層構造を有している。このような構造とすれば、上記図３３および図３４の比較例の場合に比べて、絶縁膜５の角部分５ｅにおける窒化シリコン膜６ｂが少なくなるため、上記図３３および図３４の比較例の場合に比べて、上記第２の課題を改善することができる。すなわち、上記図３３および図３４の比較例の場合に比べて、消去後の電荷の消し残りを抑制してメモリトランジスタのしきい値電圧の変動を抑制または防止することができる効果（動作方式Ａまたは動作方式Ｃの場合）、あるいは絶縁膜５（の角部分５ｅ）の劣化を抑制して絶縁膜５の信頼性を向上することができる効果（動作方式Ｂまたは動作方式Ｄの場合）を得ることができる。従って、不揮発性メモリを備える半導体装置の性能を向上させることができる。
【０１９４】
窒化シリコン膜６ｂの端部２３の位置は、上記ステップＳ１４のエッチング工程におけるエッチング条件（例えばエッチング時間など）を調整することで、制御することができる。例えば、図３９または図４０の構造（窒化シリコン膜６ｂの端部２３がメモリゲート電極ＭＧの直下に位置している構造）を得るためには、上記ステップＳ１４のエッチング工程において、空洞ＣＡＶに隣接する窒化シリコン膜５の端部２３が、メモリゲート電極ＭＧの直下の位置になるまで、窒化シリコン膜６ｂのエッチングを行えばよい。また、上記ステップＳ１４のエッチング工程において、空洞ＣＡＶに隣接する窒化シリコン膜６ｂの端部２３が、メモリゲート電極ＭＧの下面２４と同じ高さ位置か、それよりも低い位置になるまで、窒化シリコン膜６ｂのエッチングを行えば、図３６〜図４０のいずれかの構造を得ることができる。但し、ゲート絶縁膜部分５ｃから全ての窒化シリコン膜６ｂが除去されてしまうと、電荷蓄積部が存在しなくなるため、ステップＳ１４のエッチング工程は、ゲート絶縁膜部分５ｃから全ての窒化シリコン膜６ｂが除去される前にエッチングを終了し、ステップＳ１４のエッチング工程後にゲート絶縁膜部分５ｃ中に窒化シリコン膜６ｂの少なくとも一部が存在（残存）しているようにする。図４０の構造の場合、ゲート絶縁膜部分５ｃにおいて、酸化シリコン膜６ａと窒化シリコン膜６ｂと酸化シリコン膜６ｃとが積層された部分５ｆのゲート長方向（メモリゲート電極ＭＧのゲート長方向）の寸法は、１０ｎｍ以上であればより好ましく、これにより、電荷蓄積部としての機能をより的確に発揮させることができる。
【０１９５】
（実施の形態２）
本実施の形態は、上記実施の形態１の変形例に対応している。
【０１９６】
本実施の形態においては、上記実施の形態１の不揮発性メモリのメモリゲート電極ＭＧの高さを制御ゲート電極ＣＧの高さよりも高くなるように形成する場合について説明する。
【０１９７】
図４１および図４２は、本実施の形態の半導体装置の要部断面図である。図４１は上記実施の形態１の上記図１に対応するものであり、不揮発性メモリのメモリセル領域の要部断面図が示されている。図４２は上記実施の形態１の上記図２に対応するものであり、図４１の一部が拡大して示してある。なお、図４２は、理解を簡単にするために、図１の構造のうち、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、絶縁膜３，５および側壁絶縁膜ＳＷ２と、それらの直下の基板領域（ｐ型ウエルＰＷ１を構成する半導体基板１の一部）のみが図示されている。
【０１９８】
図４１および図４２に示されるように、本実施の形態における不揮発性メモリのメモリセルは、制御ゲート電極ＣＧの高さがメモリゲート電極ＭＧの高さよりも低くなるように形成されている。より具体的な構成を以下で説明する。
【０１９９】
制御ゲート電極ＣＧおよびメモリゲート電極ＭＧは、それらの対向側面（側壁）の間に絶縁膜５を介した状態で、半導体基板１の主面に沿って延在し、並んで配置されている。制御ゲート電極ＣＧとメモリゲート電極ＭＧとは、間に絶縁膜５を介在して互いに隣り合っており、メモリゲート電極ＭＧは、制御ゲート電極ＣＧの側壁上に絶縁膜５を介してサイドウォールスペーサ状に形成されている。ただし、上述したように、メモリゲート電極ＭＧの高さは、制御ゲート電極ＣＧの高さよりも高く形成されている。すなわち、制御ゲート電極ＣＧの高さ（半導体基板１の主面に略垂直な方向の高さ）よりも、メモリゲート電極ＭＧの高さ（半導体基板１の主面に略垂直な方向の高さ）の方が、高くなっている。
【０２００】
また、絶縁膜５は、メモリゲート電極ＭＧと半導体基板１（ｐ型ウエルＰＷ１）の間の領域と、メモリゲート電極ＭＧと制御ゲート電極ＣＧの間の領域の、両領域にわたって延在している。上記実施の形態１の場合と同様に、本実施の形態では、メモリゲート電極ＭＧと半導体基板１（ｐ型ウエルＰＷ１）の間に位置する部分の絶縁膜５が、酸化シリコン膜６ａ，６ｃに挟まれた窒化シリコン膜６ｂを有し、この窒化シリコン膜６ｂが電荷蓄積部として機能し、一方、メモリゲート電極ＭＧと制御ゲート電極ＣＧの間に位置する部分の絶縁膜５が空洞ＣＡＶを有するようにしている。すなわち、絶縁膜５のうち、メモリゲート電極ＭＧの下面と半導体基板１（ｐ型ウエルＰＷ１）の上面との間の部分は、酸化シリコン膜６ａ，６ｃと酸化シリコン膜６ａ，６ｃに挟まれた窒化シリコン膜とを有し、絶縁膜５のうち、制御ゲート電極ＣＧの側面とメモリゲート電極ＭＧの側面との間の部分は、酸化シリコン膜６ａ，６ｃと酸化シリコン膜６ａ，６ｃに挟まれた空洞ＣＡＶとを有し、窒化シリコン膜６ｂを有さないようにしている。
【０２０１】
空洞ＣＡＶの上部は、酸化シリコン膜６ａと酸化シリコン膜６ｃとによって挟まれた絶縁膜部分（絶縁体部分）１０ａによって塞がれている状態（蓋をされた状態）となっている。この絶縁膜部分１０ａは、サイドウォールスペーサＳＷ２を形成するための絶縁膜（後述の絶縁膜１０に対応）の一部によって形成されており、絶縁体（サイドウォールスペーサＳＷ２の少なくとも一部と同種の絶縁体材料）からなるが、好ましくは酸化シリコンからなる。従って、空洞ＣＡＶは、酸化シリコン膜６ａ，６ｃ、窒化シリコン膜６ｂおよび絶縁膜部分１０ａによって囲まれており、酸化シリコン膜６ａ，６ｃ、窒化シリコン膜６ｂおよび絶縁膜部分１０ａによって空洞ＣＡＶの内壁が形成されている。ただし、本実施の形態では、図４２に示されるように、酸化シリコン膜６ａと酸化シリコン膜６ｃとによって挟まれた絶縁膜部分１０ａによって空洞ＣＡＶが塞がれているだけでなく、制御ゲート電極ＣＧの高さがメモリゲート電極ＭＧの高さよりも低くなるように形成されているため、制御ゲート電極ＣＧの上部でかつ、メモリゲート電極ＭＧのドレイン領域側の側壁にもサイドウォールスペーサＳＷ２が形成されている。なお、制御ゲート電極ＣＧの上部でかつ、メモリゲート電極ＭＧのドレイン領域側の側壁に形成されたサイドウォールスペーサＳＷ２をサイドウォールスペーサＳＷ２ａと称することとする。
【０２０２】
また、本実施の形態では、絶縁膜部分１０ａは、サイドウォールスペーサＳＷ２ａと一体的に形成されている。すなわち、サイドウォールスペーサＳＷ２ａを構成している絶縁膜の一部が、制御ゲート電極ＣＧとメモリゲート電極ＭＧの間に侵入して絶縁膜部分１０ａとなっている。
【０２０３】
また、本実施の形態においては、後述するように、制御ゲート電極ＣＧは最初シリコン膜４ｎと絶縁膜３１との積層膜（積層パターン、積層構造）で構成され、絶縁膜３１の一部が除去される際に、側壁絶縁膜ＳＷ１も除去されてしまうものとして、本実施の形態で記載しているが、側壁絶縁膜ＳＷ１が残る場合もあり得る。
【０２０４】
また、本実施の形態においては、制御ゲート電極ＣＧ上にもサイドウォールスペーサＳＷ２ａが形成されているため、制御ゲート電極ＣＧ上に関しては、サイドウォールスペーサＳＷ２ａが形成されている部分には、金属シリサイド層１３が形成されず、サイドウォールスペーサＳＷ２ａが形成されていない部分に金属シリサイド層１３が形成されることになる。すなわち、制御ゲート電極のＣＧの上面において、サイドウォールスペーサＳＷ２ａで覆われている領域には金属シリサイド層１３は形成されずに、制御ゲート電極ＣＧの上面において、サイドウォールスペーサＳＷ２ａで覆われていない領域には金属シリサイド層１３が形成されている。そのため、制御ゲート電極ＣＧ上に形成された金属シリサイド層１３とメモリゲート電極ＭＧに形成された金属シリサイド層１３との間に、サイドウォールスペーサＳＷ２ａ分の距離が確保されることとなり、上記２箇所の金属シリサイド層１３（すなわち制御ゲート電極ＣＧ上の金属シリサイド層１３とメモリゲート電極ＭＧ上の金属シリサイド層１３）同士のショートを効果的に回避することができる。従って、半導体装置の信頼性を、より向上させることが可能となる。
【０２０５】
本実施の形態のメモリセルの他の構成は、上記実施の形態１と同様であるので、ここではその説明は省略する。
【０２０６】
次に、本実施の形態の半導体装置の製造工程について説明する。図４３〜図４９は、本実施の形態の半導体装置の製造工程中の要部断面図である。図４３〜図４９のうち、図４３〜図４６、図４８および図４９には、上記実施の形態１における上記図６〜図１５などとほぼ同じ断面領域が示されている。また、図４７は図４６の部分拡大断面図であり、図４６におけるメモリセル領域１Ａの一部が拡大して示されている（なお図４７では、ｎ−型半導体領域９ａ，９ｂは図示を省略してｐ型ウエルＰＷ１に含めてある）。なお、図４５は、上記ステップＳ１３まで行った段階（上記図２０と同じ工程段階）が示されている。また、図４６および図４７は、上記ステップＳ１４を行った後（上記ステップＳ１５を行う前）の段階の断面図である。また、図４８は、上記ステップＳ１５を行った段階（上記図２３と同じ工程段階）が示され、図４９は、上記ステップＳ１６を行った段階（上記図２５と同じ工程段階）が示されている。
【０２０７】
本実施の形態の半導体装置の製造工程は、上記実施の形態１の半導体装置の製造工程と基本的には同じであるため、以下では、主として上記実施の形態１の製造工程との相違点について説明する。
【０２０８】
上記実施の形態１と同様にして上記図８の構造を得た後、本実施の形態では、上記ステップＳ５と上記ステップＳ６との間に、図４３に示されるように、シリコン膜４（４ｎ）上に絶縁膜３１を形成する工程が追加される。絶縁膜３１は、シリコン膜４ｎ（４）上の絶縁膜３１ａと絶縁膜３１ａ上の絶縁膜３１ｂとの積層膜（積層膜パターン）で構成されており、絶縁膜３１ａは、絶縁膜３１ｂより薄く形成されている。絶縁膜３１ａは、好ましくは酸化シリコン膜からなり、絶縁膜３１ｂは、好ましくは窒化シリコン膜からなり、本実施の形態においては、絶縁膜３１ａを酸化シリコン膜で、絶縁膜３１ｂを窒化シリコン膜で形成した場合として説明する。絶縁膜３１形成工程は、シリコン膜４（４ｎ）上に絶縁膜３１ａを形成する工程と、絶縁膜３１ａ上に絶縁膜３１ｂを形成する工程とを有している。
【０２０９】
それから、上記ステップＳ６において、上記実施の形態１ではシリコン膜４ｎをパターニングして制御ゲート電極ＣＧを形成したが、本実施の形態では、シリコン膜４ｎと絶縁膜３１との積層膜をパターニングすることで、図４４に示されるように、シリコン膜４ｎと絶縁膜３１との積層膜パターンからなる制御ゲート電極ＣＧを形成する。それから、ステップＳ６とステップＳ７の間に、絶縁膜３１を除去すべき領域（例えば周辺回路領域１Ｂなど）において、適宜絶縁膜３１の除去を行う。
【０２１０】
その後、上記ステップＳ７〜Ｓ１４を上記実施の形態１と同様に行う。図４５からも分かるように、図４５の段階までは、制御ゲート電極ＣＧは、シリコン膜４ｎとシリコン膜４ｎ上の絶縁膜３１との積層膜によって形成された状態となっており、シリコン膜４ｎと絶縁膜３１との積層膜からなる制御ゲート電極ＣＧの側壁上に、絶縁膜５を介してメモリゲート電極ＭＧがサイドウォールスペーサ状に形成される。一方、ステップＳ１４においては、図４６および図４７に示されるように、窒化シリコン膜６ｂのエッチングにより、絶縁膜３１ｂも同時にエッチングされ除去されてしまう。また、絶縁膜３１ａもその後の洗浄などによって除去され、前述のように、本実施の形態においてはその際に（絶縁膜３１ａが除去される際に）側壁絶縁膜ＳＷ１も除去されたものとして、上記図４１、図４２、図４６〜図４９を記載している。また、絶縁膜３１ａおよび側壁絶縁膜ＳＷ１が除去される際に、絶縁膜３１とメモリゲート電極ＭＧとの間に位置していた部分の酸化シリコン膜６ａ，６ｂも除去され得る。
【０２１１】
また、絶縁膜３１ｂおよび絶縁膜３１ａが除去されたことで、図４６〜図４９からも分かるように、制御ゲート電極ＣＧは、上部に絶縁膜３１ａ，３１ｂが形成されておらず、シリコン膜４ｎで構成された状態となる。メモリゲート電極ＭＧは、シリコン膜４ｎと絶縁膜３１との積層膜で構成されていた制御ゲート電極ＣＧとほぼ同じ高さに形成されていたため、制御ゲート電極ＣＧの上部の絶縁膜３１が除去されて以降は、シリコン膜４ｎで構成された制御ゲート電極ＣＧの高さは、シリコン膜７ｎで構成されたメモリゲート電極ＭＧの高さよりも低くなる。
【０２１２】
その後、上記ステップＳ１５〜Ｓ１７を上記実施の形態１と同様に行う。図４８および図４９からも分かるように、本実施の形態では、ステップＳ１６において、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧの互いに隣接している側とは反対側の側壁上にサイドウォールスペーサＳＷ２が形成されるだけでなく、制御ゲート電極ＣＧの上部でかつ、メモリゲート電極ＭＧのドレイン領域側の側壁にサイドウォールスペーサＳＷ２ａが形成される。これは、シリコン膜４ｎで構成された制御ゲート電極ＣＧの高さがシリコン膜７ｎで構成されたメモリゲート電極ＭＧの高さよりも低くなっているためである。
【０２１３】
以降の工程は、上記実施の形態１と基本的には同様であるため、ここではその説明は省略する。
【０２１４】
本実施の形態においても、上記実施の形態１と同様の効果を得ることができる。
【０２１５】
また、それに加えて、本実施の形態では、制御ゲート電極ＣＧを最初シリコン膜４ｎと絶縁膜３１（より特定的には絶縁膜３１ａ，３１ｂ）との積層膜で形成するため、シリコン膜４（４ｎ）を上記実施の形態１よりも薄く形成した場合においても、制御ゲート電極ＣＧの側壁にサイドウォールスペーサ状に形成されるメモリゲート電極ＭＧの高さを確保することができる。さらに、制御ゲート電極ＣＧ上に形成された金属シリサイド層１３とメモリゲート電極ＭＧに形成された金属シリサイド層１３との間に、サイドウォールスペーサＳＷ２ａ分の距離が確保されることとなり、上記２箇所の金属シリサイド層１３（すなわち制御ゲート電極ＣＧ上の金属シリサイド層１３とメモリゲート電極ＭＧ上の金属シリサイド層１３）同士のショートを効果的に回避することができる。従って、半導体装置の信頼性を、より向上させることが可能となる。
【０２１６】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【産業上の利用可能性】
【０２１７】
本発明は、半導体装置およびその製造技術に適用して有効である。
【符号の説明】
【０２１８】
１  半導体基板
１Ａ  メモリセル領域
１Ｂ  周辺回路領域
２  素子分離領域
３  絶縁膜
４，４ｎ  シリコン膜
５  絶縁膜
５ａ  上端部
５ｂ  端部
５ｃ  ゲート絶縁膜部分
５ｄ  絶縁部分
５ｅ  角部分
５ｆ，５ｇ  部分
６ａ，６ｃ  酸化シリコン膜
６ｂ  窒化シリコン膜
７ｎ  シリコン膜
８  絶縁膜
９ａ，９ｂ，９ｃ  ｎ−型半導体領域
１０  絶縁膜
１０ａ  絶縁膜部分
１１ａ，１１ｂ，１１ｃ  ｎ＋型半導体領域
１２  金属膜
１３  金属シリサイド層
１４，１５，１６  絶縁膜
２３  端部
２４  下面
２５  側面
２６  側面
３１，３１ａ，３１ｂ  絶縁膜
１０１  半導体基板
１０３  絶縁膜
１０５  絶縁膜
１０６ａ，１０６ｃ  酸化シリコン膜
１０６ｂ  窒化シリコン膜
１０９ａ，１０９ｂ  ｎ−型半導体領域
１１１ａ，１１１ｂ  ｎ＋型半導体領域
１１３  金属シリサイド層
１１４，１１５  絶縁膜
１２１  領域
１２２  領域
ＣＡＶ  空洞
ＣＧ，ＣＧ１０１  制御ゲート電極
ＣＮＴ  コンタクトホール
ＧＥ  ゲート電極
Ｌ１，Ｌ２，Ｌ１０１  距離
Ｍ１  配線
ＭＣ  メモリセル
ＭＤ，ＭＳ  半導体領域
ＭＧ，ＭＧ１０１  メモリゲート電極
ＭＧ１０１ａ  角部
ＰＧ  プラグ
ＳＤ  半導体領域
ＳＰ１  シリコンスペーサ
ＰＷ１，ＰＷ２，ＰＷ１０１  ｐ型ウエル
ＳＷ１  側壁絶縁膜
ＳＷ２，ＳＷ２ａ，ＳＷ１０２  サイドウォールスペーサ
【図１】
2012069652.tif 000003
【図２】
2012069652.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2012069652.tif 000009
【図８】
2012069652.tif 000010
【図９】
2012069652.tif 000011
【図１０】
2012069652.tif 000012
【図１１】
2012069652.tif 000013
【図１２】
2012069652.tif 000014
【図１３】
2012069652.tif 000015
【図１４】
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【図１５】
2012069652.tif 000017
【図１６】
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【図１７】
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【図１８】
2012069652.tif 000020
【図１９】
2012069652.tif 000021
【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
2012069652.tif 000042
【図４１】
2012069652.tif 000043
【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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