(57)【要約】【課題】製造工程数を増加させることなく、ＥＳＤ保護素子としてのＬＤＭＯＳトランジスタのスナップバック電圧をＥＳＤ被保護素子としてのＬＤＭＯＳトランジスタのスナップバック電圧より低くし、且つＥＳＤ保護素子としてのＬＤＭＯＳトランジスタの熱破壊電流値をスナップバック電圧の改善前より大きくする。【解決手段】  ＥＳＤ保護素子としてのＬＤＭＯＳトランジスタ３２は、Ｎ型エピタキシャル層３と、Ｎ＋型埋め込み層２と、Ｎ型エピタキシャル層３の表面に形成されたドリフト層１１と、エピタキシャル層３の表面に形成されたＰ型のボディ層１０と、Ｐボディ層１０の表面に形成されたＮ＋型ソース層１４と、エピタキシャル層３の表面上に形成されたゲート絶縁膜５、６と、ゲート絶縁膜５、６上に形成されたゲート電極８と、を具備し、Ｎ＋型ソース層１４の下方のボディ層１０の底部にＰ型ボディ層窪み部１０ａが形成されている。【選択図】  図１
2012094797.tif 000002
【特許請求の範囲】
【請求項１】
静電気被保護素子としての第１のＭＯＳトランジスタと、前記第１のＭＯＳトランジスタに並列に接続された静電気保護素子としての第２のＭＯＳトランジスタを含む半導体装置であって、
前記第１及び第２のＭＯＳトランジスタは、
第１導電型の半導体基板と、
前記半導体基板上に形成された第２導電型のエピタキシャル層と、
前記半導体基板と前記エピタキシャル層の境界領域に形成された第２導電型の埋め込み層と、
前記エピタキシャル層の表面に形成された第２導電型のドリフト層と、
前記ドリフト層の表面に形成された第２導電型のドレイン層と、
前記エピタキシャル層の表面に形成された第１導電型のボディ層と、
前記ボディ層の表面に形成された第２導電型のソース層と、
前記エピタキシャル層の表面上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、を具備し、前記第２のＭＯＳトランジスタの前記ソース層の下方の前記ボディ層の底部に窪み部が形成され、前記第１のＭＯＳトランジスタの前記ソース層の下方の前記ボディ層の底部には窪み部が形成されていないことを特徴とする半導体装置。
【請求項２】
静電気被保護素子としてのＭＯＳトランジスタと、前記ＭＯＳトランジスタに並列に接続された静電気保護素子としてのバイポーラトランジスタを含む半導体装置であって、
第１導電型の半導体基板と、
前記半導体基板上に形成された第２導電型のエピタキシャル層と、
前記半導体基板と前記エピタキシャル層の境界領域に形成された第２導電型の埋め込み層と、を備え、
前記ＭＯＳトランジスタは、
前記エピタキシャル層の表面に形成された第２導電型のドリフト層と、
前記ドリフト層の表面に形成された第２導電型のドレイン層と、
前記エピタキシャル層の表面に形成された第１導電型のボディ層と、
前記ボディ層の表面に形成された第２導電型のソース層と、
前記エピタキシャル層の表面上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、を具備し、
前記バイポーラトランジスタは、
前記エピタキシャル層の表面に形成された第１導電型のベース層と、
前記ベース層の表面に形成された第２導電型のエミッタ層と、
前記エピタキシャル層の表面から前記埋め込み層内まで延在する第２導電型のコレクタ引き出し層と、を具備し、前記バイポーラトランジスタの前記エミッタ層の下方の前記ベース層の底部に窪み部が形成され、前記ＭＯＳトランジスタの前記ソース層の下方の前記ボディ層の底部には窪み部が形成されていないことを特徴とする半導体装置。
【請求項３】
前記ボディ層及び前記ベース層の前記窪み部の不純物濃度がそれぞれその周辺の前記ボディ層及び前記ベース層の不純物濃度より低いことを特徴とする請求項１または請求項２に記載の半導体装置。
【請求項４】
前記ドレイン層または前記コレクタ引き出し層にサージ電圧が印加された時に、前記窪み部の前記ボディ層または前記ベース層に空乏層が拡がり、前記ドレイン層と前記ソース層または前記コレクタ引き出し層と前記エミッタ層とが該空乏層によりパンチスルーするように構成されたことを特徴とする請求項１乃至請求項３のいずれかに記載の半導体装置。
【請求項５】
前記ドレイン層と前記ソース層または前記コレクタ引き出し層と前記エミッタ層がパンチスルーした場合、前記ドレイン層から前記ソース層または前記コレクタ引き出し層から前記エミッタ層に流れる電流が、前記埋め込み層を経由して流れるように構成されたことを特徴とする請求項１乃至請求項４のいずれかに記載の半導体装置。
【請求項６】
静電気被保護素子としての第１のＭＯＳトランジスタと、前記第１のＭＯＳトランジスタに並列に接続された静電気保護素子としての第２のＭＯＳトランジスタを含む半導体装置の製造方法であって、
第１導電型の半導体基板上に第２導電型の埋め込み層を形成する工程と、
前記埋め込み層が形成された前記半導体基板上に第２導電型のエピタキシャル層を形成する工程と、
前記エピタキシャル層の表面に第２導電型のドリフト層を形成する工程と、
前記ドリフト層の表面に第２導電型のドレイン層を形成する工程と、
前記エピタキシャル層の表面にレジストマスクの開口部から不純物を斜めイオン注入して第１導電型のボディ層を形成する工程と、
前記ボディ層の表面に第２導電型のソース層を形成する工程と、
前記エピタキシャル層の表面に、前記ソース層の端部上から前記ドリフト層の端部上まで延在するゲート絶縁膜を形成する工程と、
前記絶縁膜上にゲート電極を形成する工程と、を具備し、前記ボディ層を形成する工程において、前記レジストマスクのイオン注入に対する遮蔽効果により、前記第２のＭＯＳトランジスタの前記ソース層の下方の前記ボディ層の底部に窪み部が形成され、前記第１のＭＯＳトランジスタの前記ソース層の下方の前記ボディ層の底部には窪み部が形成されていないことを特徴とする半導体装置の製造方法。
【請求項７】
静電気被保護素子としての第１のＭＯＳトランジスタと、前記第１のＭＯＳトランジスタに並列に接続された静電気保護素子としての第２のＭＯＳトランジスタを含む半導体装置の製造方法であって、
第１導電型の半導体基板上に第２導電型の埋め込み層を形成する工程と、
前記埋め込み層が形成された前記半導体基板上に第２導電型のエピタキシャル層を形成する工程と、
前記エピタキシャル層の表面に第２導電型のドリフト層を形成する工程と、
前記ドリフト層の表面に第２導電型のドレイン層を形成する工程と、
前記エピタキシャル層の表面にレジストマスクの開口部から不純物を斜めイオン注入して第１導電型のボディ層を形成する工程と、
前記ボディ層の表面に第２導電型のソース層を形成する工程と、
前記エピタキシャル層の表面に、前記ソース層の端部上から前記ドリフト層の端部上まで延在するゲート絶縁膜を形成する工程と、
前記絶縁膜上にゲート電極を形成する工程と、を具備し、
前記ボディ層を形成する工程において、前記第２のＭＯＳトランジスタの前記レジストマスクは、その開口部の中に障壁レジストマスクを有し、該障壁レジストマスクのイオン注入に対する遮蔽効果により、前記第２のＭＯＳトランジスタの前記ソース層の下方の前記ボディ層の底部に窪み部が形成され、前記第１のＭＯＳトランジスタの前記ソース層の下方の前記ボディ層の底部には窪み部が形成されていないことを特徴とする半導体装置の製造方法。
【請求項８】
静電気被保護素子としてのＭＯＳトランジスタと、前記ＭＯＳトランジスタに並列に接続された静電気保護素子としてのバイポーラトランジスタを含む半導体装置の製造方法であって、
第１導電型の半導体基板上に第２導電型の埋め込み層を形成する工程と、
前記埋め込み層が形成された前記半導体基板上に第２導電型のエピタキシャル層を形成する工程と、を有し、
前記ＭＯＳトランジスタは、
前記エピタキシャル層の表面に第２導電型のドリフト層を形成する工程と、
前記ドリフト層の表面に第２導電型のドレイン層を形成する工程と、
前記エピタキシャル層の表面にレジストマスクの開口部から不純物を斜めイオン注入して第１導電型のボディ層を形成する工程と、
前記ボディ層の表面に第２導電型のソース層を形成する工程と、
前記エピタキシャル層の表面に、前記ソース層の端部上から前記ドリフト層の端部上まで延在するゲート絶縁膜を形成する工程と、
前記絶縁膜上にゲート電極を形成する工程と、を具備し、
前記バイポーラトランジスタは、
前記ボディ層の形成と同時に前記エピタキシャル層の表面にレジストマスクの開口部から不純物を斜めイオン注入して第１導電型のベース層を形成する工程と、
前記ドレイン層の形成と同時に前記ベース層の表面に第２導電型のエミッタ層を形成する工程と、
前記エピタキシャル層の表面から前記埋め込み層まで延在する第２導電型のコレクタ引き出し層を形成する工程と、を具備し、前記バイポーラトランジスタの前記エミッタ層の下方の前記ベース層の底部に窪み部が形成され、前記ＭＯＳトランジスタの前記ソース層の下方の前記ボディ層の底部には窪み部が形成されていないことを特徴とする半導体装置の製造方法。
【請求項９】
前記バイポーラトランジスタの前記レジストマスクの開口部の中にイオン注入の障壁となる障壁レジストマスクが設けられ、該障壁レジストマスクの遮蔽効果により前記バイポーラトランジスタの前記エミッタ層の下方の前記ベース層の底部に窪み部が形成されることを特徴とする請求項８に記載の半導体装置の製造方法。
【請求項１０】
前記ボディ層及び前記ベース層を形成する工程において、前記イオン注入を、そのイオン注入角を同一に保ったまま、前記半導体基板を垂直方向から見て、互いに直角である４方向から行うことを特徴とする請求項６乃至請求項８のいずれかに記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特にＬＤＭＯＳトランジスタ及びそのＥＳＤ保護特性にすぐれたＥＳＤ保護素子及びその製造方法に係るものである。
【背景技術】
【０００２】
ＬＤＭＯＳトランジスタは、ＩＧＢＴと共に、バイポーラ型のパワートランジスタに比べてスイッチング特性が優れ特性も安定し使いやすいことからＤＣ−ＤＣコンバータなどのスイッチング電源や照明機器のインバータ回路、モーターのインバータ回路等に広く使用されている。なお、ＬＤＭＯＳとは、Ｌａｔｅｒａｌ  Ｄｏｕｂｌｅ  Ｄｉｆｆｕｓｅｄ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒの略称で横型二重拡散ゲートＭＯＳを意味する。また、ＥＳＤとはＥｌｅｃｔｒｏ−Ｓｔａｔｉｃ  Ｄｉｓｃｈａｒｇｅの略称である。
【０００３】
従来から、ＥＳＤ対策として半導体装置の保護回路が組み込まれた種々の半導体装置が提案されている。例えば、典型的には図１５に示すように、入出力端子５０と電源ライン５１間にＰＮ接合ダイオード５２を接続し、入出力端子５０と接地ライン５３間にＰＮ接合ダイオード５４を接続し、電源ライン５１と接地ライン５３の間にＰＮ接合ダイオード５５を接続することにより、内部回路５６の保護が行われていた。
【０００４】
しかしながら、高速化の要求等から構成素子の微細化が進展するにつれ半導体装置の静電破壊耐性が弱くなり、より適切なＥＳＤ保護素子の採用が不可欠になってきた。高耐圧素子としてのＭＯＳ型トランジスタと低耐圧素子としてのＮＰＮバイポーラトランジスタを内蔵するＢｉＣＭＯＳ型集積回路において、低耐圧ＮＰＮトランジスタをＥＳＤ保護素子とする内容とその問題点及び解決方法が以下の特許文献１に開示されている。
【０００５】
また、電源ラインと接地ライン間にＰＮ接合ダイオードの代わりベース・エミッタ間を抵抗で接続したＮＰＮバイポーラトランジスタをＥＳＤ保護素子として使用する内容が特許文献２に開示されている。ＭＯＳ型トランジスタをＥＳＤ保護素子とした場合、そのスナップバック電圧を低下させ、ＥＳＤ保護特性を改善する内容が特許文献３に開示されている。
【０００６】
なお、スナップバック電圧については後述するが、大きな静電気サージが入出力端子等に印加されたとき、該静電気を接地ラインに逃がし始めるトリガー電圧である。保護素子のスナップバック電圧が被保護素子のスナップバック電圧より低ければ、保護素子を通して静電気を接地ラインに逃がせるので被保護素子は静電気から保護される。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００６−１２８２９３号公報
【特許文献２】特開平０５−９０４８１号公報
【特許文献３】特開平０６−１７７３２８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
半導体装置内に形成されたＬＤＭＯＳトランジスタ、特に出力段に使用されるＬＤＭＯＳトランジスタには大きな静電気が入力する場合があるのでＥＳＤ保護素子で保護する必要がある。この場合、該ＬＤＭＯＳトランジスタよりスナップバック電圧の低い、同じ構造のＬＤＭＯＳトランジスタをＥＳＤ保護素子として、被保護素子である該ＬＤＭＯＳトランジスタと並列に接続する方法がある。
【０００９】
ＥＳＤ保護素子としてのＬＤＭＯＳトランジスタのスナップバック電圧を被保護素子としてのＬＤＭＯＳトランジスタのスナップバック電圧より低くするためには、ＥＳＤ保護素子側のＮ−型ドリフト層の不純物濃度を高くし、それによりドレイン・ソース間絶縁破壊電圧ＢＶＤＳを低下させる等の対策が必要となる。ドレイン・ソース間絶縁破壊電圧ＢＶＤＳが低くなればスナップバック電圧は低くなる。
【００１０】
この場合、ＥＳＤ保護素子と被保護素子のＮ−型ドリフト層の不純物濃度を変える必要があるためイオン注入用フォトレジストマスクパターンをそれぞれ用意する必要がある。即ち、フォトマスク枚数が増え製造工程数が増加することになりコストアップ、工期が長くなるという問題が生じる。係るコストアップ等の問題を起こすことなくＥＳＤ保護素子のスナップバック電圧を低下させることが課題となる。
【課題を解決するための手段】
【００１１】
本発明の半導体装置は、静電気被保護素子としての第１のＭＯＳトランジスタと、前記第１のＭＯＳトランジスタに並列に接続された静電気保護素子としての第２のＭＯＳトランジスタを含む半導体装置であって、前記第１及び第２のＭＯＳトランジスタは、第１導電型の半導体基板と、前記半導体基板上に形成された第２導電型のエピタキシャル層と、前記半導体基板と前記エピタキシャル層の境界領域に形成された第２導電型の埋め込み層と、前記エピタキシャル層の表面に形成された第２導電型のドリフト層と、前記ドリフト層の表面に形成されたドレイン層と、前記エピタキシャル層の表面に形成された第１導電型のボディ層と、前記ボディ層の表面に形成された第２導電型のソース層と、前記エピタキシャル層の表面上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、を具備し、前記第２のＭＯＳトランジスタの前記ソース層の下方の前記ボディ層の底部に窪み部が形成され、前記第１のＭＯＳトランジスタの前記ソース層の下方の前記ボディ層の底部には窪み部が形成されていないことを特徴とする。
【００１２】
本発明の半導体装置は、静電気被保護素子としてのＭＯＳトランジスタと、前記第１のＭＯＳトランジスタに並列に接続された静電気保護素子としてのバイポーラトランジスタを含む半導体装置であって、第１導電型の半導体基板と、前記半導体基板上に形成された第２導電型のエピタキシャル層と、前記半導体基板と前記エピタキシャル層の境界領域に形成された第２導電型の埋め込み層と、を備え、前記ＭＯＳトランジスタは、前記エピタキシャル層の表面に形成された第２導電型のドリフト層と、前記ドリフト層の表面に形成された第２導電型のドレイン層と、前記エピタキシャル層の表面に形成された第１導電型のボディ層と、前記ボディ層の表面に形成された第２導電型のソース層と、前記エピタキシャル層の表面上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、を具備し、前記バイポーラトランジスタは、前記エピタキシャル層の表面に形成された第１導電型のベース層と、前記ベース層の表面に形成された第２導電型のエミッタ層と、前記エピタキシャル層の表面から前記埋め込み層内まで延在する第２導電型のコレクタ引き出し層と、を具備し、前記バイポーラトランジスタの前記エミッタ層の下方の前記ベース層の底部に窪み部が形成され、前記ＭＯＳトランジスタの前記ソース層の下方の前記ボディ層の底部には窪み部が形成されていないことを特徴とする。
【００１３】
また、本発明の半導体装置の製造方法は、静電気被保護素子としての第１のＭＯＳトランジスタと、前記第１のＭＯＳトランジスタに並列に接続された静電気保護素子としての第２のＭＯＳトランジスタを含む半導体装置の製造方法であって、第１導電型の半導体基板上に第２導電型の埋め込み層を形成する工程と、前記埋め込み層が形成された前記半導体基板上に第２導電型のエピタキシャル層を形成する工程と、前記エピタキシャル層の表面に第２導電型のドリフト層を形成する工程と、前記ドリフト層の表面にドレイン層を形成する工程と、前記エピタキシャル層の表面にレジストマスクの開口部から不純物を斜めイオン注入して第１導電型のボディ層を形成する工程と、前記ボディ層の表面に第２導電型のソース層を形成する工程と、前記エピタキシャル層の表面に、前記ソース層の端部上から前記ドリフト層の端部上まで延在するゲート絶縁膜を形成する工程と、前記絶縁膜上にゲート電極を形成する工程と、を具備し、前記ボディ層を形成する工程において、前記レジストマスクのイオン注入に対する遮蔽効果により、前記第２のＭＯＳトランジスタの前記ソース層の下方の前記ボディ層の底部に窪み部が形成され、前記第１のＭＯＳトランジスタの前記ソース層の下方の前記ボディ層の底部には窪み部が形成されていないことを特徴とする。
【００１４】
また、本発明の半導体装置の製造方法は、静電気被保護素子としてのＭＯＳトランジスタと、前記ＭＯＳトランジスタに並列に接続された静電気保護素子としてのバイポーラトランジスタを含む半導体装置の製造方法であって、第１導電型の半導体基板上に第２導電型の埋め込み層を形成する工程と、前記埋め込み層が形成された前記半導体基板上に第２導電型のエピタキシャル層を形成する工程と、を有し、前記ＭＯＳトランジスタは、前記エピタキシャル層の表面に第２導電型のドリフト層を形成する工程と、前記ドリフト層の表面にドレイン層を形成する工程と、前記エピタキシャル層の表面にレジストマスクの開口部から不純物を斜めイオン注入して第１導電型のボディ層を形成する工程と、前記ボディ層の表面に第２導電型のソース層を形成する工程と、前記エピタキシャル層の表面に、前記ソース層の端部上から前記ドリフト層の端部上まで延在するゲート絶縁膜を形成する工程と、前記絶縁膜上にゲート電極を形成する工程と、を具備し、前記バイポーラトランジスタは、前記ボディ層の形成と同時に前記エピタキシャル層の表面にレジストマスクの開口部から不純物を斜めイオン注入して第１導電型のベース層を形成する工程と、前記ドレイン層の形成と同時に前記ベース層の表面に第２導電型のエミッタ層を形成する工程と、前記エピタキシャル層の表面から前記埋め込み層内まで延在する第２導電型のコレクタ引き出し層を形成する工程と、を具備し、前記バイポーラトランジスタの前記エミッタ層の下方の前記ベース層の底部に窪み部が形成され、前記ＭＯＳトランジスタの前記ソース層の下方の前記ボディ層の底部には窪み部が形成されていないことを特徴とする。
【発明の効果】
【００１５】
本発明による半導体装置及びその製造方法によれば、ＥＳＤ保護素子のスナップバック電圧を、工程数を増加させることなく、ＥＳＤ被保護素子としてのＬＤＭＯＳトランジスタのスナップバック電圧より低くすることができ、且つ該ＥＳＤ被保護素子の熱破壊電流をスナックバック電圧の改善前に比べて大きくすることができる。
【図面の簡単な説明】
【００１６】
【図１】本発明の第１、第２の実施形態におけるＥＳＤ保護素子としてのＬＤＭＯＳトランジスタ及びその製造方法を示す断面図である。
【図２】本発明の第１、第２の実施形態におけるＥＳＤ被保護素子としてのＬＤＭＯＳトランジスタ及びその製造方法を示す断面図である。
【図３】本発明の第１、第２の実施形態におけるＥＳＤ保護素子及びＥＳＤ被保護素子としてのＬＤＭＯＳトランジスタのソース・ドレイン間電圧ＶＤｓと電流Ｉの関係を示す図である。
【図４】本発明の第１の実施形態におけるバックゲート層の幅とドレイン・ソース間絶縁破壊電圧ＢＶＤｓの関係を示すグラフである。
【図５】被保護素子としてのＬＤＭＯＳトランジスタと保護素子としてのＬＤＭＯＳトランジスタの配置を示す回路図である。
【図６】被保護素子としてのＬＤＭＯＳトランジスタと保護素子としてのＬＤＭＯＳトランジスタの配置を示す回路図である。
【図７】Ｐ＋型ボディ層形成のためのイオン注入用のフォトレジストマスク高さＨ／マスク幅Ｓ（アスペクト比）とスナップバック電圧の関係を示すための断面図及びその関係を示す図ある。
【図８】本発明の第１の実施形態におけるＥＳＤ保護素子及びＥＳＤ被保護素子としてのＬＤＭＯＳトランジスタの製造方法を示す断面図である。
【図９】本発明の第１の実施形態におけるＥＳＤ保護素子としてのＬＤＭＯＳトランジスタの製造方法を示す断面図である。
【図１０】本発明の第１の実施形態におけるＥＳＤ被保護素子としてのＬＤＭＯＳトランジスタの製造方法を示す断面図である。
【図１１】本発明の第１の実施形態におけるＥＳＤ保護素子としてのＬＤＭＯＳトランジスタの製造方法を示す断面図である。
【図１２】本発明の第１の実施形態におけるＥＳＤ被保護素子としてのＬＤＭＯＳトランジスタの製造方法を示す断面図である。
【図１３】本発明の第２の実施形態におけるＥＳＤ保護素子及びＥＳＤ被保護素子としてのＬＤＭＯＳトランジスタの製造方法を示す断面図である。
【図１４】本発明の第３の実施形態におけるＥＳＤ保護素子としてのバイポーラトランジスタを示す断面図である。
【図１５】従来の一般的なＰＮ接合ダイオードを利用したＥＳＤ保護回路の回路図である。
【発明を実施するための形態】
【００１７】
〔第１の実施形態〕
本実施形態に係るＥＳＤ保護素子及びＥＳＤ被保護素子としてのＬＤＭＯＳトランジスタからなる半導体装置について図１〜図６に基づいて、以下に説明する。図５、図６にＥＳＤ保護素子及びＥＳＤ被保護素子としてのＬＤＭＯＳトランジスタを含む出力回路の回路図を示す。
【００１８】
図５の回路では、出力段は、ＥＳＤ被保護素子として、２つのＮチャネル型のＬＤＭＯＳトランジスタ３０，３１を電源端子３４と接地端子の間に直列接続して構成されている。ＬＤＭＯＳトランジスタ３０，３１に、保護素子としてのＮチャネル型のＬＤＭＯＳトランジスタ３２，３３がそれぞれ並列に接続されている。この場合、ＬＤＭＯＳトランジスタ３０、３２のドレインには電源端子３４から電源電位が印加され、それらのソースは出力端子３５に接続されている。ＬＤＭＯＳトランジスタ３２のゲートとソースとは共通接続されている。ＬＤＭＯＳトランジスタ３１，３３のソースには接地端子から接地電位が印加され、それらのドレインは出力端子３５に接続されている。ＬＤＭＯＳトランジスタ３３のゲートとソースとは共通接続されている。そして、ＬＤＭＯＳトランジスタ３０，３１のゲートには、駆動回路３６から駆動信号がそれぞれ印加される。
【００１９】
図６の回路では、出力段は、ＥＳＤ被保護素子として、Ｐチャネル型のＬＤＭＯＳトランジスタ３０ＰとＮチャネル型のＬＤＭＯＳトランジスタ３１を電源端子３４と接地端子の間に直列接続して構成されている。ＬＤＭＯＳトランジスタ３０Ｐ，３１に保護素子としてのＰチャネル型のＬＤＭＯＳトランジスタ３２Ｐ、Ｎチャネル型のＬＤＭＯＳトランジスタ３２がそれぞれ並列に接続されている。この場合、ＬＤＭＯＳトランジスタ３０Ｐ、３２のソースには電源端子３４から電源電位が印加され、それらのドレインは出力端子３５に接続されている。ＬＤＭＯＳトランジスタ３２Ｐのゲートとソースとは共通接続されている。ＬＤＭＯＳトランジスタ３１，３３のソースには接地端子から接地電位が印加され、それらのドレインは出力端子３５に接続されている。ＬＤＭＯＳトランジスタ３３のゲートとソースとは共通接続されている。そして、ＬＤＭＯＳトランジスタ３０Ｐ，３１のゲートには、駆動回路３６から駆動信号がそれぞれ印加される。
【００２０】
いずれの回路においても、ＥＳＤ保護素子としてのＬＤＭＯＳトランジスタのスナップバック電圧Ｖｔ１は、ＥＳＤ被保護素子としてのＬＤＭＯＳトランジスタのスナップバック電圧ＶＴ１より低くなければならない。出力端子３５と電源端子３４間、または出力端子３５と接地端子間に大きな静電気によるサージ電圧が入った場合、ＥＳＤ保護素子側にサージ電流が流れるようにしてＥＳＤ被保護素子としてのＬＤＭＯＳトランジスタ３０、３０Ｐ、３１を静電破壊から保護するためである。
【００２１】
以下、ＥＳＤ保護素子としてのＮチャネル型のＬＤＭＯＳトランジスタ３２，３３（同一構造を有する）と、ＥＳＤ被保護素子としてのＬＤＭＯＳトランジスタ３０、３１（同一構成を有する）の構造を説明する。Ｐチャネル型のＬＤＭＯＳトランジスタ３０Ｐ、３２Ｐについても、導電型を逆に構成すれば同様である。
【００２２】
図１は、ＥＳＤ保護素子としてのＬＤＭＯＳトランジスタ３２の断面図である。図示のように、Ｐ型半導体基板１の表面にＮ型エピタキシャル層３が形成されている。Ｎ型エピタキシャル層３とＰ型半導体基板１の境界領域には、Ｎ＋型埋め込み層２がＮ型エピタキシャル層３とＰ型半導体基板１に跨って形成される。Ｎ型エピタキシャル層２はＰ＋型分離層４によって複数の領域に分離される。
【００２３】
Ｐ＋型分離層４によって分離されたＮ型エピタキシャル層３の表面には、Ｎ−型ドリフト層１１及びＰ型ボディ層１０が形成される。Ｎ−型ドリフト層１１の表面にはＮ＋型ドレイン層１５が形成されている。Ｐ型ボディ層１０の表面にはＮ−型ソース層１２及びＮ＋型ソース層１４が形成される。また、Ｎ＋型ソース層１４が形成されていないＰ型ボディ層１０の表面に、不図示のＰ＋型コンタクト層が形成されている。
【００２４】
そして、Ｎ−型ソース層１２の端から、Ｐ型ボディ層１０の表面のチャネル領域を経由して、Ｎ−型ドリフト層１１の端まで延在する薄いゲート絶縁膜５が形成されている。この薄いゲート絶縁膜５と連続して、Ｎ−型ドリフト層１１の端部上にゲート耐圧を確保するために厚いゲート絶縁膜６が形成されている。薄いゲート絶縁膜５及び厚いゲート絶縁膜６の上にはゲート電極８が形成されている。
【００２５】
また、ゲート電極８の側壁にはスペーサ１３が形成されている。Ｎ＋型ソース層１４上及びＮ＋型ドレイン層１５上に形成されたシリサイド層１６には、層間絶縁膜１７に形成されたコンタクトホールを介してアルミニューム（Ａｌ）等からなるソース電極１８、ドレイン電極１９が形成されている。
【００２６】
図２は、ＥＳＤ被保護素子としてのＬＤＭＯＳトランジスタ３０の断面図である。基本的には両ＬＤＭＯＳトランジスタ３０，３２を比較すると、Ｐ型ボディ層１０の形状が異なる。ＥＳＤ保護素子としてのＬＤＭＯＳトランジスタ３２においては、Ｎ＋型ソース層１４の下方のＰ型ボディ層１０は、その底面にＰ型ボディ層窪み部１０ａを有している。一方、ＥＳＤ被保護素子としてのＬＤＭＯＳトランジスタ３０には、Ｐ型ボディ層窪み部１０ａが存在せず、平坦である。即ち、ＥＳＤ保護素子としてのＬＤＭＯＳトランジスタ３２では、Ｎ＋型ソース層１４の下方にＰ型ボディ層窪み部１０ａが形成されていることにより、ＥＳＤ被保護素子としてのＬＤＭＯＳトランジスタ３０と比べて、この部分ではＮ＋型ソース層１４の底面とＰ型ボディ層１０の底面との距離が狭くなっており、つまり、Ｐ型ボディ層１０が薄くなっており、かつＰ型ボディ層１０の不純物濃度も低くなっている。
【００２７】
このＰ型ボディ層窪み部１０ａは、Ｐ型ボディ層１０形成のためのボロン（Ｂ）のイオン注入を、後述の図９に示すように、ゲート電極８及びレジスト層９をマスクとして斜め注入することにより形成することができる。
【００２８】
即ち、ＥＳＤ保護素子としてのＬＤＭＯＳトランジスタ３２では、図１に示す２つのゲート電極８の間にＰ型ボディ層１０形成のためのボロン（Ｂ）がイオン注入されるが、２つのゲート電極８の間隔が狭くなると、図９に示すレジストマスク９の幅も小さくなる。その結果、レジストマスク９の遮蔽効果によりＰ型ボディ層１０の中心領域に注入されるボロン（Ｂ）の注入量が減り、Ｎ型エピタキシャル層３中のボロン濃度が低くなる。
【００２９】
一方、ＥＳＤ被保護素子としてのＬＤＭＯＳトランジスタ３０では、図２に示すように、２つのゲート電極８の間隔が広くなるのでレジストマスク９の遮蔽効果が減少し中心領域にも一様にボロンが注入される。そのため、Ｐ型ボディ層１０の底面にＰ型ボディ層窪み部１０ａは形成されない。
【００３０】
係る相違点のある両ＬＤＭＯＳトランジスタ３０，３２のドレイン電極１９に静電気による大きな正電圧（サージ電圧）が印加された場合の動作の違いについて以下に詳述する。図２に示すＥＳＤ被保護素子としてのＬＤＭＯＳトランジスタ３０では、ドレイン電極１９に大きな正電圧が印加されるとＮ−型ドリフト層１１内及びＮ型エピタキシャル層３内をＮ＋型ドレイン層１５に向かって空乏層が拡がる。Ｎ−型ドリフト層１１等に比し高濃度のＰ型ボディ層１０側には空乏層は拡がりにくい。
【００３１】
ソース電極１８からＮ＋型ソース層１４を経由して空乏層に引き込まれた電子は、空乏層内の高電界によってＮ＋型ドレイン層１５に向かって加速され、ホットエレクトロン状態になる。ホットエレクトロンはＮ＋型ドレイン層１５近傍の高電界領域で格子と作用し多数の電子−正孔対を発生させる。
【００３２】
ドレイン・ソース間絶縁破壊電圧ＢＶＤＳより大きな正電圧がＮ＋型ドレイン層１５に印加された場合は、アバランシェ絶縁破壊が起こり更に多数の電子−正孔対が発生する。この内、電子は正電位のＮ＋型ドレイン層１５に流れ込む。一方、正孔はＰ型ボディ層１０側に向かって流れ該Ｐ型ボディ層１０の表面に形成された不図示のＰ＋型コンタクト層を経由してソース電極１８に流れる。図３の点線Ｂに示すように、ドレイン・ソース間電圧ＶＤＳがＢＶＤＳ以上のとき流れる電流である。
【００３３】
このとき、正孔の流れに沿ってＰ型ボディ層１０内に電位勾配が生じ、該Ｐ型ボディ層１０内にＮ＋型ソース層１４より電位の高い領域が発生する。その結果、Ｎ＋型ソース層１４の電位とＰ型ボディ層１０の電位差が所定の電位差以上になるとＮ＋型ソース層１４をエミッタ、Ｐ型ボディ層１０をベース、Ｎ＋型ドレイン層１５等をコレクタとする寄生ＮＰＮバイポーラトランジスタがオンする。
【００３４】
そのときのＶＤＳがいわゆる第１スナップバック電圧ＶＴ１である。寄生ＮＰＮバイポーラトランジスタがオンするとＶＤＳは、該寄生ＮＰＮバイポーラトランジスタのコレクタ・エミッタ間電圧ＶＣＥまで低下する。この電圧がいわゆる維持電圧ＶＨである。その後、電流はコレクタ層であるＮ−型ドリフト層１１等の抵抗に応じた勾配で増加して、不図示のいわゆる第２スナップバック電圧ＶＴ２を超えた時点でＩＴ２以上の電流が流れＬＤＭＯＳトランジスタは熱的に破壊する。
【００３５】
この一連の電流に係る電子電流は、図２で矢印⇒、矢印→で示すように主としてＮ型エピタキシャル層３の表面を流れる（⇒）。また、一部の電子電流はＮ型エピタキシャル層３の表面より深い領域を経由して流れる（→）。これは、ソース・ドレイン間絶縁破壊がＮ＋型ドレイン層１５近傍の高電界領域で起こり、そのとき発生した正孔が最短距離を通りＰ型ボディ層１０方向を目指して移動するからである。
【００３６】
次に、ＥＳＤ保護素子としてのＬＤＭＯＳトランジスタ３２に、静電気による大きな正電圧が印加された時の動作状態について、図１に基づいて説明する。このときも空乏層はＰ型ボディ層１０より低濃度のＮ−型ドリフト層１１、Ｎ型エピタキシャル層３に拡がる。しかし、図２の場合と異なり、Ｐ型ボディ層１０のセンター領域に不純物濃度が他のＰ型ボディ層１０の領域に比して低く、その深さも浅いＰ型ボディ層窪み部１０ａが形成されている。
【００３７】
このＰ型ボディ層窪み部１０ａ領域では、不純物濃度が低いため空乏層が拡がりやすく、空乏層がＮ＋型ソース層１４と早期に連結状態になる。その結果、Ｎ＋型ドレイン層１５とＮ＋型ソース層１４は空乏層を介して接続され、いわゆるパンチスルー状態となる。図３の実線Ａで示すように、ドレイン・ソース間電圧ＶＤＳがパンチスルー電圧ＶＰになると、Ｎ＋型ドレイン層１５とＮ＋型ソース層１４間を電流が流れ始める。
【００３８】
次に、Ｐ型ボディ層１０の電位が上がりＮ＋型ソース層１４との電位差が所定の値以上になると前述の寄生ＮＰＮバイポーラトランジスタがオンする。このときの電圧が図３の実線Ａに示す第１スナップバック電圧Ｖｔ１である。寄生ＮＰＮバイポーラトランジスタがオンするとドレイン・ソース間電圧ＶＤＳはそのコレクタ・エミッタ間電圧ＶＣＥまでスナップバックする。
【００３９】
このＶＣＥが維持電圧Ｖｈであり、この維持電圧Ｖｈは、ＥＳＤ被保護素子としてのＬＤＭＯＳトランジスタ３０の点線Ｂで示す維持電圧ＶＨより高い値を示している。前記パンチスルー現象によりエミッタであるＮ＋型ソース層１４からベースであるＰ型ボディ層１０に向かって大量の電子が注入されるため電荷中性の条件によりベースであるＰ型ボディ層１０の正孔が急増する。
【００４０】
その増加によりベース幅が拡がるという、いわゆるカーク効果が生じる結果と思われる。バイポーラトランジスタのコレクタ・エミッタ間電圧ＶＣＥはトランジスタの電流増幅率Ｈｆｅが大きくなると低下する。ＥＳＤ保護素子に形成される寄生ＮＰＮバイポーラトランジスタの電流増幅率Ｈｆｅはベース幅が拡がった分だけ小さくなるのでＶＣＥは高くなりＶｈも高くなる。
【００４１】
その後、抵抗勾配に基づいて電流は増加し、第２スナップバック現象が起こる電流Ｉｔ２以上で保護素子としてのＬＤＭＯＳトランジスタは熱破壊する。図１にＥＳＤ保護素子としてのＬＤＭＯＳトランジスタの電子電流経路を⇒、及び点線矢印で示す。Ｐ型ボディ層１０のセンター領域のＰ型ボディ層窪み部１０ａ近傍からその下方に向かって電子電流が流れる様子が示される。
【００４２】
即ち、パンチスルー現象によりＰ型ボディ層窪み部１０ａ近傍からその下方に向かって流れる電子電流の多くは低抵抗層であるＮ＋型埋め込み層２をＮ＋型ドレイン層１５方向に向かってその直下近傍まで流れ、そこから上方に向かってＮ＋型ドレイン層１５に流れ込む。
【００４３】
低抵抗のＮ＋型埋め込み層を流れるためその部分での発熱量は、図１に示すような表面部分の高抵抗層を主として流れる場合と比べて少ない。また、より半導体装置の放熱部である裏面側に近いため、発熱した熱も放出しやすい。従って、熱破壊に至る電流Ｉｔ２を図２の場合のＩＴ２に比べて大きくすることができる。
【００４４】
Ｐ型ボディ層窪み部１０ａは、当初、図７に示すように、同一マスクを使用し２つのゲート電極８間の幅を一定のまま、イオン注入のマスクとなるレジスト層９の膜厚を変えて形成した。レジスト層９の幅をＳ、その膜厚をＨとした場合アスペクト比はＨ／Ｓとなる。アスペクト比の大きな図７（Ｂ）では、マスクであるレジスト層９の遮蔽効果によりＰ型ボディ層１０のセンター領域のイオン注入量が減少し、Ｐ型ボディ層１０の底面に不純物濃度の低いＰ型ボディ層窪み部１０ａが形成される。
【００４５】
図７（Ａ）には、レジスト層９の膜厚Ｈが薄くアスペクト比が小さい場合のＰ型ボディ層１０の底面の様子を示している。マスクとしてのレジスト層９の遮蔽効果が減少しＰ型ボディ層１０のセンター領域にも一様にイオン注入がなされ、Ｐ型ボディ層１０の底面が一様な深さに形成される。
【００４６】
アスペクト比Ｈ／Ｓとスナップバック電圧Ｖｔ１の関係を図７（Ｃ）に示す。イオン注入角が半導体基板に垂直方向から４５°のとき、同図の実線で示すようにアスペクト比がある値より大きくなると急激にスナップバック電圧Ｖｔ１が低下し始める。即ちＰ型ボディ層１０のセンター領域へのイオン注入量が減少し、Ｐ型ボディ層１０の底面にＰ型ボディ層窪み部１０ａの形成が始まる。
【００４７】
点線で示すイオン注入角を３０°にした時は、図７（Ｃ）のアスペクト比内では、イオン注入のマスクとなるレジスト層９の遮蔽効果が少なくＰ型ボディ層窪み部１０ａが形成されない。従って、スナップバック電圧Ｖｔ１の低下も見られない。
【００４８】
しかし、この方法では、ＥＳＤ保護素子としてのＬＤＭＯＳトランジスタ３２とＥＳＤ被保護素子としてのＬＤＭＯＳトランジスタ３０のイオン注入用レジスト層９の膜厚を変える必要がある。従って、イオン注入用マスク形成のためフォトリソグラフィ工程が２回必要になりコストアップ、工期増大をもたらすことになる。
【００４９】
そこで、アスペクト比Ｈ／ＳのＨ、即ちマスクとしてのレジスト層９の膜厚は一定のままとして、２つのゲート電極８の間隔を変えて、レジスト層９の幅Ｓを変化させることでアスペクト比を変えフォトリソグラフィ工程を１回で終了させることにする。幅Ｓを小さくすればアスペクト比を高くすることができ、幅Ｓを大きくすればアスペクト比を小さくすることができる。
【００５０】
２つのゲート電極８の間隔を変えてＰ型ボディ層１０を形成することにより結果的にＰ型ボディ層１０の幅が変わる。Ｐ型ボディ層１０の幅はバックゲート層（ＢＧ層）の幅になる。ＢＧ層の幅とＬＤＭＯＳトランジスタのドレイン・ソース間絶縁破壊電圧ＢＶＤＳの関係を図４に示す。
【００５１】
ＢＧ層幅が大きくなるに従いドレイン・ソース間絶縁破壊電圧ＢＶＤＳは高くなり、最後に所定の値に集束飽和する。これを図７（Ｃ）と比較してみる。図４のＢＧ層幅を大きくするということは図７（Ｃ）では分母のＳを大きくすることに相当する。即ち、アスペクト比は小さくなる。アスペクト比が小さくなると図７でもスナップバック電圧が上昇しており同様の結果を示す。
【００５２】
図４に示すように、ＢＧ層幅を所定の値に設計することにより、ＥＳＤ被保護素子としてのＬＤＭＯＳトランジスタより低く、絶対最大定格より高いドレイン・ソース間絶縁破壊電圧ＢＶＤＳを有するＥＳＤ保護素子としてのＬＤＭＯＳトランジスタを実現することができる。ドレイン・ソース間絶縁破壊電圧ＢＶＤＳ値に関係したスナップバック電圧Ｖｔ１が得られる。
【００５３】
次に、本実施形態におけるＥＳＤ保護素子とＥＳＤ被保護素子とからなるＬＤＭＯＳトランジスタの製造方法について、図１、図２及び図８〜図１２に基づいて以下に説明する。先ず、図８に示すように、Ｐ型半導体基板１を準備し、該Ｐ型半導体基板１の所定の領域に所定の方法によりＮ＋型埋め込み層２及びＰ＋型分離層４のためのＰ＋型層を形成する。
【００５４】
次に、該Ｎ＋型埋め込み層２等が形成されたＰ型半導体基板１上にＮ型エピタキシャル層３を所定のエピタキシャル法により堆積する。次に、エピタキシャル層３の所定の領域にＰ＋型分離層４の形成のためＰ＋型層を形成してから、所定の熱処理工程を経てエピタキシャル層３を多数の領域に分離するＰ＋型分離層４を形成する。また、Ｐ＋分離層４上等の所定の領域に所定の方法により素子分離絶縁膜７を形成する。
【００５５】
次に、Ｎ型エピタキシャル層３上に所定の方法で厚いゲート絶縁膜６を形成してから、その一部領域を所定の方法でエッチング除去する。その後、露出したＮ型エピタキシャル層３上に薄いゲート絶縁膜５を所定の方法により形成する。
【００５６】
次に、図９、図１０に示すように、ゲート絶縁膜５、６上を被覆するポリシリコン膜を所定のＣＶＤ法により堆積し、その後所定のフォトエッチング工程を経てゲート電極８を形成する。
【００５７】
図９及び後述する図１１は、図１のＥＳＤ保護素子としてのＬＤＭＯＳトランジスタ３２の製造方法を示す断面図である。図１０及び後述する図１２は、図２のＥＳＤ被保護素子としてのＬＤＭＯＳトランジスタ３０の製造方法を示す断面図である。図８のゲート絶縁膜５の幅も両ＬＤＭＯＳトランジスタ３０，３２では異なる。
【００５８】
ＥＳＤ保護素子としてのＬＤＭＯＳトランジスタ３２では、２つのゲート電極８間の幅が狭くＰ型ボディ層１０にＰ型ボディ層窪み部１０ａが形成され、前述のパンチスルー現象が発生するよう構成される。ＥＳＤ被保護素子としてのＬＤＭＯＳトランジスタ３２では、２つのゲート電極８の間の幅が広く、Ｐ型ボディ層１０の底面がＰ型ボディ層窪み部１０ａを持たないように構成される。
【００５９】
次に、Ｐ型ボディ層１０形成のためレジスト層９をイオン注入用マスクとしてボロン（Ｂ）を半導体基板１に垂直方向から所定の角度でイオン注入する。本実施形態では４５°の角度で注入した。図９の場合は、レジスト層９の開口幅が狭いことからアスペクト比が大きくなりＰ型ボディ層１０の中央領域にＰ型ボディ層窪み部１０ａが形成される。それに対して、図１０の場合はレジスト層９の開口幅が広いことからアスペクト比が小さくなりＰ型ボディ層１０のセンター領域にＰ型ボディ層窪み部１０ａが形成されることはない。
【００６０】
この場合、Ｐ型ボディ層１０を形成するためのボロン（Ｂ）のイオン注入は、半導体基板１を９０°ずつ回転させて、半導体基板１をその表面に対して垂直方向から見て直角な４方向から、同じイオン注入角を維持しながら４回に分けて行うことが好ましい。これにより、ゲート電極８の下方のＮ型エピタキシャル層３内に均一なＰ型ボディ層１０が形成される。
【００６１】
次に、図１１、１２に示すように、所定の方法によりリン（Ｐ）等をイオン注入することによりＮ型エピタキシャル層３の所定の領域にＮ−型ドリフト層１１を形成する。なお、Ｎ−型ドリフト層１１が２段構造になっているのはゲート絶縁膜６及びゲート電極８がイオン注入マスクとして働くためである。
【００６２】
次に、必要に応じて、Ｐ型ボディ層１０に所定の方法によりリン（Ｐ）等をイオン注入してＮ−型ソース層１２を形成する。次に、必要に応じて、ゲート電極８を含むＰ型半導体基板１の表面にＣＶＤ法によりシリコン酸化膜等を堆積し、その後エッチバックすることによりスペーサ１３を形成する。
【００６３】
次に、所定の方法により砒素（Ａｓ）等をイオン注入して、一部領域を除くＰ型ボディ層１０にＮ＋型ソース層１４を形成する。同時にＮ−型ドリフト層にＮ＋型ドレイン層１５を形成する。また、Ｐ型ボディ層１０のＮ＋型ソース層１４の形成されなかった領域には所定の方法によりボロン（Ｂ）等をイオン注入して不図示のＰ＋型コンタクト層を形成する。
【００６４】
次に図１、図２に示すように、所定の方法でＮ＋型ソース層１４上、Ｎ＋型ドレイン層１５上及びゲート電極８上にシリサイド層１６を形成し、その後ＢＰＳＧ等からなる層間絶縁膜１７を所定のＣＶＤ法等により形成する。次に所定のフォトエッチング工程を経ることにより層間絶縁膜１７にコンタクトホールを形成する。
【００６５】
次にコンタクトホール内を含むＰ型半導体基板１の表面にスパッタ等によりアルミニュームを主成分とする金属膜等を堆積し、その後所定のフォトエッチング工程を経てソース電極１８、ドレイン電極１９、不図示のゲート引き出し電極を形成する。その後、必要に応じて、多層配線構造を形成し、最後にパッシベーション膜で被覆することにより半導体装置が完成する。
〔第２の実施形態〕
本実施形態に係る半導体装置も第１の実施形態の半導体装置と同じ構成になる。異なる点は、Ｐ型ボディ層１０の製造方法のみでその他の工程は同様である。図１３に基づいてＰ型ボディ層１０の製造方法を説明する。図１３（Ａ）は第１の実施形態のＥＳＤ被保護素子としてのＬＤＭＯＳトランジスタ３０の製造方法と同様である。即ち、アスペクト比が小さくＰ型ボディ層１０の底面にＰ型ボディ層窪み部１０ａは形成されない。
【００６６】
ＥＳＤ保護素子としてのＬＤＭＯＳトランジスタ３２のＰ型ボディ層１０の底面に、アスペクト比が小さいにもかかわらずＰ型ボディ層窪み部１０ａを形成するところに本実施形態の特徴がある。この場合、図１３（Ｂ）に示すように、２つのゲート電極８の間であって、レジスト層９の開口部の中央領域に周辺のレジスト層とは別にイオン注入の障壁となる障壁レジスト層９ａを形成する。
【００６７】
障壁レジスト層９ａは、その下方のＮ型エピタキシャル層３にイオン注入されるボロン（Ｂ）に対する遮蔽層になり、図１３（Ｂ）に示すように、Ｐ型ボディ層１０の底面に、図１の場合と同様のＰ型ボディ層窪み部１０ａが形成される。この方法は、２つのゲート電極８の間が広い場合に、イオン注入角を大きくしなくとも良い点で有効である。また、障壁レジスト層９ａの幅を変えることによりスナップバック電圧Ｖｔ１を任意に調整することができる。
【００６８】
第１及び第２の実施形態において、Ｎチャネル型のＬＤＭＯＳトランジスタ３０，３２について説明したが、図６のＰチャネル型のＬＤＭＯＳトランジスタ３０Ｐ，３２Ｐにおいても、同様にＥＳＤ保護素子、ＥＳＤ被保護素子としてのＬＤＭＯＳトランジスタを実現できる。
［第３の実施形態］
本発明の第３の実施形態について図１４に基づいて説明する。第１及び第２の実施形態において、保護素子としての動作にゲート酸化膜、ゲート電極は必須ではないため、同図に示すように、図１に示すＮ＋型ソース層１４をＮ＋型エミッタ層２１、P型ボディ層１０をＰ型ベース層２０、Ｐ型ボディ層窪み部１０ａをＰ型ベース層窪み部２０ａ、N＋型ドレイン層１５をＮ＋型コレクタ引き出し層２２とするＮＰＮバイポーラトランジスタとしてＥＳＤ保護素子を構成することも可能である。
【００６９】
図５のＬＤＭＯＳトランジスタ３２が図１４のＮＰＮバイポーラトランジスタ３７に置換され、ＬＤＭＯＳトランジスタ３３が同様の構成のＮＰＮバイポーラトランジスタに置換される。ＮＰＮバイポーラトランジスタ３７のコレクタ電極２６が電源に、エミッタ電極２４が出力端子に接続される。もう一方のＮＰＮバイポーラトランジスタのエミッタ電極は接地され、コレクタ電極は出力端子に接続される。また両トランジスタのベース電極２５等はそれぞれのエミッタ電極２４等と接続される。
【００７０】
図９に示す場合と同様に、図１４のＰ型ベース層２０形成時にイオン注入のマスクとなるレジスト層９の開口部を狭く設計したレジストマスクを使用する。該開口部にボロン（Ｂ）を斜めイオン注入して、Ｐ型ベース層２０となるＮ型エピタキシャル層３の一部領域にレジスト層９の遮蔽効果により注入不純物濃度の低い領域を形成する。その結果、図１４に示すように、Ｐ型ベース層２０の底面に不純物濃度が低く、表面からの深さの浅いＰ型ベース層窪み部２０ａが形成される。
【００７１】
絶縁膜２３及び層間絶縁膜１７に形成されたコンタクトホールを介して、係る保護素子としてのＮＰＮバイポーラトランジスタ３７のＮ＋型コレクタ引き出し層２２に接続されるコレクタ電極２６に静電気等による大きな正電圧が印加されたとき、Ｐ型ベース層２０からＮ型エピタキシャル層３に向かって空乏層が拡がる。この場合、第１の実施形態のときと同様、不純物濃度が低いＰ型ベース層窪み部２０ａにも空乏層が拡がりＮ＋型エミッタ層２１まで到達しパンチスルー状態となる。
【００７２】
その結果、電子電流がＰ型ベース層窪み部２０ａから直下のＮ型エピタキシャル層３に流れ、大部分の電子電流は低抵抗のＮ＋型埋め込み層２を経由して、同じく低抵抗のＮ＋型コレクタ引き出し層２２を通りコレクタ電極２６に流れ出る。電流はこの逆方向に流れる。同図ではＮ＋型コレクタ引き出し層２２はＮ＋型埋め込み層２内まで延在しているがＮ型エピタキシャル層３内で終端してもよい。
【００７３】
即ち、本実施形態によれば、第１の実施形態同様に、スナップバック電圧を被保護素子のスナップバック電圧より低くすることができ、また熱破壊が起こる電流値を大きくすることができる。図６のＥＳＤ保護素子としてのＰチャネル型のＬＤＭＯＳトランジスタ３０ＰはＰＮＰバイポーラトランジスタに置換されることは言うまでもない。
【００７４】
また、ＮＰＮバイポーラトランジスタ３７等に代えて、図１４のＮ＋型エミッタ層２１を除いた構成の２つのＰＮ接合ダイオードを採用することも可能である。この場合、図５でいえば、一方のＰＮ接合ダイオードのＮ型側を電源にＰ型側を出力端子に接続し、他方のＰＮ接合ダイオードのＰ型側を接地しＮ型側を出力端子に接続するのは言うまでもない。
【００７５】
なお、本実施形態においても、第２の実施形態の図１３（Ｂ）のように、レジスト層９の開口部にイオン注入の障壁となる障壁レジスト層９ａを設けてボロン（Ｂ）を斜めイオン注入することにより、図１４に示すように、Ｐ型ベース層２０の底面にＰ型ベース層窪み部２０ａを形成することができる。
【符号の説明】
【００７６】
１  Ｐ型半導体基板      ２  Ｎ＋型埋め込み層      ３  Ｎ型エピタキシャル層
４  Ｐ＋型分離層      ５  薄いゲート絶縁膜      ６  厚いゲート絶縁膜
７  素子分離膜    ８  ゲート電極      ９  レジスト層      ９ａ  障壁レジスト層
１０  Ｐ型ボディ層      １０ａ  Ｐ型ボディ層窪み部      １１  Ｎ−型ドリフト層
１２  Ｎ−型ソース層      １３  スペーサ      １４  Ｎ＋型ソース層
１５  Ｎ＋型ドレイン層      １６  シリサイド層      １７  層間絶縁膜
１８  ソース電極      １９  ドレイン電極    ２０  Ｐ型ベース層
２０ａ  Ｐ型ベース層窪み部      ２１  Ｎ＋型エミッタ層
２２  Ｎ＋型コレクタ引き出し層      ２３  絶縁膜      ２４  エミッタ電極
２５  ベース電極      ２６  コレクタ電極
３０，３１  ＥＳＤ保護素子としてのＬＤＭＯＳトランジスタ
３２，３３  ＥＳＤ被保護素子としてのＬＤＭＯＳトランジスタ
３４  電源端子      ３５  出力端子      ３６  駆動回路
３７  ＮＰＮバイポーラトランジスタ
【図１】
2012094797.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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