(57)【要約】【課題】孤立パターンに銅の化合物が析出するのを抑制する半導体装置の製造方法と、半導体装置とを提供する。【解決手段】半導体装置では、素子・基板層ＥＳＬの低誘電率膜ＬＯＷ１、ファイン層ＦＬの極低誘電率膜ＥＬＫ１等およびセミグローバル層ＳＧＬの低誘電率膜ＬＯＷ２等のそれぞれの開口部に形成されるアライメントマークＡＭおよび重ね合わせ検査マークＫＭが、半導体基板ＳＵＢに形成された所定の導電型の不純物領域ＩＲに電気的に接続されて、アライメントマークＡＭおよび重ね合わせ検査マークＫＭが接地電位に固定されている。【選択図】図８
2012164704.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の主表面上に、所定の誘電率を有する絶縁膜を形成する工程と、
前記絶縁膜の表面における所定の領域に、位置合わせマークを形成するための凹部を形成する工程と、
前記凹部を充填する態様で、前記絶縁膜を覆うように銅膜を形成する工程と、
化学的機械研磨処理によって、前記絶縁膜の上面上に位置する前記銅膜の部分を除去することにより、前記凹部内に残される前記銅膜の部分を位置合わせマークとして形成する工程と
を有し、
前記位置合わせマークを形成する工程は、前記位置合わせマークを接地電位に電気的に接続する工程を備えた、半導体装置の製造方法。
【請求項２】
前記半導体基板の領域に所定導電型の不純物領域を形成する工程を含み、
前記位置合わせマークを接地電位に電気的に接続する工程は、前記所定導電型の不純物領域に電気的に接続する工程を含む、請求項１記載の半導体装置の製造方法。
【請求項３】
所定の半導体素子を形成するための領域を取り囲むように、接地電位に電気的に接続されるガードリングを形成する工程を含み、
前記位置合わせマークを接地電位に電気的に接続する工程は、前記ガードリングに電気的に接続する工程を含む、請求項１記載の半導体装置の製造方法。
【請求項４】
前記位置合わせマークは、写真製版処理におけるアライメントマークおよび重ね合わせ検査マークである、請求項１〜３のいずれかに記載の半導体装置の製造方法。
【請求項５】
半導体基板の主表面上に形成された、所定の誘電率を有する絶縁膜と、
前記絶縁膜の表面における所定の凹部に形成された、銅膜を含む位置合わせマークと
を備え、
前記位置合わせマークは接地電位に電気的に接続された、半導体装置。
【請求項６】
前記半導体基板の領域に形成された所定導電型の不純物領域を含み、
前記位置合わせマークは、前記所定導電型の不純物領域に電気的に接続された、請求項５記載の半導体装置。
【請求項７】
所定の半導体素子を形成するための領域を取り囲むように形成され、接地電位に電気的に接続されるガードリングを含み、
前記位置合わせマークは、前記ガードリングに電気的に接続された、請求項５記載の半導体装置。
【請求項８】
前記位置合わせマークは、写真製版処理におけるアライメントマークおよび重ね合わせ検査マークである、請求項５〜７のいずれかに記載の半導体装置。
【請求項９】
前記位置合わせマークの周囲には、パターンを形成してはならないパターン禁止領域が設けられ、
前記パターン禁止領域と、前記位置合わせマーク以外の他のパターンが形成された領域との間に位置する領域では、ダミーパターンが形成された、請求項８記載の半導体装置。
【請求項１０】
半導体基板の主表面上に、所定の誘電率を有する絶縁膜を形成する工程と、
単位面積に対する開口部の占有面積の割合を開口占有率とすると、前記絶縁膜の表面における所定の第１領域に、第１開口占有率をもって、前記絶縁膜を貫通する複数の第１開口部を形成するとともに、前記第１領域に隣接する第２領域に、前記第１開口占有率よりも高い第２開口占有率をもって、前記絶縁膜を貫通する複数の第２開口部を形成する工程と、
複数の前記第１開口部および複数の前記第２開口部を充填する態様で、前記絶縁膜を覆うように銅膜を形成する工程と、
単位面積に対するヴィアの占有面積の割合をヴィア占有率とすると、化学的機械研磨処理によって、前記第１開口部内に位置する前記銅膜の部分および前記第２開口部内に位置する前記銅膜の部分を残して、前記絶縁膜の上面上に位置する前記銅膜の部分を除去することにより、前記第１領域には、前記第１開口占有率に対応する第１ヴィア占有率をもってヴィアを形成するとともに、前記第２領域には、前記第２開口占有率に対応する第２ヴィア占有率をもってダミーヴィアを形成する工程と
を備えた、半導体装置の製造方法。
【請求項１１】
前記半導体基板における前記第１領域に対応する領域に、複数の磁気抵抗素子部をマトリクス状に形成するとともに、前記第２領域に対応する領域に、複数のダミーの磁気抵抗素子部を形成する工程を備え、
それぞれ複数の前記第１開口部および前記第２開口部を形成する工程は、
それぞれ複数の前記磁気抵抗素子部および前記ダミーの磁気抵抗素子部を形成する前に、前記絶縁膜としての第１絶縁膜における、複数の前記磁気抵抗素子部のそれぞれに対応する所定の位置に、下部第１開口部を形成するとともに、前記第１絶縁膜における、複数の前記ダミーの磁気抵抗素子部のそれぞれに対応する所定の位置に、下部第２開口部を形成する工程と、
それぞれ複数の前記磁気抵抗素子部および前記ダミーの磁気抵抗素子部を形成した後に、前記絶縁膜としての第２絶縁膜における、複数の前記磁気抵抗素子部のそれぞれに対応する所定の位置に、上部第１開口部を形成するとともに、前記第２絶縁膜における、複数の前記ダミーの磁気抵抗素子部のそれぞれに対応する所定の位置に、上部第２開口部を形成する工程と
を含み、
前記ヴィアおよび前記ダミーヴィアを形成する工程は、
前記下部第１開口部に、前記磁気抵抗素子部の一端側に電気的に接続される下部ヴィアを形成するとともに、前記下部第２開口部に下部ダミーヴィアを形成する工程と、
前記上部第１開口部に、前記磁気抵抗素子部の他端側に電気的に接続される上部ヴィアを形成するとともに、前記上部第２開口部に上部ダミーヴィアを形成する工程と
を含む、請求項１０記載の半導体装置の製造方法。
【請求項１２】
前記第２領域は前記第１領域を周囲から取り込むように配置された、請求項１０または１１に記載の半導体装置の製造方法。
【請求項１３】
半導体基板の主表面上に形成された、所定の誘電率を有する絶縁膜と、
単位面積あたりのヴィアの占有面積をヴィア占有率とすると、前記絶縁膜の表面における所定の第１領域に、第１ヴィア占有率をもって前記絶縁膜を貫通するように形成された、銅膜を含む複数のヴィアと、
前記第１領域に隣接する第２領域に、前記第１ヴィア占有率よりも高い第２ヴィア占有率をもって前記絶縁膜を貫通するように形成された、銅膜を含む複数のダミーヴィアと
を備えた、半導体装置。
【請求項１４】
前記絶縁膜は、
第１絶縁膜と、
前記第１絶縁膜の上に形成された第２絶縁膜と
を含み、
前記ヴィアは、
前記第１絶縁膜における前記第１領域に対応する領域に形成された下部ヴィアと、
前記第２絶縁膜における前記第１領域に対応する領域に形成された上部ヴィアと
を含み、
前記ダミーヴィアは、
前記第１絶縁膜における前記第２領域に対応する領域に形成された下部ダミーヴィアと、
前記第２絶縁膜における前記第２領域に対応する領域に形成された上部ダミーヴィアと
を含み、
前記第１絶縁膜と前記第２絶縁膜との間の領域における、前記第１領域に対応する領域にマトリクス状に形成され、それぞれ対応する前記下部ヴィアと前記上部ヴィアとに電気的に接続される複数の磁気抵抗素子部と、
前記第１絶縁膜と前記第２絶縁膜との間の領域における、前記第２領域に対応する領域にマトリクス状に形成された複数のダミーの磁気抵抗素子部と
を備えた、請求項１３記載の半導体装置。
【請求項１５】
前記第２領域は前記第１領域を周囲から取り込むように配置された、請求項１３または１４記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置の製造方法および半導体装置に関し、特に、銅配線と低誘電率膜を適用した半導体装置の製造方法と、そのような半導体装置とに関するものである。
【背景技術】
【０００２】
半導体装置では、半導体装置の微細化と高速化に対応するために、配線として比抵抗の低い銅膜が適用され、配線間材料として誘電率が比較的低い低誘電率膜（Ｌｏｗ−ｋ）が適用されている。
【０００３】
この種の半導体装置では、銅配線等は、いわゆるダマシン法によって形成される。ダマシン法には、シングルダマシン法とデュアルダマシン法の２つの手法がある。シングルダマシン法は、銅配線単体を形成する場合、あるいは、ヴィア等単体を形成する場合に用いられる手法である。この手法では、まず、配線溝（ヴィアホール等）が低誘電率膜に形成され、その配線溝（ヴィアホール等）を充填するように、低誘電率膜の表面に銅膜が形成される。次に、化学的機械研磨処理を施して低誘電率膜の表面上に位置する銅膜の部分を除去することにより、配線溝内（ヴィアホール等内）に残された銅膜の部分が配線（ヴィア等）として形成されることになる。
【０００４】
一方、デュアルダマシン法は、銅配線とヴィア等を同時に形成する場合に用いられる手法である。この手法では、まず、配線溝とヴィアホールとが低誘電率膜に形成され、その配線溝とヴィアホールを充填するように、低誘電率膜の表面に銅膜が形成される。次に、化学的機械研磨処理を施して低誘電率膜の表面上に位置する銅膜の部分を除去することにより、配線溝内に残された銅膜の部分が配線として形成され、また、ヴィアホール内に残された銅膜の部分が配線間を接続するヴィア等として形成されることになる。半導体装置では、このような配線とヴィア等を形成する工程を繰り返すことによって、多層配線構造が形成される。
【０００５】
ところで、低誘電率膜に配線溝（ヴィアホール等）を形成する工程では、低誘電率膜の表面に塗布されたレジストに、マスクパターンを転写する写真製版処理が行われ、次に、そのパターニングされたレジストをマスクとして、低誘電率膜にエッチングが施される。この写真製版処理の際には、ウェハの下地パターンに対するマスクパターンの位置合わせが、アライメントマークによって行われる。また、現像後のパターニングされたレジストパターンと下地パターンとの位置ずれが、重ね合わせ検査マークによって検査される。一般に、アライメントマークと重ね合わせ検査マークは、ダイシングライン領域に形成される。
【０００６】
アライメント精度を確保するため、アライメントマークの周囲に位置する一定の領域には、ダミーパターン等の他のパターンを形成してはならないパターン禁止領域が設けられるとともに、アライメントマークの直下の領域にも、他のアライメントマーク等の他のパターンを形成させないことが求められる。また、重ね合わせ検査精度を確保するために、重ね合わせ検査マークの周囲に位置する一定の領域には、ダミーパターン等の他のパターンを形成してはならないパターン禁止領域が設けられるとともに、重ね合わせ検査マークの直下の領域にも、他の重ね合わせ検査マーク等の他のパターンを形成させないことが求められる。
【０００７】
すなわち、アライメントマークおよび重ね合わせ検査マークのそれぞれは、他のパターンとは隔てられた孤立パターンとして、対応する写真製版処理ごとに、ダイシングライン領域における異なる領域に形成される。特に、配線溝やヴィアホール等をパターニングするためのアライメントマークおよび重ね合わせ検査マークのそれぞれは、多層配線構造となる配線あるいはヴィア等の形成に併せて、ダイシングライン領域における所定の領域に銅膜等によって形成されることになる。
【０００８】
半導体装置の製造においては、この多層配線構造を含め、所定の膜を形成する工程とその所定の膜をパターニングする工程とを繰り返すことで、たとえば、磁気記憶素子等を有する半導体装置が形成されることになる。なお、低誘電率膜に銅配線を形成する技術を開示した文献の一例として、特許文献１がある。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２００９−４４０８号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
上述したように、アライメントマークおよび重ね合わせ検査マークは、配線あるいはヴィア等を形成する工程と同時に、化学的機械研磨処理により、低誘電率膜等の開口部に位置する銅膜の部分を残して、低誘電率膜の上面上に位置する銅膜の部分を除去することによって形成される。
【００１１】
ところが、その化学的機械研磨処理後に、銅膜の表面に銅の化合物が析出する欠陥が発生することが判明した。発明者らが確認したところ、化学的機械研磨処理を施してからの経過時間に比例して銅の化合物が成長することがわかった。また、銅の化合物は、周囲にパターン禁止領域が設けられて、孤立パターンとして形成されるアライメントマークや重ね合わせ検査マークの端において、特に顕著に成長することがわかった。さらに、発明者らが確認したところ、孤立パターンとして、シングルダマシン法によって形成されるヴィア等の表面においても、化学的機械研磨処理後に銅の化合物が析出する欠陥が発生することがわかった。
【００１２】
アライメントマークや重ね合わせ検査マークの端において銅が析出すると、アライメントマークや重ね合わせ検査マークと低誘電率膜との境界が明確ではなくなり、アライメント精度や重ね合わせ検査精度に悪影響を与えるおそれがある。また、ヴィア等の表面に銅が析出すると、ＴＤＤＢ（Time Dependent Dielectric Breakdown：経時的絶縁膜破壊）に代表される配線の信頼性評価に悪影響を与えるおそれがある。
【００１３】
本発明は、上記問題点を解決するためになされたものであり、その目的は、アライメントマーク、重ね合わせ検査マーク、あるいは、シングルダマシン法によるヴィア等のように、銅膜の孤立パターンに特有の問題を解決する半導体装置の製造方法を提供することであり、他の目的は、そのような銅膜の孤立パターンに特有の問題を解決する半導体装置を提供することである。
【課題を解決するための手段】
【００１４】
本発明の一実施の形態に係る半導体装置の製造方法は、以下の工程を備えている。半導体基板の主表面上に、所定の誘電率を有する絶縁膜を形成する。絶縁膜の表面における所定の領域に、位置合わせマークを形成するための凹部を形成する。凹部を充填する態様で、絶縁膜を覆うように銅膜を形成する。化学的機械研磨処理によって、絶縁膜の上面上に位置する銅膜の部分を除去することにより、凹部内に残される銅膜の部分を位置合わせマークとして形成する。位置合わせマークを形成する工程は、位置合わせマークを接地電位に電気的に接続する工程を備えている。
【００１５】
本発明の他の実施の形態に係る半導体装置は、所定の誘電率を有する絶縁膜と銅膜を含む位置合わせパターンとを備えている。所定の誘電率を有する絶縁膜は、半導体基板の主表面上に形成されている。銅膜を含む位置合わせマークは、絶縁膜の表面における所定の凹部に形成されている。その位置合わせマークは接地電位に電気的に接続されている。
【００１６】
本発明のさらに他の実施の形態に係る半導体装置の製造方法は、以下の工程を備えている。半導体基板の主表面上に、所定の誘電率を有する絶縁膜を形成する。単位面積に対する開口部の占有面積の割合を開口占有率とすると、絶縁膜の表面における所定の第１領域に、第１開口占有率をもって、絶縁膜を貫通する複数の第１開口部を形成するとともに、第１領域に隣接する第２領域に、第１開口占有率よりも高い第２開口占有率をもって、絶縁膜を貫通する複数の第２開口部を形成する。複数の第１開口部および複数の第２開口部を充填する態様で、絶縁膜を覆うように銅膜を形成する。単位面積に対するヴィアの占有面積の割合をヴィア占有率とすると、化学的機械研磨処理によって、第１開口部内に位置する銅膜の部分および第２開口部内に位置する銅膜の部分を残して、絶縁膜の上面上に位置する銅膜の部分を除去することにより、第１領域には、第１開口占有率に対応する第１ヴィア占有率をもってヴィアを形成するとともに、第２領域には、第２開口占有率に対応する第２ヴィア占有率をもってダミーヴィアを形成する。
【００１７】
本発明のさらに他の実施の形態に係る半導体装置は、所定の誘電率を有する絶縁膜と、銅膜を含む複数のヴィアと、銅膜を含む複数のダミーヴィアとを備えている。所定の誘電率を有する絶縁膜は、半導体基板の主表面上に形成されている。銅膜を含む複数のヴィアは、単位面積あたりのヴィアの占有面積をヴィア占有率とすると、絶縁膜の表面における所定の第１領域に、第１ヴィア占有率をもって前記絶縁膜を貫通するように形成されている。銅膜を含む複数のダミーヴィアは、第１領域に隣接する第２領域に、第１ヴィア占有率よりも高い第２ヴィア占有率をもって絶縁膜を貫通するように形成されている。
【発明の効果】
【００１８】
本発明の一実施の形態に係る半導体装置の製造方法および他の実施の形態に係る半導体装置では、位置合わせマークが接地電位に電気的に接続されることで、化学的機械研磨処理の際に、位置合わせマークの表面に銅の化合物が析出するのを抑制することができる。
【００１９】
本発明のさらに他の実施の形態に係る半導体装置の製造方法およびさらに他の実施の形態に係る半導体装置では、第１ヴィア占有率をもって複数のヴィアが形成される第１領域に対して、第１ヴィア占有率よりも高い第２ヴィア占有率をもって複数のダミーヴィアが形成される第２領域を隣接させて、ダミーヴィアの表面に銅の化合物を犠牲的に析出させることで、第１領域のヴィアに銅の化合物が析出するのを抑制することができる。
【図面の簡単な説明】
【００２０】
【図１】本発明の実施の形態１に係る半導体装置の平面レイアウトの一部を示す部分平面図である。
【図２】同実施の形態において、チップ形成領域に形成される半導体装置の部分断面図である。
【図３】同実施の形態において、ダイシングライン領域に配置されたアライメントマーク形成領域およびＴＥＧ領域を示す部分拡大平面図である。
【図４】同実施の形態において、アライメントマークの一例を示す部分拡大平面図である。
【図５】同実施の形態において、図４に示す断面線Ｖ−Ｖにおける部分断面図である。
【図６】同実施の形態において、重ね合わせ検査マークの一例を示す部分拡大平面図である。
【図７】同実施の形態において、図６に示す断面線ＶＩＩ−ＶＩＩにおける部分断面図である。
【図８】同実施の形態において、チップ形成領域における半導体装置の配線構造と、ダイシングライン領域におけるアライメントマーク等の構造との関係を模式的に示す部分断面図である。
【図９】同実施の形態において、半導体装置の製造方法の一工程を示す、チップ形成領域の断面図である。
【図１０】同実施の形態において、図９に示す工程におけるダイシングライン領域の部分平面図である。
【図１１】同実施の形態において、図１０に示す工程の後に行われる工程を示す、ダイシングライン領域の部分平面図である。
【図１２】同実施の形態において、図１１に示す断面線ＸＩＩ−ＸＩＩにおける部分断面図である。
【図１３】同実施の形態において、図１１に示す断面線ＸＩＩＩ−ＸＩＩＩにおける部分断面図である。
【図１４】同実施の形態において、図１１〜図１３に示す工程の後に行われる工程を示す、ダイシングライン領域の第１の部分断面図である。
【図１５】同実施の形態において、図１４に示す工程におけるダイシングライン領域の第２の部分断面図である。
【図１６】同実施の形態において、図１４〜図１５に示す工程の後に行われる工程を示す、ダイシングライン領域の部分平面図である。
【図１７】同実施の形態において、図１６に示す断面線ＸＶＩＩ−ＸＶＩＩにおける部分断面図である。
【図１８】同実施の形態において、図１６に示す断面線ＸＶＩＩＩ−ＸＶＩＩＩにおける部分断面図である。
【図１９】同実施の形態において、図１６に示す工程におけるチップ形成領域の部分断面図である。
【図２０】同実施の形態において、図１６〜図１８に示す工程の後に行われる工程を示す、ダイシングライン領域の部分平面図である。
【図２１】同実施の形態において、図２０に示す断面線ＸＸＩ−ＸＸＩにおける部分断面図である。
【図２２】同実施の形態において、図２０に示す断面線ＸＸＩＩ−ＸＸＩＩにおける部分断面図である。
【図２３】同実施の形態において、図２０〜図２２に示す工程の後に行われる工程を示す、ダイシングライン領域の部分平面図である。
【図２４】同実施の形態において、図２３に示す断面線ＸＸＩＶ−ＸＸＩＶにおける部分断面図である。
【図２５】同実施の形態において、図２３に示す断面線ＸＸＶ−ＸＸＶにおける部分断面図である。
【図２６】同実施の形態において、図２３〜図２５に示す工程の後に行われる工程を示す、ダイシングライン領域の部分平面図である。
【図２７】同実施の形態において、図２６に示す断面線ＸＸＶＩＩ−ＸＸＶＩＩにおける部分断面図である。
【図２８】同実施の形態において、図２６に示す断面線ＸＸＶＩＩＩ−ＸＸＶＩＩＩにおける部分断面図である。
【図２９】同実施の形態において、図２６〜図２８に示す工程の後に行われる工程を示す、ダイシングライン領域の部分平面図である。
【図３０】同実施の形態において、図２９に示す断面線ＸＸＸ−ＸＸＸにおける部分断面図である。
【図３１】同実施の形態において、図２９に示す断面線ＸＸＸＩ−ＸＸＸＩにおける部分断面図である。
【図３２】同実施の形態において、図２９〜図３１に示す工程の後に行われる工程を示す、ダイシングライン領域の部分平面図である。
【図３３】同実施の形態において、図３２に示す断面線ＸＸＸＩＩＩ−ＸＸＸＩＩＩにおける部分断面図である。
【図３４】同実施の形態において、図３２に示す断面線ＸＸＸＩＶ−ＸＸＸＩＶにおける部分断面図である。
【図３５】同実施の形態において、図３２〜図３４に示す工程の後に行われる工程を示す、ダイシングライン領域の部分平面図である。
【図３６】同実施の形態において、図３５に示す断面線ＸＸＸＶＩ−ＸＸＸＶＩにおける部分断面図である。
【図３７】同実施の形態において、図３５に示す断面線ＸＸＸＶＩＩ−ＸＸＸＶＩＩにおける部分断面図である。
【図３８】同実施の形態において、図３５〜図３７に示す工程の後に行われる工程を示す、ダイシングライン領域の部分平面図である。
【図３９】同実施の形態において、図３８に示す断面線ＸＸＸＩＸ−ＸＸＸＩＸにおける部分断面図である。
【図４０】同実施の形態において、図３８に示す断面線ＸＬ−ＸＬにおける部分断面図である。
【図４１】同実施の形態において、図３８〜図４０に示す工程の後に行われる工程を示す、ダイシングライン領域の部分平面図である。
【図４２】同実施の形態において、図４１に示す断面線ＸＬＩＩ−ＸＬＩＩにおける部分断面図である。
【図４３】同実施の形態において、図４１に示す断面線ＸＬＩＩＩ−ＸＬＩＩＩにおける部分断面図である。
【図４４】同実施の形態において、図４１〜図４３に示す工程の後に行われる工程を示す、ダイシングライン領域の部分平面図である。
【図４５】同実施の形態において、図４４に示す断面線ＸＬＶ−ＸＬＶにおける部分断面図である。
【図４６】同実施の形態において、図４４に示す断面線ＸＬＶＩ−ＸＬＶＩにおける部分断面図である。
【図４７】同実施の形態において、図４４〜図４６に示す工程におけるチップ形成領域の部分断面図である。
【図４８】同実施の形態において、図４４〜図４６に示す工程におけるチップ形成領域の部分平面図である。
【図４９】同実施の形態において、図４４〜図４６に示す工程の後に行われる工程を示す、ダイシングライン領域の部分平面図である。
【図５０】同実施の形態において、図４９に示す断面線Ｌ−Ｌにおける部分断面図である。
【図５１】同実施の形態において、図４９に示す断面線ＬＩ−ＬＩにおける部分断面図である。
【図５２】同実施の形態において、図４９〜図５１に示す工程の後に行われる工程を示す、ダイシングライン領域の部分平面図である。
【図５３】同実施の形態において、図５２に示す断面線ＬＩＩＩ−ＬＩＩＩにおける部分断面図である。
【図５４】同実施の形態において、図５２に示す断面線ＬＩＶ−ＬＩＶにおける部分断面図である。
【図５５】同実施の形態において、第１変形例に係るアライメントマークを示す平面図である。
【図５６】同実施の形態において、図５５に示す断面線ＬＶＩ−ＬＶＩにおける断面図である。
【図５７】同実施の形態において、第２変形例に係るアライメントマークを示す平面図である。
【図５８】同実施の形態において、図５７に示す断面線ＬＶＩＩＩ−ＬＶＩＩＩにおける断面図である。
【図５９】同実施の形態において、図５７に示す断面線ＬＩＸ−ＬＩＸにおける断面図である。
【図６０】同実施の形態において、図５７に示す断面線ＬＸ−ＬＸにおける断面図である。
【図６１】同実施の形態において、第３変形例に係るアライメントマークを示す平面図である。
【図６２】同実施の形態において、図６１に示す断面線ＬＸＩＩ−ＬＸＩＩにおける断面図である。
【図６３】本発明の実施の形態２に係る半導体磁気記憶装置のメモリセルにおける磁気抵抗素子、ディジット線およびビット線の配置関係を模式的に示す斜視図である。
【図６４】同実施の形態において、半導体磁気記憶装置の回路構成を示す図である。
【図６５】同実施の形態において、メモリセル領域およびダミーメモリセル領域のそれぞれの断面構造を示す部分断面図である。
【図６６】同実施の形態において、半導体磁気記憶装置の製造方法の一工程を示す、メモリセル領域およびダミーメモリセル領域の部分断面斜視図である。
【図６７】同実施の形態において、図６６に示す工程の後に行われる工程を示す、メモリセル領域およびダミーメモリセル領域の部分断面斜視図である。
【図６８】同実施の形態において、図６７に示す工程の後に行われる工程を示す、メモリセル領域およびダミーメモリセル領域の部分断面斜視図である。
【図６９】同実施の形態において、図６８に示す工程におけるメモリセル領域のローカルヴィアの配置を示す部分平面図である。
【図７０】同実施の形態において、図６８に示す工程におけるダミーメモリセル領域のダミーローカルヴィアの配置を示す部分平面図である。
【図７１】同実施の形態において、図６８に示す工程の後に行われる工程を示す、メモリセル領域およびダミーメモリセル領域の部分断面斜視図である。
【図７２】同実施の形態において、図７１に示す工程の後に行われる工程を示す、メモリセル領域およびダミーメモリセル領域の部分断面斜視図である。
【図７３】同実施の形態において、図７２に示す工程の後に行われる工程を示す、メモリセル領域およびダミーメモリセル領域の部分断面斜視図である。
【図７４】同実施の形態において、図７３に示す工程の後に行われる工程を示す、メモリセル領域およびダミーメモリセル領域の部分断面斜視図である。
【図７５】同実施の形態において、図７４に示す工程の後に行われる工程を示す、メモリセル領域およびダミーメモリセル領域の部分断面斜視図である。
【図７６】同実施の形態において、図７５に示す工程の後に行われる工程を示す、メモリセル領域およびダミーメモリセル領域の部分断面斜視図である。
【図７７】同実施の形態において、図７６に示す工程の後に行われる工程を示す、メモリセル領域およびダミーメモリセル領域の部分断面斜視図である。
【図７８】同実施の形態において、図７７に示す工程の後に行われる工程を示す、メモリセル領域およびダミーメモリセル領域の部分断面斜視図である。
【図７９】同実施の形態において、図７８に示す工程におけるメモリセル領域のローカルヴィアの配置を示す部分平面図である。
【図８０】同実施の形態において、図７８に示す工程におけるダミーメモリセル領域のダミーローカルヴィアの配置を示す部分平面図である。
【図８１】同実施の形態において、図７８に示す工程の後に行われる工程を示す、メモリセル領域およびダミーメモリセル領域の部分断面斜視図である。
【図８２】各実施の形態において、各種パターンと腐食の傾向を示す図である。
【発明を実施するための形態】
【００２１】
実施の形態１
ここでは、銅膜に化学的機械研磨処理を施すことによって形成されるアライメントマークと重ね合わせ検査マークを備えた半導体装置について説明する。図１に示すように、半導体基板（ウェハ）ＳＵＢには、半導体素子等が形成されるチップ形成領域ＣＰＲがマトリクス状に配置され、互いに隣り合うチップ形成領域ＣＰＲとチップ形成領域ＣＰＲとの間に、ダイシングライン領域ＤＬが配置されている。
【００２２】
チップ形成領域ＣＰＲには、図２に示すように、多層配線構造を有する半導体装置が形成されている。多層配線構造として、素子・基板層ＥＳＬ、ファイン層ＦＬ、セミグローバル層ＳＧＬおよびグローバル層ＧＬ等が形成されている。後述するように、素子・基板層ＥＳＬでは、層間絶縁膜としてＴＥＯＳ膜と低誘電率膜が積層され、ファイン層ＦＬでは、極低誘電率膜等が積層されている。また、セミグローバル層ＳＧＬでは、低誘電率膜等が積層され、グローバル層ＧＬでは非低誘電率膜等が積層されている。
【００２３】
一方、図１に示すように、ダイシングライン領域ＤＬには、アライメントマークが形成されたアライメントマーク形成領域ＡＭＲと、重ね合わせ検査マークが形成された重ね合わせ検査マーク形成領域ＫＭＲとが配置されている。アライメントマーク形成領域ＡＭＲおよび重ね合わせ検査マーク形成領域ＫＭＲは、対応する写真製版処理ごとにそれぞれ所定の領域に配置されている。アライメントマークおよび重ね合わせ検査マークの構造と、チップ形成領域ＣＰＲの配線構造との関係については、後述する。ダイシングライン領域ＤＬには、アライメントマーク形成領域ＡＭＲおよび重ね合わせ検査マーク形成領域ＫＭＲの他に、たとえば、電気的特性等を評価するためのＴＥＧ（Test Element Group）を形成したＴＥＧ領域ＴＲ等が配置されている。
【００２４】
図３に示すように、アライメントマーク形成領域ＡＭＲでは、写真製版処理におけるアライメントの精度を確保するために、ダミーパターンを含めアライメントマークＡＭ以外のパターンを形成することを禁止したパターン禁止領域ＡＦＰが、アライメントマークＡＭを取り囲むように配置されている。アライメントマークの一例として、ファイン層ＦＬ（図２参照）の配線溝等を形成する際に使用されるアライメントマークの構造を図４および図５に示す。図４に示すように、アライメントマークＡＭは、たとえば、所定の幅を有する帯状の直線パターンが互いに間隔を隔てて配置されたパターンとされる。本半導体装置では、アライメントマークＡＭをなす帯状のパターンのそれぞれは、図５に示すように、半導体基板ＳＵＢにおける所定の不純物領域に電気的に接続することによって、接地電位に固定されている。
【００２５】
次に、重ねあわせ検査マークの一例として、ファイン層ＦＬ（図２参照）の配線溝等を形成する際に使用される重ね合わせ検査マークの構造を図６および図７に示す。図６および図７に示すように、重ね合わせ検査マーク形成領域ＫＭＲでは、パターニングされたレジストＰＲの重ね合わせ検査精度を確保するために、ダミーパターンを含め重ね合わせ検査マークＫＭ以外のパターンを形成することを禁止したパターン禁止領域ＫＦＰが、重ね合わせ検査マークＫＭを取り囲むように配置されている。
【００２６】
重ね合わせ検査マークＫＭは、所定の幅を有する帯状の直線パターンが矩形状に配置されたパターンとされる。重ね合わせ検査マークＫＭも、半導体基板ＳＵＢにおける所定の不純物領域に電気的に接続することによって、接地電位に固定されている。図６に示すように、重ね合わせ検査は、重ね合わせ検査マークＫＭに対する、現像後のレジストＰＲに形成された抜きのパターンＮＰの相対的な位置関係を計測することによって行われる。
【００２７】
パターン禁止領域ＡＦＰ，ＫＦＰが配置されるアライメントマーク形成領域ＡＭＲおよび重ね合わせ検査マーク形成領域ＫＭＲに対して、ＴＥＧ領域ＴＲでは、図３に示すように、ＴＥＧパターンＴＰの周囲には、相対的にサイズの大きなダミーパターンＤＰＬと、相対的にサイズの小さいダミーパターンＤＰＳが配置されている。ダミーパターンＤＰＬ，ＤＰＳは、化学的機械研磨処理の際に研磨処理後の下地の平坦性等を確保するために設けられる。
【００２８】
次に、チップ形成領域ＣＰＲの配線構造と、アライメントマークＡＭおよび重ね合わせ検査マークＫＭの構造との関係について説明する。図８に示すように、チップ形成領域ＣＰＲでは、素子・基板層ＥＳＬに接するようにファイン層ＦＬが形成され、そのファイン層ＦＬに接するようにセミグローバル層ＳＧＬが形成されている。そのセミグローバル層ＳＧＬに接するように、グローバル層ＧＬ等が形成されている。
【００２９】
素子・基板層ＥＳＬでは、半導体基板ＳＵＢを覆うように、たとえば、ＴＥＯＳ膜ＴＥが形成され、そのＴＥＯＳ膜ＴＥに接するように、誘電率の低い低誘電率膜ＬＯＷ１が形成されている。低誘電率膜ＬＯＷ１に形成された配線溝内に、化学的機械研磨処理によって最下配線として配線Ｍ１が形成されている。ファイン層ＦＬでは、シリコン窒化膜等のライナー膜ＦＬＬ１と、誘電率のさらに低い極低誘電率膜ＥＬＫ１とが交互に積層されている。極低誘電率膜ＥＬＫ１に形成されたヴィアホールおよび配線溝には、化学的機械研磨処理によって、たとえば、ヴィアＶ１および配線Ｍ２等が形成されている。
【００３０】
セミグローバル層ＳＧＬでは、シリコン窒化膜等のライナー膜ＳＬＬと、誘電率の低い低誘電率膜ＬＯＷ２とが交互に積層されている。低誘電率膜ＬＯＷ２に形成されたヴィアホールおよび配線溝には、化学的機械研磨処理によって、たとえば、ヴィアＶ５および配線Ｍ６が形成されている。グローバル層ＧＬでは、たとえば、シリコン窒化膜等のライナー膜ＧＬＬと、ＴＥＯＳ膜あるいはプラズマシリコン酸化膜等の絶縁膜ＧＴＥとが交互に積層されている。絶縁膜ＧＴＥに形成されたヴィアホールおよび配線溝には、化学的機械研磨処理によって、たとえば、ヴィアＶ７および配線Ｍ８が形成されている。
【００３１】
一方、ダイシングライン領域ＤＬでは、多層配線構造等を形成する際の各写真製版処理において使用されるアライメントマークＡＭおよび重ね合わせ検査マークＫＭが、それぞれ所定の領域に形成されている。なお、図８では、図の簡略化のために、アライメントマークＡＭおよび重ね合わせ検査マークＫＭを、一つの断面パターンにて代表させている。このアライメントマークＡＭおよび重ね合わせ検査マークＫＭは、多層配線構造を形成する工程に併せて順次形成されることになる。
【００３２】
特に、この半導体装置では、素子・基板層ＥＳＬの低誘電率膜ＬＯＷ１、ファイン層ＦＬの極低誘電率膜ＥＬＫ１等およびセミグローバル層ＳＧＬの低誘電率膜ＬＯＷ２等のそれぞれの、凹部としての開口部に形成されるアライメントマークＡＭおよび重ね合わせ検査マークＫＭが、半導体基板ＳＵＢに形成された所定の導電型の不純物領域ＩＲに電気的に接続されることで、接地電位に固定されている。
【００３３】
これらのアライメントマークＡＭおよび重ね合わせ検査マークＫＭが接地電位に固定されていることで、化学的機械研磨処理を施した後に、アライメントマークＡＭおよび重ね合わせ検査マークＫＭに銅が析出するのを抑制することができる。一方、ＴＥＯＳ膜やプラズマシリコン酸化膜等の絶縁膜ＧＴＥの開口部に形成されるアライメントマークＡＭおよび重ね合わせ検査マークＫＭについては、必ずしも、接地電位に固定する必要はない。これらについては、後で詳しく説明する。
【００３４】
次に、上述した半導体装置の製造方法の一例について説明する。まず、図９に示すように、半導体基板の主表面におけるチップ形成領域に、ＮＭＯＳ（Negative-channel Metal Oxide Semiconductor）あるいはＰＭＯＳ（Positive-channel Metal Oxide Semiconductor）等のトランジスタ等の所定の半導体素子が形成され、その半導体素子を覆うように、たとえば、ＴＥＯＳ膜ＴＥが形成される。そのＴＥＯＳ膜ＴＥに、所定の写真製版処理およびエッチングを施すことにより、チップ形成領域ＣＰＲでは、コンタクトホールＣＨが形成される。一方、図１０に示すように、ダイシングライン領域ＤＬにおけるアライメントマーク形成領域ＡＭＲＭ１では、配線Ｍ１の配線溝をパターニングするためのアライメントマークが形成されることになる開口部ＡＨＭ１が形成される。また、重ね合わせ検査マーク形成領域ＫＭＲＭ１では、その重ね合わせ検査マークが形成されることになる開口部ＫＨＭ１が形成される。
【００３５】
次に、コンタクトホールＣＨ、開口部ＡＨＭ１，ＫＨＭ１を充填する態様で、ＴＥＯＳ膜ＴＥを覆うようにバリアメタル層およびタングステン膜（いずれも図示せず）が形成される。次に、タングステン膜等の全面にエッチングを施してＴＥＯＳ膜の上面上に位置するタングステン膜等を除去することにより、チップ形成領域ＣＰＲでは、コンタクトホールＣＨ内にプラグＰＧが形成される。一方、ダイシングライン領域ＤＬにおけるアライメントマーク形成領域ＡＭＲＭ１では、アライメントマークＡＭＭ１が形成され、重ね合わせ検査マーク形成領域ＫＭＲＭ１では、重ね合わせ検査マークＫＭＭ１が形成される。
【００３６】
また、このとき、アライメントマーク形成領域ＡＭＲＶ１には、後の工程において形成されるアライメントマークと半導体基板の不純物領域とを電気的に接続する導体部分が形成され、重ね合わせ検査マーク形成領域ＫＭＲＶ１には、その重ね合わせ検査マークと半導体基板の不純物領域とを電気的に接続する導体部分が形成される。
【００３７】
次に、ＴＥＯＳ膜ＴＥに接するように、誘電率の低い低誘電率膜ＬＯＷ１が形成される（図１２等参照）。低誘電率膜ＬＯＷ１（ＬＯＷ２）の材料としては、たとえば、ＳｉＯＣＨ、ＭＳＱ（Methyl Silsesquioxane）、あるいは、ＨＳＱ（Hydrogen Silsesquioxane）等がある。次に、低誘電率膜ＬＯＷ１に接するようにレジストが塗布される。次に、そのレジストに対して、アライメントマークＡＭＭ１（図１０参照）に基づいて、配線溝（配線Ｍ１）を形成するための写真製版処理が施される。次に、レジストに現像処理を施すことにより、チップ形成領域では、レジストに、配線溝（配線Ｍ１）に対応した開口パターン（図示せず）が形成される。
【００３８】
一方、図１１、図１２および図１３に示すように、ダイシングライン領域ＤＬにおけるアライメントマーク形成領域ＡＭＲＶ１では、レジストＲＭ１に、アライメントマーク（ヴィアＶ１形成用）に対応した開口パターンが形成され、重ね合わせ検査マーク形成領域ＫＭＲＶ１では、重ね合わせ検査マーク（ヴィアＶ１）に対応した開口パターンが形成される。また、このとき、重ね合わせ検査マーク形成領域ＫＭＲＭ１では、開口パターンＮＲＭ１が形成される。この開口パターンＮＲＭ１と重ね合わせ検査マークとのずれ量を測定することにより、重ね合わせ検査が行なわれる。ずれ量が所定の範囲内にあれば、マスクのパターンがレジストに良好に写真製版されたと判断される。一方、ずれ量が所定の範囲外にあれば、そのレジストを除去し、再度、写真製版処理が行われることになる。
【００３９】
次に、レジストＲＭ１をマスクとして低誘電率膜ＬＯＷ１にエッチングを施すことにより、チップ形成領域では、低誘電率膜ＬＯＷ１に配線溝（図示せず）が形成される。一方、ダイシングライン領域ＤＬにおけるアライメントマーク形成領域ＡＭＲＶ１では、アライメントマーク（ヴィアＶ１形成用）が形成されることになる開口部ＡＨＶ１が形成され、重ね合わせ検査マーク形成領域ＫＭＲＶ１では、重ね合わせ検査マーク（ヴィアＶ１）が形成されることになる開口部ＫＨＶ１が形成される（図１４等参照）。
【００４０】
次に、図１４および図１５に示すように、低誘電率膜ＬＯＷ１に接するように、バリアメタル層ＢＭ１が形成され、さらに、開口部ＡＨＶ１，ＫＨＶ１を充填する態様で、バリアメタル層ＢＭ１を覆うように、たとえば、めっき法等により銅膜ＣＵＭ１が形成される。次に、化学的機械研磨処理により、開口部ＡＨＶ１，ＫＨＶ１内に位置するバリアメタル層ＢＭ１および銅膜ＣＵＭ１の部分を残して、低誘電率膜ＬＯＷ１の上面上に位置する銅膜ＣＵＭ１の部分とバリアメタル層ＢＭ１の部分とが除去される。
【００４１】
このとき、研磨圧力は、たとえば、０．５ｋＰａ〜４５ｋＰａ程度に設定され、ウェハを載置したテーブルあるいは研磨ヘッドの回転速度は、たとえば、５０〜１５０ｒｐｍ程度に設定される。また、研磨材（スラリー）として、銅膜ＣＵＭ１を研磨する際には、酸性（ｐｈ＜７．０）の一般的な研磨砥粒が使用され、バリアメタル層ＢＭ１を研磨する際にも、酸性（ｐｈ＜７．０）の一般的な研磨砥粒が使用される。研磨処理が完了すると、たとえば、酸性の洗浄液による洗浄と、純水によるリンスを組み合わせた洗浄処理がウェハの表面に施される。
【００４２】
こうして、図１６、図１７および図１８に示すように、ダイシングライン領域ＤＬにおけるアライメントマーク形成領域ＡＭＲＶ１では、アライメントマークＡＭＶ１（ヴィアＶ１形成用）が形成され、重ね合わせ検査マーク形成領域ＫＭＲＶ１では、重ね合わせ検査マークＫＭＶ１（ヴィアＶ１形成用）が形成される。一方、図１９に示すように、チップ形成領域ＣＰＲでは配線Ｍ１等が形成される。
【００４３】
また、このとき、図２０、図２１および図２２に示すように、アライメントマーク形成領域ＡＭＲＭ２では、後の工程において形成されるアライメントマークと半導体基板の不純物領域とを電気的に接続する導体部分が形成され、重ね合わせ検査マーク形成領域ＫＭＲＭ２では、その重ね合わせ検査マークと半導体基板の不純物領域とを電気的に接続する導体部分が形成される。
【００４４】
次に、図２３、図２４および図２５に示すように、低誘電率膜ＬＯＷ１に接するように、シリコン窒化膜等のライナー膜ＦＬＬ１が形成される（図２４等参照）。次に、ライナー膜ＦＬＬ１に接するように、誘電率のさらに低い極低誘電率膜ＥＬＫ１が形成される。極低誘電率膜ＥＬＫ１の材料としては、ポーラスＳｉＯＣＨ、ポーラスＭＳＱ、あるいは、ポーラスＨＳＱ等がある。ポーラスな材料は、化学的気相成長法あるいは塗布法によりポロジェンを含む成膜材料を堆積し、熱、紫外線（ＵＶ）、電子ビーム（ＥＢ）あるいはプラズマ処理等によるキュア処理を施して、堆積された成膜材料からポロジェンを脱離させ、成膜材料中に多数の空孔を形成することによって形成される。ポロジェンが脱離することで形成される空孔の空孔径は、ＳｉＯＣＨ、ＭＳＱ、あるいは、ＨＳＱ等の材料自身が有する空孔の空孔径よりも大きく、ポーラスＳｉＯＣＨ等は、低誘電率膜の材料とされるＳｉＯＣＨ等よりも誘電率が低くなる。
【００４５】
次に、極低誘電率膜ＥＬＫ１に接するようにレジストが塗布される。次に、そのレジストに対して、アライメントマークＡＭＶ１（図２０参照）に基づいて、ヴィアホール（ヴィアＶ１）を形成するための写真製版処理が施される。次に、レジストに現像処理を施すことにより、チップ形成領域では、レジストに、ヴィアホール（ヴィアＶ１）に対応した開口パターン（図示せず）が形成される。
【００４６】
一方、ダイシングライン領域ＤＬにおけるアライメントマーク形成領域ＡＭＲＭ２では、レジストＲＶ１に、アライメントマーク（配線Ｍ２形成用）に対応した開口パターンが形成され、重ね合わせ検査マーク形成領域ＫＭＲＭ２では、レジストＲＶ１に、重ね合わせ検査マーク（配線Ｍ２形成用）に対応した開口パターンが形成される。また、このとき、重ね合わせ検査マーク形成領域ＫＭＲＶ１では、開口パターンＮＲＶ１が形成される。前述したのと同様に、この開口パターンＮＲＶ１と重ね合わせ検査マークＫＭＶ１（図２０参照）とのずれ量を測定することにより、重ね合わせ検査が行なわれる。
【００４７】
次に、レジストＲＶ１をマスクとして極低誘電率膜ＥＬＫ１にエッチングを施して、レジストＲＶ１を除去することにより、チップ形成領域では、極低誘電率膜ＥＬＫ１にライナー膜ＦＬＬ１を露出するヴィアの一部（図示せず）が形成される。また、図２６、図２７および図２８に示すように、ダイシングライン領域ＤＬにおけるアライメントマーク形成領域ＡＭＲＭ２では、アライメントマーク（配線Ｍ２形成用）が形成されることになる開口部ＡＨＭ２が形成され、重ね合わせ検査マーク形成領域ＫＭＲＭ２では、重ね合わせ検査マーク（配線Ｍ２形成用）が形成されることになる開口部ＫＨＭ２が形成される。なお、この時点で、開口部ＡＨＭ２，ＫＨＭ２は、ライナー膜ＦＬＬ１を露出するように形成される。
【００４８】
次に、チップ形成領域のヴィアの一部およびダイシングライン領域ＤＬの開口部ＡＨＭ２，ＫＨＭ２を充填する態様で、極低誘電率膜ＥＬＫに接するようにレジスト（図示せず）が塗布される。次に、塗布されたレジストにエッチバック処理を施すことにより、チップ形成領域では、ヴィアの一部に充填されたレジストの部分を残して、極低誘電率膜ＥＬＫ１の上面上に位置するレジストの部分が除去される。また、図２９、図３０および図３１に示すように、ダイシングライン領域ＤＬでは、開口部ＡＨＭ２，ＫＨＭ２に充填されたレジストの部分（レジストＶＲ）を残して、極低誘電率膜ＥＬＫ１の上面上に位置するレジストの部分が除去される。
【００４９】
また、このとき、図３２、図３３および図３４に示すように、アライメントマーク形成領域ＡＭＲＶ２では、後の工程において形成されるアライメントマークと半導体基板の不純物領域とを電気的に接続する導体部分が形成される開口部にレジストＶＲが充填され、重ね合わせ検査マーク形成領域ＫＭＲＶ２では、その重ね合わせ検査マークと半導体基板の不純物領域とを電気的に接続する導体部分が形成される開口部にレジストＶＲが充填された状態になる。次に、極低誘電率膜ＥＬＫ１に接するようにレジストが塗布される。次に、レジストに対して、アライメントマークＡＭＭ２（図３０参照）に基づいて、配線溝（配線Ｍ２形成用）を形成するための写真製版処理が施される。
【００５０】
次に、レジストに現像処理を施すことにより、チップ形成領域では、レジストに、配線溝（配線Ｍ２形成用）に対応した開口パターン（図示せず）が形成される。また、図３５、図３６および図３７に示すように、ダイシングライン領域ＤＬにおけるアライメントマーク形成領域ＡＭＲＶ２では、レジストＲＭ２に、アライメントマーク（ヴィアＶ２）に対応した開口パターンが形成され、重ね合わせ検査マーク形成領域ＫＭＲＶ２では、レジストＲＭ２に、重ね合わせ検査マーク（ヴィアＶ２）に対応した開口パターンが形成される。また、このとき、重ね合わせ検査マーク形成領域ＫＭＲＭ２では、開口パターンＮＲＭ２が形成される。前述したのと同様に、この開口パターンＮＲＭ２と重ね合わせ検査マークとのずれ量を測定することにより、重ね合わせ検査が行なわれる。
【００５１】
次に、レジストＲＭ２をマスクとして極低誘電率膜ＥＬＫ１にエッチングを施して、レジストＲＭ２を除去することにより、チップ形成領域では、極低誘電率膜ＥＬＫ１に配線溝（図示せず）が形成される。一方、図３８、図３９および図４０に示すように、ダイシングライン領域ＤＬにおけるアライメントマーク形成領域ＡＭＲＶ２では、アライメントマーク（ヴィアＶ２形成用）が形成されることになる開口部ＡＨＶ２が形成され、重ね合わせ検査マーク形成領域ＫＭＲＶ２では、重ね合わせ検査マーク（ヴィアＶ２形成用）が形成されることになる開口部ＫＨＶ２が形成される。このエッチングにより、露出しているライナー膜ＦＬＬ１の部分が除去されて、低誘電率膜ＬＯＷ１に形成された銅膜の導体部分が露出する。
【００５２】
次に、図４１、図４２および図４３に示すように、極低誘電率膜ＥＬＫ１に接するように、バリアメタル層ＢＭ２が形成され、さらに、開口部ＡＨＶ２，ＫＨＶ２を充填する態様で、バリアメタル層ＢＭ２を覆うように、たとえば、めっき法等により銅膜ＣＵＭ２が形成される。次に、化学的機械研磨処理によって、開口部ＡＨＶ２，ＫＨＶ２内に位置するバリアメタル層ＢＭ２および銅膜ＣＵＭ２の部分を残して、極低誘電率膜ＥＬＫ１の上面上に位置する銅膜ＣＵＭ２の部分とバリアメタル層ＢＭ２の部分とが除去される。このときの研磨条件は、前述した研磨条件と実質的に同じ条件に設定される。
【００５３】
こうして、図４４、図４５および図４６に示すように、ダイシングライン領域ＤＬにおけるアライメントマーク形成領域ＡＭＲＶ２では、アライメントマークＡＭＶ２（ヴィアＶ２形成用）が形成され、重ね合わせ検査マーク形成領域ＫＭＲＶ２では、重ね合わせ検査マークＫＭＶ２（ヴィアＶ２形成用）が形成される。一方、図４７に示すように、チップ形成領域ＣＰＲではヴィアＶ１および配線Ｍ２等が形成される。
【００５４】
この時点で、図４８に示すように、チップ形成領域ＣＰＲでは、配線Ｍ２として、たとえば、電源配線ＰＬ、信号線ＳＬ等が形成され、また、所定の領域にはＴＥＧパターンＴＰが形成される。さらに、ＴＥＧパターンＴＰの周辺には、相対的にサイズの小さいダミーパターンＤＰＳと、相対的にサイズの大きいダミーパターンＤＰＬとが形成される。また、配線Ｍ２間にも、ダミーパターンＤＰＳ，ＤＰＬが形成される。これらのダミーパターンＤＰＳ，ＤＰＬは、電気的にフローティングとされる。チップ形成領域ＣＰＲでは、このような電気的にフローティングなダミーパターンＤＳＰ，ＤＰＬが多数配置されていることで、化学的機械研磨処理後の腐食が抑制されることになる。なお、図８２に、腐食に関するまとめを示す。
【００５５】
次に、図４９、図５０および図５１に示すように、極低誘電率膜ＥＬＫ１に接するように、たとえば、シリコン窒化膜等のライナー膜ＦＬＬ２が形成される。次に、ライナー膜ＦＬＬ２に接するように、極低誘電率膜ＥＬＫ２が形成される。次に、極低誘電率膜ＥＬＫ２に接するようにレジストが塗布される。次に、そのレジストに対して、アライメントマークＡＭＶ２（図４４参照）に基づいて、ヴィアホール（ヴィアＶ２）を形成するための写真製版処理が施される。次に、レジストに現像処理を施すことにより、チップ形成領域では、レジストに、ヴィアホール（ヴィアＶ２）に対応した開口パターン（図示せず）が形成される。
【００５６】
一方、図５２、図５３および図５４に示すように、ダイシングライン領域ＤＬにおけるアライメントマーク形成領域ＡＭＲＭ３では、レジストＲＶ２に、アライメントマーク（配線Ｍ３形成用）に対応した開口パターンが形成され、重ね合わせ検査マーク形成領域ＫＭＲＭ３では、レジストＲＶ２に、重ね合わせ検査マーク（配線Ｍ３形成用）に対応した開口パターンが形成される。以下、ヴィアＶ１および配線Ｍ２を形成する工程と同様の工程を繰り返すことにより、図２等に示す多層配線構造を備えた半導体装置が形成される。
【００５７】
上述した半導体装置では、孤立パターンとされるアライメントマークおよび重ね合わせ検査マークのうち、特に、ファイン層ＦＬおよびセミグローバル層ＳＧＬに形成されるアライメントマークＡＭおよび重ね合わせ検査マークＫＭが、接地電位に固定されていることで、化学的機械研磨処理を施した後に、アライメントマークＡＭおよび重ね合わせ検査マークＫＭに銅の化合物（銅の水酸化物）が析出するのを抑制することができる。
【００５８】
このことについて説明する。上述したように、アライメントマークＡＭおよび重ね合わせ検査マークＫＭは、極低誘電率膜ＥＬＫあるいは低誘電率膜ＬＯＷ２等に、アライメントマークあるいは重ね合わせ検査マークに対応した開口部が形成され、次に、その開口部を充填する態様で、その膜を覆うように形成された銅膜等に化学的機械研磨処理を施すことによって形成される。
【００５９】
極低誘電率膜ＥＬＫ１等の材料とされる、ポーラスＳｉＯＣＨ、ポーラスＭＳＱ、あるいは、ポーラスＨＳＱ等の絶縁膜や、低誘電率膜ＬＯＷ２等の材料とされる、ＳｉＯＣＨ、ＭＳＱ、あるいは、ＨＳＱ等の絶縁膜は、いずれもメチル基（−ＣＨ3）を有し、撥水性を示す。低誘電率膜ＬＯＷ２等よりも多くのメチル基を有している極低誘電率膜ＥＬＫ１等は、より強い撥水性を示す。一方、化学的機械研磨処理が施された銅膜の表面は親水性を示す。
【００６０】
そうすると、化学的機械研磨処理を施すことによって形成されるアライメントマークや重ね合わせ検査マークでは、孤立した親水性のアライメントマークあるいは重ね合わせ検査マークの周囲を取り囲むように、撥水性を示す低誘電率膜や極低誘電率膜が位置することになる。このため、親水性のアライメントマークあるいは重ね合わせ検査マークでは、その端へ水分が吸着するのが促進されて、水分に含まれる酸素（酸化剤）の影響を強く受ける可能性がある。また、低誘電率膜や極低誘電率膜を構成する酸素等が酸化剤となって、低誘電率膜や極低誘電率膜に接しているアライメントマークあるいは重ね合わせ検査マークの端の部分が、その影響を強く受ける可能性がある。
【００６１】
さらに、化学的機械研磨処理における洗浄によって、撥水性である低誘電率膜や極低誘電率膜の表面の清浄度を、親水性であるアライメントマークあるいは重ね合わせ検査マークの表面の清浄度にまで高めることは困難であり、低誘電率膜や極低誘電率膜の表面では、化学的機械研磨処理後に残留する不純物の濃度が高くなる傾向がある。このため、低誘電率膜や極低誘電率膜に接しているアライメントマークあるいは重ね合わせ検査マークの端の部分が、低誘電率膜や極低誘電率膜に残留する不純物の影響を強く受ける可能性がある。
【００６２】
これらのことから、発明者らは、銅の化合物の析出には、ウェハに吸着した水分に含まれる大気中の酸素（要因１）、極低誘電率膜ＥＬＫあるいは低誘電率膜ＬＯＷ２等中の酸素（要因２）、および、化学的機械研磨処理の後のウェハの表面に残留する不純物（要因３）が複合的に関与していると考えた。
【００６３】
発明者らが得た知見によれば、銅が析出する現象（反応）は、次の化学反応式によって表される。
【００６４】
Ｃｕ (s)  →  Ｃｕ2+ (aq.)  ＋  ２ｅ-  ・・・・・・・・・・・（化１）
Ｏ2 (aq.)  ＋  Ｈ2Ｏ  ＋  ２ｅ-  →  ２ＯＨ-(aq.)  ・・・・・（化２）
Ｃｕ2+ (aq.)  ＋  ２ＯＨ- (aq.)  →  Ｃｕ（ＯＨ）2(s)↓  ・・（化３）
化学反応式（化１）は、吸着した水（Ｈ2Ｏ）により、銅（Ｃｕ）が酸化するアノードにおける反応である。アノードでは、固体の銅（Ｃｕ (s)）は電子を放出し、２価のＣｕ2+イオン（Ｃｕ2+ (aq.)）となって水中を拡散する。化学反応式（化２、化３）は、銅（Ｃｕ）が析出するカソードにおける反応である。化学反応式（化１）に示される酸化過程において放出された電子（ｅ-）は、水中の溶存酸素（Ｏ2(aq.)）と水（Ｈ2Ｏ）が接触している銅（Ｃｕ）のサイト（カソード）に与えられ、溶存酸素（Ｏ2 (aq.)）の水酸化物イオンへの還元（ＯＨ-(aq.)）反応が生じる。水中を拡散していたＣｕ2+イオン（Ｃｕ2+ (aq.)）は、カソードに到達すると、水酸化物イオン（ＯＨ-(aq.)）と反応して、銅の化合物（Ｃｕ（ＯＨ）2）が沈殿し、析出することになる。
【００６５】
上述した半導体装置では、ファイン層ＦＬおよびセミグローバル層ＳＧＬに形成されるアライメントマークおよび重ね合わせ検査マークが接地電位に固定されている。これにより、銅から形成されるアライメントマークおよび重ね合わせ検査マークへ電子が供給されて、上記化学反応式（化１）〜（化３）のうち、銅の酸化（化１）が抑えられることになる。その結果、アライメントマークおよび重ね合わせ検査マークの表面に、銅の化合物（銅の水酸化物）が析出する反応（化３）を抑えることができる。
【００６６】
アライメントマークＡＭの表面に銅の化合物が析出するのが抑えられることで、写真製版処理におけるアライメント精度が悪化するのを防止することができる。また、重ね合わせ検査マークＫＭの表面に銅の化合物が析出するのが抑えられることで、パターニングされたレジストの重ね合わせ検査精度が悪化するのを防止することができる。
【００６７】
一方、グローバル層ＧＬでは、層間絶縁膜として、ＴＥＯＳ膜やプラズマシリコン酸化膜が形成されている。この種の層間絶縁膜の撥水性は、低誘電率膜ＬＯＷ１等や極低誘電率膜ＥＬＫ１等の撥水性ほど高くない。このため、グローバル層ＧＬのアライメントマークや重ね合わせ検査マークに銅の化合物が析出することはほとんどなく、必ずしもアライメントマーク等を接地電位固定する必要はないと考えられる。
【００６８】
なお、上述した半導体装置の製造方法では、ヴィアＶ１のためのヴィアホールを形成する工程において、配線Ｍ２を形成するためのアライメントマーク（ＡＭＲＭ２，ＡＭＭ２）を形成する場合を例に挙げて説明したが、配線Ｍ１を形成する工程において、ヴィアＶ１のためのヴィアホールを形成するためのアライメントマークと、配線Ｍ２を形成するためのアライメントマークとの双方を形成するようにしてもよい。
【００６９】
また、上述した実施の形態では、ダイシングライン領域ＤＬには、アライメントマーク形成領域ＡＭＲの他に、ＴＥＧ領域ＴＲ等が配置されることを述べた。アライメントマーク形成領域の隣にＴＥＧ領域を配置させる場合に、仮に、ＴＥＧパターンの周囲にダミーパターンが配置されていないＴＥＧ領域を配置させる場合を想定すると、アライメントマーク形成領域におけるパターン禁止領域とＴＥＧ領域におけるＴＥＧパターンとが隣接することになる。
【００７０】
このとき、アライメントマーク自体は接地電位とされているので銅の化合物の析出は抑制されることになる。一方、ＴＥＧパターンには、（化１）〜（化３）の反応によって銅の化合物が析出することになる。したがって、アライメントマーク形成領域の隣にＴＥＧ領域を配置させる場合には、たとえば、図３に示すように、アライメントマーク形成領域ＡＭＲにおけるパターン禁止領域ＡＦＰとＴＥＧ領域ＴＲにおけるＴＥＧパターンＴＰとの間に、ダミーパターンＤＰＳ，ＤＰＬを必ず配置し、銅の化合物の析出を抑制すべきである。
【００７１】
また、上述した多層配線構造を備えた半導体装置は、ダイシングライン領域においてダイシングブレード等を用いてウエハを切断することによって複数の半導体チップに分けられる。完成品としての半導体チップ（半導体装置）では、ダイシングライン領域の一部分が残ることとなる。このため、半導体チップに残されたダイシングライン領域の一部分に、アライメントマーク形成領域、ＴＥＧ領域およびダミーパターン等の一部分が残ることがある。逆に、アライメントマーク形成領域、ＴＥＧ領域およびダミーパターン等のいくつか、あるいは、そのすべてが残っていないこともありえる。
【００７２】
さらに、上述した実施の形態では、低誘電率膜を用いた配線層および極低誘電率膜を用いた配線層の双方の配線層を形成するためのアライメントマークを接地電位に接続した場合について説明したが、特に、銅の析出がより大きな問題となる極低誘電率膜を用いた配線層を形成するためのアライメントマークだけを接地電位に接続させるようにしてもよい。この場合、低誘電率膜を用いた配線層に対して、従来のアライメントマークを用いることができ、設計コストを低減し、期間を短縮することができる。
【００７３】
アライメントマークの変形例１
上述した半導体装置では、接地電位に固定されるアライメントマークの構造として、半導体基板の不純物領域に電気的に接続される導体部分を順次形成する構造を例に挙げて説明した。アライメントマークを接地電位に固定する構造としては、この構造に限られず、図５５および図５６に示すように、たとえば、ガードリングＧＲに電気的に接続されるアライメントマークＡＭＨ１を形成してもよい。
【００７４】
ガードリングＧＲは、チップ形成領域ＣＰＲを取り囲むように製造工程にしたがって順次形成される導体であり、接地電位に固定される。このようなガードリングＧＲにアライメントマークＡＭＨ１を電気的に接続させることによっても、アライメントマークＡＭＨ１の表面に銅が析出するのを抑えることができる。
【００７５】
アライメントマークの変形例２
また、ダイシングライン領域のダイシング時のバリ対策を図るため、アライメントマークが形成される層に位置するガードリングの部分に電気的に接続させるのではなく、そのアライメントマークが位置する層よりも下の層に位置するガードリングの部分に電気的に接続されるようにしてもよい。
【００７６】
たとえば、図５７、図５８、図５９および図６０に示すように、極低誘電率膜ＥＬＫに形成されるアライメントマークＡＭＨ２を、配線Ｍ１が形成される層に位置するガードリングの部分（ＧＲ（Ｍ１））に電気的に接続されるようにしてもよい。このようなアライメントマークＡＭＨ２とすることで、アライメントマークＡＭＨ２の表面に銅が析出するのを抑えることができるとともに、ダイシングの際のバリ対策を図ることができる。
【００７７】
アライメントマークの変形例３
また、アライメントマークとして、それぞれ帯状に延在する複数のパターンでは、その幅と長さとがいずれも同じ寸法に設定されたものを例に挙げて説明した。アライメントマークとしては、これに限られるものではなく、たとえば、図６１および図６２に示すように、帯状に延在するパターンが、その幅や長さが互いに異なる寸法（幅Ｗ１，Ｗ２、長さＬ１，Ｌ２）に設定されたパターンを含むようなアライメントマークＡＭＨ３でもよい。
【００７８】
実施の形態２
ここでは、シングルダマシン法によって形成されるヴィアを備えた半導体装置の一例として、磁気抵抗素子を備えた半導体磁気記憶装置について説明する。
【００７９】
図６３に示すように、半導体磁気記憶装置のメモリセルＭＣでは、磁気抵抗素子ＴＭＲは、一方向に延在するディジット線ＤＩＬと、これと略直交する方向に延在するビット線ＢＬとが交差する部分に配置される態様で、アレイ状に形成されている。図６４に示すように、メモリセルＭＣが形成されたメモリセル領域ＭＲの周囲には、メモリセル領域ＭＲを取り囲むように、ダミーメモリセルＤＭＣが形成されたダミーメモリセル領域ＤＭＲが配置されている。ダミーメモリセル領域ＤＭＲの外側の領域には、周辺回路領域として、カラムデコーダ領域ＣＤＲ、センスアンプ領域ＳＡ、ロウデコーダ領域ＬＤＲ等が配置されている。
【００８０】
次に、メモリセル領域ＭＲとダミーメモリセル領域ＤＭＲの構造についてそれぞれ説明する。図６５に示すように、メモリセル領域ＭＲでは、磁気抵抗素子ＴＭＲの下方にディジット線ＤＩＬが配置され、磁気抵抗素子ＴＭＲの上方にビット線ＢＬが配置されている。磁気抵抗素子ＴＭＲの一端側は、シングルダマシン法によって形成されるトップヴィアＴＶを介してビット線ＢＬに電気的に接続されている。磁気抵抗素子ＴＭＲの他端側は、ストラップ配線ＳＴＬの一端側に電気的に接続されている。そのストラップ配線ＳＴＬの他端側は、シングルダマシン法によって形成されるローカルヴィアＬＶを介して読み出し線ＲＥＬに電気的に接続されている。読み出し線ＲＥＬは、多層配線構造における複数のヴィア等を介して素子選択用トランジスタＴＭのドレイン領域に電気的に接続されている。
【００８１】
個々の磁気抵抗素子ＴＭＲでは、トンネル絶縁膜を間に介在させて２つの磁性層が積層されている。この２つの磁性層における磁化の向きを同じ向きにするか、互いに逆向きにするかによって磁気抵抗素子の抵抗値が変化する。磁気抵抗素子の磁化の向きは、ビット線ＢＬとディジット線ＤＩＬに所定の電流を流すことで発生する磁場によって変えられることになる。半導体磁気記憶装置では、この抵抗値の違いが「０」または「１」に対応する情報として利用される。
【００８２】
一方、ダミーメモリセル領域ＤＭＲでは、一つのダミーストラップ配線ＤＳＴＬの一端側と他端側とのそれぞれにダミー磁気抵抗素子ＤＴＭＲが配置されている。それぞれのダミー磁気抵抗素子ＤＴＭＲの直上には、シングルダマシン法によって形成されるダミートップヴィアＤＴＶが形成されている。そのダミートップヴィアＤＴＶの上方にはダミービット線ＤＢＬが形成されている。
【００８３】
また、それぞれのダミー磁気抵抗素子ＤＴＭＲの直下には、シングルダマシン法によって形成されるダミーローカルヴィアＤＬＶが形成されている。一方のダミーローカルヴィアＤＬＶの直下には、ダミーディジット線ＤＤＩＬが形成され、他方のダミーローカルヴィアＤＬＶの直下には、ダミー読み出し線ＤＲＥＬが形成されている。このダミー読み出し線ＤＲＥＬは、素子選択用トランジスタとは電気的に接続されていない。このため、ダミーローカルヴィアＤＬＶとダミートップヴィアＤＴＶは、電気的にフローティングとされる。
【００８４】
このように、本半導体磁気記憶装置では、メモリセル領域ＭＲにおける一つのメモリセルＭＣには、１つの磁気抵抗素子ＴＭＲと１つのローカルヴィアＬＶと１つのトップヴィアＴＶが形成されているのに対して、ダミーメモリセル領域ＤＭＲにおける一つのダミーメモリセルＤＭＣには、２つのダミー磁気抵抗素子ＤＴＭＲと２つのダミーローカルヴィアＤＬＶと２つのダミートップヴィアＤＴＶが形成されている。
【００８５】
すなわち、本半導体磁気記憶装置では、単位面積に対するヴィアの占有面積の割合をヴィア占有率とすると、メモリセル領域ＭＲを取り囲むように、メモリセル領域ＭＲにおけるヴィア占有率よりも高いヴィア占有率を有するダミーメモリセル領域ＤＭＲが配置されていることになる。メモリセル領域ＭＲのヴィアに対して、そのヴィア占有率よりも高いヴィア占有率を有するダミーヴィアを形成することで、メモリセルとしての機能が要求されるメモリセルのヴィアの表面に銅の化合物が析出するのを抑制することができる。これについては後で説明する。
【００８６】
次に、上述した半導体磁気記憶装置の製造方法の一例について説明する。図６５に示すように、半導体基板ＳＵＢの表面上に、素子選択用トランジスタＴＭ等を含め所定の半導体素子が形成され、その半導体素子を覆うように、多層配線構造が形成される。多層配線構造は、たとえば、実施の形態１において説明した製造方法を適用してもよい。
【００８７】
その後、図６６に示すように、半導体基板ＳＵＢを覆うように、シリコン酸化膜２が形成される。そのシリコン酸化膜２における所定の領域に配線溝２ａ，２ｂが形成される。
メモリセル領域ＭＲでは、配線溝２ａ内に、クラッド層４ａと銅膜４ｂからなる読み出し線ＲＥＬが形成される。配線溝２ｂ内に、クラッド層３ａと銅膜３ｂからなるディジット線ＤＩＬが形成される。一方、ダミーメモリセル領域ＤＭＲでは、配線溝２ａ内に、クラッド層４ａと銅膜４ｂからなるダミー読み出し線ＤＲＥＬが形成される。配線溝２ｂ内に、クラッド層３ａと銅膜３ｂからなるダミーディジット線ＤＤＩＬが形成される。
【００８８】
次に、ディジット線ＤＩＬ、読み出し線ＲＥＬ、ダミーディジット線ＤＤＩＬおよびダミー読み出し線ＤＲＥＬを覆う態様で、シリコン酸化膜２に接するようにシリコン窒化膜等のライナー膜ＬＬが形成される。そのライナー膜ＬＬに接するように低誘電率膜ＬＯＷＡが形成される。なお、これ以降の工程を示す図では、図面の簡略化のために、半導体基板ＳＵＢを省略する。
【００８９】
次に、図６７に示すように、メモリセル領域ＭＲでは、低誘電率膜ＬＯＷＡおよびライナー膜ＬＬを貫通して読み出し線ＲＥＬを露出するローカルヴィアホールＬＶＨが形成される。一方、ダミーメモリセル領域ＤＭＲでは、低誘電率膜ＬＯＷＡおよびライナー膜ＬＬを貫通して、読み出し線ＲＥＬを露出するダミーローカルヴィアホールＤＬＶＨと、ダミーディジット線ＤＤＩＬを露出するダミーローカルヴィアホールＤＬＶＨが形成される。次に、そのローカルヴィアホールＬＶＨおよびダミーローカルヴィアホールＤＬＶＨの底面および側壁を覆う態様で、低誘電率膜ＬＯＷＡに接するようにバリアメタル層ＢＭＡが形成される。次に、バリアメタル層ＢＭＡに接するように、めっき法等により銅膜ＣＵＡが形成される。
【００９０】
次に、化学的機械研磨処理によって、ローカルヴィアホールＬＶＨおよびダミーローカルヴィアホールＤＬＶＨ内に位置するバリアメタル層ＢＭＡおよび銅膜ＣＵＡの部分を残して、低誘電率膜ＬＯＷＡの上面上に位置する銅膜ＣＵＡの部分とバリアメタル層ＢＭＡの部分とが除去される。このとき、研磨圧力は、たとえば、０．５ｋＰａ〜４５ｋＰａ程度に設定され、ウェハを載置したテーブルあるいは研磨ヘッドの回転速度は、たとえば、５０〜１５０ｒｐｍ程度に設定される。また、研磨材（スラリー）として、銅膜ＣＵＭ１を研磨する際には、酸性（ｐｈ＜７．０）の一般的な研磨砥粒が使用され、バリアメタル層ＢＭ１を研磨する際にも、酸性（ｐｈ＜７．０）の一般的な研磨砥粒が使用される。研磨処理が完了すると、たとえば、酸性の洗浄液による洗浄と、純水によるリンスを組み合わせた洗浄処理がウェハの表面に施される。
【００９１】
こうして、図６８に示すように、メモリセル領域ＭＲでは、ローカルヴィアホールＬＶＨ内に、バリアメタル層ＢＭＡおよび銅膜ＣＵＡからなるローカルヴィアＬＶが形成される。一方、ダミーメモリセル領域ＤＭＲでは、ダミーローカルヴィアホールＤＬＶＨ内に、バリアメタル層ＢＭＡおよび銅膜ＣＵＡからなるダミーローカルヴィアＤＬＶが形成される。
【００９２】
この場合、図６９および図７０に示すように、ダミーメモリセル領域ＤＭＲにおけるダミーローカルヴィアＤＬＶのヴィア占有率は、メモリセル領域ＭＲにおけるローカルヴィアＬＶのヴィア占有率よりも高く、約２倍程度になる。これにより、化学的機械研磨処理を施した後に、ヴィア占有率のより高いダミーローカルヴィアＤＬＶの表面に犠牲的に銅の化合物を析出させることで、メモリセルとしての機能が要求されるメモリセル領域ＭＲにおけるローカルヴィアＬＶの表面に銅の化合物が析出するのを抑制することができる。
【００９３】
次に、図７１に示すように、低誘電率膜ＬＯＷＡに接するように、ストラップ配線となる、たとえば、タンタル（Ｔａ）膜１２が形成される。次に、タンタル膜１２にピン層となる所定の膜（図示せず）が形成される。その所定の膜として、たとえば、プラチナ（Ｐｔ）、マンガン（Ｍｎ）、ニッケル（Ｎｉ）、ルテニウム（Ｒｕ）、コバルト（Ｃｏ）、鉄（Ｆｅ）、ボロン（Ｂ）を含む積層膜が形成される。次に、ピン層となる所定の膜上にトンネル絶縁膜（図示せず）が形成される。トンネル絶縁膜として、たとえば、酸化アルミニム（ＡｌＯｘ）膜、または、酸化マグネシウム（ＭｇＯ）膜等が形成される。
【００９４】
次に、トンネル絶縁膜上にフリー層となる所定の膜が形成される。その所定の膜として、たとえば、ニッケル（Ｎｉ）、鉄（Ｆｅ）、コバルト（Ｃｏ）およびボロン（Ｂ）のうち、少なくとも２つの金属を含む合金膜が形成される。次に、フリー層となる所定の膜上にキャップ層となる所定の膜（図示せず）が形成される。キャップ層となる所定の膜として、たとえば、ルテニウム（Ｒｕ）膜が形成される。そのキャップ層となる所定の膜上にタンタル（Ｔａ）膜（図示せず）が形成される。次に、タンタル（Ｔａ）膜上に、磁気抵抗素子をパターニングするためのレジストパターン（図示せず）が形成される。
【００９５】
次に、そのレジストパターンをマスクとして、タンタル（Ｔａ）膜、キャップ層となる所定の膜、フリー層となる所定の膜、トンネル絶縁膜およびピン層となる所定の膜に所定の条件のもとでエッチングを施すことにより、図７２に示すように、ピン層１３、トンネル絶縁膜１４、フリー層１５、キャップ層１６およびタンタル（Ｔａ）膜１７がパターニングされて、メモリセル領域ＭＲでは、磁気抵抗素子ＴＭＲが形成され、ダミーメモリセル領域ＤＭＲでは、ダミー磁気抵抗素子ＤＴＭＲが形成される。
【００９６】
次に、図７３に示すように、磁気抵抗素子ＴＭＲおよびダミー磁気抵抗素子ＤＴＭＲを覆う態様で、タンタル（Ｔａ）膜１２に接するように、ライナー膜としてシリコン窒化膜１９が形成される。次に、シリコン窒化膜１９上に、ストラップ配線をパターニングするためのレジストパターン（図示せず）が形成される。次に、そのレジストパターンをマスクとして、シリコン窒化膜１９およびタンタル（Ｔａ）膜１２に所定の条件のもとでエッチングを施すことにより、図７４に示すように、メモリセル領域ＭＲでは、ストラップ配線ＳＴＬが形成され、ダミーメモリセル領域ＤＭＲでは、ダミーストラップ配線ＤＳＴＬが形成される。次に、図７５に示すように、シリコン窒化膜１９を覆うように、低誘電率膜ＬＯＷＢが形成される。
【００９７】
次に、その低誘電率膜ＬＯＷＢの上に、トップヴィアホールを形成するためのレジストパターン（図示せず）が形成される。次に、そのレジストパターンをマスクとして、低誘電率膜ＬＯＷＢおよびシリコン窒化膜１９に所定の条件のもとでエッチングを施すことにより、図７６に示すように、メモリセル領域ＭＲでは、磁気抵抗素子ＴＭＲを露出するトップヴィアホールＴＶＨが形成され、ダミーメモリセル領域ＤＭＲでは、ダミー磁気抵抗素子ＤＴＭＲを露出するダミートップヴィアホールＤＴＶＨが形成される。
【００９８】
次に、図７７に示すように、トップヴィアホールＴＶＨおよびダミートップヴィアホールＤＴＶＨの底面および側壁を覆う態様で、低誘電率膜ＬＯＷＢに接するようにバリアメタル層ＢＭＢが形成される。そのバリアメタル層ＢＭＢに接するように、メッキ法等により銅膜ＣＵＢが形成される。
【００９９】
次に、化学的機械研磨処理によって、トップヴィアホールＴＶＨおよびダミートップヴィアホールＤＴＶＨ内に位置するバリアメタル層ＢＭＢおよび銅膜ＣＵＢの部分を残して、低誘電率膜ＬＯＷＢの上面上に位置する銅膜ＣＵＢの部分とバリアメタル層ＢＭＢの部分とが除去される。このとき、研磨条件としては、ローカルヴィアＬＶ等を形成する際の研磨条件と実質的に同じ研磨条件が好ましい。
【０１００】
こうして、図７８に示すように、メモリセル領域ＭＲでは、トップヴィアホールＴＶＨ内に、バリアメタル層ＢＭＢおよび銅膜ＣＵＢからなるトップヴィアＴＶが形成される。一方、ダミーメモリセル領域ＤＭＲでは、ダミートップヴィアホールＤＴＶＨ内に、バリアメタル層ＢＭＢおよび銅膜ＣＵＢからなるダミートップヴィアＤＴＶが形成される。
【０１０１】
この場合、図７９および図８０に示すように、ダミーメモリセル領域ＤＭＲにおけるダミートップヴィアＤＴＶのヴィア占有率は、メモリセル領域ＭＲにおけるトップヴィアＴＶのヴィア占有率よりも高く、約２倍程度になる。これにより、化学的機械研磨処理を施した後に、ヴィア占有率のより高いダミートップヴィアＤＴＶの表面に犠牲的に銅の化合物を析出させることで、メモリセルとしての機能が要求されるメモリセル領域ＭＲにおけるトップヴィアＴＶの表面に銅の化合物が析出するのを抑制することができる。
【０１０２】
次に、図８１に示すように、メモリセル領域ＭＲでは、ビット線ＢＬが形成され、ダミーメモリセル領域ＤＭＲでは、ダミービット線ＤＢＬが形成される。その後、ビット線ＢＬおよびダミービット線ＤＢＬを覆うように、所定の絶縁膜等が形成されて、図６５に示される半導体磁気記憶装置が完成する。
【０１０３】
上述した半導体磁気記憶装置では、メモリセル領域ＭＲを取り囲むように、ダミーメモリセル領域ＤＭＲが配置されることで、化学的機械研磨処理を施した後に、メモリセル領域ＭＲのヴィアに銅の化合物（銅の水酸化物）が析出するのを抑制することができる。
【０１０４】
前述したように、銅膜を化学的機械研磨処理を施すことによって形成される、ヴィアのような銅膜の孤立パターンは、酸化剤（酸素）等の影響を強く受けることになる。また、化学的機械研磨処理後の洗浄においても、撥水性を示す低誘電率膜や極低誘電率膜によって周囲を取り囲まれた、親水性を示すヴィアの表面は、化学的機械研磨処理に伴う残留不純物等によって腐食しやすい。周囲を低誘電率膜等によって囲まれた孤立パターンの単位面積あたりの占有面積（パターン占有率）が高くなるにしたがって、その孤立パターンの腐食の程度は大きくなる傾向にある。
【０１０５】
上述した半導体磁気記憶装置では、メモリセル領域ＭＲのヴィア（ローカルヴィアＬＶとトップヴィアＴＶ）を取り囲むように、ダミーメモリセル領域ＤＭＲが配置され、そのダミーメモリセル領域ＤＭＲに、メモリセル領域のヴィア占有率よりも高いヴィア占有率を有するダミーヴィア（ダミーローカルヴィアＤＬＶとダミートップヴィアＤＴＶ）が形成される。これにより、化学的機械研磨処理を施した後に、ダミーヴィアの表面に犠牲的に銅の化合物を積極的に析出させることができ、その結果、メモリセル領域のヴィアの表面に銅の化合物が析出するのを抑えることができる。
【０１０６】
なお、本実施の形態のように、シングルダマシンのビアおよびダミービアへの銅膜の埋め込み後に施される化学的機械研磨処理時においては、ダミーメモリセルは電気的にフローティング状態とされるのがよい。これは、ダミーメモリセルが化学的機械研磨処理時において接地電位に電気に接続されている場合には、上述した（化１）の反応を抑制することから、ダミーメモリセルのダミーヴィアに対する腐食が抑制される結果、化学的機械研磨処理時に銅の酸化等を引き起こす物質が、ダミーメモリセルのダミーヴィアにおいて消費されず、このため、その物質がメモリセル領域まで多量に入り込み、メモリセルのヴィアの腐食が引き起こされる可能性が高くなるからである。
【０１０７】
本実施の形態では、ダミー読み出し線が素子選択用トランジスタとは電気的に接続されていないが、他の箇所が接続されていないことによって化学的機械研磨処理時にダミーメモリセルがフローティング状態とされていればよく、たとえば、素子選択用トランジスと接続されるタングステンで形成されたコンタクトをダミーメモリセルから削除することによりフローティングとしてもよく、他の形態でもよい。
【０１０８】
なお、半導体磁気記憶装置の完成時においてダミーメモリセルがダミービットライン等を介して接地電位に接続されるのは何らの問題はなく、シングルダマシンのビアおよびダミービアへの銅膜の埋め込み後に施される化学的機械研磨処理時において、ダミーメモリセルがフローティング状態とされていればよい。
【０１０９】
さらに、本実施の形態では、メモリセル領域におけるヴィア占有率よりも高いヴィア占有率を有するダミーメモリセル領域が配置されていた場合について説明したが、メモリセル領域におけるヴィア占有率よりも同じか低い（０ではない）ヴィア占有率を有するダミーメモリセル領域ＤＭＲが配置されていても、本実施の形態の場合と比べて多少効果が落ちるが、ある程度の有効性を有する。
【０１１０】
また、本実施の形態では、半導体磁気記憶装置のメモリセルのヴィア（ローカルヴィアおよびトップヴィア）を例に挙げて説明したが、シングルダマシン法によって形成される導体部分であれば、ヴィアの他に、たとえば、コンタクトプラグへも適用が可能である。また、半導体装置としては、半導体磁気記憶装置に限られず、ヴィアあるいはコンタクトプラグ等を備えた半導体装置に適用することができる。
【０１１１】
今回、孤立パターンと腐食（銅の化合物の析出）との関係をまとめたものを図８２に示す。図８２に示すように、また、特に、実施の形態１において説明したように、銅の化合物の析出には、３つの要因（要因１、要因２、要因３）が複合的に絡んでいると考えられる。発明者らは、孤立パターンを接地電位に固定すること（実施の形態１）、あるいは、銅の化合物を犠牲的に析出させるダミーパターンを設けること（実施の形態２）によって、孤立パターンに銅の化合物が析出するの抑制できることを見出した。なお、上述した各実施の形態および変形例は、特に問題ない限り組み合わせて適用することができる。
【０１１２】
今回開示された実施の形態は例示であってこれに制限されるものではない。本発明は上記で説明した範囲ではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲でのすべての変更が含まれることが意図される。
【産業上の利用可能性】
【０１１３】
本発明は、層間絶縁膜として、低誘電率膜あるいは極低誘電率膜を適用し、配線あるいはヴィアの材料として、銅膜等を適用した半導体装置に有効に利用される。
【符号の説明】
【０１１４】
ＥＳＬ  素子・基板層、ＳＵＢ  半導体基板、ＴＥ  ＴＥＯＳ膜、ＣＨ  コンタクトホール、ＰＧ  プラグ、ＬＯＷ１、ＬＯＷ２  低誘電率膜、Ｍ１  配線、ＦＬ  ファイン層、ＦＬＬ１、ＦＬＬ２  ライナー膜、ＥＬＫ１、ＥＬＫ２  極低誘電率膜、Ｍ２  配線、Ｖ１  ヴィア、ＳＧＬ  セミグローバル層、ＳＬＬ  ライナー膜、Ｍ６  配線、Ｖ５  ヴィア、ＧＬ  グローバル層、ＧＬＬ  ライナー膜、ＧＴＥ  絶縁膜、ＶＨ７  ヴィアホール、Ｍ８  配線、Ｖ７  ヴィア、ＣＰＲ  チップ形成領域、ＤＬＲ  ダイシングライン領域、ＴＲ  ＴＥＧ領域、ＴＰ  ＴＥＧパターン、ＤＰＬ  ダミーパターン、ＤＰＳ  ダミーパターン、ＳＬ  信号線、ＰＬ  電源線、ＡＭＲ  アライメントマーク形成領域、ＡＭ  アライメントマーク、ＡＦＰ  パターン禁止領域、ＫＭＲ  重ね合わせ検査マーク形成領域、ＫＭ  重ね合わせ検査マーク、ＫＦＰ  パターン禁止領域、ＡＨＭ１、ＫＨＭ１  開口部、ＡＭＲＭ１  アライメントマーク形成領域、ＡＭＭ１  アライメントマーク、ＫＭＲＭ１  重ね合わせ検査マーク形成領域、ＫＭＭ１  重ね合わせ検査マーク、ＡＨＶ１、ＫＨＶ１  開口部、ＡＭＲＶ１  アライメントマーク形成領域、ＡＭＶ１  アライメントマーク、ＫＭＲＶ１  重ね合わせ検査マーク形成領域、ＫＭＶ１  重ね合わせ検査マーク、ＡＭＲＭ２  アライメントマーク形成領域、ＡＭＭ２  アライメントマーク、ＫＭＲＭ２  重ね合わせ検査マーク形成領域、ＫＭＭ２  重ね合わせ検査マーク、ＡＭＲＶ２  アライメントマーク形成領域、ＡＭＶ２  アライメントマーク、ＫＭＲＶ２  重ね合わせ検査マーク形成領域、ＫＭＶ２  重ね合わせ検査マーク、ＢＭ１  バリアメタル層、ＣＵＭ１  銅膜、ＢＭ２  バリアメタル層、ＣＵＭ２  銅膜、ＲＭ１  レジスト、ＲＶ１  レジスト、ＶＲ  レジスト、ＲＭ２  レジスト、ＲＶ２  レジスト、ＡＭＨ１  アライメントマーク、ＧＲ  ガードリング、ＡＭＨ２  アライメントマーク、ＩＲ  不純物領域、ＡＭＨ３  アライメントマーク、ＭＲ  メモリセル領域、ＤＭＲ  ダミーメモリセル領域、ＣＤＲ  カラムデコーダ領域、ＲＤＲ  ロウデコーダ領域、ＳＡＲ  センスアンプ領域、ＳＵＢ  半導体基板、ＴＭＲ  磁気抵抗素子、ＤＴＭＲ  ダミー磁気抵抗素子、ＳＴＬ  ストラップ配線、ＤＳＴＬ  ダミーストラップ配線、ＲＥＬ  読み出し線、ＤＲＥＬ  ダミー読み出し線、ＤＩＬ  ディジット線、ＤＤＩＬ  ダミーディジット線、ＢＬ  ビット線、ＤＢＬ  ダミービット線、ＬＶＨ  ローカルヴィアホール、ＤＬＶＨ  ダミーローカルビアホール、ＬＶ  ローカルヴィア、ＤＬＶ  ダミーローカルビア、ＴＶＨ  トップヴィアホール、ＤＴＶＨ  ダミートップヴィアホール、ＴＶ  トップヴィア、ＤＴＶ  ダミートップビア、２  シリコン酸化膜、２ａ、２ｂ、２ｃ  配線溝、３ａ  クラッド層、３ｂ  銅膜、４ａ  クラッド層、４ｂ  銅膜、ＬＬ  ライナー膜、ＬＯＷＡ  低誘電率膜、ＢＭＡ  バリアメタル層、ＣＵＡ  銅膜、１２  タンタル膜、１３  ピン層、１４  トンネル絶縁膜、１５  フリー層、１６  Ｒｕ膜、１７  タンタル膜、１９  シリコン窒化膜、ＬＯＷＢ  低誘電率膜、ＢＭＢ  バリアメタル層、ＣＵＢ  銅膜。
【図１】
2012164704.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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【図５８】
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【図５９】
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【図６０】
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【図６１】
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【図６２】
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【図６３】
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【図６４】
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【図６５】
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【図６６】
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【図６７】
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【図６８】
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【図６９】
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【図７０】
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【図７１】
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【図７２】
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【図７３】
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【図７４】
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【図７５】
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【図７６】
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【図７７】
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【図７８】
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【図７９】
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【図８０】
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【図８１】
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【図８２】
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