(57)【要約】【課題】微細化が進展しても読み出し動作時の電流を維持する。【解決手段】複数のメモリサブブロックの各々は、第１ノードと第２ノードとの間に並列接続された複数のメモリトランジスタを含む。メモリサブブロックは、第１導電層と、第２導電層と、半導体層と、第３導電層とを備える。第１導電層は、層間絶縁膜を貫通して半導体基板に対し垂直な第１方向に延びるように形成され第１ノードとして機能する。第２導電層は、層間絶縁膜を貫通して半導体基板に対し第１方向に延びるように形成され第２ノードとして機能する。半導体層は、第１導電層と第２導電層とを接続するように半導体基板と平行な第２方向に延びるように形成されメモリトランジスタのチャネル層として機能する。第３導電層は、半導体層上にゲート絶縁膜を介して形成される。ゲート絶縁膜は、電荷蓄積膜を一部に含み第３導電層を囲う閉ループ状に形成される。【選択図】図３
2012069679.tif 000002
【特許請求の範囲】
【請求項１】
第１ノードと第２ノードとの間に並列接続された複数のメモリトランジスタをそれぞれ含む複数のメモリサブブロックと、
前記第１ノードに一端を接続される第１選択トランジスタと、
前記第２ノードに一端を接続され第２選択トランジスタと、
前記複数のメモリトランジスタのゲートにそれぞれ接続される複数のワード線と、
前記第１選択トランジスタの他端に接続されるビット線と、
前記第２選択トランジスタの他端に接続されるソース線と
を備え、
前記メモリサブブロックは、
半導体基板と、
前記半導体基板の上方に形成された層間絶縁膜と、
前記層間絶縁膜を貫通して前記半導体基板に対し垂直な第１方向に延びるように形成され前記第１ノードとして機能する第１導電層と、
前記層間絶縁膜を貫通して前記半導体基板に対し前記第１方向に延びるように形成され前記第２ノードとして機能する第２導電層と、
前記第１導電層と前記第２導電層とを接続するように前記半導体基板と平行な第２方向に延びるように形成され前記メモリトランジスタのチャネル層として機能する半導体層と、
前記半導体層に対しゲート絶縁膜を介して対向するように形成され前記メモリトランジスタのゲート電極として機能する第３導電層と
を備え、
前記ゲート絶縁膜は、電荷蓄積膜を一部に含み、前記第１方向及び前記第２方向に平行な断面において前記第３導電層を囲う閉ループ状に形成されている
ことを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記ゲート絶縁膜は、ＯＮＯ膜であり、
ＯＮＯ膜を形成する第１のシリコン酸化膜、シリコン窒化膜、及び第３のシリコン酸化膜がそれぞれ前記第３導電層を閉ループ状に囲うように形成されている請求項１記載の不揮発性半導体記憶装置。
【請求項３】
前記第３導電層は、その上面に第３導電層と同一の長さを有する絶縁層を備え、前記ゲート絶縁膜は、前記第３導電層及び前記絶縁層を閉ループ状に囲うように形成されている請求項２記載の不揮発性半導体記憶装置。
【請求項４】
前記第１及び第２選択トランジスタは、前記半導体基板上に形成され、その一端を前記第１導電層又は前記第２導電層に接続される
ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項５】
第１ノードと第２ノードとの間に並列接続された複数のメモリトランジスタをそれぞれ含む複数のメモリサブブロックを配列してなる不揮発性半導体記憶装置の製造方法であって、
半導体基板上に、犠牲膜、導電膜及び絶縁膜を交互に複数層に亘って形成した後、前記犠牲膜、前記導電膜及び前記絶縁膜を第１方向を長手方向としたストライプ形状にパターニングする工程と、
前記犠牲膜、前記導電膜及び前記絶縁膜を埋める層間絶縁膜を堆積させる工程と、
前記ストライプ形状の前記犠牲膜、前記導電膜及び前記絶縁膜とその一部が重複するような複数の貫通孔を、前記層間絶縁膜中にマトリクス状に形成する工程と、
前記貫通孔を介して前記犠牲膜を除去するエッチングを実行する工程と、
前記貫通孔の内部において、前記貫通孔の内部に空隙が残る程度の厚さを有し、且つ前記導電膜及び前記絶縁膜の全周を覆うメモリトランジスタのゲート絶縁膜を堆積させる工程と、
前記空隙に対し半導体層を形成する工程と
を備えたことを特徴とする不揮発性半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本明細書に記載の実施の形態は、不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
ＮＡＮＤ型フラッシュメモリ等の不揮発性半導体記憶装置のビット密度向上にあっては、微細化技術が限界に近づいてきたことから、メモリセルの積層化が期待されている。その一つとして縦型トランジスタを用いてメモリセルを構成した積層型ＮＡＮＤ型フラッシュメモリが提案されている。積層型ＮＡＮＤ型フラッシュメモリは、積層方向に直列接続された複数のメモリセルからなるメモリストリングと、そのメモリストリングの両端に設けられた選択トランジスタとを有する。
【０００３】
この積層型ＮＡＮＤ型フラッシュメモリでは、微細化の進展に伴いメモリ密度が増加し、１つのメモリストリングに直列接続されるメモリトランジスタの数が増加するにつれ、読み出し動作時の電流が流れにくくなり、誤読み出しが生じる虞が大きくなる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００７−２６６１４３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
この発明は、微細化が進展しても読み出し動作時の電流を維持することができる不揮発性半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【０００６】
以下に説明する実施の形態の不揮発性半導体記憶装置は、第１ノードと第２ノードとの間に並列接続された複数のメモリトランジスタをそれぞれ含む複数のメモリサブブロックを備える。第１選択トランジスタが、前記第１ノードに一端を接続される。また、第２選択トランジスタは、前記第２ノードに一端を接続される。複数のワード線は、複数のメモリトランジスタのゲートにそれぞれ接続される。ビット線は、第１選択トランジスタの他端に接続され、ソース線は、第２選択トランジスタの他端に接続される。前記メモリサブブロックは、第１導電層と、第２導電層と、半導体層と、第３導電層とを備える。第１導電層は、層間絶縁膜を貫通して半導体基板に対し垂直な第１方向に延びるように形成され前記第１ノードとして機能する。第２導電層は、前記層間絶縁膜を貫通して前記半導体基板に対し前記第１方向に延びるように形成され前記第２ノードとして機能する。半導体層は、第１導電層と第２導電層とを接続するように半導体基板と平行な第２方向に延びるように形成され且つ前記メモリトランジスタのチャネル層として機能する。第３導電層は、前記半導体層上にゲート絶縁膜を介して形成される。ゲート絶縁膜は、電荷蓄積膜を一部に含み、前記第１方向及び前記第２方向に平行な断面において前記第３導電層を囲う閉ループ状に形成されている。
【図面の簡単な説明】
【０００７】
【図１】第１の実施の形態に係る不揮発性半導体記憶装置のメモリセルアレイの構造を示す等価回路図である。
【図２】第１の実施の形態の不揮発性半導体記憶装置のメモリセルアレイ部分の構造を示す平面図である。
【図３】図２のＡ−Ａ’断面図である。
【図４】図２のＢ−Ｂ’断面図である。
【図５】図２のＣ−Ｃ’断面図である。
【図６】第１の実施の形態に係る不揮発性半導体記憶装置の読み出し動作を説明する説明図である。
【図７】第１の実施の形態に係る不揮発性半導体記憶装置の書き込み動作を説明する説明図である。
【図８】第１の実施の形態に係る不揮発性半導体記憶装置の書き込み動作を説明する説明図である。
【図９】第１の実施の形態に係る不揮発性半導体記憶装置の消去動作を説明する説明図である。
【図１０】第１の実施の形態に係る不揮発性半導体記憶装置の消去動作を説明する説明図である。
【図１１】第１の実施の形態に係る不揮発性半導体記憶装置の消去動作を説明する説明図である。
【図１２】第１の実施の形態に係る不揮発性半導体記憶装置の消去動作を説明する説明図である。
【図１３】第１の実施の形態の製造方法を示す工程図である。
【図１４】第１の実施の形態の製造方法を示す工程図である。
【図１５】第１の実施の形態の製造方法を示す工程図である。
【図１６】第１の実施の形態の製造方法を示す工程図である。
【図１７】第１の実施の形態の製造方法を示す工程図である。
【図１８】第１の実施の形態の製造方法を示す工程図である。
【図１９】第１の実施の形態の製造方法を示す工程図である。
【図２０】第１の実施の形態の製造方法を示す工程図である。
【図２１】第２の実施の形態の不揮発性半導体記憶装置のメモリセルアレイ部分の構造を示す断面図である。
【図２２】第２の実施の形態の製造方法を示す工程図である。
【図２３】第２の実施の形態の製造方法を示す工程図である。
【図２４】第２の実施の形態の製造方法を示す工程図である。
【図２５】第２の実施の形態の製造方法を示す工程図である。
【図２６】第２の実施の形態の製造方法を示す工程図である。
【図２７】第３の実施の形態の不揮発性半導体記憶装置のメモリセルアレイ部分の構造を示す断面図である。
【図２８】第３の実施の形態の製造方法を示す工程図である。
【図２９】第３の実施の形態の製造方法を示す工程図である。
【図３０】第３の実施の形態の製造方法を示す工程図である。
【図３１】第３の実施の形態の製造方法を示す工程図である。
【図３２】本実施の形態の比較例を示す。
【発明を実施するための形態】
【０００８】
以下、図面を参照して、本発明に係る不揮発性半導体記憶装置の実施形態について説明する。
【０００９】
（第１の実施の形態）
先ず、図１を参照して、第１の実施の形態に係る不揮発性半導体記憶装置の構成について説明する。
【００１０】
[第１の実施の形態の構造]
図１は、第１の実施の形態に係る不揮発性半導体記憶装置のメモリセルアレイの等価回路図である。図１に示すように、本実施の形態の不揮発性半導体記憶装置は、複数のメモリサブブロックＭＳ（ＭＳ１、ＭＳ２、・・・）を、図１では図示しない半導体基板上にマトリクス状に配列して構成されている。なお、図１は、同一のワード線ＷＬを共有する１つのメモリブロックを図示している。図１では図示を省略しているが、ビット線ＢＬの延長線上には、別のワード線ＷＬ０’〜ＷＬ３’に接続される別のメモリブロックが形成されている。
１つのメモリブロック中においては、４×ｎ個のメモリサブブロックＭＳがマトリクス状に配置されている。複数（図１ではｎ本）のビット線ＢＬは、カラム方向を長手方向とし、これと直交するロウ方向に所定ピッチで配列されている。また、複数（図１では４本）の第１選択ゲート線ＳＧＤ、及び第２選択ゲート線ＳＧＳは、逆にロウ方向を長手方向とし、カラム方向に所定ピッチで配列されている。複数（図１では４本）のワード線ＷＬは、それぞれ同一層に存在する複数のメモリトランジスタＭＣ（図１では４×ｎ個）のゲートに共通に接続されるように配設されている。１つのワード線ＷＬに共通接続される４×ｎ個のメモリサブブロックＭＳが、１つのメモリブロックを形成する。
【００１１】
１つのメモリサブブロックＭＳは、第１ノードＮ１と第２ノードＮ２との間に複数（図１では４個）のメモリトランジスタＭＣ０〜３を並列に接続して構成されている。メモリサブブロックＭＳの一端（第１ノードＮ１）とビット線ＢＬとの間には、第１選択トランジスタＳＧ１が接続され、メモリサブブロックＭＳの他端（第２ノードＮ２）とソース線ＳＬとの間には、第２選択トランジスタＳＧ２が接続されている。これらの選択トランジスタＳＧ１、ＳＧ２が導通状態とされることにより、メモリサブブロックＭＳが選択される。
【００１２】
メモリサブブロックＭＳは、後述するように、４個のメモリトランジスタＭＣ０〜３を、半導体基板（図１では図示せず）に垂直な積層方向に積層させることにより形成される。マトリクス状に配列された複数のメモリサブブロックＭＳ中の複数のメモリトランジスタＭＣｉ（ｉ＝０〜３）は、同一のワード線ＷＬｉに接続される。
【００１３】
次に、このメモリセルアレイの実際の構造を、図２〜図５を参照して説明する。図２は、メモリセルアレイ部分の平面図であり、図３、図４、図５は、それぞれ図２のＡ−Ａ’断面図、Ｂ−Ｂ’断面図、Ｃ−Ｃ´断面図である。なお、図２は、層間絶縁膜等の重要度の低い部材を除去した形式で図示されている。
【００１４】
図３に示すように、このメモリセルアレイは、半導体基板１１側から見て、選択トランジスタ層１０、メモリ層２０、及び配線層３０から構成されている。
【００１５】
選択トランジスタ層１０は、半導体基板１１上に形成されたｐ型ウエル層１２を備えている。このｐ型ウエル１２は、第１選択トランジスタＳＧ１、第２選択トランジスタＳＧ２が形成されるウエル領域であり、１つのｐ型ウエル１２には、２つの第１選択トランジスタＳＧ１が形成されるか、又は２つの第２選択トランジスタＳＧ２が形成される。ｐ型ウエル１２は、半導体基板１１上にマトリクス状に設けられている。複数のｐ型ウエル層１２の各々の表面には、第１、第２選択トランジスタＳＧ１、ＳＧ２のソース／ドレイン拡散層として機能するｎ型拡散層１３が形成されている。複数のｐ型ウエル層１２は、素子分離絶縁膜１４により互いに絶縁分離されている。
【００１６】
また、２つのｎ型拡散層１３に挟まれたｐ型ウエル１２の表面には、ゲート絶縁膜１５を介してゲート電極膜１６が形成されている。このゲート電極膜１６は、第１選択トランジスタＳＧ１又は第２選択トランジスタＳＧ２のゲート電極として機能する。ゲート電極膜１６は、層間絶縁膜１７により覆われている。ゲート絶縁膜１５は、例えばシリコン酸化膜（ＳｉＯ２）により形成される。ゲート電極膜１６は、例えばポリシリコンにより形成される。層間絶縁膜１７は、例えばシリコン酸化膜（ＳｉＯ２）により形成されている。
メモリ層２０は、層間絶縁膜１７上に形成された層間絶縁膜２６を備えている。この層間絶縁膜２６には、図２に示すように、平面方向から見てマトリクス状に貫通孔Ｈ１、Ｈ２が形成されている。貫通孔Ｈ２は、カラム方向に長手方向を有する長円形状を有している。貫通孔Ｈ２の内部には、メモリサブブロックＭＳを構成するための部材が形成されている。メモリサブブロックＭＳは、第１導電層２１Ａ、第２導電層２１Ｂ、半導体層２２、ゲート電極膜２３、シリコン酸化膜２４、及びＯＮＯ膜２５を備えている。
【００１７】
第１導電層２１Ａ、第２導電層２１Ｂは、層間絶縁膜２６に形成された貫通孔Ｈ２内に形成され、その下層のｎ型拡散層１３に到達するよう、半導体基板１１に垂直な積層方向を長手方向として形成されている。第１導電層２１Ａ、及び第２導電層２１Ｂは、例えばタングステン（Ｗ）により形成される。なお、ビット線ＢＬを形成する導電層３３とｎ型拡散層１３とを接続する第３導電層２１Ｃと、ソース線ＳＬを形成する導電層３６とｎ型拡散層１３とを接続する第４配線層２１Ｄとは、貫通孔Ｈ１の内部に、ＯＮＯ膜２５を貫通するように形成されている。
【００１８】
第３導電層２１Ｃ及び第４配線層２１Ｄは、第１導電層２１Ａ及び第２導電層２１Ｂと共にカラム方向に交互に配列されている。図５は、第３配線層２１Ｃの部分の断面図である。この図５において、第３配線層２１Ｃは、ロウ方向に所定のピッチで、メモリサブブロックＭＳ毎に配列されている。他の配線層２１Ａ、２１Ｂ、２１Ｃも、同様のピッチでロウ方向に配列されている。
【００１９】
半導体層２２は、一対の第１導電層２１Ａ、第２導電層２１Ｂを接続するように、カラム方向に延びるよう形成されている。この半導体層２２は、例えばシリコンにより形成され、後述するようにメモリトランジスタＭＣのチャネル層として機能する。半導体層２２は、１つのメモリサブブロックＭＳ中で並列接続されるメモリトランジスタＭＣの数に対応して設けられ、この例では、積層方向に４つの半導体層２２が等間隔に設けられている。なお、この半導体層２２は、図４に示すように、ロウ方向においても所定ピッチで、換言すれば１つのメモリサブブロックＭＳ毎に分断されるように、平面方向からみてマトリクス状に設けられている。
【００２０】
ゲート電極膜２３は、図４に示すように、ロウ方向を長手方向として、ロウ方向に並ぶ複数の半導体層２２に跨るように形成され、メモリトランジスタＭＣの制御ゲート、及びワード線ＷＬとして機能する。ゲート電極膜２３は、１つのメモリサブブロックＭＳ中で並列接続されるメモリトランジスタＭＣの数に応じて、積層方向に所定数だけ設けられる。この例では、ゲート電極膜２３の積層方向の数は４個である。
【００２１】
また、同一層に形成された複数のゲート電極膜２３は、図示しない部分において互いに短絡されており、これにより、半導体基板上にマトリクス状（例えば４×ｎ個）に配列されたメモリサブブロックＭＳ中の同一層のメモリトランジスタＭＣのゲートが、１つのワード線ＷＬに共通に接続される（１本のワード線ＷＬは、櫛刃状に形成される）。シリコン酸化膜２４も、ゲート電極膜２３と同様に、ロウ方向を長手方向として形成されている。
【００２２】
ＯＮＯ膜２５は、第１のシリコン酸化膜２５Ａ（ＳｉＯ２）、シリコン窒化膜２５Ｂ（ＳｉＮ）、及び第２のシリコン酸化膜２５Ｃ（ＳｉＯ２）の３層構造からなっており、シリコン窒化膜２５Ｂを電荷蓄積膜として機能させ、このシリコン窒化膜２５Ｂの蓄積電荷に基づくメモリトランジスタＭＣの閾値電圧を変化させる役割を有している。このＯＮＯ膜は、Ａ−Ａ’断面において、ゲート電極膜２３及びシリコン酸化膜２４を囲う閉ループ形状に形成されている。また、ＯＮＯ膜２５は、Ｂ−Ｂ’断面においてはシリコン窒化膜２８により互いに分断されている。
【００２３】
以上、メモリサブブロックＭＳの構造を換言すると、積層方向において、半導体層２２、ゲート電極膜２３、及びシリコン酸化膜２４とが、交互に４層に亘り形成されている。そして、ゲート電極膜２３とシリコン酸化膜２４とは、Ａ−Ａ’断面において、閉ループ状のＯＮＯ膜２５により囲われている。
【００２４】
次に、配線層３０の構造を説明する。層間絶縁膜３１は、層間絶縁膜２６の上面に形成されている。層間絶縁膜３１には、導電層３６Ａ、３６Ｂが形成されている。導電層３６Ａは、第３導電層２１Ｃとビット線ＢＬとなる導電層３３とを接続するビアコンタクトの一部となる。また、導電層３６Ｂはソース線ＳＬを形成し、第４導電層２１Ｄの先端部分と接続するように形成されている。
【００２５】
層間絶縁膜３１の上面には層間絶縁膜３２が形成されており、その層間絶縁膜３２には、導電層３６Ａと導電層３３とを接続する導電層３５が形成されている。更に層間導電膜３２の上には別の層間絶縁層３４が形成され、この層間絶縁層３４中において、ビット線ＢＬを構成する導電層３３が形成される。導電層３３は、カラム方向を長手方向として、ロウ方向に等ピッチで複数本形成されている。
【００２６】
[第１の実施の形態の動作]
次に、このような構造を有する不揮発性半導体記憶装置の動作を、図６〜図１１を参照して説明する。
まず、読み出し動作を図６を参照して説明する。カラム方向に１本のビット線ＢＬに沿って並ぶ４つのメモリサブブロックＭＳ１〜ＭＳ４のうちのいずれかが選択され、更に、その選択されたメモリサブブロックＭＳ（ここではＭＳ３とする）中の１つのメモリトランジスタＭＣが読み出し対象として選択される。以下では、１本のビット線ＢＬに沿った複数のメモリサブブロックＭＳのうちの１つの動作のみに着目して説明を行う。書き込み動作、消去動作でも同様である。
【００２７】
図６に示すように、メモリサブブロックＭＳ３中のメモリトランジスタＭＣ２（破線）を選択する場合、一旦、ビット線ＢＬを接地電圧ＶＳＳに放電した後、ビット線ＢＬをフローティング状態にしておいて、ソース線ＳＬに電源電圧ＶＤＤを、選択ゲート線ＳＧＤ３、ＳＧＳ３にのみ電源電圧ＶＤＤを与え、残りの選択ゲート線ＳＧＤ１，２，４、及びＳＧＤ１，２，４には接地電圧ＶＳＳを与える。
また、選択されたメモリトランジスタＭＣ２に接続されるワード線ＷＬ２にのみ正の読み出し電圧Ｖｓｅｎｓを与える一方、他のワード線ＷＬ０，１，３には接地電圧ＶＳＳを与えて、メモリトランジスタＭＣ０、ＭＣ１、ＭＣ３は非導通状態に維持する。電荷蓄積膜２５Ｂにトラップされた電荷によって決まるメモリトランジスタＭＣ２の閾値電圧の大小により、メモリトランジスタＭＣ２が導通するか否かが決まる。メモリトランジスタＭＣ２が導通し電流が流れる場合には、ビット線ＢＬの電位が上昇する。この電位の変化を図示しないセンスアンプで検知することにより、メモリセルＭＣ２が保持するデータを読み出すことができる。
【００２８】
次に、図７を参照して、書き込み動作を説明する。ここでも、メモリサブブロックＭＳ３中のメモリトランジスタＭＣ２が書き込み対象として選択される場合を説明する。
メモリサブブロックＭＳ３中のメモリトランジスタＭＣ２を選択する場合、ソース線ＳＬに電源電圧ＶＤＤを、ビット線ＢＬに接地電圧ＶＳＳを与えた状態において、選択ゲート線ＳＧＤ３にのみ電源電圧ＶＤＤを与えて第１選択トランジスタＳＧ１３を導通させ、残りの選択ゲート線ＳＧＤ１，２，４には接地電圧ＶＳＳを与え、第１選択トランジスタＳＧ１１、ＳＧ１２，ＳＧ１４は非導通状態にする。第２選択トランジスタＳＧ２１〜ＳＧ２４は全て非導通状態に維持する。
【００２９】
これにより、メモリサブブロックＭＳ３の第１ノードＮ１にのみ接地電圧ＶＳＳが与えられ、残りのメモリサブブロックＭＳの第１ノードＮ１はフローティング状態に維持される。この状態において、選択ワード線ＷＬ２にのみプログラム電圧Ｖｐｇｍを与え、他の非選択ワード線ＷＬには接地電圧ＶＳＳを与える。これにより、メモリサブブロックＭＳ３中の選択メモリトランジスタＭＣ２のゲート−ソース間にのみ高電圧が印加され、これにより電荷蓄積膜２５Ｂに電子がトラップされ、メモリトランジスタＭＣ２の閾値電圧が上昇する。これにより、メモリトランジスタＭＣ２への書き込み動作が完了する。なお、メモリトランジスタＭＣ２に対しデータ”１”を書き込みたい場合（閾値電圧の変動を禁止（書き込み禁止）したい場合）には、図８に示すように、対応するビット線ＢＬに電源電圧ＶＤＤを与えればよい。これにより第１ノードＮ１はフローティング状態となり、プログラム電圧Ｖｐｇｍが印加されても、メモリトランジスタＭＣ２のチャネルはカップリング効果により電位上昇するので、書き込みは行われない。
【００３０】
次に、図９を参照して、消去動作を説明する。ここでは、１つのビット線ＢＬに沿った電気的にワード線を共用する４つのメモリサブブロックＭＳ１〜ＭＳ４中の全てのメモリトランジスタを一括で消去する動作を説明する。
この場合、ビット線ＢＬ、ソース線ＳＬには、それぞれ消去電圧Ｖｅｒａ（２０Ｖ程度）を与える。選択ゲート線ＳＧＤ１〜４、ＳＧＳ１〜４には、消去電圧Ｖｅｒａよりも選択トランジスタＳＧ１、ＳＧ２の閾値電圧Ｖｔｈの分だけ大きい電圧Ｖｅｒａ’（＝Ｖｅｒａ＋ｖｔｈ）を与えて選択トランジスタＳＧ１、ＳＧ２を導通させる。これにより、第１ノードＮ１、第２ノードＮ２は全て消去電圧Ｖｅｒａまで充電される。
【００３１】
この状態において、ワード線ＷＬ０〜ＷＬ３に接地電圧ＶＳＳを与えると、メモリトランジスタＭＣのゲート−ソース間、ゲート−ドレイン間に高電圧が印加され、これにより電荷蓄積膜２５Ｂにトラップされた電子がチャネル側に放出され、メモリトランジスタＭＣ２の閾値電圧が下降する。これにより、メモリサブブロックＭＳ１〜４の消去動作が完了する。
図示していないが、その他の方法としては、ｐ型ウエルにＶｅｒａ’’（＝Ｖｅｒａ＋ＶＦ，ＶＦはＰＮ接合が順方向バイアス状態になる電圧）をバイアスする。ＰＮ接合が順方向バイアスになるので、ビット線ＢＬ、ソース線ＳＬ、第１ノードＮ１、第２ノードＮ２は全て消去電圧Ｖｅｒａまで充電される。
この状態において、ワード線ＷＬ０〜ＷＬ３に接地電圧ＶＳＳを与えると、メモリトランジスタＭＣのゲート−ソース間、ゲート−ドレイン間に高電圧が印加され、これにより電荷蓄積膜２５Ｂにトラップされた電子がチャネル側に放出され、メモリトランジスタＭＣ２の閾値電圧が下降する。これにより、メモリサブブロックＭＳ１〜４の消去動作が完了する。
ＭＳ１〜ＭＳ４以外の電気的にワード線を共用しない非選択のメモリサブブロックのワード線は、Ｖｅｒａを与えるか、フローティング状態としておけば、メモリトランジスタＭＣのゲート−ソース間、ゲート−ドレイン間に高電圧が印加されないため、消去されない。
【００３２】
図１０は、別の消去動作を説明する。ここでは、１つのビット線ＢＬに沿った４つのメモリサブブロックＭＳ１〜ＭＳ４中のメモリトランジスタＭＣ１（４個）を一括で消去する動作を説明する。この場合、ワード線ＷＬ１にのみ接地電圧ＶＳＳを与え、残りのワード線には消去電圧Ｖｅｒａを与えればよい。その他の電圧の印加関係は、図９の場合と同様である。
【００３３】
次に、図１１を参照して、更に別の消去動作を説明する。ここでは、１本のビット線ＢＬに沿ったメモリサブブロックＭＳ１〜４のうち、メモリサブブロックＭＳ３を選択し、その中の全てのメモリトランジスタＭＣ０〜３を消去対象とする場合を説明する。
【００３４】
この場合、ソース線ＳＬに消去電圧Ｖｅｒａを与えた状態において、選択ゲート線ＳＧＳ３に電圧Ｖｅｒａ’を与え、その他の選択ゲート線ＳＧＳ１，２，４には接地電圧ＶＳＳを与える。一方、ビット線ＢＬには電源電圧ＶＤＤを与え、選択ゲート線ＳＧＤ１〜４には接地電圧ＶＳＳを与える。この状態において、ワード線ＷＬ０〜３に全て接地電圧を与えることで、上記の消去動作が完了する。
【００３５】
次に、図１２を参照して、更に別の消去動作を説明する。ここでは、１本のビット線ＢＬに沿ったメモリサブブロックＭＳ１〜４のうち、メモリサブブロックＭＳ３を選択し、その中のメモリトランジスタＭＣ１のみを消去対象とする場合を説明する。
【００３６】
この場合、ワード線ＷＬ１にのみ接地電圧を与え、他のワード線ＷＬには、接地電圧ＶＳＳと消去電圧Ｖｅｒａの中間の電圧Ｖｍｉｄ（１０〜１２Ｖ程度）を与える。その他は、図１１の場合と同様である。これにより上記の消去動作が完了する。
【００３７】
[第１の実施の形態の製造方法]
次に、この第１の実施の形態に係る不揮発性半導体装置の製造方法を図１３〜図１９を参照して説明する。
はじめに、図１３に示すように、半導体基板１１上にエピタキシャル成長によりｐ型のシリコン層を形成し、その後、このｐ型のシリコン層を、カラム方向、ロウ方向においてマトリクス状に分断するような素子分離溝を形成する。その素子分離溝にシリコン酸化膜等の素子分離絶縁膜１４を埋め込むことにより、マトリクス状に配置された複数のｐ型ウエル層１２を形成する。
【００３８】
次に、このｐ型ウエル層１２の各々に対し選択的にイオン注入を行って、ｎ型拡散層１３を形成した後、シリコン酸化膜、ポリシリコンを全面に堆積させる。その後、フォトリソグラフィ法を用いてこのシリコン酸化膜及びポリシリコンをパターニングして、図１３に示すように、ロウ方向を長手方向として伸びるゲート電極膜１６をｐ型ウエル層１２上に形成する。更に、このゲート電極膜１６を覆うように、層間絶縁膜１７となるシリコン酸化膜を、スパッタリング法等を用いて堆積させる。
【００３９】
次に、図１４に示すように、この層間絶縁膜１７の全面に、シリコン窒化膜２８、ゲート電極膜２３となるポリシリコン２３’、及びシリコン酸化膜２４を、交互に複数層に亘って堆積させた後、これらのロウ方向を長手方向としたストライプ形状を有するようパターニングする。シリコン窒化膜２８は、後述するように、少なくともメモリサブブロックＭＳの部分では製造工程において除去される犠牲膜として機能する膜である。
続いて、図１５に示すように、層間絶縁膜２６を堆積させた後、図１６、図１７に示すように、層間絶縁膜２６に対し、平面方向から見てマトリクス状に複数の貫通孔Ｈ１を形成する。選択孔Ｈ１は、前述した第１〜第４導電層２１Ａ〜２１Ｄが形成されるべき位置に対応して設けられる。また、ロウ方向に並ぶ貫通孔Ｈ１のうちの一部（Ｈ１’）は、ロウ方向を長手方向としてパターニングされたシリコン窒化膜２８、ゲート電極膜２３及びシリコン酸化膜２４と一部重複するように形成される。
【００４０】
続いて、図１８に示すように、例えば燐酸溶液としたウエットエッチングにより、シリコン窒化膜２８を貫通孔Ｈ１を介して選択的に除去する。隣接する２つの貫通孔Ｈ１’間のシリコン窒化膜２８が除去されることにより、２つの貫通孔Ｈ１’は互いにつながり、図２に示す貫通孔Ｈ２となる。
【００４１】
続いて、図１９に示すように、ＣＶＤ法を用いて、貫通孔Ｈ１、Ｈ２の内部にＯＮＯ膜を堆積させる（シリコン酸化膜、シリコン窒化膜、シリコン酸化膜の３層膜）。ＯＮＯ膜は、貫通孔Ｈ１、Ｈ２の側壁に堆積されると共に、Ａ−Ａ’断面において、ロウ方向を長手方向として延びるように一体に形成されたゲート電極２３とシリコン酸化膜２４の周囲に、いわば簀巻き状に形成される。
【００４２】
ＯＮＯ膜は、その簀巻き状のＯＮＯ膜が上下間で接触せず、また側壁に形成されたＯＮＯ膜と互いに接触しない程度の厚さに形成される。すなわち、ＯＮＯ膜は、貫通孔Ｈ１、貫通孔Ｈ２が完全に埋まらないように形成される。別の言い方をすれば、シリコン酸化膜２４とゲート電極膜２３との間には空隙ｈ２１が残され、またシリコン酸化膜２４及びゲート電極膜２３と貫通孔Ｈ２の側壁との間に空隙ｈ２２が残される。そして、この残された空隙ｈ２１、ｈ２２に対し更にＣＶＤ法を行ってシリコン膜を形成する。このシリコン膜は、半導体層２２となる。更に、空隙ｈ２２に埋められたシリコン膜、及び貫通孔Ｈ１に形成されたシリコン膜を再度除去し、形成された空隙においてスパッタリングによりタングステン層を形成する。このタングステン層は、第１〜第４導電層２１Ａ〜２１Ｄとなる（図２０参照）。その後、配線層３０を周知の方法により形成して、図２〜図５に示す構造が完成する。
【００４３】
[第１の実施の形態の効果]
次に、この第１の実施の形態の不揮発性半導体記憶装置の利点を説明する。この実施の形態では、複数のメモリトランジスタＭＣが並列接続されたメモリサブブロックを配列してメモリセルアレイが形成されている。このため、メモリトランジスタが直列接続されたメモリストリングを配列してなる積層型のＮＡＮＤ型フラッシュメモリに比べ、読み出し電流を大きくすることが容易である。
【００４４】
また、本実施の形態の場合、チャネルを形成する半導体層２２の厚さを、微細化の進展とは無関係に高い自由度で決定することができるため、必要な大きさの読み出し電流を確保することが容易である。比較例として、積層型のＮＡＮＤ型フラッシュメモリのメモリストリングの構造を、図３２に示す。この積層型のＮＡＮＤ型フラッシュメモリは、積層方向に交互に堆積された層間絶縁膜１０２と、ワード線としての導電層１０３とを貫通するように貫通孔Ｈ１が形成され、この貫通孔Ｈ１の側壁に、メモリの電荷蓄積膜として機能するＯＮＯ膜２５が堆積される。そして、貫通孔Ｈ１の残余の部分にポリシリコン１０１が埋められ、このポリシリコン１０１がメモリストリング中で直列接続される複数のメモリトランジスタのチャネル部分として機能する。
【００４５】
しかし、この貫通孔Ｈ１の直径Ｄ１が微細化の進展に伴い小さくなると、ポリシリコン部分の直径が小さくなり、その分だけ読み出し電流が流れにくくなってしまう。ＯＮＯ膜２５の厚さＤ２は、微細化の進展に比例した形では微細化することはできない。従って、積層型ＮＡＮＤ型フラッシュメモリの場合、微細化の進展に伴い読み出し電流が小さくなってしまうことが避けられない。
【００４６】
一方、本実施の形態では、第１／第２導電層２１Ａ、２１Ｂは、タングステン等の金属により形成することができることに加え、半導体層２２は、微細化の進展に関係なく、必要な読み出し電流の大きさに合わせた厚さに設定することができる。従って、微細化の進展に関係なく、必要な読み出し電流を確保することが可能になる。
なお、本実施の形態では、ゲート電極膜２３の上に、シリコン酸化膜２４が形成されている。このシリコン酸化膜２４の存在により、例えばあるゲート電極膜２３に何らかの電圧が印加されたとき、その電圧は、ゲート電極膜２３の下方に位置する半導体層２２にのみ作用し、ゲート電極膜２３の上方にシリコン酸化膜２４を介して配置された半導体層２２には作用しない。このように、シリコン酸化膜２４は、別の層にあるメモリトランジスタに対する読み出し／書き込みディスターブを解消するのに役立っている。
また、この実施の形態では、第１及び第２の選択トランジスタＳＧ１、ＳＧ２は、半導体基板１１上において、エピタキシャル成長により単結晶構造として形成されたウエル上に形成される。従って、選択トランジスタＳＧ１、ＳＧ２のカットオフ特性を良好なものとすることができる。
【００４７】
（第２の実施の形態）
次に、第２の実施の形態に係る不揮発性半導体記憶装置を、図２１を参照して説明する。メモリセルアレイの等価回路図や、平面方向から見たメモリセルアレイの構造は、第１の実施の形態と略同一である（図１、図２）。また、メモリ層２０、及び配線層３０の構造も、図３〜図５で説明したのと略同一である。
【００４８】
ただし、本実施の形態では、選択トランジスタ層１０の構造が、第１の実施の形態と異なっている。この選択トランジスタ層１０は、所謂トレンチゲート型のトランジスタにより第１選択トランジスタＳＧ１、ＳＧ２が形成されている。素子分離絶縁膜１４の間に挟まれた半導体基板１１の表面にトレンチＴ１が形成され、このトレンチＴ１に、ゲート絶縁膜１５’とゲート電極膜１６’が埋め込まれる。更に、トレンチＴ１以外の半導体基板１１の表面には、選択トランジスタＳＧ１、ＳＧ２のソース／ドレイン拡散層となるｎ型拡散層１３が形成されている。なお、図２１では、図３のｐ型ウエル層１２に相当するウエル層が無く、半導体基板１１上に直接ｎ型拡散層１３を形成しているが、同様のウエル層１２を形成してもよいことは言うまでもない。
【００４９】
図２２〜図２６は、この第２の実施の形態の選択トランジスタ層１０の製造方法を示している。図２２〜図２３に示すように、半導体基板１１上に等間隔に素子分離絶縁膜１４を形成し、その後、半導体基板１１の表面全体にシリコン窒化膜１８を形成する。
【００５０】
次に、２つの素子分離絶縁膜１４に挟まれた半導体基板１１の表面に、２つのトレンチＴ１を形成し（図２４）、その後、そのトレンチＴ１に、ゲート絶縁膜１５’及びゲート電極膜１６’を埋め込む。最後に、図２５、図２６に示す様に、シリコン窒化膜１８をエッチングにより除去した後、その表面に層間絶縁膜１７を堆積して、選択トランジスタ層１０が完成する。
【００５１】
（第３の実施の形態）
次に、第３の実施の形態に係る不揮発性半導体記憶装置を、図２７を参照して説明する。メモリセルアレイの等価回路図や、平面方向から見たメモリセルアレイの構造は、第１の実施の形態と略同一である（図１、図２）。また、メモリ層２０、配線層３０の構造も、図３〜図５で説明したのと略同一である。
【００５２】
本実施の形態も、選択トランジスタ層１０において、所謂トレンチゲート型のトランジスタにより第１選択トランジスタＳＧ１、ＳＧ２が形成されている。ただし、この実施の形態では、２つの素子分離絶縁膜１４の間に挟まれた半導体基板１１の表面に、１つのトレンチを形成し、このトレンチにゲート絶縁膜１５Ａ、１５Ｂとゲート電極膜１６’を埋め込んで形成している。
【００５３】
図２８〜図３１は、この第３の実施の形態の選択トランジスタ層１０の製造方法を示している。まず、図２２〜図２３と同様の工程を実行した後、２つの素子分離絶縁膜１４に挟まれた半導体基板１１の表面に、１つのトレンチＴ３を形成し（図２８）、その後、そのトレンチＴ３に、ゲート絶縁膜１５Ａ及びゲート電極膜１６’を埋め込む。更に、ゲート電極膜１６’に対し自己整合的にエッチングを行ってトレンチＴ３の底部のゲート絶縁膜１５Ａを除去した後、ゲート電極膜１６’の側壁にゲート絶縁膜１５Ｂを堆積させる。その後、層間絶縁膜１７を全面に堆積させて、図２７の選択トランジスタ層１０の構造が完成する。
【００５４】
以上、本発明のいくつかの実施の形態を説明したが、これらの実施の形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施の形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施の形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。例えば、導電層２１Ａ〜２１Ｄは、上記の例ではタングステン等の金属膜としたが、必要な導電率が得られる限りにおいては、例えばポリシリコンなどで形成しても構わない。
また、２５は、ＯＮＯ膜としたが、アルミニウム酸化膜２５Ａ（ＡｌＯ）、シリコン窒化膜２５Ｂ（ＳｉＮ）、及びシリコン酸化膜２５Ｃ（ＳｉＯ２）の３層構造でもよく、さらに他の構成にすることも可能である。
また、上記の実施の形態では、半導体基板１１側から半導体層２２、ゲート電極膜２３、シリコン酸化膜２４の順で堆積される構造を採用したが、ゲート電極膜２３とシリコン酸化膜の順序を入れ替え、ゲート電極膜２３の上方に半導体層２２を設けて１つのメモリトランジスタとすることも可能である。
【符号の説明】
【００５５】
１１・・・半導体基板、  １２・・・ｐ型ウエル層、  １３・・・ｎ型拡散層、  １４・・・素子分離絶縁膜、  １５、１５Ａ、１５Ｂ・・・ゲート絶縁膜、  １６、１６’・・・ゲート電極膜、  １７・・・層間絶縁膜、  ２１Ａ〜２１Ｄ・・・導電膜、  ２２・・・半導体層、  ２３・・・ゲート電極膜、  ２４・・・シリコン酸化膜、  ２５・・・ＯＮＯ膜、  ２６・・・層間絶縁膜、  ２８・・・シリコン窒化膜、  ３１、３２、３４・・・層間絶縁膜、  ３３、３６Ａ、３６Ｂ・・・導電層。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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