(57)【要約】      （修正有）【課題】各抵抗状態間を遷移させるための制御性を向上させつつ、多値化を図ることが可能な抵抗変化型メモリを提供する。【解決手段】抵抗変化型メモリはワード線１とビット線１３との交点では、電極２、ｐ型半導体層３、ｉ型半導体層４、ｎ型半導体層５、電極６、可変抵抗層７、非可変抵抗層８、電極９、非可変抵抗層１０、可変抵抗層１１および電極１２が順次積層されている。可変抵抗層７は電極６に接し、可変抵抗層１１は電極１２に接し、電極６、１２間には非可変抵抗層８、１０が配置され、非可変抵抗層８は可変抵抗層７に接し、非可変抵抗層１０は可変抵抗層１１に接している。非可変抵抗層８、１０間には電極９が配置されている。すなわち、電極９に対して、抵抗層ＭＥ１の可変抵抗層７と非可変抵抗層８の積層順序は、抵抗層ＭＥ２の可変抵抗層１１と非可変抵抗層１０の積層順序と対称になっている。【選択図】図３
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【特許請求の範囲】
【請求項１】
第１の電極に接する第１の可変抵抗層と、
第２の電極に接する第２の可変抵抗層と、
前記第１の可変抵抗層と前記第２の可変抵抗層に接するように前記第１の可変抵抗層と前記第２の可変抵抗層との間に配置された非可変抵抗層とを備えることを特徴とする抵抗変化型メモリ。
【請求項２】
前記非可変抵抗層は、
前記第１の可変抵抗層と第３の電極との間に配置された第１の非可変抵抗層と、
前記第２の可変抵抗層と前記第３の電極との間に配置された第２の非可変抵抗層とを備えることを特徴とする請求項１に記載の抵抗変化型メモリ。
【請求項３】
前記第１および第２の可変抵抗層は、遷移金属酸化物層または遷移金属酸化物を含有する層、
前記非可変抵抗層は、シリコン酸化物層またはシリコン酸化物を含有する層であることを特徴とする請求項１または２に記載の抵抗変化型メモリ。
【請求項４】
前記第１および第２の可変抵抗層は材料および膜厚の少なくとも一方が互いに異なることを特徴とする請求項１から３のいずれか１項に記載の抵抗変化型メモリ。
【請求項５】
前記第１の可変抵抗層は、前記第１の電極に正のバイアスを印加した時よりも負のバイアスを印加した時の方が短時間で低抵抗から高抵抗に変化し、前記第２の可変抵抗層は、前記第１の電極に負のバイアスを印加した時よりも正のバイアスを印加した時の方が短時間で低抵抗から高抵抗に変化することを特徴とする請求項１から４のいずれか１項に記載の抵抗変化型メモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は抵抗変化型メモリに関する。
【背景技術】
【０００２】
抵抗変化型メモリ（ＲｅＲＡＭ：Ｒｅｓｉｓｔａｎｃｅ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）では、多値化を図るために、メモリセルを低抵抗状態(セット状態)から高抵抗状態（リセット状態）に変化させる時に、電極に印加するパルスストレスの振幅(電圧)および時間を変調し、複数の高抵抗状態を生成する方法がある。抵抗変化型メモリの多値化を安定して実現するには、各抵抗状態間を遷移させるための制御性を向上させることが望まれている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】ＵＳ２０１０／００５４０１４
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の一つの実施形態の目的は、各抵抗状態間を遷移させるための制御性を向上させつつ、多値化を図ることが可能な抵抗変化型メモリを提供することである。
【課題を解決するための手段】
【０００５】
実施形態の抵抗変化型メモリによれば、第１の可変抵抗層と、第２の可変抵抗層と、非可変抵抗層が設けられている。第１の可変抵抗層は第１の電極に接する。第２の可変抵抗層は第２の電極に接する。非可変抵抗層は、前記第１の可変抵抗層と前記第２の可変抵抗層に接するように前記第１の可変抵抗層と前記第２の可変抵抗層との間に配置されている。
【図面の簡単な説明】
【０００６】
【図１】図１は、第１実施形態に係る抵抗変化型メモリの４セル分の概略構成を示すブロック図である。
【図２】図２は、第１実施形態に係る抵抗変化型メモリの４セル分の概略構成を示す斜視図である。
【図３】図３は、第１実施形態に係る抵抗変化型メモリの１セル分の概略構成を示す断面図である。
【図４】図４（ａ）は、図３の電極９に負のバイアスを印加した時の印加時間と抵抗層ＭＥ１の抵抗との関係を示す図、図４（ｂ）は、図３の電極９に正のバイアスを印加した時の印加時間と抵抗層ＭＥ１の抵抗との関係を示す図である。
【図５】図５は、図３のメモリセルＭＥの各抵抗状態間の遷移状態を示す図である。
【図６】図６は、図１の抵抗変化型メモリのバイポーラ動作時のメモリセルの選択時の電圧印加方法を示す図である。
【図７】図７は、図１の抵抗変化型メモリのユニポーラ動作時のメモリセルの選択時の電圧印加方法を示す図である。
【図８】図８は、第２実施形態に係る抵抗変化型メモリの１セル分の概略構成を示す断面図である。
【図９】図９は、第３実施形態に係る抵抗変化型メモリの１セル分の概略構成を示す断面図である。
【図１０】図１０は、第４実施形態に係る抵抗変化型メモリの１セル分の概略構成を示す断面図である。
【図１１】図１１は、第５実施形態に係る抵抗変化型メモリの１セル分の概略構成を示す断面図である。
【発明を実施するための形態】
【０００７】
以下、実施形態に係る抵抗変化型メモリについて図面を参照しながら説明する。なお、これらの実施形態により本発明が限定されるものではない。
【０００８】
（第１実施形態）
図１は、第１実施形態に係る抵抗変化型メモリの４セル分の概略構成を示すブロック図である。
図１において、カラム方向にはビット線ＢＬ１、ＢＬ２が設けられ、ロウ方向にはワード線ＷＬ１、ＷＬ２が設けられている。そして、各ビット線ＢＬ１、ＢＬ２と各ワード線ＷＬ１、ＷＬ２との交点にはメモリセルＭＥおよび整流素子Ｄが設けられている。なお、整流素子Ｄとしては、例えば、ｐｉｎダイオードなどを用いることができる。
【０００９】
ここで、メモリセルＭＥと整流素子Ｄは直列に接続され、各メモリセルＭＥの他端はビット線ＢＬ１、ＢＬ２に接続され、各整流素子Ｄの他端はワード線ＷＬ１、ＷＬ２に接続されている。
【００１０】
ワード線ＷＬ１、ＷＬ２は、ワード線ＷＬ１、ＷＬ２を選択するロウデコーダ１０１に接続されている。ビット線ＢＬ１、ＢＬ２は、メモリセルＭＥから読み出されたデータを検出したり、メモリセルＭＥへのデータの書き込み時に各ビット線ＢＬ１、ＢＬ２を電圧制御したりするセンスアンプ回路１０２に接続されている。
【００１１】
各メモリセルＭＥには、抵抗層ＭＥ１、ＭＥ２が設けられ、抵抗層ＭＥ１、ＭＥ２は直列に接続されている。ここで、各抵抗層ＭＥ１、ＭＥ２は、印加電圧に応じて低抵抗状態と高抵抗状態を遷移することができ、１個のメモリセルＭＥで４値を記憶することができる。
【００１２】
図２は、第１実施形態に係る抵抗変化型メモリの４セル分の概略構成を示す斜視図である。
図２において、各ビット線ＢＬ１、ＢＬ２と各ワード線ＷＬ１、ＷＬ２との交点において、ワード線ＷＬ１、ＷＬ２上には整流素子Ｄが積層され、整流素子Ｄ上にはメモリセルＭＥが積層され、メモリセルＭＥ上にはビット線ＢＬ１、ＢＬ２が積層されている。メモリセルＭＥでは、抵抗層ＭＥ１上には抵抗層ＭＥ２が積層されている。
【００１３】
なお、図１および図２の例では、２行×２列の４セル分について説明したが、ｎ（ｎは正の整数）行×ｍ（ｍは正の整数）列のｎ×ｍセル分に適用してもよい。また、ビット線ＢＬ１、ＢＬ２とワード線ＷＬ１、ＷＬ２の間に挟持するように形成された１層分のセルを示したが、このような構造を任意の数だけ繰返して積み重ねることで三次元化したものとしてもよい。
【００１４】
図３は、第１実施形態に係る抵抗変化型メモリの１セル分の概略構成を示す断面図である。
図３において、ワード線１とビット線１３との交点では、電極２、ｐ型半導体層３、ｉ型半導体層４、ｎ型半導体層５、電極６、可変抵抗層７、非可変抵抗層８、電極９、非可変抵抗層１０、可変抵抗層１１および電極１２が順次積層されている。
【００１５】
なお、電極２、６、９、１２としては、例えば、ＴｉＮ膜を用いることができる。ｐ型半導体層３、ｉ型半導体層４およびｎ型半導体層５の材料としては、例えば、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＳｉＳｎ、ＰｂＳ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＩｎＡｓＰ、ＧａＮまたはＺｎＳｅなどを用いることができる。可変抵抗層７、１１としては、例えば、ＨｆＯ２、ＺｒＯ２、ＮｉＯ、Ｖ２Ｏ５、ＺｎＯ、ＴｉＯ２、Ｎｂ２Ｏ５、ＷＯ３、ＣｏＯなどの遷移金属酸化物層または遷移金属酸化物を含有する層を用いることができる。また、遷移金属酸化物の組成は化学量論比である必要はなく、例えば、ＨｆＯｘ（Ｘ＜２）のように酸素組成が少ないものでもよい。非可変抵抗層８、１０の材料としては、例えば、ＳｉＯ２、Ａｌ２Ｏ３、ＳｉＮなどの絶縁体を含有する層を用いることができる。
【００１６】
可変抵抗層７、１１の膜厚は、例えば、５ｎｍ程度に設定することができ、非可変抵抗層８、１０の膜厚は、例えば、３ｎｍ程度に設定することができる。
【００１７】
ここで、ｐ型半導体層３、ｉ型半導体層４およびｎ型半導体層５にて整流素子Ｄが構成されている。なお、整流素子Ｄとしてｐｉｎダイオードを用いる方法について説明したが、ｐｎダイオードなどこれ以外の構造でもよい。
【００１８】
電極６、可変抵抗層７、非可変抵抗層８および電極９にて抵抗層ＭＥ１が構成されている。電極９、非可変抵抗層１０、可変抵抗層１１および電極１２にて抵抗層ＭＥ２が構成されている。
【００１９】
そして、可変抵抗層７は電極６に接している。可変抵抗層１１は電極１２に接している。また、電極６、１２間には非可変抵抗層８、１０が配置されている。そして、非可変抵抗層８は可変抵抗層７に接している。非可変抵抗層１０は可変抵抗層１１に接している。非可変抵抗層８、１０間には電極９が配置されている。
【００２０】
すなわち、電極９に対して、抵抗層ＭＥ１の可変抵抗層７と非可変抵抗層８の積層順序は、抵抗層ＭＥ２の可変抵抗層１１と非可変抵抗層１０の積層順序と対称になっている。
【００２１】
図４（ａ）は、図３の電極９に負のバイアスを印加した時の印加時間と抵抗層ＭＥ１の抵抗との関係を示す図、図４（ｂ）は、図３の電極９に正のバイアスを印加した時の印加時間と抵抗層ＭＥ１の抵抗との関係を示す図である。
図４（ａ）において、抵抗層ＭＥ１を抵抗変化可能な状態にする（抵抗変化動作を示す伝導フィラメントを形成する）ために、抵抗層ＭＥ１のフォーミング動作を行う。このフォーミング動作では、抵抗層ＭＥ１の上部の電極９に正バイアスを印加し、抵抗層ＭＥ１を低抵抗状態にする。
【００２２】
その後、−２．５Ｖの負バイアスを電極９に印加し、ストレス印加時間（印加パルス数）に対する抵抗変化の挙動を調べた。この場合、５０ｎｓｅｃという短時間で抵抗層ＭＥ１が高抵抗化した。このため、数１００ｎｓｅｃ程度までの幅の負の短バイアスを電極９に印加することで、抵抗層ＭＥ１のリセット動作が可能となる。
【００２３】
一方、図４（ｂ）において、抵抗層ＭＥ１のフォーミング動作を行うために、抵抗層ＭＥ１の上部の電極９に正バイアスを印加し、抵抗層ＭＥ１を低抵抗状態にする。
【００２４】
その後、＋２．５Ｖの正バイアスを電極９に印加し、ストレス印加時間（印加パルス数）に対する抵抗変化の挙動を調べた。この場合、抵抗層ＭＥ１が高抵抗化するために、数μｓｅｃを要した。このため、数１００ｎｓｅｃ程度までの幅の正の短パルスを電極９に印加しても、抵抗層ＭＥ１のリセット動作は不可能である。
【００２５】
電極９に負バイアスが印加された場合に対して、電極９に正バイアスが印加されると、抵抗層ＭＥ１が高抵抗状態になるまでに時間がかかるようになるのは、抵抗変化動作に寄与する陽極端に非可変抵抗層８が配置されているためである。
【００２６】
同様に、抵抗層ＭＥ２においては、抵抗層ＭＥ２の上部の電極１２に正バイアスを印加すると、図４（ａ）に示すように、５０ｎｓｅｃという短時間で抵抗層ＭＥ２が高抵抗化する。一方、抵抗層ＭＥ２の上部の電極１２に負バイアスを印加すると、図４（ｂ）に示すうように、抵抗層ＭＥ２が高抵抗化するために、数μｓｅｃを要する。
【００２７】
電極１２に正バイアスが印加された場合に対して、電極９に負バイアスが印加されると、抵抗層ＭＥ２が高抵抗状態になるまでに時間がかかるようになるのは、抵抗変化動作に寄与する陽極端に非可変抵抗層１０が配置されているためである。
【００２８】
このため、抵抗層ＭＥ１上に抵抗層ＭＥ２が積層された構造では、抵抗層ＭＥ１、ＭＥ２が両方とも低抵抗状態で電極１２に負バイアスが印加されると、抵抗層ＭＥ２よりも抵抗層ＭＥ１の方が先に高抵抗状態になる。そして、抵抗層ＭＥ１が高抵抗状態になると、抵抗層ＭＥ１に電圧がほとんどかかり、抵抗層ＭＥ２に電圧がほとんどかからなくなる。このため、それ以降も電極１２に負バイアスが印加されても、抵抗層ＭＥ２が高抵抗状態になることはなく、抵抗層ＭＥ１が高抵抗、抵抗層ＭＥ２が低抵抗という状態が維持される。
【００２９】
また、抵抗層ＭＥ１上に抵抗層ＭＥ２が積層された構造において、抵抗層ＭＥ１、ＭＥ２が両方とも低抵抗状態で電極１２に正バイアスが印加されると、抵抗層ＭＥ１よりも抵抗層ＭＥ２の方が先に高抵抗状態になる。そして、抵抗層ＭＥ２が高抵抗状態になると、抵抗層ＭＥ２に電圧がほとんどかかり、抵抗層ＭＥ１に電圧がほとんどかからなくなる。このため、それ以降も電極１２に正バイアスが印加されても、抵抗層ＭＥ１が高抵抗状態になることはなく、抵抗層ＭＥ１が低抵抗、抵抗層ＭＥ２が高抵抗という状態が維持される。
【００３０】
図５は、図３のメモリセルＭＥの各抵抗状態間の遷移状態を示す図である。なお、図５では、抵抗層ＭＥ１が高抵抗、抵抗層ＭＥ２が高抵抗という状態を（Ｈ１、Ｈ２）、抵抗層ＭＥ１が低抵抗、抵抗層ＭＥ２が低抵抗という状態を（Ｌ１、Ｌ２）、抵抗層ＭＥ１が高抵抗、抵抗層ＭＥ２が低抵抗という状態を（Ｈ１、Ｌ２）、抵抗層ＭＥ１が抵抵抗、高抗層ＭＥ２が低抵抗という状態を（Ｌ１、Ｈ２）と表記する。
【００３１】
図５において、（Ｈ１、Ｈ２）の状態から電圧Ｖ１の正バイアスを電極１２に印加することで、抵抗層ＭＥ１、ＭＥ２の両方をフォーミングし、（Ｌ１、Ｌ２）の状態にする。
【００３２】
次に、（Ｌ１、Ｌ２）の状態から、数１００ｎｓｅｃ程度までの幅の電圧Ｖ２の負バイアスを電極１２に印加すれば、抵抗層ＭＥ１だけが高抵抗状態に変化し、（Ｈ１、Ｌ２）の状態に遷移する。
【００３３】
一方、（Ｌ１、Ｌ２）の状態から、数１００ｎｓｅｃ程度までの幅の電圧Ｖ３の正バイアスを電極１２に印加すれば、抵抗層ＭＥ２だけが高抵抗状態に変化し、（Ｌ１、Ｈ２）の状態に遷移する。
【００３４】
さらに、（Ｈ１、Ｌ２）の状態から、電圧Ｖ４の正バイアスを電極１２に印加すれば、高抵抗状態である抵抗層ＭＥ１に電圧がほとんどかかり、抵抗層ＭＥ１が低抵抗状態に変化することで、（Ｌ１、Ｌ２）の状態に遷移する。
【００３５】
一方、（Ｌ１、Ｈ２）の状態から、電圧Ｖ５の負バイアスを電極１２に印加すれば、高抵抗状態である抵抗層ＭＥ２に電圧がほとんどかかり、抵抗層ＭＥ２が低抵抗状態に変化することで、（Ｌ１、Ｌ２）の状態に遷移する。
【００３６】
また、（Ｈ１、Ｌ２）の状態から、電圧Ｖ４よりも絶対値の小さな電圧Ｖ６の正バイアスを電極１２に長時間印加すれば、低抵抗状態である抵抗層ＭＥ２は電流によるジュール熱で高抵抗状態に変化し、（Ｈ１、Ｈ２）の状態に遷移する。なお、電圧Ｖ６の絶対値は、抵抗層ＭＥ１の高抵抗状態が変化しないような小さな値に設定することができる。
【００３７】
また、（Ｌ１、Ｈ２）の状態から、電圧Ｖ５よりも絶対値の小さな電圧Ｖ７の負バイアスを電極１２に長時間印加すれば、低抵抗状態である抵抗層ＭＥ１は電流によるジュール熱で高抵抗状態に変化し、（Ｈ１、Ｈ２）の状態に遷移する。なお、電圧Ｖ７の絶対値は、抵抗層ＭＥ２の高抵抗状態が変化しないような小さな値に設定することができる。
【００３８】
例えば、電圧Ｖ２〜Ｖ５の絶対値は２．５Ｖ、電圧Ｖ６、Ｖ７の絶対値は０．５Ｖに設定することができる。
【００３９】
これにより、（Ｈ１、Ｈ２）、（Ｌ１、Ｌ２）、（Ｈ１、Ｌ２）、（Ｌ１、Ｈ２）という４つの状態間を遷移させるための制御性を向上させつつ、４値化を図ることが可能となる。
【００４０】
なお、４値化を図るためには、（Ｈ１、Ｌ２）の状態のメモリセルＭＥの抵抗値と、（Ｌ１、Ｈ２）の状態のメモリセルＭＥの抵抗値とを互いに異ならせる必要がある。可変抵抗層７、１１に同じ材料を用いた時には、例えば、電圧Ｖ２、Ｖ３の値を互いに異ならせることにより、（Ｈ１、Ｌ２）の状態のメモリセルＭＥの抵抗値と、（Ｌ１、Ｈ２）の状態のメモリセルＭＥの抵抗値とを互いに異ならせることができる。あるいは、電圧Ｖ２の負バイアスの印加時間と電圧Ｖ３の正バイアスの印加時間を互いに異ならせるようにしてもよい。
【００４１】
そして、（Ｈ１、Ｈ２）の抵抗値がＲ１、（Ｈ１、Ｌ２）の抵抗値がＲ２、（Ｌ１、Ｈ２）の抵抗値がＲ３、（Ｌ１、Ｌ２）の抵抗値がＲ４とし、Ｒ２＞Ｒ３にできたものとすると、Ｒ１＞Ｒ２＞Ｒ３＞Ｒ４となる。
【００４２】
このため、メモリセルＭＥの各抵抗状態に影響を与えないような小さな電圧を印加し、その時にメモリセルＭＥに流れる電流を図１のセンスアンプ回路１０２にて検出することで、そのメモリセルＭＥの抵抗値Ｒ１〜Ｒ４のいずれの状態にあるかを判定することができる。
【００４３】
なお、図５の例では４値化を図るため、バイポーラ動作させる方法について説明したが、（Ｈ１、Ｈ２）、（Ｌ１、Ｌ２）、（Ｌ１、Ｈ２）という３つの状態間を遷移させることにより３値化を図る場合には、ユニポーラ動作させることもできる。
【００４４】
図６は、図１の抵抗変化型メモリのバイポーラ動作時のメモリセルの選択時の電圧印加方法を示す図である。
図６において、カラム方向にはビット線ＢＬ１〜ＢＬ３が設けられ、ロウ方向にはワード線ＷＬ１〜ＷＬ３が設けられている。そして、各ビット線ＢＬ１〜ＢＬ３と各ワード線ＷＬ１〜ＷＬ３との交点にはメモリセルＭＥ１１〜ＭＥ１３、ＭＥ２１〜ＭＥ２３、ＭＥ３１〜ＭＥ３３が設けられている。なお、メモリセルＭＥ１１〜ＭＥ１３、ＭＥ２１〜ＭＥ２３、ＭＥ３１〜ＭＥ３３としては、図１のメモリセルＭＥと整流素子Ｄと直列に接続された構造を用いることができる。
【００４５】
そして、例えば、メモリセルＭＥ２２を選択する場合、ワード線ＷＬ２にはＶの電圧が印加され、ワード線ＷＬ１、ＷＬ３にはＶ／２の電圧が印加される。一方、ビット線ＢＬ２には０の電圧が印加され、ビット線ＢＬ１、ＢＬ３にはＶ／２の電圧が印加される。
【００４６】
この結果、メモリセルＭＥ２２にはＶの電圧が印加され、選択ビットとして動作する。メモリセルＭＥ１２、ＭＥ２１、ＭＥ２３、ＭＥ３２にはＶ／２の電圧が印加され、半選択ビットとして動作する。メモリセルＭＥ１１、ＭＥ１３、ＭＥ３１、ＭＥ３３には０の電圧が印加され、非選択ビットとして動作する。
【００４７】
この時の整流素子Ｄには、選択ビットのメモリセルＭＥには電流が流れ、半選択ビットおよび非選択ビットのメモリセルＭＥには電流が流れないようにするため、例えば、逆方向には電流が流れ、順方向ではＶ／２まで電流が流れず、Ｖ／２より大きくなると急激に電流が流れる特性を持たせることができる。
【００４８】
図７は、図１の抵抗変化型メモリのユニポーラ動作時のメモリセルの選択時の電圧印加方法を示す図である。
図７において、例えば、メモリセルＭＥ２２を選択する場合、ワード線ＷＬ２にはＶの電圧が印加され、ワード線ＷＬ１、ＷＬ３には０の電圧が印加される。一方、ビット線ＢＬ２には０の電圧が印加され、ビット線ＢＬ１、ＢＬ３にはＶの電圧が印加される。
【００４９】
この結果、メモリセルＭＥ２２にはＶの電圧が印加され、選択ビットとして動作する。メモリセルＭＥ１２、ＭＥ２１、ＭＥ２３、ＭＥ３２には０の電圧が印加され、半選択ビットとして動作する。メモリセルＭＥ１１、ＭＥ１３、ＭＥ３１、ＭＥ３３には−Ｖの電圧が印加され、非選択ビットとして動作する。
【００５０】
この時の整流素子Ｄには、選択ビットのメモリセルＭＥには電流が流れ、半選択ビットおよび非選択ビットのメモリセルＭＥには電流が流れないようにするため、逆方向には−Ｖまで電流が流れず、順方向では急激に電流が流れる特性を持たせることができる。
【００５１】
（第２実施形態）
図８は、第２実施形態に係る抵抗変化型メモリの１セル分の概略構成を示す断面図である。
図８において、ワード線２１とビット線３３との交点では、電極２２、ｐ型半導体層２３、ｉ型半導体層２４、ｎ型半導体層２５、電極２６、可変抵抗層２７、非可変抵抗層２８、電極２９、非可変抵抗層３０、可変抵抗層３１および電極３２が順次積層されている。
【００５２】
ここで、ｐ型半導体層２３、ｉ型半導体層２４およびｎ型半導体層２５にて整流素子Ｄが構成されている。電極２６、可変抵抗層２７、非可変抵抗層２８および電極２９にて抵抗層ＭＥ１が構成されている。電極２９、非可変抵抗層３０、可変抵抗層３１および電極３２にて抵抗層ＭＥ２が構成されている。
【００５３】
そして、可変抵抗層２７は電極２６に接している。可変抵抗層３１は電極３２に接している。また、電極２６、３２間には非可変抵抗層２８、３０が配置されている。そして、非可変抵抗層２８は可変抵抗層２７に接している。非可変抵抗層３０は可変抵抗層３１に接している。非可変抵抗層２８、３０間には電極２９が配置されている。
【００５４】
すなわち、電極２９に対して、抵抗層ＭＥ１の可変抵抗層２７と非可変抵抗層２８の積層順序は、抵抗層ＭＥ２の可変抵抗層３１と非可変抵抗層３０の積層順序と対称になっている。
【００５５】
そして、可変抵抗層２７、３１は互いに異なる材料を用いることができ、例えば、可変抵抗層２７の材料はＨｆＯ２、可変抵抗層３１の材料はＴｉＯ２とすることができる。
【００５６】
ここで、可変抵抗層２７、３１で互いに異なる材料を用いることにより、遷移金属酸化物の絶縁特性に由来して、リセット状態の可変抵抗層２７、３１の抵抗値を互いに異ならせることができる。
【００５７】
具体的には、ＴｉＯ２は、ＨｆＯ２と比較してバンドギャップが小さく絶縁性が低いため、（Ｈ１、Ｌ２）の状態と（Ｌ１、Ｈ２）状態とでは、（Ｈ１、Ｌ２）の状態の方が抵抗値が大きくなる。この結果、メモリセルＭＥに印加されるバイアスの大きさや印加時間に依存することなく、Ｒ２＞Ｒ３とすることができ、これらの状態間での抵抗マージンを増大させることが可能となることから、データ保持特性など多値動作時のデバイス信頼性を向上することができる。
【００５８】
なお、可変抵抗層２７、３１で互いに材料が異なれば、（Ｈ１、Ｌ２）の状態と（Ｌ１、Ｈ２）状態とで抵抗値を互いに異ならせることができるが、バンドギャップや電極２６、３２に対する電子のエネルギー障壁高さが大きく異なる材料同士を選択すれば、（Ｈ１、Ｌ２）の状態と（Ｌ１、Ｈ２）状態とで抵抗マージンを拡大することができる。
【００５９】
（第３実施形態）
図９は、第３実施形態に係る抵抗変化型メモリの１セル分の概略構成を示す断面図である。
図９において、ワード線４１とビット線５３との交点では、電極４２、ｐ型半導体層４３、ｉ型半導体層４４、ｎ型半導体層４５、電極４６、可変抵抗層４７、非可変抵抗層４８、電極４９、非可変抵抗層５０、可変抵抗層５１および電極５２が順次積層されている。
【００６０】
ここで、ｐ型半導体層４３、ｉ型半導体層４４およびｎ型半導体層４５にて整流素子Ｄが構成されている。電極４６、可変抵抗層４７、非可変抵抗層４８および電極４９にて抵抗層ＭＥ１が構成されている。電極４９、非可変抵抗層５０、可変抵抗層５１および電極５２にて抵抗層ＭＥ２が構成されている。
【００６１】
そして、可変抵抗層４７は電極４６に接している。可変抵抗層５１は電極５２に接している。また、電極４６、５２間には非可変抵抗層４８、５０が配置されている。そして、非可変抵抗層４８は可変抵抗層４７に接している。非可変抵抗層５０は可変抵抗層５１に接している。非可変抵抗層４８、５０間には電極４９が配置されている。
【００６２】
すなわち、電極４９に対して、抵抗層ＭＥ１の可変抵抗層４７と非可変抵抗層４８の積層順序は、抵抗層ＭＥ２の可変抵抗層５１と非可変抵抗層５０の積層順序と対称になっている。
【００６３】
そして、可変抵抗層４７、５１は互いに膜厚を異ならせることができ、例えば、可変抵抗層５１は可変抵抗層４７よりも膜厚を厚くすることができる。
【００６４】
ここで、可変抵抗層４７、５１で互いに膜厚を異ならせることにより、リセット状態の可変抵抗層４７、５１の抵抗値を互いに異ならせることができる。
【００６５】
例えば、可変抵抗層５１は可変抵抗層４７よりも膜厚を厚くすると、可変抵抗層５１は可変抵抗層４７よりも抵抗値が大きくなり、（Ｈ１、Ｌ２）の状態と（Ｌ１、Ｈ２）状態とでは、（Ｈ１、Ｌ２）の状態の方が抵抗値が小さくなる。この結果、メモリセルＭＥに印加されるバイアスの大きさや印加時間に依存することなく、Ｒ３＞Ｒ２とすることができ、これらの状態間での抵抗マージンを増大させることが可能となることから、データ保持特性など多値動作時のデバイス信頼性を向上することができる。
【００６６】
なお、上述した実施形態では、抵抗層ＭＥ１、ＭＥ２を遷移金属酸化物とシリコン酸化膜との積層構造で構成する方法について述べたが、これ以外の異種材料の積層構造で抵抗層ＭＥ１、ＭＥ２を構成してもよい。
【００６７】
例えば、（イオン移動の溶媒となる）シリコン酸化膜や金属酸化物膜、もしくは炭素を主成分として含有する膜と、（イオン拡散源となる）金属層を積層し、上記溶媒中への金属イオン拡散によって抵抗を変化させる”金属イオン移動型”であってもよい。
【００６８】
あるいは、酸化状態によってトンネル電流量が変わるトンネル絶縁膜と、酸素イオン格納層となる材料を積層し、両層の界面で酸素イオンをやり取りすることでトンネル絶縁膜の抵抗値を変調させ、抵抗変化動作をさせる”酸素イオン移動型”であってもよい。
【００６９】
（第４実施形態）
図１０は、第４実施形態に係る抵抗変化型メモリの１セル分の概略構成を示す断面図である。
図１０において、ワード線６１とビット線７３との交点では、電極６２、ｐ型半導体層６３、ｉ型半導体層６４、ｎ型半導体層６５、電極６６、酸素格納層６７、トンネル膜６８、電極６９、トンネル膜７０、酸素格納層７１および電極７２が順次積層されている。
【００７０】
ここで、ｐ型半導体層６３、ｉ型半導体層６４およびｎ型半導体層６５にて整流素子Ｄが構成されている。電極６６、酸素格納層６７、トンネル膜６８および電極６９にて抵抗層ＭＥ１が構成されている。電極６９、トンネル膜７０、酸素格納層７１および電極７２にて抵抗層ＭＥ２が構成されている。
【００７１】
そして、酸素格納層６７は電極６６に接している。酸素格納層７１は電極７２に接している。また、電極６６、７２間にはトンネル膜６８、７０が配置されている。そして、トンネル膜６８は酸素格納層６７に接している。トンネル膜７０は酸素格納層７１に接している。トンネル膜６８、７０間には電極６９が配置されている。
【００７２】
すなわち、電極６９に対して、抵抗層ＭＥ１の酸素格納層６７とトンネル膜６８の積層順序は、抵抗層ＭＥ２の酸素格納層７１とトンネル膜７０の積層順序と対称になっている。
【００７３】
ここで、酸素格納層６７、７１には酸素が格納されている。そして、酸素格納層６７、７１に印加される電圧の大きさまたは正負に応じてトンネル膜６８、７０に酸素を出し入れすることにより、抵抗層ＭＥ１、ＭＥ２の抵抗値をそれぞれ変化させることができる。
【００７４】
このため、抵抗層ＭＥ１、ＭＥ２として酸素格納層６７、７１とトンネル膜６８、７０との積層構造をそれぞれ用いた場合においても、（Ｈ１、Ｈ２）、（Ｌ１、Ｌ２）、（Ｈ１、Ｌ２）、（Ｌ１、Ｈ２）という４つの状態間を遷移させるための制御性を向上させつつ、４値化を図ることが可能となる。
【００７５】
なお、（Ｈ１、Ｌ２）の状態のメモリセルＭＥの抵抗値と、（Ｌ１、Ｈ２）の状態のメモリセルＭＥの抵抗値とを互いに異ならせるために、例えば、トンネル膜６８、７０の材料や、膜厚を互いに異ならせるようにしてもよい。
【００７６】
（第５実施形態）
図１１は、第５実施形態に係る抵抗変化型メモリの１セル分の概略構成を示す断面図である。
図１１において、ワード線８１とビット線９１との交点では、電極８２、ｐ型半導体層８３、ｉ型半導体層８４、ｎ型半導体層８５、電極８６、可変抵抗層８７、非可変抵抗層８８、可変抵抗層８９および電極９０が順次積層されている。
【００７７】
ここで、ｐ型半導体層８３、ｉ型半導体層８４およびｎ型半導体層８５にて整流素子Ｄが構成されている。電極８６、可変抵抗層８７および非可変抵抗層８８にて抵抗層ＭＥ１が構成されている。非可変抵抗層８８、可変抵抗層８９および電極９０にて抵抗層ＭＥ２が構成されている。
【００７８】
そして、可変抵抗層８７は電極８６に接している。可変抵抗層８９は電極９０に接している。また、電極８６、９０間には非可変抵抗層８８が配置されている。そして、非可変抵抗層８８は可変抵抗層８７、８９に接している。
【００７９】
ここで、抵抗層ＭＥ１、ＭＥ２が両方とも低抵抗状態から、電極９０に負バイアスを印加すると、抵抗層ＭＥ２よりも抵抗層ＭＥ１の方を先に高抵抗状態に遷移させ、電極９０に正バイアスを印加すると、抵抗層ＭＥ１よりも抵抗層ＭＥ２の方を先に高抵抗状態に遷移させることができる。このため、抵抗層ＭＥ１、ＭＥ２に図３の電極９がない場合においても、（Ｈ１、Ｈ２）、（Ｌ１、Ｌ２）、（Ｈ１、Ｌ２）、（Ｌ１、Ｈ２）という４つの状態間を遷移させるための制御性を向上させつつ、４値化を図ることが可能となる。
【００８０】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００８１】
１０１  ロウデコーダ、１０２  センスアンプ回路、ＢＬ１〜ＢＬ３、１３、３３、５３、７３、９１  ビット線、ＷＬ１〜ＷＬ３、１、２１、４１、６１、８１  ワード線、ＭＥ、ＭＥ１１〜ＭＥ１３、ＭＥ２１〜ＭＥ２３、ＭＥ３１〜ＭＥ３３  メモリセル、ＭＥ１、ＭＥ２  抵抗層、Ｄ  整流素子、２、６、９、１２、２２、２６、２９、３２、４２、４６、４９、５２、６２、６６、６９、７２、８２、８６、９０  電極、３、２３、４３、６３、８３  ｐ型半導体層、４、２４、４４、６４、８４  ｉ型半導体層、５、２５、４５、６５、８５  ｎ型半導体層、７、１１、２７、３１、４７、５１、８７、８９  可変抵抗層、８、１０、２８、３０、４８、５０、８８  非可変抵抗層、６７、７１  酸素格納層、６８、７０  トンネル膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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