(57)【要約】【課題】チップ面積を削減させると共に、動作周波数をより高くする。【解決手段】外部接続端子ＶＩＯと、ソースを電源に接続し、ドレインを外部接続端子ＶＩＯに接続し、ゲートに駆動信号が供給可能とされるＰＭＯＳトランジスタＭＰ７と、ＰＭＯＳトランジスタＭＰ７のバックゲートと電源間に接続され、開閉が制御されるバックゲート制御回路２２と、ＰＭＯＳトランジスタＭＰ７のドレイン・ゲート間に接続され、開閉が制御されるゲート制御回路２３と、ＰＭＯＳトランジスタＭＰ７のゲートと駆動信号が供給される駆動端との間に接続され、開閉が制御される駆動側制御回路２４と、を備え、外部接続端子ＶＩＯから駆動信号に係る信号を出力しないハイインピーダンス状態において、バックゲート制御回路２２および駆動側制御回路２４が開放状態とされ、ゲート制御回路２３が短絡状態とされる。【選択図】図１
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【特許請求の範囲】
【請求項１】
外部接続端子と、
ソースを電源に接続し、ドレインを直接または他のＭＯＳトランジスタを介して前記外部接続端子に接続し、ゲートに駆動信号が供給可能とされる出力ＭＯＳトランジスタと、
前記出力ＭＯＳトランジスタのバックゲートと電源間に接続され、開閉が制御されるバックゲート制御回路と、
前記出力ＭＯＳトランジスタのドレイン・ゲート間に接続され、開閉が制御されるゲート制御回路と、
前記出力ＭＯＳトランジスタのゲートと前記駆動信号が供給される駆動端との間に接続され、開閉が制御される駆動側制御回路と、
を備え、
前記外部接続端子から前記駆動信号に係る信号を出力しないハイインピーダンス状態において、前記バックゲート制御回路および前記駆動側制御回路が開放状態とされ、前記ゲート制御回路が短絡状態とされることを特徴とする入出力バッファ回路。
【請求項２】
前記他のＭＯＳトランジスタは、差動対を構成するトランジスタであって、ソースを前記出力ＭＯＳトランジスタのドレインに接続し、ドレインを前記外部接続端子に接続することを特徴とする請求項１記載の入出力バッファ回路。
【請求項３】
前記出力ＭＯＳトランジスタは、前記差動対に対する電流源を構成し、
前記駆動信号は、前記出力ＭＯＳトランジスタにバイアス電圧を供給する信号であることを特徴とする請求項２記載の入出力バッファ回路。
【請求項４】
前記ハイインピーダンス状態において前記出力ＭＯＳトランジスタのドレイン・バックゲート間が順方向のダイオードを形成した場合に、前記バックゲート制御回路は、前記順方向のダイオードを介して流れる電流を遮断するように機能することを特徴とする請求項１または２記載の入出力バッファ回路。
【請求項５】
前記ハイインピーダンス状態において短絡状態とされた前記ゲート制御回路を介して流れる電流を前記駆動側制御回路が遮断するように機能することを特徴とする請求項１または２記載の入出力バッファ回路。
【請求項６】
前記バックゲート制御回路は、前記順方向のダイオードを介して流れる電流を遮断する経路に、逆バイアスとなるダイオードを形成するＭＯＳトランジスタを備えることを特徴とする請求項４記載の入出力バッファ回路。
【請求項７】
前記駆動側制御回路は、前記ゲート制御回路を介して流れる電流を遮断する経路に、逆バイアスとなるダイオードを形成するＭＯＳトランジスタを備えることを特徴とする請求項５記載の入出力バッファ回路。
【請求項８】
前記駆動側制御回路は、前記駆動信号が供給される駆動端と前記出力ＭＯＳトランジスタのゲートとの間に、前記外部接続端子から前記駆動信号に係る信号を出力する状態において短絡状態とされるトランスファーゲートを備えることを特徴とする請求項７記載の入出力バッファ回路。
【請求項９】
前記外部接続端子と入力バッファとを接続する抵抗素子をさらに備えることを特徴とする請求項１または２記載の入出力バッファ回路。
【請求項１０】
請求項１乃至９のいずれか一に記載の入出力バッファ回路を備える半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、入出力バッファ回路に係り、特に、トレラント機能を備える入出力バッファ回路に係る。
【背景技術】
【０００２】
入出力バッファ回路には、出力がハイインピーダンスのときに、出力端子から電源に向かって電流が流れないようにするトレラント機能を備えるものがある（特許文献１参照）。このような機能は、例えば、ＵＳＢ（Universal Serial Bus）等の入出力バッファ回路に適用される。
【０００３】
図３は、特許文献１に記載の入出力バッファ回路の回路図である。図３において、入出力バッファ回路１０は、抵抗素子１６からなる入力部１２と、出力部１４により構成されている。
【０００４】
出力部１４は、出力最終段の出力バッファである、電源とパッド１８との間に直列に接続された２つのＰＭＯＳ３２、３４、および、パッド１８とグランドとの間に直列に接続された２つのＮＭＯＳ３６、３８と、信号線Ｎ１、Ｎ３の間に直列に接続された２つのＮＭＯＳ４０、４２と、信号線Ｎ３とパッド１８との間に接続されたＰＭＯＳ４４と、信号線Ｄ１と信号線Ｎ１との間に接続されたインバータ４６と、信号線Ｄ２と信号線Ｎ２との間に接続されたインバータ４８により構成されている。
【０００５】
ここで、ＰＭＯＳ３２のゲートは信号線Ｎ１に接続され、以下同様に、ＰＭＯＳ３４のゲートは信号線Ｎ３に、ＮＭＯＳ３６のゲートは電源に、ＮＭＯＳ３８のゲートは信号線Ｎ２に、ＮＭＯＳ４０のゲートは信号線ＥＮに、ＮＭＯＳ４２およびＰＭＯＳ４４のゲートは共に信号線Ｄ２に接続されている。また、ＰＭＯＳ３２のバックゲートは電源に、ＰＭＯＳ３４、４４のバックゲートは共にパッド１８に接続されている。
【０００６】
この入出力バッファ回路１０は、半導体集積回路の入出力端子（双方向端子）に適用されるもので、信号の出力時には、パッド１８は、出力部１４により、ハイレベルまたはローレベルにドライブされる。一方、信号の入力時には、出力部１４の出力はハイインピーダンス状態とされ、パッド１８を介して外部から、この半導体集積回路の電源電圧よりも高い電圧の信号が入力され、入力部１２へ供給される。
【０００７】
このような構成の入出力バッファ回路１０は、入力動作時に、パッド１８に電源電圧を超える電圧がかかった場合、ＰＭＯＳトランジスタ３４が逆バイアスのダイオード動作となって、パッド１８→ＰＭＯＳ３２へ流れる漏れ電流を防ぐ。また、ＮＭＯＳトランジスタ４０がオフ状態になることで、パッド１８→ＰＭＯＳ４４→インバータ４６間の漏れ電流が遮断され、トレラント機能を実現している。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００２−３１４３９５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
以下の分析は本発明において与えられる。
【００１０】
従来技術では、トレラント機能を実現するために、出力部１４において、ＰＭＯＳ３２と直列にＰＭＯＳ３４を挿入する構成とされる。この場合、ＰＭＯＳ３４は、パッド１８から外部へ電流を流すことができる駆動能力を持ち、ＰＭＯＳ３２と同等、または、それに準ずるサイズのトランジスタである必要がある。したがって、バッファ全体としてチップ面積が大きくなってしまうことになる。また、ＰＭＯＳ３４を挿入することで、寄生抵抗、寄生容量が増加してしまい、バッファの動作周波数をより高くすることができない。
【課題を解決するための手段】
【００１１】
本発明の１つのアスペクト（側面）に係る入出力バッファ回路は、外部接続端子と、ソースを電源に接続し、ドレインを直接または他のＭＯＳトランジスタを介して外部接続端子に接続し、ゲートに駆動信号が供給可能とされる出力ＭＯＳトランジスタと、出力ＭＯＳトランジスタのバックゲートと電源間に接続され、開閉が制御されるバックゲート制御回路と、出力ＭＯＳトランジスタのドレイン・ゲート間に接続され、開閉が制御されるゲート制御回路と、出力ＭＯＳトランジスタのゲートと駆動信号が供給される駆動端との間に接続され、開閉が制御される駆動側制御回路と、を備え、外部接続端子から駆動信号に係る信号を出力しないハイインピーダンス状態において、バックゲート制御回路および駆動側制御回路が開放状態とされ、ゲート制御回路が短絡状態とされる。
【発明の効果】
【００１２】
本発明によれば、チップ面積を削減させると共に、動作周波数をより高くすることができる。
【図面の簡単な説明】
【００１３】
【図１】本発明の第１の実施例に係る入出力バッファ回路の回路図である。
【図２】本発明の第２の実施例に係る入出力バッファ回路の回路図である。
【図３】従来の入出力バッファ回路の回路図である。
【発明を実施するための形態】
【００１４】
本発明の実施形態に係る入出力バッファ回路は、外部接続端子（図１のＶＩＯ）と、ソースを電源に接続し、ドレインを直接または他のＭＯＳトランジスタを介して外部接続端子に接続し、ゲートに駆動信号が供給可能とされる出力ＭＯＳトランジスタ（図１のＭＰ７）と、出力ＭＯＳトランジスタのバックゲートと電源間に接続され、開閉が制御されるバックゲート制御回路（図１の２２）と、出力ＭＯＳトランジスタのドレイン・ゲート間に接続され、開閉が制御されるゲート制御回路（図１の２３）と、出力ＭＯＳトランジスタのゲートと駆動信号が供給される駆動端との間に接続され、開閉が制御される駆動側制御回路（図１の２４）と、を備え、外部接続端子から駆動信号に係る信号を出力しないハイインピーダンス状態において、バックゲート制御回路および駆動側制御回路が開放状態とされ、ゲート制御回路が短絡状態とされる。
【００１５】
入出力バッファ回路において、他のＭＯＳトランジスタ（図２のＭＰ５、ＭＰ６）は、差動対を構成するトランジスタであって、ソースを出力ＭＯＳトランジスタのドレインに接続し、ドレインを外部接続端子に接続するようにしてもよい。
【００１６】
入出力バッファ回路において、出力ＭＯＳトランジスタは、差動対に対する電流源を構成し、駆動信号は、出力ＭＯＳトランジスタにバイアス電圧（図２のＶｂ）を供給する信号であってもよい。
【００１７】
入出力バッファ回路において、ハイインピーダンス状態において出力ＭＯＳトランジスタのドレイン・バックゲート間が順方向のダイオードを形成した場合に、バックゲート制御回路は、順方向のダイオードを介して流れる電流を遮断するように機能するようにしてもよい。
【００１８】
入出力バッファ回路において、ハイインピーダンス状態において短絡状態とされたゲート制御回路を介して流れる電流を駆動側制御回路が遮断するように機能するようにしてもよい。
【００１９】
入出力バッファ回路において、バックゲート制御回路は、順方向のダイオードを介して流れる電流を遮断する経路に、逆バイアスとなるダイオードを形成するＭＯＳトランジスタ（図１のＭＰ８、ＭＰ９）を備えるようにしてもよい。
【００２０】
入出力バッファ回路において、駆動側制御回路は、ゲート制御回路を介して流れる電流を遮断する経路に、逆バイアスとなるダイオードを形成するＭＯＳトランジスタ（図１のＭＰ１、ＭＰ２）を備えるようにしてもよい。
【００２１】
入出力バッファ回路において、駆動側制御回路は、駆動信号が供給される駆動端と出力ＭＯＳトランジスタのゲートとの間に、外部接続端子から駆動信号に係る信号を出力する状態において短絡状態とされるトランスファーゲート（図１のＭＮ４、ＭＰ１）を備えるようにしてもよい。
【００２２】
入出力バッファ回路において、外部接続端子と入力バッファとを接続する抵抗素子（図１のＲ１）をさらに備えるようにしてもよい。
【００２３】
半導体装置が上記の入出力バッファ回路を備えるようにしてもよい。
【００２４】
以上のような入出力バッファ回路によれば、出力段におけるトランジスタの個数を削減し、半導体装置の面積を削減させると共に、動作周波数を向上させることができる。具体的には、従来、トレラント機能実現のために縦積みしていた電源側のトランジスタを１つに削除し、その代わりに、出力段のトランジスタのバックゲートおよびゲート部に、ダイオードとして電流を遮断する機能を有する回路を挿入し、出力段１段でトレラント機能を実現している。
【００２５】
以下、実施例に即し、図面を参照して詳しく説明する。
【実施例１】
【００２６】
図１は、本発明の第１の実施例に係る入出力バッファ回路の回路図である。図１において、入出力バッファ回路は、ＮＭＯＳトランジスタＭＮ１〜ＭＮ７、ＰＭＯＳトランジスタＭＰ１〜ＭＰ４、ＭＰ７〜ＭＰ９、プリ回路２０、遅延回路２１、抵抗素子Ｒ１、入出力端子ＶＩＯ、端子ＶＥＮ、ＶＩＮを備える。
【００２７】
プリ回路２０は、端子ＶＥＮ、ＶＩＮのそれぞれの信号を入力し、端子ＶＥＮがアサートされている場合には、端子ＶＩＮの信号の反転を信号ＶＩＮＰ、ＶＩＮＮとして出力する。また、端子ＶＥＮがネゲート（ディアサート）されている場合には、信号ＶＩＮＰ、ＶＩＮＮを、それぞれハイレベル、ローレベルとして出力する。
【００２８】
遅延回路２１は、端子ＶＥＮの信号を入力し、端子ＶＥＮがアサートされた場合には、遅延して信号ＶＣＴＲをハイレベルとし、端子ＶＥＮがネゲートされた場合には、遅延して信号ＶＣＴＲをローレベルとして出力する。
【００２９】
ＭＰ７、ＭＮ７、ＭＮ６は、出力バッファ部を構成する。ＭＰ７は、ソースを電源ＶＤＤに接続し、ドレインを入出力端子ＶＩＯに接続し、ゲートに信号ＶＩＮＰを供給可能とする。ＭＮ７は、ドレインを入出力端子ＶＩＯに接続し、ゲートを電源ＶＤＤに接続し、ソースをＭＮ６のドレインに接続する。ＭＮ６は、ソースを接地し、ゲートに信号ＶＩＮＮが供給される。
【００３０】
このような構成の出力バッファ部は、出力時において、ＶＩＮＮ、ＶＩＮＰからの入力信号を基に、入出力端子ＶＩＯにハイレベルまたはローレベルの信号を出力する。また、入力時には、入出力端子ＶＩＯをハイインピーダンス（ＨｉＺ）状態とする。
【００３１】
ＭＰ８、ＭＰ９、ＭＮ３は、バックゲート制御回路２２を構成する。ＭＮ３は、ソースを接地し、ドレインをＭＰ８のゲートおよびＭＰ９のドレインに接続し、ゲートに信号ＶＣＴＲが供給される。ＭＰ９は、バックゲートおよびソースをＭＰ７のバックゲートに接続し、ゲートに信号ＶＣＴＲが供給される。ＭＰ８は、バックゲートおよびソースをＭＰ７のバックゲートに接続し、ドレインを電源ＶＤＤに接続する。
【００３２】
このような構成のバックゲート制御回路２２は、出力時に信号ＶＣＴＲがハイレベルとされ、ＭＮ３、ＭＰ８がオンし、ＭＰ７のバックゲートを電源ＶＤＤの電位とするオン状態のスイッチとして機能する。また入力時において、信号ＶＣＴＲがローレベルとされ、ＭＮ３がオフし、ＭＰ９がオンする。ここでＭＰ８、ＭＰ９は、バックゲートをｎ型とし、ドレインおよびソースをｐ型とするダイオードが形成されている。したがって、バックゲート制御回路２２は、入出力端子ＶＩＯに電源電圧を超える電圧がかかってＭＰ７のバックゲートから電源ＶＤＤに向けて電流が流れ出そうとする場合に、ＭＰ８、ＭＰ９は、逆バイアスされたダイオードとしてこの電流を遮断するように機能する。
【００３３】
ＭＰ３、ＭＰ４、ＭＮ５、ＭＮ２は、ゲート制御回路２３を構成する。ＭＰ３は、ソースをＭＰ７のゲートに接続し、ドレインをＭＰ４のソースに接続し、ゲートを電源ＶＤＤに接続し、バックゲートをＭＰ８のソースに接続する。ＭＰ４は、ドレインをＭＰ７のドレインに接続し、ゲートを電源ＶＤＤに接続し、バックゲートをＭＰ８のソースに接続する。ＭＮ５は、ドレインをＭＰ３のドレインに接続し、ソースをＭＮ２のドレインに接続し、ゲートを電源ＶＤＤに接続する。ＭＮ２は、ソースを接地し、ゲートに信号ＶＣＴＲが供給される。
【００３４】
このような構成のゲート制御回路２３は、出力時にはＭＰ７のドレイン・ゲート間を遮断するオフ状態のスイッチとして機能する。また入力時において、信号ＶＣＴＲがローレベルとされ、ＭＮ５、ＭＮ２がオフ状態であって、入出力端子ＶＩＯに電源電圧を超えた電圧がかかった場合に、ＭＰ４、ＭＰ３がオンし、超えた電圧をＭＰ７のゲートに伝える。これによって、ＭＰ７は、ゲートとドレインとが同電位となってオフし、ＭＰ７のドレイン→ソース方向に流れる漏れ電流を遮断するように機能する。
【００３５】
ＭＮ４、ＭＰ１、ＭＰ２、ＭＮ１は、駆動側制御回路２４を構成する。ＭＮ４は、一端に信号ＶＩＮＰが供給され、他端をＭＰ７のゲートに接続し、ゲートに信号ＶＣＴＲが供給される。ＭＰ１は、一端に信号ＶＩＮＰが供給され、他端（ソースおよびバックゲート）をＭＰ７のゲートに接続し、ゲートをＭＮ１のドレインに接続する。ＭＮ４、ＭＰ１は、信号ＶＩＮＰをＭＰ７のゲートに伝達可能とするトランスファーゲートを構成する。ＭＮ１は、ソースを接地し、ゲートに信号ＶＣＴＲが供給される。ＭＰ２は、ドレインをＭＮ１のドレインに接続し、ソースおよびバックゲートをＭＰ７のゲートに接続し、ゲートに信号ＶＣＴＲが供給される。
【００３６】
このような構成の駆動側制御回路２４は、出力時に信号ＶＣＴＲがハイレベルとされ、ＭＮ１、ＭＮ４、ＭＰ１がオンとなって、ＶＩＮＰをＭＰ７のゲートに伝達するオン状態のスイッチ（トランスファゲート）として機能する。ここでＭＰ１、ＭＰ２は、バックゲートをｎ型とし、ドレインおよびソースをｐ型とするダイオードが形成されている。したがって、入力時において、入出力端子ＶＩＯに電源電圧を超えた電圧がかかり、超えた電圧がＭＰ７のゲートに達した場合に、ＭＰ１、ＭＰ２は、逆バイアスされたダイオードとして機能する。すなわち、駆動側制御回路２４は、超えた電圧によってＶＩＮＰ側および接地側に電流が漏れ出るのを防ぐように機能する。
【００３７】
次に、入出力バッファ回路の出力時および入力時の動作について説明する。
【００３８】
出力時において、端子ＶＥＮをアサートする。この場合、信号ＶＣＴＲがハイレベルとされ、ＶＩＮにローレベルまたはハイレベルを入力することにより、出力バッファ部は、ＶＩＯにローレベルまたはハイレベルを出力する。このとき、ＭＰ１、ＭＮ４は、ぞれぞれ、導通状態となり、ＭＰ１、ＭＮ４は、ＶＩＮＰをＭＰ７のゲートに伝える。また、ＭＰ８は、ＭＰ７のバックゲートに電源電圧を与える。
【００３９】
入力時において、端子ＶＥＮをネゲートする。この場合、信号ＶＣＴＲがローレベルとされ、ＭＰ１、ＭＰ２、ＭＮ１、ＭＰ８、ＭＰ９、ＭＮ３はダイオードとして機能する。ここで、入出力端子ＶＩＯに、電源電圧を超える電圧が印加された場合、ＭＰ７のバックゲートから電源ＶＤＤへ向かう漏れ電流は、逆バイアスとされるＭＰ８、ＭＰ９、ＭＮ３のダイオード機能によって遮断される。また、ＭＰ３、ＭＰ４がオンすることで、ＭＰ７のソース・ゲート間電位差が０Ｖとなり、ＭＰ７のソース→ドレインへ向かう漏れ電流が遮断される。さらに、ＭＰ４→ＭＰ３→ＶＩＮＰに向かう漏れ電流は、逆バイアスとされるＭＰ１、ＭＰ２、ＭＮ１のダイオード機能によって遮断される。このように入力時において、電源電圧を超える電圧が入出力端子ＶＩＯに印加された場合であっても、入出力バッファ回路は、漏れ電流を発生しない。
【００４０】
本入出力バッファ回路では、従来、電源電圧以上の電圧が印加される場合に生じる漏れ電流を防止する役割をしていた出力段の縦積みトランジスタを１段削減している。これに伴って新たに生じる、漏れ電流が流れうる３つの経路の内、２つの経路（ＶＩＯ→ＭＰ４→ＭＰ３→ＶＩＮＰとＶＩＯ→ＭＰ７のバックゲート→ＶＤＤ）については、ダイオード構成となるＭＰ１、ＭＰ２、ＭＮ１、ＭＰ８、ＭＰ９、ＭＮ３を配置することにより、漏れ電流を遮断する。残る１つの経路（ＶＩＯ→ＭＰ７のドレイン→ＭＰ７のソース→ＶＤＤ）については、入出力端子ＶＩＯに電源電圧を超える電圧がかかった場合に、ＭＰ３、ＭＰ４がオンし、ＭＰ７のソース・ゲート間の電位差を０Ｖにすることにより、漏れ電流を遮断する。
【００４１】
以上のような構成の入出力バッファ回路において、バックゲート制御回路２２、ゲート制御回路２３、駆動側制御回路２４をそれぞれ構成するトランジスタのサイズは、駆動能力が高い出力バッファ部を構成するトランジスタのサイズに比べて充分に小さい。したがって、従来の出力段の縦積みトランジスタを１段削減し、バックゲート制御回路２２、ゲート制御回路２３、駆動側制御回路２４を追加したとしても、総トランジスタサイズが減少しチップ面積を削減することができる。また、出力段の縦積みトランジスタを１段削減するので、寄生抵抗、寄生容量が減少し、バッファの動作周波数をより高くすることができる。
【実施例２】
【００４２】
図２は、本発明の第２の実施例に係る入出力バッファ回路の回路図である。図２において、図１と同一の符号は、同一物を表し、その説明を省略する。第２の実施例の入出力バッファ回路は、図１の入出力バッファ回路に対し、出力段が差動対で構成される点が異なり、ＭＮ６、ＭＮ７、入出力端子ＶＩＯを廃し、ＰＭＯＳトランジスタＭＰ５、ＭＰ６、入出力端子ＶＯＵＴＭ、ＶＯＵＴＰ、抵抗素子Ｒ２を備える。また、プリ回路２０ａは、端子ＶＥＮ、ＶＩＮのそれぞれの信号を入力し、端子ＶＥＮがアサートされている場合には、端子ＶＩＮの信号を信号ＶＩＮＰａとし、端子ＶＩＮの信号の反転を信号ＶＩＮＮａとして出力する。また、端子ＶＥＮがネゲート（ディアサート）されている場合には、信号ＶＩＮＰａ、ＶＩＮＮａを、それぞれハイレベルとして出力する。さらに、駆動側制御回路２４は、図１のＶＩＮＰに代えて一定のバイアス電圧Ｖｂを入力する。
【００４３】
ＭＰ５は、ソースをＭＰ７のドレインに接続し、ドレインを入出力端子ＶＯＵＴＰに接続し、ゲートに信号ＶＩＮＰａが供給される。ＭＰ６は、ソースをＭＰ７のドレインに接続し、ドレインを入出力端子ＶＯＵＴＭに接続し、ゲートに信号ＶＩＮＮａが供給される。抵抗素子Ｒ１は、一端を入出力端子ＶＯＵＴＰに接続し、他端を不図示の入力バッファに接続する。抵抗素子Ｒ２は、一端を入出力端子ＶＯＵＴＭに接続し、他端を不図示の入力バッファに接続する。
【００４４】
以上のような構成の入出力バッファ回路において、ＭＰ５、ＭＰ６は差動対を構成し、出力時において、端子ＶＩＮの信号をバッファリングして、入出力端子ＶＯＵＴＰ、ＶＯＵＴＭから差動信号を外部に出力する。この場合、ＭＰ７は、バイアス電圧Ｖｂによって動作する電流源として、差動対に対し定電流を供給する機能を有する。また、入力時において、入出力端子ＶＯＵＴＰ、ＶＯＵＴＭから入力した差動信号を抵抗素子Ｒ１、Ｒ２を介して入力バッファに伝達する。
【００４５】
このような構成の入出力バッファ回路においても、実施例１と同様にバックゲート制御回路２２、ゲート制御回路２３、駆動側制御回路２４を適用することができる。この場合、ＭＰ５、ＭＰ６の存在により、実施例１よりも、リーク特性が向上する。
【００４６】
なお、前述の特許文献等の各開示を、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【符号の説明】
【００４７】
２０、２０ａ  プリ回路
２１  遅延回路
２２  バックゲート制御回路
２３  ゲート制御回路
２４  駆動側制御回路
ＭＮ１〜ＭＮ７  ＮＭＯＳトランジスタ
ＭＰ１〜ＭＰ９  ＰＭＯＳトランジスタ
Ｒ１、Ｒ２  抵抗素子
ＶＩＯ、ＶＯＵＴＭ、ＶＯＵＴＰ  入出力端子
ＶＥＮ、ＶＩＮ  端子
【図１】
2012085189.tif 000003
【図２】
2012085189.tif 000004
【図３】
2012085189.tif 000005