(57)【要約】【課題】アナログ／デジタル変換動作中に転送回路による転送動作が行われない期間を無くし、転送回路の消費電流変動がアナログ／デジタル変換動作に及ぼす悪影響を抑制することができる撮像装置を提供することである。【解決手段】画素が行列状に配置された画素部（１１１）と、前記画素部の画素から読み出した各行の信号を列毎にアナログからデジタルに変換する列アナログ／デジタル変換器群（１１２）と、前記列アナログ／デジタル変換器群により変換された各行のデジタルの信号のうちの前記画素部の読み出し領域の列の画素の信号を選択して出力する選択部（１１３）と、前記選択部により出力された各行の画素の信号を転送する転送回路（１１４）とを有し、前記転送回路は、前記画素部の読み出し領域の行の画素数に応じて転送周波数を変えることを特徴とする撮像装置が提供される。【選択図】図１
2012085063.tif 000002
【特許請求の範囲】
【請求項１】
画素が行列状に配置された画素部と、
前記画素部の画素から読み出した各行の信号を列毎にアナログからデジタルに変換する列アナログ／デジタル変換器群と、
前記列アナログ／デジタル変換器群により変換された各行のデジタルの信号のうちの前記画素部の読み出し領域の列の画素の信号を選択して出力する選択部と、
前記選択部により出力された各行の画素の信号を転送する転送回路とを有し、
前記転送回路は、前記画素部の読み出し領域の行の画素数に応じて転送周波数を変えることを特徴とする撮像装置。
【請求項２】
前記転送回路は、前記転送回路の転送期間が前記列アナログ／デジタル変換器群の変換期間に対して同じ又は長くなるように前記転送周波数を変えることを特徴とする請求項１記載の撮像装置。
【請求項３】
さらに、前記画素部の読み出し領域の行の画素数に応じて異なる周波数のクロック信号を出力する転送クロック回路を有し、
前記転送回路は、前記転送クロック回路により出力されたクロック信号に同期して前記信号を転送することを特徴とする請求項１又は２記載の撮像装置。
【請求項４】
前記転送クロック回路は、前記画素部の読み出し領域の行の画素数が第１の画素数であるときには第１の周波数のクロック信号を出力し、前記画素部の読み出し領域の行の画素数が前記第１の画素数よりも少ない第２の画素数であるときには前記第１の周波数よりも低い第２の周波数のクロック信号を出力することを特徴とする請求項３記載の撮像装置。
【請求項５】
前記転送回路は、少なくとも２個以上の並列動作する転送回路ユニットを有し、前記画素部の読み出し領域の行の画素数に応じて前記転送回路ユニットの動作個数を変えることを特徴とする請求項１〜４のいずれか１項に記載の撮像装置。
【請求項６】
前記転送回路ユニットは、前記画素部の読み出し領域の行の画素数が第１の画素数であるときには動作個数を第１の動作個数とし、前記画素部の読み出し領域の行の画素数が前記第１の画素数よりも少ない第２の画素数であるときには動作個数を前記第１の動作個数よりも少ない第２の動作個数とすることを特徴とする請求項５記載の撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、撮像装置に関する。
【背景技術】
【０００２】
エリア型撮像装置の一つに、ＣＭＯＳ型イメージセンサ（以下、ＣＭＯＳセンサという）がある。ＣＭＯＳセンサは、センサと同一半導体基板上に、センサ駆動回路、アナログ／デジタル（Ａ／Ｄ）変換器、データ処理回路などを混載することができるという利点がある。近年、読み出し速度を高速化するために、行列状に配置した画素部からの行毎のアナログ信号を各列に一つずつ設けたＡ／Ｄ変換器によりＮビットのデジタルデータ信号に変換するＣＭＯＳセンサの開発が行われている。変換されたデジタルデータ信号は、水平転送回路を用いて、出力回路に順次転送される。転送されたデジタルデータ信号は出力回路を介してＣＭＯＳセンサから出力される。列毎にＡ／Ｄ変換器を内蔵したＣＭＯＳセンサでは、Ａ／Ｄ変換動作、水平転送動作をパイプライン動作させることで、フレームレートを向上させることが可能である。特許文献１には、Ｎ行目の各列の画素信号をＡ／Ｄ変換動作する期間と並列に、直前にＡ／Ｄ変換しメモリー部に保持した（Ｎ−１）行目のデジタルデータ信号を順次転送する方式が記載されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平５−４８４６０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
一般的に、動画や静止画など撮影モードにより、出力する画素領域や画素数、フレームレートが大きく異なる。特許文献１では、画素からの信号読み出しのインターバル、すなわち一行の読み出し時間は、Ａ／Ｄ変換時間とデータ転送時間の長いほうの時間が決定すると記述している。一行から出力する画素数が少ない場合、一定の時間で水平転送するべきデータ信号が少なくなるため、水平転送時間がＡ／Ｄ変換時間に対して短くなる。Ａ／Ｄ変換時間より水平転送時間が短くなると、Ａ／Ｄ変換動作中に水平転送動作が行われている期間と、行われていない期間が存在する。水平転送期間は、水平転送回路が動作するため、消費電流が増加する。このため水平転送動作が行われている期間と、行われていない期間ではＣＭＯＳセンサ内の電源配線やグランド配線の抵抗による電位が変動し、この変動分がＡ／Ｄ変換誤差として発生している。
【０００５】
本発明の目的は、アナログ／デジタル変換動作中に転送回路による転送動作が行われない期間を無くし、転送回路の消費電流変動がアナログ／デジタル変換動作に及ぼす悪影響を抑制することができる撮像装置を提供することである。
【課題を解決するための手段】
【０００６】
本発明の撮像装置は、画素が行列状に配置された画素部と、前記画素部の画素から読み出した各行の信号を列毎にアナログからデジタルに変換する列アナログ／デジタル変換器群と、前記列アナログ／デジタル変換器群により変換された各行のデジタルの信号のうちの前記画素部の読み出し領域の列の画素の信号を選択して出力する選択部と、前記選択部により出力された各行の画素の信号を転送する転送回路とを有し、前記転送回路は、前記画素部の読み出し領域の行の画素数に応じて転送周波数を変えることを特徴とする。
【発明の効果】
【０００７】
画素数に応じて転送周波数を変えることにより、アナログ／デジタル変換動作期間中に転送回路の消費電流の変化を防止し、アナログ／デジタル変換誤差を低減することができる。
【図面の簡単な説明】
【０００８】
【図１】本発明の実施形態に係る撮像装置を示すブロック図である。
【図２】図１の構成の動作を示すタイミングチャートである。
【図３】図１の構成の動作を示すタイミングチャートである。
【図４】図１の構成の動作を示すタイミングチャートである。
【発明を実施するための形態】
【０００９】
図１は、本発明の実施形態に係る撮像装置の構成例を示すブロック図である。図１に示す撮像装置は、駆動回路１００と、画素部１１１と、列アナログ／デジタル変換器群（列Ａ／Ｄ変換器群）１１２と、選択手段（選択部）１１３と、水平転送回路１１４とを有する。駆動回路１００は、Ａ／Ｄ駆動クロック回路１０２と、転送クロック回路１０４とを有する。この撮像装置は、列Ａ／Ｄ変換器群１１２を画素部（センサ）１１１と同一半導体基板上に形成したエリア型撮像装置である。Ａ／Ｄ駆動クロック回路１０２は、列Ａ／Ｄ変換器群１１２を駆動するためのクロック信号ＡＤＣＫを出力する。このクロック信号ＡＤＣＫは、一定の周波数を有する。また、転送クロック回路１０４は、水平転送回路１１４を駆動するためのクロックＨＳＣＫ信号を出力する。このクロック信号ＨＳＣＫは、１行当たりに読み出す画素数に応じて可変できる。画素部１１１は、画素が行列状に配置されている。画素は、光電変換により信号を生成する光電変換素子を有する。画素部１１１は、所望の読み出し領域１２０〜１２２の行の画素の信号を行選択により選択し、選択した行の画素の信号を行単位で列Ａ／Ｄ変換器群１１２に出力する。列Ａ／Ｄ変換器群１１２は、列毎のＡ／Ｄ変換器を有し、クロック信号ＡＤＣＫに同期して、画素部１１１の画素から各行のアナログの画素信号を読み出し、読み出した各行の画素信号を列毎にアナログからＮビットのデジタルに変換する。ここで、列Ａ／Ｄ変換器群１１２のＡ／Ｄ変換器には、画素からの出力を読み出す動作と、１行前に読み出した信号をＡ／Ｄ変換する動作を同時に行うために、画素信号を保持するためのサンプルホールド回路を含む場合がある。列Ａ／Ｄ変換器群１１２で変換したデジタルデータ信号は、選択手段１１３に備えたデータ信号を保持するための記憶装置により記憶される。選択手段１１３は、記憶装置に記憶された各行のデジタル信号のうちの画素部１１１の所望の読み出し領域１２０〜１２２の列の画素の信号を選択し、バスを有する水平転送回路１１４に出力する。画素部１１１の読み出し領域１２０〜１２２は、画素部１１１の行選択により行数が決まり、選択手段１１３の列選択により列数が決まる。すなわち、画素部１１１の読み出し領域１２０〜１２２は、何行毎及び何列毎に読み出すかの設定により決まる。水平転送回路１１４は、クロック信号ＨＳＣＫに同期して、選択手段１１３により出力された各行の画素の信号を出力回路に順次転送する。水平転送回路１１４のバスは、Ｎビットバスを有する転送回路ユニット１１５をＭ個並列に設けることで（Ｎ×Ｍ）ビットバスとして構成される（Ｍは自然数）。
【００１０】
図１に示す撮像装置の動作について、図２に示すタイミングチャートを用いて説明する。ある行の画素信号を水平転送回路１１４から出力するには、まず、最初に列Ａ／Ｄ変換器群１１２のＡ／Ｄ変換器が画素部１１１の画素から列毎に画素信号を読み出す画素信号読み出し動作を行う。次に、列Ａ／Ｄ変換器群１１２のＡ／Ｄ変換器が列毎に読み出した画素（アナログ）信号をアナログからデジタルに変換するＡ／Ｄ変換動作を行う。最後に、水平転送回路１１４が列Ａ／Ｄ変換器群１１２により変換されたデジタルデータ信号を出力回路に転送する水平転送動作を行う。これらをパイプライン動作することで、Ｎ行目のデータ信号の水平転送動作と、Ｎ＋１行目のＡ／Ｄ変換動作と、Ｎ＋２行目の画素信号読み出し動作を並列に行う。図２は、図１の画素部の読み出し領域１２０を設定した場合のタイミングを示しており、このとき、画素信号読み出しに必要な時間と、Ａ／Ｄ変換動作に必要な時間と、水平転送動作に必要な時間とがそれぞれＴであるとする。ここで単純化のため、設定した領域の画素信号はすべて出力すると考える。第１の期間Ｔでは、Ｎ行目の画素信号読み出しが行われる。第２の期間Ｔでは、Ｎ行目のＡ／Ｄ変換動作と、Ｎ＋１行目の画素信号読み出し動作が並列に行われる。第３の期間Ｔでは、Ｎ行目の水平転送動作と、Ｎ＋１行目のＡ／Ｄ変換動作と、Ｎ＋２行目の画素信号読み出し動作が並列に行われる。第４の期間Ｔでは、Ｎ＋１行目の水平転送動作と、Ｎ＋２行目のＡ／Ｄ変換動作が並列に行われる。第５の期間Ｔでは、Ｎ＋２行目の水平転送動作が行われる。ここでは、３行の画素を例に説明しているが、実際には４行以上の画素が存在し、各期間Ｔで、並列処理が行われる。
【００１１】
図３は、図１の画素部１１１の読み出し領域１２０より狭い領域１２２を設定した場合のタイミングチャートを示す。画素信号読み出し動作及びＡ／Ｄ変換動作は図２に示すタイミングと同じ時間Ｔにて行うものとする。これに対して、水平転送回路１１４を駆動するクロック信号ＨＳＣＫが読み出し領域１２０を設定したときと同じ周波数である場合には、読み出す画素数が少ないため水平転送動作はＴよりも短い時間Ｔ２で終了する。ここで、水平転送回路１１４の転送回路ユニット１１５のうち使用するユニットを減らすかクロック信号ＨＳＣＫの周波数を下げる、又は両者を行うことで水平転送動作を期間Ｔにわたって行う。画素信号読み出し動作及びＡ／Ｄ変換動作中に水平転送動作が行われていない期間を無くすことで、水平転送回路１１４の消費電流変動による電源電圧及びグランド電圧の変動を最小にし、画素信号読み出し動作及びＡ／Ｄ変換動作に対する悪影響を抑制する。
【００１２】
次に、図４は、図１の画素部１１１の読み出し領域１２０より広い領域１２１を設定した場合のタイミングチャートを示す。水平転送回路１１４を駆動するクロック信号ＨＳＣＫが読み出し領域１２０を設定したときと同じ周波数である場合には、読み出す画素数が多いため水平転送動作は期間Ｔより長い時間Ｔ１が必要となり、フレームレートを律速する。ここで、水平転送回路１１４の転送回路ユニット１１５のうち使用するユニットを増やすかクロック信号ＨＳＣＫの周波数を上げる、又は両者を行うことで水平転送動作を期間Ｔで終了する。これにより、１行から出力する画素数が多い場合でも、Ａ／Ｄ変換時間で決まるフレームレートを維持することが可能となる。
【００１３】
以上のように、本実施形態によれば、水平転送回路１１４は、画素部１１１の読み出し領域１２０〜１２２の行の画素数に応じて転送周波数を変える。第１の方法では、転送クロック回路１０４は、画素部１１１の読み出し領域１１２の行の画素数に応じて異なる周波数のクロック信号ＨＳＣＫを出力する。そして、水平転送回路１１４は、転送クロック回路１０４により出力されたクロック信号ＨＳＣＫに同期して上記の信号を転送する。転送クロック回路１０４は、画素部１１１の読み出し領域１２０〜１２２の行の画素数が少ないときにはクロック信号ＨＳＣＫの周波数を低くし、画素部１１１の読み出し領域１２０〜１２２の行の画素数が多いときにはクロック信号ＨＳＣＫの周波数を高くする。
【００１４】
第２の方法では、水平転送回路１１４は、少なくとも２個以上の並列動作する転送回路ユニット１１５を有し、画素部１１１の読み出し領域１２０〜１２２の行の画素数に応じて転送回路ユニット１１５の動作個数を変える。具体的には、転送回路ユニット１１５は、画素部１１１の読み出し領域１２０〜１２２の行の画素数が少ないときには動作個数を少なくし、画素部１１１の読み出し領域１２０〜１２２の行の画素数が多いときには動作個数を多くする。第３の方法では、第１の方法と第２の方法の両方を行う。
【００１５】
なお、図４の制御は必ずしも必要でない。本実施形態は、図３のように、読み出し領域１２２の行の画素数が少ない場合に、水平転送動作の期間Ｔ２が短くなり、Ａ／Ｄ変換動作中に、水平転送動作が行われている期間と水平転送動作が行われている期間が存在する場合の課題を解決するものである。水平転送動作の期間Ｔ２は、水平転送回路１１４が動作するため、消費電流が増加する。このため、水平転送動作が行われている期間Ｔ２と、行われていない期間では、撮像装置内の電源配線やグランド配線の抵抗による電位が変動し、この変動分がＡ／Ｄ変換誤差として発生する問題点がある。本実施形態では、図３のように、水平転送回路１１４の転送周波数を低くすることにより、水平転送動作の期間をＴにする。これにより、Ａ／Ｄ変換動作中は、水平転送動作が常に行われている状態となり、水平転送回路１１４の消費電流が一定となり、Ａ／Ｄ変換誤差を防止することができる。この目的を達成するためには、水平転送動作の期間は、Ａ／Ｄ変換動作の期間と同じかそれよりも長ければよい。したがって、図４の制御は必ずしも必要ではなく、水平転送動作の期間は、Ａ／Ｄ変換動作の期間Ｔよりも長い期間Ｔ１のままでもよい。画素数に応じて転送周波数を変えることにより、Ａ／Ｄ変換動作期間中に水平転送回路１１４の消費電流の変化を防止し、Ａ／Ｄ変換誤差を低減することができる。
【００１６】
水平転送回路１１４は、水平転送回路１１４の転送期間が列アナログ／デジタル変換器群１１２の変換期間に対して同じ又は長くなるように転送周波数を変えればよい。第１の方法では、転送クロック回路１０４は、図２のように、画素部１１１の読み出し領域１２０の行の画素数が第１の画素数であるときには第１の周波数のクロック信号ＨＳＣＫを出力する。これに対して、転送クロック回路１０４は、図３のように、画素部１１１の読み出し領域１２２の行の画素数が上記の第１の画素数よりも少ない第２の画素数であるときには上記の第１の周波数よりも低い第２の周波数のクロック信号ＨＳＣＫを出力する。
【００１７】
第２の方法では、転送回路ユニット１１５は、図２のように、画素部１１１の読み出し領域１２０の行の画素数が第１の画素数であるときには動作個数を第１の動作個数とする。これに対し、転送回路ユニット１１５は、図３のように、画素部１１１の読み出し領域１２２の行の画素数が上記の第１の画素数よりも少ない第２の画素数であるときには動作個数を上記の第１の動作個数よりも少ない第２の動作個数とする。第３の方法では、第１の方法と第２の方法の両方を行う。
【００１８】
本実施形態において、列Ａ／Ｄ変換器群１１２を駆動するためのクロック信号ＡＤＣＫの周波数が固定で、水平転送回路１１４を駆動するためのクロック信号ＨＳＣＫが可変としている。これは、クロック信号ＡＤＣＫの周波数が変化することによって、Ａ／Ｄ変換精度などに影響を及ぼすのを避けたるためである。水平転送回路１１４で扱うデータ信号はロジック信号である。そのため、水平転送回路１１４が動作可能な上限及び下限周波数に対して十分余裕がある範囲でクロック信号ＨＳＣＫの周波数を可変にしても、扱うデータ値が変化してしまうというような影響を及ぼす可能性が低い。しかしながら、クロック信号ＡＤＣＫの周波数が変化しても、列Ａ／Ｄ変換器群１１２の変換精度などに影響を及ぼさないのであれば、クロック信号ＡＤＣＫの周波数は固定でなくてもよい。
【００１９】
また、本実施形態において、クロック信号の周波数を可変する手段は、例えば、位相ロックループ（ＰＬＬ）回路の逓倍数を可変にする方法や、クロック信号の分周率を可変にする方法など、いかなる方法を用いてもよい。
【００２０】
本実施形態によれば、列毎のＡ／Ｄ変換器を有する撮像装置において、１行から出力する画素数に応じて、データ信号を転送するための水平転送回路１１４の駆動クロック信号ＨＳＣＫの周波数、及び／又は、水平転送回路１１４の動作回路数を制御する。これにより、Ａ／Ｄ変換動作と水平転送動作を同等の時間で行うことが可能となる。その結果、Ａ／Ｄ変換動作中に水平転送動作が行われない期間を無くし、水平転送回路１１４の消費電流変動がＡ／Ｄ変換に及ぼす悪影響を抑制することができる。
【００２１】
なお、上記実施形態は、何れも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、又はその主要な特徴から逸脱することなく、様々な形で実施することができる。
【符号の説明】
【００２２】
１００  駆動回路、１１１  画素部、１１２  列Ａ／Ｄ変換器群、１１３  選択手段、１１４  水平転送回路、１１５  転送回路ユニット
【図１】
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【図２】
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【図３】
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【図４】
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