(57)【要約】【課題】半導体装置の寄生容量成分を好適に調整する。【解決手段】半導体装置１０は、複数個のエミッタ領域２０を備える。半導体層の表面から所定の深さまでの領域に形成されているボディ領域１２を備える。ボディ領域１２の下部に形成されているドリフト領域４を備える。ドリフト領域４の下部に形成されているコレクタ領域３を備える。各エミッタ領域２０の表面からボディ領域１２を貫通して伸びている第１トレンチ３１を備える。第１トレンチ３１の内面を覆っているゲート絶縁膜１８を備える。第１トレンチ３１内に収容されているゲート電極８を備える。隣接している第１トレンチ３１間に形成され、ボディ領域１２を貫通して伸びている第２トレンチ３２を備える。第２トレンチ３２の内面を覆っているトレンチ絶縁膜３３を備える。第２トレンチ３２内に収容されている導電層３５を備える。導電層３５がゲート電極８に電気的に接続されている。【選択図】 図１
2012164851.tif 000002
【特許請求の範囲】
【請求項１】
半導体層の表面の一部に臨んで形成されている第１導電型の複数個の第１半導体領域と、
第１半導体領域を取り囲んでいるとともに、半導体層の表面から所定の深さまでの領域に形成されている第２導電型のボディ領域と、
ボディ領域の下部に形成されており、ボディ領域によって第１半導体領域から分離されている第１導電型のドリフト領域と、
ドリフト領域の下部に形成されている第２半導体領域と、
各第１半導体領域の表面からボディ領域を貫通して伸びており、その底面がドリフト領域に突出している複数の第１トレンチと、
各第１トレンチの内面を覆っているゲート絶縁層と、
ゲート絶縁層で取り囲まれた状態で各第１トレンチ内に収容されている第１トレンチゲート電極と、
隣接している第１トレンチ間に形成されているとともに、ボディ領域を貫通して伸びており、その底面がドリフト領域に突出している複数の第２トレンチと、
各第２トレンチの内面を覆っているトレンチ絶縁層と、
トレンチ絶縁層で取り囲まれた状態で各第２トレンチ内に収容されている複数の導電層と、
を備え、
複数の導電層のうち少なくとも１つが、第１トレンチゲート電極に電気的に接続可能とされるか、または、第１半導体領域に選択的に電気接続可能とされていることを特徴とする半導体装置。
【請求項２】
トレンチ絶縁層で取り囲まれた状態で第２トレンチ内の底部には底部絶縁層が形成されており、
底部絶縁層の上面は、ボディ領域とドリフト領域との界面よりもボディ領域側に位置しており、
底部絶縁層の上層に導電層が形成されており、
導電層が第１トレンチゲート電極に電気的に接続されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
導電層が第１トレンチゲート電極に接続されている場合における、ゲート電圧の供給源から第１トレンチゲート電極までの経路の抵抗成分である第１のゲート抵抗成分が、
導電層が第１トレンチゲート電極に接続されていない場合における、ゲート電圧の供給源から第１トレンチゲート電極までの経路の抵抗成分である第２のゲート抵抗成分よりも小さくされており、
第１トレンチの容量成分と第２トレンチの容量成分との和と第１のゲート抵抗成分との積算値が、第１トレンチの容量成分と第２のゲート抵抗成分との積算値以下となるように、第１のゲート抵抗成分が設定されていることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
第２トレンチは、ボディ領域が半導体層の表面に露出している領域に複数形成されており、
複数の第２トレンチの各々内に収容されている導電層の少なくとも１つが、第１半導体領域と選択的に電気接続されていることを特徴とする請求項１に記載の半導体装置。
【請求項５】
第１トレンチおよび第２トレンチの上層には、上部絶縁層が形成されており、
上部絶縁層および第１半導体領域の上層には、上部電極が形成されており、
複数の第２トレンチの各々内に収容されている導電層に接続されているパッド部をさらに備え、
パッド部と上部電極とが電気的に接続可能とされていることを特徴とする請求項４に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本願は、半導体装置の寄生容量成分を好適に調整することが可能な技術に関する。
【背景技術】
【０００２】
第１導電型（例えばｎ型）のドリフト領域の表面に、第２導電型（例えばｐ型）のボディ領域が積層されている半導体基板に、半導体装置として機能する半導体構造（ＭＯＳ、ＩＧＢＴ等）を作り込む技術が発達している。このような半導体装置では、ゲート周辺に寄生成分として形成される容量が、スイッチング特性を決定する重要なパラメータとなる。寄生容量成分は、ゲート周辺における、ゲート電極、絶縁膜、ドリフト領域等の構成によって形成される。例えば、低損失で高速なスイッチング動作を実現するためには、ゲート−コレクタ（ドレイン）間の帰還容量を低減させる必要がある。
【０００３】
特許文献１には、厚い酸化膜をトレンチゲートの底部に備えている半導体装置が開示されている。厚い絶縁層によって、トレンチゲートとドレイン領域はトレンチの底部において隔てられる。これにより、帰還容量を低減させることができる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特表２００４−５３８６４８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
特許文献１の技術では、トレンチゲート底部の酸化膜を厚くすることにより、寄生容量成分の調整を行っている。このため、寄生容量成分を小さくするためには、トレンチゲート底部の酸化膜を厚くしなければならないが、トレンチゲート底部の酸化膜を厚くしすぎると、チャネルが形成されなくなり、半導体装置の主要特性（スイッチ特性や導通性能など）が得られなくなる。したがって、半導体装置の主要特性を確保できる範囲内でしか、寄生容量成分を調整することができず、寄生容量の調整機能を十分に得ることができないという問題があった。
【０００６】
本願の技術は、上記の問題を解決するために創案された。すなわち、本願は、半導体装置の主要特性に影響を与えることなく、半導体装置の寄生容量成分を好適に調整することが可能な技術を提供する。
【課題を解決するための手段】
【０００７】
本願に開示される半導体装置は、半導体層の表面の一部に臨んで形成されている第１導電型の複数個の第１半導体領域と、第１半導体領域を取り囲んでいるとともに、半導体層の表面から所定の深さまでの領域に形成されている第２導電型のボディ領域と、ボディ領域の下部に形成されており、ボディ領域によって第１半導体領域から分離されている第１導電型のドリフト領域と、ドリフト領域の下部に形成されている第２半導体領域と、各第１半導体領域の表面からボディ領域を貫通して伸びており、その底面がドリフト領域に突出している複数の第１トレンチと、各第１トレンチの内面を覆っているゲート絶縁層と、ゲート絶縁層で取り囲まれた状態で各第１トレンチ内に収容されている第１トレンチゲート電極と、隣接している第１トレンチ間に形成されているとともに、ボディ領域を貫通して伸びており、その底面がドリフト領域に突出している複数の第２トレンチと、各第２トレンチの内面を覆っているトレンチ絶縁層と、トレンチ絶縁層で取り囲まれた状態で各第２トレンチ内に収容されている複数の導電層と、を備える。また、複数の導電層のうち少なくとも１つが、第１トレンチゲート電極に電気的に接続可能とされるか、または、第１半導体領域に選択的に電気接続可能とされている。
【０００８】
第１トレンチは、トレンチゲートとして動作する。第２トレンチは、導電層が第１トレンチゲート電極に電気的に接続されている場合には、入力容量（ゲート−第１半導体領域間の容量成分）を増加させるためのキャパシタとして機能する。また、第２トレンチは、導電層が第１半導体領域に電気的に接続されている場合には、出力容量（第１半導体領域−第２半導体領域の容量成分）を増加させるためのキャパシタとして機能する。第１半導体領域の例としてはエミッタ領域又はソース領域が挙げられる。また、第２半導体領域の例としてはコレクタ領域又はドレイン領域が挙げられる。
【０００９】
そして、入力容量や出力容量を増加させるために、第１トレンチの構造を変える必要がないため、半導体装置の主要特性（スイッチ特性や導通性能など）に影響を与えることを防止できる。以上より、半導体装置の主要特性に影響を与えずに、容量の調整機能を十分に得ることができる。
【００１０】
また、本願に開示される半導体装置では、トレンチ絶縁層で取り囲まれた状態で第２トレンチ内の底部には底部絶縁層が形成されており、底部絶縁層の上面は、ボディ領域とドリフト領域との界面よりもボディ領域側に位置しており、底部絶縁層の上層に導電層が形成されており、導電層が第１トレンチゲート電極に電気的に接続されていてもよい。
【００１１】
第２トレンチ内の底部に形成された底部絶縁層の上面が、ボディ領域とドリフト領域との界面よりもボディ領域側に位置していることにより、半導体装置のターンオン時において、チャネルが導通しない。よって、第２トレンチでは、電気的動作が行われない。これにより、第２トレンチを、入力容量（ゲート−第１半導体領域間の容量成分）を増加させるためのキャパシタとして好適に機能させることができる。
【００１２】
トレンチゲートに別途外付でキャパシタ素子を接続する場合には、配線長が長くなる。すると、配線の寄生インダクタンスが大きくなることで、キャパシタ素子と寄生インダクタンスによるＬＣ共振を無視できなくなってしまう場合がある。一方、本願では、トレンチゲートである第１トレンチの直近に、キャパシタである第２トレンチが位置しているため、トレンチゲートにキャパシタを接続する際の配線長を短くすることができる。よって、配線の寄生インダクタンスを小さくすることができるため、共振の影響を小さくすることができる。
【００１３】
また、半導体装置は高温になる場合がある。トレンチゲートに別途外付でキャパシタ素子を接続する場合には、キャパシタ素子の高温信頼性を考慮する必要がある。一方本願では、第２トレンチを、入力容量（ゲート−第１半導体領域間の容量成分）を増加させるためのキャパシタとして機能させる。よって、キャパシタの高温信頼性を、半導体装置と同等にすることができる。
【００１４】
また、本願に開示される半導体装置では、導電層が第１トレンチゲート電極に接続されている場合における、ゲート電圧の供給源から第１トレンチゲート電極までの経路の抵抗成分である第１のゲート抵抗成分が、導電層が第１トレンチゲート電極に接続されていない場合における、ゲート電圧の供給源から第１トレンチゲート電極までの経路の抵抗成分である第２のゲート抵抗成分よりも小さくされていてもよい。また、第１トレンチの容量成分と第２トレンチの容量成分との和と第１のゲート抵抗成分との積算値が、第１トレンチの容量成分と第２のゲート抵抗成分との積算値以下となるように、第１のゲート抵抗成分が設定されていてもよい。
【００１５】
第１トレンチの容量成分は、第１トレンチゲート電極、ゲート絶縁層および第１トレンチの底面と第２半導体領域との間の領域の構成によって形成される容量である。第２トレンチの容量成分は、導電層、トレンチ絶縁層および第２トレンチの底面と第２半導体領域との間の領域の構成によって形成される容量である。半導体装置のターンオフ時の動作を説明する。ゲート抵抗成分を小さくすると、ターンオフ時における素子電圧の立ち上がり時間が短くなるため、スイッチング損失を低下させることができる。しかし同時に、素子電流の減少率が大きくなるため、サージ電圧が増大するというトレードオフの関係が存在している。本願では、第１トレンチの容量成分に第２トレンチの容量成分を付加することによって、容量成分の総和値を増加させることができる。これにより、素子電圧の立ち上がり時間を短い状態に維持したまま、素子電流の減少率のみを小さくすることができる。よって、サージ電圧の増大を抑制しながら、ターンオフ損失を減少させることができる。以上より、スイッチング損失の低下とサージ電圧の抑制とを両立することができる。
【００１６】
また、本願に開示される半導体装置では、第２トレンチは、ボディ領域が半導体層の表面に露出している領域に複数形成されており、複数の第２トレンチの各々内に収容されている導電層の少なくとも１つが、第１半導体領域と選択的に電気接続されていてもよい。
【００１７】
第２トレンチは、ボディ領域が半導体層の表面に露出している領域に形成されているため、第２トレンチの周囲には第１半導体領域が存在しない。よって、第２トレンチでは、電気的動作が行われない。これにより、第２トレンチを、出力容量（第１半導体領域−第２半導体領域間の容量成分）を増加させるためのキャパシタとして好適に機能させることができる。
【００１８】
半導体装置を配線を用いて各種の装置に搭載する場合には、半導体装置の出力容量と配線インダクタンスとによって、共振周波数が決定される。そして、共振周波数が搭載装置にとって不適切な場合には、共振が発生する場合がある。本願では、第２トレンチゲート内の導電層の少なくとも１つが第１半導体領域と選択的に電気接続可能とされている。第１半導体領域に接続される第２トレンチゲート内の導電層の数を変えることに応じて、出力容量を変化させることができる。これにより、共振周波数を意図的にシフトすることが可能となる。よって、共振周波数を共振が発生しない値に設定することが可能となるため、共振の発生を防止できる。これにより、共振によって半導体装置の寿命が短くなってしまう事態等を防止できる。
【００１９】
また、本願では、トレンチゲートである第１トレンチの直近に、キャパシタである第２トレンチが位置しているため、トレンチゲートにキャパシタを接続する際の配線長を短くすることができる。よって、配線の寄生インダクタンスを小さくすることができるため、共振の影響を小さくすることができる。また本願では、第２トレンチを、出力容量（第２半導体領域−第１半導体領域間の容量成分）を増加させるためのキャパシタとして機能させる。よって、キャパシタの高温信頼性を、半導体装置と同等にすることができる。
【００２０】
また、本願に開示される半導体装置では、第１トレンチおよび第２トレンチの上層には、上部絶縁層が形成されており、上部絶縁層および第１半導体領域の上層には、上部電極が形成されており、複数の第２トレンチの各々内に収容されている導電層に接続されているパッド部をさらに備え、パッド部と上部電極とが電気的に接続可能とされていてもよい。
【００２１】
パッド部と上部電極とを電気的に接続する方法の一例としては、ワイヤで両者を接続する方法が挙げられる。これにより、キャパシタとして機能する第２トレンチを、選択的に第１半導体領域に接続することが可能となる。よって、出力容量を適切に変化させ、共振周波数をシフトさせることが可能となる。
【図面の簡単な説明】
【００２２】
【図１】実施例１の半導体装置の断面図である。
【図２】実施例１の半導体装置の動作を示すグラフである。
【図３】従来構造の半導体装置の断面図である。
【図４】実施例２の半導体装置の平面図である。
【図５】実施例２の半導体装置の断面図である。
【図６】実施例２の半導体装置の等価回路である。
【図７】フルブリッジ回路を示す図である。
【図８】共振部の等価回路を示す図である。
【図９】共振部の等価回路を示す図である。
【図１０】共振部の発振動作を示すグラフである。
【発明を実施するための形態】
【００２３】
以下に説明する実施例の主要な特徴を列記しておく。
（特徴１）半導体基板はＳｉである。
（特徴２）セルエリアに形成されている半導体構造はＩＧＢＴ構造である。
（特徴３）セルエリアに形成されている半導体構造はＭＯＳ構造である。
【実施例】
【００２４】
（実施例１）
本発明に係る半導体素子駆動回路の基本原理について、半導体素子としてＩＧＢＴ（絶縁ゲートバイポーラトランジスタ）素子を例にとり説明する。もちろん、ＩＧＢＴに限定されるものではなく、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）でもよい。
【００２５】
図１に示すように、実施例１の半導体装置１０の裏面には、コレクタ電極２が形成されている。コレクタ電極２の表面に、ｐ＋型（第２導電型）の第２半導体領域（コレクタ領域）３が形成されている。コレクタ領域３の表面に、ｎ−型のドリフト領域４が形成されている。ドリフト領域４の表面に、ｐ型（第２導電型）のボディ領域１２が形成されている。ボディ領域１２の表面に、複数個のｎ＋型（第１導電型）の第１半導体領域（エミッタ領域）２０が形成されている。ボディ領域１２は、エミッタ領域２０を取り囲んでいる。各々のエミッタ領域２０は、ボディ領域１２によってドリフト領域４から分離されている。
【００２６】
各エミッタ領域２０の表面からボディ領域１２を貫通して伸びている、第１トレンチ３１が形成されている。第１トレンチ３１の底面は、ドリフト領域４に突出している。第１トレンチ３１の内壁は、ゲート絶縁膜１８で被覆されている。第１トレンチ３１内には、ゲート絶縁膜１８で取り囲まれた状態で、ゲート電極８が収容されている。ゲート電極８は、ドリフト領域４とエミッタ領域２０を分離している範囲のボディ領域１２に、ゲート絶縁膜１８を介して対向している。
【００２７】
また、隣接している第１トレンチ３１の間に、第２トレンチ３２が形成されている。第２トレンチ３２は、エミッタ領域２０の表面からボディ領域１２を貫通して伸びており、その底面がドリフト領域４に突出している。第２トレンチの内壁は、トレンチ絶縁膜３３で被覆されている。トレンチ絶縁膜３３で取り囲まれた状態で、第２トレンチ３２内の底部には、絶縁層３４が配置されている。絶縁層３４の一例としては、n型多結晶シリコン（n-polySi）が挙げられる。絶縁層３４の上面は、ボディ領域１２とドリフト領域４との界面よりもボディ領域１２側に位置している。絶縁層３４の上層には、トレンチ絶縁膜３３で取り囲まれた状態で、導電層３５が収容されている。
【００２８】
ボディ領域１２とエミッタ領域２０の表面に、エミッタ電極１４が形成されている。ゲート電極８および導電層３５は、絶縁膜１６によって、エミッタ電極１４に対して絶縁されている。絶縁膜１６には、図１の奥行き方向のいずれかの断面で、ゲート電極８および導電層３５の表面を露出させるコンタクトホール（不図示）が形成されている。これらのコンタクトホールを介して、導電層３５とゲート電極８とが電気的に接続されている。また、導電層３５とゲート電極８は、コンタクトホールを介して、ゲート電圧を供給するドライブ回路（不図示）に接続されている。
【００２９】
第１トレンチ３１の機能について説明する。半導体装置１０では、ドライブ回路から出力されるゲート電圧（例えば１５Ｖと０Ｖ）が、ドライブ回路からゲート電極８までの経路を介して、ゲート電極８に供給される。これにより、第１トレンチ３１の各々はトレンチゲートとして動作し、半導体装置１０のターンオン・ターンオフの制御が行われる。第１トレンチ３１は、第１トレンチ容量成分を有している。第１トレンチ容量成分は、ゲート電極８、ゲート絶縁膜１８、第１トレンチ３１の底面とコレクタ領域３との間の領域、の構成によって形成される容量成分である。
【００３０】
第２トレンチ３２の機能について説明する。第２トレンチ３２内の底部に形成された絶縁層３４の上面が、ボディ領域１２とドリフト領域４との界面よりもボディ領域１２側に位置していることにより、半導体装置１０のターンオン時において、チャネルが導通しない。よって、第２トレンチ３２では、電気的動作が行われない。このようにトレンチ底部を電気的に動作させない構造にすることで、第２トレンチ３２を、キャパシタとして好適に機能させることができる。第２トレンチ３２がキャパシタとして機能する際の容量成分は、導電層３５、絶縁層３４、トレンチ絶縁膜３３、第２トレンチ３２の底面とコレクタ領域３との間の領域、の構成によって形成される。
【００３１】
そして、第２トレンチ３２の導電層３５は、ゲート電極８に電気的に接続されている。これにより、第２トレンチ３２を、入力容量（ゲート電極８−エミッタ領域２０間の容量成分）を増加させるためのキャパシタとして機能させることができる。
【００３２】
また、本願の半導体装置１０と対比する対象として、従来構造の半導体装置１００を、図３を用いて説明する。半導体装置１００は、ダミートレンチとして機能する第２トレンチ１３２を備えた、ダミートレンチ型のＩＧＢＴである。第２トレンチ１３２は、ボディ領域１２の表面からボディ領域１２を貫通して伸びており、その底面がドリフト領域４に突出している。また、第２トレンチ１３２の内部の全領域に、導電層１３５が収容されている。また第２トレンチ１３２の上部には、導電層１３５を絶縁する絶縁膜１６が形成されていないため、導電層１３５がエミッタ電極１４に電気的に接続されている。なお、その他の構造は、図１の半導体装置１０と同様であるため、ここでは詳細な説明を省略する。
【００３３】
ダミートレンチの機能を説明する。オン抵抗を低減するために、トレンチゲート（第１トレンチ３１）同士の間の距離をある程度大きくすることが望ましい場合がある。しかし、第１トレンチ３１のトレンチ間距離を大きくすると、第１トレンチ３１の間の領域において、ボディ領域１２とドリフト領域４の間のｐｎ接合に、大きな電界が加わることがある。そこで、当該領域にダミートレンチ（第２トレンチ１３２）を形成することで、ｐｎ空乏層を均等に拡げ、電界集中を緩和することができる。
【００３４】
また、ゲート抵抗成分について説明する。ゲート抵抗成分は、ゲート電圧を供給するドライブ回路（不図示）から、ゲート電極８までの経路の抵抗成分である。なお、ゲート抵抗成分は、抵抗器を経路上に挿入することによって、任意の値に調整することが可能である。ここで、従来構造の半導体装置１００（図３）でのゲート抵抗成分を、ゲート抵抗成分Ｒｇ１とする。また、本願の半導体装置１０（図１）でのゲート抵抗成分を、ゲート抵抗成分Ｒｇ２とする。半導体装置１０のゲート抵抗成分Ｒｇ２は、半導体装置１００のゲート抵抗成分Ｒｇ１よりも小さくされている。
【００３５】
また、従来の半導体装置１００において、全ての第１トレンチ３１の合成容量成分と、ゲート抵抗成分Ｒｇ１との積算値を、第１積算値とする。一方、本願の半導体装置１０において、全ての第１トレンチ３１の合成容量成分と全ての第２トレンチ３２の合成容量成分との和と、ゲート抵抗成分Ｒｇ２との積算値を、第２積算値とする。そして、ゲート抵抗成分Ｒｇ２の値は、第２積算値が第１積算値以下となるように設定されている。
【００３６】
半導体装置１０の動作について説明する。例として、従来の半導体装置１００(図３)の動作と、本願の半導体装置１０（図１）の動作を比較して説明する。ターンオフ動作について、図２を用いて説明する。図２は、時刻ｔ１において、ターンオフ動作が開始された場合の動作を示す図である。図２（Ａ）はゲート電圧Ｖｇの時間変化を示すグラフ、図２（Ｂ）はコレクタ電流Ｉｃの時間変化を示すグラフ、図２（Ｃ）はコレクタ電圧Ｖｃの時間変化を示すグラフ、図２（Ｄ）はスイッチング損失の時間変化を示すグラフ、である。なお、図２において、実線が本願の半導体装置１０の場合の特性であり、破線が従来構造の半導体装置１００の場合の特性である。
【００３７】
従来の半導体装置１００（図２、点線）のスイッチング損失を説明する。スイッチング損失は、コレクタ電流Ｉｃとコレクタ電圧Ｖｃで決定され、図２（Ｄ）に示す領域Ｒ１の斜線部の面積で表される。スイッチング損失を小さくするためには、コレクタ電圧Ｖｃの立ち上がり時間Ｐ１（図２（Ｃ））を短くするか、コレクタ電圧Ｖｃの最大値を小さくすることが必要である。
【００３８】
ここで、ゲート抵抗成分を小さくすると、ターンオフ時におけるコレクタ電圧Ｖｃの立ち上がり時間が短くなる。しかし同時に、コレクタ電流Ｉｃの減少率（ｄｉ／ｄｔ）（図２（Ｂ）、領域Ｒ３）が大きくなる。また、ターンオフ時にサージ電圧（図２（Ｃ）、領域Ｒ４）が発生するが、サージ電圧はｄｉ／ｄｔ×Ｌｐ（Ｌｐ：寄生成分のインダクタンス）で与えられる。よって、コレクタ電圧Ｖｃの立ち上がり時間を短くすると、サージ電圧が増大するというトレードオフの関係が存在している。すると、単にゲート抵抗成分を小さくするだけでは、サージ電圧の増大によってコレクタ電圧Ｖｃの最大値が増加してしまうため、スイッチング損失を小さくできない。
【００３９】
本願の半導体装置１０（図２、実線）のスイッチング損失を説明する。前述したように、ゲート抵抗成分を小さくすると、ターンオフ時におけるコレクタ電圧Ｖｃの立ち上がり時間が短くなる。また、半導体装置１０の入力容量（ゲート電極８−エミッタ領域２０間の容量成分の合計値）を増加させると、コレクタ電圧Ｖｃの立ち上がり時間を一定値に維持したまま、コレクタ電流Ｉｃの減少率のみを小さくすることができ、その結果サージ電圧を小さくすることができる。そこで、本願の半導体装置１０では、ゲート抵抗成分をＲｇ１からＲｇ２へ小さくしている。また、ゲート抵抗成分Ｒｇ１で駆動した場合の電流の減少率（領域Ｒ３）と、ゲート抵抗成分Ｒｇ２で駆動した場合の電流の減少率（領域Ｒ５）とが同じになるように、第２トレンチ３２の容量成分（複数の第２トレンチ３２の容量成分の合計値）を設定している。そして、入力容量に第２トレンチ３２の容量成分を付加することで、入力容量を増加させている。これにより、ゲート抵抗成分Ｒｇ１のサージ電圧（領域Ｒ４）と同じサージ電圧（領域Ｒ６）でありながら、コレクタ電圧Ｖｃの立ち上がり時間を時間Ｐ１からＰ２へより短くすることができる。そして、本願の半導体装置１０でのスイッチング損失は、図２（Ｄ）に示す領域Ｒ２の斜線部の面積で表される。領域Ｒ１に比して領域Ｒ２の面積が小さくなっていることから、従来の半導体装置１００に比して、本願の半導体装置１０では、ターンオフ損失が低下していることが分かる。以上より、スイッチング損失の低下とサージ電圧の抑制とを両立することができる。
【００４０】
半導体装置１０の製造方法について説明する。なお、本願の半導体装置１０（図１）は、従来のダミートレンチ型の半導体装置１００（図３）の構造を一部変更したものである。まず、ｎ型の不純物を含む半導体基板を用意する。半導体基板の表面にｐ型の不純物をイオン注入して、ボディ領域１２を形成する。半導体基板の裏面にｐ型の不純物をイオン注入して、コレクタ領域３を形成する。次に、ボディ領域１２の表面の所定部分にマスク層を形成した後、図１に示しているエミッタ領域２０を形成する。
【００４１】
表面に開口を有するマスク層を形成し、表面からエミッタ領域２０とボディ領域１２をエッチングして、ドリフト領域４に達する第１トレンチ３１および第２トレンチ３２を形成する。エッチングにはＲＩＥ（Reactive Ion Etching）等のドライエッチングを利用することができる。次に、第１トレンチ３１の内壁にゲート絶縁膜１８を形成するとともに、第２トレンチ３２の内壁にトレンチ絶縁膜３３を形成する。ゲート絶縁膜１８およびトレンチ絶縁膜３３は、熱酸化により、同時に形成することができる。そして、第２トレンチ３２の底部にのみ、選択的に絶縁層３４（ｎ−ｐｏｌｙＳｉ）を埋め込む。その後、第１トレンチ３１および第２トレンチ３２内に、ポリシリコン等の導電層を同時に充填する。これにより、ゲート電極８および導電層３５を同時に形成することができる。次に、絶縁膜１６を形成した後に、ゲート電極８と導電層３５とをゲート配線に電気的に接続すると共に、ボディ領域１２とエミッタ領域２０と絶縁膜１６の表面にエミッタ電極１４を形成する。なお、導電層３５をゲート配線に接続する工程は、ゲート電極８をゲート配線に接続する工程において同時に行うことができる。次いで、コレクタ領域３の裏面にコレクタ電極２を形成する。上記の工程を経て、図１に示している半導体装置１０を得ることができる。
【００４２】
上述した本願の半導体装置１０の製造フローでは、従来の半導体装置１００の製造フローに対して、絶縁層３４を埋め込む工程を追加するだけでよい。よって、従来の半導体装置１００の製造フローを流用することができるため、容易に半導体装置１０を製造することが可能である。
【００４３】
半導体装置１０の効果について説明する。半導体装置１０の入力容量を増加させるために、第２トレンチ３２を用いることで、第１トレンチ３１の構造を変える必要がない。よって、半導体装置１０の主要特性（スイッチ特性や導通性能など）に影響を与えることなく、入力容量の調整機能を十分に得ることができる。
【００４４】
また、入力容量を増加させる場合に、第１トレンチ３１に別途外付でキャパシタ素子を接続する場合には、配線長が長くなる。すると、配線の寄生インダクタンスが大きくなることで、キャパシタ素子と寄生インダクタンスによるＬＣ共振を無視できなくなってしまう場合がある。一方、本願の半導体装置１０では、第１トレンチ３１の直近に、キャパシタとして機能する第２トレンチ３２が位置しているため、第１トレンチ３１にキャパシタを接続する際の配線長を短くすることができる。よって、配線の寄生インダクタンスを小さくすることができるため、共振の影響を小さくすることができる。
【００４５】
また、半導体装置は高温になる場合があるため、第１トレンチ３１に別途外付でキャパシタ素子を接続する場合には、キャパシタ素子の高温信頼性を考慮する必要がある。本願の半導体装置１０では、半導体装置１０の内部に形成されている第２トレンチ３２を、キャパシタとして機能させている。よって、キャパシタの高温信頼性を半導体装置１０と同等にすることができ、キャパシタの高温信頼性を確保することができる。
【００４６】
（実施例２）
図６に、実施例２の半導体装置２１０の等価回路を示す。半導体装置２１０は、出力容量成分Ｃ０、容量成分Ｃ１ないしＣ３、パッド２５１ないし２５３、エミッタ電極１４、を備える。出力容量成分Ｃ０の一端と、容量成分Ｃ１ないしＣ３の一端は、コレクタに共通接続されている。出力容量成分Ｃ０の他端は、エミッタに接続されている。容量成分Ｃ１ないしＣ３の他端は、パッド２５１ないし２５３の各々に接続されている。またエミッタ電極１４が、エミッタに接続されている。そして、エミッタ電極１４と、パッド２５１ないし２５３とは、ワイヤ２９０等を用いることによって互いに接続可能とされている。
【００４７】
半導体装置２１０の適用形態について説明する。例として、図７に示す、フルブリッジ回路３００に、本願の半導体装置２１０を使用する場合を説明する。また、共振部３０１において、並列アーム間の共振ループを想定した場合を説明する。この場合において、半導体装置２１０（図６）のパッド２５１ないし２５３の何れもがエミッタ電極１４に接続されていない場合には、共振部３０１の等価回路は、図８に示す等価回路３１０となる。等価回路３１０の共振周波数ｆ１（Ｈｚ）は、半導体装置２１０の出力容量と配線インダクタンスとによって決定され、下式で表される。
ｆ１＝１／２π×（Ｃ０×Ｌ１）１／２・・・式（１）
ここで、Ｌ１は配線インダクタンスである。またＣ０は、半導体装置２１０の出力容量成分である。
【００４８】
そして、共振周波数ｆ１がフルブリッジ回路３００にとって不適切な場合には、フルブリッジ回路３００の実駆動時において、共振部３０１が発振してしまう場合がある。共振部３０１の発振の例を図１０に示す。図１０は、時刻ｔ１１においてターンオン動作が開始された場合における、発振動作のイメージ図である。図１０（Ａ）は、スイッチングアームにおけるゲート電圧Ｖｇの時間変化を示すグラフであり、図１０（Ｂ）は、スイッチングアームにおけるコレクタ電圧Ｖｃの時間変化を示すグラフである。図１０（Ｃ）は、還流アームにおけるダイオード電圧Ｖｄの時間変化を示すグラフであり、図１０（Ｄ）は、還流アームにおけるダイオード電流Ｉｄの時間変化を示すグラフである。図１０に示すように、発振が発生すると、ゲート電圧Ｖｇやコレクタ電圧Ｖｃの時間変化が大きくなるため、半導体装置２１０が故障したり、素子寿命が短くなるなどの問題が発生する。
【００４９】
そこで、発振防止のために、等価回路３１０の共振周波数を、フルブリッジ回路３００の実駆動時に発振が発生してしまう周波数からシフトさせる必要が出てくる場合がある。この場合、図６において、パッド２５１ないし２５３の少なくとも１つを、ワイヤ等でエミッタ電極１４に接続すればよい。例として、図４および図６に示すように、ワイヤ２９０を用いてパッド２５１をエミッタ電極１４に接続する場合を説明する。
【００５０】
この場合の共振部３０１の等価回路は、図９に示す等価回路３２０となる。出力容量成分Ｃ０に対して容量成分Ｃ１が並列に接続されるため、出力容量成分の値を増加させることができる。そして、等価回路３２０の共振周波数ｆ２（Ｈｚ）は、下式で表される。
ｆ２＝１／２π×（（Ｃ０＋Ｃ１）×Ｌ１）１／２・・・式（２）
式（１）および式（２）より、容量成分Ｃ１を付加することによって、共振周波数を大きくするようにシフトできることが分かる。
【００５１】
そして、パッド２５１ないし２５３のうち、エミッタ電極１４と接続するパッドの数を増やすほど、容量出力容量を増加させることができる。よって、共振周波数をより大きい側にシフトできることが分かる。なお、エミッタ電極１４と接続するパッドの数は、フルブリッジ回路３００を実動作させながらチューニングしていくことで決定してもよい。
【００５２】
次に、図６で説明した半導体装置２１０の等価回路を実現するための、具体的な構成について説明する。図４に、半導体装置２１０の平面図を模式的に示す。図５に、図４のＶ−Ｖ線における断面図を模式的に示す。図４に示すように、半導体装置２１０は、外周２０４を有する半導体基板２０２を利用して製造されている。半導体基板２０２は、トランジスタ動作をする半導体構造が作り込まれているセルエリア２７１〜２７３と、そのセルエリア２７１〜２７３を取り囲む終端エリア２０７に区分されている。セルエリア２７１〜２７３の内部には、第１トレンチ２３１および第２トレンチ２３２が、図４の左右方向に伸びるように多数形成されている。また、セルエリア２７１〜２７３の領域内の表面全体には、エミッタ電極１４として機能するアルミニウムの金属層（不図示）が形成されている。なお、セルエリアの数は３つに限られず、任意の数に設定することが可能である。
【００５３】
半導体装置２１０には、パッド２５０〜２５３が備えられている。パッド２５０から引き出されたゲート配線２８０は、セルエリア２７１〜２７３の右側側面に配置されている。ゲート配線２８０は、第１トレンチ２３１の各々に接続されている。またパッド２５０は、ゲート電圧を供給するドライブ回路（不図示）に接続される。
【００５４】
パッド２５１から引き出された配線２８１は、セルエリア２７１の左側側面に配置されている。配線２８１は、セルエリア２７１内に位置する第２トレンチ２３２の導電層２３５に接続されている。また、配線２８２および２８３の構造は、配線２８１と同様であるため、ここでは説明を省略する。ゲート配線２８０、配線２８１〜２８３は、互いに分離して引き回されている。
【００５５】
終端エリア２０７には、外周２０４の内側を、外周２０４に沿って伸びる４重の終端トレンチ２６１および２６２が形成されている。終端トレンチ２６１および２６２は、外周２０４に沿ってセルエリア２０５を一巡する閉ループ形状となっている。
【００５６】
図５を参照して、半導体装置２１０の内部構造を説明する。図５の第２トレンチ２３２は、ボディ領域１２の表面からボディ領域１２を貫通して伸びており、その底面がドリフト領域４に突出している。また、第２トレンチ２３２の内部の全領域に、導電層２３５が収容されている。第２トレンチ２３２の上方に形成されている絶縁膜１６には、図５の奥行き方向のいずれかの断面で、配線２８１と接続するためのコンタクトホール（不図示）が形成されている。また、第１トレンチ２３１の上方に形成されている絶縁膜１６には、図５の手前方向のいずれかの断面で、ゲート配線２８０と接続するためのコンタクトホール（不図示）が形成されている。なお、その他の構造は、図１の半導体装置１０と同様であるため、ここでは詳細な説明を省略する。
【００５７】
第２トレンチ２３２は、第１トレンチ２３１と比較して、エミッタ領域２０を有していない。よって、第２トレンチ２３２では、半導体装置２１０のターンオン時において、チャネルが導通しない。すなわち、第２トレンチ２３２では電気的動作が行われないため、第２トレンチ３２をキャパシタとして好適に機能させることができる。そして、図６の容量成分Ｃ１は、セルエリア２７１に含まれている複数の第２トレンチ２３２の合成容量に該当する。図６の容量成分Ｃ２は、セルエリア２７２に含まれている複数の第２トレンチ２３２の合成容量に該当する。図６の容量成分Ｃ３は、セルエリア２７３に含まれている複数の第２トレンチ２３２の合成容量に該当する。また、図６の出力容量成分Ｃ０は、セルエリア２７１〜２７３に含まれている全ての第１トレンチ２３１の出力容量成分（エミッタ領域２０−コレクタ領域３間の容量成分）の合成値に該当する。これにより、図４および図５に示す半導体装置２１０の具体的構造によって、図６に示す等価回路を実現できることが分かる。
【００５８】
半導体装置２１０の効果について説明する。半導体装置２１０では、半導体装置２１０を組み込んだ実回路の共振周波数を、意図的にシフトすることが可能となる。よって、共振周波数を、実回路に発振が発生してしまう周波数を避けて設定することが可能となるため、共振の発生を防止できる。これにより、半導体装置２１０の寿命が短くなってしまう事態等を防止できる。
【００５９】
また、半導体装置２１０では、トレンチゲートである第１トレンチ２３１の直近に、キャパシタとして機能する第２トレンチ２３２が位置しているため、第１トレンチ２３１にキャパシタを接続する際の配線長を短くすることができる。よって、配線の寄生インダクタンスを小さくすることができるため、共振の影響を小さくすることができる。また半導体装置２１０では、半導体装置２１０の内部に形成されている第２トレンチ２３２を、キャパシタとして機能させているため、キャパシタの高温信頼性を確保することができる。
【００６０】
以上、本発明の具体例を詳細に説明したが、これらは例示にすぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例をさまざまに変形、変更したものが含まれる。
【００６１】
第２トレンチの底部に配置される絶縁材は、シリコン酸化膜でもよい。この場合の製造方法を説明する。第１トレンチ３１および第２トレンチ３２の両方の底部に、ＣＶＤ法によって厚い酸化膜を堆積させる。次に、第１トレンチのみに開口を有するマスク層を形成し、酸化膜をエッチングすることで、第１トレンチ３１内の酸化膜を除去する。その後、第１トレンチ３１および第２トレンチ３２の各々に、ゲート絶縁膜１８およびトレンチ絶縁膜３３を形成する。これにより、第１トレンチ３１のみチャネル形成できる構造を形成することができる。
【００６２】
隣接している第１トレンチ３１間に、第２トレンチ３２が形成される形態は様々であってよい。実施例１では、隣接している第１トレンチ３１の間に、１本の第２トレンチ３２が形成されている例を示したが、複数本の第２トレンチ３２が形成されてもよい。また、隣接している第１トレンチ３１の間に第２トレンチ３２が形成されている領域と、隣接している第１トレンチ３１の間に第２トレンチ３２が形成されていない領域とが混在していてもよい。
【００６３】
実施例１において、第２トレンチ３２内の底部に絶縁層３４が配置されている場合を説明したが、この形態に限られない。第２トレンチ３２の深さ方向の何れかの位置に絶縁層３４が配置される形態でもよい。
【００６４】
実施例２において、パッド２５１ないし２５３の少なくとも１つと、エミッタ電極１４との接続方法は、様々な方法が挙げられる。例えば、図４において、セルエリア２７１〜２７３の領域内の表面全体に金属層を形成する際のマスクパターンを、パッド２５０〜２５３への接続部を有するようなパターンとする方法を採用してもよい。これにより、ワイヤを接続する工程を省略することが可能となる。
【００６５】
また、実施例１に開示した技術と実施例２に開示した技術とを、同時に実施することも可能である。具体的には、図１に示す第２トレンチ３２の構造と、図５に示す第２トレンチ２３２の構造とを、１つの半導体装置に作成してもよい。これにより、半導体装置の入力容量および出力容量を同時に調整することが可能となる。
【００６６】
また、使用される半導体はＳｉに限らない。ＳｉＣ、ＧａＮ、ＧａＡｓ等の他の種類の半導体であってもよい。また、本実施形態はＩＧＢＴ構造について説明したが、この形態に限られない。本願の技術をパワーＭＯＳ構造に適用しても、同様の効果を得ることができる。
【００６７】
本明細書または図面に説明した技術要素は、単独であるいは各種の組み合わせによって技術的有用性を発揮するものであり、出願時請求項記載の組み合わせに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
【符号の説明】
【００６８】
３：コレクタ領域、４：ドリフト領域、８：ゲート電極、１０および１００および２１０： 半導体装置、１２：ボディ領域、１４：エミッタ電極、１６：絶縁膜、１８：ゲート絶縁層、２０：エミッタ領域、３１：第１トレンチ、３２および２３２：第２トレンチ、３３：トレンチ絶縁膜、３５および２３５：導電層、２５１ないし２５３：パッド
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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