(57)【要約】      （修正有）【課題】マルチゲート電界効果トランジスタにおいて、新規なゲート電極構造と製造方法を提供する。【解決手段】マルチゲート電界効果トランジスタ１０２のゲート電極１００は、半導体基板１０４と、前記半導体基板上の誘電体層１０６と、前記誘電体層上のフィン１０８と、前記フィンの側面上のゲート絶縁膜であって、前記フィンの側面上に形成されるゲート絶縁膜と接する誘電体層の上面部分を除き、前記誘電体層の上面上には形成されないゲート絶縁膜１１０と、フィン上のゲート電極層１１２と、前記フィンを覆うように形成されるポリシリコン層１１４とを具備する。【選択図】図１
2012069942.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上の誘電体層と、
前記誘電体層上のフィンと、
前記フィンの側面上のゲート絶縁膜であって、前記フィンの側面上に形成されるゲート絶縁膜と接する前記誘電体層の上面部分を除き、前記誘電体層の上面上には形成されないゲート絶縁膜と、
前記ゲート絶縁膜上のゲート電極層と、
前記フィンを覆うように形成されるポリシリコン層とを具備する
マルチゲート電界効果トランジスタのゲート電極。
【請求項２】
前記フィンの上面上のハードマスクを更に具備する
請求項１に記載のマルチゲート電界効果トランジスタのゲート電極。
【請求項３】
約４．６ｅＶよりも小さい電気的な仕事関数を有する
請求項１または２に記載のマルチゲート電界効果トランジスタのゲート電極。
【請求項４】
前記ゲート電極は、前記誘電体層の上面と直接的に接するように配置される
請求項１乃至３のいずれかに記載のマルチゲート電界効果トランジスタのゲート電極。
【請求項５】
半導体基板と、
前記半導体基板上の誘電体層と、
前記誘電体層上のフィンと、
前記誘電体層の上面上の酸素拡散バリア膜または第１酸素拡散膜と、
前記フィンの側面上のゲート絶縁膜と、
前記ゲート絶縁膜上のゲート電極層と、
前記フィンを覆うように形成されるポリシリコン層とを具備する
マルチゲート電界効果トランジスタのゲート電極。
【請求項６】
前記フィンの上面上のハードマスクを更に具備する
請求項５に記載のマルチゲート電界効果トランジスタのゲート電極。
【請求項７】
前記ゲート絶縁膜は、前記フィンの側面上に形成されるゲート絶縁膜と接する前記誘電体層の上面部分を除き、前記誘電体層の上面上には形成されない
請求項５または６に記載のマルチゲート電界効果トランジスタのゲート電極。
【請求項８】
前記フィンの上面上の第２酸素拡散膜を更に具備する
請求項５乃至７のいずれかに記載のマルチゲート電界効果トランジスタのゲート電極。
【請求項９】
前記フィンの上面上の第２酸素拡散膜と、
前記第２酸素拡散層の上面上のハードマスクとを更に具備する
請求項５乃至７のいずれかに記載のマルチゲート電界効果トランジスタのゲート電極。
【請求項１０】
前記酸素拡散バリア膜を有し、電気的な仕事関数が約４．６ｅＶよりも小さい
請求項５乃至９のいずれかに記載のマルチゲート電界効果トランジスタのゲート電極。
【請求項１１】
前記第１酸素拡散膜を有し、電気的な仕事関数が約４．６ｅＶよりも大きい
請求項５乃至９のいずれかに記載のマルチゲート電界効果トランジスタのゲート電極。
【請求項１２】
第１ゲート電極と、第２ゲート電極とを具備するマルチゲート電界効果トランジスタであって、
前記第１ゲート電極は、
半導体基板と、
前記半導体基板上の誘電体層と、
前記誘電体層上のフィンと、
前記フィンの側面上のゲート絶縁膜と、
前記フィン上のゲート電極層と、
前記フィンを覆うように形成されるポリシリコン層とを備え、
前記第２ゲート電極は、請求項１に記載のゲート電極および請求項５に記載のゲート電極の群から選択される構成であって、
前記第１ゲート電極は、前記第２ゲート電極の電気的な仕事関数よりも小さい電気的な仕事関数を有する。
【請求項１３】
前記第１ゲート電極の電気的な仕事関数は、約０．２ｅＶかそれよりも大きくかつ約１．２ｅＶかそれよりも小さい。
請求項１または２に記載のマルチゲート電界効果トランジスタのゲート電極。
【請求項１４】
第１ゲート電極と、第２ゲート電極とを具備するマルチゲート電界効果トランジスタであって、
前記第１ゲート電極は、請求項１に記載のゲート電極および請求項５に記載のゲート電極の群から選択される構成であって、
前記第２ゲート電極は、請求項１に記載のゲート電極および請求項５に記載のゲート電極の群から選択される構成であって、
前記第１ゲート電極の電気的な仕事関数は約４．６ｅＶよりも小さく、前記第２ゲート電極の電気的な仕事関数は約４．６ｅＶよりも大きい。
【請求項１５】
前記第１ゲート電極の電気的な仕事関数は、約０．２ｅＶかそれよりも大きくかつ約１．２ｅＶかそれよりも小さい。
請求項１４に記載のマルチゲート電界効果トランジスタのゲート電極。
【請求項１６】
半導体基板上および誘電体層上にフィンを形成する工程と、
前記フィンの側壁上にゲート絶縁膜を形成する工程であって、但し、この工程において、前記ゲート絶縁膜は、前記フィンの側壁上および上面上に形成され前記ゲート絶縁膜と接する前記誘電体層の上面部分を除いて、前記誘電体層の上面上には形成しない工程と、
前記ゲート絶縁膜上にゲート電極層を形成する工程と、
前記フィン上を覆うようにポリシリコン層を形成する工程とを具備する
マルチゲート電界効果トランジスタのゲート電極の製造方法。
【請求項１７】
前記フィンの上面上にハードマスクを形成する工程を更に具備する
請求項１６に記載のマルチゲート電界効果トランジスタのゲート電極の製造方法。
【請求項１８】
フィンを半導体基板上および誘電体層上に形成する工程と、
前記誘電体層の上面上に酸素拡散バリア膜または第１酸化拡散膜を形成する工程と、
前記フィンの側面上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極層を形成する工程と、
フィン上を覆うようにポリシリコン層を形成する工程とを具備する
マルチゲート電界効果トランジスタのゲート電極の製造方法。
【請求項１９】
前記フィンの上面上にハードマスクを形成する工程を更に具備する
請求項１８に記載のマルチゲート電界効果トランジスタのゲート電極の製造方法。
【請求項２０】
前記フィンの上面上に第２酸素拡散層を形成する工程と、
前記第２酸素拡散層上にハードマスク層を形成する工程とを更に具備する
請求項１８に記載のマルチゲート電界効果トランジスタのゲート電極の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
実施形態は、メタルゲートで電気的な仕事関数が制御されるマルチゲート電界効果トランジスタのゲート電極（例えば、マルチゲートで平面型でない電界効果トランジスタ等）およびその製造方法等に関するものである。
【背景技術】
【０００２】
トランジスタのデザインは改善され発展されており、異なった種類のトランジスタの数は増加し続けている。ダブルゲートの平面型でない電界効果トランジスタ（例えば、フィンフェット（finFETs）等）を含むマルチゲートで平面型でない電界効果トランジスタ（Multi-gate non-planar field effect transistors）やトリプルゲートで平面型でない電界効果トランジスタは、微細化されたデバイスに、平面型の電界効果トランジスタと比較してより長いデバイス電流や短チャネル効果を低減させることを与えるように開発される。
【０００３】
ダブルゲートで平面型でない電界効果トランジスタは、チャネル領域が薄いシリコンのフィンに形成される電界効果トランジスタである。ソースおよびドレインは、チャネル領域のフィンの対向するいずれか一端に形成される。ゲートは、チャネル領域に対応する薄いフィンの領域上に形成される。フィンフェット（FinFETs）は、フィンを完全に使い尽くすように薄くされるダブルゲートで平面型でない電界効果トランジスタの一種である。
【０００４】
トリプルゲートで平面型でない電界効果トランジスタは、ダブルゲートで平面型でない電界効果トランジスタと同様の構成を有するものである。しかしながら、ゲートが上面側および対向する側面側のチャネルの３つの側に形成され得る。幅に対する高さの割合は、一般的には、チャネルを十分に使いきることができ、トリプルゲート電界効果トランジスタの３次元の電界効果がより大きな駆動電流を与えて平面型トランジスタよりも短チャネル効果を改善できるように、１：１よりも大きい。
【図面の簡単な説明】
【０００５】
【図１】実施形態の一態様に係るゲート電極の例を示す断面図。
【図２】実施形態の一態様に係るゲート電極の例を示す断面図。
【図３】実施形態の一態様に係るゲート電極の例を示す断面図。
【図４】実施形態の一態様に係るゲート電極の例を示す断面図。
【図５】実施形態の一態様に係るゲート電極の例を示す断面図。
【図６】実施形態の一態様に係るゲート電極の例を示す断面図。
【図７】実施形態の一態様に係るゲート電極の例を示す断面図。
【図８】実施形態の一態様に係るゲート電極の例を示す断面図。
【図９】実施形態の一態様に係るゲート電極の例を示す断面図。
【図１０】実施形態の一態様に係るゲート電極の例を示す断面図。
【図１１】実施形態の一態様に係るゲート電極の例を示す断面図。
【図１２】実施形態の一態様に係るゲート電極の例を示す断面図。
【図１３】実施形態の一態様に係るゲート電極の例を示す断面図。
【図１４】実施形態の一態様に係るゲート電極の例を示す断面図。
【図１５】実施形態の一態様に係るゲート電極の例を示す断面図。
【図１６】実施形態の一態様に係るゲート電極の例を示す断面図。
【図１７】実施形態の一態様に係るゲート電極の例を示す断面図。
【図１８】実施形態の一態様に係るゲート電極の例を示す断面図。
【図１９】実施形態の一態様に係るマルチゲート電界効果トランジスタの例を示す断面図。
【図２０】実施形態の一態様に係るマルチゲート電界効果トランジスタの例を示す断面図。
【図２１】実施形態の一態様に係るマルチゲート電界効果トランジスタの一製造工程を示す断面図。
【図２２】実施形態の一態様に係るマルチゲート電界効果トランジスタの一製造工程を示す断面図。
【図２３】実施形態の一態様に係るマルチゲート電界効果トランジスタの一製造工程を示す断面図。
【図２４】実施形態の一態様に係るマルチゲート電界効果トランジスタの一製造工程を示す断面図。
【図２５】実施形態の一態様に係るマルチゲート電界効果トランジスタの一製造工程を示す断面図。
【図２６】実施形態の一態様に係るマルチゲート電界効果トランジスタの一製造工程を示す断面図。
【図２７】実施形態の一態様に係るマルチゲート電界効果トランジスタの一製造工程を示す断面図。
【図２８】実施形態の一態様に係るマルチゲート電界効果トランジスタの一製造工程を示す断面図。
【図２９】実施形態の一態様に係るゲート電極の製造工程を示すフロー図。
【図３０】実施形態の一態様に係るゲート電極の製造工程を示すフロー図。
【発明を実施するための形態】
【０００６】
実施形態の一態様において、ここでは、マルチゲート電界効果トランジスタのゲート電極が提供され得る。電界効果トランジスタのようなこの装置は、半導体基板、半導体基板上の誘電体層、誘電体層上のフィン、フィンの側面上のゲート絶縁膜、フィン上のゲート電極層、およびフィン上のポリシリコン層を含み得る。また、ゲート絶縁膜はゲート絶縁膜と接する誘電体層の上面部分を除いて、誘電体層の上面上のゲート絶縁膜を含まない。
【０００７】
実施形態の一態様において、マルチゲート電界効果トランジスタの他のゲート電極が提供され得る。そのマルチゲート電界効果トランジスタは、半導体基板、半導体基板上の誘電体層、誘電体層上のフィン、誘電体層の上面上の酸化拡散バリア膜または第１酸化拡散バリア膜、フィンの側面上のゲート絶縁膜、フィン上のゲート電極、およびフィン上のポリシリコン層を含み得る。
【０００８】
実施形態の一態様において、マルチゲート電界効果トランジスタのゲート電極の製造方法が提供され得る。その製造方法は、フィンを半導体基板上および誘電体層上に形成すること、フィンの側面上にゲート絶縁膜を形成すること、フィン上にゲート電極を形成すること、フィン上にポリシリコン層を形成することを含み得る。しかしながら、その製造方法は、ゲート絶縁膜は側壁上に形成されるゲート絶縁膜と接する誘電体層の上面部分を除いて、誘電体層の上面上には形成することを含まない。
【０００９】
実施形態の一態様において、マルチゲート電界効果トランジスタのゲート電極の製造方法が提供され得る。その製造方法は、フィンを半導体基板上および誘電体層上に形成すること、誘電体層の上面上に酸化拡散バリア膜または第１酸化拡散膜を形成すること、フィン上にゲート電極を形成すること、フィン上にポリシリコン層を形成すること、を含み得る。
【００１０】
一実施形態において、ゲート電極の電気的な仕事関数は制御される。電気的な仕事関数は、トランジスタ素子の分離領域（例えば、誘電体層や埋め込みシリコン（ＢＯＸ）層等）からゲート絶縁膜の界面までの酸素拡散量を制御することにより、制御され得る。その酸素拡散量は、１）誘電体層の上面上にゲート絶縁膜を形成しないことにより、２）誘電体層の上面上の酸化拡散バリア膜を制御することにより、３）誘電体層の上面上の酸化拡散膜を制御することにより、制御し得る。酸素拡散量は低減でき、電気的な仕事関数は、誘電体層の上面上に酸化拡散層を含ませること（および／または）によって誘電体層の上面上にゲート絶縁膜を形成しないことにより低減できる。酸素拡散量は増大でき、電気的な仕事関数は、誘電体層の上面上に酸化拡散層を含ませることより増大できる。
【００１１】
一実施形態において、マルチゲート電界効果トランジスタは、互いに異なる電気的な仕事関数を有する２つまたはそれ以上のゲート電極を含む。例えば、マルチゲート電界効果トランジスタは、第１ゲート電極と、電気的な仕事関数が第１ゲート電極のそれよりも小さい第２ゲート電極とを含む。
【００１２】
請求項に係る主要な要件は図面を参照して以下により記述される、そこで、参照符号等は、全体にわたり要素として記述するように用いられる。以下の記述において、説明のために、多数の具体的な説明が、上記請求項に係る主要な要件の十分な理解を与えるために、設けられる。
【００１３】
図１は、マルチゲート電界効果トランジスタ１０２の一態様のゲート電極１００の断面構を示すものである。ゲート電極１００は、半導体基板（例えば、シリコン基板）１０４、半導体基板１０４上の誘電体層（例えば、埋め込みシリコン酸化膜やＢＯＸ層等）１０６、誘電体層上のフィン１０８、フィンの側面上のゲート絶縁膜１１０、フィン上のゲート電極層１１２、およびフィンを覆うように設けられるポリシリコン層１１４、を含み得る。ゲート電極層は、ゲート絶縁膜を介してフィン上に設けられる。
【００１４】
この実施形態の主題に係るトランジスタは、どのような最適なフィンの数も含み得る。一実施形態において、トランジスタは１つのフィンを含む。他の実施形態では、２つまたはそれ以上のフィンを含む。簡単のために図１やその後の図面では４つのフィンが示されているが、主題に係るトランジスタは、トランジスタの種類に依存するどのような適切なフィンも含み得る。
【００１５】
トランジスタ１０２のチャネルは、Ｎ型半導体やＰ型半導体のいずれかが導入され得る。一実施形態では、トランジスタ１０２は、Ｎ型電界効果トランジスタである。他の実施形態では、トランジスタ１０２は、Ｐ型電界効果トランジスタである。続く実施形態において、トランジスタ１０２は、Ｎ型電界効果トランジスタか、またはＰ型電界効果トランジスタのいずれでも良い。
【００１６】
フィンは、一般的にはシリコンを含む。フィンは、実質的に直方体の形状である。実質的に直方体の形状の寸法は、形成されるトランジスタの所望の実施に応じて適切な長さを有する。一実施形態では、フィンの高さは、約２０ｎｍ程度かそれよりも大きく、約２００ｎｍ程度かそれよりも小さい。他の実施形態では、フィンの高さは、約３０ｎｍ程度かそれよりも大きく、約１８０ｎｍ程度かそれよりも小さい。他の実施形態では、フィンの高さは、約４０ｎｍ程度かそれよりも大きく、約１６０ｎｍ程度かそれよりも小さい。
【００１７】
一実施形態では、フィンの下面および上面の短い側は、約５ｎｍ程度かそれよりも大きく、約１００ｎｍ程度かそれよりも小さい。他の実施形態では、フィンの下面および上面の短い側は、約７ｎｍ程度かそれよりも大きく、約７０ｎｍ程度かそれよりも小さい。他の実施形態では、フィンの下面および上面の短い側は、約１０ｎｍ程度かそれよりも大きく、約５０ｎｍ程度かそれよりも小さい。
【００１８】
一実施形態では、フィンの下面および上面の長い側は、約３００ｎｍ程度かそれよりも大きく、約１５００ｎｍ程度かそれよりも小さい。他の実施形態では、フィンの下面および上面の短い側は、約４００ｎｍ程度かそれよりも大きく、約１３００ｎｍ程度かそれよりも小さい。他の実施形態では、フィンの下面および上面の短い側は、約５００ｎｍ程度かそれよりも大きく、約１０００ｎｍ程度かそれよりも小さい。
【００１９】
ゲート絶縁膜は、フィンの側面上に形成される。ゲート絶縁膜は、フィンの上面上に形成され得る。ゲート絶縁膜は、しかしながら、ゲート絶縁膜と接する誘電体層の上面部分（例えば、エッジ部分）を除いて、誘電体層の上面上のゲート絶縁膜を含まない。ゲート絶縁膜は、フィンの側面間において隣接する誘電体層の上面部分を除いて、誘電体層の上面上のゲート絶縁膜を含まない。ゲート絶縁膜が形成される部分の隣接間では、ゲート絶縁膜の膜厚と同程度に形成される。ゲート絶縁膜の側面のみまたはエッジ部分は、誘電体層の上面上と接している。
【００２０】
一実施形態において、約８０％またはそれより大きいか約９９．９％かそれより小さい程度のゲート電極の誘電体層の上面領域は、ゲート絶縁膜に覆われていない。他の実施形態において、約９０％またはそれより大きいか約９９．９％かそれより小さい程度のゲート電極の誘電体層の上面領域は、ゲート絶縁膜に覆われていない。他の実施形態において、約９５％またはそれより大きいか約９９．９％かそれより小さい程度のゲート電極の誘電体層の上面領域は、ゲート絶縁膜に覆われていない。
【００２１】
ゲート絶縁膜は、どのような適切な絶縁材料も含み得る。一実施形態において、ゲート絶縁膜の形成熱（ΔＨｆ）は、誘電体層の形成熱よりも負の大きさでより大きい。他の実施形態において、ゲート絶縁膜の形成熱は約−９００Ｊ／ｍｏｌより大きいか約−２３００Ｊ／ｍｏｌより小さい程度であり、誘電体層の形成熱は約−１００Ｊ／ｍｏｌより大きいか約−１７００Ｊ／ｍｏｌより小さい程度である。他の実施形態において、ゲート絶縁膜の形成熱は約−１８００Ｊ／ｍｏｌより大きいか約−１８００Ｊ／ｍｏｌより小さい程度であり、誘電体層の形成熱は約−３００Ｊ／ｍｏｌより大きいか約−１５００Ｊ／ｍｏｌより小さい程度である。他の実施形態において、ゲート絶縁膜の形成熱は約−１５００Ｊ／ｍｏｌより大きいか約−１８００Ｊ／ｍｏｌより小さい程度であり、誘電体層の形成熱は約−５００Ｊ／ｍｏｌより大きいか約−１２００Ｊ／ｍｏｌより小さい程度である。
【００２２】
一実施形態において、ゲート絶縁膜の誘電率（ｋ）は、誘電体層の誘電率よりも大きい。ゲート絶縁膜は、一般的には、約３．９よりも大きな誘電率を有する。一実施形態において、ゲート絶縁膜は約４．５かそれよりも大きいか２００かそれよりも小さい程度の誘電率を有し、誘電体層は約２かそれよりも大きいか５０かそれよりも小さい程度の誘電率を有する。他の実施形態において、ゲート絶縁膜は約４．５かそれよりも大きいか５０かそれよりも小さい程度の誘電率を有し、誘電体層は約２かそれよりも大きいか３０かそれよりも小さい程度の誘電率を有する。他の実施形態において、ゲート絶縁膜は約４．５かそれよりも大きいか２５かそれよりも小さい程度の誘電率を有し、誘電体層は約２かそれよりも大きいか１０かそれよりも小さい程度の誘電率を有する。
【００２３】
ゲート絶縁膜は、適切な高誘電体材料（hagh-k）を含み得る。高誘電体材料の一例としては、酸化材料、例えば、酸化ハフニウム（ＨｆＯ２）、シリケイトハフニウム（ＨｆＳｉＯ）、酸化アルミニウム（Ａｌ２Ｏ３）、酸化タンタル（Ｔａ２Ｏ５）、酸化チタン（ＴｉＯ５）、酸化ジルコジウム（ＺｒＯ２）、酸化イットリウム（Ｙ２Ｏ３）、酸化シリコンジルコジウム（ＳｉＺｒＯ４）、酸化ランタン（Ｌａ２Ｏ３）、その他の対応するシリケイト等、を含む。
【００２４】
ゲート絶縁膜は、形成されるトランジスタの所望の実施に応じて、適切な膜厚を有する。一実施形態において、ゲート絶縁膜の膜厚は、約０．１ｎｍかそれよりも大きく、約２０ｎｍかそれよりも小さい程度である。他の実施形態において、ゲート絶縁膜の膜厚は、約０．１ｎｍかそれよりも大きく、約１０ｎｍかそれよりも小さい程度である。他の実施形態において、ゲート絶縁膜の膜厚は、約０．１ｎｍかそれよりも大きく、約５ｎｍかそれよりも小さい程度である。
【００２５】
ゲート電極層は、ゲート絶縁間上に形成され、フィンの側面上に形成される。ゲート電極層はフィンの上面上および誘電体層上に形成される。ゲート電極層は、誘電体層の上面と接して形成され得る。
【００２６】
ゲート電極層は、金属や金属要素を含む電気的な導電材料を含み得る。一実施形態において、ゲート電極層は、融点が５００℃かそれよりも大きい、金属、金属要素、およびこれらの組み合わせを含む。金属および金属要素の材料の一例は、タングステン（Ｗ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、金（Ａｕ）、窒化チタン（ＴｉＮ）、炭化チタン（ＴｉＣ）、窒化炭化チタン（ＴｉＣＮ）、窒化タンタル（ＴａＮ）、窒化シリコンチタン（ＴｉＳｉＣ）、およびこれらの組み合わせを含む。
【００２７】
ゲート電極層は、形成されるトランジスタの所望の実施に応じて、適切な膜厚を有する。一実施形態において、ゲート電極層の膜厚は、約０．１ｎｍかそれよりも大きく、約２０ｎｍかそれよりも小さい程度である。他の実施形態において、ゲート電極層の膜厚は、約０．１ｎｍかそれよりも大きく、約１０ｎｍかそれよりも小さい程度である。他の実施形態において、ゲート電極層の膜厚は、約０．１ｎｍかそれよりも大きく、約５ｎｍかそれよりも小さい程度である。
【００２８】
図１では図示しないが、ゲート電極は、１つまたはキャップ層および仕事関数を制御（例えば、減少または増大）するイオンなどの複数の特性を有する。イオンは、少なくともフィンとゲート電極層との間や、ゲート電極層とゲート絶縁膜との間の界面やこれらの組み合わせなどのゲート電極に含まれ得る。キャップ層は、ゲート電極を適切な電気的な仕事関数とするために、あらゆる適切な材料を含み得る。キャップ層の材料の一例としては、酸化ランタン（Ｌａ２Ｏ３）、酸化アルミニウム（Ａｌ２Ｏ３）等を含む。
【００２９】
他の実施形態において、ゲート電極は、電気的な仕事関数を制御（例えば、減少または増大）するための一つまたは複数のゲートを含む。イオンは、少なくともゲート絶縁膜、フィンとゲート絶縁膜との間の界面、ゲート電極層とゲート絶縁間との間の界面、およびこれらの組み合わせなどに含まれ得る。イオンの一例としては、アルミニウム（Ａｌ）、窒素（Ｎ）、砒素（Ａｓ）、フッ素（Ｆ）、インジウム（Ｉｎ）、等が含まれ得る。イオンは、１つまたは複数のイオンインプラにより、導入される。イオンは、例えば、ドーズ量が約１×１０１５ａｔｏｍ／ｃｍ２かそれよりも大きく、約１×１０１５ａｔｏｍ／ｃｍ２かそれよりも小さい程度であって、約２ＫｅＶかそれよりも大きく、約４０ＫｅＶかそれよりも小さい程度のエネルギーレベルで、導入され得る。
【００３０】
図２は、マルチゲート電界効果トランジスタのゲート電極２００の他の例を示す断面を示すものである。ゲート電極２００は、半導体基板（例えば、シリコン基板）２０４、半導体基板２０４上の誘電体層（例えば、埋め込みシリコン酸化膜やＢＯＸ層等）２０６、誘電体層上のフィン２０８、フィンの側面上のゲート絶縁膜２１０、フィン上のゲート電極層２１２、およびフィンを覆うように設けられるポリシリコン層２１４、を含み得る。
【００３１】
ゲート電極２００は、フィンの上面上に形成されるハードマスク層を更に含むことを除き、半導体基板２０４、誘電体層２０６、フィン２０８、ゲート絶縁膜２１０、ゲート電極層２１２、およびポリシリコン層２１４を図１に示したゲート電極１００と同様に含み得る。
【００３２】
ゲート電極２００はフィンの上面上に形成されるハードマスク層を含むため、ゲート絶縁膜およびゲート電極層は、ハードマスク層の上面上および側面上に形成される。図１においてゲート電極を示したことと同様に、ゲート絶縁膜２１０は、ゲート絶縁膜と接する誘電体層の上面部分を除いて、誘電体層の上面上には形成されない。
【００３３】
ハードマスク層は、ゲート電極が低い電気的な仕事関数を有するための小さな酸素拡散率を有するあらゆる適切な材料を含み得る。ハードマスク層は、誘電体層よりも小さな酸素拡散率を有する。一実施形態において、ハードマスク層は、誘電体層よりも小さな酸素拡散率である、約１×１０−２５ｃｍ２ｓ−１またはそれより大きいかまたは約１×１０−１３ｃｍ２ｓ−１またはそれより小さい程度を有し得る。他の実施形態において、ハードマスク層は、誘電体層よりも小さな酸素拡散率である、約１×１０−２３ｃｍ２ｓ−１またはそれより大きいかまたは約１×１０−１４ｃｍ２ｓ−１またはそれより小さい程度を有し得る。他の実施形態において、ハードマスク層は、誘電体層よりも小さな酸素拡散率である、約１×１０−２０ｃｍ２ｓ−１またはそれより大きいかまたは約１×１０−１５ｃｍ２ｓ−１またはそれより小さい程度を有し得る。
【００３４】
ハードマスク層は、誘電体層よりも小さな格子間酸素濃度を含み得る。一実施形態において、ハードマスク層は、誘電体層よりも小さな格子間酸素濃度である、約１×１０１６ａｔｏｍ・ｃｍ−３またはそれより大きいかまたは約５×１０２１ａｔｏｍ・ｃｍ−３またはそれより小さい程度を有し得る。他の実施形態において、ハードマスク層は、誘電体層よりも小さな格子間酸素濃度である、約１×１０１７ａｔｏｍ・ｃｍ−３またはそれより大きいかまたは約２×１０２１ａｔｏｍ・ｃｍ−３またはそれより小さい程度を有し得る。他の実施形態において、ハードマスク層は、誘電体層よりも小さな格子間酸素濃度である、約１×１０１８ａｔｏｍ・ｃｍ−３またはそれより大きいかまたは約５×１０２０ａｔｏｍ・ｃｍ−３またはそれより小さい程度を有し得る。
【００３５】
ハードマスク層は、誘電体層よりも大きな格子間窒素濃度を含み得る。一実施形態において、ハードマスク層は、誘電体層よりも大きな格子間窒素濃度である、約１×１０２０ａｔｏｍ・ｃｍ−３またはそれより大きいかまたは約５×１０２３ａｔｏｍ・ｃｍ−３またはそれより小さい程度を有し得る。他の実施形態において、ハードマスク層は、誘電体層よりも大きな格子間窒素濃度である、約１×１０２１ａｔｏｍ・ｃｍ−３またはそれより大きいかまたは約５×１０２３ａｔｏｍ・ｃｍ−３またはそれより小さい程度を有し得る。他の実施形態において、ハードマスク層は、誘電体層よりも大きな格子間窒素濃度である、約１×１０２２ａｔｏｍ・ｃｍ−３またはそれより大きいかまたは約５×１０２３ａｔｏｍ・ｃｍ−３またはそれより小さい程度を有し得る。他の実施形態において、ハードマスク層は、誘電体層よりも大きな格子間窒素濃度である、約１×１０２０ａｔｏｍ・ｃｍ−３程度を有し得る。ハードマスク層は、窒素を含み得る。例としては、例えば、ＳｉＯＮ、ＳｉＮ等がある。
【００３６】
ハードマスク層は、形成されるトランジスタの所望の実施に応じて、適切な膜厚を有する。一実施形態において、ハードマスク層の膜厚は、約１ｎｍかそれよりも大きく、約５０ｎｍかそれよりも小さい程度である。他の実施形態において、ハードマスク層の膜厚は、約３ｎｍかそれよりも大きく、約４０ｎｍかそれよりも小さい程度である。他の実施形態において、ハードマスク層の膜厚は、約５ｎｍかそれよりも大きく、約３０ｎｍかそれよりも小さい程度である。
【００３７】
ゲート電極は、必ずしもハードマスク層上のゲート電極層および（または）ゲート絶縁膜を含む必要がない。一実施形態として、ここでは図２において、ゲート電極が、ハードマスク層上のゲート絶縁膜を含んでいない。他の実施形態においては、ゲート電極が、ハードマスク層上のゲート電極層を含んでいない。他の実施形態においては、ゲート電極が、ハードマスク層上のゲート電極層およびゲート絶縁膜を含んでいない。
【００３８】
図３は、マルチゲート電界効果トランジスタ３０２のゲート電極２００の他の例を示す断面を示すものである。ゲート電極３００は、半導体基板（例えば、シリコン基板）３０４、半導体基板３０４上の誘電体層（例えば、埋め込みシリコン酸化膜やＢＯＸ層等）３０６、誘電体層上のフィン３０８、フィンの側面上のゲート絶縁膜３１０、フィン上のゲート電極層３１２、およびフィンを覆うように設けられるポリシリコン層３１４、を含み得る。トランジスタ３０２のチャネルは、Ｎ型半導体やＰ型半導体のいずれかが導入され得る。一実施形態おいては、トランジスタ３０２は、Ｐ型の電界効果トランジスタである。
【００３９】
ゲート電極３００は、フィンの上面上に形成される酸素拡散バリア膜３１８を更に含むことを除き、半導体基板３０４、誘電体層３０６、フィン３０８、ゲート絶縁膜３１０、ゲート電極層３１２、およびポリシリコン層３１４を図１に示したゲート電極１００と同様に含み得る。酸素拡散バリア膜は、誘電体膜の上面上に形成され、ゲート酸化膜は、酸素拡散バリア膜上に形成される。
【００４０】
酸素拡散バリア膜は、誘電体層３０６からポリシリコン層３１４への酸素拡散を和らげるたり防止したりするためのあらゆる適切な材料を含み得る。換言すると、酸素拡散バリア膜は、誘電体層よりも小さな酸素拡散率を有する。一実施形態において、酸素拡散バリア膜は、誘電体層よりも小さな酸素拡散率である、約１×１０−２５ｃｍ２ｓ−１またはそれより大きいかまたは約１×１０−１３ｃｍ２ｓ−１またはそれより小さい程度を有し得る。他の実施形態において、酸素拡散バリア膜は、誘電体層よりも小さな酸素拡散率である、約１×１０−２３ｃｍ２ｓ−１またはそれより大きいかまたは約１×１０−１４ｃｍ２ｓ−１またはそれより小さい程度を有し得る。他の実施形態において、酸素拡散バリア膜は、誘電体層よりも小さな酸素拡散率である、約１×１０−２０ｃｍ２ｓ−１またはそれより大きいかまたは約１×１０−１５ｃｍ２ｓ−１またはそれより小さい程度を有し得る。
【００４１】
酸素拡散バリア膜は、誘電体層よりも小さな格子間酸素濃度を含み得る。一実施形態において、酸素拡散バリア膜は、誘電体層よりも小さな格子間酸素濃度である、約１×１０１６ａｔｏｍ・ｃｍ−３またはそれより大きいかまたは約５×１０２１ａｔｏｍ・ｃｍ−３またはそれより小さい程度を有し得る。他の実施形態において、酸素拡散バリア膜は、誘電体層よりも小さな格子間酸素濃度である、約１×１０１７ａｔｏｍ・ｃｍ−３またはそれより大きいかまたは約２×１０２１ａｔｏｍ・ｃｍ−３またはそれより小さい程度を有し得る。他の実施形態において、酸素拡散バリア膜は、誘電体層よりも小さな格子間酸素濃度である、約１×１０１８ａｔｏｍ・ｃｍ−３またはそれより大きいかまたは約５×１０２０ａｔｏｍ・ｃｍ−３またはそれより小さい程度を有し得る。
【００４２】
酸素拡散バリア膜は、誘電体層よりも大きな格子間窒素濃度を含み得る。一実施形態において、酸素拡散バリア膜は、誘電体層よりも大きな格子間窒素濃度である、約１×１０１６ａｔｏｍ・ｃｍ−３またはそれより大きいかまたは約５×１０２１ａｔｏｍ・ｃｍ−３またはそれより小さい程度を有し得る。他の実施形態において、酸素拡散バリア膜は、誘電体層よりも大きな格子間窒素濃度である、約１×１０１７ａｔｏｍ・ｃｍ−３またはそれより大きいかまたは約５×１０２１ａｔｏｍ・ｃｍ−３またはそれより小さい程度を有し得る。他の実施形態において、酸素拡散バリア膜は、誘電体層よりも大きな格子間窒素濃度である、約１×１０１８ａｔｏｍ・ｃｍ−３またはそれより大きいかまたは約５×１０２０ａｔｏｍ・ｃｍ−３またはそれより小さい程度を有し得る。他の実施形態において、酸素拡散バリア膜は、誘電体層よりも大きな格子間窒素濃度である、約１×１０２０ａｔｏｍ・ｃｍ−３程度を有し得る。
【００４３】
酸素拡散バリア膜は、形成されるトランジスタの所望の実施に応じて、適切な膜厚を有する。一実施形態において、ハードマスク層の膜厚は、約１ｎｍかそれよりも大きく、約５０ｎｍかそれよりも小さい程度である。他の実施形態において、ハードマスク層の膜厚は、約３ｎｍかそれよりも大きく、約４０ｎｍかそれよりも小さい程度である。他の実施形態において、ハードマスク層の膜厚は、約５ｎｍかそれよりも大きく、約３０ｎｍかそれよりも小さい程度である。
【００４４】
図４は、マルチゲート電界効果トランジスタ４０２のゲート電極４００の他の例を示す断面を示すものである。ゲート電極４００は、半導体基板（例えば、シリコン基板）４０４、半導体基板４０４上の誘電体層（例えば、埋め込みシリコン酸化膜やＢＯＸ層等）４０６、誘電体層上のフィン４０８、フィンの側面上のゲート絶縁膜４１０、フィン上のゲート電極層４１２、フィンの上面上のハードマスク層４１６、誘電体層上の酸素拡散層４１８、およびフィンを覆うように設けられるポリシリコン層４１４、を含み得る。
【００４５】
ゲート電極２００は、フィンの上面上に形成されるハードマスク層４１６を更に含むことを除き、半導体基板４０４、誘電体層４０６、フィン４０８、ゲート絶縁膜４１０、ゲート電極層４１２、およびポリシリコン層２１４を図３に示したゲート電極３００と同様に含み得る。
【００４６】
ゲート電極は、必ずしもハードマスク層上のゲート電極層および（または）ゲート絶縁膜を含む必要がない。一実施形態として、ここでは図４において、ゲート電極が、ハードマスク層上のゲート絶縁膜を含んでいない。他の実施形態においては、ゲート電極が、ハードマスク層上のゲート電極層を含んでいない。他の実施形態においては、ゲート電極が、ハードマスク層上のゲート電極層およびゲート絶縁膜を含んでいない。
【００４７】
図５は、マルチゲート電界効果トランジスタ５０２のゲート電極５００の他の例を示す断面を示すものである。ゲート電極５００は、半導体基板（例えば、シリコン基板）５０４、半導体基板５０４上の誘電体層（例えば、埋め込みシリコン酸化膜やＢＯＸ層等）５０６、誘電体層上のフィン５０８、フィンの側面上のゲート絶縁膜５１０、フィン上のゲート電極層５１２、誘電体層５０６の上面上の酸素拡散バリア膜５１８、およびフィンを覆うように設けられるポリシリコン層５１４を含み得る。トランジスタ３０２のチャネルは、Ｎ型半導体やＰ型半導体のいずれかが導入され得る。一実施形態おいては、トランジスタ３０２は、Ｐ型の電界効果トランジスタである。
【００４８】
ゲート電極５００は、誘電体層５０６の上面上の酸素拡散バリア膜５１８を更に含むことを除き、半導体基板５０４、誘電体層５０６、フィン５０８、ゲート絶縁膜５１０、ゲート電極層５１２、およびポリシリコン層５１４を図１に示したゲート電極１００と同様に含み得る。酸素拡散バリア膜５１８は、誘電体膜の上面上に形成される。ゲート絶縁膜は、図１に示した関係と同様に、フィンの側面上に形成されゲート絶縁膜の側面上と接する誘電体層の上面部分を除いて、誘電体層（例えば、ＢＯＸ層）の上面上のゲート絶縁膜を含まない。
【００４９】
図７は、マルチゲート電界効果トランジスタ７０２のゲート電極７００の他の例を示す断面を示すものである。ゲート電極７００は、半導体基板（例えば、シリコン基板）７０４、半導体基板７０４上の誘電体層（例えば、埋め込みシリコン酸化膜やＢＯＸ層等）７０６、誘電体層上のフィン７０８、フィンの側面上のゲート絶縁膜７１０、フィン上のゲート電極層７１２、誘電体層上の第１酸素拡散層７２０、およびフィンを覆うように設けられるポリシリコン層７１４、を含み得る。トランジスタ７０２のチャネルは、Ｎ型半導体やＰ型半導体のいずれかが導入され得る。一実施形態おいては、トランジスタ７０２は、Ｐ型の電界効果トランジスタである。
【００５０】
ゲート電極７００は、誘電体層の上面上に形成される第１酸素拡散層７２０および誘電体層の上面上のゲート絶縁膜７１０を更に含むことを除き、半導体基板７０４、誘電体層７０６、フィン７０８、ゲート絶縁膜７１０、ゲート電極層７１２、ハードマスク層７１０、およびポリシリコン層７１４を図１に示したゲート電極７００と同様に含み得る。第１酸素拡散層７２０は誘電体層の上面上に形成され、ゲート絶縁膜７１０は、第１酸素拡散層７２０上に形成される。
【００５１】
第１酸素拡散膜は、誘電体層７０６からポリシリコン層７１４への酸素拡散を増大させるためのあらゆる適切な材料を含み得る。換言すると、第１酸素拡散膜は、誘電体層よりも大きな酸素拡散率を有する。一実施形態において、第１酸素拡散膜は、誘電体層よりも大きな酸素拡散率である、約１×１０−２０ｃｍ２ｓ−１かそれより大きいかまたは約１×１０−１０ｃｍ２ｓ−１かそれより小さい程度を有し得る。他の実施形態において、第１酸素拡散膜は、誘電体層よりも大きな酸素拡散率である、約１×１０−１８ｃｍ２ｓ−１かそれより大きいかまたは約１×１０−１３ｃｍ２ｓ−１かそれより小さい程度を有し得る。他の実施形態において、第１酸素拡散膜は、誘電体層よりも大きな酸素拡散率である、約１×１０−１６ｃｍ２ｓ−１かそれより大きいかまたは約１×１０−１５ｃｍ２ｓ−１かそれより小さい程度を有し得る。
【００５２】
第１酸素拡散膜は、誘電体層よりも大きな格子間酸素濃度を含み得る。一実施形態において、第１酸素拡散膜は、誘電体層よりも大きな格子間酸素濃度である、約５×１０１９ａｔｏｍ・ｃｍ−３かそれより大きいかまたは約５×１０２３ａｔｏｍ・ｃｍ−３かそれより小さい程度を有し得る。他の実施形態において、第１酸素拡散膜は、誘電体層よりも大きな格子間酸素濃度である、約５×１０２０ａｔｏｍ・ｃｍ−３かそれより大きいかまたは約５×１０２３ａｔｏｍ・ｃｍ−３かそれより小さい程度を有し得る。他の実施形態において、第１酸素拡散膜は、誘電体層よりも大きな格子間酸素濃度である、約５×１０２１ａｔｏｍ・ｃｍ−３かそれより大きいかまたは約５×１０２３ａｔｏｍ・ｃｍ−３かそれより小さい程度を有し得る。
【００５３】
第１酸素拡散膜は、いかなる適切な酸化物を含み得る。第１酸素拡散膜の例として、例えば、シリコン酸化物（例えば、ＳｉＯ２）、酸素が濃い（oxygen-rich）シリコン酸化物、ＴＥＯＳ（tetraethyorthosilicate）、高濃度プラズマ（ＨＤＰ）酸化物、等を含む。
【００５４】
第１酸素拡散膜は、形成されるトランジスタの所望の実施に応じて、適切な膜厚を有する。一実施形態において、第１酸素拡散膜の膜厚は、約５ｎｍかそれよりも大きく、約５０ｎｍかそれよりも小さい程度である。他の実施形態において、第１酸素拡散膜の膜厚は、約７ｎｍかそれよりも大きく、約４０ｎｍかそれよりも小さい程度である。他の実施形態において、第１酸素拡散膜の膜厚は、約１０ｎｍかそれよりも大きく、約３０ｎｍかそれよりも小さい程度である。
【００５５】
ゲート電極７００は、約４．６ｅＶかそれよりも大きい程度の電気的な仕事関数を有し得る。一実施形態において、ゲート電極は、約４．７ｅＶかそれよりも大きい程度の電気的な仕事関数を有し得る。他の実施形態において、ゲート電極は、約５．０ｅＶかそれよりも大きい程度の電気的な仕事関数を有し得る。他の実施形態において、ゲート電極は、約５．２ｅＶかそれよりも大きい程度の電気的な仕事関数を有し得る。
【００５６】
図８は、マルチゲート電界効果トランジスタ８０２のゲート電極８００の他の例を示す断面を示すものである。ゲート電極８００は、半導体基板（例えば、シリコン基板）８０４、半導体基板８０４上の誘電体層（例えば、埋め込みシリコン酸化膜やＢＯＸ層等）８０６、誘電体層上のフィン８０８、フィンの側面上のゲート絶縁膜８１０、フィン上のゲート電極層８１２、フィンの上面上のハードマスク層８１６、誘電体層上の第１酸素拡散層８２０、およびフィンを覆うように設けられるポリシリコン層８１４、を含み得る。
【００５７】
ゲート電極８００は、フィンの上面上のハードマスク層８１６を更に含むことを除き、半導体基板８０４、誘電体層８０６、フィン８０８、ゲート絶縁膜８１０、ゲート電極層８１２、第１酸素拡散膜８２０、およびポリシリコン層８１４を図７に示したゲート電極７００と同様に含み得る。ゲート電極は、フィンの上面上にハードマスク層を含むため、ゲート絶縁膜およびゲート電極層は、ハードマスク層の上面上に形成される。
【００５８】
ゲート絶縁膜および（または）ゲート電極層は、必ずしもハードマスク層上に形成される必要がない。一実施形態として、ここでは図８において、ゲート絶縁膜は、ハードマスク層の上面上に形成されていない。他の実施形態においては、ゲート電極層は、ハードマスク層の上面上に形成されない。他の実施形態においては、ゲート絶縁膜およびゲート電極層、ハードマスク層上に形成されない。
【００５９】
図９は、マルチゲート電界効果トランジスタ９０２のゲート電極９００の他の例を示す断面を示すものである。ゲート電極９００は、半導体基板（例えば、シリコン基板）９０４、半導体基板９０４上の誘電体層（例えば、埋め込みシリコン酸化膜やＢＯＸ層等）９０６、誘電体層上のフィン９０８、誘電体層の上面上の第１酸素拡散層９２０、フィンの側面上のゲート絶縁膜９１０、フィン上のゲート電極層９１２、誘電体層上の第１酸素拡散層９２０、およびフィンを覆うように設けられるポリシリコン層９１４、を含み得る。
【００６０】
ゲート電極９００は、誘電体層の上面上の第１酸素拡散層９２０を更に含むことを除き、半導体基板９０４、誘電体層９０６、フィン９０８、ゲート絶縁膜９１０、ゲート電極層９１２、およびポリシリコン層９１４を図１に示したゲート電極７００と同様に含み得る。第１酸素拡散層９２０は、誘電体層の上面上に形成される。ゲート絶縁膜は、図１に示したトランジスタ１００の関係と同様にフィンの側面上のゲート絶縁膜と接する誘電体層の上面部分を除いて、誘電体層の上面上には形成されない。
【００６１】
図１０は、マルチゲート電界効果トランジスタ１００２のゲート電極１０００の他の例を示す断面を示すものである。ゲート電極１０００は、半導体基板（例えば、シリコン基板）１００４、半導体基板１００４上の誘電体層（例えば、埋め込みシリコン酸化膜やＢＯＸ層等）１００６、誘電体層上のフィン１００８、フィンの側面上のゲート絶縁膜１０１０、フィン上のゲート電極層１０１２、フィンの上面上のハードマスク層１０１６、誘電体層上の第１酸素拡散層１０２０、およびフィンを覆うように設けられるポリシリコン層１０１４、を含み得る。
【００６２】
ゲート電極１０００は、フィンの上面上のハードマスク層１０１６を更に含むことを除き、半導体基板１００４、誘電体層１００６、フィン１００８、ゲート絶縁膜１０１０、ゲート電極層１０１２、第１酸素拡散膜１０２０、およびポリシリコン層１０１４を図９に示したゲート電極９００と同様に含み得る。ゲート電極は、フィンの上面上にハードマスク層を含むため、ゲート絶縁膜およびゲート電極層は、ハードマスク層の上面上に形成される。
【００６３】
ゲート絶縁膜および（または）ゲート電極層は、必ずしもハードマスク層上に形成される必要がない。一実施形態として、ここでは図１０において、ゲート絶縁膜は、ハードマスク層の上面上に形成されていない。他の実施形態においては、ゲート電極層は、ハードマスク層の上面上に形成されない。他の実施形態においては、ゲート絶縁膜およびゲート電極層、ハードマスク層上に形成されない。
【００６４】
図１１は、マルチゲート電界効果トランジスタ１１０２のゲート電極１１００の他の例を示す断面を示すものである。ゲート電極１１００は、半導体基板（例えば、シリコン基板）１１０４、半導体基板１１０４上の誘電体層（例えば、埋め込みシリコン酸化膜やＢＯＸ層等）１１０６、誘電体層上のフィン１１０８、フィンの側面上のゲート絶縁膜１１１０、フィン上のゲート電極層１１１２、誘電体層上の第１酸素拡散層１１２０、フィンの上面上の第２酸素拡散層１１２２、およびフィンを覆うように設けられるポリシリコン層１０１４、を含み得る。第２酸素拡散層１１２０は、図７で示した第１酸素拡散層１１１２と同様の材料を含み得る。
【００６５】
ゲート電極１１００は、フィンの上面上の第２酸素拡散層１１２０を更に含むことを除き、半導体基板１１０４、誘電体層１１０６、フィン１１０８、ゲート絶縁膜１１１０、ゲート電極層１１１２、第１酸素拡散膜１１２０、およびポリシリコン層１１１４を図７に示したゲート電極９００と同様に含み得る。ゲート電極１１００は、フィンの上面上に第２酸素拡散層を含むため、ゲート絶縁膜およびゲート電極層は、第２酸素拡散層の上面上および側面上に形成される。
【００６６】
ゲート電極は、必ずしも第２酸素拡散層の上面上のゲート絶縁膜および（または）ゲート電極層上を含む必要がない。一実施形態として、ここでは図１１において、ゲート電極は、第２酸素拡散層上のゲート絶縁膜を含まない。他の実施形態においては、ゲート電極は、第２酸素拡散層の上面上のゲート電極層を含まない。他の実施形態においては、ゲート電極は、第２酸素拡散層の上面上のゲート絶縁膜およびゲート電極層上を含まない。
【００６７】
図１２は、マルチゲート電界効果トランジスタ１２０２のゲート電極１２００の他の例を示す断面を示すものである。ゲート電極１２００は、半導体基板（例えば、シリコン基板）１２０４、半導体基板１２０４上の誘電体層（例えば、埋め込みシリコン酸化膜やＢＯＸ層等）１２０６、誘電体層上のフィン１２０８、フィンの側面上のゲート絶縁膜１２１０、フィン上のゲート電極層１２１２、誘電体層上の第１酸素拡散層１２２０、フィンの上面上の第２酸素拡散層１２２０、第２酸素拡散層の上面上のハードマスク層１２１６、およびフィンを覆うように設けられるポリシリコン層１２１４、を含み得る。
【００６８】
ゲート電極１２００は、第２酸素拡散層の上面上のハードマスク層１２１６を更に含むことを除き、半導体基板１２０４、誘電体層１２０６、フィン１２０８、ゲート絶縁膜１１２０、ゲート電極層１２１２、第１酸素拡散膜１２２０、およびポリシリコン層１２１４を図１１に示したゲート電極１１００と同様に含み得る。ゲート電極１２００は、第２酸素拡散層の上面上のハードマスク層１２１６を含むため、ゲート絶縁膜およびゲート電極層は、ハードマスク層の上面上および側面上に形成される。
【００６９】
ゲート電極は、必ずしもハードマスク層の上面上および側面上のゲート絶縁膜および（または）ゲート電極層上を含む必要がない。一実施形態として、ここでは図１２において、ゲート電極は、ハードマスク層の上面上および側面上のゲート絶縁膜を含まない。他の実施形態においては、ゲート電極は、ハードマスク層の上面上および側面上のゲート電極層を含まない。他の実施形態においては、ゲート電極は、ハードマスク層の上面上および側面上のゲート絶縁膜およびゲート電極層上を含まない。
【００７０】
図１３は、マルチゲート電界効果トランジスタ１３０２のゲート電極１３００の他の例を示す断面を示すものである。ゲート電極１３００は、半導体基板（例えば、シリコン基板）１３０４、半導体基板１３０４上の誘電体層（例えば、埋め込みシリコン酸化膜やＢＯＸ層等）１３０６、誘電体層上のフィン１３０８、フィンの側面上のゲート絶縁膜１３１０、フィン上のゲート電極層１３１２、誘電体層上の第１酸素拡散層１３２０、フィンの上面上の第２酸素拡散層１３２２、およびフィンを覆うように設けられるポリシリコン層１３１４、を含み得る。第２酸素拡散層１１２０は、図７で示した第１酸素拡散層１１１２と同様の材料を含み得る。
【００７１】
ゲート電極１３００は、ゲート絶縁膜が誘電体層（例えば、ＢＯＸ層）上に形成されずフィンの側面上に形成されるゲート絶縁膜の側面上に接する誘電体層の上面部分を除き、半導体基板１３０４、誘電体層１３０６、フィン１３０８、ゲート絶縁膜１３１０、ゲート電極層１３１２、第１酸素拡散膜１３２０、およびポリシリコン層１３１４を図１に示したゲート電極１００と同様に含み得る。
【００７２】
ゲート電極は、必ずしも第２酸素拡散層の上面上のゲート絶縁膜および（または）ゲート電極層上を含む必要がない。一実施形態として、ここでは図１３において、ゲート電極は、第２酸素拡散層上のゲート絶縁膜を含まない。他の実施形態においては、ゲート電極は、第２酸素拡散層の上面上のゲート電極層を含まない。他の実施形態においては、ゲート電極は、第２酸素拡散層の上面上のゲート絶縁膜およびゲート電極層上を含まない。
【００７３】
図１４は、マルチゲート電界効果トランジスタ１４０２のゲート電極１４００の他の例を示す断面を示すものである。ゲート電極１４００は、半導体基板（例えば、シリコン基板）１４０４、半導体基板１４０４上の誘電体層（例えば、埋め込みシリコン酸化膜やＢＯＸ層等）１４０６、誘電体層上のフィン１４０８、フィンの側面上のゲート絶縁膜１４１０、フィン上のゲート電極層１４１２、誘電体層上の第１酸素拡散層１４２０、フィンの上面上の第２酸素拡散層１４２２、第２酸素拡散層の上面上のハードマスク層、およびフィンを覆うように設けられるポリシリコン層１４１４、を含み得る。
【００７４】
ゲート電極１４００は、第２酸素拡散層の上面上のハードマスク層１４２２を更に含むことを除き、半導体基板１４０４、誘電体層１４０６、フィン１４０８、ゲート絶縁膜１４１０、ゲート電極層１４１２、第１酸素拡散膜１４２０、およびポリシリコン層１４１４を図１３に示したゲート電極１３００と同様に含み得る。
【００７５】
ゲート電極は、必ずしもハードマスク層の上面上のゲート絶縁膜および（または）ゲート電極層上を含む必要がない。一実施形態として、ここでは図１４において、ゲート電極は、ハードマスク層上のゲート絶縁膜を含まない。他の実施形態においては、ゲート電極は、ハードマスク層の上面上のゲート電極層を含まない。他の実施形態においては、ゲート電極は、ハードマスク層の上面上のゲート絶縁膜およびゲート電極層上を含まない。
【００７６】
図１５は、マルチゲート電界効果トランジスタ１５０２のゲート電極１５００の他の例を示す断面を示すものである。ゲート電極１５００は、半導体基板（例えば、シリコン基板）１５０４、半導体基板１５０４上の誘電体層（例えば、埋め込みシリコン酸化膜やＢＯＸ層等）１５０６、誘電体層上のフィン１５０８、フィンの側面上のゲート絶縁膜１５１０、フィン上のゲート電極層１５１２、誘電体層上の酸素拡散バリア膜１５１８、フィンの上面上の第２酸素拡散層１５２２、およびフィンを覆うように設けられるポリシリコン層１５１４、を含み得る。
【００７７】
図１６は、マルチゲート電界効果トランジスタ１６０２のゲート電極１６００の他の例を示す断面を示すものである。ゲート電極１６００は、半導体基板（例えば、シリコン基板）１６０４、半導体基板１６０４上の誘電体層（例えば、埋め込みシリコン酸化膜やＢＯＸ層等）１６０６、誘電体層上のフィン１６０８、フィンの側面上のゲート絶縁膜１６１０、フィン上のゲート電極層１６１２、誘電体層上の酸素拡散バリア膜１６１８、フィンの上面上の第２酸素拡散層１６２２、第２酸素拡散層上のハードマスク１６１６、およびフィンを覆うように設けられるポリシリコン層１６１４、を含み得る。
【００７８】
図１７は、マルチゲート電界効果トランジスタ１７０２のゲート電極１７００の他の例を示す断面を示すものである。ゲート電極１７００は、半導体基板（例えば、シリコン基板）１７０４、半導体基板１７０４上の誘電体層（例えば、埋め込みシリコン酸化膜やＢＯＸ層等）１７０６、誘電体層上のフィン１７０８、フィンの側面上のゲート絶縁膜１７１０、フィン上のゲート電極層１７１２、誘電体層上の酸素拡散バリア膜１７１８、フィンの上面上の第２酸素拡散層１７２２、およびフィンを覆うように設けられるポリシリコン層１７１４、を含み得る。
【００７９】
ゲート電極１７００は、ゲート絶縁膜が誘電体層（例えば、ＢＯＸ層）上に形成されずフィンの側面上に形成されるゲート絶縁膜の側面上に接する誘電体層の上面部分を除き、半導体基板１７０４、誘電体層１７０６、フィン１７０８、ゲート絶縁膜１７１０、ゲート電極層１７１２、酸素拡散バリア膜１７１８、第２酸素拡散膜１７２２、およびポリシリコン層１７１４を図１に示したゲート電極１００と同様に含み得る。
【００８０】
図１８は、マルチゲート電界効果トランジスタ１８０２のゲート電極１８００の他の例を示す断面を示すものである。ゲート電極１８００は、半導体基板（例えば、シリコン基板）１８０４、半導体基板１８０４上の誘電体層（例えば、埋め込みシリコン酸化膜やＢＯＸ層等）１８０６、誘電体層上のフィン１８０８、フィンの側面上のゲート絶縁膜１８１０、フィン上のゲート電極層１８１２、誘電体層上の酸素拡散バリア膜１８１８、フィンの上面上の第２酸素拡散層１８２２、第２酸素拡散層上のハードマスク１８１６、およびフィンを覆うように設けられるポリシリコン層１８１４、を含み得る。
【００８１】
ゲート電極１８００は、第２酸素拡散層上のハードマスク層を更に含むことを除き、半導体基板１８０４、誘電体層１８０６、フィン１８０８、ゲート絶縁膜１８１０、ゲート電極層１８１２、酸素拡散バリア膜１８１８、第２酸素拡散膜１８２２、およびポリシリコン層１８１４を図１７に示したゲート電極１７００と同様に含み得る。
【００８２】
図１５−図１８において、ゲート絶縁膜は、必ずしも第２酸素拡散層またはハードマスク層の上面上のゲート絶縁膜および（または）ゲート電極層上を含む必要がない。一実施形態として、ここでは図１５−図１８において、ゲート電極は、第２酸素拡散層またはハードマスク層上のゲート絶縁膜を含まない。他の実施形態においては、ゲート電極は、第２酸素拡散層またはハードマスク層の上面上のゲート電極層を含まない。他の実施形態においては、ゲート電極は、第２酸素拡散層またはハードマスク層の上面上のゲート絶縁膜およびゲート電極層上を含まない。
【００８３】
図１９は、マルチゲート電界効果トランジスタ１９０２のゲート電極の他の例を示す断面を示すものである。トランジスタ１９０２は、第１ゲート電極１９００および第２ゲート電極１９５０を備える。第１ゲート電極１９００は、図１−図１８で示したゲート電極１００、２００、３００、４００、５００、６００、７００、８００、９００、１０００、１１００、１２００、１３００、１４００、１５００、１６００、１７００、１８００のグループから構成される。トランジスタは、同一の半導体基板（例えば、シリコン基板）上に、第１ゲート電極１９００および第２ゲート電極１９５０を備える。トランジスタは、半導体基板上の誘電体層（例えば、埋め込み酸化膜やＢＯＸ層）１９０６およびトランジスタは誘電体層上のゲート電極を備える。
【００８４】
ゲート電極１９５０は、誘電体層上のフィン１９５８、フィンの側面上のゲート絶縁膜１９６０、フィン上のゲート電極層１９６２、フィン上のハードマスク層１９６６、およびフィンを覆うように設けられるポリシリコン層１９６４、を含み得る。図１９では簡略化のために、一例としてゲート電極は、フィンを覆うハードマスク層を備えていない。ゲート電極は、誘電体層の上面上のゲート絶縁膜を備える。
【００８５】
第１ゲート電極１９００は、第２ゲート電極１９５０よりも、小さい電気的な仕事関数を有し得る。一実施形態において、第１ゲート電極は、第２ゲート電極よりも、小さい電気的な仕事関数を有し得る。第１ゲート電極は約４．６ｅＶよりも小さい電気的な仕事関数を有し得、第２ゲート電極は約４．６ｅＶよりも大きい電気的な仕事関数を有し得る。他の実施形態において、第１ゲート電極は、第２ゲート電極よりも小さい電気的な仕事関数である、約０．２ｅＶかそれよりも大きいおよび約１．２ｅＶかそれよりも大きい程度を有し得る。他の実施形態において、第１ゲート電極は、第２ゲート電極よりも小さい電気的な仕事関数である、約０．４ｅＶかそれよりも大きいおよび約１．０ｅＶかそれよりも大きい程度を有し得る。
【００８６】
他の実施形態において、第１ゲート電極１９００は、第２ゲート電極１９５０よりも、大きい電気的な仕事関数を有し得る。一実施形態において、第１ゲート電極は、第２ゲート電極よりも、大きい電気的な仕事関数を有し得る。第１ゲート電極は約４．６ｅＶよりも大きい電気的な仕事関数を有し得、第２ゲート電極は約４．６ｅＶよりも小さい電気的な仕事関数を有し得る。他の実施形態において、第１ゲート電極は、第２ゲート電極よりも大きい電気的な仕事関数である、約０．２ｅＶかそれよりも大きいおよび約１．２ｅＶかそれよりも大きい程度を有し得る。他の実施形態において、第１ゲート電極は、第２ゲート電極よりも大きい電気的な仕事関数である、約０．４ｅＶかそれよりも大きいおよび約１．０ｅＶかそれよりも大きい程度を有し得る。
【００８７】
図２０は、マルチゲート電界効果トランジスタ１２０２のゲート電極の他の例を示す断面を示すものである。トランジスタ１２０２は、第１ゲート電極１２００および第２ゲート電極２０５０を備える。トランジスタは、同一の半導体基板（例えば、シリコン基板）２００４上に、２つのゲート電極２０００を備える。トランジスタは、半導体基板上の誘電体層（例えば、埋め込み酸化膜やＢＯＸ層）２００６およびトランジスタは誘電体層上の２つのゲート電極を備える。
【００８８】
第１ゲート電極２０００および第２ゲート電極２０５０は、図１−図１８で示したゲート電極１００、２００、３００、４００、５００、６００、７００、８００、９００、１０００、１１００、１２００、１３００、１４００、１５００、１６００、１７００、１８００のグループから構成される。一実施形態において、第１トランジスタ２００２は、図３−図６および図１５−図１８で示したゲート電極３００、４００、５００、６００、１５００、１６００、１７００、１８００のグループから構成される。第２トランジスタ２０５０は、図４−図１４で示したゲート電極４００、５００、６００、７００、８００、９００、１０００、１１００、１２００、１３００、１４００のグループから構成される。
【００８９】
２つまたはそれ以上のゲート電極は、いかなる適切な電気的な仕事関数も含み得る。第１ゲート電極２０００は、第２ゲート電極２０５０よりも、小さい電気的な仕事関数を有し得る。一実施形態において、第１ゲート電極は、第２ゲート電極よりも、小さい電気的な仕事関数を有し得る。第１ゲート電極は約４．６ｅＶよりも小さい電気的な仕事関数を有し得、第２ゲート電極は約４．６ｅＶよりも大きい電気的な仕事関数を有し得る。他の実施形態において、第１ゲート電極は、第２ゲート電極よりも小さい電気的な仕事関数である、約０．２ｅＶかそれよりも大きいおよび約１．２ｅＶかそれよりも大きい程度を有し得る。他の実施形態において、第１ゲート電極は、第２ゲート電極よりも小さい電気的な仕事関数である、約０．４ｅＶかそれよりも大きいおよび約１．０ｅＶかそれよりも大きい程度を有し得る。
【００９０】
次に、図２１−図２４および図２５−図２８を用い、複数のマルチゲートトランジスタのゲート電極の２つの製造方法の一例について説明する。図２１は、マルチゲートトランジスタ２１０２のゲート電極２１００が形成された初期の状態を示す断面図である。図２１に示すように、半導体基板２１０４上および誘電体層２１０６上に、フィン２１０８を形成する。図２１に更に示すように、フィンの上面上に、ハードマスク層２１１６を形成する。ここでは、簡略化のために示していないが、他の実施形態においては、フィン上にハードマスク層を形成することを備えない。
【００９１】
誘電体層は、埋め込みシリコン酸化膜またはＢＯＸ層などでも良く、あらゆる適切な技術により半導体基板上に形成され得る。堆積技術の例としては、プラズマエッチャント化学気相反応法（ＰＥＣＶＤ）、低圧化学気相反応法（ＬＰＣＶＤ）、高圧化学気相反応法（ＨＰＣＶＤ）等の化学気相反応法（ＣＶＤ）を含む。フィンおよびハードマスク層は、誘電体層上のフィン材料およびフィン材料上のハードマスク材料等により形成され得る。これら層の除去方法としては、適切なパターン化されたレジスト等により形成され得る。パターン化されたレジストは、光学的リソグラフィーやトランジスタのサイドウォール技術等により形成できる。
【００９２】
フィン材料層およびハード材料層の部分は、トランジスタの要素に実質的にダメージおよび（または）除去することがないいくつかの適切なエッチャントとこれらの層とを接触させることにより、除去することが可能である。適切なエッチングの試薬やプロセスの選択は、例えば、フィン材料、ハードマスク材料、フィンの高さおよび幅、実施される望まれるトランジスタの製造などによる。
【００９３】
等方性および（または）異方性のウェットエッチングおよび（または）ドライエッチングを実施可能である。シリコン層のためのウェットエッチングの例としては、テトラメチルアンモニウムハイドロイド（ＴＭＡＨ），アルキルメタルハイドロイド（例えば、硝酸カリウム（ＫＯＨ）や硝酸セシウム（ＣｅＯＨ）等）がある。反応性イオンエッチング（ＲＥＩ）を含むドライエッチングの例としては、例えば、ＨＢｒを含む混合ガス（例えば、ＨＢｒとＯ２との混合ガス、ＨＢｒ／ＮＦ３／ＨｅおよびＯ２の混合ガス、ＳＦ６、ＨＢｒおよびＯ２の混合ガス等）がある。混合ガスとして、更にＣｌ２を含んでも良い。
【００９４】
図２２は、フィン２１０８の側面上に形成するゲート絶縁膜２２００の形成方法を示すものである。ゲート絶縁膜は、ゲート絶縁膜と接する誘電体層の上面部分（例えば、エッジ部分）を除いて、誘電体層の上面上には形成されない。
【００９５】
ゲート絶縁膜は、ゲート絶縁材料およびゲート絶縁材料上の保護膜を含み、誘電体層上のゲート絶縁材料膜および保護膜を除去し、残存する保護膜を除去することで形成され得る。誘電体層上のゲート絶縁材料膜および保護膜の部分は、ゲート絶縁膜と接する誘電体層の上面部分（例えば、エッジ部分）を除いて結果としてのゲート絶縁膜が誘電体層の上面上に形成されないように、除去される。誘電体層上のゲート絶縁材料および保護膜が除去されると、フィンの上面上のゲート絶縁膜および保護膜もまた除去され得る。
【００９６】
ゲート絶縁材料膜および保護膜の部分は、異方性イオン反応エッチング（ＲＩＥ）を含むあらゆる適切な技術により、除去され得る。残存する保護膜は、ウェットエッチングを含むあらゆる適切な技術により、除去され得る。保護膜は、保護膜の下のゲート絶縁材料膜を除去プロセス（例えば、ＲＩＥ）から保護するために、あらゆる適切な材料を含み得る。例えば、保護膜は、図１に示したゲート金属膜１１０と同様の材料等を用いることが可能である。
【００９７】
図２３は、フィン上のゲート電極層２３００の形成方法を示している。ゲート電極層はＣＶＤを含むあらゆる適切な技術により形成され得る。
【００９８】
図２４は、フィン上のポリシリコン層２４００の形成方法を示している。ポリシリコン層はＣＶＤを含むあらゆる適切な技術により形成され得る。
【００９９】
図２５−図２８は、マルチゲート電界効果トランジスタのゲート電極の形成方法の他の例を示している。図２５は、マルチゲート電界効果トランジスタ２５０２のゲート電極２５００の断面図を示すものである。図２５は、半導体基板２５０４および誘電体層２５０８上のフィン２５０８の形成方法を示している。
【０１００】
図２５は、更にフィン上の層２５３０の形成方法を示している。フィン上のこの層は、単層または複数層でも良い。一実施形態において、フィン上のこの層は、ハードマスク層を含むものである。他の実施形態において、フィン上のこの層は、第２酸素拡散層を含むものである。他の実施形態において、フィン上のこの層は、第２酸素拡散層および第２酸素拡散層上のハードマスク層を含むものである。ここでは、簡略化のために、いくつかの実施形態において説明したものに伴うものを示す。
【０１０１】
図２５は、更に誘電体層２５０６の上面上の酸素拡散バリア層２５５０または第１酸素拡散膜２５５２の形成方法を示している。この酸素拡散バリア層は、あらゆる適切な技術により形成され得る。一実施形態において、酸素拡散バリア層は、誘電体層の上面中に、窒素を導入することにより形成され得る。窒素は、適切な技術により導入され得る。例えば、誘電体層の上面中に窒素を導入する例としては、アンモニアガス（ＮＨ２）を用いたサーマル窒素、Ｎ２プラズマやＮＨ３プラズマを用いたプラズマ窒素、アニーリングによる窒素イオン導入等がある。
【０１０２】
第１酸素拡散膜２５５２は、あらゆる適切な技術により形成され得る。一実施形態において、酸素拡散膜は、誘電体層の上面中に酸素を導入することにより形成され得る。酸素は、あらゆる適切な技術により導入される。例えば、誘電体層の上面中に酸素を導入する例としては、レートガス（例えば、Ｘｅ、Ｋｒ）のイオンを用いたサーマル酸素、アニーリングによる酸素イオン導入等がある。他の実施形態において、酸素拡散層は、酸素（例えば、シリコン酸化膜）を堆積すること等によっても形成され得る。例えば、シリコン酸化膜は、ＴＥＳＯや酸素を用いたＣＶＤ等により形成可能である。ここでは、簡略化のために図２５では図示しなかったが、誘電体層上に酸素拡散バリア層または第１酸素拡散層を形成する方法は、これに限られることはない。
【０１０３】
図２６は、フィンの側面上にゲート絶縁膜２６００を形成する方法を示している。一実施形態において、ゲート絶縁膜は、フィンの側面および上面に形成されゲート絶縁膜と接する誘電体層の上面部分を除いて、誘電体層の上面上には形成されない。他の実施形態において、ゲート絶縁膜は、誘電体層上に形成され得る。ゲート絶縁膜は、図２２において説明したゲート絶縁膜２２００と同様の方法にて形成され得る。
【０１０４】
図２７は、フィン上のゲート電極層２７００の形成方法を示している。ゲート電極層はＣＶＤを含むあらゆる適切な技術により形成され得る。
【０１０５】
図２８は、フィン上のポリシリコン層２８００の形成方法を示している。ポリシリコン層はＣＶＤを含むあらゆる適切な技術により形成され得る。
【０１０６】
図２９は、マルチゲート電界効果トランジスタのゲート電極の製造方法２９００の一例を示している。ステップ２９０２において、フィンを半導体基板上および誘電体層上に形成する。ステップ２９０４において、フィンの側壁上にゲート絶縁膜を形成する。但し、この方法において、ゲート絶縁膜は、フィンの側壁上および上面上に形成されゲート絶縁膜と接する誘電体層の上面部分を除いて、誘電体層の上面上には形成しない。ステップ２９０６において、フィン上にゲート電極を形成する。ステップ２９０８において、フィン上にポリシリコン層を形成する。一実施形態において、フィンの上面上にハードマスク層を形成することを含むものである。
【０１０７】
図３０は、マルチゲート電界効果トランジスタのゲート電極の製造方法３０００の一例を示している。ステップ３００２において、フィンを半導体基板上および誘電体層上に形成する。ステップ３００４において、誘電体層の上面上に酸素拡散バリア膜または第１酸化拡散膜を形成する。ステップ３００６において、フィン上にゲート電極を形成する。ステップ３００８において、フィン上にポリシリコン層を形成する。
【０１０８】
以上の説明は、開示した本発明の例示を含むものであり、発明の範囲を限定することは意図していない。もちろん、開示される発明を記載することを目的とした構成または方法の全ての想定される組み合わせを記述することは可能でないが、この技術分野における通常の知識を有する者が開示される発明のたくさんの置換や組み合わせだと更に分かることについては含まれることは可能である。従って、開示される発明は、全ての置換、修正、変形が包含され得、添付の請求の範囲や意図に含まれる。さらに、明細書または請求の範囲で用いられる”含む（contain）”,”含む（includes）”，”有する（has）”，”含む（involve）”，またはこれらの変形の用語の広がりは、用語”具備する（comprising）”，や請求の範囲において使用される枕詞的な用語”具備する（comprising）”についても同様に含まれ得る。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【外国語明細書】
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