(57)【要約】【課題】動作速度が高い半導体記憶装置を提供する。【解決手段】実施形態に係る半導体記憶装置は、それぞれ複数の絶縁膜及び電極膜が交互に積層され、前記絶縁膜及び前記電極膜の積層方向に延びる貫通ホールが形成された積層体と、前記貫通ホールの内面上に設けられたブロック層と、前記ブロック層に囲まれた電荷蓄積層と、前記電荷蓄積層に囲まれたトンネル層と、前記トンネル層に囲まれた半導体ピラーと、を備える。そして、前記トンネル層における前記半導体ピラー側の部分の誘電率は、前記トンネル層における前記電荷蓄積層側の部分の誘電率よりも高い。【選択図】図４
2012069709.tif 000002
【特許請求の範囲】
【請求項１】
それぞれ複数の絶縁膜及び電極膜が交互に積層され、前記絶縁膜及び前記電極膜の積層方向に延びる貫通ホールが形成された積層体と、
前記貫通ホールの内面上に設けられたブロック層と、
前記ブロック層に囲まれた電荷蓄積層と、
前記電荷蓄積層に囲まれたトンネル層と、
前記トンネル層に囲まれた半導体ピラーと、
を備え、
前記トンネル層における前記半導体ピラー側の部分の誘電率は、前記トンネル層における前記電荷蓄積層側の部分の誘電率よりも高いことを特徴とする半導体記憶装置。
【請求項２】
前記トンネル層はシリコン、酸素及び窒素を含む材料からなり、
前記トンネル層における前記半導体ピラー側の部分の窒素濃度は、前記トンネル層における前記電荷蓄積層側の部分の窒素濃度よりも高いことを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
前記貫通ホールの内面から前記貫通ホールの中心軸に向かう方向において、前記トンネル層の誘電率は単調増加していることを特徴とする請求項１または２に記載の半導体記憶装置。
【請求項４】
前記トンネル層の誘電率は、前記貫通ホールの中心軸からの距離に反比例していることを特徴とする請求項３記載の半導体記憶装置。
【請求項５】
前記貫通ホールの内面から前記貫通ホールの中心軸に向かう方向において、前記トンネル層の誘電率は、前記トンネル層の外側部分においては一定値であり、前記トンネル層の内側部分においては単調増加していることを特徴とする請求項１または２に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、概ね、半導体記憶装置に関する。
【背景技術】
【０００２】
半導体記憶装置の大容量化及び低コスト化を図る方法として、一括加工型の積層メモリが提案されている。一括加工型の積層メモリは、半導体基板上に絶縁膜と電極膜とを交互に積層させて積層体を形成した後、リソグラフィ法により積層体に貫通ホールを形成し、貫通ホール内にブロック層、電荷蓄積層及びトンネル層をこの順に堆積させ、貫通ホール内にシリコンピラーを埋め込むことによって製造される。このような積層メモリにおいては、電極膜とシリコンピラーとの交差部分にメモリトランジスタが形成され、これがメモリセルとなる。そして、電極膜とシリコンピラーとの間に電圧を印加することにより、シリコンピラーからトンネル層を介して電荷蓄積層に電荷を注入し、データを記憶する。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平１０−１８９７７５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の実施形態の目的は、動作速度が高い半導体記憶装置を提供することである。
【課題を解決するための手段】
【０００５】
実施形態に係る半導体記憶装置は、それぞれ複数の絶縁膜及び電極膜が交互に積層され、前記絶縁膜及び前記電極膜の積層方向に延びる貫通ホールが形成された積層体と、前記貫通ホールの内面上に設けられたブロック層と、前記ブロック層に囲まれた電荷蓄積層と、前記電荷蓄積層に囲まれたトンネル層と、前記トンネル層に囲まれた半導体ピラーと、を備える。そして、前記トンネル層における前記半導体ピラー側の部分の誘電率は、前記トンネル層における前記電荷蓄積層側の部分の誘電率よりも高い。
【図面の簡単な説明】
【０００６】
【図１】実施形態に係る半導体記憶装置を例示する斜視図である。
【図２】実施形態に係る半導体記憶装置を例示する断面図である。
【図３】実施形態に係る半導体記憶装置のシリコンピラー周辺を例示する断面図である。
【図４】横軸に貫通ホールの中心からの距離をとり、縦軸に窒素濃度及び誘電率をとって、実施形態に係る半導体記憶装置のトンネル層の特性を例示するグラフ図である。
【図５】横軸に｛Ｒ×ｌｏｇ（１＋Ｔ／Ｒ）｝の値をとり、縦軸に書込電圧をとって、メモリ膜をシリコン酸化膜で形成した場合及びシリコン窒化膜で形成した場合を示すグラフ図である。
【図６】（ａ）は、横軸にシリコンピラーからの距離をとり、縦軸に誘電率をとって、誘電率のプロファイルを例示するグラフ図であり、（ｂ）は、横軸にシリコンピラーからの距離をとり、縦軸に電界強度をとって、電圧を２０Ｖとした場合の電界強度のプロファイルを例示するグラフ図であり、（ｃ）は、横軸にシリコンピラーからの距離をとり、縦軸に電界強度をとって、電界の最大値を１６ＭＶ／ｃｍとした場合の電界強度のプロファイルを例示するグラフ図である。
【発明を実施するための形態】
【０００７】
以下、図面を参照しつつ、本発明の実施形態について説明する。
図１は、本実施形態に係る半導体記憶装置を例示する斜視図であり、
図２は、本実施形態に係る半導体記憶装置を例示する断面図であり、
図３は、実施形態に係る半導体記憶装置のシリコンピラー周辺を例示する断面図であり、
図４は、横軸に貫通ホールの中心からの距離をとり、縦軸に窒素濃度及び誘電率をとって、実施形態に係る半導体記憶装置のトンネル層の特性を例示するグラフ図である。
なお、図を見やすくするために、図１においては導電部分のみを示し、絶縁部分は図示を省略している。
本実施形態に係る半導体記憶装置は、積層型の不揮発性記憶装置である。
【０００８】
図１及び図２に示すように、本実施形態に係る半導体記憶装置１においては、シリコン基板１１上に絶縁膜１０が設けられており、その上に導電膜、例えば、ポリシリコン膜１２が形成されており、これがバックゲートＢＧとなっている。バックゲートＢＧ上においては、それぞれ複数の電極膜１４と絶縁膜１５とが交互に積層されて、積層体ＭＬが構成されている。
【０００９】
以下、本明細書においては、説明の便宜上、ＸＹＺ直交座標系を導入する。この座標系においては、シリコン基板１１の上面に平行な方向であって相互に直交する２方向をＸ方向及びＹ方向とし、Ｘ方向及びＹ方向の双方に対して直交する方向、すなわち電極膜１４と絶縁膜１５の積層方向をＺ方向とする。
【００１０】
電極膜１４は例えば、不純物がドープされたポリシリコンにより形成されている。電極膜１４はＹ方向に沿って分断され、Ｘ方向に延びる複数本の制御ゲート電極ＣＧとなっている。上方、すなわち、Ｚ方向から見て、各層の電極膜１４は同じパターンでパターニングされている。一方、絶縁膜１５は例えばシリコン酸化物（ＳｉＯ２）からなり、電極膜１４同士を絶縁する層間絶縁膜として機能する。
【００１１】
積層体ＭＬ上には、絶縁膜１６、電極膜１７及び絶縁膜１８がこの順に成膜されている。電極膜１７は例えば不純物がドープされたポリシリコンからなり、Ｙ方向に沿って分断され、Ｘ方向に延びる複数本の選択ゲート電極ＳＧとなっている。選択ゲート電極ＳＧは、最上層の制御ゲート電極ＣＧの直上域に２本ずつ設けられている。
【００１２】
絶縁膜１８上には絶縁膜１９が設けられており、絶縁膜１９上には、Ｘ方向に延びるソース線ＳＬが設けられている。ソース線ＳＬは、Ｙ方向に沿って配列された最上層の制御ゲート電極ＣＧのうち、１つおきの制御ゲート電極ＣＧの直上域に配置されている。また、絶縁膜１９上には、ソース線ＳＬを覆うように絶縁膜２０が設けられており、絶縁膜２０上には、Ｙ方向に延びる複数本のビット線ＢＬが設けられている。ソース線ＳＬ及びビット線ＢＬは、それぞれ金属膜により形成されている。
【００１３】
そして、積層体ＭＬには、積層体ＭＬを貫くように、各層の積層方向（Ｚ方向）に延びる複数本の貫通ホール２１が形成されている。Ｚ方向から見て、貫通ホール２１の形状は例えば円形である。各貫通ホール２１は各段の制御ゲート電極ＣＧを貫き、下端はバックゲートＢＧに到達している。また、貫通ホール２１はＸ方向及びＹ方向に沿ってマトリクス状に配列されている。Ｙ方向に配列された貫通ホール２１は２個で１組となり、同じ組に属する貫通ホール２１は同じ制御ゲート電極ＣＧを貫いている。
【００１４】
また、バックゲートＢＧの上層部分内には、１本の貫通ホール２１の下端部を、この貫通ホール２１から見てＹ方向に１列分離隔した他の１本の貫通ホール２１の下端部に連通させるように、連通孔２２が形成されている。これにより、Ｙ方向において隣り合う１対の貫通ホール２１と、それらを相互に連通させる連通孔２２とにより、１本の連続したＵ字孔２３が形成されている。積層体ＭＬ内には、複数本のＵ字孔２３が形成されている。
【００１５】
図２及び図３に示すように、Ｕ字孔２３の内面上にはメモリ膜２４が設けられている。メモリ膜２４においては、外側から順に、絶縁性のブロック層２５、電荷蓄積層２６、絶縁性のトンネル層２７が積層されている。すなわち、貫通ホール２１の内面上にブロック層２５が設けられており、ブロック層２５に囲まれるように電荷蓄積層２６が設けられており、電荷蓄積層２６に囲まれるようにトンネル層２７が設けられている。ブロック層２５は、装置１の駆動電圧の範囲内にある電圧が印加されても実質的に電流を流さない層であり、例えば、シリコン酸化物によって形成されている。なお、ブロック層２５は、シリコン酸窒化物により形成されていてもよい。電荷蓄積層２６は、電荷をトラップする能力がある層であり、例えば、シリコン窒化物により形成されている。トンネル層２７は、通常は絶縁性であるが、装置１の駆動電圧の範囲内にある所定の電圧が印加されるとトンネル電流を流す層である。トンネル層２７は、例えば、シリコン（Ｓｉ）、酸素（Ｏ）及び窒素（Ｎ）を含む材料によって形成されており、例えば、窒素を含有するシリコン酸化物により形成されている。
【００１６】
また、トンネル層２７上には、不純物がドープされた半導体材料、例えば、ポリシリコンが埋め込まれている。これにより、Ｕ字孔２３の内部にはＵ字シリコン部材３３が設けられている。Ｕ字シリコン部材３３のうち、貫通ホール２１内に位置する部分はシリコンピラー３１となっており、連通孔２２内に位置する部分は接続部材３２となっている。すなわち、シリコンピラー３１はトンネル層２７によって囲まれている。Ｚ方向から見て、シリコンピラー３１、トンネル層２７、電荷蓄積層２６、ブロック層２５は、例えば同心円状に配置されている。メモリ膜２４はＵ字シリコン部材３３とバックゲートＢＧ及び制御ゲート電極ＣＧとの間に配置されているため、Ｕ字シリコン部材３３は、メモリ膜２４によってバックゲートＢＧ及び制御ゲート電極ＣＧから絶縁されている。
【００１７】
また、絶縁膜１６、選択ゲート電極ＳＧ及び絶縁膜１８には、Ｚ方向に延びる複数の貫通ホール５１が形成されている。各貫通ホール５１は各貫通ホール２１の直上域に形成されており、各貫通ホール２１に連通されている。貫通ホール５１の内面上には、例えばシリコン酸窒化物からなるゲート絶縁膜２８が形成されている。また、ゲート絶縁膜２８によって囲まれる空間には、不純物が導入されたポリシリコンからなるシリコンピラー３４が設けられている。シリコンピラー３４の下端部は、その直下域に形成されたシリコンピラー３１の上端部に接続されている。そして、Ｕ字シリコン部材３３と、その上端部に接続された１対のシリコンピラー３４により、Ｕ字ピラー３０が構成されている。
【００１８】
各Ｕ字ピラー３０に属する１対のシリコンピラー３７のうち、一方は絶縁膜１９内に埋設されたソースプラグＳＰを介してソース線ＳＬに接続されており、他方は絶縁膜１９及び２０内に埋設されたビットプラグＢＰを介してビット線ＢＬに接続されている。従って、Ｕ字ピラー３０は、ビット線ＢＬとソース線ＳＬとの間に接続されている。Ｕ字ピラー３０と制御ゲート電極ＣＧのＹ方向における配列周期は同じであるが、位相が半周期分ずれているため、各Ｕ字ピラー３０に属する１対のシリコンピラー３１、すなわち、接続部材３２によって相互に接続された２本のシリコンピラー３１は、相互に異なる制御ゲート電極ＣＧを貫いている。
【００１９】
そして、装置１においては、シリコンピラー３１がチャネルとして機能し、制御ゲート電極ＣＧがゲート電極として機能することにより、シリコンピラー３１と制御ゲート電極ＣＧとの交差部分に、縦型のメモリトランジスタが形成される。各メモリトランジスタは、シリコンピラー３１と制御ゲート電極ＣＧとの間に配置された電荷蓄積層２６に電子を蓄積することにより、メモリセルとして機能する。積層体ＭＬ内には、複数本のシリコンピラー３１がＸ方向及びＹ方向に沿ってマトリクス状に配列されているため、複数のメモリトランジスタが、Ｘ方向、Ｙ方向、Ｚ方向に沿って、３次元的に配列される。
【００２０】
また、シリコンピラー３４と選択ゲート電極ＳＧとの交差部分には、シリコンピラー３４をチャネルとし、選択ゲート電極ＳＧをゲート電極とし、ゲート絶縁膜２８をゲート絶縁膜とした選択トランジスタが形成される。この選択トランジスタも、上述のメモリトランジスタと同様に、縦型トランジスタである。
【００２１】
更に、接続部材３２とバックゲートＢＧとの間には、メモリ膜２４が介在するため、接続部材３２をチャネルとし、バックゲートＢＧをゲート電極とし、メモリ膜２４をゲート絶縁膜としたバックゲートトランジスタが形成される。すなわち、バックゲートＢＧは、電界によって接続部材３２の導通状態を制御する電極として機能する。
【００２２】
そして、図３及び図４に示すように、トンネル層２７の組成は、貫通ホール２１の半径方向において傾斜している。図４の横軸に示す位置Ｏ、位置Ａ、位置Ｂは、それぞれ、図３に示す貫通ホール２１の半径方向において、貫通ホール２１の中心軸Ｏ、シリコンピラー３１とトンネル層２７との界面Ａ、トンネル層２７と電荷蓄積層２６との界面Ｂの位置を示す。なお、貫通ホール２１の中心軸Ｏは、シリコンピラー３１の中心軸と一致している。
【００２３】
トンネル層２７におけるシリコンピラー３１側の部分２７ａの窒素濃度は、トンネル層２７における電荷蓄積層２６側の部分２７ｂの窒素濃度よりも高い。そして、シリコン酸化物の誘電率は、窒素濃度が高いほど高くなるため、トンネル層２７におけるシリコンピラー３１側の部分２７ａの誘電率は、電荷蓄積層２６側の部分２７ｂの誘電率よりも高い。トンネル層２７の組成分布は、ＸＹ平面に平行な全方位について、貫通ホール２１の中心軸Ｏに関して対称である。このようなトンネル層２７は、例えば、ＡＬＤ（atomic layer deposition：原子層堆積）法において、チャンバー内に供給する酸化ガスと窒化ガスとの流量比を変化させることにより、形成することができる。
【００２４】
次に、本実施形態の作用効果について説明する。
本実施形態に係る半導体記憶装置１においては、Ｚ方向から見て、シリコンピラー３１の外面の形状は円形であり、トンネル層２７、電荷蓄積層２６、ブロック層２５の形状は円環状であり、制御ゲート電極ＣＧにおける貫通ホール２１の内面を構成する表面は円形である。そして、シリコンピラー３１と制御ゲート電極ＣＧとの間に印加される電圧により、トンネル層２７、電荷蓄積層２６及びブロック層２５には、中心軸Ｏを中心とした全方位において、ほぼ均一に電界が印加される。このため、メモリ膜２４の各部に印加される電界の強度をＥとし、電荷密度をｋ（Ｃ／ｃｍ）とし、中心軸Ｏからの距離をｒとし、誘電率をεとし、円周率をπとするとき、各部の電界強度は下記数式１によって表される。
【００２５】
【数１】
2012069709.tif 000003
【００２６】
上記数式１により、ｒの値が小さいほど、すなわち、中心軸Ｏに近いほど、電界強度Ｅは高くなる。このため、メモリ膜２４においては、最も内側に位置する部分、すなわち、トンネル層２７におけるシリコンピラー３１に接する部分において、最も電界強度が高くなる。従って、この部分に電界が集中し、絶縁破壊が生じやすい。
【００２７】
そこで、本実施形態においては、トンネル層２７におけるシリコンピラー３１側の部分２７ａの窒素濃度を、電荷蓄積層２６側の部分２７ｂの窒素濃度よりも高くしている。これにより、部分２７ａの誘電率εは、部分２７ｂの誘電率εよりも高くなる。誘電率εを高くすることにより、上記数式１に示すように、電界強度Ｅを低減することができる。すなわち、中心軸Ｏからの距離ｒが小さくなることによる電界強度Ｅの増大を、誘電率εを高くすることによって相殺することができる。これにより、トンネル層２７における電界集中を緩和し、絶縁破壊を防止することができる。このため、本実施形態に係る半導体記憶装置１は、信頼性が高い。
【００２８】
このように、本実施形態に係る半導体記憶装置１は、３次元積層型の記憶装置であり、メモリセル部分が略同心円構造となっているため、トンネル層２７中の誘電率を厚さ方向において異ならせなければ、トンネル層２７の内周部分に電界が集中し、信頼性が低くなってしまう。これに対して、平面型ＮＡＮＤフラッシュメモリの場合は、シリコン基板の上層部分にアクティブエリアが形成され、シリコン基板上に平面状のゲート酸化膜が形成され、その上に浮遊ゲート電極及び制御ゲート電極が設けられているため、同心円構造に基づく電界集中は生じない。このため、上述のような工夫は不要である。
【００２９】
また、シリコンピラー３１と制御ゲート電極ＣＧとの間に印加する電圧をＶとし、真空の誘電率をε０とし、シリコンピラー３１の半径をａとし、シリコンピラー３１の半径にトンネル層２７の厚さを加えた値をｂとすると、下記数式２が成立する。
【００３０】
【数２】
2012069709.tif 000004
【００３１】
図３に示すように、シリコンピラー３１の半径をＲとし、メモリ膜２４の膜厚をＴとし、また、メモリ膜２４内に蓄積されている電荷密度ｋがメモリ膜２４内で一定であるとすると、上記数式１及び数式２並びに図３より、下記数式３が導かれる。
【００３２】
【数３】
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【００３３】
上記数式３より、シリコンピラー３１の半径Ｒ及びメモリ膜２４の膜厚Ｔが一定であれば、メモリ膜２４の誘電率εを高めることにより、同じ電界強度Ｅを維持しつつ、高い電圧Ｖを印加することができる。これにより、半導体記憶装置１の駆動に必要な電圧、例えば、書込電圧Ｖｐｒｇを高めることができ、装置１の動作速度を高めることができる。
【００３４】
以下、この効果を具体的に示す。
図５は、横軸に｛Ｒ×ｌｏｇ（１＋Ｔ／Ｒ）｝の値をとり、縦軸に書込電圧Ｖｐｒｇをとって、メモリ膜をシリコン酸化膜で形成した場合及びシリコン窒化膜で形成した場合を示すグラフ図である。
なお、シリコン酸化物の誘電率εは３．９であり、シリコン窒化物の誘電率εは７．９である。また、電界強度Ｅは、シリコン酸化膜の耐圧である１６ＭＶ／ｃｍとしている。
図５に示すように、メモリ膜２４の誘電率εを高めることにより、印加可能な書込電圧Ｖｐｒｇを高くすることができる。
【００３５】
本実施形態において、トンネル層２７の誘電率は、貫通ホール２１の内面から中心軸Ｏに向かう方向において、単調増加していてもよい。これにより、トンネル層２７全体において、電界強度Ｅの増加を抑えることができる。例えば、トンネル層２７の誘電率は、中心軸Ｏからの距離に反比例していることが好ましい。この場合、上記数式１により、トンネル層２７内の電界強度Ｅを一定とすることができ、電圧Ｖを最大にすることができる。又は、トンネル層２７の誘電率は、貫通ホール２１の内面から中心軸Ｏに向かう方向において、トンネル層２７の外側部分、すなわち、相対的に中心軸Ｏから遠い部分においては一定値であり、トンネル層２７の内側部分、すなわち、相対的に中心軸Ｏに近い部分においては単調増加していてもよい。このようなトンネル層２７は、例えば、トンネル層２７の内側面から窒素を拡散させることにより、形成することができる。これにより、電界が集中しやすいトンネル層２７の内側部分において、電界強度Ｅを低減することができる。
【００３６】
また、本実施形態においては、ゲート絶縁膜２８においても、メモリ膜２４と同様に、シリコンピラー３４側の部分における誘電率を、選択ゲート電極ＳＧ側の部分における誘電率よりも高くすることが好ましい。これにより、ゲート絶縁膜２８におけるシリコンピラー３４に接した部分における電界集中を緩和し、シリコンピラー３４と選択ゲート電極ＳＧとの間に、より高い電圧を印加できるようになる。この結果、例えばデータの消去動作において、より大きなＧＩＤＬ（Gate Induced Drain Leakage）を得ることができ、消去速度を向上させることができる。なお、ゲート絶縁膜２８は、上述のように、窒素濃度が傾斜したシリコン酸窒化物により形成されていてもよいが、メモリ膜２４と同様な３層膜であってもよい。
【００３７】
更に、本実施形態においては、トンネル層２７に窒素が含有されているため、トンネル層２７が正に帯電し、シリコンピラー３１における絶縁膜１５によって囲まれた部分の電位が高くなる。これにより、シリコンピラー３１の寄生抵抗が低減し、オン電流が増加する。この結果、読出動作に要する時間が減少し、高速化を図ることができる。
【００３８】
なお、本実施形態においては、電極膜１４が不純物を含有したポリシリコンによって形成されている例を示したが、これには限定されず、電極膜１４は、例えば、窒化タンタルによって形成されていてもよく、金属とシリコンを主成分とするシリケートによって形成されていてもよい。この場合、金属にはニッケル又はタングステン等を用いることができる。また、トンネル層２７がシリコン酸窒化物により形成されている例を示したが、これには限定されず、シリコン、酸素、ハフニウムを含むハフニウムシリコン酸化物により形成されていてもよい。この場合は、ハフニウムの濃度が高いほど、誘電率が高くなる。
【００３９】
以下、本実施形態の実施例について説明する。
図６（ａ）は、横軸にシリコンピラーからの距離をとり、縦軸に誘電率をとって、誘電率のプロファイルを例示するグラフ図であり、（ｂ）は、横軸にシリコンピラーからの距離をとり、縦軸に電界強度をとって、電圧を２０Ｖとした場合の電界強度のプロファイルを例示するグラフ図であり、（ｃ）は、横軸にシリコンピラーからの距離をとり、縦軸に電界強度をとって、電界の最大値を１６ＭＶ／ｃｍとした場合の電界強度のプロファイルを例示するグラフ図である。
【００４０】
本実施例においては、メモリ膜２４内の誘電率εを想定し、メモリ膜２４内における電界強度Ｅを計算した。このとき、計算を簡略化するために、メモリ膜２４は単層のシリコン酸化膜であるとした。すなわち、電荷蓄積層２６及びブロック層２５の誘電率は、トンネル層２７の誘電率と等しいものとした。また、シリコンピラー３１の半径Ｒ（図３参照）は４．６ｎｍとし、メモリ膜２４の膜厚Ｔ（図３参照）は２６ｎｍとした。図６（ａ）〜（ｃ）に示す実線は本実施例を示し、破線は比較例を示している。
【００４１】
図６（ａ）及び（ｂ）に破線で示すように、メモリ膜２４内において誘電率が一定であると、メモリ膜２４内の電界強度Ｅはシリコンピラー３１に近づくほど高くなり、シリコンピラー３１との界面において最大となった。これに対して、図６（ａ）及び（ｂ）に実線で示すように、本実施例においては、メモリ膜２４におけるトンネル層２７に相当する部分、すなわち、シリコンピラー３１から２ｎｍ以内の部分において、シリコンピラー３１に向かって誘電率を単調増加させた。これにより、貫通ホール２１の内面から貫通ホールの中心に向かう方向において、メモリ膜２４におけるブロック層２５及び電荷蓄積層２６に相当する部分では電界強度Ｅが増加するが、トンネル層２７に相当する部分では電界強度Ｅがほぼ一定となり、電界の集中が緩和された。
【００４２】
また、図６（ｃ）に示すように、電界強度Ｅの最大値を、シリコン酸化膜の耐圧である１６ＭＶ／ｃｍとした場合、比較例においては、印加できる最大電圧は１３．９Ｖであった。これに対して、本実施例においては、トンネル層２７における電界集中が緩和される分だけ全体の電界強度を高めることができ、印加できる最大電圧は２０Ｖであった。
【００４３】
以上説明した実施形態によれば、動作速度が高い半導体記憶装置を実現することができる。
【００４４】
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明及びその等価物の範囲に含まれる。
【符号の説明】
【００４５】
１：半導体記憶装置、１１：シリコン基板、１２：ポリシリコン膜、１４：電極膜、１５、１６、１８、１９、２０：絶縁膜、１７：電極膜、２１：貫通ホール、２２：連通孔、２３：Ｕ字孔、２４：メモリ膜、２５：ブロック層、２６：電荷蓄積層、２７：トンネル層、２８：ゲート絶縁膜、３０：Ｕ字ピラー、３１：シリコンピラー、３２：接続部材、３３：Ｕ字シリコン部材、３４：シリコンピラー、５１：貫通ホール、Ａ、Ｂ：界面、Ｃ：位置、ＢＧ：バックゲート、ＢＬ：ビット線、ＢＰ：ビットプラグ、ＣＧ：制御ゲート電極、ＭＬ：積層体、Ｏ：中心軸、ＳＧ：選択ゲート電極、ＳＬ：ソース線、ＳＰ：ソースプラグ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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