(57)【要約】【課題】多値インタフェースを有するＤＵＴを対象として電圧マージン試験を行う。【解決手段】パターン発生器ＰＧは、ＤＵＴ１に供給すべき試験信号Ｓ１を記述するパターン信号ＳＰＴＮを発生する。ドライバＤＲは、パターン信号ＳＰＴＮに応じたレベルを有する試験信号Ｓ１を生成し、ＤＵＴ１に出力する。電圧変調器１０は、ドライバＤＲから出力される試験信号Ｓ１の電圧レベルを、所定の電圧範囲で変化させる。たとえば電圧変調器１０は、試験信号Ｓ１にオフセット成分を重畳する。【選択図】図３
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【特許請求の範囲】
【請求項１】
被試験デバイスに試験信号を供給する試験装置であって、
前記被試験デバイスに供給すべき試験信号を記述するパターン信号を発生するパターン発生器と、
前記パターン信号に応じたレベルを有する前記試験信号を生成し、前記被試験デバイスに出力するドライバと、
前記ドライバから出力される前記試験信号の電圧レベルを、所定の電圧範囲で変化させる電圧変調器と、
を備えることを特徴とする試験装置。
【請求項２】
前記被試験デバイスは多値インタフェースを備え、
前記ドライバは、前記パターン発生器が発生する前記パターン信号に応じて、３値以上のレベルを有する前記試験信号を生成し前記被試験デバイスに出力することを特徴とする請求項１に記載の試験装置。
【請求項３】
前記電圧変調器は、前記試験信号にオフセット成分を重畳することを特徴とする請求項１または２に記載の試験装置。
【請求項４】
前記電圧変調器は、前記パターン信号とは無相関なオフセット成分を重畳することを特徴とする請求項３に記載の試験装置。
【請求項５】
前記電圧変調器は、所定の周期で変動するオフセット成分を重畳することを特徴とする請求項１または２に記載の試験装置。
【請求項６】
前記電圧変調器は、前記試験信号の一周期中、一定レベルをとるオフセット成分を重畳し、前記試験信号の周期を単位として前記オフセット成分を切りかえることを特徴とする請求項３に記載の試験装置。
【請求項７】
前記電圧変調器は、前記パターン信号に応じたオフセット成分を重畳することを特徴とする請求項３に記載の試験装置。
【請求項８】
前記電圧変調器は、前記パターン信号が示す前記試験信号が取るべき電圧レベルが、高い値から低い値へ遷移するとき、遷移後の前記電圧レベルを、高レベル側にオフセットし、前記パターン信号が示す前記試験信号が取るべき電圧レベルが、低い値から高い値へ遷移するとき、遷移後の前記電圧レベルを、低レベル側にオフセットすることを特徴とする請求項７に記載の試験装置。
【請求項９】
前記ドライバは、カレントモードロジック方式の電圧ドライバを含み、
前記電圧変調器は、前記電圧ドライバの電流値を変化させることを特徴とする請求項１から８のいずれかに記載の試験装置。
【請求項１０】
前記ドライバは、カレントモードロジック方式の電圧ドライバを含み、
前記電圧変調器は、前記電圧ドライバにおいて生成される電流の経路上に設けられたスイッチをスイッチングすることを特徴とする請求項１から８のいずれかに記載の試験装置。
【請求項１１】
前記ドライバは差動ドライバを含み、
前記電圧変調器は、前記差動ドライバの正論理出力と負論理出力を無相関に変化させることを特徴とする請求項１または２に記載の試験装置。
【請求項１２】
前記ドライバは差動ドライバを含み、
前記電圧変調器は、前記差動ドライバの正論理出力と負論理出力を、互いに逆相で同振幅で変化させることを特徴とする請求項１または２に記載の試験装置。
【請求項１３】
前記ドライバは差動ドライバを含み、
前記電圧変調器は、前記差動ドライバの正論理出力と負論理出力を、互いに同相で同振幅で変化させることを特徴とする請求項１または２に記載の試験装置。
【請求項１４】
前記試験信号が遷移するタイミングを変調するタイミング変調器をさらに備えることを特徴とする請求項１から１３のいずれかに記載の試験装置。
【請求項１５】
前記タイミング変調器は、前記電圧変調器とは無相関に、前記試験信号の遷移タイミングを変調することを特徴とする請求項１４に記載の試験装置。
【請求項１６】
前記タイミング変調器は、前記電圧変調器によって引き起こされる、前記試験信号が基準電圧レベルとクロスするタイミングのシフトをキャンセルするように、前記試験信号の遷移タイミングを変調することを特徴とする請求項１４に記載の試験装置。
【請求項１７】
前記タイミング変調器は、前記電圧変調器と同期して、前記試験信号の遷移タイミングを変調することを特徴とする請求項１４に記載の試験装置。
【請求項１８】
被試験デバイスの試験方法であって、
前記被試験デバイスに供給すべき試験信号を記述するパターン信号を発生するステップと、
前記パターン信号に応じたレベルを有する前記試験信号を生成し、前記被試験デバイスに出力するステップと、
前記試験信号の電圧レベルを、所定の電圧範囲で変化させるステップと、
を備えることを特徴とする方法。
【請求項１９】
前記被試験デバイスは多値インタフェースを備え、
前記試験信号は、前記パターン信号に応じた３値以上のレベルをとることを特徴とする請求項１８に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、試験装置に関する。
【背景技術】
【０００２】
高速伝送インタフェースを備える半導体デバイスを対象として、電圧マージン試験が行われる。電圧マージン試験とは、被試験デバイス（ＤＵＴ）が入力信号の電圧レベルの変化に対して十分なマージンを有するか否かを検査する試験である。たとえば２値インタフェースでは、半導体デバイスに入力される信号は、ハイレベルとローレベルの２つの電圧レベルＶＨ、ＶＬをとり得る。２つの電圧レベルそれぞれに対して、上限値（ＶＨ，ｍａｘ、ＶＬ，ｍａｘ）と下限値（ＶＨ，ｍｉｎ、ＶＬ，ｍｉｎ）が与えられ、あるいは信号の振幅に上限値Ａｍａｘと下限値Ａｍｉｎが与えられる。電圧マージン試験では、ＤＵＴが、入力信号のハイレベルの変動に対して上限値ＶＨ，ｍａｘ〜下限値ＶＨ，ｍｉｎの許容マージンを有し、入力信号のローレベルの変動に対して上限値ＶＬ，ｍａｘ〜下限値ＶＬ，ｍｉｎの許容マージンを有しているかが検査される。あるいは、ＤＵＴが、入力信号の振幅変動に対して、上限値Ａｍａｘ〜下限値Ａｍｉｎのマージンを有しているかが検査される。図１は、２値インタフェースの電圧許容マージンを示す図である。
【０００３】
通常、２値信号の場合、入力信号の電圧レベルが２値の論理判定の基準となる電圧レベル（基準レベル）Ｖｒｅｆに近いとき、すなわち振幅が小さいときに、ビットエラーが発生しやすい。そこで従来の試験装置による電圧マージン試験は、その振幅が最小となる電圧レベルの組み合わせ（ＶＨｍｉｎ、ＶＬｍａｘ）を有する試験パターン信号を用いて行われていた。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００３−９８２３０号公報
【特許文献２】実開平５−８７５７８号公報
【特許文献３】特開昭５８−７９１７１号公報
【特許文献４】米国特許第７１６２６７２号明細書
【特許文献５】特開平８−３１３５９２号公報
【特許文献６】特開平６−２３５７５４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
近年、半導体デバイスが扱うデータ量の増加に伴い、インタフェースの高速化が進んでおり、２値よりも多い多値デジタルインタフェースが実装され始めている。現状、このような多値インタフェースを備える半導体デバイスを対象として、電圧マージン試験が可能な試験装置は存在しない。
【０００６】
図２（ａ）、（ｂ）は、多値インタフェースの電圧許容マージンを示す図である。ここでは、４値の信号について考察する。多値信号の場合にも、２値信号と同様に、複数の電圧レベルＶ０〜Ｖ３それぞれに対して、上限値と下限値を観念することができる。あるいは振幅に対して、上限値と下限値を観念できる。
【０００７】
ＤＵＴが、入力信号の振幅に応じて、論理レベルの判定基準となる基準レベルＶｒｅｆ０〜Ｖｒｅｆ２を適応的に設定する場合、図２（ａ）に示すように、入力信号の振幅を最小値と最大値の２値の間で変化させることにより、電圧マージン試験を実現できる。
【０００８】
一方、ＤＵＴによっては、基準レベルＶｒｅｆ０〜Ｖｒｅｆ２が固定されている場合がある。この場合、図２（ｂ）に示すように、ＤＵＴに対する入力信号の電圧レベルＶ０〜Ｖ３を上限値Ｖ０，ｍａｘ〜Ｖ３，ｍａｘに設定して試験を行い（図２（ｂ）左）、それとは別に、入力信号の電圧レベルＶ０〜Ｖ３を下限値Ｖ０，ｍｉｎ〜Ｖ３，ｍｉｎに設定して試験を行う必要がある（図２（ｂ）右）。つまり、電圧マージン試験を２回行う必要があるため、試験時間が増加するという問題がある。
【０００９】
また、あるＤＵＴが、入力信号の電圧レベルを上限値に設定した場合と、下限値に設定した場合の両方の試験にパスした場合であっても、あるレベルが上限値をとり、別のレベルが下限値をとるような入力信号を正しく受信できることを保証することはできず、電圧マージン試験としては不十分である。
【００１０】
本発明はかかる状況に鑑みてなされたものであり、そのある態様の例示的な目的のひとつは、多値インタフェースを有するＤＵＴを対象として電圧マージン試験が可能な試験装置の提供にある。
【課題を解決するための手段】
【００１１】
本発明のある態様は、被試験デバイスに試験信号を供給する試験装置に関する。試験装置は、被試験デバイスに供給すべき試験信号を記述するパターン信号を発生するパターン発生器と、パターン信号に応じたレベルを有する試験信号を生成し、被試験デバイスに出力するドライバと、ドライバから出力される試験信号の電圧レベルを、所定の電圧範囲で変化させる電圧変調器と、を備える。
【００１２】
この態様によると、ある試験期間にわたって、電圧変調器によって試験信号の電圧レベルを変化させることにより、被試験デバイスに与えられる信号のアイ開口を閉じることができ、電圧マージン試験を行うことができる。
【００１３】
なお、以上の構成要素を任意に組み合わせたもの、あるいは本発明の表現を、方法、装置などの間で変換したものもまた、本発明の態様として有効である。
【発明の効果】
【００１４】
本発明のある態様によれば、多値インタフェースを備えるＤＵＴの電圧マージン試験を実現できる。
【図面の簡単な説明】
【００１５】
【図１】２値インタフェースの電圧許容マージンを示す図である。
【図２】図２（ａ）、（ｂ）は、多値インタフェースの電圧許容マージンを示す図である。
【図３】実施の形態に係る試験装置の構成を示すブロック図である。
【図４】図４（ａ）、（ｂ）は、試験装置により生成される試験信号の波形図である。
【図５】図５（ａ）〜（ｄ）は、オフセット成分の具体例を示す図である。
【図６】図６（ａ）、（ｂ）は、テストレートと同期したオフセット電圧が重畳された試験信号を示す波形図である。
【図７】しきい値電圧発生器および電圧変調器の第１の構成例を示す回路図である。
【図８】ドライバおよび電圧変調器の第２の構成例を示す回路図である。
【図９】図９（ａ）〜（ｃ）は、試験装置により生成される差動形式の試験信号の波形図である。
【図１０】図１０（ａ）、（ｂ）は、差動のドライバおよび電圧変調器の構成例を示す回路図である。
【図１１】図１１（ａ）、（ｂ）は、差動のドライバおよび電圧変調器の別の構成例を示す回路図である。
【図１２】変形例に係る試験装置の構成を示すブロック図である。
【図１３】図１３（ａ）、（ｂ）は、図１２の試験装置により生成される試験信号の波形図である。
【発明を実施するための形態】
【００１６】
以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。
【００１７】
図３は、実施の形態に係る試験装置２の構成を示すブロック図である。試験装置２が試験対象とするＤＵＴ１は、多値インタフェースを有する。試験装置２は、ＤＵＴ１に対して、多値のレベルをとる試験信号Ｓ１を供給する。そして、試験信号Ｓ１に応答してＤＵＴ１が発生する信号Ｓ２を読み出し、それを期待値ＥＸＰと比較することにより、ＤＵＴ１の良否を判定する。
【００１８】
試験装置２は、パターン発生器ＰＧ、タイミング発生器ＴＧ、フォーマットコントローラＦＣ、ドライバＤＲ、電圧変調器１０、タイミングコンパレータＴＣ、デジタル比較器ＤＣ、フェイルメモリＦＭを備える。
【００１９】
パターン発生器ＰＧは、ＤＵＴ１に供給すべき試験信号Ｓ１を記述するパターン信号ＳＰＴＮを生成する。具体的には、パターン信号ＳＰＴＮは、試験信号Ｓ１のレベル、ならびにそれが遷移するタイミングを記述するデータである。
【００２０】
タイミング発生器ＴＧは、試験シーケンスのタイミングを制御するユニットであり、テストレートと同期したタイミング信号ＳＴＭＧを発生し、パターン発生器ＰＧに出力する。パターン発生器ＰＧは、タイミング信号ＳＴＭＧと同期して、パターン信号ＳＰＴＮを生成する。
【００２１】
波形整形器（フォーマットコントローラ）ＦＣは、ドライバＤＲとパターン発生器ＰＧのインタフェースとしての役割を果たす。フォーマットコントローラＦＣは、パターン信号ＳＰＴＮおよびタイミング信号ＳＴＭＧを受け、それをドライバＤＲに適したデータ形式に変換して出力する。
【００２２】
ドライバＤＲは、フォーマットコントローラＦＣによって制御され、パターン信号ＳＰＴＮに応じたレベルを有する試験信号Ｓ１を生成し、ＤＵＴ１に出力する。以下では、説明の簡素化と理解の容易のために、ＤＵＴ１が４値インタフェースを備える場合を説明する。つまりドライバＤＲが発生する試験信号Ｓ１は、４つの電圧レベルＶ０〜Ｖ３のいずれかをとる。
【００２３】
タイミングコンパレータＴＣには、ＤＵＴ１が試験信号Ｓ１に応答して出力した試験信号Ｓ２を受け、それを基準となるしきい値電圧と比較することにより、試験信号Ｓ２の電圧レベルを判定する。たとえばタイミングコンパレータＴＣは、少なくともひとつの電圧コンパレータと、電圧コンパレータによる比較結果をストローブタイミングでラッチするラッチ回路のペアを含む。
【００２４】
パターン発生器ＰＧは、パターン信号ＳＰＴＮに加えて、ＤＵＴ１が試験信号Ｓ１に応答して発生すべき試験信号Ｓ２のレベルの期待値を示す期待値信号ＳＥＸＰを発生する。デジタル比較器ＤＣは、タイミングコンパレータＴＣの出力値を、期待信号ＳＥＸＰと比較し、一致（Ｐａｓｓ）、不一致（Ｆａｉｌ）を判定する。デジタル比較器ＤＣにより検出されたフェイル情報は、その発生箇所とともにフェイルメモリＦＭに格納される。
【００２５】
以上が試験装置２の基本構成である。この構成に加えて、試験装置２は電圧変調器１０を備える。電圧変調器１０は、ドライバＤＲが出力する試験信号Ｓ１の電圧レベルＶ０〜Ｖ３を、それぞれ所定の電圧範囲で変化させる。本明細書において、これを電圧レベルの「変調」とも称する。
【００２６】
図４（ａ）、（ｂ）は、試験装置２により生成される試験信号Ｓ１の波形図である。図４（ａ）は、試験信号Ｓ１の電圧レベルＶ０〜Ｖ３を変調しないとき、つまり電圧変調器１０を動作させないときの波形を示す。このときドライバＤＲは、パターン信号ＳＰＴＮが示すシンボル値００、０１、１０、１１に応じて、４つの電圧レベルＶ０〜Ｖ３を発生する。
【００２７】
続いて図４（ｂ）を参照する。図４（ｂ）は、電圧変調器１０によって試験信号Ｓ１が変調される様子を示す。電圧レベルＶ０は、それぞれＶ０，ｍｉｎ〜Ｖ０，ｍａｘの範囲で変化する。同様に、電圧レベルＶ１、Ｖ２、Ｖ３も、ある範囲で変化する。電圧レベルの変調方式については後述する。
【００２８】
図４（ｂ）の試験信号Ｓ１を、ＤＵＴ１がストローブタイミングｔ０，ｔ１…でレベル判定するとする。各ストローブタイミングｔ０、ｔ１…におけるＤＵＴ１の電圧レベルは、所定の範囲で変化する。つまりあるタイミングにおいては、電圧範囲の上限付近のレベルを、別のタイミングにおいては、下限付近のレベルを、さらに別のタイミングにおいては、中間的なレベルをとりうる。
【００２９】
このように電圧レベルを変調した状態で、ある程度長いテストパターンを含む試験信号Ｓ１を用いてＤＵＴ１を試験する。そうすると試験信号Ｓ１のアイ開口は、図４（ｂ）に示すように閉じられる。そして、テストが終了した段階において、すべてのサイクルでパス判定が得られていれば、そのときのＤＵＴ１は、図４（ｂ）の右図に示すように、Ｖ０，ｍｉｎ〜Ｖ０，ｍａｘ、Ｖ１，ｍｉｎ〜Ｖ１，ｍａｘ、Ｖ２，ｍｉｎ〜Ｖ２，ｍａｘ、Ｖ３，ｍｉｎ〜Ｖ３，ｍａｘの電圧マージンを有することが保証される。
【００３０】
もし、電圧変調器１０を用いずに同様の試験を行う場合、電圧レベルの組Ｖ０、Ｖ１、Ｖ２、Ｖ３をそれぞれ固定した状態で１回の試験を行い、各電圧レベルの値を変化させながら同様の試験を繰り返すことが求められる。この手法では、多値信号のレベルの増加にともない、試験回数が増加し、トータルの試験時間も増大する。
【００３１】
これに対して、図３の試験装置２によれば、１回の試験で、リアルタイムに多値インタフェースを備えるＤＵＴ１の電圧マージン試験を行うことができる。
【００３２】
続いて、電圧変調器１０による試験信号Ｓ１の電圧レベルの変調方法について説明する。電圧変調器１０は、パターン信号ＳＰＴＮに応じた電圧レベルに、パターン信号ＳＰＴＮとは無相関なオフセット成分ＶＯＦＳを重畳してもよい。図４（ｂ）の試験信号Ｓ１は、図４（ａ）に示される試験信号Ｓ１に、テストレートよりも速い速度で振動するオフセット電圧ＶＯＦＳが重畳されたものと把握できる。
【００３３】
図５（ａ）〜（ｄ）は、オフセット成分ＶＯＦＳの具体例を示す図である。図５（ａ）は、テストレートより高速なオフセット電圧ＶＯＦＳを示す。オフセット電圧ＶＯＦＳは、パターン信号ＳＰＴＮとは無関係に、正と負が交互に繰り返すように生成される。図５（ｂ）のオフセット電圧ＶＯＦＳは、正と負が、ランダムに発生する。図５（ｃ）、（ｄ）のオフセット電圧ＶＯＦＳは、テストレートと同期してその値が変化する。つまり、試験信号Ｓ１の一周期中、一定レベルをとる。図５（ｃ）は、正と負が交互に、図５（ｄ）は、正と負がランダムに発生する。
【００３４】
なおオフセット成分ＶＯＦＳは、上述したものには限定されず、その他の波形であってもよい。たとえばオフセット成分ＶＯＦＳは、テストレートよりもさらに低い周波数を有していてもよい。つまり、長期的に観測したときに、ＤＵＴ１のストローブタイミングにおいて、試験信号Ｓ１の電圧レベルが所定の範囲で変化していればよい。
【００３５】
図６（ａ）、（ｂ）は、テストレートと同期したオフセット電圧ＶＯＦＳが重畳された試験信号Ｓ１を示す波形図である。図６（ａ）には、パターン信号ＳＰＴＮと無相関なオフセット成分ＶＯＦＳが重畳される場合が示される。オフセット成分ＶＯＦＳをテストレートと同期させると、試験信号Ｓ１の各電圧レベルは、ストローブタイミングにおいて上限値または下限値をとるように変化するため、アイ開口を閉じることができる。
【００３６】
これに対して図６（ｂ）は、パターン信号ＳＰＴＮと相関を有するオフセット成分ＶＯＦＳが重畳される場合を示す。電圧変調器１０は、パターン信号ＳＰＴＮのシンボル値が、言い換えれば、試験信号Ｓ１の電圧レベル（Ｖ０〜Ｖ３）が、高い値から低い値へ遷移するとき、遷移後の電圧レベルを、高レベル側に、たとえば上限レベルをとるようにオフセットする。反対にパターン信号ＳＰＴＮのシンボル値、言い換えれば試験信号Ｓ１の電圧レベルが、低い値から高い値へ遷移するとき、電圧変調器１０は、遷移後の電圧レベルを、低レベル側に、たとえば下限レベルをとるようにオフセットする。これにより、アイ開口が狭くなるように変調を行うことができるため、より厳しい条件でＤＵＴ１を試験することができる。
【００３７】
続いてドライバＤＲおよび電圧変調器１０の構成について説明する。図７は、しきい値電圧発生器および電圧変調器の第１の構成例を示す回路図である。ドライバＤＲは、カレントモードロジック方式の電圧ドライバで構成されてもよい。
【００３８】
ドライバＤＲは、終端電圧発生器２０、抵抗Ｒ１、複数の電流源２４１〜２４３、複数のＤ／Ａコンバータ２６１〜２６３を備える。電流源２４の個数は任意であり、試験信号Ｓ１の電圧レベルの分解能に応じて設計される。終端電圧発生器２０は、終端電圧ＶＴを生成する。抵抗Ｒ１の一端には、終端電圧発生器２０が発生する終端電圧ＶＴが印加される。抵抗Ｒ１の他端には、複数の電流源２４１〜２４３が接続される。電流源２４１〜２４３は、Ｄ／Ａコンバータ２６１〜２６３によって設定される定電流Ｉ１〜Ｉ３を生成する。
【００３９】
フォーマットコントローラＦＣは、パターン発生器ＰＧからのパターン信号ＳＰＴＮに応じて、電流源２４１〜２４３が生成する電流Ｉ１〜Ｉ３のオン、オフを制御する。図示されないが、フォーマットコントローラＦＣにはタイミング発生器ＴＧからのタイミング信号ＳＴＭＧが入力されており、このタイミング信号ＳＴＭＧを利用して、電流Ｉ１〜Ｉ３の切りかえタイミングが制御される。電流Ｉ１〜Ｉ３のオン、オフは、各電流Ｉ１〜Ｉ３の経路上に設けられたスイッチ２８１〜２８３によって制御されてもよい。電流源２４１〜２４３が電流ゼロの状態を実現できる場合、これらのスイッチは省略できる。
【００４０】
ドライバＤＲは、抵抗Ｒ１の他端に生ずる電圧ＶＯＵＴを、パターン信号ＳＰＴＮに応じた試験信号Ｓ１として出力する。
【００４１】
電流源２４１〜２４３が生成する電流Ｉ１〜Ｉ３は等しくてもよい。この場合、フォーマットコントローラＦＣは、パターン信号ＳＰＴＮをサーモメータコードに変換する。４値の試験信号Ｓ１を発生するドライバＤＲにおいて必要な電流源２４およびスイッチ２８の個数はそれぞれ３個となる。オンするスイッチの個数がｎ（０≦ｎ≦３）であるとき、ドライバＤＲの出力電圧ＶＯＵＴは、電流源２４１〜２４３が生成する電流値をＩとするとき、
ＶＯＵＴ＝ＶＴ−Ｒ１×ｎ×Ｉ
となる。
【００４２】
複数の電流源２４が発生する電流Ｉはバイナリで重み付けされてもよい。この場合、フォーマットコントローラＦＣはパターン信号ＳＰＴＮをバイナリコードに変換し、バイナリコードに応じてスイッチのオン、オフを制御する。たとえば４値の試験信号Ｓ１を発生するドライバＤＲにおいて必要な電流源２４およびスイッチ２８の個数はそれぞれ２個となる。２ビットのバイナリコードの上位ビットをａ１、下位ビットをａ２とし、Ｉ１＝２×Ｉ、Ｉ２＝Ｉとするとき、ドライバＤＲの出力電圧ＶＯＵＴは、
ＶＯＵＴ＝ＶＴ−Ｒ１×（２×Ｉ×ａ１＋Ｉ×ａ２）
となる。
【００４３】
電圧変調器１０は、Ｄ／Ａコンバータ２６１〜２６ｍの設定値を切りかえることにより、各電流源２４１〜２４ｍの電流値Ｉ１〜Ｉｍを、パターン信号ＳＰＴＮと無相関に、もしくは相関をもって変化させる。その結果、抵抗Ｒ１に流れる電流値にオフセットを与え、試験信号Ｓ１の電圧レベルを変化させることができる。
【００４４】
図８は、ドライバおよび電圧変調器の第２の構成例を示す回路図である。ドライバＤＲは、パターン信号ＳＰＴＮに応じて制御されるスイッチ２８に加えて、電圧変調器１０によって制御されるスイッチ２９を備える。電流源２５は、オフセット成分に相当する電流ＩΔを生成する。Ｄ／Ａコンバータ２７は、電流ＩΔ、つまり電圧レベルの変動幅を設定する。
【００４５】
電圧変調器１０は、パターン信号ＳＰＴＮと無相関に、もしくは相関をもって、スイッチ２９のオン、オフを切りかえることにより、抵抗Ｒ１に流れる電流値をＩΔだけオフセットさせ、試験信号Ｓ１の電圧レベルを変化させることができる。
【００４６】
以上は、試験信号Ｓ１がシングルエンド信号の場合であるが、試験信号Ｓ１が差動信号の場合にも、本発明は適用可能である。
【００４７】
図９（ａ）〜（ｃ）は、試験装置２により生成される差動形式の試験信号Ｓ１の波形図である。図９（ａ）は、差動信号の正論理成分と負論理成分とが、互いに無相関に変調される場合を示す。これにより差動の試験信号Ｓ１に電圧変調成分を重畳し、差動信号のレベル方向のアイ開口を閉じることができる。
【００４８】
図９（ｂ）は、差動信号の正論理成分と負論理成分それぞれに対して、逆相の、つまり極性が反対のオフセット成分ＶＯＦＳが重畳される様子を示す。この場合、差動信号のコモンモード電圧を一定に保ったまま、試験信号Ｓ１に電圧変調成分を重畳し、差動信号のレベル方向のアイ開口を閉じることができる。
【００４９】
図９（ｃ）は、差動信号の正論理成分と負論理成分それぞれに対して、同相の、つまり極性が同じオフセット成分ＶＯＦＳが重畳される様子を示す。この場合、差動信号のコモンモード電圧に対して電圧変調成分を重畳できる。図９（ｃ）の場合、差動信号のレベル方向のアイ開口に変化は生じない。これにより、ＤＵＴ１のコモンモード電圧の変動耐性試験をリアルタイムに行うことができる。
【００５０】
差動の試験信号Ｓ１を変調する場合にも、変調レートは、テストレートと同じであってもよいし、それより高くてもよいし、低くてもよい。また、オフセット成分ＶＯＦＳは、パターン信号ＳＰＴＮと無相関であってもよいし、相関を有していてもよい。
【００５１】
図１０（ａ）、（ｂ）は、差動のドライバおよび電圧変調器の構成例を示す回路図である。図１０（ａ）のドライバは、図７のＣＭＬ形式のドライバを差動形式に変形したものである。電圧変調器１０は、電流源２６１〜２６３の電流値を変化させることにより、差動の試験信号Ｓ１の電圧レベルを変調する。
【００５２】
図１０（ｂ）のドライバは、図８のドライバを差動形式に変形したものである。スイッチ２９Ｐ、２９Ｎおよび電流源２５Ｐ、２５Ｎは、正論理成分、負論理成分それぞれに対して設けられている。電圧変調器１０は、スイッチ２９Ｐ、２９Ｎのオン、オフを切り替えることにより、試験信号Ｓ１の電圧レベルを変調する。スイッチ２９Ｐ、２９Ｎを独立に制御することにより、図９（ａ）に示すように試験信号Ｓ１の正論理成分Ｓ１Ｐと負論理成分Ｓ１Ｎを無相関に変調することができる。
【００５３】
図１１（ａ）、（ｂ）は、差動のドライバおよび電圧変調器の別の構成例を示す回路図である。図１１（ａ）、（ｂ）のドライバＤＲでは、単一の電流源２５が、スイッチ２９Ｐ、２９Ｎに対して共通に設けられる。図１１（ａ）では、スイッチ２９Ｐ、２９Ｎが、インバータ３０によって逆相で制御される。その結果、試験信号Ｓ１の正論理成分Ｓ１Ｐと負論理成分Ｓ１Ｎに逆相のオフセット成分を重畳できる。図１１（ｂ）では、スイッチ２９Ｐ、２９Ｎが同相で制御される。その結果、試験信号Ｓ１の正論理成分Ｓ１Ｐと負論理成分Ｓ１Ｎに同相のオフセット成分を重畳できる。
【００５４】
図１２は、変形例に係る試験装置２ａの構成を示すブロック図である。図１２の試験装置２ａは、図３の試験装置２に加えて、タイミング変調器１２を備える。
タイミング変調器１２は、試験信号Ｓ１のレベルが遷移するタイミングを変化させる。たとえばタイミング変調器１２は、パターン発生器ＰＧが発生するパターン信号ＳＰＴＮに作用し、パターン信号ＳＰＴＮが示す遷移タイミングを変化させてもよい。この場合、タイミング変調器１２はパターン発生器ＰＧに内蔵されうる。
【００５５】
ある試験装置では、基準となるタイミング信号に、パターン信号ＳＰＴＮが示す遷移タイミングに応じた遅延量を与える可変遅延回路を備える。そして、遅延されたタイミング信号がフォーマットコントローラＦＣに供給され、遅延されたタイミング信号のエッジのタイミングで、ドライバＤＲの出力レベルが切りかえられる。この場合、タイミング変調器１２は、基準となるタイミング信号に、変調に応じた遅延を与える可変遅延回路で構成されてもよい。この場合、タイミング変調器１２は、フォーマットコントローラＦＣに内蔵されうる。また、ある試験装置では、タイミング変調器１２がタイミング発生器ＴＧの一部として構成されてもよい。つまり、タイミング発生器ＴＧがタイミング変調器１２の機能を有してもよい。
【００５６】
タイミング変調器１２は、電圧変調器１０と無相関に、もしくは相関を持って、試験信号Ｓ１の遷移タイミングを変調してもよい。具体的には、タイミング変調器１２は、電圧変調器１０と同期して、テストサイクルごとに遷移タイミングを変化させてもよい。遷移タイミングの変調はランダムに行ってもよいし、あるパターンにしたがって行ってもよい。
【００５７】
図１３（ａ）、（ｂ）は、図１２の試験装置２ａにより生成される試験信号Ｓ１の波形図である。
【００５８】
図１３（ａ）は、電圧変調器１０とタイミング変調器１２が、互いに無相関に、振幅方向と時間軸方向に変調を行ったときの波形である。タイミング変調器１２により、遷移タイミングを変調することにより、アイ開口の振幅方向の開口率に加えて、時間軸方向の開口率を低下させることができる。なお、電圧変調器１０による振幅方向の変調を停止し、タイミング変調器１２のみによって時間軸方向の変調を行ってもよい。
【００５９】
電圧変調器１０によって、試験信号Ｓ１の電圧レベルを変調すると、試験信号Ｓ１が基準電圧レベルＶｒｅｆｋとクロスするタイミングがシフトする。図１３（ｂ）の左図は、この時間軸方向のシフト（タイミングエラー）を示している。つまり電圧変調器１０によって変調を行うと、それに起因したタイミングエラーが発生する。そこでタイミング変調器１２による時間軸方向の変調を、タイミングエラーの補正に用いてもよい。図１３（ｂ）の右図は、試験信号Ｓ１のレベル遷移のタイミングを変化させることにより、タイミングエラーが補償される様子を示す。
【００６０】
このように、タイミング変調器１２を設けることにより、積極的に試験信号Ｓ１の遷移タイミングを変化させ、あるいは、電圧変調器１０による変調によって引き起こされるタイミングエラーを補償することができる。
【００６１】
実施の形態では、３値以上、すなわち多値の電圧レベルを有する試験信号Ｓ１を生成する場合を説明したが、本発明は２値のインタフェースにも適用可能である。
【００６２】
実施の形態にもとづき本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を逸脱しない範囲において、多くの変形例や配置の変更が認められる。
【符号の説明】
【００６３】
１…ＤＵＴ、２…試験装置、１０…電圧変調器、１２…タイミング変調器、ＴＣ…タイミングコンパレータ、ＰＧ…パターン発生器、ＴＧ…タイミング発生器、ＦＣ…フォーマットコントローラ、ＤＲ…ドライバ、ＤＣ…デジタル比較器、ＦＭ…フェイルメモリ、Ｓ１，Ｓ２…試験信号、Ｓ１…パターン信号。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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