(57)【要約】【課題】配線や伝送線路のインピーダンスを調整することなく、高品質な信号を被試験デバイスに入力させることを目的とする。【解決手段】本発明は、複数のＤＵＴ７を搭載したＤＵＴボード４とＤＵＴ７に試験信号を出力するテストピン４とＤＵＴボード４とテストピン２との間を接続する伝送線路３とを備える半導体試験装置１であって、ＤＵＴボード４は、ＤＵＴ７に試験信号を分配するための分岐配線９が分岐する分岐点１０と伝送線路３との間に設けられ、分岐配線９の合成インピーダンスとテストピン２に設けられる出力抵抗１１との間のインピーダンス不整合を補正するために設けた補正抵抗１１を備えていることを特徴としている。【選択図】  図１
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【特許請求の範囲】
【請求項１】
複数の被試験デバイスを搭載したデバイス搭載装置と前記被試験デバイスに試験信号を出力するテストピンと前記デバイス搭載装置と前記テストピンとの間を接続する伝送線路とを備える半導体試験装置であって、
前記デバイス搭載装置は、
前記被試験デバイスに前記試験信号を分配するための分岐配線が分岐する分岐点と前記伝送線路との間に設けられ、前記分岐配線の合成インピーダンスと前記テストピンに設けられる出力抵抗との間のインピーダンス不整合を補正するために設けた補正抵抗を備えていること
を特徴とする半導体試験装置。
【請求項２】
前記補正抵抗の抵抗値を前記合成インピーダンスと前記出力抵抗との差分に一致させたこと
を特徴とする請求項１記載の半導体試験装置。
【請求項３】
前記補正抵抗を前記分岐点に近接させるように配置させたこと
を特徴とする請求項１または２記載の半導体試験装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、被試験デバイスに所定の試験信号を入力して良否判定を行う半導体試験装置に関するものである。
【背景技術】
【０００２】
被試験デバイス（ＤＵＴ：Device Under Test）の試験を行うために半導体試験装置が用いられる。試験対象となるＤＵＴの個数は１つの場合もあるが、近年では複数個のＤＵＴを同時に試験するようになってきている。このために、複数個のＤＵＴを並列接続して、１つの試験信号を複数のＤＵＴに入力して試験を行う。この種の半導体試験装置の一部（テストピンの構成）の一例を図５に示す。
【０００３】
この図に示すように、半導体試験装置１０１は、テストピン１０２と伝送線路１０３とＤＵＴボード１０４とを備えて概略構成している。テストピン１０２は試験を行うための試験信号の出力を行っており、ドライバ１０５と出力抵抗１０６とを備えている。ドライバ１０５は試験信号を出力するための装置である。出力抵抗１０６は伝送線路に対してインピーダンス整合をとるために設けている。
【０００４】
伝送線路１０３はテストピン１０２とＤＵＴボード１０４との間を接続する経路であり、例えばケーブル等が伝送線路１０３を構成する。ドライバ１０５が出力した試験信号は伝送線路１０３を介してＤＵＴボード１０４に伝送される。
【０００５】
ＤＵＴボード１０４はＮ（Ｎは自然数）個のＤＵＴ１０７（１０７−１〜１０７−Ｎ）を並列に接続して設けた回路基板である。ＤＵＴボード１０４には伝送線路１０３に接続される接続配線１０８が設けられており、この接続配線１０８は途中で分岐してＮ個の分岐配線１０９（１０９−１〜１０９−Ｎ）に分岐する。伝送線路１０３から伝送された試験信号は、接続配線１０８を経由して各分岐配線１０９により各ＤＵＴ１０７に出力される。接続配線１０８が分岐する点を分岐点１１０とする。
【０００６】
このとき、各ＤＵＴ１０７に入力される試験信号には反射による段が発生し、信号品質が劣化する。これは、１本の接続配線１０８がＮ本の分岐配線１０９に分岐しており、テストピン１０２からＤＵＴ１０７までの間でインピーダンスの不整合を生じるためである。図６は立ち上がり信号（Ｒｉｓｅ信号）にインピーダンス不整合が生じている場合を示しており、本来なら波形はシャープに立ち上がらなくてはならないが、波形に反射の段が生じている。つまり、信号品質の劣化を生じている。これは、立ち下り信号（Ｆａｌｌ信号）においても同様である。
【０００７】
試験対象であるＤＵＴ１０７は高速化の傾向が顕著であり、これに伴い半導体試験装置１０１で用いられる試験信号も非常に高速（高い周波数）の信号になっている。このため、インピーダンス不整合によって試験信号の品質が劣化（反射による段が生じる）すると、ＤＵＴ１０７の試験の正確性が損なわれる。
【０００８】
特許文献１にはインピーダンス不整合を解消するための技術が開示されている。この技術では、１本の伝送線路（第３伝送線路）が２本の伝送線路（第１伝送線路および第２伝送線路）に分岐しており、第３伝送線路の特性インピーダンス（５０Ω）に対応して、直列終端抵抗を５０Ωに設定し、且つ第１伝送線路および第２伝送線路の特性インピーダンスを１００Ωにしている。これにより、第１伝送線路および第２伝送線路の合成インピーダンスが５０Ωになり、インピーダンスを整合させている。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２０００−２８９２４９１号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
前述した特許文献１のように、伝送線路のインピーダンスを調整することによりインピーダンス整合を図る場合には、所望のインピーダンスとなるように伝送線路を構成しなければならない。図５の場合は、所望のインピーダンスとなるように分岐配線１０９を構成する必要がある。
【００１１】
例えば、分岐配線１０９の特性インピーダンスは、配線パターンの幅や回路基板の厚み、誘電比率等の諸条件によって決定されるため、全て（Ｎ個）の分岐配線１０９について所望の特性インピーダンスを得るように前記の諸条件を正確に設定する必要がある。特許文献１の伝送線路の場合もほぼ同様であり、導体の径や誘電比率等の諸条件を全ての伝送線路について正確に制御する必要がある。
【００１２】
前述したように、試験速度の高速化を図るために、ＤＵＴ１０４の並列接続数は増加傾向にある。従って、分岐配線１０９の本数も多くなる。そうすると、各分岐配線１０９の合成インピーダンスを所定の値とするためには、各分岐配線１０９の特性インピーダンスを高くしなければならない。
【００１３】
合成インピーダンスは各分岐配線１０９の特性インピーダンスを分岐配線１０９の個数で除算した値になるため、ＤＵＴ１０７の個数が増加して、分岐配線１０９の本数が増加すると、その分だけ各分岐配線１０９の特性インピーダンスを高くしなければならない。特性インピーダンスを高くするためには、基本的に配線パターンの幅を狭くするが、非常に高い特性インピーダンスを得るためには、配線パターンの幅を極端に狭くしなければならない。
【００１４】
従って、ＤＵＴ１０７の並列接続数が増えると、分岐配線１０９の特性インピーダンスのコントロールが非常に難しいものになる。しかも、全ての分岐配線１０９の特性インピーダンスを一致させる必要があるため、全体的に見ると、極めて難しいインピーダンス制御が要求されることになる。
【００１５】
そこで、本発明は、配線や伝送線路のインピーダンスを調整することなく、高品質な信号を被試験デバイスに入力させることを目的とする。
【課題を解決するための手段】
【００１６】
以上の課題を解決するため、本発明の第１の半導体試験装置は、複数の被試験デバイスを搭載したデバイス搭載装置と前記被試験デバイスに試験信号を出力するテストピンと前記デバイス搭載装置と前記テストピンとの間を接続する伝送線路とを備える半導体試験装置であって、前記デバイス搭載装置は、前記被試験デバイスに前記試験信号を分配するための分岐配線が分岐する分岐点と前記伝送線路との間に設けられ、前記分岐配線の合成インピーダンスと前記テストピンに設けられる出力抵抗との間のインピーダンス不整合を補正するために設けた補正抵抗を備えていることを特徴とする。
【００１７】
この半導体試験装置によれば、インピーダンス整合のための補正抵抗を分岐配線に分岐する手前側に設けている。これにより、各分岐配線のインピーダンスを調整することなくインピーダンスが整合するように補正することができ、高品質の信号を被試験デバイスに入力させることができるようになる。
【００１８】
本発明の第２の半導体試験装置は、第１の半導体試験装置であって、前記補正抵抗の抵抗値を前記合成インピーダンスと前記出力抵抗との差分に一致させたことを特徴とする。
【００１９】
この半導体試験装置によれば、補正抵抗の抵抗値を合成インピーダンスと出力抵抗のとの差分に一致させるようにしている。これにより、完全にインピーダンスの整合を図ることができ、インピーダンス不整合による信号品質劣化を生じることなく被試験デバイスに試験信号を入力させることができるようになる。
【００２０】
本発明の第３の半導体試験装置は、第１または第２の半導体試験装置であって、前記補正抵抗を前記分岐点に近接させるように配置させたことを特徴とする。
【００２１】
この半導体試験装置によれば、補正抵抗を分岐点に近づけることで、被試験デバイスに入力させる試験信号の品質をさらに向上させることができるようになる。
【発明の効果】
【００２２】
本発明は、分岐配線に分岐する分岐点よりもテストピン側にインピーダンスの整合を図るための補正抵抗を設けている。これにより、各分岐配線のインピーダンスを調整することなく、インピーダンス整合を図ることができ、簡単な構成で高品質な試験信号を被試験デバイスに入力させることができるようになる。
【図面の簡単な説明】
【００２３】
【図１】本発明の半導体試験装置の概略構成を示す図である。
【図２】ＤＵＴが４つの場合の半導体試験装置の概略構成を示す図である。
【図３】図２の場合におけるＤＵＴに入力される波形を示した図である。
【図４】ＤＵＴが２つの場合の半導体試験装置の概略構成を示す図である。
【図５】従来の半導体試験装置の概略構成を示す図である。
【図６】図５の場合におけるＤＵＴに入力される波形を示した図である。
【発明を実施するための形態】
【００２４】
以下、図面を参照して、本発明の実施形態について説明する。図１は本発明の半導体試験装置１の一部の構成を示している。半導体試験装置１は被試験デバイス（ＤＵＴ：Device Under Test）の試験を行うための装置として設けており、テストピン２と伝送線路３とＤＵＴボード４とを備えて概略構成している。
【００２５】
テストピン２は試験信号を出力するための装置であり、ドライバ５と出力抵抗６とを備えて概略構成している。ドライバ５は試験信号を出力するために設けており、出力抵抗６は伝送線路に対してインピーダンス整合をとるために設けている。ドライバ５には別途のドライバ駆動装置が接続されており、当該ドライバ駆動装置の制御に基づいて試験信号を出力する。
【００２６】
伝送線路３はＤＵＴボード４とテストピン２との間を接続する経路であり、例えばケーブル等を伝送線路３として適用することができる。テストピン２から出力される試験信号は伝送線路３を介して、ＤＵＴボード４に入力される。
【００２７】
ＤＵＴボード４はＮ（Ｎは自然数）個のＤＵＴ７（７−１〜７−Ｎ）と接続配線８とＮ個の分岐配線９（９−１〜９−Ｎ）と分岐点１０と補正抵抗１１とを備えて概略構成している。ＤＵＴボード４は複数のＤＵＴ７を搭載するためのデバイス搭載装置であり、半導体試験装置１と各ＤＵＴ７とを電気的に接続するインターフェイス機能を搭載した回路基板である。例えば、ＤＵＴを搭載するソケットを備えたボードやウェハ状のコンタクトポイントに電気的に接続するプローブを備えたプローブカードをＤＵＴボード４として適用できる。
【００２８】
ＤＵＴボード４に搭載されるＤＵＴ７の並列接続数（Ｎ）を大きくすることにより、同時に試験可能なＤＵＴ７の数が多くなる。これにより、試験速度の高速化を図ることができる。
【００２９】
ＤＵＴボード４に設けられる接続配線８は伝送線路３に接続されており、試験信号を伝送する。接続配線８は分岐点１０においてＮ個の分岐配線９に分岐する。そして、各分岐配線９はそれぞれＤＵＴ７に接続される。これにより、１つの試験信号を分配してＤＵＴ７に入力させることができる。なお、各分岐配線９の配線長は同じ長さで構成する。
【００３０】
補正抵抗１１はインピーダンス整合を図るための補正用の抵抗として接続配線８に設けている。ここで、図２を用いてインピーダンス整合について説明する。図２はＤＵＴボード４に搭載するＤＵＴ７の個数が４つ（Ｎ＝４）の場合であり、これに伴い分岐配線９の本数も４本となる。そして、伝送線路３が有する所定の特性インピーダンスＺ１が１０Ωの場合には、出力抵抗６の抵抗値Ｒ１を特性インピーダンスＺ１に対応して１０Ωになるような抵抗を用いる。
【００３１】
これにより、テストピン２と伝送線路３との間のインピーダンスは整合するため、伝送線路３の出力端まではインピーダンス不整合により信号品質の劣化は生じない。一方、ＤＵＴボード４の分岐配線９（９−１〜９−４）にも所定の特性インピーダンスＺＬ１が存在している。各分岐配線９の特性インピーダンスＺＬ１は全て同じにしており、一般的な特性インピーダンスとしてＺＬ１＝５０Ωのものを用いる。勿論、５０Ω以外の任意の値の特性インピーダンスＺＬ１としてもよいが、伝送線路３の特性インピーダンスＺＬ１は格別のコントロールを必要としないため、広く普及している一般的な規格値として５０Ωのものを採用する。
【００３２】
この場合、４本の分岐配線９の合成インピーダンスＺＬ２はＺＬ２＝ＺＬ１／４＝５０／４＝１２．５Ωになる。このため、テストピン２の出力抵抗６の抵抗値Ｒ１（＝１０Ω）と一致しなくなり、インピーダンスの不整合を生じる。これにより、試験信号の波形に反射による段を生じ、信号品質が劣化する。
【００３３】
そこで、補正抵抗１１を設けている。この補正抵抗１１の抵抗値Ｒ２は合成インピーダンスＺＬ２と抵抗値Ｒ１との差分に近づけるように設定し、理想的には前記差分と一致させる。このため、ＺＬ２＝１２．５Ω、Ｒ１＝１０Ωであるため、補正抵抗１１の抵抗値Ｒ２はＲ２＝１２．５−１０＝２．５Ωになる。つまり、２．５Ωの補正抵抗１１を接続配線８に設けるようにする。
【００３４】
これにより、合成インピーダンスＺＬ２（＝１２．５Ω）から見ると、抵抗値Ｒ１とＲ２との合成抵抗（＝１０＋２．５＝１２．５Ω）と一致するため、インピーダンスが整合する。図３は、補正抵抗１１の抵抗値Ｒ２を２．５Ωにした場合におけるＤＵＴ７に入力する試験信号の波形を示している。この図に示すように、抵抗値Ｒ２を２．５Ωに設定することで、反射による段を全く生じていない理想的な品質の試験信号をＤＵＴ７に入力させることができるようになる。このため、高速信号による試験を行うことが可能になる。
【００３５】
ただし、補正抵抗１１の抵抗値Ｒ２を合成インピーダンスＺＬ２と抵抗値Ｒ１との差分と完全に一致させなくても、補正抵抗１１を設けることで、インピーダンスをより整合させることができ、高い品質の試験信号をＤＵＴ７に入力させることができる。例えば、前記の場合、抵抗値Ｒ２を２．５Ωではなく、２．０Ωにしたとしても、補正抵抗１１を設けないときよりは格段に信号品質が向上し、高速信号による試験が可能になる。
【００３６】
同様に、伝送線路３の特性インピーダンスＺＬ１と抵抗値Ｒ１とを完全に一致させなくても、近い値となるように設定をすることで、信号品質が格段に向上する。つまり、インピーダンスを完全に整合させることで信号品質が理想的になるが、完全に整合させなくても、補正抵抗１１を設けることで、品質向上を図ることができるようになる。
【００３７】
ここで、半導体試験装置１のうちテストピン２および伝送線路３は固定要素であり、ＤＵＴボード４は交換可能な要素となる。ＤＵＴボード４に搭載された複数のＤＵＴ７は試験が行われた後に、未試験のＤＵＴ７を搭載したＤＵＴボード４と交換されて、新たなＤＵＴ７の試験が行われる。つまり、ＤＵＴボード４は交換可能に構成されている。一方、テストピン２および伝送線路３は試験信号を印加する装置を構成しており、基本的には交換されることはない。
【００３８】
同種（ＤＵＴ７の搭載個数も同じであり、分岐配線９の特性インピーダンスもＺＬ１も同じ）のＤＵＴボード４が常に伝送線路３に接続されるのであれば、補正抵抗１１を設けなくてもインピーダンスの整合を図ることは可能である。つまり、各分岐配線９の合成インピーダンスＺＬ２に合致するような抵抗値Ｒ１、特性インピーダンスＺＬ１を出力抵抗６、伝送線路３に持たせれば、インピーダンスの整合を図ることは可能である。
【００３９】
しかし、前述したように、ＤＵＴボード４は交換可能になっており、ＤＵＴ７の搭載個数はＤＵＴボード４によって変化することがある。分岐配線９の特性インピーダンスＺＬ１も基本的には一般的な規格（５０Ω）のものが用いられるが、５０Ω以外の特性インピーダンスＺＬ１のものが用いられる可能性もある。従って、固定要素である出力抵抗６、伝送線路３によりインピーダンス整合を図ることは難しい。
【００４０】
補正抵抗１１はＤＵＴボード４に設けるものであり、ＤＵＴボード４に対応した専用の抵抗値を採用することができる。図２の場合は、分岐配線９の特性インピーダンスＺＬ１が５０Ωであり、ＤＵＴ７の搭載個数が４つであるため、補正抵抗１１の抵抗値Ｒ２をＲ２＝２．５Ωに設定している。つまり、ＤＵＴボード４に対応した抵抗値Ｒ２の補正抵抗１１を設けることで、インピーダンス整合を図っている。
【００４１】
図４は分岐配線９の特性インピーダンスＺＬ１は５０Ωであるが、ＤＵＴ７の搭載個数が２つの場合を示している。この場合には、２つの分岐配線９の合成インピーダンスＺＬ２は２５Ωになる。よって、補正抵抗１１の抵抗値Ｒ２はＲ２＝１５Ωになる。つまり、図２の場合とは異なる抵抗値Ｒ２の補正抵抗１１を設けることで、ＤＵＴボード４に対応してインピーダンス整合を図ることができるようになる。
【００４２】
しかも、図２の場合でも図４の場合でも、分岐配線９の特性インピーダンスを制御する必要がなく、ＤＵＴボード４に対応した補正抵抗１１を設けることで、極めて簡単にインピーダンス整合を図ることができるようになる。これにより、高品質な試験信号をＤＵＴ７に入力させることができるようになり、試験精度の正確性を向上させることができるようになる。
【００４３】
また、補正抵抗１１は分岐点１０に近い位置に設けることが望ましい。インピーダンスの不整合を起こす要因は各分岐配線９にあり、当該分岐配線９にインピーダンス整合を図るための補正抵抗１１を可能な限り近づけることで、インピーダンス不整合をより効率的に解消することができるようになる。
【００４４】
また、図１および図４では補正抵抗１１を接続配線８に１つだけ設けるようにしたが、複数の補正抵抗１１を直列接続で設けるようにしてもよい。ただし、合成抵抗を前記の差分と同じか、或いは近い値となるようにする。さらに、補正抵抗１１は可変抵抗としてもよい。分岐配線９の合成インピーダンスに応じて可変抵抗の抵抗値を変化させることによっても、インピーダンスの整合を図ることができるようになる。
【００４５】
また、出力抵抗６の抵抗値Ｒ１が１０Ωとしたときに、各分岐配線９の合成インピーダンスが１０Ωになる場合（例えば、ＤＵＴ７の個数が４、分岐配線９の特性インピーダンスＺＬ１が４０Ωの場合）には、補正抵抗１１を設けることなくインピーダンス整合を図ることができるが、この場合には、０Ωの抵抗値の補正抵抗１１を設けるようにしてもよい。
【符号の説明】
【００４６】
１    半導体試験装置    
２    テストピン
３    伝送線路
４    ＤＵＴボード
５    ドライバ
６    出力抵抗
７    ＤＵＴ
８    接続配線
９    分岐配線
１０    分岐点
１１    補正抵抗
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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