(57)【要約】【課題】縦型トランジスタの特性を悪化させることなく縦型トランジスタの設置面積を削減できる高集積化に適した半導体装置およびその製造方法を提供する。【解決手段】一定の間隔を空けて配置された複数のピラー３０が備えられ、複数のピラー３０が、縦型トランジスタＴのチャネルとして機能する半導体層からなるチャネルピラー１と、不純物拡散層からなり、前記チャネルピラー１の下部に接続されて縦型トランジスタＴの一方のソースドレインとして機能する下部拡散層４に電気的に接続された引き上げコンタクトプラグ２とを含む半導体装置とする。【選択図】図１
2012094762.tif 000002
【特許請求の範囲】
【請求項１】
一定の間隔を空けて配置された複数のピラーが備えられ、
前記複数のピラーが、縦型トランジスタのチャネルとして機能する半導体層からなるチャネルピラーと、
不純物拡散層からなり、前記チャネルピラーの下部に接続されて前記縦型トランジスタの一方のソースドレインとして機能する下部拡散層に電気的に接続された引き上げコンタクトプラグとを含むことを特徴とする半導体装置。
【請求項２】
前記縦型トランジスタが、
前記チャネルピラーの上部に接続され、他方のソースドレインとして機能する上部拡散層と、
前記チャネルピラーの側面にゲート絶縁膜を介して対向配置されたゲート電極とを備えるものでることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記引き上げコンタクトプラグの上部に、前記上部拡散層と同じ材料からなる上部プラグが設けられ、前記引き上げコンタクトプラグが、前記上部プラグに電気的に接続されていることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記上部プラグ上および前記上部拡散層上に、それぞれ上層配線と電気的に接続された接続プラグが設けられていることを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記ゲート電極が、チッ化チタン膜とタングステン膜との積層膜からなり、前記チッ化チタン膜が前記タングステン膜の前記ゲート絶縁膜側に配置されていることを特徴とする請求項２〜請求項４のいずれか一項に記載の半導体装置。
【請求項６】
前記ゲート電極が、前記ゲート絶縁膜を介して各ピラーの側面全面を囲むように配置されていることを特徴とする請求項２〜請求項５のいずれか一項に記載の半導体装置。
【請求項７】
一定の間隔を空けて配置された複数のピラーを形成する工程と、
前記ピラーの下部に接続されて縦型トランジスタの一方のソースドレインとして機能する下部拡散層を形成する工程と、
前記複数のピラーのうち一部のピラーを用いて前記縦型トランジスタのチャネルとして機能する半導体層からなるチャネルピラーを形成する工程と、
前記複数のピラーのうち前記チャネルピラーに用いないピラーの一部に不純物を拡散させて、前記下部拡散層に電気的に接続された引き上げコンタクトプラグを形成する工程とを含むことを特徴とする半導体装置の製造方法。
【請求項８】
前記チャネルピラーとなるピラーの側面に、ゲート絶縁膜を介して対向配置されたゲート電極を形成する工程と、
前記チャネルピラーとなるピラーの上部に、前記縦型トランジスタの他方のソースドレインとして機能する上部拡散層を形成する工程とを含むことを形成することを特徴とする請求項７に記載の半導体装置の製造方法。
【請求項９】
前記上部拡散層を形成する工程が、前記上部拡散層を形成すると同時に、前記引き上げコンタクトプラグとなるピラーの上部に、前記上部拡散層と同じ材料からなり前記引き上げコンタクトプラグに電気的に接続される上部プラグを形成する工程であることを特徴とする請求項８に記載の半導体装置の製造方法。
【請求項１０】
前記上部プラグ上および前記上部拡散層上に、それぞれ上層配線と電気的に接続された接続プラグを形成する工程を含むことを特徴とする請求項９に記載の半導体装置の製造方法。
【請求項１１】
前記ゲート電極を形成する工程が、前記ゲート絶縁膜を介して前記チャネルピラーとなるピラーの側面に対向配置されたチッ化チタン膜を形成する工程と、
前記側面に前記ゲート絶縁膜および前記チッ化チタン膜の形成された前記チャネルピラーとなるピラー間を埋め込むようにタングステン膜を形成する工程とを含むことを特徴とする請求項８〜請求項１０のいずれか一項に記載の半導体装置の製造方法。
【請求項１２】
前記ゲート電極を形成する工程において、前記ゲート絶縁膜を介して各ピラーの側面全面を囲むように前記ゲート電極を形成することを特徴とする請求項８〜請求項１１のいずれか一項に記載の半導体装置の製造方法。
【請求項１３】
前記引き上げコンタクトプラグを形成する工程が、前記引き上げコンタクトプラグとなるピラーに不純物を拡散させる前に、
底面に前記上部プラグが露出された第１コンタクトホールと底面に前記上部拡散層が露出された第２コンタクトホールとを有する層間絶縁膜を形成する工程と、
前記第１コンタクトホールおよび前記第２コンタクトホールを埋め込むように前記層間絶縁膜上にレジスト層を形成し、前記上部プラグ上の前記レジスト層を選択的に除去して開口部を形成する工程とを含むことを特徴とする請求項９〜請求項１２のいずれか一項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置および半導体装置の製造方法に関し、特に、縦型トランジスタの特性を悪化させることなく縦型トランジスタの設置面積を削減できる高集積化に適した半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
従来から、半導体装置の高集積化に適したトランジスタとして、チャネルとして機能する柱状の半導体層からなるチャネルピラーと、チャネルピラーの上部に接続され、一方のソースドレインとして機能する上部拡散層と、チャネルピラーの下部に接続され、他方のソースドレインとして機能する下部拡散層と、チャネルピラーの側面にゲート絶縁膜を介して対向配置されたゲート電極とを備える縦型トランジスタがある。
【０００３】
また、縦型トランジスタとして、半導体装置の面積削減と性能向上の観点から、柱状の半導体層からなるチャネルピラーの側面全面を囲むようにゲート絶縁膜を介してゲート電極が配置されている３次元構造の縦型オールアラウンドゲートトランジスタが提案されている（例えば、特許文献１参照）。
【０００４】
一般に、縦型トランジスタの上部拡散層、下部拡散層、ゲート電極は、それぞれ縦型トランジスタの上層に形成された配線と電気的に接続されている。また、下部拡散層と縦型トランジスタの上層に形成された配線とは、絶縁膜に形成された下部拡散層用引き上げコンタクトプラグを用いて電気的に接続されている。下部拡散層用引き上げコンタクトプラグは、通常、絶縁膜に深いコンタクトホールを形成し、深いコンタクトホール内に導電材料を埋め込む方法により形成されている。
【０００５】
このような方法を用いて下部拡散層用引き上げコンタクトプラグを形成する場合、深いコンタクトホールを形成する際の位置合わせマージンを考慮して、縦型トランジスタのチャネルピラーと下部拡散層用引き上げコンタクトプラグとの間の間隔を十分に確保しなければならない。このため、縦型トランジスタのチャネルピラーと下部拡散層用引き上げコンタクトプラグとの間の間隔をＦ（最小加工寸法）とすることはできなかった。
【０００６】
また、下部拡散層と縦型トランジスタの上層に形成された配線とを接続するための面積によって集積化が妨げられないようにする技術として、特許文献２には、縦型トランジスタを直列接続して、縦型ＭＯＳトランジスタの下部側面の表面に形成された第２ソース・ドレイン拡散層とコンタクトする配線を形成する必要がないものとする技術が記載されている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００９−８１３８９号公報
【特許文献２】特開平６−２６８１７３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかしながら、特許文献２に記載の技術では、トランジスタのチャネル長が２倍になってしまうため、トランジスタのオン電流が減少して、縦型トランジスタの特性が悪化してしまうといった問題があった。
【課題を解決するための手段】
【０００９】
本発明者は、上記課題を解決するために鋭意検討を重ねた。
その結果、一定の間隔を空けて配置された複数のピラーを設け、ピラーの下部に接続されて縦型トランジスタの一方のソースドレインとして機能する下部拡散層を形成し、複数のピラーのうち一部のピラーを用いて縦型トランジスタのチャネルとして機能する半導体層からなるチャネルピラーを形成し、複数のピラーのうちチャネルピラーに用いないピラーの一部に不純物を拡散させて、下部拡散層に電気的に接続された引き上げコンタクトプラグとして用いればよいことを見出し、本発明を想到した。
【００１０】
本発明の半導体装置は、一定の間隔を空けて配置された複数のピラーが備えられ、前記複数のピラーが、縦型トランジスタのチャネルとして機能する半導体層からなるチャネルピラーと、不純物拡散層からなり、前記チャネルピラーの下部に接続されて前記縦型トランジスタの一方のソースドレインとして機能する下部拡散層に電気的に接続された引き上げコンタクトプラグとを含むことを特徴とする。
【発明の効果】
【００１１】
本発明の半導体装置は、一定の間隔を空けて配置された複数のピラーが備えられ、前記複数のピラーが、縦型トランジスタのチャネルとして機能する半導体層からなるチャネルピラーと、不純物拡散層からなり、前記チャネルピラーの下部に接続されて前記縦型トランジスタの一方のソースドレインとして機能する下部拡散層に電気的に接続された引き上げコンタクトプラグとを含むものであり、複数のピラーのうちの一部である不純物拡散層からなるピラーを下部拡散層用の引き上げコンタクトプラグとして用いるので、縦型トランジスタのチャネルとして機能するチャネルピラーと下部拡散層用のコンタクトプラグとの間の間隔が、他のピラー間の間隔と同じものとなる。
【００１２】
したがって、本発明の半導体装置によれば、従来と比較して、チャネルピラーと下部拡散層用の引き上げコンタクトプラグとの間の間隔を狭いものとすることができ、引き上げコンタクトプラグを縦型トランジスタの上層に形成された配線と電気的に接続した場合に、下部拡散層と縦型トランジスタの上層に形成された配線とを接続するための面積の狭い高集積化に適したものとなる。具体的には、例えば、本発明の半導体装置では、ピラー間の間隔をＦ（最小加工寸法）とした場合、チャネルピラーと下部拡散層用引き上げコンタクトプラグとの間の間隔をＦ（最小加工寸法）とすることができる。
【００１３】
しかも、本発明の半導体装置では、縦型トランジスタを直列接続した場合のように、下部拡散層と縦型トランジスタの上層に形成された配線とを接続するための面積を削減するために、チャネル長が長くなって、トランジスタのオン電流が減少することはなく、トランジスタの特性を悪化させずに縦型トランジスタの設置面積を削減でき、半導体装置を高集積化できる。
【図面の簡単な説明】
【００１４】
【図１】図１は、本発明の半導体装置の一例を説明するための断面図ある。
【図２】図２は、図１に示した半導体装置の平面図であり、図１に示した断面図は、図２のＡ−Ａ’線に対応している。
【図３】図３は、本発明の半導体装置の製造方法の一例を説明するための断面図であり、図１および図２に示した半導体装置の製造方法の一工程を説明するための概略図である。
【図４】図４は、本発明の半導体装置の製造方法の一例を説明するための断面図であり、図１および図２に示した半導体装置の製造方法の一工程を説明するための概略図である。
【図５】図５は、本発明の半導体装置の製造方法の一例を説明するための断面図であり、図１および図２に示した半導体装置の製造方法の一工程を説明するための概略図である。
【図６】図６は、本発明の半導体装置の製造方法の一例を説明するための断面図であり、図１および図２に示した半導体装置の製造方法の一工程を説明するための概略図である。
【図７】図７は、本発明の半導体装置の製造方法の一例を説明するための断面図であり、図１および図２に示した半導体装置の製造方法の一工程を説明するための概略図である。
【図８】図８は、本発明の半導体装置の製造方法の一例を説明するための断面図であり、図１および図２に示した半導体装置の製造方法の一工程を説明するための概略図である。
【図９】図９は、本発明の半導体装置の製造方法の一例を説明するための断面図であり、図１および図２に示した半導体装置の製造方法の一工程を説明するための概略図である。
【図１０】図１０は、本発明の半導体装置の製造方法の一例を説明するための断面図であり、図１および図２に示した半導体装置の製造方法の一工程を説明するための概略図である。
【図１１】図１１は、本発明の半導体装置の製造方法の一例を説明するための断面図であり、図１および図２に示した半導体装置の製造方法の一工程を説明するための概略図である。
【発明を実施するための形態】
【００１５】
以下、図面を参照して本発明を適用した実施形態について詳細に説明する。尚、本発明
は以下の実施形態に限定されるものではなく、以下の説明で用いる図面は、本発明の実施
形態の構成を説明するためのものであり、図示される各部の大きさや厚さや寸法等は、実
際の半導体装置の寸法関係とは異なる場合がある。
【００１６】
「半導体装置」
図１は、本発明の半導体装置の一例を説明するための断面図ある。また、図２は、図１に示した半導体装置の平面図である。なお、図１に示した断面図は、図２のＡ−Ａ’線に対応している。
本実施形態においては、本発明の半導体装置の一例として、半導体記憶装置（ＤＲＡＭ）を例に挙げて説明する。図１および図２は、本実施形態のＤＲＡＭの一部を示した概略図であり、ＤＲＡＭを構成する縦型トランジスタの１つとその近傍のみを示している。本実施形態のＤＲＡＭは、メモリセル部と、メモリセル部の周辺に配置された周辺回路部とを有するものである。図１および図２に示す縦型トランジスタは、ＤＲＡＭの周辺回路部に備えられている。
【００１７】
図１および図２において、符号１９はシリコン基板を示し、符号１５はシリコン基板１９に３００ｎｍ程度の深さで埋め込まれた素子分離絶縁膜を示している。図２に示すように、素子分離絶縁膜１５の平面形状は、略長方形の枠状とされている。素子分離絶縁膜１５内には、図１および図２に示すように、シリコン基板１９に設けられたF（最小加工寸法）の幅の深さ１００ｎｍ程度の溝によって、一定の間隔を空けて配置された３つのピラー３０が備えられている。
【００１８】
なお、本実施形態においては、ピラー３０間の間隔だけでなく、各ピラー３０の幅も、ピラー３０の側面と素子分離絶縁膜１５の内壁面との間隔もＦ（最小加工寸法）とされている。また、本実施形態においては、ピラー３０の側面と素子分離絶縁膜１５の内壁面との間隔がＦ（最小加工寸法）とされている平面視略長方形の枠状の素子分離絶縁膜１５を有する半導体装置を例に挙げて説明したが、素子分離絶縁膜の平面形状は特に限定されるものではない。
【００１９】
図１に示すように、平面視で素子分離絶縁膜１５の内側のピラー３０が設けられている領域を除く領域（言い換えると、隣接するピラー３０間の領域および、ピラー３０の側面と素子分離絶縁膜１５の内壁面との間の領域）に、シリコン基板１９（本実施形態においては（ｐ＋））と逆符号（異極性）の不純物（本実施形態においては（ｎ＋））が拡散されてなる下部拡散層４が形成されている。シリコン基板１９と逆符号の不純物は、図１に示すように、各ピラー３０の下部の外周部から各ピラー３０の下部の一部にも拡散しており、下部拡散層４は、各ピラー３０の下部に接続されている。下部拡散層４は、縦型トランジスタＴの一方のソースドレインとして機能するものである。
【００２０】
図１および図２に示す３つのピラー３０は、素子分離絶縁膜１５の内側中央に配置された半導体層からなるチャネルピラー１と、図１および図２においてチャネルピラー１の右側に配置されたシリコン基板１９と逆符号の不純物が拡散されてなる不純物拡散層からなる引き上げコンタクトプラグ２と、図１および図２においてチャネルピラー１の左側に配置された半導体層からなるゲートコンタクト用ピラー３とを含むものである。
【００２１】
チャネルピラー１は、縦型トランジスタＴのチャネルとして機能するものである。縦型トランジスタＴは、チャネルピラー１の上部に接続された上部拡散層５ａと、酸化膜などからなるゲート絶縁膜１７を介して、チャネルピラー１の側面に対向配置されたゲート電極１２とを備えている。
上部拡散層５ａは、縦型トランジスタＴの他方のソースドレインとして機能するものであり、シリコン基板１９と逆符号の不純物が拡散されてなるものである。
【００２２】
図１および図２に示すように、ゲート電極１２は、チッ化チタン膜１０とタングステン膜１１との積層膜からなるものである。チッ化チタン膜１０は、厚み５ｎｍ程度のものであり、タングステン膜１１のゲート絶縁膜１７側に配置されている。また、ゲート電極１２は、図１および図２に示すように、ゲート絶縁膜１７を介して各ピラー３０の側面全面を囲むように配置されている。
ゲート電極１２の材料は、特に限定されるものではなく、チッ化チタン（密度５．４ｇ／ｃｍ３）膜１０とタングステン（密度１９ｇ／ｃｍ３）膜１１との積層膜などの密度の大きな材料からなるものであることが好ましいが、例えば、ポリシリコン（密度２．３ｇ／ｃｍ３）の単層膜からなるものなど他の材料からなるものを用いてもよい。
【００２３】
ゲート電極１２が、チッ化チタン膜１０とタングステン膜１１との積層膜など、密度の大きな材料からなるものである場合、ゲート電極１２が、引き上げコンタクトプラグ２となるピラー３０に不純物をイオン注入する際に、縦型トランジスタＴのチャネルとして機能するチャネルピラー１に不純物が入り込む事を防ぐ核阻止能に優れたものとなる。その結果、引き上げコンタクトプラグ２となるピラー３０に不純物をイオン注入する際に、不純物がゲート電極１２を通って、縦型トランジスタＴのチャネルとして機能するチャネルピラー１に入ることを効果的に防ぐことができる。
【００２４】
また、図１及び図２に示すように、ゲートコンタクト用ピラー３と素子分離絶縁膜１５の内壁面との間に配置されたゲート電極１２上には、酸化膜などからなる層間絶縁膜１６を貫通するゲートコンタクトプラグ８が設けられている。ゲートコンタクトプラグ８は、金属などの導電材料からなるものであり、ゲート電極１２と層間絶縁膜１６上に設けられた上層配線９とに電気的に接続されている。
【００２５】
また、図１及び図２に示すように、ゲートコンタクト用ピラー３上および素子分離絶縁膜１５上には、シリコン基板１９にピラー３０を形成するための溝を所定の形状で形成するために設けたピラーマスク窒化膜１４が設けられている。また、ゲートコンタクト用ピラー３とピラーマスク窒化膜１４との間には、シリコン基板１９にピラー３０を形成する前に形成した酸化膜１８が設けられている。
また、図１及び図２に示すように、各ピラー３０間およびピラー３０の側面と素子分離絶縁膜１５の内壁面との間の溝の底部には、厚み１０ｎｍ程度の下部酸化膜１３が形成されている。
【００２６】
引き上げコンタクトプラグ２は、下部拡散層４に電気的に接続されている。また、引き上げコンタクトプラグ２の上部には、上部拡散層５ａと同じ材料からなる上部プラグ５が設けられており、引き上げコンタクトプラグ２が、上部プラグ５と電気的に接続されている。したがって、引き上げコンタクトプラグ２を介して、下部拡散層４と上部プラグ５とが、電気的に接続されている。
【００２７】
また、図１および図２に示すように、上部プラグ５上および上部拡散層５ａ上には、それぞれ層間絶縁膜１６を貫通する接続プラグ７が設けられている。接続プラグ７は、金属などの導電材料からなるものであり、それぞれ層間絶縁膜１６上に設けられた上層配線９と電気的に接続されている。このことにより、上部プラグ５上および上部拡散層５ａは、それぞれ接続プラグ７を介して、上層配線９と電気的に接続されている。
【００２８】
「半導体装置の製造方法」
次に、本発明の半導体装置の製造方法の一例として、図１および図２に示した半導体装置の製造方法について図面を用いて説明する。図３〜図１１は、図１および図２に示した半導体装置の製造方法の一工程を説明するための概略図である。
図１に示した半導体装置を製造するには、まず、図３に示すように、シリコン基板１９に素子分離絶縁膜１５を形成する。
【００２９】
次に、図４に示すように、素子分離絶縁膜１５の形成されたシリコン基板１９の表面に、熱酸化法などにより酸化膜１８を形成する。その後、酸化膜１８上および素子分離絶縁膜１５上に、ピラー３０の平面形状に対応する所定のパターン形状を有するピラーマスク窒化膜１４を、フォトレジストをマスクとしてドライエッチングする事により作成する。
次に、ピラーマスク窒化膜１４をマスクとしてドライエッチングすることにより、シリコン基板１９に溝を形成し、図５に示すように、Ｆ（最小加工寸法）の間隔を空けて配置された半導体層からなる３つのピラー３０を形成する。
【００３０】
次に、ピラー３０の形成されたシリコン基板１９上の全面に、ＬＰ−ＣＶＤ（Ｌｏｗ  Ｐｒｅｓｓｕｒｅ−Ｃｈｅｍｉｃａｌ  Ｖａｐｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）法を用いて窒化膜を形成し、その後、エッチバックすることにより、図６に示すように、ピラー３０間およびピラー３０の側面と素子分離絶縁膜１５の内壁面との間の溝の内壁に沿って窒化膜２２を形成する。このことにより、窒化膜２２は、各ピラー３０の側面全面を囲むように形成される。
【００３１】
次いで、図６に示すように、熱酸化法により、ピラー３０間およびピラー３０の側面と素子分離絶縁膜１５の内壁面との間の溝の底部に下部酸化膜１３を形成する。
次に、平面視で素子分離絶縁膜１５の内側のピラー３０が設けられている領域を除く領域（ピラー３０間およびピラー３０の側面と素子分離絶縁膜１５の内壁面との間の溝の底部）に、シリコン基板１９と逆符号の不純物（本実施形態においては（ｎ＋））をイオン注入して、縦型トランジスタＴの一方のソースドレインとして機能する下部拡散層４を形成する。
その後、熱リン酸を用いて、窒化膜２２を除去する。
【００３２】
次に、図７に示すように、各ピラー３０の側面全面を囲むように、ゲート酸化膜１７を形成する。
次に、ゲート酸化膜１７の形成されたシリコン基板１９上の全面に、厚み５ｎｍ程度の窒化チタン膜１０を形成する。このことにより、ゲート絶縁膜１７を介してピラー３０の側面に対向配置されたチッ化チタン膜１０が形成される。
【００３３】
次いで、窒化チタン膜１０上にタングステン膜１１を積層し、側面にゲート絶縁膜１７およびチッ化チタン膜１０の形成されているピラー３０間およびピラー３０の側面と素子分離絶縁膜１５の内壁面との間の溝内に、タングステン膜１１を埋め込む。
その後、タングステン膜１１と窒化チタン膜１０とを順にエッチバックする。このことにより、図７に示すように、ゲート絶縁膜１７を介して各ピラー３０の側面全面を囲むようにゲート電極１２が形成される。
【００３４】
次に、ＨＤＰ−ＣＶＤ（Ｈｉｇｈ  Ｄｅｎｓｉｔｙ  Ｐｌａｓｍａ−Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ)法を用いて、ゲート電極１２の形成されたシリコン基板１９上の全面に酸化膜を成膜し、ピラーマスク窒化膜１４間に図１に示す層間絶縁膜１６の一部である酸化膜を埋め込む。次いで、ピラーマスク窒化膜１４をストッパとしたＣＭＰ（ＣｈｅｍｉｃａｌＭｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ)を行い、酸化膜を平坦化する。
【００３５】
その後、平坦化された酸化膜上およびピラーマスク窒化膜１４上に、図１に示す層間絶縁膜１６の一部となる厚み１０ｎｍ程度の酸化膜を再度全面に堆積させる。
次いで、ピラー３０のうち、縦型トランジスタＴのチャネルとして機能するチャネルピラー１となるピラー１ａの上部と、シリコン基板１９と逆符号の不純物が拡散された引き上げコンタクトプラグ２となるピラー２ａの上部と、平面視でピラー１ａとピラー２ａとの間の領域とに配置された酸化膜のみ、ピラーマスク窒化膜１４の上面の位置までフォトレジストをマスクとしてドライエッチングする事によって、図８に示すように、ピラーマスク窒化膜１４を露出させる。
【００３６】
次に、ピラー１ａ上およびピラー２ａ上に露出したピラーマスク窒化膜１４を熱リン酸で除去する。このことにより、側面が層間絶縁膜１６を構成する酸化膜からなるコンタクトホール６ａが形成される。
次いで、コンタクトホール６ａの形成されたシリコン基板１９上の全面にＬＰ−ＣＶＤ法を用いて窒化膜を形成し、その後、エッチバックすることにより、図９に示すように、コンタクトホール６ａの側面にＳＷ（サイドウォール）窒化膜６を形成する。
【００３７】
次いで、コンタクトホール６ａ内に露出された酸化膜１８を除去し、選択エピタキシャル成長を行って、図９に示すように、コンタクトホール６ａ内にエピタキシャルシリコン２０を形成する。その後、エピタキシャルシリコン２０に、シリコン基板１９と逆符号の不純物をイオン注入する。このことにより、図１０に示すように、ピラー１ａの上部に縦型トランジスタＴの他方のソースドレインとして機能する上部拡散層５ａを形成すると同時に、複数のピラー３０のうちチャネルピラー１に用いないピラー２ａの上部に上部拡散層５ａと同じ材料からなる上部プラグ５が形成される。
【００３８】
以上の工程により、複数のピラー３０のうち一部のピラー１ａを用いてチャネルとして機能するチャネルピラー１が形成され、チャネルピラー１と、チャネルピラー１の下部に接続された下部拡散層４と、チャネルピラー１の上部に接続された上部拡散層５ａと、チャネルピラー１の側面にゲート絶縁膜１７を介して対向配置されたゲート電極１２とを備える縦型トランジスタＴが形成される。
【００３９】
次に、上部拡散層５ａおよび上部プラグ５の形成されたシリコン基板１９上の全面に、層間絶縁膜１６の一部となる酸化膜を成膜する。次いで、酸化膜を選択的に除去して、図１０に示すように、上部拡散層５ａ上と、上部プラグ５上と、ゲートコンタクト用ピラー３となるピラー３０と素子分離絶縁膜１５の内壁面との間に配置されたゲート電極１２上とをそれぞれ露出させるコンタクトホール１ｂ、２ｂ、３ｂを形成する。
【００４０】
次に、底面に上部拡散層５ａが露出されたコンタクトホール（第２コンタクトホール）１ｂ、底面に上部プラグ５が露出されたコンタクトホール（第１コンタクトホール）２ｂと、底面にゲート電極１２が露出されたコンタクトホール３ｂとを有する層間絶縁膜１６上の全面にレジスト層２１を形成し、コンタクトホール１ｂ、２ｂ、３ｂにレジスト層２１を埋め込む。その後、図１１に示すように、上部プラグ５上のレジスト層２１を選択的に除去して開口部２１ａを形成する。このことにより、コンタクトホール２ｂ内に再度上部プラグ５が露出される。
【００４１】
なお、本実施形態においては、上部プラグ５上のレジスト層２１を選択的に除去する際に、平面視で上部プラグ５上のコンタクトホール２ｂの周辺部に配置されたレジスト層２１も除去している。したがって、開口部２１ａの底面には、上部プラグ５上のコンタクトホール２ｂと、その周辺部に配置された層間絶縁膜１６とが露出されている。
次に、上部プラグ５の下に配置されたピラー２ａに、シリコン基板１９と逆符号の不純物をイオン注入により拡散させてピラー２ａを低抵抗化する。このことにより、上部プラグ５と下部拡散層４と同極性の拡散層からなり、上部プラグ５および下部拡散層４に電気的に接続された引き上げコンタクトプラグ２が形成される。
【００４２】
本実施形態においては、引き上げコンタクトプラグ２を形成するために、引き上げコンタクトプラグ２となるピラー２ａに不純物を拡散させる前に、底面に上部プラグ５が露出されたコンタクトホール２ｂと底面に上部拡散層５ａが露出されたコンタクトホール１ｂとを有する層間絶縁膜１６を形成する工程と、コンタクトホール１ｂ、２ｂを埋め込むように層間絶縁膜１６上にレジスト層を形成し、上部プラグ５上のレジスト層２１を選択的に除去して開口部２１ａを形成する工程とを含むので、以下に示すように、引き上げコンタクトプラグ２となるピラー２ａに不純物を拡散させる工程において、縦型トランジスタＴのチャネルとして機能するチャネルピラー１に不純物が入ることを効果的に防ぐことができる。
【００４３】
すなわち、縦型トランジスタの設置面積を削減するために、引き上げコンタクトプラグ２となるピラー２ａと、チャネルとして機能するチャネルピラー１との間隔を狭くしていくと、チャネルピラー１上を覆って、引き上げコンタクトプラグ２となるピラー２ａ上に開口部２１ａを有するレジスト層２１を形成しにくくなってくる。
しかし、本実施形態の製造方法のように、開口部２１ａを有するレジスト層２１を形成する前に、チャネルピラー１上および引き上げコンタクトプラグ２となるピラー２ａ上にそれぞれコンタクトホール１ｂ、２ｂを有する層間絶縁膜１６を形成した場合、レジスト層２１を形成することによってチャネルピラー１上のコンタクトホール１ｂにレジスト層２１が埋め込まれる。
【００４４】
チャネルピラー１上のコンタクトホール１ｂ内に埋め込まれたレジスト層２１は、層間絶縁膜１６上に形成されたレジスト層２１と比較して、膜厚が厚く、しかも除去されにくい形状である。したがって、例えば、レジスト層２１の開口部２１ａの底面に、チャネルピラー１上のコンタクトホール１ｂの上縁の一部（たとえば、図１１参照）または全部が露出されたとしても、チャネルピラー１上のコンタクトホール１ｂ内のレジスト層２１とコンタクトホール１ｂの外周を形成している層間絶縁膜１６とによって、引き上げコンタクトプラグ２となるピラー２ａに拡散させる不純物がチャネルピラー１に入ることを防止できる。
【００４５】
よって、引き上げコンタクトプラグ２となるピラー２ａに不純物を拡散させる時にマスクとして用いるレジスト層２１に、引き上げコンタクトプラグ２となるピラー２ａ上を露出させる開口部２１ａを形成するに際し、開口部２１ａ内に平面視でチャネルピラー１とが重なる領域が露出されないように開口部２１ａを形成できるか否かに関わらず、引き上げコンタクトプラグ２となるピラー２ａと、チャネルとして機能するチャネルピラー１との間隔を決定できる。
【００４６】
その結果、レジスト層２１の開口部２１ａを形成するためのリソグラフィに用いるパターンの形状におけるマージンに余裕を持たせることができ、チャネルとして機能するチャネルピラー１に支障を来たすことなく、引き上げコンタクトプラグ２となるピラー２ａと、チャネルとして機能するチャネルピラー１との間隔を、容易にＦ（最小加工寸法）まで狭くすることが可能となる。よって、本実施形態によれば、引き上げコンタクトプラグ２とチャネルピラー１とがＦ（最小加工寸法）の間隔で隣接する高集積化に適した半導体装置を、容易に形成できる。
【００４７】
次に、レジスト層２１を除去して、コンタクトホール１ｂ、２ｂ、３ｂに導電材料を埋め込む。このことにより、上部プラグ５および上部拡散層５ａと、上層配線９とを、それぞれ電気的に接続するための接続プラグ７が形成される。また、コンタクトホール３ｂ内に、ゲート電極１２と上層配線９とを電気的に接続するためのゲートコンタクトプラグ８が形成される。
その後、上層配線９上およびゲートコンタクトプラグ８上に、それぞれ接続された上層配線９を形成する。
以上の工程により、図１に示す半導体装置が得られる。
【００４８】
本実施形態の半導体装置は、一定の間隔を空けて配置された複数のピラー３０が備えられ、複数のピラー３０が、縦型トランジスタＴのチャネルとして機能する半導体層からなるチャネルピラー１と、不純物拡散層からなり、チャネルピラー１の下部に接続されて縦型トランジスタＴの一方のソースドレインとして機能する下部拡散層４に電気的に接続された引き上げコンタクトプラグ２とを含むものであるので、チャネルピラー１と下部拡散層用引き上げコンタクトプラグ２との間の間隔が、他のピラー間の間隔と同じものとなる。
【００４９】
本実施形態においては、ピラー３０間の間隔がＦ（最小加工寸法）であるので、チャネルピラー１と下部拡散層用引き上げコンタクトプラグ２との間の間隔がＦ（最小加工寸法）であるものとなる。したがって、本実施形態の半導体装置は、縦型トランジスタＴの設置面積が狭く、高集積化に適したものとなる。
しかも、本実施形態の半導体装置では、縦型トランジスタを直列接続した場合のように、チャネル長が長くなって、トランジスタのオン電流が減少することはなく、トランジスタの特性を悪化させずに縦型トランジスタＴを高集積化することができる。
【００５０】
また、本実施形態においては、引き上げコンタクトプラグ２の上部に、上部拡散層５ａと同じ材料からなる上部プラグ５が設けられ、引き上げコンタクトプラグ２が、上部プラグ５に電気的に接続されているので、引き上げコンタクトプラグ２および上部プラグ５を用いて、下部拡散層４と層間絶縁膜１６上に設けられた上層配線９とを狭い面積で電気的に接続できる。
【００５１】
さらに、本実施形態においては、上部プラグ５上および上部拡散層５ａ上に、それぞれ上層配線９と電気的に接続された接続プラグ７が設けられているので、引き上げコンタクトプラグ２と上部プラグ５と接続プラグ７とを介して、下部拡散層４と層間絶縁膜１６上に設けられた上層配線９とを狭い面積で電気的に接続できる。
【００５２】
また、本実施形態の半導体装置の製造方法は、一定の間隔を空けて配置された複数のピラー３０を形成する工程と、ピラー３０の下部に接続されて縦型トランジスタＴの一方のソースドレインとして機能する下部拡散層４を形成する工程と、複数のピラー３０のうち一部のピラー１ａを用いて縦型トランジスタＴのチャネルとして機能する半導体層からなるチャネルピラー１を形成する工程と、複数のピラー３０のうちチャネルピラー１に用いないピラー２ａの一部に不純物を拡散させて、下部拡散層４に電気的に接続された引き上げコンタクトプラグ２を形成する工程とを含む方法であるので、縦型トランジスタＴのチャネルピラー１と引き上げコンタクトプラグ２とを含む複数のピラー３０を備える本実施形態の半導体装置を製造できる。
【００５３】
また、本実施形態の半導体装置の製造方法では、複数のピラー３０を形成する工程において、縦型トランジスタＴのチャネルピラー１なるピラー３０と引き上げコンタクトプラグ２となるピラー３０とを同時に形成するので、例えば、縦型トランジスタＴのチャネルピラーとなるピラーと、引き上げコンタクトプラグとを個別に形成する場合と比較して、チャネルピラー１と下部拡散層用引き上げコンタクトプラグ２との間の間隔を狭くすることができるとともに、少ない製造工程で効率よく製造できる。
【００５４】
また、本実施形態の半導体装置の製造方法では、上部拡散層５ａを形成する工程において、上部拡散層５ａを形成すると同時に、引き上げコンタクトプラグ２となるピラー２ａの上部に、上部拡散層５ａと同じ材料からなり引き上げコンタクトプラグ２に電気的に接続される上部プラグ５を形成するので、上部プラグ５を形成する工程を設けることなく、引き上げコンタクトプラグ２と上層配線９との電気的な接続に用いる上部プラグ５を形成できる。
【００５５】
また、本実施形態の半導体装置の製造方法では、上部プラグ５上および上部拡散層５ａ上に、それぞれ上層配線９と電気的に接続される接続プラグ７を形成するために、底面に上部プラグ５が露出されたコンタクトホール２ｂと底面に上部拡散層５ａが露出されたコンタクトホール１ｂとを有する層間絶縁膜１６を形成する工程と、コンタクトホール１ｂ、２ｂを埋め込むように層間絶縁膜１６上にレジスト層を形成し、上部プラグ５上のレジスト層２１を選択的に除去して開口部２１ａを形成する工程と行ってから、引き上げコンタクトプラグ２となるピラー２ａに不純物を拡散させている。その結果、上述したように、チャネルとして機能するチャネルピラー１に支障を来たすことなく、引き上げコンタクトプラグ２となるピラー２ａと、チャネルとして機能するチャネルピラー１との間隔を、容易にＦ（最小加工寸法）まで狭くすることが可能となる。
【００５６】
なお、本実施形態の半導体装置の製造方法では、上部プラグ５および上部拡散層５ａを形成してから、引き上げコンタクトプラグ２となるピラー２ａに不純物を拡散させているが、上部プラグ５および上部拡散層５ａを形成する前に、引き上げコンタクトプラグ２となるピラー２ａに不純物を拡散させてもよい。この場合でも、縦型トランジスタＴのチャネルピラー１と引き上げコンタクトプラグ２とを含む複数のピラー３０を備える本実施形態の半導体装置を製造できる。
【符号の説明】
【００５７】
1・・・チャネルピラー、２・・・引き上げコンタクトプラグ、３・・・ゲートコンタクト用ピラー、４・・・下部拡散層、５・・・上部プラグ、５ａ・・・上部拡散層、６・・・ＳＷ（サイドウォール）窒化膜、７・・・接続プラグ、８・・・ゲートコンタクトプラグ、９・・・上層配線、１０・・・チッ化チタン膜、１１・・タングステン膜、１２・・・ゲート電極、１３・・・下部酸化膜、１４・・・ピラーマスク窒化膜、１５・・・素子分離絶縁膜、１６・・・層間絶縁膜、１７・・・ゲート絶縁膜、１８・・・酸化膜、１９・・・シリコン基板、２０・・・エピタキシャルシリコン、２１・・・レジスト層、２１ａ・・・開口部、２２・・・窒化膜、３０・・・ピラー、Ｔ・・・縦型トランジスタ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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