(57)【要約】【課題】導電性ブリッジの消去動作時の消去時間のばらつきの最大値を抑えて、メモリ素子の書き換え時間を短縮する。【解決手段】半導体装置は、第１の面から厚み方向の内側に向かって形成された孔部を有する第１絶縁膜と、第１絶縁膜上に設けられ第1イオン伝導体を含む抵抗変化層と、孔部内壁の側面及び底面を覆うと共に凹部を有するように孔部内に形成され上端を介して抵抗変化層に接する第１電極と、第１電極の凹部内に埋め込まれると共に第１電極よりも大きい電子抵抗を有する埋め込み層と、抵抗変化層上に第１電極の上端及び埋め込み層と共に抵抗変化層を挟むように形成された第２電極とを有する半導体素子、を備える。半導体素子は、抵抗変化層内において、第１電極の上端と第２電極の間に導電性架橋を可逆的に形成することにより第１電極と前記第２電極の間の電子抵抗を変化させる。【選択図】図１２
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【特許請求の範囲】
【請求項１】
第１の面から厚み方向の内側に向かって形成された孔部を有する、第１絶縁膜と、
前記第１絶縁膜の第１の面上に設けられ、第1イオン伝導体を含む抵抗変化層と、
前記孔部内壁の側面及び底面を覆うと共に凹部を有するように前記孔部内に形成され、上端を介して前記抵抗変化層に接する第１電極と、
前記第１電極の凹部内に埋め込まれると共に前記第１電極よりも大きい電子抵抗を有する埋め込み層と、
前記抵抗変化層上に、前記第１電極の上端及び前記埋め込み層と共に前記抵抗変化層を挟むように形成された第２電極と、
を有する半導体素子、を備えた半導体装置であって、
前記半導体素子は、前記抵抗変化層内において、第１電極の上端と前記第２電極の間に導電性架橋を可逆的に形成することにより前記第１電極と前記第２電極の間の電子抵抗を変化させることを特徴とする半導体装置。
【請求項２】
順に設けられた第1絶縁膜と、第1イオン伝導体を含む抵抗変化層と、第２電極と、
前記第２電極と対向して前記抵抗変化層を挟むように、前記第1絶縁膜内に埋め込まれた埋め込み層と、
前記埋め込み層の抵抗変化層と接していない側面及び底面を覆うように、前記第1絶縁膜内に設けられた第1電極であって、上端を介して前記抵抗変化層に接すると共に前記埋め込み層よりも小さい電子抵抗を有する第1電極と、
を有する半導体素子、を備えた半導体装置であって、
前記半導体素子は、前記抵抗変化層内において、第１電極の上端と前記第２電極の間に導電性架橋を可逆的に形成することにより前記第１電極と前記第２電極の間の電子抵抗を変化させることを特徴とする半導体装置。
【請求項３】
請求項１又は２に記載の半導体装置において、
前記第１電極及び前記第２電極のうちいずれか一方は、電気化学反応により前記第1イオン伝導体中に溶解する金属元素を含み、
前記導電性架橋は前記金属元素により構成されることを特徴とする半導体装置。
【請求項４】
請求項３に記載の半導体装置において、
前記金属元素は、銅、銀、及び亜鉛からなる群より選ばれた少なくとも１つの元素であることを特徴とする半導体装置。
【請求項５】
請求項１〜４の何れか1項に記載の半導体装置において、
前記第１電極および前記第２電極のうちいずれか一方は、電気化学反応により前記第1イオン伝導体中に溶解する金属元素を含み、
他方は、チタン膜、タンタル膜、タングステン膜、モリブデン膜、窒化チタン膜、窒化タングステン膜、窒化タンタル膜、窒化タングステン膜、白金膜、金属シリサイド膜、及びドープトシリコン膜からなる群から選択された少なくとも１つの膜からなることを特徴とする半導体装置。
【請求項６】
請求項５に記載の半導体装置において、
前記第1イオン伝導体は、タンタル酸化膜、ジルコニウム酸化膜、ニオブ酸化膜、ハフニウム酸化膜、チタン酸化膜、アルミニウム酸化膜、タングステン酸化膜、シリコン酸化膜、硫黄含有カルコゲナイド化合物、セレン含有カルコゲナイド化合物、及びテルル含有カルコゲナイド化合物からなる群から選択された少なくとも１つの物質からなることを特徴とする半導体装置。
【請求項７】
請求項３〜６の何れか1項に記載の半導体装置において、
前記金属元素及び前記第1イオン伝導体は、下記（１）又は（２）の条件を満たすことを特徴とする半導体装置。
（１）前記金属元素は銅であり、前記第1イオン伝導体はＣｕ2Ｓ、ＣｕＧｅＳ、Ｃｕ2Ｓｅ、ＣｕＧｅＳｅ、Ｃｕ2Ｔｅ、及びＣｕＧｅＴｅからなる群から選択された少なくとも１つの物質を含む、
（２）前記金属元素は銀であり、前記第1イオン伝導体はＡｇ2Ｓ、ＡｇＧｅＳ、Ａｇ2Ｓｅ、ＡｇＧｅＳｅ、Ａｇ2Ｔｅ、及びＡｇＧｅＴｅからなる群から選択された少なくとも１つの物質を含む。
【請求項８】
請求項１又は２に記載の半導体装置において、
前記埋め込み層は、電気化学反応により前記第1イオン伝導体中に溶解する金属元素を含有する第２イオン伝導体を含み、
前記導電性架橋は前記金属元素により構成されることを特徴とする半導体装置。
【請求項９】
請求項８に記載の半導体装置において、
前記金属元素は、銅、銀、及び亜鉛からなる群より選ばれた少なくとも１つの元素であることを特徴とする半導体装置。
【請求項１０】
請求項８又は９に記載の半導体装置において、
前記第１電極及び前記第２電極はそれぞれ独立して、チタン膜、タンタル膜、タングステン膜、モリブデン膜、窒化チタン膜、窒化タングステン膜、窒化タンタル膜、窒化タングステン膜、白金膜、金属シリサイド膜、及びドープトシリコン膜からなる群から選択された少なくとも１つの膜からなることを特徴とする半導体装置。
【請求項１１】
請求項８〜１０の何れか１項に記載の半導体装置において、
前記第1イオン伝導体及び前記第２イオン伝導体はそれぞれ独立して、タンタル酸化膜、ジルコニウム酸化膜、ニオブ酸化膜、ハフニウム酸化膜、チタン酸化膜、アルミニウム酸化膜、タングステン酸化膜、シリコン酸化膜、硫黄含有カルコゲナイド化合物、セレン含有カルコゲナイド化合物、及びテルル含有カルコゲナイド化合物からなる群から選択された少なくとも１つの物質からなることを特徴とする半導体装置。
【請求項１２】
請求項８〜１１の何れか1項に記載の半導体装置において、
前記金属元素、前記第１イオン伝導体及び前記第２イオン伝導体は、下記（Ａ）又は（Ｂ）の条件を満たすことを特徴とする半導体装置。
（Ａ）前記金属元素は銅であり、前記第1イオン伝導体及び前記第２イオン伝導体はそれぞれ独立して、Ｃｕ2Ｓ、ＣｕＧｅＳ、Ｃｕ2Ｓｅ、ＣｕＧｅＳｅ、Ｃｕ2Ｔｅ、及びＣｕＧｅＴｅからなる群から選択された少なくとも１つの物質を含む、
（Ｂ）前記金属元素は銀であり、前記第1イオン伝導体及び前記第２イオン伝導体はそれぞれ独立して、Ａｇ2Ｓ、ＡｇＧｅＳ、Ａｇ2Ｓｅ、ＡｇＧｅＳｅ、Ａｇ2Ｔｅ、及びＡｇＧｅＴｅからなる群から選択された少なくとも１つの物質を含む。
【請求項１３】
請求項１〜１２の何れか１項に記載の半導体素子を複数、備えることを特徴とする半導体装置。
【請求項１４】
請求項１３に記載の半導体装置において、
前記複数の半導体素子を構成する複数の前記抵抗変化層は、互いに分離されていることを特徴とする半導体装置。
【請求項１５】
請求項１３に記載の半導体装置において、
前記複数の半導体素子を構成する複数の前記抵抗変化層は、前記半導体素子が形成される領域において、互いに分離されることなく形成されていることを特徴とする半導体装置。
【請求項１６】
請求項１〜１５の何れか１項に記載の半導体装置において、
前記導電性架橋は、前記第１、第２電極間の電圧の極性に基づいて、電気的接続状態と電気的絶縁状態が可逆的に変化することを特徴とする半導体装置。
【請求項１７】
請求項１〜１６の何れか１項に記載の半導体装置において、
第１電極の上端の幅が３〜１５ｎｍであることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する。
【背景技術】
【０００２】
ＤＲＡＭやフラッシュメモリなどの半導体メモリでは、高集積化の要請から素子の縮小化が要求されている。ところが、素子の縮小に伴い、情報を記憶するための電極の大きさは縮小化され、メモリ装置を信頼性よく動作させるのに必要な電荷量を確保させることがますます困難となってきている。そのため、縮小化しても、動作上必要な情報量を確保できるメモリ素子が必要となってきている。
【０００３】
そのようなメモリ素子の一つとして、イオン伝導体に金属イオンを溶解させ、金属イオンのイオン伝導と、電気化学反応を利用して、金属イオンの電極への析出により、金属から成る導電性架橋（導電性ブリッジと呼ぶ）を形成し、導電性ブリッジの短絡、切断により抵抗を変化させて情報を記憶するメモリが提案されている（特許文献１、２，３、非特許文献１）。このメモリをイオン伝導体メモリと呼ぶことにする。
【０００４】
特許文献１，非特許文献１に開示されているイオン伝導体メモリのメモリ素子は、イオン伝導体を２つの電極で挟む構成をとり、片方の電極を、イオン伝導させる金属元素を含む材料で形成する。例えば、イオン伝導を担う金属元素からなる材料で下部電極を形成し、その上にイオン伝導体、上部電極を形成する。
【０００５】
情報は、上部電極と下部電極の間の抵抗が、高抵抗状態（”０”データ）であるか、低抵抗状態（”１”データ）であるかで記憶する。情報の書き換えは次のように行う。初期状態は、上部電極と下部電極の間の抵抗は、イオン伝導体の抵抗を有しており、高抵抗状態にある。この状態から、下部電極に上部電極よりも高い電圧を印加させると、下部電極を構成する金属が酸化されて、下部電極表面から金属イオンがイオン伝導体中に溶解される。イオン伝導体に供給された金属イオンは、負極側の上部電極で還元されて金属となって析出する。析出が進むと、析出物が上部電極から下部電極にまで達し、金属から成る導電性架橋（導電性ブリッジ）が形成される。導電性ブリッジは金属から形成され、下部電極と上部電極との間の抵抗は低抵抗となる。この状態を、低抵抗状態（”１”データ）と呼ぶ（記録動作）。
【０００６】
次に、低抵抗状態から高抵抗状態への書き換えは次のように行う。上部電極に下部電極よりも高い電圧を印加すると、導電性ブリッジを構成する金属が酸化されて、金属イオンとなってイオン伝導体中に溶解する。溶解が進むと、導電性ブリッジが切断される。これにより、下部電極と上部電極の間の抵抗は、高抵抗状態（”０”データ）に戻る（消去動作）。導電性ブリッジの幅は、原子が数個程度関与した数ｎｍで形成可能であり、現状の半導体プロセスの加工寸法に比べて、極めて細い金属配線である。イオン伝導体メモリは、このような、微細な幅を有する導電性ブリッジが繋がっているか、切断されているかで情報を記憶するので、記憶素子の形成に必要な領域は小さくて済み、メモリ素子の縮小化に適している。
【０００７】
特許文献２、３では、イオン伝導体と下部電極の間に金属イオンの金属元素が含まれたイオン源を設けて、イオン源からイオン伝導体に金属イオンを溶解させる方法が開示されている。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００２−５３６８４０号公報
【特許文献２】特開２００９−２４６０８５号公報
【特許文献３】特開２００６−１７３２６７号公報
【非特許文献】
【０００９】
【非特許文献１】ＩＥＥＥ  ＪＳＳＣ  ＶＯＬ．４０  ＮＯ．１  Ｐ１６８
【発明の概要】
【発明が解決しようとする課題】
【００１０】
ところが、上記、公知技術のメモリ素子の書き換え動作を、本発明者が検討した結果、以下のような問題があることを見出した。
【００１１】
従来の、メモリ素子では、下部電極、イオン伝導体、上部電極が積み重なったキャパシタ構造をとる。イオン伝導体を挟む、上下電極は、それぞれ平面状の電極形状をしている。この平面状電極の任意の位置に導電性ブリッジが形成される。導電性ブリッジの幅は、数ｎｍのスケールで形成可能であるが、複数のメモリ素子に導電性ブリッジを形成する場合、メモリ素子によっては過剰な析出が進行し、太い径を持つ導電性ブリッジの形成が発生する。このような場所によって析出が過剰に進行するのは、電極に形成された微細な欠陥、異物などが析出核となり、析出が進んでしまうことなどが原因として考えられる。そして、導電性ブリッジが形成される領域は、平面状の電極上で制限されてないため、大きい導電性ブリッジは、電極の幅程度を持つような大きいものが成長される。この結果、複数のメモリ素子において、形成された導電性ブリッジの太さは、メモリ素子毎に、数ｎｍ程度の細いものから、数１０ｎｍ程度の電極程度の大きさのものまでばらついて形成されるという問題があった。
【００１２】
そして、このように、メモリ素子毎に、導電性ブリッジの太さがばらついて形成される結果、導電性ブリッジの消去動作において、径が太く形成された導電性ブリッジは、径が細く形成された導電性ブリッジに比べて、消去にかかる時間が長くなってしまい、書き換え時間が遅くなってしまうという問題があった。また、今日の半導体メモリでは、書き換え時間の高速化のため、所定の複数のメモリ素子について、同時に、消去動作を行うことが必要となってきており、その際には、幅が太く形成された導電性ブリッジの消去時間に合わせて、消去時間を大きく設定して行わなければならず、書き換え時間に大きな影響を及ぼすものとなっていた。
【課題を解決するための手段】
【００１３】
一実施形態の半導体装置は、
第１の面から厚み方向の内側に向かって形成された孔部を有する、第１絶縁膜と、
前記第１絶縁膜の第１の面上に設けられ、第1イオン伝導体を含む抵抗変化層と、
前記孔部内壁の側面及び底面を覆うと共に凹部を有するように前記孔部内に形成され、上端を介して前記抵抗変化層に接する第１電極と、
前記第１電極の凹部内に埋め込まれると共に前記第１電極よりも大きい電子抵抗を有する埋め込み層と、
前記抵抗変化層上に、前記第１電極の上端及び前記埋め込み層と共に前記抵抗変化層を挟むように形成された第２電極と、
を有する半導体素子、を備えた半導体装置であって、
前記半導体素子は、前記抵抗変化層内において、第１電極の上端と前記第２電極の間に導電性架橋を可逆的に形成することにより前記第１電極と前記第２電極の間の電子抵抗を変化させることを特徴とする半導体装置に関する。
【００１４】
他の実施形態の半導体装置は、
順に設けられた第1絶縁膜と、第1イオン伝導体を含む抵抗変化層と、第２電極と、
前記第２電極と対向して前記抵抗変化層を挟むように、前記第1絶縁膜内に埋め込まれた埋め込み層と、
前記埋め込み層の抵抗変化層と接していない側面及び底面を覆うように、前記第1絶縁膜内に設けられた第1電極であって、上端を介して前記抵抗変化層に接すると共に前記埋め込み層よりも小さい電子抵抗を有する第1電極と、
を有する半導体素子、を備えた半導体装置であって、
前記半導体素子は、前記抵抗変化層内において、第１電極の上端と前記第２電極の間に導電性架橋を可逆的に形成することにより前記第１電極と前記第２電極の間の電子抵抗を変化させることを特徴とする半導体装置に関する。
【００１５】
ここで、「電子抵抗」とは、電子伝導による電気抵抗を意味し、金属イオンのイオン伝導による電気抵抗と区別される。尚、埋め込み層及び第１電極の電子抵抗とはそれぞれ、埋め込み層の高さ相当部分及び第１電極として形成される凹部の側壁の高さ相当部分における、上下間の電子抵抗を表す。
【００１６】
上記実施形態の半導体装置は、第１電極と、第２電極と、第１電極と第２電極に挟まれた抵抗変化層の積層構造を有する。第1電極は、その上端を介して抵抗変化層に線接触するため、導電性ブリッジ（導電性架橋）が形成される場所を小さい線幅内に限定することができる。この結果、形成される導電性ブリッジの大きさの最大値を、線幅程度以下に規定することが可能となり、導電性ブリッジの消去動作時の消去時間のばらつきの最大値を抑えることができる。よって、メモリ素子の書き換え時間の短縮が可能となる。
【００１７】
また、第１電極の成膜の膜厚を制御することにより、上端を所望の線幅に形成できるので、線幅をｎｍスケールで制御することができる。この結果、導電性ブリッジの大きさの最大幅をｎｍスケールで制御して形成することが可能となる。線幅を小さく形成して、導電性ブリッジの大きさの最大幅を小さくすることにより、消去時間の最大値を小さくすることができ、書き換え時間を高速化できる。
【００１８】
また、線幅は、第１電極の膜厚で決まり、第１電極の膜厚はウエハ面内で±１０％以内に制御可能であり、線幅のばらつきを小さく制御して形成することができる。この結果、消去時間のウエハ面内でのばらつきが抑制されるという効果も有する。
【発明の効果】
【００１９】
抵抗変化層内に形成される導電性ブリッジの大きさの最大値を、第1電極の上端の線幅程度以下とすることが可能となる。この結果、導電性ブリッジの消去動作時の消去時間のばらつきの最大値を抑えて、メモリ素子の書き換え時間の短縮が可能となる。
【図面の簡単な説明】
【００２０】
【図１】図１は第1実施例の半導体装置の製造方法の一工程を説明する図であり、図１Ｂは主要層を重ねて表示した平面図、図１Ａは図１ＢのＡ−Ａ’方向の断面図を表す。
【図２】図２は第1実施例の半導体装置の製造方法の一工程を説明する図である。
【図３】図３は第1実施例の半導体装置の製造方法の一工程を説明する図であり、図３Ｂは上面図、図３Ａは図３ＢのＡ−Ａ’方向の断面図を表す。
【図４】図４は第1実施例の半導体装置の製造方法の一工程を説明する図である。
【図５】図５は第1実施例の半導体装置の製造方法の一工程を説明する図である。
【図６】図６は第1実施例の半導体装置の製造方法の一工程を説明する図であり、図６Ｂは上面図、図６Ａは図６ＢのＡ−Ａ’方向の断面図を表す。
【図７】図７は第1実施例の半導体装置の製造方法の一工程を説明する図である。
【図８】図８は第1実施例の半導体装置の製造方法の一工程を説明する図である。
【図９】図９は第1実施例の半導体装置の製造方法の一工程を説明する図であり、図９Ｂは上面図、図９Ａは図９ＢのＡ−Ａ’方向の断面図を表す。
【図１０】図１０は第1実施例の半導体装置の製造方法の一工程を説明する図であり、図１０Ｂは上面図、図１０Ａは図１０ＢのＡ−Ａ’方向の断面図を表す。
【図１１】図１１Ａは第1実施例の半導体装置の製造方法の一工程を説明する図、図１１Ｂは第1実施例におけるイオン伝導体メモリ素子のメモリセルアレイの概念図を表す。
【図１２】図１２は、第１実施例のイオン伝導体メモリ素子における書き換えを説明する図である。
【図１３】図１３は、第１実施例のイオン伝導体メモリ素子において、第２電極の電圧を掃引した場合の、イオン伝導体メモリ素子の電圧電流特性を表す図である。
【図１４】図１４は第２実施例の半導体装置の製造方法の一工程を説明する図である。
【図１５】図１５は第２実施例の半導体装置の製造方法の一工程を説明する図である。
【図１６】図１６は第２実施例の半導体装置の製造方法の一工程を説明する図である。
【図１７】図１７は第３実施例の半導体装置の製造方法の一工程を説明する図である。
【図１８】図１８は第３実施例の半導体装置の製造方法の一工程を説明する図である。
【図１９】図１９は第４実施例の半導体装置の製造方法の一工程を説明する図である。
【図２０】図２０は第４実施例の半導体装置の製造方法の一工程を説明する図である。
【図２１】図２１は第４実施例の半導体装置の製造方法の一工程を説明する図である。
【図２２】図２２は第４実施例の半導体装置の製造方法の一工程を説明する図である。
【図２３】図２３は第５実施例の半導体装置の製造方法の一工程を説明する図である。
【図２４】図２４は第５実施例の半導体装置の製造方法の一工程を説明する図である。
【図２５】図２５は第５実施例の半導体装置の製造方法の一工程を説明する図である。
【図２６】図２６は第５実施例のイオン伝導体メモリ素子の書き換えを説明するための図である。
【発明を実施するための形態】
【００２１】
（第１実施例）
図１〜１３は、第１実施例を説明するための図である。図３Ｂ、６Ｂ、９Ｂ、１０Ｂは該当する構造を上面から見た上面図、図１Ｂは相当する構造の主要層を重ねて表示した平面図である。図１Ａ〜１１Ａは、図１ＢのＡ−Ａ’線に沿って切った断面に相当する断面を表す図である。図１２Ａ〜Ｃは、スイッチングを説明するための、イオン伝導体メモリ素子の断面図である。また、図１３は、イオン伝導体メモリ素子の、電流電圧特性を示す図である。
【００２２】
図１Ａ及びＢに示すように、半導体基板１１内に、素子分離膜１２を形成する。この素子分離膜１２で区画された領域が素子形成領域１３となる。ゲート絶縁膜１４、ゲート導電膜１５、ゲート保護膜１６を成膜した後、パターニングを行うことにより、ゲート電極１７を形成する。
【００２３】
ゲート電極１７をマスクに用いて、イオン注入法により半導体基板１１内に不純物を注入することにより、ソース／ドレイン領域１８を形成する。半導体基板１１上の全面に絶縁膜を形成した後、エッチバックを行うことによりゲート電極１７の側壁にサイドウォール１９を形成する。
【００２４】
ゲート電極間を埋め込むように、ゲート層間膜２０を形成する。フォトリソグラフィー技術により、ソース／ドレイン領域１８上のゲート層間膜２０を除去してコンタクトホールを形成する。コンタクトホール内に導電材料を埋め込むことにより、ソース／ドレイン領域１８と接続するセルコンタクトプラグ２１ａ、２１ｂを形成する。
【００２５】
ゲート層間膜２０上に、セルコンタクトプラグ層間膜２２を形成する。フォトリソグラフィー技術により、セルコンタクトプラグ層間膜２２を貫通するコンタクトホールを形成する。このコンタクトホール内に導電材料を埋め込むことにより、セルコンタクトプラグ２１ａと接続するソース線コンタクトプラグ２３を形成する。ソース線コンタクトプラグ２３と接続するソース線２４を形成する。
【００２６】
ソース線２４及びセルコンタクトプラグ層間膜２２上に、ソース線層間膜２５を形成する。ソース線層間膜２５を貫通するコンタクトホールを形成する。このコンタクトホール内に導電材料を埋め込むことにより、セルコンタクトプラグ２１ｂと接続する素子コンタクトプラグ２６を形成する。
【００２７】
図１Ｂは、素子形成領域１３、ゲート電極１７、セルコンタクトプラグ２１ａ、２１ｂ、ソース線コンタクトプラグ２３、素子コンタクトプラグ２６の層を重ねて記した平面図である。本実施例では、ソース線２４が接続するソース／ドレイン領域１８を共有して、その左右に選択トランジスタが形成されるレイアウトをとっている。
【００２８】
次に、図２に示すように、素子層間膜１２１を形成する。この素子層間膜１２１が第１絶縁膜に相当する。素子層間膜１２１の材料にはシリコン酸化膜を用いた。厚さは２００ｎｍを用いた。
【００２９】
図３Ａ及びＢに示すように、素子孔が形成される領域が開口された第１レジストマスク１３１を形成する。以下では、このように第１レジストマスク１３１内に形成された開口部を、第１レジストマスク開口部１３２と呼ぶ。本実施例では、第１レジストマスク開口部１３２のパターンは、開口幅が８０ｎｍの円形に形成された。
【００３０】
第１レジストマスク１３１をマスクに用いて、素子層間膜１２１をエッチングして、第１レジストマスク開口部１３２の領域に、素子コンタクトプラグ２６上面を露出する素子孔１３３を形成する。素子孔１３３の平面形状は、ほぼ第１レジストマスク開口部１３２のパターン通りに形成された。
【００３１】
図４に示すように、第１レジストマスク１３１を除去する。素子孔１３３の底面上、側面上、素子層間膜１２１上を覆うように第１電極膜１４１を、膜厚ｄで形成する。第１電極膜１４１の材料は、電気化学反応により溶解し難い材料で形成し、その上に形成する第１イオン伝導体膜からなる抵抗変化層膜に、金属イオンを供給し難い材料を用いる。
【００３２】
本実施例では、第１電極膜１４１の材料として窒化チタン膜を用い、膜厚ｄは８ｎｍでＣＶＤ法で形成した。第１電極膜１４１の材料は、これに限定されず、チタン膜、タンタル膜、タングステン膜、モリブデン膜、窒化チタン膜、窒化タングステン膜、窒化タンタル膜、窒化タングステン膜、白金膜、金属シリサイド膜、ドープトシリコン膜、又は、これらの物質から選ばれた複数の膜の積層膜を用いることができる。また、これらの膜を２層以上、積層させた積層膜とすることもできる。第１電極膜１４１の成膜方法はＣＶＤ法に限定されず、ＡＬＤ法、スパッタ法などを用いることができる。
【００３３】
第１電極膜１４１の厚さｄは、薄い方は３ｎｍ程度以上から形成可能である。膜厚のばらつきは±１０％程度以内で、ｎｍオーダーで所望の膜厚に形成することが可能である。第１電極膜の厚さｄは、デバイス動作時に形成される導電性ブリッジ（導電性架橋）の最大幅に凡そ相当する。膜厚が薄いほど、形成される導電性ブリッジの最大幅を小さくすることができる。
【００３４】
第１電極膜１４１は、ＣＶＤ法、ＡＬＤ法、スパッタ法などの製造方法で成膜することができる。これらの製造方法の中でもＣＶＤ法、ＡＬＤ法は、孔部の被覆性に優れ、孔部の側壁に形成される第１電極膜１４１の膜厚を制御性が良い点で、より好ましい。
【００３５】
図５に示すように、埋め込み層膜１５１を形成する。埋め込み層膜１５１の材料には、第１電極膜１４１よりも電子抵抗が大きい材料を用いることができる。この理由は、完成したイオン伝導体メモリにおいて、抵抗変化層を介して対向し合う第１電極と第２電極間に電圧を印加した際、第１電極上端と第２電極の間に加わる電界が、埋め込み層と第２電極との間に加わる電界よりも大きくなるようにするためである。ここで、「電子抵抗」とは、電子伝導による電気抵抗を意味し、金属イオンのイオン伝導による電気抵抗と区別される。尚、埋め込み層及び第１電極の電子抵抗とはそれぞれ、埋め込み層の高さ相当部分及び第１電極として形成される凹部の側壁の高さ相当部分における、上下間の電子抵抗を表す。
【００３６】
このような埋め込み層膜１５１の材料としては、シリコン酸化膜、シリコン窒化膜、金属酸化膜、カルコゲナイド化合物などの、絶縁体や半導体を用いることができる。本実施例では、シリコン酸化膜を用いた。シリコン酸化膜は素子孔１３３が埋まるような膜厚で形成され、１００ｎｍとした。
【００３７】
埋め込み層膜１５１の電子抵抗が、第１電極膜１４１の電子抵抗よりも大きいことを調べるには、次の方法で行うことができる。
本実施例の製造方法に従い、図３工程の素子孔１３３を形成した、３種類の下地基板を用意する。この後、図４工程の第１レジストマスク１３１を除去した後から、異なる構造を持つ３種類の素子を用意する。
【００３８】
1つ目の素子は、素子孔１３３内に第１電極膜１４１と埋め込み層膜１５１を形成して、ＣＭＰ等により研磨してプラグ１（即ち、図６工程で形成されるプラグ）を形成した後、プラグ１上面に接続する電極パッドを形成する。これにより、プラグ１の上下を、素子コンタクトプラグ２６と電極パッドで挟んだ抵抗測定素子１が形成される。
【００３９】
２つ目の素子は、素子孔１３３内に第１電極膜１４１を厚く形成して、第１電極膜１４１だけで完全に埋め込んで形成したプラグ２を形成し、上下を素子コンタクトプラグ２６と電極パッドで挟んで形成した抵抗測定素子２を形成する。
【００４０】
３つ目の素子は、素子孔１３３内を、埋め込み層膜１５１を厚く形成して、埋め込み層膜１５１だけで素子孔１３３を完全に埋め込んだプラグ３を形成し、上下を素子コンタクトプラグ２６と電極パッドで挟んで形成した抵抗測定素子３を形成する。
【００４１】
これら３種類の抵抗測定素子に電圧を印加し、流れる電流からそれぞれの抵抗を測定する。抵抗に関して、抵抗測定素子３＞抵抗測定素子１または、抵抗測定素子１＞抵抗測定素子２の関係が得られることを確認することにより、埋め込み層膜１５１の電子抵抗が、第１電極膜１４１の電子抵抗よりも大きいことを調べることができる。尚、３つの素子の下部には、素子コンタクトプラグ２６は必ずしも形成する必要は無く、基板でも良いし、配線を形成しても良い。
【００４２】
図６Ａ及びＢに示すように、埋め込み層膜１５１に対して、ＣＭＰ法を用いて研磨除去して、第１電極膜１４１を露出させる。引き続き、第１電極膜１４１と埋め込み層膜１５１に対して、ＣＭＰ法を用いて研磨除去して、素子層間膜１２１の上面を露出させると共に、素子孔１３３の底面から側面にかけて連なってなる第１電極１６１、第１電極の内壁内に埋め込まれた埋め込み層１６２を形成する。この工程により、第１電極の上端１６１ａ、埋め込み層１６２の上面、素子層間膜１２１上面は面一になるように形成される。この面一となる面が第１の面に相当する。
【００４３】
図６Ｂは、図６Ａの構造を上面からみた平面図である。第１電極１６１は、素子孔１３３の側壁に沿って形成され、均一な幅ｄを持つ環状のパターンを有し、凹形状を有する。第１電極１６１の内側には、埋め込み層１６２が形成されている。本実施例ではｄは８ｎｍを持つ。
【００４４】
第１電極１６１の上端の環の幅ｄは、第１電極膜１４１の成膜の膜厚に相当する。第１電極膜１４１の膜厚は、成膜において３ｎｍ程度以上の所定の膜厚で形成でき、第１電極１６１の幅ｄは、３ｎｍ程度以上の所定の幅で制御して形成できる。また、成膜において、膜厚のばらつきは、ウエハ面内で±１０％程度以内で、ｎｍオーダーで管理して形成することができ、第１電極１６１の幅ｄは、面内で±１０％程度以内で、ｎｍオーダーで管理して形成することが可能である。
【００４５】
図７に示すように、素子層間膜１２１上、第１電極の上端１６１ａ上、埋め込み層１６２上を覆うように、抵抗変化層膜１７１を形成する。抵抗変化層膜１７１の材料には、金属イオンに対してイオン伝導性を有する材料を用いることができる。金属イオンは、後述する図８の工程で形成する第２電極膜の材料から供給され、原子半径が小さい、モビリティが大きい陽イオンが用いられる。本実施例では、金属イオンには、銅、銀、亜鉛のイオンを用いる。抵抗変化層膜１７１には、望ましくは、電子抵抗が大きい材料を用いる。電子抵抗が大きいと、低抵抗状態と高抵抗状態の差を大きくでき、抵抗差をセンスアンプで検出する際のマージンが大きく確保できるためである。
【００４６】
本実施例では、抵抗変化層膜１７１は、タンタル酸化膜を用い、膜厚は１５ｎｍで形成した。抵抗変化層膜１７１の成膜には、ＣＶＤ法を用いた。抵抗変化層膜１７１の材料はこれに限定されず、タンタル酸化膜、ジルコニウム酸化膜、ニオブ酸化膜、ハフニウム酸化膜、チタン酸化膜の遷移金属酸化膜、アルミニウム酸化膜、タングステン酸化膜の金属酸化膜、シリコン酸化膜、Ｃｕ2Ｓ、ＣｕＧｅＳの硫黄含有カルコゲナイド化合物、Ｃｕ2Ｓｅ、ＣｕＧｅＳｅのセレン含有カルコゲナイド化合物、Ｃｕ2Ｔｅ，ＣｕＧｅＴｅのテルル含有カルコゲナイド化合物、又は、これらの物質から選ばれた複数の膜の積層膜を用いることができる。これらの膜の中でも、遷移金属酸化膜は、高誘電率膜として、ＤＲＡＭのキャパシタ膜、トランジスタのゲート絶縁膜として用いられて来ており、生産ラインに導入しやすいという点でより好ましい。シリコン酸化膜、アルミニウム酸化膜は、イオン伝導性が比較的小さいので、書き換えが遅くなるという問題があり、書き込み速度、書き込み電圧に問題がなければ利用可能である。カルコゲナイド化合物は、電子抵抗が比較的に小さいので、デバイス動作時の高抵抗状態と低抵抗状態の抵抗差が、動作上、問題なければ適用可能である。
【００４７】
これらカルコゲナイド化合物は、後に形成する第２電極に含まれる金属元素が銅の場合に用いることができる。第２電極に銀が用いられる場合には、カルコゲナイド化合物には、Ａｇ2Ｓ、ＡｇＧｅＳの硫黄含有カルコゲナイド化合物、Ａｇ2Ｓｅ、ＡｇＧｅＳｅのセレン含有カルコゲナイド化合物、Ａｇ2Ｔｅ、ＡｇＧｅＴｅのテルル含有カルコゲナイド化合物を用いることができる。
【００４８】
抵抗変化層膜１７１の膜厚は、漏洩電流が問題ない範囲で、薄い方が、書き換え（記録動作、消去動作）を速く、容易に行うことができるので好ましい。本実施例では１５ｎｍを用いた。下地が平坦なので、抵抗変化層膜１７１の成膜は比較的容易である。抵抗変化層膜１７１の成膜には、ＣＶＤ法、ＡＬＤ法、スパッタ法などを用いることができる。
【００４９】
抵抗変化層膜１７１には、成膜時、または成膜直後に、金属元素（本実施例の場合は銅）が導入されるように形成しても良い。この方法では、抵抗変化層膜１７１中の金属元素の濃度を高めることができ、導電性ブリッジ（導電性架橋）の形成が容易となるという効果がある。
【００５０】
図８に示すように、第２電極膜１８１を形成する。第２電極膜１８１は、電気化学反応（酸化還元反応）により、電極を構成している金属元素の金属イオンを、第１イオン伝導体である抵抗変化層膜１７１へ供給する層として機能する。第２電極膜１８１の材料には、原子半径の小さい、イオン伝導のモビリティが大きい、陽イオンを供給できる金属元素を含む材料を用いることができる。本実施例では、第２電極膜１８１の材料には銅を用いた。第２電極膜１８１は、スパッタ法により５０ｎｍ、形成した。金属元素は、銅に限定されず、銀、亜鉛などを用いることもできる。これら金属元素の中でも、銅は半導体プロセスで一般に用いられている材料であり、生産ラインに導入が容易な点で、より好ましい。第２電極膜１８１の材料には、銅、銀、を含むカルコゲナイド化合物であって、電子伝導性の高い（電子抵抗が小さい）材料を用いることもできる。
【００５１】
第２電極膜１８１の上に第２電極マスク膜１８２を形成する。第２電極マスク膜１８２の材料には、シリコン酸化膜を用いる。この第２電極マスク膜１８２は、第２電極膜１８１をエッチングするためのハードマスクとして用いる。
【００５２】
図９Ａ及びＢに示すように、第２電極のパターンを有するレジストマスク（図示していない）を形成する。レジストマスクをマスクに用いて、第２電極マスク膜１８２をプラズマエッチングして、第２電極マスク１９３を形成する。この後、レジストマスクを除去する。
【００５３】
第２電極マスク１９３をマスクとして塩素ガスを用いて、第２電極膜１８１をプラズマエッチングして、第２電極１９２をパターニング形成する。尚、レジストの耐熱性など問題なければ、第２電極マスク膜１８２を形成しないで、レジストマスクを用いて第２電極膜１８１をプラズマエッチングしても良い。引き続き、抵抗変化層膜１７１をエッチングして、抵抗変化層１９１を形成し、素子層間膜１２１上面を露出させる。
【００５４】
図９Ｂは、第２電極１９２パターニング後の構造を上面から見た平面図であり、素子孔１３３の輪郭を重ねて表示している。第２電極１９２は、素子孔１３３を覆うように形成される。
【００５５】
図１０Ａ及びＢに示すように、第２電極マスク１９３及び素子層間膜１２１を覆うように、第２電極層間膜２０１を形成する。フォトリソグラフィー技術により、第２電極層間膜２０１、第２電極マスク膜１９３を貫通して第２電極１９２の一部を露出させるコンタクトホールを形成する。コンタクトホール内に導電材料を埋め込むことにより、第２電極１９２と接続するビット線コンタクトプラグ２０２を形成する。第２電極層間膜２０１上に、ビット線コンタクトプラグ２０２と接続するビット線２０３を形成する。
【００５６】
図１０Ｂは、ビット線２０３のパターニング後の構造を、上面から見た平面図である。ビット線２０３は、ゲート電極１７が延在する方向に対して垂直方向に延在するように形成され、複数のイオン伝導体メモリ素子の第２電極１９２を接続するように形成される。
【００５７】
図１１Ａ及びＢに示すように、ビット線２０３及び第２電極層間膜２０１を覆うように、ビット線層間膜２１１を形成する。ビット線と接続する周辺コンタクトプラグ（図示していない）を形成する。周辺コンタクトプラグと接続する上部配線２１２を形成する。この後、必要に応じて層間膜、スルーホール、配線、パッシベーション膜を形成することで、本実施例の半導体装置が完成する。
【００５８】
図１１Ｂは、本実施例における、イオン伝導体メモリ素子のメモリセルアレイの概念図である。ワード線ＷＬｉ（ｉ＝１〜４）、ビット線ＢＬｊ（ｊ＝１〜２）、ソース線ＳＬｊ（ｊ＝１〜２）が配置される。本実施例では、隣接し合うＢＬｊとＢＬｊ’を共有する構成をとっている。ワード線ＷＬｉとビット線ＢＬｊの交点には選択トランジスタＴｒｉｊ、メモリ素子Ｍｉｊが配置される。図１１Ｂでは、４本のワード線ＷＬ１、ＷＬ２、ＷＬ３、ＷＬ４、４本のビット線ＢＬ１、ＢＬ２、２本のソース線ＳＬ１、ＳＬ２、と８つの選択トランジスタが表されており、８つのイオン伝導メモリ素子が配置される領域を示している。ＷＬｉとＢＬｊを活性化することによりメモリセルＭｉｊが選択される。ここで、ワード線ＷＬｉｊは、ゲート電極１７で構成される。
【００５９】
図１２Ａ〜Ｃは、本実施例のイオン伝導体メモリ素子の書き換えを説明する図であり、抵抗変化層１９１付近を拡大して示している。第１電極の電圧をＶＢ、第２電極の電圧をＶＵと表す。図１２中、−は電子、＋はＣｕ2+イオン、灰色の●印は析出された銅を表す。図１２Ａは初期状態を示しており、データは、高抵抗状態（”０”データ）にある。
【００６０】
以下、図１２Ａ及びＢを参照して、イオン伝導体メモリ素子を、低抵抗状態にスイッチングさせる記録動作について述べる。第１電極１６１に、第２電極１９２よりも低い電圧を印加すると、第２電極１９２の界面部分の銅が酸化されて銅イオン（Ｃｕ2+）となり、抵抗変化層１９１内に溶解し始める。抵抗変化層１９１を介して対向し合う第１電極の上端１６１ａと第２電極１９２の間には、他の領域に比べてより大きな電界が加わるため、この領域に、銅イオンは引き寄せられるように移動する。
【００６１】
第１電極の上端１６１ａの表面に到達した銅イオンは、電子を受け取って還元され、銅となって析出する。以下では、この銅の析出物を、「析出物２２１」と呼ぶ。（図１２Ａ）。
【００６２】
第２電極１９２から抵抗変化層１９１内に銅イオンが供給されていくと、銅イオンは第１電極の上端１６１ａ上に析出されて行き、やがて、析出物２２１は第２電極１９２表面まで達して、架橋し、導電性ブリッジ（導電性架橋）２２２を形成する（図１２Ｂ）。導電性ブリッジ２２２は、金属元素の銅から構成されており、幅が極めて小さい銅配線として機能する。第１、第２電極の間の抵抗は低い状態となり、この状態を低抵抗状態（”１”データ）と呼ぶ。これにより記録動作が行われる。
【００６３】
形成される導電性ブリッジ２２２の幅は、第１電極の上端１６１ａの幅ｄ程度以下に形成される。本実施例ではｄ＝８ｎｍを用いている。第１電極１６１の幅ｄは、ｎｍオーダーで形成できるので、形成される導電性ブリッジ２２２の最大幅も、凡そｄ以下に規定することができる。このように、導電性ブリッジ２２２の最大幅を規定することができ、大きな幅を持つ導電性ブリッジ２２２が形成されることを防止することができる。また、その最大幅は、第１電極膜１４１の形成膜厚で制御でき、薄い方は３ｎｍ程度から、ｎｍオーダーで制御できる。
【００６４】
本実施例では、析出電極として働く第１電極１６１が抵抗変化層に接する部分の面積が小さいので、銅の析出が集中的に起き、導電性ブリッジ２２２が形成されるまでに必要な銅イオンの総量は少なくて済むことから、第２電極１９２表面の酸化量は少なくて済み、結果として、記録動作を短時間で行うことができるという効果も有する。
【００６５】
次に、図１２Ｃを参照して、イオン伝導体メモリ素子の消去動作方法について述べる。低抵抗状態から、記録動作時とは逆の極性、つまり、第１電極１６１に、第２電極１９２よりも高い電圧を印加する。第１電極１６１上端近くの方から、導電性ブリッジ２２２を構成する銅が酸化されて、抵抗変化層１９１に銅イオンとなって溶解し始める。抵抗変化層１９１に溶解した銅イオンは、第２電極１９２の表面で電子をもらって析出して回収される。溶解が進行すると、導電性ブリッジ２２２が切断されて、高い抵抗の状態となる。この状態を高抵抗状態（”０”データ）と呼び、これにより消去動作が行われる（図１２Ｃ）。尚、第１電極１６１を抵抗変化層１９１中へ溶解しにくい材料で形成することにより、第１電極１６１内から抵抗変化層１９１への金属イオンが供給されて導電性ブリッジが形成されることを抑制する。
【００６６】
導電性ブリッジ２２２は、幅ｄ以内に規定されて形成されるため、幅方向の長さｄの導電性ブリッジの溶解が進むことにより、導電性ブリッジ２２２は切断される。そのため、消去時間を所定の時間以内で規定することができる。従来のように、太い導電性ブリッジを溶解するため消去時間が長くなることは抑制される。
【００６７】
以上、本実施例の半導体装置は、導電性ブリッジが、第１、第２電極間の電圧の極性に基づいて、電気的接続状態と電気的絶縁状態が可逆的に変化することによりスイッチングを行うことができる。この結果、本実施例のイオン伝導体メモリは、環状の第１電極と、平面状の第２電極と、第１電極と第２電極に挟まれた抵抗変化層からなる構造となる。抵抗変化層と第１電極は、環状に線接触する構造を有するため、導電性ブリッジが形成される場所を小さい環幅（環の外径と内径の間の幅）内に限定することができる。
【００６８】
この結果、形成される導電性ブリッジの大きさの最大値を、環幅程度以下に規定することができ、導電性ブリッジの消去動作時の消去時間のばらつきの最大値を抑えることが可能となる。よって、メモリ素子の書き換え時間の短縮が可能となる。
【００６９】
第１電極の成膜の膜厚を制御して形成できるため、第１電極の環幅をｎｍスケールで制御することができる。その結果、導電性ブリッジの大きさの最大幅をｎｍスケールで制御して形成することが可能となる。環幅を小さく形成して、導電性ブリッジの大きさの最大幅を小さくすることにより、消去時間の最大値を小さくすることができ、書き換え時間を高速化できる。
【００７０】
また、環幅は、第１電極の膜厚はウエハ面内で±１０％以内に制御可能であり、環幅のばらつきを小さく制御して形成することができる。この結果、消去時間のウエハ面内でのばらつきが抑制されるという効果も有する。更に、第１電極の形成された欠陥などを核にして、突発的に太い導電性ブリッジ２２２が形成されることも防止でき、歩留まりの向上にも効果がある。
【００７１】
第１電極の幅ｄは、３ｎｍ〜１５ｎｍなどとすることができる。ｄが厚いと、導電性ブリッジが太く形成されて消去動作の時間が長くなる、ｄが薄いと、導電性ブリッジの抵抗が高くなり低抵抗状態と高抵抗状態の抵抗差が小さくなる。第１電極の寄生抵抗が高くなることによる書き換え動作、読み出し動作に与える影響等を考慮して、ｄの大きさは決められる。
【００７２】
本実施例では、複数のセルにおける、それぞれの消去時間を規定の時間以内に抑えることができるので、複数のセルに対して、同時に、消去動作を行っても、その規定の時間内に消去動作を行うことが可能となる。図１１おいて、消去動作を、ＷＬｉを活性化させ、ｊ＝１〜ｎのｎ本のビット線ＢＬｊ（１〜ｎ）を活性化させて行うことにより、ＷＬｉ上のセルに対して同時に消去動作を行うことができる。複数のセルに対して同時に消去動作することができ、書き換えを高速化することが可能となる。
【００７３】
読み出しは、上記消去動作時の電圧、記録動作時の電圧に比べて小さい電圧を印加し、電流を検出して読み出しを行う。電圧は、導電性ブリッジに影響を与えないよう、十分に小さい電圧で行う。
【００７４】
イオン伝導体メモリは、低抵抗状態と高抵抗状態は、金属配線が短絡しているか、断線しているかの違いを反映するので、大きな抵抗差、例えば１桁以上の差、を確保することができる。抵抗差は、ＭＲＡＭ（磁気抵抗メモリ、Ｍａｇｎｅｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）などに比べても非常に大きな差を確保でき、大きな読み出しマージンを確保することができる。
【００７５】
第２電極の電圧を掃引した場合の電圧電流特性を図１３に示す。図１３の横軸は、第１電極に対する第２電極の電圧、縦軸は第１電極から第２電極に流れる電流を示している。横軸の近くを緩い傾斜で上昇して行く直線が、高抵抗状態（”０”データ）に対応する。右上にやや傾きがきつい直線の電流電圧特性に沿って電流は上昇して行く直線が低抵抗状態（”１”データ）に対応する。高抵抗状態と低抵抗状態は、１桁以上の抵抗差が確保できる。この抵抗差を、電流検出センスアンプなどを用いてデータの判定を行う。
【００７６】
（第２実施例）
第２実施例は、第１実施例とは、第１電極、埋め込み層の形成方法が異なるイオン伝導体メモリ素子の製造方法に関するものである。図１４〜１６は、第２実施例を説明するための図であり、図１ＢのＡ−Ａ’線に沿って切った断面に相当する断面を表す図である。以下の説明では、第1実施例と同じ工程は記載を省略するか、又は簡潔に記載する。なお、第３〜５実施例でも同様に、第1実施例と同じ工程は説明を省略するか、又は簡潔に記載する。
【００７７】
第１電極膜を形成する第１実施例の図４の工程までは、第１実施例と同じ工程を行う。図４の工程の後、ＣＭＰ法を用いて、素子層間膜１２１上の第１電極膜１４１を除去すると共に、素子孔１３３内の内壁側面、内壁底面上に第１電極膜１４１を残して、凹形状を有する第１電極２４１を形成する（図１４）。
【００７８】
図１５に示すように、第１実施例の図５の工程と同様の方法で、埋め込み層膜２５１を形成する。
【００７９】
図１６に示すように、ＣＭＰ法を用いて、埋め込み層膜２５１を研磨除去し、第１電極２４１内に埋め込み層膜２５１を埋め込んで埋め込み層２６１を形成する。この際、第１電極の上端２４１ａが露出する。尚、ＣＭＰ法の代わりにエッチバック法を用いて形成することもできる。この後は、第１実施例の図７の工程以降と同じ工程を行う。
【００８０】
第１実施例の第１電極を形成する図６の工程では、ＣＭＰ法の研磨プロセスにおいて、埋め込み層膜１５１を研磨した後、第１電極膜１４１を研磨除去する。この工程では、埋め込み層膜１５１の研磨速度が遅い条件を用いると、埋め込み層膜１５１が基板垂直方向に突出し、その周りの第１電極膜１４１の削り残りが生じると言う問題があった。このため、埋め込み層膜１５１の研磨除去速度と、第１電極膜１４１の研磨除去速度が凡そ同じ速度になるような条件を用いて研磨を行う必要があった。
【００８１】
これに対して、本実施例の方法では、第１電極膜と、埋め込み層膜２５１を別々に研磨除去するため、このような研磨条件の制約が加わることなく研磨除去を行うことができる。この結果、第１電極膜の残りの問題が発生することを防ぐことができる。
【００８２】
（第３実施例）
第３実施例は、第１実施例とは、抵抗変化層１９１の構造が異なるイオン伝導体メモリ素子の製造方法に関するものである。図１７〜１８は、第３実施例を説明するための図であり、図１ＢのＡ−Ａ’線に沿って切った断面に相当する断面を表す図である。
【００８３】
第１実施例の、第２電極マスク膜１８２を形成する図８の工程までは、第１実施例と同じ工程を行う。第１実施例の図９の工程と同様に、第２電極のパターンを有するレジストマスク（図示していない）を形成する。このレジストマスクを用いて第２電極マスク膜１８２をエッチングして、第２電極マスク１９３を形成する。レジストマスクを除去した後、第２電極マスク１９３をマスクに用いて、第２電極膜１８１をエッチングして第２電極１９２を形成すると共に、抵抗変化層膜１７１を露出させる（図１７）。
【００８４】
図１８に示すように、第３実施例では、抵抗変化層膜１７１はパターニングしないで残した状態で、第１実施例の図１０の工程の第２電極層間膜形成２０１を行う。この後は、第１実施例と同様の工程を行う。
【００８５】
第３実施例では、抵抗変化層膜１７１のパターニング用のエッチングを省略することができ、エッチング工程を簡略化することができる。本実施例では、抵抗変化層１７１をパターニングしないため、隣接セル間で抵抗変化層が繋がった構造を有する。このため、注目セルの書き換えを行う際に、第１イオン伝導体を介して隣接セルの第１電極１６１との間に電圧が加わり、隣接セルに導電性ブリッジ（導電性架橋）が形成される、隣接セルの導電性ブリッジが溶解する、などの影響を与える問題が発生する懸念がある。このような隣接セル間でのイオン伝導体の抵抗が十分に大きく、干渉が発生しないような場合に、本実施例は適用可能である。
【００８６】
（第４実施例）
上記の第１〜第３実施例では、電気化学反応（酸化還元反応）により電極を構成している金属元素の金属イオンを、第１イオン伝導体である抵抗変化層膜へ供給する材料により、第２電極を形成した。また、第１電極を、電気化学反応により溶解し難い材料で形成した。これに対して、第４実施例では、電気化学反応（酸化還元反応）により電極を構成している金属元素の金属イオンを、第１イオン伝導体である抵抗変化層膜へ供給する材料により第１電極を形成し、電気化学反応により溶解し難い材料により第２電極を形成する点が、第１〜第３実施例とは異なる。
【００８７】
図１９〜２１は、第４実施例を説明するための図であり、図１ＢのＡ−Ａ’線に沿って切った断面に相当する断面を表す図である。
【００８８】
第１実施例の図３の工程までは、第１実施例と同様の工程を行う。第１レジストマスクを除去した後、素子孔１３３内壁の底面、側面から、素子層間膜１２１上を覆う第１電極膜２９１を形成する。第１電極膜２９１は、電気化学反応（酸化還元反応）により、電極を構成している金属元素の金属イオンを、第１イオン伝導体である抵抗変化層膜１７１へ供給する材料を用いることができ、銅膜を用いる。第１電極膜２９１の成膜には、カバレッジに優れるＣＶＤ法を用いた。膜厚は８ｎｍで形成した（図１９）。
【００８９】
第１電極膜２９１の材料には、埋め込み層膜に比べて電子抵抗が低い材料を用いることができる。銅以外には、銀、亜鉛などの金属元素を用いることができる。これら材料の中で、銅は生産ラインに導入し易い点で、より好ましい。
【００９０】
図２０に示すように、第１実施例の図５の工程と同様に、埋め込み層膜１５１を形成する。埋め込み層膜１５１に対して、ＣＭＰ法を用いて研磨除去して、第１電極膜２９１を露出させる。引き続き、第１電極膜２９１と埋め込み層膜１５１に対して、ＣＭＰ法を用いて研磨除去して、素子層間膜１２１の上面を露出させる。これにより、素子孔１３３内壁の底面から側面にかけて形成された第１電極３０１、第１電極３０１の内壁内に埋め込まれて形成された埋め込み層３０２を形成する。第１電極の上端３０１ａ、埋め込み層３０２上面、を素子層間膜１２１上面と面一になるように形成する。
【００９１】
図２１に示すように、第１実施例の図７の工程と同様に抵抗変化層膜３１１を形成する。抵抗変化層膜３１１の上に第２電極膜３１２を形成する。第２電極膜３１２の材料には、電気化学反応により溶解し難い材料を用いる。本実施例では、第２電極膜３１２を窒化チタン膜により形成し、スパッタ法で膜厚は５０ｎｍの第２電極膜３１２の成膜を成膜した。第２電極膜３１２の材料はこれに限定されず、チタン膜、タンタル膜、タングステン膜、モリブデン膜、窒化チタン膜、窒化タングステン膜、窒化タンタル膜、窒化タングステン膜、白金膜、金属シリサイド膜、ドープトシリコン膜、または、これらの膜から選ばれた複数の膜からなる積層膜などを用いることができる。
【００９２】
図２２に示すように、第２電極のパターンを有するレジストマスク（図示していない）を形成する。このレジストマスクをマスクに用いて、第２電極膜３１２、抵抗変化層膜３１１を、順次、プラズマエッチングして、第２電極３２２、抵抗変化層３２１を形成する。レジストマスクを除去した後、第１実施例の図１０の工程以降と同様に、第２電極層間膜３２３、ビット線コンタクトプラグ３２４、ビット線３２５を形成する。この後は、第１実施例の図１１の工程以降と同様の工程を行う。
【００９３】
第４実施例では、書き換えの記録動作、消去動作時の、第１、２電極に加える電圧印加の極性を、第１〜３実施例とは逆にして行う。第１〜３実施例では、第２電極に銅を用いており、プラズマエッチングによりパターニングして第２電極を形成しなければならず、加工がやや難しいため、ハードマスク等を用いる必要があった。これに対して、本実施例では、銅を第１電極に用いており、ＣＭＰ法で形成することができ、プラズマエッチングによる加工を用いないで形成することができるという利点を有する。
【００９４】
（第５実施例）
第５実施例は、イオン伝導を担う金属イオンを、埋め込み層から供給するイオン伝導体メモリ素子の製造方法に関するものである。第１電極、第２電極は、電気化学反応により溶解し難い材料を用いる。
【００９５】
図２３〜２５は、第５実施例を説明するための図であり、図１ＢのＡ−Ａ’線に沿って切った断面に相当する断面を表す図である。
【００９６】
図２３に示すように、第１実施例の図４の工程の、第１電極膜３３１を形成するまでは、第１実施例と同様の工程を行う。第１電極膜３３１には、電気化学反応により溶解し難い材料を用いる。本実施例では、窒化チタン膜を用いた。第１電極膜３３１の材料はこれに限定されず、チタン膜、タンタル膜、タングステン膜、モリブデン膜、窒化チタン膜、窒化タングステン膜、窒化タンタル膜、窒化タングステン膜、白金膜、金属シリサイド膜、ドープトシリコン膜、または、これらの膜から選ばれた複数の膜からなる積層膜などを用いることができる。第１電極膜３３１の膜厚は、８ｎｍで形成した。
【００９７】
埋め込み層膜３３２を、素子孔１３３を埋め込むように形成する。埋め込み層膜３３２の材料には、金属イオンに対してイオン伝導性を有する材料を用い、その第２イオン伝導体中にイオン伝導を担う金属元素を含んで形成する。金属イオンには、モビリティが大きい陽イオンが用いることができ、本実施例では、銅イオンを用いる。金属イオンには、銀、亜鉛のイオンを用いることもできる。埋め込み層膜３３２は、第１電極膜３３１に比べて電子抵抗が大きい材料を用いる。
【００９８】
本実施例では、埋め込み層膜３３２にはＣｕ2Ｓを用いた。埋め込み層膜３３２は、スパッタ法により成膜した。埋め込み層膜３３２の材料は、これに限定されず、上記金属元素らが含有された、タンタル酸化膜、ジルコニウム酸化膜、ニオブ酸化膜、ハフニウム酸化膜、チタン酸化膜の遷移金属酸化膜、アルミニウム酸化膜、タングステン酸化膜の金属酸化膜、シリコン酸化膜、硫黄含有カルコゲナイド化合物、セレン含有カルコゲナイド化合物、テルル含有カルコゲナイド化合物、またこれらの物質から選ばれた複数の膜の積層膜を用いることができる。上記カルコゲナイド化合物は、金属元素が銅の場合、Ｃｕ2Ｓ、ＣｕＧｅＳの硫黄含有カルコゲナイド化合物、Ｃｕ2Ｓｅ、ＣｕＧｅＳｅのセレン含有カルコゲナイド化合物、Ｃｕ2Ｔｅ，ＣｕＧｅＴｅのテルル含有カルコゲナイド化合物、用いることができる。金属元素に銀を用いる場合には、カルコゲナイド化合物には、Ａｇ2Ｓ、ＡｇＧｅＳの硫黄含有カルコゲナイド化合物、Ａｇ2Ｓｅ、ＡｇＧｅＳｅのセレン含有カルコゲナイド化合物、Ａｇ2Ｔｅ、ＡｇＧｅＴｅのテルル含有カルコゲナイド化合物を用いることができる。
【００９９】
図２４に示すように、埋め込み層膜３３２、第１電極膜３３１に対して、ＣＭＰ法を用いて研磨除去して、素子層間膜１２１表面を露出させる。また、これと共に、素子孔１３３内壁の底面、側面を覆うように第１電極３４１、素子孔１３３内の第１電極３４１内に埋め込み層３４２を形成する。
【０１００】
図２５に示すように、第１実施例の図７の工程と同様に、抵抗変化層膜を形成する。抵抗変化層膜の材料としてカルコゲナイド化合物を用いる場合、埋め込み層３４２に含まれる金属元素が銅の場合、Ｃｕ2Ｓ、ＣｕＧｅＳの硫黄含有カルコゲナイド化合物、Ｃｕ2Ｓｅ、ＣｕＧｅＳｅのセレン含有カルコゲナイド化合物、金属元素に銀を用いる場合には、Ａｇ2Ｓ、ＡｇＧｅＳの硫黄含有カルコゲナイド化合物、Ａｇ2Ｓｅ、ＡｇＧｅＳｅのセレン含有カルコゲナイド化合物、Ａｇ2Ｔｅ、ＡｇＧｅＴｅのテルル含有カルコゲナイド化合物を用いることができる。
【０１０１】
抵抗変化層膜の上に、第２電極膜を形成する。第２電極膜の材料には、第１イオン伝導体膜からなる抵抗変化層膜に、電気化学反応により溶解し難い材料を用いる。本実施例では、第２電極膜の材料として窒化チタン膜を用いた。第２電極膜の材料はこれに限定されず、チタン膜、タンタル膜、タングステン膜、モリブデン膜、窒化チタン膜、窒化タングステン膜、窒化タンタル膜、窒化タングステン膜、白金膜、金属シリサイド膜、ドープトシリコン膜、または、これらの膜から選ばれた複数の膜からなる積層膜などを用いることができる。成膜は、スパッタ法で、５０ｎｍ形成した。
【０１０２】
第１実施例の図９の工程と同様に、第２電極のパターンを有するレジストマスク（図示していない）を形成し、これをマスクに用いて第２電極膜、抵抗変化層膜をエッチングして、第２電極３５２、抵抗変化層３５１を形成する。この後は、第１実施例の図１０の工程以降と同じ工程を行う。
【０１０３】
図２６Ａ〜Ｃは、本実施例のイオン伝導体メモリ素子の書き換えを説明するための図である。図２６中、抵抗変化層３５１付近を拡大して示してある。第１電極、第２電極に加える電圧は、第１実施例とは逆の極性、第４実施例と同じ極性で行う。図２６中、第１電極３４１の下には、素子コンタクトプラグ３６１、第２電極３５２の上にはビット線コンタクトプラグ（図示していない）が接続されている。図２６中、−は電子、＋はＣｕ2+イオン、灰色●は析出された銅を表す。初期状態では、抵抗変化層３５１は、高抵抗状態（”０”データ）である（図２６Ａ）。
【０１０４】
第２電極３５２に、第１電極３４１よりも低い電圧を印加する。第１電極３４１近傍の埋め込み層３４２中の銅は電子を第１電極３４１に渡して酸化され、銅イオン（Ｃｕ2+）となる。銅イオンは、第２電極３５２に引き寄せられて移動する。第１電極の上端３４１ａと第２電極３５２で挟まれた領域は、強い電界が加わるため、銅イオンが集中的に引き寄せられる。
【０１０５】
第２電極３５２の表面で銅イオンは、電極から電子を受け取って銅に還元され、第２電極３５２表面に金属として析出し始める。析出は、電界が強く加わる第１電極の上端３４１ａと第２電極３５２で挟まれた領域で優先的に進む。銅の析出が進行し、第２電極３５２から第１電極の上端３４１ａに繋がる導電性ブリッジ（導電性架橋）３６３が形成され、低抵抗状態（”１”データ）となり、記録動作が行われる（図２６Ｂ）。
【０１０６】
導電性ブリッジ３６３は、第１電極の上端３４１ａと第２電極３５２の間に選択的に形成されるので、導電性ブリッジ３６３の幅は、第１電極３４１の幅内で形成される。第１実施例と同様に、第１電極３４１の幅は、成膜時の第１電極膜の成膜の膜厚で制御することができ、導電性ブリッジ３６３の最大幅を制御することが可能となる。
【０１０７】
この状態から、第１、２電極間の電圧の極性を逆に、第２電極３５２を第１電極３４１よりも高い電圧を印加する。第２電極３４１近傍の導電性ブリッジ３６３を構成する銅が酸化されて、抵抗変化層３５１に銅イオンとなって溶解し始める。第１電極３４１及び第２電極３５２は、抵抗変化層３５１への溶解し難い材料で構成されており、第１電極３４１及び第２電極３５２から抵抗変化層３５１内への、銅、あるいはその他の金属の供給は起きない。抵抗変化層３５１に溶解した銅イオンは、埋め込み層３４２内へと拡散し、埋め込み層３４２内、第１電極３４１で還元されて金属となる。導電性ブリッジの酸化が進むと、やがて導電性ブリッジは切断されて、高抵抗状態（”０”データ）となり、消去動作が行われる（図２６Ｃ）。
【０１０８】
本実施例では、第１〜４実施例と同様に、導電性ブリッジは、上端が環状を有する第１電極上端と第２電極の間に形成することができ、導電性ブリッジの最大幅を、第１電極の環部の幅内に規定できることができる。さらに、第１〜４実施例では、イオン伝導を担う金属元素の供給を、第１電極、又は、第２電極から、金属を溶解させて行っていたが、本実施例では、第１電極、第２電極を、抵抗変化層への金属の溶解がない材料で形成し、埋め込み層からイオン伝導を担う金属イオンを供給する構造を有する。埋め込み層に金属を蓄積する構造を有するため、高濃度の金属イオンを蓄積することが可能であり、書き換えの高速化に効果がある。また、第１、２電極から金属の供給を行わないようにするため、書き換えによる電極が変形するなどの問題もなく、信頼性を向上できるという効果も有する。
【０１０９】
（第１〜５実施例の変形例）
上記第１〜５実施例では、第１電極が、円筒状の素子孔の内壁側面及び底面上に設けた、環状の形状を有する場合を示した。この場合、第1電極の、抵抗変化層と接する上端は、円周部分となる。しかし、本発明において、第1電極の形状は環状に限定されず、四角柱状や不定形の筒状の素子孔の内壁側面及び底面上に設けた、形状を有しても良い。このような場合であっても、環状の第1電極と同様、第1電極の上端の幅は３ｎｍ程度以上の所定の幅で制御して形成することができ、面内で±１０％程度以内で、ｎｍオーダーで管理して形成することが可能である。
【０１１０】
（付記）以上の説明から、本発明は、下記の特徴も有する。
【０１１１】
１．第１絶縁膜の表面からその厚み方向に向かって孔部を形成する工程と、
前記孔部内壁の側面及び底面を覆うと共に凹部を有するように、前記孔部内に第１電極を形成する工程と、
前記第１電極の凹部内に、前記第１電極よりも大きい電子抵抗を有する埋め込み層を形成する工程と、
前記第１電極の上端及び前記埋め込み層の上に、第1イオン伝導体を含む抵抗変化層を形成する工程と、
前記抵抗変化層上に、前記第１電極の上端及び前記埋め込み層と共に前記抵抗変化層を挟むように、第２電極を形成する工程と、
を備えることを特徴とする半導体装置の製造方法。
【０１１２】
２．上記１に記載の半導体装置の製造方法において、
前記第１電極及び前記第２電極のうちいずれか一方は、電気化学反応により前記第1イオン伝導体中に溶解する金属元素を含むことを特徴とする半導体装置の製造方法。
【０１１３】
３．上記２に記載の半導体装置の製造方法において、
前記金属元素は、銅、銀、及び亜鉛からなる群より選ばれた少なくとも１つの元素であることを特徴とする半導体装置の製造方法。
【０１１４】
４．上記１〜３の何れか１つに記載の半導体装置の製造方法において、
前記第１電極及び前記第２電極のうちいずれか一方は、電気化学反応により前記第1イオン伝導体中に溶解する前記金属元素を含み、
他方は、チタン膜、タンタル膜、タングステン膜、モリブデン膜、窒化チタン膜、窒化タングステン膜、窒化タンタル膜、窒化タングステン膜、白金膜、金属シリサイド膜、及びドープトシリコン膜からなる群から選択された少なくとも一種の膜からなることを特徴とする半導体装置の製造方法。
【０１１５】
５．上記４に記載の半導体装置の製造方法において、
前記第1イオン伝導体は、タンタル酸化膜、ジルコニウム酸化膜、ニオブ酸化膜、ハフニウム酸化膜、チタン酸化膜、アルミニウム酸化膜、タングステン酸化膜、シリコン酸化膜、硫黄含有カルコゲナイド化合物、セレン含有カルコゲナイド化合物、及びテルル含有カルコゲナイド化合物からなる群から選択された少なくとも一種の物質からなることを特徴とする半導体装置の製造方法。
【０１１６】
６．上記１に記載の半導体装置の製造方法において、
前記埋め込み層は、第２イオン伝導体を含み、
前記第２イオン伝導体は、電気化学反応により前記第1イオン伝導体中に溶解する金属元素を含むことを特徴とする半導体装置の製造方法。
【０１１７】
７．上記６に記載の半導体装置の製造方法において、
前記金属元素は、銅、銀、及び亜鉛からなる群より選ばれた少なくとも１つの元素であることを特徴とする半導体装置の製造方法。
【０１１８】
８．上記６又は７に記載の半導体装置の製造方法において、
前記第１電極及び前記第２電極はそれぞれ独立して、チタン膜、タンタル膜、タングステン膜、モリブデン膜、窒化チタン膜、窒化タングステン膜、窒化タンタル膜、窒化タングステン膜、白金膜、金属シリサイド膜、及びドープトシリコン膜からなる群から選択された少なくとも一種の膜からなることを特徴とする半導体装置の製造方法。
【０１１９】
９．上記６〜８の何れか１つに記載の半導体装置の製造方法において、
前記第1イオン伝導体及び前記第２イオン伝導体はそれぞれ独立して、タンタル酸化膜、ジルコニウム酸化膜、ニオブ酸化膜、ハフニウム酸化膜、チタン酸化膜、アルミニウム酸化膜、タングステン酸化膜、シリコン酸化膜、硫黄含有カルコゲナイド化合物、セレン含有カルコゲナイド化合物、及びテルル含有カルコゲナイド化合物からなる群から選択された少なくとも一つの物質からなることを特徴とする半導体装置の製造方法。
【符号の説明】
【０１２０】
１１  半導体基板
１２  素子分離膜
１３  素子形成領域
１４  ゲート絶縁膜
１５  ゲート導電膜
１６  ゲート保護膜
１７  ゲート電極
１８  ソース／ドレイン領域
１９  サイドウォール
２０  ゲート層間膜
２１  セルコンタクトプラグ
２２  セルコンタクトプラグ層間膜
２３  ソース線コンタクトプラグ
２４  ソース線
２５  ソース線層間膜
２６  素子コンタクトプラグ
１２１  素子層間膜
１３１  第１レジストマスク
１３２  第１レジストマスク開口部
１３３  素子孔
１４１、２９１、３３１  第１電極膜
１５１、２５１、３３２  埋め込み層膜
１６１、２４１、３４１  第１電極
１６１ａ、２４１ａ、３０１ａ、３４１ａ  第１電極の上端
１６２、２６１、３０２、３４２  埋め込み層
１７１、３１１  抵抗変化層膜
１８１、３１２  第２電極膜
１８２  第２電極マスク膜
１９１、３２１、３５１  抵抗変化層
１９２、３２２、３５２  第２電極
１９３  第２電極マスク
２０１、３２３  第２電極層間膜
２０２、３２４  ビット線コンタクトプラグ
２０３、３２５  ビット線
２１１  ビット線層間膜
２１２  上部配線
２２１  析出物
２２２、３６３  導電性ブリッジ
ＢＬｊ  ビット線
Ｍｉｊ  メモリ素子
ＳＬｊ  ソース線
Ｔｒｉｊ  選択トランジスタ
ＶＢ  第１電極の電圧
ＶＵ  第２電極の電圧
ＷＬｉ  ワード線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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