(57)【要約】      （修正有）【課題】電源電圧ドロップを精度よく検出することが可能な半導体装置を提供する。【解決手段】半導体装置は電源電圧供給部１０４、１０５からの電源電圧で動作する動作部と、動作部の動作に伴う電源電圧の変動を検出し、その検出の結果を出力する検出部とを含む。このため、半導体装置の内部で、電源電圧ドロップを検出し、その検出結果を外部に通知することが可能になる。よって、観測ポイントとしてバイパスコンデンサ上のポイントを用いる必要がなくなり、電源電圧ドロップを精度よく検出することが可能となる。【選択図】図１
2012089607.tif 000002
【特許請求の範囲】
【請求項１】
電源電圧供給部から電源電圧が供給される半導体装置であって、
前記電源電圧で動作する動作部と、
前記動作部の動作に伴う前記電源電圧の変動を検出し、当該検出の結果を出力する検出部と、を含む半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記検出部は、前記動作部が動作しているときの前記電源電圧と、参照電圧と、を比較し、当該比較の結果を、前記電源電圧の変動の検出の結果として出力する、半導体装置。
【請求項３】
請求項２に記載の半導体装置において、
前記検出部は、ｍ（ｍは２以上の整数）個の比較部を含み、
前記比較部のそれぞれは、前記動作部が動作しているときの前記電源電圧と、前記参照電圧である比較対象電圧と、を比較し、
前記比較部のそれぞれで用いられる比較対象電圧は、互いに異なる電圧値を有するものであり、
前記検出部は、さらに、前記ｍ個の比較部の比較結果を、前記電源電圧の変動の検出の結果として出力する出力部を含む、半導体装置。
【請求項４】
請求項２または３に記載の半導体装置において、
前記電源電圧供給部と異なる他の電源電圧供給部から、前記半導体装置に、前記電源電圧と異なる他の電源電圧が供給され、
前記検出部は、前記他の電源電圧から前記参照電圧を生成する生成部をさらに含む、半導体装置。
【請求項５】
請求項１から４のいずれか１項に記載の半導体装置において、
前記半導体装置に含まれる各部がパッケージングされている、半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特には、外部の電源電圧供給部から供給された電源電圧で動作する半導体装置に関する。
【背景技術】
【０００２】
近年、半導体集積回路技術を用いた半導体デバイス（以下「LSI」と記す）は、高速化かつ低電力化の一途を辿っている。このため、消費電力を低減させるために、外部からの供給電源を複数用いるLSIが多数存在する。
【０００３】
外部からの供給電源を複数用いるLSIの１つとして、JEDEC（Joint Electron Device Engineering Council）で規格化されているLow Power DDR2（以下「LPDDR2」と記す）がある。
【０００４】
LPDDR2は、随時書込み読出しが可能な記憶素子であるDRAM（Dynamic Random Access Memory）技術を用いた低消費電力でかつ高速動作が可能なLSIメモリである。LPDDR2は、電池または小型バッテリーで動作させる製品（例えば、携帯電話機またはデジタルスチルカメラ）といった低消費電力が求められるモバイル用途向け高速動作可能なLSIである。
【０００５】
LPDDR2は、４種類の電源を要求している。具体的には、LPDDR2は、Core Power 1用のVDD1、Core Power 2用のVDD2、Input Buffer Power用のVDDCA、および、I/O Buffer Power用のVDDQを要求している。このうち、VDD1の標準電圧は1.8Vとなっており、VDD2、VDDCAおよびVDDQの標準電圧は、1.2Vとなっている。VDD2とVDDCAとVDDQとをまとめてVDD2とすると、LPDDR2が要求する電源は、VDD1＝1.8V系およびVDD2＝1.2V系となる。
【０００６】
また、LPDDR2では、VDD1を用いて消費される電流が、VDD2を用いて消費される電流に比べて極力小さくなるように、LSI（LPDDR2）を設計することが推奨されている。このため、LPDDR2では、動作時において、VDD1を電源とする消費電流は、VDD2を電源とする消費電流に比べ極端に少なくなる。
【０００７】
そのため、VDD1を供給する電源IC等の供給電源用LSIに対する負荷は軽く、VDD1の電圧ドロップ量も殆ど観測されない。
【０００８】
しかし、同じ消費電流でも消費電力的に少なくなる方、すなわち、VDD2では、消費電流がVDD1に比べて大きくなる。
【０００９】
そのため、VDD2を供給する電源IC等の供給電源用LSIに対する負荷が重くなり、VDD2の電圧ドロップ量も大きくなる傾向がある。また、元々VDD2の電圧値はVDD1の電圧値よりも低いため、VDD2は、電圧ドロップに対して敏感になり、VDD2での供給電圧不足による動作不具合を引き起こす可能性が高い。
【００１０】
LPDDR2を制御するシステム側は、電圧ドロップ量を見込んで、VDD1およびVDD2がスペック範囲内となるように、電源ICの電圧設定値を設定する。なお、通常のLSIでは、電源電圧値の下限側だけでなく、電源電圧値の上限側にもスペックが存在するため、いたずらに設定電圧を上げることはできない。
【００１１】
このため、電源ICの電圧設定値に電源電圧マージンを適切に設定するためには、実際の電圧ドロップ量を検出し、その実際の電圧ドロップ量に応じて電源ICの電圧設定値を適切に設定することが必要となる。
【００１２】
ここで、LSIを用いたシステムにおいて、LSIの電源電圧の電圧ドロップ量を検出する手法を説明する。
【００１３】
LSIの電源電圧の観測ポイントとしては、LSIの電源端子またはLSI上に設けられた電源パッドが望ましい。例えば、BGA（Ball Grid Array）型のLSIでは、電源端子であるパッケージのボール部分、または、LSI上に設けられた電源パッドが、LSIの電源電圧の観測ポイントとして望ましい。
【００１４】
しかしながら、通常、LSIは、モールド樹脂でパッケージングされているうえに、プリント基板等の実装基板に実装された状態で使用されるか、近年に実用化されたPoP（Package on Package）技術で搭載されている。このため、LSI上の電源パッドはもとより、パッケージの電源端子（例えば、ボール端子）ですら、電源端子の位置によっては、電源電圧を観測することは不可能な場合がある。
【００１５】
したがって、従来、LSIの電源電圧の観測ポイントとして、ノイズ吸収用のバイパスコンデンサ上のポイントが用いられていた。
【００１６】
また、特許文献１には、LSIの実際の電源電圧を観測せずに、VDD電源網の等価回路モデルを作成し、その等価回路モデルを使ってIRドロップ値を算出し、その算出結果に応じて電源配線の最適化を図る、半導体集積回路装置の設計方法が記載されている。
【先行技術文献】
【特許文献】
【００１７】
【特許文献１】特開２００４−１７８５０１号公報
【発明の概要】
【発明が解決しようとする課題】
【００１８】
しかしながら、上述した従来の電源電圧の観測手法では、精度良く電圧ドロップ量を観測できないという問題があることを本願発明者らは明らかにした。
【００１９】
すなわち、特許文献１に記載の技術では、LSIの実際の電源電圧を観測せずに、VDD電源網の等価回路モデルを使ってIRドロップ値を算出するため、実際のLSIとモデルとの間に差異があると、IRドロップ値の算出値は、実際の電圧ドロップ量と異なってしまう。
【００２０】
また、LSIの電源電圧の観測ポイントとして、ノイズ吸収用のバイパスコンデンサ上のポイントが用いられる場合、電圧ドロップ等のノイズは、バイパスコンデンサによって吸収されるため、電圧ドロップ量の測定精度は悪くなってしまう。
【００２１】
図１０は、LSIの電源電圧の観測ポイントとして、ノイズ吸収用のバイパスコンデンサ上のポイントが用いられたシステム１００を示した図である。
【００２２】
図１０において、システム１００では、PoPパッケージが用いられている。システム１００は、LPDDR2１０１と、LPDDR2コントローラ１０２と、システムのプリント基板１０３と、電源IC１０４および１０５と、バイパスコンデンサ１０６および１０７と、を含む。
【００２３】
以下、LPDDR2を「LSI」と記し、LPDDR2コントローラを「コントローラ」と記し、システムのプリント基板を「プリント基板」と記す。
【００２４】
図１０では、LSI（LPDDR2）１０１およびコントローラ１０２は、BGA型のLSIである。LSI１０１は、コントローラ１０２の上に配置されている。コントローラ１０２は、LSI１０１の動作制御を行うデバイスである。コントローラ１０２は、プリント基板１０３上に配置されている。
【００２５】
電源IC１０４は、プリント基板１０３上に配置されている。電源IC１０４は、プリント基板１０３に設けられたVDD1側の電源ライン１０３ａとコントローラ１０２とを介して、LSI１０１のVDD1端子１０１ａに、電源電圧VDD1を供給する。
【００２６】
電源IC１０５は、プリント基板１０３上に配置されている。電源IC１０５は、プリント基板１０３に設けられたVDD2側の電源ライン１０３ｂとコントローラ１０２とを介して、LSI１０１のVDD2端子１０１ｂに、電源電圧VDD2を供給する。
【００２７】
LSI１０１では、電源電圧VDD1を用いた消費電力は少なく、電源電圧VDD1の変動は小さいが、電源電圧VDD2を用いた消費電力は大きく、その影響で、電源電圧VDD2の電圧ドロップは大きい。
【００２８】
バイパスコンデンサ１０６は、電源電圧VDD1の電源ノイズ対策として用いられる。バイパスコンデンサ１０６は、VDD1側の電源ライン１０３ａに接続され、かつ、プリント基板１０３上に配置されている。
【００２９】
バイパスコンデンサ１０７は、電源電圧VDD2の電源ノイズ対策として用いられる。バイパスコンデンサ１０７は、VDD2側の電源ライン１０３ｂに接続され、かつ、プリント基板１０３上に配置されている。
【００３０】
本来、電源電圧を精度よく観測しようとする場合、VDD1端子１０１ａまたはVDD2端子１０１ｂが、観測ポイントとして用いられることが望ましい。しかしながら、図１０に示したように、システム１００の構造上、VDD1端子１０１ａまたはVDD2端子１０１ｂを観測ポイントとして用いることは困難である。そのため、オシロスコープ等の外部測定器を使って電源電圧を測定する場合、バイパスコンデンサ１０６上のポイント１０６ａか、バイパスコンデンサ１０７上のポイント１０７ａが、測定ポイントとなってしまう。
【００３１】
そして、バイパスコンデンサ１０６上のポイント１０６ａか、バイパスコンデンサ１０７上のポイント１０７ａが、測定ポイントとなると、電圧ドロップ等のノイズがバイパスコンデンサによって吸収されるため、電圧ドロップ量の測定精度は悪くなってしまう。
【課題を解決するための手段】
【００３２】
本発明の半導体装置は、電源電圧供給部から電源電圧が供給される半導体装置であって、前記電源電圧で動作する動作部と、前記動作部の動作に伴う前記電源電圧の変動を検出し、当該検出の結果を出力する検出部と、を含む。
【発明の効果】
【００３３】
本発明によれば、半導体装置は、電源電圧供給部からの電源電圧で動作する動作部と、動作部の動作に伴う電源電圧の変動を検出し、その検出の結果を出力する検出部と、を含む。このため、半導体装置の内部で、電源電圧ドロップを検出し、その検出結果を外部に通知することが可能になる。よって、観測ポイントとしてバイパスコンデンサ上のポイントを用いる必要がなくなり、また、等価回路モデルを使って電圧ドロップ量を算出する必要がなくなり、電源電圧ドロップを精度よく検出することが可能となる。
【図面の簡単な説明】
【００３４】
【図１】本発明の一実施形態の半導体装置を含むシステム１０を示したブロック図である。
【図２】システム１０の実装例を示した図である。
【図３】LSI１を示したブロック図である。
【図４】検出回路１Ｉの一例を示した図である。
【図５】比較部（SIGDTCT）１Ｉｂｎの一例を示した回路図である。
【図６】FF回路４ｎの一例を示した回路図である。
【図７】SR-FF回路４ｎの動作を説明するためのタイミングチャートである。
【図８】図７に示した各期間tx（x=1〜4）におけるDRPGEn信号の出力状態の真理値表を示した図である。
【図９】図４に示した検出回路１Ｉの動作を説明するためのタイミングチャートである。
【図１０】LSIの電源電圧の観測ポイントとして、ノイズ吸収用のバイパスコンデンサ上のポイントが用いられたシステム１００を示した図である。
【発明を実施するための形態】
【００３５】
以下、本発明の一実施形態について図面を参照して説明する。
【００３６】
図１は、本発明の一実施形態の半導体装置を含むシステム１０を示したブロック図である。図２は、システム１０の実装例を示した図である。図１および２において、図１０に示したものと同一構成のものには同一符号を付してある。
【００３７】
システム１０は、LSI１と、コントローラ１０２と、プリント基板１０３と、電源IC１０４および１０５と、バイパスコンデンサ１０６および１０７と、を含む。
【００３８】
LSI１は、本発明の一実施形態の半導体装置である。本実施形態では、LSI１として、BGA型のLPDDR2が用いられる。なお、LSI１は、BGA型のLPDDR2に限らず、適宜変更可能である。LSI１は、コントローラ１０２の上に配置される。LSI１とコントローラ１０２とで、PoPパッケージが構成される。
【００３９】
図２に示すように、LSI１には、電源IC１０４からの電源電圧VDD1が、VDD1側の電源ライン１０３ａとコントローラ１０２とを介して供給され、また、電源IC１０５からの電源電圧VDD2が、VDD2側の電源ライン１０３ｂとコントローラ１０２とを介して供給される。本実施形態では、電源電圧VDD1は1.8V系の電源電圧であり、電源電圧VDD2は1.2V系の電源電圧である。
【００４０】
LSI１は、電源IC１０５から供給される電源電圧VDD2の変動を検出する機能を有するLPDDR2である。なお、電源IC１０５は、電源電圧供給部の一例である。
【００４１】
LSI１では、電源電圧VDD1を用いた消費電力は少なく、電源電圧VDD1の変動は小さいが、電源電圧VDD2を用いた消費電力は大きく、その影響で、電源電圧VDD2の電圧ドロップは、電源電圧VDD1の電圧ドロップよりも大きい。
【００４２】
コントローラ１０２は、コマンド信号CK、CKEおよびCS#と、コマンドアドレス信号CA0〜CA9とを、LSI１に出力する。コントローラ１０２は、信号線DQ0〜DQz（但し、zは自然数）を介して、LSI１に入力データ（書込みデータ；Writeデータ）を出力し、信号線DQ0〜DQzを介して、LSI１から出力データ（読出しデータ；Readデータ）を受け付ける。
【００４３】
図３は、LSI１を示したブロック図である。なお、図３において、太線で示された部分が、従来回路に対して追加された部分である。
【００４４】
図３において、LSI１は、レジスタ１Ａと、アドレスラッチ回路１Ｂと、メモリセル１Ｃ１と、ワード線制御部１Ｃ２と、Ｙスイッチ１Ｃ３と、RED-AMP（リードアンプ）１Ｄと、データラッチ回路１Ｅと、入出力バッファ回路１Ｆと、入出力回路１Ｇと、WRT-AMP（ライトアンプ）１Ｈと、VDD2電圧ドロップ検出回路１Ｉと、ReadデータスイッチSWと、を含む。以下では、VDD2電圧ドロップ検出回路を「検出回路」と記し、Readデータスイッチを「スイッチ」と記す。
【００４５】
レジスタ１Ａと、アドレスラッチ回路１Ｂと、メモリセル１Ｃ１と、ワード線制御部１Ｃ２と、Ｙスイッチ１Ｃ３と、RED-AMP１Ｄと、データラッチ回路１Ｅと、入出力バッファ回路１Ｆと、入出力回路１Ｇと、WRT-AMP１Ｈと、検出回路１Ｉと、スイッチSWと、のそれぞれは、電源電圧VDD1と電源電圧VDD2のいずれか、または、電源電圧VDD1と電源電圧VDD2の両方を、電源電圧として使用して動作する。
【００４６】
なお、レジスタ１Ａと、アドレスラッチ回路１Ｂと、メモリセル１Ｃ１と、ワード線制御部１Ｃ２と、Ｙスイッチ１Ｃ３と、RED-AMP１Ｄと、データラッチ回路１Ｅと、入出力バッファ回路１Ｆと、入出力回路１Ｇと、WRT-AMP１Ｈと、検出回路１Ｉと、スイッチSWと、のそれぞれが、電源電圧VDD1と電源電圧VDD2のいずれか、または、電源電圧VDD1と電源電圧VDD2の両方を、電源電圧として使用するかは、適宜設定可能である。例えば、入出力バッファ回路１Ｆと入出力回路１Ｇが、電源電圧VDD2を電源電圧として使用してもよい。
【００４７】
本実施形態では、レジスタ１Ａと、アドレスラッチ回路１Ｂと、メモリセル１Ｃ１と、ワード線制御部１Ｃ２と、Ｙスイッチ１Ｃ３と、RED-AMP１Ｄと、データラッチ回路１Ｅと、入出力バッファ回路１Ｆと、入出力回路１Ｇと、WRT-AMP１Ｈと、検出回路１Ｉと、スイッチSWと、のうち、電源電圧VDD2、または、電源電圧VDD1と電源電圧VDD2を、電源電圧として使用して動作するものが、「動作部１Ｊ」として機能する。
【００４８】
レジスタ１Ａは、コマンドレジスタ１Ａ１とモードレジスタ１Ａ２とを有し、外部（コントローラ１０２）から、コマンド信号CK、CKEおよびCS#と、コマンドアドレス信号CA0〜CA9と、を取り込み、コマンド信号とコマンドアドレス信号とに従って、LSI１の内部の状態を決定する。
【００４９】
コマンドレジスタ１Ａ１は、LSI（LPDDR2）１の書込み動作や読出し動作のための信号を発生する役割を持つ、従来技術でも使われている回路である。
【００５０】
モードレジスタ１Ａ２は、従来技術でも使われているようにLSI１の動作モード状態を決定する役割をし、さらに、検出開始信号であるDETON信号を発生することができる。なお、本実施形態では、DETON信号として、LPDDR2の規格に示されたテストモードコードに属する信号が使用される。なお、以下、“H”のDETON信号を、MR9信号とも称する。
【００５１】
アドレスラッチ回路１Ｂは、従来技術でも使われている回路であり、Ｘデコーダ１Ｂ１とＹデコーダ１Ｂ２とを含み、コマンドアドレス信号CA0〜CA9を取り込み、コマンドアドレス信号に従って、LSI１の内部へアドレス情報を出力する。
【００５２】
メモリセル１Ｃ１は、データを記憶する。
【００５３】
ワード線制御部１Ｃ２とＹスイッチ１Ｃ３とは、従来技術でも使われているように、データ（Writeデータ）をメモリセル１Ｃ１に書込み（WRT）、また、メモリセル１Ｃ１からデータ（Readデータ）を読出す（RED）動作を実施する役割を持つ。
【００５４】
RED-AMP１Ｄは、メモリセル１Ｃ１から読み出されたReadデータを増幅し、増幅後のReadデータを、スイッチSWを経由して、データラッチ回路１Ｅへ出力する。
【００５５】
データラッチ回路１Ｅと入出力バッファ回路１Ｆと入出力回路１ＧとWRT-AMP１Ｈとは、従来技術でも使われている回路である。このため、データラッチ回路１Ｅと入出力バッファ回路１Ｆと入出力回路１ＧとWRT-AMP１Ｈとについての詳細な説明は割愛する。
【００５６】
検出回路１Ｉは、検出部の一例である。
【００５７】
検出回路１Ｉは、レジスタ１Ａと、アドレスラッチ回路１Ｂと、メモリセル１Ｃと、ワード線制御部１Ｃ２と、Ｙスイッチ１Ｃ３と、RED-AMP１Ｄと、データラッチ回路１Ｅと、入出力バッファ回路１Ｆと、入出力回路１Ｇと、WRT-AMP１Ｈと、検出回路１Ｉと、スイッチSWとが、通常通り動作した際の電源電圧VDD2の変動を検出する。
【００５８】
本実施形態では、検出回路１Ｉは、電源電圧VDD1と電源電圧VDD2とDETON信号とを受け付ける。検出回路１Ｉは、電源電圧VDD1から参照電圧を生成し、参照電圧と電源電圧VDD2とDETON信号とを用いて、電源電圧VDD2の電圧ドロップ量を検出する。なお、電源電圧VDD2の電圧ドロップ量は、電源電圧VDD2の変動結果の一例である。
【００５９】
検出回路１Ｉは、電源電圧VDD2の電圧ドロップ量の検出結果を、DRPREG信号として、出力線１Ｉ１に出力する。
【００６０】
なお、本実施形態では、検出回路１Ｉは、動作部１Ｊが動作しているときの電源電圧VDD2と、参照電圧と、を比較する。検出回路１Ｉは、その比較の結果を、電源電圧VDD2の変動の検出の結果として出力する。
【００６１】
スイッチSWは、モードレジスタ１Ａ２からMR9信号が出力されると、端子SWaと接続する。スイッチSWが端子SWaと接続すると、DRPREG信号は、出力線１Ｉ１とスイッチSWとデータラッチ回路１Ｅと入出力バッファ回路１Ｆとを介して、入出力回路１Ｇに出力される。入出力回路１Ｇは、DRPREG信号を、コントローラ１０２に出力する。なお、スイッチSWは、モードレジスタ１Ａ２からMR9信号が出力されていない状況では、端子SWbと接続する。
【００６２】
このように、本実施形態による半導体装置（LSI）１は、電源電圧供給部（電源IC）１０５から電源電圧VDD2が供給される半導体装置（LSI）１であって、電源電圧VDD2で動作する動作部１Ｊと、動作部１Ｊの動作に伴う電源電圧VDD2の変動を検出し、その検出の結果を出力する検出部（検出回路）１Ｉと、を含む。
【００６３】
また、本実施形態では、検出部（検出回路）１Ｉは、動作部１Ｊが動作しているときの電源電圧VDD2と、参照電圧と、を比較し、その比較の結果を、電源電圧VDD2の変動の検出の結果として出力する。
【００６４】
ここで、図３に示したLSI１の動作を説明する。
【００６５】
まず、モードレジスタ１Ａ２が、“H”のDETON信号を生成する。検出回路１Ｉは、“H”のDETON信号を受け付けると、電源電圧VDD2の変動の検出を開始する。
【００６６】
電源電圧VDD2の変動の検出が開始された後、通常動作通り、アドレスラッチ回路１Ｂと、メモリセル１Ｃ１と、ワード線制御部１Ｃ２と、Ｙスイッチ１Ｃ３と、RED-AMP１Ｄと、データラッチ回路１Ｅと、入出力バッファ回路１Ｆと、入出力回路１Ｇと、WRT-AMP１Ｈとが、動作させられる。つまり、LSI１が、LPDDR2のLSIメモリとしての動作を実行する。
【００６７】
検出回路１Ｉは、LSI（LPDDR2）１がメモリとしての動作を実行している間に生じた電源電圧VDD2の電圧ドロップ状態を検出する。したがって、電源電圧VDD2の電圧ドロップが発生した場合には、検出回路１Ｉが、電源電圧VDD2の電圧ドロップを検出することが可能となる。
【００６８】
検出回路１Ｉは、電源電圧VDD2の電圧ドロップの検出結果を、DRPREG信号で出力する。このため、検出回路１Ｉは、LSI（LPDDR2）１の内部で、どれだけ電源電圧VDD2が電圧ドロップしたかを、DRPREG信号を用いて、外部に通知することが可能になる。
【００６９】
図４は、検出回路１Ｉの一例を示した図である。
【００７０】
検出回路１Ｉは、生成部１Ｉａと、ｎ（ｎは１以上の整数）個の比較部（SIGDTCT）１Ｉｂと、出力部１Ｉｃと、を含む。
【００７１】
生成部１Ｉａは、電源電圧VDD1から、互いに電圧値が異なるリファレンスレベルREFLV1〜REFLVnを生成する。なお、リファレンスレベルREFLV1〜REFLVnのそれぞれは、参照電圧の一例である。本実施形態では、生成部１Ｉａは、ｘ（ｘはｎ以上の整数）個の抵抗が直列に接続された直列回路にて構成される。生成部１Ｉａは、電源電圧VDD1とグランドとの間に接続される。
【００７２】
比較部（SIGDTCT）１Ｉｂ１〜１Ｉｂｎは、入力端子VDD2(+)で電源電圧VDD2を受け付け、入力端子DETONでDETON信号を受け付ける。また、比較部（SIGDTCT）１Ｉｂ１〜１Ｉｂｎは、入力端子REFLV1(-)〜REFLVn(-)で、それぞれ、リファレンスレベルREFLV1〜REFLVnを受け付ける。例えば、比較部（SIGDTCT）１Ｉｂ１は、電源電圧VDD1とDETON信号とリファレンスレベルREFLV1とを受け付け、比較部（SIGDTCT）１Ｉｂｎは、電源電圧VDD1とDETON信号とリファレンスレベルREFLVｎとを受け付ける。
【００７３】
本実施形態では、比較部（SIGDTCT）１Ｉｂ１〜１Ｉｂｎは、同一構成であるが、比較部（SIGDTCT）１Ｉｂ１〜１Ｉｂｎのそれぞれは、入力されるリファレンスレベルREFLVが異なる点では互いに異なる。
【００７４】
図５は、比較部（SIGDTCT）１Ｉｂｎの一例を示した回路図である。なお、図５において、図４に示したものと同一構成のものには同一符号を付してある。また、比較部（SIGDTCT）１Ｉｂ１〜１Ｉｂｎ−１は、比較部（SIGDTCT）１Ｉｂｎと同一構成であるので、説明を割愛する。
【００７５】
図５において、比較部（SIGDTCT）１Ｉｂｎは、カレントミラー回路を有する。比較部（SIGDTCT）１Ｉｂｎは、変動が少なく電圧値が電源電圧VDD2よりも高い電源電圧VDD1を、電源電圧として用いる。比較部（SIGDTCT）１Ｉｂｎは、Nch（Ｎチャネル）トランジスタ２１、２２および２３と、Pch（Ｐチャネル）トランジスタ２４、２５および２６と、入力端子DETONと、入力端子VDD2(+)と、入力端子REFLVn(-)と、出力端子DTCTnBと、を含む。
【００７６】
Nchトランジスタ２１では、入力端子DETONと接続されたゲートがDETON信号を受け付け、ソースがグランドと接続している。
【００７７】
Nchトランジスタ２２では、入力端子VDD2(+)と接続されたゲートが電源電圧VDD2を受け付け、ソースがNchトランジスタ２１のドレインと接続している。
【００７８】
Nchトランジスタ２３では、入力端子REFLVn(-)と接続されたゲートがリファレンスレベルREFLVnを受け付け、ソースがNchトランジスタ２１のドレインと接続している。
【００７９】
Pchトランジスタ２４では、ゲートおよびドレインがNchトランジスタ２２のドレインと接続し、ソースが電源電圧VDD1と接続している。
【００８０】
Pchトランジスタ２５では、ゲートがNchトランジスタ２２のドレインと接続し、ソースが電源電圧VDD1と接続し、ドレインがNchトランジスタ２３のドレインおよび出力端子DTCTnBと接続している。
【００８１】
Pchトランジスタ２６では、ゲートがDETON信号を受け付け、ソースが電源電圧VDD1と接続し、ドレインがNchトランジスタ２３のドレインおよびPchトランジスタ２５のドレインおよび出力端子DTCTnBと接続している。
【００８２】
比較部（SIGDTCT）１Ｉｂｎでは、出力端子DTCTnBから、電源電圧VDD2とリファレンスレベルREFLVnとの比較結果が出力される。
【００８３】
ここで、図５に示した比較部１Ｉｂｎの動作を説明する。
【００８４】
比較部（SIGDTCT）１Ｉｂｎが“H”のDETON信号を受け付けている間、Nchトランジスタ２１がオンになると共にPchトランジスタ２６がオフになり、よって、比較部（SIGDTCT）１Ｉｂｎは活性化される。
【００８５】
本実施形態では、比較部（SIGDTCT）１Ｉｂｎが活性化された状況で、電源電圧VDD2の電圧レベルが、リファレンスレベルREFLVnの電圧レベルを下回った場合、出力端子DTCTnBの電圧（出力DTCTnB）は、予め定められた基準値（以下、単に「基準値」と記す）よりも低くなる。
【００８６】
一方、比較部（SIGDTCT）１Ｉｂｎが活性化された状況で、電源電圧VDD2の電圧レベルが、リファレンスレベルREFLVnの電圧レベルを上回った場合、出力端子DTCTnBの電圧（出力DTCTnB）は、基準値よりも高くなる。なお、出力DTCTnBは、アナログ信号である。
【００８７】
また、比較部（SIGDTCT）１Ｉｂｎが“L”のDETON信号を受け付けている間は、Nchトランジスタ２１がオフになると共にPchトランジスタ２６がオンになり、よって、出力端子DTCTnBの電圧（出力DTCTnB）が強制的に“H”（基準値よりも高い電圧）となる。
【００８８】
図４に戻って、出力部１Ｉｃは、比較部（SIGDTCT）１Ｉｂ１〜１Ｉｂｎのそれぞれから出力された出力DTCT1B〜DTCTnBを、電源電圧VDD2の変動の検出の結果として出力する。
【００８９】
出力部１Ｉｃは、サーモメータコード回路３と、FF（フリップフロップ）回路４１〜４ｎと、を含む。
【００９０】
サーモメータコード回路３は、ｎ個のアナログ信号DTCT1B〜DTCTnBから、ｎ個のデジタル信号DTCT1〜DTCTnを生成する。サーモメータコード回路３は、公知技術であり、奇数個のインバータが直列に接続された直列回路３１〜３ｎを有する。直列回路３１〜３ｎは、アナログ信号DTCT1B〜DTCTnBを、デジタル信号DTCT1〜DTCTnに変換する。例えば、直列回路３１は、アナログ信号DTCT1Bをデジタル信号DTCT1に変換する。また、直列回路３ｎは、アナログ信号DTCTnBをデジタル信号DTCTnに変換する。
【００９１】
FF回路４１〜４ｎは、電源電圧VDD2の電圧ドロップ結果、つまり、デジタル信号DTCT1〜DTCTnの各々の“H”レベルを保持する。本実施形態では、FF回路４１〜４ｎは、同一構成であるが、FF回路４１〜４ｎのそれぞれは、入力されるデジタル信号（DTCT1〜DTCTnのいずれか）が異なる点において互いに異なる。
【００９２】
図６は、FF回路４ｎの一例を示した回路図である。なお、FF回路４１〜４ｎ−１は、FF回路４ｎと同一構成であるので、説明を割愛する。
【００９３】
図６に示した例では、FF回路４ｎとして、SR-FF回路が用いられる。SR-FF回路４ｎは、NAND（ナンド）ゲート回路５１と、インバータ５２および５３と、NOR（ノア）ゲート回路５４および５５と、を含む。
【００９４】
NANDゲート回路５１は、DETON信号と、デジタル信号DTCTnと、を受け付ける。インバータ５２は、NANDゲート回路５１の出力を受け付ける。インバータ５３は、DETON信号を受け付ける。NORゲート回路５４は、インバータ５２の出力と、NORゲート回路５５の出力と、を受け付ける。NORゲート回路５５は、インバータ５３の出力と、NORゲート回路５４の出力と、を受け付ける。SR-FF回路４ｎは、NORゲート回路５５の出力を、DRPREGn信号として出力する。
【００９５】
図７は、SR-FF回路４ｎの動作を説明するためのタイミングチャートである。
【００９６】
期間t1では、DETON信号が“L”であり、よって、DRPREGn信号は、デジタル信号DTCTnの状態に関係なく、“L”にリセットされている。
【００９７】
期間t2では、DETON信号が“H”（以下「“STA-H”」と記す）になると、デジタル信号DTCTnのレベルによって、DRPREGn信号のレベルが変化する。期間t2では、“STA-H"と、デジタル信号DTCTnの“L”から“H”への切替り（以下「“EG2H1”」と記す）と、によって、DRPREGn信号が、“EG3H1”のように“L”から“H”に切替り、“H”がセットされる。
【００９８】
期間t3では、DETON信号が“H”を継続しているため、デジタル信号DTCTnが、“EG2HLTGL”で示すように、“H”から“L”または“L”から“H”と変化しても、DRPREGn信号の出力状態としては“H”が保持される。
【００９９】
期間t4では、DETON信号が“EG1L1”で示すように“H”から“L”に切替ると、DRPREGn信号は“EG3L2”で示すように“H”から“L”に強制的にリセットされる。
【０１００】
このため、SR-FF回路４ｎは、DETON信号が“H”である期間内に、デジタル信号DTCTnが一度でも“H”になると、つまり、電源電圧VDD2がリファレンスレベルREFLVnを下回る電圧ドロップが一度でも発生すると、DETON信号が“H”である期間内では、DRPREGn信号は“H”に保持される。
【０１０１】
図８は、図７に示した各期間tx（x=1〜4）におけるDRPGEn信号の出力状態の真理値表を示した図である。
【０１０２】
このように、本実施形態では、上記ｎが２以上の整数である場合、検出部（検出回路）１Ｉは、ｍ（ｍは２以上の整数）個の比較部１Ｉｂ１〜１Ｉｂｎを含み、比較部１Ｉｂ１〜１Ｉｂｎのそれぞれは、動作部１Ｊが動作しているときの電源電圧VDD2と、参照電圧である比較対象電圧（リファレンスレベル）と、を比較し、比較部１Ｉｂ１〜１Ｉｂｎのそれぞれで用いられる比較対象電圧（リファレンスレベル）は、互いに異なる電圧値を有するものであり、検出部（検出回路）１Ｉは、さらに、ｍ個の比較部１Ｉｂ１〜１Ｉｂｎの比較結果を、電源電圧VDD2の変動の検出の結果として出力する出力部１Ｉｃを含む。
【０１０３】
また、本実施形態では、電源電圧供給部（電源IC）１０５と異なる他の電源電圧供給部（電源IC）１０４から、半導体装置（LSI）１に、電源電圧VDD2と異なる他の電源電圧VDD1が供給され、検出部（検出回路）１Ｉは、他の電源電圧VDD1から参照電圧（リファレンスレベル）を生成する生成部をさらに含む。
【０１０４】
また、本実施形態では、半導体装置（LSI）１に含まれる各部がパッケージングされている。
【０１０５】
次に、図４に示した検出回路１Ｉの動作を説明する。
【０１０６】
DETON信号が“H”になると、比較部１Ｉｂ１〜１Ｉｂｎのそれぞれで、電源電圧VDD2のレベルが、リファレンスレベルREFLV1〜REFLVnと、それぞれ比較される。
【０１０７】
比較部１Ｉｂ１〜１Ｉｂｎのそれぞれでは、電源電圧VDD2のレベルが、比較されるリファレンスレベルよりも高い場合には、アナログ信号DTCTBの電圧レベルは、基準値よりも高くなる（“H”状態）。また、比較部１Ｉｂ１〜１Ｉｂｎのそれぞれでは、電源電圧VDD2のレベルが、比較されるリファレンスレベルよりも低い場合には、アナログ信号DTCTBの電圧レベルは、基準値よりも低くなる（“L”状態）。
【０１０８】
これらのアナログ信号DTCT1B〜DTCTnBは、サーモメータコード回路３にて、デジタル信号DTCT1〜DTCTnに変換される。なお、デジタル信号DTCT1〜DTCTnでは、アナログ信号DTCT1B〜DTCTnBの論理レベル（“H”状態と“L”状態とで示されるレベル）は反転している。
【０１０９】
デジタル信号DTCT1〜DTCTnは、FF回路４１〜４ｎにそれぞれ入力される。
【０１１０】
本実施形態では、FF回路４１〜４ｎの各々の出力信号であるDRPREG1〜DRPREGn信号は、スイッチSW51〜SW5nを介して、出力線１Ｉ１に出力される。なお、スイッチSW51〜SW5nのオンとオフは、例えば、モードレジスタ１Ａ２にて制御される。
【０１１１】
このため、本実施形態では、FF回路４１〜４ｎのそれぞれに保持されたDRPREG1〜DRPREGn信号は、スイッチSW51〜SW5nのいずれか１つのみが順番にオンとなるように、スイッチSW51〜SW5nのオンオフを切り替えていくことによって読み出すことが可能となる。
【０１１２】
図９は、図４に示した検出回路１Ｉの動作を説明するためのタイミングチャートである。なお、図９は、図４に示した各入力端子VDD2(+)に、図９に示した電圧波形“V2WV”が入力された場合の、デジタル信号DTCT1〜DTCTn、および、DRPREG1〜DRPREGn信号を記している。
【０１１３】
図９中のVDD2(+)の片側括弧内に記しているREFLV1〜REFLVnは、図４に示した各入力端子REFLV1(-)〜REFLVn(-)に入力されている電圧レベルである。
【０１１４】
図９において、“V2WV”のレベルが下がって“V2WV”のレベルがREFLV1より下回るポイントをPt11、その後“V2WV”のレベルがREFLV2までは下がらず“V2WV”のレベルがREFLV1を再度上回るポイントをPt12、また再度“V2WV”のレベルがREFLV1を下回るポイントをPt13、更に“V2WV”のレベルがREFLV2を下回るポイントをPt21、“V2WV”のレベルがREFLV3までは下がらず“V2WV”のレベルがREFLV2を再度上回るポイントをPt22、更に“V2WV”のレベルがREFLV1を上回るポイントをPt14としてある。
【０１１５】
ドロップ検出開始信号であるDETON信号を“H”にした状態では、ドロップの検出信号DTCT1〜DTCTnは、“V2WV”の変化に応じて、以下のように変化する。
【０１１６】
時刻Pt11で、デジタル信号DTCT1が“H”となり、“E1H1”（デジタル信号DTCT1の立ち上がり）が発生する。その後、デジタル信号DTCT1は、時刻Pt12で“L”、時刻Pt13で“H”、時刻Pt14で“L”となる。
【０１１７】
また、時刻Pt21で、デジタル信号DTCT2が“H”となり、“E2H1"（デジタル信号DTCT2の立ち上がり）が発生する。その後、デジタル信号DTCT2は、時刻Pt22で“L”となる。
【０１１８】
デジタル信号DTCT3〜DTCTnのそれぞれでは、VDD2(+)がREFLV3より下回ることが無かったので、“L”が保たれている。
【０１１９】
デジタル信号DTCT1〜DTCTn信号から、DRPREG1〜DRPREGn信号が生成される。
【０１２０】
デジタル信号DTCT1の“E1H1”によってDRPREG1信号が“H”になる。DRPREG1信号は、図８に示した通り、その後のデジタル信号DTCT1の“H”と“L”の状態に関わらず、“H”状態に保持される。
【０１２１】
デジタル信号DTCT2の“E2H1”によってDRPREG2信号が“H”になる。DRPREG2信号は、図８に示した通り、その後のデジタル信号DTCT2の“H”と“L”の状態に関わらず、“H”状態に保持される。
【０１２２】
DRPREG3〜DRPREGn信号は、デジタル信号DTCT3〜DTCTnが“L”に固定された状態となっているため、状態が変わらない。
【０１２３】
その後の任意の時刻で、DETON信号を“H”にしたまま、電源電圧VDD2がドロップをするような動作を停止させると、DRPREG1信号=“H”=論理“1”データと、DRPREG2信号=“H”=論理“1”データと、DRPREG3〜DRPREGn信号=“L”=論理“0”データとが、保持される。
【０１２４】
すなわち、DRPREG(1,2,3,...,n)=論理データ(1,1,0,...,0)となっており、これを、図４に示したSW51〜SW5nを順に切替えることで出力させると、ユーザ側に、電源電圧VDD2の電圧ドロップ結果として、REFLV2〜REFLV3間まで電源電圧VDD2がドロップしたことを通知することが可能である。
【０１２５】
REFLVnが何V相当であるかが仕様化されていれば、ユーザ側は、電源電圧VDD2の電圧ドロップ値を知ることが可能である。電圧ドロップ値が分かれば、そのドロップ値から電源IC１０５の設定値を調整することが可能である。
【０１２６】
本実施形態では、安定しているリファレンス電源として電源電圧VDD1を用いたが、電圧レベルが安定しているならば、別の外部からの電源電圧が用いられてもよい。
【０１２７】
なお、上記実施形態では、半導体装置１として、２つの外部電源を有するLSIを用いたが、半導体装置１は、２つの外部電源を有するLSIに限るものではない。例えば、半導体装置１として、１つの外部電源を有するLSIが用いられてもよい。この場合、バンドギャップリファレンス電源をLSI内部で生成し、バンドギャップリファレンス電源をリファレンスレベルとして用いてもよい。
【０１２８】
以上説明した様に、本実施形態によれば、安定している電源電圧を使用して、電圧ドロップ量の大きい電源レベルのドロップ量を定量的に外部へ通知することが可能になる。このため、システムユーザが、その通知に基づいて、外部の印加電源電圧を調整することが可能になる。よって、電圧の低い側のマージンが少ないようなLSIに対する動作不具合をシステムレベルで回避することが可能になる。
【０１２９】
本実施形態では、LSI１は、電源IC１０５からの電源電圧VDD2で動作する動作部と、動作部の動作に伴う電源電圧VDD2の変動を検出し、その検出の結果を出力する検出回路１Ｉと、を含む。このため、LSI１の内部で、電源電圧VDD2の電圧ドロップを検出し、その検出結果を外部に通知することが可能になる。よって、観測ポイントとしてバイパスコンデンサ上のポイントを用いる必要がなくなり、また、等価回路モデルを使って電圧ドロップ量を算出する必要がなくなり、電源電圧ドロップを精度よく検出することが可能となる。
【０１３０】
特に、LSI１に含まれる各部がパッケージングされている場合でも、観測ポイントとしてバイパスコンデンサ上のポイントを用いる必要がなくなり、電源電圧ドロップを精度よく検出することが可能となる。
【０１３１】
また、検出回路１Ｉは、動作部が動作しているときの電源電圧VDD2と、参照電圧（リファレンスレベル）と、を比較し、その比較の結果を、電源電圧VDD2の変動の検出の結果として出力する。この場合、参照電圧と電源電圧VDD2との大小関係から、電源電圧VDD2の変動を検出することが可能になる。
【０１３２】
また、比較部のそれぞれで用いられる比較対象電圧（リファレンスレベル）として、互いに異なる電圧値が用いられれば、電源電圧VDD2の変動をより詳細に検出することが可能になる。
【０１３３】
また、参照電圧（リファレンスレベル）が、電源IC１０５からの電源電圧ではなく、電源IC１０４からの電源電圧から生成されるので、例えば、LSI１がLPDDR2に該当するメモリである場合、参照電圧（リファレンスレベル）を安定させることが可能になる。
【０１３４】
以上説明した実施形態において、図示した構成は単なる一例であって、本発明はその構成に限定されるものではない。
【符号の説明】
【０１３５】
１０      システム
１      LSI（LPDDR2）
１Ａ    レジスタ
１Ａ１  コマンドレジスタ
１Ａ２  モードレジスタ
１Ｂ    アドレスラッチ回路
１Ｂ１  Ｘデコーダ
１Ｂ２  Ｙデコーダ
１Ｃ１  メモリセル
１Ｃ２  ワード線制御部
１Ｃ３  Ｙスイッチ
１Ｄ    RED-AMP
１Ｅ    データラッチ回路
１Ｆ    入出力バッファ回路
１Ｇ    入出力回路
１Ｈ    WRT-AMP
１Ｉ    検出回路
１Ｉａ  生成部
１Ｉｂ１〜１Ｉｂｎ  比較部
１Ｉｃ  出力部
２１〜２３  Nchトランジスタ
２４〜２６  Pchトランジスタ
３      サーモメータコード回路
４１〜４ｎ  FF回路
SW５１〜SW５ｎ、SW  スイッチ
５１    NANDゲート回路
５２、５３  インバータ
５４、５５  NORゲート回路
１０２      コントローラ
１０３      プリント基板
１０４、１０５  電源IC
１０６、１０７  バイパスコンデンサ
【図１】
2012089607.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2012089607.tif 000009
【図８】
2012089607.tif 000010
【図９】
2012089607.tif 000011
【図１０】
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