(57)【要約】【課題】隣接干渉効果の影響を軽減しながら、データ読出し時におけるメモリセルの閾値電圧分布とリードレベルとのマージンを確保して読出しデータの信頼性を改善しかつデータの読出し時間を短縮したメモリシステムを提供する。  【解決手段】メモリシステムは、メモリ部と、制御部とを備えている。メモリ部は、メモリセルアレイを備える。ビット線は、互いに隣り合う偶数番目のビット線と奇数番目のビット線とからなるビット線対を含む。センスアンプは、各ビット線対に対応して設けられている。制御部は、偶数番目のビット線および奇数番目のビット線に接続され隣接した２つのメモリセルからなるメモリセル対のうち、先に書き込まれるメモリセルのデータを読み出すときに、メモリセル対のうち後に書き込まれるメモリセルのデータ書込み状態に応じて、ワード線のうちデータ読出し対象の選択ワード線に印加するリードレベル電圧を変更するようにメモリ部を制御する。【選択図】図７
2012069192.tif 000002
【特許請求の範囲】
【請求項１】
複数のメモリセルを含むメモリセルアレイと、
前記メモリセルの制御ゲートに接続された複数のワード線と、
前記メモリセルに接続され、互いに隣り合う偶数番目のビット線と奇数番目のビット線とからなるビット線対を含む複数のビット線と、
前記各ビット線対に対応して設けられ、前記ワード線により選択された前記メモリセルに流れる電流に応じて該メモリセルのデータを検出するセンスアンプとを具備したメモリ部と、
前記偶数番目のビット線および前記奇数番目のビット線に接続され互いに隣接した２つのメモリセルからなるメモリセル対のうち、先に書き込まれる前記メモリセルのデータを読み出すときに、前記メモリセル対のうち後に書き込まれる前記メモリセルのデータ書込み状態に応じて、前記ワード線のうちデータ読出し対象の選択ワード線に印加するリードレベル電圧を変更するように前記メモリ部を制御する制御部と、を備えたメモリシステム。
【請求項２】
前記奇数番目のビット線に接続された前記メモリセルと前記偶数番目のビット線に接続された前記メモリセルには、互いに異なるページアドレスが割り当てられており、
前記メモリセル対は同一のワード線につながれており、
前記メモリセル対のうち前記奇数番目のビット線に接続されたメモリセルへのデータ書込みが前記偶数番目のビット線に接続されたメモリセルのそれよりも後に行われる場合、前記制御部は、前記メモリセル対のうち前記偶数ビット線に接続されたメモリセルのデータ読出し時に、前記メモリセル対のうち前記奇数ビット線に接続されたメモリセルへのデータ書込みが終了しているか否かに応じて、異なるリードレベル電圧で読出しを行うように前記メモリ部を制御し、
前記メモリセル対のうち前記偶数番目のビット線に接続されたメモリセルへのデータ書込みが前記奇数番目のビット線に接続されたメモリセルのそれよりも後に行われた場合、前記制御部は、前記メモリセル対のうち前記奇数ビット線に接続されたメモリセルのデータ読出し時に、前記メモリセル対のうち前記偶数ビット線に接続されたメモリセルへのデータ書込みが終了しているか否かに応じて、異なるリードレベル電圧で読出しを行うように前記メモリ部を制御することを特徴とする請求項１に記載のメモリシステム。
【請求項３】
前記制御部は、前記メモリセル対のうち先に書き込まれる第１のメモリセルのデータを読み出すときに、前記メモリセル対のうち後に書き込まれる第２のメモリセルのデータを読み出し、前記第２のメモリセルのデータに応じて該第２のメモリセルのデータ書込み状態を判断し、該第２のメモリセルのデータ書込み状態に応じて、前記ワード線のうちデータ読出し対象の選択ワード線に印加するリードレベル電圧を変更するように前記メモリ部を制御することを特徴とする請求項１または請求項２に記載のメモリシステム。
【請求項４】
前記複数のメモリセルは、データの消去単位であるセルブロックを構成し、
前記制御部は、前記メモリセルのデータ読出し時に、該メモリセルが属する前記セルブロックのデータ書込みおよび消去の実行回数に応じて、異なるリードレベル電圧で読出しを行うように前記メモリ部を制御することを特徴とする請求項１から請求項３のいずれかに記載のメモリシステム。
【請求項５】
前記セルブロックのデータ書込みおよび消去の実行回数が所定値以下である場合に、前記制御部は、前記リードレベル電圧を第１のリードレベル電圧に変更し、
前記セルブロックのデータ書込みおよび消去の実行回数が所定値を超える場合に、前記制御部は、前記リードレベル電圧を前記第１のリードレベル電圧よりも高い第２のリードレベル電圧に変更することを特徴とする請求項４に記載のメモリシステム。
【請求項６】
前記制御部は、データ読出し時に選択ワード線に接続された選択メモリセルのデータを読み出すときに、前記選択ワード線に隣接する隣接ワード線に接続され、前記選択メモリセルに隣接し、前記選択セルよりも後に書き込まれる隣接メモリセルのデータ書込み状態に応じて、前記選択ワード線に印加するリードレベル電圧を変更するように前記メモリ部を制御することを特徴とする請求項１から請求項４のいずれかに記載のメモリシステム。
【請求項７】
複数のメモリセルを含むメモリセルアレイと、
前記メモリセルの制御ゲートに接続された複数のワード線と、
前記メモリセルに接続された複数のビット線と、
前記各ビット線対に対応して設けられ、前記ワード線により選択された前記メモリセルに流れる電流に応じて該メモリセルのデータを検出するセンスアンプとを具備したメモリ部と、
データ読出し時に選択ワード線に接続された選択メモリセルのデータを読み出すときに、前記選択ワード線に隣接する隣接ワード線に接続され、前記選択メモリセルに隣接し、前記選択セルよりも後に書き込まれる隣接メモリセルのデータ書込み状態に応じて、前記選択ワード線に印加するリードレベル電圧を変更するように前記メモリ部を制御する制御部と、を備えたメモリシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、メモリシステムに関する。
【背景技術】
【０００２】
ＮＡＮＤフラッシュメモリでは、ビットコストを下げるために、１つのメモリセルに２ビット以上のデータを記憶する多値技術が広く用いられている。また、チップサイズを小さくするために、メモリセルの微細化が進んでいる。このような状況においては、隣接セル間干渉による閾値分布の広がり（隣接干渉効果）が無視できなくなる。隣接干渉効果は、既にデータが書き込まれたメモリセルの閾値電圧が隣接メモリセルへのデータ書込み動作によってシフトする現象である。隣接干渉効果によって、メモリセルの閾値電圧分布は拡大し、読み出したデータの信頼性が低下するおそれがある。
【０００３】
この問題の対策として、ページの書き込み順序を変更することによって、隣接干渉効果を抑制する技術（技術１）、あるいは、読出し対象の選択ワード線に隣接した非選択ワード線からデータを読み出し、この非選択ワード線のデータに基づいて選択ワード線からの読出し時のリードレベルを変更することによって、隣接ワード線に接続された隣接メモリセルからの隣接干渉効果を補正する技術（技術２）がある。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００９−７０５０１号公報
【特許文献２】特開２０１０−４０１０９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
隣接干渉効果の影響をさらに軽減しながら、データ読出し時におけるメモリセルの閾値電圧分布とリードレベルとのマージンを確保することによって読出しデータの信頼性を改善し、なおかつ、データの読出し時間を従来よりも短縮したメモリシステムを提供する。
【課題を解決するための手段】
【０００６】
本実施形態によれば、メモリシステムは、複数のメモリセルを含むメモリセルアレイと、前記メモリセルの制御ゲートに接続された複数のワード線と、前記メモリセルに接続され、互いに隣り合う偶数番目のビット線と奇数番目のビット線とからなるビット線対を含む複数のビット線と、前記各ビット線対に対応して設けられ、前記ワード線により選択された前記メモリセルに流れる電流に応じて該メモリセルのデータを検出するセンスアンプとを具備したメモリ部とを備える。
【０００７】
前記メモリ部を制御する制御部は、前記偶数番目のビット線および前記奇数番目のビット線に接続され互いに隣接した２つのメモリセルからなるメモリセル対のうち、先に書き込まれる前記メモリセルのデータを読み出すときに、前記メモリセル対のうち後に書き込まれる前記メモリセルのデータ書込み状態に応じて、前記ワード線のうちデータ読出し対象の選択ワード線に印加するリードレベル電圧を変更する。
【図面の簡単な説明】
【０００８】
【図１】第１の実施形態によるＮＡＮＤ型フラッシュメモリシステムの構成を示すブロック図。
【図２】セルアレイ１の具体的構成を示す図。
【図３】コンベンショナル方式およびＡＢＬ方式のセンスアンプおよびビット線の概略的な接続を示す図。
【図４】２ビットのデータの書込みを実行する際のメモリセルＭＣのしきい値分布を示す図。
【図５】偶数ＢＬページおよび奇数ＢＬページにおけるメモリセルの閾値分布の変化を示す図。
【図６】メモリブロック内のページ書込み順序を示す図。
【図７】第１の実施形態に従ったＮＡＮＤ型フラッシュメモリの閾値分布とリードレベルとの関係を示す図。
【図８】第３の実施形態によるＮＡＮＤ型フラッシュメモリの閾値分布とリードレベルとの関係を示す図。
【図９】第４の実施形態に従ったＮＡＮＤ型フラッシュメモリの閾値分布とリードレベルとの関係を示す図。
【発明を実施するための形態】
【０００９】
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。
【００１０】
（第１の実施形態）
図１は、第１の実施形態によるＮＡＮＤ型フラッシュメモリシステムの構成を示すブロック図である。本実施形態によるＮＡＮＤ型フラッシュメモリシステムは、ＮＡＮＤチップ１０と、ＮＡＮＤチップ１０を制御するコントローラ１１とを備えている。ＮＡＮＤチップ１０およびコントローラ１１は、マルチチップパッケージ（ＭＣＰ）として１つのパッケージに樹脂封止され得る。
【００１１】
ＮＡＮＤチップ１０を構成するメモリセルアレイ１は、複数の浮遊ゲート型メモリセルＭＣをマトリクス状に二次元配列して構成される。ロウデコーダ／ワード線ドライバ２ａ、カラムデコーダ２ｂ、ページバッファ３および高電圧発生回路８は、メモリセルアレイ１に対してページ単位でデータの書込みおよび読出しを行うデータ書込み／読出し回路を構成する。ロウデコーダ／ワード線ドライバ２ａは、メモリセルアレイ１のワード線および選択ゲート線を駆動する。ページバッファ３は、１ページ分のセンスアンプ回路とデータ保持回路とを備え、メモリセルアレイ１のページ単位のデータの読出しおよび書込みを行う。
【００１２】
ページバッファ３の１ページ分の読出しデータは、カラムデコーダ２ｂにより順次カラム選択されて、Ｉ／Ｏバッファ９を介して外部Ｉ／Ｏ端子に出力される。Ｉ／Ｏ端子から供給される書込みデータは、カラムデコーダ２ｂにより選択されてページバッファ３にロードされる。ページバッファ３には１ページ分の書込みデータがロードされる。ロウアドレス信号およびカラムアドレス信号はＩ／Ｏバッファ９を介して入力され、それぞれ、ロウデコーダ２ａおよびカラムデコーダ２ｂに転送される。ロウアドレスレジスタ５ａは、消去動作では、消去ブロックアドレスを保持し、書込みまたは読出し動作ではページアドレスを保持する。カラムアドレスレジスタ５ｂには、書込み動作開始前に書込みデータをロードするために用いられる先頭カラムアドレスや、読出し動作のための先頭カラムアドレスが入力される。書込みイネーブル信号ｂＷＥまたは読出しイネーブル信号ｂＲＥが、所定の条件でトグルされるまで、カラムアドレスレジスタ５ｂは入力されたカラムアドレスを保持する。
【００１３】
ロジック制御回路６は、チップイネーブル信号ｂＣＥ、コマンドイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、書込みイネーブル信号ｂＷＥ、読出しイネーブル信号ｂＲＥ等の制御信号に基づいて、コマンドまたはアドレスの入力を制御し、並びに、データの入出力を制御する。読出し動作または書込み動作はコマンドで実行される。コマンドを受けて、シーケンス制御回路７は、読出し、書込みまたは消去のシーケンス制御を行う。高電圧発生回路８は、制御回路７により制御されて、種々の動作に必要な所定の電圧を発生する。
【００１４】
コントローラ１１は、ＮＡＮＤチップ１０の現在の書込状態に適した条件でデータの書込みおよび読出しの制御を実行する。なお、後述する読出し制御の一部をＮＡＮＤチップ１０側で行うようにしてもよいことは言うまでもない。
【００１５】
図２は、セルアレイ１の具体的構成を示す。この例では、６４個の直列接続されたメモリセルＭＣ０〜ＭＣ６３とその両端に接続された選択ゲートトランジスタＳ１，Ｓ２により、ＮＡＮＤセルユニット（ＮＡＮＤストリング）４が構成されている。選択ゲートトランジスタＳ１のソースは、共通ソース線ＣＥＬＳＲＣに接続され、選択ゲートトランジスタＳ２のドレインはビット線ＢＬ（ＢＬ０−ＢＬｉ−１）に接続される。メモリセルＭＣ０−ＭＣ６３の制御ゲートはそれぞれワード線ＷＬ（ＷＬ０−ＷＬ６３）に接続され、選択ゲートトランジスタＳ１，Ｓ２のゲートは、選択ゲート線ＳＧＳ，ＳＧＤに接続される。
【００１６】
一つのワード線に沿う複数のメモリセルの範囲が、一括したデータ読み出しおよびデータ書き込みの単位となるページになる。また、ワード線方向に並ぶ複数のＮＡＮＤセルユニットの範囲が、データ一括消去の単位となるセルブロックＢＬＫを構成する。図２では、ビット線ＢＬ方向にビット線ＢＬを共有する複数のセルブロックＢＬＫ０−ＢＬＫｍ−１を配列して、セルアレイ１が構成されている。ワード線ＷＬおよび選択ゲート線ＳＧＳ，ＳＧＤは、ロウデコーダ２ａにより駆動される。各ビット線ＢＬは、ページバッファ３のセンスアンプ回路ＳＡ（ＳＡ０−ＳＡｉ−１）に接続されている。
【００１７】
次にこのように構成された本実施形態の動作について説明する。
【００１８】
なお、以後の説明において、「ページ」とは、異なる３つの意味を有するので注意を要する。
【００１９】
第１のページは、１つのワード線に沿う一括したデータアクセス単位としての「ページ」である。この場合、ワード線につながる全メモリセルを一括アクセスする方式（ＡＢＬ方式）と、一つおきに（間欠的に）アクセスする方式（Conventional方式、またはビット線シールド方式）とがある。前者の場合、選択したワード線に繋がる全てのメモリセルへの同時アクセスが可能であり、それが１ページを構成する。後者の場合、偶数または奇数ビット線のどちらかしか選択できないため、選択したワード線に繋がるメモリセルのうちの半数のみが同時にアクセス可能である。つまり、コンベンショナル方式の場合、互いに隣り合う偶数番目のビット線と奇数番目のビット線に繋がるメモリセルに「ページ」が割り当てられる。この場合、偶数番目のビット線と奇数番目のビット線に繋がるメモリセルとが互いに異なるページに割り当てられる。ここでは、ＡＢＬ方式の場合のページと混同しないように、コンベンショナル方式の場合は偶数ページおよび奇数ページと呼ぶ。
【００２０】
ＡＢＬ（All Bit Line）型のセンスアンプを使用した場合、センスアンプＳＡは、セルアレイ１内の全ビット線に電流を流すことによって、センス動作を行う。ＡＢＬ型のセンスアンプＳＡは、センス動作の間中ビット線ＢＬｉに電流を流し続けることにより、ビット線電位を常に一定の電位に固定する。これにより、ビット線電圧の振幅を無くし、隣接ビット線間での容量結合ノイズの発生を防止して隣接ビット線の同時読み出しを可能にする。
【００２１】
図３（Ａ）は、コンベンショナル方式のセンスアンプおよびビット線の概略的な接続を示す図である。図３（Ｂ）は、ＡＢＬ方式のセンスアンプおよびビット線の概略的な接続を示す図である。コンベンショナル方式のセンスアンプを使用した場合、センスアンプＳＡは、図３（Ａ）に示すように、センス動作中において、ビット線ＢＬに１つおきに接続される。センスアンプＳＡに接続されていないビット線はＶＵＢＬを介してソース電圧に固定される。これにより、隣接ビット線からの影響によるノイズの発生を防止することができる。この場合、書込みおよび読出しは、偶数ＢＬページＢＬ０ｅ、ＢＬ１ｅと奇数ＢＬページＢＬ０ｏ、ＢＬ１ｏとで分けて実行される。図３（Ｂ）に示すＡＢＬ方式では、センスアンプＳＡは、各ビット線ＢＬに対応して設けられている。ＡＢＬ方式では、センスアンプＳＡは、全カラムのビット線ＢＬのデータを同時に検出することができる。以下の実施形態においては、特に言及しない限り、コンベンショナル方式のセンスアンプが使用されている。
【００２２】
第２のページは、１つのメモリセルに多値データを記憶する場合の記憶データの階層を示す「ページ」である。例えば１つのメモリセルに２値を記憶する場合、その２値に対応するページを、Ｌ（Lower）ページ、Ｕ（Upper）ページと呼ぶ。
【００２３】
第３のページは、データアクセス単位と記憶データの階層を考慮したアクセス順序を特定するための「ページ」であり、例えば１つのブロック内の６４本のワード線に対してＡＢＬ方式２値データ記憶の場合、１２８ページが割り振られ、コンベンショナル方式２値データの場合２５６ページが割り振られる。後述するラストページアドレスＬ、アクセスページアドレスＰは、この第３のページを単位とするアドレスである。
【００２４】
本実施形態では、１つのメモリセルＭＣに２ビットのデータ（Ｄ２）を記憶する。図４に、一般的な２ビットのデータの書込みを実行する際のメモリセルＭＣのしきい値分布を示す。ブロック消去によってブロック内の全てのメモリセルＭＣのしきい値は、最も低い“Ｅ（消去）”レベルとなる。その後、Ｌページの書き込みでは、Ｌページデータ“０”のメモリセルに対してしきい値を“ＬＭ”レベルに引き上げる書き込みがなされる。“ＬＭ”レベルは、後に書き込み動作が行われる隣接メモリセルの影響を受けて変動し、しきい値分布幅が広がる。次のＵページの書き込みでは、Ｕページデータに応じてしきい値分布を更に移動させることにより、データ“１１”，“０１”，“００”，“１０”にそれぞれ対応する４つの狭いしきい値分布“Ｅ”，“Ａ”，“Ｂ”，“Ｃ”を生成する。この場合、最も低い消去レベル“ＥＲ”は移動せず、次に低い“Ａ”レベルは消去レベル“Ｅ”からシフトさせ、高い方のしきい値分布“Ｂ”，“Ｃ”は、高い方のしきい値分布“ＬＭ”からシフトさせる。
【００２５】
図６は、メモリブロック内のページ書込み順序を示す図である。“円”で示すＬページ（Lower Page）の書き込みと“四角”で示すＵページ（Upper Page）をそれぞれ異なるページとし、偶数ページと奇数ページとにおいて交互に書込みが実行される。Ｌページの“円”およびＵページの“四角”内に記載された数字が書込み順を示す。このように、偶数ＢＬページと奇数ＢＬページとを別個に駆動させて交互に書込みを行うことによって、或るメモリセルのＵページの書込みは、その前後左右にある隣接メモリセルのＬページの書込み後に実行され得る。これにより、隣接干渉効果によるメモリセルの閾値分布が広がることをある程度抑制することができる。尚、ビット線ＢＬの偶数および奇数の呼称は便宜的なものであり、それらの呼称は互いに入れ替えても差し支えない。
【００２６】
しかし、図５（Ａ）および図５（Ｂ）に示すように、注目メモリセルのＵページにデータを書き込んだ後、その注目メモリセルに隣接するメモリセルのＵページにデータ書込みが実行されると、注目メモリセルの閾値分布は広がり、かつ、高電圧側にシフトする。図５（Ａ）および図５（Ｂ）は、それぞれ偶数ページおよび奇数ページにおけるメモリセルの閾値分布の変化を示す。ワード線ＷＬｎの偶数ページにおけるメモリセルのＵページにデータ書込みを行った直後、その偶数ページのメモリセルは、図５（Ａ）のＥ１、Ａ１、Ｂ１およびＣ１に示すような閾値分布を有する。その後、ワード線ＷＬｎの奇数ページにおけるメモリセルのＵページにデータ書込みを行うと、ワード線ＷＬｎの偶数ページにおけるメモリセルの閾値分布は、図５（Ａ）のＥ２、Ａ２、Ｂ２およびＣ２に示すような分布に変化する。さらに、ワード線ＷＬｎ＋１の偶数ページにおけるメモリセルのＵページにデータ書込みを行うと、ワード線ＷＬｎの偶数ＢＬページにおけるメモリセルの閾値分布は、図５（Ａ）のＥ３、Ａ３、Ｂ３およびＣ３に示すような分布に変化する。
【００２７】
例えば、図６のメモリセルＭＣ１に着目すると、メモリセルＭＣ１のＵページにデータを書き込んだ後、メモリセルＭＣ２のＵページにデータが書き込まれる。メモリセルＭＣ２はメモリセルＭＣ１に隣接するため、メモリセルＭＣ１のＵページの閾値は、主に隣接メモリセル間の容量カップリングにより、メモリセルＭＣ２のＵページへのデータ書込みによってシフトする。次に、ワード線ＷＬ３の偶数ページおよび奇数ページにおけるメモリセルのＬページにデータを書き込む。ワード線ＷＬ３に接続されたメモリセルはメモリセルＭＣ１に隣接しないので、このとき、メモリセルＭＣ１の閾値は変化しない。次に、ワード線ＷＬ２の偶数ページにおけるメモリセルＭＣ３のＵページにデータを書き込む。メモリセルＭＣ３はモリセルＭＣ１に隣接するため、メモリセルＭＣ１のＵページの閾値は、メモリセルＭＣ３のＵページへのデータ書込みによってシフトする。次に、ワード線ＷＬ２の奇数ページにおけるメモリセルＭＣ４のＵページにデータを書き込む。メモリセルＭＣ４は、メモリセルＭＣ１の対角方向に配置されているため、メモリセルＭＣ２およびＭＣ３よりもメモリセルＭＣ１から遠い。従って、メモリセルＭＣ４へのデータ書込みは、メモリセルＭＣ１の閾値にほとんど影響を与えない。即ち、偶数ページのメモリセルＭＣ１のＵページは、それに隣接するメモリセルＭＣ２およびＭＣ３の各Ｕページへの書込み動作によってシフトする（例えば、Ｅ１→Ｅ２→Ｅ３）。
【００２８】
一方、ワード線ＷＬｎの奇数ＢＬページにおけるメモリセルのＵページにデータ書込みを行った直後、その奇数ＢＬページのメモリセルは、図５（Ｂ）のＥ１１、Ａ１１、Ｂ１１およびＣ１１に示すような閾値分布を有する。次に、ワード線ＷＬｎ＋１の奇数ページにおけるメモリセルのＵページにデータ書込みを行うと、ワード線ＷＬｎの奇数ページにおけるメモリセルの閾値分布は、図５（Ｂ）のＥ１２、Ａ１２、Ｂ１２およびＣ１２に示すような分布に変化する。
【００２９】
例えば、図６のメモリセルＭＣ２に着目すると、メモリセルＭＣ２のＵページにデータを書き込んだ後、ワード線ＷＬ３の偶数ページおよび奇数ページにおけるメモリセルのＬページにデータを書き込む。ワード線ＷＬ３に接続されたメモリセルはメモリセルＭＣ２に隣接しないので、このとき、メモリセルＭＣ２の閾値は変化しない。次に、ワード線ＷＬ２の偶数ページにおけるメモリセルＭＣ３のＵページにデータを書き込む。メモリセルＭＣ３は、メモリセルＭＣ２の対角方向に配置されているため、メモリセルＭＣ１およびＭＣ４よりもメモリセルＭＣ１から遠い。従って、メモリセルＭＣ３へのデータ書込みは、メモリセルＭＣ２の閾値にほとんど影響を与えない。次に、ワード線ＷＬ２の奇数ページにおけるメモリセルＭＣ４のＵページにデータを書き込む。メモリセルＭＣ４はモリセルＭＣ２に隣接するため、メモリセルＭＣ２のＵページの閾値は、メモリセルＭＣ４のＵページへのデータ書込みによってシフトする。即ち、奇数ページのメモリセルＭＣ２のＵページは、それに隣接するメモリセルＭＣ４のＵページへの書込み動作によってシフトする（例えば、Ｅ１１→Ｅ１２）。尚、メモリセルＭＣ１のＵページは、メモリセルＭＣ２のＵページよりも前に書き込まれるので、メモリセルＭＣ２のＵページは、メモリセルＭＣ１のＵページへの書込みによっては影響を受けない。また、各メモリセルのＬページの閾値分布は、隣接メモリセルの書込みによってシフトするが、その後、Ｕページが書き込まれるため余り問題とならない。ただし、後述するように、本実施形態は、Ｌページに適用することは可能である。
【００３０】
従来、このような閾値分布の変動に対処するために、偶数ＢＬページと奇数ＢＬページとにおいて、書込み時のベリファイリード電圧およびプログラム電圧を相違させていた。そして、読出し時には、偶数ＢＬページと奇数ＢＬページとにおいて、同一のリードレベルを用いていた。例えば、図５（Ａ）、図５（Ｂ）に示す例では、偶数ページでは、ベリファイリードレベルＶＲＬａ１、ＶＲＬｂ１およびＶＲＬｃ１を用い、奇数ページでは、ベリファイリードレベルＶＲＬａ２、ＶＲＬｂ２およびＶＲＬｃ２を用いている。読出し時のリードレベルＲＬａは、偶数ページおよび奇数ページのそれぞれにおいて等しい。リードレベルＲＬｂも、偶数ページおよび奇数ページのそれぞれにおいて等しく、リードレベルＲＬｃも、偶数ページおよび奇数ページのそれぞれにおいて等しい。
【００３１】
一方、読出し時のリードレベルＲＬａ、ＲＬｂ、ＲＬｃが偶数ＢＬページおよび奇数ＢＬページのそれぞれにおいて等しい場合、注目メモリセルに隣接するメモリセルの書込み状態によって、注目メモリセルの閾値とリードレベルとのマージンが相違する。例えば、図５（Ａ）に示すように、分布Ｂ１とリードレベルＲＬｂとの間隔は比較的狭く、マージンが小さいが、分布Ｂ３とリードレベルＲＬｂとの間隔は比較的広く、マージンが大きい。閾値分布とリードレベルＲＬｂとの間隔（マージン）が大きいと、データを正確に読み出すことができ、信頼性の向上に繋がる。図５（Ｂ）に示すように、分布Ｂ１１とリードレベルＲＬｂとの間隔は比較的狭く、マージンが小さいが、分布Ｂ１２とリードレベルＲＬｃとの間隔は比較的広く、マージンが大きい。他の分布Ｅ１〜Ｅ３等についても同様のことが言える。
【００３２】
通常、メモリセルの閾値電圧分布は、データの書込みが実行されてからの時間の経過にともない低電圧側へシフトとする。これは、時間が経過すると、フローティングゲートから電荷（電子）が徐々に抜けて、メモリセルの閾値電圧が次第に低下するためである。
【００３３】
従って、隣接メモリセルのＵページにデータが書き込まれて隣接干渉効果を受けた注目メモリセルに適合するようにリードレベルを設定すると、隣接メモリセルのＵページにデータが書き込まれていない場合に、閾値分布とリードレベルとの間隔（マージン）が狭くなってしまう。また、逆に、隣接干渉効果を受けていないメモリセルに適合するようにリードレベルを設定すると、隣接メモリセルのＵページにデータが書き込まれていた場合にも、閾値分布とリードレベルとの間隔（マージン）が狭くなってしまう。
【００３４】
そこで、本実施形態では、隣接メモリセルのデータ書込み状態に応じて、データ読出し対象の選択ワード線に印加するリードレベル電圧を変更する。リードレベルは、データ読出し時に選択メモリセルのゲート（選択ワード線ＷＬｎ）に印加される電圧である。リードレベルがメモリセルの閾値分布間に設定されることによって、選択メモリセルがオンまたはオフ状態になり、選択メモリセルに流れる電流が変化する。センスアンプＳＡは、このビット線の電流の相違を検出することによって選択メモリセルのデータを検出することができる。尚、ＮＡＮＤセルユニット４のうち選択メモリセル以外の非選択メモリセルは、対応する非選択ワード線へ高い電圧ＶＰＡＳＳが印加されており、選択メモリセルの読出し時に強いオン状態(低抵抗状態)となっている。
【００３５】
データ読出しおよびデータ書込み時に、奇数ページと偶数ページとを個別に制御するために、奇数ページと偶数ページとに互いに異なるページアドレスが割り当てられている。
【００３６】
図７（Ａ）および図７（Ｂ）は、第１の実施形態に従ったＮＡＮＤ型フラッシュメモリの閾値分布とリードレベルとの関係を示す図である。図７（Ａ）および図７（Ｂ）は、ともに、ワード線ＷＬｎの偶数ページにおけるメモリセル（以下、メモリセルＭＣｎ＿ｅｖｅｎという）のＵページの閾値電圧分布を示す。図７（Ａ）は、メモリセルＭＣｎ＿ｅｖｅｎのＵページを書き込んだ直後のメモリセルＭＣｎ＿ｅｖｅｎの閾値分布を示す。このとき、ワード線ＷＬｎの奇数ページにおけるメモリセル（以下、メモリセルＭＣｎ＿ｏｄｄという）のＵページはまだ書き込まれていない。図７（Ｂ）は、メモリセルＭＣｎ＿ｏｄｄのＵページが書き込まれた後のメモリセルＭＣｎ＿ｅｖｅｎの閾値分布を示す。尚、メモリセルＭＣｎ＿ｅｖｅｎおよびメモリセルＭＣｎ＿ｏｄｄは、データ読出し時の選択ワード線ＷＬｎに接続されており、互いに隣接している。また、メモリセルＭＣｎ＿ｏｄｄのＵページのデータ書込みは、メモリセルＭＣｎ＿ｅｖｅｎのＵページのデータ書込み後に実行される。従って、メモリセルＭＣｎ＿ｅｖｅｎのＵページは、メモリセルＭＣｎ＿ｏｄｄの書込みによって隣接干渉効果を受ける。つまり、図７（Ａ）および図７（Ｂ）に示すように、隣接メモリセルＭＣｎ＿ｏｄｄのＵページにデータが書き込まれているか否かによって、選択メモリセルＭＣｎ＿ｅｖｅｎの閾値分布が隣接干渉効果を受けてシフトする。
【００３７】
本実施形態では、図７（Ａ）に示すように、隣接メモリセルＭＣｎ＿ｏｄｄのＵページにデータがまだ書き込まれていない場合、読出し時のリードレベルはＡＲ＿１、ＢＲ＿１およびＣＲ＿１に設定されている。図７（Ｂ）に示すように、隣接メモリセルＭＣｎ＿ｏｄｄのＵページにデータが既に書き込まれている場合、読出し時のリードレベルはＡＲ＿２、ＢＲ＿２およびＣＲ＿２に設定されている。隣接メモリセルＭＣｎ＿ｏｄｄのＵページにデータが書き込まれると、メモリセルの閾値分布が高電圧側にシフトするので、リードレベルＡＲ＿２、ＢＲ＿２およびＣＲ＿２は、それぞれリードレベルＡＲ＿１、ＢＲ＿１およびＣＲ＿１よりも閾値分布のシフト量の分だけ高く設定されている。このとき、閾値分布のシフト量は、隣接メモリセルＭＣｎ＿ｏｄｄのＵページへのデータ書込み前後における選択メモリセルＭＣｎ＿ｅｖｅｎの閾値分布の変化を複数の測定結果に基づいて統計的に算出すればよい。例えば、閾値分布のシフト量は、選択メモリセルＭＣｎ＿ｅｖｅｎの閾値分布の実際の変化の平均値でもよい。
【００３８】
前述したように、データ書込み後、時間の経過とともに、閾値分布は低電圧側へシフトする。従って、各リードレベルは、隣接する閾値分布の間において、リードレベルよりも低電圧側の閾値分布近傍に設定される。例えば、リードレベルＡＲ＿１、ＢＲ＿１およびＣＲ＿１は、それぞれ図７（Ａ）の分布Ｅ、ＡおよびＢの上側の近傍に設定される。リードレベルＡＲ＿２、ＢＲ＿２およびＣＲ＿２は、それぞれ図７（Ｂ）の分布Ｅ、ＡおよびＢの上側の近傍に設定される。これにより、時間の経過によって閾値分布が低下しても、各リードレベルは、最初の設定のまま使用することができる。
【００３９】
隣接メモリセルＭＣｎ＿ｏｄｄのＵページにデータが書き込まれているか否かによってデータ読出し時の選択メモリセルＭＣｎ＿ｅｖｅｎのリードレベルを変更するために、ＮＡＮＤコントローラ１１は、隣接メモリセルＭＣｎ＿ｏｄｄのデータ書込み状態に応じてＮＡＮＤチップ１０へ送るコマンドを変更する。
【００４０】
例えば、ＮＡＮＤコントローラ１１が、記憶するためのメモリを備える等の手段を用いて、書込み済みのページアドレスを記憶している場合、ＮＡＮＤコントローラ１１は、隣接メモリセルＭＣｎ＿ｏｄｄのＵページにデータが書き込まれているか否かを判断することができる。この場合、コントローラは、図６に示す“１” ページ〜“１２８”ページのいずれのＵページまでデータが書き込まれているかを記憶している。ワード線ＷＬｎに接続された隣接メモリセルＭＣｎ＿ｏｄｄのＵページにデータがまだ書き込まれていない場合、ＮＡＮＤコントローラ１１は、ワード線ＷＬｎに接続された選択メモリセルＭＣｎ＿ｅｖｅｎの読出し時のリードレベルとしてＡＲ＿１、ＢＲ＿１およびＣＲ＿１を選択するために第１のコマンドＣＡを発行する。これにより、ＮＡＮＤチップ１０は、リードレベルとしてＡＲ＿１、ＢＲ＿１およびＣＲ＿１を選択し、センスアンプＳＡは、選択メモリセルＭＣｎ＿ｅｖｅｎのＵページのデータを検出することができる。
【００４１】
一方、隣接メモリセルＭＣｎ＿ｏｄｄのＵページにデータが既に書き込まれている場合、ＮＡＮＤコントローラ１１は、選択メモリセルＭＣｎ＿ｅｖｅｎの読出し時のリードレベルとしてＡＲ＿２、ＢＲ＿２およびＣＲ＿２を選択するために第２のコマンドＣＢを発行する。これにより、ＮＡＮＤチップ１０は、リードレベルとしてＡＲ＿２、ＢＲ＿２およびＣＲ＿２を選択し、センスアンプＳＡは、選択メモリセルＭＣｎ＿ｅｖｅｎのＵページのデータを検出することができる。
【００４２】
このように、ＮＡＮＤチップ１０は、偶数ページに接続されたメモリセルＭＣｎ＿ｅｖｅｎのデータを読み出すときに、奇数ページに接続されたメモリセルＭＣｎ＿ｏｄｄのデータ書込み状態（書込みが終了しているか否か）に応じて、データ読出し対象の選択ワード線ＷＬｎに印加するリードレベルを変更する。ＮＡＮＤコントローラ１１は、このようにリードレベルを変更するようにＮＡＮＤチップ１０を制御する。
【００４３】
本実施形態では、データ書込み動作において、奇数ページに接続されたメモリセルＭＣｎ＿ｏｄｄのＵページへのデータ書込みは、偶数ページに接続されたメモリセルＭＣｎ＿ｅｖｅｎのＵページへのデータ書込みの後に実行されている。しかし、この書込み順番は逆でもよい。即ち、偶数ＢＬページに接続されたメモリセルＭＣｎ＿ｅｖｅｎのＵページへのデータ書込みは、奇数ＢＬページに接続されたメモリセルＭＣｎ＿ｏｄｄのＵページへのデータ書込みの後に実行されてもよい。この場合、ＮＡＮＤチップ１０は、奇数ページに接続されたメモリセルＭＣｎ＿ｏｄｄのデータを読み出すときに、偶数ページに接続されたメモリセルＭＣｎ＿ｅｖｅｎのデータ書込み状態（書込みが終了しているか否か）に応じて、データ読出し対象の選択ワード線ＷＬｎに印加するリードレベルを変更する。メモリシステムがこのように動作しても本実施形態の効果は失われない。
【００４４】
本実施形態によるメモリシステムは、偶数ページまたは奇数ページの一方に属する選択メモリセルのデータを読み出すときに、その他方に属する隣接メモリセルのデータ書込み状態に応じて、リードレベルを変更する。これにより、メモリシステムは、隣接干渉効果による選択メモリセルの閾値分布のシフトに合わせて、リードレベルを変更することができる。よって、隣接メモリセルへのデータ書込みが終了しているか否かに関わらず、読出し時における閾値分布とリードレベルとの間のマージンを大きく取ることができる。これにより、読出しデータの信頼性を改善させることができる。
【００４５】
隣接セルのデータ書き込み状態を、隣接セルをリードして確認した上で、ＮＡＮＤチップ１０内で自動的にリードレベルを変更することも可能であるが。しかし、この場合は、隣接セルをリードするための時間が必要になり、トータルの読み出し時間が長くなる。本実施形態によるメモリシステムでは、ＮＡＮＤコントローラ１１が、書込み済みのページアドレスを記憶していることを利用して、ＮＡＮＤコントローラ１１が隣接セルのデータ書き込み状態に応じて、異なるコマンドを発行すし、それに応じてＮＡＮＤチップ１０はリードレベルを変更する。従って、本実施形態によるメモリシステムは、読出し時にかかる時間を延ばすことなく、読み出しマージンを向上させることができる。
【００４６】
（第２の実施形態）
第１の実施形態では、ＮＡＮＤコントローラ１１が書込み済みのページアドレスを記憶している。しかし、ＮＡＮＤコントローラ１１が、例えば、複数のページからなるブロックごとに書込み状態を管理している場合がある。このような場合、ＮＡＮＤコントローラ１１は、ページ単位での書込み状態を管理していないので、偶数ＢＬページまたは奇数ＢＬページの各Ｕページが書き込まれているか否かを判断できない。
【００４７】
そこで、第２の実施形態によるメモリシステムは、偶数ＢＬページまたは奇数ＢＬページの一方に属する選択メモリセルのデータを読み出すときに、その他方に属する隣接メモリセルのデータ書込み状態を確認する。例えば、ワード線ＷＬｎの偶数ページに属する選択メモリセルを読み出す場合、ワード線ＷＬｎの奇数ページに属する隣接メモリセルのデータを読み出す。このとき、ＮＡＮＤコントローラ１１またはＮＡＮＤチップ１０は、同一ページ内に書き込み時に同時に書き込まれ、Uページの書き込みが行われたかどうかを示す情報（LMフラグ）を参照することによって、ワード線ＷＬｎの奇数ページにデータが書き込まれているか否かを判断する。ＬＭフラグは、Ｕページが書き込まれると立ち上がるフラグ情報である。そのフラグ情報に応じて、ＮＡＮＤチップ１０内で自動的にリードレベルを変更してもよいし、ＮＡＮＤコントローラ１１が別コマンドを発行することにより、ＮＡＮＤチップ１０がリードレベルを変更してもよい。
【００４８】
第２の実施形態によるメモリシステムの構成およびその他の動作は、第１の実施形態によるメモリシステムの構成および動作と同様でよい。
【００４９】
閾値分布Ｅ、Ａ、ＢおよびＣに属するメモリセル数が均等になるように書込みデータがランダマイズされている場合がある。このような場合、ＮＡＮＤコントローラ１１またはＮＡＮＤチップ１０は、ＬＭフラグを参照する代わりに、奇数ＢＬページから読み出されたデータに分布Ｃに属するデータが存在するか否かを参照してもよい。書込みデータがランダマイズされている場合には、書込みデータが閾値分布Ｅ、Ａ、ＢおよびＣに等しい確率で均等に属するように変換される。ビット線ＢＬは、通常、４本以上設けられている。よって、奇数ＢＬページのＵページにデータが書き込まれている場合、読み出されたデータに分布Ｃに属するデータが必ず含まれる。よって、奇数ＢＬページから読み出されたデータに分布Ｃに属するデータが存在する場合には、奇数ＢＬページのＵページにデータが書き込まれていると判断することができる。逆に、奇数ＢＬページから読み出されたデータに分布Ｃに属するデータが存在しない場合には、奇数ＢＬページのＵページにデータが書き込まれていないと判断することができる。
【００５０】
尚、ＬＭフラグに応じたＵページの書込み判断、あるいは、分布Ｃに属するデータに応じたＵページの書込み判断は、ＮＡＮＤコントローラ１１またはＮＡＮＤチップ１０のいずれで行ってもよい。
【００５１】
その後、図７（Ａ）および図７（Ｂ）を参照して説明したように、メモリシステムは、偶数ＢＬページまたは奇数ＢＬページの一方に属する選択メモリセルのデータを読み出すときに、その他方に属する隣接メモリセルのデータ書込み状態に応じて、リードレベルを変更する。このように、読出し時におけるリードレベルの変更動作自体は、第１の実施形態の動作と同様である。例えば、ＮＡＮＤチップ１０は、奇数ＢＬページに接続されたメモリセルＭＣｎ＿ｏｄｄのデータを読み出すときに、偶数ＢＬページに接続されたメモリセルＭＣｎ＿ｅｖｅｎのデータ書込み状態（書込みが終了しているか否か）に応じて、データ読出し対象の選択ワード線ＷＬｎに印加するリードレベルを変更する。よって、第２の実施形態は、第１の実施形態の効果も得ることができる。
【００５２】
しかし、第２の実施形態では、読出し対象である偶数ＢＬページの読出し時に、偶数ＢＬページのデータの読出しだけでなく、奇数ＢＬページのデータの読出しも実行している。よって、第２の実施形態では、読出し動作が１回増加しており、読出しを２回実行している。
【００５３】
（第３の実施形態）
第３の実施形態では、ＮＡＮＤコントローラ１１が書込み済みのページアドレスを記憶し、さらに、各セルブロックのＷ／Ｅ（Write/Erase）回数を記憶している。これにより、ＮＡＮＤチップ１０は、隣接メモリセルのデータ書込み状態に応じて、並びに、選択メモリセルの属するセルブロックのＷ／Ｅ回数に応じて、データ読出し時に選択ワード線に印加するリードレベルを変更する。Ｗ／Ｅ回数は、各セルブロックＢＬＫに対して実行された書込み／消去の実行回数を示す。或るセルブロックにおけるＷ／Ｅ回数が増大すると、そのセルブロックの隣接干渉効果が増大する。即ち、選択メモリセルＭＣｎ＿ｅｖｅｎのＷ／Ｅ回数が増大すると、隣接メモリセルＭＣｎ＿ｏｄｄのデータ書込み後の選択メモリセルＭＣｎ＿ｅｖｅｎの閾値分布のシフト量は増大する。そこで、第３の実施形態では、隣接メモリセルのデータ書込み状態だけでなくＷ／Ｅ回数も考慮して、リードレベルを適切に変更する。
【００５４】
図８（Ａ）および図８（Ｂ）は、第３の実施形態によるＮＡＮＤ型フラッシュメモリの閾値分布とリードレベルとの関係を示す図である。図８（Ａ）および図８（Ｂ）は、ともにメモリセルＭＣｎ＿ｅｖｅｎのＵページの閾値電圧分布を示す。図８（Ａ）は、メモリセルＭＣｎ＿ｅｖｅｎのＵページを書き込んだ直後のメモリセルＭＣｎ＿ｅｖｅｎの閾値分布を示す。即ち、図８（Ａ）は、メモリセルＭＣｎ＿ｅｖｅｎの書込み後、メモリセルＭＣｎ＿ｏｄｄのＵページが書き込まれる前のメモリセルＭＣｎ＿ｅｖｅｎの閾値分布を示す。図８（Ｂ）は、メモリセルＭＣｎ＿ｏｄｄのＵページが書き込まれた後のメモリセルＭＣｎ＿ｅｖｅｎの閾値分布を示す。
【００５５】
図８（Ｂ）に示す分布Ｅ２０、Ａ２０、Ｂ２０およびＣ２０は、選択メモリセルＭＣｎ＿ｅｖｅｎのＷ／Ｅ回数が比較的少ない場合における分布である。破線で示す分布Ｅ２１、Ａ２１、Ｂ２１およびＣ２１は、選択メモリセルＭＣｎ＿ｅｖｅｎのＷ／Ｅ回数が比較的多い場合における分布である。このように、隣接メモリセルＭＣｎ＿ｏｄｄのＵページを書き込んだ後の選択メモリセルＭＣｎ＿ｅｖｅｎの閾値分布のシフト量は、選択メモリセルＭＣｎ＿ｅｖｅｎのＷ／Ｅ回数によって変わる。
【００５６】
例えば、ワード線ＷＬｎに接続された隣接メモリセルＭＣｎ＿ｏｄｄのＵページにデータがまだ書き込まれていない場合、ＮＡＮＤコントローラ１１は、ワード線ＷＬｎに接続された選択メモリセルＭＣｎ＿ｅｖｅｎの読出し時のリードレベルＡＲ＿１、ＢＲ＿１およびＣＲ＿１を選択するために第１のコマンドＣＡを発行する。これにより、ＮＡＮＤチップ１０は、リードレベルとしてＡＲ＿１、ＢＲ＿１およびＣＲ＿１を選択し、センスアンプＳＡは、選択メモリセルＭＣｎ＿ｅｖｅｎのＵページのデータを検出することができる。
【００５７】
隣接メモリセルＭＣｎ＿ｏｄｄのＵページにデータが既に書き込まれており、尚且つ、選択メモリセルＭＣｎ＿ｅｖｅｎの属するセルブロックのＷ／Ｅ回数が予め設定された所定値以下である場合、ＮＡＮＤコントローラ１１は、選択メモリセルＭＣｎ＿ｅｖｅｎの読出し時のリードレベルとしてＡＲ＿２、ＢＲ＿２およびＣＲ＿２を選択するために第２のコマンドＣＢを発行する。これにより、ＮＡＮＤチップ１０は、リードレベルとしてＡＲ＿２、ＢＲ＿２およびＣＲ＿２を選択し、センスアンプＳＡは、選択メモリセルＭＣｎ＿ｅｖｅｎのＵページのデータを検出することができる。尚、Ｗ／Ｅ回数の所定値は、例えば、ＮＡＮＤコントローラ１１のメモリに予め格納されており、ＮＡＮＤコントローラ１１が把握している。
【００５８】
隣接メモリセルＭＣｎ＿ｏｄｄのＵページにデータが既に書き込まれており、尚且つ、選択メモリセルＭＣｎ＿ｅｖｅｎの属するセルブロックのＷ／Ｅ回数が予め設定された所定値を超える場合、ＮＡＮＤコントローラ１１は、選択メモリセルＭＣｎ＿ｅｖｅｎの読出し時のリードレベルとしてＡＲ＿３、ＢＲ＿３およびＣＲ＿３を選択するために第３のコマンドＣＣを発行する。これにより、ＮＡＮＤチップ１０は、リードレベルとしてＡＲ＿３、ＢＲ＿３およびＣＲ＿３を選択し、センスアンプＳＡは、選択メモリセルＭＣｎ＿ｅｖｅｎのＵページのデータを検出することができる。
【００５９】
このように、ＮＡＮＤコントローラ１１は、隣接メモリセルＭＣｎ＿ｏｄｄのＵページにデータが既に書き込まれており、かつ、選択メモリセルＭＣｎ＿ｅｖｅｎの属するセルブロックのＷ／Ｅ回数が多い場合、リードレベルＡＲ＿２、ＢＲ＿２およびＣＲ＿２に代えて、それらよりも高いリードレベルＡＲ＿３、ＢＲ＿３およびＣＲ＿３を用いる。ＡＲ＿２とＡＲ＿３との差、ＢＲ＿２とＢＲ＿３との差およびＣＲ＿２とＣＲ＿３との差（ΔＲＬ２３）は、Ｗ／Ｅ回数が少ない場合（例えば、Ｗ／Ｅ回数をかけていない場合）における分布Ｅ、Ａ、Ｂの高電圧側端と、Ｗ／Ｅ回数が多い場合（例えば、Ｗ／Ｅ回数の保証値の半分以上の場合）における分布Ｅ、Ａ、Ｂの高電圧側端との電圧差（ΔＶｓｈｉｆｔ）と等しくてよい。Ｗ／Ｅ回数の多／少を判断するための所定値は、例えば、Ｗ／Ｅ回数の保証値の半分でよい。
【００６０】
換言すると、隣接メモリセルＭＣｎ＿ｏｄｄのＵページへのデータ書込み後における選択メモリセルＭＣｎ＿ｅｖｅｎの読出し時のリードレベルは、隣接メモリセルＭＣｎ＿ｏｄｄのＵページへのデータ書込み前におけるリードレベルＡＲ＿１、ＢＲ＿１およびＣＲ＿１に対して、Ｗ／Ｅ回数が所定値以下の場合にはΔＲＬ１２だけ大きくし、Ｗ／Ｅ回数が所定値を超えた場合にはΔＲＬ１３だけ大きくする。
【００６１】
このように、ＮＡＮＤチップ１０は、メモリセルＭＣｎ＿ｅｖｅｎのデータを読み出すときに、隣接メモリセルＭＣｎ＿ｏｄｄのデータ書込み状態だけでなく、メモリセルＭＣｎ＿ｅｖｅｎの属するセルブロックのＷ／Ｅ回数に応じて、選択ワード線ＷＬｎに印加するリードレベルを変更する。これにより、第３の実施形態は、セルブロックのＷ／Ｅ回数に応じて変化する隣接干渉効果の影響を考慮して、選択ワード線ＷＬｎのリードレベルを適切に変更することができる。その結果、第３の実施形態は、読出しデータの信頼性をさらに改善させることができる。勿論、第３の実施形態は、第１の実施形態の効果も得ることができる。
【００６２】
第３の実施形態において、ＮＡＮＤコントローラ１１は、コマンド（ＣＡ、ＣＢまたはＣＣ）の変更によってリードレベル（ＡＲ＿ｉ、ＢＲ＿ｉ、ＣＲ＿ｉ（ｉは整数））を変更していた。しかし、ＮＡＮＤコントローラ１１は、リードレベルのシフト量を変更するコマンドをＮＡＮＤチップ１０へ送ってもよい。この場合、ＮＡＮＤチップ１０は、そのシフト量だけリードレベルを加減する。この場合、リードレベルをシフトしない場合には、コマンドの送信が不要である。よって、コマンドの種類を減らすことができる。
【００６３】
第３の実施形態では、リードレベルは、３種類であるが、４種類以上であってもよい。例えば、ＮＡＮＤコントローラ１１は、Ｗ／Ｅ回数に応じて３段階以上にリードレベルを変更してもよい。
【００６４】
（第４の実施形態）
第１から第３の実施形態では、隣接するビット線に接続された隣接メモリセルによる隣接干渉効果を考慮してリードレベルを変更している。しかし、隣接メモリセルは、図６に示すように隣接するビット線だけでなく、隣接するワード線にも存在する。例えば、メモリセルＭＣ１に隣接するメモリセルは、ＭＣ２だけでなく、ＭＣ３もある。
【００６５】
従って、第４の実施形態によるＮＡＮＤコントローラ１１は、選択ワード線ＷＬｎに接続されたメモリセルのデータを読み出すときに、選択ワード線ＷＬｎに隣接する隣接ワード線ＷＬｎ＋１に接続されたメモリセルのデータ書込み状態に応じて、選択ワード線ＷＬｎに印加するリードレベルを変更する。第４の実施形態によるメモリシステムの構成は、第１の実施形態のそれと同様でよい。
【００６６】
図９（Ａ）および図９（Ｂ）は、第４の実施形態に従ったＮＡＮＤ型フラッシュメモリの閾値分布とリードレベルとの関係を示す図である。図９（Ａ）および図９（Ｂ）は、ともに、ワード線ＷＬｎの偶数ページにおけるメモリセル（以下、メモリセルＭＣｎ＿ｅｖｅｎという）のＵページの閾値電圧分布を示す。図９（Ａ）は、メモリセルＭＣｎ＿ｅｖｅｎのＵページを書き込んだ直後のメモリセルＭＣｎ＿ｅｖｅｎの閾値分布を示す。このとき、ワード線ＷＬｎに隣接するワード線ＷＬｎ＋１の偶数ＢＬページにおけるメモリセル（以下、メモリセルＭＣｎ＋１＿ｅｖｅｎという）のＵページにはまだデータは書き込まれていない。図９（Ｂ）は、メモリセルＭＣｎ＋１＿ｅｖｅｎのＵページにデータが書き込まれた後のメモリセルＭＣｎ＿ｅｖｅｎの閾値分布を示す。尚、メモリセルＭＣｎ＿ｅｖｅｎおよびメモリセルＭＣｎ＋１＿ｅｖｅｎは、それぞれ互いに隣接する選択ワード線ＷＬｎと非選択ワード線ＷＬｎ＋１に接続されており、かつ、同一ビット線に共通接続されている。従って、メモリセルＭＣｎ＿ｅｖｅｎおよびメモリセルＭＣｎ＋１＿ｅｖｅｎは、互いに隣接している。また、メモリセルＭＣｎ＋１＿ｅｖｅｎのＵページのデータ書込みは、メモリセルＭＣｎ＿ｅｖｅｎのＵページのデータ書込み後に実行される。例えば、図６に示すメモリセルＭＣ１のＵページは、５番目にデータが書き込まれ、それに隣接するメモリセルＭＣ３のＵページは、９番目にデータが書き込まれている。従って、メモリセルＭＣｎ＿ｅｖｅｎのＵページは、メモリセルＭＣｎ＋１＿ｅｖｅｎの書込みによって隣接干渉効果を受ける。つまり、図９（Ａ）および図９（Ｂ）に示すように、隣接メモリセルＭＣｎ＋１＿ｅｖｅｎのＵページにデータが書き込まれているか否かによって、選択メモリセルＭＣｎ＿ｅｖｅｎの閾値分布が隣接干渉効果を受けてシフトする。
【００６７】
従って、本実施形態では、図９（Ａ）に示すように、隣接メモリセルＭＣｎ＋１＿ｅｖｅｎのＵページにデータがまだ書き込まれていない場合、読出し時のリードレベルはＡＲ＿１１、ＢＲ＿１１およびＣＲ＿１１に設定されている。図９（Ｂ）に示すように、隣接メモリセルＭＣｎ＋１＿ｅｖｅｎのＵページにデータが既に書き込まれている場合、読出し時のリードレベルはＡＲ＿１２、ＢＲ＿１２およびＣＲ＿１２に設定されている。隣接メモリセルＭＣｎ＋１＿ｅｖｅｎのＵページにデータが書き込まれると、メモリセルの閾値分布が高電圧側にシフトするので、リードレベルＡＲ＿１２、ＢＲ＿１２およびＣＲ＿１２は、それぞれリードレベルＡＲ＿１１、ＢＲ＿１１およびＣＲ＿１１よりも閾値分布のシフト量の分だけ高く設定されている。このとき、閾値分布のシフト量は、隣接メモリセルＭＣｎ＋１＿ｅｖｅｎのＵページへのデータ書込み前後における選択メモリセルＭＣｎ＿ｅｖｅｎの閾値分布の変化を複数の測定結果に基いて統計的に算出すればよい。
【００６８】
上述したように、データ書込み後、時間の経過とともに、閾値分布は低電圧側へシフトする。従って、各リードレベルは、隣接する閾値分布の間において、リードレベルよりも低電圧側の閾値分布近傍に設定される。例えば、リードレベルＡＲ＿１１、ＢＲ＿１１およびＣＲ＿１１は、それぞれ図９（Ａ）の分布Ｅ、ＡおよびＢの上側近傍に設定される。リードレベルＡＲ＿１２、ＢＲ＿１２およびＣＲ＿１２は、それぞれ図９（Ｂ）の分布Ｅ、ＡおよびＢの上側近傍に設定される。これにより、時間の経過によって閾値分布が低下しても、各リードレベルは、最初の設定のまま使用することができる。
【００６９】
隣接メモリセルＭＣｎ＋１＿ｅｖｅｎのＵページにデータが書き込まれているか否かによってデータ読出し時の選択メモリセルＭＣｎ＿ｅｖｅｎのリードレベルを変更するために、ＮＡＮＤコントローラ１１は、隣接メモリセルＭＣｎ＋１＿ｅｖｅｎのデータ書込み状態に応じてＮＡＮＤチップ１０へ送るコマンドを変更する。
【００７０】
例えば、ＮＡＮＤコントローラ１１が書込み済みのページアドレスを記憶しているメモリを備えている場合、ＮＡＮＤコントローラ１１は、隣接メモリセルＭＣｎ＋１＿ｅｖｅｎのＵページにデータが書き込まれているか否かを判断することができる。ワード線ＷＬｎに接続された隣接メモリセルＭＣｎ＋１＿ｅｖｅｎのＵページにデータがまだ書き込まれていない場合、ＮＡＮＤコントローラ１１は、ワード線ＷＬｎに接続された選択メモリセルＭＣｎ＿ｅｖｅｎの読出し時のリードレベルとしてＡＲ＿１１、ＢＲ＿１１およびＣＲ＿１１を選択するために第４のコマンドＣＤを発行する。これにより、ＮＡＮＤチップ１０は、リードレベルとしてＡＲ＿１１、ＢＲ＿１１およびＣＲ＿１１を選択し、センスアンプＳＡは、選択メモリセルＭＣｎ＿ｅｖｅｎのＵページのデータを検出することができる。
【００７１】
一方、隣接メモリセルＭＣｎ＋１＿ｅｖｅｎのＵページにデータが既に書き込まれている場合、ＮＡＮＤコントローラ１１は、選択メモリセルＭＣｎ＿ｅｖｅｎの読出し時のリードレベルとしてＡＲ＿１２、ＢＲ＿１２およびＣＲ＿１２を選択するために第５のコマンドＣＥを発行する。これにより、ＮＡＮＤチップ１０は、リードレベルとしてＡＲ＿１２、ＢＲ＿１２およびＣＲ＿１２を選択し、センスアンプＳＡは、選択メモリセルＭＣｎ＿ｅｖｅｎのＵページのデータを検出することができる。
【００７２】
このように、ＮＡＮＤチップ１０は、選択ワード線ＷＬｎに接続されたメモリセルＭＣｎ＿ｅｖｅｎのデータを読み出すときに、ＷＬｎに隣接するワード線ＷＬｎ＋１に接続された隣接メモリセルＭＣｎ＋１＿ｅｖｅｎのデータ書込み状態（書込みが終了しているか否か）に応じて、データ読出し対象の選択ワード線ＷＬｎに印加するリードレベルを変更する。ＮＡＮＤコントローラ１１は、このようにリードレベルを変更するようにＮＡＮＤチップ１０を制御する。
【００７３】
第４の実施形態によるメモリシステムは、読み出し対象のページの書き込みの後に書き込まれるページであって、読み出し対象のページに対応するワード線に隣接したワード線に対応するページへの書き込み状態（書き込みが既に行われているかどうか）に応じて、リードレベルを変更する。これにより、第４の実施形態によるメモリシステムは、第１の実施形態によるメモリシステムと同様の効果を得ることができる。
【００７４】
第４の実施形態は、第１から第３の実施形態のいずれかと組み合わせることができる。この場合、リードレベルは、選択メモリセルの前後左右に隣接する複数の隣接メモリセルから隣接干渉効果に対処するために、３つの異なる値に変更され得る。例えば、図６のメモリセルＭＣ１が選択メモリセルの場合、隣接干渉効果を選択メモリセルＭＣ１に与える隣接メモリセルは、２つのＭＣ２および１つのＭＣ３である。従って、隣接メモリセルＭＣ２およびＭＣ３の両方にデータが書き込まれていない場合（ケース１）、隣接メモリセルＭＣ２にデータが書き込まれ、隣接メモリセルＭＣ３にデータが書き込まれていない場合（ケース２）、および、隣接メモリセルＭＣ２およびＭＣ３の両方にデータが書き込まれている場合（ケース３）、に分けることができる。これらのケース１〜３のそれぞれに対して異なるリードレベルを設定することによって、隣接干渉効果に対処することができる。また、第４の実施形態は、第３の実施形態と組合せてもよい。即ち、第４の実施形態において、Ｗ／Ｅ回数に応じてリードレベルを変更してもよい。これにより、第４の実施形態は、第３の実施形態と同様の効果を得ることができる。
【００７５】
第４の実施形態は、第１から第３の実施形態への適用に代えて、ＡＢＬ方式に適用することができる。この場合、第４の実施形態は、一見、上記技術２と類似するように見える。しかし、第４の実施形態では、隣接ワード線ＷＬｎ＋１に接続されたメモリセルからデータを読み出す必要が無く、かつ、選択ワード線に接続されたメモリセルを複数のリードレベルで複数回読み出す必要もない。従って、第４の実施形態によるメモリシステムは、ＡＢＬ方式に組み合わせたとしても、読出し時にかかる時間を上記技術２よりも短縮することができる。
【００７６】
（第５の実施形態）
第４の実施形態では、ＮＡＮＤコントローラ１１が書込み済みのページアドレスを記憶している。しかし、第２の実施形態において説明したとおり、ＮＡＮＤコントローラ１１は、偶数ページまたは奇数ページの各Ｕページが書き込まれているか否かを判断できない場合がある。
【００７７】
そこで、第５の実施形態によるメモリシステムは、読み出し対象のページの書き込みの後に書き込まれるページであって、読み出し対象のページに対応するワード線に隣接したワード線に対応するページへの書き込み状態（書き込みが既に行われているかどうか）を確認する。例えば、ワード線ＷＬｎに接続する選択メモリセルＭＣｎ＿ｅｖｅｎを読み出す場合、ワード線ＷＬｎ＋１に接続する隣接メモリセルＭＣｎ＋１＿ｅｖｅｎのデータも読み出す。このとき、ＮＡＮＤコントローラ１１またはＮＡＮＤチップ１０は、読出しデータと同時に読み出されるＬＭフラグを参照することによって、隣接メモリセルＭＣｎ＋１＿ｅｖｅｎにデータが書き込まれているか否かを判断する。よって、第５の実施形態は、第４の実施形態と第２の実施形態との組合せである。
【００７８】
第５の実施形態によるメモリシステムの構成およびその他の動作は、第４の実施形態によるメモリシステムの構成および動作と同様でよい。
【００７９】
書込みデータがランダマイズされている場合、上述の通り、ＮＡＮＤコントローラ１１またはＮＡＮＤチップ１０は、ＬＭフラグを参照する代わりに、隣接メモリセルＭＣｎ＋１＿ｅｖｅｎのデータに分布Ｃに属するデータが存在するか否かを参照してもよい。
【００８０】
その後、図９（Ａ）および図９（Ｂ）を参照して説明したように、メモリシステムは、選択ワード線ＷＬｎに接続されたメモリセルのデータを読み出すときに、選択ワード線ＷＬｎに隣接する隣接ワード線ＷＬｎ＋１に接続されたメモリセルのデータ書込み状態に応じて、選択ワード線ＷＬｎに印加するリードレベルを変更する。このように、読出し時におけるリードレベルの変更動作自体は、第４の実施形態の動作と同様である。よって、第５の実施形態は、第４の実施形態の効果を得ることができる。また、第５の実施形態は、第４の実施形態と同様に第１から第３の実施形態と組み合わせることができる。
【００８１】
しかし、第５の実施形態では、読出し対象である選択ワード線ＷＬｎの読出し時に、隣接ワード線ＷＬｎ＋１の読出しも実行している。よって、第５の実施形態では、読出し動作が１回増加しており、読出しを２回実行している。
【００８２】
一方、従来、例えば、メモリは、隣接ワード線ＷＬｎ＋１のメモリセルのデータを読出した後、選択ワード線ＷＬｎのメモリセルのデータを、リードレベルを変えながら複数回読み出す方式があった。この方式に比較すれば、第５の実施形態は、読出し回数が少なく、データ読出しに要する時間も短くて済む。
【００８３】
第１〜第５の実施形態は、選択メモリセルのＵページの読出しについて記載したが、選択メモリセルのＬページの読出しにも適用可能である。また、隣接メモリセルのＵページへのデータ書込みによる隣接干渉効果のみを考慮したが、隣接メモリセルのＬページへのデータ書込みによる隣接干渉効果も考慮してもよい。
【００８４】
ＳＳＤ（Solid State Drive）等のように読出し時間の短縮が求められる場合、従来では、読出し時間が掛かりすぎる。しかし、上記実施形態によるメモリシステムは、読出し時間が従来よりも速いのでＳＳＤの用途に適していると言える。
【符号の説明】
【００８５】
１…メモリセルアレイ、１０…ＮＡＮＤチップ、１１…ＮＡＮＤコントローラ、ＳＡ…センスアンプ、ＷＬ…ワード線、ＢＬ…ビット線、Ｅ，Ａ，Ｂ，Ｃ…閾値電圧分布、ＡＲ＿１〜ＡＲ＿１２、ＢＲ＿１〜ＢＲ＿１２、ＣＲ＿１〜ＣＲ＿１２…リードレベル
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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