(57)【要約】【課題】半導体パッケージ及びその製造方法の提供。【解決手段】基板絶縁膜とチップ絶縁膜の中で、少なくとも１つがダミー開口部を含み、フリップチップをボンディングするための自己接合ソルダボンディング工程で基板接続端子とチップ接続端子とを連結する内部ソルダボールにならず周辺に残留するソルダ粒子がダミー開口部を満たしてダミーソルダを形成する。このため、残留するソルダ粒子による電気的短絡、漏洩電流等の問題点を解決でき、信頼性ある半導体パッケージを提供できる。また、ダミー開口部が信号伝達経路である回路パターンの所定の部分を露出させるように形成されるので、ダミー金属パターンを任意に形成する必要がなく回路基板の信号配線デザインを変更する必要がない。【選択図】      図２
2012089847.tif 000002
【特許請求の範囲】
【請求項１】
ベース基板、前記ベース基板の上に配置された基板接続端子、及び前記ベース基板を覆い、前記基板接続端子を露出させる基板絶縁膜を含む回路基板と、
チップ接続端子とこれを露出させるチップ絶縁膜とを含み、前記回路基板の上に実装された半導体チップと、
前記基板接続端子と前記チップ接続端子との間に介在し、これを電気的に連結する内部ソルダボールと、
前記基板絶縁膜と前記チップ絶縁膜との中で、少なくとも１つに形成されるダミー開口部を満たすダミーソルダと、を含み、
前記ダミーソルダは前記半導体チップと前記基板とを電気的に連結しないことを特徴とする半導体パッケージ。
【請求項２】
前記回路基板は、前記回路基板を貫通するビアホールと前記ビアホール内側壁を覆うビア金属パターンとをさらに含み、
前記基板絶縁膜に形成されるダミー開口部は、前記ビア金属パターンを露出させ、
前記ダミーソルダは、前記ビア金属パターンと接し、前記ビアホールを満たすことを特徴とする請求項１に記載の半導体パッケージ。
【請求項３】
前記回路基板は、前記基板接続端子と電気的に連結する回路金属パターンをさらに含み、
前記基板絶縁膜に形成されたダミー開口部は、前記回路金属パターンを露出させ、前記ダミーソルダは、前記回路金属パターンと接することを特徴とする請求項１に記載の半導体パッケージ。
【請求項４】
前記ダミー開口部の幅は、前記回路金属パターンの幅より広いことを特徴とする請求項３に記載の半導体パッケージ。
【請求項５】
前記回路基板は、基板ダミー金属パターンをさらに含み、
基板絶縁膜に形成されたダミー開口部は、前記基板ダミー金属パターンを露出させ、前記ダミーソルダは前記ダミー金属パターンと接することを特徴とする請求項１に記載の半導体パッケージ。
【請求項６】
前記ダミー開口部の幅は、前記基板ダミー金属パターンの幅より広いことを特徴とする請求項５に記載の半導体パッケージ。
【請求項７】
前記回路基板は、リセスされた領域と、前記リセスされた領域の側壁と底とを覆うリセス金属パターンとをさらに含み、
前記基板絶縁膜に形成されるダミー開口部は、前記リセス金属パターンを露出させ、前記ダミーソルダは、前記リセス金属パターンと接しながら、前記リセスされた領域を満たすことを特徴とする請求項１に記載の半導体パッケージ。
【請求項８】
前記半導体チップは、チップダミー金属パターンをさらに含み、
前記チップ絶縁膜に形成されるダミー開口部は、前記チップダミー金属パターンを露出させ、前記ダミーソルダは、前記チップダミー金属パターンと接することを特徴とする請求項１に記載の半導体パッケージ。
【請求項９】
前記半導体チップは、前記チップ接続端子に接するバンプをさらに含み、
前記内部ソルダボールは、少なくとも前記バンプの側面を覆うことを特徴とする請求項１に記載の半導体パッケージ。
【請求項１０】
前記半導体チップは、前記半導体チップを貫通する貫通ビアをさらに含むことを特徴とする請求項１に記載の半導体パッケージ。
【請求項１１】
前記半導体チップの上に実装され、前記貫通ビアと電気的に連結する上部半導体チップをさらに含むことを特徴とする請求項１０に記載の半導体パッケージ。
【請求項１２】
ベース基板、前記ベース基板の上に配置された基板接続端子、及び前記ベース基板を覆い、前記基板接続端子を露出させる基板絶縁膜を含む回路基板を形成する段階と、
前記回路基板の上に接着樹脂とソルダ粒子を含む混合膜を形成する段階と、
前記混合膜の上に、チップ接続端子とこれを露出させるチップ絶縁膜を含む半導体チップを形成する段階と、
前記基板接続端子と前記チップ接続端子との間に内部ソルダボールを形成する段階と、を含み、
前記基板絶縁膜と前記チップ絶縁膜との中で、少なくとも１つはダミー開口部を包含するように形成され、前記内部ソルダボールを形成する段階は、前記ダミー開口部を満たすダミーソルダを形成する段階とを含むことを特徴とする半導体パッケージの製造方法。
【請求項１３】
前記混合膜を形成する段階は、接着樹脂とこれに分散されたソルダ粒子を含む混合物を塗布する段階を含むことを特徴とする請求項１２に記載の半導体パッケージの製造方法。
【請求項１４】
前記混合膜を形成する段階は、接着樹脂で構成される接着樹脂膜とソルダ粒子で構成されるソルダ粒子膜を含む混合多層膜とを提供する段階を含むことを特徴とする請求項１２に記載の半導体パッケージの製造方法。
【請求項１５】
前記内部ソルダボールを形成する段階は、前記ソルダ粒子の融点以上の温度に加熱して行われることを特徴とする請求項１２に記載の半導体パッケージの製造方法。
【請求項１６】
前記回路基板を形成する段階は、
ベース基板を準備する段階と、
前記ベース基板の上に基板接続端子を形成する段階と、
前記ベース基板を覆い、前記基板接続端子を露出させる基板絶縁膜を形成する段階と、を含むことを特徴とする請求項１２に記載の半導体パッケージの製造方法。
【請求項１７】
前記ベース基板の上に回路金属パターンを形成する段階をさらに含み、
前記基板絶縁膜は、前記回路金属パターンを露出させるダミー開口部を包含するように形成されることを特徴とする請求項１６に記載の半導体パッケージの製造方法。
【請求項１８】
前記回路金属パターンを露出させるダミー開口部は、前記回路金属パターンの幅より広い幅を有するように形成されることを特徴とする請求項１７に記載の半導体パッケージの製造方法。
【請求項１９】
前記ベース基板をパターニングしてビアホールを形成する段階と、
前記ビアホールの側壁を覆うビア金属パターンを形成する段階と、をさらに含み、
前記基板絶縁膜は、前記ビア金属パターンを露出させるダミー開口部を包含するように形成されることを特徴とする請求項１６に記載の半導体パッケージの製造方法。
【請求項２０】
前記ベース基板にリセスされた領域を形成する段階と、
前記リセスされた領域の側壁と底を覆うリセス金属パターンを形成する段階と、をさらに含み、
前記基板絶縁膜は前記リセス金属パターンを露出させるダミー開口部を包含するように形成されることを特徴とする請求項１６に記載の半導体パッケージの製造方法。
【請求項２１】
前記ベース基板の上に基板ダミー金属パターンを形成する段階をさらに含み、
前記基板絶縁膜は前記基板ダミー金属パターンを露出させるダミー開口部を包含するように形成されることを特徴とする請求項１６に記載の半導体パッケージの製造方法。
【請求項２２】
前記基板ダミー金属パターンを露出させるダミー開口部は、前記基板ダミー金属パターンの幅より広い幅を有するように形成されることを特徴とする請求項２１に記載の半導体パッケージの製造方法。
【請求項２３】
前記半導体チップの上に上部混合膜を形成する段階と、
前記上部混合膜の上に上部チップ接続端子とこれを露出させる上部チップ絶縁膜を含む上部半導体チップを提供する段階と、
前記チップ接続端子と前記上部チップ接続端子との間に上部内部ソルダボールを形成する段階と、をさらに含むことを特徴とする請求項１２に記載の半導体パッケージの製造方法。
【請求項２４】
前記内部ソルダボールを形成する段階と前記上部内部ソルダボールを形成する段階は、同時に進行されることを特徴とする請求項２３に記載の半導体パッケージの製造方法。
【請求項２５】
半導体チップの絶縁膜と基板の絶縁膜の中で、少なくとも１つのダミー開口部を形成する段階と、
前記基板と前記半導体チップとの間に内部ソルダボールを形成する段階と、
前記少なくとも１つのダミー開口部内にダミーソルダを形成する段階と、を含み、
前記内部ソルダボールは前記半導体チップのチップ連結端子を前記基板の基板連結端子に連結させ、
前記ダミーソルダは前記基板と前記半導体チップを電気的に連結しないことを特徴とする半導体パッケージの製造方法。
【請求項２６】
前記基板の上に回路金属パターン、ビア金属パターン及びダミー基板金属パターンの中で少なくとも１つを形成する段階をさらに含み、
前記少なくとも１つのダミー開口部は、前記回路金属パターン、前記ビア金属パターン及び前記ダミー基板金属パターンの中で、少なくとも１つを露出させるように形成されることを特徴とする請求項２５に記載の半導体パッケージの製造方法。
【請求項２７】
前記基板の上に回路金属パターン、ビア金属パターン及びダミー基板金属パターンを形成する段階をさらに含み、
前記少なくとも１つの開口部は前記回路金属パターン、前記ビア金属パターン及び前記ダミー基板金属パターンを露出させる複数個のダミー開口部であることを特徴とする請求項２５に記載の半導体パッケージの製造方法。
【請求項２８】
前記基板の上に混合膜を形成する段階をさらに含み、
前記混合膜は接着樹脂と複数のソルダ粒子を含み、
前記混合膜を加熱することによって、前記内部ソルダボールと前記ダミーソルダとが同時に形成されることを特徴とする請求項２５に記載の半導体パッケージの製造方法。
【請求項２９】
前記ソルダ粒子は前記接着樹脂内に分散されることを特徴とする請求項２８に記載の半導体パッケージの製造方法。
【請求項３０】
前記混合膜を形成する段階は、混合多層膜を提供する段階を含み、前記混合多層膜は接着樹脂で形成される接着樹脂膜と、ソルダ粒子で形成されるソルダ粒子膜とを含むことを特徴とする請求項２８に記載の半導体パッケージの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体パッケージ及びその製造方法に係り、より詳しくは、残留するソルダ粒子による電気的短絡や漏洩電流等を解決できる信頼性ある半導体パッケージ及びその製造方法に関する。
【背景技術】
【０００２】
電子機器に使用される半導体集積回路は、その高密度、高集積化に伴い、半導体チップの電極端子の多ピン化、狭いピッチ（ｐｉｔｃｈ）化が急速に進んでいる。
また、半導体チップの回路基板（又は配線基板）への実装には、配線遅延を少なくするためにフリップチップボンディング実装が広く利用されている。
このような半導体パッケージにおいては、より信頼性の高い半導体パッケージが求められており、その製造方法においても、より簡便なフリップチップボンディング実装方法が求められ、これらについて多様な研究がなされている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】韓国特許公開第１０−２００７−００５２７９１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
上記のように、半導体パッケージについては、これまで多様な研究が行われてきているが、未だに満足のいくレベルの信頼性が得られていないのが現状である。
本発明は、このような現状を鑑みてなされたものであって、本発明の目的は、より信頼性の高い半導体パッケージを提供することにある。
さらに、本発明の第２の目的は、信頼性が高く、より簡便な半導体パッケージの製造方法を提供することにある。
【課題を解決するための手段】
【０００５】
上記本発明の目的を達成するための実施形態に係る半導体パッケージは、ベース基板、ベース基板の上に配置された基板接続端子、及びベース基板を覆い、基板接続端子を露出させた基板絶縁膜を含む回路基板と、チップ接続端子とこれを露出させたチップ絶縁膜とを含み、回路基板の上に実装される半導体チップと、基板接続端子とチップ接続端子との間に介在し、これらを電気的に連結する内部ソルダボールと、基板絶縁膜とチップ絶縁膜との中で、少なくとも１つが形成されたダミー開口部を満たすダミーソルダと、を含み、ダミーソルダが半導体チップと基板とを電気的に連結していないことを特徴とする。
【０００６】
本発明の実施形態において、回路基板は、回路基板を貫通するビアホールとビアホール内側壁を覆うビア金属パターンをさらに包含することができ、この時、基板絶縁膜に形成されるダミー開口部はビア金属パターンを露出させ、ダミーソルダはビア金属パターンと接し、ビアホールを満たすことができる。
また、回路基板は、基板接続端子と電気的に連結した回路金属パターンをさらに包含することができ、この時、基板絶縁膜に形成されたダミー開口部は回路金属パターンを露出させることができ、ダミーソルダは回路金属パターンと接することができる。この時、ダミー開口部の幅は回路金属パターンの幅より広いことが望ましい。
【０００７】
また、回路基板は、基板ダミー金属パターンをさらに包含することができ、この時、基板絶縁膜に形成されたダミー開口部は基板ダミー金属パターンを露出させ、ダミーソルダはダミー金属パターンと接することができる。この時、ダミー開口部の幅は基板ダミー金属パターンの幅よりも広いことが望ましい。
【０００８】
本発明の実施形態において、回路基板は、リセスされた領域と、リセスされた領域の側壁と底とを覆うリセス金属パターンをさらに包含することができ、この時、基板絶縁膜に形成されたダミー開口部はリセス金属パターンを露出させ、ダミーソルダはリセス金属パターンと接しながら、リセスされた領域を満たすことができる。
【０００９】
本発明の実施形態において、半導体チップは、チップダミー金属パターンをさらに包含することができ、この時、チップ絶縁膜に形成されたダミー開口部はチップダミー金属パターンを露出させ、ダミーソルダはチップダミー金属パターンと接することができる。
また、半導体チップは、チップ接続端子に接するバンプをさらに包含することができ、内部ソルダボールは少なくともバンプの側面を覆っていることが望ましい。
また、半導体チップは半導体チップを貫通する貫通ビアをさらに包含することができ、この時、半導体パッケージは半導体チップの上に実装され、貫通ビアと電気的に連結した上部半導体チップをさらに包含することができる。
【００１０】
本発明の第２の目的を達成するための、本発明の実施形態に係る半導体パッケージの製造方法は、ベース基板、ベース基板の上に配置された基板接続端子、及びベース基板を覆い、基板接続端子を露出させた基板絶縁膜を含む回路基板を形成する段階と、回路基板の上に接着樹脂とソルダ粒子を含む混合膜を形成する段階と、混合膜の上に、チップ接続端子とこれを露出させたチップ絶縁膜とを含む半導体チップを形成する段階と、基板接続端子とチップ接続端子との間に内部ソルダボールを形成する段階と、を含み、基板絶縁膜とチップ絶縁膜との中で、少なくとも１つはダミー開口部を包含するように形成され、内部ソルダボールを形成する段階は、ダミー開口部を満たすダミーソルダを形成する段階と、を含む。
【００１１】
混合膜を形成する段階は、接着樹脂とこれに分散されたソルダ粒子とを含む混合物を塗布する段階を包含することができる。あるいはまた、混合膜を形成する段階は、接着樹脂で構成される接着樹脂膜とソルダ粒子で構成されるソルダ粒子膜とを含む混合多層膜を形成する段階を包含してもよい。
内部ソルダボールを形成する段階は、ソルダ粒子の融点以上の温度に加熱して進行させることができる。
【００１２】
回路基板を形成する段階は、ベース基板を準備する段階と、ベース基板の上に基板接続端子を形成する段階と、ベース基板を覆い、基板接続端子を露出させた基板絶縁膜を形成する段階と、を包含することができる。また、ベース基板の上に回路金属パターンを形成する段階をさらに包含することができ、基板絶縁膜は回路金属パターンを露出させたダミー開口部を包含するように形成することができる。
【００１３】
本発明の実施形態に係る半導体パッケージの製造方法は、ベース基板をパターニングしてビアホールを形成する段階と、ビアホールの側壁を覆うビア金属パターンを形成する段階と、をさらに包含することができ、基板絶縁膜はビア金属パターンを露出させたダミー開口部を包含するように形成することができる。
【００１４】
さらに、前記方法は、ベース基板にリセスされた領域を形成する段階と、リセスされた領域の側壁と底を覆うリセス金属パターンを形成する段階と、を包含することができ、基板絶縁膜はリセス金属パターンを露出させたダミー開口部を包含するように形成することができる。
【００１５】
前記方法はまた、ベース基板の上に基板ダミー金属パターンを形成する段階をさらに包含することができ、基板絶縁膜は基板ダミー金属パターンを露出させた開口部を包含するように形成することができる。
【００１６】
また、前記方法は、半導体チップの上に上部混合膜を形成する段階と、上部混合膜の上に上部チップ接続端子とこれを露出させた上部チップ絶縁膜とを含む上部半導体チップを形成する段階と、チップ接続端子と上部チップ接続端子との間に上部内部ソルダボールを形成する段階と、をさらに包含することができる。内部ソルダボールを形成する段階と上部内部ソルダボールを形成する段階とは同時に進行させてもよい。
【発明の効果】
【００１７】
本発明の一実施形態によれば、基板絶縁膜とチップ絶縁膜との中で、少なくとも１つがダミー開口部を含み、フリップチップをボンディングするための自己接合ソルダボンディング工程で基板接続端子とチップ接続端子とを連結し、内部ソルダボールとならずに周辺に残留するソルダ粒子がダミー開口部を満たして、ダミーソルダを形成するので、ダミー開口部無しにダミーソルダが基板絶縁膜上に配置される場合に比べ、ダミーソルダの上部面が過度に突出しないので、ダミーソルダの上部面が半導体チップとの距離が遠くなり、カップリング効果によって信号干渉等の影響を減らすことができる。
したがって、本発明によれば、残留するソルダ粒子による電気的短絡（Ｓｈｏｒｔ）、漏洩電流等の問題点を解決でき、信頼性の高い半導体パッケージが提供される。
【００１８】
また、本発明の実施形態によれば、回路ダミー開口部が信号伝達経路である回路金属パターンの所定の部分を露出させるように形成されるので、ダミー金属パターンを任意に形成する必要がなく、回路基板の信号配線デザインを変更する必要がない。
したがって、本発明によれば、回路基板の信号配線デザインを変更しなくとも基板絶縁膜の回路ダミー開口部のみを望む位置に形成することができるので、信頼性の高い半導体パッケージを具現する製造方法を提供することができる。
また、本発明によれば、ソルダ粒子膜と接着樹脂膜を含む混合多層膜を利用して、より簡単にフリップチップをボンディングするための自己接合ソルダボンディング工程を遂行できる半導体パッケージの製造方法を提供することができる。
【図面の簡単な説明】
【００１９】
【図１】本発明の実施形態１に係る半導体パッケージの平面図である。
【図２】図１のＩＩ−ＩＩ’線に沿って切断した断面図である。
【図３】図２の断面を有する半導体パッケージの製造過程を順次的に示す工程断面図である。
【図４】図２の断面を有する半導体パッケージの製造過程を順次的に示す工程断面図である。
【図５】図２の断面を有する半導体パッケージの製造過程を順次的に示す工程断面図である。
【図６】図２の断面を有する半導体パッケージの製造過程を順次的に示す工程断面図である。
【図７】図２の断面を有する半導体パッケージの製造過程を順次的に示す工程断面図である。
【図８】図２の断面を有する半導体パッケージの製造過程を順次的に示す工程断面図である。
【図９】本発明の一実施形態において、図２の断面を有する半導体パッケージの製造過程を順次的に示す工程断面図である。
【図１０】図９の‘Ａ’部分を拡大した斜視図である。
【図１１】図２の断面を有する半導体パッケージの製造過程を順次的に示す工程断面図である。
【図１２】図１１の‘Ｂ’部分を拡大した断面図である。
【図１３】図２の断面を有する半導体パッケージの製造過程を示す工程断面図である。
【図１４】図１３の‘Ｃ’部分を拡大した断面図である。
【図１５】図２の断面を有する半導体パッケージの製造過程を順次的に示す工程断面図である。
【図１６】本発明の実施形態２に係る半導体パッケージの平面図である。
【図１７】図１６のＸＩＶＡ−ＸＩＶＡ’線に沿って切断した断面図である。
【図１８】図１６のＸＩＶＢ−ＸＩＶＢ’線に沿って切断した断面図である。
【図１９】図１７の断面を有する半導体パッケージの製造過程を順次的に示す工程断面図である。
【図２０】図１８の断面を有する半導体パッケージの製造過程を順次的に示す工程断面図である。
【図２１】図１７の断面を有する半導体パッケージの製造過程を順次的に示す工程断面図である。
【図２２】図１８の断面を有する半導体パッケージの製造過程を順次的に示す工程断面図である。
【図２３】図１７の断面を有する半導体パッケージの製造過程を順次的に示す工程断面図である。
【図２４】図１８の断面を有する半導体パッケージの製造過程を順次的に示す工程断面図である。
【図２５】（Ａ）は、図１７の断面を有する半導体パッケージの製造過程を順次的に示す工程断面図であり、（Ｂ）は、図１８の断面を有する半導体パッケージの製造過程を順次的に示す工程断面図であり、（Ｃ）は、図２５（Ａ）の‘Ｄ’部分を拡大した斜視図である。
【図２６】図１７の断面を有する半導体パッケージの製造過程を順次的に示す工程断面図である。
【図２７】図１８の断面を有する半導体パッケージの製造過程を順次的に示す工程断面図である。
【図２８】本発明の実施形態３に係る半導体パッケージの断面図である。
【図２９】本発明の実施形態４に係る半導体パッケージの断面図である。
【図３０】本発明の実施形態５に係る半導体パッケージの断面図である。
【図３１】本発明の一実施形態に係る、図３０の断面を有する半導体パッケージの製造過程を順次的に示す工程断面図である。
【図３２】本発明の一実施形態に係る、図３０の断面を有する半導体パッケージの製造過程を順次的に示す工程断面図である。
【図３３】本発明の一実施形態に係る、図３０の断面を有する半導体パッケージの製造過程を順次的に示す工程断面図である。
【図３４】本発明の一実施形態に係る、図３０の断面を有する半導体パッケージの製造過程を順次的に示す工程断面図である。
【図３５】本発明の他の実施形態に係る、図３０の断面を有する半導体パッケージの製造過程を順次的に示す工程断面図である。
【図３６】本発明の実施形態に係る半導体パッケージを含むパッケージモジュールの例を示す図面である。
【図３７】本発明の実施形態に係る半導体パッケージを含む電子装置の例を示すブロック図である。
【図３８】本発明の実施形態に係る半導体パッケージを含むメモリーシステムの例を示すブロック図である。
【発明を実施するための形態】
【００２０】
以下、添付した図面を参照して、本発明の望ましい実施形態について詳細に説明する。しかしながら、本発明は、ここで説明する実施形態に限定されるものではなく、他の形態にも具体化され得るものである。
むしろ、ここで紹介する実施形態は、開示された内容が当業者に明確に理解されるように、そして、本発明の思想が十分に伝達できるようにするために提供するものである。
【００２１】
添付した図面において、層及び領域の厚さは説明を明確にするために誇張されたものである。また、層が異なる層、又は基板“上”にあると言及されている場合、それは他の層又は基板上に直接形成されるか、あるいはその間に第３の層もしくは基板が介在され得ることを意味する。そして、明細書において同一な参照番号に表示された部分は、同一な構成要素を示す。
【００２２】
＜実施形態１＞
図１は本発明の実施形態１に係る半導体パッケージの平面図であり、図２は図１のＩＩ−ＩＩ’線に沿って切断した断面図である。
図１及び図２を参照すれば、実施形態１に係る半導体パッケージ３００は、回路基板１００と、その上に実装された半導体チップ２００とを含む。
【００２３】
回路基板１００は、ベース基板１を含む。ベース基板１はビスマレイミドトリアジン（Ｂｉｓｍａｌｅｉｍｉｄｅ  ｔｒｉａｚｉｎｅ）樹脂（ｒｅｓｉｎ）、アルミナ系セラミック、ガラス系セラミック又はシリコン等で形成することができる。
【００２４】
ベース基板１は、第１面２ａと、対向する第２面２ｂとを含み、第１面２ａと第２面２ｂとを貫通するベースビアホール５を含む。
第１面２ａと第２面２ｂとには金属板３が配置され、金属板３とベースビアホール５の上にはシード膜７が配置される。
【００２５】
金属板３としては、は銅板を用いることができ、シード膜７としては、例えば、無電解鍍金パターンで形成することができる。
【００２６】
シード膜７の上には、電解鍍金パターン９ａ、９ｂ、９ｃ、９ｄが配置される。電解鍍金パターン９ａ、９ｂ、９ｃ、９ｄは基板接続端子９ａ、ビア金属パターン９ｂ、回路金属パターン９ｃ、及びボールランド９ｄを包含することができる。
【００２７】
基板接続端子９ａは第１面２ａの上に配置され、半導体チップ２００のチップ接続端子１２２と電気的に連結している。
ビア金属パターン９ｂはビアホール５の内側壁を覆うように位置する。
回路金属パターン９ｃは第１面２ａの上に配置され、基板接続端子９ａと電気的に連結し、信号伝達役割を果たすことができる。
ボールランド９ｄは第２面２ｂに配置され、その上に外部ソルダボール４０が付着している。
シード膜７及び電解鍍金パターン９ａ、９ｂ、９ｃ、９ｄは、銅を包含することができる。
【００２８】
第１面２ａの上に第１基板絶縁膜１３が配置され、第２面２ｂの上に第２基板絶縁膜１７が配置される。
第１基板絶縁膜１３と第２基板絶縁膜１７は、どちらもソルダレジスト層（ｓｏｌｄｅｒ  ｒｅｓｉｓｔ）に該当し、感光性フォトレジスト膜で形成することができる。
【００２９】
第１基板絶縁膜１３は、基板接続端子９ａを露出させた基板接続端子開口部１５ａを含み、ダミー開口部１５ｂ、１５ｃをさらに包含することができる。
ダミー開口部１５ｂ、１５ｃは、ビア金属パターン９ｂ及び回路金属パターン９ｃの所定の部分を各々露出させたビアダミー開口部１５ｂ及び回路ダミー開口部１５ｃを包含することができる。
本実施形態において、回路ダミー開口部１５ｃは平面の上に直四角ライン形態を有するが、これに限定されるものではなく、回路金属パターン９ｃにしたがって多様な平面形態を有することができる。
【００３０】
第２基板絶縁膜１７は、ボールランド９ｄを露出させるボールランド開口部１９を包含することができる。
ダミー開口部１５ｂ、１５ｃはダミーソルダ（ｄｕｍｍｙ  ｓｏｌｄｅｒ）１３２ｂ、１３２ｃで満たされ、ダミーソルダ１３２ｂ、１３２ｃは、ビアダミーソルダ１３２ｂと回路ダミーソルダ１３２ｃとを含む。
ビアダミーソルダ１３２ｂはビアダミー開口部１５ｂを満たし、回路ダミーソルダ１３２ｃは回路ダミー開口部１５ｃを満たす。
【００３１】
このような回路基板１００の上には半導体チップ２００が配置され、半導体チップ２００の下部面にはチップ接続端子１２２が配置されている。
そして、半導体チップ２００の下部面に、チップ接続端子１２２を露出させるチップ接続端子開口部１３５ａを有するチップ絶縁膜１２４が形成されている。
チップ接続端子１２２は、基板接続端子９ａと重畳される位置に配置され、チップ接続端子１２２と基板接続端子９ａとの間には、内部ソルダボール１３３が配置されてチップ接続端子１２２と基板接続端子９ａとを電気的に連結している。
【００３２】
ダミーソルダ１３２ｂ、１３２ｃは、内部ソルダボール１３３と同一な物質で形成され、例えば、鉛、錫、インジウム、ビスマス、アンチモン、銀、又はこれらの合金などの金属で形成することができる。
チップ絶縁膜１２４と第１基板絶縁膜１３との間には、樹脂膜１３１が配置されて内部ソルダボール１３３を保護する。
【００３３】
ダミーソルダ１３２ｂ、１３２ｃと重畳される位置のチップ絶縁膜１２４には開口部が存在せず、回路基板１００の上に配置される半導体チップ２００をモールディング膜４２が覆うことができる。
【００３４】
図３〜９、１１、１５は、本発明の一実施形態において、図２の断面を有する半導体パッケージの製造過程を順次的に示す工程断面図である。
【００３５】
図３を参照すれば、最初に、互に対向する第１面２ａと第２面２ｂを有するベース基板１を準備する。ベース基板１の第１面２ａと第２面２ｂには金属板３が積層され、金属板３はボンディング及び／又は圧着方式でベース基板１の上に固定することができる。
金属板３は銅板で形成することができ、金属板３の厚さを薄くするためにハーフエッチング（ｈａｌｆ−ｅｔｃｈｉｎｇ）工程を行うことができる。
【００３６】
図４を参照すれば、エッチング及びドリル工程等を通じて、金属板３とベース基板１とを貫通するビアホール５が形成される。
また、図５を参照すれば、ビアホール５が形成されたベース基板１の上にシード膜７が形成される。
【００３７】
シード膜７は、無電解鍍金方法を利用して形成することができ、例えば、銅を包含することができる。
シード膜７は、第１面２ａと第２面２ｂの上の金属板３の上のみではなく、ビアホール５の内側壁も覆うように形成される。
【００３８】
図６を参照すれば、シード膜７の上に電解鍍金膜９が形成される。電解鍍金膜９は、電解鍍金方法を利用して形成することができ、例えば、銅を包含することができる。
電解鍍金膜９はシード膜７の上に形成されるので、ビアホール５の内側壁にも形成されることになる。
【００３９】
図７を参照すれば、電解鍍金膜９の上にドライフィルムを覆い、露光及び現像工程によって、ドライフィルムマスク１１が形成される。
ドライフィルムマスク１１はビアホール５を覆うように形成することができる。
【００４０】
図８を参照すれば、ドライフィルムマスク１１を蝕刻マスクとして利用して、その下部の電解鍍金膜９を蝕刻して基板接続端子９ａ、ビア金属パターン９ｂ、回路金属パターン９ｃ及びボールランド９ｄが形成される。
上記工程において、電解鍍金膜９下部のシード膜７及び金属板３も同時に蝕刻されて、ベース基板１の表面が露出される。
その後、ドライフィルムマスク１１を除去するが、ドライフィルムマスク１１は湿式蝕刻方法で除去することができる。
【００４１】
図１０は図９の‘Ａ’部分を拡大した斜視図である。図９及び図１０を参照すれば、ベース基板１の第１面２ａの上に第１基板絶縁膜１３が形成され、第２面２ｂに第２基板絶縁膜１７が形成される。
【００４２】
基板絶縁膜１３、１７は、ソルダレジスト層として感光性フォトレジストを用いて形成することができ、フォトリソグラフィー工程によって形成することができる。
第１基板絶縁膜１３は、基板接続端子９ａを露出させた基板接続端子開口部１５ａを包含するように形成され、、ダミー開口部１５ｂ、１５ｃを包含するように形成される。
【００４３】
ダミー開口部１５ｂ、１５ｃは、ビア金属パターン９ｂ及び回路金属パターン９ｃの所定の部分を各々露出させるビアダミー開口部１５ｂ及び回路ダミー開口部１５ｃを包含できる。
回路ダミー開口部１５ｃは、図１０に示すように、回路金属パターン９ｃの幅Ｗ２より広い幅Ｗ１を有するように形成することが好ましい。このことにより、回路ダミー開口部１５ｃを通じて回路金属パターン９ｃの両側壁に隣接するベース基板１の表面を露出させることができ、回路金属パターン９ｃの両側壁も露出することができる。
【００４４】
第２基板絶縁膜１７には、ボールランド９ｄを露出させるボールランド開口部１９を形成することができる。
このようにして、回路基板１００が完成する。
【００４５】
図１２は図１１の‘Ｂ’部分を拡大した断面図である。
図１１、１２、１５を参照すれば、回路基板１００の上にソルダ粒子１３２と接着樹脂１３０とを含む混合物１３４が塗布される。
【００４６】
混合物１３４において、ソルダ粒子１３２と接着樹脂１３０との比率は、体積比で例えば、１：９〜５：５に混合することができる。
ソルダ粒子１３２は、例えば、０．１μｍ〜１００μｍの直径を有する粒子を用いることができる。また、ソルダ粒子１３２は、銅、鉛、錫、インジウム、ビスマス、アンチモン、銀、又はこれらの合金などの金属の粒子を用いることができる。
【００４７】
接着樹脂１３０は、流動（ｆｌｕｘ）機能、加熱した場合のソルダ粒子１３２表面の酸化膜除去機能、及び接着剤機能を有することができる。
接着樹脂１３０は、例えば、エポキシ系列の樹脂を用いることができ、さらに具体的な例としては、ビスフェノールＡとエピクロルヒドリンなどを用いることができる。
【００４８】
混合物１３４は、還元剤（ｒｅｄｕｃｔａｎｔ）、消泡剤（ｄｅｆｏｒｍｉｎｇ  ａｇｅｎｔ）、溶媒及び／又は硬化剤をさらに包含することができる。
硬化剤としては、シリコン系列、フェノール系、酸無水物（ａｃｉｄ  ａｎｈｙｄｒｉｄｅ）系、又はアミン系を用いることができる。
また、混合物１３４は、熱セッティング物質（ｔｈｅｒｍａｌ  ｓｅｔｔｉｎｇ  ａｇｅｎｔ）、熱変形物質（ｔｈｅｒｍａｌ  ｐｌａｓｔｉｃ  ａｇｅｎｔ）及び／又は紫外線硬化物質等をさらに包含することができる。
【００４９】
このような混合物１３４の塗布後、混合物１３４の上に半導体チップ２００を形成し、回路基板１００を加熱する。
この時、回路基板１００の加熱温度は、ソルダ粒子１３２の融点以上の温度にすることができる。
接着樹脂１３０の加熱により、ソルダ粒子１３２表面の酸化膜が除去される。
【００５０】
また、混合物１３４が消泡剤をさらに包含する場合、消泡剤は、混合物１３４内で気体発生を抑制して、ソルダ粒子１３２の金属表面への濡れ特性（ｗｅｔｔｉｎｇ  ｃｈａｒａｃｔｅｒｉｓｔｉｃ）をさらに向上させることができる。
【００５１】
接着樹脂１３０は、加熱工程で溶媒が蒸発し、硬化して樹脂膜１３１を形成する。
図１２に示すように、ソルダ粒子１３２は、接着樹脂１３０内で点線の矢印に沿って流動し、開口部１５ａ、１５ｂ、１５ｃを通じて露出された金属パターンである基板接続端子９ａ、ビア金属パターン９ｂ、及び回路金属パターン９ｃと、チップ接続端子１２２の表面へ移動して接着、固定される。
【００５２】
これによって、チップ接続端子１２２と基板接続端子９ａの間に、内部ソルダボール１３３が形成される。
これと同時に、基板接続端子９ａとチップ接続端子１２２とを連結する内部ソルダボール１３３とならずに周辺に残留するソルダ粒子１３２は、ビアダミー開口部１５ｂと回路ダミー開口部１５ｃを各々満たすビアダミーソルダ１３２ｂと回路ダミーソルダ１３２ｃとになる。
【００５３】
回路ダミー開口部１５ｃは、図１０に示すように、回路金属パターン９ｃの幅Ｗ２より広い幅Ｗ１を有するように形成されるので、ソルダ粒子１３２は、露出した回路金属パターン９ｃの上部面のみでなく、両側壁にも付着する。
そのため、回路ダミー開口部１５ｃは、図１０に示すように、回路金属パターン９ｃの幅Ｗ２より広い幅Ｗ１を有するように形成されるので、ソルダ粒子１３２が回路金属パターン９ｃに付着できる面積は広くなる。
このため、残留するソルダ粒子による電気的短絡（Ｓｈｏｒｔ）、漏洩電流等の問題点を解決できるので、信頼性ある半導体パッケージを提供できる。
【００５４】
その上、ダミーソルダ１３２ｂ、１３２ｃは、ダミー開口部１５ｂ、１５ｃ内でダミー開口部１５ｂ、１５ｃを満たすように形成されるので、第１基板絶縁膜１３の上部表面へ過度に突出することがない。
したがって、ダミーソルダがダミー開口部無しで基板絶縁膜上に配置される場合に比べ、本発明においては、ダミーソルダ１３２ｂ、１３２ｃの上部面と半導体チップ２００との距離が遠くなり、カップリング効果による信号干渉等の影響を減らすことができる、したがって、さらに信頼性ある半導体パッケージを具現することができる。
【００５５】
続いて、モールディング工程が進行し、モールディング膜４２が形成される。
図１３は、本発明の他の実施形態において、図２の断面を有する半導体パッケージの製造過程を示す工程断面図であり、図１４は、図１３の‘Ｃ’部分を拡大した断面図である。
図１３、図１４及び図１５を参照すれば、図９の状態で回路基板１００の上に混合多層膜１３４ａ（ソルダホイル：ｓｏｌｄｅｒ  ｆｏｉｌと称する）が形成される。
【００５６】
混合多層膜１３４ａは、ソルダ粒子（図１１を参照して説明され参照番号１３２に該当）で構成されるソルダ粒子膜１３２ａと、この両面に配置され、接着樹脂（図１１を参照して説明され参照番号１３０に該当）で構成される接着樹脂膜１３０ａを含む。
次に、混合多層膜１３４ａの上に半導体チップ２００が形成される。
【００５７】
そして、回路基板１００が加熱され、接着樹脂膜１３０ａは、加熱工程で溶媒が蒸発し、硬化して樹脂膜１３１を形成する。
また、図１４に示すように、ソルダ粒子膜１３２ａは、接着樹脂膜１３０ａ内で点線の矢印に沿って流動し、開口部１５ａ、１５ｂ、１５ｃを通じて露出された金属パターンである基板接続端子９ａ、ビア金属パターン９ｂ、及び回路金属パターン９ｃとチップ接続端子１２２の表面へと移動し、接着される。
【００５８】
これにより、チップ接続端子１２２と基板接続端子９ａとの間に内部ソルダボール１３３が形成される。
これと同時に、基板接続端子９ａとチップ接続端子１２２とを連結する内部ソルダボール１３３にならずに周辺に残留するソルダ粒子膜１３２ａは、ビアダミー開口部１５ｂと回路ダミー開口部１５ｃを各々満たすビアダミーソルダ１３２ｂと回路ダミーソルダ１３２ｃになる。
【００５９】
このため、残留するソルダ粒子膜による電気的短絡（Ｓｈｏｒｔ）、漏洩電流等の問題点を解決でき、信頼性の高い半導体パッケージを提供することができる。
また、本発明によれば、混合多層膜１３４ａを利用して、より簡単にフリップチップをボンディングするための自己接合ソルダボンディング（ｓｅｌｆ−ａｓｓｅｍｂｌｙ  ｓｏｌｄｅｒ  ｂｏｎｄｉｎｇ）工程を遂行することができる。
【００６０】
本実施形態において、回路ダミー開口部１５ｃは、信号伝達経路である回路金属パターン９ｃの所定の部分を露出させるように形成されるので、ダミー金属パターンを任意に形成する必要がなく、回路基板の信号配線デザインを変更する必要がない。
そのため、回路基板の信号配線デザインを変更しなくとも、基板絶縁膜の回路ダミー開口部のみを望む位置に形成することができるので、信頼性の高い半導体パッケージを具現することができる。
【００６１】
＜実施形態２＞
図１６は、本発明の実施形態２に係る半導体パッケージの平面図である。
また、図１７は、図１６のＸＩＶＡ−ＸＩＶＡ’線に沿って切断した断面図であり、図１８は、図１６のＸＩＶＢ−ＸＩＶＢ’線に沿って切断した断面図である。
【００６２】
図１６、図１７及び図１８を参照すれば、本実施形態２による半導体パッケージ３０１に含まれる回路基板１０１の第１面２ａには、基板ダミー金属パターン９ｆとリセス金属パターン９ｅとがさらに配置されている。
基板ダミー金属パターン９ｆは、隣接する２つの基板接続端子９ａの間に配置することができる。
【００６３】
回路基板１０１のベース基板１には、リセスされた領域５ａが形成され、リセスされた領域５ａ内にリセス金属パターン９ｅが配置されて、リセスされた領域５ａを満たしている。
リセス金属パターン９ｅは、隣接する２つの基板接続端子９ａの間、及び隣接する２つの基板ダミー金属パターン９ｆの間に配置することができる。
基板ダミー金属パターン９ｆとリセス金属パターン９ｅとの位置については、これに限定されるものではなく多様であり得る。
【００６４】
第１面２ａの上には第１基板絶縁膜１３が配置され、第１基板絶縁膜１３には基板接続端子開口部１５ａとダミー開口部１５ｂ、１５ｃ、１５ｅ、１５ｆとが形成される。
ダミー開口部１５ｂ、１５ｃ、１５ｅ、１５ｆは、ビア金属パターン９ｂ、回路金属パターン９ｃ、リセス金属パターン９ｅ、及び基板ダミー金属パターン９ｆの所定の部分を各々露出させたビアダミー開口部１５ｂ、回路ダミー開口部１５ｃ、リセスダミー開口部１５ｅ、及び基板ダミー開口部１５ｆを包含することができる。
【００６５】
ダミー開口部１５ｂ、１５ｃ、１５ｅ、１５ｆは、各々ビアダミーソルダ１３２ｂ、回路ダミーソルダ１３２ｃ、リセスダミーソルダ１３２ｅ及び基板ダミーソルダ１３２ｆで満たされ、その以外の構造は実施形態１と同一もしくは類似であり得る。
【００６６】
図１９、２１、２３、２５（Ａ）、２６は、図１７の断面を有する半導体パッケージの製造過程を順次的に示す工程断面図であり、図２０、２２、２４、２５（Ｂ）、２７は、図１８の断面を有する半導体パッケージの製造過程を順次的に示す工程断面図である。
図１９及び２０を参照すれば、互に対向した第１面２ａと第２面２ｂとを有するベース基板１を準備する。
ベース基板１の第１面２ａと第２面２ｂとには、金属板３が積層され、該金属板３は銅板を用いることができる。また、金属板３の厚さを薄くするためにハーフエッチング（ｈａｌｆ−ｅｔｃｈｉｎｇ）工程を行うこともできる。
【００６７】
次に、エッチング及びドリル工程等を通じて、金属板３とベース基板１とを貫通するビアホール５を形成する。この時、上部に位置する金属板３とベース基板１の所定の部分とを除去して、リセスされた領域５ａを形成する。
ビアホール５とリセスされた領域５ａとの形成は、同時に行うことができ、各々別に行うこともできる。
【００６８】
図２１及び図２２を参照すれば、ビアホール５とリセスされた領域５ａが形成されたベース基板１の上に、シード膜７が形成される。
シード膜７は、無電解鍍金方法を利用して形成することができ、シード膜７としては例えば、銅を用いることができる。シード膜７は、第１面２ａと第２面２ｂの上の金属板３の上のみではなく、ビアホール５の内側壁、及びリセスされた領域５ａの内側壁と底を覆うように形成することができる。
【００６９】
続いて、シード膜７の上に電解鍍金膜９が形成され、電解鍍金膜９は、電解鍍金方法を利用して形成することができ、、例えば銅を包含することができる。
電解鍍金膜９は、シード膜７の上に形成されるのでビアホール５の内側壁、及びリセスされた領域５ａの内側壁と底とにも形成される。
【００７０】
図２３及び図２４を参照すれば、ドライフィルムマスクを蝕刻マスクとして利用して電解鍍金膜９を蝕刻して、基板接続端子９ａ、ビア金属パターン９ｂ、回路金属パターン９ｃ、ボールランド９ｄ、リセス金属パターン９ｅ及び基板ダミー金属パターン９ｆが形成される。
電解鍍金膜９下部のシード膜７及び金属板３も共に蝕刻されて、ベース基板１の表面が露出される。
続いて、、ドライフィルムマスクが除去される。
【００７１】
図２５の（Ｃ）は、図２５の（Ａ）の‘Ｄ’部分を拡大した斜視図である。
図２５の（Ａ）〜（Ｃ）を参照すれば、ベース基板１の第１面２ａの上に第１基板絶縁膜１３が形成され、第２面２ｂに第２基板絶縁膜１７が形成される。
【００７２】
基板絶縁膜１３、１７は、ソルダレジスト層として感光性フォトレジストを用いて形成することができ、フォトリソグラフィー工程によって形成することができる。
第１基板絶縁膜１３は、基板接続端子９ａを露出させる基板接続端子開口部１５ａを包含するように形成され、ダミー開口部１５ｂ、１５ｃ、１５ｅ、１５ｆも包含するように形成される。
ダミー開口部１５ｂ、１５ｃ、１５ｅ、１５ｆは、ビア金属パターン９ｂ、回路金属パターン９ｃ、リセス金属パターン９ｅ及び基板ダミー金属パターン９ｆの所定の部分を、各々露出させるビアダミー開口部１５ｂ、回路ダミー開口部１５ｃ、リセスダミー開口部１５ｅ及び基板ダミー開口部１５ｆを包含することができる。
【００７３】
基板ダミー開口部１５ｆは、図２５の（Ｃ）に示すように、基板ダミー金属パターン９ｆの幅Ｗ４より広い幅Ｗ３を有するように形成することができる。
このことにより、基板ダミー開口部１５ｆを通じて、基板ダミー金属パターン９ｆの両側壁に隣接するベース基板１の表面を、露出させることができ、基板ダミー金属パターン９ｆの３つの側壁を露出させることができる。
【００７４】
第２基板絶縁膜１７には、ボールランド９ｄを露出させるボールランド開口部１９を形成することができ、これにより、回路基板１０１を完成させることができる。
【００７５】
図２６及び図２７を参照すれば、回路基板１０１の上にソルダ粒子１３２と接着樹脂１３０とを含む混合物１３４が塗布される。
混合物１３４を塗布した後に、混合物１３４の上に半導体チップ２００を形成する。
【００７６】
その後、回路基板１００を加熱するが、この時、加熱温度は、ソルダ粒子１３２の融点以上の温度とすることができる。
この工程により、再び図１７及び図１８を参照して、接着樹脂１３０は、加熱工程で溶媒が蒸発し、硬化して樹脂膜１３１を形成することができる。
【００７７】
また、ソルダ粒子１３２は、接着樹脂１３０内で流動して、開口部１５ａ、１５ｂ、１５ｃ、１５ｅ、１５ｆを通じて、露出された金属パターンである、基板接続端子９ａ、ビア金属パターン９ｂ、回路金属パターン９ｃ、リセス金属パターン９ｅ、及び基板ダミー金属パターン９ｆとチップ接続端子１２２の表面へ移動し、接着、固定される。
【００７８】
このようにして、チップ接続端子１２２と基板接続端子９ａとの間に、内部ソルダボール１３３が形成される。
これと同時に、基板接続端子９ａとチップ接続端子１２２とを連結する内部ソルダボール１３３にならず周辺に残留するソルダ粒子１３２は、ダミー開口部１５ｂ、１５ｃ、１５ｅ、１５ｆを各々満たすビアダミーソルダ１３２ｂ、回路ダミーソルダ１３２ｃ、リセスダミーソルダ１３２ｅ及び基板ダミーソルダ１３２ｆを形成する。
【００７９】
また、図１３を参照して説明したように、混合多層膜を利用して自己接合ソルダボンディング工程を行うこともできる。
その以外の形成過程は、実施形態１と同一かまたは類似したようにすることができる。
本実施形態では、基板ダミー金属パターンとリセス金属パターンを追加したことに伴い、回路基板の信号配線デザインの変更が発生する。しかし、本実施形態においても、第１基板絶縁膜にダミー開口部が形成されて、ダミーソルダがダミー開口部を満たすように形成されるので、実施形態１で説明したように、信頼性の高い半導体パッケージを具現することができる。
【００８０】
＜実施形態３＞
図２８は本発明の実施形態３に係る半導体パッケージの断面図である。
図２８を参照すれば、本実施形態３に係る半導体パッケージ３０２では、回路基板１０２の上に実装される半導体チップ２００の下部面にチップ接続端子１２２と、チップダミー金属パターン１２６とが配置される。
【００８１】
そして、半導体チップ２００の下部面にチップ接続端子１２２を露出させるチップ接続端子開口部１３５ａと、チップダミー金属パターン１２６を露出させるチップダミー開口部１３５ｇと、を有するチップ絶縁膜１２４が提供される。
【００８２】
チップダミー開口部１３５ｇは、チップダミーソルダ１３２ｇで満たされるが、この部分が本実施形態の特徴である。
選択的に、回路基板１０２には、基板ダミーソルダ１３２ｆと、これを露出させる基板ダミー開口部１５ｆを有する第１基板絶縁膜１３と、を配置することができる。
【００８３】
チップダミー開口部１３５ｇと基板ダミー開口部１５ｆとの位置は、互に重畳されないことが望ましい。
また、第１基板絶縁膜１３は、回路金属パターン９ｃとビア金属パターン９ｂとを露出させない。
実施形態２において、ビアホール５がビアダミーソルダ１３２ｂで満たされたのと異なり、本実施形態では、ビアホール５が導電性ペースト２１で満たされる。
【００８４】
本実施形態の回路基板１０２は、実施形態１で説明した回路基板１００に代替することができ、その以外の構成及び製造方法も先に言及した実施形態１と同一もしくは類似であり得る。
【００８５】
＜実施形態４＞
図２９は、本発明の実施形態４に係る半導体パッケージの断面図である。
図２９を参照すれば、本実施形態に係る半導体パッケージ３０３は、回路基板１０３の上に実装される半導体チップ２００の下部面に配置されるチップ接続端子１２２に、バンプ１２８が付着されている。
【００８６】
そして、チップ接続端子１２２と基板接続端子９ａとを電気的に連結する内部ソルダボール１３３は、バンプ１２８の少なくとも側面を覆うように形成される。
内部ソルダボール１３３は、バンプ１２８の底まで覆うことができる。半導体パッケージ３０３の形成工程の中の自己接合ソルダボンディング工程において、バンプ１２８の側面と底面とが露出されるので、ソルダ粒子が接着する面積が大きくなり、内部ソルダボール１３３とバンプ１２８との間の接着力を向上されることができる。
【００８７】
また、バンプ１２８の高さによって、半導体チップ２００と回路基板１０３との間隔が一定に維持されるので、信頼性の高い半導体パッケージを具現することができる。
本実施形態において、回路基板１０３は、実施形態２の回路基板１０１と同一のようにすることができ、その以外の構成及び製造方法は、実施形態１〜３と同一もしくは類似したものとすることができる。
【００８８】
＜実施形態５＞
図３０は、本発明の実施形態５に係る半導体パッケージの断面図である。
図３０を参照すれば、本実施形態５に係る半導体パッケージ３０４は、回路基板１０４の上に２つ以上の半導体チップ２００、２０１が積層されて実装されている。
即ち、回路基板１０４の上に下部半導体チップ２０１が積層され、下部半導体チップ２０１の上に上部半導体チップ２０２が積層されている。
下部半導体チップ２０１には、内部を貫通する貫通ビア１４２を形成することができる。
【００８９】
下部半導体チップ２０１の下部面には、貫通ビア１４２下部と接する第１下部チップ接続端子１４６とこれを露出させる第１下部チップ絶縁膜１４８が配置される。
下部半導体チップ２０１の上部面には、貫通ビア１４２の上部と接する第２下部チップ接続端子１４４と、これを露出させる第２下部チップ絶縁膜１４９が配置される。
【００９０】
上部半導体チップ２０２下部には、チップ接続端子１２２とチップダミー金属パターン１２６が配置される。
そして上部半導体チップ２０２下部には、チップ接続端子１２２とチップダミー金属パターン１２６を露出させるチップ絶縁膜１２４が配置される。
【００９１】
チップダミー金属パターン１２６には、上部チップダミーソルダ１５２ｇが付着される。
第１下部チップ接続端子１４６と回路基板１０４の基板接続端子９ａとの間に、内部ソルダボール１３３が配置される。
チップ接続端子１２２と第２下部チップ接続端子１４４との間には、第２内部ソルダボール１５２ａが配置される。
【００９２】
本実施形態において、回路基板１０４は、実施形態２の回路基板１０１と同一もしくは類似であり得る。
また、チップダミー金属パターン１２６が上部半導体チップ２０２の下部面に配置されたが、チップダミー金属パターン１２６は、下部半導体チップ２０１の上部面又は下部面に配置することも可能である。
【００９３】
チップダミー金属パターン１２６が下部半導体チップ２０１の下部面に配置された場合、チップダミー金属パターン１２６は、回路基板１０４のダミー開口部１５ａ、１５ｂ、１５ｃ、１５ｆと重畳されない位置に配置することができる。
【００９４】
図３１〜３４は、本発明の一実施形態において、図３０の断面を有する半導体パッケージの製造過程を順次的に示す工程断面図である。
図３１を参照すれば、回路基板１０４の上に混合多層膜１３４ａが形成される。
【００９５】
混合多層膜１３４ａは、ソルダ粒子（図１１を参照して説明され参照番号１３２に該当する）で構成されるソルダ粒子膜１３２ａと、この両面に配置され接着樹脂（図１１を参照して説明され参照番号１３０に該当する）で構成される接着樹脂膜１３０ａとを含む。
そして、混合多層膜１３４ａの上に下部半導体チップ２０１を提供する。
【００９６】
図３２を参照すれば、続いて回路基板１００が加熱される。
この加熱工程により、接着樹脂膜１３０ａは、溶媒が蒸発し、硬化して樹脂膜１３１を形成する。
ソルダ粒子膜１３２ａは、接着樹脂膜１３０ａ内で開口部１５ａ、１５ｂ、１５ｃ、１５ｆを通じて、露出された金属パターンである基板接続端子９ａ、ビア金属パターン９ｂ、回路金属パターン９ｃ及び基板ダミー金属パターン９ａと第１下部チップ接続端子１４６の表面へ移動し、接着、固定される。
【００９７】
このことにより、第１下部チップ接続端子１４６と基板接続端子９ａとの間に内部ソルダボール１３３が形成される。
これと同時に、基板接続端子９ａと第１下部チップ接続端子１４６とを連結する内部ソルダボール１３３にならずに周辺に残留したソルダ粒子膜１３２ａは、ダミー開口部１５ｂ、１５ｃ、１５ｆを各々満たすビアダミーソルダ１３２ｂ、回路ダミーソルダ１３２ｃ、及び基板ダミーソルダ１３２ｆとなる。
【００９８】
図３３を参照すれば、下部半導体チップ２０１の上に第２混合多層膜１５４が形成される。
第２混合多層膜１５４は、ソルダ粒子（図１１を参照して説明され参照番号１３２に該当する）で構成される第２ソルダ粒子膜１５２と、この両面に配置され、接着樹脂（図１１を参照して説明され参照番号１３０に該当する）で構成される第２接着樹脂膜１５０を含む。
そして、第２混合多層膜１５４の上に上部半導体チップ２０２が形成される。  
【００９９】
図３４を参照すれば、続いて回路基板１００が加熱される。
第２接着樹脂膜１５０は、加熱工程で溶媒が蒸発し、硬化して第２樹脂膜１５１を形成する。
第２ソルダ粒子膜１５２は、第２接着樹脂膜１５０内で流動して、金属パターンである第２下部チップ接続端子１４４、チップ接続端子１２２及びチップダミー金属パターン１２６の表面へ移動し、接着、固定される。
【０１００】
これにより、第２下部チップ接続端子１４４とチップ接続端子１２２との間に第２内部ソルダボール１５２ａが形成され、チップダミー金属パターン１２６には、上部チップダミーソルダ１５２ｇが形成される。
続いて、外部ソルダボール４０を付着し、モールディング膜４２を形成して図３０の断面を有する半導体パッケージ３０４が完成する。
【０１０１】
図３５は本発明の他の実施形態において、図３０の断面を有する半導体パッケージの製造過程を順次的に示す工程断面図である。
図３５を参照すれば、回路基板１０４の上に混合多層膜１３４ａ、下部半導体チップ２０１、第２混合多層膜１５４及び上部半導体チップ２０２が順に積層される。
そして、回路基板１０４が加熱され、図３４状態の断面を有する構造がより簡単に形成することができる。
【０１０２】
本実施形態に係る製造方法では、混合多層膜を利用したが、図１１、図１２及び図１５を参照して説明したように、混合物１３４を塗布することによって行ってもよい。
混合物１３４を利用して、図３５に示すように、下部半導体チップ２０１と上部半導体チップ２０２とを同時に結合（ｊｏｉｎｉｎｇ）させる場合、混合物１３４を仮硬化させて溶媒を揮発させた状態で、下部半導体チップ２０１と上部半導体チップ２０２とを積層させることも可能である。
【０１０３】
実施形態１〜５に開示した半導体パッケージにおいて、半導体チップは回路基板に実装され、回路基板に外部ソルダボール４０が付着されたが、回路基板自体が母基板（ｍｏｔｈｅｒ  ｂｏａｒｄ）に該当して、外部ソルダボール４０が回路基板に付着されないこともあり得る。
上述した半導体パッケージ技術は、多様な種類の半導体素子及びこれを具備するパッケージモジュールに適用することができる。
【０１０４】
図３６は本発明の実施形態に係る半導体パッケージを含むパッケージモジュールの例を示す図面である。
図３６を参照すれば、パッケージモジュール１２００は、半導体集積回路チップ１２２０及びＱＦＰ（Ｑｕａｄ  Ｆｌａｔ  Ｐａｃｋａｇｅ）パッケージされた半導体集積回路チップ１２３０のような形態で提供され得る。
【０１０５】
本発明に係る半導体パッケージ技術が適用された半導体集積回路チップ１２２０、１２３０を、基板１２１０に設置することによって、パッケージモジュール１２００を形成することができる。
パッケージモジュール１２００は、基板１２１０一側に具備された外部連結端子１２４０を通じて、外部電子装置に連結することができる。
上述した半導体パッケージ技術は、電子システムに適用することができる。
【０１０６】
図３７は本発明の実施形態に係る半導体パッケージを含む電子装置の例を示すブロック図である。
図３７を参照すれば、電子システム１３００は、制御器１３１０、入出力装置１３２０、及び記憶装置１３３０を包含することができる。
制御器１３１０、入出力装置１３２０及び記憶装置１３３０は、バス１３５０を通じて連結し、バス１３５０は、データが移動する通路となる。
【０１０７】
例えば、制御器１３１０は、マイクロプロセッサー、デジタル信号プロセッサー、マイクロコントローラー、及びこれらと同一な機能を遂行できる論理素子の中で、少なくともいずれか１つを包含することができる。
制御器１３１０及び記憶装置１３３０は、本発明の実施形態に係る半導体パッケージを包含することができる。
入出力装置１３２０は、キーパッド、キーボード及び表示装置（ｄｉｓｐｌａｙ  ｄｅｖｉｃｅ）等で選択された少なくとも１つを包含することができる。
【０１０８】
記憶装置１３３０は、データを格納する装置であり、データ及び／又は制御器１３１０によって実行される命令語等を格納できる。
記憶装置１３３０は、揮発性記憶素子及び／又は不揮発性記憶素子を包含し、フラッシュメモリーを適用することができ、例えば、モバイル機器やデスクトップコンピュータコンピューターのような情報処理システムに本発明の技術が適用されたフラッシュメモリーを装着することができる。
【０１０９】
このようなフラッシュメモリーは、半導体ディスク装置ＳＳＤで構成することができる。この場合、電子システム１３００は、大容量のデータをフラッシュメモリーシステムに安定的に格納できる。
電子システム１３００は、通信ネットワークへデータを伝送するか、あるいは通信ネットワークからデータを受信するためのインターフェイス１３４０をさらに包含することができる。
インターフェイス１３４０は、有線もしくは無線形態でよく、例えば、アンテナ又は有無線トランシーバー等を包含することができる。
【０１１０】
そして、図示しないが、電子システム１３００には、応用チップセット（Ａｐｐｌｉｃａｔｉｏｎ  Ｃｈｉｐｓｅｔ）、カメライメージプロセッサー（Ｃａｍｅｒａ  Ｉｍａｇｅ  Ｐｒｏｃｅｓｓｏｒ：ＣＩＳ）、及び入出力装置等がさらに提供され得ることは、この分野の通常的な知識を習得した者にとって明確である。
電子システム１３００は、モバイルシステム、個人用コンピューター、産業用コンピューター又は多様な機能を遂行するロジックシステム等に具現されることができる。
【０１１１】
例えば、モバイルシステムは、個人携帯用情報端末機（ＰＤＡ；Ｐｅｒｓｏｎａｌ  Ｄｉｇｉｔａｌ  Ａｓｓｉｓｔａｎｔ）、携帯用コンピューター、ウェブタブレット（ｗｅｂ  ｔａｂｌｅｔ）、モバイルフォン（ｍｏｂｉｌｅ  ｐｈｏｎｅ）、無線フォン（ｗｉｒｅｌｅｓｓ  ｐｈｏｎｅ）、ラップトップ（ｌａｐｔｏｐ）コンピューター、メモリーカード、デジタルミュージックシステム（ｄｉｇｉｔａｌ  ｍｕｓｉｃ  ｓｙｓｔｅｍ）、及び情報伝送／受信システムの中で、いずれか１つであり得る。
【０１１２】
電子システム１３００が無線通信を遂行できる装備である場合に、電子システム１３００は、ＣＤＭＡ、ＧＳＭ（登録商標）、ＮＡＤＣ、Ｅ−ＴＤＭＡ、ＷＣＤＡＭ、ＣＤＭＡ２０００のような３世代通信システムなどの通信インターフェイスプロトコルで使用することができる。上述した本発明の技術が適用された半導体素子はメモリーカードの形態で提供することができる。
【０１１３】
図３８は本発明の実施形態に係る半導体パッケージを含むメモリーシステムの例を示すブロック図である。
図３８を参照すれば、メモリーカード１４００は、不揮発性記憶素子１４１０及びメモリー制御器１４２０を包含することができる。
【０１１４】
不揮発性記憶装置１４１０及びメモリー制御器１４２０は、データを格納するか、あるいは格納されたデータを読出しできる。
不揮発性記憶装置１４１０は、本発明の実施形態に係る半導体パッケージ技術が適用された不揮発性記憶素子の中で、少なくともいずれか１つを包含することができる。
メモリー制御器１４２０は、ホスト（ｈｏｓｔ）の読出し／書込み要請に応答して、格納されたデータを読出しするか、あるいは、データを格納するように不揮発性記憶装置１４１０を制御することができる。
【０１１５】
前述した詳細な説明は、本発明の望ましい実施形態を示したものであって、本発明は、多様な他の組合、変更及び環境で使用することができる。
即ち、本明細書に開示された発明の概念の範囲、上述した開示内容と均等な範囲及び／又は当業界の技術又は知識の範囲内で変更又は修正が可能である。
【０１１６】
前述した実施形態は、本発明を実施するにあたって、最善の状態を説明するためのものであり、本発明の具体的な適用分野及び用途で要求される多様な変更が可能である。
したがって、以上述べてきた本発明の詳細な説明は、開示された実施状態で本発明を制限するものではない。また、添付された請求の範囲は、他の実施状態も含むものとして解釈されなければならない。
【符号の説明】
【０１１７】
１        ベース基板
２ａ      第１面
２ｂ      第２面
３        金属板
５        ビアホール
５ａ      リセスされた領域
７        シード膜
９        電解鍍金膜
９ａ      基板接続端子
９ｂ      ビア金属パターン
９ｃ      回路金属パターン
９ｄ      ボールランド
９ｅ      リセス金属パターン
９ｆ      基板ダミー金属パターン
１１        ドライフィルムマスク
１３        第１基板絶縁膜
１５ａ      基板接続端子開口部
１５ｂ      ビアダミー開口部
１５ｃ      回路ダミー開口部
１５ｅ      リセスダミー開口部
１５ｆ      基板ダミー開口部
１７        第２基板絶縁膜
１９        ボールランド開口部
４０        外部ソルダボール
４２        モールディング膜
１００、１０１，１０２、１０３、１０４  回路基板
１２２        チップ接続端子
１２４        チップ絶縁膜
１２６        チップダミー金属パターン
１３０        接着樹脂
１３０ａ      接着樹脂膜
１３１        樹脂膜
１３２        ソルダ粒子
１３２ａ      ソルダ粒子膜
１３２ｂ      ビアダミーソルダ
１３２ｃ      回路ダミーソルダ
１３２ｅ      リセスダミーソルダ
１３２ｆ      基板ダミーソルダ
１３３        内部ソルダボール
１３４        混合物
１３４ａ      混合多層膜
１４２        貫通ビア
１４４        第２下部チップ接続端子
１４６        第１下部チップ接続端子
１４８        第１下部チップ絶縁膜
１４９        第２下部チップ絶縁膜
１５０        第２接着樹脂膜
１５１        第２樹脂膜
１５２        第２ソルダ粒子膜
１５２ａ      第２内部ソルダボール
１５２ｇ      上部チップダミーソルダ
１５４        第２混合多層膜
２００        半導体チップ
２０１        下部半導体チップ
２０２        上部半導体チップ
３００、３０１、３０２、３０３、３０４  半導体パッケージ
１２００        パッケージモジュール
１２１０        基板
１２２０，１２３０  半導体集積回路チップ
１３００        電子システム
１３１０        制御器
１３２０        入出力装置
１３３０        記憶装置
１３４０        インターフェイス
１３５０        バス
１４００        メモリーカード
１４１０        不揮発性記憶装置
１４２０        メモリー制御器
【図１】
2012089847.tif 000003
【図２】
2012089847.tif 000004
【図３】
2012089847.tif 000005
【図４】
2012089847.tif 000006
【図５】
2012089847.tif 000007
【図６】
2012089847.tif 000008
【図７】
2012089847.tif 000009
【図８】
2012089847.tif 000010
【図９】
2012089847.tif 000011
【図１０】
2012089847.tif 000012
【図１１】
2012089847.tif 000013
【図１２】
2012089847.tif 000014
【図１３】
2012089847.tif 000015
【図１４】
2012089847.tif 000016
【図１５】
2012089847.tif 000017
【図１６】
2012089847.tif 000018
【図１７】
2012089847.tif 000019
【図１８】
2012089847.tif 000020
【図１９】
2012089847.tif 000021
【図２０】
2012089847.tif 000022
【図２１】
2012089847.tif 000023
【図２２】
2012089847.tif 000024
【図２３】
2012089847.tif 000025
【図２４】
2012089847.tif 000026
【図２５】
2012089847.tif 000027
【図２６】
2012089847.tif 000028
【図２７】
2012089847.tif 000029
【図２８】
2012089847.tif 000030
【図２９】
2012089847.tif 000031
【図３０】
2012089847.tif 000032
【図３１】
2012089847.tif 000033
【図３２】
2012089847.tif 000034
【図３３】
2012089847.tif 000035
【図３４】
2012089847.tif 000036
【図３５】
2012089847.tif 000037
【図３６】
2012089847.tif 000038
【図３７】
2012089847.tif 000039
【図３８】
2012089847.tif 000040