(57)【要約】【課題】  ＣＭＯＳ回路に中間電圧の入力信号が長時間連続して入力された場合にも貫通電流の発生を短時間にとどめることができる半導体集積回路を提供する。【解決手段】  本発明の一実施態様に係る半導体集積回路は、入力端子と、出力端子と、ゲートが前記入力端子に接続されソースが高電位電源配線に接続された第１ＰＭＯＳトランジスタ及びゲートが前記入力端子に接続されソースが低電位電源配線に接続された第１ＮＭＯＳトランジスタを含み、当該第１ＰＭＯＳトランジスタと当該第１ＮＭＯＳトランジスタとが同時に導通しないように構成された第１ＣＭＯＳ回路と、入力端が前記第１ＣＭＯＳ回路に接続され出力端が前記出力端子に接続された第２ＣＭＯＳ回路と、この第２ＣＭＯＳ回路の出力端とと高電位電源配線及び高電位電源配線との間にそれぞれ配置された第２ＰＭＯＳトランジスタと第２ＮＭＯＳトランジスタと、を備える。【選択図】  図１
2012138802.tif 000002
【特許請求の範囲】
【請求項１】
入力端子と、
出力端子と、
ゲートが前記入力端子に接続されソースが高電位電源配線に接続された第１ＰＭＯＳトランジスタ及びゲートが前記入力端子に接続されソースが低電位電源配線に接続された第１ＮＭＯＳトランジスタを含み、当該第１ＰＭＯＳトランジスタと当該第１ＮＭＯＳトランジスタとが同時に導通しないように構成された第１ＣＭＯＳ回路と、
入力端が前記第１ＣＭＯＳ回路に接続され出力端が前記出力端子に接続された第２ＣＭＯＳ回路と、
ソースが前記高電位電源配線に、ゲートが前記第２ＣＭＯＳ回路の出力端に、ドレインが前記第２ＣＭＯＳ回路の入力端に、それぞれ接続された第２ＰＭＯＳトランジスタと、
ソースが前記低電位電源配線に、ゲートが前記第２ＣＭＯＳ回路の出力端に、ドレインが前記第２ＣＭＯＳ回路の入力端に、それぞれ接続された第２ＮＭＯＳトランジスタと、
を備える半導体集積回路。
【請求項２】
前記第１ＰＭＯＳトランジスタに正のバックゲート電圧を与えることにより、前記第１ＰＭＯＳトランジスタと前記第１ＮＭＯＳトランジスタとが同時に導通しないようにする請求項１に記載の半導体集積回路。
【請求項３】
前記第１ＮＭＯＳトランジスタに負のバックゲート電圧を与えることにより、前記第１ＰＭＯＳトランジスタと前記第１ＮＭＯＳトランジスタとが同時に導通しないようにする請求項１又は２に記載の半導体集積回路。
【請求項４】
前記第１ＰＭＯＳトランジスタの素子しきい値電圧が前記高電位電源配線の電圧と前記低電位電源配線の電圧との中間電圧よりも高電圧側にあるように構成された請求項１ないし３のいずれか１項に記載の半導体集積回路。
【請求項５】
前記第１ＮＭＯＳトランジスタの素子しきい値電圧が前記高電位電源配線の電圧と前記低電位電源配線の電圧との中間電圧よりも低電圧側にあるように構成された請求項１ないし４のいずれか１項に記載の半導体集積回路。
【請求項６】
ソースが前記高電位電源配線に接続され、ドレインが前記１ＰＭＯＳトランジスタのソースに接続された第３ＰＭＯＳトランジスタと、
ソースが前記低電位電源配線に接続され、ドレインが前記１ＮＭＯＳトランジスタのソースに接続された第３ＮＭＯＳトランジスタと、
ソースが前記高電位電源配線に、ゲートが前記第３ＮＭＯＳトランジスタのドレインと前記１ＮＭＯＳトランジスタのソースとの接続点に、ドレインが前記第２ＰＭＯＳトランジスタのソースに接続された第４ＰＭＯＳトランジスタと、
ソースが前記低電位電源配線に、ゲートが前記第３ＰＭＯＳトランジスタのドレインと前記１ＰＭＯＳトランジスタのソースとの接続点に、ドレインが前記第２ＮＭＯＳトランジスタのソースに接続された第４ＮＭＯＳトランジスタと、
をさらに含む請求項１から５のいずれか１項に記載の半導体集積回路。
【請求項７】
前記第４ＰＭＯＳトランジスタに正のバックゲート電圧を与えるとともに、前記第４ＮＭＯＳトランジスタに負のバックゲート電圧を与える請求項１から６のいずれか１項に記載の半導体集積回路。
【請求項８】
センサ素子と、
前記センサ素子の検出信号が入力される入力端子と、
ゲートが前記入力端子に接続されソースが高電位電源配線に接続された第１ＰＭＯＳトランジスタ及びゲートが前記入力端子に接続されソースが低電位電源配線に接続された第１ＮＭＯＳトランジスタを含み、前記検出信号の出力レベルに応じてハイレベル又はローベルの出力信号を出力する第１ＣＭＯＳ回路と、
入力端が前記第１ＣＭＯＳ回路に接続され、前記第１ＣＭＯＳ回路の出力信号を反転させて出力端子に出力する第２ＣＭＯＳ回路と、
ソースが前記高電位電源配線に、ゲートが前記第２ＣＭＯＳ回路の出力端に、ドレインが前記第２ＣＭＯＳ回路の入力端に、それぞれ接続された第２ＰＭＯＳトランジスタと、
ソースが前記低電位電源配線に、ゲートが前記第２ＣＭＯＳ回路の出力端に、ドレインが前記第２ＣＭＯＳ回路の入力端に、それぞれ接続された第２ＮＭＯＳトランジスタと、
を備え、
前記第１ＣＭＯＳ回路は、前記第１ＰＭＯＳトランジスタと前記第１ＮＭＯＳトランジスタとが同時に導通しないように構成される、
センサ信号検出回路。
【請求項９】
請求項１から７のいずれか１項に記載された半導体集積回路と，
一端が前記半導体集積回路の入力端子側に，他端が前記半導体集積回路の出力端子側に接続される圧電振動子と，
前記半導体集積回路の入力端子側と接地との間に配置される第１のコンデンサと，
前記半導体集積回路の出力端子側と接地との間に配置される第２のコンデンサと，
を含む発振回路。
【請求項１０】
請求項１から７のいずれか１項に記載された半導体集積回路と，
一端が前記半導体集積回路の入力端子側に，他端が前記半導体集積回路の出力端子側に接続される抵抗と，
前記半導体集積回路の入力端子側と接地との間に配置される第３のコンデンサと，
を含む発振回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＣＭＯＳ回路を含む半導体集積回路に関する。
【背景技術】
【０００２】
ＣＭＯＳ（Complementary Metal Oxide Semiconductor）回路は、電源電圧線と接地電圧線との間にＰＭＯＳトランジスタとＮＭＯＳトランジスタとを直列に接続して構成され、インバータやコンパレータ等として用いられる。ＣＭＯＳ回路のゲートに中間電圧付近の信号が入力されると、ＰＭＯＳトランジスタとＮＭＯＳトランジスタが同時に導通し、電源電圧線と接地電圧線との間に貫通電流が流れることが知られている。この貫通電流は、ＣＭＯＳ回路における消費電力を増大させる原因となる。
【０００３】
貫通電流の発生を抑制するための半導体集積回路の開示例がある。たとえば、特開２０００−２２５１７号公報（特許文献１）には、ＣＭＯＳ回路を構成するＰＭＯＳトランジスタと出力端子との間に制御用ＰＭＯＳトランジスタを設けた回路が開示されている。特許文献１によれば、この制御用ＰＭＯＳトランジスタに遅延させた入力信号を入力することによって、ＣＭＯＳ回路を構成するＰＭＯＳトランジスタとＮＭＯＳトランジスタが同時に導通する時間を短縮することができるとされている。
【０００４】
また、特開平１０−１５４９２４号公報（特許文献２）には、電源電圧線と接地電圧線との間にＰＭＯＳトランジスタを並列配置したヒステリシス回路が開示されている。特許文献２によれば、貫通電流発生時に抵抗の小さなＰＭＯＳトランジスタをオフ状態にして貫通電流を高抵抗のＰＭＯＳトランジスタへ誘導することで、貫通電流の量を低減することができるとされている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０００−２２５１７号公報
【特許文献２】特開平１０−１５４９２４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
中間電圧の入力信号がＣＭＯＳ回路に長時間連続して入力されると、中間電圧の印加時間に応じて貫通電流の流れる時間が増加し、これに伴い回路の消費電力も増加する。本発明の様々な実施形態は、ＣＭＯＳ回路に中間電圧の入力信号が長時間連続して入力された場合にも貫通電流の発生を短時間にとどめることができる半導体集積回路を提供する。
【０００７】
本発明のその他の課題は、本明細書及び添付図面の記載等から理解される。
【課題を解決するための手段】
【０００８】
本発明の一実施態様に係る半導体集積回路は、入力端子と、出力端子と、ゲートが前記入力端子に接続されソースが高電位電源配線に接続された第１ＰＭＯＳトランジスタ及びゲートが前記入力端子に接続されソースが低電位電源配線に接続された第１ＮＭＯＳトランジスタを含み、当該第１ＰＭＯＳトランジスタと当該第１ＮＭＯＳトランジスタとが同時に導通しないように構成された第１ＣＭＯＳ回路と、入力端が前記第１ＣＭＯＳ回路に接続され出力端が前記出力端子に接続された第２ＣＭＯＳ回路と、ソースが前記高電位電源配線に、ゲートが前記第２ＣＭＯＳ回路の出力端に、ドレインが前記第２ＣＭＯＳ回路の入力端に、それぞれ接続された第２ＰＭＯＳトランジスタと、ソースが前記低電位電源配線に、ゲートが前記第２ＣＭＯＳ回路の出力端に、ドレインが前記第２ＣＭＯＳ回路の入力端に、それぞれ接続された第２ＮＭＯＳトランジスタと、を備える。
【発明の効果】
【０００９】
本発明の様々な実施態様によれば、ＣＭＯＳ回路に中間電圧の入力信号が長時間連続して入力された場合にも貫通電流の発生を短時間にとどめることができる半導体集積回路が提供される。
【図面の簡単な説明】
【００１０】
【図１】本発明の一実施形態に係る半導体集積回路を示す回路図
【００１１】
【図２】本発明の一実施形態に係る半導体集積回路の動作を説明するタイミングチャート
【００１２】
【図３】本発明の一実施形態に係る圧電センサの回路構成を示す図
【００１３】
【図４】圧電センサ素子の出力電圧の変化と、本発明の一実施形態に係る半導体集積回路に入力されるコンデンサ電圧の変化を模式的に示すグラフ
【００１４】
【図５】本発明の一実施形態に係る半導体集積回路を示す回路図
【００１５】
【図６】本発明の一実施形態に係る半導体集積回路を備える無線センサ端末のブロック図
【００１６】
【図７】本発明の一実施形態に係る帰還型発振回路を示す回路図
【００１７】
【図８】本発明の一実施形態に係る弛張型発振回路を示す回路図
【発明を実施するための形態】
【００１８】
本発明の様々な実施形態について添付図面を参照して説明する。図１は、本発明の一実施形態に係る半導体集積回路１００を表す回路図である。本発明の一実施形態における半導体集積回路１００は、入力端子１０２から入力された入力信号を反転させて出力する第１ＣＭＯＳインバータ１０４と、第１ＣＭＯＳインバータ１０４の出力信号をさらに反転させて出力端子１０８へ出力する第２ＣＭＯＳインバータ１０６と、を備える。
【００１９】
第１ＣＭＯＳインバータ１０４は、Ｐチャネル型ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）１１０及びＮチャネル型ＭＯＳＦＥＴ１１２を備える。ＭＯＳＦＥＴは、電界効果トランジスタの一種であり、例えば、半導体基板上に形成された酸化膜上に導体である金属を蒸着させることによって形成される。本明細書では、Ｐチャネル型ＭＯＳＦＥＴを「ＰＭＯＳトランジスタ」又は単に「ＰＭＯＳ」と称し、Ｎチャネル型ＭＯＳＦＥＴを「ＮＭＯＳトランジスタ」又は単に「ＮＭＯＳ」と称することがある。
【００２０】
ＰＭＯＳトランジスタ１１０のゲート及びＮＭＯＳトランジスタ１１２のゲートは、いずれも入力端子１０２に接続されており、ＰＭＯＳトランジスタ１１０のドレインとＮＭＯＳトランジスタ１１２のドレインとは互いに接続されている。また、ＰＭＯＳトランジスタ１１０のソースは高電位電源配線１１４に接続されており、ＮＭＯＳトランジスタ１１２のソースは低電位電源配線１１６に接続されている。高電位電源配線１１４は、低電位電源配線１１６よりも高電圧の電源電圧ＶＤＤを半導体集積回路１００の各回路素子に供給する。この電源電圧ＶＤＤは、例えば、１．８Ｖに設定される。低電位電源配線１１６は、高電位電源配線１１４よりも低電圧の電源電圧ＶＳＳを半導体集積回路１００の各回路素子に供給する。この電源電圧ＶＳＳは、例えば、接地電圧（０Ｖ）に設定される。
【００２１】
ＰＭＯＳトランジスタ１１０のバックゲートには、高電位電源配線１１４から供給される電圧よりも高電圧のバックゲート電圧が与えられる。このバックゲート電圧により、基板バイアス効果に基づいて、ＰＭＯＳトランジスタ１１０の素子しきい値は高電圧側にシフトする。一方、ＮＭＯＳトランジスタ１１２のバックゲートには、低電位電源配線１１６から供給される電圧よりも低電圧のバックゲート電圧が与えられる。このバックゲート電圧により、基板バイアス効果に基づいて、ＮＭＯＳトランジスタ１１２の素子しきい値は低電圧側にシフトする。バックゲート電圧をＭＯＳＦＥＴに与えた場合の基板バイアス効果を考慮した素子しきい値Ｖｔｈは、一般に、次の式１で表される。
Ｖｔｈ＝２Φｆ＋Ｖｆｂ−Ｑｂ／Ｃｏ・・・（式１）
ただし、Ｑｂ＝−{２・εｓ・ｑ・Ｎａ・（2Φｆ−Ｖｓｕｂ）}1/2
ここで、Φｆ：Ｅｉ−Ｅｆ、Ｅｉ：真性半導体のフェルミ準位、Ｅｆ：基板Ｓｉのフェルミ準位、Ｖｆｂ：フラットバンド電圧、Ｃｏ：ゲート絶縁膜容量、Ｎａ：アクセプタイオンの密度、ｑ：素電荷、εｓ：基板Ｓｉの誘電率、Ｖｓｕｂ：バックゲート電圧である。
【００２２】
第２ＣＭＯＳインバータ１０６は、不図示のＰＭＯＳトランジスタとＮＭＯＳトランジスタとを備える。第２ＣＭＯＳインバータ１０６として、本発明の趣旨から逸脱しない限りあらゆる種類の公知のＣＭＯＳインバータを用いることができる。
【００２３】
半導体集積回路１００は、第２ＣＭＯＳインバータ１０６の入力端をプルアップするＰＭＯＳトランジスタ１１８と、第２ＣＭＯＳインバータ１０６の入力端をプルダウンするＮＭＯＳトランジスタ１２０と、をさらに備える。このＰＭＯＳトランジスタ１１８は、第２ＣＭＯＳインバータ１０６の出力端と高電位電源配線１１４との間に配置され、ＮＭＯＳトランジスタ１２０は、第２ＣＭＯＳインバータ１０６の出力端と低電位電源配線１１６との間に配置される。ＰＭＯＳトランジスタ１１８のゲートは第２ＣＭＯＳインバータ１０６の出力端に、ソースは高電位電源配線１１４に、ドレインは第２ＣＭＯＳインバータ１０６の入力端に、それぞれ接続されている。また、ＮＭＯＳトランジスタ１２０のゲートは第２ＣＭＯＳインバータ１０６の出力端に、ソースは低電位電源配線１１６に、ドレインは第２ＣＭＯＳインバータ１０６の入力端に、それぞれ接続されている。ＰＭＯＳトランジスタ１１８のバックゲートには、高電位電源配線１１４から電源電圧ＶＤＤが与えられ、ＮＭＯＳトランジスタ１２０のバックゲートには、低電位電源配線１１６から電源電圧ＶＳＳが与えられる。
【００２４】
ＰＭＯＳトランジスタ１１８は、第２ＣＭＯＳインバータ１０６の出力電圧がローレベルのときに導通状態（ＯＮ状態）となり、ハイレベルのときに非導通状態（ＯＦＦ状態）となる。一方、ＮＭＯＳトランジスタ１２０は、第２ＣＭＯＳインバータ１０６の出力電圧がハイレベルのときに導通状態（ＯＮ状態）となり、ローレベルのときに非導通状態（ＯＦＦ状態）となる。したがって、ＰＭＯＳトランジスタ１１８が導通状態のときには、高電位電源配線１１４の電源電圧ＶＤＤが第２ＣＭＯＳインバータ１０６の入力端に印加され、ＮＭＯＳトランジスタ１２０が導通状態のときには、低電位電源配線１１６の電源電圧ＶＳＳが第２ＣＭＯＳインバータ１０６の入力端に印加される。このように、第２ＣＭＯＳインバータ１０６の入力端の電圧は、第２ＣＭＯＳインバータ１０６の出力信号がローレベルのときに、電源電圧ＶＤＤに近いハイレベルにプルアップされ、第２ＣＭＯＳインバータ１０６の出力信号がハイレベルのときに、電源電圧ＶＳＳに近いローレベルにプルダウンされる。
【００２５】
上述したように、ＰＭＯＳトランジスタ１１０及びＮＭＯＳトランジスタ１１２にそれぞれ与えられるバックゲート電圧により、ＰＭＯＳトランジスタ１１０とＮＭＯＳトランジスタ１１２とが同時に導通することのないように構成されている。ＰＭＯＳトランジスタ１１０に与えられるバックゲート電圧は、例えば、ＰＭＯＳトランジスタ１１０の素子しきい値Ｖｔｈｐが、高電位電源電圧ＶＤＤと低電位電源電圧ＶＳＳとの中間電圧よりも低電圧側にシフトするように定められる。また、ＮＭＯＳトランジスタ１１２に与えられるバックゲート電圧は、例えば、ＮＭＯＳトランジスタ１１２の素子しきい値Ｖｔｈｎが、高電位電源電圧ＶＤＤと低電位電源電圧ＶＳＳとの中間電圧（つまり、ＶＤＤ／２＋ＶＣＣ／２近傍の電圧）よりも高電圧側にシフトするように定められる。素子しきい値Ｖｔｈｎ及びＶｔｈｎは、上述した式１に従って定めることができる。一例として、ＶＤＤが１．８Ｖ、ＶＣＣが０Ｖの場合、ＰＭＯＳトランジスタ１１０へのバックゲート電圧を２．８Ｖ、ＮＭＯＳトランジスタ１１２へのバックゲート電圧を−１．０Ｖに設定することができる。なお、ＰＭＯＳトランジスタ１１０の素子しきい値Ｖｔｈｐがバックゲート電圧を与えなくとも中間電圧よりも低電圧側に存する場合には、ＰＭＯＳトランジスタ１１０にバックゲート電圧を与える必要はない。同様に、ＮＭＯＳトランジスタ１１２の素子しきい値Ｖｔｈｎがバックゲート電圧を与えなくとも中間電圧よりも高電圧側に存する場合には、ＮＭＯＳトランジスタ１１２にバックゲート電圧を与える必要はない。
【００２６】
素子しきい値Ｖｔｈｐよりも小さな電圧がＰＭＯＳトランジスタ１１０のゲートに入力されると、ＰＭＯＳトランジスタ１１０の表層にｐ型の反転層が形成されてソースからドレインへ電流が流れる。つまり、ＰＭＯＳトランジスタ１１０は、素子しきい値Ｖｔｈｐよりも小さな電圧がゲートに入力されている間、導通状態（ＯＮ状態）となる。一方、ゲートへの入力電圧が素子しきい値Ｖｔｈｐより大きい場合には、ソース・ドレイン間は電気的に絶縁され、ＰＭＯＳトランジスタ１１０は非導通（ＯＦＦ状態）となる。
【００２７】
一方、素子しきい値Ｖｔｈｎよりも大きな電圧がＰＭＯＳトランジスタ１１０のゲートに入力された場合には、ＮＭＯＳトランジスタ１１２の表層にｎ型の反転層が形成されてドレインからソースへ電流が流れる。つまり、素子しきい値Ｖｔｈｎよりも大きな電圧がゲートに入力されている間、ＮＭＯＳトランジスタ１１２は導通状態（ＯＮ状態）となる。一方、ゲートへの入力電圧が素子しきい値Ｖｔｈｎより小さい場合には、ソース・ドレイン間は電気的に絶縁され、ＮＭＯＳトランジスタ１１０は非導通（ＯＦＦ状態）となる。
【００２８】
したがって、共通ゲートへの入力電圧が素子しきい値Ｖｔｈｐと素子しきい値Ｖｔｈｎとの間にある場合には、ＰＭＯＳトランジスタ１１０及びＮＭＯＳトランジスタ１１２のいずれにおいてもソース・ドレイン間が絶縁している。このように、入力信号電圧が素子しきい値Ｖｔｈｎを超えてＮＭＯＳトランジスタ１１２が導通する瞬間には、ＰＭＯＳトランジスタ１１０は既に非導通状態となっている。一方、入力信号電圧が素子しきい値Ｖｔｈｐよりも小さくなりＰＭＯＳトランジスタ１１０が導通する瞬間には、ＮＭＯＳトランジスタ１１０は既に非導通状態となっている。よって、ＰＭＯＳトランジスタ１１０とＮＭＯＳトランジスタ１１２とが同時に導通することはなく、第１ＣＭＯＳインバータ１０４には貫通電流が流れない。
【００２９】
上述のように構成された半導体集積回路１００の動作を、図２（Ａ）ないし図２（Ｅ）を参照して説明する。図２（Ａ）は入力端子１０２への入力信号の電圧の変化、図２（Ｂ）は第１ＣＭＯＳインバータ１０４の出力信号Ｖ１ｏｕｔの変化、図２（Ｃ）はＰＭＯＳトランジスタ１１８の導通状態の変化、図２（Ｄ）はＮＭＯＳトランジスタ１２０の導通状態の変化、図（Ｅ）は第２ＣＭＯＳインバータ１０６の出力信号Ｖ２ｏｕｔの変化、をそれぞれ示す。図２に示される例においては、低電位電源電圧ＶＳＳを０Ｖに設定している。
【００３０】
これらの図に表されるように、時刻ｔ０からｔ１の期間において入力信号電圧が０ＶとＰＭＯＳトランジスタ１１０の素子しきい値Ｖｔｈｐとの間にある場合には、ＰＭＯＳトランジスタ１１０が導通し、第１ＣＭＯＳインバータ１０４の出力端に高電位電源配線１１４から電源電圧ＶＤＤが印加される。このときの入力信号の電圧は、ＮＭＯＳトランジスタ１１２の素子しきい値Ｖｔｈｎよりも小さいので、ＮＭＯＳトランジスタ１１２は非導通である。このように、入力信号電圧が０ＶとＰＭＯＳトランジスタ１１０の素子しきい値Ｖｔｈｐとの間にある場合には、第１ＣＭＯＳインバータ１０４の出力信号Ｖ１ｏｕｔはハイレベルに保たれる。このハイレベルの信号が第２ＣＭＯＳインバータ１０６に入力されるので、第２ＣＭＯＳインバータ１０６の出力信号は、図２（Ｅ）に示されるように、ローレベルとなる。このローレベルの信号は、ＰＭＯＳトランジスタ１１８及びＮＭＯＳトランジスタ１２０のゲートに入力されるので、図２（Ｃ）及び（Ｄ）に表されるように、ＰＭＯＳトランジスタ１１８がＯＮされ、ＮＭＯＳトランジスタ１２０がＯＦＦされる。
【００３１】
入力信号電圧がＶｔｈｐよりも大きくなると、ＰＭＯＳトランジスタ１１０が非導通となる。したがって、入力信号電圧が、Ｖｔｈｐよりも大きくＮＭＯＳトランジスタ１１２の素子しきい値Ｖｔｈｎよりも小さい場合（時刻ｔ１からｔ２の期間）には、ＰＭＯＳトランジスタ１１０及びＮＭＯＳトランジスタ１１２がいずれも非導通となるので、第１ＣＭＯＳインバータ１０４の出力信号Ｖ１ｏｕｔは、図２（Ｅ）に示されるように、ハイインピーダンスとなる。Ｖ１ｏｕｔがハイレベルからハイインピーダンスに変化する瞬間にＰＭＯＳトランジスタ１１８は導通状態になっているので、Ｖ１ｏｕｔがハイインピーダンスになった後も、第２ＣＭＯＳインバータ１０６の入力端は引き続きハイレベルにプルアップされ続け、その結果、Ｖ２ｏｕｔは引き続きローレベルとなる。このローレベルの信号がゲートに供給されるので、図２（Ｃ）及び（Ｄ）に表されるように、時刻ｔ１からｔ２の期間では引き続きＰＭＯＳトランジスタ１１８はＯＮされ、ＮＭＯＳトランジスタ１２０がＯＦＦされる。
【００３２】
時刻ｔ２において入力信号電圧がＶｔｈｎより大きくなると、ＮＭＯＳトランジスタ１１２が導通し、第１ＣＭＯＳインバータ１０４の出力信号Ｖ１ｏｕｔがハイインピーダンスからローレベルになる。これにより、第２ＣＭＯＳインバータ１０６の出力信号Ｖ２ｏｕｔはローレベルからハイレベルに反転する。さらに、このハイレベルの出力信号Ｖ２ｏｕｔがＰＭＯＳトランジスタ１１８及びＮＭＯＳトランジスタ１２０のゲートに供給されるので、図２（Ｃ）及び（Ｄ）に表されるように、ＰＭＯＳトランジスタ１１８は導通状態から非導通状態へ、ＮＭＯＳトランジスタ１２０が非導通状態から導通状態へ切り替わる。時刻ｔ２からｔ４の期間にわたって、各回路素子は、この状態を維持する。
【００３３】
入力信号レベルが時刻ｔ３においてピークに達した後、時刻ｔ４においてＶｔｈｎよりも小さくなると、ＮＭＯＳトランジスタ１２０が導通状態から非導通状態に切り替わり、第１ＣＭＯＳインバータ１０４の出力信号Ｖ１ｏｕｔは、ローレベルから再びハイインピーダンスに切り替わる。Ｖ１ｏｕｔがローインピーダンスになったのちも、第２ＣＭＯＳインバータ１０６の入力端は引き続きローレベルにプルダウンされ続けるので、図２（Ｅ）に示されるように、時刻ｔ４からｔ５の期間にわたってＶ２ｏｕｔは引き続きハイレベルとなる。そして、このハイレベルの信号がゲートに供給されるので、図２（Ｃ）及び（Ｄ）に表されるように、時刻ｔ４からｔ５の期間では引き続きＮＭＯＳトランジスタ１２０はＯＮされ、ＰＭＯＳトランジスタ１２０はＯＦＦされる。
【００３４】
続いて、時刻ｔ５において、入力信号レベルが再びＶｔｈｐよりも小さくなると、上述した時刻ｔ０からｔ１の期間における状態が再現される。つまり、ＰＭＯＳトランジスタ１１０が導通状態となり、第１ＣＭＯＳインバータ１０４の出力信号Ｖ１ｏｕｔがハイレベルに変化する。これにより、第２ＣＭＯＳインバータ１０６の出力信号Ｖ２ｏｕｔはハイレベルからローレベルに反転する。また、第２ＣＭＯＳインバータ１０６の出力信号Ｖ２ｏｕｔがローレベルに反転したことによって、ＰＭＯＳトランジスタ１１８が非導通状態から導通状態へ、ＮＭＯＳトランジスタ１２０が導通状態から非導通状態へ切り替わる。
【００３５】
以上のように、本発明の一実施形態に係る半導体集積回路１００は、電源電圧ＶＤＤ、ＶＣＣの中間にある中間電圧の入力信号が入力されると、入力端子１０２に接続された第１ＣＭＯＳインバータ１０４を構成するＭＯＳＦＥＴ（ＰＭＯＳトランジスタ１１０及びＮＭＯＳトランジスタ１１２）がいずれも非導通状態となる。したがって、高電位電源配線１１４からＰＭＯＳトランジスタ１１０、ＮＭＯＳトランジスタ１１２を経由して低電位電源配線１１６に至る経路は非導通状態であり、この経路を経由する貫通電流は発生しない。
【００３６】
一方、第１ＣＭＯＳインバータ１０４の出力信号Ｖ１ｏｕｔがハイインピーダンスからローレベルに切り替わる瞬間は、ＮＭＯＳトランジスタ１１２とＰＭＯＳトランジスタ１１８とが瞬間的に同時に導通状態となるため、高電位電源配線１１４からＰＭＯＳトランジスタ１１８、ＮＭＯＳトランジスタ１１２を経由して低電位電源配線１１６に至る経路が導通状態となり、この経路を通過する貫通電流が発生する可能性がある。しかし、出力信号Ｖ１ｏｕｔがローレベルに変化することによって第２ＣＭＯＳインバータ１０６の出力信号Ｖ２ｏｕｔがハイレベルに変化し、これによってＰＭＯＳトランジスタ１１８はすぐに非導通状態に変化する。したがって、中間電圧の入力信号によってＰＭＯＳトランジスタ１１８からＮＭＯＳトランジスタ１１２を通る貫通電流が発生するとしても、その継続時間は、第２ＣＭＯＳインバータ１０６にローレベルの信号が入力されてから第２ＣＭＯＳインバータ１０６の出力信号が反転してＰＭＯＳトランジスタ１１８又はＮＭＯＳトランジスタ１２０がオフされるまでの短期間に限られる。
【００３７】
以上のように、本発明の一実施形態に係る半導体集積回路１００によれば、入力端子１０２に中間電圧の入力信号が長時間連続して入力される場合であっても、貫通電流が発生する期間を、ＭＯＳＦＥＴの反転時間程度の短時間に抑制することができる。このように、本発明の一実施形態に係る半導体集積回路１００によれば、貫通電流の発生期間をＭＯＳＦＥＴの反転時間であるミリ秒のオーダーに限定することができる。中間電圧の入力信号が数時間〜数時間程度の長時間連続して入力される用途に半導体集積回路１００を用いる場合には、当該用途における消費電力を特に大きく低減させることができる。
【００３８】
図３は、本発明の一実施形態に係る圧電センサの回路構成を示す図である。同図に示すように、圧電センサ回路３００は、圧電センサ素子３０２と、半導体集積回路１００とを備える。一実施形態において、圧電センサ素子３０２は、加速度に比例した電荷を発生させることができる圧電型の加速度センサ素子である。一実施形態における圧電センサ素子３０２は、数Ｈｚから数十ｋＨｚの帯域の振動加速度を検出することができる。圧電センサ素子３０２は、加速度等の物理量の変化に応じて発生させた電荷を不図示のコンデンサに蓄積し、このコンデンサの電圧を半導体集積回路１００の入力端子１０２に入力する。
【００３９】
半導体集積回路１００は、図１に示したように構成され、入力信号の電圧レベルに応じた出力信号を出力する。例えば、入力信号のレベルが、ＮＭＯＳトランジスタ１１２の素子しきい値Ｖｔｈｎを超えてからＰＭＯＳトランジスタ１１０の素子しきい値Ｖｔｈｐよりも小さくなるまでの間（つまり、図２のｔ２からｔ５の期間）においては、ハイレベルの出力信号Ｖ２ｏｕｔが出力端子１０８から後段の回路に出力される。一方、入力信号のレベルが、素子しきい値Ｖｔｈｐよりも小さくなってから再びＶｔｈｎを超えるまでの期間（つまり、図２のｔ５からｔ６及びｔ０からｔ２の期間）においては、ローレベルの出力信号Ｖ２ｏｕｔが出力される。このように、半導体集積回路１００は、圧電センサ素子３０２の入力信号の電圧レベルを判定するコンパレータとして動作させることが可能である。このレベル判定は２つのしきい値Ｖｔｈｐ、Ｖｔｈｎを用いて行われるので、半導体集積回路１００はヒステリシス型のコンパレータとして動作する。
【００４０】
図４は、圧電センサ素子３０２の出力電圧と半導体集積回路１００の入力端子１０２に入力されるコンデンサ３０８の電圧の変化を模式的に示すグラフである。図４（Ａ）は、圧電センサ素子３０２の出力電圧の変化を示し、図４（Ｂ）は、半導体集積回路１００の入力端子１０２に入力されるコンデンサ電圧の変化を示す。これらの図に表されるように、圧電センサ素子３０２に加速度等の物理量が加えられると、圧電センサ素子３０２から供給された電荷がコンデンサに蓄積され、コンデンサの電圧が上昇する。一方、圧電センサ素子３０２に加えられる物理量が所定量よりも小さくなるとコンデンサの電圧の上昇が止まり、それまでに蓄積された電荷に対応する電圧が保たれる。この電圧が、半導体集積回路１００の中間電圧付近にあると、入力端子１０２へ中間電圧の入力が長時間継続することになる。従来のＣＭＯＳ回路において、このような中間電圧の入力が長時間継続すると、コンデンサが放電して中間電圧以下になるまで貫通電流が継続的に発生し、消費電力が大きくなる。一方、本発明の一実施形態に係る半導体集積装置１００によれば、このような中間電圧の入力が長時間継続する場合であっても、貫通電流が流れる期間をＭＯＳＦＥＴの反転時間程度にとどめ、貫通電流の量を抑制することができる。このように、本発明の一実施形態に係る圧電センサ回路３００によれば、従来のＣＭＯＳ回路を用いた同種の回路と比較して消費電力を低減することができる。よって、本発明の一実施形態によれば、貫通電流の発生を抑制して消費電力を低減させることができる圧電センサ回路３００が提供される。
【００４１】
図５は、本発明の他の実施形態に係る半導体集積回路５００を表す回路図である。半導体集積回路５００は、図１の半導体集積回路１００の各構成要素に加えて、ＰＭＯＳトランジスタ５０２、５０６、及びＮＭＯＳトランジスタ５０４、５０８を備える。
【００４２】
このＰＭＯＳトランジスタ５０２においては、ソースが高電位電源配線１１４に接続され、ゲートがドレインと接続点Ｐ１において接続されている。接続点Ｐ１には、ＰＭＯＳトランジスタ１１０のソースも接続される。この接続点Ｐ１は、ＮＭＯＳトランジスタ５０８のゲートに接続される。ＰＭＯＳトランジスタ５０２のバックゲートには、高電位電源配線１１４から電源電圧が与えられる。ＮＭＯＳトランジスタ５０４においては、ソースが低電位電源配線１１６に接続され、ゲートがドレインと接続点Ｐ２において接続されている。接続点Ｐ２には、ＮＭＯＳトランジスタ１１２のソースも接続される。この接続点Ｐ２は、ＰＭＯＳトランジスタ５０６のゲートに接続される。ＮＭＯＳトランジスタ５０４のバックゲートには、低電位電源配線１１６から接地電圧が与えられる。
【００４３】
ＰＭＯＳトランジスタ５０６においては、ゲートがＮＭＯＳトランジスタ５０４のゲートとドレインとの接続点Ｐ２に接続され、ソースが高電位電源配線１１４に接続され、ドレインがＰＭＯＳトランジスタ１１８のソースと接続されている。ＰＭＯＳトランジスタ５０６のバックゲートには、ＰＭＯＳトランジスタ１１０のバックゲート電圧と同じ電圧のバックゲート電圧が与えられる。ＮＭＯＳトランジスタ５０８においては、ゲートがＰＭＯＳトランジスタ５０２のゲートとドレインとの接続点Ｐ２に接続され、ソースが低電位電源配線１１６に接続され、ドレインがＮＭＯＳトランジスタ１２０のソースと接続されている。ＮＭＯＳトランジスタ５０８のバックゲートには、ＮＭＯＳトランジスタ１１２のバックゲート電圧と同じ電圧のバックゲート電圧が与えられる。
【００４４】
上述したように、第１ＣＭＯＳインバータ１０４がハイインピーダンスからハイレベルに変化するときに、ＰＭＯＳトランジスタ１１０及びＮＭＯＳトランジスタ１２０が同時に導通する可能性がある。半導体集積回路５００において、この貫通電流は、高電位電源配線１１４からＰＭＯＳトランジスタ５０２、ＰＭＯＳトランジスタ１１０、ＮＭＯＳトランジスタ１２０、ＮＭＯＳトランジスタ５０８を順に経由して低電位電源配線１１６に至る。このときに貫通電流がＰＭＯＳトランジスタ５０２を流れると、接続点Ｐ１の電圧は、ＰＭＯＳトランジスタ５０２の導通時の抵抗（ＯＮ抵抗）に応じて電源電圧ＶＤＤからＶＳＳに近いレベルまで降下し、これにより、ＮＭＯＳトランジスタ５０８のゲートにローレベルの信号が入力されて、ＮＭＯＳトランジスタ５０８は非導通状態になる。これにより、高電位電源配線１１４から低電位電源配線１１６に至る貫通電流の流路が遮断される。
【００４５】
以上のように、半導体集積回路５００において貫通電流が流れる期間は、第１ＣＭＯＳインバータ１０４の出力レベルＶ１ｏｕｔがハイインピーダンスからハイレベルに変化してからＮＭＯＳトランジスタ５０８が非導通状態に変化するまでの短期間に限定される。この半導体集積回路５００において貫通電流が流れる期間は、図１の半導体集積回路１００において貫通電流が流れる期間よりも短い。半導体集積回路１００においては、Ｖ１ｏｕｔがハイインピーダンスからハイレベルに変化してから第２ＣＭＯＳインバータ１０６の出力信号Ｖ２ｏｕｔがローレベルに反転し、さらにこのローレベルの入力によってＮＭＯＳトランジスタ１２０が非導通に変化するまでの間、貫通電流が流れる可能性がある。つまり、半導体集積回路１００においては、第２ＣＭＯＳインバータ１０６が反転に要する時間とその後ＮＭＯＳトランジスタ１２０が非導通状態に変化するまでの時間にわたって貫通電流が流れる可能性がある。これに対し、図５に示された半導体集積回路５００によれば、貫通電流が流れるのはＮＭＯＳトランジスタ５０８が非導通状態に変化するまでの時間に限られるので、半導体集積回路５００は、半導体集積回路１００よりも短時間で発生した貫通電流を遮断することができる。
【００４６】
第１ＣＭＯＳインバータ１０４がハイインピーダンスからローレベルに変化するときも、ハイインピーダンスからハイレベルに変化する場合と同様に、高電位電源配線１１４からＰＭＯＳトランジスタ５０６、ＰＭＯＳトランジスタ１１８、ＮＭＯＳトランジスタ１１２、ＮＭＯＳトランジスタ５０４を順に経由して低電位電源配線１１６に至る貫通電流が発生する可能性がある。このとき、接続点Ｐ２の電圧は、ＮＭＯＳトランジスタ５０４の導通時の抵抗（ＯＮ抵抗）に応じて電源電圧ＶＳＳからＶＤＤに近いレベルまで上昇し、これにより、ＰＭＯＳトランジスタ５０６のゲートにはハイレベルの信号が入力されるので、ＰＭＯＳトランジスタ５０６は非導通状態になり、貫通電流が短時間で遮断される。
【００４７】
図６は、本発明の一実施形態に係る無線センサ端末の機能ブロック図を示す。同図に表される無線センサ端末６００は、圧電センサ回路３００と、制御回路６０２と、ＲＦ回路６０４と、アンテナ６０６とを備える。制御回路６０２は、図３に示された圧電センサ回路３００からの出力信号を不図示のメモリへ格納し、また所定タイミングでメモリからデータを読み出してＲＦ回路６０４に出力する。ＲＦ回路６０４は、内蔵のパワーアンプで制御回路６０２からの出力信号を増幅し、増幅した信号をアンテナ６０６から無線送信する。このように、図６に示された無線センサ端末６００によれば、圧電センサ回路３００に備えられた圧電センサ素子３０２において検出された加速度等の物理量の変化を、制御回路６０２の制御に従って、無線周波数の変化として外部に送信することができる。
【００４８】
このように、本発明の一実施形態によれば、貫通電流の発生を抑制して消費電力を低減させることができる無線センサ端末が提供される。
【００４９】
図７は、本発明の一実施形態に係る帰還型発振回路を示す。同図には、帰還型発振回路の例としてピアース型発振回路７００が示される。このピアース型発振回路７００は、固有の周波数で振動する水晶振動子７０２と、水晶振動子７０２の一端と接地との間に接続されたコンデンサ７０４と、水晶振動子７０２の他端と接地との間に接続されたコンデンサ７０６と、出力端子７０８とを備える。また、ピアース型発振回路７００は、水晶振動子７０２からの振動電圧を増幅する増幅器として半導体集積回路１００を用いる。水晶振動子７０２の一端は半導体集積回路１００の入力端子１０２に接続され、水晶振動子７０２の他端は半導体集積回路１００の出力端子１０８及びピアース型発振回路７００の出力端子７０８に接続される。
【００５０】
このように構成されたピアース型発振回路７００において、水晶振動子７０２で発生する振動電圧は半導体集積回路１００によって増幅され，増幅された電圧は、水晶振動子７０２に正帰還により出力されるとともに、出力端子７０８から発振出力信号として出力される。
【００５１】
従来のＣＭＯＳインバータを備えるピアース型発振回路では、発振周波数を低くすると貫通電流が増大するおそれがある。一方，本発明の一実施形態に係るピアース型発振回路７００においては発振周波数が低くなった場合でも貫通電流の発生を抑制することができる。
【００５２】
図７には、半導体集積回路１００をピアース型発振回路に適用した例を示したが、本発明の様々な実施形態に係る半導体集積回路１００はピアース型発振回路以外の様々な帰還型発振回路にも適用することができる。また，水晶振動子７０２に代えて様々な圧電振動子を用いることができる。
【００５３】
図８は、本発明の一実施形態に係る弛張型発振回路を示す。同図に示される弛張型発振回路８００は、半導体集積回路１００と，半導体集積回路１００と並列に配置されたフィードバック抵抗８０２と、半導体集積回路１００の入力端子１０２側と接地との間に接続された発振コンデンサ８０４と，出力端子８０６とを備える。これにより，出力端子８０６からは，フィードバック抵抗８０２と発振コンデンサ８０４の時定数により定められる周波数の発振出力信号が得られる。
【００５４】
従来の弛張型発振回路においては，図８の半導体集積回路１００の代わりにシュミットトリガを用いることがある。本発明の一実施形態における弛張型発振回路８００は，発振周波数が低くなった場合でも従来のシュミットトリガと比較して貫通電流の発生を抑制することができる。
【００５５】
本発明の実施形態は、以上明示的に述べた態様に限られず、様々な変更を行うことができる。例えば、図１及び図５に示される半導体集積回路には、必要に応じて様々な回路素子が追加される。本発明の様々な実施形態に係る半導体集積回路は、圧電センサ回路以外にも、消費電力を低減することが求められる様々な回路とともに用いることができる。本発明の様々な実施形態における圧電センサ素子は、ピエゾ抵抗型、静電容量型、ガス温度分布型等の様々な種類の半導体式センサによって実現される。本発明の様々な実施形態に係る半導体集積回路及び圧電センサ回路は、ＬＴＣＣ（低温同時焼成セラミックス）多層回路基板に作りこむことで小型化することができる。その他、本発明の趣旨を逸脱しない範囲で、上述した実施形態に対して様々な変更を行うことができる。また、圧電センサ回路３００、無線センサ端末６００、ピアース型発振回路７００、発振回路８００には、半導体集積回路１００、５００、又はこれらを変形したものを適宜適用することができる。
【符号の説明】
【００５６】
１００、５００  半導体集積回路
１０２  入力端子
１０４  第１ＣＭＯＳインバータ
１０６  第２ＣＭＯＳインバータ
１０８  出力端子
１１０、１１８、５０６  ＰＭＯＳトランジスタ
１１２、１２０、５０８  ＮＭＯＳトランジスタ
１１４  高電位電源配線
１１６  低電位電源配線
３００  圧電センサ回路
６００  無線センサ端末
７００  ピアース型発振回路
８００  発振回路
【図１】
2012138802.tif 000003
【図２】
2012138802.tif 000004
【図３】
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【図４】
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【図５】
2012138802.tif 000007
【図６】
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【図７】
2012138802.tif 000009
【図８】
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