(57)【要約】【課題】ＭＲＡＭを構成する上部の導電要素と下部の導電要素との短絡を抑制することが可能な半導体装置、およびその製造方法を提供する。【解決手段】主表面を有する半導体基板ＳＵＢと、半導体基板ＳＵＢの主表面上に位置する、ピン層ＭＰＬと、トンネル絶縁層ＭＴＬと、フリー層ＭＦＬとを含む磁気トンネル接合構造ＭＲＤと、磁気トンネル接合構造ＭＲＤの下側側面に接する下側絶縁層ＩＩＩ１と、下側絶縁層ＩＩＩ１上に位置して磁気トンネル接合構造ＭＲＤの上側側面に接し、かつ磁気トンネル接合構造ＭＲＤの上面を露出する側壁絶縁層ＩＩＩ２と、側壁絶縁層ＩＩＩ２から露出する磁気トンネル接合構造ＭＲＤの上面に接する導電層ＢＬとを備えている。【選択図】図７
2012069630.tif 000002
【特許請求の範囲】
【請求項１】
主表面を有する半導体基板と、
前記半導体基板の前記主表面上に位置する、ピン層と、トンネル絶縁層と、フリー層とを含む磁気抵抗素子と、
前記磁気抵抗素子の下側側面に接する下側絶縁層と、
前記下側絶縁層上に位置して前記磁気抵抗素子の上側側面に接し、かつ前記磁気抵抗素子の上面を露出する側壁絶縁層と、
前記側壁絶縁層から露出する前記磁気抵抗素子の上面に接する導電層とを備えた、半導体装置。
【請求項２】
前記導電層は、前記主表面に沿った方向に向けて延在する第１の配線層である、請求項１に記載の半導体装置。
【請求項３】
前記磁気抵抗素子の上方において前記主表面に沿った方向に向けて延在する第１の配線層をさらに備え、
前記導電層は、前記磁気抵抗素子と前記第１の配線層とを電気的に接続するための接続用導電層である、請求項１に記載の半導体装置。
【請求項４】
前記側壁絶縁層は前記磁気抵抗素子の前記トンネル絶縁層の側面に接している、請求項１〜３のいずれかに記載の半導体装置。
【請求項５】
前記磁気抵抗素子は、前記磁気抵抗素子の前記上面を有する上部電極を含む、請求項１〜４のいずれかに記載の半導体装置。
【請求項６】
前記磁気抵抗素子の前記上面とは反対側の下面に接続される下部電極と、
前記下部電極の上側に形成された層間絶縁層とをさらに備え、
前記下側絶縁層は、前記下部電極と前記層間絶縁層との間に配置された保護絶縁層である、請求項１〜５のいずれかに記載の半導体装置。
【請求項７】
前記磁気抵抗素子の前記上面とは反対側の下面に接続される下部電極をさらに備え、
前記下部電極は、平面視において実質的に前記磁気抵抗素子と重なる位置のみに配置されている、請求項１〜５のいずれかに記載の半導体装置。
【請求項８】
前記フリー層を磁化反転させるための第２の配線層を、前記磁気抵抗素子の下方にさらに備えた、請求項２または３に記載の半導体装置。
【請求項９】
前記第１の配線層の側面および上面に形成された、磁場を遮蔽するための第１のクラッド層と、
前記第２の配線層の側面および底面に形成された第２のクラッド層とをさらに備えた、請求項８に記載の半導体装置。
【請求項１０】
主表面を有する半導体基板を準備する工程と、
前記半導体基板の前記主表面上に位置する、ピン層と、トンネル絶縁層と、フリー層とを含む磁気抵抗素子を形成する工程と、
前記磁気抵抗素子を覆うように第１の絶縁層を形成する工程と、
前記第１の絶縁層を所定厚み除去し、かつ前記磁気抵抗素子の上面および上側側面を前記第１の絶縁層から露出させる工程と、
前記第１の絶縁層から露出した前記磁気抵抗素子の上面および上側側面を覆うように第２の絶縁層を形成する工程と、
前記磁気抵抗素子の上面が露出するまで前記第２の絶縁層をエッチングすることにより前記磁気抵抗素子の上側側面に接する側壁絶縁層を前記第２の絶縁層から形成する工程と、
前記側壁絶縁層から露出した前記磁気抵抗素子の上面に接するように導電層を形成する工程とを備えた、半導体装置の製造方法。
【請求項１１】
前記第１の絶縁層を形成する工程の前に、前記磁気抵抗素子の上面および側面を覆うように第３の絶縁層を形成する工程をさらに備え、
前記第１の絶縁層を形成する工程は、前記磁気抵抗素子と前記第３の絶縁層とを覆うように前記第１の絶縁層を形成する工程を含み、
前記磁気抵抗素子の上面および上側側面を前記第１の絶縁層から露出させる工程は、
前記第１の絶縁層を除去することにより前記第３の絶縁層を前記第１の絶縁層から露出させる工程と、
前記第１の絶縁層から露出した前記第３の絶縁層を所定量除去することにより、前記第３の絶縁層を前記磁気抵抗素子の下側側面に接するように残すとともに、前記磁気抵抗素子の上面および上側側面を前記第１および第３の絶縁層から露出させる工程とを含む、請求項１０に記載の半導体装置の製造方法。
【請求項１２】
前記半導体基板の前記主表面上に位置する下部電極を形成する工程をさらに備え、
前記磁気抵抗素子を形成する工程は、前記下部電極に前記磁気抵抗素子の下面が接するように形成する工程を含み、
前記下部電極は、平面視において実質的に前記磁気抵抗素子と重なる位置のみに形成される、請求項１０または１１に記載の半導体装置の製造方法。
【請求項１３】
前記第１の絶縁層を所定厚み除去する工程は、前記磁気抵抗素子の上面および上側側面を前記第１の絶縁層から露出させるための配線溝を前記第１の絶縁層の上面に形成する工程を含み、
前記導電層を形成する工程は、前記主表面に沿った方向に向けて延在する第１の配線層を前記導電層として前記配線溝内に形成する工程を含む、請求項１０〜１２のいずれかに記載の半導体装置の製造方法。
【請求項１４】
前記第１の絶縁層を所定厚み除去する工程は、前記磁気抵抗素子の上面および上側側面を前記第１の絶縁層から露出させるための接続用溝を前記第１の絶縁層の上面に形成する工程を含み、
前記導電層を形成する工程は、前記接続用溝内に前記導電層として接続用導電層を形成する工程を含み、
前記導電層上に前記接続用導電層と電気的に接続され、かつ前記主表面に沿った方向に向けて延在する第１の配線層を形成する工程をさらに備えた、請求項１０〜１２のいずれかに記載の半導体装置の製造方法。
【請求項１５】
前記第１の絶縁層を所定厚み除去する工程は、前記第１の絶縁層の上面全面を所定厚み除去して前記磁気抵抗素子の上面および上側側面を前記第１の絶縁層から露出させる工程を含み、
前記導電層を形成する工程は、
前記第１の絶縁層および前記磁気抵抗素子を覆うように導電材料を形成する工程と、
前記導電材料を選択的に除去してパターニングすることにより、前記導電材料から前記導電層を形成する工程とを含む、請求項１０〜１２のいずれかに記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、特に、磁気抵抗素子を有する半導体装置およびその製造方法に関するものである。
【背景技術】
【０００２】
記憶用の半導体集積回路などの半導体装置として、従来よりＤＲＡＭ（Dynamic Random Access Memory）やＳＲＡＭ（Static Random Access Memory）が広く用いられている。一方、ＭＲＡＭ（Magnetic Random Access Memory）は、磁気によって情報を記憶するデバイスであり、高速動作、書換え耐性、不揮発性などの点で、他のメモリ技術と比較し優れた特徴を有している。
【０００３】
ＭＲＡＭの微細化に伴い、ＭＲＡＭを構成する要素間における電気的短絡が起こる可能性が危惧されている。ＭＲＡＭにおける電気的短絡を抑制する方法は、たとえば特開２００６−２９５１９８号公報（以下、「特許文献１」という）や特開２００７−７３９７１号公報（以下、「特許文献２」という）に開示されている。
【０００４】
また半導体装置を構成する複数のゲート電極の間に配置されたビット線により、当該ゲート電極とビット線とが短絡することを抑制する技術は、たとえば特開平８−３３５６３３号公報（以下、「特許文献３」という）に開示されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００６−２９５１９８号公報
【特許文献２】特開２００７−７３９７１号公報
【特許文献３】特開平８−３３５６３３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
ＭＲＡＭのうち、メモリに流れる電流の向きに応じて磁化の方向が変化する、いわゆるＳＴＴ（Spin Transfer Torque）−ＭＲＡＭは、半導体素子の微細化に伴いそのサイズが縮小されつつある。またＳＴＴ−ＭＲＡＭでは、ＭＲＡＭ素子である磁気トンネル接合（ＭＴＪ：Magnetic Tunnel Junction）素子のサイズと共に書き込み電流が低減していくため、磁気トンネル接合素子の平面サイズはできるだけ小さくされている。これにより、磁気トンネル接合素子の平面サイズは上部電極の取り出しのためのホールの径よりも小さくなっている。このため磁気トンネル接合素子に達するホールを形成せずに、磁気トンネル接合素子の上部に配置される上部電極は、上部の配線と直接接続される構造をとっている。
【０００７】
この場合、上部の配線は、たとえば磁気トンネル接合素子を構成する積層構造が形成され、磁気トンネル接合素子の上部の層間絶縁層の一部が除去されて磁気トンネル接合素子に達する配線溝が形成された後、その配線溝内に形成される。
【０００８】
通常磁気トンネル接合素子においては、トンネル絶縁層を挟んで上下に、ピン層とフリー層と呼ばれる磁化がなされる層が配置される。ここで磁気トンネル接合素子の上部の配線用に溝を形成した場合、溝を形成する深さの制御が困難であり、かつ各工程でばらつきが生じるため、配線溝の底部と磁気トンネル接合素子との縦方向（上下方向）の相対関係がウェハ面内でばらつく。ここで、上記のばらつきによりたとえばピン層とフリー層との双方に達する深さにまで配線溝が形成されれば、その配線溝内に配線を形成すると、フリー層とピン層とが配線により短絡する可能性がある。このような短絡が生じた場合、ＭＲＡＭ素子として動作しなくなるため、歩留まりが低下する。
【０００９】
上記の特許文献１および特許文献２は、層間絶縁層に磁気トンネル接合に達する溝を形成する際に、溝の深さのばらつきで溝からピン層とフリー層との双方が露出することが検討されていない。また特許文献３には、そもそもピン層とフリー層とを備えるＭＲＡＭ構造が開示されていない。
【００１０】
本発明は、以上の問題に鑑みなされたものである。その目的は、ＭＲＡＭを構成する上部の導電要素と下部の導電要素との短絡を抑制することが可能な半導体装置、およびその製造方法を提供することである。
【課題を解決するための手段】
【００１１】
本発明の一実施例による半導体装置は以下の構成を備えている。
上記半導体装置は、主表面を有する半導体基板と、半導体基板の主表面上に位置する、ピン層と、トンネル絶縁層と、フリー層とを含む磁気抵抗素子と、磁気抵抗素子の下側側面に接する下側絶縁層と、下側絶縁層上に位置して磁気抵抗素子の上側側面に接し、かつ磁気抵抗素子の上面を露出する側壁絶縁層と、側壁絶縁層から露出する磁気抵抗素子の上面に接する導電層とを備えている。
【００１２】
本発明の一実施例による半導体装置の製造方法は以下の工程を備えている。
まず主表面を有する半導体基板が準備される。上記半導体基板の主表面上に位置する、ピン層と、トンネル絶縁層と、フリー層とを含む磁気抵抗素子が形成される。上記磁気抵抗素子を覆うように第１の絶縁層が形成される。上記第１の絶縁層が所定厚み除去され、かつ磁気抵抗素子の上面および上側側面が第１の絶縁層から露出される。上記第１の絶縁層から露出した磁気抵抗素子の上面および上側側面を覆うように第２の絶縁層が形成される。上記磁気抵抗素子の上面が露出するまで第２の絶縁層がエッチングされることにより磁気抵抗素子の上側側面に接する側壁絶縁層が第２の絶縁層から形成される。上記側壁絶縁層から露出した磁気抵抗素子の上面に接するように導電層が形成される。
【発明の効果】
【００１３】
本実施例によれば、磁気抵抗素子の上側側面は側壁絶縁層に覆われ、下側側面は下側絶縁層に覆われる。このため磁気抵抗素子を構成するピン層とフリー層とが、導電層により短絡される可能性が低減され、歩留りが向上された半導体装置が提供される。
【００１４】
本実施例の製造方法によれば、磁気抵抗素子の上面に接する導電層を形成するために、第１の絶縁層が所定厚み除去される。この除去される厚みにばらつきが生じたとしても、磁気抵抗素子のピン層とフリー層とが導電層により短絡される可能性が低減される。このため半導体装置の歩留りが向上される。
【図面の簡単な説明】
【００１５】
【図１】本発明の実施の形態１に係る半導体装置の全体の平面図である。
【図２】本発明の実施の形態１に係る半導体装置の全体の回路図である。
【図３】本発明の実施の形態１に係るＳＴＴ−ＭＲＡＭのメモリセルにおける磁気抵抗素子およびビット線の配置関係を示す模式的な構造斜視図である。
【図４】本発明の実施の形態１に係るＳＴＴ−ＭＲＡＭのメモリセルのレイアウトを示す平面図である。
【図５】本発明の実施の形態１のＳＴＴ−ＭＲＡＭにおけるメモリセルと周辺回路を示す断面図である。
【図６】図５の点線で囲んだ「ＶＩ」の領域をより詳細に示す拡大断面図である。
【図７】図６のＶＩＩ−ＶＩＩ線に沿う部分における概略断面図である。
【図８】本発明の実施の形態１の、図６とは異なる変形例を示す拡大断面図である。
【図９】図８のＩＸ−ＩＸ線に沿う部分における概略断面図である。
【図１０】本発明の実施の形態１の変形例としての、通常のＭＲＡＭのメモリセルにおける磁気抵抗素子およびビット線の配置関係を示す模式的な構造斜視図である。
【図１１】本発明の実施の形態１に係る通常のＭＲＡＭのメモリセルのレイアウトを示す平面図である。
【図１２】本発明の実施の形態１に係る通常のＭＲＡＭにおけるメモリセルと周辺回路を示す断面図である。
【図１３】本発明の実施の形態１のＳＴＴ−ＭＲＡＭにおけるメモリセルの製造方法の一工程を示す部分断面斜視図である。
【図１４】本発明の実施の形態１において、図１３に示す工程の後に行われる工程を示す部分断面斜視図である。
【図１５】本発明の実施の形態１において、図１４に示す工程の後に行われる工程を示す部分断面斜視図である。
【図１６】本発明の実施の形態１において、図１５に示す工程の後に行われる工程を示す部分断面斜視図である。
【図１７】本発明の実施の形態１において、図１６に示す工程の後に行われる工程を示す部分断面斜視図である。
【図１８】本発明の実施の形態１において、図１７に示す工程の後に行われる工程を示す部分断面斜視図である。
【図１９】本発明の実施の形態１において、図１８に示す工程の後に行われる工程を示す部分断面斜視図である。
【図２０】本発明の実施の形態１において、図１９に示す工程の後に行われる工程を示す部分断面斜視図である。
【図２１】（Ａ）本発明の実施の形態１において、図２０に示す工程の後に行われる工程を示す、メモリセルのビット線方向に沿った部分断面斜視図である。（Ｂ）図２１（Ａ）のメモリセルのビット線方向と直交する方向に沿った部分断面斜視図である。
【図２２】（Ａ）本発明の実施の形態１において、図２１に示す工程の後に行われる工程を示す、メモリセルのビット線方向に沿った部分断面斜視図である。（Ｂ）図２２（Ａ）のメモリセルのビット線方向と直交する方向に沿った部分断面斜視図である。
【図２３】（Ａ）本発明の実施の形態１において、図２２に示す工程の後に行われる工程を示す、メモリセルのビット線方向に沿った部分断面斜視図である。（Ｂ）図２３（Ａ）のメモリセルのビット線方向と直交する方向に沿った部分断面斜視図である。
【図２４】（Ａ）本発明の実施の形態１において、図２３に示す工程の後に行われる工程を示す、メモリセルのビット線方向に沿った部分断面斜視図である。（Ｂ）図２４（Ａ）のメモリセルのビット線方向と直交する方向に沿った部分断面斜視図である。
【図２５】（Ａ）本発明の実施の形態１において、図２４に示す工程の後に行われる工程を示す、メモリセルのビット線方向に沿った部分断面斜視図である。（Ｂ）図２５（Ａ）のメモリセルのビット線方向と直交する方向に沿った部分断面斜視図である。
【図２６】（Ａ）本発明の実施の形態１において、図２５に示す工程の後に行われる工程を示す、メモリセルのビット線方向に沿った部分断面斜視図である。（Ｂ）図２６（Ａ）のメモリセルのビット線方向と直交する方向に沿った部分断面斜視図である。
【図２７】（Ａ）本発明の実施の形態１において、図２６に示す工程の後に行われる工程を示す、メモリセルのビット線方向に沿った部分断面斜視図である。（Ｂ）図２７（Ａ）のメモリセルのビット線方向と直交する方向に沿った部分断面斜視図である。
【図２８】本発明の実施の形態２のＳＴＴ−ＭＲＡＭにおけるメモリセルと周辺回路を示す断面図である。
【図２９】図２８の点線で囲んだ「ＸＸＩＸ」の領域をより詳細に示す拡大断面図である。
【図３０】図２９のＸＸＸ−ＸＸＸ線に沿う部分における概略断面図である。
【図３１】本発明の実施の形態２の参考例としての、図２９とは異なる構成を示す拡大断面図である。
【図３２】図３１のＸＸＸＩＩ−ＸＸＸＩＩ線に沿う部分における概略断面図である。
【図３３】本発明の実施の形態３のＳＴＴ−ＭＲＡＭにおけるメモリセルと周辺回路を示す断面図である。
【図３４】図３３の点線で囲んだ「ＸＸＸＩＶ」の領域をより詳細に示す拡大断面図である。
【図３５】図３４のＸＸＸＶ−ＸＸＸＶ線に沿う部分における概略断面図である。
【図３６】（Ａ）本発明の実施の形態３のＳＴＴ−ＭＲＡＭにおけるメモリセルの製造方法の一工程を示す、メモリセルのビット線方向に沿った部分断面斜視図である。（Ｂ）図３６（Ａ）のメモリセルのビット線方向と直交する方向に沿った部分断面斜視図である。
【図３７】（Ａ）本発明の実施の形態３において、図３６に示す工程の後に行われる工程を示す、メモリセルのビット線方向に沿った部分断面斜視図である。（Ｂ）図３７（Ａ）のメモリセルのビット線方向と直交する方向に沿った部分断面斜視図である。
【図３８】（Ａ）本発明の実施の形態３において、図３７に示す工程の後に行われる工程を示す、メモリセルのビット線方向に沿った部分断面斜視図である。（Ｂ）図３８（Ａ）のメモリセルのビット線方向と直交する方向に沿った部分断面斜視図である。
【図３９】（Ａ）本発明の実施の形態３において、図３８に示す工程の後に行われる工程を示す、メモリセルのビット線方向に沿った部分断面斜視図である。（Ｂ）図３９（Ａ）のメモリセルのビット線方向と直交する方向に沿った部分断面斜視図である。
【図４０】（Ａ）本発明の実施の形態３において、図３９に示す工程の後に行われる工程を示す、メモリセルのビット線方向に沿った部分断面斜視図である。（Ｂ）図４０（Ａ）のメモリセルのビット線方向と直交する方向に沿った部分断面斜視図である。
【図４１】本発明の実施の形態４のＳＴＴ−ＭＲＡＭにおけるメモリセルと周辺回路を示す断面図である。
【図４２】図４１の点線で囲んだ「ＸＬＩＩ」の領域をより詳細に示す拡大断面図である。
【図４３】図４２のＸＬＩＩＩ−ＸＬＩＩＩ線に沿う部分における概略断面図である。
【図４４】（Ａ）本発明の実施の形態４のＳＴＴ−ＭＲＡＭにおけるメモリセルの製造方法の一工程を示す、メモリセルのビット線方向に沿った部分断面斜視図である。（Ｂ）図４４（Ａ）のメモリセルのビット線方向と直交する方向に沿った部分断面斜視図である。
【図４５】（Ａ）本発明の実施の形態４において、図４４に示す工程の後に行われる工程を示す、メモリセルのビット線方向に沿った部分断面斜視図である。（Ｂ）図４５（Ａ）のメモリセルのビット線方向と直交する方向に沿った部分断面斜視図である。
【図４６】（Ａ）本発明の実施の形態４において、図４５に示す工程の後に行われる工程を示す、メモリセルのビット線方向に沿った部分断面斜視図である。（Ｂ）図４６（Ａ）のメモリセルのビット線方向と直交する方向に沿った部分断面斜視図である。
【図４７】（Ａ）本発明の実施の形態４において、図４６に示す工程の後に行われる工程を示す、メモリセルのビット線方向に沿った部分断面斜視図である。（Ｂ）図４７（Ａ）のメモリセルのビット線方向と直交する方向に沿った部分断面斜視図である。
【図４８】（Ａ）本発明の実施の形態４において、図４７に示す工程の後に行われる工程を示す、メモリセルのビット線方向に沿った部分断面斜視図である。（Ｂ）図４８（Ａ）のメモリセルのビット線方向と直交する方向に沿った部分断面斜視図である。
【図４９】（Ａ）本発明の実施の形態４において、図４８に示す工程の後に行われる工程を示す、メモリセルのビット線方向に沿った部分断面斜視図である。（Ｂ）図４９（Ａ）のメモリセルのビット線方向と直交する方向に沿った部分断面斜視図である。
【図５０】（Ａ）本発明の実施の形態４において、図４９に示す工程の後に行われる工程を示す、メモリセルのビット線方向に沿った部分断面斜視図である。（Ｂ）図５０（Ａ）のメモリセルのビット線方向と直交する方向に沿った部分断面斜視図である。
【図５１】（Ａ）本発明の実施の形態４において、図５０に示す工程の後に行われる工程を示す、メモリセルのビット線方向に沿った部分断面斜視図である。（Ｂ）図５１（Ａ）のメモリセルのビット線方向と直交する方向に沿った部分断面斜視図である。
【図５２】本発明の実施の形態５の通常のＭＲＡＭにおけるメモリセルと周辺回路を示す断面図である。
【図５３】図５２の点線で囲んだ「ＬＩＩＩ」の領域をより詳細に示す拡大断面図である。
【図５４】図５３のＬＩＶ−ＬＩＶ線に沿う部分における概略断面図である。
【図５５】（Ａ）本発明の実施の形態５の通常のＭＲＡＭにおけるメモリセルの製造方法の一工程を示す、メモリセルのビット線方向に沿った部分断面斜視図である。（Ｂ）図５５（Ａ）のメモリセルのビット線方向と直交する方向に沿った部分断面斜視図である。
【図５６】（Ａ）本発明の実施の形態５において、図５５に示す工程の後に行われる工程を示す、メモリセルのビット線方向に沿った部分断面斜視図である。（Ｂ）図５６（Ａ）のメモリセルのビット線方向と直交する方向に沿った部分断面斜視図である。
【図５７】（Ａ）本発明の実施の形態５において、図５６に示す工程の後に行われる工程を示す、メモリセルのビット線方向に沿った部分断面斜視図である。（Ｂ）図５７（Ａ）のメモリセルのビット線方向と直交する方向に沿った部分断面斜視図である。
【図５８】（Ａ）本発明の実施の形態５において、図５７に示す工程の後に行われる工程を示す、メモリセルのビット線方向に沿った部分断面斜視図である。（Ｂ）図５８（Ａ）のメモリセルのビット線方向と直交する方向に沿った部分断面斜視図である。
【図５９】（Ａ）本発明の実施の形態５において、図５８に示す工程の後に行われる工程を示す、メモリセルのビット線方向に沿った部分断面斜視図である。（Ｂ）図５９（Ａ）のメモリセルのビット線方向と直交する方向に沿った部分断面斜視図である。
【図６０】（Ａ）本発明の実施の形態５において、図５９に示す工程の後に行われる工程を示す、メモリセルのビット線方向に沿った部分断面斜視図である。（Ｂ）図６０（Ａ）のメモリセルのビット線方向と直交する方向に沿った部分断面斜視図である。
【図６１】図６の上部電極を備えない構成を示す拡大断面図である。
【図６２】図７の上部電極を備えない構成を示す拡大断面図である。
【発明を実施するための形態】
【００１６】
以下、本発明の実施の形態について図に基づいて説明する。
（実施の形態１）
まず、本実施の形態としてチップ状態の半導体装置について図１を用いて説明する。
【００１７】
図１を参照して、本実施の形態における半導体チップＣＨＰには、ＣＰＵ（Central Processing Unit）と、ＭＲＡＭと、周辺回路と、パワーラインＰＬとを有している。半導体チップＣＨＰの周辺部にはパッドＰＤが配置されている。
【００１８】
ＣＰＵは、中央演算処理部とも呼ばれる回路であり、記憶装置から命令を読み出して解読し、それに基づいて多種多様な演算や制御を行なうものである。このためＣＰＵには高速処理が要求される。
【００１９】
ＭＲＡＭは、磁気を利用して、記憶情報をランダムに読み出したり書き込んだりすることができる素子である。ＭＲＡＭは電源を切っても記憶状態が保持される不揮発性メモリとして機能するだけでなく、高速なランダムアクセス機能を有するメモリ素子である。
【００２０】
周辺回路は、ＣＰＵやＭＲＡＭとともに半導体装置のシステムを構成するための回路であり、たとえば電源回路、クロック回路やリセット回路などから構成されている。周辺回路には、デジタル信号を処理するデジタル回路やアナログ信号を処理するアナログ回路を含んでいる。アナログ回路は、時間的に連続して変化する電圧や電流の信号、すなわちアナログ信号を扱う回路であり、たとえば、増幅回路、変換回路、変調回路、発振回路、電源回路などから構成されている。
【００２１】
パワーラインＰＬは、ＣＰＵ、ＭＲＡＭおよび周辺回路を動作するための電圧を供給するラインであり、電源ラインやグランドラインから構成されている。ＣＰＵ、ＭＲＡＭおよび周辺回路は、パワーラインと接続されており、パワーラインからの電源供給によって動作できる。
【００２２】
パッドＰＤは、半導体チップＣＨＰの外部に接続される機器（回路）と入出力するための外部接続端子である。パッドＰＤを介して半導体チップＣＨＰに形成されているＣＰＵなどに入力信号が入力される。またＣＰＵからの出力信号がパッドＰＤを介して半導体チップＣＨＰの外部に接続されている機器（回路）に出力される。
【００２３】
次に、ＭＲＡＭとして、たとえばＳＴＴ−ＭＲＡＭの等価回路について図２および図３を用いて説明する。
【００２４】
図２を参照して、通常、ＳＴＴ−ＭＲＡＭが構成する回路には、横方向にｎ行、縦方向にｍ列、マトリクス状に複数のＭＲＡＭのメモリセルＭＣが配置されている。つまりＭＲＡＭは、アレイ状に配置された複数のメモリセルＭＣからなるメモリセルアレイを構成している。複数のメモリセルＭＣの各々は、磁気抵抗素子ＭＲＤと、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）からなるアクセストランジスタＡＴＲとを有している。
【００２５】
メモリセルアレイの行に沿って、ワード線ＷＬ１〜ＷＬｍと、ソース線ＳＬ１〜ＳＬｍとが互いに並行して延在するように配置されている。一方、メモリセルアレイの縦方向に延在するように、ビット線ＢＬ１〜ＢＬｎが互いに並行して配置されている。
【００２６】
ＭＲＡＭは上記以外に、ワード線ＷＬ１〜ＷＬｍと電気的に接続されたワード線ドライバ帯ＷＤと、ソース線ＳＬ１〜ＳＬｍと電気的に接続されたデータ読出回路ＤＲＣと、選択トランジスタＧＳＧ１〜ＧＳＧｎを介在してビット線ＢＬ１〜ＢＬｎと電気的に接続されたデータ書込回路ＤＷＣと、選択トランジスタＧＳＧ１〜ＧＳＧｎの各々のゲートに電気的に接続されたカラムデコーダＣＤとを有している。
【００２７】
このように横方向および縦方向に延在する複数のラインが存在し、かつアレイ状にメモリセルＭＣが配置された回路構成を有するＭＲＡＭは、外部からの制御信号やアドレス信号に基づき、特定のメモリセルＭＣにランダムアクセスする。そして当該ＭＲＡＭは、アクセスした特定のメモリセルに対して、入力データＤinを書き込んだり出力データＤoutを読み出したりする。
【００２８】
図３を参照して、本実施の形態におけるＭＲＡＭは、たとえばＳＴＴ−ＭＲＡＭであり、複数（図３においては５列）のビット線ＢＬ（Ｙ１〜Ｙ５）が磁気抵抗素子ＭＲＤと電気的に接続されている。後述する通常のＭＲＡＭと異なり、ＳＴＴ−ＭＲＡＭにはディジット線ＤＬが配置されない。
【００２９】
次に、ＳＴＴ−ＭＲＡＭの構成について図４〜図７を用いて説明する。
図４はＳＴＴ−ＭＲＡＭの１つのメモリセルの平面から見た図を示しており、図５はＳＴＴ−ＭＲＡＭのメモリセル領域ＲＭと周辺回路領域ＲＰとの各断面図を示している。
【００３０】
まず図５を参照して、メモリセル領域ＲＭに形成されたＳＴＴ−ＭＲＡＭのメモリセルは、アクセストランジスタＡＴＲと、磁気抵抗素子ＭＲＤとを有している。アクセストランジスタＡＴＲは、たとえばボロンやリン、砒素などを含む不純物拡散層である１対のソース／ドレイン領域ＳＤと、シリコン酸化膜からなるゲート絶縁層ＧＩと、ポリシリコンや金属膜などの導電体からなるゲート電極層ＧＥとを有している。１対のソース／ドレイン領域ＳＤは、半導体基板ＳＵＢの主表面に互いに間隔をあけて配置されている。ゲート電極層ＧＥは、１対のソース／ドレイン領域ＳＤに挟まれる半導体基板ＳＵＢの表面上にゲート絶縁層ＧＩを介在して形成されている。なお１対のソース／ドレイン領域ＳＤおよびゲート電極層ＧＥの表面はシリサイド化されていてもよい。
【００３１】
磁気抵抗素子ＭＲＤは、アクセストランジスタＡＴＲが形成された半導体基板ＳＵＢの主表面上に複数層の層間絶縁層（たとえば４層のシリコン酸化膜からなる層間絶縁層）ＩＩ１を介在して位置している。磁気抵抗素子ＭＲＤは、下部電極ＬＥＬの表面にその下面が接するように形成されている。この下部電極ＬＥＬは、ローカルビアＬＶおよび読み出し用配線Ｍ３等を通じてアクセストランジスタＡＴＲの１対のソース／ドレイン領域ＳＤの一方に電気的に接続されている。
【００３２】
なお読み出し用配線Ｍ３は、たとえばバリアメタルＢＲＬと、配線本体となる銅膜ＣＵとからなり、バリアメタルＢＲＬは銅膜ＣＵの下面と側面とを覆う態様で形成されている。ローカルビアＬＶは、たとえばタングステン膜ＴＧとバリアメタルＢＲＬとからなっており、シリコン窒化膜Ｉ１、シリコン酸化膜ＩＩ２（図６）に設けられた溝内に形成されている。
【００３３】
また磁気抵抗素子ＭＲＤの上側に電気的に接続するようにビット線ＢＬが形成されている。ビット線ＢＬは、たとえばバリアメタルＢＲＬと、配線本体となる銅膜ＣＵ２とからなり、バリアメタルＢＲＬは銅膜ＣＵ２の下面と側面とを覆う態様で形成されている。これにより、ビット線ＢＬと下部電極ＬＥＬとの間に磁気抵抗素子ＭＲＤが配置されている。
【００３４】
なお周辺回路領域ＲＰでは、メモリセル（磁気抵抗素子）の動作等を制御するトランジスタＴＰ等の半導体素子と、半導体素子を互いに電気的に接続する配線やビアが形成されている。
【００３５】
図６は図４におけるＶＩ−ＶＩ断面を、図７は図４におけるＶＩＩ−ＶＩＩ断面を示す。図６および図７を参照して、磁気抵抗素子ＭＲＤは、ピン層ＭＰＬと、トンネル絶縁層ＭＴＬと、フリー層ＭＦＬと、上部電極ＵＥＬとを有し、かつたとえばピン層ＭＰＬと、トンネル絶縁層ＭＴＬと、フリー層ＭＦＬと、上部電極ＵＥＬとがこの順で下から積層された積層構造を有している。このピン層ＭＰＬは、下部電極ＬＥＬの上面に接するように形成されている。また上部電極ＵＥＬは磁気抵抗素子ＭＲＤの上面を構成している。
【００３６】
ピン層ＭＰＬとフリー層ＭＦＬとは、それぞれ磁性を有する磁性層である。磁気抵抗素子ＭＲＤへのデータの書き込みは、フリー層ＭＦＬの磁化の向きが、磁気抵抗素子ＭＲＤを通過する電流の向きに応じて変化することによりなされる。
【００３７】
個々の磁気抵抗素子ＭＲＤには、上記のようにトンネル絶縁層ＭＴＬを間に介在させて２つの磁性層（ピン層ＭＰＬとフリー層ＭＦＬ）が積層されている。この２つの磁性層における磁化の向きを同じ向きにするか、互いに逆向きにするかによって磁気抵抗素子ＭＲＤの抵抗値が変化する。磁気抵抗素子ＭＲＤの磁化の向きは、ビット線ＢＬから磁気抵抗素子ＭＲＤを経てアクセストランジスタＡＴＲに至る電流経路に流す電流の向きに応じて書き換えられる。また磁気抵抗素子ＭＲＤの磁化の向きに応じて変化された電気抵抗を検出することにより、磁気抵抗素子ＭＲＤの磁化の向きが読み取られる。
【００３８】
磁気抵抗素子ＭＲＤの下側側面（たとえば磁気抵抗素子ＭＲＤのピン層ＭＰＬの側面）に接するように下側絶縁層ＩＩＩ１が形成されている。下側絶縁層ＩＩＩ１は、下部電極ＬＥＬ上に延在しており、平面視において下部電極ＬＥＬの形成位置と重複するよう形成されている。この下側絶縁層ＩＩＩ１は、下部電極ＬＥＬのパターニング時に磁気抵抗素子ＭＲＤにダメージが入ることを防止するための保護絶縁層である。
【００３９】
下側絶縁層ＩＩＩ１上に位置して磁気抵抗素子ＭＲＤの上側側面（たとえば磁気抵抗素子ＭＲＤのピン層ＭＰＬ、トンネル絶縁層ＭＴＬ、フリー層ＭＦＬおよび上部電極ＵＥＬの側面）に接するように側壁絶縁層ＩＩＩ２が形成されている。側壁絶縁層ＩＩＩ２は、トンネル絶縁層ＭＴＬの上面（上部電極ＵＥＬの上面）を覆わず露出させるようにしている。
【００４０】
下側絶縁層ＩＩＩ１の磁気抵抗素子ＭＲＤの側壁に沿う部分の幅Ｗ１は、側壁絶縁層ＩＩＩ２の幅Ｗ２よりも厚い（図６参照）。このため、下側絶縁層ＩＩＩ１と側壁絶縁層ＩＩＩ２との境界には段差が生じており、この段差により下側絶縁層ＩＩＩ１と側壁絶縁層ＩＩＩ２との境界を認識することができる。
【００４１】
下部電極ＬＥＬおよび下側絶縁層ＩＩＩ１の上には、層間絶縁層ＩＩ３が形成されている。この層間絶縁層ＩＩ３の上面には、配線溝ＴＲ（図７参照）が形成されている。この配線溝ＴＲは磁気抵抗素子ＭＲＤの真上を延在するように形成されている。これにより磁気抵抗素子ＭＲＤの上面および一部上側側面と、側壁絶縁層ＩＩＩ２と、下側絶縁層ＩＩＩ１とが層間絶縁層ＩＩ３から露出している。この配線溝ＴＲの底面は、下側絶縁層ＩＩＩ１と側壁絶縁層ＩＩＩ２との境界面とほぼ一致しており、ピン層ＭＰＬの厚みの範囲内の高さに位置している。また配線溝ＴＲの側壁にも側壁絶縁層ＩＩＩ２が形成されている。
【００４２】
この配線溝ＴＲ内には、半導体基板ＳＵＢの主表面に沿った方向に向けて延在する第１の配線層であるビット線（導電層）ＢＬが形成されている。このビット線ＢＬは側壁絶縁層ＩＩＩ２から露出した磁気抵抗素子ＭＲＤの上面および一部上側側面と接しており、これによりビット線ＢＬは磁気抵抗素子ＭＲＤと電気的に接続されている。これにより個々の磁気抵抗素子ＭＲＤの上端側の一部がビット線ＢＬの内部に食い込むように配置されている。このビット線ＢＬは、上述したように、たとえばバリアメタルＢＲＬと、配線本体となる銅膜ＣＵ２とを有している。バリアメタルＢＲＬは、配線溝ＴＲの内壁面に沿って形成されており、たとえばＴａ（タンタル）等の薄膜や、ＴｉＮ（窒化チタン）よりなっていることが好ましい。銅膜ＣＵ２は配線溝ＴＲ内を埋め込むように形成されている。
【００４３】
なお配線溝ＴＲの下部（平面視において磁気抵抗素子ＭＲＤが配置されない領域）においては、層間絶縁層ＩＩ３と下部電極ＬＥＬとの間に下側絶縁層ＩＩＩ１が配置されていることが好ましい。
【００４４】
次に、各部の材質、膜厚などについて説明する。
下側絶縁層ＩＩＩ１は、シリコン酸化膜からなる層間絶縁層と異なる材料として、たとえばシリコン窒化膜よりなっていることが好ましく、その厚みは３０ｎｍ以上９０ｎｍ以下であることが好ましく、一例として６０ｎｍとされる。また下側絶縁層ＩＩＩ１のシリコン窒化膜は通常よりも低温（３００℃未満）の条件にて成膜されることが好ましい。このようにすれば、磁性層であるピン層ＭＰＬやフリー層ＭＦＬを適切に保護することができる。
【００４５】
側壁絶縁層ＩＩＩ２は、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜などからなっていることが好ましい。さらに、側壁絶縁層ＩＩＩ２は、シリコン酸化膜からなる層間絶縁層と異なる材料であることがより好ましい。
【００４６】
ピン層ＭＰＬは強磁性層からなる薄膜であることが好ましい。具体的にはＮｉ(ニッケル）、Ｃｏ（コバルト）、Ｆｅ（鉄）、Ｂ（ボロン）、Ｒｕ（ルテニウム）からなる群からなる群から選択される１種以上から構成される金属単体または合金の膜であることが好ましい。またピン層ＭＰＬは、図５〜図７においては１層として図示されている。しかし一般にピン層ＭＰＬには、反強磁性層上に強磁性層が積層された２層構造や、反強磁性層上に強磁性層、非磁性層、強磁性層の順に積層された４層構造、あるいは５層構造などが用いられる。ただし積層数や積層される層の順序などはこれに限られない。ピン層ＭＰＬの全体の厚みは５０ｎｍ以上１００ｎｍ以下であることが好ましい。
【００４７】
トンネル絶縁層ＭＴＬは、ＡｌＯｘ（酸化アルミニウム）、ＭｇＯ（酸化マグネシウム）、ＨｆＯ（酸化ハフニウム）のいずれかからなる絶縁膜であることが好ましい。その厚みは０．５ｎｍ以上２．０ｎｍ以下であることが好ましく、なかでも０．６ｎｍ以上１．５ｎｍ以下であることがより好ましい。
【００４８】
フリー層ＭＦＬは、強磁性層からなる薄膜であることが好ましい。具体的にはＮｉ（ニッケル）、Ｃｏ（コバルト）、Ｆｅ（鉄）、Ｂ（ボロン）、Ｒｕ（ルテニウム）からなる群から選択される１種以上から構成される金属単体または合金の膜であることが好ましい。また上記の異なる材質の合金からなる薄膜が複数積層された構成であってもよい。その全体の厚みは２．０ｎｍ以上１０ｎｍ以下であることが好ましく、３．０ｎｍ以上９．０ｎｍ以下であることがより好ましい。
【００４９】
下部電極ＬＥＬはたとえばＴａ（タンタル）、ＴａＮ（窒化タンタル）、Ｒｕ、ＴｉＮ（窒化チタン）などの金属膜からなることが好ましい。また下部電極ＬＥＬは１層でもよいが、上述した異なる材料からなる複数の薄膜が積層された構成であってもよい。下部電極ＬＥＬの厚みはたとえば１０ｎｍ以上７０ｎｍ以下であることが好ましく、なかでも２０ｎｍ以上５０ｎｍ以下（一例として３５ｎｍ）であることが好ましい。
【００５０】
上部電極ＵＥＬも、下部電極ＬＥＬと同様にたとえばＴａ、ＴａＮ、Ｒｕ、ＴｉＮなどの金属膜からなることが好ましい。上部電極ＵＥＬも１層でもよいが、上述した異なる材料からなる複数の薄膜が積層された構成であってもよい。上部電極ＵＥＬの厚みはたとえば６０ｎｍ以上７０ｎｍ以下であることが好ましい。またたとえば２層が積層された上部電極ＵＥＬの場合、下部の上部電極ＵＥＬの厚みはたとえば３０ｎｍ以上７０ｎｍ以下であることが好ましく、なかでも３５ｎｍ以上６５ｎｍ以下（一例として６０ｎｍ）であることが好ましい。また上部の上部電極ＵＥＬの厚みはたとえば５ｎｍ以上１００ｎｍ以下であることが好ましい。一例として、Ｒｕからなる厚み７．５ｎｍの薄膜の上にＴａからなる厚み６０ｎｍの薄膜が積層された構成の上部電極ＵＥＬが考えられる。
【００５１】
このＳＴＴ−ＭＲＡＭのメモリセルＭＣは、後述する外部磁場による書き換えを行なう通常のＭＲＡＭとは異なり、第２の配線層としてのディジット線（書込みワード線）を有していない。またビット線ＢＬは、磁場を遮蔽する機能を有するクラッド層で被覆されていない。
【００５２】
このように上側電極ＵＥＬの上面がビット線ＢＬと接していれば、より簡易な構造で上側電極ＵＥＬとビット線ＢＬとが電気的に接続される。磁気抵抗素子ＭＲＤとビット線ＢＬとの間にホールが形成されないため、微細化されたＭＲＡＭ構造の形成に特に適している。
【００５３】
次に、製造時のばらつきにより配線溝ＴＲの深さがばらついて、配線溝ＴＲがより深く形成された場合について図８および図９を用いて説明する。
【００５４】
図８は図４におけるＶＩ−ＶＩ断面の変形例を、図９は図４におけるＶＩＩ−ＶＩＩ断面の変形例を示す。図８および図９を参照して、配線溝ＴＲの深さがばらついて配線溝がより深く形成された場合、配線溝ＴＲの下部（平面視において磁気抵抗素子ＭＲＤが配置されない領域）において、配線溝ＴＲの底面と下部電極ＬＥＬとの間に層間絶縁層ＩＩ３が残らずに下側絶縁層ＩＩＩ１のみが残る場合がある。図８および図９の構成は、図６および図７の構成と比較して、ビット線ＢＬの下部が下側絶縁層ＩＩＩ１に接している点において異なっており、他の点においては図６および図７と同様であるため、同一の要素については同一の符号を付しその説明を繰り返さない。
【００５５】
上記においてはＳＴＴ−ＭＲＡＭについて説明したが、ディジット線（第２の配線層：書込みワード線）を有する外部磁場による書き換えを行なう通常のＭＲＡＭにも本実施の形態の構成は適用することができる。本実施の形態の構成を適用した通常のＭＲＡＭの構成について図１０および図１１を用いて説明する。
【００５６】
図１０を参照して、通常のＭＲＡＭにおいて、複数（図１０においては５列）のビット線ＢＬ（Ｙ１〜Ｙ５）が磁気抵抗素子ＭＲＤと電気的に接続されており、ビット線ＢＬと略直交する方向に延在する複数（図１０においては６列）のディジット線ＤＬ（Ｘ１〜Ｘ６）が配置されている。
【００５７】
図１１および図１２を参照して、通常のＭＲＡＭの構成は、図４および図５に示すＳＴＴ−ＭＲＡＭの構成と比較して、ディジット線ＤＬが形成されている点と、ディジット線ＤＬとビット線ＢＬとのそれぞれにクラッド層ＣＬＤが形成されている点とにおいて異なっている。
【００５８】
メモリセル領域ＲＭでは、ディジット線ＤＬは、磁気抵抗素子ＭＲＤとの間に下部電極ＬＥＬと、シリコン酸化膜ＩＩ２と、シリコン窒化膜Ｉ１とを挟んで磁気抵抗素子ＭＲＤの真下領域に位置するように形成されている。このディジット線ＤＬは、ローカルビアＬＶの直下に位置する読み出し用配線Ｍ３と同じ工程で製造されるものである。
【００５９】
ディジット線ＤＬおよび読み出し用配線Ｍ３の各々は、配線本体となる銅膜ＣＵと、その銅膜ＣＵの側面および底面を覆い磁場を遮蔽する機能を有するクラッド層ＣＬＤとを有している。磁気抵抗素子ＭＲＤの下方に位置するディジット線ＤＬでは、磁気抵抗素子ＭＲＤへ効率よく磁気が及ぶように、銅膜ＣＵの底面と側壁とを覆う態様でクラッド層ＣＬＤ（第２のクラッド層）が形成されている。読み出し用配線Ｍ３にも同様のクラッド層ＣＬＤが形成されている。また、ビット線ＢＬも同様に配線本体となる銅膜ＣＵと、その銅膜ＣＵの側面および上面を覆い磁場を遮蔽する機能を有するクラッド層ＣＬＤとを有している。磁気抵抗素子ＭＲＤの上方に位置するビット線ＢＬでは、磁気抵抗素子ＭＲＤへ効率よく磁気が及ぶように、銅膜ＣＵの上面と側壁とを覆う態様でクラッド層ＣＬＤ（第１のクラッド層）が形成されている。クラッド層ＣＬＤはたとえば、高い透磁率を有する高透磁率膜ＭＧが２層のバリアメタルＢＲＬにより挟まれた３層構造を有する。
【００６０】
なお、これ以外の通常のＭＲＡＭの構成は、図４および図５に示すＳＴＴ−ＭＲＡＭの構成とほぼ同じであるため、同一の要素については同一の符号を付し、その説明を繰り返さない。たとえば図１１のＶＩ−ＶＩ線、ＶＩＩ−ＶＩＩ線に沿う部分における概略断面図はそれぞれ図６、図７と同様である。
【００６１】
図１０〜図１２のＭＲＡＭの構成は、以上の点において、図５〜図７のＳＴＴ−ＭＲＡＭと異なる。通常のＭＲＡＭにおいても、個々の磁気抵抗素子ＭＲＤには、トンネル絶縁層ＭＴＬを間に介在させて２つの磁性層（ピン層ＭＰＬとフリー層ＭＦＬ）が積層されている。この２つの磁性層における磁化の向きを同じ向きにするか、互いに逆向きにするかによって磁気抵抗素子ＭＲＤの抵抗値が変化する。磁気抵抗素子ＭＲＤの磁化の向きは、ビット線ＢＬとディジット線ＤＬとに流す電流によって発生する磁場に応じて書き換えられる。また磁気抵抗素子ＭＲＤの磁化の向きに応じて変化された電気抵抗を検出することにより、磁気抵抗素子ＭＲＤの磁化の向きが読み取られる。
【００６２】
また図１０〜図１２のＭＲＡＭの、クラッド層ＣＬＤを構成する高透磁率膜ＭＧとしては、透磁率が高く残留磁化の非常に低い軟磁性体を用いることが好ましい。具体的にはＮｉＦｅ（鉄ニッケル）、ＮｉＦｅＭｏ、ＣｏＮｂＺｒ（コバルトニオブジルコニウム）、ＣｏＦｅＮｂ、ＣｏＦｅＳｉＢ、ＣｏＮｂＲｕ、ＣｏＮｂＺｒＭｏＣｒ、ＣｏＺｒＣｒＭｏなどの合金、もしくはアモルファス合金を用いることが好ましい。
【００６３】
次に、本実施の形態の半導体装置として、図３〜図７に示すＳＴＴ−ＭＲＡＭの製造方法について、図１３〜図２７を用いて説明する。
【００６４】
図１３を参照して半導体基板ＳＵＢの主表面上に、それぞれ所定のトランジスタ、配線等（図５のメモリセル領域ＲＭ参照）が形成された後、シリコン酸化膜ＩＩ１が形成される。そのシリコン酸化膜ＩＩ１における所定の領域に配線溝ＴＲが形成される。配線溝ＴＲ内には、バリアメタルＢＲＬと銅膜ＣＵとからなる読み出し用配線Ｍ３が形成される。次に、この読み出し用配線Ｍ３を覆うように、シリコン酸化膜ＩＩ１上にシリコン窒化膜Ｉ１が形成される。そのシリコン窒化膜Ｉ１上にシリコン酸化膜ＩＩ２ａが形成される。なお、これ以降の工程を示す図では、図面の簡略化のために、半導体基板ＳＵＢを省略する。
【００６５】
図１４を参照して、シリコン酸化膜ＩＩ２ａおよびシリコン窒化膜Ｉ１を貫通して読み出し用配線Ｍ３を露出するローカルビアホールＬＶＨが形成される。この処理により、シリコン酸化膜ＩＩ２ａはシリコン酸化膜ＩＩ２ｂとなる。そのローカルビアホールＬＶＨの底面および側壁を覆うように、シリコン酸化膜ＩＩ２ｂ上にバリアメタルＢＲＬａが形成される。次に、そのバリアメタルＢＲＬａ上にタングステン膜ＴＧａが形成される。
【００６６】
タングステン膜ＴＧａおよびバリアメタルＢＲＬａに化学的機械研磨処理を施すことにより、シリコン酸化膜ＩＩ２ｂの上面が露出するまでタングステン膜ＴＧａおよびバリアメタルＢＲＬａが研磨除去される（一点鎖線の位置を参照）。
【００６７】
図１５を参照して、上記の化学的機械研磨処理により、ローカルビアホールＬＶＨ内に、バリアメタルＢＲＬおよびタングステン膜ＴＧが残存されて、バリアメタルＢＲＬおよびタングステン膜ＴＧからなるローカルビアＬＶが形成される。またシリコン酸化膜ＩＩ２ｂの上面は平坦化されて、シリコン酸化膜ＩＩ２ｂはシリコン酸化膜ＩＩ２となる。
【００６８】
図１６を参照して、シリコン酸化膜ＩＩ２上に、下部電極となる所定の膜ＬＥＬａが形成される。
【００６９】
図１７を参照して、下部電極となる所定の膜ＬＥＬａ上にピン層ＭＰＬとなる所定の膜が形成される。その所定の膜として、たとえばＰｔ（プラチナ）、Ｍｎ（マンガン）、Ｎｉ、Ｒｕ、Ｃｏ、Ｆｅ、Ｂを含む積層膜が形成される。次に、ピン層ＭＰＬとなる所定の膜上にトンネル絶縁層ＭＴＬとなる所定の膜が形成される。
【００７０】
次に、トンネル絶縁層ＭＴＬとなる所定の膜上にフリー層ＭＦＬとなる所定の膜が形成される。その所定の膜として、たとえば、Ｎｉ、Ｆｅ、ＣｏおよびＢのうち、少なくとも２つの金属を含む合金膜が形成される。次に、フリー層ＭＦＬとなる所定の膜上に上部電極ＵＥＬとなる所定の膜が形成される。上部電極ＵＥＬとなる所定の膜として、たとえばＲｕからなる厚み７．５ｎｍの薄膜と、その薄膜の上にＴａからなる厚み６０ｎｍの薄膜とが積層された構成が考えられる。
【００７１】
上部電極ＵＥＬとなる所定の膜上に、磁気抵抗素子をパターニングするためのレジストパターン（図示せず）が形成される。次に、そのレジストパターンをマスクとして、上部電極ＵＥＬとなる所定の膜に所定の条件の下でエッチングが施される。この後、レジストパターンがたとえばアッシングなどにより除去される。その後上部電極ＵＥＬをマスクとして、フリー層ＭＦＬとなる所定の膜、トンネル絶縁層ＭＴＬとなる所定の膜、およびピン層ＭＰＬとなる所定の膜に所定の条件の下でエッチングが施される。
【００７２】
上記のエッチングにより、各層がパターニングされて、ピン層ＭＰＬ、トンネル絶縁層ＭＴＬ、フリー層ＭＦＬ、および上部電極ＵＥＬが形成されて、これらの層から磁気抵抗素子ＭＲＤが形成される。磁気抵抗素子ＭＲＤが形成された後の各製造プロセスでは、磁気抵抗素子ＭＲＤの特にトンネル絶縁層ＭＴＬを保護するために、温度３００℃以下の下で種々の処理が施されることになる。
【００７３】
図１８を参照して、磁気抵抗素子ＭＲＤを覆うように、下部電極となる所定の膜ＬＥＬａ上に、保護膜としてシリコン窒化膜ＩＩＩ１ａ（第３の絶縁層）が形成される。シリコン窒化膜ＩＩＩ１ａは下側絶縁層ＩＩＩ１（図２２参照）となる膜である。シリコン窒化膜ＩＩＩ１ａは、たとえばＳｉＨ4（シラン）ガスとＨ2（水素）ガスとＨｅ（ヘリウム）ガスとの混合雰囲気を用いて、ＣＶＤ（Chemical Vapor Deposition）法により３００℃以下、たとえば２７５℃に加熱することにより形成される。
【００７４】
この後、シリコン窒化膜ＩＩＩ１ａ上に、下部電極となる所定の膜ＬＥＬａをパターニングするためのレジストパターン（図示せず）が形成される。次に、そのレジストパターンをマスクとして、シリコン窒化膜ＩＩＩ１ａおよび下部電極となる所定の膜ＬＥＬａに所定の条件の下でエッチングが施される。
【００７５】
図１９を参照して、上記処理により下部電極となる所定の膜ＬＥＬａがパターニングされて下部電極となる所定の膜ＬＥＬａから下部電極ＬＥＬが形成される。またシリコン窒化膜ＩＩＩ１ａがパターニングされてシリコン窒化膜ＩＩＩ１ｂとなる。
【００７６】
このパターニングの後、レジストパターンがたとえばアッシングなどにより除去される。このレジストパターンの除去の際に、磁気抵抗素子ＭＲＤがシリコン窒化膜ＩＩＩ１ｂにより覆われており保護されているため、磁気抵抗素子ＭＲＤにダメージが入ることが防止される。
【００７７】
図２０を参照して、磁気抵抗素子ＭＲＤとシリコン窒化膜ＩＩＩ１ｂとを覆うように、層間絶縁層となるシリコン酸化膜ＩＩ３（第１の絶縁層）が形成される。ここでは特に、磁気抵抗素子ＭＲＤとシリコン窒化膜ＩＩＩ１ａとを覆うようにシリコン酸化膜が形成される。そのシリコン酸化膜ＩＩ３に化学的機械研磨処理が施される。シリコン酸化膜ＩＩ３は、その最上部から、下部電極ＬＥＬ上のシリコン窒化膜ＩＩＩ１ａの最上面までの厚みが１００ｎｍ以上３００ｎｍ以下となるように形成されることが好ましい。一例として、上記厚みを２３０ｎｍとすることが考えられる。
【００７８】
以下の図２１〜図２７は、図１３〜図２０と同様の方向から見た断面図（Ａ）（図４におけるＶＩ−ＶＩ断面に対応）と、磁気抵抗素子ＭＲＤを図１３〜図２０に対して９０度の方向で切った断面図（Ｂ）（図２０のＸＸＩ−ＸＸＩ線に沿う断面図、図４におけるＶＩＩ−ＶＩＩ断面に対応）とを示している。
【００７９】
図２１（Ａ）、（Ｂ）を参照して、写真製版技術およびエッチング技術により、シリコン酸化膜よりなる層間絶縁層ＩＩ３に配線溝ＴＲａが形成される。この配線溝ＴＲａは、半導体基板ＳＵＢの一方の主表面に沿った方向に延在し、かつ磁気抵抗素子ＭＲＤの上部を延在するように形成される。これにより配線溝ＴＲａからは、磁気抵抗素子ＭＲＤの上面および側面を覆うシリコン窒化膜ＩＩＩ１ｂの表面が露出する。
【００８０】
図２２（Ａ）、（Ｂ）を参照して、上記のエッチングにより、配線溝ＴＲａから露出したシリコン窒化膜ＩＩＩ１ｂの部分がエッチング除去されて、磁気抵抗素子ＭＲＤの上側側面および上面が露出する。このエッチングの際、配線溝ＴＲａの底部はエッチングにより削られて、配線溝ＴＲａはさらに深くなって配線溝ＴＲとなる。一例として配線溝ＴＲは２００ｎｍの厚みを有することが考えられる。このとき、各工程でのばらつきなどにより、磁気抵抗素子ＭＲＤのフリー層ＭＦＬおよびトンネル絶縁層だけでなくピン層ＭＰＬの側面までもが配線溝ＴＲから露出する場合がある。
【００８１】
なお磁気抵抗素子ＭＲＤの下側側面に接するシリコン窒化膜は、シリコン窒化膜ＩＩＩ１（下側絶縁層ＩＩＩ１）として残存する。
【００８２】
ここでは、配線溝ＴＲの底面が、下部電極ＬＥＬの上のシリコン窒化膜ＩＩＩ１の最上面よりも上部となる程度に（配線溝ＴＲとシリコン窒化膜ＩＩＩ１との間にシリコン酸化膜ＩＩ３が残る程度に）配線溝ＴＲａがエッチングされた場合を示している。
【００８３】
たとえば配線溝ＴＲの底面が、下部電極ＬＥＬの上のシリコン窒化膜ＩＩＩ１の最上面よりも下側になる場合は、下部電極ＬＥＬの上のシリコン窒化膜ＩＩＩ１ｃの一部がエッチングされ、図８および図９に示す、ビット線ＢＬの底面が下側絶縁層ＩＩＩ１と接する構成となる。
【００８４】
図２３（Ａ）、（Ｂ）を参照して、配線溝ＴＲの壁面と層間絶縁層ＩＩ３の上面とを覆うように、シリコン窒化膜ＩＩＩ２ａ（第２の絶縁層）が形成される。このシリコン窒化膜ＩＩＩ２ａは、配線溝ＴＲの内部において露出した磁気抵抗素子ＭＲＤの上面および上側側面も覆うように形成される。ここで形成される第２の絶縁層ＩＩＩ２ａは、シリコン窒化膜の代わりに、たとえばシリコン酸化膜、シリコン酸窒化膜（ＳｉＯＮ）、シリコン炭酸化膜（ＳｉＯＣ）、酸化マグネシウム（ＭｇＯ）、酸化アルミニウム（ＡｌＯ）、シリコン炭窒化膜（ＳｉＣＮ）、炭化珪素（ＳｉＣ）であってもよい。
【００８５】
図２４（Ａ）、（Ｂ）を参照して、磁気抵抗素子ＭＲＤの上面が露出する程度に、シリコン窒化膜ＩＩＩ２ａがエッチングにより除去される。その結果、配線溝ＴＲの側面と磁気抵抗素子ＭＲＤの上側側面とにシリコン窒化膜ＩＩＩ２ａが残存する。このうち磁気抵抗素子ＭＲＤの上側側面を覆うシリコン窒化膜は側壁絶縁層ＩＩＩ２となり、配線溝ＴＲの側面を覆うシリコン窒化膜はシリコン窒化膜ＩＩＩ２となる。ここで側壁絶縁層ＩＩＩ２は、磁気抵抗素子ＭＲＤの上面より少し下部の側面上に接するように形成されることが好ましい。
【００８６】
図２５（Ａ）、（Ｂ）を参照して、配線溝ＴＲの側面および底面を覆うように、層間絶縁層ＩＩ３の上面にバリアメタルＢＲＬａが形成される。これにより、シリコン窒化膜ＩＩＩ２と側壁絶縁層ＩＩＩ２の上、および磁気抵抗素子ＭＲＤの上面上がバリアメタルＢＲＬａで覆われる。
【００８７】
図２６（Ａ）、（Ｂ）を参照して、配線溝ＴＲの内部を充填するように、層間絶縁層ＩＩ３の上に銅膜ＣＵ２ａが形成される。この後、層間絶縁層ＩＩ３の上面が露出するまで銅膜ＣＵ２ａおよびシリコン酸化膜ＩＩ３に化学的機械研磨処理が施される。
【００８８】
図２７（Ａ）、（Ｂ）を参照して、上記の化学的機械研磨処理により銅膜ＣＵ２とバリアメタルＢＲＬとが配線溝ＴＲ内に残存されて、銅膜ＣＵ２とバリアメタルＢＲＬとからなるビット線ＢＬ（導電層）が形成される。ビット線ＢＬは磁気抵抗素子ＭＲＤの上面に接するように配置されるため、磁気抵抗素子ＭＲＤとビット線ＢＬとが電気的に接続される。配線溝ＴＲや磁気抵抗素子ＭＲＤの側面にはシリコン窒化膜ＩＩＩ２が配置された状態となる。またシリコン酸化膜ＩＩ３は所望の厚みを有するシリコン酸化膜ＩＩ３となる。
【００８９】
この後、さらにビット線ＢＬ上に層を形成していくことにより、図３〜図７に示す本実施の形態のＳＴＴ−ＭＲＡＭが形成される。
【００９０】
次に、本実施の形態の作用効果について説明する。
本実施の形態によれば、ピン層ＭＰＬとトンネル絶縁層ＭＴＬとフリー層ＭＦＬとを含む磁気抵抗素子ＭＲＤの側面が、絶縁膜である下側絶縁層ＩＩＩ１および側壁絶縁層ＩＩＩ２で覆われる。これらの保護層ＩＩＩ１、ＩＩＩ２が形成されているため、下側絶縁層ＩＩＩ１がピン層ＭＰＬの一部側壁のみを覆い、その下側絶縁層ＩＩＩ１からピン層ＭＰＬの残りの側面とフリー層ＭＦＬとの双方が露出しても、側壁絶縁層ＩＩＩ２によって少なくともピン層ＭＰＬの残りの側面を覆うことができる。これにより、配線溝ＴＲにおいて層間絶縁層ＩＩ３から磁気抵抗素子ＭＲＤのピン層ＭＰＬとフリー層ＭＦＬとの双方が露出することは防止される。このため、配線溝ＴＲ内にビット線ＢＬが形成されても、ビット線ＢＬによりピン層ＭＰＬとフリー層ＭＦＬとが電気的に短絡することが抑制される。このため上記の短絡によるＭＲＡＭ素子の歩留りの低下を抑制することができる。
【００９１】
また本実施の形態の製造方法においては、配線溝ＴＲが形成された後に側壁絶縁層ＩＩＩ２（シリコン酸化膜ＩＩＩ２ａ）が磁気抵抗素子ＭＲＤの上側側面を覆うように形成される。このため配線溝ＴＲの底部と磁気抵抗素子ＭＲＤとの縦方向（上下方向）の相対関係がウェハ面内でばらついても、側壁絶縁層ＩＩＩ２によりビット線ＢＬがピン層ＭＰＬおよびフリー層ＭＦＬの双方に接することが防止される。このためビット線ＢＬを形成するための配線溝ＴＲの深さのマージンが大きくなり、配線溝ＴＲの深さの制御がより容易となる。
【００９２】
（実施の形態２）
本発明の実施の形態２は、実施の形態１と比較して、下部電極ＬＥＬの構成および製造方法において異なっている。以下、本実施の形態の構成について図２８〜図３０を用いて説明する。
【００９３】
図２８〜図３０を参照して、本実施の形態のメモリセル領域ＲＭに形成されたＳＴＴ−ＭＲＡＭのメモリセルは、下部電極ＬＥＬが磁気抵抗素子ＭＲＤと平面視において実質的に重なる領域のみに配置されている。言い換えれば下部電極ＬＥＬは、実質的に磁気抵抗素子ＭＲＤの真下にのみ配置されている。したがって下部電極ＬＥＬの平面視における大きさは、磁気抵抗素子ＭＲＤの平面視における大きさとほぼ同じか、少し小さい程度の大きさである。下部電極ＬＥＬが磁気抵抗素子ＭＲＤの真下のみに配置されているため、ローカルビアＬＶも同様に、平面視において磁気抵抗素子ＭＲＤと実質的に重なる位置にのみ配置されている。
【００９４】
図２８〜図３０に示す本実施の形態の構成は、図５〜図７に示す実施の形態１の構成と比較して、以上の点において異なっており、他の点においては図５〜図７に示す実施の形態１の構成と同様であるため、同一の要素については同一の符号を付しその説明を繰り返さない。
【００９５】
本実施の形態のＳＴＴ−ＭＲＡＭの製造方法は、実施の形態１のＳＴＴ−ＭＲＡＭの製造方法と大筋で同様である。ただし読み出し用配線Ｍ３、ローカルビアＬＶ、下部電極ＬＥＬ、磁気抵抗素子ＭＲＤが平面視においてすべて実質的に重なるように（平面視においてすべてほぼ同じ大きさになるように）形成される。
【００９６】
このため本実施の形態の製造方法においては、たとえば実施の形態１の図１７に示す工程において、下部電極ＬＥＬａが、ピン層ＭＰＬ、フリー層ＭＦＬなどとほぼ同じ大きさになるようにエッチングされる。また当該工程において、ピン層ＭＰＬ、フリー層ＭＦＬなどが、ローカルビアＬＶ、下部電極ＬＥＬと平面視において実質的に同一の位置に形成される。
【００９７】
次に、本実施の形態の作用効果について説明する。本実施の形態は、実施の形態１の作用効果に加えて以下の効果を有する。
【００９８】
本実施の形態においても、図８および図９に示す実施の形態１と同様、図３１および図３２に示すようにビット線ＢＬを形成するための配線溝ＴＲの深さがばらついて配線溝ＴＲがより深く形成される場合がある。
【００９９】
図３１および図３２を参照して、この場合、配線溝ＴＲの下部（平面視において磁気抵抗素子ＭＲＤが配置されない領域）において、配線溝ＴＲの底面が下部電極ＬＥＬより下側に達する場合がある。この場合、配線溝ＴＲの下部において下側絶縁層ＩＩＩ１がすべてエッチングされ、配線溝ＴＲの下部（ビット線ＢＬの下部）が層間絶縁層ＩＩ２に接する。またこの場合、磁気抵抗素子ＭＲＤおよび下部電極ＬＥＬの各側面には側壁絶縁層ＩＩＩ２のみが接する。側壁絶縁層ＩＩＩ２が磁気抵抗素子ＭＲＤの上側および下側側面と下部電極ＬＥＬの側面とを覆うため、実施の形態１と同様にピン層ＭＰＬとフリー層ＭＦＬとが短絡することが抑制される。
【０１００】
たとえば実施の形態１の場合、配線溝ＴＲの底面が下部電極ＬＥＬに接すれば、配線溝ＴＲと下部電極ＬＥＬとが短絡を起こす。しかし本実施の形態においては、配線溝ＴＲの下面には、平面視において磁気抵抗素子ＭＲＤが形成される領域を除いて下部電極ＬＥＬは配置されない。このため図３１や図３２に示すように、配線溝ＴＲの底面が下部電極ＬＬと短絡を起こすことはない。このため実施の形態１より確実に、ビット線ＢＬの短絡を抑制することができる。
【０１０１】
図３１および図３２の構成は、図８および図９の構成と比較して、以上の点において異なっており、他の点においては図８および図９と同様であるため、同一の要素については同一の符号を付しその説明を繰り返さない。
【０１０２】
本発明の実施の形態２は、以上に述べた各点についてのみ、本発明の実施の形態１と異なる。すなわち、本発明の実施の形態２について、上述しなかった構成や条件、手順や効果などは、全て本発明の実施の形態１に順ずる。
【０１０３】
（実施の形態３）
本発明の実施の形態３は、実施の形態１と比較して、磁気抵抗素子ＭＲＤの上側に接続される配線の構成および製造方法において異なっている。以下、本実施の形態の構成について図３３〜図３５を用いて説明する。
【０１０４】
図５〜図７に示す実施の形態１においてはビット線ＢＬが層間絶縁層ＩＩ３の上面に設けられた配線溝ＴＲの内部を充填する構成であるのに対し、図３３〜図３５に示す本実施の形態のビット線ＢＬは層間絶縁層ＩＩ３の上面上にてアルミニウムの薄膜がパターニングされた構成を有する。つまり、図５〜図７に示す実施の形態１のビット線ＢＬが層間絶縁層ＩＩ３の上面より下側に位置しているのに対し、図３３〜図３５に示す本実施の形態のビット線ＢＬは層間絶縁層ＩＩ３の上面より上側に位置している。
【０１０５】
図３３〜図３５に示す本実施の形態の構成は、図５〜図７に示す実施の形態１の構成と比較して、以上の点において異なっており、他の点においては図５〜図７に示す実施の形態１の構成と同様であるため、同一の要素については同一の符号を付しその説明を繰り返さない。
【０１０６】
次に、本実施の形態の半導体装置として、図３３〜図３５に示すＳＴＴ−ＭＲＡＭの製造方法について、図３６〜図４０を用いて説明する。なお以下の図３６〜図４０は、図１３〜図２０と同様の方向から見た断面図（Ａ）と、磁気抵抗素子ＭＲＤを図１３〜図２０に対して９０度の方向で切った断面図（Ｂ）（図２０のＸＸＩ−ＸＸＩ線に沿う断面図）とを示している。
【０１０７】
図３６（Ａ）、（Ｂ）を参照して、図２０に示す工程の後、エッチング技術により、シリコン酸化膜よりなる層間絶縁層ＩＩ３の上面全面が所望の厚み分除去される。これにより層間絶縁層ＩＩ３からは、磁気抵抗素子ＭＲＤの上面および側面を覆うシリコン窒化膜ＩＩＩ１ｂの表面が露出する。層間絶縁層ＩＩ３から露出したシリコン窒化膜ＩＩＩ１ｂはその一部がエッチングにより除去される。
【０１０８】
図３７（Ａ）、（Ｂ）を参照して、上記のエッチングにより、層間絶縁層ＩＩ３から露出したシリコン窒化膜ＩＩＩ１ｂの部分がエッチング除去されて、磁気抵抗素子ＭＲＤの上側側面および上面が露出する。このエッチングにより、シリコン窒化膜ＩＩＩ１ｂは磁気抵抗素子ＭＲＤの下側側面に接する部分および下部電極ＬＥＬ上に延在する部分が残存されて下側絶縁層ＩＩＩ１となる。このエッチングの際、層間絶縁層ＩＩ３の上面はエッチングにより削られて、層間絶縁層ＩＩ３はさらに薄くなる。このとき、各工程でのばらつきなどにより、磁気抵抗素子ＭＲＤのフリー層ＭＦＬおよびトンネル絶縁層ＭＴＬだけでなくピン層ＭＰＬの側面までもが層間絶縁層ＩＩ３から露出する場合がある。
【０１０９】
図３８（Ａ）、（Ｂ）を参照して、層間絶縁層ＩＩ３の上面ＳＦ１を覆うように、シリコン窒化膜ＩＩＩ２が形成される。このシリコン窒化膜ＩＩＩ２は、層間絶縁層ＩＩ３から露出した磁気抵抗素子ＭＲＤの上面および上側側面も覆うように形成される。その後、
シリコン窒化膜ＩＩＩ２にエッチングが施される。これによりシリコン窒化膜ＩＩＩ２は、磁気抵抗素子ＭＲＤの上面を露出するとともに、磁気抵抗素子ＭＲＤの上側側面を覆うように残存される。
【０１１０】
図３９（Ａ）、（Ｂ）を参照して、磁気抵抗素子ＭＲＤの上面や側面、および層間絶縁層ＩＩ３の上面ＳＦ１の全面を覆うように、アルミニウム薄膜ＡＬａが形成される。アルミニウム薄膜ＡＬａは、導電層を形成するための導電材料の薄膜である。
【０１１１】
ここでアルミニウム薄膜ＡＬａは、層間絶縁層ＩＩ３から露出した磁気抵抗素子ＭＲＤを埋めるように十分厚く形成される。
【０１１２】
図４０（Ａ）、（Ｂ）を参照して、通常の写真製版技術およびエッチングにより、所望の領域のみアルミニウム薄膜ＡＬａが残存するように選択的に除去されパターニングされる。この処理によりパターニングされたアルミニウム配線ＡＬよりなるビット線ＢＬが形成される。
【０１１３】
この後、さらにアルミニウム配線ＡＬ上に層を形成していくことにより、図３３〜図３５に示す本実施の形態のＳＴＴ−ＭＲＡＭが形成される。
【０１１４】
本実施の形態のように、ビット線ＢＬとしてアルミニウム配線ＡＬが配置されたＳＴＴ−ＭＲＡＭにおいても、実施の形態１のＳＴＴ−ＭＲＡＭと同様の効果を奏する。
【０１１５】
なお本実施の形態の構成を、実施の形態２に組み合わせてもよい。本発明の実施の形態３は、以上に述べた各点についてのみ、本発明の実施の形態１と異なる。すなわち、本発明の実施の形態３について、上述しなかった構成や条件、手順や効果などは、全て本発明の実施の形態１に順ずる。
【０１１６】
（実施の形態４）
本実施の形態は、実施の形態１と比較して、磁気抵抗素子ＭＲＤが接続用導電層を介在してビット線に電気的に接続されている点において異なっている。以下、本実施の形態の構成について図４１〜図４３を用いて説明する。
【０１１７】
図４１〜図４３を参照して、本実施の形態のメモリセル領域ＲＭに形成されたＳＴＴ−ＭＲＡＭのメモリセルにおいては、磁気抵抗素子ＭＲＤの上側に電気的に接続するように接続用導電層ＣＣが形成されており、その接続用導電層ＣＣを介在して磁気抵抗素子ＭＲＤに電気的に接続するようにビット線ＢＬが接続用導電層ＣＣ上に形成されている。
【０１１８】
接続用導電層ＣＣは、層間絶縁層ＩＩ３の上面に設けられたビア用溝ＴＲ（接続用溝）内に形成されており、バリアメタルＢＲＬと、導電層本体となる銅膜ＣＵ２とを有している。バリアメタルＢＲＬは、ビア用溝ＴＲの内壁面に沿って形成されており、たとえばＴａ（タンタル）等の薄膜よりなっていることが好ましい。銅膜ＣＵ２はビア用膜ＴＲ内を埋め込むように形成されている。
【０１１９】
接続用導電層ＣＣは、側壁絶縁層ＩＩＩ２から露出した磁気抵抗素子ＭＲＤの上面および一部上側側面と接している。この接続用導電層ＣＣは実施の形態１のビット線ＢＬのように半導体基板ＳＵＢの主表面に沿った方向に向けて延在する構成とはなっていない。なお、ビア用溝ＴＲの側壁面には、実施の形態１と同様、側壁絶縁層ＩＩＩ２が形成されている。
【０１２０】
層間絶縁層ＩＩ３の上面上にはビット線ＢＬが形成されており、このビット線ＢＬは、バリアメタルＢＲＬと、配線本体となる銅膜ＣＵ２とを有している。ビット線ＢＬは接続用導電層ＣＣの上面と接しており、それによって接続用導電層ＣＣを介在して磁気抵抗素子ＭＲＤと電気的に接続されている。ビット線ＢＬは実施の形態１と同様に、半導体基板ＳＵＢの主表面に沿う方向の一方向に延在する構成を有している。
【０１２１】
図４１〜図４３に示す本実施の形態の構成は、図５〜図７に示す実施の形態１の構成と比較して、以上の点において異なっており、他の点においては図５〜図７に示す実施の形態１の構成と同様であるため、同一の要素については同一の符号を付しその説明を繰り返さない。
【０１２２】
次に、本実施の形態の半導体装置として、図４１〜図４３に示すＳＴＴ−ＭＲＡＭの製造方法について、図４４〜図５１を用いて説明する。なお以下の図４４〜図５１は、図１３〜図２０と同様の方向から見た断面図（Ａ）と、磁気抵抗素子ＭＲＤを図１３〜図２０に対して９０度の方向で切った断面図（Ｂ）（図２０のＸＸＩ−ＸＸＩ線に沿う断面図）とを示している。
【０１２３】
図４４（Ａ）、（Ｂ）を参照して、図２０に示す工程の後、写真製版技術およびエッチング技術により、シリコン酸化膜よりなる層間絶縁層ＩＩ３にビア用溝ＴＲａが形成される。このビア用溝ＴＲａは、内部に接続用導電層ＣＣを埋め込むための溝である。このためビア用溝ＴＲａは、たとえば図２１の配線溝ＴＲａのように半導体基板ＳＵＢの主表面に沿った一方の方向に延在せず、平面視における磁気抵抗素子ＭＲＤの周囲のみに形成される。ただし図４４のビア用溝ＴＲａからは、図２１の配線溝ＴＲａと同様に、磁気抵抗素子ＭＲＤの上面および側面を覆うシリコン窒化膜ＩＩＩ１ｂの表面が露出する。
【０１２４】
この後、ビア用溝ＴＲａにおいて層間絶縁層ＩＩ３から露出したシリコン窒化膜ＩＩＩ１ｂがエッチングにより除去される。
【０１２５】
図４５（Ａ）、（Ｂ）を参照して、図２２と同様に、上記のエッチングにより、ビア用溝ＴＲａから露出したシリコン窒化膜ＩＩＩ１ｂの部分がエッチング除去されて、磁気抵抗素子ＭＲＤの上側側面および上面が露出する。このエッチングの際、ビア用溝ＴＲａの底部はエッチングにより削られて、ビア用溝ＴＲａはさらに深くなってビア用溝ＴＲとなる。また磁気抵抗素子ＭＲＤの下側側面に接するシリコン窒化膜は、シリコン窒化膜ＩＩＩ１（下側絶縁層ＩＩＩ１）として残存する。
【０１２６】
図４６（Ａ）、（Ｂ）を参照して、図２３と同様に、ビア用溝ＴＲの壁面と層間絶縁層ＩＩ３の上面とを覆うようにシリコン窒化膜ＩＩＩ２ａが形成される。このシリコン窒化膜ＩＩＩ２ａは、ビア用溝ＴＲの内部において露出した磁気抵抗素子ＭＲＤの上面および上側側面も覆うように形成される。この後、図２４と同様に、磁気抵抗素子ＭＲＤの上面が露出する程度に、シリコン窒化膜ＩＩＩ２ａがエッチングにより除去される。
【０１２７】
図４７（Ａ）、（Ｂ）を参照して、上記のエッチングにより、ビア用溝ＴＲの側面にシリコン窒化膜ＩＩＩ２が残存するとともに、磁気抵抗素子ＭＲＤの上側側面に側壁絶縁層ＩＩＩ２が残存する。
【０１２８】
図４８（Ａ）、（Ｂ）を参照して、図２５、図２６、図２７と同様の処理を行なうことにより、ビア用溝ＴＲの内部を埋め込むように、銅膜ＣＵ２とバリアメタルＢＲＬと空なる接続用導電層ＣＣが形成される。
【０１２９】
図４９（Ａ）、（Ｂ）を参照して、接続用導電層ＣＣ上を覆うように層間絶縁層ＩＩ３の上面に、層間絶縁層としてのシリコン窒化膜Ｉ２と、シリコン酸化膜ＩＩ４とがこの順で形成される。一例として、シリコン窒化膜Ｉ２は２７５℃の温度条件で厚みが６０ｎｍとなるように形成される。またシリコン酸化膜ＩＩ４は２５０℃の温度条件で厚みが３００ｎｍとなるように形成される。
【０１３０】
図５０（Ａ）、（Ｂ）を参照して、通常の写真製版技術およびエッチング技術により、層間絶縁層Ｉ２、ＩＩ４に接続用導電層ＣＣの上面に達する配線溝ＴＲ２が形成される。この配線溝ＴＲ２は、図２１の配線溝ＴＲａと同様に、半導体基板ＳＵＢの主表面に沿った一方の方向に延在し、かつ接続用導電層ＣＣの上面を露出するように形成される。
【０１３１】
配線溝ＴＲ２の延在する方向に交差する方向の幅（図５０（Ｂ）の左右方向）は、接続用導電層ＣＣの幅よりも広いことが好ましい。一例として、上記幅は７４０ｎｍとすることが考えられる。
【０１３２】
図５１（Ａ）、（Ｂ）を参照して、まず図２５と同様の処理により、配線溝ＴＲ２の側面および底面を覆うように、層間絶縁層ＩＩ４の上面にバリアメタルＢＲＬが形成される。次に図２６と同様の処理により、配線溝ＴＲ２の内部を充填するように、層間絶縁層Ｉ２、ＩＩ４の上に銅膜ＣＵ３が形成される。この後、層間絶縁層ＩＩ４の上面が露出するまで銅膜ＣＵ３およびバリアメタルＢＲＬが化学的機械研磨処理により研磨除去される。
【０１３３】
上記の化学的機械研磨処理により銅膜ＣＵ３とバリアメタルＢＲＬとが配線溝ＴＲ２内に残存されて、銅膜ＣＵ３とバリアメタルＢＲＬとからなるビット線ＢＬ（第１の配線層）が形成される。以上により、磁気抵抗素子ＭＲＤと接続用導電層ＣＣとビット線ＢＬとが互いに電気的に接続された構成が形成される。
【０１３４】
ここで形成されるビット線ＢＬの厚みは２００ｎｍ以上４００ｎｍ以下であることが好ましく、２００ｎｍ以上３００ｎｍ以下であることがより好ましい。一例として、上記厚みを２７０ｎｍとすることが考えられる。
【０１３５】
この後、さらにビット線ＢＬ上に層を形成していくことにより、図４１〜図４３に示す本実施の形態のＳＴＴ−ＭＲＡＭが形成される。
【０１３６】
次に、本実施の形態の作用効果について説明する。
本実施の形態においては、磁気抵抗素子ＭＲＤとビット線ＢＬとの間に、これらを電気的に接続する接続用導電層ＣＣ（ホール）が配置されており、接続用導電層ＣＣの平面視におけるサイズが磁気抵抗素子ＭＲＤよりも大きくなっている。この場合においても、接続用導電層ＣＣにより、磁気抵抗素子ＭＲＤのピン層ＭＰＬとフリー層ＭＦＬとが電気的に短絡することが抑制される。これは磁気抵抗素子ＭＲＤの上側側面（接続用導電層ＣＣの内部）が側壁絶縁層ＩＩＩ２で覆われ、磁気抵抗素子ＭＲＤの下側側面が下側絶縁層ＩＩＩ１で覆われているためである。
【０１３７】
このため本実施の形態の構成とすれば、たとえ磁気抵抗素子ＭＲＤの平面サイズの微細化が進み、ビット線ＢＬと電気的に接続するビア用溝ＴＲが磁気抵抗素子ＭＲＤより平面視において大きくなったとしても、磁気抵抗素子ＭＲＤのピン層ＭＰＬとフリー層ＭＦＬとが電気的に短絡することが抑制される。このため磁気抵抗素子ＭＲＤの微細化に起因するメモリセル素子の歩留りの低下が抑制される。
【０１３８】
本実施の形態の製造方法によれば、ビア用溝ＴＲの形成時にビア用溝ＴＲの底部と磁気抵抗素子ＭＲＤとの縦方向（上下方向）との相対関係がウェハ面内でばらついても、側壁絶縁層ＩＩＩ２により接続用導電層ＣＣがピン層ＭＰＬおよびフリー層ＭＦＬの双方に接することが防止される。このためビア用溝ＴＲの深さのマージンが大きくなり、ビア用溝ＴＲの深さの制御がより容易になる。
【０１３９】
なお本実施の形態の構成を、実施の形態２または実施の形態３に組み合わせてもよい。つまりたとえば上記のビット線ＢＬが実施の形態３と同様にアルミニウム配線ＡＬからなるものであってもよい。本発明の実施の形態４は、以上に述べた各点についてのみ、本発明の実施の形態１と異なる。すなわち、本発明の実施の形態４について、上述しなかった構成や条件、手順や効果などは、全て本発明の実施の形態１に順ずる。
【０１４０】
（実施の形態５）
本実施の形態は、実施の形態１と比較して、ディジット線を有する通常のＭＲＡＭにおいて配線層などにクラッド層が設けられた点において異なっている。以下、本実施の形態の構成について説明する。
【０１４１】
図５２〜図５４を参照して、本実施の形態の通常のＭＲＡＭのメモリセルにおいては、ビット線ＢＬの側面および上面にクラッド層ＣＬＤ（第１のクラッド層）が形成されている。
【０１４２】
クラッド層ＣＬＤは上記のように、たとえば、高い透磁率を有する高透磁率膜ＭＧが２層のバリアメタルＢＲＬにより挟まれた３層構造を有する。そしてクラッド層ＣＬＤを構成するバリアメタルＢＲＬは、ビット線ＢＬの底面にも形成されている。
【０１４３】
本実施の形態においては、後述するように、ビット線ＢＬを構成するための配線溝ＴＲは、その下部の平面視における面積が、上部の平面視における面積よりも小さくなっている。つまり配線溝ＴＲの下部における側面は、平面視において、磁気抵抗素子ＭＲＤの上側側面に対して、側壁絶縁層ＩＩＩ２の厚み分にほぼ等しい距離だけ外側に形成されている。このため下部の磁気抵抗素子ＭＲＤの上側側面に対向する配線溝ＴＲが側壁絶縁層ＩＩＩ２の薄膜に充填される態様となっている。
【０１４４】
なお図５３および図５４においては側壁絶縁層ＩＩＩ２の底面がフリー層ＭＦＬの側壁の厚みの高さ範囲内に位置している。しかし他の実施の形態と同様に、製造工程時のばらつきにより側壁絶縁層ＩＩＩ２の底面は、ピン層ＭＰＬの側壁の厚みの高さ範囲内に位置していてもよい。
【０１４５】
以上に示すクラッド層ＣＬＤが、ＳＴＴ−ＭＲＡＭに対して形成されていてもよい。しかしクラッド層ＣＬＤは図１０〜図１２、図５２〜図５４に示す、磁場を利用する通常のＭＲＡＭに対して形成されていることがより好ましい。
【０１４６】
図５２〜図５４に示す本実施の形態の構成は、図５〜図７に示す実施の形態１の構成と比較して、以上の点において異なっており、他の点においては図５〜図７に示す実施の形態１の構成と同様であるため、同一の要素については同一の符号を付しその説明を繰り返さない。
【０１４７】
次に、本実施の形態の半導体装置として、図５２〜図５４に示す通常のＭＲＡＭの製造方法について、図５５〜図６０を用いて説明する。なお以下の図５５〜図６０は、図１３〜図２０と同様の方向から見た断面図（Ａ）と、磁気抵抗素子ＭＲＤを図１３〜図２０に対して９０度の方向で切った断面図（Ｂ）（図２０のＸＸＩ−ＸＸＩ線に沿う断面図）とを示している。
【０１４８】
図５５を参照して、図２０に示す工程の後、図２１と同様に配線溝ＴＲａが形成される。ただしここでの配線溝ＴＲａは、図２１の配線溝ＴＲａよりも浅く形成されてもよい。
【０１４９】
図５６（Ａ）、（Ｂ）を参照して、図２２と同様のエッチングがなされ、配線溝ＴＲａよりも深い配線溝ＴＲが形成される。ただしここでは、シリコン窒化膜ＩＩＩ１の上面が、配線溝ＴＲの底面よりも深くなるようにエッチングされることが好ましい。つまり配線溝ＴＲは、シリコン窒化膜ＩＩＩ１の上部において、シリコン窒化膜ＩＩＩ１の厚みにほぼ等しい幅を形成する態様となることが好ましい。
【０１５０】
図５７（Ａ）、（Ｂ）を参照して、図２３と同様にシリコン窒化膜が形成され、図２４と同様に、エッチングによりシリコン窒化膜が除去される。その結果、配線溝ＴＲの側面と磁気抵抗素子ＭＲＤの上側側面とに側壁絶縁層ＩＩＩ２が残存する。このとき磁気抵抗素子ＭＲＤの上側側面の側壁絶縁層ＩＩＩ２は、下側絶縁層ＩＩＩ１の上面と接するように形成されることが好ましい。つまり側壁絶縁層ＩＩＩ２の底面は、配線溝ＴＲの底面よりも下部に配置される。
【０１５１】
図５８（Ａ）、（Ｂ）を参照して、配線溝ＴＲの側面および底面を覆うように、層間絶縁層ＩＩ３の上面にバリアメタルが形成される。このバリアメタルＢＲＬは配線溝ＴＲの側面のみ残るように、たとえば写真製版技術およびエッチングにより除去される。ただしこのバリアメタルＢＲＬは配線溝ＴＲの底面、および磁気抵抗素子ＭＲＤの上面上に残ってもよい。次に配線溝ＴＲの側面および底面を覆うように、層間絶縁層ＩＩ３の上面に高透磁率膜が形成される。この高透磁率膜ＭＧは配線溝ＴＲの側面のみ残るように、たとえば写真製版技術およびエッチングにより除去される。その後さらに、高透磁率膜ＭＧの上面を覆い、かつ配線溝ＴＲの底面上や磁気抵抗素子ＭＲＤの上面上を覆うようにバリアメタルＢＲＬａが形成される。
【０１５２】
図５９（Ａ）、（Ｂ）を参照して、図２６、図２７と同様に、配線溝ＴＲの内部を充填するように銅膜ＣＵ２が形成され、層間絶縁層ＩＩ３の上面が露出するまで銅膜ＣＵ２ａおよびシリコン酸化膜ＩＩ３に化学的機械研磨処理が施される。なお配線溝ＴＲの側面上に形成されるバリアメタルＢＲＬと高透磁率膜ＭＧとバリアメタルＢＲＬとは、クラッド層ＣＬＤを形成する。
【０１５３】
図６０（Ａ）、（Ｂ）を参照して、図５９の工程にて化学的機械研磨処理がなされた表面上にバリアメタルＢＲＬ、高透磁率膜ＭＧ、バリアメタルＢＲＬがこの順に積層される。これらの層が銅膜ＣＵ２の主表面上を覆うクラッド層ＣＬＤとして形成される。その後、写真製版技術およびエッチング技術により、図５３および図５４に示す態様のビット線ＢＬが形成される。
【０１５４】
次に、本実施の形態の作用効果について説明する。本実施の形態は、実施の形態１の作用効果に加えて以下の効果を有する。
【０１５５】
特に本実施の形態に係る通常のＭＲＡＭの製造方法において、磁気抵抗素子ＭＲＤの上側側面に配線溝が深く形成される。そして上側側面上の深く狭い配線溝を充填するように、側壁絶縁層ＩＩＩ１が形成される。つまり側壁絶縁層ＩＩＩ１は層間絶縁層ＩＩ３と磁気抵抗素子ＭＲＤとに挟まれるように配置される。
【０１５６】
このため上側側面上にはクラッド層ＣＬＤの高透磁率膜ＭＧが形成されたり残存されることが抑制される。したがって本実施の形態に係る通常のＭＲＡＭの上側側面上に高透磁率膜ＭＧが配置されることが抑制される。
【０１５７】
磁気抵抗素子ＭＲＤのフリー層ＭＦＬの周囲に高透磁率膜ＭＧが配置されると、高透磁率膜ＭＧが磁気抵抗素子ＭＲＤの動作に影響を及ぼすことがわかっている。このため磁気抵抗素子ＭＲＤ側面の近傍に高透磁率膜ＭＧが配置されないようにすることにより、メモリセル素子ＲＭの歩留りをさらに向上することができる。
【０１５８】
なお本実施の形態の構成を、実施の形態２または実施の形態４に組み合わせてもよい。本発明の実施の形態５は、以上に述べた各点についてのみ、本発明の実施の形態１と異なる。すなわち、本発明の実施の形態５について、上述しなかった構成や条件、手順や効果などは、全て本発明の実施の形態１に順ずる。
【０１５９】
図６１および図６２を参照して、以上の各実施の形態の磁気抵抗素子ＭＲＤには、上部電極ＵＥＬを備えず、フリー層ＭＦＬの上面がビット線ＢＬに接する構成を有していてもよい。図６１および図６２の構成は、図６および図７の構成と比較して、フリーＭＦＬの上面に上部電極ＵＥＬが形成されていない点において異なっており、他の点においては図６および図７と同様であるため、同一の要素については同一の符号を付しその説明を繰り返さない。
【０１６０】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【産業上の利用可能性】
【０１６１】
本発明は、磁気抵抗素子を有する半導体装置およびその製造方法に特に有利に適用されうる。
【符号の説明】
【０１６２】
ＡＬ，ＡＬａ  アルミニウム配線、ＡＴＲ  アクセストランジスタ、ＢＬ  ビット線、ＢＲＬ，ＢＲＬａ  バリアメタル、ＣＣ  接続用導電層、ＣＨＰ  半導体チップ、ＣＵ，ＣＵ２，ＣＵ２ａ，ＣＵ３  銅膜、ＤＬ  ディジット線、ＧＥ  ゲート電極層、ＧＩ  ゲート絶縁層、Ｉ１，Ｉ２  シリコン窒化膜、ＩＩ１，ＩＩ２，ＩＩ２ａ，ＩＩ２ｂ，ＩＩ３，ＩＩ４  シリコン酸化膜、ＩＩＩ１，ＩＩＩ１ａ，ＩＩＩ１ｂ  下側絶縁層、ＩＩＩ２，ＩＩＩ２ａ  側壁絶縁層、ＬＥＬ，ＬＥＬａ  下部電極、ＬＶ  ローカルビア、ＬＶＨ  ローカルビアホール、Ｍ３  読み出し用配線、ＭＣ  メモリセル、ＭＦＬ  フリー層、ＭＧ  高透磁率膜、ＭＰＬ  ピン層、ＭＲＤ  磁気抵抗素子、ＭＴＬ  トンネル絶縁層、ＰＤ  パッド、ＰＬ  パワーライン、ＲＭ  メモリセル領域、ＲＰ  周辺回路領域、ＳＤ  ソース／ドレイン領域、ＳＦ  層間絶縁層上面、ＳＵＢ  半導体基板、ＴＧ，ＴＧａ  タングステン膜、ＴＰ  トランジスタ、ＴＲ，ＴＲａ，ＴＲ２  配線溝、ＵＥＬ  上部電極。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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【図５８】
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【図５９】
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【図６０】
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【図６１】
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【図６２】
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