(57)【要約】【課題】１つの半導体基板上に形成されるＭＯＳＦＥＴとＣＭＤ素子との性能向上の両立を図る。【解決手段】画素領域を形成するＣＭＤ素子のゲート電極には低い不純物濃度を与えて変換効率を向上させる。一方、ロジック領域を形成するＭＯＳＦＥＴのゲート電極には高い不純物濃度を与えてオン／オフ特性を向上させる。製造工程においては、半導体基板４００の画素領域１１０とロジック領域１２０に対して共通に形成した電極材料層５００に対してＣＭＤ素子のゲート電極に対応する不純物濃度を与えるためのイオン注入を行う。次に、画素領域１１０をマスキングしてイオン注入を行って、ロジック領域１２０の電極材料層５００にＭＯＳＦＥＴのゲート電極に対応する不純物濃度を与える。その後、電極材料層５００からゲート電極を形成する。【選択図】図７
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【特許請求の範囲】
【請求項１】
所定の不純物濃度が設定された第１のゲート電極を備えて半導体基板に形成されるＭＯＳ型電界効果トランジスタと、
前記第１のゲート電極よりも低い所定の不純物濃度が設定された第２のゲート電極を備えて前記半導体基板に形成される電荷変調素子と
を具備する半導体装置。
【請求項２】
前記第１のゲート電極の不純物濃度は、当該第１のゲート電極と前記半導体基板との間に形成される第１のゲート絶縁膜と前記第１のゲート電極との界面において発生する第１の空乏層が所定以下の容量を有するように設定され、
前記第２のゲート電極の不純物濃度は、当該第２のゲート電極と前記半導体基板との間に形成される第２のゲート絶縁膜と前記第２のゲート電極との界面において発生する第２の空乏層が前記第１の空乏層の容量よりも大きい所定の容量を有するように設定される
請求項１記載の半導体装置。
【請求項３】
前記半導体基板は、画素が配列される画素領域と前記画素を駆動するための駆動回路を含む回路領域とを備え、
前記電荷変調素子は前記画素として形成され、
前記ＭＯＳ型電界効果トランジスタは前記回路領域において形成される
請求項１記載の半導体装置。
【請求項４】
前記第１のゲート電極にドーピングされる不純物と前記第２のゲート電極にドーピングされる不純物は同じ物質である請求項１記載の半導体装置。
【請求項５】
前記第１のゲート電極と前記第２のゲート電極は、同じ電極材料層から形成されたものである請求項１記載の半導体装置。
【請求項６】
前記第１のゲート電極と前記半導体基板との間に形成される第１のゲート絶縁膜と、前記第２のゲート電極と前記半導体基板との間に形成される第２のゲート絶縁膜は、同じ絶縁膜材料層から形成されたものである請求項１記載の半導体装置。
【請求項７】
ＭＯＳ型電界効果トランジスタを含む第１の領域と電荷変調素子を含む第２の領域とから成る半導体基板上に形成したゲート電極の材料から成る電極材料層に対して、前記電荷変調素子のゲート電極に設定すべき第１の不純物濃度に対応したドーズ量による不純物のドーピングを行う第１のドーピング工程と、
前記第２の領域をマスキングし、前記第１の領域をマスキングしないマスキングパターンによるマスクを形成するマスク形成工程と、
前記マスクが形成された状態において、前記第１の不純物濃度と前記ＭＯＳ型電界効果トランジスタのゲート電極に設定すべき第２の不純物濃度との差に対応したドーズ量による前記不純物のドーピングを行う第２のドーピング工程と
を具備する半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、同一の半導体基板上にＣＭＤ（電荷変調素子）とＭＯＳＦＥＴとが形成される半導体装置の製造方法に関する。
【背景技術】
【０００２】
固体撮像装置において、ＣＭＤ（Charge Modulation Device：電荷変調素子）を画素として採用したものが知られている。ＣＭＤのデバイス構造としては、例えば、半導体層の表面に対して平行にソースとドレインの間に電流が流れるようにソースとドレインが形成されることがある。そのうえで、これらのソースとドレインとの間の半導体層の表面に対して、絶縁層を介してゲート電極が形成された構造を採用したものが提案されている（例えば、特許文献１参照。）。
【０００３】
また、固体撮像装置においては、画素が配列された画素領域と画素を駆動するための回路などが形成されたロジック領域とを１つの半導体基板に形成できれば、装置の小型化の面からも有利である。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００９−１５２２３４号公報（図２）
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ここで、固体撮像装置としてＣＭＤによる画素が配列された画素領域とロジック領域とを１つの半導体基板に形成することとした場合には、次のような問題が生じる。
【０００６】
ロジック領域におけるトランジスタ素子にはＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）が用いられる。このＭＯＳＦＥＴは、トランジスタのオン／オフ性能ができるだけ高いことが好ましい。このためには、例えばチャネルとゲートとの間のチャネルゲート間容量を大きくしてオン電流を高くすればよい。オン電流を高くするためには、シリコン酸化膜によるゲート絶縁膜を薄くするという手法を採ることができる。
【０００７】
一方、ＣＭＤとしては光電変換後のキャリア（エレクトロンまたはホール）によってソース電圧を変化させる効率をできるだけ高くすることが好ましい。そのためには、センサ部とチャネルとの間のセンサチャネル間容量に対して、チャネルとゲートとの間のチャネルゲート間容量を減少させればよい。すなわち、センサチャネル間容量はできるだけ大きくし、チャネルゲート間容量はできるだけ小さくすればよい。チャネルゲート間容量を小さくしようとすればＭＯＳＦＥＴの場合とは反対に、ゲート絶縁膜を厚く形成すればよいことになる。
【０００８】
このように、ロジック領域のＭＯＳＦＥＴと画素領域のＣＭＤとでは、それぞれに要求される性能に応じて、ゲート絶縁膜の厚さがトレードオフの関係となる。このために、同じ半導体基板に画素領域とロジック領域とを形成することとした場合には、画素領域のゲート絶縁膜とロジック領域のゲート絶縁膜とをそれぞれ別工程で形成する必要が出てくる。この場合、例えばパターンニングを行うマスクをロジック領域と画素領域とでそれぞれ異なる工程によって形成する必要があるなど、工程が増加して生産コストやターンアラウンドタイム（ＴＡＴ）が増加してしまう。
【０００９】
本発明はこのような状況に鑑みてなされたものであり、効率的な製造工程によって１つの半導体基板上に形成されるＭＯＳＦＥＴとＣＭＤ素子との性能向上の両立を図ることを目的とする。
【課題を解決するための手段】
【００１０】
本発明は、上記課題を解決するためになされたものであり、その第１の側面は、所定の不純物濃度が設定された第１のゲート電極を備えて半導体基板に形成されるＭＯＳ型電界効果トランジスタと、上記第１のゲート電極よりも低い所定の不純物濃度が設定された第２のゲート電極を備えて上記半導体基板に形成される電荷変調素子とを具備する半導体装置である。これにより、ＭＯＳ型電界効果トランジスタが備える第１のゲート電極の抵抗に対して、電荷変調素子が備える第２のゲート電極の抵抗を高く設定するという作用をもたらす。
【００１１】
また、この第１の側面において、上記第１のゲート電極の不純物濃度は、当該第１のゲート電極と上記半導体基板との間に形成される第１のゲート絶縁膜と上記第１のゲート電極との界面において発生する第１の空乏層が所定以下の容量を有するように設定され、上記第２のゲート電極の不純物濃度は、当該第２のゲート電極と上記半導体基板との間に形成される第２のゲート絶縁膜と上記第２のゲート電極との界面において発生する第２の空乏層が上記第１の空乏層の容量よりも大きい所定の容量を有するように設定されるようにしてもよい。これにより、ＭＯＳ型電界効果トランジスタについてはチャネルゲート間容量を大きく設定し、電荷変調素子についてはチャネルゲート間容量を小さく設定するという作用をもたらす。
【００１２】
また、この第１の側面において、上記半導体基板は、画素が配列される画素領域と上記画素を駆動するための駆動回路を含む回路領域とを備え、上記電荷変調素子は上記画素として形成され、上記ＭＯＳ型電界効果トランジスタは上記回路領域において形成されるようにしてもよい。これにより、画素領域と回路領域とに応じて区分した領域ごとに異なる不純物濃度を設定するドーピングの工程によって、第１のゲート電極と第２のゲート電極の不純物濃度を設定するという作用をもたらす。
【００１３】
また、この第１の側面において、上記第１のゲート電極にドーピングされる不純物と上記第２のゲート電極にドーピングされる不純物は同じ物質であってもよい。これにより、不純物濃度を設定するドーピングの工程の一部を共通化するという作用をもたらす。
【００１４】
また、この第１の側面において、上記第１のゲート電極と上記第２のゲート電極は、同じ電極材料層から形成されたものであってもよい。これにより、同じ工程により電極材料層を加工して第１のゲート電極と第２のゲート電極を同時に形成するという作用をもたらす。
【００１５】
また、この第１の側面において、上記第１のゲート電極と上記半導体基板との間に形成される第１のゲート絶縁膜と、上記第２のゲート電極と上記半導体基板との間に形成される第２のゲート絶縁膜は、同じ絶縁膜材料層から形成されたものであってもよい。これにより、同じ工程により絶縁膜材料層を加工して第１のゲート絶縁膜と第２のゲート絶縁膜を同時に形成するという作用をもたらす。
【００１６】
また、本発明の第２の側面は、ＭＯＳ型電界効果トランジスタを含む第１の領域と電荷変調素子を含む第２の領域とから成る半導体基板上に形成したゲート電極の材料から成る電極材料層に対して、上記電荷変調素子のゲート電極に設定すべき第１の不純物濃度に対応したドーズ量による不純物のドーピングを行う第１のドーピング工程と、上記第２の領域をマスキングし、上記第１の領域をマスキングしないマスキングパターンによるマスクを形成するマスク形成工程と、上記マスクが形成された状態において、上記第１の不純物濃度とＭＯＳ型電界効果トランジスタのゲート電極に設定すべき第２の不純物濃度との差に対応したドーズ量による上記不純物のドーピングを行う第２のドーピング工程とを具備する半導体装置の製造方法である。これにより、第１の領域におけるＭＯＳ型電界効果トランジスタのゲート電極には第２の不純物濃度を設定し、第２の領域における電荷変調素子のゲート電極には第２の不純物濃度よりも低い第１の不純物濃度を設定するという作用をもたらす。
【発明の効果】
【００１７】
本発明によれば、効率的な製造工程によって１つの半導体基板上に形成されるＭＯＳＦＥＴとＣＭＤ素子との性能向上の両立を図ることができるという効果を奏し得る。
【図面の簡単な説明】
【００１８】
【図１】本発明の実施の形態における固体撮像装置１００の全体的な構造例を示す図である。
【図２】ＣＭＤ素子２００の等価回路を示す図である。
【図３】ＣＭＤ素子２００の断面構造を示す図である。
【図４】ＭＯＳＦＥＴ３００の断面構造を示す図である。
【図５】ＣＭＤ素子２００におけるゲート電極とチャネル間についてのバンド図である。
【図６】ＭＯＳＦＥＴ３００におけるゲート電極とチャネル間についてのバンド図である。
【図７】固体撮像装置１００の製造工程例を示す図である。
【図８】固体撮像装置１００の製造工程例を示す図である。
【図９】固体撮像装置１００の製造工程についての変形例を示す図である。
【発明を実施するための形態】
【００１９】
以下、本発明を実施するための形態（以下、実施の形態と称する）について説明する。説明は以下の順序により行う。
１．第１の実施の形態（ＣＭＤとＭＯＳＦＥＴとでゲート電極に異なる不純物濃度を与える例）
２．変形例
【００２０】
＜１．第１の実施の形態＞
［固体撮像装置の全体構造例］
本発明の実施の形態における半導体装置である固体撮像装置は、画素にＣＭＤ（Charge Modulation Device：電荷変調素子）を採用する。ＣＭＤは、半導体層の表面に対して平行に電流が流れるようにソース領域とドレイン領域を形成する。そのうえで、これらのソース領域とドレイン領域との間の半導体層の表面に対して、絶縁層を介してゲートを設ける。これにより、静電誘導トランジスタとして、ゲート、ドレイン、ソースの各領域を横方向に設けた、いわゆる横型構造を採るものとなる。
【００２１】
図１は、本発明の実施の形態における固体撮像装置１００の全体的な構造例を断面図により模式的に示している。この図に示されるように、固体撮像装置１００は、その物理的な構造として、１つの半導体基板４００において画素領域１１０とロジック領域１２０とを有して成る。画素領域１１０には、多数のＣＭＤによる画素が平面方向においてマトリクス上に配列されるように形成されている。ロジック領域１２０は、主に画素領域１１０における画素を駆動するための回路などが形成される。ロジック領域１２０におけるこれらの回路のトランジスタ部分は、ＭＯＳＦＥＴ（ＭＯＳ型電界効果トランジスタ：Metal Oxide Semiconductor Field Effect Transistor）により形成される。画素領域１１０は、特許請求の範囲に記載の第２の領域の一例である。ロジック領域１２０は、特許請求の範囲に記載の回路領域および第１の領域の一例である。
【００２２】
［ＣＭＤ素子の等価回路］
図２は、画素領域１１０において画素として配列されるＣＭＤ素子２００の等価回路を示している。この図に示すように、ＣＭＤ素子２００は、１つのトランジスタＴＲに対して同じく１つのフォトダイオードＰＤが接続されているものとしてみることができる。フォトダイオードＰＤは光電変換が行われる部位であって、受光光量に応じた電流が流れる。ＣＭＤの光電変換の動作によれば、フォトダイオードＰＤは、トランジスタＴＲの裏面側に形成されているものとしてみることができる。また、アノード側はグランドに接地されるものとしているが、実際にはウェル領域に接続されていることでグランド接地と等価の状態となる。
【００２３】
トランジスタＴＲは、ここでは図示しないが、対応の列信号線と接続され、この列信号線には負荷電流源が接続されている。トランジスタＴＲは、この負荷電流源とともにソースフォロアを形成し、フォトダイオードＰＤに得られた電荷を増幅して、対応の列信号線に出力する。
【００２４】
上記図２に示す回路は、ＣＭＤ素子２００が光電変換機能および信号増幅機能を有していることを示している。また、図２に示す構成のＣＭＤ素子２００では、フローティングディフュージョンを有さないことになる。なお、フローティングディフュージョンとは、画素回路において、フォトダイオードＰＤに蓄積されていた電荷が転送される部位である。そして、ＣＭＤ素子２００は、受光に応じてフォトダイオードＰＤに発生した電荷がリセットされない限り保持されるように蓄積され、電荷を信号として読み出すときにもその電荷は消滅しない。これにより、いわゆる非破壊読み出しが可能となる。
【００２５】
［ＣＭＤ素子の構造例］
図３の断面図は、ＣＭＤ素子２００において形成される不純物拡散層の構造例を模式的に示している。この図に示されるＣＭＤ素子２００の構造部分が、画素領域１１０における１つの画素に相当する。
【００２６】
この図３に示すＣＭＤ素子２００は、シリコンの半導体基板４００とその上に配置されるゲート電極５０１Ａから成る。半導体基板４００には、次に説明するようにＣＭＤ素子２００を構成するための所定の酸化膜や不純物拡散層等がしかるべき位置に形成される。
【００２７】
半導体基板４００の上面部には、ゲート絶縁膜４０１Ａが形成される。ゲート絶縁膜４０１Ａは、例えば熱酸化法やＣＶＤ法（化学的気相成長法）などによって形成することができる。ゲート絶縁膜４０１Ａは、特許請求の範囲に記載の第２のゲート絶縁膜の一例である。
【００２８】
また、半導体基板４００においてゲート絶縁膜４０１Ａの下層に対応する位置にはチャネル４０２が形成される。このチャネル４０２の両側には、それぞれ、ソース４０３とドレイン４０４が形成される。また、ソース４０３の上部にはソース電極４０３ａが形成され、ドレイン４０４の上部にはドレイン電極４０４ａが形成される。
【００２９】
また、半導体基板４００において、チャネル４０２の下層にはウェル４０５ａが形成され、ソース４０３の下部、ドレイン４０４の下部には、それぞれウェル４０５ｂおよび４０５ｃが形成される。さらにセンサ部４０６、ウェル４０５ｂおよび４０５ｃの下面側にはウェル４０５ｄが形成される。
【００３０】
センサ部４０６は、上記のウェル４０５ａ、４０５ｂ、４０５ｃおよび４０５ｄにより囲まれるように形成される。このセンサ部４０６は、入射光に応じて電荷が発生し、この発生した電荷を蓄積する部位である。すなわち、センサ部４０６は光電変換を行う部位となる。なお、これまでに説明した半導体基板４００における各不純物拡散層は、しかるべき手順で所定の物質をイオン注入していくことによって形成できる。
【００３１】
そして、ゲート絶縁膜４０１Ａの上層に対してゲート電極５０１Ａが形成される。ゲート電極５０１Ａにはポリシリコン（多結晶珪素）が用いられる。ゲート電極５０１Ａは、特許請求の範囲に記載の第２のゲート電極の一例である。
【００３２】
このように、図３のＣＭＤ素子２００は、図２に示したＣＭＤとしての等価回路に相当する構造を有している。すなわち、ソース４０３、チャネル４０２、ドレイン４０４、ゲート絶縁膜４０１Ａおよびゲート電極５０１Ａによって、図２に示したトランジスタＴＲに相当する部位が形成される。このトランジスタＴＲの構造では、ソース４０３とドレイン４０４との間の電流は、チャネル４０２を介して半導体基板４００の表面に対して平行に流れる。また、センサ部４０６が図２のフォトダイオードＰＤに相当する。
【００３３】
［ＭＯＳＦＥＴの構造例］
次に、図４の断面図を参照して、ロジック領域１２０において形成されるＭＯＳＦＥＴの構造例について説明する。
【００３４】
この図４に示すＭＯＳＦＥＴ３００は、半導体基板４００とその上に配置されるゲート電極５０１Ｂから成る。図１にて説明したように、ロジック領域１２０と画素領域１１０は同じ半導体基板４００において形成される。したがって、図３のＣＭＤ素子２００における半導体基板４００と、この図４に示される半導体基板４００とは一体のものとなる。
【００３５】
ＭＯＳＦＥＴ３００に対応する半導体基板４００において、その上面にはゲート絶縁膜４０１Ｂが形成される。このゲート絶縁膜４０１Ｂと図３に示したＣＭＤ素子２００のゲート絶縁膜４０１Ａは、互いに異なる工程によるマスキングを行って形成するのではなく、半導体基板４００上に対して同一工程により形成した共通の絶縁膜材料層から形成することができる。ゲート絶縁膜４０１Ｂは、特許請求の範囲に記載の第１のゲート絶縁膜の一例である。
【００３６】
また、半導体基板４００において、ゲート絶縁膜４０１Ｂの下側にはチャネル４１２が形成される。また、チャネル４１２の両側には、それぞれ、ソース４１３およびドレイン４１４が形成される。また、ソース４１３の上部にはソース電極４１３ａが形成され、ドレイン４１４の上部にはドレイン電極４１４ａが形成される。また、ソース４１３およびドレイン４１４の外側には、それぞれ、ＳＴＩ（Shallow Trench Isolation）４１５が形成される。
【００３７】
そして、ゲート絶縁膜４０１Ｂの上側に対してゲート電極５０１Ｂが設けられる。このゲート電極５０１Ｂは、図３に示したＣＭＤ素子２００のゲート電極５０１Ａと同様にポリシリコンによって形成される。また、ゲート電極５０１Ｂとゲート電極５０１Ａも、互いに異なる工程によるマスキングを行って形成するのではなく、半導体基板４００に対して同一工程により堆積させた共通の電極材料層から形成することができる。ゲート電極５０１Ｂは、特許請求の範囲に記載の第１のゲート電極の一例である。
【００３８】
［ゲート電極の不純物濃度設定］
図３に示したように、画素としてのＣＭＤ素子２００は光電変換を行うセンサ部４０６を有するが、このセンサ部４０６における光電変換後のキャリアによってソース電圧を変化させる効率はできるだけ高いことが好ましい。ＣＭＤ素子では、光電変換後のキャリアによって、チャネル４０２およびソース４０３ａが変調される。このことから、変換効率は、センサ部４０６とチャネル４０２との間のセンサチャネル間容量に対して、チャネル４０２とゲート電極５０１Ａとの間のチャネルゲート間容量を相対的に小さくするほど高くすることができる。したがって、変換効率に着目すればチャネルゲート間容量は小さいほど有利である。
【００３９】
これに対して、図４に示したＭＯＳＦＥＴ３００は、オン電流を増加させてオン／オフ特性をできるだけ向上させることが好ましいが、このためには、チャネルゲート間容量を一定以上に設定する必要がある。
【００４０】
このように、ＣＭＤ素子２００とＭＯＳＦＥＴ３００の性能を向上させようとした場合、チャネルゲート間容量についてはトレードオフの関係となる。チャネルゲート間容量はゲート絶縁膜の厚さによって変化させることが可能であり、ゲート絶縁膜を厚くするほどゲート絶縁膜容量が低下してチャネルゲート間容量は低下する。
【００４１】
上記のことからすれば、ＣＭＤ素子２００についてはゲート絶縁膜４０１Ａを厚く形成し、一方のＭＯＳＦＥＴ３００については、ゲート絶縁膜４０１Ｂを薄く形成すればよいことになる。しかし、この場合には、ゲート絶縁膜４０１Ａとゲート絶縁膜４０１Ｂとでその層の厚さが異なることになる。このため、固体撮像装置１００のプロセスにおいて、それぞれ異なるマスクパターンを形成してそれぞれ異なる工程によってゲート絶縁膜４０１Ａとゲート絶縁膜４０１Ｂとを作り分ける必要がある。この結果、工程数が増加してしまい、生産コストやターンアラウンドタイムなどの点で不利になることは前述したとおりである。
【００４２】
また、ＣＭＤ素子２００の変換効率を向上させようとした場合、センサ部４０６を半導体基板４００の上面に近づけることによって、センサチャネル間容量を大きくするという手法も考えられる。このためには、シリコン基板内の不純物濃度分布を急峻にして非常に狭い層構造によってチャネル４０２、チャネルバリア、および、センサ部４０６を形成する必要がある。しかし、現状におけるイオン注入の技術ではこれを実現することが困難である。
【００４３】
そこで、本願発明者は、ゲート電極に使用されるポリシリコンについて、その不純物濃度によって抵抗を設定できることに着目した。ポリシリコンは、その不純物濃度を低くするほど高抵抗とすることができるが、抵抗が高くなることに応じてゲート絶縁膜との界面に発生する空乏層も大きくなる。このように発生する空乏層は容量を有する。なお、以降において、この空乏層が有する容量については空乏層容量とも称する。この空乏層容量はゲート絶縁膜に対して直列に付加されるため、ゲート絶縁膜容量に対しては直列の関係となる。そして、この場合のチャネルゲート間容量は、ゲート絶縁膜容量と空乏層容量の直列接続により形成されることになるため、空乏層容量が大きいほど、チャネルゲート間容量は小さくなる。このように、ゲート電極の不純物濃度を低下させることによってゲート絶縁膜の厚さを増加させた場合と同等のチャネルゲート間容量が得られる。
【００４４】
そこで、本発明の実施の形態は、図３に示したＣＭＤ素子２００のゲート電極５０１Ａについて、図４に示したＭＯＳＦＥＴ３００のゲート電極５０１Ｂよりも低い不純物濃度を与えることとした。このとき、図４に示したＭＯＳＦＥＴ３００のゲート電極５０１Ｂの不純物濃度は、オン／オフ特性をできるだけ向上させるため、一定以上のチャネルゲート間容量を有するように設定されることが望ましい。
【００４５】
図５は、ＣＭＤ素子２００のゲート電極５０１Ａとゲート絶縁膜４０１Ａとの層間についてのバンド図を示している。ゲート電極５０１Ａの不純物濃度を上記のように低く設定することによって、ゲート電極５０１Ａとゲート絶縁膜４０１Ａとの界面において上記したように空乏層が形成され、空乏層容量Ｃａが発生する。これにより、同じ図５に示すように、チャネルゲート間容量は、空乏層容量Ｃａとゲート絶縁膜容量Ｃｂの直列接続により形成されることとなり、空乏層容量Ｃａに応じて小さくなる。そして、このようにＣＭＤ素子２００におけるチャネルゲート間容量が小さくなることで変換効率を向上させることができる。
【００４６】
その一方で、図４に示したＭＯＳＦＥＴ３００のゲート電極５０１Ｂについては上記もしているようにＣＭＤ素子２００のゲート電極５０１Ａよりも高い所定の不純物濃度が与えられるように形成されることになる。
【００４７】
図６は、ＭＯＳＦＥＴ３００についてのゲート電極５０１Ｂとゲート絶縁膜４０１Ｂとの層間についてのバンド図を示している。ゲート電極５０１Ｂの不純物濃度は一定以上に高く設定されているため、ゲート電極５０１Ｂの界面とゲート絶縁膜４０１Ｂとの界面における空乏層の発生は抑えられる。これにより、空乏層容量も一定以下の状態となる。なお、この図６の例では、図５との差異を明確にするため、空乏層容量Ｃａが発生していない状態例を示している。このように、ゲート絶縁膜容量Ｃｂに直列に接続される空乏層容量が小さいことによって、ＭＯＳＦＥＴ３００には、ＣＭＤ素子２００よりも大きなチャネルゲート間容量が設定される。そして、この際に、一定以上のオン電流を流すことができるようにチャネルゲート間容量を設定することで、ＭＯＳＦＥＴ３００のオン／オフ特性を向上させることができる。
【００４８】
一例として、Ｎ型のＭＯＳＦＥＴ３００のゲート電極５０１Ｂの不純物濃度を１．０×１０２０／ｃｍ３と設定する。これに対して、同じＮ型のＣＭＤ素子２００のゲート電極５０１Ａの不純物濃度を１．０×１０１７／ｃｍ３まで低濃度化して設定したとする。この場合、ＣＭＤ素子２００のチャネルゲート間容量は、ＭＯＳＦＥＴ３００の約１／２程度にまで小さくなり、実効的なゲート絶縁膜４０１Ａの厚さは、ゲート絶縁膜４０１Ｂに対して２倍となる。この場合のＣＭＤ素子２００の変換効率は、ＭＯＳＦＥＴ３００のゲート電極５０１Ｂと同じ不純物濃度を設定した場合と比較して約２５％向上する。
【００４９】
なお、ＣＭＤ素子２００のゲート電極５０１Ａを高抵抗に設定するための他の手法として、ＩＴＯ（Indium Tin Oxide）やＳｉＯ２などによる透明電極のような高抵抗の材料をゲート電極５０１Ａとして採用することが考えられる。しかし、ＭＯＳＦＥＴ３００のゲート電極５０１Ｂについては、同じ高抵抗の透明電極を採用することはできないため、ゲート電極５０１Ｂには透明電極とは異なる材料を用いなければならない。また、ゲート電極５０１Ａとゲート電極５０１Ｂに対応する電極材料層をそれぞれ異なるプロセスによって形成しなければならない。このような構造と比較しても、本発明の実施の形態は工程数に関して有利である。
【００５０】
［固体撮像装置の製造工程例］
次に、本実施の形態の固体撮像装置１００の製造工程例について説明する。図７（ａ）は、半導体基板４００上面に対して電極材料層５００を形成した段階における固体撮像装置１００を示している。この図に示すように、電極材料層５００は、画素領域１１０とロジック領域１２０に対して共通に形成される。また、絶縁膜材料層４２０も画素領域１１０とロジック領域１２０に対して共通に形成される。絶縁膜材料層４２０は、図３および図４に示したように、ＣＭＤ素子２００とＭＯＳＦＥＴ３００のゲート絶縁膜４０１Ａおよび４０１Ｂとして加工される層である。なお、この図においては、半導体基板４００内に形成される不純物拡散層による各部の図示は省略している。
【００５１】
そして、この図７（ａ）の状態において、電極材料層５００に抵抗を設定するための第１段階のイオン注入を行う。ここで、上記の説明から理解されるように、設定すべき不純物濃度は、ＣＭＤ素子２００のゲート電極５０１Ａの方が低い。そこで、この第１段階のイオン注入は、ゲート電極５０１Ａに設定すべき不純物濃度に対応するドーズ量を設定して行う。これにより、まず、電極材料層５００は、画素領域１１０とロジック領域１２０の全体にわたって、ゲート電極５０１Ａに対応した不純物濃度が与えられた状態となる。
【００５２】
次に、図７（ｂ）に示すように、電極材料層５００の上にマスク１３０を施す。このマスク１３０は、画素領域１１０に対応する部位をマスキングし、ロジック領域１２０に対応する部位はマスキングしないようにされたマスクパターンにより形成される。
【００５３】
そのうえで、同じ図７（ｂ）に示すように、電極材料層５００に抵抗を設定するための第２段階のイオン注入を行う。なお、この第２段階にてイオン注入する物質は同じである。
【００５４】
この段階では、電極材料層５００には、既に、ゲート電極５０１Ａに対応した不純物濃度が与えられている。そこで、この第２段階のイオン注入は、ゲート電極５０１Ｂに設定すべき不純物濃度と、ゲート電極５０１Ａに設定すべき不純物濃度との差分に応じたドーズ量を設定して行う。この場合、画素領域１１０はマスク１３０によってマスキングされているために、第２段階のイオン注入による不純物濃度の増加はなく、ゲート電極５０１Ａに対応した不純物濃度が与えられたままの状態にできる。これに対して、マスキングされていないロジック領域１２０は、第２段階のイオン注入により不純物濃度が増加する結果、ゲート電極５０１Ｂに対応した不純物濃度が与えられた状態となる。
【００５５】
このように、本発明の実施の形態においては、マスキングを併用して電極材料層５００に対して２回のイオン注入を行う。これにより、１枚の電極材料層５００において、画素領域１１０に対応してはＣＭＤ素子２００のゲート電極５０１Ａに設定すべき不純物濃度を与えることができる。また、ロジック領域１２０に対応してはＭＯＳＦＥＴ３００のゲート電極５０１Ｂに設定すべき不純物濃度を与えることができる。
【００５６】
また、上記の工程とすることにより、本発明の実施の形態においては、画素領域１１０とロジック領域１２０とで共通に電極材料層５００を形成することができる。また、ＣＭＤ素子２００のゲート絶縁膜４０１ＡとＭＯＳＦＥＴ３００のゲート絶縁膜４０１Ｂとについて異なる厚さにより形成する必要はないため、絶縁膜材料層４２０についても画素領域１１０とロジック領域１２０とで共通に形成することができる。これにより、電極材料層５００および絶縁膜材料層４２０を、画素領域１１０とロジック領域１２０とで作り分ける必要がなくなり、工程数を抑えることができる。
【００５７】
図８（ａ）は、上記図７（ｂ）により説明した工程後の画素領域１１０における１つのＣＭＤ素子２００の部位を示している。この段階では、図示するように、電極材料層５００および絶縁膜材料層４２０が形成されたままの状態である。また、半導体基板４００においては、ウェル４０５ａ乃至４０５ｄ、センサ部４０６およびチャネル対応層４３０が形成されているが、ソース４０３およびドレイン４０４は形成されていない状態である。
【００５８】
この状態において、電極材料層５００に対して例えばフォトリソグラフィを行うことによって、図８（ｂ）に示すようにゲート電極５０１Ａおよびゲート絶縁膜４０１Ａを形成する。この後、ゲート電極を透過させない手法を用いてイオン注入を行うことによって、ゲート電極５０１Ａの下側に位置していないチャネル対応層４３０およびウェル４０５ａを消滅させるようにソース４０３およびドレイン４０４としての不純物拡散層を形成する。これに伴いソース４０３およびドレイン４０４との間でチャネル対応層４３０の残った部分がチャネル４０２として形成される。また、ソース４０３およびドレイン４０４の上側には、ソース電極４０３ａおよびドレイン電極４０４ａを形成する。これにより、ＣＭＤ素子２００が形成される。
【００５９】
なお、図７の工程を経た後のロジック領域１２０におけるＭＯＳＦＥＴ３００のゲート電極５０１Ｂは、図８（ａ）により説明したゲート電極５０１Ａを形成する工程によって同時に形成することができる。また、ドーズ量や注入物質などを共通化できれば、図８（ｂ）により説明したようにソース４０３およびドレイン４０４を形成する工程の際に同時に形成することも可能である。
【００６０】
そして、このように形成されたＣＭＤ素子２００のゲート電極５０１Ａは、前述の空乏層を発生させることのできる低い不純物濃度が与えられている。一方、ＭＯＳＦＥＴ３００のゲート電極５０１Ｂは、必要とされるオン／オフ特性を得ることのできる高い不純物濃度が与えられている。
【００６１】
＜２．変形例＞
次に本発明の実施の形態の変形例について説明する。図７および図８により説明した手順では、電極材料層５００の段階においてゲート電極の抵抗設定のためのイオン注入を行うこととしていた。これに対して、例えば図９に示すようにしてゲート電極の抵抗設定のためのイオン注入を行うようにすることも考えられる。
【００６２】
図９においては、ゲート電極５０１Ａが形成された段階のＣＭＤ素子２００が示されている。この場合、電極材料層５００の段階においてゲート電極の抵抗設定のためのイオン注入は行わない。代わりに、ソース４０３およびドレイン４０４の形成のために行うイオン注入によって、同時に、ゲート電極５０１Ａに対して不純物濃度を与える。この際には、ソース４０３およびドレイン４０４の部位にイオン注入するために形成したレジスト層５１０について、ソース４０３、ドレイン４０４の部位とゲート電極５０１Ａをマスキングしないようにレジスト開口部を形成すればよい。なお、ＭＯＳＦＥＴ３００のゲート電極５０１Ｂについては、ＣＭＤ素子２００のゲート電極５０１Ａよりも高い不純物濃度を設定する必要がある。このためには、次のような手順とすればよい。すなわち、上記のソース４０３、ドレイン４０４を形成する工程において、同時にゲート電極５０１Ｂにもイオンが注入されるようにして、ゲート電極５０１Ａに対応した分の不純物濃度を与えるようにする。そのうえで、その前後において所定の不純物拡散層を形成するイオン注入の工程において、ゲート電極５０１Ａはマスキングしたうえで、ゲート電極５０１Ｂにもイオンを注入するものである。
【００６３】
また、次のような手順とすることも考えられる。電極材料層５００を堆積させて形成する際に、同時に電極材料層５００に対して不純物濃度を与えるようにイオン注入を行う。このように層の形成と同時に行うドーピングは、インサイチュ（in-situ）ドープなどとも称される。このインサイチュドープの際のドーズ量は、ＣＭＤ素子２００のゲート電極５０１Ａに対応した不純物濃度が与えられるように設定される。その後、例えば図７（ｂ）に準じて画素領域１１０をマスキングしたうえでイオン注入を行ってロジック領域１２０における電極材料層５００に対して、ゲート電極５０１Ｂに対応した不純物濃度を与えればよい。
【００６４】
また、図７の手順の変形として次のような手順も考えられる。すなわち、先に画素領域１１０とロジック領域１２０のうちの一方の領域をマスキングして、マスキングされていない他方の領域に対応したゲート電極の不純物濃度を与えるためのイオン注入を行う。次に、上記他方の領域をマスキングして、マスキングされていない上記一方の領域に対応したゲート電極の不純物濃度を与えるためのイオン注入を行うというものである。しかし、この場合には、同じ不純物をドーピングするのに異なるマスクパターンを２回形成する工程が必要になる。したがって、工程数の削減という点では、先に図７により説明した手順が有利となる。
【００６５】
また、これまでに説明した実施の形態においては、ＣＭＤ素子２００を含む画素領域１１０とＭＯＳＦＥＴ３００を含むロジック領域１２０との２つの領域に対応して、２つの異なるゲート電極の不純物濃度を設定することとしている。しかし、例えば機能の異なる３以上の領域が半導体基板４００に形成されており、各領域において設定すべきゲート電極の不純物濃度が異なるような場合にも、本発明の実施の形態を適用することができる。
【００６６】
なお、本発明の実施の形態は本発明を具現化するための一例を示したものであり、本発明の実施の形態において明示したように、本発明の実施の形態における事項と、特許請求の範囲における発明特定事項とはそれぞれ対応関係を有する。同様に、特許請求の範囲における発明特定事項と、これと同一名称を付した本発明の実施の形態における事項とはそれぞれ対応関係を有する。ただし、本発明は実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲において実施の形態に種々の変形を施すことにより具現化することができる。
【符号の説明】
【００６７】
１００  固体撮像装置
１１０  画素領域
１２０  ロジック領域
１３０  マスク
２００  ＣＭＤ素子
３００  ＭＯＳＦＥＴ
４００  半導体基板
４０１Ａ、４０１Ｂ  ゲート絶縁膜
４０２、４１２  チャネル
４０６  センサ部
４２０  絶縁膜材料層
４３０  チャネル対応層
５００  電極材料層
５０１Ａ、５０１Ｂ  ゲート電極
５１０  レジスト層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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