(57)【要約】【課題】製造工程数を大幅に増加することなく高性能な薄膜トランジスタを備えた薄膜トランジスタ回路基板、及び、薄膜トランジスタ回路基板の製造方法を提供する。【解決手段】  絶縁基板上に配置されたゲート電極と、前記ゲート電極の上に配置されたゲート絶縁膜と、前記ゲート絶縁膜の上に配置されたポリシリコンによって形成され、前記ゲート電極の直上に位置するチャネル領域、前記チャネル領域に隣接するとともに前記チャネル領域よりも高濃度の不純物を含む低濃度不純物領域、及び、前記低濃度不純物領域に隣接するとともに前記低濃度不純物領域よりも高濃度の不純物を含む高濃度不純物領域を含む半導体層と、前記チャネル領域及び前記低濃度不純物領域の上に配置され、前記チャネル領域の直上の膜厚が前記低濃度不純物領域の直上の膜厚よりも厚い保護膜と、前記高濃度不純物領域に電気的に接続された電極と、を備えたことを特徴とする薄膜トランジスタ回路基板。【選択図】      図１
2012151417.tif 000002
【特許請求の範囲】
【請求項１】
絶縁基板上に配置されたゲート電極と、
前記ゲート電極の上に配置されたゲート絶縁膜と、
前記ゲート絶縁膜の上に配置されたポリシリコンによって形成され、前記ゲート電極の直上に位置するチャネル領域、前記チャネル領域に隣接するとともに前記チャネル領域よりも高濃度の不純物を含む低濃度不純物領域、及び、前記低濃度不純物領域に隣接するとともに前記低濃度不純物領域よりも高濃度の不純物を含む高濃度不純物領域を含む半導体層と、
前記チャネル領域及び前記低濃度不純物領域の上に配置され、前記チャネル領域の直上の膜厚が前記低濃度不純物領域の直上の膜厚よりも厚い保護膜と、
前記高濃度不純物領域に電気的に接続された電極と、
を備えたことを特徴とする薄膜トランジスタ回路基板。
【請求項２】
前記電極は、前記高濃度不純物領域及び前記保護膜の上に積層された第１導電層と、前記第１導電層の上に積層され前記第１導電層よりも厚い膜厚の第２導電層と、を含むことを特徴とする請求項１に記載の薄膜トランジスタ回路基板。
【請求項３】
前記第１導電層は、前記高濃度不純物領域の直上の膜厚が前記保護膜の直上の膜厚と略同一であり、
前記第２導電層は、前記高濃度不純物領域の直上の膜厚が前記保護膜の直上の膜厚よりも厚いことを特徴とする請求項２に記載の薄膜トランジスタ回路基板。
【請求項４】
前記第１導電層は、少なくともマグネシウム（Ｍｇ）及びアルミニウム（Ａｌ）を含む銅合金によって形成され、
前記第２導電層は、銅（Ｃｕ）によって形成されたことを特徴とする請求項２または３に記載の薄膜トランジスタ回路基板。
【請求項５】
絶縁基板の上にゲート電極を形成し、
前記ゲート電極の上に順次、ゲート絶縁膜及びポリシリコンからなる半導体層を形成し、
前記ゲート電極の直上であって前記半導体層の上に、中央部の膜厚が中央部を挟んだ両端部の膜厚よりも厚い階段状の保護膜を形成し、
前記半導体層に不純物を注入して、前記保護膜の中央部の直下にチャネル領域を形成し、前記保護膜の両端部の直下に低濃度不純物領域を形成し、前記保護膜から露出した領域に高濃度不純物領域を形成し、
前記保護膜及び前記保護膜から露出した前記半導体層の上にメッキ用の電極用シード層を形成し、
前記電極用シード層の上に電極形成領域を露出したメッキ用レジストを形成し、
前記メッキ用レジストをマスクとして電解メッキにより前記電極形成領域をメッキして前記電極用シード層の上にメッキ層を形成し、
前記メッキ用レジストを除去し、
前記メッキ層をマスクとして前記電極用シード層を除去する、ことを特徴とする薄膜トランジスタ回路基板の製造方法。
【請求項６】
前記ゲート電極は、
前記絶縁基板の上にゲート用シード層を形成し、
前記絶縁基板の上に前記ゲート用シード層を露出する下地絶縁膜を形成し、
前記下地絶縁膜をマスクとして電解メッキする、ことにより形成したことを特徴とする請求項５に記載の薄膜トランジスタ回路基板の製造方法。
【請求項７】
前記保護膜は、
前記半導体層上に保護膜材料を成膜し、
前記保護膜材料の上にその中央部の膜厚が中央部を挟んだ両端部の膜厚よりも厚い階段状の保護膜用レジストを形成し、
ドライエッチングにより前記保護膜用レジストから露出した前記保護膜材料を除去し、
アッシングにより前記保護膜用レジストの両端部を除去し、
ドライエッチングにより前記保護膜用レジストから露出した前記保護膜材料をエッチングして前記保護膜用レジストの直下の膜厚よりも膜厚を低減し、
前記保護膜用レジストを除去する、ことによって形成したことを特徴とする請求項５または６に記載の薄膜トランジスタ回路基板の製造方法。
【請求項８】
前記チャネル領域、前記低濃度不純物領域、及び、前記高濃度不純物領域は、前記保護膜から露出した前記半導体層に不純物を注入し、前記保護膜の両端部の直下の前記半導体層及び前記保護膜から露出した前記半導体層に不純物を注入する、ことによって形成したことを特徴とする請求項５乃至７のいずれか１項に記載の薄膜トランジスタ回路基板の製造方法。
【請求項９】
前記電極用シード層は、少なくともマグネシウム（Ｍｇ）及びアルミニウム（Ａｌ）を含む銅合金によりスパッタ法によって形成したことを特徴とする請求項５乃至８のいずれか１項に記載の薄膜トランジスタ回路基板の製造方法。
【請求項１０】
前記電極は、銅（Ｃｕ）によって形成したことを特徴とする請求項５乃至９のいずれか１項に記載の薄膜トランジスタ回路基板の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、薄膜トランジスタ回路基板及びその製造方法に関する。
【背景技術】
【０００２】
薄膜トランジスタ（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ：以下、単にＴＦＴと称する場合がある）は、液晶表示装置や有機エレクトロルミネッセンス表示装置等の各種平面表示装置に広く用いられている。このような平面表示装置では、ＴＦＴは、各画素のスイッチング素子として用いられる他に、駆動回路として内蔵される場合もある。このため、ＴＦＴの高性能化が求められている。
【０００３】
そこで、ポリシリコン（ｐ−Ｓｉ）半導体層を備えたｐ−ＳｉＴＦＴを用いるニーズが増えてきている。このようなｐ−ＳｉＴＦＴは、逆スタガ構造あるいはトップゲートＴＦＴ構造が主流になっている。バックライトを搭載した液晶表示装置では、高輝度化の要求に伴い、バックライトの光照度が年々高くなっている。このため、アレイ基板側にバックライトを配置した場合には、ｐ−ＳｉＴＦＴのチャネル半導体層にバックライト光が入射することによる光リーク電流が問題になる場合がある。
【０００４】
このような問題を解決するために、例えば、トップゲートＴＦＴ構造の場合には、ｐ−ＳｉＴＦＴのチャネル半導体層の下に遮光性の金属膜を形成することで、バックライト光を遮光する構成が提案されている。このような構造では、金属膜を成膜する工程及び金属膜をパターニングする工程や、金属膜がフローティング状態にならないように電位を保つための配線に繋ぐ工程などが必要となり、製造工程数が増加してしまう。
【０００５】
一方で、ボトムゲートＴＦＴ構造の場合には、元々チャネル半導体層の下にゲート電極が形成されているため、ゲート電極がバックライト光を遮光する。このため、製造工程数を増加する必要がない。
【０００６】
しかしながら、ボトムゲートＴＦＴ構造では、構造上、フォトリソグラフィ工程の精度（Ｌ／Ｓサイズや合わせ精度）の点からチャネル長が長くなってしまい、ＯＮ電流が上がらず高性能化が困難となる。また、表示素子の駆動電圧が高い製品においては、高ドレイン耐圧が必要となり、Ｎ型ＴＦＴの場合にはＬＤＤ（Ｌｉｇｈｔ  Ｄｏｐｅｄ  Ｄｒａｉｎ）領域を形成しておく必要がある。このようなＬＤＤ領域を形成するには、製造工程数が増加してしまう。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２０００−１５６５０４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本実施形態の目的は、製造工程数を大幅に増加することなく高性能な薄膜トランジスタを備えた薄膜トランジスタ回路基板、及び、薄膜トランジスタ回路基板の製造方法を提供することにある。
【課題を解決するための手段】
【０００９】
本実施形態によれば、
絶縁基板上に配置されたゲート電極と、前記ゲート電極の上に配置されたゲート絶縁膜と、前記ゲート絶縁膜の上に配置されたポリシリコンによって形成され、前記ゲート電極の直上に位置するチャネル領域、前記チャネル領域に隣接するとともに前記チャネル領域よりも高濃度の不純物を含む低濃度不純物領域、及び、前記低濃度不純物領域に隣接するとともに前記低濃度不純物領域よりも高濃度の不純物を含む高濃度不純物領域を含む半導体層と、前記チャネル領域及び前記低濃度不純物領域の上に配置され、前記チャネル領域の直上の膜厚が前記低濃度不純物領域の直上の膜厚よりも厚い保護膜と、前記高濃度不純物領域に電気的に接続された電極と、を備えたことを特徴とする薄膜トランジスタ回路基板が提供される。
【００１０】
本実施形態によれば、
絶縁基板の上にゲート電極を形成し、前記ゲート電極の上に順次、ゲート絶縁膜及びポリシリコンからなる半導体層を形成し、前記ゲート電極の直上であって前記半導体層の上に、中央部の膜厚が中央部を挟んだ両端部の膜厚よりも厚い階段状の保護膜を形成し、前記半導体層に不純物を注入して、前記保護膜の中央部の直下にチャネル領域を形成し、前記保護膜の両端部の直下に低濃度不純物領域を形成し、前記保護膜から露出した領域に高濃度不純物領域を形成し、前記保護膜及び前記保護膜から露出した前記半導体層の上にメッキ用の電極用シード層を形成し、前記電極用シード層の上に電極形成領域を露出したメッキ用レジストを形成し、前記メッキ用レジストをマスクとして電解メッキにより前記電極形成領域をメッキして前記電極用シード層の上にメッキ層を形成し、前記メッキ用レジストを除去し、前記メッキ層をマスクとして前記電極用シード層を除去する、ことを特徴とする薄膜トランジスタ回路基板の製造方法が提供される。
【図面の簡単な説明】
【００１１】
【図１】図１は、本実施形態の薄膜トランジスタ回路基板が備える薄膜トランジスタの一構成例を概略的に示す平面図である。
【図２】図２は、図１に示した薄膜トランジスタを含む薄膜トランジスタ回路基板の構成を概略的に示す断面図である。
【図３】図３は、図２に示した薄膜トランジスタのゲート電極を形成する工程の一例を説明するための概略断面図である。
【図４】図４は、本実施形態の薄膜トランジスタ回路基板の製造工程を説明するための概略断面図である。
【図５】図５は、保護膜を形成する工程の一例を説明するための概略断面図である。
【図６】図６は、本実施形態の薄膜トランジスタ回路基板の製造工程を説明するための概略断面図である。
【図７】図７は、本実施形態の薄膜トランジスタ回路基板の製造工程を説明するための概略断面図である。
【図８】図８は、本実施形態の薄膜トランジスタ回路基板の製造工程を説明するための概略断面図である。
【図９】図９は、本実施形態の変形例における薄膜トランジスタを含む薄膜トランジスタ回路基板の構成を概略的に示す断面図である。
【発明を実施するための形態】
【００１２】
以下、本実施形態について、図面を参照しながら詳細に説明する。なお、各図において、同一又は類似した機能を発揮する構成要素には同一の参照符号を付し、重複する説明は省略する。
【００１３】
図１は、本実施形態の薄膜トランジスタ回路基板が備える薄膜トランジスタＡの一構成例を概略的に示す平面図である。
【００１４】
薄膜トランジスタＡは、ゲート電極ＷＧ、半導体層ＳＣ、ソース電極ＷＳ、ドレイン電極ＷＤなどを含んでいる。ゲート電極ＷＧは、例えば、銅（Ｃｕ）、アルミニウム（Ａｌ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、タングステン（Ｗ）、タンタル（Ｔａ）、クロム（Ｃｒ）のいずれかまたはこれらのうちの少なくとも１つを含む合金によって形成されている。このようなゲート電極ＷＧは、図示しないゲート配線に電気的に接続されている。
【００１５】
半導体層ＳＣは、ゲート電極ＷＧよりも上方に位置し、ポリシリコン（ｐ−Ｓｉ）によって形成されている。ソース電極ＷＳ及びドレイン電極ＷＤは、半導体層ＳＣよりも上方に位置し、例えば、銅（Ｃｕ）、マグネシウム（Ｍｇ）、アルミニウム（Ａｌ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、タングステン（Ｗ）、タンタル（Ｔａ）、クロム（Ｃｒ）のいずれかまたはこれらのうちの少なくとも１つを含む合金によって形成されている。ソース電極ＷＳは、図示しないソース配線に電気的に接続されている。
【００１６】
図２は、図１に示した薄膜トランジスタＡを含む薄膜トランジスタ回路基板１の構成を概略的に示す断面図である。ここで示した薄膜トランジスタＡの断面図は、ＩＩ−ＩＩ線に沿って切断した断面図に対応する。
【００１７】
すなわち、薄膜トランジスタ回路基板１は、ガラス基板や樹脂基板などの光透過性を有する絶縁基板１０を用いて形成されている。この薄膜トランジスタ回路基板１は、絶縁基板１０の上に形成された薄膜トランジスタＡを備えている。また、図示した例では、薄膜トランジスタ回路基板１は、ゲート引き出し部Ｂと、キャパシタＣと、を備えている。
【００１８】
絶縁基板１０の上には、薄膜トランジスタＡを構成するゲート電極ＷＧ、ゲート引き出し部Ｂのゲート配線ＧＬ、及び、キャパシタＣの補助容量線ＣＬが配置されている。ゲート配線ＧＬ及び補助容量線ＣＬは、上記のゲート電極ＷＧと同一材料によって形成可能である。なお、ここでは、ゲート電極ＷＧ、ゲート配線ＧＬ、及び、補助容量線ＣＬは、単層として図示しているが、複数の導電層を積層した積層体であっても良い。
【００１９】
また、絶縁基板１０の上には、下地絶縁膜１１が配置されている。この下地絶縁膜１１は、ゲート電極ＷＧ、ゲート配線ＧＬ、及び、補助容量線ＣＬを覆うものではなく、これらの間に位置している。このような下地絶縁膜１１は、例えば、シリコン酸化膜（ＳｉＯ）によって形成されている。
【００２０】
ゲート電極ＷＧ及び下地絶縁膜１１の上には、ゲート絶縁膜１２が配置されている。このゲート絶縁膜１２は、ゲート配線ＧＬの一部及び補助容量線ＣＬの上にも配置されている。このようなゲート絶縁膜１２は、例えば、シリコン酸化膜（ＳｉＯ）によって形成されている。
【００２１】
半導体層ＳＣは、ゲート絶縁膜１２の上に配置されている。また、半導体層ＳＣの端面は、ゲート絶縁膜１２の端面の直上に位置している。薄膜トランジスタＡを構成する半導体層ＳＣは、ゲート電極ＷＧの直上に位置するチャネル領域ＳＣＣ、チャネル領域ＳＣＣに隣接するとともにチャネル領域ＳＣＣよりも高濃度の不純物を含む低濃度不純物領域ＳＣＬ、及び、低濃度不純物領域ＳＣＬに隣接するとともに低濃度不純物領域ＳＣＬよりも高濃度の不純物を含む高濃度不純物領域ＳＣＨを含んでいる。
【００２２】
低濃度不純物領域ＳＣＬは、チャネル領域ＳＣＣを挟んだ両側に形成されている。また、高濃度不純物領域ＳＣＨは、チャネル領域ＳＣＣ及び低濃度不純物領域ＳＣＬを挟んだ半導体層ＳＣの両端部に形成されている。一方の高濃度不純物領域ＳＣＨはソース領域ＳＣＳとして機能し、他方の高濃度不純物領域ＳＣＨはドレイン領域ＳＣＤとして機能する。なお、このような低濃度不純物領域ＳＣＬ及び高濃度不純物領域ＳＣＨは、不純物としてリン（Ｐ）を含んでいる。チャネル領域ＳＣＣは、ほとんど不純物を含んでいない。
【００２３】
ゲート引き出し部Ｂ及びキャパシタＣにおいて、ゲート絶縁膜１２の上に配置された半導体層ＳＣは、高濃度不純物領域ＳＣＨと同程度の濃度の不純物を含んでいる。
【００２４】
保護膜ＰＴは、半導体層ＳＣのチャネル領域ＳＣＣ及び低濃度不純物領域ＳＣＬの上に配置されている。この保護膜ＰＴは、チャネル領域ＳＣＣの直上の膜厚Ｔ１が低濃度不純物領域ＳＣＬの直上の膜厚Ｔ２よりも厚い階段状に形成されている。なお、本実施形態において、膜厚とは、絶縁基板１０の主面の法線方向に沿った長さに相当する。
【００２５】
半導体層ＳＣの高濃度不純物領域ＳＣＨは、保護膜ＰＴから露出している。また、保護膜ＰＴは、ゲート引き出し部Ｂ及びキャパシタＣには配置されていない。このため、ゲート引き出し部Ｂ及びキャパシタＣにおいては、半導体層ＳＣは、保護膜ＰＴから露出している。このような保護膜ＰＴは、例えば、シリコン酸化膜（ＳｉＯ）やシリコン窒化膜（ＳｉＮ）によって形成されている。
【００２６】
薄膜トランジスタを構成する電極として、ソース電極ＷＳ及びドレイン電極ＷＤは、それぞれ高濃度不純物領域ＳＣＨに電気的に接続されている。これらのソース電極ＷＳ及びドレイン電極ＷＤは、離間して形成され、これらの間から保護膜ＰＴの膜厚Ｔ１を有する中央部が露出している。
【００２７】
ソース電極ＷＳは、一方の高濃度不純物領域ＳＣＨであるソース領域ＳＣＳに電気的に接続されている。ドレイン電極ＷＤは、他方の高濃度不純物領域ＳＣＨであるドレイン領域ＳＣＤに電気的に接続されている。
【００２８】
これらのソース電極ＷＳ及びドレイン電極ＷＤは、２層の導電層を積層した積層体である。すなわち、ソース電極ＷＳ及びドレイン電極ＷＤは、第１導電層Ｅ１、及び、この第１導電層Ｅ１の上に積層された第２導電層Ｅ２を含んでいる。第１導電層Ｅ１は、図示した例では、高濃度不純物領域ＳＣＨ及び保護膜ＰＴの上に積層されている。第２導電層Ｅ２は、第１導電層Ｅ１よりも厚い膜厚を有している。例えば、高濃度不純物領域ＳＣＨの直上において、第１導電層Ｅ１は膜厚Ｔ１１を有する一方で、第２導電層Ｅ２は膜厚Ｔ１１よりも厚い膜厚Ｔ２１を有している。
【００２９】
また、第１導電層Ｅ１は、高濃度不純物領域ＳＣＨ、保護膜ＰＴの膜厚Ｔ２を有する端部及び膜厚Ｔ１を有する中央部の段差に沿って略均一な膜厚で形成されている。つまり、第１導電層Ｅ１は、高濃度不純物領域ＳＣＨの直上の膜厚Ｔ１１が保護膜ＰＴの直上の膜厚Ｔ１２と略同一である。第１導電層Ｅ１の膜厚Ｔ１１及びＴ１２は、例えば、５０ｎｍ程度である。このような第１導電層Ｅ１は、例えば、少なくともマグネシウム（Ｍｇ）及びアルミニウム（Ａｌ）を含む銅合金によって形成されている。
【００３０】
一方、第２導電層Ｅ２は、その下地の段差の影響を受けにくく、その上面が略平坦となる。つまり、第２導電層Ｅ２は、高濃度不純物領域ＳＣＨの直上の膜厚Ｔ２１が保護膜ＰＴの直上の膜厚Ｔ２２よりも厚い。このような第２導電層Ｅ２は、例えば、銅（Ｃｕ）によって形成されている。
【００３１】
ゲート引き出し部Ｂの引出電極ＢＥは、ゲート絶縁膜１２に形成されたコンタクトホールを介してゲート配線ＧＬにコンタクトしている。キャパシタＣの容量形成部ＣＥは、半導体層ＳＣの上に形成されている。ここに示した例では、引出電極ＢＥ及び容量形成部ＣＥは、ソース電極ＷＳなどと同様に、第１導電層Ｅ１及び第２導電層Ｅ２を積層した積層体である。なお、これらの引出電極ＢＥ及び容量形成部ＣＥは、単層であってもよく、単層である場合及び積層体である場合のいずれであっても、例えば、銅（Ｃｕ）、マグネシウム（Ｍｇ）、アルミニウム（Ａｌ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、タングステン（Ｗ）、タンタル（Ｔａ）、クロム（Ｃｒ）のいずれかまたはこれらのうちの少なくとも１つを含む合金によって形成されている。
【００３２】
次に、上記の薄膜トランジスタ回路基板の製造方法について説明する。
【００３３】
図３は、図２に示した薄膜トランジスタＡのゲート電極ＷＧを形成する工程の一例を説明するための概略断面図である。
【００３４】
まず、図中の（Ａ）で示したように、絶縁基板１０の上にゲート用シード層ＧＳＬを形成する。このようなゲート用シード層ＧＳＬは、絶縁基板１０の上にシード層材料を成膜した後に、ゲート用シード層ＧＳＬを形成する領域の直上にレジストを形成し、このレジストをマスクとしてシード層材料を選択的に除去することによって形成される。このときに適用されるレジストは、フォトリソグラフィ工程によりパターニングされた樹脂材料によって形成される。また、ゲート用シード層ＧＳＬは、例えば、銅（Ｃｕ）単体または銅（Ｃｕ）を主成分とする合金によって形成される。
【００３５】
そして、図中の（Ｂ）で示したように、絶縁基板１０の上及びゲート用シード層ＧＳＬの上に、例えば、シリコン酸化膜ＩＳを成膜する。そして、図中の（Ｃ）で示したように、絶縁基板１０の上にゲート用シード層ＧＳＬを露出する下地絶縁膜１１を形成する。このような下地絶縁膜１１は、シリコン酸化膜ＩＳのうちゲート用シード層ＧＳＬの直上に相当する領域にレジストを形成し、このレジストをマスクとしてシリコン酸化膜ＩＳを選択的に除去することによって形成される。このときに適用されるレジストは、フォトリソグラフィ工程によりパターニングされた樹脂材料によって形成される。
【００３６】
そして、図中の（Ｄ）で示したように、下地絶縁膜１１をマスクとして電解メッキすることにより、ゲート用シード層ＧＳＬの上にメッキ層ＭＬを形成する。このメッキ層ＭＬは、例えば、銅（Ｃｕ）によって形成される。これにより、ゲート用シード層ＧＳＬ及びメッキ層ＭＬの積層体からなるゲート電極ＷＧが形成される。このようにして形成されたゲート電極ＷＧの上面ＷＧＴは、下地絶縁膜１１の上面１１Ｔとで略平坦な平面を形成するため、以後の工程で形成される半導体層の下地を平坦化することが可能となる。
【００３７】
なお、ここでは、ゲート電極ＷＧの製造工程として説明したが、ゲート配線ＧＬや補助容量線ＣＬも同様の手法によって製造してもよい。また、これらのゲート電極ＷＧ、ゲート配線ＧＬ、補助容量線ＣＬなどの製造手法として、上記の手法よりも簡素な手法を適用しても良い。例えば、ゲート電極ＷＧ、ゲート配線ＧＬ、補助容量線ＣＬは、ゲート用材料を絶縁基板１０の上に成膜し、フォトリソグラフィ工程によりゲート用材料をパターニングすることによって形成しても良い。
【００３８】
図４は、本実施形態の薄膜トランジスタ回路基板１の製造工程を説明するための概略断面図である。
【００３９】
まず、図中の（Ａ）で示したように、絶縁基板１０の上にゲート電極ＷＧを形成する。ここに示した例では、同様に、絶縁基板１０の上にゲート配線ＧＬ及び補助容量線ＣＬを形成する。なお、絶縁基板１０の上には、ゲート電極ＷＧ、ゲート配線ＧＬ、及び、補助容量線ＣＬを露出する下地絶縁膜１１が形成されている。
【００４０】
続いて、図中の（Ｂ）で示したように、ゲート電極ＷＧの上に順次、ゲート絶縁膜１２及び半導体層ＳＣを形成する。その後、半導体層ＳＣの結晶化を行い、ポリシリコン（ｐ−Ｓｉ）半導体層を形成する。
【００４１】
続いて、図中の（Ｃ）で示したように、半導体層ＳＣの上に、エッチングストッパー層として機能する保護膜材料ＰＴＭを成膜する。この保護膜材料ＰＴＭは、例えば、シリコン酸化膜またはシリコン窒化膜によって形成される。そして、この保護膜材料ＰＴＭの上に、保護膜材料ＰＴＭをパターニングするための保護膜用レジストＲ１を形成する。この保護膜用レジストＲ１は、感光性樹脂材料をハーフトーン露光するなどして、その中央部の膜厚が中央部を挟んだ両端部の膜厚よりも厚い階段状に形成される。また、この保護膜用レジストＲ１は、ゲート電極ＷＧの直上に形成される。以後に形成される薄膜トランジスタのチャネル長は、この保護膜用レジストＲ１を形成するためのフォトリソグラフィ工程で適用される露光機の解像度で決定される。
【００４２】
図５は、保護膜ＰＴを形成する工程の一例を説明するための概略断面図である。
【００４３】
図４の（Ｃ）で示したように、保護膜材料ＰＴＭの上に保護膜用レジストＲ１を形成した後、図５の（Ａ）で示したように、ドライエッチングにより保護膜用レジストＲ１から露出した保護膜材料ＰＴＭを除去する。そして、図５の（Ｂ）で示したように、アッシングにより保護膜用レジストＲ１の両端部を除去する。これにより、保護膜用レジストＲ１の両端部の直下に位置した保護膜材料ＰＴＭが保護膜用レジストＲ１から露出する。
【００４４】
そして、図５の（Ｃ）で示したように、ドライエッチングにより保護膜用レジストＲ１から露出した保護膜材料ＰＴＭをエッチングし、完全に除去するのではなく、保護膜用レジストＲ１の直下の膜厚よりも膜厚を低減する。これにより、その中央部の膜厚がＴ１であって、中央部を挟んだ両端部の膜厚が膜厚Ｔ１よりも薄いＴ２（但し、膜厚Ｔ２はゼロより大きい有限の値であり、例えば、５０〜１３０ｎｍである）である保護膜ＰＴが形成される。この保護膜ＰＴは、ゲート電極ＷＧの直上であって半導体層ＳＣの上に形成される。
【００４５】
図６は、本実施形態の薄膜トランジスタ回路基板１の製造工程を説明するための概略断面図である。
【００４６】
図５の（Ｃ）で示したように、半導体層ＳＣの上に、階段状の保護膜ＰＴを形成した後、図６の（Ａ）で示したように、保護膜ＰＴの上に残った保護膜用レジストＲ１を除去する。
【００４７】
続いて、図６の（Ｂ）で示したように、半導体層ＳＣに不純物を注入して、保護膜ＰＴの中央部ＰＴＣの直下にチャネル領域ＳＣＣを形成し、保護膜ＰＴの両端部ＰＴＳの直下に低濃度不純物領域ＳＣＬを形成し、保護膜ＰＴから露出した領域に高濃度不純物領域ＳＣＨを形成する。
【００４８】
本実施形態においては、不純物として、リン（Ｐ）を２回に分けて注入する。第１回目の不純物注入工程では、保護膜ＰＴから露出した半導体層ＳＣに不純物を注入する。このとき、保護膜ＰＴの中央部ＰＴＣの直下の半導体層ＳＣ及び両端部ＰＴＳの直下の半導体層ＳＣに不純物が注入されない低加速条件（例えば、２０ｋｅＶ）で、不純物を注入する。第２回目の不純物注入工程では、保護膜ＰＴの両端部ＰＴＳの直下の半導体層ＳＣ及び保護膜ＰＴから露出した半導体層ＳＣに不純物を注入する。このとき、保護膜ＰＴの中央部ＰＴＣの直下の半導体層ＳＣに不純物が注入されない程度の高加速条件（例えば、８０ｋｅＶ）で、不純物を注入する。
【００４９】
つまり、半導体層ＳＣのうち、２回の不純物注入工程でほとんど不純物が注入されなかった領域がチャネル領域ＳＣＣとなり、第１回目の不純物注入工程ではほとんど不純物が注入されず第２回目の不純物注入工程で不純物が注入された領域が低濃度不純物領域ＳＣＬとなり、第１回目の不純物注入工程及び第２回目の不純物注入工程で不純物が注入された領域が高濃度不純物領域ＳＣＨとなる。なお、チャネル領域ＳＣＣを形成するに際して、不純物注入の加速条件のみならず、保護膜ＰＴの膜厚などの他の注入条件が適宜設定される。
【００５０】
その後、熱アニールを施し、水素化及び活性化を行う。
【００５１】
続いて、図６の（Ｃ）で示したように、保護膜ＰＴ及び半導体層ＳＣの上に、レジストＲ２を形成する。このレジストＲ２は、ゲート配線ＧＬとのコンタクトに必要なコンタクトホールを形成するとともに不要な半導体層ＳＣを除去するための形状にパターニングされている。
【００５２】
図７は、本実施形態の薄膜トランジスタ回路基板１の製造工程を説明するための概略断面図である。
【００５３】
図６の（Ｃ）で示したように、保護膜ＰＴ及び半導体層ＳＣの上にレジストＲ２を形成した後に、図７の（Ａ）で示したように、このレジストＲ２をマスクとして半導体層ＳＣ及びゲート絶縁膜１２をエッチングして除去する。このように、半導体層ＳＣ及びゲート絶縁膜１２が一括してエッチングされることにより、それらの端面が揃う。その後、レジストＲ２を除去する。
【００５４】
続いて、図７の（Ｂ）で示したように、保護膜ＰＴ及び保護膜ＰＴから露出した半導体層ＳＣの上にメッキ用の電極用シード層ＥＳＬを形成する。この電極用シード層ＥＳＬは、例えば、銅合金によって形成される。このような電極用シード層ＥＳＬは、スパッタにて基板全面に形成され、その膜厚が５０ｎｍ程度の薄膜である。このため、電極用シード層ＥＳＬは、保護膜ＰＴの上や半導体層ＳＣの上の他にも下地絶縁膜１１の上やゲート配線ＧＬの上にも形成される。
【００５５】
続いて、図７の（Ｃ）で示したように、電極用シード層ＥＳＬの上に電極形成領域を露出したメッキ用レジストＲ３を形成する。このときに適用されるメッキ用レジストＲ３は、フォトリソグラフィ工程によりパターニングされた樹脂材料によって形成される。なお、このメッキ用レジストＲ３は、順テーパー状にならないように形成されている。つまり、メッキ用レジストＲ３は、逆テーパー状もしくは電極用シード層ＥＳＬの上面に対して垂直な断面を有する形状に形成される。このようなメッキ用レジストＲ３から露出した電極領域とは、後にソース電極ＷＳ及びドレイン電極ＷＤが形成される領域であり、図示した例では、さらに、引出電極ＢＥ及び容量形成部ＣＥが形成される領域も含んでいる。
【００５６】
図８は、本実施形態の薄膜トランジスタ回路基板１の製造工程を説明するための概略断面図である。
【００５７】
図７の（Ｃ）で示したように、メッキ用レジストＲ３を形成した後に、図８の（Ａ）で示したように、メッキ用レジストＲ３をマスクとして電解メッキにより電極形成領域をメッキして電極用シード層ＥＳＬの上にメッキ層ＥＭを形成する。このメッキ層ＥＭは、例えば、銅によって形成される。このとき、メッキ用レジストＲ３が逆テーパー状もしくは電極用シード層ＥＳＬの上面に対して垂直な断面を有する形状に形成されているため、メッキ層ＥＭは、順テーパー状もしくは電極用シード層ＥＳＬの上面に対して垂直な断面を有する形状に形成される。
【００５８】
このようなメッキ層ＥＭは、ソース電極ＷＳ及びドレイン電極ＷＤが形成される領域に形成される。また、ここに示した例では、引出電極ＢＥ及び容量形成部ＣＥが形成される領域にもメッキ層ＥＭが形成される。
【００５９】
続いて、図８の（Ｂ）で示したように、メッキ用レジストＲ３を除去する。これにより、メッキ層ＥＭの直下を除いて、電極用シード層ＥＳＬが露出する。そして、図８の（Ｃ）で示したように、メッキ層ＥＭをマスクとしてパターニングし、電極用シード層ＥＳＬを除去する。電極用シード層ＥＳＬを除去した領域では、保護膜ＰＴ、半導体層ＳＣ、下地絶縁膜１１などが露出する。
【００６０】
これにより、電極用シード層ＥＳＬとメッキ層ＥＭとの積層体が分離され、ソース電極ＷＳ及びドレイン電極ＷＤが形成される。また、ここに示した例では、引出電極ＢＥ及び容量形成部ＣＥも同時に形成される。これらのソース電極ＷＳ、ドレイン電極ＷＳ、引出電極ＢＥ、及び、容量形成部ＣＥにおいて、電極用シード層ＥＳＬが第１導電層Ｅ１に相当し、メッキ層ＥＭが第２導電層Ｅ２に相当する。
【００６１】
このようなパターニングによって電極用シード層ＥＳＬを除去するに際して、電極用シード層ＥＳＬは薄膜であるため、エッチング変換差（つまり、エッチング前にメッキ用レジストＲ３の直下に位置する電極用シード層ＥＳＬの面積と、エッチング後にメッキ用レジストＲ３の直下に位置する電極用シード層ＥＳＬの面積との差）は略ゼロである。
【００６２】
上述した本実施形態によれば、エッチングストッパー層として機能する保護膜ＰＴを階段状に形成し、この保護膜ＰＴの膜厚差を利用して半導体層ＳＣに注入するイオン量を調整することにより、製造工程数を大幅に増加することなくＮ−領域とＮ＋領域を形成することが可能となる。
【００６３】
また、本実施形態において製造される薄膜トランジスタのチャネル長は、保護膜ＰＴを形成するための保護膜用レジストＲ１を形成するための露光機の解像度で決定される。このとき、保護膜用レジストＲ１を形成する過程において露光機の解像度限界でパターニングすることが可能となるため、ボトムゲート構造でありながら、チャネル長を短くすることが可能となる。
【００６４】
したがって、高ドレイン耐圧で高性能な薄膜トランジスタ（Ｎ型のボトムゲートｐ−ＳｉＴＦＴ）を形成することが可能となる。また、薄膜トランジスタを小さなサイズで形成することが可能となるため、薄膜トランジスタの高性能化だけではなく、高精細画素製品の開口率向上や額縁幅の縮小といった効果も得られる。
【００６５】
また、本実施形態によれば、薄膜トランジスタを構成する電極は、電解メッキにより形成されている。このような電解メッキを行う前に形成したメッキ用レジストＲ３が順テーパー状には形成されていないため、メッキ層ＥＭが逆テーパー状に形成されることはない。したがって、薄膜トランジスタを覆う保護絶縁膜などをその後に形成する場合であっても、絶縁膜が途切れたりする不具合の発生を防止することが可能である。
【００６６】
また、本実施形態によれば、薄膜トランジスタを構成する電極は、少なくとも２層の積層体によって形成されている。このうち、半導体層ＳＣにコンタクトする第１導電層Ｅ１あるいはメッキ用シード層ＥＳＬが少なくともマグネシウム（Ｍｇ）及びアルミニウム（Ａｌ）を含む銅合金によって形成され、第１導電層Ｅ１に積層される第２導電層Ｅ２あるいはメッキ層ＥＭが銅によって形成されている場合、第１導電層Ｅ１は、第２導電層Ｅ２から半導体層ＳＣへの銅の拡散を防止する拡散防止層として機能する。このため、薄膜トランジスタを高性能に維持することが可能となる。
【００６７】
次に、本実施形態の薄膜トランジスタ回路基板１の変形例について説明する。
【００６８】
図９は、本実施形態の変形例における薄膜トランジスタＡを含む薄膜トランジスタ回路基板１の構成を概略的に示す断面図である。
【００６９】
ここに示した変形例の薄膜トランジスタＡは、図２に示した例と比較して、ソース電極ＷＳ及びドレイン電極ＷＤの形状が異なる点で相違している。すなわち、ここに示したソース電極ＷＳ及びドレイン電極ＷＤは、半導体層ＳＣの高濃度不純物領域ＳＣＨの上に形成され、保護膜ＰＴには接していない。このような構造の薄膜トランジスタＡは、図７の（Ｃ）で示したメッキ用レジストＲ３のパターンを変更するのみで形成可能である。
【００７０】
このような変形例によれば、図２に示した例と比較して、薄膜トランジスタＡの寄生容量を低減することが可能となる。
【００７１】
以上説明したように、本実施形態によれば、製造工程数を大幅に増加することなく高性能な薄膜トランジスタを備えた薄膜トランジスタ回路基板、及び、薄膜トランジスタ回路基板の製造方法を提供することができる。
【００７２】
なお、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これらの実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００７３】
１…薄膜トランジスタ回路基板
１０…絶縁基板
Ａ…薄膜トランジスタ  ＷＧ…ゲート電極  ＷＳ…ソース電極  ＷＤ…ドレイン電極
ＳＣ…半導体層  ＳＣＣ…チャネル領域  ＳＣＬ…低濃度不純物領域  ＳＣＨ…高濃度不純物領域
ＰＴ…保護膜  ＰＴＣ…中央部  ＰＴＳ…両端部
Ｅ１…第１導電層（ＥＳＬ…電極用シード層）  Ｅ２…第２導電層（ＥＭ…メッキ層）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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