(57)【要約】【課題】所望の特性を維持しつつ強誘電体膜のより一層の薄膜化が可能な半導体装置及びその製造方法を提供する。【解決手段】半導体基板１０の上方に形成された強誘電体キャパシタ６２は、下部電極４８と、強誘電体特性を備えた誘電体膜（強誘電体膜）５０と、上部電極６０とを有する。上部電極５０は、Ｉｒ等の導電材料を添加して導電性を付与した強誘電体材料により形成された導電体酸化物膜５２を備え、この導電体酸化物膜５２が誘電体膜５０に接している。これにより、誘電体膜５０と上部電極膜６０との間に常誘電体層が発生することが抑制され、所望の特性を維持しつつ誘電体膜５０のより一層の薄膜化が可能になる。【選択図】図９
2012151292.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の上方に形成され、下部電極、強誘電体膜及び上部電極を有するキャパシタとを有し、
前記強誘電体膜と前記上部電極との間に、前記強誘電体膜と同じ構造を有し導電性が付与された強誘電体材料を含む導電性酸化物膜を備えることを特徴とする半導体装置。
【請求項２】
前記導電性酸化物膜が、ペロブスカイト又はビスマス層状結晶構造を有することを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記導電性酸化物膜には、導電性を付与する導電材料として、イリジウム及びルテニウムの少なくとも一方が含まれていることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記導電性酸化物膜中の導電材料の含有率が、１ｍｏｌ％以上、４ｍｏｌ％以下であることを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置。
【請求項５】
半導体基板の上方に下部電極膜を形成する工程と、
強誘電体材料により前記下部電極膜の上に誘電体膜を形成する工程と、
前記誘電体膜を結晶化処理する工程と、
導電材料を添加して導電性を付与した強誘電体材料により前記誘電体膜の上に導電性酸化物膜を形成する工程と
を有することを特徴とする半導体装置の製造方法。
【請求項６】
前記導電性酸化物膜を形成する強誘電体材料が、ＰＺＴ、ＰＬＺＴ、ＣＳＰＬＺＴ、ＢＳＴ、ＢＬＴ及びＢＦＯのいずれかであることを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項７】
前記導電材料が、イリジウム及びルテニウムの少なくとも一方であることを特徴とする請求項５又は６に記載の半導体装置の製造方法。
【請求項８】
前記導電性酸化物膜を形成する強誘電体材料中の前記導電材料の含有率が、１ｍｏｌ％以上、４ｍｏｌ％以下であることを特徴とする請求項５乃至７のいずれか１項に記載の半導体装置の製造方法。
【請求項９】
前記誘電体膜を形成する強誘電体材料と前記導電性酸化物膜を形成する強誘電体材料とが同じであることを特徴とする請求項５乃至８のいずれか１項に記載の半導体装置の製造方法。
【請求項１０】
前記導電性酸化物膜は、前記誘電体膜の上にアモルファス誘電体膜を形成し、前記アモルファス誘電体膜上に前記導電材料を含む酸化膜を形成し、該酸化膜から前記アモルファス誘電体膜に前記導電材料を拡散させて形成することを特徴とする請求項５に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、強誘電体キャパシタを備えた半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、デジタル技術の進展にともなって、各種電子機器の小型化、高性能化及び多機能化が進められている。これらの電子機器には、記憶素子を内蔵した半導体装置（ＬＳＩ：Large Scale Integration）を使用するものが多い。記憶素子には、電力供給が停止されるとデータが消失する揮発性メモリと、電力を供給しなくてもデータの保持が可能な不揮発性メモリとがある。
【０００３】
揮発性メモリには、ＤＲＡＭ（Dynamic Random-Access Memory）及びＳＲＡＭ（Static Random Access Memory）などがあり、高速なデータアクセスが可能であるという長所がある。また、不揮発性メモリには、ＥＥＰＲＯＭ（Electrically Erasable Programmable Read Only Memory）、フラッシュメモリ及びＦｅＲＡＭ（Ferroelectric Random Access Memory）などがある。上述の半導体装置には、その使用目的に応じて揮発性メモリ及び不揮発性メモリのいずれか一方又は両方が搭載される。
【０００４】
不揮発性メモリの一種であるＦｅＲＡＭは、高速なデータアクセスが可能であり、消費電力が少なく、高頻度書き換えが可能であるという長所がある。ＦｅＲＡＭでは、データの保持に強誘電体キャパシタを使用している。この強誘電体キャパシタは、一対の電極間にＰＺＴ（ＰｂＺｒxＴｉ1-xＯ3、但し０＜ｘ＜１）等の強誘電体特性（自発分極）を示す強誘電体材料からなる膜を挟んだ構造を有している。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】ＷＯ２００４／０５３９９１号公報
【特許文献２】特開２００８−０７１８２５号公報
【特許文献３】特開２００６−３１８９４１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
ところで、半導体装置のより一層の微細化及び低消費電力化が要求されている。ＦｅＲＡＭでは、これらの要求を実現するために、強誘電体膜を薄膜化することが必要となる。
【０００７】
以上から、所望の特性を維持しつつ強誘電体膜のより一層の薄膜化が可能な半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
開示の技術の一観点によれば、半導体基板と、前記半導体基板の上方に形成され、下部電極、強誘電体膜及び上部電極を有するキャパシタとを有し、前記強誘電体膜と前記上部電極との間に、前記強誘電体膜と同じ構造を有し導電性が付与された強誘電体材料を含む導電性酸化物膜を備える半導体装置が提供される。
【０００９】
また、開示の技術の他の一観点によれば、半導体基板の上方に下部電極膜を形成する工程と、強誘電体材料により前記下部電極膜の上に誘電体膜を形成する工程と、前記誘電体膜を結晶化処理する工程と、導電材料を添加して導電性を付与した強誘電体材料により前記誘電体膜の上に導電性酸化物膜を形成する工程とを有する半導体装置の製造方法が提供される。
【発明の効果】
【００１０】
上記観点によれば、誘電体膜と上部電極膜との間に常誘電体層が発生することが抑制され、所望の特性を維持しつつ強誘電体膜のより一層の薄膜化が可能になる。
【図面の簡単な説明】
【００１１】
【図１】図１（ａ）は強誘電体キャパシタの一例を表した断面図、図１（ｂ）は同じくその強誘電体キャパシタの各層の構造を模式的に表した図である。
【図２】図２は、図１の構造の強誘電体キャパシタの誘電体膜の分極反転電荷量Ｑswと印加電圧Ｖとの関係を膜厚毎に例示した図である。
【図３】図３は、図１の構造の強誘電体キャパシタの誘電体膜の膜厚と飽和電荷量Ｑtとの関係を例示した図である。
【図４】図４は、図１の構造の強誘電体キャパシタの誘電体膜の膜厚とＶ50との関係を例示した図である。
【図５】図５（ａ）は強誘電体キャパシタの他の例を表した断面図、図５（ｂ）は同じくその強誘電体キャパシタの各層の構造を模式的に表した図である。
【図６】図６は、図５の構造の強誘電体キャパシタの誘電体膜の分極反転電荷量Ｑswと印加電圧Ｖとの関係を膜厚毎に例示した図である。
【図７】図７は、図５の構造の強誘電体キャパシタの誘電体膜の膜厚と飽和電荷量Ｑtとの関係を例示した図である。
【図８】図８は、図５の構造の強誘電体キャパシタの誘電体膜の膜厚とＶ50との関係を例示した図である。
【図９】図９は、第１の実施形態に係る半導体装置の構造を表した断面図である。
【図１０】図１０は、第１の実施形態に係る半導体装置の製造方法を表した断面図（その１）である。
【図１１】図１１は、第１の実施形態に係る半導体装置の製造方法を表した断面図（その２）である。
【図１２】図１２は、第１の実施形態に係る半導体装置の製造方法を表した断面図（その３）である。
【図１３】図１３は、第１の実施形態に係る半導体装置の製造方法を表した断面図（その４）である。
【図１４】図１４は、第１の実施形態に係る半導体装置の製造方法を表した断面図（その５）である。
【図１５】図１５は、第１の実施形態に係る半導体装置の製造方法を表した断面図（その６）である。
【図１６】図１６は、第１の実施形態に係る半導体装置の製造方法を表した断面図（その７）である。
【図１７】図１７は、第１の実施形態に係る半導体装置の製造方法を表した断面図（その８）である。
【図１８】図１８は、第１の実施形態に係る半導体装置の製造方法を表した断面図（その９）である。
【図１９】図１９（ａ）は第１の実施形態の強誘電体キャパシタの断面図、図１９（ｂ）は同じくその層構造を模式的に表した図である。
【図２０】図２０（ａ）は実施例の強誘電体キャパシタのＩｒ濃度分布を調べた結果を例示した図、図２０（ｂ）は比較例１，２の強誘電体キャパシタのＩｒ濃度分布を調べた結果を例示した図である。
【図２１】図２１は、Ｉｒ含有率と抵抗率との関係を調べた結果を例示した図である。
【図２２】図２２は、実施例の強誘電体キャパシタの分極反転電荷量Ｑswと印加電圧Ｖとの関係（Ｑtv特性）を膜厚毎に例示した図である。
【図２３】図２３は、図２２の強誘電体キャパシタの飽和電荷量Ｑｔを例示した図である。
【図２４】図２４は、図２２の強誘電体キャパシタのＶ50を例示した図である。
【図２５】図２５は、実施例の強誘電体キャパシタの分極反転電荷量Ｑswと印加電圧Ｖとの関係（Ｑtv特性）を導電性酸化物膜の膜厚毎に例示した図である。
【図２６】図２６は、図２５の強誘電体キャパシタの飽和電荷量Ｑｔを例示した図である。
【図２７】図２７は、図２５の強誘電体キャパシタのＶ50を例示した図である。
【図２８】図２８は、実施例の強誘電体キャパシタの分極反転電荷量Ｑswと印加電圧Ｖとの関係（Ｑtv特性）を誘電体膜の膜厚毎に例示した図である。
【図２９】図２９は、図２８の強誘電体キャパシタの飽和電荷量Ｑｔを例示した図である。
【図３０】図３０は、図２８の強誘電体キャパシタのＶ50を例示した図である。
【図３１】図３１は、実施例及び比較例の強誘電体キャパシタに対しストレス試験を実施した結果を例示した図である。
【図３２】図３２は、実施例及び比較例の強誘電体キャパシタの疲労損失（Fatigue Loss）を例示した図である。
【図３３】図３３は、第２の実施形態に係る半導体装置及びその製造方法を説明する図である。
【発明を実施するための形態】
【００１２】
以下、実施形態について説明する前に、実施形態の理解を容易にするための予備的事項について説明する。
【００１３】
図１（ａ）は強誘電体キャパシタの一例を表した断面図、図１（ｂ）は同じくその強誘電体キャパシタの各層の構造を模式的に表した図である。
【００１４】
この図１（ａ），（ｂ）に表した強誘電体キャパシタ２１０は、下部電極膜２１１と、誘電体膜２１２と、第１の上部電極膜２１３と、第２の上部電極膜２１４とを下からこの順番で積層した構造を有している。下部電極膜２１１はＰｔ（白金）により形成され、誘電体膜２１２はＰＺＴにより形成され、第１の上部電極膜２１３はＩｒＯｘ（酸化イリジウム：但し、０＜ｘ）により形成され、第２の上部電極膜２１４はＩｒＯ2（酸化イリジウム）により形成されている。図１（ｂ）のように、誘電体膜２１２は柱状の結晶構造を有し、下部電極膜２１１及び上部電極膜２１３，２１４も結晶化した構造を有する。
【００１５】
電極膜２１３，２１４は誘電体膜２１２の上にスパッタ法等により形成するが、このとき誘電体膜２１２がダメージを受けて強誘電体特性が劣化する。また、電極膜２１１，２１３，２１４及び誘電体膜２１２をパターニングする際にも、誘電体膜２１２はダメージを受ける。このため、通常、電極膜２１３，２１４を形成するための成膜工程やパターニング工程の後に、酸素雰囲気中で熱処理（アニール）を実施して誘電体膜２１２のダメージを回復している。
【００１６】
しかし、熱処理時に電極膜２１３，２１４中のＩｒ（イリジウム）と誘電体膜２１２中のＰｂ（鉛）とが相互拡散し、誘電体膜２１２と電極膜２１３との界面に常誘電体層（Dead Layer）２１８が形成される。この常誘電体層２１８の分だけ誘電体膜２１２に印加される電圧が低くなるため、強誘電体キャパシタ２１０の動作電圧が高くなる。
【００１７】
一般的に、強誘電体キャパシタの特性は、分極反転電荷量（Switching Charge）Ｑswと印加電圧Ｖとの関係（以下、Ｑtv特性という）により評価する。しかし、Ｑtv特性は、キャパシタのリーク電流に影響される。リーク電流の影響を除いて真のキャパシタ特性を評価するためには、数学モデルを用いてＱtv特性からキャパシタの飽和電荷量Ｑt及び抗電界（又は、抗電圧）を求めることが必要となる。
【００１８】
飽和電荷量Ｑtは単に分極反転電荷量Ｑswの大小を表すのではなく、分極反転に寄与する真の電荷量を表す。このため、飽和電荷量Ｑtは、低電圧で駆動する強誘電体キャパシタの材料開発において重要なパラメータとなる。
【００１９】
図２は、横軸に印加電圧をとり、縦軸に分極反転電荷量Ｑswをとって、誘電体膜２１２の膜厚が１００ｎｍ、１２０ｎｍ、１３０ｎｍ及び１５０ｎｍのときの分極反転電荷量Ｑswと印加電圧Ｖとの関係を例示した図である。また、図３は誘電体膜２１２の膜厚と飽和電荷量Ｑtとの関係を例示した図であり、図４は誘電体膜２１２の膜厚とＶ50との関係を例示した図である。なお、Ｖ50は、誘電体膜１２中のドメインのうちの５０％が印加電界により電界の方向に分極して再配列する電圧である。Ｖ50の値は抗電圧Ｖｃに関係し、Ｖ50の値が小さいほど低い電圧で動作するということができる。
【００２０】
図２，図４からわかるように、図１（ａ），（ｂ）の強誘電体キャパシタ２１０では、誘電体膜２１２の膜厚を薄くすると、分極反転電荷量Ｑswと印加電圧Ｖとの関係を示す曲線（Ｑtv特性）の立ち上がりは速くなり、Ｖ50も低くなる。但し、膜厚の減少に対するＶ50の低下の程度は小さい。
【００２１】
また、図３からわかるように、誘電体膜２１２の膜厚が薄くなると、飽和電荷量Ｑtが低くなる。これは、半導体装置の高集積化及び低駆動電圧化の要求にともなって誘電体膜２１２の膜厚を薄くすると、強誘電体キャパシタ２１０の特性が変化することを意味している。この構造の強誘電体キャパシタ２１０では、誘電体膜２１２の膜厚は１３０ｎｍ以上必要であり、それよりも薄いと飽和電荷量Ｑｔが低くなりすぎて所望の特性を得ることが困難になる。
【００２２】
図５（ａ）は強誘電体キャパシタの他の例を表した断面図、図５（ｂ）は同じくその強誘電体キャパシタの各層の構造を模式的に表した図である。
【００２３】
この図５（ａ），（ｂ）に表した強誘電体キャパシタ２２０は、下部電極膜２２１と、第１の誘電体膜２２２と、第２の誘電体膜２２３と、第１の上部電極膜２２４と、第２の上部電極膜２２５とを下からこの順番で積層した構造を有している。下部電極膜２２１はＰｔにより形成され、第１の誘電体膜２２２及び第２の誘電体膜２２３はＰＺＴにより形成され、第１の上部電極膜２２４はＩｒＯｘにより形成され、第２の上部電極膜２２５はＩｒＯ2により形成されている。なお、図５（ｂ）中の符号２２８は、誘電体膜２２２，２２３と電極膜２２４，２２５との間でのＩｒとＰｂとの相互拡散により発生した常誘電体層を表している。
【００２４】
図６は横軸に印加電圧をとり、縦軸に分極反転電荷量Ｑswをとって、分極反転電荷量Ｑswと印加電圧Ｖとの関係を例示した図である。また、図７は誘電体膜の膜厚（誘電体膜２２１と誘電体膜２２２との合計膜厚）と飽和電荷量Ｑtとの関係を例示した図であり、図８は誘電体膜の膜厚（誘電体膜２２１と誘電体膜２２２との合計膜厚）とＶ50との関係を例示した図である。
【００２５】
図６，図８からわかるように、図５（ａ），（ｂ）の強誘電体キャパシタ２２０では、誘電体膜の膜厚を薄くすると、分極反転電荷量Ｑswと印加電圧Ｖとの関係を示す曲線（Ｑtv特性）の立ち上がりは速くなり、Ｖ50も低くなる。また、図７からわかるように、図５に表した構造の強誘電体キャパシタ２００では、誘電体膜の膜厚（第１の誘電体膜２２１＋第２の誘電体膜２２２の合計膜厚）が薄くなると、飽和電荷量Ｑtが低くなってしまう。
【００２６】
この図５（ａ），（ｂ）の強誘電体キャパシタ２２０は、図１（ａ），（ｂ）の強誘電体キャパシタ２１０よりもリーク電流が少なく、常誘電体層２２８の層厚も薄くなる。しかし、この強誘電体キャパシタ２２０でも、誘電体膜の膜厚（第１の誘電体膜２２１＋第２の誘電体膜２２２の合計膜厚）は１００ｎｍ以上必要であり、それよりも薄いと飽和電荷量Ｑtが低くなりすぎて所望の特性を得ることが困難になる。
【００２７】
以下、実施形態について説明する。
【００２８】
（第１の実施形態）
図９は、第１の実施形態に係る半導体装置の構造を表した断面図である。本実施形態では、プレーナ型ＦｅＲＡＭを例として説明する。
【００２９】
半導体基板（シリコン基板）１０の所定領域には素子分離膜１２が形成されている。また、素子分離膜１２により区画された素子形成領域にはウェル１４が形成されている。
【００３０】
メモリセル形成領域の各ウェル１４にはそれぞれ一対のソース／ドレイン２２が相互に離隔して形成されている。そして、それらのソース／ドレイン２２間の領域上には、ゲート絶縁膜１６を介してゲート電極１８が形成されている。これらのソース／ドレイン２２及びゲート電極１８を含んでメモリセルのトランジスタ２６が構成されている。なお、ゲート電極１８の上にはシリサイド膜２４ａが形成されており、ソース／ドレイン２２の表面にはシリサイド膜２４ｂが形成されている。また、ゲート電極１８の両側にはサイドウォール２０が形成されている。
【００３１】
トランジスタ２６は絶縁膜２８に覆われており、絶縁膜２８の上には層間絶縁膜３０が形成されている。層間絶縁膜３０及び絶縁膜２８内には導電プラグ３６が埋め込まれている。この導電プラグ３６は、層間絶縁膜３０の上面からシリサイド膜２４ｂに到達するコンタクトホール３２内にＷ（タングステン）等の高融点金属を充填したものである。コンタクトホール３２の壁面は密着層３４で覆われており、この密着層３４により導電プラグ３６とシリサイド膜２４ｂとの間の密着性が確保されている。
【００３２】
層間絶縁膜２０の上には層間絶縁膜４２が形成されている。本実施形態において、層間絶縁膜４２はＳｉＮ膜３８とＳｉＯ2膜４０とを積層した構造を有する。
【００３３】
層間絶縁膜４２の所定領域上には、密着層４３を介して強誘電体キャパシタ６２が形成されている。この強誘電体キャパシタ６２は、下部電極４８と、誘電体膜５０と、上部電極６０とを下からこの順番で積層した構造を有する。誘電体膜５０は、強誘電体特性を有する酸化物により形成されている。強誘電体特性を有する酸化物には、ＰＺＴ、ＰＬＺＴ及びＣＳＰＬＺＴ等のペロブスカイト構造を有する酸化物や、ＢＳＴ、ＢＬＴ及びＢＦＯ等のビスマス層状結晶構造を有する酸化物がある。これらの酸化物は、化学式ＡＢＯｘ（但し、Ａ，Ｂは金属元素、０＜ｘ）で表される。
【００３４】
下部電極４８は導電膜４４と貴金属膜４６とを積層した構造を有し、上部電極６０は導電性酸化物膜５２と導電膜５６と導電膜５８とを下からこの順番で積層した構造を有する。このうち、導電性酸化物膜５２は、強誘電体材料にＩｒ（イリジウム）又はＲｕ（ルテニウム）等の金属元素（導電材料）を添加して導電性を付与した材料により形成されている。
【００３５】
強誘電体キャパシタ６２は保護膜６４に覆われており、層間絶縁膜４２及び保護膜６４の上には保護膜６６が形成されている。これらの保護膜６４，６６により、強誘電体キャパシタ６２の特性劣化の原因となる水素及び水分の侵入を防止している。
【００３６】
保護膜６６の上には層間絶縁膜６８が形成されており、層間絶縁膜６８の上には保護膜７０が形成されている。また、保護膜７０の上には層間絶縁膜７２が形成されており、層間絶縁膜７２の上には所定のパターンで配線９０が形成されている。本実施形態では、配線９０が、ＴｉＮ膜８２と、ＡｌＣｕ合金膜８４と、Ｔｉ膜８６と、ＴｉＮ膜８８とを積層した構造を有しているものとする。
【００３７】
強誘電体キャパシタ６２の下部電極４８は導電プラグ８０ａを介して所定の配線９０に電気的に接続され、上部電極６０は導電プラグ８０ｂを介して別の配線９０に電気的に接続されている。また、トランジスタ２６のソース／ドレイン２２は、シリサイド膜２４ｂ、導電プラグ３６及び導電プラグ８０ｃを介して更に別の配線９０に電気的に接続されている。
【００３８】
導電プラグ８０ａ，８０ｂ，８０ｃは、層間絶縁膜７２、保護膜７０及び層間絶縁膜６８に設けられたコンタクトホール７４ａ，７４ｂ，７６内にＷ（タングステン）等の高融点金属を埋め込んで形成されている。コンタクトホール７４ａ，７４ｂ，７６の壁面と高融点金属との間には密着層７８が形成されている。
【００３９】
本実施形態の半導体装置では、上述したように誘電体膜５０の上に導電性酸化物膜５２を有し、この導電性酸化物膜５２は強誘電体材料にＩｒ又はＲｕ等の金属元素を添加して導電性を付与した材料により形成されている。これにより、後述するように、誘電体膜５０と上部電極６０との間の相互拡散に起因する常誘電体層の発生が抑制され、低電圧動作が可能になるとともに、誘電体膜５０の厚さを薄くしても良好な強誘電体特性が得られる。
【００４０】
以下、第１の実施形態に係る半導体装置の製造方法について説明する。
【００４１】
図１０〜図１８は、第１の実施形態に係る半導体装置の製造方法を工程順に表した断面図である。
【００４２】
最初に、図１０（ａ）の構造を得るまでの工程を説明する。まず、半導体基板（シリコン基板）１０を用意し、この半導体基板１０に素子分離膜１２を、公知のＳＴＩ（Shallow Trench Isolation）法又はＬＯＣＯＳ（Local Oxidation of Silicon）法等により形成する。素子分離膜１２で囲まれた領域が、トランジスタ等の素子を形成する素子形成領域となる。
【００４３】
その後、例えばイオン注入法により半導体基板１０の素子形成領域に不純物を導入して、ウェル１４を形成する。ｎ型トランジスタ形成領域にはＢ（ホウ素）等のｐ型不純物を導入してｐウェルを形成し、ｐ型トランジスタ形成領域にはＰ（リン）等のｎ型不純物を導入してｎウェルを形成する。
【００４４】
次に、ウェル１４の表面を熱酸化させてゲート絶縁膜１６を形成する。ゲート絶縁膜１６の厚さは、例えば６ｎｍ〜７ｎｍとする。その後、例えばＣＶＤ（Chemical Vapor Deposition）法により、半導体基板１０の上側全面にポリシリコン膜を例えば１８０ｎｍの厚さに形成する。そして、このポリシリコン膜をフォトリソグラフィ法及びエッチング法を用いてパターニングして、ゲート電極１８を形成する。なお、強誘電体キャパシタ６２に接続されてメモリセルを構成するトランジスタ２６のゲート電極１８は、ワード線となる。
【００４５】
次に、ゲート電極１８をマスクとし、イオン注入法等によりウェル１４に不純物を浅く且つ低濃度に導入して、エクステンションとなる低濃度不純物領域を形成する。この場合、ｎ型トランジスタ形成領域にはＰ（リン）又はＡｓ（ヒ素）等のｎ型不純物を導入し、ｐ型トランジスタ形成領域にはＢ（ホウ素）等のｐ型不純物を導入する。
【００４６】
次に、ゲート電極１８の両側にサイドウォール２０を形成する。このサイドウォール２０は、例えばＣＶＤ法により半導体基板１０の上側全面にＳｉＯ2（酸化シリコン）又はＳｉＮ（窒化シリコン）等の絶縁膜を３００ｎｍ程度の厚さに形成した後、その絶縁膜を異方性エッチングすることにより形成することができる。
【００４７】
その後、ゲート電極１８及びサイドウォール２０をマスクとしてウェル１４に不純物を高濃度にイオン注入し、高濃度不純物領域を形成する。この場合、ｎ型トランジスタ形成領域のウェルにはＰ（リン）又はＡｓ（ヒ素）等のｎ型不純物を導入し、ｐ型トランジスタ形成領域のウェルにはＢ（ホウ素）等のｐ型不純物を導入する。このようにして、低濃度不純物領域（エクステンション）と高濃度不純物領域とを有するソース／ドレイン２２が形成される。
【００４８】
次に、半導体基板１０の上側全面に、例えばスパッタリング法によりＣｏ（コバルト）等の高融点金属からなる高融点金属膜を形成した後、所定の温度で熱処理を実施する。この熱処理により、ゲート電極１６及びソース／ドレイン２２と高融点金属膜との界面でシリコンと高融点金属とが反応して、シリサイドが形成される。その後、ウェットエッチング等により、未反応の高融点金属を除去する。このようにして、ゲート電極１６の表面にシリサイド膜２４ａが形成され、ソース／ドレイン２２の表面にシリサイド膜２４ｂが形成される。
【００４９】
次に、図１０（ｂ）の構造を得るまでの工程を説明する。上述の工程でシリサイド膜２４ａ，２４ｂを形成した後、例えばプラズマＣＶＤ法により半導体基板１０の上側全面にＳｉＯＮ（酸窒化シリコン）を約２００ｎｍの厚さに堆積させて、絶縁膜２８を形成する。その後、例えばＴＥＯＳ（Tetra Ethoxy Silane）ガスを用いたプラズマＣＶＤ法により絶縁膜２８の上にＳｉＯ2を約１μｍの厚さに堆積させて、層間絶縁膜３０を形成する。次いで、例えばＣＭＰ（Chemical Mechanical Polishing）法により層間絶縁膜３０を研磨して表面を平坦化する。このＣＭＰ後、半導体基板１０（ウェル１４）の上面から層間絶縁膜３０の上面までの高さは、例えば７８５ｎｍ程度となる。
【００５０】
次に、図１０（ｃ）の構造を得るまでの工程を説明する。上述の工程で層間絶縁膜３０を形成した後、フォトリソグラフィ工程及びエッチング工程を実施して、層間絶縁膜３０の上面からシリサイド膜２４ｂに到達するコンタクトホール３２を形成する。このコンタクトホール３２の直径は例えば０．２５μｍとする。
【００５１】
次に、図１１（ａ）の構造を得るまでの工程を説明する。上述の工程でコンタクトホール３２を形成した後、例えばスパッタリング法により半導体基板１０の上側全面にＴｉ（チタン）膜を３０ｎｍの厚さに形成し、更にその上にＴｉＮ（窒化チタン）膜を２０ｎｍの厚さに形成して、Ｔｉ膜及びＴｉＮ膜の積層構造を有する密着層３４を得る。コンタクトホール３２の内面は、この密着層３４により覆われる。
【００５２】
次に、例えばＣＶＤ法により、半導体基板１０の上側全面にＷ（タングステン）等の導電材料を堆積させて、コンタクトホール３２内を導電材料で埋め込む。その後、例えばＣＭＰ法により、層間絶縁膜３０が露出するまで層間絶縁膜３０上の導電材料及び密着層３４を除去する。コンタクトホール３２内に残った導電材料は、導電プラグ３６となる。
【００５３】
次に、図１１（ｂ）の構造を得るまでの工程を説明する。上述の工程で導電プラブ３６を形成した後、例えばプラズマＣＶＤ法により、半導体基板１０の上側全面にＳｉＮ膜３８を約１００ｎｍの厚さに形成する。その後、例えばプラズマＴＥＯＳＣＶＤ法により、ＳｉＮ膜３８の上にＳｉＯ2膜４０を約１３０ｎｍの厚さに形成する。これらのＳｉＮ膜３８とＳｉＯ2膜４０とにより層間絶縁膜４２が形成される。この層間絶縁膜４２は導電プラグ３６の酸化を防止するためのものである。層間絶縁膜４２は、ＳｉＮ又はＡｌ2Ｏ3（酸化アルミニウム）等の絶縁材料により形成してもよい。
【００５４】
次に、例えば窒素雰囲気中にて６５０℃の温度で３０分間熱処理して、層間絶縁膜４２中に含まれるガスを層間絶縁膜４２中から放出させる。その後、例えばスパッタリング法により層間絶縁膜４２の上にＡｌ2Ｏ3膜を２０ｎｍの厚さに形成して、密着層４３とする。この密着層４３は、次に形成する導電膜４４の密着性を確保するためのものである。
【００５５】
次に、図１１（ｃ）の構造を得るまでの工程を説明する。上述の工程で密着層４３を形成した後、例えばスパッタリング法により、密着層４３の上に導電膜４４を５０ｎｍ〜１５０ｎｍの厚さに形成する。ここでは、導電膜４４としてＰｔ（白金）膜を形成するものとする。Ｐｔ膜形成時の成膜条件は、例えば基板温度を３５０℃、成膜室内に導入するガスとしてはＡｒガスを用い、成膜室内の圧力を１Ｐａ、供給電力を０．３ｋＷとする。
【００５６】
なお、導電膜４４として、Ｉｒ膜、Ｒｕ膜、ＲｕＯ2膜、ＳｒＲｕＯ3膜、又はそれらの積層膜等を使用してもよい。
【００５７】
次に、例えばスパッタリング法により、導電膜４４の上に非晶質（アモルファス）の貴金属酸化膜４５を形成する。この貴金属酸化膜４５に含まれる貴金属元素は、導電膜４４に含まれる貴金属元素と同じであることが好ましい。ここでは、貴金属酸化膜４５として、ＰｔＯｘ（酸化プラチナ）膜を形成するものとする。この場合、ＰｔＯｘ膜は後述の熱処理工程において還元されてＰｔ膜となる。なお、貴金属酸化膜４５は、ＩｒＯｘ、ＳｒＲｕＯ3又はＬａＳｒＣｏＯ3により形成してもよい。
【００５８】
貴金属酸化膜４５の膜厚が０．１ｎｍよりも薄い場合は、後述の熱処理工程で貴金属酸化膜４５から放出される酸素の量が少なく、貴金属酸化膜４５上に形成する誘電体膜５０の酸素欠損を十分に補償することができない。一方、貴金属酸化膜４５の膜厚が３ｎｍよりも厚い場合は、導電膜４４の結晶性を貴金属酸化４５を介して誘電体膜５０に伝達することが難しくなる。このため、貴金属酸化膜４５の厚さは、０．１ｎｍ〜３ｎｍとすることが好ましい。
【００５９】
次に、図１２（ａ）の構造を得るまでの工程を説明する。上述の工程で貴金属酸化膜４５を形成した後、例えば高周波スパッタリング法により、貴金属酸化膜４５の上に強誘電体材料からなる誘電体膜５０を形成する。本実施形態では、誘電体膜５０として、Ｃａ、Ｓｒ及びＬａが添加されたＰＺＴ膜、すなわちＣＳＰＬＺＴ膜を使用するものとする。誘電体膜５０の膜厚は、例えば３０ｎｍ〜１５０ｎｍ、好ましくは５０ｎｍ〜１２０ｎｍとする。本実施形態では、誘電体膜５０の膜厚を７０ｎｍとする。
【００６０】
誘電体膜５０の成膜時の温度は３０℃〜１００℃とすることが好ましい。誘電体膜５０の成膜温度が３０℃よりも低い場合は、誘電体膜５０の膜厚の面内ばらつきが大きく且つ結晶性が不均一となってしまう。一方、誘電体膜５０の成膜温度が１００℃よりも高い場合は、誘電体膜５０内に（１０１）配向及び（１００）配向が多くなり、（１１１）配向が少なくなって、強誘電体キャパシタ６２の特性が劣化する。本実施形態では、誘電体膜５０の成膜温度を５０℃とする。
【００６１】
なお、誘電体膜５０はスパッタリング法以外の方法、例えばＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）法、ゾル・ゲル法、ＭＯＤ（Metal-Organic Decomposition）法、ＣＳＤ（Chemical Solution Deposition）法、ＣＶＤ法、又はエピタキシャル成長法等により形成してもよい。また、誘電体膜５０は、ＰＺＴ（Ｐｂ（Ｚｒ，Ｔｉ）Ｏ3）以外の強誘電体材料、例えばＰＬＺＴ（（Ｐｂ，Ｌａ）（Ｚｒ，Ｔｉ）Ｏ3）、ＢＳＴ（ＢａxＳｒ1-x）ＴｉＯ3）、ＢＬＴ（（Ｂｉ，Ｌａ）4Ｔｉ3Ｏ12)、又はＢＦＯ（ＢｉＦｅＯ3）等により形成してもよい。
【００６２】
次に、図１２（ｂ）の構造を得るまでの工程を説明する。上述の工程で誘電体膜５０を形成した後、高速熱処理（Rapid Thermal Annealing：以下、ＲＴＡという）を実施して、誘電体膜５０を結晶化する。具体的には、不活性ガス（例えばＡｒ）とＯ2（酸素）とを含む混合ガスの雰囲気中で、半導体基板１０を５５０℃〜６５０℃の温度で約９０秒間保持する。誘電体膜５０の結晶性を向上させるために、Ｏ2ガス流量は２０sccm〜７０sccmとすることが好ましい。
【００６３】
本実施形態では、貴金属酸化膜４５上に誘電体膜５０を形成し、この誘電体膜５０を熱処理により結晶化するため、導電膜４４の結晶性が十分でない場合であっても、良好な結晶性を有する誘電体膜５０が得られる。また、この熱処理により非晶質の貴金属酸化膜（ＰｔＯｘ膜）４５が還元されて、貴金属膜（Ｐｔ膜）４６となる。更に、この熱処理の際には貴金属酸化膜４５中から酸素が放出される。この貴金属酸化膜４５から放出される酸素により誘電体膜５０の酸素欠損が補償され、結晶性及び強誘電体特性が良好な誘電体膜５０が得られる。
【００６４】
次に、図１２（ｃ）の構造を得るまでの工程を説明する。上述の熱処理工程で誘電体膜５０を結晶化した後、例えばスパッタリング法により、誘電体膜５０の上に非晶質の導電性酸化物膜５２を形成する。具体的には、Ｉｒ又はＲｕ等の導電材料を添加した強誘電体材料のターゲット、すなわち（Ｐｂ（Ｚｒ，Ｔｉ，Ｉｒ）Ｏ3又はＰＢ（Ｚｒ、ＴｉＲｕ）Ｏ3等を用いて、高周波スパッタリング法により導電性酸化物膜５２を形成する。このとき、例えば成膜温度は室温〜５０℃とし、成膜室内にはＡｒガスを１４sccm〜２０sccmの流量で供給し、成膜室内の圧力は１Ｐａとする。ターゲットとなる強誘電体材料には、例えばＰＺＴ、ＰＬＺＴ、ＣＳＰＬＺＴ、ＢＳＴ、ＢＬＴ又はＢＦＯ等を使用することができる。
【００６５】
なお、導電性酸化物膜５２は、ＭＯＣＶＤ法、ゾル・ゲル法、ＭＯＤ法、ＣＳＤ法、ＣＶＤ法、又はエピタキシャル成長法等の方法により形成してもよい。
【００６６】
導電性酸化物膜５２中の導電材料含有率が０．８ｍｏｌ％よりも少ない場合は、導電性酸化物膜５２に十分な導電性を付与することができず、１．０ｍｏｌ％以上とすると導電性酸化物膜５２の抵抗が急激に低減する。このため、導電性酸化物膜５２の導電材料含有率は１．０ｍｏｌ％以上とすることが好ましく、２ｍｏｌ％以上とすることがより一層好ましい。一方、導電性酸化物膜５２の導電材料含有率が４．０ｍｏｌ％を超えると、導電性酸化物膜５２から誘電体膜５０への導電材料の拡散量が多くなり、常誘電体層の生成を抑制する効果を十分に得ることができなくなる。
【００６７】
このため、導電性酸化物膜５２の導電材料含有率は１．０ｍｏｌ％〜４．０ｍｏｌ％とすることが好ましい。本実施形態では、導電性酸化物膜５２は、Ｉｒ含有率が２ｍｏｌ％のＰＺＴ（以下、ＰＺＴ（Ｉｒ）ともいう）により形成されているものとする。
【００６８】
また、導電性酸化物膜５２の膜厚が薄すぎると強誘電体キャパシタの特性を改善する効果が十分でなく、厚すぎると上部電極６０の電気抵抗が大きくなるとともに加工性（エッチング）が難しくなる。このため、導電性酸化物膜５２の厚さは０．１ｎｍ〜５０ｎｍとすることが好ましく、５．０ｎｍ〜４０ｎｍとすることがより一層好ましい。
【００６９】
次に、図１３（ａ）の構造を得るまでの工程を説明する。上述の工程で導電性酸化物膜５２を形成した後、導電性酸化物膜５２の上に例えばＩｒＯｘ（酸化イリジウム）からなる導電膜５６を、２０ｎｍ〜５０ｎｍの厚さに形成する。この導電膜５６は、例えば反応性スパッタリング装置を使用し、Ｉｒをターゲットとして形成することができる。導電膜５６を成膜するときの条件は、例えば基板温度を１５０℃〜３５０℃とし、スパッタリング装置の成膜室内にはＡｒとＯ2とを含む混合ガスを導入する。この場合、例えばＯ2ガスの流量は６０sccmとし、成膜室内の圧力は２．０Ｐａ、供給電力は１ｋＷ程度とする。このような条件で比較的高温で導電膜５６を形成した場合は、成膜した時点で導電膜５６が結晶化されている。
【００７０】
次に、導電膜５６を形成した半導体基板１０に対し、例えば酸素を含む雰囲気中で熱処理（ＲＴＡ）を行う。この熱処理により誘電体膜５０の結晶性が更に向上するとともに、導電性酸化物膜５２が誘電体膜５０の結晶性を引き継いで結晶化する。このとき、導電性酸化物膜５２中のＩｒ含有率は１．０ｍｏｌ％〜４．０ｍｏｌ％と少なく、且つＩｒの大部分は強誘電体の結晶中に取り込まれる。このため、導電性酸化物膜５２から誘電体膜５０に拡散するＩｒの量は極めて少ない。
【００７１】
次に、例えばスパッタリング法により、導電膜５６の上に導電膜５８としてＩｒＯｘ（但し、０＜ｘ≦２）膜を７０ｎｍ〜２００ｎｍの厚さに形成する。この場合、導電膜５８を形成するＩｒＯｘ膜の酸素組成比は、導電膜５６を形成するＩｒＯｘ膜の酸素組成比よりも大きくすることが好ましい。これにより、誘電体膜５０への水素の拡散を防止する効果が大きくなり、導電膜５８が水素バリア膜としても十分に機能するようになる。
【００７２】
導電膜５８をスパッタリング法により形成するときには、例えばスパッタリング装置の成膜室内にＡｒガスを１００sccm、Ｏ2ガスを１００sccmの流量で供給する。そして、成膜室内の圧力を０．８Ｐａ、供給電力を１．０ｋＷとし、成膜時間を５９秒間程度とする。このような条件で導電膜５８を成膜すると、導電膜５８の厚さは約１５０ｎｍとなる。
【００７３】
次に、洗浄処理を実施して半導体基板１０の裏面に付着した誘電体膜を除去した後、例えばスパッタリング法により、導電膜５８の上に保護膜９２としてＴｉＮ膜を約３４ｎｍの厚さに形成する。この保護膜９２は、還元性物質をバリアする機能を有するとともに、後述の導電膜５６及び導電膜５８をパターニングする際のハードマスクとして機能する。
【００７４】
保護膜９２を形成するときには、例えばＴｉターゲットを使用し、基板温度を１５０℃とし、成膜室内に導入するガスとしてＡｒとＮ2（窒素）との混合ガスを使用する。Ａｒガスの流量は例えば５０sccmとし、Ｎ2ガスの流量は例えば９０sccmとする。
【００７５】
なお、本実施形態では保護膜９２としてＴｉＮ膜を使用しているが、保護膜９２としてＴａＮ膜、ＴｉＯＮ膜、ＴｉＯｘ膜、ＴａＯｘ膜、ＴａＯＮ膜、ＴｉＡｌＯｘ膜、ＴａＡｌＯｘ膜、ＴｉＡｌＯＮ膜、ＴａＡｌＯＮ膜、ＴｉＳｉＯＮ膜、ＴａＳｉＯＮ膜、ＴｉＳｉＯｘ膜、ＴａＳｉＯｘ膜、ＡｌＯｘ膜、又はＺｒＯｘ膜等を使用してもよい。
【００７６】
次に、図１３（ｂ）の構造を得るまでの工程を説明する。上述の工程で保護膜９２を形成した後、例えばスピンコート法により、保護膜９２の上にフォトレジスト膜９４を形成する。そして、露光工程及び現像工程を実施して、フォトレジスト膜９４を所定の形状にパターニングする。その後、フォトレジスト膜９４をマスクとして、保護膜９２、導電膜５８及び導電膜５６を順次エッチングする。
【００７７】
次に、図１４（ａ）の構造を得るまでの工程を説明する。上述の工程で保護膜９２、導電膜５８及び導電膜５６をエッチングした後、フォトレジスト膜９４を剥離する。その後、例えばドライエッチングにより保護膜９２を除去する。
【００７８】
次に、酸素を含む雰囲気中で半導体基板１０を熱処理する。この熱処理は、前工程までの間に誘電体膜５０に加えられたダメージを回復するためのものである。熱処理時の温度は、例えば６００℃〜７００℃とする。本実施形態では、６５０℃の温度で４０分間熱処理を実施するものとする。
【００７９】
次に、半導体基板１０の上側全面にフォトレジストを塗布した後、露光工程及び現像工程を実施して、導電膜５８及び導電膜５６を含む所定の領域（上部電極形成領域）を覆うフォトレジスト膜９６を形成する。その後、フォトレジスト膜９６をマスクとして、導電性酸化物膜５２及び誘電体膜５０をエッチングする。このようにして誘電体膜５０が所定の形状にパターニングされるとともに、導電性酸化物膜５２と導電膜５６と導電膜５８とにより上部電極６０が形成される。
【００８０】
次に、図１４（ｂ）の構造を得るまでの工程を説明する。上述の工程で誘電体膜５０のパターニング及び上部電極６０の形成が終了した後、フォトレジスト膜９６を剥離する。その後、例えば酸素雰囲気中で３００℃〜６５０℃の温度で３０分〜１２０分間熱処理して、誘電体膜５０のダメージを回復する。
【００８１】
次に、例えばスパッタリング法又はＣＶＤ法により、半導体基板１０の上側全面に保護膜６４を形成する。この保護膜６４は、強誘電体キャパシタ６２への水素及び水分の侵入を防止するためのものである。保護膜６４は、例えばＡｌＯｘ（酸化アルミニウム）等の絶縁材料により形成し、その厚さは例えば２０ｎｍ〜５０ｎｍとする。なお、保護膜６４は、ＴｉＯｘ（酸化チタン）、ＴａＯｘ（酸化タンタル）、ＺｒＯｘ（酸化ジルコニウム）、ＴａＮ（窒化タンタル）、ＡｌＮ（窒化アルミニウム）又はＡｌＯＮ（酸窒化アルミニウム）等により形成してもよい。
【００８２】
ＡｌＯｘにより保護膜６４を形成する場合は、例えば反応性ＲＦスパッタリング装置とＡｌＯｘターゲットとを使用する。そして、例えばスパッタリング装置の成膜室内にはＡｒガスを導入し、成膜室内の圧力は約１．０Ｐａ、成膜時の温度は室温、供給電力は２．０ｋＷ、成膜時間は４０秒〜１００秒間とする。
【００８３】
保護膜６４を形成した後、例えば４００℃〜６００℃の温度で３０分〜１２０分間熱処理を行う。
【００８４】
次に、図１５（ａ）の構造を得るまでの工程を説明する。前述の工程で保護膜６４を形成した後、保護膜６４の上全面にフォトレジスト膜９８を形成し、露光工程及び現像工程を実施して、フォトレジスト膜９８を所定の形状（下部電極形状）にパターニングする。
【００８５】
次に、このフォトレジスト膜９８をマスクとして、保護膜６４、貴金属膜４６、導電膜４４及び密着層４３を順次エッチングする。エッチング後に残存する導電膜４４及び貴金属膜４６が下部電極４８となり、強誘電体キャパシタ６２が形成される。
【００８６】
次に、図１５（ｂ）の構造を得るまでの工程を説明する。上述の工程で保護膜６４、貴金属膜４６、導電膜４４及び密着層４３をエッチングした後、フォトレジスト膜９８を剥離する。その後、例えば酸素又は酸素と不活性ガスとを含有する雰囲気中で半導体基板１０を２００℃〜４００℃の温度で３０分〜１２０分間熱処理して、水分及び不純物を除去する。
【００８７】
次に、例えばスパッタリング法又はＣＶＤ法により、半導体基板１０の上側全面にＡｌＯｘ等の絶縁材料を堆積させて保護膜６６を形成し、この保護膜６６により強誘電体キャパシタ６２を覆う。保護膜６６をスパッタリング法により形成する場合は、膜厚を１０ｎｍ〜３０ｎｍとすることが好ましく、例えば２０ｎｍとすればよい。また、保護膜６６をＣＶＤ法により形成する場合は、膜厚を１ｎｍ〜３ｎｍとすることが好ましく、例えば２ｎｍとすればよい。
【００８８】
ＡｌＯｘにより保護膜６６を形成する場合は、例えば反応性ＲＦスパッタリング装置を使用する。そして、スパッタリング装置の成膜室内にはＡｒガスを導入し、成膜室内の圧力は約１．０Ｐａ、成膜時の温度は室温、供給電力は２．０ｋＷ、成膜時間は約４０秒間とする。これにより、ＡｌＯｘからなる緻密性が高い保護膜６６が得られる。なお、保護膜６６は、ＴｉＯｘ、ＴａＯｘ、ＺｒＯｘ、ＴａＮ、ＡｌＮ又はＡｌＯＮ等により形成してもよい。
【００８９】
次に、例えば酸素を含む雰囲気中で半導体基板１０を５００℃〜７００℃の温度で３０分〜１２０分間熱処理する。この熱処理は、スパッタリングにより損傷した誘電体膜５０のダメージを回復させ、強誘電体キャパシタ６２の電気的特性を向上させるためのものである。
【００９０】
次に、図１６（ａ）の構造を得るまでの工程を説明する。上述の工程で保護膜６６に対し熱処理を行った後、例えばプラズマＴＥＯＳＣＶＤ法により、保護膜６６の上に層間絶縁膜６８を形成する。この層間絶縁膜６８は例えばＳｉＯ2により形成し、その厚さは例えば１．４μｍとする。
【００９１】
次に、例えばＣＭＰ法により層間絶縁膜６８の表面を研磨して平坦化する。その後、例えばＮ2Ｏガス又はＮ2ガスを用いて発生させたプラズマ雰囲気中で３５０℃の温度で２分間熱処理を実施する。この熱処理は、層間絶縁膜６８中の水分を除去するとともに層間絶縁膜６８の膜質を変化させるものであり、熱処理後は層間絶縁膜６８中に水分が進入しにくくなる。
【００９２】
次に、図１６（ｂ）の構造を得るまでの工程を説明する。上述の工程で層間絶縁膜６８を形成した後、例えばスパッタリング法又はＣＶＤ法により層間絶縁膜６８の上に厚さが２０ｎｍ〜５０ｎｍの保護膜７０を形成する。この保護膜７０は、例えばＡｌＯｘ等の絶縁材料により形成する。
【００９３】
次に、例えばプラズマＴＥＯＳＣＶＤ法により、保護膜７０の上に厚さが３００ｎｍ程度のＳｉＯ2等の絶縁材料からなる層間絶縁膜７２を形成する。
【００９４】
次に、図１７（ａ）の構造を得るまでの工程を説明する。上述の工程で層間絶縁膜７２を形成した後、フォトリソグラフィ法及びエッチング法を使用して、層間絶縁膜７２の上面から下部電極４８に到達するコンタクトホール７４ａと、層間絶縁膜７２の上面から上部電極６０に到達するコンタクトホール７６ｂとを形成する。
【００９５】
その後、例えば酸素雰囲気中で４００℃〜６００℃の温度で３０分〜１２０分間熱処理を実施する。この熱処理は、誘電体膜５０に酸素を供給し、強誘電体キャパシタ６２の電気的特性を向上させるためのものである。
【００９６】
次に、図１７（ｂ）の構造を得るまでの工程を説明する。上述の工程で熱処理を実施した後、フォトリソグラフィ法及びエッチング法を使用して、層間絶縁膜７２の上面から導電プラグ３６に達するコンタクトホール７６を形成する。
【００９７】
次に、図１８（ａ）の構造を得るまでの工程を説明する。上述の工程でコンタクトホール７６を形成した後、例えばスパッタリング法により半導体基板１０の上側全面に密着層７８を形成して、コンタクトホール７４ａ，７４ｂ，７６の内面を密着層７８で覆う。
【００９８】
密着層７８は、例えばＴｉＮにより形成し、その厚さは例えば５０ｎｍ〜１５０ｎｍとする。密着層７８としてＴｉＮ膜を形成する場合は、ターゲットとしてＴｉを用いる。また、成膜室内の雰囲気はＡｒガスとＮ2ガスとの混合雰囲気とする。Ａｒガスの流量は例えば５０sccmとし、Ｎ2ガスの流量は例えば９０sccmとする。更に、成膜温度は、例えば１５０℃とする。
【００９９】
次に、例えばＣＶＤ法により、半導体基板１０の上側全面にＷ（タングステン）等の導電材料を堆積させて、コンタクトホール７４ａ，７４ｂ，７６内に導電材料を埋め込む。その後、例えばＣＭＰ法により、層間絶縁膜７２の表面が露出するまで層間絶縁膜７２上の導電材料及び密着層７８を研磨して除去する。このようにして、下部電極４８に電気的に接続する導電プラグ８０ａと、上部電極６０に電気的に接続する導電プラグ８０ｂと、導電プラグ３６を介してトランジスタ２６に電気的に接続する導電プラグ８０ｃとが形成される。
【０１００】
次に、図１８（ｂ）の構造を得るまでの工程を説明する。上述の工程で導電プラグ８０ａ，８０ｂ，８０ｃを形成した後、半導体基板１０をプラズマ洗浄する。プラズマ洗浄に用いるガスは、例えばＡｒガスとする。これにより、導電プラグ８０ａ〜８０ｃの表面に存在する自然酸化膜等が除去される。
【０１０１】
次に、例えばスパッタリング法により、半導体基板１０の上側全面に、ＴｉＮ膜８２、ＡｌＣｕ合金膜８４、Ｔｉ膜８６及びＴｉＮ膜８８を順次形成する。この場合、例えばＴｉＮ膜８２の厚さは５０ｎｍとし、ＡｌＣｕ合金膜８４の厚さは５５０ｎｍとし、Ｔｉ膜８６の厚さは５ｎｍとし、ＴｉＮ膜８８の厚さは５０ｎｍとする。
【０１０２】
次に、フォトリソグラフィ工程及びエッチング工程を実施して、ＴｉＮ膜８２、ＡｌＣｕ合金膜８４、Ｔｉ膜８６及びＴｉＮ膜８８パターニングし、これらのＴｉＮ膜８２、ＡｌＣｕ合金膜８４、Ｔｉ膜８６及びＴｉＮ膜８８を積層した構造を有する配線９０を形成する。なお、配線９０の材料及び層構造は、適宜変更してもよい。
【０１０３】
次いで、必要に応じて、更に層間絶縁膜、導体プラグ、及び配線等を形成し、多層配線構造とする。このようにして、本実施形態に係る半導体装置が完成する。
【０１０４】
なお、本実施形態ではＩｒを添加した強誘電体材料をスパッタリングして導電性酸化物膜５２を形成する場合について説明した。しかし、非結晶性（アモルファス）の誘電体膜を形成した後、この誘電体膜にＩｒ又はＲｕ等の金属元素を導入して導電性酸化物膜５２を形成してもよい。
【０１０５】
例えば、結晶化された誘電体膜５０の上に、この誘電体膜５０と同一組成のアモルファス誘電体膜を１０ｎｍ〜３０ｎｍの厚さに形成する。その後、アモルファス誘電体膜の上に、ＩｒＯｘ膜（導電膜５６）を形成する。そして、熱処理（ＲＴＡ）を実施して、ＩｒＯｘ膜中のＩｒをアモルファス誘電体膜中に拡散させて、導電性酸化物膜５２とする。
【０１０６】
この方法では、ＩｒＯｘ膜の成膜温度が強誘電体キャパシタの特性に大きな影響を与える。成膜温度が２００℃以上の場合は、成膜と同時にＩｒＯｘ膜が結晶化されるとともに、アモルファス誘電体膜中にＩｒが拡散する。そして、アモルファス誘電体膜を結晶化する際には、アモルファス誘電体膜中に拡散したＩｒが結晶内に取り込まれて、誘電体膜５０と同じ結晶構造をもつ導電性酸化物膜５２が形成される。
【０１０７】
この場合、ＩｒＯｘ膜（導電膜５６）は既に結晶化されているため、アモルファス誘電体膜中のＰｂはＩｒＯｘ膜に拡散しにくく、ＩｒＯｘ膜（導電体膜５６）と導電性酸化物膜５２との間には常誘電体層は発生しない。
【０１０８】
一方、ＩｒＯｘ膜の成膜温度が２００℃未満の場合、成膜時にはＩｒＯｘ膜からアモルファス誘電体膜へのＩｒの拡散は殆ど生じない。そして、アモルファス誘電体膜を結晶化する際にＩｒＯｘ膜（導電膜５６）とアモルファス誘電体膜との間でＩｒとＰｂとの相互拡散が発生し、ＩｒＯｘ膜（導電膜５６）と誘電体膜（アモルファス誘電体膜が結晶化してできた膜）との界面に常誘電体層が発生する。
【０１０９】
このため、上述の方法で導電性酸化物膜５２を形成する場合は、ＩｒＯｘ膜（導電膜５６）の成膜温度を２００℃以上とすることが好ましい。
【０１１０】
図１９（ａ）は上述の方法により半導体基板１０上に形成した強誘電体キャパシタ６２の断面図、図１９（ｂ）は同じくその層構造を模式的に表した図である。
【０１１１】
図１９（ａ）のように、本実施形態に係る半導体装置の強誘電体キャパシタ６２は、貴金属膜４６（下部電極）と、誘電体膜５０と、上部電極６０とを有している。また、上部電極６０は、導電性酸化物膜５２、導電膜５６及び導電膜５８の積層構造を有する。
【０１１２】
図１９（ｂ）のように貴金属膜４６を形成するＰｔは柱状の結晶構造を有し、誘電体膜５０を形成するＰＺＴ（ペロブスカイト結晶）は貴金属膜４６の結晶の上に成長する。そして、導電性酸化物膜５２を形成するＰＺＴも、誘電体膜５０の結晶性を引き継いで成長し、柱状のペロブスカイト構造となる。
【０１１３】
導電性酸化物膜５２中に添加されたＩｒは結晶中に取り込まれており、粒界には殆ど存在しない。また、導電性酸化物膜５２のＩｒ含有率は１ｍｏｌ％〜４ｍｏｌ％程度と少ない。そのため、熱処理を実施しても導電性酸化物膜５２から誘電体膜５０へ拡散するＩｒの量は極めて少なく、上部電極６０と誘電体膜５０との界面には常誘電体層（Dead Layer）が発生しない。又は、常誘電体層が発生しても、その層厚は極めて薄くなる。なお、誘電体膜５０中のＰｂと導電性酸化物膜５２中のＰｂとは相互に拡散すると考えられるが、Ｐｂ同士の相互拡散では常誘電体層は形成されない。
【０１１４】
以下、二次イオン質量分析（ＳＩＭＳ）装置を用いて誘電体膜と上部電極との界面近傍のＩｒの濃度分布を測定した結果について、説明する。
【０１１５】
まず、実施例として、図１９の構造のキャパシタを製造した。すなわち、Ｐｔ膜（貴金属膜４６）の上にＰＺＴ膜（誘電体膜５０）を１３０ｎｍの厚さに形成し、結晶化処理（熱処理）を施した。その後、ＰＺＴ膜の上にアモルファスのＰＺＴ膜を２０ｎｍの厚さに形成し、その上にＩｒＯ2膜（導電膜５６）を形成した。このＩｒＯ2膜の成膜時の温度は３００℃とし、ＩｒＯ2膜の成膜と同時にアモルファスＰＺＴ膜中にＩｒを拡散させた。
【０１１６】
次いで、ＡｒとＯ2とを混合した雰囲気中で７２５℃の温度で熱処理を行い、アモルファスＰＺＴを結晶化させて導電性酸化物膜５２（ＰＺＴ（Ｉｒ）膜）とした。
【０１１７】
一方、比較例１として図１の構造のキャパシタを形成し、比較例２として図５の構造のキャパシタを形成した。Ｐｔ膜（下部電極膜２１１，２２１）、ＰＺＴ膜（誘電体膜２１２，２２２，２２３）及びＩｒＯ2膜（電極膜２１３，２２４）の形成方法は上述の実施例と基本的に同じである。比較例１のＰＺＴ膜の厚さは１５０ｎｍであり、比較例２の第１のＰＺＴ膜の厚さは１３０ｎｍ、第２のＰＺＴ膜の厚さは２０ｎｍである。
【０１１８】
図２０（ａ）は、横軸に深さをとり、縦軸に濃度をとって、実施例の強誘電体キャパシタのＩｒ濃度分布を調べた結果を例示した図である。また、図２０（ｂ）は、横軸に深さをとり、縦軸に濃度をとって、比較例１，２の強誘電体キャパシタのＩｒ濃度分布を調べた結果を例示した図である。なお、実施例ではＰＺＴ（Ｉｒ）膜とＰＺＴ膜との界面が上部電極と誘電体膜との界面となり、比較例１，２ではＩｒＯ2膜とＰＺＴ膜との界面が上部電極と誘電体膜との界面となる。
【０１１９】
図２０（ａ），（ｂ）から、実施例の強誘電体キャパシタでは、比較例１，２の強誘電体キャパシタに比べて、上部電極と誘電体膜との界面近傍のＩｒ濃度が１桁以上低いことがわかる。
【０１２０】
図２１は、横軸にＰＺＴ中のＩｒ含有率をとり、縦軸に抵抗率をとって、Ｉｒ含有率と抵抗率との関係を調べた結果を例示した図である。ＰＺＴ中のＩｒ含有率が０．６ｍｏｌ％以下の場合は抵抗率が極めて大きく、ＰＺＴは絶縁性を示す。ＰＺＴ中のＩｒ含有率が０．８ｍｏｌ％の場合は抵抗率の測定は可能であるものの、抵抗率が大きすぎて電極として使用することはできない。
【０１２１】
Ｉｒ含有率が１．０ｍｏｌ％以上の場合は、抵抗率が極めて小さくなり、電極として使用することが可能になる。また、Ｉｒ含有率が２．０ｍｏｌ％以上になると、良好な導電性を示すようになる。この図２１から、導電性酸化物膜５２のＩｒ含有率は１ｍｏｌ％以上、より好ましくは２ｍｏｌ％以上とすればよいことがわかる。
【０１２２】
図２２は、横軸に印加電圧をとり、縦軸に分極反転電荷量Ｑswをとって、誘電体膜（ＰＺＴ膜）の膜厚が９０ｎｍ、１００ｎｍ及び１２０ｎｍのときの各実施例の強誘電体キャパシタの分極反転電荷量Ｑswと印加電圧Ｖとの関係（Ｑtv特性）を例示した図である。但し、これらの強誘電体キャパシタの導電性酸化物膜（ＰＺＴ（Ｉｒ）膜）の厚さはいずれも２０ｎｍである。
【０１２３】
また、図２３は、それらの強誘電体キャパシタの飽和電荷量Ｑｔを例示した図であり、図２４はそれらの強誘電体キャパシタのＶ50を例示した図である。
【０１２４】
なお、図２２〜図２４には、比較例として図１の構造を有する強誘電体キャパシタのＱtv特性、飽和電荷量Ｑｔ及びＶ50を併せて示している。この比較例の強誘電体キャパシタの誘電体膜（ＰＺＴ膜）の膜厚は１００ｎｍである。
【０１２５】
図２２からわかるように、実施例の強誘電体キャパシタでは誘電体膜（ＰＺＴ膜）の膜厚を変化させても分極反転電荷量Ｑswと印加電圧Ｖとの関係を示す曲線（Ｑtv特性）は殆ど変化しない。また、図２３からわかるように、実施例の強誘電体キャパシタでは、誘電体膜（ＰＺＴ）の膜厚に拘わらず飽和電荷量Ｑｔの値がほぼ一定である。更に、図２４からわかるように、実施例の強誘電体キャパシタでは、誘電体膜（ＰＺＴ膜）の厚さが薄くなるほどＶ50の値が小さくなる。これらのことから、実施例の強誘電体キャパシタは、比較例の強誘電体キャパシタに比べて、誘電体膜と上部電極との界面が大幅に改善されていることがわかる。
【０１２６】
また、実施例の強誘電体キャパシタでは、誘電体膜の膜厚を薄くしてもＱtv特性が殆ど変化しない。これにより、実施例の強誘電体キャパシタは、誘電体膜の膜厚を薄くしても所望の特性を得ることができることがわかる。更に、実施例の強誘電体キャパシタでは、強誘電体膜を薄膜化するのにともなってＶ50の値が小さくなる。これにより、実施例の強誘電体キャパシタは、誘電体膜の膜厚を薄くすることにより低い電圧で動作させることができることがわかる。
【０１２７】
図２５は、横軸に印加電圧をとり、縦軸に分極反転電荷量Ｑswをとって、導電性酸化物膜（ＰＺＴ（Ｉｒ）膜）の膜厚が１０ｎｍ、１５ｎｍ及び２０ｎｍのときの実施例の強誘電体キャパシタの分極反転電荷量Ｑswと印加電圧Ｖとの関係（Ｑtv特性）を例示した図である。但し、それらの強誘電体キャパシタの誘電体膜（ＰＺＴ膜）の膜厚はいずれも９０ｎｍである。
【０１２８】
また、図２６は、それらの強誘電体キャパシタの飽和電荷量Ｑｔを例示した図であり、図２７はそれらの強誘電体キャパシタのＶ50を例示した図である。
【０１２９】
なお、図２５〜図２７では、比較例として図１の構造を有する強誘電体キャパシタのＱtv特性、飽和電荷量Ｑｔ及びＶ50を併せて示している。比較例の強誘電体キャパシタの誘電体膜（ＰＺＴ膜）の膜厚は９０ｎｍである。
【０１３０】
図２５からわかるように、実施例の強誘電体キャパシタでは、導電性酸化物膜（ＰＺＴ（Ｉｒ）膜）の膜厚を変化させても、分極反転電荷量Ｑtvと印加電圧Ｖとの関係を示す曲線（Ｑtv特性）は殆ど変化しない。また、図２６，図２７からわかるように、実施例の強誘電体キャパシタでは、導電性酸化物膜（ＰＺＴ（Ｉｒ）膜）の膜厚に拘わらず、飽和電荷量Ｑｔ及びＶ50の値がほぼ一定である。これらのことから、実施例の強誘電体キャパシタでは、導電性酸化物膜の膜厚は強誘電体キャパシタの特性に大きな影響を与えていないことがわかる。
【０１３１】
図２８は横軸に印加電圧をとり、縦軸に分極反転電荷量Ｑswをとって、誘電体膜（ＰＺＴ膜）の膜厚を６０ｎｍから１００ｎｍまで変化させて実施例の各強誘電体キャパシタの分極反転電荷量Ｑswと印加電圧Ｖとの関係（Ｑtv特性）を例示した図である。但し、これらの強誘電体キャパシタの導電性酸化物膜（ＰＺＴ（Ｉｒ）膜）の厚さはいずれも１５ｎｍである。
【０１３２】
また、図２９は、それらの強誘電体キャパシタの飽和電荷量Ｑｔを例示した図であり、図３０はそれらの強誘電体キャパシタのＶ50を例示した図である。
【０１３３】
これらの図２８〜図３０から、実施例の強誘電体キャパシタでは、誘電体膜（ＰＺＴ膜）の膜厚を６０ｎｍまで薄くしても、分極反転電荷量Ｑsw、及び飽和電荷量Ｑｔは殆ど変化しないことがわかる。また、実施例の強誘電体キャパシタでは、誘電体膜（ＰＺＴ膜）の薄膜化にともなってＶ50の値が小さくなる。
【０１３４】
実施例の各強誘電体キャパシタでは、誘電体膜５０の上にペロブスカイト構造の導電性酸化物膜５２を形成している。これにより、上部電極５０と誘電体膜５０との間の界面が大幅に改善され、上部電極５０と誘電体膜５０との間に常誘電体層が殆ど発生しない。従って、誘電体膜５０の膜厚を薄くしても大きな飽和電荷量Ｑｔを得ることができ、強誘電体キャパシタの低電圧動作が可能になる。
【０１３５】
図３１は、横軸にストレスサイクルをとり、縦軸に分極反転電荷量Ｑswをとって、実施例の強誘電体キャパシタに対し９０℃の雰囲気中でデータの書き込み及び消去を繰り返し行うストレス試験を実施した結果を例示した図である。但し、実施例の誘電体キャパシタの誘電体膜（ＰＺＴ膜）の膜厚は９０ｎｍ、導電性酸化物膜（ＰＺＴ（Ｉｒ）膜）の膜厚は１５ｎｍである。また、ストレス試験中は強誘電体キャパシタに供給する電圧を５Ｖとし、分極反転電荷量Ｑswを測定するときには強誘電体キャパシタに供給する電圧を１．８Ｖとしている。
【０１３６】
また、比較例３として図１の構造を有する強誘電体キャパシタ、比較例４，５として図２の構造を有する強誘電体キャパシタを製造し、それらの強誘電体キャパシタに対してもストレス試験を実施した。比較例３の強誘電体キャパシタの誘電体膜（ＰＺＴ膜）の厚さは１２０ｎｍであり、比較例４の強誘電体キャパシタの誘電体膜の膜厚は１２０ｎｍ（９０ｎｍ＋３０ｎｍ）であり、比較例５の強誘電体キャパシタの膜厚は１４０ｎｍ（１３０ｎｍ＋１０ｎｍ）である。
【０１３７】
また、図３２は、実施例及び比較例１〜３の強誘電体キャパシタの疲労損失（Fatigue Loss）を例示した図である。疲労損失は、図３１のサイクル試験において、強誘電体キャパシタの分極反転電荷量Ｑswの初期値をＱsw1とし、１０10サイクル経過後の強誘電体キャパシタの分極反転電荷量をＱsw2としたときに、１００×（（Ｑsw1−Ｑsw2）／Ｑsw1）により算出される。この疲労損失の値が小さいほど劣化しにくいということができる。
【０１３８】
この図３１，図３２からわかるように、実施例の強誘電体キャパシタは、比較例３，４の強誘電体キャパシタに比べて耐疲労特性が良好である。実施例の強誘電体キャパシタは、誘電体膜（ＰＺＴ膜）の膜厚が９０ｎｍと薄いのにもかかわらず、誘電体膜の膜厚が１４０ｎｍの比較例５の強誘電体キャパシタとほぼ同等の耐疲労特性を有する。
【０１３９】
（第２の実施形態）
図３３は、第２の実施形態に係る半導体装置及びその製造方法を説明する図である。本実施形態は、スタック型ＦｅＲＡＭを例として説明する。
【０１４０】
まず、第１の実施形態と同様に、半導体基板（シリコン基板）１０に、素子分離膜１２及びウェル１４を形成し、トランジスタ２６のソース／ドレイン２２、ゲート絶縁膜１６、ゲート電極１８を形成する。また、ゲート電極１８の側方にサイドウォール２０を形成し、ゲート電極１８の上にシリサイド膜２４ａを形成し、ソース／ドレイン２２の表面にシリサイド膜２４ｂを形成する。なお、本実施形態では、第１の実施形態と異なり、１つのウェル１４に２つのトランジスタ２６を形成する。
【０１４１】
次に、半導体基板１０の上側全面に絶縁膜２８及び層間絶縁膜３０を順次形成した後、層間絶縁膜３０の上面からシリサイド膜２４ｂに到達するコンタクトホール３２を形成する。その後、密着層３４を形成し、コンタクトホール３２内にＷ（タングステン）等の高融点金属を埋めて導電プラグ３６を形成する。
【０１４２】
次に、プラズマＣＶＤ法により、半導体基板１０の上側全面にＳｉＮＯ膜１００を例えば１３０ｎｍの厚さに形成し、更にその上にＳｉＯ2膜１０２を３００ｎｍの厚さに形成して、２層構造の層間絶縁膜１０４とする。
【０１４３】
その後、層間絶縁膜１０４の上面から導電プラグ３６に到達するコンタクトホール１０６を形成した後、コンタクトホール１０６の壁面を密着層１０８で覆う。密着層１０８は、例えば厚さが３０ｎｍのＴｉ膜と厚さが２０ｎｍのＴｉＮ膜との２層構造とする。そして、コンタクトホール１０６内にＷ（タングステン）等の高融点金属を埋め込んで、導電プラグ１１０とする。
【０１４４】
次に、例えばスパッタリング法により、半導体基板１０の上側全面にＴｉ膜を１００ｎｍ〜３００ｎｍの厚さに形成する。その後、半導体基板１０を、窒素雰囲気中で例えば６５０℃の温度で６０秒間熱処理（ＲＴＡ）する。この熱処理により、Ｔｉ膜がＴｉＮ膜となる。このＴｉＮ膜を、下地膜１１４とする。
【０１４５】
次に、ＣＭＰ法により、下地膜１１４の表面を研磨して、膜厚を５０ｎｍ〜１００ｎｍとする。その後、下地膜１１４の表面をプラズマ処理する。すなわち、例えばＮＨ3ガスを用いて発生させたプラズマ雰囲気に下地膜１１４の表面を暴露する。
【０１４６】
次に、下地膜１１４の上に、例えばスパッタリング法によりＴｉ膜を２０ｎｍの厚さに形成する。本実施形態では、プラズマ処理された下地膜１１４の上にＴｉ膜を形成するため、膜質が良好なＴｉ膜が得られる。
【０１４７】
次に、窒素雰囲気中で例えば６５０℃の温度で６０秒間熱処理（ＲＴＡ）を行い、Ｔｉ膜を（１１１）配向のＴｉＮ膜に変化させて、密着層１１６とする。
【０１４８】
次に、密着層１１６の上に、例えば反応性スパッタリング法によりＴｉＡｌＮ膜を１００ｎｍ程度の厚さに形成し、酸素バリア膜（酸素拡散防止膜）１１８とする。この酸素バリア膜１１８は、導体プラグ１１０の上面の酸化を防止するためのものである。
【０１４９】
次に、酸素バリア層１１８の上に、例えばスパッタリング法によりＩｒ等の貴金属からなる貴金属膜（導電膜）４４ａを１００ｎｍ程度の厚さに形成する。その後、例えばアルゴン雰囲気中で６５０℃の温度で６０秒間熱処理（ＲＴＡ）を行う。この熱処理は、貴金属膜４４ａ中に貴金属の結晶粒を均一のサイズに成長させるためのものである。
【０１５０】
次に、例えばスパッタリング法により貴金属膜４４ａの上にＩｒＯｘ（酸化イリジウム）を２５ｎｍの厚さに堆積させて、非晶質（アモルファス）の貴金属酸化膜を形成する。この貴金属酸化膜は、後工程において還元されて貴金属膜４６ａとなるものである。
【０１５１】
次に、貴金属酸化膜の上に、例えばＭＯＣＶＤ法により、ＰＺＴ等の強誘電体材料からなる誘電体膜５０ａを形成する。誘電体膜５０ａの厚さは３０ｎｍ〜１５０ｎｍとすることが好ましく、５０ｎｍ〜１２０ｎｍとすることがより一層好ましい。
【０１５２】
次に、例えばスパッタリング法により、誘電体膜５０ａの上に導電性酸化物膜５２を形成する。この導電性酸化物膜５２は、第１の実施形態と同様に、例えばＩｒ又はＲｕ等の導電材料を添加した強誘電体材料のターゲットを用いた高周波スパッタリング法により形成することができる。
【０１５３】
次に、酸素を含む雰囲気中で半導体基板１０を熱処理（ＲＴＡ）する。この熱処理は、誘電体膜の結晶性をさらに向上させ、非晶質の導電性酸化物膜５２を誘電体膜５０ａの上に引き続き結晶化させるために行う。この熱処理において、導電性酸化物膜５２の結晶は誘電体膜５０ａの結晶粒から成長する。また、この導電性酸化物膜５２により誘電体膜５０ａと導電膜５６との間の金属元素の相互拡散が抑制される。
【０１５４】
次に、例えばスパッタリング法により、導電性酸化物膜５２の上に導電膜５６を２０ｎｍ〜５０ｎｍの厚さに形成する。その後、スパッタリング法等により、導電膜５６の上に導電膜５８を７５ｎｍ〜２００ｎｍの厚さに形成する。これらの導電膜５６，５８は例えばＩｒＯｘにより形成する。
【０１５５】
次に、導電膜５８の上に、例えばスパッタリング法によりＩｒ膜を５０ｎｍ程度の厚さに形成して、水素バリア膜１２０とする。なお、水素バリア膜１２０は導電性を有し且つ水素を通しにくい性質を有するものであればよく、例えばＳｒＲｕＯ3等により形成してもよい。
【０１５６】
次に、例えばスパッタリング法により、水素バリア膜１２０の上にＴｉＮ膜を形成して第１の保護膜（図示せず）とする。なお、第１の保護膜は、ＴｉＡｌＮ膜、Ｔａ膜，ＡｌＮ膜、ＴａＮ膜、又はそれらを積層した膜により形成してもよい。
【０１５７】
次に、例えばプラズマＴＥＯＳＣＶＤ法により、第１の保護膜の上に第２の保護膜（図示せず）を形成する。その後、第２の保護膜の上にフォトレジスト膜を形成し、露光工程及び現像工程を実施して、所定の領域のみにフォトレジスト膜を残す。そして、このフォトレジスト膜をマスクとして第２の保護膜をエッチングする。その後、フォトレジスト膜を除去した後、第２の保護膜をマスクとして第１の保護膜をエッチングする。このようにして、第１の保護膜及び第２の保護膜の２層構造を有するハードマスクが得られる。
【０１５８】
次に、例えばプラズマエッチングにより、ハードマスクに覆われていない部分の水素バリア膜１２０、導電膜５８、導電膜５６、導電性酸化物膜５２、誘電体膜５０ａ、貴金属膜４６ｃ及び導電膜４４ａを順次エッチングする。エッチングガスとしては、例えばＨＢｒガス、Ｏ2ガス、Ａｒガス及びＣ4Ｆ8ガスを混合した混合ガスを使用する。
【０１５９】
エッチング後に残存する導電膜４４ａと貴金属膜４６ｃとが下部電極４８ａとなる。また、導電性酸化物膜５２と導電膜５６と導電膜５８と水素バリア膜１２０とが上部電極６０ａとなる。更に、下部電極４８ａと誘電体膜５０ａと上部電極６０ａとにより、強誘電体キャパシタ６２ａが形成される。
【０１６０】
次に、ドライエッチング又はウェットエッチングにより第２の保護膜を除去する。その後、例えばドライエッチングにより、酸化バリア膜１１８、密着層１１６及び下地膜１１４をエッチングする。このとき、第１の保護膜もエッチング除去される。このエッチングには、例えばダウンフロー型プラズマエッチング装置を使用し、チャンバ内にはＣＦ4ガス（５％）とＯ2ガス（９５％）とを供給する。また、プラズマエッチング装置の上部電極には例えば周波数が２．４５ＧＨｚで１４００Ｗの高周波電力を供給し、基板温度は２００℃とする。
【０１６１】
次に、半導体基板１０の上側全面に、例えばスパッタリング法により酸化アルミニウムを堆積させて、保護膜１２２を形成する。この保護膜１２２は水素や水分により誘電体膜５０ａが還元されるのを防止するためのものである。
【０１６２】
次に、酸素を含有する雰囲気中で５００℃〜７００℃の温度で３０分〜１２０分間熱処理する。この熱処理は、スパッタリングにより損傷した誘電体膜５０ａのダメージを回復させて強誘電体キャパシタ６２ａの電気的特性を向上させるためのものである。
【０１６３】
次に、保護膜１２２の上に酸化アルミニウム膜１２４を形成し、その後酸素又はオゾンを含む雰囲気中で熱処理する。そして、例えばプラズマＴＥＯＳＣＶＤ法により、半導体基板１０の上側全面にシリコン酸化膜を１．５μｍ程度の厚さに形成して、層間絶縁膜６８とする。
【０１６４】
その後、ＣＭＰ法により層間絶縁膜６８の表面を平坦化した後、例えばＮ2Ｏガス又はＮ2ガスを用いて発生させたプラズマ雰囲気中で３５０℃の温度で熱処理を行う。
【０１６５】
次に、例えばスパッタリング法又はＣＶＤ法により、層間絶縁膜６８の上に保護膜７０を形成する。この保護膜７０は例えば酸化アルミニウムにより形成し、その厚さは例えば２０ｎｍ〜１００ｎｍとする。
【０１６６】
次に、例えばプラズマＴＥＯＳＣＶＤ法により、保護膜７０の上に厚さが８００ｎｍ〜１μｍのシリコン酸化膜を形成し、層間絶縁膜７２とする。その後、ＣＭＰ法により層間絶縁膜７２の表面を研磨して平坦化する。
【０１６７】
次に、フォトリソグラフィ法及びエッチング法を使用して、層間絶縁膜７２の上面から導体プラグ３６に到達するコンタクトホール１２６ａと、層間絶縁膜７２の上面から上部電極６０ａに到達するコンタクトホール１２６ｂとを形成する。そして、コンタクトホール１２６ａ，１２６ｂの壁面をＴｉＮ等の密着層１２８で覆った後、コンタクトホール１２６ａ，１２６ｂ内にＷ（タングステン）等の高融点金属を充填して、導電プラグ１３０ａ，１３０ｂを形成する。
【０１６８】
次に、例えばスパッタリング法により膜厚が５０ｎｍのＴｉＮ膜８２、膜厚が５５０ｎｍのＡｌＣｕ合金膜８４、膜厚が５ｎｍのＴｉ膜８６及び膜厚が５０ｎｍのＴｉＮ膜８８を順次形成する。その後、フォトリソグラフィ工程及びエッチング工程を実施してＴｉＮ膜８２、ＡｌＣｕ合金膜８４、Ｔｉ膜８６及びＴｉＮ膜８８をパターニングし、配線９０を形成する。このようにして、本実施形態に係る半導体装置が完成する。
【０１６９】
本実施形態においても、第１の実施形態と同様に、誘電体膜５０ａの上に、金属元素を添加して導電性を付与した誘電体材料により導電性酸化物膜５２を形成している。これにより、上部電極６０ａと誘電体膜５０ａとの界面に常誘電体層が発生することが抑制される。その結果、誘電体膜５０ａの膜厚を薄くしても所望の特性を得ることができるとともに、従来に比べてより一層の低電圧動作が可能になる。
【０１７０】
（その他の実施形態）
上述の第１及び第２の実施形態では、密着層７８，１２８としてＴｉＮ膜を用いる場合を例に説明したが、密着層７８，１２８はＴｉＮ膜に限定されるものではない。例えば、密着層７８，１２８として、ＴａＮ膜、ＣｒＮ膜、ＨｆＮ膜、ＺｒＮ膜、ＴｉＡｌＮ膜、ＴａＡｌＮ膜、ＴｉＳｉＮ膜、ＴａＳｉＮ膜、ＣｒＡｌＮ膜、ＨｆＡｌＮ膜、ＺｒＡｌＮ膜、ＴｉＯＮ膜、ＴａＯＮ膜、ＣｒＯＮ膜、ＨｆＯＮ膜等を用いてもよい。
【０１７１】
また、密着層７８，１２８として、ＺｒＯＮ膜、ＴｉＡｌＯＮ膜、ＴａＡｌＯＮ膜、ＣｒＡｌＯＮ膜、ＨｆＡｌＯＮ膜、ＺｒＡｌＯＮ膜、ＴｉＳｉＯＮ膜、ＴａＳｉＯＮ膜、Ｉｒ膜、Ｒｕ膜、ＩｒＯｘ膜、ＲｕＯｘ膜等を用いてもよい。
【０１７２】
更に、Ｔｉ膜とＴｉＮ膜とを順次積層することにより形成された積層膜を密着層７８，１２８として用いてもよい。更にまた、Ｔｉ膜とＴａＮ膜とを順次積層することにより形成された積層膜を密着層７８，１２８として用いてもよい。更にまた、Ｔａ膜とＴｉＮ膜とを順次積層することにより形成された積層膜を密着層７８，１２８として用いてもよい。更にまた、Ｔａ膜とＴａＮ膜とを順次積層することにより形成された積層膜を密着層７８，１２８として用いてもよい。
【０１７３】
上述の第１及び第２の実施形態では、導電膜５６として酸化イリジウム膜を用いる場合を例に説明したが、導電膜５６は酸化イリジウム膜に限定されるものではない。例えば、Ｒｕ、Ｒｈ、Ｒｅ、Ｏｓ又はＰｄの酸化物である導電性酸化物膜を導電膜５６の材料として用いてもよい。また、ＳｒＲｕＯ3等の導電性酸化物膜を導電膜５６の材料として用いてもよい。更に、これらの積層膜を導電膜５６として用いてもよい。更にまた、これら導電性酸化物膜と貴金属膜との積層膜を導電膜５６として用いてもよい。
【０１７４】
上述の第１及び第２の実施形態では、導電膜５８として酸化イリジウム膜を用いる場合を例に説明したが、導電膜５８は酸化イリジウム膜に限定されるものではない。例えば、Ｒｕ、Ｒｈ、Ｒｅ、Ｏｓ又はＰｄの酸化物である導電性酸化物膜を導電膜５８の材料として用いてもよい。また、ＳｒＲｕＯ3等の導電性酸化物膜を導電膜５８の材料として用いてもよい。更に、これらの積層膜を導電膜５８として用いてもよい。更にまた、これら導電性酸化物膜と貴金属膜との積層膜を導電膜５８として用いてもよい。
【０１７５】
以上の実施形態に関し、更に以下の付記を開示する。
【０１７６】
（付記１）半導体基板と、
前記半導体基板の上方に形成され、下部電極、強誘電体膜及び上部電極を有するキャパシタとを有し、
前記強誘電体膜と前記上部電極との間に、前記強誘電体膜と同じ構造を有し導電性が付与された強誘電体材料を含む導電性酸化物膜を備えることを特徴とする半導体装置。
【０１７７】
（付記２）前記導電性酸化物膜が、ペロブスカイト又はビスマス層状結晶構造を有することを特徴とする付記１に記載の半導体装置。
【０１７８】
（付記３）前記導電性酸化物膜には、導電性を付与する導電材料として、イリジウム及びルテニウムの少なくとも一方が含まれていることを特徴とする付記１又は２に記載の半導体装置。
【０１７９】
（付記４）前記導電性酸化物膜中の導電材料の含有率が、１ｍｏｌ％以上、４ｍｏｌ％以下であることを特徴とする付記１乃至３のいずれか１項に記載の半導体装置。
【０１８０】
（付記５）前記導電性酸化物膜の膜厚が、０．１ｎｍ以上、５０ｎｍ以下であることを特徴とする付記１乃至４のいずれか１項に記載の半導体装置。
【０１８１】
（付記６）更に、前記導電性酸化物膜の上に導電性酸化物により形成された導電膜を備えることを特徴とする付記１乃至５のいずれか１項に記載の半導体装置。
【０１８２】
（付記７）前記誘電体膜が、前記導電性酸化物膜と同一の強誘電体材料により形成されていることを特徴とする付記１乃至６のいずれか１項に記載の半導体装置。
【０１８３】
（付記８）半導体基板の上方に下部電極膜を形成する工程と、
強誘電体材料により前記下部電極膜の上に誘電体膜を形成する工程と、
前記誘電体膜を結晶化処理する工程と、
導電材料を添加して導電性を付与した強誘電体材料により前記誘電体膜の上に導電性酸化物膜を形成する工程と
を有することを特徴とする半導体装置の製造方法。
【０１８４】
（付記９）前記導電性酸化物膜を形成する強誘電体材料が、ＰＺＴ、ＰＬＺＴ、ＣＳＰＬＺＴ、ＢＳＴ、ＢＬＴ及びＢＦＯのいずれかであることを特徴とする付記８に記載の半導体装置の製造方法。
【０１８５】
（付記１０）前記導電材料が、イリジウム及びルテニウムの少なくとも一方であることを特徴とする付記８又は９に記載の半導体装置の製造方法。
【０１８６】
（付記１１）前記導電性酸化物膜を形成する強誘電体材料中の前記導電材料の含有率が、１ｍｏｌ％以上、４ｍｏｌ％以下であることを特徴とする付記８乃至１０のいずれか１項に記載の半導体装置の製造方法。
【０１８７】
（付記１２）前記誘電体膜を形成する強誘電体材料と前記導電性酸化物膜を形成する強誘電体材料とが同じであることを特徴とする付記８乃至１１のいずれか１項に記載の半導体装置の製造方法。
【０１８８】
（付記１３）前記導電性酸化物膜の膜厚が、０．１ｎｍ以上、５０ｎｍ以下であることを特徴とする付記８乃至１２のいずれか１項に記載の半導体装置の製造方法。
【０１８９】
（付記１４）更に、前記導電性酸化物膜の上に導電性酸化物により第１の導電膜を形成する工程と、
前記第１の導電膜の上に導電性酸化物により第２の導電膜を形成する工程とを有することを特徴とする付記８に記載の半導体装置の製造方法。
【０１９０】
（付記１５）前記第１の導電膜を形成する工程と前記第２の導電膜を形成する工程との間に、前記導電性酸化物膜を結晶化する工程を有することを特徴とする付記１４に記載の半導体装置の製造方法。
【０１９１】
（付記１６）前記第１の導電膜を形成する導電性酸化物の酸化割合は、前記第２の導電膜を形成する導電性酸化物の酸化割合よりも低いことを特徴とする付記１４に記載の半導体装置の製造方法。
【０１９２】
（付記１７）前記第１の導電膜はイリジウム酸化膜であることを特徴とする付記１４に記載の半導体装置の製造方法。
【０１９３】
（付記１８）前記導電性酸化物膜は、前記誘電体膜の上にアモルファス誘電体膜を形成し、前記アモルファス誘電体膜上に前記導電材料を含む酸化膜を形成し、該酸化膜から前記アモルファス誘電体膜に前記導電材料を拡散させて形成することを特徴とする付記８に記載の半導体装置の製造方法。
【０１９４】
（付記１９）前記導電材料を含む酸化膜の成膜時の温度を２００℃以上とすることを特徴とする付記１８に記載の半導体装置の製造方法。
【０１９５】
（付記２０）前記第２の導電膜の上に、Ａｒ雰囲気中で貴金属をスパッタリングして導電性貴金属膜を形成する工程を有することを特徴とする付記１４に記載の半導体装置の製造方法。
【符号の説明】
【０１９６】
１０…半導体基板、１２…素子分離膜、１４…ウェル、１６…ゲート絶縁膜、１８…ゲート電極、２０…サイドウォール、２２…ソース／ドレイン、２４ａ，２４ｂ…シリサイド膜、２６…トランジスタ、２８…絶縁膜、３０…層間絶縁膜、３２…コンタクトホール、３４…密着層、３６…導電プラグ、３８…ＳｉＮ膜、４０…ＳｉＯ2膜、４２…層間絶縁膜、４３…密着層、４４…導電膜、４５…貴金属酸化膜、４６，４６ａ…貴金属膜、４８，４８ａ…下部電極、５０，５０ａ…誘電体膜、５２…導電性酸化物膜、５６，５８…導電膜、６０，６０ａ…上部電極、６２，６２ａ…強誘電体キャパシタ、６４，６６…保護膜、６８…層間絶縁膜、７０…保護膜、７２…層間絶縁膜、７４ａ，７４ｂ，７６…コンタクトホール、７８…密着層、８０ａ，８０ｂ，８０ｃ…導電プラグ、８２…ＴｉＮ膜、８４…ＡｌＣｕ合金膜、８６…Ｔｉ膜、８８…ＴｉＮ膜、９０…配線、９２…保護膜、９４，９６，９８…フォトレジスト膜、１００…ＳｉＯＮ膜、１０２…ＳｉＯ2膜、１０４…層間絶縁膜、１０６…コンタクトホール、１０８…密着層、１１０…導電プラグ、１１４…下地膜、１１６…密着層、１１８…酸素バリア膜、１２０…水素バリア膜、１２４…酸化アルミニウム膜、１２２…保護膜、１２６ａ，１２６ｂ…コンタクトホール、１２８…密着層、１３０ａ，１３０ｂ…導電プラグ、２１０…強誘電体キャパシタ、２１１…下部電極膜、２１２…誘電体膜、２１３…第１の上部電極膜、２１４…第２の上部電極膜、２１８…常誘電体層、２２０…強誘電体キャパシタ、２２１…下部電極膜、２２２…第１の誘電体膜、２２３…第２の誘電体膜、２２４…第１の上部電極膜、２２５…第２の上部電極膜、２２８…常誘電体層。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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