(57)【要約】【課題】半導体装置の特性を向上させる。【解決手段】本発明の半導体装置は、面方位が（１１０）のシリコン基板１と、ｐＭＩＳ領域１Ｂに形成されたｐチャネル型電界効果トランジスタを有する。このｐチャネル型電界効果トランジスタは、ゲート絶縁膜３を介して配置されたゲート電極ＧＥ２と、ゲート電極の両側のシリコン基板１中に設けられた溝ｇ２の内部に配置され、Ｓｉより格子定数が大きいＳｉＧｅよりなるソース・ドレイン領域と、を有する。上記溝ｇ２は、ゲート電極側に位置する側壁部において、面方位が（１００）の第１の斜面と、第１の斜面と交差する面方位が（１００）の第２の斜面と、を有する。上記構成によれば、基板の表面（１１０）面と（１００）面とのなす角は４５°となり、比較的鋭角に第１斜面が形成されるため、効果的にｐチャネル型のＭＩＳＦＥＴのチャネル領域に圧縮歪みを印加することができる。【選択図】図１１
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【特許請求の範囲】
【請求項１】
（ａ）面方位が（１１０）であり、第１半導体よりなる基板と、
（ｂ）前記基板の第１領域に形成されたｐチャネル型電界効果トランジスタであって、
（ｂ１）前記第１領域上にゲート絶縁膜を介して配置されたゲート電極と、
（ｂ２）前記ゲート電極の両側の前記基板中に設けられた溝の内部に配置され、前記第１半導体より格子定数が大きい第２半導体よりなるソース・ドレイン領域と、
を有するｐチャネル型電界効果トランジスタと、を有し、
前記溝は、前記ゲート電極側に位置する側壁部において、面方位が（１００）の第１の斜面と、前記第１の斜面と交差する面方位が（１００）の第２の斜面と、を有することを特徴とする半導体装置。
【請求項２】
前記ソース・ドレイン領域の前記第２半導体は、前記第１の斜面および前記第２の斜面からエピタキシャル成長した領域を有することを特徴とする請求項１記載の半導体装置。
【請求項３】
前記第１半導体は、シリコン（Ｓｉ）であり、前記第２半導体は、シリコンゲルマニウム（ＳｉＧｅ）であることを特徴とする請求項１記載の半導体装置。
【請求項４】
前記第１半導体は、シリコン（Ｓｉ）であり、前記第２半導体は、シリコンゲルマニウム（ＳｉＧｅ）であり、
前記シリコンゲルマニウムのゲルマニウム濃度は２５原子％以上である請求項１記載の半導体装置。
【請求項５】
前記第１半導体は、シリコン（Ｓｉ）であり、前記第２半導体は、シリコンゲルマニウム（ＳｉＧｅ）であり、
前記ソース・ドレイン領域において、前記溝の側壁部における前記シリコンゲルマニウムのゲルマニウム濃度が、他の領域のゲルマニウム濃度より低いことを特徴とする請求項１記載の半導体装置。
【請求項６】
前記第２半導体よりなるソース・ドレイン領域の上面は、前記ゲート絶縁膜の上面より低い位置に形成されることを特徴とする請求項１記載の半導体装置。
【請求項７】
前記第２半導体よりなるソース・ドレイン領域上には、前記第１半導体と金属との化合物層が形成されていることを特徴とする請求項１記載の半導体装置。
【請求項８】
前記第１半導体はシリコンであり、前記化合物層は金属シリサイド層であることを特徴とする請求項７記載の半導体装置。
【請求項９】
前記ソース・ドレイン領域の上方には、圧縮応力膜が配置されていることを特徴とする請求項６記載の半導体装置。
【請求項１０】
前記溝は、前記基板をドライエッチングした後、前記基板を異方的にウエットエッチングすることにより形成されたものであることを特徴とする請求項１記載の半導体装置。
【請求項１１】
前記ゲート電極の両側には側壁膜が配置され、
前記第１の斜面および第２の斜面は、前記側壁膜の下方に位置することを特徴とする請求項１記載の半導体装置。
【請求項１２】
前記ゲート電極の両側の基板中であって、前記側壁膜の下方には、前記ソース・ドレイン領域よりも低濃度のｐ型の半導体領域が配置されていることを特徴とする請求項１１記載の半導体装置。
【請求項１３】
前記基板の第２領域に形成され、第１半導体よりなるソース・ドレイン領域を有するｎチャネル型電界効果トランジスタを有することを特徴とする請求項１記載の半導体装置。
【請求項１４】
前記ｎチャネル型電界効果トランジスタは、
前記第２領域上に配置された高誘電率絶縁膜よりなる第２ゲート絶縁膜と、
前記第２ゲート絶縁膜上に配置された金属または金属化合物よりなる第２ゲート電極と、を有することを特徴とする請求項１３記載の半導体装置。
【請求項１５】
前記基板の第２領域に形成され、前記第１半導体より格子定数が小さい第３半導体よりなるソース・ドレイン領域を有するｎチャネル型電界効果トランジスタを有することを特徴とする請求項１記載の半導体装置。
【請求項１６】
前記第１半導体は、シリコン（Ｓｉ）であり、前記第２半導体は、シリコンゲルマニウム（ＳｉＧｅ）であり、前記第３半導体は、炭化シリコン（ＳｉＣ）であることを特徴とする請求項１５記載の半導体装置。
【請求項１７】
前記ｎチャネル型電界効果トランジスタの前記第１半導体よりなるソース・ドレイン領域の上方には、引張応力膜が配置されていることを特徴とする請求項１３記載の半導体装置。
【請求項１８】
（ａ）面方位が（１１０）である第１領域と、面方位が（１００）である第２領域とを有する第１半導体よりなる基板と、
（ｂ）前記基板の前記第１領域に形成されたｐチャネル型電界効果トランジスタであって、
（ｂ１）前記第１領域上に第１ゲート絶縁膜を介して配置された第１ゲート電極と、
（ｂ２）前記第１ゲート電極の両側の前記基板中に設けられた溝の内部に配置され、前記第１半導体より格子定数が大きい第２半導体よりなる第１ソース・ドレイン領域と、
を有するｐチャネル型電界効果トランジスタと、
（ｃ）前記基板の前記第２領域に形成されたｎチャネル型電界効果トランジスタであって、
（ｃ１）前記第２領域上に第２ゲート絶縁膜を介して配置された第２ゲート電極と、
（ｃ２）前記第２ゲート電極の両側の前記基板中に設けられ、前記第１半導体よりなる第２ソース・ドレイン領域と、
を有するｎチャネル型電界効果トランジスタと、を有し、
前記溝は、前記第１ゲート電極側に位置する側壁部において、面方位が（１００）の第１の斜面と、前記第１の斜面と交差する面方位が（１００）の第２の斜面と、を有することを特徴とする半導体装置。
【請求項１９】
（ａ）面方位が（１１０）である第１領域を少なくとも有し、第１半導体よりなる基板を準備する工程と、
（ｂ）前記基板の第１領域上に第１ゲート絶縁膜を介して第１ゲート電極を形成する工程と、
（ｃ）前記第１ゲート電極の両側に側壁膜を形成する工程と、
（ｄ）前記側壁膜をマスクとして前記第１ゲート電極の両側の前記基板をドライエッチングすることにより、前記第１ゲート電極の両側の前記基板中に第１溝を形成する工程と、
（ｅ）前記第１溝に対し異方的なウエットエッチングを施すことにより、前記第１ゲート電極側に位置する側壁部において、面方位が（１００）の第１の斜面と前記第１の斜面と交差する面方位が（１００）の第２の斜面とを有する第２溝を形成する工程と、
（ｆ）前記第１半導体より格子定数が大きい第２半導体を前記第１の斜面および前記第２の斜面からエピタキシャル成長させることにより、前記第２溝内に前記第２半導体よりなる半導体領域を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項２０】
前記第１半導体は、シリコン（Ｓｉ）であり、前記異方的なウエットエッチングは、水酸化テトラメチルアンモニウムを含有する液を用いて行われることを特徴とする請求項１９記載の半導体装置の製造方法。
【請求項２１】
前記（ｅ）工程は、
前記（ｄ）工程の後に行われる、前記第１溝の底面および側面にイオンを打ち込む工程の後に、行なわれることを特徴とする請求項１９記載の半導体装置の製造方法。
【請求項２２】
前記基板は、面方位が（１００）である第２領域を有し、
前記第２領域に、ｎチャネル型電界効果トランジスタを形成する工程を有することを特徴とする請求項１９記載の半導体装置の製造方法。
【請求項２３】
前記ｎチャネル型ＭＩＳＦＥＴを形成する工程は、
前記基板の前記第２領域上に第２ゲート絶縁膜を介して第２ゲート電極を形成する工程と、
前記第２ゲート電極の両側に、前記第１半導体よりなるソース・ドレイン領域を形成する工程と、
を有することを特徴とする請求項２２記載の半導体装置の製造方法。
【請求項２４】
前記第１半導体は、シリコン（Ｓｉ）であり、前記第２半導体は、シリコンゲルマニウム（ＳｉＧｅ）であり、
前記（ｆ）工程の前記エピタキシャル成長は、シラン系ガスとゲルマン系ガスを原料ガスとして行われ、シラン系ガスの供給量に対するゲルマン系ガスの供給量の割合を、前記エピタキシャル成長において、増加させながら行われることを特徴とする請求項１９記載の半導体装置の製造方法。
【請求項２５】
面方位が（１１０）面である面の法線方向と等価な方向となる＜１１０＞方向が前記ｐチャネル型電界効果トランジスタのチャネルの方向となる請求項１記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置および半導体装置の製造方法に関し、特に、ＭＩＳＦＥＴを有する半導体装置に適用して有効な技術に関する。
【背景技術】
【０００２】
現在、トランジスタを微細化させ、その性能向上を図ることが幅広く行われている。しかしながら、微細化のみによるトランジスタの性能の向上は、対性能比で見た場合のコストの上昇といった問題がある。
【０００３】
そこで、微細化のみによるトランジスタの性能向上ばかりでなく、応力を制御してトランジスタの性能を向上させる手法が現れてきている。
【０００４】
応力膜を用いてトランジスタの性能向上を図る手法の一つとして、例えば、Ｓｉ基板上に形成されたｐチャネル型ＭＩＳＦＥＴのソース・ドレイン領域にＳｉＧｅを適用して性能向上を図る技術が検討されている。かかる技術は、例えば、下記特許文献１および２に開示されている。
【０００５】
また、ｐチャネル型ＭＩＳＦＥＴ上に圧縮応力膜を形成し、ｎチャネル型ＭＩＳＦＥＴ上に引張応力膜を形成し、両方のＭＩＳＦＥＴのチャネルに応力を印加して性能向上を図る、いわゆるＤＳＬ（Dual Stress Liner）と呼ばれる技術が検討されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００９−２６７９５号公報
【特許文献２】特開２００８−７８３４７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明者は、Ｓｉ基板上に形成されたｐチャネル型ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor、電界効果トランジスタ）のソース・ドレイン領域にＳｉＧｅを適用することにより、トランジスタ性能の向上を図ることを検討している。
【０００８】
しかしながら、追って詳細に説明するように、ｐチャネル型ＭＩＳＦＥＴの製造において、面方位が（１００）の基板を用い、そのソース・ドレイン形成予定領域に溝を形成した場合、その側壁に（１１１）面が露出する。かかる面は、（１００）面とのなす角が比較的大きい。その結果、溝内部にＳｉＧｅをエピタキシャル成長させ、ソース・ドレイン領域を形成しても、チャネルに加わる応力が小さくなってしまう。
【０００９】
よって、より効果的にチャネルに応力を与えるべく、装置構造の改良や、その装置構成を実現するための製造方法の検討が望まれる。
【００１０】
そこで、本発明の目的は、半導体装置の特性を向上させることができる技術を提供することにある。
【００１１】
また、本発明の他の目的は、半導体装置の特性を向上させることができる半導体装置の製造方法を提供することにある。
【００１２】
本発明の上記目的およびその他の目的と新規な特徴は、本願明細書の記載および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１３】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１４】
本願において開示される発明のうち、代表的な実施の形態に示される半導体装置は、（ａ）面方位が（１１０）であり、第１半導体よりなる基板と、（ｂ）基板の第１領域に形成されたｐチャネル型電界効果トランジスタを有する。このｐチャネル型電界効果トランジスタは、（ｂ１）第１領域上にゲート絶縁膜を介して配置されたゲート電極と、（ｂ２）ゲート電極の両側の基板中に設けられた溝の内部に配置され、第１半導体より格子定数が大きい第２半導体よりなるソース・ドレイン領域と、を有する。上記溝は、ゲート電極側に位置する側壁部において、面方位が（１００）の第１の斜面と、第１の斜面と交差する面方位が（１００）の第２の斜面と、を有する。
【００１５】
本願において開示される発明のうち、代表的な実施の形態に示される半導体装置は、（ａ）面方位が（１１０）である第１領域と、面方位が（１００）である第２領域とを有する第１半導体よりなる基板と、（ｂ）基板の第１領域に形成されたｐチャネル型電界効果トランジスタと、（ｃ）基板の第２領域に形成されたｎチャネル型電界効果トランジスタと、を有する。（ｂ）のｐチャネル型電界効果トランジスタは、（ｂ１）第１領域上に第１ゲート絶縁膜を介して配置された第１ゲート電極と、（ｂ２）第１ゲート電極の両側の基板中に設けられた溝の内部に配置され、第１半導体より格子定数が大きい第２半導体よりなる第１ソース・ドレイン領域と、を有する。（ｃ）のｎチャネル型電界効果トランジスタは、（ｃ１）第２領域上に第２ゲート絶縁膜を介して配置された第２ゲート電極と、（ｃ２）第２ゲート電極の両側の基板中に設けられ、第１半導体よりなる第２ソース・ドレイン領域と、を有する。上記溝は、第１ゲート電極側に位置する側壁部において、面方位が（１００）の第１の斜面と、第１の斜面と交差する面方位が（１００）の第２の斜面と、を有する。
【００１６】
本願において開示される発明のうち、代表的な実施の形態に示される半導体装置の製造方法は、（ａ）面方位が（１１０）である第１領域を少なくとも有し、第１半導体よりなる基板を準備する工程と、（ｂ）基板の第１領域上に第１ゲート絶縁膜を介して第１ゲート電極を形成する工程と、を有する。さらに、（ｃ）第１ゲート電極の両側に側壁膜を形成する工程と、（ｄ）側壁膜をマスクとして第１ゲート電極の両側の基板をドライエッチングすることにより、第１ゲート電極の両側の基板中に第１溝を形成する工程と、を有する。さらに、（ｅ）第１溝に対し異方的なウエットエッチングを施すことにより、第１ゲート電極側に位置する側壁部において、面方位が（１００）の第１の斜面と第１の斜面と交差する面方位が（１００）の第２の斜面とを有する第２溝を形成する工程、を有する。さらに、（ｆ）第１半導体より格子定数が大きい第２半導体を第１の斜面および第２の斜面からエピタキシャル成長させることにより、第２溝内に第２半導体よりなる半導体領域を形成する工程、を有する。
【発明の効果】
【００１７】
本願において開示される発明のうち、以下に示す代表的な実施の形態に示される半導体装置によれば、半導体装置の特性を向上させることができる。
【００１８】
また、本願において開示される発明のうち、以下に示す代表的な実施の形態に示される半導体装置の製造方法によれば、特性の良好な半導体装置を製造することができる。
【図面の簡単な説明】
【００１９】
【図１】実施の形態１の半導体装置の製造工程を示す要部断面図である。
【図２】実施の形態１の半導体装置の製造工程を示す要部断面図であって、図１に続く半導体装置の製造工程中の要部断面図である。
【図３】実施の形態１の半導体装置の製造工程を示す要部断面図であって、図２に続く半導体装置の製造工程中の要部断面図である。
【図４】実施の形態１の半導体装置の製造工程を示す要部断面図であって、図３に続く半導体装置の製造工程中の要部断面図である。
【図５】実施の形態１の半導体装置の製造工程を示す要部断面図であって、図４に続く半導体装置の製造工程中の要部断面図である。
【図６】実施の形態１の半導体装置の製造工程を示す要部断面図であって、図５に続く半導体装置の製造工程中の要部断面図である。
【図７】実施の形態１の半導体装置の製造工程におけるエッチング工程を説明するための断面図である。
【図８】実施の形態１の半導体装置の製造工程におけるエッチング工程を説明するための平面図である。
【図９】シリコン基板１の面方位およびゲート電極ＧＥ２の配置方向を模式的に示す平面図である。
【図１０】実施の形態１の半導体装置の製造工程におけるエッチング工程を説明するための断面図であって、図７に続く第１エッチング後の断面図である。
【図１１】実施の形態１の半導体装置の製造工程におけるエッチング工程を説明するための断面図であって、図１０に続く第２エッチング後の断面図である。
【図１２】シリコン基板のエッチング方向を示す図である。
【図１３】シリコン基板の各面方位におけるＴＭＡＨ処理時間（ｓ）とリセス量（ｎｍ）との関係を示すグラフである。
【図１４】比較例の半導体装置の製造工程におけるエッチング工程を示す断面図である。
【図１５】比較例の半導体装置の製造工程におけるエッチング工程を説明するための平面図である。
【図１６】実施の形態１の半導体装置の溝の形状および比較例の半導体装置の溝の形状を示す断面図である。
【図１７】実施の形態１の半導体装置と比較例の半導体装置におけるｐチャネル型のＭＩＳＦＥＴの正孔の移動度を示すグラフである。
【図１８】実施の形態１の半導体装置の他の構成を示す要部断面図である。
【図１９】実施の形態１の半導体装置の製造工程を示す要部断面図であって、図１１に続く半導体装置の製造工程中の要部断面図である。
【図２０】実施の形態１の半導体装置の製造工程を示す要部断面図であって、図１９に続く半導体装置の製造工程中の要部断面図である。
【図２１】実施の形態１の半導体装置のシリコンゲルマニウム領域の形状および比較例の半導体装置のシリコンゲルマニウム領域の形状を示す断面図である。
【図２２】実施の形態１の半導体装置の製造工程を示す要部断面図であって、図２０に続く半導体装置の製造工程中の要部断面図である。
【図２３】実施の形態１の半導体装置の製造工程を示す要部断面図であって、図２２に続く半導体装置の製造工程中の要部断面図である。
【図２４】実施の形態１の半導体装置の製造工程を示す要部断面図であって、図２３に続く半導体装置の製造工程中の要部断面図である。
【図２５】実施の形態１の半導体装置の製造工程を示す要部断面図であって、図２４に続く半導体装置の製造工程中の要部断面図である。
【図２６】実施の形態１の半導体装置の製造工程を示す要部断面図であって、図２５に続く半導体装置の製造工程中の要部断面図である。
【図２７】実施の形態１の半導体装置の製造工程を示す要部断面図であって、図２６に続く半導体装置の製造工程中の要部断面図である。
【図２８】実施の形態１の半導体装置の製造工程を示す要部断面図であって、図２７に続く半導体装置の製造工程中の要部断面図である。
【図２９】実施の形態１の半導体装置の製造工程を示す要部断面図であって、図２８に続く半導体装置の製造工程中の要部断面図である。
【図３０】実施の形態１の半導体装置の製造工程を示す要部断面図であって、図２９に続く半導体装置の製造工程中の要部断面図である。
【図３１】実施の形態１の半導体装置の製造工程を示す要部断面図であって、図３０に続く半導体装置の製造工程中の要部断面図である。
【図３２】実施の形態１の半導体装置を用いた半導体チップの構成例を示す平面図である。
【図３３】実施の形態１の半導体装置（ｐチャネル型ＭＩＳＦＥＴＱｐ１）の断面を示す写真（図）である。
【図３４】図３３に示す写真（図）の模写図である。
【図３５】実施の形態２の半導体装置の製造工程におけるエッチング工程を説明するための断面図である。
【図３６】実施の形態２の半導体装置の製造工程におけるエッチング工程を説明するための断面図であって、図３５に続く半導体装置の製造工程中の断面図である。
【図３７】実施の形態５の応用例１の半導体装置の製造工程を示す要部断面図である。
【図３８】実施の形態５の応用例２の半導体装置の製造工程を示す要部断面図である。
【図３９】実施の形態５の応用例３の半導体装置の製造工程を示す要部断面図である。
【図４０】実施の形態５の応用例３の半導体装置の製造工程を示す要部断面図であって、図３９に続く半導体装置の製造工程中の要部断面図である。
【図４１】実施の形態５の応用例４の半導体装置の製造工程を示す要部断面図である。
【図４２】実施の形態５の応用例４の半導体装置の製造工程を示す要部断面図であって、図４１に続く半導体装置の製造工程中の要部断面図である。
【図４３】実施の形態５の応用例４の半導体装置の製造工程を示す要部断面図であって、図４２に続く半導体装置の製造工程中の要部断面図である。
【図４４】実施の形態５の応用例４の半導体装置の製造工程を示す要部断面図であって、図４３に続く半導体装置の製造工程中の要部断面図である。
【発明を実施するための形態】
【００２０】
以下、図面を参照しながら、本発明を示す実施の形態について詳細に説明する。
【００２１】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、応用例、詳細説明、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
【００２２】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数等（個数、数値、量、範囲等を含む）についても同様である。
【００２３】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一または関連する符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【００２４】
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
【００２５】
（実施の形態１）
以下、図面を参照しながら本実施の形態の半導体装置の構成と製造方法について詳細に説明する。図１〜図６、図１９、図２０および図２２〜図３１は、本実施の形態の半導体装置の製造工程を示す要部断面図である。図７、図１０および図１１は、本実施の形態の半導体装置の製造工程におけるエッチング工程を説明するための断面図である。図８は、本実施の形態の半導体装置の製造工程におけるエッチング工程を説明するための平面図（上面図）である。図７は、例えば、図８のＡ−Ａ断面と対応する。図９は、シリコン基板１の面方位およびゲート電極ＧＥ２の配置方向を模式的に示す平面図である。図１２は、シリコン基板１のエッチング方向を示す図である。図１３は、シリコン基板の各面方位におけるＴＭＡＨ処理時間（ｓ）とリセス量（ｎｍ）との関係を示すグラフである。図１４は、比較例の半導体装置の製造工程におけるエッチング工程を示す断面図である。図１５は、比較例の半導体装置の製造工程におけるエッチング工程を説明するための平面図である。図１６は、本実施の形態の半導体装置の溝ｇ２の形状および比較例の半導体装置の溝ｇ２の形状を示す断面図である。図１７は、本実施の形態の半導体装置と比較例の半導体装置におけるｐチャネル型のＭＩＳＦＥＴの正孔（ホール）の移動度を示すグラフである。図１８は、本実施の形態の半導体装置の他の構成を示す要部断面図である。図２１は、本実施の形態の半導体装置のシリコンゲルマニウム領域１０の形状および比較例の半導体装置のシリコンゲルマニウム領域１０の形状を示す断面図である。図３２は、本実施の形態の半導体装置を用いた半導体チップの構成例を示す平面図である。図３３は、本実施の形態の半導体装置（ｐチャネル型ＭＩＳＦＥＴＱｐ１）の断面を示す写真（図）であり、図３４は、図３３に示す写真（図）の模写図である。
【００２６】
[構造説明]
まず、本実施の形態における半導体装置の製造工程の最終工程断面図である図３１を参照しながら、本実施の形態の半導体装置の特徴的な構成について説明する。
【００２７】
図３１に示すように、本実施の形態の半導体装置は、シリコン基板（半導体基板）１のｎＭＩＳ領域１Ａに配置されたｎチャネル型ＭＩＳＦＥＴＱｎ１と、シリコン基板１のｐＭＩＳ領域１Ｂに配置されたｐチャネル型ＭＩＳＦＥＴＱｐ１とを有している。ｎＭＩＳ領域１ＡおよびｐＭＩＳ領域１Ｂは、それぞれ素子分離領域２により区画された活性領域（アクティブ）である。
【００２８】
ｎチャネル型ＭＩＳＦＥＴＱｎ１は、シリコン基板１上にゲート絶縁膜３を介して配置されたゲート電極ＧＥ１と、このゲート電極ＧＥ１の両側のシリコン基板１中に配置されたソース・ドレイン領域とを有する。このソース・ドレイン領域は、ｎ＋型半導体領域ＳＤ１およびｎ−型半導体領域ＥＸ１により構成される。
【００２９】
ｐチャネル型のＭＩＳＦＥＴＱｐ１は、シリコン基板１上にゲート絶縁膜３を介して配置されたゲート電極ＧＥ２と、このゲート電極ＧＥ２の両側のシリコン基板１中に配置されたソース・ドレイン領域とを有する。このソース・ドレイン領域は、ｐ＋型半導体領域ＳＤ２(１０)およびｐ−型半導体領域ＥＸ２により構成される。
【００３０】
上記シリコン基板１の面方位は（１１０）である。また、上記ｐチャネル型ＭＩＳＦＥＴＱｐ１のソース・ドレイン領域を構成するｐ＋型半導体領域ＳＤ２は、シリコンゲルマニウム領域１０中に配置されている。
【００３１】
このシリコンゲルマニウム領域１０は、溝ｇ２内に配置されている。この溝ｇ２は、そのゲート電極ＧＥ２側の側面において、２つの斜面を有する。この２つの斜面のうち一方の第１斜面は、シリコン基板１の表面から下方であってゲート電極ＧＥ２側の方向に斜めに延在する斜面であって、その面方位は、（１００）面である。また、他方の第２斜面は、上記第１斜面の端部からさらに下方であって、ゲート電極ＧＥ２側の方向とは逆側の方向（素子分離領域２側の方向）に斜めに延在する斜面であって、その面方位は、上記（１００）面と９０°のなす角で交差する（１００）面である。この２つの斜面は、サイドウォールＳＷ２の下方に位置する。
【００３２】
なお、溝ｇ２の底面の面方位は（１１０）である。また、溝ｇ２のゲート電極ＧＥ２側と逆側の側面においては、素子分離領域２の側面が露出している。
【００３３】
上記シリコンゲルマニウム領域１０は、上記２つの斜面から優先的に結晶成長された領域である。このような所定の結晶面は、「ファセット（晶癖）面」と呼ばれ、かかる面からの結晶成長を「ファセット成長」と言うことがある。
【００３４】
言い換えれば、シリコン基板１とシリコンゲルマニウム領域１０との境界面は、シリコンゲルマニウム領域１０の側面において（１００）面となり、シリコンゲルマニウム領域１０の底面において（１１０）面となる。
【００３５】
また、シリコンゲルマニウム領域１０の上部には、金属シリサイド層２３が配置され、さらにその上部には、圧縮応力膜（圧縮ライナー膜）３１が形成されている。
【００３６】
このように、本実施の形態によれば、面方位（１１０）のシリコン基板１を用いたので、ｐチャネル型ＭＩＳＦＥＴＱｐ１において、正孔の移動度が大きい＜１１０＞をチャネルとすることができ、ｐチャネル型ＭＩＳＦＥＴＱｐ１の特性を向上させることができる。
【００３７】
また、シリコン基板１よりも格子定数が大きいシリコンゲルマニウム領域１０をソース・ドレイン領域として用いたので、追って詳細に説明するように、ｐチャネル型のＭＩＳＦＥＴＱｐ１のチャネル領域に圧縮歪みを印加することができ、ｐチャネル型ＭＩＳＦＥＴＱｐ１の特性を向上させることができる。ここで、格子定数とは、結晶の単位格子を形づくる辺の長さをいう。
【００３８】
また、シリコン基板１の表面の（１１０）面と第１斜面を構成する（１００）面とのなす角は４５°となる。また、シリコン基板１の表面の（１１０）面と第２斜面を構成する（１００）面とのなす角は１３５°となる。これにより比較的鋭角に第１斜面および第２斜面がサイドウォールＳＷ２の下側まで入り込むため、ｐチャネル型のＭＩＳＦＥＴＱｐ１のチャネル領域に加わる圧縮歪みを大きくすることができる。
【００３９】
また、上記シリコンゲルマニウム領域１０は、その上面の面方位である（１１０）面から結晶成長し難いため、シリコンゲルマニウム領域１０およびその上部の金属シリサイド層２３の平坦性が向上する。その結果、圧縮応力膜３１による圧縮応力をｐチャネル型ＭＩＳＦＥＴＱｐ１のソース・ドレイン領域（ＳＤ１）に効果的に印加することができ、ｐチャネル型ＭＩＳＦＥＴＱｐ１の特性を向上させることができる。
【００４０】
[製造方法説明]
次いで、図１〜図３１を参照しながら、本実施の形態の半導体装置の製造方法を説明するとともに、当該半導体装置の構成をより明確にする。
【００４１】
まず、図１に示すように、半導体基板（半導体ウエハ）として、シリコン基板１を準備する。具体的には、例えば１〜１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコンからなるシリコン基板１を準備する。シリコン基板１の面方位は（１１０）である。面方位（１１０）とは、基板１の表面が（１１０）面であることを意味する。
【００４２】
なお、（ｈｋｌ）は、ミラー指数を表す。（ｈｋｌ）は、面を示し、＜ｈｋｌ＞は、（ｈｋｌ）面に対する法線ベクトルを表す。また、（ｈｋｌ）は、等価な複数の面を表す。例えば、（１００）は、［１００］、［０１０］、［００１］、［−１００］、［０−１０］、［００−１］の６つの面を表す。さらに、＜ｈｋｌ＞は等価な複数の方向を表す。例えば＜１００＞は、[１００]、[０１０]、[００１]、[―１００]、[０−１０]、[００−１]の６つの方向を表す。
【００４３】
上記シリコン基板１は、ｎチャネル型のＭＩＳＦＥＴが形成される領域であるｎＭＩＳ領域（第２領域）１Ａと、ｐチャネル型のＭＩＳＦＥＴが形成される領域であるｐＭＩＳ領域（第１領域）１Ｂと、を有している。
【００４４】
次いで、上記シリコン基板１の主面に素子分離領域２を形成する。例えば、シリコン基板１に、上記ｎＭＩＳ領域１ＡおよびｐＭＩＳ領域１Ｂを囲む素子分離溝を形成し、この素子分離溝の内部に絶縁膜を埋め込むことにより、素子分離領域２を形成する（図８参照）。このような素子分離法は、ＳＴＩ（Shallow Trench Isolation）法と呼ばれる。この他、ＬＯＣＯＳ（Local Oxidization of Silicon）法などを用いて素子分離領域２を形成してもよい。
【００４５】
次いで、例えばフッ酸（ＨＦ）水溶液を用いたウエットエッチングなどによりシリコン基板１の表面を清浄化（洗浄）した後、図２に示すように、シリコン基板１の表面にゲート絶縁膜３として、例えば薄い酸化シリコン膜を熱酸化法によって形成する。次いで、ゲート絶縁膜３上に、導電膜としてシリコン膜４を、例えばＣＶＤ（Chemical Vapor Deposition；化学気相成長）法を用いて５０〜１５０ｎｍ程度の膜厚で形成する。このシリコン膜４としては、例えば、不純物を含有した多結晶シリコン膜（ドープトポリシリコン膜）を用いることができる。また、成膜時において非晶質シリコン膜を形成し、熱処理により多結晶化してもよい。この熱処理としては、例えばソース・ドレイン領域形成用に導入した不純物の活性化アニールなどを利用することができる。また、不純物を含有しないシリコン膜を形成した後、イオン注入法により不純物を注入してもよい。
【００４６】
次に、シリコン膜４上に、絶縁膜として酸化シリコン膜５を形成し、酸化シリコン膜５上に絶縁膜として窒化シリコン膜６を形成する。酸化シリコン膜５および窒化シリコン膜６は、例えばＣＶＤ法などを用いて形成することができ、酸化シリコン膜５の膜厚（堆積膜厚）は、例えば２〜８ｎｍ程度、窒化シリコン膜６の膜厚（堆積膜厚）は、例えば１０〜６０ｎｍ程度とすることができる。
【００４７】
次いで、図３に示すように、シリコン膜４、酸化シリコン膜５および窒化シリコン膜６の積層膜上に図示しないフォトレジスト膜を形成し、露光・現像する（フォトリスグラフィ）ことにより、所定の領域（ここでは、ゲート電極ＧＥ１およびＧＥ２の形成領域）にフォトレジスト膜を残存させる。次いで、残存するフォトレジスト膜をマスクに、上記積層膜をエッチングし、フォトレジスト膜を除去する。以下このような、所定の平面形状の膜を形成し、当該膜をマスクとしてエッチング（選択的に除去）することにより所望の平面形状の膜（パターン）を形成する工程をパターニングという。このパターニング工程により、ｎＭＩＳ領域１Ａにシリコン膜４からなるゲート電極ＧＥ１が形成され、ｐＭＩＳ領域１Ｂにシリコン膜４からなるゲート電極ＧＥ２が形成される。このゲート電極ＧＥ１、ＧＥ２上には、それぞれ酸化シリコン膜５および窒化シリコン膜６の積層膜からなるキャップ絶縁膜ＣＰが配置される。
【００４８】
次いで、図４に示すように、ゲート電極ＧＥ１、ＧＥ２の側壁上を含むシリコン基板１の主面上に、絶縁膜として例えば酸化シリコン膜７を形成する。この酸化シリコン膜７は、例えば熱酸化法などを用いて４〜２０ｎｍ程度の膜厚で形成する。この酸化シリコン膜７をＣＶＤ法で形成してもよい。この場合には、酸化シリコン膜７は窒化シリコン膜６上にも形成される。
【００４９】
次いで、酸化シリコン膜７および窒化シリコン膜６上に、絶縁膜として窒化シリコン膜８を形成する。この窒化シリコン膜８は、例えば、ＣＶＤ法を用いて、後述のサイドウォールを形成するのに必要な膜厚、例えば５０ｎｍ程度の膜厚で積層する。
【００５０】
次いで、図５に示すように、窒化シリコン膜８上に、フォトレジスト膜を塗布し、このフォトレジスト膜を露光、現像することで、ｎＭＩＳ領域１Ａを覆うようにフォトレジスト膜ＰＲ１を残存させる。
【００５１】
次いで、ｐＭＩＳ領域１Ｂの窒化シリコン膜８および酸化シリコン膜７を異方的にエッチング（エッチバック）する。これにより、ｐＭＩＳ領域１Ｂのゲート電極ＧＥ２の側壁部に酸化シリコン膜７および窒化シリコン膜８からなるサイドウォール（側壁絶縁膜、サイドウォールスペーサ）ＳＷ１を形成する。その後、フォトレジスト膜ＰＲ１を除去する。
【００５２】
次いで、図６に示すように、ｐＭＩＳ領域１Ｂにおいて、ゲート電極ＧＥ２上の窒化シリコン膜６およびサイドウォールＳＷ１をマスクにエッチングを行い、ゲート電極ＧＥ２とサイドウォールＳＷ１との合成パターンの両側のシリコン基板１中に溝ｇ２を形成する。このエッチングは、２工程のエッチングにより行われ、第１エッチングにより溝ｇ１を形成した後、さらに、第２エッチングを行い溝ｇ２を形成する。
【００５３】
＜第１、第２エッチング工程の説明＞
以下、図７〜図１８を参照しながら、第１エッチング工程および第２エッチング工程について説明する。なお、図６等においては、素子分離領域２の表面とシリコン基板１の表面とを同程度の位置に記載したが、各種処理によりこれらの高さに違いが生じる。図７等においては、この高さの差を明確に示してある。
【００５４】
＜１＞第１エッチング前の各構成部位の形状説明
まず、図７および図８を参照しながら、本エッチングのマスクとなるサイドウォール（酸化シリコン膜７、窒化シリコン膜８）ＳＷ１およびゲート電極ＧＥ２上のキャップ絶縁膜（酸化シリコン膜５および窒化シリコン膜６からなる積層膜）ＣＰの形状について説明する。
【００５５】
図７（断面図）に示すように、ゲート電極ＧＥ２の側壁部には、サイドウォールＳＷ１が位置し、ゲート電極ＧＥ２の上部には、キャップ絶縁膜ＣＰが位置する。よって、ゲート電極ＧＥ２は、サイドウォールＳＷ１およびキャップ絶縁膜ＣＰにより覆われている。このサイドウォールＳＷ１およびキャップ絶縁膜ＣＰをマスクにエッチングを行うことにより、サイドウォールＳＷ１の端部から露出したシリコン基板１がエッチングされ、溝（ｇ１、ｇ２）が形成される。
【００５６】
また、図８（平面図）に示すように、ｐチャネル型ＭＩＳＦＥＴＱｐ１が形成されるｐＭＩＳ領域１Ｂは、素子分離領域２に囲まれたシリコン基板１の露出領域（活性領域）である。ここでは、その平面形状（上面から見た形状、パターン）を、略第１矩形の領域ａとして示してある。この第１矩形の長辺は、ｘ方向に延在し、短辺は、ｙ方向に延在している。図９からも明らかなとおり、ここではｘ方向は、＜１１０＞方向であり、ｙ方向は、＜１００＞方向である。なお、ｘ方向の＜１１０＞方向は、チャネル長の方向である。即ち、ｐチャネル型ＭＩＳＦＥＴＱｐ１がオン状態となったときにソース、ドレイン間に流れる電流の方向である。
【００５７】
ゲート電極ＧＥ２の平面形状は、略第２矩形状であり、上記領域ａの略中央部に配置される。この第２矩形の短辺は、ｘ方向（＜１１０＞方向)に延在し、長辺は、ｙ方向（＜１００＞方向）に延在している。この第２矩形の長辺は、領域ａを横切るように延在するが、短辺は、素子分離領域２上に延在する。また、ゲート電極ＧＥ２の上部のキャップ絶縁膜ＣＰの平面形状も略第２矩形である。
【００５８】
キャップ絶縁膜ＣＰとサイドウォールＳＷ１との合成平面形状は、第２矩形より一回り大きい略第３矩形状である。この第３矩形の短辺は、ｘ方向（＜１１０＞方向)に延在し、長辺は、ｙ方向（＜１００＞方向）に延在している。この第３矩形の長辺は、領域ａを横切るように延在するが、短辺は、素子分離領域２上に延在する。
【００５９】
この第３矩形状の両側には、シリコン基板１の露出領域として、それぞれ略第４矩形の領域ｅ１およびｅ２が配置される。この領域ｅ１に溝（ｇ１、ｇ２）が形成される。この領域ｅ２に溝（ｇ１、ｇ２）が形成される。領域ｅ１およびｅ２のゲート電極ＧＥ２側の長辺（端部）は、ｙ方向（＜１００＞方向）に延在している。追って詳細に説明するように、溝ｇ２の第１斜面は、領域ｅ１およびｅ２のゲート電極ＧＥ２側の長辺（端部）から、下方であってゲート電極ＧＥ２側の方向に斜めに延在することとなる。
【００６０】
なお、図９は、シリコン基板１の面方位およびゲート電極ＧＥ２の配置方向を模式的示すもので、シリコン基板１の大きさに対し、ゲート電極ＧＥ２等は極めて微細な形状に配置されることは言うまでもない。また、上記図８に示す平面図は一例であり、活性領域の形状やゲート電極ＧＥ２のレイアウトには種々の変更が可能である。例えば、活性領域の形状をＬ字状などとしてもよい。また、他のＭＩＳＦＥＴのゲート電極と接続するためにゲート電極ＧＥ２を引き回す場合には、ゲート電極ＧＥ２の平面形状において、＜１００＞方向以外の方向に延在する箇所があってもよい。
【００６１】
次いで、上記形状のサイドウォールＳＷ１およびキャップ絶縁膜ＣＰをマスクに、ゲート電極ＧＥ２とサイドウォールＳＷ１との合成パターンの両側のシリコン基板１（領域ｅ１、ｅ２）をエッチングする工程について説明する。
【００６２】
＜２＞第１エッチング工程説明
まず、第１エッチングを行う。具体的には、図１０に示すように、ｐＭＩＳ領域１Ｂにおいて、ゲート電極ＧＥ２とサイドウォールＳＷ１との合成パターンの両側のシリコン基板１をその表面から所定の深さまでエッチングして溝（基板リセス部、基板後退部）ｇ１を形成する。この第１エッチングは、異方性のドライエッチングによって行い、溝形状を、略ボックス形状とする。例えば、溝の深さは、３０ｎｍ〜５０ｎｍ程度とする。プラズマガスの種類は、例えば、ＨＢｒ、ＣＦ４、Ｏ２の混合ガスプラズマであり、圧力は、例えば０．４Ｐａである。この第１エッチングにより、溝ｇ１のゲート電極ＧＥ２側には、第１側面が露出し、素子分離領域２側には、第２側面が露出する。ここでは、第２側面として、素子分離領域２の側壁が露出している。上記シリコン基板１の表面は、前述したとおり（１１０）面である。よって、溝ｇ１のゲート電極ＧＥ２側の第１側面には、シリコン基板１の（１１０）面が露出し、底面にはシリコン基板１の（１１０）面が露出する。
【００６３】
＜３＞第２エッチング工程説明
次いで、第２エッチングを行う。具体的には、図１１に示すように、溝ｇ１の底面から露出するシリコン基板１をさらに３０ｎｍ〜５０ｎｍ程度、後退させる。この際、溝ｇ１の第１側面からは、図１２に示すように、斜め方向にエッチングが進む。この斜め方向は、＜１００＞方向である。
【００６４】
この第２エッチングは、異方性のウエットエッチングによって行う。この異方性のウエットエッチングは、エッチング液（薬液）を用いてエッチングを行う際に、シリコンの結晶面によるエッチング速度差を利用して所定の結晶面を露出させるエッチング技術をいう。エッチング液としては、例えば、ＴＭＡＨ（Tetramethyl ammonium hydroxide;水酸化テトラメチルアンモニウム；Ｎ（ＣＨ３）４ＯＨ）系のエッチング液を用いることができる。
【００６５】
例えば、ＴＭＡＨを２．３８重量％で含有する超純水希釈液を用いて、２３℃で、異方性のウエットエッチングを行う。このようなエッチング工程により、（１１０）面のエッチング速度を大きくすることができる。
【００６６】
なお、ＴＭＡＨの濃度については、２５重量％以下、より好ましくは、３重量％以下の溶液を用いることができる。低濃度において特に異方性が顕著に現れるため、好適である。また、エッチング液の溶媒としては、水以外の溶媒を用いることができる。また、適宜、添加剤を加えてもよい。
【００６７】
図１３は、シリコン基板１の各面方位におけるＴＭＡＨ処理時間（ｓ）とリセス量（ｎｍ）との関係を示すグラフである。図１３に示すように、シリコンの結晶においては、エッチング速度が面方位によって異なる。（１１１）面、（１００）面および（１１０）面のいずれについても、処理時間が長くなるとリセス量（エッチング量）が多くなるが、その傾きが、（１１１）面では、０．０４１９、（１００）面では、０．４１８２、（１１０）面では、０．９０１である。よって、（１１０）面、（１００）面、（１１１）面の順にエッチングされ難くなることがわかる。言い換えれば、エッチング速度（リセス量／ＴＭＡＨ処理時間）については、「（１１１）面のエッチング速度＜＜（１００）面のエッチング速度＜＜（１１０）面のエッチング速度」の関係があることがわかる。なお、図１３中の各グラフの切片（４０ｎｍ）は、第１エッチングにおける溝ｇ１の深さを示す。
【００６８】
よって、上記異方性のウエットエッチングを第２エッチングとして用いれば、前述の図１２に示すように、シリコン基板１の第１側面である（１１０）面において、第１の方向および第１の方向と交差する第２の方向にエッチングが進み、２つの斜面が露出する。即ち、溝ｇ１の第１側面が後退し、溝ｇ２のゲート電極ＧＥ２側の第１側面を構成する第１の斜面とこの第１の斜面と交差する第２の斜面とを有する側面が露出する。
【００６９】
具体的には、＜１００＞方向と、この＜１００＞方向と９０°のなす角で交差する＜１００＞方向にエッチングが進み（図１２参照）、（１００）面と、この（１００）面と９０°のなす角で交差する（１００）面と、を有する溝ｇ２のゲート電極ＧＥ２側の第１側面が形成される(図１１、図１２参照)。
【００７０】
この２つの斜面の面方位についてさらに詳細に説明する。この２つの斜面のうち一方の第１斜面は、シリコン基板１の表面から下方であってゲート電極ＧＥ２側の方向に斜めに延在する斜面であって、その面方位は、（１００）面である。また、他方の第２斜面は、上記第１斜面の端部からさらに下方であって、ゲート電極ＧＥ２側の方向とは逆側の方向（素子分離領域２側の方向）に斜めに延在する斜面であって、その面方位は、上記（１００）面と９０°のなす角で交差する（１００）面である。この２つの斜面は、サイドウォールＳＷ１の下方に位置する。
【００７１】
即ち、第１斜面を構成する（１００）面と、シリコン基板１の表面の（１１０）面とのなす角は４５°となり、第１斜面を構成する（１００）面と、溝ｇ１の第１側面（シリコン基板１の表面と垂直な（１１０）面）とのなす角は４５°となる（図１２参照）。また、第２斜面を構成する（１００）面と、シリコン基板１の表面の（１１０）面とのなす角は１３５°となり、第２斜面を構成する（１００）面と、溝ｇ１の第１側面（シリコン基板１の表面と垂直な（１１０）面）とのなす角は１３５°となる（図１２参照）。言い換えれば、第１斜面は、（１１０）面に対し、上側になす角４５°で交差し、第２斜面は、（１１０）面に対し、下側になす角４５°で交差する。
【００７２】
以上詳細に説明した、上記第１斜面および第２斜面の構成により、比較的鋭角に第１斜面および第２斜面がサイドウォールＳＷ１の下側まで入り込むため、ｐチャネル型のＭＩＳＦＥＴＱｐ１のチャネル領域に加わる圧縮歪みを大きくすることができる。なお、以降の説明（実施の形態２以降の説明も含む）において、上記第１斜面および第２斜面の構成を単に「（１００）面と、この（１００）面と９０°のなす角で交差する（１００）面である」と言うことがある。
【００７３】
一方、溝ｇ２の底面は、溝ｇ１の底面から後退するものの、その面方位は（１１０）のままである。なお、上記のような２つの斜面を有する溝形状をΣ形状（シグマ形状）ということがある。
【００７４】
このように、本実施の形態によれば、Σ形状の溝ｇ２を形成することができる。よって、追って詳細に説明する溝ｇ２の内部におけるシリコンゲルマニウムのエピタキシャル成長により、ｐチャネル型のＭＩＳＦＥＴのチャネル領域に圧縮歪みを印加することができ、その動作特性を向上させることができる。なお、ここでは第１斜面及び第２斜面をＴＭＡＨ溶液にて形成したが、これら面はミクロな原子レベルでは（１００）面であるが、現実には全体では少しずれが生じ、理論的な角度（例えば上記なす角４５°やなす角１３５°）に対して、最大±３°程度のずれが生じ得る。
【００７５】
＜４＞ＳｉＧｅ歪み技術の効果説明
上記シリコンゲルマニウム領域１０によって、ｐチャネル型ＭＩＳＦＥＴＱｐ１のチャネル領域（ゲート電極ＧＥ２の直下の基板領域）に圧縮応力を作用させ(印加し)、それによって、正孔の移動度（チャネル領域における正孔の移動度）を増加させることができる（この技術をＳｉＧｅ歪み技術と称する）。これにより、ｐチャネル型ＭＩＳＦＥＴＱｐ１のチャネルを流れるオン電流を増加させることができ、高速動作化を図ることができる。
【００７６】
シリコンゲルマニウム領域１０がチャネル領域に圧縮応力を作用させるのは、シリコンゲルマニウム（シリコンゲルマニウム領域１０）の格子定数がシリコン（シリコン基板１）の格子定数よりも大きいことに主に起因している。
【００７７】
また、上述のようなＳｉＧｅ歪み技術を用いる場合には、歪みに対する移動度（正孔の移動度）の感度が高い＜１１０＞チャネルを用いることが好ましい。すなわち、チャネル領域が圧縮応力によって歪んだときの正孔の移動度の変化量は、＜１１０＞方向が他の方向に比べて高い。よって、ＳｉＧｅ歪み技術によって移動度の向上およびそれに起因したオン電流の向上を図るには、＜１１０＞チャネルを用いることが好ましい。
【００７８】
ここで、＜１１０＞チャネルとは、チャネル領域のゲート長方向がシリコン基板１の＜１１０＞方向であることに対応する（図９参照）。このように、ｐチャネル型ＭＩＳＦＥＴのチャネル領域を＜１１０＞チャネルとすることで、正孔の移動度の向上効果を高めることができ、オン電流の向上効果を高めることができる。
【００７９】
一方、ｎチャネル型ＭＩＳＦＥＴＱｎ１に対しては、上述のようなＳｉＧｅ歪み技術を適用しないことが好ましい。これは、ｎチャネル型ＭＩＳＦＥＴＱｎ１においては、チャネル領域に圧縮応力が作用すると、キャリアである電子の移動度が却って低下してしまうためである。このため、ｎＭＩＳ領域１Ａは窒化シリコン膜８で覆い（図６参照）、溝ｇ２を形成せず、後述するように、シリコンで構成されたソース・ドレイン領域（ｎ＋型半導体領域ＳＤ１）を形成する（図２５参照）。
【００８０】
このように、ｐチャネル型ＭＩＳＦＥＴＱｐ１に対して上述のようなＳｉＧｅ歪み技術を適用し、かつｎチャネル型ＭＩＳＦＥＴＱｎ１に対して上述のようなＳｉＧｅ歪み技術を適用しないことで、ｎチャネル型ＭＩＳＦＥＴＱｎ１のチャネル領域における電子の移動度を低下させることなく、ｐチャネル型ＭＩＳＦＥＴＱｐ１のチャネル領域における正孔の移動度を向上させることができる。したがって、ｎチャネル型ＭＩＳＦＥＴのオン電流を低下させることなく、ｐチャネル型ＭＩＳＦＥＴＱｐ１のオン電流を向上させることができるようになる。
【００８１】
＜５＞溝ｇ２の第１側面が（１００）面と、この（１００）面と９０°のなす角で交差する（１００）面と、を有することによる効果の説明
さらに、本実施の形態の場合、シリコン基板１の表面（１１０）面と（１００）面とのなす角は４５°となり、比較的鋭角に第１斜面がサイドウォールＳＷ１の下側まで入り込むこととなる。よって、より効果的にｐチャネル型のＭＩＳＦＥＴのチャネル領域に圧縮歪みを印加することができる。
【００８２】
次いで、比較例との対比において上記効果をさらに詳細に説明する。図１４は、比較例の半導体装置の製造工程におけるエッチング工程を示す断面図である。図１５は、比較例の半導体装置の製造工程におけるエッチング工程を説明するための平面図である。図１４は、例えば、図１５のＡ−Ａ断面と対応する。図１６は、本実施の形態の半導体装置の溝ｇ２の形状および比較例の半導体装置の溝ｇ２の形状を示す断面図である。
【００８３】
図１４に示す比較例の半導体装置においては、面方位（１００）のシリコン基板１を用い、本実施の形態と同様の製造工程を経て、ゲート電極ＧＥ２およびサイドウォールＳＷ１を形成している。この比較例においては、図１５に示すように、サイドウォールＳＷ１およびゲート電極ＧＥ２は、活性領域において、＜１１０＞方向に延在している。
【００８４】
上記比較例においては、本実施の形態と同様に第１エッチング工程を行った後、第２エッチング工程として、１００倍に希釈したアンモニア水（ＮＨ４ＯＨ）をエッチング液として用い、５０℃でウエットエッチングを行った。
【００８５】
この場合、図１４に示すように、溝ｇ２のゲート電極ＧＥ２側の第１側面において、（１１１）面と、この（１１１）面と交差する（１１１）面とが形成される。なお、溝ｇ２の底面の面方位は（１００）である。
【００８６】
このように、比較例の半導体装置の製造工程においても、溝ｇ２に２つの斜面が形成されるが、その面方位は（１１１）面となる。この（１１１）面は、シリコン基板１の表面（１１０）面と約５４．７°で交差する面である。
【００８７】
よって、図１６に示すように、上記比較例の半導体装置（下図）においては、本実施の形態を示す上図と比較し、溝ｇ２の側面方向における窪み量（リセス量）が距離ｔ分だけ小さくなる。
【００８８】
このように、本実施の形態の方が、上記窪み量を大きくでき、ｐチャネル型ＭＩＳＦＥＴのチャネル領域に対する圧縮歪みをより大きくすることができる。
【００８９】
図１７は、本実施の形態の半導体装置と溝ｇ２にＳｉ（１００）面の斜面を持たない比較例の半導体装置における、ｐチャネル型のＭＩＳＦＥＴのホールの移動度の指標となるトランジスタ駆動係数を示すグラフである。横軸は、ゲート長（μｍ）を示し、縦軸はトランジスタ駆動係数を示す。図１７に示すように、本実施の形態の半導体装置においては、比較例の半導体装置より移動度が２０％程度向上することが確認できた。
【００９０】
なお、図１１および図１６（上図）においては、溝ｇ２のゲート電極ＧＥ２側の第１側面において、（１００）面と、この（１００）面と交差する（１００）面とが垂直に交わるよう図示したが、結晶面の露出はこのような理想状態となるとは限らない。特に、結晶面の境界においては、結晶面の出方が変化することも少なくない。よって、第１側面において、少なくとも、（１００）面と、この（１００）面と交差する（１００）面とが露出した面が存在すれば、相対的に鋭角に斜面が形成されることとなり、上記効果を奏する。例えば、図１８に示すように、溝ｇ２のゲート電極ＧＥ２側の第１側面において、（１００）面である第１斜面と、上記（１００）面と交差する（１００）面である第２斜面との境界において、（１１０）面が露出していてもよい。
【００９１】
＜ＳｉＧｅの成長工程の説明＞
次に、図１９に示すように、ｐＭＩＳ領域１Ｂの溝ｇ２内に、シリコンゲルマニウム（ＳｉＧｅ）をエピタキシャル成長（結晶成長）させる。Ｓｉ（シリコン基板１）と、ＳｉＧｅは、格子定数が近似しており、気相エピタキシー法において原料ガスを調整するだけで、連続した結晶として成膜することが可能である。このシリコンゲルマニウムは、溝ｇ２内を埋め込むまで成長させる。このようにして、シリコンゲルマニウム領域（ＳｉＧｅ領域、シリコンゲルマニウム層、エピタキシャルシリコンゲルマニウム層）１０を形成する。さらに、連続してシリコンゲルマニウム領域１０上にシリコン（Ｓｉ）をエピタキシャル成長させ、図２０に示すように、シリコン領域（シリコン層、エピタキシャルシリコン層）１１を形成する。シリコンゲルマニウム領域１０は、原料ガス（シラン系ガスとゲルマン系ガス）の流量比率を変えることにより、例えば６０〜８０原子％のＳｉと２０〜４０原子％のＧｅとで構成することができる。即ち、Ｓｉ１−ｘＧｅｘと表記する場合、０．２≦ｘ≦０．４とすることができる。
【００９２】
シリコンゲルマニウム領域１０は、例えば、シラン系ガスとゲルマン系ガスを原料ガスとしたエピタキシャル成長により形成することができる。シラン系ガスとしては、例えばモノシランガス（ＳｉＨ４）やジクロロシラン（ＳｉＨ２Ｃｌ２）などを用いることができる。また、ゲルマン系ガスとしては、モノゲルマンガス（ＧｅＨ４）などを用いることができる。また、シラン系ガスの供給量に対するゲルマン系ガスの供給量（流量）の割合を調整することで、シリコンゲルマニウム領域１０中のＧｅの濃度（割合、組成比）を変化させることができる。このシリコンゲルマニウム領域１０は、例えば４０〜１００ｎｍ程度の厚みに形成することができ、シリコン領域１１は、例えば５〜２０ｎｍ程度の厚みに形成することができる。ここでは、上記原料ガス中に、例えば、水素化ホウ素（Ｂ２Ｈ６）などのｐ型のドーピングガス（ｐ型の不純物添加用のガス）を含ませた状態で成膜することにより、ｐ型のシリコンゲルマニウム領域１０を形成する。このようにｐ型のシリコンゲルマニウム領域にｐ型のドーピングガスを含有させるように成膜することで、イオン注入なしにて高精度にｐチャネル型のＭＩＳＦＥＴ（Ｑｐ１）のソース、ドレイン領域を形成することができる。更にシリコン領域１１をシリコンゲルマニウム領域１０の上に形成することで、後述するサリサイド技術により形成されるシリサイドを精度よく形成できる。シリコンゲルマニウムは採用の歴史は浅く他の技術との整合性もあまり取れていない。シリコンであればその表面にシリサイドを形成する技術は蓄積されており、整合性よくシリサイドが形成可能となる。なお、ノンドープのシリコンゲルマニウム領域１０を成膜した後、ｐ型の不純物イオンをイオン注入法により注入してもよい。このイオン注入工程については、後述する。
【００９３】
シリコンゲルマニウム領域１０およびシリコン領域１１のエピタキシャル成長条件の一例を示す。シリコンゲルマニウム領域１０の形成に際しては、例えば、反応室(チャンバー)内において、７００℃、１．３３ｋＰａの雰囲気下で、原料ガスとして、ジクロロシラン、モノゲルマンガスおよび水素化ホウ素（Ｂ２Ｈ６）をそれぞれ、２０ｓｃｃｍ、１５ｓｃｃｍ、１６０ｓｃｃｍの流量で、キャリアガスである２３ｓｃｃｍの流量の塩酸（ＨＣｌ）とともに反応室内に導入する。かかる条件により、シリコンゲルマニウムをエピタキシャル成長させた場合、Ｇｅの原子％は、約２０％、Ｓｉの原子％は、約８０％となる。即ち、シリコンゲルマニウムをＳｉ１-ｘＧｅｘと表記した場合、ｘ≒０．２となる。なお、１Ｐａ＝１Ｎ／ｍ２であり、ｓｃｃｍ（standard cc/min）は、１分間あたりに導入されるガスの量（ｃｃ＝ｃｍ３）を示す。また、シリコン領域１１の形成に際しては、例えば、反応室(チャンバー)内において、７２５℃、１．３３ｋＰａの雰囲気下で、原料ガスとして、ジクロロシランを２０ｓｃｃｍの流量で、キャリアガスである１７ｓｃｃｍの流量の塩酸とともに反応室内に導入する。
【００９４】
ここで、本実施の形態においては、溝ｇ２の（１００）面および、この（１００）面と９０°のなす角で交差する（１００）面とから優先的に結晶成長が進む。つまり、結晶成長については、前述したエッチング速度の関係（（１１１）面のエッチング速度＜＜（１００）面のエッチング速度＜＜（１１０）面のエッチング速度）と、逆の関係が生じる。結晶成長のし易さ、即ち、結晶成長の速度については、「（１１１）面の結晶成長速度＞＞（１００）面の結晶成長速度＞＞（１１０）面の結晶成長速度」の関係がある。よって、溝ｇ２の底面は、（１１０）面であるため、溝ｇ２の側面である（１００）面および、この（１００）面と９０°のなす角で交差する（１００）面から優先的に結晶成長が進むこととなる。さらに、この結晶成長の結果、シリコンゲルマニウム領域１０の表面は（１１０）面となるため、この表面から垂直方向には、結晶成長し難い。よって、シリコンゲルマニウム領域１０の表面の平坦性が向上する。
【００９５】
図２１は、本実施の形態の半導体装置のシリコンゲルマニウム領域１０の形状および比較例の半導体装置のシリコンゲルマニウム領域１０の形状を示す断面図である。図２１の右図に示すように、上記比較例において、溝ｇ２の内部にシリコンゲルマニウム領域１０を形成した場合、シリコンゲルマニウム領域１０の表面が結晶成長しやすい（１００）面となるため、この表面からも随時垂直方向にも結晶が成長する。このため、シリコンゲルマニウム領域１０の表面がせり上がり、シリコン基板１の表面より高くなる。シリコンゲルマニウム領域１０の表面のシリコン基板１の表面からの高さ（せり上げ量）をＨとする。このように、上記比較例においては、シリコンゲルマニウム領域１０の表面が凸形状となる。
【００９６】
これに対し、本実施の形態では、前述したように、シリコンゲルマニウム領域１０の表面の平坦性が向上する。即ち、図２１の左図に示すように、本実施の形態においては、シリコンゲルマニウム領域１０の表面が結晶成長し難い（１１０）面となるため、上記せり上げ量を小さくすることができる。よって、前述したように、シリコンゲルマニウム領域１０の表面の平坦性が向上する。例えば、ゲート絶縁膜３の表面（上面）より、シリコンゲルマニウム領域１０の表面（上面）を低い位置に形成することができる。
【００９７】
さらに、このシリコンゲルマニウム領域１０の上部に成長するシリコン領域１１についても同様に、（１００）面から結晶成長し難い。よって、シリコン領域１１についても同様に、平坦性が向上する。
【００９８】
その結果、後述する圧縮応力膜（３１）による応力がシリコンゲルマニウム領域１０に対しより加わりやすくなり、ｐチャネル型ＭＩＳＦＥＴＱｐ１の特性をさらに向上させることができる。また、成膜制御も容易となり、シリコンゲルマニウム領域１０の上面を、ゲート絶縁膜３の上面より低い位置に形成することができる。
【００９９】
また、図２１に示す比較例における凸形状の高さ（せり上げ量）Ｈは、素子の粗密によって変化し得る（ローディング効果）。即ち、ｐチャネル型ＭＩＳＦＥＴＱｐ１が粗な領域においては、エピタキシャル成長による原料ガスの供給量が多くなるため、せり上げ量Ｈが大きくなる傾向ある。一方、ｐチャネル型ＭＩＳＦＥＴＱｐ１が蜜な領域においては、供給ガスが複数の素子に分配されるため、せり上げ量Ｈは小さくなる。このように、比較例の半導体装置においては、シリコンゲルマニウム領域１０のせり上げ量Ｈにばらつきが生じやすく、エピタキシャル成長の制御が困難となる。
【０１００】
これに対し、本実施の形態の半導体装置においては、シリコンゲルマニウム領域１０の表面が、結晶成長し難い（１１０）面となるため、エピタキシャル成長のセルフストップが可能となり、エピタキシャル成長の制御性が向上する。また、シリコンゲルマニウム領域１０のせり上げ量Ｈのばらつきを低減することができる。なお、上記セルフストップは、溝ｇ２内にシリコンゲルマニウム領域１０が充填された後は、その表面からのエピタキシャル成長速度が低下することを意味し、完全なエピタキシャル成長の停止を意味するものではない。
【０１０１】
さらに、このシリコンゲルマニウム領域１０の上部に成長するシリコン領域（１１）についても同様に、（１００）面から結晶成長し難い。よって、シリコン領域１１についても同様に、そのエピタキシャル成長に際して、制御性が向上する。また、シリコン領域１１の表面高さ（上面高さ）のばらつきを低減することができる。よって、どの領域にあるｐチャネル型ＭＩＳＦＥＴＱｐ１に対しても、圧縮応力膜（３１）による圧縮応力をｐチャネル型ＭＩＳＦＥＴＱｐ１のソース・ドレイン領域（ＳＤ１）に対し、ばらつきを少なく印加することができる。
【０１０２】
なお、このシリコンゲルマニウムおよびシリコンのエピタキシャル成長工程においては、溝ｇ２以外の領域は、窒化シリコン膜６、サイドウォールＳＷ１あるいは窒化シリコン膜８で覆われているため、シリコンゲルマニウム領域１０（およびその上のシリコン領域１１）は形成されない。したがって、シリコンゲルマニウム領域１０（およびその上のシリコン領域１１）は、ｐＭＩＳ領域１Ｂに形成されるが、ｎＭＩＳ領域１Ａには形成されない。
【０１０３】
次に、熱酸化法などによりシリコン領域１１の表層部を酸化させることで、シリコン領域１１の表面上に酸化シリコン膜（図示せず）を形成する。この酸化シリコン膜は、後述の窒化シリコン膜８の除去の際に、シリコン領域１１やシリコンゲルマニウム領域１０がエッチングされないようにするためのエッチング保護膜としての役割を有する。
【０１０４】
次いで、図２２に示すように、熱燐酸（熱リン酸）などを用いて、ｎＭＩＳ領域１Ａの窒化シリコン膜８と、ｐＭＩＳ領域１ＢのサイドウォールＳＷ１の窒化シリコン膜８とを、エッチングして除去する。この際、ゲート電極ＧＥ１、ＧＥ２上の窒化シリコン膜６も除去され得る。
【０１０５】
次いで、酸化シリコン膜７を、エッチングによって除去する。ここでは、異方性エッチングを行い、ゲート電極ＧＥ１、ＧＥ２の側壁に酸化シリコン膜７を残存させる。このエッチングの際、ゲート電極ＧＥ１、ＧＥ２上の酸化シリコン膜５も除去される。また、シリコン領域１１表面の上述した酸化シリコン膜も除去される。なお、ウエットエッチングを用いて酸化シリコン膜７を全て除去してもよいが、ゲート電極ＧＥ１、ＧＥ２の側壁に酸化シリコン膜７を残存させることで、後述のイオン注入の際に、ゲート電極ＧＥ１、ＧＥ２を保護することができる。なお、酸化シリコン膜７の除去工程を省略し、酸化シリコン膜７をスルーして後述のイオン注入を行ってもよい。
【０１０６】
次いで、図２３に示すように、ｎＭＩＳ領域１Ａのゲート電極ＧＥ１の両側のシリコン基板１中にｎ−型半導体領域（ｎ−型エクステンション領域）ＥＸ１を形成する。また、ｐＭＩＳ領域１Ｂのゲート電極ＧＥ２の両側のシリコン基板１中にｐ−型半導体領域（ｐ−型エクステンション領域）ＥＸ２を形成する。
【０１０７】
ｎ−型半導体領域ＥＸ１は、例えば、ゲート電極ＧＥ１をマスクとしてｎＭＩＳ領域１Ａにｎ型不純物（例えばリンまたはヒ素）をイオン注入することにより形成する。この工程により、ｎ−型半導体領域ＥＸ１が、ゲート電極ＧＥ１に整合して形成される。また、ｐ−型半導体領域ＥＸ２は、例えば、ゲート電極ＧＥ２をマスクとしてｐＭＩＳ領域１Ｂにｐ型不純物（例えばホウ素）をイオン注入することにより形成する。この工程により、ｐ−型半導体領域ＥＸ２が、ゲート電極ＧＥ２に整合して形成される。
【０１０８】
次いで、図２４に示すように、シリコン基板１の主面上に、絶縁膜として、例えば窒化シリコン膜１３をＣＶＤ法で１０〜４０ｎｍ程度の膜厚で堆積する。この工程により、ゲート電極ＧＥ１、ＧＥ２が、窒化シリコン膜１３で覆われる。
【０１０９】
次いで、窒化シリコン膜１３を異方性エッチング（エッチバック）することにより、ゲート電極ＧＥ１、ＧＥ２の側壁に、窒化シリコン膜１３からなるサイドウォール（側壁絶縁膜、サイドウォールスペーサ）ＳＷ２を形成する（図２５）。この異方性エッチング（エッチバック）によって、ゲート電極ＧＥ１、ＧＥ２の側壁にサイドウォールＳＷ２として残った部分以外の窒化シリコン膜１３は除去される。また、前述の窒化シリコン膜６が、ゲート電極ＧＥ１、ＧＥ２の上部に残存していた場合も、その窒化シリコン膜６は、上記サイドウォールＳＷ２を形成するための異方性エッチング工程により除去される。
【０１１０】
次いで、図２６に示すように、ゲート電極ＧＥ１およびサイドウォールＳＷ２の両側のシリコン基板１中にｎ＋型半導体領域ＳＤ１を形成する。ｎ＋型半導体領域ＳＤ１は、ｎＭＩＳ領域１Ａにｎ型不純物（例えばリンまたはヒ素）をイオン注入することにより形成する。イオン注入の条件としては、例えば、５〜２０ｋｅＶのエネルギーで、１Ｅ１４〜１Ｅ１５ｃｍ−２の濃度でリンを注入する。なお、１Ｅ１４は、１０１４を表す。この際、ゲート電極ＧＥ１およびその側壁のサイドウォールＳＷ２は、イオン注入阻止マスクとして機能するため、ｎ＋型半導体領域ＳＤ１は、ゲート電極ＧＥ１およびサイドウォールＳＷ２に整合して形成される。
【０１１１】
なお、前述したように、シリコンゲルマニウム領域１０として、ノンドープのシリコンゲルマニウム領域１０を成膜した場合には、シリコンゲルマニウム領域１０およびその上部のシリコン領域１１中にｐ＋型半導体領域を形成する。このｐ＋型半導体領域は、ｐＭＩＳ領域１Ｂにｐ型不純物（例えばホウ素）をイオン注入することにより形成する。イオン注入の条件としては、例えば、０．５〜２ｋｅＶのエネルギーで、１Ｅ１５〜１Ｅ１６ｃｍ−２の濃度でホウ素を注入する。この際、ゲート電極ＧＥ２およびその側壁上のサイドウォールＳＷ２は、イオン注入阻止マスクとして機能するため、ｐ＋型半導体領域は、ゲート電極ＧＥ２およびサイドウォールＳＷ２に整合して形成される。
【０１１２】
また、前述のように、シリコンゲルマニウム領域１０として、ｐ型の不純物を導入しながらシリコンゲルマニウム領域１０を形成した場合、この領域（１０）が、ｐ＋型半導体領域ＳＤ２となる。また、シリコンゲルマニウム領域１０およびその上部のシリコン領域１１中に、ｐ型不純物（例えばホウ素）をイオン注入した場合には、シリコンゲルマニウム領域１０に、ｐ＋型半導体領域ＳＤ２とその下層のノンドープの領域との境界が生じる。
【０１１３】
上記イオン注入後、導入した不純物の活性化のためのアニール処理（活性化アニール、熱処理）を行う。例えば９００〜１１００℃程度のスパイクアニールを行う。これにより、ｎ−型半導体領域ＥＸ１、ｐ−型半導体領域ＥＸ２、ｎ＋型半導体領域ＳＤ１およびシリコンゲルマニウム領域１０（ｐ＋型半導体領域ＳＤ２）中の不純物を活性化することができる。
【０１１４】
以上の工程により、ＬＤＤ（Lightly doped Drain）構造のソース・ドレイン領域が形成される。即ち、ｎ＋型半導体領域ＳＤ１およびｎ−型半導体領域ＥＸ１は、ｎチャネル型ＭＩＳＦＥＴＱｎ１のソースまたはドレインとして機能するｎ型の半導体領域（不純物拡散層）であり、ｎ＋型半導体領域ＳＤ１は、ｎ−型半導体領域ＥＸ１よりも不純物濃度が高くかつ接合深さが深く形成されいる。また、シリコンゲルマニウム領域１０（ｐ＋型半導体領域ＳＤ２）およびｐ−型半導体領域ＥＸ２は、ｐチャネル型ＭＩＳＦＥＴＱｐ１のソースまたはドレインとして機能するｐ型の半導体領域（不純物拡散層）であり、シリコンゲルマニウム領域１０（ｐ＋型半導体領域ＳＤ２）は、ｐ−型半導体領域ＥＸ２よりも不純物濃度が高くかつ接合深さが深く形成されている。
【０１１５】
また、上記工程においては、サイドウォールＳＷ１を除去した後、新たにサイドウォールＳＷ２を形成したが、このサイドウォールＳＷ２の形成工程を省略することができる。例えば、サイドウォールＳＷ１の形成工程前に、ｎ−型半導体領域ＥＸ１およびｐ−型半導体領域ＥＸ２を形成しておき、サイドウォールＳＷ１の形成工程後に、ｎ＋型半導体領域ＳＤ１を形成してもよい。また、ノンドープのシリコンゲルマニウム領域１０を形成する場合には、サイドウォールＳＷ１の形成工程後に、シリコンゲルマニウム領域１０を形成し、さらに、ｐ＋型半導体領域ＳＤ２を形成する。
【０１１６】
以上の工程により、ｎＭＩＳ領域１Ａに、ｎチャネル型ＭＩＳＦＥＴＱｎ１が形成される。また、ｐＭＩＳ領域１Ｂに、ｐチャネル型ＭＩＳＦＥＴＱｐ１が形成される。
【０１１７】
次いで、ＲＣＡ洗浄などを用いてシリコン基板１の表面の清浄化を行う。このＲＣＡ洗浄とは、フッ酸洗浄、アンモニアと過酸化水素の混合液洗浄および塩酸と過酸化水素の混合液洗浄を順に行った後、超純水で洗浄を行う一連の洗浄工程という。さらに、ＲＣＡ洗浄の後、フッ酸などを用いて、シリコン基板１の表面の自然酸化膜の除去を行う。この自然酸化膜の除去工程によってゲート電極ＧＥ１、ＧＥ２、ｎ＋型半導体領域ＳＤ１およびシリコン領域１１の表面が露出する。
【０１１８】
次いで、サリサイド（Salicide：Self Aligned Silicide）技術により、ゲート電極ＧＥ１、ＧＥ２およびソース・ドレイン領域（ｎ＋型半導体領域ＳＤ１およびシリコン領域１１）の表面に、金属シリサイド層（２３ａ、２３）を形成する。以下この金属シリサイド層（２３ａ、２３）の形成工程について説明する。
【０１１９】
まず、図２６に示すように、ゲート電極ＧＥ１、ＧＥ２、ｎ＋型半導体領域ＳＤ１およびシリコン領域１１上を含むシリコン基板１の主面上に、金属膜として例えば、ニッケル合金膜２１をスパッタリング法を用いて７〜３０ｎｍ程度の膜厚で堆積する。ニッケル合金膜２１は、ニッケル（Ｎｉ）の他、Ｐｔ（白金），Ｐｄ（パラジウム），Ｈｆ（ハフニウム），Ｖ（バナジウム），Ａｌ（アルミニウム），Ｅｒ（エルビウム），Ｙｂ（イッテルビウム），Ｃｏ（コバルト）からなる群から選択された少なくとも一種以上の元素を含有している。ニッケル合金膜２１としては、ニッケル（Ｎｉ）と白金（Ｐｔ）とを含有する合金膜（ＮｉＰｔｘ）を用いることが好ましい。この場合、Ｐｔの組成比は、例えば３〜７原子％程度である。
【０１２０】
次いで、シリコン基板１に第１の熱処理（アニール処理）を施す。この第１の熱処理により、ゲート電極ＧＥ１、ＧＥ２を構成するシリコン膜（４）とニッケル合金膜２１とを反応させる。また、ｎ＋型半導体領域ＳＤ１およびシリコン領域１１を構成する単結晶シリコンとニッケル合金膜２１とを反応させる。これにより、図２７に示すように、金属と半導体との反応層である金属シリサイド層２３ａを形成する。この第１の熱処理は、低温短時間アニールが好ましい。具体的には、第１の熱処理として、窒素（Ｎ２）ガス雰囲気中で、２００〜３００℃の範囲で、１０〜１２０秒間の熱処理を行う。なお、窒素に、他の不活性ガス（例えばアルゴン（Ａｒ）ガス、ネオン（Ｎｅ）ガスまたはヘリウム（Ｈｅ）を混合した混合ガス雰囲気中で熱処理を行ってもよい。この第１の熱処理を行った段階では、金属シリサイド層２３ａは、メタルリッチなシリサイド層となっている。即ち、金属シリサイド層２３ａは、（Ｎｉ１−ｙＭｅｙ）２Ｓｉ相（０＜ｙ＜１、ｚ＞１）となっている。Ｍｅは、ニッケル合金膜２１が含有するＮｉ以外の金属元素を示す。
【０１２１】
次いで、例えば硫酸過水などを用いたウエットエッチングにより、未反応のニッケル合金膜２１を除去する。エッチング処理時間は、例えば３０〜６０分程度である。その結果、図２７に示すように、ゲート電極ＧＥ１、ＧＥ２、ｎ＋型半導体領域ＳＤ１およびシリコン領域１１の表面上のみに金属シリサイド層２３ａが残存する。
【０１２２】
次いで、シリコン基板１に第２の熱処理（アニール処理）を施す。この第２の熱処理を行うことにより、シリサイド化反応がさらに進み、図２８に示すように、金属シリサイド層２３ａは、金属元素（ＮｉとＭｅを足したもの）とＳｉとの組成比が１：１の化学量論比に近い、安定な金属シリサイド（Ｎｉ１−ｙＭｅｙＳｉ）層２３となる。この第２の熱処理の熱処理温度は、少なくとも第１の熱処理の熱処理温度よりも高くする必要がある。具体的には、第２の熱処理として、窒素（Ｎ２）ガス雰囲気中で、４００〜６００℃の範囲で、３０秒以下の熱処理を行う。なお、窒素に、他の不活性ガス（例えばアルゴン（Ａｒ）ガス、ネオン（Ｎｅ）ガスまたはヘリウム（Ｈｅ）を混合した混合ガス雰囲気中で熱処理を行ってもよい。
【０１２３】
なお、ｐチャネル型ＭＩＳＦＥＴＱｐ１のソース・ドレイン領域（すなわちｐ＋型半導体領域ＳＤ２）上に形成された金属シリサイド層２３においては、下層のシリコンゲルマニウム領域１０もシリサイド化反応に寄与し、金属シリサイド層２３中にＧｅを含有する場合がある。また、シリコン領域１１の表層部のみが、シリサイド化反応に寄与し、シリコンゲルマニウム領域１０と金属シリサイド層２３との間に薄いシリコン領域１１が残る場合もある。この金属シリサイド層２３により後述するプラグＰＧとの接続抵抗の低減を図ることができる。なお、上記においては、２回の熱処理でシリサイド化を行ったが、例えば、第１の熱処理を４５０℃程度の温度行い、第２の熱処理を省略してもよい。
【０１２４】
次いで、図２９に示すように、シリコン基板１の主面全面上に、圧縮応力膜３１として、例えば窒化シリコン膜を、プラズマＣＶＤ法などを用いて２０〜５０ｎｍ程度の膜厚で形成する。なお、ここでは、ｐチャネル型ＭＩＳＦＥＴＱｐ１の特性を向上させるため圧縮応力膜３１を形成したが、圧縮応力膜３１に代えて引張応力膜を形成してもよい。この場合、ｎチャネル型ＭＩＳＦＥＴＱｎ１の特性を向上させることができる。
【０１２５】
即ち、引張応力膜を形成した場合、引張応力によってｎチャネル型ＭＩＳＦＥＴＱｎ１のチャネル領域の電子の移動度を増加させることができ、それによってｎチャネル型ＭＩＳＦＥＴＱｎ１のオン電流を増加させることができる。また、圧縮応力膜を形成した場合、圧縮応力によってｐチャネル型ＭＩＳＦＥＴＱｐ１のチャネル領域の正孔の移動度を増加させることができ、それによってｐチャネル型ＭＩＳＦＥＴＱｐ１のオン電流を増加させることができる。
【０１２６】
窒化シリコン膜からなる引張応力膜を形成する場合は、例えば、モノシラン（ＳｉＨ４）、一酸化二窒素（Ｎ２Ｏ）およびアンモニア（ＮＨ３）を用いて、２５０℃から４００℃程度の温度でプラズマＣＶＤで窒化シリコン膜を成膜した後、紫外線を照射しながら４００℃から５５０℃程度の熱処理を施す。また、窒化シリコン膜からなる圧縮応力膜を形成する場合は、例えば、シラン（ＳｉＨ４）、一酸化二窒素（Ｎ２Ｏ）およびアンモニア（ＮＨ３）を用いて、３５０℃から５００℃程度の温度でプラズマＣＶＤで窒化シリコン膜を成膜する。
【０１２７】
ここでは、１〜２ＧＰａ程度の圧縮応力を有する窒化シリコン膜を圧縮応力膜３１として形成する。１Ｐａ＝１Ｎ／ｍ２である。ここで、本実施の形態においては、前述したように、よって、シリコンゲルマニウム領域１０およびその上部のシリコン領域１１の表面の平坦性が向上しているため、上記圧縮応力膜３１による圧縮応力が加わりやすく、ｐチャネル型ＭＩＳＦＥＴの特性をさらに向上させることができる。
【０１２８】
次いで、圧縮応力膜３１上に層間絶縁膜３２として、例えば酸化シリコンをＣＶＤ法などを用いて堆積する。次いで、層間絶縁膜３２の表面をＣＭＰ（Chemical Mechanical Polishing、化学機械研磨）法などを用いて平坦化する。
【０１２９】
次いで、図３０に示すように、ｎチャネル型ＭＩＳＦＥＴＱｎ１のソース・ドレイン領域（ｎ＋型半導体領域ＳＤ１）上およびｐチャネル型ＭＩＳＦＥＴＱｐ１のソース・ドレイン領域（シリコンゲルマニウム領域１０（ｐ＋型半導体領域ＳＤ２））上の層間絶縁膜３２および圧縮応力膜３１を選択的に除去することによりコンタクトホール（貫通孔、孔）ＣＮＴを形成する。例えば、圧縮応力膜３１をエッチングストッパ膜として層間絶縁膜３２をパターニングした後、圧縮応力膜３１をエッチングすることで、コンタクトホールＣＮＴを形成する。
【０１３０】
次いで、コンタクトホールＣＮＴ内に、導電性膜を形成することにより、プラグ（接続用導体部）ＰＧを形成する。プラグＰＧを形成するには、例えば、コンタクトホールＣＮＴの内部（底部および側壁上）を含む層間絶縁膜３２上に、バリア導体膜（図示せず）を堆積した後、このバリア導体膜上に主導体膜をコンタクトホールＣＮＴを埋める程度の膜厚で堆積する。この後、層間絶縁膜３２上の不要な主導体膜およびバリア導体膜をＣＭＰ法またはエッチバック法などによって除去する。バリア導体膜としては、例えば、チタン膜、窒化チタン膜、あるいはそれらの積層膜を用いることができ、主導体膜としては、タングステン膜などを用いることができる。
【０１３１】
ｎチャネル型ＭＩＳＦＥＴＱｎ１のソース・ドレイン領域（ｎ＋型半導体領域ＳＤ１）上に形成されたプラグＰＧは、そのソース・ドレイン領域の表面上の金属シリサイド層２３と接して電気的に接続される。また、ｐチャネル型ＭＩＳＦＥＴＱｐ１のソース・ドレイン領域（ｐ＋型半導体領域ＳＤ２）上に形成されたプラグＰＧは、そのソース・ドレイン領域の表面上の金属シリサイド層２３と接して電気的に接続される。また、図示は省略するが、ゲート電極ＧＥ１、ＧＥ２の上部にプラグＰＧを形成してもよい。
【０１３２】
次に、図３１に示すように、プラグＰＧ上を含む層間絶縁膜３２上に、ストッパ絶縁膜３３および層間絶縁膜３４を順次形成する。ストッパ絶縁膜３３は、層間絶縁膜３４に対してエッチング選択性を有し、例えば、ストッパ絶縁膜３３として窒化シリコン膜を、層間絶縁膜３４として酸化シリコン膜を用いることができる。
【０１３３】
次に、シングルダマシン法により第１層目の配線Ｍ１を形成する。層間絶縁膜３４をパターニングした後、ストッパ絶縁膜３３をエッチングすることにより、配線溝を形成する。次いで、配線溝内部を含む層間絶縁膜３４上にバリア導体膜（図示せず）およびシード層（図示せず）を形成する。次いで、電解めっき法などを用いてシード層上に金属めっき膜を形成した後、配線溝以外の領域の金属めっき膜、シード層およびバリアメタル膜をＣＭＰ法により除去することにより、第１層目の配線Ｍ１を形成する。バリア導体膜としては、例えば窒化チタン膜、タンタル膜または窒化タンタル膜などを用いることができ、シード層としては、銅（Ｃｕ）のシード層を用い、金属めっき膜としては、銅めっき膜を用いることができる。
【０１３４】
配線Ｍ１は、プラグＰＧを介して、ｎチャネル型ＭＩＳＦＥＴＱｎ１およびｐチャネル型ＭＩＳＦＥＴＱｐ１のソース・ドレイン領域（ＳＤ１、ＳＤ２）やゲート電極ＧＥ１、ＧＥ２などと電気的に接続されている。その後、デュアルダマシン法などにより２層目以降の配線を形成するが、ここではその説明は省略する。また、配線Ｍ１や２層目以降の配線は、ダマシン配線に限定されず、配線用の導電体膜をパターニングして形成することもできる。配線用の導電体膜としては、例えばタングステンまたはアルミニウム（Ａｌ）などを用いることができる。
【０１３５】
その後、最上層配線上に保護膜等を形成した後、シリコン基板１をダイシングなどで切断（分割）することにより、複数の半導体装置（半導体チップ）が形成される。
【０１３６】
図３２は、本実施の形態の半導体装置を用いた半導体チップの構成例を示す平面図である。このように、上記工程により形成された半導体装置をメモリや周辺回路を有する半導体チップとして用いてもよい。図３２に示す半導体チップＳＭ１は、ＳＲＡＭ（Static Random Access Memory）などのメモリセルアレイが形成されたメモリ領域（メモリ回路領域、メモリセルアレイ領域、ＳＲＡＭ領域）４１と、メモリ以外の回路（周辺回路）が形成された周辺回路領域４２とを有している。周辺回路領域４２は、ロジック回路が形成されたロジック回路領域４２ａを含んでいる。メモリ領域４１と周辺回路領域４２との間や、周辺回路領域４２同士の間は、半導体チップＳＭ１の内部配線層（上記配線Ｍ１およびそれよりも上層の配線）を介して必要に応じて電気的に接続されている。また、半導体チップＳＭ１の主面（表面）の周辺部には、半導体チップＳＭ１の主面の四辺に沿って複数のパッド電極（ボンディングパッド）ＰＤが形成されている。各パッド電極ＰＤは、半導体チップＳＭ１の内部配線層を介してメモリ領域４１や周辺回路領域４２などに電気的に接続されている。なお、図３２は平面図であるが、理解を簡単にするために、メモリ領域４１およびロジック回路領域４２ａにハッチングを付してある。
【０１３７】
例えば、上記ｐチャネル型ＭＩＳＦＥＴＱｐ１およびｎチャネル型電界効果トランジスタＱｎ１を用いてＳＲＡＭメモリセルを構成してもよい。また、上記ｐチャネル型ＭＩＳＦＥＴＱｐ１およびｎチャネル型電界効果トランジスタＱｎ１を用いてロジック回路領域４２ａのロジック回路を構成してもよい。
【０１３８】
例えば、前述した素子の粗密について、メモリ領域４１には、素子が密に形成される。また、ロジック回路のレイアウトによっては、ロジック回路領域４２ａにおいて、素子が密な部分と、疎な部分とが生じ得る。このような素子の粗密があっても、本実施の形態によれば、シリコンゲルマニウム領域１０のせり上げ量Ｈのばらつきを低減することができる（図２１参照）。
【０１３９】
以上詳細に説明したように、本実施の形態によれば、半導体装置の特性を向上させることができる。
【０１４０】
図３３は、本発明者が試作した半導体装置（ｐチャネル型ＭＩＳＦＥＴＱｐ１）の断面写真である。図３４は、上記写真の模写図である。図３３および図３４に示すように、シリコン基板１とシリコンゲルマニウム領域１０との境界において、第１斜面である（１００）および第２斜面である上記（１００）面と９０°のなす角で交差する（１００）面とを確認することができた。また、シリコンゲルマニウム領域１０の上面がゲート絶縁膜３の上面より低い位置に形成されていることが確認できた。さらに、前述したように、本実施の形態の半導体装置においては、比較例より約２０％程度の移動度の向上が確認できた（図１７）。
【０１４１】
なお、上記工程は、一例であり、種々の変形が可能であることは言うまでもない。例えば、ｎＭＩＳ領域１ＡやｐＭＩＳ領域１Ｂにウエルを形成してもよい。また、ｎＭＩＳ領域１Ａの金属シリサイド層２３にＡｌ（アルミニウム）を注入し、引張応力を生じさせ、ｎチャネル型ＭＳＩＦＥＴＱｎ１の特性の向上を図ってもよい。また、ニッケル合金膜２１上をバリア膜で保護した状態で、シリサイド化を行ってもよい。また、本実施の形態においては、シリコン基板１を用いたが上記溝ｇ２を形成し得る材料であれば他の半導体基板を用いてもよい。また、シリコンゲルマニウム領域１０や後述の炭化シリコン領域１２についても基板を構成する半導体材料と格子定数が異なる他の半導体材料を用いてもよい。
【０１４２】
（実施の形態２）
実施の形態１においては、第１エッチングと第２エッチングによる２段階のエッチングで、所望の形状の溝ｇ２を形成したが、本実施の形態においては、第１エッチングの後にイオン注入を行った後、第２エッチングを行う。
【０１４３】
図３５および図３６は、本実施の形態の半導体装置の製造工程を示す断面図である。
【０１４４】
まず、実施の形態１と同様に、面方位（１１０）のシリコン基板１を準備し、素子分離領域２、ゲート絶縁膜３、ゲート電極ＧＥ１、ＧＥ２、サイドウォールＳＷ１およびキャップ絶縁膜ＣＰを形成する（図７、図８参照）。
【０１４５】
次いで、上記形状のサイドウォールＳＷ１およびキャップ絶縁膜ＣＰをマスクに、第１エッチングを行う。具体的には、ｐＭＩＳ領域１Ｂにおいて、ゲート電極（サイドウォールＳＷ１）ＧＥ２の両側のシリコン基板１をその表面から所定の深さまでエッチングして溝ｇ１を形成する。この第１エッチングは、異方性のドライエッチングによって行い、溝形状を、略ボックス形状とする。例えば、溝の深さは、３０ｎｍ〜５０ｎｍ程度とする。この第１エッチングにより、溝ｇ１のゲート電極ＧＥ２側には、第１側面が露出し、素子分離領域２側には、第２側面が露出する。ここでは、第２側面として、素子分離領域２の側壁が露出している。上記シリコン基板１の表面は、前述したとおり（１１０）面である。よって、溝ｇ１のゲート電極ＧＥ２側の第１側面には、シリコン基板１の（１１０）面が露出し、底面にはシリコン基板１の（１１０）面が露出する（図１０参照）。
【０１４６】
次いで、図３５に示すように、ｐＭＩＳ領域１Ｂにおいて、サイドウォールＳＷ１およびキャップ絶縁膜ＣＰをマスクとして、シリコン基板１にＧｅイオンのイオン注入を行う。これにより、溝ｇ１の底面およびゲート電極ＧＥ２側の側面である第１側面に、Ｇｅイオンが打ち込まれ、ダメージ層が形成される。第１側面部にダメージ層を厚く形成するために、斜めイオン打ち込みを行ってもよい。
【０１４７】
次いで、図３６に示すように、第２エッチングを行い、溝ｇ１の第１側壁および底面から露出するシリコン基板１をさらに後退させ、溝ｇ２を形成する。この第２エッチングは、実施の形態１と同様の異方性のウエットエッチングによって行う。この工程により、（１００）面と、この（１００）面と９０°のなす角で交差する（１００）面と、を有する溝ｇ２が形成される。
【０１４８】
次いで、実施の形態１と同様に、ｐＭＩＳ領域１Ｂの溝ｇ２内に、ｐ型のシリコンゲルマニウム（ＳｉＧｅ）をエピタキシャル成長させ、シリコンゲルマニウム領域１０(ＳＤ２)を形成する。さらに、連続してシリコンゲルマニウム領域１０上にシリコン（Ｓｉ）をエピタキシャル成長させ、シリコン領域１１を形成する。
【０１４９】
次いで、実施の形態１と同様に、ｎＭＩＳ領域１Ａの窒化シリコン膜８と、ｐＭＩＳ領域１ＢのサイドウォールＳＷ１の窒化シリコン膜８およびゲート電極ＧＥ１、ＧＥ２上の窒化シリコン膜６を除去し、ｎ−型半導体領域ＥＸ１およびｐ−型半導体領域ＥＸ２を形成する（図２３参照）。さらに、サイドウォールＳＷ２を形成した後、ｎ＋型半導体領域ＳＤ１を形成する（図２５参照）。以降の工程についても、実施の形態１と同様であるためその説明を省略する。
【０１５０】
このように、本実施の形態によれば、実施の形態１で説明した効果に加え、次の効果を有する。即ち、Ｇｅイオンのイオン打ち込みによるダメージ層を形成したので、ウエットエッチングが進行しやすく、（１００）面と、この（１００）面と９０°のなす角で交差する（１００）面とが早い段階で、露出する。また、これらの面の露出面積も大きくなる。また、溝ｇ２内部に形成されるシリコンゲルマニウム領域１０の結晶性も向上し、ｐチャネル型ＭＩＳＦＥＴＱｐ１の特性をさらに向上させることができる。
【０１５１】
なお、ダメージ層を形成するためのイオン注入に際しては、上記Ｇｅイオンの他、Ｓｉイオンを注入してもよい。
【０１５２】
（実施の形態３）
実施の形態１においては、シリコンゲルマニウム領域１０を、６０〜８０原子％のＳｉと２０〜４０原子％のＧｅとで構成したが、本実施の形態においては、シリコンゲルマニウム領域１０のＧｅ濃度を２５原子％以上とする。なお、シリコンゲルマニウム領域１０の構成（組成比）および製造方法以外は、実施の形態１と同様であるため、シリコンゲルマニウム領域１０以外の構成および製造工程についてはその説明を省略する。
【０１５３】
前述したように、シリコンゲルマニウム領域１０は、例えば、シラン系ガスとゲルマン系ガスを原料ガスとしたエピタキシャル成長により形成することができる。シラン系ガスとしては、例えばモノシランガス（ＳｉＨ４）やジクロロシラン（ＳｉＨ２Ｃｌ２）などを用いることができる。また、ゲルマン系ガスとしては、モノゲルマンガス（ＧｅＨ４）などを用いることができる。また、シラン系ガスの供給量に対するゲルマン系ガスの供給量（流量）の割合を調整することで、シリコンゲルマニウム領域１０中のＧｅの濃度（割合、組成比）を変化させることができる。よって、このエピタキシャル成長の際、シラン系ガスの供給量に対するゲルマン系ガスの供給量（流量）の割合をより多くすることで、シリコンゲルマニウム領域１０中のＧｅ濃度を高くすることができる。
【０１５４】
なお、実施の形態１と同様に、シリコンゲルマニウム領域１０は、例えば４０〜１００ｎｍ程度の厚みに形成することができ、シリコン領域１１は、例えば５〜２０ｎｍ程度の厚みに形成することができる。ここでは、上記原料ガス中に、例えば、水素化ホウ素（Ｂ２Ｈ６）などのｐ型のドーピングガス（ｐ型の不純物添加用のガス）を含ませた状態で成膜することにより、ｐ型のシリコンゲルマニウム領域１０を形成する。なお、ノンドープのシリコンゲルマニウム領域１０を成膜した後、ｐ型の不純物イオンをイオン注入法により注入してもよい。
【０１５５】
本実施の形態における、シリコンゲルマニウム領域１０のエピタキシャル成長条件の一例を示す。シリコンゲルマニウム領域１０の形成に際しては、例えば、反応室(チャンバー)内において、６５０℃、１．３３ｋＰａの雰囲気下で、原料ガスとして、ジクロロシラン、モノゲルマンガスおよび水素化ホウ素（Ｂ２Ｈ６）をそれぞれ、２０ｓｃｃｍ、１６ｓｃｃｍ、１６０ｓｃｃｍの流量で、キャリアガスである３５ｓｃｃｍの流量の塩酸（ＨＣｌ）とともに反応室内に導入する。かかる条件により、シリコンゲルマニウムをエピタキシャル成長させた場合、Ｇｅの原子％は、約３０％、Ｓｉの原子％は、約７０％となる。即ち、シリコンゲルマニウムをＳｉ１-ｘＧｅｘと表記した場合、ｘ≒０．３となる。
【０１５６】
この後、実施の形態１と同様に、シリコンゲルマニウム領域１０上に、連続してシリコンゲルマニウム領域１０上にシリコン（Ｓｉ）をエピタキシャル成長させ、シリコン領域１１を形成する。
【０１５７】
このように、シリコンゲルマニウム領域１０中のＧｅ濃度を大きくすることで、格子定数が大きい箇所が多くなり、ｐチャネル型ＭＩＳＦＥＴＱｐ１のチャネル領域に対する圧縮応力がより大きくなる。これにより、ｐチャネル型ＭＩＳＦＥＴＱｐ１の特性をさらに向上させることができる。シリコンゲルマニウム領域１０中のＧｅ濃度としては、２５原子％以上とすることが望ましい。
【０１５８】
（実施の形態４）
本実施の形態においては、シリコンゲルマニウムのエピタキシャル成長において、シラン系ガスの供給量に対するゲルマン系ガスの供給量（流量）の割合を、その成長途中で変化させる。なお、シリコンゲルマニウム領域１０の構成（組成比）および製造方法以外は、実施の形態１と同様であるため、シリコンゲルマニウム領域１０以外の構成および製造工程についてはその説明を省略する。
【０１５９】
前述したように、シリコンゲルマニウム領域１０は、例えば、シラン系ガスとゲルマン系ガスを原料ガスとしたエピタキシャル成長により形成することができる。シラン系ガスとしては、例えばモノシランガス（ＳｉＨ４）やジクロロシラン（ＳｉＨ２Ｃｌ２）などを用いることができる。また、ゲルマン系ガスとしては、モノゲルマンガス（ＧｅＨ４）などを用いることができる。また、シラン系ガスの供給量に対するゲルマン系ガスの供給量（流量）の割合を調整することで、シリコンゲルマニウム領域１０中のＧｅの濃度（割合、組成比）を変化させることができる。よって、このエピタキシャル成長の際、シラン系ガスの供給量に対するゲルマン系ガスの供給量（流量）の割合を変化させることで、シリコンゲルマニウム領域１０中のＧｅ濃度を変化させることができる。例えば、成長初期においては、シラン系ガスのみで成長させ（Ｓｉ１−ｘＧｅｘのｘが０）、徐々にシラン系ガスの供給量に対するゲルマン系ガスの供給量の割合を多くし、成長後期においては、Ｓｉ１−ｘＧｅｘのｘが０．４程度となるようにシラン系ガスの供給量とゲルマン系ガスの供給量との流量比を調整する。この場合、シリコンゲルマニウム領域１０（Ｓｉ１−ｘＧｅｘ）中のＸは、０から０．４まで上昇することとなる。
【０１６０】
ここで、前述したように、シリコンゲルマニウム領域１０のエピタキシャル成長に際しては、溝ｇ２の側面となる（１００）面および、この（１００）面と９０°のなす角で交差する（１００）面とから優先的に結晶成長が進む。よって、溝ｇ２の側面（第１斜面および第２斜面、側壁部）においては、ゲルマニウム濃度が、他の領域のゲルマニウム濃度より低くなっており、その成長方向にしたがってゲルマニウム濃度が高くなる。
【０１６１】
例えば、溝ｇ２の側面（第１斜面および第２斜面、側壁部）から溝ｇ２の内部方向、さらには、溝ｇ２の第２側面方向（素子分離領域２の方向）に成長が進むにしたがってＧｅ濃度が高くなる。また、溝ｇ２の底面から上面にかけてＧｅ濃度が高くなる。但し、前述したように、溝ｇ２の底面を構成する（１１０）面より、第１側面を構成する（１００）面の方が結晶成長しやすいため、横方向（第１側面から第２側面）にかけての濃度勾配の方が大きくなる。なお、溝ｇ２の第２側面として素子分離領域２ではなく、シリコン基板１が露出していてもよい。この場合、第２側面から溝ｇ２の内部方向にかけても結晶成長が進む。
【０１６２】
よって、溝ｇ２の側面（第１斜面および第２斜面、側壁部）においては、前述のとおり、ゲルマニウム濃度が、他の領域のゲルマニウム濃度より低くなる。より詳細には、少なくとも、溝ｇ２の側面（第１斜面および第２斜面、側壁部）におけるシリコンゲルマニウム領域１０は、溝ｇ２の第１側面（ゲート電極ＧＥ２側）と第２側面（素子分離領域２側）との中間部の表面におけるシリコンゲルマニウム領域１０の濃度より低くなると言える。
【０１６３】
このように、徐々にゲルマン系ガスの供給量の割合を多くしながらシリコンゲルマニウムのエピタキシャル成長を行うことによって、溝ｇ２の第１側壁および底面部近傍の結晶の歪を小さくし、結晶欠陥の低減および成膜性の向上を図ることができる。一方、シリコンゲルマニウム領域１０において、溝ｇ２の側壁部近傍から徐々にＧｅ濃度が大きくなることで、格子定数が広い箇所が徐々に増加し、最終的にはＧｅ濃度が４０原子％程度となることで、ＳｉＧｅによる歪みを大きくし、ｐチャネル型ＭＩＳＦＥＴＱｐ１のチャネル領域に対する圧縮応力を大きくすることができる。
【０１６４】
（実施の形態５）
実施の形態１においては、所定形状の溝ｇ２内にシリコンゲルマニウム領域１０を形成し、さらに、ｐチャネル型ＭＩＳＦＥＴＱｐ１上に圧縮応力膜３１を形成することでｐチャネル型ＭＩＳＦＥＴＱｐ１の特性の向上を図ったが、本実施の形態においては、ｎチャネル型ＭＩＳＦＥＴＱｎ１の特性をも向上させる各種応用例について説明する。図３７〜図４４は、本実施の形態の半導体装置およびその製造工程を示す要部断面図である。図３７は、応用例１に、図３８は、応用例２に、図３９および図４０は、応用例３に、図４１〜図４４は、応用例４に対応する。なお、本実施の形態においても、実施の形態１と異なる構成および製造工程について詳細に説明する。
【０１６５】
（応用例１）
図３７に示す半導体装置においては、ｎチャネル型ＭＩＳＦＥＴＱｎ１のゲート絶縁膜３ａとして、高誘電率絶縁膜（ｈｉｇｈ−ｋ絶縁膜）が用いられ、ゲート電極ＧＥ１を構成する導電性膜として金属膜とこの金属膜上に設けられたポリシリコン（多結晶シリコン膜）を有する積層導電膜４ａが用いられている。いわゆるメタルゲート電極（ＧＥ１）が用いられている。積層導電膜４ａの他、金属化合物膜を用いてもよい。
【０１６６】
このように、高誘電率絶縁膜をゲート絶縁膜３ａとして用いることで、ｎチャネル型ＭＩＳＦＥＴＱｎ１の電流量を大きくすることができる。また、ゲート絶縁膜３ａの厚膜化が可能となり、リーク電流の低減を図ることができる。さらに、このゲート絶縁膜（高誘電率絶縁膜）３ａとメタルゲート電極（ＧＥ１）との組み合わせにより、電子の流れを阻害するフォノン振動が抑制されるため、ｎチャネル型ＭＩＳＦＥＴＱｎ１の駆動特性がさらに向上する。
【０１６７】
高誘電率絶縁膜（３ａ）としては、例えば、ＨｆＯ２、ＨｆＳｉＯＮ、Ｌａ２Ｏ３、Ａｌ２Ｏ３などを用いることができる。また、メタルゲート電極（ＧＥ１）を構成する金属膜としては、例えば、Ａｌ、Ｒｕ、Ｗなどを用いることができる。また、ＴｉＮやＴａＳｉＮなど、金属と窒素の導電性化合物や、金属と半導体と窒素からなる導電性化合物を用いてもよい。さらに、メタルゲート電極（ＧＥ１）として、上記金属膜や導電性化合物を単層で用いてもよい。さらに、メタルゲート電極（ＧＥ１）を、上記導電性化合物とこの導電性化合物上に設けられたポリシリコンとの積層膜としてもよい。
【０１６８】
ｎチャネル型ＭＩＳＦＥＴＱｎ１のゲート絶縁膜（高誘電率絶縁膜）３ａおよびメタルゲート電極（ＧＥ１）の形成方法に制限はないが、例えば、次のような工程により形成することができる。
【０１６９】
実施の形態１と同様にシリコン基板１に素子分離領域２およびゲート絶縁膜３として薄い酸化シリコン膜を形成した後、ｎＭＩＳ領域１Ａの酸化シリコン膜を除去し、ｎＭＩＳ領域１Ａのみにゲート絶縁膜３ａとして高誘電率絶縁膜を形成する。
【０１７０】
次いで、実施の形態１と同様に、ゲート絶縁膜３上に、導電性膜としてシリコン膜４、酸化シリコン膜５および窒化シリコン膜６を形成した後、これらの膜をパターニングすることにより、ｐＭＩＳ領域１Ｂにゲート電極ＧＥ２およびキャップ絶縁膜ＣＰを形成する。次いで、ｎＭＩＳ領域１Ａのゲート絶縁膜３ａ上のみに、積層導電膜４ａとして金属膜とこの金属膜上に設けられたポリシリコン、酸化シリコン膜５および窒化シリコン膜６を形成した後、これらの膜をパターニングすることにより、積層導電膜４ａで構成されるメタルゲート電極（ＧＥ１）およびキャップ絶縁膜ＣＰを形成する。
【０１７１】
この後は、実施の形態１と同様にゲート電極ＧＥ１、ＧＥ２の側壁にサイドウォールＳＷ１を形成した後、ｐＭＩＳ領域においては、実施の形態１で詳細に説明した２段階のエッチング工程を行うことで溝ｇ２を形成し、その溝ｇ２の内部にｐ型のシリコンゲルマニウムをエピタキシャル成長させ、ｐ型のシリコンゲルマニウム領域１０（ＳＤ２）を形成する。その後、連続してシリコンゲルマニウム領域１０上にシリコン（Ｓｉ）をエピタキシャル成長させることにより、シリコン領域１１を形成する。
【０１７２】
次いで、実施の形態１と同様に、サイドウォールＳＷ１を除去し、ｎＭＩＳ領域１Ａに、ｎ−型半導体領域ＥＸ１を形成し、また、ｐＭＩＳ領域１Ｂに、ｐ−型半導体領域ＥＸ２を形成する。次いで、ゲート電極ＧＥ１、ＧＥ２の側壁に、窒化シリコン膜１３からなるサイドウォールＳＷ２を形成した後、ゲート電極ＧＥ１およびサイドウォールＳＷ２の両側のシリコン基板１中にｎ＋型半導体領域ＳＤ１を形成する。次いで、実施の形態１と同様に、サリサイド技術により、ゲート電極ＧＥ１、ＧＥ２およびソース・ドレイン領域の表面に、金属シリサイド層２３を形成した後、シリコン基板１の主面全面上に圧縮応力膜３１を形成する。次いで、実施の形態１と同様に、層間絶縁膜３２、プラグＰＧ、ストッパ絶縁膜３３および層間絶縁膜３４、および第１層目の配線Ｍ１を形成する。
【０１７３】
このように、本実施の形態によれば、実施の形態１の効果に加え以下の効果を奏する。即ち、実施の形態１で説明したように、（１１０）のシリコン基板１を用いることでｐチャネル型ＭＩＳＦＥＴＱｐ１の正孔の移動度を向上させることができるが、（１１０）シリコン基板１を用いた場合、（１００）のシリコン基板を用いる場合と比較し、ｎチャネル型ＭＩＳＦＥＴＱｎ１の電子の移動度は低下する。
【０１７４】
しかしながら、本実施の形態の応用例１においては、ｎチャネル型ＭＩＳＦＥＴＱｎ１のゲート絶縁膜３ａとして、高誘電率絶縁膜を用い、ゲート電極ＧＥ１を構成する導電性膜として積層導電膜（金属膜とこの金属膜上に設けられたポリシリコン）４ａを用いたので、前述したとおり、ｎチャネル型ＭＩＳＦＥＴＱｎ１の駆動特性を向上させることができる。
【０１７５】
このように、本実施の形態においては、ｐチャネル型ＭＳＩＦＥＴＱｐ１とｎチャネル型ＭＩＳＦＥＴＱｎ１の双方の特性を向上させることができる。
【０１７６】
なお、ｐチャネル型ＭＩＳＦＥＴＱｐ１のゲート絶縁膜３に高誘電率絶縁膜（ｈｉｇｈ−ｋ絶縁膜）を用い、ゲート電極ＧＥ２にメタルゲート電極を用いてもよい。ｐチャネル型ＭＩＳＦＥＴＱｐ１のゲート絶縁膜３の高誘電率絶縁膜は、ｎチャネル型ＭＩＳＦＥＴＱｎ１のゲート絶縁膜３ａと同じ材料を用い、同様の構成としてもよい。また、ｐチャネル型ＭＩＳＦＥＴＱｐ１のゲート電極ＧＥ２は、ｎチャネル型ＭＩＳＦＥＴＱｎ１のゲート電極ＧＥ１と同じ材料を用い、同様の構成としてもよい。また、ｎチャネル型ＭＩＳＦＥＴＱｎ１およびｐチャネル型ＭＩＳＦＥＴＱｐ１について、チャネル下の半導体の仕事関数をそれぞれ最適に制御するために、それぞれ異なる高誘電率絶縁膜やゲート電極材料を用いてもよい。また、ｎチャネル型ＭＩＳＦＥＴＱｎ１およびｐチャネル型ＭＩＳＦＥＴＱｐ１について、チャネル下の半導体の仕事関数をそれぞれ最適に制御するために、高誘電率絶縁膜やゲート電極についてそれぞれ異なる構成としてもよい。
【０１７７】
このように、ｐチャネル型ＭＩＳＦＥＴＱｐ１のゲート絶縁膜３に高誘電率絶縁膜（ｈｉｇｈ−ｋ絶縁膜）を用い、ゲート電極ＧＥ２にメタルゲート電極を用いることで、ｐチャネル型ＭＳＩＦＥＴＱｐ１の特性をさらに向上させることができる。
【０１７８】
（応用例２）
図３８に示す半導体装置においては、ｎチャネル型ＭＩＳＦＥＴＱｎ１のソース・ドレイン領域（ｎ＋型半導体領域ＳＤ１、ＳＤ３）が、炭化シリコン（ＳｉＣ）領域１２中に配置されている。かかる構造によれば、ｎチャネル型ＭＩＳＦＥＴＱｎ１のチャネル領域に引張応力を作用させ(印加し)、それによって、電子の移動度（チャネル領域における電子の移動度）を増加させることができる。これにより、ｎチャネル型ＭＩＳＦＥＴＱｎ１のチャネルを流れるオン電流を増加させることができ、高速動作化を図ることができる。炭化シリコン領域１２がチャネル領域に引張応力を作用させるのは、炭化シリコン領域１２の格子定数がシリコン（シリコン基板１）の格子定数よりも小さいことに主に起因している。
【０１７９】
ｎチャネル型ＭＩＳＦＥＴＱｎ１の炭化シリコン領域１２の形成方法に制限はないが、例えば、次のような工程により形成することができる。
【０１８０】
実施の形態１と同様にシリコン基板１に素子分離領域２、ゲート絶縁膜３、ゲート電極ＧＥ１、ＧＥ２、キャップ絶縁膜ＣＰおよびサイドウォールＳＷ１を形成した後、ｐＭＩＳ領域においては、実施の形態１で詳細に説明した２段階のエッチング工程を行うことで溝ｇ２を形成し、その溝ｇ２の内部にｐ型のシリコンゲルマニウムをエピタキシャル成長させ、ｐ型のシリコンゲルマニウム領域１０（ＳＤ２）を形成する。その後、連続してシリコンゲルマニウム領域１０上にシリコン（Ｓｉ）をエピタキシャル成長させることにより、シリコン領域１１を形成する（図２２参照）。また、サイドウォールＳＷ１を形成した後、ｎＭＩＳ領域においては、サイドウォールＳＷ１をマスクに、クラスターカーボンを注入した後、サイドウォールＳＷ１の両側のシリコン基板１をアモルファス化する。次いで、熱処理を施し、アモルファス化した領域を再結晶化させる。これにより、サイドウォールＳＷ１の両側のシリコン基板１中に炭化シリコン領域１２を形成する。
【０１８１】
次いで、実施の形態１と同様に、ｎＭＩＳ領域１Ａに、ｎ−型半導体領域ＥＸ１を形成し、また、ｐＭＩＳ領域１Ｂに、ｐ−型半導体領域ＥＸ２を形成する。次いで、ゲート電極ＧＥ１、ＧＥ２の側壁に、窒化シリコン膜１３からなるサイドウォールＳＷ２を形成した後、ゲート電極ＧＥ１およびサイドウォールＳＷ２の両側の炭化シリコン領域１２中にｎ＋型半導体領域ＳＤ１形成する。
【０１８２】
この後、実施の形態１と同様に、サリサイド技術により、ゲート電極ＧＥ１、ＧＥ２およびソース・ドレイン領域（ｎ＋型半導体領域ＳＤ１およびｐ＋型半導体領域ＳＤ２）の表面に、金属シリサイド層（２３ａ、２３）を形成した後、シリコン基板１の主面全面上に圧縮応力膜３１を形成する。次いで、実施の形態１と同様に、層間絶縁膜３２、プラグＰＧ、ストッパ絶縁膜３３および層間絶縁膜３４、および第１層目の配線Ｍ１を形成する。
【０１８３】
このように、本実施の形態によれば、実施の形態１の効果に加え以下の効果を奏する。即ち、実施の形態１で説明したように、（１１０）のシリコン基板１を用いることでｐチャネル型ＭＩＳＦＥＴＱｐ１の正孔の移動度を向上させることができるが、（１１０）シリコン基板１を用いた場合、（１００）のシリコン基板を用いる場合と比較し、ｎチャネル型ＭＩＳＦＥＴＱｎ１の電子の移動度は低下する。
【０１８４】
しかしながら、本実施の形態の応用例２においては、ｎチャネル型ＭＩＳＦＥＴＱｎ１のソース・ドレイン領域を炭化シリコン領域１２中に形成したので、前述したとおり、ｎチャネル型ＭＩＳＦＥＴＱｎ１のチャネル領域に引張応力を作用させることができ、ｎチャネル型ＭＩＳＦＥＴＱｎ１の駆動特性を向上させることができる。
【０１８５】
このように、本実施の形態においては、ｐチャネル型ＭＳＩＦＥＴＱｐ１とｎチャネル型ＭＩＳＦＥＴＱｎ１の双方の特性を向上させることができる。
【０１８６】
（応用例３）
図３９および図４０に示す半導体装置においては、ｎチャネル型ＭＩＳＦＥＴＱｎ１のソース・ドレイン領域上に引張応力膜（引張ライナー膜）５２が形成され、ｐチャネル型ＭＩＳＦＥＴＱｐ１のソース・ドレイン領域上に圧縮応力膜３１が形成されている。かかる構造を、デュアルストレスライナー構造ということがある。
【０１８７】
このように、ｎＭＩＳ領域１Ａ上の圧縮応力膜３１を除去し、引張応力膜５２を形成する。これにより、ｎチャネル型ＭＩＳＦＥＴＱｎ１のチャネル領域の電子の移動度を増加させることができ、それによってｎチャネル型ＭＩＳＦＥＴＱｎ１のオン電流を増加させることができる。
【０１８８】
ｎチャネル型ＭＩＳＦＥＴＱｎ１上の引張応力膜５２の形成方法に制限はないが、例えば、次のような工程により形成することができる。
【０１８９】
実施の形態１と同様に、シリコン基板１に素子分離領域２を形成した後、ｎＭＩＳ領域１Ａに、ｎチャネル型ＭＩＳＦＥＴＱｎ１を、ｐＭＩＳ領域１Ｂに、ｐチャネル型ＭＩＳＦＥＴＱｐ１を形成した後、サリサイド技術により、ゲート電極ＧＥ１、ＧＥ２およびソース・ドレイン領域の表面に、金属シリサイド層２３を形成する（図２８参照）。次いで、実施の形態１と同様に、シリコン基板１の主面全面上に、圧縮応力膜３１を形成した後、図３９に示すように、この圧縮応力膜３１上に、エッチングストッパ膜として絶縁膜５１を形成する。この絶縁膜５１は、後述の引張応力膜５２とは異なる材料により形成されていることが必要である。例えば、後で形成する引張応力膜５２を窒化シリコン膜とする場合には、絶縁膜５１として酸化シリコン膜が好適であるが、それ以外にも、炭化シリコン膜、炭窒化シリコン膜または酸窒化シリコン膜を絶縁膜５１として用いることができる。絶縁膜５１の膜厚（形成膜厚）は、例えば６〜２０ｎｍ程度である。
【０１９０】
次いで、ｎＭＩＳ領域１Ａの絶縁膜５１およびその下の圧縮応力膜３１をドライエッチングして除去する。次いで、シリコン基板１の主面全面上に、引張応力膜５２を形成する。この引張応力膜５２は、例えば窒化シリコンからなり、プラズマＣＶＤ法などを用いて形成することができ、その膜厚（堆積膜厚）は、２０〜５０ｎｍ程度とすることができる。このように窒化シリコンからなる引張応力膜５２を形成する場合は、例えば、シラン（ＳｉＨ４）、一酸化二窒素（Ｎ２Ｏ）およびアンモニア（ＮＨ３）を用いて、２５０℃から４００℃程度の温度でプラズマＣＶＤで窒化シリコン膜を成膜した後、紫外線を照射しながら４００℃から５５０℃程度の熱処理を施すことにより、この窒化シリコン膜からなる引張応力膜を形成することができる。引張応力膜５２の引張応力は例えば１〜２ＧＰａ程度である。次いで、図４０に示すように、ｎＭＩＳ領域１Ａをフォトレジスト膜ＰＲ３で覆い、ｐＭＩＳ領域１Ｂの引張応力膜５２をドライエッチングして除去する。このドライエッチング工程では、絶縁膜５１をエッチングストッパと機能させる。
【０１９１】
次いで、フォトレジスト膜ＰＲ３を除去した後、実施の形態１と同様に、層間絶縁膜３２、プラグＰＧ、ストッパ絶縁膜３３および層間絶縁膜３４、および第１層目の配線Ｍ１を形成する。
【０１９２】
このように、本実施の形態によれば、実施の形態１の効果に加え以下の効果を奏する。即ち、実施の形態１で説明したように、（１１０）のシリコン基板１を用いることでｐチャネル型ＭＩＳＦＥＴＱｐ１の正孔の移動度を向上させることができるが、（１１０）シリコン基板１を用いた場合、（１００）のシリコン基板を用いる場合と比較し、ｎチャネル型ＭＩＳＦＥＴＱｎ１の電子の移動度は低下する。
【０１９３】
しかしながら、本実施の形態の応用例３においては、ｎチャネル型ＭＩＳＦＥＴＱｎ１のソース・ドレイン領域上に引張応力膜５２を配置したので、前述したとおり、電子の移動度を増加させ、オン電流を増加させることができ、ｎチャネル型ＭＩＳＦＥＴＱｎ１の駆動特性を向上させることができる。
【０１９４】
このように、本実施の形態においては、ｐチャネル型ＭＳＩＦＥＴＱｐ１とｎチャネル型ＭＩＳＦＥＴＱｎ１の双方の特性を向上させることができる。
【０１９５】
（応用例４）
本実施の形態の半導体装置においては、面方位（１００）のｎＭＩＳ領域１Ａと、面方位（１１０）のｐＭＩＳ領域１Ｂとを有するシリコン基板１ａを用い、面方位（１００）のｎＭＩＳ領域１Ａにｎチャネル型ＭＩＳＦＥＴＱｎ１が形成され、面方位（１１０）のｐＭＩＳ領域１Ｂにｐチャネル型ＭＩＳＦＥＴＱｐ１が形成されている（図４４参照）。このように、ｎチャネル型ＭＩＳＦＥＴＱｎ１を面方位（１００）の領域に形成することにより、チャネル領域の電子の移動度を増加させることができ、それによってオン電流を増加させることができる。
【０１９６】
以下、図面を参照しながら、本実施の形態の半導体装置の製造方法について説明する。まず、異なる面方位をその主表面に有するシリコン基板１ａの形成方法について説明する。
【０１９７】
図４１に示すように、面方位（１００）のシリコン基板１ａ上に面方位（１１０）のシリコン基板１ｂを貼り合わせた基板を準備し、シリコン基板１ｂ側を研磨することにより、シリコン基板１ｂを薄膜化する。以下、１ｂをシリコン層という。
【０１９８】
次いで、実施の形態１と同様に、素子分離領域２を形成する。例えば、シリコン基板１ａ上のシリコン層１ｂに上記ｎＭＩＳ領域１ＡおよびｐＭＩＳ領域１Ｂを囲む素子分離溝を形成し、この素子分離溝の内部に絶縁膜を埋め込むことにより、素子分離領域２を形成する。なお、素子分離溝の深さは、シリコン層１ｂの厚さより大きい方が好ましい。
【０１９９】
次いで、図４２に示すように、ｎＭＩＳ領域１Ａにシリコンイオンを打ち込むことにより、ｎＭＩＳ領域１Ａのシリコン層１ｂをアモルファス化する。次いで、熱処理を施し、アモルファス化した領域を再結晶化させる。この際、下層のシリコン基板１ａの面方位が（１００）であるため、面方位（１００）のシリコン層が成長する（再結晶化する）。よって、図４３に示すように、ｎＭＩＳ領域１Ａのシリコン層１ｂは、面方位（１００）のシリコン層１ｃとなる。
【０２００】
次いで、実施の形態１と同様に、ｎＭＩＳ領域１Ａに、ｎチャネル型ＭＩＳＦＥＴＱｎ１を、ｐＭＩＳ領域１Ｂに、ｐチャネル型ＭＩＳＦＥＴＱｐ１を形成する。さらに、この後、必要に応じて実施の形態１と同様に、金属シリサイド層２３、圧縮応力膜３１、層間絶縁膜３２、プラグＰＧ、ストッパ絶縁膜３３および層間絶縁膜３４、および第１層目の配線Ｍ１などを形成する。
【０２０１】
このように、本実施の形態によれば、実施の形態１の効果に加え以下の効果を奏する。即ち、実施の形態１で説明したように、（１１０）のシリコン基板１を用いることでｐチャネル型ＭＩＳＦＥＴＱｐ１の正孔の移動度を向上させることができるが、（１１０）シリコン基板１を用いた場合、（１００）のシリコン基板を用いる場合と比較し、ｎチャネル型ＭＩＳＦＥＴＱｎ１の電子の移動度は低下する。
【０２０２】
しかしながら、本実施の形態の応用例４においては、(１００)のシリコン層１ｃにｎチャネル型ＭＩＳＦＥＴＱｎ１を形成したので、前述したとおり、電子の移動度を増加させ、オン電流を増加させることができ、ｎチャネル型ＭＩＳＦＥＴＱｎ１の駆動特性を向上させることができる。
【０２０３】
このように、本実施の形態においては、ｐチャネル型ＭＳＩＦＥＴＱｐ１とｎチャネル型ＭＩＳＦＥＴＱｎ１の双方の特性を向上させることができる。
【０２０４】
（応用例５）
上記応用例３においては、デュアルストレスライナー構造を採用したが、ＳＲＡＭのメモリ領域および周辺回路領域を有する半導体装置において、周辺回路領域においては、デュアルストレスライナー構造（応用例３参照）を採用し、ＳＲＡＭのメモリ領域においては、引張応力膜（引張ライナー膜）を形成してもよい。
【０２０５】
具体的には、図３２に示す半導体チップＳＭ１において、ＳＲＡＭのメモリセルアレイが形成されたメモリ領域４１には引張応力膜を形成する。ＳＲＡＭは、インバータを２段リング接続した構成を有する。ＳＲＡＭを構成するインバータには、ＮＭＩＳインバータやＣＭＩＳインバータと言われるものがある。ＮＭＩＳとは、ｎチャネル型ＭＩＳＦＥＴを示し、ＣＭＩＳとは、Complementary（相補的な）ＭＩＳＦＥＴを示す。
【０２０６】
ＮＭＩＳインバータは、ｎチャネル型ＭＩＳＦＥＴと高抵抗ポリシリコンだけで構成され、ＣＭＩＳインバータは、ｎチャネル型ＭＩＳＦＥＴとｐチャネル型ＭＩＳＦＥＴとを有する。ＮＭＩＳインバータを使ったものは４Ｔｒ２Ｒ構成といわれ、ＣＭＩＳインバータを使ったものは６Ｔｒ構成と言われることがある。
【０２０７】
このような、６Ｔｒ構成のＳＲＡＭメモリセルが形成されたメモリセル領域４１には、ｎチャネル型ＭＩＳＦＥＴおよびｐチャネル型ＭＩＳＦＥＴの双方のＭＩＳ上に引張応力膜を形成する。もちろん、４Ｔｒ２Ｒ構成のメモリセルが形成されたメモリセル領域４１にはｐチャネル型ＭＩＳＦＥＴが形成されていないので引張応力膜を形成すればよい。
【０２０８】
このように、メモリ領域４１においては、ｐチャネル型ＭＩＳＦＥＴ上にも引張応力膜を形成する。これにより、ＳＲＡＭメモリセルを構成するｎチャネル型ＭＩＳＦＥＴＱｎ１のオン電流を増加させることができるとともに、ＳＲＡＭメモリセルのスタンバイリーク電流を低減することができる。
【０２０９】
一方、図３２に示す半導体チップＳＭ１の周辺回路領域４２においては、上記応用例３で詳細に説明したデュアルストレスライナー構造を採用する。
【０２１０】
即ち、周辺回路領域４２に形成されるロジック回路は、複数のｎチャネル型ＭＩＳＦＥＴおよびｐチャネル型ＭＩＳＦＥＴを有する。この周辺回路領域４２においては、ｎチャネル型ＭＩＳＦＥＴのソース・ドレイン領域上に引張応力膜を形成し、ｐチャネル型ＭＩＳＦＥＴのソース・ドレイン領域上に圧縮応力膜３１を形成する（デュアルストレスライナー構造、応用例３、図３９および図４０参照）。このように、周辺回路領域４２においては、デュアルストレスライナー構造を採用することにより、ｎチャネル型ＭＩＳＦＥＴのチャネル領域の電子の移動度を増加させることができ、それによってｎチャネル型ＭＩＳＦＥＴのオン電流を増加させることができる。また、ｐチャネル型ＭＩＳＦＥＴのチャネル領域のホールの移動度を増加させることができ、それによってｐチャネル型ＭＩＳＦＥＴのオン電流を増加させることができる。
【０２１１】
このように、周辺回路領域４２においては、双方のＭＩＳＦＥＴの駆動力を高めるためにデュアルストレスライナー構造とし、ＳＲＡＭのメモリセルアレイが形成されたメモリ領域４１においては、メモリセルのスタンバイリーク等を防ぐために双方のＭＩＳＦＥＴ上に引張応力膜を形成してもよい。
【０２１２】
なお、上記応用例１〜５の構成や製造工程は、適宜組み合わせて用いることができる。例えば、実施の形態５で説明した応用例１〜５の構成を、個別に実施の形態１〜４に適用してもよく、また、応用例１〜５の構成を適宜組み合わせて実施の形態１〜４に適用してもよい。
【０２１３】
このように、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。
【産業上の利用可能性】
【０２１４】
本発明は、半導体装置およびその製造技術に適用して有効である。
【符号の説明】
【０２１５】
１、１ａ  シリコン基板
１ｂ  シリコン基板（シリコン層）
１ｃ  シリコン層
１Ａ  ｎＭＩＳ領域
１Ｂ  ｐＭＩＳ領域
２  素子分離領域
３  ゲート絶縁膜
３ａ  ゲート絶縁膜
４  シリコン膜
４ａ  積層導電膜
５  酸化シリコン膜
６  窒化シリコン膜
７  酸化シリコン膜
８  窒化シリコン膜
１０  シリコンゲルマニウム領域
１１  シリコン領域
１２  炭化シリコン領域
１３  窒化シリコン膜
２１  ニッケル合金膜
２３、２３ａ  金属シリサイド層
３１  圧縮応力膜
３２  層間絶縁膜
３３  ストッパ絶縁膜
３４  層間絶縁膜
４１  メモリ領域
４２  周辺回路領域
４２ａ  ロジック回路領域
５１  絶縁膜
５２  引張応力膜
ａ  領域
ＣＮＴ  コンタクトホール
ＣＰ  キャップ絶縁膜
ｅ１、ｅ２  領域
ＥＸ１  ｎ−型半導体領域
ＥＸ２  ｐ−型半導体領域
ｇ１  溝
ｇ２  溝
ＧＥ１、ＧＥ２  ゲート電極
Ｈ  せり上げ量
Ｍ１  配線
ＰＤ  パッド電極
ＰＧ  プラグ
ＰＲ１  フォトレジスト膜
ＰＲ３  フォトレジスト膜
Ｑｎ１  ｎチャネル型ＭＩＳＦＥＴ
Ｑｐ１  ｐチャネル型ＭＩＳＦＥＴ
ＳＤ１  ｎ＋型半導体領域
ＳＤ２  ｐ＋型半導体領域
ＳＭ１  半導体チップ
ＳＷ１、ＳＷ２  サイドウォール
ｔ  距離
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図３３】
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