(57)【要約】【課題】試験装置は、パフォーマンスボードを接続しない状態で設定したドライバおよびコンパレータに対する補正値が、設定可能範囲の上限値または下限値に近い値の場合、パフォーマンスボードを接続した状態でのキャリブレーションにおいて、補正値を更に調整できる余地が少なくなる。【解決手段】設定された出力補正値を出力設定値に加減算する補正部と、格納したオフセット値を出力設定値に加減算する第１加減算部と、第１出力補正値を算出し、設定可能範囲内の基準値および第１出力補正値の差分をオフセット値として第１加減算部に設定し、第２出力補正値を、基準値を基準として算出して補正部に設定する設定部とを有する試験装置。【選択図】図１
2012093251.tif 000002
【特許請求の範囲】
【請求項１】
被試験デバイスを試験する試験装置であって、
出力設定値に応じたタイミングで試験信号を出力する信号出力部と、
前記信号出力部および前記被試験デバイスの間の信号伝送経路において、一方が他方を包含する第１伝送経路および第２伝送経路のそれぞれでの信号遅延時間に基づいて、前記出力設定値を補正する出力補正値を設定するキャリブレーション部と
を備え、
前記キャリブレーション部は、
予め定められた設定可能範囲で前記出力補正値が設定可能であり、設定された前記出力補正値を前記出力設定値に加減算する補正部と、
格納したオフセット値を、前記出力設定値に加減算する第１加減算部と、
前記第１伝送経路での前記信号遅延時間を補償する第１出力補正値を算出し、前記設定可能範囲内の基準値および前記第１出力補正値の差分を前記オフセット値として前記第１加減算部に設定し、前記第２伝送経路での前記信号遅延時間を補償する第２出力補正値を、前記基準値を基準として算出して前記補正部に設定する設定部と
を有する試験装置。
【請求項２】
前記第１伝送経路は、前記第２伝送経路に含まれ、
前記設定部は、前記設定可能範囲の上限値に対する前記第１出力補正値の前記オフセット値を前記第１加減算部に設定し、前記設定可能範囲の上限値を基準として算出した前記第２出力補正値を前記補正部に設定する
請求項１に記載の試験装置。
【請求項３】
前記被試験デバイスが出力する被測定信号を、測定設定値に応じたタイミングで測定する信号測定部を更に備え、
前記キャリブレーション部は、前記被試験デバイスおよび前記信号測定部の間の信号伝送経路において、一方が他方を包含する第３伝送経路および第４伝送経路のそれぞれでの信号遅延時間に基づいて、前記測定設定値を補正する測定補正値を更に設定し、
前記補正部は、予め定められた設定可能範囲で前記測定補正値が更に設定可能であり、設定された前記測定補正値を前記測定設定値に加減算し、
前記第１加減算部は、前記出力設定値および前記測定設定値のそれぞれに対して、前記オフセット値を格納し、
前記設定部は、前記第３伝送経路での前記信号遅延時間を補償する第１測定補正値を算出し、前記設定可能範囲内の基準値および前記第１測定補正値の差分を、前記測定設定値に対する前記オフセット値として前記第１加減算部に設定し、前記第４伝送経路での前記信号遅延時間を補償する第２測定補正値を、前記第１測定補正値に対する前記基準値を基準として算出して前記補正部に設定する
請求項２に記載の試験装置。
【請求項４】
前記第３伝送経路は、前記第４伝送経路に含まれ、
前記設定部は、前記設定可能範囲の下限値に対する前記第１測定補正値の前記オフセット値を前記第１加減算部に設定し、前記設定可能範囲の下限値を基準として算出した前記第２測定補正値を前記補正部に設定する
請求項３に記載の試験装置。
【請求項５】
前記被試験デバイスを載置し、交換可能に設けられるパフォーマンスボードを更に備え、
前記第１伝送経路は、前記パフォーマンスボード上の伝送経路を含まず、前記第２伝送経路は、前記パフォーマンスボード上の伝送経路を含む
請求項２から４のいずれか一項に記載の試験装置。
【請求項６】
前記設定部は、前記パフォーマンスボードを交換した場合に、前記第１加減算部が格納した前記オフセット値を維持し、且つ、新たな前記パフォーマンスボードに対して算出した第２出力補正値を、前記基準値を基準として算出して前記補正部に新たに設定する
請求項５に記載の試験装置。
【請求項７】
格納したオフセット値を、前記出力設定値に加減算する第２加減算部を更に備え、
前記設定部は、算出した前記第２出力補正値が、前記補正部の前記設定可能範囲外となる場合に、予め定められたオフセット値を前記第２加減算部に設定するとともに、当該オフセット値を加えた前記第２出力補正値を、前記補正部に設定する
請求項６に記載の試験装置。
【請求項８】
複数の前記信号出力部を並列に備え、
前記キャリブレーション部は、
前記補正部をそれぞれの前記信号出力部に対して有し、
前記第１加減算部を、複数の前記信号出力部に対して共通に有し、
前記設定部は、それぞれの前記信号出力部に対する前記第１出力補正値のうち、前記設定可能範囲の上限値に最も近い前記第１出力補正値と、当該上限値との差分を前記第１加減算部に設定し、それぞれの前記信号出力部に対する前記第２出力補正値を、対応する前記第１出力補正値に前記差分を加算した値を基準として、対応する前記補正部に設定する
請求項２から７のいずれか一項に記載の試験装置。
【請求項９】
被試験デバイスを試験する試験装置であって、
前記被試験デバイスが出力する被測定信号を、測定設定値に応じたタイミングで測定する信号測定部と、
前記被試験デバイスおよび前記信号測定部の間の信号伝送経路において、一方が他方を包含する第３伝送経路および第４伝送経路のそれぞれでの信号遅延時間に基づいて、前記測定設定値を補正する測定補正値を設定するキャリブレーション部と
を備え、
前記キャリブレーション部は、
予め定められた設定可能範囲で前記測定補正値が設定可能であり、設定された前記測定補正値を前記測定設定値に加減算する補正部と、
格納したオフセット値を、前記測定設定値に加減算する第１加減算部と、
前記第３伝送経路での前記信号遅延時間を補償する第１測定補正値を算出し、前記設定可能範囲内の基準値および前記第１測定補正値の差分を前記オフセット値として前記第１加減算部に設定し、前記第４伝送経路での前記信号遅延時間を補償する第２測定補正値を、前記基準値を基準として算出して前記補正部に設定する設定部と
を有する試験装置。
【請求項１０】
コンピュータを、請求項１から９のいずれか一項に記載の試験装置における前記設定部として機能させるプログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、試験装置およびプログラムに関する。
【背景技術】
【０００２】
半導体装置などを試験する試験装置は、被試験デバイスに指定されたタイミングで精度良く試験信号を出力し、また、被測定信号を測定する。試験装置は、これらが精度よくできるように、試験に先だって、ドライバから信号を出力するタイミングおよびコンパレータで信号を測定するタイミングをキャリブレーションする（例えば、特許文献１から３参照）。
【０００３】
特許文献１  国際公開第２００８／０４４４６４号パンフレット
特許文献２  特開２０００−１９９７８１号公報
特許文献３  特開２００３−４３１２４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
試験装置は、ドライバおよびコンパレータのタイミングキャリブレーションにおいて、試験信号を出力するタイミングを調整するための補正値、および被測定信号を測定するタイミングを調整するための補正値を算出する。試験装置は、算出した補正値をキャリブレーション部に設定して、試験信号を出力するタイミング、および被測定信号を測定するタイミングを調整する。
【０００５】
ここで、試験装置は、被試験デバイスを載置するパフォーマンスボードを接続しない状態で、ドライバおよびコンパレータに対する補正値を設定してから、パフォーマンスボードを接続した状態で、更にドライバおよびコンパレータに対する補正値を調整する場合がある。しかし、最初に設定された補正値が、キャリブレーション部における設定可能範囲の上限値または下限値に近い値の場合、パフォーマンスボードを接続した状態でのキャリブレーションにおいて、補正値を更に調整できる余地が少なくなる。
【０００６】
また、パフォーマンスボードを接続した状態でのキャリブレーションにおいて算出した補正値が、キャリブレーション部に設定できる範囲を超えていた場合には、試験装置の使用者が、指定するタイミング自体にオフセット値を加減算することで、手動で試験信号を出力するタイミング、および被測定信号を測定するタイミングを調整していた。
【課題を解決するための手段】
【０００７】
上記課題を解決するために、本発明の第１の態様においては、被試験デバイスを試験する試験装置であって、出力設定値に応じたタイミングで試験信号を出力する信号出力部と、信号出力部および被試験デバイスの間の信号伝送経路において、一方が他方を包含する第１伝送経路および第２伝送経路のそれぞれでの信号遅延時間に基づいて、出力設定値を補正する出力補正値を設定するキャリブレーション部とを備え、キャリブレーション部は、予め定められた設定可能範囲で出力補正値が設定可能であり、設定された出力補正値を出力設定値に加減算する補正部と、格納したオフセット値を、出力設定値に加減算する第１加減算部と、第１伝送経路での信号遅延時間を補償する第１出力補正値を算出し、設定可能範囲内の基準値および第１出力補正値の差分をオフセット値として第１加減算部に設定し、第２伝送経路での信号遅延時間を補償する第２出力補正値を、基準値を基準として算出して補正部に設定する設定部とを有する試験装置を提供する。
【０００８】
本発明の第２の態様においては、被試験デバイスを試験する試験装置であって、被試験デバイスが出力する被測定信号を、測定設定値に応じたタイミングで測定する信号測定部と、被試験デバイスおよび信号測定部の間の信号伝送経路において、一方が他方を包含する第３伝送経路および第４伝送経路のそれぞれでの信号遅延時間に基づいて、測定設定値を補正する測定補正値を設定するキャリブレーション部とを備え、キャリブレーション部は、予め定められた設定可能範囲で測定補正値が設定可能であり、設定された測定補正値を測定設定値に加減算する補正部と、格納したオフセット値を、測定設定値に加減算する第１加減算部と、第３伝送経路での信号遅延時間を補償する第１測定補正値を算出し、設定可能範囲内の基準値および第１測定補正値の差分をオフセット値として第１加減算部に設定し、第４伝送経路での信号遅延時間を補償する第２測定補正値を、基準値を基準として算出して補正部に設定する設定部とを有する試験装置を提供する。
【０００９】
本発明の第３の態様においては、コンピュータを、第１の態様または第２の態様における設定部として機能させるプログラムを提供する。
【００１０】
なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。
【図面の簡単な説明】
【００１１】
【図１】図１は、本実施形態に係る試験装置１０の構成を示す。
【図２】図２は、本実施形態に係るドライバ回路７０、コンパレータ回路９０、パフォーマンスボード１００、および被試験デバイス１２０の間の伝送経路を示す。
【図３】図３は、キャリブレーション部５０の構成の一例を示す。
【図４】図４は、本実施形態に係る試験装置１０のキャリブレーションにおける、処理フローの一例を示す。
【図５Ａ】図５Ａは、出力設定値、出力補正値、オフセット値、および遅延量の値の例を示す。
【図５Ｂ】図５Ｂは、出力設定値、出力補正値、オフセット値、および遅延量の値の例を示す。
【図５Ｃ】図５Ｃは、出力設定値、出力補正値、オフセット値、および遅延量の値の例を示す。
【図６Ａ】図６Ａは、測定設定値、測定補正値、オフセット値、および遅延量の値の例を示す。
【図６Ｂ】図６Ｂは、測定設定値、測定補正値、オフセット値、および遅延量の値の例を示す。
【図６Ｃ】図６Ｃは、測定設定値、測定補正値、オフセット値、および遅延量の値の例を示す。
【図７】図７は、キャリブレーション部５０の構成の他の一例を示す。
【図８】図８は、本実施形態の第１変形例に係る試験装置１０の構成を示す。
【図９】図９は、本実施形態の第１変形例に係るキャリブレーション部５０の構成の一例を示す。
【図１０】図１０は、コンピュータ８００のハードウェア構成を示す。
【発明を実施するための形態】
【００１２】
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
【００１３】
図１は、本実施形態に係る試験装置１０の構成を示す。試験装置１０は、被試験デバイス１２０を試験する。試験装置１０は、タイミング発生部２０、パターン発生部３０、波形整形部４０、キャリブレーション部５０、交換可能なパフォーマンスボード１００、信号出力部１３０、信号測定部１４０、および比較部１５０を備える。一例として、信号出力部１３０および信号測定部１４０は、パフォーマンスボード１００の共通の接続端子１０２に接続される。被試験デバイス１２０は、一例として半導体チップである。
【００１４】
タイミング発生部２０は、被試験デバイス１２０に試験信号を出力するタイミング、試験信号の周期、エッジタイミング、および、被試験デバイス１２０が出力する被測定信号を測定するタイミング等を指定するタイミング信号を発生する。例えば、被試験デバイス１２０に試験信号を供給する場合において、タイミング発生部２０は、試験信号を出力するタイミングを信号出力部１３０に設定する。また、被試験デバイス１２０の被測定信号を測定する場合において、タイミング発生部２０は、被測定信号を測定するタイミング（ストローブタイミング）を信号測定部１４０に設定する。
【００１５】
パターン発生部３０は、信号出力部１３０が出力する信号の論理パターンを表す論理パターンを発生して、波形整形部４０に供給する。例えばパターン発生部３０は、被試験デバイス１２０を試験する場合に、被試験デバイス１２０に供給する試験信号の論理を表す論理パターンを発生する。また、パターン発生部３０は、被試験デバイス１２０が出力する被測定信号が有するべき論理パターンを示す期待値パターンを発生する。
【００１６】
波形整形部４０は、入力される論理パターンに応じた波形の信号を出力する。例えば波形整形部４０は、入力される論理パターンの論理値に応じた電圧を有し、且つ、入力されるタイミング信号に応じたタイミングで論理値が遷移する信号を出力する。
【００１７】
信号出力部１３０は、使用者等が設定する出力設定値に応じたタイミングで試験信号を出力する。信号出力部１３０は、タイミング調整回路６０およびドライバ回路７０を有する。タイミング調整回路６０は、波形整形部４０が出力する信号を、出力設定値に応じた遅延量で遅延して出力する。タイミング発生部２０は、当該出力設定値を信号出力部１３０に供給する。
【００１８】
ドライバ回路７０は、タイミング調整回路６０が出力する信号を、被試験デバイス１２０に供給する。ドライバ回路７０は、入力される信号の論理値に応じた電圧を出力する回路であってよい。このような構成により、信号出力部１３０が試験信号を出力するタイミングを、出力設定値に応じて調整する。
【００１９】
パフォーマンスボード１００は、被試験デバイス１２０を載置する。パフォーマンスボード１００上には、接続端子１０２と被試験デバイス１２０との間を接続する伝送経路が設けられる。
【００２０】
信号測定部１４０は、被試験デバイス１２０が出力する被測定信号を、使用者等が設定する測定設定値に応じたタイミングで測定する。信号測定部１４０は、タイミング調整回路８０およびコンパレータ回路９０を有する。本例のコンパレータ回路９０は、入力されるストローブ信号Ｓｔｒｂのエッジタイミングにおける、被測定信号の論理値を測定する。コンパレータ回路９０は、被測定信号を論理信号に変換するレベル比較器と、ストローブ信号のエッジタイミングで当該論理信号をサンプリングするタイミング比較器とを有してよい。タイミング発生部２０は、ストローブ信号を生成してよい。
【００２１】
タイミング調整回路８０は、使用者等が設定する測定設定値に応じた遅延量で、ストローブ信号を遅延させる。タイミング発生部２０、パターン発生部３０および波形整形部４０は、ストローブ信号を生成して、信号測定部１４０に供給してよい。このような構成により、信号測定部１４０は、被試験デバイス１２０が出力する被試験信号を指定されたタイミングで測定する。
【００２２】
比較部１５０は、信号測定部１４０が測定した被試験デバイス１２０の被試験信号の論理値と、パターン発生部３０が発生した期待値が一致するか否かを比較する。また、比較部１５０は、後述するキャリブレーション動作において、信号測定部１４０が測定した論理信号の論理値と、パターン発生部３０により発生された期待値とが一致するか否かを比較してよい。
【００２３】
上述した構成により、指定されるタイミングで試験信号を出力し、且つ、指定されるタイミングで被測定信号を測定することができる。しかし、信号出力部１３０および信号測定部１４０と、被試験デバイス１２０との間の伝送経路における信号遅延により、試験信号および被測定信号は遅延する。キャリブレーション部５０は、当該伝送経路における遅延を補償する補正値を算出して、上述した出力設定値および測定設定値を補正する。これにより、被試験デバイス１２０に試験信号を入力するタイミングと、被測定信号を測定するタイミングを精度よく制御する。
【００２４】
キャリブレーション部５０は、信号出力部１３０および被試験デバイス１２０の間の信号伝送経路において、一方が他方を包含する第１伝送経路Ａおよび第２伝送経路Ｂのそれぞれでの信号遅延時間に基づいて、出力設定値を補正する出力補正値を設定する。キャリブレーション部５０は、被試験デバイス１２０および信号測定部１４０の間の信号伝送経路において、一方が他方を包含する第３伝送経路Ｃおよび第４伝送経路Ｄのそれぞれでの信号遅延時間に基づいて、測定設定値を補正する測定補正値を設定する。
【００２５】
図２は、本実施形態に係るドライバ回路７０、コンパレータ回路９０、パフォーマンスボード１００、および被試験デバイス１２０の間の伝送経路の一例を示す。第１信号伝送経路Ａは、信号出力部１３０と、接続端子１０２との間の伝送経路であって、パフォーマンスボード１００上の伝送経路を含まなくてよい。第２信号伝送経路Ｂは、信号出力部１３０と、被試験デバイス１２０との間の伝送経路であって、第１伝送経路Ａおよびパフォーマンスボード１００上の伝送経路を含む経路であってよい。第１伝送経路Ａは、第２伝送経路Ｂに含まれてよい。本例において、ドライバ回路７０の出力端から、被試験デバイス１２０の入力端までの伝送経路を、第２伝送経路Ｂとする。また、第２伝送経路Ｂは、コンパレータ回路９０の入力端と接続される。当該接続点から、ドライバ回路７０の出力端までの伝送経路を第１伝送経路Ａとする。
【００２６】
第３信号伝送経路Ｃは、接続端子１０２と、信号測定部１４０との間の伝送経路であって、パフォーマンスボード１００上の伝送経路を含まなくてよい。第４信号伝送経路Ｄは、被試験デバイス１２０と、信号測定部１４０との間の伝送経路であって、第３伝送経路Ｃおよびパフォーマンスボード１００上の伝送経路を含む経路であってよい。第３伝送経路Ｃは、第４伝送経路Ｄに含まれてよい。当該接続点から、コンパレータ回路９０の入力端までの伝送経路を、第３伝送経路Ｃとする。また、被試験デバイス１２０の出力端から、コンパレータ回路９０の入力端までの伝送経路を第４伝送経路Ｄとする。
【００２７】
図３は、本実施形態に係るキャリブレーション部５０の構成を示す。キャリブレーション部５０は、補正部３００、第１加減算部４００、および設定部２００を有する。
【００２８】
補正部３００は、予め定められた設定可能範囲で出力補正値（ＤｒＣａｌ）が設定可能であり、設定された出力補正値（ＤｒＣａｌ）を出力設定値（ＤｒＣｌｏｃｋ）に加減算する。また、補正部３００は、予め定められた設定可能範囲で測定補正値（ＳｔｒｂＣａｌ）が更に設定可能であり、設定された測定補正値（ＳｔｒｂＣａｌ）を測定設定値（Ｓｔｒｂ）に加減算する。
【００２９】
補正部３００は、信号出力部１３０に対応する加算回路３２０、および、信号測定部１４０に対応する加算回路３３０を有する。加算回路３２０は、設定された出力補正値（ＤｒＣａｌ）と出力設定値（ＤｒＣｌｏｃｋ）を加算して、第１加減算部４００に出力する。加算回路３３０は、設定された測定補正値（ＳｔｒｂＣａｌ）と、測定設定値（Ｓｔｒｂ）とを加算して、第１加減算部４００に出力する。
【００３０】
第１加減算部４００は、出力設定値（ＤｒＣｌｏｃｋ）および測定設定値（Ｓｔｒｂ）に対するオフセット値をそれぞれ格納し、格納したオフセット値を、対応する出力設定値（ＤｒＣｌｏｃｋ）および測定設定値（Ｓｔｒｂ）に加減算する。第１加減算部４００は、信号出力部１３０に対応する可変減算器４２０、および、信号測定部１４０に対応する可変加算器４３０を有してよい。
【００３１】
可変減算器４２０は、出力設定値（ＤｒＣｌｏｃｋ）から、出力設定値に対するオフセット値を減算して、タイミング調整回路６０に出力する。可変加算器４３０は、測定設定値（Ｓｔｒｂ）に、測定設定値に対するオフセット値を加算して、タイミング調整回路８０に出力する。
【００３２】
設定部２００は、第１伝送経路Ａでの信号遅延時間を補償する第１出力補正値を算出する。また、設定部２００は、第３伝送経路Ｃでの信号遅延時間を補償する第１測定補正値を算出する。
【００３３】
例えば設定部２００は、ドライバ回路７０に所定のタイミングで論理値が遷移する基準信号を出力させ、コンパレータ回路９０に当該基準信号を測定させる。このとき、コンパレータ回路９０が基準信号における論理値の遷移を検出するまで、ドライバ回路７０の出力タイミングの設定値、または、コンパレータ回路９０のストローブタイミングの設定値を徐々に変化させることで、第１伝送経路Ａおよび第３伝送経路Ｃにおける信号遅延を測定できる。
【００３４】
一例として、まず設定部２００は、それぞれの設定許容範囲の中央値を開始点として、出力補正値および測定補正値を設定する。そして、コンパレータ回路９０において測定される論理値が、遷移前の論理値である場合、設定部２００は、出力補正値から所定値を順次減じ、且つ、測定補正値に所定値を順次加算して、測定を繰り返す。そして、コンパレータ回路９０が遷移後の論理値を測定したときの各補正値を、第１出力補正値および第１測定補正値とする。
【００３５】
また、コンパレータ回路９０において最初に測定される論理値が、遷移後の論理値である場合、設定部２００は、出力補正値に所定値を順次加算し、且つ、測定補正値から所定値を順次減算して、測定を繰り返す。そして、コンパレータ回路９０が遷移前の論理値を測定したときの各補正値を、第１出力補正値および第１測定補正値とする。
【００３６】
次に設定部２００は、補正部３００における設定可能範囲内の基準値および第１出力補正値の差分をオフセット値として第１加減算部４００に設定する。また、設定部２００は、補正部３００における設定可能範囲内の基準値および第１測定補正値の差分を、測定設定値に対するオフセット値として第１加減算部４００に設定する。このとき、設定部２００は、当該基準値および第１出力補正値の差分を、可変減算器４２０にオフセット値として設定してよい。また、設定部２００は、当該基準値および第１測定補正値の差分を、可変加算器４３０にオフセット値として設定してよい。
【００３７】
当該基準値は、設定可能範囲における上限値、下限値、または、中央値等であってよい。設定部２００は、第１出力補正値に対応する基準値を、設定可能範囲の上限値としてよい。また設定部２００は、第１測定補正値に対応する基準値を、設定可能範囲の下限値としてよい。
【００３８】
このとき、設定部２００は、それぞれの基準値を、出力補正値として補正部３００に設定してよい。次に設定部２００は、第２伝送経路Ｂでの信号遅延時間を補償する第２出力補正値を、上述した基準値を基準として算出して補正部３００に設定する。また設定部２００は、第４伝送経路Ｄでの信号遅延時間を補償する第２測定補正値を、第１測定補正値に対する基準値を基準として算出して補正部３００に設定する。
【００３９】
設定部２００は、第２伝送経路Ｂおよび第４伝送経路Ｄにおける信号遅延時間を補償する補正値を、第１伝送経路Ａおよび第３伝送経路Ｃと同様に測定してよい。この場合、コンパレータ回路９０は、ドライバ回路７０が出力した信号が、被試験デバイス１２０において反射された信号を測定してよい。この場合、設定部２００は、各補正値を、上述した基準値から徐々に変化させてよい。
【００４０】
また、第２伝送経路Ｂおよび第４伝送経路Ｄにおける信号遅延時間は、予め測定され、設定部２００に設定されていてもよい。当該信号遅延時間は、パフォーマンスボード１００における遅延時間が大部分であるので、パフォーマンスボード１００ごとに、当該信号遅延時間が設定部２００に設定されてよい。この場合、設定部２００は、設定される信号遅延時間に応じた値を、上述した基準値から加減算する。
【００４１】
第１加減算部４００は、パフォーマンスボード１００を交換した場合に、パフォーマンスボード１００を交換する前に格納した、出力設定値および測定設定値に対するオフセット値を維持してよい。この場合において、設定部２００は、交換後に接続した新たなパフォーマンスボードに対して算出した第２出力補正値および第２測定補正値のそれぞれを、対応する基準値を基準として算出して補正部３００に新たに設定してよい。設定部２００は、パフォーマンスボード１００を交換した後の、第２出力補正値および第２測定補正値の測定を、上記と同様に行うことができる。
【００４２】
一例として、第１加減算部４００は、補正部３００と信号出力部１３０の間に接続される。他の一例として、補正部３００は、設定部２００と第１加減算部４００の間に接続されてよい。また他の一例として、第１加減算部４００は、補正部３００に出力設定値を入力する端子に接続されてよい。
【００４３】
図４は、本実施形態に係る試験装置１０のキャリブレーションにおける、処理フローを示す。図５Ａ、図５Ｂおよび図５Ｃは、図４の処理フローにおける、設定部２００が設定する出力設定値（ＤｒＣｌｏｃｋ）、出力補正値（ＤｒＣａｌ）、可変減算器４２０のオフセット値、およびタイミング調整回路６０での遅延量（ＤｒＶｄ）の値の一例を示す。図６Ａ、図６Ｂおよび図６Ｃは、図４の処理フローにおける、設定部２００が設定する測定設定値（Ｓｔｒｂ）、測定補正値（ＳｔｒｂＣａｌ）、可変加算器４３０のオフセット値、およびタイミング調整回路８０での遅延量（ＳｔｒｂＶｄ）の値の一例を示す。以下、キャリブレーションの処理フローを説明する。
【００４４】
図４のステップＳ１０において、設定部２００は、第１伝送経路Ａおよび第３伝送経路Ｃでの信号遅延時間を補償する第１出力補正値および第１測定補正値を、上述したようにして算出する。設定部２００は、算出した第１出力補正値を加算回路３２０に設定してよい。また、設定部２００は、算出した第１測定補正値を加算回路３３０に設定してよい。
【００４５】
設定部２００は、補正部３００に予め定められた設定可能範囲で出力補正値を設定する。このとき、設定部２００は、加算回路３２０に、上限と下限との間で、第１伝送経路Ａでの遅延時間を補償する第１出力補正値（ＤｒＣａｌ）を設定してよい。また、設定部２００は、予め加算回路３２０に出力設定値（ＤｒＣｌｏｃｋ）を、出力設定値の上限と下限との間で、設定してよい。
【００４６】
図５Ａは、図４のステップＳ１０で設定部２００が設定する、出力設定値（ＤｒＣｌｏｃｋ）、出力補正値（ＤｒＣａｌ）、可変減算器４２０に設定されたオフセット値、およびタイミング調整回路６０での遅延量（ＤｒＶｄ）の値の一例を示す。本例では、設定部２００は、加算回路３２０に出力補正値（ＤｒＣａｌ）を、上限値の２０と下限値の０の間で設定することができる。また、設定部２００は、加算回路３２０に出力設定値（ＤｒＣｌｏｃｋ）を、上限値の１００と下限値の０との間で、予め設定してよい。上限値、および下限値はＤＡ値であり、無単位の数値である。
【００４７】
図５Ａは、設定部２００が、出力設定値（ＤｒＣｌｏｃｋ）を５０に、第１出力補正値（ＤｒＣａｌ）を１０に、かつ、可変減算器４２０のオフセットの値を０に設定する例を示す。本例において、加算回路３２０は、出力設定値（ＤｒＣｌｏｃｋ）の５０に、第１出力補正値（ＤｒＣａｌ）の１０を加算して、可変減算器４２０に出力する。可変減算器４２０は、加算回路３２０から入力された値から、設定されたオフセット値の０を減算して、タイミング調整回路６０の遅延量（ＤｒＶｄ）を６０に設定する。ここで、出力設定値、第１出力補正値、オフセット値、および遅延量はＤＡ値であり、無単位の数値である。
【００４８】
設定部２００は、補正部３００に予め定められた設定可能範囲で測定補正値を設定してよい。このとき、設定部２００は、加算回路３３０に、上限と下限との間で、第３伝送経路Ｃでの遅延時間を補償する第３測定補正値（ＳｔｒｂＣａｌ）を設定してよい。また、設定部２００は、加算回路３３０に測定設定値（Ｓｔｒｂ）を、測定設定値の上限と下限との間で、予め設定してよい。
【００４９】
図６Ａは、ステップＳ１０で設定部２００が設定する、測定設定値（Ｓｔｒｂ）、測定補正値（ＳｔｒｂＣａｌ）、可変加算器４３０に設定されたオフセット値、およびタイミング調整回路８０での遅延量（ＳｔｒｂＶｄ）の値の一例を示す。本例では、設定部２００は、加算回路３３０に測定補正値（ＳｔｒｂＣａｌ）を上限値の２０と下限値の０の間で設定することができる。また、設定部２００は、加算回路３３０に測定設定値（Ｓｔｒｂ）を上限値の１００と下限値の０との間で予め設定してよい。上限値、および下限値はＤＡ値であり、無単位の数値である。
【００５０】
図６Ａは、設定部２００が、測定設定値（Ｓｔｒｂ）を５０に、第１測定補正値（ＳｔｒｂＣａｌ）を１０に、かつ、可変加算器４３０のオフセットの値をゼロに設定する例を示す。本例において、加算回路３３０は、測定設定値（Ｓｔｒｂ）の５０に、第１測定補正値（ＳｔｒｂＣａｌ）の１０を加算して、可変加算器４３０に出力する。可変加算器４３０は、加算回路３３０から入力された値に、設定されたオフセット値の０を加算して、タイミング調整回路８０の遅延量（ＳｔｒｂＶｄ）を６０に設定する。ここで、測定設定値、第１測定補正値、オフセット値、および遅延量はＤＡ値であり、無単位の数値である。
【００５１】
図４のステップＳ２０において、設定部２００は、出力補正値の設定可能範囲内の基準値および第１出力補正値の差分を、出力設定値に対するオフセット値として第１加減算部４００に設定する。また、設定部２００は、測定補正値の設定可能範囲内の基準値および第１測定補正値の差分を、測定設定値に対するオフセット値として第１加減算部４００に設定してよい。
【００５２】
図４のステップＳ３０において、設定部２００は、補正部３００の出力補正値を、設定可能範囲内の基準値に設定する。また、設定部２００は、補正部３００の測定補正値を、設定可能範囲内の基準値に設定してよい。
【００５３】
図５Ａの例において、設定部２００は、加算回路３２０に設定できる出力補正値（ＤｒＣａｌ）の上限値である２０を基準値とする。また、図６Ａの例で、設定部２００は、加算回路３３０に設定できる測定補正値（ＳｔｒｂＣａｌ）の下限値である０を基準値とする。
【００５４】
図５Ｂは、図４のステップＳ２０およびＳ３０で設定部２００が設定する、出力設定値（ＤｒＣｌｏｃｋ）、出力補正値（ＤｒＣａｌ）、可変減算器４２０に設定されたオフセット値、およびタイミング調整回路６０での遅延量（ＤｒＶｄ）の値の一例を示す。本例において、設定部２００は、基準値である２０と、第１出力補正値である１０との差分である−１０をオフセット値として可変減算器４２０に設定する（Ｓ２０）。
【００５５】
また、設定部２００は、補正部３００の出力補正値（ＤｒＣａｌ）を、基準値の２０に設定する（Ｓ３０）。可変減算器４２０は、加算回路３２０から入力された値の７０から、設定されたオフセット値の−１０に対応して１０を減算し、タイミング調整回路６０の遅延量（ＤｒＶｄ）を６０に設定する。
【００５６】
図６Ｂは、図４のステップＳ２０およびステップＳ３０で設定部２００が設定する、測定設定値（Ｓｔｒｂ）、測定補正値（ＳｔｒｂＣａｌ）、可変加算器４３０に設定されたオフセット値、およびタイミング調整回路８０での遅延量（ＳｔｒｂＶｄ）の値の一例を示す。本例において、設定部２００は、基準値である０と、第１測定補正値である１０との差分である１０をオフセット値として可変加算器４３０に設定する（Ｓ２０）。
【００５７】
また、設定部２００は、出力補正値（ＤｒＣａｌ）を設定可能範囲の下限値である０に設定する（Ｓ３０）。可変加算器４３０は、加算回路３２０から入力された値の５０に、設定されたオフセット値の１０を加算して、タイミング調整回路８０の遅延量（ＳｔｒｂＶｄ）を６０に設定する。
【００５８】
図４のステップＳ４０において、設定部２００は、第２伝送経路Ｂでの信号遅延時間を補償する第２出力補正値を、出力補正値の設定可能範囲内の基準値を基準として算出する。また、設定部２００は、第４伝送経路Ｄでの信号遅延時間を補償する第２測定補正値を、測定補正値の設定可能範囲内の基準値を基準として算出してよい。
【００５９】
例えば、設定部２００は、上述のようにして、第２伝送経路Ｂおよび第４伝送経路Ｄにおける信号遅延時間を補償する補正値を測定する。このとき、第２伝送経路Ｂおよび第４伝送経路Ｄは、パフォーマンスボード１００上の伝送経路を含んでよい。
【００６０】
また、設定部２００は、第２伝送経路Ｂにおける信号遅延時間を補償する補正値を、補正部３００に設定された出力補正値の基準値に加減算して、第２出力補正値を算出する。このとき、設定部２００は、第１伝送経路Ａより第２伝送経路Ｂが長くなって、第２伝送経路Ｂにおける信号遅延時間を補償する補正値が負の値として測定されたときには、当該補正値を出力設定値の基準値から減算して、第２出力補正値を算出してよい。
【００６１】
また、設定部２００は、第４伝送経路Ｄにおける信号遅延時間を補償する補正値を、補正部３００に設定された測定補正値の基準値に加減算して、第２測定補正値を算出してよい。このとき、設定部２００は、第３伝送経路Ｃよりも第４伝送経路Ｄが長くなって、第４伝送経路Ｄにおける信号遅延時間を補償する補正値が正の値として測定されたときには、当該補正値を測定補正値の基準値に加算して、第２測定補正値を算出してよい。
【００６２】
図４のステップＳ５０において、設定部２００は、第２出力補正値が、補正部３００の出力補正値の設定可能範囲内の値であるかどうかを判断する。また、設定部２００は、第２測定補正値が、補正部３００の設定可能範囲内の値であるかどうかを判断する。
【００６３】
設定部２００は、第２出力補正値が、補正部３００に設定できる出力補正値（ＤｒＣａｌ）の下限値以上、かつ上限値以下であれば、設定可能範囲内の値であると判断してよい。設定部２００は、第２出力補正値が下限値より小さいか、あるいは上限値より大きいときに、下限値あるいは上限値と第２出力補正値との差を算出してよい。
【００６４】
設定部２００は、第２測定補正値が、補正部３００に設定できる測定補正値（ＳｔｒｂＣａｌ）の下限値以上、かつ上限値以下であれば、設定可能範囲の中の値であると判断してよい。設定部２００は、第２測定補正値が下限値より小さいか、あるいは上限値より大きいときに、下限値あるいは上限値と第２測定補正値との差を算出してよい。
【００６５】
設定部２００は、第２出力補正値および第２測定補正値が補正部３００に設定可能な範囲内であれば図４のステップＳ７０に進み、設定可能な範囲内でなければ、ステップＳ６０に進む。
【００６６】
図４のステップＳ６０において、試験装置の使用者は、試験信号の出力タイミングを調整する値（ＤｒＯｆｆｓｅｔ）を設定する。使用者は、これによって、出力設定値（ＤｒＣｌｏｃｋ）を、元の値に試験信号の出力タイミングを調整する値（ＤｒＯｆｆｓｅｔ）を加減算した値に設定することができる。
【００６７】
使用者は、被測定信号を測定するタイミングを調整する値（ＳｔｒｂＯｆｆｓｅｔ）を設定する。使用者は、これによって、測定設定値（Ｓｔｒｂ）を、元の値に、被測定信号を測定するタイミングを調整する値（ＳｔｒｂＯｆｆｓｅｔ）を加減算した値に設定することができる。
【００６８】
その後、ステップＳ４０に進み、設定部２００は、ステップＳ６０で設定された出力設定値（ＤｒＣｌｏｃｋ）および測定設定値（Ｓｔｒｂ）を用いて、第２出力補正値および第２測定補正値を、上述のようにして算出することができる。
【００６９】
図４のステップＳ７０において、第２出力補正値および第２測定補正値を補正部３００に設定し、キャリブレーションを終了する。
【００７０】
第１伝送経路Ａおよび第３伝送経路Ｃは、パフォーマンスボード１００上の伝送経路を含まなくてよい。第１加減算部４００は、パフォーマンスボード１００を交換しても、パフォーマンスボード１００を交換する前に、オフセット値として格納した値を維持してよい。この場合において、パフォーマンスボード１００を交換した後のキャリブレーションでは、Ｓ１０ステップ、Ｓ２０ステップおよび３０ステップを省略して、Ｓ４０ステップからスタートしてよい。
【００７１】
使用者は、一例として、図５Ｂの状態で算出された第２出力補正値が−５であった場合（Ｓ４０）に、試験信号を出力するタイミングを調整する値（ＤｒＯｆｆｓｅｔ）を−５と設定する（Ｓ６０）。これによって、試験装置の使用者は、出力設定（ＤｒＣｌｏｃｋ）を、元の値である５０から、試験信号を出力するタイミングを調整する値（ＤｒＯｆｆｓｅｔ）を減算した値の４５に設定することができる。
【００７２】
使用者は、一例として、図６Ｂの状態で算出された第２測定補正値が２５であった場合（Ｓ４０）に、被測定信号を測定するタイミングを調整する値（ＳｔｒｂＯｆｆｓｅｔ）を５と設定する（Ｓ６０）。これによって、試験装置の使用者は、測定設定値（Ｓｔｒｂ）を、元の値である５０と、被測定信号を測定するタイミングを調整する値（ＳｔｒｂＯｆｆｓｅｔ）とを加算した値の５５に設定することができる。
【００７３】
図５Ｃは、設定部２００が、図４のステップＳ７０で、出力設定値（ＤｒＣｌｏｃｋ）を５０に、第２出力設定値（ＤｒＣａｌ）を５に、かつ、可変減算器４２０のオフセット値を−１０に設定する例を示す。本例は、図５Ｂの状態で、設定部２００が、第２伝送経路Ｂにおける信号遅延時間を補償する補正値を、−１５と測定（Ｓ４０）した場合に対応する。本例において、上述と同様に、可変減算器４２０は、加算回路３２０から入力された値の５５から、設定されたオフセット値の−１０に対応して１０を減算し、タイミング調整回路６０の遅延量（ＤｒＶｄ）を４５に設定する。
【００７４】
図６Ｃは、設定部２００が、図４のステップＳ７０で、測定設定値（Ｓｔｒｂ）を５０に、第２測定補正値（ＳｔｒｂＣａｌ）を１５に、かつ、可変加算器４３０のオフセット値を１０に設定する例を示す。本例は、図６Ｂの状態で、設定部２００が、第４伝送経路Ｄにおける信号遅延時間を補償する補正値を１５と測定（Ｓ４０）した場合に対応する。本例において、上述と同様に、可変加算器４３０は、加算回路３３０から入力された値の６５に、設定されたオフセット値の１０を加算して、タイミング調整回路８０の遅延量（ＳｔｒｂＶｄ）を７５に設定する。
【００７５】
図７は、キャリブレーション部５０の他の構成を示す。キャリブレーション部５０は、補正部３００、第１加減算部４００、第２加減算部５００、および設定部２００を備えてよい。
【００７６】
設定部２００は、上述のようにして、第２出力補正値を算出する。また、設定部２００は、算出した第２出力補正値が、補正部３００に設定できる範囲内の値であるかどうかを判断する。設定部２００は、第２出力補正値が補正部３００の設定可能範囲外となると判断した場合に、予め定められたオフセット値を第２加減算部５００に設定してよい。設定部２００は、この場合に、設定できる範囲外と判断された第２出力補正値に、当該オフセット値を加えた第２出力補正値を、補正部３００に設定してよい。
【００７７】
設定部２００は、上述のようにして、第２測定補正値を算出する。また、設定部２００は、算出した第２測定補正値が、補正部３００に設定できる範囲内の値であるかどうかを判断する。設定部２００は、第２測定補正値が補正部３００の設定可能範囲外となると判断した場合に、予め定められたオフセット値を第２加減算部５００に設定してよい。設定部２００は、この場合に、設定できる範囲外と判断された第２測定補正値に、当該オフセット値を減じた第２測定補正値を、補正部３００に設定してよい。
【００７８】
第２加減算部５００は、出力設定値および測定設定値に対するオフセット値をそれぞれ格納する。第２加減算部５００は出力設定値に対応して格納したオフセット値を、出力設定値に加減算して、タイミング調整回路６０に設定してよい。第２加減算部５００は測定設定値に対応して格納したオフセット値を、測定設定値に加減算して、タイミング調整回路８０に設定してよい。
【００７９】
第２加減算部５００は、信号出力部に対応する第２可変減算器５２０、および、信号測定部１４０に対応する第２可変加算器５３０を有してよい。第２可変減算器５２０は、出力設定値（ＤｒＣａｌ）から、出力設定値に対するオフセット値を減算して、タイミング調整回路６０に出力してよい。第２可変加算器５３０は、測定設定値（Ｓｔｒｂ）に、測定補正値に対するオフセット値を加算して、タイミング調整回路８０に出力してよい。
【００８０】
第１加減算部４００は、出力設定値および測定設定値に対するオフセット値をそれぞれ格納してよい。また、第１加減算部４００は、格納した出力設定値および測定設定値に対するオフセット値を、対応する出力設定値および測定設定値に、加減算する。第１加減算部４００は、信号出力部に対応する可変減算器４２０、および、信号測定部１４０に対応する可変加算器４３０を有してよい。可変減算器４２０は、出力設定値（ＤｒＣａｌ）から、出力設定値に対するオフセット値を減算して、第２可変減算器５２０に出力してよい。可変加算器４３０は、測定設定値（Ｓｔｒｂ）に、測定補正値に対するオフセット値を加算して、第２可変加算器５３０に出力してよい。
【００８１】
設定部２００は、出力補正値に対応して、第２加減算部５００に設定する予め定められたオフセット値として、補正部３００に設定できる出力補正値の上限値と下限値の差を、記憶してよい。
【００８２】
設定部２００は、第２加減算部に設定する予め定められたオフセット値として、複数種類の値を、記憶してよい。この場合において設定部２００は、小さいオフセット値から順に、第２出力補正値に加えて、第２出力補正値が設定可能な範囲内の値になったときに、当該オフセット値を第２加減算部５００に格納して、第２出力補正値を補正部３００に設定してよい。
【００８３】
設定部２００は、設定補正値に対応して、第２加減算部５００に設定する予め定められたオフセット値として、補正部３００に設定できる測定補正値の上限値と下限値の差を、記憶してよい。
【００８４】
設定部２００は、第２加減算部に設定する予め定められたオフセット値として、複数種類の値を、記憶してよい。この場合において設定部２００は、小さいオフセット値から順に、第２測定補正値から減じて、第２測定補正値が設定可能な範囲内の値となったときに、当該オフセット値を第２加減算部５００に格納して、第２測定補正値を補正部３００に設定してよい。
【００８５】
図８は、試験装置１０の他の構成を示す。試験装置１０は、被試験デバイス１２０を試験する。試験装置１０は、タイミング発生部２０、パターン発生部３０、波形整形部４０、キャリブレーション部５０、交換可能なパフォーマンスボード１００、複数の信号出力部１３０、複数の信号測定部１４０、および比較部１５０を備える。ここで、試験装置１０は、複数の信号出力部１３０および複数の信号測定部１４０を、それぞれ並列に備える。被試験デバイス１２０は、一例として半導体チップである。
【００８６】
複数の信号出力部１３０は、使用者等が設定する出力設定値に応じた試験信号を、それぞれ出力する。複数の信号出力部１３０は、それぞれ、タイミング調整回路６０およびドライバ回路７０を有する。複数のタイミング調整回路６０は、波形整形部４０が出力する信号を、それぞれのタイミング調整回路６０に設定された出力設定値に応じた遅延量で遅延して出力する。タイミング発生部２０は、当該出力設定値をそれぞれの信号出力部１３０に供給する。複数のドライバ回路７０は、それぞれのタイミング調整回路６０が出力する信号を、被試験デバイス１２０に供給する。
【００８７】
複数の信号測定部１４０は、被試験デバイス１２０が出力する被測定信号を、使用者が設定する測定設定値に応じたタイミングで、それぞれ測定する。複数の信号測定部１４０は、それぞれ、タイミング調整回路８０およびコンパレータ回路９０を有する。複数のコンパレータ回路９０は、それぞれのコンパレータ回路９０に入力されるストローブ信号Ｓｔｒｂのエッジタイミングにおける、被測定信号の論理値を測定する。複数のタイミング調整回路８０は、使用者等がそれぞれのタイミング調整回路８０に設定する測定補正値に応じた遅延量で、ストローブ信号を遅延させる。
【００８８】
図９は、図８に示した試験装置１０が備えるキャリブレーション部５０の構成を示す。キャリブレーション部５０は、設定部２００を有する。また、設定部２００は、補正部３００をそれぞれの信号出力部１３０および信号測定部１４０に対して有し、第１加減算部４００を、複数の信号出力部１３０および複数の信号測定部１４０に対して共通に有してよい。
【００８９】
設定部２００は、それぞれの信号出力部１３０に対する第１出力補正値のうち、設定可能範囲の上限値に最も近い第１出力補正値を検出してよい。また、設定部２００は、設定可能範囲の上限値に最も近い第１出力補正値と、当該上限値との差分を第１加減算部４００に設定してよい。設定部２００は、それぞれの信号出力部１３０に対する第２出力補正値を、対応する第１出力補正値に、当該上限値との差分を加算した値を基準として、対応する補正部３００に設定してよい。
【００９０】
設定部２００は、それぞれの信号測定部１４０に対する第１測定補正値のうち、設定可能範囲の下限値に最も近い第１測定補正値を検出してよい。また、設定部２００は、設定可能範囲の下限値に最も近い第１測定補正値と、当該下限値との差分を第１加減算部４００に設定してよい。設定部２００は、それぞれの信号測定部１４０に対する第２測定補正値を、対応する第１測定補正値から、当該下限値との差分を減算した値を基準として、対応する補正部３００に設定してよい。
【００９１】
それぞれの補正部３００は、信号出力部１３０に対応する加算回路３２０、および、信号測定部１４０に対応する加算回路３３０を有する。それぞれの加算回路３２０は、設定された出力補正値（ＤｒＣａｌ）と出力設定値（ＤｒＣｌｏｃｋ）を加算して、第１加減算部４００に出力する。それぞれの加算回路３３０は、設定された測定補正値（ＳｔｒｂＣａｌ）と、測定設定値（Ｓｔｒｂ）とを加算して、第１加減算部４００に出力する。
【００９２】
第１加減算部４００は、出力設定値（ＤｒＣｌｏｃｋ）および測定設定値（Ｓｔｒｂ）に対するオフセット値をそれぞれ格納し、格納した出力設定値に対するオフセット値を出力設定値（ＤｒＣｌｏｃｋ）に、格納した測定補正値に対するオフセット値を測定設定値（Ｓｔｒｂ）に加減算する。第１加減算部４００は、複数の信号出力部１３０に対応する可変減算器４２０、および、複数の信号測定部１４０に対応する可変加算器４３０を有してよい。
【００９３】
可変減算器４２０は、出力設定値（ＤｒＣｌｏｃｋ）からオフセット値を減算して、対応するタイミング調整回路６０に出力する。可変加算器４３０は、測定設定値（Ｓｔｒｂ）にオフセット値を加算して、対応するタイミング調整回路８０に出力する。
【００９４】
図１０は、コンピュータ８００のハードウェア構成の一例を示す。コンピュータ８００は、与えられるプログラムに応じて、図１から図９に関連して説明した設定部２００として機能する。
【００９５】
本実施形態に係るコンピュータ８００は、ホスト・コントローラ２０８２により相互に接続されるＣＰＵ２０００、ＲＡＭ２０２０、グラフィック・コントローラ２０７５、および表示装置２０８０を有するＣＰＵ周辺部と、入出力コントローラ２０８４によりホスト・コントローラ２０８２に接続される通信インターフェイス２０３０、ハードディスクドライブ２０４０、およびＣＤ−ＲＯＭドライブ２０６０を有する入出力部と、入出力コントローラ２０８４に接続されるＲＯＭ２０１０、フレキシブルディスク・ドライブ２０５０、および入出力チップ２０７０を有するレガシー入出力部とを備える。
【００９６】
ホスト・コントローラ２０８２は、ＲＡＭ２０２０と、高い転送レートでＲＡＭ２０２０をアクセスするＣＰＵ２０００およびグラフィック・コントローラ２０７５とを接続する。ＣＰＵ２０００は、ＲＯＭ２０１０およびＲＡＭ２０２０に格納されたプログラムに基づいて動作し、各部の制御を行う。グラフィック・コントローラ２０７５は、ＣＰＵ２０００等がＲＡＭ２０２０内に設けたフレーム・バッファ上に生成する画像データを取得し、表示装置２０８０上に表示させる。これに代えて、グラフィック・コントローラ２０７５は、ＣＰＵ２０００等が生成する画像データを格納するフレーム・バッファを、内部に含んでもよい。
【００９７】
入出力コントローラ２０８４は、ホスト・コントローラ２０８２と、比較的高速な入出力装置である通信インターフェイス２０３０、ハードディスクドライブ２０４０、ＣＤ−ＲＯＭドライブ２０６０を接続する。通信インターフェイス２０３０は、ネットワークを介して他の装置と通信する。ハードディスクドライブ２０４０は、コンピュータ８００内のＣＰＵ２０００が使用するプログラムおよびデータを格納する。ＣＤ−ＲＯＭドライブ２０６０は、ＣＤ−ＲＯＭ２０９５からプログラム又はデータを読み取り、ＲＡＭ２０２０を介してハードディスクドライブ２０４０に提供する。
【００９８】
また、入出力コントローラ２０８４には、ＲＯＭ２０１０と、フレキシブルディスク・ドライブ２０５０、および入出力チップ２０７０の比較的低速な入出力装置とが接続される。ＲＯＭ２０１０は、コンピュータ８００が起動時に実行するブート・プログラム、および／又は、コンピュータ８００のハードウェアに依存するプログラム等を格納する。フレキシブルディスク・ドライブ２０５０は、フレキシブルディスク２０９０からプログラム又はデータを読み取り、ＲＡＭ２０２０を介してハードディスクドライブ２０４０に提供する。入出力チップ２０７０は、フレキシブルディスク・ドライブ２０５０を入出力コントローラ２０８４へと接続すると共に、例えばパラレル・ポート、シリアル・ポート、キーボード・ポート、マウス・ポート等を介して各種の入出力装置を入出力コントローラ２０８４へと接続する。
【００９９】
ＲＡＭ２０２０を介してハードディスクドライブ２０４０に提供されるプログラムは、フレキシブルディスク２０９０、ＣＤ−ＲＯＭ２０９５、又はＩＣカード等の記録媒体に格納されて利用者によって提供される。プログラムは、記録媒体から読み出され、ＲＡＭ２０２０を介してコンピュータ８００内のハードディスクドライブ２０４０にインストールされ、ＣＰＵ２０００において実行される。
【０１００】
コンピュータ８００にインストールされ、コンピュータ８００を設定部２００として機能させるプログラムは、画像生成モジュール、画像処理モジュール、配列方向制御モジュール、および、モード切替モジュールのうちの少なくともいずれかを有する。これらのプログラム又はモジュールは、ＣＰＵ２０００等に働きかけて、コンピュータ８００を設定部２００としてそれぞれ機能させる。
【０１０１】
これらのプログラムに記述された情報処理は、コンピュータ８００に読込まれることにより、ソフトウェアと上述した各種のハードウェア資源とが協働した具体的手段である設定部２００として機能する。そして、これらの具体的手段によって、本実施形態におけるコンピュータ８００の使用目的に応じた情報の演算又は加工を実現することにより、使用目的に応じた特有の設定部２００が構築される。
【０１０２】
一例として、コンピュータ８００と外部の装置等との間で通信を行う場合には、ＣＰＵ２０００は、ＲＡＭ２０２０上にロードされた通信プログラムを実行し、通信プログラムに記述された処理内容に基づいて、通信インターフェイス２０３０に対して通信処理を指示する。通信インターフェイス２０３０は、ＣＰＵ２０００の制御を受けて、ＲＡＭ２０２０、ハードディスクドライブ２０４０、フレキシブルディスク２０９０、又はＣＤ−ＲＯＭ２０９５等の記憶装置上に設けた送信バッファ領域等に記憶された送信データを読み出してネットワークへと送信し、もしくは、ネットワークから受信した受信データを記憶装置上に設けた受信バッファ領域等へと書き込む。このように、通信インターフェイス２０３０は、ＤＭＡ（ダイレクト・メモリ・アクセス）方式により記憶装置との間で送受信データを転送してもよく、これに代えて、ＣＰＵ２０００が転送元の記憶装置又は通信インターフェイス２０３０からデータを読み出し、転送先の通信インターフェイス２０３０又は記憶装置へとデータを書き込むことにより送受信データを転送してもよい。
【０１０３】
また、ＣＰＵ２０００は、ハードディスクドライブ２０４０、ＣＤ−ＲＯＭドライブ２０６０（ＣＤ−ＲＯＭ２０９５）、フレキシブルディスク・ドライブ２０５０（フレキシブルディスク２０９０）等の外部記憶装置に格納されたファイルまたはデータベース等の中から、全部または必要な部分をＤＭＡ転送等によりＲＡＭ２０２０へと読み込ませ、ＲＡＭ２０２０上のデータに対して各種の処理を行う。そして、ＣＰＵ２０００は、処理を終えたデータを、ＤＭＡ転送等により外部記憶装置へと書き戻す。このような処理において、ＲＡＭ２０２０は、外部記憶装置の内容を一時的に保持するものとみなせるから、本実施形態においてはＲＡＭ２０２０および外部記憶装置等をメモリ、記憶部、または記憶装置等と総称する。
【０１０４】
本実施形態における各種のプログラム、データ、テーブル、データベース等の各種の情報は、このような記憶装置上に格納されて、情報処理の対象となる。なお、ＣＰＵ２０００は、ＲＡＭ２０２０の一部をキャッシュメモリに保持し、キャッシュメモリ上で読み書きを行うこともできる。このような形態においても、キャッシュメモリはＲＡＭ２０２０の機能の一部を担うから、本実施形態においては、区別して示す場合を除き、キャッシュメモリもＲＡＭ２０２０、メモリ、および／又は記憶装置に含まれるものとする。
【０１０５】
また、ＣＰＵ２０００は、ＲＡＭ２０２０から読み出したデータに対して、プログラムの命令列により指定された、本実施形態中に記載した各種の演算、情報の加工、条件判断、情報の検索・置換等を含む各種の処理を行い、ＲＡＭ２０２０へと書き戻す。例えば、ＣＰＵ２０００は、条件判断を行う場合においては、本実施形態において示した各種の変数が、他の変数または定数と比較して、大きい、小さい、以上、以下、等しい等の条件を満たすかどうかを判断し、条件が成立した場合（又は不成立であった場合）に、異なる命令列へと分岐し、またはサブルーチンを呼び出す。
【０１０６】
また、ＣＰＵ２０００は、記憶装置内のファイルまたはデータベース等に格納された情報を検索することができる。例えば、第１属性の属性値に対し第２属性の属性値がそれぞれ対応付けられた複数のエントリが記憶装置に格納されている場合において、ＣＰＵ２０００は、記憶装置に格納されている複数のエントリの中から第１属性の属性値が指定された条件と一致するエントリを検索し、そのエントリに格納されている第２属性の属性値を読み出すことにより、所定の条件を満たす第１属性に対応付けられた第２属性の属性値を得ることができる。
【０１０７】
以上に示したプログラム又はモジュールは、外部の記録媒体に格納されてもよい。記録媒体としては、フレキシブルディスク２０９０、ＣＤ−ＲＯＭ２０９５の他に、ＤＶＤ又はＣＤ等の光学記録媒体、ＭＯ等の光磁気記録媒体、テープ媒体、ＩＣカード等の半導体メモリ等を用いることができる。また、専用通信ネットワーク又はインターネットに接続されたサーバシステムに設けたハードディスク又はＲＡＭ等の記憶装置を記録媒体として使用し、ネットワークを介してプログラムをコンピュータ８００に提供してもよい。
【０１０８】
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
【０１０９】
特許請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。
【符号の説明】
【０１１０】
１０  試験装置、２０  タイミング発生部、３０  パターン発生部、４０  波形整形部、５０  キャリブレーション部、６０  タイミング調整回路、７０  ドライバ回路、８０  タイミング調整回路、９０  コンパレータ回路、１００  パフォーマンスボード、１０２  接続端子、１２０  被試験デバイス、１３０  信号出力部、１４０  信号測定部、１５０  比較部、２００  設定部、３００  補正部、３２０  加算回路、３３０  加算回路、４００  第１加減算部、４２０  可変減算器、４３０  可変加算器、５００  第２加減算部、８００  コンピュータ、２０００  ＣＰＵ、２０１０  ＲＯＭ、２０２０  ＲＡＭ、２０３０  通信インターフェイス、２０４０  ハードディスクドライブ、２０５０  フレキシブルディスク・ドライブ、２０６０  ＣＤ−ＲＯＭドライブ、２０７０  入出力チップ、２０７５  グラフィック・コントローラ、２０８０  表示装置、２０８２  ホスト・コントローラ、２０８４  入出力コントローラ、２０９０  フレキシブルディスク、２０９５  ＣＤ−ＲＯＭ
【図１】
2012093251.tif 000003
【図２】
2012093251.tif 000004
【図３】
2012093251.tif 000005
【図４】
2012093251.tif 000006
【図５Ａ】
2012093251.tif 000007
【図５Ｂ】
2012093251.tif 000008
【図５Ｃ】
2012093251.tif 000009
【図６Ａ】
2012093251.tif 000010
【図６Ｂ】
2012093251.tif 000011
【図６Ｃ】
2012093251.tif 000012
【図７】
2012093251.tif 000013
【図８】
2012093251.tif 000014
【図９】
2012093251.tif 000015
【図１０】
2012093251.tif 000016