(57)【要約】【課題】本発明の実施形態は、書き込み、消去に対する耐性を向上させた半導体記憶装置を提供する。【解決手段】実施形態に係る半導体記憶装置は、第１導電形の半導体基板の主面上において、前記主面に対して平行な第１の方向に沿って設けられた複数の多値記憶セルと、前記多値記憶セルの間の前記半導体基板の表面に選択的に設けられた第２導電形の第１半導体領域と、前記主面に対して前記第１半導体領域よりも深く設けられた第１導電形不純物を含む第２半導体領域と、を備えている。さらに、前記半導体基板の前記主面上に設けられ、前記主面に対して平行な第２の方向に沿って設けられた複数の２値記憶セルと、前記２値記憶セルの間の前記半導体基板の表面に選択的に設けられた第２導電形の第３半導体領域と、を備える。そして、前記第１半導体領域の第２導電形不純物を補償する第１導電形不純物の量は、前記第３半導体領域の第２導電形不純物を補償する第１導電形不純物の量よりも多いことを特徴とする。【選択図】図２
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【特許請求の範囲】
【請求項１】
第１導電形の半導体基板の主面上において前記主面に対して平行な第１の方向に沿って設けられた複数の多値記憶セルと、
前記第１の方向において隣り合う前記多値記憶セルの間の前記半導体基板の表面に選択的に設けられた第２導電形の第１半導体領域と、
前記主面に対して前記第１半導体領域より深く設けられた、第１導電形不純物を含む第２半導体領域と、
前記半導体基板の前記主面上において前記主面に対して平行な第２の方向に沿って設けられた複数の２値記憶セルと、
前記第２の方向において隣り合う前記２値記憶セルの間の前記半導体基板の表面に選択的に設けられた第２導電形の第３半導体領域と、
を備え、
前記第１半導体領域の第２導電形不純物を補償する第１導電形不純物の量は、前記第３半導体領域の第２導電形不純物を補償する第１導電形不純物の量よりも多いことを特徴とする半導体記憶装置。
【請求項２】
前記主面に対して前記第３半導体領域より深く設けられ、第１導電形の不純物を含む第４半導体領域をさらに備えたことを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
前記第３半導体領域に含まれる第２導電形不純物の濃度ピークの前記主面からの深さは、前記第４半導体領域に含まれる第１導電形不純物の濃度ピークの前記主面からの深さよりも浅いことを特徴とする請求項２記載の半導体記憶装置。
【請求項４】
前記多値記憶セルの直下において、前記主面から前記第２半導体領域に含まれる第１導電形不純物の濃度ピークの深さまでに含まれる第１導電形の不純物の量は、前記２値記憶セルの直下において、前記主面から前記第２半導体領域に含まれる第１導電形不純物の濃度ピークの深さまでに含まれる第１導電形不純物の量よりも多いことを特徴とする請求項１〜３のいずれか１つに記載の半導体記憶装置。
【請求項５】
前記多値記憶セルにおける最も高い閾値分布の中心値は、前記２値記憶セルの最も高い閾値分布の中心値よりも高いことを特徴とする請求項１〜４のいずれか１つに記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体記憶装置に関する。
【背景技術】
【０００２】
半導体装置などの製造に用いられる微細化技術の進展にともない、大容量の半導体記憶装置が実現されている。例えば、ＮＡＮＤ型フラッシュメモリは、小型で携帯が可能な大容量記憶装置として幅広い用途に用いられている。
【０００３】
しかしながら、ＮＡＮＤ型フラッシュメモリでは、データの書き込み、消去を繰り返すと、メモリセルが劣化し正常にデータの記憶が行えない場合がある。そして、デザインルールの微細化が進むに従い、書き込み、消去に対する耐性（Endurance特性）は、低下する傾向にある。そこで、書き込み、消去に対する耐性を向上させた大容量の半導体記憶装置が求められている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００７−１０３７６４号公報
【特許文献２】特開２００６−３１０７９３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明の実施形態は、書き込み、消去に対する耐性を向上させた半導体記憶装置を提供する。
【課題を解決するための手段】
【０００６】
実施形態に係る半導体記憶装置は、半導体基板の主面上に設けられ、前記主面に対して平行な第１の方向に沿って設けられた複数の多値記憶セルと、前記第１の方向において隣り合う前記多値記憶セルの間の前記半導体基板の表面に選択的に設けられた第２導電形の第１半導体領域と、前記主面に対して前記第１半導体領域より深く設けられた第１導電形不純物を含む第２半導体領域と、を備えている。さらに、前記半導体基板の前記主面上において、前記主面に対して平行な第２の方向に沿って設けられた複数の２値記憶セルと、前記第２の方向において隣り合う前記２値記憶セルの間の前記半導体基板の表面に選択的に設けられた第２導電形の第３半導体領域と、を備える。そして、前記第１半導体領域の第２導電形不純物を補償する第１導電形不純物の量は、前記第３半導体領域の第２導電形不純物を補償する第１導電形不純物の量よりも多いことを特徴とする。
【図面の簡単な説明】
【０００７】
【図１】一実施形態に係る半導体記憶装置を示す模式図
【図２】一実施形態に係る半導体記憶装置の断面構造を示す模式図
【図３】一実施形態に係る半導体記憶装置にドープされた不純物の分布を示す模式図
【図４】一実施形態に係る半導体記憶装置の劣化を説明する模式図
【図５】一実施形態の変形例に係る半導体記憶装置の断面構造を示す模式図
【図６】一実施形態の変形例に係る半導体記憶装置にドープされた不純物の分布を示す模式図
【図７】一実施形態の別の変形例に係る半導体記憶装置の断面構造を示す模式図
【図８】一実施形態に係る半導体記憶装置の書き込み、消去に対する耐性を示す図
【図９】一実施形態に係る半導体記憶装置の記憶セルの断面を示す模式図
【図１０】一実施形態に係る半導体記憶装置の記憶セルの閾値分布を示す模式図
【発明を実施するための形態】
【０００８】
以下、本発明の実施の形態について図面を参照しながら説明する。なお、以下の実施形態では、図面中の同一部分には同一番号を付してその詳しい説明は適宜省略し、異なる部分について適宜説明する。そして、以下の説明では、第１導電形はｐ形とし、第２導電形をｎ形とするが、第１導電形をｎ形とし第２導電形をｐ形として実施することもできる。
【０００９】
図１は、本実施形態に係る半導体記憶装置１００を示す模式図である。半導体記憶装置１００は、例えば、ＮＡＮＤ型フラッシュメモリであり、図１（ａ）に示すように、主記憶領域８０とバッファ記憶領域９０とを備えている。主記憶領域８０およびバッファ記憶領域９０は、複数の記憶セル（図２参照）が配置されたメモリストリングを含む構成を有する。
【００１０】
図１（ｂ）は、主記憶領域の構成を示す模式図である。主記憶領域８０には、メモリセル領域Ｒｍｃと、選択トランジスタ領域Ｒｓｔと、が配置され、メモリセル領域Ｒｍｃは、２つの選択トランジスタ領域Ｒｓｔの間に設けられる。そして、メモリセル領域Ｒｍｃおよび選択トランジスタ領域Ｒｓｔの両方を貫いて、複数のメモリストリング１３と、複数のＳＴＩ（Shallow Trench Isolation)１２とが、交互に配置されている。ＳＴＩ１２は、メモリストリング１３と同じＹ方向に延在し、隣り合うメモリストリング１３の間を絶縁する。
【００１１】
さらに、メモリストリング１３およびＳＴＩ１２をＸ方向に横断して、複数の制御ゲート電極６と選択ゲート電極９とが設けられている。メモリストリング１３と制御ゲート電極６とが交差する場所に記憶セルが配置され、メモリストリング１３と選択ゲート電極９とが交差する場所には、選択トランジスタが配置されている。
【００１２】
本実施形態に係る半導体記憶装置１００では、主記憶領域８０に配置される記憶セルは、多値記憶セル（ＭＬＣ：Multi Level Cell）として機能する。ＭＬＣは、例えば、図１１（ａ）に示すように、複数の閾値電圧に対応した多値記憶を行う。したがって、主記憶領域８０にＭＬＣを配置することにより、記憶容量を増大させることが可能となる。
【００１３】
しかしながら、ＭＬＣは、書き込み、読み出し速度が遅いという問題を抱えている。そこで、半導体記憶装置１００は、ＭＬＣが配置された主記憶領域８０における書き込み、読み出し速度の低下を緩和するために、ＭＬＣよりも書き込み、読み出し速度が速い２値記憶セル（ＳＬＣ：Single Level Cell）として機能する記憶セルを配置したバッファ記憶領域９０を備える。そして、バッファ記憶領域９０も、図１（ｂ）に示す構成を有することができる。
【００１４】
主記憶領域８０においてＭＬＣが配列される第１の方向は、図１（ｂ）に示すメモリストリング１３が延在するＹ方向である。一方、バッファ記憶領域９０においてＳＬＣが配列される第２の方向も、バッファ記憶領域９０におけるメモリストリングの延在方向である。そして、主記憶領域８０におけるメモリストリング１３の延在方向と、バッファ記憶領域９０におけるメモリストリングの延在方向とは、一致しても良いし、異なる方向であっても良い。
【００１５】
図２は、半導体記憶装置１００の構造を示す模式図である。図２（ａ）は、図１に示す主記憶領域８０のIIa−IIa断面の構造を示している。図２（ｂ）は、バッファ記憶領域９０におけるIIa−IIa断面に相当する部分の断面構造を示している。図２（ｃ）は、図２（ａ）に示すIIc−IIc断面の構造を示している。
【００１６】
図２（ａ）に示すように、主記憶領域８０では、ｐ形の半導体基板２の主面２ａの上に複数のＭＬＣ１０が設けられている。ＭＬＣ１０は、半導体基板２の表面に形成されたゲート絶縁膜３と、浮遊ゲート４と、電極間絶縁膜５と、制御ゲート電極６と、を含む積層構造を有している。半導体基板２の表面には、ＭＬＣ１０の閾値電圧を調整するためのp領域２ｂが設けられている。
【００１７】
ＭＬＣ１０は、メモリストリング１３が半導体基板２の主面２ａに平行に延在するＹ方向に配置されている。そして、Ｙ方向において隣り合うＭＬＣ１０の間の半導体基板２の表面には、ｎ形の第１半導体領域であるソースドレイン領域１５が設けられている。
【００１８】
さらに、ソースドレイン領域１５の下方には、ソースドレイン領域１５の表面から選択的に導入され、半導体基板２の深さ方向に分布するｐ形不純物を含む第２半導体領域であるｐ−領域１６が設けられている。
【００１９】
図２（ｃ）に示すように、Ｙ方向に直交するＸ方向において隣り合うメモリストリング１３の間は、ＳＴＩ１２により電気的に分離されている。ＳＴＩ１２は、半導体基板２に設けられたトレンチ１２ａの底部から浮遊ゲート４の側面までを埋め込んだ絶縁膜、例えば、シリコン酸化膜（ＳｉＯ２膜）で形成されている。これにより、隣り合うメモリストリング１３の間のリーク電流が低減される。
【００２０】
これに対し、Ｙ方向では、ソースドレイン領域１５の下に設けられたｐ−領域１６が、隣り合うＭＬＣ１０の下に形成されるチャネル２１間のリーク電流を低減する。ｐ−領域１６は、所謂Halo領域であり、隣り合うＭＬＣ１０のショートチャネル効果を低減する。
【００２１】
一方、図２（ｂ）に示すバッファ記憶領域９０では、半導体基板２の主面２ａの上に複数のＳＬＣ２０が設けられている。同図に示すように、ＳＬＣ２０も、ゲート絶縁膜３と、浮遊ゲート４と、電極間絶縁膜５と、制御ゲート電極６と、を含む構造を有する。
主記憶領域８０のＭＬＣ１０とバッファ記憶領域９０のＳＬＣ２０とは、同じ構造を有しても良いし、異なる構造としても良い。
【００２２】
ＭＬＣ１０にデータを書き込む場合には、制御ゲート電極６に複数の電位の書き込み電圧が印加される。そして、それぞれの電位に対応して変化する浮遊ゲート４の閾値電圧に複数ビットを対応させてデータを記憶する。一方、ＳＬＣ２０にデータを書き込む場合には、制御ゲート電極６に印加される電圧は１電位であり、浮遊ゲート４の下のチャネル２２のオン、オフに１ビットを対応させる。
【００２３】
図２（ｂ）に示すように、複数のＳＬＣ２０が、バッファ記憶領域９０におけるメモリストリングの延在方向である第２の方向に配置される。主面２ａに平行な第２の方向において隣り合うＳＬＣ２０の間の半導体基板２の表面には、ｎ形の第３半導体領域であるソースドレイン領域１７が設けられている。
【００２４】
ソースドレイン領域１５およびソースドレイン領域１７は、例えば、ＭＬＣ１０およびＳＬＣ２０をマスクとして、半導体基板２の表面にｎ形不純物を選択的にイオン注入し、熱処理を施すことにより形成することができる。ｎ形不純物として、例えば、砒素（Ａｓ）を用いることができる。
【００２５】
ｐ−領域１６は、ＭＬＣ１０をマスクとして、ソースドレイン領域１５の表面（ｐ−領域１６を先に形成する場合は半導体基板２の表面）にｐ形不純物をイオン注入し、熱処理を施してｐ形不純物を拡散させることにより形成することができる。この際、バッファ記憶領域９０の表面には、例えば、フォトレジストを用いたマスクを形成し、ｐ形不純物がイオン注入されないようにする。ｐ形不純物としては、例えば、ボロン（Ｂ）を用いることができる。
【００２６】
図３は、半導体記憶装置１００にドープされた不純物の分布を示す模式図である。
図３（ａ）は、ソースドレイン領域１５における表面から深さ方向へ分布する不純物のプロファイルを示した模式図である。同図中に示す破線は、半導体基板２にドープされたｐ形不純物のバックグランドレベルＢＧを示している。ＰＣは、半導体基板２の表面全体に注入されたｐ形不純物のプロファイルを示している。すなわち、ＰＣは、ＭＬＣ１０およびＳＬＣ２０の閾値電圧を調整するために形成されたｐ領域２ｂのｐ形不純物のプロファイルである。そして、ＮＳは、ソースドレイン領域１５に注入されたｎ形不純物のプロファイルを示し、ＰＨ１は、ｐ−領域１６のｐ形不純物のプロファイルを示している。
【００２７】
図３（ｂ）は、ソースドレイン領域１７における表面から深さ方向へ分布する不純物のプロファイルを示している。そして、図３（ａ）中にＰＨ１で示すｐ形不純物がドープされていない点で、図３（ａ）に示すプロファイルと相違する。
【００２８】
さらに、ソースドレイン領域１５およびソースドレイン領域１７は、ｎ形不純物を同時にイオン注入して形成することができる。そして、同時にイオン注入して形成されたソースドレイン領域１５およびソースドレイン領域１７では、半導体基板２の深さ方向に分布する第２導電形不純物の量が等しく、同じプロファイルＮＳを有している。
【００２９】
例えば、製造過程における処理によりソースドレイン領域１５とソースドレイン領域１７とに含まれるｎ形不純物の量が異なる場合もあるが、多くの場合その違いは少量であり、同時にイオン注入されたという意味で、ソースドレイン領域１５とソースドレイン領域１７とは、同量のｎ形不純物を含み、同じプロファイルＮＳを有すると言える。
以下、半導体基板２の深さ方向に分布する不純物の量は、基板表面の単位面積当たりに含まれる不純物の量を意味する。
【００３０】
図３（ａ）に示すように、ソースドレイン領域１５を形成するｎ形不純物のプロファイルＮＳと、ｐ−領域１６を形成するｐ形不純物のプロファイルＰＨ１とは、重畳している。したがって、ソースドレイン領域１５に含まれるｎ形不純物は、ＮＳと、ＰＨ１およびＰＣ、ＢＧと、が重畳する部分において、ＰＨ１およびＰＣ、ＢＧに含まれるｐ形不純物により補償される。
一方、図３（ｂ）に示すソースドレイン領域１７の場合、ＮＳに含まれるｎ形不純物は、ＰＣおよびＢＧに含まれるｐ形不純物により補償される。
【００３１】
すなわち、ソースドレイン領域１５に含まれるｎ形不純物を補償するｐ形不純物は、ＰＨ１が寄与する分だけ、ソースドレイン領域１７に含まれるｎ形不純物を補償するｐ形不純物よりも多くなる。そして、ソースドレイン領域１５のｎ形キャリア濃度は、バッファ記憶領域９０に形成されるソースドレイン領域１７のｎ形キャリア濃度よりも低くなる。
【００３２】
次に、図４を参照して、半導体記憶装置１００における書き込み、消去の繰り返しによる記憶セルの劣化について説明する。図４は、ＭＬＣ１０の周辺を示す模式断面図であり、図４（ａ）は、ＭＬＣ１０の劣化前の状態、図４（ｂ）は、劣化後の状態を概念的に示している。
【００３３】
図４（ａ）に示すように、ＭＬＣ１０の両側の半導体基板２の表面には、それぞれソースドレイン領域１５およびｐ−領域１６が形成されている。ソースドレイン領域１５に挟まれたＭＬＣ１０の直下の半導体基板２の表面はチャネル２１となる。
ＭＬＣ１０では、制御ゲート電極６に印加される電圧により、チャネル２１からゲート絶縁膜３を通過して浮遊ゲート４に電子が注入され、また、浮遊ゲート４からチャネル２１へ電子が放出され、データの書き込み、消去が行われる。
【００３４】
ＭＬＣ１０へのデータの書き込み、消去が繰り返され、チャネル２１と浮遊ゲート４との間で電子の注入、放出が繰り返されると、例えば、図４（ｂ）に示すように、ゲート絶縁膜３や、ソースドレイン領域１５に電子がトラップされる状態が生じる。そして、ソースドレイン領域１５のｎ形キャリア濃度が低い場合には、ゲート絶縁膜３や、ソースドレイン領域にトラップされた電子により、ソースドレイン領域１５の表面に空乏領域２５が形成されることがある。
【００３５】
ソースドレイン領域１５の表面に空乏領域２５が形成された状態において、例えば、制御ゲート電極６に閾値電圧よりも高い電圧を印加しても、ＭＬＣ１０の両側に設けられたソースドレイン領域１５の間に電流を流すことはできない場合がある。すなわち、チャネル２１とゲート絶縁膜３との間に形成される反転層が、空乏領域２５により分断されてソースドレイン領域１５につながらないからである。そして、ＭＬＣ１０のチャネル２１がオン状態にならず、記憶セルとして動作しなくなる場合がある。
このような劣化モードを防止するためには、例えば、ソースドレイン領域１５のキャリア濃度を高くして空乏領域２５が形成されないようにすれば良い。
【００３６】
本実施形態に係る半導体記憶装置１００は、主記憶領域８０に配置されるＭＬＣ１０よりもバッファ記憶領域９０に配置されるＳＬＣ２０の劣化を抑制するように構成されている。
すなわち、バッファ記憶領域９０は、ＭＬＣ１０を配置した主記憶領域８０の書き込み読み出し速度の低下を緩和するために設けられる。そして、バッファ記憶領域９０における書き込み、消去の繰り返し回数は、例えば、主記憶領域８０よりも２桁近く多くなる。したがって、バッファ記憶領域９０に配置されるＳＬＣ２０の劣化を抑制することにより、実質的に半導体記憶装置１００のEndurance特性を向上させることができるからである。
【００３７】
そこで、前述したように、主記憶領域８０に形成されるソースドレイン領域１５よりもバッファ記憶領域９０に形成されるソースドレイン領域１７のｎ形キャリア濃度を高くしている。これにより、ソースドレイン領域１７の表面における空乏領域２５の発生を抑えてＳＬＣ２０の劣化を抑制し、半導体記憶装置１００のEndurance特性を向上させることができる。
【００３８】
図５は、本実施形態の変形例に係る半導体記憶装置２００の断面構造を示す模式図である。図５（ａ）は、主記憶領域８０の断面構造を示し、図５（ｂ）は、バッファ記憶領域９０の断面構造を示している。
【００３９】
半導体記憶装置２００では、図５（ａ）に示す主記憶領域８０の構造は、図２（ａ）に示す半導体記憶装置１００と同じである。一方、図５（ｂ）に示すバッファ記憶領域９０において、ソースドレイン領域１７の下にｐ−領域１８が設けられている点が相違する。ｐ−領域１８は、ソースドレイン領域１７の表面から選択的に導入され、半導体基板２の深さ方向に分布するｐ形不純物を含む、所謂Halo領域である。
【００４０】
図６は、半導体記憶装置２００にドープされた不純物の分布を示す模式図である。
図６（ａ）は、ソースドレイン領域１５における表面から深さ方向へ分布する不純物のプロファイルを示し、図６（ｂ）は、ソースドレイン領域１７における表面から深さ方向へ分布する不純物のプロファイルを示している。
【００４１】
図６（ａ）は、図３（ａ）に示す半導体記憶装置１００における主記憶領域８０の不純物分布と同じである。一方、図６（ｂ）では、ｐ−領域１８を形成するｐ形不純物のプロファイルＰＨ２が表されている点で、図３（ｂ）に示す半導体記憶装置１００におけるバッファ記憶領域９０の不純物分布と相違する。
【００４２】
図６（ｂ）に示すように、ＰＨ２のピーク濃度は、図６（ａ）に示すＰＨ１のピーク濃度よりも低い。すなわち、バッファ記憶領域に設けられるｐ−領域１８に含まれるｐ形不純物は、主記憶領域８０に設けられるｐ−領域１６のｐ形不純物よりも低濃度である。
【００４３】
したがって、バッファ記憶領域９０のソースドレイン領域１７を補償するｐ形不純物の量は、主記憶領域８０のソースドレイン領域１５を補償するｐ形不純物の量よりも少ない。そして、ソースドレイン領域１７のｎ形キャリア濃度は、ソースドレイン領域１５のｎ形キャリア濃度よりも高くなる。これにより、ソースドレイン領域１７における空乏領域２５（図４（ｂ）参照）の発生を抑制することができる。その結果、バッファ記憶領域９０に配置されるＳＬＣ２０の劣化が抑制され、半導体記憶装置２００のEndurance特性を向上させることができる。
【００４４】
ｐ−領域１８は、ソースドレイン領域１７の表面（半導体基板２の表面）から、ＳＬＣ２０を注入マスクとして選択的にｐ形不純物をイオン注入することにより形成することができる。ｐ−領域１８に注入されるｐ形不純物の注入量（ドーズ量）は、ｐ−領域１６に注入されるｐ形不純物の注入量よりも少なくする。
【００４５】
図７は、本実施形態の別の変形例に係る半導体記憶装置３００の断面構造を示す模式図である。図７（ａ）は、主記憶領域８０の断面構造を示し、図７（ｂ）は、バッファ記憶領域９０の断面構造を示している。
【００４６】
半導体記憶装置３００では、主記憶領域８０にＭＬＣ１０が配置され、隣り合うＭＬＣ１０の間にソースドレイン領域１５とｐ−領域１６とが設けられている点、および、バッファ記憶領域９０にＳＬＣ２０が配置され、隣り合うＳＬＣ２０の間にソースドレイン領域１７とｐ−領域１８とが設けられている点において、半導体記憶装置２００と共通する。
【００４７】
一方、半導体記憶装置３００の半導体基板２の表面には、主記憶領域８０のＭＬＣ１０およびバッファ記憶領域９０のＳＬＣ２０の閾値電圧を調整するためのｐ領域２ｂ（図５参照）が形成されていない点で、半導体記憶装置２００と相違する。
【００４８】
例えば、半導体記憶装置３００の微細化が進み、チャネル２１および２２のチャネル長（図２（ａ）のＹ方向の幅）が短くなると、ｐ−領域１６およびｐ−領域１８にドープされたｐ形不純物のＹ方向への拡散により、ＭＬＣ１０およびＳＬＣ２０の閾値電圧が上昇する。このため、半導体基板２にドープされたバックグランドレベルＢＧのｐ形不純物により、十分な閾値レベルが確保できるため、閾値調整のためのｐ形不純物（ＰＣ）は不要となる。
【００４９】
そして、バッファ記憶領域９０に設けられるｐ−領域１８に含まれるｐ形不純物の量は、ｐ−領域１６に含まれるｐ形不純物の量よりも少なくする。これにより、ソースドレイン領域１７のｎ形キャリア濃度を、ソースドレイン領域１５のｎ形キャリア濃度よりも高くして、バッファ記憶領域９０に配置されたＳＬＣ２０の劣化を抑制することができる。
【００５０】
また、図７（ｂ）に示すｐ−領域１８を設けない構造とすることもできる。すなわち、図２に示す半導体記憶装置１００において、閾値調整のためのｐ形不純物（ＰＣ）を半導体基板２の表面にドープしない構成とすることも可能である。そして、ｐ−領域１８を形成するイオン注入工程を省くことにより、製造工程を簡略化することができる。
【００５１】
図８は、本実施形態に係る半導体記憶装置の書き込み、消去に対する耐性を示すグラフである。横軸に、書き込み、消去の繰り返し回数を採り、縦軸に、制御ゲート電極に印加するデータ消去のための電圧サイクル、所謂消去ループの回数を示している。
【００５２】
図８中に示すデータＡは、主記憶領域８０に設けられたｐ−領域１６に含まれるｐ形不純物の量と、バッファ記憶領域９０に設けられたｐ−領域１８に含まれるｐ形不純物の量を同量とした半導体記憶装置の特性を示している。
一方、データＢは、ｐ−領域１８に含まれるｐ形不純物の量を、ｐ−領域１６に含まれるｐ形不純物の量よりも少なくした半導体記憶装置３００の特性を示している。
【００５３】
データＡは、書き込み、消去の繰り返し回数が多くなるに従い、消去ループの回数が増加し、Endurance特性が低いことを示している。これに対し、データＢでは、書き込み、消去の繰り返し回数が多くなっても、消去ループの回数は２に止まり半導体記憶装置３００のEndurance特性が高いことを示している。
【００５４】
図９は、本実施形態に係る半導体記憶装置２００および３００のＭＬＣ１０の断面を示す模式図である。
前述したように、主記憶領域８０には、ＭＬＣ１０が配置され、ソースドレイン領域１５の下にｐ−領域１６が設けられる。ｐ−領域１６に含まれるｐ形不純物の量は、バッファ記憶領域９０に設けられるｐ−領域１８に含まれるｐ形不純物の量よりも多い。
【００５５】
ｐ−領域１６にドープされるｐ形不純物は、例えば、ボロン（Ｂ）であり、イオン注入後の熱処理により容易に拡散させることができる。そして、ｐ−領域１６にドープされたｐ形不純物は、図９中の破線１６ａに示すように、ＭＬＣ１０の直下のチャネル２１に向けて拡散し、チャネル２１のｐ形不純物の濃度を上昇させる。
【００５６】
したがって、主記憶領域８０におけるチャネル２１のｐ形不純物の濃度は、バッファ記憶領域９０のチャネル２２のｐ形不純物の濃度よりも高くなる。例えば、ＭＬＣ１０の直下の半導体基板２の表面からｐ−領域１６に含まれるｐ形不純物の濃度ピーク位置の深さまでの間に分布するｐ形不純物の量は、ＳＬＣ２０の直下の半導体基板２の表面からｐ−領域１６に含まれるｐ形不純物の濃度ピーク位置の深さまでの間に分布するｐ形不純物の量よりも多い。
【００５７】
そして、この関係は、バッファ記憶領域９０にｐ−領域１８を設けない半導体記憶装置１００についても同じであり、チャネル２１のｐ形不純物濃度は、チャネル２２のｐ形不純物濃度よりも高くなる。
【００５８】
図１０は、本実施形態に係る半導体記憶装置１００〜３００の記憶セルの閾値分布を示す模式図である。図１０（ａ）は、ＭＬＣ１０の閾値分布を示しており、図１０（ｂ）は、ＳＬＣ２０の閾値分布を示している。
【００５９】
図１０（ａ）に示すように、ＭＬＣ１０は、例えば、２ビット（[００]〜[１１]）を記憶可能な多値記憶セルとして動作させる。
これに対し、図１０（ｂ）に示すように、ＳＬＣ２０は、１ビット（[０]、[１]）を記憶する２値記憶セルとして動作させることができる。
【００６０】
図１０に示すように、ＭＬＣ１０における最も高い閾値分布の中心値は、ＳＬＣ２０の最も高い閾値分布の中心値よりも高く設定する。このような、閾値分布の関係を実現するには、例えば、ＭＬＣ１０における閾値電圧が、ＳＬＣ２０における閾値電圧よりも高いことが望ましい。
【００６１】
本実施形態に係る半導体記憶装置１００〜３００では、ＭＬＣ１０の直下のチャネル２１のｐ形不純物の濃度を、ＳＬＣ２０の直下のチャネル２２のｐ形不純物の濃度よりも高くすることができる。そして、チャネル２１の閾値を、チャネル２２の閾値よりも高くすることが可能である。
【００６２】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００６３】
２・・・半導体基板、  ２ａ・・・主面、  ２ｂ・・・ｐ領域、  ３・・・ゲート絶縁膜、  ４・・・浮遊ゲート、  ５・・・電極間絶縁膜、  ６・・・制御ゲート電極、  ９・・・選択ゲート電極、  １０・・・ＭＬＣ、  １２・・・ＳＴＩ、  １２ａ・・・トレンチ、  １３・・・メモリストリング、  １５、１７・・・ソースドレイン領域、  １６、１８・・・ｐ−領域、  ２０・・・ＳＬＣ、  ２１、２２・・・チャネル、  ２５・・・空乏領域、  ８０・・・主記憶領域、  ９０・・・バッファ記憶領域、  １００、２００、３００・・・半導体記憶装置
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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