(57)【要約】【課題】入出力端子と半導体スイッチとの間を接続する配線同士が交差する箇所が発生しても、端子間のアイソレーション特性を向上させつつ、サイズ及びコストを抑制可能な半導体装置を提供する。【解決手段】半導体スイッチ回路（２０）は、複数の入力端子（３１，３２）のうち任意の入力端子を配線層（５１）又は再配線層（２５１）を介して複数の出力端子（４１〜４４）のうち任意の出力端子と接続させるように構成される。複数の入力端子及び複数の出力端子のうち、ある端子と半導体スイッチ回路との間を接続する配線と、他の端子と半導体スイッチ回路との間を接続する配線とが交差している箇所において、交差する配線のうち、一方の配線を配線層とし、他方の配線を再配線層とする。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に形成された半導体スイッチ回路と、
前記半導体スイッチ回路が形成された前記半導体基板の上に交互に形成された層間絶縁膜及び配線層と、
最上位層にある前記層間絶縁膜上に前記配線層と接続されるように形成されたパッドと、
前記パッドが露出するように、前記最上位層にある層間絶縁膜を覆うように形成された保護膜と、
前記保護膜上に前記パッドと再配線層とが接続されるように交互に形成された再配線層間絶縁膜及び前記再配線層と、
前記再配線層と接続された複数の入力端子及び複数の出力端子が露出するように、最上位にある前記再配線層間絶縁膜を覆うように形成されたモールド樹脂層と、
を備え、
前記半導体スイッチ回路は、前記複数の入力端子のうち任意の入力端子を、前記配線層又は前記再配線層を介して、前記複数の出力端子のうち任意の出力端子と接続することが可能なように構成され、
前記複数の入力端子及び前記複数の出力端子のうちのある端子と前記半導体スイッチ回路との間を接続する配線と、前記複数の入力端子及び前記複数の出力端子のうちの他の端子と前記半導体スイッチ回路との間を接続する配線とが前記半導体基板の厚み方向から見て交差している箇所において、交差する配線のうち、一方の配線が前記配線層で構成され、他方の配線が前記再配線層で構成されている、半導体装置。
【請求項２】
ある前記入力端子と前記半導体スイッチ回路との間を接続する配線と、他の前記入力端子と前記半導体スイッチ回路との間を接続する配線とが交差している箇所において、交差する配線のうち、一方の配線が前記配線層で構成され、他方の配線が前記再配線層で構成されている、請求項１に記載の半導体装置。
【請求項３】
ある前記出力端子と前記半導体スイッチ回路との間を接続する配線と、他の前記出力端子と前記半導体スイッチ回路との間を接続する配線とが前記半導体基板の厚み方向から見て交差している箇所において、交差する配線のうち、一方の配線を前記配線層とし、他方の配線を前記再配線層とする、請求項１に記載の半導体装置。
【請求項４】
ある前記入力端子と前記半導体スイッチ回路との間を接続する配線と、ある前記出力端子と前記半導体スイッチ回路との間を接続する配線とが前記半導体基板の厚み方向から見て交差している箇所において、交差する配線のうち、一方の配線が前記配線層で構成され、他方の配線が前記再配線層で構成されている、請求項１に記載の半導体装置。
【請求項５】
複数の前記再配線層が形成されており、前記他方の配線が前記複数の再配線層のうちの最上位層の再配線層である、請求項１乃至４のいずれか１項に記載の半導体装置。
【請求項６】
前記半導体基板はＳＯＩ基板である、請求項1乃至５のいずれか１項に記載の半導体装置。
【請求項７】
前記半導体基板はＳＯＳ基板である、請求項1乃至５のいずれか１項に記載の半導体装置。
【請求項８】
複数の入力端子及び複数の出力端子と、前記複数の入力端子のうち任意の入力端子を前記複数の出力端子のうち任意の出力端子と接続されるように構成された半導体スイッチ回路と、を備える半導体装置の製造方法において、
前記半導体基板上に前記半導体スイッチ回路を形成するステップと、
前記半導体スイッチ回路が形成された前記半導体基板の上に層間絶縁膜及び配線層を交互に形成するステップと
最上位層にある前記層間絶縁膜上に前記配線層と接続されるようにパッドを形成するステップと、
前記パッドが露出するように、前記最上位層にある層間絶縁膜を覆うように保護膜を形成するステップと、
前記保護膜上に前記パッドと再配線層とが接続されるように再配線層間絶縁膜及び前記再配線層を交互に形成するステップと、
前記再配線層と接続された複数の入力端子及び複数の出力端子が露出するように、最上位にある前記再配線層間絶縁膜を覆うようにモールド樹脂層を形成するステップと、
を備え、
前記複数の入力端子及び前記複数の出力端子のうちのある端子と前記半導体スイッチ回路との間を接続する配線と、前記複数の入力端子及び前記複数の出力端子のうちの他の端子と前記半導体スイッチ回路との間を接続する配線とが前記半導体基板の厚み方向から見て交差している箇所において、交差する配線のうち、一方の配線が前記配線層で構成され、他方の配線が前記再配線層で構成されている、
半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及び半導体装置の製造方法に関し、特に携帯端末の高周波回路向けとして複数の入出力端子間の接続経路を半導体スイッチにより切り替える半導体装置及び半導体装置の製造方法に関する。
【背景技術】
【０００２】
近年、無線通信機器の分野では、小型化、低コスト化、及び高機能化の要求に加えて、グローバルな地域での使用を前提として、複数の通信方式に対応し、かつ多くの周波数帯域で通信可能なマルチモード・マルチバンド端末に対応した半導体装置が求められている。
【０００３】
例えば、携帯端末では、ＧＳＭ（Global System for Mobile Communication）規格やＷＣＤＭＡ（Wideband Code Division Multiple Access）規格のデュアルモードで４バンド（band）又は８バンド（band）に対応した端末が開発されている。また、ＷＬＡＮ（Wireless LAN）、ＢＴ（Bluetooth）、ＧＰＳ（Global Positioning System）、及びＤＴＶ（Digital Television）等の情報通信技術や、通信品質及び通信速度の向上を目的としたアンテナのダイバーシティ（diversity）技術を備えたＭＩＭＯ（Multiple Input Multiple Output）対応端末等も開発されている。これらの端末では、アンテナで送受信される信号の種類や周波数の組み合わせが増加しており、それに伴って通信方式や周波数バンドに対応した高周波信号の処理経路が複雑化している。このため、これらの端末に搭載される高周波回路を高集積化して小型化することが困難な状況となっている。
【０００４】
現行の携帯端末は、アンテナで受信信号を受信した場合に該受信信号に対応する高周波回路へ割り振るために該受信信号の送り先回路を半導体スイッチを用いて選択するように構成されており、かつアンテナから送信信号を送信する場合には所定の高周波回路から半導体スイッチを経由して該アンテナへと該送信信号を送信するように構成された半導体装置が搭載されている。特に、現行のマルチモード・マルチバンド携帯端末は、1〜3本のアンテナと１０バンド（band）分の高周波回路との間の経路を半導体スイッチで切り替えるように構成された半導体装置が搭載されている。
【０００５】
このように複数の入力端子と複数の出力端子との間の接続経路を半導体スイッチを介して切り替える半導体装置では、ある一つの入力端子と半導体スイッチとの間を接続する配線と、もう一つの入力端子と半導体スイッチとの間を接続する配線とが交差している箇所が必ず発生する。このように配線が交差している箇所には、配線間容量が存在し、該配線間容量を介して配線間の信号が相互に漏洩することになるため、入力端子間のアイソレーションが劣化する。
【０００６】
配線間容量を抑制するために、配線を細めて交差する配線の対向面積を小さくする手法、若しくは交差する配線間の距離を長くする手法が検討されている。交差する配線の対向面積を小さくする前者の手法の場合、半導体スイッチを備える半導体装置では一般的に１ｄＢ以下の挿入損失が求められているにも関らず、配線を細くすることに伴って挿入損失を増大させるという問題があるので、交差する配線間の距離を長くして配線間容量を小さくする後者の手法の方が有効と考えられる。
【０００７】
例えば、特許文献１には、交差する配線のうち、一方の配線が、複数のＳＰＤＴ（Single Pole Dual Throw）スイッチで構成されたマトリックススイッチの回路パターンがパターンニングされている実装基板の表面に形成され、他方の配線が該実装基板の裏面に形成されることと、各配線が該実装基板を挟んで対向する部分に接地面を形成してマイクロストリップライン構造にすることが開示されている。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００３−２１８７２４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
ところで、携帯端末向けの高周波回路の入出力端子の数及びそれらの接続経路を切り替えるのに要する半導体スイッチの数は将来的に増加する傾向にある。この場合、特許文献１のように配線の形態が単純であれば、入出力端子と半導体スイッチとの間を接続する配線同士が交差する箇所が生じないようにパターンニングすることができるが、一般にはそのようにパターニングすることは困難である。また、一般的には配線同士が交差する箇所が生じないようにパターンニングするためには、実装基板の面積を大きくせざるを得ず、半導体装置のサイズ及びコストの増大を招くことになる。
【００１０】
本発明は、上記のような従来の課題を解決するためになされたものであり、入出力端子と半導体スイッチとの間を電気的に接続する配線同士が交差する箇所が発生しても、端子間のアイソレーション特性を向上させつつサイズ及びコストを抑制可能な半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１１】
上記目的を達成するために、本発明に係る半導体装置は、半導体基板と、前記半導体基板上に形成された半導体スイッチ回路と、前記半導体スイッチ回路が形成された前記半導体基板の上に交互に形成された層間絶縁膜及び配線層と、最上位層にある前記層間絶縁膜上に前記配線層と接続されるように形成されたパッドと、前記パッドが露出するように、前記最上位層にある層間絶縁膜を覆うように形成された保護膜と、前記保護膜上に前記パッドと再配線層とが接続されるように交互に形成された再配線層間絶縁膜及び前記再配線層と、前記再配線層と接続された複数の入力端子及び複数の出力端子が露出するように、最上位にある前記再配線層間絶縁膜を覆うように形成されたモールド樹脂層と、を備え、前記半導体スイッチ回路は、前記複数の入力端子のうち任意の入力端子を、前記配線層又は前記再配線層を介して、前記複数の出力端子のうち任意の出力端子と接続することが可能なように構成され、前記複数の入力端子及び前記複数の出力端子のうちのある端子と前記半導体スイッチ回路との間を接続する配線と、前記複数の入力端子及び前記複数の出力端子のうちの他の端子と前記半導体スイッチ回路との間を接続する配線とが前記半導体基板の厚み方向から見て交差している箇所において、交差する配線のうち、一方の配線が前記配線層で構成され、他方の配線が前記再配線層で構成されている、ものである。
【００１２】
上記の半導体装置において、ある前記入力端子と前記半導体スイッチ回路との間を接続する配線と、他の前記入力端子と前記半導体スイッチ回路との間を接続する配線とが交差している箇所において、交差する配線のうち、一方の配線が前記配線層で構成され、他方の配線が前記再配線層で構成されている、としてもよい。
【００１３】
上記の半導体装置において、ある前記出力端子と前記半導体スイッチ回路との間を接続する配線と、他の前記出力端子と前記半導体スイッチ回路との間を接続する配線とが前記半導体基板の厚み方向から見て交差している箇所において、交差する配線のうち、一方の配線を前記配線層とし、他方の配線を前記再配線層とする、としてもよい。
【００１４】
上記の半導体装置において、ある前記入力端子と前記半導体スイッチ回路との間を接続する配線と、ある前記出力端子と前記半導体スイッチ回路との間を接続する配線とが前記半導体基板の厚み方向から見て交差している箇所において、交差する配線のうち、一方の配線が前記配線層で構成され、他方の配線が前記再配線層で構成されている、としてもよい。
【００１５】
この構成によれば、多層配線構造の半導体チップ内に形成される配線層間距離と比べて、半導体チップ内の配線層とウェハＣＳＰプロセスの再配線層との間の離隔距離は非常に長い。このため、配線間容量を抑制することができ、端子間で該配線間容量を介して信号が互いに漏洩することに伴うアイソレーションの劣化を抑制できる。
【００１６】
また、半導体基板上にウェハＣＳＰプロセスの再配線層を形成する場合に、半導体チップ内に形成される配線層とウェハＣＳＰプロセスの再配線層とを接続するためのパッドが形成されている。しかし、パッドの直径はボンディングワイヤが接続されるボンディングパッドよりも小さくて済み、かつパッドは半導体基板上に形成された素子上に形成可能である。このため、入出力端子数の増加によって多数のパッドが形成される必要が生じても、半導体基板の面積を増大させる必要性は無い。このため、半導体装置のコスト及びサイズを抑制できる。
【００１７】
以上より、入出力端子と半導体スイッチとの間を電気的に接続する配線同士が交差する箇所が発生しても、端子間のアイソレーション特性を向上させつつ、サイズ及びコストを抑制可能な半導体装置を提供することができる。
【００１８】
上記の半導体装置において、複数の前記再配線層が形成されており、前記他方の配線が前記複数の再配線層のうちの最上位層の再配線層である、としてもよい。
【００１９】
この構成によれば、交差する配線層及び再配線層の離隔距離を更に長くすることができ、この結果、配線間容量がさらに減少し、アイソレーションの劣化をより確実に抑制できる。
【００２０】
上記の半導体装置において、前記半導体基板はＳＯＩ（Silicon On Insulator）基板である、としてもよい。
【００２１】
この構成によれば、一般的にＳＯＩ基板に形成されるＭＯＳトランジスタの寄生容量は小さいという特徴があるので、ＳＯＩ基板に形成された半導体スイッチ回路を構成するＭＯＳトランジスタ間のアイソレーション特性を向上させることができる。
【００２２】
上記の半導体装置において、前記半導体基板はＳＯＳ（Silicon On Sapphire）基板である、としてもよい。
【００２３】
この構成によれば、ＳＯＳ基板の土台となるサファイア基板のサファイア基板抵抗は非常に大きいため、サファイア基板抵抗を介して他のＭＯＳトランジスタの各容量に向けて信号が漏洩されにくく、サファイア基板に形成された半導体スイッチ回路を構成するＭＯＳトランジスタのアイソレーション特性が高くなる。なお、シリコン基板を用いた半導体装置においては、通常、容量やトランジスタ素子間のアイソレーションを高くするため、素子の外周領域に基板コンタクトを形成し、かつ該基板コンタクトをグランドや電源などに接続するための専用パッドを設ける対策が実施されている。従って、ＳＯＳ基板上の半導体スイッチでは、上記の基板コンタクトと、それらを接続する専用パッドとを形成することが不要となることから、ＳＯＳ基板を含むＳＯＩ基板を採用したことに伴い、アイソレーション特性を向上させつつ、半導体装置のサイズ及びコストを低減できる。  
【００２４】
上記目的を達成するために、その他の本発明に係る半導体装置の製造方法は、複数の入力端子及び複数の出力端子と、前記複数の入力端子のうち任意の入力端子を前記複数の出力端子のうち任意の出力端子と接続されるように構成された半導体スイッチ回路と、を備える半導体装置の製造方法において、前記半導体基板上に前記半導体スイッチ回路を形成するステップと、前記半導体スイッチ回路が形成された前記半導体基板の上に層間絶縁膜及び配線層を交互に形成するステップと、最上位層にある前記層間絶縁膜上に前記配線層と接続されるようにパッドを形成するステップと、前記パッドが露出するように、前記最上位層にある層間絶縁膜を覆うように保護膜を形成するステップと、前記保護膜上に前記パッドと再配線層とが接続されるように再配線層間絶縁膜及び前記再配線層を交互に形成するステップと、前記再配線層と接続された複数の入力端子及び複数の出力端子が露出するように、最上位にある前記再配線層間絶縁膜を覆うようにモールド樹脂層を形成するステップと、を備え、前記複数の入力端子及び前記複数の出力端子のうちのある端子と前記半導体スイッチ回路との間を接続する配線と、前記複数の入力端子及び前記複数の出力端子のうちの他の端子と前記半導体スイッチ回路との間を接続する配線とが前記半導体基板の厚み方向から見て交差している箇所において、交差する配線のうち、一方の配線が前記配線層で構成され、他方の配線が前記再配線層で構成されている、ものである。
【００２５】
この製造方法によれば、入出力端子と半導体スイッチとの間を電気的に接続する配線同士が交差する箇所が発生しても、端子間のアイソレーション特性を向上させつつ、サイズ及びコストを抑制可能な半導体装置を提供することができる。
【発明の効果】
【００２６】
本発明によれば、入出力端子と半導体スイッチとの間を電気的に接続する配線同士が交差する箇所が発生しても、端子間のアイソレーション特性を向上させつつ、サイズ及びコストを抑制可能な半導体装置及びその製造方法を提供することができる。
【図面の簡単な説明】
【００２７】
【図１】図１は本発明の第１の実施の形態に係る半導体装置の回路構成図である。
【図２】図２は図１に示した半導体装置の切断線Ｃ−Ｃ’における’断面図である。
【図３】図３は本発明の第１の実施の形態における半導体スイッチの回路構成図である。
【図４】図４は本発明の第１の実施の形態における半導体スイッチの回路構成図である。
【図５】図５は本発明の第１の実施の形態に係る半導体装置の変形例の回路構成図である。
【図６】図６は本発明の第２の実施の形態に係る半導体装置の回路構成図である。
【図７】図７は図６に示した半導体装置の切断線Ｄ−Ｄ’における断面図である。
【図８】図８は本発明の第２実施の形態に係る半導体装置の変形例の回路構成図である。
【図９】図９は本発明の第３の実施の形態に係る半導体装置の回路構成図である。
【図１０】図１０は図９に示した半導体装置の切断線Ｅ−Ｅ’における’断面図である。
【図１１】図１１は本発明の第１の実施の形態の比較例として例示する半導体装置の回路構成図である。
【図１２】図１２は図１１に示す半導体装置の切断線Ａ−Ａ’における断面図である。
【図１３】図１３は本発明の第１の実施の形態のその他の比較例として例示する半導体装置の回路構成図である。
【図１４】図１４は図１３に示す半導体装置の切断線Ｂ−Ｂ’における断面図である。
【図１５】図１５は図１３に示す半導体ＳＰＤＴスイッチの回路構成図である。
【図１６】図１６は本発明の第２の実施の形態の比較例として例示する半導体装置の回路構成図である。
【図１７】図１７は図１６に示す半導体スイッチを構成するＭＯＳトランジスタの構造を示した図である。
【図１８】図１８は本発明の第２の実施の形態における半導体スイッチを構成するＭＯＳトランジスタの構造を示した図である。
【発明を実施するための形態】
【００２８】
以下、本発明の好ましい実施の形態を、図面を参照しながら説明する。なお、以下では全ての図を通じて同一又は相当する要素には同一の参照符号を付して、その重複する説明を省略する。
（第１の実施の形態）
[半導体装置の構造]
図１は、本発明の第１の実施の形態に係る半導体装置の回路構成図である。図２は、図１に示す半導体装置の切断線Ｃ−Ｃ’における断面図である。
【００２９】
図１に示す半導体装置は、第１入力端子３１と、第２入力端子３２と、第１出力端子４１と、第２出力端子４２と、第３出力端子４３と、第４出力端子４４と、８パターンの入出力経路に応じた８つの半導体スイッチ２１〜２８から成る半導体スイッチ回路２０と、を備えている。半導体スイッチ回路２０は、第１及び第２入力端子３１，３２のうち任意の端子を、択一的に第１乃至第４出力端子４１〜４４のうち任意の端子と電気的に接続させるように構成されている。
【００３０】
また、図１に示す半導体装置は、ウェハレベルＣＳＰ（Chip Size Package）プロセスによって製造された半導体パッケージであり、チップ１内の半導体基板１０上には半導体内の第１配線層５１の他に、当該チップ１の表面上に第１再配線層２５１が形成されている。チップ１は、半導体基板１０、第１乃至第３層間絶縁膜１１〜１３、保護膜１４、及びパッド６０を含む。
【００３１】
なお、ウェハレベルＣＳＰプロセスとは、半導体装置の製造工程において個々の半導体チップに切断（ダイシング）する前に半導体ウェハの状態のままでパッケージングまでを行う製法のことである。ウェハレベルＣＳＰプロセスでは、はんだバンプによる外部端子の形成を含めて、半導体ウェハ全面に従来のパッケージングに必要なすべての構造を一括して形成することが可能になり、はんだバンプを全面に形成した半導体ウェハをダイシングすることにより、パッケージング済みの半導体装置を得ることが可能になる。
【００３２】
また、半導体基板１０は、シリコン基板と表面シリコン層との間にＳｉＯ２層を介挿させて構成されたＳＯＩ（Silicon On Insulator）基板で構成されている。ＳＯＩ基板は、そこに形成されるトランジスタの寄生容量を抑えることができ、動作速度の向上と消費電力の削減に効果がある。
【００３３】
第１入力端子３１は、第１再配線層２５１と、第１再配線層パッド２６１と、第２配線層５２と、第１ビア５４と、第１配線層５１とを介して、半導体スイッチ２１，２３，２５，２７に接続されている。また、半導体スイッチ２１，２３，２５，２７は、第１配線層５１と、第１ビア５４と、第２配線層５２と、第１再配線層パッド２６１と、第１再配線層２５１とを介して、第１出力端子４１、第２出力端子４２、第３出力端子４３、第４出力端子４４と接続されている。
【００３４】
第２入力端子３２は、第１再配線層２５１と、第１再配線層パッド２６１と、第２配線層５２と、第１ビア５４と、第１配線層５１とを介して、半導体スイッチ２２，２４，２６，２８に接続されている。また、半導体スイッチ２２，２４，２６，２８は、第１配線層５１と、第１ビア５４と、第２配線層５２と、第１再配線層パッド２６１と、第１再配線層２５１とを介して、第１出力端子４１、第２出力端子４２、第３出力端子４３、第４出力端子４４と接続されている。
【００３５】
半導体スイッチ２１〜２８は、図２に示されていないが、半導体基板１０上に第１層間絶縁膜１１に覆われて形成され、コンタクトを介して第１配線層５１に接続されている。半導体スイッチ２１〜２８は、例えば、図３又は図４に示されるように構成されている。図３に示す構成では、入力ポート２と出力ポート３との間において、ｎ（ｎは自然数）個のＭＯＳトランジスタＭ１〜Ｍｎが各ドレイン端子及びソース端子において直列に接続されて電流経路が形成され、かつＭＯＳトランジスタＭ１〜Ｍｎの各ゲート端子が抵抗を介して制御電圧端子接続され、この制御電圧端子に制御電圧Ｖｂ＋が印加されるように構成されている。また、入力ポート２とグランド（grand）との間に、ｋ（ｋは自然数）個のＭＯＳトランジスタＭｎ＋１〜Ｍｎ＋ｋが各ドレイン端子及びソース端子において直列に接続されて電流経路が形成され、かつＭＯＳトランジスタＭｎ＋１〜Ｍｎ＋ｋの各ゲート端子が抵抗を介して制御電圧端子と接続され、この制御端子に制御電圧Ｖｂ−が印加されるように構成されている。制御電圧Ｖｂ＋と制御電圧Ｖｂ−とは、一般に論理信号のＨＩＧＨとＬＯＷに相当する2値が与えられ、互いに逆の論理値に設定されるものである。例えばＶｂ＋が３Ｖ、Ｖｂ−が０Ｖ、その逆はＶｂ＋が０Ｖ、Ｖｂ−が３Ｖのような制御電圧となる場合や、Ｖｂ＋が３Ｖ、Ｖｂ−が−３Ｖ、その逆はＶｂ＋が−３Ｖ、Ｖｂ−が３Ｖのように、電圧の極性が反転する制御電圧を与える場合がある。この制御電圧はＭＯＳトランジスタの製造プロセスに依存する閾値電圧の特性によって適切な電圧に定められる。図３の構成においては、制御電圧Ｖｂ＋に任意の正の電圧及び制御電圧Ｖｂ−に任意の負の電圧を与えることで、入力ポート２と出力ポート３との間が導通し(ON)、制御電圧Ｖｂ＋に任意の負の電圧及び制御電圧Ｖｂ−に任意の正の電圧を与えることで、入力ポート２と出力ポート３との間が遮断される(OFF)とともに入力ポート２がグランドに接続される。
【００３６】
図４に示す構成では、図３に示す構成において、入力ポート２とグランドとの間にＭＯＳトランジスタＭｎ＋１〜Ｍｎ＋ｋが直列接続される構成が省略されている。図４の構成においては、制御電圧Ｖｂ＋の極性を制御することで、入力ポート２と出力ポート３との間が導通し(ON)、又は、入力ポート２と出力ポート３との間が遮断される(OFF)。
【００３７】
半導体スイッチ２１〜２８がこのように構成されることで、第１入力端子３１及び第２入力端子３２を、第１乃至第４出力端子４１〜４４のうちそれぞれ異なる出力端子に接続する経路を選択できる。例えば、半導体スイッチ２２，２３がＯＮ（導通）した状態で、その他の半導体スイッチ２１、２４〜２８がＯＦＦ（遮断）した状態の場合、第１入力端子３１と第２出力端子４２とが接続され、かつ第２入力端子３２と第１出力端子４１とが接続された状態となる。
【００３８】
図１に示す半導体装置の構成において、第１乃至第４出力端子４１〜４４と半導体スイッチ回路２０との間を接続する配線同士は交差していないが、第１入力端子３１及び第２入力端子３２と半導体スイッチ回路２０との間を接続する配線同士が半導体基板１０の厚み方向から見て交差している箇所が存在する。図１、図２に示される破線の楕円で囲まれた箇所が、この交差している箇所を表している。
【００３９】
第１入力端子３１と半導体スイッチ２３との間を接続する配線と、第２入力端子３２と半導体スイッチ２２との間を接続する配線とが半導体基板１０の厚み方向から見て交差している箇所では、第１入力端子３１と半導体スイッチ２３との間を接続する配線に第１再配線層２５１が使用され、第２入力端子３２と半導体スイッチ２２との間を接続する配線に第１配線層５１が使用されている。
【００４０】
第１入力端子３１と半導体スイッチ２５との間を接続する配線と、第２入力端子３２と半導体スイッチ２４との間を接続する配線とが半導体基板１０の厚み方向から見て交差している箇所では、第１入力端子３１と半導体スイッチ２５との間を接続する配線に第１再配線層２５１が使用され、第２入力端子３２と半導体スイッチ２４との間を接続する配線に第１配線層５１が使用されている。
【００４１】
第１入力端子３１と半導体スイッチ２７との間を接続する配線と第２入力端子３２と半導体スイッチ２６との間を接続する配線とが半導体基板１０の厚み方向から見て交差している箇所では、第１入力端子３１と半導体スイッチ２７との間を接続する配線に第１配線層５１が使用され、第２入力端子３２と半導体スイッチ２６との間を接続する配線に第１再配線層２５１が使用されている。
【００４２】
このように、図１に示す半導体装置は、第１入力端子３１から半導体スイッチ回路２０に向けて延設される配線と第２入力端子３２から半導体スイッチ回路２０に向けて延設される配線とが半導体基板１０の厚み方向から見て交差している箇所では、一方の配線に第１再配線層２５１が使用され、他方の配線に第１配線層５１が使用されるように構成されている。
【００４３】
また、図１に示す半導体装置は、図２に示されるように、第１入力端子３１から半導体スイッチ回路２０に向けて延設される配線と、第２入力端子３２から半導体スイッチ回路２０に向けて延設される配線とが半導体基板１０の厚み方向から見て交差している箇所では、第１配線層５１と第１再配線層２５１とが断面視において対向して形成されている。
【００４４】
詳述すると、図１に示す半導体装置は、半導体スイッチ回路２０の回路パターンが形成された素子領域を備えている半導体基板１０と、半導体基板１０を覆うように形成された第１層間絶縁膜１１と、第１層間絶縁膜１１上に形成された第１配線層５１と、第１配線層５１を覆うように形成された第２層間絶縁膜１２と、第２層間絶縁膜１２上に形成された第２配線層５２と、第２配線層５２を覆うように形成された第３層間絶縁膜１３と、第３層間絶縁膜１３を貫通して第２配線層５２に至るように形成されたビアホールを埋める第２ビア５５と、第２ビア５５上に形成されたパッド６０と、パッド６０を覆うように形成され、かつパッド６０の表面を露出させる開口部が形成された保護膜１４と、を備えている。このように、半導体基板１０上には層間絶縁膜（１１，１２，１３）と配線層（５１，５２）とが交互に形成されている。
【００４５】
なお、図２には示されていないが、第２層間絶縁膜１２を貫通して第１配線層５１に至り、かつ第２配線層５２と第１配線層５１との間を連結させるように形成されたビアホールを埋める第１ビア５４が形成されている。また、第１配線層５１は、半導体基板１０上の素子領域に形成された半導体スイッチ２１〜２８のそれぞれの入力ポート２及び出力ポート３と接続されている。
【００４６】
さらに、図１に示す半導体装置は、保護膜１４及び保護膜１４に形成された開口部に露出したパッド６０を覆うように形成された第１再配線層間絶縁膜１１１と、第１再配線層間絶縁膜１１１を貫通してパッド６０に至るように形成されたビアホールを埋める再配線層ビア２５４と、再配線層ビア２５４上に形成された第１再配線層パッド２６１と、第１再配線層間絶縁膜１１１上に、かつ隣り合う第１再配線層パッド２６１との間を連結するように形成された第１再配線層２５１と、第１再配線層パッド２６１及び第１再配線層２５１を覆うように形成された第２再配線層間絶縁膜１１２と、半導体装置全体を封止するように形成されたモールド樹脂層１１０と、を備えている。また、図示されないが、第２再配線層間絶縁膜１１２上に、第１及び第２入力端子３１，３２と第１乃至第４出力端子４１〜４４とが形成されている。第１及び第２入力端子３１，３２と第１乃至第４出力端子４１〜４４は、第２再配線層間絶縁膜１１２上に形成され、当該第２再配線層間絶縁膜１１２を貫通するビアを介して第１再配線層２５１と接続され、かつモールド樹脂層１１０に形成された開口部に露出したパッドと、このパッド上に形成されたはんだバンプとで構成されている。このように、半導体チップの保護膜１４及びパッド６０の上には再配線層間絶縁膜（１１１，１１２）と再配線層（２５１）とが交互に形成されている。
【００４７】
第１配線層５１と第１再配線層２５１とが断面視において対向して形成される箇所では、第１配線層５１から第１再配線層２５１に向う方向で、約1（μm）の厚さの第２層間絶縁膜１２及び第３層間絶縁膜１３と、約3（μm）の厚さの保護膜１４と、約5（μm）の厚さの第１再配線層間絶縁膜１１１とがこの順に形成されている。
【００４８】
[半導体装置の製造方法]
以下では、図１、図２に示したウェハレベルＣＳＰプロセスによる半導体装置の製造方法を説明する。
【００４９】
まず、ＣＶＤ（Chemical Vapor Deposition）等によりシリコン基板上にＳｉＯ２層と表面シリコン層とをこの順に形成させて半導体基板１０を形成する。これにより、ＳＯＩ基板が形成される。
【００５０】
次に、スパッタリング、ＣＶＤ等による膜堆積とフォトリソグラフィ及びエッチングによる膜のパターニング等により半導体基板１０の素子領域に半導体スイッチ回路２０が形成される。
【００５１】
次に、ＣＶＤ、スパッタリング等による膜堆積とフォトリソグラフィ及びエッチングによる膜のパターニング等により、半導体スイッチ回路２０が形成された半導体基板１０上に層間絶縁膜（１１，１２，１３）及び配線層（５１，５２）が交互に形成される。なお、この過程では、第２配線層５２と第１配線層５１との間を接続する第１ビア５４が形成される。
【００５２】
次に、スパッタリング等により最上位層にある第３層間絶縁膜１３上に第２配線層５２と接続されるようにパッド６０が形成される。なお、この過程では、パッド６０と第２配線層５２との間を接続する第２ビア５５が形成される。
【００５３】
次に、ＣＶＤ等によりパッド６０が外部に露出されるように、最上位層にある第３層間絶縁膜１３を覆うように保護膜１４が形成される。
【００５４】
次に、ＣＶＤ、スパッタリング等による膜堆積とフォトリソグラフィ及びエッチングによる膜のパターニング等により保護膜１４上に再配線層間絶縁膜（１１１，１１２）及び第１再配線層２５１が交互に形成される。なお、この過程で、第１再配線層間絶縁膜１１１上に第１再配線層パッド２６１が形成されるとともに、この第１再配線層パッド２６１と保護膜１４上のパッド６０との間を接続する第１再配線層ビア２５４が形成される。
【００５５】
次に、スパッタリングによる膜堆積とフォトリソグラフィ及びエッチングによる膜のパターニングにより第２再配線層間絶縁膜１１２上に第１及び第２入力端子３１，３２並びに第１乃至第４出力端子４１〜４４を構成するパッドが形成される。なお、この過程で、このパッドと第１再配線層２５１とを接続するビアが形成される。
【００５６】
次に、ＣＶＤ等により第１及び第２入力端子３１，３２並びに第１乃至第４出力端子４１〜４４を構成するパッドが露出されるように、最上位にある第２再配線層間絶縁膜１１２を覆うようにモールド樹脂層１１０が形成される。これにより、ＳＯＩ基板上にウェハレベルＣＳＰプロセスの半導体装置群が形成される。その後、モールド樹脂層１１０から露出された、第１及び第２入力端子３１，３２及び第１乃至第４出力端子４１〜４４を構成するパッドにはんだバンプを形成した後、個々の半導体装置をダイシングによって切り出すことで、パッケージング済みの半導体装置が得られる。
【００５７】
なお、上記のステップにおいて、フォトリソグラフィ及びエッチング等によって、第１及び第２入力端子３１，３２及び第１乃至第４出力端子４１〜４４のうち、ある端子と半導体スイッチ回路２０との間を接続する配線と、その他のある端子と半導体スイッチ回路２０との間を接続する配線とが半導体基板１０の厚み方向から見て交差している箇所において、交差する配線のうち、一方の配線に第１配線層５１が使用され、他方の配線に第１再配線層２５１が使用されるようにする。
【００５８】
[比較例１]
図１１は本発明の第１の実施の形態の比較例として例示する半導体装置の回路構成図である。図１２は、図１１に示す半導体装置の切断線Ａ−Ａ’における断面図である。
図１１に示す半導体装置は、半導体スイッチ２１〜２８から成る2入力4出力タイプの半導体スイッチ回路２０が設けられており、第１乃至第４出力端子４１〜４４と半導体スイッチ回路２０との間を接続する配線間では半導体基板１０の厚み方向から見て交差している箇所が無いが、第１入力端子３１から半導体スイッチ回路２０に向けて延設される配線と、第２入力端子３２から半導体スイッチ回路２０に向けて延設される配線とが半導体基板１０の厚み方向から見て交差している箇所が発生している。図１１、図１２に示される破線の楕円で囲まれた箇所が、この交差している箇所を表している。この交差している配線のうち、一方の配線を半導体基板１０上に形成される配線としており、他方の配線をボンディングワイヤによる配線としている。
【００５９】
詳述すると、図１１に示す半導体装置は、半導体基板１０上に、第１及び第２入力端子３１，３２と、第１乃至第４出力端子４１〜４４と、８つの半導体スイッチ２１〜２８から成る半導体スイッチ回路２０と、６つのボンディングパッド６１〜６６と、を備えている。第１入力端子３１は、半導体スイッチ回路２０が制御されることで、第１出力端子４１、第２出力端子４２、第３出力端子４３、又は第４出力端子４４のうちいずれか１つと接続されるように構成されている。同様に、第２入力端子３２は、半導体スイッチ回路２０が制御されることで、第１出力端子４１、第２出力端子４２、第３出力端子４３、又は第４出力端子４４のうちいずれか１つと接続されるように構成されている。第１入力端子３１と半導体スイッチ２１，２３との間は、ボンディングパッド６１及びボンディングパッド６３又は６４を経由して第１配線層５１で接続されている。また、ボンディングパッド６３とボンディングパッド６４との間は、ボンディングワイヤ７２を介して接続されている。第２入力端子３２に接続された第１配線層５１は、ボンディングパッド６３，６４の間を接続するボンディングワイヤ７２と半導体基板１０の厚み方向から見て交差している。
【００６０】
また、図１１に示す半導体装置は、図１２に示されるように、半導体基板１０と、半導体基板１０を覆うように形成された第１層間絶縁膜１１と、第１層間絶縁膜１１上に形成された第１配線層５１と、第１配線層５１を覆うように形成された第２層間絶縁膜１２と、第２層間絶縁膜１２を貫通して第１配線層５１に至るように形成されたビアホールを埋める第１ビア５４と、第１ビア５４上に形成された第２配線層５２と、第２配線層５２を覆うように形成された第３層間絶縁膜１３と、第３層間絶縁膜１３を貫通して第２配線層５２に至るように形成されたビアホールを埋める第２ビア５５と、第２ビア５５上に形成されたボンディングパッド６３〜６６と、ボンディングパッド６３〜６６を覆うように形成され、かつボンディングパッド６３〜６６の表面を露出させる開口部が形成された保護膜１４と、を備えている。なお、保護膜１４から露出されたボンディングパッド６３，６４は互いにボンディングワイヤ７２を介して接続されており、同様に保護膜１４から露出されたボンディングパッド６５，６６は互いにボンディングワイヤ７３を介して接続されている。
【００６１】
上記の半導体装置の構造を採用することによっても、交差する配線のうち、一方の配線が第１配線層５１で構成され、他方の配線がボンディングワイヤ７１〜７３で構成されているので、交差する配線間の離隔距離を長めにとることが可能となるため、配線間容量が小さくなり、アイソレーション特性を向上することができる。
【００６２】
[比較例２]
図１３は本発明の第１の実施の形態のその他の比較例として例示する半導体装置の回路構成図である。図１４は、図１３に示す半導体装置の切断線Ｂ−Ｂ’における断面図である。
【００６３】
図１３に示す半導体装置は、モジュール基板やプリント配線板等の実装基板１００上に、半導体ＳＰＤＴ（single pole dual throw）スイッチ１２１〜１２４から成る２入力４出力タイプの半導体ＳＰＤＴスイッチ回路１２０を備えている。
【００６４】
半導体ＳＰＤＴスイッチ１２１〜１２４は、図１５に示されるように、第１入力端子３３と出力端子４５との間及び第２入力端子３４及び出力端子４５との間において、ｎ（ｎは自然数）個のＭＯＳトランジスタＭ１〜Ｍｎが各ドレイン端子及びソース端子において直列に接続されて電流経路が形成され、かつＭＯＳトランジスタＭ１〜Ｍｎの各ゲート端子が抵抗を介して、制御電圧Ｖｂ＋が印加される制御電圧端子と接続されている。また、第１入力端子３３とグランドとの間及び第２入力端子３４とグランドとの間において、ｋ（ｋは自然数）個のＭＯＳトランジスタＭｎ＋１〜Ｍｎ＋ｋが各ドレイン端子及びソース端子において直列に接続されて電流経路が形成され、かつＭＯＳトランジスタＭｎ＋１〜Ｍｎ＋ｋの各ゲート端子が抵抗を介して、制御電圧Ｖｂ−が印加される制御電圧端子と接続されている。この構成により、ＭＯＳトランジスタＭ１〜Ｍｎを制御する制御電圧端子と、ＭＯＳトランジスタＭｎ＋１〜Ｍｎ＋ｋを制御する制御電圧端子と、にそれぞれ適切な制御電圧Ｖｂ＋，Ｖｂ−が印加されることで、第１入力端子３１及び第２入力端子３２を、第１乃至第４出力端子４１〜４４のうちそれぞれ異なる出力端子に接続する経路を選択できる。
【００６５】
図１３に示す半導体装置では、第１入力端子３１と半導体ＳＰＤＴスイッチ群１２０との間を接続する配線と、第２入力端子３２と半導体ＳＰＤＴスイッチ群１２０との間を接続する配線と、が実装基板１００の厚み方向から見て交差している箇所が発生している。図１３、図１４に示される破線の楕円で囲まれた箇所が、この交差している箇所を表している。この交差する配線のうち、一方の配線を半導体基板１０上に形成される第１基板配線層１５１としており、他方の配線を半導体基板１０上に形成される第２基板配線層１５２としている。つまり、第１基板配線層１５１と第２基板配線層１５２とが実装基板１００の厚み方向から見て交差している。
【００６６】
また、図１３に示す半導体装置は、図１４に示されるように、実装基板１００の一方の平面上には第１基板配線層１５１が形成され、実装基板１００の他方の平面上には第２基板配線層１５２が形成されている。なお、第１基板配線層１５１と第２基板配線層１５２とを接続する箇所では、実装基板１００を貫通するビアホールを埋める基板ビア１５４が形成されている。そして、実装基板１００の双方の平面に形成された第１基板配線層１５１及び第２基板配線層１５２を覆うように実装基板１００を封止させるモールド樹脂層１１０が形成されている。
【００６７】
ここで、互いに交差する第１基板配線層１５１と第２基板配線層１５２との間の離隔距離は、実装基板１００の厚み（配線層間）相当の距離となっている。一般的に、半導体基板１０上に形成される配線層間距離は１（μｍ）程度であるのに対して、実装基板１００の厚みは０．１〜０．２（ｍｍ）程度もあるので、配線間容量が小さくなり、アイソレーション特性を向上することができる。
【００６８】
[効果]
比較例１の場合、半導体基板１０上にボンディングワイヤ７１〜７３を接続するためには、半導体基板１０上に直径５０（μｍ）から１００（μｍ）程度の大きさのボンディングパッド６１〜６６が形成される必要がある。現行の携帯端末では、マルチモード、マルチバンド、アンテナダイバーシティ、及びMIMO等への対応に伴って、アンテナ本数、アンテナからの高周波回路への接続経路、入出力端子数、及び半導体スイッチの個数の増加が予測されている。このため、配線同士が交差している箇所が増加した場合には、半導体基板１０上に形成されるべきボンディングパッドの個数が増え、ひいては半導体基板１０の面積が増大することになる。
【００６９】
比較例２の場合、実装基板１００上で比較的面積の大きい半導体ＳＰＤＴスイッチを除いた領域で入出力端子間の配線を引き回す必要がある。このため、半導体ＳＰＤＴスイッチ回路よりも大きい面積の実装基板１００が用いられる必要があり、実装基板１００上に部品を搭載して構成されるモジュールのサイズが大きくなる。
【００７０】
一方、第１の実施の形態の場合、通常の半導体基板１０上に形成される第１配線層５１と第２配線層５２との配線層間距離は約1（μm）であるのに対し、第１配線層５１と第１再配線層２５１との間の離隔距離は約１０（μm）であり、半導体基板１０上の配線層間距離の約１０倍である。このため、配線間容量は約１０分の１以下にすることができ、配線間容量を介して複数の入力端子間で信号が互いに漏洩することに伴うアイソレーションの劣化を抑制することができる。
【００７１】
また、半導体基板１０上にウェハＣＳＰプロセスの再配線層を形成する場合に、比較例１と同様に、半導体基板１０上に形成される第２配線層５２とウェハＣＳＰプロセスの第１再配線層２５１とを接続するためのパッド６０が形成されている。しかし、パッド６０の直径は３０（μm）程度で第１再配線層ビア２５４と接続可能であり、かつパッド６０は半導体基板１０上に形成された素子上に形成可能である。このため、多数のパッド６０が形成される必要が生じても、半導体基板１０の面積を増大させる必要性は無いため、半導体装置のサイズ及びコストを抑制できる。
【００７２】
[変形例]
図５は本発明の第１の実施の形態に係る半導体装置の変形例の回路構成図である。
【００７３】
上記の実施の形態と相違する点は、第１入力端子３１及び第２入力端子３２と半導体スイッチ回路２０との間を接続する配線同士は半導体基板１０の厚み方向から見て交差していないが、第１乃至第４出力端子４１〜４４と半導体スイッチ回路２０との間を接続する配線同士が半導体基板１０の厚み方向から見て交差している点である。図５に示される破線の楕円で囲まれた箇所が、この交差している箇所を表している。
【００７４】
具体的には、第１出力端子４１と半導体スイッチ２５との間を接続する配線の一部である第１配線層５１は、第２出力端子４２と半導体スイッチ２２との間を接続する配線の一部である第１再配線層２５１と、第３出力端子４３と半導体スイッチ２３との間を接続する配線の一部である第１再配線層２５１と、第４出力端子４４と半導体スイッチ２４との間を接続する配線の一部である第１再配線層２５１とそれぞれ交差している。
【００７５】
第２出力端子４２と半導体スイッチ２６との間を接続する配線の一部である第１配線層５１は、第３出力端子４３と半導体スイッチ２３との間を接続する配線の一部である第１再配線層２５１と、第４出力端子４４と半導体スイッチ２４との間を接続する配線の一部である第１再配線層２５１とそれぞれ交差している。
【００７６】
第３出力端子４３と半導体スイッチ２７との間を接続する配線の一部である第１配線層５１は、第４出力端子４４と半導体スイッチ２４との間を接続する配線の一部である第１再配線層２５１と交差している。
【００７７】
このように、第１乃至第４出力端子４１〜４４と半導体スイッチ回路２０との間を接続する配線同士が半導体基板１０の厚み方向から見て交差している箇所において、一方の配線に第１再配線層２５１が使用され、他方の配線に第１配線層５１が使用されていてもよい。この構造によっても、上記の第１の実施の形態と同様の効果が得られる。
【００７８】
また、第１及び第２入力端子３１，３２のうちある入力端子と半導体スイッチ回路２０との間を接続する配線と、第１乃至第４出力端子４１〜４４のうちある出力端子と半導体スイッチ回路２０との間を接続する配線とが半導体基板１０の厚み方向から見て交差している箇所において、交差する配線のうち、一方の配線に第１再配線層２５１が使用され、他方の配線に第１配線層５１が使用されてもよい。
（第２の実施の形態）
[半導体装置の構造]
図６は、本発明の第２の実施の形態に係る半導体装置の回路構成図である。図７は、図６に示す半導体装置の切断線Ｄ−Ｄ’における断面図である。
【００７９】
第１の実施の形態と相違する点は、半導体基板１０の代わりに、絶縁性のサファイア基板３３６上にシリコン系半導体層が形成されたＳＯＳ（Silicon On Sapphire）基板が使用されている点である。
【００８０】
なお、第１の実施の形態と同様に、半導体スイッチ２１〜２８は、図３又は図４に示されるように構成されている。
【００８１】
また、図７に示されるように、第１入力端子３１から半導体スイッチ回路２０に向けて延設される配線と第２入力端子３２から半導体スイッチ回路２０に向けて延設される配線とがサファイア基板３３６の厚み方向から見て交差している箇所において、一方の配線に第１再配線層２５１が使用され、他方の配線に第１配線層５１が使用されている点も同様である。
【００８２】
詳述すると、図６に示す半導体装置は、サファイア基板３３６と、サファイア基板３３６を覆うように形成されたバリアＳｉＯ２３３４と、バリアＳｉＯ２３３４上に形成された表面シリコン層３１３と、を備えた半導体基板を使用している。
【００８３】
また、サファイア基板３３６上の表面シリコン層３１３を覆うように形成された第１層間絶縁膜１１と、第１層間絶縁膜１１上に形成された第１配線層５１と、第１配線層５１を覆うように形成された第２層間絶縁膜１２と、第２層間絶縁膜１２上に形成された第２配線層５２と、第２配線層５２を覆うように形成された第３層間絶縁膜１３と、第３層間絶縁膜１３を貫通して第２配線層５２に至るように形成されたビアホールを埋める第２ビア５５と、第２ビア５５上に形成されたパッド６０と、パッド６０を覆うように形成され、かつパッド６０の表面を露出させる開口部が形成された保護膜１４と、を備えている。なお、図７には示されていないが、第２層間絶縁膜１２を貫通して第１配線層５１に至り、かつ第２配線層５２と第１配線層５１との間を連結させるように形成されたビアホールを埋める第１ビア５４が形成されている。
【００８４】
さらに、図６に示す半導体装置は、保護膜１４及び保護膜１４から露出されたパッド６０を覆うように形成された第１再配線層間絶縁膜１１１と、第１再配線層間絶縁膜１１１を貫通してパッド６０に至るように形成されたビアホールを埋める再配線層ビア２５４と、再配線層ビア２５４上に形成された第１再配線層パッド２６１と、第１再配線層間絶縁膜１１１上に、かつ隣り合う第１再配線層パッド２６１との間を連結するように形成された第１再配線層２５１と、第１再配線層パッド２６１及び第１再配線層２５１を覆うように形成された第２再配線層間絶縁膜１１２と、半導体装置全体を封止させるように形成されたモールド樹脂層１１０と、を備えている。
【００８５】
第１配線層５１と第１再配線層２５１とが断面視において対向して形成される箇所では、第１配線層５１から第１再配線層２５１に向う方向で、約1（μm）の厚さの第２層間絶縁膜１２及び第３層間絶縁膜１３と、約3（μm）の厚さの保護膜１４と、約5（μm）の厚さの第１再配線層間絶縁膜１１１とがこの順に形成されている。
【００８６】
図１８は、半導体スイッチ２１〜２８を構成するＭＯＳトランジスタＭｊ（ｊ＝１〜ｎ＋ｋ）の構造を示した図である。図１８に示されるように、サファイア基板３３６を覆うようにバリアＳｉＯ２３３４が形成され、バリアＳｉＯ２３３４上にフィールド酸化膜３３５が形成され、フィールド酸化膜３３５のウェル領域において表面シリコン層３１３及びその両側にＮ型拡散領域３１１が形成される。各Ｎ型拡散領域３１１からソース端子３０２、ドレイン端子３０３が取り出されている。また、表面シリコン層３１３上にはゲート酸化膜３０１が形成され、このゲート酸化膜３０１の上に形成されたゲート電極からゲート端子３００が取り出されている。なお、表面シリコン層３１３とサファイア基板３３６との間及び２つのＮ型拡散領域３１１とサファイア基板３３６との間には、それぞれゲート−基板間容量Ｃｇｂ、ソース−基板間容量Ｃｓｓｕｂ、ドレイン−基板間容量Ｃｄｓｕｂが生じている。
[半導体装置の製造方法]
第１の実施の形態と相違する点は、半導体基板としてＳＯＳ基板が使用されている点であり、まずＣＶＤ等によりサファイア基板３３６の上にバリアＳｉＯ２３３４が形成された後、このバリアＳｉＯ２３３４上に表面シリコン層３１３が形成される。この後のプロセスは、第１の実施の形態と同様である。
【００８７】
[比較例３]
図１６は本発明の第２の実施の形態の比較例として例示する半導体装置の回路構成図である。
【００８８】
図１６に示す半導体装置は、図１に示した回路構成に加えて、第１入力端子３１と接続された半導体スイッチ２１，２３，２５，２７外周部のゲート酸化膜を除去して形成された基板コンタクト２７１と、各基板コンタクト２７１と接続され、かつ各基板コンタクト２７１をパッケージ外のグランドへと接続するためのＰ型基板端子２８１と、第２入力端子３２と接続された半導体スイッチ２２，２４，２６，２８外周部のゲート酸化膜を除去して形成された基板コンタクト２７２と、各基板コンタクト２７２と接続され、かつ各基板コンタクト２７２をパッケージ外のグランドへと接続するためのＰ型基板端子２８２と、を備えている。
【００８９】
図１６に示される半導体スイッチ２１〜２８は、図３、図４に示されるように、ＭＯＳトランジスタＭｊ（ｊ＝１〜ｎ＋ｋ）によって構成される。
【００９０】
図１７は、図１６に示される半導体スイッチ２１〜２８を構成するＭＯＳトランジスタの構造を示した図である。図１７に示されるように、半導体基板１０上の所定領域にフィールド酸化膜３３５が形成され、フィールド酸化膜３３５のウェル領域においてＮ型拡散領域３１１が形成されている。各Ｎ型拡散領域３１１からソース端子３０２、ドレイン端子３０３が取り出されている。また、各Ｎ型拡散領域３１１の間の領域の上にはゲート酸化膜３０１が形成され、このゲート酸化膜３０１の上に形成されたゲート電極からゲート端子３００が取り出されている。
【００９１】
なお、ゲート酸化膜３０１と半導体基板１０との間及び２つのＮ型拡散領域３１１と半導体基板１０との間には、それぞれゲート−基板間容量Ｃｇｂ、ソース−基板間容量Ｃｓｂ、ドレイン−基板間容量Ｃｄｂが生じている。これらの容量Ｃｇｂ、Ｃｓｂ、Ｃｄｂは、Ｐ型基板抵抗３１５を介して、不図示の他のＭＯＳトランジスタの容量Ｃｇｂ、Ｃｓｂ、Ｃｄｂと接続されるので、ＭＯＳトランジスタＭｊ間のアイソレーションが悪くなる。
【００９２】
このため、図１６に示されるように、ＭＯＳトランジスタＭｊ間のアイソレーションを改善するために、半導体基板１０上に基板コンタクト２７１，２７２が設けられ、かつ基板コンタクト２７１，２７２をグランドなどに接続してＰ型基板抵抗３１５のインピーダンスを低くするためのＰ型基板端子２８１，２８２が設けられている。
【００９３】
[効果]
比較例３の場合、半導体スイッチを構成するＭＯＳトランジスタ間のアイソレーション特性を向上させるために、半導体スイッチ２１〜２８外周部に基板コンタクト２７１，２７２が設けられ、かつそれらを外部のグランドに接続して基板のインピーダンスを下げるためのＰ型基板端子２８１，２８２が設けられている。なお、ＣＳＰの場合、搭載可能な端子数はチップサイズに依存するので、外部端子数を極力少なくすることが重要である。従って、Ｐ型基板端子２８１，２８２が設けられると、信号の授受をしない端子が余分に設けられることになるため、半導体装置のサイズ及びコストの増大を招くことになる。
【００９４】
一方、第２の実施の形態の場合、図１８に示されるサファイア基板３３６のサファイア基板抵抗３３３は、１ｘ１０１２（Ωcm）と非常に大きいため、サファイア基板抵抗３３３を介して他のＭＯＳトランジスタの各容量Ｃｇｂ，Ｃｓｂ，Ｃｄｂに向けて入力信号が漏洩されにくく、サファイア基板３３６に形成されたＭＯＳトランジスタＭｊ間のアイソレーションが非常に高い。このため、比較例３のように、基板コンタクト２７１，２７２、及びＰ型基板端子２８１，２８２が設けられる必要がない。このように、サファイア基板３３６が使用されることで、半導体装置のサイズ及びコストを低減できる。
【００９５】
さらに、上記の第２の実施の形態に係る半導体装置の構造が採用されると、上記の第１の実施の形態の効果と同様の効果が得られる。
【００９６】
[変形例]
図８は本発明の第２の実施の形態に係る半導体装置の変形例の回路構成図である。
【００９７】
上記の実施の形態と相違する点は、第１入力端子３１及び第２入力端子３２と半導体スイッチ回路２０との間を接続する配線同士は交差していないが、第１乃至第４出力端子４１〜４４と半導体スイッチ回路２０との間を接続する配線同士がサファイア基板３３６の厚み方向から見て交差している点である。図８に示される破線の楕円で囲まれた箇所が、この交差している箇所を表している。
【００９８】
具体的には、第１出力端子４１と半導体スイッチ２５との間を接続する配線の一部である第１配線層５１は、第２出力端子４２と半導体スイッチ２２との間を接続する配線の一部である第１再配線層２５１と、第３出力端子４３と半導体スイッチ２３との間を接続する配線の一部である第１再配線層２５１と、第４出力端子４４と半導体スイッチ２４との間を接続する配線の一部である第１再配線層２５１とそれぞれ交差している。
【００９９】
第２出力端子４２と半導体スイッチ２６との間を接続する配線の一部である第１配線層５１は、第３出力端子４３と半導体スイッチ２３との間を接続する配線の一部である第１再配線層２５１と、第４出力端子４４と半導体スイッチ２４との間を接続する配線の一部である第１再配線層２５１とそれぞれ交差している。
【０１００】
第３出力端子４３と半導体スイッチ２７との間を接続する配線の一部である第１配線層５１は、第４出力端子４４と半導体スイッチ２４との間を接続する配線の一部である第１再配線層２５１と交差している。
【０１０１】
このように、第１乃至第４出力端子４１〜４４と半導体スイッチ回路２０との間を接続する配線同士がサファイア基板３３６の厚み方向から見て交差している箇所において、一方の配線に第１再配線層２５１が使用され、他方の配線に第１配線層５１が使用されていてもよい。
【０１０２】
また、第１及び第２入力端子３１，３２のうちある入力端子と半導体スイッチ回路２０との間を接続する配線と、第１乃至第４出力端子４１〜４４のうちある出力端子と半導体スイッチ回路２０との間を接続する配線とがサファイア基板３３６の厚み方向から見て交差している箇所において、交差する配線のうち、一方の配線に第１再配線層２５１が使用され、他方の配線に第１配線層５１が使用されてもよい。
【０１０３】
また、ＳＯＳ基板は、バリアＳｉＯ２３３４を設けずに、サファイア基板３３６上に直接的に表面シリコン層３１３を形成して構成してもよい。
（第３の実施の形態）
[半導体装置の構造]
図９は、本発明の第３の実施の形態に係る半導体装置の回路構成図である。図１０は、図９に示す半導体装置の切断線Ｅ−Ｅ’における断面図である。
本発明の第１の実施の形態と相違する点は、上記の第２の実施の形態と同様に、半導体基板１０の代わりに絶縁性のサファイア基板３３６上にシリコン系半導体層が形成されたＳＯＳ（Silicon On Sapphire）基板が用いられている点である。さらに、本発明の第３の実施の形態に係る半導体装置では、上記の第２の実施の形態と異なり、ウェハレベルＣＳＰプロセスによって形成された再配線層が２層構造となっている。
【０１０４】
図９に示す半導体装置の構成では、第１乃至第４出力端子４１〜４４と半導体スイッチ回路２０との間を接続する配線同士は交差していないが、第１入力端子３１及び第２入力端子３２と半導体スイッチ回路２０との間を接続する配線同士がサファイア基板３３６の厚み方向から見て交差している箇所が存在する。図９、図１０に示される破線の楕円で囲まれた箇所が、この交差している箇所を表している。
第１入力端子３１と半導体スイッチ２３との間を接続する配線の一部である第２再配線層２５２は、第２入力端子３２と半導体スイッチ２２との間を接続する配線の一部である第１配線層５１と交差している。
【０１０５】
第１入力端子３１と半導体スイッチ２５との間を接続する配線の一部である第２再配線層２５２は、第２入力端子３２と半導体スイッチ２４との間を接続する配線の一部である第１配線層５１と交差している。
【０１０６】
第１入力端子３１と半導体スイッチ２７との間を接続する配線の一部である第１配線層５１は、第２入力端子３２と半導体スイッチ２６との間を接続する配線の一部である第２再配線層２５２と交差している。
【０１０７】
このように、第１入力端子３１から半導体スイッチ回路２０に向けて延設される配線と第２入力端子３２から半導体スイッチ回路２０に向けて延設される配線とがサファイア基板３３６の厚み方向から見て交差している箇所において、一方の配線に第２再配線層２５２が使用され、他方の配線に第１配線層５１が使用されている。
【０１０８】
詳述すると、第３の実施の形態に係る半導体装置は、サファイア基板３３６と、サファイア基板３３６を覆うように形成されたバリアＳｉＯ２３３４と、バリアＳｉＯ２３３４上に形成された表面シリコン層３１３と、を備えたＳＯＳ（Silicon On Sapphire）基板を使用している。
【０１０９】
また、サファイア基板３３６上の表面シリコン層３１３を覆うように形成された第１層間絶縁膜１１と、第１層間絶縁膜１１上に形成された第１配線層５１と、第１配線層５１を覆うように形成された第２層間絶縁膜１２と、第２層間絶縁膜１２上に形成された第２配線層５２と、第２配線層５２を覆うように形成された第３層間絶縁膜１３と、第３層間絶縁膜１３を覆うように形成された保護膜１４と、を備えている。
【０１１０】
さらに、第３の実施の形態に係る半導体装置は、保護膜１４を覆うように形成された第１再配線層間絶縁膜１１１と、第１再配線層間絶縁膜１１１上に形成された第１再配線層パッド２６１と、第１再配線層絶縁膜１１１及び第１再配線層パッド２６１を覆うように形成された第２再配線層絶縁膜１１２と、第２再配線層絶縁膜１１２を貫通して第１再配線層パッド２６１に至るように形成されたビアホールを埋める第２再配線層ビア２５５と、第２再配線層ビア２５５上に形成された第２再配線層パッド２６２と、第２再配線層間絶縁膜１１２上に、かつ隣り合う第２再配線層パッド２６２との間を連結させるように形成された第２再配線層２５２と、第２再配線層パッド２６２及び第２再配線層２５２を覆うように形成された第３再配線層間絶縁膜１１３と、半導体装置全体を封止させるように形成されたモールド樹脂層１１０と、を備えている。
【０１１１】
第１配線層５１と第２再配線層２５２とが断面視において対向して形成される箇所では、第１配線層５１から第２再配線層２５２に向う方向で、約1（μm）の厚さの第２層間絶縁膜１２及び第３層間絶縁膜１３と、約3（μm）の厚さの保護膜１４と、約5（μm）の厚さの第１再配線層間絶縁膜１１１及び第２再配線層間絶縁膜１１２とがこの順に形成されている。  
[半導体装置の製造方法]
第２の実施の形態と相違する点は、ウェハレベルＣＳＰプロセスによって形成された再配線層が２層構造となっている点であり、第２再配線層間絶縁膜１１２上に第２再配線層パッド２６２及び第２再配線層２５２が形成された後では、ＣＶＤ等により第２再配線層パッド２６２及び第２再配線層２５２を覆うように第２再配線層間絶縁膜１１２の上に第３再配線層間絶縁膜１１３が形成され、さらに第３再配線層間絶縁膜１１３の上にモールド樹脂層１１０が形成される。
【０１１２】
[効果]
第１配線層５１と第２再配線層２５２との間の離隔距離は約１５（μm）の距離があり、第２の実施の形態の場合の第１配線層５１と第１再配線層２５１との離隔距離と比べて５（μm）程度長くなっている。このため、第２の実施の形態よりも、配線間容量を小さくすることができ、配線間容量を介して信号が相互に漏洩することに伴うアイソレーションの劣化をより確実に抑制できる。
【０１１３】
また、上記の第３の実施の形態に係る半導体装置の構造が採用されることで、上記の第２の実施の形態の効果と同様の効果が得られる。
【０１１４】
[変形例]
第１乃至第４出力端子４１〜４４のうちある出力端子と半導体スイッチ回路２０との間を接続する配線と、その他のある出力端子と半導体スイッチ回路２０との間を接続する配線とがサファイア基板３３６の厚み方向から見て交差している箇所において、交差する配線のうち、一方の配線に第２再配線層２５２が使用され、他方の配線に第１配線層５１が使用されていてもよい。
【０１１５】
第１及び第２入力端子３１，３２のうちある入力端子と半導体スイッチ回路２０との間を接続する配線と、第１乃至第４出力端子４１〜４４のうちある出力端子と半導体スイッチ回路２０との間を接続する配線とがサファイア基板３３６の厚み方向から見て交差している箇所において、交差する配線のうち、一方の配線に第２再配線層２５２が使用され、他方の配線に第１配線層５１が使用されていてもよい。
【０１１６】
また、ＳＯＳ基板は、バリアＳｉＯ２３３４を設けずに、サファイア基板３３６上に直接的に表面シリコン層３１３を形成して構成してもよい。
【０１１７】
上記説明から、当業者にとっては、本発明の多くの改良や他の実施形態が明らかである。従って、上記説明は、例示としてのみ解釈されるべきであり、本発明を実行する最良の態様を当業者に教示する目的で提供されたものである。本発明の精神を逸脱することなく、その構造及び／又は機能の詳細を実質的に変更できる。
【産業上の利用可能性】
【０１１８】
本発明は、携帯端末の高周波回路向けとして複数の入出力端子間の接続経路を半導体スイッチにより切り替える半導体装置にとって有用である。
【符号の説明】
【０１１９】
１０  半導体基板
１１  第１層間絶縁膜
１２  第２層間絶縁膜
１３  第３層間絶縁膜
１４  保護膜
２０  半導体スイッチ回路
２１〜２８  半導体スイッチ
３１  第１入力端子
３２  第２入力端子
４１  第１出力端子
４２  第２出力端子
４３  第３出力端子
４４  第４出力端子
５１  第１配線層
５２  第２配線層
５４  第１ビア
５５  第２ビア
６０  パッド
１１０  モールド樹脂層
１１１  第１再配線層間絶縁膜
１１２  第２再配線層間絶縁膜
１１３  第３再配線層間絶縁膜
２５１  第１再配線層
２５２  第２再配線層
２５４  第１再配線層ビア
２６１  第１再配線層パッド
２６２  第２再配線層パッド
３３６  サファイア基板
３３４  バリアＳｉＯ２層
３１３  シリコン層
【図１】
2012069562.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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