(57)【要約】【課題】柱状のチャネル層となる半導体層に沿って、複数の浮遊ゲート型の不揮発性メモリセルが積層された構造の不揮発性半導体記憶装置を提供する。【解決手段】実施形態によれば、柱状の半導体膜１３１の側面にトンネル誘電体膜１４１、浮遊ゲート電極膜１４２、ゲート間絶縁膜１４３および制御ゲート電極膜１４４を備えるメモリセルＭＣが半導体膜１３１の延在方向に複数設けられるメモリセル列を、半導体基板１０１上に略垂直に複数配置した不揮発性半導体記憶装置が提供される。ここで、浮遊ゲート電極膜１４２と制御ゲート電極膜１４３は、柱状の半導体膜１３１の全周のうち特定の方向の側面にのみ形成されている。【選択図】図２
2012094694.tif 000002
【特許請求の範囲】
【請求項１】
柱状の半導体膜の側面にトンネル誘電体膜、浮遊ゲート電極膜、ゲート間絶縁膜および制御ゲート電極膜を備えるメモリセルが前記半導体膜の延在方向に複数設けられるメモリセル列を、基板上に略垂直に複数配置した不揮発性半導体記憶装置において、
前記浮遊ゲート電極膜と前記制御ゲート電極膜は、前記柱状の半導体膜の全周のうち特定の方向の側面にのみ形成されていることを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記メモリセルは、前記半導体膜の前記特定の方向の側面に、前記トンネル誘電体膜、前記浮遊ゲート電極膜、前記ゲート間絶縁膜および前記制御ゲート電極膜が順に積層された構造を有することを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記メモリセルは、前記トンネル誘電体膜が設けられた前記半導体膜の側面に、前記基板面に略平行な方向に突出して前記浮遊ゲート電極膜が設けられ、前記浮遊ゲート電極膜の前記半導体膜の延在方向の両面に前記ゲート間絶縁膜を介して前記制御ゲート電極膜が設けられた構造を有することを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項４】
前記柱状の半導体膜は、所定の方向に隣接する他の柱状の半導体膜と下部で接続され、Ｕ字形状のメモリセル列を構成することを特徴とする請求項１〜３のいずれか１つに記載の不揮発性半導体記憶装置。
【請求項５】
前記柱状の半導体膜の側面にゲート誘電体膜を介して選択ゲート電極膜が形成された選択トランジスタを、前記メモリセル列の両端部にさらに備えることを特徴とする請求項１〜４のいずれか１つに記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
ＮＡＮＤ型フラッシュメモリの分野では、リソグラフィ技術の解像度の限界に制約されることなく高集積化を達成することが可能な積層型メモリが注目されている。たとえば、側面を覆うように電荷蓄積層としての絶縁膜が形成された柱状の半導体膜と交差するように高さ方向に所定の間隔をおいて平板形状の電極が複数配置されるメモリストリングスが２次元的にマトリックス状に配置され、所定の方向に隣接するメモリストリングス間で平板形状の電極が共有された構造の不揮発性半導体記憶装置が提案されている。
【０００３】
このような不揮発性半導体記憶装置は、一般的につぎのようにして製造される。まず、半導体基板上に、制御ゲートとなる導電性不純物を添加した多結晶シリコン膜と、制御ゲート間の絶縁膜となる酸化ケイ素膜とを交互に複数層積層する。ついで、多結晶シリコン膜と酸化ケイ素膜からなる積層膜を貫通するようにメモリプラグホールを形成する。そして、このメモリプラグホールの内壁にのみＯＮＯ膜などの電荷蓄積膜を形成し、さらにこのメモリプラグホールを埋めるようにアモルファスシリコン層を形成し最終的に結晶化させることで、上記構造の不揮発性半導体記憶装置が得られる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００９−２６７２４３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
従来の方法では、多結晶シリコン膜と酸化ケイ素膜の積層膜に形成したメモリプラグホールに、積層された全メモリセルの電荷蓄積膜を一括して形成した後に柱状のアモルファスシリコン層を形成している。つまり、このような方法では、積層されたメモリセル毎に電荷蓄積膜を分割することは困難である。そのため、ＭＯＮＯＳ（Metal-Oxide-Nitride-Oxide-Semiconductor）型の不揮発性メモリセルを積層することはできても、浮遊ゲート型の不揮発性メモリセルを積層することは困難であった。
【０００６】
本発明の一つの実施形態は、柱状のチャネル層となる半導体層に沿って、複数の浮遊ゲート型の不揮発性メモリセルが積層された構造の不揮発性半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明の一つの実施形態によれば、柱状の半導体膜の側面にトンネル誘電体膜、浮遊ゲート電極膜、ゲート間絶縁膜および制御ゲート電極膜を備えるメモリセルが前記半導体膜の延在方向に複数設けられるメモリセル列を、基板上に略垂直に複数配置した不揮発性半導体記憶装置が提供される。ここで、前記浮遊ゲート電極膜と前記制御ゲート電極膜は、前記柱状の半導体膜の全周のうち特定の方向の側面にのみ形成されている。
【図面の簡単な説明】
【０００８】
【図１】図１は、不揮発性半導体記憶装置の構造の一例を模式的に示す斜視図である。
【図２】図２は、第１の実施形態による不揮発性半導体記憶装置の構成の一例を模式的に示す断面図である。
【図３】図３は、メモリセル部のメモリセルトランジスタが形成される領域の一部を切り出した斜視図である。
【図４】図４は、図２（ａ）の断面図の一部をさらに拡大して示した図である。
【図５−１】図５−１は、第１の実施形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である（その１）。
【図５−２】図５−２は、第１の実施形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である（その２）。
【図５−３】図５−３は、第１の実施形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である（その３）。
【図５−４】図５−４は、第１の実施形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である（その４）。
【図５−５】図５−５は、第１の実施形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である（その５）。
【図５−６】図５−６は、第１の実施形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である（その６）。
【図５−７】図５−７は、第１の実施形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である（その７）。
【図５−８】図５−８は、第１の実施形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である（その８）。
【図５−９】図５−９は、第１の実施形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である（その９）。
【図５−１０】図５−１０は、第１の実施形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である（その１０）。
【図６】図６は、第２の実施形態による不揮発性半導体記憶装置の構成の一例を模式的に示す断面図である。
【図７−１】図７−１は、第２の実施形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である（その１）。
【図７−２】図７−２は、第２の実施形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である（その２）。
【図７−３】図７−３は、第２の実施形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である（その３）。
【図７−４】図７−４は、第２の実施形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である（その４）。
【図７−５】図７−５は、第２の実施形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である（その５）。
【図７−６】図７−６は、第２の実施形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である（その６）。
【図７−７】図７−７は、第２の実施形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である（その７）。
【図７−８】図７−８は、第２の実施形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である（その８）。
【図８】図８は、第３の実施形態による不揮発性半導体記憶装置の構成の一例を模式的に示す断面図である。
【図９】図９は、メモリセル部のメモリセルトランジスタが形成される領域の一部を切り出した斜視図である。
【図１０−１】図１０−１は、第３の実施形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である（その１）。
【図１０−２】図１０−２は、第３の実施形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である（その２）。
【図１０−３】図１０−３は、第３の実施形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である（その３）。
【図１０−４】図１０−４は、第３の実施形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である（その４）。
【図１０−５】図１０−５は、第３の実施形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である（その５）。
【図１０−６】図１０−６は、第３の実施形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である（その６）。
【図１０−７】図１０−７は、第３の実施形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である（その７）。
【図１０−８】図１０−８は、第３の実施形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である（その８）。
【発明を実施するための形態】
【０００９】
以下に添付図面を参照して、実施形態にかかる不揮発性半導体記憶装置を詳細に説明する。なお、これらの実施形態により本発明が限定されるものではない。また、以下の実施形態で用いられる不揮発性半導体記憶装置の断面図は模式的なものであり、層の厚みと幅との関係や各層の厚みの比率などは現実のものとは異なる。さらに、以下で示す膜厚は一例であり、これに限定されるものではない。
【００１０】
以下の実施形態は、基板に垂直に柱状に設けられたチャネルとしての半導体膜と、半導体膜の側面にトンネル誘電体膜、浮遊ゲート電極膜、ゲート間絶縁膜および制御ゲート電極膜とを有する浮遊ゲート型の不揮発性のメモリセルトランジスタが、高さ方向に複数設けられた構造の不揮発性半導体記憶装置に適用されるものである。そこで、最初にこのような不揮発性半導体記憶装置の全体的な構造の一例について説明を行い、その後に、各実施形態について説明を行う。
【００１１】
図１は、不揮発性半導体記憶装置の構造の一例を模式的に示す斜視図である。不揮発性半導体記憶装置は、メモリセル部１１、ワード線駆動回路１２、ソース側選択ゲート線駆動回路１３、ドレイン側選択ゲート線駆動回路１４、センスアンプ１５、ワード線１６、ソース側選択ゲート線１７、ドレイン側選択ゲート線１８、ビット線１９などを有している。
【００１２】
メモリセル部１１は、複数のメモリセルトランジスタ（以下、単にメモリセルともいう）と、メモリセルトランジスタ列の上端および下端にそれぞれ設けられるドレイン側選択トランジスタおよびソース側選択トランジスタとを有するメモリストリングスが基板上にマトリックス状に配置された構成を有する。後述するように、メモリセルトランジスタは、チャネルとなる柱状の半導体膜の側面にトンネル誘電体膜、浮遊ゲート電極膜、ゲート間絶縁膜および制御ゲート電極膜とを有する構造を有し、ドレイン側選択トランジスタおよびソース側選択トランジスタは、柱状の半導体膜の側面にゲート誘電体膜を介して選択ゲート電極膜が設けられる構造を有している。ここでは、１つのメモリストリングスに４層のメモリセルが設けられている場合を例示している。
【００１３】
ワード線１６は、所定の方向に隣接するメモリストリングスの同じ高さのメモリセルの制御ゲート電極膜間を接続している。このワード線１６の延在する方向を、以下では、ワード線方向という。また、ソース側選択ゲート線１７は、ワード線方向に隣接するメモリストリングスのソース側選択トランジスタの選択ゲート電極膜間を接続し、ドレイン側選択ゲート線１８は、ワード線方向に隣接するメモリストリングスのドレイン側選択トランジスタの選択ゲート電極膜間を接続している。さらに、ビット線１９は、ワード線方向に交差する方向（ここでは直交方向）で、各メモリストリングスの上部と接続するように設けられる。以下では、ビット線１９の延在する方向を、ビット線方向という。
【００１４】
ワード線駆動回路１２は、ワード線１６に印加する電圧を制御する回路であり、ソース側選択ゲート線駆動回路１３は、ソース側選択ゲート線１７に印加する電圧を制御する回路であり、ドレイン側選択ゲート線駆動回路１４は、ドレイン側選択ゲート線１８に印加する電圧を制御する回路である。また、センスアンプ１５は、選択されたメモリセルから読み出した電位を増幅する回路である。なお、以下の説明では、ソース側選択ゲート線１７およびドレイン側選択ゲート線１８を区別する必要がない場合には、単に選択ゲート線と表記する。また、ソース側選択トランジスタおよびドレイン側選択トランジスタについても区別する必要がない場合には、単に選択トランジスタと表記する。
【００１５】
メモリセル部１１のワード線１６、ソース側選択ゲート線１７およびドレイン側選択ゲート線１８と、ワード線駆動回路１２、ソース側選択ゲート線駆動回路１３およびドレイン側選択ゲート線駆動回路１４とは、メモリセル部１１のワード線駆動回路１２側に設けられたワード線コンタクト部２０で、それぞれコンタクトを介して接続される。ワード線コンタクト部２０は、各高さのメモリセルと選択トランジスタに接続されるワード線１６と選択ゲート線１７，１８が階段状に加工された構造となっている。
【００１６】
（第１の実施形態）
図２は、第１の実施形態による不揮発性半導体記憶装置の構成の一例を模式的に示す断面図であり、（ａ）はメモリセル部の平面断面図であり、（ｂ）は（ａ）のＩ−Ｉ断面図であり、（ｃ）はワード線コンタクト部のビット線方向に垂直な方向の断面図である。なお、図２（ａ）は、（ｂ）のＩＩ−ＩＩ断面に相当している。また、図３は、メモリセル部のメモリセルトランジスタが形成される領域の一部を切り出した斜視図である。
【００１７】
メモリセル部１１には、図２（ａ）、（ｂ）と図３に示されるように、中空の柱状の半導体膜１３１が、ソース領域１１１を有するシリコン基板などの半導体基板１０１上にほぼ垂直にマトリックス状に配置されている。中空の柱状の半導体膜１３１の側面の所定の方向には、トンネル誘電体膜１４１、浮遊ゲート電極膜１４２、ゲート間絶縁膜１４３および制御ゲート電極膜１４４が順に形成されたメモリセルＭＣを含むＮＡＮＤストリングＮＳが形成されている。この例では柱状の半導体膜１３１のビット線方向側側面に、２本のＮＡＮＤストリングＮＳが対向するように設けられている。また、中空の柱状の半導体膜１３１の上部には、図示しないドレイン領域が形成されている。
【００１８】
ＮＡＮＤストリングＮＳは、柱状の半導体膜１３１の側面に、高さ方向に複数接続された構造のメモリセルＭＣと、これら複数のメモリセルＭＣの下端側と上端側の半導体膜１３１の側面に、ゲート誘電体膜１３２および選択ゲート電極膜１３３が形成された構造の選択トランジスタと、を備える。図２（ｂ）では、柱状の半導体膜１３１の下端側にソース側選択トランジスタＳＧＳが配置され、上端側にドレイン側選択トランジスタＳＧＤが配置されている。これらの２つの選択トランジスタＳＧＳ，ＳＧＤ間に１以上のメモリセルＭＣが所定の間隔をおいて形成される。また、メモリセル部１１では、所定の方向に配列するＮＡＮＤストリングＮＳの選択トランジスタＳＧＳ，ＳＧＤの選択ゲート電極膜１３３間は互いに接続され、所定の方向に配列するＮＡＮＤストリングＮＳの同じ高さのメモリセルＭＣの制御ゲート電極膜１４４間も互いに接続される。
【００１９】
具体的には、図２（ｂ）と図３に示されるように、チャネルとして機能する中空の柱状の半導体膜１３１の側面には、半導体膜１３１の周囲を囲むスペーサ膜１２１が高さ方向に所定の間隔で形成されている。また、ワード線方向に隣接する柱状の半導体膜１３１間を結ぶように、基板面に水平な方向の断面がビット線方向に延在した形状（たとえば楕円形状）を有する柱状の分離絶縁膜１５２が設けられる。ワード線方向に隣接する分離絶縁膜１５２で柱状の半導体膜１３１の側面全部が覆われてしまわないように、分離絶縁膜１５２は配置される。つまり、柱状の半導体膜１３１のワード線方向の側面には分離絶縁膜１５２が存在し、ビット線方向の側面には分離絶縁膜１５２が存在しない状態となる。なお、スペーサ膜１２１のビット線方向の端部は、分離絶縁膜１５２のビット線方向の端部に比して張り出して形成されている。
【００２０】
このように形成された中空の柱状の半導体膜１３１の高さ方向上下両端側に位置する隣接する２つのスペーサ膜１２１とワード線方向に隣接する２つの分離絶縁膜１５２とで囲まれた領域には選択トランジスタＳＧＳ，ＳＧＤが形成され、他の隣接する２つのスペーサ膜１２１とワード線方向に隣接する２つの分離絶縁膜１５２とで囲まれた領域にはメモリセルＭＣが形成される。
【００２１】
選択トランジスタＳＧＳ，ＳＧＤは、半導体膜１３１の高さ方向上下両端側に位置する隣接する２つのスペーサ膜１２１で挟まれた領域の半導体膜１３１の所定の方向（ビット線方向）の側面にゲート誘電体膜１３２が形成され、隣接するスペーサ膜１２１間のゲート誘電体膜１３２上に選択ゲート電極膜１３３が埋め込まれた構造を有する。なお、選択ゲート電極膜１３３の表面には、表面が露出しないように表面絶縁膜１３４が形成されている。
【００２２】
また、メモリセルＭＣは、つぎに示すような構造を有する。隣接するスペーサ膜１２１で挟まれた領域の柱状の半導体膜１３１の所定の方向（ビット線方向）の側面にトンネル誘電体膜１４１が形成され、その上に浮遊ゲート電極膜１４２が形成される。そして、スペーサ膜１２１と浮遊ゲート電極膜１４２上を被覆するようにゲート間絶縁膜１４３が形成され、隣接するスペーサ膜１２１で挟まれる空間に制御ゲート電極膜１４４が埋め込まれるように形成される。ここでは、２つの選択トランジスタＳＧＳ，ＳＧＤ間に４つのメモリセルＭＣが形成される場合が示されている。
【００２３】
このように、中空の柱状の半導体膜１３１の側面のビット線方向の両側に独立したメモリセルＭＣと選択トランジスタＳＧＳ，ＳＧＤが形成される。その結果、１本の中空の柱状のチャネルとなる半導体膜１３１は、２本の独立したＮＡＮＤストリングＮＳからなる。
【００２４】
上記したように、同じ高さのワード線方向に隣接する選択トランジスタＳＧＳ，ＳＧＤは、選択ゲート電極膜１３３によって互いに接続され、同じ高さのワード線方向に隣接するメモリセルＭＣは、制御ゲート電極膜１４４によって互いに接続される。また、ビット線方向に隣接する半導体膜１３１間にはトレンチが形成され、トレンチの側壁を覆うように側壁膜１６１が設けられる。そして、側壁膜１６１で被覆されたトレンチには半導体基板１０１に形成されたソース領域１１１に接続されるソース線コンタクト１６２が埋め込まれる。ＮＡＮＤ型フラッシュメモリでは、ソース側は共通電位にすればよいので、ソース線コンタクト１６２がワード線方向に延在した板状に形成されていてもよい。
【００２５】
ワード線コンタクト部２０には、図２（ｃ）に示されるように、メモリセル部１１から延長される制御ゲート電極膜１４４と選択ゲート電極膜１３３が積層して配置される。制御ゲート電極膜１４４と選択ゲート電極膜１３３は、下層の制御ゲート電極膜１４４または選択ゲート電極膜１３３が露出するように、階段状の構成を有している。なお、ワード線コンタクト部２０では、制御ゲート電極膜１４４の周囲はゲート間絶縁膜１４３で囲まれ、選択ゲート電極膜１３３の周囲はゲート誘電体膜１３２で囲まれている。また、制御ゲート電極膜１４４と選択ゲート電極膜１３３の間には、スペーサ膜１２１が配置される構造となっている。
【００２６】
ワード線コンタクト部２０での階段状の制御ゲート電極膜１４４と選択ゲート電極膜１３３上には平坦化膜１５１が形成され、半導体基板１０１のメモリセル部１１上とワード線コンタクト部２０上には、層間絶縁膜１７１が形成される。層間絶縁膜１７１としては、たとえばＴＥＯＳ（Tetraethyl  orthosilicate）／Ｏ3膜を用いることができる。メモリセル部１１の層間絶縁膜１７１には、半導体膜１３１に接続されるコンタクト１８１が設けられ、ワード線コンタクト部２０の層間絶縁膜１７１と平坦化膜１５１には、階段状に設けられた制御ゲート電極膜１４４と選択ゲート電極膜１３３に接続されるコンタクト１８１が設けられる。
【００２７】
層間絶縁膜１７１上には、ビット線などを有する多層配線層が形成される。ここでは、層間絶縁膜１７１上に、配線層１８２、層間絶縁膜１７２、配線層１８３および層間絶縁膜１７３が順に形成されている。配線層１８２は、半導体膜１３１の上面およびワード線コンタクト部２０の制御ゲート電極膜１４４と選択ゲート電極膜１３３と、コンタクト１８１を介して接続されている。コンタクト１８１と配線層１８２，１８３の材料としては、たとえばＷやＡｌを用いることができる。
【００２８】
ここで、半導体基板１０１および柱状の半導体膜１３１の材料は、たとえば、Ｓｉ，Ｇｅ，ＳｉＧｅ，ＳｉＳｎ，ＰｂＳ，ＧａＡｓ，ＩｎＰ，ＧａＰ，ＧａＮ，ＺｎＳｅまたはＩｎＧａＡｓＰなどの中から選択することができる。柱状の半導体膜１３１は、単結晶半導体で構成されてもよいし、多結晶半導体から構成されてもよい。ここでは、半導体膜１３１は、ＢをドープしたＰ型多結晶シリコン膜によって構成されるものとする。
【００２９】
また、選択トランジスタＳＧＳ，ＳＧＤのゲート誘電体膜１３２とメモリセルＭＣのトンネル誘電体膜１４１として、シリコン酸化膜などを用いることができ、メモリセルＭＣのゲート間絶縁膜１４３として、ＯＮＯ（シリコン酸化膜／シリコン窒化膜／シリコン酸化膜）構造の膜などを用いることができる。さらに、選択トランジスタＳＧＳ，ＳＧＤの選択ゲート電極膜１３３とメモリセルＭＣの浮遊ゲート電極膜１４２および制御ゲート電極膜１４４の材料として、たとえばＷ，ＴａＮ，ＴｉＮ，ＴｉＡｌＮ，ＷＮ，ＷＳｉ，ＣｏＳｉ，ＮｉＳｉ，ＰｒＳｉ，ＮｉＰｔＳｉ，ＰｔＳｉ，Ｐｔ，Ｒｕ，ＲｕＯ2，Ｂドープ多結晶シリコン膜、Ｐドープ多結晶シリコン膜などの導電体膜を単独で、または積層して用いることができる。ここでは、選択ゲート電極膜１３３と浮遊ゲート電極膜１４２としてＰドープ多結晶シリコン膜を用い、制御ゲート電極膜１４４としてタングステン膜を用いるものとする。また、スペーサ膜１２１の材料として、たとえばシリコン酸化膜を用いるようにしてもよいし、有機膜を用いるようにしてもよい。
【００３０】
以上のように、メモリセルＭＣは、半導体膜１３１をＰ型多結晶シリコン膜で構成し、ＮＡＮＤストリングＮＳを構成する各メモリセルＭＣの制御ゲート電極膜１４４への電圧の印加によって形成されるフリンジ電界で各制御ゲート電極膜１４４間のチャネル（半導体膜１３１）に空乏層が形成され、空乏層が半導体膜１３１全体に繋がってチャネルを形成するInversion型トランジスタである。Inversion型トランジスタは、チャネルに電子が通常存在しないので、非選択セルにＶpassが印加されてもプログラムディスターブやリードディスターブによる誤動作が起こりにくい。また、チャネルとなる半導体膜１３１がＰ-型なので、消去時に半導体基板１０１からホールを容易に引き込むことができるので、消去特性がよい。
【００３１】
一方、書き込み時は、半導体基板１０１に形成されたソース領域１１１から半導体膜１３１に形成される空乏層を通して選択したメモリセルＭＣに電子を引き込むことによって、書き込み動作を行う。また、消去時は、半導体膜１３１が半導体基板１０１の図示しないＰ型ウエル領域に接続されているので、半導体基板１０１とともに半導体膜１３１の電位を持ち上げることで、半導体膜１３１上のすべてのメモリセルＭＣの浮遊ゲート電極膜１４２から一括して電子を引き抜くことで消去動作を行う。
【００３２】
上記した構造のメモリセルＭＣでのカップリング比を算出した結果を以下に示す。図４は、図２（ａ）の断面図の一部をさらに拡大して示した図である。まず、メモリセルＭＣのトンネル誘電体膜１４１の膜厚をｄTNLとし、中空の柱状の半導体膜１３１の外周面の曲率半径をｒとし、分離絶縁膜１５２に覆われていない半導体膜１３１の側面の領域の基板面内で測った角度（それぞれの分離絶縁膜１５２の外周が半導体膜１３１と交わる付近において分離絶縁膜１５２の外周部分を直線で近似し、２本の近似曲線Ａが交わる角度）をθとすると、トンネル誘電体膜１４１の静電容量ＣTNLは、次式（１）で示される。ここで、ｒ＝２３ｎｍ，ｄTNL＝７ｎｍ，θ＝６０°とすると、以下の結果が得られる。
【数１】
2012094694.tif 000003
【００３３】
つぎに、ゲート間絶縁膜１４３の膜厚をｄIPDとし、半導体膜１３１のワード線方向のサイズをＬとすると、ゲート間絶縁膜１４３の静電容量ＣIPDは、次式（２）で示される。ここで、ｄIPDを１２ｎｍとし、Ｌを５３ｎｍとしている。
【数２】
2012094694.tif 000004
【００３４】
そして、（１）式と（２）式から、上記した構造のメモリセルにおけるカップリング比は、次式（３）によって求められる。
【数３】
2012094694.tif 000005
【００３５】
カップリング比は、トンネル誘電体膜１４１の静電容量に対するゲート間絶縁膜１４３の静電容量の比であり、カップリング比が高いほどトンネル誘電体膜１４１に効率的に電圧を印加できるので書き込み特性がよくなるが、カップリング比が高すぎる場合、パス電圧を印加した際に誤って電子が書き込まれるプログラムディスターブやリードディスターブなどの誤書き込みが起こりやすくなる。そのため、メモリセルＭＣのカップリング比として、一般的には０．５〜０．６程度であることが望ましいが、上記（３）式はこの範囲に含まれており、望ましいカップリング比が得られていることがわかる。これはメモリセルＭＣを半導体膜１３１の全周に設けず、所定の方向にのみ設ける構成にした効果である。
【００３６】
また、本構造では、中空の円柱状の半導体膜１３１の側面にトンネル誘電体膜１４１が所定の曲率を有しながら被覆される構造となるので、小さい曲率半径による電界集中の影響でトンネル誘電体膜１４１によって強く電界を集中させることができる。その結果、通常の平面上に形成された浮遊ゲート構造のメモリセルに比べて大幅に書き込み／消去特性を改善することができると共にＭＬＣ（Multi-Level  Cell）動作を行うのに有効である。一方、図４に示される通り、浮遊ゲート電極膜１４２と制御ゲート電極膜１４４との間のゲート間絶縁膜１４３は曲率を有することなく平面的に形成されているので、書き込み時にゲート間絶縁膜１４３によってはさほど強い電界の集中は生じない。そのため、浮遊ゲート電極膜１４２に注入された電子は制御ゲート電極膜１４４側に抜けにくく、良好なデータリテンション特性が得られるとともに書き込みしきい値電圧のレベルを高く上げてＭＬＣ動作を行う際の書き込みウインドウを広げることも可能となる。
【００３７】
つぎに、このような構造の不揮発性半導体記憶装置の製造方法について説明する。図５−１〜図５−１０は、第１の実施形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である。これらの図において、（ａ）はメモリセル部のワード線方向に垂直な方向の断面図であり、（ｂ）は（ａ）のＩＩＩ−ＩＩＩ断面図であり、（ｃ）はワード線コンタクト部のビット線方向に垂直な方向の断面図である。
【００３８】
まず、半導体基板１０１上に不揮発性半導体記憶装置の図示しない周辺回路を形成する。また、図５−１に示されるように、半導体基板１０１のメモリセル部に、イオン注入法によって所定の導電型の不純物を打ち込み、活性化させることで、ソース領域１１１を形成する。このソース領域１１１は、たとえばＮ型とすることができる。
【００３９】
ついで、半導体基板１０１上の全面に、選択トランジスタとメモリセルを構成するスペーサ膜１２１と犠牲膜１２２，１２３とを所定の順序で積層する。ここでは、まず半導体基板１０１上にスペーサ膜１２１と、選択トランジスタの選択ゲート電極膜を形成する際の犠牲膜１２２と、を形成する。ついで、メモリセルを構成するスペーサ膜１２１と、制御ゲート電極膜を形成する際の犠牲膜１２３とを交互に複数層積層し、最後はスペーサ膜１２１で終わるようにする。そして、選択トランジスタの選択ゲート電極膜を形成する際の犠牲膜１２２とスペーサ膜１２１とを順に形成する。
【００４０】
スペーサ膜１２１としてＰＥＣＶＤ（Plasma-Enhanced  Chemical  Vapor  Deposition）法などの成膜法によって形成される厚さ２０ｎｍのシリコン酸化膜を用いることができる。また、犠牲膜１２２としてＬＰＣＶＤ（Low  Pressure  Chemical  Vapor  Deposition）法などの成膜法によって形成される厚さ７０ｎｍのＳｉＧｅを用いることができ、犠牲膜１２３としてＰＥＣＶＤ法などの成膜法によって形成される厚さ４０ｎｍのシリコン窒化膜を用いることができる。たとえば、半導体基板１０１上に、シリコン酸化膜／ＳｉＧｅ膜／シリコン酸化膜／シリコン窒化膜／シリコン酸化膜／シリコン窒化膜／シリコン酸化膜／シリコン窒化膜／シリコン酸化膜／シリコン窒化膜／シリコン酸化膜／ＳｉＧｅ膜／シリコン酸化膜の順に形成し、犠牲膜１２３（シリコン窒化膜）が４層となるように積層する。
【００４１】
ついで、最上層のスペーサ膜１２１上の全面に図示しないマスク膜を形成し、リソグラフィ技術と反応性イオンエッチング技術（Reactive  Ion  Etching；以下、ＲＩＥ法という）によって、スペーサ膜１２１と犠牲膜１２２，１２３とからなる積層膜を一括加工して、半導体基板１０１にまで連通する分離溝１５０を形成する。この分離溝１５０は、後に浮遊ゲート電極膜１４２をリセスによって形成できるように予め浮遊ゲート電極膜１４２となる領域を分割するものである。その後、リソグラフィ技術とＲＩＥ法とを複数回繰り返すことによって、ワード線コンタクト部の積層膜を階段状に加工する処理を行い、マスク膜を除去する。これによって、後に形成される制御ゲート電極膜と選択ゲート電極膜とをコンタクトと接続する引き出し部が形成される。ここで、マスク膜としては、たとえばＣＶＤカーボン膜を用いることができる。
【００４２】
ついで、図５−２に示されるように、半導体基板１０１上の全面にシリコン酸化膜などの絶縁膜を形成し、ＣＭＰ（Chemical  Mechanical  Polishing）技術によって平坦化する。これによって、ワード線コンタクト部に絶縁膜が埋め込まれて平坦化膜１５１が形成され、分離溝１５０内に絶縁膜が埋め込まれて分離絶縁膜１５２が形成される。
【００４３】
ついで、図５−３に示されるように、半導体基板１０１上の全面に図示しないマスク膜を形成し、リソグラフィ技術とＲＩＥ法によって、上記積層膜を一括加工して、半導体基板１０１にまで連通する貫通孔１３５を形成する。この貫通孔１３５は、ワード線方向に隣接する分離絶縁膜１５２間を接続するように設けられる。貫通孔１３５を形成した後、マスク膜を除去する。このマスク膜として、たとえばＣＶＤカーボン膜を用いることができる。これによって、後に形成する半導体膜１３１の鋳型が形成される。
【００４４】
その後、図５−４に示されるように、ＬＰＣＶＤ法などの成膜法によって、チャネルとなる半導体膜１３１を形成する。このとき、半導体膜１３１は、貫通孔１３５内に埋め込まれ、下端が半導体基板１０１と接続するように形成される。ここで、半導体膜１３１としては、たとえば厚さ１０ｎｍのＢドープ多結晶シリコン膜を用いることができ、このときのＢ濃度は、たとえば１×１０17〜１×１０18ｃｍ-3に設定することができる。なお、半導体膜１３１は、貫通孔１３５をマカロニ状に中空に埋め込むように形成される。中空に埋め込むことで、制御ゲート電極膜１４４で制御する半導体膜１３１の肉厚が積層されたメモリセル間で略等しくなるので、各メモリセル間のトランジスタ特性のばらつきを小さくすることができるとともに、１本のチャネルの両側のメモリセルに独立に電子を書き込む際のセル間干渉を生じにくくすることができる。また、半導体膜１３１として、ＬＰＣＶＤ法で形成したＰ型多結晶シリコン膜以外にも、レーザアニール法もしくはＮｉ触媒法で結晶化させた多結晶シリコン膜、または単結晶シリコン膜を用いてもよい。
【００４５】
さらに、ＡＬＤ（Atomic  Layer  Deposition）法によって、中空の柱状の半導体膜１３１の内部を埋め込むように、シリコン酸化膜などからなる絶縁膜１３６を形成する。その後、ＲＩＥ法などの方法によってエッチバックを行って、スペーサ膜１２１上の半導体膜１３１を除去する。これによって、貫通孔１３５内にのみ半導体膜１３１が残存する。続いて、リソグラフィ技術とイオン注入技術とを用いて、半導体膜１３１の上部に所定の導電型の不純物元素をイオン注入し、図示しないドレイン領域を形成する。ここでは、不純物元素として、たとえば砒素を用いることができる。
【００４６】
その後、図５−５に示されるように、半導体基板１０１上の全面に、図示しないマスク膜を形成し、リソグラフィ技術とＲＩＥ法によって、スペーサ膜１２１と犠牲膜１２２，１２３とからなる積層膜を一括加工してトレンチ１５３を形成する。このトレンチ１５３は、ビット線方向に隣接する半導体膜１３１間を切断するように、ワード線方向に延在する形状を有する。ここで、マスク膜として、たとえばＣＶＤカーボン膜を用いることができる。トレンチ１５３を形成した後、マスク膜を除去する。
【００４７】
ついで、図５−６に示されるように、ガスエッチングによって、犠牲膜１２２を選択的に除去することによって、選択トランジスタ形成位置の上下のスペーサ膜１２１間に空洞１９１を形成する。スペーサ膜１２１にシリコン酸化膜を用い、犠牲膜１２２にＳｉＧｅ膜を用い、犠牲膜１２３にシリコン窒化膜を用いる場合には、ＳｉＧｅ膜がシリコン酸化膜とシリコン窒化膜に比して選択的にエッチングされるように、エッチャントガスとしてたとえば塩素ガスを用いることができる。犠牲膜１２２が除去された後の空洞１９１は、後の選択トランジスタの選択ゲート電極を形成する際の鋳型となる。
【００４８】
その後、ＡＬＤ法によって、空洞１９１の内面を被覆するように、選択トランジスタのゲート誘電体膜１３２を形成し、さらに空洞１９１内を埋め込むように、選択ゲート電極膜１３３を形成する。たとえば、ゲート誘電体膜１３２として厚さ７ｎｍのシリコン酸化膜を用いることができ、選択ゲート電極膜１３３としてＰをドープしたＮ型多結晶シリコン膜を用いることができる。
【００４９】
続いて、ＣＤＥ（Chemical  Dry  Etching）法によって、選択ゲート電極膜１３３をリセスして、空洞１９１内にのみ、選択ゲート電極膜１３３を残存せしめる。そして、ラジカル酸化によって、選択ゲート電極膜１３３の表面に表面絶縁膜１３４を形成する。ここでは、選択ゲート電極膜１３３の表面に厚さ１０ｎｍのシリコン熱酸化膜が形成される。
【００５０】
ついで、図５−７に示されるように、ウエットエッチングを用いて犠牲膜１２３を選択的に除去することによって、メモリセル形成位置の上下のスペーサ膜１２１間に空洞１９２を形成する。ここで、スペーサ膜１２１にシリコン酸化膜を用い、犠牲膜１２３にシリコン窒化膜を用いる場合には、シリコン窒化膜がシリコン酸化膜に比して選択的にエッチングされるように、ウエットエッチングの薬液としてたとえば熱燐酸を用いることができる。またこのとき、シリコン酸化膜で構成される分離絶縁膜１５２はエッチングされないので、チャネルを構成する半導体膜１３１の全周のうち、所定の方向（ビット線方向）にのみ浮遊ゲート電極膜形成の鋳型となる空洞１９２が形成される。その後、ラジカル酸化によって、空洞１９２の形成によって露出した半導体膜１３１の表面を酸化して、トンネル誘電体膜１４１を形成する。トンネル誘電体膜１４１として、たとえば厚さ６ｎｍのシリコン酸化膜が形成される。
【００５１】
ついで、図５−８に示されるように、ＡＬＤ法などの成膜法によって、空洞１９２内に浮遊ゲート電極膜１４２を埋め込むように形成した後、ＣＤＥ法によって空洞１９２内に形成された浮遊ゲート電極膜１４２のうち、上下のスペーサ膜１２１に挟まれた領域（トンネル誘電体膜１４１に接する領域）にのみ残存せしめるように、浮遊ゲート電極膜１４２をエッチングする。浮遊ゲート電極膜１４２として、たとえばＰがドープされたＮ型多結晶シリコン膜を用いることができる。
【００５２】
その後、図５−９に示されるように、メモリセルのゲート間絶縁膜１４３を、浮遊ゲート電極膜１４２とスペーサ膜１２１とをコンフォーマルに被覆するように形成する。ゲート間絶縁膜１４３として、たとえばＬＰＣＶＤ法によって、シリコン酸化膜／シリコン窒化膜／シリコン酸化膜が積層された厚さ１２ｎｍのＯＮＯ膜を形成することができる。ついで、ゲート間絶縁膜１４３が形成された空洞１９２内を埋め込むように制御ゲート電極膜１４４を形成する。制御ゲート電極膜１４４として、たとえばタングステン膜をＬＰＣＶＤ法によって形成することができる。そして、ガスエッチングによって、制御ゲート電極膜１４４を空洞１９２内にのみ残存せしめるようにエッチングする。エッチャントガスとして、たとえばＣｌＦ3を用いることができる。これによって、積層されたメモリセルのそれぞれに対して独立に電圧を印加できる制御ゲート電極膜１４４が形成される。このとき、ワード線コンタクト部に形成された空洞１９２をコンフォーマルに覆うようにゲート間絶縁膜１４３が形成され、さらに空洞１９２を埋めこむようにワード線コンタクト部の配線である制御ゲート電極膜１４４が形成される。
【００５３】
ついで、図５−１０に示されるように、半導体基板１０１上の全面に、ＣＶＤ法などの成膜法によって、トレンチ１５３の側壁膜１６１を形成した後、ＲＩＥ法などの方法でエッチバックして、トレンチ１５３の底部の側壁膜１６１を除去する。側壁膜１６１として、たとえばＴＥＯＳ／Ｏ3膜を用いることができる。その後、側壁膜１６１が形成されたトレンチ内に導電性材料膜を埋め込み、ＣＭＰ法などの方法で平坦化してソース領域１１１に接続されるソース線コンタクト１６２を形成する。導電性材料膜として、たとえばタングステン膜を用いることができる。
【００５４】
ついで、半導体基板１０１上の全面に層間絶縁膜１７１を形成し、メモリセル部ではソース線コンタクト１６２と半導体膜１３１に連通するコンタクトホールを形成し、ワード線コンタクト部では、階段状に形成された制御ゲート電極膜１４４と選択ゲート電極膜１３３に連通するコンタクトホールを形成する。その後、コンタクトホール内に導電性材料膜を埋め込み、コンタクト１８１を形成する。導電性材料膜として、ＣＶＤ法によって形成されたタングステン膜を例示することができる。
【００５５】
その後、コンタクト１８１に接続される配線層１８２，１８３などを、層間絶縁膜１７２，１７３を介して形成し、多層配線層を形成する。以上によって、図２に示される構造の不揮発性半導体記憶装置が得られる。
【００５６】
なお、上記の製造工程で選択トランジスタの選択ゲート電極膜１３３形成用に形成される積層膜は、シリコン酸化膜とシリコンゲルマニウム膜とに限定されるものではなく、また、メモリセルの浮遊ゲート電極膜１４２、ゲート間絶縁膜１４３および制御ゲート電極膜１４４の形成用に形成される積層膜も、シリコン酸化膜とシリコン窒化膜とに限定されるものではなく、高選択エッチングが可能な犠牲膜であれば利用可能である。また、多層膜を積層するプロセスもＰＥＣＶＤ法以外にＳＡＣＶＤ（Sub-Atmospheric  CVD）法，ＬＰＣＶＤ法，スパッタ法、Spin-on  dielectric（ＳＯＤ）などの技術を適宜組み合わせて用いることが可能である。
【００５７】
このように、第１の実施形態では、ワード線方向に隣接する中空の柱状の半導体膜１３１間を分離絶縁膜１５２で分離し、分離絶縁膜１５２で分離された中空の柱状の半導体膜１３１の所定の方向の側面にのみ、トンネル誘電体膜１４１、浮遊ゲート電極膜１４２、ゲート間絶縁膜１４３および制御ゲート電極膜１４４を積層した浮遊ゲート型のメモリセルＭＣを形成した。このように既に不揮発性半導体記憶装置として実績のある浮遊ゲート型のメモリセルを積層することで、信頼性の確保が容易になるという効果を有する。
【００５８】
また、チャネルとなる半導体膜１３１の全周に浮遊ゲート電極膜１４２を形成しないので、トンネル誘電体膜１４１のキャパシタンスを抑制し、ゲート間絶縁膜１４３のキャパシタとトンネル誘電体膜１４１のキャパシタとのカップリング比を高くすることができる。その結果、書き込み／消去特性を改善しやすくなる。しかも、トンネル誘電体膜１４１とゲート間絶縁膜１４３のうちトンネル誘電体膜１４１のみを曲率を有するように形成しているので、データリテンション特性が向上するとともに、ＭＬＣ動作を有効に行わせることができる。
【００５９】
さらに、１つの中空の柱状の半導体膜１３１のビット線方向両側の側面に独立のメモリセルＭＣを形成したので、すなわち１本のチャネルとなる半導体膜１３１は２本の独立したＮＡＮＤストリングＮＳからなるようにしたので、単位面積当たりのビット容量を向上させることができる。
【００６０】
また、中空の柱状の半導体膜１３１の各高さのメモリセルＭＣを、下の方から順に加工していくのではなく、一括して加工するようにしたので、工程数を大きく増加させることなくメモリセルＭＣを積層して単位面積当たりのビット容量を向上させることができる。すなわち、微細化を行わなくても集積度の向上が可能になる。
【００６１】
さらに、ワード線方向に隣接する中空の柱状の半導体膜１３１間を分離する分離絶縁膜１５２と、高さ方向に所定の間隔で配置されるスペーサ膜１２１と、を設け、導電体膜を柱状の半導体膜１３１の側面に形成した後リセスして浮遊ゲート電極膜１４２を形成した。これによって、分離絶縁膜１５２とスペーサ膜１２１とで囲まれた所定の方向にのみ浮遊ゲート電極膜１４２が形成され、高さ方向およびワード線方向に隣接するメモリセル間で浮遊ゲート電極膜１４２が共通接続されてしまうことを防ぐことができる。その結果、マトリックス状に配置された柱状の半導体膜１３１の側面の各高さにおいて、一括して浮遊ゲート電極膜１４２を積層させて形成することができるという効果を有する。
【００６２】
（第２の実施形態）
第１の実施形態では、上下両端に選択トランジスタが形成された２つの独立したＮＡＮＤストリングを有する柱状の半導体膜が、基板に略垂直にマトリックス状に配置された構造の不揮発性半導体記憶装置について説明した。第２の実施形態では、ビット線方向に隣接する一対の柱状の半導体膜が下部で接続される構造の不揮発性半導体記憶装置について説明する。
【００６３】
図６は、第２の実施形態による不揮発性半導体記憶装置の構成の一例を模式的に示す断面図であり、（ａ）はメモリセル部の平面断面図であり、（ｂ）は（ａ）のＩＶ−ＩＶ断面図であり、（ｃ）はワード線コンタクト部のビット線方向に垂直な方向の断面図である。なお、図６（ａ）は、（ｂ）のＶ−Ｖ断面に相当している。
【００６４】
第２の実施形態では、半導体基板１０１上に、図示しない周辺回路部が形成され、周辺回路部上に層間絶縁膜１０２とバックゲート電極膜１０３とを介してメモリセル部とワード線コンタクト部とが形成される。メモリセル部には、図６（ａ）、（ｂ）に示されるように、中空の柱状の半導体膜１３１の所定の方向の側面にトンネル誘電体膜１４１、浮遊ゲート電極膜１４２ａ、ゲート間絶縁膜１４３および制御ゲート電極膜１４４が順に形成された複数のメモリセルＭＣと、柱状の半導体膜１３１の上端部側に配置された選択トランジスタＳＧＳ，ＳＧＤと、を含むメモリセル列が、バックゲート電極膜１０３上に略垂直に２次元的に配置されている。ここでは、メモリセルＭＣが４層積層されている場合が示されている。なお、メモリセル列を構成する選択トランジスタＳＧＳ，ＳＧＤとメモリセルＭＣの構造は、第１の実施形態と同様であるので、その説明を省略する。また、メモリセル部では、ワード線方向に配列するメモリセル列の選択トランジスタＳＧＳ，ＳＧＤの選択ゲート電極膜１３３は互いに接続され、ワード線方向に配列するメモリセル列の同じ高さのメモリセルＭＣの制御ゲート電極膜１４４も互いに接続されている。さらに、メモリセル部にはビット線方向に隣接するメモリセル列間を分離するワード線方向に延在したトレンチが形成され、このトレンチ内には層間絶縁膜１７１が埋め込まれている。
【００６５】
ここでは、中空の柱状の半導体膜１３１はＰ型多結晶シリコン膜などのＰ型半導体材料によって構成されているものとする。また、制御ゲート電極膜１４４と交差する方向（たとえば、直交方向。この例ではビット線方向とする。）に隣接する２つの中空の柱状の半導体膜１３１の底部間は接続されており、中空の柱状の半導体膜１３１の内部を埋め込むように、シリコン酸化膜などの絶縁膜１３６が形成されている。つまり、ビット線方向に隣接する一対のメモリセル列が下部で接続され、Ｕ字型の中空の半導体膜１３１とその内部を埋める絶縁膜１３６によって構成される。
【００６６】
このように、第２の実施形態では、互いに接続される２本のメモリセル列で１つのＮＡＮＤストリングＮＳが構成される。そのため、一方のメモリセル列の選択トランジスタはソース側選択トランジスタＳＧＳとして機能し、他方のメモリセル列の選択トランジスタはドレイン側選択トランジスタＳＧＤとして機能する。また、ソース側選択トランジスタＳＧＳが形成されるメモリセル列の半導体膜１３１の上端には図示しないソース領域が形成され、ドレイン側選択トランジスタＳＧＤが形成されるメモリセル列の半導体膜１３１の上端には図示しないドレイン領域が形成されている。
【００６７】
さらに、このように１本のＵ字型のチャネルとなる半導体膜１３１は、１本の独立したＮＡＮＤストリングＮＳからなり、個々のメモリセルＭＣは、各制御ゲート電極膜１４４に電圧を印加することによって形成されるメモリセルＭＣ間の空乏層を、半導体膜１３１全体にわたって繋げることでチャネルを形成するInversion型トランジスタである。
【００６８】
なお、半導体基板１０１、スペーサ膜１２１、半導体膜１３１、ゲート誘電体膜１３２、選択ゲート電極膜１３３、トンネル誘電体膜１４１、浮遊ゲート電極膜１４２ａ、ゲート間絶縁膜１４３および制御ゲート電極膜１４４の材料としては、第１の実施形態と同様のものを用いることができる。また、層間絶縁膜１７１上には、ソース側選択トランジスタＳＧＳに接続される配線層１８２ａが形成され、層間絶縁膜１７２を貫通するようにコンタクト１８２ｂが設けられている。その他の構成は、第１の実施形態と略同様であるので、第１の実施形態と同一の構成要素には同一の符号を付して、その説明を省略している。
【００６９】
また、第２の実施形態におけるメモリセルの断面構造は第１の実施形態と同様であり、書き込み／消去動作に望ましいカップリング比、良好なデータリテンション特性を得ることができる。さらに、第２の実施形態における書き込み処理は、第１の実施形態と同様に、チャネル端に形成されたソース領域から半導体膜１３１に形成される空乏層を通して選択したメモリセルに電子を引き込むことによって行う。一方、消去処理については、第１の実施形態と異なり、第２の実施形態の構造では、半導体基板１０１の図示しないＰ型ウェルに半導体膜１３１を接続することが困難なので、選択ゲート電極膜１３３に高電圧を印加してＧＩＤＬ（Gate  Induced  Drain  Leakage）によって発生したホールを浮遊ゲート電極膜１４２ａに注入して行う。
【００７０】
つぎに、このような構造の不揮発性半導体記憶装置の製造方法について説明する。図７−１〜図７−８は、第２の実施形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す図である。これらの図において、（ａ）はメモリセル部のワード線方向に垂直な方向の断面図であり、（ｂ）は（ａ）のＶＩ−ＶＩ断面図であり、（ｃ）はワード線コンタクト部のビット線方向に垂直な方向の断面図である。
【００７１】
まず、半導体基板１０１上に不揮発性半導体記憶装置の図示しない周辺回路を形成する。その後、図７−１に示されるように、周辺回路を形成した半導体基板１０１のメモリセル部とワード線コンタクト部の形成領域に層間絶縁膜１０２と、バックゲート電極膜１０３と、を積層して形成する。層間絶縁膜１０２としてたとえば厚さ２０ｎｍのシリコン酸化膜などを用いることができ、バックゲート電極膜１０３としてたとえば厚さ８０ｎｍのＢをドープしたＰ型多結晶シリコン膜などを用いることができる。ついで、リソグラフィ技術およびＲＩＥ法によって、隣接する半導体膜間を接続するためのトレンチ１１２ａをバックゲート電極膜１０３に形成する。このトレンチ１１２ａは、ビット線方向に隣接する２つのメモリセル列間を接続することができる長さで形成される。その後、トレンチ１１２ａ内に犠牲膜１１２を埋め込むように形成する。犠牲膜１１２として、たとえば非晶質シリコン膜などを用いることができる。
【００７２】
ついで、半導体基板１０１上にメモリセルを構成するスペーサ膜１２１と制御ゲート電極膜形成の際の犠牲膜１２３とを交互に複数層積層し、最後はスペーサ膜１２１で終わるようにする。犠牲膜１２３として、後のエッチングによる処理でスペーサ膜１２１に比してエッチングレートが大きな絶縁材料が選択される。ここでは、スペーサ膜１２１としてたとえば厚さ２０ｎｍのシリコン酸化膜をＰＥＣＶＤ法によって形成し、犠牲膜１２３としてたとえば厚さ６０ｎｍのシリコン窒化膜をＰＥＣＶＤ法によって形成する。また、ここでは、犠牲膜１２３が４層となるようにスペーサ膜１２１と犠牲膜１２３とを交互に形成する。
【００７３】
続いて、最上層のスペーサ膜１２１上に、選択トランジスタの選択ゲート電極膜１３３、スペーサ膜１２１およびＣＭＰ処理時のストッパとなるストッパ膜１２４を順に形成する。選択ゲート電極膜１３３として、たとえば厚さ８０ｎｍのＢをドープしたＰ型多結晶シリコン膜をＬＰＣＶＤ法によって形成し、スペーサ膜１２１としてたとえば厚さ２０ｎｍのシリコン酸化膜をＰＥＣＶＤ法によって形成し、ストッパ膜１２４としてたとえば厚さ２０ｎｍのシリコン窒化膜をＰＥＣＶＤ法によって形成する。
【００７４】
その後、ストッパ膜１２４上の全面に図示しないマスク膜を形成し、リソグラフィ技術とＲＩＥ法によって、スペーサ膜１２１、犠牲膜１２３、選択ゲート電極膜１３３およびストッパ膜１２４からなる積層膜を一括加工して、半導体基板１０１表面にまで連通する分離溝１５０を形成する。この分離溝１５０は、後の工程で浮遊ゲート電極膜をリセスによって形成できるように、予め浮遊ゲート電極膜となる領域を分割するものである。その後、リソグラフィ技術とＲＩＥ法とを複数回繰り返すことによって、ワード線コンタクト部の積層膜を階段状に加工する処理を行い、マスク膜を除去する。これによって、後に形成される制御ゲート電極膜と選択ゲート電極膜１３３とをコンタクトと接続する引き出し部が形成される。ここで、マスク膜としては、たとえばＣＶＤカーボン膜を用いることができる。
【００７５】
ついで、図７−２に示されるように、半導体基板１０１上の全面に、シリコン酸化膜などの絶縁膜を形成し、ＣＭＰ技術によって平坦化する。これによって、ワード線コンタクト部に絶縁膜が埋め込まれて平坦化膜１５１が形成され、分離溝１５０内に絶縁膜が埋め込まれて分離絶縁膜１５２が形成される。
【００７６】
ついで、図７−３に示されるように、半導体基板１０１上の全面に図示しないマスク膜を形成し、リソグラフィ技術とＲＩＥ法によって上記積層膜を一括加工して、犠牲膜１１２にまで連通する貫通孔１３５ｃを形成する。この貫通孔１３５ｃは、ワード線方向に隣接する分離絶縁膜１５２間を接続するように設けられる。続いて、ウエットエッチングによってバックゲート電極膜１０３に形成された犠牲膜１１２を除去する。犠牲膜１１２として非晶質シリコン膜を用いる場合には、アルカリエッチングによって犠牲膜１１２を除去することができる。この犠牲膜１１２が除去された部分が２つの貫通孔１３５ｃの底部間を接続する接続孔１３５ｊとなり、貫通孔１３５ｃと接続孔１３５ｊとで、後に形成する半導体膜の鋳型となるＵ字形状の貫通孔１３５ｕが形成される。その後、マスク膜を除去する。このマスク膜として、たとえばＣＶＤカーボン膜を用いることができる。
【００７７】
ついで、図７−４に示されるように、Ｕ字形状の貫通孔１３５ｕの内面を被覆するように、選択トランジスタのゲート誘電体膜１３２を形成する。たとえば、ゲート誘電体膜１３２として厚さ７ｎｍのシリコン酸化膜をＡＬＤ法によって形成することができる。続いて、ＮＡＮＤストリングのチャネルとなる半導体膜１３１をＵ字形状の貫通孔１３５ｕの内面に形成されたゲート誘電体膜１３２上に形成する。たとえば半導体膜１３１として厚さ８ｎｍのＢをドープしたＰ型多結晶シリコン膜をＡＬＤ法によって形成することができる。また、このときのＢ濃度を、たとえば１×１０17〜１×１０18ｃｍ-3に設定することができる。なお、半導体膜１３１は、Ｕ字型の貫通孔１３５ｕをマカロニ状に中空に埋め込むように形成されることが望ましい。
【００７８】
さらに、ＡＬＤ法によって、中空のＵ字形状の貫通孔１３５ｕ内部に、シリコン酸化膜などからなる絶縁膜１３６を埋め込むように形成する。その後、ＲＩＥ法などの方法によってエッチバックを行って、ストッパ膜１２４上のゲート誘電体膜１３２と半導体膜１３１を除去する。これによって、貫通孔１３５ｕ内にのみゲート誘電体膜１３２と半導体膜１３１が残存する。続いて、リソグラフィ技術とイオン注入技術とを用いて、半導体膜１３１の上部に所定の導電型の不純物元素をイオン注入し、図示しないソース領域とドレイン領域を形成する。不純物元素として、たとえば砒素を用いることができる。また、下部で接続された一対の柱状の半導体膜１３１のうち、一方の半導体膜１３１の上部はソース領域となり、他方の半導体膜１３１の上部はドレイン領域となる。
【００７９】
その後、図７−５に示されるように、半導体基板１０１上の全面に、図示しないマスク膜を形成し、リソグラフィ技術とＲＩＥ法によって、上記積層膜を一括加工してトレンチ１５３を形成した後、マスク膜を除去する。このトレンチ１５３は、ビット線方向に隣接する半導体膜１３１間を切断するように、ワード線方向に延在する形状を有する。ここで、マスク膜として、たとえばＣＶＤカーボン膜を用いることができる。
【００８０】
ついで、図７−６に示されるように、ウエットエッチングを用いて犠牲膜１２３を選択的に除去することによって、メモリセル形成位置の上下のスペーサ膜１２１間に空洞１９２を形成する。ここで、スペーサ膜１２１にシリコン酸化膜を用い、犠牲膜１２３にシリコン窒化膜を用いる場合には、ウエットエッチングの薬液として、シリコン窒化膜がシリコン酸化膜に比して選択的にエッチングされるように、たとえば熱燐酸を用いることができる。また、このとき、シリコン酸化膜で構成される分離絶縁膜１５２はエッチングされないので、チャネルを構成する半導体膜１３１の全周のうち、ビット線方向にのみ浮遊ゲート電極膜形成の鋳型となる空洞１９２が形成される。このとき、ワード線コンタクト部でも、犠牲膜１２３が除去される。
【００８１】
さらに、ウエットエッチングによってゲート誘電体膜１３２を除去し、メモリセル形成領域で半導体膜１３１の表面を露出させる。ゲート誘電体膜１３２としてシリコン酸化膜を用いる場合には、ウエットエッチングの薬液として、たとえばフッ酸溶液を用いることができる。その後、空洞１９２内で露出した半導体膜１３１の表面をラジカル酸化によって酸化して、トンネル誘電体膜１４１を形成する。ここでは、トンネル誘電体膜１４１としてたとえば厚さ６．５ｎｍのシリコン酸化膜が形成される。このとき、選択トランジスタ形成位置の選択ゲート電極膜１３３の表面も酸化され、表面絶縁膜１３４が形成される。
【００８２】
ついで、図７−７に示されるように、ＡＬＤ法などの成膜法によって、空洞１９２内に浮遊ゲート電極膜１４２ａを埋め込むように形成した後、ガスエッチングによって空洞１９２内に形成された浮遊ゲート電極膜１４２ａのうち、隣接する分離絶縁膜１５２と上下のスペーサ膜１２１に挟まれた領域（トンネル誘電体膜１４１に接する領域）にのみ浮遊ゲート電極膜１４２ａを残存せしめるように、浮遊ゲート電極膜１４２ａをリセスする。浮遊ゲート電極膜１４２ａとして、たとえばタングステン（Ｗ）を用いることができる。また、タングステンを除去する場合にはエッチャントガスとして、プラズマ励起されたＮＦ3ガスを用いることができる。なお、タングステンなどの金属膜を浮遊ゲート電極膜１４２ａとして用いる場合には、電子の捕獲効率が高くなるので、５ｎｍなどの極めて薄い浮遊ゲート電極膜１４２ａの厚さとすることができる。その結果、第２の実施形態のように基板面に平行な平面内にトンネル誘電体膜１４１／浮遊ゲート電極膜１４２ａ／ゲート間絶縁膜１４３が並ぶ構造では、ゲート間絶縁膜１４３とトンネル誘電体膜１４１との間の距離を、第１の実施形態のように浮遊ゲート電極膜に半導体膜を用いた場合に比して短縮することが可能になるので平面内での微細化に有利である。
【００８３】
その後、図７−８に示されるように、メモリセルのゲート間絶縁膜１４３を、浮遊ゲート電極膜１４２ａとスペーサ膜１２１とをコンフォーマルに被覆するように形成する。ゲート間絶縁膜１４３として、たとえば厚さ１４ｎｍのアルミナ膜を用いることができる。ついで、ゲート間絶縁膜１４３が形成された空洞１９２内を埋め込むように制御ゲート電極膜１４４を形成する。制御ゲート電極膜１４４として、たとえばタングステン膜を用いることができる。そして、ガスエッチングによって、制御ゲート電極膜１４４を空洞１９２内にのみ残存せしめるように制御ゲート電極膜１４４とゲート間絶縁膜１４３をリセスする。エッチャントガスとして、たとえばＮＦ3を用いることができる。
【００８４】
ついで、トレンチ１５３を埋めるように、半導体基板１０１上の全面に層間絶縁膜１７１を形成し、ＣＭＰ法などの方法によって上面を平坦化する。層間絶縁膜１７１としては、埋め込み特性のよいＴＥＯＳ／Ｏ3膜を用いることができる。その後、Ｕ字形状の半導体膜１３１を構成する一方の柱状の半導体膜１３１と、バックゲート電極膜１０３とに連通するコンタクトホールを形成し、ＣＶＤ法などの成膜法によって導電性材料を埋め込み、コンタクト１８１を形成する。コンタクト１８１を構成する導電性材料として、たとえばタングステンを用いることができる。ついで、コンタクト１８１上に配線層１８２ａを形成した後、層間絶縁膜１７２を形成する。メモリセル部の層間絶縁膜１７２，１７１にＵ字形状の半導体膜１３１を構成する他方の柱状の半導体膜１３１と、ワード線コンタクト部の階段状に形成された制御ゲート電極膜１４４と選択ゲート電極膜１３３に連通するコンタクトホールを形成し、ＣＶＤ法などの成膜法によって導電性材料を埋め込みコンタクト１８２ｂを形成する。そして、コンタクト１８２ｂに接続される配線層１８３，１８４などを、層間絶縁膜１７３，１７４を介して形成し、多層配線層を形成する。以上によって、図６に示される構造の不揮発性半導体記憶装置が得られる。
【００８５】
なお、上記の製造工程でメモリセルの制御ゲート電極膜形成用に形成される積層膜は、シリコン酸化膜とシリコン窒化膜とに限定されるものではなく、高選択エッチングが可能な犠牲膜であれば利用可能である。また、多層膜を積層するプロセスもＰＥＣＶＤ法以外にＳＡＣＶＤ法，ＬＰＣＶＤ法，スパッタ法、ＳＯＤなどの技術を適宜組み合わせて用いることが可能である。
【００８６】
このように、第２の実施形態では、複数層のメモリセルとその上端に位置する選択トランジスタとを含み、ビット線方向に隣接する一対のメモリセル列が、その底部で接続されたＵ字型構造のＮＡＮＤストリングＮＳとなるように構成した。このようなＵ字型構造では、１本のメモリセル列に対して選択トランジスタを１層設ければよいので、同じ記憶容量を実現する場合に、第１の実施形態の場合に比して積層数を少なくすることができるという効果を有する。また、通常のＮＡＮＤ型フラッシュメモリと同様に、複数のＮＡＮＤストリングＮＳ間でソース線とビット線を共用化することができるという効果も有する。
【００８７】
さらに、Ｕ字型構造では、選択トランジスタのゲート誘電体膜１３２を形成してからチャネルとなる半導体膜１３１を形成するので、選択ゲート電極膜１３３となる導電体膜を予め積層しておくことができる。その結果、第１の実施形態の場合に比して、選択トランジスタを形成しやすいという効果を有する。
【００８８】
（第３の実施形態）
第１と第２の実施形態では、それぞれのメモリセルは、柱状の半導体膜の特定の方向の側面にトンネル誘電体膜、浮遊ゲート電極膜、ゲート間絶縁膜および制御ゲート電極膜を順に積層した構造を有していた。すなわち、柱状の半導体膜を基板面に平行な平面で切断したときに、浮遊ゲート電極膜と制御ゲート電極膜とは同一平面上に形成されていた。第３の実施形態では、柱状の半導体膜を基板面に平行な平面で切断したときに、浮遊ゲート電極膜と制御ゲート電極膜とは同一平面状にない構造を有する不揮発性半導体記憶装置について説明する。
【００８９】
図８は、第３の実施形態による不揮発性半導体記憶装置の構成の一例を模式的に示す断面図であり、（ａ）はメモリセル部の平面断面図であり、（ｂ）は（ａ）のＶＩＩ−ＶＩＩ断面図であり、（ｃ）はワード線コンタクト部のビット線方向に垂直な方向の断面図である。なお、図８（ａ）は、（ｂ）のＶＩＩＩ−ＶＩＩＩ断面に相当している。また、図９は、メモリセル部のメモリセルトランジスタが形成される領域の一部を切り出した斜視図である。
【００９０】
第３の実施形態では、半導体基板１０１上に、図示しない周辺回路部が形成され、周辺回路部上に層間絶縁膜１０２とバックゲート電極膜１０３とを介してメモリセル部とワード線コンタクト部とが形成される。メモリセル部には、図８（ａ）、（ｂ）と図９に示されるように、中空の柱状の半導体膜１３１とトンネル誘電体膜１４１との積層膜が略垂直に２次元的に配置されている。この中空の柱状の積層膜の高さ方向には、複数のメモリセルＭＣが積層して設けられ、その上端部には選択トランジスタＳＧＳ，ＳＧＤが設けられる。選択トランジスタＳＧＳ，ＳＧＤは、中空の柱状の積層膜の所定の方向の側面に選択ゲート電極膜１３３が形成され、選択ゲート電極膜１３３の上下には層間絶縁膜１２５が設けられている。なお、選択トランジスタＳＧＳ，ＳＧＤのゲート誘電体膜は、メモリセルＭＣのトンネル誘電体膜１４１と同じ材料によって構成されている。
【００９１】
また、メモリセルＭＣは、中空の柱状の積層膜の所定の方向の側面に設けられた浮遊ゲート電極膜１４２と、浮遊ゲート電極膜１４２とゲート誘電体膜上にコンフォーマルに形成されるゲート間絶縁膜１４３と、ゲート間絶縁膜１４３を介した浮遊ゲート電極膜１４２の上下両面に設けられる制御ゲート電極膜１４４と、を備える。なお、この例では、浮遊ゲート電極膜１４２の先端部に、絶縁膜１４６が設けられている。
【００９２】
また、この例では、メモリセルＭＣが４層積層されている場合が示されている。なお、メモリセル部では、ワード線方向に配列するメモリセル列の選択トランジスタＳＧＳ，ＳＧＤの選択ゲート電極膜１３３は互いに接続され、ワード線方向に配列するメモリセル列の同じ高さのメモリセルＭＣの制御ゲート電極膜１４４も互いに接続されている。
【００９３】
ここでは、中空の柱状の半導体膜１３１はＰ型多結晶シリコンなどのＰ型半導体材料によって構成されているものとする。また、制御ゲート電極膜１４４と交差する方向（たとえば、直交方向。この例ではビット線方向とする。）に隣接する２つの中空の柱状の半導体膜１３１の底部間は接続されており、中空の柱状の半導体膜１３１の内部を埋め込むように、シリコン酸化膜などの絶縁膜１３６が形成されている。つまり、ビット線方向に隣接する一対のメモリセル列が下部で接続され、Ｕ字型の中空の半導体膜１３１とその内部を埋める絶縁膜１３６によって構成される。
【００９４】
Ｕ字型の中空の半導体膜１３１を構成する一対のメモリセル列間は、ワード線方向に延在するトレンチに形成された層間絶縁膜１７１によって分離されている。また、第３の実施形態では、浮遊ゲート電極膜１４２が所定の方向にのみ設けられるように、ワード線方向に延在して設けられる第１の分離絶縁膜１５５ａと、第１の分離絶縁膜１５５ａと接続され、ビット線方向に突出し、ワード線方向に所定の間隔で設けられる第２の分離絶縁膜１５５ｂと、からなる分離絶縁膜１５５が設けられる。第１の分離絶縁膜１５５ａは、ビット線方向に隣接するＵ字型の中空の半導体膜１３１間を分離している。そして、中空の柱状の半導体膜１３１（積層膜）は、隣接する２つの第２の分離絶縁膜１５５ｂが、第１の分離絶縁膜１５５ａと接続する接続部付近に形成される。これによって、中空の柱状の半導体膜１３１の側面のうち、分離絶縁膜１５５で囲まれていない部分にのみ浮遊ゲート電極膜１４２、ゲート間絶縁膜１４３および制御ゲート電極膜１４４が形成されることになる。
【００９５】
さらに、第１と第２の実施形態では、中空の柱状の半導体膜１３１の側面のうちビット線方向の２つの領域に、トンネル誘電体膜１４１、浮遊ゲート電極膜１４２、ゲート間絶縁膜１４３および制御ゲート電極膜１４４が形成される場合を示したが、第３の実施形態では、中空の柱状の半導体膜１３１の側面のうちビット線方向の１つの領域にのみ浮遊ゲート電極膜１４２、ゲート間絶縁膜１４３および制御ゲート電極膜１４４が形成される。そのため、１本のＵ字型の半導体膜１３１からなるチャネルは独立した１本のＮＡＮＤストリングＮＳからなり、個々のメモリセルＭＣは、各制御ゲート電極膜１４４に電圧を印加することによって形成されるメモリセルＭＣ間の空乏層を、半導体膜１３１全体にわたって繋げることでチャネルを形成するInversion型トランジスタである。
【００９６】
すなわち、第１と第２の実施形態の場合と異なり、第３の実施形態では浮遊ゲート電極膜１４２はチャネルとなる半導体膜１３１のビット線方向の側面のうちの一方の側面にしか形成されない。このような構造を採用することで、向かい合ったメモリセルＭＣのデータの記憶状態の影響を受けにくくすることができる。この構造でのカップリング比も第１の実施形態と同様に０．５〜０．６の望ましいカップリング比を達成可能である。
【００９７】
また、第３の実施形態では、中空の柱状の半導体膜１３１の基板面に平行な同一断面内に板状の浮遊ゲート電極膜１４２が形成されている。つまり、板状の浮遊ゲート電極膜１４２は、基板面に平行に配置される。そして、板状の浮遊ゲート電極膜１４２の上面および下面を挟み込むように、ゲート間絶縁膜１４３と制御ゲート電極膜１４４とが形成される。第１と第２の実施形態に示したように、中空の柱状の半導体膜１３１の側面に、トンネル誘電体膜１４１、浮遊ゲート電極膜１４２，１４２ａ、ゲート間絶縁膜１４３および制御ゲート電極膜１４４が積層される構造では、隣接するメモリセルＭＣの浮遊ゲート電極膜１４２間の半導体膜１３１に、制御ゲート電極膜１４４の作るフリンジ電界によって空乏層を形成しなければならなかったが、第３の実施形態の構造では、隣接するメモリセルＭＣの浮遊ゲート電極膜１４２間の半導体膜１３１上に制御ゲート電極膜１４４が存在するので、制御ゲート電極膜１４４に電圧を印加することで浮遊ゲート電極膜１４２間の半導体膜１３１に容易に空乏層を形成することができる。
【００９８】
そのため、書き込みは、選択されたメモリセルＭＣの浮遊ゲート電極膜１４２の両側の制御ゲート電極膜１４４の電位を書き込み電圧まで引き上げ、チャネル端に形成された図示しないソース領域から半導体膜１３１に形成される空乏層を通して選択したメモリセルＭＣに電子を引き込むことによって行う。また、消去は、第２の実施形態と同様に選択ゲート電極膜１３３に高電圧を印加しＧＩＤＬによるホールを発生させ、半導体膜１３１からメモリセルＭＣの浮遊ゲート電極膜１４２へホールを注入することによって行う。
【００９９】
つぎに、このような構造の不揮発性半導体記憶装置の製造方法について説明する。図１０−１〜図１０−８は、第３の実施形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である。これらの図において、（ａ）はメモリセル部のワード線方向に垂直な方向の断面図であり、（ｂ）は（ａ）のＶＩ−ＶＩ断面図であり、（ｃ）はワード線コンタクト部のビット線方向に垂直な方向の断面図である。
【０１００】
まず、半導体基板１０１上に不揮発性半導体記憶装置の図示しない周辺回路を形成する。その後、図１０−１に示されるように、周辺回路を形成した半導体基板１０１のメモリセル部とワード線コンタクト部の形成領域に層間絶縁膜１０２と、バックゲート電極膜１０３と、を積層して形成する。層間絶縁膜１０２としてたとえば厚さ２０ｎｍのシリコン酸化膜などを用いることができ、バックゲート電極膜１０３としてたとえば厚さ７０ｎｍのＢをドープしたＰ型多結晶シリコン膜などを用いることができる。ついで、リソグラフィ技術およびＲＩＥ法によって、隣接する半導体膜間を接続するためのトレンチ１１３ａをバックゲート電極膜１０３に形成する。このトレンチ１１３ａは、ビット線方向に隣接する２つのメモリセル列間を接続することができる長さで形成される。その後、トレンチ１１３ａ内に犠牲膜１１３を埋め込むように形成する。犠牲膜１１３として、たとえばＢＳＧ（Boron  doped  Silicate  Glass）膜などを用いることができる。
【０１０１】
ついで、半導体基板１０１上の全面に層間絶縁膜１２５を形成した後、犠牲膜１２３と浮遊ゲート電極膜１４２とを交互に所定の数繰り返して積層させ、最後は犠牲膜１２３で終わるようにする。層間絶縁膜１２５としてたとえば厚さ２０ｎｍのシリコン酸化膜をＰＥＣＶＤ法によって形成し、犠牲膜１２３としてたとえば厚さ４０ｎｍのシリコン窒化膜をＰＥＣＶＤ法によって形成し、浮遊ゲート電極膜１４２としてたとえば厚さ２０ｎｍのＰがドープされたＮ型多結晶シリコン膜をＰＥＣＶＤ法によって形成することができる。また、ここでは、浮遊ゲート電極膜１４２が４層となるように、犠牲膜１２３と浮遊ゲート電極膜１４２とを交互に形成する。
【０１０２】
さらに、最上層の犠牲膜１２３上に層間絶縁膜１２５、選択ゲート電極膜１３３、層間絶縁膜１２５およびストッパ膜１２４を順に形成する。層間絶縁膜１２５としてたとえば厚さ２０ｎｍのシリコン酸化膜をＰＥＣＶＤ法によって形成し、選択ゲート電極膜１３３としてたとえば厚さ７０ｎｍのＢをドープしたＰ型多結晶シリコン膜をＬＰＣＶＤ法によって形成し、ストッパ膜１２４としてたとえば厚さ２０ｎｍのシリコン窒化膜をＰＥＣＶＤ法によって形成することができる。
【０１０３】
その後、ストッパ膜１２４上の全面に図示しないマスク膜を形成し、リソグラフィ技術とＲＩＥ法によって、層間絶縁膜１２５、犠牲膜１２３、浮遊ゲート電極膜１４２、選択ゲート電極膜１３３およびストッパ膜１２４からなる積層膜を一括加工して、半導体基板１０１表面にまで連通する分離溝１５４を形成する。この分離溝１５４は、後の工程で浮遊ゲート電極膜１４２をリセスによって形成できるように、予め浮遊ゲート電極膜１４２となる領域を分割（区画）するものである。また、分離溝１５４の形状は第１と第２の実施形態とは異なり、ビット線方向に隣接するＵ字型の半導体膜間のアイソレーションも兼ねた形状を有している。そのため、ビット線方向に隣接する浮遊ゲート電極膜１４２を分割する機能を有するワード線方向に延在した長い第１の分離溝１５４ａと、ワード線方向に隣接する浮遊ゲート電極膜１４２を分割する機能を有するビット線方向に延在した第１の分離溝１５４ａよりも短い第２の分離溝１５４ｂとを有する。第１の分離溝１５４ａは、ビット線方向に所定の間隔を置いて配置された隣接する犠牲膜１１３間にわたって形成される。
【０１０４】
その後、リソグラフィ技術とＲＩＥ法とを複数回繰り返すことによって、ワード線コンタクト部の積層膜を階段状に加工する処理を行い、マスク膜を除去する。これによって、後に形成される制御ゲート電極膜と選択ゲート電極膜とをコンタクトと接続する引き出し部が形成される。ここで、マスク膜としては、たとえばＣＶＤカーボン膜を用いることができる。
【０１０５】
ついで、図１０−２に示されるように、半導体基板１０１上の全面に、シリコン酸化膜などの絶縁膜を形成し、ＣＭＰ技術によって平坦化する。これによって、ワード線コンタクト部に絶縁膜が埋め込まれて平坦化膜１５１が形成され、分離溝１５４内に絶縁膜が埋め込まれて分離絶縁膜１５５が形成される。また、以下では、第１の分離溝１５４ａに埋め込まれた絶縁膜を第１の分離絶縁膜１５５ａといい、第２の分離溝１５４ｂに埋め込まれた絶縁膜を第２の分離絶縁膜１５５ｂというものとする。
【０１０６】
ついで、図１０−３に示されるように、半導体基板１０１上の全面に図示しないマスク膜を形成し、リソグラフィ技術とＲＩＥ法によって上記積層膜を一括加工して、犠牲膜１１３にまで連通する貫通孔１３５ｃを形成する。貫通孔１３５ｃは、ワード線方向に隣接する２つの第２の分離絶縁膜１５５ｂと、第１の分離絶縁膜１５５ａとにまたがるように形成される。続いて、ガスエッチングによって犠牲膜１１３を除去する。犠牲膜１１３としてＢＳＧ膜を用いる場合には、弗酸蒸気によってＢＳＧ膜を選択的に除去することができる。この犠牲膜１１３が除去された部分が２つの貫通孔１３５ｃの底部間を接続する接続孔１３５ｊとなり、貫通孔１３５ｃと接続孔１３５ｊとで、後に形成する半導体膜の鋳型となるＵ字形状の貫通孔１３５ｕが形成される。その後、マスク膜を除去する。このマスク膜として、たとえばＣＶＤカーボン膜を用いることができる。
【０１０７】
ついで、図１０−４に示されるように、Ｕ字形状の貫通孔１３５ｕ内にトンネル誘電体膜１４１と、チャネルとなる半導体膜１３１と、を形成する。トンネル誘電体膜１４１として、たとえば厚さ７．２ｎｍのシリコン酸化膜をＡＬＤ法によって形成することができ、半導体膜１３１として、たとえば厚さ８．３ｎｍのＢをドープしたＰ型多結晶シリコン膜をＬＰＣＶＤ法によって形成することができる。このときのＢ濃度は１×１０17〜１×１０18ｃｍ-3に設定することができる。
【０１０８】
なお、半導体膜１３１は、Ｕ字形状の貫通孔１３５ｕを完全に埋め込むように形成してもよいし、マカロニ状に中空に埋め込むように形成してもよい。中空に埋め込む場合には、制御ゲート電極膜で制御する半導体膜１３１の肉厚が、高さ方向に積層されたメモリセル間で略等しくなるので、トランジスタ特性のばらつきを小さくできる。また、Ｕ字形状の貫通孔１３５ｕに半導体膜１３１をマカロニ状に埋め込む場合には、Ｕ字形状の貫通孔１３５ｕ内をシリコン窒化膜などの絶縁膜１３６で埋め込む。その後、ＲＩＥ法などの方法によってエッチバックを行って、ストッパ膜１２４上の半導体膜１３１と絶縁膜１３６とを除去する。これによって、Ｕ字形状の貫通孔１３５ｕ内にのみ半導体膜１３１と絶縁膜１３６とが残存する。
【０１０９】
続いて、リソグラフィ技術とイオン注入技術とを用いて、半導体膜１３１の上部に所定の導電型の不純物元素をイオン注入し、図示しないソース領域とドレイン領域を形成する。ここでは、不純物元素として、たとえば砒素を用いることができる。また、下部で接続された一対の柱状の半導体膜１３１のうち、一方の半導体膜１３１の上部はソース領域となり、他方の半導体膜１３１の上部はドレイン領域となる。
【０１１０】
ついで、図１０−５に示されるように、半導体基板１０１上の全面に、図示しないマスク膜を形成し、リソグラフィ技術とＲＩＥ法によって、上記積層膜を一括加工してトレンチ１５３を形成した後、マスク膜を除去する。このトレンチ１５３は、Ｕ字形状の半導体膜１３１の基板に垂直に形成された２つの半導体膜１３１間をビット線方向に切断するように、ワード線方向に延在する形状を有する。なお、マスク膜として、たとえばＣＶＤカーボン膜を用いることができる。
【０１１１】
その後、図１０−６に示されるようにウエットエッチングを用いて浮遊ゲート電極膜１４２をリセスする。このとき、ビット線方向に延在する短い第２の分離絶縁膜１５５ｂに挟まれた領域にのみ浮遊ゲート電極膜１４２を残存させる。浮遊ゲート電極膜１４２としてＮ型多結晶シリコン膜を用いる場合には、アルカリエッチングを用いることができる。
【０１１２】
ついで、リセスによって浮遊ゲート電極膜１４２が後退した領域を含むトレンチの内壁に絶縁膜１４６を形成する。絶縁膜１４６としてたとえばシリコン酸化膜をＡＬＤ法によって形成することができる。その後、ドライエッチングによって犠牲膜１２３が露出するまで絶縁膜１４６をリセスする。このエッチャントガスとしてたとえばＮＨ3ガスとＨＦガスとを用いることができる。
【０１１３】
ついで、図１０−７に示されるように、ウエットエッチングによって犠牲膜１２３を選択的に除去することによって、浮遊ゲート電極膜１４２の上下の領域に制御ゲート電極膜形成の鋳型となる空洞１９３を形成する。浮遊ゲート電極膜１４２にＮ型多結晶シリコン膜を用い、犠牲膜１２３にシリコン窒化膜を用いる場合には、ウエットエッチングの薬液とし熱燐酸を用いることができる。このとき、ワード線コンタクト部でも、犠牲膜１２３が除去され、空洞１９３が形成される。
【０１１４】
ついで、図１０−８に示されるように、空洞１９３の内壁を覆うようにゲート間絶縁膜１４３を形成し、さらに空洞１９３を埋めるように制御ゲート電極膜１４４を形成する。ゲート間絶縁膜１４３として、たとえば厚さ１３ｎｍのハフニア膜をＡＬＤ法で形成することができ、制御ゲート電極膜１４４として、たとえばタングステン膜をＬＰＣＶＤ法で形成することができる。その後、たとえばプラズマ励起したＣＦ4を用いたドライエッチングによって、空洞１９３以外に形成された制御ゲート電極膜１４４を除去する。
【０１１５】
ついで、トレンチ１５３を埋めるように、半導体基板１０１上の全面に層間絶縁膜１７１を形成し、ＣＭＰ法などの方法によって上面を平坦化する。層間絶縁膜１７１としては、埋め込み特性のよいＴＥＯＳ／Ｏ3膜を用いることができる。その後、第２の実施形態で説明したように、多層配線層を形成することによって、図８に示される構造の不揮発性半導体記憶装置が得られる。
【０１１６】
第３の実施形態では、各メモリセルＭＣの浮遊ゲート電極膜１４２の上下に制御ゲート電極膜１４４を設けるようにした。これによって、制御ゲート電極膜１４４を使って浮遊ゲート電極膜１４２間のチャネルとなる半導体膜１３１に空乏層を形成することができ、第１と第２の実施形態のようにフリンジ電界で空乏層を形成する素子構造に比べて低電圧での動作が可能になるという効果を有する。
【０１１７】
以上では、不揮発性半導体記憶装置について３つの実施形態を示したが、これらの構造とその製造方法に限定されるものではない。また、メモリセルＭＣの積層数として、例示をした積層数（４層）よりも少なくてもよいし、これよりも多層（たとえば１０層以上）の不揮発性半導体記憶装置に対しても適用可能である。  
【０１１８】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１１９】
１１…メモリセル部、１２…ワード線駆動回路、１３…ソース側選択ゲート線駆動回路、１４…ドレイン側選択ゲート線駆動回路、１５…センスアンプ、１６…ワード線、１７…ソース側選択ゲート線、１８…ドレイン側選択ゲート線、１９…ビット線、２０…ワード線コンタクト部、１０１…半導体基板、１０２，１２５，１７１〜１７４…層間絶縁膜、１０３…バックゲート電極膜、１１１…ソース領域、１１２，１１３，１２２，１２３…犠牲膜、１１２ａ，１１３ａ，１５３…トレンチ、１２１…スペーサ膜、１２４…ストッパ膜、１３１…半導体膜、１３２…ゲート誘電体膜、１３３…選択ゲート電極膜、１３４…表面絶縁膜、１３５，１３５ｃ，１３５ｕ…貫通孔、１３５ｊ…接続孔、１３６，１４６…絶縁膜、１４１…トンネル誘電体膜、１４２，１４２ａ…浮遊ゲート電極膜、１４３…ゲート間絶縁膜、１４４…制御ゲート電極膜、１５０，１５４…分離溝、１５１…平坦化膜、１５２，１５５，１５５ａ，１５５ｂ…分離絶縁膜、１５４ａ…第１の分離溝、１５４ｂ…第２の分離溝、１６１…側壁膜、１６２…ソース線コンタクト、１８１，１８２ｂ…コンタクト、１８２，１８２ａ，１８３，１８４…配線層、１９１〜１９３…空洞。
【図１】
2012094694.tif 000006
【図２】
2012094694.tif 000007
【図３】
2012094694.tif 000008
【図４】
2012094694.tif 000009
【図５−１】
2012094694.tif 000010
【図５−２】
2012094694.tif 000011
【図５−３】
2012094694.tif 000012
【図５−４】
2012094694.tif 000013
【図５−５】
2012094694.tif 000014
【図５−６】
2012094694.tif 000015
【図５−７】
2012094694.tif 000016
【図５−８】
2012094694.tif 000017
【図５−９】
2012094694.tif 000018
【図５−１０】
2012094694.tif 000019
【図６】
2012094694.tif 000020
【図７−１】
2012094694.tif 000021
【図７−２】
2012094694.tif 000022
【図７−３】
2012094694.tif 000023
【図７−４】
2012094694.tif 000024
【図７−５】
2012094694.tif 000025
【図７−６】
2012094694.tif 000026
【図７−７】
2012094694.tif 000027
【図７−８】
2012094694.tif 000028
【図８】
2012094694.tif 000029
【図９】
2012094694.tif 000030
【図１０−１】
2012094694.tif 000031
【図１０−２】
2012094694.tif 000032
【図１０−３】
2012094694.tif 000033
【図１０−４】
2012094694.tif 000034
【図１０−５】
2012094694.tif 000035
【図１０−６】
2012094694.tif 000036
【図１０−７】
2012094694.tif 000037
【図１０−８】
2012094694.tif 000038