(57)【要約】【課題】回路規模が小さく、かつ、高速で動作する高精度なデシメータ回路を提供する。【解決手段】複数の積和演算回路１と、複数の積和演算回路に対してそれぞれ積演算の係数を与える係数メモリ２と、を備え、複数の積和演算回路は、それぞれ、入力デジタル信号Ｘｉのサンプリング周期で動作し、入力デジタル信号と係数メモリから読み出した係数とを乗算する乗算器１１と、乗算器の演算結果を累算する累算器１５と、を備え、複数の積和演算回路にそれぞれ含まれる累算器は、互いに縦続接続され、それぞれＭ回（Ｍは２以上の整数）累算を行う毎に、初段に接続された累算器は固定値に、初段以外の累算器は前段に接続された累算器の出力信号により初期設定され、最終段の累算器の出力信号により入力デジタル信号のサンプリング周期をＭ倍に間引いた出力信号を得る。【選択図】図１
2012085177.tif 000002
【特許請求の範囲】
【請求項１】
複数の積和演算回路と、前記複数の積和演算回路に対してそれぞれ積演算の係数を与える係数メモリと、を備え、
前記複数の積和演算回路は、それぞれ、入力デジタル信号のサンプリング周期で動作し、前記入力デジタル信号と前記係数メモリから読み出した係数とを乗算する乗算器と、前記乗算器の演算結果を累算する累算器と、を備え、前記複数の積和演算回路にそれぞれ含まれる累算器は、互いに縦続接続され、それぞれＭ回（Ｍは２以上の整数）累算を行う毎に、初段に接続された累算器は固定値に、初段以外の累算器は前段に接続された累算器の出力信号により初期設定され、最終段の累算器の出力信号により前記入力デジタル信号のサンプリング周期をＭ倍に間引いた出力信号を得ることを特徴とするデシメータ回路。
【請求項２】
前記累算器は、レジスタと、初期設定値と前記レジスタの出力信号とを入力しタイミング制御信号によりいずれかを選択して出力するセレクタと、前記セレクタの出力信号と前記乗算器との出力信号とを加算する加算器と、を備え、前記レジスタに前記加算器の加算結果を記憶することを特徴とする請求項１記載のデシメータ回路。
【請求項３】
前記入力デジタル信号のサンプリング周期に合わせて係数メモリに対する係数の読み出しを制御すると共に、前記タイミング制御信号を生成するタイミング制御回路をさらに備えることを特徴とする請求項２記載のデシメータ回路。
【請求項４】
前記最終段の累算器の出力信号を保持し、前記Ｍ回累算を行う毎に更新するダウンレートコンバータをさらに備えることを特徴とする請求項１乃至３いずれか１項記載のデシメータ回路。
【請求項５】
前記縦続接続された複数の積和演算回路の数をＬ（Ｌは、２以上の整数）としたときに、前記Ｌ個の縦続接続された積和演算回路が、Ｌ＊Ｍ次のＦＩＲ（Finite impulse response）フィルタとしてデシメーションフィルタの機能を果たすデシメータ回路であって、
さらにＬが偶数であり、ＦＩＲフィルタのＬ＊Ｍ個のタップを時系列で並べたときに、ｋを０以上かつ（Ｌ／２）＊Ｍ未満の任意の整数として（Ｌ／２）＊Ｍ−ｋ番目のタップの係数値は、（Ｌ／２）＊Ｍ＋ｋ＋１番目のタップの係数値に等しく、前記係数メモリは、前記ＦＩＲフィルタの（Ｌ／２）＊Ｍ−ｋ番目のタップの係数と（Ｌ／２）＊Ｍ＋ｋ＋１番目のタップの係数とを共通の値として同一のアドレスに同一のデータとして記憶していることを特徴とする請求項１乃至４いずれか１項記載のデシメータ回路。
【請求項６】
前記係数メモリは、前記Ｌ個の縦続接続された積和演算回路のうち、前段のＬ／２個の積和演算回路が用いる係数の読み出しと、後段の残りのＬ／２個の積和演算回路が用いる係数の読み出しと、を別々なアドレスを指定して同時に読み出すことのできるデュアルポートのメモリであることを特徴とする請求項５記載のデシメータ回路。
【請求項７】
前記係数メモリはＬ個の係数データを並列に読み出し、前記Ｌ個の積和演算回路は、それぞれ前記係数メモリから読み出したＬ個の係数データのうち、対応する２個の係数データを入力し、そのうち選択した１個の係数データを乗算器の係数データとして与える係数セレクタをさらに備えていることを特徴とする請求項５記載のデシメータ回路。
【請求項８】
それぞれ、乗算器と、累算器と、を有し、前記累算器の入力と出力とが互いに縦続接続されている複数の積和演算回路を備え、入力デジタル信号のサンプリング周期をＭ倍（Ｍは２以上の整数）に間引いた出力信号を出力するデシメータ回路の演算方法であって、
前記複数の積和演算回路にそれぞれ含まれ、互いに縦続接続されている累算器のうち、初段の累算器を固定値により初期設定すると共に、前記初段以外の累算器を前段の累算器の出力値により初期設定する第１のステップと、
前記複数の積和演算回路に含まれる乗算器によりそれぞれ所定の係数と前記入力デジタル信号とを乗算し、前記乗算結果を累算器の初期設定値に加算する処理を前記入力デジタル信号のサンプリング周期に同期してＭ回繰り返す第２のステップと、
を備え、前記第１のステップと第２のステップとを前記間引いた出力信号の周期に合わせて繰り返し、前記第２のステップが終了する毎に、前記縦続接続された累算器のうち、最終段の累算器の出力値により、前記入力デジタル信号のサンプリング周期をＭ倍に間引いた出力信号を得ることを特徴とするデシメータ回路の演算方法。
【請求項９】
前記複数の積和演算回路の数をＬ（Ｌは２以上の整数）とすると、前記Ｌ個の積和演算回路が、Ｌ＊Ｍ次のＦＩＲ（Finite impulse response）フィルタとしてデシメーションフィルタの機能を果たすデシメータ回路であって、前記所定の係数は、前記Ｌ＊Ｍ次のＦＩＲフィルタの各タップの係数であることを特徴とする請求項８記載のデシメータ回路の演算方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、デシメータ回路及びデシメータ回路の演算方法に関する。特に、入力デジタル信号のサンプリング周波数をより低いサンプリング周波数に間引いて出力するとともに、ナイキスト周波数を超える高周波ノイズを除去するデシメーションフィルタを内蔵するデシメータ回路及びデシメータ回路の演算方法に関する。
【背景技術】
【０００２】
サンプリング周波数が異なる機器間で直接デジタル信号の転送を行う必要がある場合や、デルタ変調により符号化された信号系列をＰＣＭ（Pulse Code Modulation）符号に変換する場合など、サンプルレートを変える必要が生じる場合がある。このような場合、サンプリング周波数を下げるデシメータと、逆にサンプリング周波数を上げるインターポーレータは、マルチレート信号処理の基本機能となる。ここでは、そのうちデシメータについてさらに説明をする。
【０００３】
アナログ信号ｘａ（ｔ）を周期Ｔでサンプリングした信号系列をｘ（ｎＴ）とすると式（１）が成立する。
ｘ（ｎＴ）＝ｘａ（ｎＴ）        式（１）
ここで新しい周期Ｔ’＝ＭＴ（Ｍは自然数）でサンプリングした信号系列をｙ（ｎＴ’）とすると式（２）が成立する。すなわちｙはｘ（ｎＴ）をＭサンプルごとに１個の割合で間引いた信号系列である。
ｙ（ｎＴ’）＝ｘ（ｎＭＴ）      式（２）
【０００４】
一方、サンプリング定理からｘａにｆ＝１／（２ＭＴ）を超える高周波数成分が存在する場合には、折り返し雑音となって信号系列ｙの信号品質を低下させてしまう。従って、間引き処理をする前に式（３）のように、ＬＰＦ特性のフィルタ（デシメーションフィルタ）Ｈ（ｆ）によって帯域を制限した後、間引きを行う必要がある。Ｍはデシメーション比という。
Ｈ（ｆ）＝１：ｆ≦１／（２ＭＴ）
０：ｆ＞１／（２ＭＴ）              式（３）
【０００５】
デシメータ回路とは、入力デジタル信号のサンプリングレートをより低いサンプリングレートのデジタル出力信号に変換して出力する回路である。デシメータ回路には、サンプリング定理によりナイキスト周波数［ｆ＝１／（２ＭＴ）］よりも高い周波数の信号は、出力信号の品質を低下させるため、入力デジタル信号からナイキスト周波数よりも高い周波数の信号を除去するＬＰＦ(Low Pass Filter)特性を有するデシメーションフィルタが用いられる。
【０００６】
図８に、特許文献１に従来技術として説明されているポリフェーズ構成のデシメーションフィルタを備えるデシメータの回路ブロック図を示す。このデシメーションフィルタの構成について図８を用いて説明する。図８に示す従来のデシメーションフィルタは、複数の遅延素子２１、複数のダウンサンプラ２２、複数のフィルタ２３、および加算器２４を備えている。
【０００７】
遅延素子２１は１サンプリング周期分入力信号を遅延させる素子であり、ダウンサンプラ２２は入力信号をデシメーション比Ｍにダウンサンプルする回路である。フィルタ２３の各々は、ポリフェーズ構成のデシメーションフィルタの一部をなすものであって、Ｎ個おきにデシメーションフィルタのフィルタ係数が選択されたフィルタである。例えばＭ＝３、Ｎ＝９、フィルタタップ係数をαｉとすると、フィルタ２３はそれぞれ式（４）〜式（６）のようになる。
Ｄ０（ｚ）＝α０＋α３＊Ｚ−１＋α６＊Ｚ−２      式（４）
Ｄ１（ｚ）＝α１＋α４＊Ｚ−１＋α７＊Ｚ−２      式（５）
Ｄ２（ｚ）＝α２＋α５＊Ｚ−１＋α８＊Ｚ−２      式（６）
【０００８】
これにより加算器２４の出力が９次ＦＩＲ（Finite impulse response：有限インパルス応答）フィルタ特性となる。回路で実現する場合には乗算器９つ、加算器７つ必要となる。このようにフィルタの次数分だけ乗算器が必要となるため、高次のフィルタを実現するためには回路規模および消費電力が増加してしまうという問題点がある。
【０００９】
これに対して特許文献１には、さらに回路規模を大きく削減したデシメーションフィルタが開示されている。この特許文献１に記載されている回路規模を削減した従来のデシメーションフィルタの回路ブロック図を図９に示す。図９に示す従来のデシメーションフィルタは、バッファメモリ３１、係数メモリ３２、演算装置３３、及びタイミング制御回路３４を備えており、第１サンプリング周波数でサンプリングされた信号Ｓｉｎをより低いサンプリング周波数の信号Ｓｏｔに変換するものである。
【００１０】
バッファメモリ３１に格納されたサンプル情報（信号Ｓｉｎ）は、タイミング制御回路３４により与えられるタイミング信号に同期して読み出され、係数メモリ３２に格納された係数値と乗算器３３１により乗算される。この結果は加算器３３２、レジスタ（遅延素子）３３３により構成されるアキュムレータ（積分器、又は、累算器）に蓄積され、フィルタのＮタップ分だけ積算が終了した時点で出力され、アキュムレータは一旦ゼロクリアされて再び積算と積分が繰り返される。
【００１１】
この図９のデシメーションフィルタでは、サンプル情報（信号Ｓｉｎ）を一時的に格納するバッファメモリ３１やこのバッファメモリのアドレス管理等を行うタイミング制御回路３４が新たに必要となるが、次数分乗算器が設けられていた図８に示すポリフェーズ構成のデシメーションフィルタと比較して、乗算器１つを時分割で使うことで回路量の削減を実現している。
【００１２】
ただし、このＮタップ分の積和演算は、サンプリング周期Ｔ×デシメーション比Ｍの時間以内に終了させる必要があるため、タップ数Ｎが大きい場合には、内部の演算はサンプリングクロックよりも早く演算させる必要がある。例えばＮ＝１０、Ｍ＝３、サンプリングが３０ＭＨｚの場合には、乗算器とアキュムレータは１００ＭＨｚで動作させる必要がある。なお、特許文献１には、この図９に示すデシメーションフィルタは、例えば、１ＭＨｚ以下の低周波数の信号Ｓｉｎをフィルタリングするのに適している旨が記載されている。
【先行技術文献】
【特許文献】
【００１３】
【特許文献１】特開２００８−２１９５６０号公報
【発明の概要】
【発明が解決しようとする課題】
【００１４】
以下の分析は、本発明によって与えられたものである。即ち、図８に記載の従来例のようにポリフェーズ構成のデシメーションフィルタを用いると、フィルタの次数分の乗算器と加算器が必要となり回路規模が大きくなる。
【００１５】
また、図９に記載の特許文献１のデシメーションフィルタでは、入力デジタル信号のサンプリング周波数以上の高周波数のクロック信号を用いて、入力デジタル信号のサンプリング周期内に時分割でフィルタの次数分（タップ数分）の乗算と累算（積分）を完了させる必要がある。従って、サンプリングレートが高く、デシメーション比が比較的小さく、しかもフィルタ次数Ｎが大きい場合には実現不可能となる。
【００１６】
上記先行技術の問題点を踏まえ、任意の次数のデシメーションフィルタが搭載可能であり、高速で動作し、かつ回路規模の増加を抑えたデシメータ回路の実現が望まれる。
【課題を解決するための手段】
【００１７】
本発明の第１の視点によれば、複数の積和演算回路と、前記複数の積和演算回路に対してそれぞれ積演算の係数を与える係数メモリと、を備え、前記複数の積和演算回路は、それぞれ、入力デジタル信号のサンプリング周期で動作し、前記入力デジタル信号と前記係数メモリから読み出した係数とを乗算する乗算器と、前記乗算器の演算結果を累算する累算器と、を備え、前記複数の積和演算回路にそれぞれ含まれる累算器は、互いに縦続接続され、それぞれＭ回（Ｍは２以上の整数）累算を行う毎に、初段に接続された累算器は固定値に、初段以外の累算器は前段に接続された累算器の出力信号により初期設定され、最終段の累算器の出力信号により前記入力デジタル信号のサンプリング周期をＭ倍に間引いた出力信号を得るデシメータ回路が提供される。
【００１８】
本発明の第２の視点によれば、それぞれ、乗算器と、累算器と、を有し、前記累算器の入力と出力とが互いに縦続接続されている複数の積和演算回路を備え、入力デジタル信号のサンプリング周期をＭ倍（Ｍは２以上の整数）に間引いた出力信号を出力するデシメータ回路の演算方法であって、前記複数の積和演算回路にそれぞれ含まれ、互いに縦続接続されている累算器のうち、初段の累算器を固定値により初期設定すると共に、前記初段以外の累算器を前段の累算器の出力値により初期設定する第１のステップと、前記複数の積和演算回路に含まれる乗算器によりそれぞれ所定の係数と前記入力デジタル信号とを乗算し、前記乗算結果を累算器の初期設定値に加算する処理を前記入力デジタル信号のサンプリング周期に同期してＭ回繰り返す第２のステップと、を備え、前記第１のステップと第２のステップとを前記間引いた出力信号の周期に合わせて繰り返し、前記第２のステップが終了する毎に、前記縦続接続された累算器のうち、最終段の累算器の出力値により、前記入力デジタル信号のサンプリング周期をＭ倍に間引いた出力信号を得るデシメータ回路の演算方法が提供される。
【発明の効果】
【００１９】
本発明の各視点によれば、入力デジタル信号のサンプリング周波数で動作し、かつ回路規模の増加を抑えたデシメータ回路が実現できる。また、Ｍの値や、縦続接続する積和演算回路の数によって、任意の次数のデシメーションフィルタが実現可能である。
【図面の簡単な説明】
【００２０】
【図１】本発明の第１の実施形態によるデシメータ回路の一例を示す回路ブロック図である。
【図２】本発明の第１の実施形態による一般的なデシメータ回路の回路ブロック図である。
【図３】本発明の第１の実施形態によるデシメータ回路の動作を示す処理フローチャートである。
【図４】実施例１によるデシメータ回路についてサンプリング周期毎の状態の遷移を示す図である。
【図５】本発明の第２の実施形態によるデシメータ回路の回路ブロック図である。
【図６】本発明の第３の実施形態によるデシメータ回路の回路ブロック図である。
【図７】実施例２によるデシメータ回路についてサンプリング周期毎の状態の遷移を示す図である。
【図８】特許文献１に記載の従来のポリフェーズ構成のデシメーションフィルタを備えるデシメータ回路の回路ブロック図である。
【図９】特許文献１に記載の従来のデシメーションフィルタの回路ブロック図である。
【発明を実施するための形態】
【００２１】
具体的な実施の形態の詳細な説明に入る前に、本発明の実施形態の概要について説明しておく。なお、概要の説明に付記した図面参照符号は専ら理解を助けるための例示であり、図示の態様に限定することを意図するものではない。
【００２２】
図１、図２、図５、図６にそれぞれ例示するように、本発明のデシメータ回路（１０、１０Ａ、１０Ｂ、１０Ｃ）は、それぞれ、入力デジタル信号Ｘｉのサンプリング周期で動作し、入力デジタル信号Ｘｉと係数メモリ（２、２Ｂ、２Ｃ）から読み出した係数Ｃｊとを乗算する乗算器１１と、乗算器の演算結果を累算する累算器１５と、を有する複数の積和演算回路（１−ａ、１−ｂ、１−ｌ、１Ｃ−ａ、１Ｃ−ｂ）を備える。上記複数の積和演算回路にそれぞれ含まれる累算器１５は、互いに縦続接続されている［０、ｄａ、ｄｂ、ｄ（ｌ−１）、ｄｌ信号により縦続接続］。これらの累算器１５は、それぞれＭ回累算を行う毎に、初段に接続された累算器は固定値（図１、図２、図５、図６には、一例として固定値が０である場合を示す）に初期設定され、初段以外の累算器は前段に接続された累算器の出力信号（ｄａ、ｄ（ｌ−１）等）により初期設定される。そして、最終段の累算器の出力信号（図１、図５、図６のｄｂ、図２のｄｌ）により入力デジタル信号Ｘｉのサンプリング周期をＭ倍に間引いた出力信号を得る。
【００２３】
上記構成によれば、複数の積和演算回路により並列に乗算、累算を行うことができるので、入力デジタル信号のサンプリング周期より高速に乗算、累算を行う必要がなく、全体として、高速な動作が可能である。また、入力デジタル信号のサンプリング周期に合わせてＭ回乗算と累算を同一の積和演算回路を用いて繰り返すので、積和演算回路の数を最小限の数に抑えることができる。デシメーションフィルタの次数をＮとして、デシメーション比をＭとすれば、式（７）により積和演算回路の数は、Ｌ個の数に抑えられる。
Ｌ＝＜Ｎ／Ｍ＞      式（７）
（ただし、＜Ｘ＞は、Ｘの切り上げ）
【００２４】
さらに、特許文献１のような入力デジタル信号を記憶するバッファメモリ（図９の３１）を設ける必要はなく、バッファメモリのアドレス制御も必要ない。
【００２５】
また、本発明によるデシメータ回路の演算方法は、図３に一例を示すように、複数の積和演算回路にそれぞれ含まれ、互いに縦続接続されている累算器のうち、初段の累算器を固定値により初期設定すると共に、初段以外の累算器を前段の累算器の出力値により初期設定する第１のステップ(ステップＳＴ５により得られた出力値によりステップＳＴ１で初期設定)と、複数の積和演算回路に含まれる乗算器によりそれぞれ所定の係数（Ｃｊ等）と入力デジタル信号Ｘｉとを乗算し、乗算結果を累算器の初期設定値に加算する処理を入力デジタル信号Ｘｉのサンプリング周期に同期してＭ回繰り返す第２のステップ（ステップＳＴ２〜ＳＴ４）と、を備え、第１のステップと第２のステップとを間引いた出力信号の周期に合わせて繰り返し、第２のステップが終了する毎に、縦続接続された累算器のうち、最終段の累算器の出力値により、前記入力デジタル信号のサンプリング周期をＭ倍に間引いた出力信号を得る（ステップＳＴ５）。
【００２６】
さらに、本発明において、下記の形態が可能である。
［形態１］第１の視点のとおり。
［形態２］（図１、図２、図５、図６に一例を示すように、）累算器１５は、レジスタ１３と、初期設定値とレジスタ１３の出力信号とを入力しタイミング制御信号ｅｎによりいずれかを選択して出力するセレクタ１４と、セレクタ１４の出力信号と乗算器１１との出力信号とを加算する加算器１２と、を備え、レジスタ１３に加算器１２の加算結果を記憶することが好ましい。
［形態３］入力デジタル信号Ｘｉのサンプリング周期に合わせて係数メモリ２に対する係数Ｃｊの読み出しを制御すると共に、タイミング制御信号ｅｎを生成するタイミング制御回路（３、３Ｂ、３Ｃ）をさらに備えることが好ましい。
［形態４］最終段の累算器の出力信号（図１、図５、図６のｄｂ、図２のｄｌ）を保持し、Ｍ回累算を行う毎に更新するダウンレートコンバータ４をさらに備えることが好ましい。
［形態５］（図５〜図７に一例を示すように）縦続接続された複数の積和演算回路（１−ａ、１−ｂ：１Ｃ−ａ、１Ｃ−ｂ）の数をＬ（Ｌは、２以上の整数）としたときに、Ｌ個の縦続接続された積和演算回路が、Ｌ＊Ｍ次のＦＩＲフィルタとしてデシメーションフィルタの機能を果たすデシメータ回路（１０Ｂ、１０Ｃ）であって、さらにＬが偶数であり、ＦＩＲフィルタのＬ＊Ｍ個のタップを時系列で並べたときに、ｋを０以上かつ（Ｌ／２）＊Ｍ未満の任意の整数として（Ｌ／２）＊Ｍ−ｋ番目のタップの係数値は、（Ｌ／２）＊Ｍ＋ｋ＋１番目のタップの係数値に等しく、係数メモリ（２Ｂ、２Ｃ）は、前記ＦＩＲフィルタの（Ｌ／２）＊Ｍ−ｋ番目のタップの係数と（Ｌ／２）＊Ｍ＋ｋ＋１番目のタップの係数とを共通の値として同一のアドレスに同一のデータとして記憶していることが好ましい。すなわち、デシメーションフィルタのフィルタタップ係数が各タップを時系列に並べたときに中央に対して早い時刻のタップと遅い時刻のタップとで対称に構成されている場合には、係数メモリ（２Ｂ、２Ｃ）に記憶するタップ係数のうち、早い時刻のタップと遅い時刻のタップのうち、一方のみのタップ係数を記憶し、係数メモリ（２Ｂ、２Ｃ）に記憶するタップ係数の数を１／２にしてメモリ容量を１／２とすることができる。
［形態６］（図５に一例を示すように）係数メモリ２Ｂは、Ｌ個の縦続接続された積和演算回路（１−ａ、１−ｂ）のうち、前段のＬ／２個の積和演算回路１−ａが用いる係数の読み出しと、後段の残りのＬ／２個の積和演算回路１−ｂが用いる係数の読み出しと、を別々なアドレスを指定して同時に読み出すことのできるデュアルポートのメモリである２Ｂであることが好ましい。
［形態７］（図６に一例を示すように）係数メモリ２ＣはＬ個の係数データを並列に読み出し、Ｌ個の積和演算回路は、それぞれ係数メモリ２Ｃから読み出したＬ個の係数データのうち、対応する２個の係数データを入力し、そのうち選択した１個の係数データを乗算器の係数データとして与える係数セレクタ１６をさらに備えることが好ましい。
［形態８］第２の視点のとおり。
［形態９］複数の積和演算回路の数をＬ（Ｌは２以上の整数）とすると、前記Ｌ個の積和演算回路が、Ｌ＊Ｍ次のＦＩＲフィルタとしてデシメーションフィルタの機能を果たすデシメータ回路であって、所定の係数は、前記Ｌ＊Ｍ次のＦＩＲフィルタの各タップの係数であることが好ましい。係数はどのような手段によって、各乗算器１１に与えてもよいが、好ましくは、係数メモリ２、２Ｂ、２Ｃにより係数を発生させるものであってもよい。
【００２７】
以上で、実施形態の概説を終え、以下により具体的な実施の形態について、図面を参照して説明する。
【００２８】
［第１の実施形態］
図１は、第１の実施形態によるデシメータ回路の一例を示す回路ブロック図である。図１のデシメータ回路１０は、２個の積和演算回路１−ａ、１−ｂと、係数メモリ２と、タイミング制御回路３と、ダウンレートコンバータ４を備える。積和演算回路１−ａと１−ｂは、内部の回路構成が互いに同一であるので、代表して積和演算回路１−ａの内部構成のみを図示し、積和演算回路１−ｂの内部構成については、図示を省略している。積和演算回路１−ａと１−ｂでは、外部端子の接続は少し異なるが、その接続の違いは後で説明する。積和演算回路１−ａは、乗算器１１と、累算器１５とを備えている。乗算器１１は、入力端子Ｉｎから入力された入力デジタル信号Ｘｉと係数メモリ２から読み出した係数Ｃｊとの積を演算する。累算器１５は、乗算器１１の乗算結果を累積して加算する。
【００２９】
さらに、累算器１５は、加算器１２と、レジスタ１３と、セレクタ１４を備えている。加算器１２は、セレクタ１４の出力値に乗算器１１の乗算結果を加算する。レジスタ１３は、加算器１２の演算に同期して、加算器１２の演算結果を保持する。セレクタ１４は、タイミング制御回路３が出力するタイミング制御信号ｅｎの論理レベルに基づいて積和演算回路の外部から与えられた初期設定値または、レジスタの保持する演算結果のいずれかを選択して出力する。
【００３０】
ここで、入力端子Ｉｎから入力される入力デジタル信号Ｘｉのサンプリング周波数に対して出力端子Ｏｕｔから出力されるデジタル信号のサンプリング周波数が１／Ｍ（Ｍは２以上の整数）であるので、デシメータ回路１０のデシメーション比はＭになる。従って、累算器１５は、入力デジタル信号Ｘｉのサンプリング周期に同期してＭ回累算を繰り返し、Ｍ回累算を繰り返す毎に、レジスタ１３に格納されている累算結果を外部へ出力すると共に、セレクタ１４により外部から初期設定値を取り込み、初期設定される。これらの動作の制御は、タイミング制御信号ｅｎによって行われる。
【００３１】
各積和演算回路１−ａ、１−ｂには、共通に、入力端子Ｉｎから入力された入力デジタル信号Ｘｉと、タイミング制御回路３が出力するタイミング制御信号ｅｎが接続されている。また、係数メモリ２から与えられる係数データ、セレクタ１４に与えられる初期設定値は、各積和演算回路１−ａ、１−ｂによって異なった値が与えられる。積和演算回路１−ａには初期設定値として固定値０が与えられ、積和演算回路１−ｂには積和演算回路１−ａに含まれるレジスタ１３の出力信号ｄａが初期設定値として与えられる。
【００３２】
積和演算回路１−ｂの図示を省略しているレジスタ１３の出力信号ｄｂがダウンレートコンバータ４に接続されている。すなわち、積和演算回路１−ａの出力信号ｄａを介して、積和演算回路１−ａと積和演算回路１−ｂの累算器１５は互いに縦続接続されている。そして、初段の積和演算回路１−ａには、初期設定値として固定値０が与えられ、初段以外の積和演算回路１−ｂには、前段の積和演算回路１−ａの累算器１５の出力信号ｄａが初期設定値として与えられている。最終段の積和演算回路１−ｂの出力信号ｄｂがダウンレートコンバータ４を介してデシメータ回路１０全体の出力信号としてデシメーションフィルタにより高周波成分が除去され、サンプリングレートが間引かれた信号として出力される。
【００３３】
係数メモリ２は、デシメーションフィルタとなるＦＩＲフィルタの各タップの係数を記憶し、各積和演算回路１−ａ、１−ｂの乗算器１１が入力デジタル信号Ｘｉに対して各タップの演算を行うタイミングに合わせて、各タップの係数を出力する。メモリアドレスＡＤＲはタイミング制御回路３によって与えられ、入力デジタル信号Ｘｉのサンプリングクロック毎に更新され、各タップの係数が読み出される。なお、メモリアドレスＡＤＲはＭ回読み出す毎に繰り返して同一のメモリアドレスＡＤＲが指定され、各タップの係数の読み出しが繰り返される。
【００３４】
ダウンレートコンバータ４は、積和演算回路１−ｂの累算器がＭ回累算を行う毎に出力される出力デジタル信号ｄｂを出力信号のサンプリング周期の間、保持する。また、タイミング制御回路３が出力するタイミング制御信号ｅｎは、ダウンレートコンバータ４に供給され、出力デジタル信号ｄｂの取り込みとデータの保持を制御する。例えば、ダウンレートコンバータは、タイミング制御信号ｅｎの立ち上がりでデータを取り込むデータフリップフロップ等を用いて実現できる。
【００３５】
タイミング制御回路３は、係数メモリ２からの係数の読み出し、各積和演算回路１−ａ、１−ｂのセレクタ１４の制御、ダウンレートコンバータのデータの更新、保持の制御を行う。タイミング制御回路３は、入力デジタル信号Ｘｉのサンプリング周期に同期してメモリアドレスＡＤＲ、タイミング制御信号ｅｎを出力し、その動作は、デシメーション比であるＭ回毎に同一の動作を繰り返す。
【００３６】
図２は、第１の実施形態によるデシメーション回路のより一般的な回路ブロック図である。図２では、１−ａ、１−ｂから１−ｌまでのＬ個（Ｌは２以上の任意の整数）の積和演算回路が設けられている。各積和演算回路１に対して入力デジタル信号Ｘｉとタイミング制御信号ｅｎは共通に接続されている。
【００３７】
また、係数メモリ２からは、Ｌ個の積和演算回路１にそれぞれ独立した係数が与えられている。さらに、初段の積和演算回路１−ａの累算器１５の初期設定信号として固定値０が接続されている。
【００３８】
また、初段の累算器１５の出力信号ｄａは、２段目の積和演算回路１−ｂに初期設定信号として接続され、２段目の積和演算回路１−ｂの出力信号ｄｂは、図示しない３段目の積和演算回路に初期設定信号として接続されている。そして、Ｌ個目の最終段の積和演算回路１−ｌの初期設定信号には、図示しないＬ−１個目の積和演算回路の出力信号ｄ（ｌ−１）が接続され、最終段の積和演算回路１−ｌの出力信号ｄｌはダウンレートコンバータ４に接続されている。
【００３９】
すなわち、Ｌ個設けられた積和演算回路１の累算器１５の出力信号が次段の積和演算回路１の初期設定信号としてＬ個の積和演算回路１の累算器１５が縦続接続されている。そして、初段の積和演算回路１−ａの初期設定信号には、固定値（図２では一例として固定値０）が与えられ、最終段の積和演算回路１−ｌの出力信号ｄｌがダウンレートコンバータ４を介してデシメータ出力信号として出力されている。
【００４０】
積和演算回路の数Ｌは、デシメーションフィルタとなるＦＩＲフィルタの次数Ｎと、デシメーション比Ｍにより、すでに説明した式（７）により決まる。また、デシメーション比Ｍの値によって、タイミング制御回路３がタイミング制御信号ｅｎを入力デジタル信号Ｘｉの何周期に一回アクティブにするかが変わる。また、係数メモリ２は、デシメーション比Ｍの値によって、Ｍ回の読み出しで用いるアドレスの数が決まる。その他の構成は、基本的に図１と同一であるので、重複する説明は省略する。
【００４１】
図３は、第１の実施形態によるデシメータ回路の動作を示す処理フローチャートである。ステップＳＴ１では、各積和演算回路を初期設定する。縦続接続される各積和演算回路のうち、初段の積和演算回路の累算器は、固定値に初期設定され、初段以外の積和演算回路の累算器は、前段の累算器の出力信号により初期設定され、各累算器のレジスタに記憶される。
【００４２】
ステップＳＴ２では、入力デジタル信号Ｘｉと係数メモリから読み出されたタップの係数とが各積和演算回路の乗算器により乗算される。積和演算回路がＬ個設けられる場合には、Ｌ個のタップの係数と入力デジタル信号Ｘｉとが、並列に乗算される。
【００４３】
ステップＳＴ３では、各積和演算回路の累算器によりレジスタの記憶するデータに乗算器の乗算結果が加算される。このステップＳＴ２の乗算と、ステップＳＴ３の累算は、デシメーション比であるＭ回だけ繰り返される（ステップＳＴ４）。Ｍ回乗算と累算が行われた場合は、ステップＳＴ５へ進み、各積和演算回路は累算結果を出力する。縦続接続された積和演算回路のうち、最終段の積和演算回路の累算結果がデシメータフィルタによる演算結果となる。ステップＳＴ５が終了すると、ステップＳＴ１へ戻り、デシメータ処理を繰り返す。
【００４４】
［第２の実施形態］
デシメーションフィルタにＦＩＲフィルタを用いる場合、通常ＦＩＲフィルタの各タップの係数は、各タップを時系列に並べたときに、時刻の早いタップの係数と時刻の遅いタップの係数とで、時刻の中央値に対して対称なタップ係数とする場合が多い。そのような場合、係数メモリが記憶する係数は、時刻の早いタップの係数と時刻の遅いタップの係数で共通の係数を用いることができる。したがって、係数メモリが記憶する係数の数は、１／２にすることができる。
【００４５】
すなわち、ＦＩＲフィルタの積和演算回路の数Ｌを偶数、デシメーション比Ｍとして、ＦＩＲフィルタのタップ数Ｌ＊Ｍを入力デジタル信号の時系列に並べたときに、ｋを０以上かつ（Ｌ／２）＊Ｍ未満の任意の整数として（Ｌ／２）＊Ｍ−ｋ番目のタップの係数値は、（Ｌ／２）＊Ｍ＋ｋ＋１番目のタップの係数値にそれぞれ等しい場合は、係数メモリが記憶する係数の数は、１／２にすることができる。
【００４６】
ただし、係数メモリからの係数の読み出しに何らかの工夫が必要となる。例えば、係数メモリをデュアルポートのメモリとして、ＦＩＲフィルタの各タップの係数のうち、時刻の早いタップの係数を読み出すアドレスと時刻の遅いタップの係数を読み出すアドレスとを一つの係数メモリから独立に並行して複数のアドレスを指定して読み出すようにすることができる。
【００４７】
ここで、第２の実施形態の動作原理について説明する。仮にデシメータ回路に内蔵するデシメーションフィルタの積和演算回路の数Ｌ＝４、デシメーション比Ｍ＝４、ＦＩＲフィルタのタップ数（次数）Ｎ＝１６とする。
【００４８】
デシメーションフィルタの出力値は、第１乃至第４の４個の積和演算回路でそれぞれ乗算結果を累算した合計値になる。前段の積和演算回路から与えられる初期値を除いて、第１乃至第４の積和演算回路で新たに加算される乗算の和をそれぞれ、Ｓ１、Ｓ２、Ｓ３、Ｓ４として、デシメーションフィルタの出力値をＤ０（ｚ）とすると、以下の式（８）〜式（１２）で表すことができる。
Ｄｏ（ｚ）＝Ｓ１＋Ｓ２＋Ｓ３＋Ｓ４                                    式（８）
Ｓ１＝ｘ０＊ｃ０＋ｘ１＊ｃ１＋ｘ２＊ｃ２＋ｘ３＊ｃ３                  式（９）
Ｓ２＝ｘ４＊ｃ４＋ｘ５＊ｃ５＋ｘ６＊ｃ６＋ｘ７＊ｃ７                  式（１０）
Ｓ３＝ｘ８＊ｃ８＋ｘ９＊ｃ９＋ｘ１０＊ｃ１０＋ｘ１１＊ｃ１１          式（１１）
Ｓ４＝ｘ１２＊ｃ１２＋ｘ１３＊ｃ１３＋ｘ１４＊ｃ１４＋ｘ１５＊ｃ１５  式（１２）
【００４９】
ここで、ｘ０は、最も早い時間に入力された入力デジタル信号の値であり、ｘ１５は、最も遅い時間に入力された入力デジタル信号の値である。また、ｃ０〜ｃ１５は、デシメーションフィルタのタップ係数である。時系列に入力されるデジタル信号に対するデシメーションフィルタのタップ係数が対称であるとする。
【００５０】
すなわち、［形態５］で述べたように、ｃ０からｃ１５までの１６個のタップを時系列で並べたときに、ｋを０以上かつ（Ｌ／２）＊Ｍ未満の任意の整数として（Ｌ／２）＊Ｍ−ｋ番目のタップの係数値は、（Ｌ／２）＊Ｍ＋ｋ＋１番目のタップの係数値に等しい。Ｌ＝４、Ｍ＝４を代入して書き直すと、時系列的に１番目のタップの係数であるｃ０から１６番目のタップの係数であるｃ１５について、ｋを０から７までの任意の整数として、８−ｋ番目のタップの係数は、９＋ｋ番目のタップの係数に等しいとする。さらに具体的に記載すると、各タップの係数は、ｃ８＝ｃ７、ｃ９＝ｃ６、ｃ１０＝ｃ５、ｃ１１＝ｃ４、ｃ１２＝ｃ３、ｃ１３＝ｃ２、ｃ１４＝ｃ１、ｃ１５＝ｃ０である。
【００５１】
従って、上記式（１１）、（１２）は、以下の式（１３）、（１４）のように書き換えることができる。
Ｓ３＝ｘ８＊ｃ７＋ｘ９＊ｃ６＋ｘ１０＊ｃ５＋ｘ１１＊ｃ４      式（１３）
Ｓ４＝ｘ１２＊ｃ３＋ｘ１３＊ｃ２＋ｘ１４＊ｃ１＋ｘ１５＊ｃ０  式（１４）
【００５２】
また、第１乃至第４の４つの積和演算回路が上記Ｓ１〜Ｓ４の演算を行う時刻はそれぞれ異なるが、第１の積和演算回路が上記Ｓ１の演算を行っている間に、同一の入力デジタル信号ｘ０、ｘ１、ｘ２、ｘ３に対して第２乃至第４の積和演算回路が行う演算をまとめると式（１５）〜（１８）のようになる。
Ｓ１（ｔ０３）＝ｘ０＊ｃ０＋ｘ１＊ｃ１＋ｘ２＊ｃ２＋ｘ３＊ｃ３  式（１５）
Ｓ２（ｔ０３）＝ｘ０＊ｃ４＋ｘ１＊ｃ５＋ｘ２＊ｃ６＋ｘ３＊ｃ７  式（１６）
Ｓ３（ｔ０３）＝ｘ０＊ｃ７＋ｘ１＊ｃ６＋ｘ２＊ｃ５＋ｘ３＊ｃ４  式（１７）
Ｓ４（ｔ０３）＝ｘ０＊ｃ３＋ｘ１＊ｃ２＋ｘ２＊ｃ１＋ｘ３＊ｃ０  式（１８）
【００５３】
すなわち、第１の積和演算回路と第４の積和演算回路は、共通の係数ｃ０、ｃ１、ｃ２、ｃ３を用いてｘ０、ｘ１、ｘ２、ｘ３に対して演算を行うが、各係数が必要となるタイミングは異なる。たとえば、第１の積和演算回路は、入力デジタル信号ｘ０の係数としてｃ０を用いるが、第４の積和演算回路は、入力デジタル信号ｘ３の係数としてｃ０を用いる。第１の積和演算回路と、第４の積和演算回路で同一の係数ｃ０が必要になるタイミングが異なる。
【００５４】
同様に、第２の積和演算回路と第３の積和演算回路は、共通の係数ｃ４、ｃ５、ｃ６、ｃ７を用いて演算を行うが、各係数を用いて演算を行うタイミングは異なる。すなわち、第１、第２の積和演算回路と第３、第４の積和演算回路で、同一の係数を異なったタイミングで読み出す必要がある。従って、係数メモリをデュアルポートのメモリとして、第１、第２の積和演算回路が用いる係数と、第３、第４の積和演算回路が用いる係数を独立して読み出せるようにする必要がある。
【００５５】
図５にそのような第２の実施形態によるデシメータ回路の回路ブロック図を示す。図５のデシメータ回路１０Ｂは、図１の第１の実施形態のデシメータ回路から係数メモリ２Ｂが記憶する係数の数を１／２に減らしている。また、係数メモリ２Ｂは、デュアルポートメモリである。
【００５６】
係数メモリに対するアドレス入力信号として、ＡＤＲＥとＡＤＲＬの２系統のアドレスが入力され、アドレスＡＤＲＥに対応する係数データと、アドレスＡＤＲＬに対応する係数データが同時に別々のアドレスに対応して出力される。アドレスＡＤＲＥは、Ｌの値を偶数として、縦続接続されているＬ個の積和演算回路のうち、先頭からＬ／２個の前段の積和演算回路が用いる係数の読み出しアドレスを指定する。同様に、アドレスＡＤＲＬは、縦続接続されているＬ個の積和演算回路のうち、末尾からＬ／２個の残りの後段の積和演算回路が用いる係数の読み出しアドレスを指定する。
【００５７】
なお、図５では、積和演算回路は、１−ａと１−ｂの２つであり、そのうち、前段の積和演算回路１−ａには、アドレスＡＤＲＥの指定により読み出された係数信号Ｃａが内部の乗算器１１に接続されている。一方、後段の積和演算回路１−ｂには、アドレスＡＤＲＬの指定により読み出された係数信号Ｃｂが内部の図示を省略している乗算器に接続されている。
【００５８】
図５では、タイミング制御回路３Ｂは、デュアルポートメモリである係数メモリ２ＢのアドレスとしてＡＤＲＥ、ＡＤＲＬの２つのアドレスを出力するので、図１に示すデシメータ回路１０のタイミング制御回路３と構成、機能が異なっている。図５のデシメータ回路１０Ｂでは、上述したように、係数メモリ２Ｂとタイミング制御回路３Ｂの構成と機能が図１に示すデシメータ回路１０と若干異なっているほかは、図１に示す第１の実施形態のデシメータ回路１０と構成、機能、動作は、ほぼ同一である。したがって、重複した説明は省略する。
【００５９】
［第３の実施形態］
第２の実施形態で説明した式（１５）〜式（１８）を見ても理解できる通り、第１乃至第２の積和演算回路が入力デジタルデータｘ０の演算に用いる４つの係数と、ｘ３の演算に用いる４つの係数は共通し、ｘ１の演算に用いる４つの係数とｘ２の演算に用いる４つの
係数は共通している。
【００６０】
また、第１の積和演算回路と第４の積和演算回路が４回の演算に用いる係数は互いに共通であり、第２の積和演算回路と第３の積和演算回路が４回の演算に用いる係数も互いに共通である。したがって、第２の実施形態のようにデュアルポートのメモリを用いずに、係数メモリの構成を４つの係数を平行して読み出すシングルポート２アドレスの係数メモリとして、同時に読み出した４つの係数のうち、２つの係数から１つの係数を選択する係数セレクタを各積和演算回路の側に設けることによって、第２の実施形態と同一の機能を実現することもできる。
【００６１】
すなわち、Ｌを偶数として、積和演算回路の数をＬ個とすると、Ｌ個の積和演算回路が同時に用いる係数の関係は決まっているので、係数メモリからＬ個の係数を同時に読み出し、同時に読み出したＬ個の係数のうち、どの係数を用いるか、積和演算回路の側に係数セレクタを設けて乗算器が用いる係数として同時に読み出したＬ個の係数から係数セレクタにより選択した係数を用いてもよい。
【００６２】
図６にそのような第３の実施形態によるデシメータ回路の回路ブロック図を示す。図６のデシメータ回路１０Ｃは、図１の第１の実施形態のデシメータ回路から係数メモリ２Ｃが記憶する係数の数を１／２に減らしている。係数メモリ２ＣからＬ個の積和演算回路が用いる係数を並列して読み出し、並列に読み出したＬ個の係数から各積和演算回路が用いる係数を選択する係数セレクタ１６を設けている。
【００６３】
図６では、Ｌの値は２であるので、係数メモリ２ＣからＣＬ、ＣＭの２つの係数を読み出しているが、同時に読み出した２つの係数は、積和演算回路１Ｃ−ａと１Ｃ−ｂのどちらが用いるか第１の実施形態のようには固定されていない。第２の実施形態の積和演算回路１Ｃには、係数セレクタ１６が設けられ、係数メモリ２Ｃから読み出した２つの係数のうち、どちらの係数を乗算の係数として用いるか、係数セレクタ１６にて選択する。積和演算回路１Ｃ−ａと１Ｃ−ｂにそれぞれ設けた係数セレクタ１６により、積和演算回路１Ｃ−ａの乗算器には、係数Ｃａを供給し、積和演算回路１Ｃ−ｂの図示しない乗算器には、係数Ｃｂを供給している。
【００６４】
なお、図６に示すように、係数セレクタの選択信号をタイミング制御回路３Ｃが出力するタイミング制御信号を用いてもよいが、そのタイミング制御信号は、ダウンレートコンバータ４やセレクタ１４を制御するタイミング制御信号ｅｎ１とはタイミングの異なるタイミング制御信号ｅｎ２である。
【００６５】
次に、上記実施形態を具体的に適用した実施例について説明する。
【実施例１】
【００６６】
図４は、図１に示す第１の実施形態のデシメータ回路１０における実施例１のサンプリング周期毎の状態の遷移を示す図である。実施例１では、図１に示す第１の実施形態のデシメータ回路１０において、積和演算回路の数Ｌ＝２、デシメーション比Ｍ＝３、ＦＩＲフィルタのタップ数（次数）Ｎ＝６である。
【００６７】
また、図４において、「ｔ」は入力デジタル信号のサンプリング周期毎の時刻、「ｘｉ」はサンプリング周期毎の入力デジタル信号の値、「Ｃｊ」は係数メモリ２から積和演算回路１−ａへ読み出される係数の値、「ＣＮ／２＋ｊ」は係数メモリ２から積和演算回路１−ｂへ読み出される係数の値である。また、「ｄａ」は、積和演算回路１−ａから出力される累算結果の出力値であり、「ｄｂ」は、積和演算回路１−ｂから出力される累算結果の出力値である。
【００６８】
図４において、初期状態では、積和演算回路１−ａは、固定値０により初期設定されるので、ｄａの値は０になる。時刻ｔ０では、入力デジタル信号ｘｉの値は、ｘ０となり、係数メモリからは、係数ｃ０とｃ３が読み出される。積和演算回路１−ａでは、入力デジタル信号ｘｉの値ｘ０と係数ｃ０との乗算が行われ初期設定値０に加算され、出力値ｄａの値は、ｘ０＊ｃ０となる。
【００６９】
時刻ｔ１では、次の入力デジタル信号ｘ１と係数ｃ１との乗算が行われ、時刻ｔ０の出力値ｄａの値に加算され、出力値ｄａの値は、ｘ０＊ｃ０＋ｘ１＊ｃ１となる。時刻ｔ２では、時刻ｔ１での出力値ｄａに入力デジタル信号ｘ２と係数ｃ２との乗算結果が加算され、出力値ｄａの値は、ｘ０＊ｃ０＋ｘ１＊ｃ１＋ｘ２＊ｃ２となる。この演算が終了すると、この出力値ｄａの値により、積和演算回路１−ｂが初期設定されると共に、積和演算回路１−ａは固定値０に初期設定される。
【００７０】
時刻ｔ３では、入力デジタル信号ｘｉの値は、ｘ３となり、係数メモリからは、時刻ｔ０と同一の係数ｃ０とｃ３が読み出される。積和演算回路１−ａでは、ｘｉの値ｘ３と係数ｃ０とが乗算され、積和演算回路１−ｂでは、ｘｉの値ｘ３と係数ｃ３とが乗算される。積和演算回路１−ａの出力値ｄａは、時刻ｔ２の後で０に初期設定されているので、ｘ３とｃ０との乗算結果ｘ３＊ｃ０が出力値ｄａの値となる。積和演算回路１−ｂの出力値ｄｂは、時刻ｔ２の後で出力値ｄａにより初期設定された値ｘ０＊ｃ０＋ｘ１＊ｃ１＋ｘ２＊ｃ２に乗算結果ｘ３＊ｃ３が加算され、（ｘ０＊ｃ０＋ｘ１＊ｃ１＋ｘ２＊ｃ２）＋ｘ３＊ｃ３となる。
【００７１】
以下、同様に、時刻ｔ４では、出力値ｄａの値に乗算値ｘ４＊ｃ１がさらに加算され、出力値ｄｂの値には乗算値ｘ４＊ｃ４がさらに加算される。時刻ｔ５になると出力値ｄａの値に乗算値ｘ５＊ｃ２がさらに加算され積和演算回路１−ｂの次の初期設定値として出力される。また、積和演算回路１−ｂの出力値ｄｂは、ｘ０からｘ５までの入力デジタル信号に基づくフィルタ演算結果として外部に出力される。以降、入力デジタル信号の３サンプリング周期毎（時刻ｔ８、ｔ１１・・・）に積和演算回路１−ｂの出力値ｄｂには、フィルタ演算結果が出力され、デシメータ回路として機能を実現している。
【００７２】
すなわち、積和演算回路１−ａでは、デシメーション比Ｍ＝３の値に基づいて、サンプリング周期に同期して入力される入力デジタル信号ｘｉと係数ｃｊの値を乗算器により乗算し、連続する３つの乗算値を初期設定値である固定値に加算し、出力値ｄａとして出力する動作を入力デジタル信号ｘｉのサンプリング周期に同期して行う。また、係数の値は、ｃ０、ｃ１、ｃ２の３つの係数を繰り返し用いて乗算する。
【００７３】
積和演算回路１−ｂでは、積和演算回路１−ａの累算結果による出力値ｄａを初期設定値として入力し、その初期設定値に積和演算回路１−ｂにより乗算した結果を加算する。また、積和演算回路１−ｂの用いる係数は、ｃ３、ｃ４、ｃ５の３つの係数を繰り返し用いて乗算する。
【実施例２】
【００７４】
図７は、図５に示す第２の実施形態のデシメータ回路１０Ｂ、または、第３の実施形態のデシメータ回路１０Ｃにおける実施例２のサンプリング周期毎の状態の遷移を示す図である。第２の実施形態と第３の実施形態では、積和演算回路の演算の遷移の状態に関してはほとんど差異がないので、どちらのデシメータ回路を用いても実施例２の演算を実施できる。
【００７５】
図７の実施例２の説明において、実施例１とほぼ同一である部分については、重複する説明を省略し、異なる部分のみを説明する。実施例２では、図５に示す第２の実施形態のデシメータ回路１０Ｂ、または、第３の実施形態のデシメータ回路１０Ｃにおいて、積和演算回路の数Ｌ＝２、デシメーション比Ｍ＝４、ＦＩＲフィルタのタップ数（次数）Ｎ＝８である。
【００７６】
図７において、「ＣＬ」と「ＣＭ」は、第３の実施形態のデシメータ回路１０Ｃを用いる場合に、係数メモリ２Ｃから並列して読み出される２つの係数の値である。第２の実施形態のデシメータ回路１０Ｂを用いる場合には、「ＣＬ」と「ＣＭ」は意味がない。
【００７７】
また、「Ｃａ」は、前段の積和演算回路（１−ａ又は１Ｃ−ａ）の乗算器に与えられる係数であり、「Ｃｂ」は、後段の積和演算回路（１−ｂ又は１Ｃ−ｂ）の乗算器に与えられる係数である。第３の実施形態のデシメータ回路１０Ｃを用いる場合は、「Ｃａ」と「Ｃｂ」は、「ＣＬ」と「ＣＭ」のうち、係数セレクタにより選択された値となる。
【００７８】
時刻ｔ３までに前段の積和演算回路（１−ａ又は１Ｃ−ａ）によって累算された値ｄａ３は、後段の積和演算回路（１−ｂ又は１Ｃ−ｂ）に初期設定値として与えられ、時刻ｔ４以降の累算に用いられる。同様に、時刻ｔ７までに前段の積和演算回路によって累算された値ｄａ７は、後段の積和演算回路に初期設定値として与えられ、時刻ｔ８以降の累算に用いられる。
【００７９】
［そのほかの実施形態］
第１乃至第３の実施形態において、乗算器１１や加算器１２はパイプライン構成にしてもよい。ただしこの場合、累算器１５を初期化するタイミング制御信号ｅｎをパイプライン遅延の分だけ遅らせる必要がある。
【００８０】
本発明の全開示（特許請求の範囲及び図面を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の特許請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、特許請求の範囲及び図面を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【符号の説明】
【００８１】
１−ａ、１−ｂ、１−ｌ、１Ｃ−ａ、１Ｃ−ｂ：積和演算回路
２、２Ｂ、２Ｃ、３２：係数メモリ
３、３Ｂ、３Ｃ、３４：タイミング制御回路
４：ダウンレートコンバータ
１０、１０Ａ、１０Ｂ、１０Ｃ：デシメータ回路
１１、３３１：乗算器
１２、２４、３３２：加算器
１３、３３３：レジスタ
１４：セレクタ
１５：累算器
１６：係数セレクタ
２１：遅延素子
２２：ダウンサンプラ
２３：フィルタ
３１：バッファメモリ
３３：演算装置
Ｉｎ：デジタル信号入力端子
Ｘｉ：入力デジタル信号
Ｃｊ、ＣＮ／２＋ｊ、ＣＮ／Ｌ＋ｊ、ＣＮ＊（Ｌ−１）／Ｌ+ｊ、ＣＬ、ＣＭ：（タップ）係数
ＡＤＲ：アドレス信号
ｅｎ、ｅｎ１、ｅｎ２：タイミング制御信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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