(57)【要約】【課題】多大な工程増にならず、かつ、制御性の良い工程をもちいて、Ｐ−ボディの深さを変えたトレンチＭＯＳＦＥＴをＣＭＯＳと同一基板上に実現する。【解決手段】トレンチＭＯＳＦＥＴにおいて、Ｐ−ボディ領域４の一部であって、ディープトレンチ５と離間した近傍にＰ−ボディ領域４よりも深く拡散された延伸ボディ領域１０を設けた。【選択図】図１
2012069824.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の半導体基板に、高濃度ドレインとなる第２導電型の埋め込み層を形成する工程と、
前記埋め込み層上に低濃度ドレインとなる第２導電型のエピタキシャル層を形成する工程と、
前記エピタキシャル層内に、ボディ領域となる第１導電型の第１拡散層領域を形成する工程と、
前記第１拡散層領域から前記エピタキシャル層内にまで延在するディープトレンチ領域を形成する工程と、
前記ディープトレンチ領域の内壁にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜に接し、前記ディープトレンチ領域内に多結晶シリコンを充填しゲート電極を形成する工程と、
前記第１拡散層領域表面に第２導電型のソース領域を形成する工程と、
前記第１拡散層領域表面から、前記ディープトレンチ領域とは離間した位置であって、前記第１拡散層領域の底部となる領域に不純物をイオン注入し、前記エピタキシャル層に向かって伸びている延伸ボディ領域となる第１導電型の第２拡散層領域を前記第１拡散層領域に連続して形成する工程と、
前記第１拡散層領域表面にボディコンタクト領域となる第１導電型の高濃度拡散層を形成する工程と、
からなる半導体装置の製造方法。
【請求項２】
前記第１拡散層領域を形成するイオン注入の加速エネルギーは５０〜２５０ｋｅＶの範囲であり、前記第２拡散層領域を形成するイオン注入の加速エネルギーは、１００〜１０００ｋｅＶの範囲であり、かつ前記第１拡散層領域を形成するイオン注入の加速エネルギーより高い請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第２拡散層領域は前記ボディコンタクト領域となる第１導電型の高濃度拡散層を形成するマスクパターンと同じマスクパターンを用いて形成される請求項１記載の半導体装置の製造方法。
【請求項４】
第１導電型の半導体基板に、高濃度ドレインとなる第２導電型の埋め込み層を形成する工程と、
前記埋め込み層上に低濃度ドレインとなる第２導電型のエピタキシャル層を形成する工程と、
前記エピタキシャル層表面に、後で形成されるディープトレンチ領域から離間した位置にシャロートレンチ領域を形成する工程と、
前記エピタキシャル層表面から前記シャロートレンチ領域を介してイオン注入を行なうことによって、前記エピタキシャル層表面の形状を反映した不純物分布形状を有する、ボディ領域となる第１導電型の拡散層領域を形成する工程と、
前記拡散層領域から前記エピタキシャル層内にまで延在する前記ディープトレンチ領域を形成する工程と、
前記ディープトレンチ領域の内壁にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜に接し、前記ディープトレンチ領域内に多結晶シリコンを充填しゲート電極を形成する工程と、
前記第１拡散層領域表面に第２導電型のソース領域を形成する工程と、
前記第１拡散層領域表面にボディコンタクト領域となる第１導電型の高濃度拡散層を形成する工程と、
からなる半導体装置の製造方法。
【請求項５】
前記シャロートレンチの深さは、２００ｎｍ〜６００ｎｍの範囲内であることを特徴とする請求項４に記載の半導体装置の製造方法。
【請求項６】
第１導電型の半導体基板と、
前記半導体基板上に形成された高濃度ドレインとなる第２導電型の埋め込み層と、
前記埋め込み層上に形成された低濃度ドレインとなる第２導電型のエピタキシャル層と、
前記第２導電型のエピタキシャル層内に形成されたボディ領域となる第１導電型の第１の拡散層領域と、
前記第１の拡散層領域から前記エピタキシャル層内にまで延在して形成されたディープトレンチ領域と、
前記ディープトレンチ領域の内壁に形成されたゲート絶縁膜と、
前記ゲート絶縁膜に接し、前記ディープトレンチ領域内に充填された多結晶シリコンからなるゲート電極と、
前記第１の拡散層領域表面に形成された第２導電型のソース領域と、
前記第１の拡散層領域表面に形成されたボディコンタクト領域となる第１導電型の高濃度拡散層と、
を有し、
前記第１の拡散層領域は、前記ディープトレンチ領域から離間した位置において、底部に前記エピタキシャル層に向かって延伸している第２の拡散層領域を有する形状である半導体装置。
【請求項７】
前記第２の拡散層領域は、前記ボディコンタクト領域の下に位置している請求項６記載の半導体装置。
【請求項８】
前記エピタキシャル層の表面に形成されたシャロートレンチ領域をさらに有し、前記第２の拡散層領域は前記シャロートレンチ領域の下に位置している請求項６記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置および半導体装置の製造方法に関する。特に、ＭＯＳトランジスタと同一基板上に形成されるトレンチ型ＭＯＳ電界効果トランジスタ（トレンチＭＯＳＦＥＴ）の構造および製造方法に関する。
【背景技術】
【０００２】
ＭＯＳトランジスタは電子技術において中核を担う電子素子であって、ＭＯＳトランジスタの小型化と高駆動能力化は、低耐圧領域および高耐圧領域にかかわらず重要な課題となっている。
【０００３】
キャリアが移動する方向を上下方向に設定される縦型構造のトレンチＭＯＳＦＥＴは、小面積で大きなチャネル幅を持つトランジスタを構成できるので、高駆動能力が必要な用途に多く用いられる。これまではディスクリートのドライバー素子として広く用いられてきたが、この高駆動能力のトレンチＭＯＳＦＥＴと制御回路を構成するＣＭＯＳを一体化したプロセスが近年提案されるようになってきた。
【０００４】
トレンチＭＯＳＦＥＴは、一般的にＰ−ボディと呼ばれる領域においてゲート酸化膜に接する部分をチャネル形成領域とした縦型のＤＭＯＳ（Ｄｏｕｂｌｅ  Ｄｉｆｆｕｓｅｄ  ＭＯＳ）構造をとることが多い。隣接するドレインの比較的不純物濃度の低い領域よりもこのＰ−ボディ領域の濃度を高く設定することにより、ドレインに高電圧が印加された場合の空乏層の伸びをＰ−ボディよりもドレイン側に多く発生させ、ドレインから伸びる空乏層がソース領域に到達して、パンチスルーと呼ばれる耐圧低下を抑制することが可能であり、トランジスタのチャネル長を小さく設定しても耐圧を確保できるメリットがある。従って、高駆動能力の素子を得られやすいという特徴がある。
【０００５】
しかしながら、ドレインの比較的不純物濃度の低い領域は抵抗値が不純物濃度に反比例して上昇することになるので、接合耐圧を考慮しつつ、不純物濃度をある程度上げておきたい。このときＰ−ボディの濃度がそのままだと空乏層がＰ−ボディ領域側に大きく拡がるためパンチスルー耐圧が低下してしまう。一方ドレイン濃度に合わせてＰ−ボディの不純物濃度を上げてしまうと、接合耐圧の低下や閾値電圧の上昇を招くことになる。
【０００６】
従来は耐圧を維持し、ドレイン寄生抵抗を極力抑制できるように、Ｐ−ボディ領域の不純物濃度とドレインの濃度を調整するか、あるいはまた、特許文献１のように、Ｅｐｉ工程にマスク合せ・露光工程と不純物注入工程を付加することにより、Ｐ−ボディ領域の空乏層の拡がりによるパンチスルー耐圧の低下を抑制する提案がされている。
【０００７】
特許文献１の技術は、図３に示すように、トレンチ形ＭＯＳＦＥＴ３０は、Ｎ＋型基板３２の上層をなすＰ型エピタキシャル層３４を含む構造体内に形成される。（ここでＮ＋の表記は高濃度のＮ型領域であることを表す。）Ｎ型ドレイン領域３３はトレンチ３５の底部を通りＰ型エピタキシャル層内に注入され、拡散ステップを経てＮ＋型基板３２とトレンチの底部との間に延在する。Ｎ型ドレイン領域とＰ型エピタキシャル層３４との間の接合部３３ａは、Ｎ＋型基板とトレンチの隔壁との間に延在する。
【０００８】
このように、この技術では、Ｎ型ドレイン領域３３をトレンチ３５の底部のＰ型エピタキシャル層内に注入することによりトレンチ側壁近傍ではＰ−ボディ領域を浅く、トレンチから離れた領域のＰ−ボディを深くすることにより、ある程度チャネル長さを短く制御しつつ、ドレインからの空乏層がソース側に到達するパンチスルー耐圧を向上させている。これは、ドレインから伸びる空乏層は、チャネルからある程度離れた領域で最大の伸びとなるためであり、ゲート直下にあるチャネル領域よりも、ある程度離れた領域の空乏層を制御することが耐圧向上に対して効果的である。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２０００−１６４８６９号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
しかしながら、特許文献１の技術は、チャネル長さを決定するトレンチ側壁近傍のＰ−ボディの深さと、トレンチからある程度距離が離れた領域のＰ−ボディの深さを変えるために、マスク合せ・露光工程を付加してイオン注入をおこなっており、工程増となってしまう。また、トレンチを介してのイオン注入を行なうことにより、トレンチ幅、トレンチ深さ、トレンチ側壁における絶縁膜厚、イオン注入の角度等、ばらつきを増大させるパラメータが数多く存在し、正確な制御を行なうことはきわめて困難となる。従って、トランジスタ・チャネル長のばらつき、ドレイン抵抗層のばらつき、ひいては多くのトランジスタ特性のばらつきを伴うことは避けられない。
【００１１】
そこで、本発明の目的は、特許文献１ほどの工程増にならず、かつ、制御性の良い工程を用いて、Ｐ−ボディの深さを変えたトレンチＭＯＳＦＥＴを製造することのできる工程およびそれによって作られるトレンチＭＯＳＦＥＴを提供することである。
【課題を解決するための手段】
【００１２】
本発明は、前記目的を達成するために、以下の手段を用いる。
１．第１導電型の半導体基板に、第２導電型の埋め込み層を形成する工程と、前記埋め込み層上に第２導電型のエピタキシャル層を形成する工程と、前記第２導電型のエピタキシャル層内に、第１導電型の第１拡散層領域を形成する工程と、前記第１導電型の第１拡散層から前記第２導電型のエピタキシャル層内にまで延在するディープトレンチ領域を形成する工程と、前記ディープトレンチ領域の内壁にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜に接し、前記ディープトレンチ領域内に多結晶シリコンを充填する工程と、前記第１導電型の第１拡散層領域表面に第２導電型のソース領域を形成する工程と、前記第１導電型の第１拡散層領域表面から不純物をイオン注入し、第１導電型の第２拡散層領域を形成する工程と、前記第１導電型の第１拡散層領域表面に第１導電型の高濃度拡散層を形成する工程からなり、前記第１導電型の第２拡散層領域は、前記第１導電型の第１拡散層領域より高い加速エネルギーを用いてイオン注入を行なう半導体装置の製造方法とした。
【００１３】
２．第１導電型の半導体基板に、第２導電型の埋め込み層を形成する工程と、前記埋め込み層上に第２導電型のエピタキシャル層を形成する工程と、前記第２導電型のエピタキシャル層表面に、シャロートレンチ領域を形成する工程と、前記第２導電型のエピタキシャル層表面からイオン注入を行なうことによって第１導電型の拡散層領域を形成する工程と、前記第１導電型の拡散層から前記第２導電型のエピタキシャル層内にまで延在するディープトレンチ領域を形成する工程と、前記ディープトレンチ領域の内壁にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜に接し、前記ディープトレンチ領域内に多結晶シリコンを充填する工程と、前記第１導電型の第１拡散層領域表面に第２導電型のソース領域を形成する工程と、前記第１導電型の第１拡散層領域表面に第１導電型の高濃度拡散層を形成する工程からなり、前記第１導電型の拡散層領域はシャロートレンチ領域を介してイオン注入を行なうこととした
３．第１導電型の半導体基板と、前記半導体基板上に形成された高濃度ドレインとなる第２導電型の埋め込み層と、前記埋め込み層上に形成された低濃度ドレインとなる第２導電型のエピタキシャル層と、前記第２導電型のエピタキシャル層内に形成されたボディ領域となる第１導電型の第１の拡散層領域と、前記第１の拡散層領域から前記エピタキシャル層内にまで延在して形成されたディープトレンチ領域と、前記ディープトレンチ領域の内壁に形成されたゲート絶縁膜と、前記ゲート絶縁膜に接し、前記ディープトレンチ領域内に充填された多結晶シリコンからなるゲート電極と、前記第１の拡散層領域表面に形成された第２導電型のソース領域と、前記第１の拡散層領域表面に形成されたボディコンタクト領域となる第１導電型の高濃度拡散層と、を有し、前記第１の拡散層領域は、前記ディープトレンチ領域から離間した位置において、底部に前記エピタキシャル層に向かって延伸している第２の拡散層領域を有する形状である半導体装置とした。
【発明の効果】
【００１４】
本発明によれば、低コストかつ素子特性を最大限引き出すことが可能な所望で微細寸法にも対応できる半導体装置を製造することが可能になる。
【図面の簡単な説明】
【００１５】
【図１】本発明の実施形態の第一の半導体装置の製造方法を説明するための工程順断面図である。
【図２】図１に続く工程順断面図である。
【図３】本発明の実施形態の第二の半導体装置の製造方法を説明するための工程順断面図である。
【図４】図３に続く工程順断面図である。
【図５】従来の半導体装置を説明するための図である。
【発明を実施するための形態】
【００１６】
図１および２は、本実施の形態の半導体装置の製造方法を説明するための図である。
本発明におけるトレンチＭＯＳＦＥＴの工程順断面図を図１に示す。
【００１７】
図１（ａ）において、Ｐ型半導体基板１上に形成されたＮ＋型埋め込み層２の上に、ｅｐｉ層３が設置され、全体的にＮ型不純物がドープされている（ここではＮ−ｅｐｉ層３と呼ぶ）。Ｎ＋型埋め込み層２は５×１０17ｃｍ-3〜５×１０19ｃｍ-3の濃度を有する、Ｓｂ（アンチモン）、あるいはＡｓ（砒素）、またあるいはＰ（リン）でドープされることにより形成され、またＮ−ｅｐｉ層３は、１×１０15ｃｍ-3〜５×１０17ｃｍ-3の濃度にリンをドープすることで実現される。Ｎ＋型埋め込み層２の厚みとしては約２〜１０μｍ厚であり、Ｎ−ｅｐｉ層３は２〜１０μｍ厚である。
【００１８】
次にＮ−ｅｐｉ層３内に素子分離のためのＳＴＩ（Ｓｈａｌｌｏｗ  トレンチ  Ｉｓｏｌａｔｉｏｎ）（図示していない）を形成するが、トレンチＭＯＳＦＥＴ領域内には形成されない。
【００１９】
次に図１（ｂ）において、Ｐ−ボディ４をイオン注入により形成する。Ｐ−ボディ４はＢ（ホウ素）あるいはＢＦ２（ニ酸化ホウ素）を５×１０16ｃｍ-3〜１×１０18ｃｍ-3の濃度になるように注入される。このときの注入加速エネルギーは、トレンチＭＯＳＦＥＴの必要な耐圧によって変わるが、好ましくは５０〜２５０ｋｅＶの範囲内である。
【００２０】
次に図１（ｃ）において、ディープトレンチ５を形成する。ディープトレンチ５の深さは１〜３ｕｍ程度であり、トランジスタに所望のドレイン耐圧により適宜設定される。
【００２１】
次に図２（ａ）において、ディープトレンチ５の内壁にゲート酸化膜６を熱酸化により形成し、ゲート電極７となる多結晶シリコンをトレンチ５内にゲート酸化膜６を介して充填する。ゲート電極７は、ディープトレンチ５の側壁及び底面に沿って延在するゲート酸化膜６によりＮ−ｅｐｉ層３およびＰ−ボディ４から電気的に隔離されている。ゲート酸化膜６の厚みは所望のトランジスタのゲート破壊耐圧を考慮して設定され、およそ７ｎｍ〜２０ｎｍである。また、ゲート酸化膜６の形成温度としては８００℃から１１５０℃であり、より好ましくは１０００℃〜１１５０℃の範囲である。
【００２２】
次に図２（ｂ）において、Ｎ−ｅｐｉ層３の上側表面領域に、Ｎ＋型ソース高濃度領域８を形成するためのイオン注入を行なう。Ｎ＋型ソース高濃度領域８を形成するためには、例えばＡｓをシート抵抗を低減するため、好ましくは５×１０14〜１×１０16ａｔｏｍｓ／ｃｍ2のドーズ量でイオン注入する。もちろん、Ｐ（リン）を高濃度に注入しても良い。
【００２３】
その後、図２（ｃ）のように、比較的低い加速エネルギーによってＰ＋ボディコンタクト領域９を形成し、比較的高い加速エネルギーによって延伸Ｐ−ボディ領域１０を形成する。ここで、Ｐ＋型ボディコンタクト領域９を形成するには、シート抵抗を低減するため、例えばＢＦ2を好ましくは５×１０14〜１×１０16ａｔｏｍｓ／ｃｍ2のドーズ量でイオン注入する。もちろん、Ｂ（ボロン）を高濃度に注入しても良い。
【００２４】
続いて、延伸Ｐ−ボディ領域１０をすでにあるＰ−ボディ領域の底部に連続するように、そして、ディープトレンチ５からは少し離間した位置に形成する。延伸Ｐ−ボディ領域１０はＢ（ホウ素）あるいはＢＦ2（ニ酸化ホウ素）を５×１０16ｃｍ-3〜１×１０18ｃｍ-3の濃度になるように注入する。このときの注入加速エネルギーは、トレンチＭＯＳＦＥＴの必要な耐圧によって変わり、好ましくは５０〜１０００ｋｅＶの範囲内である。また、このときのイオン注入のためのマスクパターンはＰ＋ボディコンタクト領域９形成のためのイオン注入に用いたものと同じものを用いる。この後、必要に応じイオン注入した不純物の活性化、拡散のための熱処理を行う。
【００２５】
その後、金属層（図示せず）を形成し、Ｎ＋型ソース高濃度領域８およびＰ−ボディ４の電極を形成する。
【００２６】
以上の説明は、Ｎ−ｅｐｉ層３を用いた場合で説明したが、Ｐ−ｅｐｉ層を使いＰ−ボディ４と同時にＮ型の不純物をイオン注入し、Ｎ＋型埋め込み層２とＰ−ボディ４との間をＮ型ドレイン領域として設定しても良い。また、ここではＮ型のトランジスタを前提として説明したが、埋め込み層、ｅｐｉ層をＰ型、Ｐ−ボディ領域をＮ型としたＰ型のトランジスタの場合も同じように適用できる。（もちろんｅｐｉ層をＮ型とし、不純物導入によってＰ型埋め込み層とボディ領域との間をＰ型ドレイン領域として設定しても良い。）
また、トレンチＭＯＳＦＥＴと同一基板上に形成されるＣＭＯＳについては一切触れていないが、上記に示した工程はＣＭＯＳ形成にあたって、何ら障害となる工程は存在せず、トレンチＭＯＳＦＥＴとＣＭＯＳを同一基板上に形成することは容易である。
【００２７】
図３および４は、本実施の形態の第２の半導体装置の製造方法を説明するための図である。
【００２８】
図３（ａ）において、Ｐ型半導体基板２１上に形成されたＮ＋型埋め込み層２２上に、ｅｐｉ層２３が設置され、全体的にＮ型不純物（ここではＮ−ｅｐｉ層２３と呼ぶ）がドープされている。Ｎ＋型埋め込み層２２は５×１０17ｃｍ-3〜５×１０19ｃｍ-3の濃度を有する、Ｓｂ（アンチモン）、あるいはＡｓ（砒素）、またあるいはＰ（リン）でドープされることにより形成され、またＮ−ｅｐｉ層２３は、１×１０15ｃｍ-3〜５×１０17ｃｍ-3の濃度にリンをドープすることで実現される。Ｎ＋型埋め込み層２の厚みとしては約２〜１０μｍ厚であり、Ｎ−ｅｐｉ層２３は２〜１０μｍ厚である。
【００２９】
次にＮ−ｅｐｉ層２３内に素子分離のためのＳＴＩ（シャロートレンチ２４と呼ぶ）を形成し、絶縁膜をシャロートレンチ２４内に埋め込む。この後、トレンチＭＯＳＦＥＴの形成予定領域にあるシャロートレンチ内の絶縁膜は除去する。（この絶縁膜の除去は、後のＰ−ボディへのイオン注入用のレジストパターン形成後に行なっても良い。）なお、シャロートレンチの深さは、一般に要求される動作電圧により適宜設定され、およそ２００ｎｍ〜６００ｎｍである。
【００３０】
次に図３（ｂ）において、Ｐ−ボディ２５をイオン注入により形成する。Ｐ−ボディ２５はＢ（ホウ素）あるいはＢＦ2（ニ酸化ホウ素）を５×１０16ｃｍ-3〜１×１０18ｃｍ-3の濃度になるように注入される。このとき、シャロートレンチ２４が形成されている領域は不純物が表面より深く注入されるため、シャロートレンチ２４直下ではＰ−ボディ２５を深く、その他の領域ではＰ−ボディ２５を浅く形成することができる。即ち、Ｎ−ｅｐｉ層２３の表面の形状を反映させた深さ方向の不純物分布形状を有するＰ−ボディ２５を形成することができる。
【００３１】
次に図３（ｃ）において、ディープトレンチ２６を形成する。ディープトレンチ２６の深さは１〜３ｕｍ程度であり、所望のトランジスタ・ドレイン耐圧により適宜設定される。またディープトレンチ２６はＰ−ボディ２５が浅い領域に設定されることが重要である。
【００３２】
次に図４（ａ）において、ディープトレンチ２６の内壁にゲート酸化膜２７を熱酸化により形成し、ゲート電極２８となる多結晶シリコンをトレンチ２６内にゲート酸化膜２７を介して充填する。ゲート電極２８は、ディープトレンチ２６の側壁及び底面に沿って延在するゲート酸化膜２７によりＮ−ｅｐｉ層２３およびＰ−ボディ２５から電気的に隔離されている。ゲート酸化膜２７の厚みは所望のトランジスタのゲート破壊耐圧を考慮して設定され、およそ７ｎｍ〜２０ｎｍである。また、ゲート酸化膜２７の形成温度としては８００℃から１１５０℃の範囲であり、より好ましくは１０００℃〜１１５０℃の範囲である。
【００３３】
次に図４（ｂ）において、Ｎ−ｅｐｉ層２３の上側表面及びディープトレンチ２６の側壁に隣接するシャロートレンチ２４領域に、Ｎ＋ソース領域２９及びＰ＋ボディコンタクト領域３０を形成する。
【００３４】
今回の説明は、Ｎ−ｅｐｉ層２３を用いた場合で説明したが、Ｐ−ｅｐｉ層を使いＰ−ボディ２５と同時にＮ型の不純物をイオン注入し、Ｎ＋型埋め込み層２２とＰ−ボディ２５との間をＮ型のドレイン領域として設定しても良い。また、ここではＮ型のトランジスタを前提として説明したが、埋め込み層、ｅｐｉ層をＰ型、Ｐ−ボディ領域をＮ型としたＰ型のトランジスタの場合も同じように適用できる。（もちろんｅｐｉ層をＮ型とし、不純物導入によってＰ型埋め込み層とボディ領域との間をＰ型のドレイン領域として設定しても良い。）
【００３５】
また、トレンチＭＯＳＦＥＴと同一基板上に形成されるＣＭＯＳについては一切触れていないが、上記に示した工程はＣＭＯＳ形成にあたって、何ら障害となる工程は存在せず、トレンチＭＯＳＦＥＴとＣＭＯＳを同一基板上に形成することは容易である。
【００３６】
以上に説明した本実施の形態により次のような効果を得ることができる。
（１）簡単な工程かつマスク工程増になることなく、パンチスルー耐圧の高いトレンチＭＯＳＦＥＴを形成することができる
（２）ばらつき要因となる因子が少ないため、安定した品質のデバイスを製造することができる
（３）チャネル長さを小さいままパンチスルー耐圧を向上させることができるので、トランジスタの電流駆動能力が高いトレンチＭＯＳＦＥＴを実現できる
【産業上の利用可能性】
【００３７】
比較的高耐圧・高駆動能力を要求される、自動車向け半導体装置や、ＴＶ、ＤＶＤ、白物家電などの家庭向け電化製品、において有効となる半導体装置に利用できる。
【符号の説明】
【００３８】
１、２１  Ｐ型半導体基板
２、２２  Ｎ＋型埋め込み層
３、２３  Ｎ−ｅｐｉ層
４、２５  Ｐ−ボディ
５、２６  ディープトレンチ
６、２７  ゲート酸化膜
７、２８  ゲート電極
８、２９  Ｎ＋型ソース高濃度領域
９、３０  Ｐ＋型ボディコンタクト領域
１０        延伸Ｐ−ボディ領域
２４        シャロートレンチ
【図１】
2012069824.tif 000003
【図２】
2012069824.tif 000004
【図３】
2012069824.tif 000005
【図４】
2012069824.tif 000006
【図５】
2012069824.tif 000007