(57)【要約】【課題】複数のＤＡ変換器のそれぞれの積分非直線性誤差の影響を抑えて高速動作できるとともに、ＳＦＤＲを拡大させることができるＤＡ変換装置を提供する。【解決手段】デジタル信号源２で生成されたデジタルデータ及びクロック信号がＤＡ変換装置１に入力される。ＤＡ変換装置１は、データ選択用スイッチ１１と、複数のＤＡ変換器としての第１のＤＡ変換器１２及び第２のＤＡ変換器１３と、切替手段としてのアナログ信号切替用スイッチ１４と、分周器１５とを有している。各ＤＡ変換器１２，１３の積分非直線性誤差特性の非線形歪特性は、互いに逆の特性である。第１，２のＤＡ変換器１２，１３の積分非直線性誤差特性は、第１，２のＤＡ変換器１２，１３の両方の積分非直線性誤差を平均すると、ゼロに近づくような特性である。【選択図】図１
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【特許請求の範囲】
【請求項１】
入力されたデジタル信号をアナログ信号に変換する複数のＤＡ変換器と、
前記複数のＤＡ変換器のそれぞれのアナログ信号出力を時分割で切り替えて出力するための切替手段と
を備え、
前記複数のＤＡ変換器のそれぞれの積分非直線性誤差特性は、前記複数のＤＡ変換器全体で積分非直線性誤差を平均するとゼロに近づくような特性である
ことを特徴とするＤＡ変換装置。
【請求項２】
前記複数のＤＡ変換器は、理想特性に対して、各ビットの積分非直線性誤差の平均が最小になるように、各ビットの基準電圧値あるいは基準電流値を補正する補正手段をそれぞれ有する
ことを特徴とする請求項１記載のＤＡ変換装置。
【請求項３】
アナログ信号の信号源として選択される前記ＤＡ変換器の選択周期を拡散するように、ディザ信号を前記切替手段に送ることにより、前記切替手段による切替を制御する切替制御手段
をさらに備えることを特徴とする請求項１又は請求項２に記載のＤＡ変換装置。
【請求項４】
前記複数のＤＡ変換器は、３つ以上のＤＡ変換器であり、
前記切替制御手段は、同一の前記ＤＡ変換器が連続して選択されることを防ぐように、前記切替手段による切替を制御する
ことを特徴とする請求項３記載のＤＡ変換装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、スプリアスフリーダイナミックレンジ（ＳＦＤＲ：Spurious Free Dynamic Range）を拡大させるための機能を有するＤＡ変換装置（デジタルアナログ変換装置）に関する。
【背景技術】
【０００２】
一般的に、ＤＡ変換器は、理想的な変換特性からの非直線性誤差（ＩＮＬ：積分非直線性誤差）を有している。この非直線性誤差によって、ＤＡ変換器からのアナログ信号出力波形が歪を生じて、スプリアスを発生させる。一般的に、このスプリアスを抑圧するためには、ＤＡ変換器の分解能を高めて、誤差を小さくすることでＳＦＤＲを拡大させる。
【０００３】
また、ＤＡ変換器の分解能は、デジタル信号の各ビットに相当する基準電圧を発生させる抵抗や容量のばらつきによって制約を受ける。そのような制約に対して、分解能を高くする技術としては、サンプリング周波数を本来必要な周波数よりも高くし、デルタシグマ変調等を用いて分解能を高める技術が存在するが、このような方法では、ＤＡ変換器の動作速度が制限される。
【０００４】
また、例えば特許文献１に示すような従来装置では、入力信号の上位ビット用のＤＡ変換器と下位ビット用のＤＡ変換器とを組み合わせることによって、ＳＦＤＲの拡大を図っている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特許第４１３０２７６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、特許文献１に示すような従来装置では、２つのＤＡ変換器が組み合わされた構成であるため、２つのＤＡ変換器の積分非直線性誤差特性にミスマッチが生じると、ＳＦＤＲを十分に拡大できない場合があった。
【０００７】
この発明は、上記のような課題を解決するためになされたものであり、複数のＤＡ変換器のそれぞれの積分非直線性誤差の影響を抑えて高速動作できるとともに、ＳＦＤＲを拡大させることができるＤＡ変換装置を得ることを目的とする。
【課題を解決するための手段】
【０００８】
この発明のＤＡ変換装置は、入力されたデジタル信号をアナログ信号に変換する複数のＤＡ変換器と、前記複数のＤＡ変換器のそれぞれのアナログ信号出力を時分割で切り替えて出力するための切替手段とを備え、前記複数のＤＡ変換器のそれぞれの積分非直線性誤差特性は、前記複数のＤＡ変換器全体で積分非直線性誤差を平均するとゼロに近づくような特性である。
【発明の効果】
【０００９】
この発明のＤＡ変換装置によれば、複数のＤＡ変換器のそれぞれの積分非直線性誤差特性が、複数のＤＡ変換器全体で積分非直線性誤差を平均するとゼロに近づくような特性であるので、複数のＤＡ変換器のそれぞれの積分非直線性誤差が相互に打ち消され、各ＤＡ変換器から出力されるスプリアスがキャンセルされることにより、複数のＤＡ変換器のそれぞれの積分非直線性誤差の影響を抑えて高速動作できるとともに、ＳＦＤＲを拡大させることができる。
【図面の簡単な説明】
【００１０】
【図１】この発明の実施の形態１によるＤＡ変換装置を示す構成図である。
【図２】図１の第１のＤＡ変換器及び第２のＤＡ変換器を示す構成図である。
【図３】図１の第１のＤＡ変換器及び第２のＤＡ変換器の特性を示すグラフである。
【図４】図１のＤＡ変換装置の動作タイミングを示すタイミングチャートである。
【図５】この発明の実施の形態３によるＤＡ変換装置を示す構成図である。
【図６】図５のＤＡ変換装置の動作タイミングを示すタイミングチャートである。
【図７】この発明の実施の形態４によるＤＡ変換装置を示す構成図である。
【図８】図７のＤＡ変換装置の動作タイミングを示すタイミングチャートである。
【発明を実施するための形態】
【００１１】
以下、この発明を実施するための形態について、図面を参照して説明する。
実施の形態１．
図１は、この発明の実施の形態１によるＤＡ変換装置を示す構成図である。
図１において、デジタル信号源２で生成されたデジタルデータ及びクロック信号がＤＡ変換装置（ＤＡＣ）１に入力される。このＤＡ変換装置１は、データ選択用スイッチ１１と、複数のＤＡ変換器としての第１のＤＡ変換器（ＤＡＣ１）１２及び第２のＤＡ変換器（ＤＡＣ２）１３と、切替手段としてのアナログ信号切替用スイッチ１４と、分周器１５とを有している。
【００１２】
図２は、図１の第１のＤＡ変換器１２及び第２のＤＡ変換器１３を示す構成図である。図２において、これらのＤＡ変換器１２，１３は、基準電圧発生部３１と、補正電圧発生部３２と、電圧加算部３３と、ＤＡ出力部３４と、補正電圧メモリ３５とを有している。基準電圧発生部３１は、各ビットの基準電圧を発生する。補正電圧発生部３２は、補正電圧を発生する。電圧加算部３３は、基準電圧と補正電圧とを加算する。ＤＡ出力部３４は、ＤＡ変換器１２，１３の入力データに従って、各ビットに対応する電圧を出力して加算する。補正電圧メモリ３５は、補正電圧の設定値を記憶する。
【００１３】
ここで、補正電圧発生部３２は、このＤＡ変換器１２及び第２のＤＡ変換器１３の±１／２ＬＳＢ（Least Significant Bit）程度の範囲のＤＡ変換器に相当するが、ＤＡ変換器のＭＳＢ（Most Significant Bit）の電圧に対する精度は必要ないため、比較的容易に構成可能となる。
【００１４】
次に、図３は、図１の第１のＤＡ変換器１２及び第２のＤＡ変換器１３の特性を示すグラフである。この図３に示すように、各ＤＡ変換器１２，１３の積分非直線性誤差特性の非線形歪特性は、互いに逆の特性である。また、第１，２のＤＡ変換器１２，１３の積分非直線性誤差特性は、第１，２のＤＡ変換器１２，１３の両方の積分非直線性誤差（ＩＮＬ）を平均するとゼロに近づくような特性である。
【００１５】
さらに、各ビットの積分非直線性誤差の平均が最小になるような補正電圧発生部３２の補正電圧が予め調整されて設定されている。補正電圧発生部３２の補正電圧の値は、それぞれのＤＡ変換器１２，１３の補正電圧メモリ３５に記憶されている。
【００１６】
ここで、補正電圧発生部３２、電圧加算部３３及び補正電圧メモリ３５は、補正手段を構成している。この補正手段による第１，２のＤＡ変換器１２，１３の基準電圧の補正（微調整）によって、第１，２のＤＡ変換器１２，１３の積分非直線性誤差特性が、第１，２のＤＡ変換器１２，１３の両方の積分非直線性誤差（ＩＮＬ）を平均するとゼロに近づくような特性とされる。
【００１７】
図４は、図１のＤＡ変換装置１の動作タイミングを示すタイミングチャートである。図４において、デジタル信号源２で生成されたＤＡ変換装置１の駆動用のクロックは、分周器１５によって２分周される。これにより、互いに位相が３６０°／２＝１８０°ずれたクロック（ＣＬＯＣＫ１，２）が、第１のＤＡ変換器１２及び第２のＤＡ変換器１３に入力される。
【００１８】
ＤＡＣ入力データＤ１，Ｄ２…は、分周器１５で分配されたクロックのタイミングに従って、データ選択用スイッチ１１によって、第１のＤＡ変換器１２の入力データＤ１，Ｄ３…と、第２のＤＡ変換器１３の入力データＤ２，Ｄ４…とに分配される。
【００１９】
これらのクロックによって、各ＤＡ変換器１２，１３が駆動され、各ＤＡ変換器１２，１３からアナログ電圧Ａ１，Ａ２…が出力される。これらのＤＡ変換器１２，１３から出力されるアナログ電圧信号は、アナログ信号切替用スイッチ１４に入力される。アナログ信号切替用スイッチ１４は、分周器１５から出力されるクロックに従って、各ＤＡ変換器１２，１３の出力電圧を時分割（インターリーブ）で交互に出力する。
【００２０】
上記のような実施の形態１によれば、各ＤＡ変換器１２，１３の積分非直線性誤差特性の非線形歪特性はそれぞれ逆の特性であり、第１，２のＤＡ変換器１２，１３の積分非直線性誤差特性は、第１，２のＤＡ変換器１２，１３の両方の積分非直線性誤差（ＩＮＬ）を平均するとゼロに近づくような特性である。このことから、各ＤＡ変換器１２，１３から出力されるスプリアスがキャンセル（相殺）されることにより、各ＤＡ変換器１２，１３の積分非直線性誤差の影響を抑えて高速動作できるとともに、ＳＦＤＲを拡大させることができる。
【００２１】
実施の形態２．
実施の形態１では、２個のＤＡ変換器１２，１３を用いた構成について説明した。これに対して、実施の形態２では、３個以上のＤＡ変換器を用いる構成について説明する。具体的に、Ｎ個のＤＡ変換器を用いる場合、実施の形態１の分周器１５においてクロックはＮ分周され、位相が３６０°／ＮずれたＮ個のクロックになって出力される。
【００２２】
また、複数のＤＡ変換器のそれぞれの補正電圧発生部３２は、実施の形態１の場合と同様に、理想特性に対して、それぞれのビットのＩＮＬの平均値が最小になるような補正電圧に予め調整されて設定されている。この補正電圧の値は、複数のＤＡ変換器のそれぞれの補正電圧メモリ３５に記憶されている。
【００２３】
上記のような実施の形態２によれば、３個以上のＤＡ変換器を用いることによって、積分非直線性誤差の平均値の誤差の精度を向上させるとともに、誤差の影響を受ける周期が長くなるため、２個のＤＡ変換器を用いる場合に比べて、ＳＦＤＲをより拡大させることができる。
【００２４】
実施の形態３．
図５は、この発明の実施の形態３によるＤＡ変換装置を示す構成図である。図５において、実施の形態３のＤＡ変換装置１０１の概要は、実施の形態１のＤＡ変換装置１の構成と同様であり、実施の形態３のＤＡ変換装置１０１は、実施の形態１における分周器１５に代えて、切替制御手段としてのディザ発生回路１６を有する点が実施の形態１のＤＡ変換装置１とは異なる。
【００２５】
図６は、図５のＤＡ変換装置１０１の動作タイミングを示すタイミングチャートを示す。実施の形態３では、図６に示すように、第１のＤＡ変換器１２と第２のＤＡ変換器１３とは同時に動作している。実施の形態３のアナログ信号切替用スイッチ１４は、ディザ発生回路１６から出力されたディザ信号に応じて、ディザ信号により選ばれた側のＤＡ変換器のアナログ信号を出力する。なお、この選ばれた側のＤＡ変換器出力を、図６では丸付きの記号で示す。
【００２６】
従って、ディザ発生回路１６は、アナログ信号の信号源として選択される第１，２のＤＡ変換器１２，１３の選択周期を拡散するように、ディザ信号をアナログ信号切替用スイッチ１４に送ることにより、アナログ信号切替用スイッチ１４による切替を制御する。
【００２７】
上記のような実施の形態３によれば、第１，２のＤＡ変換器１２，１３がＤＡ変換装置１の駆動クロックと同じ速度で動作するため、実施の形態１，２に比べて動作速度が遅くなるものの、第１，２のＤＡ変換器１２，１３の動作タイミングを選択するタイミングの周期性をディザ発生回路１６により拡散させることによって、第１，２のＤＡ変換器１２，１３のＩＮＬ特性の残留誤差の影響をディザパターンにより時間的に拡散することができ、比較的簡単な構成でＳＦＤＲをより拡大させることができる。
【００２８】
実施の形態４．
実施の形態３では、２個のＤＡ変換器１２，１３を用いた構成について説明した。これに対して、実施の形態４では、３個のＤＡ変換器１２，１３，１７を用いる構成について説明する。
【００２９】
図７は、この発明の実施の形態４によるＤＡ変換器を示す構成図である。図７において、実施の形態４のＤＡ変換装置２０１の構成の概要は、実施の形態３のＤＡ変換装置１０１と同様であるが、実施の形態４のＤＡ変換装置２０１は、第３のＤＡ変換器（ＤＡＣ３
）１７、加算器１８、遅延回路１９及びクロック選択スイッチ２０をさらに有する点が実施の形態３のＤＡ変換装置１０１とは異なる。
【００３０】
図８は、図７のＤＡ変換装置２０１の動作タイミングを示すタイミングチャートである。この図８に示すように、実施の形態４のディザ発生回路１６は、＋１／−１のディザ信号を出力し、加算器１８でディザ信号と遅延回路１９の出力とが加算されて、第１〜３のＤＡ変換器１２，１３，１７のうちのいずれか１つが選択される。このような構成でＤＡ変換器を選択することによって、同じＤＡ変換器が２回連続で選択されることがなくなる。ここで、実施の形態４では、ディザ発生回路１６、加算器１８、遅延回路１９及びクロック選択スイッチ２０が切替制御手段を構成している。実施の形態４では、データ選択用スイッチ１１が切替手段を構成している。
【００３１】
上記のような実施の形態４によれば、複数のＤＡ変換器のうち信号出力するＤＡ変換器がディザ信号に基づいて選択され、同一のＤＡ変換器が連続で選択されないように、データ選択用スイッチ１１及びアナログ信号切替用スイッチ１４が制御される。これにより、実施の形態３のＤＡ変換装置１０１に比べて、高速動作できるとともに、ＳＦＤＲをより拡大させることができる。
【００３２】
なお、実施の形態４では、３個のＤＡ変換器１２，１３，１７を用いた例について説明したが、４個以上のＤＡ変換器を用いてもよい。
【００３３】
また、実施の形態１〜４では、基準電圧及び補正電圧を用いた構成について説明したが、電圧を電流に置き換えて、基準電流及び補正電流としてもよい。
【符号の説明】
【００３４】
１，１０１，２０１  ＤＡ変換装置、２  デジタル信号源、１１  データ選択用スイッチ（切替手段）、１２  第１のＤＡ変換器、１３  第２のＤＡ変換器、１４  アナログ信号切替用スイッチ（切替手段）、１５  分周器、１６  ディザ発生回路、１７  第３のＤＡ変換器、１６  ディザ発生回路、１８  加算器、１９  遅延回路、２０  クロック選択スイッチ、３１  基準電圧発生部、３２  補正電圧発生部、３３  電圧加算部、３４  ＤＡ出力部、３５  補正電圧メモリ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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