(57)【要約】【課題】規格により規定された速度による信号の転送を実現し、半導体装置やそれを内蔵した電子機器の誤動作を防止する。【解決手段】第１の半導体素子１０１の導体配線層１０６に、パッケージ基板１００の信号端子１０３と第２の半導体素子１０２の信号端子１１７とを接続する信号線導体１１３ａと、パッケージ基板１００の電源端子１０４と第２の半導体素子１０２の電源端子１１８とを接続する電源導体１１４とを、信号線導体１１３ａが導体配線層１０６において、信号線導体１１３ａとの間に水平方向に一定の間隔をあけて隣接する電源導体１１４に挟まれるように形成する。【選択図】図３
2012164694.tif 000002
【特許請求の範囲】
【請求項１】
第１の信号端子と、電源端子及び接地端子のうちの一方である第１の固定端子とを有するパッケージ基板と、
前記パッケージ基板上に形成され、導体配線層を有する第１の半導体素子と、
前記第１の半導体素子上に形成され、第２の信号端子と、電源端子又は接地端子のうちの前記一方である第２の固定端子とを有する第２の半導体素子とを備え、
前記第１の半導体素子の導体配線層には、前記パッケージ基板の第１の信号端子と前記第２の半導体素子の第２の信号端子とを接続する信号線導体、及び前記パッケージ基板の第１の固定端子と前記第２の半導体素子の第２の固定端子とを接続する固定導体が形成され、
前記信号線導体は、前記導体配線層において、当該信号線導体との間に水平方向に一定の間隔をあけて隣接する固定導体に挟まれていることを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記第１の半導体素子は、
前記信号線導体に接続され、かつ前記パッケージ基板の第１の信号端子に接続される第３の信号端子と、
前記信号線導体に接続され、かつ前記第２の半導体素子の第２の信号端子に接続される第４の信号端子と、
前記固定導体に接続され、かつ前記パッケージ基板の第１の固定端子に接続される第３の固定端子と、
前記固定導体に接続され、かつ前記第２の半導体素子の第２の固定端子に接続される第４の固定端子とを有していることを特徴とする半導体装置。
【請求項３】
請求項２に記載の半導体装置において、
前記第１の半導体素子の第３の信号端子と前記パッケージ基板の第１の信号端子との間の接続、及び前記第１の半導体素子の第３の固定端子と前記パッケージ基板の第１の固定端子との間の接続は、ボンディングワイヤ、導体ボール、又は導体バンプにより行われていることを特徴とする半導体装置。
【請求項４】
請求項２に記載の半導体装置において、
前記第１の半導体素子の第３の信号端子と前記パッケージ基板の第１の信号端子との間の接続、及び前記第１の半導体素子の第３の固定端子と前記パッケージ基板の第１の固定端子との間の接続は、シリコンインターポーザにより行われていることを特徴とする半導体装置。
【請求項５】
請求項２に記載の半導体装置において、
それぞれが、前記信号線導体とこれに接続された前記第３及び第４の信号端子とからなる，第１及び第２の信号線部が形成されており、
前記第１及び第２の信号線部において、前記各信号線導体はそれぞれ一定の幅で延びており、
前記第１及び第２の信号線部の間に、前記固定導体とこれに接続された前記第３及び第４の固定端子とからなる固定部が形成されており、
前記第１の信号線部の第３の信号端子と前記固定部の第３の固定端子とのピッチと、前記第１の信号線部の第４の信号端子と前記固定部の第４の固定端子とのピッチとは異なり、前記第２の信号線部の第３の信号端子と前記固定部の第３の固定端子とのピッチと、前記第２の信号線部の第４の信号端子と前記固定部の第４の固定端子とのピッチとは異なり、
前記固定部において、前記固定導体の前記第３の固定端子との接続箇所における幅と、前記固定導体の前記第４の固定端子との接続箇所における幅とが、前記固定導体と前記第１及び第２の信号線部における各信号線導体との間隔を一定に維持するように、異なっていることを特徴とする半導体装置。
【請求項６】
請求項２に記載の半導体装置において、
それぞれが、前記信号線導体とこれに接続された前記第３及び第４の信号端子とからなる，第１及び第２の信号線部が形成されており、
前記第１及び第２の信号線部において、前記各信号線導体はそれぞれ一定の幅で延びており、
前記第１及び第２の信号線部の間に、前記固定導体とこれに接続された前記第３及び第４の固定端子とからなる固定部が形成されており、
前記固定部において、前記第３の固定端子と前記第４の固定端子との数が異なっていることを特徴とする半導体装置。
【請求項７】
請求項２に記載の半導体装置において、
それぞれが、前記信号線導体とこれに接続された前記第３及び第４の信号端子とからなる，第１及び第２の信号線部が形成されており、
前記第１及び第２の信号線部において、前記各信号線導体はそれぞれ一定の幅で延びており、かつ、前記各信号線導体同士の間隔は一定でなく、
前記第１及び第２の信号線部の間に、前記固定導体とこれに接続された前記第３及び第４の固定端子とからなる固定部が形成されており、
前記固定部において、前記固定導体が、前記第１の信号線部における信号線導体と一定の間隔をあけて隣接する第１導体部と、前記第２の信号線部における信号線導体と一定の間隔をあけて隣接する第２導体部と、前記第１導体部及び第２導体部を接続する第３導体部とを備えていることを特徴とする半導体装置。
【請求項８】
請求項１〜７のうちのいずれか１項に記載の半導体装置において、
前記信号線導体は、ＬＶＤＳ、ＨＤＭＩ、ＵＳＢ、又はＤＤＲインタフェースの規格に適合する信号伝達を行うものであることを特徴とする半導体装置。
【請求項９】
請求項１に記載の半導体装置において、
前記信号線導体と当該信号線導体を挟む両隣の固定導体との間隔が互いに等しいことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数の半導体素子をパッケージ基板上に重ねて配置した半導体装置であって、上部の半導体素子とパッケージ基板との間で信号伝達を行うものに関する。
【背景技術】
【０００２】
特許文献１には、外部端子を備えたパッケージ基板と、当該パッケージ基板上に配置された第１の半導体素子（第１チップ）と、当該第１の半導体素子上に配置された第２の半導体素子（第２チップ）と、前記第１及び第２の半導体素子との間に配置された複数のバンプとを備えた半導体装置（システムインパッケージ）が開示されている。この半導体装置では、パッケージ基板の外部端子が、第１の半導体素子の信号導電層を介して第２の半導体素子に接続されている。
【０００３】
特許文献２には、外部端子を有する第１の半導体素子（下側半導体チップ）と、当該第１の半導体素子上に配置された第２の半導体素子（上側半導体チップ）と、前記第１及び第２の半導体素子の回路面同士を接続するバンプとを備えた半導体装置が開示されている。この半導体装置では、第１の半導体素子の直上に、外部端子とバンプとを接続する配線を設け、この配線のインピーダンスを第１の半導体素子の内部配線よりも低く設定することにより、シグナル・インティグリティを改善している。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００８−１８７０４９号公報
【特許文献２】特開２００５−２６００５３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかし、上記特許文献１では、第２の半導体素子がＤＤＲ（Double-Data-Rate）、ＤＤＲ２、ＤＤＲ３、ＬＶＤＳ（Low voltage differential signaling）、ＨＤＭＩ（High-Definition Multimedia Interface）、ＵＳＢ（Universal Serial Bus）等の高速信号を扱うものである場合に、このような高速信号が第１の半導体素子の信号導電層を通過する。
【０００６】
また上記特許文献２では、第２の半導体素子がＤＤＲ、ＤＤＲ２、ＤＤＲ３、ＬＶＤＳ、ＨＤＭＩ、ＵＳＢ等の高速信号を扱うものである場合、このような高速信号が第１の半導体素子上の配線を通過する。
【０００７】
上記特許文献１において、第１の半導体素子の信号導電層とシリコン（Si）基板との間に生じる容量と、半導体であるシリコン基板上の配線（信号導電層）のインダクタンスとは、シリコン基板中のキャリア濃度に大きく依存して変化するため、制御が非常に難しい。したがって、これら容量及びインダクタンスを用いた以下の（式１）によっておおよその値が定まる特性インピーダンス（線路インピーダンス）を、インターフェースの規格により規定された規定値に合わせることが困難である。
【０００８】
【数１】
2012164694.tif 000003
【０００９】
特性インピーダンスが規定値から外れると、信号波形に歪みが生じ、信号の転送を規格により規定された速度で行えなくなり、その結果、半導体装置や当該半導体装置を内蔵した電子機器の誤動作を招くおそれがある。
【００１０】
また、上記特許文献２においても、上記特許文献１と同様の理由により、第１の半導体素子上の配線の特性インピーダンスを規定値に合わせることが困難であり、上記特許文献１と同様の問題が生じる。
【００１１】
本発明は、上記の点に鑑み、第１の半導体素子の配線層を通過する信号の波形歪みの発生を減らすことにより、規格により規定された速度による信号の転送を実現し、半導体装置や当該半導体装置を内蔵した電子機器の誤動作を防止することを目的とする。
【課題を解決するための手段】
【００１２】
上記の課題を解決するため、本発明の一態様は、第１の信号端子と、電源端子及び接地端子のうちの一方である第１の固定端子とを有するパッケージ基板と、前記パッケージ基板上に形成され、導体配線層を有する第１の半導体素子と、前記第１の半導体素子上に形成され、第２の信号端子と、電源端子又は接地端子のうちの前記一方である第２の固定端子とを有する第２の半導体素子とを備え、前記第１の半導体素子の導体配線層には、前記パッケージ基板の第１の信号端子と前記第２の半導体素子の第２の信号端子とを接続する信号線導体、及び前記パッケージ基板の第１の固定端子と前記第２の半導体素子の第２の固定端子とを接続する固定導体が形成され、前記信号線導体は、前記導体配線層において、当該信号線導体との間に水平方向に一定の間隔をあけて隣接する固定導体に挟まれていることを特徴とする。
【００１３】
この態様によると、信号線導体を固定導体によって挟んでいるので、信号線導体が周囲の電位変動によるクロストークノイズの影響を受けにくい。また、信号線導体と両隣の固定導体とが一定の間隔で形成されているので、信号線導体の単位長あたりのキャパシタンス及びインダクタンスが安定する。したがって、特性インピーダンス値を規定値に確実に合わせることにより、第１の半導体素子の導体配線層を通過する信号の波形歪みの発生を減らし、規格により規定された速度による信号の転送を実現できる。またこれにより、半導体装置や当該半導体装置を内蔵した電子機器の誤動作を防止できる。
【発明の効果】
【００１４】
本発明により、特性インピーダンス値を規定値に確実に合わせることにより、第１の半導体素子の導体配線層を通過する信号の波形歪みの発生を減らし、規格により規定された速度による信号の転送を実現できる。またこれにより、半導体装置や当該半導体装置を内蔵した電子機器の誤動作を防止できる。
【図面の簡単な説明】
【００１５】
【図１】本発明の実施形態１に係る半導体装置を上から見た平面図である。
【図２】図１のＡ−Ａ線における断面図である。
【図３】図１のＢ−Ｂ線における断面図である。
【図４】（ａ）は、一般的な有機基板の断面図であり、（ｂ）は、本発明の実施形態１に係る半導体基板の断面図である。
【図５】本発明の実施形態１の変形例に係る信号線導体及び電源導体を示す平面図である。
【図６】本発明の実施形態１の変形例に係る信号線導体及び電源導体を示す平面図である。
【図７】本発明の実施形態２に係る図１のＣ部相当図である。
【図８】本発明の実施形態３に係る図１のＣ部相当図である。
【図９】本発明の実施形態４に係る図１のＣ部相当図である。
【発明を実施するための形態】
【００１６】
以下、本発明の実施形態について、図面を参照して説明する。
【００１７】
（実施形態１）
図１〜３は、本発明の実施形態１に係る半導体装置を示す。この半導体装置は、長方形状のパッケージ基板１００と、当該パッケージ基板１００の一部を覆うようにパッケージ基板１００上に形成された第１の半導体素子１０１と、当該第１の半導体素子１０１の一部を覆うように第１の半導体素子１０１上に形成された第２の半導体素子１０２とを備えている。パッケージ基板１００は、ＢＧＡ(Ball grid array) のような有機基板でも、リードフレームのようなものであってもよい。なお、以降全ての図面において、モールド樹脂は本発明と関係しないため、その図示を省略する。また、図１において、第２の半導体素子１０２や配線層（後述する）により上方から覆われて実際には目視できない端子及び配線を破線で示す。
【００１８】
パッケージ基板１００上面の第１の半導体素子１０１に覆われていない部分には、第１の信号端子としての信号端子１０３と、第１の固定端子としての電源端子１０４とがそれぞれ複数個形成されている。パッケージ基板１００下面には、パッケージ基板１００の内部を通過する導電線１２１を介して信号端子１０３に接続された外部信号端子１２２と、パッケージ基板１００の内部を通過する導電線１２３を介して電源端子１０４に接続された外部電源端子１２４とが形成されている。
【００１９】
第１の半導体素子１０１は、半導体基板１０５と、当該半導体基板１０５上に上下に重なるように形成された複数の導体配線層１０６とを有している。なお、導体配線層１０６は、半導体基板１０５と同一プロセスによってその上層配線の一部として形成してもよいし、半導体基板１０５とは別プロセスによって形成してもよい。
【００２０】
最も上層の導体配線層１０６の第２の半導体素子１０２に覆われていない部分には、第３の信号端子としての信号端子１０７と第３の固定端子としての電源端子１０８とがそれぞれ複数個形成されている。信号端子１０７は、ボンディングワイヤ１０９を介してパッケージ基板１００の信号端子１０３に接続され、電源端子１０８は、ボンディングワイヤ１０９を介してパッケージ基板１００の電源端子１０４に接続されている。また、最も上層の導体配線層１０６の第２の半導体素子１０２に覆われている部分には、第４の信号端子としての信号端子１１１と第４の固定端子としての電源端子１１２とがそれぞれ複数個形成されている。
【００２１】
また、上から複数層目の所定の導体配線層１０６には、特に図３に示すように、信号線導体１１３ａが形成されている。この信号線導体１１３ａは例えばＨＤＭＩの規格に適合するような１００ＭＨｚを超える高速信号を伝達する。また、前記所定の導体配線層１０６には、前記高速信号よりも低速な信号を伝達する信号線導体１１３ｂが形成されている。これら信号線導体１１３ａ，１１３ｂはそれぞれ、ビア１１５を介して信号端子１０７及び信号端子１１１に接続されている。ただし、信号線導体１１３ａと信号線導体１１３ｂとは、互いに短絡されていない。
【００２２】
また、前記所定の導体配線層１０６には、電源導体１１４が形成されている。この電源導体１１４はビア１１６を介して電源端子１０８及び電源端子１１２に接続されている。また、前記所定の導体配線層１０６よりも下の導体配線層１０６にも電源導体１１４が形成され、異なる導体配線層１０６に形成された電源導体１１４は、ビア１１６を介して互いに接続されている。
【００２３】
信号線導体１１３ａ，１１３ｂ及び電源導体１１４は一定の幅で延び、それらの長さは、例えばミリメータ又はセンチメータのオーダーである。
【００２４】
また、高速信号を伝達する信号線導体１１３ａは、一定の幅で図２における左右方向に延び、図３に示すように、電源導体１１４と一定の間隔Ｄ１をあけて隣接する２本の電源導体１１４によって挟まれたコプレナー構造である。信号線導体１１３ａとその両隣の電源導体１１４との間隔Ｄ１は等しくなっている。つまり、両隣の電源導体１１４は、信号線導体１１３ａを中心として線対称に形成されている。また、信号線導体１１３ａ及び当該信号線導体１１３ａを挟む電源導体１１４の上下には、他の導体が形成されていない。
【００２５】
第２の半導体素子１０２は、第２の信号端子としての信号端子１１７と、第２の固定端子としての電源端子１１８とを有している。信号端子１１７は、バンプ１１９を介して第１の半導体素子１０１の信号端子１１１に接続され、電源端子１１８は、バンプ１２０を介して第１の半導体素子１０１の電源端子１１２に接続されている。
【００２６】
次に、信号線導体１１３ａ，１１３ｂの特性インピーダンスを調整する方法について説明する。
【００２７】
信号線導体１１３ａは、ボンディングワイヤ１０９、信号端子１０３、パッケージ基板１００内の導電線１２１、ボール１２２を介して、プリント基板の信号線導体に繋がっている。通常、パッケージ基板１００上の導電線１２１の配線長や、パッケージ基板１００を実装するプリント基板上の信号線導体の配線長は、ミリメータからセンチメータオーダーである。この場合、信号線導体１１３ａの配線長がマイクロメーターオーダーであれば、導電線１２１や前記プリント基板上の信号線導体の配線長が支配的になり、信号線導体１１３ａの特性インピーダンスを規定値に合わせなくても、信号線導体１１３ａを通過する信号に歪み等の問題は生じにくい。
【００２８】
しかし、信号線導体１１３ａの配線長が、総配線長に対して比較的大きい割合を占めている場合には、信号の歪みを防止するため、特性インピーダンスの調整が必要となる。
【００２９】
本実施形態１では、半導体基板１０５上に高速信号を伝達する信号線導体１１３ａの配線長はミリメータからセンチメータオーダーであるので、導電線１２１や前記プリント基板上の信号線導体と同じように、信号線導体１１３ａの特性インピーダンスを規定値に合わせて、信号線導体１１３ａを通過する信号の歪みを防止する必要がある。
【００３０】
だが、半導体基板１０５上の配線の特性インピーダンスの値は、パッケージ基板１００やプリント基板等の有機基板上の配線に比べて小さくなる傾向がある。図４（ａ）は一般的な有機基板４００の縦構造を示し、図４（ｂ）は半導体基板１０５の縦構造を示す。図４（ａ）及び図４（ｂ）において、４０１は導体層、４０２は誘電層である。同図に示すように、半導体基板１０５は、有機基板４００に比べ、導体層４０１の厚さ比率が高く、誘電層４０２の厚さ比率が低いという特徴を有している。したがって、半導体基板１０５では、層間の結合容量が有機基板４００に比べて大きくなり、前記（式１）によって計算される特性インピーダンスの値が小さくなる。
【００３１】
本実施形態１によると、信号線導体１１３ａを電源導体１１４によって挟んでいるので、信号線導体１１３ａが、他の信号線導体１１３ａ，１１３ｂの電位変動によるクロストークノイズの影響を受けにくい。また、信号線導体１１３ａと電源導体１１４とが一定の間隔で形成されているので、信号線導体１１３ａの単位長あたりのキャパシタンス及びインダクタンスが安定する。したがって、特性インピーダンス値を規定値に確実に合わせることが可能になり、第１の半導体素子１０１の導体配線層１０６を通過する信号の波形歪みの発生を減らし、規格により規定された速度による信号の転送を実現できる。またこれにより、本実施形態１に係る半導体装置や当該半導体装置を内蔵した電子機器の誤動作を防止できる。
【００３２】
なお、図３の領域３０１のように、信号線導体１１３ｂの下の導体配線層１０６に電源導体１１４が形成されている構造も考えられるが、信号線導体１１３ｂと電源導体１１４との間の結合容量が大きくなり、信号線導体１１３ａと比較して特性インピーダンスが小さくなる。しかし、特性インピーダンスが小さくなっても、規格により規定された特性インピーダンスの範囲内に収まる場合には、この領域３０１のような構造を採用してもよい。
【００３３】
（実施形態１の変形例）
なお、上記実施形態１では、信号線導体１１３ａとそれに隣接する電源導体１１４との間隔Ｄ１が長手方向全体に亘って一定になっていたが、図５に示すように、ビア５００等の周辺回路の配置に応じて、間隔が狭くなったり広くなったりする箇所があってもよい。
【００３４】
また、設計ばらつきや設計ルール制約などによって、間隔や導体幅が一定にならない場合であっても、信号線導体１１３ａの両側に必ず電源導体１１４が存在し、特定インピーダンスが規定の範囲内に収まればよい。
【００３５】
また、上記実施形態１では、信号線導体１１３ａとそれに隣接する電源導体１１４とが直線状に形成されていたが、図６に示すように、信号線導体１１３ａとそれに隣接する電源導体１１４との間隔を一定に維持した状態で曲がるようにしてもよい。また、その曲げの角度は任意に設定できる。
【００３６】
（実施形態２）
図７は、本発明の実施形態２に係る半導体装置を示す。この実施形態２では、第１の半導体素子１０１の信号端子１０７及び電源端子１０８が、第２の半導体素子１０２の信号端子１１１及び電源端子１１２よりも大きく形成されている。また、第１の半導体素子１０１における信号端子１０７及び電源端子１０８のピッチＰ１が、第２の半導体素子１０２における信号端子１１１及び電源端子１１２のピッチＰ２よりも大きく設定されている。なお、典型的には、ピッチＰ１とピッチＰ２との比は、１対１〜３対１程度に設定される。
【００３７】
また、第１の半導体素子１０１には、実施形態１の高速信号を伝達する信号線導体１１３ａとこれにビア１１５を介して接続された信号端子１０７と信号端子１１１とからなる，第１の信号線部７０１及び第２の信号線部７０２が形成されている。
【００３８】
第１及び第２の信号線部７０１，７０２の間には、前記電源導体１１４とこれにビア１１６を介して接続された電源端子１０８と電源端子１１２とからなる固定部７０３が形成されている。固定部７０３の電源導体１１４は、電源端子１０８との接続箇所においてＷ１であった導体幅を徐々に狭めて電源端子１１２との接続箇所においてＷ２とすることによって、第１の信号線部７０１及び第２の信号線部７０２との間隔Ｄ７を一定に維持している。
【００３９】
その他の構成は、実施形態１と同じであるのでその詳細な説明を省略する。
【００４０】
この実施形態２によると、端子間の間隔Ｐ２を短く設定可能な半導体プロセスで設計した第２の半導体素子１０２と、第２の半導体素子１０２に比べて端子間の間隔Ｐ１が長くなる半導体プロセスで設計した第１の半導体素子１０１との間を接続する信号線導体１１３ａとその両隣の電源導体１１４との間隔を一定に保つことができる。つまり、端子間間隔は、各半導体素子の設計プロセス、設計ルール（制約）に応じて変化するが、本実施形態２によると、様々な設計プロセスや設計ルール（制約）の下で、信号線導体１１３ａとその両隣の電源導体１１４との間隔を一定に保つことができる。仮に、電源導体１１４と信号線導体１１３ａとの間隔が徐々に広がると、配線間容量が減少すると同時にインダクタンス値が大きくなるので、特性インピーダンスが増大する。しかし、本実施形態２によると、信号線導体１１３ａとその両隣の電源導体１１４との間隔が一定に保たれるので、信号線導体１１３ａの特性インピーダンスを規定値に合わせることができる。
【００４１】
（実施形態３）
図８は、本発明の実施形態３に係る半導体装置を示す。この実施形態３では、第１の半導体素子１０１に、それぞれが、高速信号を伝達する信号線導体１１３ａとこれにビア１１５を介して接続された信号端子１０７と信号端子１１１とからなる，第１の信号線部８０１及び第２の信号線部８０２が形成されている。これら第１及び第２の信号線部８０１，８０２において、各信号線導体１１３ａはそれぞれ一定の導体幅で設計されている。
【００４２】
また、第１の信号線部８０１及び第２の信号線部８０２との間には、電源導体１１４と、これに接続された１個の電源端子１０８と２個の電源端子１１２とからなる固定部８０３が形成されている。この固定部８０３の電源導体１１４は、電源端子１０８に接続された基端部１１４ａと、電源端子１１２に接続される２本の分岐部１１４ｂとを有している。
【００４３】
２本の分岐部１１４ｂは、それぞれ、隣接する信号線導体１１３ａ、すなわち第１及び第２の信号線部８０１，８０２の信号線導体１１３ａが、両隣の電源導体１１４と同じ一定の間隔Ｄ８を維持するように配設されている。
【００４４】
その他の構成は、実施形態２と同じであるのでその詳細な説明を省略する。
【００４５】
本実施形態３によると、隣接する２個の信号端子１０７の間に配置された電源端子１０８の数と、隣接する２個の信号端子１１１の間に配置された電源端子１１２との数が異なっていても、それらの電源端子１０８、１１２に接続される電源導体１１４に分岐部１１４ｂを設けることにより、各分岐部１１４ｂに隣接する信号線導体１１３ａと、その信号線導体１１３ａの両隣の電源導体１１４との間隔を等しくかつ一定にできる。
【００４６】
したがって、異なる半導体プロセスにより設計した第１の半導体素子１０１と第２の半導体素子１０２との間を接続する信号線導体１１３ａとその両隣の電源導体１１４との間隔を一定に保つことができる。つまり、端子間間隔は、各半導体素子の設計プロセス、設計ルール（制約）に応じて変化するが、本実施形態３によると、様々な設計プロセスや設計ルール（制約）の下で、信号線導体１１３ａとその両隣の電源導体１１４との間隔を一定に保つことができる。よって、信号線導体１１３ａの特性インピーダンスを規定値に合わせることができる。
【００４７】
なお、第１及び第２の信号線部８０１，８０２の信号端子１０７の間に配置される電源端子１０８の数は１個に限定されず、同様に、第１及び第２の信号線部８０１，８０２の信号端子１１１の間に配置される電源端子１１２の数も２個に限定されない。
【００４８】
（実施形態４）
図９は、本発明の実施形態４に係る半導体装置を示す。この実施形態４では、第１の半導体素子１０１に、それぞれが、高速信号を伝達する信号線導体１１３ａとこれにビア１１５を介して接続された信号端子１０７と信号端子１１１とからなる，第１の信号線部９０１及び第２の信号線部９０２が形成されている。これら第１及び第２の信号線部９０１，９０２において、各信号線導体１１３ａは、信号端子１０７から信号端子１１１に近付くにつれて徐々に間隔を狭めながらそれぞれ一定の幅で延びている。
【００４９】
第１及び第２の信号線部９０１，９０２の間には、電源導体１１４とこれにビア１１６を介して接続された２組の電源端子１０８，１１２とからなる固定部９０３が形成されている。この固定部９０３において、電源導体１１４は、第１の信号線部９０１における信号線導体１１３ａと一定の間隔をあけて隣接する第１導体部１１４ｃと、第２の信号線部９０２における信号線導体１１３ａと一定の間隔をあけて隣接する第２導体部１１４ｄと、第１導体部１１４ｃ及び第２導体部１１４ｄを電気的に接続する（ショートする）３本の第３導体部１１４ｅとを備えている。
【００５０】
その他の構成は、実施形態１と同じであるのでその詳細な説明を省略する。
【００５１】
本実施形態４によると、第１及び第２の信号線部９０１，９０２の両信号線導体１１３ａの間で、第１導体部１１４ｃと第２導体部１１４ｄとが信号線導体１１３ａとの間に一定の間隔をあけて一定の幅で延びるので、実施形態２のような配線幅の変更を任意に行えないプロセスを用いる場合でも、信号線導体１１３ａの特性インピーダンスを規定値に確実に合わせることができる。
【００５２】
また、電源導体１１４がショート構造を有しているので、容量成分を増やし、ノイズを低減できる。
【００５３】
なお、上記実施形態１〜４では、第１の半導体素子１０１が導体配線層１０６を複数層有していたが、１層のみ有するようにしてもよい。
【００５４】
また、上記実施形態１〜４では、第１〜第４の固定端子が電源端子であり、固定導体が電源導体である場合について説明したが、第１〜第４の固定端子が接地端子であり、固定導体が接地導体であってもよい。
【００５５】
また、上記実施形態１〜４では、ボンディングワイヤ１０９を使用せずに、第１の半導体素子１０１の半導体基板１０５の下面に信号端子と固定端子とを設け、これらの端子、配線及びビアを介して、第２の半導体素子１０２とパッケージ基板１００との間で、信号、固定電圧（電源電圧又は接地電圧）の伝達が行われるようにしてもよい。
【００５６】
また、ボンディングワイヤ１０９による接続が、ボンディングワイヤ１０９の代わりに、導体ボール、導体バンプ、又はシリコンインターポーザにより行われるようにしてもよい。
【００５７】
また、上記実施形態１〜４では、信号線導体１１３ａが、ＨＤＭＩの規格に応じて信号伝達を行うものであったが、ＬＶＤＳ、ＵＳＢ、ＤＤＲインタフェース等、特性インピーダンス値を規定する他の規格に応じて信号伝達を行うものにしてもよい。また、信号線導体１１３ａは、特性インピーダンス値を規定値に合わせる必要のない配線であってもよい。
【００５８】
さらに、低速な信号を伝達する信号線導体１１３ｂを、信号線導体１１３ａと同様に、固定導体によって二方向から挟み、信号線導体１１３ｂの上下に固定導体を形成しないようにすることにより、クロストークノイズの発生を防止してもよい。
【００５９】
また、上記実施形態１〜４では、半導体装置を、パッケージ基板１００、第１の半導体素子１０１、及び第２の半導体素子１０２により３段に構成したが、本発明は４段以上の構成の半導体装置にも適用できる。
【００６０】
また、上記実施形態１〜４では、信号線導体１１３ａとその両隣の電源導体１１４のうちの一方との間隔と、信号線導体１１３ａとその両隣の電源導体１１４のうちの他方との間隔を等しくしたが、必ずしも等しくしなくてもよい。
【００６１】
また、上記実施形態１〜４では、パッケージ基板１００と第１の半導体素子１０１を長方形状に形成し、第２の半導体素子１０２を正方形状に形成したが、パッケージ基板１００、第１の半導体素子１０１、及び第２の半導体素子１０２の形状は、上記実施形態１〜４の例に限られない。
【産業上の利用可能性】
【００６２】
本発明に係る半導体装置は、規格により規定された速度による信号の転送を実現し、半導体装置やこれを内蔵した電子機器の誤動作を防止する効果を有し、システムインパッケージ、チップオンチップ構造等を適用した半導体装置として有用である。
【符号の説明】
【００６３】
１００      パッケージ基板 
１０１      第１の半導体素子
１０２      第２の半導体素子
１０３      信号端子（第１の信号端子） 
１０４      電源端子（第１の固定端子） 
１０６      導体配線層 
１０７      信号端子（第３の信号端子） 
１０８      電源端子（第３の固定端子） 
１０９      ボンディングワイヤ 
１１１      信号端子（第４の信号端子） 
１１２      電源端子（第４の固定端子） 
１１３ａ    信号線導体 
１１３ｂ    信号線導体 
１１４      電源導体（固定導体）
１１４ｃ    第１導体部
１１４ｄ    第２導体部
１１４ｅ    第３導体部  
１１７      信号端子（第２の信号端子） 
１１８      電源端子（第２の固定端子）
７０１      第１の信号線部
７０２      第２の信号線部
７０３      固定部
８０１      第１の信号線部
８０２      第２の信号線部
８０３      固定部
９０１      第１の信号線部
９０２      第２の信号線部
９０３      固定部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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