(57)【要約】【課題】保護ダイオードの有無に拘らず、素子特性を精度良く測定することの可能なテストエレメントグループおよびそれを備えた半導体装置を提供する。【解決手段】テストエレメントグループ１０において、電界効果型トランジスタからなるｎ個の素子ＤＵＴ１〜ＤＵＴｎが規則的に配置されている。ドレイン線ＤＬおよびソース線ＳＬがそれぞれ、全ての素子ＤＵＴ１〜ＤＵＴｎに対して共通化されており、その一方で、ウェル線ＷＬが素子ＤＵＴ１〜ＤＵＴｎごとに１つずつ設けられている。選択対象の素子（選択素子ＤＵＴｘ）の素子特性を測定する際には、基板バイアス効果を利用して、非選択対象の素子（非選択素子ＤＵＴｙ）に流れるオフリーク電流を小さくする。【選択図】図１
2012069601.tif 000002
【特許請求の範囲】
【請求項１】
それぞれのウェル領域が電気的に分離された複数の第１トランジスタと、
各第１トランジスタのゲートに１つずつ電気的に接続された複数の第１ゲート線と、
全ての第１トランジスタのドレインまたはソースに電気的に接続された１つの第１信号線と、
全ての第１トランジスタのドレインおよびソースのうち前記第１信号線に未接続の端子に電気的に接続された１つの第２信号線と、
各第１トランジスタのウェル領域に１つずつ電気的に接続された複数のウェル線と
を備えた
テストエレメントグループ。
【請求項２】
前記第１トランジスタは、電界効果型トランジスタである
請求項１に記載のテストエレメントグループ。
【請求項３】
前記第１トランジスタのウェル領域と電気的に接続されたウェル領域を有する複数の第２トランジスタと、
各第２トランジスタのゲートに１つずつ電気的に接続された複数の第２ゲート線と
を備え、
前記第１信号線は、全ての第２トランジスタのドレインまたはソースに電気的に接続され、
前記第２信号線は、全ての第２トランジスタのドレインおよびソースのうち前記第１信号線に未接続の端子に電気的に接続されている
請求項１または請求項２に記載のテストエレメントグループ。
【請求項４】
それぞれのウェル領域が電気的に分離された複数のトランジスタと、
２以上のトランジスタごとに１つずつ設けられ、かつ各トランジスタ群において全てのトランジスタのゲートに電気的に接続された複数のゲート線と、
各トランジスタ群内の１つのトランジスタのドレインまたはソースに電気的に接続された複数の第１信号線と、
全てのトランジスタのドレインおよびソースのうち前記第１信号線に未接続の端子に電気的に接続された１つの第２信号線と、
各トランジスタ群において全てのトランジスタのウェル領域に電気的に接続された複数のウェル線と
を備えた
テストエレメントグループ。
【請求項５】
前記トランジスタは、電界効果型トランジスタである
請求項４に記載のテストエレメントグループ。
【請求項６】
前記複数のトランジスタは行列状に配列されており、
各ゲート線は、一行または一列に含まれる全てのトランジスタで共有化されており、
各第１信号線は、前記ゲート線の共有方向と直交するラインに含まれる全てのトランジスタで共有化されている
請求項４または請求項５に記載のテストエレメントグループ。
【請求項７】
半導体基板上に、
それぞれのウェル領域が電気的に分離された複数の第１トランジスタと、
各第１トランジスタのゲートに１つずつ電気的に接続された複数の第１ゲート線と、
全ての第１トランジスタのドレインまたはソースに電気的に接続された１つの第１信号線と、
全ての第１トランジスタのドレインおよびソースのうち前記第１信号線に未接続の端子に電気的に接続された１つの第２信号線と、
各第１トランジスタのウェル領域に１つずつ電気的に接続された複数のウェル線と
を備えた
半導体装置。
【請求項８】
前記第１トランジスタは、電界効果型トランジスタである
請求項７に記載の半導体装置。
【請求項９】
前記第１トランジスタのウェル領域と電気的に接続されたウェル領域を有する複数の第２トランジスタと、
各第２トランジスタのゲートに１つずつ電気的に接続された複数の第２ゲート線と
を備え、
前記第１信号線は、全ての第２トランジスタのドレインまたはソースに電気的に接続され、
前記第２信号線は、全ての第２トランジスタのドレインおよびソースのうち前記第１信号線に未接続の端子に電気的に接続されている
請求項７または請求項８に記載の半導体装置。
【請求項１０】
前記第１トランジスタ、前記第１ゲート線、前記第１信号線、前記第２信号線および前記ウェル線は、チップ領域またはスクライブ領域に配置されている
請求項７または請求項８に記載の半導体装置。
【請求項１１】
前記第１トランジスタ、前記第１ゲート線、前記第１信号線、前記第２信号線および前記ウェル線と電気的に分離された集積回路を備えた
請求項７または請求項８に記載の半導体装置。
【請求項１２】
半導体基板上に、
それぞれのウェル領域が電気的に分離された複数のトランジスタと、
２以上のトランジスタごとに１つずつ設けられ、かつ各トランジスタ群において全てのトランジスタのゲートに電気的に接続された複数のゲート線と、
各トランジスタ群内の１つのトランジスタのドレインまたはソースに電気的に接続された複数の第１信号線と、
全てのトランジスタのドレインおよびソースのうち前記第１信号線に未接続の端子に電気的に接続された１つの第２信号線と、
各トランジスタ群において全てのトランジスタのウェル領域に電気的に接続された複数のウェル線と
を備えた
半導体装置。
【請求項１３】
前記トランジスタは、電界効果型トランジスタである
請求項１２に記載の半導体装置。
【請求項１４】
前記複数のトランジスタは行列状に配列されており、
各ゲート線は、一行または一列に含まれる全てのトランジスタで共有化されており、
各第１信号線は、前記ゲート線の共有方向と直交するラインに含まれる全てのトランジスタで共有化されている
請求項１２または請求項１３に記載の半導体装置。
【請求項１５】
前記複数のゲート線のうち１つのゲート線を選択する第１選択回路を備えた
請求項１２または請求項１３に記載の半導体装置。
【請求項１６】
前記複数のウェル線のうち１つのウェル線に選択電圧を印加するとともに、前記複数のウェル線のうち残りのウェル線に非選択電圧を印加する第２選択回路を備えた
請求項１５に記載の半導体装置。
【請求項１７】
前記第１選択回路は、第１デコーダ回路と、前記第１デコーダ回路によって制御される第１スイッチ回路とを有し、
前記第２選択回路は、第２デコーダ回路と、前記第２デコーダ回路によって制御される第２スイッチ回路を有し、
前記第１デコーダ回路が、前記第２デコーダ回路を兼ねている
請求項１６に記載の半導体装置。
【請求項１８】
前記トランジスタ、前記ゲート線、前記第１信号線、前記第２信号線および前記ウェル線は、チップ領域またはスクライブ領域に配置されている
請求項１２または請求項１３に記載の半導体装置。
【請求項１９】
前記トランジスタ、前記ゲート線、前記第１信号線、前記第２信号線および前記ウェル線と電気的に分離された集積回路を備えた
請求項１２または請求項１３に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、多数の素子が結線されたテストエレメントグループ（Test Element Group : ＴＥＧ）およびそれを半導体基板上に備えた半導体装置に関する。
【背景技術】
【０００２】
近年、素子の微細化に伴い、素子特性のレイアウト依存性が顕著化し、加えて、ウェハ内の素子特性のバラツキが増大しており、これらが回路製造時の課題となっている。例えば、ＭＯＳＦＥＴの閾値電圧や電流電圧特性等のレイアウト依存性およびウェハ面内バラツキが、半導体装置の信頼性、および製造時の歩留まりに大きく影響している。
【０００３】
半導体装置の信頼性、製造時の歩留まりを向上させる方法として、例えば、製造ラインにおける素子特性のレイアウト依存性および素子特性のバラツキを予め把握し、それらを許容した回路設計が一般に行われている。また、半導体装置の製造ラインにおいて、素子特性のレイアウト依存性および特性バラつきをモニターするとともに、それらの数値を管理することは、半導体装置の歩留まりを安定化することに繋がる。
【０００４】
従来、素子特性のレイアウト依存性や素子特性のバラツキを測定する方法として、ウェハ内に複数のＴＥＧを設け、各ＴＥＧに含まれる単体素子の特性を評価する方法が知られている。ＴＥＧには、半導体装置で使用される実動作素子と同様の素子が搭載されているので、ＴＥＧを評価することで、半導体装置内の実動作素子の特性のレイアウト依存性や特性バラツキを推定することができる。ただし、世代が進むごとに、レイアウトが複雑化し、回路設計に必要な素子特性のデータが大量となっており、それに応じて、評価が必要な素子数も大量となってきている。
【０００５】
そのため、１個または数個の素子が評価可能な複数のＴＥＧを半導体チップ内に搭載する従来の評価方法では、必要とするＴＥＧを半導体チップ内に搭載するための面積が非常に大きくなってしまう。そこで、近年では、例えば、図１８に示したように、ドレイン線ＤＬ、ソース線ＳＬおよびウェル線ＷＬを、全ての素子ＤＵＴ１〜ＤＵＴｎに対して共通化して素子の搭載密度を向上させ、大量の素子の特性を小規模のＴＥＧ面積で取得する方法が提案されている（例えば、特許文献１）。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００７−１０３９４６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかし、上記の方法では、例えば、１つの素子ＤＵＴ１を測定する際に、素子ＤＵＴ１に流れる電流Ｉｄｓと、その他の全ての素子ＤＵＴ２〜ＤＵＴｎに流れるオフリーク電流Ｉｏｆｆ２〜Ｉｏｆｆｎとの合成電流が、ドレイン線ＤＬに検出されてしまう。なお、オフリーク電流とは、トランジスタが完全にオフできずにドレインソース間に流れる電流を指している。従って、オフリーク電流の合計（ΣＩｏｆｆ２〜Ｉｏｆｆｎ）が、測定対象の素子ＤＵＴ１に流れる電流Ｉｄｓとの関係で無視できない程大きい場合には、測定対象の素子ＤＵＴ１の素子特性を正確に測定できないという問題があった。
【０００８】
そこで、上記の方法に代わる方法として、例えば、測定対象外の素子ＤＵＴ２〜ＤＵＴｎのゲートに数ボルトの負バイアスを印加して、オフリーク電流の合計（ΣＩｏｆｆ２〜Ｉｏｆｆｎ）を低減させることが考えられる。しかし、各ゲート線ＧＬ１〜ＧＬｎに保護ダイオードが並列接続されている場合に、測定対象外の素子ＤＵＴ２〜ＤＵＴｎのゲートに数ボルトの負バイアスを印加すると、各ゲート線ＧＬ２〜ＧＬｎに接続された保護ダイオードがオンしてしまう。その結果、それらの保護ダイオードを通じてゲート線ＧＬ２〜ＧＬｎに大きな電流が流れてしまい、測定対象の素子ＤＵＴ１の素子特性を正確に測定することができない。従って、この方法は、解決策としては適切ではない。
【０００９】
本発明はかかる問題点に鑑みてなされたものであり、その目的は、保護ダイオードの有無に拘らず、素子特性を精度良く測定することの可能なテストエレメントグループおよびそれを備えた半導体装置を提供することにある。
【課題を解決するための手段】
【００１０】
本発明の第１のテストエレメントグループは、それぞれのウェル領域が電気的に分離された複数の第１トランジスタと、各第１トランジスタのゲートに１つずつ電気的に接続された複数の第１ゲート線とを備えたものである。このテストエレメントグループは、さらに、全ての第１トランジスタのドレインまたはソースに電気的に接続された１つの第１信号線と、全ての第１トランジスタのドレインおよびソースのうち第１信号線に未接続の端子に電気的に接続された１つの第２信号線と、各第１トランジスタのウェル領域に１つずつ電気的に接続された複数のウェル線とを備えている。
【００１１】
本発明の第１の半導体装置は、半導体基板上に第１のテストエレメントグループを備えたものである。
【００１２】
本発明の第１のテストエレメントグループおよび第１の半導体装置では、第１信号線および第２信号線がそれぞれ、全ての第１トランジスタに対して共通化されており、その一方で、ウェル線が第１トランジスタごとに１つずつ設けられている。これにより、例えば、選択対象のトランジスタに対応するウェル線に選択電圧を印加するとともに、非選択対象のトランジスタに対応するウェル線に非選択電圧を印加することにより、基板バイアス効果を利用して、非選択対象のトランジスタに流れるオフリーク電流を十分に小さくすることができる。
【００１３】
本発明の第２のテストエレメントグループは、それぞれのウェル領域が電気的に分離された複数のトランジスタと、２以上のトランジスタごとに１つずつ設けられ、かつ各トランジスタ群において全てのトランジスタのゲートに電気的に接続された複数のゲート線とを備えたものである。このテストエレメントグループは、さらに、各トランジスタ群内の１つのトランジスタのドレインまたはソースに電気的に接続された複数の第１信号線と、全てのトランジスタのドレインおよびソースのうち第１信号線に未接続の端子に電気的に接続された１つの第２信号線と、各トランジスタ群において全てのトランジスタのウェル領域に電気的に接続された複数のウェル線とを備えている。
【００１４】
本発明の第２の半導体装置は、半導体基板上に第２のテストエレメントグループを備えたものである。
【００１５】
本発明の第２のテストエレメントグループおよび第２の半導体装置では、各トランジスタ群において、ゲート線およびウェル線がそれぞれ、トランジスタ群内の全てのトランジスタに対して共通化されている。さらに、第２信号線がテストエレメントグループ内の全てのトランジスタに対して共通化されており、かつ、各第１信号線が、各トランジスタ群に含まれる１つのトランジスタの入力端子に接続されている。これにより、例えば、選択対象のトランジスタ群において、選択対象のトランジスタに対応する第１信号線に所定の信号電圧を印加するとともに、非選択対象のトランジスタに対応する第１信号線に０Ｖを印加する。さらに、選択対象のトランジスタ群に対応するウェル線に選択電圧を印加するとともに、非選択対象のトランジスタ群に対応するウェル線に非選択電圧を印加する。その結果、基板バイアス効果により、非選択対象のトランジスタ群に流れるオフリーク電流を十分に小さくすることができる。
【発明の効果】
【００１６】
本発明の第１のテストエレメントグループおよび第１の半導体装置によれば、基板バイアス効果を利用して、非選択対象のトランジスタに流れるオフリーク電流を十分に小さくするようにしたので、仮に第１ゲート線に保護ダイオードが並列接続されていたとしても、保護ダイオードがオンする虞はない。従って、保護ダイオードの有無に拘らず、素子特性を精度良く測定することができる。
【００１７】
本発明の第２のテストエレメントグループおよび第２の半導体装置によれば、基板バイアス効果を利用して、非選択対象のトランジスタ群に流れるオフリーク電流を十分に小さくするようにしたので、仮にゲート線に保護ダイオードが並列接続されていたとしても、保護ダイオードがオンする虞はない。従って、保護ダイオードの有無に拘らず、素子特性を精度良く測定することができる。
【図面の簡単な説明】
【００１８】
【図１】本発明の第１の実施の形態に係る半導体装置の一例を表す回路図である。
【図２】図１のテストエレメントグループに搭載された素子の一具体例を表す回路図である。
【図３】図１のテストエレメントグループにおけるウェル領域のレイアウトの一例を表す平面図および断面図である。
【図４】図２の素子のＶｇｓ−Ｉｄｓ特性の一例を表す特性図である。
【図５】図２の素子のＶｇｓ−Ｉｄｓ特性の他の例を表す特性図である。
【図６】図１の選択回路の一例を表す回路図である。
【図７】本発明の第２の実施の形態に係る半導体装置の一例を表す回路図である。
【図８】図７の選択回路の一例を表す回路図である。
【図９】本発明の第３の実施の形態に係る半導体装置の一例を表す回路図である。
【図１０】図９のテストエレメントグループにおけるウェル領域のレイアウトの一例を表す平面図である。
【図１１】本発明の第４の実施の形態に係る半導体装置の一例を表す回路図である。
【図１２】図１，図７，図９，図１１のウェル線とパッドとの間に設けられた選択回路の一例を表す回路図である。
【図１３】図１のテストエレメントグループにおいてウェル領域を共有化したときの回路構成の一例を表す回路図である。
【図１４】図１３の回路構成におけるウェル領域のレイアウトの一例を表す平面図および断面図である。
【図１５】図１のテストエレメントグループにおいてウェル線を共有化したときの回路構成の一例を表す回路図である。
【図１６】図１，図７，図９，図１１のテストエレメントグループおよび選択回路がウェハ上のチップ領域またはスクライブ領域に配置されているときのレイアウトの一例を表す平面図である。
【図１７】図１，図７，図９，図１１のテストエレメントグループおよび選択回路と電気的に分離された集積回路がチップ上に設けられているときのレイアウトの一例を表す平面図である。
【図１８】比較例に係る半導体装置の一例を表す回路図である。
【図１９】オフリーク電流を説明するための図である。
【発明を実施するための形態】
【００１９】
以下、発明を実施するための形態について、図面を参照して詳細に説明する。なお、説明は以下の順序で行う。
１．第１の実施の形態（図１〜図６）
素子ごとにウェル線が設けられ、かつウェル線にパッドが接続されている例
２．第２の実施の形態（図７、図８）
素子ごとにウェル線が設けられ、かつウェル線に選択回路が接続されている例
３．第３の実施の形態（図９、図１０）
行ごとにウェル線が設けられ、かつウェル線にパッドが接続されている例
４．第４の実施の形態（図１１）
行ごとにウェル線が設けられ、かつウェル線に選択回路が接続されている例
５．変形例（図１２〜図１５）
ウェル線に別個の選択回路が接続されている例
ウェル領域が一部で共有化されている例
ウェル線が一部で共有化されている例
６．適用例（図１６、図１７）
ＴＥＧがウェハまたはチップ上に設けられている例
７．従来技術の説明（図１８、図１９）
【００２０】
＜１．第１の実施の形態＞
[構成]
図１は、本発明の第１の実施の形態に係る半導体装置１の全体構成の一例を表したものである。半導体装置１は、半導体基板（図示せず）上に、テストエレメントグループ１０と、選択回路２０とを備えたものである。
【００２１】
（テストエレメントグループ１０）
テストエレメントグループ１０は、実装評価用の多数の素子が規則的に配置されるとともに、結線されたものである。テストエレメントグループ１０は、例えば、図１に示したように、ｎ個の素子ＤＵＴ１〜ＤＵＴｎを備えている。ｎは２以上の正数である。以下では、テストエレメントグループ１０に含まれる１つの素子の名称として、素子ＤＵＴｉ（ｉは１以上、ｎ以下の正数）（図示せず）を用いるものとする。
【００２２】
各素子ＤＵＴｉは、例えば、一直線状、または行列状に配置されている。各素子ＤＵＴｉは、図２に示したように、４端子のトランジスタＴｒを含んでいる。トランジスタＴｒは、具体的には、電界効果型トランジスタである。各素子ＤＵＴｉは、１つの選択端子Ｓと、１つのウェル端子Ｗと、１つの入力端子ＩＮと、１つの出力端子ＯＵＴとを有している。選択端子ＳはトランジスタＴｒのゲートに接続されており、ウェル端子ＷはトランジスタＴｒのウェル領域に接続されている。なお、各トランジスタＴｒのウェル領域は、互いに電気的に分離されている。また、入力端子ＩＮはトランジスタＴｒのドレインまたはソースに接続されており、出力端子ＯＵＴはトランジスタＴｒのドレインおよびソースのうち入力端子ＩＮに未接続の端子に接続されている。
【００２３】
テストエレメントグループ１０は、ｎ本のゲート線ＧＬ１〜ＧＬｎと、ｎ本のウェル線ＷＬ１〜ＷＬｎとを有している。以下では、ｎ本のゲート線ＧＬ１〜ＧＬｎのうちの１本のゲート線の名称として、ゲート線ＧＬｉ（ｉは１以上、ｎ以下の正数）（図示せず）を用い、ｎ本のウェル線ＷＬ１〜ＷＬｎのうちの１本のウェル線の名称として、ウェル線ＷＬｉ（ｉは１以上、ｎ以下の正数）（図示せず）を用いるものとする。さらに、テストエレメントグループ１０は、一端がｎ本に分枝された１つのドレイン線ＤＬと、一端がｎ本に分枝された１つのソース線ＳＬとを有している。
【００２４】
ゲート線ＧＬｉでは、一端がトランジスタＴｒの選択端子Ｓに接続されており、他端が選択回路２０に接続されている。ウェル線ＷＬｉでは、一端がトランジスタＴｒのウェル端子Ｗに接続されており、他端がパッドＰｗｉ（ｉは１以上、ｎ以下の正数）（図示せず）に接続されている。なお、パッドＰｗｉは、パッドＰｗ１〜Ｐｗｎのうち１つのパッドの名称である。ドレイン線ＤＬでは、各分枝が素子ＤＵＴｉごとに１本ずつ出力端子ＯＵＴに接続されており、他端がパッドＰDに接続されている。ソース線ＳＬでは、各分枝が素子ＤＵＴｉごとに１本ずつ入力端子ＩＮに接続されており、他端がパッドＰｓに接続されている。
【００２５】
図３（Ａ），（Ｂ）は、各トランジスタＴｒのウェル領域の導電型がｐ型となっている場合の、ウェル領域のレイアウトの一例を表したものである。具体的には、図３（Ａ）は、テストエレメントグループ１０において、各トランジスタＴｒのウェル領域ＰＷＬが面内で所定の間隔で行列状に配置されている様子を模式的に表したものである。また、図３（Ｂ）は、テストエレメントグループ１０において、図３（Ａ）のＡ−Ａ矢視方向の断面構成を表したものである。
【００２６】
テストエレメントグループ１０は、例えば、図３（Ａ），（Ｂ）に示したように、ｐ型の半導体基板ＰＳＵＢ上にｎ型のディープウェル層ＤＮＷを有しており、このディープウェル層ＤＮＷ上に、各トランジスタＴｒのｐ型のウェル領域ＰＷＬと、ｐ型のウェル領域ＰＷＬ同士を互いに電気的に分離するｎ型のウェル領域ＮＷＬとを有している。なお、テストエレメントグループ１０内の導電型は上記に限定されるものではなく、上記と逆になっていてもよい。また、各トランジスタＴｒのウェル領域同士を互いに電気的に分離するために、上記以外の方法、例えば、ＳＴＩ（shallow trench isolation）や、ＤＴＩ(deep trench isolation)などが適用されていてもよい。
【００２７】
図４，図５は、トランジスタＴｒのゲートソース間電圧Ｖｇｓとドレインソース間電流Ｉｄｓとの関係の一例を表したものである。図４には、トランジスタＴｒがｎチャネル型である場合に、ウェル領域に印加するバイアス電圧Ｖｂｓを変化させたときのＶｇｓ−Ｉｄｓ曲線の変化の様子（基板バイアス効果）が示されている。一方、図５には、トランジスタＴｒがｐチャネル型である場合に、ウェル領域に印加するバイアス電圧Ｖｂｓを変化させたときのＶｇｓ−Ｉｄｓ曲線の変化の様子（基板バイアス効果）が示されている。
【００２８】
図４に示したように、トランジスタＴｒがｎチャネル型である場合には、バイアス電圧Ｖｂｓを負（例えば−１Ｖ）にすることで、バイアス電圧Ｖｂｓを正にしたりゼロにしたりしたときと比べてオフリーク電流（Ｖｇｓ＝０のときのＩｄｓ）が２桁〜３桁程度小さくなることがわかる。また、図５に示したように、トランジスタＴｒがｐチャネル型である場合には、バイアス電圧Ｖｂｓを正（例えば＋１Ｖ）にすることで、バイアス電圧Ｖｂｓを負にしたりゼロにしたりしたときと比べてオフリーク電流（Ｖｇｓ＝０のときのＩｄｓ）が２桁〜３桁程度小さくなることがわかる。
【００２９】
（選択回路２０）
次に、選択回路２０について説明する。選択回路２０は、テストエレメントグループ１０内の１つの素子ＤＵＴｉ（ゲート線ＧＬｉ）を選択するものである。選択回路２０は、例えば、図１に示したように、デコーダ回路２１およびスイッチ回路２２を有している。
【００３０】
スイッチ回路２２は、例えば、図６に示したように、ゲート線ＧＬｉごとにスイッチ素子２２Ａを備えている。スイッチ素子２２Ａは、デコーダ回路２１によって制御されるものである。スイッチ素子２２Ａは、出力線ＯＬｉ（ｉは１以上、ｎ以下の正数）を介してデコーダ回路２１から入力された制御信号に応じて、パッドＰｓ１に入力されている選択ゲート電圧およびパッドＰｓ２に入力されている非選択ゲート電圧のいずれかをゲート線ＧＬｉに出力するようになっている。なお、出力線ＯＬｉは、出力線ＯＬ１〜ＯＬｎのうちの１本の出力線の名称である。
【００３１】
スイッチ素子２２Ａは、例えば、デコーダ回路２１から選択信号が入力されると、選択ゲート電圧をゲート線ＧＬｉに出力し、デコーダ回路２１から非選択信号が入力されると、非選択ゲート電圧をゲート線ＧＬｉに出力するようになっている。ここで、選択ゲート電圧は、トランジスタＴｒをオンさせる閾値電圧以上の電圧（オン電圧）である。一方、非選択ゲート電圧は、トランジスタＴｒをオンさせる閾値電圧未満の電圧（オフ電圧）である。
【００３２】
スイッチ素子２２Ａは、例えば、図６に示したように、スイッチＳＷ１およびトランジスタＴｒ１を含んで構成されている。スイッチＳＷ１は、例えば、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）トランスファーゲートからなる。なお、スイッチＳＷ１は、電気信号で開閉制御の可能なスイッチであれば、どのようなスイッチであってもかまわない。
【００３３】
デコーダ回路２１は、例えば、図６に示したように、スイッチ素子２２Ａごとにデコード素子２１Ａを備えている。デコード素子２１Ａは、例えば、パッドＰｄ１〜Ｐｄｋ（ｋは２以上の正数）に入力されたゲート選択信号に基づいて、制御信号として選択信号もしくは非選択信号をスイッチ素子２２Ａに出力するようになっている。なお、図６には、パッドＰｄ１〜Ｐｄｋのうち４つのパッドＰｄｋ−３〜Ｐｄｋがデコード素子２１Ａの入力端に１本ずつ接続されている例が記載されているが、これは、４ビットを超えるビット数で全てのスイッチ素子２２Ａを選択する場合に限定されるものである。従って、例えば、スイッチ素子２２Ａの数が４ビット以下で十分な数となっている場合には、全てのスイッチ素子２２Ａを選択することができるだけのパッド数で十分である。
【００３４】
[動作]
次に、本実施の形態の半導体装置１の動作の一例について説明する。
【００３５】
まず、半導体装置１を評価する評価装置（図示せず）からデコーダ回路２１に対してゲート選択信号が入力される。すると、素子ＤＵＴ１〜ＤＵＴｎのうちデコーダ回路２１によって選択された１つの素子ＤＵＴｉ（以下、「選択素子ＤＵＴｘ」（図示せず）と称する。）に対応するスイッチ素子２２Ａから、選択素子ＤＵＴｘの選択端子Ｓに対して選択ゲート電圧（オン電圧）が出力される。さらに、素子ＤＵＴ１〜ＤＵＴｎのうち選択素子ＤＵＴｘ以外の全ての素子ＤＵＴｉ（以下、「非選択素子ＤＵＴｙ」（図示せず）と称する。）に対応するスイッチ素子２２Ａから、非選択素子ＤＵＴｙの選択端子Ｓに対して非選択ゲート電圧（オフ電圧）が出力される。
【００３６】
このとき、評価装置（図示せず）からパッドＰｗ１〜Ｐｗｎ，ＰD，Ｐｓに対して、評価用の信号が入力される。具体的には、パッドＰDに対して正のバイアス電圧が印加され、パッドＰｓに対して、パッドＰDの電圧よりも低いバイアス電圧が印加される。例えば、パッドＰｓに対しては０Ｖが印加される。さらに、各トランジスタＴｒがｎ型である場合、選択素子ＤＵＴｘのウェル端子Ｗが接続されたパッド（以下、「パッドＰｗｘ」（図示せず）と称する。）に対して選択電圧（例えば０Ｖ）が印加され、非選択素子ＤＵＴｙのウェル端子Ｗが接続されたパッド（以下、「パッドＰｗｙ」（図示せず）と称する。）に対して非選択電圧（例えば−１Ｖ）が印加される。上記とは逆に、各トランジスタＴｒがｐ型である場合、パッドＰｗｘに対して選択電圧（例えば０Ｖ）が印加され、パッドＰｗｙに対して非選択電圧（例えば＋１Ｖ）が印加される。
【００３７】
ここで、選択電圧は、トランジスタＴｒのゲートにオン電圧が印加されている時に、この選択電圧がウェル領域に印加された場合にトランジスタＴｒをオフさせることのない電圧である。一方、非選択電圧は、トランジスタＴｒのゲートにオフ電圧が印加されている時に、この非選択電圧がウェル領域に印加された場合にトランジスタＴｒから漏れ出るオフリーク電流を十分に小さくすることの可能な電圧である。なお、複数のパッドＰｗｉ（パッドＰｗｙ）に対して非選択電圧を印加する場合に、各パッドＰｗｙに印加する非選択電圧の値は、互いに等しくなっていてもよいし、素子ＤＵＴｉごとに、素子ＤＵＴｉの素子特性に応じた値に設定されていてもよい。同様に、複数のパッドＰｗｉ（パッドＰｗｘ）に対して選択電圧を印加する場合に、各パッドＰｗｘに印加する選択電圧の値は、互いに等しくなっていてもよいし、素子ＤＵＴｉごとに、素子ＤＵＴｉの素子特性に応じた値に設定されていてもよい。
【００３８】
これにより、選択ゲート電圧が入力された選択素子ＤＵＴｘがアクティブとなり（トランジスタＴｒがオンし）、選択素子ＤＵＴｘを介してパッドＰｓからパッドＰDへ電流が流れる。このとき、アクティブとなっていない（トランジスタＴｒがオフしている）非選択素子ＤＵＴｙでは、ウェル端子Ｗに印加された非選択電圧による基板バイアス効果により、オフリーク電流が十分に小さくなっている。そのため、パッドＰDまたはパッドＰｓで検出される電流（検出電流）に含まれる、非選択素子ＤＵＴｙからのオフリーク電流の割合は、ほとんど無視できる程度に小さくなっている。従って、評価装置は、パッドＰDまたはパッドＰｓで検出される電流に基づいて、選択素子ＤＵＴｘの素子特性を正確に測定することができる。
【００３９】
[効果]
ところで、従来の半導体装置では、例えば、図１８に示したように、ドレイン線ＤＬ、ソース線ＳＬおよびウェル線ＷＬが、全ての素子ＤＵＴ１〜ＤＵＴｎに対して共通化されている。このようにした場合には、素子の搭載密度が向上するので、大量の素子の特性を小規模のＴＥＧ面積で取得することが可能となる。しかし、図１８に示した構成では、例えば、１つの素子ＤＵＴ１を測定する際に、素子ＤＵＴ１に流れる電流Ｉｄｓと、その他の全ての素子ＤＵＴ２〜ＤＵＴｎのオフリーク電流Ｉｏｆｆ２〜Ｉｏｆｆｎとの合成電流が、ドレイン線ＤＬに検出されてしまい、測定対象の素子ＤＵＴ１の素子特性を正確に測定できない場合があった。特に、例えば、素子ＤＵＴ２〜ＤＵＴｎの中に、ゲート長が細く、ゲート幅が広いものや、閾値電圧の低いものが混在している場合には、オフリーク電流の合計（ΣＩｏｆｆ２〜Ｉｏｆｆｎ）が大きくなる。従って、オフリーク電流の合計（ΣＩｏｆｆ２〜Ｉｏｆｆｎ）が、測定対象の素子ＤＵＴ１に流れる電流Ｉｄｓとの関係で無視できない程大きくなった場合には、測定対象の素子ＤＵＴ１の素子特性を正確に測定できないという問題があった。
【００４０】
例えば、ゲートソース間電圧Ｖｇｓを０Ｖにしたときに素子ＤＵＴ１に流れるＩｄｓを測定しようとした場合に、図１９に示したように、オフリーク電流の合計（ΣＩｏｆｆ２〜Ｉｏｆｆｎ）が、素子ＤＵＴ１に流れるＩｄｓよりも大幅に大きくなってしまうこともある。これでは、何の特性を測定しているのか全くわからない。
【００４１】
上記の問題に対して、オフリーク電流を小さくするために、例えば、測定対象外の素子ＤＵＴ２〜ＤＵＴｎのゲートに数ボルトの負バイアスを印加して、オフリーク電流の合計（ΣＩｏｆｆ２〜Ｉｏｆｆｎ）を低減させることが考えられる。しかし、各ゲート線ＧＬ１〜ＧＬｎに保護ダイオードが並列接続されている場合に、測定対象外の素子ＤＵＴ２，…，ＤＵＴｎのゲートに数ボルトの負バイアスを印加すると、各ゲート線ＧＬ２〜ＧＬｎに接続された保護ダイオードがオンしてしまう。その結果、それらの保護ダイオードを通じてゲート線ＧＬ２〜ＧＬｎに大きな電流が流れてしまい、測定対象の素子ＤＵＴ１の素子特性を正確に測定することができない。従って、この方法は、解決策としては適切ではない。
【００４２】
一方、本実施の形態の半導体装置１では、ドレイン線ＤＬおよびソース線ＳＬがそれぞれ、全ての素子ＤＵＴｉに対して共通化される一方で、ウェル線ＷＬが素子ＤＵＴｉごとに１つずつ設けられている。これにより、例えば、選択素子ＤＵＴｘに対応するウェル線ＷＬｘに選択電圧を印加するとともに、非選択素子ＤＵＴｙに対応するウェル線ＷＬｙに非選択電圧を印加することにより、基板バイアス効果を利用して、非選択素子ＤＵＴｙに流れるオフリーク電流を十分に小さくすることができる。その結果、パッドＰDまたはパッドＰｓで検出される電流に基づいて、素子特性を精度良く測定することができる。
【００４３】
また、本実施の形態の半導体装置１では、ゲート線ＧＬ１〜ＧＬｎに負バイアスを印加する必要はないので、仮にゲート線ＧＬ１〜ＧＬｎに保護ダイオードが並列接続されていたとしても、保護ダイオードがオンする虞はない。従って、保護ダイオードの有無に拘らず、素子特性を精度良く測定することができる。
【００４４】
＜２．第２の実施の形態＞
[構成]
図７は、本発明の第２の実施の形態に係る半導体装置２の全体構成の一例を表したものである。半導体装置２は、半導体基板（図示せず）上に、テストエレメントグループ１０と、選択回路３０とを備えたものである。選択回路３０には、デコーダ回路２１およびスイッチ回路２２の他に、さらにスイッチ回路２３が設けられている。また、半導体装置２では、パッドＰｗ１〜Ｐｗｎが省略されており、ウェル線ＷＬ１〜ＷＬｎがスイッチ回路２３に接続されている。そこで、以下では、主に、上記実施の形態との相違点であるスイッチ回路２３の構成およびウェル線ＷＬ１〜ＷＬｎの接続関係について説明し、上記実施の形態との共通点についての説明を適宜省略するものとする。
【００４５】
（スイッチ回路２３）
スイッチ回路２３は、例えば、図８に示したように、ウェル線ＷＬｉ（素子ＤＵＴｉ）ごとにスイッチ素子２３Ａを備えている。スイッチ素子２３Ａは、デコーダ回路２１によって制御されるものである。つまり、デコーダ回路２１は、スイッチ素子２２Ａ，２３Ａの双方を制御するようになっている。スイッチ素子２３Ａは、出力線ＯＬｉを介してデコーダ回路２１から入力された制御信号に応じて、パッドＰｓ３に入力されている選択電圧およびパッドＰｓ４に入力されている非選択電圧のいずれかをウェル線ＷＬｉに出力するようになっている。スイッチ素子２３Ａは、例えば、デコーダ回路２１から選択信号が入力されると、選択電圧をウェル線ＷＬｉに出力し、デコーダ回路２１から非選択信号が入力されると、非選択電圧をウェル線ＷＬｉに出力するようになっている。
【００４６】
ここで、選択電圧は、トランジスタＴｒのゲートにオン電圧が印加されている時に、この選択電圧がウェル領域に印加された場合にトランジスタＴｒをオフさせることのない電圧である。一方、非選択電圧は、トランジスタＴｒのゲートにオフ電圧が印加されている時に、この非選択電圧がウェル領域に印加された場合にトランジスタＴｒから漏れ出るオフリーク電流を十分に小さくすることの可能な電圧である。
【００４７】
スイッチ素子２３Ａは、例えば、図８に示したように、スイッチＳＷ２，ＳＷ３およびノット回路ＮＯＴを含んで構成されている。スイッチＳＷ２，ＳＷ３は、例えば、ＣＭＯＳトランスファーゲートからなる。なお、スイッチＳＷ２，ＳＷ３は、電気信号で開閉制御の可能なスイッチであれば、どのようなスイッチであってもかまわない。ノット回路ＮＯＴは、入力を反転させる論理素子であり、具体的には、デコーダ回路２１から選択信号が入力されると非選択信号をスイッチＳＷ３に出力し、デコーダ回路２１から非選択信号が入力されると選択信号をスイッチＳＷ３に出力するようになっている。
【００４８】
スイッチＳＷ２は、例えば、デコーダ回路２１から選択信号が入力されると、選択電圧をウェル線ＷＬｉに出力し、デコーダ回路２１から非選択信号が入力されると、ウェル線ＷＬｉをパッドＰｓ３から切り離す（スイッチオフする）ようになっている。スイッチＳＷ３は、例えば、ノット回路ＮＯＴから選択信号が入力されると、選択電圧をウェル線ＷＬｉに出力しノット回路ＮＯＴから非選択信号が入力されると、ウェル線ＷＬｉをパッドＰｓ４から切り離す（スイッチオフする）ようになっている。
【００４９】
[動作]
次に、本実施の形態の半導体装置２の動作の一例について説明する。
【００５０】
まず、半導体装置２を評価する評価装置（図示せず）からデコーダ回路２１に対してゲート選択信号が入力される。すると、選択素子ＤＵＴｘに対応するスイッチ素子２２Ａから、選択素子ＤＵＴｘの選択端子Ｓに対して選択ゲート電圧（オン電圧）が出力される。さらに、非選択素子ＤＵＴｙに対応するスイッチ素子２２Ａから、非選択素子ＤＵＴｙの選択端子Ｓに対して非選択ゲート電圧（オフ電圧）が出力される。
【００５１】
また、選択素子ＤＵＴｘに対応するスイッチ素子２３Ａから、選択素子ＤＵＴｘのウェル端子Ｗに対して選択電圧が出力される。さらに、非選択素子ＤＵＴｙに対応するスイッチ素子２３Ａから、非選択素子ＤＵＴｙのウェル端子Ｗに対して非選択電圧が出力される。このとき、各トランジスタＴｒがｎ型である場合、評価装置からパッドＰｓ３に対して印加される選択電圧は例えば０Ｖであり、評価装置からパッドＰｓ４に対して印加される非選択電圧は例えば−１Ｖである。上記とは逆に、各トランジスタＴｒがｐ型である場合、評価装置からパッドＰｓ３に対して印加される選択電圧は例えば０Ｖであり、評価装置からパッドＰｓ４に対して印加される非選択電圧は例えば＋１Ｖである。
【００５２】
これにより、選択ゲート電圧が入力された選択素子ＤＵＴｘがアクティブとなり（トランジスタＴｒがオンし）、選択素子ＤＵＴｘを介してパッドＰｓからパッドＰDへ電流が流れる。このとき、アクティブとなっていない（トランジスタＴｒがオフしている）非選択素子ＤＵＴｙでは、ウェル端子Ｗに印加された非選択電圧による基板バイアス効果によってオフリーク電流が十分に小さくなっている。そのため、パッドＰDまたはパッドＰｓで検出される電流（検出電流）に含まれる、非選択素子ＤＵＴｙからのオフリーク電流の割合は、ほとんど無視できる程度に小さくなっている。従って、評価装置は、パッドＰDまたはパッドＰｓで検出される電流に基づいて、選択素子ＤＵＴｘの素子特性を正確に測定することができる。
【００５３】
[効果]
このように、本実施の形態の半導体装置２では、上記実施の形態の半導体装置１と同様、保護ダイオードの有無に拘らず、素子特性を精度良く測定することができる。さらに、本実施の形態では、パッドＰｗ１〜Ｐｗｎが省略され、各トランジスタＴｒのウェル領域の電圧を制御するスイッチ素子２３Ａが選択回路３０内に設けられているので、半導体装置２に含まれるパッドの数を、上記実施の形態の半導体装置１よりも減らすことができる。これにより、半導体装置２の面積を上記実施の形態の半導体装置１よりも小さくすることができる。
【００５４】
＜３．第３の実施の形態＞
[構成] 
図９は、本発明の第３の実施の形態に係る半導体装置３の全体構成の一例を表したものである。半導体装置３は、半導体基板（図示せず）上に、テストエレメントグループ４０と、選択回路２０とを備えたものである。テストエレメントグループ４０は、実装評価用の多数の素子が２次元配置されるとともに、結線されたものである。テストエレメントグループ４０は、図９に示したように、ｍ×ｎ個の素子ＤＵＴ（１，１）〜ＤＵＴ（ｍ，ｎ）を備えている。なお、ｍは２以上の正数であり、ｍ×ｎ個は２×２個以上の正数である。ｍは、ｎと同一の数であってもよいし、ｎとは異なる数であってもよい。以下では、素子ＤＵＴ（１，１）〜ＤＵＴ（ｍ，ｎ）のうちの１つの素子の名称として、素子ＤＵＴ（ｊ，ｉ）（ｊは１以上、ｍ以下の正数）を用いるものとする。
【００５５】
テストエレメントグループ４０に含まれるｍ×ｎ個の素子ＤＵＴ（ｊ，ｉ）は、ｎ個のグループ（Ｇ1 ，Ｇ2，…，Ｇn）のいずれかに分類されている。以下では、グループのうちの１つのグループの名称として、グループＧｉ（ｉは１以上、ｎ以下の正数）を用いるものとする。各グループＧｉは、２個以上、ｍ個以下の素子ＤＵＴ（ｊ，ｉ）を含んでいる。各グループＧｉは、ともに、同数の素子ＤＵＴ（ｊ，ｉ）を含んでいてもよいし、そうでなくてもよい。なお、各グループＧｉが、本発明の「トランジスタ群」の一具体例に相当する。
【００５６】
各素子ＤＵＴ（ｊ，ｉ）は、行列状に配置されている。各素子ＤＵＴ（ｊ，ｉ）は、図９に示したように、４端子のトランジスタＴｒを含んでいる。トランジスタＴｒは、具体的には、電界効果型トランジスタである。各素子ＤＵＴ（ｊ，ｉ）は、１つの選択端子Ｓと、１つのウェル端子Ｗと、１つの入力端子ＩＮと、１つの出力端子ＯＵＴとを有している。選択端子ＳはトランジスタＴｒのゲートに接続されており、ウェル端子ＷはトランジスタＴｒのウェル領域に接続されている。なお、各トランジスタＴｒのウェル領域は、互いに電気的に分離されている。また、入力端子ＩＮはトランジスタＴｒのドレインまたはソースに接続されており、出力端子ＯＵＴはトランジスタＴｒのドレインおよびソースのうち入力端子ＩＮに未接続の端子に接続されている。
【００５７】
テストエレメントグループ４０は、ｎ本のゲート線ＧＬ１〜ＧＬｎと、ｎ本のウェル線ＷＬ１〜ＷＬｎとを有している。さらに、テストエレメントグループ４０は、各グループＧｉに含まれる素子ＤＵＴ（ｊ，ｉ）の数の最大値ｍと等しい数のドレイン線ＤＬ１〜ＤＬｍと、一端がｎ本に分枝された１つのソース線ＳＬとを有している。
【００５８】
各ゲート線ＧＬ１〜ＧＬｎは、グループＧｉごとに１本ずつ割り当てられている。ゲート線ＧＬｉの一端が、グループＧｉに含まれる全ての素子ＤＵＴ（１，ｉ）〜ＤＵＴ（ｍ，ｉ）の選択端子Ｓに接続されており、ゲート線ＧＬｉの他端が選択回路２０に接続されている。つまり、ゲート線ＧＬｉは、グループＧｉに含まれる全ての素子ＤＵＴ（１，ｉ）〜ＤＵＴ（ｍ，ｉ）で共有化されている。ここで、グループＧｉが図９に示したように行方向に延在している場合、各ゲート線ＧＬ１〜ＧＬｎは、一行に含まれる全ての素子ＤＵＴ（１，ｉ）〜ＤＵＴ（ｍ，ｉ）で共有化されている。また、図示しないが、グループＧｉが列方向に延在している場合、各ゲート線ＧＬ１〜ＧＬｎは、一列に含まれる全ての素子ＤＵＴ（ｊ，１）〜ＤＵＴ（ｊ，ｎ）で共有化されている。
【００５９】
各ウェル線ＷＬ１〜ＷＬｎは、グループＧｉごとに１本ずつ割り当てられている。ウェル線ＷＬｉの一端が、グループＧｉに含まれる全ての素子ＤＵＴ（１，ｉ）〜ＤＵＴ（ｍ，ｉ）のウェル端子Ｗに接続されており、ウェル線ＷＬｉの他端がパッドＰｗｉに接続されている。つまり、ウェル線ＷＬｉは、グループＧｉに含まれる全ての素子ＤＵＴ（１，ｉ）〜ＤＵＴ（ｍ，ｉ）で共有化されている。ここで、グループＧｉが図９に示したように行方向に延在している場合、各ウェル線ＷＬ１〜ＷＬｎは、一行に含まれる全ての素子ＤＵＴ（１，ｉ）〜ＤＵＴ（ｍ，ｉ）で共有化されている。また、図示しないが、グループＧｉが列方向に延在している場合、各ウェル線ＷＬ１〜ＷＬｎは、一列に含まれる全ての素子ＤＵＴ（ｊ，１）〜ＤＵＴ（ｊ，ｎ）で共有化されている。なお、ウェル線ＷＬｉの一端を、グループＧｉに含まれる全ての素子ＤＵＴ（１，ｉ）〜ＤＵＴ（ｍ，ｉ）のウェル端子Ｗに接続する代わりに、例えば、図１０に示したように、グループＧｉに含まれる全ての素子ＤＵＴ（１，ｉ）〜ＤＵＴ（ｍ，ｉ）のｐ型のウェル領域ＰＷＬを１つのｐ型のウェル領域ＰＷＬで共有化するようにしてもよい。なお、テストエレメントグループ４０内の導電型は上記に限定されるものではなく、上記と逆になっていてもよい。
【００６０】
ドレイン線ＤＬｊ（ｊは１以上、ｍ以下の正数）の一端は、各グループＧｉ内の１つの素子ＤＵＴ（ｊ，ｉ）（トランジスタＴｒ）の出力端子ＯＵＴに電気的に接続されている。ドレイン線ＤＬｊは、ドレイン線ＤＬ１〜ＤＬｍのうちの１本のドレイン線の名称である。ドレイン線ＤＬｊの他端は、パッドＰDｊ（ｊは１以上、ｍ以下の正数）に接続されている。パッドＰDｊは、パッドＰD１〜ＰDｍのうちの１つのパッドの名称である。つまり、ドレイン線ＤＬｊは、各グループＧｉ内の１つの素子ＤＵＴ（ｊ，ｉ）同士で共有化されている。ここで、グループＧｉが図９に示したように行方向に延在している場合、各ドレイン線ＤＬ１〜ＤＬｍは、ゲート線ＧＬｉの共有方向（グループＧｉの延在方向）と直交する１つのラインに含まれる全ての素子ＤＵＴ（ｊ，ｉ）で共有化されている。また、図示しないが、グループＧｉが列方向に延在している場合、各ウェル線ＷＬ１〜ＷＬｎは、一列に含まれる全ての素子ＤＵＴ（ｊ，ｉ）で共有化されている。
【００６１】
ソース線ＳＬは、全てのＤＵＴ（ｊ，ｉ）（トランジスタＴｒ）の入力端子ＩＮに接続されている。具体的には、ソース線ＳＬの各分枝が、各グループＧｉ内の全てのＤＵＴ（ｊ，ｉ）（トランジスタＴｒ）の入力端子ＩＮに接続されており、ソース線ＳＬの他端がパッドＰｓに接続されている。つまり、ソース線ＳＬは、全てのＤＵＴ（ｊ，ｉ）（トランジスタＴｒ）の間で共有されている。
【００６２】
[動作]
次に、本実施の形態の半導体装置３の動作の一例について説明する。
【００６３】
まず、半導体装置３を評価する評価装置（図示せず）からデコーダ回路２１に対してゲート選択信号が入力される。すると、各グループＧｉのうち１つのグループＧｉ（以下、「選択グループＧｘ」（図示せず）と称する。）に対応するスイッチ素子２２Ａから、選択グループＧｘに含まれる全ての素子ＤＵＴ（ｊ，ｉ）の選択端子Ｓに対して選択ゲート電圧（オン電圧）が出力される。さらに、各グループＧｉのうち選択グループＧｘ以外の全てのグループＧｉ（以下、「非選択グループＧｙ」（図示せず）と称する。）に対応するスイッチ素子２２Ａから、非選択グループＧｙに含まれる全ての素子ＤＵＴ（ｊ，ｉ）の選択端子Ｓに対して非選択ゲート電圧（オフ電圧）が出力される。
【００６４】
このとき、評価装置（図示せず）からパッドＰｗ１〜Ｐｗｎ，ＰD１〜ＰDｍ，Ｐｓに対して、評価用の信号が入力される。具体的には、パッドＰD１〜ＰDｍのうち１つのパッドＰZ（図示せず）に対して正のバイアス電圧が印加され、パッドＰD１〜ＰDｍのうちパッドＰZ以外の全てのパッドに対して、例えば、０Ｖが印加される。なお、このときに、パッドＰD１〜ＰDｍのうちパッドＰZ以外の全てのパッドが、電気的にフローティングとなっていてもよい。パッドＰｓに対しては、パッドＰZの電圧よりも低いバイアス電圧が印加される。例えば、パッドＰｓに対しては０Ｖが印加される。さらに、各トランジスタＴｒがｎ型である場合、選択グループＧｘに含まれる全ての素子ＤＵＴ（ｊ，ｉ）のウェル端子Ｗが接続されたパッド（以下、「パッドＰｗｘ」（図示せず）と称する。）に対して選択電圧（例えば０Ｖ）が印加され、非選択グループＧｙに含まれる全ての素子ＤＵＴ（ｊ，ｉ）のウェル端子Ｗが接続されたパッド（以下、「パッドＰｗｙ」（図示せず）と称する。）に対して非選択電圧（例えば−１Ｖ）が印加される。上記とは逆に、各トランジスタＴｒがｐ型である場合、パッドＰｗｘに対して選択電圧（例えば０Ｖ）が印加され、パッドＰｗｙに対して非選択電圧（例えば＋１Ｖ）が印加される。
【００６５】
これにより、選択グループＧｘ内でパッドＰZに接続された素子ＤＵＴ（ｊ，ｉ）がアクティブとなり（トランジスタＴｒがオンし）、アクティブとなった素子ＤＵＴ（ｊ，ｉ）を介してパッドＰｓからパッドＰZへ電流が流れる。このとき、非選択グループＧｙ内の素子ＤＵＴ（ｊ，ｉ）では、トランジスタＴｒがオフしており、かつ、ウェル端子Ｗに印加された非選択電圧による基板バイアス効果によってオフリーク電流が十分に小さくなっている。なお、選択グループＧｘ内で、パッドＰD１〜ＰDｍのうちパッドＰZ以外のパッドに接続された素子ＤＵＴ（ｊ，ｉ）に流れる電流は、パッドＰZを通過しないので、パッドＰZで検出される電流（検出電流）には含まれない。
【００６６】
以上のことから、パッドＰZで検出される電流（検出電流）に含まれる、非選択素子ＤＵＴｙからのオフリーク電流の割合は、ほとんど無視できる程度に小さくなっている。従って、評価装置は、パッドＰZで検出される電流に基づいて、選択素子ＤＵＴｘの素子特性を正確に測定することができる。
【００６７】
[効果]
本実施の形態の半導体装置３では、各グループＧｉにおいて、ゲート線ＧＬｉおよびウェル線ＷＬｉがそれぞれ、グループＧｉ内の全ての素子ＤＵＴ（ｊ，ｉ）（トランジスタＴｒ）に対して共通化されている。さらに、ソース線ＳＬがテストエレメントグループ４０内の全ての素子ＤＵＴ（ｊ，ｉ）に対して共通化されており、かつ、各ドレイン線ＤＬ１〜ＤＬｍが、各グループＧｉに含まれる１つの素子ＤＵＴ（ｊ，ｉ）の入力端子ＩＮに接続されている。
【００６８】
これにより、例えば、選択対象の素子ＤＵＴ（ｊ，ｉ）（トランジスタＴｒ）に対応するドレイン線ＤＬｊ（図示せず）に所定の信号電圧を印加するとともに、非選択対象の素子ＤＵＴ（ｊ，ｉ）（トランジスタＴｒ）に対応するドレイン線ＤＬｊ（図示せず）に０Ｖを印加する。さらに、選択グループＧｘに対応するウェル線ＷＬｘに選択電圧を印加するとともに、非選択グループＧｙに対応するウェル線ＷＬｙに非選択電圧を印加する。その結果、基板バイアス効果等により、非選択対象の素子ＤＵＴ（ｊ，ｉ）（トランジスタＴｒ）に流れるオフリーク電流を十分に小さくすることができる。従って、パッドＰZで検出される電流に基づいて、素子特性を精度良く測定することができる。
【００６９】
また、本実施の形態の半導体装置３では、ゲート線ＧＬ１〜ＧＬｎに負バイアスを印加する必要はないので、仮にゲート線ＧＬ１〜ＧＬｎに保護ダイオードが並列接続されていたとしても、保護ダイオードがオンする虞はない。従って、保護ダイオードの有無に拘らず、素子特性を精度良く測定することができる。
【００７０】
＜４．第４の実施の形態＞
[構成]
図１１は、本発明の第４の実施の形態に係る半導体装置４の全体構成の一例を表したものである。半導体装置４は、半導体基板（図示せず）上に、テストエレメントグループ４０と、選択回路３０とを備えたものである。半導体装置４では、パッドＰｗ１〜Ｐｗｎが省略されており、ウェル線ＷＬ１〜ＷＬｎがスイッチ回路２３に接続されている。
【００７１】
[動作]
次に、本実施の形態の半導体装置４の動作の一例について説明する。
【００７２】
まず、半導体装置４を評価する評価装置（図示せず）からデコーダ回路２１に対してゲート選択信号が入力される。すると、各グループＧｉのうち１つのグループＧｉ（以下、「選択グループＧｘ」（図示せず）と称する。）に対応するスイッチ素子２２Ａから、選択グループＧｘに含まれる全ての素子ＤＵＴ（ｊ，ｉ）の選択端子Ｓに対して選択ゲート電圧（オン電圧）が出力される。さらに、各グループＧｉのうち選択グループＧｘ以外の全てのグループＧｉ（以下、「非選択グループＧｙ」（図示せず）と称する。）に対応するスイッチ素子２２Ａから、非選択グループＧｙに含まれる全ての素子ＤＵＴ（ｊ，ｉ）の選択端子Ｓに対して非選択ゲート電圧（オフ電圧）が出力される。
【００７３】
このとき、評価装置（図示せず）からパッドＰD１〜ＰDｍ，Ｐｓに対して、評価用の信号が入力される。具体的には、パッドＰD１〜ＰDｍのうち１つのパッドＰZ（図示せず）に対して正のバイアス電圧が印加され、パッドＰD１〜ＰDｍのうちパッドＰZ以外の全てのパッドに対して、例えば、０Ｖが印加される。なお、このときに、パッドＰD１〜ＰDｍのうちパッドＰZ以外の全てのパッドが、電気的にフローティングとなっていてもよい。パッドＰｓに対しては、パッドＰZの電圧よりも低いバイアス電圧が印加される。例えば、パッドＰｓに対しては０Ｖが印加される。
【００７４】
また、選択グループＧｘに対応するスイッチ素子２３Ａから、選択グループＧｘに含まれる全ての素子ＤＵＴ（ｊ，ｉ）のウェル端子Ｗに対して選択電圧が出力される。さらに、非選択グループＧｙに対応するスイッチ素子２３Ａから、非選択グループＧｙに含まれる全ての素子ＤＵＴ（ｊ，ｉ）のウェル端子Ｗに対して非選択電圧が出力される。このとき、各トランジスタＴｒがｎ型である場合、評価装置からパッドＰｓ３に対して印加される選択電圧は例えば０Ｖであり、評価装置からパッドＰｓ４に対して印加される非選択電圧は例えば−１Ｖである。上記とは逆に、各トランジスタＴｒがｐ型である場合、評価装置からパッドＰｓ３に対して印加される選択電圧は例えば０Ｖであり、評価装置からパッドＰｓ４に対して印加される非選択電圧は例えば＋１Ｖである。
【００７５】
これにより、選択グループＧｘ内でパッドＰZに接続された素子ＤＵＴ（ｊ，ｉ）がアクティブとなり（トランジスタＴｒがオンし）、アクティブとなった素子ＤＵＴ（ｊ，ｉ）を介してパッドＰｓからパッドＰZへ電流が流れる。このとき、非選択グループＧｙ内の素子ＤＵＴ（ｊ，ｉ）では、トランジスタＴｒがオフしており、かつ、ウェル端子Ｗに印加された非選択電圧による基板バイアス効果によってオフリーク電流が十分に小さくなっている。なお、選択グループＧｘ内で、パッドＰD１〜ＰDｍのうちパッドＰZ以外のパッドに接続された素子ＤＵＴ（ｊ，ｉ）に流れる電流は、パッドＰZを通過しないので、パッドＰZで検出される電流（検出電流）には含まれない。
【００７６】
以上のことから、パッドＰZで検出される電流（検出電流）に含まれる、選択対象外の素子ＤＵＴ（ｊ，ｉ）からのオフリーク電流の割合は、ほとんど無視できる程度に小さくなっている。従って、評価装置は、パッドＰZで検出される電流に基づいて、選択素子ＤＵＴｘの素子特性を正確に測定することができる。
【００７７】
[効果]
このように、本実施の形態の半導体装置４では、第３の実施の形態の半導体装置３と同様、保護ダイオードの有無に拘らず、素子特性を精度良く測定することができる。さらに、本実施の形態では、パッドＰｗ１〜Ｐｗｎが省略され、各トランジスタＴｒのウェル領域の電圧を制御するスイッチ素子２３が選択回路３０内に設けられているので、半導体装置４に含まれるパッドの数を、第３の実施の形態の半導体装置３よりも減らすことができる。これにより、半導体装置４の面積を第３の実施の形態の半導体装置３よりも小さくすることができる。
【００７８】
＜５．変形例＞
[第１の変形例]
上記の第１ないし第４の実施の形態において、ウェル線ＷＬ１〜ＷＬｎに選択回路が別個に設けられていてもよい。例えば、図１２に示したように、ウェル線ＷＬ１〜ＷＬｎに選択回路５０が設けられていてもよい。選択回路５０は、ウェル線ＷＬ１〜ＷＬｎのうち１つのウェル線ＷＬｉに選択電圧を印加するとともに、ウェル線ＷＬ１〜ＷＬｎのうち残りのウェル線ＷＬｉに非選択電圧を印加するものである。選択回路５０は、例えば、デコーダ回路５１およびスイッチ回路５２を備えている。
【００７９】
デコーダ回路５１は、例えば、パッドＰ１〜Ｐｘ（ｘは２以上の正数）に入力されたゲート選択信号に基づいて、制御信号として選択信号もしくは非選択信号をスイッチ回路５２に出力するようになっている。
【００８０】
スイッチ回路５２は、例えば、図１２に示したように、ｎ個のスイッチ素子ＳＷA１〜ＳＷAｎと、ｎ個のスイッチ素子ＳＷB１〜ＳＷBｎとを有している。スイッチ素子ＳＷAｉ（図示せず）と、スイッチ素子ＳＷBｉ（図示せず）とが、ウェル線ＷＬｉ（図示せず）に並列に接続されている。パッドＰｗＡとウェル線ＷＬｉとを結ぶ配線間に、スイッチ素子ＳＷAｉが挿入されており、パッドＰｗＢとウェル線ＷＬｉとを結ぶ配線間に、スイッチ素子ＳＷBｉが挿入されている。スイッチ素子ＳＷA１〜ＳＷAｎ，ＳＷB１〜ＳＷBｎは、例えば、ＣＭＯＳトランスファーゲートからなる。なお、スイッチ素子ＳＷA１〜ＳＷAｎ，ＳＷB１〜ＳＷBｎは、電気信号で開閉制御の可能なスイッチであれば、どのようなスイッチであってもかまわない。
【００８１】
スイッチ回路５２は、デコーダ回路５１から入力された制御信号に応じて、パッドＰｗＡに入力されている選択電圧およびパッドＰｗＢに入力されている非選択電圧のいずれかをウェル線ＷＬｉに出力するようになっている。スイッチ回路５２は、例えば、デコーダ回路５１から選択信号が入力されると、選択電圧をウェル線ＷＬｉに出力し、デコーダ回路５１から非選択信号が入力されると、非選択電圧をウェル線ＷＬｉに出力するようになっている。
【００８２】
本変形例では、ウェル線ＷＬｉへの電圧印加に使用するパッドの数が２つであり、上記の第１および第３の実施の形態と比べて、大幅に少ない。なお、本変形例では、デコーダ回路５１にビット信号を入力するためにパッドＰ１〜Ｐｘを使用するため、その分だけパッドの数が増えるが、本変形例で使用されるパッドの総数は、上記の第１および第３の実施の形態において使用されるパッドの総数と比べると、十分に少ない。従って、本変形例に係る半導体装置の面積を上記の第１および第３の実施の形態に係る半導体装置１，３の面積よりも小さくすることができる。
【００８３】
[第２の変形例] 
上記の第１の実施の形態において、素子ＤＵＴｉ同士の素子特性が同じ場合には、それらに必要とされる基板バイアス値が同じになる。そのような場合に、それらのウェル領域に電気的に接続されたパッドＰｗｉに対して、同一の大きさの選択電圧、および同一の大きさの非選択電圧を印加するときには、それらのウェル領域の電位を１つのパッドＰｗｉで制御することが可能である。
【００８４】
例えば、素子特性が互いに等しい素子ＤＵＴｉのウェル領域同士を互いに共有化すると共に、共有化したウェル領域に電気的に接続するウェル線ＷＬｉおよびパッドＰｗｉをそれぞれ１つにまとめることが可能である。例えば、図１３に示したように、２つの素子ＤＵＴ１，ＤＵＴ２に含まれるトランジスタＴｒのウェル領域同士を互いに共有化すると共に、共有化したウェル領域に対して、１本のウェル線ＷＬ１と、１つのパッドＰｗ１を設けるようにしてもよい。ウェル領域の共有化は、例えば、図３（Ａ），（Ｂ）に示した複数のウェル領域ＰＷＬ同士を、図１４（Ａ），（Ｂ）に示したように１つのウェル領域ＰＷＬで構成することにより可能である。このように、２つ以上の素子ＤＵＴｉに対するウェル線ＷＬｉおよびパッドＰｗｉを１つにまとめた場合、パッドＰｗｉの数を削減することができる。
【００８５】
また、例えば、ウェル領域同士を共有化する代わりに、素子特性が互いに等しい素子ＤＵＴｉのウェル領域に電気的に接続するウェル線ＷＬｉ同士を互いに共有化すると共に、共有化したウェル線ＷＬｉに接続するパッドＰｗｉを１つにまとめるようにしてもよい。例えば、図１５に示したように、２つの素子ＤＵＴ１，ＤＵＴ２のウェル領域に電気的に接続するウェル線ＷＬｉ同士を互いに共有化すると共に、共有化したウェル線ＷＬｉ（ＷＬ１）に対して１つのパッドＰｗ１を設けるようにしてもよい。ウェル線ＷＬｉの共有化は、例えば、図１に示したウェル線ＷＬ１，ＷＬ２のうちウェル線ＷＬ２をなくし、ウェル線ＷＬ１を素子ＤＵＴこのように、２つ以上の素子ＤＵＴｉに対するウェル線ＷＬｉおよびパッドＰｗｉを１つにまとめた場合、パッドＰｗｉの数を削減することができる。
【００８６】
＜６．適用例＞
次に、上記の第１ないし第４の実施の形態およびそれらの変形例に係る半導体装置１〜４の適用例について説明する。
【００８７】
図１６（Ａ），（Ｂ）は、一適用例に係るウェハ１００の概略構成の一例を表したものである。ウェハ１００は、面内に行列状に配列された複数のチップ領域１１０と、チップ領域１１０同士の間に形成されたスクライブ領域１２０とを有している。チップ領域１１０は、例えば、図示しない集積回路が形成されている領域である。スクライブ領域１２０は、ウェハ１００からチップ領域１１０を切り出す際のスクライブラインに相当する領域である。
【００８８】
半導体装置１，２，３または４は、例えば図１６（Ａ）に示したようにチップ領域１１０に形成されているか、または、例えば図１６（Ｂ）に示したようにスクライブ領域１２０に形成されている。ウェハ１００からチップ領域１１０を切り出すことによりチップが得られる。このとき、半導体装置１，２，３または４がチップ領域１１０に形成されている場合には、上記のチップには、例えば、図１７のチップ２００に示したように、集積回路２１０の他に、集積回路２１０と電気的に分離された半導体装置１，２，３または４が形成されている。一方、半導体装置１，２，３または４がスクライブ領域１２０に形成されている場合には、半導体装置１，２，３または４はスクライブにより削られてなくなり、上記のチップには、例えば、図示しない集積回路だけが形成されている（図示せず）。
【符号の説明】
【００８９】
１〜４…半導体装置、１０，４０…テストエレメントグループ、２０，３０，５０…選択回路、２１、３１，５１…デコーダ回路、２１Ａ…デコード素子、２２，２３，５２…スイッチ回路、２２Ａ，２３Ａ…スイッチ素子、１００…ウェハ、１１０…チップ領域、１２０…スクライブ領域、２００…チップ、２１０…集積回路、ＤＬ，ＤＬ１〜ＤＬｍ，ＤＬｊ…ドレイン線、ＤＮＬ…ディープウェル層、ＤＵＴ１〜ＤＵＴｎ，ＤＵＴｉ，ＤＵＴ（１，１）〜ＤＵＴ（ｍ，ｎ），ＤＵＴ（ｊ，ｉ）…素子、Ｇ１〜Ｇｎ，Ｇｉ…グループ、ＧＬ１〜ＧＬｎ，ＧＬｉ…ゲート線、Ｇｘ…選択グループ、Ｇｙ…非選択グループ、ＩＮ…入力端子、ＮＯＴ…ノット回路、ＯＵＴ…出力端子、ＯＬ１〜ＯＬｎ，ＯＬｉ…出力線、Ｐ１〜Ｐｘ，Ｐｄ１〜Ｐｄｋ，ＰD，ＰD１〜ＰDｍ，ＰDｊ，Ｐｓ，Ｐｓ１〜Ｐｓ４，Ｐｗ１〜Ｐｗｎ，ＰZ，，ＰｗＡ，ＰｗＢ，Ｐｗｘ，Ｐｗｙ…パッド、ＰＳＵＢ…半導体基板、ＰＷＬ，ＮＷＬ…ウェル領域、Ｓ…選択端子、ＳＬ…ソース線、ＳＷ１〜ＳＷ３，ＳＷA１〜ＳＷAｎ，ＳＷB１〜ＳＷBｎ…スイッチ、Ｔｒ，Ｔｒ１…トランジスタ、Ｗ…ウェル端子、ＷＬ１〜ＷＬｎ，ＷＬｉ…ウェル線。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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