(57)【要約】【課題】本発明は、製造工程の煩雑化および製造プロセスの長時間化を抑制できると共に、量産性に優れた半導体装置の製造方法を提供する。【解決手段】本発明に係る半導体装置の製造方法では、ゲート電極７上に、積層膜１９を形成する。そして、層間絶縁膜８形成後、層間絶縁膜８等に対してエッチング処理を施す。これにより、ソース領域３およびｐ＋ベースコンタクト領域５が底面から露出した第１のコンタクトホール１２を形成すると同時に、積層膜１９が底面から露出した第２のコンタクトホール１３を形成する。ここで、当該エッチング処理は、積層膜１９のエッチングレートが層間絶縁膜８のエッチングレートよりも遅くなるエッチング条件により、実施する。【選択図】図６
2012094555.tif 000002
【特許請求の範囲】
【請求項１】
（ａ）複数のトランジスタが配列される第一の領域と、前記トランジスタが形成されない第二の領域とを有する、炭化珪素からなる第１の導電型である半導体層を用意する工程と、
（ｂ）前記第一の領域の前記半導体層の表面内において、第２の導電型のベース領域を選択的に形成する工程と、
（ｃ）前記ベース領域の表面内に、前記第１の導電型のソース領域および前記第２の導電型のベースコンタクト領域を選択的に形成する工程と、
（ｄ）前記第一の領域および前記第二の領域の前記半導体層の上面に、絶縁膜を形成する工程と、
（ｅ）前記絶縁膜上に、ゲート電極を形成する工程と、
（ｆ）前記ゲート電極上に、所定の膜を形成する工程と、
（ｇ）前記ソース領域の上方および前記ベースコンタクト領域の上方に存する、前記ゲート電極および前記所定の膜を除去することにより、底面から前記絶縁膜が露出した第一の開口部を形成する工程と、
（ｈ）前記第一の開口部を充填するように、前記所定の膜の上に、層間絶縁膜を形成する工程と、
（ｉ）前記層間絶縁膜および絶縁膜に対してエッチング処理を施すことにより、前記ソース領域および前記ベースコンタクト領域が底面から露出した第二の開口部を前記第一の開口部内において形成すると同時に、前記所定の膜が底面から露出した第三の開口部を前記第二の領域における前記層間絶縁膜内に形成する工程とを、備えており、
前記工程（ｉ）は、
前記所定の膜のエッチングレートが前記層間絶縁膜のエッチングレートよりも遅くなるエッチング条件により、前記エッチング処理を施す工程である、
ことを特徴とする半導体装置の製造方法。
【請求項２】
（ｊ）前記工程（ｉ）の後に、前記第二の開口部の底面および前記第三の開口部の底面に、金属膜を形成する工程と、
（ｋ）前記工程（ｊ）の後に、第１のアニール処理を行うことにより、前記第二の開口部の底面から露出した、前記ソース領域上および前記ベースコンタクト領域上にシリサイド膜を形成する工程とを、さらに備えている、
ことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
（ｌ）前記工程（ｋ）の後に、シリサイド化反応において未反応となった前記金属膜を除去する工程と、
（ｍ）前記工程（ｌ）の後に、前記第１のアニール処理よりも高温である第２のアニール処理を行う工程とを、さらに備えている、
ことを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項４】
（ｎ）前記工程（ｋ）の後に、前記第三の開口部から露出する前記所定の膜を除去することにより、前記第三の開口部の底面から前記ゲート電極を露出させる工程と、
（ｏ）前記工程（ｎ）の後に、前記第二の開口部および前記第三の開口部を充填するように、前記層間絶縁膜上に、電極膜を形成する工程と、
（ｐ）前記電極膜をパターニングすることにより、前記ソース領域と電気的に接続した第一の電極と、前記第一の電極と電気的に分離しており、前記ゲート電極と電気的に接続した第二の電極とを、形成する工程とを、さらに備えている、
ことを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項５】
前記層間絶縁膜は、
酸化膜であり、
前記所定の膜は、
窒化珪素膜、酸窒化膜およびＨｆＳｉＯ膜のうちの、少なくとも何れかである、
ことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項６】
前記層間絶縁膜は、
酸化膜以外の絶縁膜であり、
前記所定の膜は、
酸化膜である、
ことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項７】
前記所定の膜は、
導電膜である、
ことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項８】
前記所定の膜は、
ＴｉＮ膜またはＷＳｉ膜である、
ことを特徴とする請求項７に記載の半導体装置の製造方法。
【請求項９】
（ｑ）前項工程（ｍ）の後に、前記第三の開口部底面に存する前記所定の膜を除去することなく、前記第二の開口部および前記第三の開口部を充填するように、前記層間絶縁膜上に、電極膜を形成する工程と、
（ｒ）前記電極膜をパターニングすることにより、前記ソース領域と電気的に接続した第一の電極と、前記第一の電極と電気的に分離しており、前記ゲート電極と電気的に接続した第二の電極とを、形成する工程とを、さらに備えている、
ことを特徴とする請求項７または請求項８に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、たとえば、炭化珪素（ＳｉＣ）半導体を用いた電界効果トランジスタ（ＭＯＳＦＥＴ）を備える電力用半導体装置の製造方法に適用することができる。
【背景技術】
【０００２】
炭化珪素（ＳｉＣ）半導体を用いた半導体装置は、シリコン（Ｓｉ）半導体で形成したものと比較して、高電圧、大電流、高温動作に優れている。したがって、炭化珪素半導体を用いた半導体装置は、次世代の電力用半導体装置として開発が進められている。大電流を実現するために、電力用縦型ＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ  Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）は、多数のＭＯＳＦＥＴの単位セルを並列に接続した素子構造から構成されている。
【０００３】
従来の半導体装置では、ソース領域およびコンタクト領域と、外部出力ソース電極とのコンタクトを取るため、それら領域の上に第１のコンタクトホールが形成される。また、第１のコンタクトホール内において、ソース領域およびコンタクト領域と、外部出力ソース電極との間には、オーミックコンタクトを取るためのシリサイド膜が形成される。また、多結晶（ポリ）シリコン膜からなるゲート電極と、外部出力ゲート電極とのコンタクトを取るため、ゲート電極の上に第２のコンタクトホールが形成される。
【０００４】
オン抵抗を低減した大電力の半導体装置を実現するためには、ＳｉＣからなるソース領域およびｐ＋コンタクト領域と外部出力ソース電極との間のコンタクト抵抗を、オーミックトンタクトを得るなどして十分下げることが重要である。従来、ＳｉＣに対するオーミックコンタクトを得るために、金属膜を成膜した後、アニール処理によって上述のシリサイド膜を形成する。金属膜には、例えばＮｉ膜、シリサイド膜には、例えばＮｉＳｉ膜が該当する。シリサイド膜を用いて、抵抗の低いオーミックコンタクトを得るためには、１０００℃程度の高温アニール処理が必要である。
【０００５】
半導体装置のコンタクトを形成する従来の製造方法では、まず、写真製版技術で第１のコンタクトホールの部分にレジストの開口部を作成する。そして、レジストをマスクとして、層間酸化膜の酸化膜と反応するガスのプラズマを生成する反応性プラズマイオンエッチング（ＲＩＥ）装置により、シリコン酸化膜などからなる層間酸化膜をエッチングする。このＲＩＥエッチングにより、その層間酸化膜およびゲート酸化膜を開口する第１のコンタクトホールを形成する。そして、第１のコンタクトホールの中に金属膜、例えば、ニッケル（Ｎｉ）膜を形成した後、１０００℃程度の高温アニール処理で、ＮｉＳｉなどのシリサイド膜を形成する。その後、第１のコンタクトホールの形成手法と同様の手法で、第２のコンタクトホールを形成する。そして、第１，第２のコンタクトホールの中に金属膜、例えば、アルミニウム（Ａｌ）膜を成膜し、そのＡｌ膜をエッチングによるパターン加工することにより、外部出力ソース電極と、外部出力ゲート電極とを形成する。
【０００６】
第１，２のコンタクトホールを別々に形成する理由について説明する。仮に、第１，第２のコンタクトホールを同時に形成したとする。すると、シリサイド膜を形成するためのＮｉ膜を第１のコンタクトホール内に成膜する際に、そのＮｉ膜が第２のコンタクトホール内にも成膜される。この状態で１０００℃の高温アニール処理がなされると、Ｎｉが、第２のコンタクトホール下のゲート電極中に拡散し、さらにその下の絶縁膜中まで達する。その結果、基板へのリークや耐圧の低下などの不良が発生する不具合がある。特に、ＳｉとＮｉは反応しやすいので、１０００℃の高温アニール処理を行うと表面形状が凹凸となり、Ｎｉが拡散する。
【０００７】
以上のような不具合がある一方、ＳｉＣに対して、低抵抗のオーミックコンタクトを得るためには、１０００℃の高温アニール処理が必要である。そのため、従来の製造方法では、上述のように、第１，第２のコンタクトホールを別々に形成して、ＳｉＣ上だけにＮｉＳｉを形成している。
【０００８】
しかしながら、従来の製造方法のように、第１，第２のコンタクトホールを別々に形成するためには、写真製版プロセスおよび層間酸化膜のＲＩＥエッチングプロセスを２回行う必要がある。つまり、従来の製造方法の場合には、製造工程が煩雑となり、製造プロセスに長時間を要するという問題があった。一方、工程を減らすために第１，第２のコンタクトホールを同時に形成すると、上述のようなＮｉなどの金属が拡散するという問題があった。
【０００９】
上記問題を解決する先行文献として、特許文献１に係る技術が存在する。当該特許文献１に係る技術では、ＳｉＣに比べてＳｉが酸化されやすい性質を利用して、ゲート電極形成後に酸化処理を行う。これにより、ＳｉＣからなるソース領域上部およびコンタクト領域上部に酸化膜が形成される。ここで、ポリＳｉからなるゲート電極上部には、その酸化膜よりも膜厚が厚い酸化膜が形成される。その後、第１，第２のコンタクトホールの形成を同時に進める。ここで、上記のように、酸化膜の膜厚の差がある。したがって、第１のコンタクトホール下のソース領域およびコンタクト領域を露出させるが、第２のコンタクトホール下のゲート電極を露出させない状態で、エッチングを停止することができる。
【００１０】
その後、Ｎｉ膜を成膜して１０００℃の高温アニール処理を行い、ＳｉＣ上にＮｉＳｉ膜を形成する。このとき、第２のコンタクトホール内のゲート電極と、Ｎｉ膜とは互いに直接接しないので、ゲート電極下の絶縁膜へのＮｉの拡散が抑制される。そして、第１，２のコンタクトホールを形成するのに必要なＲＩＥエッチングは、１回だけある。したがって、特許文献１に係る技術では、第１，第２のコンタクトホールを別々に形成する方法よりも、製造プロセスの長時間化を抑制することができる。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開２００５−１２０９９号公報
【発明の概要】
【発明が解決しようとする課題】
【００１２】
シリコン酸化膜から成る層間酸化膜のエッチングでは、従来よりＲＩＥエッチングを用いる。通常、エッチング速度が変動しても、第１のコンタクトホールが完全に開口するように、オーバーエッチング処理込みのエッチングを行う。たとえば、所望の部分の酸化膜が完全にエッチングされる時間の１．３倍程度の時間で、オーバーエッチング処理込みのエッチングを行う。
【００１３】
層間酸化膜は１μｍ以上の膜厚であるのに対し、ゲート電極は０．５μｍ以下の膜厚である。そのため、ゲート電極を酸化する酸化膜は０．２μｍ以下にする必要がある。しかしながら、その酸化膜の膜厚を０．２μｍ以下にした場合には、ゲート電極上の酸化膜と、ＳｉＣ上の酸化膜は１．２倍程度の膜厚差しかない。
【００１４】
そのため、ゲート電極上に薄い酸化膜が残った状態でエッチングを停止するためには、個々のウェハ基板に対してエッチングレートを測定するなどの厳密な管理が必要になり、量産性が悪いという問題があった。また、ゲート電極上に酸化膜が薄く残っていれば、その酸化膜上にＮｉが成膜された状態で高温アニール処理を行っても、完全にシリサイド化される反応は防ぐことはできる。しかしながら、Ｎｉは多少なりとも拡散するため、耐圧の低下やリークの不良の原因となり、歩留まりが低下し、信頼性上も損なわれるなどの問題点があった。
【００１５】
そこで、本発明は、製造工程の煩雑化および製造プロセスの長時間化を抑制できると共に、量産性に優れた半導体装置の製造方法を提供することを目的とする。さらには、シリサイド化のための高温アニール処理を施したとしても、Ｎ１などの金属がゲート電極等に拡散することを防止できる半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１６】
上記の目的を達成するために、本発明に係る請求項１に記載の半導体装置の製造方法は、（ａ）複数のトランジスタが配列される第一の領域と、前記トランジスタが形成されない第二の領域とを有する、炭化珪素からなる第１の導電型である半導体層を用意する工程と、（ｂ）前記第一の領域の前記半導体層の表面内において、第２の導電型のベース領域を選択的に形成する工程と、（ｃ）前記ベース領域の表面内に、前記第１の導電型のソース領域および前記第２の導電型のベースコンタクト領域を選択的に形成する工程と、（ｄ）前記第一の領域および前記第二の領域の前記半導体層の上面に、絶縁膜を形成する工程と、（ｅ）前記絶縁膜上に、ゲート電極を形成する工程と、（ｆ）前記ゲート電極上に、所定の膜を形成する工程と、（ｇ）前記ソース領域の上方および前記ベースコンタクト領域の上方に存する、前記ゲート電極および前記所定の膜を除去することにより、底面から前記絶縁膜が露出した第一の開口部を形成する工程と、（ｈ）前記第一の開口部を充填するように、前記所定の膜の上に、層間絶縁膜を形成する工程と、（ｉ）前記層間絶縁膜および絶縁膜に対してエッチング処理を施すことにより、前記ソース領域および前記ベースコンタクト領域が底面から露出した第二の開口部を前記第一の開口部内において形成すると同時に、前記所定の膜が底面から露出した第三の開口部を前記第二の領域における前記層間絶縁膜内に形成する工程とを、備えており、前記工程（ｉ）は、前記所定の膜のエッチングレートが前記層間絶縁膜のエッチングレートよりも遅くなるエッチング条件により、前記エッチング処理を施す工程である。
【発明の効果】
【００１７】
本発明の請求項１に記載の半導体装置の製造方法は、ゲート電極上に、所定の膜を形成する。そして、層間絶縁膜形成後、層間絶縁膜等に対してエッチング処理を施す。これにより、ソース領域およびベースコンタクト領域が底面から露出した第二の開口部を形成すると同時に、所定の膜が底面から露出した第三の開口部を形成する。ここで、当該エッチング処理は、所定の膜のエッチングレートが層間絶縁膜のエッチングレートよりも遅くなるエッチング条件により、実施する。
【００１８】
これにより、第二の開口部と第三の開口部とを同時に形成する際に、これら開口部１２，１３の内部の絶縁膜が完全になくなるまでオーバーエッチングを行うことができる。つまり、第二、三の開口部の形成に際して、エッチングレートを測定するなどの厳密な管理が不必要となる。これにより、量産性に優れた半導体装置の製造方法を提供できる。
【００１９】
また、第二の開口部と第三の開口部とを同時に形成するので、必要な写真製版とＲＩＥエッチング工程が１回のみとなる。このため、製造工程の煩雑化および製造プロセスの長時間化を抑制できる。
【図面の簡単な説明】
【００２０】
【図１】実施の形態１に係る半導体装置の製造方法により作成される、半導体装置の構成を示す平面図である。
【図２】実施の形態１に係る半導体装置の製造方法により作成される、半導体装置の構成を示す断面図である。
【図３】実施の形態１に係る半導体装置の製造方法を説明するための工程断面図である。
【図４】実施の形態１に係る半導体装置の製造方法を説明するための工程断面図である。
【図５】実施の形態１に係る半導体装置の製造方法を説明するための工程断面図である。
【図６】実施の形態１に係る半導体装置の製造方法を説明するための工程断面図である。
【図７】実施の形態１に係る半導体装置の製造方法を説明するための工程断面図である。
【図８】実施の形態１に係る半導体装置の製造方法を説明するための工程断面図である。
【図９】実施の形態１に係る半導体装置の製造方法を説明するための工程断面図である。
【図１０】導電膜から成る積層膜を除去する工程を省いて作成される半導体装置の構成を示す断面図である。
【発明を実施するための形態】
【００２１】
以下、この発明をその実施の形態を示す図面に基づいて具体的に説明する。
【００２２】
＜実施の形態１＞
図１は、本実施の形態に係る半導体装置の製造方法を用いて形成された縦型ＭＯＳＦＥＴの構成を示す平面図である。
【００２３】
図１に示すように、半導体装置は、セル配列領域（第一の領域と把握できる）２０と、周辺領域（第二の領域と把握できる）２１とを有している。ここで、セル配列領域２０とは、複数のトランジスタセル（縦型ＭＯＳＦＥＴの単位セル）がマトリクス状に配列されている領域である。これに対して、周辺領域２１とは、トランジスタセルが形成されない領域である。
【００２４】
ここで、図１では、セル配列領域２０において、上記トランジスタセルは図面左右上下に３×３だけ配列されている。しかしながら、当該配列に限定されるわけでなく、実際には、より多くのトランジスタセルが配列される。
【００２５】
図２は、図１のＡ−Ａ’断面図である。
【００２６】
図１，２を参照して、半導体装置（ＭＯＳＦＥＴ）は、炭化珪素（ＳｉＣ）基板１と、ドリフト領域（半導体層と把握できる）２と、ソース領域３と、ベース領域４と、ｐ＋コンタクト領域５と、ゲート酸化膜６と、ゲート電極７と、積層膜（所定の膜と把握できる）１９と、層間絶縁膜８と、ドレイン電極９と、外部出力ソース電極（第一の電極と把握できる）１０と、裏面接続電極１１と、第１のコンタクトホール（第二の開口部と把握できる）１２，第２のコンタクトホール（第三の開口部と把握できる）１３と、酸化膜１４と、外部出力ゲート電極（第二の電極と把握できる）１５と、シリサイド膜１８とを備える。なお、ゲート絶縁膜６と酸化膜１４とを含めた構成を、「絶縁膜」と称することとする。
【００２７】
ＳｉＣ基板１は、例えば、高濃度のｎ型（以下、単にｎ＋と記す場合がある）の半導体基板である。ＳｉＣ基板１は、炭化珪素からなり、シリコンよりバンドギャップの広いワイドバンドギャップを有する半導体基板である。なお、本実施の形態では、ｎ型が第一の導電型である。
【００２８】
ＳｉＣ基板１上には、低濃度のｎ型（以下、単にｎ−と記すこともある）の半導体層であるドリフト領域２が形成されている。ドリフト領域２は、ＳｉＣ基板１上に、たとえばエピタキシャル成長して形成される。
【００２９】
セル配列領域２０に着目して、ドリフト領域２の表面内の所定の領域には、ｎ＋型のソース領域（電流出力領域）３と、ｐ型のベース領域４と、ｐ＋型のｐ＋コンタクト領域５とが各々形成されている。ここで、本実施の形態では、ｐ型が第二の導電型である。
【００３０】
ｐ型のベース領域４は、ドリフト領域２の表面内に選択的に形成されており、平面視においてソース領域３を囲繞している。ベース領域４の表面からの深さは、ソース領域３の表面からの深さよりも深く形成される。
【００３１】
ｎ＋型のソース領域３は、ベース領域４の表面内に選択的に形成されており、平面視においてｐ＋コンタクト領域５を囲繞している。具体的に、平面視において、ソース領域３の中央に、ｐ＋コンタクト領域５が形成される。
【００３２】
ｐ＋コンタクト領域５は、外部出力ソース電極１０とｐ型のベース領域４との電気的なコンタクトを取るためのものである。
【００３３】
セル配列領域２０において、ドリフト領域２の上には、ゲート酸化膜６が選択的に形成されている。また、周辺領域２１において、ドリフト領域２の上には、ゲート絶縁膜６よりも膜厚な酸化膜１４が形成されている。また、ゲート絶縁膜６および酸化膜１４の上（上記した絶縁膜の上と把握できる）には、ポリシリコン膜からなるゲート電極７が形成されている。つまり、ゲート電極７は、図１に示すように、セル配列領域２０から周辺領域２１に至って延設されている。
【００３４】
また、本実施の形態では、ゲート電極７の上には単層の積層膜１９が形成されている。当該積層膜１９としては、例えば窒化珪素膜が採用される。なお、当該積層膜１９は、窒化珪素膜に限定される趣旨でなく、窒化珪素膜の代わりに他の絶縁膜や導電膜を用いてもよい（実施の形態２参照）。ただし、本発明に係る積層膜１９は、所定のエッチング条件において、層間絶縁膜８よりもエッチングレートが遅い膜であることが必要である。
【００３５】
なお、以下では、簡単のため、ソース領域３およびｐ＋コンタクト領域５からなる領域をＳｉＣ領域３，５と記すこともある。同様に、ドリフト領域２およびソース領域３およびベース領域４およびｐ＋コンタクト領域５からなる領域を、ＳｉＣ領域２〜５と記すこともある。
【００３６】
上記積層膜１９を覆うように、例えば酸化膜からなる層間絶縁膜８が形成されている。
セル配列領域２０において、ＳｉＣ領域３，５と外部出力ソース電極１０とのコンタクトを取るため、第１のコンタクトホール１２が開口されている。これに対して、周辺領域２１において、ゲート電極７と外部出力ゲート電極１５とのコンタクトを取るため、第２のコンタクトホール１３が開口されている。
【００３７】
セル配列領域２０において、第１のコンタクトホール１２を充填するように、層間絶縁膜８上には、例えばアルミニウム膜からなる外部出力ソース電極１０が形成されている。外部出力ソース電極１０は、第１のコンタクトホール１２内で、ｎ＋型のソース領域３とｐ＋コンタクト領域５とに電気的に接続されている。
【００３８】
これに対して、周辺領域２１において、第２のコンタクトホール１３を充填するように、層間絶縁膜８上には、例えばアルミニウム膜からなる外部出力ゲート電極１５が形成されている。外部出力ゲート電極１５は、第２のコンタクトホール１３内で、ゲート電極７に電気的に接続されている。
【００３９】
ＳｉＣ基板１の裏面上には、金属膜およびシリサイド膜からなる積層構造のドレイン電極９が形成されている（図２では、簡略化のため単層構造のように図示されている）。本実施の形態では、ドレイン電極９の金属膜は、Ｎｉ膜であり、ドレイン電極９のシリサイド膜は、ＮｉＳｉ膜であるものとする。ドレイン電極９上には、例えばＮｉ／Ａｕの積層膜からなる裏面接続電極１１が形成されている（図２では、簡略化のため単層構造のように図示されている）。
【００４０】
外部出力ソース電極１０と裏面接続電極１１との間に高電圧を印加しても、ゲート電極７に電圧を印加してない場合には、ゲート電極７直下のベース領域４にはチャネルが形成されない。つまり、当該電圧印加状況の場合には、ＭＯＳＦＥＴは、電子が流れないオフ状態となる。これに対して、外部出力ソース電極１０と裏面接続電極１１との間に高電圧を印加し、さらにゲート電極７に正電圧を印加する。すると、ベース領域４上側にチャネルが形成され、ソース領域３から、チャネル領域（ベース領域４）−ドリフト領域２−ＳｉＣ基板１−ドレイン電極９の経路で電子が流れる。つまり、前記電圧印加状況の場合には、ＭＯＳＦＥＴは、電子が流れるオン状態となる。このように、ゲート電極７に印加するゲート電圧により電流のオン・オフが制御できる。
【００４１】
次に、図３〜図１０に示す工程断面図を用いて、本実施の形態に係る半導体装置の製造方法について説明する。
【００４２】
まず、図３の構成が形成されるまでの工程について説明する。
【００４３】
たとえば、ＳｉＣ基板１上においてエピタキシャル成長させることより、ｎ＋型のＳｉＣ基板１上にｎ型のドリフト領域２を形成する。当該ドリフト領域２は、炭化珪素からなる半導体層である。セル配列領域２０において、ドリフト領域２表面内に、ｐ型のベース領域４を選択的に形成する。さらに、ベース領域４の表面内において、ｎ＋型のソース領域３およびｐ型のベースコンタクト領域であるｐ＋コンタクト領域５を選択的に形成する。
【００４４】
ここで、ｎ型の領域は、例えばＮイオンを注入し、ｐ型の領域は、例えばＡｌイオンを注入して形成する。当該ｎ型の領域およびｐ型の領域は、１５００℃以上の高温アニール処理を施すことにより、活性化される。
【００４５】
次に、例えば、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により、ドリフト領域２上に１μｍ程度の膜厚の酸化膜を形成する。その後、写真製版とエッチングとにより、セル配列領域２０側の当該酸化膜を除去する。これにより、周辺領域２１のドリフト領域２上に、酸化膜１４が形成される。その後、酸素や水蒸気を含む雰囲気の１０００℃程度の温度下で、セル配列領域２０のＳｉＣ領域２〜５の上部を酸化する。これにより、セル配列領域２０におけるＳｉＣ領域２〜５上に、熱酸化膜のゲート酸化膜６を形成する。当該酸化膜１４およびゲート酸化膜６の形成工程が、領域２０，２１の半導体層２の上面に、「絶縁膜」を形成する工程であると把握できる。
【００４６】
なお、本実施の形態では、ゲート酸化膜６は、熱酸化膜であるものとして説明するが、これに限ったものではい。ゲート酸化膜６は、ＣＶＤ法で形成した酸化膜でもよいし、それら酸化膜の組み合わせであってもよい。
【００４７】
次に、ＣＶＤ法により、絶縁膜６，１４上に、ポリシリコンからなるゲート電極７を形成する。さらに、ＣＶＤ法により、ゲート電極７上に窒化珪素膜からなる積層膜１９を形成する。ここで、積層膜１９は、所定のエッチング条件において、後述する層間絶縁膜８よりもエッチングレートが遅い膜である。
【００４８】
以上の工程までにより、図３に示した構造体が形成される。
【００４９】
次に、ゲート電極７と積層膜１９とに対して、写真製版処理とエッチング処理とを施す。これにより、図４に示すように、ソース領域３の上方およびｐ＋コンタクト領域５の上方に存する、ゲート電極７および積層膜１９を除去し、第一の開口部３１を形成する。当該第一の開口部３１の底面からは、ゲート酸化膜６が露出している。つまり、セル配列領域２０において、ソース領域３の一部とｐ＋コンタクト領域５との上には、ゲート電極７と積層膜１９がエッチング除去されている。
【００５０】
なお、図４に示すように、セル配列領域２０では、ドリフト領域２とソース領域３とに挟まれたベース領域４上およびベース領域４に隣接するドリフト領域２上には、ゲート酸化膜６を介してゲート電極７と積層膜１９とが存する。また、周辺領域２１では、ドリフト領域２上に、酸化膜１４を介してゲート電極７と積層膜１９とが存する。
【００５１】
次に、図４で示した構造体に対してＣＶＤ法を施す。これにより、図５に示すように、第一の開口部３１を充填するように、積層膜１９の上に、酸化膜である層間絶縁膜８を形成する。
【００５２】
次に、図５に示す構造体に対して、写真製版とＲＩＥエッチング処理とを行う。これにより、セル配列領域２０においてゲート酸化膜６および層間絶縁膜８をエッチングして、周辺領域２１において層間絶縁膜８をエッチングする。当該エッチングにより、図６に示すように、上記第一の開口部３１内において、第二の開口部と把握できる第１のコンタクトホール１２が形成される。また、第１のコンタクトホール１２の形成と同時に、第三の開口部と把握できる第２のコンタクトホール１３が、周辺領域２１における層間絶縁膜８内に形成される。
【００５３】
ここで、第１のコンタクトホール１２の底面からは、ソース領域４の一部およびｐ＋ベースコンタクト領域５が露出している。また、第２のコンタクトホール１３の底面からは、積層膜１９が露出している。
【００５４】
上記コンタクトホール１２，１３の形成工程において、各コンタクトホール１２，１３を確実に開口させる必要がある。このため、本実施の形態では、各コンタクトホール１２，１３を開口させるのに必要なエッチング時間の１．２倍以上の時間で、オーバーエッチング処理込みのエッチングを行う。
【００５５】
なお、ＳｉＣ領域３，５や窒化珪素膜からなる積層膜１９をエッチングせずに、酸化膜からなる層間絶縁膜８のみをエッチングするようにするためには、ＲＩＥのガス種と条件とを調整すればよい。つまり、積層膜１９のエッチングレートが層間絶縁膜８のエッチングレートよりも遅くなるエッチング条件により、上記ＲＩＥエッチング処理を施す。
【００５６】
また、オーバーエッチングにより、第１，第２のコンタクトホール１２，１３を完全に開口させるため、エッチングレートが変動しても、再現性よく第１，第２のコンタクトホール１２，１３を形成することができる。つまり、こうすることで、第１，第２のコンタクトホール１２，１３下のＳｉＣ領域３，５や窒化珪素膜からなる積層膜１９を、上述のＲＩＥエッチングにより、ほとんどエッチングされないようにすることができる。これにより、第１，第２のコンタクトホール１２，１３を再現性よく完全に開口させることができる。
【００５７】
次に、図７に示すように、各コンタクトホール１２，１３の底面および側面と、層間絶縁膜８上に、金属膜１７を形成する。なお、当該金属膜１７としては、本実施の形態では、Ｎｉ膜１７として説明する。しかし、当該金属膜１７は、当該Ｎｉ膜に限ったものではなく、ＳｉＣとの間でシリサイド化反応する金属からなる膜であれば他の金属膜を採用することもできる。また、Ｎｉ膜１７は、例えばスパッタ法により作成される。また、Ｎｉ膜１７の膜厚は、例えば５０ｎｍ程度とする。
【００５８】
その後、図７に示した構造体に対して、第１のアニール処理を施す。これにより、図８に示すように、第１のコンタクトホール１２の底面から露出した、ソース領域３上部およびｐ＋コンタクト領域５上部に、シリサイド膜１８（本実施の形態では、ＮｉＳｉ膜１８）を形成する。当該第１のアニール処理は、例えば、ＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ）法により、温度３００〜８００℃で行う。当該温度による加熱により、Ｎｉ膜１７のＮｉと、これに接するＳｉＣ領域３，５上部のＳｉＣとが反応して、ＮｉＳｉ膜１８が形成される。
【００５９】
ＮｉＳｉ膜１８を形成した後、例えば、硫酸や塩酸を含む酸系の薬液で、ＮｉＳｉ膜１８形成した構造を洗浄する。当該洗浄により、上記シリサイド化反応において未反応となったＮｉ膜１７が除去される。当該未反応のＮｉ膜１７除去後の様子を、図８に図示する。
【００６０】
次に、本実施の形態では、未反応のＮｉ膜１７を除去した後、第２のコンタクトホール１３の底面から露出している積層膜１９を、例えばＲＩＥ法で除去する。当該積層膜１９の除去により、図９に示すように、第２のコンタクトホール１３の底面からゲート電極７が露出する。層間酸化膜８やＮｉＳｉ膜１８をエッチングせずに、積層膜１９のみをエッチングするようにするためには、ＲＩＥのガス種と条件とを調整すればよい。
【００６１】
その後、ＳｉＣ基板１の裏面にドレイン電極９を形成する（図９参照）。当該ドレイン電極９の形成は、次の手順にて行う。
【００６２】
まず、ＳｉＣ基板１の裏面に対してスパッタ法を施し、厚さが１００ｎｍのＮｉ膜を成膜する。次に、例えばＲＴＡ法で１０００℃程度の第２のアニール処理を実施する。このように、本実施の形態では、上記未反応のＮｉ膜１７を除去した後、第１のアニール処理の温度（３００〜８００℃）よりも高温である（１０００℃）第２のアニール処理を行う。これにより、第１のコンタクトホール１２内のＮｉＳｉ膜１８のコンタクト抵抗をさらに低下させることができる。さらに、ＳｉＣ基板１の裏面に形成した上述のＮｉ膜が、ＳｉＣ基板１裏面と反応してＮｉＳｉ膜も同時に形成され、これらの間にも低抵抗のオーミックコンタクトが実現される。こうして、ＳｉＣ基板１の裏面に、Ｎｉ膜とＮｉＳｉ膜とからなるドレイン電極９が形成される（図９参照）。
【００６３】
次に、第１のコンタクトホール１２および第２のコンタクトホール１３を充填するように、層間絶縁膜８上に、電極膜を形成する。当該電極膜は、例えば、膜厚が３μｍのアルミニウム膜を採用することができ、たとえばスパッタ法により形成される。その後、当該電極膜に対して、写真製版とエッチング処理とを施す。これにより、電極膜がパターニングされ、図２に示したように、外部出力ソース電極１０と外部出力ゲート電極１５とが形成される。また、図２に示しようたように、スパッタ法等により、ドレイン電極９上に裏面接続電極１１を形成する。
【００６４】
ここで、当該パターニングにより、外部出力ソース電極１０と外部出力ゲート電極１５とは、電気的に分離される。また、外部出力ソース電極１０は、セル配列領域２０に形成され、ＮｉＳｉ膜１８を介して、ソース領域３上部およびｐ＋コンタクト領域５上部と電気的に接続される。これに対して、外部出力ゲート電極１５は、周辺領域２１に形成され、ゲート電極７と電気的に接続される。
【００６５】
以上のように、本実施の形態に係る半導体装置の製造方法では、ゲート電極７上に、積層膜（所定の膜と把握できる）１９を形成する。そして、エッチング処理により、ソース領域およびベースコンタクト領域が底面から露出した第１のコンタクトホール１２（第二の開口部と把握できる）を形成すると同時に、底面から積層膜１９が露出した第２のコンタクトホール（第三の開口部と把握できる）とを形成している。ここで、当該エッチング処理は、積層膜１９のエッチングレートが層間絶縁膜８のエッチングレートよりも遅くなるエッチング条件により、実施される。
【００６６】
したがって、第１のコンタクトホール１２と第２のコンタクトホール１３とを同時に形成する際に、これら１２，１３の内部の絶縁膜８、６が完全になくなるまでオーバーエッチングを行うことができる。つまり、第１，第２のコンタクトホール１２，１３の形成に際して、エッチングレートを測定するなどの厳密な管理が不必要となる。これにより、量産性に優れた半導体装置の製造方法を提供できる。
【００６７】
また、第１のコンタクトホール１２と第２のコンタクトホール１３とを同時に形成するので、必要な写真製版とＲＩＥエッチング工程が１回のみとなる。このため、本実施の形態に係る半導体の製造方法では、製造工程の煩雑化および製造プロセスの長時間化を抑制できる。また、作成コストおよびＲＩＥエッチングに必要なエネルギーを低減させることもできる。
【００６８】
また、本実施の形態に係る半導体装置の製造方法では、各コンタクトホール１２，１３の形成後、金属膜（Ｎｉ膜）１７を形成する。そして、第１のアニール処理を行うことにより、第１のコンタクトホール１２の底面から露出した、ソース領域３上およびｐ＋ベースコンタクト領域５上にシリサイド膜（ＮｉＳｉ膜）１８を形成する。
【００６９】
したがって、シリサイド工程によりシリサイド膜１８を形成する際、第２のコンタクトホール１３内にＮｉ膜１７が形成されたとしても、積層膜１９の存在により、Ｎｉがゲート電極７に拡散することを防止できる。
【００７０】
また、本実施の形態に係る半導体装置の製造方法では、Ｎｉ膜１７をデポ形成した後に比較的低温である第１のアニール処理を実施し、シリサイド化反応を起させる。そして、未反応となった金属膜１７を除去する。その後、比較的高温である第２のアニール処理を行う。
【００７１】
このように、シリサイド膜１８形成のための第１のアニール処理が比較的低温であるため、第２のコンタクトホール１３内のＮｉ膜１７のＮｉは、積層膜１９がバリアとなってゲート電極７まで拡散しない。
【００７２】
また、未反応のＮｉ膜１７を除去した後、比較的高温である第２のアニール処理を施す。このように、第２のコンタクトホール１３にＮｉ膜１７が存在しない状況での高温加熱処理であるので、Ｎｉをゲート電極７に拡散させることなく、ＳｉＣ領域３，５上のＮｉＳｉ膜１８の抵抗を下げることができる。こうして、低抵抗のＮｉＳｉオーミックコンタクトを形成することができる。
【００７３】
また、本実施の形態に係る半導体装置の製造方法では、シリサイド膜１８の形成後に、第２のコンタクトホール１３から露出する積層膜１９を除去する。そして、各コンタクトホール１２，１３を充填するように、層間絶縁膜８上に、電極膜を形成する。そして、電極膜をパターニングすることにより、外部出力ソース電極（第１の電極と把握できる）１０と外部出力ゲート電極（第二の電極と把握できる）１５とを、形成する。
【００７４】
したがって、ＮｉＳｉ膜１８を介して、ソース領域３上部およびｐ＋コンタクト領域５上部と電気的に接続される外部出力ソース電極１０と、ゲート電極７と電気的に直接接続される外部出力ゲート電極１５とを、同時に、形成することができる。
【００７５】
＜実施の形態２＞
実施の形態１では、積層膜１９が窒化珪素膜である場合について説明した。本実施の形態では、積層膜１９の他のバリエーション等について説明する。
【００７６】
積層膜１９は、コンタクトホール１２，１３の形成の際のエッチング処理において、層間絶縁膜８よりもエッチング速度（エッチングレート）を遅くできるものであれば良い。当該観点より、実施の形態１では、層間絶縁膜８は酸化膜であり、積層膜１９は窒化珪素膜であったが、層間絶縁膜８が酸化膜の場合には、積層膜１９は、酸窒化膜やＨｆＳｉＯ（ハフニウムシリケート）膜などの絶縁膜であってもかまわない。
【００７７】
また、上記エッチングレートの観点から、層間絶縁膜８が酸化膜以外の絶縁膜である場合には、積層膜１９としては酸化膜を採用することができる。
【００７８】
また、積層膜１９として、例えばＴｉＮやＷＳｉなどの導電膜でもよい。当該導電膜を積層膜１９として採用することにより、シリサイド膜１８形成時の高温に耐える積層膜１９を提供できる。また、当該導電膜を積層膜１９として採用することにより、金属膜１７を構成する金属のバリア膜として、当該導電膜である積層膜１９を機能させることもできる。積層膜１９として形成される導電膜は、ポリシリコン膜のゲート電極７をＣＶＤ法で成膜した後に、例えばスパッタ法で成膜する（図３参照）。
【００７９】
積層膜１９が導電膜の場合は、実施の形態１で説明した工程順の他に、次の工程順を採用することも可能である。つまり、実施の形態１では、第２のコンタクトホール１３の底面から露出する積層膜１９を除去し、当該第２のコンタクトホール１３の底面からゲート電極７を露出させた。
【００８０】
しかしながら、積層膜１９が導電膜である場合には、当該積層膜１９を除去する工程を省略することができる。換言すれば、第２のコンタクトホール１３の底面に積層膜１９を残したまま、第１のコンタクトホール（第二の開口部と把握できる）１２と第２のコンタクトホール（第三の開口部と把握できる）１３を充填するように、層間絶縁膜８上に、電極膜（たとえばアルミニウム膜）を形成する。そして、電極膜をパターニングすることにより、実施の形態１で説明した外部出力ソース電極（第１の電極と把握できる）１０と外部出力ゲート電極（第二の電極と把握できる）１５とを形成する。当該各電極１０，１５形成後の構成断面図を、図１０に示す。
【００８１】
図１０に示すように、外部出力ゲート電極１５は、第２のコンタクトホール１３内において、導電性の積層膜１９を介して、ゲート電極７と電気的に接続されている。
【００８２】
このように、積層膜１９が導電膜である場合には、第２のコンタクトホール１３の底面に存する積層膜１９を除去する工程を省略できる。よって、製造工程の簡略化を図ることができる。
【００８３】
なお、上記各実施の形態では、縦型のＭＯＳＦＥＴを例にとり説明した。しかしながら、ドレイン電極をＳｉＣ基板１の表側に形成する横型のＭＯＳＦＥＴにも、本発明に係る製造方法を適用することができる。
【符号の説明】
【００８４】
１  炭化珪素（ＳｉＣ）基板、２  ドリフト領域（半導体層）、３  ソース領域、４  ベース領域、５  ｐ＋コンタクト領域、６  ゲート酸化膜、７  ゲート電極、８  層間絶縁膜、９  ドレイン電極、１０  外部出力ソース電極（第一の電極）、１１  裏面接続電極、１２  第１のコンタクトホール（第二の開口部）、１３  第２のコンタクトホール（第三の開口部）、１４  酸化膜、１５  外部出力ゲート電極（第二の電極）、１７  金属膜、１８  シリサイド膜、１９  積層膜（所定の膜）、２０  セル配列領域（第一の領域）、２１  周辺領域（第二の領域）、３１  第一の開口部。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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