(57)【要約】【課題】リーク電流を抑えた不揮発性半導体記憶装置を提供する。【解決手段】複数の第１の配線、複数の第１の配線に交差する複数の第２の配線、並びに複数の第１及び第２の配線の各交差部に配置された電気的書き換え可能な抵抗値をデータとして不揮発に記憶する可変抵抗素子を含む複数のメモリセルを有するメモリセルアレイと、複数の第１の配線の一端側に接続され、第１の配線を選択する第１のデコーダと、複数の第２の配線の一端側に接続され、第２の配線を選択する第２のデコーダと、第１のデコーダ及び第２のデコーダの少なくとも一方に接続され、第１のデコーダ及び第２のデコーダによって選択された第１の配線及び第２の配線間に所定の印加電圧を印加する電圧印加回路を備えている。第２のデコーダは、第１の配線の他端側から一端側に向かって順次第２の配線を選択する。【選択図】図７
2012069216.tif 000002
【特許請求の範囲】
【請求項１】
複数の第１の配線、前記複数の第１の配線に交差する複数の第２の配線、並びに前記複数の第１及び第２の配線の各交差部に配置された電気的書き換え可能な抵抗値をデータとして不揮発に記憶する可変抵抗素子を含む複数のメモリセル、を有するメモリセルアレイと、
前記複数の第１の配線の一端側に接続され、前記第１の配線を選択する第１のデコーダと、
前記複数の第２の配線の一端側に接続され、前記第２の配線を選択する第２のデコーダと、
前記第１のデコーダ及び第２のデコーダの少なくとも一方に接続され、前記第１のデコーダ及び第２のデコーダによって選択された前記第１の配線及び第２の配線間に所定の印加電圧を印加する電圧印加回路と
を備えた不揮発性半導体記憶装置において、
前記第２のデコーダは、前記第１の配線の他端側から一端側に向かって順次前記第２の配線を選択する
ことを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記電圧印加手段は、前記第２のデコーダによる前記第２の配線の前記他端側から一端側への選択に応じて前記印加電圧を減少させる
ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
前記第１のデコーダは、前記第１の配線を２本以上同時に選択する
ことを特徴とする請求項１または２記載の不揮発性半導体記憶装置。
【請求項４】
前記電圧印加回路は、前記第１のデコーダ及び第２のデコーダによって選択された前記第１の配線及び第２の配線間に前記可変抵抗素子のフォーミングのための電圧を印加する
ことを特徴とする請求項１〜３記載の不揮発性半導体記憶装置。
【請求項５】
前記電圧印加回路は、前記メモリセルへのセット又はリセットが終了した時点でフラグを出力することを特徴とする請求項１〜４記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
近年、フラッシュメモリの後継候補として、記憶素子に可変抵抗素子を用いる抵抗変化メモリ装置が注目されている。ここで、抵抗変化メモリ装置には、遷移金属酸化物を記録層としてその抵抗値状態を不揮発に記憶する狭義の抵抗変化メモリ（ReRAM：Resistive RAM）の他、カルコゲナイド等を記録層として用いてその結晶状態（導体）と非晶質状態（絶縁体）の抵抗値情報を利用する相変化メモリ（PCRAM：Phase Change RAM）等も含むものとする。
【０００３】
抵抗変化メモリ装置のメモリセルには、２種類の動作モードがあることが知られている。１つは、印加電圧の極性を切り替えることにより、高抵抗状態と低抵抗状態とを設定するもので、これはバイポーラ型といわれる。もう１つは、印加電圧の極性を切り替えることなく、電圧値と電圧印加時間を制御することにより、高抵抗状態と低抵抗状態の設定を可能とするもので、これはユニポーラ型といわれる。
【０００４】
抵抗変化メモリ装置によって高密度メモリセルアレイを実現するためには、ビット線及びワード線の交差部に可変抵抗素子とダイオード等の整流素子とを重ねることにより、セルアレイを構成する。さらに、このようなメモリセルアレイを三次元的に積層配列することにより、セルアレイ面積を増大させることなく、大容量を実現することが可能になる。
【０００５】
可変抵抗素子を抵抗変化型メモリのメモリセルとして機能させるには、初期設定動作としてフォーミングを行う必要がある。このフォーミングは、データの書き込みよりも高い所定の電圧を可変抵抗素子に印加して可変抵抗素子に電流パスを形成し、所定の抵抗状態、例えば低抵抗状態に設定することにより行われる。このようなフォーミングがなされたメモリセルに対するデータの書き込みは、ユニポーラ型のＲｅＲＡＭの場合、可変抵抗素子に所定の電圧を短時間印加することにより行う。これにより、可変抵抗素子が高抵抗状態から低抵抗状態へと変化する。以下、この可変抵抗素子を高抵抗状態から低抵抗状態へ変化させる動作をセット動作という。一方、メモリセルに対するデータの消去は、セット動作後の低抵抗状態の可変抵抗素子に対し、セット動作時よりも低い所定の電圧を長時間印加することにより行う。これにより、可変抵抗素子が低抵抗状態から高抵抗状態へと変化する。以下、この可変抵抗素子を低抵抗状態から高抵抗状態へ変化させる動作をリセット動作という。メモリセルは、例えば高抵抗状態を安定状態（リセット状態）とし、２値データ記憶であれば、リセット状態を低抵抗状態に変化させるセット動作によりデータの書き込みを行う。
【０００６】
この様な抵抗変化メモリ装置においては、フォーミング、セット又はリセットに際して、対象メモリセル以外のメモリセルへのリーク電流、及び配線抵抗による影響で、消費電流が増加したり、誤セット、誤リセットが生じる可能性がある。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２０１０−５５７１９号
【特許文献２】特開２００９−１５８０２０号
【特許文献３】特開２００７−２２６８８３号
【特許文献４】特許第４２３１５０２号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本発明は、リーク電流及び配線抵抗による影響を抑えた不揮発性半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【０００９】
実施形態に係る不揮発性半導体記憶装置は、複数の第１の配線、複数の第１の配線に交差する複数の第２の配線、並びに複数の第１及び第２の配線の各交差部に配置された電気的書き換え可能な抵抗値をデータとして不揮発に記憶する可変抵抗素子を含む複数のメモリセルを有するメモリセルアレイと、複数の第１の配線の一端側に接続され、第１の配線を選択する第１のデコーダと、複数の第２の配線の一端側に接続され、第２の配線を選択する第２のデコーダと、第１のデコーダ及び第２のデコーダの少なくとも一方に接続され、第１のデコーダ及び第２のデコーダによって選択された第１の配線及び第２の配線間に所定の印加電圧を印加する電圧印加回路を備えている。第２のデコーダは、第１の配線の他端側から一端側に向かって順次第２の配線を選択する。
【図面の簡単な説明】
【００１０】
【図１】第１の実施形態に係る不揮発性半導体記憶装置のブロック図である。
【図２】同実施形態に係る不揮発性半導体記憶装置のメモリセルアレイの構成を示す斜視図である。
【図３】同実施形態に係る不揮発性半導体記憶装置のメモリセルアレイの一部の斜視図である。
【図４】図３におけるＩ−Ｉ’線で切断して矢印方向に見たメモリセル１つ分の断面図である。
【図５】同実施形態に係る不揮発性半導体記憶装置の可変抵抗素子の一例を示す模式的な断面図である。
【図６】同実施形態に係る不揮発性半導体記憶装置のカラム／ロウ制御回路の配置例を示すブロック図である。
【図７】同実施形態に係る不揮発性半導体記憶装置のメモリセルアレイの一部の等価回路である。
【図８】比較形態に係る不揮発性半導体記憶装置のフォーミング動作を説明するための図である。
【図９】第１の実施形態に係る不揮発性半導体記憶装置のフォーミング動作を説明するための図である。
【図１０】同実施形態に係る不揮発性半導体記憶装置のセット動作、及びリセット動作を説明するための図である。
【図１１】第２の実施形態に係る不揮発性半導体記憶装置のカラム制御回路の一部の構成例を示す回路図である。
【発明を実施するための形態】
【００１１】
以下、添付した図面を参照して本発明の実施の形態について説明する。本実施の形態において、半導体記憶装置はメモリセルに可変抵抗素子を用いた抵抗変化メモリ装置として説明する。しかし、この構成はあくまでも一例であって、本発明がこれに限定されるものでないことは言うまでもない。
【００１２】
［第１の実施の形態］
［全体構成］
図１は、第１の実施形態に係る不揮発性半導体記憶装置のブロック図である。
【００１３】
この不揮発性半導体記憶装置は、後述するＲｅＲＡＭ（可変抵抗素子）を使用したメモリセルをマトリクス状に配置したメモリセルアレイ１を備える。メモリセルアレイ１のビット線ＢＬ方向に隣接する位置には、メモリセルアレイ１のビット線ＢＬを制御し、メモリセルのデータ消去、メモリセルへのデータ書き込み、及びメモリセルからのデータ読み出しを行うカラム制御回路２が設けられている。また、メモリセルアレイ１のワード線ＷＬ方向に隣接する位置には、メモリセルアレイ１のワード線ＷＬを選択し、メモリセルのデータ消去、メモリセルへのデータ書き込み、及びメモリセルからのデータ読み出しに必要な電圧を印加するロウ制御回路３が設けられている。
【００１４】
データ入出力バッファ４は、Ｉ／Ｏ線を介して外部コントローラ１０に接続され、書き込みデータの受け取り、消去命令の受け取り、読み出しデータの出力、アドレスデータやコマンドデータの受け取り、及びメモリセルアレイ１の抵抗状態に応じて出力されるフラグの受け取り等を行う。また、データ入出力バッファ４は、受け取った書き込みデータをカラム制御回路２に送り、カラム制御回路２から読み出したデータを受け取って外部に出力する。外部からデータ入出力バッファ４に供給されたアドレスは、アドレスレジスタ５を介してカラム制御回路２及びロウ制御回路３に送られる。また、外部コントローラ１０からデータ入出力バッファ４に供給されたコマンドは、コマンド・インターフェイス６に送られる。コマンド・インターフェイス６は、外部コントローラ１０からの外部制御信号を受け、データ入出力バッファ４に入力されたデータが書き込みデータかコマンドかアドレスかを判断し、コマンドであれば受け取りコマンド信号としてステートマシン７に転送する。ステートマシン７は、この半導体記憶装置全体の管理を行うもので、外部コントローラ１０からのコマンドを受け付け、読み出し、書き込み、消去、データの入出力管理等を行う。また、外部コントローラ１０は、ステートマシン７が管理するステータス情報を受け取って、書き込み、消去の成否を判断することも可能である。このステータス情報は書き込み、消去の制御にも利用される。
【００１５】
また、ステートマシン７によって電圧供給回路であるパルスジェネレータ９が制御される。この制御により、パルスジェネレータ９は任意の電圧、任意のタイミングのパルスを出力することが可能となる。具体的には、ステートマシン７が、外部から与えられたアドレスをアドレスレジスタ５を介して入力し、どのメモリ層へのアクセスかを判定し、そのメモリ層に対応するパラメータを用いて、パルスジェネレータ９からのパルスの高さ・幅を制御する。このパラメータは、メモリ層毎の書き込み等の特性を把握した上で、各メモリ層の書き込み特性が均一になるように求められた値であり、メモリセルに保存されている。ここで、形成されたパルスはカラム制御回路２及びロウ制御回路３で選択された任意の配線へ転送することが可能である。
【００１６】
なお、メモリセルアレイ１以外の周辺回路素子はメモリセルアレイ１の直下のシリコン基板に形成可能であり、これにより、この半導体記憶装置のチップ面積はほぼ、メモリセルアレイ１の面積に等しくすることも可能である。
【００１７】
［メモリブロック］
図２は、本発明の実施の形態に係る抵抗変化メモリ装置の基本構成、すなわち半導体基板上のグローバルバス等の配線が形成される配線領域１２とその上に積層されたメモリブロックＭＢの構成を示している。
【００１８】
図２に示すように、メモリブロックＭＢは、この例では４層のメモリセルアレイＭＡ０〜ＭＡ３からなる。メモリブロックＭＢの直下の半導体基板には、配線領域１２が設けられる。配線領域１２には、メモリブロックＭＢに書き込み／読み出しされるデータを外部とやり取りするためのグローバルバス等が設けられる。また、この配線領域１２には後述するカラムスイッチ等を含むカラム制御回路２や、ローデコーダ等を含むロウ制御回路３が設けられていてもよい。
【００１９】
積層された各メモリセルアレイＭＡのワード線ＷＬ及びビット線ＢＬと、半導体基板上に形成された配線領域１２とを接続するために、メモリブロックＭＢの側面に垂直配線（ビアコンタクト）が必要になる。配線領域１２の周辺には、ビット線コンタクト領域１４及びワード線コンタクト領域１５が設けられている。ビット線コンタクト領域１４及びワード線コンタクト領域１５には、ビット線ＢＬ及びワード線ＷＬと制御回路とを接続するためのビット線コンタクト１３及びワード線コンタクト１１が形成される。ワード線ＷＬは、その一端がワード線コンタクト領域１５に形成されたワード線コンタクト１１を介して配線領域１２に接続されている。また、ビット線ＢＬは、その一端がビット線コンタクト領域１４に形成されたビット線コンタクト１３を介して配線領域１２に接続されている。
【００２０】
図２では、複数のメモリセルアレイＭＡを半導体基板１に垂直な方向（図２に示すｚ方向）に積層した１つのメモリブロックＭＢについて示しているが、実際にはこのような単位メモリブロックＭＢがワード線ＷＬの長手方向（図２に示すｘ方向）及びビット線ＢＬの長手方向（図２に示すｙ方向）に複数個マトリクス状に配置される。
【００２１】
図２に示すように、本実施の形態では、ワード線コンタクト領域１５では、メモリセルアレイ１の片側から引き出されたワード線ＷＬがそれぞれ共通コンタクトを介して配線領域１２に接続されている。また、ビット線コンタクト領域１４では、各層のビット線ＢＬが別々に用意された４列のコンタクトを介して配線領域１２に接続されている。本実施の形態では、ビット線ＢＬは層毎に独立駆動され、ワード線ＷＬは全ての層で共通に接続されているが、ワード線ＷＬについても層毎に独立駆動するようにしても良い。また、ビット線ＢＬを共通にして、ワード線ＷＬを独立駆動するようにしても良い。更に、ビット線ＢＬ及びワード線ＷＬの少なくとも一方を上下の層で共有するように構成することもできる。
【００２２】
図３は、メモリセルアレイ１の一部の斜視図、図４は、図３におけるＩ−Ｉ′線で切断して矢印方向に見たメモリセルＭＣ１つ分の断面図である。
【００２３】
複数本の第１の配線としてワード線ＷＬ０〜ＷＬ２が平行に配設され、これと交差して複数本の第２の配線としてビット線ＢＬ０〜ＢＬ２が平行に配設され、これらの各交差部に両配線に挟まれるようにメモリセルＭＣが配置される。第１及び第２の配線は、熱に強く、且つ抵抗値の低い材料が望ましく、例えばW，WSi，NiSi，CoSi等を用いることができる。
【００２４】
メモリセルＭＣは、図４に示すように、可変抵抗素子ＶＲと非オーミック素子ＮＯの直列接続回路からなる。
【００２５】
可変抵抗素子ＶＲとしては、電圧印加によって、電流、熱、化学エネルギー等を介して抵抗値を変化させることができるもので、上下にバリアメタル及び接着層として機能する電極ＥＬ１，ＥＬ２が配置される。電極材としては、Pt，Au，Ag，TiAlN，SrRuO，Ru，RuN，Ir，Co，Ti，TiN，TaN，LaNiO，Al，PtIrOx， PtRhOx，Rh/TaAlN等が用いられる。また、配向性を一様にするようなメタル膜の挿入も可能である。また、別途バッファ層、バリアメタル層、接着層等を挿入することも可能である。
【００２６】
可変抵抗素子ＶＲは、カルコゲナイド等のように結晶状態と非晶質状態の相転移により抵抗値を変化させるもの（ＰＣＲＡＭ）、金属陽イオンを析出させて電極間に架橋（コンタクティングブリッジ）を形成したり、析出した金属をイオン化して架橋を破壊したりすることで抵抗値を変化させるもの（ＣＢＲＡＭ）、電圧あるいは電流印加により抵抗値が変化するもの（ＲｅＲＡＭ）（電極界面に存在する電荷トラップにトラップされた電荷の存在の有無により抵抗変化が起きるものと、酸素欠損等に起因する伝導パスの存在の有無により抵抗変化が起きるものとに大別される。）等を用いることができる。
【００２７】
図５は、ＲｅＲＡＭの例を示す図である。図５に示す可変抵抗素子ＶＲは、電極層ＶＲ１１、ＶＲ１３の間に記録層ＶＲ１２を配置してなる。記録層ＶＲ１２は、少なくとも２種類の陽イオン元素を有する複合化合物から構成される。陽イオン元素の少なくとも１種類は電子が不完全に満たされたｄ軌道を有する遷移元素とし、且つ隣接する陽イオン元素間の最短距離は、０．３２ｎｍ以下とする。具体的には、化学式ＡｘＭｙＸｚ（ＡとＭは互いに異なる元素）で表され、例えばスピネル構造（ＡＭ２Ｏ４）、イルメナイト構造（ＡＭＯ３）、デラフォサイト構造（ＡＭＯ２）、ＬｉＭｏＮ２構造（ＡＭＮ２）、ウルフラマイト構造（ＡＭＯ４）、オリビン構造（Ａ２ＭＯ４）、ホランダイト構造（ＡｘＭＯ２）、ラムスデライト構造（ＡｘＭＯ２）ペロブスカイト構造（ＡＭＯ３）等の結晶構造を持つ材料により構成される。
【００２８】
図５の例では、ＡがＺｎ、ＭがＭｎ、ＸがＯである。記録層１２内の小さな白丸は拡散イオン（Ｚｎ）、大きな白丸は陰イオン（Ｏ）、小さな黒丸は遷移元素イオン（Ｍｎ）をそれぞれ表している。記録層ＶＲ１２の初期状態は高抵抗状態であるが、電極層ＶＲ１１を固定電位、電極層ＶＲ１３側に負の電圧を印加すると、記録層１２中の拡散イオンの一部が電極層ＶＲ１３側に移動し、記録層ＶＲ１２内の拡散イオンが陰イオンに対して相対的に減少する。電極層ＶＲ１３側に移動した拡散イオンは、電極層ＶＲ１３から電子を受け取り、メタルとして析出するため、メタル層ＶＲ１４を形成する。記録層ＶＲ１２の内部では、陰イオンが過剰となり、結果的に記録層ＶＲ１２内の遷移元素イオンの下層を上昇させる。これにより、記録層ＶＲ１２はキャリアの注入により電子伝導性を有するようになってセット動作が完了する。読み出しに関しては、記録層ＶＲ１２を構成する材料が抵抗変化を起こさない程度の微小な電流値を流せば良い。セット状態（低抵抗状態）を初期状態（高抵抗状態）にリセットするには、例えば記録層ＶＲ１２に大電流を充分な時間流してジュール加熱して、記録層ＶＲ１２の酸化還元反応を促進すれば良い。また、セット時と逆向きの電場を印加することによってもリセット動作が可能である。
【００２９】
［制御回路の構成］
次に、メモリセルアレイＭＡ及びその周辺回路の構成について、図６を参照して説明する。図６は、抵抗変化メモリ装置のメモリセルアレイＭＡ、カラム制御回路２及びロウ制御回路３の詳細を示すブロック図である。図６に示すメモリセルアレイＭＡは、ビット線ＢＬの延びる方向に例えば２Ｋｂｉｔ（２０４８個）、ワード線ＷＬの延びる方向に例えば５１２ｂｉｔの単位メモリセルＭＣが配置されているものとする。これにより、１つのメモリセルアレイＭＡ内に例えば１Ｍｂｉｔ（約１０６個）の単位メモリセルＭＣが配置されている。
【００３０】
図６に示されるように、ロウ制御回路３は、メモリセルアレイ１のワード線ＷＬに接続されて配置されている。また、ロウ制御回路３は、例えばローデコーダ３０、メインロウデコーダ３１、書き込み駆動線ドライバ３２、ロウ電源線ドライバ３３及びロウ系周辺回路３４により構成される。また、カラム制御回路２は、例えばカラムスイッチ２０、カラムデコーダ２１、センスアンプ／書き込みバッファ２２、カラム電源線ドライバ２３、カラム系周辺回路２４により構成される。
【００３１】
本実施の形態に係るワード線ＷＬは階層化構造を有しており、メインロウデコーダ３１は、２５６対のメインワード線ＭＷＬｘ、ＭＷＬｂｘ（ｘ＝＜２５５：０＞）のいずれか一対を選択駆動する。一例として、選択されたメインワード線ＭＷＬｘ、ＭＷＬｂｘでは、メインワード線ＭＷＬｘが“Ｈ”状態となり、メインワード線ＭＷＬｂｘが“Ｌ”状態となる。逆に、非選択のメインワード線ＭＷＬｘ、ＭＷＬｂｘでは、メインワード線ＭＷＬｘが“Ｌ”状態となり、メインワード線ＭＷＬｂｘが“Ｈ”状態となる。一対のメインワード線ＭＷＬｘ、ＭＷＬｂｘはひとつのローデコーダ３０に接続される。ローデコーダ３０は、メインワード線ＭＷＬｘ、ＭＷＬｂｘの階層下にある８本のワード線ＷＬからなるワード線群ＷＬｘ＜７：０＞のうちの１本を選択駆動する。メインロウデコーダ３１により選択駆動されたメインワード線ＭＷＬｘ、ＭＷＬｂｘに接続されたローデコーダ３０が更にワード線ＷＬを選択駆動することにより、１本のワード線ＷＬが選択駆動される。
【００３２】
書き込み駆動線ドライバ３２には８本の書き込み駆動線ＷＤＲＶ＜７：０＞及びロウ電源線ＶＲｏｗが接続され、ロウ電源線ドライバ３３にはロウ電源線ＶＲｏｗが接続されている。この書き込み駆動線ＷＤＲＶ＜７：０＞及びロウ電源線ＶＲｏｗはローデコーダ３０に接続される。書き込み駆動線ＷＤＲＶ＜７：０＞及びロウ電源線ＶＲｏｗには、ローデコーダ３０がワード線ＷＬを駆動するための電圧が印加される。具体的には、リセット動作時において８本の書き込み駆動線ＷＤＲＶ＜７：０＞のうち選択ワード線ＷＬに対応する１本の書き込み駆動線ＷＤＲＶに電圧Ｖｓｓ（＝０Ｖ）を供給し、それ以外の７本には電圧ＶＲＥＳＥＴを供給する。また、ロウ電源線ＶＲｏｗには、非選択のメインワード線ＭＷＬｘ、ＭＷＬｂｘの階層下のワード線ＷＬに供給される電圧（ＶＲＥＳＥＴ）が印加される。
【００３３】
ロウ系周辺回路３４は、この抵抗変化メモリ装置全体の管理を行うもので、外部のホスト装置からの制御信号を受け付け、フォーミング、読み出し、書き込み、消去、データの入出力管理等を行う。
【００３４】
本実施の形態に係るビット線ＢＬも階層化構造を有しており、カラムデコーダ２１は、２５６対のカラム選択線ＣＳＬｙ、ＣＳＬｂｙ（ｙ＝＜２５５：０＞）のうち、複数の対のカラム選択線ＣＳＬｙ、ＣＳＬｂｙを選択駆動する。一例として、選択されたカラム選択線ＣＳＬｙ、ＣＳＬｂｙでは、カラム選択線ＣＳＬｙが“Ｈ”状態となり、カラム選択線ＣＳＬｂｙが“Ｌ”状態となる。逆に、非選択のカラム選択線ＣＳＬｙ、ＣＳＬｂｙでは、カラム選択線ＣＳＬｙが“Ｌ”状態となり、カラム選択線ＣＳＬｂｙが“Ｈ”状態となる。一対のカラム選択線ＣＳＬｙ、ＣＳＬｂｙはひとつのカラムスイッチ２０に接続される。カラムスイッチ２０は、カラム選択線ＣＳＬｙ、ＣＳＬｂｙの階層下にある２本のビット線ＢＬからなるビット線群ＢＬｙ＜１：０＞を選択駆動する。カラムデコーダ２１により選択駆動されたカラム選択線ＣＳＬｙ、ＣＳＬｂｙに接続されたカラムスイッチ２０が更にビット線ＢＬを選択駆動することにより、ビット線ＢＬが選択駆動される。
【００３５】
センスアンプ／書き込みバッファ２２には、４本のローカルデータ線ＬＤＱ＜３：０＞が接続されている。このローカルデータ線ＬＤＱ＜３：０＞は、ＬＤＱ＜１：０＞又はＬＤＱ＜３：２＞の２本ずつの組に分けられて、カラムスイッチ２０に接続される。一つのカラムスイッチにはローカルデータ線ＬＤＱ＜１：０＞又はＬＤＱ＜３：２＞のいずれか一方の組が接続される。センスアンプ／書き込みバッファ２２は、ローカルデータ線ＬＤＱ＜３：０＞に読み出された信号を検知増幅するとともに、データ入出力線ＩＯ＜３：０＞から入力される書き込みデータをカラムスイッチ２０を介してメモリセルＭＣに供給するものである。ローカルデータ線ＬＤＱ＜３：０＞には、カラムスイッチ２０がビット線ＢＬを駆動するための電圧が印加される。具体的には、リセット動作時において４本のローカルデータ線ＬＤＱ＜３：０＞に電圧ＶＲＥＳＥＴが供給される。センスアンプ／書き込みバッファ２２には、カラム電源線ＶＣｏｌ１を介して、カラム電源線ドライバ２３が接続されている。カラム電源線ドライバ２３にはアドレス信号が入力されており、選択メモリセルの位置情報に応じて出力電圧を調整する事が可能となっている。
【００３６】
カラム系周辺回路２４は、この抵抗変化メモリ装置全体の管理を行うもので、外部のホスト装置からの制御信号を受け付け、フォーミング、読み出し、書き込み、消去、データの入出力管理等を行う。
【００３７】
［電圧印加動作］
［フォーミング動作］
次に、この様に構成された不揮発性半導体記憶装置のフォーミング動作について、図７〜図９を参照して説明する。図７は、メモリセルアレイの一部の等価回路を表したものである。また、図８及び図９はメモリセルＭＣに対するフォーミング動作を説明するための図である。
【００３８】
フォーミング時には、フォーミング対象のメモリセルＭＣが接続されたビット線ＢＬを高電圧、ワード線ＷＬを低電圧とし、その他のビット線ＢＬ，ワード線ＷＬをフローティング状態とする。フォーミングが完了したら、対象メモリセルＭＣへの電圧印加を直ちに停止する。
【００３９】
本実施形態におけるフォーミング動作では、同一ビット線ＢＬ上の、カラム制御回路２から遠い側（以下、「Ｆａｒ側」と呼ぶ。）に配置されたメモリセルＭＣからカラム制御回路２に近い側（以下、「Ｎｅａｒ側」と呼ぶ。）のメモリセルＭＣまで、順番にフォーミングを行う。例えば図７の様にＮｅａｒ側からＦａｒ側にかけてメモリセルをＡ〜Ｄとグループ分けした場合、ＤグループからＡグループに向かって順番にフォーミングを行う。尚、この時、同じグループに属するメモリセルに対しては同時にフォーミングを行っても良いし、個別に行っても良い。
【００４０】
図８及び図９には同一のビット線ＢＬ上に配置された複数のメモリセルＭＣを示している。また、図８はＮｅａｒ側からＦａｒ側に向かって順番にフォーミングを行った場合の様子、図９はＦａｒ側からＮｅａｒ側に向かって順番にフォーミングを行った時の様子を示している。図８においては、Ｎｅａｒ側のメモリセルから順にフォーミングを行うため、Ｆａｒ側のメモリセルに対してフォーミングを行う際には、フォーミングの対象となっているメモリセルＭＣｆよりＮｅａｒ側にあるメモリセルＭＣａは、全てフォーミングが終了している。このため、メモリセルＭＣａに流れるリーク電流とビット線ＢＬの配線抵抗によって電圧降下が生じてしまい、対象メモリセルＭＣｆに印加される電圧が減少してしまう。従って、フォーミング動作のために発生させる電圧又は時間が増加する。このため、対象メモリセルＭＣｆよりＮｅａｒ側に配置されているメモリセルには電圧の印加によるストレスが生じる。また、フォーミングに必要な発生電圧又は時間が増加することにより、リーク電流による消費電流の増加も問題となる。
【００４１】
これに対して図９のようにＦａｒ側のメモリセルＭＣｆからＮｅａｒ側のメモリセルＭＣに向かって順番にフォーミング動作を行った場合、対象メモリセルＭＣｆに対してフォーミング動作を行う時点では対象メモリセルＭＣｆよりもＮｅａｒ側にあるメモリセルＭＣｂに対するフォーミング動作は行われていない。従って、メモリセルＭＣｂには、殆どリーク電流が流れず、従ってビット線ＢＬにおける電圧降下が減少するため、フォーミング動作に必要な電圧及び時間は低減される。
【００４２】
［セット動作及びリセット動作］
セット動作は、対象メモリセルＭＣが接続された選択ビット線ＢＬにほぼ４．５Ｖ、対象メモリセルＭＣが接続された選択ワード線ＷＬにほぼ接地電圧、非選択ビット線ＢＬにほぼ接地電圧、非選択ワード線にほぼ４．５Ｖをそれぞれ印加し、対象メモリセルＭＣに、４．５Ｖ程度のセット電圧を１０ｎｓ−１００ｎｓ程度印加することにより行う。これにより、可変抵抗素子ＶＲが高抵抗状態から低抵抗状態へと変化する。
【００４３】
一方、リセット動作は、対象メモリセルＭＣが接続された選択ビット線ＢＬにほぼ１．８Ｖ、対象メモリセルＭＣが接続された選択ワード線ＷＬにほぼ接地電圧、非選択ビット線ＢＬにほぼ接地電圧、非選択ワード線にほぼ１．８Ｖをそれぞれ印加し、対象メモリセルＭＣに、１．８Ｖ程度のリセット電圧を、５００ｎｓ−２μｓ程度の時間印加し、１μＡ−１０μＡ程度の電流を流すことにより行う。これにより、可変抵抗素子ＶＲが低抵抗状態から高抵抗状態へと変化する。
【００４４】
本実施形態において、セット動作、リセット動作についても、上述したフォーミング動作と同様に、Ｆａｒ側のメモリセルからＮｅａｒ側のメモリセルに向かって順番に行う。この際、最もＦａｒ側のメモリセルＭＣｓに所望のセット電圧又はリセット電圧を印加するためには、Ｎｅａｒ側からＦａｒ側への配線抵抗による電圧降下があるため、Ｎｅａｒ側から供給する電圧は、セット又はリセットの対象とするメモリセルＭＣｓがＮｅａｒ側から遠いほど高い電圧に設定する必要がある。このため、セット動作、リセット動作対象メモリセルのＦａｒ側のメモリセルからＮｅａｒ側のメモリセルへの移行に合わせて、カラム制御回路２またはロウ制御回路３により、セット動作、リセット動作対象メモリセルへＭＣの印加電圧を徐々に減少させることが望ましい。
【００４５】
図１０には、同一のビット線ＢＬ上に配置された複数のメモリセルＭＣのうち、最もＦａｒ側に配置されたメモリセルＭＣｓに対してセット動作を行う時の様子が示されている。セット動作、リセット動作対象メモリセルＭＣｓよりもＮｅａｒ側に配置されたメモリセルには非選択ＷＬの印加電圧によってはある程度の電圧がかかる。その程度は、Ｆａｒ側のメモリセルＭＣを対象メモリセルＭＣｓとする程大きい。これが原因で、セット動作、リセット動作対象メモリセルＭＣｓよりもＮｅａｒ側のメモリセルＭＣの状態が変化してしまう誤セット、誤リセットが生じることがある。
【００４６】
しかし、本実施形態においてはＦａｒ側のメモリセルからＮｅａｒ側のメモリセルに向かって順番にセット動作又はリセット動作を行うため、誤セット、誤リセットが生じたメモリセルＭＣに対して書き換え動作をすることで、データを誤りの無い状態に保持することが可能となる。
【００４７】
また、この際、セット動作、リセット動作対象メモリセルのＦａｒ側のメモリセルからＮｅａｒ側のメモリセルへの移行に合わせて、カラム制御回路２またはロウ制御回路３により、セット動作、リセット動作対象メモリセルへの印加電圧を徐々に減少させる場合、消費電力を低減する効果もある。
【００４８】
［第２の実施形態］
第２の実施形態では、セット動作、リセット動作を行ったメモリセルＭＣの位置情報をフラグとして出力する。
【００４９】
図１１は、この実施形態を実現するためのセットフラグ及びリセットフラグを生成するセット・リセット回路２２ａを示す回路図である。このセット・リセット回路２２ａは、カラム制御回路２中のセンスアンプ／書き込みバッファ２２の内部に設けられる。
【００５０】
セット・リセット回路２２ａは、セット状態検知回路１００と、リセット状態検知回路１２０と、電圧供給回路１５０とを含んでいる。
【００５１】
電圧供給回路１５０は、電源電圧ＶＳＥＬ端子及び接地端子間に直列接続されたＰＭＯＳトランジスタＱ１０１及びＮＭＯＳトランジスタＱ１０２を有する。電源電圧ＶＳＥＬ端子はカラム電源線ドライバ２３に接続されており、選択メモリセルの位置に応じたセット電圧又はリセット電圧が供給される。また、トランジスタＱ１０２のゲートには、負荷電流信号ＩＬＯＡＤが入力される。これによって、トランジスタＱ１０１及びＱ１０２は、定電流回路を構成する。また、この定電流回路と並列に、電源電圧ＶＳＥＬ端子及びセンスノードＮＳＥＮ間に直列接続されたＰＭＯＳトランジスタＱ１０３及びＱ１０４を有する。このうちトランジスタＱ１０３は、トランジスタＱ１０１との組み合わせによってカレントミラー回路ＣＭ１０１を構成する。また、センスノードＮＳＥＮ及びビット線ＢＬに繋がるノードＬＤＱ０間に電圧クランプ用のＮＭＯＳトランジスタＱ１０５を有する。このトランジスタＱ１０５のゲートにはクランプ電圧ＢＬＣが与えられている。これによって、ビット線ＢＬの電圧がクランプされる。さらに、ノードＬＤＱ０及び接地間に接続されたＮＭＯＳトランジスタＱ１０６を有する。このＮＭＯＳトランジスタＱ１０６がオンすることで、ビット線ＢＬの電圧が放電される。
【００５２】
セット状態検知回路１００は、メモリセルＭＣのダイオードのアノード側にあるセンスノードＮＳＥＮの電圧と所定の基準電圧ＶＲＥＦ＿ＳＡとを比較する比較器１０１を有する。セット動作中、メモリセルＭＣには、セット・リセット回路２２ａによって、一定のセル電流が流される。この場合、メモリセルＭＣの可変抵抗素子の抵抗状態の低下がセンスノードＮＳＥＮの電圧の低下として現れる。セット状態検知回路１００は、このセンスノードＮＳＥＮの電圧が基準電圧ＶＲＥＦ＿ＳＡ以下になったことを比較器１０１によって検知することで、メモリセルＭＣがセット状態になったことを検知する。その検知結果は、セットフラグＳＥＴ＿ＦＬＡＧとして出力され、このセットフラグＳＥＴ＿ＦＬＡＧは、ラッチ回路１０２に保持される。ラッチ回路１０２に保持されたセットフラグＳＥＴ＿ＦＬＡＧは、電圧供給回路１５０のトランジスタＱ１０４及びＱ１０６のベースに入力される。これによって、セットフラグＳＥＴ＿ＦＬＡＧが“Ｈ”になった場合、トランジスタＱ１０４がオフになるため、電圧供給回路１５０からの選択メモリセルへの電源電圧ＶＳＥＬの供給が停止する。また、トランジスタＱ１０６がオンになるため、ビット線ＢＬの電圧は放電される。
【００５３】
リセット状態検知回路１２０も、セット情報検知回路１００とほぼ同様の構成で、メモリセルＭＣのダイオードのアノード側にあるセンスノードＮＳＥＮの電圧と所定の基準電圧ＶＲＥＦ＿ＲＳＡとを比較する比較器１２１を有する。リセット動作中、メモリセルＭＣには、セット・リセット回路２２ａによって、一定のセル電流が流される。この場合、メモリセルＭＣの可変抵抗素子の抵抗状態の増加がセンスノードＮＳＥＮの電圧の増加として現れる。リセット状態検知回路１００は、このセンスノードＮＳＥＮの電圧が基準電圧ＶＲＥＦ＿ＲＳＡ以上になったことを比較器１２１によって検知することで、メモリセルＭＣがセット状態になったことを検知する。その検知結果は、リセットフラグＲＳＴ＿ＦＬＡＧとして出力され、このリセットフラグＲＳＴ＿ＦＬＡＧは、ラッチ回路１２２に保持される。ラッチ回路１２２に保持されたセットフラグＲＳＴ＿ＦＬＡＧは、電圧供給回路１５０のトランジスタＱ１０４及びＱ１０６のベースに入力される。これによって、リセットフラグＲＳＴ＿ＦＬＡＧが“Ｈ”になった場合、トランジスタＱ１０４がオフになるため、電圧供給回路１５０からの選択メモリセルへの電源電圧ＶＳＥＬの供給が停止する。また、トランジスタＱ１０６がオンになるため、ビット線ＢＬの電圧は放電される。
【００５４】
また、ラッチ回路１０２及び１２２に保持されたセットフラグＳＥＴ＿ＦＬＡＧ及びリセットフラグＲＳＴ＿ＦＬＡＧは、所定ビットずつパラレル又はシリアルにデータ入出力バッファ４を介して外部コントローラ１０に出力され、バッファ４または外部コントローラ１０において保持される。
【００５５】
この実施形態によれば、セット動作、リセット動作の対象メモリセルよりもＮｅａｒ側に配置されたメモリセルを無効なデータとして認識する事が可能となる。これにより、書き換える必要のあるデータのみを認識することができ、高速に動作させることが可能である。
【００５６】
なお、以上の実施形態では、ビット線ＢＬを第１の配線、ワード線ＷＬを第２の配線、カラムデコーダ２１を第１のデコーダ、ローデコーダ３０を第２のデコーダとして、ワード線ＷＬの選択をビット線ＢＬのＦａｒ側からＮｅａｒ側に行うようにしたが、ワード線ＷＬを第１の配線、ビット線ＢＬを第２の配線、ローデコーダ３０を第１のデコーダ、カラムデコーダ２１を第２のデコーダとして、ビット線ＢＬの選択をワード線ＷＬのＦａｒ側からＮｅａｒ側に行うようにしても良い。
【符号の説明】
【００５７】
１…メモリセルアレイ、２…カラム制御回路、３…ロウ制御回路、４…データ入出力バッファ、５…アドレスレジスタ、６…コマンド・インターフェイス、７…ステートマシン、９…パルスジェネレータ  ２０…カラムスイッチ、  ２１…カラムデコーダ、  ２２…センスアンプ／書き込みバッファ、  ２３…カラム電源線ドライバ、  ２４…カラム系周辺回路、  ３０…ローデコーダ、  ３１…メインロウデコーダ、  ３２…書き込み駆動線ドライバ、  ３３…ロウ電源線ドライバ、  ３４…ロウ系周辺回路、  ＭＡ…メモリセルアレイ、  ＭＣ…メモリセル、  ＶＲ…可変抵抗素子、  Ｄｉ…ダイオード、  ＢＬ…ビット線、  ＷＬ…ワード線、  ＭＷＬ…メインワード線  ＣＳＬ…カラム選択線。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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