(57)【要約】【課題】高精度かつ低消費電力で計測可能なパルス間隔計測装置を提供する。【解決手段】カウンタ部（２３）は、第１アップダウンカウンタ（３１）と第２アップダウンカウンタ（３２）とを備える。制御部（２２）は、第１クロック信号（ＣＫＨ）と、第１クロック信号（ＣＫＨ）を分周して生成される第２クロック信号（ＣＫＬ）と、被測定パルス信号（ＩＮ）とを入力し、第１クロック信号（ＣＫＨ）に基づいて第１カウント信号（ＬＵＣ）を生成し、第２クロック信号（ＣＫＬ）に基づいて前記第２カウント信号（ＭＵＣ）を生成する。制御部（２２）は、第２クロック信号（ＣＫＬ）の１周期より短い期間を測定する第１カウント信号（ＬＵＣ／ＬＤＣ）と、第２クロック信号（ＣＫＬ）の周期に応答して期間を測定する第２カウント信号（ＭＵＣ）とを生成し、第２カウント信号（ＭＵＣ）にパルスを生成する期間は第１カウント信号（ＬＵＣ）の生成を停止する。【選択図】図３
2012242352.tif 000002
【特許請求の範囲】
【請求項１】
第１カウント信号に出現するパルス数をカウントする第１アップダウンカウンタと、
第２カウント信号に出現するパルス数をカウントする第２アップダウンカウンタと
を備えるカウンタ部と、
第１クロック信号と、前記第１クロック信号を分周して生成される第２クロック信号と、カウント動作を行う期間を示す被測定パルス信号とを入力し、前記第１クロック信号に基づいて前記第１カウント信号を生成し、前記第２クロック信号に基づいて前記第２カウント信号を生成する制御部と
を具備し、
前記制御部は、前記第２クロック信号の１周期より短い期間を測定する前記第１カウント信号と、前記第２クロック信号の周期に応答して期間を測定する前記第２カウント信号とを生成し、前記第２カウント信号にパルスを生成する期間は前記第１カウント信号の生成を停止する
パルス間隔計測回路。
【請求項２】
前記第２クロック信号は前記第１クロック信号を２ｎ分周して生成され、前記第１アップダウンカウンタはｎビットのバイナリカウンタを含む
請求項１に記載のパルス間隔計測回路。
【請求項３】
前記制御部は、前記被測定パルス信号に出現する開始パルスに応答して前記第２クロック信号の有効エッジを検出するまでの期間に、前記第１カウント信号にパルスを出力し、
前記第１アップダウンカウンタは前記第１カウント信号に基づいてカウントアップする
請求項１または請求項２に記載のパルス間隔計測回路。
【請求項４】
前記制御部は、前記開始パルスに後続して前記被測定パルス信号に出現する終了パルスに応答して前記第２カウント信号にパルスの出力を停止し、前記第１カウント信号にパルスの出力を開始し、
前記第２クロック信号の有効エッジを検出するまでの期間に前記第１アップダウンカウンタは前記第１カウント信号に基づいてカウントダウンする
請求項３に記載のパルス間隔計測回路。
【請求項５】
カウント値が０を示す前記第１アップダウンカウンタがカウントダウンするとき、前記第２アップダウンカウンタに桁下げを通知する
請求項１から請求項４のいずれかに記載のパルス間隔計測回路。
【請求項６】
請求項１から請求項５のいずれかに記載のパルス間隔計測回路と、
前記パルス間隔計測回路から計測結果を読み出すマイクロコンピュータと
を具備する
半導体集積回路装置。
【請求項７】
前記マイクロコンピュータは、前記第１アップダウンカウンタのカウント値を下位にし、前記第２アップダウンカウンタのカウント値を上位に連結して前記計測結果を読み出す
請求項６に記載の半導体集積回路装置。
【請求項８】
被測定信号に出現する開始パルスに応答してカウントを開始する低速カウンタと、
前記被測定信号に出現する終了パルスに応答して前記低速カウンタのカウント値を補正する高速カウンタと
を具備し、
前記高速カウンタは、前記開始パルスを検出してから前記低速カウンタが最初のカウントパルスによってカウントするまでの期間を計測し、前記終了パルス検出後にカウントされるカウント値により補正され、
開始パルスと終了パルスとの間隔を測定する
パルス間隔計測装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、パルス信号の間隔を計測するパルス間隔計測回路に関する。
【背景技術】
【０００２】
入力信号に出現する２つのパルスの時間間隔は、カウンタ回路により計測される。精度よく計測するためには、計測時間の基準となるクロック信号の周期を短くする必要がある。高い周波数のクロック信号を入力するとカウンタ回路は、高速で動作することになり、消費電力が増加する。消費電力を抑え、高精度の計測結果が得られる方法として、例えば、特開平０５−０３４４７４号公報に開示される計測タイマ装置が知られている。この計測タイマ装置は、入力パルスが入力されてから最初は低速クロックでタイマをカウントさせる。この低速クロックによるタイマのカウント値が切換設定値レジスタの設定値と一致したならば、比較回路の出力で切換わるクロック切換回路によりタイマに高速クロックを入力する。このように動作させることにより、タイマ（カウンタ回路）のビット数を増加させることなく高精度の計測結果が得られるようになる。
【０００３】
しかし、この方法では、低速クロックに同期する入力パルスによってカウントを開始しなければ計測精度は低下する。すなわち、カウント開始において高速クロックから低速クロックに切り換えるトリガを入力パルス信号により与えるため、非同期の入力パルスが入力されると、計測結果に低速クロック１周期分の誤差を含む可能性がある。
【０００４】
また、低速クロックから高速クロックへの切換タイミングを切換設定値レジスタに設定しておく必要があるため、使用条件として、測定周期の最小周期期間が予測されている場合の計測に限られ、汎用性がない。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平０５−０３４４７４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明は、高精度かつ低消費電力で計測可能なパルス間隔計測装置およびパルス間隔計測装置を搭載する半導体集積回路装置を提供する。
【課題を解決するための手段】
【０００７】
以下に、［発明を実施するための形態］で使用される番号・符号を用いて、課題を解決するための手段を説明する。これらの番号・符号は、［特許請求の範囲］の記載と［発明を実施するための形態］との対応関係を明らかにするために付加されたものである。ただし、それらの番号・符号を、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。
【０００８】
本発明の観点では、パルス間隔計測装置（１６）は、カウンタ部（２３）と、制御部（２２）とを具備する。カウンタ部（２３）は、第１カウント信号（ＬＵＣ）に出現するパルス数をカウントする第１アップダウンカウンタ（３１）と、第２カウント信号（ＭＵＣ）に出現するパルス数をカウントする第２アップダウンカウンタ（３２）とを備える。制御部（２２）は、第１クロック信号（ＣＫＨ）と、第１クロック信号（ＣＫＨ）を分周して生成される第２クロック信号（ＣＫＬ）と、被測定パルス信号（ＩＮ）とを入力し、第１クロック信号（ＣＫＨ）に基づいて第１カウント信号（ＬＵＣ）を生成し、第２クロック信号（ＣＫＬ）に基づいて前記第２カウント信号（ＭＵＣ）を生成する。制御部（２２）は、第２クロック信号（ＣＫＬ）の１周期より短い期間を測定する第１カウント信号（ＬＵＣ／ＬＤＣ）と、第２クロック信号（ＣＫＬ）の周期に応答して期間を測定する第２カウント信号（ＭＵＣ）とを生成し、第２カウント信号（ＭＵＣ）にパルスを生成する期間は第１カウント信号（ＬＵＣ）の生成を停止する。
【０００９】
本発明の他の観点では、半導体集積回路装置は、上記パルス間隔計測回路（１６）と、パルス間隔計測回路（１６）から計測結果を読み出すマイクロコンピュータ（１０／１２）とを具備する。
【発明の効果】
【００１０】
本発明によれば、高精度かつ低消費電力で計測可能なパルス間隔計測装置およびパルス間隔計測装置を搭載する半導体集積回路装置を提供することができる。
【図面の簡単な説明】
【００１１】
【図１】本発明の実施の形態に係る半導体集積回路装置の構成を示す図である。
【図２】本発明の実施の形態に係るパルス間隔計測装置の動作を説明する図である。
【図３】本発明の実施の形態に係るパルス間隔計測装置の構成を示すブロック図である。
【図４】本発明の実施の形態に係る制御信号生成部の構成を示す回路図である。
【図５】本発明の実施の形態に係るカウントパルス生成部の構成を示す回路図である。
【図６】本発明の実施の形態に係るパルス間隔計測装置の動作を説明するタイミング図である。
【図７】本発明の実施の形態に係るパルス間隔計測装置の動作を説明するタイミング図である。
【発明を実施するための形態】
【００１２】
図面を参照して、本発明の実施の形態を説明する。
【００１３】
図１は、本発明の実施の形態に係る半導体集積回路装置の構成を示す図である。半導体集積回路装置は、ＣＰＵ１０、メモリ１２、入出力装置１４、パルス間隔計測装置１６を具備し、それぞれはバス１８によって接続される。ＣＰＵ１０、メモリ１２はマイクロコンピュータを形成する。ＣＰＵ１０は、メモリ１２に格納されるプログラムを実行する。メモリ１２には、ＣＰＵ１０が実行するプログラムのほか、ＣＰＵ１０によって処理されるデータが格納される。また、ＣＰＵ１０は、入出力装置１４からデータを取り込み、また、入出力装置１４へ処理したデータを出力する。
【００１４】
パルス間隔計測装置１６は、入力パルス信号ＩＮに出現する２つのパルスの時間間隔をクロック信号ＣＫＬ、ＣＫＨに基づいて測定する。パルス間隔計測装置１６は、低速クロック信号ＣＫＬに基づいて生成される低速カウント信号に応答してパルス数をカウントする上位カウンタと、高速クロック信号ＣＫＨに基づいて生成される高速カウント信号に応答してパルス数をカウントする下位カウンタとを備える。
【００１５】
低速クロック信号ＣＫＬは、高速クロック信号ＣＫＨを分周したクロック信号である。したがって、低速クロックＣＫＬの周期をＴＣＫＬ、高速クロックＣＫＨの周期をＴＣＫＨ、ｎを整数とすると、ＴＣＫＬ＝ＴＣＫＨ×２ｎと表すことができる。下位カウンタは、低速カウント信号の１周期に相当する高速カウント信号のパルスをカウントできるように、ｎビットのアップダウンカウンタである。上位カウンタは、所望のパルス間隔を計測できるビット幅を有する。
【００１６】
図２は、パルス間隔計測装置１６がパルス間隔を計測する様子を模式的に示す図である。パルス間隔計測装置１６は、入力パルス信号ＩＮに出現する開始パルスＰＳと終了パルスＰＥとの入力パルス間隔Ｔ０を測定する（図２（ａ））。開始パルスＰＳを検出した後の低速クロック信号ＣＫＬの立ち上がりエッジの数を計数することにより、概略の入力パルス間隔は測定できる（図２（ｅ））。しかし、低速クロック信号ＣＫＬとは非同期に開始パルスＰＳが出現するため（図２（ａ）（ｃ））、開始パルスＰＳが出現した後、時間Ｔ１経過後に低速クロック信号の立ち上がりエッジが現れ（図２（ｃ））、低速クロック信号によるカウントが行われる。
【００１７】
この時間Ｔ１は、高速クロック信号ＣＫＨにより計測される。すなわち、下位カウンタに高速クロック信号ＣＫＨに基づいて生成される高速カウント信号が供給され（図２（ｄ））、下位カウンタは高速カウント信号のパルス数をカウントして時間Ｔ１を計測する。したがって、カウント値は、開始パルスＰＳの立ち上がりと共にカウントアップされる（図２（ｆ）Ｔ１）。
【００１８】
低速クロック信号の立ち上がりに同期して、高速カウント信号の供給が停止され（図２（ｄ））、低速カウント信号が上位カウンタに供給される（図２（ｅ））。低速カウント信号の立ち上がりにおいて上位カウンタがカウントアップされるため、低速クロック信号の１周期分に相当するカウント値（２ｎ）が加算され、カウント値は階段状に増加する（図２（ｆ）Ｔ２）。
【００１９】
終了パルスＰＥは、低速クロック信号ＣＫＬとは非同期に出現するため（図２（ａ）（ｃ））、カウント値には、終了パルスＰＥを検出した後の低速クロック信号ＣＫＬの立ち上がりエッジまでの時間Ｔ３が余分に計測されている。したがって、時間Ｔ３に相当するカウントをカウント値から減数する。すなわち、時間Ｔ３では、下位カウンタを高速カウント信号によりカウントダウンすることにより計測する（図２（ｄ）（ｆ）Ｔ３）。このようにカウンタを動作させることにより、高速クロックＣＫＨの周期ＴＣＫＨの精度で長い間隔の２パルス間の時間を計測することができる。
【００２０】
低速カウント信号によるカウントの時に高速カウント信号を停止すると、消費電力を削減することができる（図２（ｇ））。すなわち、時間Ｔ１においては、高速カウント信号により高速カウンタが動作して大きな消費電流が流れるが、時間Ｔ２において高速カウント信号が停止し、低速カウント信号による低速カウンタのみが動作すると消費電力が減少し、カウント補正の時間Ｔ３において再度高速カウント信号により高速カウンタが動作すると消費電力が増加する。低速カウント信号による動作時間が長ければ、消費電力削減の効果は大きい。
【００２１】
図３に、本発明の実施の形態に係るパルス間隔計測装置１６の構成が示される。
【００２２】
パルス間隔計測装置１６は、インタフェース制御部２１、制御部２２、タイマ部２３を具備する。制御部２２は、制御信号生成部３７とカウンタパルス生成部３８とを備え、タイマ部２３は、下位カウンタ３１と上位カウンタ３２とを備える。
【００２３】
インタフェース制御部２１は、バス１８を介してＣＰＵ１０から指示を受けてパルス間隔計測装置１６の動作を制御する。インタフェース制御部２１は、リセット信号ＲＳＴをアクティブにして制御部２２、タイマ部２３を停止状態にする。ＣＰＵ１０から計測開始の指示に応答してリセット信号をインアクティブにし、制御部２２、タイマ部２３を動作させる。また、インタフェース制御部２１は、ＣＰＵ１０から計測結果の読み出し指示に応答して読み出し信号ＲＤをアクティブにし、タイマ部２３は計測結果をバス１８に出力する。
【００２４】
制御部２２の制御信号生成部３７は、入力パルス信号ＩＮと低速クロック信号ＣＫＬとに基づいて、カウントパルス生成部３８を制御する信号を生成する。図４は、制御信号生成部３７の構成例を示す。制御信号生成部３７は、フリップフロップ４１、４２と、インバータ回路４４、４５と、ＡＮＤ回路４７、４８、４９とを備える。フリップフロップ４１、４２のリセットノードＲには、インタフェース制御部２１から出力されるリセット信号ＲＳＴが印加される。フリップフロップ４１は、クロックノードに入力パルス信号ＩＮが印加され、出力ノードＱから出力信号４１Ｑを出力する。データノードＤには出力信号４１Ｑを論理反転した信号が入力される。フリップフロップ４２は、データノードＤにフリップフロップ４１から出力される出力信号４１Ｑが印加され、クロックノードに印加される低速クロック信号ＣＫＬの立ち上がりに同期して取り込み、出力信号４２Ｑを出力ノードＱから出力する。ＡＮＤ回路４７は、フリップフロップ４１の出力信号４１Ｑをインバータ回路４４により論理反転した信号と、フリップフロップ４２の出力信号４２Ｑとを入力し、それらの論理積を示す制御信号ＥＤを出力する。ＡＮＤ回路４８は、フリップフロップ４１の出力信号４１Ｑと、フリップフロップ４２の出力信号４２Ｑとを入力し、それらの論理積を示す制御信号ＥＵＬを出力する。ＡＮＤ回路４９は、フリップフロップ４１の出力信号４１Ｑと、フリップフロップ４２の出力信号４２Ｑをインバータ回路４５により論理反転した信号とを入力し、それらの論理積を示す制御信号ＥＵＨを出力する。制御信号ＥＤ、ＥＵＬ、ＥＵＨは、カウントパルス生成部３８に供給される。
【００２５】
カウントパルス生成部３８は、制御信号ＥＤ、ＥＵＬ、ＥＵＨと、高速クロック信号ＣＫＨと、低速クロック信号ＣＫＬとに基づいて、タイマ部２３においてカウンタがカウントするためのカウントパルスを生成する。図５は、カウントパルス生成部３８の構成例を示す。カウントパルス生成部３８は、ＡＮＤ回路３３〜３５を備える。ＡＮＤ回路３３は、低速クロック信号ＣＫＬと制御信号ＥＵＬとを入力し、制御信号ＥＵＬがアクティブを示す間の低速クロック信号ＣＫＬを、上位カウンタ３２をカウントアップさせるカウント信号ＭＵＣとして出力する。ＡＮＤ回路３４は、高速クロック信号ＣＫＨと制御信号ＥＵＨとを入力し、制御信号ＥＵＨがアクティブを示す間の高速クロック信号ＣＫＨを、下位カウンタ３１をカウントアップさせるカウント信号ＬＵＣとして出力する。ＡＮＤ回路３５は、高速クロックＣＫＨと制御信号ＥＤとを入力し、制御信号ＥＤがアクティブを示す間の高速クロック信号ＣＫＨを、下位カウンタ３１をカウントダウンさせるカウント信号ＬＤＣとして出力する。カウント信号ＭＵＣ、ＬＵＣ、ＬＤＣは、タイマ部２３に供給される。
【００２６】
下位カウンタ３１は、カウント信号ＬＵＣに応答してカウントアップし、カウント信号ＬＤＣに応答してカウントダウンするアップダウンカウンタである。下位カウンタ３１は、カウント値が“０”を示すときにカウントダウンを指示されると、桁下がり信号ＢＲＷをアクティブにして上位カウンタ３２にカウントダウンを通知する。
【００２７】
上位カウンタ３２は、カウント信号ＭＵＣに応答してカウントアップし、桁下がり信号ＢＲＷに応答してカウントダウンするアップダウンカウンタである。下位カウンタ３１が２ｎ個のパルスをカウントする時間は、上位カウンタ３２がパルス１個をカウントする時間に相当する。リセット信号ＲＳＴは、下位カウンタ３１、上位カウンタ３２に入力され、カウント値をクリアする。
【００２８】
次に図面を参照してパルス間隔計測装置１６の動作を説明する。
【００２９】
図６は、パルス間隔計測装置１６のカウント動作を説明するタイミング図である。ここでは、低速クロック信号ＣＫＬの周期は、高速クロック信号ＣＫＨの周期の８倍であり、下位カウンタ３１は３ビットのアップダウンカウンタであるとする。
【００３０】
入力パルス信号ＩＮは、高速クロックＣＫＨの周期の２０倍のパルス間隔を有する（図６（ａ））。すなわち、測定結果は“２０”となる。フリップフロップ４１は、データ入力ノードＤに出力信号４１Ｑの論理反転された信号が入力されているため、入力パルス信号ＩＮの開始パルスが立ち上がると出力信号４１Ｑを立ち上げる（図６（ｄ））。フリップフロップ４１のデータ入力ノードＤには“Ｌ”が入力される。さらに、入力パルス信号ＩＮの終了パルスが立ち上がるとフリップフロップ４１は、出力信号４１Ｑを立ち下げる（図６（ｄ））。フリップフロップ４１から出力される出力信号４１Ｑは、開始パルスから終了パルスまでの測定期間を示す。フリップフロップ４２は、低速クロック信号ＣＫＬに基づいてこの出力信号４１Ｑをサンプリングし、出力信号４１Ｑより遅れ、クロック信号ＣＫＬの立ち上がりエッジに同期する立ち上がりおよび立ち下がりエッジを有する出力信号４２Ｑを出力する（図６（ｅ））。出力信号４１Ｑと出力信号４２Ｑとは、４状態を示す。すなわち、
（１）出力信号４１Ｑ、４２Ｑが共に“Ｌ”である初期状態の期間、
（２）出力信号４１Ｑが“Ｈ”、出力信号４２Ｑが“Ｌ”であり、低速クロック信号ＣＫＬの立ち上がりエッジ検出前の状態で高速クロック信号ＣＫＨに基づいてカウントする期間、
（３）出力信号４１Ｑ、４２Ｑが共に“Ｈ”であり、低速クロック信号ＣＫＬに基づいてカウントする期間、
（４）出力信号４１Ｑが“Ｌ”、出力信号４２Ｑが“Ｈ”であり、低速クロック信号ＣＫＬによる過剰カウント分を高速クロック信号ＣＫＨによりダウンカウントして修正する期間、
である。
【００３１】
（２）期間：制御信号生成部３７のＡＮＤ回路４９は、出力信号４１Ｑと出力信号４２Ｑの論理反転信号との論理積を制御信号ＥＵＨとして出力する（図６（ｆ））。制御信号ＥＵＨがアクティブになる期間は、入力パルス信号ＩＮの開始パルスから低速クロック信号ＣＫＬの最初の立ち上がりまでの期間を示す。カウントパルス生成部３８のＡＮＤ回路３４は、制御信号ＥＵＨと高速クロック信号ＣＫＨとの論理積をカウント信号ＬＵＣとして出力する（図６（ｉ））。カウント信号ＬＵＣに基づいて下位カウンタ３１は、カウント値ＬＳＤをカウントアップする（図６（ｋ））。ここでは、カウント信号ＬＵＣに７個のパルスがあり、カウント値ＬＳＤは“７”を示す。
【００３２】
（３）期間：制御信号生成部３７のＡＮＤ回路４８は、出力信号４１Ｑと出力信号４２Ｑの論理積を制御信号ＥＵＬとして出力する（図６（ｇ））。制御信号ＥＵＬがアクティブになる期間は、低速クロック信号ＣＫＬに基づいてカウントする期間である。カウントパルス生成部３８のＡＮＤ回路３３は、制御信号ＥＵＬと低速クロック信号ＣＫＬとの論理積をカウント信号ＭＵＣとして出力する（図６（ｍ））。カウント信号ＭＵＣに基づいて上位カウンタ３２は、カウント値ＭＳＤをカウントアップする（図６（ｎ））。ここでは、カウント信号ＭＵＣに２個のパルスがあり、カウント値ＭＳＤは“２”を示す。
【００３３】
（４）期間：制御信号生成部３７のＡＮＤ回路４７は、出力信号４１Ｑの論理反転信号と出力信号４２Ｑとの論理積を制御信号ＥＤとして出力する（図６（ｈ））。制御信号ＥＤがアクティブになる期間は、過剰カウント分を修正する期間であり、高速クロック信号ＣＫＨに基づいてカウントダウンする期間である。カウントパルス生成部３８のＡＮＤ回路３５は、制御信号ＥＤと高速クロック信号ＣＫＨとの論理積をカウント信号ＬＤＣとして出力する（図６（ｊ））。カウント信号ＬＤＣに基づいて下位カウンタ３１は、カウント値ＬＳＤを減ずる（図６（ｋ））。ここでは、カウント信号ＬＤＣに含まれるパルスは３個であり、カウント値ＬＳＤは“４”を示す。また、桁下がりはないため、桁下がり信号ＢＲＷは変化しない（図６（ｌ））。
【００３４】
出力信号４２Ｑが立ち下がると、出力信号４１Ｑ、４２Ｑは共に“Ｌ”を示し、計測終了となる。このとき、上位カウンタ３２のカウント値ＭＳＤは“２”、下位カウンタ３１のカウント値ＬＳＤは“４”を示す。上位カウンタ３２のカウントは、下位カウンタ３１の８倍であるから、測定期間のパルス数は、２×８＋４＝２０となる。ここでは、１０進数で表示するために乗算しているが、２進数で表示では上位カウンタ３２のカウント値ＭＳＤ（“２”＝ｂ‘０１０’）と下位カウンタ３１のカウント値ＬＳＤ（“４”＝ｂ‘１００’）とを並べると測定結果が得られる（“２０”＝ｂ‘０１０１００’）。
【００３５】
図７には、入力パルス信号ＩＮのタイミングが異なる例が示される。回路動作は図６の場合と同じであり、重複する部分は省略して説明する。
【００３６】
入力パルス信号ＩＮの開始パルスの位置は、図６に比べて３パルス分遅い。したがって、開始パルスから低速クロック信号ＣＫＬの最初の立ち上がりエッジまでに下位カウンタ３１がカウントする期間（上記（２）期間）が短くなり、カウント値ＬＳＤは“４”を示す（図７（ｋ））。低速クロック信号ＣＫＬに基づいて上位カウンタ３２がカウントする期間（上記（３）期間）は長くなり、カウント値ＭＳＤは“３”を示す（図７（ｎ））。過剰カウント分を高速クロック信号ＣＫＨに基づいて補正する期間（上記（４）期間）は、カウントアップした期間より長くなり、カウント値ＬＳＤが一旦“０”を示す（図７（ｋ））。さらにカウントダウンを続けるため、カウント値ＬＳＤが“７”を示すと共に桁下がり信号ＢＲＷがアクティブになり（図７（ｌ））、上位カウンタ３２はカウントダウンしてカウント値ＭＳＤは“２”を示す（図７（ｎ））。出力信号４２Ｑが立ち下がり、計測を終了すると、上位カウンタ３２のカウント値ＭＳＤは“２”を示し、下位カウンタ３１のカウント値ＬＳＤは“４”を示す。したがって、図６と同じ測定結果が得られる。
【００３７】
上述のように、本実施の形態に係るパルス間隔計測装置１６は、低速クロック信号ＣＫＬに基づいてカウント動作する上位カウンタ３２と、高速クロック信号ＣＫＨに基づいてカウント動作する下位カウンタ３１とを有する。上位カウンタ３２がカウント動作を行う期間に下位カウンタ３１に高速クロック信号ＣＫＨに基づくカウント信号ＬＵＣを供給せず、終了パルスを検出した後、高速クロック信号ＣＫＨに基づくカウント信号ＬＤＣによってカウント値を補正することにより、精度を持ちつつ消費電力を少なくすることができる。
【００３８】
ここでは、下位カウンタ３１は３ビットのアップダウンカウンタとして説明したが、任意ビットのカウンタでよい。また、アップカウント信号とダウンカウント信号を有するアップダウンカウンタにより説明したが、カウント信号（クロック信号）と、アップ／ダウン切り替える制御信号とを有するアップダウンカウンタでもその他の形式のアップダウンカウンタでもよい。
【００３９】
本発明では、低速クロック信号に基づいて上位カウンタがカウントを開始するまでの間を高速クロック信号に基づいて下位カウンタが計測する。また、計測終了パルスに応答して低速クロック信号に基づくカウント信号から高速クロック信号に基づくカウント信号に切り替えるため、高分解能を実現できる。
【００４０】
また、本発明では、分周関係にある２つのクロック信号に基づいて生成されるカウント信号が上位／下位カウンタに重みを付けて供給される。したがって、２つの異なる周期のクロックを用いるタイマ機構であっても、ｍ＋ｎビット・タイマ値は時間に対してリニアに増加する（図２（ｆ））。カウント値は、上位／下位カウンタのカウント値を連結して読み出すだけで（上位カウント値×２ｎ＋下位カウント値）となる。このため、入力パルス信号間隔の実時間を算出するためのＣＰＵ負荷が増大しない。ＣＰＵ負荷は、一般的なタイマと同等である。
計測時間＝高速クロック信号周期×（上位カウント値×２ｎ＋下位カウント値）
（上位カウント値×２ｎ＋下位カウント値）は、連結されたカウント値として読み出されるため、算出不要である。
【００４１】
また、前出の技術では、低速クロックから高速クロックに切り換えるタイミングを制御するために、切換タイミング設定値レジスタが搭載されている。これにより、利用分野が、測定周期の最小周期期間が予測されている場合の計測に限定される。本発明では、このクロック切換タイミング設定値レジスタを不要とし、利用分野を拡大できる。計測終了パルスが出現してから低速クロック信号の有効エッジ（立ち上がり）までの期間では、カウンタ部は高速クロック信号に基づくカウント信号によってカウントダウン動作させる。すなわち、低速クロック信号に基づくカウント信号でカウントアップし過ぎたカウント値を、高速クロックに基づくカウント信号で補正できる。これにより、実質的には計測終了入力パルスを高速クロックでサンプリングできていることになり、タイマ動作終了時でも高分解能を実現できる。
【００４２】
以上、実施の形態を参照して本願発明を説明したが、本願発明は上記実施の形態に限定されるものではなく、本願発明の構成や詳細には、本願発明のスコープ内で当業者が理解し得る様々な変更をすることができる。
【符号の説明】
【００４３】
１０  ＣＰＵ
１２  メモリ
１４  入出力装置
１６  パルス間隔計測装置
１８  バス
２１  インタフェース制御部
２２  制御部
２３  タイマ部
３１  下位カウンタ
３２  上位カウンタ
３３、３４、３５  ＡＮＤ回路
３７  制御信号生成部
３８  カウントパルス生成部
４１、４２  フリップフロップ
４４、４５  インバータ回路
４７、４８、４９  ＡＮＤ回路
【図１】
2012242352.tif 000003
【図２】
2012242352.tif 000004
【図３】
2012242352.tif 000005
【図４】
2012242352.tif 000006
【図５】
2012242352.tif 000007
【図６】
2012242352.tif 000008
【図７】
2012242352.tif 000009