(57)【要約】【課題】近接効果に対するデータ読み出しの補正が可能な不揮発性半導体記憶装置を提供する。【解決手段】実施形態の不揮発性半導体記憶装置は、第１方向に複数個直列接続され、その直列接続が並列することによりマトリクス状に配置された不揮発性のメモリセルと、複数の前記メモリセルの制御ゲートを前記第１方向と直交する第２方向にそれぞれ接続する複数のワード線とを有し、前記メモリセルの前記第２方向の間隔は、第１の間隔と第１の間隔より広い第２の間隔とが交互に繰り返されている。実施形態の不揮発性半導体記憶装置は、第１メモリセルＭＣm，ｌに書き込みを行った後に、第１メモリセルと同一のワード線に接続され前記第２方向に前記第１の間隔で隔てられた第２メモリセルＭＣm，ｌ+１に書き込みを行い、その後、第２メモリセルを読み出し、その読み出し値に基づいた補正をかけて第１メモリセルを読み出す駆動手段１００を備える。【選択図】図４
2012069203.tif 000002
【特許請求の範囲】
【請求項１】
第１方向に複数個直列接続され、その直列接続が並列することによりマトリクス状に配置された不揮発性のメモリセルと、
複数の前記メモリセルの制御ゲートを前記第１方向と直交する第２方向にそれぞれ接続する複数のワード線とを有し、
前記メモリセルの前記第２方向の間隔は、第１の間隔と第１の間隔より広い第２の間隔とが交互に繰り返されている不揮発性半導体記憶装置であって、
第１メモリセルに書き込みを行った後に、第１メモリセルと同一のワード線に接続され前記第２方向に前記第１の間隔で隔てられた第２メモリセルに書き込みを行い、その後、第２メモリセルを読み出し、その読み出し値に基づいた補正をかけて第１メモリセルを読み出す駆動手段を
備えたことを特徴とする不揮発性半導体記憶装置。
【請求項２】
第１方向に複数個直列接続され、その直列接続が並列することによりマトリクス状に配置された不揮発性のメモリセルと、
複数の前記メモリセルの制御ゲートを前記第１方向と直交する第２方向にそれぞれ接続する複数のワード線とを有し、
前記メモリセルの前記第２方向の間隔は、第１の間隔と第１の間隔より広い第２の間隔とが交互に繰り返されている不揮発性半導体記憶装置であって、
メインメモリセルの書き込み速度の測定後に、当該メインメモリセルと同一のワード線に接続され前記第２方向に前記第１の間隔で隔てられたサポートメモリセルに当該測定の結果に基づいた書き込みを行う駆動手段を
備えたことを特徴とする不揮発性半導体記憶装置。
【請求項３】
前記駆動手段は、複数のワード線に接続された複数の前記メモリセルを有する消去の単位であるブロックのブロック消去後に、当該ブロック内のワード線に接続されたメインメモリセルの書き込み速度の測定後に、当該メインメモリセルと同一のワード線に接続され前記第２方向に前記第１の間隔で隔てられたサポートメモリセルに当該測定の結果に基づいた書き込みを行い、その後に当該ブロック内のメインメモリセルにデータの書き込みを実行する
ことを特徴とする請求項２に記載の不揮発性半導体記憶装置。
【請求項４】
第１方向に複数個直列接続され、その直列接続が並列することによりマトリクス状に配置された不揮発性のメモリセルと、
複数の前記メモリセルの制御ゲートを前記第１方向と直交する第２方向にそれぞれ接続する複数のワード線とを有し、
前記メモリセルの前記第２方向の間隔は、第１の間隔と第１の間隔より広い第２の間隔とが交互に繰り返されている不揮発性半導体記憶装置の駆動方法であって、
第１メモリセルに書き込みを行い、
その後に、前記第１メモリセルと同一のワード線に接続され前記第２方向に前記第１の間隔で隔てられた第２メモリセルに書き込みを行い、
その後に、第２メモリセルを読み出し、
前記第２メモリセルから読み出した値に基づいた補正をかけて第１メモリセルを読み出す
ことを特徴とする不揮発性半導体記憶装置の駆動方法。
【請求項５】
第１方向に複数個直列接続され、その直列接続が並列することによりマトリクス状に配置された不揮発性のメモリセルと、
複数の前記メモリセルの制御ゲートを前記第１方向と直交する第２方向にそれぞれ接続する複数のワード線とを有し、
前記メモリセルの前記第２方向の間隔は、第１の間隔と第１の間隔より広い第２の間隔とが交互に繰り返されている不揮発性半導体記憶装置の駆動方法であって、
メインメモリセルの書き込み速度の測定を行い、
前記メインメモリセルと同一のワード線に接続され前記第２方向に前記第１の間隔で隔てられたサポートメモリセルに前記メインメモリセルの書き込み速度の測定の結果に基づいた書き込みを行う
ことを特徴とする不揮発性半導体記憶装置の駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、不揮発性半導体記憶装置及び不揮発性半導体記憶装置の駆動方法に関する。
【背景技術】
【０００２】
ＥＥＰＲＯＭ型ＮＡＮＤ型フラッシュメモリのような不揮発性半導体記憶装置は、著しく微細化が進んでいる。このため、隣接するメモリセルの相互間隔が非常に狭まっている。隣接するメモリセルの相互間隔が狭くなると、隣接するセル相互の浮遊ゲート（ＦＧ）間の容量（ＦＧ−ＦＧ間容量）が大きくなる。したがって、先に書いたメモリセルのしきい値電圧Ｖｔｈが、ＦＧ−ＦＧ間容量により、後に書いた隣接セルのデータに応じて変動してしまうという問題が生じている。これは、近接効果と呼ばれている。特に、１つのメモリセルにＮビットデータ（Ｎ≧２）を記憶する多値メモリは、１データ当たりのしきい値電圧の分布を非常に狭くする必要がある。従って、多値メモリでは、近接効果の問題が顕著となる。
【０００３】
このように近接効果が大きい場合、近接効果を補正する読出し方式を用いる場合がある。例えば、選択ワード線ＷＬｎに接続されたメモリセルからデータを読み出す場合、隣接するワード線ＷＬｎ＋１に接続されたメモリセルに書き込まれているデータに基づいて、近接効果をキャンセルするために選択ワード線ＷＬｎのデータに補正を施して読み出す。即ち読み出しレベルをずらして読み出すＤＬＡ（Direct Look Ahead）方式が用いられていた。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１０−１９２０４９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、上記ＤＬＡ方式はワード線が隣接する方向（ワード線と垂直な方向）には有効だが、ビット線が隣接する方向（ビット線と垂直な方向）、即ち同一ワード線上の隣接セル間には有効に機能しない。同一ワード線上に等間隔にセルが並んでいた場合には、同一ワード線上でのセル書き込み順序が未定であり、両隣からの近接効果の影響を見積もれないからである。
【０００６】
本発明の一つの実施形態は、近接効果に対するデータ読み出しの補正が可能な不揮発性半導体記憶装置及び不揮発性半導体記憶装置の駆動方法を提供する。
【課題を解決するための手段】
【０００７】
本発明の一つの実施形態の不揮発性半導体記憶装置は、第１方向に複数個直列接続され、その直列接続が並列することによりマトリクス状に配置された不揮発性のメモリセルと、複数の前記メモリセルの制御ゲートを前記第１方向と直交する第２方向にそれぞれ接続する複数のワード線とを有し、前記メモリセルの前記第２方向の間隔は、第１の間隔と第１の間隔より広い第２の間隔とが交互に繰り返されている。実施形態の不揮発性半導体記憶装置は、第１メモリセルに書き込みを行った後に、第１メモリセルと同一のワード線に接続され前記第２方向に前記第１の間隔で隔てられた第２メモリセルに書き込みを行い、その後、第２メモリセルを読み出し、その読み出し値に基づいた補正をかけて第１メモリセルを読み出す駆動手段を備える。
【図面の簡単な説明】
【０００８】
【図１】図１は、本実施形態によるＮＡＮＤ型フラッシュメモリの機能ブロック図である。
【図２】図２は、本実施形態のメモリセルアレイの回路構成の一部を示す図である。
【図３】図３は、図２のＢ−Ｂ断面の構造を示す図である。
【図４】図４は、本実施形態における不揮発性半導体記憶装置のセル配列の一部および駆動手段を簡略化して示した図である。
【図５】図５は、本実施形態のメモリセルアレイのビット線駆動部の構成を示す図である。
【図６】図６は、本実施形態の第１のメモリセルのしきい値の第２のメモリセルへの書き込み前後の変化の様子をセル毎のばらつき特性分布を反映して示した図である。
【図７】図７は、本実施形態の読み出し時に選択セルを流れるセル電流の時間推移を示した図である。
【図８】図８は、本実施形態における不揮発性半導体記憶装置の読み出し駆動方法のフローチャートを示した図である。
【図９】図９は、本実施形態における不揮発性半導体記憶装置のセル配列の一部および駆動手段を簡略化して示した図である。
【図１０】図１０は、本実施形態における不揮発性半導体記憶装置の駆動方法のフローチャートを示した図である。
【図１１】図１１は、本実施形態における不揮発性半導体記憶装置の駆動方法のフローチャートを示した図である。
【図１２】図１２は、本実施形態における不揮発性半導体記憶装置の駆動方法のフローチャートを示した図である。
【発明を実施するための形態】
【０００９】
以下に添付図面を参照して、実施形態にかかる不揮発性半導体記憶装置及びそのデータ読み出し方法を詳細に説明する。なお、これらの実施形態により本発明が限定されるものではない。
【００１０】
（第１の実施形態）
図１は、第１の実施の形態によるＮＡＮＤ型フラッシュメモリの機能ブロックの構成を示す図である。メモリセルアレイ１には、複数のメモリセルがアレイ状に配置されている。ロウデコーダ２は、メモリセルアレイ１に設けられたワード線および選択ゲート線を選択駆動するために設けられている。カラムデコーダ３は、メモリセルアレイ１に設けられたビット線を選択するために設けられている。
【００１１】
高電圧発生部４は、メモリセルアレイ１のメモリセルへ読み出し、書き込み、または消去を行う際、外部から供給された電源電圧を昇圧するために設けられている。制御部５は、ロウデコーダ２、カラムデコーダ３、高電圧発生部４、またこれらを通じてメモリセルアレイ１を制御するために設けられている。また、制御部５はＮＡＮＤ型フラッシュメモリの外部とデータおよびコマンドの入出力を行うために設けられている。
【００１２】
図２は、メモリセルアレイ１の回路構成の一部を示す図である。メモリセルアレイ１は、複数のブロック１１を備える。図２は、任意のｉ番目のブロック１１ｉと、隣接するブロック１１ｉ−１および１１ｉ＋１の一部とを図示している。
【００１３】
ブロック１１は、複数のＮＡＮＤセルユニット１２を備える。１つのブロック１１内に、０〜ｋのＮＡＮＤセルユニット１２を備えることができる。例えば、ｋは４２２３である。
【００１４】
ＮＡＮＤセルユニット１２は、複数のメモリセル１３を備える。メモリセル１３はデータを記憶するために設けられている。１つのＮＡＮＤセルユニット１２内に、たとえば０〜６５のメモリセル１３を備えることができる。
【００１５】
メモリセル１３は、互いにソースとドレインとが直列に接続されている。直列に接続されたメモリセル１３のうち両端から１〜３個のメモリセル（図２では１個の場合１３０および１３６５、３個の場合１３０〜２および１３６３〜６５）には、無効なデータを記憶するためのダミーセルを用いることができる。
【００１６】
ＮＡＮＤセルユニット１２は、選択ゲートトランジスタ１４、１５をさらに備える。選択ゲートトランジスタ１４は、直列に接続されたメモリセル１３のドレイン側の端に直列に接続される。選択ゲートトランジスタ１５は、直列に接続されたメモリセル１３のソース側の端に直列に接続される。ＮＡＮＤセルユニット１２は、選択ゲートトランジスタ１４、１５によって選択される。
【００１７】
メモリセル１３のＣＧ（コントロールゲート）は、複数のワード線１６のいずれかに共通接続されている。具体的には、マトリクス状に配置されたメモリセル１３のうち、ＮＡＮＤセルユニット１２の直列方向（行方向：第１方向）に直交する方向（列方向：第２方向）に並んだメモリセル１３が、共通のワード線１６に接続されている。この結果、ワード線１６のメモリセル１３の位置に相当する部分は、ＣＧとして機能する。
【００１８】
従って、メモリセル１３０〜１３６５が直列に接続されている場合、１つのブロック１１についてワード線１６はワード線１６０〜１６６５の６６本のワード線に、それぞれｋ＋１個のメモリセル１３が共通接続される。
【００１９】
１つのページ２１は、各ワード線１６０〜１６６５にそれぞれ接続された複数のメモリセル１３を有する。１つのページ２１には、１つのブロック内のＮＡＮＤセルユニットの個数（図２ではｋ＋１）分のメモリセル１３を含む。なお、例えばｋ＝４２２３の場合には、４０９６個のメモリセルを記憶領域、１２８個のメモリセルをリダンダンシ領域およびその他領域として使用することができる。
【００２０】
選択ゲートトランジスタ１４のゲートは、選択ゲート線１７にて共通接続されている。また、選択ゲートトランジスタ１４のドレインは、ビット線１９０〜ｋのいずれかに接続されている。
【００２１】
選択ゲートトランジスタ１５のゲートは、選択ゲート線１８にて共通接続されている。また、選択ゲートトランジスタ１５のソースはソース線２０に接続されている。ソース線２０は、行方向に隣接するブロックで共有される。例えば図２の例では、ブロック１１ｉと１１ｉ＋１とで共有される。
【００２２】
図３は、図２におけるＢ−Ｂ断面の構造について、模式的に表した図である。なお、図３において、Ｂ−Ｂ断面における６つのメモリセル１３について図示し、半導体記憶装置の表面および裏面など、説明に直接関わらない部分については図示を省略する。
【００２３】
メモリセル１３のそれぞれは、素子分離絶縁層２６により電気的に分離されている。本実施の形態では、素子分離はＳＴＩ構造を有している。素子分離絶縁層２６には、たとえば半導体基板２５に形成されたトレンチ内部に堆積されたシリコン酸化膜を用いることができる。
【００２４】
素子分離層２６は、第２方向の幅の異なる第１の素子分離層２６１と第２の素子分離層２６２とが、第２方向に交互に繰り返されている。第２の素子分離層２６２の第２方向の幅は、第１の素子分離層２６１の第２方向の幅と比べ、広くなっている。すなわち、メモリセル１３の第２方向の間隔は、第１の素子分離層２６１の幅に対応した第１の間隔と、第２の素子分離層２６２の幅に対応した第２の間隔とが交互に繰り返されている。即ち、図３においてメモリセルｘとｙの間の第１の間隔はメモリセルｘとｚの間の第２の間隔より狭くなっている。
【００２５】
第１の素子分離層２６１の高さは、第２の素子分離層２６２の高さよりも高くなっている。また、第１の素子分離層２６１および第２の素子分離層２６２の高さは、トンネル絶縁膜２７上面より高くなっている。
【００２６】
また、第２の素子分離層２６２の高さは、ＦＧ２２上面の最も高さの高い部分より低くなっている。これにより、ワード線１６の一部であるＣＧとして機能する部分は、第２の素子分離層２６２の幅に対応した部分のＦＧ２２間に埋め込まれる。
【００２７】
図３に示したように、ワード線の方向（第２方向）のメモリセルの間隔が、第１の間隔と第１の間隔より広い第２の間隔とが交互に繰り返されている構造を有する本実施形態の不揮発性半導体記憶装置においては、上述した近接効果の影響に限定がかかる。即ち、セルｘが近接効果の影響を考慮しなければならないのは間の素子分離層の幅が狭いセルｙのみであり、それより素子分離層の幅が広くとられているセルｚの影響は無視できる。これはセルｙにとっても同様でセルｘからの近接効果を考慮するだけでかまわない。
【００２８】
この点に着目して、本実施形態における不揮発性半導体記憶装置のセル配列の一部および駆動手段を簡略化して示したのが図４である。例えば、ワード線ＷＬｍ上のメモリセルＭＣm，ｌとＭＣm，ｌ+１との間隔はメモリセルＭＣm，ｌとＭＣm，ｌ-１との間隔より狭くなっている。ここで本実施形態においてはＢＬ選択回路５１及び５２の制御によって、同一ワード線上では、ビット線ＢＬｌ上のメモリセルに書き込みがなされた後、ビット線ＢＬｌ+１及びＢＬｌ-１上のメモリセルに書き込みがなされる。これは並列したビット線の偶数番目、奇数番目で交互に書き込むなどの制御により実現できる。
【００２９】
ビット線ＢＬｌ-１、ＢＬｌ、ＢＬｌ+１の先にはビット線駆動部Ｃｌ-１、Ｃｌ、Ｃｌ+１が接続されており、ビット線駆動部Ｃｌ-１、Ｃｌ、Ｃｌ+１の中は、それぞれ図５に示すように、ビット線に接続され信号を増幅して電位を測定するセンスアンプ１０１、センスアンプ１０１の出力をラッチして読み出し時のメモリセルの状態を判定するデータラッチ回路１０２、ビット線の電位を駆動するビット線ドライバ１０３、データラッチ回路１０２からの情報に基づいてビット線ドライバ１０３に補正指示を送るコントローラ１０４等から構成される。コントローラ１０４はさらに外部の制御部１００に接続されている。
【００３０】
ビット線駆動部Ｃｌ-１、Ｃｌ、Ｃｌ+１、ビット線選択手段５１、５２、ワード線駆動部５０m-１、５０m、５０m +１などは、それぞれ制御部１００に接続されており、制御部１００により上述した駆動制御が実行される。
【００３１】
ここで、各セルのＶｔｈのレベル数を例えば、「Ｅｒ」、「Ａ」、「Ｂ」、「Ｃ」の４レベル（２ビット）とし、同一ワード線上で、先にメモリセルＭＣm，ｌが「Ｅｒ」、「Ａ」、「Ｂ」、「Ｃ」のいずれかのレベルに書き込まれ、その後で隣接するメモリセルＭＣm，ｌ+１が「Ｅｒ」或いは「Ｃ」に書き込まれたとする。このときのメモリセルＭＣm，ｌのしきい値ＶｔｈのメモリセルＭＣm，ｌ+１への書き込み前後の変化の様子をセル毎のばらつき特性分布を反映して示したのが図６である。図６の下はメモリセルＭＣm，ｌ+１が消去レベル「Ｅｒ」のままの場合、図６の上はメモリセルＭＣm，ｌ+１が「Ｃ」レベルに書き込まれたときの変化の様子を示している。点線で示したのは、上下ともにメモリセルＭＣm，ｌ+１への書き込み前のメモリセルＭＣm，ｌのしきい値Ｖｔｈの分布で、実線で示したのは、メモリセルＭＣm，ｌ+１への書き込み後のメモリセルＭＣm，ｌのしきい値Ｖｔｈの分布である。
【００３２】
図６からわかるように、メモリセルＭＣm，ｌ+１が消去レベル「Ｅｒ」のままの場合はメモリセルＭＣm，ｌのしきい値Ｖｔｈの分布は殆ど変化しないが、メモリセルＭＣm，ｌ+１が「Ｃ」レベルに書き込まれたときはメモリセルＭＣm，ｌのしきい値Ｖｔｈの分布は全体に高くシフトする。従って、メモリセルＭＣm，ｌが例えば「Ａ」レベルと「Ｂ」レベルのいずれであるかを識別するためのワード線の読み出し電位は、メモリセルＭＣm，ｌ+１が消去レベル「Ｅｒ」のままの場合は読み出し電位９０のままであるが、メモリセルＭＣm，ｌ+１が「Ｃ」レベルに書き込まれたときは本実施形態においては読み出し電位９１へと高い電位へ補正する。これにより、近接効果の影響を考慮にいれた適切な読み出しが可能となる。ちなみに、メモリセルＭＣm，ｌ+１が「Ａ」または「Ｂ」レベルに書き込まれたときは読み出し電位の補正量はこれより小さくなる。ちなみにメモリセルＭＣm，ｌの書き込みの後に書き込まれるメモリセルＭＣm，ｌ+１はメモリセルＭＣm，ｌからの近接効果の影響下で書き込みがなされるので、書き込んだ値はそのままであるので読み出し時に補正は不要である。
【００３３】
また、図７は読み出し時に選択セルを流れるセル電流の時間推移を示した図である。本実施形態は、選択セルのしきい値を、ベリファイ動作において所定時間Ｔｓｅｎｓｅ経過時のビット線の電位ＶＢＬに基づいて検知する場合にも適用できる。
【００３４】
図７は、近接効果が無いときにメモリセルＭＣm，ｌのしきい値が低い方からＶｖｅｒｉｆｙ−ΔＶｐｇｍ×４、Ｖｖｅｒｉｆｙ−ΔＶｐｇｍ×３、Ｖｖｅｒｉｆｙ−ΔＶｐｇｍ×２、Ｖｖｅｒｉｆｙ−ΔＶｐｇｍ×１、Ｖｖｅｒｉｆｙの５通りの場合におけるセル電流の時間推移を示す。このしきい値は、それぞれ上記「Ｅｒ」、「Ａ」、「Ｂ」、「Ｃ」の４レベルの判定境界となるしきい値である。ビット線ＢＬには、所定時間Ｔｓｅｎｓｅ経過時のビット線の電位を記憶する回路（図５に示した回路等）を接続する。
【００３５】
上記したそれぞれのしきい値の場合における放電後の時刻Ｔｓｅｎｓｅにおけるビット線電位ＶＢＬを上記しきい値Ｖｖｅｒｉｆｙ−ΔＶｐｇｍ×４、Ｖｖｅｒｉｆｙ−ΔＶｐｇｍ×３、Ｖｖｅｒｉｆｙ−ΔＶｐｇｍ×２、Ｖｖｅｒｉｆｙ−ΔＶｐｇｍ×１、Ｖｖｅｒｉｆｙそれぞれに対応して、Ｖｓｅｎｓｅ１、Ｖｓｅｎｓｅ２、Ｖｓｅｎｓｅ３、Ｖｓｅｎｓｅ４、Ｖｓｅｎｓｅ５とする。セル電流とビット線の放電特性とは一対一に対応するため、上記放電後のビット線電位ＶＴから選択セルのしきい値を判定することができる。時刻Ｔｓｅｎｓｅにおける、放電後のビット線電位ＶＢＬを測定し、Ｖｓｅｎｓｅ１≦ＶＢＬ＜Ｖｓｅｎｓｅ２であるなら「Ｅｒ」レベル、Ｖｓｅｎｓｅ２≦ＶＢＬ＜Ｖｓｅｎｓｅ３であるなら「Ａ」レベル、Ｖｓｅｎｓｅ３≦ＶＢＬ＜Ｖｓｅｎｓｅ４であるなら「Ｂ」レベル、Ｖｓｅｎｓｅ４≦ＶＢＬ＜Ｖｓｅｎｓｅ５であるなら「Ｃ」レベルと判定する。ここで本実施形態においては、メモリセルＭＣm，ｌ+１に書き込まれた値に応じて、メモリセルＭＣm，ｌのしきい値判定において、Ｖｓｅｎｓｅ１、Ｖｓｅｎｓｅ２、Ｖｓｅｎｓｅ３、Ｖｓｅｎｓｅ４、Ｖｓｅｎｓｅ５を高い値に補正する。図６を用いて説明したワード線の読み出し電位の補正と同様、メモリセルＭＣm，ｌ+１に書き込まれた値が「Ｃ」レベルの場合は最も大きな補正量を与え、「Ａ」及び「Ｂ」レベルの場合はそれより小さな補正量となる。
【００３６】
本実施形態における読み出し駆動方法のフローチャートを示したのが図８である。まず、第１メモリセルＭＣm，ｌに書き込みを行う（ステップＳ８０１）。その後に、第１メモリセルＭＣm，ｌと同一のワード線に接続されワード線の方向にメモリセルＭＣm，ｌ-１よりも狭い間隔で隔てられた第２メモリセルＭＣm，ｌ+１に書き込みを行う（ステップＳ８０２）。その後、第２メモリセルＭＣm，ｌ+１を読み出し（ステップＳ８０３）、第２メモリセルＭＣm，ｌ+１の読み出し値に基づいて、上述したような方法で補正をかけて第１メモリセルＭＣm，ｌを読み出す（ステップＳ８０４）。このような駆動方法を、例えば、制御部１００が、ビット線駆動部Ｃｌ-１、Ｃｌ、Ｃｌ+１、ビット線選択手段５１、５２、ワード線駆動部５０m-１、５０m、５０m +１を制御して実行する。
【００３７】
また、図４においては、ビット線ＢＬｌ-１、ＢＬｌ、ＢＬｌ+１ごとにビット線駆動部Ｃｌ-１、Ｃｌ、Ｃｌ+１を設ける例を示した。しかし、本実施形態においては、ビット線ＢＬｌとＢＬｌ+１との間がビット線ＢＬｌとＢＬｌ-１との間よりも狭いことを利用して第２メモリセルＭＣm，ｌ+１の読み出し値に基づいた補正をかけて第１メモリセルＭＣm，ｌを読み出すのであるから、ビット線ＢＬｌとＢＬｌ+１に接続されるビット線駆動部は、図９に示すようにビット線駆動部Ｄ１として共有化して上記補正を実行するのがより効率的である。また、これよりハードウェアを小型化できる。
【００３８】
この場合、ビット線駆動部Ｄ１の構成は基本的に図５と同様であるが、センスアンプ１０１にはビット線ＢＬｌ及びＢＬｌ+１の両方が接続されており、図８のフローチャートのステップＳ８０３で第２メモリセルＭＣm，ｌ+１を読み出した値はデータラッチ回路１０２にラッチされ、それを読み取ったコントローラ１０４がビット線ドライバ１０３に補正量を指示する。ビット線ドライバ１０３は指示された補正量で補正をかけて第１メモリセルＭＣm，ｌを読み出す（ステップＳ８０４）。
【００３９】
同一ワード線上に同一間隔でメモリセルが配置されているセル構造においては、ワード線方向のメモリセルのしきい値の読み出しにおける補正は、書き込み順序が規定されていない、また同一ワード線上の両側のメモリセルのどちらの影響が大きいかの区別が出来ないなどの理由から従来行われていなかった。しかし、本実施形態における図３のような不均一間隔にペアセルを構成した不揮発性半導体記憶装置の構造において書き込み順序を規定すれば、上述したように近接効果の補正が可能となる。なお、上記実施形態においては、各メモリセルがとり得る状態として４レベル（２ビット）の場合について説明したが、２レベル（１ビット）でも４レベルより多いレベル数の多値でも上記同様に実施可能である。また、一つのワード線上で上記補正を行った後、新たなワード線に書き込んだときの補正は従来のＤＬＡを用いることができる。
【００４０】
（第２の実施形態）
第２の実施形態におけるＮＡＮＤ型フラッシュメモリの機能ブロックの構成およびメモリセルアレイの回路構成の一部の様子も第１の実施形態と同様に図１および図２で示される。また、図２におけるＢ−Ｂ断面の構造も図３と同じである。従って、近接効果もワード線の方向（第２方向）のメモリセルの間隔が狭いメモリセル間のみ考慮すればよいので、第１の実施形態と同様に図４に基づいて説明する。
【００４１】
本実施形態においては、メモリセルＭＣm，ｌとメモリセルＭＣm，ｌ+１とをペアとして扱い、実際にメモリセルとして機能するのは一方のみである。例えば、並列した複数のビット線の偶数番目あるいは奇数番目のビット線に接続されたメモリセルが実際にデータを保持するメモリセル（以下、メインセルと呼ぶ）として機能する。メインセルが接続したビット線に隣接するビット線に接続され、メインセルと同一のワード線に接続されたペアの他方のメモリセルはサポートセルとなる。サポートセルは近接効果を利用して書き込み速度の遅いメインセルのしきい値にオフセットを付加してメインセルの書き込み速度の向上を図る機能を担う。ここでは、例えば図４のメモリセルＭＣm，ｌがメインセル、メモリセルＭＣm，ｌ+１がそのサポートセルであるとする。
【００４２】
本実施形態における不揮発性半導体記憶装置の駆動方法のフローチャートを示したのが図１０である。まず、ワード線駆動部５０mがワード線ＷＬmの電位を書き込みゲート電位ＶｐｇｍにしてメインセルＭＣm，ｌに書き込みを行う（ステップＳ１０１）。次にワード線ＷＬmの電位をベリファイ読み出しゲート電位ＶｖｅｒｉｆｙにしてメインセルＭＣm，ｌの読み出しを行う（ステップＳ１０２）。非選択のワード線には、十分に高いゲート電位Ｖｒｅａｄが与えられ非選択のトランジスタはオンしている。このような状態で、選択したメインセルＭＣm，ｌがオンした場合は、メインセルＭＣm，ｌのしきい値は低すぎる、即ち書き込み速度が遅いと判定される（ステップＳ１０２：ＮＧ）。この場合、サポートセルＭＣm，ｌ+１に書き込みを行う（ステップＳ１０３）。これにより図６で説明したように、メインセルＭＣm，ｌのしきい値が底上げされ、実際にデータが書き込まれるときに書き込み速度が速い他のメインセルとの書き込み速度の差が低減される。ステップＳ１０３の後、及びステップＳ１０２でメインセルＭＣm，ｌがオフの場合、即ちしきい値が所望の値に達し書き込み速度が速いと判定された場合（ステップＳ１０２：ＯＫ）は、メインセルＭＣm，ｌは書き込み抑制状態（ステップＳ１０４）となる。
【００４３】
また、メモリセルが図６の例のように多値を記憶する場合、サポートセルＭＣm，ｌ+１への書き込み量はメインセルＭＣm，ｌの書き込み速度が遅い、即ちしきい値が低い程多くしたほうがより適切にメインセルの書き込み速度（しきい値）のばらつきの分布をより狭く制御することができると考えられる。従って、図１１に示すフローチャートのように、メインセルＭＣm，ｌに書き込みを行った（ステップＳ１１１）後、ワード線ＷＬmの電位をＶｖｅｒｉｆｙ−ΔＶｐｇｍ×２、Ｖｖｅｒｉｆｙ−ΔＶｐｇｍ×１、Ｖｖｅｒｉｆｙの３つの値に変えてベリファイして、サポートセルへの書き込み量を調整してもよい。
【００４４】
即ち、ベリファイ１ではワード線ＷＬmの電位をＶｖｅｒｉｆｙ−ΔＶｐｇｍ×２として、メインセルＭＣm，ｌのしきい値（書き込み速度）を判定し（ステップＳ１１２）、メインセルＭＣm，ｌがオンした場合（ステップＳ１１２：ＮＧ）は、サポートセルＭＣm，ｌ+１が「Ｃ」レベルとなるように書き込みを行う（ステップＳ１１３）。
【００４５】
ステップＳ１１２でメインセルＭＣm，ｌがオフの場合（ステップＳ１１２：ＯＫ）は、ベリファイ２に進みワード線ＷＬmの電位をＶｖｅｒｉｆｙ−ΔＶｐｇｍ×１として、メインセルＭＣm，ｌのしきい値（書き込み速度）を判定し（ステップＳ１１４）、メインセルＭＣm，ｌがオンした場合（ステップＳ１１４：ＮＧ）は、サポートセルＭＣm，ｌ+１が「Ｂ」レベルとなるように書き込みを行う（ステップＳ１１５）。
【００４６】
ステップＳ１１４でメインセルＭＣm，ｌがオフの場合（ステップＳ１１４：ＯＫ）は、ベリファイ３に進みワード線ＷＬmの電位をＶｖｅｒｉｆｙとして、メインセルＭＣm，ｌのしきい値（書き込み速度）を判定し（ステップＳ１１６）、メインセルＭＣm，ｌがオンした場合（ステップＳ１１６：ＮＧ）は、サポートセルＭＣm，ｌ+１が「Ａ」レベルとなるように書き込みを行う（ステップＳ１１７）。
【００４７】
ステップＳ１１６でメインセルＭＣm，ｌがオフの場合（ステップＳ１１６：ＯＫ）、或いはステップＳ１１３の後、ステップＳ１１５の後、ステップＳ１１７の後は、メインセルＭＣm，ｌは書き込み抑制状態（ステップＳ１１８）となる。
【００４８】
また、図１０及び図１１を用いて上に説明したサポートセルへの書き込みを、ブロック消去の動作の一環として実行することもできる。即ち、図１２のフローチャートに示すように、例えば図２のブロック１１ｉに対してブロック消去を実行し（ステップＳ１２１）、その後、当該ブロック内の全ワード線（全ページ）に対して、ワード線毎にメインセルに書き込みを行い（ステップＳ１２２）、当該ブロック内の全メインセルのベリファイを実行し（ステップＳ１２３）、書き込み速度が遅いメインセルのサポートセルに対して図１０及び図１１のフローチャートで説明したように書き込みを行う（ステップＳ１２４）。ここまでを、ブロック消去の一連の動作とする。その後メインセルへの実際のデータの書き込みを行う（ステップＳ１２５）。
【００４９】
以上説明した不揮発性半導体記憶装置の駆動方法を、例えば、図４に示す制御部１００が、ビット線駆動部Ｃｌ-１、Ｃｌ、Ｃｌ+１、ビット線選択手段５１、５２、ワード線駆動部５０m-１、５０m、５０m +１を制御して実行する。また、本実施形態においても第１の実施形態と同様、メインセルＭＣm，ｌ及びサポートセルＭＣm，ｌ+１がそれぞれ接続するビット線ＢＬｌとＢＬｌ+１に接続されるビット線駆動部は、図９に示すようにビット線駆動部Ｄ１として共有化して上記したメインセルへのしきい値補正を実行するのがより効率的である。また、これよりハードウェアを小型化できる。
【００５０】
このように、本実施形態においては、図３のような不均一間隔にペアセルを構成した不揮発性半導体記憶装置の構造において、近接した二つのメモリセルを使って、一方をメインセル、他方をサポートセルとすることによりメインセルの書き込み速度（しきい値）のばらつきの分布をより狭く制御することが可能となる。これにより、書き込み速度の向上が図れる。従って、ＮＡＮＤ型不揮発性半導体記憶装置の一部にこのような機構を用いることによりキャッシュメモリ等として用いることが可能となる。
【００５１】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００５２】
１  メモリセルアレイ、２  ロウデコーダ、３  カラムデコーダ、４  高電圧発生部、５  制御部、１１  ブロック、１２  ＮＡＮＤセルユニット、１３  メモリセル、１４／１５  選択ゲートトランジスタ、１６  ワード線、１７／１８  選択ゲート線、１９  ビット線、２０  ソース線、２１  ページ、２２  ＦＧ、２５  半導体基板、２６  素子分離絶縁層、２７  トンネル絶縁膜、２８  ゲート間絶縁膜、１００  制御部、１０１  センスアンプ、１０２  データラッチ回路、１０３  ビット線ドライバ、１０４  コントローラ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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