(57)【要約】【課題】高い周波数帯での導体損失の増加を抑え、幅広い周波数範囲で低損失な動作を実現することが可能な容量素子及びその製造方法並びに半導体集積回路を提供すること。【解決手段】本発明の容量素子１０は、第１電極１１と、第１電極１１上に設けられた誘電体層１２と、誘電体層１２上に設けられた第２電極１３とから構成されている。容量素子１０は、誘電体層１２を第１電極１１と第２電極１３とにより挟むようにしたサンドイッチ構造になっており、第２電極１３の外表面に凹凸が設けられている。【選択図】図１
2012151220.tif 000002
【特許請求の範囲】
【請求項１】
第１電極と、該第１電極上に設けられた誘電体層と、該誘電体層上に設けられた第２電極とを備えた容量素子において、
前記第１電極又は前記第２電極の前記誘電体層に接していない外表面あるいは前記誘電体層に接している内表面に凹凸部を備えていることを特徴とする容量素子。
【請求項２】
前記第２電極の前記誘電体層に接していない外表面にリフトオフにより形成された凹凸部を備えていることを特徴とする請求項１に記載の容量素子。
【請求項３】
前記第２電極の前記誘電体層に接していない外表面にエッチングにより形成された凹凸部を備えていることを特徴とする請求項１に記載の容量素子。
【請求項４】
前記第１電極の前記誘電体層に接していない外表面に凹凸部を備えていることを特徴とする請求項１に記載の容量素子。
【請求項５】
前記第１電極及び前記第２電極が金属で、前記誘電体が絶縁体であることを特徴とする請求項１乃至４のいずれかに記載の容量素子。
【請求項６】
前記凹凸部の高さが、前記第１電極又は前記第２電極の厚みの１０％以上９０％以下であることを特徴とする請求項１乃至５のいずれかに記載の容量素子。
【請求項７】
前記第１電極が、半導体基板上に設けられていることを特徴とする請求項１乃至６のいずれかに記載の容量素子。
【請求項８】
請求項１乃至７のいずれかに記載の容量素子を備えたことを特徴とする半導体集積回路。
【請求項９】
第１電極と、該第１電極上に設けられた誘電体層と、該誘電体層上に設けられた第２電極とを備えた容量素子の製造方法において、
第１電極を形成する第１の工程と、該第１の工程により形成された前記第１電極上に誘電体層を形成する第２の工程と、該第２の工程により形成された前記誘電体上に第２電極を形成する第３の工程とを有し、
前記第１電極又は前記第２電極の前記誘電体層に接していない外表面あるいは前記誘電体層に接している内表面に凹凸部を形成する工程を含むことを特徴とする容量素子の製造方法。
【請求項１０】
前記第２電極の前記誘電体層に接していない外表面にリフトオフによる凹凸部を形成することを特徴とする請求項９に記載の容量素子の製造方法。
【請求項１１】
前記第２電極の前記誘電体層に接していない外表面にエッチングによる凹凸部を形成することを特徴とする請求項９に記載の容量素子の製造方法。
【請求項１２】
前記第１電極の前記誘電体層に接していない外表面に凹凸部を形成することを特徴とする請求項９に記載の容量素子の製造方法。
【請求項１３】
前記第１電極及び前記第２電極が金属で、前記誘電体が絶縁体であることを特徴とする請求項９乃至１２のいずれかに記載の容量素子の製造方法。
【請求項１４】
前記凹凸部の高さが、前記第１電極又は前記第２電極の厚みの１０％以上９０％以下であることを特徴とする請求項９乃至１３のいずれかに記載の容量素子の製造方法。
【請求項１５】
前記第１電極又は前記第２電極の表面に凹凸部を形成する工程が、前記電極全体の領域に電極材料を積層する工程と、前記電極の一部の領域に電極材料を積層する工程とを含むことを特徴とする請求項９に記載の容量素子の製造方法。
【請求項１６】
前記記第１電極又は前記第２電極の一部の領域が、複数の線状領域からなることを特徴とする請求項１５に記載の容量素子の製造方法。
【請求項１７】
前記記第１電極又は前記第２電極の表面に凹凸部を形成する工程が、前記電極全体の領域に電極材料を積層する工程と、積層された電極材料の一部を除去する工程とを含むことを特徴とする請求項９に記載の容量素子の製造方法。
【請求項１８】
前記積層された電極材料の一部が、複数の線状領域からなることを特徴とする請求項１７に記載の容量素子の製造方法。
【請求項１９】
前記第１電極が、半導体基板上に形成されることを特徴とする請求項９乃至１８のいずれかに記載の容量素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、容量素子及びその製造方法並びに半導体集積回路に関し、より詳細には、高い周波数帯での導体損失の増加を抑え、幅広い周波数範囲で低損失な動作を実現することが可能な容量素子及びその製造方法並びに半導体集積回路に関する。
【背景技術】
【０００２】
一般に、容量素子は、多くのアナログ回路に不可欠な素子であり、実装基板や集積回路を問わず広く用いられている。また、容量素子は損失が低いことが望まれている。容量の損失は、大きく誘電損失と抵抗損失とに分けられ、それぞれの損失を低下させる様々な方策が検討されてきている。
【０００３】
誘電損失の低減には、誘電体材料、組成や製造方法の改善を図ることが考えられる。例えば、特許文献１のものは、配線層間に形成されるＭＩＭ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ；金属−絶縁膜−金属）キャパシタを小型化し、同時に低温度係数と高信頼性を実現するようにしたもので、従来からの問題点であった点、つまり、第１に、高い誘電率をもつ誘電体材料は、一般的に構造欠陥が生じやすく、キャパシタとしての信頼性が劣るという点、また、第２に、高い誘電率を持つ材料は、誘電率の温度変化が大きくなり、従って、環境温度や動作状態の変化によって静電容量が変化して回路動作の変動が発生するという点、さらに、第３に、上記２つの問題点が、相互に矛盾する関係にあること、すなわち、構造欠陥を低減して信頼性を向上させると温度変化が大きくなり、温度変化を小さくすると信頼性は低下してしまう関係にあるという点が挙げられる。
【０００４】
このような問題点を解決するための、特許文献１にあっては、キャパシタの誘電体膜を、酸化アルミニウムを主体とする第１誘電体膜と結晶化した酸化ニオブを主体とする第２誘電体膜との積層膜としたものである。
【０００５】
また、抵抗損失の低減には、電極導体の材質の改善や、電極の平面形状の最適化による損失改善が考えられる。例えば、特許文献２のものは、ＭＩＭキャパシタにおける低損失化や小型化と高信頼性化とを両立させるようにしたもので、ＭＩＭキャパシタの、信号の伝播方向に対して垂直な方向の実効的な幅と、信号の伝播方向に対して平行な方向の実効的な長さとの比が、抵抗成分の所望値に対応するように、幅と長さとを設定することで、損失を低減するようにしたものである。また、下部容量電極を薄くすることで、誘電体膜を薄くしても十分な信頼性を得るようにし、また、誘電体膜を薄くすることで、面積を小さくしても十分な容量が得られるようにして小型化を図ったものである。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００６−１７３１７５号公報
【特許文献２】特開２００１−３３２６９０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、近年では、トランジスタなどの能動素子の周波数特性が向上を続けており、それを用いた回路の動作周波数も高まる一方である。信号周波数が高くなるにつれ、抵抗が増加し、導体損失が増加する傾向にある。従って、低い周波数帯で低損失を実現できていた従来技術では、高い周波数帯ではその低損失化の効果が失われてしまうという問題があった。
【０００８】
図８（ａ），（ｂ）は、従来の容量素子を説明するための構成図で、図８（ａ）は斜視図、図８（ｂ）は図８（ａ）の実質的な伝導範囲を示す第２電極の断面図である。図中符号１１０は容量素子、１１１は第１電極、１１２は誘電体層、１１３は第２電極、１１３ａは第２電極１１３の内部領域部、１１３ｂは第２電極１１３の表皮部を示している。なお、ｄは第２電極１１３の厚み、δは第２電極１１３の表皮部１１３ｂの厚みを示している。
【０００９】
この従来の容量素子１１０は、第１電極１１１と、この第１電極１１１上に設けられた誘電体層１１２と、この誘電体層１１２上に設けられた第２電極１１３とから構成されている。つまり、容量素子１１０は、誘電体層１１２を第１電極１１１と第２電極１１３とにより挟むようにしたサンドイッチ構造になっている。
【００１０】
また、第２電極１１３は、図８（ｂ）に示すように、厚みｄを有するとともに内部領域部１１３ａを有し、第２電極１１３の表皮部１１３ｂは厚みδを有している。つまり、第２電極１１３は、信号の伝播が可能な表皮部１１３ｂと、信号の伝播が不可能な内部領域部１１３ａとを備えている。
【００１１】
信号の伝播方向を紙面に垂直な方向とすると、信号は導体の表面付近のみを伝わるようになる。容量素子の第２電極１１３の抵抗を下げるために第２電極１１３の厚みｄを増しても、高い周波数では第２電極１１３の内部領域部１１３ａに信号は伝わらず、低周波の場合に比べて抵抗は増加して信号損失が大きくなる。第２電極１１３の材質が金の場合、信号の周波数が６０ＧＨｚでは、表皮部の厚みδは約０．３２μｍとなる。従って、第２電極１１３の厚みｄが０．６４μｍ以上ある場合には、６０ＧＨｚの信号が伝導しない領域が生じ、上述したように、高周波信号に対する損失が大きくなってしまうという問題点がある。
【００１２】
本発明は、このような問題に鑑みてなされたもので、その目的とするところは、高い周波数帯での導体損失の増加を抑え、幅広い周波数範囲で低損失な動作を実現することが可能な容量素子及びその製造方法並びに半導体集積回路を提供することにある。
【課題を解決するための手段】
【００１３】
本発明は、このような目的を達成するためになされたもので、請求項１に記載の発明は、第１電極と、該第１電極上に設けられた誘電体層と、該誘電体層上に設けられた第２電極とを備えた容量素子において、前記第１電極又は前記第２電極の前記誘電体層に接していない外表面あるいは前記誘電体層に接している内表面に凹凸部を備えていることを特徴とする容量素子。（図１；実施形態）
【００１４】
また、請求項２に記載の発明は、請求項１に記載の発明において、前記第２電極の前記誘電体層に接していない外表面にリフトオフにより形成された凹凸部を備えていることを特徴とする。（図２；実施例１）
【００１５】
また、請求項３に記載の発明は、請求項１に記載の発明において、前記第２電極の前記誘電体層に接していない外表面にエッチングにより形成された凹凸部を備えていることを特徴とする。（図４；実施例２）
【００１６】
また、請求項４に記載の発明は、請求項１に記載の発明において、前記第１電極の前記誘電体層に接していない外表面に凹凸部を備えていることを特徴とする。（図６；実施例３）
【００１７】
また、請求項５に記載の発明は、請求項１乃至４のいずれかに記載の発明において、前記第１電極及び前記第２電極が金属で、前記誘電体が絶縁体であることを特徴とする。
【００１８】
また、請求項６に記載の発明は、請求項１乃至５のいずれかに記載の発明において、前記凹凸部の高さが、前記第１電極又は前記第２電極の厚みの１０％以上９０％以下であることを特徴とする。
【００１９】
また、請求項７に記載の発明は、請求項１乃至６のいずれかに記載の発明において、前記第１電極が、半導体基板上に設けられていることを特徴とする。
【００２０】
また、請求項８に記載の発明は、請求項１乃至７のいずれかに記載の容量素子を備えたことを特徴とする半導体集積回路である。
【００２１】
また、請求項９に記載の発明は、第１電極と、該第１電極上に設けられた誘電体層と、該誘電体層上に設けられた第２電極とを備えた容量素子の製造方法において、第１電極を形成する第１の工程と、該第１の工程により形成された前記第１電極上に誘電体層を形成する第２の工程と、該第２の工程により形成された前記誘電体上に第２電極を形成する第３の工程とを有し、前記第１電極又は前記第２電極の前記誘電体層に接していない外表面あるいは前記誘電体層に接している内表面に凹凸部を形成する工程を含むことを特徴とする。（図１；実施形態）
【００２２】
また、請求項１０に記載の発明は、請求項９に記載の発明において、前記第２電極の前記誘電体層に接していない外表面にリフトオフによる凹凸部を形成することを特徴とする。（図３；実施例１）
【００２３】
また、請求項１１に記載の発明は、請求項９に記載の発明において、前記第２電極の前記誘電体層に接していない外表面にエッチングによる凹凸部を形成することを特徴とする。（図５；実施例２）
【００２４】
また、請求項１２に記載の発明は、請求項９に記載の発明において、前記第１電極の前記誘電体層に接していない外表面に凹凸部を形成することを特徴とする。（図７；実施例３）
【００２５】
また、請求項１３に記載の発明は、請求項９乃至１２のいずれかに記載の発明において、前記第１電極及び前記第２電極が金属で、前記誘電体が絶縁体であることを特徴とする。
【００２６】
また、請求項１４に記載の発明は、請求項９乃至１３のいずれかに記載の発明において、前記凹凸部の高さが、前記第１電極又は前記第２電極の厚みの１０％以上９０％以下であることを特徴とする。
【００２７】
また、請求項１５に記載の発明は、請求項９に記載の発明において、前記第１電極又は前記第２電極の表面に凹凸部を形成する工程が、前記電極全体の領域に電極材料を積層する工程と、前記電極の一部の領域に電極材料を積層する工程とを含むことを特徴とする。
【００２８】
また、請求項１６に記載の発明は、請求項１５に記載の発明において、前記記第１電極又は前記第２電極の一部の領域が、複数の線状領域からなることを特徴とする。
【００２９】
また、請求項１７に記載の発明は、請求項９に記載の発明において、前記記第１電極又は前記第２電極の表面に凹凸部を形成する工程が、前記電極全体の領域に電極材料を積層する工程と、積層された電極材料の一部を除去する工程とを含むことを特徴とする。
【００３０】
また、請求項１８に記載の発明は、請求項１７に記載の発明において、前記積層された電極材料の一部が、複数の線状領域からなることを特徴とする。
【００３１】
また、請求項１９に記載の発明は、請求項９乃至１８のいずれかに記載の発明において、前記第１電極が、半導体基板上に形成されることを特徴とする。
【発明の効果】
【００３２】
本発明によれば、第１電極と、第１電極上に設けられた誘電体層と、誘電体層上に設けられた第２電極とを備えた容量素子において、第１電極又は第２電極の誘電体層に接していない外表面あるいは誘電体層に接している内表面に凹凸部を備えているので、高い周波数帯での導体損失の増加を抑え、幅広い周波数範囲で低損失な動作を実現することが可能な容量素子及びその製造方法並びに半導体集積回路を提供することが可能となる。
【図面の簡単な説明】
【００３３】
【図１】本発明に係る容量素子の実施形態を説明するための構成図で、（ａ）は斜視図、（ｂ）は（ａ）の実質的な伝導範囲を示す第２電極の断面図である。
【図２】本発明に係る容量素子の実施例１を説明するための断面構成図である。
【図３】（ａ）乃至（ｃ）は、本発明に係る容量素子の実施例１の製造方法を説明するための工程図である。
【図４】本発明に係る容量素子の実施例２を説明するための断面構成図である。
【図５】（ａ）乃至（ｃ）は、本発明に係る容量素子の実施例２の製造方法を説明するための工程図である。
【図６】本発明に係る容量素子の実施例３を説明するための断面構成図である。
【図７】（ａ）乃至（ｃ）は、本発明に係る容量素子の実施例３の製造方法を説明するための工程図である。
【図８】従来の容量素子を説明するための構成図で、（ａ）は斜視図、（ｂ）は（ａ）の実質的な伝導範囲を示す第２電極の断面図である。
【発明を実施するための形態】
【００３４】
以下、図面を参照して本発明の各実施例について説明する。  
図１は、本発明に係る容量素子の実施形態を説明するための構成図で、図１（ａ）は斜視図、図１（ｂ）は図１（ａ）の実質的な伝導範囲を示す第２電極の断面図である。図中符号１０は容量素子、１１は第１電極、１２は誘電体層、１３は第２電極、１３ａは第２電極１３の内部領域部、１３ｂは第２電極１３の凸部（表皮部）、１３ｃは第２電極１３の凹部を示している。なお、δは第２電極１３の表皮部１３ｂの厚み、ａは凸部幅、ｂは凸部高さ（凹部の溝の深さ）、ｃは凹部幅、ｄは第２電極１３の厚みを示している。
【００３５】
本発明の容量素子１０は、第１電極１１と、この第１電極１１上に設けられた誘電体層１２と、この誘電体層１２上に設けられた第２電極１３とから構成されている。つまり、容量素子１０は、誘電体層１２を第１電極１１と第２電極１３とにより挟むようにしたサンドイッチ構造になっており、第２電極１３の外表面、つまり、誘電体層１２に接していない表面に凹凸部が設けられている。
【００３６】
また、第２電極１３は、図１（ｂ）に示すように、厚みｄを有するとともに内部領域部１３ａを有し、第２電極１３の表皮部１３ｂは厚みδを有している。つまり、第２電極１３は、信号の伝播が可能な表皮部１３ｂと、信号の伝播が不可能な内部領域部１３ａとを備えている。さらに、第２電極１３の表面（外表面）は、凹凸面になっており、凸部幅ａと凹部幅ｃと凸部高さ（凹部の溝の深さ）ｂを有している。
【００３７】
つまり、本発明の実施例１の容量素子１０は、第１電極１１と第２電極１３と、この第１電極１１と第２電極１３とに挟まれた誘電体層１２とからなる容量素子であって、この２つの電極のうち一方の電極の誘電体層１２とは接していない表面（外表面）に凹凸部を備えたものである。
【００３８】
＜凹凸の定義＞
第２電極１３の表面の凹凸部は、高い周波数帯での導体損失の増加を効果的に抑え、幅広い周波数範囲で低損失な動作を効果的に実現するため、第２電極１３の厚みｄの１０％以上９０％以下の凹凸部であることが好ましく、３０％以上９０％以下であることがより好ましい。すなわち、凸部の頂部と凹部の底部の差である厚みｂが、第２電極１３の厚みｄの１０％以上９０％以下であることが好ましく、３０％以上９０％以下であることがより好ましい。
【００３９】
＜凹凸の形状＞
凸部の形状としては、ドット状の頂部を有するものや、直線状の頂部を有するものや、格子状の頂部を有するものなのが挙げられる。高い周波数帯での導体損失の増加を効果的に抑え、幅広い周波数範囲で低損失な動作を効果的に実現する観点から、電気伝導方向に対して平行な方向に直線状の頂部を有するものが好ましい。
【００４０】
＜凹凸の形成箇所＞
図１に示した容量素子は、一方の第２電極１３の外表面が凹凸部を有しているが、他方の第１電極１１の外表面にも凹凸部を有している形態や、少なくとも一方又は両方の電極の誘電体層と接している表面（内表面）に凹凸部を有している形態のものであってもよいし、それらの組み合わせの形態であってもよい。高い周波数帯での導体損失の増加を効果的に抑え、幅広い周波数範囲で低損失な動作を効果的に実現するためには、２つの電極の内表面及び外表面に凹凸部を有している形態が好ましい。容量素子としての静電容量を制御する観点からは２つの電極の外表面に凹凸部を有している形態が好ましい。容易なプロセスで形成する観点からは一方の電極の外表面に凹凸を有している形態が好ましい。
【００４１】
＜電極の構成＞
電極としては、導電性を有するものであれば特に制限されないが、半導体基板上に本発明の容量素子を形成する場合、既存の半導体プロセスを使用することが可能な観点から、金属であることが好ましく、具体的には金，アルミニウム，銅，あるいはそれぞれを主成分とする合金などが挙げられるがこの限りではない。
【００４２】
＜誘電体層の構成＞
誘電体層としては、特に制限されないが、半導体基板上に本発明の容量素子を形成する場合、既存の半導体プロセスを使用することが可能な観点から、誘電率が高いものが好ましく、具体的にはＳｉＮあるいはＳｉＯ2等が挙げられるがこの限りではない。
【００４３】
＜発明の作用効果＞
図１（ｂ）は、図１（ａ）に示した容量素子の凹凸を有する一方の第２電極１３の断面図であるが、この図１（ｂ）を用いて本発明の容量素子の動作について以下に説明する。
【００４４】
電気信号が導体を伝わる際、信号の周波数が高くなると、表皮効果により信号は導体内部まで伝わることができなくなる。このとき、信号を伝播することが可能な表皮の厚さδは次式で表される。
【００４５】
【数１】
2012151220.tif 000003
【００４６】
ここで、δは信号を伝播することが可能な表皮の厚さ、ωは信号の角周波数、μは空間の透磁率、σは導体の導電率を示している。信号周波数が高くなるほど信号を伝播することが可能な表皮厚は薄くなる。
【００４７】
図１（ｂ）は、上述したように、図１（ａ）に示した容量素子の凹凸部を有する一方の第２電極１３の断面図である。本発明の電極形状は、信号周波数が高くなり表皮厚が電極厚みに比べ薄くなった場合に、図１（ｂ）に示すように、信号の伝播領域が減少しにくい、すなわち、抵抗が増加しにくい形状を取ることで、損失を低減することができる。
【００４８】
図１（ｂ）に示すように、凸部１３ｂの幅をａ、凸部の高さをｂ、凸部の間隔（凹部の幅）をｃ、電極全体の厚みをｄとすると、信号が伝播する領域を広くする、信号が伝播することができない内部領域部１３ａを狭くするためには、主要信号周波数に対応する表皮厚をδとしたときに、凸部１３ｂの幅ａが２×δとほぼ等しくなり、凸部１３ｂの高さｂがｄ−２×δとほぼ等しくなり、凸部１３ｂの間隔（凹部の幅）ｃができるだけ小さくなることが望ましい。
【００４９】
本発明の容量素子は、実装基板上に外付け配置される素子単体の形態であってもよいし、半導体基板上に組み込まれたオンチップキャパシタの形態であっても良い。本発明の容量素子がオンチップキャパシタであれば、容量素子が使用される半導体集積回路の動作周波数に適した形状・材料の容量素子を容易に設計が可能である。また、本発明の容量素子がオンチップキャパシタであれば、既存の半導体集積回路の製造プロセス上で作成することが可能である。
【００５０】
＜半導体集積回路の説明＞
本発明の容量素子を備える半導体集積回路は、高い周波数帯での導体損失の増加を抑え、幅広い周波数範囲で低損失な動作を実現することが可能である。
【００５１】
＜容量素子の製造方法＞
上述した本発明の実施形態の容量素子の製造方法について説明する。
【００５２】
本実施形態の容量素子１０は、第１電極１１を形成する工程と、この第１電極１１上に誘電体層１２を形成する工程と、この誘電体層１２上に第２電極１３を形成する工程とを有し、第１電極１１及び第２電極１３を形成する工程の少なくとも一方の工程が、電極の厚みの１０％以上９０％以下の凹凸部を電極の表面に形成する工程を含む容量素子の製造方法によって得ることが可能である。
【実施例１】
【００５３】
図２は、本発明に係る容量素子の実施例１を説明するための断面構成図である。図中符号２０は容量素子、２１は第１電極、２２は誘電体層、２３は第２電極、２３ａは第２電極２３を構成する平板部、２３ｂは第２電極２３を構成する凸部、２３ｃは第２電極２３の凹部、２４は半導体基板を示している。
【００５４】
本発明の実施例１に係る容量素子２０は、半導体基板２４上に設けられた第１電極２１と、この第１電極２１上に設けられた誘電体層２２と、この誘電体層２２上に設けられた第２電極２３を構成する平板部２３ａ及び平板部２３ａ上に設けられた凸部２３ｂを有する第２電極２３とから構成されている。つまり、容量素子２０は、誘電体層２２を第１電極２１と第２電極２３とにより挟むようにしたサンドイッチ構造になっており、第２電極２３の外表面に凹凸部が設けられている。
【００５５】
図３（ａ）乃至（ｃ）は、本発明に係る容量素子の実施例１の製造方法を説明するための工程図である。
【００５６】
本発明の実施例１に係る容量素子は、半導体基板２４上に第１電極２１を形成する工程と、この第１電極２１上に誘電体層２２を形成する工程と、この誘電体層２２上に第２電極２３を形成する工程とを有し、第２電極２３を形成する工程が、第２電極２３の厚みの１０％以上９０％以下の凹凸を第２電極２３の外表面に形成する工程を含む容量素子の製造方法である。
【００５７】
＜リフトオフ＞
まず、半導体基板２４上に第１電極２１を形成し、この第１電極２１上に誘電体層２２を形成し、この誘電体層２２上の全体に第２電極２３を構成する平板部２３ａを形成する（図３（ａ））。次に、平板部２３ａ上にレジスト２５を形成せしめた後に、第２電極の凸部を構成する電極２３ｂを積層する（図３（ｂ））。最後にレジスト２５を除去することにより、平板部２３ａの表面に凹凸部を有する第２電極２３を有する容量素子が得られる（図３（ｃ））。つまり、第２電極２３は、第２電極２３を構成する凸部２３ｂと第２電極２３の凹部２３ｃとを有している。
【００５８】
このとき、レジスト２５の厚みと平板部２３ａ及び凸部２３ｂの厚みを所望の大きさにすることにより、所望の凹凸を有する第２電極２３を形成せしめることが可能である。
【００５９】
また、記第１電極２１又は第２電極２３の表面に凹凸部を形成する工程が、電極全体の領域に電極材料を積層する工程と、電極の一部の領域に電極材料を積層する工程とを含んでいる。
【００６０】
また、レジスト２５を電気的伝播方向に対して平行な方向に延伸した複数の線形状（ストライプ状）に形成せしめることにより、高い周波数帯での導体損失の増加を効果的に抑え、幅広い周波数範囲で低損失な動作を効果的に実現することが可能になる。
【実施例２】
【００６１】
図４は、本発明に係る容量素子の実施例２を説明するための断面構成図である。  
図中符号３０は容量素子、３１は第１電極、３２は誘電体層、３３は第２電極、３３ａは第２電極２３を構成する平板部、３３ｂは第２電極３３の凹部、３４は半導体基板、３５は平板部３３ａの領域、３６はレジストを示している。
【００６２】
本発明の実施例２に係る容量素子３０は、半導体基板３４上に設けられた第１電極３１と、この第１電極３１上に設けられた誘電体層３２と、この誘電体層３２上に設けられた第２電極を構成する平板部３３ａ及び平板部３３ａに設けられた凹部３３ｂを有する第２電極３３とから構成されている。つまり、容量素子３０は、誘電体層３２を第１電極３１と第２電極３３とにより挟むようにしたサンドイッチ構造になっており、第２電極３３の外表面に凹凸部が設けられている。
【００６３】
図５（ａ）乃至（ｃ）は、本発明に係る容量素子の実施例２の製造方法を説明するための工程図である。
【００６４】
本発明の実施例２に係る容量素子は、半導体基板３４上に第１電極３１を形成する工程と、この第１電極３１上に誘電体層３２を形成する工程と、この誘電体層３２上に第２電極３３を形成する工程とを有し、第２電極３３を形成する工程が、第２電極３３の厚みの１０％以上９０％以下の凹凸部を第２電極３３の外表面に形成する工程を含む容量素子の製造方法である。
【００６５】
＜エッチング＞
まず、半導体基板３４上に第１電極３１を形成し、この第１電極３１上に誘電体層３２を形成し、この誘電体層３２上の全体に第２電極を構成する平板部３３ａを形成する（図５（ａ））。次に、平板部３３ａ上にレジスト３６を形成せしめた後に、このレジスト３６をマスクとして平板部３３ａが露出した領域３５をエッチングする（図４（ｂ））。最後にレジスト３６を除去することにより、平板部３３ａの表面に凹凸部を有する第２電極３３を有する容量素子が得られる（図４（ｃ））。つまり、第２電極３３は、第２電極３３を構成する平板部３３ａに凹部３３ｂを有している。
【００６６】
このとき、平板部３３ａの厚み及びエッチング量を所望の大きさにすることにより、所望の凹凸部を有する第２電極３３を形成せしめることが可能となる。
【００６７】
また、第１電極３１又は第２電極３３の表面に凹凸部を形成する工程が、電極全体の領域に電極材料を積層する工程と、積層された電極材料の一部を除去する工程とを含んでいる。
【００６８】
また、レジスト３６を電気的伝播方向に対して平行な方向に延伸した複数の線形状（ストライプ状）に形成せしめることにより、高い周波数帯での導体損失の増加を効果的に抑え、幅広い周波数範囲で低損失な動作を効果的に実現することが可能になる。
【実施例３】
【００６９】
図６は、本発明に係る容量素子の実施例３を説明するための断面構成図である。図中符号４０は容量素子、４１は第１電極、４１ａは第１電極４１を構成する平板部、４１ｂは第１電極の凸部、４２は誘電体層、４３は第２電極、４４は半導体基板、４５は絶縁体を示している。
【００７０】
本発明の実施例３に係る容量素子４０は、半導体基板４４上に設けられた第１電極４１と、この第１電極４１上に設けられた誘電体層４２と、この誘電体層４２上に設けられた第２電極４３とから構成されている。つまり、容量素子４０は、誘電体層４２を第１電極４１と第２電極４３とにより挟むようにしたサンドイッチ構造になっており、半導体基板４４と接する第１電極４１の外表面に凹凸部が設けられている。
【００７１】
図７（ａ）乃至（ｃ）は、本発明に係る容量素子の実施例３の製造方法を説明するための工程図である。
【００７２】
本発明の実施例３に係る容量素子は、半導体基板４４上に第１電極４１を形成する工程と、この第１電極４１上に誘電体層４２を形成する工程と、この誘電体層４２上に第２電極４３を形成する工程とを有し、第１電極４１を形成する工程が、第１電極４１の厚みの１０％以上９０％以下の凹凸部を第１電極４１の外表面に形成する工程を含む容量素子の製造方法である。
【００７３】
＜第１電極の外表面に形成（研磨）＞
まず、半導体基板４４上に絶縁体４５を部分的に形成し、この絶縁体４５及び半導体基板４４上に第１電極４１ａを形成する（図５（ａ））。次に、この第１電極４１の半導体基板４４と接していない表面の凸部４１ｂを均一化する（図５（ｂ））。最後に誘電体層４２及び第２電極４３を積層することにより、半導体基板４４と接する第１電極４１の外表面に凹凸部を有する容量素子が得られる（図５（ｃ））。
【００７４】
このとき、第１電極４１の厚み及び均一化の際のエッチング量を所望の大きさにすることにより、所望の凹凸部を有する第１電極４１を形成せしめることが可能となる。また、表面の均一化の工程を行わない場合、誘電体層４２と接する第１電極４１及び第２電極４３の内表面及び誘電体層４２と接しない外表面のいずれにも凹凸部を形成せしめることが可能である。容量素子の静電容量を制御する観点からは表面均一化の工程を有することが好ましい。
【００７５】
また、絶縁体４５を電気的伝播方向に対して平行な方向に延伸した複数の線形状（ストライプ状）に形成せしめることにより、高い周波数帯での導体損失の増加を効果的に抑え、幅広い周波数範囲で低損失な動作を効果的に実現することが可能になる。
【００７６】
＜その他の製造方法について＞
なお、第１電極の内表面に凹凸部を形成せしめるためには、図３及び図５に示した実施例１，２において第２電極に対して行った工程を第１電極に適用することで実現可能であり、また、第２電極の内表面に凹凸部を形成せしめるためには、図７に示した実施例３において第１電極に対して行った工程を第２電極に適用することで実現可能である。
【産業上の利用可能性】
【００７７】
本発明は、高い周波数帯での導体損失の増加を抑え、幅広い周波数範囲で低損失な動作を実現することが可能な容量素子及びその製造方法並びに半導体集積回路に関するもので、低損失容量素子及びそれを有する半導体装置を実現できる。
【符号の説明】
【００７８】
１０，２０，３０，４０  容量素子
１１，２１，３１，４１  第１電極
１２，２２，３２，４２  誘電体層
１３，２３，３３，４３  第２電極
１３ａ  第２電極の内部領域部
１３ｂ  第２電極の凸部（表皮部）
１３ｃ  第２電極の凹部
２３ａ  第２電極を構成する平板部
２３ｂ  第２電極を構成する凸部
２３ｃ  第２電極の凹部
２４，３４，４４  半導体基板
２５  レジスト
３３ａ  第２電極を構成する平板部
３３ｂ  第２電極の凹部
３５  第２電極の平板部の領域
３６  レジスト
４１ａ  第１電極を構成する平板部
４１ｂ  第１電極の凸部
４５  絶縁体
１１０  容量素子
１１１  第１電極
１１２  誘電体層
１１３  第２電極
１１３ａ  第２電極の内部領域部
１１３ｂ  第２電極の表皮部
【図１】
2012151220.tif 000004
【図２】
2012151220.tif 000005
【図３】
2012151220.tif 000006
【図４】
2012151220.tif 000007
【図５】
2012151220.tif 000008
【図６】
2012151220.tif 000009
【図７】
2012151220.tif 000010
【図８】
2012151220.tif 000011