(57)【要約】【課題】回路規模の小さい増幅回路を提供する。【解決手段】増幅回路のオフセット電圧（Ｇ２・Ｖｏ１＋Ｖｏ２）を補正するための補正電圧｛（Ｃ２＋２n・Ｃ１）・Ｖｒｅｆ／２n｝の係数（Ｃ２＋２n・Ｃ１）は、０〜（２2n−１）の範囲で、変更される。この時、補正電圧生成用の分圧電圧を出力する分圧回路３１の出力端子は、加減算電圧生成回路４１及び４２の両方に対し、２2n個でなくて２・２n個である。よって、各分圧電圧を制御するための回路の回路規模が小さいので、増幅回路の回路規模も小さい。【選択図】図１
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【特許請求の範囲】
【請求項１】
オフセット電圧の補正機能を有する増幅回路において、
異なる２n個（ｎは１以上の整数）の分圧電圧をそれぞれ出力する分圧回路と、
ｎ個の第一コード信号に基づく第一コードと加算または減算を制御する制御信号と前記２n個の分圧電圧とに基づき、第一加減算電圧を生成する第一加減算電圧生成回路と、
ｎ個の第二コード信号に基づく第二コードと前記制御信号と前記２n個の分圧電圧とに基づき、第二加減算電圧を生成する第二加減算電圧生成回路と、
第一電圧を増幅し、自らのオフセット電圧を含む第二電圧を出力する第一アンプと、
前記第二電圧と前記第一加減算電圧とを加算し、第三電圧を出力する第一加算回路と、
前記第三電圧を２nのゲインで増幅し、自らのオフセット電圧を含む第四電圧を出力する第二アンプと、
前記第四電圧と前記第二加減算電圧とを加算し、第五電圧を出力する第二加算回路と、
を備えることを特徴とする増幅回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、オフセット電圧の補正機能を有する増幅回路に関する。
【背景技術】
【０００２】
従来の増幅回路について説明する。図３は、従来の増幅回路を示すブロック図である。
可変基準電圧生成回路９６は、アンプ９１及び９２のオフセット電圧を補正するための複数の基準電圧Ｖｃｌを生成する。基準電圧Ｖｃｌは、アンプ９７によるボルテージフォロアを経て、電圧Ｖｏｕｔ４になる。電圧Ｖｉｎ１は、アンプ９１及び９２で増幅され、アンプ９１及び９２のオフセット電圧を含む電圧Ｖｏｕｔ２になる。加算回路９８は、電圧Ｖｏｕｔ２と電圧Ｖｏｕｔ４とを加算し、電圧Ｖｉｎ３を出力する。すると、電圧Ｖｏｕｔ２に含まれるアンプ９１及び９２のオフセット電圧が補正される。その後、電圧Ｖｉｎ３は、アンプ９３で増幅され、電圧Ｖｏｕｔ３になる（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１０−００４１９３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ここで、通常、可変基準電圧生成回路９６は分圧回路（図示せず）を有し、複数の基準電圧Ｖｃｌに対応する複数の分圧電圧がそれぞれ生成されるように、分圧回路に複数の出力端子が設けられる。
【０００５】
従来の技術では、アンプ９１及び９２のオフセット電圧の補正のステップ数に基づき、可変基準電圧生成回路９６の基準電圧Ｖｃｌが複数生成されるので、ステップ数が多くなると、基準電圧Ｖｃｌも多くなる。よって、基準電圧Ｖｃｌに対応する分圧電圧も多くなり、分圧回路の出力端子も多くなる。例えば、ステップ数が２2n段階（ｎは１以上の整数）である場合、分圧回路の出力端子も２2n個になる。すると、分圧回路の各出力端子の分圧電圧を制御するための回路の回路規模が大きくなるので、増幅回路の回路規模も大きくなる。
本発明は、上記課題に鑑みてなされ、回路規模の小さい増幅回路を提供する。
【課題を解決するための手段】
【０００６】
本発明は、上記課題を解決するため、オフセット電圧の補正機能を有する増幅回路において、異なる２n個（ｎは１以上の整数）の分圧電圧をそれぞれ出力する分圧回路と、ｎ個の第一コード信号に基づく第一コードと加算または減算を制御する制御信号と前記２n個の分圧電圧とに基づき、第一加減算電圧を生成する第一加減算電圧生成回路と、ｎ個の第二コード信号に基づく第二コードと前記制御信号と前記２n個の分圧電圧とに基づき、第二加減算電圧を生成する第二加減算電圧生成回路と、第一電圧を増幅し、自らのオフセット電圧を含む第二電圧を出力する第一アンプと、前記第二電圧と前記第一加減算電圧とを加算し、第三電圧を出力する第一加算回路と、前記第三電圧を２nのゲインで増幅し、自らのオフセット電圧を含む第四電圧を出力する第二アンプと、前記第四電圧と前記第二加減算電圧とを加算し、第五電圧を出力する第二加算回路と、を備えることを特徴とする増幅回路を提供する。
【発明の効果】
【０００７】
本発明では、増幅回路のオフセット電圧を補正するための補正電圧の係数は、０〜（２2n−１）の範囲で、変更される。この時、補正電圧生成用の分圧電圧を出力する分圧回路の出力端子は、第一及び第二加減算電圧生成回路の両方に対し、２2n個でなくて２・２n個である。よって、各分圧電圧を制御するための回路の回路規模が小さいので、増幅回路の回路規模も小さい。
【図面の簡単な説明】
【０００８】
【図１】本実施形態の増幅回路を示すブロック図である。
【図２】本実施形態の増幅回路の加減算電圧生成回路の一例を示すブロック図である。
【図３】従来の増幅回路を示すブロック図である。
【発明を実施するための形態】
【０００９】
以下、本発明の実施形態を、図面を参照して説明する。
まず、増幅回路の構成について説明する。
図１は、本実施形態の増幅回路を示すブロック図である。
【００１０】
増幅回路は、アンプ１１及び１２、加算回路２１及び２２、分圧回路３１、及び、加減算電圧生成回路４１及び４２を備える。加減算電圧生成回路４１及び４２は、デコーダ５１、セレクタ５２、及び、制御回路５３を備える。制御回路５３は、インバータ５４、及び、スイッチ５５〜５８を備える。
【００１１】
アンプ１１の入力端子は、増幅回路の入力端子に接続される。加算回路２１の第一入力端子は、アンプ１１の出力端子に接続され、第二入力端子は、加減算電圧生成回路４１の第一及び第二出力端子に接続され、出力端子は、アンプ１２の入力端子に接続される。加算回路２２の第一入力端子は、アンプ１２の出力端子に接続され、第二入力端子は、加減算電圧生成回路４２の第一及び第二出力端子に接続され、出力端子は、増幅回路の出力端子に接続される。
【００１２】
加減算電圧生成回路４１のｎ個（ｎは１以上の整数）のコード入力端子は、増幅回路のｎ個の第一コード入力端子にそれぞれ接続され、制御端子は、増幅回路の制御端子に接続され、２n個の入力端子は、分圧回路３１の２n個の出力端子にそれぞれ接続される。加減算電圧生成回路４２のｎ個のコード入力端子は、増幅回路のｎ個の第二コード入力端子にそれぞれ接続され、制御端子は、増幅回路の制御端子に接続され、２n個の入力端子は、分圧回路３１の２n個の出力端子にそれぞれ接続される。分圧回路３１は、基準電圧入力端子と接地端子との間に設けられる。
【００１３】
図２は、本実施形態の増幅回路の加減算電圧生成回路の一例を示すブロック図である。
加減算電圧生成回路４１において、デコーダ５１のｎ個のコード入力端子は、加減算電圧生成回路４１のｎ個のコード入力端子にそれぞれ接続される。セレクタ５２の２n個のコード入力端子は、デコーダ５１の２n個の出力端子にそれぞれ接続され、２n個の入力端子は、加減算電圧生成回路４１の２n個の入力端子にそれぞれ接続される。制御回路５３の制御端子は、加減算電圧生成回路４１の制御端子に接続され、第一及び第二入力端子は、セレクタ５２の第一及び第二出力端子にそれぞれ接続され、第一及び第二出力端子は、加減算電圧生成回路４２の第一及び第二出力端子にそれぞれ接続される。加減算電圧生成回路４２も同様である。
【００１４】
制御回路５３において、制御回路５３の制御端子は、スイッチ５６及びスイッチ５７の制御端子に接続される。インバータ５４の入力端子は、制御回路５３の制御端子に接続され、出力端子は、スイッチ５５及びスイッチ５８の制御端子に接続される。スイッチ５５は、制御回路５３の第二入力端子と制御回路５３の第一出力端子との間に設けられる。スイッチ５６は、制御回路５３の第二入力端子と制御回路５３の第二出力端子との間に設けられる。スイッチ５７は、制御回路５３の第一入力端子と制御回路５３の第一出力端子との間に設けられる。スイッチ５８は、制御回路５３の第一入力端子と制御回路５３の第二出力端子との間に設けられる。
【００１５】
次に、増幅回路の動作について説明する。
分圧回路３１は、基準電圧Ｖｒｅｆを分圧し、異なる２n個の分圧電圧｛Ｖｒｅｆ×１／２n、Ｖｒｅｆ×２／２n、・・・、Ｖｒｅｆ×（２n−１）／２n、Ｖｒｅｆ×２n／２n｝をそれぞれ出力する。
【００１６】
加減算電圧を生成する加減算電圧生成回路４１において、デコーダ４１は、ｎ個のコード入力端子のコード信号をデコードし、コード（Ｃ１＝０、１、・・・、２n−２、２n−１）に基づき、セレクタを制御する。
【００１７】
セレクタ５２は、第一出力端子から制御回路５３の第一入力端子に、分圧電圧（Ｖｒｅｆ×２n／２n）を一の分圧電圧として出力する。また、セレクタ５２は、第二出力端子から制御回路５３の第二入力端子に、コードＣ１に基づき、２n個の分圧電圧の中から１つの分圧電圧を他の分圧電圧として出力する。
【００１８】
制御信号Ｓがハイレベルである場合、インバータ５４の出力端子の信号はローレベルであるので、スイッチ５６及びスイッチ５７はオンし、スイッチ５５及びスイッチ５８はオフする。すると、制御回路５３の第一出力端子の電圧は、一の分圧電圧になり、分圧電圧（Ｖｒｅｆ×２n／２n）になる。制御回路５３の第二出力端子の電圧は、他の分圧電圧になり、２n個の分圧電圧のいずれか１つの分圧電圧になる。加算回路２１で、他の分圧電圧が一の分圧電圧から減算され、減算後の電圧が電圧Ｖ２に加減算電圧として加算され、電圧Ｖ３が生成される。この時、一の分圧電圧は２n個の分圧電圧の中で一番高い電圧であるので、加減算電圧は正の値になる。具体的には、コード（Ｃ１＝０）の場合、セレクタ５２は分圧電圧（Ｖｒｅｆ×２n／２n）を他の分圧電圧として出力するよう制御され、加減算電圧は０になる。コード（Ｃ１＝１）の場合、セレクタ５２は分圧電圧（Ｖｒｅｆ×（２n−１）／２n）を他の分圧電圧として出力するよう制御され、加減算電圧は加減算電圧（Ｖｒｅｆ×１／２n）になる。コード（Ｃ１＝２n−２）の場合、セレクタ５２は分圧電圧（Ｖｒｅｆ×２／２n）を他の分圧電圧として出力するよう制御され、加減算電圧は加減算電圧（Ｖｒｅｆ×（２n−２）／２n）になる。コード（Ｃ１＝２n−１）の場合、セレクタ５２は分圧電圧（Ｖｒｅｆ×１／２n）を他の分圧電圧として出力するよう制御され、加減算電圧は加減算電圧（Ｖｒｅｆ×（２n−１）／２n）になる。つまり、制御信号Ｓがハイレベルである場合、加減算電圧はプラスの加減算電圧（Ｖｒｅｆ×Ｃ１／２n）になる。
【００１９】
また、制御信号Ｓがローレベルである場合、制御回路５３の第一出力端子の電圧は、他の分圧電圧になり、２n個の分圧電圧のいずれか１つの分圧電圧になる。制御回路５３の第二出力端子の電圧は、一の分圧電圧になり、分圧電圧（Ｖｒｅｆ×２n／２n）になる。この時、加減算電圧は負の値になる。具体的には、コード（Ｃ１＝０）の場合、加減算電圧は０になる。コード（Ｃ１＝１）の場合、加減算電圧は加減算電圧（−Ｖｒｅｆ×１／２n）になる。コード（Ｃ１＝２n−２）の場合、加減算電圧は加減算電圧（−Ｖｒｅｆ×（２n−２）／２n）になる。コード（Ｃ１＝２n−１）の場合、加減算電圧は加減算電圧（−Ｖｒｅｆ×（２n−１）／２n）になる。つまり、制御信号Ｓがローレベルである場合、加減算電圧はマイナスの加減算電圧（−Ｖｒｅｆ×Ｃ１／２n）になる。
【００２０】
加減算電圧生成回路４２において、コードは、コードＣ１からコードＣ２に変更され、加減算電圧は、加減算電圧（Ｖｒｅｆ×Ｃ１／２n）から加減算電圧（Ｖｒｅｆ×Ｃ２／２n）に変更される。
【００２１】
アンプ１１は、電圧Ｖ１をＧ１のゲインで増幅し、アンプ１１のオフセット電圧Ｖｏ１を含む電圧Ｖ２を出力する。電圧Ｖ２は次式となる。
Ｖ２＝Ｇ１・Ｖ１＋Ｖｏ１・・・（１）
加算回路２１は、電圧Ｖ２と加減算電圧（±Ｖｒｅｆ・Ｃ１／２n）とを加算し、電圧Ｖ３を出力する。電圧Ｖ３は次式となる。
Ｖ３
＝Ｖ２±Ｖｒｅｆ・Ｃ１／２n
＝Ｇ１・Ｖ１＋Ｖｏ１±Ｖｒｅｆ・Ｃ１／２n・・・（２）
【００２２】
アンプ１２は、電圧Ｖ３をＧ２のゲインで増幅し、アンプ１２のオフセット電圧Ｖｏ２を含む電圧Ｖ４を出力する。電圧Ｖ４は次式となる。
Ｖ４
＝Ｇ２・Ｖ３＋Ｖｏ２
＝Ｇ１・Ｇ２・Ｖ１＋Ｇ２・Ｖｏ１＋Ｖｏ２±Ｇ２・Ｖｒｅｆ・Ｃ１／２n・・・（３）
加算回路２２は、電圧Ｖ４と加減算電圧（±Ｖｒｅｆ・Ｃ２／２n）とを加算し、電圧Ｖ５を出力する。電圧Ｖ５は次式となる。
Ｖ５
＝Ｖ４±Ｃ２・Ｖｒｅｆ／２n
＝Ｇ１・Ｇ２・Ｖ１＋Ｇ２・Ｖｏ１＋Ｖｏ２±（Ｃ２＋Ｇ２・Ｃ１）・Ｖｒｅｆ／２n・・・（４）
【００２３】
アンプ１２のゲインＧ２が２nになるよう回路設計されると、電圧Ｖ５は式（４）から次式となる。
Ｖ５
＝Ｇ１・Ｇ２・Ｖ１＋Ｇ２・Ｖｏ１＋Ｖｏ２±（Ｃ２＋２n・Ｃ１）・Ｖｒｅｆ／２n・・・（５）
【００２４】
ここで、増幅回路のｎ個の第一及び第二コード入力端子（加減算電圧生成回路４１及び４２のｎ個のコード入力端子、加減算電圧生成回路４１及び４２のデコーダ５１のｎ個のコード入力端子）のコード信号が、それぞれ適宜調整される。これに伴い、コードＣ１及びＣ２は、０〜（２n−１）の範囲で、それぞれ変更される。これに伴い、増幅回路のオフセット電圧（Ｇ２・Ｖｏ１＋Ｖｏ２）を補正するための補正電圧｛（Ｃ２＋２n・Ｃ１）・Ｖｒｅｆ／２n｝の係数（Ｃ２＋２n・Ｃ１）は、０〜（２2n−１）の範囲で、変更される。すると、式（５）より、オフセット電圧（Ｇ２・Ｖｏ１＋Ｖｏ２）は０付近になることができる。
【００２５】
係数（Ｃ２＋２n・Ｃ１）において、例えば、ｎ＝２とすると、（Ｃ２：Ｃ１：Ｃ２＋４Ｃ１）は、（０：０：０）、（１：０：１）、（２：０：２）、（３：０：３）、（０：１：４）、（１：１：５）、（２：１：６）、（３：１：７）、（０：２：８）、（１：２：９）、（２：２：１０）、（３：２：１１）、（０：３：１２）、（１：３：１３）、（２：３：１４）、及び、（３：３：１５）の順番で変更される。つまり、係数（Ｃ２＋４Ｃ１）は、０〜１５の範囲で、順番に変更される。よって、無駄なくスムーズに、オフセット電圧（Ｇ２・Ｖｏ１＋Ｖｏ２）が０付近になる係数（Ｃ２＋４Ｃ１）が発見される。
【００２６】
このようにすると、増幅回路のオフセット電圧（Ｇ２・Ｖｏ１＋Ｖｏ２）を補正するための補正電圧｛（Ｃ２＋２n・Ｃ１）・Ｖｒｅｆ／２n｝の係数（Ｃ２＋２n・Ｃ１）は、０〜（２2n−１）の範囲で、変更される。この時、補正電圧生成用の分圧電圧を出力する分圧回路３１の出力端子は、加減算電圧生成回路４１及び４２の両方に対し、２2n個でなくて２・２n個である。よって、各分圧電圧を制御するための回路の回路規模が小さいので、増幅回路の回路規模も小さい。
【００２７】
また、係数（Ｃ２＋２n・Ｃ１）は順番に変更される。よって、無駄なくスムーズに、オフセット電圧（Ｇ２・Ｖｏ１＋Ｖｏ２）が０付近になる係数（Ｃ２＋２n・Ｃ１）が発見される。
【００２８】
また、２つの加減算電圧生成回路４１及び４２は１つの分圧回路３１を使用するので、その分、増幅回路の回路規模が小さい。
【符号の説明】
【００２９】
１１、１２  アンプ
２１、２２  加算回路
３１  分圧回路
４１、４２  加減算電圧生成回路
【図１】
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【図２】
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【図３】
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