(57)【要約】【課題】より低抵抗な配線層を有する不揮発性記憶装置を提供する。【解決手段】実施形態の不揮発性記憶装置は、書き替え可能な複数の不揮発性メモリセルと、前記複数のメモリセルのそれぞれに電気的に接続可能な配線層と、を備えた不揮発性半導体記憶装置である。前記配線層は、絶縁層に設けられたトレンチ内に設けられ、前記配線層は、第１導電層と、前記第１導電層の上に設けられた第２導電層と、を有し、前記配線層が充填されていない前記トレンチに対する前記第１導電層の埋め込み性は、前記配線層が充填されていない前記トレンチに対する前記第２導電層の埋め込み性よりも高く、前記第２導電層の比抵抗は、前記第１導電層の比抵抗よりも低い。【選択図】図２
2012069659.tif 000002
【特許請求の範囲】
【請求項１】
書き替え可能な複数の不揮発性メモリセルと、前記複数のメモリセルのそれぞれに電気的に接続可能な配線層と、を備えた不揮発性半導体記憶装置であって、
前記配線層は、絶縁層に設けられたトレンチ内に設けられ、
前記配線層は、第１導電層と、前記第１導電層の上に設けられた第２導電層と、を有し、
前記配線層が充填されていない前記トレンチに対する前記第１導電層の埋め込み性は、前記配線層が充填されていない前記トレンチに対する前記第２導電層の埋め込み性よりも高く、
前記第２導電層の比抵抗は、前記第１導電層の比抵抗よりも低いことを特徴とする不揮発性記憶装置。
【請求項２】
前記第１導電層の厚みは、前記配線層の厚みの１／３以上であることを特徴とする請求項１記載の不揮発性記憶装置。
【請求項３】
前記トレンチのアスペクト比は、３以上１０以下であることを特徴とする請求項１または２に記載の不揮発性記憶装置。
参考例
【請求項４】
書き替え可能な複数の不揮発性メモリセルと、前記複数のメモリセルのそれぞれに電気的に接続可能な配線層と、を備えた不揮発性半導体記憶装置の製造方法であって、
絶縁層に設けられたトレンチ内に減圧雰囲気下で第１導電層を形成する工程と、
前記第１導電層を形成した後、前記第１導電層の上部にエッチバックを施して前記第１導電層の上部を除去する工程と、
前記第１導電層の上に第２導電層を形成し、前記第１導電層の上に第２導電層が設けられた前記配線層を前記トレンチ内に形成する工程と、
を備え、
前記配線層が充填されていない前記トレンチに対する前記第１導電層の埋め込み性は、前記配線層が充填されていない前記トレンチに対する前記第２導電層の埋め込み性よりも高く、
前記第２導電層の比抵抗は、前記第１導電層の比抵抗よりも低いことを特徴とする不揮発性記憶装置の製造方法。
【請求項５】
前記第１導電層の上部にエッチバックを施す前に、前記第１導電層の表面に化学的研磨処理を施すことを特徴とする請求項４記載の不揮発性記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、不揮発性記憶装置およびその製造方法に関する。
【背景技術】
【０００２】
フラッシュメモリデバイスなどの不揮発性記憶装置では、ビット線等の配線層の材料として、例えば、銅（Ｃｕ）などの低抵抗材を用いる傾向にある。配線層は、不揮発性記憶装置の微細化に伴い、益々狭くなる傾向にある。このような配線層で所望の配線抵抗を得るためには、配線層の厚みを大きくする必要がある。その結果、配線層を設けるトレンチのアスペクト比は、急激に大きくなっている。  
しかし、トレンチのアスペクト比が大きくなるほど、トレンチに埋め込まれた配線層にボイド（空隙）が発生し易くなる。これにより、低抵抗材を用いても配線層の抵抗が低減できないといった問題が生じている。
【０００３】
これに対し、タングステン（Ｗ）などの埋め込み性のよい材料を配線層の材料に用いる方法が考えられる。しかし、このような材料の抵抗は、一般的に上述した低抵抗材の抵抗に比べて高い。  
このように、低抵抗材を配線層に用いることと、埋め込み性のよい材料を配線層に用いることとは、相反関係にある。不揮発性記憶装置では、微細かつ低抵抗な配線層を形成する技術が要求されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１０−０４０８２０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明の実施形態は、より低抵抗な配線層を有する不揮発性記憶装置およびその製造方法を提供する。
【課題を解決するための手段】
【０００６】
実施形態の不揮発性記憶装置は、実施形態の不揮発性記憶装置は、書き替え可能な複数の不揮発性メモリセルと、前記複数のメモリセルのそれぞれに電気的に接続可能な配線層と、を備えた不揮発性半導体記憶装置である。前記配線層は、絶縁層に設けられたトレンチ内に設けられ、前記配線層は、第１導電層と、前記第１導電層の上に設けられた第２導電層と、を有し、前記配線層が充填されていない前記トレンチに対する前記第１導電層の埋め込み性は、前記配線層が充填されていない前記トレンチに対する前記第２導電層の埋め込み性よりも高く、前記第２導電層の比抵抗は、前記第１導電層の比抵抗よりも低い。
【０００７】
実施形態の不揮発性記憶装置の製造方法は、書き替え可能な複数の不揮発性メモリセルと、前記複数のメモリセルのそれぞれに電気的に接続可能な配線層と、を備えた不揮発性半導体記憶装置の製造方法である。その製造方法は、絶縁層に設けられたトレンチ内に減圧雰囲気下で第１導電層を形成する工程と、前記第１導電層を形成した後、前記第１導電層の上部にエッチバックを施して前記第１導電層の上部を除去する工程と、前記第１導電層の上に第２導電層を形成し、前記第１導電層の上に第２導電層が設けられた前記配線層を前記トレンチ内に形成する工程と、を備える。前記配線層が充填されていない前記トレンチに対する前記第１導電層の埋め込み性は、前記配線層が充填されていない前記トレンチに対する前記第２導電層の埋め込み性よりも高く、前記第２導電層の比抵抗は、前記第１導電層の比抵抗よりも低い。
【図面の簡単な説明】
【０００８】
【図１】本実施形態に係る不揮発性記憶装置の要部図であり、（ａ）は、不揮発性記憶装置の要部斜視図、（ｂ）は、不揮発性記憶装置の１つのメモリストリングあたりの等価回路図である。
【図２】配線層周辺の構造を説明するための要部断面模式図である。
【図３】本実施形態に係る不揮発性記憶装置の製造過程を説明する要部断面模式図である。
【図４】本実施形態に係る不揮発性記憶装置の製造過程を説明する要部断面模式図である。
【図５】第１の比較例に係る不揮発性記憶装置の要部図であり、（ａ）は、要部断面図、（ｂ）は、要部平面図である。
【図６】第２の比較例に係る不揮発性記憶装置の要部断面模式図である。
【図７】本実施形態に係る不揮発性記憶装置の変形例の製造過程を示す要部断面模式図である。
【発明を実施するための形態】
【０００９】
以下、図面を参照しつつ、本実施の形態について説明する。  
各図面の同一構成要素には同一の符号を付している。図には、説明の都合上、ＸＹＺ直交座標を導入する場合がある。
【００１０】
図１は、本実施形態に係る不揮発性記憶装置の要部図であり、（ａ）は、不揮発性記憶装置の要部斜視図、（ｂ）は、不揮発性記憶装置の１つのメモリストリングあたりの等価回路図である。
【００１１】
図１に示す不揮発性記憶装置１は、ＮＡＮＤ型フラッシュメモリである。  
不揮発性記憶装置１においては、電気的書き替え可能な不揮発性メモリセルが少なくとも一つ集積されている。不揮発性記憶装置１においては、半導体層１０の上に、浮遊ゲート型のメモリセル１１が設けられている。メモリセル１１は、図中のＸ方向およびＹ方向に複数配列されている。半導体層１０は、Ｘ方向に周期的に配列され、各半導体層１０の間には、素子分離膜（ＳＴＩ）１２が設けられている。半導体層１０および素子分離膜１２は、Ｙ方向に延在している。
【００１２】
Ｙ方向に配列されたそれぞれのメモリセル１１は、半導体層１０を介して直列的に接続されている。各メモリセル１１は、ＭＯＳＦＥＴ構造を有する。例えば、各メモリセル１１は、ソース・ドレイン拡散層を有し、さらに、浮遊ゲート１３と、制御電極（ゲート電極）１４と、を有する。Ｙ方向に直列に配列されたそれぞれのメモリセル１１の群をメモリストリングとする。
【００１３】
制御電極１４は、Ｘ方向に延在するワード線１５に電気的に接続されている。ワード線１５は、半導体層１０が延在する方向と略直交する方向に延在している。
【００１４】
Ｙ方向に直列的に接続されたメモリセル１１の中、図中の最も右側に位置するメモリセル１１には、半導体層１０を介してソース側の選択ゲート電極１６ｓが接続されている。また、図中の最も左側に位置するメモリセル１１には、半導体層１０を介して、ドレイン側の選択ゲート電極１６ｄが接続されている。
【００１５】
選択ゲート電極１６ｄには、コンタクトプラグ１７ｄが接続されている。コンタクトプラグ１７ｄは、配線層１８ｄに接続されている。配線層１８ｄは、コンタクトビア１９を介して、Ｙ方向に延在する配線層２０に接続されている。
【００１６】
配線層２０は、ＮＡＮＤ型フラッシュメモリのビット線である。配線層２０は、１つのメモリストリングに対し一つ配設されている。選択ゲート電極１６ｓがオン状態のときは、メモリセル１１のソース拡散層に配線層２０が電気的に接続され、選択ゲート電極１６ｓがオフ状態のときは、この接続が遮断される。すなわち、配線層２０は、メモリセル１１のソース拡散層に電気的に接続可能な配線層である。各配線層２０のあいだには、絶縁層が設けられている（図１では不図示）。
【００１７】
不揮発性記憶装置１においては、より多数のメモリセル１１を搭載するために、より微細化を図ることが求められている。例えば、Ｘ方向のメモリストリングのピッチをより微細化することにより、より多数のメモリセル１１を搭載することができる。そのためには、Ｘ方向における配線層２０をより微細化する必要がある。
【００１８】
次に、配線層２０の周辺の構造について詳細に説明する。  
図２は、配線層周辺の構造を説明するための要部断面模式図である。
【００１９】
図２には、図１のＡ−Ａ断面の一部が示されている。  
図２に示すように、配線層２０は、絶縁層２１内に設けられたトレンチ２２内に設けられている。配線層２０は、Ｘ方向に周期的に配列されている。配線層２０は、タングステン配線２４と、タングステン配線２４の上に形成された銅配線２５と、を含む積層構造をしている。本実施の形態では、トレンチ２２において下側に配置された配線を第１導電層、上側に配置された配線を第２導電層とする。それぞれの配線層２０のあいだには、絶縁層２１が介在している。
【００２０】
トレンチ２２の内壁には、バリアメタル２３が設けられている。バリアメタル２３は、タングステン配線（第１導電層）２４および銅配線（第２導電層）２５と、絶縁層２１とのあいだに介在している。トレンチ２２には、バリアメタル２３を介して、タングステン配線２４と、銅配線２５とが隙間なく埋め込まれている。銅配線２５と、バリアメタル２３およびタングステン配線２４とのあいだにはシード層２５ｓが介在している。
【００２１】
トレンチ２２上部の開口部の幅２２ｕは、トレンチ２２底部の幅２２ｂよりも広い。ここで、「幅」とは、Ｘ方向の幅である。トレンチ２２のアスペクト比を、（トレンチ深さ２２ｈ）／（上部の開口幅の幅２２ｕ）と定義すると、アスペクト比は、３以上１０以下である。幅２２ｕは、２５ｎｍ以下である。アスペクト比が３より低くなると、配線層２０自体の抵抗が低くなり、所望の素子特性が得られなくなる。また、アスペクト比が１０より高くなると、製造プロセス中に、絶縁層２１の機械的強度が保たれなくなり、不揮発性記憶装置１の製造歩留まりが低下してしまう。従って、アスペクト比は、３以上１０以下であることが望ましい。
【００２２】
配線層２０内の導電材のそれぞれのシート抵抗は、細線効果を考慮しない場合、タングステン（Ｗ）が約１０（Ω／square）であり、銅（Ｃｕ）が約６（Ω／square）である。また、配線層２０内の導電材のそれぞれの比抵抗（抵抗率）は、細線効果を考慮しない場合、タングステン（Ｗ）が３．５×１０−８（Ω・ｃｍ）であり、銅（Ｃｕ）が１．７×１０−８（Ω・ｃｍ）である。すなわち、銅（Ｃｕ）の比抵抗は、タングステン（Ｗ）の比抵抗のおよそ半分である。
【００２３】
トレンチ２２の深さについては、単層のタングステン配線２４で配線層２０を形成した場合の抵抗増加分を加味して、単層の銅配線２５を形成した場合のトレンチ深さの２倍を上限としている。また、トレンチ２２におけるタングステン配線２４の厚み２４ｈは、トレンチ２２の深さの１／３以上であり、例えば、２／３である。なお、トレンチ２２のアスペクト比は、例示した値に限られるものではない。
【００２４】
また、配線層２０がトレンチ２２内に充填されていないトレンチ２２（空状態のトレンチ２２）に対するタングステン配線（第１導電層）２４の埋め込み性は、空状態のトレンチ２２に対する銅配線（第２導電層）２５の埋め込み性よりも高い。
【００２５】
このように、不揮発性記憶装置１においては、配線層２０がトレンチ２２内に設けられている。配線層２０は、第１導電層と、第１導電層の上に設けられた第２導電層と、を有する。空状態のトレンチ２２に対する第１導電層の埋め込み性は、空状態のトレンチ２２に対する第２導電層の埋め込み性よりも高く、第２導電層の比抵抗は、第１導電層の比抵抗よりも低い。
【００２６】
絶縁層２１の材質は、例えば、酸化シリコン（ＳｉＯ２）、窒化シリコン（Ｓｉ３Ｎ４）、誘電率の低いＬｏｗ−ｋ材の少なくともいずれかである。Ｌｏｗ−ｋ材としては、炭化酸化シリコン（ＳｉＯＣ）、有機物からなるＬｏｗ−ｋ膜、ポーラスＬｏｗ−ｋ膜などが挙げられる。バリアメタル２３の材質は、例えば窒化チタン（ＴｉＮ）である。
【００２７】
次に、不揮発性記憶装置１の製造方法について説明する。  
図３および図４は、本実施形態に係る不揮発性記憶装置の製造過程を説明する要部断面模式図である。
【００２８】
まず、図３（ａ）に示すように、図示しないフォトマスク等を用いて、フォトリソグラフィおよびエッチングにより、絶縁層２１に、トレンチ２２を形成する。トレンチ２２のアスペクト比は、３以上である。
【００２９】
トレンチ２２（または、配線層２０）のＸ方向のピッチをより微細化するには、図中に示すトレンチ２２を１個おきに形成するプロセスを２回に分けて実施する、所謂ダブルパターニング法に依ってもよい。
【００３０】
次に、図３（ｂ）に示すように、バリアメタル２３をスパッタリング法により形成する。バリアメタル２３を形成する理由は、トレンチ２２内の配線層２０の密着性を高め、配線層２０と絶縁層２１との相互拡散を抑制するためである。
【００３１】
次に、図３（ｃ）に示すように、減圧雰囲気下でタングステン層２４Ｌをトレンチ２２中に形成する。例えば、化学気相成長法（Chemical Vapor Deposition,CVD）、原子層体積法（Atomic Layer Deposition,ALD）、あるいはＣＶＤ法とＡＬＤ法の組み合わせによって、タングステン層２４Ｌ（第１導電層）をトレンチ２２中に形成する。
【００３２】
タングステン層２４Ｌの形成においては、原料ガスとしてフッ化タングステン（ＷＦ６）を用い、これをシラン（ＳｉＨ４）系ガスあるいは水素で還元する方法が採択される。この方法によれば、成膜温度やガス流量比などを調整することによって、還元反応の速度を精度よく制御することができる。このため、埋め込み性に優れたタングステン層２４Ｌが形成される。
【００３３】
ここで、「埋め込み性」とは、トレンチが設けられた下地（例えば、トレンチ底面および下地表面）の上に、被膜を形成する場合、トレンチ内で被膜が途切れることなく連続的に形成できる特性をいう。被膜が途切れることなく緻密な被膜が形成されるほど、埋め込み性が高い。換言すれば、トレンチ内に形成された被膜（または、層）の容積をトレンチ容積で除算した値が大きくなるほど、「埋め込み性」は高くなる。なお、「トレンチ内に形成された被膜（層）の容積」とは、トレンチ内に埋め込まれた被膜内に、仮に空間が存在する場合、この空間を含まない被膜の容積である。本実施の形態によれば、アスペクト比が３以上であっても、タングステン層２４Ｌには、ボイド（空隙）が発生し難くなる。
【００３４】
仮に、プロセス上のばらつきによってボイドが発生したとしても、ボイドは微小である。また、ボイドは、トレンチ２２の上部に生成するに過ぎない。従って、後述するエッチバック工程によって、ボイド２６は確実に取り除かれる。
【００３５】
次に、図４（ａ）に示すように、異方性エッチングにより所定の厚み２４ｈまでタングステン層２４Ｌをエッチバックする。異方性エッチングとは、例えば、反応性イオンエッチング（Reactive Ion Etching,RIE）である。エッチバックによって、それぞれのトレンチ２２内にタングステン層が配置される。このタングステン層をタングステン配線２４とする。上述したボイド２６は、この段階で確実に消失する。
【００３６】
ここで、タングステン配線２４の厚み２４ｈは、タングステン配線２４の上側のトレンチ２２の未充填部２２ａのアスペクト比が３未満になるように調整する。
【００３７】
次に、未充填部２２ａに、銅配線２５を形成する工程を以下に説明する。  
まず、図４（ｂ）に示すように、銅（Ｃｕ）等を材料とするシード層２５ｓをスパッタリング法により、トレンチ２２内に形成する。続いて、電解めっき法により銅層２５Ｌを埋め込む。
【００３８】
一般に、スパッタリング法により形成した被膜の埋め込み性は、ＣＶＤ法やＡＬＤ法で形成した被膜の埋め込み性に比べ、劣化する。
【００３９】
本実施形態では、未充填部２２ａのアスペクト比を３未満に調整するので、シード層２５ｓの埋め込み性は良好になる。また、未充填部２２ａのアスペクト比を３未満に調整するので、シード層２５ｓを介してタングステン配線２４の上に形成する銅層２５Ｌの埋め込み性も良好になる。これにより、銅層２５Ｌは、緻密になり、ボイドが発生し難くなる。
【００４０】
このように、タングステン層２４Ｌを形成した後、タングステン層２４Ｌの上部にエッチバックを施してタングステン層２４Ｌの上部を除去する。そして、タングステン配線２４の上に銅層２５Ｌ（第２導電層）を形成する。
【００４１】
次に、図４（ｃ）に示すように、銅層２５Ｌ上部の余剰部分を除去するために化学機械研磨（Chemical Mechanical Polishing,CMP）を施す。化学機械研磨によって、絶縁層２１を露出させる。これにより、タングステン配線２４の上に銅配線２５が形成される。タングステン配線２４の厚みと銅配線２５の厚みの比率は、おおよそ２：１である。
【００４２】
以上の工程により、タングステン配線２４と、タングステン配線２４の上に形成された銅配線２５と、を含む配線層２０がトレンチ２２内に形成される。それぞれの配線層２０は、Ｘ方向において互いに隣接し、絶縁層２１によってそれぞれが絶縁されている。
【００４３】
次に、本実施形態の作用効果について、比較例と対比しながら説明する。  
図５は、第１の比較例に係る不揮発性記憶装置の要部図であり、（ａ）は、要部断面図、（ｂ）は、要部平面図である。
【００４４】
図５（ａ）に示すように、不揮発性記憶装置１００ａの配線層１２０ａは、単層である。トレンチ１２２ａのアスペクト比は３以上である。配線層１２０ａの材質は、銅（Ｃｕ）である。配線層１２０ａと絶縁層２１とのあいだには、バリアメタル２３が設けられている。配線層１２０ａには、ボイド１２６ａが生成している。
【００４５】
図５（ｂ）は、トレンチ１２２ａ内に形成した配線層１２０ａを、Ｚ方向から眺めた状態が示されている。トレンチ１２２ａ内にはＹ方向に沿って、ボイド１２６ａが断続的に存在している。
【００４６】
ボイド１２６ａの発生要因は、銅層の埋め込み不良によるものである。銅層は、不揮発性記憶装置１と同様に電解めっき法により形成される。トレンチ１２２ａのアスペクト比が３以上であると、電解めっき法により形成する銅層にボイドが発生し易くなる。
【００４７】
このようなボイド１２６ａにより、配線層１２０ａの抵抗、すなわちビット線の抵抗が増加してしまう。ビット線の抵抗が増加すると、不揮発性記憶装置の動作速度が低下し、所望の素子特性が得られなくなる。
【００４８】
これに対し、本実施形態に係る不揮発性記憶装置１においては、配線層２０にボイドが発生し難い。その理由は、アスペクト比の高いトレンチ２２内に、まずは、空状態のトレンチ２２に対する埋め込み性に優れたタングステン配線２４を形成する。次いで、タングステン配線２４の上に、タングステン（Ｗ）よりも比抵抗が低い銅（Ｃｕ）を導電材とする銅層２５Ｌを形成するからである。
【００４９】
すなわち、銅層２５Ｌを形成する前に、銅層２５Ｌの下地としてタングステン配線２４が予め形成されている。そのため、銅層２５Ｌを形成する際のトレンチ２２の実質的なアスペクト比は、未充填部２２ａのアスペクト比になる。従って、銅層２５Ｌを埋め込む際のトレンチのアスペクト比は、比較例に係るアスペクト比に比べ充分に低くなる。従って、ボイドの発生が抑制された銅配線２５が形成される。
【００５０】
また、本実施形態に係る不揮発性記憶装置１においては、配線層２０の抵抗をなるべく低減させるため、配線層２０の厚みを、比較例の配線層１２０ａの厚みよりも厚くすることもできる。配線層の厚みを上昇させると、必然的にトレンチ２２のアスペクト比は上昇する。しかし、本実施形態では、配線層２０の一部を埋め込み性のよいタングステン配線とし、残りの部分を低抵抗な銅配線としている。これにより、ボイド発生が抑制され、かつ低抵抗な配線層２０が実現する。
【００５１】
また、タングステン（Ｗ）は、銅（Ｃｕ）と比較して、細線効果による抵抗増加が少ない材料である。そのため、微細化が進むほど、タングステン（Ｗ）と銅（Ｃｕ）との抵抗率の差は縮まる。すなわち、配線層２０の構造は、配線層１２０ａの構造に比べ、微細化に優れている。
【００５２】
これにより、不揮発性記憶装置１では、微細化が進行しても、動作速度の低下が抑制され、所望の素子特性を得ることができる。
【００５３】
図６は、第２の比較例に係る不揮発性記憶装置の要部断面模式図である。  
図６に示すように、第２の比較例に係る不揮発性記憶装置１００ｂにおいては、配線層１２０ｂは、単層である。配線層１２０ｂの材質は、タングステン（Ｗ）である。配線層１２０ｂには、ボイド１２６ｂが存在している。トレンチ１２２ｂのアスペクト比は、１０以上である。
【００５４】
不揮発性記憶装置１００ｂにおいては、配線層１２０ｂの材質として、埋め込み性のよいタングステン（Ｗ）を用いている。従って、トレンチ１２２ｂのアスペクト比が１０以上であっても、銅（Ｃｕ）に比べ、ボイド１２６ｂの発生が抑制される。図中には、ボイド１２６ａに比べ、微小なボイド１２６ｂが表示されている。
【００５５】
ただし、タングステン（Ｗ）の比抵抗は、銅（Ｃｕ）の比抵抗に比べて高い。このため、配線層１２０ｂの低抵抗化を図るために、トレンチ１２２ｂのアスペクト比を１０以上にする必要がある。
【００５６】
しかし、トレンチ１２２ｂのアスペクト比が高くなるほど、絶縁層２１の機械的強度が低下する。例えば、アスペクト比が１０以上になると、ラインアンドスペースパターンの絶縁層２１を形成する際に、例えば、洗浄工程において絶縁層２１のパターン倒れが発生する可能性がある。製造プロセス中に、絶縁層２１のパターン倒れが発生すると、隣接する配線層１２０ｂどうしが短絡してしまう。さらに、トレンチ１２２ｂのアスペクト比が高くなるほど、ボイド１２６ｂが発生し易くなる。その結果、不揮発性記憶装置１００ｂにおいては、動作不良が生じる可能性がある。
【００５７】
これに対し、本実施形態に係る不揮発性記憶装置１においては、タングステン層２４Ｌの上部をエッチバックして、タングステン配線２４を形成する。タングステン配線２４には、ボイドが残存し難い。さらに、タングステン配線２４の上に、銅配線２５を形成する。従って、アスペクト比が３以上１０以下の範囲において、充分に低抵抗な配線層２０が得られる。また、アスペクト比が１０以下に抑えることにより、製造プロセス中に、上述したパターン倒れが起き難くなる。これにより、不揮発性記憶装置１の製造歩留まりは向上する。
【００５８】
このように、本実施形態に係る不揮発性記憶装置１の構造および製造方法では、微細化が進行しても、ビット線内のボイド発生を抑制することができる。このため、ビット線の抵抗増加を抑制でき、動作速度の低減を抑制することができる。
【００５９】
また、ビット線を２種類の導電材料で形成しているため、１種類の導電材料で形成する場合と比較して、信頼性を高めることができる。例えば、エレクトロマイグレーション、ストレスマイグレーション等によって意図しない欠陥がいずれかの導電材料に発生する場合がある。しかし、一方の導電材料が断線しても、他方の導電材料は、種類の異なる材料のために断線しない場合がある。その結果、配線層２０の信頼性はより向上する。
【００６０】
次に、本実施形態の製造方法の変形例について説明する。  
図７は、本実施形態に係る不揮発性記憶装置の変形例の製造過程を示す要部断面模式図である。
【００６１】
絶縁層２１に、トレンチ２２を形成し、トレンチ２２にバリアメタル２３を介してタングステン層２４Ｌを埋め込む工程までは、第１実施例と同じである。この次の工程から説明する。
【００６２】
図７（ａ）に示すように、タングステン層２４Ｌの埋め込み後、化学的研磨法（Chemical Mechanical Polishing,CMP）によりタングステン層２４Ｌの表面を平坦化する。これにより、それぞれのタングステン層２４Ｌの表面および絶縁層２１の表面が平坦になる。
【００６３】
続いて、図７（ｂ）に示すように、異方性エッチングによるエッチバックを行う。異方性エッチングとは、例えば、反応性イオンエッチングである。これにより、タングステン層２４Ｌがエッチバックされて、トレンチ２２内に、タングステン配線２４が形成される。
【００６４】
タングステン配線２４の厚み２４ｈは、トレンチ２２の未充填部２２ａのアスペクト比が３未満になるように調整する。本実施形態では、タングステン層２４Ｌの上部にエッチバックを施す前に、タングステン層２４Ｌの表面に化学的研磨処理を施すので、上面２４ａは、平坦化された形状を維持してエッチバックされる。従って、それぞれのタングステン配線２４の厚み２４ｈは、略均一になる。また、それぞれのタングステン配線２４の上面２４ａは、より平坦になる。
【００６５】
続いて、図７（ｃ）に示すように、未充填部２２ａ内に、スパッタリングによってシード層２５ｓを形成する。タングステン配線２４の上面２４ａは、平坦化されたため、シード層２５ｓとタングステン配線２４との界面２７は、平坦になる。
【００６６】
その後、電解めっき法により、銅層２５Ｌを形成する。埋め込み方法の詳細ならびにその後の製造工程は、図４に示した第１実施例と同様であるので、説明は省略する。さらに、余剰の銅層２５Ｌ部分を化学的研磨法によって除去することにより、図２で例示した構造を得る。
【００６７】
このような製造方法によれば、タングステン配線２４と銅配線２５との界面２７がより平坦になる。そのため、タングステン配線２４と銅配線２５との界面による電子散乱が抑制され、より低抵抗な配線層２０が実現する。
【００６８】
本実施形態では、第１導電層をタングステン（Ｗ）、第２導電層を銅（Ｃｕ）として説明した。しかし、本実施形態は、これに限るものではない。第２導電層の材料は、第１導電層の材料よりも比抵抗が低い材料であり、第１導電層は、第２導電層よりも埋め込み性能が良い材料であればよい。
【００６９】
例えば、第１導電層については、タングステン（Ｗ）のほか、アルミニウム（Ａｌ）、等を用いてもよい。第１導電層としてのアルミニウム層は、ＣＶＤで形成する。
【００７０】
第２導電層については、Ｃｕ（銅）のほか、金（Ａｕ）、銀（Ａｇ）等を用いてもよい。例えば、Ｃｕ（銅）の比抵抗は、１．７×１０−８（Ω・ｃｍ）、金（Ａｕ）の比抵抗は、２．２×１０−８（Ω・ｃｍ）、銀（Ａｇ）の比抵抗は、１．６×１０−８（Ω・ｃｍ）である。金（Ａｕ）、銀（Ａｇ）については、Ｃｕ（銅）と同様に低抵抗材である。
【００７１】
また、本実施の形態では、浮遊ゲート型のＮＡＮＤ型フラッシュメモリの最下層のビット線について説明したが、本実施形態はこれに限らず、積層構造のビット線にも本実施形態の技術を転用することができる。また、ビット線以外の配線にも本実施形態の技術を転用することができる。
【００７２】
また、他の種類の不揮発性記憶装置の配線層にも本実施形態の技術を転用することができる。他の種類の不揮発性記憶装置とは、例えば、強誘電体型の不揮発性記憶装置（ＦｅＲＡＭ）、抵抗変化型の不揮発性記憶装置（ＲｅＲＡＭ）、相変化型の不揮発性記憶装置（ＰＲＡＭ）、磁気抵抗型の不揮発性記憶装置（ＭＲＡＭ）等が相当する。
【００７３】
以上、具体例を参照しつつ本実施の形態について説明した。しかし、本実施の形態はこれらの具体例に限定されるものではない。すなわち、これら具体例に、当業者が適宜設計変更を加えたものも、本実施の形態の特徴を備えている限り、本実施の形態の範囲に包含される。さらに、前述した各具体例が備える各要素およびその配置、材料、条件、形状、サイズなどは、例示したものに限定されるわけではなく適宜変更することもできる。
【００７４】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００７５】
１ 不揮発性記憶装置
１０ 半導体層
１１ メモリセル
１２ 素子分離膜
１３ 浮遊ゲート
１４ 制御電極
１５ ワード線
１６ｄ、１６ｓ 選択ゲート電極
１７ｄ、１７ｓ コンタクトプラグ
１８ｄ、１８ｓ 配線層
１９ コンタクトビア
２０ 配線層
２１ 絶縁層
２２ トレンチ
２２ａ 未充填部
２２ｂ 幅
２２ｈ トレンチ深さ
２２ｕ 幅
２３ バリアメタル
２４ タングステン配線（第１導電層）
２４ａ 上面
２４Ｌ タングステン層
２４ｈ 厚み
２５ 銅配線
２５Ｌ 銅層（第２導電層）
２５ｓ シード層
２６ ボイド
２７ 界面
１００ａ、１００ｂ 不揮発性記憶装置
１２０ａ、１２０ｂ 配線層
１２２ａ、１２２ｂ トレンチ
１２６ａ、１２６ｂ ボイド
【図１】
2012069659.tif 000003
【図２】
2012069659.tif 000004
【図３】
2012069659.tif 000005
【図４】
2012069659.tif 000006
【図５】
2012069659.tif 000007
【図６】
2012069659.tif 000008
【図７】
2012069659.tif 000009