(57)【要約】【課題】データ転送レートの高速化に対応しつつ、中間レベル入力に重畳されたコモンノイズ成分を除きつつＤＵＴＹを確保するインターフェース回路を提供する。【解決手段】インターフェース回路は、第１の抵抗群Ｒ１〜Ｒ３と、第２の抵抗群Ｒ１〜Ｒ３と、第１の比較回路１とを具備している。第１の抵抗群Ｒ１〜Ｒ３は、電源と接地との間に接続された複数の抵抗を備え、当該複数の抵抗の途中Ｎ１１に入力信号ＤＱＳを供給される。第２の抵抗群Ｒ１〜Ｒ３は、電源と接地との間に接続された複数の抵抗を備え、当該複数の抵抗の途中Ｎ２１に反転入力信号ＤＱＳＢを供給される。第１の比較回路１は、第１の抵抗群Ｒ１〜Ｒ３の複数の抵抗の途中Ｎ１２に一方の入力を接続され、第２の抵抗群Ｒ１〜Ｒ３の複数の抵抗の途中Ｎ２２に他方の入力を接続されている。【選択図】図４
2012205041.tif 000002
【特許請求の範囲】
【請求項１】
電源と接地との間に接続された複数の抵抗を備え、当該複数の抵抗の途中に入力信号を供給される第１の抵抗群）と、
電源と接地との間に接続された複数の抵抗を備え、当該複数の抵抗の途中に前記入力信号を反転した反転入力信号を供給される第２の抵抗群と、
前記第１の抵抗群の前記複数の抵抗の途中に一方の入力を接続され、前記第２の抵抗群の前記複数の抵抗の途中に他方の入力を接続された第１の比較回路と
を具備する
インターフェース回路。
【請求項２】
請求項１に記載のインターフェース回路において、
前記第１の抵抗群は、
前記複数の抵抗として、電源から接地までの間に直列に接続された第１抵抗と第２抵抗と第３抵抗とを含み、
前記入力信号の信号線は、前記第１抵抗と前記第２抵抗との間に接続され、
前記第１の比較回路の前記一方の入力は、前記第２抵抗と前記第３抵抗との間に接続され、
前記第２の抵抗群は、
前記複数の抵抗として、接地から電源までの間に直列に接続された第４抵抗と第５抵抗と第６抵抗とを含み、
前記反転入力信号の信号線は、前記第４抵抗と前記第５抵抗との間に接続され、
前記第１の比較回路の前記他方の入力は、前記第５抵抗と前記第６抵抗との間に接続されている
インターフェース回路。
【請求項３】
請求項１に記載のインターフェース回路において、
前記第１の抵抗群は、
前記複数の抵抗として、電源から接地までの間に直列に接続された第１抵抗と第２抵抗と第３抵抗とを含み、
前記入力信号の信号線は、前記第２抵抗と前記第３抵抗との間に接続され、
前記第１の比較回路の前記一方の入力は、前記第２抵抗と前記第３抵抗との間に接続され、
前記第２の抵抗群は、
前記複数の抵抗として、接地から電源までの間に直列に接続された第４抵抗と第５抵抗と第６抵抗とを含み、
前記反転入力信号の信号線は、前記第５抵抗と前記第６抵抗との間に接続され、
前記第１の比較回路の前記他方の入力は、前記第５抵抗と前記第６抵抗との間に接続されている
インターフェース回路。
【請求項４】
請求項１に記載のインターフェース回路において、
電源と接地との間に接続された複数の抵抗を備え、当該複数の抵抗の途中に前記反転入力信号を供給される第３の抵抗群と、
電源と接地との間に接続された複数の抵抗を備え、当該複数の抵抗の途中に前記入力信号を供給される第４の抵抗群と、
前記第３の抵抗群の前記複数の抵抗の途中に一方の入力を接続され、前記第６の抵抗群の前記複数の抵抗の途中に他方の入力を接続された第２の比較回路と、
前記第１の比較回路の出力をセット入力に接続され、前記第２の比較回路の出力をリセット入力に接続されたセットリセットフリップフロップと
を更に具備する
インターフェース回路。
【請求項５】
請求項４に記載のインターフェース回路において、
前記第３の抵抗群は、
前記複数の抵抗として、電源から接地までの間に直列に接続された第７抵抗と第８抵抗と第９抵抗とを含み、
前記反転入力信号の信号線は、前記第７抵抗と前記第８抵抗との間に接続され、
前記第２の比較回路の前記一方の入力は、前記第８抵抗と前記第９抵抗との間に接続され、
前記第４の抵抗群は、
前記複数の抵抗として、接地から電源までの間に直列に接続された第１０抵抗と第１１抵抗と第１２抵抗とを含み、
前記入力信号の信号線は、前記第１０抵抗と前記第１１抵抗との間に接続され、
前記第２の比較回路の前記他方の入力は、前記第１１抵抗と前記第１２抵抗との間に接続され、
前記入力信号及び前記反転入力信号の信号線は、それぞれ前記第１の抵抗群と前記第４の抵抗群、及び、前記第２の抵抗群と前記第３の抵抗群に、抵抗を介して接続されている
インターフェース回路。
【請求項６】
請求項４に記載のインターフェース回路において、
前記第１の抵抗群と前記第４の抵抗群とは一体の第５抵抗群であり、
前記第２の抵抗群と前記第３の抵抗群とは一体の第６抵抗群であり、
前記第５の抵抗群は、
前記複数の抵抗として、電源から接地までの間に直列に接続された第１３抵抗と第１４抵抗と第１５抵抗と第１６抵抗とを含み、
前記入力信号の信号線は、前記第１４抵抗と前記第１５抵抗との間に接続され、
前記第１の比較回路の前記一方の入力は、前記第１５抵抗と前記第１６抵抗との間に接続され、
前記第２の比較回路の前記他方の入力は、前記第１３抵抗と前記第１４抵抗との間に接続され、
前記第６の抵抗群は、
前記複数の抵抗として、接地から電源までの間に直列に接続された第１７抵抗と第１８抵抗と第１９抵抗と第２０抵抗とを含み、
前記反転入力信号の信号線は、前記第１８抵抗と前記第１９抵抗との間に接続され、
前記第２の比較回路の前記一方の入力は、前記第１７抵抗と前記第１８抵抗との間に接続され、
前記第１の比較回路の前記他方の入力は、前記第１９抵抗と前記第２０抵抗との間に接続されている
インターフェース回路。
【請求項７】
請求項６に記載のインターフェース回路において、
前記第５の抵抗群及び前記第６の抵抗群は、前記入力信号及び前記反転入力信号の信号線に予め設けられた終端抵抗である
インターフェース回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、インターフェース回路に関し、特に半導体集積回路に用いるインターフェース回路に関する。
【背景技術】
【０００２】
ＤＤＲ（Ｄｏｕｂｌｅ−Ｄａｔａ−Ｒａｔｅ）メモリ他の半導体集積回路に用いるインターフェース回路が知られている。例えば、特開２００７−２５１６０９号公報（特許文献１）にインターフェース回路およびその制御方法が開示されている。図１は、特許文献１のインターフェース回路の構成を示す回路図である。インターフェース回路１０２は、ストローブ信号ＤＱＳを入力とし、ストローブ信号ＤＱＳが中間電位ＶＭもしくはローレベルの際には、内部ストローブ信号ＩＤＱＳにローレベルを出力し、ストローブ信号ＤＱＳがハイレベルの際には、内部ストローブ信号ＩＤＱＳにハイレベルを出力する回路である。インターフェース回路１０２は、第１比較器１２０と、第２比較器１２１と、３入力アンドゲート１２２とを備えている。第１比較器１２０では、非反転端子（＋）にストローブ信号ＤＱＳが、反転端子（−）に高電位側閾値電位ＶＲＥＦＨが入力される。第２比較器１２１では、反転端子（−）にストローブ信号ＤＱＳとは相補なレベルの信号である反転ストローブ信号ＸＤＱＳが、非反転端子（＋）に低電位側閾値電位ＶＲＥＦＬが入力される。３入力アンドゲート１２２では、第１の入力端子に外部から供給される判別制御信号ＯＤＴが、第２の入力端子に第１比較器１２０の出力Ａが、第３の入力端子に第２比較器１２１の出力Ｂがそれぞれ入力される。
【０００３】
ここで、低電位側閾値電位ＶＲＥＦＬは、中間電位ＶＭよりも低電位の電位に設定されている。低電位側閾値電位ＶＲＥＦＬを生成する閾値電位生成回路は、例えば、抵抗分圧回路で構成することができる。このとき、ストローブ信号ＤＱＳを伝達する信号線に接続される終端抵抗の按分比よりも、按分電位が低電位となるように抵抗の按分比を設定することにより、確実に中間電位ＶＭよりも低電位の低電位側閾値電位ＶＲＥＦＬを得ることができる。また、閾値電位生成回路は、抵抗分圧回路以外に容量分圧回路であってもよい。また、低電位側閾値電位ＶＲＥＦＬは、ローレベル電位ＶＬと中間電位ＶＭとの中間電位であるとよい。ローレベル電位ＶＬと低電位側閾値電位ＶＲＥＦＬとのマージン、および、中間電位ＶＭと低電位側閾値電位ＶＲＥＦＬとのマージンが同一になり、ストローブ信号ＤＱＳが、低電位側閾値電位ＶＲＥＦＬよりもローレベル電位ＶＬ側であるか、中間電位ＶＭ側であるかを精度よく判定できるためである。
【０００４】
同様に、高電位側閾値電位ＶＲＥＦＨは、中間電位ＶＭよりも高電位の電位に設定されている。高電位側閾値電位ＶＲＥＦＨを生成する閾値電位生成回路は、例えば、抵抗分圧回路で構成することができる。このとき、ストローブ信号ＤＱＳを伝達する信号線に接続される終端抵抗の按分比よりも、按分電位が高電位となるように抵抗の按分比を設定することにより、確実に中間電位ＶＭよりも高電位の高電位側閾値電位ＶＲＥＦＨを得ることができる。また、閾値電位生成回路は、抵抗分圧回路以外に容量分圧回路であってもよい。また、高電位側閾値電位ＶＲＥＦＨは、ハイレベル電位ＶＨと中間電位ＶＭとの中間電位であるとよい。ハイレベル電位ＶＨと高電位側閾値電位ＶＲＥＦＨとのマージン、および、中間電位ＶＭと高電位側閾値電位ＶＲＥＦＨとのマージンが同一になり、ストローブ信号ＤＱＳが、高電位側閾値電位ＶＲＥＦＨよりもハイレベル電位ＶＨ側であるか、中間電位ＶＭ側であるかを精度よく判定できるためである。
【０００５】
次いで、図１のインターフェース回路の動作について説明する。図２は、図１のインターフェース回路の動作を示すタイミングチャートである。ただし、（ａ）はストローブ信号ＤＱＳの電位を、（ｂ）は反転ストローブ信号ＸＤＱＳの電位を、（ｃ）は出力Ａの電位を、（ｄ）は出力Ｂの電位を、（ｅ）は内部ストローブ信号ＩＤＱＳの電位をそれぞれ示している。第１比較器１２０では、ストローブ信号ＤＱＳが高電位側閾値電位ＶＲＥＦＨと比較され、ストローブ信号ＤＱＳが高電位側閾値電位ＶＲＥＦＨよりも高電位の場合に出力Ａにハイレベルが出力される。第２比較器１２１では、反転ストローブ信号ＸＤＱＳが低電位側閾値電位ＶＲＥＦＬと比較され、反転ストローブ信号ＸＤＱＳが低電位側閾値電位ＶＲＥＦＬよりも低電位の場合に出力Ｂにハイレベルが出力される。従って、初期段階（図の左側）において、ストローブ信号ＤＱＳ（ａ）が中間電位ＶＭおよびローレベル電位ＶＬにある場合には、出力Ａ（ｃ）にはローレベルが出力され、反転ストローブ信号ＸＤＱＳ（ｂ）が中間電位ＶＭおよびハイレベル電位ＶＨにある場合には、出力Ｂ（ｄ）にはローレベルが出力される。その結果、内部ストローブ信号ＩＤＱＳ（ｅ）はローレベルとなる。
【０００６】
（１１）において、ストローブ信号ＤＱＳ（ａ）が高電位側閾値電位ＶＲＥＦＨを上回ると、出力Ａ（ｃ）はハイレベルに遷移し、反転ストローブ信号ＸＤＱＳ（ｂ）が低電位側閾値電位ＶＲＥＦＬを下回ると、出力Ｂ（ｄ）もハイレベルに遷移する。これにより、３入力アンドゲート１２２の判別制御信号ＯＤＴ（図示されず）がハイレベルの場合において、内部ストローブ信号ＩＤＱＳ（ｅ）にはハイレベルが出力されることとなる。一方、（１２）において、ストローブ信号ＤＱＳ（ａ）が高電位側閾値電位ＶＲＥＦＨを下回ると、出力Ａ（ｃ）はローレベルに遷移し、反転ストローブ信号ＸＤＱＳ（ｂ）が低電位側閾値電位ＶＲＥＦＬを上回ると、出力Ｂ（ｄ）もローレベルに遷移する。これにより、３入力アンドゲート１２２の判別制御信号ＯＤＴがハイレベルの場合において、内部ストローブ信号ＩＤＱＳ（ｅ）はローレベルに遷移することとなる。
【０００７】
次に、ストローブ信号ＤＱＳおよび反転ストローブ信号ＸＤＱＳを駆動する出力端子がハイインピーダンスとなり、かつ、ストローブ信号ＤＱＳおよび反転ストローブ信号ＸＤＱＳを伝達する信号線にコモンノイズが重畳される場合について説明する。
【０００８】
（１３）において、コモンノイズにより、ストローブ信号ＤＱＳ（ａ）および反転ストローブ信号ＸＤＱＳ（ｂ）を伝達する信号線の電位がいずれも高電位側閾値電位ＶＲＥＦＨを上回る状態となる場合には、出力Ａ（ｃ）はハイレベルに遷移するが、出力Ｂ（ｄ）はローレベルを維持する。このため、３入力アンドゲート１２２の出力である内部ストローブ信号ＩＤＱＳはローレベルを維持する。また、（１４）において、コモンノイズにより、ストローブ信号ＤＱＳ（ａ）および反転ストローブ信号ＸＤＱＳ（ｂ）を伝達する信号線の電位が低電位側閾値電位ＶＲＥＦＬを下回る状態となる場合には、出力Ｂ（ｄ）はハイレベルに遷移するが、出力Ａ（ｃ）はローレベルを維持する。このため、３入力アンドゲート１２２の出力である内部ストローブ信号ＩＤＱＳはローレベルを維持する。
【０００９】
このように、特許文献１の技術は、受信した差動信号を分けて、それぞれに異なった基準電圧と比較することの特徴を有している。そして、データストローブ信号ＤＱＳを伝達する信号線の中間レベルを検知し、その検知結果に応じて、信号線の信号の伝播を遮断するという動作をする。
【００１０】
関連する技術として、特開平４−８１１１９号公報にＩＩＬインターフェース回路の技術が開示されている。このＩＩＬインターフェース回路は、電源と接地間に第１及び第２、第３の抵抗を直列に接続し、前記第１の抵抗と前記第２の抵抗の中点は、第１のトランジスタのベースに接続し、前記第２の抵抗と前記第３の抵抗の中点は、ＩＩＬの出力である第２のトランジスタのコレクタに直接接続し、このとき片方が接地されている前記第３の抵抗の両端に発生する電圧は前記ＩＩＬの出力である第２のトランジスタがオフ状態である時、前記ＩＩＬの出力である第２のトランジスタのコレクタとエミッタ間の耐圧以上になるように設定し、一方前記電源と前記接地間に第４及び第５、第６の抵抗を直列に接続し、前記第４の抵抗と前記第５の抵抗の中点は第３のトランジスタのベースに接続し、前記第５の抵抗と前記第６の抵抗の中点は、ＩＩＬの出力である第４のトランジスタのコレクタに直接接続し、このとき片方が接地されている前記第６の抵抗の両端に発生する電圧は前記ＩＩＬの出力である第４のトランジスタがオフ状態である時、前記ＩＩＬの出力である第４のトランジスタのコレクタとエミッタ間の耐圧以下になるように設定し、前記第１のトランジスタのエミッタと前記第３のトランジスタのエミッタを接続し、更に前記電源又は前記接地間に電流源に接続し、前記第１のトランジスタのコレクタ及び前記第３のトランジスタのコレクタをそれぞれ出力とする。
【００１１】
関連する技術として、特開昭６１−２６６９６２号公報にコンパレータが開示されている。このコンパレータは、電圧Ｖ１及び電圧Ｖ２の差電圧を基準電圧Ｖ３と比較する。このコンパレータにおいて、電圧Ｖ１を抵抗Ｒ１及びＲ２で分圧し、該分圧電圧を比較器の一方の入力端子に与え、電圧Ｖ２及び基準電圧Ｖ３間に抵抗Ｒ３及びＲ４を直列接続し、抵抗Ｒ３及びＲ４による分圧電圧を比較器の他方の入力端子に与え、抵抗Ｒ１、Ｒ２、Ｒ３、Ｒ４の値をＲ１×Ｒ４＝Ｒ２×Ｒ３となるように設定したことを特徴とする。
【先行技術文献】
【特許文献】
【００１２】
【特許文献１】特開２００７−２５１６０９号公報
【特許文献２】特開平０４−０８１１１９号公報
【特許文献３】特開昭６１−２６６９６２号公報
【発明の概要】
【発明が解決しようとする課題】
【００１３】
上述のように、ＤＤＲメモリ他の半導体集積回路の高速伝送においては差動出力によるストローブ信号が使用され、終端抵抗を用いて伝送インピーダンス整合を行うことで、データ転送レートの高速化を進められている。データ転送レートの高速化に伴い内部回路での時間余裕が縮小されており、ストローブ信号の立ち上がりと立ち下りのそれぞれにて入力データ取り込む必要があり、データストローブ信号のＤＵＴＹ劣化抑制の必要性が高まってきている。しかし、本発明の発明者は、上記特許文献１の技術に対して、以下の問題があることを発見した。
【００１４】
上記特許文献１の技術において、ストローブ信号ＤＱＳおよび反転ストローブ信号ＸＤＱＳを駆動する出力端子がハイインピーダンスとなり、かつ、ストローブ信号ＤＱＳおよび反転ストローブ信号ＸＤＱＳを伝達する信号線にコモンノイズが重畳される場合について考察する。図３は、その場合の状態を示すタイミングチャートである。ただし、（ａ）はストローブ信号ＤＱＳの電位を、（ｂ）は反転ストローブ信号ＸＤＱＳの電位を、（ｃ）は内部ストローブ信号ＩＤＱＳの電位をそれぞれ示している。
【００１５】
ここで、例えば、図２の（１１）の高電位側閾値電位ＶＲＥＦＨ近辺での動作状態において、図３に示すように、ストローブ信号ＤＱＳ（ａ）および反転ストローブ信号ＸＤＱＳ（ｂ）を伝達する信号線の電位にコモンノイズが重畳した場合、出力Ａ（図示されず）はハイレベルを維持し、出力Ｂ（図示されず）はローレベルを維持する。このため、内部ストローブ信号ＩＤＱＳ（ｃ）は、コモンノイズが重畳した期間Δｔの間、ローレベルとなる。すなわち、本来は内部ストローブ信号ＩＤＱＳ（ｃ）がハイレベルとなるべき期間ににもかかわらず、内部ストローブ信号ＩＤＱＳ（ｃ）がローレベルとなり、その期間を期間Δｔだけ削られることで必要なＤＵＴＹが得られないという問題がある。このように、上記特許文献１の技術には、ＤＵＴＹの一部が削られる問題があり、高速化に逆行する。このため、データ転送レートの高速化対応しつつ、中間レベル入力に重畳されたコモンノイズ成分を除きつつＤＵＴＹを確保する機能の実現が求められている。
【課題を解決するための手段】
【００１６】
以下に、発明を実施するための形態で使用される番号・符号を用いて、課題を解決するための手段を説明する。これらの番号・符号は、特許請求の範囲の記載と発明を実施するための形態との対応関係を明らかにするために括弧付きで付加されたものである。ただし、それらの番号・符号を、特許請求の範囲に記載されている発明の技術的範囲の解釈に用いてはならない。
【００１７】
従って、上記課題を解決するために、本発明のインターフェース回路は、第１の抵抗群（Ｒ１〜Ｒ３）と、第２の抵抗群（Ｒ１〜Ｒ３）と、第１の比較回路（１）とを具備している。第１の抵抗群（Ｒ１〜Ｒ３）は、電源と接地との間に接続された複数の抵抗を備え、当該複数の抵抗の途中（Ｎ１１）に入力信号（ＤＱＳ）を供給される。第２の抵抗群（Ｒ１〜Ｒ３）は、電源と接地との間に接続された複数の抵抗を備え、当該複数の抵抗の途中（Ｎ２１）に入力信号を反転した反転入力信号（ＤＱＳＢ）を供給される。第１の比較回路（１）は、第１の抵抗群（Ｒ１〜Ｒ３）の複数の抵抗の途中（Ｎ１２）に一方の入力を接続され、第２の抵抗群（Ｒ１〜Ｒ３）の複数の抵抗の途中（Ｎ２２）に他方の入力を接続されている。
【００１８】
本発明では、入力信号（ＤＱＳ）と反転入力信号（ＤＱＳＢ）とを入力とする比較回路（１）と、入力信号（ＤＱＳ）のコモンレベルを下げる（又は上げる）第１の抵抗群（テブナン抵抗）と、反転入力信号（ＤＱＳＢ）のコモンレベルを上げる（又は下げる）第２の抵抗群（テブナン抵抗）とを有することで、差動動作が可能となる。それにより、データ転送レートの高速化対応しつつ、中間レベル入力に重畳されたコモンノイズ成分を除きつつＤＵＴＹを確保することができる。
【発明の効果】
【００１９】
本発明により、データ転送レートの高速化に対応しつつ、中間レベル入力に重畳されたコモンノイズ成分を除きつつＤＵＴＹを確保するインターフェース回路を提供することができる。
【図面の簡単な説明】
【００２０】
【図１】図１は特許文献１のインターフェース回路の構成を示す回路図である。
【図２】図２は図１のインターフェース回路の動作を示すタイミングチャートである。
【図３】図３は図１のインターフェース回路の問題点を示すタイミングチャートである。
【図４】図４は本発明の第１の実施の形態に係るデータストローブ受信回路の構成を示す回路図である。
【図５】図５は本発明の第１の実施の形態に係るデータストローブ受信回路の動作を示すフローチャートである。
【図６】図６は本発明の第２の実施の形態に係るデータストローブ受信回路の構成を示す回路図である。
【図７】図７は本発明の第２の実施の形態に係るデータストローブ受信回路の動作を示すフローチャートである。
【図８】図８は本発明の第３の実施の形態に係るデータストローブ受信回路の構成を示す回路図である。
【図９】図９は本発明の第３の実施の形態に係るデータストローブ受信回路の動作を示すフローチャートである。
【図１０】図１０は本発明の第４の実施の形態に係るデータストローブ受信回路の構成を示す回路図である。
【図１１】図１１は本発明の第５の実施の形態に係るデータストローブ受信回路の構成を示す回路図である。
【発明を実施するための形態】
【００２１】
以下、本発明のインターフェース回路の実施の形態に関して、添付図面を参照して説明する。
【００２２】
（第１の実施の形態）
本発明の第１の実施の形態に係るインターフェース回路としてのデータストローブ受信回路の構成について説明する。図４は、本発明の第１の実施の形態に係るデータストローブ受信回路の構成を示す回路図である。データストローブ受信回路１０は、コンパレータ１と、データストローブ信号ＤＱＳ用の終端抵抗Ｒ１〜Ｒ３と、反転データストローブ信号ＤＱＳＢ用の終端抵抗Ｒ１〜Ｒ３とを具備している。終端抵抗Ｒ１〜Ｒ３は一つの抵抗群（又はテブナン抵抗）と見ることもできる。
【００２３】
データストローブ信号ＤＱＳ側について、終端抵抗Ｒ１は一方を電源電位ＶＤＤに接続し、他方をノードＮ１１に接続されている。ノードＮ１１は、入力信号のデータストローブ信号ＤＱＳの信号線に接続されている。また、終端抵抗Ｒ２は一方をノードＮ１１に、他方をノードＮ１２に接続されている。ノードＮ１２は、コンパレータ１の非反転入力端子（＋）に接続されている。ノードＮ１２の非反転入力端子（＋）への出力は信号ＤＱＳｄである。コンパレータ１の出力が内部ストローブ信号ＩＤＱＳとなる。また、終端抵抗Ｒ３は一方をノードＮ１２に、他方を接地電位ＧＮＤに接続されている。
【００２４】
反転データストローブ信号ＤＱＳＢ側について、終端抵抗Ｒ１は一方を接地電位ＧＮＤに接続し、他方をノードＮ２１に接続されている。ノードＮ２１は、入力信号の反転データストローブ信号ＤＱＳＢの信号線に接続されている。また、終端抵抗Ｒ２は一方をノードＮ２１に、他方をノードＮ２２に接続されている。ノードＮ２２は、コンパレータ１の反転入力端子（−）に接続されている。ノードＮ２２の反転入力端子（−）への出力は信号ＤＱＳＢｕである。また、終端抵抗Ｒ３は一方をノードＮ２２に、他方を電源電位ＶＤＤに接続されている。
【００２５】
次に、本発明の第１の実施の形態に係るデータストローブ受信回路１０の動作について説明する。図５は、本発明の第１の実施の形態に係るデータストローブ受信回路の動作を示すフローチャートである。ただし、（ａ）はデータストローブ信号ＤＱＳの電位を、（ｂ）は反転データストローブ信号ＤＱＳＢの電位を、（ｃ）は信号ＤＱＳｄの電位を、（ｄ）は信号ＤＱＳＢｕの電位を、（ｅ）は内部ストローブ信号ＩＤＱＳの電位をそれぞれ示している。
【００２６】
反転データストローブ信号ＤＱＳＢはデータストローブ信号ＤＱＳを反転した信号である。すなわち、データストローブ信号ＤＱＳと反転データストローブ信号ＤＱＳＢは差動の信号であり、時刻ｔ０以前の非動作状態ではハイインピーダンスとなるため、終端抵抗を用いて中間レベルＶＭ＝ＶＤＤ／２に固定する必要がある。このため、データストローブ信号ＤＱＳと反転データストローブ信号ＤＱＳＢの信号線が接続するノードＮ１１とノードＮ２１から見て終端抵抗の合成抵抗が電源電位ＶＤＤ側と接地電位ＧＮＤ側とで等しくなる必要が有る。このため、接地電位ＧＮＤまたは電源電位ＶＤＤに接続される終端抵抗Ｒ１においては、Ｒ１＝Ｒ２＋Ｒ３とする必要がある。
【００２７】
データストローブ信号ＤＱＳと反転データストローブ信号ＤＱＳＢを終端抵抗Ｒ２と終端抵抗Ｒ３にて分圧したことで、それぞれ信号ＤＱＳｄと信号ＤＱＳＢｕを生成する。データストローブ信号ＤＱＳの電位に対して、信号ＤＱＳｄの電位は、終端抵抗Ｒ２と終端抵抗Ｒ３の分圧により電位差Ｖ２を生じる。同様に、反転データストローブ信号ＤＱＳＢの電位に対して、信号ＤＱＳＢｕの電位は、終端抵抗Ｒ２と終端抵抗Ｒ３の分圧により電位差Ｖ２を生じる。すなわち、データストローブ信号ＤＱＳと反転データストローブ信号ＤＱＳＢがハイインピーダンスの期間（時刻ｔ０以前）、コンパレータ１では減算されて電位差Ｖ２×（−２）が生じる。そのため、そのコンパレータ１の出力はＬｏｗレベルとなる。
【００２８】
その後、時刻ｔ０の動作開始からデータストローブ信号ＤＱＳ＝Ｌｏｗ（ＶＬ）、反転データストローブ信号ＤＱＳＢ＝Ｈｉｇｈ（ＶＨ）となり、動作が始まる。動作が始まると、信号ＤＱＳｄと信号ＤＱＳＢｕの減算結果はＶ２×（−２）を中心に入力信号に応じて変化し、コンパレータ１の出力が内部ストローブ信号ＩＤＱＳとして出力される。
【００２９】
すなわち、時刻ｔ０〜ｔ１において、データストローブ信号ＤＱＳ（ａ）が中間電位ＶＭから遷移して低電位ＶＬになると、信号ＤＱＳｄ（ｃ）は（ＶＭ−Ｖ２）＝ＶＤから（ＶＬ−Ｖ２１）に遷移する。また、反転ストローブ信号ＤＱＳＢ（ｂ）が中間電位ＶＭから遷移して高電位ＶＨになると、信号ＤＱＳＢｕ（ｄ）は（ＶＭ＋Ｖ２）＝ＶＵから（ＶＨ＋Ｖ２１）に遷移する。これにより、コンパレータ１の入力は、[＋（ＶＬ−Ｖ２１）]と[−（ＶＨ＋Ｖ２１）]になるから、コンパレータ１は内部ストローブ信号ＩＤＱＳ（ｅ）としてローレベル（接地電位ＧＮＤ）を出力することとなる。一方、時刻ｔ１〜ｔ２において、データストローブ信号ＤＱＳ（ａ）が低電位ＶＬから遷移して高電位ＶＨになると、信号ＤＱＳｄ（ｃ）は（ＶＬ−Ｖ２１）から（ＶＨ−Ｖ２２）に遷移する。また、反転ストローブ信号ＤＱＳＢ（ｂ）が高電位ＶＨから遷移して低電位ＶＬになると、信号ＤＱＳＢｕ（ｄ）は（ＶＨ＋Ｖ２１）から（ＶＬ＋Ｖ２２）に遷移する。これにより、コンパレータ１の入力は、[＋（ＶＨ−Ｖ２２）]と[−（ＶＬ＋Ｖ２２）]になる。したがって、コンパレータ１では、＋（ＶＨ−Ｖ２２）−（ＶＬ＋Ｖ２２）＝（ＶＨ−ＶＬ−２×Ｖ２２）：ハイレベルになる。すなわち、コンパレータ１は内部ストローブ信号ＩＤＱＳ（ｅ）としてハイレベル（電源電位ＶＤＤ）を出力することとなる。ただし、Ｖ２１、Ｖ２２、Ｖ２３（後述）は、Ｒ２、Ｒ３の分圧比やＲ１、Ｒ２、Ｒ３とＤＱＳやＤＱＳＢを駆動するドライバの抵抗との比などで決まる電圧である。
【００３０】
時刻ｔ３、ｔ４、ｔ５において、データストローブ信号ＤＱＳと反転データストローブ信号ＤＱＳＢそれぞれに、メモリデバイスの電源変動に依存する符号も電圧も同方向となるコモンノイズが重畳した場合、そのコモンノイズのノイズ電圧Ｖ３はコンパレータ１にて減算される。すなわち、コモンノイズの部分のみが軽減され、このためノイズ期間には内部ストローブ信号ＩＤＱＳはローレベルを出力しない。
【００３１】
すなわち、時刻ｔ３〜ｔ５において、データストローブ信号ＤＱＳ（ａ）が低電位ＶＬから遷移して高電位ＶＨになるときにコモンノイズが重畳された場合、信号ＤＱＳｄ（ｃ）は（ＶＬ−Ｖ２１）から（ＶＨ−Ｖ２２）に遷移する間（（ＶＤＱＳ−Ｖ２３）とする）、ノイズ電圧（＋Ｖ３）が重畳される（（ＶＤＱＳ−Ｖ２３＋Ｖ３１）となる）。また、反転ストローブ信号ＤＱＳＢ（ｂ）が高電位ＶＨから遷移して低電位ＶＬになるときにコモンノイズが重畳された場合、信号ＤＱＳＢｕ（ｄ）は（ＶＨ＋Ｖ２１）から（ＶＬ＋Ｖ２２）に遷移する間（（ＶＤＱＳＢ＋Ｖ２３）とする）、ノイズ電圧＋Ｖ３が重畳される（（ＶＤＱＳＢ＋Ｖ２３＋Ｖ３２）となる）。これにより、コンパレータ１の入力は、遷移の間、[＋（ＶＤＱＳ−Ｖ２３＋Ｖ３１）]と[−（ＶＤＱＳＢ＋Ｖ２３＋Ｖ３２）]になる。したがって、コンパレータ１では、＋（ＶＤＱＳ−Ｖ２３＋Ｖ３１）−（ＶＤＱＳＢ＋Ｖ２３＋Ｖ３２）＝（ＶＤＱＳ−ＶＤＱＳＢ−２×Ｖ２３＋Ｖ３１−Ｖ３２）となる。すなわち、ノイズ電圧（＋Ｖ３）が軽減され、出力はハイレベルとなる。よって、コンパレータ１は、コモンノイズの影響なくして内部ストローブ信号ＩＤＱＳ（ｅ）としてハイレベル（電源電位ＶＤＤ）を出力することができる。ただし、Ｖ３１、Ｖ３２は、Ｒ２、Ｒ３の分圧比やノイズが載ったときのＤＱＳやＤＱＳＢのレベルなどで決まる電圧である。
【００３２】
時刻ｔ６にて、非動作状態のデータストローブ信号ＤＱＳ＝Ｌｏｗ（ＶＬ）、反転データストローブ信号ＤＱＳＢ＝Ｈｉｇｈ（ＶＨ）となる。その後、時刻Ｔ７にてハイインピーダンス（データストローブ信号ＤＱＳ＝反転データストローブ信号ＤＱＳＢ＝中間電位ＶＭ）となり、動作が終わる。このとき、前述したように、終端抵抗Ｒ２と終端抵抗Ｒ３の分圧の分だけ、（データストローブ信号ＤＱＳ−反転データストローブ信号ＤＱＳＢ）に基づいて動作するコンパレータ１にて減算されて、電位差（Ｖ２×２）分だけ電位レベルが下がるので、コンパレータ１はＬｏｗと認識し、内部ストローブ信号ＩＤＱＳとしてＬｏｗを出力する。
【００３３】
本実施の形態では、データストローブ受信回路１０に入力信号（データストローブ信号ＤＱＳ、反転データストローブ信号ＤＱＳＢ）を抵抗分圧するための終端抵抗（Ｒ１〜Ｒ３）を接続し、その終端抵抗により分圧された入力信号（信号ＤＱＳｄ、信号ＤＱＳＢｕ）をコンパレータ１のそれぞれの入力（非反転入力端子（＋）、反転入力端子（−））に接続し、差動信号（データストローブ信号ＤＱＳと反転データストローブ信号ＤＱＳＢ）に重畳するコモンモードノイズをコンパレータ１にてキャンセルし、更に、非動作時における中間電位（ＶＭ）付近の伝送路起因のノイズについては、分圧によって設定された電位（Ｖ２）以内のノイズをキャンセルする。それにより、誤動作を防ぐことで、内部回路へ伝播するデータストローブ信号のＤＵＴＹ劣化を抑制する効果がある。
【００３４】
（第２の実施の形態）
本発明の第２の実施の形態に係るインターフェース回路としてのデータストローブ受信回路の構成について説明する。図６は、本発明の第２の実施の形態に係るデータストローブ受信回路の構成を示す回路図である。データストローブ受信回路１０ａは、コンパレータ１と、データストローブ信号ＤＱＳ用の終端抵抗Ｒ１〜Ｒ３と、データストローブ信号ＤＱＳＢ用の終端抵抗Ｒ１〜Ｒ３とを具備している。終端抵抗Ｒ１〜Ｒ３は一つの抵抗群と見ることもできる。
【００３５】
本実施の形態では、データストローブ信号ＤＱＳと反転データストローブ信号ＤＱＳＢの信号線を終端抵抗Ｒ２と終端抵抗Ｒ３の中点（ノードＮ３１、Ｎ４１）にそれぞれ接続している点で、第１の実施の形態と異なる。それ以外は第１の実施の形態と同一である。終端抵抗の値は、いずれもＲ１＝Ｒ２＋Ｒ３の関係にある。
【００３６】
すなわち、データストローブ信号ＤＱＳ側について、終端抵抗Ｒ１は一方を電源電位ＶＤＤに接続し、他方を終端抵抗Ｒ２に接続されている。また、終端抵抗Ｒ２は一方を終端抵抗Ｒ１に、他方をノードＮ３１に接続されている。ノードＮ３１は、入力信号のデータストローブ信号ＤＱＳの信号線に接続され、かつコンパレータ１の非反転入力端子（＋）に接続されている。ノードＮ３１の非反転入力端子（＋）への出力である信号ＤＱＳｄはデータストローブ信号ＤＱＳと同一である。コンパレータ１の出力が内部ストローブ信号ＩＤＱＳとなる。また、終端抵抗Ｒ３は一方をノードＮ３１に、他方を接地電位ＧＮＤに接続されている。
【００３７】
反転データストローブ信号ＤＱＳＢ側について、終端抵抗Ｒ１は一方を接地電位ＧＮＤに接続し、他方を終端抵抗Ｒ２に接続されている。また、終端抵抗Ｒ２は一方を終端抵抗Ｒ１に、他方をノードＮ４１に接続されている。ノードＮ４１は、入力信号の反転データストローブ信号ＤＱＳＢの信号線に接続され、かつコンパレータ１の反転入力端子（−）に接続されている。ノードＮ４１の反転入力端子（−）への出力である信号ＤＱＳＢｕは反転データストローブ信号ＤＱＳＢと同一である。また、終端抵抗Ｒ３は一方をノードＮ４１に、他方を電源電位ＶＤＤに接続されている。
【００３８】
次に、本発明の第２の実施の形態に係るデータストローブ受信回路１０ａの動作について説明する。図７は、本発明の第２の実施の形態に係るデータストローブ受信回路の動作を示すフローチャートである。ただし、（ａ）はデータストローブ信号ＤＱＳ＝信号ＤＱＳｄの電位を、（ｂ）は反転データストローブ信号ＤＱＳＢ＝信号ＤＱＳＢｕの電位を、（ｃ）は内部ストローブ信号ＩＤＱＳの電位をそれぞれ示している。
【００３９】
本実施の形態では、終端抵抗Ｒ１〜Ｒ３の値をそれぞれＲ１＝Ｒ２＋Ｒ３としている。そのため、データストローブ信号ＤＱＳ及び反転データストローブ信号ＤＱＳＢの振幅中心が、ＶＭ＝１／２ＶＤＤよりも終端抵抗Ｒ２と終端抵抗Ｒ３で分圧される電位Ｖ２分だけそれぞれ減算及び加算されている。すなわち、データストローブ信号ＤＱＳの振幅中心が、ＶＭよりも終端抵抗Ｒ２と終端抵抗Ｒ３で分圧される電位Ｖ２分だけ減算されて、ＶＤとなっている。同様に、反転データストローブ信号ＤＱＳＢの振幅中心が、ＶＭよりも終端抵抗Ｒ２と終端抵抗Ｒ３で分圧される電位Ｖ２分だけ加算されて、ＶＵとなっている。また、図６で示されるように、データストローブ信号ＤＱＳが信号ＤＱＳｄと同一となり、反転データストローブ信号ＤＱＳＢが信号ＤＱＳＢｕと同一となる。このとき、信号ＤＱＳｄ及び信号ＤＱＳＢｕは第１の実施の形態と同一となる。したがって、本実施の形態に係るデータストローブ受信回路１０ａの動作は、第１の実施の形態におけるデータストローブ受信回路１０の動作と同一となる。
【００４０】
本実施の形態では、入力信号（データストローブ信号ＤＱＳと反転データストローブ信号ＤＱＳＢ）の振幅中心がずれる以外は第１の実施の形態と同様であり、第１の実施の形態と同様の効果を得ることができる。
【００４１】
（第３の実施の形態）
本発明の第３の実施の形態に係るインターフェース回路としてのデータストローブ受信回路の構成について説明する。図８は、本発明の第３の実施の形態に係るデータストローブ受信回路の構成を示す回路図である。データストローブ受信回路１０ｂは、Ｒ−Ｓ・フリップフロップ３と、コンパレータ１、２と、コンパレータ１のデータストローブ信号ＤＱＳ用の終端抵抗Ｒ１〜Ｒ３、抵抗Ｒ４及びデータストローブ信号ＤＱＳＢ用の終端抵抗Ｒ１〜Ｒ３、抵抗Ｒ４とを具備している。終端抵抗Ｒ１〜Ｒ３は一つの抵抗群と見ることもできる。
【００４２】
コンパレータ１側におけるデータストローブ信号ＤＱＳ側について、終端抵抗Ｒ１は一方を電源電位ＶＤＤに接続し、他方をノードＮ１１に接続されている。ノードＮ１１は、入力信号のデータストローブ信号ＤＱＳの信号線に抵抗Ｒ４を介して接続されている。また、終端抵抗Ｒ２は一方をノードＮ１１に、他方をノードＮ１２に接続されている。ノードＮ１２は、コンパレータ１の非反転入力端子（＋）に接続されている。ノードＮ１２の非反転入力端子（＋）への出力は信号ＤＱＳｄである。コンパレータ１の出力がＲ−Ｓ・フリップフロップ３のＳ（セット）入力となる。また、終端抵抗Ｒ３は一方をノードＮ１２に、他方を接地電位ＧＮＤに接続されている。
【００４３】
コンパレータ１側における反転データストローブ信号ＤＱＳＢ側について、終端抵抗Ｒ１は一方を接地電位ＧＮＤに接続し、他方をノードＮ２１に接続されている。ノードＮ２１は、入力信号の反転データストローブ信号ＤＱＳＢの信号線に抵抗Ｒ４を介して接続されている。また、終端抵抗Ｒ２は一方をノードＮ２１に、他方をノードＮ２２に接続されている。ノードＮ２２は、コンパレータ１の反転入力端子（−）に接続されている。ノードＮ２２の反転入力端子（−）への出力は信号ＤＱＳＢｕである。また、終端抵抗Ｒ３は一方をノードＮ２２に、他方を電源電位ＶＤＤに接続されている。
【００４４】
コンパレータ２側における反転データストローブ信号ＤＱＳＢ側について、終端抵抗Ｒ１は一方を電源電位ＶＤＤに接続し、他方をノードＮ５１に接続されている。ノードＮ５１は、入力信号の反転データストローブ信号ＤＱＳＢの信号線に抵抗Ｒ４を介して接続されている。また、終端抵抗Ｒ２は一方をノードＮ５１に、他方をノードＮ５２に接続されている。ノードＮ５２は、コンパレータ２の非反転入力端子（＋）に接続されている。ノードＮ５２の非反転入力端子（＋）への出力は信号ＤＱＳＢｄである。コンパレータ２の出力がＲ−Ｓ・フリップフロップ３のＲ（リセット）入力となる。また、終端抵抗Ｒ３は一方をノードＮ５２に、他方を接地電位ＧＮＤに接続されている。
【００４５】
コンパレータ２側におけるデータストローブ信号ＤＱＳ側について、終端抵抗Ｒ１は一方を接地電位ＧＮＤに接続し、他方をノードＮ６１に接続されている。ノードＮ６１は、入力信号のデータストローブ信号ＤＱＳの信号線に抵抗Ｒ４を介して接続されている。また、終端抵抗Ｒ２は一方をノードＮ６１に、他方をノードＮ６２に接続されている。ノードＮ６２は、コンパレータ２の反転入力端子（−）に接続されている。ノードＮ６２の反転入力端子（−）への出力は信号ＤＱＳｕである。また、終端抵抗Ｒ３は一方をノードＮ６２に、他方を電源電位ＶＤＤに接続されている。
【００４６】
Ｒ−Ｓ・フリップフロップ３は、コンパレータ１の出力をＳ（セット）入力とし、コンパレータ２の出力をＲ（リセット）入力として、出力を内部ストローブ信号ＩＤＱＳとして出力する。
【００４７】
終端抵抗の値は上記各実施の形態と同様に、それぞれＲ１＝Ｒ２＋Ｒ３の関係にある。
【００４８】
次に、本発明の第３の実施の形態に係るデータストローブ受信回路１０ｂの動作について説明する。図９は、本発明の第３の実施の形態に係るデータストローブ受信回路の動作を示すフローチャートである。ただし、（ａ）はデータストローブ信号ＤＱＳの電位を、（ｂ）は反転データストローブ信号ＤＱＳＢの電位を、（ｃ）は信号ＤＱＳｄの電位を、（ｄ）は信号ＤＱＳＢｕの電位を、（ｅ）は信号ＤＱＳｕの電位を、（ｆ）は信号ＤＱＳＢｄの電位を、（ｇ）はコンパレータ１の出力（セットＳ入力）を、（ｈ）はコンパレータ２の出力（リセットＲ入力）を、（ｉ）は内部ストローブ信号ＩＤＱＳの電位をそれぞれ示している。
【００４９】
本実施の形態では、終端抵抗Ｒ１〜Ｒ３の値をそれぞれＲ１＝Ｒ２＋Ｒ３としている。そして、データストローブ信号ＤＱＳと反転データストローブ信号ＤＱＳＢを終端抵抗Ｒ２と終端抵抗Ｒ３にて分圧したことで、コンパレータ１では、それぞれ信号ＤＱＳｄと信号ＤＱＳＢｕを生成する。信号ＤＱＳｄと信号ＤＱＳＢｕの振幅中心は、ＶＭ＝１／２ＶＤＤよりも終端抵抗Ｒ２と終端抵抗Ｒ３で分圧される電位Ｖ２分だけそれぞれ減算及び加算されている。すなわち、信号ＤＱＳｄの振幅中心は、ＶＭよりも終端抵抗Ｒ２と終端抵抗Ｒ３で分圧される電位Ｖ２分だけ減算されて、ＶＤとなっている（ｃ）。同様に、信号ＤＱＳＢｕの振幅中心は、ＶＭよりも終端抵抗Ｒ２と終端抵抗Ｒ３で分圧される電位Ｖ２分だけ加算されて、ＶＵとなっている（ｄ）。その結果、第１の実施の形態と同様にして、コンパレータ１の出力は、時刻ｔ０以前より時刻ｔ７以降まで、（ｇ）で示されるようになる。
【００５０】
同様にして、コンパレータ２では、それぞれ信号ＤＱＳｕと信号ＤＱＳＢｄを生成する。信号ＤＱＳｕと信号ＤＱＳＢｄの振幅中心は、ＶＭ＝１／２ＶＤＤよりも終端抵抗Ｒ２と終端抵抗Ｒ３で分圧される電位Ｖ２分だけそれぞれ加算及び減算されている。すなわち、信号ＤＱＳｄの振幅中心は、ＶＭよりも終端抵抗Ｒ２と終端抵抗Ｒ３で分圧される電位Ｖ２分だけ加算されて、ＶＵとなっている（ｅ）。同様に、信号ＤＱＳＢｕの振幅中心は、ＶＭよりも終端抵抗Ｒ２と終端抵抗Ｒ３で分圧される電位Ｖ２分だけ減算されて、ＶＤとなっている（ｆ）。その結果、第１の実施の形態と同様にして、コンパレータ１の出力は、時刻ｔ０以前より時刻ｔ７以降まで、（ｈ）で示されるようになる。
【００５１】
コンパレータ１及びコンパレータ２のいずれの場合にも、第１の実施の形態と同様にして、データストローブ信号ＤＱＳと反転データストローブ信号ＤＱＳＢそれぞれに、メモリデバイスの電源変動に依存する符号も電圧も同方向となるコモンノイズが重畳した場合（時刻ｔ３〜ｔ５）、そのコモンノイズのノイズ電圧Ｖ３はコンパレータ１及びコンパレータ２にて減算される。すなわち、コモンノイズの部分のみがキャンセルされ、このためノイズ期間には、コンパレータ１及びコンパレータ２の出力は影響されない。ここで、コンパレータ１及びコンパレータ２の出力は、それぞれＲ−Ｓ・フリップフロップ３のセットＳ信号及びリセットＲ信号として機能している。コンパレータ１及びコンパレータ２の出力はコモンノイズに影響されないので、Ｒ−Ｓ・フリップフロップ３の出力である内部ストローブ信号ＩＤＱＳも同様に影響されず、ローレベルを出力することはなく、適正な値を出力することができる（ｉ）。
【００５２】
Ｒ２とＲ３で分圧される電位差分だけ、元の入力信号であるデータストローブ信号ＤＱＳと反転データストローブ信号ＤＱＳＢに対して立ち上がりと立下り時間がずれていたが、本実施の形態ではこれが補正される。
【００５３】
（第４の実施の形態）
本発明の第４の実施の形態に係るインターフェース回路としてのデータストローブ受信回路の構成について説明する。図１０は、本発明の第４の実施の形態に係るデータストローブ受信回路の構成を示す回路図である。データストローブ受信回路１０ｃは、コンパレータ１と、データストローブ信号ＤＱＳ用の終端抵抗Ｒ１１〜Ｒ１４と、データストローブ信号ＤＱＳＢ用の終端抵抗Ｒ１１〜Ｒ１４とを具備している。終端抵抗Ｒ１１〜Ｒ１４は一つの抵抗群と見ることもできる。
【００５４】
本実施の形態では、終端抵抗Ｒ１１〜Ｒ１４を４個直列接続し、２番目の終端抵抗Ｒ１２と３番目の終端抵抗Ｒ１３との接続点（ノードＮ７２、Ｎ８２）にデータストローブ信号ＤＱＳの信号線又は反転データストローブ信号ＤＱＳＢの信号線が接続されている点で、第１の実施の形態と異なる。それ以外は第３の実施の形態と同一である。終端抵抗の値は、いずれもＲ１１＋Ｒ１２＝Ｒ１３＋Ｒ１４の関係にある。
【００５５】
すなわち、データストローブ信号ＤＱＳ側について、第１の直列抵抗群Ｒ１１〜Ｒ１４のうち、終端抵抗Ｒ１１は一方を電源電位ＶＤＤに接続し、他方をノードＮ７１に接続されている。ノードＮ７１は、コンパレータ２の反転入力端子（−）に接続されている。ノードＮ７１の反転入力端子（−）への出力は信号ＤＱＳｕである。また、終端抵抗Ｒ１２は一方をノードＮ７１に、他方をノードＮ７２に接続されている。ノードＮ７２は、入力信号のデータストローブ信号ＤＱＳの信号線に接続されている。また、終端抵抗Ｒ１３は一方をノードＮ７２に、他方をノードＮ７３に接続されている。ノードＮ７３は、コンパレータ１の非反転入力端子（＋）に接続されている。ノードＮ７３の非反転入力端子（＋）への出力は信号ＤＱＳｄである。コンパレータ１の出力がＲ−Ｓ・フリップフロップ３のＳ（セット）入力となる。また、終端抵抗Ｒ１４は一方をノードＮ７３に、他方を接地電位ＧＮＤに接続されている。
【００５６】
反転データストローブ信号ＤＱＳＢ側について、第２の直列抵抗群Ｒ１１〜Ｒ１４のうち、終端抵抗Ｒ１４は一方を電源電位ＶＤＤに接続し、他方をノードＮ８３に接続されている。ノードＮ８３は、コンパレータ１の反転入力端子（−）に接続されている。ノードＮ８３の反転入力端子（−）への出力は信号ＤＱＳＢｕである。また、終端抵抗Ｒ１３は一方をノードＮ８３に、他方をノードＮ８２に接続されている。ノードＮ８２は、入力信号の反転データストローブ信号ＤＱＳＢの信号線に接続されている。また、終端抵抗Ｒ１２は一方をノードＮ８２に、他方をノードＮ８１に接続されている。ノードＮ８１は、コンパレータ２の非反転入力端子（＋）に接続されている。ノードＮ８１の非反転入力端子（＋）への出力は信号ＤＱＳＢｄである。コンパレータ２の出力がＲ−Ｓ・フリップフロップ３のＲ（リセット）入力となる。また、終端抵抗Ｒ１１は一方をノードＮ８１に、他方を接地電位ＧＮＤに接続されている。
【００５７】
次に、本発明の第４の実施の形態に係るデータストローブ受信回路１０ｃの動作について説明する。
本実施の形態では、終端抵抗Ｒ１１〜Ｒ１４の値をそれぞれＲ１１＋Ｒ１２＝Ｒ１３＋Ｒ１４としている。そのため、データストローブ信号ＤＱＳ及び反転データストローブ信号ＤＱＳＢの振幅中心は、ＶＭ＝１／２ＶＤＤのままである。一方、コンパレータ１に入力される信号ＤＱＳｄ及び信号ＤＱＳＢｕは、それぞれデータストローブ信号ＤＱＳ及び反転データストローブ信号ＤＱＳＢを終端抵抗Ｒ１３と終端抵抗Ｒ１４で分圧される電位分だけそれぞれ減算及び加算されている。すなわち、データストローブ信号ＤＱＳの振幅中心が、ＶＭよりも終端抵抗Ｒ１３と終端抵抗Ｒ１４で分圧される電位だけ減算されている。反転データストローブ信号ＤＱＳＢの振幅中心が、ＶＭよりも終端抵抗Ｒ１３と終端抵抗Ｒ１４で分圧される電位分だけ加算されている。同様に、コンパレータ２に入力される信号ＤＱＳｕ及び信号ＤＱＳＢｄは、それぞれデータストローブ信号ＤＱＳ及び反転データストローブ信号ＤＱＳＢを終端抵抗Ｒ１１と終端抵抗Ｒ１２で分圧される電位分だけそれぞれ加算及び減算されている。すなわち、データストローブ信号ＤＱＳの振幅中心が、ＶＭよりも終端抵抗Ｒ１１と終端抵抗Ｒ１２で分圧される電位だけ加算されている。反転データストローブ信号ＤＱＳＢの振幅中心が、ＶＭよりも終端抵抗Ｒ１１と終端抵抗Ｒ１２で分圧される電位分だけ減算されている。このとき、信号ＤＱＳｄ、信号ＤＱＳＢｕ、信号ＤＱＳｕ及び信号ＤＱＳＢｄは第３の実施の形態とほぼ同一となる。したがって、本実施の形態に係るデータストローブ受信回路１０ｃの動作は、第３の実施の形態におけるデータストローブ受信回路１０ｂの動作と同一となる。
【００５８】
本実施の形態においても、第３の実施の形態と同様の効果を得ることができる。また、直列抵抗群の数を第３の実施の形態と比較して減少させることができる。
【００５９】
（第５の実施の形態）
本発明の第５の実施の形態に係るインターフェース回路としてのデータストローブ受信回路の構成について説明する。図１１は、本発明の第５の実施の形態に係るデータストローブ受信回路の構成を示す回路図である。データストローブ受信回路１０ｄは、コンパレータ１と、データストローブ信号ＤＱＳ用の終端抵抗Ｒ１１〜Ｒ１５と、データストローブ信号ＤＱＳＢ用の終端抵抗Ｒ１１〜Ｒ１５とを具備している。終端抵抗Ｒ１１〜Ｒ１４は一つの抵抗群と見ることもできる。
【００６０】
第４の実施の形態では、データストローブ信号ＤＱＳや反転データストローブ信号ＤＱＳＢの中点を、データストローブ受信回路の一部として設けられた終端抵抗Ｒ１１〜Ｒ１４の中点としている。しかし、本実施の形態では、その中点を既存の終端抵抗の中点に置き換えている点で、第４の実施の形態と異なっている。すなわち、差動信号（データストローブ信号ＤＱＳ及び反転データストローブ信号ＤＱＳＢ）の利用時には従来からも終端抵抗を用いているので、本実施の形態では、その従来から用いている終端抵抗の一部を利用する。図１１において、データストローブ受信回路１０ｄで用いる終端抵抗Ｒ１１〜Ｒ１４は、従来から用いている終端抵抗Ｒ１５（複数）の一部を流用したものである。その流用した終端抵抗Ｒ１５に、コンパレータ１、２の各入力に接続する配線を設けることで、データストローブ受信回路１０ｄを構成することができる。
【００６１】
本発明の第５の実施の形態に係るデータストローブ受信回路１０ｄの動作については、第４の実施の形態と同様である。
【００６２】
本実施の形態においても、第４の実施の形態と同様の効果を得ることができる。また、新たな終端抵抗を設ける必要が無くなる。
【００６３】
上記各実施の形態における終端抵抗については、一つの抵抗（例示：Ｒ１）として記載されていても、製品等としては複数の抵抗（合成抵抗）で構成されていても良い。また、複数の抵抗として記載されていても（例示：図６のＲ１とＲ２）、製品等としては一つの抵抗で構成されていても良い。
【００６４】
本発明は上記各実施の形態に限定されず、本発明の技術思想の範囲内において、各実施の形態は適宜変形又は変更され得ることは明らかである。また、各実施の形態に記載された技術は、矛盾の発生しない限り、他の実施の形態に適用が可能である。
【符号の説明】
【００６５】
Ｒ１、Ｒ２、Ｒ３、Ｒ４、Ｒ１１、Ｒ１２、Ｒ１３、Ｒ１４、Ｒ１５    終端抵抗
Ｎ１１、Ｎ１２、Ｎ２１、Ｎ２２、Ｎ３１、Ｎ４１、Ｎ５１、Ｎ５２、Ｎ６１、Ｎ６２、Ｎ７１、Ｎ７２、Ｎ７３、Ｎ８１、Ｎ８２、Ｎ８３    ノード
ＤＱＳ    データストローブ信号（入力信号）
ＤＱＳＢ    反転データストローブ信号（入力信号）
ＤＱＳｄ、ＤＱＳＢｕ、ＤＱＳｕ、ＤＱＳＢｄ    分圧した電位
ＩＤＱＳ    内部データストローブ信号
Ｖ２    分圧した電位とＶＭの差電位
Ｖ２１、Ｖ２２、Ｖ２３    分圧した電位とＤＱＳ、ＤＱＳＢとの差電位
Ｖ３    ノイズ電圧
Ｖ３１、Ｖ３２    分圧されたノイズ電圧
１、２    コンパレータ
３    Ｒ−Ｓ・フリップフロップ
１０、１０ａ、１０ｂ、１０ｃ、１０ｄ    データストローブ受信回路
１０２    インターフェース回路
１２０    第１比較器
１２１    第２比較器
１２２    ３入力アンドゲート
【図１】
2012205041.tif 000003
【図２】
2012205041.tif 000004
【図３】
2012205041.tif 000005
【図４】
2012205041.tif 000006
【図５】
2012205041.tif 000007
【図６】
2012205041.tif 000008
【図７】
2012205041.tif 000009
【図８】
2012205041.tif 000010
【図９】
2012205041.tif 000011
【図１０】
2012205041.tif 000012
【図１１】
2012205041.tif 000013