(57)【要約】【課題】スイッチに流れるオフリーク電流の影響を抑制し、利得の発振を抑える。【解決手段】差動増幅器１６は、入力信号が入力される入力端子２７，２８と、前記入力信号が増幅された出力信号を出力する出力端子２５，２６と、を備える差動増幅器１６であって、前記入力信号を増幅し前記出力信号を生成する増幅部２１と、前記増幅部２１と電源端子との間に接続され、第１導電型トランジスタＴ３４，Ｔ３５と、前記第１導電型トランジスタＴ３４，Ｔ３５のゲート端子をドレイン端子に接続するかまたは前記出力端子２５，２６に接続するかを切り替える切り替えスイッチ２２と、を有する負荷回路２３と、前記切り替えスイッチ２２のオフリーク電流を低減するキャンセル電流を生成するリークキャンセルスイッチ３０と、を備える。【選択図】図４
2012205043.tif 000002
【特許請求の範囲】
【請求項１】
入力信号が入力される入力端子と、前記入力信号が増幅された出力信号を出力する出力端子と、を備える差動増幅器であって、
前記入力信号を増幅し前記出力信号を生成する増幅部と、
前記増幅部と電源端子との間に接続され、第１導電型トランジスタと、前記第１導電型トランジスタのゲート端子をドレイン端子に接続するかまたは前記出力端子に接続するかを切り替える切り替えスイッチと、を有する負荷回路と、
前記切り替えスイッチのオフリーク電流を低減するキャンセル電流を生成するリークキャンセルスイッチと、
を備える差動増幅器。
【請求項２】
前記切り替えスイッチは、一端が前記ゲート端子に、他端が前記ドレイン端子に接続されており、
前記負荷回路は、
前記出力端子と前記ゲート端子との間に設けられた容量素子を有し、
前記切り替えスイッチを短絡することで、前記ゲート端子を前記ドレイン端子に接続し、前記切り替えスイッチを開放することで、前記ゲート端子を前記出力端子に接続するか切り替え、
前記リークキャンセルスイッチは、
開放された状態で一端が前記容量素子の一端に接続され、他端が前記容量素子の他端に接続されており、前記第１導電型トランジスタの前記ゲート端子に前記リークキャンセルスイッチのオフリーク電流を前記キャンセル電流として入力することで、前記切り替えスイッチのオフリーク電流を低減する請求項１に記載の差動増幅器。
【請求項３】
前記キャンセル電流の大きさは、前記切り替えスイッチのオフリーク電流の大きさ以上である請求項１又は請求項２に記載の差動増幅器。
【請求項４】
入力信号が入力される入力端子と、前記入力信号が増幅された出力信号を出力する出力端子と、を備える差動増幅器であって、
正相の前記入力信号を増幅し、逆相の前記出力信号を生成する第１の増幅部と、
逆走の前記入力信号を増幅し、正相の前記出力信号を生成する第２の増幅部と、
前記第１の増幅部と電源端子との間に接続される第１のトランジスタと、
前記第１のトランジスタのゲート端子と前記正相の出力端子との間に設けられた第１の容量素子と、
短絡することで前記第１のトランジスタのゲート端子と前記第１のトランジスタの前記ソース端子またはドレイン端子とを接続し、開放することで前記第１のトランジスタのゲート端子と前記正相の出力端子とを接続する第１の切り替えスイッチと、
前記第２の増幅部と電源端子との間に接続される第２のトランジスタと、
前記第２のトランジスタのゲート端子と前記逆相の出力端子との間に設けられた第２の容量素子と、
短絡することで前記第２のトランジスタのゲート端子と前記第２のトランジスタの前記ソース端子またはドレイン端子とを接続し、開放することで前記第２のトランジスタのゲート端子と前記逆相の出力端子とを接続する第２の切り替えスイッチと、
を備える負荷回路と、
開放された状態で一端が前記第１の容量素子の一端に、他端が前記第１の容量素子の他端に接続された第１のキャンセルスイッチと、
開放された状態で一端が前記第２の容量素子の一端に、他端が前記第２の容量素子の他端に接続された第２のキャンセルスイッチと、
を備える差動増幅器。
【請求項５】
アナログ信号の電圧と複数の異なる参照電圧との差を、それぞれ増幅してデジタル信号に変換する複数の増幅器を備え、
前記各増幅器は、
入力信号が入力される入力端子と、
前記入力信号が増幅された出力信号を出力する出力端子と、
前記入力信号を増幅し前記出力信号を生成する増幅部と、
第１導電型トランジスタと、前記第１導電型のトランジスタのゲート端子をソース端子またはドレイン端子に接続するかまたは前記出力端子に接続するかを切り替える切り替えスイッチとを有し、前記増幅部と電源端子との間に接続される負荷回路と、
前記切り替えスイッチのオフリーク電流を低減するキャンセル電流を生成するリークキャンセルスイッチと、
を備えるアナログ／デジタル変換器。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、差動増幅器及びアナログ／デジタル変換器に関するものである。
【背景技術】
【０００２】
従来、デジタル機器の普及に伴ってアナログ信号をデジタル信号に変換するアナログ／デジタル変換器が広範に使用されてきている。
【０００３】
このアナログ／デジタル変換器では、入力されたアナログ信号を複数段階の参照電圧と比較することによってアナログ信号をデジタル信号に変換しているために、複数個の増幅器が使用されている。
【０００４】
そのため、アナログ／デジタル変換器では、特性の良好な増幅器を使用するようにしており、特に増幅器の特性として重要となるオフセット電圧を低減させるために、オフセット圧縮機能を有する２段増幅器が使用されている。
【０００５】
この２段増幅器は、一定利得の差動増幅器に可変利得の差動増幅器を直列接続し、後段の差動増幅器の利得を増減させることによって前段の差動増幅器のオフセット電圧を見かけ上圧縮するようにしている。
【０００６】
例えば、特許文献１に開示される差動増幅器では、リセット時には負荷回路をダイオード接続して利得を下げ、比較時には出力信号を負荷回路にフィードバック（正帰還）させることで利得を上げている。これにより、動作速度を低減させることなく、かつ消費電力を増大させることなく、差動増幅器の利得切り替えを実現している。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００６−２５４４１９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
特許文献１に開示されるアナログ／デジタル変換器の差動増幅器は、リセット時と比較時とで切り替えスイッチを用いて利得を切り替えている。リセット時には切り替えスイッチを短絡（オン）し、負荷回路をダイオード接続とし利得を下げている。比較時には切り替えスイッチを開放（オフ）し、出力信号を負荷回路にフィードバックさせている。
【０００９】
例えば、アナログ回路の微細化が進むとスイッチを開放してもスイッチにオフリーク電流が流れる場合がある。オフリーク電流は回路の微細化に限らず、回路の製造プロセスに依存し発生する。
【００１０】
上述した特許文献１に開示される差動増幅器の利得を切り替えるスイッチにも、微細プロセス等、製造プロセスによってはリーク電流が発生し、このオフリーク電流の影響で比較時の差動増幅器の利得が減少・増加を繰り返し発振してしまうという問題があった。
【００１１】
そこで、本開示は、スイッチに流れるオフリーク電流の影響を抑制し、利得の発振を抑えることができる差動増幅器及びアナログ／デジタル変換器を提供することを目的とする。
【課題を解決するための手段】
【００１２】
本開示に係る差動増幅器は、入力信号が入力される入力端子と、前記入力信号が増幅された出力信号を出力する出力端子と、を備える差動増幅器であって、前記入力信号を増幅し前記出力信号を生成する増幅部と、前記増幅部と電源端子との間に接続され、第１導電型トランジスタと、前記第１導電型トランジスタのゲート端子をドレイン端子に接続するかまたは前記出力端子に接続するかを切り替える切り替えスイッチと、を有する負荷回路と、前記切り替えスイッチのオフリーク電流を低減するキャンセル電流を生成するリークキャンセルスイッチと、を備える。
【００１３】
また、本開示に係る差動増幅器は、入力信号が入力される入力端子と、前記入力信号が増幅された出力信号を出力する出力端子と、を備える差動増幅記であって、正相の前記入力信号を増幅し、逆相の前記出力信号を生成する第１の増幅部と、逆走の前記入力信号を増幅し、正相の前記出力信号を生成する第２の増幅部と、前記第１の増幅部と電源端子との間に接続される第１のトランジスタと、前記第１のトランジスタのゲート端子と前記正相の出力端子との間に設けられた第１の容量素子と、短絡することで前記第１のトランジスタのゲート端子と前記第１のトランジスタの前記ソース端子またはドレイン端子を接続し、開放することで前記第１のトランジスタのゲート端子と前記正相の出力端子を接続する第１の切り替えスイッチと、前記第２の増幅部と電源端子との間に接続される第２のトランジスタと、前記第２のトランジスタのゲート端子と前記逆相の出力端子との間に設けられた第２の容量素子と、短絡することで前記第２のトランジスタのゲート端子と前記第２のトランジスタの前記ソース端子またはドレイン端子を接続し、開放することで前記第２のトランジスタのゲート端子と前記逆相の出力端子を接続する第２の切り替えスイッチと、を備える負荷回路と、開放された状態で一端が前記第１の容量素子の一端に、他端が前記第１の容量素子の他端に接続された第１のキャンセルスイッチと、開放された状態で一端が前記第２の容量素子の一端に、他端が前記第２の容量素子の他端に接続された第２のキャンセルスイッチと、を備える。
【００１４】
また、本開示に係るアナログ／デジタル変換器は、アナログ信号の電圧と複数の異なる参照電圧との差を、それぞれ増幅してデジタル信号に変換する複数の増幅器を備え、前記各増幅器は、入力信号が入力される入力端子と、前記入力信号が増幅された出力信号を出力する出力端子と、前記入力信号を増幅し前記出力信号を生成する増幅部と、第１導電型トランジスタと、前記第１導電型のトランジスタのゲート端子をソース端子またはドレイン端子に接続するかまたは前記出力端子に接続するかを切り替える切り替えスイッチとを有し、前記増幅部と電源端子との間に接続される負荷回路と、前記切り替えスイッチのオフリーク電流を低減するキャンセル電流を生成するリークキャンセルスイッチと、を備える。
【発明の効果】
【００１５】
本開示に係る差動増幅器及びアナログ／デジタル変換器は、スイッチに流れるオフリーク電流の影響を抑制し、利得の減少を抑えることができる。
【図面の簡単な説明】
【００１６】
【図１】第１実施形態に係るアナログ／デジタル変換器を示す図。
【図２】増幅手段（リセットモード時）を示す模式図。
【図３】増幅手段（比較モード時）を示す模式図。
【図４】増幅手段を示す回路図。
【図５】アナログ／デジタル変換器の動作を示すタイミングチャート図。
【図６】差動増幅回路の動作を説明する図。
【図７】差動増幅回路の動作を説明する図。
【図８】差動増幅回路を示す回路図。
【図９】差動増幅回路を示す回路図。
【図１０】差動増幅回路を示す回路図。
【図１１】差動増幅回路を示す回路図。
【図１２】差動増幅回路を示す回路図。
【発明を実施するための形態】
【００１７】
（第１実施形態）
以下に、第１実施形態に係るアナログ／デジタル変換器１について図面を参照しながら説明する。以下の説明では、アナログ信号をデジタル信号の上位２ビットに変換した後に、デジタル信号の下位２ビットに変換する計４ビットのサブレンジング型アナログ／デジタル変換器１を例に説明するが、本実施形態の具体的な形態についてはこれに限られるものではない。
【００１８】
アナログ／デジタル変換器１は、図１に示すように、アナログ信号をサンプリング及びホールドするサンプルホールド手段２と、異なる複数の参照電圧を生成する参照電圧生成手段３と、アナログ信号の電圧と異なる複数の参照電圧とを比較する比較手段４と、比較手段４の出力を論理処理することによってアナログ信号に対応するデジタル信号を出力する論理処理手段５とを備えている。
【００１９】
サンプルホールド手段２は、入力端子Ｔｉｎに印加されたアナログ信号の電圧を所定のタイミングで所定期間保持し、ホールド信号線６を介して比較手段４に出力する。
【００２０】
参照電圧生成手段３は、高電位側の基準電位となる高電位側基準電源端子Ｔｒｔと、低電位側の基準電位となる低電位側金電源端子Ｔｒｂとの間に、同一抵抗値を有する１６個の抵抗Ｒ１〜Ｒ１６を有する。１６個の抵抗Ｒ１〜Ｒ１６は、それぞれ直列に接続されている。参照電圧生成手段３は、高電位側の基準電位と低電位側の基準電位との間の電圧を抵抗Ｒ１〜Ｒ１６で分圧することで複数の参照電圧を生成する。参照電圧生成手段３は、所定の参照電圧を上位ビット側参照電圧信号線７，８又は下位ビット側参照電圧信号線９，１０を介して比較手段４に出力する。
【００２１】
具体的には、参照電圧生成手段３は、高電位側基準電源端子Ｔｒｔから４個目の抵抗Ｒ４と５個目の抵抗Ｒ５との間に上位ビット側参照電圧信号線７を接続する。低電位側金電源端子Ｔｒｂから４個目の抵抗Ｒ１３と５個目の抵抗Ｒ１２との間に上位ビット側参照電圧信号線８を接続する。
【００２２】
下位ビット側参照電圧信号線９は、スイッチＳＷ１を介して高電位側基準電源端子Ｔｒｔから１個目の抵抗Ｒ１と２個目の抵抗Ｒ２との間に接続されている。下位ビット側参照電圧信号線９は、スイッチＳＷ３を介して高電位側基準電源端子Ｔｒｔから７個目の抵抗Ｒ７と８個目の抵抗Ｒ８との間に接続されている。下位ビット側参照電圧信号線９は、スイッチＳＷ５を介して高電位側基準電源端子Ｔｒｔから９個目の抵抗Ｒ９と１０個目の抵抗Ｒ１０との間に接続されている。高電位側基準電源端子Ｔｒｔは、スイッチＳＷ７を介して高電位側基準電源端子Ｔｒｔから１５番目の抵抗Ｒ１５と１６番目の抵抗Ｒ１６との間に接続されている。
【００２３】
下位ビット側参照電圧信号線１０は、スイッチＳＷ２を介して高電位側基準電源端子Ｔｒｔから３個目の抵抗Ｒ３と４個目の抵抗Ｒ４との間に接続されている。下位ビット側参照電圧信号線１０は、スイッチＳＷ４を介して高電位側基準電源端子Ｔｒｔから５番目の抵抗Ｒ５と６番目の抵抗Ｒ６との間に接続されている。下位ビット側参照電圧信号線１０は、スイッチＳＷ６を介して高電位側基準電源端子Ｔｒｔから１１番目の抵抗Ｒ１１と１２番目の抵抗Ｒ１２との間に接続されている。下位ビット側参照電圧信号線１０は、スイッチＳＷ８を介して高電位側基準電源端子Ｔｒｔから１３番目の抵抗Ｒ１３と１４番目の抵抗Ｒ１４との間に接続されている。
【００２４】
参照電圧生成手段３は、アナログ信号を上位ビット側のデジタル信号に変換する場合には、スイッチＳＷ１〜ＳＷ８を開放（オフ）状態として、上位ビット側参照電圧信号線７，８から参照電圧を出力する。参照電圧生成手段３は、アナログ信号を開ビット側のデジタル信号に変換する場合には、スイッチＳＷ１〜ＳＷ８を短絡（オフ）状態として、下位ビット側参照電圧信号線９，１０から参照電圧を出力する。
【００２５】
比較手段４は、アナログ信号の電圧と上位ビット側の参照電圧とを比較する上位ビット側比較手段１１と、アナログ信号の電圧と下位ビット側の参照電圧とを比較する下位ビット側比較手段１２とを備えている。上位ビット側比較手段１１及び下位ビット側比較手段１２は、同様の構成のため、上位ビット側比較手段１１について説明し下位ビット側比較手段１２の説明は省略する。
【００２６】
上位ビット側比較手段１１は、アナログ信号の電圧と参照電圧との差を増幅する増幅手段１３と、増幅手段１３の出力を比較・保持する比較保持手段１４とを備える。
【００２７】
増幅手段１３は、２個の差動増幅器１５，１６を直接接続した２段増幅器１７を２つ備える。２つの２段増幅器１７は、一方が上位ビット側参照電圧信号線７を介して入力された参照電圧とアナログ信号との差を増幅し、他方が上位ビット側参照電圧信号線８を介して入力された参照電圧とアナログ信号との差を増幅する。
増幅手段１３は、差動増幅器１５の出力を増幅する補間増幅器１８を有している。
なお、２段増幅器１７の代わりに３個以上の差動増幅器を直接接続したｎ段増幅器（ｎは３以上の整数）を用いてもよい。
【００２８】
２段増幅器１７は、図２及び図３に示すように、一定利得の差動増幅器１５の後段に可変利得の差動増幅器１６を直列接続している。
【００２９】
差動増幅器１５の非反転入力端子１９にはホールド信号線６が接続される。差動増幅器１５の反転入力端子２０にはスイッチＳＷ９を介して上位ビット側参照電圧信号線７（８）が接続される。ホールド信号線６及び上位ビット側参照電圧信号線７（８）は、スイッチＳＷ１０によって接続されている。図２及び図３に示すように、スイッチＳＷ９，ＳＷ１０は、図示しないクロック生成回路から入力されるクロック信号ＣＬＫに基づいて相補的に短絡・開放が切り替わる。
【００３０】
差動増幅器１６は、差動増幅回路２１と、切り替えスイッチ２２を有する負荷回路２３とを備える。差動増幅器１６は、切り替えスイッチ２２によって負荷回路２３のインピーダンスを変化させ、利得を増減している。
【００３１】
２段増幅器１７は、切り替えスイッチ２２を用いて後段の差動増幅器１６の利得を増減させることによって前段の差動増幅器１５のオフセット電圧を見かけ上で圧縮するオフセット圧縮機能を有している。
【００３２】
以下に、２段増幅器１７の具体的な構造について、図４を用いて説明する。
前段の差動増幅器１５は、一対の第１導電型トランジスタＴ１１，Ｔ１２を有している。本実施形態では、第１導電型をＮチャネル型、第２導電型をＰチャネル型とするが、第１導電型をＰチャネル型、第２導電型をＮチャネル型としてもよい。
【００３３】
トランジスタＴ１１のゲート端子は、非反転入力端子１９に接続される。トランジスタＴ１１のドレイン端子は、電流源Ｉ１を介して第１電源端子（Ｖｃｃ）に接続される。トランジスタＴ１１のソース端子は、電流源Ｉ３を介して第２電源端子（グランド、ＧＮＤ）に接続される。
【００３４】
トランジスタＴ１２のゲート端子は反転入力端子２０に接続され、ドレイン端子は電流源Ｉ２を介してＶｃｃに接続され、ソース端子は電流源Ｉ３を介してグランドに接続される。
【００３５】
前段の差動増幅器１５は、Ｐチャネル型のトランジスタＴ２１，Ｔ２２と前段の差動増幅器１５の出力を制限するための振幅制限手段２４とを備えている。
【００３６】
トランジスタＴ２１のソース端子は、トランジスタＴ１１のドレイン端子に接続される。トランジスタＴ２１のゲート端子には、所定のバイアス電圧Ｖｂ１が印加されており、トランジスタＴ２１のドレイン端子から差動増幅器１５の正相出力信号が後段の差動増幅器１６に出力される。
【００３７】
トランジスタＴ２２のソース端子は、トランジスタＴ１２のドレイン端子に接続され、ゲート端子には、所定のバイアス電圧Ｖｂ１が印加されており、ドレイン端子から差動増幅器１５の逆相出力信号が後段の差動増幅器１６に出力される。
【００３８】
振幅制御手段２４は、一端がトランジスタＴ２１のドレイン端子に接続された負荷抵抗Ｒ２１と、一端がトランジスタＴ２２のドレイン端子に接続された負荷抵抗Ｒ２２と、一端が負荷抵抗Ｒ２１，Ｒ２２の他端に接続され、他端がグランドに接続された抵抗Ｒ３０と、を有する。負荷抵抗Ｒ２１，Ｒ２２は、前段の差動増幅器１５の出力信号（正相出力信号及び逆相出力信号）の出力振幅を制限している。抵抗Ｒ３０は、後段の差動増幅器１６の入力信号、即ち前段の差動増幅器１５の出力信号のＤＣ動作点を最適な電圧に調整する。
【００３９】
図４を用いて後段の差動増幅器１６を説明する。
後段の差動増幅器１６は、前段の差動増幅器１５からの出力信号が入力信号として入力される正相及び逆相入力端子２７，２８と、入力信号が増幅された出力信号を出力する正相及び逆相出力端子２５，２６を備える。差動増幅器１６は、差動の入力信号を増幅し出力信号を生成する増幅部２１と、増幅部２１とグランドとの間に接続されＰチャネル型のトランジスタＴ３４，Ｔ３５を有する負荷回路２３と、負荷回路２３が有する替えスイッチ２２のオフリーク電流を低減するキャンセル電流を生成するリークキャンセルスイッチ３０と、を備える。
【００４０】
増幅部２１は、３個のＮ型トランジスタＴ３１〜Ｔ３３を有する。
トランジスタＴ３１は、ドレイン端子がＶｃｃ接続され、ゲート端子に所定のバイアス電圧が印加されている。トランジスタＴ３１は電流源として動作する。
【００４１】
トランジスタＴ３２のゲート端子には正相入力端子２７が接続されており正相入力信号が入力される。トランジスタＴ３２のドレイン端子はトランジスタＴ３１のソース端子に接続され、ソース端子は逆相出力端子２５に接続されている。トランジスタＴ３２は、ゲート端子から入力された正相入力信号を増幅し逆相出力信号を生成し、ソース端子から逆相出力信号を出力する第１の増幅部として動作する。
【００４２】
トランジスタＴ３３のゲート端子には逆相入力端子２８が接続されており逆相入力信号が入力される。トランジスタＴ３３のドレイン端子はトランジスタＴ３１のソース端子に接続され、ソース端子は正相出力端子２６に接続される。トランジスタＴ３３は、ゲート端子から入力された逆相入力信号を増幅し正相出力信号を生成し、ソース端子から逆相出力信号を出力する第２の増幅部として動作する。
【００４３】
なお、トランジスタＴ３２,Ｔ３３のゲート端子とトランジスタＴ２１，Ｔ２２のドレイン端子との間にコンデンサを接続して容量カットを行うようにすることもできる。この場合、トランジスタＴ３２，Ｔ３３のゲート端子に所定のＤＣ動作点となる電圧を印加する必要がある。
【００４４】
負荷回路２３は、Ｐチャネル型のトランジスタＴ３４，Ｔ３５と、容量素子Ｃ１，Ｃ２と、切り替えスイッチ２２として動作するＰチャネル型のトランジスタＴ３６，Ｔ３７を有する。
【００４５】
トランジスタＴ３４は、トランジスタＴ３２とグランドとの間に接続される。トランジスタＴ３４のドレイン端子は、トランジスタＴ３２のソース端子に接続される。トランジスタＴ３４のゲート端子は、トランジスタＴ３６を介してトランジスタＴ３４のドレイン端子に接続され、かつ容量素子Ｃ１を介して正相出力端子２６に接続される。
容量素子Ｃ１は、一端がトランジスタＴ３４のゲート端子に接続し、他端が正相出力端子２６に接続している。
【００４６】
切り替えスイッチ２２として動作するトランジスタＴ３６は、一端がトランジスタＴ３４のドレイン端子に、他端がトランジスタＴ３４のゲート端子に接続している。トランジスタＴ３６のゲート端子に入力される制御信号に従って、トランジスタＴ３６は、トランジスタＴ３４のゲート端子とドレイン端子との間を短絡・開放する。
【００４７】
トランジスタＴ３５は、トランジスタＴ３３とグランドとの間に接続される。トランジスタＴ３５のドレイン端子は、トランジスタＴ３３のソース端子に接続される。トランジスタＴ３５のゲート端子は、トランジスタＴ３７を介してトランジスタＴ３５のドレイン端子に接続され、かつ容量素子Ｃ２を介して逆相出力端子２５に接続される。
容量素子Ｃ２は、一端がトランジスタＴ３５のゲート端子に接続し、他端が逆相出力端子２５に接続している。
【００４８】
切り替えスイッチ２２として動作するトランジスタＴ３７は、一端がトランジスタＴ３５のドレイン端子に、他端がトランジスタＴ３５のゲート端子に接続している。トランジスタＴ３７のゲート端子に入力される制御信号に従って、トランジスタＴ３７は、トランジスタＴ３５のゲート端子とドレイン端子との間を短絡・開放する。
【００４９】
トランジスタＴ３６が短絡（オン）し、トランジスタＴ３４のゲート端子とドレイン端子とが接続されると、トランジスタＴ３４は、増幅部２１のダイオード接続の負荷回路として動作する。トランジスタＴ３７が短絡（オン）し、トランジスタＴ３５のゲート端子とドレイン端子とが接続されると、トランジスタＴ３５は、増幅部２１のダイオード接続の負荷回路として動作する。これにより、差動増幅器１６の出力インピーダンスが低下し、差動増幅器１６の利得が減少する。
【００５０】
一方、トランジスタＴ３６が開放（オフ）すると、トランジスタＴ３４のゲート端子には正相出力端子から正相出力信号が入力される。トランジスタＴ３７が開放（オフ）すると、トランジスタＴ３５のゲート端子には逆相出力端子から逆相出力信号が入力される。これにより、出力信号が正帰還され、差動増幅器１６の利得が増加する。
【００５１】
なお、ここでは、切り替えスイッチ２２としてＰチャネル型のトランジスタＴ３６，Ｔ３７を用いているが、トランジスタＴ３４，Ｔ３５のゲート端子の接続をドレイン端子か容量素子かに切り替えられればよく、Ｎチャネル型トランジスタやＭＯＳスイッチを用いてもよい。
【００５２】
リークキャンセルスイッチ３０は、Ｐチャネル型のトランジスタＴ３８，Ｔ３９を有している。
トランジスタＴ３８は、ソース端子が容量素子Ｃ１の一端に接続され、ドレイン端子が容量素子Ｃ１の他端に接続されている。トランジスタＴ３８のゲート端子はグランドに接続されており、トランジスタＴ３８は常に開放（オフ）状態となっている。トランジスタＴ３８は、切り替えスイッチ２２であるトランジスタＴ３６と同程度かあるいはそれ以上にオフリーク電流が流れやすくなっている。これは、例えばトランジスタＴ３８のゲート長をトランジスタＴ３６より小さくし、ゲート幅を大きくすればよい。これにより、トランジスタＴ３８に流れるオフリーク電流がトランジスタＴ３６に流れるオフリーク電流より大きくなる。
【００５３】
トランジスタＴ３９は、ソース端子が容量素子Ｃ２の一端に接続され、ドレイン端子が容量素子Ｃ２の他端に接続されている。トランジスタＴ３９のゲート端子はグランドに接続されており、トランジスタＴ３９は常に開放（オフ）状態となっている。トランジスタＴ３９は、切り替えスイッチ２２であるトランジスタＴ３７と同程度かあるいはそれ以上にオフリーク電流が流れやすくなっている。これは、例えばトランジスタＴ３９のゲート長をトランジスタＴ３７より小さくし、ゲート幅を大きくすればよい。これにより、トランジスタＴ３９に流れるオフリーク電流がトランジスタＴ３７に流れるオフリーク電流より大きくなる。
【００５４】
図５を用いて、本実施形態に係るアナログ／デジタル変換器１の動作を説明する。図５は、上から順にクロック（ＣＬＫ）信号、サンプルホールド手段２、上位ビット側の２段増幅器１７、上位ビット側の比較保持手段１４、下位ビット側の２段増幅器１７、下位ビット側の比較保持手段１４の動作タイミングを示すタイミングチャートである。なお、上位ビット側の２段増幅器１７、上位ビット側の比較保持手段１４は、それぞれ上位ビット側比較手段１１が有する２段増幅器１７、比較保持手段１４を指す。下位ビット側の２段増幅器１７、下位ビット側の比較保持手段１４は、それぞれ下位ビット側比較手段１２が有する２段増幅器１７、比較保持手段１４を指す。
【００５５】
サンプルホールド手段２は、クロック信号の立ち上がりに同期して所定期間Ｔの間アナログ信号をトラック（サンプル）する。その後、サンプルホールド手段２は、次のクロック信号の立ち上がりまでの所定期間Ｈの間アナログ信号をホールドする。図６の例では、まず１クロック目にアナログ信号の入力電圧Ｖｎ１をトラック・ホールドし、次の２クロック目にアナログ信号の入力電圧Ｖ２をトラック・ホールドする。
【００５６】
上位ビット側の２段増幅器１７は、クロック信号の立ち上がりから所定時間ｔ１経過後、クロック信号の立ち下がりまでの間、比較モードとして動作する。上位ビット側の２段増幅器１７は、比較モードとして動作する場合、サンプルホールド手段２でホールドしているアナログ信号の電圧と参照電圧との電圧差を増幅する。上位ビット側の２段増幅器１７は、クロック信号の立ち下がりから、クロック信号の立ち上がりから所定時間ｔ１経過後までの間、リセットモードとして動作する。２段増幅器１７の動作の詳細については後述する。
【００５７】
上位ビット側の比較保持手段１４は、クロック信号の立ち上がりに同期してリセットされ、立ち下がりに同期して２段増幅器１７の出力を保持する。すなわち上位ビット側の比較保持手段１４は、クロック信号がＨｉｇｈの期間でリセットされ、Ｌｏｗの期間、２段増幅器１７の出力を保持している。
【００５８】
図１の論理処理手段５は、上位ビット側の比較保持手段１４が保持している２段増幅器１７の出力を論理処理し、上位ビット側のデジタル信号を生成する。参照電圧生成手段３は、下位ビット側の参照電圧を生成する。
【００５９】
図５に戻る。
下位ビット側の２段増幅器１７は、クロック信号の立ち下がりから所定時間ｔ１経過後、クロック信号の立ち上がりまでの間、比較モードとして動作する。下位ビット側の２段増幅器１７は、比較モードとして動作する場合、サンプルホールド手段２でホールドしているアナログ信号の電圧と参照電圧との電圧差を増幅する。下位ビット側の２段増幅器１７は、クロック信号の立ち上がりから、クロック信号の立ち下がりから所定時間ｔ１経過後までの間、リセットモードとして動作する。２段増幅器１７の動作の詳細については後述する。
【００６０】
下位ビット側の比較保持手段１４は、クロック信号の立ち下がりに同期してリセットされ、立ち上がりに同期して２段増幅器１７の出力を保持する。すなわち下位ビット側の比較保持手段１４は、クロック信号がＬｏｗの期間でリセットされ、Ｈｉｇｈの期間、２段増幅器１７の出力を保持している。
【００６１】
図１の論理処理手段５は、下位ビット側の比較保持手段１４が保持している２段増幅器１７の出力を論理処理し、下位ビット側のデジタル信号を生成する。
【００６２】
図５に戻る。論理手段５は、生成した上位ビット側及び下位ビット側のデジタル信号を出力する。従って、図６に示すようにデジタル信号は、対応するアナログ信号がサンプルホールド手段２によってトラックされてから１クロック後に出力される。
【００６３】
次に、上位ビット側の２段増幅器１７の動作について説明する。なお、下位ビット側の２段増幅器１７の動作は、図６に示すようにタイミングが異なるが、それ以外の動作は上位ビット側の２段増幅器１７と同じであるため説明を省略する。
【００６４】
２段増幅器１７のスイッチＳＷ９及びスイッチＳＷ１０は、クロック信号によって短絡（オン）・開放（オフ）が相補的に切り替わる。
【００６５】
クロック信号の立ち下がり後、立ち上がりから所定期間ｔ１が経過するまでの間、図２に示すようにスイッチＳＷ９がオフし、スイッチＳＷ１０がオンする。これにより、前段の差動増幅器１５の非反転入力端子１９及び反転入力端子２０が短絡され、両端子にアナログ信号の電圧が印加される。スイッチＳＷ９がオフしスイッチＳＷ１０がオンしている場合、２段増幅器１７はリセットモードで動作している。
【００６６】
クロック信号の立ち上がりから所定時間ｔ１だけ経過後クロック信号が立ち下がるまでの間、図３に示すようにスイッチＳＷ９がオンし、スイッチＳＷ１０がオフする。これにより、前段の差動増幅器１５の非反転入力端子１９にはアナログ信号の電圧が印加され、反転入力端子２０には参照電圧が印加される。スイッチＳＷ９がオンしスイッチＳＷ１０がオフしている場合、２段増幅器１７は比較モードで動作している。
【００６７】
切り替えスイッチ２２は、クロック信号に応じて短絡（オン）・開放（オフ）が切り替わる。具体的には、クロック信号の立ち下がり後、立ち上がりから所定期間ｔ１が経過するまでの間、切り替えスイッチ２２はオンとなり、２段増幅器１７がリセットモードとして動作する。一方、クロック信号の立ち上がりから所定時間ｔ１だけ経過後クロック信号が立ち下がるまでの間、切り替えスイッチ２２はオフとなり、２段増幅器１７は比較モードとして動作する。
【００６８】
２段増幅器１７がリセットモードで動作する場合、図４に示す切り替えスイッチ２２がオンとなり、後段の差動増幅器１６の負荷回路２３がダイオード接続の負荷回路となる。これにより、リセットモード時の後段の差動増幅器１６の利得が低減する。
【００６９】
２段増幅器１７が比較モードで動作する場合、図４に示す切り替えスイッチ２２がオフとなり、後段の差動増幅器１６の負荷回路２３が電流源負荷回路となる。さらに、切り替えスイッチ２２がオフとなることで、トランジスタＴ３４、Ｔ３５のゲート端子と差動増幅器１６の出力端子２５，２６とが容量素子Ｃ１，Ｃ２を介して接続される。これにより、トランジスタＴ３４，Ｔ３５のゲート端子に出力信号が正帰還され、差動増幅器１６の利得がさらに増加する。
【００７０】
差動増幅器１６の利得をリセットモード時よりも比較モード時の方が大きくなるようにしている。これにより、２段増幅器１７は、前段の差動増幅器１５のオフセット電圧を見かけ上で圧縮するようにしている。
【００７１】
以下、前段の差動増幅器１５のオフセット電圧を見かけ上で圧縮する点について説明する。差動増幅器１５のオフセット電圧をＶｏｓ、リセットモード時の２段増幅器１７の利得をＧｒ、比較モード時の２段増幅器１７の利得をＧｃ（Ｇｒ＞Ｇｃ）、比較モード時の入力電圧をＶｉｎとすると、リセットモード時の出力電圧Ｖｏｕｔは、
Ｖｏｕｔ＝Ｇｒ・Ｖｏｓ
となる。比較モード時の出力電圧Ｖｏｕｔは、
Ｖｏｕｔ＝Ｇｃ・Ｖｉｎ
となることから、
Ｇｒ・Ｖｏｓ＝Ｇｃ・Ｖｉｎ
となり、
Ｖｉｎ＝Ｖｏｓ・Ｇｒ／Ｇｃ
となる。
【００７２】
このように、モードによって差動増幅器１６の利得を増減する２段増幅器１７では、オフセット電圧がＧｒ／Ｇｃ倍（Ｇｒ＞Ｇｃ）に圧縮されており、入力換算オフセットがＶｏｓ・Ｇｒ／Ｇｃと表せることになる。
【００７３】
特に、本実施形態に係る差動増幅器１６では、比較モード時に容量素子Ｃ１，Ｃ２を介してトランジスタＴ３４，Ｔ３５のゲート端子と出力端子とを接続することで、正帰還を実現している。そのため、単に負荷回路２３を電流源負荷とする場合に比べ利得をＡ１増加させることができる。これにより、２段増幅器１７は、切り替えスイッチ２２をオフとし、負荷回路２３を単に電流源負荷とした場合に比べ利得増加分Ａ１だけさらにオフセット電圧を圧縮することができる。
【００７４】
しかしながら、比較モード時に差動増幅器１６の負荷回路２３を正帰還とすることで、切り替えスイッチ２２のオフリーク電流の影響により、差動増幅器１６の利得が減少してしまう場合がある。以下、図６を用いて切り替えスイッチ２２のオフリーク電流の影響について説明する。図６は、図４に示す差動増幅器１６からリークキャンセルスイッチ３０を除いた構成となっている。
【００７５】
図６（ａ）に示すように、比較モード時には、切り替えスイッチ２２はオフになっている。具体的には切り替えスイッチ２２として動作するトランジスタＴ３６，Ｔ３７のゲート端子に電圧が印加されず、各トランジスタＴ３６，Ｔ３７がオフとなっている。
【００７６】
正相入力端子２７に正相入力信号が印加され、正相入力端子２７の電位が上昇すると、逆相出力信号が負荷回路２３に正帰還され、容量素子Ｃ１とトランジスタＴ３４のゲート端子との間の電位が上昇する。これにより、増幅部２１のトランジスタＴ３２と、負荷回路２３のトランジスタＴ３４との間の電位が下降する。
【００７７】
逆相入力端子２８に逆相入力信号が印加され、逆相入力端子２８の電位が下降すると、正相出力信号が負荷回路２３に正帰還され、容量素子Ｃ２とトランジスタＴ３５のゲート端子との間の電位が下降する。これにより、増幅部２１のトランジスタＴ３３と、負荷回路２３のトランジスタＴ３５との間の電位が上昇する。
【００７８】
図６（ｂ）に示すように、比較モード開始から時間が経過するほど正帰還による利得増加によって、増幅部２１のトランジスタＴ３２と負荷回路２３のトランジスタＴ３４との間の電位の下降量が増加する。増幅部２１のトランジスタＴ３２と負荷回路２３のトランジスタＴ３４との間の電位の下降量が増加すると、切り替えスイッチ２２であるトランジスタＴ３６のドレイン端子とソース端子との間の電位差が大きくなり、オフリーク電流が発生してしまう。
【００７９】
同様に、比較モード開始から時間が経過するほど正帰還による利得増加によって、増幅部２１のトランジスタＴ３３と負荷回路２３のトランジスタＴ３５との間の電位の上昇量が増加する。増幅部２１のトランジスタＴ３３と負荷回路２３のトランジスタＴ３５との間の電位の上昇量が増加すると、切り替えスイッチ２２であるトランジスタＴ３７のドレイン端子とソース端子との間の電位差が大きくなり、オフリーク電流が発生してしまう。
【００８０】
図６（ｂ）に示すように、オフリーク電流は、トランジスタＴ３６の容量素子Ｃ１と接続している他端側から、トランジスタＴ３４のドレイン端子と接続している一端側へと流れる。また、オフリーク電流は、トランジスタＴ３７の、トランジスタＴ３５のドレイン端子と接続している一端側から、容量素子Ｃ２と接続している他端側へと流れる。
【００８１】
これにより、図６（ｃ）に示すように、容量素子Ｃ１とトランジスタＴ３４のゲート端子との間の電位が下降し、増幅部２１のトランジスタＴ３２と負荷回路２３のトランジスタＴ３４との間の電位が上昇する。また、容量素子Ｃ２とトランジスタＴ３５のゲート端子との間の電位が上昇し、増幅部２１のトランジスタＴ３３と負荷回路２３のトランジスタＴ３５との間の電位が下降する。これにより、利得が反転してしまう。
【００８２】
図６（ｄ）に示すように、差動増幅器１６は、負荷回路２３に出力信号を正帰還しているため、利得が反転したまま時間が経過するほど正帰還によって利得がさらに減少する。これにより、増幅部２１のトランジスタＴ３２と負荷回路２３のトランジスタＴ３４との間の電位の上昇量が増加し、切り替えスイッチ２２であるトランジスタＴ３６のドレイン端子とソース端子との間の電位差が大きくなり、オフリーク電流が発生してしまう。このオフリーク電流は、トランジスタＴ３６の、トランジスタＴ３４のドレイン端子と接続している一端側から、容量素子Ｃ１と接続している他端側へと流れる。
【００８３】
同様に、増幅部２１のトランジスタＴ３３と負荷回路２３のトランジスタＴ３５との間の電位の下降量が増加し、切り替えスイッチ２２であるトランジスタＴ３７のドレイン端子とソース端子との間の電位差が大きくなり、オフリーク電流が発生してしまう。このオフリーク電流は、トランジスタＴ３７の、容量素子Ｃ２と接続している他端側から、トランジスタＴ３３のドレイン端子と接続している一端側へと流れる。
【００８４】
図６（ｄ）に示すオフリーク電流の影響で容量素子Ｃ１とトランジスタＴ３４のゲート端子との間の電位が上昇し、増幅部２１のトランジスタＴ３２と負荷回路２３のトランジスタＴ３４との間の電位が下降する。また、容量素子Ｃ２とトランジスタＴ３５のゲート端子との間の電位が下降し、増幅部２１のトランジスタＴ３３と負荷回路２３のトランジスタＴ３５との間の電位が上昇する。これにより、利得が反転し、図６（ａ）に示す状態となる。
【００８５】
このように、切り替えスイッチ２２にオフリーク電流が流れると、切り替えスイッチ２２の両端の電位が上昇又は下降を繰り返し、差動増幅器１６の利得が反転を繰り返してしまう。
【００８６】
製造プロセスによって切り替えスイッチ２２にオフリーク電流が流れやすい回路の場合、この影響が顕著にあらわれ、リセットモード時に比べ比較モード時の差動増幅器１６の利得が不安定になってしまう。
【００８７】
オフリーク電流による利得の反転は、オフリーク電流が流れやすい回路だけでなく、例えば１ＭＨｚのクロック信号を用いた場合のように、クロック信号の周波数が低い場合にも発生する。クロック信号の周波数が低い場合、比較モードの期間が長くなるため、正帰還によって増幅部２１と負荷回路２３との間の電位が大きくなりオフリーク電流が大きくなりやすいためである。
【００８８】
そこで、本実施形態に係る差動増幅器１６は、オフリーク電流の影響を低減するために、リークキャンセルスイッチ３０を備える。リークキャンセルスイッチ３０は、リーク電流と反対方向に、すなわち正帰還を維持する方向にリークキャンセル電流を流す。これにより、差動増幅器１６は、リーク電流による利得の反転を抑制し、動作が不安定になることを抑制している。
【００８９】
図７に示すように、リークキャンセルスイッチ３０は、ドレイン端子が正相出力端子２６に、ソース端子がトランジスタＴ３５のゲート端子に接続されたトランジスタＴ３８と，ドレイン端子が逆相出力端子２５に、ソース端子がトランジスタＴ３４のゲート端子に接続されたトランジスタＴ３９とを備えている。トランジスタＴ３８，Ｔ３９のゲート端子は、いずれもグランドに接地されており、リークキャンセルスイッチ３０は、常にオフ状態となっている。
【００９０】
以下、リークキャンセルスイッチ３０の比較モード時の動作を説明する。比較モード開始後、時間が経過するほど図６（ｂ）に示すように正帰還により利得が増加し、増幅部２１のトランジスタＴ３３と負荷回路２３のトランジスタＴ３５との間、即ち正相出力端子の電位が上昇する。容量素子Ｃ１とトランジスタＴ３４のゲート端子との間の電位も上昇するが、上昇量は正相出力端子２６の方が大きい。従って、図７に示すように、リークキャンセルスイッチ３０のトランジスタＴ３８のドレイン端子の電位がソース端子より大きくなり、ドレイン端子からソース端子へトランジスタＴ３８のオフリーク電流が流れる。
【００９１】
上述したように、正帰還による利得上昇により、増幅部２１のトランジスタＴ３２と負荷回路２３のトランジスタＴ３５との間の電位が下降する。これにより、切り替えスイッチ２２のトランジスタＴ３６に、容量素子Ｃ１に接続された他端側からトランジスタＴ３４のドレイン端子と接続している一端側へとオフリーク電流が流れる。
【００９２】
リークキャンセルスイッチ３０がない場合は、図６（ｃ）のように容量素子Ｃ１とトランジスタＴ３４のゲート端子との間の電位が下降する。一方、図７に示すように、本実施形態に係る差動増幅器１６では、トランジスタＴ３６の容量素子Ｃ１に接続された他端にリークキャンセルスイッチ３０のトランジスタＴ３８からオフリーク電流が流入する。これにより、容量素子Ｃ１とトランジスタＴ３４のゲート端子との間の電位の下降が抑制され、差動増幅器１６の利得が反転しない。このようにトランジスタＴ３８のオフリーク電流は、切り替えスイッチ２２のオフリーク電流の影響をキャンセルするリークキャンセル電流として働く。
【００９３】
同様に、増幅部２１のトランジスタＴ３２と負荷回路２３のトランジスタＴ３４との間、即ち逆相出力端子２５の電位が下降する。容量素子Ｖ２とトランジスタＴ３５のゲート端子との間の電位も下降するが、下降量は逆相出力端子２５の方が大きい。従って、図７に示すように、リークキャンセルスイッチ３０のトランジスタＴ３９のドレイン端子の電位がソース端子より大きくなり、ソース端子からドレイン端子へトランジスタＴ３９のオフリーク電流が流れる。
【００９４】
切り替えスイッチ２２のトランジスタＴ３７にトランジスタＴ３５のドレイン端子と接続している一端側から容量素子Ｃ２に接続された他端側へとオフリーク電流が流れるとともに、リークキャンセルスイッチ３０のトランジスタＴ３８からトランジスタＴ３７の容量素子Ｃ２に接続された他端へトランジスタＴ３８のオフリーク電流が流入する。これにより、容量素子Ｃ２とトランジスタＴ３５のゲート端子との間の電位の上昇が抑制され、差動増幅器１６の利得が反転しない。このようにトランジスタＴ３９のオフリーク電流は、切り替えスイッチ２２のオフリーク電流の影響をキャンセルするリークキャンセル電流として働く。
【００９５】
容量素子Ｃ１とトランジスタＴ３４のゲート端子との間の電位の下降又は上昇を抑制するためには、リークキャンセルスイッチ３０のトランジスタＴ３８に流れるリークキャンセル電流の大きさが、切り替えスイッチ２２のトランジスタＴ３６に流れるオフリーク電流と同じかそれ以上であればよい。同様に、容量素子Ｃ２とトランジスタＴ３５のゲート端子との間の電位の上昇又は下降を抑制するためには、リークキャンセルスイッチ３０のトランジスタＴ３９に流れるリークキャンセル電流の大きさが、切り替えスイッチ２２のトランジスタＴ３７に流れるオフリーク電流と同じかそれ以上であればよい。
【００９６】
これは、例えばトランジスタＴ３８，Ｔ３９のゲート幅をトランジスタＴ３６，Ｔ３７のゲート幅と同じもしくはそれより大きくすること、又はトランジスタＴ３８，Ｔ３９のゲート長をトランジスタＴ３６，Ｔ３７のゲート長と同じかより小さくすることで実現できる。
【００９７】
このように、比較モード時に、切り替えスイッチ２２のオフリーク電流と同じもしくはそれより大きいリークキャンセル電流を、正帰還を維持する方向に流すことで、リークが発生しやすい製造プロセスで回路を製造した場合やアナログ／デジタル変換器１を低速で動作させた場合でも差動増幅器１６の利得の発振を抑制することができる。このように、差動増幅器１６を有するアナログ／デジタル変換器１は、切り替えスイッチに流れるリーク電流の影響を抑制し利得の発振を抑えることができる。
【００９８】
なお、上述したアナログ／デジタル変換器１では、２段増幅器１７の後段の差動増幅器として図５に示す差動増幅器１６を用いているが、これに限られず図８〜図１２に示す差動増幅器１６ａ〜１６ｅを用いてもよい。なお、図８〜図１２では、図５に示す回路と同一の機能を有するものには同一の符号付している。
【００９９】
図８に示す差動増幅器１６ａは、一端が負荷回路２３のトランジスタＴ３４のゲート端子に接続され、他端がグランドに接地された容量素子Ｃ３と、一端が負荷回路２３のトランジスタＴ３５のゲート端子に接続され、他端がグランドに接地された容量素子Ｃ４とを備えている。
【０１００】
容量素子Ｃ３，Ｃ４を接続することで、比較モード時の動作点をより安定させることができる。
【０１０１】
次に、図９に示す差動増幅器１６ｂは、トランジスタＴ３４にカスコード接続されたトランジスタＴ４０とトランジスタＴ３５にカスコード接続されたトランジスタＴ４１と、を備える。トランジスタＴ４０，Ｔ４１には所定のバイアス電圧が印加される。
【０１０２】
図１０に示す差動増幅器１６ｃは、トランジスタＴ３２にカスコード接続されたトランジスタＴ４２とトランジスタＴ３３にカスコード接続されたトランジスタＴ４３と、を備える。トランジスタＴ４２，Ｔ４３には所定のバイアス電圧が印加される。
【０１０３】
図１１に示す差動増幅器１６ｄは、正相出力端子２６と容量素子Ｃ１との間に設けられ正相出力信号を増幅して容量素子Ｃ１に入力する増幅器４４と、逆相出力端子２５と容量素子Ｃ２との間に設けられ逆相出力信号を増幅して容量素子Ｃ２に入力する増幅器４５と、を有する。なお、増幅器４４，４５に換えてバッファを用いてもよい。また、図１１では、リークキャンセルスイッチ３０のトランジスタＴ３８の一端を増幅器４４の入力側と接続しているが、増幅器４４の出力側に接続し、トランジスタＴ３８と容量素子Ｃ１が並列接続されるようにしてもよい。同様にリークキャンセルスイッチ３０のトランジスタＴ３９の一端を増幅器４５の出力側に接続し、トランジスタＴ３９と容量素子Ｃ２とが並列接続されるようにしてもよい。
【０１０４】
図１２に示す差動増幅器１６ｅは、一端が正相入力端子２７に接続され、他端が負荷回路２３のトランジスタＴ３４のゲート端子に接続された容量素子Ｃ５と、一端が逆相入力端子２８に接続され、他端が負荷回路２３のトランジスタＴ３５のゲート端子に接続された容量素子Ｃ６と、を備える。
【０１０５】
容量素子Ｃ５，Ｃ６の効果を説明する。
差動増幅器１６ｅの増幅部２１のトランジスタＴ３２，Ｔ３３のトランスコンダクタンスをｇｍ１、負荷回路２３のトランジスタＴ３４，Ｔ３５のトランスコンダクタンスをｇｍ２、負荷回路２３の負荷容量をＣ、比較モードの期間をｔとすると、リセットモード時の利得Ｇｒは、
Ｇｒ＝ｇｍ１／ｇｍ２
と表される。
【０１０６】
一方、比較モード時の利得は、比較モードの期間が短い間では、
Ｇｃ＝（ｇｍ１＋ｇｍ２）／Ｃ・ｔ
と表せることから、入力換算オフセットは、
Ｖｉｎ＝Ｖｏｓ・Ｃ／（ｇｍ２＋ｇｍ２／ｇｍ１）・ｔ）
と表せることになる。
【０１０７】
容量素子Ｃ５，Ｃ６がない回路では、入力換算オフセットが
Ｖｉｎ＝Ｖｏｓ・Ｃ／（ｇｍ２・ｔ）
となることから、容量素子Ｃ５，Ｃ６を設けることで、ｇｍ２・ｇｍ１の分オフセット圧縮の効果が増大したことになる。
【０１０８】
なお、上述した図８〜図１２に示す差動増幅器１６ａ〜ｅのいくつかを組合せてアナログ／デジタル変換器１の差動増幅器として用いてもよい。
【０１０９】
以上、実施形態のうちいくつかを図面に基づいて詳細に説明したが、これらは例示であり、上記記載の態様を始めとして、当業者の知識に基づいて、種々の変形、改良を施した他の実施形態で実施をすることができる。
【符号の説明】
【０１１０】
１  アナログ／デジタル変換器
２  サンプルホールド手段
３  参照電圧生成手段
４  比較手段
５  論理処理手段
６  ホールド信号線
７，８  上位ビット側参照電圧信号線
９，１０  下位ビット側参照電圧信号線
１１  上位ビット側比較手段
１２  下位ビット側比較手段
１３  増幅手段
１４  比較保持手段
１５，１６  差動増幅器
２１  増幅部
２２  切り替えスイッチ
２３  負荷回路 
２４  振幅制限手段
３０  リークキャンセルスイッチ
【図１】
2012205043.tif 000003
【図２】
2012205043.tif 000004
【図３】
2012205043.tif 000005
【図４】
2012205043.tif 000006
【図５】
2012205043.tif 000007
【図６】
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【図７】
2012205043.tif 000009
【図８】
2012205043.tif 000010
【図９】
2012205043.tif 000011
【図１０】
2012205043.tif 000012
【図１１】
2012205043.tif 000013
【図１２】
2012205043.tif 000014