(57)【要約】【課題】高歩留まりの薄型半導体装置の製造方法を提供する。【解決手段】まず、半導体ウェハ１０の第１の主面Ｓ１に、複数の素子領域３およびこの素子領域３にコンタクトする端子電極５を形成し、こののち半導体ウェハ１０の第１の主面Ｓ１と対向する第２の主面Ｓ２を、半導体ウェハ１０の外周縁部を残して、所望の厚さとなるまで、薄肉化する。そして、薄肉化された半導体ウェハ１０の前記第２の主面Ｓ２に、金属層６を形成し、こののち、金属層６上に絶縁被膜７を形成し、最後に、半導体ウェハ１０の素子領域３毎にダイシングラインＤ．Ｌ．に沿って分割することで、分断された個々の半導体装置を得るものである。【選択図】図１
2012182239.tif 000002
【特許請求の範囲】
【請求項１】
半導体ウェーハの第１の主面に、複数の素子領域および前記素子領域にコンタクトする端子電極を形成する素子形成工程と、
前記半導体ウェーハの前記第１の主面と対向する第２の主面を、前記半導体ウェーハの外周縁部を残して、所望の厚さとなるまで、薄肉化する工程と、
薄肉化された前記半導体ウェーハの前記第２の主面に、金属層を形成する工程と、
前記金属層上に絶縁被膜を形成する工程と、
前記半導体ウェーハの前記素子領域を分割し、複数の半導体装置に分断する工程とを含む半導体装置の製造方法。
【請求項２】
請求項１に記載の半導体装置の製造方法であって、
前記分断する工程は、前記半導体ウェーハの外周縁部を切り取るように、第２主面側から多角形状にカットを行う工程である半導体装置の製造方法。
【請求項３】
請求項１に記載の半導体装置の製造方法であって、
前記薄肉化する工程に先立ち、前記第２の主面を全面研磨し、前記半導体ウェーハを中間的な厚さまで薄肉化する工程を含む半導体装置の製造方法。
【請求項４】
請求項１乃至３のいずれかに記載の半導体装置の製造方法であって、
前記絶縁被膜を形成する工程は、樹脂膜を形成する工程を含む半導体装置の製造方法。
【請求項５】
請求項４に記載の半導体装置の製造方法であって、
前記樹脂膜を形成する工程は、シート状樹脂フィルムを貼着する工程である半導体装置の製造方法。
【請求項６】
請求項４に記載の半導体装置の製造方法であって、
前記樹脂膜を形成する工程は、塗布膜を形成する工程である半導体装置の製造方法。
【請求項７】
請求項１に記載の半導体装置の製造方法であって、
前記肉薄化する工程は、少なくとも中央部の厚さが３００μｍ以下となるように前記半導体ウェーハを研磨する工程である半導体装置の製造方法。
【請求項８】
請求項１に記載の半導体装置の製造方法であって、
前記肉薄化する工程は、半導体ウェーハの外周端面よりも１から２０ｍｍ程度の外周端部を残すように前記半導体ウェーハを研磨する工程である半導体装置の製造方法。
【請求項９】
請求項８に記載の半導体装置の製造方法であって、
前記素子形成工程は、
前記素子領域は、第１の導電型のシリコン基板表面に形成された第１の導電型の半導体層内に形成された複数の第２導電型の半導体領域と、前記複数の第２導電型の半導体領域を貫通する複数のトレンチと、前記複数のトレンチの内壁にゲート絶縁膜を介して形成されたゲート電極と、前記第２導電型の半導体領域内に形成された第１導電型の半導体領域からなる複数のソース領域とを具備し、
前記第１の主面に形成される前記端子電極が、
前記ゲート電極のそれぞれに接続されるゲート端子と、
前記ソース領域のそれぞれに接続されるソース端子とで構成され、
前記第２の主面に形成される前記金属層は、前記シリコン基板の裏面全体を覆い、共通のドレイン電極を構成しており、
前記絶縁被膜は前記金属層全体を覆うように形成された半導体装置を前記半導体ウェーハ上に複数個形成する工程である半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に係り、フリップチップ構造の半導体装置に関するものである。
【背景技術】
【０００２】
近年、携帯電話をはじめとした電子機器における低消費電力化、高機能化および高速化に伴って、それに搭載される半導体装置も低消費電力化、高速化が要求されてきている。一般的に電子機器のロードスイッチおよびＤＣ−ＤＣコンバータ等に用いられているトランジスタも、それらに対応するためにオン抵抗の小さなものが要求されている。トランジスタのオン抵抗の低減をはかるためには、個々のデバイスを微細化して、単位面積あたりに配置するトランジスタの密度を大きくすることが、一つの方法としてあげられる。
【０００３】
一例として、ＭＯＳＦＥＴの半導体チップに対し、フリップチップ実装を行い、半導体チップの外縁と半導体装置の外縁とが一致するようにしたチップサイズパッケージ（ＣＳＰ）構造の半導体装置が提案されている（たとえば特許文献１）。
【０００４】
このようなＭＯＳＦＥＴにおいては図１６に一例を示すように、第１の主面に動作領域が設けられる半導体基板の少なくとも動作領域と一部重畳する第２主面側の半導体基板に凹部を設けることで、半導体基板の反りを防止している。この構造では、動作領域の半導体基板が薄肉化されているため、動作速度の向上を図ることができる一方、外周部に肉厚部を有するため、第２の主面側に金属層を形成しても、半導体チップの反りを低減することができる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１０−２０５７６１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら上記構造の半導体装置においては、特許文献１の段落００３３の記載によれば半導体基板の周縁部の肉厚部の厚さ(ｔ１)は２００μｍ、中央部の肉薄部の厚さｔ２は２０μｍ程度であるとされている。この形状は深い凹部を有するコの字の矩形状をなし、深さ(ｔ２)が１８０μｍと、非常に深く入りくぼんでいるため、加工の作業性が悪い。
また、拡散プロセス時のウェハキャリア冶具搭載時、あるいはプローブテスト時、さらには第２の主面側に品種や製造ＬＯＴなどの識別番号を示すマーキングを行う際、などにおいて非常に割れやすいという問題があった。
これはさらに、ダイシング時あるいは包装用のテーピング時、あるいはプリント基板実装時の真空吸着時などにおいて、非常に割れやすく、加工上および品質上の課題があった。
また、肉厚領域が存在するため、製品厚みの薄いものには搭載できず、結果として使用に一定の制限を免れ得ないという問題があった。
本発明は前記実情に鑑みてなされたもので、薄型の半導体装置を信頼性が高くかつ高歩留まりで提供することを目的とする。
【課題を解決するための手段】
【０００７】
そこで本発明の半導体装置は、第１の主面と、前記第１の主面と対向する第２の主面を有し、所望の素子領域を形成した半導体基板と、前記第１の主面に形成された端子電極と、前記第２の主面全体を覆う金属層と、前記金属層全体を覆う絶縁被膜とを備え、前記絶縁被膜の外縁が前記半導体基板の外縁と一致している。
【０００８】
また本発明は、前記半導体装置であって、前記絶縁被膜が、樹脂膜であるものを含む。
【０００９】
また本発明は、前記半導体装置であって、前記樹脂膜が、シート状樹脂フィルムであるものを含む。
【００１０】
また本発明は、前記半導体装置であって、前記樹脂膜は、塗布膜であるものを含む。
【００１１】
また本発明は、前記半導体装置であって、前記半導体基板が、厚さが３００μｍ以下であるものを含む。
【００１２】
また本発明は、前記半導体装置であって、前記絶縁被膜の膜厚は５０μｍ以下であるものを含む。
【００１３】
また本発明は、前記半導体装置であって、前記金属層の膜厚は５０μｍ以下であるものを含む。
【００１４】
また本発明は、前記半導体装置であって、前記端子電極がバンプを備えたものを含む。
【００１５】
また本発明は、前記半導体装置であって、前記素子領域は、第１の導電型のシリコン基板表面に形成された第１の導電型の半導体層内に形成された複数の第２導電型の半導体領域と、前記複数の第２導電型の半導体領域を貫通する複数のトレンチと、前記複数のトレンチの内壁にゲート絶縁膜を介して形成されたゲート電極と、前記第２導電型の半導体領域内に形成された第１導電型の半導体領域からなる複数のソース領域とを具備し、前記第１の主面に形成される前記端子電極が、前記ゲート電極のそれぞれに接続されるゲート端子と、前記ソース領域のそれぞれに接続されるソース端子とで構成され、前記第２の主面に形成される前記金属層は、前記シリコン基板の裏面全体を覆い、共通のドレイン電極を構成しており、前記絶縁被膜は前記金属層全体を覆うように形成されたものを含む。
【発明の効果】
【００１６】
上記構成によれば、この半導体装置においては、金属層と前記絶縁被膜の外縁が半導体基板の外縁と一致しており、金属層を絶縁被膜で覆った状態でダイシングすることによって得られるため、薄型化に対しても破損は低減される。また、全体的に平坦な外径となるため、半導体装置の薄型化が可能となる。
【図面の簡単な説明】
【００１７】
【図１】本発明の実施の形態１に係る半導体装置を示す図であり、（ａ）は上面図、（ｂ）は断面図
【図２】（ａ）乃至（ｅ）は同半導体装置の製造工程の全体を示す概要説明図
【図３】（ａ）乃至（ｄ）はこの半導体装置の素子領域の製造工程を示す図
【図４】本発明の実施の形態１に係る半導体装置の要部説明図
【図５】本発明の実施の形態１に係る半導体装置の等価回路図
【図６】本発明の実施の形態１に係る半導体装置の動作説明図
【図７】本発明の実施の形態２に係る半導体装置を示す断面図
【図８】本発明の実施の形態３に係る半導体装置を示す断面図
【図９】（ａ）乃至（ｄ）は本発明の実施の形態４に係る半導体装置の製造工程の一部を示す概要説明図
【図１０】（ａ）乃至（ｄ）は本発明の実施の形態５に係る半導体装置の製造工程を示す概要説明図
【図１１】（ａ）乃至（ｄ）は本発明の実施の形態６に係る半導体装置の製造工程の一部を示す概要説明図
【図１２】本発明の実施の形態７に係る半導体装置の製造工程の一部を示す概要説明図
【図１３】（ａ）乃至（ｄ）は本発明の実施の形態７に係る半導体装置の製造工程における絶縁被膜の貼着工程を示す概要説明図
【図１４】（ａ）乃至（ｃ）は本発明の実施の形態７に係る半導体装置の製造工程における絶縁被膜の貼着工程を示す概要説明図
【図１５】（ａ）乃至（ｃ）は本発明の実施の形態７に係る半導体装置の製造工程における絶縁被膜の貼着工程を示す概要説明図
【図１６】従来例の半導体装置を示す断面図
【００１８】
以下本発明の実施の形態について、図面を参照しつつ詳細に説明する。
（実施の形態１）
図１（ａ）および（ｂ）は本発明の実施の形態に係る半導体装置の上面図および断面図、図２（ａ）乃至（ｅ）は同半導体装置の製造工程の全体を示す概要説明図である。図３（ａ）乃至（ｄ）はこの半導体装置の素子領域の製造工程を示す図である。図４はこの半導体装置の要部説明図、図５はこの半導体装置の等価回路図、図６はこの半導体装置の動作説明図である。
本実施の形態の半導体装置は１対のＭＯＳＦＥＴを集積化して形成されたもので、図１に示すように、第１の主面Ｓ１と、第１の主面Ｓ１と対向する第２の主面Ｓ２を有し、第１の主面Ｓ１側に素子領域３を形成した半導体基板１と、この第１の主面Ｓ１に形成された端子電極５と、第２の主面Ｓ２全体を覆う金属層６と、この金属層６全体を覆う遮光性のカーボンブラックを添加したソルダレジストからなる絶縁被膜７とを備えている。そして、この金属層６と絶縁被膜７の外縁が半導体基板１の外縁と一致したことを特徴とする。図５にこの半導体装置の等価回路を示すように、２つのＭＯＳＦＥＴがドレイン電極を共通として並列接続されている。
【００１９】
そしてこの半導体装置は、以下のようにして形成される。まず、半導体ウェハ１０の第１の主面Ｓ１に、複数の素子領域３およびこの素子領域３にコンタクトする端子電極５を形成し、こののち半導体ウェハ１０の第１の主面Ｓ１と対向する第２の主面Ｓ２を、半導体ウェハ１０の外周縁部を残して、所望の厚さとなるまで、薄肉化する。そして、薄肉化された半導体ウェハ１０の前記第２の主面Ｓ２に、金属層６を形成し、こののち、金属層６上に絶縁被膜７を形成し、最後に、半導体ウェハ１０の素子領域３毎にダイシングラインＤ．Ｌ．に沿って分割することで、分断された個々の半導体装置を得るものである。ここで各半導体装置は、それぞれドレインを金属層６として共通接続した１対のＭＯＳＦＥＴを搭載したディスクリートＭＯＳＦＥＴを構成するものである。
この半導体ウェハは、出発材料として８インチで厚さ７００μｍのものを用い、半導体ウェハ１０の外周縁部約１０ｍｍを残して、最終的に厚さが２００μｍとなるように肉薄化した。そして、金属層の膜厚は２０μｍとし、絶縁被膜の膜厚は２０μｍとした。このようにしてチップサイズ１．２ｍｍ×１．２ｍｍの半導体装置が得られる。
【００２０】
次に、この半導体装置の製造方法の概要について図面を参照しつつ詳細に説明する。まず、図２（ａ）に示すように、８インチ、厚さ７００μｍの半導体ウェハを用い、この半導体ウェハ１０の第１の主面Ｓ１に、複数の素子領域３を形成する。この図では詳細は省略するが、素子領域３の詳細については後述する。
次いで、図２（ｂ）に示すように、素子領域３の形成された半導体ウェハ１０の第１の主面Ｓ１に絶縁膜４を形成する。
次いで、図２（ｃ）に示すように、半導体ウェハ１０の第１の主面Ｓ１の素子領域に対向する領域を第２の主面Ｓ２側から研磨し、厚さ２００μｍ程度になるまで肉薄化する。このとき半導体ウェハ１０の外周縁から約１０ｍｍの肉厚部１０Ｔを残している。  こののち、図２（ｄ）に示すように、薄肉化された半導体ウェハ１０の前記第２の主面Ｓ２に、スパッタリング法により、膜厚１５μｍのアルミニウム薄膜からなる金属層６を形成する。そして熱処理によりシリコン基板とアルミニウム薄膜とのオーミック接触をとる。
最後に、図２（ｅ）に示すように、半導体ウェハ１０の素子領域３毎にダイシングラインＤ．Ｌ．に沿って分割することで、分断された個々の半導体装置を得る。
なお、前記実施の形態では、裏面の金属層６としてアルミニウム薄膜を用いたが、アルミニウム薄膜に限定されることなく、他の金属でも良い事はいうまでもない。例えばクロム＋ニクロム＋ニッケル＋銀の４層構造とするなど、多層薄膜であってもよい。
【００２１】
他の部分については通例の構成をとっている。
図４に要部拡大断面図を示すように、素子領域３は、エピタキシャル層１ｅ内に形成されたＰ型ウェル３１を貫通するように形成されたトレンチＴにゲート酸化膜を介して形成された多結晶シリコン層からなるトレンチゲート３３と、その両端に一定の深さを持つように形成されたＮ+領域からなるソース領域３２ｓおよびドレイン領域とで構成される。そしてポリシリコンゲート３３上を覆うように酸化シリコン膜からなる層間絶縁膜３４が形成され、この層間絶縁膜３４に開口するようにコンタクトホールが形成されている。そしてこのコンタクトホールを介して、アルミニウム電極が形成され、それぞれソース電極３５ｓ、ゲート電極３５ｇ、ドレイン電極（金属層６）が形成されている。そしてこの上層を覆う酸化シリコン膜からなる絶縁膜４に開口してソースバンプ５ｓ、ゲートバンプ５ｇが形成されている。
そしてこのエピタキシャル層１ｅは、Ｎ型のシリコン基板１ｓ表面に形成されており、ドレイン領域はＮ型のエピタキシャル層１ｅおよびＮ型基板１ｓで構成され、半導体チップの裏面全体が金属層６となっている。そしてこの金属層６全体を覆うように、ソルダレジストからなる絶縁被膜７が形成されている。
【００２２】
すなわち、Ｎ型のシリコン基板１ｓの表面に形成されたＮ型のエピタキシャル層１ｅ内に形成された複数のストライプ状のトレンチＴ内にゲート酸化膜を介して多結晶シリコン層（導電体層）を埋め込み形成したトレンチゲート３３と、このシリコン基板表面を覆う酸化シリコン膜からなる層間絶縁膜３４と、この層間絶縁膜３４に形成された、ソースコンタクトを介してソース領域３２ｓにコンタクトするように形成されたソース電極３５ｓと、トレンチゲート３３の周縁部でトレンチゲート３３に接続されたゲート周辺配線と、ソース電極３５ｓと同一表面上であって、前記ソース電極３５ｓから離間した位置に形成され、前記ゲート周辺配線に接続されるゲート電極３５ｇとを具備している（図４参照）。
【００２３】
次に本発明の半導体装置の製造方法を、図３（ａ）乃至（ｄ）を参照して詳細に説明する。
ストライプ状のトレンチゲート構造を有するＮ型ＭＯＳＦＥＴの製造方法は、図３（ａ）に示すように、半導体基板としてＮ+型のシリコンウェハを使用し、その表面にＮ-型のエピタキシャル層１ｅを形成する。このＮ-型のエピタキシャル層１ｅ内にＰ型ウェル３１を形成する。
【００２４】
次に、図３（b）に示すようにフォトリソグラフィーおよびドライエッチングにより、Ｐ型ウェル３１の形成されたＮ-型のエピタキシャル層１ｅ表面にトレンチＴを形成する。
【００２５】
この後、図３(c)に示すようにトレンチ側壁に熱酸化により厚膜３０ｎｍ程度のゲート酸化膜を形成したのち、トレンチＴ内にＣＶＤ法によって多結晶シリコン膜（トレンチゲート）を堆積し、多結晶シリコンに不純物ドーピングを行う。引き続き、化学機械研磨（ＣＭＰ）あるいはエッチバックにより不要部を除去したのち、熱酸化により、この多結晶シリコン上に酸化シリコン膜からなる層間絶縁膜３４を形成する。
【００２６】
ソース領域３２ｓとなるＮ型拡散層を形成するため、図３(ｄ)に示すように、Ｐ型ウェル３１中にイオン注入法を用いて、リン不純物を注入する。
その後、半導体チップ表面である第１の主面Ｓ１側に絶縁膜３４および保護膜４を堆積しソース電極３５ｓとソース領域３２ｓを電気的に導通させるため、ソースコンタクト開口部を設けて、アルミニウム薄膜を形成し、ソース電極３５ｓなどを構成する金属配線を形成する。このとき、ゲート電極３５ｇ、第２の主面Ｓ２側の金属電極６も同時に形成してもよい。そしてバンプ５ｓ、５ｇを形成する。このようにして、図２（ａ）に示す半導体装置が形成される。図２（ａ）では素子領域３として詳細を省略している。
【００２７】
このようにして形成された半導体装置は、図６に動作説明図を示すように、オン電流は矢印方向に流れる。ここでシリコン基板１ｓ裏面の金属層６とでは金属層６の方が低抵抗であるため、オン電流の経路は矢印のように金属層６を経由して流れる。このように裏面に形成された金属層６は、オン抵抗の低減に大きく寄与し、動作速度の高速化をはかることができる。
【００２８】
また、この金属層６を絶縁被膜で被覆しているため、ダイシング後に、真空チャックあるいはコレットで、分割された半導体装置すなわち半導体チップを搬送する際、キズがついたり、角部に割れやかけが生じ易たりすることはなく、金属層６は絶縁被膜７で確実に保護されている。これに対し、従来はこの金属層６は露出しており、ダイシング後に、真空チャックあるいはコレットで、分割された半導体装置すなわち半導体チップを搬送する際、キズがついたり、角部に割れやかけが生じ易いという問題があった。
【００２９】
このように、本実施の形態の半導体装置では、剛性の高い金属層６を柔らかい絶縁被膜で覆うことで、２層構造の保護膜として作用し、保護膜自体の膜厚は薄くても強度の高い半導体チップを得ることが可能となる。この２層構造の保護膜は半導体チップの第２の主面全体を覆うように形成されているため、反りや歪み等の変形を生じにくく信頼性の高い半導体装置を提供することが可能となる。
このようにして極めて薄型で信頼性の高いチップサイズパッケージ（ＣＳＰ）構造の半導体装置を得ることができる。
【００３０】
また本実施の形態では、絶縁被膜７をカーボンブラックで着色されたソルダレジストで構成しているため、下地の金属層６のわずかな凹凸も吸収し、平坦な塗布膜を得ることができる。そしてこの平坦かつ平滑な塗布膜からなる絶縁被膜上に品種名や製造ロット名などを印刷し、識別表示を行う際に、金属層にキズがついたりすることもなく、また着色された絶縁被膜上に識別性に優れた識別表示を形成することが可能となる。
【００３１】
また金属層６の表面を絶縁被膜で被覆することにより、外観性も良好となる。また着色剤を添加して着色された絶縁被膜とすることで、下地は見えず外観性の向上を図ることができる。
【００３２】
この絶縁被膜７の膜厚は前記実施の形態に限定されるものではないが、５０μｍ以下とするのが望ましい。５０μｍ以下とすることにより、全体としての厚さが厚くなるのを防ぎ、さらには半導体チップの反りを低減することができる。
【００３３】
なお、絶縁被膜としては、ソルダレジストに限定されることなく、ポリイミド膜、エポキシ樹脂、絶縁性シリコン樹脂、フェノール樹脂、アクリル樹脂などの有機系塗布膜、酸化アルミニウム膜、酸化シリコン膜などの酸化膜系絶縁塗布膜等が適用可能である。
また、前記絶縁被膜は、刷毛塗り法で形成したが、このほかトランスファーモールド法、印刷法、コーティング法、スクリーン印刷法など、適宜他の方法も適用可能である。
【００３４】
なお、前記実施の形態では、この半導体ウェハは、出発材料として８インチで厚さ７００μｍのものを用い、半導体ウェハ１０の外周縁部約１０ｍｍを残して、最終的に厚さが２００μｍとなるように肉薄化したが、最終的な厚さは、３００μｍよりも薄ければよく、望ましくは２００μｍ以下である。下限はないが、製造可能要件を考慮すると１μｍ以上である。望ましくは特性を得る為のエピタキシャル層や基板の厚み、叉実用面として外部応力に対する強度や信頼性確保を考慮すると５０μｍ程度であろう。
そして、金属層の膜厚は２０μｍとしたが、５０μｍより薄ければよい。５０μｍよりも厚いと半導体チップの全体厚が厚くなるだけでなく、金属層の熱膨張率が支配的となり反りが生じ易くなる。この金属層の膜厚は肉薄化後の半導体ウェハの膜厚の４分の１以下とするのが望ましい。
また絶縁被膜の膜厚は２０μｍとしたが、５０μｍより薄ければよい。５０μｍよりも厚いと半導体チップの全体厚が厚くなるだけでなく、絶縁被膜の剥離が生じ易くなる。この絶縁被膜の膜厚は金属層の膜厚よりも小さくするのが望ましい。
【００３５】
さらにまた、前記実施の形態では、１対のＭＯＳＦＥＴを搭載した半導体装置について説明したが、本発明は１個のＭＯＳＦＥＴを用いた半導体装置、あるいは他の半導体装置にも適用可能であることはいうまでもない。
【００３６】
（実施の形態２）
次に本発明の実施の形態２について説明する。
図７は本発明の実施の形態２にかかる半導体装置の断面図である。
前記実施の形態では絶縁被膜７としてソルダレジストからなる塗布膜を用いたが、本実施の形態では、図７に示すように、フィルムレジストからなる絶縁被膜７ｔ、つまり貼着により装着するテープ材料を用いたものである。
【００３７】
他の構成については前記実施の形態１と同様であり、ここでは説明を省略する。なお図７において、同一部材には図１において用いたものと同一符号を付した。
この構成によれば、金属層６の裏面にテープ材料等のシート状樹脂フィルムを貼着することで、膜厚のばらつきを低減し、ピンホールのない、絶縁被膜７ｔを形成することが可能となる。金属層６の裏面に貼着すればよいため、取扱がきわめて容易である。
なお、このテープ材料としては、エポキシ樹脂(Epoxy  resin）、エポキシ樹脂に、シリカ（Silica)あるいはアクリル樹脂（Acrylic  polymer)を混合した混合体、黒色の色を得る為に、０．１〜５％のカーボンブラックを混合したもの(Black  film)、フィルムレジスト、あるいは樹脂テープに接着剤を塗布したものなどが適用可能である。
【００３８】
（実施の形態３）
次に本発明の実施の形態３について説明する。
図８は本発明の実施の形態３にかかる半導体装置の断面図である。
前記実施の形態では絶縁被膜は単層膜で構成したが、本実施の形態では、図８に示すように、透光性の絶縁膜であるポリイミド膜７ａと、カーボンブラックを添加した黒色のポリイミド膜７ｂとの２層膜を用いたものである。他は図１で示した半導体装置と同様であるためここでは説明を省略する。なお図８において、同一部材には図１において用いたものと同一符号を付した。
【００３９】
この構成によれば、絶縁被膜を２層膜で構成しているため、キズを防ぐような硬い膜と密着性を向上するような展性の高い膜との２層膜とするなど、それぞれの膜に機能を持たせることもできる。また、最表層にのみ着色を行うようにしてもよい。
また、金属層に接する層は金属酸化膜、酸化シリコン膜あるいは窒化シリコン膜などの無機膜とし、表層側は有機系の塗布膜、あるいは樹脂シートなどで構成してもよい。
【００４０】
以下は、この半導体装置の製造方法の変形例について説明する。
【００４１】
（実施の形態４）
前記実施の形態１では図２（ｅ）の工程において、外周縁に肉厚部１０Ｔを残した半導体ウェハ１０の、中央部の肉薄部をダイシングラインＤ．Ｌに沿って一挙に個片分割したが、本実施の形態では、図９（ａ）乃至（ｃ）に示すように、一旦、外周ラインＯ．Ｄ.Ｌに沿って八角形に切断し、肉厚部１０Ｔを切り落とした後、ダイシングラインＤ．Ｌに沿って個々の半導体チップに分断するものである。
図９（ａ）および（ｂ）は断面図および上面説明図である。
図９（ｃ）はこの八角形に切断された半導体ウェハから半導体チップ１０ｃを切り出す工程を示す図である。
図９（ｄ）はこの八角形に切断された半導体ウェハから切りだされた半導体チップ１０ｃを示す図である。
なお、八角形に限定されず、多角形もしくは、略円形でもよい事は言うまでもない。
【００４２】
他部については、前記実施の形態１と同様であり、ここでは説明を省略する。
この方法によれば、一旦肉厚部１０Ｔを切り落とした後、ダイシングラインＤ．Ｌに沿って個々の半導体チップに分断するため、ダイシングが容易で、切断面の美しい切断が可能となる。
【００４３】
他部については、前記実施の形態１と同様であり、ここでは説明を省略する。
この方法によれば、ダイシングが容易で、切断面の美しい切断が可能となる。
本実施の形態についても、詳細については省略するが、前記実施の形態１で説明したものと同様である。
【００４４】
（実施の形態５）
前記実施の形態１では出発材料として７００μｍの半導体ウェハを用い、図２（ｃ）の工程において、外周縁に肉厚部１０Ｔを残すように、半導体ウェハ１０の中央部を研磨し、一挙に肉薄部を形成したが、本実施の形態では、第２の主面Ｓ２側から研磨し、一旦、厚さ３００μｍ程度になるまで肉薄化し、こののち外周縁に肉厚部１０Ｔを残すように、半導体ウェハ１０の中央部を研磨し、肉薄部を形成する。そしてこののちダイシングラインＤ．Ｌに沿って個片分割し、個々の半導体チップに分断するものである。
【００４５】
まず、前記実施の形態１と同様、８インチ、厚さ７００μｍの半導体ウェハを用い、この半導体ウェハ１０の第１の主面Ｓ１に、複数の素子領域３を形成し、さらに素子領域３の形成された半導体ウェハ１０の第１の主面Ｓ１に絶縁膜４を形成する。
【００４６】
図２（ａ）および（ｂ）に示した工程までは前記実施の形態１と同様である。そしてこののち、図１０（ａ）に示すように、半導体ウェーハ１０の第２の主面Ｓ２側から全面研磨し、一旦、厚さ３００μｍ程度になるまで肉薄化する。
【００４７】
そして、図２（ｃ）に示したのと同様、図１０（ｂ）に示すように、半導体ウェーハ１０の第１の主面Ｓ１の素子領域に対向する領域を第２の主面Ｓ２側から研磨し、厚さ２００μｍ程度になるまで肉薄化する。このとき半導体ウェーハ１０の外周縁から約１０ｍｍの肉厚部１０Ｔを残している。
【００４８】
こののち、図１０（ｃ）に示すように、薄肉化された半導体ウェーハ１０の前記第２の主面Ｓ２に、スパッタリング法により、膜厚１５μｍのアルミニウム薄膜からなる金属層６を形成する。そして熱処理によりシリコン基板とアルミニウム薄膜とのオーミック接触をとる。ここでも金属層としてはアルミニウム薄膜に限定されることなく、他の金属でも良く、またクロム＋ニクロム＋ニッケル＋銀などの多層膜で構成してもよい。
【００４９】
最後に、絶縁被膜７を形成し、図１０（ｄ）に示すように、半導体ウェーハ１０の素子領域３毎にダイシングラインＤ．Ｌ．に沿って分割することで、分断された個々の半導体装置を得る。
【００５０】
この方法によれば、一旦肉薄化してから、素子領域に対向する面側を肉薄化しているため、半導体基板の受けるストレスは低減され、信頼性の高い半導体装置を提供することが可能となる。
【００５１】
（実施の形態６）
前記実施の形態５では図１０（ｄ）の工程において、外周縁に肉厚部１０Ｔを残した半導体ウェーハ１０の、中央部の肉薄部をダイシングラインＤ．Ｌ．に沿って一挙に個片分割したが、本実施の形態では、図１１（ａ）乃至（ｄ）に示すように、一旦、外周ラインＯ．Ｄ.Ｌ.に沿って八角形に切断し、肉厚部１０Ｔを切り落とした後、ダイシングラインＤ．Ｌ.に沿って個々の半導体チップに分断するものである。
図１１（ａ）および（ｂ）は断面図および上面説明図である。
図１１（ｃ）はこの八角形に切断された半導体ウェーハから半導体チップ１０ｃを切り出す工程を示す図である。
図１１（ｄ）はこの八角形に切断された半導体ウェーハから切りだされた半導体チップ１０ｃを示す図である。
なお、八角形に限定されず、多角形もしくは、略円形でもよい事は言うまでもない。
【００５２】
他部については、前記実施の形態５と同様であり、ここでは説明を省略する。
この方法によれば、一旦肉厚部１０Ｔを切り落とした後、ダイシングラインＤ．Ｌ.に沿って個々の半導体チップに分断するため、ダイシングが容易で、切断面の美しい切断が可能となる。
【００５３】
（実施の形態７）
前記実施の形態５では図１０（ｄ）の工程において、半導体ウェーハ１０の第２の面全体に絶縁被膜を形成したが、図１２に示すように外周縁に肉厚部１０Ｔを残した半導体ウェーハ１０の、中央部の肉薄部の第２の主面Ｓ２側に選択的に樹脂膜からなる絶縁被膜７ｔを形成してもよい。以下にこの絶縁被膜７ｔの貼着方法について説明するが、他の工程については前記実施の形態６と同様であるためここでは説明を省略する。
【００５４】
なお、このテープ材料としてエポキシ樹脂を主成分とする絶縁被膜７ｔを貼着する方法の一例を説明する。図１３（ａ）乃至（ｄ）、図１４（ａ）乃至（ｃ）、図１５（ａ）乃至（ｃ）は本発明の実施の形態７に係る半導体装置の製造工程における絶縁被膜の貼着工程を示す概要説明図である。樹脂材料としては前記実施の形態２で説明した材料と同様の樹脂が適用可能である。以下の図では半導体ウェーハ１０のうち１ユニットの半導体基板１となる部分のみウェハとして示す。
ず、図１３（ａ）に示すように、絶縁被膜７ｔとなる、エポキシ樹脂を主成分とする絶縁性樹脂を、ＰＥＴフィルムからなる第１の剥離材１７上に成膜し、第２の剥離材２７を貼り合わせて、３層構造の絶縁テープを形成する。
そして、図１３（ｂ）に示すように、絶縁被膜７ｔと第２の剥離材２７をウェーハ形状に符合したカッティングラインＣ．Ｌ.に沿ってほぼ円形あるいは多角形状にカットする。
こののち、図１３（ｃ）に示すように、第１の剥離材１７に貼着された絶縁被膜７ｔを第２の剥離材２７から剥離し、図１３（ｄ）に示すように、ウェーハ形状に符合したてほぼ円形あるいは多角形状にカットされた絶縁被膜７ｔを得る。
【００５５】
そして、図１４（ａ）に示すように、加熱ステージ４００を８０℃程度に加熱し、この加熱ステージ４００上にウェハ（半導体基板１）を載置し、上記絶縁被膜７ｔの位置合わせを行う。
そして、図１４（ｂ）に示すように、絶縁被膜７ｔと第１の剥離材１７を、６０℃に加熱したローラ５００を５０ｍｍ／ｓｅｃで回転させ、ウェハ（半導体基板１）裏面に絶縁被膜７ｔを仮固着する。
こののち、図１４（ｃ）に示すように、第１の剥離材１７上の絶縁被膜７ｔに貼着されたウェーハ１ごと加熱ステージ４００から退避させる。
【００５６】
そして、図１５（ａ）に示すように、常温の冷却ステージ６００にウェハ（半導体基板１）を載置する。
そして、図１５（ｂ）に示すように、絶縁被膜７ｔから第１の剥離材１７を、剥離する。
こののち、図１５（ｃ）に示すように、ウェハ（半導体基板１）１上の絶縁被膜７ｔを冷却ステージ６００から分離後、１３０℃で２時間硬化させて、一体化する。
【００５７】
なお、前記半導体装置においてはバンプを形成した半導体装置について説明したが、必ずしもバンプは必要ではなく、別途スティフナーと呼ばれる支持基板を用いてソルダボールとの接続を行うなど適宜変更可能である。
【産業上の利用可能性】
【００５８】
以上説明してきたように、本発明によれば、薄型で信頼性の高い半導体装置において高歩留まり化が可能であることから、リチウムイオン二次電池の制御回路などに有効である。
【符号の説明】
【００５９】
Ｓ１  第１の主面
Ｓ２  第２の主面
１  半導体基板
１ｓ  シリコン基板
１ｅ  エピタキシャル層
３  素子領域
４  絶縁膜
６  金属層
７、７ｔ  絶縁被膜
１０  半導体ウェハ
１７  第１の剥離材
Ｔ  トレンチ
２７  第２の剥離材
３１  Ｐ型ウェル
３２ｓ  ソース領域  
３４  層間絶縁膜
３３  トレンチゲート
３５ｓ  ソース電極
３５ｇ  ゲート電極
【図１】
2012182239.tif 000003
【図２】
2012182239.tif 000004
【図３】
2012182239.tif 000005
【図４】
2012182239.tif 000006
【図５】
2012182239.tif 000007
【図６】
2012182239.tif 000008
【図７】
2012182239.tif 000009
【図８】
2012182239.tif 000010
【図９】
2012182239.tif 000011
【図１０】
2012182239.tif 000012
【図１１】
2012182239.tif 000013
【図１２】
2012182239.tif 000014
【図１３】
2012182239.tif 000015
【図１４】
2012182239.tif 000016
【図１５】
2012182239.tif 000017
【図１６】
2012182239.tif 000018