(57)【要約】【課題】  ゲート電極からソース及びドレインまでの領域を覆う絶縁膜が、寄生容量増大の要因になっている。【解決手段】  半導体層を有する基板の上にゲート電極が形成されている。半導体層の上に、ゲート電極から相互に反対側に離れて、ソース電極及びドレイン電極が形成されている。ソース電極とドレイン電極との間の半導体層の上に、ソース電極及びドレイン電極から離れて配置されたゲート横絶縁膜が形成されている。ゲート横絶縁膜には、ゲート電極の下端が充填されたゲート用開口が設けられている。【選択図】  図１
2012094726.tif 000002
【特許請求の範囲】
【請求項１】
半導体層を有する基板の上に形成されたゲート電極と、
前記半導体層の上に、前記ゲート電極から相互に反対側に離れて形成されたソース電極及びドレイン電極と、
前記ソース電極と前記ドレイン電極との間の前記半導体層の上に、前記ソース電極及び前記ドレイン電極から離れて配置され、前記ゲート電極の下端が充填されたゲート用開口が設けられたゲート横絶縁膜と
を有する電界効果トランジスタ。
【請求項２】
前記ゲート用開口の、前記ソース電極側の側面が、前記ドレイン電極側の側面よりも高い請求項１に記載の電界効果トランジスタ。
【請求項３】
前記ゲート用開口の、前記ドレイン電極側の側面が、前記ソース電極側の側面よりも高い請求項１に記載の電界効果トランジスタ。
【請求項４】
前記ゲート用開口の側面が、階段状の形状を有する請求項１に記載の電界効果トランジスタ。
【請求項５】
前記ゲート電極は、
前記前記ゲート用開口内に充填された第１のゲート部分と、
前記第１のゲート部分の上に配置され、ゲート長方向の寸法が前記第１のゲート部分よりも大きく、前記ゲート横絶縁膜の一部と重なる第２のゲート部分と
を含む請求項１乃至４のいずれか１項に記載の電界効果トランジスタ。
【請求項６】
電子走行層及び電子供給層が形成された基板の、前記電子供給層の上に、面内方向に間隔を隔てて配置されたソース電極及びドレイン電極と、
前記ソース電極及びドレイン電極との間の前記電子供給層の上に形成された半導体からなるキャップ層と、
前記キャップ層の上に形成されたゲート電極と、
前記キャップ層の上に、前記ソース電極及び前記ドレイン電極から離れて配置され、前記ゲート電極の下端が充填されたゲート用開口が設けられたゲート横絶縁膜と
を有する電界効果トランジスタ。
【請求項７】
半導体層を有する基板の上に、ソース電極及びドレイン電極を形成する工程と、
前記半導体層の上に、ネガ型の電子線感光性絶縁膜を形成する工程と、
前記電子線感光性絶縁膜を電子線で露光し、現像することにより、前記ソース電極とドレイン電極との間に、第１のゲート用開口を有し、前記ソース電極及びドレイン電極から離れているゲート横絶縁膜を形成する工程と、
前記半導体層及び前記ゲート横絶縁膜の上に、ゲート長方向の寸法が前記第１のゲート用開口よりも大きな第２のゲート用開口を有するレジスト膜を形成する工程と、
前記第１のゲート用開口及び前記第２のゲート用開口内を埋め込むように、ゲート電極を形成する工程と、
前記ゲート電極を形成した後、前記レジスト膜を除去する工程と
を有する電界効果トランジスタの製造方法。
【請求項８】
基板の上に、電子走行層及び電子供給層を形成する工程と、
前記電子供給層の上に、面内方向に間隔を隔てて配置されたソース電極とドレイン電極、及び前記ソース電極から前記ドレイン電極まで至る半導体からなるキャップ層を形成する工程と、
前記キャップ層、前記ソース電極、及び前記ドレイン電極の上に、ネガ型の電子線感光性絶縁膜を形成する工程と、
前記電子線感光性絶縁膜を電子線で露光し、現像することにより、前記ソース電極とドレイン電極との間に、第１のゲート用開口を有し、前記ソース電極及びドレイン電極から離れているゲート横絶縁膜を形成する工程と、
前記キャップ層及び前記ゲート横絶縁膜の上に、ゲート長方向の寸法が前記第１のゲート用開口よりも大きな第２のゲート用開口を有するレジスト膜を形成する工程と、
前記第１のゲート用開口及び前記第２のゲート用開口内を埋め込むように、ゲート電極を形成する工程と、
前記ゲート電極を形成した後、前記レジスト膜を除去する工程と
を有する電界効果トランジスタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電界効果トランジスタ及びその製造方法に関する。
【背景技術】
【０００２】
化合物半導体、特にＩｎＰ−ＨＥＭＴ、ＧａＮ−ＨＥＭＴを用いた高出力高周波用デバイスでは、ゲート電極の真性容量及び寄生容量が、デバイスの高速性を決定付ける。これらのデバイスに、さらなる高速性が求められている。
【０００３】
従来の高周波用デバイスの製造に用いられている一般的なゲート電極の形成方法について説明する。半導体基板の上に絶縁材料からなる表面保護膜を形成する。この表面保護膜の上にレジスト膜を形成し、ゲート電極に対応する開口を形成する。レジスト膜をエッチングマスクとして、表面保護膜をエッチングする。ゲート電極の蒸着及びリフトオフにより、断面がＴ型のゲート電極が形成される。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００９−８８０９７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
デバイスの高速性を向上させるために、ゲート電極の寄生容量及び真性容量を低減させることが望まれる。寄生容量は、ゲート電極及びその周辺の構造に依存する。従来の構造では、ゲート電極からソース及びドレインまでの半導体表面を絶縁膜が覆う。この絶縁膜が、寄生容量増大の要因になっている。
【０００６】
ゲート電極を微細化することにより、真性容量を低減させることができるが、レジスト膜の開口を絶縁膜に転写する際に、横方向のエッチングが生じるため、ゲート電極の寸法が、レジスト膜の開口の寸法よりも大きくなってしまう。
【課題を解決するための手段】
【０００７】
本発明の一観点によると、
半導体層を有する基板の上に形成されたゲート電極と、
前記半導体層の上に、前記ゲート電極から相互に反対側に離れて形成されたソース電極及びドレイン電極と、
前記ソース電極と前記ドレイン電極との間の前記半導体層の上に、前記ソース電極及び前記ドレイン電極から離れて配置され、前記ゲート電極の下端が充填されたゲート用開口が設けられたゲート横絶縁膜と
を有する電界効果トランジスタが提供される。
【０００８】
本発明の他の観点によると、
半導体層を有する基板の上に、ソース電極及びドレイン電極を形成する工程と、
前記半導体層の上に、ネガ型の電子線感光性絶縁膜を形成する工程と、
前記電子線感光性絶縁膜を電子線で露光し、現像することにより、前記ソース電極とドレイン電極との間に、第１のゲート用開口を有し、前記ソース電極及びドレイン電極から離れているゲート横絶縁膜を形成する工程と、
前記半導体層及び前記ゲート横絶縁膜の上に、ゲート長方向の寸法が前記第１のゲート用開口よりも大きな第２のゲート用開口を有するレジスト膜を形成する工程と、
前記第１のゲート用開口及び前記第２のゲート用開口内を埋め込むように、ゲート電極を形成する工程と、
前記ゲート電極を形成した後、前記レジスト膜を除去する工程と
を有する電界効果トランジスタの製造方法が提供される。
【発明の効果】
【０００９】
ゲート横絶縁膜がソース電極及びドレイン電極から離れているため、ゲート電極の寄生容量を低減させることができる。
【図面の簡単な説明】
【００１０】
【図１】実施例１による電界効果トランジスタの断面図である。
【図２−１】（２Ａ）〜（２Ｃ）は、実施例１による電界効果トランジスタの製造途中段階における断面図である。
【図２−２】（２Ｄ）〜（２Ｅ）は、実施例１による電界効果トランジスタの製造途中段階における断面図である。
【図２−３】（２Ｆ）〜（２Ｇ）は、実施例１による電界効果トランジスタの製造途中段階における断面図である。
【図２−４】（２Ｈ）〜（２Ｉ）は、実施例１による電界効果トランジスタの製造途中段階における断面図である。
【図３−１】（３Ａ）〜（３Ｂ）は、実施例２による電界効果トランジスタの製造途中段階における断面図である。
【図３−２】（３Ｃ）は、実施例２による電界効果トランジスタの製造途中段階における断面図であり、（３Ｄ）は、実施例２による電界効果トランジスタの断面図である。
【図４】実施例２による電界効果トランジスタのゲート電極下端近傍の断面図である。
【図５】実施例２の変形例による電界効果トランジスタの断面図である。
【図６−１】（６Ａ）〜（６Ｃ）は、実施例３による電界効果トランジスタの製造途中段階における断面図である。
【図６−２】（６Ｄ）は、実施例３による電界効果トランジスタの製造途中段階における断面図であり、（６Ｅ）は、実施例３による電界効果トランジスタの断面図である。
【図７】（７Ａ）は、実施例３による電界効果トランジスタのゲート電極下端近傍の断面図であり、（７Ｂ）、（７Ｃ）は、比較例による電界効果トランジスタのゲート電極下端近傍の断面図である。
【図８−１】（８Ａ）〜（８Ｂ）は、実施例４による電界効果トランジスタの製造途中段階における断面図である。
【図８−２】（８Ｃ）は、実施例４による電界効果トランジスタの製造途中段階における断面図であり、（８Ｄ）は、実施例４による電界効果トランジスタの断面図である。
【図９】（９Ａ）は、実施例５による電界効果トランジスタの製造途中段階における断面図であり、（９Ｂ）は、実施例５による電界効果トランジスタの断面図である。
【図１０】実施例６による電界効果トランジスタの断面図である。
【発明を実施するための形態】
【００１１】
［実施例１］
図１に、実施例１による電界効果トランジスタの断面図を示す。半絶縁性のＳｉＣからなる基板１０の上に、バッファ層１１、電子走行層１２、及び電子供給層１３が形成されている。バッファ層１１は、主としてアンドープのＧａＮで形成される。電子走行層１２は、アンドープのＧａＮで形成される。電子供給層１３は、ｎ型ＡｌＧａＮで形成される。基板１０の表面近傍まで達する領域に、選択的にＡｒをイオン注入することにより、素子分離絶縁領域１５が形成されている。素子分離絶縁領域１５により、活性領域が画定される。
【００１２】
活性領域の電子供給層１３の上に、ゲート電極２６が形成されている。ゲート電極２６の断面は、Ｔ型形状を有する。ゲート電極２６は、電子供給層１３にショットキ接触する。ゲート電極２６から相互に反対側に離れて、ソース電極２１及びドレイン電極２２が形成されている。ゲート電極２６の下端は、ソース電極２１とドレイン電極２２との中心位置よりもソース電極２１側に偏った位置に配置される。
【００１３】
ソース電極２１及びドレイン電極２２は、例えばＴｉ層とＡｌ層との２層構造を有する。電子走行層１２と電子供給層１３との界面に、２次元電子ガスによるチャネルが形成される。ソース電極２１及びドレイン電極２２は、このチャネルとオーミック接続される。
【００１４】
ソース電極２１とドレイン電極２２との間の電子供給層１３の表面が、キャップ層１４で覆われている。キャップ層１４には、その底面まで達するリセス１６が形成されている。キャップ層１４は、例えばＧａＮで形成され、トランジスタのシート抵抗を下げる機能を持つ。リセス１６の底面に、ゲート電極２６の下端が接する。ゲート電極２６の下端は、リセス１６の両側の縁から離れた位置に配置される。ゲート電極２６の両側に、ゲート横絶縁膜２５が形成されている。ゲート横絶縁膜２５は、ゲート電極２６の側面のうち、その下端に連続する一部の領域に接する。ゲート横絶縁膜２５には、例えば、電子線感光性水素化シルセスキオキサン（ＨＳＱ）樹脂が用いられる。なお、ゲート横絶縁膜２５に、その他の感光性樹脂を用いてもよい。例えば、無機シロキサンから合成される樹脂、有機シロキサンから合成される樹脂を用いることができる。
【００１５】
ゲート横絶縁膜２５は、ゲート電極２６の側面からリセス１６の縁まで達し、さらにキャップ層１４の上まで延在する。ただし、ソース電極２１及びドレイン電極２２までは達しておらず、ソース電極２１及びドレイン電極２２から離れている。すなわち、キャップ層１４のうちソース電極２１及びドレイン電極２２に接触する一部の領域には、ゲート横絶縁膜２５が形成されていない。ソース電極２１、ドレイン電極２２、キャップ層１４、ゲート横絶縁膜２５、及びゲート電極２６の表面が、保護膜３０で覆われている。保護膜３０は、例えばＳｉＮで形成され、その厚さは、例えば約５０ｎｍである。
【００１６】
ゲート電極２６は、第１のゲート部分２６Ａ、第２のゲート部分２６Ｂ、及び第３のゲート部分２６Ｃを含む。第１のゲート部分２６Ａは、ソース電極２１側のゲート横絶縁膜２５に接する側面と、ドレイン電極２２側のゲート横絶縁膜２５に接する側面とを有する。
【００１７】
第２のゲート部分２６Ｂは、第１のゲート部分２６Ａの上に配置され、ゲート長方向（図１において横方向）の寸法が、第１のゲート部分２６Ａよりも大きく、ゲート横絶縁膜２５の上面から上に延びる側面を有する。すなわち、第２のゲート部分２６Ｂは、第１のゲート部分２６Ａの側面からソース電極２１及びドレイン電極２２の方向に張り出し、平面視において、ゲート横絶縁膜２５に重なっている。
【００１８】
第３のゲート部分２６Ｃは、第２のゲート部分２６Ｂの上に配置されている。第３のゲート部分２６Ｃは、第２のゲート部分２６Ｂの側面よりも側方に張り出した庇状の部分を含む。ゲート横絶縁膜２５の縁は、第３のゲート部分２６Ｃの庇状の部分の先端よりも第１のゲート部分２６Ａの方に後退している。すなわち、平面視において、ゲート長方向に関し、ゲート横絶縁膜２５は第３のゲート部分２６Ｃの縁よりも内側に配置される。
【００１９】
図２Ａ〜図２Ｉを参照して、実施例１による電界効果トランジスタの製造方法について説明する。
【００２０】
図２Ａに示すように、半絶縁性ＳｉＣからなる基板１０の上に、主としてアンドープＧａＮからなるバッファ層１１、アンドープＧａＮからなる電子走行層１２、ｎ型ＡｌＧａＮからなる電子供給層１３、及びｎ型ＧａＮからなるキャップ層１４をエピタキシャル成長させる。これらの層の形成には、例えば有機金属化学気相成長（ＭＯＣＶＤ）が用いられる。
【００２１】
活性領域を囲む領域にＡｒをイオン注入することにより、素子分離絶縁領域１５を形成する。
【００２２】
図２Ｂに示すように、ソース電極２１及びドレイン電極２２を形成する。以下、ソース電極２１及びドレイン電極２２の形成方法について説明する。基板全面にレジスト膜を形成し、ソース電極２１及びドレイン電極２２を配置する領域に開口を形成する。開口内に露出したキャップ層１４をエッチングし、電子供給層１３を露出させる。キャップ層１４のエッチングには、塩素系ガス、例えば不活性ガスと塩素ガスとの混合ガスを用いたドライエッチングが適用される。なお、開口の底に、キャップ層１４の一部を残してもよいし、電子供給層１３の表層部をエッチングしてもよい。
【００２３】
レジスト膜の上、及び開口内の電子供給層１３の上に、Ｔｉ層とＡｌ層とを、この順番に蒸着する。Ｔｉ層及びＡｌ層の厚さは、例えば、それぞれ２０ｎｍ及び２００ｎｍとする。蒸着後、レジスト膜を除去するとともに、その上のＴｉ層及びＡｌ層をリフトオフする。これにより、ソース電極２１及びドレイン電極２２が形成される。その後、５５０℃で熱処理を行うことにより、ソース電極２１及びドレイン電極２２のオーミック接続を確保する。
【００２４】
図２Ｃに示すように、キャップ層１４の一部をエッチングすることにより、リセス１６を形成する。リセス１６の底に、電子供給層１３が露出する。リセス１６は、ソース電極２１及びドレイン電極２２のいずれからも離れており、両者の中心位置よりもソース電極２１の方に偏った位置に配置される。キャップ層１６のエッチングには、塩素系ガスを用いたドライエッチングが適用される。
【００２５】
図２Ｄに示すように、基板全面に、ネガトーンの電子線感光性のスピンオン誘電体（ＳＯＤ）膜２５ａを、スピンコーティング法により形成する。ＳＯＤ膜２５ａの厚さは、例えば５０ｎｍとする。ＳＯＤ膜２５ａには、例えば電子線感光性水素化シルセスキオキサンを用いることができる。ＳＯＤ膜２５ａの厚さは、例えば３５ｎｍ〜５０ｎｍの範囲内とする。
【００２６】
図２Ｅに示すように、第１のゲート部分２６Ａ（図１）が配置される領域の両側のＳＯＤ膜２５ａを、電子線４０で露光する。例えば、平面視では、微小幅のスリットを有する長方形の領域が、電子線で露光される。このスリットの幅は、例えば８ｎｍとする。露光される領域は、ソース領域２１及びドレイン領域２２のいずれからも離れている。
【００２７】
図２Ｆに示すように、露光後のＳＯＤ膜２５ａ（図２Ｅ）を現像し、キュアを行うことにより、ゲート横絶縁膜２５を形成する。ゲート横絶縁膜２５には、ゲート長方向（図２Ｆにおいて横方向）の寸法Ｌｇが８ｎｍの第１のゲート用開口２５Ａが形成されている。
【００２８】
図２Ｇに示すように、基板の上に、電子線露光用の１層目〜３層目のレジスト膜４５、４６、４７を形成する。１層目のレジスト膜４５には、例えばポリメチルメタクリレート（ＰＭＭＡ）レジストが用いられ、２層目のレジスト膜４６には、例えばポリメチルグルタルイミド（ＰＭＧＩ）レジストが用いられ、３層目のレジスト膜４７には、例えばＺＥＰ５２０Ａ（日本ゼオン株式会社製）が用いられる。
【００２９】
３層目のレジスト膜４７を電子線描画法により露光し、現像することにより、ゲート長方向の寸法がＬ３の第４のゲート用開口４７Ａを形成する。３層目のレジスト膜４７をエッチングマスクとして、２層目のレジスト膜４６をエッチングすることにより、第３のゲート用開口４６Ａを形成する。このとき、横方向にもエッチングを進めることにより、第３のゲート用開口４６Ａの寸法Ｌ２を、を第４のゲート用開口４７Ａの寸法Ｌ１よりも大きくする。１層目のレジスト膜４５を電子線描画法により露光し、現像することにより、ゲート長方向の寸法がＬ１の第２のゲート用開口４５Ａを形成する。
【００３０】
一例として、第２のゲート用開口４５Ａの寸法Ｌ１を２８ｎｍ、第３のゲート用開口４６Ａの寸法Ｌ２を１．２μｍ、第４のゲート用開口４７Ａの寸法Ｌ３を０．８μｍとする。第２のゲート用開口４５Ａの底面に、ゲート横絶縁膜２５及び第１のゲート用開口２５Ａが露出する。第２のゲート用開口４５Ａの中心と第１のゲート用開口２５Ａの中心とは一致する。すなわち、第２のゲート用開口４５Ａは、第１のゲート用開口２５Ａの縁よりも、ソース電極２１の方向、及びドレイン電極２２の方向に、１０ｎｍずつ広がっている。
【００３１】
図２Ｈに示すように、基板上に、Ｎｉ及びＡｕを蒸着することにより、Ｎｉ層及びＡｕ層を形成する。Ｎｉ層及びＡｕ層の厚さは、例えば、それぞれ１０ｎｍ及び３００ｎｍとする。これにより、Ｎｉ層とＡｕ層とを含むゲート電極２６が形成されるとともに、３層目のレジスト膜４７の上にＮｉ層とＡｕ層とを含む金属膜２６Ｄが堆積する。
【００３２】
第１のゲート用開口２５Ａ内にゲート電極２６の下端が充填され、第１のゲート部分２６Ａの形状が規定される。ゲート長は、図２Ｆに示したゲート用開口２５Ａの寸法Ｌｇと等しい。第２のゲート用開口４５Ａにより、第２のゲート部分２６Ｂの形状が規定される。第４のゲート用開口４７Ａにより、第３のゲート部分２６Ｃの平面形状が規定される。
【００３３】
図２Ｉに示すように、１層目〜３層目のレジスト膜４５、４６、４７（図２Ｈ）を、その上に堆積していた金属膜２６Ｄとともに除去する。基板上に、ゲート電極２６が残る。
【００３４】
図１に示すように、露出している表面を、ＳｉＮからなる保護膜３０で覆う。保護膜３０の形成には、例えば化学気相成長（ＣＶＤ）が適用される。
【００３５】
実施例１による電界効果トランジスタは、図１に示すように、ゲート横絶縁膜２５が、ソース電極２１及びドレイン電極２２から離れている。このため、大気に比べて誘電率の高いゲート横絶縁膜２５が、ゲート電極２６の側面からソース電極２１及びドレイン電極２２までの表面を覆っている構造に比べて、寄生容量の低減を図ることができる。
【００３６】
また、図２Ｅ〜図２Ｆに示した電子線感光性のＳＯＤ膜２５ａの露光及び現像の工程で、第１のゲート用開口２５Ａの形状及び寸法が決まる。これに対し、レジスト膜に形成した開口を通して、絶縁膜に、ゲート電極用の開口を形成する場合には、絶縁膜の横方向エッチングによってゲート電極用の開口が大きくなってしまう。実施例１による方法を採用することにより、横方向エッチングの影響を回避し、微細な第１のゲート用開口２５Ａを形成することができる。これにより、ゲート長の微細化を図ることが可能になる。
【００３７】
ゲート電極２６の寄生容量の低減、及びゲート長の微細化により、電流遮断周波数（ｆＴ）の向上、及び最大有能電力利得（ｆｍａｘ）の増大を図ることが可能になる。
【００３８】
実施例１では、図２Ｅの工程で、電子線感光性のＳＯＤ膜２５ａとして、ネガトーンのものを使用している。ネガトーンのものを使用することにより、ポジトーンのものを使用する場合に比べて、より微細な第１のゲート用開口２５Ａ（図２Ｆ）を形成することができる。
【００３９】
図１に示したように、ゲート横絶縁膜２５は、ゲート電極２６の下端の周囲にのみ配置され、ソース電極２１及びドレイン電極２２の近傍には配置されない。このため、ＳＯＤ膜２５ａ（図２Ｅ）を残す領域は、除去する領域に比べて著しく狭い。ネガトーンのＳＯＤ膜２５ａを用いることにより、電子線で露光すべき領域が狭くなり、露光時間の短縮化を図ることが可能になる。
【００４０】
また、図１に示したように、第１のゲート部分２６Ａは、電子供給層１３にショットキ接触し、ゲート横絶縁膜２５の上の第２のゲート部分２６Ｂは、電子走行層１２、電子供給層１３と容量性結合を持つ。この寄生容量は、ゲート横絶縁膜２５の厚さに反比例し、第２のゲート部分２６Ｂとゲート横絶縁膜２５とが重なっている部分の、ゲート長方向の寸法、すなわち、Ｌ１−Ｌｇ（図２Ｆ、図２Ｇ）に比例する。この寄生容量を低減させるためには、ゲート横絶縁膜２５を厚くし、第２のゲート部分２６Ｂのゲート長方向の寸法を小さくすればよい。寄生容量の増大を抑制するために、ゲート横絶縁膜２５の厚さをＴｓとしたとき、（Ｌ１−Ｌｇ）／Ｔｓを３以下にすることが好ましい。
【００４１】
ただし、ゲート横絶縁膜２５が厚くなると、図２Ｈに示した工程で、第１のゲート用開口２５Ａへの、ゲート電極２６の充填が困難になる。第１のゲート用開口２５Ａへのゲート電極充填の再現性を高くするために、第１のゲート用開口２５Ａのアスペクト比を６．２５以下にすることが好ましい。
【００４２】
第２のゲート部分２６Ｂの寸法Ｌ１を小さくすると、図２Ｇに示した工程で、１層目のレジスト膜４５に第２のゲート用開口４５Ａを形成するときに、第１のゲート用開口２５Ａに対する第２のゲート用開口４５Ａの位置合わせが困難になる。第２のゲート用開口４５Ａの寸法Ｌ１の下限値は、露光装置の位置合わせ精度に依存する。第２のゲート用開口４５Ａの寸法Ｌ１は、許容される最大の位置ずれが生じても、平面視において、第１のゲート用開口２５Ａが、第２のゲート用開口４５Ａに内包される寸法にしておくことが好ましい。
【００４３】
さらに、第２のゲート用開口４５Ａの寸法Ｌ１は、第２のゲート用開口４５Ａがゲート電極２６によって再現性よく埋め込まれるアスペクト比になるように設定することが好ましい。例えば、第２のゲート用開口４５Ａのアスペクト比は、３以下にすることが好ましい。
【００４４】
［実施例２］
次に、図３Ａ〜図３Ｄを参照して、実施例２による電界効果トランジスタの製造方法について説明する。
【００４５】
図３Ａに示したリセス１６を形成するまでの工程は、実施例１の図２Ｃに示したリセス１６を形成するまでの工程と共通である。リセス１６を形成した後、基板上に、ＳＯＤ膜２５ａを形成する。実施例２で形成するＳＯＤ膜２５ａは、実施例１の図２Ｄに示した工程で形成するＳＯＤ膜２５ａよりも厚い。ＳＯＤ膜２５ａの一部を電子線で露光する。露光される領域は、実施例１の図２Ｅの工程で露光される領域と同一である。ただし、ゲート電極の下端が配置される領域よりもドレイン電極２２側の領域の露光量を、ソース電極２１側の領域の露光量より少なくする。ソース電極２１側の露光量は、ＳＯＤ膜２５ａがほとんど現像液に溶解しない条件に設定され、ドレイン電極２２側の露光量は、ＳＯＤ膜２５ａび表層部が現像液に溶解する条件に設定される。
【００４６】
図３Ｂに示すように、露光後のＳＯＤ膜２５ａ（図３Ａ）を現像し、キュアを行うことにより、ゲート横絶縁膜２５を形成する。ゲート横絶縁膜２５により、第１のゲート用開口２５Ａが画定される。図３Ａに示した露光工程で、ソース電極２１側のＳＯＤ膜２５ａは、その全厚さ部分が残り、ドレイン電極２２側のＳＯＤ膜２５ａは、下層の一部分のみが残る。このため、ゲート横絶縁膜２５のうち、第１のゲート用開口２５Ａよりもソース電極２１側の部分が、ドレイン電極２２側の部分よりも厚くなる。
【００４７】
図３Ｃに示すように、ゲート電極２６を形成する。ゲート電極２６の形成方法は、実施例１の図２Ｇ〜図２Ｉに示した方法と同一である。ゲート横絶縁膜２５の厚さが、ゲート電極２６の左右で相互に異なるため、第１のゲート部分２６Ａの、ソース電極２１に対向する側面が、第１のゲート部分２６Ａの、ドレイン電極２２に対向する側面よりも高くなる。第１のゲート電極用開口２５Ａの、ソース電極２１側の側面は、ドレイン電極２２側の側面よりも高い。
【００４８】
図３Ｄに示すように、露出している表面を、ＳｉＮからなる保護膜３０で覆う。保護膜３０の形成方法は、実施例１の図１に示した保護膜３０の形成方法と同一である。
【００４９】
図４に、ゲート電極２６の下端近傍を拡大した断面図を示す。第２のゲート部分２６Ｂが、第１のゲート用開口２５Ａに対して、ドレイン電極２２（図３Ｄ）側に偏った位置に配置されている。このため、ソース電極２１（図３Ｄ）側のゲート横絶縁膜２５と第２のゲート部分２６Ｂとの重なり領域の、ゲート長方向の寸法Ｌ１ｓが、ドレイン電極２２側のゲート横絶縁膜２５と第２のゲート部分２６Ｂとの重なり領域の、ゲート長方向の寸法Ｌ１ｄよりも小さい。
【００５０】
ドレイン電極２２側において、ゲート横絶縁膜２５が相対的に薄く、かつゲート横絶縁膜２５と第２のゲート部分２６Ｂとの重なり領域の面積が大きいため、ドレイン電極２２側に発生する寄生容量Ｃｄが、ソース電極２１側に発生する寄生容量Ｃｓよりも大きくなる。これにより、ゲート電極２６のドレイン側での電界集中を緩和させることができる。この結果、電界効果トランジスタの電気的特性の変動を抑制し、信頼性の向上を図ることができる。
【００５１】
なお、ソース電極２１側の重なり領域の寸法Ｌ１ｓと、ドレイン電極２２側の重なり領域の寸法Ｌ１ｄとを同じ長さにしてもよい。この場合でも、ドレイン電極２２側のゲート横絶縁膜２５が相対的に薄いため、ゲート電極２６のドレイン側での電界集中を緩和させることができる。
【００５２】
実施例２では、ドレイン電極２２側のゲート横絶縁膜２５の厚さを均一にしたが、第２のゲート部分２６Ｂの下の領域のゲート横絶縁膜２５の厚さを、第１のゲート部分２６Ａからの距離に依存して変動させてもよい。これにより、電界集中緩和の効果を局所的に強めることができる。
【００５３】
図５に、実施例２の変形例による電界効果トランジスタの断面図を示す。実施例２では、図３Ｂに示したように、ゲート横絶縁膜２５のうち、第１のゲート用開口２５Ａよりもソース電極２１側の部分が、ドレイン電極２２側の部分よりも厚くされていたが、実施例２の変形例では、その逆に、第１のゲート用開口２５Ａよりもドレイン電極２２側の部分が、ソース電極２１側の部分よりも厚くされている。第１のゲート用開口２５Ａの、ドレイン電極２２側の側面は、ソース電極２１側の側面よりも高い。この構造を形成するためには、図３Ａに示した露光工程において、ゲート電極の下端が配置される領域よりもソース電極２１側の領域の露光量を、ドレイン電極２２側の領域の露光量よりも少なくすればよい。
【００５４】
実施例２の変形例においては、ゲート電極２６のソース側での電界集中を緩和させることができる。
【００５５】
［実施例３］
図６Ａ〜図６Ｅを参照して、実施例３による電界効果トランジスタの製造方法について説明する。
【００５６】
図６Ａに示したＳＯＤ膜２５ａを形成するまでの工程は、実施例２の図３Ａに示したＳＯＤ膜２５ａを形成するまでの工程と共通である。ゲート電極の下端が配置される領域の両側のＳＯＤ膜２５ａを、電子線４０で露光する。露光される領域は、図２Ｅに示した実施例１の電子線４０で露光される領域と同一である。ただし、ＳＯＤ膜２５ａの表層部は現像液に溶解し、下層部が残る露光条件とする。
【００５７】
図６Ｂに示すように、電子線４０（図６Ａ）で露光された領域の一部分を、電子線４１で露光する。電子線４１で露光される領域は、ゲート電極の下端が配置される領域から、ソース電極２１側、及びドレイン電極２２側にやや離れている。電子線４０による露光量と電子線４１による露光量との合計は、ＳＯＤ膜２５ａが現像液にほとんど溶解しない露光量に設定されている。
【００５８】
なお、図６Ａの露光及び図６Ｂの露光の順番は、逆転させてもよいし、ＳＯＤ膜２５ａの各領域が所定の露光量になるように、任意の順番で電子線による描画を行ってもよい。いずれの場合にも、最終的には、ゲート電極の下端が配置される領域に連続する一部の領域の露光量が、それよりも外側の領域の露光量より少なくなる。
【００５９】
図６Ｃに示すように、露光後のＳＯＤ膜２５ａ（図６Ｂ）を現像し、キュアを行うことにより、ゲート横絶縁膜２５を形成する。電子線４０及び電子線４１の両方で露光された領域のＳＯＤ膜２５ａは、その全厚さ部分が残る。電子線４０で露光され、電子線４１では露光されなかった領域においては、ＳＯＤ膜２５ａの表層部分が現像液に溶解する。このため、第１のゲート用開口２５Ａの側面が、階段状になる。
【００６０】
図６Ｄに示すように、ゲート電極２６を形成する。ゲート電極２６の形成は、図２Ｇ〜図２Ｉに示した実施例１のゲート電極２６の形成工程と同一である。
【００６１】
図６Ｅに示すように、露出している表面を、ＳｉＮからなる保護膜３０で覆う。保護膜３０の形成方法は、実施例１の図１に示した保護膜３０の形成方法と同一である。
【００６２】
図７Ａに、ゲート電極の下端近傍を拡大した断面図を示す。図７Ｂ及び図７Ｃに、比較例１及び比較例２のゲート電極下端近傍の断面図を示す。いずれの比較例においても、第１のゲート用開口２５Ａの側面は階段状になっていない。
【００６３】
比較例１、２のゲート長Ｌｇ及び第２のゲート部分２６Ｂの寸法Ｌ１は、それぞれ図７Ａのゲート長Ｌｇ及び第２のゲート部分２６Ｂの寸法Ｌ１と等しい。比較例１（図７Ｂ）のゲート横絶縁膜２５の厚さは、図７Ａの２段構造の第１のゲート用開口２５Ａの、下段の高さと等しい。比較例２（図７Ｃ）のゲート横絶縁膜２５の厚さは、図７Ａの２段構造の第１のゲート用開口２５Ａの、下段と上段の高さの合計と等しい。
【００６４】
図７Ａの構造のゲート電極２６の寄生容量は、図７Ｂの構造のゲート電極２６の寄生容量よりも小さい。ゲート電極２６の寄生容量を低減させるという観点では、図７Ｃの比較例２の構造が最も好ましい。しかし、比較例２の構造では、第１のゲート用開口２５Ａのアスペクト比が大きくなり、この開口内の埋め込みが困難になる。
【００６５】
実施例３（図７Ａ）のように、第１のゲート用開口２５Ａの側面を階段状にすることにより、第１のゲート用開口２５Ａの埋め込みを容易にし、かつ寄生容量の低減を図ることが可能になる。これにより、電流遮断周波数（ｆＴ）を向上させることができる。さらに、実施例３の構造は、比較例２（図７Ｃ）の構造に比べて、ゲート電極２６の高さ方向に電流が流れる場合の電気抵抗が小さい。これにより、入力抵抗の低減を図り、高い最大有能電力利得（ｆｍａｘ）を実現することが可能になる。
【００６６】
［実施例４］
図８Ａ〜図８Ｄを参照して、実施例４による電界効果トランジスタの製造方法について説明する。
【００６７】
図８Ａに示したリセス１６を形成するまでの工程は、実施例１の図２Ｃに示したリセス１６を形成するまでの工程と共通である。リセス１６を形成した後、基板の全面に、ゲート絶縁膜５０を形成する。ゲート絶縁膜５０は、例えばＳＯＤ膜よりも高品質で高い誘電率を持つＡｌ２Ｏ３等の絶縁材料で形成されており、その厚さは、例えば１０ｎｍである。ゲート絶縁膜５０の形成には、例えば原子層堆積（ＡＬＤ）が適用される。
【００６８】
図８Ｂに示すように、ゲート絶縁膜５０の上にＳＯＤ膜２５ａを形成する。ＳＯＤ膜２５ａの形成方法は、図２Ｄに示した実施例１のＳＯＤ膜２５ａの形成方法と同一である。
【００６９】
図８Ｃに示すように、ＳＯＤ膜２５ａ（図８Ｂ）を現像し、キュアを行うことにより、ゲート横絶縁膜２５を形成する。ゲート横絶縁膜２５に設けられた第１のゲート用開口２５Ａの底面には、ゲート絶縁膜５０が残っている。その後、ゲート電極２６を形成する。ゲート電極２６の形成方法は、図２Ｇ〜図２Ｉに示した実施例１の方法と同一である。
【００７０】
図８Ｄに示すように、露出している表面を、ＳｉＮからなる保護膜３０で覆う。保護膜３０の形成方法は、実施例１の図１に示した保護膜３０の形成方法と同一である。
【００７１】
実施例４においても、実施例１と同様に、ゲート長を短くし、かつゲート電極の寄生容量を低減させることが可能である。実施例４では、ゲート電極２６が、電子供給層１３にショットキ接触するのではなく、ＭＩＳ構造の電界効果トランジスタが作製される。これにより、ゲートリーク電流を低減させ、電界効果トランジスタの信頼性を高めることができる。また、ゲート電圧を順方向に操引することが可能になる。
【００７２】
実施例４では、ゲート横絶縁膜２５の構造を、図１に示した実施例１のゲート横絶縁膜２５の構造と同一にした。実施例４において、図３Ｄに示した実施例２による電界効果トランジスタ、図５に示した実施例２の変形例による電界効果トランジスタ、及び図６Ｅに示した実施例３による電界効果トランジスタ等のゲート横絶縁膜２５の構造を採用することも可能である。
【００７３】
［実施例５］
図９Ａ〜図９Ｂを参照して、実施例５による電界効果トランジスタの製造方法について説明する。
【００７４】
図９Ａに示したゲート横絶縁膜２５を形成するまでの工程は、図２Ｆに示したゲート横絶縁膜２５を形成するまでの工程と共通である。ゲート横絶縁膜２５を形成した後、基板全面を覆うように、ゲート絶縁膜５０を形成する。ゲート絶縁膜５０の形成方法は、図８Ａに示した実施例４のゲート絶縁膜５０の形成方法と同一である。実施例５では、第１のゲート用開口２５Ａの底面のみならず側面にも、ゲート絶縁膜５０が配置される。第１のゲート用開口２５Ａの、ゲート長方向の寸法は、例えば４０ｎｍであり、ゲート絶縁膜５０の厚さは、例えば１０ｎｍである。
【００７５】
図９Ｂに示すように、ゲート電極２６を形成する。ゲート電極２６の形成方法は、図２Ｇ〜図２Ｉに示した実施例１の方法と同一である。さらに、露出している表面を、ＳｉＮからなる保護膜３０で覆う。保護膜３０の形成方法は、実施例１の図１に示した保護膜３０の形成方法と同一である。
【００７６】
実施例５では、第１のゲート部分２６Ａの側面と、ゲート横絶縁膜２５の側面とが、直接接触せず、両者の間にゲート絶縁膜５０が介在する。この場合でも、第１のゲート部分２６Ａの平面形状は、ゲート横絶縁膜２５に設けられた第１のゲート用開口２５Ａによって画定される。
【００７７】
実施例５においても、実施例１と同様に、ゲート長を短くし、かつゲート電極の寄生容量を低減させることが可能である。さらに、実施例４と同様に、ゲートリーク電流を低減させ、電界効果トランジスタの信頼性を高めることができる。また、ゲート電圧を順方向に操引することが可能になる。
【００７８】
実施例５では、ゲート横絶縁膜２５の構造を、図１に示した実施例１のゲート横絶縁膜２５の構造と同一にした。実施例５において、図３Ｄに示した実施例２による電界効果トランジスタ、図５に示した実施例２の変形例による電界効果トランジスタ、及び図６Ｅに示した実施例３による電界効果トランジスタ等のゲート横絶縁膜２５の構造を採用することも可能である。
【００７９】
［実施例６］
図１０に、実施例６による電界効果トランジスタの断面図を示す。実施例１では、キャップ層１４にリセス１６が形成されていたが、実施例６では、リセス１６が形成されていない。キャップ層１４は、ソース電極２１からドレイン電極２２まで至る。ゲート電極２６は、キャップ層１４にショットキ接触する。ゲート横絶縁膜２５も、電子供給層１３には接触せず、キャップ層１４の上に形成されている。その他の構成は、実施例１による電界効果トランジスタの構成と同一である。
【００８０】
実施例６においても、実施例１と同様に、ゲート長を短くし、かつゲート電極の寄生容量を低減させることが可能である。なお、実施例２〜実施例５による電界効果トランジスタにおいても、リセス１６を形成しない構造を採用することが可能である。
【００８１】
キャップ層１４を配置することにより、ゲート電極２６が接触する半導体表面の平坦度を高めることができる。また、電子供給層１３がプロセス中に露出しないため、電子供給層１３内のＡｌの酸化を防止することができる。
【００８２】
上記実施例では、基板１０に半絶縁性のＳｉＣ基板を用いたが、その他の化合物半導体基板、例えばＧａＮ基板やＳｉ基板等を用いてもよい。また、基板１０、電子走行層１２、電子供給層１３に、ＩｎＰ系材料を用いてもよい。また、電子走行層１２にＩｎＡｌＮ等を用いてもよい。
【００８３】
以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば、種々の変更、改良、組み合わせ等が可能なことは当業者に自明であろう。
【００８４】
以上の実施例１〜実施例６を含む実施形態に関し、更に以下の付記を開示する。
【００８５】
（付記１）
半導体層を有する基板の上に形成されたゲート電極と、
前記半導体層の上に、前記ゲート電極から相互に反対側に離れて形成されたソース電極及びドレイン電極と、
前記ソース電極と前記ドレイン電極との間の前記半導体層の上に、前記ソース電極及び前記ドレイン電極から離れて配置され、前記ゲート電極の下端が充填されたゲート用開口が設けられたゲート横絶縁膜と
を有する電界効果トランジスタ。
【００８６】
（付記２）
前記ゲート用開口の、前記ソース電極側の側面が、前記ドレイン電極側の側面よりも高い付記１に記載の電界効果トランジスタ。
【００８７】
（付記３）
前記ゲート用開口の、前記ドレイン電極側の側面が、前記ソース電極側の側面よりも高い付記１に記載の電界効果トランジスタ。
【００８８】
（付記４）
前記ゲート用開口の側面が、階段状の形状を有する付記１に記載の電界効果トランジスタ。
【００８９】
（付記５）
前記ゲート電極は、
前記前記ゲート用開口内に充填された第１のゲート部分と、
前記第１のゲート部分の上に配置され、ゲート長方向の寸法が前記第１のゲート部分よりも大きく、前記ゲート横絶縁膜の一部と重なる第２のゲート部分と
を含む付記１乃至４のいずれか１項に記載の電界効果トランジスタ。
【００９０】
（付記６）
前記ゲート電極は、前記第２のゲート部分の上に配置された第３のゲート部分を含み、該第３のゲート部分は、前記第２のゲート部分の側面よりも側方に張り出した庇状の部分を含み、
前記ゲート横絶縁膜の縁は、前記第３のゲート部分の前記庇状の部分の先端よりも前記第１のゲート部分の方に後退している付記５に記載の電界効果トランジスタ。
【００９１】
（付記７）
前記ゲート電極と前記半導体層との間に、前記ゲート横絶縁膜よりも誘電率の高い絶縁材料からなるゲート絶縁膜を有する付記１乃至６のいずれか１項に記載の電界効果トランジスタ。
【００９２】
（付記８）
前記ゲート横絶縁膜と前記半導体層との間にも、前記ゲート絶縁膜が配置されている付記７に記載の電界効果トランジスタ。
【００９３】
（付記９）
電子走行層及び電子供給層が形成された基板の、前記電子供給層の上に、面内方向に間隔を隔てて配置されたソース電極及びドレイン電極と、
前記ソース電極及びドレイン電極との間の前記電子供給層の上に形成された半導体からなるキャップ層と、
前記キャップ層の上に形成されたゲート電極と、
前記キャップ層の上に、前記ソース電極及び前記ドレイン電極から離れて配置され、前記ゲート電極の下端が充填されたゲート用開口が設けられたゲート横絶縁膜と
を有する電界効果トランジスタ。
【００９４】
（付記１０）
前記ゲート用開口の、前記ソース電極側の側面が、前記ドレイン電極側の側面よりも高い付記９に記載の電界効果トランジスタ。
【００９５】
（付記１１）
前記ゲート用開口の、前記ドレイン電極側の側面が、前記ソース電極側の側面よりも高い付記９に記載の電界効果トランジスタ。
【００９６】
（付記１２）
前記ゲート用開口の側面が、階段状の形状を有する付記９に記載の電界効果トランジスタ。
【００９７】
（付記１３）
前記ゲート電極は、
前記前記ゲート用開口内に充填された第１のゲート部分と、
前記第１のゲート部分の上に配置され、ゲート長方向の寸法が前記第１のゲート部分よりも大きく、前記ゲート横絶縁膜の一部と重なる第２のゲート部分と
を含む付記９乃至１２のいずれか１項に記載の電界効果トランジスタ。
【００９８】
（付記１４）
前記ゲート電極は、前記第２のゲート部分の上に配置された第３のゲート部分を含み、該第３のゲート部分は、前記第２のゲート部分の側面よりも側方に張り出した庇状の部分を含み、
前記ゲート横絶縁膜の縁は、前記第３のゲート部分の前記庇状の部分の先端よりも前記第１のゲート部分の方に後退している付記１３に記載の電界効果トランジスタ。
【００９９】
（付記１５）
前記ゲート電極と前記半導体層との間に、前記ゲート横絶縁膜よりも誘電率の高い絶縁材料からなるゲート絶縁膜を有する付記９乃至１４のいずれか１項に記載の電界効果トランジスタ。
【０１００】
（付記１６）
前記ゲート横絶縁膜と前記半導体層との間にも、前記ゲート絶縁膜が配置されている付記１５に記載の電界効果トランジスタ。
【０１０１】
（付記１７）
半導体層を有する基板の上に、ソース電極及びドレイン電極を形成する工程と、
前記半導体層の上に、ネガ型の電子線感光性絶縁膜を形成する工程と、
前記電子線感光性絶縁膜を電子線で露光し、現像することにより、前記ソース電極とドレイン電極との間に、第１のゲート用開口を有し、前記ソース電極及びドレイン電極から離れているゲート横絶縁膜を形成する工程と、
前記半導体層及び前記ゲート横絶縁膜の上に、ゲート長方向の寸法が前記第１のゲート用開口よりも大きな第２のゲート用開口を有するレジスト膜を形成する工程と、
前記第１のゲート用開口及び前記第２のゲート用開口内を埋め込むように、ゲート電極を形成する工程と、
前記ゲート電極を形成した後、前記レジスト膜を除去する工程と
を有する電界効果トランジスタの製造方法。
【０１０２】
（付記１８）
前記ゲート横絶縁膜を形成する工程で、前記第１のゲート用開口が形成される領域よりも前記ドレイン電極側の、前記電子線感光性絶縁膜の露光量を、前記第１のゲート用開口が形成される領域よりも前記ソース電極側の、前記電子線感光性絶縁膜の露光量より少なくする付記１７に記載の電界効果トランジスタの製造方法。
【０１０３】
（付記１９）
前記ゲート横絶縁膜を形成する工程で、前記第１のゲート用開口が形成される領域よりも前記ソース電極側の、前記電子線感光性絶縁膜の露光量を、前記第１のゲート用開口が形成される領域よりも前記ドレイン電極側の、前記電子線感光性絶縁膜の露光量より少なくする付記１７に記載の電界効果トランジスタの製造方法。
【０１０４】
（付記２０）
前記ゲート横絶縁膜を形成する工程で、前記第１のゲート用開口が形成される領域に連続する一部の領域において、前記第１のゲート用開口が形成される領域から離れた領域よりも露光量を少なくする付記１７に記載の電界効果トランジスタの製造方法。
【０１０５】
（付記２１）
基板の上に、電子走行層及び電子供給層を形成する工程と、
前記電子供給層の上に、面内方向に間隔を隔てて配置されたソース電極とドレイン電極、及び前記ソース電極から前記ドレイン電極まで至る半導体からなるキャップ層を形成する工程と、
前記キャップ層、前記ソース電極、及び前記ドレイン電極の上に、ネガ型の電子線感光性絶縁膜を形成する工程と、
前記電子線感光性絶縁膜を電子線で露光し、現像することにより、前記ソース電極とドレイン電極との間に、第１のゲート用開口を有し、前記ソース電極及びドレイン電極から離れているゲート横絶縁膜を形成する工程と、
前記キャップ層及び前記ゲート横絶縁膜の上に、ゲート長方向の寸法が前記第１のゲート用開口よりも大きな第２のゲート用開口を有するレジスト膜を形成する工程と、
前記第１のゲート用開口及び前記第２のゲート用開口内を埋め込むように、ゲート電極を形成する工程と、
前記ゲート電極を形成した後、前記レジスト膜を除去する工程と
を有する電界効果トランジスタの製造方法。
【０１０６】
（付記２２）
前記キャップ層を形成した後、前記電子線感光性絶縁膜を形成する前に、前記キャップ層の上にゲート絶縁膜を形成し、
電子線感光性絶縁膜を形成する工程において、前記電子線感光性絶縁膜を前記キャップ層の上に形成する形成するする付記２１に記載の電界効果トランジスタの製造方法。
【０１０７】
（付記２３）
前記ゲート横絶縁膜を形成した後、前記レジスト膜を形成する前に、前記キャップ層及び前記ゲート横絶縁膜の上に、ゲート絶縁膜を形成し、
前記レジスト膜を形成する工程において、前記ゲート絶縁膜の上に前記レジスト膜を形成する付記２１に記載の電界効果トランジスタの製造方法。
【０１０８】
（付記２４）
前記ゲート横絶縁膜を形成する工程で、前記第１のゲート用開口が形成される領域よりも前記ドレイン電極側の、前記電子線感光性絶縁膜の露光量を、前記第１のゲート用開口が形成される領域よりも前記ソース電極側の、前記電子線感光性絶縁膜の露光量より少なくする付記２３に記載の電界効果トランジスタの製造方法。
【０１０９】
（付記２５）
前記ゲート横絶縁膜を形成する工程で、前記第１のゲート用開口が形成される領域よりも前記ソース電極側の、前記電子線感光性絶縁膜の露光量を、前記第１のゲート用開口が形成される領域よりも前記ドレイン電極側の、前記電子線感光性絶縁膜の露光量より少なくする付記２３に記載の電界効果トランジスタの製造方法。
【０１１０】
（付記２６）
前記ゲート横絶縁膜を形成する工程で、前記第１のゲート用開口が形成される領域に連続する一部の領域において、前記第１のゲート用開口が形成される領域から離れた領域よりも露光量を少なくする付記２３に記載の電界効果トランジスタの製造方法。
【符号の説明】
【０１１１】
１０  半導体基板
１１  バッファ層
１２  電子走行層
１３  電子供給層
１４  キャップ層
１５  素子分離絶縁領域
１６  リセス
２１  ソース電極
２２  ドレイン電極
２５  ゲート横絶縁膜
２５ａ  ＳＯＤ膜
２５Ａ  第１のゲート用開口
２６  ゲート電極
２６Ａ  第１のゲート部分
２６Ｂ  第２のゲート部分
２６Ｃ  第３のゲート部分
３０  保護膜
４０、４１  電子線
４５  １層目のレジスト膜
４５Ａ  第２のゲート用開口
４６  ２層目のレジスト膜
４６Ａ  第３のゲート用開口
４７  ３層目のレジスト膜
４７Ａ  第４のゲート用開口
５０  ゲート絶縁膜
【図１】
2012094726.tif 000003
【図２−１】
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【図２−２】
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【図２−３】
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【図２−４】
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【図３−１】
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【図３−２】
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【図４】
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【図５】
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【図６−１】
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【図６−２】
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【図７】
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【図８−１】
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【図８−２】
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【図９】
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【図１０】
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