(57)【要約】【課題】半導体チップ内の銅配線が一部消失することを防ぐ。【解決手段】上層プラグ一本当たりの下層の配線の面積が１００００μｍ２以上になるような大面積の多層配線を有する半導体装置において、前記多層配線が半導体基板１Ｓの主面においてｎ型拡散層ＮＳを介してｐウエルＰＷに接続される構造を形成せず、前記多層配線をｐ型拡散層ＰＳを介してｐウエルＰＷに接続する構造、前記多層配線をｐ型拡散層ＰＳを介してｎ型拡散層ＮＳに接続する構造、前記多層配線をｎ型拡散層ＮＳを介してｎウエルに接続する構造、または半導体基板１Ｓ上に形成されたＭＩＳＦＥＴのゲート電極に接続する構造を形成する。【選択図】図２
2012138419.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板を含む半導体チップと、
前記半導体基板上に形成された第１接続部材の下層に形成され、前記第１接続部材と前記半導体基板とを電気的に接続する第１配線と、
前記半導体基板上に形成された第２接続部材の下層に形成され、前記第２接続部材と前記半導体基板とを電気的に接続する第２配線と、
を有し、
前記第１配線は前記半導体基板の主面にｐ型の第１半導体領域を介して形成されたｎ型の第２半導体領域には接続されておらず、
前記第２配線は前記半導体基板の主面にｐ型の第３半導体領域を介して形成されたｎ型の第４半導体領域に接続されており、
前記第１接続部材一本当たりの前記第１配線の面積は、前記第２接続部材一本当たりの前記第２配線の面積よりも大きいことを特徴とする半導体装置。
【請求項２】
前記第１配線は電源遮断用途に用いる回路を構成していることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記第１配線は、前記半導体基板の主面にｎ型の第５半導体層を介して形成されたｎ型の第６半導体層、前記半導体基板の主面に形成されたｐ型の半導体層、または前記半導体基板上にゲート絶縁膜を介して形成されたゲート電極のうちの少なくとも一つと接続されていることを特徴とする請求項１記載の半導体装置。
【請求項４】
前記第１配線および前記第２配線は主に銅を含むことを特徴とする請求項１記載の半導体装置。
【請求項５】
前記第１配線および前記第２配線は複数層の積層構造を有する多層配線であることを特徴とする請求項１記載の半導体装置。
【請求項６】
前記半導体基板上には回路が形成され、平面視において、前記第１配線は前記回路を周囲を囲むように配置されていることを特徴とする請求項１記載の半導体装置。
【請求項７】
前記第１配線は前記半導体基板上に絶縁膜を介して形成されたゲート電極を含むことを特徴とする請求項１記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、大面積の銅配線パターンを有する半導体装置に適用して有効な技術に関するものである。
【背景技術】
【０００２】
特許文献１（特開２００７−２７３８２３号公報）には、ダミーコンタクトプラグを形成することにより、配線形成工程において銅（Ｃｕ）を含む下層配線の電気化学的な溶解を抑制することが記載されている。ここでは、特に半導体装置の製造工程中の洗浄時に下層配線の電気化学的な溶解が促進される旨の記載があり、配線を構成する銅が電気化学的な溶解によって消失する課題があることが開示されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００７−２７３８２３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
近年、積層構造を有する半導体装置の配線パターンの微細化および配線回路の使用方法により、特定の上層プラグ（ビア）に対して大面積の銅（Ｃｕ）配線パターンを接続させるような回路を用いる研究がなされている。このように比較的長さが長く面積が大きい配線は、例えば半導体チップの外周に沿って、半導体チップ内の回路を囲むように形成されていることが考えられる。
【０００５】
しかし、このような半導体装置では、前記上層プラグを形成する前の洗浄工程において前記上層プラグの下部に接する銅配線を構成する銅が洗浄液中に溶け出し、部分的に銅が消失することにより銅配線が途切れる可能性がある。
【０００６】
すなわち、ある上層プラグの下層に比較的大きな面積を有する銅配線が接続された回路を含む半導体装置では、銅配線が部分的に消失してしまう問題があり、このような不具合が生じた場合、前記銅配線を有する回路が動作せず、半導体装置の信頼性が低下する。
【０００７】
本発明の目的は、配線の部分的消失を防ぐことにある。
【０００８】
本発明の前記の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００９】
本願において開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１０】
本発明の好ましい一実施の形態である半導体装置は、
半導体基板を含む半導体チップと、
前記半導体基板上に形成された第１接続部材の下層に形成され、前記第１接続部材と前記半導体基板とを電気的に接続する第１配線と、
前記半導体基板上に形成された第２接続部材の下層に形成され、前記第２接続部材と前記半導体基板とを電気的に接続する第２配線と、
を有し、
前記第１配線は前記半導体基板の主面にｐ型の第１半導体領域を介して形成されたｎ型の第２半導体領域には接続されておらず、
前記第２配線は前記半導体基板の主面にｐ型の第３半導体領域を介して形成されたｎ型の第４半導体領域に接続されており、
前記第１接続部材一本当たりの前記第１配線の面積は、前記第２接続部材一本当たりの前記第２配線の面積よりも大きいものである。
【発明の効果】
【００１１】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１２】
上記した本発明の好ましい一実施の形態によれば、配線の部分的消失を防ぐことができる。
【図面の簡単な説明】
【００１３】
【図１】本発明の実施の形態１である半導体装置の平面レイアウトである。
【図２】図１に示す半導体装置の断面図である。
【図３】本発明の実施の形態１である半導体装置の製造方法を示す断面図である。
【図４】図３に続く半導体装置の製造方法を示す断面図である。
【図５】図４に続く半導体装置の製造方法を示す断面図である。
【図６】図５に続く半導体装置の製造方法を示す断面図である。
【図７】図６に続く半導体装置の製造方法を示す断面図である。
【図８】図７に続く半導体装置の製造方法を示す断面図である。
【図９】図８に続く半導体装置の製造方法を示す断面図である。
【図１０】図９に続く半導体装置の製造方法を示す断面図である。
【図１１】図１０に続く半導体装置の製造方法を示す断面図である。
【図１２】図１１に続く半導体装置の製造方法を示す断面図である。
【図１３】図１２に続く半導体装置の製造方法を示す断面図である。
【図１４】図１３に続く半導体装置の製造方法を示す断面図である。
【図１５】図１４に続く半導体装置の製造方法を示す断面図である。
【図１６】図１５に続く半導体装置の製造方法を示す断面図である。
【図１７】図１６に続く半導体装置の製造方法を示す断面図である。
【図１８】図１７に続く半導体装置の製造方法を示す断面図である。
【図１９】図１８に続く半導体装置の製造方法を示す断面図である。
【図２０】図１９に続く半導体装置の製造方法を示す断面図である。
【図２１】図２０に続く半導体装置の製造方法を示す断面図である。
【図２２】図２１に続く半導体装置の製造方法を示す断面図である。
【図２３】図２２に続く半導体装置の製造方法を示す断面図である。
【図２４】図２３に続く半導体装置の製造方法を示す断面図である。
【図２５】図２４に続く半導体装置の製造方法を示す断面図である。
【図２６】図２５に続く半導体装置の製造方法を示す断面図である。
【図２７】図２６に続く半導体装置の製造方法を示す断面図である。
【図２８】図２７に示す半導体装置の製造方法を示す断面図である。
【図２９】図２８に続く半導体装置の製造方法を示す断面図である。
【図３０】図２９に続く半導体装置の製造方法を示す断面図である。
【図３１】本発明の実施の形態２である半導体装置の断面図である。
【図３２】比較例である半導体装置の断面図である。
【発明を実施するための形態】
【００１４】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なときを除き、同一または同様な部分の説明を原則として繰り返さない。
【００１５】
なお、以下の実施の形態で用いる図面においては、平面図であっても図面を見易くするために部分的にハッチングを付す場合がある。
【００１６】
（実施の形態１）
図１に、本実施の形態の半導体チップ内の配線パターンの平面レイアウトを示す。図１は、積層構造を有する半導体チップＣＰの全体を示す平面レイアウトであり、半導体基板１Ｓの主面に形成された回路１、２、３および４と、回路１〜４の上層に形成された配線回路ＣＣとが示されている。なお、実際には半導体チップＣＰの直上には、回路１〜３に電気的に接続された配線またはコンタクトプラグ（以下単にプラグという）などが多数形成されており、それらの間には層間絶縁膜などが埋め込まれているが、図１ではそれらの図示を省略し、半導体基板１Ｓの主面に形成された回路１〜４および配線回路ＣＣのみを示している。なお、回路１〜４はそれぞれ、例えば論理回路、アナログ回路、メモリ、またはメモリの周辺回路などを構成するものとする。
【００１７】
平面視において、矩形の平面形状を有する半導体チップＣＰの外周の内側に回路１〜４および配線回路ＣＣは形成されており、配線回路ＣＣは半導体チップＣＰの端部と回路１〜３との間に形成されている。また、平面視において回路１〜３と回路４との間には配線回路ＣＣが形成されている。すなわち、回路１〜３は平面的に配線回路ＣＣに囲まれるように配置されており、回路４は配線回路ＣＣによって囲まれておらず、回路１〜３とは異なり配線回路ＣＣの外側に配置されている。
【００１８】
近年、回路が動作していない待機時に流れるリーク電流を抑制し、半導体装置の低消費電力化を達成することが課題となっている。この待機時におけるリーク電流を削減する効果的な手法としては、動作していない回路の電源をその他の回路などから遮断し、リークする経路を断つことが考えられる。例えば、図１に示す回路４を動作させ、回路１〜３を動作させていないときには、回路１〜３のみの電源をオフにする必要があり、その際回路１〜３の電源をオフにする働きをする回路を電源遮断回路と呼ぶ。電源遮断回路は、電源をオフにする各回路の中の個別の配線ではなく、各回路をひとまとめにして制御するため、ひとまとめとされる回路（例えば回路１〜３）の総面積が大きい程、電源遮断回路を構成する配線が長くなり、電源遮断回路の全体の大きさが大きくなる傾向がある。つまり、電源遮断回路である配線回路ＣＣは、電源をオフにする回路１〜３の上位の回路であるため、回路１〜３を制御することができるような大きさが必要となる。また、他の回路を配置する際の障害とならないように、図１に示す配線回路ＣＣのように半導体チップＣＰの外周の近傍に配置される傾向があることも、電源遮断回路が大きくなる理由の一つである。
【００１９】
配線回路ＣＣは、回路１〜３と、他の電流経路を有する回路４とが互いに影響を及ぼし合うことを防ぎ、互いに干渉し合わないようにするために形成された電源遮断回路の一例である。近年では半導体装置の省電力化に伴い、わずかな誘導電流であっても回路の正常な動作を阻害するおそれがあるため、配線回路ＣＣによって電界を緩和することで、配線回路ＣＣに囲まれた回路または配線回路ＣＣの外の回路が正常に動作しなくなることを防ぐことができる。また、近年の半導体装置の微細化に伴い、半導体チップ上に形成される複数の回路は互いにより近接して配置される必要が生じてきているため、配線回路ＣＣは、特定の回路に流れる電流による電磁誘導によって、その回路に近接する他の回路に誘導電流が流れることを防ぐこともできる。
【００２０】
また配線回路ＣＣは、例えば半導体チップＣＰをパッケージに搭載して封止し、前記パッケージをプリント基板などに実装した際に、前記パッケージの外に形成された電源回路などから生じる強い電界から半導体チップＣＰ内の回路１〜３を保護し、回路１〜３が正常に動作しなくなることを防ぐ働きを有している。
【００２１】
このような電源遮断回路の一例である配線回路ＣＣは、例えば半導体チップＣＰの端部から反対側の端部にかけて形成された配線を有し、図１に示すように半導体チップＣＰの外周に沿うように形成されることが考えられる。この場合、例えば回路１〜４を構成する半導体素子に電位を供給する配線（図示しない）およびその配線に接続された配線の全体の長さと、配線回路ＣＣの全体の長さとでは、配線回路ＣＣの長さの方が遥かに長くなる。すなわち、配線回路ＣＣの全体の長さに配線回路ＣＣの幅を乗じた数値を配線回路ＣＣの面積とすれば、例えば配線回路ＣＣの面積は１００００μｍ２以上になる。なお、ここで言う配線回路ＣＣの長さとは、配線回路ＣＣの導電経路の長さを足した合計の距離を指し、配線回路ＣＣの幅とは、配線回路ＣＣの延在方向に直交する方向の配線回路ＣＣの長さを指す。
【００２２】
配線回路ＣＣを構成し、半導体チップＣＰの外周に沿うように形成された配線は同一の層に形成された金属膜のみにより形成されることも考えられるが、本実施の形態では複数の層に形成された複数の配線をプラグを介して接続することで、前記複数の配線からなり、平面的に回路１〜３を囲むような長い金属配線を構成している。すなわち、回路１〜３を囲む配線回路ＣＣは、図１に示すように第４層配線ＬＶ４および第５層配線ＬＶ５をプラグＰＬＶ５（図２参照）を介して接続して形成された導電経路を有している。第４層配線ＬＶ４および第５層配線ＬＶ５は回路１〜４よりも上層に形成された金属配線であり、第５層配線ＬＶ５は第４層配線ＬＶ４の上層に形成されている。第４層配線ＬＶ４および第５層配線ＬＶ５はプラグＰＬＶ５を介して電気的に接続されており、第４層配線ＬＶ４は下部に形成されたプラグＰＬＶ４（図２参照）を介して下層の半導体基板１Ｓに接続されている。また、配線回路ＣＣは、図１に示していない領域に形成された配線であって、第５層配線ＬＶ５よりも上層の配線にプラグＰＬＶ６を介して接続されている。プラグＰＬＶ６と半導体基板１Ｓとの間の導電経路である配線およびプラグは、全てプラグＰＬＶ６の下層に形成されている。
【００２３】
後述するように、プラグＰＬＶ４上には第４層配線ＬＶ４が形成され、第４層配線ＬＶ４上にはプラグＰＬＶ５が形成され、プラグＰＬＶ５上には第５層配線ＬＶ５が形成され、第５層配線ＬＶ５上にはプラグＰＬＶ６が形成されている。
【００２４】
ここで、プラグＰＬＶ４、ＰＬＶ５およびＰＬＶ６も配線回路ＣＣを構成している。つまり、前述した配線回路ＣＣの面積には、プラグＰＬＶ４、ＰＬＶ５およびＰＬＶ６のそれぞれの長さにそれらの幅を乗じた面積も含まれている。なお、ここでいうプラグＰＬＶ４、ＰＬＶ５およびＰＬＶ６のそれぞれの長さとは、半導体基板１Ｓの主面に対して垂直な方向の長さを指しており、また、プラグＰＬＶ４、ＰＬＶ５およびＰＬＶ６のそれぞれの幅とは、半導体基板１Ｓの主面に沿う方向のプラグＰＬＶ４、ＰＬＶ５およびＰＬＶ６のそれぞれの長さ（直径）を指している。
【００２５】
図１には、第４層配線ＬＶ４より下層およびプラグＰＬＶ６より上層のそれぞれの領域に形成された配線およびプラグであって配線回路ＣＣを構成する導電経路を示していないが、第４層配線ＬＶ４と半導体基板１Ｓの主面との間にも、図１に示すように半導体チップＣＰの周縁部に沿って延在し、回路１〜３を平面視において囲むような配線回路が形成されている。図１に示される配線回路ＣＣが二本のプラグＰＬＶ６を介して上層の配線回路ＣＣに接続されているように、図１に示される配線回路ＣＣは一本のプラグＰＬＶ４（図示しない）により下層の配線に接続されている。ここで、プラグＰＬＶ４〜ＰＬＶ６の半導体基板１Ｓの主面に沿う方向の直径はいずれも１００ｎｍ未満である。
【００２６】
次に、図２に本実施の形態の半導体装置の断面図を示す。図２は、図１に示す半導体チップＣＰの断面図であって、半導体基板１Ｓの主面に対して垂直な面における断面図である。図２に示す断面図の左側の領域は半導体基板１Ｓの主面に沿う方向の半導体チップＣＰの端部に近い領域であり、図２に示す断面図の右側の領域は半導体チップＣＰの中央に近い領域である。図２には、半導体基板１Ｓの主面に形成された複数のＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor：電界効果トランジスタ）と、それぞれのＭＩＳＦＥＴに所定の電位を供給する配線およびプラグと、それらを埋め込む層間絶縁膜などが示されている。
【００２７】
図２において、シリコン単結晶からなる半導体基板１Ｓ上には、複数のＭＩＳＦＥＴＱｎが形成されている。図２に示すＭＩＳＦＥＴＱｎはいずれも図１に示す回路１を構成する半導体素子である。複数のＭＩＳＦＥＴＱｎは、素子分離領域で分離された活性領域に形成されており、例えば、以下に示す構成をしている。具体的には、素子分離領域で分離された活性領域にはｐ型の導電型を有するｐウエルＰＷが形成されており、このｐウエルＰＷ上にＭＩＳＦＥＴＱｎが形成されている。ＭＩＳＦＥＴＱｎは、半導体基板１Ｓの主面上に、例えば、酸化シリコン膜からなるゲート絶縁膜を有し、このゲート絶縁膜上にポリシリコン膜とこのポリシリコン膜上に設けられたシリサイド膜（ニッケルシリサイド膜など）の積層膜からなるゲート電極を有している。
【００２８】
ゲート電極の両側の側壁には、例えば、酸化シリコン膜からなるサイドウォールが形成されており、このサイドウォール下の半導体基板内に浅いｎ型の導電型を有する不純物拡散領域がゲート電極に整合して形成されている。そして、浅い不純物拡散領域の外側には、ｎ型の導電型を有し、浅い不純物拡散領域よりも深い不純物拡散領域がサイドウォールに整合して形成されている。なお、以下ではｎ型の深い不純物拡散層をｎ型拡散層ＮＳと呼ぶ。一対の浅い不純物拡散領域と一対のｎ型拡散層ＮＳによって、それぞれＭＩＳＦＥＴＱｎのソース領域とドレイン領域が形成されている。浅い不純物拡散領域とｎ型拡散層ＮＳはいずれもｎ型の導電型を有し、ｎ型拡散層ＮＳは浅い不純物拡散層よりも高い濃度で不純物が導入されている。以上のようにして半導体基板１Ｓ上にＭＩＳＦＥＴＱｎが形成されている。
【００２９】
また、回路１（図１参照）を構成するＭＩＳＦＥＴＱｎが形成されていない他の領域では、半導体基板１Ｓの主面にｐウエルＰＷが形成され、ｐウエルＰＷの上面にはｐウエルＰＷよりも不純物濃度が高いｐ型の不純物拡散領域であるｐ型拡散層ＰＳが形成されている。
【００３０】
図２に示すように、複数のＭＩＳＦＥＴＱｎおよびｐ型拡散層ＰＳを形成した半導体基板１Ｓ上にはコンタクト層間絶縁膜ＣＩＬが形成されている。このコンタクト層間絶縁膜ＣＩＬは、例えば、オゾンとＴＥＯＳ（Tetra Ethyl Ortho Silicate）とを原料に使用した熱ＣＶＤ（Chemical Vapor Deposition）法により形成されるオゾンＴＥＯＳ膜と、このオゾンＴＥＯＳ膜上に設けられたＴＥＯＳを原料に使用したプラズマＣＶＤ法により形成されるプラズマＴＥＯＳ膜との積層膜から形成されている。そして、このコンタクト層間絶縁膜ＣＩＬを貫通してＭＩＳＦＥＴＱｎのソース領域またはドレイン領域に達する複数のプラグＰＬＧ１が形成されている。また、コンタクト層間絶縁膜ＣＩＬを貫通してｐ型拡散層ＰＳに達するプラグＰＬＶ１が形成されている。このプラグＰＬＧ１、ＰＬＶ１は、例えば、チタン／窒化チタン膜（以下、チタン／窒化チタン膜はチタンとこのチタン上に設けられた窒化チタンで形成される膜を示す）よりなるバリア導体膜と、このバリア導体膜上に形成されたタングステン膜とをコンタクトホールに埋め込むことにより形成されている。チタン／窒化チタン膜は、タングステン膜を構成するタングステンがシリコン中へ拡散することを防止するために設けられている膜であり、このタングステン膜が構成される際のＷＦ６（フッ化タングステン）を還元処理するＣＶＤ法において、フッ素アタックがコンタクト層間絶縁膜ＣＩＬや半導体基板１Ｓになされてダメージを与えることを防ぐためのものである。なお、コンタクト層間絶縁膜ＣＩＬは、酸化シリコン膜（ＳｉＯ２膜）、ＳｉＯＦ膜、あるいは、窒化シリコン膜のいずれかの膜により形成されていてもよい。
【００３１】
次に、コンタクト層間絶縁膜ＣＩＬ上には複数の第１層配線Ｌ１および第１層配線ＬＶ１が形成されている。具体的に、第１層配線Ｌ１、ＬＶ１は、それぞれプラグＰＬＧ１、ＰＬＶ１を形成したコンタクト層間絶縁膜ＣＩＬ上に形成された層間絶縁膜ＩＬ１に埋め込まれるように形成されており、第１層配線Ｌ１、ＬＶ１は層間絶縁膜ＩＬ１と接して形成されている。層間絶縁膜ＩＬ１は、例えば半導体基板１Ｓの上層に形成されたパッシベーション膜ＰＡＳよりも比誘電率が低いＬｏｗ−ｋ膜により構成されており、例えば、ＳｉＯＣ膜から構成されている。つまり、層間絶縁膜ＩＬ１を貫通して底部でプラグＰＬＧ１が露出する配線溝およびプラグＰＬＶ１が露出する配線溝のそれぞれに銅を主体とする膜（以下、銅膜と記載する）を埋め込むことにより、第１層配線Ｌ１、ＬＶ１が形成されている。ここで、第１層配線Ｌ１、ＬＶ１および第１層配線Ｌ１と同層の層間絶縁膜ＩＬ１を含む層は、本明細書で第１ファイン層と呼ぶこともある。
【００３２】
第１層配線Ｌ１を形成した層間絶縁膜ＩＬ１上には、層間絶縁膜ＩＬ２および層間絶縁膜ＩＬ２と接する複数の第２層配線Ｌ２および第２層配線ＬＶ２が形成されている。具体的には、第１層配線Ｌ１、ＬＶ１を形成した層間絶縁膜ＩＬ１上にバリア絶縁膜ＢＩ１が形成され、このバリア絶縁膜ＢＩ１上に層間絶縁膜ＩＬ２が形成されている。バリア絶縁膜ＢＩ１は、例えば、ＳｉＣＮ膜と前記ＳｉＣＮ膜上に設けられたＳｉＯＣ膜との積層膜、ＳｉＣ膜、アモルファスカーボン膜、フッ化ホウ素（ＢＮ）膜またはＳｉＮ膜からなる。バリア絶縁膜ＢＩ１および層間絶縁膜ＩＬ２には、ダマシン配線である複数の第２層配線Ｌ２および複数のプラグＰＬＧ２が埋め込まれるように形成されている。また、バリア絶縁膜ＢＩ１および層間絶縁膜ＩＬ２には、ダマシン配線である第２層配線ＬＶ２およびプラグＰＬＶ２が埋め込まれるように形成されている。第２層配線Ｌ２は、プラグＰＬＧ２を介して第１層配線Ｌ１と電気的に接続されている。第２層配線ＬＶ２は、プラグＰＬＶ２を介して第１層配線ＬＶ１と電気的に接続されている。第２層配線Ｌ２、ＬＶ２、プラグＰＬＧ２およびＰＬＶ２は、例えば、銅を主体とする金属膜から形成されている。バリア絶縁膜は銅を主体とする金属配線（例えば第１層配線Ｌ１）と層間絶縁膜（例えば層間絶縁膜ＩＬ２）との間に形成され、前記金属配線内の金属イオンが前記層間絶縁膜内に拡散することを防ぐ機能を有する膜である。
【００３３】
そして、第２層配線Ｌ２と同様にして、第２層配線Ｌ２上に第３層配線Ｌ３〜第５層配線Ｌ５が形成されている。また、第２層配線ＬＶ２と同様にして、第２層配線ＬＶ２上に第３層配線ＬＶ３〜第５層配線ＬＶ５が形成されている。第３層配線Ｌ３〜第５層配線Ｌ５および第３層配線ＬＶ３〜第５層配線ＬＶ５のそれぞれは、層間絶縁膜ＩＬ３〜ＩＬ５のそれぞれと接して形成されている。具体的に、層間絶縁膜ＩＬ２上および第２層配線Ｌ２上には層間絶縁膜ＩＬ２および第２層配線と接してバリア絶縁膜ＢＩ２が形成され、このバリア絶縁膜ＢＩ２上に層間絶縁膜ＩＬ３が形成されており、第２層配線および層間絶縁膜ＩＬ２のそれぞれの上面はバリア絶縁膜ＢＩ２と接している。
【００３４】
バリア絶縁膜ＢＩ２は、例えば、ＳｉＣＮ膜とこのＳｉＣＮ膜上に設けられたＳｉＯＣ膜の積層膜、ＳｉＣ膜、または、ＳｉＮ膜のうちのいずれか１つから形成されており、層間絶縁膜ＩＬ３は、例えば、ＳｉＯＣ膜から形成されている。このバリア絶縁膜ＢＩ２および層間絶縁膜ＩＬ３には、第２層配線Ｌ３、ＬＶ３、プラグＰＬＧ３およびＰＬＶ３が埋め込まれるように形成されている。第３層配線Ｌ３は、プラグＰＬＧ３を介して第２層配線Ｌ２と電気的に接続されている。第３層配線ＬＶ３は、プラグＰＬＶ３を介して第２層配線ＬＶ２と電気的に接続されている。第２層配線Ｌ３、ＬＶ３、プラグＰＬＧ３およびＰＬＶ３は、例えば、銅膜から形成されている。
【００３５】
次に、層間絶縁膜ＩＬ３上および第３層配線Ｌ３上には層間絶縁膜ＩＬ３、第３層配線Ｌ３およびＬＶ３と接してバリア絶縁膜ＢＩ３が形成され、このバリア絶縁膜ＢＩ３上に層間絶縁膜ＩＬ４が形成されている。バリア絶縁膜ＢＩ３は、例えば、ＳｉＣＮ膜とこのＳｉＣＮ膜上に設けられたＳｉＯＣ膜の積層膜、ＳｉＣ膜、または、ＳｉＮ膜のうちのいずれか１つから形成されており、層間絶縁膜ＩＬ４は例えばＳｉＯＣ膜から形成されている。このバリア絶縁膜ＢＩ３および層間絶縁膜ＩＬ４には、第４層配線Ｌ４、ＬＶ４、プラグＰＬＧ４およびＰＬＶ４が埋め込むように形成されている。第４層配線Ｌ４は、プラグＰＬＧ４を介して第３層配線Ｌ３と電気的に接続されている。第４層配線ＬＶ４は、プラグＰＬＶ４を介して第３層配線ＬＶ３と電気的に接続されている。第４層配線Ｌ４、ＬＶ４、プラグＰＬＧ４およびＰＬＶ４は、例えば、銅膜から形成されている。
【００３６】
さらに、層間絶縁膜ＩＬ４上、第４層配線Ｌ４上および第４層配線ＬＶ４上には層間絶縁膜ＩＬ４、第４層配線Ｌ４およびＬＶ４と接してバリア絶縁膜ＢＩ４が形成され、このバリア絶縁膜ＢＩ４上に層間絶縁膜ＩＬ５が形成されている。バリア絶縁膜ＢＩ４は、例えば、ＳｉＣＮ膜とこのＳｉＣＮ膜上に設けられたＳｉＯＣ膜の積層膜、ＳｉＣ膜、または、ＳｉＮ膜のうちのいずれか１つから形成されており、層間絶縁膜ＩＬ５は例えばＳｉＯＣ膜から形成されている。このバリア絶縁膜ＢＩ４および層間絶縁膜ＩＬ５には、第５層配線Ｌ５、ＬＶ５、プラグＰＬＧ５およびＰＬＶ５が埋め込まれるように形成されている。第５層配線Ｌ５は、プラグＰＬＧ５を介して第４層配線Ｌ４と電気的に接続されている。第５層配線ＬＶ５は、プラグＰＬＶ５を介して第４層配線ＬＶ４と電気的に接続されている。第５層配線Ｌ５、ＬＶ５、プラグＰＬＧ５およびＰＬＶ５は、例えば、銅膜から形成されている。ここで、第２層配線Ｌ２〜第５層配線Ｌ５、第２層配線ＬＶ２〜第５層配線ＬＶ５およびそれらの同層に形成された層間絶縁膜ＩＬ２〜ＩＬ５をまとめて、本明細書では第２ファイン層と呼ぶこともある。第２ファイン層である層間絶縁膜ＩＬ２〜ＩＬ５内には、それぞれ複数の配線が形成されている。
【００３７】
層間絶縁膜ＩＬ５上および第５層配線Ｌ５上には層間絶縁膜ＩＬ５、第５層配線Ｌ５およびＬＶ５と接してバリア絶縁膜ＢＩ５が形成され、このバリア絶縁膜ＢＩ５上に層間絶縁膜ＩＬ６が形成されている。バリア絶縁膜ＢＩ５は、例えば、ＳｉＣＮ膜とこのＳｉＣＮ膜上に設けられたＳｉＯＣ膜の積層膜、ＳｉＣ膜、または、ＳｉＮ膜のうちのいずれか１つから形成されており、層間絶縁膜ＩＬ６は、例えば、ＳｉＯＣ膜から形成されている。このバリア絶縁膜ＢＩ５、層間絶縁膜ＩＬ６には、第６層配線Ｌ６、ＬＶ６、プラグＰＬＧ６およびＰＬＶ６が埋め込まれるように形成されている。第６層配線Ｌ６は、プラグＰＬＧ６を介して第５層配線Ｌ５と電気的に接続されている。第６層配線ＬＶ６は、プラグＰＬＶ６を介して第５層配線ＬＶ５と電気的に接続されている。この第６層配線Ｌ６、ＬＶ６、プラグＰＬＧ６およびＰＬＶ６は、例えば、銅膜から形成されている。
【００３８】
次に、層間絶縁膜ＩＬ６上にバリア絶縁膜ＢＩ６が形成され、このバリア絶縁膜ＢＩ６上に層間絶縁膜ＩＬ７が形成されている。バリア絶縁膜ＢＩ６は、例えば、ＳｉＣＮ膜とこのＳｉＣＮ膜上に設けられたＳｉＯＣ膜の積層膜、ＳｉＣ膜、または、ＳｉＮ膜のうちのいずれか１つから形成されており、層間絶縁膜ＩＬ７は、例えばＳｉＯＣ膜から形成されている。このバリア絶縁膜ＢＩ６、層間絶縁膜ＩＬ７には、第７層配線Ｌ７、ＬＶ７、プラグＰＬＧ７およびＰＬＶ７が埋め込まれるように形成されている。第７層配線Ｌ７は、プラグＰＬＧ７を介して第６層配線Ｌ６と電気的に接続されている。第７層配線ＬＶ７は、プラグＰＬＶ７を介して第６層配線ＬＶ６と電気的に接続されている。第７層配線Ｌ７、ＬＶ７、プラグＰＬＧ７およびＰＬＶ７は、例えば、銅膜から形成されている。ここで、第６層配線Ｌ６、ＬＶ６と第７層配線Ｌ７、ＬＶ７をまとめて、本明細書ではセミグローバル層と呼ぶこともある。
【００３９】
さらに、層間絶縁膜ＩＬ７上にバリア絶縁膜ＢＩ７ａが形成され、このバリア絶縁膜ＢＩ７ａ上に層間絶縁膜ＩＬ８ａが形成されている。そして、層間絶縁膜ＩＬ８ａ上にエッチングストップ絶縁膜ＢＩ７ｂが形成され、このエッチングストップ絶縁膜ＢＩ７ｂ上に層間絶縁膜ＩＬ８ｂが形成されている。バリア絶縁膜ＢＩ７ａは、例えば、ＳｉＣＮ膜とＳｉＯＣ膜の積層膜、ＳｉＣ膜、または、ＳｉＮ膜のうちのいずれか１つから形成されており、エッチングストップ絶縁膜ＢＩ７ｂは、例えば、ＳｉＣＮ膜、ＳｉＣ膜、または、ＳｉＮ膜のうちのいずれか１つから形成されており、層間絶縁膜ＩＬ８ａおよび層間絶縁膜ＩＬ８ｂは、例えば、酸化シリコン膜（ＳｉＯ２膜）、ＳｉＯＦ膜、ＴＥＯＳ膜から形成されている。バリア絶縁膜ＢＩ７ａおよび層間絶縁膜ＩＬ８ａには、プラグＰＬＧ８およびプラグＰＬＶ８が埋め込まれるように形成されており、エッチングストップ絶縁膜ＢＩ７ｂおよび層間絶縁膜ＩＬ８ｂには、第８層配線Ｌ８および第８層配線ＬＶ８が埋め込まれるように形成されている。第８層配線Ｌ８は、プラグＰＬＧ８を介して第７層配線Ｌ７と電気的に接続されている。第８層配線ＬＶ８は、プラグＰＬＶ８を介して第７層配線ＬＶ７と電気的に接続されている。第８層配線Ｌ８、ＬＶ８、プラグＰＬＧ８およびＰＬＶ８は、例えば、銅膜から形成されている。ここで、第８層配線Ｌ８、ＬＶ８を本明細書ではグローバル層と呼ぶこともある。
【００４０】
層間絶縁膜ＩＬ８ｂ上にはバリア絶縁膜ＢＩ８が形成され、このバリア絶縁膜ＢＩ８上には層間絶縁膜ＩＬ９が形成されている。バリア絶縁膜ＢＩ８は、例えば、ＳｉＣＮ膜とＳｉＯＣ膜の積層膜、ＳｉＣ膜、または、ＳｉＮ膜のうちのいずれか１つから形成されており、層間絶縁膜ＩＬ９は、例えば、酸化シリコン膜（ＳｉＯ２膜）、ＳｉＯＦ膜、ＴＥＯＳ膜から形成されている。バリア絶縁膜ＢＩ８および層間絶縁膜ＩＬ９には、プラグＰＬＧ９が埋め込まれるように形成されている。そして、層間絶縁膜ＩＬ９上には第９層配線ＬＶ９が形成されている。第９層配線ＬＶ９は、プラグＰＬＶ９を介して第８層配線ＬＶ８と電気的に接続されている。プラグＰＬＶ９と第９層配線ＬＶ９は、例えば、アルミニウム膜から形成されている。なお、図２には示していないが、第８層配線Ｌ８上にもプラグＰＬＶ９および第９層配線ＬＶ９と同様にプラグＰＬＧ９（図示しない）および第９層配線Ｌ９（図示しない）が形成されている。
【００４１】
第９層配線ＬＶ９上には、表面保護膜となるパッシベーション膜ＰＡＳが形成されており、このパッシベーション膜ＰＡＳに形成された開口部から第９層配線ＬＶ９の一部が露出している。この第９層配線ＬＶ９のうち露出している領域がパッドＰＤとなる。第９層配線Ｌ９（図示しない）の上面にも、露出した領域であるパッドが形成されている。パッシベーション膜ＰＡＳは、半導体装置を不純物の侵入から保護する機能を有し、例えば、酸化シリコン膜とこの酸化シリコン膜上に設けられた窒化シリコン膜から形成されている。そして、パッシベーション膜ＰＡＳ上にはポリイミド膜ＰＩが形成されている。このポリイミド膜ＰＩもパッドＰＤの形成されている領域を開口している。パッドＰＤは、図１に示す半導体装置を含む半導体チップＣＰの電極となる領域であり、半導体チップＣＰがマウントされるパッケージ内において他の導電部材と金属ワイヤなどを介して電気的に接続される領域である。
【００４２】
図２に示すバリア絶縁膜ＢＩ１〜ＢＩ８は、それぞれのバリア絶縁膜の下面に接する銅膜内のＣｕ（銅）がそれぞれのバリア絶縁膜上の層間絶縁膜などに拡散することを防ぐ働きを有するライナー膜であり、それぞれのバリア絶縁膜上の層間絶縁膜にビアホールを形成する際のエッチングストッパ膜としても機能する。
【００４３】
以上に図２を用いて説明したように、図１に示す第４層配線ＬＶ４および第５層配線ＬＶ５を含む配線回路ＣＣは、図２に示すように半導体基板１Ｓの主面に電気的に接続されており、半導体基板１Ｓの主面から半導体チップＣＰ（図１参照）の上面のパッドにまで達する回路を構成している。すなわち、図１に示す配線回路ＣＣは、図２に示す半導体基板１Ｓの主面上に順に形成されたプラグＰＬＶ１、第１層配線ＬＶ１、プラグＰＬＶ２、第２層配線ＬＶ２、プラグＰＬＶ３、第３層配線ＬＶ３、プラグＰＬＶ４、第４層配線ＬＶ４、プラグＰＬＶ５、第５層配線ＬＶ５、プラグＰＬＶ６、第６層配線ＬＶ６、プラグＰＬＶ７、第７層配線ＬＶ７、プラグＰＬＶ８、第８層配線ＬＶ８、プラグＰＬＶ９、第９層配線ＬＶ９を含む。つまり、半導体基板１Ｓの主面のｐ型拡散層ＰＳと第９層配線ＬＶ９とは、プラグＰＬＶ１〜ＰＬＶ９、第１層配線ＬＶ１、第２層配線ＬＶ２、第３層配線ＬＶ３、第４層配線ＬＶ４、第５層配線ＬＶ５、第６層配線ＬＶ６、第７層配線ＬＶ７および第８層配線ＬＶ８を介して電気的に接続されている。上述した配線回路ＣＣは、プラグＰＬＶ１〜ＰＬＶ９、第１層配線ＬＶ１、第２層配線ＬＶ２、第３層配線ＬＶ３、第４層配線ＬＶ４、第５層配線ＬＶ５、第６層配線ＬＶ６、第７層配線ＬＶ７、第８層配線ＬＶ８および第９層配線ＬＶ９を含んでいる。
【００４４】
図１を用いて説明したように、第４層配線ＬＶ４および第５層配線ＬＶ５は平面的に回路１〜３を囲むような形状の配線を構成しているが、例えば図２に示す第２層配線ＬＶ２および第３層配線ＬＶ３が同様に平面的に回路１〜３を囲むような形状の配線を構成していても良い。すなわち、図１に示すような半導体チップＣＰの周縁部に沿って形成された電源遮断回路である配線回路ＣＣは、平面的に回路１〜３を囲む配線を複数重ねて有していても構わない。また、例えば第２層配線ＬＶ２、第３層配線ＬＶ３、第４層配線ＬＶ４および第５層配線ＬＶ５の４層の配線を接続することにより形成された、平面的に回路１〜３を囲む回路を有していても構わない。
【００４５】
本実施の形態では、図２に示すように、配線回路ＣＣ（図１参照）の最下層のプラグＰＬＶ１は、半導体基板１Ｓの主面のｐウエルＰＷの上面のｐ型拡散層ＰＳに接続されているが、例えば、半導体基板１Ｓの主面上のｎ型の導電型を有するｎウエルの上面に形成された、ｎウエルよりも高濃度で不純物が導入されたｎ型の拡散層に接続されていても良い。また、プラグＰＬＶ１は半導体基板１Ｓの主面上のｎ型の導電型を有するｎウエルの上面に形成されたｐ型の拡散層に接続されていても良い。ただし、プラグＰＬＶ１は半導体基板１Ｓの主面上のｐウエルＰＷの上面に形成されたｎ型拡散層ＮＳには接続されていない。
【００４６】
回路１（図１参照）を構成するＭＩＳＦＥＴＱｎに接続されたプラグＰＬＧ１は半導体基板１Ｓの主面のｐウエルＰＷの上面のｎ型拡散層ＮＳに接続されている。図２に示すＭＩＳＦＥＴＱｎはｎチャネル型のＭＩＳＦＥＴであるが、図示していない領域にはｐチャネル型のＭＩＳＦＥＴも形成されており、ｐチャネル型のＭＩＳＦＥＴに接続されるプラグＰＬＧ１は、半導体基板１Ｓの主面のｎウエルの上面のｐ型拡散層に接続されている。なお、図１に示す回路２〜４も回路１と同様にＭＩＳＦＥＴを含んでいる。
【００４７】
ここで、比較例として図３２に多層構造を有する半導体装置の断面図を示す。図３２に示す半導体装置は、図１および図２に示す本実施の形態の半導体装置とほぼ同様の構造を有しているが、図１の配線回路ＣＣに対応する多層配線の最下層に位置するプラグＰＬＶ１（図３２参照）が、半導体基板１Ｓの主面に形成されたｎ型拡散層ＮＳを介してｐウエルＰＷに接続されている点で、本実施の形態の半導体装置と異なる。
【００４８】
本発明者らは、図３２に示すような半導体装置を用いて実験したところ、大面積を有する配線回路を構成する特定の上層プラグの底部の配線が一部消失し、回路が動作しない不具合が生じることを知り、配線の消失が発生しないような半導体装置について検討した。
【００４９】
配線の消失は、半導体装置の製造工程における上層プラグの形成する前の工程において、大面積を有する配線を形成した半導体基板の表面を洗浄した際、洗浄に用いる洗浄水に配線を構成する銅が溶け出すことにより起こるものである。図３２に示すように、プラグＰＬＶ６の直下においては第５層配線ＬＶ５が形成されておらず、その領域は空隙１０となっている。なお、ここで言う大面積を有する配線とは、図３２に示すプラグＰＬＶ１〜ＰＬＶ９、第１層配線ＬＶ１、第２層配線ＬＶ２、第３層配線ＬＶ３、第４層配線ＬＶ４、第５層配線ＬＶ５、第６層配線ＬＶ６、第７層配線ＬＶ７、第８層配線ＬＶ８および第９層配線ＬＶ９を含む多層配線である。
【００５０】
大面積を有する配線は、図３２に示すＭＩＳＦＥＴＱｎに電位を供給するための多層配線に比べて非常に面積が大きく、製造工程においては前記多層配線よりも帯電しやすい。このような帯電は特に、絶縁物である洗浄水（例えば純水）と大面積を有する配線との摩擦によって起こりやすい。その結果、洗浄水と大面積を有する配線との間に大量の電荷が流れることにより、前記上層プラグを形成するためのビアホールから露出した配線を構成する銅（Ｃｕ）が電子（負の電荷）を奪われて銅イオン（Ｃｕ２＋）となって洗浄水中に溶け出すことで、上述した配線の一部消失が起こる。
【００５１】
このような配線の消失が発生した場合、前記洗浄を行った後の工程により前記上層プラグおよびその上層の配線を形成しても、配線が消失した領域に銅を埋め込むことは困難であるため、大面積を有する配線により構成される回路が正常に動作しなくなる可能性が高い。大面積を有する配線が上述した電源遮断回路である場合には、電源遮断回路が途中で途切れることになるため、電界を緩和する機能が低下する。この場合、電源遮断回路により保護されるべき回路が、強い電界によって誘導起電力が生じるなどして正常に動作しなくなるおそれがある。したがって、大面積を有する配線を含む半導体装置では、配線が消失した場合に大面積を有する配線により構成される回路が正常に動作しなくなることで、半導体装置の信頼性が低下する問題がある。
【００５２】
なお、図３２に示すＭＩＳＦＥＴＱｎに接続された多層配線は大面積を有する配線よりも配線面積が小さいため、製造工程中における帯電量が大面積を有する配線よりも少ない。したがって、面積が小さい前記多層配線では上記のような配線の消失は生じない。
【００５３】
上記の配線消失の問題に対し、本発明者らは、電源遮断回路のような大面積の配線回路を有する半導体装置において、前記配線回路が半導体基板の主面に形成されたｎ型拡散層を介してｐウエルに接続されることにより、前記配線回路を構成する配線の一部が消失することを見出した。また、前記配線回路がｎ型拡散層を介してｐウエルに接続された場合に比べ、前記配線回路がｎ型拡散層を介してｎウエルに接続された場合、前記配線回路がｐ型拡散層を介してｎウエルに接続された場合、および前記配線回路がｐ型拡散層を介してｐウエルに接続された場合には上述した配線の消失の発生を抑制することができることを見出した。
【００５４】
次に、本実施の形態の半導体装置の効果について説明する。本実施の形態の半導体装置は、２層以上の積層構造を有する２種類の多層配線、すなわち互いに絶縁された第１多層配線および第２多層配線を有するものである。第１多層配線は図１に示す配線回路ＣＣであり、第２多層配線は、図２に示すＭＩＳＦＥＴＱｎのソース領域またはドレイン領域に特定の電位を供給する配線である。つまり第２多層配線は、図２に示すプラグＰＬＧ１〜ＰＬＧ９、第１層配線Ｌ１、第２層配線Ｌ２、第３層配線Ｌ３、第４層配線Ｌ４、第５層配線Ｌ５、第６層配線Ｌ６、第７層配線Ｌ７、第８層配線Ｌ８および第９層配線Ｌ９を含んでいる。また、第２多層配線の最下層のプラグＰＬＧ１は、半導体基板１Ｓの上面に形成されたｎ型拡散層ＮＳに接続され、ｎ型拡散層ＮＳを介してｐウエルＰＷに電気的に接続されている。
【００５５】
電源遮断回路である配線回路ＣＣ（図１参照）は、電界を緩和して配線回路ＣＣに囲まれた回路を保護し、または配線回路ＣＣに囲まれた回路により生じる強い電界から配線回路ＣＣの外の回路を保護する目的で形成されているため、半導体チップ内の回路を囲むような長い導電経路を有する配線となっている。
【００５６】
また、配線回路ＣＣを構成する上層プラグ（例えば図１および図２に示すプラグＰＬＶ６）は、その下層で平面的に回路１〜３を囲むように形成された第４層配線ＬＶ４および第５層配線ＬＶ５を含む多層配線を上層に引き出す接続部材であるが、このような上層プラグは前記多層配線に対して多数形成することは困難であり、一本または二本程度の少ない本数となることが考えられる。これは、半導体装置の高集積化により半導体チップの内部には多数の配線が密に配置されており、電源遮断回路である配線回路ＣＣに多数の上層プラグを形成することが半導体チップのサイズの増加に繋がるためである。したがって、上層プラグ一本当たりの下層配線の面積は、１００００μｍ２以上になるような大面積の配線となる。
【００５７】
このように、電源遮断回路に用いられるような配線回路は上層プラグの本数が少なく、また、半導体装置の微細化に伴い、上層プラグ（例えば図１に示すＰＬＶ６）の半導体基板１Ｓの主面に沿う方向の直径は１００ｎｍ未満となっている。したがって、配線回路ＣＣを形成する際に洗浄水と配線との間に流れる電流は、上層プラグを形成するためのビアホールの底部の銅配線の上面の極小さい領域に集中して流れることになる。よって、上層プラグの本数が少なく、プラグの直径が小さい大面積の配線回路では、特に配線が消失する問題が起こりやすい。
【００５８】
これに対し、上述した第２多層配線は半導体基板１Ｓの主面に形成された素子に電位を供給することを目的として形成されているため、第２多層配線を構成する各層の配線は第１多層配線を構成する各層の配線に比べて短く、第２多層配線を構成するプラグの数も第１多層配線よりも少ない。よって、第２多層配線の全体の配線の面積は第１多層配線の全体の配線の面積よりも遥かに小さい。つまり、第２多層配線の全体の配線の面積は１００００μｍ２よりも小さい値となる。
【００５９】
なお、配線の消失は、上層プラグの形成前に、上層プラグが形成されるビアホールを形成した段階で前記ビアホールの底に露出する配線が大面積を有することにより起こりやすくなるものである。したがって、上層プラグの下部に接続された配線は前記ビアホールが形成された時点で半導体基板１Ｓの主面にまで導通する導電経路を構成していることが前提となる。つまり、本実施の形態では、上層プラグの底部に接続された下層配線は全て前記上層プラグよりも下層の領域に形成され、半導体基板１Ｓの主面にまで達しており、前記上層プラグよりも上層に前記下層配線は形成されていないものとする。このことは、上述した第１多層配線も第２多層配線も同様である。
【００６０】
本実施の形態の半導体装置の特徴は、１００００μｍ２以上になるような大面積の第１多層配線を、半導体基板の主面に形成されたｐウエルの上面のｎ型拡散層には接続せず、第１多層配線よりも面積が小さい第２多層配線を、半導体基板の主面に形成されたｐウエルの上面のｎ型拡散層に接続することにある。なお、第１多層配線および第２多層配線は主に銅（Ｃｕ）を含む銅配線であり、第１多層配線は、電源遮断回路として機能する配線回路である。
【００６１】
すなわち、半導体基板の主面に形成されたｎ型拡散層を介してｐウエルに接続された第２多層配線では配線の面積が少ないため配線消失の問題は起こりにくいのに対し、第１多層配線は第２多層配線よりも面積が大きく電荷が蓄積しやすいため、本実施の形態では第１多層配線をｎ型拡散層を介してｐウエルに接続する構造を設けていない。
【００６２】
これにより、本実施の形態では、半導体チップの外周に沿って延在し、平面視において前記半導体チップ内の回路の周りを囲むように形成された大きい配線面積を有する多層配線を含む半導体装置において、前記多層配線を構成する上層プラグの底部の銅配線が消失することを防ぐことができる。したがって、大面積を有する配線回路が正常に動作しなくなることを防ぎ、半導体装置の信頼性を向上させることを可能としている。
【００６３】
次に、本実施の形態の半導体装置の製造方法について、図３〜図３０を用いて説明する。図３〜図３０は本実施の形態の半導体装置の製造方法を示す断面図である。なお、本発明は半導体基板上に形成される大面積配線に関する発明であるため、ここではＭＩＳＦＥＴを形成する詳しい工程の説明は省略する。
【００６４】
まず、通常の半導体製造技術を使用することにより、図３に示すように、半導体基板１Ｓ上に複数のＭＩＳＦＥＴＱｎ、ｐウエルＰＷおよびｐ型拡散層ＰＳを形成する。なお、ｐ型拡散層ＰＳとｎ型拡散層ＮＳとを形成する際は、フォトリソグラフィ技術を用いてそれぞれの拡散層を形成するためのイオンの打ち分けを行い、別工程によりｐ型拡散層ＰＳとｎ型拡散層ＮＳとを形成する。
【００６５】
続いて、図４に示すように、複数のＭＩＳＦＥＴＱｎを形成した半導体基板１Ｓ上にコンタクト層間絶縁膜ＣＩＬを形成する。このコンタクト層間絶縁膜ＣＩＬは、複数のＭＩＳＦＥＴＱｎを覆うように形成される。具体的に、コンタクト層間絶縁膜ＣＩＬは、例えば、オゾンとＴＥＯＳとを原料に使用した熱ＣＶＤ法により形成されるオゾンＴＥＯＳ膜と、このオゾンＴＥＯＳ膜上に配置され、ＴＥＯＳを原料に使用したプラズマＣＶＤ法により形成されるプラズマＴＥＯＳ膜との積層膜から形成されている。なお、オゾンＴＥＯＳ膜の下層に、例えば、窒化シリコン膜よりなるエッチングストッパ膜を形成してもよい。
【００６６】
次に、図５に示すように、フォトリソグラフィ技術およびエッチング技術を使用することにより、コンタクト層間絶縁膜ＣＩＬにコンタクトホールＣＨを形成する。このコンタクトホールＣＨは、コンタクト層間絶縁膜ＣＩＬを貫通して、半導体基板１Ｓに形成されているＭＩＳＦＥＴＱｎのソース領域あるいはドレイン領域であるｎ型拡散層ＮＳに達するように加工される。また、一部のコンタクトホールＣＨは、コンタクト層間絶縁膜ＣＩＬを貫通して、半導体基板１Ｓに形成されているｐ型拡散層ＰＳに達するように加工される。
【００６７】
続いて、図６に示すように、コンタクト層間絶縁膜ＣＩＬに形成したコンタクトホールＣＨに金属膜を埋め込むことによりプラグＰＬＧ１、ＰＬＶ１を形成する。具体的には、コンタクトホールＣＨを形成したコンタクト層間絶縁膜ＣＩＬ上に、例えば、スパッタリング法を使用してバリア導体膜となるチタン／窒化チタン膜を形成する。そして、チタン／窒化チタン膜上にタングステン膜を形成する。これにより、コンタクトホールＣＨの内壁（側壁および底面）にチタン／窒化チタン膜が形成され、このチタン／窒化チタン膜上でコンタクトホールＣＨを埋め込むようにタングステン膜が形成される。その後、コンタクト層間絶縁膜ＣＩＬ上に形成されている不要なチタン／窒化チタン膜およびタングステン膜を、ＣＭＰ（Chemical Mechanical Polishing）法で除去する。これにより、コンタクトホールＣＨ内にだけ、チタン／窒化チタン膜とタングステン膜を埋め込んだプラグＰＬＧ１、ＰＬＶ１を形成することができる。ＭＩＳＦＥＴＱｎを構成するｎ型拡散層ＮＳの直上にはプラグＰＬＧ１が形成され、ｐ型拡散層ＰＳの直上にはプラグＰＬＶ１が形成される。
【００６８】
次に、図７に示すように、プラグＰＬＧ１、ＰＬＶ１を形成したコンタクト層間絶縁膜ＣＩＬ上に層間絶縁膜ＩＬ１を形成する。この層間絶縁膜ＩＬ１は、例えばＳｉＯＣ膜により形成され、例えばプラズマＣＶＤ法を使用することにより形成される。
【００６９】
そして、図８に示すように、フォトリソグラフィ技術およびエッチング技術を使用することにより、層間絶縁膜ＩＬ１に配線溝ＷＤ１を形成する。この配線溝ＷＤ１は、ＳｉＯＣ膜からなる層間絶縁膜ＩＬ１を貫通して底面がコンタクト層間絶縁膜ＣＩＬに達するように形成される。これにより、配線溝ＷＤ１の底部でプラグＰＬＧ１、ＰＬＶ１の表面が露出することになる。
【００７０】
その後、図９に示すように、配線溝ＷＤ１を形成した層間絶縁膜ＩＬ１上にバリア導体膜（銅拡散防止膜）（図示しない）を形成する。具体的に、バリア導体膜は、タンタル（Ｔａ）、チタン（Ｔｉ）、ルテニウム（Ｒｕ）、タングステン（Ｗ）、マンガン（Ｍｎ）およびこれらの窒化物や窒化珪化物、または、これらの積層膜から構成され、例えば、スパッタリング法を使用することにより形成する。
【００７１】
続いて、配線溝ＷＤ１の内部および層間絶縁膜ＩＬ１上に形成されたバリア導体膜上に、例えば、薄い銅膜からなるシード膜をスパッタリング法により形成する。そして、このシード膜を電極とした電解メッキ法により銅膜Ｃｕ１を形成する。この銅膜Ｃｕ１は、配線溝ＷＤ１を埋め込むように形成される。この銅膜Ｃｕ１は、例えば、銅を主体とする膜から形成される。なお、ここでは銅膜Ｃｕ１を電解メッキ法を用いて形成しているが、ＣＶＤ法を用いて銅膜Ｃｕ１を形成しても構わない。
【００７２】
次に、図１０に示すように、層間絶縁膜ＩＬ１上に形成された不要なバリア導体膜および銅膜Ｃｕ１をＣＭＰ法で除去する。これにより、配線溝ＷＤ１内にバリア導体膜および銅膜Ｃｕ１を埋め込んだ第１層配線Ｌ１、ＬＶ１を含む層（第１ファイン層）を形成することができる。すなわち、プラグＰＬＧ１の直上には銅膜Ｃｕ１を含む第１層配線Ｌ１が形成され、プラグＰＬＶ１の直上には銅膜Ｃｕ１を含む第１層配線ＬＶ１が形成される。
【００７３】
その後、第１層配線Ｌ１を形成した層間絶縁膜ＩＬ１の表面に対してアンモニアプラズマ処理を実施して、第１層配線Ｌ１の表面および層間絶縁膜ＩＬ１の表面を清浄化する。続いて、図１１に示すように、第１層配線Ｌ１、ＬＶ１を形成した層間絶縁膜ＩＬ１上にバリア絶縁膜ＢＩ１を形成する。このバリア絶縁膜ＢＩ１は、例えば、ＳｉＣＮ膜とＳｉＯＣ膜の積層膜から構成され、例えば、この積層膜はＣＶＤ法により形成することができる。そして、バリア絶縁膜ＢＩ１上に層間絶縁膜ＩＬ２を形成する。さらに、層間絶縁膜ＩＬ２上にＣＭＰ保護膜ＣＭＰ１を形成する。
【００７４】
続いて、図１２に示すように、ＣＭＰ保護膜ＣＭＰ１上にフォトレジスト膜ＦＲ１を形成する。そして、このフォトレジスト膜ＦＲ１に対して、露光・現像処理を施すことにより、フォトレジスト膜ＦＲ１をパターニングする。パターニングは、ビアホールを形成する領域を開口するように行なわれる。その後、パターニングしたフォトレジスト膜ＦＲ１をマスクにして、ＣＭＰ保護膜ＣＭＰ１および層間絶縁膜ＩＬ２をエッチングする。これにより、ＣＭＰ保護膜ＣＭＰ１および層間絶縁膜ＩＬ２を貫通して、バリア絶縁膜ＢＩ１を露出するビアホールＶ１を形成することができる。このようにバリア絶縁膜ＢＩ１は、エッチングの際にエッチングストッパとして機能する。
【００７５】
次に、図１３に示すように、パターニングしたフォトレジスト膜ＦＲ１をプラズマアッシング処理により除去した後、半導体基板１Ｓの主面を洗浄する。この洗浄工程は、ビアホールＶ１を形成する際の加工により生じた残渣などを取り除くために、薬液および洗浄水を用いて行う。前記洗浄工程では半導体ウエハを薬液に晒した後、半導体ウエハに残る薬液を除去するために洗浄水（純水など）で半導体ウエハを洗浄する。半導体基板１Ｓは円盤状の半導体ウエハにノッチまたはオリエンテーションフラットなどを設けたものであり、洗浄水を用いた洗浄では、円形の半導体ウエハの中心から、半導体基板１Ｓに対して垂直な方向に延在する線を軸として半導体ウエハを回転させ、回転中の半導体ウエハの軸方向から半導体ウエハの中心に洗浄水を供給することにより半導体ウエハ全体を洗浄する。つまり、回転する半導体ウエハの中央に水を落とすことにより洗浄を行う。この後の工程においても、例えばエッチングを行った後などには半導体ウエハの洗浄を行い、その際には上記の洗浄工程と同様の方法を用いる。
【００７６】
その後、ＣＭＰ保護膜ＣＭＰ１上にフォトレジスト膜ＦＲ２を形成し、このフォトレジスト膜ＦＲ２に対して露光・現像処理を施すことにより、フォトレジスト膜ＦＲ２をパターニングする。フォトレジスト膜ＦＲ２のパターニングは、配線溝を形成する領域を開口するように行なわれる。
【００７７】
その後、図１４に示すように、パターニングしたフォトレジスト膜ＦＲ２をマスクとした異方性エッチングにより、ＣＭＰ保護膜ＣＭＰ１をエッチングする。そして、パターニングしたフォトレジスト膜ＦＲ２をプラズマアッシング処理により除去した後、半導体基板１Ｓの主面を洗浄する。
【００７８】
続いて、図１５に示すように、エッチバック法により、ビアホールＶ１の底部に露出するバリア絶縁膜ＢＩ１を除去する。これにより、ビアホールＶ１の底部に第１層配線Ｌ１または第１層配線ＬＶ１の表面が露出することになる。このときのエッチバック工程により、パターニングされたＣＭＰ保護膜ＣＭＰ１から露出している層間絶縁膜ＩＬ２の一部もエッチングされて配線溝ＷＤ２が形成される。
【００７９】
次に、図１６に示すように、配線溝ＷＤ２およびビアホールＶ１を形成した層間絶縁膜ＩＬ２上およびＣＭＰ保護膜ＣＭＰ１上に、バリア導体膜ＢＭ１（図２参照）と同様の構造を有するバリア導体膜ＢＭ２（図示しない）を形成する。
【００８０】
続いて、配線溝ＷＤ２の内部およびＣＭＰ保護膜ＣＭＰ１上に形成されたバリア導体膜上に、例えば、薄い銅膜からなるシード膜をスパッタリング法により形成する。そして、このシード膜を電極とした電解メッキ法により銅膜Ｃｕ２を形成する。この銅膜Ｃｕ２は、配線溝ＷＤ２を埋め込むように形成される。この銅膜Ｃｕ２は、例えば、銅を主体とする膜から形成される。
【００８１】
続いて、図１７に示すように、ＣＭＰ保護膜ＣＭＰ１上に形成されている不要なバリア導体膜および銅膜Ｃｕ２をＣＭＰ法で除去する。これにより、層間絶縁膜ＩＬ２が露出し、かつ、配線溝ＷＤ２内にバリア導体膜および銅膜Ｃｕ２を埋め込んだ第２層配線Ｌ２、ＬＶ２と、ビアホールＶ１内にバリア導体膜および銅膜Ｃｕ２を埋め込んだプラグＰＬＧ２、ＰＬＶ２とを形成することができる。プラグＰＬＧ２は第１層配線Ｌ１の上面に接して形成され、第２層配線Ｌ２はプラグＰＬＧ２上にプラグＰＬＧ２と一体となって形成される。また、プラグＰＬＶ２は第１層配線ＬＶ１の上面に接して形成され、第２層配線ＬＶ２はプラグＰＬＶ２上にプラグＰＬＶ２と一体となって形成される。ＣＭＰ保護膜ＣＭＰ１は、このときのＣＭＰ法による研磨圧力やスクラッチダメージから、製造工程中の半導体装置を保護するために設けられている。
【００８２】
なお、本実施の形態では図１２〜図１７を用いて説明したように、第２層配線Ｌ２、ＬＶ２、プラグＰＬＧ２およびＰＬＶ２を形成する工程では層間絶縁膜ＩＬ２にビアホールＶ１を形成してから配線溝ＷＤ２を形成するビアファーストの製法を用いているが、層間絶縁膜ＩＬ２に配線溝ＷＤ２を形成してからビアホールＶ１を形成するトレンチファーストの製法を用いても構わない。
【００８３】
その後、図１８に示すように、第２層配線Ｌ２、ＬＶ２を形成した層間絶縁膜ＩＬ２の表面に対してアンモニアプラズマ処理を実施して、第２層配線Ｌ２の表面および層間絶縁膜ＩＬ２の表面を洗浄化する。続いて、第２層配線Ｌ２を形成した層間絶縁膜ＩＬ２上にバリア絶縁膜ＢＩ２を形成する。このバリア絶縁膜ＢＩ２は、例えば、ＳｉＣＮ膜とＳｉＯＣ膜の積層膜から構成され、例えば、この積層膜はＣＶＤ法により形成することができる。このような製造工程を繰り返すことにより、プラグＰＬＧ２〜ＰＬＧ５、ＰＬＶ２〜ＰＬＶ５、第３層配線Ｌ３〜第５層配線Ｌ５および第３層配線ＬＶ３〜第５層配線ＬＶ５を形成する。これにより、第２層配線Ｌ２〜第５層配線Ｌ５および第２層配線ＬＶ２〜第５層配線ＬＶ５を含む第２ファイン層を形成することができる。
【００８４】
続いて、第２ファイン層上にセミグローバル層を形成する工程について説明する。図１９に示すように、第５層配線Ｌ５、ＬＶ５を形成した層間絶縁膜ＩＬ５上の表面に対してアンモニアプラズマ処理を実施して、第５層配線Ｌ５、ＬＶ５の表面および層間絶縁膜ＩＬ５の表面を洗浄化する。続いて、第５層配線Ｌ５、ＬＶ５を形成した層間絶縁膜ＩＬ５上にバリア絶縁膜ＢＩ５を形成する。このバリア絶縁膜ＢＩ５は、例えば、ＳｉＣＮ膜とＳｉＯＣ膜の積層膜から構成され、例えば、この積層膜はＣＶＤ法により形成することができる。その後、バリア絶縁膜ＢＩ５上に層間絶縁膜ＩＬ６を形成する。この層間絶縁膜ＩＬ６は、例えば、ＳｉＯＣ膜から形成され、例えば、プラズマＣＶＤ法を使用することにより形成される。
【００８５】
そして、図２０に示すように、フォトリソグラフィ技術およびエッチング技術を使用することにより、層間絶縁膜ＩＬ６に配線溝ＷＤ４およびビアホールＶ３を形成する。このビアホールＶ３は、ＳｉＯＣ膜からなる層間絶縁膜ＩＬ６を貫通して底面が第５層配線Ｌ５に達するように形成される。これにより、ビアホールＶ３の底部で第５層配線Ｌ５の表面が露出することになる。
【００８６】
その後、図２１に示すように、配線溝ＷＤ４およびビアホールＶ３を形成した層間絶縁膜ＩＬ６上にバリア導体膜（銅拡散防止膜）（図示しない）を形成する。具体的に、バリア導体膜は、タンタル（Ｔａ）、チタン（Ｔｉ）、ルテニウム（Ｒｕ）、タングステン（Ｗ）、マンガン（Ｍｎ）およびこれらの窒化物や窒化珪化物、または、これらの積層膜から構成され、例えば、スパッタリング法を使用することにより形成する。
【００８７】
続いて、配線溝ＷＤ４とビアホールＶ３の内部および層間絶縁膜ＩＬ６上に形成されたバリア導体膜上に、例えば、薄い銅膜からなるシード膜をスパッタリング法により形成する。そして、このシード膜を電極とした電解メッキ法により銅膜Ｃｕ３を形成する。この銅膜Ｃｕ３は、配線溝ＷＤ４およびビアホールＶ３を埋め込むように形成される。この銅膜Ｃｕ３は、例えば、銅を主体とする膜から形成される。
【００８８】
次に、図２２に示すように、層間絶縁膜ＩＬ６上に形成された不要なバリア導体膜および銅膜Ｃｕ３をＣＭＰ法で除去する。これにより、配線溝ＷＤ４内にバリア導体膜および銅膜Ｃｕ３を埋め込んだ第６層配線Ｌ６、ＬＶ６と、ビアホールＶ３内にバリア導体膜および銅膜Ｃｕ３を埋め込んだプラグＰＬＧ６、ＰＬＧ６とを形成することができる。プラグＰＬＧ６は第５層配線Ｌ５の上面に接して形成され、第６層配線Ｌ６はプラグＰＬＧ６上にプラグＰＬＧ６と一体となって形成される。また、プラグＰＬＶ６は第５層配線ＬＶ５の上面に接して形成され、第６層配線ＬＶ６はプラグＰＬＶ６上にプラグＰＬＶ６と一体となって形成される。
【００８９】
以上のようにして、第６層配線Ｌ６、ＬＶ６を形成することができる。このような製造工程を繰り返すことにより、図２３に示すような第７層配線Ｌ７、ＬＶ７も形成する。これにより、プラグＰＬＧ６、ＰＬＧ７、ＰＬＶ６、ＰＬＶ７、第６層配線Ｌ６、ＬＶ６、第７層配線Ｌ７およびＬＶ７を含むセミグローバル層を形成することができる。
【００９０】
続いて、セミグローバル層上にグローバル層を形成する工程について説明する。図２４に示すように、第７層配線Ｌ７、ＬＶ７を形成した層間絶縁膜ＩＬ７の表面に対してアンモニアプラズマ処理を実施して、第７層配線Ｌ７、ＬＶ７の表面および層間絶縁膜ＩＬ７の表面を清浄化する。続いて、第７層配線Ｌ７、ＬＶ７を形成した層間絶縁膜ＩＬ７上にバリア絶縁膜ＢＩ７ａを形成する。このバリア絶縁膜ＢＩ７ａは、例えば、ＳｉＣＮ膜とＳｉＯＣ膜の積層膜から構成され、例えば、この積層膜はＣＶＤ法により形成することができる。
【００９１】
次に、バリア絶縁膜ＢＩ７ａ上に層間絶縁膜ＩＬ８ａを形成する。この層間絶縁膜ＩＬ８ａは、例えば、ＴＥＯＳ膜または酸化シリコン膜などから形成され、例えば、プラズマＣＶＤ法を使用することにより形成される。さらに、層間絶縁膜ＩＬ８ａ上に、エッチングストップ絶縁膜ＢＩ７ｂを形成し、このエッチングストップ絶縁膜ＢＩ７ｂ上に層間絶縁膜ＩＬ８ｂを形成する。このエッチングストップ絶縁膜ＢＩ７ｂは、例えば、ＳｉＣＮ膜から形成され、例えば、この積層膜はＣＶＤ法により形成することができる。また、この層間絶縁膜ＩＬ８ｂは、例えば、ＴＥＯＳ膜または酸化シリコン膜などから形成され、例えば、プラズマＣＶＤ法を使用することにより形成される。
【００９２】
そして、図２５に示すように、フォトリソグラフィ技術およびエッチング技術を使用することにより、層間絶縁膜ＩＬ８ｂおよびエッチングストップ絶縁膜ＢＩ７ｂに配線溝ＷＤ５を形成し、かつ、層間絶縁膜ＩＬ８ａおよびバリア絶縁膜ＢＩ７ａにビアホールＶ４を形成する。このビアホールＶ４は、ＴＥＯＳ膜または酸化シリコン膜などからなる層間絶縁膜ＩＬ８ａを貫通して底面が第７層配線Ｌ７に達するように形成される。また、一部のビアホールＶ４は、ＴＥＯＳ膜または酸化シリコン膜などからなる層間絶縁膜ＩＬ８ａを貫通して底面が第７層配線ＬＶ７に達するように形成される。これにより、ビアホールＶ４の底部で第７層配線Ｌ７またはＬＶ７の表面が露出することになる。
【００９３】
その後、図２６に示すように、配線溝ＷＤ５を形成した層間絶縁膜ＩＬ８ｂ上およびビアホールＶ４を形成した層間絶縁膜ＩＬ８ａ上にバリア導体膜（銅拡散防止膜）（図示しない）を形成する。具体的に、バリア導体膜は、タンタル（Ｔａ）、チタン（Ｔｉ）、ルテニウム（Ｒｕ）、タングステン（Ｗ）、マンガン（Ｍｎ）およびこれらの窒化物や窒化珪化物、または、これらの積層膜から構成され、例えば、スパッタリング法を使用することにより形成する。
【００９４】
続いて、配線溝ＷＤ５とビアホールＶ４の内部および層間絶縁膜ＩＬ８ｂ上に形成されたバリア導体膜上に、例えば、薄い銅膜からなるシード膜をスパッタリング法により形成する。そして、このシード膜を電極とした電解メッキ法により銅膜Ｃｕ４を形成する。この銅膜Ｃｕ４は、配線溝ＷＤ５およびビアホールＶ４を埋め込むように形成される。この銅膜Ｃｕ４は、例えば、銅を主体とする膜から形成される。
【００９５】
次に、図２７に示すように、層間絶縁膜ＩＬ８ｂ上に形成された不要なバリア導体膜および銅膜Ｃｕ４をＣＭＰ法で除去する。これにより、配線溝ＷＤ５内にバリア導体膜および銅膜Ｃｕ４を埋め込んだ第８層配線Ｌ８、ＬＶ８と、ビアホールＶ４内にバリア導体膜および銅膜Ｃｕ４を埋め込んだプラグＰＬＧ８、ＰＬＶ８とを形成することができる。プラグＰＬＧ８は第７層配線Ｌ７の上面に接して形成され、第８層配線Ｌ８はプラグＰＬＧ８上にプラグＰＬＧ８と一体となって形成される。また、プラグＰＬＶ８は第７層配線ＬＶ７の上面に接して形成され、第８層配線ＬＶ８はプラグＰＬＶ８上にプラグＰＬＶ８と一体となって形成される。以上のようにして、第８層配線Ｌ８、ＬＶ８を形成することができる。これにより、第８層配線Ｌ８、ＬＶ８を含むグローバル層を形成することができる。
【００９６】
続いて、図２８に示すように、第８層配線Ｌ８を形成した層間絶縁膜ＩＬ８ｂ上にバリア絶縁膜ＢＩ８を形成し、このバリア絶縁膜ＢＩ８上に層間絶縁膜ＩＬ９を形成する。このバリア絶縁膜ＢＩ８は、例えば、ＳｉＣＮ膜とＳｉＯＣ膜の積層膜から構成され、例えば、この積層膜はＣＶＤ法により形成することができる。また、層間絶縁膜ＩＬ９は、例えば、ＴＥＯＳ膜または酸化シリコン膜などから形成され、例えば、プラズマＣＶＤ法を使用することにより形成される。そして、この層間絶縁膜ＩＬ９およびバリア絶縁膜ＢＩ８を貫通するビアホールを形成する。
【００９７】
次に、ビアホールの側壁と底面、および層間絶縁膜ＩＬ９上にチタン／窒化チタン膜、アルミニウム膜、チタン／窒化チタン膜を順次積層した積層膜を形成し、この積層膜をパターニングすることにより、プラグＰＬＧ９、ＰＬＶ９と最上層配線である第９層配線Ｌ９、ＬＶ９とを形成する。なお、図にはプラグＰＬＧ９および第９層配線Ｌ９は示しておらず、プラグＰＬＧ９および第９層配線Ｌ９は図示されていない他の領域に形成されている。プラグＰＬＧ９は第８層配線Ｌ８の上面に接して形成され、第９層配線Ｌ９はプラグＰＬＧ９の上面に接して形成される。また、プラグＰＬＶ９は第８層配線ＬＶ８の上面に接して形成され、第９層配線ＬＶ９はプラグＰＬＶ９の上面に接して形成される。これにより、プラグＰＬＶ１〜ＰＬＶ９、第１層配線ＬＶ１、第２層配線ＬＶ２、第３層配線ＬＶ３、第４層配線ＬＶ４、第５層配線ＬＶ５、第６層配線ＬＶ６、第７層配線ＬＶ７、第８層配線ＬＶ８および第９層配線ＬＶ９を含む配線回路ＣＣ（図１参照）が形成される。
【００９８】
その後、図２９に示すように、第９層配線ＬＶ９を形成した層間絶縁膜ＩＬ９上に表面保護膜となるパッシベーション膜ＰＡＳを形成する。このパッシベーション膜ＰＡＳは、例えば、酸化シリコン膜とこの酸化シリコン膜上に配置された窒化シリコン膜から形成され、例えば、ＣＶＤ法により形成することができる。その後、フォトリソグラフィ技術およびエッチング技術を使用することにより、パッシベーション膜ＰＡＳに開口部を形成して、第９層配線ＬＶ９の一部を露出してパッドＰＤを形成する。なお、図示していない領域では、第９層配線Ｌ９の上面も露出され、パッドが形成されている。
【００９９】
次に、図３０に示すように、パッドＰＤが露出したパッシベーション膜ＰＡＳ上にポリイミド膜ＰＩを形成する。そして、このポリイミド膜ＰＩをパターニングすることにより、パッドＰＤを露出させる。以上のようにして、半導体基板１Ｓ上に形成された拡散層に接続された多層配線を形成することで、図１および図２に示す本実施の形態の半導体装置が完成する。
【０１００】
本実施の形態では、配線回路ＣＣ（図１参照）の下層のプラグＰＬＶ１（図２参照）を、図２に示すように、半導体基板１Ｓに形成されたｐ型拡散層ＰＳを介してｐウエルＰＷに接続しており、ｎ型拡散層を介してｐウエルに接続する構造を形成していない。これにより、例えば図２０を用いて説明した工程においてビアホールＶ３を形成した際に、エッチングにより発生した残渣を除去するための薬液および洗浄水による洗浄工程において、ビアホールＶ３の底部に形成された第５層配線ＬＶ５を構成する銅が電気分解により溶け出し、ビアホールＶ３から露出する領域の第５層配線ＬＶ５が一部消失することを防ぐことができる。したがって、配線の消失により図１に示す電源遮断回路である配線回路ＣＣが正常に動作しなくなることを防ぎ、半導体装置の信頼性を向上させることができる。
【０１０１】
なお、図１３を用いて説明したように、洗浄工程においては回転中の半導体ウエハの中心に洗浄水を供給することにより半導体ウエハ全体を洗浄するため、半導体ウエハの周縁部に比べて半導体ウエハの中央部は洗浄水との摩擦が大きくなり、より大量の電荷が蓄積される。つまり、半導体ウエハの中央部の方が半導体ウエハの周縁部よりも配線の消失の発生が顕著になる傾向があるが、本実施の形態では図２に示すプラグＰＬＶ１を半導体基板１Ｓに形成されたｐ型拡散層ＰＳを介してｐウエルＰＷし、ｎ型拡散層を介してｐウエルに接続する構造を形成していないため、半導体ウエハの中央部であっても効果的に配線の消失を防ぐことができる。
【０１０２】
なお、本実施の形態では図１に示す配線回路ＣＣを電源遮断回路として説明したが、特定の上層プラグ一本当たりの配線の面積が１００００μｍ２以上になるような大面積の配線であれば、他の用途に用いられる配線であっても構わない。
【０１０３】
また、図２示すプラグＰＬＶ１は、半導体基板１Ｓ上にゲート絶縁膜を介して形成されたゲート電極に接続されていても良い。このゲート電極は、その一部がＭＩＳＦＥＴの一部を構成するものである。
【０１０４】
また、本実施の形態では、配線回路ＣＣは半導体基板１Ｓの主面に形成されたｐ型拡散層を介してｐウエルに接続される構造について説明したが、配線回路ＣＣは、半導体基板１Ｓの主面に形成されたｐ型拡散層を介してｎ型ウエルに接続されていても良く、また、ｎ型拡散層を介してｎウエルに接続されていても良い。すなわち、配線回路ＣＣが半導体基板１Ｓの主面においてｎ型拡散層を介してｐウエルに接続されていなければ良いのであって、例えば一つの配線回路ＣＣを構成する複数のプラグが半導体基板１Ｓにそれぞれ接続され、前記複数のプラグのうちの特定のプラグがｐ型拡散層を介してｎ型ウエルに接続され、他のプラグがｐ型拡散層を介してｐウエルに接続されているような構造であっても構わない。つまり、配線回路ＣＣは、ｐ型拡散層を介してｎ型ウエルに接続された構成、ｐ型拡散層を介してｎ型ウエルに接続された構成、ｎ型拡散層を介してｎ型ウエルに接続された構成、またはゲート電極に接続された構成のうち、少なくとも一つを有しており、それらの構成のうち複数の構成を有していても良い。
【０１０５】
また、本実施の形態では例えば図１に示すプラグＰＬＶ６を上層プラグとして説明したが、特定のプラグの下層に、当該プラグと接続され、面積が１００００μｍ２以上になるような大面積の配線が形成されていれば、いずれの層のプラグであっても本願に記載の上層プラグに該当する。
【０１０６】
（実施の形態２）
前記本実施の形態では、図１に示す配線回路ＣＣを半導体基板の主面に形成された拡散層に接続する構造について説明したが、本実施の形態では、半導体基板上に絶縁膜を介して形成されたゲート配線に配線回路ＣＣを接続する構造について説明する。
【０１０７】
前記実施の形態１で説明したように、半導体チップ内に電源遮断回路のような大面積の配線が形成され、その大面積の配線が半導体基板の主面に形成されたｎ型拡散層を介してｐ型ウエルに接続されている場合、大面積の配線を構成する一部の配線が消失し、半導体装置の信頼性が低下する問題がある。この問題は大面積の配線が大量の電荷を蓄積する性質を有していることに起因するため、大面積の配線が電荷を蓄積する性質を有していれば、その一部が銅以外の部材により構成されていても上記の問題が起こりうる。
【０１０８】
半導体基板の主面上にゲート絶縁膜を介して形成されたゲート電極は、大面積になると帯電しやすい性質が顕著になるため、上記の大面積を有する配線が非常に大きな面積を有するゲート電極（ゲート配線）に接続されている場合、そのようなゲート電極に接続されてない場合に比べて配線の消失が発生しやすくなる。本発明者らは、活性領域上にゲート絶縁膜を介して形成された５００００μｍ２以上の面積を有するゲート電極に接続され、またはＳＴＩ（Shallow Trench Isolation）などの素子分離領域上にゲート絶縁膜を介して形成された１００００μｍ２以上の面積を有するゲート電極に接続された大面積を有する配線回路であって、ｎ型拡散層を介してｐ型ウエルに接続された配線回路では配線の消失の発生が顕著になることを見出した。つまり、ゲート電極は素子分離領域上に形成されている方が、活性領域上に形成されているよりも電荷を蓄積しやすい。なお、ここでいうゲート電極（ゲート配線）の面積とは、ゲート電極の全体の長さの値にゲート長、すなわちゲート電極の延在方向に直交し、半導体基板の主面に沿う方向のゲート電極の長さの値を乗じた数値である。また、本実施の形態では、図３１に示すように、前記ゲート電極はその一部がＭＩＳＦＥＴＱｎの一部を構成しているものとする。
【０１０９】
図３１に、本実施の形態の半導体装置の断面図を示す。図３１に示す半導体装置は図２に示す半導体装置とほぼ同様の構造を有しているが、電源遮断回路として機能する配線回路が、５００００μｍ２以上の面積を有するゲート電極Ｇ１に接続されている点で前記実施の形態１と異なる。ただし、当該配線回路がｐ型拡散層ＰＳを介してｐウエルＰＷに接続されている点は前記実施の形態１と同様である。図１に示すように、大面積を有する配線回路を構成する第１層配線ＬＶ１は、プラグＰＬＶ１を介してゲート電極Ｇ１に接続されている。また、第１層配線ＬＶ１に接続されたプラグＰＬＶ１は、ｐ型拡散層ＰＳを介してｐウエルＰＷに接続されている。
【０１１０】
このように大面積のゲート電極に接続された大面積の導電経路を有する配線回路であっても、前記配線回路を半導体基板の主面に形成されたｎ型拡散層を介してｐ型ウエルに接続せず、例えば半導体基板の主面に形成されたｐ型拡散層を介してｐ型ウエルに接続することで、前期実施の形態１と同様の効果を得ることができる。
【０１１１】
なお、本実施の形態の大面積を有する配線回路も、前記実施の形態１と同様に、ｐ型拡散層を介してｎ型ウエルに接続された構成、ｐ型拡散層を介してｎ型ウエルに接続された構成、ｎ型拡散層を介してｎ型ウエルに接続された構成、またはゲート電極に接続された構成のうち、少なくとも一つを有していれば良く、それらの構成のうち複数の構成を有していても良い。
【０１１２】
以上、本発明者らによってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【産業上の利用可能性】
【０１１３】
本発明は、大面積を有する配線を含む半導体装置に幅広く利用されるものである。
【符号の説明】
【０１１４】
１〜４  回路
１Ｓ    半導体基板
１０    空隙
ＢＩ１〜ＢＩ８  バリア絶縁膜
ＢＩ７ａ  バリア絶縁膜
ＢＩ７ｂ  エッチングストップ絶縁膜
ＢＭ１、ＢＭ２  バリア導体膜
ＣＣ    配線回路
ＣＨ    コンタクトホール
ＣＩＬ  コンタクト層間絶縁膜
ＣＭＰ１  ＣＭＰ保護膜
ＣＰ    半導体チップ
Ｃｕ１〜Ｃｕ４  銅膜
ＦＲ１  フォトレジスト膜
ＦＲ２  フォトレジスト膜
Ｇ１    ゲート電極
ＩＬ１〜ＩＬ７  層間絶縁膜
ＩＬ８ａ  層間絶縁膜
ＩＬ８ｂ  層間絶縁膜
ＩＬ９    層間絶縁膜
Ｌ１、ＬＶ１    第１層配線
Ｌ２、ＬＶ２    第２層配線
Ｌ３、ＬＶ３    第３層配線
Ｌ４、ＬＶ４    第４層配線
Ｌ５、ＬＶ５    第５層配線
Ｌ６、ＬＶ６    第６層配線
Ｌ７、ＬＶ７    第７層配線
Ｌ８、ＬＶ８    第８層配線
ＬＶ９    第９層配線
ＮＳ    ｎ型拡散層
ＰＡＳ  パッシベーション膜
ＰＤ    パッド
ＰＩ    ポリイミド膜
ＰＬＧ１〜ＰＬＧ８    プラグ
ＰＬＶ１〜ＰＬＶ９    プラグ
ＰＳ    ｐ型拡散層
ＰＷ    ｐウエル
Ｑｎ    ＭＩＳＦＥＴ
Ｖ１、Ｖ３、Ｖ４  ビアホール
ＷＤ１、ＷＤ２、ＷＤ４、ＷＤ５  配線溝
【図１】
2012138419.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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