(57)【要約】 【課題】メモリセルの読み出しマージンを拡大することが可能な読出回路を提供する。【解決手段】読出回路は、クロック信号に基づいて、リセット信号を出力するリセット回路と、クロック信号に基づいて、クロック信号を遅延させたディレイ信号を出力するディレイ回路と、を備える。読出回路は、セル電流と、基準電流とを比較し、セル電流が基準電流よりも小さい場合は第１の論理の比較信号を出力し、セル電流が基準電流よりも大きい場合は第２の論理の比較信号を出力し、リセット信号によりリセットされると第２の論理の比較信号を出力するセンスアンプと、比較信号の論理をラッチしてこのラッチした論理に応じた第１のデジタル信号を出力し、また、ディレイ信号によりリセットされるラッチ回路と、を備える。基準電流は、メモリセルがオフしている場合に流れる第１のセル電流とメモリセルがオンしている場合に流れる第２のセル電流との中間値よりも、大きく設定され、且つ、第２のセル電流よりも、小さく設定されている。【選択図】図１
2012094216.tif 000002
【特許請求の範囲】
【請求項１】
メモリセルのオン／オフにより異なるセル電流と、基準電流とを比較し、前記セル電流が前記基準電流よりも小さいことを検出したときは第１の論理の比較信号を出力し、前記セル電流が前記基準電流よりも大きいことを検出したときは第２の論理の比較信号を出力するセンスアンプを有し、前記センスアンプからの出力に応じたデータ出力信号を出力する読出回路において、
前記基準電流は、前記メモリセルがオフしている場合に流れる第１のセル電流と前記メモリセルがオンしている場合に流れる前記第１のセル電流よりも大きな第２のセル電流との中間値よりも大きく設定され、且つ、前記第２のセル電流よりも小さく設定され、
前記センスアンプは、前記セル電流と前記基準電流との比較の結果、前記セル電流が前記基準電流よりも小さいことを検出しなかった場合は、前記セル電流が前記基準電流よりも大きいことを検出したかに拘らず前記第２の論理の比較信号を出力する
ことを特徴とする読出回路。
【請求項２】
クロック信号に基づいて、リセット信号を出力するリセット回路と、
前記クロック信号に基づいて、前記クロック信号を遅延させたディレイ信号を出力するディレイ回路と、
前記センスアンプから出力された前記比較信号の論理をラッチしてこのラッチした論理に応じた第１のデジタル信号を出力し、また、前記ディレイ信号によりリセットされるラッチ回路と、を備え、
前記メモリセルがオフし前記第１のセル電流が流れている場合において、前記センスアンプが、前記第１のセル電流と前記基準電流との比較により前記第１の論理の前記比較信号を出力し、前記ラッチ回路が、前記比較信号の前記第１の論理に応じた前記第１のデジタル信号をラッチするとともに出力し、その後、前記センスアンプが前記リセット信号によりリセットされ、前記読出回路が、前記第１のデジタル信号に基づいて前記データ出力信号を出力し、
一方、前記メモリセルがオンし前記第２のセル電流が流れている場合において、前記センスアンプが、前記第２のセル電流と前記基準電流との比較により前記第２の論理の前記比較信号を出力し、その後、前記センスアンプが前記リセット信号によりリセットされて前記第２の論理の前記比較信号を出力し、その後、前記ラッチ回路が、前記比較信号の前記第２の論理に応じた前記第１のデジタル信号をラッチするとともに出力し、前記読出回路が、前記第１のデジタル信号に基づいて前記データ出力信号を出力する
ことを特徴とする請求項１に記載の読出回路。
【請求項３】
前記センスアンプをリセットした後の前記データ出力信号の論理に基づいて、前記メモリセルに記憶されたデータが判定される
ことを特徴とする請求項１または２に記載の読出回路。
【請求項４】
前記メモリセルに記憶されたデータに対応して、読み出し電圧がゲートに印加されたときの前記メモリセルのオン／オフが異なる
ことを特徴とする請求項１ないし３のいずれか一項に記載の読出回路。
【請求項５】
前記ラッチ回路は、
前記比較信号および第２のデジタル信号が入力され、前記第１のデジタル信号を出力する第１のＮＡＮＤ回路と、
前記ディレイ信号および前記第１のデジタル信号が入力され、前記第１のＮＡＮＤ回路に前記第２のデジタル信号を出力する第２のＮＡＮＤ回路と、を含む
ことを特徴とする請求項２に記載の読出回路。
【請求項６】
前記メモリセルは、閾値電圧に応じてデータを記憶し、前記閾値電圧がゲートに印加される読み出し電圧よりも高い場合には、前記セル電流を減少させ、前記閾値電圧がゲートに印加される読み出し電圧よりも低い場合には、前記セル電流を増加させる
ことを特徴とする請求項１ないし５のいずれか一項に記載の読出回路。
【請求項７】
前記基準電流は、所定の電圧が基準セルのゲートに印加されて前記基準セルに流れる電流である
ことを特徴とする請求項１ないし６のいずれか一項に記載の読出回路。
【請求項８】
オン／オフにより異なるセル電流が流れるメモリセルと、
基準電流が流れる基準セルと、
前記セル電流に応じて、データ出力信号を出力する読出回路と、
前記データ出力信号に基づいて、前記メモリセルに記憶されたデータを判定する判定回路と、を備え、
前記読出回路は、
クロック信号に基づいて、リセット信号を出力するリセット回路と、
前記クロック信号に基づいて、前記クロック信号を遅延させたディレイ信号を出力するディレイ回路と、
前記セル電流と、基準電流とを比較し、前記セル電流が前記基準電流よりも小さいことを検出したときは第１の論理の比較信号を出力し、前記セル電流が前記基準電流よりも大きいことを検出したときは第２の論理の比較信号を出力し、前記リセット信号によりリセットされると前記第２の論理の前記比較信号を出力するセンスアンプと、
前記比較信号の論理をラッチしてこのラッチした論理に応じた第１のデジタル信号を出力し、また、前記ディレイ信号によりリセットされるラッチ回路と、を備え、
前記基準電流は、前記メモリセルがオフしている場合に流れる第１のセル電流と前記メモリセルがオンしている場合に流れる前記第１のセル電流よりも大きな第２のセル電流との中間値よりも、大きく設定され、且つ、前記第２のセル電流よりも、小さく設定され、
前記メモリセルがオフし前記第１のセル電流が流れている場合において、前記センスアンプが、前記第１のセル電流と前記基準電流との比較により前記第１の論理の前記比較信号を出力し、前記ラッチ回路が、前記比較信号の前記第１の論理に応じた前記第１のデジタル信号をラッチするとともに出力し、その後、前記センスアンプが前記リセット信号によりリセットされ、前記読出回路が、前記第１のデジタル信号に基づいて前記データ出力信号を出力し、
一方、前記メモリセルがオンし前記第２のセル電流が流れている場合において、前記センスアンプが、前記第２のセル電流と前記基準電流との比較により前記第２の論理の前記比較信号を出力し、その後、前記センスアンプが前記リセット信号によりリセットされて前記第２の論理の前記比較信号を出力し、その後、前記ラッチ回路が、前記比較信号の前記第２の論理に応じた前記第１のデジタル信号をラッチするとともに出力し、前記読出回路が、前記第１のデジタル信号に基づいて前記データ出力信号を出力し、
前記判定回路は、
前記センスアンプをリセットした後の前記データ出力信号の論理に基づいて、前記メモリセルに記憶されたデータを判定する
ことを特徴とする半導体記憶装置。
【請求項９】
オン／オフにより異なるセル電流が流れるメモリセルと、
基準電流が流れる基準セルと、
前記セル電流に応じて、データ出力信号を出力する読出回路と、
前記データ出力信号に基づいて、前記メモリセルに記憶されたデータを判定する判定回路と、を備え、
前記読出回路は、前記セル電流と、基準電流とを比較し、前記セル電流が前記基準電流よりも小さいことを検出したときは第１の論理の比較信号を出力し、前記セル電流が前記基準電流よりも大きいことを検出したときは第２の論理の比較信号を出力するセンスアンプを有し、前記センスアンプからの出力に応じたデータ出力信号を出力し、
前記基準電流は、前記メモリセルがオフしている場合に流れる第１のセル電流と前記メモリセルがオンしている場合に流れる前記第１のセル電流よりも大きな第２のセル電流との中間値よりも大きく設定され、且つ、前記第２のセル電流よりも小さく設定され、
前記センスアンプは、前記セル電流と前記基準電流との比較の結果、前記セル電流が前記基準電流よりも小さいことを検出しなかった場合は、前記セル電流が前記基準電流よりも大きいことを検出したかに拘らず前記第２の論理の比較信号を出力する
ことを特徴とする半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、メモリセルに流れるセル電流をセンスする読出回路、および、半導体記憶装置に関する。
【背景技術】
【０００２】
従来のフラッシュメモリ等の半導体記憶装置の読出回路は、例えば、セル電流と基準電流とを比較し、例えば、セル電流の方が大きい場合には”１”データを出力し、セル電流の方が小さい場合は”０”データを出力するセンスアンプを有する。
【０００３】
またこのセンスアンプはセル電流と基準電流を比較する時間が必要であり、“１”データ、“０”データ、それぞれの比較判定時間はほぼ同時間を必要とする。
【０００４】
近年、メモリセルの微細化とともに、メモリセルのセル電流は小さくなっている（数１０μＡ以下、場合によってはｎＡオーダー）。このため、メモリセルの読み出しに使用する基準電流も、小さい電流（少なくとも、オンしているメモリセルのセル電流よりも小さく且つオフしているメモリセルのセル電流よりも大きい電流）である必要がある。
【０００５】
この基準電流のバラツキが大きくなると、読出回路（センスアンプ）の設計が非常に難しくなる。そして、読み出し動作のマージンが不足すると、該読出回路は、誤読み出しをし得る。
【０００６】
基準電流となる定電流を生成するＭＯＳトランジスタの特性が、そのまま基準電流のバラツキとして見え得る。このため、このバラツキを許容する回路設計が要求される。
【０００７】
従来、基準電流の理想値としては、メモリセルのオン時のセル電流とオフ時のセル電流の中間値に設定される。
【０００８】
しかし、既述のように、メモリセルのオン時のセル電流が小さいため、センスアンプの読み出し動作のマージンの確保が難しい。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開平７−２３５１８９
【発明の概要】
【発明が解決しようとする課題】
【００１０】
メモリセルの読み出しマージンを拡大することが可能な読出回路を提供する。
【課題を解決するための手段】
【００１１】
実施例に従った読出回路は、メモリセルのオン／オフにより異なるセル電流と、基準電流とを比較し、前記セル電流が前記基準電流よりも小さいことを検出したときは第１の論理の比較信号を出力し、前記セル電流が前記基準電流よりも大きいことを検出したときは第２の論理の比較信号を出力するセンスアンプを有し、前記センスアンプからの出力に応じたデータ出力信号を出力する。前記基準電流は、前記メモリセルがオフしている場合に流れる第１のセル電流と前記メモリセルがオンしている場合に流れる前記第１のセル電流よりも大きな第２のセル電流との中間値よりも大きく設定され、且つ、前記第２のセル電流よりも小さく設定される。前記センスアンプは、前記セル電流と前記基準電流との比較の結果、前記セル電流が前記基準電流よりも小さいことを検出しなかった場合は、前記セル電流が前記基準電流よりも大きいことを検出したかに拘らず前記第２の論理の比較信号を出力する。
【図面の簡単な説明】
【００１２】
【図１】図１は、実施形態に係る読出回路１００を含む半導体記憶装置１０００の構成の一例を示す図である。
【図２】図２は、比較例のセル電流Ｉｃｅｌｌと基準電流Ｉｒｅｆとの関係の一例を示す図である。
【図３】図３は、図１に示す半導体記憶装置１０００のセル電流Ｉｃｅｌｌと基準電流Ｉｒｅｆとの関係の一例を示す図である。
【図４】図４は、図１に示す読出回路１００の、メモリセルＭＣがオフしている場合における、読み出し動作の一例を示すタイミングチャートである。
【図５】図５は、図１に示す読出回路１００の、メモリセルＭＣがオンしている場合における、読み出し動作の一例を示すタイミングチャートである。
【発明を実施するための形態】
【００１３】
以下、各実施例について図面に基づいて説明する。
【実施例１】
【００１４】
図１は、実施形態に係る読出回路１００を含む半導体記憶装置１０００の構成の一例を示す図である。
【００１５】
図１に示すように、半導体記憶装置１０００は、メモリセルＭＣと、基準セルＲＣと、第１のビット線ＢＬ１と、第２のビット線ＢＬ２と、第１のカラムデコーダｃｏｌ１と、第２のカラムデコーダｃｏ１２と、読出回路１００と、判定回路１０１と、を備える。
【００１６】
この半導体記憶装置１０００は、例えば、フラッシュメモリ（例えば、ＮＯＲ型フラッシュメモリ、ＮＡＮＤ型フラッシュメモリ、または、低消費電力型フラッシュメモリ等）である。
【００１７】
メモリセルＭＣは、例えば、ＮＡＮＤ型フラッシュメモリやＮＯＲ型フラッシュメモリ等のメモリセルである。このメモリセルＭＣは、例えば、浮遊ゲートに蓄積する電荷に応じて閾値電圧が変化し、この閾値電圧に対応してデータを記憶するようになっている。
【００１８】
この場合、メモリセルＭＣは、例えば、該閾値電圧がワード線（図示せず）から制御ゲートに印加される読み出し電圧ＶＲよりも高い場合には、オフして、セル電流Ｉｃｅｌｌを減少させ、一方、該閾値電圧がワード線（図示せず）から制御ゲートに印加される読み出し電圧ＶＲよりも低い場合には、オンして、セル電流Ｉｃｅｌｌを増加させる。
【００１９】
すなわち、メモリセルＭＣは、例えば、該閾値電圧が読み出し電圧ＶＲよりも低い場合は、データ“０”を記憶し、一方、該閾値電圧が読み出し電圧ＶＲよりも高い場合は、データ“１”を記憶する。
【００２０】
このように、メモリセルＭＣに記憶されたデータに対応して、読み出し電圧ＶＲが制御ゲートに印加されたときのメモリセルＭＣのオン／オフが異なる。
【００２１】
なお、図１においては、一例として、複数のメモリセルで構成されるメモリセルアレイ（図示せず）のうちの１つのメモリセルＭＣを記載している。
【００２２】
また、基準セルＲＣは、例えば、ＭＯＳトランジスタである。基準電流Ｉｒｅｆは、例えば、所定の電圧がワード線（図示せず）を介して基準セルＲＣのゲートに印加されて基準セルＲＣに流れる電流である。この基準電流Ｉｒｅｆは、メモリセルＭＣがオフしている場合に流れる第１のセル電流Ｉｃｅｌｌ（ＯＦＦ）とメモリセルＭＣがオンしている場合に流れる第２のセル電流Ｉｃｅｌｌ（ＯＮ）との中間値よりも、大きく設定され、且つ、第２のセル電流Ｉｃｅｌｌ（ＯＮ）よりも、小さく設定される。
【００２３】
ここで、複数の基準セルＲＣおよびメモリセルＭＣが存在する場合は、第１のセル電流Ｉｃｅｌｌ（ＯＦＦ）、第２のセル電流Ｉｃｅｌｌ（ＯＮ）、および、基準電流Ｉｒｅｆにバラツキが生じて分布が存在することになる。そこで、基準電流Ｉｒｅｆの最小値から第１のセル電流Ｉｃｅｌｌ（ＯＦＦ）の最大値を引いた値が、第２のセル電流Ｉｃｅｌｌ（ＯＮ）の最小値から基準電流Ｉｒｅｆの最大値を引いた値よりも大きくなるように、基準電流Ｉｒｅｆが設定される。
【００２４】
なお、この基準セルＲＣは、ＰＶＴ特性の影響を低減するために、メモリセルＭＣと同様の構成を有するようにしてもよい。
【００２５】
なお、図１においては、複数ある基準セルのうちの１つ基準セルＲＣを示している。
【００２６】
また、第１のカラムデコーダｃｏｌ１は、メモリセルＭＣを選択し、選択したメモリセルＭＣに接続されセル電流Ｉｃｅｌｌが流れる第１のビット線ＢＬ１と読出回路１００（後述のセンスアンプ１の入力）とを電気的に接続するようになっている。
【００２７】
第２のカラムデコーダｃｏ１２は、基準セルＲＣを選択し、選択した基準セルＲＣに接続され基準電流Ｉｒｅｆが流れる第２のビット線ＢＬ２と読出回路１００（後述のセンスアンプ１の入力）とを電気的に接続するようになっている。
【００２８】
読出回路１００は、基準電流ＩｒｅｆとメモリセルＭＣのオン／オフにより異なるセル電流Ｉｃｅｌｌとに応じて、データ出力信号ＤＯＵＴを出力するようになっている。
【００２９】
判定回路１０１は、所定期間のデータ出力信号ＤＯＵＴの論理に基づいて、メモリセルＭＣに記憶されたデータの論理を判定するようになっている。
【００３０】
ここで、図１に示すように、読出回路１００は、センスアンプ１と、リセット回路２と、ラッチ回路３と、ディレイ回路４と、バッファ回路５と、を備える。
【００３１】
リセット回路２は、クロック信号ＣＬＫに基づいて、センスアンプ１をリセットするためのリセット信号ＳＡＲＥＳＥＴを出力するようになっている。
【００３２】
ディレイ回路４は、クロック信号ＣＬＫに基づいて、クロック信号ＣＬＫを遅延させたディレイ信号ｇｉｎを出力するようになっている。このディレイ回路４は、例えば、クロック信号ＣＬＫが入力される入力側とディレイ信号ｇｉｎを出力する出力側との間に、直列に接続された複数個（奇数個）のインバータ４ａ、４ｂ、４ｃを含む。
【００３３】
センスアンプ１は、セル電流Ｉｃｅｌｌと、基準電流Ｉｒｅｆとを比較し、この比較結果に応じた比較信号ＳＡＯＵＴを出力するようになっている。
【００３４】
すなわち、このセンスアンプ１は、セル電流Ｉｃｅｌｌが基準電流Ｉｒｅｆよりも小さいことを検出したときは第１の論理（例えば、“Ｌｏｗ”レベル、すなわち“０”データ）の比較信号ＳＡＯＵＴを出力する。一方、このセンスアンプ１は、セル電流Ｉｃｅｌｌが基準電流Ｉｒｅｆよりも大きいことを検出したときは第２の論理（例えば、“Ｈｉｇｈ”レベル、すなわち“１”データ）の比較信号ＳＡＯＵＴを出力する。
【００３５】
さらに、このセンスアンプ１は、リセット信号ＳＡＲＥＳＥＴによりリセットされると該第２の論理の比較信号ＳＡＯＵＴを出力するようになっている。
【００３６】
また、ラッチ回路３は、比較信号ＳＡＯＵＴの論理をラッチしてこのラッチした論理に応じた第１のデジタル信号／ＤＯＵＴを出力するようになっている。また、このラッチ回路３は、ディレイ信号ｇｉｎによりリセットされるようになっている。
【００３７】
このラッチ回路３は、例えば、比較信号ＳＡＯＵＴがセット端子Ｓに入力され、ディレイ信号ｇｉｎがリセット端子Ｒに入力されるＳＲラッチ回路である。このラッチ回路３は、例えば、図１に示すように、第１のＮＡＮＤ回路３ａと、第２のＮＡＮＤ回路３ｂと、を含む。
【００３８】
第１のＮＡＮＤ回路３ａは、セット端子Ｓおよび第２のＮＡＮＤ回路３ｂの出力に入力が接続され、出力端子Ｑに出力が接続されている。この第１のＮＡＮＤ回路３ａは、比較信号ＳＡＯＵＴおよび第２のデジタル信号ｑｏｕｔが入力され、第１のデジタル信号／ＤＯＵＴを出力するようになっている。
【００３９】
第２のＮＡＮＤ回路３ｂは、リセット端子Ｒおよび第１のＮＡＮＤ回路３ａの出力に入力が接続され、第１のＮＡＮＤ回路３ａの入力に出力が接続されている。この第２のＮＡＮＤ回路３ｂは、ディレイ信号ｇｉｎおよび第１のデジタル信号／ＤＯＵＴが入力され、第１のＮＡＮＤ回路３ａに第２のデジタル信号ｑｏｕｔを出力するようになっている。
【００４０】
また、バッファ回路５は、ラッチ回路３の出力端子Ｑから出力された第１のデジタル信号／ＤＯＵＴが入力され、第１のデジタル信号／ＤＯＵＴに応じてデータ出力信号ＤＯＵＴを出力するようになっている。
【００４１】
図１に示すように、バッファ回路５は、例えば、インバータであり、データ出力信号ＤＯＵＴは、第１のデジタル信号／ＤＯＵＴの論理を反転した信号である。
【００４２】
ここで、図２は、比較例のセル電流Ｉｃｅｌｌと基準電流Ｉｒｅｆとの関係の一例を示す図である。また、図３は、図１に示す半導体記憶装置１０００のセル電流Ｉｃｅｌｌと基準電流Ｉｒｅｆとの関係の一例を示す図である。なお、図２、図３において、縦軸がメモリセルＭＣおよび基準セルＲＣに流れる電流Ｉを示し、横軸がメモリセルＭＣおよび基準セルＲＣのドレイン電圧Ｖｄを示す。
【００４３】
図２に示すように、比較例（従来）では、既述のように、基準電流Ｉｒｅｆは、メモリセルＭＣがオフしている場合に流れる第１のセル電流Ｉｃｅｌｌ（ＯＦＦ）とメモリセルＭＣがオンしている場合に流れる第２のセル電流Ｉｃｅｌｌ（ＯＮ）との中間値に設定される。
【００４４】
すなわち、センスアンプがオンしているメモリセルＭＣを読み出すためのマージンとオフしているメモリセルＭＣを読み出すためのマージンとが等しい。この比較例では、既述のように、メモリセルＭＣのオン時のセル電流が小さくなると、センスアンプ１の読み出し動作のマージンの確保が難しくなる。
【００４５】
一方、図３に示すように、本実施例では、基準電流Ｉｒｅｆは、メモリセルＭＣがオフしている場合に流れる第１のセル電流Ｉｃｅｌｌ（ＯＦＦ）とメモリセルＭＣがオンしている場合に流れる第２のセル電流Ｉｃｅｌｌ（ＯＮ）との中間値よりも大きく設定され、且つ、該第２のセル電流Ｉｃｅｌｌ（ＯＮ）よりも小さく設定される。
【００４６】
すなわち、本実施例では、センスアンプ１がオフしているメモリセルＭＣを読み出すためのマージンが上記比較例よりも拡大される。したがって、オフしているメモリセルＭＣを読み出すことに特化すると、センスアンプ１の読み出し動作のマージンの確保が容易になる。
【００４７】
また、センスアンプ１がオフしているメモリセルＭＣを読み出す場合、基準電流Ｉｒｅｆを中間値より高く設定することにより、例えば、センスアンプ１を構成するインバータ（図示せず）をより速く動作させることができる。すなわち、センスアンプ１の比較確定はメモリセルＭＣがオンしている場合よりもメモリセルＭＣがオフしている場合の方が速くなる。この場合、センスアンプ１を高速動作させることができる。
【００４８】
ここで、センスアンプ１がオンしているメモリセルＭＣを読み出す場合のマージンが比較例よりも縮小される。さらに、この場合、センスアンプ１の比較確定の時間も長くなる。しかし、本実施例では、後述のように、センスアンプ１が、メモリセルＭＣがオフしているとの比較結果を出力しなければ、メモリセルＭＣがオンしているものとする。すなわち、オンしているメモリセルＭＣを読み出す場合のセンスアンプ１のマージンの縮小は、読出回路１００の読み出しには影響しない。
【００４９】
次に、以上のような構成を有する読出回路１００の読み出し動作の一例について、読み出し電圧ＶＲがゲートに印加されてメモリセルＭＣがオフしている場合とオンしている場合とに分けて、説明する。
【００５０】
なお、ここでは、センスアンプ１は、セル電流Ｉｃｅｌｌが基準電流Ｉｒｅｆよりも小さい場合（セル電流ＩｃｅｌｌはメモリセルＭＣがオフしているときの第１のセル電流Ｉｃｅｌｌ（ＯＦＦ）と判定した場合）には、“Ｌｏｗ”レベルの比較信号ＳＡＯＵＴを出力する。一方、センスアンプ１は、セル電流Ｉｃｅｌｌが基準電流Ｉｒｅｆよりも大きい場合（セル電流ＩｃｅｌｌはメモリセルＭＣがオンしているときの第２のセル電流Ｉｃｅｌｌ（ＯＮ）であると判定した場合）には、“Ｈｉｇｈ”レベルの比較信号ＳＡＯＵＴを出力する。
【００５１】
また、センスアンプ１は、“Ｈｉｇｈ”レベルのリセット信号ＳＡＲＥＳＥＴによりリセットされている場合には、セル電流Ｉｃｅｌｌが基準電流Ｉｒｅｆよりも大きい場合と同様に、“Ｈｉｇｈ”レベルの比較信号ＳＡＯＵＴを出力するものとする。
【００５２】
ここで、図４は、図１に示す読出回路１００の、メモリセルＭＣがオフしている場合における、読み出し動作の一例を示すタイミングチャートである。
【００５３】
図４に示すように、初期状態では、リセット信号ＳＡＲＥＳＥＴが“Ｈｉｇｈ”レベルであるので、センスアンプ１がリセットされており、比較信号ＳＡＯＵＴが“Ｈｉｇｈ”レベルである。また、クロック信号ＣＬＫが“Ｌｏｗ”レベルであるので、ディレイ信号ｇｉｎが“Ｈｉｇｈ”レベルである。したがって、第２のデジタル信号ｑｏｕｔが“Ｌｏｗ”レベルである。
【００５４】
すなわち、初期状態では、第１のデジタル信号／ＤＯＵＴが“Ｈｉｇｈ”レベルであり、データ出力信号ＤＯＵＴが“Ｌｏｗ”レベルである。
【００５５】
次に、時間ｔ１において、クロック信号ＣＬＫが“Ｈｉｇｈ”レベルになる。これにより、時間ｔ２において、ディレイ回路４がディレイ信号ｇｉｎを“Ｌｏｗ”レベルにするとともに、リセット回路２がリセット信号ＳＡＲＥＳＥＴを“Ｌｏｗ”レベルにする。
【００５６】
そして、時間ｔ３において、第２のＮＡＮＤ回路３ｂは、ディレイ信号ｇｉｎの“Ｌｏｗ”レベルへの変化を受けて、第２のデジタル信号ｑｏｕｔを“Ｈｉｇｈ”レベルにする。
【００５７】
そして、時間ｔ４において、第１のＮＡＮＤ回路３ａは、第２のデジタル信号ｑｏｕｔの“Ｈｉｇｈ”レベルへの変化を受けて、第１のデジタル信号／ＤＯＵＴを“Ｌｏｗ”レベルにする。
【００５８】
そして、時間ｔ５において、バッファ回路５は、第１のデジタル信号／ＤＯＵＴの“Ｌｏｗ”レベルへの変化を受けて、データ出力信号ＤＯＵＴを“Ｈｉｇｈ”レベルにする。
【００５９】
このようにして、ラッチ回路３の論理がリセットされるとともに、センスアンプ１がセンス動作可能な状態になる。なお、このとき、ラッチ回路３が出力する第１のデジタル信号／ＤＯＵＴは、第２のデジタル信号ｑｏｕｔが“Ｈｉｇｈ”レベルであるので、比較信号ＳＡＯＵＴに応じて変化可能な様態である。
【００６０】
次に、時間ｔ６において、クロック信号ＣＬＫが“Ｌｏｗ”レベルになる。これにより、時間ｔ７において、ディレイ回路４がディレイ信号ｇｉｎを“Ｈｉｇｈ”レベルにする。
【００６１】
これにより、比較信号ＳＡＯＵＴに応じて第１のデジタル信号／ＤＯＵＴが変化し、この第１のデジタル信号／ＤＯＵＴに応じて、第２のデジタル信号ｑｏｕｔが変化する状態になる。すなわち、比較信号ＳＡＯＵＴに応じて、ラッチ回路３のラッチ動作が制御される状態になる。
【００６２】
この図４の例では、既述のように、メモリセルＭＣがオフし第１のセル電流Ｉｃｅｌｌ（ＯＦＦ）が流れている。したがって、後の時間ｔ８において、センスアンプ１は、セル電流Ｉｃｅｌｌ（第１のセル電流Ｉｃｅｌｌ（ＯＦＦ））と基準電流Ｉｒｅｆを比較し、セル電流Ｉｃｅｌｌが基準電流Ｉｒｅｆよりも小さいことを検出すると、該第１の論理の“Ｌｏｗ”レベルの比較信号ＳＡＯＵＴを出力する。
【００６３】
そして、時間ｔ９において、第１のＮＡＮＤ回路３ａは、比較信号ＳＡＯＵＴの“Ｌｏｗ”レベルへの変化を受けて、第１のデジタル信号／ＤＯＵＴを“Ｈｉｇｈ”レベルにする。
【００６４】
そして、時間ｔ１０において、第２のＮＡＮＤ回路３ｂは、第１のデジタル信号／ＤＯＵＴの“Ｈｉｇｈ”レベルへの変化を受けて、第２のデジタル信号ｑｏｕｔを“Ｌｏｗ”レベルにする。
【００６５】
これにより、ラッチ回路３は、比較信号ＳＡＯＵＴの該第１の論理に応じた第１のデジタル信号／ＤＯＵＴの論理（“Ｈｉｇｈ”レベル）をラッチするとともに出力することになる。
【００６６】
そして、時間ｔ１１において、バッファ回路５は、第１のデジタル信号／ＤＯＵＴの“Ｌｏｗ”レベルへの変化を受けて、データ出力信号ＤＯＵＴを“Ｈｉｇｈ”レベルにする。
【００６７】
そして、時間ｔ１２において、クロック信号ＣＬＫの“Ｌｏｗ”レベルへの変化受けて、リセット回路２がリセット信号ＳＡＲＥＳＥＴを“Ｈｉｇｈ”レベルにする。これにより、センスアンプ１は、リセットされ、セル電流Ｉｃｅｌｌと基準電流Ｉｒｅｆとの比較結果に拘わらず、“Ｈｉｇｈ”レベルの比較信号ＳＡＯＵＴを出力する。
【００６８】
また、ラッチ回路３をリセットするディレイ信号ｇｉｎが“Ｈｉｇｈ”レベルのままであるので、第１のデジタル信号／ＤＯＵＴが“Ｈｉｇｈ”レベルに維持され、第２のデジタル信号ｑｏｕｔが“Ｌｏｗ”レベルに維持される。
【００６９】
すなわち、時間ｔ１２以降、セル電流Ｉｃｅｌｌと基準電流Ｉｒｅｆとの比較結果に拘わらず、次のクロック信号ＣＬＫの入力（立ち上がり）までの期間、データ出力信号ＤＯＵＴは、“Ｌｏｗ”レベルに維持される。
【００７０】
なお、次のクロック信号ＣＬＫの立ち上がりにより、ラッチ回路３の次のリセットが実行される。すなわち、センスアンプ１のリセットからラッチ回路３の次のリセットまでが、メモリセルＭＣに記憶されたデータを読み出し可能な読み出し期間となる。
【００７１】
また、時間ｔ１２以降は、センスアンプ１がリセットされ比較信号ＳＡＯＵＴが固定されている。したがって、センスアンプ１に入力されるセル電流Ｉｃｅｌｌが変化しても、読出回路１００は、より安定してデータ出力信号ＤＯＵＴを出力することができる。
【００７２】
ここで、判定回路１０１は、時間ｔ１２以降（センスアンプ１をリセットした後）、次のクロック信号ＣＬＫの入力（立ち上がり）までの期間における、データ出力信号ＤＯＵＴに基づいて、メモリセルＭＣに記憶されているデータの論理を判定する。
【００７３】
すなわち、判定回路１０１は、データ出力信号ＤＯＵＴの“Ｌｏｗ”レベルに基づいて、ゲートへの読み出し電圧ＶＲの印加に対してメモリセルＭＣがオフしている（すなわち、メモリセルＭＣには“０”データが記憶されている）と判定する。
【００７４】
そして、判定回路１０１は、例えば、”０”データを示す信号を外部回路（図示せず）等に出力する。
【００７５】
一方、図５は、図１に示す読出回路１００の、メモリセルＭＣがオンしている場合における、読み出し動作の一例を示すタイミングチャートである。なお、図５に示す時間ｔ７までの動作は、図４に示す時間ｔ７までの動作と同様である。
【００７６】
図５に示すように、初期状態では、リセット信号ＳＡＲＥＳＥＴが“Ｈｉｇｈ”レベルであるので、センスアンプ１がリセットされており、比較信号ＳＡＯＵＴが“Ｈｉｇｈ”レベルである。また、クロック信号ＣＬＫが“Ｌｏｗ”レベルであるので、ディレイ信号ｇｉｎが“Ｈｉｇｈ”レベルである。したがって、第２のデジタル信号ｑｏｕｔが“Ｌｏｗ”レベルである。
【００７７】
すなわち、初期状態では、第１のデジタル信号／ＤＯＵＴが“Ｈｉｇｈ”レベルであり、データ出力信号ＤＯＵＴが“Ｌｏｗ”レベルである。
【００７８】
次に、時間ｔ１において、クロック信号ＣＬＫが“Ｈｉｇｈ”レベルになる。これにより、時間ｔ２において、ディレイ回路４がディレイ信号ｇｉｎを“Ｌｏｗ”レベルにするとともに、リセット回路２がリセット信号ＳＡＲＥＳＥＴを“Ｌｏｗ”レベルにする。
【００７９】
そして、時間ｔ３において、第２のＮＡＮＤ回路３ｂは、ディレイ信号ｇｉｎの“Ｌｏｗ”レベルへの変化を受けて、第２のデジタル信号ｑｏｕｔを“Ｈｉｇｈ”レベルにする。
【００８０】
そして、時間ｔ４において、第１のＮＡＮＤ回路３ａは、第２のデジタル信号ｑｏｕｔの“Ｈｉｇｈ”レベルへの変化を受けて、第１のデジタル信号／ＤＯＵＴを“Ｌｏｗ”レベルにする。
【００８１】
そして、時間ｔ５において、バッファ回路５は、第１のデジタル信号／ＤＯＵＴの“Ｌｏｗ”レベルへの変化を受けて、データ出力信号ＤＯＵＴを“Ｈｉｇｈ”レベルにする。
【００８２】
このようにして、ラッチ回路３の論理がリセットされるとともに、センスアンプ１がセンス動作可能な状態になる。なお、このとき、ラッチ回路３が出力する第１のデジタル信号／ＤＯＵＴは、第２のデジタル信号ｑｏｕｔが“Ｈｉｇｈ”レベルであるので、比較信号ＳＡＯＵＴに応じて変化可能な様態である。
【００８３】
次に、時間ｔ６において、クロック信号ＣＬＫが“Ｌｏｗ”レベルになる。これにより、時間ｔ７において、ディレイ回路４がディレイ信号ｇｉｎを“Ｈｉｇｈ”レベルにする。
【００８４】
これにより、比較信号ＳＡＯＵＴに応じて第１のデジタル信号／ＤＯＵＴが変化し、この第１のデジタル信号／ＤＯＵＴに応じて、第２のデジタル信号ｑｏｕｔが変化する状態になる。すなわち、比較信号ＳＡＯＵＴに応じて、ラッチ回路３のラッチ動作が制御される状態になる。
【００８５】
既述のように、図５に示すここまでの読出回路１００の動作は、図４に示す動作と同様である。
【００８６】
この図５の例では、既述のように、メモリセルＭＣがオンし第２のセル電流Ｉｃｅｌｌ（ＯＮ）が流れている。したがって、後の時間ｔ８ａにおいて、センスアンプ１は、セル電流Ｉｃｅｌｌ（第２のセル電流Ｉｃｅｌｌ（ＯＮ））と基準電流Ｉｒｅｆを比較し、セル電流Ｉｃｅｌｌが基準電流Ｉｒｅｆよりも大きいことを検出すると、該第２の論理の“Ｈｉｇｈ”レベルの比較信号ＳＡＯＵＴを出力する。すなわち、比較信号ＳＡＯＵＴは“Ｈｉｇｈ”レベルに維持される。
【００８７】
そして、時間ｔ１２において、クロック信号ＣＬＫの“Ｌｏｗ”レベルへの変化受けて、リセット回路２がリセット信号ＳＡＲＥＳＥＴを“Ｈｉｇｈ”レベルにする。これにより、センスアンプ１は、リセットされ、セル電流Ｉｃｅｌｌと基準電流Ｉｒｅｆとの比較結果に拘わらず、該第２の論理の“Ｈｉｇｈ”レベルの比較信号ＳＡＯＵＴを出力する。すなわち、比較信号ＳＡＯＵＴは“Ｈｉｇｈ”レベルに維持される。
【００８８】
これにより、ラッチ回路３は、比較信号ＳＡＯＵＴの該第２の論理に応じた第１のデジタル信号／ＤＯＵＴの論理（“Ｌｏｗ”レベル）をラッチするとともに出力することになる。
【００８９】
また、ラッチ回路３をリセットするディレイ信号ｇｉｎが“Ｈｉｇｈ”レベルのままであるので、第１のデジタル信号／ＤＯＵＴが“Ｌｏｗ”レベルに維持され、第２のデジタル信号ｑｏｕｔが“Ｈｉｇｈ”レベルに維持される。
【００９０】
すなわち、セル電流Ｉｃｅｌｌと基準電流Ｉｒｅｆとの比較結果に拘わらず、時間ｔ１２以降、次のクロック信号ＣＬＫの入力（立ち上がり）までの期間、データ出力信号ＤＯＵＴは、“Ｈｉｇｈ”レベルに維持される。
【００９１】
なお、次のクロック信号ＣＬＫの立ち上がりにより、ラッチ回路３の次のリセットが実行される。すなわち、センスアンプ１のリセットからラッチ回路３の次のリセットまでが、メモリセルＭＣに記憶されたデータを読み出し可能な読み出し期間となる。
【００９２】
また、時間ｔ１２以降は、センスアンプ１がリセットされ比較信号ＳＡＯＵＴが固定されている。したがって、センスアンプ１に入力されるセル電流Ｉｃｅｌｌが変化しても、読出回路１００は、より安定してデータ出力信号ＤＯＵＴを出力することができる。
【００９３】
ここで、既述のように、判定回路１０１は、時間ｔ１２以降（センスアンプ１をリセットした後）、次のクロック信号ＣＬＫの入力（立ち上がり）までの期間における、データ出力信号ＤＯＵＴに基づいて、メモリセルＭＣに記憶されているデータの論理を判定する。
【００９４】
すなわち、判定回路１０１は、データ出力信号ＤＯＵＴの“Ｈｉｇｈ”レベルに基づいて、ゲートへの読み出し電圧ＶＲの印加に対してメモリセルＭＣがオンしている（すなわち、メモリセルＭＣには“１”データが記憶されている）と判定する。
【００９５】
そして、判定回路１０１は、例えば、“１”データを示す信号を外部回路（図示せず）等に出力する。
【００９６】
以上のように、センスアンプ１の読み出し動作は、オフしたメモリセルＭＣの読み出しに特化する。このため、既述の図３に示すように、基準電流Ｉｒｅｆを第２のセル電流Ｉｃｅｌｌ（ＯＮ）の近くまで上げることができる。すなわち、読出回路１００のメモリセルＭＣの読み出しマージンを拡大することができる。
【００９７】
なお、既述のように、読出回路１００は、センスアンプ１の出力結果に基づいてラッチ動作するので、半導体記憶装置１０００がデータにアクセスする時間に対する影響は小さい。
【００９８】
以上のように、本実施例に係る読出回路によれば、メモリセルの読み出しマージンを拡大することができる。
【００９９】
なお、実施形態は例示であり、発明の範囲はそれらに限定されない。
【符号の説明】
【０１００】
１００  読出回路
１０１  判定回路
１０００  半導体記憶装置
ｃｏｌ１  第１のカラムデコーダ
ｃｏｌ２  第２のカラムデコーダ
ＭＣ  メモリセル
ＲＣ  基準セル  
【図１】
2012094216.tif 000003
【図２】
2012094216.tif 000004
【図３】
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【図４】
2012094216.tif 000006
【図５】
2012094216.tif 000007