(57)【要約】【課題】ソース及びドレインのいずれか一方に高抵抗成分が付加されたときドレイン電流の低下を抑制する。【解決手段】一つの実施形態によれば、半導体装置は基板、第一のソース及びドレイン、第二のソース及びドレイン、ゲート電極膜が設けられる。第一のソース及びドレインと第二のソース及びドレインは、基板表面に設けられる。第二のソース及びドレインの一方は、第一のソース及びドレインの一方に隣接配置される。第二のソース及びドレインの他方は、第一のソース及びドレインの他方に隣接配置される。ゲート電極膜は、第一及び第二のソース及びドレインの一方と第一及び第二のソース及びドレインの他方の間の基板表面上に設けられ、ゲート絶縁膜を介して設けられる。第一のソース及びドレインとゲート電極膜は第一のＦＥＴを構成し、第二のソース及びドレインとゲート電極膜は第二のＦＥＴを構成する。【選択図】  図１
2012182368.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
前記基板表面に設けられ、第一導電型を有する第一のソース及びドレインの一方と、
前記基板表面に設けられ、第一導電型を有する前記第一のソース及びドレインの他方と、
前記基板表面に設けられ、前記第一のソース及びドレインの一方に隣接配置され、第二導電型を有する第二のソース及びドレインの一方と、
前記基板表面に設けられ、前記第一のソース及びドレインの他方に隣接配置され、第二導電型を有する前記第二のソース及びドレインの他方と、
前記第一及び第二のソース及びドレインの一方と前記第一及び第二のソース及びドレインの他方の間の前記基板表面上に設けられ、ゲート絶縁膜を介して設けられるゲート電極膜と、
を具備し、前記第一のソース及びドレインと前記ゲート電極膜は第一のＦＥＴを構成し、前記第二のソース及びドレインと前記ゲート電極膜は第二のＦＥＴを構成することを特徴とする半導体装置。
【請求項２】
前記第一及び第二のＦＥＴは、ＦＩＮ  ＦＥＴであることを特徴とする請求項１に記載の半導体装置。
【請求項３】
基板と、
前記基板表面に設けられ、第一導電型を有する第一のソース及びドレインの一方と、
前記基板表面に設けられ、第二導電型を有する前記第一のソース及びドレインの他方と、
前記基板表面に設けられ、前記第一のソース及びドレインの一方に隣接配置され、第二導電型を有する第二のソース及びドレインの一方と、
前記基板表面に設けられ、前記第一のソース及びドレインの他方に隣接配置され、第一導電型を有する前記第二のソース及びドレインの他方と、
前記第一及び第二のソース及びドレインの一方と前記第一及び第二のソース及びドレインの他方の間の前記基板表面上に設けられ、ゲート絶縁膜を介して設けられるゲート電極膜と、
を具備し、第一のソース及びドレインと前記ゲート電極膜は第一のトンネルＦＥＴを構成し、第二のソース及びドレインと前記ゲート電極膜は第二のトンネルＦＥＴを構成することを特徴とする半導体装置。
【請求項４】
前記第一及び第二のトンネルＦＥＴは、ＦＩＮ  トンネルＦＥＴであることを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記第一のソース及びドレインの一方と前記第二のソース及びドレインの一方は第一の端子に接続され、前記第一のソース及びドレインの他方と前記第二のソース及びドレインの他方は第二の端子に接続されることを特徴とする請求項１乃至４のいずれか１項に記載の半導体装置。
【請求項６】
周囲を素子分離膜で分離され、周囲よりも突き出た四角柱形状を有する突起部を形成する工程と、
前記突起部表面上に、ゲート絶縁膜及びゲート電極膜を積層形成する工程と、
前記ゲート絶縁膜及びゲート電極膜で分断された突起部の第一及び第二の領域の一端側に、斜め方向から第一導電型の不純物をイオン注入する工程と、
前記ゲート絶縁膜及びゲート電極膜で分断された突起部の第一及び第二の領域の他端側に、斜め方向から第二導電型の不純物をイオン注入する工程と、
熱処理により前記第一及び第二導電型の不純物を活性化して、高不純物濃度の第一導電型のソース及びドレインの一方となる第一の半導体層、高不純物濃度の第一導電型のソース及びドレインの他方となる第二の半導体層、高不純物濃度の第二導電型のソース及びドレインの一方となる第三の半導体層、及び高不純物濃度の第二導電型のソース及びドレインの他方となる第四の半導体層を形成する工程と、
前記第一及び第三の半導体層上の絶縁膜をエッチングして第一の開口部を形成し、前記第二及び第四の半導体層上の絶縁膜をエッチングして第二の開口部を形成し、前記ゲート電極膜上の絶縁膜をエッチングして第三の開口部を形成する工程と、
前記第一の開口部を覆うように電極材を埋設して前記第一及び第三の半導体層に接続される第一の端子を形成し、前記第二の開口部を覆うように電極材を埋設して前記第二及び第四の半導体層に接続される第二の端子を形成し、前記第三の開口部を覆うように電極材を埋設して前記ゲート電極膜に接続されるゲート端子を形成する工程と、
を具備することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
ＭＯＳＦＥＴ（metal oxide semiconductor field effect transistor）の微細化、高集積度化、低消費電力の進展に伴い、Ｐｃｈ  ＭＯＳＦＥＴやＮｃｈ  ＭＯＳＦＥＴから構成されるＬＳＩやＳｏＣ（system on a chip）などの半導体装置が種々の分野に多用されている。
【０００３】
Ｐｃｈ  ＭＯＳＦＥＴでは、高電位側電源に接続されるソース側に高抵抗素子や寄生高抵抗などの高抵抗成分が付加されたとき、ゲートとソース間の電位差が低下し、ソースからドレインに流れるドレイン電流が大幅に低下するという問題点がある。Ｎｃｈ  ＭＯＳＦＥＴでは、低電位側電源（接地電位）に接続されるソース側に高抵抗素子や寄生高抵抗などの高抵抗成分が付加されたとき、ゲートとソース間の電位差が低下し、ドレインからソースに流れるドレイン電流が大幅に低下するという問題点がある。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００９−１６４１８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明は、ソース及びドレインのいずれか一方に高抵抗成分が付加されたときドレイン電流の低下を抑制することができる半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【０００６】
一つの実施形態によれば、半導体装置は、基板、第一のソース及びドレインの一方、第一のソース及びドレインの他方、第二のソース及びドレインの一方、第二のソース及びドレインの他方、及びゲート電極膜が設けられる。第一のソース及びドレインの一方は、基板表面に設けられ、第一導電型を有する。第一のソース及びドレインの他方は、基板表面に設けられ、第一導電型を有する。第二のソース及びドレインの一方は、基板表面に設けられ、第一のソース及びドレインの一方に隣接配置され、第二導電型を有する。第二のソース及びドレインの他方は、基板表面に設けられ、第一のソース及びドレインの他方に隣接配置され、第二導電型を有する。ゲート電極膜は、第一及び第二のソース及びドレインの一方と第一及び第二のソース及びドレインの他方の間の基板表面上に設けられ、ゲート絶縁膜を介して設けられる。第一のソース及びドレインとゲート電極膜は第一のＦＥＴを構成する。第二のソース及びドレインとゲート電極膜は第二のＦＥＴを構成する。
【０００７】
また、他の実施形態によれば、半導体装置の製造方法は、第一乃至七の工程を有する。第一の工程は、周囲を素子分離膜で分離され、周囲よりも突き出た四角柱形状を有する突起部を形成する。第二の工程は、突起部表面上に、ゲート絶縁膜及びゲート電極膜を積層形成する。第三の工程は、ゲート絶縁膜及びゲート電極膜で分断された突起部の第一及び第二の領域の一端側に、斜め方向から第一導電型の不純物をイオン注入する。第四の工程は、ゲート絶縁膜及びゲート電極膜で分断された突起部の第一及び第二の領域の他端側に、斜め方向から第二導電型の不純物をイオン注入する。第五の工程は、熱処理により第一及び第二導電型の不純物を活性化して、高不純物濃度の第一導電型のソース及びドレインの一方となる第一の半導体層、高不純物濃度の第一導電型のソース及びドレインの他方となる第二の半導体層、高不純物濃度の第二導電型のソース及びドレインの一方となる第三の半導体層、及び高不純物濃度の第二導電型のソース及びドレインの他方となる第四の半導体層を形成する。第六の工程は、第一及び第三の半導体層上の絶縁膜をエッチングして第一の開口部を形成し、第二及び第四の半導体層上の絶縁膜をエッチングして第二の開口部を形成し、ゲート電極膜上の絶縁膜をエッチングして第三の開口部を形成する。第七の工程は、第一の開口部を覆うように電極材を埋設して第一及び第三の半導体層に接続される第一の端子を形成し、第二の開口部を覆うように電極材を埋設して第二及び第四の半導体層に接続される第二の端子を形成し、第三の開口部を覆うように電極材を埋設してゲート電極膜に接続されるゲート端子を形成する。
【図面の簡単な説明】
【０００８】
【図１】第一の実施形態に係るＭＯＳＦＥＴを説明する図である。
【図２】第一の実施形態に係るＭＯＳＦＥＴを示す模式斜視図である。
【図３】第一の実施形態に係るＭＯＳＦＥＴを示す断面図である。
【図４】第一の実施形態に係る高抵抗素子の付加時のドレイン電流を説明する図である。
【図５】第一の実施形態に係る高抵抗素子の付加時のドレイン電流を説明する図である。
【図６】第一の実施形態に係る高抵抗素子の付加とドレイン電流の方向を説明する図である。
【図７】第一の実施形態に係る高抵抗素子の付加とドレイン電流の方向を説明する図である。
【図８】第一の実施形態に係るＰｃｈ  ＭＯＳＦＥＴの動作を説明する図である。
【図９】第一の実施形態に係るＮｃｈ  ＭＯＳＦＥＴの動作を説明する図である。
【図１０】第一の実施形態に係る製造工程を説明する図である。
【図１１】第一の実施形態に係る製造工程を説明する図である。
【図１２】第一の実施形態に係る製造工程を説明する図である。
【図１３】第一の実施形態に係る製造工程を説明する図である。
【図１４】第一の実施形態に係る製造工程を説明する図である。
【図１５】変形例のＭＯＳＦＥＴを示す断面図である。
【図１６】第二の実施形態に係るトンネルＭＯＳＦＥＴを示す平面図。
【図１７】第二の実施形態に係るトンネルＭＯＳＦＥＴを示す模式斜視図である。
【図１８】第二の実施形態に係る高抵抗素子の付加とトンネルＭＯＳＦＥＴの動作を説明する図である。
【図１９】第二の実施形態に係る高抵抗素子の付加とトンネルＭＯＳＦＥＴの動作を説明する図である。
【図２０】第三の実施形態に係る半導体装置を示す回路図である。
【発明を実施するための形態】
【０００９】
以下本発明の実施形態について図面を参照しながら説明する。
【００１０】
（第一の実施形態）
まず、本発明の第一の実施形態に係る半導体装置及びその製造方法について、図面を参照して説明する。図１（ａ）はＭＯＳＦＥＴを示す平面図、図１（ｂ）はＭＯＳＦＥＴの回路図である。図２はＭＯＳＦＥＴの模式斜視図である。図３（ａ）は図１のＡ−Ａ線に沿う断面図、図３（ｂ）は図１のＢ−Ｂ線に沿う断面図である。本実施形態では、ＭＯＳＦＥＴをＰｃｈ及びＮｃｈ動作できる構造としている。
【００１１】
図１（ａ）及び図１（ｂ）に示すように、ＭＯＳＦＥＴ９０は、ソース或いはドレインとなるＰ＋層３１ａ、Ｐ＋層３１ｂ、Ｎ＋層３２ａ、及びＮ＋層３２ｂが設けられる。Ｐ＋層３１ａ、Ｐ＋層３１ｂ、Ｎ＋層３２ａ、及びＮ＋層３２ｂは、周囲を埋め込み絶縁膜２で分離された活性領域（素子領域）ＡＲ１に設けられる。Ｐ＋層３１ａ及びＰ＋層３１ｂは、Ｐ型不純物が高濃度にドープされた半導体層である。Ｎ＋層３２ａ及びＮ＋層３２ｂは、Ｎ型不純物が高濃度にドープされた半導体層である。ＭＯＳＦＥＴ９０は、ＩＣ、ＬＳＩ、ＳｏＣ（system on a chip）などの半導体装置に適用される。
【００１２】
Ｐ＋層３１ａは、活性領域（素子領域）ＡＲ１の図中左上端側に設けられる。Ｐ＋層３１ｂは、活性領域（素子領域）ＡＲ１の図中右上端側に設けられる。Ｎ＋層３２ａは、活性領域（素子領域）ＡＲ１の図中左下端側に設けられる。Ｎ＋層３２ｂは、活性領域（素子領域）ＡＲ１の図中右下端側に設けられる。
【００１３】
Ｐ＋層３１ａ及びＰ＋層３１ｂは、Ｐｃｈ  ＭＯＳＦＥＴである第一のＦＥＴのソース或いはドレインとなる。Ｎ＋層３２ａ及びＮ＋層３２ｂは、Ｎｃｈ  ＭＯＳＦＥＴである第二のＦＥＴのソース或いはドレインとなる。ＭＯＳＦＥＴ９０はＰｃｈ  ＭＯＳトランジスタ及びＮｃｈ  ＭＯＳトランジスタ動作するＦＥＴである。
【００１４】
Ｐ＋層３１ａ及びＮ＋層３２ａ上の絶縁膜には、コンタクトホールＣＨ１が設けられる。電極材からなる第一の端子FＰ１は、コンタクトホールＣＨ１を覆うように設けられ、Ｐ＋層３１ａ及びＮ＋層３２ａに接続される。Ｐ＋層３１ｂ及びＮ＋層３２ｂ上の絶縁膜には、コンタクトホールＣＨ２が設けられる。電極材からなる第二の端子ＳＰ１は、コンタクトホールＣＨ２を覆うように設けられ、Ｐ＋層３１ｂ及びＮ＋層３２ｂに接続される。
【００１５】
Ｐ＋層３１ａ及びＮ＋層３２ａとＰ＋層３１ｂ及びＮ＋層３２ｂの間の基板３上には、ゲート絶縁膜を介してゲート電極ＧＤ１が設けられる。基板３は、アンドープ基板からなり、ボディ端子ＢＰ１に接続される。ゲート電極ＧＤ１上の絶縁膜には、コンタクトホールＣＨ３が設けられる。電極材からなるゲート端子ＧＰ１は、コンタクトホールＣＨ３を覆うように設けられ、ゲート電極ＧＤ１に接続される。
【００１６】
Ｐｃｈ  ＭＯＳＦＥＴである第一のＦＥＴとＮｃｈ  ＭＯＳＦＥＴである第二のＦＥＴは、ゲート電極ＧＤ１及びボディ端子ＢＰ１を共有している。ＭＯＳＦＥＴ９０は、第一の端子FＰ１、第二の端子ＳＰ１、ゲート端子ＧＰ１、及びボディ端子ＢＰ１に印加する電圧をそれぞれ適宜最適な値に設定することにより、Ｐｃｈ  ＭＯＳトランジスタ或いはＮｃｈ  ＭＯＳトランジスタ動作できる構造となっている。詳細は後述する。
【００１７】
図２に示すように、活性領域（素子領域）ＡＲ１は、埋め込み絶縁膜２に対して突き出た四角柱構造を有する。ゲート電極ＧＰ１は、例えば馬蹄形形状を有する。ゲート電極ＧＰ１は、活性領域（素子領域）ＡＲ１の第一主面（上面）、第二主面（上面に隣接する側面）、及び第三主面（上面に隣接する側面）上に設けられる。ＭＯＳＦＥＴ９０は、ＳＯＩ基板上に形成されたＦＩＮ  ＦＥＴである。
【００１８】
図３（ａ）に示すように、基板５１は、積層される基板１、埋め込み絶縁膜２、及び基板３から構成される。活性領域（素子領域）ＡＲ１は、周囲の基板３がエッチングされて形成されたものである。活性領域（素子領域）ＡＲ１及び埋め込み絶縁膜２上には、ゲート絶縁膜５及びゲート電極膜６が積層形成される。ゲート電極膜６上には層間絶縁膜としての絶縁膜７が設けられる。ゲート電極膜６上の絶縁膜７は、エッチングされてコンタクトホールＣＨ３が設けられる。コンタクトホールＣＨ３及び絶縁膜７上には、コンタクトホールＣＨ３を覆うようにゲート端子ＧＰ１となる配線材８が設けられる。基板３は、図示していないがボディコンタクトを介してボディ端子ＢＰ１に接続される。
【００１９】
図３（ｂ）に示すように、活性領域（素子領域）ＡＲ１の上部表面には、Ｐ＋層３１ｂ及びＮ＋層３２ｂが設けられる。Ｐ＋層３１ｂ及びＮ＋層３２ｂ上には絶縁膜７が設けられる。Ｐ＋層３１ｂ及びＮ＋層３２ｂ上の絶縁膜７は、エッチングされてコンタクトホールＣＨ２が設けられる。コンタクトホールＣＨ２及び絶縁膜７上には、コンタクトホールＣＨ２を覆うようにゲート端子ＧＰ１となる配線材８が設けられる。
【００２０】
次に、高抵抗素子が付加された場合のＭＯＳＦＥＴの動作について図４乃至１０を参照して説明する。
【００２１】
図４（ａ）はソース側に高抵抗素子が付加されたＰｃｈ  ＭＯＳＦＥＴのドレイン電流を説明する図である。図４（ｂ）はドレイン側に高抵抗素子が付加されたＰｃｈ  ＭＯＳＦＥＴのドレイン電流を説明する図である。
【００２２】
図４（ａ）に示すように、Ｐｃｈ  ＭＯＳＦＥＴでは、高電位側電源Ｖｄｄに接続されるソース側に高抵抗素子や寄生高抵抗などの高抵抗成分が付加された場合、ゲートとソース間の電位差が低下し、ソースからドレインに流れるドレイン電流が大幅に低下する。
【００２３】
図４（ｂ）に示すように、Ｐｃｈ  ＭＯＳＦＥＴでは、低電位側電源（接地電位）Ｖｓｓに接続されるドレイン側に高抵抗素子や寄生高抵抗などの高抵抗成分が付加された場合、ゲートとソース間の電位差は低下せず、ソースからドレインに流れるドレイン電流を所定の値に確保でき、大きなドレイン電流を流すことができる。
【００２４】
図５（ａ）はドレイン側に高抵抗素子が付加されたＮｃｈ  ＭＯＳＦＥＴのドレイン電流を説明する図である。図５（ｂ）はソース側に高抵抗素子が付加されたＮｃｈ  ＭＯＳＦＥＴのドレイン電流を説明する図である。
【００２５】
図５（ａ）に示すように、Ｎｃｈ  ＭＯＳＦＥＴでは、高電位側電源Ｖｄｄに接続されるドレイン側に高抵抗素子や寄生高抵抗などの高抵抗成分が付加された場合、ゲートとソース間の電位差は低下せず、ドレインからソースに流れるドレイン電流を所定の値に確保でき、大きなドレイン電流を流すことができる。
【００２６】
図５（ｂ）に示すように、Ｎｃｈ  ＭＯＳＦＥＴでは、低電位側電源（接地電位）Ｖｓｓに接続されるソース側に高抵抗素子や寄生高抵抗などの高抵抗成分が付加された場合、ゲートとソース間の電位差が低下し、ドレインからソースに流れるドレイン電流が大幅に低下する。
【００２７】
つまり、ソース側に高抵抗素子や寄生高抵抗などの高抵抗成分が付加された場合、Ｐｃｈ  ＭＯＳＦＥＴ及びＮｃｈ  ＭＯＳＦＥＴともドレイン電流が大幅に低下する。一方、ドレイン側に高抵抗素子や寄生高抵抗などの高抵抗成分が付加された場合、Ｐｃｈ  ＭＯＳＦＥＴ及びＮｃｈ  ＭＯＳＦＥＴとも大きなドレイン電流を流すことができる。
【００２８】
図６はＭＯＳＦＥＴ９０のドレイン電流が第一の端子から第二の端子に流れる場合を説明する図、図６（ａ）は第１の端子側に高抵抗素子が付加された場合を説明する図、図６（ｂ）は第２の端子側に高抵抗素子が付加された場合を説明する図である。
【００２９】
図６（ａ）に示すように、ＭＯＳＦＥＴ９０では、第二のＦＥＴであるＮｃｈ  ＭＯＳＦＥＴの第一の端子ＦＰ１側をドレイン、第二の端子ＳＰ１側をソースとし、第一の端子FＰ１、第二の端子ＳＰ１、ゲート端子ＧＰ１、及びボディ端子ＢＰ１に印加する電圧を適宜最適な値に設定することにより、第二のＦＥＴであるＮｃｈ  ＭＯＳＦＥＴをオン状態にすることができる。このとき、大きなドレイン電流を流すことができる。
【００３０】
図６（ｂ）に示すように、ＭＯＳＦＥＴ９０では、第一のＦＥＴであるＰｃｈ  ＭＯＳＦＥＴの第一の端子ＦＰ１側をソース、第二の端子ＳＰ１側をドレインとし、第一の端子FＰ１、第二の端子ＳＰ１、ゲート端子ＧＰ１、及びボディ端子ＢＰ１に印加する電圧を適宜最適な値に設定することにより、第一のＦＥＴであるＰｃｈ  ＭＯＳＦＥＴをオン状態にすることができる。このとき、大きなドレイン電流を流すことができる。
【００３１】
図７はＭＯＳＦＥＴ９０のドレイン電流が第２の端子から第１の端子に流れる場合を説明する図、図７（ａ）は第１の端子側に高抵抗素子が付加された場合を説明する図、図７（ｂ）は第２の端子側に高抵抗素子が付加された場合を説明する図である。
【００３２】
図７（ａ）に示すように、ＭＯＳＦＥＴ９０では、第一のＦＥＴであるＰｃｈ  ＭＯＳＦＥＴの第一の端子ＦＰ１側をドレイン、第二の端子ＳＰ１側をソースとし、第一の端子FＰ１、第二の端子ＳＰ１、ゲート端子ＧＰ１、及びボディ端子ＢＰ１に印加する電圧を適宜最適な値に設定することにより、第一のＦＥＴであるＰｃｈ  ＭＯＳＦＥＴをオン状態にすることができる。このとき、大きなドレイン電流を流すことができる。
【００３３】
図７（ｂ）に示すように、ＭＯＳＦＥＴ９０では、第二のＦＥＴであるＮｃｈ  ＭＯＳＦＥＴを第一の端子ＦＰ１側をソース、第二の端子ＳＰ１側をドレインとし、第一の端子FＰ１、第二の端子ＳＰ１、ゲート端子ＧＰ１、及びボディ端子ＢＰ１に印加する電圧を適宜最適な値に設定することにより、第二のＦＥＴであるＮｃｈ  ＭＯＳＦＥＴをオン状態にすることができる。このとき、大きなドレイン電流を流すことができる。
【００３４】
ＭＯＳＦＥＴ９０の第一のＦＥＴであるＰｃｈ  ＭＯＳＦＥＴと第二のＦＥＴであるＮｃｈ  ＭＯＳＦＥＴの具体的選択方法について説明する。
【００３５】
ＭＯＳＦＥＴ９０では、エンハンスメント型ＦＥＴ（閾値電圧Ｖｔｈがプラスの値）になるように、まずゲート長寸法（Ｌｇ）、ゲート幅寸法（Ｗｇ）、ゲート絶縁膜５の材質及び膜厚（言い換えると、等価ＳｉＯ２換算膜厚  ＥＯＴ）、ゲート電極膜６の膜質、基板３等を適宜選択する。例えば、ゲート長寸法（Ｌｇ）を３０ｎｍ以下（例えば、２５ｎｍ）、ＥＯＴを１ｎｍに設定し、ゲート絶縁膜５にＨｆＳｉＯＮ、ゲート電極膜にＴｉＮ（窒化チタン）を用いる。
【００３６】
図８はＭＯＳＦＥＴ９０のＰｃｈ  ＭＯＳＦＥＴの動作を説明する図である。ここでは、基板電圧Ｖｓｕｂ、ドレイン電圧Ｖｄ、及びソース電圧Ｖｓを固定値に設定してゲート電圧Ｖｇを可変させることによりＰｃｈ  ＭＯＳＦＥＴが動作する。
【００３７】
図８に示すように、高電位側電源Ｖｄｄの電圧を、例えば０．５Ｖから１．０Ｖの範囲に設定し、ゲート電圧が０（ゼロ）ＶからＶｄｄの範囲に閾値電圧Ｖｔｈ１が設定されるように、基板電圧Ｖｓｕｂを０（ゼロ）Ｖ、ドレイン電圧Ｖｄを高電位側電源Ｖｄｄ電圧、ソース電圧Ｖｓを低電位側電源（接地電位  ０（ゼロ）Ｖ）に設定している。この設定のとき、Ｐｃｈ  ＭＯＳＦＥＴのドレイン側に高抵抗成分が付加されてもドレイン電流は低下しない。
【００３８】
図９はＭＯＳＦＥＴ９０のＮｃｈ  ＭＯＳＦＥＴの動作を説明する図である。ここでは、基板電圧Ｖｓｕｂ、ドレイン電圧Ｖｄ、及びソース電圧Ｖｓを固定値に設定してゲート電圧Ｖｇを可変させることによりＮｃｈ  ＭＯＳＦＥＴが動作する。
【００３９】
図９に示すように、高電位側電源Ｖｄｄの電圧を、例えば０．５Ｖから１．０Ｖの範囲に設定し、ゲート電圧が０（ゼロ）ＶからＶｄｄの範囲に閾値電圧Ｖｔｈ２が設定されるように基板電圧Ｖｓｕｂを高電位側電源Ｖｄｄ電圧、ドレイン電圧Ｖｄを高電位側電源Ｖｄｄ電圧、ソース電圧Ｖｓを低電位側電源（接地電位  ０（ゼロ）Ｖ）に設定している。この設定のとき、Ｎｃｈ  ＭＯＳＦＥＴのドレイン側に高抵抗成分が付加されてもドレイン電流は低下しない。
【００４０】
図１０はＭＯＳＦＥＴ９０の動作条件を説明する図、図１０（ａ）はＭＯＳＦＥＴ９０のＰｃｈ  ＭＯＳＦＥＴの動作条件を説明する図、図１０（ｂ）はＭＯＳＦＥＴ９０のＮｃｈ  ＭＯＳＦＥＴの動作条件を説明する図である。
【００４１】
図１０（ａ）に示すように、ＭＯＳＦＥＴ９０では、第一のＦＥＴであるＰｃｈ  ＭＯＳＦＥＴは、基板電圧Ｖｓｕｂを低電位側電源（接地電位  ０（ゼロ）Ｖ）、ドレイン電圧Ｖｄを高電位側電源Ｖｄｄ電圧、ソース電圧Ｖｓを低電位側電源（接地電位  ０（ゼロ）Ｖ）、ゲート電圧Ｖｇを低電位側電源（接地電位  ０（ゼロ）Ｖ）に設定するとオンする。基板電圧Ｖｓｕｂを低電位側電源（接地電位  ０（ゼロ）Ｖ）、ドレイン電圧Ｖｄを高電位側電源Ｖｄｄ電圧、ソース電圧Ｖｓを低電位側電源（接地電位  ０（ゼロ）Ｖ）、ゲート電圧Ｖｇを高電位側電源Ｖｄｄ電圧に設定するとオフする。
【００４２】
図１０（ｂ）に示すように、ＭＯＳＦＥＴ９０では、第二のＦＥＴであるＮｃｈ  ＭＯＳＦＥＴは、基板電圧Ｖｓｕｂを高電位側電源Ｖｄｄ電圧、ドレイン電圧Ｖｄを高電位側電源Ｖｄｄ電圧、ソース電圧Ｖｓを低電位側電源（接地電位  ０（ゼロ）Ｖ）、ゲート電圧Ｖｇを高電位側電源Ｖｄｄ電圧に設定するとオンする。基板電圧Ｖｓｕｂを高電位側電源Ｖｄｄ電圧、ドレイン電圧Ｖｄを高電位側電源Ｖｄｄ電圧、ソース電圧Ｖｓを低電位側電源（接地電位  ０（ゼロ）Ｖ）、ゲート電圧Ｖｇを低電位側電源（接地電位  ０（ゼロ）Ｖ）に設定するとオフする。
【００４３】
次に、ＭＯＳＦＥＴ９０の製造方法について図１１乃至１４を参照して説明する。図１１（ａ）はＭＯＳＦＥＴ９０の製造工程を示す平面図、図１１（ｂ）はＭＯＳＦＥＴ９０の製造工程を示す断面図、図１１（ｃ）はＭＯＳＦＥＴ９０の製造工程を示す模式斜視図、図１２（ａ）はＭＯＳＦＥＴ９０の製造工程を示す平面図、図１２（ｃ）はＭＯＳＦＥＴ９０の製造工程を示す模式斜視図、図１３（ａ）はＭＯＳＦＥＴ９０の製造工程を示す平面図、図１３（ｃ）はＭＯＳＦＥＴ９０の製造工程を示す模式斜視図、図１４（ａ）はＭＯＳＦＥＴ９０の製造工程を示す平面図、図１４（ｂ）はＭＯＳＦＥＴ９０の製造工程を示す断面図である。なお、図１１（ｂ）、図１４（ｂ）は、図１（ａ）のＡ−Ａ線に沿う断面部分に対応する。
【００４４】
図１１（ａ）、図１１（ｂ）、図１１（ｃ）に示すように、ＳＯＩ基板５１のアンドープシリコン基板である基板３をエッチングして周囲よりも突き出た四角柱形状を有する活性領域（素子領域）ＡＲ１を形成する。活性領域（素子領域）ＡＲ１の周囲は、埋め込み絶縁膜２が露呈される。活性領域（素子領域）ＡＲ１及び埋め込み絶縁膜２上にゲート絶縁膜５及びゲート電極膜６を積層形成する。ここで、ゲート絶縁膜５には、ＨｆＳｉＯＮを用いているが、代わりにＳｉＯ２、ＳｉＯＮ、ＨｆＳｉＯ２、ＨｆＯ２、ＨｆＺｒＯｘ、或いはＨｆＬａＯｘなどを用いてもよい。ゲート電極膜６には、ＴｉＮを用いているが、代わりに多結晶シリコン、アモルファスシリコン、ＴａＣ、ＴａＮ、或いはＷＮなどを用いてもよい。第一及び第二のＦＥＴは、シリコンチャネルにしているが、代わりにＳｉＧｅチャネル、ＩｎＡｓチャネル、或いはＩｎＧａＡｓチャネルにしてもよい。なお、ゲート絶縁膜５にＨｆＳｉＯＮを用いた場合、ＭＯＳＦＥＴ９０をＭＩＳＦＥＴ９０と呼称してもよい。
【００４５】
次に、図１２（ａ）及び図１２（ｃ）に示すように、活性領域（素子領域）ＡＲ１の図中下部（他端側）をレジスト膜４１で覆い、斜め方向から活性領域（素子領域）ＡＲ１の図中上部（一端側）に、Ｐ型不純物（例えば、ボロン）をイオン注入する。イオン注入後レジスト膜４１を除去する。
【００４６】
続いて、図１３（ａ）及び図１３（ｃ）に示すように、活性領域（素子領域）ＡＲ１の図中上部（一端側）をレジスト膜４２で覆い、斜め方向から活性領域（素子領域）ＡＲ１の図中下部（他端側）に、Ｎ型不純物（例えば、リン）をイオン注入する。イオン注入後レジスト膜４２を除去する。
【００４７】
ここでは、レジスト膜４１をマスクとしてＰ型不純物をイオン注入し、レジスト膜４２をマスクとしてＮ型不純物をイオン注入しているが、必ずしもこれに限定されるものではない。例えば、レジスト膜を用いずに選択的に不純物をイオン注入してもよい。
【００４８】
次に、図１４（ａ）及び図１４（ｂ）に示すように、イオン注入後、例えばＲＴＡ（rapid thermal annealing）法を用いてイオン注入層を活性化してＰ＋層３１ａ、Ｐ＋層３１ｂ、Ｎ＋層３２ａ、及びＮ＋層３２ｂを形成する。なお、ＲＴＡ法の代わりに、レーザ照射や高温熱処理を用いてイオン注入層を活性化してもよい。ゲート電極膜６及び埋め込み絶縁膜２上に、例えばＳｉＯＣ膜から構成される絶縁膜７を形成する。ゲート電極膜６上の絶縁膜７をエッチングして開口部（コンタクトホールＣＨ３）を形成する。開口部（コンタクトホールＣＨ３）及び絶縁膜７上に、開口部（コンタクトホールＣＨ３）を電極材が覆うように形成する。これ以降は、周知の技術を用いて層間絶縁膜、ビア、表面保護膜などを形成してＭＯＳＦＥＴ９０が完成する。
【００４９】
上述したように、本実施形態の半導体装置及びその製造方法は、活性領域（素子領域）ＡＲ１表面に、Ｐ＋層３１ａ、Ｐ＋層３１ｂ、Ｎ＋層３２ａ、及びＮ＋層３２ｂが設けられる。Ｐ＋層３１ａ及びＮ＋層３２ａとＰ＋層３１ｂ及びＮ＋層３２ｂの間の基板３上には、ゲート絶縁膜を介してゲート電極ＧＤ１が設けられる。Ｐ＋層３１ａ及びＮ＋層３２ａは第一の端子ＦＰ１に接続される。Ｐ＋層３１ｂ及びＮ＋層３２ｂは第二の端子ＳＰ１に接続される。Ｐ＋層３１ａ、Ｐ＋層３１ｂは、第一のＦＥＴであるＰｃｈ  ＭＯＳＦＥＴのソース或いはドレインとなる。Ｎ＋層３２ａ、Ｎ＋層３２ｂは、第二のＦＥＴであるＮｃｈ  ＭＯＳＦＥＴのソース或いはドレインとなる。ＭＯＳＦＥＴ９０は、周囲の基板３をエッチングして形成された活性領域（素子領域）ＡＲ１上に形成される。
【００５０】
このため、第一の端子ＦＰ１或いは第二の端子ＳＰ１側に高抵抗素子や寄生高抵抗などの高抵抗成分が付加されても、第一の端子FＰ１、第二の端子ＳＰ１、ゲート端子ＧＰ１、及びボディ端子ＢＰ１に印加する電圧を適宜最適な値に設定することにより、第一のＦＥＴであるＰｃｈ  ＭＯＳＦＥＴ或いは第二のＦＥＴであるＮｃｈ  ＭＯＳＦＥＴを動作させることができるのでドレイン電流の低下を抑制することができる。したがって、ＭＯＳＦＥＴ９０が動作するときに、大きなドレイン電流を流すことができる。
【００５１】
なお、本実施形態では、第一及び第二のＦＥＴは、１組配置形成しているが必ずしもこれに限定されるものではない。繰り返し複数配置形成してもよい。ＭＯＳＦＥＴ９０は、ＦＩＮ  ＦＥＴであるがプレーナ型ＦＥＴでもよい。ＭＯＳＦＥＴ９０は、シングルゲート構造であるが、ダブルゲートやトリプルゲート構造にしてもよい。ＳＯＩ基板５１の基板３は、活性領域（素子領域）ＡＲ１以外の領域を除去しているが、活性領域（素子領域）ＡＲ１の周囲の基板３表面にトレンチアイソレーション（ＳＴＩ）を設けてもよい。また、図１５に示すようにアンドープシリコン基板である基板１を用い、周囲をトレンチアイソレーション（ＳＴＩ）４で分離された活性領域（素子領域）ＡＲ１に形成されたＭＯＳＦＥＴ９１にしてもよい。
【００５２】
（第二の実施形態）
次に、本発明の第二の実施形態に係る半導体装置について、図面を参照して説明する。図１６はトンネルＭＯＳＦＥＴを示す断面図である。図１７はトンネルＭＯＳＦＥＴを示す模式斜視図である。本実施形態では、トンネルＭＯＳＦＥＴをＰｃｈ及びＮｃｈ動作できる構造としている。
【００５３】
以下、第１の実施形態と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。
【００５４】
図１６に示すように、トンネルＭＯＳＦＥＴ１００は、ソース或いはドレインとなるＰ＋層３１ａ、Ｐ＋層３１ｂ、Ｎ＋層３２ａ、及びＮ＋層３２ｂが設けられる。Ｐ＋層３１ａ、Ｐ＋層３１ｂ、Ｎ＋層３２ａ、及びＮ＋層３２ｂは、周囲を埋め込み絶縁膜２で分離された活性領域（素子領域）ＡＲ１に設けられる。トンネルＭＯＳＦＥＴ１００は、第一の実施形態のＭＯＳＦＥＴと比較してサブスレッショルドスロープ（ゲート電圧に対するドレイン電流の傾き）を改善でき、オン電流／オフ電流比の向上やオフ電流の低減を図ることができる。
【００５５】
Ｐ＋層３１ａは、活性領域（素子領域）ＡＲ１の図中左下端側に設けられる。Ｐ＋層３１ｂは、活性領域（素子領域）ＡＲ１の図中右上端側に設けられる。Ｎ＋層３２ａは、活性領域（素子領域）ＡＲ１の図中左上端側に設けられる。Ｎ＋層３２ｂは、活性領域（素子領域）ＡＲ１の図中右下端側に設けられる。
【００５６】
Ｎ＋層３２ａ及びＰ＋層３１ｂは、第一のＮｃｈ  トンネルＭＯＳＦＥＴ或いは第一のＰｃｈ  トンネルＭＯＳＦＥＴのソース或いはドレインとなる。第一のＮｃｈ  トンネルＭＯＳＦＥＴの場合、Ｎ＋層３２ａがドレイン、Ｐ＋層３１ｂがソースとなる。第一のＰｃｈ  トンネルＭＯＳＦＥＴの場合、Ｐ＋層３１ｂがソース、Ｎ＋層３２ａがドレインとなる。
【００５７】
Ｐ＋層３１ａ及びＮ＋層３２ｂは、第二のＰｃｈ  トンネルＭＯＳＦＥＴ或いは第二のＮｃｈ  トンネルＭＯＳＦＥＴのソース或いはドレインとなる。第二のＰｃｈ  トンネルＭＯＳＦＥＴの場合、Ｐ＋層３１ａがソース、Ｎ＋層３２ｂがドレインとなる。第二のＮｃｈ  トンネルＭＯＳＦＥＴの場合、Ｎ＋層３２ｂがドレイン、Ｐ＋層３１ａがソースとなる。
【００５８】
Ｎ＋層３２ａ及びＰ＋層３１ａ及び上の絶縁膜には、コンタクトホールＣＨ１が設けられる。電極材からなる第一の端子FＰ１は、コンタクトホールＣＨ１を覆うように設けられ、Ｎ＋層３２ａ及びＰ＋層３１ａに接続される。Ｐ＋層３１ｂ及びＮ＋層３２ｂ上の絶縁膜には、コンタクトホールＣＨ２が設けられる。電極材からなる第二の端子ＳＰ１は、コンタクトホールＣＨ２を覆うように設けられ、Ｐ＋層３１ｂ及びＮ＋層３２ｂに接続される。
【００５９】
Ｎ＋層３２ａ及びＰ＋層３１ａとＰ＋層３１ｂ及びＮ＋層３２ｂの間の基板３上には、ゲート絶縁膜を介してゲート電極ＧＤ１が設けられる。基板３は、アンドープ基板からなり、ボディ端子ＢＰ１に接続される。ゲート電極ＧＤ１上の絶縁膜には、コンタクトホールＣＨ３が設けられる。電極材からなるゲート端子ＧＰ１は、コンタクトホールＣＨ３を覆うように設けられ、ゲート電極ＧＤ１に接続される。
【００６０】
第一のＮｃｈ  トンネルＭＯＳＦＥＴ、第一のＰｃｈ  トンネルＭＯＳＦＥＴ、第二のＰｃｈ  トンネルＭＯＳＦＥＴ、及び第二のＮｃｈ  トンネルＭＯＳＦＥＴは、ゲート電極ＧＤ１及びボディ端子ＢＰ１を共有している。トンネルＭＯＳＦＥＴ１００は、第一の端子FＰ１、第二の端子ＳＰ１、ゲート端子ＧＰ１、及びボディ端子ＢＰ１に印加する電圧を適宜最適な値に設定することにより、Ｐｃｈ  トンネルＭＯＳトランジスタ或いはＮｃｈ  トンネルＭＯＳトランジスタ動作できる構造となっている。詳細は後述する。
【００６１】
図１７に示すように、活性領域（素子領域）ＡＲ１は、埋め込み絶縁膜２に対して突き出た四角柱構造を有する。ゲート電極ＧＰ１は、例えば馬蹄形形状を有する。ゲート電極ＧＰ１は、活性領域（素子領域）ＡＲ１の第一主面（上面）、第二主面（上面に隣接する側面）、及び第三主面（上面に隣接する側面）上に設けられる。トンネルＭＯＳＦＥＴ１００は、ＳＯＩ基板の埋め込み絶縁膜２上の基板３（活性領域（素子領域）ＡＲ１）に形成されたＦＩＮ  トンネルＦＥＴである。
【００６２】
次に、高抵抗素子が付加された場合のトンネルＭＯＳＦＥＴの動作について図１８及び図１９を参照して説明する。
【００６３】
図１８（ａ）はドレイン電流が第一の端子から第二の端子に流れ、第一の端子側に高抵抗素子が付加された場合のトンネルＭＯＳＦＥＴの動作を説明する図である。図１８（ｂ）はドレイン電流が第一の端子から第二の端子に流れ、第二の端子側に高抵抗素子が付加された場合のトンネルＭＯＳＦＥＴの動作を説明する図である。
【００６４】
図１８（ａ）に示すように、第一のＮｃｈ  トンネルＭＯＳＦＥＴの第一の端子ＦＰ１側をドレイン、第二の端子ＳＰ１側をソースとし、第一の端子FＰ１、第二の端子ＳＰ１、ゲート端子ＧＰ１、及びボディ端子ＢＰ１に印加する電圧を適宜最適な値に設定することにより、第一のＮｃｈ  トンネルＭＯＳＦＥＴをオン状態にすることができる。このとき、大きなドレイン電流を流すことができる。第二のＰｃｈ  トンネルＭＯＳＦＥＴはオフしている。
【００６５】
図１８（ｂ）に示すように、第二のＰｃｈ  トンネルＭＯＳＦＥＴの第一の端子ＦＰ１側をソース、第二の端子ＳＰ１側をドレインとし、第一の端子FＰ１、第二の端子ＳＰ１、ゲート端子ＧＰ１、及びボディ端子ＢＰ１に印加する電圧を適宜最適な値に設定することにより、第二のＰｃｈ  トンネルＭＯＳＦＥＴをオン状態にすることができる。このとき、大きなドレイン電流を流すことができる。第一のＮｃｈ  トンネルＭＯＳＦＥＴはオフしている。
【００６６】
図１９（ａ）はドレイン電流が第二の端子から第一の端子に流れ、第一の端子側に高抵抗素子が付加された場合のトンネルＭＯＳＦＥＴの動作を説明する図である。図１９（ｂ）はドレイン電流が第二の端子から第一の端子に流れ、第二の端子側に高抵抗素子が付加された場合のトンネルＭＯＳＦＥＴの動作を説明する図である。
【００６７】
図１９（ａ）に示すように、第一のＰｃｈ  トンネルＭＯＳＦＥＴの第一の端子ＦＰ１側をドレイン、第二の端子ＳＰ１側をソースとし、第一の端子FＰ１、第二の端子ＳＰ１、ゲート端子ＧＰ１、及びボディ端子ＢＰ１に印加する電圧を適宜最適な値に設定することにより、第一のＰｃｈ  トンネルＭＯＳＦＥＴをオン状態にすることができる。このとき、大きなドレイン電流を流すことができる。第二のＮｃｈ  トンネルＭＯＳＦＥＴはオフしている。
【００６８】
図１９（ｂ）に示すように、第二のＮｃｈ  トンネルＭＯＳＦＥＴの第一の端子ＦＰ１側をソース、第二の端子ＳＰ１側をドレインとし、第一の端子FＰ１、第二の端子ＳＰ１、ゲート端子ＧＰ１、及びボディ端子ＢＰ１に印加する電圧を適宜最適な値に設定することにより、第二のＮｃｈ  トンネルＭＯＳＦＥＴをオン状態にすることができる。このとき、大きなドレイン電流を流すことができる。このとき、第一のＰｃｈ  トンネルＭＯＳＦＥＴはオフしている。
【００６９】
つまり、トンネルＭＯＳＦＥＴ１００では、第一の端子FＰ１或いは第二の端子ＳＰ１側に高抵抗成分が付加されても、第一の端子FＰ１、第二の端子ＳＰ１、ゲート端子ＧＰ１、及びボディ端子ＢＰ１に印加する電圧を適宜最適な値に設定することにより、大きなドレイン電流を流すことができる。
【００７０】
上述したように、本実施形態の半導体装置では、活性領域（素子領域）ＡＲ１表面に、Ｐ＋層３１ａ、Ｐ＋層３１ｂ、Ｎ＋層３２ａ、及びＮ＋層３２ｂが設けられる。Ｎ＋層３２ａ及びＰ＋層３１ａとＰ＋層３１ｂ及びＮ＋層３２ｂの間の基板３上には、ゲート絶縁膜を介してゲート電極ＧＤ１が設けられる。Ｎ＋層３２ａ及びＰ＋層３１ａは第一の端子ＦＰ１に接続される。Ｐ＋層３１ｂ及びＮ＋層３２ｂは第二の端子ＳＰ１に接続される。Ｎ＋層３２ａ、Ｐ＋層３１ｂは、第一のＮｃｈ  トンネルＭＯＳＦＥＴ及び第一のＰｃｈ  トンネルＭＯＳＦＥＴのソース或いはドレインとなる。Ｐ＋層３１ａ、Ｎ＋層３２ｂは第二のＮｃｈ  トンネルＭＯＳＦＥＴ及び第二のＰｃｈ  トンネルＭＯＳＦＥＴのソース或いはドレインとなる。トンネルＭＯＳＦＥＴ１００は、基板３の表面をエッチングして形成された活性領域（素子領域）ＡＲ１上に形成される。
【００７１】
このため、第一の端子ＦＰ１或いは第二の端子ＳＰ１側に高抵抗素子や寄生高抵抗などの高抵抗成分が付加されても、第一の端子FＰ１、第二の端子ＳＰ１、ゲート端子ＧＰ１、及びボディ端子ＢＰ１に印加する電圧を適宜最適な値に設定することにより、第一のＮｃｈ  トンネルＭＯＳＦＥＴ、第一のＰｃｈ  トンネルＭＯＳＦＥＴ、第二のＮｃｈ  トンネルＭＯＳＦＥＴ、第二のＰｃｈ  トンネルＭＯＳＦＥＴのいずれかを動作させることができるのでドレイン電流の低下を抑制することができる。したがって、トンネルＭＯＳＦＥＴ１００が動作するときに、大きなドレイン電流を流すことができる。
【００７２】
（第三の実施形態）
次に、本発明の第三の実施形態に係る半導体装置について、図面を参照して説明する。図２０は半導体装置を示す回路図である。本実施形態では、ＳＲＡＭセルにＰｃｈ／Ｎｃｈ動作できるＭＯＳＦＥＴを用いている。
【００７３】
図２０に示すように、半導体装置は、制御部６０、ＳＲＡＭセル２００が設けられる。半導体装置は、ＳＲＡＭを有するメモリＬＳＩである。
【００７４】
ＳＲＡＭセル２００は、ＳＡＲＭにマトリックス状に複数配置される。ＳＲＡＭセル２００は、記憶部６１、制御トランジスタ６２、及び制御トランジスタ６３が設けられる。制御トランジスタ６２及び制御トランジスタ６３は、第一の実施形態のＭＯＳＦＥＴ９０と同様な構造を有し、同様な動作をする。なお、代わりに第二の実施形態のトンネルＭＯＳＦＥＴ１００を用いてもよい。
【００７５】
制御部６０は、ビット線ＢＬ、ビット線ＢＬｂ、ワード線ＷＬ、ワード線ＷＬｂ、サブストレート線ＳＬ、サブストレート線Ｓｌｂに接続され、ＳＲＡＭセル２００の書き込み、読み出し、消去などの動作を制御する信号を生成する。
【００７６】
記憶部６１は、ノードＮ１とノードＮ２の間に設けられ、情報を記憶する。記憶部６１は、インバータＩＮＶ１、インバータＩＮＶ２が設けられる。インバータＩＮＶ１は、入力側がノードＮ１に接続され、出力側がノードＮ２に接続される。インバータＩＮＶ２は、入力側がノードＮ２に接続され、出力側がノードＮ１に接続される。
【００７７】
制御トランジスタ６２は、ビット線ＢＬとノードＮ１の間に設けられる。制御トランジスタ６２は、書き込み、読み出し、消去などのときに動作する。第一の端子ＦＰ１はビット線ＢＬに接続される。第二の端子ＳＰ１はノードＮ１に接続される。ゲート端子ＧＰ１はワード線ＷＬに接続される。ボディ端子ＢＰ１はサブストレート線ＳＬに接続される。制御トランジスタ６２は、第一の端子ＦＰ１或いは第二の端子ＳＰ１側に高抵抗素子や寄生高抵抗などの高抵抗成分が付加されても、ビット線ＢＬ側或いはノードＮ１側に大きなドレイン電流を流すことができる。このため、制御トランジスタ６２は、動作特性が劣化しない（ＳＲＡＭセル２００の動作マージンが低下しない）。
【００７８】
制御トランジスタ６３は、ビット線ＢＬｂとノードＮ２の間に設けられる。制御トランジスタ６３は、書き込み、読み出し、消去などのときに動作する。第一の端子ＦＰ１はビット線ＢＬｂに接続される。第二の端子ＳＰ１はノードＮ２に接続される。ゲート端子ＧＰ１はワード線ＷＬｂに接続される。ボディ端子ＢＰ１はサブストレート線ＳＬｂに接続される。制御トランジスタ６３は、第一の端子ＦＰ１或いは第二の端子ＳＰ１側に高抵抗素子や寄生高抵抗などの高抵抗成分が付加されても、ビット線ＢＬｂ側或いはノードＮ２側に大きなドレイン電流を流すことができる。このため、制御トランジスタ６３は、動作特性が劣化しない（ＳＲＡＭセル２００の動作マージンが低下しない）。
【００７９】
上述したように、本実施形態の半導体装置では、制御部６０、ＳＲＡＭセル２００が設けられる。ＳＲＡＭセル２００は、記憶部６１、制御トランジスタ６２、及び制御トランジスタ６３が設けられる。制御トランジスタ６２及び制御トランジスタ６３は、第一の実施形態のＭＯＳＦＥＴ９０と同様な構造を有し、同様な動作をする。
【００８０】
このため、ビット線ＢＬ或いはノードＮ１側に高抵抗成分が付加、ビット線ＢＬｂ或いはノードＮ２側に高抵抗成分が付加されてもＳＲＡＭセル２００の動作マージンの低下を抑制することができる。
【００８１】
なお、実施形態では、ゲート電極膜６を有するＭＯＳＦＥＴに適用しているがＪ−ＦＥＴ（junction FET）、ＭＥＳＦＥＴ、ゲートにカーボンナノワイヤを用いたＭＯＳＦＥＴなどに適用してもよい。第三の実施形態ではＳＲＡＭに適用しているが、ＭＲＡＭ（magnetic random access memory）、スイッチなどに適用することができる。
【００８２】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【００８３】
本発明は、以下の付記に記載されているような構成が考えられる。  
（付記１）  アンドープＳＯＩ基板と、前記アンドープＳＯＩ基板表面に設けられ、Ｐ型の第一のソース及びドレインの一方と、前記アンドープＳＯＩ基板表面に設けられ、前記第一のソース及びドレインの他方と、前記アンドープＳＯＩ基板表面に設けられ、前記第一のソース及びドレインの一方に隣接配置されるＮ型の第二のソース及びドレインの一方と、前記アンドープＳＯＩ基板表面に設けられ、前記第一のソース及びドレインの他方に隣接配置される前記第二のソース及びドレインの他方と、前記第一及び第二のソース及びドレインの一方と前記第一及び第二のソース及びドレインの他方の間の前記アンドープＳＯＩ基板表面上に設けられ、ゲート絶縁膜を介して設けられるゲート電極膜とを具備し、前記第一のソース及びドレインと前記ゲート電極膜はＰｃｈ  ＦＥＴを構成し、前記第二のソース及びドレインと前記ゲート電極膜はＮｃｈ  ＦＥＴを構成する半導体装置。
【００８４】
（付記２）  前記第一のソース及びドレインの一方と前記第二のソース及びドレインの一方は第一の端子に接続され、前記第一のソース及びドレインの他方と前記第二のソース及びドレインの他方は第二の端子に接続される付記１に記載の半導体装置。
【００８５】
（付記３）  前記Ｐｃｈ  ＦＥＴ及び前記Ｎｃｈ  ＦＥＴは、ＦＩＮ  ＦＥＴである付記１又は２に記載の半導体装置。
【００８６】
（付記４）  前記Ｐｃｈ及びＮｃｈ  ＦＥＴのチャネルは、シリコンチャネル、ＳｉＧｅチャネル、ＩｎＡｓチャネル、或いはＩｎＧａＡｓチャネルである付記１乃至３のいずれかに記載の半導体装置。
【００８７】
（付記５）  前記Ｐｃｈ及びＮｃｈ  ＦＥＴは、繰り返し複数配置される付記１乃至４のいずれかに記載の半導体装置。
【００８８】
（付記６）  前記ゲート絶縁膜は、ＳｉＯ２、ＳｉＯＮ、ＨｆＳｉＯ２、ＨｆＳｉＯＮ、ＨｆＯ２、ＨｆＺｒＯｘ、或いはＨｆＬａＯｘから構成される付記１乃至５のいずれかに記載の半導体装置。
【００８９】
（付記７）  前記ゲート電極膜は、多結晶シリコン、アモルファスシリコン、ＴｉＮ、ＴａＣ、ＴａＮ、或いはＷＮから構成される付記１乃至６のいずれかに記載の半導体装置。
【００９０】
（付記８）  前記Ｐｃｈ及びＮｃｈ  ＦＥＴは、プレーナ型ＦＥＴである付記１乃至７のいずれかに記載の半導体装置。
【符号の説明】
【００９１】
１、３  基板
２  埋め込み絶縁膜
４  シャロートレンチアイソレーション（ＳＴＩ）
５  ゲート絶縁膜
６  ゲート電極膜
７  絶縁膜
８  配線材
３１ａ、３１ｂ  Ｐ＋層
３２ａ、３２ｂ  Ｎ＋層
５１  ＳＯＩ基板
６０  制御部
６１  記憶部
６２、６３  制御トランジスタ
９０、９１  ＭＯＳＦＥＴ
２００  ＳＲＡＭセル
ＡＲ１  活性領域（素子領域）
ＢＬ、ＢＬｂ  ビット線
ＢＰ１  ボディ端子
ＣＨ１〜３  コンタクトホール
ＦＰ１  第１の端子
ＧＤ１  ゲート電極
ＧＰ１  ゲート端子
ＩＮＶ１、２  インバータ
Ｎ１、Ｎ２  ノード
ＳＬ、ＳＬｂ  サブストレート
ＳＰ１  第２の端子
Ｖｄ  ドレイン電圧
Ｖｄｄ  高電位側電源
Ｖｇ  ゲート電圧
Ｖｓ  ソース電圧
Ｖｓｓ  低電位側電源（接地電位）
Ｖｓｕｂ  基板電圧
ＷＬ、ＷＬｂ  ワード線
【図１】
2012182368.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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