(57)【要約】【課題】分割セルアレイのビット線対の長さを、冗長ワード線を含む、含まないに関係なく、分割セルアレイ間で同じ長さにする事を簡単にできるようにする。【解決手段】第１及び第２のセルアレイと、前記第１のセルアレイ内を延在され前記第１のセルアレイ内の複数のセルに接続する第１のデータ線と、前記第２のセルアレイ内を延在され前記第２のセルアレイ内の複数のセルに接続する第２のデータ線とに接続され、前記第１及び第２のセルアレイの間に配置された第１のアンプと、アドレス信号をデコードし前記第１のセルアレイの第１ワード線群の選択を行う第１のデコーダと、前記アドレス信号をデコードし前記第２のセルアレイの第２ワード線群の選択を行う第２のデコーダを備え、前記第１及び第２のデコーダの内部の所定ノードをワイヤードオアした結果を出力する回路を備える。【選択図】図７
2012089202.tif 000002
【特許請求の範囲】
【請求項１】
第１及び第２のセルアレイと、
前記第１のセルアレイ内を延在され前記第１のセルアレイ内の複数のセルに接続する第１のデータ線と、前記第２のセルアレイ内を延在され前記第２のセルアレイ内の複数のセルに接続する第２のデータ線とに接続され、前記第１及び第２のセルアレイの間に配置された第１のアンプと、
アドレス信号をデコードし前記第１のセルアレイにおける第１ワード線群の選択を行う第１のデコーダと、
前記アドレス信号をデコードし前記第２のセルアレイにおける第２ワード線群の選択を行う第２のデコーダと、
を備え、
前記第１及び第２のデコーダはそれぞれ内部の所定ノードをワイヤードオア接続した結果を出力する回路を備えた半導体装置。
【請求項２】
前記第１のデコーダは、前記第１のワード線群の各々について、前記第１のワード線が選択されたことを示す信号をワイヤードオア接続した結果を第１のブロック選択信号として出力し、
前記第２のデコーダは、前記第２のワード線群の各々について、前記第２のワード線が選択されたことを示す信号をワイヤードオア接続した結果を第２のブロック選択信号として出力し、
前記第１及び第２のデコーダから前記第１及び第２のブロック選択信号を入力し、前記第１及び第２のブロック選択信号のいずれか一方が活性化されたとき、前記第１のアンプの制御信号を含むセルアレイ制御信号を生成する第１の制御回路を有する、請求項１記載の半導体装置。
【請求項３】
前記第１のデコーダが、選択された前記第１のワード線を活性化させる回路に加え、前記第１のワード線が活性化された場合に、導通するように制御される第１のトランジスタを備え、複数の前記第１のトランジスタの出力端子が第１のブロック選択信号端子にワイヤードオア接続されており、
前記第２のデコーダが、選択された前記第２のワード線を活性化させる回路に加え、前記第２のワード線が活性化された場合に、導通するように制御される第２のトランジスタを前記第２のワード線に対応して備え、複数の前記第２のトランジスタの出力端子が第２のブロック選択信号端子にワイヤードオア接続されてなる、請求項１又は２記載の半導体装置。
【請求項４】
前記第１のセルアレイの前記第１のワード線群が、少なくとも１つの冗長ワード線を含む場合と、及び／又は、前記第２のセルアレイの前記第２のワード線群が少なくとも１つの冗長ワード線を含む場合とで、前記第１のセルアレイの前記第１のワード線群の本数と、前記第２のセルアレイの前記第２のワード線群の本数が等しい、請求項１乃至３のいずれか１項に記載の半導体装置。
【請求項５】
前記第１及び第２のセルアレイにそれぞれ対向配置される第３及び第４のセルアレイと、
前記第１のセルアレイ内を延在され前記第１のセルアレイ内の複数のセルに接続する第３のデータ線と、前記第３のセルアレイ内を延在され前記第３のセルアレイ内の複数のセルに接続する第４のデータ線とに接続され、前記第１及び前記第３のセルアレイの間に配置された第２のアンプと、
前記第２のセルアレイ内を延在され前記第２のセルアレイ内の複数のセルに接続する第５のデータ線と、前記第４のセルアレイ内を延在され前記第４のセルアレイ内の複数のセルに接続する第６のデータ線とに接続され、前記第２及び前記第４のセルアレイの間に配置された第３のアンプと、
アドレス信号をデコードし前記第３のセルアレイにおける第３ワード線群の選択を行う第３のデコーダと、
前記アドレス信号をデコードし前記第４のセルアレイにおける第４ワード線群の選択を行う第４のデコーダと、
を備え、
前記第３のデコーダは、前記第３のワード線群の各々について、前記第３のワード線が選択されたことを示す信号をワイヤードオア接続した結果を第３のブロック選択信号として出力し、
前記第４のデコーダは、前記第４のワード線群の各々について、前記第４のワード線が選択されたことを示す信号をワイヤードオア接続した結果を第４のブロック選択信号として出力し、
前記第１のブロック選択信号又は前記第３のブロック選択信号のいずれか一方が活性化されたとき、前記第２のアンプの制御信号を含むセルアレイ制御信号を生成する第２の制御回路と、
前記第２のブロック選択信号又は前記第４のブロック選択信号のいずれか一方が活性化されたとき、前記第３のアンプの制御信号を含むセルアレイ制御信号を生成する第３の制御回路と、
を備えた請求項１又は２記載の半導体装置。
【請求項６】
前記ワード線は、メモリセルに接続される複数本のサブワード線に対して１本設けられるメインワード線からなる、請求項１乃至５のいずれか１項に記載の半導体装置。
【請求項７】
前記第１のアンプに接続する前記第１及び第２のデータ線は、一対のビット線を構成する、請求項１乃至４のいずれか１項に記載の半導体装置。
【請求項８】
前記第２のアンプに接続する前記第３及び第４のデータ線が一対のビット線を構成し、前記第３のアンプに接続する前記第５及び第６のデータ線が他の一対のビット線を構成する、請求項５記載の半導体装置。
【請求項９】
前記第３又は第４のセルアレイのうち端部に位置するセルアレイは、前記セルアレイ内を延在され、前記第２又は第３のアンプには接続されないデータ線同士が共通接続され、所定の電源電位に接続される、請求項５又は８記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリアレイを備えた半導体装置に関する。
【背景技術】
【０００２】
＜ＤＲＡＭ一般構成＞
メモリアレイを備えた半導体装置の例として、以下ではＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）の全体の構成を説明する。図１は、ＤＲＡＭの一般的な構成を模式的に示す図である。図１には、ビット線（ＢＬ）、ローカル入出力線（ＬＩＯ）、メイン入出力線（ＭＩＯ）（「グローバルＩＯ線」ともいう）からなる階層化データ線構造も模式的に示されている。図１を参照すると、このＤＲＡＭ装置は、メモリアレイ１、Ｘデコーダ及びＸタイミング生成回路２、Ｙデコーダ及びＹタイミング生成回路３、デコーダ制御回路４、ＤＬＬ（Ｄｅｌａｙ  Ｌｏｃｋｅｄ  Ｌｏｏｐ：遅延同期ループ）９、データラッチ回路５、入出力インターフェース６、内部クロック（ＣＬＫ）生成回路７、制御信号生成回路８を備えている。メモリアレイ１はバンク０〜バンクｍを備え、各バンクは、メモリマット列１、２、３を備えている。なお、バンク構成、バンク内のメモリマット構成等はかかる構成に制限されるものでないことは勿論である。制御信号生成回路８は、コマンド信号（／ＣＳ（チップセレクト）、／ＲＡＳ（ロウアドレスストローブ）、／ＣＡＳ（カラムアドレスストローブ）、／ＷＥ（ライトイネーブル））を入力し、該コマンドをデコードするコマンドデコーダ（不図示）を有し、コマンドのデコード結果にしたがって制御信号を生成し、Ｘデコーダ及びＸタイミング生成回路２、Ｙデコーダ及びＹタイミング生成回路３、デコーダ制御回路４等に出力する。なお、信号名の前の記号「／」は、Ｌｏｗレベルのとき活性状態であることを示す。
【０００３】
入力したアドレス信号（ＡＤＤ）のロウアドレスがＸデコーダ２でデコードされ、不図示のメインワードドライバによりメインワード線（不図示）が活性化され、該活性化されたメインワード線に接続するサブワードドライバ（ＳＷＤ）によりサブワード線（ＳＷＬ）が選択される。サブワード線（ＳＷＬ）がＨｉｇｈレベルとなると、サブワード線（ＳＷＬ）に接続されたメモリセル（ＭＣ）からビット線（ＢＬ）に保持データが読み出され、センスアンプで増幅される。なお、アドレス（ＡＤＤ）のカラムアドレスはＹデコーダ（カラムデコーダ）３でデコードされ、選択されたカラム選択信号がアクティブとされ、ビット線（ＢＬ）をローカル入出力線（ＬＩＯ）に接続する。選択されたビット線（ＢＬ）のデータはセンスアンプで増幅され、カラムスイッチを介してローカル入出力線（ＬＩＯ）に転送され、メイン入出力線（ＭＩＯ）とローカル入出力線（ＬＩＯ）との交差部のスイッチ１０を介してメイン入出力線（ＭＩＯ）に転送され、データラッチ回路５、入出力インターフェース６に転送され、ＤＱピン（ＤＱ端子）より、外部に出力される。ＤＱピンは複数ピンであり、所謂複数のＩ／Ｏ端子である。なお、複数のＭＩＯ線に読み出された読み出しデータはパラレルシリアル変換され、ＤＱ端子からシリアルに出力される。
【０００４】
データストローブ信号ＤＱＳ、／ＤＱＳは外部からデータを入力する際に、データをラッチするためのトリガ信号となる。データマスク信号ＤＭは、例えば、データをマスクするための制御信号である。データを入力するのと同時に、データマスク信号ＤＭをＨｉｇｈとすると、当該データのメモリセルへの書き込みはマスク（インヒビット）され、書き込みは行われない。データマスク信号ＤＭは、半導体装置の外部端子であり、複数のデータマスク信号ＤＭの端子で構成される。それぞれのデータマスク信号ＤＭは、対応する複数のＤＱ端子で構成される複数のグループのうちのいずれかのグループに対応付けられる。
【０００５】
メモリセルにデータを書き込む場合、データマスク信号ＤＭをＬｏｗとして、ＤＱピンからデータを入力し、入出力インターフェース６からデータラッチ回路５に転送される。なお、ＤＱ端子からシリアルに入力された複数のビットデータ（書き込みデータ）は、シリアルパラレル変換され、各ビットデータは、ＭＩＯ線、交差部のスイッチ１０、ＬＩＯ線、選択されたビット線（ＢＬ）のカラムスイッチを介して、当該ビット線（ＢＬ）のセンスアンプに書き込みデータが転送される。センスアンプは、ビット線（ＢＬ）を書き込みデータに即して駆動し、当該ビット線（ＢＬ）に接続され、選択されたワード線に接続するメモリセルにデータを書き込む。
【０００６】
＜オープンビット線／階層化データ線構造＞
図２は、階層化データ線構造（階層ＩＯ方式）を模式的に示す図である。図２において、センスアンプ（ＳＡ）１４に接続されたビット線対ＢＬＴ／Ｎが互いに異なるメモリマット（図２ではメモリマット１と２）に割当てられているオープンビット線方式とされる。なお、ビット線ＢＬＴのＴはＴｒｕｅ（正転）、ＢＬＮのＮはＢａｒ（反転：ＢＬＴの反転）を表している。ローカル入出力線ＬＩＯＴ、ＬＩＯＮ、メイン入出力線ＭＩＯＴ、ＭＩＯＮのＴ、Ｎも同様である。
【０００７】
１対のＭＩＯ線対ＭＩＯＴ／Ｎには、スイッチ群を介して、複数のＬＩＯ線対ＬＩＯＴ／Ｎが接続される。なお、図２では、単に説明を容易とするために、ＭＩＯ線対ＭＩＯＴ／Ｎには、１対のスイッチ１６、１７を介して、接続される１対のＬＩＯ線対ＬＩＯＴ／Ｎのみが示されている。１対のスイッチ１６、１７は、図１のスイッチ１０に対応し、ＩＯ制御信号ＩＯＳＷにゲートが接続され、制御信号ＩＯＳＷのＨｉｇｈ／Ｌｏｗによりオン／オフ（導通／非導通）が共通に制御されるＮＭＯＳトランジスタからなる。オン状態に設定されたスイッチ１６、１７に接続する１対のＬＩＯ線対ＬＩＯＴ／ＮとＭＩＯ線対ＭＩＯＴ／Ｎとが電気的に接続される。
【０００８】
１対のＬＩＯ線ＬＩＯＴ／Ｎには、カラムスイッチ１２、１３を介して、オープンビット線方式の複数のセンスアンプ（ＳＡ）１４が接続される。なお、図２では、簡単のため、１対のＬＩＯ線ＬＩＯＴ／Ｎにカラムスイッチ（「Ｙスイッチ」、あるいは、「カラム選択トランジスタ」ともいう）１２、１３を介して接続される１つのセンスアンプ１４のみが示されている。カラムスイッチ１２、１３は、カラムアドレスをデコードするＹデコーダ（ＹＤＥＣ）１５から出力されるカラム選択線ＣＳＬ（Ｃｏｌｕｍｎ  Ｓｅｌｅｃｔ  Ｌｉｎｅ）にゲートが接続され、ＣＳＬのＨｉｇｈ／Ｌｏｗによりオン／オフ（導通／非導通）が共通に制御されるＮＭＯＳトランジスタからなる。選択されたカラムのカラム選択線ＣＳＬがＨｉｇｈとなり、カラムスイッチ１２、１３がオン（導通）のとき、ビット線ＢＬＴとローカル入出力線ＬＩＯＴ、ビット線ＢＬＮとローカル入出力線ＬＩＯＮとがそれぞれ電気的に接続される。センスアンプ（ＳＡ）１４には、両側に位置するセルアレイ（メモリマット１と２）のビット線ＢＬＴ、ＢＬＮが接続される。ビット線ＢＬＴに接続するメモリセル１１は、ゲートがワード線（サブワード線）ＳＷＬに接続され、ドレインがビット線ＢＬＴに接続されたセルトランジスタ（ＮＭＯＳトランジスタ）１１Ａと、該セルトランジスタのソースに一端が接続され他端が電極（プレート電極）に接続された容量１１Ｂ（データを保持するための容量）からなる。
【０００９】
図２において、ＭＩＯ線対ＭＩＯＴ／Ｎに接続するリードライトアンプ（ＲＷ  Ａｍｐ）１８は、不図示のリードアンプとライトアンプを備えている。読み出し時、選択されたサブワード線ＳＷＬに接続するメモリセル（例えばメモリセル１１）のデータはビット線（例えばＢＬＴ）を介してセンスアンプ１４に伝達され、センスアンプ１４で差動増幅され、選択されたカラムのセンスアンプがカラムスイッチ１２、１３を介してＬＩＯ線対ＬＩＯＴ／Ｎに伝達され、更に、スイッチ１６、１７を介して、ＭＩＯ線対ＭＩＯＴ／Ｎに伝達され、リードライトアンプ（ＲＷ  Ａｍｐ）１８のリードアンプにおいてＭＩＯ線対ＭＩＯＴ／Ｎに伝達された読み出しデータを差動増幅し、その出力は図示されないドライバに接続され、図１のデータラッチ回路５に供給される。ライトアンプは、読み出し時、非活性状態とされ、その出力はハイインピーダンス状態とされる。
【００１０】
書き込み時、リードライトアンプ（ＲＷ  Ａｍｐ）１８のライトアンプ（不図示）は、図１のＤＱ端子から入力され、入出力インタフェース６、データラッチ回路５を介して転送された書き込みデータを入力し、ＭＩＯ線対ＭＩＯＴ／Ｎを差動で駆動する。ＭＩＯ線対ＭＩＯＴ／Ｎの書き込みデータは、選択されたＬＩＯ線ＬＩＯＴ／Ｎを介して選択されたカラムのビット線対のセンスアンプ１４に伝達させ、選択されたワード線に接続するメモリセルに書き込まれる。
【００１１】
オープンビット線方式では、端部以外のあるメモリマットが選択された場合、選択された当該メモリマットに対してビット線方向に隣接する両側のメモリマットが選択される。端部のメモリマットが選択された場合、ビット線方向に隣接するメモリマットは１つ（片側）しか存在しない。
【００１２】
なお、図２では、簡単のため、メモリマット１において、ワード線（サーブワード線）ＳＷＬとビット線ＢＬＴの交差部に配置される接続する複数のメモリセルのうちの１つが示されている。メモリマット２のビット線ＢＬＮにも、同様にして、複数のメモリセルが接続される。また、図２では、説明の簡単のため、ビット線対ＢＬＴ／Ｎ、ＬＩＯ線対ＬＩＯＴ／Ｎ、あるいはＭＩＯＴ／Ｎをそれぞれプリチャージ・イコライズするイコライズ回路は示されていない。図２のセンスアンプ１４は、例えば、よく知られたＣＭＯＳ差動ラッチ回路（不図示）で構成される。すなわち、センスアンプ１４は、いずれも図示されないが、共通接続されたソースが第１のソース電源線に接続され、ドレインがビット線対ＢＬＴとＢＬＮにそれぞれ接続され、それぞれのゲートが他方のドレインに互いに交差接続されたＮＭＯＳトランジスタ対と、共通接続されたソースが第２のソース電源線に接続され、ドレインがビット線対ＢＬＴとＢＬＮにそれぞれ接続され、それぞれのゲートが他方のドレインに互いに交差接続されたＰＭＯＳトランジスタ対からなる。
【００１３】
なお、オープンビット線方式のＤＲＡＭコアを備えた半導体集積回路として、特許文献１には、オープンビット線方式の複数のメモリマットとその関連制御回路が一体となったメモリアレイが開示されている。各マットのロウデコーダにはロウ冗長関連の信号が供給され、各マットのロウデコーダには冗長関連の冗長ワード線ドライバを含み、各マットは冗長ワード線を含んでいることが自明として理解できる。
【００１４】
＜冗長回路＞
ＤＲＡＭ等では、不良セルを救済するために予め冗長セル（リダンダンシーセル）群を備えている。例えばウエハーテスト時に検出されたＤＲＡＭの不良セルのフェイルマップ情報に基づき、当該不良セルを冗長セル（ｒｅｄｕｎｄａｎｃｙ  ｃｅｌｌ）で置換するように、ヒューズＲＯＭ（ｆｕｓｅ  ＲＯＭ：Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）等のプログラムが行われる。すなわち、ヒューズＲＯＭへのプログラミングが行われた後、アクセスアドレス（例えばＸアドレス）が不良セルのアドレスと一致した場合、当該アクセスアドレスを冗長アドレス（例えば冗長Ｘアドレス）で置き換え、不良セルの代りに、冗長セル（例えば冗長ワード線）をアクセスするように制御する冗長制御回路が実装されている。
【００１５】
＜分割セルアレイの分析＞
オープンビット線方式のセンスアンプで構成されたメモリセルアレイを分割させて動作させる場合、分割されたセルアレイの制御信号を生成する回路では、後述されるように、通常のＸアドレス信号を用いて選択を行っている。なお、セルアレイを分割することでセンスアンプに接続するビット線の長さを短縮させ（負荷を縮減）、センスアンプのセンス動作の安定化、高速化を図ることができる。
【００１６】
冗長ワード線（冗長セル群が接続されたワード線）が無い状態では、等分割された全てのセルアレイのビット線の長さは同じになるが、通常のワード線に冗長ワード線を追加すると、冗長ワード線を含むセルアレイと、冗長ワード線を含まないセルアレイとの間で、各セルアレイのビット線に接続するワード線の本数の相違により、ビット線の長さが異なる場合がある。この場合、オープンビット線方式のセンスアンプにおいて、センスアンプの両側のメモリマットのビット線（図２のビット線対ＢＬＴとＢＬＮ）の長さが異なることになり、センスアンプの動作マージンは、ビット線対ＢＬＴとＢＬＮが同一長の場合と比べて、若干悪くなる。
【００１７】
冗長ワード線又はダミーのワード線を全てのセルアレイに追加することで、セルアレイに接続するビット線ＢＬＴ／Ｎの長さ（負荷）のアンバランスをなくす場合、チップサイズが無駄に大きくなる。
【００１８】
さらに、チップサイズを小さくするために、センスアンプ列を一列だけ減らし、セルアレイの分割数を一つだけ減らすものとした場合、分割されたセルアレイ（メモリマット）間で、ビット線の数を冗長セルも含めて同一にするためには、多くのダミーセルを追加する必要がある。以下では、いくつかの例を参照して説明する。
【００１９】
＜冗長ワード線を含む分割セルアレイの例１＞
図３は、オープンビット線構造のセルアレイ（ＭＡＴ）を４つに分割し、行冗長数（Ｒｏｗ  ｒｅｄｕｎｄａｎｃｙ数）が４本のＭＷＬＢ（メインワード線：ＢはＢａｒ（反転）表し、Ｌｏｗでアクティブ）の場合を説明するための図である。なお、図３は、後述する本発明との比較例として、本発明者により作図されたものである。
【００２０】
図３に示すように、メモリマットをビット線方向に直交する方向に沿って４つに分割し、ロウ・リダンダンシー（Ｒｏｗ  ｒｅｄｕｄａｎｃｙ：行冗長）として４本のメインワード線（ＭＷＬＢ）を備える。図３の例では、２つのセルアレイ２０１Ｂ、２０１Ｃに、それぞれ各２本の冗長メインワード線（ＭＷＬＢ）が追加され（２Ｒ）、セルアレイ２０１Ｂ、２０１Ｃでは、メインワード線ＭＷＬＢの数は、通常のＭＷＬＢ：１２８本＋  冗長ＭＷＬＢ：２本とされ、全体のセルアレイで、
１２８（N）×４＋４（R）＝（１２８（N）＋２（R））×２＋１２８（N）＋１２８（N）＝５１６本
の構成としている。ただし、（Ｎ）は通常のＭＷＬＢ、（Ｒ）は冗長ＭＷＬＢである。なお、端部のセルアレイ２０１Ａでは、センスアンプ２０２Ａに接続されないビット線２１１は所定電源電圧、例えば１／２ＶＣＣに共通に接続されており、該ビット線２１１に接続するメモリセルはダミーセルである。このため、端部のセルアレイ２０１Ａにおいて、メインワード線の本数は、１２８／２＝６４として計算している。端部のセルアレイ２０１Ｅについても同様とされ、端部セルアレイ２０１Ａ、２０１Ｅの両方を合わせたメインワード線ＭＷＬＢの本数を１２８本としている。
【００２１】
図３において、分割されたセルアレイのメインワード線ＭＷＬＢの本数は、通常のワード線（Ｎ）が１２８本であり、アドレス信号（ロウアドレス）のＸ２からＸ８の７ビットで選択される。セルアレイ２０１Ｂ、２０１Ｃでは、２本の冗長メインワード線は、アクセス対象のセルが不良セルのアドレスと一致することが不図示の冗長制御回路で検出された場合に、該不良セルのアドレスに対応してヒューズＲＯＭ等にプログラムされた冗長アドレス（Ｘアドレス）に対応して選択される。
【００２２】
＜ブロック選択信号＞
図３において、ブロック（ＢＬＯＣＫ）選択信号は、選択されたメインワード線ＭＷＬＢを含むセルアレイを選択（活性化）する信号であり、図３の例では、アドレス信号のＸ９、Ｘ１０の２ビット信号によって選択される。  
【００２３】
例えば、（Ｘ９，Ｘ１０）＝（１、０）（すなわち（Ｘ９Ｔ、Ｘ１０Ｂ）＝（１、１））のとき、セルアレイ２０１Ｂが選択され、
（Ｘ９，Ｘ１０）＝（０、１）（すなわち（Ｘ９Ｂ、Ｘ１０Ｔ）＝（１、１））のとき、セルアレイ２０１Ｃが選択され、
（Ｘ９，Ｘ１０）＝（１、１）（すなわち（Ｘ９Ｔ、Ｘ１０Ｔ）＝（１、１））のとき、セルアレイ２０１Ｄが選択され、
（Ｘ９，Ｘ１０）＝（０、０）（すなわち（Ｘ９Ｂ、Ｘ１０Ｂ）＝（１、１））のとき、セルアレイ２０１Ａ、２０１Ｅが選択される。
【００２４】
＜セルアレイ制御信号＞
図３において、制御回路２０４Ａ〜Ｄは、アドレス信号（Ｘアドレス信号）の第９、第１０ビットＸ９、Ｘ１０の２ビットを受け、ブロック選択信号を生成し、セルアレイ制御信号を対応するセルアレイに供給する。セルアレイ制御信号としては、対応するセルアレイのビット線のプリチャージ・イコライズ回路を制御する信号、センスアンプの活性化を制御する信号を含む。
【００２５】
＜サブワードドライバ＞
アドレス信号（Ｘアドレス信号）のＬＳＢ（Ｌｅａｓｔ  Ｓｉｇｎｉｆｉｃａｎｔ  Ｂｉｔ：最下位ビット）であるＸ０と第１ビットＸ１の２ビットは、サブワード線を駆動するサブワードドライバ（図１のＳＷＤ）に供給される。図１２に、サブワードドライバ（ＳＷＤ）の構成の一例を示す。
【００２６】
図１２を参照すると、サブワード線ＳＷＬ０、ＳＷＬ２を駆動するサブワードドライバ（ＳＷＤ）と、サブワード線ＳＷＬ１、ＳＷＬ３を駆動するサブワードドライバ（ＳＷＤ）とがセルアレイの両側に対向配置され、サブワード線ＳＷＬ０とＳＷＬ１、ＳＷＬ２とＳＷＬ３は、交互にいわば串刺し状態でセルアレイ内を延在される。
【００２７】
サブワード線ＳＷＬ０に関して、ソースがＦＸＯに接続され、ゲートがメインワード線ＭＷＬＢに接続され、ドレインがサブワード線ＳＷＬ０に接続されたＰＭＯＳトランジスタＭＰ２１と、ソースが電源ＶＳＳ（ＧＮＤ）に接続され（接地され）、ゲートがメインワード線ＭＷＬＢに接続され、ドレインがサブワード線ＳＷＬ０に接続されたＮＭＯＳトランジスタＭＮ２１と、ソースが電源ＶＳＳ（ＧＮＤ）に接続され、ゲートがＦＸ０Ｂに接続され、ドレインがＳＷＬ０に接続されたＮＭＯＳトランジスタＭＮ２２を備えている。
【００２８】
サブワード線ＳＷＬ１に関して、ソースがＦＸ１に接続され、ゲートがメインワード線ＭＷＬＢに接続され、ドレインがサブワード線ＳＷＬ１に接続されたＰＭＯＳトランジスタＭＰ２２と、ソースが電源ＶＳＳ（ＧＮＤ）に接続され、ゲートがメインワード線ＭＷＬＢに接続され、ドレインがサブワード線ＳＷＬ１に接続されたＮＭＯＳトランジスタＭＮ２３と、ソースが電源ＶＳＳ（ＧＮＤ）に接続され、ゲートがＦＸ１Ｂに接続され、ドレインがサブワード線ＳＷＬ１に接続されたＮＭＯＳトランジスタＭＮ２４を備えている。
【００２９】
サブワード線ＳＷＬ２に関して、ソースがＦＸ２に接続され、ゲートがメインワード線ＭＷＬＢに接続され、ドレインがサブワード線ＳＷＬ２に接続されたＰＭＯＳトランジスタＭＰ２３と、ソースが電源ＶＳＳ（ＧＮＤ）に接続され、ゲートがメインワード線ＭＷＬＢに接続され、ドレインがサブワード線ＳＷＬ２に接続されたＮＭＯＳトランジスタＭＮ２５と、ソースが電源ＶＳＳ（ＧＮＤ）に接続され、ゲートがＦＸ２Ｂに接続され、ドレインがサブワード線ＳＷＬ２に接続されたＮＭＯＳトランジスタＭＮ２６を備えている。
【００３０】
サブワード線ＳＷＬ３に関して、ソースがＦＸ３に接続され、ゲートがメインワード線ＭＷＬＢに接続され、ドレインがサブワード線ＳＷＬ３に接続されたＰＭＯＳトランジスタＭＰ２４と、ソースが電源ＶＳＳ（ＧＮＤ）に接続され、ゲートがメインワード線ＭＷＬＢに接続され、ドレインがサブワード線ＳＷＬ３に接続されたＮＭＯＳトランジスタＭＮ２７と、ソースが電源ＶＳＳ（ＧＮＤ）に接続され、ゲートがサブワード線ＦＸ３Ｂに接続され、ドレインがＳＷＬ３に接続されたＮＭＯＳトランジスタＭＮ２８を備えている。
【００３１】
ＦＸ０〜ＦＸ３のＨｉｇｈレベルはＶＰＰ電位（昇圧電位、高電位）であり、ＦＸ０Ｂ〜ＦＸ０３ＢのＨｉｇｈレベルはＶＤＤ電源電位（内部電源電圧ＶＤＤ＜ＶＰＰ）とされる。
【００３２】
図３のＳＷＬ選択信号（すなわち２ビットＸ０、Ｘ１）をデコードした結果、ＦＸ０〜ＦＸ３のうちのいずれか１つがＨｉｇｈ（ＶＰＰ）とされ、他はＬｏｗとされる。ＦＸ０Ｂ〜ＦＸ０３ＢはそれぞれＦＸ０〜ＦＸ３の相補信号である。
【００３３】
ＭＷＬＢ＝Ｌｏｗの場合、ＦＸ０＝Ｈｉｇｈ（＝ＶＰＰ）のとき、ＰＭＯＳトランジスタＭＰ２１がオン（導通）し、ＮＭＯＳトランジスタＭＮ２１、ＭＮ２２がオフ（非導通）し、ＳＷＬ０＝Ｈｉｇｈ（ＶＰＰ）（活性状態）となる。一方、ＦＸ０＝Ｌｏｗ、ＦＸ０ＢがＨｉｇｈ（ＶＤＤ）のとき、ＮＭＯＳトランジスタＭＮ２２がオン（導通）し、ＳＷＬ０＝Ｌｏｗ（ＧＮＤ）（非活性状態）となる。
【００３４】
ＭＷＬＢ＝Ｌｏｗの場合、ＦＸ１＝Ｈｉｇｈのとき、ＰＭＯＳトランジスタＭＰ２２がオン（導通）し、ＮＭＯＳトランジスタＭＮ２３、ＭＮ２４がオフ（非導通）し、ＳＷＬ１＝Ｈｉｇｈ（ＶＰＰ）（活性状態）となる。一方、ＦＸ１＝Ｌｏｗのとき、ＦＸ１ＢがＨｉｇｈ（ＶＤＤ）となり、ＮＭＯＳトランジスタＭＮ２４がオンし、ＳＷＬ１＝Ｌｏｗ（ＧＮＤ）（非活性状態）となる。
【００３５】
ＭＷＬＢ＝Ｌｏｗの場合、ＦＸ２＝Ｈｉｇｈのとき、ＰＭＯＳトランジスタＭＰ２３がオン（導通）し、ＮＭＯＳトランジスタＭＮ２５、ＭＮ２６がオフ（非導通）し、ＳＷＬ２＝Ｈｉｇｈ（ＶＰＰ）（活性状態）となる。一方、ＦＸ２＝Ｌｏｗのとき、ＦＸ２ＢがＨｉｇｈ（ＶＤＤ）となり、ＮＭＯＳトランジスタＭＮ２６がオンし、ＳＷＬ２＝Ｌｏｗ（ＧＮＤ）（非活性状態）となる。
【００３６】
ＭＷＬＢ＝Ｌｏｗの場合、ＦＸ３＝Ｈｉｇｈのとき、ＰＭＯＳトランジスタＭＰ２４がオン（導通）し、ＮＭＯＳトランジスタＭＮ２７、ＭＮ２８がオフ（非導通）し、ＳＷＬ３＝Ｈｉｇｈ（ＶＰＰ）（活性状態）となる。一方、ＦＸ３＝Ｌｏｗのとき、ＦＸ３ＢがＨｉｇｈ（ＶＤＤ）となり、ＮＭＯＳトランジスタＭＮ２８がオンし、ＳＷＬ３＝Ｌｏｗ（ＧＮＤ）（非活性状態）となる。
【００３７】
ＭＷＬＢ＝Ｈｉｇｈの場合、ＰＭＯＳトランジスタＭＰ２１〜ＭＰ２４はオフ（非導通）し、ＮＭＯＳトランジスタＭＮ２１、ＭＮ２３、ＭＮ２５、ＭＮ２７がオン（導通）し、ＳＷＬ０〜ＳＷＬ３はＬｏｗ（非活性状態）となる。なお、図１２において、ＮＭＯＳトランジスタＭＮ２１〜ＭＮ２８のソースは負電位（ＶＫＫ）に接続し、非活性化時のサブワード線の電位を負電位とする構成としてもよい。
【００３８】
＜オープンビット線方式のセンスアンプの動作例＞
前述したように、オープンビット線方式のＤＲＡＭにおいて、ある分割セルアレイが選択されると、ビット線方向に隣接する両側の分割セルアレイが選択される。図３において、例えばセルアレイ２０１Ｃ内のメインワード線ＭＷＬＢが選択されると、両側のセンスアンプ列２０２Ｃとセンスアンプ列２０２Ｂが選択される構成とされている。
【００３９】
センスアンプ列２０２Ｃの各センスアンプ（ＳＡ）は、セルアレイ２０１Ｃ側に延在されるビット線２１６（例えばＢＬＴ）と、セルアレイ２０１Ｄ側に延在される他方のビット線２１７（例えばＢＬＮ）に接続される。センスアンプ列２０２Ｃは、例えば読み出し時には、セルアレイ２０１Ｃ内の選択されたメインワード線に接続するセルの読み出しデータが転送されたビット線２１６と、プリチャージ電位のビット線２１７に基づきビット線対２１６、２１７を差動増幅する。
【００４０】
セルアレイ２０１Ｃ側に延在されるビット線２１６の長さは、メインワード線ＭＷＬＢ：１２８本（通常）＋２本（冗長）相等であり、セルアレイ２０１Ｄ側に延在されるビット線２１７の長さは、メインワード線ＭＷＬＢ：１２８本（通常）であり、センスアンプ２０２Ｃに接続するビット線対２１６、２１７（ＢＬＴ／ＢＬＮ）の長さが異なる。このように、オープンビット線方式のセンスアンプの両側のビット線ＢＬＴ／Ｎの長さが異なる場合、センスアンプの動作マージンが若干悪くなる。
【００４１】
なお、センスアンプ列２０２Ｃのうち、Ｙデコーダ（図１の３）で選択されたカラムのセンスアンプ（ＳＡ）がＬＩＯ線対ＬＩＯＴ／ＬＩＯＮに接続され、さらにＭＩＯ線対ＭＩＯＴ／ＭＩＯＮに接続される。
【００４２】
センスアンプ列２０２Ｂの各センスアンプ（ＳＡ）は、セルアレイ２０１Ｃ側に延在される一方のビット線２１５と、セルアレイ２０１Ｂ側に延在されるビット線２１４に接続され、読み出し時には、セルアレイ２０１Ｃ内の選択ワード線に接続するメモリセルの読み出しデータが転送されたビット線２１５と、プリチャージ電位のビット線２１４に基づき、ビット線対２１４、２１５を差動増幅する。選択されないセンスアンプ列２０２Ａ、２０２Ｄに接続するビット線はプリチャージ電位（例えば電源電圧ＶＣＣの１／２）とされる。
【００４３】
＜端部セルアレイ＞
図３において、端部のセルアレイ２０１Ａ、２０１Ｅは、ビット線方向に隣接するセルアレイ（ＭＡＴ）は片側にしか存在しない。セルアレイ２０１Ａ、２０１Ｅは、ＸアドレスＸ９、Ｘ１０がともに０のとき、すなわち、（Ｘ９Ｂ、Ｘ１０Ｂ）＝（１、１）のときに選択される。例えば選択されたメインワード線がセルアレイ２０１Ａ内のメインワード線である場合、セルアレイ２０１Ｅも同時に選択される。一方、選択されたメインワード線がセルアレイ２０１Ｅのメインワード線である場合、セルアレイ２０１Ａも同時に選択される。
【００４４】
なお、端部のセルアレイ２０１Ａにおいて、センスアンプ列２０２Ａのセンスアンプ（ＳＡ）に接続されない方の各ビット線２１１は互いに共通接続されており、例えば１／２ＶＣＣに接続される。センスアンプ列２０２Ａのセンスアンプ（ＳＡ）に接続されない方のビット線２１１に接続するメモリセルは、ダミーセルとされる。端部のセルアレイ２０１Ｅも同様にして、センスアンプ列２０２Ｄのセンスアンプ（ＳＡ）に接続されない方のビット線２２０は互いに共通接続されており、例えば１／２ＶＣＣに接続され、ビット線２２０に接続するメモリセルはダミーセルとされる。
【００４５】
＜冗長ワード線を含む分割セルアレイの例２＞
図４は、オープンビット線の構造のセルアレイ（ＭＡＴ）を４つに分割し、行冗長数（Ｒｏｗ  ｒｅｄｕｎｄａｎｃｙ数）を４本のメインワード線ＭＷＬＢの場合の構成を模式的に示す図である。セルアレイ（ＭＡＴ）にそれぞれ各１本のメインワード線（ＭＷＬＢ）を追加し、１２８（N）×４（R）＋４＝（１２８（N）＋１（R））×４＝５１６本のメインワード線構成としている。ただし、（Ｎ）は通常のＭＷＬＢ、（Ｒ）は冗長ＭＷＬＢである。すなわち、各セルアレイ（ＭＡＴ）は、通常のメインワード線１２８本（１２８（Ｎ））＋冗長メインワード線１本（１（Ｒ））を含む。
【００４６】
冗長メインワード線を各セルアレイ３０１Ａ〜３０１Ｅにそれぞれ１本追加することで、センスアンプ（ＳＡ）の両側に接続するビット線の長さのアンバランスをなくしている。すなわち、センスアンプ列３０２Ａ〜３０２Ｄの各センスアンプ（ＳＡ）に接続するビット線対（３１２、３１３）、（３１４、３１５）、（３１６、３１７）、（３１８、３１９）の長さは、メインワード線１２８＋１本相等で互いに等しい。
【００４７】
しかしながら、両端のセルアレイ３０１Ａと３０１Ｅにもそれぞれ１本の冗長メインワード線が追加されており、面積が増大する。端部のセルアレイ３０１Ａにおいて、センスアンプ列３０２Ａのセンスアンプ（ＳＡ）に接続されない方のビット線３１１は互いに共通接続されており、例えば電源１／２ＶＣＣに接続され、ビット線３１１に接続するメモリセルはダミーセルとされる。同様に、端部のセルアレイ３０１Ｅにおいて、センスアンプ列３０２Ｄのセンスアンプ（ＳＡ）に接続されない方のビット線３２０は互いに共通接続され、例えば電源１／２ＶＣＣに接続され、ビット線３２０に接続するメモリセルはダミーセルとされる。このように、端部セルアレイ３０１Ａと３０１Ｅにおいて、有効な冗長セルは、セルアレイ３０１Ｂ〜Ｄのメインワード線に接続するセルの個数の半分である。セルアレイ３０１Ａと３０１Ｅへの冗長メインワード線の追加により、ダミーセルの個数が増大する。
【００４８】
＜Ｘデコーダの構成例＞
図５は、図３、図４のメインワードデコーダ（ＸＤＥＣ）構成の一例を示す図である。
メインワード線ＭＷＬＢ０を駆動するデコーダＸＤＥ０は、ソースが電源ＶＰＰに共通に接続されたＰＭＯＳトランジスタＭＰ１、ＭＰ２、ＭＰ３、ＭＰ４と、ドレインがＰＭＯＳトランジスタＭＰ１のドレインに接続されたＮＭＯＳトランジスタＭＮ１と、ドレインがＰＭＯＳトランジスタＭＰ３、ＭＰ４のドレインにそれぞれ接続され、ソースが電源ＶＳＳ（ＧＮＤ）（グランド）に接続されたＮＭＯＳトランジスタＭＮ２、ＭＮ３を備えている。ＰＭＯＳトランジスタＭＰ４とＮＭＯＳトランジスタＭＮ３は、メインワード線ＭＷＬＢ０を駆動する反転バッファを構成する。
【００４９】
ＰＭＯＳトランジスタＭＰ１は、ゲートにプリチャージ信号ＸＤＰを受け、ＮＭＯＳトランジスタＭＮ１はゲートに信号Ｘ２Ｘ３Ｘ４（０，０，０）を受ける。なお、信号Ｘ２Ｘ３Ｘ４（０，０，０）は、アドレス信号のＸ２−Ｘ４の各ビットＸ２、Ｘ３、Ｘ４が０，０，０のとき、Ｈｉｇｈ、それ以外でＬｏｗとなる信号である。
【００５０】
ＰＭＯＳトランジスタＭＰ１、ＭＰ２の共通接続されたドレインと、ＮＭＯＳトランジスタＭＮ１のドレインとはノードＮ１で接続され、ＰＭＯＳトランジスタＭＰ３とＮＭＯＳトランジスタＭＮ２の共通接続されたゲートに接続される。ＰＭＯＳトランジスタＭＰ３とＮＭＯＳトランジスタＭＮ２の共通接続されたドレイン（ノードＮ２）は、ＰＭＯＳトランジスタＭＰ４とＮＭＯＳトランジスタＭＮ３の共通接続されたゲートに接続されるとともに、ＰＭＯＳトランジスタＭＰ２のゲートに接続される。ＰＭＯＳトランジスタＭＰ３とＮＭＯＳトランジスタＭＮ２の共通接続されたドレインは、メインワード線ＭＷＬＢ０に接続されている。
【００５１】
ＮＭＯＳトランジスタＭＮ１のソースは、２段のＮＭＯＳトランジスタＭＮ４、ＭＮ５を介して電源ＶＳＳ（ＧＮＤ）に接続される。ＮＭＯＳトランジスタＭＮ４のゲートにはＸ２Ｘ６Ｘ７Ｘ８が接続され、ＮＭＯＳトランジスタＭＮ５のゲートにはＸ９Ｘ１０が接続される。
【００５２】
プリチャージ信号ＸＤＰがＬｏｗのとき、ＰＭＯＳトランジスタＭＰ１がオン（導通）して、ノードＮ１をＶＰＰ電位とし、ＮＭＯＳトランジスタＭＮ２がオン（導通）してノードＮ２をＬｏｗとし、ＰＭＯＳトランジスタＭＰ２、ＭＰ４がオン（導通）し、メインワード線ＭＭＷＬＢ０はＶＰＰ電位となる。またオン状態のＰＭＯＳトランジスタＭＰ２によりノードＮ１はＶＰＰ電位に保持される。
【００５３】
プリチャージ信号ＸＤＰがＨｉｇｈ（ＶＰＰ）のとき、ＰＭＯＳトランジスタＭＰ１はオフ（非導通）となる。アドレス信号の（Ｘ９、Ｘ１０）が例えば（１、０）のとき、例えば図３のセルアレイ２０１Ｂが選択され、信号Ｘ９Ｘ１０がＨｉｇｈとなる。このとき、信号Ｘ５Ｘ６Ｘ７Ｘ８がＨｉｇｈであれば、ＮＭＯＳトランジスタＭＮ１、ＭＮ４、ＭＮ５がオンし、ＮＭＯＳトランジスタＭＮ１のソース電位はＬｏｗとなり、ゲートがＨｉｇｈであることから、ＮＭＯＳトランジスタＭＮ１はオン（導通）し、ノードＮ１はＬｏｗ電位となる。このため、ＰＭＯＳトランジスタＭＰ３がオン（導通）し、ノードＮ２がＨｉｇｈ（ＶＰＰ）となり、ＰＭＯＳトランジスタＭＰ２はオフ（非導通）し、ＮＭＯＳトランジスタＭＮ３がオン（導通）し、メインワード線ＭＷＬＢ０はＶＳＳ（ＧＮＤ）電位となる（活性化する）。すなわち、ＭＷＬＢ０は、Ｘ９Ｘ１０がＨｉｇｈであり、例えば（Ｘ２、Ｘ３、Ｘ４、Ｘ５、Ｘ６、Ｘ７、Ｘ８）＝（０、０、０、１、１、１、１）のときＬｏｗとなる。
【００５４】
ＸＤＥ１からＸＤＥ７もＸＤＥ０と同様の構成とされる、ただし、ＸＤＥ１からＸＤＥ７の図示されないＮＭＯＳトランジスタＭＮ１のゲートには、例えば信号Ｘ２Ｘ３Ｘ４（１，０，０）、Ｘ２Ｘ３Ｘ４（０，１，０）、Ｘ２Ｘ３Ｘ４（１，１，０）、Ｘ２Ｘ３Ｘ４（０，０，１）、Ｘ２Ｘ３Ｘ４（１，０，１）、Ｘ２Ｘ３Ｘ４（０，１，１）、Ｘ２Ｘ３Ｘ４（１，１，１）がそれぞれ入力される。またＸＤＥ１からＸＤＥ７の図示されないＮＭＯＳトランジスタＭＮ１のソースが共通接続されてＮＭＯＳトランジスタＭＮ４のドレインに接続され、ＸＤＥ１からＸＤＥ７の図示されないＰＭＯＳトランジスタＭＰ４のドレインとＮＭＯＳトランジスタＭＮ３のドレインの接続点が、メインワード線ＭＷＬＢ１〜ＭＷＬＢ７にそれぞれ接続されている。なお、図５では、インワード線ＭＷＬＢ０〜ＭＷＬＢ７を出力するＸデコーダの構成が示されている。１２８本のメインワード線ＭＷＬＢ０〜１２７をデコードするＸデコーダは、Ｘアドレス信号の４ビットＸ５、Ｘ６、Ｘ７、Ｘ８の値の１６の組み合わせに対応して、図５の構成を１６個備え、８本のメインワード線×１６＝１２８本をデコードする構成とされる。
【００５５】
＜制御回路の構成例＞
図６は、図３、図４において、Ｘアドレス信号の９ビットと１０ビット（Ｘ９とＸ１０）からブロック選択信号（ＢＬＳＴ）を生成する制御回路２０４／３０４の構成の一例を示す図である。なお、図６には、制御回路２０４Ａ／３０４Ａの構成が示されている。他の制御回路２０４Ｂ〜Ｄ／３０４Ｂ〜Ｄも同様にして構成される。
【００５６】
図６を参照すると、制御回路２０４Ａ／３０４Ａは、アドレス信号Ｘ９Ｔ、Ｘ１０Ｂ（Ｘ１０の反転）を入力する第１の論理積回路ＡＮＤ１と、アドレス信号Ｘ９Ｂ（Ｘ９の反転）、Ｘ１０Ｂを入力する第２の論理積回路ＡＮＤ２と、ＡＮＤ１、ＡＮＤ２の出力を入力する否定論理和回路ＮＯＲと、ＮＯＲの出力を反転するインバータＩＮＶと、を備え、インバータＩＮＶの出力であるブロック選択信号ＢＬＳＴは、セルアレイ制御信発生回路４０１に入力される。
【００５７】
ブロック選択信号ＢＬＳＴがＨｉｇｈのとき、セルアレイ制御信号発生回路４０１は、セルアレイ制御信号（例えばプリチャージ・イコライズ制御信号、センスアンプ制御信号）を出力する。なお、図６において、模式的に示したセルアレイ制御信号発生回路４０１は、例えば図１のＸ制御回路に配置され、ブロック選択信号ＢＬＳＴがＨｉｇｈのとき、図１の制御信号生成回路８、Ｘタイミング生成回路で生成された制御信号をセルアレイに供給し、ブロック選択信号ＢＬＳＴがＬｏｗのとき、図１の制御信号生成回路８、Ｘタイミング生成回路で生成された制御信号をセルアレイに伝達しないように構成してもよい。
【００５８】
図６のＮＯＲとＩＮＶからなる論理回路は、等価的に論理和回路ＯＲであり、例えば（Ｘ９Ｔ、Ｘ１０Ｂ）＝（１、１）又は（Ｘ９Ｂ、Ｘ１０Ｂ）＝（１、１）のとき、ＡＮＤ１又はＡＮＤ２の出力が１（Ｈｉｇｈ）となり、ＢＬＳＴはＨｉｇｈとなり、それ以外の場合、ＢＩＳＴはＬｏｗとなる。
【００５９】
したがって、例えば図３において、セルアレイ２０１Ａ又はセルアレイ２０１Ｂが選択されるとき、制御回路２０４Ａでは、図６のブロック選択信号ＢＩＳＴがＨｉｇｈとなり、対応するセルアレイの制御信号を出力する（例えば、ビット線のプリチャージ・イコライズ制御信号、センスアンプ列２０２Ａを活性化させるための制御信号を供給する）。
【００６０】
図３／図４の制御回路２０４Ｂ／３０４Ｂでは、図６のＡＮＤ１にＸ９Ｂ、Ｘ１０Ｔ、図６のＡＮＤ２にＸ９Ｔ、Ｘ１０Ｂを入力し、（Ｘ９Ｂ、Ｘ１０Ｔ）＝（１、１）又は（Ｘ９Ｔ、Ｘ１０Ｂ）＝（１、１）のとき、ＡＮＤ１又はＡＮＤ２の出力が１（Ｈｉｇｈ）となり、ＢＬＳＴはＨｉｇｈとなり、それ以外の場合、ＢＩＳＴはＬｏｗとなる。したがって、例えば図３のセルアレイ２０１Ｂ又はセルアレイ２０１Ｃが選択されるとき、制御回路２０４Ｂでは、図６のＢＩＳＴがＨｉｇｈとなり、対応するセルアレイの制御信号を出力する（例えばセンスアンプ列２０２Ｂを活性化させるための制御信号を供給する）。
【００６１】
図３／図４の制御回路２０４Ｃ／３０４Ｃでは、図６のＡＮＤ１にＸ９Ｔ、Ｘ１０Ｔ、図６のＡＮＤ２にＸ９Ｂ、Ｘ１０Ｔを入力し、（Ｘ９Ｔ、Ｘ１０Ｔ）＝（１、１）又は（Ｘ９Ｂ、Ｘ１０Ｔ）＝（１、１）のとき、ＡＮＤ１又はＡＮＤ２の出力が１（Ｈｉｇｈ）となり、ＢＬＳＴはＨｉｇｈとなり、それ以外の場合、ＢＩＳＴはＬｏｗとなる。したがって、例えば図３のセルアレイ２０１Ｃ、又はセルアレイ２０１Ｄが選択されるとき、制御回路２０４Ｃでは、図６のＢＩＳＴがＨｉｇｈとなり、対応するセルアレイの制御信号を出力する（例えばセンスアンプ列２０２Ｃを活性化させるための制御信号を供給する）。
【００６２】
図３／図４の制御回路２０４Ｄ／３０４Ｄでは、図６のＡＮＤ１にＸ９Ｂ、Ｘ１０Ｂ、図６のＡＮＤ２にＸ９Ｔ、Ｘ１０Ｔを入力し、（Ｘ９Ｂ、Ｘ１０Ｂ）＝（１、１）又は（Ｘ９Ｔ、Ｘ１０Ｔ）＝（１、１）のとき、ＡＮＤ１又はＡＮＤ２の出力が１（Ｈｉｇｈ）となり、ＢＬＳＴはＨｉｇｈとなり、それ以外の場合、ＢＩＳＴはＬｏｗとなる。したがって、例えば図３のセルアレイ２０１Ｄ、又はセルアレイ２０１Ｅが選択されるとき、制御回路２０４Ｄでは、図６のＢＩＳＴがＨｉｇｈとなり、対応するセルアレイの制御信号を出力する（例えばセンスアンプ列２０２Ｄを活性化させるための制御信号を供給する）。
【００６３】
上記の通り、センスアンプ列２０２Ａは、セルアレイ２０１Ａ又は２０１Ｂのいずれかが選択されたときに、制御回路２０４Ａより出力されるセルアレイ制御信号により活性化され、センスアンプ列２０２Ｂは、セルアレイ２０１Ｂ又は２０１Ｃのいずれかが選択されたときに制御回路２０４Ｂより出力されるセルアレイ制御信号により活性化される。したがって、セルアレイ２０１Ｂが選択されたとき、両隣のセンスアンプ２０２Ａと２０２Ｂが活性化され、前述したオープンビット線方式のセンスアンプを構成することになる。他のセンスアンプ列、セルアレイについても同様である。
【先行技術文献】
【特許文献】
【００６４】
【特許文献１】特開２０００−２６０８８５号公報
【発明の概要】
【発明が解決しようとする課題】
【００６５】
上記で分析した関連技術の課題をまとめると、以下にようになる。
【００６６】
オープンビット線方式のセンスアンプで構成されたメモリセルアレイを分割する場合において、アドレス信号（例えばＸ９、Ｘ１０）に基づきブロック選択信号ＢＬＳＴを生成し、このＢＬＳＴに基づき、セルアレイ制御信号を生成している。
【００６７】
リダンダンシーのセルが無い状態では、等分割された全てのセルアレイのビット線の長さは同じになるが、冗長ワード線を追加すると、当該冗長ワード線を含むセルアレイと、当該冗長ワード線を含まないセルアレイとの間で、各セルアレイのビット線に接続するワード線の本数の相違により、ビット線の長さが異なる場合がある。オープンビット線方式のセンスアンプにおいて、センスアンプの両側のビット線対の長さが異なる場合、センスアンプの動作マージンが悪くなる。
【００６８】
あるいは、冗長ワード線、又は、ダミーのワード線を全てのセルアレイに追加することで、ビット線の長さ（負荷）のアンバランスをなくす場合、チップサイズが無駄に大きくなる、という問題がある。
【００６９】
さらに、チップサイズの縮減を図るために、センスアンプ列を一列だけ減らし、分割数を一つだけ減らす構成とした場合、ビット線の数をリダンダンシーのセルも含めて同一にするためには、多くのダミーセルを追加する必要がある。
【００７０】
そして、セルアレイの分割数を適宜選択することで、冗長ワード線を含む各セルアレイ間のワード線の本数を同一とした場合、図６のように、アドレス信号に基づきブロック選択信号を生成し、このブロック選択信号の活性化に応じてセルアレイ制御信号を生成する場合、分割数が２の冪乗でない値等、分割数如何によっては、図６のように、アドレス信号の２ビットのデコードでブロック選択信号を生成することはできず、制御回路２０４／３０４等の構成が難しくなる。
【課題を解決するための手段】
【００７１】
上記課題の少なくとも１つを解決するため、本発明は、概略以下の構成とされる（ただし、以下に制限されるものでない）。
【００７２】
本発明によれば、第１及び第２のセルアレイと、前記第１及び第２のセルアレイの間に配置され、前記第１のセルアレイ内を延在され前記第１のセルアレイ内の複数のセルに接続する第１のデータ線と、前記第２のセルアレイ内を延在され前記第２のセルアレイ内の複数のセルに接続する第２のデータ線と、に接続された第１のアンプと、アドレス信号をデコードし前記第１のセルアレイの第１ワード線群の選択を行う第１のデコーダと、前記アドレス信号をデコードし前記第２のセルアレイの第２ワード線群の選択を行う第２のデコーダと、を備え、前記第１及び第２のデコーダは内部の所定ノードをワイヤードオア接続した結果をそれぞれ出力する回路を備える。
【発明の効果】
【００７３】
本発明によれば、セルアレイをいくつかに分割して動作させる構成の場合、各分割セルアレイ内のビット線の長さが、冗長メインワード線を含む、含まないに関係なく、分割したセルアレイ（ＭＡＴ）で同じ長さにする事を簡単にできるようにしている。
【図面の簡単な説明】
【００７４】
【図１】ＤＲＡＭの一般的な構成を示す図である。
【図２】オープンビット線方式の階層ＩＯ線構造のＤＲＡＭを説明する図である。
【図３】関連技術（比較例）の分割セルアレイの例を示す図である。
【図４】関連技術（比較例）の分割セルアレイの別の例を示す図である。
【図５】関連技術のＸデコーダの構成例を示す図である。
【図６】関連技術（比較例）のブロック選択信号生成回路の構成例を示す図である。
【図７】本発明の例示的な一実施形態の構成を示す図である。
【図８】図７のＸデコーダ１０３Ａの構成を示す図である。
【図９】図７のＸデコーダ１０３Ａの別の構成例を示す図である。
【図１０】図７の制御回路１０４の構成を示す図である。
【図１１】図７（図３、図５）の端部セルアレイの構成の一例を示す図である。
【図１２】図７（図３、図５）のサブワードドライバの構成の一例を示す図である。
【発明を実施するための形態】
【００７５】
本発明の課題を解決する技術思想（コンセプト）の代表的な一例は以下に示される。但し、本願の請求内容はこの技術思想に限られず、本願請求項に記載の内容であることは言うまでもない。すなわち、本発明の好ましい態様（Ｐｒｅｆｅｒｒｅｄ  Ｍｏｄｅｓ）の１つによれば、第１及び第２のセルアレイと、該第１及び第２のセルアレイの間に配置され、該第１のセルアレイ内を延在され該第１のセルアレイ内の複数のセルに接続する第１のデータ線（ビット線ＢＬＴ）と、該第２のセルアレイ内を延在され該第２のセルアレイ内の複数のセルに接続する第２のデータ線（ビット線ＢＬＮ）とに接続された第１のアンプと、アドレス信号をデコードし該第１のセルアレイの第１ワード線群の選択を行う第１のデコーダと、該アドレス信号をデコードし該第２のセルアレイの第２ワード線群の選択を行う第２のデコーダと、を備え、該第１及び第２のデコーダは、それぞれ、内部の所定ノードをワイヤードオア（Ｗｉｒｅｄ−ＯＲ）した結果を出力する回路を備えている。
【００７６】
また本発明の好ましい態様の１つによれば、前記第１のデコーダは、選択された前記第１のワード線を活性化させる回路に加え、更に、前記第１のワード線が活性化された場合に、導通するように制御される第１のトランジスタ（図９のＭＮ６）を備え、複数の前記第１のトランジスタの出力端子は第１のブロック選択信号端子（ＢＬＳＢ０）にワイヤードオア接続される。また、前記第２のデコーダは、選択された前記第２のワード線を活性化させる回路に加え、前記第２のワード線が活性化された場合に、導通するように制御される第２のトランジスタを前記第２のワード線に対応して備え、複数の前記第２のトランジスタの出力端子は第２のブロック選択信号端子（ＢＬＳＢ１）にワイヤードオア接続されている。前記第１のデコーダは、第１のセルアレイの第１のワード線群の各々について第１のワード線が選択されたことを示す信号をワイヤードオア接続した結果を、第１のブロック選択信号として出力する。前記第２のデコーダは、第２のセルアレイの第２のワード線群の各々について前記第２のワード線が選択されたことを示す信号をワイヤードオア接続した結果を第２のブロック選択信号として出力する。さらに、前記第１及び第２のデコーダから前記第１及び第２のブロック選択信号を入力し、前記第１及び第２のブロック選択信号のいずれか一方が活性化されたとき、前記第１のアンプの制御信号を含むセルアレイの制御信号を生成する制御回路を有する。
【００７７】
本発明によれば、オープンビット線方式のセンスアンプを使って構成されたメモリセルアレイをいくつかに分割した構成において、分割された各セルアレイ（ＭＡＴ）内のビット線の長さが、冗長メインワード線を含む／含まないに関係なく、全てのセルアレイ（ＭＡＴ）で同じ長さにすることを、簡単に実現可能としている。
【００７８】
また本発明によれば、全てのセルアレイで同じ長さにすることができない場合であっても、最小のダミーセルを追加して、全く同じ長さにすることができる。この場合も、各ワード線が選択されたことを示す信号をワイヤードオア接続した信号をブロック選択信号とし出力するデコーダからの出力によりセルアレイ制御信号を生成することで、実現を容易化している。以下添付図面を参照して、例示的な実施形態について説明する。
【００７９】
図７は、本発明の第１の例示的な実施形態の構成を示す図である。特に制限されるものではないが、以下の実施形態では、本発明を、図１、図２を参照して説明した半導体装置に適用した例に即して説明する。また、サブワードドライバ（ＳＷＤ）は、図１２を参照して説明した構成とされる。なお、図１、図２、図１２の説明は重複を回避するため省略する。
【００８０】
図７は、オープンビット線の構造のセルアレイ（ＭＡＴ）を３つに分割し、行冗長数（Ｒｏｗ  ｒｅｄｕｎｄａｎｃｙ数）が４ＭＷＬＢの場合の構成を説明するための図である。図７に示すように、本実施形態では、図３、図４の例に対して、分割のセルアレイからセンスアンプ列を一列減らして、分割数を、図３、図４の「４」から「３」とし、リダンダンシーのメインワード線ＭＷＬＢの数は、図３、図４と同様に、４本のまま変更しない構成としている。
【００８１】
この場合、各メインワード線を選択するＸデコーダにおいて、メインワード線が選択された時に、活性化する信号をワイヤードオア接続した結果をブロック選択信号（ＢＬＳＢ０、Ｌｏｗでアクティブ）として出力する構成としたことで、各分割セルアレイに含まれるメインワード線ＭＷＬＢの数を、分割セルアレイが冗長メインワード線を含むか否かにかかわらず、同数にすることを容易化している。
【００８２】
すなわち、本実施形態によれば、Ｘデコーダ（図７の１０３）において、メインワード線が選択された時に、活性化する信号をワイヤードオア接続した結果をブロック選択信号（ＢＬＳＢ０、ＢＬＳＢ１、・・・）として出力することで、分割セルアレイの分割数、各分割セルアレイ内のメインワード線の本数や、冗長メインワード線の本数等を考慮してロジックを組むことを不要としている。この結果、オープンビット線方式のセルアレイのビット線に長さを等長とすることを容易化している。
【００８３】
図７を参照すると、セルアレイ１０１Ｂ、１０１Ｃに、それぞれ、各２本のメインワード線（ＭＷＬＢ）が追加され、通常のＭＷＬＢ数：１７０＋冗長ＭＷＬＢ数：２本からなる１７２本のワード線構成とされる。端部のセルアレイ１０１Ａ、１０１Ｄは、通常のＭＷＬＢ数：１７２本の構成とされ、全体で、
１７２（N）＋１７０（N）×２＋４（R）＝（１７０（N）＋２（R））×２＋１７２（N）＝５１６本
のメインワード線構成としている。ここで、（１７０（N）＋２（R））×２はセルアレイ１０１Ｂ、１０１Ｃに対応する。前述したように、端部セルアレイ１０１Ａ、１０１Ｄのメインワード線ＭＷＬＢの本数を１７２（N）の半分として計算している。
【００８４】
分割されたセルアレイ１０１Ｂ、１０１Ｃのメインワード線ＭＷＬＢの本数は、通常のメインワード線（Ｎ）：１７０本＋冗長メインワード線：２本である。通常のメインワード線の本数が１７０本又は１７２本とされる。各Ｘデコーダ１０３では、アドレス信号（Ｘアドレス）の第２〜第７ビット信号Ｘ２からＸ８の７ビットにさらに少なくとも１ビット信号Ｘｎを加えて選択される。本実施形態では、図８を参照して後に説明されるように、Ｘデコーダ１０３には、アドレス信号Ｘ２〜Ｘ８と、更に、例えばＸ９、Ｘ１０が入力される。
【００８５】
分割されたセルアレイ１０１Ｂ、１０１Ｃにおいて、２本の冗長メインワード線は、アクセス対象の不良セルを冗長セルに置換した先のアドレスが当該冗長メインワード線である場合に、アクセスが行われる。
【００８６】
サブワード（ＳＷＬ）選択信号は、アドレス信号（ロウアドレス）のＬＳＢ（Ｌｅａｓｔ  Ｓｉｇｎｉｆｉｃａｎｔ  Ｂｉｔ：最下位ビット）であるＸ０と第１ビットＸ１の２ビットであり、駆動対象のサブワード線を選択する。サブワードデコーダ・ドライバ（ＳＷＤ）は、図１２に示した構成と同様とされる。  
【００８７】
図３、図４と同様、セルアレイ１０１Ａが選択されると、セルアレイ１０１Ｄも同時に選択され、セルアレイ１０１Ｄが選択されると、セルアレイ１０１Ａも同時に選択される。
【００８８】
本実施形態では、メインワード線が選択された時にそのメインワードが含まれるセルアレイが選択されたことを示すブロック選択信号（ＢＳＬＢ）は、各Ｘデコーダ１０３で生成され、対応する制御回路１０４に供給される。
【００８９】
より詳細には、制御回路１０４Ａは、Ｘデコーダ１０３Ａからのブロック選択信号ＢＬＳＢ０と、Ｘデコーダ１０３Ｂからのブロック選択信号ＢＬＳＢ１を入力し、いずれか一方がアクティブ（Ｌｏｗ）のときに、セルアレイ制御信号をセルアレイ１０１Ａ、センスアンプ列１０２Ａに出力する。
【００９０】
制御回路１０４Ｂは、Ｘデコーダ１０３Ｂからのブロック選択信号ＢＬＳＢ１と、Ｘデコーダ１０３Ｃからのブロック選択信号ＢＬＳＢ２を入力し、いずれか一方がアクティブ（Ｌｏｗ）のときに、セルアレイ制御信号を、セルアレイ１０１Ｂ、センスアンプ列１０２Ｂに出力する。
【００９１】
制御回路１０４Ｃは、Ｘデコーダ１０３Ｃからのブロック選択信号ＢＬＳＢ２と、Ｘデコーダ１０３Ｄからのブロック選択信号ＢＬＳＢ３を入力し、いずれか一方がアクティブ（Ｌｏｗ）のときにセルアレイ制御信号を、セルアレイ１０１Ｃ、センスアンプ列１０２Ｃに出力する。
【００９２】
図７において、例えばセルアレイ１０１Ｂ内のメインワード線ＭＷＬＢが選択されると、Ｘデコーダ１０３Ｂからのブロック選択信号ＢＬＳＢ１がＬｏｗとなり、このＢＬＳＢ１は、Ｘデコーダ１０３Ｂの両側の制御回路１０４Ａと１０４Ｂに入力される。センスアンプ列１０２Ｂの各センスアンプ（ＳＡ）には、セルアレイ１０１Ｂ側に延在される一方のビット線１１４（例えばＢＬＴ）と、セルアレイ１０１Ｃ側に延在される他方のビット線１１５（例えばＢＬＮ）に接続される。
【００９３】
例えば読み出し時（あるいはリフレッシュ時）には、センスアンプ列１０２Ｂの各センスアンプ（ＳＡ）は、セルアレイ１０１Ｂの選択ワード線（選択されたメインワード線で制御されるサブワード線のうち例えばアドレス信号Ｘ０、Ｘ１で選択されたサブワード線）に接続するセルの読み出しデータに基づき、ビット線対１１４、１１５（ＢＬＴ、ＢＬＮ）を差動増幅する。このとき、ビット線１１４（ＢＬＴ）の長さは、メインワード線ＭＷＬＢ１７２本分相等であり、ビット線１１５（ＢＬＮ）の長さは、メインワード線ＭＷＬＢ１７２本分相等であり、互いに等しい。
【００９４】
センスアンプ列１０２Ａの各センスアンプ（ＳＡ）は、セルアレイ１０１Ｂ側に延在される一方のビット線１１３（例えばＢＬＮ）と、セルアレイ１０１Ａ側に延在されるビット線１１２（ＢＬＴ）に接続される。例えば読み出し時（あるいはリフレッシュ時）には、セルアレイ１０１Ｂ内の選択ワード線（選択されたメインワード線で制御されるサブワード線のうち例えばアドレス信号Ｘ０、Ｘ１で選択されたサブワード線）に接続するメモリセルの読み出しデータに基づき、セルアレイ１０１Ｂ側に延在される一方のビット線１１３（ＢＬＮ）とセルアレイ１０１Ａ側に延在されるビット線１１２（ＢＬＴ）を差動増幅する。選択されないセンスアンプ列１０２Ｃのセンスアンプ（ＳＡ）に接続するビット線１１６、１１７はプリチャージ電位とされる。
【００９５】
なお、端部のセルアレイ１０１Ａにおいて、センスアンプ列１０２Ａのセンスアンプに接続されない方のビット線１１１は共通接続され、１／２ＶＣＣに接続されており、ビット線１１１に接続するメモリセルはダミーセルとされる。端部のセルアレイ１０１Ｄのビット線１１８についても同様とされる。
【００９６】
本実施形態によれば、端のセルアレイ１０１Ａ、１０１Ｄも含めて全てのセルアレイ１０１Ａ−１０１Ｄのビット線の長さを同一にすることができる。この場合、Ｘデコーダにおいて、通常のメインワード線の本数が半端な数の場合であっても、本実施形態によれば、後述されるように、各メインワード線ＭＷＬＢの選択に対応してアクティブとされる信号をＷｉｒｅｄ−ＯＲ接続した信号ＢＬＳＢを生成する構成としたことにより、何ら問題はない。
【００９７】
本実施形態によれば、動作マージンに問題ないレベルまで分割数を減らしても（４→３）、簡単にセンスアンプの両側のビット線の数を同じにすることができる。
【００９８】
さらに、セルアレイの分割数を変更し、全ブロックのビット線の長さを同じにするためにダミーセルが必要になった場合でも、必要なダミーセル数の少なく抑えることができる。冗長ワード線をセルアレイに含め、丁度割り切れない分割数の時でも、追加の余計なダミーセル数を最小にして、全セルアレイのビット線の長さを同じにしてアンバランスが生じないようにできる。一方、関連技術（比較例）の図６の構成では、アドレス信号のうちブロック選択用に割当てられたビット信号Ｘ９、Ｘ１０をデコードすることでブロック選択信号ＢＬＳＴを生成しており、セルアレイのビット線の長さを同一とするために各セルアレイのメインワード線の本数が半端は数（例えば２の冪乗でない数）となると、アドレス信号のうち用いるビットに対応させてＢＬＳＴを生成ロジックを変える必要がある。
【００９９】
図８は、Ｘデコーダ（ＸＤＥＣ）１０３の構成例を示す図である。図５に示したＸデコーダのＸＤＥ０の構成に、ソースが電源ＶＳＳ（ＧＮＤ）に接続され、ゲートがノードＮ２（ＰＭＯＳトランジスタＭＰ４とＮＭＯＳトランジスタＭＮ３の共通接続されたゲート）に接続され、ドレインがＢＬＳＢ０端子に接続された、オープンドレイン構成のＮＭＯＳトランジスタＭＮ６が追加されている。すなわち、メインワード線ＭＷＬＢ０を駆動するデコーダＸＤＥ０は、
ソースが電源ＶＰＰに接続され、ゲートがプリチャージ信号ＸＤＰに接続され、ドレインがノードＮ１に接続されたＰＭＯＳトランジスタＭＰ１と、
ソースが電源ＶＳＳ（ＧＮＤ）に接続され、ゲートに信号Ｘ２Ｘ３Ｘ４（０，０，０）を受け、ドレインがＰＭＯＳトランジスタＭＰ１のドレインに接続されたＮＭＯＳトランジスタＭＮ１と、
ソースが電源ＶＰＰに接続され、ゲートがノードＮ２に接続されたＰＭＯＳトランジスタＭＰ２と、
ソースが電源ＶＰＰに接続され、ゲートがノードＮ１に接続されたＰＭＯＳトランジスタＭＰ３と、
ソースが電源ＶＳＳ（ＧＮＤ）に接続され、ゲートがノードＮ１に接続され、ドレインがＰＭＯＳトランジスタＭＰ３のドレインに接続されたＮＭＯＳトランジスタＭＮ２と、
ソースが電源ＶＰＰに接続され、ゲートがノードＮ２に接続されたＰＭＯＳトランジスタＭＰ４と、
ドレインがＰＭＯＳトランジスタＭＰ４のドレインに接続され、ゲートがノードＮ２に接続され、ソースが電源ＶＳＳ（ＧＮＤ）に接続されたＮＭＯＳトランジスタＭＮ３と、
ゲートがノードＮ２に接続され、ソースが電源ＶＳＳ（ＧＮＤ）に接続され、ドレインが端子ＢＬＳＢ０に接続されたＮＭＯＳトランジスタＭＮ６と、
を備えている。ＰＭＯＳトランジスタＭＰ４とＮＭＯＳトランジスタＭＮ３は、メインワード線ＭＷＬＢ０を駆動する反転バッファを構成する。ＮＭＯＳトランジスタＭＮ６は、メインワード線ＭＷＬＢ０を駆動するＮＭＯＳトランジスタＭＮ３と較べて、その電流駆動能力（したがって、ゲート幅等）は小さくてよい。
【０１００】
なお、信号Ｘ２Ｘ３Ｘ４（０，０，０）は、アドレス信号のＸ２−Ｘ４の各ビットＸ２、Ｘ３、Ｘ４が０，０，０のとき、Ｈｉｇｈ、それ以外でＬｏｗとなる信号である。
【０１０１】
ＮＭＯＳトランジスタＭＮ１のソースは、２段のＮＭＯＳトランジスタＭＮ４、ＭＮ５を介して電源ＶＳＳ（ＧＮＤ）に接続される。ＮＭＯＳトランジスタＭＮ４のゲートには信号Ｘ２Ｘ６Ｘ７Ｘ８が接続され、ＮＭＯＳトランジスタＭＮ５のゲートには信号Ｘ９Ｘ１０が接続される。縦積みされたＮＭＯＳトランジスタＭＮ４、ＭＭ５の組は、８個のデコーダＸＤＥ１〜ＸＤＥ７の１セットに対して共通に設けられている。
【０１０２】
ＭＷＬＢ１〜ＭＷＬＢ７を出力するＸＤＥ１〜ＸＤＥ７もＸＤＥ０と同様な構成とされ、ＸＤＥ０〜ＸＤＥ７の図示されないＮＭＯＳトランジスタＭＮ６のドレインも、ＢＬＳＢ０端子に共通接続されている。ＸＤＥ１からＸＤＥ７の図示されないＮＭＯＳトランジスタＭＮ１のゲートには、例えば信号Ｘ２Ｘ３Ｘ４（１，０，０）、Ｘ２Ｘ３Ｘ４（０，１，０）、Ｘ２Ｘ３Ｘ４（１，１，０）、Ｘ２Ｘ３Ｘ４（０，０，１）、Ｘ２Ｘ３Ｘ４（１，０，１）、Ｘ２Ｘ３Ｘ４（０，１，１）、Ｘ２Ｘ３Ｘ４（１，１，１）がそれぞれ入力される。ＸＤＥ１からＸＤＥ７の図示されないＮＭＯＳトランジスタＭＮ１のソースが共通接続されてＮＭＯＳトランジスタＭＮ４のドレインに接続され、ＸＤＥ１からＸＤＥ７の図示されないＰＭＯＳトランジスタＭＰ４のドレインとＮＭＯＳトランジスタＭＮ３のドレインの接続点が、メインワード線ＭＷＬＢ１〜ＭＷＬＢ７にそれぞれ接続されている。
【０１０３】
ＮＭＯＳトランジスタＭＮ５は、アドレス信号の２ビットＸ９、Ｘ１０の組み合わせによりその値（０／）が決定される信号Ｘ９Ｘ１０をゲートに入力し、例えばＸ９＝０、Ｘ１０＝０のとき、オン（導通）される。ＮＭＯＳトランジスタＭＮ５に縦積みされるＮＭＯＳトランジスタＭＮ４のゲートには、アドレス信号の４ビットＸ５、Ｘ６、Ｘ７、Ｘ８の組み合わせでその値が決定される信号Ｘ５Ｘ６Ｘ７Ｘ８を入力し、最大１６通りの中から１つを選択する。ＮＭＯＳトランジスタＭＮ４、ＭＭ５と、対応する８個のデコーダＸＤＥ１〜ＸＤＥ７は、例えば最大６４セット設けられ、アドレス信号のビット信号Ｘ５〜Ｘ８、Ｘ９、Ｘ１０の値の組み合わせにより、最大６４セットのうちの１セットを選択することができる。２段縦積みされたＮＭＯＳトランジスタＭＮ５、ＭＮ４で選択された１セットのＸＤＥ０〜ＸＤＥ７の中からＮＭＯＳトランジスタＭＮ１のゲートに入力する信号Ｘ２Ｘ３Ｘ４で１つを選択する。最大３２セットまででよい場合（最大３２セット×８本＝２５６本から１本のＭＷＬＢを選択する場合）、ＮＭＯＳトランジスタＭＮ５のゲートに入力される信号Ｘ９Ｘ１０をＸ９又はＸ１０の１ビットの値としてもよい（ＮＭＯＳトランジスタＭＮ４のゲートに信号Ｘ５Ｘ６Ｘ７Ｘ８を入力する）。
【０１０４】
プリチャージ信号ＸＤＰがＬｏｗのとき、ＰＭＯＳトランジスタＭＰ１がオンし、ノードＮ１をＶＳＳ（ＧＮＤ）電位とし、ＭＷＬＢ０はＶＰＰ電位にプリチャージされる。ＭＷＬＢ１〜ＭＷＬＢ７も同様にＶＰＰ電位にプリチャージされる。プリチャージ信号ＸＤＰがＨｉｇｈのとき、Ｘ９Ｘ１０がＨｉｇｈ、Ｘ５Ｘ６Ｘ７Ｘ８信号がＨｉｇｈであり、且つ、Ｘ２Ｘ３Ｘ４（０、０、０）信号がＨｉｇｈ（Ｘ２＝０、Ｘ３＝０、Ｘ４＝０）のとき、ＮＭＯＳトランジスタＭＮ１がオンし、ＰＭＯＳトランジスタＭＰ３がオンし、ノードＮ１がＶＳＳ（ＧＮＤ）電位からＶＰＰ電位となり、ＰＭＯＳトランジスタＭＰ２、ＭＰ４がオフし、ＮＭＯＳトランジスタＭＮ３、ＭＮ６がオンし、ＭＷＬＢ０をＬｏｗ（アクティブ）に駆動し、さらに、オープンドレイン構成のＮＭＯＳトランジスタＭＮ６のドレインを共通接続したＢＬＳＢ０端子をＬｏｗとする。
【０１０５】
ＸＤＥ０からＸＤＥ７からのメインワード線ＭＷＬＢ０〜ＭＷＬＢ７のうちの少なくとも１つが選択されＬｏｗとなった場合に、ＢＬＳＢ０端子はＬｏｗとされる。なお、ＢＬＳＢ０端子を不図示の抵抗を介して電源（例えばＶＤＤ）にプルアップし、メインワード線ＭＷＬＢ０〜ＭＷＬＢ７のうちの少なくとも１つが選択されＬｏｗとなった場合にＬｏｗ、メインワード線ＭＷＬＢ０〜ＭＷＬＢ７のいずれも選択されない場合、ＢＬＳＢ０端子はＨｉｇｈレベルとされ、いずれかが選択された場合にＢＬＳＢ０端子がＬｏｗレベルとなるようにしてもよいことは勿論である。
【０１０６】
図９は、Ｘデコーダの別の構成を示す図である。図９は、図８において、メインワード線ＭＷＬＢの数が４本となった場合に対応している。ＸＤＥ０、ＸＤＥ１、ＸＤＥ２、ＸＤＥ３におけるオープンドレイン構成のＮＭＯＳトランジスタＭＮ６のドレインは、ＢＬＳＢ０端子にＷｉｒｅｄ−ＯＲで接続される。例えば、１７２本の通常のメインワード線ＭＷＬＢをデコードする場合、１７２＝８×２１＋４から、図８に示したＭＷＬＢ０〜ＭＷＬＢ７を選択するＸデコーダを２１セット備え、２２セット目のデコーダは端数の４本のＭＷＬＢ（すなわち１６９〜１７２本目の４本のＭＷＬＢ）をデコーダすることになり、図９の構成が用いられる。この場合も、各ユニットＸＤＥ０〜ＸＤＥ７のトランジスタＭＮ６のドレインをＷｉｒｅｄ−ＯＲ接続した結果がＢＬＢ０とされる。
【０１０７】
図１０は、本実施形態の制御回路１０４の構成を示す図である。図１０を参照すると、  ソースが電源ＶＤＤに接続されプリチャージ信号ＸＤＰをゲートに入力するＰＭＯＳトランジスタＭＰ１１、ＭＰ１２と、
ソースが電源ＶＤＤに接続され、ドレインがＰＭＯＳトランジスタＭＰ１１のドレイン（ＢＬＳＢ０）に接続されたＰＭＯＳトランジスタＭＰ１３と、
ソースが電源ＶＤＤに接続され、ドレインがＰＭＯＳトランジスタＭＰ１２のドレインに接続され、ゲートがインバータのＮＶ２の出力に接続されたＰＭＯＳトランジスタＭＰ１４と、
第１、第２のインバータＩＮＶ１、ＩＮＶ２と、
第１、第２のインバータＩＮＶ１、ＩＮＶ２の出力を受ける否定論理和回路ＮＯＲと、
ＮＯＲの出力を受ける第３のインバータＩＮＶ３と、
を備え、第３のインバータＩＮＶ３の出力信号がＢＬＳＴとしてセルアレイ制御信号発生回路に供給される。プリチャージ信号ＸＤＰは、図８、図９のプリチャージ信号ＸＤＰと同一である。
【０１０８】
ＢＬＳＢ０は、ＰＭＯＳトランジスタＭＰ１１、ＭＰ１３のドレインと第１のインバータＩＮＶ１の入力の接続点に接続され、ＢＬＳＢ１は、ＰＭＯＳトランジスタＭＰ１２、ＭＰ１４のドレインと第２のインバータＩＮＶ２の入力の接続点に接続されている。
【０１０９】
プリチャージ信号ＸＤＰがＬｏｗのとき、ＰＭＯＳトランジスタＭＰ１１、ＭＰ１２がオン（導通）し、第１、第２のインバータＩＮＶ１、ＩＮＶ２の出力はともにＬｏｗとなり、ＮＯＲの出力はＨｉｇｈ、第３のインバータＩＮＶ３の出力ＢＬＳＴはＬｏｗ（非選択）となる。
【０１１０】
プリチャージ信号ＸＤＰがＨｉｇｈのとき、ＰＭＯＳトランジスタＭＰ１１、ＭＰ１２がオフ（非導通）し、第１、第２のインバータＩＮＶ１、ＩＮＶ２の出力は、それぞれＢＬＳＢ０、ＢＬＳＢ１を反転した信号となり、第３のインバータＩＮＶ３の出力ＢＬＳＴは、第１、第２のインバータＩＮＶ１、ＩＮＶ２の出力がともにＬｏｗ以外であれば、ＮＯＲの出力はＬｏｗとなり、第３のインバータＩＮＶ３の出力ＢＬＳＴはＨｉｇｈとなる。すなわち、ＢＬＳＢ０又はＢＬＳＢ１がＬｏｗのとき、ＢＬＳＴがＨｉｇｈとなり、セルアレイ制御信号発生回路４０１から該等セルアレイにセルアレイ制御信号が供給される。セルアレイ制御信号発生回路４０１は、図６と同一とされ、セルアレイ制御信号は、ビット線のプリチャージ、イコライズを制御する信号、センスアンプの活性化を制御する信号等を含む。
【０１１１】
図７において、センスアンプ列１０２Ａの各センスアンプ（ＳＡ）は、セルアレイ１０１Ａ又は１０１Ｂのいずれかが選択されたとき（ＢＬＳＢ０又はＢＬＳＢ１がＬｏｗのとき）に、制御回路１０４Ａより出力されるセルアレイ制御信号により活性化され、センスアンプ列１０２Ｂの各センスアンプ（ＳＡ）は、セルアレイ１０１Ｂ又は１０１Ｃのいずれかが選択されたとき（ＢＬＳＢ１又はＢＬＳＢ２がＬｏｗのとき）に、制御回路１０４Ｂより出力されるセルアレイ制御信号により活性化され、センスアンプ列１０２Ｃの各センスアンプ（ＳＡ）は、セルアレイ１０１Ｃ又は１０１Ｄのいずれかが選択されたとき（ＢＬＳＢ２又はＢＬＳＢ３がＬｏｗのとき）に、制御回路１０４Ｃより出力されるセルアレイ制御信号により活性化される。このように、あるセルアレイが選択されたとき、両隣のセンスアンプが活性化され、オープンビット線方式のセンスアンプを構成している。
【０１１２】
図１１は、図１の端部のセルアレイ（ＭＡＴ）を説明する図である。端部のセルアレイ１０１Ａにおいて、センスアンプ列１０２Ａの各センスアンプ（ＳＡ）に接続されていないビット線１１１同士は、共通接続され、例えば１／２ＶＣＣに接続されている。端部のセルアレイ１０１Ｑにおいて、センスアンプ１０２Ｐに接続されていないビット線１２０同士は、共通接続され、例えば１／２ＶＣＣに接続されている。
【０１１３】
本願の基本的技術思想はこれに限られず、例えば、実施形態では階層型のＤＲＡＭで開示をしたが、本願の基本的技術思想はこれに限られるものでなく、その他の同期型メモリであっても良い。更に、センスアンプ、リード・ライトアンプ、イコライズ回路、階層間スイッチ（ＭＩＯＴ／ＮとＬＩＯＴ／Ｎ間のスイッチ）等の回路形式、その他の制御信号を生成する回路は、実施例が開示する回路形式限られない。ビット線のイコライズ電圧は１／２ＶＣＣ（１／２ＶＡＲＡＹ（アレイ電圧））に制限されるものでなく、ＶＣＣ（ＶＡＲＡＹ）又はＶＳＳであってもよく、また、端部セルアレイのダミービット線が接続する電圧は１／２ＶＣＣ（１／２ＶＡＲＡＹ）に制限されるものではなく、ＶＣＣ（ＶＡＲＡＹ）又はＶＳＳであってもよい。
【０１１４】
本発明の基本的技術思想は、専用の記憶装置に限られない半導体装置にも適用することができる。例えば、メモリ機能を搭載したＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）、ＭＣＵ（Ｍｉｃｒｏ  Ｃｏｎｔｒｏｌ  Ｕｎｉｔ）、ＤＳＰ（Ｄｉｇｉｔａｌ  Ｓｉｇｎａｌ  Ｐｒｏｃｅｓｓｏｒ）、ＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ  Ｓｐｅｃｉｆｉｃ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）、ＡＳＳＰ（Ａｐｐｌｉｃａｔｉｏｎ  Ｓｐｅｃｉｆｉｃ  Ｓｔａｎｄａｒｄ  Ｃｉｒｃｕｉｔ）等の半導体装置全般に、本発明を適用することができる。このような本発明が適用された半導体装置の製品形態としては、例えば、ＳＯＣ（システムオンチップ）、ＭＣＰ（マルチチップパッケージ）やＰＯＰ（パッケージオンパッケージ）などが挙げられる。これらの任意の製品形態、パッケージ形態を有する半導体装置に対して本発明を適用することができる。
【０１１５】
更に、本発明の基本的技術思想は、メモリセルの情報を増幅する用途に使用される階層バスに限られず、ＡＳＩＣ等のロジックの信号処理、ＤＳＰ等のデータ信号処理に使用される階層バスであっても良い。また、トランジスタは、電界効果トランジスタ（Ｆｉｅｌｄ  Ｅｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ；ＦＥＴ）であれば良く、ＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）以外にもＭＩＳ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、ＴＦＴ（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ）等の様々なＦＥＴに適用できる。トランジスタ等の様々なＦＥＴに適用できる。バイポーラ型トランジスタであっても良い。ＦＥＴ以外のトランジスタであっても良い。更に、ＮＭＯＳトランジスタ（Ｎ型チャネルＭＯＳトランジスタ）は、第１導電型のトランジスタ、ＰＭＯＳトランジスタ（Ｐ型チャネルＭＯＳトランジスタ）は、第２導電型のトランジスタの代表例である。
【０１１６】
また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【符号の説明】
【０１１７】
１  メモリアレイ
２  Ｘデコーダ及びＸタイミング生成回路
３  Ｙデコーダ及びＹタイミング生成回路
４  デコーダ制御回路
５  データラッチ回路
６  入出力インターフェース
７  内部クロック（ＣＬＫ）生成回路
８  制御信号生成回路
９  ＤＬＬ（Ｄｅｌａｙ  Ｌｏｃｋｅｄ  Ｌｏｏｐ：遅延同期ループ）
１０  スイッチ
１１  メモリセル（Ｍｅｍｏｒｙ  Ｃｅｌｌ）
１１Ａ  セルトランジスタ
１１Ｂ  容量
１２、１３  カラムスイッチ（カラム選択トランジスタ）
１４  センスアンプ（ＳＡ）
１５  Ｙデコーダ（ＹＤＥＣ）
１６、１７  スイッチ
１８  リードライトアンプ（ＲＷ  Ａｍｐ）
１０１Ａ〜１０１Ｄ、１０１Ｐ、１０１Ｑ  セルアレイ（ＭＡＴ）
１０２Ａ〜１０２Ｄ、１０１Ｐ  センスアンプ（センスアンプ列）
１０３Ａ〜１０３Ｄ、１０３Ｑ  Ｘデコーダ
１０４Ａ〜１０４Ｄ、１０４Ｐ  制御回路
１１１〜１２０  ビット線
２０１Ａ〜２０１Ｅ  セルアレイ（ＭＡＴ）
２０２Ａ〜２０２Ｄ  センスアンプ（センスアンプ列）
２０３Ａ〜２０３Ｅ  Ｘデコーダ
２０４Ａ〜２０４Ｄ  制御回路
２１１〜２２０  ビット線
３０１Ａ〜３０１Ｅ  セルアレイ（ＭＡＴ）
３０２Ａ〜３０２Ｄ  センスアンプ（センスアンプ列）
３０３Ａ〜３０３Ｅ  Ｘデコーダ
３０４Ａ〜３０４Ｄ  制御回路
３１１〜３２０  ビット線
４０１  セルアレイ制御信号発生回路
【図１】
2012089202.tif 000003
【図２】
2012089202.tif 000004
【図３】
2012089202.tif 000005
【図４】
2012089202.tif 000006
【図５】
2012089202.tif 000007
【図６】
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【図７】
2012089202.tif 000009
【図８】
2012089202.tif 000010
【図９】
2012089202.tif 000011
【図１０】
2012089202.tif 000012
【図１１】
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【図１２】
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