(57)【要約】【課題】セット優先とリセット優先を切りかえ可能なＳＲフリップフロップを提供する。【解決手段】入力優先順位決定回路２０は、（i）セット信号Ｓがアサートされ、リセット信号Ｒがネゲートされるとき、中間セット信号Ｓ’をアサートし、中間リセット信号Ｒ’をネゲートし、（ii）セット信号Ｓがネゲートされ、リセット信号Ｒがアサートされるとき、中間セット信号Ｓ’をネゲートし、中間リセット信号Ｒ’をアサートし、（iii）制御信号Ｐがセット優先モードを示すとき、セット信号Ｓ、リセット信号Ｒがともにアサートされるときに、中間セット信号Ｓ’をアサートし、中間リセット信号Ｒ’をネゲートし、（iv）制御信号Ｐがリセット優先モードを示すとき、セット信号Ｓ、リセット信号Ｒがともにアサートされるときに、中間セット信号Ｓ’をネゲートし、中間リセット信号Ｒ’をアサートする。【選択図】図１
2012138793.tif 000002
【特許請求の範囲】
【請求項１】
セット信号が入力される入力セット端子と、
リセット信号が入力される入力リセット端子と、
セット優先モードとリセット優先モードを切りかえる制御信号が入力される制御端子と、
前記セット信号、前記リセット信号、前記制御信号を受け、中間セット信号、中間リセット信号を生成する入力優先順位決定回路であって、（i）前記セット信号がアサートされ、前記リセット信号がネゲートされるとき、前記中間セット信号をアサートし、前記中間リセット信号をネゲートし、（ii）前記セット信号がネゲートされ、前記リセット信号がアサートされるとき、前記中間セット信号をネゲートし、前記中間リセット信号をアサートし、（iii）前記制御信号が前記セット優先モードを示すとき、前記セット信号、前記リセット信号がともにアサートされるときに、前記中間セット信号をアサートし、前記中間リセット信号をネゲートし、（iv）前記制御信号が前記リセット優先モードを示すとき、前記セット信号、前記リセット信号がともにアサートされるときに、前記中間セット信号をネゲートし、前記中間リセット信号をアサートする入力優先順位決定回路と、
そのセット端子に前記中間セット信号を、そのリセット端子に前記中間リセット信号を受け、（i）前記中間セット信号がアサートされるとき、その正論理出力をアサートし、（ii）前記中間リセット信号がアサートされるとき、その正論理出力をネゲートする出力ＳＲフリップフロップと、
を備えることを特徴とする優先論理が切りかえ可能なＳＲフリップフロップ。
【請求項２】
前記入力優先順位決定回路は、
前記セット信号を反転する第１インバータと、
前記リセット信号を反転する第２インバータと、
前記第１インバータのアクティブ、非アクティブを切りかえる第１制御部であって、前記制御信号がセット優先モードを示すとき、または、前記第２インバータの出力がハイレベルのときに、前記第１インバータをアクティブとする第１制御部と、
前記第２インバータのアクティブ、非アクティブを切りかえる第２制御部であって、前記制御信号がリセット優先モードを示すとき、または、前記第１インバータの出力がハイレベルのときに、前記第２インバータをアクティブとする第２制御部と、
前記制御信号が前記リセット優先モードを示し、かつ前記第２インバータの出力がローレベルのとき、前記第１インバータの出力をハイレベルにプルアップする第１プルアップ回路と、
前記制御信号が前記セット優先モードを示し、かつ前記第１インバータの出力がローレベルのとき、前記第２インバータの出力をハイレベルにプルアップする第２プルアップ回路と、
を含むことを特徴とする請求項１に記載のＳＲフリップフロップ。
【請求項３】
前記出力ＳＲフリップフロップは、正論理入力を有し、
前記入力優先順位決定回路は、
前記第１インバータの出力を反転し、前記出力ＳＲフリップフロップの前記セット端子に出力する第４インバータと、
前記第２インバータの出力を反転し、前記出力ＳＲフリップフロップの前記リセット端子に出力する第５インバータと、
をさらに含むことを特徴とする請求項２に記載のＳＲフリップフロップ。
【請求項４】
前記出力ＳＲフリップフロップは負論理入力を有し、
前記入力優先順位決定回路は、
前記第１インバータの出力を、前記出力ＳＲフリップフロップの前記セット端子に出力するとともに、
前記第２インバータの出力を、前記出力ＳＲフリップフロップの前記リセット端子に出力することを特徴とする請求項２に記載のＳＲフリップフロップ。
【請求項５】
前記入力優先順位決定回路は、
前記制御信号を反転する第６インバータと、
前記リセット信号と前記第６インバータの出力の否定論理積を生成する第１ＮＡＮＤゲートと、
前記セット信号と前記制御信号の否定論理積を生成する第２ＮＡＮＤゲートと、
前記セット信号と前記第１ＮＡＮＤゲートの出力の否定論理積を生成する第３ＮＡＮＤゲートと、
前記リセット信号と前記第２ＮＡＮＤゲートの出力の否定論理積を生成する第４ＮＡＮＤゲートと、
を含むことを特徴とする請求項１に記載のＳＲフリップフロップ。
【請求項６】
前記入力優先順位決定回路は、
前記制御信号を反転する第７インバータと、
前記制御信号と前記中間リセット信号の論理和を生成する第１ＯＲゲートと、
前記第７インバータの出力と前記中間セット信号の論理和を生成する第２ＯＲゲートと、
前記セット信号と前記第１ＯＲゲートの出力の否定論理積を生成する第５ＮＡＮＤゲートと、
前記リセット信号と前記第２ＯＲゲートの出力の否定論理積を生成する第６ＮＡＮＤゲートと、
を含むことを特徴とする請求項１に記載のＳＲフリップフロップ。
【請求項７】
前記出力ＳＲフリップフロップは、負論理入力を有することを特徴とする請求項５または６に記載のＳＲフリップフロップ。
【請求項８】
セット信号が入力される入力セット端子と、
リセット信号が入力される入力リセット端子と、
セット優先モードとリセット優先モードを切りかえる制御信号が入力される制御端子と、
そのセット端子に前記セット信号を、そのリセット端子に前記リセット信号を受ける入力ＳＲフリップフロップと、
前記ＳＲフリップフロップの出力と反転出力のうち、前記制御信号に応じた一方を選択するセレクタと、
前記セレクタの出力と前記制御信号の排他的論理和を生成するＥＸＯＲゲートと、
前記ＥＸＯＲゲートの出力を反転する第８インバータと、
を備えることを特徴とする優先論理が切りかえ可能なＳＲフリップフロップ。
【請求項９】
被試験デバイスに供給すべきテストパターン信号を記述する波形データを生成する波形データ生成部と、
前記波形データを受け、前記テストパターン信号を生成する波形生成部と、
を備え、
前記波形生成部は、
前記波形データにもとづき、前記テストパターン信号のポジティブエッジのタイミングでアサートされるセットパルスおよび前記テストパターン信号のネガティブエッジのタイミングでアサートされるリセットパルスを生成するエッジ生成部と、
前記セットパルスおよび前記リセットパルスに応じて出力レベルが遷移し、前記テストパターン信号を生成する、請求項１から８のいずれかに記載のＳＲフリップフロップと、
を備えることを特徴とする試験装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＳＲフリップフロップに関する。
【背景技術】
【０００２】
デジタル回路において、ＳＲフリップフロップが広く利用される。ＳＲフリップフロップは、セット端子、リセット端子を備え、それぞれに入力されるセット信号、リセット信号に応じた出力を出力端子から出力する。ＳＲフリップフロップは、セット信号がアサート（たとえばハイレベル）されると、セット信号のポジティブエッジのタイミングで正論理出力（非反転出力、あるいは単に出力ともいう）Ｑを第１レベル（たとえばハイレベル）とし、リセット信号がアサートされると、リセット信号のポジティブエッジのタイミングで出力Ｑを第２レベル（たとえばローレベル）とする。ＳＲフリップフロップは、出力Ｑに加えて、それを論理反転した反転出力＃Ｑを出力する。
【０００３】
こうしたＳＲフリップフロップとしては、たすき掛け接続された２つのＮＯＲ（否定論理和）ゲートを備えるＮＯＲ型ＳＲフリップフロップや、たすき掛け接続された２つのＮＡＮＤ（否定論理積）ゲートを備えるＮＡＮＤ型ＳＲフリップフロップが一般的である。
【０００４】
こうしたＮＯＲ型あるいはＮＡＮＤ型のＳＲフリップフロップは、セット端子とリセット端子が同時にアサートされると、正論理出力と反転出力とが同じレベルとなるため、セット端子とリセット端子が同時にアサートされる入力は禁止される。
【０００５】
また、セット端子とリセット端子が同時にアサートされたときに、いずれかの論理を優先させるセット優先、またはリセット優先のフリップフロップも存在する。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】米国特許第６，６５７，４７２Ｂ１号明細書
【特許文献２】米国特許第５，７１０，７４４号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００７】
ＳＲフリップフロップは、たとえば特許文献２の第１図に記載されるように半導体試験装置に利用される。このような半導体試験装置に利用されるフリップフロップは、セット、リセットの同時アサートが許容されなければならず、したがって、セット優先、あるいはリセット優先のフリップフロップを用いる必要がある。ところが従来のセット優先あるいはリセット優先のフリップフロップでは、優先される入力端子が固定されているため、一旦設計を行うと後から変更することができず、設計の制約となっていた。
【０００８】
本発明はかかる状況においてなされたものであり、そのある態様の例示的な目的のひとつは、セット優先とリセット優先を切りかえ可能なＳＲフリップフロップの提供にある。
【課題を解決するための手段】
【０００９】
本発明のある態様は、入力優先論理が切りかえ可能なＳＲフリップフロップに関する。このＳＲフリップフロップは、セット信号が入力される入力セット端子と、リセット信号が入力される入力リセット端子と、セット優先モードとリセット優先モードを切りかえる制御信号が入力される制御端子と、セット信号、リセット信号、制御信号を受け、中間セット信号、中間リセット信号を生成する入力優先順位決定回路と、出力ＳＲフリップフロップと、を備える。入力優先順位決定回路は、（i）セット信号がアサートされ、リセット信号がネゲートされるとき、中間セット信号をアサートし、中間リセット信号をネゲートし、（ii）セット信号がネゲートされ、リセット信号がアサートされるとき、中間セット信号をネゲートし、中間リセット信号をアサートし、（iii）制御信号がセット優先モードを示すとき、セット信号、リセット信号がともにアサートされるときに、中間セット信号をアサートし、中間リセット信号をネゲートし、（iv）制御信号がリセット優先モードを示すとき、セット信号、リセット信号がともにアサートされるときに、中間セット信号をネゲートし、中間リセット信号をアサートする。出力ＳＲフリップフロップは、そのセット端子に中間セット信号を、そのリセット端子に中間リセット信号を受け、（i）中間セット信号がアサートされるとき、その正論理出力をアサートし、（ii）中間リセット信号がアサートされるとき、その正論理出力をネゲートする出力ＳＲフリップフロップと、を備える。
【００１０】
この態様によると、制御信号のレベルを切りかえることにより、ＳＲフリップフロップを、セット優先論理とリセット優先論理とで切りかえることができる。
【００１１】
入力優先順位決定回路は、セット信号を反転する第１インバータと、リセット信号を反転する第２インバータと、第１インバータのアクティブ、非アクティブを切りかえる第１制御部であって、制御信号がセット優先モードを示すとき、または、第２インバータの出力がハイレベルのときに、第１インバータをアクティブとする第１制御部と、第２インバータのアクティブ、非アクティブを切りかえる第２制御部であって、制御信号がリセット優先モードを示すとき、または、第１インバータの出力がハイレベルのときに、第２インバータをアクティブとする第２制御部と、制御信号がリセット優先モードを示し、かつ第２インバータの出力がローレベルのとき、第１インバータの出力をハイレベルにプルアップする第１プルアップ回路と、制御信号がセット優先モードを示し、かつ第１インバータの出力がローレベルのとき、第２インバータの出力をハイレベルにプルアップする第２プルアップ回路と、を含んでもよい。
【００１２】
出力ＳＲフリップフロップは、正論理入力を有してもよい。入力優先順位決定回路は、第１インバータの出力を反転し、出力ＳＲフリップフロップのセット端子に出力する第４インバータと、第２インバータの出力を反転し、出力ＳＲフリップフロップのリセット端子に出力する第５インバータと、をさらに含んでもよい。
【００１３】
出力ＳＲフリップフロップは、負論理入力を有してもよい。入力優先順位決定回路は、第１インバータの出力を、出力ＳＲフリップフロップの反転セット端子に出力するとともに、第２インバータの出力を、出力ＳＲフリップフロップの反転リセット端子に出力してもよい。
【００１４】
入力優先順位決定回路は、制御信号を反転する第６インバータと、リセット信号と第６インバータの出力の否定論理積を生成する第１ＮＡＮＤゲートと、セット信号と制御信号の否定論理積を生成する第２ＮＡＮＤゲートと、セット信号と第１ＮＡＮＤゲートの出力の否定論理積を生成する第３ＮＡＮＤゲートと、リセット信号と第２ＮＡＮＤゲートの出力の否定論理積を生成する第４ＮＡＮＤゲートと、を含んでもよい。
【００１５】
入力優先順位決定回路は、制御信号を反転する第７インバータと、制御信号と中間リセット信号の論理和を生成する第１ＯＲゲートと、第７インバータの出力と中間セット信号の論理和を生成する第２ＯＲゲートと、セット信号と第１ＯＲゲートの出力の否定論理積を生成する第５ＮＡＮＤゲートと、リセット信号と第２ＯＲゲートの出力の否定論理積を生成する第６ＮＡＮＤゲートと、を含んでもよい。
【００１６】
出力ＳＲフリップフロップは、負論理入力を有してもよい。
【００１７】
本発明の別の態様も、優先論理が切りかえ可能なＳＲフリップフロップに関する。このＳＲフリップフロップは、セット信号が入力される入力セット端子と、リセット信号が入力される入力リセット端子と、セット優先モードとリセット優先モードを切りかえる制御信号が入力される制御端子と、そのセット端子にセット信号を、そのリセット端子にリセット信号を受ける入力ＳＲフリップフロップと、入力ＳＲフリップフロップの出力および反転出力のうち、制御信号に応じた一方を選択するセレクタと、セレクタの出力と制御信号の排他的論理和を生成するＥＸＯＲゲートと、ＥＸＯＲゲートの出力を反転する第８インバータと、を備える。
【００１８】
この態様によれば、制御信号のレベルを切りかえることにより、ＳＲフリップフロップを、セット優先論理とリセット優先論理とで切りかえることができる。
【００１９】
本発明のさらに別の態様は、試験装置に関する。この試験装置は、被試験デバイスに供給すべきテストパターン信号を記述する波形データを生成する波形データ生成部と、波形データを受け、テストパターン信号を生成する波形生成部と、を備える。波形生成部は、波形データにもとづき、テストパターン信号のポジティブエッジのタイミングでアサートされるセットパルスおよびテストパターン信号のネガティブエッジのタイミングでアサートされるリセットパルスを生成するエッジ生成部と、セットパルスおよびリセットパルスに応じて出力レベルが遷移し、テストパターン信号を生成する、上述のいずれかの態様のＳＲフリップフロップと、を備える。
【００２０】
なお、以上の構成要素の任意の組み合わせや本発明の構成要素や表現を、方法、装置などの間で相互に置換したものもまた、本発明の態様として有効である。
【発明の効果】
【００２１】
本発明のある態様によれば、セット優先論理とリセット優先論理を切りかえて使用することができる。
【図面の簡単な説明】
【００２２】
【図１】第１の実施の形態に係るＳＲフリップフロップの構成を示すブロック図である。
【図２】図２（ａ）〜（ｄ）は、図１の出力ＳＲフリップフロップとして利用可能な出力ＳＲフリップフロップの構成例を示す回路図である。
【図３】図１のＳＲフリップフロップの真理値表を示す図である。
【図４】ＳＲフリップフロップの第１の構成例を示す回路図である。
【図５】図５（ａ）は、制御信号がセット優先モードを示すとき（ハイレベル）の、図４のＳＲフリップフロップの等価回路図であり、図５（ｂ）は、制御信号がセット優先モードを示すときの真理値表であり、図５（ｃ）は、制御信号がリセット優先モードを示すときの真理値表である。
【図６】図４のＳＲフリップフロップの変形例を示す回路図である。
【図７】図７（ａ）は、ＳＲフリップフロップの第２の構成例を示す回路図であり、図７（ｂ）は、図７（ａ）のＳＲフリップフロップの真理値表である。
【図８】ＳＲフリップフロップの第３の構成例を示す回路図である。
【図９】図９（ａ）は、第２の実施の形態に係るＳＲフリップフロップの構成を示す回路図であり、図９（ｂ）は、図９（ａ）のＳＲフリップフロップの真理値表である。
【図１０】実施の形態係るＳＲフリップフロップを備える試験装置の構成を示すブロック図である。
【発明を実施するための形態】
【００２３】
以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。
【００２４】
本明細書において、「部材Ａが、部材Ｂと接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合や、部材Ａと部材Ｂが、それらの電気的な接続状態に実質的な影響を及ぼさない、あるいはそれらの結合により奏される機能や効果を損なわせない、その他の部材を介して間接的に接続される場合も含む。同様に、「部材Ｃが、部材Ａと部材Ｂの間に設けられた状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、それらの電気的な接続状態に実質的な影響を及ぼさない、あるいはそれらの結合により奏される機能や効果を損なわせない、その他の部材を介して間接的に接続される場合も含む。
【００２５】
（第１の実施の形態）
図１は、第１の実施の形態に係るＳＲフリップフロップ１００の構成を示すブロック図である。ＳＲフリップフロップ１００は、入力セット端子Ｐ１、入力リセット端子Ｐ２、制御端子Ｐ３、出力端子Ｐ４、反転出力端子Ｐ５、入力優先順位決定回路２０、出力ＳＲフリップフロップ１０、を備える。
【００２６】
このＳＲフリップフロップ１００は、セット信号Ｓおよびリセット信号Ｒを受け、セット信号Ｓがアサートされると第１レベルとなり、リセット信号Ｒがアサートされると第２レベルとなる出力Ｑを生成する。
【００２７】
正論理系においてアサートはハイレベル、ネゲートはローレベルであり、負論理系において、アサートはローレベル、ネゲートはハイレベルである。本発明は、正論理系、負論理系のいずれか、あるいはそれらの組み合わせにも適用可能である。また、ある信号の論理反転である信号には、添え字のＢ、＃、あるいは上付きのバーを付すものとする。たとえば信号ＳＢ、＃Ｓはいずれも、信号Ｓと論理反転を示す。
【００２８】
入力セット端子Ｐ１には、セット信号Ｓが入力される。入力リセット端子Ｐ２には、リセット信号Ｒが入力される。制御端子Ｐ３には、セット優先モードとリセット優先モードを切りかえる制御信号Ｐが入力される。たとえば制御信号Ｐは、ハイレベル（１）がセット優先モードを、ローレベル（０）がリセット優先モードを示す。
【００２９】
入力優先順位決定回路２０は、セット信号Ｓ、リセット信号Ｒ、制御信号Ｐを受け、それらに応じた中間セット信号Ｓ’、中間リセット信号Ｒ’を生成する。
入力優先順位決定回路２０は、（i）セット信号Ｓがアサートされ、リセット信号Ｒがネゲートされるとき、中間セット信号Ｓ’をアサートし、中間リセット信号Ｒ’をネゲートする。（ii）セット信号Ｓがネゲートされ、リセット信号Ｒがアサートされるとき、中間セット信号Ｓ’をネゲートし、中間リセット信号Ｒ’をアサートする。（iii）制御信号Ｐがセット優先モードを示すとき、つまりハイレベルのとき、セット信号Ｓ、リセット信号Ｒがともにアサートされるときに、中間セット信号Ｓ’をアサートし、中間リセット信号Ｒ’をネゲートする。（iv）制御信号Ｐがリセット優先モードを示すとき、つまりローレベルのとき、セット信号Ｓ、リセット信号Ｒがともにアサートされるときに、中間セット信号Ｓ’をネゲートし、中間リセット信号Ｒ’をアサートする。
【００３０】
出力ＳＲフリップフロップ１０は、そのセット端子（Ｓ）に中間セット信号Ｓ’を、そのリセット端子（Ｒ）に中間リセット信号Ｒ’を受ける。出力ＳＲフリップフロップ１０は、（i）中間セット信号Ｓ’がアサートされるとき、その正論理出力Ｑをアサートし、（ii）中間リセット信号Ｒ’がアサートされるとき、その正論理出力をネゲートする。
【００３１】
図２（ａ）〜（ｄ）は、図１の出力ＳＲフリップフロップ１０として利用可能な出力ＳＲフリップフロップ１０の構成例を示す回路図である。図２（ａ）、（ｂ）は正論理入力を有するＳＲフリップフロップの構成例を示す回路図である。図２（ａ）の出力ＳＲフリップフロップ１０ａは、いわゆるＮＡＮＤ型のＳＲフリップフロップであり、ＮＡＮＤゲート６０、６２、インバータ６４、６６を備える。インバータ６４は出力ＳＲフリップフロップ１０ａのセット端子（Ｓ）に入力される信号を反転し、インバータ６６はリセット端子（Ｒ）に入力される信号を反転する。ＮＡＮＤゲート６０およびＮＡＮＤゲート６２はそれぞれ、互いにたすき掛けして接続されており、ＮＡＮＤゲート６０は、インバータ６４の出力とＮＡＮＤゲート６２の出力の否定論理積を生成し、ＮＡＮＤゲート６２は、インバータ６６の出力とＮＡＮＤゲート６０の出力の否定論理積を生成する。
【００３２】
図２（ｂ）の出力ＳＲフリップフロップ１０ｂは、いわゆるＮＯＲ型のＳＲフリップフロップであり、ＮＯＲゲート７０、７２を含む。ＮＯＲゲート７０、７２は互いにたすき掛けされて接続されており、ＮＯＲゲート７０はセット端子（Ｓ）の信号とＮＯＲゲート７２の出力の否定論理和を生成し、ＮＯＲゲート７２はリセット端子（Ｒ）の信号とＮＯＲゲート７０の出力の否定論理和を生成する。
【００３３】
図２（ｃ）、（ｄ）は負論理入力を有するＳＲフリップフロップの構成例を示す回路図である。図２（ｃ）の出力ＳＲフリップフロップ１０ｃは、図２（ａ）の出力ＳＲフリップフロップ１０ａのインバータ６４、インバータ６６を省略した構成である。図２（ｄ）の出力ＳＲフリップフロップ１０ｄは、図２（ｂ）の出力ＳＲフリップフロップ１０ｂに、インバータ７４、インバータ７６を追加したものである。
【００３４】
なお、出力ＳＲフリップフロップ１０の構成はこれらに限定されず、その他の構成を用いてもよい。
【００３５】
図３は、図１のＳＲフリップフロップ１００の真理値表を示す図である。φは冗長（Don't care）を示す。図３の真理値表は、セット信号Ｓ、リセット信号Ｒ、中間セット信号Ｓ’、中間リセット信号Ｒ’が正論理の場合を示す。図３の破線Ａは入力優先順位決定回路２０の入出力を、破線Ｂは出力ＳＲフリップフロップ１０の入出力を示す。
【００３６】
図１のＳＲフリップフロップ１００によれば、出力ＳＲフリップフロップ１０の前段に、入力優先順位決定回路２０を設けることにより、セット信号Ｓ、リセット信号Ｒが同時にアサートされた場合であっても、中間セット信号Ｓ’と中間リセット信号Ｒ’のうち制御信号に応じた一方のみがアサートされる。その結果、制御信号Ｐに応じてＳＲフリップフロップ１００全体の、セット優先論理、リセット優先論理を切りかえることができる。
【００３７】
図４は、ＳＲフリップフロップの第１の構成例を示す回路図である。
入力優先順位決定回路２０は、第１インバータ２２、第１制御部２４、第２インバータ２６、第２制御部２８、第３インバータ２９、第１プルアップ回路３０、第２プルアップ回路３２、第４インバータ３４、第５インバータ３６を備える。
【００３８】
図４の出力ＳＲフリップフロップ１０は、正論理入力を有する。
第１インバータ２２は、トランジスタＱ１０、Ｑ１１を含み、入力セット端子Ｐ１に入力されたセット信号Ｓを反転する。第２インバータ２６は、トランジスタＱ２０、Ｑ２１を含み、入力リセット端子Ｐ２に入力されたリセット信号Ｒを反転する。第３インバータ２９は、制御信号Ｐを反転する。
【００３９】
第１制御部２４は、第１インバータ２２のアクティブ、非アクティブを切りかえる。たとえば第１制御部２４は、第１インバータ２２の電流経路上に設けられたスイッチである。第１制御部２４は、制御信号Ｐがセット優先モードを示すとき（ハイレベル）、または、第２インバータ２６の出力ＲＢ’がハイレベルのときに、第１インバータ２２の電流経路をオンさせて、第１インバータ２２をアクティブとする。それ以外のとき、第１制御部２４は第１インバータ２２の電流経路をオフし、第１インバータ２２を非アクティブとする。非アクティブな第１インバータ２２の出力はハイインピーダンスとなる。
【００４０】
たとえば第１制御部２４は、トランジスタＱ１１のソースと接地端子間に並列に設けられたＮチャンネルＭＯＳＦＥＴであるトランジスタＱ１２、Ｑ１３を含む。トランジスタＱ１２のゲートには制御信号Ｐが、トランジスタＱ１３のゲートには第２インバータ２６の出力ＲＢ’が入力される。これにより、制御信号Ｐまたは第２インバータ２６の出力ＲＢ’のいずれかがハイレベルとなると、トランジスタＱ１２、Ｑ１３の一方がオンとなり、第１インバータ２２がオンとなる。
【００４１】
同様に第２制御部２８は、第２インバータ２６のアクティブ、非アクティブを切りかえる。第２制御部２８は、制御信号Ｐがリセット優先モードを示すとき、または、第１インバータ２２の出力ＳＢ’がハイレベルのときに、第２インバータ２６をアクティブとする。第２制御部２８はトランジスタＱ２２、Ｑ２３を含み、第１制御部２４と同様に構成される。トランジスタＱ２２のゲートには、第３インバータ２９の出力が入力される。
【００４２】
第１プルアップ回路３０は、制御信号Ｐがリセット優先モードを示し（つまりローレベル）、かつ第２インバータ２６の出力ＲＢ’がローレベルのとき、第１インバータ２２の出力ＳＢ’をハイレベル（電源電圧ＶＤＤ）にプルアップする。たとえば第１プルアップ回路３０は、電源端子と第１インバータ２２の出力の間に直列に設けられたＰチャンネルＭＯＳＦＥＴのトランジスタＱ１４、Ｑ１５を含む。トランジスタＱ１４のゲートには制御信号Ｐが、トランジスタＱ１５のゲートには、第２インバータ２６の出力ＲＢ’が入力される。
【００４３】
第２プルアップ回路３２は、制御信号Ｐがセット優先モードを示し（つまりハイレベル）、かつ第１インバータ２２の出力ＳＢ’がローレベルのとき、第２インバータ２６の出力ＲＢ’をハイレベルにプルアップする。
【００４４】
第２プルアップ回路３２は、第１プルアップ回路３０と同様に構成され、ＰチャンネルＭＯＳＦＥＴであるトランジスタＱ２４、Ｑ２５を含む。
【００４５】
第４インバータ３４は、第１インバータ２２の出力ＳＢ’を反転し、中間セット信号Ｓ’を生成する。第５インバータ３６は、第２インバータ２６の出力ＲＢ’を反転し、中間リセット信号Ｒ’を生成する。
【００４６】
図５（ａ）は、制御信号Ｐがセット優先モードを示すとき（ハイレベル）の、図４のＳＲフリップフロップ１００の等価回路図である。
【００４７】
図４のＳＲフリップフロップ１００において、制御信号Ｐがハイレベルのとき、トランジスタＱ１２はオン、トランジスタＱ２２、Ｑ１４はオフ、Ｑ２４はオンとなる。図５（ｂ）は、制御信号Ｐがセット優先モードを示すときの真理値表である。
【００４８】
リセット優先モードのとき制御信号Ｐはローレベルであり、トランジスタＱ１２はオフ、トランジスタＱ１４、Ｑ２２はオン、Ｑ２４はオフとなる。図５（ｃ）は、制御信号Ｐがリセット優先モードを示すときの真理値表である。
【００４９】
図５（ｂ）、（ｃ）の真理値表を合成すると、図３の真理値表を得る。したがって図４のＳＲフリップフロップ１００によれば、制御信号Ｐに応じて、セット優先論理、リセット優先論理を切りかえることができる。
【００５０】
図６は、図４のＳＲフリップフロップの変形例を示す回路図である。図６のＳＲフリップフロップ１００ａにおいて、出力ＳＲフリップフロップ１０Ｂは、図２（ｃ）、（ｄ）に示すような負論理入力を有するＳＲフリップフロップである。つまり、反転セット端子（＃Ｓ）に入力される中間セット信号ＳＢ’がアサート（ローレベル）のときに出力Ｑがハイレベルとなり、反転リセット端子（＃Ｒ）に入力される中間リセット信号ＲＢ’がアサート（ローレベル）のときに出力Ｑがローレベルとなる。図６の入力優先順位決定回路２０ａは、図４の入力優先順位決定回路２０から第４インバータ３４、第５インバータ３６を省略した構成となり、第１インバータ２２の出力ＳＢ’、第２インバータ２６の出力ＲＢ’を出力ＳＲフリップフロップ１０Ｂに出力する。
【００５１】
図７（ａ）は、ＳＲフリップフロップの第２の構成例を示す回路図である。図７の出力ＳＲフリップフロップ１０Ｂは、負論理入力を有し、たとえば図２（ｃ）の出力ＳＲフリップフロップ１０ｃが利用される。
【００５２】
入力優先順位決定回路２０ｂは、第６インバータ４０、第１ＮＡＮＤゲート４２、第２ＮＡＮＤゲート４４、第３ＮＡＮＤゲート４６、第４ＮＡＮＤゲート４８を備える。
第６インバータ４０は制御信号Ｐを反転する。第１ＮＡＮＤゲート４２は、リセット信号Ｒと第６インバータ４０の出力の否定論理積を生成する。第２ＮＡＮＤゲート４４は、セット信号Ｓと制御信号Ｐの否定論理積を生成する。第３ＮＡＮＤゲート４６は、セット信号Ｓと第１ＮＡＮＤゲート４２の出力ＳＤの否定論理積を生成する。第４ＮＡＮＤゲート４８は、リセット信号Ｒと第２ＮＡＮＤゲート４４の出力ＲＤの否定論理積を生成する。
【００５３】
図７（ｂ）は、図７（ａ）のＳＲフリップフロップ１００ｂの真理値表である。図７（ａ）のＳＲフリップフロップ１００ｂによっても、セット優先論理とリセット優先論理を切りかえることができる。
【００５４】
図８は、ＳＲフリップフロップの第３の構成例を示す回路図である。図８のＳＲフリップフロップ１００ｃにおいて、出力ＳＲフリップフロップ１０Ｂは、負論理入力を有し、たとえば図２（ｃ）の出力ＳＲフリップフロップ１０ｃが利用される。
【００５５】
入力優先順位決定回路２０ｃは、第７インバータ５０、第１ＯＲゲート５２、第２ＯＲゲート５４、第５ＮＡＮＤゲート５６、第６ＮＡＮＤゲート５８を備える。
第７インバータ５０は、制御信号Ｐを反転する。第１ＯＲゲート５２は、制御信号Ｐと中間リセット信号ＲＢ’の論理和を生成する。第２ＯＲゲート５４は、第７インバータ５０の出力と中間セット信号ＳＢ’の論理和を生成する。第５ＮＡＮＤゲート５６は、セット信号Ｓと第１ＯＲゲート５２の出力ＳＤの否定論理積を生成し、中間セット信号ＳＢ’として出力する。第６ＮＡＮＤゲート５８は、リセット信号Ｒと第２ＯＲゲート５４の出力ＲＤの否定論理積を生成し、中間リセット信号ＲＢ’として出力する。
【００５６】
図８の入力優先順位決定回路２０ｃによっても、図７（ｂ）の真理値表を得ることができる。
【００５７】
なお、図７（ａ）の出力ＳＲフリップフロップ１０Ｂを、正論理入力のＳＲフリップフロップに置換してもよい。この場合、入力優先順位決定回路２０ｂの出力段に、信号ＳＢ’、ＲＢ’を反転するインバータを挿入するか、もしくはＮＡＮＤゲート４６、４８をＡＮＤゲートと置換すればよい。
【００５８】
（第２の実施の形態）
図９（ａ）は、第２の実施の形態に係るＳＲフリップフロップ２００の構成を示す回路図である。ＳＲフリップフロップ２００は、入力ＳＲフリップフロップ１２、セレクタ１４、ＥＸＯＲゲート１６、第８インバータ１８を備える。
【００５９】
入力ＳＲフリップフロップ１２は、図２（ａ）に示す正論理入力を有するＮＡＮＤ型ＳＲフリップフロップである。セレクタ１４は、入力ＳＲフリップフロップ１２の出力Ｑ１と反転出力Ｑ２を受け、制御信号Ｐに応じた一方を選択する。具体的にはセレクタ１４は、制御信号Ｐがハイレベルのとき入力ＳＲフリップフロップ１２の出力Ｑ１を選択し、ローレベルのとき反転出力Ｑ２を選択する。ＥＸＯＲゲート１６は、セレクタ１４の出力ＱＳと制御信号Ｐの排他的論理和を生成する。第８インバータ１８は、ＥＸＯＲゲート１６の出力ＱＸを反転し、出力Ｑを生成する。
【００６０】
図９（ｂ）は、図９（ａ）のＳＲフリップフロップ２００の真理値表である。このように、図９（ａ）のＳＲフリップフロップ２００によっても、制御信号Ｐに応じて、セット優先論理、リセット優先論理を切りかえることができる。
【００６１】
以上、ＳＲフリップフロップの構成について説明した。続いて、ＳＲフリップフロップ１００の好適なアプリケーションを説明する。
図１０は、ＳＲフリップフロップ１００（あるいは２００）を備える試験装置１の構成を示すブロック図である。試験装置１は、波形データ生成部２、レート発生回路４、波形生成部６、を備える。
【００６２】
レート発生回路４は、所定の周期（たとえば４ｎｓ周期）のレート信号ＲＡＴＥを発生する。波形データ生成部２は、レート信号ＲＡＴＥを受け、それと同期してＤＵＴに供給すべきテストパターン信号（ビット列）を記述する波形データＤｗ（不図示）を生成する。具体的には波形データＤｗは、テストパターン信号の各ビットのレベル（Ｈ／Ｌ）を規定するパターンデータＤｐと、テストパターン信号の各ビットのエッジのタイミングを規定するタイミングデータＤｔと、を含む。
【００６３】
波形データ生成部２は、パターン発生器ＰＧおよびタイミング発生器ＴＧを含む。パターン発生器ＰＧは、レート信号ＲＡＴＥと同期して、パターンメモリ（不図示）から、パターンデータＤｐを読み出す。タイミング発生器ＴＧは、レート信号ＲＡＴＥと同期して、タイミングメモリ（不図示）から、タイミングデータＤｐを読み出す。
【００６４】
波形生成部６は、波形データＤｗ、すなわちパターンデータＤｐおよびタイミングデータＤｔを受ける。波形生成部６は波形データＤｗにもとづき、テストパターン信号を生成する。
【００６５】
波形生成部６は、エッジ生成部８およびＳＲフリップフロップ１００を含む。エッジ生成部８は、波形データＤｗにもとづき、セットパルスＳＰおよびリセットパルスＲＰを生成する。セットパルスＳＰは、テストパターン信号のポジティブエッジ（Leading Edge）のタイミングでアサートされる信号であり、リセットパルスＲＰは、テストパターン信号のネガティブエッジ（Trailing Edge）のタイミングでアサートされる信号である。
【００６６】
パターン発生器ＰＧ、タイミング発生器ＴＧ、エッジ生成部８は、公知技術を用いればよく、その詳細な構成についての説明は省略する。
【００６７】
ＳＲフリップフロップ１００には、上述のいずれかのＳＲフリップフロップ１００、１００ａ〜１００ｃ、２００を用いることができる。
ＳＲフリップフロップ１００はその入力セット端子（Ｓ：Ｐ１）にエッジ生成部８により生成されたセットパルスＳＰを受け、その入力リセット端子（Ｒ：Ｐ２）にエッジ生成部８により生成されたリセットパルスＲＰを受ける。
【００６８】
ＳＲフリップフロップ１００の非反転出力（Ｑ）は、セットパルスＳＰがアサート（ハイレベル）されるごとにハイレベルに遷移し、リセットパルスＲＰがアサートされるたびにローレベルに遷移する。反転出力（＃Ｑ）は、非反転出力Ｑと反対の論理レベルをとる。ＳＲフリップフロップ１００の非反転出力は、図示しないドライバを介してＤＵＴに供給される。
【００６９】
以上が試験装置１の構成である。続いて、試験装置１にＳＲフリップフロップ１００を用いることの利点を説明する。
【００７０】
試験装置１には、メモリを試験するメモリテスタや、ロジック回路を試験するロジックテスタなどが存在する。そして、設計思想の違いから、たとえばメモリテスタではセット優先のＳＲフリップフロップが利用され、ロジックテスタではリセット優先のＳＲフリップフロップが利用される場合がある。ここで、入力優先論理がセットまたはリセットに固定される従来のＳＲフリップフロップを利用する場合、テスタの種類ごとに、ＳＲフリップフロップを個別に設計する必要が生じ、ハードウェアの共通化の妨げとなる。
これに対して実施の形態に係るＳＲフリップフロップ１００を用いれば、テスタごとにセット優先、リセット優先を設定できるため、ハードウェアを共通化することができる。
【００７１】
実施の形態にもとづき本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を逸脱しない範囲において、多くの変形例や配置の変更が認められる。
【符号の説明】
【００７２】
１００…ＳＲフリップフロップ、１０…出力ＳＲフリップフロップ、２０…入力優先順位決定回路、Ｐ１…入力セット端子、Ｐ２…入力リセット端子、Ｐ３…制御端子、Ｐ４…出力端子、Ｐ５…反転出力端子、２２…第１インバータ、２４…第１制御部、２６…第２インバータ、２８…第２制御部、２９…第３インバータ、３０…第１プルアップ回路、３２…第２プルアップ回路、３４…第４インバータ、３６…第５インバータ、４０…第６インバータ、４２…第１ＮＡＮＤゲート、４４…第２ＮＡＮＤゲート、４６…第３ＮＡＮＤゲート、４８…第４ＮＡＮＤゲート、５０…第７インバータ、５２…第１ＯＲゲート、５４…第２ＯＲゲート、５６…第５ＮＡＮＤゲート、５８…第６ＮＡＮＤゲート、６０，６２…ＮＡＮＤゲート、６４，６６…インバータ、７０，７２…ＮＯＲゲート、７４，７６…インバータ、１２…入力ＳＲフリップフロップ、１４…セレクタ、１６…ＥＸＯＲゲート、１８…第８インバータ、２００…ＳＲフリップフロップ、１…試験装置、２…波形データ生成部、４…レート発生回路、６…波形生成部、ＰＧ…パターン発生器、ＴＧ…タイミング発生器。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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