(57)【要約】【課題】半導体記憶装置を構成する回路を高集積度化する。【解決手段】一つの実施形態によれば、半導体記憶装置は、半導体基板と複数のメモリセルトランジスタを有する。前記複数のメモリセルトランジスタは、前記半導体基板に設けられた深溝にトレンチゲートが埋設され、直列接続される。メモリセルの書き込み動作及び読み出し動作のとき、トレンチゲートの周囲及び間の前記半導体基板の領域に、前記半導体基板とは逆導電型の反転層が形成される。【選択図】  図１
2012069583.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板に設けられた複数の深溝にトレンチゲートが埋設され、直列に配置される複数のメモリセルトランジスタを有する複数のメモリセルと、
を具備し、前記メモリセルの書き込み動作及び読み出し動作のとき、前記トレンチゲートの周囲に前記半導体基板とは逆導電型の反転層が形成され、前記反転層により前記複数のメモリセルトランジスタが直列接続されることを特徴とする半導体記憶装置。
【請求項２】
半導体基板と、
前記半導体基板に設けられた第一の深溝に第一のトレンチゲートが埋設された第一の選択トランジスタと、
前記半導体基板に設けられた第二の深溝に第二のトレンチゲートが埋設され、前記第一の選択トランジスタと離間配置される第二の選択トランジスタと、
前記第一及び第二の選択トランジスタの間に設けられ、前記半導体基板に設けられた複数の第三の深溝に第三のトレンチゲートが埋設され、直列に配置される複数のメモリセルトランジスタと、
前記第一の選択トランジスタ、前記第二の選択トランジスタ、及び前記複数のメモリセルトランジスタから構成される複数のメモリセルと、
を具備し、前記メモリセルの書き込み動作及び読み出し動作のとき、前記第一乃至三のトレンチゲートの周囲に前記半導体基板とは逆導電型の反転層が形成され、前記反転層により前記第一の選択トランジスタ、前記複数のメモリセルトランジスタ、及び前記第二の選択トランジスタが直列接続されることを特徴とする半導体記憶装置。
【請求項３】
第一導電型の第一の半導体層、第一の埋め込み絶縁膜、第一導電型の第二の半導体層、第二の埋め込み絶縁膜、及び第一導電型の第三の半導体層が積層形成される基板と、
少なくとも第一の埋め込み絶縁膜まで達するように前記基板に設けられた第一の深溝に埋設され、第一の選択線に接続される第一のトレンチゲートと、
少なくとも第一の埋め込み絶縁膜まで達するように前記基板に設けられた第二の深溝に埋設され、第二の選択線に接続され、前記第一のトレンチゲートと離間配置される第二のトレンチゲートと、
前記第一のトレンチゲートと第二のトレンチゲートの間に設けられ、少なくとも第一の埋め込み絶縁膜まで達するように前記基板に設けられた複数の第三の深溝に埋設され、ワード線に接続され、直列に配置される複数の第三のトレンチゲートと、
前記第三の半導体層と前記第一のトレンチゲートの交差する領域に設けられる第一の選択トランジスタと、
前記第三の半導体層と前記第二のトレンチゲートの交差する領域に設けられる第二の選択トランジスタと、
前記第三の半導体層と前記第三のトレンチゲートの交差する領域に設けられる複数の第一のメモリセルトランジスタと、
前記第二の半導体層と前記第一のトレンチゲートの交差する領域に設けられる第三の選択トランジスタと、
前記第二の半導体層と前記第二のトレンチゲートの交差する領域に設けられる第四の選択トランジスタと、
前記第二の半導体層と前記第三のトレンチゲートの交差する領域に設けられる複数の第二のメモリセルトランジスタと、
前記第一の選択トランジスタ、前記第二の選択トランジスタ、及び前記複数の第一のメモリセルトランジスタから構成される第一のメモリセルと、
前記第三の選択トランジスタ、前記第四の選択トランジスタ、前記複数の第二のメモリセルトランジスタから構成される第二のメモリセルと、
を具備し、前記メモリセルの書き込み動作及び読み出し動作のとき、前記第一乃至三のトレンチゲートの周囲に前記半導体基板とは逆導電型の反転層が形成され、前記反転層により前記第一の選択トランジスタ、前記複数の第一のメモリセルトランジスタ、及び前記第二の選択トランジスタが直列接続され、前記反転層により前記第三の選択トランジスタ、前記複数の第二のメモリセルトランジスタ、及び前記第四の選択トランジスタが直列接続されることを特徴とする半導体記憶装置。
【請求項４】
半導体基板と、
前記半導体基板に設けられた分離溝に埋設された分離溝絶縁膜と、
前記分離溝絶縁膜を跨いで前記分離溝絶縁膜よりも浅い第一の深溝に埋設され、第一の制御線に接続される第一のトレンチゲートと、
前記分離溝絶縁膜を跨いで前記分離溝絶縁膜よりも浅い第二の深溝に埋設され、第二の制御線に接続され、前記第一のトレンチゲートと離間配置される第二のトレンチゲートと、
前記第一のトレンチゲートと第二のトレンチゲートの間に設けられ、前記分離溝絶縁膜を跨いで前記分離溝絶縁膜よりも浅い複数の第三の深溝に埋設され、ワード線に接続され、直列に配置される複数の第三のトレンチゲートと、
前記分離溝絶縁膜で分断された第一のトレンチゲートの一端側領域に形成される第一の選択トランジスタ、前記分離溝絶縁膜で分断された第二のトレンチゲートの一端側領域に形成される第二の選択トランジスタ、及び前記分離溝絶縁膜で分断された第三のトレンチゲートの一端側領域に形成される複数の第一のメモリセルトランジスから構成される第一のメモリセルと、
前記分離溝絶縁膜で分断された第一のトレンチゲートの他端側領域に形成される第三の選択トランジスタ、前記分離溝絶縁膜で分断された第二のトレンチゲートの他端側領域に形成される第四の選択トランジスタ、及び前記分離溝絶縁膜で分断された第三のトレンチゲートの他端側領域に形成される複数の第二のメモリセルトランジスから構成される第二のメモリセルと、
を具備し、前記メモリセルの書き込み動作及び読み出し動作のとき、前記半導体基板と接する前記第一乃至三のトレンチゲートの周囲に前記半導体基板とは逆導電型の反転層が形成され、前記反転層により前記第一の選択トランジスタ、前記複数の第一のメモリセルトランジスタ、及び前記第二の選択トランジスタが直列接続され、前記反転層により前記第三の選択トランジスタ、前記複数の第二のメモリセルトランジスタ、及び前記第四の選択トランジスタが直列接続されることを特徴とする半導体記憶装置。
【請求項５】
前記メモリセルトランジスタは、チャージトラップ型構造、或いはフローティングゲート及びコントロールゲートから構成される積層ゲート構造を有することを特徴とする請求項１乃至４のいずれか１項に記載の半導体記憶装置。
【請求項６】
前記第一のトレンチゲートの前記第三のトレンチゲートと相対向する側面には、ソース線に接続される前記半導体基板とは逆導電型の第１の半導体層が設けられ、
前記第二のトレンチゲートの前記第三のトレンチゲートと相対向する側面には、ビット線に接続される前記半導体基板とは逆導電型の第２の半導体層が設けられることを特徴とする請求項２に記載の半導体記憶装置。
【請求項７】
ソース線とビット線の間に設けられるメモリセルと、前記ビット線とデコード線の間に設けられるデコーダとを有する半導体記憶装置であって、
前記メモリセルは、
半導体基板と、
前記半導体基板に設けられた第一の深溝に第一のトレンチゲートが埋設され、前記ソース線に接続される第一の選択トランジスタと、
前記半導体基板に設けられた第二の深溝に第二のトレンチゲートが埋設され、前記第一の選択トランジスタと離間配置され、前記ビット線に接続される第二の選択トランジスタと、
前記第一及び第二の選択トランジスタの間に設けられ、前記半導体基板に設けられた複数の第三の深溝に第三のトレンチゲートが埋設され、直列に配置される複数のメモリセルトランジスタと、
を具備し、前記メモリセルの書き込み動作及び読み出し動作のとき、前記第一乃至三のトレンチゲートの周囲に前記半導体基板とは逆導電型の第一の反転層が形成され、前記第一の反転層により前記第一の選択トランジスタ、前記複数のメモリセルトランジスタ、及び前記第二の選択トランジスタが直列接続され、
前記デコーダは、
分離領域を介して前記半導体基板に設けられた半導体層と、
前記半導体層に設けられ、前記半導体層に設けられた第四の深溝に第四のトレンチゲートが埋設され、前記ビット線に接続される第三の選択トランジスタと、
前記半導体層に設けられ、前記半導体層に設けられた第五の深溝に第五のトレンチゲートが埋設され、前記第三の選択トランジスタと離間配置され、前記デコード線に接続される第四の選択トランジスタと、
前記第三及び第四の選択トランジスタの間に設けられ、前記半導体層に設けられた複数の第六の深溝に第六のトレンチゲートが埋設され、１ビット以上の閾値電圧を有し、直列に配置される複数の制御トランジスタと、
を具備し、前記デコーダの書き込み動作及びデコーダ動作のとき、前記第四乃至六のトレンチゲートの周囲に前記半導体層とは逆導電型の第２の反転層が形成され、前記第二の反転層により前記第三の選択トランジスタ、前記複数の制御トランジスタ、及び前記第四の選択トランジスタが直列接続される
ことを特徴とする半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体記憶装置に関する。
【背景技術】
【０００２】
フラッシュメモリなどの電気的に書き込み、消去可能な不揮発性半導体記憶装置は、デジタルカメラ、移動体端末、携帯オーディオ機器、或いはパーソナルコンピュータ（ＰＣ）等の大容量データ記憶媒体として広く採用されている。
【０００３】
民生用機器や産業用機器の小型化、低消費電力化の進展に伴い、半導体記憶装置を構成するメモリセルやメモリセルの周辺回路（例えば、デコーダ）に対してより一層の高集積度化が求められている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００６−３１９２０２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明は、回路を高集積度化することができる半導体記憶装置を提供することにある。
【課題を解決するための手段】
【０００６】
一つの実施形態によれば、半導体記憶装置は、半導体基板と複数のメモリセルトランジスタを備える複数のメモリセルを有する。前記複数のメモリセルトランジスタは、前記半導体基板に設けられた複数の深溝にトレンチゲートが埋設され、直列接続される。メモリセルの書き込み動作及び読み出し動作のとき、トレンチゲートの周囲及び間の前記半導体基板の領域に、前記半導体基板とは逆導電型の反転層が形成される。
【図面の簡単な説明】
【０００７】
【図１】第一の実施形態に係る半導体記憶装置を示す図、図１（ａ）は半導体記憶装置を示す回路図、図１（ｂ）は半導体記憶装置を示す平面図である。
【図２】第一の実施形態に係る半導体記憶装置を示す拡大平面図である。
【図３】図１（ｂ）のＡ−Ａ線に沿う半導体記憶装置の断面図である。
【図４】第一の実施形態に係る反転層の発生を説明する図、図４（ａ）はバンド図、図４（ｂ）はゲート電圧と反転層の厚さを説明する図である。
【０００８】
トレンチゲート間隔に対するフリンジ電界の関係を示す図である。
【図５】第一の実施形態に係る半導体記憶装置の製造工程を示す断面図である。
【図６】第一の実施形態に係る半導体記憶装置の製造工程を示す断面図である。
【図７】第一の実施形態に係る半導体記憶装置の製造工程を示す断面図である。
【図８】第一の実施形態に係る半導体記憶装置の製造工程を示す断面図である。
【図９】第一の実施形態に係る半導体記憶装置の製造工程を示す断面図である。
【図１０】第一の実施形態に係る半導体記憶装置の製造工程を示す断面図である。
【図１１】第一の実施形態に係る半導体記憶装置の製造工程を示す断面図である。
【図１２】変形例の半導体記憶装置を示す平面図、図１２（ａ）はトレンチゲートを円筒形形状にした平面図、図１２（ｂ）はトレンチゲートの間に円筒形形状のダミーを配置した平面図である。
【図１３】変形例の積層ゲート型の半導体記憶装置を示す断面図である。
【図１４】第二の実施形態に係る半導体記憶装置を示す図、図１４（ａ）は半導体記憶装置を示す回路図、図１４（ｂ）は半導体記憶装置を示す平面図である。
【図１５】図１４（ｂ）のＢ−Ｂ線に沿う半導体記憶装置の断面図である。
【図１６】変形例の４層の半導体記憶装置を示す断面図である。
【図１７】第三の実施形態に係る半導体記憶装置を示す図、図１７（ａ）は半導体記憶装置を示す回路図、図１７（ｂ）は半導体記憶装置を示す平面図である。
【図１８】第三の実施形態に係る半導体記憶装置を示す拡大平面図である。
【図１９】第三の実施形態に係る半導体記憶装置の書き込み動作を説明する図である。
【図２０】第三の実施形態に係る半導体記憶装置の読み出し動作を説明する図である。
【図２１】第三の実施形態に係る半導体記憶装置の一括消去動作を説明する図である。
【図２２】第四の実施形態に係るカラムデコーダを示す図、図２２（ａ）はカラムデコーダを示す回路図、図２２（ｂ）はデコーダを示す拡大平面図である。
【図２３】第四の実施形態に係るカラムデコーダの消去動作を説明する図である。
【図２４】第四の実施形態に係るカラムデコーダの書き込み動作を説明する図である。
【図２５】第四の実施形態に係るカラムデコーダの動作を説明する図である。
【図２６】第五の実施形態に係るカラムデコーダを示す回路図である。
【図２７】第五の実施形態に係る多値のカラム制御トランジスタを説明する図である。
【図２８】第五の実施形態に係るカラムデコーダの動作を説明する図である。
【図２９】第六の実施形態に係る半導体記憶装置を示す回路図である。
【図３０】第六の実施形態に係る半導体記憶装置を示す断面図である。
【図３１】第七の実施形態に係る半導体記憶装置を示す回路図である。
【図３２】第七の実施形態に係る半導体記憶装置を示す平面図である。
【図３３】図３２のＣ−Ｃ線に沿う断面図である。
【図３４】図３２のＤ−Ｄ線に沿う断面図である。
【発明を実施するための形態】
【０００９】
以下本発明の実施形態について図面を参照しながら説明する。
【００１０】
（第一の実施形態）
まず、本発明の第一の実施形態に係る半導体記憶装置について、図面を参照して説明する。図１は半導体記憶装置を示す図、図１（ａ）は半導体記憶装置を示す回路図、図１（ｂ）は半導体記憶装置を示す平面図である。図２は半導体記憶装置を示す拡大平面図である。図３は図１（ｂ）のＡ−Ａ線に沿う半導体記憶装置の断面図である。本実施形態では、メモリセルを構成する選択トランジスタ及びメモリセルトランジスタのゲートを深溝に埋設されたトレンチゲートとし、トレンチゲートの側面を用いて記憶情報が流れる。
【００１１】
図１（ａ）に示すように、半導体記憶装置９０には、メモリセルＭＣ１を含め複数のメモリセルが設けられる。複数のメモリセルはメモリセルブロックを構成する。半導体記憶装置９０は、チャージトラップ型フラッシュ（ＣＴＦ；Charge  Trap  Flash）構造のＮＡＮＤ型フラッシュメモリである。チャージトラップ型フラッシュ（ＣＴＦ）は、ＭＯＮＯＳ（Metal  Oxide  Nitride  Oxide  Silicon）、ＳＯＮＯＳ（Silicon  Oxide  Nitride  Oxide  Silicon）やＴＡＮＯＳ（TaN  AlO  Nitride  Oxide  Silicon）と呼称される場合がある。
【００１２】
メモリセルＭＣ１には、ビット線ＢＬ２側に選択トランジスタＳＧＤＴ１が設けられ、ソース線ＳＬ側に選択トランジスタＳＧＳＴ１が設けられ、その間に直列接続される複数のメモリセルトランジスタ（ＭＣＴ１乃至４）が設けられる。ビット線ＢＬ１、ＢＬ２、ＢＬ３、及びＢＬ４と、選択線ＳＧＤ、ワード線ＷＬ４、ワード線ＷＬ３、ワード線ＷＬ２、ワード線ＷＬ１、選択線ＳＧＳ、及びソース線ＳＬとは互いに交差する。基板電位としてのプレート線ＰＬは、複数のメモリセルと離間配置される。
【００１３】
ここで、メモリセルトランジスタは１ビット（２つ）の閾値を有しているが、２ビット以上の閾値を有してもよい。
【００１４】
選択線ＳＧＤは、ビット線ＢＬ１乃至４側の選択トランジスタのゲートに接続される。ワード線ＷＬ４は、ビット線ＢＬ１乃至４に接続される４番目のメモリセルトランジスタのゲートに接続される。ワード線ＷＬ３は、ビット線ＢＬ１乃至４に接続される３番目のメモリセルトランジスタのゲートに接続される。ワード線ＷＬ２は、ビット線ＢＬ１乃至４に接続される２番目のメモリセルトランジスタのゲートに接続される。ワード線ＷＬ１は、ビット線ＢＬ１乃至４に接続される１番目のメモリセルトランジスタのゲートに接続される。選択線ＳＧＳは、ソース線ＳＬに接続されるビット線ＢＬ１乃至４側の選択トランジスタのゲートに接続される。
【００１５】
図１（ｂ）に示すように、半導体記憶装置９０では、プレート線ＰＬ、ソース線ＳＬ、選択線ＳＧＳ、ワード線ＷＬ１、ワード線ＷＬ２、ワード線ＷＬ３、ワード線ＷＬ４、選択線ＳＧＤが上下方向（図中）に互いに離間され並列配置される。ビット線ＢＬ１乃至４が横方向（図中）に互いに離間され並列配置される。
【００１６】
プレート線ＰＬは、Ｐ型の半導体基板１に設けられたＰ＋層のプレート線コンタクトＰＬＣに接続される。ソース線ＳＬは、Ｐ型の半導体基板１に設けられ、選択トランジスタＳＧＳＴに接するＮ＋層のソース線コンタクトＳＬＣに接続される。ビット線ＢＬ１乃至４は、互いに離間配置され、Ｐ型の半導体基板１に設けられた選択トランジスタＳＧＤＴに接するＮ＋層のビット線コンタクトＢＬＣにそれぞれ接続される。
【００１７】
ワード線と隣接するワード線間隔（図中横方向のピッチ）は設計最小寸法である１Ｆに設定される。図中上下方向に配置されるトランジスタのピッチは設計最小寸法である１Ｆに設定される。メモリセルのセルサイズは２Ｆ２に設定される。
【００１８】
図２に示すように、メモリセルＭＣ１には、四角柱形状を有する選択トランジスタＳＧＳＴ１、メモリトセルランジスタＭＣＴ１、メモリセルトランジスタＭＣＴ２、メモリセルトランジスタＭＣＴ３、メモリセルトランジスタＭＣＴ４、及び選択トランジスタＳＧＤＴ１が互いに離間して直列に配置される。
【００１９】
選択トランジスタＳＧＳＴ１は、メモリセルトランジスタＭＣＴ１と相対向する側面がＮ＋層のソース線コンタクトＳＬＣと接する。選択トランジスタＳＧＳＴ１は、四角柱形状を有する深溝２にトレンチゲート３が埋設される。トレンチゲート３は、ゲート絶縁膜１１及びゲート電極膜１２から構成される。
【００２０】
選択トランジスタＳＧＤＴ１は、メモリセルトランジスタＭＣＴ４と相対向する側面がＮ＋層のビット線コンタクトＢＬＣと接する。選択トランジスタＳＧＤＴ１は、深溝２にトレンチゲート３が埋設される。選択トランジスタＳＧＤＴ１のトレンチゲート３は、ゲート絶縁膜１１及びゲート電極膜１２から構成される。
【００２１】
メモリセルトランジスタＭＣＴ１乃至４は、深溝２にトレンチゲート４が埋設される。トレンチゲート４は、ゲート絶縁膜２１、電荷蓄積膜２２、高誘電率絶縁膜２３、及びゲート電極膜１２から構成される。
【００２２】
メモリセルトランジスタＭＣＴ１乃至４は、ワード線間隔Ｗｗｌ１のピッチで配置される。メモリセルトランジスタＭＣＴ１乃至４は、互いにトレンチゲート間隔Ｗｇｐ１で離間配置され、メモリセルの書き込み動作及び読み出し動作のときに半導体基板１とは逆導電型（Ｎ型）の反転層３１がトレンチゲート４の周囲及び間に形成される。
【００２３】
選択トランジスタＳＧＳＴ１とメモリセルトランジスタＭＣＴ１は、トレンチゲート間隔Ｗｇｐ２で離間配置される。選択トランジスタＳＧＳＴ１は、メモリセルの書き込み動作及び読み出し動作のときに半導体基板１とは逆導電型（Ｎ型）の反転層３１がトレンチゲート３の周囲に形成される。選択トランジスタＳＧＳＴ１とメモリセルトランジスタＭＣＴ１の間には、メモリセルの書き込み動作及び読み出し動作のときに半導体基板１とは逆導電型（Ｎ型）の反転層３１が形成される。
【００２４】
選択トランジスタＳＧＤＴ１とメモリセルトランジスタＭＣＴ４は、トレンチゲート間隔Ｗｇｐ３で離間配置される。選択トランジスタＳＧＤＴ１は、メモリセルの書き込み動作及び読み出し動作のときに半導体基板１とは逆導電型（Ｎ型）の反転層３１がトレンチゲート３の周囲に形成される。選択トランジスタＳＧＤＴ１とメモリセルトランジスタＭＣＴ４の間には、メモリセルの書き込み動作及び読み出し動作のときに半導体基板１とは逆導電型（Ｎ型）の反転層３１が形成される。なお、反転層の形成については詳細を後述する。
【００２５】
メモリセルの書き込み動作及び読み出し動作のとき、選択トランジスタＳＧＳＴ１、メモリセルトランジスタＭＣＴ１乃至４、及び選択トランジスタＳＧＤＴ１の周囲と、各トランジスタ間にそれぞれ反転層３１が形成される。メモリセルの読み出し動作のとき、メモリセルトランジスタの記憶情報がソース線ＳＬからビット線ＢＬ方向に流れる（ビット線ＢＬから情報が読み出される）。
【００２６】
図３に示すように、半導体記憶装置９０には、Ｐ型の半導体基板１にプレート線ＰＬに接続されるプレート線コンタクトとしてのＰ＋層３４、ソース線ＳＬに接続されるソース線コンタクトとしてのＮ＋層５、ビット線ＢＬに接続されるビット線コンタクトとしてのＮ＋層５が設けられる。ソース線ＳＬに接続されるＮ＋層５とビット線ＢＬに接続されるＮ＋層５の間には、Ｐ＋層３４及びＮ＋層５よりも深さの浅い深溝２が複数設けられる。
【００２７】
ソース線ＳＬに接続されるＮ＋層５に接する深溝２には、トレンチゲート３が埋設される。ビット線ＢＬに接続されるＮ＋層５に接する深溝２には、トレンチゲート３が埋設される。トレンチゲート３が埋設された深溝２の間には、トレンチゲート４が埋設される深溝２が複数設けられる。
【００２８】
ここで、メモリセルトランジスタＭＣＴ１乃至４には、ソース或いはドレインとなるＮ＋層が設けられていない。選択トランジスタＳＧＳＴ１には、反転層３１が形成される領域にソース或いはドレインとなるＮ＋層が設けられていない。選択トランジスタＳＧＤＴ１には、反転層３１が形成される領域にソース或いはドレインとなるＮ＋層が設けられていない。
【００２９】
この反転層３１は、選択線ＳＧＳに接続される選択トランジスタＳＧＳＴ１及び選択線ＳＧＤに接続される選択トランジスタＳＧＤＴ１のソース或いはドレイン層からの電荷転送の機能を果たし、ソース或いはドレインとなるＮ＋層がなくともメモリセルトランジスタの書き込み及び読み出し動作が行われる。
【００３０】
次に、反転層３１の生成について図４を参照して説明する。図４は反転層の発生を説明する図、図４（ａ）はバンド図、図４（ｂ）はゲート電圧と反転層の厚さを説明する図である。ここでは、選択トランジスタやメモリセルトランジスタなどのＭＯＳＦＥＴの動作を説明する。このＭＯＳＦＥＴはＥタイプのＮチャネルＭＯＳＦＥＴとし、半導体基板をＰ型とし、ソース及びドレインを０Ｖとしている。
【００３１】
図４（ａ）に示すように、ゲートにゲート電圧Ｖｇを印加すると、Ｐ型半導体基板の表面に空乏層が形成される。ゲート電圧Ｖｇを上昇させ、表面ポテンシャルΦｓ（コンダクションバンドの落ち込み分）がΦｐ（アクセプターポテンシャル）以上になると反転層がＰ型半導体基板の表面に生成される。ゲート電圧Ｖｇを上昇させ、表面ポテンシャルΦｓが２×Φｐになったときが閾値電圧Ｖｔｈとなる。閾値電圧Ｖｔｈ以下のΦｐ＜Φｓ＜２×Φｐの領域が弱反転領域となる。ゲート電圧Ｖｇを上昇させ、表面ポテンシャルΦｓが２×Φｐ以上となるとＰ型半導体基板の内部側まで反転層が生成される。Φｓ＞２×Φｐの領域が強反転領域となる。
【００３２】
図４（ｂ）に示すように、ゲートにゲート電圧Ｖｇを印加し、Φｓ＜Φｐの領域では反転層が生成されない。ゲート電圧Ｖｇを上昇させ、ΦｓがΦｐ以上になると反転層が生成される。ゲート電圧Ｖｇを更に上昇させると反転層の厚さが増大する。所定のゲート電圧以上になると空乏幅が最大値となり、反転層の厚さは一定の値となり飽和する。なお、反転層の厚さの最大値は、Ｐ型半導体基板濃度に依存し、低濃度の方が大きくなる。
【００３３】
図４で示した結果、隣接するメモリセルトランジスタＭＣＴの閾値電圧、隣接するメモリセルトランジスタＭＣＴに印加される電圧、半導体基板１の濃度等を考慮してトレンチゲート間隔Ｗｇｐ１が設定される。
【００３４】
また、図４で示した結果、選択トランジスタＳＧＳＴ１とメモリセルトランジスタＭＣＴ１の閾値電圧、選択トランジスタＳＧＳＴ１とメモリセルトランジスタＭＣＴ１に印加される電圧、半導体基板１の濃度等を考慮してトレンチゲート間隔Ｗｇｐ２が設定される。
【００３５】
また、図４で示した結果、選択トランジスタＳＧＤＴ１とメモリセルトランジスタＭＣＴ４の閾値電圧、選択トランジスタＳＧＤＴ１とメモリセルトランジスタＭＣＴ４に印加される電圧、半導体基板１の濃度等を考慮してトレンチゲート間隔Ｗｇｐ３が設定される。
【００３６】
なお、メモリセルの消去動作では、Ｎ＋層を導入していないため、トレンチゲートの直下及び側面の半導体基板１でホールの蓄積層が形成され、このホールが電荷蓄積層に注入されることによりメモリセルの記憶情報が消去される。
【００３７】
次に、半導体記憶装置の製造方法について、図５乃至１１を参照して説明する。図５乃至１１は半導体記憶装置の製造工程を示す断面図である。
【００３８】
図５に示すように、まず、Ｐ型シリコンである半導体基板１に、Ｐ＋層３４、Ｎ＋層５を形成する。Ｐ＋層３４、Ｎ＋層５は、例えば比較的高加速なイオン注入法と高温熱処理を用いて形成される。
【００３９】
Ｐ＋層３４、Ｎ＋層５形成後、半導体基板１上にマスク材６を堆積する。周知のリソグラフィー法を用いて、図示しないレジスト膜を形成する。このレジスト膜をマスクとしてマスク材６をエッチング除去し、所定の領域にマスク材６を形成する。ここで、メモリセルトランジスタが形成される領域のマスク材６の幅（ソース線ＳＬからビット線ＢＬ方向での幅）は、例えば１Ｆに形成される。マスク材６のピッチは、例えば２Ｆに形成される。
【００４０】
次に、図６に示すように、マスク材６の上面及び側面をエッチングしてマスク材６の幅を狭くする。
【００４１】
続いて、図７に示すように、マスク材６及び半導体基板１上にマスク材７を堆積する。マスク材７の堆積後、半導体基板１表面が露呈するまでマスク材７をエッチングし、マスク材６の上面及び側面にマスク材７を形成する。
【００４２】
そして、図８に示すように、マスク材６の表面が露呈するまでマスク材７を平坦研磨する。平坦研磨は、例えばＣＭＰ（chemical mechanical polishing）法を用いて行う。
【００４３】
次に、図９に示すように、選択的にマスク材６をエッチングしてマスク材７のみ残置する。この結果、マスク材６のピッチは１Ｆ寸法となる。
【００４４】
続いて、図１０に示すように、両端のマスク材７上と両端の半導体基板１上にマスク材８を形成する。マスク材８の形成後、マスク材７及び８をマスクとして、例えばＲＩＥ（reactive ion etching）法を用いて半導体基板１を垂直にエッチングして深溝２を形成する。深溝２形成後、ＲＩＥ後処理を行い表面ダメージ層を除去する。
【００４５】
そして、図１１に示すように、等方性エッチングにより、深溝２の幅及び深さを拡大させる。この結果、垂直方向に板状のトレンチゲート間隔Ｗｇｐ１乃至３を有する半導体基板１領域が深溝２の間に形成される。
【００４６】
マスク材７及び８をエッチング除去後、Ｎ＋層５に隣接する深溝２にゲート絶縁膜１１を形成し、メモリセルトランジスタ形成予定の深溝２にゲート絶縁膜２１、電荷蓄積膜２２、及び高誘電率絶縁膜２３を積層形成する。その後、ゲート電極膜１２を深溝２に形成し、トレンチゲート３及び４を深溝に埋設する。
【００４７】
ここで、マスク材６及び８には、例えばシリコン酸化膜を用いている。マスク材７には、例えばＳｉＮ膜（シリコン窒化膜）を用いている。
【００４８】
ゲート絶縁膜１１にはＳｉＯ２膜（シリコン酸化膜）を用いている。ゲート絶縁膜２１には、トンネル酸化膜として厚さ０．５〜１０ｎｍの範囲のＳｉＯ２膜（シリコン酸化膜）を用いているが、代わりにＥＯＴ（Equivalent  Oxide  Thickness）換算で同じ厚さのＳｉＮ膜／ＳｉＯ２膜の積層膜（ＳｉＯ２が半導体基板１側）、ＳｉＯ２膜／ＳｉＮ膜／ＳｉＯ２の積層膜、ＳｉＯ２膜／高誘電率絶縁膜／ＳｉＯ２膜の積層膜、或いは高誘電率絶縁膜／ＳｉＯ２膜の積層膜などを用いてもよい。
【００４９】
電荷蓄積膜２２には、厚さ３〜５０ｎｍの範囲のＳｉＮ膜（シリコン窒化膜）を用いているが、代わりにＨｆＡｌＯ膜を用いてもよい。また、シリコン酸化膜よりも誘電率の高いＡｌ２Ｏ３膜、ＭｇＯ膜、ＳｒＯ膜、ＢａＯ膜、ＴｉＯ膜、Ｔａ２Ｏ５膜、ＢａＴｉＯ３膜、ＢａＺｒＯ膜、ＺｒＯ２膜、ＨｆＯ２膜、Ｙ２Ｏ３膜、ＺｒＳｉＯ膜、ＨＳｉＯ膜、或いはＬａＡｌＯ膜などの高誘電率の絶縁膜を含む積層膜を用いてもよい。その場合の積層膜は、ＳｉＮ膜／高誘電率の絶縁膜／ＳｉＮ膜、ＨｆＡｌＯ膜／高誘電率の絶縁膜／ＳｉＮ膜（ゲート絶縁膜２側がＳｉＮ膜）、ＳｉＮ膜／高誘電率の絶縁膜／ＨｆＡｌＯ膜、或いはＨｆＡｌＯ膜／高誘電率の絶縁膜／ＨｆＡｌＯ膜などである。
【００５０】
ブロック膜としての高誘電率絶縁膜２３には、厚さ５〜３０ｎｍの範囲のＡｌ２Ｏ３膜（アルミナ膜）を用いているが、代わりにシリコン酸化膜よりも誘電率の高いＭｇＯ膜、ＳｒＯ膜、ＳｉＮ膜、ＢａＯ膜、ＴｉＯ膜、Ｔａ２Ｏ５膜、ＢａＴｉＯ３膜、ＢａＺｒＯ膜、ＺｒＯ２膜、ＨｆＯ２膜、Ｙ２Ｏ３膜、ＺｒＳｉＯ膜、ＨｆＳｉＯ膜、或いはＬａＡｌＯ膜などの高誘電率絶縁膜又はその積層膜（Ａｌ２Ｏ３膜（アルミナ膜）の積層膜も含む）を用いてもよい。その場合の積層膜は、ＳｉＯ２膜／高誘電率絶縁膜／ＳｉＯ２膜、ＳｉＯ２膜／高誘電率絶縁膜、高誘電率絶縁膜／ＳｉＯ２膜、或いは高誘電率絶縁膜／ＳｉＯ２膜／高誘電率絶縁膜などである。
【００５１】
ゲート電極膜１２には、Ｐ型不純物が高濃度にドープされたＰ＋多結晶シリコン膜と金属シリサイドの積層膜を用いているが、代わりにＰ＋多結晶シリコン膜やＮ型不純物が高濃度にドープされたＮ＋多結晶シリコン膜を用いてもよい。また、金属膜／多結晶シリコンの積層膜、或いは金属膜／窒化金属膜の積層膜などを用いてもよい。この場合、金属シリサイドとしては、ＣｏＳｉ、ＮｉＳｉ、ＷＳｉ、ＭｏＳｉ、ＴｉＳｉなどであり、金属としてはＷなどであり、窒化金属としてはＷＮ、ＴａＮ、ＴｉＮなどであり、炭化金属としてＴａＣなどである。
【００５２】
トレンチゲート３及び４形成後、周知の技術を用いて層間絶縁膜や配線層形成などを行い、チャージトラップ型フラッシュ（ＣＴＦ；Charge  Trap  Flash）メモリ構造のＮＡＮＤ型フラッシュメモリとしての半導体記憶装置９０が完成する。
【００５３】
本実施の形態では、単層ゲートであるトレンチゲートの形状を四角形形状にしているが必ずしもこれに限定されるものではない。例えば、図１２（ａ）、図１２（ｂ）、及び図１３に示すような構造にしてもよい。図１２（ａ）はトレンチゲートを円筒形形状にした平面図である。図１２（ｂ）はトレンチゲートの間に円筒形形状のダミーを配置した平面図である。
【００５４】
図１２（ａ）に示すように、半導体記憶装置９０ａでは、円筒形形状の選択トランジスタＳＧＳＴ１をソースコンタクトＳＬＣに接触させ、円筒形形状の選択トランジスタＳＧＤＴ１をビットコンタクトＢＬＣに接触させている。円筒形形状のメモリセルトランジスタＭＣＴ１乃至４は、選択トランジスタＳＧＳＴ１と選択トランジスタＳＧＤＴ１の間に直列に配置される。選択トランジスタＳＧＳＴ１、メモリセルトランジスタＭＣＴ１乃至４、選択トランジスタＳＧＤＴ１の周囲及び間には図示しない反転層が形成される。
【００５５】
図１２（ｂ）に示すように、半導体記憶装置９０ｂでは、円筒形形状の選択トランジスタＳＧＳＴ１をソースコンタクトＳＬＣに接触させ、円筒形形状の選択トランジスタＳＧＤＴ１をビットコンタクトＢＬＣに接触させている。選択トランジスタＳＧＳＴ１と選択トランジスタＳＧＤＴ１の間には、ダミーＤＭ１、メモリセルトランジスタＭＣＴ１、ダミーＤＭ２、メモリセルトランジスタＭＣＴ２、及びダミーＤＭ３が直列に配置される。
【００５６】
選択トランジスタＳＧＳＴ１、ダミーＤＭ１、メモリセルトランジスタＭＣＴ１、ダミーＤＭ２、メモリセルトランジスタＭＣＴ２、ダミーＤＭ３、及び選択トランジスタＳＧＤＴ１の周囲及び間には、図示しない反転層で接続される。トランジスタの間にダミーを設けているのは機械的強度を高めるためである。
【００５７】
図１３に示すように、半導体記憶装置９０ｃでは、メモリセルトランジスタＭＣＴ１乃至４を積層ゲート構造にしている。具体的には、深溝２にトレンチ積層ゲート９が埋設される。トレンチ積層ゲート９は、フローティングゲート絶縁膜及び第一のゲート電極膜４２から構成されるフローティングゲート（ＦＧ）とコントロールゲート絶縁膜４３及び第二のゲート電極膜４４から構成されるコントロールゲート（ＣＧ）からなる。他は本実施形態の半導体記憶装置９０と同じである。
【００５８】
上述したように、本実施形態の半導体記憶装置では、四角柱形状を有する選択トランジスタＳＧＳＴ１、メモリトセルランジスタＭＣＴ１、メモリセルトランジスタＭＣＴ２、メモリセルトランジスタＭＣＴ３、メモリセルトランジスタＭＣＴ４、及び選択トランジスタＳＧＤＴ１が互いに離間して直列に配置されるメモリセルＭＣ１を有する。選択トランジスタＳＧＳＴ１及び選択トランジスタＳＧＤＴ１は、深溝２にトレンチゲート３が埋設される。メモリトセルランジスタＭＣＴ１乃至４は、深溝２にトレンチゲート４が埋設される。ワード線間隔Ｗｗｌ１は設計最小寸法である１Ｆに設定される。
【００５９】
このため、メモリセルトランジスタ及び選択トランジスタから構成されるメモリセルを高集積度化することができる。また、メモリセルのセルサイズを２Ｆ２にすることができる。したがって、ビット当たりのコストを低減でき、製造単価の安い半導体記憶装置９０を提供することができる。
【００６０】
なお、本実施形態では、メモリセルトランジスタを４個直列に接続しているが、必ずしもこれに限定されるものではない。メモリセルトランジスタの数を適宜変更してもよい。
【００６１】
（第二の実施形態）
次に、本発明の第二の実施形態に係る半導体記憶装置について、図面を参照して説明する。図１４は半導体記憶装置を示す図、図１４（ａ）は半導体記憶装置を示す回路図、図１４（ｂ）は半導体記憶装置を示す平面図である。図１５は図１４（ｂ）のＢ−Ｂ線に沿う半導体記憶装置の断面図である。本実施形態では、Ｐ層及び埋め込み絶縁膜が繰り返し形成される基板を用い、メモリセルを構成する選択トランジスタ及びメモリセルトランジスタのゲートを基板の形成された深溝に埋設されたトレンチゲートとし、基板に対して垂直方向に複数のトランジスタを形成している。
【００６２】
以下、第一の実施形態と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。
【００６３】
図１４（ａ）に示すように、半導体記憶装置９１には、メモリセルＭＣ１ａ及びＭＣ１ｂを含め複数のメモリセルが設けられる。複数のメモリセルはメモリセルブロックを構成する。半導体記憶装置９１は、チャージトラップ型フラッシュ（ＣＴＦ；Charge  Trap  Flash）構造のＮＡＮＤ型フラッシュメモリである。
【００６４】
メモリセルＭＣ１ａには、ビット線ＢＬ３側に選択トランジスタＳＧＤＴ１ａが設けられ、ソース線ＳＬ側に選択トランジスタＳＧＳＴ１ａが設けられ、その間に直列接続される複数のメモリセルトランジスタ（ＭＣＴ１ａ乃至４ａ）が設けられる。
【００６５】
メモリセルＭＣ１ｂには、ビット線ＢＬ４側に選択トランジスタＳＧＤＴ１ｂが設けられ、ソース線ＳＬ側に選択トランジスタＳＧＳＴ１ｂが設けられ、その間に直列接続される複数のメモリセルトランジスタ（ＭＣＴ１ｂ乃至４ｂ）が設けられる。
【００６６】
図１４（ｂ）に示すように、半導体記憶装置９１では、例えばメモリセルＭＣ１ａとメモリセルＭＣ１ｂが基板２０１に対して垂直方向に積層形成されているので、基板２１０表面から見て重なってように図示される。メモリセルトランジスタＭＣＴ１ａ乃至４ａ、メモリセルトランジスタＭＣＴ１ｂ乃至４ｂ、選択トランジスタＳＧＳＴ１ａ、選択トランジスタＳＧＳＴ１ｂ、選択トランジスタＳＧＤＴ１ａ、及び選択トランジスタＳＧＤＴ１ｂは第一の実施形態と同様に四角柱形状を有し、互いに離間して直列に配置される。
【００６７】
ワード線間隔（図中横方向のピッチ）は設計最小寸法である１Ｆに設定される。図中上下方向に配置されるトランジスタのピッチは２Ｆに設定される。メモリセルのセルサイズは２Ｆ２に設定される。
【００６８】
図１５に示すように、半導体記憶装置９１では、P層２０２ａ、埋め込み絶縁膜ＢＯＸ１、Ｐ層２０２ｂ、埋め込み絶縁膜ＢＯＸ２、及びＰ層２０２ｃから構成される基板２０１にＰ＋層３４、Ｎ＋層５が設けられる。Ｐ＋層３４は、プレート線ＰＬに接続され、P層２０２ｃ、埋め込み絶縁膜ＢＯＸ２、Ｐ層２０２ｂ、及び埋め込み絶縁膜ＢＯＸ１を貫通してＰ層２０２ａに達するように形成される。Ｎ＋層５は、ソース線ＳＬに接続され、P層２０２ｃ、埋め込み絶縁膜ＢＯＸ２、Ｐ層２０２ｂ、及び埋め込み絶縁膜ＢＯＸ１を貫通してＰ層２０２ａに達するように形成される。
【００６９】
Ｎ＋層５ｂは、埋め込み絶縁膜ＢＯＸ１と埋め込み絶縁膜ＢＯＸ２の間のＰ層２０２ｂの領域と、P層２０２ｃ及び埋め込み絶縁膜ＢＯＸ２を貫通した領域に設けられ、ビット線ＢＬ４に接続される。Ｎ＋層５ａは、P層２０２ｃの領域に設けられ、ビット線ＢＬ３に接続される。
【００７０】
深溝２は、P層２０２ｃ、埋め込み絶縁膜ＢＯＸ２、Ｐ層２０２ｂ、及び埋め込み絶縁膜ＢＯＸ１を貫通してＰ層２０２ａに達するように形成される。深溝２は、Ｐ＋層３４、Ｎ＋層５よりも浅く形成される。
【００７１】
ソース線ＳＬに接続されるＮ＋層５に接する深溝２には、トレンチゲート３が埋設される。Ｎ＋層５ａ及び５ｂに接する深溝２には、トレンチゲート３が埋設される。トレンチゲート３が埋設された深溝２の間には、トレンチゲート４が埋設される深溝２が複数設けられる。深溝２と深溝２間の基板１の領域と、深溝２の底部には、メモリセルの書き込み動作及び読み出し動作のとき、Ｐ層２０２ａ乃至ｃとは逆導電型の反転層３１が形成される。
【００７２】
ここで、Ｐ層２０２ｃとトレンチゲート３が接する領域が選択トランジスタＳＧＳＴ１ａ、選択トランジスタＳＧＤＴ１ａとなる。Ｐ層２０２ｃとトレンチゲート４が接する領域がメモリセルトランジスタＭＣＴ１ａ乃至４ａとなる。Ｐ層２０２ｂとトレンチゲート３が接する領域が選択トランジスタＳＧＳＴ１ｂ、選択トランジスタＳＧＤＴ１ｂとなる。Ｐ層２０２ｂとトレンチゲート４が接する領域がメモリセルトランジスタＭＣＴ１ｂ乃至４ｂとなる。
【００７３】
半導体記憶装置９１では、基板２０１に対して垂直方向にトランジスタを２段構成としているので、第一の実施形態の半導体記憶装置９０よりも集積度を２倍にすることができる。
【００７４】
本実施の形態では、基板２０１に対して垂直方向にトランジスタを２段攻勢にしているが必ずしもこれに限定されるものではない。例えば、図１６に示すように基板に対して垂直方向にトランジスタを４段構成にしてもよい。図１６は半導体記憶装置を示す断面図である。
【００７５】
図１６に示すように、半導体記憶装置９１ａでは、P層２０２ａ、埋め込み絶縁膜ＢＯＸ１、Ｐ層２０２ｂ、埋め込み絶縁膜ＢＯＸ２、Ｐ層２０２ｃ、埋め込み絶縁膜ＢＯＸ３、Ｐ層２０２ｄ、埋め込み絶縁膜ＢＯＸ４、及びＰ層２０２ｅから構成される基板２０１ａにＰ＋層３４、Ｎ＋層５が設けられる。
【００７６】
Ｐ＋層３４は、プレート線ＰＬに接続され、Ｐ層２０２ｅ、埋め込み絶縁膜ＢＯＸ４、Ｐ層２０２ｄ、埋め込み絶縁膜ＢＯＸ３、P層２０２ｃ、埋め込み絶縁膜ＢＯＸ２、Ｐ層２０２ｂ、埋め込み絶縁膜ＢＯＸ１を貫通してＰ層２０２ａに達するように形成される。
【００７７】
Ｎ＋層５は、ソース線ＳＬに接続され、Ｐ層２０２ｅ、埋め込み絶縁膜ＢＯＸ４、Ｐ層２０２ｄ、埋め込み絶縁膜ＢＯＸ３、P層２０２ｃ、埋め込み絶縁膜ＢＯＸ２、Ｐ層２０２ｂ、埋め込み絶縁膜ＢＯＸ１を貫通してＰ層２０２ａに達するように形成される。
【００７８】
Ｎ＋層５ｄは、埋め込み絶縁膜ＢＯＸ１と埋め込み絶縁膜ＢＯＸ２の間のＰ層２０２ｂの領域と、Ｐ層２０２ｅ、埋め込み絶縁膜ＢＯＸ４、Ｐ層２０２ｄ、埋め込み絶縁膜ＢＯＸ３、P層２０２ｃ、及び埋め込み絶縁膜ＢＯＸ２を貫通した領域に設けられ、ビット線ＢＬ４に接続される。
【００７９】
Ｎ＋層５ｃは、埋め込み絶縁膜ＢＯＸ２と埋め込み絶縁膜ＢＯＸ３の間のＰ層２０２ｃの領域と、Ｐ層２０２ｅ、埋め込み絶縁膜ＢＯＸ４、Ｐ層２０２ｄ、及び埋め込み絶縁膜ＢＯＸ３を貫通した領域に設けられ、ビット線ＢＬ３に接続される。
【００８０】
Ｎ＋層５ｂは、埋め込み絶縁膜ＢＯＸ３と埋め込み絶縁膜ＢＯＸ４の間のＰ層２０２ｄの領域と、Ｐ層２０２ｅ及び埋め込み絶縁膜ＢＯＸ４を貫通した領域に設けられ、ビット線ＢＬ２に接続される。Ｎ＋層５ａは、P層２０２ｅの領域に設けられ、ビット線ＢＬ１に接続される。
【００８１】
深溝２は、Ｐ層２０２ｅ、埋め込み絶縁膜ＢＯＸ４、Ｐ層２０２ｄ、埋め込み絶縁膜ＢＯＸ３、P層２０２ｃ、埋め込み絶縁膜ＢＯＸ２、Ｐ層２０２ｂ、埋め込み絶縁膜ＢＯＸ１を貫通してＰ層２０２ａに達するように形成される。深溝２は、Ｐ＋層３４、Ｎ＋層５よりも浅く形成される。
【００８２】
ソース線ＳＬに接続されるＮ＋層５に接する深溝２には、トレンチゲート３が埋設される。Ｎ＋層５ａ乃至５ｄに接する深溝２には、トレンチゲート３が埋設される。トレンチゲート３が埋設された深溝２の間には、トレンチゲート４が埋設される深溝２が複数設けられる。深溝２と深溝２間の基板１の領域には、メモリセルの書き込み動作及び読み出し動作のとき、Ｐ層２０２ｅ、Ｐ層２０２ｄ、Ｐ層２０２ｃ、Ｐ層２０２ｂを逆導電型に反転した反転層３１が形成される。
【００８３】
半導体記憶装置９１ａでは、基板２０１ａに対して垂直方向にトランジスタを４段構成としているので、第一の実施形態の半導体記憶装置９０よりも集積度を４倍にすることができる。
【００８４】
上述したように、本実施形態の半導体記憶装置ではメモリセルＭＣ１ａとメモリセルＭＣ１ｂが基板２０１に対して垂直方向に積層形成されている。ワード線間隔は設計最小寸法である１Ｆに設定される。
【００８５】
このため、メモリセルトランジスタ及び選択トランジスタから構成されるメモリセルを第一の実施形態よりも2倍高集積度化することができる。また、メモリセルのセルサイズを２Ｆ２にすることができる。したがって、ビット当たりのコストを低減でき、製造単価の安い半導体記憶装置９１を提供することができる。
【００８６】
なお、本実施形態では、深溝２を基板２０１に対して垂直方向に形成しているが、深溝と基板を斜め方向に回転して形成してもよい。この場合、ビット線ＢＬの取り出しが容易となる。なお、斜め方向の深溝は、斜め方向異方性エッチング技術を用いるのが好ましい。
【００８７】
（第三の実施形態）
次に、本発明の第三の実施形態に係る半導体記憶装置について、図面を参照して説明する。
【００８８】
図１７は半導体記憶装置を示す図、図１７（ａ）は半導体記憶装置を示す回路図、図１７（ｂ）は半導体記憶装置を示す平面図である。図１８は半導体記憶装置を示す拡大平面図である。本実施形態では、分離溝に埋設される絶縁膜を半導体基板に設け、メモリセルを構成する選択トランジスタ及びメモリセルトランジスタのゲートを、分離溝を跨いで形成される深溝に埋設されたトレンチゲートとし、分離溝で分離されるトレンチゲートの両端部に２つのトランジスタを形成している。
【００８９】
以下、第一の実施形態と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。
【００９０】
図１７（ａ）に示すように、半導体記憶装置９２には、メモリセルＭＣ１１及びＭＣ１２を含め複数のメモリセルが設けられる。複数のメモリセルはメモリセルブロックを構成する。半導体記憶装置９２は、チャージトラップ型フラッシュ（ＣＴＦ；Charge  Trap  Flash）構造のＮＡＮＤ型フラッシュメモリである。
【００９１】
メモリセルＭＣ１１には、ビット線ＢＬ３側に選択トランジスタＳＧＤＴ１ａが設けられ、ソース線ＳＬ側に選択トランジスタＳＧＳＴ１ａが設けられ、その間に直列接続される複数のメモリセルトランジスタ（ＭＣＴ１ａ乃至４ａ）が設けられる。
【００９２】
メモリセルＭＣ１２には、ビット線ＢＬ４側に選択トランジスタＳＧＤＴ１ｂが設けられ、ソース線ＳＬ側に選択トランジスタＳＧＳＴ１ｂが設けられ、その間に直列接続される複数のメモリセルトランジスタ（ＭＣＴ１ｂ乃至４ｂ）が設けられる。
【００９３】
図１７（ｂ）に示すように、半導体記憶装置９２では、メモリセルが図中水平方向に直列接続され、例えばメモリセルＭＣ１１とメモリセルＭＣ１２を構成するトランジスタがゲートを共有している。
【００９４】
具体的には、選択トランジスタＳＧＳＴ１ａと選択トランジスタＳＧＳＴ１ｂが同一のトレンチゲート３ａを共有し、選択トランジスタＳＧＤＴ１ａと選択トランジスタＳＧＤＴ１ｂが同一のトレンチゲート３ａを共有している。メモリセルトランジスタＭＣＴ１ａとメモリセルトランジスタＭＣＴ１ｂ、メモリセルトランジスタＭＣＴ２ａとメモリセルトランジスタＭＣＴ２ｂ、メモリセルトランジスタＭＣＴ３ａとメモリセルトランジスタＭＣＴ３ｂ、メモリセルトランジスタＭＣＴ４ａとメモリセルトランジスタＭＣＴ４ｂがそれぞれ同一のトレンチゲート４ａを共有している。トレンチゲート３ａとトレンチゲート４ａは四角柱形状を有している。
【００９５】
図１８に示すように、深溝２ａは四角柱形状を有し、図中水平方向が長く四角柱形状を有する分離溝５１に埋設された絶縁膜５２（分離溝絶縁膜）を跨ぐように半導体基板１に設けられる。深溝２ａは、絶縁膜５２（分離溝絶縁膜）よりも浅く形成されている。
【００９６】
ソース線コンタクトＳＬＣと接する深溝２ａにはトレンチゲート３ａが埋設される。ビット線コンタクトＢＬＣと接する深溝２ａにはトレンチゲート３ａが埋設される。トレンチゲート３ａは第一の実施形態のトレンチゲート３と同様な構造を有する。ソース線コンタクトＳＬＣと接する深溝２ａとビット線コンタクトＢＬＣと接する深溝２ａの間の複数の深溝２ａには、トレンチゲート４ａが埋設される。トレンチゲート４ａは第一の実施形態のトレンチゲート４と同様な構造を有する。
【００９７】
選択トランジスタＳＧＳＴ１ａと選択トランジスタＳＧＳＴ１ｂは、絶縁膜５２（分離溝絶縁膜）で分断される。絶縁膜５２（分離溝絶縁膜）で分断されるトレンチゲート３ａの一方端（図中上端）と半導体基板１が接する領域が選択トランジスタＳＧＳＴ１ａとなる。絶縁膜５２（分離溝絶縁膜）で分断されるトレンチゲート３ａの他方端（図中下端）と半導体基板１が接する領域が選択トランジスタＳＧＳＴ１ｂとなる。
【００９８】
選択トランジスタＳＧＤＴ１ａと選択トランジスタＳＧＤＴ１ｂは、絶縁膜５２（分離溝絶縁膜）で分断される。絶縁膜５２（分離溝絶縁膜）で分断されるトレンチゲート３ａの一方端（図中上端）と半導体基板１が接する領域が選択トランジスタＳＧＤＴ１ａとなる。絶縁膜５２（分離溝絶縁膜）で分断されるトレンチゲート３ａの他方端（図中下端）と半導体基板１が接する領域が選択トランジスタＳＧＤＴ１ｂとなる。
【００９９】
メモリトセルランジスタＭＣＴ１ａとメモリセルトランジスタＭＣＴ１ｂ、メモリトセルランジスタＭＣＴ２ａとメモリセルトランジスタＭＣＴ２ｂ、メモリトセルランジスタＭＣＴ３ａとメモリセルトランジスタＭＣＴ３ｂ、メモリトセルランジスタＭＣＴ４ａとメモリセルトランジスタＭＣＴ４ｂは、それぞれ絶縁膜５２（分離溝絶縁膜）で分断される。
【０１００】
絶縁膜５２（分離溝絶縁膜）で分断されるトレンチゲート４ａの一方端（図中上端）と半導体基板１が接する領域がメモリトセルランジスタＭＣＴ１ａ、メモリトセルランジスタＭＣＴ２ａ、メモリトセルランジスタＭＣＴ３ａ、メモリトセルランジスタＭＣＴ４ａとなる。絶縁膜５２（分離溝絶縁膜）で分断されるトレンチゲート４ａの他方端（図中下端）と半導体基板１が接する領域がメモリトセルランジスタＭＣＴ１ｂ、メモリトセルランジスタＭＣＴ２ｂ、メモリトセルランジスタＭＣＴ３ｂ、メモリトセルランジスタＭＣＴ４ｂとなる。
【０１０１】
メモリセルトランジスタＭＣＴ１ａ乃至４ａ、メモリセルトランジスタＭＣＴ１ｂ乃至４ｂは、ワード線間隔Ｗｗｌ１のピッチで配置される。メモリセルトランジスタＭＣＴ１ａ乃至４ａ、メモリセルトランジスタＭＣＴ１ｂ乃至４ｂは、互いにトレンチゲート間隔Ｗｇｐ１で離間配置され、メモリセルの書き込み動作及び読み出し動作のときに半導体基板１とは逆導電型（Ｎ型）の反転層３１が形成される。
【０１０２】
選択トランジスタＳＧＳＴ１ａとメモリセルトランジスタＭＣＴ１ａ、選択トランジスタＳＧＳＴ１ｂとメモリセルトランジスタＭＣＴ１ｂは、トレンチゲート間隔Ｗｇｐ２で離間配置され、メモリセルの書き込み動作及び読み出し動作のときに半導体基板１とは逆導電型（Ｎ型）の反転層３１が形成される。
【０１０３】
選択トランジスタＳＧＤＴ１ａとメモリセルトランジスタＭＣＴ４ａ、選択トランジスタＳＧＤＴ１ｂとメモリセルトランジスタＭＣＴ４ｂは、トレンチゲート間隔Ｗｇｐ３で離間配置され、メモリセルの書き込み動作及び読み出し動作のときに半導体基板１とは逆導電型（Ｎ型）の反転層３１が形成される。
【０１０４】
メモリセルの書き込み動作及び読み出し動作のとき、選択トランジスタＳＧＳＴ１ａ、メモリセルトランジスタＭＣＴ１ａ乃至４ａ、及び選択トランジスタＳＧＤＴ１ａにそれぞれ反転層３１が形成される。メモリセルの読み出し動作のとき、メモリセルトランジスタの記憶情報がソース線ＳＬからビット線ＢＬ方向に流れる（ビット線ＢＬ３から情報が読み出される）。
【０１０５】
メモリセルの書き込み動作及び読み出し動作のとき、選択トランジスタＳＧＳＴ１ｂ、メモリセルトランジスタＭＣＴ１ｂ乃至４ｂ、及び選択トランジスタＳＧＤＴ１ｂにそれぞれ反転層３１が形成される。メモリセルの読み出し動作のとき、メモリセルトランジスタの記憶情報がソース線ＳＬからビット線ＢＬ方向に流れる（ビット線ＢＬ４から情報が読み出される）。
【０１０６】
次に、半導体記憶装置の動作について、図１９乃至２１を参照して説明する。図１９は半導体記憶装置の書き込み動作を説明する図である。
【０１０７】
図１９に示すように、メモリセルブロックのワード線ＷＬ２とビット線ＢＬ３で選択される選択メモリセルトランジスタ（ＭＣＴ２ａ）に書き込み動作を行う場合、選択メモリセルトランジスタ（ＭＣＴ２ａ）に“０（ゼロ）”を書き込むとき、対応するビット線ＢＬを“０Ｖ”にし、選択トランジスタに“１”を書き込むとき、対応するビット線ＢＬを昇圧された高電位側電源電圧Ｖｄｄにする。ソース線ＳＬを０Ｖにする。プレート線ＰＬを０Ｖにする。選択線ＳＧＤを（＋）電圧である制御電圧Ｖｓｇ１にし、選択線ＳＧＳに（＋）電圧である制御電圧Ｖｓｇ２を印加して選択トランジスタ（ＳＧＳＴ１ａ、ＳＧＤＴ１ａ）を“ＯＮ”させる。選択されたワード線ＷＬ２を書き込み電圧Ｖｐｇｍにし、非選択のワード線ＷＬを中間電圧Ｖｍにしている。
【０１０８】
ここで、書き込み電圧Ｖｐｇｍを、例えば２０Ｖに設定し、中間電圧Ｖｍを、例えば６Ｖに設定している。このため、メモリセルトランジスタの周囲及び間、メモリセルトランジスタと選択トランジスタの周囲及び間の半導体基板１に反転層が形成され、ソース或いはドレインとなるＮ＋層がなくともメモリセルトランジスタの書き込み動作が可能となる。
【０１０９】
図２０は半導体記憶装置の読み出し動作を説明する図である。図２０に示すように、メモリセルブロックのワード線ＷＬ２とビット線ＢＬ３で選択される選択メモリセルトランジスタ（ＭＣＴ２ａ）の読み出し動作を行う場合、対応するビット線ＢＬを（＋）電圧のプリチャージ電圧Ｖｂｌにし、ソース線ＳＬを０Ｖにする。プレート線ＰＬを０Ｖにする。選択線ＳＧＤを（＋）電圧である制御電圧Ｖｓｇ１にし、選択線ＳＧＳに（＋）電圧である制御電圧Ｖｓｇ２を印加して選択トランジスタ（ＳＧＳＴ１ａ、ＳＧＤＴ１ａ）を“ＯＮ”させる。選択されたワード線ＷＬ２を０Ｖにし、非選択のワード線ＷＬをパス電圧Ｖｒｅａｄにしている。
【０１１０】
ここで、パス電圧Ｖｒｅａｄを、例えば５．５Ｖに設定している。このため、メモリセルトランジスタのトレンチゲートの周囲及び間、メモリセルトランジスタと選択トランジスタの周囲及び間の半導体基板１に反転層が形成され、ソース或いはドレインとなるＮ＋層がなくともメモリセルトランジスタの読み出し動作が可能となる。
【０１１１】
図２１は半導体記憶装置の一括消去動作を説明する図である。図２１に示すように、メモリセルブロックの一括消去動作を行う場合、例えば対応するビット線ＢＬ、選択線ＳＧＤ、ソース線ＳＬ、及び選択線ＳＧＳをフローティングにし、プレート線ＰＬ（半導体基板１）を消去電圧Ｖｅｒａにし、ワード線ＷＬを０Ｖにする。なお、プレート線ＰＬをPウエル層に形成している場合には、このＰウエル層に消去電圧Ｖｅｒａを加える。
【０１１２】
ここで、消去電圧Ｖｅｒａを、例えば２０Ｖに設定している。このため、メモリセルブロックのメモリセルトランジスタに格納される情報は一括消去される。選択線ＳＧＤ、選択線ＳＧＳをフローティングにしているが、消去電圧Ｖｅｒａに設定する場合もある。
【０１１３】
上述したように、本実施形態の半導体記憶装置では、分離溝５１に埋設された絶縁膜５２を跨ぐように半導体基板１に深溝２ａが形成される。メモリセルＭＣ１１とメモリセルＭＣ１２を構成するトランジスタが深溝２ａに埋設されたトレンチゲートを共有している。
【０１１４】
このため、メモリセルトランジスタ及び選択トランジスタから構成されるメモリセルを第一の実施形態よりも高集積度化することができる。したがって、ビット当たりのコストを低減でき、製造単価の安い半導体記憶装置９２を提供することができる。
【０１１５】
なお、本実施形態では、分離溝５１に埋設された絶縁膜５２を跨ぐように半導体基板１に深溝２ａが形成しているが、半導体基板１の代わりに半導体層と埋め込み絶縁膜から構成される基板を用いてもよい。
【０１１６】
（第四の実施形態）
次に、本発明の第四の実施形態に係る半導体記憶装置のデコーダについて、図面を参照して説明する。図２２はカラムデコーダを示す図、図２２（ａ）はカラムデコーダを示す回路図、図２２（ｂ）はカラムデコーダを示す拡大平面図である。本実施形態では、周囲をＮウエルで分離されたＰ層に、第一の実施形態と同様に深溝に埋設されたトレンチゲートを形成し、カラム制御トランジスタ及びカラム選択トランジスタから構成されるカラムデコーダを設けている。
【０１１７】
図２２（ａ）に示すように、カラムデコーダ１００は、例えば半導体記憶装置のメモリセルのビット線情報が入力され、書き込み動作や読み出し動作のときに、必要なビット線を選択するセレクト回路として機能する。
【０１１８】
カラムデコーダ１００には、ビット線とデコード線ＤＣＬの間にデコーダユニット１１０が図中水平方向にｍ個並列配置される。デコーダユニット１１０は、直列接続されるカラム選択トランジスタＳＣＤＤＴ、ｎ個のカラム制御トランジスタ（ＣＳＴ１、ＣＳＴ２、ＣＳＴ３、・・・、ＣＳＴｎ）、及びカラム選択トランジスタＳＣＤＳＴから構成される。デコーダユニット１１０には、カラムプレート線ＣＰＬが設けられる。
【０１１９】
カラム選択トランジスタＳＣＤＤＴは、ゲートがカラム選択線ＳＣＤＤに接続される。カラム選択トランジスタＳＣＤＳＴは、ゲートがカラム選択線ＳＣＤＳに接続される。カラム制御トランジスタＣＳＴ１は、ゲートがカラム制御線ＣＳ１に接続される。カラム制御トランジスタＣＳＴ２は、ゲートがカラム制御線ＣＳ２に接続される。カラム制御トランジスタＣＳＴ３は、ゲートがカラム制御線ＣＳ３に接続される。カラム制御トランジスタＣＳＴｎは、ゲートがカラム制御線ＣＳｎに接続される。
【０１２０】
カラムデコーダ１００は、これまで半導体記憶装置に使用されているカラムデコーダよりも高集積度化が可能である。詳細は後述する。
【０１２１】
図２２（ｂ）に示すように、デコーダユニット１１０には、周囲をＮウエル層６０で分離されたＰ層６１が設けられ、Ｐ層６１にはカラムプレート線ＣＰＬｍに接続されるＰ＋層が設けられる。直列接続されるカラム選択トランジスタＳＣＤＤＴ、ｎ個のカラム制御トランジスタ（ＣＳＴ１、ＣＳＴ２、ＣＳＴ３、・・・、ＣＳＴｎ）、及びカラム選択トランジスタＳＣＤＳＴは、周囲をＮウエル層６０で分離されたＰ層６１に設けられる。カラム選択トランジスタＳＣＤＤＴ、ｎ個のカラム制御トランジスタ（ＣＳＴ１、ＣＳＴ２、ＣＳＴ３、・・・、ＣＳＴｎ）、及びカラム選択トランジスタＳＣＤＳＴは、第一の実施形態のメモリセルと同様な配置及び構造を有する。
【０１２２】
カラム選択トランジスタＳＣＤＤＴは、ビット線に接続され、ビット線情報が入力されるＮ＋層と接している。カラム選択トランジスタＳＣＤＤＴは、四角柱形状のトレンチゲートを有し、第一の実施形態の選択トランジスタＳＧＤＴ１と同様な構造を有する。
【０１２３】
カラム選択トランジスタＳＣＤＳＴは、デコード線ＤＣＬｍに接続され、Ｎ＋層と接している。カラム選択トランジスタＳＣＤＳＴは、四角柱形状のトレンチゲートを有し、第一の実施形態の選択トランジスタＳＧＳＴ１と同様な構造を有する。
【０１２４】
カラム選択トランジスタＳＣＤＤＴとカラム選択トランジスタＳＣＤＳＴに設けられるｎ個のカラム制御トランジスタ（ＣＳＴ１、ＣＳＴ２、ＣＳＴ３、・・・、ＣＳＴｎ）は、それぞれ四角柱形状のトレンチゲートを有し、第一の実施形態のメモリセルトランジスタと同様な構造を有する。ここでは、ｎ個のカラム制御トランジスタ（ＣＳＴ１、ＣＳＴ２、ＣＳＴ３、・・・、ＣＳＴｎ）は、１ビット（２つ）の閾値を有するが２ビット以上の閾値を有してもよい。
【０１２５】
次に、カラムデコーダの動作について図２３乃至２５を参照して説明する。図２３はカラムデコーダの消去動作を説明する図である。
【０１２６】
図２３に示すように、カラムデコーダ１００の消去動作では、ビット線側のカラム選択線ＳＣＤＤ、デコード線ＤＣＬ、及びカラムプレート線ＣＰＬを０Ｖにし、カラム制御線ＣＳを消去電圧Ｖｂａｃにし、カラム選択線ＳＣＤＳを制御電圧Ｖｓｃ１にする。例えば、消去電圧Ｖｂａｃを２０Ｖ、制御電圧Ｖｓｃ１を１１Ｖに設定し、ｎ個のカラム制御トランジスタ（ＣＳＴ１、ＣＳＴ２、ＣＳＴ３、・・・、ＣＳＴｎ）に４Ｖから５Ｖの間の閾値を書き込む。この結果、バック一括消去がなされる。
【０１２７】
図２４はカラムデコーダの書き込み動作を説明する図である。図２４に示すように、カラム制御線ＣＳ１、デコード線ＤＣＬ２、カラムプレート線ＣＰＬ２で選択されたカラム制御トランジスタＣＳＴ１ｂに書き込み動作を行う場合、カラム選択線ＳＣＤＤ及びＳＣＤＳを制御電圧Ｖｓｃ１にし、デコード線ＤＣＬをフローティングにする。選択されたカラム制御線ＣＳ１を０Ｖにし、非選択のカラム制御線ＣＳを書き込み電圧Ｖｒｅａｄｃｓにし、選択されたカラムプレート線ＣＰＬ２を書き込み電圧Ｖｗｒにする。例えば、書き込み電圧Ｖｗｒを２０Ｖ、書き込み電圧Ｖｒｅａｄｃｓを９Ｖ、制御電圧Ｖｓｃ１を１１Ｖに設定し、選択されたカラム制御トランジスタＣＳＴ１ｂに０Ｖよりも低い閾値を書き込む。この結果、バック書き込みがなされる。
【０１２８】
図２５はカラムデコーダの動作を説明する図である。図２５は、図２４のように書き込み動作された状態でのカラムデコードの動作である。
【０１２９】
図２５に示すように、選択されたデコード線ＤＣＬ２をアクティブにする場合、カラム選択線ＳＣＤＤ及びＳＣＤＳを制御電圧Ｖｓｃ２にし、カラムプレート線ＣＰＬを０Ｖにする。選択されたカラム制御線ＣＳ１を０Ｖにし、非選択のカラム制御線ＣＳを制御電圧Ｖａｃにする。例えば、制御電圧Ｖｓｃ２及び制御電圧Ｖａｃを５Ｖに設定する。この設定により、カラム制御線ＣＳ１に接続されるカラム制御トランジスタＣＳＴ１ｂがオンし、他のカラム制御トランジスタＣＳＴ１がオフするので、選択されたデコード線ＤＣＬ２がアクティブとなり、非選択のデコード線ＤＣＬがノンアクティブとなる。
【０１３０】
上述したように、本実施形態のデコーダでは、直列接続されるカラム選択トランジスタＳＣＤＤＴ、ｎ個のカラム制御トランジスタ（ＣＳＴ１、ＣＳＴ２、ＣＳＴ３、・・・、ＣＳＴｎ）、及びカラム選択トランジスタＳＣＤＳＴから構成されるデコーダユニット１１０が設けられる。デコーダユニット１１０には、カラムプレート線ＣＰＬが設けられる。カラム選択トランジスタＳＣＤＤＴ、ｎ個のカラム制御トランジスタ（ＣＳＴ１、ＣＳＴ２、ＣＳＴ３、・・・、ＣＳＴｎ）、及びカラム選択トランジスタＳＣＤＳＴは第一の実施形態のメモリセルと同様な配置及び形状を有する。
【０１３１】
このため、出荷段階で１回のデータ書き込みで対応できるので設計の自由度が向上することができる。また従来よりも高集積度化することができる。したがって、製造単価の安いカラムデコーダ１００を提供することができる。
【０１３２】
なお、本実施形態では、カラムデコーダ１００を半導体記憶装置に適用しているが必ずしもこれに限定されるものではない。半導体集積回路や半導体集計回路モジュールなどに使用されるデコーダにも適用することができる。
【０１３３】
（第五の実施形態）
次に、本発明の第五の実施形態に係る半導体記憶装置のデコーダについて、図面を参照して説明する。図２６はカラムデコーダを示す図である。本実施形態では、第三の実施形態と同様に深溝に埋設されたトレンチゲートを形成し、カラム制御トランジスタ及びカラム選択トランジスタから構成されるカラムデコーダを設けている。
【０１３４】
図２６に示すように、カラムデコーダ１０１は、例えば半導体記憶装置のメモリセルのビット線情報が入力され、書き込み動作や読み出し動作のときに、必要なビット線を選択するセレクト回路として機能する。
【０１３５】
カラムデコーダ１０１には、ビット線とデコード線ＤＣＬの間にデコーダユニット１１０ａと、デコーダユニット１１０ａとカラムプレート線ＣＰＬを共有し、デコーダユニット１１０ａに隣接配置されるデコーダユニット１１０ｂとが図中水平方向にｍ個並列配置される。
【０１３６】
デコーダユニット１１０ａは、直列接続されるカラム選択トランジスタＳＣＤＤＴａ、ｎ個のカラム制御トランジスタ（ＣＳＴ１ａ、ＣＳＴ２ａ、ＣＳＴ３ａ、・・・、ＣＳＴｎａ）、及びカラム選択トランジスタＳＣＤＳＴａから構成される。カラム選択トランジスタＳＣＤＤＴａは、ゲートがカラム選択線ＳＣＤＤ１に接続される。カラム選択トランジスタＳＣＤＳＴａは、ゲートがカラム選択線ＳＣＤＳ１に接続される。
【０１３７】
デコーダユニット１１０ｂは、直列接続されるカラム選択トランジスタＳＣＤＤＴｂ、ｎ個のカラム制御トランジスタ（ＣＳＴ１ｂ、ＣＳＴ２ｂ、ＣＳＴ３ｂ、・・・、ＣＳＴｎｂ）、及びカラム選択トランジスタＳＣＤＳＴｂから構成される。カラム選択トランジスタＳＣＤＤＴｂは、ゲートがカラム選択線ＳＣＤＤ２に接続される。カラム選択トランジスタＳＣＤＳＴｂは、ゲートがカラム選択線ＳＣＤＳ２に接続される。
【０１３８】
次に、デコード線本数に対してトランジスタの数を最小化したカラムデコーダについて図２７及び図２８を参照して説明する。ここでは、デコード線ＤＣＬが４本で、各デコード線ＤＣＬに対して２つのカラム制御トランジスタを設けている。
【０１３９】
図２７は多値のカラム制御トランジスタを説明する図である。図２８はカラムデコーダの動作を説明する図である。
【０１４０】
図２７に示すように、カラム制御トランジスタは２ビット（４つ）の閾値有する。具体的には、０Ｖよりも低い閾値Ｖｔｈ“１１”、０Ｖよりも高い閾値Ｖｔｈ“１０”、閾値Ｖｔｈ“１０”よりも高い閾値Ｖｔｈ“０１”、閾値Ｖｔｈ“０１”よりも高い閾値Ｖｔｈ“００”の４種類である。閾値Ｖｔｈ“１１”、閾値Ｖｔｈ“１０”、閾値Ｖｔｈ“０１”、及び閾値Ｖｔｈ“００”は、互いに離間して分布しており、オーバーラップしない。
【０１４１】
図２８に示すように、第四の実施形態でのカラムデコーダの書き込み（図２４）と同様な方法で、多値のカラム制御トランジスタにデータを書き込む。
【０１４２】
例えば、カラム制御トランジスタＣＳＴ１１ａに閾値Ｖｔｈ“１０”、カラム制御トランジスタＣＳＴ２１ａに閾値Ｖｔｈ“０１”、カラム制御トランジスタＣＳＴ１１ｂに閾値Ｖｔｈ“１０”、カラム制御トランジスタＣＳＴ２１ｂに閾値Ｖｔｈ“０１”、カラム制御トランジスタＣＳＴ１２ａに閾値Ｖｔｈ“００”、カラム制御トランジスタＣＳＴ２２ａに閾値Ｖｔｈ“１１”、カラム制御トランジスタＣＳＴ１２ｂに閾値Ｖｔｈ“００”、カラム制御トランジスタＣＳＴ２２ｂに閾値Ｖｔｈ“１１”を書き込む。
【０１４３】
カラムデコーダの動作（デコード線ＤＣＬの選択動作）では、デコード線ＤＣＬ１を選択する場合、カラム選択線ＳＣＤＤ１及びＳＣＤＳ１を制御電圧Ｖｓｃ２にし、カラム選択線ＳＣＤＤ２及びＳＣＤＳ２を０Ｖにする。カラム制御線ＣＳ１及びＣＳ２を制御電圧Ｖｃｓ０１に設定する。
【０１４４】
この設定により、カラム選択トランジスタＳＣＤＤＴ１ａ、カラム制御トランジスタＣＳＴ１１ａ、カラム制御トランジスタＣＳＴ２１ａ、及びカラム選択トランジスタＳＣＤＳＴ１ａがオンしてデコード線ＤＣＬ１がアクティブとなる。
【０１４５】
デコード線ＤＣＬ２を選択する場合、カラム選択線ＳＣＤＤ１及びＳＣＤＳ１を０Ｖにし、カラム選択線ＳＣＤＤ２及びＳＣＤＳ２を制御電圧Ｖｓｃ２にする。カラム制御線ＣＳ１及びＣＳ２を制御電圧Ｖｃｓ０１に設定する。
【０１４６】
この設定により、カラム選択トランジスタＳＣＤＤＴ１ｂ、カラム制御トランジスタＣＳＴ１１ｂ、カラム制御トランジスタＣＳＴ２１ｂ、及びカラム選択トランジスタＳＣＤＳＴ１ｂがオンしてデコード線ＤＣＬ２がアクティブとなる。
【０１４７】
デコード線ＤＣＬ３を選択する場合、カラム選択線ＳＣＤＤ１及びＳＣＤＳ１を０Ｖにし、カラム選択線ＳＣＤＤ２及びＳＣＤＳ２を制御電圧Ｖｓｃ２にする。カラム制御線ＣＳ１を制御電圧Ｖｃｓ００に設定し、カラム制御線ＣＳ２を制御電圧Ｖｃｓ１１に設定する。
【０１４８】
この設定により、カラム選択トランジスタＳＣＤＤＴ２ａ、カラム制御トランジスタＣＳＴ１２ａ、カラム制御トランジスタＣＳＴ２２ａ、及びカラム選択トランジスタＳＣＤＳＴ２ａがオンしてデコード線ＤＣＬ３がアクティブとなる。
【０１４９】
デコード線ＤＣＬ４を選択する場合、カラム選択線ＳＣＤＤ１及びＳＣＤＳ１を制御電圧Ｖｓｃ２にし、カラム選択線ＳＣＤＤ２及びＳＣＤＳ２を０Ｖにする。カラム制御線ＣＳ１を制御電圧Ｖｃｓ００に設定し、カラム制御線ＣＳ２を制御電圧Ｖｃｓ１１に設定する。
【０１５０】
この設定により、カラム選択トランジスタＳＣＤＤＴ２ｂ、カラム制御トランジスタＣＳＴ１２ｂ、カラム制御トランジスタＣＳＴ２２ｂ、及びカラム選択トランジスタＳＣＤＳＴ２ｂがオンしてデコード線ＤＣＬ４がアクティブとなる。
【０１５１】
２ビット（４つ）の閾値を有するカラム制御トランジスタでは、例えば、カラム制御線ＣＳの本数を４本、即ち直列接続されるカラム制御トランジスタの数を４つにすると１６本（２４本）のデコード線ＤＣＬのいずれか１本をアクティブにすることができる。
【０１５２】
上述したように、本実施形態のデコーダでは、デコーダユニット１１０ａとデコーダユニット１１０ｂが隣接配置され、カラムプレート線ＣＰＬを共有する。デコーダユニット１１０ａとデコーダユニット１１０ｂを構成するトランジスタは、第一の実施形態のメモリセルと同様な配置及び形状を有する。
【０１５３】
このため、出荷段階で１回のデータ書き込みで対応できるので設計の自由度が向上することができる。また第四の実施形態よりも高集積度化することができる。したがって、製造単価の安いカラムデコーダ１０１を提供することができる。
【０１５４】
なお、本実施形態では、カラムデコーダ１０１を半導体記憶装置に適用しているが必ずしもこれに限定されるものではない。半導体集積回路や半導体集計回路モジュールなどに使用されるデコーダにも適用することができる。
【０１５５】
（第六の実施形態）
次に、本発明の第六の実施形態に係る半導体記憶装置について、図面を参照して説明する。図２９は半導体記憶装置を示す回路図である。図３０は半導体記憶装置を示す断面図である。本実施形態では、深溝に埋設されたトレンチゲートを形成し、選択トランジスタ及びメモリセルトランジスタから構成されるメモリセルブロックと、周囲をＮウエルで分離されたＰ層に、深溝に埋設されたトレンチゲートを形成し、カラム制御トランジスタ及びカラム選択トランジスタから構成されるカラムデコーダとを同一基板上に形成している。
【０１５６】
図２９に示すように、半導体記憶装置９３には、メモリセルブロックＭＣＢ１とカラムデコーダ１００が設けられる。半導体記憶装置９３は、チャージトラップ型フラッシュ（ＣＴＦ；Charge  Trap  Flash）構造のＮＡＮＤ型フラッシュメモリである。
【０１５７】
メモリセルブロックＭＣＢ１は、ソース線ＳＬとビット線ＢＬの間に設けられるメモリセルが複数並列配置される。このメモリセルは、直列接続されるｎ個のメモリセルトランジスタを有し、第一の実施例と同様な配置及び構造を有する。メモリセルブロックＭＣＢ１は、ｎ本のワード線が設けられる。
【０１５８】
カラムデコーダ１００は、メモリセルブロックＭＣＢ１に隣接配置され、メモリセルブロックＭＣＢ１のワード線ＷＬ本数よりも少ないｋ本のカラム制御線ＣＳが設けられる。ビット線ＢＬ１のビット線情報は、デコード線ＤＣＬ１に伝達される。ビット線ＢＬ２のビット線情報は、デコード線ＤＣＬ２に伝達される。ビット線ＢＬ３のビット線情報は、デコード線ＤＣＬ３に伝達される。ビット線ＢＬｍのビット線情報は、デコード線ＤＣＬｍに伝達される。
【０１５９】
図３０に示すように、半導体記憶装置９３では、メモリセルブロックＭＣＢ１がＰ型の半導体基板１に設けられる。Ｐ型の半導体基板１にＮウエル２００が設けられる。Ｎウエル２００にＰウエル２０３が設けられる。カラムデコーダ１００を構成するデコーダブロック１１０は、Ｎウエル２００によりＰ型の半導体基板１と分離されたＰウエル２０３に設けられる。
【０１６０】
上述したように、本実施形態の半導体記憶装置では、メモリセルブロックＭＣＢ１と、メモリセルブロックＭＣＢ１に隣接配置されるカラムデコーダ１００が設けられる。メモリセルとカラムデコーダ１００を構成するトランジスタはトレンチゲートを有し、同様な配置及び構造を有する。デコーダブロック１１０は、半導体基板１とはＮウエル２００により分離される。
【０１６１】
このため、メモリセルトランジスタ及び選択トランジスタから構成されるメモリセルを高集積度化することができる。また、出荷段階で１回のデータ書き込みで対応できるのでカラムデコーダ１００を設計の自由度が向上することができる。また、従来よりもカラムデコーダ１００を高集積度化することができる。したがって、ビット当たりのコストを低減でき、メモリセルの周辺回路のコストを低減でき、製造単価の安い半導体記憶装置９３を提供することができる。
【０１６２】
（第七の実施形態）
次に、本発明の第七の実施形態に係る半導体記憶装置について、図面を参照して説明する。図３１は半導体記憶装置を示す回路図である。図３２は半導体記憶装置を示す拡大平面図である。図３３は図３２のＣ−Ｃ線に沿う断面図である。図３４は図３２のＤ−Ｄ線に沿う断面図である。本実施形態では、分離溝に埋設される絶縁膜を跨ぐ深溝に埋設されたトレンチゲートを形成し、選択トランジスタ及びメモリセルトランジスタから構成されるメモリセルブロックと、分離溝に埋設される絶縁膜を跨ぐ深溝に埋設されたトレンチゲートを形成し、カラム制御トランジスタ及びカラム選択トランジスタから構成されるカラムデコーダとを同一基板上に形成している。
【０１６３】
図３１に示すように、半導体記憶装置９４には、メモリセルブロックＭＣＢ２とカラムデコーダ１０１が設けられる。半導体記憶装置９４は、チャージトラップ型フラッシュ（ＣＴＦ；Charge  Trap  Flash）構造のＮＡＮＤ型フラッシュメモリである。
【０１６４】
メモリセルブロックＭＣＢ２は、ソース線ＳＬとビット線ＢＬの間に設けられ、選択線ＳＧＳ１、ワード線ＷＬ１乃至ｎ、選択線ＳＧＤ１に接続される第一のメモリセルと、ソース線ＳＬとビット線ＢＬの間に設けられ、選択線ＳＧＳ２、ワード線ＷＬ１乃至ｎ、選択線ＳＧＤ２に接続される第二のメモリセルとが交互に複数並列配置される。
【０１６５】
カラムデコーダ１０１は、メモリセルブロックＭＣＢ２に隣接配置され、メモリセルブロックＭＣＢ２のワード線ＷＬ本数よりも少ないｋ本のカラム制御線ＣＳが設けられる。
【０１６６】
ビット線ＢＬ１のビット線情報は、デコード線ＤＣＬ１に伝達される。ビット線ＢＬ２のビット線情報は、デコード線ＤＣＬ２に伝達される。ビット線ＢＬ３のビット線情報は、デコード線ＤＣＬ３に伝達される。ビット線ＢＬ４のビット線情報は、デコード線ＤＣＬ４に伝達される。ビット線ＢＬｍ−１のビット線情報は、デコード線ＤＣＬｍ−１に伝達される。ビット線ＢＬｍのビット線情報は、デコード線ＤＣＬｍに伝達される。
【０１６７】
図３２に示すように、メモリセルブロックＭＣＢ２を構成するメモリセルは、半導体基板１に設けられ、第三の実施形態と同様に、選択トランジスタＳＧＳＴ、メモリトセルランジスタＭＣＴ、選択トランジスタＳＧＤＴのトレンチゲートが分離溝５１に埋設された絶縁膜５２（分離溝絶縁膜）で分断されている。絶縁膜５２（分離溝絶縁膜）で分断されるトレンチゲートの一方端（図中上側）と他方端（図中下側）にそれぞれメモリセルが設けられる。なお、図３４に示すように、絶縁膜５２（分離溝絶縁膜）は、トレンチゲートよりも深い。
【０１６８】
選択線ＳＧＳ１と選択線ＳＧＤ１は図中上部の選択トランジスタに接続され、選択線ＳＧＳ２と選択線ＳＧＤ２は図中上部の選択トランジスタに接続される。
【０１６９】
カラムデコーダ１０１を構成するデコーダユニットは、Ｎウエル２００により半導体基板１と分離されるＰウエル２０３に設けられる。第三の実施形態と同様に、カラム選択トランジスタＳＣＤＤＴ、カラム制御トランジスタ、カラム選択トランジスタＳＣＤＳＴのトレンチゲートが分離溝５１に埋設された絶縁膜５２（分離溝絶縁膜）で分断されている。絶縁膜５２（分離溝絶縁膜）で分断されるトレンチゲートの一方端（図中上側）と他方端（図中下側）にデコーダユニットがそれぞれ設けられる。なお、図３３に示すように、Ｎウエル２００はＰウエル２０３及び絶縁膜５２（分離溝絶縁膜）よりも深く、Ｐウエル２０３は絶縁膜５２（分離溝絶縁膜）よりも深い。
【０１７０】
上述したように、本実施形態の半導体記憶装置では、メモリセルブロックＭＣＢ２と、メモリセルブロックＭＣＢ２に隣接配置されるカラムデコーダ１０１が設けられる。メモリセルとカラムデコーダ１０１を構成するトランジスタはトレンチゲートを有し、同様な配置及び構造を有する。デコーダブロックは、半導体基板１とはＮウエル２００により分離される。
【０１７１】
このため、メモリセルトランジスタ及び選択トランジスタから構成されるメモリセルを高集積度化することができる。また、出荷段階で１回のデータ書き込みで対応できるのでカラムデコーダ１０１を設計の自由度が向上することができる。また、従来よりもカラムデコーダ１０１を高集積度化することができる。したがって、ビット当たりのコストを低減でき、メモリセルの周辺回路のコストを低減でき、製造単価の安い半導体記憶装置９４を提供することができる。
【０１７２】
本発明は、上記実施形態に限定されるものではなく、発明の趣旨を逸脱しない範囲で、種々、変更してもよい。
【０１７３】
実施形態では、ＣＴＦ構造のＮＡＮＤ型フラッシュメモリに適用しているが、ＣＴＦ構造或いは積層ゲート構造のＡＮＤ型フラッシュメモリやＣＴＦ構造或いは積層ゲート構造のＮＯＲ型フラッシュメモリなどにも適用することができる。
【０１７４】
以上、幾つかの実施形態について述べたが、これらの実施形態は単に例として示したもので、本発明の範囲を限定することを意図したものではない。実際、ここにおいて述べた新規な半導体記憶装置、デコーダは、種々の他の形態に具体化されても良いし、更に、本発明の主旨或いはスピリットから逸脱することなく、ここにおいて述べた半導体記憶装置、デコーダの形態における種々の省略、置き換え及び変更を行ってもよい。付随する請求項及びそれらの均等物は、本発明の範囲及び主旨或いはスピリットに入るようにそのような形態或いは変形を含むことを意図している。
【符号の説明】
【０１７５】
１  半導体基板
２、２ａ  深溝
３、３ａ、４、４ａ  トレンチゲート
５、５ａ〜ｄ  Ｎ＋層
６〜８  マスク材
９  トレンチ積層ゲート
１１、２１  ゲート絶縁膜
１２  ゲート電極膜
２２  電荷蓄積膜
２３  高誘電率絶縁膜
３４  Ｐ＋層
４１  フローティングゲート絶縁膜
４２  第一のゲート電極膜
４３  コントロールゲート絶縁膜
４４  第二のゲート電極膜
５１  分離溝
５２  絶縁膜
６０、２００  Ｎウエル
６１、２０２ａ〜ｅ  Ｐ層
２０３  Ｐウエル
９０、９０ａ〜ｃ、９１、９１ａ、９２、９３、９４  半導体記憶装置
１００、１０１  カラムデコーダ
１１０、１１０ａ、１１０ｂ  デコーダユニット
２０１  基板
ＢＬ１〜４  ビット線
ＢＬＣ  ビット線コンタクト
ＢＯＸ１〜４  埋め込み絶縁膜
ＣＰＬ１、ＣＰＬ２、ＣＰＬ３、ＣＰＬｍ  カラムプレート線
ＣＳ１、ＣＳ２、ＣＳ３、ＣＳｎ  カラム制御線
ＣＳＴ１、ＣＳＴ２、ＣＳＴ３、ＣＳＴｎ、ＣＳＴ１ａ、ＣＳＴ２ａ、ＣＳＴ３ａ、ＣＳＴｎａ、ＣＳＴ１ｂ、ＣＳＴ２ｂ、ＣＳＴ３ｂ、ＣＳＴｎｂ、ＣＳＴ１１ａ、ＣＳＴ１１ｂ、ＣＳＴ１２ａ、ＣＳＴ１２ｂ、ＣＳＴ２１ａ、ＣＳＴ２１ｂ、ＣＳＴ２２ａ、ＣＳＴ２２ｂ  カラム制御トランジスタ
ＤＣＬ１〜４、ＤＣＬｍ−１、ＤＣＬｍ  デコード線
ＤＭ１〜３  ダミー
ＭＣ１、ＭＣ１ａ、ＭＣ１ｂ、ＭＣ１１、ＭＣ１２  メモリセル
ＭＣＢ１、ＭＣＢ２  メモリセルブロック
ＭＣＴ１〜５、ＭＣＴ１ａ〜４ａ、ＭＣＴ１ｂ〜４ｂ  メモリセルトランジスタ
ＰＬ  プレート線
ＰＬＣ  プレート線コンタクト
ＳＣＤＤ、ＳＣＤＳ、ＳＣＤＤ１、ＳＣＤＳ１、ＳＣＤＤ２、ＳＣＤＳ２  カラム選択線
ＳＣＤＤＴ、ＳＣＤＳＴ、ＳＣＤＤＴａ、ＳＣＤＳＴａ、ＳＣＤＤＴｂ、ＳＣＤＳＴｂ、ＳＣＤＤＴ１ａ、ＳＣＤＤＴ１ｂ、ＳＣＤＤＴ２ａ、ＳＣＤＤＴ２ｂ、ＳＣＤＳＴ１ａ、ＳＣＤＳＴ１ｂ、ＳＣＤＳＴ２ａ、ＳＣＤＳＴ２ｂ  カラム選択トランジスタ
ＳＧＤ、ＳＧＳ  選択線
ＳＧＤＴ１、ＳＧＳＴ１、ＳＧＤＴ１ａ、ＳＧＳＴ１ａ、ＳＧＤＴ１ｂ、ＳＧＳＴ１ｂ  選択トランジスタ
ＳＬ  ソース線
ＳＬＣ  ソース線コンタクト
Ｖｂｌ  プリチャージ電圧
Ｖｄｄ  高電位側電源電圧
Ｖｂａｃ、Ｖｅｒａ  消去電圧
Ｖｍ  中間電圧
Ｖｐｒｇｍ、Ｖｒｅａｄｃｓ、Ｖｗｒ  書き込み電圧
Ｖｒｅａｄ  パス電圧
Ｖａｃ、Ｖｃｓ００、Ｖｃｓ０１、Ｖｃｓ１０、Ｖｃｓ１１、Ｖｓｃ１、Ｖｓｃ２、Ｖｓｇ１、Ｖｓｇ２  制御電圧
Ｗｇｐ１〜３  トレンチゲート間隔
ＷＬ１〜４  ワード線
Ｗｗｌ１  ワード線間隔
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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