(57)【要約】【課題】  熱負荷によるＴＭＲ比の減少を抑制できる磁気抵抗効果を利用した半導体記憶装置を提供すること。【解決手段】  実施形態の磁気抵抗素子は、非磁性元素を含む第１の垂直磁化磁性膜１１６と、第１の垂直磁化磁性膜上に設けられた絶縁膜１１９と、第１の垂直磁化磁性膜と絶縁膜との間に設けられた第１の中間磁性膜１１８と、絶縁膜上に設けられ、非磁性元素を含む第２の垂直磁化磁性膜１２３と、絶縁膜と第２の垂直磁化磁性膜との間に設けられた第２の中間磁性膜１２０と、第１の垂直磁化磁性膜と第１の中間磁性膜との間、および、第２の中間磁性膜と第２の垂直磁化磁性膜との間の少なくとも一方に設けられ、非磁性元素の拡散に対してバリア性を有する金属窒化物または金属炭化物で形成された拡散防止膜１１７，１２１を含む。【選択図】      図１
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【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に設けられ、第１の金属磁性体膜と、前記第１の金属磁性体膜上に設けられた絶縁膜と、前記第１の金属磁性体膜と前記絶縁膜との間に設けられた第１の中間磁性膜と、前記絶縁膜上に設けられた第２の金属磁性体膜と、前記絶縁膜と前記第２の金属磁性体膜との間に設けられた第２の中間磁性膜とを含む磁気抵抗素子と、
前記磁気抵抗素子上に設けられた層間絶縁膜とを具備してなり、
前記第１の金属磁性体膜は、非磁性元素を含み、かつ、その膜面に対して垂直な方向に磁化容易軸を有し、前記第２の金属磁性体膜は、非磁性元素を含み、かつ、その膜面に対して垂直な方向に磁化容易軸を有し、
前記磁気抵抗素子は、前記第１の金属磁性体膜と前記第１の中間磁性膜との間、および、前記第２の中間磁性膜と前記第２の金属磁性体膜との間の少なくとも一方に設けられ、前記非磁性元素の拡散に対してバリア性を有する金属窒化物または金属炭化物で形成された拡散防止膜をさらに含んでいることを特徴する半導体記憶装置。
【請求項２】
前記金属窒化物または前記金属炭化物は、タンタル、チタン、タングステン、モリブデン、ニオブ、ジルコニウムもしくはハウニウムの窒化物または炭化物であることを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記第１および第２の金属磁性体膜は、非磁性元素を含む人工格子または非磁性元素を含む合金で形成されていることを特徴する請求項１または２に記載の半導体記憶装置。
【請求項４】
前記絶縁膜は、酸化マグネシウムからなるトンネルバリア膜であることを特徴する請求項１ないし３のいずれか１項に記載の半導体記憶装置。
【請求項５】
前記第１および第２の中間磁性膜は前記絶縁膜に接するように形成されていることを特徴とする請求項１ないし４のいずれか１項に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、磁気抵抗効果を利用した半導体記憶装置に関する。
【背景技術】
【０００２】
近年、トンネル磁気抵抗(TMR：Tunneling Magneto Resistive)効果に代用される磁気抵抗効果を利用した磁気抵抗効果素子で構成された、磁気ランダムアクセスメモリ(MRAM：Magnetoresistive Random Access Memory)が、次世代の固体不揮発性メモリとして着目されている。
【０００３】
磁気抵抗効果素子の一つとして、磁化方向が可変な記憶層と、トンネルバリアとしての絶縁膜と、所定の磁化方向を維持する参照層との三層積層構造を有する、磁性トンネル接合（MTJ：Magnetic Tunnel Junction）素子がある。
【０００４】
ＭＴＪ素子の抵抗は、記憶層と参照層の磁化方向により変化し、磁化方向が平行のとき極小値を、反平行のとき極大値をとり、この平行、反平行状態を二進情報の“0”、“1”に対応づけることにより、情報を記憶する。
【０００５】
ＭＴＪ素子への情報書き込みには、書き込み配線に電流を流した際に発生する電流磁場によって、記憶層の磁化方向のみを反転させる磁場書き込み方式と、ＭＴＪ素子自体にスピン偏極電流を流して記憶層の磁化方向を反転させるスピン角運動量移動を用いた書込み(スピン注入書き込み)方式がある。
【０００６】
前者の方式は、素子サイズを小さくすると、記憶層を構成する磁性体の保磁力が大きくなるため、書き込み電流が増大する傾向となり、微細化と低電流化の両立が困難である。
【０００７】
一方、後者の方式（スピン注入書き込み方式）では、記憶層を形成する磁性層の体積が小さいほど注入するスピン偏極電子も少なくてよいため、微細化と低電流化との両立が容易であると期待されている。
【０００８】
また、ＭＴＪ素子は、その微細化に伴い、記憶層の磁化方向を一方向に維持するための磁気異方性エネルギーが減少するため、記憶情報を維持できなくなるという問題もある。
【０００９】
磁気異方性エネルギーを増加させる手法として、ＭＴＪ素子のアスペクト比を大きくする、記憶層の膜厚を厚くする、記憶層の飽和磁化を大きくするなどの形状磁気異方性を利用する手法と、大きな結晶磁気異方性を有する材料を利用する手法とがある。
【００１０】
前者の手法は、強磁性体の磁化容易軸が膜面に平行な磁化である面内磁化型で一般的に検討されてきたが、微細化が困難となり、さらに上述のスピン注入書き込み方式では反転電流が増大してしまう。
【００１１】
一方、後者の手法の場合、微細化および低電流化に対して優位ではあるが、面内磁化型では、面内方向の磁化容易軸が膜面内で大きく分散してしまうため、ＴＭＲ比が低下してしまう。
【００１２】
上記の問題を解決するために、膜面に対して垂直方向に磁化容易軸を持つ垂直磁化磁性膜を有するＭＴＪ素子（垂直磁化型ＭＴＪ素子）が検討されている。垂直磁化型ＭＴＪ素子は、面内磁化型ＭＴＪ素子と比べて、磁化容易方向の分散も小さくできるため、ＴＭＲ比の低下を抑制できる。
【００１３】
以上のことから、スピン注入書き込み方式の垂直磁化型ＭＴＪ素子を用いることで、微細化と低電流化の両立の実現が期待されている。
【００１４】
しかしながら、垂直磁化磁性膜を有する垂直磁化型ＭＴＪ素子においては、熱負荷によるＴＭＲ比の顕著な減少が生じている。
【先行技術文献】
【特許文献】
【００１５】
【特許文献１】特開２００９−２３９０５２号公報
【発明の概要】
【発明が解決しようとする課題】
【００１６】
熱負荷によるＴＭＲ比の減少を抑制できる磁気抵抗効果を利用した半導体記憶装置を提供すること。
【課題を解決するための手段】
【００１７】
実施形態の半導体記憶装置は、半導体基板と、前記半導体基板上に設けられ、第１の金属磁性体膜と、前記第１の金属磁性体膜上に設けられた絶縁膜と、前記第１の金属磁性体膜と前記絶縁膜との間に設けられた第１の中間磁性膜と、前記絶縁膜上に設けられた第２の金属磁性体膜と、前記絶縁膜と前記第２の金属磁性体膜との間に設けられた第２の中間磁性膜とを含む磁気抵抗素子と、前記磁気抵抗素子上に設けられた層間絶縁膜とを具備してなり、前記第１の金属磁性体膜は、非磁性元素を含み、かつ、その膜面に対して垂直な方向に磁化容易軸を有し、前記第２の金属磁性体膜は、非磁性元素を含み、かつ、その膜面に対して垂直な方向に磁化容易軸を有し、前記磁気抵抗素子は、前記第１の金属磁性体膜と前記第１の中間磁性膜との間、および、前記第２の中間磁性膜と前記第２の金属磁性体膜との間の少なくとも一方に設けられ、前記非磁性元素の拡散に対してバリア性を有する金属窒化物または金属炭化物で形成された拡散防止膜をさらに含んでいることを特徴する。
【図面の簡単な説明】
【００１８】
【図１】第１の実施形態に係る半導体記憶装置を模式的に示す断面図である。
【図２】第１の実施形態に係る半導体記憶装置の製造方法を説明するための断面図である。
【図３】図２に続く第１の実施形態に係る半導体記憶装置の製造方法を説明するための断面図である。
【図４】図３に続く第１の実施形態に係る半導体記憶装置の製造方法を説明するための断面図である。
【図５】図４に続く第１の実施形態に係る半導体記憶装置の製造方法を説明するための断面図である。
【図６】図５に続く第１の実施形態に係る半導体記憶装置の製造方法を説明するための断面図である。
【図７】図６に続く第１の実施形態に係る半導体記憶装置の製造方法を説明するための断面図である。
【図８】図７に続く第１の実施形態に係る半導体記憶装置の製造方法を説明するための断面図である。
【図９】図８に続く第１の実施形態に係る半導体記憶装置の製造方法を説明するための断面図である。
【図１０】図９に続く第１の実施形態に係る半導体記憶装置の製造方法を説明するための断面図である。
【図１１】図１０に続く第１の実施形態に係る半導体記憶装置の製造方法を説明するための断面図である。
【図１２】第２の実施形態に係る半導体記憶装置を模式的に示す断面図である。
【発明を実施するための形態】
【００１９】
以下、図面を参照しながら実施形態を説明する。
【００２０】
（第１の実施形態）
図１は、第１の実施形態に係る半導体記憶装置を模式的に示す断面図である。
【００２１】
図中、１００はＰ型のシリコン基板（半導体基板）を示しており、このシリコン基板１００の表面には素子分離領域１０１が形成されている。素子分離領域１０１により分離されたシリコン基板１００の領域（アクティブエリア）には選択トランジスタ１０が形成されている。この選択トランジスタ１０は、ＭＴＪ素子２０を選択するための素子である。
【００２２】
ＭＴＪ素子２０は、垂直磁化磁性膜（第１の金属磁性体膜）１１６と、垂直磁化磁性膜１１６上に設けられたトンネルバリア膜（絶縁膜）１１９と、垂直磁化磁性膜１１６とトンネルバリア膜１１９との間に設けられ、トンネルバリア膜１１９に接するように形成された界面磁性膜（第１の中間磁性膜）１１８と、トンネルバリア膜１１９上に設けられた垂直磁化磁性膜（第２の金属磁性体膜）１２３と、トンネルバリア膜１１９と垂直磁化磁性膜１２３との間に設けられ、トンネルバリア膜１１９に接するように形成された界面磁性膜（第２の中間磁性膜）１２０を含んでいる。
【００２３】
ここで、垂直磁化磁性膜１１６は、非磁性元素を含み、かつ、その膜面に対して垂直な方向に磁化容易軸を有する。垂直磁化磁性膜１２３は、非磁性元素を含み、かつ、その膜面に対して垂直な方向に磁化容易軸を有する。
【００２４】
ＭＴＪ素子２０は、垂直磁化磁性膜１１６と界面磁性膜１１８との間に設けられ、垂直磁化磁性膜１１６中の非磁性元素の拡散に対してバリア性を有する拡散防止膜１１７と、界面磁性膜１２０と垂直磁化磁性膜１２３との間に設けられ、垂直磁化磁性膜１２３中の非磁性元素の拡散に対してバリア性を有する拡散防止膜１２１とをさらに含んでいる
ＭＴＪ素子２０上には、層間絶縁膜１２７，１３２が設けられている。層間絶縁膜１２７上には第１上部配線１３１が形成され、層間絶縁膜１３２上には第２上部配線１３４が形成されている。第２上部配線１３４よりも上の上部配線層は省略してあり、図示してない。
【００２５】
以下、本実施形態の半導体記憶装置の製造工程に従って、本実施形態の半導体記憶装置についてさらに説明する。
【００２６】
図２−図１１は、本実施形態の半導体記憶装置の製造方法を説明するための断面図である。
【００２７】
［図２］
Ｐ型シリコン基板１００の表面に形成したトレンチ内に、絶縁膜が埋め込まれてなるＳＴＩ（Shallow Trench Isolation）構造の素子分離領域１０１を周知の方法により形成する。
【００２８】
Ｐ型シリコン基板１００の表面上にゲート酸化膜１０２を熱酸化により形成する。ゲート酸化膜１０２上にゲート電極となるＮ型多結晶シリコン膜１０３を形成する。Ｎ型多結晶シリコン膜１０３上にゲート電極となるＷＳｉｘ膜（タングステンシリサイド膜）またはＷ膜（タングステン膜）の導電膜１０４を形成する。導電膜１０４上にシリコン窒化膜１０５を形成する。
【００２９】
［図３］
シリコン窒化膜１０５、導電膜１０４、Ｎ型多結晶Ｓｉ膜１０３およびゲート酸化膜１０２をＲＩＥプロセスによりゲート状に加工する。導電膜１０４がタングステンシリサイド膜の場合、ポリサイドゲート構造のゲート電極１０３，１０４が得られる。導電膜１０４がタングステンシ膜の場合、ポリメタル構造のゲート電極１０３，１０４が得られる。
【００３０】
シリコン窒化膜１０５をマスクに用いたイオン注入プロセスにより、Ｐ型シリコン基板１００の表面にソース／ドレイン領域（エクステンション）１０７ｅｘとなるＰまたはＡｓを含む不純物領域を形成する。
【００３１】
シリコン窒化膜を全面に堆積し、続いて、当該シリコン窒化膜をＲＩＥプロセスによりエッチングすることにより、上記シリコン窒化膜からなるサイドウォールスペーサ１０６をゲート部１０２，１０３，１０４，１０５の側壁に形成する。
【００３２】
シリコン窒化膜１０５およびサイドウォールスペーサ１０６をマスクに用いたイオン注入プロセスにより、Ｐ型シリコン基板１００の表面にソース／ドレイン領域１０７となるＰまたはＡｓを含む不純物領域を形成する。
【００３３】
熱処理により上記不純物領域内のＰまたはＡｓを活性化し、エクステンションを含むソース／ドレイン領域１０７，１０７ｅｘを形成する。
【００３４】
［図４］
層間絶縁膜１０８となるシリコン酸化膜をＣＶＤプロセスにより全面に堆積し、当該シリコン酸化膜をＣＭＰプロセスにより平坦化することにより、表面が平坦な層間絶縁膜１０８を形成する。
【００３５】
一方のソース／ドレイン領域１０７に連通するコンタクトホールを層間絶縁膜１０８に開口し、上記コンタクトホールの底面および側面を覆う薄いＴｉ膜（チタン膜）をスパッタ法またはＣＶＤ法により形成し、続いて、フォーミングガス中での処理により、上記チタン膜をＴｉＮ膜（窒化チタン膜）１０９に変える。
【００３６】
コンタクトプラグ１１０となるタングステン膜をＣＶＤプロセスにより全面に堆積し、ＣＭＰプロセスによりコンタクトホール外の領域のタングステン膜を除去することにより（ダマシンプロセス）、コンタクトホール内にコンタクトプラグ１１０を形成する。
【００３７】
［図５］
ＣＶＤプロセスにより全面にシリコン窒化膜１１１を堆積し、その後、他方のソース／ドレイン領域１０７に連通するコンタクトホールをシリコン窒化膜１１１および層間絶縁膜１０８に開口する。窒化チタン膜１０９およびコンタクトプラグ１１０の場合と同様のプロセスにより、上記コンタクトホール内に窒化チタン膜１１２およびコンタクトプラグ１１３を形成する。
【００３８】
［図６］
次に、ＭＴＪ素子を形成するためのプロセスに進む。ＭＴＪ素子を形成する各種の膜は基本的にスパッタ法で成膜される。
【００３９】
まず、全面（シリコン窒化膜１１１、窒化チタン膜１１２、コンタクトプラグ１１３の露出表面）上に、ＭＴＪ素子の下部電極となるＴａ膜（タンタル膜）１１４を形成する。タンタル膜１１４の厚さは、例えば、５．０ｎｍである。タンタル膜１１４上に、配向制御膜１１５を形成する。本実施形態では、配向制御膜１１５として、Ｐｔ膜（プラチナ膜）１１５を使用する。プラチナ膜の厚さは、例えば、５．０ｎｍである。
【００４０】
次に、配向制御膜１１５上に参照層となる垂直磁化磁性膜１１６を形成する。この垂直磁化磁性膜１１６は、例えば、ＦｅＰｔ、ＦｅＰｄ、ＣｏＰｔ、ＣｏＰｄもしくはＣｏＦｅＰｔの合金膜、または、Ｃｏ膜とＰｔ膜とを交互に積層したＣｏ／Ｐｔ人工格子もしくはＣｏ膜とＰｄ膜とを交互に積層したＣｏ／Ｐｄ人工格子である。これらの人工格子において、その積層周期は特性に応じて、１〜２０の範囲で変更可能である。また、垂直磁化磁性膜１１６中に含まれる非磁性元素は、Ｐｔ、Ｐｄ以外の元素、例えば、Ｔｂ（テルビウム）でも構わない。この場合、垂直磁化磁性膜の材料として、例えば、Ｔｂ−ＣｏＦｅを用いる。
【００４１】
垂直磁化磁性膜１１６中の磁性元素の拡散を防止するための拡散防止膜１１７を垂直磁化磁性膜１１６上に形成する。拡散防止膜１１７は、例えば、ＴａＮｘ膜（窒化タンタル膜）である。拡散防止膜１１７の厚さは、例えば、０．５ｎｍである。
【００４２】
拡散防止膜１１７上に参照層側の界面磁性膜１１８’を形成する。本実施形態では、界面磁性膜１１８’として、Ｃｏ４０Ｆｅ４０Ｂ２０膜（数字は原子％を単位とする組成比）を使用する。このＣｏ４０Ｆｅ４０Ｂ２０膜の厚さは、例えば、１．０ｎｍである。上記組成比以外のＣｏＦｅＢ膜を用いても構わない。
【００４３】
界面磁性膜１１８’上にトンネルバリア膜１１９を形成する。本実施形態では、トンネルバリア膜１１９として、ＭｇＯ膜を使用する。トンネルバリア膜１１９の厚さは、例えば、１．５ｎｍである。
【００４４】
トンネルバリア膜１１９上に、記憶層側の界面磁性膜１２０’を形成する。本実施形態では、界面磁性膜１２０’として、Ｃｏ４０Ｆｅ４０Ｂ２０膜を使用する。このＣｏ４０Ｆｅ４０Ｂ２０膜の厚さは、例えば、１．０ｎｍである。上記組成比以外のＣｏＦｅＢ膜を用いても構わない。
【００４５】
後工程で形成される記憶層に含まれる磁性元素の拡散を防止するための拡散防止膜１２１を界面磁性膜１２０’上に形成する。拡散防止膜１２１は、例えば、ＴａＮｘ膜（窒化タンタル膜）である。拡散防止膜１２１の厚さは、例えば、０．５ｎｍである。
【００４６】
拡散防止膜１２１上に、記憶層側の界面磁性膜１２２’を形成する。本実施形態では、界面磁性膜１２２’として、Ｃｏ４０Ｆｅ４０Ｂ２０膜を使用する。このＣｏ４０Ｆｅ４０Ｂ２０膜の厚さは、例えば、０．５ｎｍである。上記組成比以外のＣｏＦｅＢ膜を用いても構わない。なお、界面磁性膜１２２’は必ずしも形成する必要ない。界面磁性膜１２２’を形成せずに残りの工程を行っても構わない。
【００４７】
界面磁性膜１２２’上に（界面磁性膜１２２’を形成しない場合は拡散防止膜１２１上に）、記憶層となる垂直磁化磁性膜１２３を形成する。この垂直磁化磁性膜１２３は、例えば、Ｃｏ膜とＰｔ膜とを交互に積層したＣｏ／Ｐｔ人工格子、または、Ｃｏ膜とＰｄ膜を交互に積層したＣｏ／Ｐｄ人工格子等を用いる。これらの人工格子においては、その積層周期は特性に応じて、１〜２０の範囲で変更可能である。また、垂直磁化磁性膜１２３中に含まれる非磁性元素は、Ｐｔ、Ｐｄ以外の元素、例えば、Ｔｂ（テルビウム）でも構わない。この場合、垂直磁化磁性膜の材料として、例えば、Ｔｂ−ＣｏＦｅを用いる。
【００４８】
垂直磁化磁性膜１２３上に、ＭＴＪ素子の上部電極となるＴａ膜（タンタル膜）１２４を形成する。タンタル膜１２４の厚さは、例えば、１０ｎｍである。
【００４９】
［図７］
真空中でのアニールにより、トンネルバリア膜１１９であるＭｇＯ膜を結晶化する。このときのアニール（結晶化アニール）により、ＭｇＯ膜が結晶化すると同時に、界面磁性膜１１８’，１２０’，１２２’であるＣｏ４０Ｆｅ４０Ｂ２０膜も結晶化し、当該Ｃｏ４０Ｆｅ４０Ｂ２０膜はＢが離脱して、Ｃｏ５０Ｆｅ５０膜で形成された界面磁性膜１１８，１２０，１２２が得られる。
【００５０】
本願発明者等は、拡散防止膜１１７，１２１が無い従来構造の場合、トンネルバリア膜１１９であるＭｇＯ膜を結晶化するためのアニール時において、垂直磁化磁性膜１１６，１２３中の非磁性元素が、トンネルバリア膜１１９やその近傍（例えば、界面磁性膜１１８，１２０）に拡散し、その結果として、ＴＭＲ比が減少するという問題があることを見出した。
【００５１】
これに対して本実施形態の場合、拡散防止膜１１７，１２１によって、垂直磁化磁性膜１１６，１２３中の非磁性元素が、トンネルバリア膜１１９やその近傍に拡散することを効果的に防止できる。
【００５２】
したがって、本実施形態によれば、ＭｇＯ膜を結晶化することで本来は得られるべき効果、つまり、巨大なＴＭＲ比を得られるようになる。
【００５３】
なお、本実施形態では、参照層側および記憶層側の両方に拡散防止膜を設けたが、どちらか一方だけでも構わない。この場合でも、ＭｇＯ膜の結晶化アニールに伴う熱負荷の影響（非磁性元素の拡散）を軽減できるので、従来よりも大きいＴＭＲ比が得られる。
【００５４】
［図８］
タンタル膜１２４上にハードマスク１２５となるシリコン酸化膜をＣＶＤプロセスにより形成し、このシリコン酸化膜を図示しないレジストパターンをマスクにしてエッチングすることにより、ハードマスク１２５を形成する。
【００５５】
ハードマスク１２５をマスクに用いて、積層膜１２４−１１４をＲＩＥプロセスにより所定の形状に加工することにより、所定形状の下部電極１１４、配向制御膜１１５、参照層１１６、記憶層１２３、上部電極１２４等が形成され、ＭＴＪ素子２０が得られる。
【００５６】
［図９］
ＭＴＪ素子２０の上面および側面を覆う保護膜１２６を形成する。本実施形態では、保護膜１２６として、シリコン窒化膜を使用する。このシリコン窒化膜は、例えば、ＣＶＤプロセスにより形成する。
【００５７】
ＭＴＪ素子２０および保護膜１２６を含む領域上に層間絶縁膜１２７を形成する。本実施形態では、層間絶縁膜１２７として、シリコン酸化膜を使用する。このシリコン酸化膜は、例えば、ＣＶＤプロセスにより形成する。シリコン酸化膜の成膜温度は、例えば、４００〜５００℃である。
【００５８】
本願発明者等は、このような温度の熱負荷がＭＴＪ素子２０にかかると、拡散防止膜１１７，１２１が無い従来構造の場合、垂直磁化磁性膜１１６，１２３中の非磁性元素の拡散（外方拡散）が生じ、非磁性元素がトンネルバリア膜１１９やその近傍（例えば、界面磁性膜１１８，１２０）に拡散し、その結果として、ＴＭＲ比が減少するという問題があることを見出した。
【００５９】
これに対して本実施形態の場合、拡散防止膜１１７，１２１によって、垂直磁化磁性膜１１６，１２３中の非磁性元素が、トンネルバリア膜１１９やその近傍に拡散することを効果的に防止でき、上記の問題を回避できる。
【００６０】
したがって、本実施形態によれば、ＭｇＯ膜を結晶化することで本来は得られるべき効果、つまり、巨大なＴＭＲ比を得られるようになる。
【００６１】
なお、本実施形態では、参照層側および記憶層側の両方に拡散防止膜を設けたが、どちらか一方だけでも構わない。この場合でも、層間絶縁膜の成膜に伴う熱負荷の影響（非磁性元素の拡散）を軽減できるので、従来よりも大きいＴＭＲ比が得られる。
【００６２】
［図１０］
上部電極１２４に連通するコンタクトホールおよびコンタクトプラグ１１０に連通するコンタクトホールを同時に形成する。
【００６３】
このとき、層間絶縁膜１２７（シリコン酸化膜）をエッチングする時と、保護膜（シリコン窒化膜）１２６、ハードマスク（シリコン窒化膜）１２５およびシリコン窒化膜１１１のエッチングする時とで、エッチングレートを変える。
【００６４】
すなわち、層間絶縁膜１２７（シリコン酸化膜）をエッチングする時は、シリコン酸化膜はシリコン窒化膜よりもエッチングレートが十分に高く、保護膜（シリコン窒化膜）１２６、ハードマスク（シリコン窒化膜）１２５およびシリコン窒化膜１１１をエッチングする時は、シリコン窒化膜はシリコン酸化膜よりもエッチングレートよりも十分に高い。
【００６５】
次に、コンタクトプラグ１２８，１２９となるアルミニウム膜を全面に形成し、ＣＭＰプロセスにより上記コンタクトホール外の領域のアルミニウム膜を除去することにより（ダマシンプロセス）、コンタクトプラグ１２８，１２９を形成する。
【００６６】
ダマシンプロセスにより表面が平坦化された表面（層間絶縁膜１２７、コンタクトプラグ１２８，１２９の露出表面）上に、シリコン酸化膜１３０を形成する。
【００６７】
［図１１］
ＲＩＥプロセスにより、コンタクトプラグ１２８，１２９に連通する配線溝をシリコン酸化膜１３０に形成し、続いて、配線材料（例えば、アルミニウム）の堆積とＣＭＰプロセスによる平坦化とにより、上記配線溝内に第１上部配線１３１を埋め込み形成する。
【００６８】
表面が平坦化された表面（層間絶縁膜１３２，第１上部配線１３３の露出表面）上に、層間絶縁膜１３２を形成する。層間絶縁膜１３２は、例えば、シリコン酸化膜である。
【００６９】
この時も、層間絶縁膜１３２の成膜時における非磁性元素の拡散は、拡散防止膜１１７，１２１によって防止できるので、ＴＭＲ比の低下を防止できる。
【００７０】
ＲＩＥプロセスにより、シリコン酸化膜１３２にビアホールを形成し、続いて、プラグ材料（例えば、アルミニウム）とＣＭＰプロセスによる平坦化とにより、第１上部配線１３１に接続するビアプラグ１３３を形成する。
【００７１】
その後、第１上部配線１３１と同様のプロセスにより、ビアプラグ１３３に接続する第２上部配線を形成して、図１に示した半導体記憶装置が得られる。
【００７２】
本実施形態の半導体記憶装置は、拡散防止膜１１７，１２１を備えているので、製造途中のみならず、製造後の半導体記憶装置の使用中における非磁性元素の拡散によるＴＭＲ比の低下も防止できるようになる。
【００７３】
以上述べたように本実施形態によれば、垂直磁化磁性膜中の非磁性元素の拡散による、トンネルバリア膜やその近傍の膜の劣化を、拡散防止膜により防止できるので、熱負荷によるＴＭＲ比の減少を抑制できる磁気抵抗効果を利用した半導体記憶装置を提供できるようになる。
【００７４】
（第２の実施形態）
図１２は、第２の実施形態に係る半導体記憶装置を模式的に示す断面図である。なお、既出の図と対応する部分には既出の図と同一符号を付してあり、詳細な説明は省略する。
【００７５】
本実施形態が第１の実施形態と異なる点は、参照層と記憶層の積層順が逆であることである。すなわち、本実施形態では、下側が記憶層、上側が参照層のＭＴＪ素子が用いられている。本実施形態でも第１の実施形態と同様の効果が得られる。
【００７６】
なお、本発明は、上記実施形態に限定されるものではない。
【００７７】
例えば、上記実施形態では、配向制御膜としてＰｔ膜を用いたが、Ｉｒ膜もしくはＲｕ膜を用いても構わない。また、Ｐｔ膜、Ｉｒ膜およびＲｕ膜の少なくとも二つを含む積層膜を用いても構わない。
【００７８】
また、上記実施形態では、参照層および記憶層の界面磁性としてＣｏＦｅＢ膜を用いたが、ＣｏＦｅ膜、Ｃｏ膜もしくはＦｅ膜を用いても構わない。
【００７９】
また、上記実施形態では、タンタルの窒化物で形成された拡散防止膜を用いたが、チタン、タングステン、モリブデン、ニオブ、ジルコニウムまたはハウニウムの窒化物で形成された拡散防止膜を用いても構わない。さらに、上記の窒化物以外にも、タンタル、チタン、タングステン、モリブデン、ニオブ、ジルコニウムもしくはハウニウムの炭化物で形成された拡散防止膜を用いても構わない。
【００８０】
なお、本発明者等の検討によれば、タンタルと比較して、タンタルの窒化物で形成された拡散防止膜は良好であることが分かった。その理由は、同じ熱負荷で比べると（ここでは、ＭＴＪ工程以降なので例えば４００℃程度）、タンタルの窒化物は母体の単金属に対してアモルファス性が高いので、拡散防止膜の粒界を介しての非磁性元素の拡散を効果的に防止できるからだと考えられる。
【００８１】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００８２】
１０…選択トランジスタ、２０…ＭＴＪ素子、１００…シリコン基板（半導体基板）、１０１…素子分離領域、１０２…ゲート酸化膜、１０３…ゲート電極（多結晶半導体膜）、１０４…ゲート電極（導電膜）、１０５…シリコン窒化膜、１０６…サイドウォールスペーサ、１０７，１０７ｅｘ…ソース／ドレイン、１０８…層間絶縁膜、１０９…窒化チタン膜、１１０…コンタクトプラグ、１１１…シリコン窒化膜、１１２…窒化チタン膜、１１３…コンタクトプラグ、１１４…下部電極、１１５…配向制御膜、１１６…垂直磁化磁性膜（第１の金属磁性体膜）、１１７…拡散防止膜、１１８，１１８’…界面磁性膜（第１の中間磁性膜）、１１９…トンネルバリア膜（絶縁膜）、１２０，１２０’…界面磁性膜、１２１…拡散防止膜、１２２，１２２’…界面磁性膜、１２３…垂直磁化磁性膜（第２の金属磁性体膜）、１２４…上部電極、１２５…ハードマスク、１２６…保護膜、１２７…層間絶縁膜、１２８，１２９…コンタクトプラグ、１３０…シリコン酸化膜、１３１…第１上部配線、１３２…層間絶縁膜、１３３…ビアプラグ、１３４…第２上部配線。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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