(57)【要約】【課題】低電圧動作及び高速動作が可能な、判定帰還型のイコライズ回路を提供すること。【解決手段】本発明にかかる判定帰還型イコライズ回路は、ダイナミック型サンプル回路１、ラッチ回路２及びバッファ回路３を備える。ダイナミック型サンプル回路１は、入力データＩＮ及びＩＮＢ、フィードバック信号ＦＢ１〜ＦＢｎ及びＦＢＢ１〜ＦＢＢｎをサンプリングし、サンプリングした信号を加算したサンプル信号ＳＳ及びＳＳＢを出力する。ラッチ回路２は、差動サンプル信号サンプル信号ＳＳ及びＳＳＢの差電圧を増幅し、増幅した信号を保持する。なお、ラッチ回路２は、差動サンプル信号ＳＳ及びＳＳＢが過渡状態にあるときの差電圧を増幅する。バッファ回路３は、ラッチ回路２により保持された信号を出力データＯＵＴ及びＯＵＴＢとして出力する。【選択図】図１
2012182710.tif 000002
【特許請求の範囲】
【請求項１】
入力データ及びフィードバック信号をサンプリングし、サンプリングした信号を加算した差動サンプル信号を出力するダイナミック型サンプル回路と、
前記差動サンプル信号の差電圧を増幅し、増幅した信号を保持するラッチ回路と、
前記ラッチ回路により保持された信号を差動出力信号として出力するバッファ回路と、を備え、
前記ラッチ回路は、前記差動サンプル信号が過渡状態にあるときの前記差電圧を増幅する、
判定帰還型イコライズ回路。
【請求項２】
前記ダイナミック型サンプル回路は、
複数のサンプル回路を備え、
前記複数のサンプル回路のそれぞれは、前記入力データ及び１の又は複数の異なる前記フィードバック信号のいずれかをサンプリングし、
前記複数のサンプル回路によりサンプリングした信号を加算することを特徴とする、
請求項１に記載の判定帰還型イコライズ回路。
【請求項３】
前記サンプル回路は、
一端が前記差動信号の一方を出力する第１の出力ノードと接続され、他端には第１の電圧が供給される第１のトランジスタと、
一端が前記差動信号の他方を出力する第２の出力ノードと接続され、他端には前記第１の電圧が供給される第２のトランジスタと、を備え、
前記第１の出力ノード及び前記第２の出力ノードは、予め前記第１の電圧とは異なる第２の電圧にプリチャージされ、
前記第１のトランジスタの制御端子に前記入力データ又は第１のフィードバック信号が供給され、前記第２のトランジスタの制御端子に前記入力データの反転信号又は第２のフィードバック信号が供給されることにより、前記第１の出力ノード及び前記第２の出力ノードの電圧が変動することを特徴とする、
請求項２に記載の判定帰還型イコライズ回路。
【請求項４】
前記第１の出力ノード及び前記第２の出力ノードの電圧は、クロック信号の遷移に伴って変化を開始することを特徴とする、
請求項３に記載の判定帰還型イコライズ回路。
【請求項５】
前記クロック信号が遷移した時以降の第１の区間においては、前記第２のフィードバック信号は、前記第１のフィードバック信号の反転信号として供給されることを特徴とする、
請求項４に記載の判定帰還型イコライズ回路。
【請求項６】
前記第１のトランジスタ及び前記第２のトランジスタは、前記クロック信号の遷移前の第２の区間では、動作が強反転領域に保持されることを特徴とする、
請求項４又は５に記載の判定帰還型イコライズ回路。
【請求項７】
前記第２の区間では、前記第１のフィードバック信号は前記第２のフィードバック信号と同じ信号であることを特徴とする、
請求項６に記載の判定帰還型イコライズ回路。
【請求項８】
前記第１の区間と前記第２の区間とからなるサイクルが、前記クロック信号に伴って交互に繰り返され、
一のサイクルにおける前記差動出力信号が、他のサイクルにおける前記フィードバック信号として供給されることを特徴とする、
請求項６又は７に記載の判定帰還型イコライズ回路。
【請求項９】
前記バッファ回路は、
前記差動出力信号の一方を出力する第３の出力ノードと、
前記差動信号の他方を出力する第４の出力ノードと、を備えることを特徴とする、
請求項８に記載の判定帰還型イコライズ回路。
【請求項１０】
前記バッファ回路は、
前記第１の区間においては、前記第１の区間において前記ラッチ回路により保持された信号を差動出力信号として出力し、
前記第２の区間においては、前記第３のノード及び前記第４のノードから同じ信号を出力し、
前記第１のフィードバック信号が供給される前記第１のトランジスタには、他のサイクルの前記第２の区間において前記第３のノードから出力された信号が前記第１のフィードバック信号として供給されることにより、動作が強反転領域に保持され、
前記第２のフィードバック信号が供給される前記第２のトランジスタには、他のサイクルの前記第２の区間において前記第４のノードから出力された信号が前記第２のフィードバック信号として供給されることにより、動作が強反転領域に保持されることを特徴とする、
請求項９に記載の判定帰還型イコライズ回路。
【請求項１１】
前記サンプル回路は、
前記第１のトランジスタ及び前記第２のトランジスタと前記第１の電圧を供給する第１の電源との間に接続され、前記クロック信号に応じて、前記第１の区間でオンとなり、前記第２の区間でオフとなる第３のトランジスタを更に備えることを特徴とする、
請求項６乃至１０のいずれか一項に記載の判定帰還型イコライズ回路。
【請求項１２】
前記サンプル回路は、
一端が前記第２の電圧を発生する第２の電源と接続され、他端が前記第１の出力ノードと接続される第４のトランジスタと、
一端が前記第２の電源と接続され、他端が前記第２の出力ノードと接続される第５のトランジスタと、を更に備え、
前記第４のトランジスタ及び前記第５のトランジスタは、前記クロック信号に応じて、前記第１の区間でオフとなり、前記第２の区間でオンとなることを特徴とする、
請求項６乃至１１のいずれか一項に記載の判定帰還型イコライズ回路。
【請求項１３】
一端が前記２の電源と接続され、他端が前記第１のトランジスタ及び前記第２のトランジスタの前記第３のトランジスタ側の端子と接続され、前記クロック信号に応じて、前記第１の区間でオフとなり、前記第２の区間でオンとなる第６のトランジスタを更に備えることを特徴とする、
請求項１２に記載の判定帰還型イコライズ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はイコライズ回路に関し、特に判定帰還型イコライズ回路に関する。
【背景技術】
【０００２】
高速データ通信においては、符号間干渉がデータ通信の高速化を妨げることが問題となっている。この符号間干渉の影響を抑制するため、受信信号の符号間干渉をキャンセルする判定帰還型イコライズ回路が用いられている。
【０００３】
判定帰還型イコライズ回路の一例である、電流加算型の判定帰還型イコライズ回路（非特許文献１）について説明する。電流加算型の判定帰還型イコライズ回路は、判別部に設けられた電流源を用いて電流を加算する。しかしながら、電流源は低電圧下で動作させることが困難である。従って、電流加算型の判定帰還型イコライズ回路は、低電圧下での使用には適さないという問題が有る。
【０００４】
上述の問題を解決するため、電流積分型の判定帰還型イコライズ回路（非特許文献２）が提案されている。一般に、電流積分型の判定帰還型イコライズ回路は、電流源による電流加算を必要としないので、低電圧下での動作が可能である。
【先行技術文献】
【非特許文献】
【０００５】
【非特許文献１】Troy Beukema et al., " A 6.4-Gb/s CMOS SerDes With Feed-Forword and Decision-Feedback Equalization", December 2005, IEEE JOURNAL OF SOLID-STATE CIRCUITS, Vol.40, No,12, pp.2633-2645
【非特許文献２】Matt Park et al., " A 7Gb/s 9.3mW 2-Tap Current-Integrating DFE Reciver", 2007, IEEE International Solid-State Circuits Conference, Session 12, pp.230,231,599.
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、発明者は、電流積分型の判定帰還型イコライズ回路には、以下のような課題が存在することを見出した。以下では、一般的な電流積分型の判定帰還型イコライズ回路５００について説明する。図８は、電流積分型の判定帰還型イコライズ回路５００の構成を示す回路図である。電流積分型の判定帰還型イコライズ回路５００は、加算回路５１、サンプル回路５２、ラッチ回路５３及びバッファ回路５４により構成される。
【０００７】
加算回路５１は、入力データＩＮ及びＩＮＢとフィードバック信号ＦＢ１〜ＦＢｎ及びＦＢＢ１〜ＦＢＢｎ（ｎは、１以上の整数）を加算する回路である。加算回路５１は、Ｐ型ＭＯＳトランジスタＰＭｈ及びＰＭｉ、Ｎ型ＭＯＳトランジスタＮＭｇ０〜ＮＭｇｎ、ＮＭｈ０〜ＮＭｈｎ、及びＮＭｉ０〜ＮＭｉｎにより構成される。
【０００８】
Ｎ型ＭＯＳトランジスタＮＭｇｋ（ｋは、０≦ｋ≦ｎの整数）のドレインは、出力ノードＳＵＭＢと接続される。Ｎ型ＭＯＳトランジスタＮＭｈｋのドレインは、出力ノードＳＵＭと接続される。Ｎ型ＭＯＳトランジスタＮＭｇｋ及びＮＭｈｋのソースは、Ｎ型ＭＯＳトランジスタＮＭｉｋのドレインと接続される。Ｎ型ＭＯＳトランジスタＮＭｉｋのソースには、接地電圧ＧＮＤが供給される。Ｎ型ＭＯＳトランジスタＮＭｉｋのゲートには、電流制御信号ＩＣｋが供給される。
【０００９】
Ｎ型ＭＯＳトランジスタＮＭｇ０のゲートには、入力データＩＮが供給される。Ｎ型ＭＯＳトランジスタＮＭｈ０のゲートには、入力データＩＮＢが供給される。なお、入力データＩＮＢは、入力データＩＮの反転信号である。
【００１０】
Ｎ型ＭＯＳトランジスタＮＭｇｊ（ｊは、１≦ｊ≦ｎの整数）のゲートには、フィードバック信号ＦＢＢｊが供給される。Ｎ型ＭＯＳトランジスタＮＭｈｊのゲートには、フィードバック信号ＦＢｊが供給される。なお、フィードバック信号ＦＢＢｊは、フィードバック信号ＦＢｊの反転信号である。
【００１１】
また、Ｐ型ＭＯＳトランジスタＰＭｈのソースには電源電圧ＶＤＤが供給され、ドレインは出力ノードＳＵＭＢと接続される。Ｐ型ＭＯＳトランジスタＰＭｉのソースには電源電圧ＶＤＤが供給され、ドレインは出力ノードＳＵＭと接続される。Ｐ型ＭＯＳトランジスタＰＭｈ及びＰＭｉのゲートには、インバータＩＮＶ３を介して、クロック信号ＣＬＫが供給される。
【００１２】
サンプル回路５２は、Ｎ型ＭＯＳトランジスタＮＭｐ１〜ＮＭｐ３により構成される。Ｎ型ＭＯＳトランジスタＮＭｐ１及びＮＭｐ２のソースは、Ｎ型ＭＯＳトランジスタＮＭｐ３のドレインと接続される。Ｎ型ＭＯＳトランジスタＮＭｐ３のソースには、接地電圧ＧＮＤが供給される。Ｎ型ＭＯＳトランジスタＮＭｐ１のゲートは、出力ノードＳＵＭＢと接続される。Ｎ型ＭＯＳトランジスタＮＭｐ２のゲートは、出力ノードＳＵＭと接続される。Ｎ型ＭＯＳトランジスタＮＭｐ３のゲートには、クロック信号ＣＬＫが供給される。
【００１３】
ラッチ回路５３は、サンプル回路５２の出力をラッチし、ラッチした情報をバッファ回路５４へ出力する。ラッチ回路５３は、Ｐ型ＭＯＳトランジスタＰＭｇ１〜ＰＭｇ４、Ｎ型ＭＯＳトランジスタＮＭｑ１及びＮＭｑ２により構成される。Ｐ型ＭＯＳトランジスタＰＭｇ１〜ＰＭｇ４のソースには、電源電圧ＶＤＤが供給される。Ｐ型ＭＯＳトランジスタＰＭｇ１のドレインは、出力ノードＬＯ及びＮ型ＭＯＳトランジスタＮＭｑ１のドレインと接続される。Ｐ型ＭＯＳトランジスタＰＭｇ２のドレインは、出力ノードＬＯＢ及びＮ型ＭＯＳトランジスタＮＭｑ２のドレインと接続される。Ｐ型ＭＯＳトランジスタＰＭｇ３のドレインは、Ｐ型ＭＯＳトランジスタＰＭｇ１及びＮ型ＭＯＳトランジスタＮＭｑ１のゲートと、出力ノードＬＯＢと、に接続される。Ｐ型ＭＯＳトランジスタＰＭｇ４のドレインは、Ｐ型ＭＯＳトランジスタＰＭｇ２及びＮ型ＭＯＳトランジスタＮＭｑ２のゲートと、出力ノードＬＯと、に接続される。Ｐ型ＭＯＳトランジスタＰＭｇ３及びＰＭｇ４のゲートには、クロック信号ＣＬＫが供給される。
【００１４】
バッファ回路５４は、インバータＩＮＶ１及びＩＮＶ２により構成される。インバータＩＮＶ１は、出力ノードＬＯＢを介して供給される信号を反転して、出力データＯＵＴとして出力する。インバータＩＮＶ２は、出力ノードＬＯを介して供給される信号を反転して、出力データＯＵＴＢとして出力する。
【００１５】
続いて、電流積分型の判定帰還型イコライズ回路５００の動作について説明する。図９は、電流積分型の判定帰還型イコライズ回路５００の動作を示すタイミングチャートである。まず、クロック信号ＣＬＫがＬＯＷの場合（図９の積分区間）について説明する。この場合、加算回路５１では、Ｐ型ＭＯＳトランジスタＰＭｈ及びＰＭｉがＯＦＦとなる。また、電流制御信号ＩＣ０〜ＩＣｎにより、Ｎ型ＭＯＳトランジスタＮＭｉ０〜ＮＭｉｎがＯＮとなる。なお、積分区間の始期における出力ノードＳＵＭ及びＳＵＭＢは、予め電源電圧ＶＤＤにプリチャージされている。よって、出力ノードＳＵＭ及びＳＵＭＢの電圧は、入力データＩＮ及びＩＮＢ、フィードバック信号ＦＢ１〜ＦＢｎ及びＦＢＢ１〜ＦＢＢｎに応じて降下していく。このとき、Ｎ型ＭＯＳトランジスタＮＭｉ０〜ＮＭｎをＯＮ／ＯＦＦすることにより、クロック信号がＬＯＷである期間を積分区間として用いる。出力ノードＳＵＭの電圧と出力ノードＳＵＭＢの電圧との間には、積分区間を通じて十分な差が生じる。
【００１６】
また、サンプル回路５２のＰ型ＭＯＳトランジスタＮＭｐ３はオフとなり、ラッチ回路５３のＮ型ＭＯＳトランジスタＰＭｇ１及びＰＭｇ２はオンとなる。よって、出力ノードＬＯ及びＬＯＢは、電源電圧ＶＤＤにプリチャージされる。これにより、出力データＯＵＴ及びＯＵＴＢはＬＯＷとなる。
【００１７】
続いて、クロック信号ＣＬＫがＬＯＷからＨＩＧＨに遷移した場合（図９のリセット区間）について説明する。この場合、サンプル回路５２のＰ型ＭＯＳトランジスタＮＭｐ３はオンとなり、ラッチ回路５３のＮ型ＭＯＳトランジスタＰＭｇ１及びＰＭｇ２はオフとなる。よって、クロック信号ＣＬＫの立ち上がり時（図９のサンプルタイミングＴｓ）に、サンプル回路５２が出力ノードＳＵＭ及びＳＵＭＢの電圧をサンプリングする。これにより、出力ノードＬＯ及びＬＯＢの電圧が変化する。そして、バッファ回路５４は、出力ノードＬＯ及びＬＯＢの反転信号を出力する。
【００１８】
加算回路５１では、Ｐ型ＭＯＳトランジスタＰＭｈ及びＰＭｉがＯＮとなる。また、電流制御信号ＩＣ０〜ＩＣｎにより、Ｎ型ＭＯＳトランジスタＮＭｉ０〜ＮＭｉｎがオフとなる。これにより、出力ノードＳＵＭ及びＳＵＭＢは、電源電圧ＶＤＤにプリチャージされる。
【００１９】
上述のように、電流積分型の判定帰還型イコライズ回路では、加算回路の出力ノードの電圧差を生成するための積分期間を設けることが必要である。従って、フィードバック信号は、遅くともサンプルタイミングＴｓ（クロック信号の立ち上がり時）の半クロック先のタイミング（図９のタイミングＴｆ）で供給される必要がある。すなわち、電流積分型の判定帰還型イコライズ回路は、積分期間の分だけ動作が遅れてしまうので、高速動作を実現する上で不利である。
【００２０】
以上で説明したように、低電圧動作及び高速動作を両立し得る判定帰還型イコライズ回路は、未だ実現されていない。従って、高速データ通信における符号間干渉の解消を実現することは、困難である。
【課題を解決するための手段】
【００２１】
本発明の一態様である判定帰還型イコライズ回路は、入力データ及びフィードバック信号をサンプリングし、サンプリングした信号を加算した差動サンプル信号を出力するダイナミック型サンプル回路と、前記差動サンプル信号の差電圧を増幅し、増幅した信号を保持するラッチ回路と、前記ラッチ回路により保持された信号を差動出力信号として出力するバッファ回路と、を備え、前記ラッチ回路は、前記差動サンプル信号が過渡状態にあるときの前記差電圧を増幅するものである。前記判定帰還型イコライズ回路は、前記差電圧が定常状態となることを待つことなく、前記差動サンプル信号をサンプリングすることができる。従って、高速なサンプリングが可能である。
【発明の効果】
【００２２】
本発明によれば、低電圧動作及び高速動作が可能な、判定帰還型のイコライズ回路を提供することができる。
【図面の簡単な説明】
【００２３】
【図１】実施の形態１にかかるイコライズ回路１００の構成を示す回路図である。
【図２】実施の形態１にかかるイコライズ回路１００の動作を示すタイミングチャートである。
【図３】実施の形態２にかかるイコライズ回路２００の構成を示す回路図である。
【図４】実施の形態３にかかるハーフレート判定帰還型イコライズ回路３００の回路ブロック図である。
【図５】実施の形態３にかかるハーフレート判定帰還型イコライズ回路３００の動作を示すタイミングチャートである。
【図６】実施の形態４にかかるマルチレート判定帰還型イコライズ回路４００の回路ブロック図である。
【図７】実施の形態４にかかるマルチレート判定帰還型イコライズ回路４００の動作を示すタイミングチャートである。
【図８】電流積分型の判定帰還型イコライズ回路５００の構成を示す回路図である。
【図９】電流積分型の判定帰還型イコライズ回路５００の動作を示すタイミングチャートである。
【発明を実施するための形態】
【００２４】
以下、図面を参照して本発明の実施の形態について説明する。各図面においては、同一要素には同一の符号が付されており、必要に応じて重複説明は省略される。
【００２５】
実施の形態１
実施の形態１にかかるイコライズ回路１００について説明する。イコライズ回路１００は、判定帰還型イコライズ回路として構成されている。図１は、実施の形態１にかかるイコライズ回路１００の構成を示す回路図である。イコライズ回路１００は、ダイナミック型サンプル回路１、ラッチ回路２及びバッファ回路３により構成される。
【００２６】
ダイナミック型サンプル回路１は、入力データＩＮ及びＩＮＢとフィードバック信号ＦＢ１〜ＦＢｎ及びＦＢＢ１〜ＦＢＢｎ（ｎは、１以上の整数）をサンプルして、サンプル信号ＳＳ及びＳＳＢを生成する。なお、入力データＩＮＢは、入力データＩＮＢの反転信号である。フィードバック信号ＦＢＢ１〜ＦＢＢｎは、それぞれフィードバック信号ＦＢ１〜ＦＢｎの反転信号である。
【００２７】
ダイナミック型サンプル回路１は、サンプル回路ＳＣ０〜ＳＣｎ及びプリチャージスイッチ回路ＰＳにより構成される。サンプル回路ＳＣ０〜ＳＣｎはそれぞれ同様の構成を有している。以下では、サンプル回路ＳＣｋ（ｋは、０≦ｋ≦ｎの整数）の構成について説明する。サンプル回路ＳＣｋは、Ｎ型ＭＯＳトランジスタＮＭａｋ、ＮＭｂｋ及びＮＭｃｋ、可変抵抗Ｒｖｋにより構成される。Ｎ型ＭＯＳトランジスタＮＭａｋとＮ型ＭＯＳトランジスタＮＭｂｋとは差動対を構成している。Ｎ型ＭＯＳトランジスタＮＭａｋドレインは、サンプル信号ＳＳＢの出力ノードと接続される。Ｎ型ＭＯＳトランジスタＮＭｂｋのドレインは、サンプル信号ＳＳの出力ノードと接続される。Ｎ型ＭＯＳトランジスタＮＭａｋ及びＮＭｂｋのソースと接地電圧ＧＮＤとの間には、Ｎ型ＭＯＳトランジスタＮＭｃｋ及び可変抵抗Ｒｖｋが直列に接続される。Ｎ型ＭＯＳトランジスタＮＭｃｋのゲートには、クロック信号ＣＬＫが供給される。
【００２８】
サンプル回路ＳＣ１〜ＳＣｎは、フィードバック信号のサンプル回路として機能する。すなわち、サンプル回路ＳＣｊ（ｊは、１≦ｊ≦ｎの整数）のＮ型ＭＯＳトランジスタＮＭａｊのゲートには、フィードバック信号ＦＢＢｊが供給される。Ｎ型ＭＯＳトランジスタＮＭｂｊのゲートには、フィードバック信号ＦＢＢｊが供給される。可変抵抗Ｒｖｊの抵抗値は、フィードバック制御信号ＦＣＯＮｊに応じて制御される。
【００２９】
一方、サンプル回路ＳＣ０は、入力データのサンプル回路として機能する。すなわち、サンプル回路ＳＣ０のＮ型ＭＯＳトランジスタＮＭａ０のゲートには、入力データＩＮが供給される。Ｎ型ＭＯＳトランジスタＮＭｂ０のゲートには、入力データＩＮＢが供給される。可変抵抗Ｒｖ０の抵抗値は、データ制御信号ＤＣＯＮに応じて制御される。
【００３０】
プリチャージスイッチ回路ＰＳは、Ｐ型ＭＯＳトランジスタＰＭａ及びＰＭｂにより構成される。Ｐ型ＭＯＳトランジスタＰＭａ及びＰＭｂのソースには、電源電圧ＶＤＤが供給される。Ｐ型ＭＯＳトランジスタＰＭａのドレインは、サンプル信号ＳＳＢの出力ノードと接続される。Ｐ型ＭＯＳトランジスタＰＭｂのドレインは、サンプル信号ＳＳの出力ノードと接続される。Ｐ型ＭＯＳトランジスタＰＭａ及びＰＭｂのゲートには、クロック信号ＣＬＫが供給される。
【００３１】
ラッチ回路２は、サンプル信号ＳＳ及びＳＳＢをラッチし、ラッチした情報をバッファ回路３へ出力する。以下、ラッチ回路２の構成例について説明する。ラッチ回路２は、Ｐ型ＭＯＳトランジスタＰＭｃ１〜ＰＭｃ３及びＮ型ＭＯＳトランジスタＮＭｅ１〜ＮＭｅ４により構成される。Ｐ型ＭＯＳトランジスタＰＭｃ１のソースには、電源電圧ＶＤＤが供給される。Ｐ型ＭＯＳトランジスタＰＭｃ１のゲートには、クロック信号ＣＬＫの反転信号である反転クロック信号ＣＬＫＢが供給される。
【００３２】
Ｐ型ＭＯＳトランジスタＰＭｃ２及びＰＭｃ３のソースは、Ｐ型ＭＯＳトランジスタＰＭｃ１のドレインと接続される。Ｐ型ＭＯＳトランジスタＰＭｃ２のドレインは、Ｎ型ＭＯＳトランジスタＮＭｅ１のドレインと接続される。Ｐ型ＭＯＳトランジスタＰＭｃ３のドレインは、Ｎ型ＭＯＳトランジスタＮＭｅ２のドレインと接続される。Ｎ型ＭＯＳトランジスタＮＭｅ１及びＮＭｅ２のソースには、接地電圧ＧＮＤが供給される。
【００３３】
Ｎ型ＭＯＳトランジスタＮＭｅ３のドレイン、Ｎ型ＭＯＳトランジスタＮＭｅ２のドレイン、Ｐ型ＭＯＳトランジスタＰＭｃ２及びＮ型ＭＯＳトランジスタＮＭｅ１のゲートは、出力ノードＬＯと接続される。Ｎ型ＭＯＳトランジスタＮＭｅ４のドレイン、Ｎ型ＭＯＳトランジスタＮＭｅ１のドレイン、Ｐ型ＭＯＳトランジスタＰＭｃ３及びＮ型ＭＯＳトランジスタＮＭｅ２のゲートは、出力ノードＬＯＢと接続される。
【００３４】
Ｎ型ＭＯＳトランジスタＮＭｅ３及びＮＭｅ４のソースには、接地電圧ＧＮＤが供給される。Ｎ型ＭＯＳトランジスタＮＭｅ３のゲートは、サンプル信号ＳＳＢの出力ノードと接続される。Ｎ型ＭＯＳトランジスタＮＭｅ４のゲートは、サンプル信号ＳＳの出力ノードと接続される。
【００３５】
バッファ回路３は、ラッチ回路２からの情報を反転した出力データＯＵＴ及びＯＵＴＢを出力する。すなわち、インバータＩＮＶ１１は、出力ノードＬＯからの信号を反転させた信号を、出力データＯＵＴＢとして出力する。インバータＩＮＶ１２は、出力ノードＬＯＢからの信号を反転させた信号を、出力データＯＵＴとして出力する。
【００３６】
続いて、イコライズ回路１００の動作について説明する。図２は、実施の形態１にかかるイコライズ回路１００の動作を示すタイミングチャートである。イコライズ回路１００は、クロック信号に応じて、プリチャージ区間とサンプリング区間とからなるサイクルを繰り返す。まず、クロック信号ＣＬＫがＬＯＷの場合（図２のプリチャージ区間）について説明する。この場合、プリチャージスイッチ回路ＰＳのＰ型ＭＯＳトランジスタＰＭａ及びＰＭｂはオンとなる。Ｎ型ＭＯＳトランジスタＮＭｃ０〜ＮＭｃｎはオフとなる。これにより、ダイナミック型サンプル回路１の出力ノードはプリチャージされ、サンプル信号ＳＳ及びＳＳＢはＨＩＧＨとなる。
【００３７】
ラッチ回路２では、Ｐ型ＭＯＳトランジスタＰＭｃ１がオフとなる。上述のように、サンプル信号ＳＳ及びＳＳＢはＨＩＧＨであるので、Ｎ型ＭＯＳトランジスタＮＭｅ３及びＮＭｅ４はオンとなる。よって、Ｐ型ＭＯＳトランジスタＰＭｃ２及びＰＭｃ３はオフとなり、Ｎ型ＭＯＳトランジスタＮＭｅ１及びＮＭｅ２はオンとなる。これにより、ラッチ回路２の出力ノードＬＯ及びＬＯＢはＬＯＷとなる。
【００３８】
ラッチ回路２の出力ノードＬＯ及びＬＯＢはＬＯＷであるので、出力データＯＵＴ及びＯＵＴＢの出力ノードはＨＩＧＨにプリチャージされる。
【００３９】
次いで、クロック信号ＣＬＫがＬＯＷからＨＩＧＨに遷移した場合（図２のサンプリング区間）について説明する。この場合、クロック信号ＣＬＫの立ち上がり時に、プリチャージスイッチ回路ＰＳのＰ型ＭＯＳトランジスタＰＭａ及びＰＭｂはオフとなる。Ｎ型ＭＯＳトランジスタＮＭｃ０〜ＮＭｃｂはオンとなる。
【００４０】
サンプル回路ＳＣ０には、入力データＩＮ及びＩＮＢが供給される。Ｎ型ＭＯＳトランジスタＮＭａ０は、入力データＩＮに応じて、プリチャージされたサンプル信号ＳＳＢの出力ノードをディスチャージする。Ｎ型ＭＯＳトランジスタＮＭｂ０は、入力データＩＮＢに応じて、プリチャージされたサンプル信号ＳＳの出力ノードをディスチャージする。このとき、Ｎ型ＭＯＳトランジスタＮＭａ０及びＮＭｂ０は飽和領域で動作する。そのため、Ｎ型ＭＯＳトランジスタＮＭａ０及びＮＭｂ０のソース側の電圧が変化する。これにより、サンプル回路ＳＣ０の抵抗値が変化するので、サンプル回路ＳＣ０に流れる電流量が変化する。
【００４１】
サンプル回路ＳＣｊ（ｊは、１≦ｊ≦ｎの整数）には、フィードバック信号ＦＢｊ及びＦＢＢｊが供給される。Ｎ型ＭＯＳトランジスタＮＭａｊは、フィードバック信号ＦＢＢｊに応じて、プリチャージされたサンプル信号ＳＳＢの出力ノードをディスチャージする。Ｎ型ＭＯＳトランジスタＮＭｂｊは、フィードバック信号ＦＢｊに応じて、プリチャージされたサンプル信号ＳＳの出力ノードをディスチャージする。このとき、Ｎ型ＭＯＳトランジスタＮＭａｊ及びＮＭｂｊは飽和領域で動作する。そのため、Ｎ型ＭＯＳトランジスタＮＭａｊ及びＮＭｂｊのソース側の電圧が変化する。これにより、サンプル回路ＳＣｊの抵抗値が変化するので、サンプル回路ＳＣｊに流れる電流量が変化する。
【００４２】
すなわち、クロック信号ＣＬＫの立ち上がり時（図２のサンプルタイミングＴｓ）におけるサンプル回路ＳＣ０〜ＳＣｎによるディスチャージの効果は重ね合わされ、サンプル信号ＳＳ及びサンプル信号ＳＳＢの電圧が降下してゆく。この際、サンプル信号ＳＳの電圧とサンプル信号ＳＳＢの電圧との間には、微小な差電圧が生じることとなる。
【００４３】
ラッチ回路２では、Ｐ型ＭＯＳトランジスタＰＭｃ１がオンとなる。この場合、ラッチ回路２は差動増幅回路として機能する。ここで、サンプル信号ＳＳ及びＳＳＢが供給されると、ラッチ回路２はサンプル信号ＳＳの電圧とサンプル信号ＳＳＢの電圧との間の微小な差電圧を増幅する。ラッチ回路２は、増幅結果に応じて、出力ノードＬＯ及びＬＯＢの一方からＨＩＧＨを出力し、他方からＬＯＷを出力する。
【００４４】
バッファ回路３は、インバータＩＮＶ１１により、ラッチ回路２の出力ノードＬＯを介して供給される信号の反転信号を、出力データＯＵＴＢとして出力する。また、バッファ回路３は、インバータＩＮＶ１２により、ラッチ回路２の出力ノードＬＯＢを介して供給される信号の反転信号を、出力データＯＵＴとして出力する。
【００４５】
すなわち、イコライズ回路１００は、クロック信号の立ち上がりにおいて、差動入力データ及び差動フィードバック信号をサンプルし、サンプルしたデータを重ね合わせて２本のサンプル信号を生成する。それと同時に、クロック信号の立ち上がりにおいて、２本サンプル信号間に生じる微小差電圧を増幅し、増幅結果をラッチする。
【００４６】
換言すれば、イコライズ回路１００は、ダイナミック型サンプル回路１によって、サンプル信号の電圧が降下してゆくという動的現象の過程（すなわち、過渡状態）における差電圧をサンプリング（ダイナミックサンプリング）する。つまり、電流積分型イコライズ回路に必須である積分期間が不要である。すなわち、イコライズ回路１００は、電流積分型イコライズ回路に比較して、より高速な動作が可能である。
【００４７】
また、イコライズ回路１００は、電流加算型イコライズ回路のように電流源を用いる必要が無い。従って、低電圧下においても確実に動作させることができる。すなわち、イコライズ回路１００は、電流加算型イコライズ回路に比べて、低電圧動作性に優れている。
【００４８】
以上より、本構成によれば、低電圧動作及び高速動作が可能なイコライズ回路を提供することができる。
【００４９】
また、高速動作を実現するという観点からは、イコライズ回路１００は、さらなる利点を有している。イコライズ回路１００は、バッファ回路３から出力された出力データＯＵＴ及びＯＵＴＢが、ダイナミック型サンプル回路にフィードバックされる。フィードバックされた出力データは、フィードバック信号としてダイナミック型サンプル回路１に供給される。
【００５０】
イコライズ回路１００では、クロック信号ＣＬＫがＬＯＷのときに、出力データＯＵＴ及びＯＵＴＢ、サンプル信号ＳＳ及びＳＳＢはＨＩＧＨにプリチャージされている。つまり、Ｎ型ＭＯＳトランジスタＮＭｂ１〜ＮＭｂｎ及びＮＭｃ１〜ＮＭｃｎのゲートには、フィードバック信号ＦＢ１〜ＦＢｎ及びＦＢＢ１〜ＦＢＢｎとしてＨＩＧＨ信号が供給される。
【００５１】
その後、クロック信号ＣＬＫの立ち上がりと同時に、フィードバック信号ＦＢ１〜ＦＢｎ及びＦＢＢ１〜ＦＢＢｎが変動する。Ｎ型ＭＯＳトランジスタＮＭｂ１〜ＮＭｂｎ及びＮＭｃ１〜ＮＭｃｎがフィードバック信号ＦＢ１〜ＦＢｎ及びＦＢＢ１〜ＦＢＢｎに応じて動作することにより、サンプル信号ＳＳ及びＳＳＢの電圧は降下してゆく。
【００５２】
ここで、Ｎ型ＭＯＳトランジスタの動作について検討する。一般に、Ｎ型ＭＯＳトランジスタには、閾値電圧が存在する。すなわち、Ｎ型ＭＯＳトランジスタのゲートに接地電圧が供給された状態からゲートに供給する電圧を上昇させる場合、供給する電圧が閾値電圧に達するまではＮ型ＭＯＳトランジスタは動作しない。Ｎ型ＭＯＳトランジスタが動作しない期間はイコライズ回路の実質的な動作に寄与しないため、イコライズ回路の高速動作を阻害する要因となってしまう。
【００５３】
ところが、イコライズ回路１００では、Ｎ型ＭＯＳトランジスタのゲートにＨＩＧＨ信号が供給された状態から、ゲートに供給する電圧を降下させる。よって、閾値電圧の影響を受けることなく、Ｎ型ＭＯＳトランジスタは、クロック信号ＣＬＫの立ち上がりと同時に、直ちに動作を開始する。従って、イコライズ回路１００は、クロック信号ＣＬＫがＬＯＷのとき（プリチャージ区間）のサンプル回路のＮ型ＭＯＳトランジスタを強反転領域に保持することにより、イコライズ回路をより高速に動作させることが可能となる。
【００５４】
実施の形態２
次に、実施の形態２にかかるイコライズ回路２００について説明する。図３は、イコライズ回路２００の構成を示す回路図である。イコライズ回路２００は、実施の形態１にかかるイコライズ回路１００におけるダイナミック型サンプル回路１を、ダイナミック型サンプル回路４に置き換えたものである。ラッチ回路２及びバッファ回路３は、イコライズ回路１００及び２００において同様であるので、図２では簡易的に表示している。
【００５５】
ダイナミック型サンプル回路４は、ダイナミック型サンプル回路１に、Ｐ型ＭＯＳトランジスタＰＭｅ０〜ＰＭｅｎを追加したものである。Ｐ型ＭＯＳトランジスタＰＭｅｋ（ｋは、０≦ｋ≦ｎの整数）のソースには、電源電圧ＶＤＤが供給される。Ｐ型ＭＯＳトランジスタＰＭｅｋのドレインは、サンプル回路ＳＣｋのＮ型ＭＯＳトランジスタＮＭａｋ及びＮＭｂｋのソースと接続される。Ｐ型ＭＯＳトランジスタＰＭｅｋのゲートには、クロック信号ＣＬＫが供給される。ダイナミック型サンプル回路４のその他の構成は、ダイナミック型サンプル回路１と同様であるので、説明を省略する。
【００５６】
イコライズ回路２００は、クロック信号ＣＬＫに応じて、Ｐ型ＭＯＳトランジスタＰＭｅ０〜ＰＭｅｎのオン／オフが制御される。従って、クロック信号ＣＬＫがＬＯＷの場合、サンプル回路ＳＣｋのＮ型ＭＯＳトランジスタＮＭａｋのソースと、Ｎ型ＭＯＳトランジスタのＮＭｂｋのソースと、を確実に同じ電圧（電源電圧ＶＤＤ）とすることができる。これにより、サンプル回路ＳＣｋのＮ型ＭＯＳトランジスタＮＭａｋ及びＮＭｂｋのソースに起因するノイズの発生を抑制し、高品位なイコライズ動作を実現することができる。
【００５７】
実施の形態３
次に、実施の形態３にかかるハーフレート判定帰還型イコライズ回路３００について説明する。図４は、ハーフレート判定帰還型イコライズ回路３００の構成を示す回路ブロック図である。ハーフレート判定帰還型イコライズ回路３００は、２個のイコライズ回路３１及び３２、２個のＲＳラッチ３３及び３４により構成される。イコライズ回路３１及び３２は、イコライズ回路１００又は２００と同様の構成を有する。よって、イコライズ回路３１及び３２の説明は省略する。
【００５８】
イコライズ回路３１には、入力データＩＮ、クロック信号ＣＬＫ及び反転クロック信号ＣＬＫＢが供給される。イコライズ回路３１の出力データＯＵＴ３１は、ＲＳラッチ３３に出力される。また、出力データＯＵＴ３１は、フィードバック信号としてイコライズ回路３２に出力される。
【００５９】
イコライズ回路３２には、入力データＩＮ、クロック信号ＣＬＫ及び反転クロック信号ＣＬＫＢが供給される。但し、イコライズ回路３２へ供給されるクロック信号ＣＬＫ及び反転クロック信号ＣＬＫＢは、イコライズ回路３１に対して逆相となっている。イコライズ回路３２の出力データＯＵＴ３２は、ＲＳラッチ３４に出力される。また、出力データＯＵＴ３２は、フィードバック信号としてイコライズ回路３１に出力される。
【００６０】
なお、入力信号ＩＮ、出力データＯＵＴ３１及びＯＵＴ３２は差動信号であるが、説明を簡略化するため、それぞれ１本の信号として示す。
【００６１】
ＲＳラッチ３３は、イコライズ回路３１の出力データＯＵＴ３１に応じて、データ信号ＤＯＵＴ３１を出力する。ＲＳラッチ３４は、イコライズ回路３２の出力データＯＵＴ３２に応じて、データ信号ＤＯＵＴ３２を出力する。
【００６２】
続いて、ハーフレート判定帰還型イコライズ回路３００の動作について説明する。図５は、ハーフレート判定帰還型イコライズ回路３００の動作を示すタイミングチャートである。ハーフレート判定帰還型イコライズ回路３００は、２つのイコライズ回路３１及び３２を組み合わせることにより、クロック信号の半周期ごとに出力データを生成することが可能である。
【００６３】
例えば、クロック信号ＣＬＫの立ち上がり（図５のサンプルタイミングＴｓ３１）において、イコライズ回路３１により期間Ｔ３１での入力データＩＮをサンプリングし、出力データＯＵＴ３１を生成する。一方、反転クロック信号ＣＬＫＢの立ち上がり（図５のサンプルタイミングＴｓ３２）において、イコライズ回路３２により期間Ｔ３２での入力データＩＮをサンプリングし、出力データＯＵＴ３２を生成する。
【００６４】
すなわち、ハーフレート判定帰還型イコライズ回路３００は、クロック信号の半周期ごとに、２つのイコライズ回路を交互に動作させ、クロック信号の半周期ごとに出力データを生成することができる。これにより、高速に符号間干渉をキャンセルすることができる。
【００６５】
実施の形態４
次に、実施の形態４にかかるマルチレート判定帰還型イコライズ回路４００について説明する。図６は、マルチレート判定帰還型イコライズ回路４００の構成を示す回路ブロック図である。マルチレート判定帰還型イコライズ回路４００は、４個のイコライズ回路４１〜４４、４個のＲＳラッチ４５〜４８により構成される。イコライズ回路４１〜４４は、イコライズ回路１００又は２００と同様の構成を有する。よって、イコライズ回路４１〜４４の説明は省略する。
【００６６】
イコライズ回路４１〜４４には、入力データＩＮ及びクロック信号ＣＬＫ１〜ＣＬＫ４が供給される。イコライズ回路４１〜４４に供給されるクロック信号ＣＬＫ１〜ＣＬＫ４は、それぞれタイミングが１／４周期ずつ異なる。また、イコライズ回路４１〜４４には、当該イコライズ回路以外のイコライズ回路にかかる信号が、フィードバック信号として供給される。イコライズ回路４１〜４４の出力データＯＵＴ４１〜４４は、ＲＳラッチ４５〜４８に出力される。ＲＳラッチ４５〜４８は、出力データＯＵＴ４１〜４４をラッチし、それぞれラッチ出力ＤＯＵＴ４１〜ＤＯＵＴ４４を出力する。
【００６７】
イコライズ回路４１は、イコライズ回路４４及び４３の出力データＯＵＴ４４及びＯＵＴ４３が、それぞれフィードバック信号ＦＢ１１及びＦＢ１２として供給される。また、ＲＳラッチ４６のラッチ出力ＤＯＵＴ４２が、フィードバック信号ＦＢ１３として供給される。
【００６８】
イコライズ回路４２は、イコライズ回路４１及び４４の出力データＯＵＴ４１及びＯＵＴ４４が、それぞれフィードバック信号ＦＢ２１及びＦＢ２２として供給される。また、ＲＳラッチ４７のラッチ出力ＤＯＵＴ４３が、フィードバック信号ＦＢ２３として供給される。
【００６９】
イコライズ回路４３は、イコライズ回路４２及び４１の出力データＯＵＴ４２及びＯＵＴ４１が、それぞれフィードバック信号ＦＢ３１及びＦＢ３２として供給される。また、ＲＳラッチ４８のラッチ出力ＤＯＵＴ４４が、フィードバック信号ＦＢ３３として供給される。
【００７０】
イコライズ回路４４は、イコライズ回路４３及び４２の出力データＯＵＴ４３及びＯＵＴ４２が、それぞれフィードバック信号ＦＢ４１及びＦＢ４２として供給される。また、ＲＳラッチ４５のラッチ出力ＤＯＵＴ４１が、フィードバック信号ＦＢ４３として供給される。
【００７１】
なお、図６では、図を簡略化するため、フィードバック信号のうち、フィードバック信号ＦＢ１１〜ＦＢ１３のみを表示し、それ以外のフィードバック信号を省略している。
【００７２】
換言すれば、マルチレート判定帰還型イコライズ回路４００は、実施の形態３にかかるハーフレート判定帰還型イコライズ回路３００に対して、サンプリングレートを２倍に拡張した構成を有している。
【００７３】
続いて、マルチレート判定帰還型イコライズ回路４００の動作について説明する。図７は、マルチレート判定帰還型イコライズ回路４００の動作を示すタイミングチャートである。マルチレート判定帰還型イコライズ回路４００は、４つのイコライズ回路４１〜４４を組み合わせることにより、クロック信号の１／４周期ごとに出力データを生成することが可能である。
【００７４】
例えば、イコライズ回路４１に着目すると、クロック信号ＣＬＫ１の立ち上がり（図７サンプルタイミングＴｓ４１）において、期間Ｔ４１での入力データＩＮ及びフィードバック信号ＦＢ１１〜ＦＢ１３をサンプリングし、出力データＯＵＴ４１を生成する。
【００７５】
なお、クロック信号ＣＬＫ２はクロック信号ＣＬＫ１に対して１／４周期遅れているので、イコライズ回路４２の出力データＯＵＴ４２の出力タイミングもサンプルタイミングＴｓ４１から１／４周期遅れている。つまり、イコライズ回路４２は、サンプルタイミングＴｓ４１の時点では、未だプリチャージが行われている。そのため、イコライズ回路４２の出力データＯＵＴ４２をフィードバック信号として用いると、イコライズ回路４１へ適切なフィードバック信号を供給することができない。そのため、本実施の形態では、ＲＳラッチ４６のラッチ出力ＤＯＵＴ４２をイコライズ回路４１へ供給するフィードバック信号ＦＢ１３として用いることで、プリチャージの影響を排除している。
【００７６】
また、イコライズ回路４２〜４４も同様に、クロック信号ＣＬＫ２〜４の立ち上がり（図７サンプルタイミングＴｓ４２〜Ｔｓ４４）において、入力データＩＮ及びフィードバック信号ＦＢ２１〜ＦＢ２３、ＦＢ３１〜ＦＢ３３及びＦＢ４１〜ＦＢ４３をサンプリングし、それぞれ出力データＯＵＴ４２〜４４を生成する。なお、イコライズ回路４２〜４４においても、ラッチ出力ＤＯＵＴ４３、ＤＯＵＴ４４、ＤＯＵＴ４１を、それぞれフィードバック信号ＦＢ２３、ＦＢ３３及びＦＢ４３として用いることにより、プリチャージの影響を排除している。
【００７７】
すなわち、マルチレート判定帰還型イコライズ回路４００は、クロック信号の１／４周期ごとに、４つのイコライズ回路を別々に動作させ、クロック信号の１／４周期ごとに出力データを生成することができる。これにより、符号間干渉を高速にキャンセルすることができる。
【００７８】
なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、上述の実施の形態にかかるイコライズ回路においては、Ｎ型ＭＯＳトランジスタとＰ型トランジスタとを適宜入れ換えた構成とすることができる。
【００７９】
実施の形態４にかかるマルチレート判定帰還型イコライズ回路４００は４つのイコライズ回路を用いたが、イコライズ回路の個数は４つに限られず、２以上の任意のイコライズ回路を用いて、任意のレートのマルチレート判定帰還型イコライズ回路を構成してもよい。
【００８０】
実施の形態３にかかるハーフレート判定帰還型イコライズ回路３００及び実施の形態４にかかるマルチレート判定帰還型イコライズ回路４００において、各イコライズ回路にフィードバックさせる信号は別のイコライズ回路の出力データに限られず、例えばＲＳラッチの出力をフィードバックさせてもよい。
【符号の説明】
【００８１】
１、４  ダイナミック型サンプル回路
２    ラッチ回路
３１、３２  イコライズ回路
３３、３４  ＲＳラッチ
４１〜４４  イコライズ回路
４５〜４８    ＲＳラッチ
５１  加算回路
５２  サンプル回路
５３  ラッチ回路
５４  バッファ回路
１００、２００  イコライズ回路
３００  ハーフレート判定帰還型イコライズ回路
４００  マルチレート判定帰還型イコライズ回路
５００  電流積分型の判定帰還型イコライズ回路
ＣＬＫ、ＣＬＫ１〜４  クロック信号
ＣＬＫＢ  反転クロック信号
ＤＣＯＮ  データ制御信号
ＦＢ１〜ＦＢｎ、ＦＢＢ１〜ＦＢＢｎ、ＦＢ１１〜ＦＢ１３、ＦＢ２１〜ＦＢ２３、ＦＢ３１〜ＦＢ３３、ＦＢ４１〜ＦＢ４３  フィードバック信号
ＦＣＯＮ１〜ＦＣＯＮｎ  フィードバック制御信号
ＧＮＤ    接地電圧
ＩＣ０〜ＩＣｎ  電流制御信号
ＩＮ、ＩＮＢ  入力データ
ＩＮＶ１〜ＩＮＶ３、ＩＮＶ１１、ＩＮＶ１２  インバータ
ＬＯ、ＬＯＢ  出力ノード
ＮＭａ０〜ＮＭａｎ、ＮＭｂ０〜ＮＭｂｎ、ＮＭｃ０〜ＮＭｃｎ、ＮＭｅ１〜ＮＭｅ４、ＮＭｇ０〜ＮＭｇｎ、ＮＭｈ０〜ＮＭｈｎ、ＮＭｉ０〜ＮＭｉｎ、  ＮＭｐ１〜ＮＭｐ３、ＮＭｑ１、ＮＭｑ２  Ｎ型ＭＯＳトランジスタ
ＯＵＴ、ＯＵＴＢ、ＯＵＴ３１、ＯＵＴ３２、ＯＵＴ４１〜ＯＵＴ４４  出力データ
ＰＭａ、ＰＭｂ、ＰＭｃ１〜ＰＭｃ３、ＰＭｅ０〜ＰＭｅｎ、ＰＭｇ１〜ＰＭｇ４、ＰＭｈ、ＰＭｉ  Ｐ型ＭＯＳトランジスタ
ＰＳ  プリチャージスイッチ回路
Ｒｖ０〜Ｒｖｎ  可変抵抗
ＳＣ０〜ＳＣｎ  サンプル回路
ＳＳ、ＳＳＢ  サンプル信号
ＳＵＭ、ＳＵＭＢ  出力ノード
ＶＤＤ  電源電圧
【図１】
2012182710.tif 000003
【図２】
2012182710.tif 000004
【図３】
2012182710.tif 000005
【図４】
2012182710.tif 000006
【図５】
2012182710.tif 000007
【図６】
2012182710.tif 000008
【図７】
2012182710.tif 000009
【図８】
2012182710.tif 000010
【図９】
2012182710.tif 000011