(57)【要約】      （修正有）【課題】ビットライン間のカップリング、またはワードライン間のカップリングを低減させることができる半導体メモリ装置を提供する。【解決手段】第１ビットラインＢＬ１２に連結される第１メモリセルを含む第１領域ＳＭＣＢ１、及び第２ビットラインＢＬ２２に連結される第２メモリセルを含む第２領域ＳＭＣＢ２を具備する複数のメモリセル・ブロック１１０＿１〜１１０＿８と、対応するメモリセル・ブロックの前記第１メモリセル、または前記第２メモリセルと連結される複数のビットライン・センスアンプ１２０＿１〜１２０＿６と、第１ビットラインを、対応するビットライン・センスアンプに連結したり、グローバル・ビットラインＧＢＬ１〜ＧＢＬ８を介して、前記第２ビットラインを、前記対応するビットライン・センスアンプに連結する複数の連結部１３０＿１〜１３０＿８と、を具備する。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１ビットラインに連結される第１メモリセルを含む第１領域、及び第２ビットラインに連結される第２メモリセルを含む第２領域を具備する複数のメモリセル・ブロックと、
対応するメモリセル・ブロックの前記第１メモリセル、または前記第２メモリセルと連結される複数のビットライン・センスアンプと、
第１制御信号に応答し、前記第１ビットラインを、対応するビットライン・センスアンプに連結したり、あるいは第２制御信号に応答し、グローバル・ビットラインを介して、前記第２ビットラインを、前記対応するビットライン・センスアンプに連結する複数の連結部と、を具備し、
前記メモリセル・ブロックの第１領域、及び隣接したメモリセル・ブロックの前記第２領域は、第１方向に交差して配され、
前記メモリセル・ブロックの前記第１領域及び前記第２領域は、第２方向に隣接して配されることを特徴とする半導体メモリ装置。
【請求項２】
前記第１方向は、
前記第２方向と平行していない方向であることを特徴とする請求項１に記載の半導体メモリ装置。
【請求項３】
前記第１方向は、
前記第２方向と垂直方向であることを特徴とする請求項１に記載の半導体メモリ装置。
【請求項４】
前記第１方向は、カラム方向であり、前記第２方向は、ロウ方向であることを特徴とする請求項１に記載の半導体メモリ装置。
【請求項５】
前記第１ビットライン及び前記第２ビットラインをローカル・ビットラインとする場合、前記グローバル・ビットラインのピッチは、前記ローカル・ビットラインのピッチの２倍のピッチを有することを特徴とする請求項１に記載の半導体メモリ装置。
【請求項６】
前記グローバル・ビットラインは、
前記第１方向に隣接した第１ビットラインと第２ビットラインとの間の所定の位置に対応する位置に形成されることを特徴とする請求項１に記載の半導体メモリ装置。
【請求項７】
前記グローバル・ビットラインは、
メタルラインであることを特徴とする請求項１に記載の半導体メモリ装置。
【請求項８】
前記半導体メモリ装置は、
ロウアドレスを利用し、前記第１制御信号及び前記第２制御信号を生成する少なくとも１つの制御信号生成部をさらに具備することを特徴とする請求項１に記載の半導体メモリ装置。
【請求項９】
前記制御信号生成部は、
イネーブルされたワードラインが、対応する第１メモリセルに連結されている場合、第１電圧の前記第１制御信号を生成し、前記イネーブルされたワードラインが、対応する第１メモリセルに連結されていない場合、第２電圧の前記第１制御信号を生成し、
前記イネーブルされたワードラインが、対応する第２メモリセルに連結されている場合、前記第１電圧の第２制御信号を生成し、前記イネーブルされたワードラインが、対応する第２メモリセルに連結されていない場合、前記第２電圧の第２制御信号を生成することを特徴とする請求項８に記載の半導体メモリ装置。
【請求項１０】
前記連結部は、
前記第１電圧の第１制御信号に応答し、前記第１ビットラインと、前記対応するビットライン・センスアンプとを連結し、前記第２電圧の第１制御信号に応答し、前記第１ビットラインと、前記対応するビットライン・センスアンプとの連結を遮断し、
前記第１電圧の第２制御信号に応答し、前記グローバル・ビットラインを介して、前記第２ビットラインを、前記対応するビットライン・センスアンプに連結し、前記第２電圧の第２制御信号に応答し、前記対応するビットライン・センスアンプ及び前記第２ビットラインのうち一つと、前記グローバル・ビットラインとの連結を遮断することを特徴とする請求項９に記載の半導体メモリ装置。
【請求項１１】
前記制御信号生成部は、
前記半導体メモリ装置がプリチャージ動作を行う場合、第３電圧の前記第１制御信号及び第２制御信号を生成することを特徴とする請求項１０に記載の半導体メモリ装置。
【請求項１２】
前記第１電圧は、
前記第２電圧の電圧レベル及び前記第３電圧の電圧レベルより大きい電圧レベルを有し、
前記第３電圧は、
前記第２電圧の電圧レベルより大きい電圧レベルを有することを特徴とする請求項１１に記載の半導体メモリ装置。
【請求項１３】
前記制御信号生成部は、
前記第１制御信号または前記第２制御信号を生成する少なくとも１つの信号発生器を具備し、
前記少なくとも１つの信号発生器は、
前記ロウアドレスをデコーディングし、デコーディングされたロウアドレスを生成するデコーディング部と、
前記デコーディングされたロウアドレスに応答し、前記第１制御信号または前記第２制御信号が、第１電圧の電圧レベルを有するように制御する第１電圧制御部と、
前記デコーディングされたロウアドレスに応答し、前記第１制御信号または前記第２制御信号が、第２電圧の電圧レベルを有するように制御する第２電圧制御部と、
前記半導体メモリ装置がプリチャージ動作を行う場合にイネーブルされるプリチャージイネーブル信号に応答し、前記第１制御信号または前記第２制御信号が、第３電圧の電圧レベルを有するように制御する第３電圧制御部と、を具備することを特徴とする請求項８に記載の半導体メモリ装置。
【請求項１４】
前記半導体メモリ装置は、
前記第１方向に隣接したグローバル・ビットライン間に形成され、一定の電圧レベルを維持する少なくとも１本のシールドラインをさらに具備することを特徴とする請求項１に記載の半導体メモリ装置。
【請求項１５】
前記少なくとも１本のシールドラインは、
接地電圧の電圧レベルを維持することを特徴とする請求項１４に記載の半導体メモリ装置。
【請求項１６】
前記それぞれの連結部は、
前記第１制御信号に応答し、前記第１ビットラインと、前記対応するビットライン・センスアンプとの連結状態を制御する第１スイッチング部と、
前記第２制御信号に応答し、前記対応するビットライン・センスアンプに連結された前記グローバル・ビットラインと、前記第２ビットラインとの連結状態を制御する第２スイッチング部と、を具備することを特徴とする請求項１に記載の半導体メモリ装置。
【請求項１７】
前記第１スイッチング部は、
前記対応するビットライン・センスアンプと、前記対応するメモリセル・ブロックとの間に形成され、
前記第２スイッチング部は、
前記対応するメモリセル・ブロックの中央に対応する位置に形成されることを特徴とする請求項１６に記載の半導体メモリ装置。
【請求項１８】
前記第１スイッチング部は、
ゲートに前記第１制御信号が印加され、第１端が、前記第１ビットラインと連結され、第２端が、前記対応するビットライン・センスアンプに連結される第１トランジスタであり、
前記第２スイッチング部は、
ゲートに前記第２制御信号が印加され、第１端が、前記第２ビットラインと連結され、第２端が、前記グローバル・ビットラインに連結される第２トランジスタであることを特徴とする請求項１６に記載の半導体メモリ装置。
【請求項１９】
前記半導体メモリ装置は、
前記第１方向に隣接したグローバル・ビットライン間に形成され、一定の電圧レベルを維持する少なくとも１本のシールドラインをさらに具備することを特徴とする請求項１６に記載の半導体メモリ装置。
【請求項２０】
前記それぞれの連結部は、
前記第１制御信号に応答し、前記第１ビットラインと、前記対応するビットライン・センスアンプとの連結状態を制御する第１スイッチング部と、
前記第２制御信号に応答し、前記第２ビットラインに連結された前記グローバル・ビットラインと、前記対応するビットライン・センスアンプとの連結状態を制御する第２スイッチング部と、を具備することを特徴とする請求項１に記載の半導体メモリ装置。
【請求項２１】
前記第１スイッチング部及び前記第２スイッチング部は、
前記対応するビットライン・センスアンプと、前記対応するメモリセル・ブロックとの間に形成されることを特徴とする請求項２０に記載の半導体メモリ装置。
【請求項２２】
前記第１スイッチング部は、
ゲートに前記第１制御信号が印加され、第１端が、前記第１ビットラインと連結され、第２端が、前記対応するビットライン・センスアンプに連結される第１トランジスタであり、
前記第２スイッチング部は、
ゲートに前記第２制御信号が印加され、第１端が、前記グローバル・ビットラインと連結され、第２端が、前記対応するビットライン・センスアンプに連結される第２トランジスタであることを特徴とする請求項２０に記載の半導体メモリ装置。
【請求項２３】
前記半導体メモリ装置は、
前記第１方向に隣接したグローバル・ビットライン間に形成され、一定の電圧レベルを維持する少なくとも１本のシールドラインをさらに具備することを特徴とする請求項２０に記載の半導体メモリ装置。
【請求項２４】
前記半導体メモリ装置は、
オープン・ビットライン構造を有し、
前記それぞれのビットライン・センスアンプは、
前記ビットライン・センスアンプに隣接したメモリセル・ブロックの前記第１ビットライン、または前記グローバル・ビットラインと連結される入力端と、
前記ビットライン・センスアンプに反対方向に隣接したメモリセル・ブロックの前記第１ビットライン、または前記グローバル・ビットラインと連結される反転入力端と、を具備することを特徴とする請求項１に記載の半導体メモリ装置。
【請求項２５】
前記半導体メモリ装置は、
フォールデッド・ビットライン構造を有し、
前記それぞれのビットライン・センスアンプは、
前記ビットライン・センスアンプに隣接したメモリセル・ブロックの前記第１ビットライン及び前記グローバル・ビットラインのうち１本と連結される第１入力端と、
前記隣接したメモリセル・ブロックの前記第１ビットライン及び前記グローバル・ビットラインのうち前記第１入力端に連結されていない他の１本と連結される第１反転入力端と、を具備することを特徴とする請求項１に記載の半導体メモリ装置。
【請求項２６】
前記それぞれのビットライン・センスアンプは、
前記ビットライン・センスアンプに反対方向に隣接したメモリセル・ブロックの前記第１ビットライン及び前記グローバル・ビットラインのうち１本と連結される第２入力端と、
前記反対方向に隣接したメモリセル・ブロックの前記第１ビットライン及び前記グローバル・ビットラインのうち前記第２入力端に連結されていない他の１本と連結される第２反転入力端と、をさらに具備することを特徴とする請求項２５に記載の半導体メモリ装置。
【請求項２７】
前記第１メモリセル及び第２メモリセルは、
垂直チャネル・トランジスタを具備することを特徴とする請求項１に記載の半導体メモリ装置。
【請求項２８】
前記半導体メモリ装置は、
前記複数のメモリセル・ブロックのうち少なくとも１つのメモリセル・ブロックを含む複数のメモリセル・アレイと、
前記複数のメモリセル・アレイ間に位置する複数のサブワードライン・ドライバ領域と、
メインワードライン信号に応答し、対応する第１駆動信号または接地電圧を、対応するサブワードラインの第１端に印加する複数の第１サブワードライン・ドライバと、
対応する第２駆動信号に応答し、対応するサブワードラインの第２端に、前記接地電圧を印加するか否かを制御する複数の第２サブワードライン・ドライバと、をさらに具備し、
前記複数のサブワードライン・ドライバ領域のうち１つのサブワードライン領域には、
前記第１サブワードライン・ドライバ、及び前記第１サブワードライン・ドライバに連結されたサブワードラインと異なるサブワードラインに連結された前記第２サブワードライン・ドライバが形成されることを特徴とする請求項１に記載の半導体メモリ装置。
【請求項２９】
前記１つのサブワードライン領域の前記第１サブワードライン・ドライバに連結されたサブワードラインは、
前記１つのサブワードライン領域の前記第２サブワードライン・ドライバに連結されるサブワードラインに隣接したサブワードラインであることを特徴とする請求項２８に記載の半導体メモリ装置。
【請求項３０】
前記１本のサブワードラインに連結された前記第１サブワードライン・ドライバ及び前記第２サブワードライン・ドライバは、
異なるサブワードライン・ドライバ領域にそれぞれ配されることを特徴とする請求項２８に記載の半導体メモリ装置。
【請求項３１】
前記第１サブワードライン・ドライバそれぞれは、
ゲートに前記メインワードライン信号が印加され、第１端に、対応する第１駆動信号が印加され、第２端と、対応するサブワードラインの第１端とが連結される第１トランジスタと、
ゲートに前記メインワードライン信号が印加され、第１端に前記接地電圧が印加され、第２端と、前記第１トランジスタの第２端及び前記対応するサブワードラインの第１端とが連結される第２トランジスタと、を具備し、
前記第２サブワードライン・ドライバそれぞれは、
ゲートに、対応する第２駆動信号が印加され、第１端に前記接地電圧が印加され、第２端と、対応するサブワードラインの第２端とが連結される第３トランジスタを具備することを特徴とする請求項２８に記載の半導体メモリ装置。
【請求項３２】
前記複数のサブワードラインの第２端は、
前記第２サブワードライン・ドライバを介して互いに連結されていることを特徴とする請求項２８に記載の半導体メモリ装置。
【請求項３３】
前記第２サブワードライン・ドライバそれぞれは、
ゲートに、対応する第２駆動信号が印加され、第１端に前記接地電圧が印加され、第２端と、対応するサブワードラインの第２端とが連結される少なくとも１つのトランジスタを具備することを特徴とする請求項３２に記載の半導体メモリ装置。
【請求項３４】
前記複数のサブワードラインの第１端は、
前記第１サブワードライン・ドライバを介して互いに連結されていることを特徴とする請求項２８に記載の半導体メモリ装置。
【請求項３５】
前記半導体メモリ装置は、
ロウアドレスを利用し、前記第１駆動信号及び前記第２駆動信号を生成する少なくとも１つの駆動信号生成部をさらに具備することを特徴とする請求項２８に記載の半導体メモリ装置。
【請求項３６】
前記少なくとも１つの駆動信号生成部は、
対応する第１サブワードライン・ドライバに対応する第１駆動信号を供給し、前記対応する第１サブワードライン・ドライバが形成されたサブワードライン・ドライバ領域の対応する第２サブワードライン・ドライバに、対応する第２駆動信号を供給することを特徴とする請求項３５に記載の半導体メモリ装置。
【請求項３７】
前記複数の駆動信号生成部それぞれは、
前記１本のサブワードラインに連結された前記第１サブワードライン・ドライバ及び前記第２サブワードライン・ドライバそれぞれに印加される前記第１駆動信号及び前記第２駆動信号が、異なる論理状態を有するように、前記第１駆動信号及び前記第２駆動信号を生成することを特徴とする請求項３５に記載の半導体メモリ装置。
【請求項３８】
前記少なくとも１つの駆動信号生成部は、
前記ロウアドレスを利用し、第１基準駆動信号及び第２基準駆動信号を生成するデコーディング部と、
前記第１基準駆動信号及び前記第２基準駆動信号を利用し、前記第１駆動信号及び前記第２駆動信号を出力する少なくとも１つの信号生成部を具備することを特徴とする請求項３５に記載の半導体メモリ装置。
【請求項３９】
前記少なくとも１つの信号生成部は、
前記第１基準駆動信号または前記第２基準駆動信号を反転し、前記第２駆動信号として出力する第１インバータチェーンと、
前記第１基準駆動信号または前記第２基準駆動信号を、前記第１駆動信号として出力する第２インバータチェーンと、を具備することを特徴とする請求項３８に記載の半導体メモリ装置。
【請求項４０】
前記対応するサブワードラインを高電圧で駆動する前記第１サブワードライン・ドライバが形成されたサブワードライン・ドライバ領域の前記第２サブワードライン・ドライバそれぞれは、対応する第２駆動信号に応答し、前記対応するサブワードラインを接地電圧で駆動することを特徴とする請求項２８に記載の半導体メモリ装置。
【請求項４１】
対応する第１サブワードライン・ドライバによって高電圧で駆動される前記サブワードラインの第２端に連結された前記第２サブワードライン・ドライバは、対応する第２駆動信号に応答してディセーブルされることを特徴とする請求項２８に記載の半導体メモリ装置。
【請求項４２】
第１ビットラインに連結される第１メモリセルを含む第１領域、及び第２ビットラインに連結される第２メモリセルを含む第２領域を具備する複数の第１メモリセル・ブロックと、
第３ビットラインに連結される第３メモリセルを含む複数の第２メモリセル・ブロックと、
対応する第１メモリセル・ブロックの前記第１メモリセルまたは前記第２メモリセルと連結される複数の第１ビットライン・センスアンプと、
対応する第２メモリセル・ブロックの前記第３メモリセルと連結される少なくとも１つの第２ビットライン・センスアンプと、
第１制御信号に応答し、前記第１ビットラインを、対応する第１ビットライン・センスアンプに連結したり、あるいは第２制御信号に応答し、グローバル・ビットラインを介して、前記第２ビットラインを、前記対応する第１ビットライン・センスアンプに連結する複数の連結部と、を具備し、
前記少なくとも１つの第１メモリセル・ブロック及び少なくとも１つの第２メモリセル・ブロックは、第１方向に交差して配されることを特徴とする半導体メモリ装置。
【請求項４３】
前記第１メモリセル・ブロックの前記第１領域及び前記第２領域は、
前記第１方向と平行していない第２方向に隣接して配されることを特徴とする請求項４２に記載の半導体メモリ装置。
【請求項４４】
前記第１方向は、
前記第２方向と垂直方向であることを特徴とする請求項４３に記載の半導体メモリ装置。
【請求項４５】
前記第１方向は、カラム方向であり、前記第２方向は、ロウ方向であることを特徴とする請求項４３に記載の半導体メモリ装置。
【請求項４６】
前記第１ビットライン、前記第２ビットライン及び前記第３ビットラインをローカル・ビットラインとする場合、前記グローバル・ビットラインのピッチは、前記ローカル・ビットラインのピッチの３倍または４倍であることを特徴とする請求項４２に記載の半導体メモリ装置。
【請求項４７】
前記グローバル・ビットラインは、
第１方向に隣接した第１ビットラインと第２ビットラインとの間の所定の位置に対応する位置に形成されることを特徴とする請求項４２に記載の半導体メモリ装置。
【請求項４８】
前記グローバル・ビットラインは、
メタルラインであることを特徴とする請求項４２に記載の半導体メモリ装置。
【請求項４９】
前記半導体メモリ装置は、
ロウアドレスを利用し、前記第１制御信号及び前記第２制御信号を生成する少なくとも１つの制御信号生成部をさらに具備することを特徴とする請求項４２に記載の半導体メモリ装置。
【請求項５０】
前記制御信号生成部は、
イネーブルされたワードラインが、対応する第１メモリセルに連結されている場合、第１電圧の前記第１制御信号を生成し、前記イネーブルされたワードラインが、対応する第１メモリセルに連結されていない場合、第２電圧の前記第１制御信号を生成し、
前記イネーブルされたワードラインが、対応する第２メモリセルに連結されている場合、前記第１電圧の第２制御信号を生成し、前記イネーブルされたワードラインが、対応する第２メモリセルに連結されていない場合、前記第２電圧の第２制御信号を生成することを特徴とする請求項４９に記載の半導体メモリ装置。
【請求項５１】
前記連結部は、
前記第１電圧の第１制御信号に応答し、前記第１ビットラインと、前記対応する第１ビットライン・センスアンプとを連結し、前記第２電圧の第１制御信号に応答し、前記第１ビットラインと、前記対応する第１ビットライン・センスアンプとの連結を遮断し、
前記第１電圧の第２制御信号に応答し、前記グローバル・ビットラインを介して、前記第２ビットラインを、前記対応する第１ビットライン・センスアンプに連結し、前記第２電圧の第２制御信号に応答し、前記対応する第１ビットライン・センスアンプ及び前記第２ビットラインのうち一つと、前記グローバル・ビットラインとの連結を遮断することを特徴とする請求項５０に記載の半導体メモリ装置。
【請求項５２】
前記制御信号生成部は、
前記半導体メモリ装置がプリチャージ動作を行う場合、第３電圧の前記第１制御信号及び第２制御信号を生成することを特徴とする請求項５１に記載の半導体メモリ装置。
【請求項５３】
前記第１電圧は、
前記第２電圧の電圧レベル及び前記第３電圧の電圧レベルより大きい電圧レベルを有し、
前記第３電圧は、
前記第２電圧の電圧レベルより大きい電圧レベルを有することを特徴とする請求項５２に記載の半導体メモリ装置。
【請求項５４】
前記制御信号生成部は、
前記第１制御信号または前記第２制御信号を生成する少なくとも１つの信号発生器を具備し、
前記少なくとも１つの信号発生器は、
前記ロウアドレスをデコーディングし、デコーディングされたロウアドレスを生成するデコーディング部と、
前記デコーディングされたロウアドレスに応答し、前記第１制御信号または前記第２制御信号が、第１電圧の電圧レベルを有するように制御する第１電圧制御部と、
前記デコーディングされたロウアドレスに応答し、前記第１制御信号または前記第２制御信号が、第２電圧の電圧レベルを有するように制御する第２電圧制御部と、
前記半導体メモリ装置がプリチャージ動作を行う場合にイネーブルされるプリチャージイネーブル信号に応答し、前記第１制御信号または前記第２制御信号が、第３電圧の電圧レベルを有するように制御する第３電圧制御部と、を具備することを特徴とする請求項４９に記載の半導体メモリ装置。
【請求項５５】
前記半導体メモリ装置は、
前記第１方向に隣接したグローバル・ビットライン間に形成され、一定の電圧レベルを維持する少なくとも１本のシールドラインをさらに具備することを特徴とする請求項４２に記載の半導体メモリ装置。
【請求項５６】
前記少なくとも１本のシールドラインは、
接地電圧の電圧レベルを維持することを特徴とする請求項５５に記載の半導体メモリ装置。
【請求項５７】
前記それぞれの連結部は、
前記第１制御信号に応答し、前記第１ビットラインと、前記対応する第１ビットライン・センスアンプとの連結状態を制御する第１スイッチング部と、
前記第２制御信号に応答し、前記対応する第１ビットライン・センスアンプに連結された前記グローバル・ビットラインと、前記第２ビットラインとの連結状態を制御する第２スイッチング部と、を具備することを特徴とする請求項４２に記載の半導体メモリ装置。
【請求項５８】
前記第１スイッチング部は、
前記対応する第１ビットライン・センスアンプと、前記対応する第１メモリセル・ブロックとの間に形成され、
前記第２スイッチング部は、
前記対応する第１メモリセル・ブロックの中央に対応する位置に形成されることを特徴とする請求項５７に記載の半導体メモリ装置。
【請求項５９】
前記第１スイッチング部は、
ゲートに前記第１制御信号が印加され、第１端が、前記第１ビットラインと連結され、第２端が、前記対応する第１ビットライン・センスアンプに連結される第１トランジスタであり、
前記第２スイッチング部は、
ゲートに前記第２制御信号が印加され、第１端が、前記第２ビットラインと連結され、第２端が、前記グローバル・ビットラインに連結される第２トランジスタであることを特徴とする請求項５７に記載の半導体メモリ装置。
【請求項６０】
前記半導体メモリ装置は、
前記第１方向に隣接したグローバル・ビットライン間に形成され、一定の電圧レベルを維持する少なくとも１本のシールドラインをさらに具備することを特徴とする請求項５７に記載の半導体メモリ装置。
【請求項６１】
前記それぞれの連結部は、
前記第１制御信号に応答し、前記第１ビットラインと、前記対応する第１ビットライン・センスアンプとの連結状態を制御する第１スイッチング部と、
前記第２制御信号に応答し、前記第２ビットラインに連結された前記グローバル・ビットラインと、前記対応する第１ビットライン・センスアンプとの連結状態を制御する第２スイッチング部と、を具備することを特徴とする請求項４２に記載の半導体メモリ装置。
【請求項６２】
前記第１スイッチング部及び前記第２スイッチング部は、
前記対応する第１ビットライン・センスアンプと、前記対応する第１メモリセル・ブロックとの間に形成されることを特徴とする請求項６１に記載の半導体メモリ装置。
【請求項６３】
前記第１スイッチング部は、
ゲートに前記第１制御信号が印加され、第１端が、前記第１ビットラインと連結され、第２端が、前記対応する第１ビットライン・センスアンプに連結される第１トランジスタであり、
前記第２スイッチング部は、
ゲートに前記第２制御信号が印加され、第１端が、前記グローバル・ビットラインと連結され、第２端が、前記対応する第１ビットライン・センスアンプに連結される第２トランジスタであることを特徴とする請求項６１に記載の半導体メモリ装置。
【請求項６４】
前記半導体メモリ装置は、
前記第１方向に隣接したグローバル・ビットライン間に形成され、一定の電圧レベルを維持する少なくとも１本のシールドラインをさらに具備することを特徴とする請求項６１に記載の半導体メモリ装置。
【請求項６５】
前記半導体メモリ装置は、
オープン・ビットライン構造を有し、
前記それぞれの第１ビットライン・センスアンプは、
前記第１ビットライン・センスアンプに隣接した第１メモリセル・ブロックの前記第１ビットライン、または前記グローバル・ビットラインと連結される入力端と、
前記第１ビットライン・センスアンプに反対方向に隣接した第１メモリセル・ブロックの前記第１ビットライン、または前記グローバル・ビットラインと連結される反転入力端と、を具備し、
前記それぞれの第２ビットライン・センスアンプは、
前記第２ビットライン・センスアンプに隣接した第２メモリセル・ブロックの前記第３ビットラインと連結される入力端と、
前記第１ビットライン・センスアンプに反対方向に隣接した第２メモリセル・ブロックの前記第３ビットラインと連結される反転入力端と、を具備することを特徴とする請求項４２に記載の半導体メモリ装置。
【請求項６６】
前記半導体メモリ装置は、
フォールデッド・ビットライン構造を有し、
前記それぞれの第１ビットライン・センスアンプは、
前記第１ビットライン・センスアンプに隣接した第１メモリセル・ブロックの前記第１ビットライン及び前記グローバル・ビットラインのうち１本と連結される第１入力端と、
前記隣接した第１メモリセル・ブロックの前記第１ビットライン及び前記グローバル・ビットラインのうち前記第１入力端に連結されていない他の１本と連結される第１反転入力端と、を具備し、
前記それぞれの第２ビットライン・センスアンプは、
前記第２ビットライン・センスアンプに隣接した第２メモリセル・ブロックの前記第３ビットラインと連結される第１入力端と、
前記第２ビットライン・センスアンプに隣接した他の第２メモリセル・ブロックの前記第３ビットラインと連結される第１反転入力端と、を具備することを特徴とする請求項４２に記載の半導体メモリ装置。
【請求項６７】
前記それぞれの第１ビットライン・センスアンプは、
前記第１ビットライン・センスアンプに反対方向に隣接した第１メモリセル・ブロックの前記第１ビットライン及び前記グローバル・ビットラインのうち１本と連結される第２入力端と、
前記反対方向に隣接した第１メモリセル・ブロックの前記第１ビットライン及び前記グローバル・ビットラインのうち前記第２入力端に連結されていない他の１本と連結される第２反転入力端と、をさらに具備し、
前記それぞれの第２ビットライン・センスアンプは、
前記第２ビットライン・センスアンプに反対方向に隣接した第２メモリセル・ブロックの前記第３ビットラインと連結される第２入力端と、
前記第２ビットライン・センスアンプに反対方向に隣接した他の第２メモリセル・ブロックの前記第３ビットラインと連結される第２反転入力端と、を具備することを特徴とする請求項６６に記載の半導体メモリ装置。
【請求項６８】
前記第１メモリセル及び第２メモリセルは、
垂直チャネル・トランジスタを具備することを特徴とする請求項４２に記載の半導体メモリ装置。
【請求項６９】
前記第３ビットラインに連結される前記第３メモリセルの個数は、
前記第１ビットラインに連結される第１メモリセル及び前記第２ビットラインに連結される第２メモリセルの個数を合わせた個数と同じであることを特徴とする請求項４２に記載の半導体メモリ装置。
【請求項７０】
前記半導体メモリ装置は、
前記複数の第１メモリセル・ブロック及び第２メモリセル・ブロックのうち少なくとも１つのメモリセル・ブロックを含む複数のメモリセル・アレイと、
前記複数のメモリセル・アレイ間に位置する複数のサブワードライン・ドライバ領域と、
メインワードライン信号に応答し、対応する第１駆動信号または接地電圧を、対応するサブワードラインの第１端に印加する複数の第１サブワードライン・ドライバと、
対応する第２駆動信号に応答し、対応するサブワードラインの第２端に、前記接地電圧を印加するか否かを制御する複数の第２サブワードライン・ドライバと、をさらに具備し、
前記複数のサブワードライン・ドライバ領域のうち１つのサブワードライン領域には、
前記第１サブワードライン・ドライバ、及び前記第１サブワードライン・ドライバに連結されたサブワードラインと異なるサブワードラインに連結された前記第２サブワードライン・ドライバが形成されることを特徴とする請求項４２に記載の半導体メモリ装置。
【請求項７１】
前記１つのサブワードライン領域の前記第１サブワードライン・ドライバに連結されたサブワードラインは、
前記１つのサブワードライン領域の前記第２サブワードライン・ドライバに連結されるサブワードラインに隣接したサブワードラインであることを特徴とする請求項７０に記載の半導体メモリ装置。
【請求項７２】
前記１本のサブワードラインに連結された前記第１サブワードライン・ドライバ及び前記第２サブワードライン・ドライバは、
異なるサブワードライン・ドライバ領域にそれぞれ配されることを特徴とする請求項７０に記載の半導体メモリ装置。
【請求項７３】
前記第１サブワードライン・ドライバそれぞれは、
ゲートに前記メインワードライン信号が印加され、第１端に、対応する第１駆動信号が印加され、第２端と、対応するサブワードラインの第１端とが連結される第１トランジスタと、
ゲートに前記メインワードライン信号が印加され、第１端に前記接地電圧が印加され、第２端と、前記第１トランジスタの第２端及び前記対応するサブワードラインの第１端とが連結される第２トランジスタと、を具備し、
前記第２サブワードライン・ドライバそれぞれは、
ゲートに、対応する第２駆動信号が印加され、第１端に前記接地電圧が印加され、第２端と、対応するサブワードラインの第２端とが連結される第３トランジスタを具備することを特徴とする請求項７０に記載の半導体メモリ装置。
【請求項７４】
前記複数のサブワードラインの第２端は、
前記第２サブワードライン・ドライバを介して互いに連結されていることを特徴とする請求項７０に記載の半導体メモリ装置。
【請求項７５】
前記第２サブワードライン・ドライバそれぞれは、
ゲートに、対応する第２駆動信号が印加され、第１端に前記接地電圧が印加され、第２端と、対応するサブワードラインの第２端とが連結される少なくとも１つのトランジスタを具備することを特徴とする請求項７４に記載の半導体メモリ装置。
【請求項７６】
前記複数のサブワードラインの第１端は、
前記第１サブワードライン・ドライバを介して互いに連結されていることを特徴とする請求項７０に記載の半導体メモリ装置。
【請求項７７】
前記半導体メモリ装置は、
ロウアドレスを利用し、前記第１駆動信号及び前記第２駆動信号を生成する少なくとも１つの駆動信号生成部をさらに具備することを特徴とする請求項７０に記載の半導体メモリ装置。
【請求項７８】
前記少なくとも１つの駆動信号生成部は、
対応する第１サブワードライン・ドライバに対応する第１駆動信号を供給し、前記対応する第１サブワードライン・ドライバが形成されたサブワードライン・ドライバ領域の対応する第２サブワードライン・ドライバに、対応する第２駆動信号を供給することを特徴とする請求項７７に記載の半導体メモリ装置。
【請求項７９】
前記複数の駆動信号生成部それぞれは、
前記１本のサブワードラインに連結された前記第１サブワードライン・ドライバ及び前記第２サブワードライン・ドライバそれぞれに印加される前記第１駆動信号及び前記第２駆動信号が、異なる論理状態を有するように、前記第１駆動信号及び前記第２駆動信号を生成することを特徴とする請求項７７に記載の半導体メモリ装置。
【請求項８０】
前記少なくとも１つの駆動信号生成部は、
前記ロウアドレスを利用し、第１基準駆動信号及び第２基準駆動信号を生成するデコーディング部と、
前記第１基準駆動信号及び前記第２基準駆動信号を利用し、前記第１駆動信号及び前記第２駆動信号を出力する少なくとも１つの信号生成部と、を具備することを特徴とする請求項７７に記載の半導体メモリ装置。
【請求項８１】
前記少なくとも１つの信号生成部は、
前記第１基準駆動信号または前記第２基準駆動信号を反転し、前記第２駆動信号として出力する第１インバータチェーンと、
前記第１基準駆動信号または前記第２基準駆動信号を、前記第１駆動信号として出力する第２インバータチェーンと、を具備することを特徴とする請求項８０に記載の半導体メモリ装置。
【請求項８２】
前記対応するサブワードラインを高電圧で駆動する前記第１サブワードライン・ドライバが形成されたサブワードライン・ドライバ領域の前記第２サブワードライン・ドライバそれぞれは、対応する第２駆動信号に応答し、前記対応するサブワードラインを接地電圧で駆動することを特徴とする請求項７０に記載の半導体メモリ装置。
【請求項８３】
対応する第１サブワードライン・ドライバによって高電圧で駆動される前記サブワードラインの第２端に連結された前記第２サブワードライン・ドライバは、対応する第２駆動信号に応答してディセーブルされることを特徴とする請求項７０に記載の半導体メモリ装置。
【請求項８４】
複数のメモリセル・アレイ間に位置する複数のサブワードライン・ドライバ領域と、
メインワードライン信号に応答し、対応する第１駆動信号または接地電圧を、対応するサブワードラインの第１端に印加する複数の第１サブワードライン・ドライバと、
対応する第２駆動信号に応答し、対応するサブワードラインの第２端に、前記接地電圧を印加するか否かを制御する複数の第２サブワードライン・ドライバと、を具備し、
前記複数のサブワードライン・ドライバ領域のうち１つのサブワードライン領域には、
前記第１サブワードライン・ドライバ、及び前記第１サブワードライン・ドライバに連結されたサブワードラインと異なるサブワードラインに連結された前記第２サブワードライン・ドライバが形成されることを特徴とする半導体メモリ装置。
【請求項８５】
前記１つのサブワードライン領域の前記第１サブワードライン・ドライバに連結されたサブワードラインは、
前記１つのサブワードライン領域の前記第２サブワードライン・ドライバに連結されるサブワードラインに隣接したサブワードラインであることを特徴とする請求項８４に記載の半導体メモリ装置。
【請求項８６】
前記１本のサブワードラインに連結された前記第１サブワードライン・ドライバ及び前記第２サブワードライン・ドライバは、
異なるサブワードライン・ドライバ領域にそれぞれ配されることを特徴とする請求項８４に記載の半導体メモリ装置。
【請求項８７】
前記第１サブワードライン・ドライバそれぞれは、
ゲートに前記メインワードライン信号が印加され、第１端に、対応する第１駆動信号が印加され、第２端と、対応するサブワードラインの第１端とが連結される第１トランジスタと、
ゲートに前記メインワードライン信号が印加され、第１端に前記接地電圧が印加され、第２端と、前記第１トランジスタの第２端及び前記対応するサブワードラインの第１端とが連結される第２トランジスタと、を具備し、
前記第２サブワードライン・ドライバそれぞれは、
ゲートに、対応する第２駆動信号が印加され、第１端に前記接地電圧が印加され、第２端と、対応するサブワードラインの第２端とが連結される第３トランジスタと、を具備することを特徴とする請求項８４に記載の半導体メモリ装置。
【請求項８８】
前記複数のサブワードラインの第２端は、
前記第２サブワードライン・ドライバを介して互いに連結されていることを特徴とする請求項８４に記載の半導体メモリ装置。
【請求項８９】
前記第２サブワードライン・ドライバそれぞれは、
ゲートに、対応する第２駆動信号が印加され、第１端に前記接地電圧が印加され、第２端と、対応するサブワードラインの第２端とが連結される少なくとも１つのトランジスタを具備することを特徴とする請求項８８に記載の半導体メモリ装置。
【請求項９０】
前記複数のサブワードラインの第１端は、
前記第１サブワードライン・ドライバを介して互いに連結されていることを特徴とする請求項８４に記載の半導体メモリ装置。
【請求項９１】
前記半導体メモリ装置は、
ロウアドレスを利用し、前記第１駆動信号及び前記第２駆動信号を生成する少なくとも１つの駆動信号生成部をさらに具備することを特徴とする請求項８４に記載の半導体メモリ装置。
【請求項９２】
前記少なくとも１つの駆動信号生成部は、
対応する第１サブワードライン・ドライバに対応する第１駆動信号を供給し、前記対応する第１サブワードライン・ドライバが形成されたサブワードライン・ドライバ領域の対応する第２サブワードライン・ドライバに、対応する第２駆動信号を供給することを特徴とする請求項９１に記載の半導体メモリ装置。
【請求項９３】
前記複数の駆動信号生成部それぞれは、
前記１本のサブワードラインに連結された前記第１サブワードライン・ドライバ及び前記第２サブワードライン・ドライバそれぞれに印加される前記第１駆動信号及び前記第２駆動信号が、異なる論理状態を有するように、前記第１駆動信号及び前記第２駆動信号を生成することを特徴とする請求項９１に記載の半導体メモリ装置。
【請求項９４】
前記少なくとも１つの駆動信号生成部は、
前記ロウアドレスを利用し、第１基準駆動信号及び第２基準駆動信号を生成するデコーディング部と、
前記第１基準駆動信号及び前記第２基準駆動信号を利用し、前記第１駆動信号及び前記第２駆動信号を出力する少なくとも１つの信号生成部と、を具備することを特徴とする請求項９１に記載の半導体メモリ装置。
【請求項９５】
前記少なくとも１つの信号生成部は、
前記第１基準駆動信号または前記第２基準駆動信号を反転し、前記第２駆動信号として出力する第１インバータチェーンと、
前記第１基準駆動信号または前記第２基準駆動信号を、前記第１駆動信号として出力する第２インバータチェーンと、を具備することを特徴とする請求項９４に記載の半導体メモリ装置。
【請求項９６】
前記対応するサブワードラインを高電圧で駆動する前記第１サブワードライン・ドライバが形成されたサブワードライン・ドライバ領域の前記第２サブワードライン・ドライバそれぞれは、対応する第２駆動信号に応答し、前記対応するサブワードラインを接地電圧で駆動することを特徴とする請求項８４に記載の半導体メモリ装置。
【請求項９７】
対応する第１サブワードライン・ドライバによって高電圧で駆動される前記サブワードラインの第２端に連結された前記第２サブワードライン・ドライバは、対応する第２駆動信号に応答してディセーブルされることを特徴とする請求項８４に記載の半導体メモリ装置。
【請求項９８】
半導体メモリ装置と、
前記半導体メモリ装置を制御するコントローラと、を具備し、
前記半導体メモリ装置は、
第１ビットラインに連結される第１メモリセルを含む第１領域と、第２ビットラインに連結される第２メモリセルを含む第２領域と、を具備する複数のメモリセル・ブロックと、
対応するメモリセル・ブロックの前記第１メモリセル、または前記第２メモリセルと連結される複数のビットライン・センスアンプと、
第１制御信号に応答し、前記第１ビットラインを、対応するビットライン・センスアンプに連結したり、あるいは第２制御信号に応答し、グローバル・ビットラインを介して、前記第２ビットラインを、前記対応するビットライン・センスアンプに連結する複数の連結部と、を具備し、
前記メモリセル・ブロックの第１領域、及び隣接したメモリセル・ブロックの前記第２領域は、第１方向に交差して配され、
前記メモリセル・ブロックの前記第１領域及び前記第２領域は、第２方向に隣接して配されることを特徴とする半導体メモリ・システム。
【請求項９９】
前記半導体メモリ装置は、
前記複数のメモリセル・ブロックのうち少なくとも１つのメモリセル・ブロックを含む複数のメモリセル・アレイと、
前記複数のメモリセル・アレイ間に位置する複数のサブワードライン・ドライバ領域と、
メインワードライン信号に応答し、対応する第１駆動信号または接地電圧を、対応するサブワードラインの第１端に印加する複数の第１サブワードライン・ドライバと、
対応する第２駆動信号に応答し、対応するサブワードラインの第２端に、前記接地電圧を印加するか否かを制御する複数の第２サブワードライン・ドライバと、をさらに具備し、
前記複数のサブワードライン・ドライバ領域のうち１つのサブワードライン領域には、
前記第１サブワードライン・ドライバ、及び前記第１サブワードライン・ドライバに連結されたサブワードラインと異なるサブワードラインに連結された前記第２サブワードライン・ドライバが形成されることを特徴とする請求項９８に記載の半導体メモリ・システム。
【請求項１００】
半導体メモリ装置と、
前記半導体メモリ装置を制御するコントローラと、を具備し、
前記半導体メモリ装置は、
第１ビットラインに連結される第１メモリセルを含む第１領域と、第２ビットラインに連結される第２メモリセルを含む第２領域と、を具備する複数の第１メモリセル・ブロックと、
第３ビットラインに連結される第３メモリセルを含む複数の第２メモリセル・ブロックと、
対応する第１メモリセル・ブロックの前記第１メモリセルまたは前記第２メモリセルと連結される複数の第１ビットライン・センスアンプと、
対応する第２メモリセル・ブロックの前記第３メモリセルと連結される少なくとも１つの第２ビットライン・センスアンプと、
第１制御信号に応答し、前記第１ビットラインを、対応する第１ビットライン・センスアンプに連結したり、あるいは第２制御信号に応答し、グローバル・ビットラインを介して、前記第２ビットラインを、前記対応する第１ビットライン・センスアンプに連結する複数の連結部と、を具備し、
前記少なくとも１つの第１メモリセル・ブロック及び少なくとも１つの第２メモリセル・ブロックは、第１方向に交差して配されることを特徴とする半導体メモリ・システム。
【請求項１０１】
前記半導体メモリ装置は、
前記複数の第１メモリセル・ブロック及び第２メモリセル・ブロックのうち少なくとも１つのメモリセル・ブロックを含む複数のメモリセル・アレイと、
前記複数のメモリセル・アレイ間に位置する複数のサブワードライン・ドライバ領域と、
メインワードライン信号に応答し、対応する第１駆動信号または接地電圧を、対応するサブワードラインの第１端に印加する複数の第１サブワードライン・ドライバと、
対応する第２駆動信号に応答し、対応するサブワードラインの第２端に、前記接地電圧を印加するか否かを制御する複数の第２サブワードライン・ドライバと、をさらに具備し、
前記複数のサブワードライン・ドライバ領域のうち１つのサブワードライン領域には、
前記第１サブワードライン・ドライバ、及び前記第１サブワードライン・ドライバに連結されたサブワードラインと異なるサブワードラインに連結された前記第２サブワードライン・ドライバが形成されることを特徴とする請求項１００に記載の半導体メモリ・システム。
【請求項１０２】
半導体メモリ装置と、
前記半導体メモリ装置を制御するコントローラと、を具備し、
前記半導体メモリ装置は、
複数のメモリセル・アレイ間に位置する複数のサブワードライン・ドライバ領域と、
メインワードライン信号に応答し、対応する第１駆動信号または接地電圧を、対応するサブワードラインの第１端に印加する複数の第１サブワードライン・ドライバと、
対応する第２駆動信号に応答し、対応するサブワードラインの第２端に、前記接地電圧を印加するか否かを制御する複数の第２サブワードライン・ドライバと、を具備し、
前記複数のサブワードライン・ドライバ領域のうち１つのサブワードライン領域には、
前記第１サブワードライン・ドライバ、及び前記第１サブワードライン・ドライバに連結されたサブワードラインと異なるサブワードラインに連結された前記第２サブワードライン・ドライバが形成されることを特徴とする半導体メモリ・システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体メモリ装置及び半導体メモリ・システムに係り、特に、ビットライン間のカップリング、またはワードライン間のカップリングを低減させる半導体メモリ装置及び半導体メモリ・システムに関する。
【背景技術】
【０００２】
半導体メモリ装置は、データを保存することができる複数のメモリセルを含む。それぞれのメモリセルは、複数のビットラインのうち１本のビットライン、及び複数のワードラインのうち１本のワードラインと連結される。半導体メモリ装置の集積度が上昇するにつれて、ビットライン間のカップリング、またはワードライン間のカップリングが増大している。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
本発明が解決しようとする課題は、ビットライン間のカップリング、またはワードライン間のカップリングを低減させることができる半導体メモリ装置を提供するところにある。
【０００４】
本発明が解決しようとする他の課題は、前記半導体メモリ装置を含む半導体メモリ・システムを提供するところにある。
【課題を解決するための手段】
【０００５】
前記課題を達成するための本発明の一実施形態による半導体メモリ装置は、第１ビットラインに連結される第１メモリセルを含む第１領域、及び第２ビットラインに連結される第２メモリセルを含む第２領域を具備する複数のメモリセル・ブロック；対応するメモリセル・ブロックの前記第１メモリセルまたは前記第２メモリセルと連結される複数のビットライン・センスアンプ；第１制御信号に応答し、前記第１ビットラインを、対応するビットライン・センスアンプに連結したり、あるいは第２制御信号に応答し、グローバル・ビットラインを介して、前記第２ビットラインを、前記対応するビットライン・センスアンプに連結する複数の連結部；を具備する。前記メモリセル・ブロックの第１領域、及び隣接したメモリセル・ブロックの前記第２領域は、前記第１方向に交差して配され、前記メモリセル・ブロックの前記第１領域及び前記第２領域は、第２方向に隣接して配される。
【０００６】
前記半導体メモリ装置は、前記複数のメモリセル・ブロックのうち少なくとも１つのメモリセル・ブロックを含む複数のメモリセル・アレイ、前記複数のメモリセル・アレイ間に位置する複数のサブワードライン・ドライバ領域、メインワードライン信号に応答し、対応する第１駆動信号または接地電圧を、対応するサブワードラインの第１端に印加する複数の第１サブワードライン・ドライバ、及び対応する第２駆動信号に応答し、対応するサブワードラインの第２端に、前記接地電圧を印加するか否かを制御する複数の第２サブワードライン・ドライバをさらに具備し、前記複数のサブワードライン・ドライバ領域のうち１つのサブワードライン領域には、前記第１サブワードライン・ドライバ、及び前記第１サブワードライン・ドライバに連結されたサブワードラインと異なるサブワードラインに連結された前記第２サブワードライン・ドライバが形成される。
【０００７】
前記課題を達成するための本発明の他の一実施形態による半導体メモリ装置は、第１ビットラインに連結される第１メモリセルを含む第１領域、及び第２ビットラインに連結される第２メモリセルを含む第２領域を具備する複数の第１メモリセル・ブロック；第３ビットラインに連結される第３メモリセルを含む複数の第２メモリセル・ブロック；対応する第１メモリセル・ブロックの前記第１メモリセルまたは前記第２メモリセルと連結される複数の第１ビットライン・センスアンプ；対応する第２メモリセル・ブロックの前記第３メモリセルと連結される少なくとも１つの第２ビットライン・センスアンプ；第１制御信号に応答し、前記第１ビットラインを、対応する第１ビットライン・センスアンプに連結したり、あるいは第２制御信号に応答し、グローバル・ビットラインを介して、前記第２ビットラインを、前記対応する第１ビットライン・センスアンプに連結する複数の連結部；を具備し、前記少なくとも１つの第１メモリセル・ブロック及び少なくとも１つの第２メモリセル・ブロックは、第１方向に交差して配される。
【０００８】
前記半導体メモリ装置は、前記複数の第１メモリセル・ブロック及び第２メモリセル・ブロックのうち少なくとも１つのメモリセル・ブロックを含む複数のメモリセル・アレイ、前記複数のメモリセル・アレイ間に位置する複数のサブワードライン・ドライバ領域、メインワードライン信号に応答し、対応する第１駆動信号または接地電圧を、対応するサブワードラインの第１端に印加する複数の第１サブワードライン・ドライバ、及び対応する第２駆動信号に応答し、対応するサブワードラインの第２端に、前記接地電圧を印加するか否かを制御する複数の第２サブワードライン・ドライバをさらに具備し、前記複数のサブワードライン・ドライバ領域のうち１つのサブワードライン領域には、前記第１サブワードライン・ドライバ、及び前記第１サブワードライン・ドライバに連結されたサブワードラインと異なるサブワードラインに連結された前記第２サブワードライン・ドライバが形成される。
【０００９】
前記課題を達成するための本発明の他の一実施形態による半導体メモリ装置は、複数のメモリセル・アレイ間に位置する複数のサブワードライン・ドライバ領域；メインワードライン信号に応答し、対応する第１駆動信号または接地電圧を、対応するサブワードラインの第１端に印加する複数の第１サブワードライン・ドライバ；対応する第２駆動信号に応答し、対応するサブワードラインの第２端に、前記接地電圧を印加するか否かを制御する複数の第２サブワードライン・ドライバ；を具備し、前記複数のサブワードライン・ドライバ領域のうち１つのサブワードライン領域には、前記第１サブワードライン・ドライバ、及び前記第１サブワードライン・ドライバに連結されたサブワードラインと異なるサブワードラインに連結された前記第２サブワードライン・ドライバが形成される。
【００１０】
前記他の課題を達成するための本発明の一実施形態による半導体メモリ・システムは、半導体メモリ装置、及び前記半導体メモリ装置を制御するコントローラを具備する。前記半導体メモリ装置は、第１ビットラインに連結される第１メモリセルを含む第１領域、及び第２ビットラインに連結される第２メモリセルを含む第２領域を具備する複数のメモリセル・ブロック；対応するメモリセル・ブロックの前記第１メモリセルまたは前記第２メモリセルと連結される複数のビットライン・センスアンプ；第１制御信号に応答し、前記第１ビットラインを、対応するビットライン・センスアンプに連結したり、あるいは第２制御信号に応答し、グローバル・ビットラインを介して、前記第２ビットラインを、前記対応するビットライン・センスアンプに連結する複数の連結部；を具備する。前記メモリセル・ブロックの第１領域、及び隣接したメモリセル・ブロックの前記第２領域は、前記第１方向に交差して配され、前記メモリセル・ブロックの前記第１領域及び前記第２領域は、第２方向に隣接して配される。
【００１１】
前記他の課題を達成するための本発明の他の一実施形態による半導体メモリ・システムは、半導体メモリ装置、及び前記半導体メモリ装置を制御するコントローラを具備する。前記半導体メモリ装置は、第１ビットラインに連結される第１メモリセルを含む第１領域、及び第２ビットラインに連結される第２メモリセルを含む第２領域を具備する複数の第１メモリセル・ブロック；第３ビットラインに連結される第３メモリセルを含む複数の第２メモリセル・ブロック；対応する第１メモリセル・ブロックの前記第１メモリセルまたは前記第２メモリセルと連結される複数の第１ビットライン・センスアンプ；対応する第２メモリセル・ブロックの前記第３メモリセルと連結される少なくとも１つの第２ビットライン・センスアンプ；第１制御信号に応答し、前記第１ビットラインを、対応する第１ビットライン・センスアンプに連結したり、あるいは第２制御信号に応答し、グローバル・ビットラインを介して、前記第２ビットラインを、前記対応する第１ビットライン・センスアンプに連結する複数の連結部；を具備し、前記少なくとも１つの第１メモリセル・ブロック及び少なくとも１つの第２メモリセル・ブロックは、第１方向に交差して配される。
【００１２】
前記他の課題を達成するための本発明の他の一実施形態による半導体メモリ・システムは、半導体メモリ装置、及び前記半導体メモリ装置を制御するコントローラを具備する。前記半導体メモリ装置は、複数のメモリセル・アレイ間に位置する複数のサブワードライン・ドライバ領域；メインワードライン信号に応答し、対応する第１駆動信号または接地電圧を、対応するサブワードラインの第１端に印加する複数の第１サブワードライン・ドライバ；対応する第２駆動信号に応答し、対応するサブワードラインの第２端に、前記接地電圧を印加するか否かを制御する複数の第２サブワードライン・ドライバ；を具備し、前記複数のサブワードライン・ドライバ領域のうち１つのサブワードライン領域には、前記第１サブワードライン・ドライバ、及び前記第１サブワードライン・ドライバに連結されたサブワードラインと異なるサブワードラインに連結された前記第２サブワードライン・ドライバが形成される。
【発明の効果】
【００１３】
本発明の半導体メモリ装置及び半導体メモリ・システムは、階層的ビットライン構造を利用することによって、ビットライン自体のキャパシタンス成分と、ビットライン間のキャパシタンス成分とを低減させ、ビットライン間のカップリング・ノイズを低減させることができる。そして、前記半導体メモリ装置及び半導体メモリ・システムは、前記グローバル・ビットライン間にシールド（shield）ラインを配し、グローバル・ビットライン間のカップリング・ノイズも低減させることができる。また、本発明の半導体メモリ装置及び半導体メモリ・システムは、同じサブワードライン領域に形成されたサブワードライン・ドライバそれぞれが、異なる電圧に異なるサブワードラインを駆動することによって、従来よりカップリング・ノイズを低減させることができる。
【図面の簡単な説明】
【００１４】
【図１】本発明の技術的思想による一実施形態による半導体メモリ装置のブロック図である。
【図２】図１の半導体メモリ装置の一実施形態による半導体メモリ装置の回路図である。
【図３】本発明の技術的思想による他の一実施形態による半導体メモリ装置のブロック図である。
【図４】本発明の技術的思想による一実施形態による半導体メモリ装置のブロック図である。
【図５】図４の半導体メモリ装置の一実施形態による半導体メモリ装置の回路図である。
【図６】本発明の技術的思想による他の一実施形態による半導体メモリ装置のブロック図である。
【図７】本発明の技術的思想による一実施形態による半導体メモリ装置のブロック図である。
【図８】図７の半導体メモリ装置の一実施形態による半導体メモリ装置の回路図である。
【図９】本発明の技術的思想による他の一実施形態による半導体メモリ装置のブロック図である。
【図１０】本発明の技術的思想による一実施形態による半導体メモリ装置のブロック図である。
【図１１】図１０の半導体メモリ装置の一実施形態による半導体メモリ装置の回路図である。
【図１２】本発明の技術的思想による他の一実施形態による半導体メモリ装置のブロック図である。
【図１３】本発明の技術的思想による一実施形態による半導体メモリ装置のブロック図である。
【図１４】図１３の半導体メモリ装置の一実施形態による半導体メモリ装置の回路図である。
【図１５】本発明の技術的思想による他の一実施形態による半導体メモリ装置のブロック図である。
【図１６】本発明の技術的思想による一実施形態による半導体メモリ装置のブロック図である。
【図１７】図１６の半導体メモリ装置の一実施形態による半導体メモリ装置の回路図である。
【図１８】本発明の技術的思想による他の一実施形態による半導体メモリ装置のブロック図である。
【図１９】本発明の技術的思想による一実施形態による半導体メモリ装置のブロック図である。
【図２０】図１９の半導体メモリ装置の一実施形態による半導体メモリ装置の回路図である。
【図２１】本発明の技術的思想による他の一実施形態による半導体メモリ装置のブロック図である。
【図２２】本発明の技術的思想による一実施形態による半導体メモリ装置のブロック図である。
【図２３】図２２の半導体メモリ装置の一実施形態による半導体メモリ装置の回路図である。
【図２４】本発明の技術的思想による他の一実施形態による半導体メモリ装置のブロック図である。
【図２５】図１ないし図２４の制御信号生成部に含まれる信号発生器の一実施形態に係わる回路図である。
【図２６】本発明の技術的思想による一実施形態による半導体メモリ装置のブロック図である。
【図２７】図２６の半導体メモリ装置の一実施形態による半導体メモリ装置の回路図である。
【図２８】本発明の技術的思想による他の一実施形態による半導体メモリ装置のブロック図である。
【図２９】図２８の半導体メモリ装置の一実施形態による半導体メモリ装置の回路図である。
【図３０】図２８の半導体メモリ装置の他の一実施形態による半導体メモリ装置の回路図である。
【図３１】本発明の他の一実施形態による半導体メモリ装置のブロック図である。
【図３２】本発明の他の一実施形態による半導体メモリ装置のブロック図である。
【図３３】本発明の他の一実施形態による半導体メモリ装置のブロック図である。
【図３４】本発明の他の一実施形態による半導体メモリ装置のブロック図である。
【図３５】本発明の技術的思想による一実施形態による半導体メモリ装置のメモリセルに含まれる垂直チャネル・トランジスタの断面図である。
【図３６】本発明の技術的思想による一実施形態による半導体メモリ装置を含むコンピュータ・システム装置を示すブロック図である。
【図３７】本発明の一実施形態による半導体メモリ装置を含むメモリカードを示すブロック図である。
【発明を実施するための形態】
【００１５】
本発明、本発明の動作上の利点及び本発明の実施によって達成される目的を十分に理解するためには、本発明の望ましい実施形態を例示する添付図面及び図面に記載された内容を参照せねばならない。
【００１６】
以下、添付した図面を参照しつつ、本発明の望ましい実施形態について説明することによって、本発明について詳細に説明する。各図面に提示された同じ参照符号は、同じ部材を示す。
【００１７】
図１は、本発明の技術的思想による一実施形態による半導体メモリ装置１００のブロック図である。
【００１８】
図１を参照すれば、半導体メモリ装置１００は、複数のメモリセル・ブロック１１０＿１，１１０＿２，１１０＿３，１１０＿４，１１０＿５，１１０＿６，１１０＿７，１１０＿８，…、複数の第１ビットラインＢＬ１１，ＢＬ１２，ＢＬ１３，ＢＬ１４，ＢＬ１５，ＢＬ１６，ＢＬ１７，…、複数の第２ビットラインＢＬ２１，ＢＬ２２，ＢＬ２３，ＢＬ２４，ＢＬ２５，ＢＬ２６，ＢＬ２７，…、複数のグローバル・ビットラインＧＢＬ１，ＧＢＬ２，ＧＢＬ３，ＧＢＬ４，ＧＢＬ５，ＧＢＬ６，ＧＢＬ７，ＧＢＬ８，…、複数のビットライン・センスアンプ１２０＿１，１２０＿２，１２０＿３，１２０＿４，１２０＿５，１２０＿６，…、複数の連結部１３０＿１，１３０＿２，１３０＿３，１３０＿４，１３０＿５，１３０＿６，１３０＿７，１３０＿８，…及び複数の制御信号生成部達１５０＿１，１５０＿２，１５０＿３，…を具備する。
【００１９】
複数のメモリセル・ブロック１１０＿１，１１０＿２，１１０＿３，１１０＿４，１１０＿５，１１０＿６，１１０＿７，１１０＿８，…それぞれは、複数の第１メモリセルを含む第１領域ＳＭＣＢ１、及び複数の第２メモリセルを含む第２領域ＳＭＣＢ２を含む。第１ビットラインＢＬ１１，ＢＬ１２，ＢＬ１３，ＢＬ１４，ＢＬ１５，ＢＬ１６，ＢＬ１７，…それぞれは、メモリセル・ブロック１１０＿１，１１０＿２，１１０＿３，１１０＿４，１１０＿５，１１０＿６，１１０＿７，１１０＿８，…のうち対応するメモリセル・ブロックの第１領域ＳＭＣＢ１の前記第１メモリセルと連結される。第２ビットラインＢＬ２１，ＢＬ２２，ＢＬ２３，ＢＬ２４，ＢＬ２５，ＢＬ２６，ＢＬ２７，…それぞれは、メモリセル・ブロック１１０＿１，１１０＿２，１１０＿３，１１０＿４，１１０＿５，１１０＿６，１１０＿７，１１０＿８，…のうち対応するメモリセル・ブロックの第２領域ＳＭＣＢ２の前記第２メモリセルと連結される。また、第２ビットラインＢＬ２１，ＢＬ２２，ＢＬ２３，ＢＬ２４，ＢＬ２５，ＢＬ２６，ＢＬ２７，…それぞれは、グローバル・ビットラインＧＢＬ１，ＧＢＬ２，ＧＢＬ３，ＧＢＬ４，ＧＢＬ５，ＧＢＬ６，ＧＢＬ７，ＧＢＬ８，…のうち対応するグローバル・ビットラインと連結される。すなわち、本発明の技術的思想による一実施形態による半導体メモリ装置１００は、階層的ビットライン（hierarchial bitline）構造を有する。
【００２０】
例えば、メモリセル・ブロック１１０＿１の第１領域ＳＭＣＢ１は、第１ビットラインＢＬ１２に連結される前記第１メモリセルを含む。そして、メモリセル・ブロック１１０＿１の第２領域ＳＭＣＢ２は、第２ビットラインＢＬ２２に連結される前記第２メモリセルを含む。他の例として、メモリセル・ブロック１１０＿４の第１領域ＳＭＣＢ１は、第１ビットラインＢＬ１３に連結される前記第１メモリセルを含む。そして、メモリセル・ブロック１１０＿４の第２領域ＳＭＣＢ２は、第２ビットラインＢＬ２３に連結される前記第２メモリセルを含む。同様に、残りのメモリセル・ブロック１１０＿２，１１０＿３，１１０＿５，１１０＿６，１１０＿７，１１０＿８，…それぞれの第１領域ＳＭＣＢ１は、前記第１メモリセルを含み、残りのメモリセル・ブロック１１０＿２，１１０＿３，１１０＿５，１１０＿６，１１０＿７，１１０＿８，…それぞれの第２領域ＳＭＣＢ２は、前記第２メモリセルを含む。第１領域ＳＭＣＢ１に含まれた前記第１メモリセル、及び第２領域ＳＭＣＢ２に含まれた前記第２メモリセルは、図２に図示されている。
【００２１】
本発明の技術的思想による一実施形態による場合、メモリセル・ブロック１１０＿１，１１０＿２，１１０＿３，１１０＿４，１１０＿５，１１０＿６，１１０＿７，１１０＿８，…それぞれの第１領域ＳＭＣＢ１及び第２領域ＳＭＣＢ２は、前記メモリセル・ブロックの半分の大きさを有する。すなわち、前記メモリセル・ブロックのメモリセルのうち半分のメモリセルが前記第１メモリセルになり、残り半分のメモリセルが前記第２メモリセルになる。ただし、第１領域ＳＭＣＢ１及び第２領域ＳＭＣＢ２が、前記メモリセル・ブロックの半分の大きさを有する場合のみに本発明が限定されるものではなく、前記メモリセル・ブロックを、異なる大きさの第１領域ＳＭＣＢ１及び第２領域ＳＭＣＢ２に分割することもできる。
【００２２】
複数のメモリセル・ブロック１１０＿１，１１０＿２，１１０＿３，１１０＿４，１１０＿５，１１０＿６，１１０＿７，１１０＿８，…それぞれの第１領域ＳＭＣＢ１、及び前記第１領域ＳＭＣＢ１を含むメモリセル・ブロックと隣接したメモリセル・ブロックの第２領域ＳＭＣＢ２は、第１方向に交差して配される。すなわち、１つのメモリセル・ブロックの第１領域ＳＭＣＢ１、及び前記１つのメモリセル・ブロックに隣接した他のメモリセル・ブロックの第２領域ＳＭＣＢ２は、第１方向に交差して配される。例えば、メモリセル・ブロック１１０＿２の第１領域ＳＭＣＢ１と、メモリセル・ブロック１１０＿２に隣接したメモリセル・ブロック１１０＿１または１１０＿５の第２領域ＳＭＣＢ２は、第１方向に配される。また、メモリセル・ブロック１１０＿２の第２領域ＳＭＣＢ２と、メモリセル・ブロック１１０＿２に隣接したメモリセル・ブロック１１０＿１または１１０＿５の第１領域ＳＭＣＢ１は、第１方向に配される。残りのメモリセル・ブロック１１０＿１，１１０＿３，１１０＿４，１１０＿５，１１０＿６，１１０＿７，１１０＿８，…それぞれの第１領域ＳＭＣＢ１、及び隣接したメモリセル・ブロックの第２領域ＳＭＣＢ２も、同じ方法で配される。
【００２３】
複数のメモリセル・ブロック１１０＿１，１１０＿２，１１０＿３，１１０＿４，１１０＿５，１１０＿６，１１０＿７，１１０＿８，…それぞれに含まれた第１領域ＳＭＣＢ１及び第２領域ＳＭＣＢ２は、第２方向に隣接して配される。すなわち、１つのメモリセル・ブロックに含まれる第１領域ＳＭＣＢ１及び第２領域ＳＭＣＢ２は、第２方向に隣接して配される。例えば、メモリセル・ブロック１１０＿２の第１領域ＳＭＣＢ１及び第２領域ＳＭＣＢ２は、第２方向に隣接して配される。他の例として、メモリセル・ブロック１１０＿３の第１領域ＳＭＣＢ１及び第２領域ＳＭＣＢ２は、第２方向に隣接して配される。残りのメモリセル・ブロック１１０＿１，１１０＿３，１１０＿４，１１０＿５，１１０＿６，１１０＿７，１１０＿８，…それぞれの第１領域ＳＭＣＢ１及び第２領域ＳＭＣＢ２も、同一に前記第２方向に隣接して配される。前記第２方向は、前記第１方向と平行していない方向であるか、あるいは前記第１方向と垂直方向でありうる。例えば、前記第１方向は、カラム（column）方向であり、前記第２方向は、ロウ（row）方向でありうる。
【００２４】
複数のビットライン・センスアンプ１２０＿１，１２０＿２，１２０＿３，１２０＿４，１２０＿５，１２０＿６，…それぞれは、複数のメモリセル・ブロック１１０＿１，１１０＿２，１１０＿３，１１０＿４，１１０＿５，１１０＿６，１１０＿７，１１０＿８，…のうち対応するメモリセル・ブロックの第１領域ＳＭＣＢ１または第２領域ＳＭＣＢ２と連結される。すなわち、複数のビットライン・センスアンプ１２０＿１，１２０＿２，１２０＿３，１２０＿４，１２０＿５，１２０＿６，…それぞれは、対応するメモリセル・ブロックの前記第１メモリセルのデータ、または前記第２メモリセルのデータを感知増幅することができる。例えば、ビットライン・センスアンプ１２０＿２は、メモリセル・ブロック１１０＿１の第１領域ＳＭＣＢ１と、第１ビットラインＢＬ１２を介して連結されるか、あるいはメモリセル・ブロック１１０＿２の第２領域ＳＭＣＢ２と、第２ビットラインＢＬ２２及びグローバル・ビットラインＧＢＬ２を介して連結される。また、ビットライン・センスアンプ１２０＿２は、メモリセル・ブロック１１０＿４の第１領域ＳＭＣＢ１と、第１ビットラインＢＬ１３を介して連結されるか、あるいはメモリセル・ブロック１１０＿４の第２領域ＳＭＣＢ２と、第２ビットラインＢＬ２３及びグローバル・ビットラインＧＢＬ３を介して連結される。残りのビットライン・センスアンプ１２０＿１，１２０＿３，１２０＿４，１２０＿５，１２０＿６，…それぞれも、図１に図示されたように、残りのメモリセル・ブロック１１０＿１，１１０＿３，１１０＿５，１１０＿６，１１０＿７，１１０＿８，…のうち対応するメモリセル・ブロックの第１領域ＳＭＣＢ１または第２領域ＳＭＣＢ２と連結される。
【００２５】
半導体メモリ装置１００は、図１に図示されたように、オープン・ビットライン（open bitline）構造を有することができる。すなわち、図１の実施形態で、複数のビットライン・センスアンプ１２０＿１，１２０＿２，１２０＿３，１２０＿４，１２０＿５，１２０＿６，…それぞれは、隣接したメモリセル・ブロックの第１領域ＳＭＣＢ１または第２領域ＳＭＣＢ２のメモリセルのデータが入力される入力端、及び反対方向に隣接したメモリセル・ブロックの第１領域ＳＭＣＢ１または第２領域ＳＭＣＢ２のメモリセルのデータが入力される反転入力端を具備することができる。例えば、ビットライン・センスアンプ１２０＿２の入力端には、第１ビットラインＢＬ１３が連結されるか、あるいはグローバル・ビットラインＧＢＬ３を介して、第２ビットラインＢＬ２３が連結され、ビットライン・センスアンプ１２０＿２の反転入力端には、第１ビットラインＢＬ１２が連結されるか、あるいはグローバル・ビットラインＧＢＬ２を介して、第２ビットラインＢＬ２２が連結される。または反対に、ビットライン・センスアンプ１２０＿２の反転入力端には、第１ビットラインＢＬ１３が連結されるか、あるいはグローバル・ビットラインＧＢＬ３を介して、第２ビットラインＢＬ２３が連結され、ビットライン・センスアンプ１２０＿２の入力端には、第１ビットラインＢＬ１２が連結されるか、あるいはグローバル・ビットラインＧＢＬ２を介して、第２ビットラインＢＬ２２が連結される。同様に、残りのビットライン・センスアンプ１２０＿１，１２０＿３，１２０＿４，１２０＿５，１２０＿６，…それぞれの入力端には、隣接したメモリセル・ブロックのうち１つのメモリセル・ブロックに連結された前記第１ビットライン、または前記第２ビットラインと連結される。そして、残りのビットライン・センスアンプ１２０＿１，１２０＿３，１２０＿４，１２０＿５，１２０＿６，…それぞれの反転入力端には、反対方向に隣接したメモリセル・ブロックのうち１つのメモリセル・ブロックに連結された前記第１ビットライン、または前記第２ビットラインと連結される。
【００２６】
複数の連結部１３０＿１，１３０＿２，１３０＿３，１３０＿４，１３０＿５，１３０＿６，１３０＿７，１３０＿８，…それぞれは、第１制御信号ＣＯＮ＿１１，ＣＯＮ＿１２，ＣＯＮ＿１３，…のうち対応する第１制御信号に応答し、対応する第１ビットラインを、対応するビットライン・センスアンプに連結するか、あるいは第２制御信号ＣＯＮ＿２１，ＣＯＮ＿２２，ＣＯＮ＿２３，…のうち対応する第２制御信号に応答し、対応するグローバル・ビットラインを介して、対応する第２ビットラインを、対応するビットライン・センスアンプに連結する。
【００２７】
例えば、連結部１３０＿１は、第１制御信号ＣＯＮ＿１２に応答し、第１ビットラインＢＬ１２をビットライン・センスアンプ１２０＿２に連結するか、あるいは第２制御信号ＣＯＮ＿２２に応答し、グローバル・ビットラインＧＢＬ２を介して、第２ビットラインＢＬ２２をビットライン・センスアンプ１２０＿２に連結する。また、連結部１３０＿４は、第１制御信号ＣＯＮ＿１２に応答し、第１ビットラインＢＬ１３をビットライン・センスアンプ１２０＿２に連結するか、あるいは第２制御信号ＣＯＮ＿２２に応答し、グローバル・ビットラインＧＢＬ３を介して、第２ビットラインＢＬ２３をビットライン・センスアンプ１２０＿２に連結する。残りの連結部１３０＿２，１３０＿３，１３０＿５，１３０＿６，１３０＿７，１３０＿８，…それぞれも、図１に図示されたように、対応する第１制御信号に応答し、対応する第１ビットラインを、対応するビットライン・センスアンプに連結するか、あるいは対応する第２制御信号に応答し、対応するグローバル・ビットラインを介して、対応する第２ビットラインを、対応するビットライン・センスアンプに連結する。
【００２８】
複数の連結部１３０＿１，１３０＿２，１３０＿３，１３０＿４，１３０＿５，１３０＿６，１３０＿７，１３０＿８，…それぞれは、第１スイッチング部ＳＷ１及び第２スイッチング部ＳＷ２を具備する。第１スイッチング部ＳＷ１は、対応する第１制御信号に応答し、対応する第１ビットラインと、対応するビットライン・センスアンプとの連結状態を制御する。第２スイッチング部ＳＷ２は、対応する第２制御信号に応答し、対応するビットライン・センスアンプに連結された前記グローバル・ビットラインと、対応する第２ビットラインとの連結状態を制御する。
【００２９】
例えば、連結部１３０＿１の第１スイッチング部ＳＷ１は、第１制御信号ＣＯＮ＿１２に応答し、第１ビットラインＢＬ１２と、ビットライン・センスアンプ１２０＿２との連結状態を制御する。連結部１３０＿１の第２スイッチング部ＳＷ２は、第２制御信号ＣＯＮ＿２２に応答し、ビットライン・センスアンプ１２０＿２に連結されたグローバル・ビットラインＧＢＬ２と、第２ビットラインＢＬ２２との連結状態を制御する。また、連結部１３０＿４の第１スイッチング部ＳＷ１は、第１制御信号ＣＯＮ＿１２に応答し、第１ビットラインＢＬ１３と、ビットライン・センスアンプ１２０＿２との連結状態を制御する。連結部１３０＿４の第２スイッチング部ＳＷ２は、第２制御信号ＣＯＮ＿２２に応答し、ビットライン・センスアンプ１２０＿２に連結されたグローバル・ビットラインＧＢＬ３と、第２ビットラインＢＬ２３との連結状態を制御する。
【００３０】
複数の連結部１３０＿１，１３０＿２，１３０＿３，１３０＿４，１３０＿５，１３０＿６，１３０＿７，１３０＿８，…それぞれに含まれた第１スイッチング部ＳＷ１及び第２スイッチング部ＳＷ２は、一つだけイネーブルされるか、あるいは二つともディセーブルされる。第１スイッチング部ＳＷ１が、前記第１制御信号に応答してディセーブルされた場合、第２スイッチング部ＳＷ２は、対応する前記第２制御信号に応答し、イネーブルまたはディセーブルされる。そして、第２スイッチング部ＳＷ２が、前記第２制御信号に応答してディセーブルされた場合、第１スイッチング部ＳＷ１は、対応する前記第１制御信号に応答し、イネーブルまたはディセーブルされる。第１スイッチング部ＳＷ１がイネーブルされた場合、第１スイッチング部ＳＷ１は、対応する第１ビットラインと、対応するビットライン・センスアンプとを連結し、第１スイッチング部ＳＷ１がディセーブルされた場合、第１スイッチング部ＳＷ１は、対応する第１ビットラインと、対応するビットライン・センスアンプとの連結を遮断する。また、第２スイッチング部ＳＷ２がイネーブルされた場合、第２スイッチング部ＳＷ２は、対応する第２ビットラインと、対応するグローバル・ビットラインとを連結し、第２スイッチング部ＳＷ２がディセーブルされた場合、第２スイッチング部ＳＷ２は、対応する第２ビットラインと、対応するグローバル・ビットラインとの連結を遮断する。
【００３１】
例えば、メモリセル・ブロック１１０＿１の第１領域ＳＭＣＢ１の前記第１メモリセルのうち１つの第１メモリセルに連結されているワードラインがイネーブルされた場合、連結部１３０＿１の第１スイッチング部ＳＷ１は、第１制御信号ＣＯＮ＿１２に応答し、第１ビットラインＢＬ１２と、ビットライン・センスアンプ１２０＿２とを連結し、連結部１３０＿１の第２スイッチング部ＳＷ２は、第２制御信号ＣＯＮ＿２２に応答し、第２ビットラインＢＬ２２と、グローバル・ビットラインＧＢＬ２との連結を遮断する。
【００３２】
第１スイッチング部ＳＷ１は、対応するビットライン・センスアンプと、対応するメモリセル・ブロックとの間に形成され、第２スイッチング部ＳＷ２は、対応するメモリセル・ブロックの中央に対応する位置に形成される。すなわち、第１スイッチング部ＳＷ１は、対応するメモリセル・ブロックのエッジに形成される。例えば、連結部１３０＿１の第１スイッチング部ＳＷ１は、ビットライン・センスアンプ１２０＿２と、メモリセル・ブロック１１０＿１との間に形成され、第２スイッチング部ＳＷ２は、メモリセル・ブロック１１０＿１の中央に対応する位置に形成される。他の例として、連結部１３０＿４の第１スイッチング部ＳＷ１は、ビットライン・センスアンプ１２０＿２と、メモリセル・ブロック１１０＿４との間に形成され、第２スイッチング部ＳＷ２は、メモリセル・ブロック１１０＿４の中央に対応する位置に形成される。
【００３３】
第２ビットラインＢＬ２１，ＢＬ２２，ＢＬ２３，ＢＬ２４，ＢＬ２５，ＢＬ２６，ＢＬ２７，ＢＬ２８，…それぞれは、連結部１３０＿１，１３０＿２，１３０＿３，１３０＿４，１３０＿５，１３０＿６，１３０＿７，１３０＿８，…のうち対応する連結部の第２スイッチング部ＳＷ２を介して、グローバル・ビットラインＧＢＬ１，ＧＢＬ２，ＧＢＬ３，ＧＢＬ４，ＧＢＬ５，ＧＢＬ６，ＧＢＬ７，ＧＢＬ８，…のうち対応するグローバル・ビットラインと連結されたり遮断されたりする。例えば、第２ビットラインＢＬ２１は、連結部１３０＿１の第２スイッチング部ＳＷ２を介して、グローバル・ビットラインＧＢＬ１と連結されたり遮断されたりする。他の例として、第２ビットラインＢＬ２３は、連結部１３０＿３の第２スイッチング部ＳＷ２を介して、グローバル・ビットラインＧＢＬ３と連結されたり遮断されたりする。
【００３４】
グローバル・ビットラインＧＢＬ１，ＧＢＬ２，ＧＢＬ３，ＧＢＬ４，ＧＢＬ５，ＧＢＬ６，ＧＢＬ７，ＧＢＬ８，…それぞれは、ポリ（poly）ラインでもあり、メタル（metal）ラインでもある。グローバル・ビットラインＧＢＬ１，ＧＢＬ２，ＧＢＬ３，ＧＢＬ４，ＧＢＬ５，ＧＢＬ６，ＧＢＬ７，ＧＢＬ８，…は、前記第１ビットライン及び前記第２ビットラインが形成されるレイヤ（layer）と異なるレイヤの上に形成される。すなわち、前記第１ビットライン及び前記第２ビットラインは、同じ第１レイヤ上に形成され、前記グローバル・ビットラインは、前記第１レイヤと異なる第２レイヤ上に形成される。前記第２レイヤ上に形成されるグローバル・ビットラインＧＢＬ１，ＧＢＬ２，ＧＢＬ３，ＧＢＬ４，ＧＢＬ５，ＧＢＬ６，ＧＢＬ７，ＧＢＬ８，…それぞれは、対応する第１ビットラインと同じ位置と、対応する第２ビットラインと同じ位置との間に形成される。例えば、グローバル・ビットラインＧＢＬ２は、前記第２レイヤ上で、第１ビットラインＢＬ１２または第２ビットラインＢＬ２１と同じ位置に形成される。または、グローバル・ビットラインＧＢＬ２は、前記第２レイヤ上で、第１ビットラインＢＬ１２と同じ位置と、第２ビットラインＢＬ２１と同じ位置との間に形成される。もしグローバル・ビットラインＧＢＬ２が、前記第２レイヤ上で、第２ビットラインＢＬ２１と同じ位置に形成される場合、グローバル・ビットラインＧＢＬ１は、前記第２レイヤ上で、第２ビットラインＢＬ２２と同じ位置に形成され、残りのグローバル・ビットラインＧＢＬ３，ＧＢＬ４，ＧＢＬ５，ＧＢＬ６，ＧＢＬ７，ＧＢＬ８，…それぞれも、前記第２レイヤ上で、残りの第２ビットラインＢＬ２３，ＢＬ２４，ＢＬ２５，ＢＬ２６，ＢＬ２７，ＢＬ２８，…のうち対応する第２ビットラインと同じ位置に形成される。すなわち、グローバル・ビットラインＧＢＬ１，ＧＢＬ２，ＧＢＬ３，ＧＢＬ４，ＧＢＬ５，ＧＢＬ６，ＧＢＬ７，ＧＢＬ８，…それぞれは、同じ間隔をもって前記第２レイヤ上に形成される。
【００３５】
グローバル・ビットラインＧＢＬ１，ＧＢＬ２，ＧＢＬ３，ＧＢＬ４，ＧＢＬ５，ＧＢＬ６，ＧＢＬ７，ＧＢＬ８，…のピッチは、第１ビットラインＢＬ１１，ＢＬ１２，ＢＬ１３，ＢＬ１４，ＢＬ１５，ＢＬ１６，ＢＬ１７，…のピッチ、または第２ビットラインＢＬ２１，ＢＬ２２，ＢＬ２３，ＢＬ２４，ＢＬ２５，ＢＬ２６，ＢＬ２７，…のピッチと同一である。もし第１ビットラインＢＬ１１，ＢＬ１２，ＢＬ１３，ＢＬ１４，ＢＬ１５，ＢＬ１６，ＢＬ１７，…、及び第２ビットラインＢＬ２１，ＢＬ２２，ＢＬ２３，ＢＬ２４，ＢＬ２５，ＢＬ２６，ＢＬ２７，…を区別せずに、ローカル・ビットラインと命名する場合、グローバル・ビットラインＧＢＬ１，ＧＢＬ２，ＧＢＬ３，ＧＢＬ４，ＧＢＬ５，ＧＢＬ６，ＧＢＬ７，ＧＢＬ８，…のピッチは、前記ローカル・ビットラインのピッチの２倍になりうる。
【００３６】
複数の制御信号生成部１５０＿１，１５０＿２，１５０＿３，…それぞれは、ロウアドレスＲＡを利用し、対応する第１制御信号及び対応する第２制御信号を生成する。例えば、制御信号生成部１５０＿１は、ロウアドレスＲＡを利用し、第１制御信号ＣＯＮ＿１１及び第２制御信号ＣＯＮ＿２１を生成する。また、制御信号生成部１５０＿２は、ロウアドレスＲＡを利用し、第１制御信号ＣＯＮ＿１２及び第２制御信号ＣＯＮ＿２２を生成し、制御信号生成部１５０＿３は、ロウアドレスＲＡを利用し、第１制御信号ＣＯＮ＿１３及び第２制御信号ＣＯＮ＿２３を生成する。
【００３７】
メモリセル・ブロック１１０＿３の第２領域ＳＭＣＢ２の前記第２メモリセル、メモリセル・ブロック１１０＿４の第１領域ＳＭＣＢ１の前記第１メモリセル、メモリセル・ブロック１１０＿７の第２領域ＳＭＣＢ２の前記第２メモリセル、及びメモリセル・ブロック１１０＿８の第１領域ＳＭＣＢ１の前記第１メモリセルに連結されるワードラインが、イネーブルされたと仮定する。そして、第１スイッチング部ＳＷ１は、第１制御信号ＣＯＮ＿１１，ＣＯＮ＿１２，ＣＯＮ１３，…のうち対応する第１制御信号が、第１電圧である場合にイネーブルされ、第２電圧である場合にディセーブルされると仮定する。また、第２スイッチング部ＳＷ２は、第２制御信号ＣＯＮ＿２１，ＣＯＮ＿２２，ＣＯＮ２３，…のうち対応する第２制御信号が、第１電圧である場合にイネーブルされ、第２電圧である場合にディセーブルされると仮定する。
【００３８】
この場合、制御信号生成部１５０＿２は、ロウアドレスＲＡに応答し、第１電圧の第１制御信号ＣＯＮ＿１２を生成し、第２電圧の第２制御信号ＣＯＮ＿２２を生成する。そして、制御信号生成部１５０＿３は、ロウアドレスＲＡに応答し、前記第２電圧の第１制御信号ＣＯＮ＿１３と、前記第１電圧の第２制御信号ＣＯＮ＿２３とを生成する。そして、残りの制御信号生成部１５０＿１，…は、前記第２電圧の第１制御信号ＣＯＮ＿１１，…及び第２制御信号ＣＯＮ＿２１，…を生成する。従って、第１制御信号ＣＯＮ＿１２に連結された連結部１３０＿１，１３０＿４，１３０＿５，１３０＿８，…の第１スイッチＳＷ１と、第２制御信号ＣＯＮ＿２３に連結された連結部１３０＿３，１３０＿７，…の第２スイッチＳＷ２は、イネーブルされる。そして、残りの第１スイッチＳＷ１及び第２スイッチＳＷ２は、ディセーブルされる。
【００３９】
従って、ビットライン・センスアンプ１２０＿２は、メモリセル・ブロック１１０＿４の第１領域ＳＭＣＢ１の前記第１メモリセルのうち、前記イネーブルされたワードラインに連結された第１メモリセルのデータを感知増幅する。ビットライン・センスアンプ１２０＿３は、メモリセル・ブロック１１０＿３の第２領域ＳＭＣＢ２の前記第２メモリセルのうち、前記イネーブルされたワードラインに連結された第２メモリセルのデータを感知増幅する。ビットライン・センスアンプ１２０＿５は、メモリセル・ブロック１１０＿８の第１領域ＳＭＣＢ１の前記第１メモリセルのうち、前記イネーブルされたワードラインに連結された第１メモリセルのデータを感知増幅する。また、ビットライン・センスアンプ１２０＿６は、メモリセル・ブロック１１０＿７の第２領域ＳＭＣＢ２の前記第２メモリセルのうち、前記イネーブルされたワードラインに連結された第２メモリセルのデータを感知増幅する。連結部１３０＿１，１３０＿５の第１スイッチＳＷ１は、イネーブル状態であるが、メモリセル・ブロック１１０＿１，１１０＿５の第１領域ＳＭＣＢ１の前記第１メモリセルに連結されたワードラインは、ディセーブル状態であるから、ビットライン・センスアンプ１２０＿２，１２０＿５それぞれは、メモリセル・ブロック１１０＿１，１１０＿５の第１領域ＳＭＣＢ１の前記第１メモリセルのデータを感知増幅しない。
【００４０】
すなわち、本発明の技術的思想による一実施形態による場合、複数の第１制御信号ＣＯＮ＿１１，ＣＯＮ＿１２，ＣＯＮ＿１３，…のうち１つの第１制御信号のみ前記第１電圧を有し、残りの第１制御信号は、前記第２電圧を有する。また、複数の第２制御信号ＣＯＮ＿２１，ＣＯＮ＿２２，ＣＯＮ＿２３，…のうち１つの第２制御信号のみ前記第１電圧を有し、残りの第２制御信号は、前記第２電圧を有する。前記第１電圧を有する第１制御信号及び第２制御信号は、イネーブルされるワードラインのアドレスによって選択される。
【００４１】
もし半導体メモリ装置１００がプリチャージ動作を行う場合には、複数の制御信号生成部１５０＿１，１５０＿２，１５０＿３，…は、第３電圧の第１制御信号ＣＯＮ＿１１，ＣＯＮ＿１２，ＣＯＮ＿１３，…、及び第２制御信号ＣＯＮ＿２１，ＣＯＮ＿２２，ＣＯＮ＿２３，…を生成する。第１制御信号ＣＯＮ＿１１，ＣＯＮ＿１２，ＣＯＮ＿１３，…、及び第２制御信号ＣＯＮ＿２１，ＣＯＮ＿２２，ＣＯＮ＿２３，…が、前記第３電圧である場合、第１スイッチング部ＳＷ１及び第２スイッチング部ＳＷ２は、いずれもイネーブルされる。
【００４２】
図２は、図１の半導体メモリ装置１００の一実施形態による半導体メモリ装置２００の回路図である。
【００４３】
図１及び図２を参照すれば、半導体メモリ装置２００は、複数のメモリセル・ブロック１１０＿１，１１０＿２，１１０＿３，１１０＿４，１１０＿５，１１０＿６，１１０＿７，１１０＿８，…、複数の第１ビットラインＢＬ１１，ＢＬ１２，ＢＬ１３，ＢＬ１４，ＢＬ１５，ＢＬ１６，ＢＬ１７，…、複数の第２ビットラインＢＬ２１，ＢＬ２２，ＢＬ２３，ＢＬ２４，ＢＬ２５，ＢＬ２６，ＢＬ２７，…、複数のグローバル・ビットラインＧＢＬ１，ＧＢＬ２，ＧＢＬ３，ＧＢＬ４，ＧＢＬ５，ＧＢＬ６，ＧＢＬ７，ＧＢＬ８，…、複数のビットライン・センスアンプ１２０＿１，１２０＿２，１２０＿３，１２０＿４，１２０＿５，１２０＿６，…、複数の連結部１３０＿１，１３０＿２，１３０＿３，１３０＿４，１３０＿５，１３０＿６，１３０＿７，１３０＿８，…、及び複数の制御信号生成部１５０＿１，１５０＿２，１５０＿３，…を具備する。図１及び図２で、同じ部材番号は、同じ構成要素を意味する。
【００４４】
複数のメモリセル・ブロック１１０＿１，１１０＿２，１１０＿３，１１０＿４，１１０＿５，１１０＿６，１１０＿７，１１０＿８，…それぞれは、複数の第１メモリセルＭＣ１及び複数の第２メモリセルＭＣ２を含む。図１の第１領域ＳＭＣＢ１は、図２の第１メモリセルＭＣ１を含み、図１の第２領域ＳＭＣＢ２は、図２の第２メモリセルＭＣ２を含む。例えば、図２のメモリセル・ブロック１１０＿１の第１メモリセルＭＣ１は、図１のメモリセル・ブロック１１０＿１の第１領域ＳＭＣＢ１に含まれ、図２のメモリセル・ブロック１１０＿１の第２メモリセルＭＣ２は、図１のメモリセル・ブロック１１０＿１の第２領域ＳＭＣＢ２に含まれる。第１メモリセルＭＣ１は、第１ビットラインＢＬ１１，ＢＬ１２，ＢＬ１３，ＢＬ１４，ＢＬ１５，ＢＬ１６，ＢＬ１７，…のうち対応する第１ビットラインと連結され、第２メモリセルＭＣ２は、第２ビットラインＢＬ２１，ＢＬ２２，ＢＬ２３，ＢＬ２４，ＢＬ２５，ＢＬ２６，ＢＬ２７，…のうち対応する第２ビットラインと連結される。例えば、メモリセル・ブロック１１０＿１の第１メモリセルＭＣ１は、第１ビットラインＢＬ１２と連結され、メモリセル・ブロック１１０＿１の第２メモリセルＭＣ２は、第２ビットラインＢＬ２２と連結される。
【００４５】
第１メモリセルＭＣ１または第２メモリセルＭＣ２は、１つのトランジスタと、１つのキャパシタとを含む。第１メモリセルＭＣ１の前記トランジスタのゲート及び第１端は、それぞれ対応するワードライン及び対応する第１ビットラインと連結される。第１メモリセルＭＣ１の前記キャパシタは、前記トランジスタの第２端と接地電圧源との間に連結される。そして、第２メモリセルＭＣ２の前記トランジスタのゲート及び第１端は、それぞれ対応するワードライン及び対応する第２ビットラインと連結される。第２メモリセルＭＣ２の前記キャパシタは、前記トランジスタの第２端と接地電圧源との間に連結される。
【００４６】
メモリセル・ブロック１１０＿１，１１０＿２，１１０＿３，１１０＿４，１１０＿５，１１０＿６，１１０＿７，１１０＿８，…の構成及び連結関係については、図１と関連して詳細に説明したので、以下、詳細な説明は省略する。
【００４７】
複数のビットライン・センスアンプ１２０＿１，１２０＿２，１２０＿３，１２０＿４，１２０＿５，１２０＿６，…それぞれは、複数のメモリセル・ブロック１１０＿１，１１０＿２，１１０＿３，１１０＿４，１１０＿５，１１０＿６，１１０＿７，１１０＿８，…のうち対応するメモリセル・ブロックの第１メモリセルＭＣ１または第２メモリセルＭＣ２と連結される。すなわち、複数のビットライン・センスアンプ１２０＿１，１２０＿２，１２０＿３，１２０＿４，１２０＿５，１２０＿６，…それぞれは、対応するメモリセル・ブロックの第１メモリセルＭＣ１のデータ、または第２メモリセルＭＣ２のデータを感知増幅する。例えば、ビットライン・センスアンプ１２０＿２は、メモリセル・ブロック１１０＿１の第１メモリセルＭＣ１と、第１ビットラインＢＬ１２を介して連結されるか、あるいはメモリセル・ブロック１１０＿２の第２メモリセルＭＣ２と、第２ビットラインＢＬ２２及びグローバル・ビットラインＧＢＬ２を介して連結される。また、ビットライン・センスアンプ１２０＿２は、メモリセル・ブロック１１０＿４の第１メモリセルＭＣ１と、第１ビットラインＢＬ１３を介して連結されるか、あるいはメモリセル・ブロック１１０＿４の第２メモリセルＭＣ２と、第２ビットラインＢＬ２３及びグローバル・ビットラインＧＢＬ３を介して連結される。ビットライン・センスアンプ１２０＿１，１２０＿２，１２０＿３，１２０＿４，１２０＿５，１２０＿６，…の連結関係については、図１と関連して詳細に説明したので、以下、詳細な説明は省略する。
【００４８】
複数の連結部１３０＿１，１３０＿２，１３０＿３，１３０＿４，１３０＿５，１３０＿６，１３０＿７，１３０＿８，…それぞれは、第１制御信号ＣＯＮ＿１１，ＣＯＮ＿１２，ＣＯＮ＿１３，…のうち対応する第１制御信号に応答し、対応する第１ビットラインを、対応するビットライン・センスアンプに連結するか、あるいは第２制御信号ＣＯＮ＿２１，ＣＯＮ＿２２，ＣＯＮ＿２３，…のうち対応する第２制御信号に応答し、対応するグローバル・ビットラインを介して、対応する第２ビットラインを、対応するビットライン・センスアンプに連結する。
【００４９】
複数の連結部１３０＿１，１３０＿２，１３０＿３，１３０＿４，１３０＿５，１３０＿６，１３０＿７，１３０＿８，…それぞれは、図１のように、第１スイッチング部ＳＷ１及び第２スイッチング部ＳＷ２を具備する。図１で説明したように、第１スイッチング部ＳＷ１は、対応する第１制御信号に応答し、対応する第１ビットラインと、対応するビットライン・センスアンプとの連結状態を制御し、第２スイッチング部ＳＷ２は、対応する第２制御信号に応答し、対応するビットライン・センスアンプに連結された前記グローバル・ビットラインと、対応する第２ビットラインとの連結状態を制御する。
【００５０】
図２では、図１の第１スイッチング部ＳＷ１及び第２スイッチング部ＳＷ２が、ＮＭＯＳトランジスタである場合について図示している。例えば、連結部１３０＿１の第１スイッチング部ＳＷ１は、第１制御信号ＣＯＮ＿１２に応答し、第１ビットラインＢＬ１２と、ビットライン・センスアンプ１２０＿２との連結状態を制御するＮＭＯＳトランジスタである。連結部１３０＿１の第２スイッチング部ＳＷ２は、第２制御信号ＣＯＮ＿２２に応答し、ビットライン・センスアンプ１２０＿２に連結されたグローバル・ビットラインＧＢＬ２と、第２ビットラインＢＬ２２との連結状態を制御するＮＭＯＳトランジスタである。
【００５１】
図２の実施形態のように、第１スイッチング部ＳＷ１が、ＮＭＯＳトランジスタである場合、第１スイッチング部ＳＷ１は、対応する第１制御信号が論理ハイ状態である場合にイネーブルされ、対応する第１ビットラインと、対応するビットライン・センスアンプとを連結し、対応する第１制御信号が論理ロー状態である場合にディセーブルされ、対応する第１ビットラインと、対応するビットライン・センスアンプとの連結を遮断する。また、第２スイッチング部ＳＷ２が、ＮＭＯＳトランジスタである場合、第２スイッチング部ＳＷ２は、対応する第２制御信号が論理ハイ状態である場合にイネーブルされ、対応する第２ビットラインと、対応するビットライン・センスアンプとを連結し、対応する第２制御信号が論理ロー状態である場合にディセーブルされ、対応する第２ビットラインと、対応するビットライン・センスアンプとの連結を遮断する。
【００５２】
図２では、第１スイッチング部ＳＷ１及び第２スイッチング部ＳＷ２が、ＮＭＯＳトランジスタである場合について図示しているが、本発明がこの場合に限定されるものではなく、第１スイッチング部ＳＷ１及び第２スイッチング部ＳＷ２が、以上の説明のように動作しうるものであるならば、少なくとも１つの他の素子を利用し、第１スイッチング部ＳＷ１及び第２スイッチング部ＳＷ２を具現することもできる。例えば、第１スイッチング部ＳＷ１及び第２スイッチング部ＳＷ２は、ＰＭＯＳトランジスタであり、この場合、第１制御信号ＣＯＮ＿１１，ＣＯＮ＿１２，ＣＯＮ＿１３，…、及び第２制御信号ＣＯＮ＿２１，ＣＯＮ＿２２，ＣＯＮ＿２３，…は、第１スイッチング部ＳＷ１及び第２スイッチング部ＳＷ２が、ＮＭＯＳトランジスタである場合と反対の論理状態を有する。
【００５３】
複数の制御信号生成部１５０＿１，１５０＿２，１５０＿３，…それぞれは、ロウアドレスＲＡを利用し、対応する第１制御信号及び対応する第２制御信号を生成する。複数の制御信号生成部１５０＿１，１５０＿２，１５０＿３，…の構成及び動作については、図１で詳細に説明したので、以下、詳細な説明は省略する。
【００５４】
以下、図１及び図２を参照しつつ、本発明の技術的思想による一実施形態による半導体メモリ装置１００または２００の動作について説明する。
【００５５】
複数の第１メモリセルＭＣ１及び複数の第２メモリセルＭＣ２それぞれは、対応するワードラインと連結されている。複数のワードラインのうち１本のワードラインがイネーブルされる場合について、以下で説明する。説明の便宜上、メモリセル・ブロック１１０＿３の１つの第２メモリセルＭＣ２、メモリセル・ブロック１１０＿４の１つの第１メモリセルＭＣ１、メモリセル・ブロック１１０＿７の１つの第２メモリセルＭＣ２、及びメモリセル・ブロック１１０＿８の１つの第１メモリセルＭＣ１に共通に連結されたワードラインＷＬが、イネーブルされると仮定する。ただし、本発明がこの場合に限定されるものではなく、イネーブルされるワードラインの位置によって、半導体メモリ装置１００または２００は、以下で説明する方法と類似して動作しうる。また、第１制御信号ＣＯＮ＿１１，ＣＯＮ＿１２，ＣＯＮ＿１３，…それぞれが第１電圧である場合、対応する第１スイッチング部ＳＷ１のトランジスタは、ターンオンされ、第１制御信号ＣＯＮ＿１１，ＣＯＮ＿１２，ＣＯＮ＿１３，…それぞれが第２電圧である場合、対応する第１スイッチング部ＳＷ１のトランジスタは、ターンオフされると仮定する。また、第２制御信号ＣＯＮ＿２１，ＣＯＮ＿２２，ＣＯＮ＿２３，…それぞれが第１電圧である場合、対応する第２スイッチング部ＳＷ２のトランジスタは、ターンオンされ、第２制御信号ＣＯＮ＿２１，ＣＯＮ＿２２，ＣＯＮ＿２３，…それぞれが第２電圧である場合、対応する第２スイッチング部ＳＷ２のトランジスタは、ターンオフされると仮定する。例えば、図２のように、第１スイッチング部ＳＷ１及び第２スイッチング部ＳＷ２が、ＮＭＯＳトランジスタである場合、前記第１電圧は、ハイレベルの電圧になり、前記第２電圧は、ローレベルの電圧になる。
【００５６】
イネーブルされるワードラインＷＬのアドレスのロウアドレスＲＡを利用し、制御信号生成部１５０＿１，１５０＿２，１５０＿３，…それぞれは、対応する第１制御信号及び対応する第２制御信号を生成する。すなわち、制御信号生成部１５０＿１は、イネーブルされるワードラインＷＬのアドレスを利用し、前記第２電圧の第１制御信号ＣＯＮ＿１１及び前記第２電圧の第２制御信号ＣＯＮ＿２１を生成する。制御信号生成部１５０＿２は、イネーブルされるワードラインＷＬのアドレスを利用し、前記第１電圧の第１制御信号ＣＯＮ＿１２及び前記第２電圧の第２制御信号ＣＯＮ＿２２を生成する。そして、制御信号生成部１５０＿３は、イネーブルされるワードラインＷＬのアドレスを利用し、前記第２電圧の第１制御信号ＣＯＮ＿１３と、前記第１電圧の第２制御信号ＣＯＮ＿２３とを生成する。イネーブルされるワードラインＷＬと連結された第１メモリセルＭＣ１に連結される第１スイッチング部ＳＷ１を制御する第１制御信号ＣＯＮ＿１２は、前記第１電圧の電圧レベルを有する。また、イネーブルされるワードラインＷＬと連結された第２メモリセルＭＣ２に連結される第２スイッチング部ＳＷ２を制御する第２制御信号ＣＯＮ＿２３は、前記第１電圧の電圧レベルを有する。
【００５７】
以上のような制御信号生成部１５０＿１，１５０＿２，１５０＿３，…の動作によって、第１制御信号ＣＯＮ＿１２及び第２制御信号ＣＯＮ＿２３のみ前記第１電圧の電圧レベルを有し、残りの第１制御信号ＣＯＮ＿１１，ＣＯＮ＿１３，…、及び残りの第２制御信号ＣＯＮ＿２１，ＣＯＮ＿２３，…は、前記第２電圧の電圧レベルを有する。従って、第１制御信号ＣＯＮ＿１２と連結される連結部１３０＿１，１３０＿４，１３０＿５，１３０＿８，…の第１スイッチング部ＳＷ１のトランジスタ、及び第２制御信号ＣＯＮ＿２３と連結される連結部１３０＿３，１３０＿７，…の第２スイッチング部ＳＷ２のトランジスタは、ターンオンされ、残りの第１スイッチング部ＳＷ１のトランジスタ、及び残りの第２スイッチング部ＳＷ２のトランジスタは、ターンオフされる。従って、ビットライン・センスアンプ１２０＿２は、第１ビットラインＢＬ１２及び第１ビットラインＢＬ１３と連結され、ビットライン・センスアンプ１２０＿５は、第１ビットラインＢＬ１６及び第１ビットラインＢＬ１７と連結される。また、ビットライン・センスアンプ１２０＿３は、第２ビットラインＢＬ２４と連結され、ビットライン・センスアンプ１２０＿６は、第２ビットラインＢＬ２８と連結される。
【００５８】
ビットライン・センスアンプ１２０＿２は、イネーブルされたワードラインＷＬに連結されたメモリセル・ブロック１１０＿４の第１メモリセルＭＣ１のデータを、第１ビットラインＢＬ１３を介して伝送されて感知増幅する。ビットライン・センスアンプ１２０＿５は、イネーブルされたワードラインＷＬに連結されたメモリセル・ブロック１１０＿８の第１メモリセルＭＣ１のデータを、第１ビットラインＢＬ１７を介して伝送されて感知増幅する。ビットライン・センスアンプ１２０＿３は、イネーブルされたワードラインＷＬに連結されたメモリセル・ブロック１１０＿３の第２メモリセルＭＣ２のデータを、第２ビットラインＢＬ２４及びグローバル・ビットラインＧＢＬ４を介して伝送されて感知増幅する。そして、ビットライン・センスアンプ１２０＿６は、イネーブルされたワードラインＷＬに連結されたメモリセル・ブロック１１０＿７の第２メモリセルＭＣ２のデータを、第２ビットラインＢＬ２８及びグローバル・ビットラインＧＢＬ８を介して伝送されて感知増幅する。連結部１３０＿１，１３０＿５，…の第１スイッチング部ＳＷ１も、イネーブルされているが、第１ビットラインＢＬ１２，ＢＬ１６，…と連結された第１メモリセルＭＣ１は、イネーブルされたワードラインＷＬに連結されていないので、ビットライン・センスアンプ１２０＿２，１２０＿５，…は、メモリセル・ブロック１１０＿１，１１０＿５，…の第１メモリセルＭＣ１のデータを感知増幅しない。
【００５９】
もし半導体メモリ装置１００または２００がプリチャージ動作を行う場合には、複数の制御信号生成部１５０＿１，１５０＿２，１５０＿３，…は、第３電圧の第１制御信号ＣＯＮ＿１１，ＣＯＮ＿１２，ＣＯＮ＿１３，…、及び第２制御信号ＣＯＮ＿２１，ＣＯＮ＿２２，ＣＯＮ＿２３，…を生成する。第１制御信号ＣＯＮ＿１１，ＣＯＮ＿１２，ＣＯＮ＿１３，…、及び第２制御信号ＣＯＮ＿２１，ＣＯＮ＿２２，ＣＯＮ＿２３，…が、前記第３電圧である場合、第１スイッチング部ＳＷ１及び第２スイッチング部ＳＷ２は、いずれもイネーブルされ、半導体メモリ装置１００または２００は、プリチャージ動作を行う。第１スイッチング部ＳＷ１及び第２スイッチング部ＳＷ２が、図２のように、ＮＭＯＳトランジスタである場合、前記第１電圧は、前記第２電圧及び前記第３電圧より高い電圧レベルを有し、前記第３電圧は、前記第２電圧より高い電圧レベルを有する。もし第１スイッチング部ＳＷ１及び第２スイッチング部ＳＷ２がＰＭＯＳトランジスタである場合には、前記第１電圧は、前記第２電圧及び前記第３電圧より低い電圧レベルを有し、前記第３電圧は、前記第２電圧より低い電圧レベルを有する。
【００６０】
図３は、本発明の技術的思想による他の一実施形態による半導体メモリ装置３００のブロック図である。
【００６１】
図３を参照すれば、半導体メモリ装置３００は、複数のメモリセル・ブロック１１０＿１，１１０＿２，１１０＿３，１１０＿４，１１０＿５，１１０＿６，１１０＿７，１１０＿８，…、複数の第１ビットラインＢＬ１１，ＢＬ１２，ＢＬ１３，ＢＬ１４，ＢＬ１５，ＢＬ１６，ＢＬ１７，…、複数の第２ビットラインＢＬ２１，ＢＬ２２，ＢＬ２３，ＢＬ２４，ＢＬ２５，ＢＬ２６，ＢＬ２７，…、複数のグローバル・ビットラインＧＢＬ１，ＧＢＬ２，ＧＢＬ３，ＧＢＬ４，ＧＢＬ５，ＧＢＬ６，ＧＢＬ７，ＧＢＬ８，…、複数のビットライン・センスアンプ１２０＿１，１２０＿２，１２０＿３，１２０＿４，１２０＿５，１２０＿６，…、複数の連結部１３０＿１，１３０＿２，１３０＿３，１３０＿４，１３０＿５，１３０＿６，１３０＿７，１３０＿８，…、複数の制御信号生成部１５０＿１，１５０＿２，１５０＿３，…、及び複数のシールド（shield）ラインＳＬ１，ＳＬ２，ＳＬ３，ＳＬ４，ＳＬ５，ＳＬ６，ＳＬ７，ＳＬ８，…を具備する。
【００６２】
図１ないし図３で、同じ部材番号は、同じ構成要素を意味する。すなわち、図３の複数のメモリセル・ブロック１１０＿１，１１０＿２，１１０＿３，１１０＿４，１１０＿５，１１０＿６，１１０＿７，１１０＿８，…、複数の第１ビットラインＢＬ１１，ＢＬ１２，ＢＬ１３，ＢＬ１４，ＢＬ１５，ＢＬ１６，ＢＬ１７，…、複数の第２ビットラインＢＬ２１，ＢＬ２２，ＢＬ２３，ＢＬ２４，ＢＬ２５，ＢＬ２６，ＢＬ２７，…、複数のグローバル・ビットラインＧＢＬ１，ＧＢＬ２，ＧＢＬ３，ＧＢＬ４，ＧＢＬ５，ＧＢＬ６，ＧＢＬ７，ＧＢＬ８，…、複数のビットライン・センスアンプ１２０＿１，１２０＿２，１２０＿３，１２０＿４，１２０＿５，１２０＿６，…、複数の連結部１３０＿１，１３０＿２，１３０＿３，１３０＿４，１３０＿５，１３０＿６，１３０＿７，１３０＿８，…、及び複数の制御信号生成部１５０＿１，１５０＿２，１５０＿３，…は、図１と関連して説明したので、以下、詳細な説明は省略する。また、図３の複数のメモリセル・ブロック１１０＿１，１１０＿２，１１０＿３，１１０＿４，１１０＿５，１１０＿６，１１０＿７，１１０＿８，…、及び複数の連結部１３０＿１，１３０＿２，１３０＿３，１３０＿４，１３０＿５，１３０＿６，１３０＿７，１３０＿８，…は、図２のように具現され、これと係わっては、図２と関連して説明したので、以下、詳細な説明は省略する。
【００６３】
複数のシールドラインＳＬ１，ＳＬ２，ＳＬ３，ＳＬ４，ＳＬ５，ＳＬ６，ＳＬ７，ＳＬ８，…それぞれは、グローバル・ビットラインＧＢＬ１，ＧＢＬ２，ＧＢＬ３，ＧＢＬ４，ＧＢＬ５，ＧＢＬ６，ＧＢＬ７，ＧＢＬ８，…が形成されるレイヤと同じレイヤで、グローバル・ビットラインＧＢＬ１，ＧＢＬ２，ＧＢＬ３，ＧＢＬ４，ＧＢＬ５，ＧＢＬ６，ＧＢＬ７，ＧＢＬ８，…間に形成される。例えば、シールドラインＳＬ２は、グローバル・ビットラインＧＢＬ１と、グローバル・ビットラインＧＢＬ５との間に形成され、シールドラインＳＬ５は、グローバル・ビットラインＧＢＬ２と、グローバル・ビットラインＧＢＬ６との間に形成される。残りのシールドラインＳＬ１，ＳＬ３，ＳＬ４，ＳＬ６，ＳＬ７，ＳＬ８，…それぞれも、対応するグローバル・ビットラインと、前記第１方向に隣接したグローバル・ビットラインとの間に形成される。
【００６４】
シールドラインＳＬ１，ＳＬ２，ＳＬ３，ＳＬ４，ＳＬ５，ＳＬ６，ＳＬ７，ＳＬ８，…それぞれは、一定の電圧レベルを維持する。例えば、シールドラインＳＬ１，ＳＬ２，ＳＬ３，ＳＬ４，ＳＬ５，ＳＬ６，ＳＬ７，ＳＬ８，…は、接地電圧の電圧レベルを維持する。従って、シールドラインＳＬ１，ＳＬ２，ＳＬ３，ＳＬ４，ＳＬ５，ＳＬ６，ＳＬ７，ＳＬ８，…それぞれは、対応するグローバル・ビットライン間のカップリングを相殺する。例えば、シールドラインＳＬ２は、グローバル・ビットラインＧＢＬ１と、グローバル・ビットラインＧＢＬ５とのカップリングを相殺し、シールドラインＳＬ５は、グローバル・ビットラインＧＢＬ２と、グローバル・ビットラインＧＢＬ６とのカップリングを相殺する。残りのシールドラインＳＬ１，ＳＬ３，ＳＬ４，ＳＬ６，ＳＬ７，ＳＬ８，…それぞれも、対応するグローバル・ビットラインと、前記第１方向に隣接したグローバル・ビットラインとのカップリングを相殺する。
【００６５】
図４は、本発明の技術的思想による他の一実施形態による半導体メモリ装置４００のブロック図である。
【００６６】
図４を参照すれば、半導体メモリ装置４００は、複数のメモリセル・ブロック４１０＿１，４１０＿２，４１０＿３，４１０＿４，４１０＿５，４１０＿６，４１０＿７，４１０＿８，…、複数の第１ビットラインＢＬ１１，ＢＬ１２，ＢＬ１３，ＢＬ１４，ＢＬ１５，ＢＬ１６，ＢＬ１７，…、複数の第２ビットラインＢＬ２１，ＢＬ２２，ＢＬ２３，ＢＬ２４，ＢＬ２５，ＢＬ２６，ＢＬ２７，…、複数のグローバル・ビットラインＧＢＬ１，ＧＢＬ２，ＧＢＬ３，ＧＢＬ４，ＧＢＬ５，ＧＢＬ６，ＧＢＬ７，ＧＢＬ８，…、複数のビットライン・センスアンプ４２０＿１，４２０＿２，４２０＿３，４２０＿４，４２０＿５，４２０＿６，…、複数の連結部４３０＿１，４３０＿２，４３０＿３，４３０＿４，４３０＿５，４３０＿６，４３０＿７，４３０＿８，…、及び複数の制御信号生成部４５０＿１，４５０＿２，４５０＿３，…を具備する。
図４は、フォールデッド・ビットライン（folded bitline）構造を有する半導体メモリ装置の一実施形態を図示した図面である。すなわち、図１は、オープン・ビットライン構造を有する半導体メモリ装置の一実施形態を図示しており、図４は、フォールデッド・ビットライン構造を有する半導体メモリ装置の一実施形態を図示している。
【００６７】
複数のメモリセル・ブロック４１０＿１，４１０＿２，４１０＿３，４１０＿４，４１０＿５，４１０＿６，４１０＿７，４１０＿８，…は、図１のメモリセル・ブロック１１０＿１，１１０＿２，１１０＿３，１１０＿４，１１０＿５，１１０＿６，１１０＿７，１１０＿８，…と類似し、複数の第１メモリセルを含む第１領域ＳＭＣＢ１、及び複数の第２メモリセルを含む第２領域ＳＭＣＢ２を含む。メモリセル・ブロック４１０＿１，４１０＿２，４１０＿３，４１０＿４，４１０＿５，４１０＿６，４１０＿７，４１０＿８，…は、図１のメモリセル・ブロック１１０＿１，１１０＿２，１１０＿３，１１０＿４，１１０＿５，１１０＿６，１１０＿７，１１０＿８，…と類似した構成を有するので、以下、詳細な説明は省略する。
【００６８】
複数のビットライン・センスアンプ４２０＿１，４２０＿２，４２０＿３，４２０＿４，４２０＿５，４２０＿６，…それぞれは、複数のメモリセル・ブロック４１０＿１，４１０＿２，４１０＿３，４１０＿４，４１０＿５，４１０＿６，４１０＿７，４１０＿８，…のうち対応するメモリセル・ブロックの第１領域ＳＭＣＢ１または第２領域ＳＭＣＢ２と連結される。すなわち、複数のビットライン・センスアンプ４２０＿１，４２０＿２，４２０＿３，４２０＿４，４２０＿５，４２０＿６，…それぞれは、対応するメモリセル・ブロックの前記第１メモリセルのデータ、または前記第２メモリセルのデータを感知増幅する。
【００６９】
半導体メモリ装置４００は、フォールデッド・ビットライン構造を有するので、複数のビットライン・センスアンプ４２０＿１，４２０＿２，４２０＿３，４２０＿４，４２０＿５，４２０＿６，…それぞれは、隣接したメモリセル・ブロックの第１領域ＳＭＣＢ１及び第２領域ＳＭＣＢ２のうち１つの領域と連結される入力端、及び前記隣接したメモリセル・ブロックの第１領域ＳＭＣＢ１及び第２領域ＳＭＣＢ２のうち他の１つの領域と連結される反転入力端を具備する。例えば、ビットライン・センスアンプ４２０＿２の入力端に、第１ビットラインＢＬ１３が連結されるか、あるいはビットライン・センスアンプ４２０＿２の反転入力端に、グローバル・ビットラインＧＢＬ３を介して、第２ビットラインＢＬ２３が連結される。または反対に、ビットライン・センスアンプ４２０＿２の反転入力端に、第１ビットラインＢＬ１３が連結されるか、あるいはビットライン・センスアンプ４２０＿２の入力端に、グローバル・ビットラインＧＢＬ３を介して、第２ビットラインＢＬ２３が連結される。同様に、残りのビットライン・センスアンプ４２０＿１，４２０＿３，４２０＿４，４２０＿５，４２０＿６，…それぞれの入力端に、隣接したメモリセル・ブロックに連結された前記第１ビットライン及び前記第２ビットラインのうち１本のビットラインと連結されるか、あるいは反転入力端に、前記隣接したメモリセル・ブロックに連結された前記第１ビットライン及び前記第２ビットラインのうち残り１本のビットラインが連結される。
【００７０】
複数の連結部４３０＿１，４３０＿２，４３０＿３，４３０＿４，４３０＿５，４３０＿６，４３０＿７，４３０＿８，…それぞれは、第１制御信号ＣＯＮ＿１１，ＣＯＮ＿１２，ＣＯＮ＿１３，…のうち対応する第１制御信号に応答し、対応する第１ビットラインを、対応するビットライン・センスアンプに連結するか、あるいは第２制御信号ＣＯＮ＿２１，ＣＯＮ＿２２，ＣＯＮ＿２３，…のうち対応する第２制御信号に応答し、対応するグローバル・ビットラインを介して、対応する第２ビットラインを、対応するビットライン・センスアンプに連結する。そして、複数の連結部４３０＿１，４３０＿２，４３０＿３，４３０＿４，４３０＿５，４３０＿６，４３０＿７，４３０＿８，…それぞれは、第１スイッチング部ＳＷ１及び第２スイッチング部ＳＷ２を具備する。第１スイッチング部ＳＷ１は、対応する第１制御信号に応答し、対応する第１ビットラインと、対応するビットライン・センスアンプとの連結状態を制御する。第２スイッチング部ＳＷ２は、対応する第２制御信号に応答し、対応するビットライン・センスアンプに連結された前記グローバル・ビットラインと、対応する第２ビットラインとの連結状態を制御する。図４の複数の連結部４３０＿１，４３０＿２，４３０＿３，４３０＿４，４３０＿５，４３０＿６，４３０＿７，４３０＿８，…は、図１の複数の連結部１３０＿１，１３０＿２，１３０＿３，１３０＿４，１３０＿５，１３０＿６，１３０＿７，１３０＿８，…と類似した構成を有して類似して動作するので、以下、詳細な説明は省略する。
【００７１】
複数の制御信号生成部４５０＿１，４５０＿２，４５０＿３，…それぞれは、ロウアドレスＲＡを利用し、対応する第１制御信号及び対応する第２制御信号を生成する。図４の複数の制御信号生成部４５０＿１，４５０＿２，４５０＿３，…は、図１の複数の制御信号生成部１５０＿１，１５０＿２，１５０＿３，…と類似した構成を有して類似して動作するので、以下、詳細な説明は省略する。
【００７２】
グローバル・ビットラインＧＢＬ１，ＧＢＬ２，ＧＢＬ３，ＧＢＬ４，ＧＢＬ５，ＧＢＬ６，ＧＢＬ７，ＧＢＬ８，…それぞれは、ポリラインまたはメタルラインである。そして、グローバル・ビットラインＧＢＬ１，ＧＢＬ２，ＧＢＬ３，ＧＢＬ４，ＧＢＬ５，ＧＢＬ６，ＧＢＬ７，ＧＢＬ８，…それぞれは、前記第１ビットライン及び前記第２ビットラインが形成されるレイヤと異なるレイヤで、対応する第１ビットラインと同じ位置と、対応する第２ビットラインと同じ位置との間に形成される。また、グローバル・ビットラインＧＢＬ１，ＧＢＬ２，ＧＢＬ３，ＧＢＬ４，ＧＢＬ５，ＧＢＬ６，ＧＢＬ７，ＧＢＬ８，…のピッチは、第１ビットラインＢＬ１１，ＢＬ１２，ＢＬ１３，ＢＬ１４，ＢＬ１５，ＢＬ１６，ＢＬ１７，…のピッチ、または第２ビットラインＢＬ２１，ＢＬ２２，ＢＬ２３，ＢＬ２４，ＢＬ２５，ＢＬ２６，ＢＬ２７，…のピッチと同一である。グローバル・ビットラインＧＢＬ１，ＧＢＬ２，ＧＢＬ３，ＧＢＬ４，ＧＢＬ５，ＧＢＬ６，ＧＢＬ７，ＧＢＬ８，…については、図１と関連して詳細に説明したので、以下、詳細な説明は省略する。
【００７３】
図５は、図４の半導体メモリ装置４００の一実施形態による半導体メモリ装置５００の回路図である。
【００７４】
図４及び図５を参照すれば、半導体メモリ装置４００は、複数のメモリセル・ブロック４１０＿１，４１０＿２，４１０＿３，４１０＿４，４１０＿５，４１０＿６，４１０＿７，４１０＿８，…、複数の第１ビットラインＢＬ１１，ＢＬ１２，ＢＬ１３，ＢＬ１４，ＢＬ１５，ＢＬ１６，ＢＬ１７，…、複数の第２ビットラインＢＬ２１，ＢＬ２２，ＢＬ２３，ＢＬ２４，ＢＬ２５，ＢＬ２６，ＢＬ２７，…、複数のグローバル・ビットラインＧＢＬ１，ＧＢＬ２，ＧＢＬ３，ＧＢＬ４，ＧＢＬ５，ＧＢＬ６，ＧＢＬ７，ＧＢＬ８，…、複数のビットライン・センスアンプ４２０＿１，４２０＿２，４２０＿３，４２０＿４，４２０＿５，４２０＿６，…、複数の連結部４３０＿１，４３０＿２，４３０＿３，４３０＿４，４３０＿５，４３０＿６，４３０＿７，４３０＿８，…、及び複数の制御信号生成部４５０＿１，４５０＿２，４５０＿３，…を具備する。図４及び図５で、同じ部材番号は、同じ構成要素を意味する。
【００７５】
複数のメモリセル・ブロック４１０＿１，４１０＿２，４１０＿３，４１０＿４，４１０＿５，４１０＿６，４１０＿７，４１０＿８，…それぞれは、複数の第１メモリセルＭＣ１及び複数の第２メモリセルＭＣ２を含む。図４の第１領域ＳＭＣＢ１は、図５の第１メモリセルＭＣ１を含み、図４の第２領域ＳＭＣＢ２は、図５の第２メモリセルＭＣ２を含む。例えば、図５のメモリセル・ブロック４１０＿１の第１メモリセルＭＣ１は、図４のメモリセル・ブロック４１０＿１の第１領域ＳＭＣＢ１に含まれ、図５のメモリセル・ブロック４１０＿１の第２メモリセルＭＣ２は、図４のメモリセル・ブロック４１０＿１の第２領域ＳＭＣＢ２に含まれる。第１メモリセルＭＣ１は、第１ビットラインＢＬ１１，ＢＬ１２，ＢＬ１３，ＢＬ１４，ＢＬ１５，ＢＬ１６，ＢＬ１７，…のうち対応する第１ビットラインと連結され、第２メモリセルＭＣ２は、第２ビットラインＢＬ２１，ＢＬ２２，ＢＬ２３，ＢＬ２４，ＢＬ２５，ＢＬ２６，ＢＬ２７，…のうち対応する第２ビットラインと連結される。例えば、メモリセル・ブロック４１０＿１の第１メモリセルＭＣ１は、第１ビットラインＢＬ１２と連結され、メモリセル・ブロック４１０＿１の第２メモリセルＭＣ２は、第２ビットラインＢＬ２２と連結される。
【００７６】
第１メモリセルＭＣ１または第２メモリセルＭＣ２は、１つのトランジスタと、１つのキャパシタとを含む。第１メモリセルＭＣ１及び第２メモリセルＭＣ２の構造については、図２と関連して詳細に説明したので、以下、詳細な説明は省略する。メモリセル・ブロック４１０＿１，４１０＿２，４１０＿３，４１０＿４，４１０＿５，４１０＿６，４１０＿７，４１０＿８，…の構成及び連結関係については、図５と関連して述べたように、図１と関連して詳細に説明したので、以下、詳細な説明は省略する。
【００７７】
複数のビットライン・センスアンプ４２０＿１，４２０＿２，４２０＿３，４２０＿４，４２０＿５，４２０＿６，…それぞれは、複数のメモリセル・ブロック４１０＿１，４１０＿２，４１０＿３，４１０＿４，４１０＿５，４１０＿６，４１０＿７，４１０＿８，…のうち対応するメモリセル・ブロックの第１メモリセルＭＣ１または第２メモリセルＭＣ２と連結される。すなわち、複数のビットライン・センスアンプ４２０＿１，４２０＿２，４２０＿３，４２０＿４，４２０＿５，４２０＿６，…それぞれは、対応するメモリセル・ブロックの第１メモリセルＭＣ１のデータ、または第２メモリセルＭＣ２のデータを感知増幅する。例えば、ビットライン・センスアンプ４２０＿２は、メモリセル・ブロック４１０＿１の第１メモリセルＭＣ１と、第１ビットラインＢＬ１２を介して連結されるか、あるいはメモリセル・ブロック４１０＿２の第２メモリセルＭＣ２と、第２ビットラインＢＬ２２及びグローバル・ビットラインＧＢＬ２を介して連結される。また、ビットライン・センスアンプ４２０＿２は、メモリセル・ブロック４１０＿４の第１メモリセルＭＣ１と、第１ビットラインＢＬ１３を介して連結されるか、あるいはメモリセル・ブロック４１０＿４の第２メモリセルＭＣ２と、第２ビットラインＢＬ２３及びグローバル・ビットラインＧＢＬ３を介して連結される。ビットライン・センスアンプ４２０＿１，４２０＿２，４２０＿３，４２０＿４，４２０＿５，４２０＿６，…の連結関係については、図４と関連して詳細に説明したので、以下、詳細な説明は省略する。
【００７８】
複数の連結部４３０＿１，４３０＿２，４３０＿３，４３０＿４，４３０＿５，４３０＿６，４３０＿７，４３０＿８，…それぞれは、第１制御信号ＣＯＮ＿１１，ＣＯＮ＿１２，ＣＯＮ＿１３，…のうち対応する第１制御信号に応答し、対応する第１ビットラインを、対応するビットライン・センスアンプに連結するか、あるいは第２制御信号ＣＯＮ＿２１，ＣＯＮ＿２２，ＣＯＮ＿２３，…のうち対応する第２制御信号に応答し、対応するグローバル・ビットラインを介して、対応する第２ビットラインを、対応するビットライン・センスアンプに連結する。
【００７９】
複数の連結部４３０＿１，４３０＿２，４３０＿３，４３０＿４，４３０＿５，４３０＿６，４３０＿７，４３０＿８，…それぞれは、図４のように、第１スイッチング部ＳＷ１及び第２スイッチング部ＳＷ２を具備する。図４で説明したように、第１スイッチング部ＳＷ１は、対応する第１制御信号に応答し、対応する第１ビットラインと、対応するビットライン・センスアンプとの連結状態を制御し、第２スイッチング部ＳＷ２は、対応する第２制御信号に応答し、対応するビットライン・センスアンプに連結された前記グローバル・ビットラインと、対応する第２ビットラインとの連結状態を制御する。
【００８０】
図５では、図４の第１スイッチング部ＳＷ１及び第２スイッチング部ＳＷ２が、ＮＭＯＳトランジスタである場合について図示している。第１スイッチング部ＳＷ１及び第２スイッチング部ＳＷ２が、ＮＭＯＳトランジスタである場合については、図２と関連して詳細に説明したので、以下、詳細な説明は省略する。また、図２で説明したように、第１スイッチング部ＳＷ１及び第２スイッチング部ＳＷ２が、ＮＭＯＳトランジスタである場合のみに本発明が限定されるものではなく、第１スイッチング部ＳＷ１及び第２スイッチング部ＳＷ２が、以上の説明のように動作しうるものであるならば、少なくとも１つの他の素子を利用し、第１スイッチング部ＳＷ１及び第２スイッチング部ＳＷ２を具現することもできる。例えば、第１スイッチング部ＳＷ１及び第２スイッチング部ＳＷ２は、ＰＭＯＳトランジスタであり、この場合、第１制御信号ＣＯＮ＿１１，ＣＯＮ＿１２，ＣＯＮ＿１３，…、及び第２制御信号ＣＯＮ＿２１，ＣＯＮ＿２２，ＣＯＮ＿２３，…は、第１スイッチング部ＳＷ１及び第２スイッチング部ＳＷ２が、ＮＭＯＳトランジスタである場合と反対の論理状態を有する。
【００８１】
複数の制御信号生成部４５０＿１，４５０＿２，４５０＿３，…それぞれは、ロウアドレスＲＡを利用し、対応する第１制御信号及び対応する第２制御信号を生成する。複数の制御信号生成部４５０＿１，４５０＿２，４５０＿３，…の構成及び動作については、図４と関連して詳細に説明したので、以下、詳細な説明は省略する。
【００８２】
以下、図４及び図５を参照しつつ、本発明の技術的思想による一実施形態による半導体メモリ装置４００または５００の動作について説明する。
【００８３】
複数の第１メモリセルＭＣ１及び複数の第２メモリセルＭＣ２それぞれは、対応するワードラインと連結されている。複数のワードラインのうち１本のワードラインがイネーブルされる場合について、以下で説明する。説明の便宜上、メモリセル・ブロック４１０＿１の１つの第１メモリセルＭＣ１、メモリセル・ブロック４１０＿２の１つの第２メモリセルＭＣ２、メモリセル・ブロック４１０＿５の１つの第１メモリセルＭＣ１、及びメモリセル・ブロック４１０＿６の１つの第２メモリセルＭＣ２に共通に連結されたワードラインＷＬが、イネーブルされると仮定する。ただし、本発明がこの場合に限定されるものではなく、イネーブルされるワードラインの位置によって、半導体メモリ装置４００または５００は、以下で説明する方法と類似して動作しうる。また、第１制御信号ＣＯＮ＿１１，ＣＯＮ＿１２，ＣＯＮ＿１３，…それぞれが第１電圧である場合、対応する第１スイッチング部ＳＷ１のトランジスタは、ターンオンされ、第１制御信号ＣＯＮ＿１１，ＣＯＮ＿１２，ＣＯＮ＿１３，…それぞれが第２電圧である場合、対応する第１スイッチング部ＳＷ１のトランジスタは、ターンオフされると仮定する。また、第２制御信号ＣＯＮ＿２１，ＣＯＮ＿２２，ＣＯＮ＿２３，…それぞれが第１電圧である場合、対応する第２スイッチング部ＳＷ２のトランジスタは、ターンオンされ、第２制御信号ＣＯＮ＿２１，ＣＯＮ＿２２，ＣＯＮ＿２３，…それぞれが第２電圧である場合、対応する第２スイッチング部ＳＷ２のトランジスタは、ターンオフされると仮定する。例えば、図５のように、第１スイッチング部ＳＷ１及び第２スイッチング部ＳＷ２が、ＮＭＯＳトランジスタである場合、前記第１電圧は、ハイレベルの電圧になり、前記第２電圧は、ローレベルの電圧になる。そして、前記第１ビットラインは、対応する第１スイッチング部ＳＷ１を介して、対応するビットライン・センスアンプの入力端と連結され、前記第２ビットラインは、対応する第２スイッチング部ＳＷ２及び対応するグローバル・ビットラインを介して、対応するビットライン・センスアンプの反転入力端と連結されると仮定する。ただし、本発明がこの場合に限定されるものではなく、前記第１ビットラインは、対応する第１スイッチング部ＳＷ１を介して、対応するビットライン・センスアンプの反転入力端と連結され、前記第２ビットラインは、対応する第２スイッチング部ＳＷ２及び対応するグローバル・ビットラインを介して、対応するビットライン・センスアンプの入力端と連結されもする。
【００８４】
イネーブルされるワードラインＷＬのアドレスを利用し、制御信号生成部４５０＿１，４５０＿２，４５０＿３，…それぞれは、対応する第１制御信号及び対応する第２制御信号を生成する。すなわち、制御信号生成部４５０＿１は、イネーブルされるワードラインＷＬのアドレスを利用し、前記第２電圧の第１制御信号ＣＯＮ＿１１及び前記第１電圧の第２制御信号ＣＯＮ＿２１を生成する。制御信号生成部４５０＿２は、イネーブルされるワードラインＷＬのアドレスを利用し、前記第１電圧の第１制御信号ＣＯＮ＿１２及び前記第２電圧の第２制御信号ＣＯＮ＿２１を生成する。そして、制御信号生成部４５０＿３は、イネーブルされるワードラインＷＬのアドレスを利用し、前記第２電圧の第１制御信号ＣＯＮ＿１３及び前記第２電圧の第２制御信号ＣＯＮ＿２３を生成する。すなわち、イネーブルされるワードラインＷＬと連結された第１メモリセルＭＣ１に連結される第１スイッチング部ＳＷ１を制御する第１制御信号ＣＯＮ＿１２は、前記第１電圧の電圧レベルを有する。また、イネーブルされるワードラインＷＬと連結された第２メモリセルＭＣ２に連結される第２スイッチング部ＳＷ２を制御する第２制御信号ＣＯＮ＿２１は、前記第１電圧の電圧レベルを有する。
【００８５】
以上のような制御信号生成部４５０＿１，４５０＿２，４５０＿３，…の動作によって、第１制御信号ＣＯＮ＿１２及び第２制御信号ＣＯＮ＿２１のみ前記第１電圧の電圧レベルを有し、残りの第１制御信号ＣＯＮ＿１１，ＣＯＮ＿１３，…及び残りの第２制御信号ＣＯＮ＿２２，ＣＯＮ＿２３，…は、前記第２電圧の電圧レベルを有する。従って、第１制御信号ＣＯＮ＿１２と連結される連結部４３０＿１，４３０＿４，４３０＿５，４３０＿８，…の第１スイッチング部ＳＷ１のトランジスタ、及び第２制御信号ＣＯＮ＿２３と連結される連結部４３０＿２，４３０＿６，…の第２スイッチング部ＳＷ２のトランジスタは、ターンオンされ、残りの第１スイッチング部ＳＷ１のトランジスタ、及び残りの第２スイッチング部ＳＷ２のトランジスタは、ターンオフされる。従って、ビットライン・センスアンプ４２０＿２の第１入力端は、第１ビットラインＢＬ１２と連結され、ビットライン・センスアンプ４２０＿２の第２入力端は、第１ビットラインＢＬ１３と連結される。そして、ビットライン・センスアンプ４２０＿５の第１入力端は、第１ビットラインＢＬ１６と連結され、ビットライン・センスアンプ４２０＿５の第２入力端は、第１ビットラインＢＬ１７と連結される。また、ビットライン・センスアンプ４２０＿１の反転入力端は、第２ビットラインＢＬ２１と連結され、ビットライン・センスアンプ４２０＿４の反転入力端は、第２ビットラインＢＬ２５と連結される。
【００８６】
ビットライン・センスアンプ４２０＿２は、イネーブルされたワードラインＷＬに連結されたメモリセル・ブロック４１０＿１の第１メモリセルＭＣ１のデータを、第１ビットラインＢＬ１２を介して伝送されて感知増幅する。ビットライン・センスアンプ４２０＿５は、イネーブルされたワードラインＷＬに連結されたメモリセル・ブロック４１０＿５の第１メモリセルＭＣ１のデータを、第１ビットラインＢＬ１６を介して伝送されて感知増幅する。ビットライン・センスアンプ４２０＿１は、イネーブルされたワードラインＷＬに連結されたメモリセル・ブロック４１０＿２の第２メモリセルＭＣ２のデータを、第２ビットラインＢＬ２１及びグローバル・ビットラインＧＢＬ１を介して伝送されて感知増幅する。そして、ビットライン・センスアンプ４２０＿４は、イネーブルされたワードラインＷＬに連結されたメモリセル・ブロック４１０＿６の第２メモリセルＭＣ２のデータを、第２ビットラインＢＬ２５及びグローバル・ビットラインＧＢＬ５を介して伝送されて感知増幅する。連結部４３０＿４，４３０＿８，…の第１スイッチング部ＳＷ１も、イネーブルされているが、第１ビットラインＢＬ１３、ＢＬ１７，…と連結された第１メモリセルＭＣ１は、イネーブルされたワードラインＷＬに連結されていないので、ビットライン・センスアンプ４２０＿２，４２０＿５，…は、メモリセル・ブロック４１０＿４，４１０＿８，…の第１メモリセルＭＣ１のデータを感知増幅しない。
【００８７】
もし半導体メモリ装置４００または５００がプリチャージ動作を行う場合には、複数の制御信号生成部４５０＿１，４５０＿２，４５０＿３，…は、第３電圧の第１制御信号ＣＯＮ＿１１，ＣＯＮ＿１２，ＣＯＮ＿１３，…、及び第２制御信号ＣＯＮ＿２１，ＣＯＮ＿２２，ＣＯＮ＿２３，…を生成する。第１制御信号ＣＯＮ＿１１，ＣＯＮ＿１２，ＣＯＮ＿１３，…、及び第２制御信号ＣＯＮ＿２１，ＣＯＮ＿２２，ＣＯＮ＿２３，…が、前記第３電圧である場合、第１スイッチング部ＳＷ１及び第２スイッチング部ＳＷ２は、いずれもイネーブルされ、半導体メモリ装置４００または５００は、プリチャージ動作を行う。第１スイッチング部ＳＷ１及び第２スイッチング部ＳＷ２が、図５のように、ＮＭＯＳトランジスタである場合、前記第１電圧は、前記第２電圧及び前記第３電圧より高い電圧レベルを有し、前記第３電圧は、前記第２電圧より高い電圧レベルを有する。もし第１スイッチング部ＳＷ１及び第２スイッチング部ＳＷ２がＰＭＯＳトランジスタである場合には、前記第１電圧は、前記第２電圧及び前記第３電圧より低い電圧レベルを有し、前記第３電圧は、前記第２電圧より低い電圧レベルを有する。
【００８８】
図６は、本発明の技術的思想による他の一実施形態による半導体メモリ装置６００のブロック図である。
【００８９】
図６を参照すれば、半導体メモリ装置６００は、複数のメモリセル・ブロック４１０＿１，４１０＿２，４１０＿３，４１０＿４，４１０＿５，４１０＿６，４１０＿７，４１０＿８，…、複数の第１ビットラインＢＬ１１，ＢＬ１２，ＢＬ１３，ＢＬ１４，ＢＬ１５，ＢＬ１６，ＢＬ１７，…、複数の第２ビットラインＢＬ２１，ＢＬ２２，ＢＬ２３，ＢＬ２４，ＢＬ２５，ＢＬ２６，ＢＬ２７，…、複数のグローバル・ビットラインＧＢＬ１，ＧＢＬ２，ＧＢＬ３，ＧＢＬ４，ＧＢＬ５，ＧＢＬ６，ＧＢＬ７，ＧＢＬ８，…、複数のビットライン・センスアンプ４２０＿１，４２０＿２，４２０＿３，４２０＿４，４２０＿５，４２０＿６，…、複数の連結部４３０＿１，４３０＿２，４３０＿３，４３０＿４，４３０＿５，４３０＿６，４３０＿７，４３０＿８，…、複数の制御信号生成部４５０＿１，４５０＿２，４５０＿３，…、及び複数のシールドラインＳＬ１，ＳＬ２，ＳＬ３，ＳＬ４，ＳＬ５，ＳＬ６，ＳＬ７，ＳＬ８，…を具備する。
【００９０】
図４ないし図６で、同じ部材番号は、同じ構成要素を意味する。すなわち、図６の複数のメモリセル・ブロック４１０＿１，４１０＿２，４１０＿３，４１０＿４，４１０＿５，４１０＿６，４１０＿７，４１０＿８，…、複数の第１ビットラインＢＬ１１，ＢＬ１２，ＢＬ１３，ＢＬ１４，ＢＬ１５，ＢＬ１６，ＢＬ１７，…、複数の第２ビットラインＢＬ２１，ＢＬ２２，ＢＬ２３，ＢＬ２４，ＢＬ２５，ＢＬ２６，ＢＬ２７，…、複数のグローバル・ビットラインＧＢＬ１，ＧＢＬ２，ＧＢＬ３，ＧＢＬ４，ＧＢＬ５，ＧＢＬ６，ＧＢＬ７，ＧＢＬ８，…、複数のビットライン・センスアンプ４２０＿１，４２０＿２，４２０＿３，４２０＿４，４２０＿５，４２０＿６，…、複数の連結部４３０＿１，４３０＿２，４３０＿３，４３０＿４，４３０＿５，４３０＿６，４３０＿７，４３０＿８，…、及び複数の制御信号生成部４５０＿１，４５０＿２，４５０＿３，…は、図４と関連して説明したので、以下、詳細な説明は省略する。また、図６の複数のメモリセル・ブロック４１０＿１，４１０＿２，４１０＿３，４１０＿４，４１０＿５，４１０＿６，４１０＿７，４１０＿８，…、及び複数の連結部４３０＿１，４３０＿２，４３０＿３，４３０＿４，４３０＿５，４３０＿６，４３０＿７，４３０＿８，…は、図５のように具現され、これと係わっては、図５と関連して説明したので、以下、詳細な説明は省略する。
【００９１】
複数のシールドラインＳＬ１，ＳＬ２，ＳＬ３，ＳＬ４，ＳＬ５，ＳＬ６，ＳＬ７，ＳＬ８，…それぞれは、グローバル・ビットラインＧＢＬ１，ＧＢＬ２，ＧＢＬ３，ＧＢＬ４，ＧＢＬ５，ＧＢＬ６，ＧＢＬ７，ＧＢＬ８，…が形成されるレイヤと同じレイヤで、グローバル・ビットラインＧＢＬ１，ＧＢＬ２，ＧＢＬ３，ＧＢＬ４，ＧＢＬ５，ＧＢＬ６，ＧＢＬ７，ＧＢＬ８，…間に形成される。例えば、シールドラインＳＬ４は、グローバル・ビットラインＧＢＬ３と、グローバル・ビットラインＧＢＬ７との間に形成され、シールドラインＳＬ７は、グローバル・ビットラインＧＢＬ４と、グローバル・ビットラインＧＢＬ８との間に形成される。残りのシールドラインＳＬ１，ＳＬ２，ＳＬ３，ＳＬ５，ＳＬ６，ＳＬ８，…それぞれも、対応するグローバル・ビットラインと、前記第１方向に隣接したグローバル・ビットラインとの間に形成される。
【００９２】
シールドラインＳＬ１，ＳＬ２，ＳＬ３，ＳＬ４，ＳＬ５，ＳＬ６，ＳＬ７，ＳＬ８，…それぞれは、一定の電圧レベルを維持する。例えば、シールドラインＳＬ１，ＳＬ２，ＳＬ３，ＳＬ４，ＳＬ５，ＳＬ６，ＳＬ７，ＳＬ８，…は、接地電圧の電圧レベルを維持する。従って、シールドラインＳＬ１，ＳＬ２，ＳＬ３，ＳＬ４，ＳＬ５，ＳＬ６，ＳＬ７，ＳＬ８，…それぞれは、対応するグローバル・ビットライン間のカップリングを相殺する。シールドラインＳＬ１，ＳＬ２，ＳＬ３，ＳＬ４，ＳＬ５，ＳＬ６，ＳＬ７，ＳＬ８，…については、図３と関連して詳細に説明したので、以下、詳細な説明は省略する。
【００９３】
図７は、本発明の技術的思想による他の一実施形態による半導体メモリ装置７００のブロック図である。
【００９４】
図７を参照すれば、半導体メモリ装置７００は、複数のメモリセル・ブロック７１０＿１，７１０＿２，７１０＿３，７１０＿４，７１０＿５，７１０＿６，７１０＿７，７１０＿８，…、複数の第１ビットラインＢＬ１１，ＢＬ１２，ＢＬ１３，ＢＬ１４，ＢＬ１５，ＢＬ１６，ＢＬ１７，…、複数の第２ビットラインＢＬ２１，ＢＬ２２，ＢＬ２３，ＢＬ２４，ＢＬ２５，ＢＬ２６，ＢＬ２７，…、複数のグローバル・ビットラインＧＢＬ１，ＧＢＬ２，ＧＢＬ３，ＧＢＬ４，ＧＢＬ５，ＧＢＬ６，ＧＢＬ７，ＧＢＬ８，…、複数のビットライン・センスアンプ７２０＿１，７２０＿２，７２０＿３，７２０＿４，７２０＿５，７２０＿６，…、複数の連結部７３０＿１，７３０＿２，７３０＿３，７３０＿４，７３０＿５，７３０＿６，７３０＿７，７３０＿８，…、及び複数の制御信号生成部７５０＿１，７５０＿２，７５０＿３，…を具備する。
【００９５】
図７の半導体メモリ装置７００は、図１の半導体メモリ装置１００と、連結部７３０＿１，７３０＿２，７３０＿３，７３０＿４，７３０＿５，７３０＿６，７３０＿７，７３０＿８，…の位置が異なり、残りの構成要素は同一である。さらに具体的には、図７の半導体メモリ装置７００の第２スイッチング部ＳＷ２の位置と、図１の半導体メモリ装置１００の第２スイッチング部ＳＷ２の位置とが異なる。以下、連結部７３０＿１，７３０＿２，７３０＿３，７３０＿４，７３０＿５，７３０＿６，７３０＿７，７３０＿８，…の位置が変更されることによって、図１と異なる部分について説明し、残りの部分は、図１と同一であるので、詳細な説明を省略する。
【００９６】
複数の連結部７３０＿１，７３０＿２，７３０＿３，７３０＿４，７３０＿５，７３０＿６，７３０＿７，７３０＿８，…それぞれは、第１制御信号ＣＯＮ＿１１，ＣＯＮ＿１２，ＣＯＮ＿１３，…のうち対応する第１制御信号に応答し、対応する第１ビットラインを、対応するビットライン・センスアンプに連結するか、あるいは第２制御信号ＣＯＮ＿２１，ＣＯＮ＿２２，ＣＯＮ＿２３，…のうち対応する第２制御信号に応答し、対応するグローバル・ビットラインを介して、対応する第２ビットラインを、対応するビットライン・センスアンプに連結する。
【００９７】
複数の連結部７３０＿１，７３０＿２，７３０＿３，７３０＿４，７３０＿５，７３０＿６，７３０＿７，７３０＿８，…それぞれは、第１スイッチング部ＳＷ１及び第２スイッチング部ＳＷ２を具備する。第１スイッチング部ＳＷ１は、対応する第１制御信号に応答し、対応する第１ビットラインと、対応するビットライン・センスアンプとの連結状態を制御する。第２スイッチング部ＳＷ２は、対応する第２制御信号に応答し、対応する第２ビットラインに連結された前記グローバル・ビットラインと、対応するビットライン・センスアンプとの連結状態を制御する。
【００９８】
例えば、連結部７３０＿１の第１スイッチング部ＳＷ１は、第１制御信号ＣＯＮ＿１２に応答し、第１ビットラインＢＬ１２と、ビットライン・センスアンプ７２０＿２との連結状態を制御する。連結部７３０＿１の第２スイッチング部ＳＷ２は、第２制御信号ＣＯＮ＿２２に応答し、第２ビットラインＢＬ２２に連結されたグローバル・ビットラインＧＢＬ２と、ビットライン・センスアンプ７２０＿２との連結状態を制御する。また、連結部７３０＿４の第１スイッチング部ＳＷ１は、第１制御信号ＣＯＮ＿１２に応答し、第１ビットラインＢＬ１３と、ビットライン・センスアンプ７２０＿２との連結状態を制御する。連結部７３０＿４の第２スイッチング部ＳＷ２は、第２制御信号ＣＯＮ＿２２に応答し、第２ビットラインＢＬ２３に連結されたグローバル・ビットラインＧＢＬ３と、ビットライン・センスアンプ７２０＿２との連結状態を制御する。
【００９９】
複数の連結部７３０＿１，７３０＿２，７３０＿３，７３０＿４，７３０＿５，７３０＿６，７３０＿７，７３０＿８，…それぞれに含まれた第１スイッチング部ＳＷ１及び第２スイッチング部ＳＷ２は、一つだけイネーブルされるか、あるいは二つともディセーブルされる。第１スイッチング部ＳＷ１が、前記第１制御信号に応答してディセーブルされた場合、第２スイッチング部ＳＷ２は、対応する前記第２制御信号に応答し、イネーブルまたはディセーブルされる。そして、第２スイッチング部ＳＷ２が、前記第２制御信号に応答してディセーブルされた場合、第１スイッチング部ＳＷ１は、対応する前記第１制御信号に応答し、イネーブルまたはディセーブルされる。第１スイッチング部ＳＷ１がイネーブルされた場合、第１スイッチング部ＳＷ１は、対応する第１ビットラインと、対応するビットライン・センスアンプとを連結し、第１スイッチング部ＳＷ１がディセーブルされた場合、第１スイッチング部ＳＷ１は、対応する第１ビットラインと、対応するビットライン・センスアンプとの連結を遮断する。また、第２スイッチング部ＳＷ２がイネーブルされた場合、第２スイッチング部ＳＷ２は、対応するグローバル・ビットラインと、対応するビットライン・センスアンプとを連結し、第２スイッチング部ＳＷ２がディセーブルされた場合、第２スイッチング部ＳＷ２は、対応するグローバル・ビットラインと、対応するビットライン・センスアンプとの連結を遮断する。
【０１００】
例えば、メモリセル・ブロック７１０＿１の第１領域ＳＭＣＢ１の前記第１メモリセルのうち１つの第１メモリセルに連結されているワードラインがイネーブルされた場合、連結部７３０＿１の第１スイッチング部ＳＷ１は、第１制御信号ＣＯＮ＿１２に応答し、第１ビットラインＢＬ１２と、ビットライン・センスアンプ７２０＿２とを連結し、連結部７３０＿１の第２スイッチング部ＳＷ２は、第２制御信号ＣＯＮ＿２２に応答し、グローバル・ビットラインＧＢＬ２と、対応するビットライン・センスアンプ７２０＿２との連結を遮断する。
【０１０１】
第１スイッチング部ＳＷ１及び第２スイッチング部ＳＷ２は、対応するビットライン・センスアンプと、対応するメモリセル・ブロックとの間に形成される。すなわち、第１スイッチング部ＳＷ１及び第２スイッチング部ＳＷ２は、前記メモリセル・ブロックのエッジに形成される。図１は、第２スイッチング部ＳＷ２が対応するメモリセル・ブロックの中央に対応する位置に形成される場合に係わる実施形態であり、図７は、第２スイッチング部ＳＷ２が対応するメモリセル・ブロックのエッジに形成される場合に係わる実施形態である。例えば、連結部７３０＿１の第１スイッチング部ＳＷ１及び第２スイッチング部ＳＷ２は、ビットライン・センスアンプ７２０＿２と、メモリセル・ブロック７１０＿１との間に形成される。他の例として、連結部７３０＿４の第１スイッチング部ＳＷ１及び第２スイッチング部ＳＷ２は、ビットライン・センスアンプ７２０＿２と、メモリセル・ブロック７１０＿４との間に形成される。
【０１０２】
第２ビットラインＢＬ２１，ＢＬ２２，ＢＬ２３，ＢＬ２４，ＢＬ２５，ＢＬ２６，ＢＬ２７，ＢＬ２８，…それぞれに連結されたグローバル・ビットラインＧＢＬ１，ＧＢＬ２，ＧＢＬ３，ＧＢＬ４，ＧＢＬ５，ＧＢＬ６，ＧＢＬ７，ＧＢＬ８，…それぞれは、連結部７３０＿１，７３０＿２，７３０＿３，７３０＿４，７３０＿５，７３０＿６，７３０＿７，７３０＿８，…のうち対応する連結部の第２スイッチング部ＳＷ２を介して、ビットライン・センスアンプ７２０＿１，７２０＿２，７２０＿３，７２０＿４，７２０＿５，７２０＿６，…のうち対応するビットライン・センスアンプと連結されたり遮断されたりする。例えば、第２ビットラインＢＬ２１に連結されたグローバル・ビットラインＧＢＬ１は、連結部７３０＿１の第２スイッチング部ＳＷ２を介して、ビットライン・センスアンプ７２０＿１と連結されたり遮断されたりする。他の例として、第２ビットラインＢＬ２３に連結されたグローバル・ビットラインＧＢＬ３は、連結部７３０＿３）の第２スイッチング部ＳＷ２を介して、ビットライン・センスアンプ７２０＿２と連結されたり遮断されたりする。
【０１０３】
図８は、図７の半導体メモリ装置７００の一実施形態による半導体メモリ装置８００の回路図である。
【０１０４】
図７及び図８を参照すれば、半導体メモリ装置８００は、複数のメモリセル・ブロック７１０＿１，７１０＿２，７１０＿３，７１０＿４，７１０＿５，７１０＿６，７１０＿７，７１０＿８，…、複数の第１ビットラインＢＬ１１，ＢＬ１２，ＢＬ１３，ＢＬ１４，ＢＬ１５，ＢＬ１６，ＢＬ１７，…、複数の第２ビットラインＢＬ２１，ＢＬ２２，ＢＬ２３，ＢＬ２４，ＢＬ２５，ＢＬ２６，ＢＬ２７，…、複数のグローバル・ビットラインＧＢＬ１，ＧＢＬ２，ＧＢＬ３，ＧＢＬ４，ＧＢＬ５，ＧＢＬ６，ＧＢＬ７，ＧＢＬ８，…、複数のビットライン・センスアンプ７２０＿１，７２０＿２，７２０＿３，７２０＿４，７２０＿５，７２０＿６，…、複数の連結部７３０＿１，７３０＿２，７３０＿３，７３０＿４，７３０＿５，７３０＿６，７３０＿７，７３０＿８，…、及び複数の制御信号生成部７５０＿１，７５０＿２，７５０＿３，…を具備する。図７及び図８で、同じ部材番号は、同じ構成要素を意味する。
【０１０５】
複数のメモリセル・ブロック７１０＿１，７１０＿２，７１０＿３，７１０＿４，７１０＿５，７１０＿６，７１０＿７，７１０＿８，…それぞれは、複数の第１メモリセルＭＣ１及び複数の第２メモリセルＭＣ２を含む。図７の第１領域ＳＭＣＢ１は、図８の第１メモリセルＭＣ１を含み、図７の第２領域ＳＭＣＢ２は、図８の第２メモリセルＭＣ２を含む。例えば、図８のメモリセル・ブロック７１０＿１の第１メモリセルＭＣ１は、図７のメモリセル・ブロック７１０＿１の第１領域ＳＭＣＢ１に含まれ、図８のメモリセル・ブロック７１０＿１の第２メモリセルＭＣ２は、図７のメモリセル・ブロック７１０＿１の第２領域ＳＭＣＢ２に含まれる。第１メモリセルＭＣ１は、第１ビットラインＢＬ１１，ＢＬ１２，ＢＬ１３，ＢＬ１４，ＢＬ１５，ＢＬ１６，ＢＬ１７，…のうち対応する第１ビットラインと連結され、第２メモリセルＭＣ２は、第２ビットラインＢＬ２１，ＢＬ２２，ＢＬ２３，ＢＬ２４，ＢＬ２５，ＢＬ２６，ＢＬ２７，…のうち対応する第２ビットラインと連結される。例えば、メモリセル・ブロック７１０＿１の第１メモリセルＭＣ１は、第１ビットラインＢＬ１２と連結され、メモリセル・ブロック７１０＿１の第２メモリセルＭＣ２は、第２ビットラインＢＬ２２と連結される。
【０１０６】
第１メモリセルＭＣ１または第２メモリセルＭＣ２は、１つのトランジスタと、１つのキャパシタとを含む。第１メモリセルＭＣ１及び第２メモリセルＭＣ２の構成については、図２と関連して詳細に説明したので、以下、詳細な説明は省略する。メモリセル・ブロック７１０＿１，７１０＿２，７１０＿３，７１０＿４，７１０＿５，７１０＿６，７１０＿７，７１０＿８，…の構成及び連結関係については、図７と関連して詳細に説明したので、以下、詳細な説明は省略する。
【０１０７】
複数のビットライン・センスアンプ７２０＿１，７２０＿２，７２０＿３，７２０＿４，７２０＿５，７２０＿６，…それぞれは、複数のメモリセル・ブロック７１０＿１，７１０＿２，７１０＿３，７１０＿４，７１０＿５，７１０＿６，７１０＿７，７１０＿８，…のうち対応するメモリセル・ブロックの第１メモリセルＭＣ１または第２メモリセルＭＣ２と連結される。すなわち、複数のビットライン・センスアンプ７２０＿１，７２０＿２，７２０＿３，７２０＿４，７２０＿５，７２０＿６，…それぞれは、対応するメモリセル・ブロックの第１メモリセルＭＣ１のデータ、または第２メモリセルＭＣ２のデータを感知増幅する。ビットライン・センスアンプ７２０＿１，７２０＿２，７２０＿３，７２０＿４，７２０＿５，７２０＿６，…の連結関係については、図７と関連して詳細に説明したので、以下、詳細な説明は省略する。
【０１０８】
複数の連結部７３０＿１，７３０＿２，７３０＿３，７３０＿４，７３０＿５，７３０＿６，７３０＿７，７３０＿８，…それぞれは、第１制御信号ＣＯＮ＿１１，ＣＯＮ＿１２，ＣＯＮ＿１３，…のうち対応する第１制御信号に応答し、対応する第１ビットラインを、対応するビットライン・センスアンプに連結するか、あるいは第２制御信号ＣＯＮ＿２１，ＣＯＮ＿２２，ＣＯＮ＿２３，…のうち対応する第２制御信号に応答し、対応するグローバル・ビットラインを介して、対応する第２ビットラインを、対応するビットライン・センスアンプに連結する。
【０１０９】
複数の連結部７３０＿１，７３０＿２，７３０＿３，７３０＿４，７３０＿５，７３０＿６，７３０＿７，７３０＿８，…それぞれは、図７のように、第１スイッチング部ＳＷ１及び第２スイッチング部ＳＷ２を具備する。図７で説明したように、第１スイッチング部ＳＷ１は、対応する第１制御信号に応答し、対応する第１ビットラインと、対応するビットライン・センスアンプとの連結状態を制御し、第２スイッチング部ＳＷ２は、対応する第２制御信号に応答し、対応する第２ビットラインに連結された前記グローバル・ビットラインと、対応するビットライン・センスアンプとの連結状態を制御する。
【０１１０】
図８では、図７の第１スイッチング部ＳＷ１及び第２スイッチング部ＳＷ２が、ＮＭＯＳトランジスタである場合について図示している。例えば、連結部７３０＿１の第１スイッチング部ＳＷ１は、第１制御信号ＣＯＮ＿１２に応答し、第１ビットラインＢＬ１２と、ビットライン・センスアンプ７２０＿２との連結状態を制御するＮＭＯＳトランジスタである。連結部７３０＿１の第２スイッチング部ＳＷ２は、第２制御信号ＣＯＮ＿２２に応答し、第２ビットラインＢＬ２２に連結されたグローバル・ビットラインＧＢＬ２と、ビットライン・センスアンプ７２０＿２との連結状態を制御するＮＭＯＳトランジスタである。
【０１１１】
図８の実施形態のように、第１スイッチング部ＳＷ１が、ＮＭＯＳトランジスタである場合、第１スイッチング部ＳＷ１は、対応する第１制御信号が論理ハイ状態である場合にイネーブルされ、対応する第１ビットラインと、対応するビットライン・センスアンプとを連結し、対応する第１制御信号が論理ロー状態である場合にディセーブルされ、対応する第１ビットラインと、対応するビットライン・センスアンプとの連結を遮断する。また、第２スイッチング部ＳＷ２が、ＮＭＯＳトランジスタである場合、第２スイッチング部ＳＷ２は、対応する第２制御信号が論理ハイ状態である場合にイネーブルされ、対応する第２ビットラインと、対応するビットライン・センスアンプとを連結し、対応する第２制御信号が論理ロー状態である場合にディセーブルされ、対応する第２ビットラインと、対応するビットライン・センスアンプとの連結を遮断する。
【０１１２】
図８では、第１スイッチング部ＳＷ１及び第２スイッチング部ＳＷ２が、ＮＭＯＳトランジスタである場合について図示しているが、本発明がこの場合に限定されるものではなく、第１スイッチング部ＳＷ１及び第２スイッチング部ＳＷ２が、以上の説明のように動作しうるものであるならば、少なくとも１つの他の素子を利用し、第１スイッチング部ＳＷ１及び第２スイッチング部ＳＷ２を具現することもできる。例えば、第１スイッチング部ＳＷ１及び第２スイッチング部ＳＷ２は、ＰＭＯＳトランジスタであり、この場合、第１制御信号ＣＯＮ＿１１，ＣＯＮ＿１２，ＣＯＮ＿１３，…、及び第２制御信号ＣＯＮ＿２１，ＣＯＮ＿２２，ＣＯＮ＿２３，…は、第１スイッチング部ＳＷ１及び第２スイッチング部ＳＷ２が、ＮＭＯＳトランジスタである場合と反対の論理状態を有する。
【０１１３】
複数の制御信号生成部７５０＿１，７５０＿２，７５０＿３，…それぞれは、ロウアドレスＲＡを利用し、対応する第１制御信号及び対応する第２制御信号を生成する。複数の制御信号生成部７５０＿１，７５０＿２，７５０＿３，…の構成及び動作については、図７と関連して述べたように、図１と関連して詳細に説明したので、以下、詳細な説明は省略する。
【０１１４】
図７の半導体メモリ装置７００及び図８のメモリ装置８００は、図１の半導体メモリ装置１００及び図２の半導体メモリ装置２００と、第２スイッチング部ＳＷ２の位置が異なるだけであって同一に動作するので、図７の半導体メモリ装置７００及び図８のメモリ装置８００の動作についての詳細な説明は省略する。
【０１１５】
図９は、本発明の技術的思想による他の一実施形態による半導体メモリ装置９００のブロック図である。
【０１１６】
図９を参照すれば、半導体メモリ装置９００は、複数のメモリセル・ブロック７１０＿１，７１０＿２，７１０＿３，７１０＿４，７１０＿５，７１０＿６，７１０＿７，７１０＿８，…、複数の第１ビットラインＢＬ１１，ＢＬ１２，ＢＬ１３，ＢＬ１４，ＢＬ１５，ＢＬ１６，ＢＬ１７，…、複数の第２ビットラインＢＬ２１，ＢＬ２２，ＢＬ２３，ＢＬ２４，ＢＬ２５，ＢＬ２６，ＢＬ２７，…、複数のグローバル・ビットラインＧＢＬ１，ＧＢＬ２，ＧＢＬ３，ＧＢＬ４，ＧＢＬ５，ＧＢＬ６，ＧＢＬ７，ＧＢＬ８，…、複数のビットライン・センスアンプ７２０＿１，７２０＿２，７２０＿３，７２０＿４，７２０＿５，７２０＿６，…、複数の連結部７３０＿１，７３０＿２，７３０＿３，７３０＿４，７３０＿５，７３０＿６，７３０＿７，７３０＿８，…、複数の制御信号生成部７５０＿１，７５０＿２，７５０＿３，…、及び複数のシールドラインＳＬ１，ＳＬ２，ＳＬ３，ＳＬ４，ＳＬ５，ＳＬ６，ＳＬ７，ＳＬ８，…を具備する。
【０１１７】
図７ないし図９で、同じ部材番号は、同じ構成要素を意味する。すなわち、図９の複数のメモリセル・ブロック７１０＿１，７１０＿２，７１０＿３，７１０＿４，７１０＿５，７１０＿６，７１０＿７，７１０＿８，…、複数の第１ビットラインＢＬ１１，ＢＬ１２，ＢＬ１３，ＢＬ１４，ＢＬ１５，ＢＬ１６，ＢＬ１７，…、複数の第２ビットラインＢＬ２１，ＢＬ２２，ＢＬ２３，ＢＬ２４，ＢＬ２５，ＢＬ２６，ＢＬ２７，…、複数のグローバル・ビットラインＧＢＬ１，ＧＢＬ２，ＧＢＬ３，ＧＢＬ４，ＧＢＬ５，ＧＢＬ６，ＧＢＬ７，ＧＢＬ８，…、複数のビットライン・センスアンプ７２０＿１，７２０＿２，７２０＿３，７２０＿４，７２０＿５，７２０＿６，…、複数の連結部７３０＿１，７３０＿２，７３０＿３，７３０＿４，７３０＿５，７３０＿６，７３０＿７，７３０＿８，…、及び複数の制御信号生成部７５０＿１，７５０＿２，７５０＿３，…は、図７と関連して説明したので、以下、詳細な説明は省略する。また、図９の複数のメモリセル・ブロック７１０＿１，７１０＿２，７１０＿３，７１０＿４，７１０＿５，７１０＿６，７１０＿７，７１０＿８，…、及び複数の連結部７３０＿１，７３０＿２，７３０＿３，７３０＿４，７３０＿５，７３０＿６，７３０＿７，７３０＿８，…は、図８のように具現され、これと係わっては、図８と関連して説明したので、以下、詳細な説明は省略する。
【０１１８】
複数のシールドラインＳＬ１，ＳＬ２，ＳＬ３，ＳＬ４，ＳＬ５，ＳＬ６，ＳＬ７，ＳＬ８，…それぞれは、グローバル・ビットラインＧＢＬ１，ＧＢＬ２，ＧＢＬ３，ＧＢＬ４，ＧＢＬ５，ＧＢＬ６，ＧＢＬ７，ＧＢＬ８，…が形成されるレイヤと同じレイヤで、グローバル・ビットラインＧＢＬ１，ＧＢＬ２，ＧＢＬ３，ＧＢＬ４，ＧＢＬ５，ＧＢＬ６，ＧＢＬ７，ＧＢＬ８，…間に形成される。例えば、シールドラインＳＬ１は、グローバル・ビットラインＧＢＬ２と、グローバル・ビットラインＧＢＬ６との間に形成され、シールドラインＳＬ６は、グローバル・ビットラインＧＢＬ１と、グローバル・ビットラインＧＢＬ５との間に形成される。残りのシールドラインＳＬ２，ＳＬ３，ＳＬ４，ＳＬ５，ＳＬ７，ＳＬ８，…それぞれも、対応するグローバル・ビットラインと、前記第１方向に隣接したグローバル・ビットラインとの間に形成される。
【０１１９】
シールドラインＳＬ１，ＳＬ２，ＳＬ３，ＳＬ４，ＳＬ５，ＳＬ６，ＳＬ７，ＳＬ８，…それぞれは、一定の電圧レベルを維持する。例えば、シールドラインＳＬ１，ＳＬ２，ＳＬ３，ＳＬ４，ＳＬ５，ＳＬ６，ＳＬ７，ＳＬ８，…は、接地電圧の電圧レベルを維持する。従って、シールドラインＳＬ１，ＳＬ２，ＳＬ３，ＳＬ４，ＳＬ５，ＳＬ６，ＳＬ７，ＳＬ８，…それぞれは、対応するグローバル・ビットライン間のカップリングを相殺する。シールドラインＳＬ１，ＳＬ２，ＳＬ３，ＳＬ４，ＳＬ５，ＳＬ６，ＳＬ７，ＳＬ８，…については、図３と関連して詳細に説明したので、以下、詳細な説明は省略する。
【０１２０】
図１０は、本発明の技術的思想による他の一実施形態による半導体メモリ装置１０００のブロック図である。
【０１２１】
図１０を参照すれば、半導体メモリ装置１０００は、複数のメモリセル・ブロック１０１０＿１，１０１０＿２，１０１０＿３，１０１０＿４，１０１０＿５，１０１０＿６，１０１０＿７，１０１０＿８，…、複数の第１ビットラインＢＬ１１，ＢＬ１２，ＢＬ１３，ＢＬ１４，ＢＬ１５，ＢＬ１６，ＢＬ１７，…、複数の第２ビットラインＢＬ２１，ＢＬ２２，ＢＬ２３，ＢＬ２４，ＢＬ２５，ＢＬ２６，ＢＬ２７，…、複数のグローバル・ビットラインＧＢＬ１，ＧＢＬ２，ＧＢＬ３，ＧＢＬ４，ＧＢＬ５，ＧＢＬ６，ＧＢＬ７，ＧＢＬ８，…、複数のビットライン・センスアンプ１０２０＿１，１０２０＿２，１０２０＿３，１０２０＿４，１０２０＿５，１０２０＿６，…、複数の連結部１０３０＿１，１０３０＿２，１０３０＿３，１０３０＿４，１０３０＿５，１０３０＿６，１０３０＿７，１０３０＿８，…、及び複数の制御信号生成部１０５０＿１，１０５０＿２，１０５０＿３，…を具備する。
【０１２２】
図１０は、フォールデッド・ビットライン構造を有する半導体メモリ装置の一実施形態を図示した図面である。すなわち、図７は、オープン・ビットライン構造を有する半導体メモリ装置の一実施形態を図示しており、図１０は、フォールデッド・ビットライン構造を有する半導体メモリ装置の一実施形態を図示している。
【０１２３】
複数のメモリセル・ブロック１０１０＿１，１０１０＿２，１０１０＿３，１０１０＿４，１０１０＿５，１０１０＿６，１０１０＿７，１０１０＿８，…は、図７のメモリセル・ブロック７１０＿１，７１０＿２，７１０＿３，７１０＿４，７１０＿５，７１０＿６，７１０＿７，７１０＿８，…と類似し、複数の第１メモリセルを含む第１領域ＳＭＣＢ１、及び複数の第２メモリセルを含む第２領域ＳＭＣＢ２を含む。メモリセル・ブロック１０１０＿１，１０１０＿２，１０１０＿３，１０１０＿４，１０１０＿５，１０１０＿６，１０１０＿７，１０１０＿８，…は、図７のメモリセル・ブロック７１０＿１，７１０＿２，７１０＿３，７１０＿４，７１０＿５，７１０＿６，７１０＿７，７１０＿８，…と類似した構成を有するので、以下、詳細な説明は省略する。
【０１２４】
複数のビットライン・センスアンプ１０２０＿１，１０２０＿２，１０２０＿３，１０２０＿４，１０２０＿５，１０２０＿６，…それぞれは、複数のメモリセル・ブロック１０１０＿１，１０１０＿２，１０１０＿３，１０１０＿４，１０１０＿５，１０１０＿６，１０１０＿７，１０１０＿８，…のうち対応するメモリセル・ブロックの第１領域ＳＭＣＢ１または第２領域ＳＭＣＢ２と連結される。すなわち、複数のビットライン・センスアンプ１０２０＿１，１０２０＿２，１０２０＿３，１０２０＿４，１０２０＿５，１０２０＿６，…それぞれは、対応するメモリセル・ブロックの前記第１メモリセルのデータ、または前記第２メモリセルのデータを感知増幅する。
【０１２５】
半導体メモリ装置１０００は、フォールデッド・ビットライン構造を有するので、複数のビットライン・センスアンプ１０２０＿１，１０２０＿２，１０２０＿３，１０２０＿４，１０２０＿５，１０２０＿６，…それぞれは、隣接したメモリセル・ブロックの第１領域ＳＭＣＢ１及び第２領域ＳＭＣＢ２のうち１つの領域と連結される入力端、及び前記隣接したメモリセル・ブロックの第１領域ＳＭＣＢ１及び第２領域ＳＭＣＢ２のうち他の１つの領域と連結される反転入力端を具備する。例えば、ビットライン・センスアンプ１０２０＿２の入力端に、第１ビットラインＢＬ１３が連結されるか、あるいはビットライン・センスアンプ１０２０＿２の反転入力端に、グローバル・ビットラインＧＢＬ３を介して、第２ビットラインＢＬ２３が連結される。または反対に、ビットライン・センスアンプ１０２０＿２の反転入力端に、第１ビットラインＢＬ１３が連結されるか、あるいはビットライン・センスアンプ１０２０＿２の入力端に、グローバル・ビットラインＧＢＬ３を介して、第２ビットラインＢＬ２３が連結される。同様に、残りのビットライン・センスアンプ１０２０＿１，１０２０＿３，１０２０＿４，１０２０＿５，１０２０＿６，…それぞれの入力端に、隣接したメモリセル・ブロックに連結された前記第１ビットライン及び前記第２ビットラインのうち１本のビットラインが連結されるか、あるいは反転入力端に、前記隣接したメモリセル・ブロックに連結された前記第１ビットライン及び前記第２ビットラインのうち残り１本のビットラインが連結される。
【０１２６】
複数の連結部１０３０＿１，１０３０＿２，１０３０＿３，１０３０＿４，１０３０＿５，１０３０＿６，１０３０＿７，１０３０＿８，…それぞれは、第１制御信号ＣＯＮ＿１１，ＣＯＮ＿１２，ＣＯＮ＿１３，…のうち対応する第１制御信号に応答し、対応する第１ビットラインを、対応するビットライン・センスアンプに連結するか、あるいは第２制御信号ＣＯＮ＿２１，ＣＯＮ＿２２，ＣＯＮ＿２３，…のうち対応する第２制御信号に応答し、対応するグローバル・ビットラインを介して、対応する第２ビットラインを、対応するビットライン・センスアンプに連結する。そして、複数の連結部１０３０＿１，１０３０＿２，１０３０＿３，１０３０＿４，１０３０＿５，１０３０＿６，１０３０＿７，１０３０＿８，…それぞれは、第１スイッチング部ＳＷ１及び第２スイッチング部ＳＷ２を具備する。第１スイッチング部ＳＷ１は、対応する第１制御信号に応答し、対応する第１ビットラインと、対応するビットライン・センスアンプとの連結状態を制御する。第２スイッチング部ＳＷ２は、対応する第２制御信号に応答し、対応するビットライン・センスアンプに連結された前記グローバル・ビットラインと、対応する第２ビットラインとの連結状態を制御する。図１０の複数の連結部１０３０＿１，１０３０＿２，１０３０＿３，１０３０＿４，１０３０＿５，１０３０＿６，１０３０＿７，１０３０＿８，…は、図７の複数の連結部７３０＿１，７３０＿２，７３０＿３，７３０＿４，７３０＿５，７３０＿６，７３０＿７，７３０＿８，…と類似した構成を有して類似して動作するので、以下、詳細な説明は省略する。
【０１２７】
複数の制御信号生成部１０５０＿１，１０５０＿２，１０５０＿３，…それぞれは、ロウアドレスＲＡを利用し、対応する第１制御信号及び対応する第２制御信号を生成する。図１０の複数の制御信号生成部１０５０＿１，１０５０＿２，１０５０＿３，…は、図７の複数の制御信号生成部７５０＿１，７５０＿２，７５０＿３，…と類似した構成を有して類似して動作するので、以下、詳細な説明は省略する。
【０１２８】
グローバル・ビットラインＧＢＬ１，ＧＢＬ２，ＧＢＬ３，ＧＢＬ４，ＧＢＬ５，ＧＢＬ６，ＧＢＬ７，ＧＢＬ８，…それぞれは、ポリラインまたはメタルラインである。そして、グローバル・ビットラインＧＢＬ１，ＧＢＬ２，ＧＢＬ３，ＧＢＬ４，ＧＢＬ５，ＧＢＬ６，ＧＢＬ７，ＧＢＬ８，…それぞれは、前記第１ビットライン及び前記第２ビットラインが形成されるレイヤと異なるレイヤで、対応する第１ビットラインと同じ位置と、対応する第２ビットラインと同じ位置との間に形成される。また、グローバル・ビットラインＧＢＬ１，ＧＢＬ２，ＧＢＬ３，ＧＢＬ４，ＧＢＬ５，ＧＢＬ６，ＧＢＬ７，ＧＢＬ８，…のピッチは、第１ビットラインＢＬ１１，ＢＬ１２，ＢＬ１３，ＢＬ１４，ＢＬ１５，ＢＬ１６，ＢＬ１７，…のピッチ、または第２ビットラインＢＬ２１，ＢＬ２２，ＢＬ２３，ＢＬ２４，ＢＬ２５，ＢＬ２６，ＢＬ２７，…のピッチと同一である。グローバル・ビットラインＧＢＬ１，ＧＢＬ２，ＧＢＬ３，ＧＢＬ４，ＧＢＬ５，ＧＢＬ６，ＧＢＬ７，ＧＢＬ８，…については、図１と関連して詳細に説明したので、以下、詳細な説明は省略する。
【０１２９】
図１１は、図１０の半導体メモリ装置１０００の一実施形態による半導体メモリ装置１１００の回路図である。
【０１３０】
図１０及び図１１を参照すれば、半導体メモリ装置１１００は、複数のメモリセル・ブロック１０１０＿１，１０１０＿２，１０１０＿３，１０１０＿４，１０１０＿５，１０１０＿６，１０１０＿７，１０１０＿８，…、複数の第１ビットラインＢＬ１１，ＢＬ１２，ＢＬ１３，ＢＬ１４，ＢＬ１５，ＢＬ１６，ＢＬ１７，…、複数の第２ビットラインＢＬ２１，ＢＬ２２，ＢＬ２３，ＢＬ２４，ＢＬ２５，ＢＬ２６，ＢＬ２７，…、複数のグローバル・ビットラインＧＢＬ１，ＧＢＬ２，ＧＢＬ３，ＧＢＬ４，ＧＢＬ５，ＧＢＬ６，ＧＢＬ７，ＧＢＬ８，…、複数のビットライン・センスアンプ１０２０＿１，１０２０＿２，１０２０＿３，１０２０＿４，１０２０＿５，１０２０＿６，…、複数の連結部１０３０＿１，１０３０＿２，１０３０＿３，１０３０＿４，１０３０＿５，１０３０＿６，１０３０＿７，１０３０＿８，…、及び複数の制御信号生成部１０５０＿１，１０５０＿２，１０５０＿３，…を具備する。図１０及び図１１で、同じ部材番号は、同じ構成要素を意味する。
【０１３１】
複数のメモリセル・ブロック１０１０＿１，１０１０＿２，１０１０＿３，１０１０＿４，１０１０＿５，１０１０＿６，１０１０＿７，１０１０＿８，…それぞれは、複数の第１メモリセルＭＣ１及び複数の第２メモリセルＭＣ２を含む。図１０の第１領域ＳＭＣＢ１は、図１１の第１メモリセルＭＣ１を含み、図１０の第２領域ＳＭＣＢ２は、図１１の第２メモリセルＭＣ２を含む。例えば、図１１のメモリセル・ブロック１０１０＿１の第１メモリセルＭＣ１は、図１０のメモリセル・ブロック１０１０＿１の第１領域ＳＭＣＢ１に含まれ、図１１のメモリセル・ブロック１０１０＿１の第２メモリセルＭＣ２は、図１０のメモリセル・ブロック１０１０＿１の第２領域ＳＭＣＢ２に含まれる。第１メモリセルＭＣ１は、第１ビットラインＢＬ１１，ＢＬ１２，ＢＬ１３，ＢＬ１４，ＢＬ１５，ＢＬ１６，ＢＬ１７，…のうち対応する第１ビットラインと連結され、第２メモリセルＭＣ２は、第２ビットラインＢＬ２１，ＢＬ２２，ＢＬ２３，ＢＬ２４，ＢＬ２５，ＢＬ２６，ＢＬ２７，…のうち対応する第２ビットラインと連結される。例えば、メモリセル・ブロック１０１０＿１の第１メモリセルＭＣ１は、第１ビットラインＢＬ１２と連結され、メモリセル・ブロック１０１０＿１の第２メモリセルＭＣ２は、第２ビットラインＢＬ２２と連結される。
【０１３２】
第１メモリセルＭＣ１または第２メモリセルＭＣ２は、１つのトランジスタと、１つのキャパシタとを含む。第１メモリセルＭＣ１及び第２メモリセルＭＣ２の構造については、図２と関連して詳細に説明したので、以下、詳細な説明は省略する。メモリセル・ブロック１０１０＿１，１０１０＿２，１０１０＿３，１０１０＿４，１０１０＿５，１０１０＿６，１０１０＿７，１０１０＿８，…の構成及び連結関係については、図１０と関連して詳細に説明したので、以下、詳細な説明は省略する。
【０１３３】
複数のビットライン・センスアンプ１０２０＿１，１０２０＿２，１０２０＿３，１０２０＿４，１０２０＿５，１０２０＿６，…それぞれは、複数のメモリセル・ブロック１０１０＿１，１０１０＿２，１０１０＿３，１０１０＿４，１０１０＿５，１０１０＿６，１０１０＿７，１０１０＿８，…のうち対応するメモリセル・ブロックの第１メモリセルＭＣ１または第２メモリセルＭＣ２と連結される。すなわち、複数のビットライン・センスアンプ１０２０＿１，１０２０＿２，１０２０＿３，１０２０＿４，１０２０＿５，１０２０＿６，…それぞれは、対応するメモリセル・ブロックの第１メモリセルＭＣ１のデータ、または第２メモリセルＭＣ２のデータを感知増幅する。例えば、ビットライン・センスアンプ１０２０＿２は、メモリセル・ブロック１０１０＿１の第１メモリセルＭＣ１と、第１ビットラインＢＬ１２を介して連結されるか、あるいはメモリセル・ブロック１０１０＿２の第２メモリセルＭＣ２と、第２ビットラインＢＬ２２及びグローバル・ビットラインＧＢＬ２を介して連結される。また、ビットライン・センスアンプ１０２０＿２は、メモリセル・ブロック１０１０＿４の第１メモリセルＭＣ１と、第１ビットラインＢＬ１３を介して連結されるか、あるいはメモリセル・ブロック１０１０＿４の第２メモリセルＭＣ２と、第２ビットラインＢＬ２３及びグローバル・ビットラインＧＢＬ３を介して連結される。ビットライン・センスアンプ１０２０＿１，１０２０＿２，１０２０＿３，１０２０＿４，１０２０＿５，１０２０＿６，…の連結関係については、図７と関連して詳細に説明したので、以下、詳細な説明は省略する。
【０１３４】
複数の連結部１０３０＿１，１０３０＿２，１０３０＿３，１０３０＿４，１０３０＿５，１０３０＿６，１０３０＿７，１０３０＿８，…それぞれは、第１制御信号ＣＯＮ＿１１，ＣＯＮ＿１２，ＣＯＮ＿１３，…のうち対応する第１制御信号に応答し、対応する第１ビットラインを、対応するビットライン・センスアンプに連結するか、あるいは第２制御信号ＣＯＮ＿２１，ＣＯＮ＿２２，ＣＯＮ＿２３，…のうち対応する第２制御信号に応答し、対応するグローバル・ビットラインを介して、対応する第２ビットラインを、対応するビットライン・センスアンプに連結する。
【０１３５】
複数の連結部１０３０＿１，１０３０＿２，１０３０＿３，１０３０＿４，１０３０＿５，１０３０＿６，１０３０＿７，１０３０＿８，…それぞれは、図１０のように、第１スイッチング部ＳＷ１及び第２スイッチング部ＳＷ２を具備する。図１０で説明したように、第１スイッチング部ＳＷ１は、対応する第１制御信号に応答し、対応する第１ビットラインと、対応するビットライン・センスアンプとの連結状態を制御し、第２スイッチング部ＳＷ２は、対応する第２制御信号に応答し、対応する第２ビットラインに連結された前記グローバル・ビットラインと、対応するビットライン・センスアンプとの連結状態を制御する。
【０１３６】
図１１では、図１０の第１スイッチング部ＳＷ１及び第２スイッチング部ＳＷ２が、ＮＭＯＳトランジスタである場合について図示している。第１スイッチング部ＳＷ１及び第２スイッチング部ＳＷ２が、ＮＭＯＳトランジスタである場合については、図８と関連して詳細に説明したので、以下、詳細な説明は省略する。また、図８で説明したように、第１スイッチング部ＳＷ１及び第２スイッチング部ＳＷ２が、ＮＭＯＳトランジスタである場合のみに本発明が限定されるものではなく、第１スイッチング部ＳＷ１及び第２スイッチング部ＳＷ２が、以上の説明のように動作しうるものであるならば、少なくとも１つの他の素子を利用し、第１スイッチング部ＳＷ１及び第２スイッチング部ＳＷ２を具現することもできる。例えば、第１スイッチング部ＳＷ１及び第２スイッチング部ＳＷ２は、ＰＭＯＳトランジスタであり、この場合、第１制御信号ＣＯＮ＿１１，ＣＯＮ＿１２，ＣＯＮ＿１３，…、及び第２制御信号ＣＯＮ＿２１，ＣＯＮ＿２２，ＣＯＮ＿２３，…は、第１スイッチング部ＳＷ１及び第２スイッチング部ＳＷ２が、ＮＭＯＳトランジスタである場合と反対の論理状態を有する。
【０１３７】
複数の制御信号生成部１０５０＿１，１０５０＿２，１０５０＿３，…それぞれは、ロウアドレスＲＡを利用し、対応する第１制御信号及び対応する第２制御信号を生成する。複数の制御信号生成部１０５０＿１，１０５０＿２，１０５０＿３，…の構成及び動作については、図１０と関連して詳細に説明したので、以下、詳細な説明は省略する。
【０１３８】
図１０の半導体メモリ装置１０００及び図１１のメモリ装置１１００は、図４の半導体メモリ装置４００及び図５の半導体メモリ装置５００と、第２スイッチング部ＳＷ２の位置が異なるだけであって同一に動作するので、図１０の半導体メモリ装置１０００及び図１１のメモリ装置１１００の動作についての詳細な説明は省略する。
【０１３９】
図１２は、本発明の技術的思想による他の一実施形態による半導体メモリ装置１２００のブロック図である。
【０１４０】
図１２を参照すれば、半導体メモリ装置１２００は、複数のメモリセル・ブロック１０１０＿１，１０１０＿２，１０１０＿３，１０１０＿４，１０１０＿５，１０１０＿６，１０１０＿７，１０１０＿８，…、複数の第１ビットラインＢＬ１１，ＢＬ１２，ＢＬ１３，ＢＬ１４，ＢＬ１５，ＢＬ１６，ＢＬ１７，…、複数の第２ビットラインＢＬ２１，ＢＬ２２，ＢＬ２３，ＢＬ２４，ＢＬ２５，ＢＬ２６，ＢＬ２７，…、複数のグローバル・ビットラインＧＢＬ１，ＧＢＬ２，ＧＢＬ３，ＧＢＬ４，ＧＢＬ５，ＧＢＬ６，ＧＢＬ７，ＧＢＬ８，…、複数のビットライン・センスアンプ１０２０＿１，１０２０＿２，１０２０＿３，１０２０＿４，１０２０＿５，１０２０＿６，…、複数の連結部１０３０＿１，１０３０＿２，１０３０＿３，１０３０＿４，１０３０＿５，１０３０＿６，１０３０＿７，１０３０＿８，…、複数の制御信号生成部１０５０＿１，１０５０＿２，１０５０＿３，…、及び複数のシールドラインＳＬ１，ＳＬ２，ＳＬ３，ＳＬ４，ＳＬ５，ＳＬ６，ＳＬ７，ＳＬ８，…を具備する。
【０１４１】
図１０ないし図１２で、同じ部材番号は、同じ構成要素を意味する。すなわち、図１２の複数のメモリセル・ブロック１０１０＿１，１０１０＿２，１０１０＿３，１０１０＿４，１０１０＿５，１０１０＿６，１０１０＿７，１０１０＿８，…、複数の第１ビットラインＢＬ１１，ＢＬ１２，ＢＬ１３，ＢＬ１４，ＢＬ１５，ＢＬ１６，ＢＬ１７，…、複数の第２ビットラインＢＬ２１，ＢＬ２２，ＢＬ２３，ＢＬ２４，ＢＬ２５，ＢＬ２６，ＢＬ２７，…、複数のグローバル・ビットラインＧＢＬ１，ＧＢＬ２，ＧＢＬ３，ＧＢＬ４，ＧＢＬ５，ＧＢＬ６，ＧＢＬ７，ＧＢＬ８，…、複数のビットライン・センスアンプ１０２０＿１，１０２０＿２，１０２０＿３，１０２０＿４，１０２０＿５，１０２０＿６，…、複数の連結部１０３０＿１，１０３０＿２，１０３０＿３，１０３０＿４，１０３０＿５，１０３０＿６，１０３０＿７，１０３０＿８，…、複数の制御信号生成部１０５０＿１，１０５０＿２，１０５０＿３，…、及び複数の制御信号生成部７５０＿１，７５０＿２，７５０＿３，…は、図１０と関連して説明したので、以下、詳細な説明は省略する。また、図１２の複数のメモリセル・ブロック１０１０＿１，１０１０＿２，１０１０＿３，１０１０＿４，１０１０＿５，１０１０＿６，１０１０＿７，１０１０＿８，…、及び複数の連結部１０３０＿１，１０３０＿２，１０３０＿３，１０３０＿４，１０３０＿５，１０３０＿６，１０３０＿７，１０３０＿８，…は、図１１のように具現され、これと係わっては、図１１と関連して説明したので、以下、詳細な説明は省略する。
【０１４２】
複数のシールドラインＳＬ１，ＳＬ２，ＳＬ３，ＳＬ４，ＳＬ５，ＳＬ６，ＳＬ７，ＳＬ８，…それぞれは、グローバル・ビットラインＧＢＬ１，ＧＢＬ２，ＧＢＬ３，ＧＢＬ４，ＧＢＬ５，ＧＢＬ６，ＧＢＬ７，ＧＢＬ８，…が形成されるレイヤと同じレイヤで、グローバル・ビットラインＧＢＬ１，ＧＢＬ２，ＧＢＬ３，ＧＢＬ４，ＧＢＬ５，ＧＢＬ６，ＧＢＬ７，ＧＢＬ８，…間に形成される。例えば、シールドラインＳＬ１は、グローバル・ビットラインＧＢＬ２と、グローバル・ビットラインＧＢＬ６との間に形成され、シールドラインＳＬ６は、グローバル・ビットラインＧＢＬ１と、グローバル・ビットラインＧＢＬ５との間に形成される。シールドラインＳＬ１，ＳＬ２，ＳＬ３，ＳＬ４，ＳＬ５，ＳＬ６，ＳＬ７，ＳＬ８，…それぞれは、一定の電圧レベルを維持する。例えば、シールドラインＳＬ１，ＳＬ２，ＳＬ３，ＳＬ４，ＳＬ５，ＳＬ６，ＳＬ７，ＳＬ８，…は、接地電圧の電圧レベルを維持する。従って、シールドラインＳＬ１，ＳＬ２，ＳＬ３，ＳＬ４，ＳＬ５，ＳＬ６，ＳＬ７，ＳＬ８，…それぞれは、対応するグローバル・ビットライン間のカップリングを相殺する。シールドラインＳＬ１，ＳＬ２，ＳＬ３，ＳＬ４，ＳＬ５，ＳＬ６，ＳＬ７，ＳＬ８，…については、図９と関連して詳細に説明したので、以下、詳細な説明は省略する。
【０１４３】
以上で説明したように、本発明の技術的思想による一実施形態による半導体メモリ装置１００ないし１２００は、前記第１ビットライン及び前記第２ビットラインの長さが従来より短縮され、前記第２ビットラインは、対応するグローバル・ビットラインを介して、対応するビットライン・センスアンプに連結されるので、ビットライン自体のキャパシタンス成分と、ビットライン間のキャパシタンス成分とを低減させ、ビットライン間のカップリング・ノイズを低減させる。
【０１４４】
図１３は、本発明の技術的思想による一実施形態による半導体メモリ装置１３００のブロック図である。
【０１４５】
図１３を参照すれば、半導体メモリ装置１３００は、複数の第１メモリセル・ブロック１３１０＿１，１３１０＿２，１３１０＿３，１３１０＿４，１３１０＿５，１３１０＿６，…、複数の第２メモリセル・ブロック１３１５＿１，１３１５＿２，１３１５＿３，１３１５＿４，１３１５＿５，１３１５＿６，…、複数の第１ビットラインＢＬ１１、ＢＬ１２、ＢＬ１３、ＢＬ１４、ＢＬ１５、ＢＬ１６，…、複数の第２ビットラインＢＬ２１、ＢＬ２２、ＢＬ２３、ＢＬ２４、ＢＬ２５、ＢＬ２６，…、複数の第３ビットラインＢＬ３１、ＢＬ３２、ＢＬ３３、ＢＬ３４、ＢＬ３５、ＢＬ３６，…、複数のグローバル・ビットラインＧＢＬ１，ＧＢＬ２，ＧＢＬ３，ＧＢＬ４，ＧＢＬ５，ＧＢＬ６，…、複数の第１ビットライン・センスアンプ１３２０＿１，１３２０＿２，１３２０＿３，１３２０＿４，１３２０＿５，…、複数の第２ビットライン・センスアンプ１３２５＿１，１３２５＿２，１３２５＿３，１３２５＿４，…、複数の連結部１３３０＿１，１３３０＿２，１３３０＿３，１３３０＿４，１３３０＿５，１３３０＿６，…、及び複数の制御信号生成部１３５０＿１，１３５０＿２，１３５０＿３，…を具備する。
【０１４６】
複数の第１メモリセル・ブロック１３１０＿１，１３１０＿２，１３１０＿３，１３１０＿４，１３１０＿５，１３１０＿６，…それぞれは、複数の第１メモリセルを含む第１領域ＳＭＣＢ１、及び複数の第２メモリセルを含む第２領域ＳＭＣＢ２を含む。複数の第２メモリセル・ブロック１３１５＿１，１３１５＿２，１３１５＿３，１３１５＿４，１３１５＿５，１３１５＿６，…それぞれは、複数の第３メモリセルＭＣ３を含む。第１ビットラインＢＬ１１，ＢＬ１２，ＢＬ１３，ＢＬ１４，ＢＬ１５，ＢＬ１６，…それぞれは、第１メモリセル・ブロック１３１０＿１，１３１０＿２，１３１０＿３，１３１０＿４，１３１０＿５，１３１０＿６，…のうち対応する第１メモリセル・ブロックの第１領域ＳＭＣＢ１の前記第１メモリセルと連結される。第２ビットラインＢＬ２１，ＢＬ２２，ＢＬ２３，ＢＬ２４，ＢＬ２５，ＢＬ２６，…それぞれは、第１メモリセル・ブロック１３１０＿１，１３１０＿２，１３１０＿３，１３１０＿４，１３１０＿５，１３１０＿６，…のうち対応する第１メモリセル・ブロックの第２領域ＳＭＣＢ２の前記第２メモリセルと連結される。第２ビットラインＢＬ２１，ＢＬ２２，ＢＬ２３，ＢＬ２４，ＢＬ２５，ＢＬ２６，…それぞれは、グローバル・ビットラインＧＢＬ１，ＧＢＬ２，ＧＢＬ３，ＧＢＬ４，ＧＢＬ５，ＧＢＬ６，…のうち対応するグローバル・ビットラインと連結される。第３ビットラインＢＬ３１，ＢＬ３２，ＢＬ３３，ＢＬ３４，ＢＬ３５，ＢＬ３６，…それぞれは、第２メモリセル・ブロック１３１５＿１，１３１５＿２，１３１５＿３，１３１５＿４，１３１５＿５，１３１５＿６，…のうち対応する第２メモリセル・ブロックの第３メモリセルＭＣ３と連結される。すなわち、本発明の技術的思想による一実施形態による半導体メモリ装置１３００は、階層的ビットライン構造と、一般的なビットライン構造とを同時に有する。
【０１４７】
例えば、第１メモリセル・ブロック１３１０＿１の第１領域ＳＭＣＢ１は、第１ビットラインＢＬ１１に連結される前記第１メモリセルを含む。そして、第１メモリセル・ブロック１３１０＿１の第２領域ＳＭＣＢ２は、第２ビットラインＢＬ２１に連結される前記第２メモリセルを含む。第１領域ＳＭＣＢ１に含まれた前記第１メモリセル、及び第２領域ＳＭＣＢ２に含まれた前記第２メモリセルは、図１４に図示されている。
【０１４８】
本発明の技術的思想による一実施形態による場合、第１メモリセル・ブロック１３１０＿１，１３１０＿２，１３１０＿３，１３１０＿４，１３１０＿５，１３１０＿６，…それぞれの第１領域ＳＭＣＢ１及び第２領域ＳＭＣＢ２は、前記メモリセル・ブロックの半分の大きさを有する。ただし、第１領域ＳＭＣＢ１及び第２領域ＳＭＣＢ２が、前記第１メモリセル・ブロックの半分の大きさを有する場合のみに本発明が限定されるものではなく、前記第１メモリセル・ブロックを、異なる大きさの第１領域ＳＭＣＢ１及び第２領域ＳＭＣＢ２に分割することもできる。
【０１４９】
図１３の実施形態は、第１メモリセル・ブロック１３１０＿１，１３１０＿２，１３１０＿３，１３１０＿４，１３１０＿５，１３１０＿６，…と、複数の第２メモリセル・ブロック１３１５＿１，１３１５＿２，１３１５＿３，１３１５＿４，１３１５＿５，１３１５＿６，…は、第１方向に交差して配される場合に係わるものである。ただし、本発明がこの場合に限定されるものではなく、異なる個数の第１メモリセル・ブロックと、少なくとも１つの第２メモリセル・ブロックとが、前記第１方向に交差して配されもする。
【０１５０】
図１３の実施形態で、第１メモリセル・ブロック１３１０＿２と、第２メモリセル・ブロック１３１５＿２または１３１５＿４は、第１方向に配される。また、第１メモリセル・ブロック１３１０＿１と、第２メモリセル・ブロック１３１５＿１または１３１５＿３は、第１方向に配される。複数の第１メモリセル・ブロック１３１０＿１，１３１０＿２，１３１０＿３，１３１０＿４，１３１０＿５，１３１０＿６，…それぞれに含まれた第１領域ＳＭＣＢ１及び第２領域ＳＭＣＢ２は、第２方向に隣接して配される。すなわち、１つの第１メモリセル・ブロックに含まれる第１領域ＳＭＣＢ１及び第２領域ＳＭＣＢ２は、第２方向に隣接して配される。例えば、第１メモリセル・ブロック１３１０＿２の第１領域ＳＭＣＢ１及び第２領域ＳＭＣＢ２は、第２方向に隣接して配される。前記第２方向は、前記第１方向と平行していない方向であるか、あるいは前記第１方向と垂直方向である。例えば、前記第１方向は、カラム方向であり、前記第２方向はロウ方向である。
【０１５１】
複数の第１ビットライン・センスアンプ１３２０＿１，１３２０＿２，１３２０＿３，１３２０＿４，１３２０＿５，…それぞれは、複数の第１メモリセル・ブロック１３１０＿１，１３１０＿２，１３１０＿３，１３１０＿４，１３１０＿５，１３１０＿６，…のうち対応する第１メモリセル・ブロックの第１領域ＳＭＣＢ１または第２領域ＳＭＣＢ２と連結される。例えば、第１ビットライン・センスアンプ１３２０＿３は、第１メモリセル・ブロック１３１０＿３の第１領域ＳＭＣＢ１と、第１ビットラインＢＬ１３を介して連結されるか、あるいは第１メモリセル・ブロック１３１０＿３の第２領域ＳＭＣＢ２と、第２ビットラインＢＬ２３及びグローバル・ビットラインＧＢＬ３を介して連結される。
【０１５２】
複数の第２ビットライン・センスアンプ１３２５＿１，１３２５＿２，１３２５＿３，１３２５＿４，…それぞれは、複数の第２メモリセル・ブロック１３１５＿１，１３１５＿２，１３１５＿３，１３１５＿４，１３１５＿５，１３１５＿６，…のうち対応する第２メモリセル・ブロックの第３メモリセルＭＣ３と連結される。例えば、第２ビットライン・センスアンプ１３２５＿１は、第２メモリセル・ブロック１３１５＿１の第３メモリセルＭＣ３と、第３ビットラインＢＬ３１を介して連結されるか、あるいは第２メモリセル・ブロック１３１５＿２の第３メモリセルＭＣ３と、第３ビットラインＢＬ３２を介して連結される。
【０１５３】
半導体メモリ装置１３００は、図１３に図示されたように、オープン・ビットライン構造を有する。すなわち、図１３の実施形態で、複数の第１ビットライン・センスアンプ１３２０＿１，１３２０＿２，１３２０＿３，１３２０＿４，１３２０＿５，…それぞれは、隣接した第１メモリセル・ブロックの第１領域ＳＭＣＢ１または第２領域ＳＭＣＢ２のメモリセルのデータが入力される入力端、及び反対方向に隣接した第１メモリセル・ブロックの第１領域ＳＭＣＢ１または第２領域ＳＭＣＢ２のメモリセルのデータが入力される反転入力端を具備する。例えば、第１ビットライン・センスアンプ１３２０＿３の入力端には、第１ビットラインＢＬ１３が連結されるか、あるいはグローバル・ビットラインＧＢＬ３を介して、第２ビットラインＢＬ２３が連結され、第１ビットライン・センスアンプ１３２０＿２の反転入力端には、第１ビットラインＢＬ１４が連結されるか、あるいはグローバル・ビットラインＧＢＬ４を介して、第２ビットラインＢＬ２４が連結される。または反対に、第１ビットライン・センスアンプ１３２０＿３の反転入力端には、第１ビットラインＢＬ１３が連結されるか、あるいはグローバル・ビットラインＧＢＬ３を介して、第２ビットラインＢＬ２３が連結され、第１ビットライン・センスアンプ１３２０＿３の入力端には、第１ビットラインＢＬ１４が連結されるか、あるいはグローバル・ビットラインＧＢＬ４を介して、第２ビットラインＢＬ２４が連結される。
【０１５４】
また、複数の第２ビットライン・センスアンプ１３２５＿１，１３２５＿２，１３２５＿３，１３２５＿４，…それぞれは、隣接した第２メモリセル・ブロックの第３メモリセルＭＣ３のデータが入力される入力端、及び反対方向に隣接した第２メモリセル・ブロックの第３メモリセルのデータが入力される反転入力端を具備する。例えば、第２ビットライン・センスアンプ１３２５＿１の入力端には、第３ビットラインＢＬ３１が連結され、第２ビットライン・センスアンプ１３２５＿１の反転入力端には、第３ビットラインＢＬ３２が連結される。または反対に、第２ビットライン・センスアンプ１３２５＿１の反転入力端には、第３ビットラインＢＬ３１が連結され、第２ビットライン・センスアンプ１３２５＿１の入力端には、第３ビットラインＢＬ３２が連結される。
【０１５５】
複数の連結部１３３０＿１，１３３０＿２，１３３０＿３，１３３０＿４，１３３０＿５，１３３０＿６，…それぞれは、第１制御信号ＣＯＮ＿１１，ＣＯＮ＿１２，ＣＯＮ＿１３，…のうち対応する第１制御信号に応答し、対応する第１ビットラインを、対応する第１ビットライン・センスアンプに連結するか、あるいは第２制御信号ＣＯＮ＿２１，ＣＯＮ＿２２，ＣＯＮ＿２３，…のうち対応する第２制御信号に応答し、対応するグローバル・ビットラインを介して、対応する第２ビットラインを、対応する第１ビットライン・センスアンプに連結する。例えば、連結部１３３０＿３は、第１制御信号ＣＯＮ＿１２に応答し、第１ビットラインＢＬ１３をビットライン・センスアンプ１３２０＿３に連結するか、あるいは第２制御信号ＣＯＮ＿２２に応答し、グローバル・ビットラインＧＢＬ３を介して、第２ビットラインＢＬ２３を第１ビットライン・センスアンプ１３２０＿３に連結する。
【０１５６】
複数の連結部１３３０＿１，１３３０＿２，１３３０＿３，１３３０＿４，１３３０＿５，１３３０＿６，…それぞれは、第１スイッチング部ＳＷ１及び第２スイッチング部ＳＷ２を具備する。第１スイッチング部ＳＷ１は、対応する第１制御信号に応答し、対応する第１ビットラインと、対応する第１ビットライン・センスアンプとの連結状態を制御する。第２スイッチング部ＳＷ２は、対応する第２制御信号に応答し、対応する第１ビットライン・センスアンプに連結された前記グローバル・ビットラインと、対応する第２ビットラインとの連結状態を制御する。
【０１５７】
例えば、連結部１３３０＿４の第１スイッチング部ＳＷ１は、第１制御信号ＣＯＮ＿１２に応答し、第１ビットラインＢＬ１４と、第１ビットライン・センスアンプ１３２０＿３との連結状態を制御する。連結部１３３０＿４の第２スイッチング部ＳＷ２は、第２制御信号ＣＯＮ＿２２に応答し、第１ビットライン・センスアンプ１３２０＿３に連結されたグローバル・ビットラインＧＢＬ４と、第２ビットラインＢＬ２４との連結状態を制御する。
【０１５８】
複数の連結部１３３０＿１，１３３０＿２，１３３０＿３，１３３０＿４，１３３０＿５，１３３０＿６，…それぞれに含まれた第１スイッチング部ＳＷ１及び第２スイッチング部ＳＷ２は、一つだけイネーブルされるか、あるいは二つともディセーブルされる。第１スイッチング部ＳＷ１が、前記第１制御信号に応答してディセーブルされた場合、第２スイッチング部ＳＷ２は、対応する前記第２制御信号に応答し、イネーブルまたはディセーブルされる。そして、第２スイッチング部ＳＷ２が、前記第２制御信号に応答してディセーブルされた場合、第１スイッチング部ＳＷ１は、対応する前記第１制御信号に応答し、イネーブルまたはディセーブルされる。第１スイッチング部ＳＷ１がイネーブルされた場合、第１スイッチング部ＳＷ１は、対応する第１ビットラインと、対応する第１ビットライン・センスアンプとを連結し、第１スイッチング部ＳＷ１がディセーブルされた場合、第１スイッチング部ＳＷ１は、対応する第１ビットラインと、対応する第１ビットライン・センスアンプとの連結を遮断する。また、第２スイッチング部ＳＷ２がイネーブルされた場合、第２スイッチング部ＳＷ２は、対応する第２ビットラインと、対応する第１グローバル・ビットラインとを連結し、第２スイッチング部ＳＷ２がディセーブルされた場合、第２スイッチング部ＳＷ２は、対応する第２ビットラインと、対応するグローバル・ビットラインとの連結を遮断する。
【０１５９】
例えば、第１メモリセル・ブロック１３１０＿１の第１領域ＳＭＣＢ１の前記第１メモリセルのうち１つの第１メモリセルに連結されているワードラインがイネーブルされた場合、連結部１３３０＿１の第１スイッチング部ＳＷ１は、第１制御信号ＣＯＮ＿１１に応答し、第１ビットラインＢＬ１１と、第１ビットライン・センスアンプ１３２０＿１とを連結し、連結部１３３０＿１の第２スイッチング部ＳＷ２は、第２制御信号ＣＯＮ＿２１に応答し、第２ビットラインＢＬ２１と、グローバル・ビットラインＧＢＬ１との連結を遮断する。
【０１６０】
第１スイッチング部ＳＷ１は、対応する第１ビットライン・センスアンプと、対応するメモリセル・ブロックとの間に形成され、第２スイッチング部ＳＷ２は、対応するメモリセル・ブロックの中央に対応する位置に形成される。すなわち、第１スイッチング部ＳＷ１は、対応するメモリセル・ブロックのエッジに形成される。例えば、連結部１３３０＿１の第１スイッチング部ＳＷ１は、第１ビットライン・センスアンプ１３２０＿１と、第１メモリセル・ブロック１３１０＿１との間に形成され、第２スイッチング部ＳＷ２は、第１メモリセル・ブロック１３１０＿１の中央に対応する位置に形成される。
【０１６１】
第２ビットラインＢＬ２１，ＢＬ２２，ＢＬ２３，ＢＬ２４，ＢＬ２５，ＢＬ２６，…それぞれは、連結部１３３０＿１，１３３０＿２，１３３０＿３，１３３０＿４，１３３０＿５，１３３０＿６，…のうち対応する連結部の第２スイッチング部ＳＷ２を介して、グローバル・ビットラインＧＢＬ１、ＧＢＬ２、ＧＢＬ３、ＧＢＬ４，…のうち対応するグローバル・ビットラインと連結されたり遮断されたりする。例えば、第２ビットラインＢＬ２２は、連結部１３３０＿２の第２スイッチング部ＳＷ２を介して、グローバル・ビットラインＧＢＬ２と連結されたり遮断されたりする。
【０１６２】
グローバル・ビットラインＧＢＬ１，ＧＢＬ２，ＧＢＬ３，ＧＢＬ４，ＧＢＬ５，ＧＢＬ６，…それぞれは、ポリラインでもあり、メタルラインでもある。グローバル・ビットラインＧＢＬ１，ＧＢＬ２，ＧＢＬ３，ＧＢＬ４，ＧＢＬ５，ＧＢＬ６，…は、前記第１ビットライン、前記第２ビットライン及び前記第３ビットラインが形成されるレイヤと異なるレイヤの上に形成される。すなわち、前記第１ビットラインないし第３ビットラインは、同じ第１レイヤ上に形成され、前記グローバル・ビットラインは、前記第１レイヤと異なる第２レイヤ上に形成される。前記第２レイヤ上に形成されるグローバル・ビットラインＧＢＬ１，ＧＢＬ２，ＧＢＬ３，ＧＢＬ４，ＧＢＬ５，ＧＢＬ６，…それぞれは、対応する第１ビットラインと同じ位置と、対応する第３ビットラインと同じ位置との間に形成される。例えば、グローバル・ビットラインＧＢＬ１は、前記第２レイヤ上で、第１ビットラインＢＬ１１または第３ビットラインＢＬ３１と同じ位置に形成される。または、グローバル・ビットラインＧＢＬ１は、前記第２レイヤ上で、第１ビットラインＢＬ１１と同じ位置と、第３ビットラインＢＬ３１と同じ位置との間に形成される。もしグローバル・ビットラインＧＢＬ１が、前記第２レイヤ上で、第３ビットラインＢＬ３１と同じ位置に形成される場合、グローバル・ビットラインＧＢＬ５は、前記第２レイヤ上で、第３ビットラインＢＬ３５と同じ位置に形成され、残りのグローバル・ビットラインＧＢＬ２、ＧＢＬ３、ＧＢＬ４、ＧＢＬ６，…それぞれも、前記第２レイヤ上で残りの第３ビットラインＢＬ３２，ＢＬ３３，ＢＬ３４，ＢＬ３６，…のうち対応する第３ビットラインと同じ位置に形成される。すなわち、グローバル・ビットラインＧＢＬ１，ＧＢＬ２，ＧＢＬ３，ＧＢＬ４，ＧＢＬ５，ＧＢＬ６，…それぞれは、同じ間隔をもって前記第２レイヤ上に形成される。
【０１６３】
第１ビットラインＢＬ１１，ＢＬ１２，ＢＬ１３，ＢＬ１４，ＢＬ１５，ＢＬ１６，…、第２ビットラインＢＬ２１，ＢＬ２２，ＢＬ２３，ＢＬ２４，ＢＬ２５，ＢＬ２６，…、及び第３ビットラインＢＬ３１，ＢＬ３２，ＢＬ３３，ＢＬ３４，ＢＬ３５，ＢＬ３６，…を区別せずに、ローカル・ビットラインと命名する場合、グローバル・ビットラインＧＢＬ１，ＧＢＬ２，ＧＢＬ３，ＧＢＬ４，ＧＢＬ５，ＧＢＬ６，…のピッチは、前記ローカル・ビットラインのピッチの４倍になる。
【０１６４】
複数の制御信号生成部１３５０＿１，１３５０＿２，１３５０＿３，…それぞれは、ロウアドレスＲＡを利用し、対応する第１制御信号及び対応する第２制御信号を生成する。例えば、制御信号生成部１３５０＿１は、ロウアドレスＲＡを利用し、第１制御信号ＣＯＮ＿１１及び第２制御信号ＣＯＮ＿２１を生成する。また、制御信号生成部１３５０＿２は、ロウアドレスＲＡを利用し、第１制御信号ＣＯＮ＿１２及び第２制御信号ＣＯＮ＿２２を生成し、制御信号生成部１３５０＿３は、ロウアドレスＲＡを利用し、第１制御信号ＣＯＮ＿１３及び第２制御信号ＣＯＮ＿２３を生成する。
【０１６５】
第２メモリセル・ブロック１３１５＿１の第３メモリセルＭＣ３、第１メモリセル・ブロック１３１０＿１の第２領域ＳＭＣＢ２の前記第２メモリセル、第２メモリセル・ブロック１３１５＿３の第３メモリセルＭＣ３、第１メモリセル・ブロック１３１０＿３の第１領域ＳＭＣＢ１の前記第１メモリセル、第２メモリセル・ブロック１３１５＿５の第３メモリセルＭＣ３、及び第１メモリセル・ブロック１３１０＿５の第２領域ＳＭＣＢ２の前記第２メモリセルに連結されるワードラインが、イネーブルされたと仮定する。そして、第１スイッチング部ＳＷ１は、第１制御信号ＣＯＮ＿１１，ＣＯＮ＿１２，ＣＯＮ１３，…のうち対応する第１制御信号が、第１電圧である場合にイネーブルされ、第２電圧である場合にディセーブルされると仮定する。また、第２スイッチング部ＳＷ２は、第２制御信号ＣＯＮ＿２１，ＣＯＮ＿２２，ＣＯＮ２３，…のうち対応する第２制御信号が、第１電圧である場合にイネーブルされ、第２電圧である場合にディセーブルされると仮定する。
【０１６６】
この場合、制御信号生成部１３５０＿１は、ロウアドレスＲＡに応答し、第２電圧の第１制御信号ＣＯＮ＿１１を生成し、第１電圧の第２制御信号ＣＯＮ＿２１を生成する。そして、制御信号生成部１３５０＿２は、ロウアドレスＲＡに応答し、前記第１電圧の第１制御信号ＣＯＮ＿１２及び前記第２電圧の第２制御信号ＣＯＮ＿２２を生成する。そして、残りの制御信号生成部１３５０＿３，…は、前記第２電圧の第１制御信号ＣＯＮ＿１３，…及び第２制御信号ＣＯＮ＿２３，…を生成する。従って、第１制御信号ＣＯＮ＿１２に連結された連結部１３３０＿３，１３３０＿４，…の第１スイッチＳＷ１、及び第２制御信号ＣＯＮ＿２１に連結された連結部１３３０＿１，…の第２スイッチＳＷ２は、イネーブルされる。そして、残りの第１スイッチＳＷ１及び第２スイッチＳＷ２は、ディセーブルされる。
【０１６７】
従って、第１ビットライン・センスアンプ１３２０＿１は、第１メモリセル・ブロック１３１０＿１の第２領域ＳＭＣＢ２の前記第２メモリセルのうちイネーブルされたワードラインＷＬに連結された第２メモリセルのデータを感知増幅する。第１ビットライン・センスアンプ１３２０＿３は、第１メモリセル・ブロック１３１０＿３の第１領域ＳＭＣＢ１の前記第１メモリセルのうちイネーブルされたワードラインＷＬに連結された第１メモリセルのデータを感知増幅する。第１ビットライン・センスアンプ１３２０＿４は、第１メモリセル・ブロック１３１０＿５の第２領域ＳＭＣＢ２の前記第２メモリセルのうちイネーブルされたワードラインＷＬに連結された第２メモリセルのデータを感知増幅する。そして、第２ビットライン・センスアンプ１３２５＿１は、第２メモリセル・ブロック１３１５＿１の第３メモリセルＭＣ３のうちイネーブルされたワードラインＷＬに連結された第３メモリセルＭＣ３のデータを感知増幅する。第２ビットライン・センスアンプ１３２５＿２は、第２メモリセル・ブロック１３１５＿３の第３メモリセルＭＣ３のうちイネーブルされたワードラインＷＬに連結された第３メモリセルＭＣ３のデータを感知増幅する。また、第２ビットライン・センスアンプ１３２５＿４は、第２メモリセル・ブロック１３１５＿５の第３メモリセルＭＣ３のうちイネーブルされたワードラインＷＬに連結された第３メモリセルＭＣ３のデータを感知増幅する。
【０１６８】
すなわち、本発明の技術的思想による一実施形態による場合、複数の第１制御信号ＣＯＮ＿１１，ＣＯＮ＿１２，ＣＯＮ＿１３，…のうち１つの第１制御信号のみ前記第１電圧を有し、残りの第１制御信号は、前記第２電圧を有する。また、複数の第２制御信号ＣＯＮ＿２１，ＣＯＮ＿２２，ＣＯＮ＿２３，…のうち１つの第２制御信号のみ前記第１電圧を有し、残りの第２制御信号は、前記第２電圧を有する。前記第１電圧を有する第１制御信号及び第２制御信号は、イネーブルされるワードラインのアドレスによって選択される。
【０１６９】
もし半導体メモリ装置１３００がプリチャージ動作を行う場合には、複数の制御信号生成部１３５０＿１，１３５０＿２，１３５０＿３，…は、第３電圧の第１制御信号ＣＯＮ＿１１，ＣＯＮ＿１２，ＣＯＮ＿１３，…、及び第２制御信号ＣＯＮ＿２１，ＣＯＮ＿２２，ＣＯＮ＿２３，…を生成する。第１制御信号ＣＯＮ＿１１，ＣＯＮ＿１２，ＣＯＮ＿１３，…、及び第２制御信号ＣＯＮ＿２１，ＣＯＮ＿２２，ＣＯＮ＿２３，…が、前記第３電圧である場合、第１スイッチング部ＳＷ１及び第２スイッチング部ＳＷ２は、いずれもイネーブルされる。
【０１７０】
図１４は、図１３の半導体メモリ装置１３００の一実施形態による半導体メモリ装置１４００の回路図である。
【０１７１】
図１３及び図１４を参照すれば、半導体メモリ装置１４００は、複数の第１メモリセル・ブロック１３１０＿１，１３１０＿２，１３１０＿３，１３１０＿４，１３１０＿５，１３１０＿６，…、複数の第２メモリセル・ブロック１３１５＿１，１３１５＿２，１３１５＿３，１３１５＿４，１３１５＿５，１３１５＿６，…、複数の第１ビットラインＢＬ１１，ＢＬ１２，ＢＬ１３，ＢＬ１４，ＢＬ１５，ＢＬ１６，…、複数の第２ビットラインＢＬ２１，ＢＬ２２，ＢＬ２３，ＢＬ２４，ＢＬ２５，ＢＬ２６，…、複数の第３ビットラインＢＬ３１，ＢＬ３２，ＢＬ３３，ＢＬ３４，ＢＬ３５，ＢＬ３６，…、複数のグローバル・ビットラインＧＢＬ１，ＧＢＬ２，ＧＢＬ３，ＧＢＬ４，ＧＢＬ５，ＧＢＬ６，…、複数の第１ビットライン・センスアンプ１３２０＿１，１３２０＿２，１３２０＿３，１３２０＿４，１３２０＿５，…、複数の第２ビットライン・センスアンプ１３２５＿１，１３２５＿２，１３２５＿３，１３２５＿４，…、複数の連結部１３３０＿１，１３３０＿２，１３３０＿３，１３３０＿４，１３３０＿５，１３３０＿６，…、及び複数の制御信号生成部１３５０＿１，１３５０＿２，１３５０＿３，…を具備する。図１３及び図１４で、同じ部材番号は、同じ構成要素を意味する。
【０１７２】
複数の第１メモリセル・ブロック１３１０＿１，１３１０＿２，１３１０＿３，１３１０＿４，１３１０＿５，１３１０＿６，…それぞれは、複数の第１メモリセルＭＣ１及び複数の第２メモリセルＭＣ２を含む。図１３の第１領域ＳＭＣＢ１は、図１４の第１メモリセルＭＣ１を含み、図１３の第２領域ＳＭＣＢ２は、図１４の第２メモリセルＭＣ２を含む。例えば、図１４の第１メモリセル・ブロック１３１０＿１の第１メモリセルＭＣ１は、図１３のメモリセル・ブロック１３１０＿１の第１領域ＳＭＣＢ１に含まれ、図１４の第１メモリセル・ブロック１３１０＿１の第２メモリセルＭＣ２は、図１３のメモリセル・ブロック１３１０＿１の第２領域ＳＭＣＢ２に含まれる。第１メモリセルＭＣ１は、第１ビットラインＢＬ１１，ＢＬ１２，ＢＬ１３，ＢＬ１４，ＢＬ１５，ＢＬ１６，…のうち対応する第１ビットラインと連結され、第２メモリセルＭＣ２は、第２ビットラインＢＬ２１，ＢＬ２２，ＢＬ２３，ＢＬ２４，ＢＬ２５，ＢＬ２６，…のうち対応する第２ビットラインと連結される。例えば、第１メモリセル・ブロック１３１０＿１の第１メモリセルＭＣ１は、第１ビットラインＢＬ１１と連結され、メモリセル・ブロック１３１０＿１の第２メモリセルＭＣ２は、第２ビットラインＢＬ２１と連結される。
【０１７３】
第１メモリセルＭＣ１、第２メモリセルＭＣ２または第３メモリセルＭＣ３は、１つのトランジスタと、１つのキャパシタとを含む。第１メモリセルＭＣ１の前記トランジスタのゲート及び第１端は、それぞれ対応するワードライン及び対応する第１ビットラインと連結される。第１メモリセルＭＣ１の前記キャパシタは、前記トランジスタの第２端と接地電圧源との間に連結される。第２メモリセルＭＣ２の前記トランジスタのゲート及び第１端は、それぞれ対応するワードライン及び対応する第２ビットラインと連結される。第２メモリセルＭＣ２の前記キャパシタは、前記トランジスタの第２端と接地電圧源との間に連結される。そして、第３メモリセルＭＣ３の前記トランジスタのゲート及び第１端は、それぞれ対応するワードライン及び対応する第３ビットラインと連結される。第３メモリセルＭＣ３の前記キャパシタは、前記トランジスタの第２端と接地電圧源との間に連結される。
【０１７４】
第１メモリセル・ブロック１３１０＿１，１３１０＿２，１３１０＿３，１３１０＿４，１３１０＿５，１３１０＿６，…、及び第２メモリセル・ブロック１３１５＿１，１３１５＿２，１３１５＿３，１３１５＿４，１３１５＿５，１３１５＿６，…の構成及び連結関係については、図１３と関連して詳細に説明したので、以下、詳細な説明は省略する。
【０１７５】
複数の第１ビットライン・センスアンプ１３２０＿１，１３２０＿２，１３２０＿３，１３２０＿４，１３２０＿５，…それぞれは、複数の第１メモリセル・ブロック１３１０＿１，１３１０＿２，１３１０＿３，１３１０＿４，１３１０＿５，１３１０＿６，…のうち対応する第１メモリセル・ブロックの第１メモリセルＭＣ１または第２メモリセルＭＣ２と連結される。すなわち、複数の第１ビットライン・センスアンプ１３２０＿１，１３２０＿２，１３２０＿３，１３２０＿４，１３２０＿５，…それぞれは、対応する第１メモリセル・ブロックの第１メモリセルＭＣ１のデータ、または第２メモリセルＭＣ２のデータを感知増幅する。例えば、第１ビットライン・センスアンプ１３２０＿３は、第１メモリセル・ブロック１３１０＿３の第１メモリセルＭＣ１と、第１ビットラインＢＬ１３を介して連結されるか、あるいは第１メモリセル・ブロック１３１０＿３の第２メモリセルＭＣ２と、第２ビットラインＢＬ２３及びグローバル・ビットラインＧＢＬ３を介して連結される。第１ビットライン・センスアンプ１３２０＿１，１３２０＿２，１３２０＿３，１３２０＿４，１３２０＿５，…及び第２ビットライン・センスアンプ１３２５＿１，１３２５＿２，１３２５＿３，１３２５＿４，…の連結関係については、図１３と関連して詳細に説明したので、以下、詳細な説明は省略する。
【０１７６】
複数の連結部１３３０＿１，１３３０＿２，１３３０＿３，１３３０＿４，１３３０＿５，１３３０＿６，…それぞれは、第１制御信号ＣＯＮ＿１１，ＣＯＮ＿１２，ＣＯＮ＿１３，…のうち対応する第１制御信号に応答し、対応する第１ビットラインを、対応する第１ビットライン・センスアンプに連結するかしたり、あるいは第２制御信号ＣＯＮ＿２１，ＣＯＮ＿２２，ＣＯＮ＿２３，…のうち対応する第２制御信号に応答し、対応するグローバル・ビットラインを介して、対応する第２ビットラインを、対応する第１ビットライン・センスアンプに連結する。
【０１７７】
複数の連結部１３３０＿１，１３３０＿２，１３３０＿３，１３３０＿４，１３３０＿５，１３３０＿６，…それぞれは、図１３のように、第１スイッチング部ＳＷ１及び第２スイッチング部ＳＷ２を具備する。図１３で説明したように、第１スイッチング部ＳＷ１は、対応する第１制御信号に応答し、対応する第１ビットラインと、対応する第１ビットライン・センスアンプとの連結状態を制御し、第２スイッチング部ＳＷ２は、対応する第２制御信号に応答し、対応する第１ビットライン・センスアンプに連結された前記グローバル・ビットラインと、対応する第２ビットラインとの連結状態を制御する。
【０１７８】
図１４では、図１３の第１スイッチング部ＳＷ１及び第２スイッチング部ＳＷ２が、ＮＭＯＳトランジスタである場合について図示している。例えば、連結部１３３０＿１の第１スイッチング部ＳＷ１は、第１制御信号ＣＯＮ＿１１に応答し、第１ビットラインＢＬ１１と、第１ビットライン・センスアンプ１３２０＿１との連結状態を制御するＮＭＯＳトランジスタである。連結部１３３０＿１の第２スイッチング部ＳＷ２は、第２制御信号ＣＯＮ＿２１に応答し、第１ビットライン・センスアンプ１３２０＿１に連結されたグローバル・ビットラインＧＢＬ１と、第２ビットラインＢＬ２１との連結状態を制御するＮＭＯＳトランジスタである。
【０１７９】
図１４の実施形態のように、第１スイッチング部ＳＷ１が、ＮＭＯＳトランジスタである場合、第１スイッチング部ＳＷ１は、対応する第１制御信号が論理ハイ状態である場合にイネーブルされ、対応する第１ビットラインと、対応するビットライン・センスアンプとを連結し、対応する第１制御信号が論理ロー状態である場合にディセーブルされ、対応する第１ビットラインと、対応するビットライン・センスアンプとの連結を遮断する。また、第２スイッチング部ＳＷ２が、ＮＭＯＳトランジスタである場合、第２スイッチング部ＳＷ２は、対応する第２制御信号が論理ハイ状態である場合にイネーブルされ、対応する第２ビットラインと、対応するビットライン・センスアンプとを連結し、対応する第２制御信号が論理ロー状態である場合にディセーブルされ、対応する第２ビットラインと、対応するビットライン・センスアンプとの連結を遮断する。
【０１８０】
図１４では、第１スイッチング部ＳＷ１及び第２スイッチング部ＳＷ２が、ＮＭＯＳトランジスタである場合について図示しているが、本発明がこの場合に限定されるものではなく、第１スイッチング部ＳＷ１及び第２スイッチング部ＳＷ２が、以上の説明のように動作しうるものであるならば、少なくとも１つの他の素子を利用し、第１スイッチング部ＳＷ１及び第２スイッチング部ＳＷ２を具現することもできる。例えば、第１スイッチング部ＳＷ１及び第２スイッチング部ＳＷ２は、ＰＭＯＳトランジスタであり、この場合、第１制御信号ＣＯＮ＿１１，ＣＯＮ＿１２，ＣＯＮ＿１３，…、及び第２制御信号ＣＯＮ＿２１，ＣＯＮ＿２２，ＣＯＮ＿２３，…は、第１スイッチング部ＳＷ１及び第２スイッチング部ＳＷ２が、ＮＭＯＳトランジスタである場合と反対の論理状態を有する。
【０１８１】
複数の制御信号生成部１３５０＿１，１３５０＿２，１３５０＿３，…それぞれは、ロウアドレスＲＡを利用し、対応する第１制御信号及び対応する第２制御信号を生成する。複数の制御信号生成部１３５０＿１，１３５０＿２，１３５０＿３，…の構成及び動作については、図１３で詳細に説明したので、以下、詳細な説明は省略する。
【０１８２】
以下、図１３及び図１４を参照しつつ、本発明の技術的思想による一実施形態による半導体メモリ装置１３００または１４００の動作について説明する。
【０１８３】
複数の第１メモリセルＭＣ１及び複数の第２メモリセルＭＣ２それぞれは、対応するワードラインと連結されている。複数のワードラインのうち１本のワードラインがイネーブルされる場合について、以下で説明する。説明の便宜上、第２メモリセル・ブロック１３１５＿２の１つの第３メモリセルＭＣ３、第１メモリセル・ブロック１３１０＿２の１つの第１メモリセルＭＣ１、第２メモリセル・ブロック１３１５＿４の１つの第３メモリセルＭＣ３、第１メモリセル・ブロック１３１０＿４の１つの第２メモリセルＭＣ２、第２メモリセル・ブロック１３１５＿６）の１つの第３メモリセルＭＣ３、及び第１メモリセル・ブロック１３１０＿６の１つの第１メモリセルＭＣ１に共通に連結されたワードラインＷＬが、イネーブルされると仮定する。ただし、本発明がこの場合に限定されるものではなく、イネーブルされるワードラインの位置によって、半導体メモリ装置１３００または１４００は、以下で説明する方法と類似して動作しうる。また、第１制御信号ＣＯＮ＿１１，ＣＯＮ＿１２，ＣＯＮ＿１３，…それぞれが第１電圧である場合、対応する第１スイッチング部ＳＷ１のトランジスタは、ターンオンされ、第１制御信号ＣＯＮ＿１１，ＣＯＮ＿１２，ＣＯＮ＿１３，…それぞれが第２電圧である場合、対応する第１スイッチング部ＳＷ１のトランジスタは、ターンオフされると仮定する。また、第２制御信号ＣＯＮ＿２１，ＣＯＮ＿２２，ＣＯＮ＿２３，…それぞれが第１電圧である場合、対応する第２スイッチング部ＳＷ２のトランジスタは、ターンオンされ、第２制御信号ＣＯＮ＿２１，ＣＯＮ＿２２，ＣＯＮ＿２３，…それぞれが第２電圧である場合、対応する第２スイッチング部ＳＷ２のトランジスタは、ターンオフされると仮定する。例えば、図１４のように、第１スイッチング部ＳＷ１及び第２スイッチング部ＳＷ２が、ＮＭＯＳトランジスタである場合、前記第１電圧は、ハイレベルの電圧になり、前記第２電圧は、ローレベルの電圧になる。
【０１８４】
イネーブルされるワードラインＷＬのアドレスを利用し、制御信号生成部１３５０＿１，１３５０＿２，１３５０＿３，…それぞれは、対応する第１制御信号及び対応する第２制御信号を生成する。すなわち、制御信号生成部１３５０＿１は、イネーブルされるワードラインＷＬのアドレスを利用し、前記第２電圧の第１制御信号ＣＯＮ＿１１及び前記第２電圧の第２制御信号ＣＯＮ＿２１を生成する。制御信号生成部１３５０＿２は、イネーブルされるワードラインＷＬのアドレスを利用し、前記第２電圧の第１制御信号ＣＯＮ＿１２及び前記第１電圧の第２制御信号ＣＯＮ＿２２を生成する。そして、制御信号生成部１３５０＿３は、イネーブルされるワードラインＷＬのアドレスを利用し、前記第１電圧の第１制御信号ＣＯＮ＿１３及び前記第２電圧の第２制御信号ＣＯＮ＿２３を生成する。すなわち、イネーブルされるワードラインＷＬと連結された第１メモリセルＭＣ１に連結される第１スイッチング部ＳＷ１を制御する第１制御信号ＣＯＮ＿１３は、前記第１電圧の電圧レベルを有する。また、イネーブルされるワードラインＷＬと連結された第２メモリセルＭＣ２に連結される第２スイッチング部ＳＷ２を制御する第２制御信号ＣＯＮ＿２２は、前記第１電圧の電圧レベルを有する。
【０１８５】
以上のような制御信号生成部１３５０＿１，１３５０＿２，１３５０＿３，…の動作によって、第１制御信号ＣＯＮ＿１３及び第２制御信号ＣＯＮ＿２２のみ前記第１電圧の電圧レベルを有し、残りの第１制御信号ＣＯＮ＿１１、ＣＯＮ＿１２，…及び残りの第２制御信号ＣＯＮ＿２１，ＣＯＮ＿２３，…は、前記第２電圧の電圧レベルを有する。従って、第１制御信号ＣＯＮ＿１３と連結される連結部１３３０＿２，１３３０＿６，…の第１スイッチング部ＳＷ１のトランジスタ、及び第２制御信号ＣＯＮ＿２２と連結される連結部１３３０＿３，１３３０＿４，…の第２スイッチング部ＳＷ２のトランジスタは、ターンオンされ、残りの第１スイッチング部ＳＷ１のトランジスタ、及び残りの第２スイッチング部ＳＷ２のトランジスタは、ターンオフされる。従って、第１ビットライン・センスアンプ１３２０＿２は、第１ビットラインＢＬ１２と連結され、第１ビットライン・センスアンプ１３２０＿３は、第２ビットラインＢＬ２４及び第２ビットラインＢＬ２３と連結され、第１ビットライン・センスアンプ１３２０＿５は、第１ビットラインＢＬ１６と連結される。
【０１８６】
第２ビットライン・センスアンプ１３２５＿１は、イネーブルされたワードラインＷＬに連結された第２メモリセル・ブロック１３１５＿２の第３メモリセルＭＣ３のデータを、第３ビットラインＢＬ３２を介して伝送されて感知増幅する。第１ビットライン・センスアンプ１３２０＿２は、イネーブルされたワードラインＷＬに連結された第１メモリセル・ブロック１３１０＿２の第１メモリセルＭＣ１のデータを、第１ビットラインＢＬ１２を介して伝送されて感知増幅する。第２ビットライン・センスアンプ１３２５＿３は、イネーブルされたワードラインＷＬに連結されたメモリセル・ブロック１３１５＿４の第３メモリセルＭＣ３のデータを、第３ビットラインＢＬ３４を介して伝送されて感知増幅する。第１ビットライン・センスアンプ１３２０＿３は、イネーブルされたワードラインＷＬに連結されたメモリセル・ブロック１３１０＿４の第２メモリセルＭＣ２のデータを、第２ビットラインＢＬ２４及びグローバル・ビットラインＧＢＬ４を介して伝送されて感知増幅する。第２ビットライン・センスアンプ１３２５＿４は、イネーブルされたワードラインＷＬに連結された第２メモリセル・ブロック１３１５＿６の第３メモリセルＭＣ３のデータを、第３ビットラインＢＬ３６を介して伝送されて感知増幅する。第１ビットライン・センスアンプ１３２０＿５は、イネーブルされたワードラインＷＬに連結された第１メモリセル・ブロック１３１０＿６の第１メモリセルＭＣ１のデータを、第１ビットラインＢＬ１６を介して伝送されて感知増幅する。
【０１８７】
連結部１３３０＿３，…の第２スイッチング部ＳＷ２もイネーブルされているが、第２ビットラインＢＬ２３，…と連結された第２メモリセルＭＣ２は、イネーブルされたワードラインＷＬに連結されていないので、第１ビットライン・センスアンプ１３２０＿３，…は、第１メモリセル・ブロック１３１０＿３，…の第２メモリセルＭＣ２のデータを感知増幅しない。
【０１８８】
もし半導体メモリ装置１３００または１４００がプリチャージ動作を行う場合には、複数の制御信号生成部１３５０＿１，１３５０＿２，１３５０＿３，…は、第３電圧の第１制御信号ＣＯＮ＿１１，ＣＯＮ＿１２，ＣＯＮ＿１３，…、及び第２制御信号ＣＯＮ＿２１，ＣＯＮ＿２２，ＣＯＮ＿２３，…を生成する。第１制御信号ＣＯＮ＿１１，ＣＯＮ＿１２，ＣＯＮ＿１３，…、及び第２制御信号ＣＯＮ＿２１，ＣＯＮ＿２２，ＣＯＮ＿２３，…が、前記第３電圧である場合、第１スイッチング部ＳＷ１及び第２スイッチング部ＳＷ２は、いずれもイネーブルされ、半導体メモリ装置１３００または１４００は、プリチャージ動作を行う。第１スイッチング部ＳＷ１及び第２スイッチング部ＳＷ２が、図１４のように、ＮＭＯＳトランジスタである場合、前記第１電圧は、前記第２電圧及び前記第３電圧より高い電圧レベルを有し、前記第３電圧は、前記第２電圧より高い電圧レベルを有する。もし第１スイッチング部ＳＷ１及び第２スイッチング部ＳＷ２がＰＭＯＳトランジスタである場合には、前記第１電圧は、前記第２電圧及び前記第３電圧より低い電圧レベルを有し、前記第３電圧は、前記第２電圧より低い電圧レベルを有する。
【０１８９】
図１５は、本発明の技術的思想による他の一実施形態による半導体メモリ装置１５００のブロック図である。
【０１９０】
図１５を参照すれば、半導体メモリ装置１５００は、複数の第１メモリセル・ブロック１３１０＿１，１３１０＿２，１３１０＿３，１３１０＿４，１３１０＿５，１３１０＿６，…、複数の第２メモリセル・ブロック１３１５＿１，１３１５＿２，１３１５＿３，１３１５＿４，１３１５＿５，１３１５＿６，…、複数の第１ビットラインＢＬ１１，ＢＬ１２，ＢＬ１３，ＢＬ１４，ＢＬ１５，ＢＬ１６，…、複数の第２ビットラインＢＬ２１，ＢＬ２２，ＢＬ２３，ＢＬ２４，ＢＬ２５，ＢＬ２６，…、複数の第３ビットラインＢＬ３１，ＢＬ３２，ＢＬ３３，ＢＬ３４，ＢＬ３５，ＢＬ３６，…、複数のグローバル・ビットラインＧＢＬ１，ＧＢＬ２，ＧＢＬ３，ＧＢＬ４，ＧＢＬ５，ＧＢＬ６，…、複数の第１ビットライン・センスアンプ１３２０＿１，１３２０＿２，１３２０＿３，１３２０＿４，１３２０＿５，…、複数の第２ビットライン・センスアンプ１３２５＿１，１３２５＿２，１３２５＿３，１３２５＿４，…、複数の連結部１３３０＿１，１３３０＿２，１３３０＿３，１３３０＿４，１３３０＿５，１３３０＿６，…、複数の制御信号生成部１３５０＿１，１３５０＿２，１３５０＿３，…、及び複数のシールドラインＳＬ１，ＳＬ２，ＳＬ３，ＳＬ４，ＳＬ５，ＳＬ６，…を具備する。
【０１９１】
図１３ないし図１５で、同じ部材番号は、同じ構成要素を意味する。すなわち、図１５の複数の第１メモリセル・ブロック１３１０＿１，１３１０＿２，１３１０＿３，１３１０＿４，１３１０＿５，１３１０＿６，…、複数の第２メモリセル・ブロック１３１５＿１，１３１５＿２，１３１５＿３，１３１５＿４，１３１５＿５，１３１５＿６，…、複数の第１ビットラインＢＬ１１，ＢＬ１２，ＢＬ１３，ＢＬ１４，ＢＬ１５，ＢＬ１６，…、複数の第２ビットラインＢＬ２１，ＢＬ２２，ＢＬ２３，ＢＬ２４，ＢＬ２５，ＢＬ２６，…、複数の第３ビットラインＢＬ３１，ＢＬ３２，ＢＬ３３，ＢＬ３４，ＢＬ３５，ＢＬ３６，…、複数のグローバル・ビットラインＧＢＬ１，ＧＢＬ２，ＧＢＬ３，ＧＢＬ４，ＧＢＬ５，ＧＢＬ６，…、複数の第１ビットライン・センスアンプ１３２０＿１，１３２０＿２，１３２０＿３，１３２０＿４，１３２０＿５，…、複数の第２ビットライン・センスアンプ１３２５＿１，１３２５＿２，１３２５＿３，１３２５＿４，…、複数の連結部１３３０＿１，１３３０＿２，１３３０＿３，１３３０＿４，１３３０＿５，１３３０＿６，…、及び複数の制御信号生成部１３５０＿１，１３５０＿２，１３５０＿３，…は、図１３と関連して説明したので、以下、詳細な説明は省略する。また、図１５の複数の第１メモリセル・ブロック１３１０＿１，１３１０＿２，１３１０＿３，１３１０＿４，１３１０＿５，１３１０＿６，…、及び複数の連結部１３３０＿１，１３３０＿２，１３３０＿３，１３３０＿４，１３３０＿５，１３３０＿６，…は、図１４のように具現され、これと係わっては、図１４と関連して説明したので、以下、詳細な説明は省略する。
【０１９２】
複数のシールドラインＳＬ１，ＳＬ２，ＳＬ３，ＳＬ４，ＳＬ５，ＳＬ６，…それぞれは、グローバル・ビットラインＧＢＬ１，ＧＢＬ２，ＧＢＬ３，ＧＢＬ４，ＧＢＬ５，ＧＢＬ６，…が形成されるレイヤと同じレイヤで、グローバル・ビットラインＧＢＬ１，ＧＢＬ２，ＧＢＬ３，ＧＢＬ４，ＧＢＬ５，ＧＢＬ６，…間に形成される。例えば、シールドラインＳＬ３は、グローバル・ビットラインＧＢＬ１と、グローバル・ビットラインＧＢＬ５との間に形成され、シールドラインＳＬ４は、グローバル・ビットラインＧＢＬ２と、グローバル・ビットラインＧＢＬ６との間に形成される。残りのシールドラインＳＬ１、ＳＬ２、ＳＬ５、ＳＬ６，…それぞれも、対応するグローバル・ビットラインと、前記第１方向に隣接したグローバル・ビットラインとの間に形成される。
【０１９３】
シールドラインＳＬ１，ＳＬ２，ＳＬ３，ＳＬ４，ＳＬ５，ＳＬ６，…それぞれは、一定の電圧レベルを維持する。例えば、シールドラインＳＬ１，ＳＬ２，ＳＬ３，ＳＬ４，ＳＬ５，ＳＬ６，…は、接地電圧の電圧レベルを維持する。従って、シールドラインＳＬ１，ＳＬ２，ＳＬ３，ＳＬ４，ＳＬ５，ＳＬ６，…それぞれは、対応するグローバル・ビットライン間のカップリングを相殺する。例えば、シールドラインＳＬ３は、グローバル・ビットラインＧＢＬ１と、グローバル・ビットラインＧＢＬ５とのカップリングを相殺し、シールドラインＳＬ４は、グローバル・ビットラインＧＢＬ２と、グローバル・ビットラインＧＢＬ６とのカップリングを相殺する。残りのシールドラインＳＬ１、ＳＬ２、ＳＬ５、ＳＬ６，…それぞれも、対応するグローバル・ビットラインと、前記第１方向に隣接したグローバル・ビットラインとのカップリングを相殺する。
【０１９４】
図１３ないし図１５の半導体メモリ装置１３００，１４００，１５００は、オープン・ビットライン構造を有する場合について図示している。ただし、本発明がこの場合に限定されるものではなく、図１３ないし図１５の半導体メモリ装置１３００，１４００，１５００がフォールデッド・ビットライン構造を有することもできる。例えば、第１ビットライン・センスアンプ１３２０＿１，１３２０＿２，１３２０＿３，１３２０＿４，１３２０＿５，…それぞれの入力端及び反転入力端に対応する第１ビットライン及び対応する第２ビットラインのうち１本のビットライン、並びに他の１本のビットラインが連結される。また、第２ビットライン・センスアンプ１３２５＿１，１３２５＿２，１３２５＿３，１３２５＿４，…それぞれの入力端及び反転入力端に対応する第３ビットライン、並びに対応する他の第３ビットラインが連結される。
【０１９５】
図１６は、本発明の技術的思想による他の一実施形態による半導体メモリ装置１６００のブロック図である。
【０１９６】
図１６を参照すれば、半導体メモリ装置１６００は、複数の第１メモリセル・ブロック１６１０＿１，１６１０＿２，１６１０＿３，１６１０＿４，１６１０＿５，１６１０＿６，…、複数の第２メモリセル・ブロック１６１５＿１，１６１５＿２，１６１５＿３，１６１５＿４，１６１５＿５，１６１５＿６，…、複数の第１ビットラインＢＬ１１，ＢＬ１２，ＢＬ１３，ＢＬ１４，ＢＬ１５，ＢＬ１６，…、複数の第２ビットラインＢＬ２１，ＢＬ２２，ＢＬ２３，ＢＬ２４，ＢＬ２５，ＢＬ２６，…、複数の第３ビットラインＢＬ３１，ＢＬ３２，ＢＬ３３，ＢＬ３４，ＢＬ３５，ＢＬ３６，…、複数のグローバル・ビットラインＧＢＬ１，ＧＢＬ２，ＧＢＬ３，ＧＢＬ４，ＧＢＬ５，ＧＢＬ６，…、複数の第１ビットライン・センスアンプ１６２０＿１，１６２０＿２，１６２０＿３，１６２０＿４，１６２０＿５，…、複数の第２ビットライン・センスアンプ１６２５＿１，１６２５＿２，１６２５＿３，１６２５＿４，…、複数の連結部１６３０＿１，１６３０＿２，１６３０＿３，１６３０＿４，１６３０＿５，１６３０＿６，…、及び複数の制御信号生成部１６５０＿１，１６５０＿２，１６５０＿３，…を具備する。
【０１９７】
図１６の半導体メモリ装置１６００は、図１３の半導体メモリ装置１３００と、連結部１６３０＿１，１６３０＿２，１６３０＿３，１６３０＿４，１６３０＿５，１６３０＿６，…の位置が異なり、残りの構成要素は同一である。さらに具体的には、図１６の半導体メモリ装置１６００の第２スイッチング部ＳＷ２の位置と、図１３の半導体メモリ装置１３００の第２スイッチング部ＳＷ２の位置とが異なる。以下、連結部１６３０＿１，１６３０＿２，１６３０＿３，１６３０＿４，１６３０＿５，１６３０＿６，…の位置が変更されることによって、図１３と異なる部分について説明し、残りの部分は、図１３と同一であるので、詳細な説明を省略する。
【０１９８】
複数の連結部１６３０＿１，１６３０＿２，１６３０＿３，１６３０＿４，１６３０＿５，１６３０＿６，…それぞれは、第１制御信号ＣＯＮ＿１１，ＣＯＮ＿１２，ＣＯＮ＿１３，…のうち対応する第１制御信号に応答し、対応する第１ビットラインを、対応する第１ビットライン・センスアンプに連結するか、あるいは第２制御信号ＣＯＮ＿２１，ＣＯＮ＿２２，ＣＯＮ＿２３，…のうち対応する第２制御信号に応答し、対応するグローバル・ビットラインを介して、対応する第２ビットラインを、対応する第１ビットライン・センスアンプに連結する。
【０１９９】
複数の連結部１６３０＿１，１６３０＿２，１６３０＿３，１６３０＿４，１６３０＿５，１６３０＿６，…それぞれは、第１スイッチング部ＳＷ１及び第２スイッチング部ＳＷ２を具備する。第１スイッチング部ＳＷ１は、対応する第１制御信号に応答し、対応する第１ビットラインと、対応する第１ビットライン・センスアンプとの連結状態を制御する。第２スイッチング部ＳＷ２は、対応する第２制御信号に応答し、対応する第２ビットラインに連結された前記グローバル・ビットラインと、対応する第１ビットライン・センスアンプとの連結状態を制御する。例えば、連結部１６３０＿１の第１スイッチング部ＳＷ１は、第１制御信号ＣＯＮ＿１１に応答し、第１ビットラインＢＬ１１と、第１ビットライン・センスアンプ１６２０＿１との連結状態を制御する。連結部１６３０＿１の第２スイッチング部ＳＷ２は、第２制御信号ＣＯＮ＿２１に応答し、第２ビットラインＢＬ２１に連結されたグローバル・ビットラインＧＢＬ１と、第１ビットライン・センスアンプ１６２０＿１との連結状態を制御する。
【０２００】
複数の連結部１６３０＿１，１６３０＿２，１６３０＿３，１６３０＿４，１６３０＿５，１６３０＿６，…それぞれに含まれた第１スイッチング部ＳＷ１及び第２スイッチング部ＳＷ２は、一つだけイネーブルされるか、あるいは二つともディセーブルされる。第１スイッチング部ＳＷ１が、前記第１制御信号に応答してディセーブルされた場合、第２スイッチング部ＳＷ２は、対応する前記第２制御信号に応答し、イネーブルまたはディセーブルされる。そして、第２スイッチング部ＳＷ２が、前記第２制御信号に応答してディセーブルされた場合、第１スイッチング部ＳＷ１は、対応する前記第１制御信号に応答し、イネーブルまたはディセーブルされる。第１スイッチング部ＳＷ１がイネーブルされた場合、第１スイッチング部ＳＷ１は、対応する第１ビットラインと、対応する第１ビットライン・センスアンプとを連結し、第１スイッチング部ＳＷ１がディセーブルされた場合、第１スイッチング部ＳＷ１は、対応する第１ビットラインと、対応する第１ビットライン・センスアンプとの連結を遮断する。また、第２スイッチング部ＳＷ２がイネーブルされた場合、第２スイッチング部ＳＷ２は、対応するグローバル・ビットラインと、対応するビットライン・センスアンプとを連結し、第２スイッチング部ＳＷ２がディセーブルされた場合、第２スイッチング部ＳＷ２は、対応するグローバル・ビットラインと、対応する第１ビットライン・センスアンプとの連結を遮断する。
【０２０１】
例えば、第１メモリセル・ブロック１６１０＿３の第１領域ＳＭＣＢ１の前記第１メモリセルのうち１つの第１メモリセルに連結されているワードラインがイネーブルされた場合、連結部１６３０＿３の第１スイッチング部ＳＷ１は、第１制御信号ＣＯＮ＿１２に応答し、第１ビットラインＢＬ１３と、第１ビットライン・センスアンプ１３２０＿３とを連結し、連結部１６３０＿３の第２スイッチング部ＳＷ２は、第２制御信号ＣＯＮ＿２２に応答し、グローバル・ビットラインＧＢＬ３と、対応する第１ビットライン・センスアンプ１６２０＿３との連結を遮断する。
【０２０２】
第１スイッチング部ＳＷ１及び第２スイッチング部ＳＷ２は、対応する第１ビットライン・センスアンプと、対応する第１メモリセル・ブロックとの間に形成される。すなわち、第１スイッチング部ＳＷ１及び第２スイッチング部ＳＷ２は、前記第１メモリセル・ブロックのエッジに形成される。図１３は、第２スイッチング部ＳＷ２が対応するメモリセル・ブロックの中央に対応する位置に形成される場合に係わる実施形態であり、図１６は、第２スイッチング部ＳＷ２が対応するメモリセル・ブロックのエッジに形成される場合に係わる実施形態である。例えば、連結部１６３０＿３の第１スイッチング部ＳＷ１及び第２スイッチング部ＳＷ２は、第１ビットライン・センスアンプ１６２０＿３と、第１メモリセル・ブロック１６１０＿３との間に形成される。他の例として、連結部１６３０＿４の第１スイッチング部ＳＷ１及び第２スイッチング部ＳＷ２は、第１ビットライン・センスアンプ１６２０＿３と、第１メモリセル・ブロック１６１０＿４との間に形成される。
【０２０３】
第２ビットラインＢＬ２１，ＢＬ２２，ＢＬ２３，ＢＬ２４，ＢＬ２５，ＢＬ２６，ＢＬ２７，ＢＬ２８，…それぞれに連結されたグローバル・ビットラインＧＢＬ１，ＧＢＬ２，ＧＢＬ３，ＧＢＬ４，ＧＢＬ５，ＧＢＬ６，ＧＢＬ７，ＧＢＬ８，…それぞれは、連結部１６３０＿１，１６３０＿２，１６３０＿３，１６３０＿４，１６３０＿５，１６３０＿６，…のうち対応する連結部の第２スイッチング部ＳＷ２を介して、第１ビットライン・センスアンプ１６２０＿１，１６２０＿２，１６２０＿３，１６２０＿４，１６２０＿５，…のうち対応するビットライン・センスアンプと連結されたり遮断されたりする。例えば、第２ビットラインＢＬ２１に連結されたグローバル・ビットラインＧＢＬ１は、連結部１６３０＿１の第２スイッチング部ＳＷ２を介して、第１ビットライン・センスアンプ１６２０＿１と連結されたり遮断されたりする。
【０２０４】
図１７は、図１６の半導体メモリ装置１６００の一実施形態による半導体メモリ装置１７００の回路図である。
【０２０５】
図１６及び図１７を参照すれば、半導体メモリ装置１７００は、複数の第１メモリセル・ブロック１６１０＿１，１６１０＿２，１６１０＿３，１６１０＿４，１６１０＿５，１６１０＿６，…、複数の第２メモリセル・ブロック１６１５＿１，１６１５＿２，１６１５＿３，１６１５＿４，１６１５＿５，１６１５＿６，…、複数の第１ビットラインＢＬ１１，ＢＬ１２，ＢＬ１３，ＢＬ１４，ＢＬ１５，ＢＬ１６，…、複数の第２ビットラインＢＬ２１，ＢＬ２２，ＢＬ２３，ＢＬ２４，ＢＬ２５，ＢＬ２６，…、複数の第３ビットラインＢＬ３１，ＢＬ３２，ＢＬ３３，ＢＬ３４，ＢＬ３５，ＢＬ３６，…、複数のグローバル・ビットラインＧＢＬ１，ＧＢＬ２，ＧＢＬ３，ＧＢＬ４，ＧＢＬ５，ＧＢＬ６，…、複数の第１ビットライン・センスアンプ１６２０＿１，１６２０＿２，１６２０＿３，１６２０＿４，１６２０＿５，…、複数の第２ビットライン・センスアンプ１６２５＿１，１６２５＿２，１６２５＿３，１６２５＿４，…、複数の連結部１６３０＿１，１６３０＿２，１６３０＿３，１６３０＿４，１６３０＿５，１６３０＿６，…、及び複数の制御信号生成部１６５０＿１，１６５０＿２，１６５０＿３，…を具備する。図１６及び図１７で、同じ部材番号は、同じ構成要素を意味する。
【０２０６】
複数の第１メモリセル・ブロック１６１０＿１，１６１０＿２，１６１０＿３，１６１０＿４，１６１０＿５，１６１０＿６，…それぞれは、複数の第１メモリセルＭＣ１及び複数の第２メモリセルＭＣ２を含む。図１６の第１領域ＳＭＣＢ１は、図１７の第１メモリセルＭＣ１を含み、図１６の第２領域ＳＭＣＢ２は、図１７の第２メモリセルＭＣ２を含む。例えば、図１７の第１メモリセル・ブロック１６１０＿１の第１メモリセルＭＣ１は、図１６の第１メモリセル・ブロック１６１０＿１の第１領域ＳＭＣＢ１に含まれ、図１７の第１メモリセル・ブロック１６１０＿１の第２メモリセルＭＣ２は、図１６の第１メモリセル・ブロック１６１０＿１の第２領域ＳＭＣＢ２に含まれる。第１メモリセルＭＣ１は、第１ビットラインＢＬ１１，ＢＬ１２，ＢＬ１３，ＢＬ１４，ＢＬ１５，ＢＬ１６，…のうち対応する第１ビットラインと連結され、第２メモリセルＭＣ２は、第２ビットラインＢＬ２１，ＢＬ２２，ＢＬ２３，ＢＬ２４，ＢＬ２５，ＢＬ２６，…のうち対応する第２ビットラインと連結される。例えば、第１メモリセル・ブロック１６１０＿１の第１メモリセルＭＣ１は、第１ビットラインＢＬ１１と連結され、第１メモリセル・ブロック１６１０＿１の第２メモリセルＭＣ２は、第２ビットラインＢＬ２１と連結される。
【０２０７】
第１メモリセルＭＣ１、第２メモリセルＭＣ２または第３メモリセルＭＣ３は、１つのトランジスタと、１つのキャパシタとを含む。第１メモリセルＭＣ１、第２メモリセルＭＣ２及び第３メモリセルＭＣ３の構成については、図１４と関連して詳細に説明したので、以下、詳細な説明は省略する。第１メモリセル・ブロック１６１０＿１，１６１０＿２，１６１０＿３，１６１０＿４，１６１０＿５，１６１０＿６，…、及び第２メモリセル・ブロック１６１５＿１，１６１５＿２，１６１５＿３，１６１５＿４，１６１５＿５，１６１５＿６，…の構成及び連結関係については、図１６と関連して詳細に説明したので、以下、詳細な説明は省略する。
【０２０８】
複数の第１ビットライン・センスアンプ１６２０＿１，１６２０＿２，１６２０＿３，１６２０＿４，１６２０＿５，…それぞれは、複数の第１メモリセル・ブロック１６１０＿１，１６１０＿２，１６１０＿３，１６１０＿４，１６１０＿５，１６１０＿６，…のうち対応する第１メモリセル・ブロックの第１メモリセルＭＣ１または第２メモリセルＭＣ２と連結される。複数の第２ビットライン・センスアンプ１６２５＿１，１６２５＿２，１６２５＿３，１６２５＿４，…それぞれは、複数の第２メモリセル・ブロック１６１５＿１，１６１５＿２，１６１５＿３，１６１５＿４，１６１５＿５，１６１５＿６，…のうち対応する第２メモリセル・ブロックの第３メモリセルＭＣ３と連結される。第１ビットライン・センスアンプ１６２０＿１，１６２０＿２，１６２０＿３，１６２０＿４，１６２０＿５，…及び第２ビットライン・センスアンプ１６２５＿１，１６２５＿２，１６２５＿３，１６２５＿４，…の連結関係については、図１６と関連して詳細に説明したので、以下、詳細な説明は省略する。
【０２０９】
複数の連結部１６３０＿１，１６３０＿２，１６３０＿３，１６３０＿４，１６３０＿５，１６３０＿６，…それぞれは、第１制御信号ＣＯＮ＿１１，ＣＯＮ＿１２，ＣＯＮ＿１３，…のうち対応する第１制御信号に応答し、対応する第１ビットラインを、対応する第１ビットライン・センスアンプに連結するか、あるいは第２制御信号ＣＯＮ＿２１，ＣＯＮ＿２２，ＣＯＮ＿２３，…のうち対応する第２制御信号に応答し、対応するグローバル・ビットラインを介して、対応する第２ビットラインを、対応する第１ビットライン・センスアンプに連結する。
【０２１０】
複数の連結部１６３０＿１，１６３０＿２，１６３０＿３，１６３０＿４，１６３０＿５，１６３０＿６，…それぞれは、図１６のように、第１スイッチング部ＳＷ１及び第２スイッチング部ＳＷ２を具備する。図１６で説明したように、第１スイッチング部ＳＷ１は、対応する第１制御信号に応答し、対応する第１ビットラインと、対応する第１ビットライン・センスアンプとの連結状態を制御し、第２スイッチング部ＳＷ２は、対応する第２制御信号に応答し、対応する第２ビットラインに連結された前記グローバル・ビットラインと、対応する第１ビットライン・センスアンプとの連結状態を制御する。
【０２１１】
図１７では、図１６の第１スイッチング部ＳＷ１及び第２スイッチング部ＳＷ２が、ＮＭＯＳトランジスタである場合について図示している。例えば、連結部１６３０＿１の第１スイッチング部ＳＷ１は、第１制御信号ＣＯＮ＿１２に応答し、第１ビットラインＢＬ１１と、第１ビットライン・センスアンプ１６２０＿１との連結状態を制御するＮＭＯＳトランジスタである。連結部１６３０＿１の第２スイッチング部ＳＷ２は、第２制御信号ＣＯＮ＿２１に応答し、第２ビットラインＢＬ２１に連結されたグローバル・ビットラインＧＢＬ１と、第１ビットライン・センスアンプ１６２０＿１との連結状態を制御するＮＭＯＳトランジスタである。
【０２１２】
図１７の実施形態のように、第１スイッチング部ＳＷ１が、ＮＭＯＳトランジスタである場合、第１スイッチング部ＳＷ１は、対応する第１制御信号が論理ハイ状態である場合にイネーブルされ、対応する第１ビットラインと、対応するビットライン・センスアンプとを連結し、対応する第１制御信号が論理ロー状態である場合にディセーブルされ、対応する第１ビットラインと、対応するビットライン・センスアンプとの連結を遮断する。また、第２スイッチング部ＳＷ２が、ＮＭＯＳトランジスタである場合、第２スイッチング部ＳＷ２は、対応する第２制御信号が論理ハイ状態である場合にイネーブルされ、対応する第２ビットラインと、対応するビットライン・センスアンプとを連結し、対応する第２制御信号が論理ロー状態である場合にディセーブルされ、対応する第２ビットラインと、対応するビットライン・センスアンプとの連結を遮断する。
【０２１３】
図１７では、第１スイッチング部ＳＷ１及び第２スイッチング部ＳＷ２が、ＮＭＯＳトランジスタである場合について図示しているが、本発明がこの場合に限定されるものではなく、第１スイッチング部ＳＷ１及び第２スイッチング部ＳＷ２が、以上の説明のように動作しうるものであるならば、少なくとも１つの他の素子を利用し、第１スイッチング部ＳＷ１及び第２スイッチング部ＳＷ２を具現することもできる。例えば、第１スイッチング部ＳＷ１及び第２スイッチング部ＳＷ２は、ＰＭＯＳトランジスタであり、この場合、第１制御信号ＣＯＮ＿１１，ＣＯＮ＿１２，ＣＯＮ＿１３，…、及び第２制御信号ＣＯＮ＿２１，ＣＯＮ＿２２，ＣＯＮ＿２３，…は、第１スイッチング部ＳＷ１及び第２スイッチング部ＳＷ２が、ＮＭＯＳトランジスタである場合と反対の論理状態を有する。
【０２１４】
複数の制御信号生成部１６５０＿１，１６５０＿２，１６５０＿３，…それぞれは、ロウアドレスＲＡを利用し、対応する第１制御信号及び対応する第２制御信号を生成する。複数の制御信号生成部１６５０＿１，１６５０＿２，１６５０＿３，…の構成及び動作については、図１３と関連して詳細に説明したので、以下、詳細な説明は省略する。
【０２１５】
図１６の半導体メモリ装置１６００及び図１７のメモリ装置１７００は、図１３の半導体メモリ装置１３００及び図１４の半導体メモリ装置１４００と、第２スイッチング部ＳＷ２の位置が異なるだけであって同一に動作するので、図１６の半導体メモリ装置１６００及び図１７のメモリ装置１７００の動作についての詳細な説明は省略する。
【０２１６】
図１８は、本発明の技術的思想による他の一実施形態による半導体メモリ装置１８００のブロック図である。
【０２１７】
図１８を参照すれば、半導体メモリ装置１８００は、複数の第１メモリセル・ブロック１６１０＿１，１６１０＿２，１６１０＿３，１６１０＿４，１６１０＿５，１６１０＿６，…、複数の第２メモリセル・ブロック１６１５＿１，１６１５＿２，１６１５＿３，１６１５＿４，１６１５＿５，１６１５＿６，…、複数の第１ビットラインＢＬ１１，ＢＬ１２，ＢＬ１３，ＢＬ１４，ＢＬ１５，ＢＬ１６，…、複数の第２ビットラインＢＬ２１，ＢＬ２２，ＢＬ２３，ＢＬ２４，ＢＬ２５，ＢＬ２６，…、複数の第３ビットラインＢＬ３１，ＢＬ３２，ＢＬ３３，ＢＬ３４，ＢＬ３５，ＢＬ３６，…、複数のグローバル・ビットラインＧＢＬ１，ＧＢＬ２，ＧＢＬ３，ＧＢＬ４，ＧＢＬ５，ＧＢＬ６，…、複数の第１ビットライン・センスアンプ１６２０＿１，１６２０＿２，１６２０＿３，１６２０＿４，１６２０＿５，…、複数の第２ビットライン・センスアンプ１６２５＿１，１６２５＿２，１６２５＿３，１６２５＿４，…、複数の連結部１６３０＿１，１６３０＿２，１６３０＿３，１６３０＿４，１６３０＿５，１６３０＿６，…、複数の制御信号生成部１６５０＿１，１６５０＿２，１６５０＿３，…、及び複数のシールドラインＳＬ１，ＳＬ２，ＳＬ３，ＳＬ４，ＳＬ５，ＳＬ６，…を具備する。
【０２１８】
図１６ないし図１８で、同じ部材番号は、同じ構成要素を意味する。すなわち、図１８の複数の第１メモリセル・ブロック１６１０＿１，１６１０＿２，１６１０＿３，１６１０＿４，１６１０＿５，１６１０＿６，…、複数の第２メモリセル・ブロック１６１５＿１，１６１５＿２，１６１５＿３，１６１５＿４，１６１５＿５，１６１５＿６，…、複数の第１ビットラインＢＬ１１，ＢＬ１２，ＢＬ１３，ＢＬ１４，ＢＬ１５，ＢＬ１６，…、複数の第２ビットラインＢＬ２１，ＢＬ２２，ＢＬ２３，ＢＬ２４，ＢＬ２５，ＢＬ２６，…、複数の第３ビットラインＢＬ３１，ＢＬ３２，ＢＬ３３，ＢＬ３４，ＢＬ３５，ＢＬ３６，…、複数のグローバル・ビットラインＧＢＬ１，ＧＢＬ２，ＧＢＬ３，ＧＢＬ４，ＧＢＬ５，ＧＢＬ６，…、複数の第１ビットライン・センスアンプ１６２０＿１，１６２０＿２，１６２０＿３，１６２０＿４，１６２０＿５，…、複数の第２ビットライン・センスアンプ１６２５＿１，１６２５＿２，１６２５＿３，１６２５＿４，…、複数の連結部１６３０＿１，１６３０＿２，１６３０＿３，１６３０＿４，１６３０＿５，１６３０＿６，…、及び複数の制御信号生成部１６５０＿１，１６５０＿２，１６５０＿３，…は、図１６と関連して説明したので、以下、詳細な説明は省略する。また、図１８の第１メモリセル・ブロック１６１０＿１，１６１０＿２，１６１０＿３，１６１０＿４，１６１０＿５，１６１０＿６，…及び連結部１６３０＿１，１６３０＿２，１６３０＿３，１６３０＿４，１６３０＿５，１６３０＿６，…は、図１７のように具現され、これと係わっては、図１７と関連して説明したので、以下、詳細な説明は省略する。
【０２１９】
複数のシールドラインＳＬ１，ＳＬ２，ＳＬ３，ＳＬ４，ＳＬ５，ＳＬ６，…それぞれは、グローバル・ビットラインＧＢＬ１，ＧＢＬ２，ＧＢＬ３，ＧＢＬ４，ＧＢＬ５，ＧＢＬ６，…が形成されるレイヤと同じレイヤで、グローバル・ビットラインＧＢＬ１，ＧＢＬ２，ＧＢＬ３，ＧＢＬ４，ＧＢＬ５，ＧＢＬ６，…間に形成される。例えば、シールドラインＳＬ３は、グローバル・ビットラインＧＢＬ１と、グローバル・ビットラインＧＢＬ５との間に形成され、シールドラインＳＬ４は、グローバル・ビットラインＧＢＬ２と、グローバル・ビットラインＧＢＬ６との間に形成される。残りのシールドラインＳＬ１、ＳＬ２、ＳＬ５、ＳＬ６，…それぞれも、対応するグローバル・ビットラインと、前記第１方向に隣接したグローバル・ビットラインとの間に形成される。
【０２２０】
シールドラインＳＬ１，ＳＬ２，ＳＬ３，ＳＬ４，ＳＬ５，ＳＬ６，…それぞれは、一定の電圧レベルを維持する。例えば、シールドラインＳＬ１，ＳＬ２，ＳＬ３，ＳＬ４，ＳＬ５，ＳＬ６，…は、接地電圧の電圧レベルを維持する。従って、シールドラインＳＬ１，ＳＬ２，ＳＬ３，ＳＬ４，ＳＬ５，ＳＬ６，…それぞれは、対応するグローバル・ビットライン間のカップリングを相殺する。シールドラインＳＬ１，ＳＬ２，ＳＬ３，ＳＬ４，ＳＬ５，ＳＬ６，…については、図１５と関連して詳細に説明したので、以下、詳細な説明は省略する。
【０２２１】
図１６ないし図１８の半導体メモリ装置１６００，１７００，１８００は、オープン・ビットライン構造を有する場合について図示している。ただし、本発明がこの場合に限定されるものではなく、図１６ないし図１８の半導体メモリ装置１６００，１７００，１８００がフォールデッド・ビットライン構造を有することもできる。例えば、第１ビットライン・センスアンプ１６２０＿１，１６２０＿２，１６２０＿３，１６２０＿４，１６２０＿５，…それぞれの入力端及び反転入力端に対応する第１ビットライン及び対応する第２ビットラインのうち１本のビットライン、並びに他の１本のビットラインが連結される。また、第２ビットライン・センスアンプ１６２５＿１，１６２５＿２，１６２５＿３，１６２５＿４，…それぞれの入力端及び反転入力端に対応する第３ビットライン、並びに対応する他の第３ビットラインが連結される。
【０２２２】
図１９は、本発明の技術的思想による一実施形態による半導体メモリ装置１９００のブロック図である。
【０２２３】
図１９を参照すれば、半導体メモリ装置１９００は、複数の第１メモリセル・ブロック１９１０＿１，１９１０＿２，１９１０＿３，１９１０＿４，１９１０＿５，１９１０＿６，１９１０＿７，１９１０＿８，…、複数の第２メモリセル・ブロック１９１５＿１，１９１５＿２，１９１５＿３，１９１５＿４，…、複数の第１ビットラインＢＬ１１，ＢＬ１２，ＢＬ１３，ＢＬ１４，ＢＬ１５，ＢＬ１６，ＢＬ１７，ＢＬ１８，…、複数の第２ビットラインＢＬ２１，ＢＬ２２，ＢＬ２３，ＢＬ２４，ＢＬ２５，ＢＬ２６，ＢＬ２７，ＢＬ２８，…、複数の第３ビットラインＢＬ３１，ＢＬ３２，ＢＬ３３，ＢＬ３４，…、複数のグローバル・ビットラインＧＢＬ１，ＧＢＬ２，ＧＢＬ３，ＧＢＬ４，ＧＢＬ５，ＧＢＬ６，ＧＢＬ７，ＧＢＬ８，…、複数の第１ビットライン・センスアンプ１９２０＿１，１９２０＿２，１９２０＿３，１９２０＿４，１９２０＿５，１９２０＿６，…、複数の第２ビットライン・センスアンプ１９２５＿１，１９２５＿２，１９２５＿３，…、複数の連結部１９３０＿１，１９３０＿２，１９３０＿３，１９３０＿４，１９３０＿５，１９３０＿６，１９３０＿７，１９３０＿８，…、及び複数の制御信号生成部１９５０＿１，１９５０＿２，１９５０＿３，…を具備する。
【０２２４】
複数の第１メモリセル・ブロック１９１０＿１，１９１０＿２，１９１０＿３，１９１０＿４，１９１０＿５，１９１０＿６，１９１０＿７，１９１０＿８，…それぞれは、複数の第１メモリセルを含む第１領域ＳＭＣＢ１、及び複数の第２メモリセルを含む第２領域ＳＭＣＢ２を含む。複数の第２メモリセル・ブロック１９１５＿１，１９１５＿２，１９１５＿３，１９１５＿４，…それぞれは、複数の第３メモリセルＭＣ３を含む。第１ビットラインＢＬ１１，ＢＬ１２，ＢＬ１３，ＢＬ１４，ＢＬ１５，ＢＬ１６，ＢＬ１７，ＢＬ１８，…それぞれは、第１メモリセル・ブロック１９１０＿１，１９１０＿２，１９１０＿３，１９１０＿４，１９１０＿５，１９１０＿６，１９１０＿７，１９１０＿８，…のうち対応する第１メモリセル・ブロックの第１領域ＳＭＣＢ１の前記第１メモリセルと連結される。第２ビットラインＢＬ２１，ＢＬ２２，ＢＬ２３，ＢＬ２４，ＢＬ２５，ＢＬ２６，ＢＬ２７，ＢＬ２８，…それぞれは、第１メモリセル・ブロック１９１０＿１，１９１０＿２，１９１０＿３，１９１０＿４，１９１０＿５，１９１０＿６，１９１０＿７，１９１０＿８，…のうち対応する第１メモリセル・ブロックの第２領域ＳＭＣＢ２の前記第２メモリセルと連結される。第２ビットラインＢＬ２１，ＢＬ２２，ＢＬ２３，ＢＬ２４，ＢＬ２５，ＢＬ２６，ＢＬ２７，ＢＬ２８，…それぞれは、グローバル・ビットラインＧＢＬ１，ＧＢＬ２，ＧＢＬ３，ＧＢＬ４，ＧＢＬ５，ＧＢＬ６，ＧＢＬ７，ＧＢＬ８，…のうち対応するグローバル・ビットラインと連結される。第３ビットラインＢＬ３１，ＢＬ３２，ＢＬ３３，ＢＬ３４，…それぞれは、第２メモリセル・ブロック１９１５＿１，１９１５＿２，１９１５＿３，１９１５＿４，…のうち対応する第２メモリセル・ブロックの第３メモリセルＭＣ３と連結される。すなわち、本発明の技術的思想による一実施形態による半導体メモリ装置１９００は、階層的ビットライン構造と、一般的なビットライン構造とを同時に有する。
【０２２５】
例えば、第１メモリセル・ブロック１９１０＿１の第１領域ＳＭＣＢ１は、第１ビットラインＢＬ１２に連結される前記第１メモリセルを含む。そして、第１メモリセル・ブロック１９１０＿１の第２領域ＳＭＣＢ２は、第２ビットラインＢＬ２２に連結される前記第２メモリセルを含む。第１領域ＳＭＣＢ１に含まれた前記第１メモリセル、及び第２領域ＳＭＣＢ２に含まれた前記第２メモリセルは、図２０に図示されている。
【０２２６】
本発明の技術的思想による一実施形態による場合、第１メモリセル・ブロック１９１０＿１，１９１０＿２，１９１０＿３，１９１０＿４，１９１０＿５，１９１０＿６，１９１０＿７，１９１０＿８，…それぞれの第１領域ＳＭＣＢ１及び第２領域ＳＭＣＢ２は、前記メモリセル・ブロックの半分の大きさを有する。ただし、第１領域ＳＭＣＢ１及び第２領域ＳＭＣＢ２が、前記第１メモリセル・ブロックの半分の大きさを有する場合のみに本発明が限定されるものではなく、前記第１メモリセル・ブロックを、異なる大きさの第１領域ＳＭＣＢ１及び第２領域ＳＭＣＢ２に分割することもできる。
【０２２７】
図１９の実施形態は、第１メモリセル・ブロック１９１０＿１，１９１０＿２，１９１０＿３，１９１０＿４，１９１０＿５，１９１０＿６，１９１０＿７，１９１０＿８，…のうち２つの第１メモリセル・ブロックと、第２メモリセル・ブロック１９１５＿１，１９１５＿２，１９１５＿３，１９１５＿４，…のうち１つの第２メモリセル・ブロックとが、第１方向に交差して配される場合に係わるものである。ただし、本発明がこの場合に限定されるものではなく、少なくとも１つの第１メモリセル・ブロックと、少なくとも１つの第２メモリセル・ブロックとが、前記第１方向に交差して配されもする。図１９の実施形態で、第１メモリセル・ブロック１９１０＿１，１９１０＿２と、第２メモリセル・ブロック１３１５＿１は、前記第１方向に配され、第２メモリセル・ブロック１３１５＿１と、第１メモリセル・ブロック１９１０＿５，１９１０＿７は、前記第１方向に配される。また、第１メモリセル・ブロック１９１０＿３，１９１０＿４と、第２メモリセル・ブロック１３１５＿２は、前記第１方向に配され、第２メモリセル・ブロック１３１５＿２と、第１メモリセル・ブロック１９１０＿６，１９１０＿８は、前記第１方向に配される。
【０２２８】
複数の第１メモリセル・ブロック１９１０＿１，１９１０＿２，１９１０＿３，１９１０＿４，１９１０＿５，１９１０＿６，１９１０＿７，１９１０＿８，…それぞれに含まれた第１領域ＳＭＣＢ１及び第２領域ＳＭＣＢ２は、第２方向に隣接して配される。すなわち、１つの第１メモリセル・ブロックに含まれる第１領域ＳＭＣＢ１及び第２領域ＳＭＣＢ２は、第２方向に隣接して配される。例えば、第１メモリセル・ブロック１３１０＿２の第１領域ＳＭＣＢ１及び第２領域ＳＭＣＢ２は、第２方向に隣接して配される。
【０２２９】
前記第２方向は、前記第１方向と平行していない方向であるか、あるいは前記第１方向と垂直方向である。例えば、前記第１方向はカラム方向であり、前記第２方向はロウ方向である。
【０２３０】
複数の第１ビットライン・センスアンプ１９２０＿１，１９２０＿２，１９２０＿３，１９２０＿４，１９２０＿５，１９２０＿６，…それぞれは、複数の第１メモリセル・ブロック１９１０＿１，１９１０＿２，１９１０＿３，１９１０＿４，１９１０＿５，１９１０＿６，１９１０＿７，１９１０＿８，…のうち対応する第１メモリセル・ブロックの第１領域ＳＭＣＢ１または第２領域ＳＭＣＢ２と連結される。複数の第２ビットライン・センスアンプ１９２５＿１，１９２５＿２，１９２５＿３，…それぞれは、複数の第２メモリセル・ブロック１９１５＿１，１９１５＿２，１９１５＿３，１９１５＿４，…のうち対応する第２メモリセル・ブロックの第３メモリセルＭＣ３と連結される。
【０２３１】
半導体メモリ装置１９００は、図１９に図示されたように、オープン・ビットライン構造を有する。すなわち、図１９の実施形態で、複数の第１ビットライン・センスアンプ１９２０＿１，１９２０＿２，１９２０＿３，１９２０＿４，１９２０＿５，１９２０＿６，…それぞれは、隣接した第１メモリセル・ブロックの第１領域ＳＭＣＢ１または第２領域ＳＭＣＢ２のメモリセルのデータが入力される入力端、及び反対方向に隣接した第１メモリセル・ブロックの第１領域ＳＭＣＢ１または第２領域ＳＭＣＢ２のメモリセルのデータが入力される反転入力端を具備する。例えば、第１ビットライン・センスアンプ１９２０＿２の入力端には、第１ビットラインＢＬ１２が連結されるか、あるいはグローバル・ビットラインＧＢＬ２を介して、第２ビットラインＢＬ２２が連結され、第１ビットライン・センスアンプ１９２０＿２の反転入力端には、第１ビットラインＢＬ１３が連結されるか、あるいはグローバル・ビットラインＧＢＬ３を介して、第２ビットラインＢＬ２３が連結される。または反対に、第１ビットライン・センスアンプ１９２０＿２の反転入力端には、第１ビットラインＢＬ１２が連結されるか、あるいはグローバル・ビットラインＧＢＬ２を介して、第２ビットラインＢＬ２２が連結され、第１ビットライン・センスアンプ１９２０＿２の入力端には、第１ビットラインＢＬ１３が連結されるか、あるいはグローバル・ビットラインＧＢＬ３を介して、第２ビットラインＢＬ２３が連結される。
【０２３２】
また、複数の第２ビットライン・センスアンプ１９２５＿１，１９２５＿２，１９２５＿３，…それぞれは、隣接した第２メモリセル・ブロックの第３メモリセルＭＣ３のデータが入力される入力端、及び反対方向に隣接した第２メモリセル・ブロックの第３メモリセルのデータが入力される反転入力端を具備する。例えば、第２ビットライン・センスアンプ１９２５＿１の入力端には、第３ビットラインＢＬ３１が連結され、第２ビットライン・センスアンプ１９２５＿１の反転入力端には、第３ビットラインＢＬ３２が連結される。または反対に、第２ビットライン・センスアンプ１９２５＿１の反転入力端には、第３ビットラインＢＬ３１が連結され、第２ビットライン・センスアンプ１９２５＿１の入力端には、第３ビットラインＢＬ３２が連結される。
【０２３３】
複数の連結部１９３０＿１，１９３０＿２，１９３０＿３，１９３０＿４，１９３０＿５，１９３０＿６，１９３０＿７，１９３０＿８，…それぞれは、第１制御信号ＣＯＮ＿１１，ＣＯＮ＿１２，ＣＯＮ＿１３，…のうち対応する第１制御信号に応答し、対応する第１ビットラインを、対応する第１ビットライン・センスアンプに連結するか、あるいは第２制御信号ＣＯＮ＿２１，ＣＯＮ＿２２，ＣＯＮ＿２３，…のうち対応する第２制御信号に応答し、対応するグローバル・ビットラインを介して、対応する第２ビットラインを、対応する第１ビットライン・センスアンプに連結する。例えば、連結部１９３０＿５は、第１制御信号ＣＯＮ＿１１に応答し、第１ビットラインＢＬ１５をビットライン・センスアンプ１９２０＿４に連結するか、あるいは第２制御信号ＣＯＮ＿２１に応答し、グローバル・ビットラインＧＢＬ５を介して、第２ビットラインＢＬ２５を第１ビットライン・センスアンプ１９２０＿４に連結する。
【０２３４】
複数の連結部１９３０＿１，１９３０＿２，１９３０＿３，１９３０＿４，１９３０＿５，１９３０＿６，１９３０＿７，１９３０＿８，…それぞれは、第１スイッチング部ＳＷ１及び第２スイッチング部ＳＷ２を具備する。第１スイッチング部ＳＷ１は、対応する第１制御信号に応答し、対応する第１ビットラインと、対応する第１ビットライン・センスアンプとの連結状態を制御する。第２スイッチング部ＳＷ２は、対応する第２制御信号に応答し、対応する第１ビットライン・センスアンプに連結された前記グローバル・ビットラインと、対応する第２ビットラインとの連結状態を制御する。
【０２３５】
例えば、連結部１９３０＿５の第１スイッチング部ＳＷ１は、第１制御信号ＣＯＮ＿１１に応答し、第１ビットラインＢＬ１５と、第１ビットライン・センスアンプ１９２０＿４との連結状態を制御する。連結部１９３０＿５の第２スイッチング部ＳＷ２は、第２制御信号ＣＯＮ＿２１に応答し、第１ビットライン・センスアンプ１９２０＿４に連結されたグローバル・ビットラインＧＢＬ５と、第２ビットラインＢＬ２５との連結状態を制御する。
【０２３６】
複数の連結部１９３０＿１，１９３０＿２，１９３０＿３，１９３０＿４，１９３０＿５，１９３０＿６，１９３０＿７，１９３０＿８，…それぞれに含まれた第１スイッチング部ＳＷ１及び第２スイッチング部ＳＷ２は、一つだけイネーブルされるか、あるいは二つともディセーブルされる。第１スイッチング部ＳＷ１が、前記第１制御信号に応答してディセーブルされた場合、第２スイッチング部ＳＷ２は、対応する前記第２制御信号に応答し、イネーブルまたはディセーブルされる。そして、第２スイッチング部ＳＷ２が、前記第２制御信号に応答してディセーブルされた場合、第１スイッチング部ＳＷ１は、対応する前記第１制御信号に応答し、イネーブルまたはディセーブルされる。第１スイッチング部ＳＷ１がイネーブルされた場合、第１スイッチング部ＳＷ１は、対応する第１ビットラインと、対応する第１ビットライン・センスアンプとを連結し、第１スイッチング部ＳＷ１がディセーブルされた場合、第１スイッチング部ＳＷ１は、対応する第１ビットラインと、対応する第１ビットライン・センスアンプとの連結を遮断する。また、第２スイッチング部ＳＷ２がイネーブルされた場合、第２スイッチング部ＳＷ２は、対応する第２ビットラインと、対応する第１グローバル・ビットラインとを連結し、第２スイッチング部ＳＷ２がディセーブルされた場合、第２スイッチング部ＳＷ２は、対応する第２ビットラインと、対応するグローバル・ビットラインとの連結を遮断する。
【０２３７】
例えば、第１メモリセル・ブロック１９１０＿１の第１領域ＳＭＣＢ１の前記第１メモリセルのうち１つの第１メモリセルに連結されているワードラインがイネーブルされた場合、連結部１９３０＿１の第１スイッチング部ＳＷ１は、第１制御信号ＣＯＮ＿１２に応答し、第１ビットラインＢＬ１２と、第１ビットライン・センスアンプ１９２０＿２とを連結し、連結部１９３０＿２の第２スイッチング部ＳＷ２は、第２制御信号ＣＯＮ＿２２に応答し、第２ビットラインＢＬ２２と、グローバル・ビットラインＧＢＬ２との連結を遮断する。
【０２３８】
第１スイッチング部ＳＷ１は、対応する第１ビットライン・センスアンプと、対応するメモリセル・ブロックとの間に形成され、第２スイッチング部ＳＷ２は、対応するメモリセル・ブロックの中央に対応する位置に形成される。すなわち、第１スイッチング部ＳＷ１は、対応するメモリセル・ブロックのエッジに形成される。例えば、連結部１９３０＿１の第１スイッチング部ＳＷ１は、第１ビットライン・センスアンプ１９２０＿２と、第１メモリセル・ブロック１９１０＿１との間に形成され、第２スイッチング部ＳＷ２は、第１メモリセル・ブロック１９１０＿１の中央に対応する位置に形成される。
【０２３９】
第２ビットラインＢＬ２１，ＢＬ２２，ＢＬ２３，ＢＬ２４，ＢＬ２５，ＢＬ２６，ＢＬ２７，ＢＬ２８，…それぞれは、連結部１９３０＿１，１９３０＿２，１９３０＿３，１９３０＿４，１９３０＿５，１９３０＿６，１９３０＿７，１９３０＿８，…のうち対応する連結部の第２スイッチング部ＳＷ２を介して、グローバル・ビットラインＧＢＬ１，ＧＢＬ２，ＧＢＬ３，ＧＢＬ４，ＧＢＬ５，ＧＢＬ６，ＧＢＬ７，ＧＢＬ８，…のうち対応するグローバル・ビットラインと連結されたり遮断されたりする。例えば、第２ビットラインＢＬ２２は、連結部１９３０＿１の第２スイッチング部ＳＷ２を介して、グローバル・ビットラインＧＢＬ２と連結されたり遮断されたりする。
【０２４０】
グローバル・ビットラインＧＢＬ１，ＧＢＬ２，ＧＢＬ３，ＧＢＬ４，ＧＢＬ５，ＧＢＬ６，ＧＢＬ７，ＧＢＬ８，…それぞれは、ポリラインでもあり、メタルラインでもある。グローバル・ビットラインＧＢＬ１，ＧＢＬ２，ＧＢＬ３，ＧＢＬ４，ＧＢＬ５，ＧＢＬ６，ＧＢＬ７，ＧＢＬ８，…は、前記第１ビットライン、前記第２ビットライン及び前記第３ビットラインが形成されるレイヤと異なるレイヤの上に形成される。すなわち、前記第１ビットラインないし第３ビットラインは、同じ第１レイヤ上に形成され、前記グローバル・ビットラインは、前記第１レイヤと異なる第２レイヤ上に形成される。前記第２レイヤ上に形成されるグローバル・ビットラインＧＢＬ１，ＧＢＬ２，ＧＢＬ３，ＧＢＬ４，ＧＢＬ５，ＧＢＬ６，ＧＢＬ７，ＧＢＬ８，…それぞれは、対応する第１ビットラインと同じ位置と、対応する第２ビットラインと同じ位置との間に形成される。例えば、グローバル・ビットラインＧＢＬ１は、前記第２レイヤ上で、第１ビットラインＢＬ１１または第２ビットラインＢＬ２２と同じ位置に形成される。または、グローバル・ビットラインＧＢＬ１は、前記第２レイヤ上で、第１ビットラインＢＬ１１と同じ位置と、第２ビットラインＢＬ２２と同じ位置との間に形成される。もしグローバル・ビットラインＧＢＬ１が、前記第２レイヤ上で、第２ビットラインＢＬ２２と同じ位置に形成される場合、グローバル・ビットラインＧＢＬ５は、前記第２レイヤ上で、第１ビットラインＢＬ１５と同じ位置に形成される。また、グローバル・ビットラインＧＢＬ２が、前記第２レイヤ上で、第２ビットラインＢＬ２１と同じ位置に形成される場合、グローバル・ビットラインＧＢＬ７は、前記第２レイヤ上で、第１ビットラインＢＬ１７と同じ位置に形成される。同じ方法で、残りのグローバル・ビットラインＧＢＬ３，ＧＢＬ４，ＧＢＬ６，ＧＢＬ８，…も、前記第２レイヤ上に形成される。
【０２４１】
第１ビットラインＢＬ１１，ＢＬ１２，ＢＬ１３，ＢＬ１４，ＢＬ１５，ＢＬ１６，ＢＬ１７，ＢＬ１８，…、第２ビットラインＢＬ２１，ＢＬ２２，ＢＬ２３，ＢＬ２４，ＢＬ２５，ＢＬ２６，ＢＬ２７，ＢＬ２８，…、及び第３ビットラインＢＬ３１，ＢＬ３２，ＢＬ３３，ＢＬ３４，…を区別せずに、ローカル・ビットラインと命名する場合、グローバル・ビットラインＧＢＬ１，ＧＢＬ２，ＧＢＬ３，ＧＢＬ４，ＧＢＬ５，ＧＢＬ６，ＧＢＬ７，ＧＢＬ８，…のピッチは、前記ローカル・ビットラインのピッチの３倍になる。
【０２４２】
複数の制御信号生成部１９５０＿１，１９５０＿２，１９５０＿３，…それぞれは、ロウアドレスＲＡを利用し、対応する第１制御信号及び対応する第２制御信号を生成する。例えば、制御信号生成部１９５０＿１は、ロウアドレスＲＡを利用し、第１制御信号ＣＯＮ＿１１及び第２制御信号ＣＯＮ＿２１を生成する。また、制御信号生成部１９５０＿２は、ロウアドレスＲＡを利用し、第１制御信号ＣＯＮ＿１２及び第２制御信号ＣＯＮ＿２２を生成し、制御信号生成部１９５０＿３は、ロウアドレスＲＡを利用し、第１制御信号ＣＯＮ＿１３及び第２制御信号ＣＯＮ＿２３を生成する。
【０２４３】
第１メモリセル・ブロック１９１０＿１の第１領域ＳＭＣＢ１の前記第１メモリセル、第１メモリセル・ブロック１９１０＿２の第２領域ＳＭＣＢ２の前記第２メモリセル、第２メモリセル・ブロック１９１５＿１の第３メモリセルＭＣ３、第１メモリセル・ブロック１９１０＿５の第２領域ＳＭＣＢ２の前記第２メモリセル、第１メモリセル・ブロック１９１０＿７）の第１領域ＳＭＣＢ１の前記第１メモリセル、及び第２メモリセル・ブロック１９１５＿３の第３メモリセルＭＣ３に連結されるワードラインが、イネーブルされたと仮定する。そして、第１スイッチング部ＳＷ１は、第１制御信号ＣＯＮ＿１１，ＣＯＮ＿１２，ＣＯＮ１３，…のうち対応する第１制御信号が、第１電圧である場合にイネーブルされ、第２電圧である場合にディセーブルされると仮定する。また、第２スイッチング部ＳＷ２は、第２制御信号ＣＯＮ＿２１，ＣＯＮ＿２２，ＣＯＮ２３，…のうち対応する第２制御信号が、第１電圧である場合にイネーブルされ、第２電圧である場合にディセーブルされると仮定する。
【０２４４】
この場合、制御信号生成部１９５０＿１は、ロウアドレスＲＡに応答し、第２電圧の第１制御信号ＣＯＮ＿１１を生成し、第１電圧の第２制御信号ＣＯＮ＿２１を生成する。そして、制御信号生成部１３５０＿２は、ロウアドレスＲＡに応答し、前記第１電圧の第１制御信号ＣＯＮ＿１２及び前記第２電圧の第２制御信号ＣＯＮ＿２２を生成する。そして、残りの制御信号生成部１３５０＿３，…は、前記第２電圧の第１制御信号ＣＯＮ＿１３，…及び第２制御信号ＣＯＮ＿２３，…を生成する。従って、第１制御信号ＣＯＮ＿１２に連結された連結部１９３０＿１，１９３０＿７，…の第１スイッチＳＷ１、及び第２制御信号ＣＯＮ＿２１に連結された連結部１９３０＿２，１９３０＿５，…の第２スイッチＳＷ２は、イネーブルされる。そして、残りの第１スイッチＳＷ１及び第２スイッチＳＷ２は、ディセーブルされる。
【０２４５】
従って、第１ビットライン・センスアンプ１９２０＿１は、第１メモリセル・ブロック１９１０＿２の第２領域ＳＭＣＢ２の前記第２メモリセルのうちイネーブルされたワードラインＷＬに連結された第２メモリセルのデータを感知増幅する。第１ビットライン・センスアンプ１９２０＿２は、第１メモリセル・ブロック１９１０＿１の第１領域ＳＭＣＢ１の前記第１メモリセルのうちイネーブルされたワードラインＷＬに連結された第１メモリセルのデータを感知増幅する。第１ビットライン・センスアンプ１９２０＿４は、第１メモリセル・ブロック１９１０＿５の第２領域ＳＭＣＢ２の前記第２メモリセルのうちイネーブルされたワードラインＷＬに連結された第２メモリセルのデータを感知増幅する。第１ビットライン・センスアンプ１９２０＿６は、第１メモリセル・ブロック１９１０＿７）の第１領域ＳＭＣＢ１の前記第１メモリセルのうちイネーブルされたワードラインＷＬに連結された第１メモリセルのデータを感知増幅する。そして、第２ビットライン・センスアンプ１９２５＿１は、第２メモリセル・ブロック１９１５＿１の第３メモリセルＭＣ３のうちイネーブルされたワードラインＷＬに連結された第３メモリセルＭＣ３のデータを感知増幅する。第２ビットライン・センスアンプ１９２５＿２は、第２メモリセル・ブロック１９１５＿３の第３メモリセルＭＣ３のうちイネーブルされたワードラインＷＬに連結された第３メモリセルＭＣ３のデータを感知増幅する。
【０２４６】
すなわち、本発明の技術的思想による一実施形態による場合、複数の第１制御信号ＣＯＮ＿１１，ＣＯＮ＿１２，ＣＯＮ＿１３，…のうち１つの第１制御信号のみ前記第１電圧を有し、残りの第１制御信号は、前記第２電圧を有する。また、複数の第２制御信号ＣＯＮ＿２１，ＣＯＮ＿２２，ＣＯＮ＿２３，…のうち１つの第２制御信号のみ前記第１電圧を有し、残りの第２制御信号は、前記第２電圧を有する。前記第１電圧を有する第１制御信号及び第２制御信号は、イネーブルされるワードラインのアドレスによって選択される。
【０２４７】
もし半導体メモリ装置１９００がプリチャージ動作を行う場合には、複数の制御信号生成部１９５０＿１，１９５０＿２，１９５０＿３，…は、第３電圧の第１制御信号ＣＯＮ＿１１，ＣＯＮ＿１２，ＣＯＮ＿１３，…、及び第２制御信号ＣＯＮ＿２１，ＣＯＮ＿２２，ＣＯＮ＿２３，…を生成する。第１制御信号ＣＯＮ＿１１，ＣＯＮ＿１２，ＣＯＮ＿１３，…、及び第２制御信号ＣＯＮ＿２１，ＣＯＮ＿２２，ＣＯＮ＿２３，…が、前記第３電圧である場合、第１スイッチング部ＳＷ１及び第２スイッチング部ＳＷ２は、いずれもイネーブルされる。
【０２４８】
図２０は、図１９の半導体メモリ装置１９００の一実施形態による半導体メモリ装置２０００の回路図である。
【０２４９】
図１９及び図２０を参照すれば、半導体メモリ装置２０００は、複数の第１メモリセル・ブロック１９１０＿１，１９１０＿２，１９１０＿３，１９１０＿４，１９１０＿５，１９１０＿６，１９１０＿７，１９１０＿８，…、複数の第２メモリセル・ブロック１９１５＿１，１９１５＿２，１９１５＿３，１９１５＿４，…、複数の第１ビットラインＢＬ１１，ＢＬ１２，ＢＬ１３，ＢＬ１４，ＢＬ１５，ＢＬ１６，ＢＬ１７，ＢＬ１８，…、複数の第２ビットラインＢＬ２１，ＢＬ２２，ＢＬ２３，ＢＬ２４，ＢＬ２５，ＢＬ２６，ＢＬ２７，ＢＬ２８，…、複数の第３ビットラインＢＬ３１，ＢＬ３２，ＢＬ３３，ＢＬ３４，…、複数のグローバル・ビットラインＧＢＬ１，ＧＢＬ２，ＧＢＬ３，ＧＢＬ４，ＧＢＬ５，ＧＢＬ６，ＧＢＬ７，ＧＢＬ８，…、複数の第１ビットライン・センスアンプ１９２０＿１，１９２０＿２，１９２０＿３，１９２０＿４，１９２０＿５，１９２０＿６，…、複数の第２ビットライン・センスアンプ１９２５＿１，１９２５＿２，１９２５＿３，…、複数の連結部１９３０＿１，１９３０＿２，１９３０＿３，１９３０＿４，１９３０＿５，１９３０＿６，１９３０＿７，１９３０＿８，…、及び複数の制御信号生成部１９５０＿１，１９５０＿２，１９５０＿３，…を具備する。図１９及び図２０で、同じ部材番号は、同じ構成要素を意味する。
【０２５０】
複数の第１メモリセル・ブロック１９１０＿１，１９１０＿２，１９１０＿３，１９１０＿４，１９１０＿５，１９１０＿６，１９１０＿７，１９１０＿８，…それぞれは、複数の第１メモリセルＭＣ１及び複数の第２メモリセルＭＣ２を含む。図１９の第１領域ＳＭＣＢ１は、図２０の第１メモリセルＭＣ１を含み、図１９の第２領域ＳＭＣＢ２は、図２０の第２メモリセルＭＣ２を含む。例えば、図２０の第１メモリセル・ブロック１９１０＿１の第１メモリセルＭＣ１は、図１９のメモリセル・ブロック１９１０＿１の第１領域ＳＭＣＢ１に含まれ、図２０の第１メモリセル・ブロック１９１０＿１の第２メモリセルＭＣ２は、図１９のメモリセル・ブロック１９１０＿１の第２領域ＳＭＣＢ２に含まれる。第１メモリセルＭＣ１は、第１ビットラインＢＬ１１，ＢＬ１２，ＢＬ１３，ＢＬ１４，ＢＬ１５，ＢＬ１６，ＢＬ１７，ＢＬ１８，…のうち対応する第１ビットラインと連結され、第２メモリセルＭＣ２は、第２ビットラインＢＬ２１，ＢＬ２２，ＢＬ２３，ＢＬ２４，ＢＬ２５，ＢＬ２６，ＢＬ２７，ＢＬ２８，…のうち対応する第２ビットラインと連結される。例えば、第１メモリセル・ブロック１９１０＿１の第１メモリセルＭＣ１は、第１ビットラインＢＬ１２と連結され、メモリセル・ブロック１９１０＿１の第２メモリセルＭＣ２は、第２ビットラインＢＬ２２と連結される。
【０２５１】
第１メモリセルＭＣ１、第２メモリセルＭＣ２または第３メモリセルＭＣ３は、１つのトランジスタと、１つのキャパシタとを含む。第１メモリセルＭＣ１の前記トランジスタのゲート及び第１端は、それぞれ対応するワードライン及び対応する第１ビットラインと連結される。第１メモリセルＭＣ１の前記キャパシタは、前記トランジスタの第２端と接地電圧源との間に連結される。第２メモリセルＭＣ２の前記トランジスタのゲート及び第１端は、それぞれ対応するワードライン及び対応する第２ビットラインと連結される。第２メモリセルＭＣ２の前記キャパシタは、前記トランジスタの第２端と接地電圧源との間に連結される。そして、第３メモリセルＭＣ３の前記トランジスタのゲート及び第１端は、それぞれ対応するワードライン及び対応する第３ビットラインと連結される。第３メモリセルＭＣ３の前記キャパシタは、前記トランジスタの第２端と接地電圧源との間に連結される。
【０２５２】
第１メモリセル・ブロック１９１０＿１，１９１０＿２，１９１０＿３，１９１０＿４，１９１０＿５，１９１０＿６，１９１０＿７，１９１０＿８，…、及び第２メモリセル・ブロック１９１５＿１，１９１５＿２，１９１５＿３，１９１５＿４，…の構成及び連結関係については、図１９と関連して詳細に説明したので、以下、詳細な説明は省略する。
【０２５３】
複数の第１ビットライン・センスアンプ１９２０＿１，１９２０＿２，１９２０＿３，１９２０＿４，１９２０＿５，１９２０＿６，…それぞれは、複数の第１メモリセル・ブロック１９１０＿１，１９１０＿２，１９１０＿３，１９１０＿４，１９１０＿５，１９１０＿６，１９１０＿７，１９１０＿８，…のうち対応する第１メモリセル・ブロックの第１メモリセルＭＣ１または第２メモリセルＭＣ２と連結される。すなわち、複数の第１ビットライン・センスアンプ１９２０＿１，１９２０＿２，１９２０＿３，１９２０＿４，１９２０＿５，１９２０＿６，…それぞれは、対応する第１メモリセル・ブロックの第１メモリセルＭＣ１のデータ、または第２メモリセルＭＣ２のデータを感知増幅する。例えば、第１ビットライン・センスアンプ１９２０＿２は、第１メモリセル・ブロック１９１０＿１の第１メモリセルＭＣ１と、第１ビットラインＢＬ１２を介して連結されるか、あるいは第１メモリセル・ブロック１９１０＿１の第２メモリセルＭＣ２と、第２ビットラインＢＬ２２及びグローバル・ビットラインＧＢＬ２を介して連結される。第１ビットライン・センスアンプ１９２０＿１，１９２０＿２，１９２０＿３，１９２０＿４，１９２０＿５，１９２０＿６，…、及び第２ビットライン・センスアンプ１９２５＿１，１９２５＿２，１９２５＿３，１９２５＿４，１９２５＿５，１９２５＿６，１９２５＿７，１９２５＿８，…の連結関係については、図１９と関連して詳細に説明したので、以下、詳細な説明は省略する。
【０２５４】
複数の連結部１９３０＿１，１９３０＿２，１９３０＿３，１９３０＿４，１９３０＿５，１９３０＿６，１９３０＿７，１９３０＿８，…それぞれは、第１制御信号ＣＯＮ＿１１，ＣＯＮ＿１２，ＣＯＮ＿１３，…のうち対応する第１制御信号に応答し、対応する第１ビットラインを、対応する第１ビットライン・センスアンプに連結するか、あるいは第２制御信号ＣＯＮ＿２１，ＣＯＮ＿２２，ＣＯＮ＿２３，…のうち対応する第２制御信号に応答し、対応するグローバル・ビットラインを介して、対応する第２ビットラインを、対応する第１ビットライン・センスアンプに連結する。
【０２５５】
複数の連結部１９３０＿１，１９３０＿２，１９３０＿３，１９３０＿４，１９３０＿５，１９３０＿６，１９３０＿７，１９３０＿８，…それぞれは、図１９のように、第１スイッチング部ＳＷ１及び第２スイッチング部ＳＷ２を具備する。図１９で説明したように、第１スイッチング部ＳＷ１は、対応する第１制御信号に応答し、対応する第１ビットラインと、対応する第１ビットライン・センスアンプとの連結状態を制御し、第２スイッチング部ＳＷ２は、対応する第２制御信号に応答し、対応する第１ビットライン・センスアンプに連結された前記グローバル・ビットラインと、対応する第２ビットラインとの連結状態を制御する。
【０２５６】
図２０では、図１９の第１スイッチング部ＳＷ１及び第２スイッチング部ＳＷ２が、ＮＭＯＳトランジスタである場合について図示している。例えば、連結部１９３０＿１の第１スイッチング部ＳＷ１は、第１制御信号ＣＯＮ＿１２に応答し、第１ビットラインＢＬ１２と、第１ビットライン・センスアンプ１９２０＿２との連結状態を制御するＮＭＯＳトランジスタである。連結部１９３０＿１の第２スイッチング部ＳＷ２は、第２制御信号ＣＯＮ＿２２に応答し、第１ビットライン・センスアンプ１９２０＿２に連結されたグローバル・ビットラインＧＢＬ２と、第２ビットラインＢＬ２２との連結状態を制御するＮＭＯＳトランジスタである。
【０２５７】
図２０の実施形態のように、第１スイッチング部ＳＷ１が、ＮＭＯＳトランジスタである場合、第１スイッチング部ＳＷ１は、対応する第１制御信号が論理ハイ状態である場合にイネーブルされ、対応する第１ビットラインと、対応するビットライン・センスアンプとを連結し、対応する第１制御信号が論理ロー状態である場合にディセーブルされ、対応する第１ビットラインと、対応するビットライン・センスアンプとの連結を遮断する。また、第２スイッチング部ＳＷ２が、ＮＭＯＳトランジスタである場合、第２スイッチング部ＳＷ２は、対応する第２制御信号が論理ハイ状態である場合にイネーブルされ、対応する第２ビットラインと、対応するビットライン・センスアンプとを連結し、対応する第２制御信号が論理ロー状態である場合にディセーブルされ、対応する第２ビットラインと、対応するビットライン・センスアンプとの連結を遮断する。
【０２５８】
図２０では、第１スイッチング部ＳＷ１及び第２スイッチング部ＳＷ２が、ＮＭＯＳトランジスタである場合について図示しているが、本発明がこの場合に限定されるものではなく、第１スイッチング部ＳＷ１及び第２スイッチング部ＳＷ２が、以上の説明のように動作しうるものであるならば、少なくとも１つの他の素子を利用し、第１スイッチング部ＳＷ１及び第２スイッチング部ＳＷ２を具現することもできる。例えば、第１スイッチング部ＳＷ１及び第２スイッチング部ＳＷ２は、ＰＭＯＳトランジスタであり、この場合、第１制御信号ＣＯＮ＿１１，ＣＯＮ＿１２，ＣＯＮ＿１３，…、及び第２制御信号ＣＯＮ＿２１，ＣＯＮ＿２２，ＣＯＮ＿２３，…は、第１スイッチング部ＳＷ１及び第２スイッチング部ＳＷ２が、ＮＭＯＳトランジスタである場合と反対の論理状態を有する。
【０２５９】
複数の制御信号生成部１９５０＿１，１９５０＿２，１９５０＿３，…それぞれは、ロウアドレスＲＡを利用し、対応する第１制御信号及び対応する第２制御信号を生成する。複数の制御信号生成部１９５０＿１，１９５０＿２，１９５０＿３，…の構成及び動作については、図１９で詳細に説明したので、以下、詳細な説明は省略する。
【０２６０】
以下、図１９及び図２０を参照しつつ、本発明の技術的思想による一実施形態による半導体メモリ装置１９００または２０００の動作について説明する。
【０２６１】
複数の第１メモリセルＭＣ１及び複数の第２メモリセルＭＣ２それぞれは、対応するワードラインと連結されている。複数のワードラインのうち１本のワードラインがイネーブルされる場合について、以下で説明する。説明の便宜上、第１メモリセル・ブロック１９１０＿１３の１つの第１メモリセルＭＣ１、第１メモリセル・ブロック１９１０＿４の１つの第２メモリセルＭＣ２、第２メモリセル・ブロック１９１５＿２の１つの第３メモリセルＭＣ３、第１メモリセル・ブロック１９１０＿６の１つの第２メモリセルＭＣ２、第１メモリセル・ブロック１３１０＿８の１つの第１メモリセルＭＣ１、及び第２メモリセル・ブロック１９１５＿４の１つの第３メモリセルＭＣ３に共通に連結されたワードラインＷＬが、イネーブルされると仮定する。ただし、本発明がこの場合に限定されるものではなく、イネーブルされるワードラインの位置によって、半導体メモリ装置１９００または２０００は、以下で説明する方法と類似して動作しうる。また、第１制御信号ＣＯＮ＿１１，ＣＯＮ＿１２，ＣＯＮ＿１３，…それぞれが第１電圧である場合、対応する第１スイッチング部ＳＷ１のトランジスタは、ターンオンされ、第１制御信号ＣＯＮ＿１１，ＣＯＮ＿１２，ＣＯＮ＿１３，…それぞれが第２電圧である場合、対応する第１スイッチング部ＳＷ１のトランジスタは、ターンオフされると仮定する。また、第２制御信号ＣＯＮ＿２１，ＣＯＮ＿２２，ＣＯＮ＿２３，…それぞれが第１電圧である場合、対応する第２スイッチング部ＳＷ２のトランジスタは、ターンオンされ、第２制御信号ＣＯＮ＿２１，ＣＯＮ＿２２，ＣＯＮ＿２３，…それぞれが第２電圧である場合、対応する第２スイッチング部ＳＷ２のトランジスタは、ターンオフされると仮定する。例えば、図２０のように、第１スイッチング部ＳＷ１及び第２スイッチング部ＳＷ２が、ＮＭＯＳトランジスタである場合、前記第１電圧は、ハイレベルの電圧になり、前記第２電圧は、ローレベルの電圧になる。
【０２６２】
イネーブルされるワードラインＷＬのアドレスを利用し、制御信号生成部１９５０＿１，１９５０＿２，１９５０＿３，…それぞれは、対応する第１制御信号及び対応する第２制御信号を生成する。すなわち、制御信号生成部１９５０＿１は、イネーブルされるワードラインＷＬのアドレスを利用し、前記第２電圧の第１制御信号ＣＯＮ＿１１及び前記第２電圧の第２制御信号ＣＯＮ＿２１を生成する。制御信号生成部１９５０＿２は、イネーブルされるワードラインＷＬのアドレスを利用し、前記第２電圧の第１制御信号ＣＯＮ＿１２及び前記第１電圧の第２制御信号ＣＯＮ＿２２を生成する。そして、制御信号生成部１９５０＿３は、イネーブルされるワードラインＷＬのアドレスを利用し、前記第１電圧の第１制御信号ＣＯＮ＿１３及び前記第２電圧の第２制御信号ＣＯＮ＿２３を生成する。すなわち、イネーブルされるワードラインＷＬと連結された第１メモリセルＭＣ１に連結される第１スイッチング部ＳＷ１を制御する第１制御信号ＣＯＮ＿１２は、前記第１電圧の電圧レベルを有する。また、イネーブルされるワードラインＷＬと連結された第２メモリセルＭＣ２に連結される第２スイッチング部ＳＷ２を制御する第２制御信号ＣＯＮ＿２３は、前記第１電圧の電圧レベルを有する。
【０２６３】
以上のような制御信号生成部１９５０＿１，１９５０＿２，１９５０＿３，…の動作によって、第１制御信号ＣＯＮ＿１２及び第２制御信号ＣＯＮ＿２３のみ前記第１電圧の電圧レベルを有し、残りの第１制御信号ＣＯＮ＿１１，ＣＯＮ＿１３，…及び残りの第２制御信号ＣＯＮ＿２１，ＣＯＮ＿２２，…は、前記第２電圧の電圧レベルを有する。従って、第１制御信号ＣＯＮ＿１２と連結される連結部１９３０＿１，１９３０＿３，１９３０＿７，１９３０＿８，…の第１スイッチング部ＳＷ１のトランジスタ、及び第２制御信号ＣＯＮ＿２３と連結される連結部１９３０＿４，１９３０＿６，…の第２スイッチング部ＳＷ２のトランジスタは、ターンオンされ、残りの第１スイッチング部ＳＷ１のトランジスタ、及び残りの第２スイッチング部ＳＷ２のトランジスタは、ターンオフされる。従って、第１ビットライン・センスアンプ１９２０＿２は、第１ビットラインＢＬ１２及び第１ビットラインＢＬ１４と連結され、第１ビットライン・センスアンプ１９２０＿３は、第２ビットラインＢＬ２３と連結される。そして、第１ビットライン・センスアンプ１９２０＿５は、第２ビットラインＢＬ２６と連結され、第１ビットライン・センスアンプ１９２０＿６は、第１ビットラインＢＬ１７及び第１ビットラインＢＬ１８と連結される。
【０２６４】
第１ビットライン・センスアンプ１９２０＿２は、イネーブルされたワードラインＷＬに連結された第１メモリセル・ブロック１９１０＿３の第１メモリセルＭＣ１のデータを、第１ビットラインＢＬ１４を介して伝送されて感知増幅する。第１ビットライン・センスアンプ１９２０＿３は、イネーブルされたワードラインＷＬに連結された第１メモリセル・ブロック１９１０＿４の第２メモリセルＭＣ２のデータを、第２ビットラインＢＬ２３及びグローバル・ビットラインＧＢＬ４を介して伝送されて感知増幅する。第２ビットライン・センスアンプ１９２５＿１は、イネーブルされたワードラインＷＬに連結された第２メモリセル・ブロック１９１５＿２の第３メモリセルＭＣ３のデータを、第３ビットラインＢＬ３２を介して伝送されて感知増幅する。第１ビットライン・センスアンプ１９２０＿５は、イネーブルされたワードラインＷＬに連結された第１メモリセル・ブロック１９１０＿６の第２メモリセルＭＣ２のデータを、第２ビットラインＢＬ２６及びグローバル・ビットラインＧＢＬ６を介して伝送されて感知増幅する。第１ビットライン・センスアンプ１９２０＿６は、イネーブルされたワードラインＷＬに連結された第１メモリセル・ブロック１９１０＿８の第１メモリセルＭＣ１のデータを、第１ビットラインＢＬ１８を介して伝送されて感知増幅する。第２ビットライン・センスアンプ１９２５＿３は、イネーブルされたワードラインＷＬに連結されたメモリセル・ブロック１９１５＿４の第３メモリセルＭＣ３のデータを、第３ビットラインＢＬ３４を介して伝送されて感知増幅する。
【０２６５】
連結部１９３０＿１，１９３０＿７，…の第１スイッチング部ＳＷ１もイネーブルされているが、第１ビットラインＢＬ１２，ＢＬ１７，…と連結された第１メモリセルＭＣ１は、イネーブルされたワードラインＷＬに連結されていないので、第１ビットライン・センスアンプ１９２０＿２，１９２０＿６，…は、第１メモリセル・ブロック１９１０＿１，１９１０＿７，…の第１メモリセルＭＣ１のデータを感知増幅しない。
【０２６６】
もし半導体メモリ装置１９００または２０００がプリチャージ動作を行う場合には、複数の制御信号生成部１９５０＿１，１９５０＿２，１９５０＿３，…は、第３電圧の第１制御信号ＣＯＮ＿１１，ＣＯＮ＿１２，ＣＯＮ＿１３，…、及び第２制御信号ＣＯＮ＿２１，ＣＯＮ＿２２，ＣＯＮ＿２３，…を生成する。第１制御信号ＣＯＮ＿１１，ＣＯＮ＿１２，ＣＯＮ＿１３，…、及び第２制御信号ＣＯＮ＿２１，ＣＯＮ＿２２，ＣＯＮ＿２３，…が、前記第３電圧である場合、第１スイッチング部ＳＷ１及び第２スイッチング部ＳＷ２は、いずれもイネーブルされ、半導体メモリ装置１９００または２０００は、プリチャージ動作を行う。第１スイッチング部ＳＷ１及び第２スイッチング部ＳＷ２が、図２０のように、ＮＭＯＳトランジスタである場合、前記第１電圧は、前記第２電圧及び前記第３電圧より高い電圧レベルを有し、前記第３電圧は、前記第２電圧より高い電圧レベルを有する。もし第１スイッチング部ＳＷ１及び第２スイッチング部ＳＷ２がＰＭＯＳトランジスタである場合には、前記第１電圧は、前記第２電圧及び前記第３電圧より低い電圧レベルを有し、前記第３電圧は、前記第２電圧より低い電圧レベルを有する。
【０２６７】
図２１は、本発明の技術的思想による他の一実施形態による半導体メモリ装置２１００のブロック図である。
【０２６８】
図２１を参照すれば、半導体メモリ装置２１００は、複数の第１メモリセル・ブロック１９１０＿１，１９１０＿２，１９１０＿３，１９１０＿４，１９１０＿５，１９１０＿６，１９１０＿７，１９１０＿８，…、複数の第２メモリセル・ブロック１９１５＿１，１９１５＿２，１９１５＿３，１９１５＿４，…、複数の第１ビットラインＢＬ１１，ＢＬ１２，ＢＬ１３，ＢＬ１４，ＢＬ１５，ＢＬ１６，ＢＬ１７，ＢＬ１８，…、複数の第２ビットラインＢＬ２１，ＢＬ２２，ＢＬ２３，ＢＬ２４，ＢＬ２５，ＢＬ２６，ＢＬ２７，ＢＬ２８，…、複数の第３ビットラインＢＬ３１，ＢＬ３２，ＢＬ３３，ＢＬ３４，…、複数のグローバル・ビットラインＧＢＬ１，ＧＢＬ２，ＧＢＬ３，ＧＢＬ４，ＧＢＬ５，ＧＢＬ６，ＧＢＬ７，ＧＢＬ８，…、複数の第１ビットライン・センスアンプ１９２０＿１，１９２０＿２，１９２０＿３，１９２０＿４，１９２０＿５，１９２０＿６，…、複数の第２ビットライン・センスアンプ１９２５＿１，１９２５＿２，１９２５＿３，…、複数の連結部１９３０＿１，１９３０＿２，１９３０＿３，１９３０＿４，１９３０＿５，１９３０＿６，１９３０＿７，１９３０＿８，…、複数の制御信号生成部１９５０＿１，１９５０＿２，１９５０＿３，…、及び複数のシールドラインＳＬ１，ＳＬ２，ＳＬ３，ＳＬ４，…を具備する。
【０２６９】
図１９ないし図２１で、同じ部材番号は、同じ構成要素を意味する。すなわち、図２１の複数の第１メモリセル・ブロック１９１０＿１，１９１０＿２，１９１０＿３，１９１０＿４，１９１０＿５，１９１０＿６，１９１０＿７，１９１０＿８，…、複数の第２メモリセル・ブロック１９１５＿１，１９１５＿２，１９１５＿３，１９１５＿４，…、複数の第１ビットラインＢＬ１１，ＢＬ１２，ＢＬ１３，ＢＬ１４，ＢＬ１５，ＢＬ１６，ＢＬ１７，ＢＬ１８，…、複数の第２ビットラインＢＬ２１，ＢＬ２２，ＢＬ２３，ＢＬ２４，ＢＬ２５，ＢＬ２６，ＢＬ２７，ＢＬ２８，…、複数の第３ビットラインＢＬ３１，ＢＬ３２，ＢＬ３３，ＢＬ３４，…、複数のグローバル・ビットラインＧＢＬ１，ＧＢＬ２，ＧＢＬ３，ＧＢＬ４，ＧＢＬ５，ＧＢＬ６，ＧＢＬ７，ＧＢＬ８，…、複数の第１ビットライン・センスアンプ１９２０＿１，１９２０＿２，１９２０＿３，１９２０＿４，１９２０＿５，１９２０＿６，…、複数の第２ビットライン・センスアンプ１９２５＿１，１９２５＿２，１９２５＿３，…、複数の連結部１９３０＿１，１９３０＿２，１９３０＿３，１９３０＿４，１９３０＿５，１９３０＿６，１９３０＿７，１９３０＿８，…、及び複数の制御信号生成部１９５０＿１，１９５０＿２，１９５０＿３，…は、図１９と関連して説明したので、以下、詳細な説明は省略する。また、図２０の複数の第１メモリセル・ブロック１９１０＿１，１９１０＿２，１９１０＿３，１９１０＿４，１９１０＿５，１９１０＿６，１９１０＿７，１９１０＿８，…、及び複数の連結部１９３０＿１，１９３０＿２，１９３０＿３，１９３０＿４，１９３０＿５，１９３０＿６，１９３０＿７，１９３０＿８，…は、図１９のように具現され、これと係わっては、図１９と関連して説明したので、以下、詳細な説明は省略する。
【０２７０】
複数のシールドラインＳＬ１，ＳＬ２，ＳＬ３，ＳＬ４，…それぞれは、グローバル・ビットラインＧＢＬ１，ＧＢＬ２，ＧＢＬ３，ＧＢＬ４，ＧＢＬ５，ＧＢＬ６，ＧＢＬ７，ＧＢＬ８，…が形成されるレイヤと同じレイヤで、グローバル・ビットラインＧＢＬ１，ＧＢＬ２，ＧＢＬ３，ＧＢＬ４，ＧＢＬ５，ＧＢＬ６，ＧＢＬ７，ＧＢＬ８，…間に形成される。例えば、シールドラインＳＬ１は、グローバル・ビットラインＧＢＬ１と、グローバル・ビットラインＧＢＬ５との間；グローバル・ビットラインＧＢＬ２と、グローバル・ビットラインＧＢＬ７との間；に形成され、シールドラインＳＬ２は、グローバル・ビットラインＧＢＬ４と、グローバル・ビットラインＧＢＬ６との間；グローバル・ビットラインＧＢＬ３と、グローバル・ビットラインＧＢＬ８との間；に形成される。残りのシールドラインＳＬ３、ＳＬ４，…それぞれも、対応するグローバル・ビットラインと、前記第１方向に隣接したグローバル・ビットラインとの間に形成される。
【０２７１】
シールドラインＳＬ１，ＳＬ２，ＳＬ３，ＳＬ４，…それぞれは、一定の電圧レベルを維持する。例えば、シールドラインＳＬ１，ＳＬ２，ＳＬ３，ＳＬ４，…は、接地電圧の電圧レベルを維持する。従って、シールドラインＳＬ１，ＳＬ２，ＳＬ３，ＳＬ４，…それぞれは、対応するグローバル・ビットライン間のカップリングを相殺する。例えば、シールドラインＳＬ１は、グローバル・ビットラインＧＢＬ１と、グローバル・ビットラインＧＢＬ５とのカップリング；グローバル・ビットラインＧＢＬ２と、グローバル・ビットラインＧＢＬ７との間のカップリング；を相殺し、シールドラインＳＬ２は、グローバル・ビットラインＧＢＬ４と、グローバル・ビットラインＧＢＬ６とのカップリング；グローバル・ビットラインＧＢＬ３と、グローバル・ビットラインＧＢＬ８との間のカップリング；を相殺する。残りのシールドラインＳＬ３、ＳＬ４，…それぞれも、対応するグローバル・ビットラインと、前記第１方向に隣接したグローバル・ビットラインとのカップリングを相殺する。
【０２７２】
図１９ないし図２１の半導体メモリ装置１９００，２０００，２１００は、オープン・ビットライン構造を有する場合について図示している。ただし、本発明がこの場合に限定されるものではなく、図１９ないし図２１の半導体メモリ装置１９００，２０００，２１００がフォールデッド・ビットライン構造を有することもできる。例えば、第１ビットライン・センスアンプ１９２０＿１，１９２０＿２，１９２０＿３，１９２０＿４，１９２０＿５，１９２０＿６，…それぞれの入力端及び反転入力端に対応する第１ビットライン及び対応する第２ビットラインのうち１本のビットライン、並びに他の１本のビットラインが連結される。また、第２ビットライン・センスアンプ１９２５＿１，１９２５＿２，１９２５＿３，１９２５＿４，１９２５＿５，１９２５＿６，１９２５＿７，１９２５＿８，…それぞれの入力端及び反転入力端に対応する第３ビットライン、並びに対応する他の第３ビットラインが連結される。
【０２７３】
図２２は、本発明の技術的思想による他の一実施形態による半導体メモリ装置２２００のブロック図である。
【０２７４】
図２２を参照すれば、半導体メモリ装置２２００は、複数の第１メモリセル・ブロック２２１０＿１，２２１０＿２，２２１０＿３，２２１０＿４，２２１０＿５，２２１０＿６，２２１０＿７，２２１０＿８，…、複数の第２メモリセル・ブロック２２１５＿１，２２１５＿２，２２１５＿３，２２１５＿４，…、複数の第１ビットラインＢＬ１１，ＢＬ１２，ＢＬ１３，ＢＬ１４，ＢＬ１５，ＢＬ１６，ＢＬ１７，ＢＬ１８，…、複数の第２ビットラインＢＬ２１，ＢＬ２２，ＢＬ２３，ＢＬ２４，ＢＬ２５，ＢＬ２６，ＢＬ２７，ＢＬ２８，…、複数の第３ビットラインＢＬ３１，ＢＬ３２，ＢＬ３３，ＢＬ３４，…、複数のグローバル・ビットラインＧＢＬ１，ＧＢＬ２，ＧＢＬ３，ＧＢＬ４，ＧＢＬ５，ＧＢＬ６，ＧＢＬ７，ＧＢＬ８，…、複数の第１ビットライン・センスアンプ２２２０＿１，２２２０＿２，２２２０＿３，２２２０＿４，２２２０＿５，２２２０＿６，…、複数の第２ビットライン・センスアンプ２２２５＿１，２２２５＿２，２２２５＿３，…、複数の連結部２２３０＿１，２２３０＿２，２２３０＿３，２２３０＿４，２２３０＿５，２２３０＿６，２２３０＿７，２２３０＿８，…、及び複数の制御信号生成部２２５０＿１，２２５０＿２，２２５０＿３，…を具備する。
【０２７５】
図２２の半導体メモリ装置２２００は、図１９の半導体メモリ装置１９００と、連結部２２３０＿１，２２３０＿２，２２３０＿３，２２３０＿４，２２３０＿５，２２３０＿６，２２３０＿７，２２３０＿８，…の位置が異なり、残りの構成要素は同一である。さらに具体的には、図２２の半導体メモリ装置２２００の第２スイッチング部ＳＷ２の位置と、図１９の半導体メモリ装置１９００の第２スイッチング部ＳＷ２の位置とが異なる。以下、連結部２２３０＿１，２２３０＿２，２２３０＿３，２２３０＿４，２２３０＿５，２２３０＿６，２２３０＿７，２２３０＿８，…の位置が変更されることによって、図１９と異なる部分について説明し、残りの部分は、図１９と同一であるので、詳細な説明を省略する。
【０２７６】
複数の連結部２２３０＿１，２２３０＿２，２２３０＿３，２２３０＿４，２２３０＿５，２２３０＿６，２２３０＿７，２２３０＿８，…それぞれは、第１制御信号ＣＯＮ＿１１，ＣＯＮ＿１２，ＣＯＮ＿１３，…のうち対応する第１制御信号に応答し、対応する第１ビットラインを、対応する第１ビットライン・センスアンプに連結するか、あるいは第２制御信号ＣＯＮ＿２１，ＣＯＮ＿２２，ＣＯＮ＿２３，…のうち対応する第２制御信号に応答し、対応するグローバル・ビットラインを介して、対応する第２ビットラインを、対応する第１ビットライン・センスアンプに連結する。
【０２７７】
複数の連結部２２３０＿１，２２３０＿２，２２３０＿３，２２３０＿４，２２３０＿５，２２３０＿６，２２３０＿７，２２３０＿８，…それぞれは、第１スイッチング部ＳＷ１及び第２スイッチング部ＳＷ２を具備する。第１スイッチング部ＳＷ１は、対応する第１制御信号に応答し、対応する第１ビットラインと、対応する第１ビットライン・センスアンプとの連結状態を制御する。第２スイッチング部ＳＷ２は、対応する第２制御信号に応答し、対応する第２ビットラインに連結された前記グローバル・ビットラインと、対応する第１ビットライン・センスアンプとの連結状態を制御する。例えば、連結部２２３０＿１の第１スイッチング部ＳＷ１は、第１制御信号ＣＯＮ＿１２に応答し、第１ビットラインＢＬ１２と、第１ビットライン・センスアンプ２２２０＿２との連結状態を制御する。連結部２２３０＿１の第２スイッチング部ＳＷ２は、第２制御信号ＣＯＮ＿２１に応答し、第２ビットラインＢＬ２２に連結されたグローバル・ビットラインＧＢＬ２と、第１ビットライン・センスアンプ２２２０＿２との連結状態を制御する。
【０２７８】
複数の連結部２２３０＿１，２２３０＿２，２２３０＿３，２２３０＿４，２２３０＿５，２２３０＿６，２２３０＿７，２２３０＿８，…それぞれに含まれた第１スイッチング部ＳＷ１及び第２スイッチング部ＳＷ２は、一つだけイネーブルされるか、あるいは二つともディセーブルされる。第１スイッチング部ＳＷ１が、前記第１制御信号に応答してディセーブルされた場合、第２スイッチング部ＳＷ２は、対応する前記第２制御信号に応答し、イネーブルまたはディセーブルされる。そして、第２スイッチング部ＳＷ２が、前記第２制御信号に応答してディセーブルされた場合、第１スイッチング部ＳＷ１は、対応する前記第１制御信号に応答し、イネーブルまたはディセーブルされる。第１スイッチング部ＳＷ１がイネーブルされた場合、第１スイッチング部ＳＷ１は、対応する第１ビットラインと、対応する第１ビットライン・センスアンプとを連結し、第１スイッチング部ＳＷ１がディセーブルされた場合、第１スイッチング部ＳＷ１は、対応する第１ビットラインと、対応する第１ビットライン・センスアンプとの連結を遮断する。また、第２スイッチング部ＳＷ２がイネーブルされた場合、第２スイッチング部ＳＷ２は、対応するグローバル・ビットラインと、対応するビットライン・センスアンプとを連結し、第２スイッチング部ＳＷ２がディセーブルされた場合、第２スイッチング部ＳＷ２は、対応するグローバル・ビットラインと、対応する第１ビットライン・センスアンプとの連結を遮断する。
【０２７９】
例えば、第１メモリセル・ブロック２２１０＿３の第１領域ＳＭＣＢ１の前記第１メモリセルのうち１つの第１メモリセルに連結されているワードラインがイネーブルされた場合、連結部２２３０＿３の第１スイッチング部ＳＷ１は、第１制御信号ＣＯＮ＿１２に応答し、第１ビットラインＢＬ１３と、第１ビットライン・センスアンプ２２２０＿２とを連結し、連結部２２３０＿３の第２スイッチング部ＳＷ２は、第２制御信号ＣＯＮ＿２２に応答し、グローバル・ビットラインＧＢＬ３と、第１ビットライン・センスアンプ２２２０＿２との連結を遮断する。
【０２８０】
第１スイッチング部ＳＷ１及び第２スイッチング部ＳＷ２は、対応する第１ビットライン・センスアンプと、対応する第１メモリセル・ブロックとの間に形成される。すなわち、第１スイッチング部ＳＷ１及び第２スイッチング部ＳＷ２は、前記第１メモリセル・ブロックのエッジに形成される。図１９は、第２スイッチング部ＳＷ２が対応するメモリセル・ブロックの中央に対応する位置に形成される場合に係わる実施形態であり、図２２は、第２スイッチング部ＳＷ２が対応するメモリセル・ブロックのエッジに形成される場合に係わる実施形態である。例えば、連結部２２３０＿３の第１スイッチング部ＳＷ１及び第２スイッチング部ＳＷ２は、第１ビットライン・センスアンプ２２２０＿２と、第１メモリセル・ブロック２２１０＿３との間に形成される。他の例として、連結部２２３０＿４の第１スイッチング部ＳＷ１及び第２スイッチング部ＳＷ２は、第１ビットライン・センスアンプ２２２０＿３と、第１メモリセル・ブロック２２１０＿４との間に形成される。
【０２８１】
第２ビットラインＢＬ２１，ＢＬ２２，ＢＬ２３，ＢＬ２４，ＢＬ２５，ＢＬ２６，ＢＬ２７，ＢＬ２８，…それぞれに連結されたグローバル・ビットラインＧＢＬ１，ＧＢＬ２，ＧＢＬ３，ＧＢＬ４，ＧＢＬ５，ＧＢＬ６，ＧＢＬ７，ＧＢＬ８，…それぞれは、連結部２２３０＿１，２２３０＿２，２２３０＿３，２２３０＿４，２２３０＿５，２２３０＿６，…のうち対応する連結部の第２スイッチング部ＳＷ２を介して、第１ビットライン・センスアンプ２２２０＿１，２２２０＿２，２２２０＿３，２２２０＿４，２２２０＿５，２２２０＿６，…のうち対応するビットライン・センスアンプと連結されたり遮断されたりする。例えば、第２ビットラインＢＬ２１に連結されたグローバル・ビットラインＧＢＬ１は、連結部２２３０＿２の第２スイッチング部ＳＷ２を介して、第１ビットライン・センスアンプ２２２０＿１と連結されたり遮断されたりする。
【０２８２】
図２３は、図２２の半導体メモリ装置２２００の一実施形態による半導体メモリ装置２３００の回路図である。
【０２８３】
図２２及び図２３を参照すれば、半導体メモリ装置２３００は、複数の第１メモリセル・ブロック２２１０＿１，２２１０＿２，２２１０＿３，２２１０＿４，２２１０＿５，２２１０＿６，２２１０＿７，２２１０＿８，…、複数の第２メモリセル・ブロック２２１５＿１，２２１５＿２，２２１５＿３，２２１５＿４，…、複数の第１ビットラインＢＬ１１，ＢＬ１２，ＢＬ１３，ＢＬ１４，ＢＬ１５，ＢＬ１６，ＢＬ１７，ＢＬ１８，…、複数の第２ビットラインＢＬ２１，ＢＬ２２，ＢＬ２３，ＢＬ２４，ＢＬ２５，ＢＬ２６，ＢＬ２７，ＢＬ２８，…、複数の第３ビットラインＢＬ３１，ＢＬ３２，ＢＬ３３，ＢＬ３４，…、複数のグローバル・ビットラインＧＢＬ１，ＧＢＬ２，ＧＢＬ３，ＧＢＬ４，ＧＢＬ５，ＧＢＬ６，ＧＢＬ７，ＧＢＬ８，…、複数の第１ビットライン・センスアンプ２２２０＿１，２２２０＿２，２２２０＿３，２２２０＿４，２２２０＿５，２２２０＿６，…、複数の第２ビットライン・センスアンプ２２２５＿１，２２２５＿２，２２２５＿３，…、複数の連結部２２３０＿１，２２３０＿２，２２３０＿３，２２３０＿４，２２３０＿５，２２３０＿６，２２３０＿７，２２３０＿８，…、及び複数の制御信号生成部２２５０＿１，２２５０＿２，２２５０＿３，…を具備する。図２２及び図２３で、同じ部材番号は、同じ構成要素を意味する。
【０２８４】
複数の第１メモリセル・ブロック２２１０＿１，２２１０＿２，２２１０＿３，２２１０＿４，２２１０＿５，２２１０＿６，２２１０＿７，２２１０＿８，…それぞれは、複数の第１メモリセルＭＣ１及び複数の第２メモリセルＭＣ２を含む。図２２の第１領域ＳＭＣＢ１は、図２３の第１メモリセルＭＣ１を含み、図２２の第２領域ＳＭＣＢ２は、図２３の第２メモリセルＭＣ２を含む。例えば、図２３の第１メモリセル・ブロック２２１０＿１の第１メモリセルＭＣ１は、図２２の第１メモリセル・ブロック２２１０＿１の第１領域ＳＭＣＢ１に含まれ、図２３の第１メモリセル・ブロック２２１０＿１の第２メモリセルＭＣ２は、図２２の第１メモリセル・ブロック２２１０＿１の第２領域ＳＭＣＢ２に含まれる。第１メモリセルＭＣ１は、第１ビットラインＢＬ１１，ＢＬ１２，ＢＬ１３，ＢＬ１４，ＢＬ１５，ＢＬ１６，ＢＬ１７，ＢＬ１８，…のうち対応する第１ビットラインと連結され、第２メモリセルＭＣ２は、第２ビットラインＢＬ２１，ＢＬ２２，ＢＬ２３，ＢＬ２４，ＢＬ２５，ＢＬ２６，ＢＬ２７，ＢＬ２８，…のうち対応する第２ビットラインと連結される。例えば、第１メモリセル・ブロック２２１０＿１の第１メモリセルＭＣ１は、第１ビットラインＢＬ１２と連結され、第１メモリセル・ブロック２２１０＿１の第２メモリセルＭＣ２は、第２ビットラインＢＬ２２と連結される。
【０２８５】
第１メモリセルＭＣ１、第２メモリセルＭＣ２または第３メモリセルＭＣ３は、１つのトランジスタと、１つのキャパシタとを含む。第１メモリセルＭＣ１、第２メモリセルＭＣ２及び第３メモリセルＭＣ３の構成については、図２０と関連して詳細に説明したので、以下、詳細な説明は省略する。第１メモリセル・ブロック２２１０＿１，２２１０＿２，２２１０＿３，２２１０＿４，２２１０＿５，２２１０＿６，２２１０＿７，２２１０＿８，…、及び第２メモリセル・ブロック２２１５＿１，２２１５＿２，２２１５＿３，２２１５＿４，…の構成及び連結関係については、図２１と関連して詳細に説明したので、以下、詳細な説明は省略する。
【０２８６】
複数の第１ビットライン・センスアンプ２２２０＿１，２２２０＿２，２２２０＿３，２２２０＿４，２２２０＿５，２２２０＿６，…それぞれは、複数の第１メモリセル・ブロック２２１０＿１，２２１０＿２，２２１０＿３，２２１０＿４，２２１０＿５，２２１０＿６，２２１０＿７，２２１０＿８，…のうち対応する第１メモリセル・ブロックの第１メモリセルＭＣ１または第２メモリセルＭＣ２と連結される。複数の第２ビットライン・センスアンプ２２２５＿１，２２２５＿２，２２２５＿３，…それぞれは、複数の第２メモリセル・ブロック２２１５＿１，２２１５＿２，２２１５＿３，２２１５＿４，…のうち対応する第２メモリセル・ブロックの第３メモリセルＭＣ３と連結される。第１ビットライン・センスアンプ２２２０＿１，２２２０＿２，２２２０＿３，２２２０＿４，２２２０＿５，２２２０＿６，…及び第２ビットライン・センスアンプ２２２５＿１，２２２５＿２，２２２５＿３，…の連結関係については、図１９と関連して詳細に説明したので、以下、詳細な説明は省略する。
【０２８７】
複数の連結部２２３０＿１，２２３０＿２，２２３０＿３，２２３０＿４，２２３０＿５，２２３０＿６，２２３０＿７，２２３０＿８，…それぞれは、第１制御信号ＣＯＮ＿１１，ＣＯＮ＿１２，ＣＯＮ＿１３，…のうち対応する第１制御信号に応答し、対応する第１ビットラインを、対応する第１ビットライン・センスアンプに連結するか、あるいは第２制御信号ＣＯＮ＿２１，ＣＯＮ＿２２，ＣＯＮ＿２３，…のうち対応する第２制御信号に応答し、対応するグローバル・ビットラインを介して、対応する第２ビットラインを、対応する第１ビットライン・センスアンプに連結する。
【０２８８】
複数の連結部２２３０＿１，２２３０＿２，２２３０＿３，２２３０＿４，２２３０＿５，２２３０＿６，２２３０＿７，２２３０＿８，…それぞれは、図１９のように、第１スイッチング部ＳＷ１及び第２スイッチング部ＳＷ２を具備する。図２２で説明したように、第１スイッチング部ＳＷ１は、対応する第１制御信号に応答し、対応する第１ビットラインと、対応する第１ビットライン・センスアンプとの連結状態を制御し、第２スイッチング部ＳＷ２は、対応する第２制御信号に応答し、対応する第２ビットラインに連結された前記グローバル・ビットラインと、対応する第１ビットライン・センスアンプとの連結状態を制御する。
【０２８９】
図２３では、図２２の第１スイッチング部ＳＷ１及び第２スイッチング部ＳＷ２が、ＮＭＯＳトランジスタである場合について図示している。例えば、連結部２２３０＿１の第１スイッチング部ＳＷ１は、第１制御信号ＣＯＮ＿１２に応答し、第１ビットラインＢＬ１２と、第１ビットライン・センスアンプ２２２０＿２との連結状態を制御するＮＭＯＳトランジスタである。連結部２２３０＿１の第２スイッチング部ＳＷ２は、第２制御信号ＣＯＮ＿２２に応答し、第２ビットラインＢＬ２２に連結されたグローバル・ビットラインＧＢＬ２と、第１ビットライン・センスアンプ２２２０＿２との連結状態を制御するＮＭＯＳトランジスタである。
【０２９０】
図２２の実施形態のように、第１スイッチング部ＳＷ１が、ＮＭＯＳトランジスタである場合、第１スイッチング部ＳＷ１は、対応する第１制御信号が論理ハイ状態である場合にイネーブルされ、対応する第１ビットラインと、対応するビットライン・センスアンプとを連結し、対応する第１制御信号が論理ロー状態である場合にディセーブルされ、対応する第１ビットラインと、対応するビットライン・センスアンプとの連結を遮断する。また、第２スイッチング部ＳＷ２が、ＮＭＯＳトランジスタである場合、第２スイッチング部ＳＷ２は、対応する第２制御信号が論理ハイ状態である場合にイネーブルされ、対応する第２ビットラインと、対応するビットライン・センスアンプとを連結し、対応する第２制御信号が論理ロー状態である場合にディセーブルされ、対応する第２ビットラインと、対応するビットライン・センスアンプとの連結を遮断する。
【０２９１】
図２２では、第１スイッチング部ＳＷ１及び第２スイッチング部ＳＷ２が、ＮＭＯＳトランジスタである場合について図示しているが、本発明がこの場合に限定されるものではなく、第１スイッチング部ＳＷ１及び第２スイッチング部ＳＷ２が、以上の説明のように動作しうるものであるならば、少なくとも１つの他の素子を利用し、第１スイッチング部ＳＷ１及び第２スイッチング部ＳＷ２を具現することもできる。例えば、第１スイッチング部ＳＷ１及び第２スイッチング部ＳＷ２は、ＰＭＯＳトランジスタであり、この場合、第１制御信号ＣＯＮ＿１１，ＣＯＮ＿１２，ＣＯＮ＿１３，…、及び第２制御信号ＣＯＮ＿２１，ＣＯＮ＿２２，ＣＯＮ＿２３，…は、第１スイッチング部ＳＷ１及び第２スイッチング部ＳＷ２が、ＮＭＯＳトランジスタである場合と反対の論理状態を有する。
【０２９２】
複数の制御信号生成部２２５０＿１，２２５０＿２，２２５０＿３，…それぞれは、ロウアドレスＲＡを利用し、対応する第１制御信号及び対応する第２制御信号を生成する。複数の制御信号生成部２２５０＿１，２２５０＿２，２２５０＿３，…の構成及び動作については、図１９と関連して詳細に説明したので、以下、詳細な説明は省略する。
【０２９３】
図２２の半導体メモリ装置２２００及び図２３のメモリ装置２３００は、図１９の半導体メモリ装置１９００及び図２０の半導体メモリ装置２０００と、第２スイッチング部ＳＷ２の位置が異なるだけであって同一に動作するので、図２２の半導体メモリ装置２２００及び図２３の半導体メモリ装置２３００の動作についての詳細な説明は省略する。
図２４は、本発明の技術的思想による他の一実施形態による半導体メモリ装置２４００のブロック図である。
【０２９４】
図２４を参照すれば、半導体メモリ装置２４００は、複数の第１メモリセル・ブロック２２１０＿１，２２１０＿２，２２１０＿３，２２１０＿４，２２１０＿５，２２１０＿６，２２１０＿７，２２１０＿８，…、複数の第２メモリセル・ブロック２２１５＿１，２２１５＿２，２２１５＿３，２２１５＿４，…、複数の第１ビットラインＢＬ１１，ＢＬ１２，ＢＬ１３，ＢＬ１４，ＢＬ１５，ＢＬ１６，ＢＬ１７，ＢＬ１８，…、複数の第２ビットラインＢＬ２１，ＢＬ２２，ＢＬ２３，ＢＬ２４，ＢＬ２５，ＢＬ２６，ＢＬ２７，ＢＬ２８，…、複数の第３ビットラインＢＬ３１，ＢＬ３２，ＢＬ３３，ＢＬ３４，…、複数のグローバル・ビットラインＧＢＬ１，ＧＢＬ２，ＧＢＬ３，ＧＢＬ４，ＧＢＬ５，ＧＢＬ６，ＧＢＬ７，ＧＢＬ８，…、複数の第１ビットライン・センスアンプ２２２０＿１，２２２０＿２，２２２０＿３，２２２０＿４，２２２０＿５，２２２０＿６，…、複数の第２ビットライン・センスアンプ２２２５＿１，２２２５＿２，２２２５＿３，…、複数の連結部２２３０＿１，２２３０＿２，２２３０＿３，２２３０＿４，２２３０＿５，２２３０＿６，２２３０＿７，２２３０＿８，…、複数の制御信号生成部２２５０＿１，２２５０＿２，２２５０＿３，…、及び複数のシールドラインＳＬ１，ＳＬ２，ＳＬ３，ＳＬ４，…を具備する。
【０２９５】
図２２ないし図２４で、同じ部材番号は、同じ構成要素を意味する。すなわち、図２４の複数の第１メモリセル・ブロック２２１０＿１，２２１０＿２，２２１０＿３，２２１０＿４，２２１０＿５，２２１０＿６，２２１０＿７，２２１０＿８，…、複数の第２メモリセル・ブロック２２１５＿１，２２１５＿２，２２１５＿３，２２１５＿４，…、複数の第１ビットラインＢＬ１１，ＢＬ１２，ＢＬ１３，ＢＬ１４，ＢＬ１５，ＢＬ１６，ＢＬ１７，ＢＬ１８，…、複数の第２ビットラインＢＬ２１，ＢＬ２２，ＢＬ２３，ＢＬ２４，ＢＬ２５，ＢＬ２６，ＢＬ２７，ＢＬ２８，…、複数の第３ビットラインＢＬ３１，ＢＬ３２，ＢＬ３３，ＢＬ３４，…、複数のグローバル・ビットラインＧＢＬ１，ＧＢＬ２，ＧＢＬ３，ＧＢＬ４，ＧＢＬ５，ＧＢＬ６，ＧＢＬ７，ＧＢＬ８，…、複数の第１ビットライン・センスアンプ２２２０＿１，２２２０＿２，２２２０＿３，２２２０＿４，２２２０＿５，２２２０＿６，…、複数の第２ビットライン・センスアンプ２２２５＿１，２２２５＿２，２２２５＿３，…、複数の連結部２２３０＿１，２２３０＿２，２２３０＿３，２２３０＿４，２２３０＿５，２２３０＿６，２２３０＿７，２２３０＿８，…、及び複数の制御信号生成部２２５０＿１，２２５０＿２，２２５０＿３，…は、図２２と関連して説明したので、以下、詳細な説明は省略する。また、図２４の第１メモリセル・ブロック２２１０＿１，２２１０＿２，２２１０＿３，２２１０＿４，２２１０＿５，２２１０＿６，２２１０＿７，２２１０＿８，…、及び複数の連結部２２３０＿１，２２３０＿２，２２３０＿３，２２３０＿４，２２３０＿５，２２３０＿６，２２３０＿７，２２３０＿８，…は、図２３のように具現され、これと係わっては、図２３と関連して説明したので、以下、詳細な説明は省略する。
【０２９６】
複数のシールドラインＳＬ１，ＳＬ２，ＳＬ３，ＳＬ４，…それぞれは、グローバル・ビットラインＧＢＬ１，ＧＢＬ２，ＧＢＬ３，ＧＢＬ４，ＧＢＬ５，ＧＢＬ６，ＧＢＬ７，ＧＢＬ８，…が形成されるレイヤと同じレイヤで、グローバル・ビットラインＧＢＬ１，ＧＢＬ２，ＧＢＬ３，ＧＢＬ４，ＧＢＬ５，ＧＢＬ６，ＧＢＬ７，ＧＢＬ８，…間に形成される。例えば、シールドラインＳＬ１は、グローバル・ビットラインＧＢＬ１と、グローバル・ビットラインＧＢＬ５との間；グローバル・ビットラインＧＢＬ２と、グローバル・ビットラインＧＢＬ７との間；に形成され、シールドラインＳＬ２は、グローバル・ビットラインＧＢＬ４と、グローバル・ビットラインＧＢＬ６との間；グローバル・ビットラインＧＢＬ３と、グローバル・ビットラインＧＢＬ８との間；に形成される。残りのシールドラインＳＬ３、ＳＬ４，…それぞれも、対応するグローバル・ビットラインと、前記第１方向に隣接したグローバル・ビットラインとの間に形成される。
【０２９７】
シールドラインＳＬ１，ＳＬ２，ＳＬ３，ＳＬ４，…それぞれは、一定の電圧レベルを維持する。例えば、シールドラインＳＬ１，ＳＬ２，ＳＬ３，ＳＬ４，…は、接地電圧の電圧レベルを維持する。従って、シールドラインＳＬ１，ＳＬ２，ＳＬ３，ＳＬ４，…それぞれは、対応するグローバル・ビットライン間のカップリングを相殺する。シールドラインＳＬ１，ＳＬ２，ＳＬ３，ＳＬ４，…については、図２１と関連して詳細に説明したので、以下、詳細な説明は省略する。
【０２９８】
図２２ないし図２４の半導体メモリ装置２２００，２３００，２４００は、オープン・ビットライン構造を有する場合について図示している。ただし、本発明がこの場合に限定されるものではなく、図２２ないし図２４の半導体メモリ装置２２００，２３００，２４００がフォールデッド・ビットライン構造を有することもできる。例えば、第１ビットライン・センスアンプ２２２０＿１，２２２０＿２，２２２０＿３，２２２０＿４，２２２０＿５，２２２０＿６，…それぞれの入力端及び反転入力端に対応する第１ビットライン及び対応する第２ビットラインのうち１本のビットライン、並びに他の１本のビットラインが連結される。また、第２ビットライン・センスアンプ２２２５＿１，２２２５＿２，２２２５＿３，…それぞれの入力端及び反転入力端に対応する第３ビットライン、並びに対応する他の第３ビットラインが連結される。
【０２９９】
以上で説明したように、本発明の技術的思想による一実施形態による半導体メモリ装置１３００ないし２４００は、前記第１ビットライン及び前記第２ビットラインの長さが従来より短縮されるので、前記第１ビットライン自体及び第２ビットライン自体のキャパシタンス成分を低減させる。また、半導体メモリ装置１３００ないし２４００は、前記第１ビットライン及び前記第２ビットラインの長さが従来より短縮され、前記第２ビットラインが対応するグローバル・ビットラインを介して、対応するビットライン・センスアンプに連結されるので、前記第１ビットラインと前記第３ビットラインとのキャパシタンス成分、及び前記第１ビットラインと前記第３ビットラインとのキャパシタンス成分を低減させ、ビットライン間のカップリング・ノイズを低減させる。
【０３００】
図２５は、図１ないし図２４の制御信号生成部に含まれる信号発生器２５００の一実施形態に係わる回路図である。
【０３０１】
図１ないし図２５を参照すれば、図１ないし図３の制御信号生成部１５０＿１，１５０＿２，１５０＿３，…、図４ないし図６の制御信号生成部４５０＿１，４５０＿２，４５０＿３，…、図７ないし図９の制御信号生成部７５０＿１，７５０＿２，７５０＿３，…、図１０ないし図１２の制御信号生成部１０５０＿１，１０５０＿２，１０５０＿３，…、図１３ないし図１５の制御信号生成部１３５０＿１，１３５０＿２，１３５０＿３，…、図１６ないし図１８の制御信号生成部１６５０＿１，１６５０＿２，１６５０＿３，…、図１９ないし図２１の制御信号生成部１９５０＿１，１９５０＿２，１９５０＿３，…及び図２２ないし図２４の制御信号生成部２２５０＿１，２２５０＿２，２２５０＿３，…それぞれは、図２５の信号発生器２５００を少なくとも一つ含む。ただし、本発明の技術的思想による一実施形態による半導体メモリ装置の制御信号生成部に含まれる少なくとも１つの信号発生器２５００が、図２５の実施形態に限定されるものではなく、以上で説明したように、第１制御信号または第２制御信号を生成できるものであるならば、他の回路を利用することもできる。
【０３０２】
信号発生器２５００は、デコーディング部２５１０、第１電圧制御部２５３０、第２電圧制御部２５５０及び第３電圧制御部２５７０を具備する。デコーディング部２５１０は、ロウアドレスＲＡをデコーディングし、デコーディングされたロウアドレスＲＡＤを生成する。ロウアドレスＲＡは、イネーブルされるワードラインのアドレスを意味する。すなわち、デコーディング部２５１０は、イネーブルされるワードラインＷＬのアドレスによって、第１論理状態または第２論理状態のデコーディングされたロウアドレスＲＡＤを生成する。
【０３０３】
第１電圧制御部２５３０は、デコーディングされたロウアドレスＲＡＤを利用し、制御信号ＣＯＮが第１電圧Ｖ１の電圧レベルを有するように制御する。第１電圧制御部２５３０は、デコーディングされたロウアドレスＲＡＤが印加されるゲート、第１電圧Ｖ１が印加される第１端及び出力端（out）に連結される第２端を含むトランジスタＰ１である。図２５では、第１電圧制御部２５３０のトランジスタＰ１が、ＰＭＯＳトランジスタである場合について図示しているが、本発明がこの場合に限定されるものではなく、第１電圧制御部２５３０は、出力端（out）に対する第１電圧Ｖ１の印加状態を制御することができる少なくとも１つの他の素子を利用することもできる。
【０３０４】
第２電圧制御部２５５０は、デコーディングされたロウアドレスＲＡＤを利用し、制御信号ＣＯＮが第２電圧Ｖ２の電圧レベルを有するように制御する。第２電圧制御部２５５０は、デコーディングされたロウアドレスＲＡＤが印加されるゲート、第２電圧Ｖ２が印加される第１端及び出力端（out）に連結される第２端を含むトランジスタＮ１である。図２５では、第２電圧制御部２５５０のトランジスタＮ１が、ＮＭＯＳトランジスタである場合について図示しているが、本発明がこの場合に限定されるものではなく、第２電圧制御部２５５０は、出力端（out）に対する第２電圧Ｖ２の印加状態を制御することができる少なくとも１つの他の素子を利用することもできる。
【０３０５】
第３電圧制御部２５７０は、プリチャージイネーブル信号ＰＲＥＣＨＢを利用し、制御信号ＣＯＮが第３電圧Ｖ３の電圧レベルを有するように制御する。第３電圧制御部２５７０は、プリチャージイネーブル信号ＰＲＥＣＨＢが印加されるゲート、第３電圧Ｖ３が印加される第１端及び出力端（out）に連結される第２端を含むトランジスタＰ２である。図２５では、第３電圧制御部２５７０のトランジスタＰ２がＰＭＯＳトランジスタである場合について図示しているが、本発明がこの場合に限定されるものではなく、第３電圧制御部２５７０は、出力端（out）に対する第３電圧Ｖ３の印加状態を制御することができる少なくとも１つの他の素子を利用することもできる。
【０３０６】
まず、図２５の制御信号ＣＯＮが、図１ないし図２４の第１制御信号ＣＯＮ＿１１である場合を仮定して説明する。ただし、本発明がこの場合に限定されるものではなく、図２５の制御信号ＣＯＮは、図１ないし図２４の第１制御信号ＣＯＮ＿１１，ＣＯＮ＿１２，ＣＯＮ＿１３，…のうち１つの第１制御信号でありうる。
【０３０７】
例えば、図１ないし図２４で、第１制御信号ＣＯＮ＿１１が印加される第１スイッチング部ＳＷ１に対応する第１ビットラインを介して連結される第１メモリセルのうち少なくとも１つのメモリセルに連結されたワードラインがイネーブルされた場合、デコーディング部２５１０は、前記イネーブルされるワードラインに係わるアドレスであるロウアドレスＲＡを利用し、ローレベルのデコーディングされたロウアドレスＲＡＤを生成する。デコーディングされたロウアドレスＲＡＤがローレベルであるから、第１電圧制御部２５３０のトランジスタＰ１は、ターンオンされ、第２電圧制御部２５５０のトランジスタＮ１は、ターンオフされる。また、信号発生器２５００を含む半導体メモリ装置は、正常な動作を行っている状態であり、プリチャージ動作を行っていないので、プリチャージイネーブル信号ＰＲＥＣＨＢは、ハイレベルになり、第３電圧制御部２５７０のトランジスタＰ２は、ターンオフされる。従って、信号発生器２５００の出力端（out）は、第１電圧Ｖ１を有し、第１制御信号ＣＯＮ１１は、第１電圧Ｖ１の電圧レベルを有する。
【０３０８】
他の例として、図１ないし図２４で、第１制御信号ＣＯＮ＿１１が印加される第１スイッチング部ＳＷ１に対応する第１ビットラインを介して連結される第１メモリセルに連結されたあらゆるワードラインがディセーブルされた場合、デコーディング部２５１０は、ロウアドレスＲＡに応答し、ハイレベルのデコーディングされたロウアドレスＲＡＤを生成する。デコーディングされたロウアドレスＲＡＤがハイレベルであるから、第１電圧制御部２５３０のトランジスタＰ１は、ターンオフされ、第２電圧制御部２５５０のトランジスタＮ１は、ターンオンされる。また、信号発生器２５００を含む半導体メモリ装置は、正常な動作を行っている状態であり、プリチャージ動作を行っていないので、プリチャージイネーブル信号ＰＲＥＣＨＢは、ハイレベルになり、第３電圧制御部２５７０のトランジスタＰ２は、ターンオフされる。従って、信号発生器２５００の出力端（out）は、第２電圧Ｖ２を有し、第１制御信号ＣＯＮ１１は、第２電圧Ｖ２の電圧レベルを有する。
【０３０９】
次に、図２５の制御信号ＣＯＮが、図１ないし図２４の第２制御信号ＣＯＮ＿２１である場合を仮定して説明する。ただし、本発明がこの場合に限定されるものではなく、図２５の制御信号ＣＯＮは、図１ないし図２４の第２制御信号ＣＯＮ＿２１，ＣＯＮ＿２２，ＣＯＮ＿２３，…のうち１つの第２制御信号である。
【０３１０】
例えば、図１ないし図２４で、第２制御信号ＣＯＮ＿２１が印加される第２スイッチング部ＳＷ２に対応する第２ビットライン及び対応するグローバル・ビットラインを介して連結される第２メモリセルのうち、少なくとも１つの第２メモリセルに連結されたワードラインがイネーブルされた場合、デコーディング部２５１０は、前記イネーブルされるワードラインに係わるアドレスであるロウアドレスＲＡを利用し、ローレベルのデコーディングされたロウアドレスＲＡＤを生成する。デコーディングされたロウアドレスＲＡＤがローレベルであるから、第１電圧制御部２５３０のトランジスタＰ１は、ターンオンされ、第２電圧制御部２５５０のトランジスタＮ１は、ターンオフされる。また、信号発生器２５００を含む半導体メモリ装置は、正常な動作を行っている状態であり、プリチャージ動作を行っていないので、プリチャージイネーブル信号ＰＲＥＣＨＢは、ハイレベルになり、第３電圧制御部２５７０のトランジスタＰ２は、ターンオフされる。従って、信号発生器２５００の出力端（out）は、第１電圧Ｖ１を有し、第２制御信号ＣＯＮ２１は、第１電圧Ｖ１の電圧レベルを有する。
【０３１１】
他の例として、図１ないし図２４で、第２制御信号ＣＯＮ＿２１が印加される第２スイッチング部ＳＷ２に対応する第２ビットライン及び対応するグローバル・ビットラインを介して連結される第２メモリセルに連結されたあらゆるワードラインがディセーブルされた場合、デコーディング部２５１０は、ロウアドレスＲＡに応答し、ハイレベルのデコーディングされたロウアドレスＲＡＤを生成する。デコーディングされたロウアドレスＲＡＤがハイレベルであるから、第１電圧制御部２５３０のトランジスタＰ１は、ターンオフされ、第２電圧制御部２５５０のトランジスタＮ１は、ターンオンされる。また、信号発生器２５００を含む半導体メモリ装置は、正常な動作を行っている状態であり、プリチャージ動作を行っていないので、プリチャージイネーブル信号ＰＲＥＣＨＢは、ハイレベルになり、第３電圧制御部２５７０のトランジスタＰ２は、ターンオフされる。従って、信号発生器２５００の出力端（out）は、第２電圧Ｖ２を有し、第２制御信号ＣＯＮ２１は、第２電圧Ｖ２の電圧レベルを有する。
【０３１２】
最後に、信号発生器２５００を含む半導体メモリ装置がプリチャージ動作を行う場合について説明する。信号発生器２５００を含む半導体メモリ装置は、プリチャージ動作を行っているので、プリチャージイネーブル信号ＰＲＥＣＨＢは、ローレベルになり、第３電圧制御部２５７０のトランジスタＰ２は、ターンオンされる。そして、前記プリチャージ動作を行っているので、デコーディングされたロウアドレスＲＡＤは、ハイレベルになり、第１電圧制御部２５３０のトランジスタＰ１は、ターンオフされ、第２電圧制御部２５５０のトランジスタＮ１は、ターンオンされる。従って、信号発生器２５００の出力端（out）は、第３電圧Ｖ３を有し、制御信号ＣＯＮは、第３電圧Ｖ３の電圧レベルを有する。前記プリチャージ動作を行う場合、前記第１制御信号及び前記第２制御信号は、いずれも第３電圧Ｖ３の電圧レベルを有する。従って、信号発生器２５００を含む半導体メモリ装置がプリチャージ動作を行う場合、図２５の制御信号ＣＯＮは、図１ないし図２４の第１制御信号ＣＯＮ＿１１，ＣＯＮ＿１２，ＣＯＮ＿１３，…のうち１つの第１制御信号、または図１ないし図２４の第２制御信号ＣＯＮ＿２１，ＣＯＮ＿２２，ＣＯＮ＿２３，…のうち１つの第２制御信号になる。
【０３１３】
第１電圧Ｖ１及び第３電圧Ｖ３は、図１ないし図２４の第１スイッチング部ＳＷ１及び第２スイッチング部ＳＷ２をイネーブルさせる電圧レベルを意味する。第２電圧Ｖ２は、図１ないし図２４の第１スイッチング部ＳＷ１及び第２スイッチング部ＳＷ２をディセーブルさせる電圧レベルを意味する。図１ないし図２４の第１スイッチング部ＳＷ１及び第２スイッチング部ＳＷ２が、ＮＭＯＳトランジスタによって具現されている場合、第１電圧Ｖ１は、第２電圧Ｖ２及び第３電圧Ｖ３より高い電圧レベルを有し、第２電圧Ｖ２は、接地電圧の電圧レベルを有し、第３電圧Ｖ３は、第２電圧Ｖ２より高い電圧レベルを有する。もし図１ないし図２４の第１スイッチング部ＳＷ１及び第２スイッチング部ＳＷ２がＰＭＯＳトランジスタによって具現されている場合には、第１電圧Ｖ１は、第２電圧Ｖ２及び第３電圧Ｖ３より低い電圧レベルを有し、第２電圧Ｖ２は、電源電圧の電圧レベルを有し、第３電圧Ｖ３は、第２電圧Ｖ２より低い電圧レベルを有する。
【０３１４】
図２６は、本発明の技術的思想による一実施形態による半導体メモリ装置２６００のブロック図である。
【０３１５】
図２６を参考にすれば、半導体メモリ装置２６００は、複数のメモリセル・アレイ２６１０＿１，２６１０＿２，２６１０＿３，２６１０＿４，…、複数のサブワードラインＳＷＬ１，ＳＷＬ２，ＳＷＬ３，ＳＷＬ４，ＳＷＬ５，ＳＷＬ６，ＳＷＬ７，ＳＷＬ８，…、複数のサブワードライン・ドライバ領域２６３０＿１，２６３０＿２，２６３０＿３，…、複数の第１サブワードライン・ドライバ２６５０＿１，２６５０＿２，２６５０＿３，…、複数の第２サブワードライン・ドライバ２６６０＿１，２６６０＿２，２６６０＿３，２６６０＿４，２６６０＿５，２６６０＿６，…及び駆動信号生成部２６７０を具備する。
【０３１６】
複数のメモリセル・アレイ２６１０＿１，２６１０＿２，２６１０＿３，２６１０＿４，…それぞれは、複数のメモリセルを含む。前記複数のメモリセルは、対応するサブワードラインと、対応するビットラインとの交差点に位置し、１つのトランジスタ及び１つのキャパシタを具備する。例えば、メモリセル・アレイ２６１０＿２は、サブワードラインＳＷＬ２に連結される複数のメモリセル、及びサブワードラインＳＷＬ６に連結されるメモリセルを含む。図２６では、説明の便宜上複数のメモリセル・アレイ２６１０＿１，２６１０＿２，２６１０＿３，２６１０＿４，…それぞれのメモリセルに連結される前記サブワードラインを二つ図示しているが、本発明がこの場合に限定されるものではなく、複数のメモリセル・アレイ２６１０＿１，２６１０＿２，２６１０＿３，２６１０＿４，…は、異なる個数の前記サブワードラインに連結される複数のメモリセルを含むことができる。
【０３１７】
複数のサブワードラインＳＷＬ１，ＳＷＬ２，ＳＷＬ３，ＳＷＬ４，ＳＷＬ５，ＳＷＬ６，ＳＷＬ７，ＳＷＬ８，…それぞれは、第１端で、第１サブワードライン・ドライバ２６５０＿１，２６５０＿２，２６５０＿３，…のうち対応する第１サブワードライン・ドライバと連結され、第２端で、第２サブワードライン・ドライバ２６６０＿１，２６６０＿２，２６６０＿３，２６６０＿４，２６６０＿５，２６６０＿６，…のうち第２サブワードライン・ドライバと連結される。すなわち、サブワードラインＳＷＬ１，ＳＷＬ２，ＳＷＬ３，ＳＷＬ４，ＳＷＬ５，ＳＷＬ６，ＳＷＬ７，ＳＷＬ８，…それぞれは、第１端に連結された第１サブワードライン・ドライバ、及び第２端に連結された第２サブワードライン・ドライバによって駆動される。
【０３１８】
複数の第１サブワードライン・ドライバ２６５０＿１，２６５０＿２，２６５０＿３，…それぞれは、メインワードライン信号ＮＷＥＢに応答し、第１駆動信号ＰＸｉＤ０，ＰＸｉＤ１，…のうち対応する第１駆動信号、または接地電圧を、対応するサブワードラインの第１端に印加する。第１駆動信号ＰＸｉＤ０，ＰＸｉＤ１，…は、高電圧の電圧レベルを有するか、あるいは接地電圧の電圧レベルを有する。例えば、第１サブワードライン・ドライバ２６５０＿１は、メインワードライン信号ＮＷＥＢに応答し、サブワードラインＳＷＬ３の第１端に、第１駆動信号ＰＸｉＤ０または前記接地電圧を印加する。また、サブワードライン・ドライバ２６５０＿１は、メインワードライン信号ＮＷＥＢに応答し、サブワードラインＳＷＬ２の第１端に、第１駆動信号ＰＸｉＤ０または前記接地電圧を印加する。図２６では、第１サブワードライン・ドライバ２６５０＿１，２６５０＿２，２６５０＿３，…それぞれが、２本のサブワードラインの第１端と連結される場合について図示している。ただし、本発明がこの場合に限定されるものではなく、第１サブワードライン・ドライバ２６５０＿１，２６５０＿２，２６５０＿３，…それぞれは、異なる個数の対応するサブワードラインの第１端と連結されもする。例えば、サブワードラインＳＷＬ１，ＳＷＬ２，ＳＷＬ３，ＳＷＬ４，ＳＷＬ５，ＳＷＬ６，ＳＷＬ７，ＳＷＬ８，…それぞれの第１端ごとに、異なる第１サブワードライン・ドライバが連結されうる。
【０３１９】
複数の第２サブワードライン・ドライバ２６６０＿１，２６６０＿２，２６６０＿３，２６６０＿４，２６６０＿５，２６６０＿６，…は、第２駆動信号ＰＸｉＢ０，ＰＸｉＢ１，…のうち対応する第２駆動信号に応答し、対応するサブワードラインの第２端に、前記接地電圧を印加するか否かを制御する。例えば、第２サブワードライン・ドライバ２６６０＿３は、第２駆動信号ＰＸｉＢ０に応答し、サブワードラインＳＷＬ３の第２端に前記接地電圧を印加する。図２６では、第２サブワードライン・ドライバ２６６０＿１，２６６０＿２，２６６０＿３，２６６０＿４，２６６０＿５，２６６０＿６，…それぞれが、１本のサブワードラインの第２端と連結される場合について図示している。ただし、本発明がこの場合に限定されるものではなく、第２サブワードライン・ドライバ２６６０＿１，２６６０＿２，２６６０＿３，２６６０＿４，２６６０＿５，２６６０＿６，…それぞれは、異なる個数の対応するサブワードラインの第２端と連結されもする。前記第２サブワードライン・ドライバが、他の方法で連結される実施形態については、図２８ないし図３０を参照しつつ、さらに詳細に説明する。
【０３２０】
複数のサブワードライン・ドライバ領域２６３０＿１，２６３０＿２，２６３０＿３，…は、複数のメモリセル・アレイ２６１０＿１，２６１０＿２，２６１０＿３，２６１０＿４，…間に位置しうる。サブワードライン・ドライバ領域２６３０＿１，２６３０＿２，２６３０＿３，…には、第１サブワードライン・ドライバ２６５０＿１，２６５０＿２，２６５０＿３，…のうち対応する第１サブワードライン・ドライバ、及び第２サブワードライン・ドライバ２６６０＿１，２６６０＿２，２６６０＿３，２６６０＿４，２６６０＿５，２６６０＿６，…のうち対応する第２サブワードライン・ドライバを含む。サブワードライン・ドライバ領域２６３０＿１，２６３０＿２，２６３０＿３，…に含まれる前記第１サブワードライン・ドライバ及び前記第２サブワードライン・ドライバは、それぞれ異なるサブワードラインに連結される。
【０３２１】
例えば、図２６のように、サブワードライン・ドライバ領域２６３０＿１，２６３０＿２，２６３０＿３，…に含まれる前記第１サブワードライン・ドライバ及び前記第２サブワードライン・ドライバと連結される他のサブワードラインは、互いに隣接したサブワードラインでもある。例えば、サブワードライン・ドライバ領域２６３０＿２には、第１サブワードライン・ドライバ２６５０＿１及び第２サブワードライン・ドライバ２６６０＿５，２６６０＿６を含む。この場合、第１サブワードライン・ドライバ２６５０＿１に連結されるサブワードラインＳＷＬ２，ＳＷＬ３と、第２サブワードライン・ドライバ２６６０＿５，２６６０＿６に連結されるサブワードラインＳＷＬ６，ＳＷＬ７は、異なるワードラインである。また、第１サブワードライン・ドライバ２６５０＿１に連結されるサブワードラインＳＷＬ２は、第２サブワードライン・ドライバ２６６０＿５に連結されるサブワードラインＳＷＬ６と隣接したサブワードラインでもある。そして、第１サブワードライン・ドライバ２６５０＿１に連結されるサブワードラインＳＷＬ３は、第２サブワードライン・ドライバ２６６０＿６に連結されるサブワードラインＳＷＬ７と隣接したサブワードラインでもある。
【０３２２】
１本のサブワードラインの第１端及び第２端にそれぞれ連結される前記第１サブワードライン・ドライバ及び前記第２サブワードライン・ドライバは、互いに異なるサブワードライン・ドライバ領域に形成される。例えば、サブワードラインＳＷＬ３の第１端に連結される第１サブワードライン・ドライバ２６５０＿１は、サブワードライン・ドライバ領域２６３０＿２に含まれ、サブワードラインＳＷＬ３の第２端に連結される第２サブワードライン・ドライバ２６６０＿３は、サブワードライン・ドライバ領域２６３０＿３に含まれる。
【０３２３】
駆動信号生成部２６７０は、ロウアドレスＲＡを利用し、第１駆動信号ＰＸｉＤ０，ＰＸｉＤ１及び第２駆動信号ＰＸｉＢ０，ＰＸｉＢ１を生成する。駆動信号生成部２６７０は、デコーディング部２６７３、及び信号生成部２６７５＿１，２６７５＿２，２６７５＿３，…を具備する。デコーディング部２６７３は、ロウアドレスＲＡを利用し、第１基準駆動信号ＰＸｉ０及び第２基準駆動信号ＰＸｉ１を生成する。例えば、デコーディング部２６７３は、ロウアドレスＲＡの下位ビットを利用し、第１基準駆動信号ＰＸｉ０及び第２基準駆動信号ＰＸｉ１を生成する。信号生成部２６７５＿１，２６７５＿２，２６７５＿３，…は、第１基準駆動信号ＰＸｉ０及び第２基準駆動信号ＰＸｉ１を利用し、第１駆動信号ＰＸｉＤ０，ＰＸｉＤ１及び第２駆動信号ＰＸｉＢ０，ＰＸｉＢ１を生成する。例えば、信号生成部２６７５＿１は、第１基準駆動信号ＰＸｉ０及び第２基準駆動信号ＰＸｉ１を利用し、第１駆動信号ＰＸｉＤ１及び第２駆動信号ＰＸｉＢ０を生成する。信号生成部２６７５＿２は、第１基準駆動信号ＰＸｉ０及び第２基準駆動信号ＰＸｉ１を利用し、第１駆動信号ＰＸｉＤ０及び第２駆動信号ＰＸｉＢ１を生成する。信号生成部２６７５＿３は、第１基準駆動信号ＰＸｉ０及び第２基準駆動信号ＰＸｉ１を利用し、第１駆動信号ＰＸｉＤ１及び第２駆動信号ＰＸｉＢ０を生成する。
【０３２４】
図２７は、図２６の半導体メモリ装置２６００の一実施形態による半導体メモリ装置２７００の回路図である。
【０３２５】
説明の便宜上、図２７の半導体メモリ装置２７００は、メモリセル・アレイ２７１０＿１，２７１０＿２，２７１０＿３，２７１０＿４，…それぞれに含まれたメモリセル、４本のサブワードラインのうち対応するサブワードラインに連結されている場合について説明する。ただし、本発明がこの場合に限定されるものではなく、メモリセル・アレイ２７１０＿１，２７１０＿２，２７１０＿３，２７１０＿４，…が、前記異なる個数のサブワードラインに連結されたメモリセルを含むこともできる。
【０３２６】
図２６及び図２７を参照すれば、半導体メモリ装置２７００は、複数のメモリセル・アレイ２７１０＿１，２７１０＿２，２７１０＿３，２７１０＿４，…、複数のサブワードラインＳＷＬ１，ＳＷＬ２，ＳＷＬ３，ＳＷＬ４，ＳＷＬ５，ＳＷＬ６，ＳＷＬ７，ＳＷＬ８，ＳＷＬ９，ＳＷＬ１０，ＳＷＬ１１，ＳＷＬ１２，ＳＷＬ１３，ＳＷＬ１４，ＳＷＬ１５，ＳＷＬ１６，…、複数のサブワードライン・ドライバ領域２７３０＿１，２７３０＿２，２７３０＿３，…、複数の第１サブワードライン・ドライバ２７５０＿１，２７５０＿２，２７５０＿３，２７５０＿４，２７５０＿５，２７５０＿６，…、複数の第２サブワードライン・ドライバ２７６０＿１，２７６０＿２，２７６０＿３，２７６０＿４，２７６０＿５，２７６０＿６，２７６０＿７，２７６０＿８、２７６０＿９、２７６０＿１０、２７６０＿１１、２７６０＿１２，…、及び複数の駆動信号生成部２７７０＿１，２７７０＿２を具備する。
【０３２７】
複数のメモリセル・アレイ２７１０＿１，２７１０＿２，２７１０＿３，２７１０＿４，…、複数のサブワードラインＳＷＬ１，ＳＷＬ２，ＳＷＬ３，ＳＷＬ４，ＳＷＬ５，ＳＷＬ６，ＳＷＬ７，ＳＷＬ８，ＳＷＬ９，ＳＷＬ１０，ＳＷＬ１１，ＳＷＬ１２，ＳＷＬ１３，ＳＷＬ１４，ＳＷＬ１５，ＳＷＬ１６，…、及び複数のサブワードライン・ドライバ領域２７３０＿１，２７３０＿２，２７３０＿３，…は、図２６の複数のメモリセル・アレイ２６１０＿１，２６１０＿２，２６１０＿３，２６１０＿４，…、複数のサブワードラインＳＷＬ１，ＳＷＬ２，ＳＷＬ３，ＳＷＬ４，ＳＷＬ５，ＳＷＬ６，ＳＷＬ７，ＳＷＬ８，…、及び複数のサブワードライン・ドライバ領域２６３０＿１，２６３０＿２，２６３０＿３，…と類似した構成及び連結関係を有しているので、以下、詳細な説明は省略する。
【０３２８】
複数の第１サブワードライン・ドライバ２７５０＿１，２７５０＿２，２７５０＿３，…それぞれは、メインワードライン信号ＮＷＥＢに応答し、第１駆動信号ＰＸｉＤ０，ＰＸｉＤ１のうち対応する第１駆動信号、または接地電圧を、対応するサブワードラインの第１端に印加する。複数の第１サブワードライン・ドライバ２７５０＿４，２７５０＿５，２７５０＿６，…それぞれは、メインワードライン信号ＮＷＥＢに応答し、第１駆動信号ＰＸｉＤ２，ＰＸｉＤ３のうち対応する第１駆動信号、または接地電圧を、対応するサブワードラインの第１端に印加する。第１駆動信号ＰＸｉＤ０，ＰＸｉＤ１，ＰＸｉＤ２，ＰＸｉＤ３…は、高電圧の電圧レベルを有するか、あるいは接地電圧の電圧レベルを有する。
【０３２９】
第１サブワードライン・ドライバ２７５０＿１，２７５０＿２，２７５０＿３，…それぞれは、ＣＭＯＳ（complementary metal-oxide semiconductor）回路を含む。すなわち、第１サブワードライン・ドライバ２７５０＿１，２７５０＿２，２７５０＿３，…それぞれは、ゲートにメインワードライン信号ＮＷＥＢが印加され、第１端に、対応する第１駆動信号が印加され、第２端に、対応するサブワードラインの第１端が連結される第１トランジスタ；ゲートにメインワードライン信号ＮＷＥＢが印加され、第１端に接地電圧が印加され、第２端と、前記第１トランジスタの第２端とが連結される第２トランジスタ；を具備する。前記第１トランジスタは、ＰＭＯＳトランジスタであり、前記第２トランジスタは、ＮＭＯＳトランジスタである。ただし、本発明で、前記第１サブワードラインがＣＭＯＳ回路である場合に限定されるものではなく、前記第１サブワードラインが以上で説明したように動作しうるものであるならば、少なくとも１つの他の構成要素を利用することもできる。
【０３３０】
例えば、図２７で、第１サブワードライン・ドライバ２７５０＿１のＰＭＯＳトランジスタは、ゲートにメインワードライン信号ＮＷＥＢが印加され、第１端に、第１駆動信号ＰＸｉＤ０が印加され、第２端にサブワードラインＳＷＬ２及びＳＷＬ３の第１端が連結されうる。そして、第１サブワードライン・ドライバ２７５０＿１のＮＭＯＳトランジスタは、ゲートにメインワードライン信号ＮＷＥＢが印加され、第１端に接地電圧が印加され、第２端と、前記ＮＭＯＳトランジスタの第２端、並びにサブワードラインＳＷＬ２及びＳＷＬ３の第１端が連結されうる。他の例として、第１サブワードライン・ドライバ２７５０＿４のＰＭＯＳトランジスタは、ゲートにメインワードライン信号ＮＷＥＢが印加され、第１端に、第１駆動信号ＰＸｉＤ２が印加され、第２端に、サブワードラインＳＷＬ１０及びＳＷＬ１１の第１端が連結される。そして、第１サブワードライン・ドライバ２７５０＿４のＮＭＯＳトランジスタは、ゲートにメインワードライン信号ＮＷＥＢが印加され、第１端に接地電圧が印加され、第２端と、前記ＮＭＯＳトランジスタの第２端、並びにサブワードラインＳＷＬ２及びＳＷＬ３の第１端が連結されうる。
【０３３１】
第２サブワードライン・ドライバ２７６０＿１，２７６０＿２，２７６０＿３，２７６０＿４，２７６０＿５，２７６０＿６，２７６０＿７，２７６０＿８，２７６０＿９，２７６０＿１０，２７６０＿１１，２７６０＿１２，…それぞれは、ＮＭＯＳトランジスタを含む。すなわち、第２サブワードライン・ドライバ２７６０＿１，２７６０＿２，２７６０＿３，２７６０＿４，２７６０＿５，２７６０＿６，２７６０＿７，２７６０＿８，２７６０＿９，２７６０＿１０，２７６０＿１１，２７６０＿１２，…それぞれは、ゲートに、対応する第２駆動信号が印加され、第１端に接地電圧が印加され、第２端に、対応するサブワードラインの第２端が連結される前記ＮＭＯＳトランジスタを具備する。例えば、図２７で、第２サブワードライン・ドライバ２７６０＿５のＮＭＯＳトランジスタは、ゲートに第２駆動信号ＰＸｉＢ１が印加され、第１端に接地電圧が印加され、第２端にサブワードラインＳＷＬ６の第２端が連結される。第２サブワードライン・ドライバ２７６０＿６のＮＭＯＳトランジスタは、ゲートに第２駆動信号ＰＸｉＢ１が印加され、第１端に接地電圧が印加され、第２端にサブワードラインＳＷＬ７の第２端が連結される。ただし、本発明で、前記第２サブワードラインが、ＮＭＯＳトランジスタである場合に限定されるものではなく、前記第２サブワードラインが以上で説明したように動作しうるものであるならば、少なくとも１つの他の構成要素を利用することもできる。
【０３３２】
駆動信号生成部２７７３＿１は、ロウアドレスＲＡを利用し、第１駆動信号ＰＸｉＤ０，ＰＸｉＤ１及び第２駆動信号ＰＸｉＢ０，ＰＸｉＢ１を生成する。駆動信号生成部２７７３＿１は、デコーディング部２７７３＿１及び信号生成部２７７５＿１１，２７７５＿１２、２７７５＿１３，…を具備する。
【０３３３】
デコーディング部２７７３＿１は、ロウアドレスＲＡを利用し、第１基準駆動信号ＰＸｉ０及び第２基準駆動信号ＰＸｉ１を生成する。デコーディング部２７７３＿１は、図２６のデコーディング部２６７３と同じ構成要素であり、図２６と関連して詳細に説明したので、以下、詳細な説明は省略する。信号生成部２７７５＿１１，２７７５＿１２，２７７５＿１３，…は、第１基準駆動信号ＰＸｉ０及び第２基準駆動信号ＰＸｉ１を利用し、第１駆動信号ＰＸｉＤ０，ＰＸｉＤ１及び第２駆動信号ＰＸｉＢ０，ＰＸｉＢ１を生成する。信号生成部２７７５＿１１，２７７５＿１２，２７７５＿１３，…それぞれは、第１基準駆動信号ＰＸｉ０または第２基準駆動信号ＰＸｉ１を反転して出力する第１インバータチェーンＩＣ１、及び第１基準駆動信号ＰＸｉ０または第２基準駆動信号ＰＸｉ１を反転せずに出力する第２インバータチェーンＩＣ２を具備する。例えば、第１インバータチェーンＩＣ１は、奇数個のインバータを含み、第２インバータチェーンＩＣ２は、偶数個のインバータを含む。ただし、本発明がこの場合に限定されるものではなく、以上で説明したように動作しうるものであるならば、信号生成部２７７５＿１１，２７７５＿１２，２７７５＿１３，…それぞれは、異なる回路を利用することもできる。
【０３３４】
信号生成部２７７５＿１１の第１インバータチェーンＩＣ１は、第１基準駆動信号ＰＸｉ０を反転し、第２駆動信号ＰＸｉＢ０として第２サブワードライン・ドライバ２７６０＿１，２７６０＿２に供給する。そして、信号生成部２７７５＿１１の第２インバータチェーンＩＣ２は、第２基準駆動信号ＰＸｉ１を、第１駆動信号ＰＸｉＤ１として第１サブワードライン・ドライバ２７５０＿２に供給する。信号生成部２７７５＿１２の第１インバータチェーンＩＣ１は、第２基準駆動信号ＰＸｉ１を反転し、第２駆動信号ＰＸｉＢ１として第２サブワードライン・ドライバ２７６０＿５，２７６０＿６に供給する。そして、信号生成部２７７５＿１２の第２インバータチェーンＩＣ２は、第１基準駆動信号ＰＸｉ０を、第１駆動信号ＰＸｉＤ０として第１サブワードライン・ドライバ２７５０＿１に供給する。
【０３３５】
駆動信号生成部２７７３＿２は、ロウアドレスＲＡを利用し、第１駆動信号ＰＸｉＤ２，ＰＸｉＤ３及び第２駆動信号ＰＸｉＢ２，ＰＸｉＢ３を生成する。駆動信号生成部２７７３＿２は、デコーディング部２７７３＿２及び信号生成部２７７５＿２１，２７７５＿２２，２７７５＿２３，…を具備する。
【０３３６】
デコーディング部２７７３＿２は、同様にロウアドレスＲＡを利用し、第１基準駆動信号ＰＸｉ２及び第２基準駆動信号ＰＸｉ３を生成する。デコーディング部２７７３＿２は、図２６のデコーディング部２６７３と同じ構成要素であり、図２６と関連して詳細に説明したので、以下、詳細な説明は省略する。信号生成部２７７５＿２１，２７７５＿２２，２７７５＿２３，…は、第１基準駆動信号ＰＸｉ２及び第２基準駆動信号ＰＸｉ３を利用し、第１駆動信号ＰＸｉＤ２，ＰＸｉＤ３及び第２駆動信号ＰＸｉＢ２，ＰＸｉＢ３を生成する。信号生成部２７７５＿２１，２７７５＿２２，２７７５＿２３，…それぞれは、第１基準駆動信号ＰＸｉ２または第２基準駆動信号ＰＸｉ３を反転して出力する第１インバータチェーンＩＣ１、及び第１基準駆動信号ＰＸｉ２または第２基準駆動信号ＰＸｉ３を反転せずに出力する第２インバータチェーンＩＣ２を具備する。例えば、第１インバータチェーンＩＣ１は、奇数個のインバータを含み、第２インバータチェーンＩＣ２は、偶数個のインバータを含む。ただし、本発明がこの場合に限定されるものではなく、以上で説明したように動作しうるものであるならば、信号生成部２７７５＿２１，２７７５＿２２，２７７５＿２３，…それぞれは、異なる回路を利用することもできる。
【０３３７】
信号生成部２７７５＿２１の第１インバータチェーンＩＣ１は、第１基準駆動信号ＰＸｉ２を反転し、第２駆動信号ＰＸｉＢ２として第２サブワードライン・ドライバ２７６０＿７，２７６０＿８に供給する。そして、信号生成部２７７５＿２１の第２インバータチェーンＩＣ２は、第２基準駆動信号ＰＸｉ３を、第１駆動信号ＰＸｉＤ３として第１サブワードライン・ドライバ２７５０＿５に供給する。信号生成部２７７５＿２２の第１インバータチェーンＩＣ１は、第２基準駆動信号ＰＸｉ３を反転し、第２駆動信号ＰＸｉＢ３として第２サブワードライン・ドライバ２７６０＿１１，２７６０＿１２に供給する。そして、信号生成部２７７５＿２２の第２インバータチェーンＩＣ２は、第１基準駆動信号ＰＸｉ２を、第１駆動信号ＰＸｉＤ２として第１サブワードライン・ドライバ２７５０＿４に供給する。
【０３３８】
図２７では、前記メモリセル・アレイそれぞれのメモリセルは、４本のサブワードラインに連結されているので、半導体メモリ装置２７００は、２個の駆動信号生成部２７７０＿１，２７７０＿２を具備している。ただし、本発明がこの場合に限定されるものではなく、前記メモリセル・アレイそれぞれのメモリセルが異なる個数のサブワードラインに連結されているならば、前記駆動信号生成部も、異なる個数になる。例えば、前記メモリセル・アレイそれぞれのメモリセルが、８本のサブワードラインに連結されているならば、半導体メモリ装置２７００は、４個の駆動信号生成部を具備することができる。
【０３３９】
以下、図２７を参照しつつ、半導体メモリ装置２７００の動作について説明する。説明の便宜上、サブワードラインＳＷＬ１，ＳＷＬ２，ＳＷＬ３，ＳＷＬ４，…がイネーブルされ、残りのサブワードラインＳＷＬ５，ＳＷＬ６，ＳＷＬ７，ＳＷＬ８，ＳＷＬ９，ＳＷＬ１０，ＳＷＬ１１，ＳＷＬ１２，ＳＷＬ１３，ＳＷＬ１４，ＳＷＬ１５，ＳＷＬ１６，…は、ディセーブルされると仮定する。
【０３４０】
駆動信号生成部２７７０＿１のデコーディング部２７７３＿１は、ロウアドレスＲＡに応答し、論理ハイ状態の第１基準駆動信号ＰＸｉ０及び論理ロー状態の第２基準駆動信号ＰＸｉ１を生成する。また、駆動信号生成部２７７０＿２のデコーディング部２７７３＿２は、ロウアドレスＲＡに応答し、論理ロー状態の第１基準駆動信号ＰＸｉ２及び論理ロー状態の第２基準駆動信号ＰＸｉ３を生成する。
【０３４１】
駆動信号生成部２７７０＿１の信号生成部２７７５＿１１，２７７５＿１３，…は、論理ロー状態の第１駆動信号ＰＸｉＤ１及び論理ロー状態の第２駆動信号ＰＸｉＢ０を生成して出力する。駆動信号生成部２７７０＿１の信号生成部２７７５＿１２，…は、論理ハイ状態の第１駆動信号ＰＸｉＤ０及び論理ハイ状態の第２駆動信号ＰＸｉＢ１を生成して出力する。
【０３４２】
また、駆動信号生成部２７７０＿２の信号生成部２７７５＿２１，２７７５＿２３，…は、論理ロー状態の第１駆動信号ＰＸｉＤ３、及び論理ハイ状態の第２駆動信号ＰＸｉＢ２を生成して出力する。駆動信号生成部２７７０＿２の信号生成部２７７５＿２２，…は、論理ロー状態の第１駆動信号ＰＸｉＤ２、及び論理ハイ状態の第２駆動信号ＰＸｉＢ３を生成して出力する。
【０３４３】
サブワードラインＳＷＬ１，ＳＷＬ２，ＳＷＬ３，ＳＷＬ４，…がイネーブルされているので、メインサブワードラインイネーブル信号ＮＷＥＢは、イネーブルされ、論理ロー状態を有する。従って、第１サブワードライン・ドライバ２７５０＿１，２７５０＿２，２７５０＿３，２７５０＿４，２７５０＿５，２７５０＿６，…のＰＭＯＳトランジスタは、ターンオンされ、ＮＭＯＳトランジスタは、ターンオフされる。サブワードラインＳＷＬ１，ＳＷＬ２，ＳＷＬ３，ＳＷＬ４，…の第１端に連結されている第１サブワードライン・ドライバ２７５０＿１，…に印加される第１駆動信号ＰＸｉＤ０は、論理ハイ状態であるから、第１サブワードライン・ドライバ２７５０＿１，…は、サブワードラインＳＷＬ１，ＳＷＬ２，ＳＷＬ３，ＳＷＬ４，…をハイレベルの電圧で駆動する。また、サブワードラインＳＷＬ１，ＳＷＬ２，ＳＷＬ３，ＳＷＬ４，…の第２端に連結されている第２サブワードライン・ドライバ２７６０＿１，２７６０＿２，２７６０＿３，２７６０＿４，…は、論理ロー状態の第２駆動信号ＰＸｉＢ０に応答してディセーブルされる。
【０３４４】
残りのサブワードラインＳＷＬ５，ＳＷＬ６，ＳＷＬ７，ＳＷＬ８，ＳＷＬ９，ＳＷＬ１０，ＳＷＬ１１，ＳＷＬ１２，ＳＷＬ１３，ＳＷＬ１４，ＳＷＬ１５，ＳＷＬ１６，…に連結された第１サブワードライン・ドライバ２７５０＿２，２７５０＿３，２７５０＿４，２７５０＿５，２７５０＿６，…、及び第２サブワードライン・ドライバ２７６０＿５，２７６０＿６，２７６０＿７，２７６０＿８，２７６０＿９，２７６０＿１０，２７６０＿１１，２７６０＿１２，…それぞれは、対応するサブワードラインをローレベルの電圧で駆動する。例えば、第２サブワードライン・ドライバ２７６０＿５，２７６０＿６のＮＭＯＳトランジスタは、ターンオン状態になるので、第２サブワードライン・ドライバ２７６０＿５，２７６０＿６それぞれは、サブワードラインＳＷＬ６，ＳＷＬ７のうち対応するサブワードラインをローレベルの電圧で駆動する。また、第１サブワードライン・ドライバ２７５０＿２，２７５０＿３に印加される第１駆動信号ＰＸｉＤ１は、論理ロー状態であるから、第１サブワードライン・ドライバ２７５０＿２，２７５０＿３それぞれも、サブワードラインＳＷＬ６，ＳＷＬ７のうち対応するサブワードラインをローレベルの電圧で駆動する。
【０３４５】
図２８は、本発明の技術的思想による他の一実施形態による半導体メモリ装置２８００のブロック図である。
【０３４６】
図２８を参照すれば、半導体メモリ装置２８００は、複数のメモリセル・アレイ２８１０＿１，２８１０＿２，２８１０＿３，２８１０＿４，…、複数のサブワードラインＳＷＬ１，ＳＷＬ２，ＳＷＬ３，ＳＷＬ４，ＳＷＬ５，ＳＷＬ６，ＳＷＬ７，ＳＷＬ８，…、複数のサブワードライン・ドライバ領域２８３０＿１，２８３０＿２，２８３０＿３，…、複数の第１サブワードライン・ドライバ２８５０＿１，２８５０＿２，２８５０＿３，…、複数の第２サブワードライン・ドライバ２８６０＿１，２８６０＿２，２８６０＿３，…及び駆動信号生成部２８７０を具備する。
【０３４７】
図２８の半導体メモリ装置２８００は、第２サブワードライン・ドライバ２８６０＿１，２８６０＿２，２８６０＿３，…の連結関係を除いては、図２７の半導体メモリ装置２７００と類似している。すなわち、複数のメモリセル・アレイ２８１０＿１，２８１０＿２，２８１０＿３，２８１０＿４，…、複数のサブワードライン・ドライバ領域２８３０＿１，２８３０＿２，２８３０＿３，…、複数の第１サブワードライン・ドライバ２８５０＿１，２８５０＿２，２８５０＿３，…及び駆動信号生成部２８７０は、図２７と関連して説明したので、以下、詳細な説明は省略する。以下、図２７と異なる第２サブワードライン・ドライバ２８６０＿１，２８６０＿２，２８６０＿３，…についてのみ説明する。
【０３４８】
図２８の半導体メモリ装置２８００の複数のサブワードラインＳＷＬ１，ＳＷＬ２，ＳＷＬ３，ＳＷＬ４，ＳＷＬ５，ＳＷＬ６，ＳＷＬ７，ＳＷＬ８，…それぞれは、第１端で、第１サブワードライン・ドライバ２８５０＿１，２８５０＿２，２８５０＿３，…のうち対応する第１サブワードライン・ドライバと連結され、第２端で、第２サブワードライン・ドライバ２８６０＿１，２８６０＿２，２８６０＿３，…のうち対応する第２サブワードライン・ドライバと連結される。そして、図２８の半導体メモリ装置２８００の複数のサブワードラインＳＷＬ１，ＳＷＬ２，ＳＷＬ３，ＳＷＬ４，ＳＷＬ５，ＳＷＬ６，ＳＷＬ７，ＳＷＬ８，…は、互いに連結されている。例えば、サブワードラインＳＷＬ１，ＳＷＬ２の第２端は、互いに連結されており、サブワードラインＳＷＬ３、ＳＷＬ４）の第２端は、互いに連結されており、サブワードラインＳＷＬ６，ＳＷＬ７の第２端は、互いに連結されている。
【０３４９】
図２８の実施形態では、第２サブワードライン・ドライバ２８６０＿１，２８６０＿２，２８６０＿３，…それぞれは、互いに連結されている２本のサブワードラインの第２端と連結される。例えば、第２サブワードライン・ドライバ２８６０＿１は、サブワードラインＳＷＬ１の第２端、及びサブワードラインＳＷＬ２の第２端と連結される。また、第２サブワードライン・ドライバ２８６０＿２は、サブワードラインＳＷＬ３の第２端、及びサブワードラインＳＷＬ４の第２端と連結され、第２サブワードライン・ドライバ２８６０＿３は、サブワードラインＳＷＬ６の第２端、及びサブワードラインＳＷＬ７の第２端と連結される。従って、第２サブワードライン・ドライバ２８６０＿１，２８６０＿２，２８６０＿３，…は、第２駆動信号ＰＸｉＢ０，ＰＸｉＢ１，…のうち対応する第２駆動信号に応答し、対応する２本のサブワードラインの第２端に、前記接地電圧を印加するか否かを制御する。
【０３５０】
図２９は、図２８の半導体メモリ装置２８００の一実施形態による半導体メモリ装置２９００の回路図である。
【０３５１】
説明の便宜上、図２９の半導体メモリ装置２９００は、メモリセル・アレイ２９１０＿１，２９１０＿２，２９１０＿３，２９１０＿４，…それぞれに含まれたメモリセルそれぞれが４本のサブワードラインのうち対応するサブワードラインに連結されている場合について説明する。ただし、本発明がこの場合に限定されるものではなく、メモリセル・アレイ２９１０＿１，２９１０＿２，２９１０＿３，２９１０＿４，…が異なる個数のサブワードラインに連結されたメモリセルを含むこともできる。
【０３５２】
図２８及び図２９を参照すれば、半導体メモリ装置２９００は、複数のメモリセル・アレイ２９１０＿１，２９１０＿２，２９１０＿３，２９１０＿４，…、複数のサブワードラインＳＷＬ１，ＳＷＬ２，ＳＷＬ３，ＳＷＬ４，ＳＷＬ５，ＳＷＬ６，ＳＷＬ７，ＳＷＬ８，ＳＷＬ９，ＳＷＬ１０，ＳＷＬ１１，ＳＷＬ１２，ＳＷＬ１３，ＳＷＬ１４，ＳＷＬ１５，ＳＷＬ１６，…、複数のサブワードライン・ドライバ領域２９３０＿１，２９３０＿２，２９３０＿３，…、複数の第１サブワードライン・ドライバ２９５０＿１，２９５０＿２，２９５０＿３，２９５０＿４，２９５０＿５，２９５０＿６，…、複数の第２サブワードライン・ドライバ２９６０＿１，２９６０＿２，２９６０＿３，２９６０＿４，２９６０＿５，２９６０＿６，…、及び複数の駆動信号生成部２９７０＿１，２９７０＿２を具備する。
【０３５３】
複数のメモリセル・アレイ２９１０＿１，２９１０＿２，２９１０＿３，２９１０＿４，…、複数のサブワードラインＳＷＬ１，ＳＷＬ２，ＳＷＬ３，ＳＷＬ４，ＳＷＬ５，ＳＷＬ６，ＳＷＬ７，ＳＷＬ８，ＳＷＬ９，ＳＷＬ１０，ＳＷＬ１１，ＳＷＬ１２，ＳＷＬ１３，ＳＷＬ１４，ＳＷＬ１５，ＳＷＬ１６，…、及び複数のサブワードライン・ドライバ領域２９３０＿１，２９３０＿２，２９３０＿３，…は、図２８の複数のメモリセル・アレイ２８１０＿１，２８１０＿２，２８１０＿３，２８１０＿４，…、複数のサブワードラインＳＷＬ１，ＳＷＬ２，ＳＷＬ３，ＳＷＬ４，ＳＷＬ５，ＳＷＬ６，ＳＷＬ７，ＳＷＬ８，…、及び複数のサブワードライン・ドライバ領域２８３０＿１，２８３０＿２，２８３０＿３，…と類似した構成及び連結関係を有しているので、以下、詳細な説明は省略する。また、第１サブワードライン・ドライバ２９５０＿１，２９５０＿２，２９５０＿３，２９５０＿４，２９５０＿５，２９５０＿６，…及び駆動信号生成部２９７０＿１，２９７０＿２は、図２７の第１サブワードライン・ドライバ２７５０＿１，２７５０＿２，２７５０＿３，２７５０＿４，２７５０＿５，２７５０＿６，…及び駆動信号生成部２７７０＿１，２７７０＿２と類似した構成を有して類似して動作するので、以下、詳細な説明は省略する。
【０３５４】
第２サブワードライン・ドライバ２９６０＿１，２９６０＿２，２９６０＿３，２９６０＿４，２９６０＿５，２９６０＿６，…それぞれは、複数個のＮＭＯＳトランジスタを含む。図２９では、第２サブワードライン・ドライバ２９６０＿１，２９６０＿２，２９６０＿３，２９６０＿４，２９６０＿５，２９６０＿６，…それぞれが２つのＮＭＯＳトランジスタを含む場合について図示しているが、本発明がこの場合に限定されるものではなく、第２サブワードライン・ドライバ２９６０＿１，２９６０＿２，２９６０＿３，２９６０＿４，２９６０＿５，２９６０＿６，…それぞれは、異なる個数のＮＭＯＳトランジスタを具備することもできる。また、本発明で、前記第２サブワードライン・ドライバが、ＮＭＯＳトランジスタである場合に限定されるものではなく、前記第２サブワードラインが、以上で説明したように動作しうるものであるならば、少なくとも１つの他の構成要素を利用することもできる。
【０３５５】
第２サブワードライン・ドライバ２９６０＿１，２９６０＿２，２９６０＿３，２９６０＿４，２９６０＿５，２９６０＿６，…それぞれは、ゲートに、対応する第２駆動信号が印加され、第１端に接地電圧が印加され、第２端に、対応するサブワードラインの第２端が連結される前記複数のＮＭＯＳトランジスタを具備する。例えば、図２９で、第２サブワードライン・ドライバ２９６０＿３のＮＭＯＳトランジスタは、ゲートに第２駆動信号ＰＸｉＢ１が印加され、第１端に接地電圧が印加され、第２端にサブワードラインＳＷＬ６，ＳＷＬ７の第２端が連結される。また、第２サブワードライン・ドライバ２９６０＿６のＮＭＯＳトランジスタは、ゲートに第２駆動信号ＰＸｉＢ３が印加され、第１端に接地電圧が印加され、第２端にサブワードラインＳＷＬ１４、ＳＷＬ１５の第２端が連結される。
【０３５６】
半導体メモリ装置２９００の動作は、図２７と関連して述べた半導体メモリ装置２７００の動作と類似しているので、以下、詳細な説明は省略する。すなわち、半導体メモリ装置２９００の第２サブワードライン・ドライバ２９６０＿１，２９６０＿２，２９６０＿３，２９６０＿４，２９６０＿５，２９６０＿６，…は、対応する２本のサブワードラインに２倍の接地電圧で駆動するという点で、２７の半導体メモリ装置２７００と異なり、残り動作は類似している。
【０３５７】
図３０は、図２８の半導体メモリ装置２８００の他の一実施形態による半導体メモリ装置３０００の回路図である。
【０３５８】
説明の便宜上、図３０の半導体メモリ装置３０００は、メモリセル・アレイ３０１０＿１，３０１０＿２，３０１０＿３，３０１０＿４，…それぞれに含まれたメモリセルそれぞれは、４本のサブワードラインのうち対応するサブワードラインに連結されている場合について説明する。ただし、本発明がこの場合に限定されるものではなく、メモリセル・アレイ３０１０＿１，３０１０＿２，３０１０＿３，３０１０＿４，…が異なる個数のサブワードラインに連結されたメモリセルを含むこともできる。
【０３５９】
図２８及び図３０を参照すれば、半導体メモリ装置３０００は、複数のメモリセル・アレイ３０１０＿１，３０１０＿２，３０１０＿３，３０１０＿４，…、複数のサブワードラインＳＷＬ１，ＳＷＬ２，ＳＷＬ３，ＳＷＬ４，ＳＷＬ５，ＳＷＬ６，ＳＷＬ７，ＳＷＬ８，ＳＷＬ９，ＳＷＬ１０，ＳＷＬ１１，ＳＷＬ１２，ＳＷＬ１３，ＳＷＬ１４，ＳＷＬ１５，ＳＷＬ１６，…、複数のサブワードライン・ドライバ領域３０３０＿１，３０３０＿２，３０３０＿３，…、複数の第１サブワードライン・ドライバ３０５０＿１，３０５０＿２，３０５０＿３，３０５０＿４、３０５０＿５、３０５０＿６，…、複数の第２サブワードライン・ドライバ３０６０＿１，３０６０＿２，３０６０＿３，３０６０＿４，３０６０＿５，３０６０＿６，…、及び複数の駆動信号生成部３０７０＿１，３０７０＿２を具備する。
【０３６０】
複数のメモリセル・アレイ３０１０＿１，３０１０＿２，３０１０＿３，３０１０＿４，…、複数のサブワードラインＳＷＬ１，ＳＷＬ２，ＳＷＬ３，ＳＷＬ４，ＳＷＬ５，ＳＷＬ６，ＳＷＬ７，ＳＷＬ８，ＳＷＬ９，ＳＷＬ１０，ＳＷＬ１１，ＳＷＬ１２，ＳＷＬ１３，ＳＷＬ１４，ＳＷＬ１５，ＳＷＬ１６，…、及び複数のサブワードライン・ドライバ領域３０３０＿１，３０３０＿２，３０３０＿３，…は、図２８の複数のメモリセル・アレイ２８１０＿１，２８１０＿２，２８１０＿３，２８１０＿４，…、複数のサブワードラインＳＷＬ１，ＳＷＬ２，ＳＷＬ３，ＳＷＬ４，ＳＷＬ５，ＳＷＬ６，ＳＷＬ７，ＳＷＬ８，…、及び複数のサブワードライン・ドライバ領域２８３０＿１，２８３０＿２，２８３０＿３，…と類似した構成及び連結関係を有しているので、以下、詳細な説明は省略する。また、第１サブワードライン・ドライバ３０５０＿１，３０５０＿２，３０５０＿３，３０５０＿４，３０５０＿５，３０５０＿６，…及び駆動信号生成部３０７０＿１，３０７０＿２は、図２７の第１サブワードライン・ドライバ２７５０＿１，２７５０＿２，２７５０＿３，２７５０＿４，２７５０＿５，２７５０＿６，…及び駆動信号生成部２７７０＿１，２７７０＿２と類似した構成を有して類似して動作するので、以下、詳細な説明は省略する。
【０３６１】
第２サブワードライン・ドライバ３０６０＿１，３０６０＿２，３０６０＿３，３０６０＿４，３０６０＿５，３０６０＿６，…それぞれは、１つのＮＭＯＳトランジスタを含む。ただし、本発明で、前記第２サブワードライン・ドライバが、ＮＭＯＳトランジスタである場合に限定されるものではなく、前記第２サブワードラインが、以上で説明したように動作しうるものであるならば、少なくとも１つの他の構成要素を利用することもできる。
【０３６２】
第２サブワードライン・ドライバ３０６０＿１，３０６０＿２，３０６０＿３，３０６０＿４，３０６０＿５，３０６０＿６，…それぞれは、ゲートに、対応する第２駆動信号が印加され、第１端に接地電圧が印加され、第２端に、対応するサブワードラインの第２端が連結される前記ＮＭＯＳトランジスタを具備する。例えば、図３０で、第２サブワードライン・ドライバ３０６０＿３のＮＭＯＳトランジスタは、ゲートに第２駆動信号ＰＸｉＢ１が印加され、第１端に接地電圧が印加され、第２端にサブワードラインＳＷＬ６，ＳＷＬ７の第２端が連結される。また、第２サブワードライン・ドライバ３０６０＿６のＮＭＯＳトランジスタは、ゲートに第２駆動信号ＰＸｉＢ３が印加され、第１端に接地電圧が印加され、第２端にサブワードラインＳＷＬ１４、ＳＷＬ１５の第２端が連結される。
【０３６３】
半導体メモリ装置３０００の動作は、図２７と関連して述べた半導体メモリ装置２７００の動作と類似しているので、以下、詳細な説明は省略する。すなわち、半導体メモリ装置３０００の第２サブワードライン・ドライバ３０６０＿１，３０６０＿２，３０６０＿３，３０６０＿４，３０６０＿５，３０６０＿６，…は、対応する２本のサブワードラインに接地電圧で駆動するという点で、２７の半導体メモリ装置２７００と異なり、残り動作は類似している。
【０３６４】
従来には、第１サブワードライン・ドライバが、対応するサブワードラインをハイレベルの電圧で駆動する場合、前記ハイレベルで駆動されるワードラインに隣接したワードラインに連結された第２サブワードライン・ドライバは、前記第１サブワードライン・ドライバと異なるサブワードライン・ドライバ領域で、前記隣接したワードラインをローレベルの電圧で駆動した。従って、従来には、前記第１サブワードライン・ドライバと近いサブワードライン部分と、前記第２サブワードライン・ドライバと遠いサブワードライン部分とで、カップリング・ノイズが発生した。しかし、図２６ないし図３０の実施形態による場合、１つの第１サブワードライン・ドライバが、対応するサブワードラインをハイレベルの電圧で駆動するとき、前記ハイレベルで駆動されるワードラインに隣接したワードラインに連結された第２サブワードライン・ドライバは、前記第１サブワードライン・ドライバと同じサブワードライン・ドライバ領域で、前記隣接したワードラインをローレベルの電圧で駆動する。従って、本発明の技術的思想による一実施形態による場合、従来よりカップリング・ノイズを低減させる。
【０３６５】
図３１は、本発明の他の一実施形態による半導体メモリ装置３１００のブロック図である。
【０３６６】
図３１を参照すれば、図３１の半導体メモリ装置３１００は、図１の半導体メモリ装置１００と、図２６の半導体メモリ装置２６００とが結合された構成を有している。図１の半導体メモリ装置１００については、図１と関連して詳細に説明し、図２６の半導体メモリ装置２６００は、図２６と関連して詳細に説明したので、以下、図３１の半導体メモリ装置３１００についての詳細な説明は省略する。また、図３１の半導体メモリ装置３１００で、図１の半導体メモリ装置１００に対応する部分は、図２の半導体メモリ装置２００と同じ構成を有し、図３１の半導体メモリ装置３１００で、図２６の半導体メモリ装置２６００に対応する部分は、図２７の半導体メモリ装置２７００と同じ構成を有することもできる。
【０３６７】
図３２は、本発明の他の一実施形態による半導体メモリ装置３２００のブロック図である。
【０３６８】
図３２を参照すれば、図３２の半導体メモリ装置３２００は、図１の半導体メモリ装置１００と、図２８の半導体メモリ装置２８００とが結合された構成を有している。図１の半導体メモリ装置１００については、図１と関連して詳細に説明し、図２８の半導体メモリ装置２８００は、図２８と関連して詳細に説明したので、以下、図３２の半導体メモリ装置３２００についての詳細な説明は省略する。また、図３２の半導体メモリ装置３２００で、図１の半導体メモリ装置１００に対応する部分は、図２の半導体メモリ装置２００と同じ構成を有し、図３２の半導体メモリ装置３２００で、図２８の半導体メモリ装置２８００に対応する部分は、図２９の半導体メモリ装置２９００、または図３０の半導体メモリ装置３０００と同じ構成を有することもできる。
【０３６９】
以上では、図１及び図２の半導体メモリ装置のうち１つの半導体メモリ装置と、図２６ないし図３０の半導体メモリ装置のうち１つのメモリ装置とが結合された場合について説明した。ただし、本発明がこのような場合に限定されるものではなく、図３ないし図１２の半導体メモリ装置のうち１つの半導体メモリ装置と、図２６ないし図３０の半導体メモリ装置のうち１つのメモリ装置とが結合されもする。
【０３７０】
図３３は、本発明の他の一実施形態による半導体メモリ装置３３００のブロック図である。
【０３７１】
図３３を参照すれば、図３３の半導体メモリ装置３３００は、図１３の半導体メモリ装置１３００と、図２６の半導体メモリ装置２６００とが結合された構成を有している。図１３の半導体メモリ装置１３００については、図１３と関連して詳細に説明し、図２６の半導体メモリ装置２６００は、図２６と関連して詳細に説明したので、以下、図３３の半導体メモリ装置３３００についての詳細な説明は省略する。また、図３３の半導体メモリ装置３３００で、図１３の半導体メモリ装置１３００に対応する部分は、図１４の半導体メモリ装置１４００と同じ構成を有し、図３３の半導体メモリ装置３３００で、図２６の半導体メモリ装置２６００に対応する部分は、図２７の半導体メモリ装置２７００と同じ構成を有することもできる。
【０３７２】
図３４は、本発明の他の一実施形態による半導体メモリ装置３４００のブロック図である。
【０３７３】
図３４を参照すれば、図３４の半導体メモリ装置３４００は、図１３の半導体メモリ装置１３００と、図２８の半導体メモリ装置２８００とが結合された構成を有している。図１３の半導体メモリ装置１３００については、図１３と関連して詳細に説明し、図２８の半導体メモリ装置２８００は、図２８と関連して詳細に説明したので、以下、図３４の半導体メモリ装置３４００についての詳細な説明は省略する。また、図３４の半導体メモリ装置３４００で、図１３の半導体メモリ装置１３００に対応する部分は、図１４の半導体メモリ装置１４００と同じ構成を有し、図３４の半導体メモリ装置３４００で、図２８の半導体メモリ装置２８００に対応する部分は、図２９の半導体メモリ装置２９００、または図３０の半導体メモリ装置３０００と同じ構成を有することもできる。
【０３７４】
以上では、図１３及び図１４の半導体メモリ装置のうち１つの半導体メモリ装置と、図２６ないし図３０の半導体メモリ装置のうち１つのメモリ装置とが結合された場合について説明した。ただし、本発明がこれらの場合に限定されるものではなく、図１５ないし図２４の半導体メモリ装置のうち１つの半導体メモリ装置と、図２６ないし図３０の半導体メモリ装置のうち１つのメモリ装置とが結合されもする。
【０３７５】
本発明の技術的思想による一実施形態による半導体メモリ装置のメモリセルに含まれたトランジスタは、垂直チャネル・トランジスタ（vertical channel transistor）である。前記垂直チャネル・トランジスタは、ゲート電極を中心に、上下に配されたソース領域及びドレイン領域を具備する。ただし、本発明で、前記メモリセルに含まれたトランジスタが、垂直チャネル・トランジスタである場合に限定されるものではなく、前記メモリセルに含まれたトランジスタは、平面型トランジスタ（planner transistor）でもある。前記平面型トランジスタは、半導体基板上に配されたゲート電極、前記ゲート電極の両側に隣接した前記半導体基板に配されたソース領域及びドレイン領域を具備する。前記垂直チャネル・トランジスタの一実施形態については、以下で図３５と関連してさらに詳細に説明する。
【０３７６】
図３５は、本発明の技術的思想による一実施形態による半導体メモリ装置のメモリセルに含まれる垂直チャネル・トランジスタの断面図である。
【０３７７】
図３５を参照すれば、半導体基板３５１０上には、基板物質からなりつつ、半導体基板３５１０から垂直に突出するピラー（pillar）が備わる。前記ピラーは、自体の上部及び下部にそれぞれ配されるソース領域Ｓ及びドレイン領域Ｄを含み、ソース領域Ｓ及びドレイン領域Ｄ間に配されるチャネル領域Ｃを含む。
【０３７８】
前記ピラーの外周面には、チャネル領域Ｃを取り囲むゲート電極Ｇが形成される。ゲート電極Ｇと前記ピラーとの間には、ゲート絶縁膜が形成される。ゲート電極Ｇの側面には、ゲート電極Ｇと電気的に連結されるワードライン３５４０が形成される。図３５で、図面符号３５５０及び３５６０は、層間絶縁膜を意味する。
【０３７９】
図３６は、本発明の技術的思想による一実施形態による半導体メモリ装置を含むコンピュータ・システム装置３６００を示すブロック図である。
【０３８０】
図３６を参照すれば、本発明によるコンピュータ・システム装置３６００は、バス３６６０に電気的に連結されたマイクロ・プロセッサ３６３０；ユーザ・インターフェース３６５０；メモリ・コントローラ３６１２及びメモリ装置３６１１を具備するメモリ・システム装置３６１０；を含む。メモリ装置３６１１は、データが保存される複数のメモリセルを含む。メモリ装置３６１１は、図１ないし図２４及び図２６ないし図３４の半導体メモリ装置のうち１つの半導体メモリ装置を含む。メモリ・コントローラ３６１２は、メモリ装置３６１１を制御する。本発明の一実施形態によるコンピュータ・システム装置３６００は、ＲＡＭ（random-access memory）３６４０及びパワー供給装置３６２０をさらに具備する。
【０３８１】
本発明の一実施形態によるコンピュータ・システム装置３６００が、モバイル装置である場合、コンピュータ・システムの動作電圧を供給するためのバッテリ及びベースバンド・チップセット（baseband chipset）のようなモデムがさらに提供される。また、本発明によるコンピュータ・システム装置３６００には、応用チップセット（application chipset）、カメラ・イメージプロセッサ（ＣＩＳ：camera image processor）、モバイルＤＲＡＭ（dynamic random-access memory）などがさらに提供されうることは、本分野の当業者に自明な事項であるので、さらに詳細な説明は省略する。
【０３８２】
メモリ・コントローラ３６１２とメモリ装置３６１１は、例えば、データを保存するのに不揮発性メモリを使用するＳＳＤ（solid state drive/disk）を構成することができる。
【０３８３】
図３７は、本発明の一実施形態による半導体メモリ装置を含むメモリカード３７００を示すブロック図である。
【０３８４】
図３７を参照すれば、メモリカード３７００は、メモリ装置３７１０及びメモリ・コントローラ３７２０を具備する。メモリ装置３７１０は、データが保存される複数のメモリセルを含む。メモリ装置３７１０は、図１ないし図２４及び図２６ないし図３４の半導体メモリ装置のうち１つの半導体メモリ装置を含む。メモリ・コントローラ３７２０は、メモリ装置３７１０を制御する。メモリ・コントローラ３７２０は、ＵＳＢ（universal serial bus）、ＭＭＣ（multimedia card）、ＰＣＩ−Ｅ（peripheral component interconnect express）、ＳＡＴＡ（serial advanced technology attachment）、ＰＡＴＡ（parallel advanced technology attachment）、ＳＣＳＩ（small computer system interface）、ＥＳＤＩ（enhanced small device interface）、及びＩＤＥ（integrated device electronics）のような多様なインターフェース・プロトコルのうち一つを介して、外部（例を上げれば、ホスト）と通信するように構成されるのである。図３７のメモリ・コントローラ３７２０に備わっているＣＰＵ（central processor unit）３７２２、ＳＲＡＭ（static random access memory）３７２１、ホスト・インターフェース（Ｉ／Ｆ）３７２３、ＥＣＣ（error correcting code）３７２４、メモリＩ／Ｆ ３７２５及びバス３７２６の構造及び動作は、この分野の当業者に自明な事項であり、さらに詳細な説明は省略する。
【０３８５】
以上で説明した本発明の一実施形態によるメモリ装置は、多様な形態のパッケージを利用して実装可能である。例えば、本発明によるメモリ装置は、ＰｏＰ（package on package）、ＢＧＡ（ball grid array）、ＣＳＰ（chip scale package）、ＰＬＣＣ（plastic leaded chip carrier）、ＰＤＩＰ（plastic dual in-line package）、die in waffle pack、die in wafer form、ＣＯＢ（chip on board）、ＣＥＲＤＩＰ（ceramic dual in-line package）、ＭＱＦＰ（plastic metric quad flat pack）、ＴＱＦＰ（thin quad flat pack）、ＳＯＩＣ（small outline integrated circuit）、ＳＳＯＰ（shrink small outline package）、ＴＳＯＰ（thin small outline package）、ＳＩＰ（system in package）、ＭＣＰ（multi chip package）、ＷＦＰ（wafer-level fabricated package）、ＷＳＰ（wafer-level processed stack package）のようなパッケージを利用して実装することができる。
【０３８６】
以上、図面と明細書とで最適実施形態について開示したここで、特定の用語が使われたが、それらは単に本発明について説明するための目的で使われたものであり、意味限定や特許請求の範囲に記載された本発明の範囲を制限するために使われたものではない。従って、本技術分野の当業者であるならば、それらから多様な変形及び均等な他実施形態が可能であるという点を理解することが可能であろう。よって、本発明の真の技術的保護範囲は、特許請求の範囲の技術的思想によって決まるものである。
【符号の説明】
【０３８７】
１００    半導体メモリ装置
１１０＿１ないし１１０＿８    メモリセル・ブロック
１２０＿１ないし１２０＿６    ビットライン・センスアンプ
１３０＿１ないし１３０＿８    連結部
１５０＿１ないし１５０＿３    制御信号生成部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
2012094239.tif 000008
【図７】
2012094239.tif 000009
【図８】
2012094239.tif 000010
【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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