(57)【要約】【課題】アクセス効率を従来よりも高める液晶駆動装置を提供すること。【解決手段】本発明の液晶駆動装置では、ＲＡＭ５をＬ個のバンク（Ｌは１と素数以外の整数）に分割し、ＬがＭ×Ｎ（Ｍ、Ｎは２以上の整数）となり、且つ、Ｍ×Ｎの整数倍がＸ×Ｙ（Ｘ、Ｙは４以上の整数）になるように、ＭとＮとを決定し、表示パネルの（Ｘ×Ｙ）個の画素の各々とそれに隣接する画素とに対するバンクが異なるように、前記（Ｘ×Ｙ）個の画素に対して（Ｍ×Ｎ）個のバンクを割り当てる。これにより、ＣＰＵ１又はＬＣＤ制御装置４がラインアクセス（水平アクセス、垂直アクセス）、ウィンドウアクセスを行う場合、（Ｍ×Ｎ）個のバンクのうちの隣接する２つのバンクが同一バンクではないため、隣接する２つのバンクが連続してアクセスされることがなく、ＬＣＤアクセスが割り込まれてもＣＰＵアクセスを行うためのコマンドの処理待ち状態が減る。【選択図】図７Ｃ
2012042543.tif 000002
【特許請求の範囲】
【請求項１】
ＲＡＭと、
前記ＲＡＭをＬ個のバンク（Ｌは１と素数以外の整数）に分割し、ＬがＭ×Ｎ（Ｍ、Ｎは２以上の整数）となり、且つ、Ｍ×Ｎの整数倍がＸ×Ｙ（Ｘ、Ｙは４以上の整数）になるように、ＭとＮとを決定し、表示パネルの（Ｘ×Ｙ）個の画素の各々とそれに隣接する画素とに対するバンクが異なるように、前記（Ｘ×Ｙ）個の画素に対して（Ｍ×Ｎ）個のバンクを割り当てるアクセス順制御回路と、
前記表示データを前記ＲＡＭに書き込むライト動作を行うＣＰＵと、
前記ＲＡＭから前記表示データを読み出すリード動作を行い、前記表示パネルに表示するＬＣＤ制御装置と
を具備する液晶駆動装置。
【請求項２】
前記ＲＡＭには、前記（Ｘ×Ｙ）個の画素にそれぞれ対応する（Ｘ×Ｙ）個のアドレスが与えられ、
前記アクセス順制御回路は、
前記（Ｘ×Ｙ）個のアドレスを（０、０）〜（Ｘ−１、Ｙ−１）により表したとき、ロウアドレスを表す値０〜（Ｘ−１）、カラムアドレスを表す値０〜（Ｙ−１）をそれぞれＭ、Ｎで除算して余りｑ、ｒを求め（ここで、商は整数とする）、
前記（Ｘ×Ｙ）個のアドレスのうちの、余りｑ、ｒの組み合わせにより（０、０）〜（Ｍ−１、Ｎ−１）となる（（Ｘ／Ｍ）×（Ｙ／Ｎ））通りのアドレス群に対してそれぞれ前記（Ｍ×Ｎ）個のバンクを割り当てる
請求項１に記載の液晶駆動装置。
【請求項３】
前記ＣＰＵ又は前記ＬＣＤ制御装置は、前記（Ｘ×Ｙ）個の画素のうちの１ライン分の画素に対応して前記表示データの書き込み又は読み出しを行うラインアクセス、前記（Ｘ×Ｙ）個の画素のうちの特定の画素群に対応して前記表示データの書き込み又は読み出しを行うウィンドウアクセスを行う場合、
第１アドレスに基づいて、前記（Ｍ×Ｎ）個のバンクのうちの第１バンクに対して前記ライト動作又は前記リード動作を行い、
第２アドレスに基づいて、前記（Ｍ×Ｎ）個のバンクのうちの前記第１バンクに隣接する第２バンクに対して前記ライト動作又は前記リード動作を行う
請求項２に記載の液晶駆動装置。
【請求項４】
前記第１バンクに対する前記ライト動作又は前記リード動作を行う場合、
前記アクセス順制御回路は、前記第１アドレスとして第１ロウアドレス、第１カラムアドレスを表す値をそれぞれＭ、Ｎで除算して余りｑ、ｒを求め（ここで、商は整数とする）、前記（Ｍ×Ｎ）個のバンクのうちの、余りｑ、ｒの組み合わせにより割り当てられたバンクである前記第１バンクを選択し、
前記ＣＰＵ又は前記ＬＣＤ制御装置は、前記第１バンクの複数のワード線のうちの、前記第１ロウアドレスにより選択される第１選択ワード線を駆動し、前記第１バンクの複数のビット線のうちの、前記第１カラムアドレスにより選択される第１選択ビット線の電位を増幅し、前記第１選択ビット線から前記表示データの書き込み又は読み出しを行い、
前記第２バンクに対する前記ライト動作又は前記リード動作を行う場合、
前記アクセス順制御回路は、前記第２アドレスとして第２ロウアドレス、第２カラムアドレスを表す値をそれぞれＭ、Ｎで除算して余りｑ、ｒを求め（ここで、商は整数とする）、前記（Ｍ×Ｎ）個のバンクのうちの、余りｑ、ｒの組み合わせにより割り当てられたバンクである前記第２バンクを選択し、
前記ＣＰＵ又は前記ＬＣＤ制御装置は、前記第２バンクの複数のワード線のうちの、前記第２ロウアドレスにより選択される第２選択ワード線を駆動し、前記第２バンクの複数のビット線のうちの、前記第２カラムアドレスにより選択される第２選択ビット線の電位を増幅し、前記第２選択ビット線から前記表示データの書き込み又は読み出しを行う
請求項３に記載の液晶駆動装置。
【請求項５】
調停回路
を更に具備し、
前記アクセス順制御回路は、前記ＣＰＵが行う前記ラインアクセス、前記ウィンドウアクセスであるＣＰＵアクセス、又は、前記ＬＣＤ制御装置が行う前記ラインアクセス、前記ウィンドウアクセスであるＬＣＤアクセスに応じて、前記第１バンク又は前記第２バンクである選択バンクを選択するためのアクセス要求を出力し、
前記調停回路は、前記アクセス要求に応じて、前記選択バンクに対する前記ＣＰＵアクセスと前記ＬＣＤアクセスとを調停する
請求項３又は４に記載の液晶駆動装置。
【請求項６】
ＲＡＭをＬ個のバンク（Ｌは１と素数以外の整数）に分割する工程と、
ＬがＭ×Ｎ（Ｍ、Ｎは２以上の整数）となり、且つ、Ｍ×Ｎの整数倍がＸ×Ｙ（Ｘ、Ｙは４以上の整数）になるように、ＭとＮとを決定する工程と、
表示パネルの（Ｘ×Ｙ）個の画素の各々とそれに隣接する画素とに対するバンクが異なるように、前記（Ｘ×Ｙ）個の画素に対して（Ｍ×Ｎ）個のバンクを割り当てる工程と、
前記表示データを前記ＲＡＭに書き込むライト動作を行う工程と、
前記ＲＡＭから前記表示データを読み出すリード動作を行う工程と、
前記リード動作後に前記表示データを前記表示パネルに表示する工程と
を具備する液晶駆動方法。
【請求項７】
前記ＲＡＭには、前記（Ｘ×Ｙ）個の画素にそれぞれ対応する（Ｘ×Ｙ）個のアドレスが与えられ、
前記割り当てる工程は、
前記（Ｘ×Ｙ）個のアドレスを（０、０）〜（Ｘ−１、Ｙ−１）により表したとき、ロウアドレスを表す値０〜（Ｘ−１）、カラムアドレスを表す値０〜（Ｙ−１）をそれぞれＭ、Ｎで除算して余りｑ、ｒを求める（ここで、商は整数とする）工程と、
前記（Ｘ×Ｙ）個のアドレスのうちの、余りｑ、ｒの組み合わせにより（０、０）〜（Ｍ−１、Ｎ−１）となる（（Ｘ／Ｍ）×（Ｙ／Ｎ））通りのアドレス群に対してそれぞれ前記（Ｍ×Ｎ）個のバンクを割り当てる工程と
を含む請求項６に記載の液晶駆動方法。
【請求項８】
前記ライト動作又は前記リード動作を行う工程は、前記（Ｘ×Ｙ）個の画素のうちの１ライン分の画素に対応して前記表示データの書き込み又は読み出しを行うラインアクセス、前記（Ｘ×Ｙ）個の画素のうちの特定の画素群に対応して前記表示データの書き込み又は読み出しを行うウィンドウアクセスを行う場合、
第１アドレスに基づいて、前記（Ｍ×Ｎ）個のバンクのうちの第１バンクに対して前記ライト動作又は前記リード動作を行う工程と、
第２アドレスに基づいて、前記（Ｍ×Ｎ）個のバンクのうちの前記第１バンクに隣接する第２バンクに対して前記ライト動作又は前記リード動作を行う工程と
を含む請求項７に記載の液晶駆動方法。
【請求項９】
前記第１バンクに対する前記ライト動作又は前記リード動作を行う工程は、
前記第１アドレスとして第１ロウアドレス、第１カラムアドレスを表す値をそれぞれＭ、Ｎで除算して余りｑ、ｒを求める（ここで、商は整数とする）工程と、
前記（Ｍ×Ｎ）個のバンクのうちの、余りｑ、ｒの組み合わせにより割り当てられたバンクである前記第１バンクを選択する工程と、
前記第１バンクの複数のワード線のうちの、前記第１ロウアドレスにより選択される第１選択ワード線を駆動する工程と、
前記第１バンクの複数のビット線のうちの、前記第１カラムアドレスにより選択される第１選択ビット線の電位を増幅する工程と、
前記第１選択ビット線から前記表示データの書き込み又は読み出しを行う工程と
を含み、
前記第２バンクに対する前記ライト動作又は前記リード動作を行う工程は、
前記第２アドレスとして第２ロウアドレス、第２カラムアドレスを表す値をそれぞれＭ、Ｎで除算して余りｑ、ｒを求める（ここで、商は整数とする）工程と、
前記（Ｍ×Ｎ）個のバンクのうちの、余りｑ、ｒの組み合わせにより割り当てられたバンクである前記第２バンクを選択する工程と、
前記第２バンクの複数のワード線のうちの、前記第２ロウアドレスにより選択される第２選択ワード線を駆動する工程と、
前記第２バンクの複数のビット線のうちの、前記第２カラムアドレスにより選択される第２選択ビット線の電位を増幅する工程と、
前記第２選択ビット線から前記表示データの書き込み又は読み出しを行う工程と
を含む請求項８に記載の液晶駆動方法。
【請求項１０】
前記ライト動作又は前記リード動作に応じて、前記第１バンク又は前記第２バンクである選択バンクを選択するためのアクセス要求を出力する工程と、
前記アクセス要求に応じて、前記選択バンクに対する前記ライト動作又は前記リード動作を調停する工程と
を更に具備する請求項８又は９に記載の液晶駆動方法。
【請求項１１】
請求項１〜５のいずれかに記載の液晶駆動装置と、
前記液晶駆動装置に接続された表示パネルと
を具備する電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示データを液晶ディスプレイパネルに表示する液晶駆動装置に関する。
【背景技術】
【０００２】
携帯電話機のような電子機器では、表示データをＲＡＭ（Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）に書き込み、ＲＡＭから表示データを読み出して、液晶ディスプレイ（ＬＣＤ；Ｌｉｑｕｉｄ  Ｃｒｙｓｔａｌ  Ｄｉｓｐｌａｙ）パネルである表示パネルに表示する。近年、このような電子機器にはカメラ機能、テレビ機能、ゲーム機能などが搭載されることにより、高画素化と共に、取り扱うデータ量が増えているため、ＲＡＭに対するアクセスを高速化する必要がある。
【０００３】
図１に示されるように、従来の液晶駆動装置（特許文献１）は、ＲＡＭ１１５と、図示しないＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）と、図示しないＬＣＤ制御装置とを具備している。ＬＣＤ制御装置は、表示パネルに接続されている。表示パネルは、複数の画素を有している。
【０００４】
ＣＰＵは、表示データをＲＡＭ１１５に書き込むライト動作を行う。ＬＣＤ制御装置は、ＲＡＭ１１５から表示データを読み出すリード動作を行い、表示パネルに表示する。
【０００５】
ＲＡＭ１１５は、複数のバンク１１５−０〜１１５−３を有し、メモリマッピングにより、複数のページ領域１１４の各々とそれに隣接するページ領域１１４とに対するバンクが異なるように、複数のページ領域１１４に対して複数のバンク１１５−０〜１１５−３が割り当てられている。ここで、複数のページ領域１１４の各々は、表示パネルの１画面分の領域を表している。
【０００６】
例えば、複数のページ領域１１４のうちの０、２行目のページ領域１１４には、バンク１１５−０、１１５−１、１１５−０、１１５−１、１１５−０、１１５−１、１１５−０、１１５−１をそれぞれ選択するためのバンクアドレスＢＡ０、ＢＡ１、ＢＡ０、ＢＡ１、ＢＡ０、ＢＡ１、ＢＡ０、ＢＡ１が割り当てられている。１、３行目のページ領域１１４には、バンク１１５−２、１１５−３、１１５−２、１１５−３、１１５−２、１１５−３、１１５−２、１１５−３をそれぞれ選択するためのバンクアドレスＢＡ２、ＢＡ３、ＢＡ２、ＢＡ３、ＢＡ２、ＢＡ３、ＢＡ２、ＢＡ３が割り当てられている。
【０００７】
複数のページ領域１１４のうちの０、１行目のページ領域１１４には、ロウアドレスＲＡ０、ＲＡ０、ＲＡ１、ＲＡ１、ＲＡ２、ＲＡ２、ＲＡ３、ＲＡ３が割り当てられている。２、３行目のページ領域１１４には、ロウアドレスＲＡ４、ＲＡ４、ＲＡ５、ＲＡ５、ＲＡ６、ＲＡ６、ＲＡ７、ＲＡ７が割り当てられている。
【０００８】
複数のページ領域１１４の各々には、カラムアドレスＣＡ０〜ＣＡ１２７が割り当てられている。
【０００９】
ＣＰＵ又はＬＣＤ制御装置は、複数のページ領域１１４のうちの１ライン分のページ領域１１４に対応して表示データの書き込み又は読み出しを行うラインアクセス（水平アクセス、垂直アクセス）を行う。
【００１０】
ＣＰＵ又はＬＣＤ制御装置は、第１アドレス（例えばバンクアドレスＢＡ０、ロウアドレスＲＡ０、カラムアドレスＣＡ０）とアクティブコマンドに基づいて、複数のバンク１１５−０〜１１５−３のうちの第１バンク（例えばバンク１１５−０）に対してアクティブ動作を行う。この場合、複数のバンク１１５−０〜１１５−３のうちの、バンクアドレスＢＡ０に応じたバンクＢＡ０を選択し、バンクＢＡ０の複数のワード線ＷＬのうちの、ロウアドレスＲＡ０により選択される選択ワード線ＷＬを駆動し、バンクＢＡ０の複数のビット線ＢＬのうちの、カラムアドレスＣＡ０により選択される選択ビット線ＢＬの電位を増幅する。
【００１１】
次に、ＣＰＵ又はＬＣＤ制御装置は、アクティブ動作後の第１アドレス（この場合、カラムアドレスＣＡ０）とライトコマンド又はリードコマンドに基づいて、第１バンク（バンク１１５−０）に対してライト動作又はリード動作を行う。この場合、カラムアドレスＣＡ０により選択される第１選択ビット線ＢＬから表示データの書き込み又は読み出しを行う。
【００１２】
同時に、ＣＰＵ又はＬＣＤ制御装置は、第２アドレス（例えばバンクアドレスＢＡ１、ロウアドレスＲＡ０、カラムアドレスＣＡ０）とアクティブコマンドに基づいて、複数のバンク１１５−０〜１１５−３のうちの第１バンクに隣接する第２バンク（例えばバンク１１５−１）に対してアクティブ動作を行う。この場合、複数のバンク１１５−０〜１１５−３のうちの、バンクアドレスＢＡ１に応じたバンク１１５−１を選択し、バンク１１５−１の複数のワード線ＷＬのうちの、ロウアドレスＲＡ０により選択される選択ワード線ＷＬを駆動し、バンク１１５−１の複数のビット線ＢＬのうちの、カラムアドレスＣＡ０により選択される選択ビット線ＢＬの電位を増幅する。
【００１３】
このように、従来の液晶駆動装置では、複数のページ領域１１４の各々とそれに隣接するページ領域１１４とに対するバンクが同一にならないように、複数のページ領域１１４に対して複数のバンク１１５−０〜１１５−３を割り当てている。従って、図２に示されるように、ＣＰＵ又はＬＣＤ制御装置がラインアクセス（水平アクセス、垂直アクセス）を行う場合、１ライン分のページ領域１１４のうちの対象となるページ領域１１４に対する第１バンクと、そのページ領域１１４に隣接するページ領域１１４に対する第２バンクとが同一バンクではないため、第１、２バンクに対してアクティブ動作、ライト動作又はリード動作を同時に行うことができる。
【先行技術文献】
【特許文献】
【００１４】
【特許文献１】特開２００８−１７６７６５号公報
【発明の概要】
【発明が解決しようとする課題】
【００１５】
しかし、従来の液晶駆動装置では、ＣＰＵ又はＬＣＤ制御装置が、複数の画素のうちの特定の画素群に対応して表示データの書き込み又は読み出しを行うウィンドウアクセス（矩形アクセス）を行う場合、ＲＡＭに対するアクセス効率が低下する。ウィンドウアクセスは、ＭＰＥＧ（Ｍｏｖｉｎｇ  Ｐｉｃｔｕｒｅ  Ｅｘｐｅｒｔｓ  Ｇｒｏｕｐ）などの画像を圧縮・伸長する処理で用いられる。
【００１６】
従来の液晶駆動装置では、複数のページ領域１１４に対して複数のバンク１１５−０〜１１５−３を割り当てている。このため、図２に示されるように、ＣＰＵ又はＬＣＤ制御装置がウィンドウアクセスを行う場合、１ページ領域単位で行うことになり、同一バンクを連続アクセスしてしまう。その結果、ＲＡＭに対するアクセス効率が低下する。
【００１７】
図３は、１水平走査期間（以下、１Ｈ期間）において、ページ領域毎に第１バンクと第２バンクとを交互にアクセスしている場合のタイミングチャートである。
【００１８】
ここで、ＣＰＵが行うラインアクセス、ウィンドウアクセスをＣＰＵアクセスと称し、ＬＣＤ制御装置が行うラインアクセス、ウィンドウアクセスをＬＣＤアクセスと称する。また、Ｔ＿ｃｐｕは、ＣＰＵアクセスでＲＡＭに表示データを書き込むときに要する時間を表し、Ｔ＿ｌｃｄは、ＬＣＤアクセスでＲＡＭから表示データを読み出すときに要する時間を表している。
【００１９】
１Ｈ期間は、ＣＰＵがＲＡＭに表示データを書き込む書込期間と、書込期間の前後のブランク期間とを含んでいる。書込期間の前のブランク期間はＢＰ（バックポーチ）と呼ばれ、書込期間の後のブランク期間はＦＰ（フロントポーチ）と呼ばれる。液晶駆動装置では、ＣＰＵアクセスの他にＬＣＤアクセスも行うため、書込期間において、ＣＰＵアクセスとＬＣＤアクセスとを処理していくことになる。
【００２０】
いま、ＬＣＤアクセスが割り込まれた場合、ＣＰＵアクセスを行うためのコマンドは処理待ち状態になる。そのため、ＣＰＵアクセスにより同一バンクを連続アクセスしているときに、ＬＣＤアクセスが割り込まれた場合、更に、ＣＰＵアクセスを行うためのコマンドは処理待ち状態になる。その結果、ＲＡＭに対するアクセス効率が低下する。
【課題を解決するための手段】
【００２１】
以下に、発明を実施するための形態で使用される符号を括弧付きで用いて、課題を解決するための手段を記載する。この符号は、特許請求の範囲の記載と発明を実施するための形態の記載との対応を明らかにするために付加されたものであり、特許請求の範囲に記載されている発明の技術的範囲の解釈に用いてはならない。
【００２２】
本発明の液晶駆動装置は、ＲＡＭ（５）と、アクセス順制御回路（２）と、ＣＰＵ（１）と、ＬＣＤ制御装置（４）とを具備している。アクセス順制御回路（２）は、ＲＡＭ（５）をＬ個のバンク（Ｌは１と素数以外の整数）に分割し、ＬがＭ×Ｎ（Ｍ、Ｎは２以上の整数）となり、且つ、Ｍ×Ｎの整数倍がＸ×Ｙ（Ｘ、Ｙは４以上の整数）になるように、ＭとＮとを決定し、表示パネル（６）の（Ｘ×Ｙ）個の画素の各々とそれに隣接する画素とに対するバンクが異なるように、（Ｘ×Ｙ）個の画素に対して（Ｍ×Ｎ）個のバンクを割り当てる。ＣＰＵ（１）は、表示データをＲＡＭ（５）に書き込むライト動作を行う。ＬＣＤ制御装置（４）は、ＲＡＭ（５）から表示データを読み出すリード動作を行い、表示パネル（６）に表示する。
【発明の効果】
【００２３】
本発明の液晶駆動装置では、（Ｘ×Ｙ）個の画素の各々とそれに隣接する画素とに対するバンクが異なるように、（Ｘ×Ｙ）個の画素に対して（Ｍ×Ｎ）個のバンクを割り当てている。従って、ＣＰＵ（１）又はＬＣＤ制御装置（４）がラインアクセス（水平アクセス、垂直アクセス）を行う場合、１ライン分の画素のうちの対象となる画素に対する第１バンクと、その画素に隣接する画素に対する第２バンクとが同一バンクではないため、第１、２バンクが連続してアクセスされることがなく、ＬＣＤアクセスが割り込まれてもＣＰＵアクセスを行うためのコマンドの処理待ち状態が減ることになる。
【００２４】
また、本発明の液晶駆動装置では、ＣＰＵ１又はＬＣＤ制御装置４がウィンドウアクセスを行う場合、特定の画素群のうちの対象となる画素に対する第１バンクと、その画素に隣接する画素に対する第２バンクとが同一バンクではないため、第１、２バンクが連続してアクセスされることがなく、ＬＣＤアクセスが割り込まれてもＣＰＵアクセスを行うためのコマンドの処理待ち状態が減ることになる。
【００２５】
このように、本発明の液晶駆動装置では、同一バンクの連続アクセスが発生しないため、アクセス効率を従来よりも高めることができる。
【図面の簡単な説明】
【００２６】
【図１】図１は、特開２００８−１７６７６５号公報に記載された技術として、従来の液晶駆動装置が行うラインアクセス（この場合、水平アクセス）を説明するための図である。
【図２】図２は、従来の液晶駆動装置が行うウィンドウアクセス（矩形アクセス）を説明するための図である。
【図３】図３は、従来の液晶駆動装置において、１水平走査期間でページ領域毎に第１バンクと第２バンクとを交互にアクセスしている場合のタイミングチャートである。
【図４】図４は、本発明の実施形態による液晶駆動装置の構成を示している。
【図５】図５は、本発明の実施形態による液晶駆動装置のアクセス順制御回路２の構成を示している。
【図６】図６は、本発明の実施形態による液晶駆動装置の動作として、設計段階の動作を示すフローチャートである。
【図７Ａ】図７Ａは、本発明の実施形態による液晶駆動装置において、Ｌが４であるときのバンクを示している。
【図７Ｂ】図７Ｂは、本発明の実施形態による液晶駆動装置において、Ｌが４であり、Ｍ、Ｎが２であるときのバンク構成を示している。
【図７Ｃ】図７Ｃは、Ｌが４であり、Ｍ、Ｎが２であるときの表示パネル６とＲＡＭ５とバンク構成との関係を示し、本発明の実施形態による液晶駆動装置の動作として、設計段階の動作、アクセス動作（ラインアクセス）を説明するための図である。
【図８Ａ】図８Ａは、本発明の実施形態による液晶駆動装置において、Ｌが９であるときのバンクを示している。
【図８Ｂ】図８Ｂは、本発明の実施形態による液晶駆動装置において、Ｌが９であり、Ｍ、Ｎが３であるときのバンク構成を示している。
【図９Ａ】図９Ａは、本発明の実施形態による液晶駆動装置の動作として、アクセス動作（ウィンドウアクセス）を説明するための図である。
【図９Ｂ】図９Ｂは、本発明の実施形態による液晶駆動装置の動作として、アクセス動作（ウィンドウアクセス）を説明するための図である。
【図１０】図１０は、本発明の実施形態による液晶駆動装置において、１水平走査期間で画素毎に第１バンクと第２バンクとを交互にアクセスしている場合のタイミングチャートである。
【発明を実施するための形態】
【００２７】
以下に添付図面を参照して、本発明の実施形態による液晶駆動装置について詳細に説明する。
【００２８】
図４は、本発明の実施形態による液晶駆動装置の構成を示している。
【００２９】
本発明の実施形態による液晶駆動装置は、例えば携帯電話機のような電子機器に設けられる。その電子機器には、液晶ディスプレイ（ＬＣＤ；Ｌｉｑｕｉｄ  Ｃｒｙｓｔａｌ  Ｄｉｓｐｌａｙ）パネルである表示パネル６が搭載されている。
【００３０】
本発明の実施形態による液晶駆動装置は、ＲＡＭ５と、ＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）１と、ＬＣＤ制御装置４と、アクセス順制御回路２と、調停回路３とを具備している。
【００３１】
ＣＰＵ１は、アクセス順制御回路２とＲＡＭ５とに接続されている。ＣＰＵ１は、表示データをＲＡＭ５に書き込むライト動作を行う。
【００３２】
ＬＣＤ制御装置４は、アクセス順制御回路２とＲＡＭ５と表示パネル６とに接続されている。ＬＣＤ制御装置４は、ＲＡＭ５から表示データを読み出すリード動作を行い、表示パネル６に表示する。
【００３３】
表示パネル６は、（Ｘ×Ｙ）個の画素（Ｘ、Ｙは４以上の整数）を有している。
【００３４】
ＲＡＭ５は、Ｌ個のバンク（Ｌは１と素数以外の整数）に分割される。
【００３５】
調停回路３は、ＣＰＵ１、ＬＣＤ制御装置４、アクセス順制御回路２とＲＡＭ５との間に設けられている。調停回路３は、後述の調停回路３−１〜３−Ｌを備えている。調停回路３−１〜３−Ｌは、Ｌ個のバンクにそれぞれ対応して設けられている。
【００３６】
アクセス順制御回路２は、メモリマッピングにより、（Ｘ×Ｙ）個の画素の各々とそれに隣接する画素とに対するバンクが異なるように、（Ｘ×Ｙ）個の画素に対して（Ｍ×Ｎ）個のバンクを割り当てる。後述するが、Ｍ、Ｎは、ＬがＭ×Ｎとなり、Ｍ×Ｎの整数倍がＸ×Ｙとなる２以上の整数である。
【００３７】
図５は、アクセス順制御回路２の構成を示している。
【００３８】
アクセス順制御回路２は、アドレス演算回路２−１、バンク決定デコード回路２−２、出力先選択回路２−３を備えている。
【００３９】
アドレス演算回路２−１は、ＣＰＵ１に接続されたＣＰＵアクセス用アドレス演算回路２−１−１と、ＬＣＤ制御装置４に接続されたＬＣＤアクセス用アドレス演算回路２−１−２とを備えている。
【００４０】
バンク決定デコード回路２−２は、ＣＰＵアクセス用アドレス演算回路２−１−１に接続されたＣＰＵアクセス用バンク決定デコード回路２−２−１と、ＬＣＤアクセス用アドレス演算回路２−１−２に接続されたＬＣＤアクセス用バンク決定デコード回路２−２−２とを備えている。
【００４１】
出力先選択回路２−３は、ＣＰＵアクセス用バンク決定デコード回路２−２−１と、ＬＣＤアクセス用バンク決定デコード回路２−２−２と、調停回路３−１〜３−４と、ＣＰＵ１と、ＬＣＤ制御装置４とに接続されている。
【００４２】
本発明の実施形態による液晶駆動装置では、設計段階の動作と、その後のアクセス動作とを行う。
【００４３】
図６は、設計段階の動作を示すフローチャートである。
【００４４】
（工程Ｓ１）
アドレス演算回路２−１は、設計者の指示により、ＲＡＭ５をＬ個のバンクに分割する。設計者は、チップ面積、プロセスの都合、要求スピードへの対応などを考慮してＬを決定する。
【００４５】
（工程Ｓ２）
アドレス演算回路２−１は、ＬがＭ×Ｎ（Ｍ、Ｎは２以上の整数）となり、且つ、Ｍ×Ｎの整数倍がＸ×Ｙになるように、ＭとＮとを決定する。
【００４６】
（工程Ｓ３、Ｓ４）
ＲＡＭ５には、（Ｘ×Ｙ）個の画素にそれぞれ対応する（Ｘ×Ｙ）個のアドレスが与えられている。ここで、（Ｘ×Ｙ）個のアドレスを（０、０）〜（Ｘ−１、Ｙ−１）により表したとき、ロウアドレスを表す値を０〜（Ｘ−１）とし、カラムアドレスを表す値を０〜（Ｙ−１）とする。この場合、アドレス演算回路２−１は、ロウアドレスを表す値０〜（Ｘ−１）、カラムアドレスを表す値０〜（Ｙ−１）をそれぞれＭ、Ｎで除算して余りｑ、ｒを求める（ここで、商は整数とする）。
【００４７】
（工程Ｓ５）
バンク決定デコード回路２−２は、（Ｘ×Ｙ）個のアドレスのうちの、余りｑ、ｒの組み合わせにより（０、０）〜（Ｍ−１、Ｎ−１）となる（（Ｘ／Ｍ）×（Ｙ／Ｎ））通りのアドレス群に対してそれぞれ（Ｍ×Ｎ）個のバンクを割り当てる。
【００４８】
例えば、図７Ａに示されるように、Ｌが４である場合、４個のバンクをバンクＡ〜Ｄとする。また、図７Ｂに示されるように、Ｍ、Ｎが２であるものとする。この場合、（２×２）個のバンクのうちの、余りｑ、ｒの組み合わせによりアドレス（０、０）に対するバンクをバンクＡとする。余りｑ、ｒの組み合わせによりアドレス（１、０）に対するバンクをバンクＢとする。余りｑ、ｒの組み合わせによりアドレス（０、１）に対するバンクをバンクＣとする。余りｑ、ｒの組み合わせによりアドレス（１、１）に対するバンクをバンクＤとする。
【００４９】
上述のように、（Ｘ×Ｙ）個のアドレスは、（Ｘ×Ｙ）個の画素にそれぞれ対応する。このため、（（Ｘ／２）×（Ｙ／２））通りのアドレス群が存在する。その結果、図７Ｃに示されるように、（Ｘ×Ｙ）個のアドレスのうちの０、２、４、…行目のアドレスには、バンクＡ、Ｂ、Ａ、Ｂ、…、Ａ、Ｂが割り当てられている。（Ｘ×Ｙ）個のアドレスのうちの１、３、５、…行目のアドレスには、バンクＣ、Ｄ、Ｃ、Ｄ、…、Ｃ、Ｄが割り当てられている。
【００５０】
また、図８Ａに示されるように、Ｌが９である場合、９個のバンクをバンクＡ〜Ｉとする。また、図８Ｂに示されるように、Ｍ、Ｎが３であるものとする。この場合、（３×３）個のバンクのうちの、余りｑ、ｒの組み合わせによりアドレス（０、０）に対するバンクをバンクＡとする。余りｑ、ｒの組み合わせによりアドレス（１、０）に対するバンクをバンクＢとする。余りｑ、ｒの組み合わせによりアドレス（２、０）に対するバンクをバンクＣとする。余りｑ、ｒの組み合わせによりアドレス（０、１）に対するバンクをバンクＤとする。余りｑ、ｒの組み合わせによりアドレス（１、１）に対するバンクをバンクＥとする。余りｑ、ｒの組み合わせによりアドレス（２、１）に対するバンクをバンクＦとする。余りｑ、ｒの組み合わせによりアドレス（０、２）に対するバンクをバンクＧとする。余りｑ、ｒの組み合わせによりアドレス（１、２）に対するバンクをバンクＨとする。余りｑ、ｒの組み合わせによりアドレス（２、２）に対するバンクをバンクＩとする。
【００５１】
上述のように、（Ｘ×Ｙ）個のアドレスは、（Ｘ×Ｙ）個の画素にそれぞれ対応する。このため、（（Ｘ／３）×（Ｙ／３））通りのアドレス群が存在する。その結果、図示しないが、（Ｘ×Ｙ）個のアドレスのうちの０、３、６、…行目のアドレスには、バンクＡ、Ｂ、Ｃ、Ａ、Ｂ、Ｃ、…、Ａ、Ｂ、Ｃが割り当てられている。（Ｘ×Ｙ）個のアドレスのうちの１、４、７、…行目のアドレスには、バンクＤ、Ｅ、Ｆ、Ｄ、Ｅ、Ｆ、…、Ｄ、Ｅ、Ｆが割り当てられている。（Ｘ×Ｙ）個のアドレスのうちの２、５、８、…行目のアドレスには、バンクＧ、Ｈ、Ｉ、Ｇ、Ｈ、Ｉ、…、Ｇ、Ｈ、Ｉが割り当てられている。
【００５２】
次に、アクセス動作について説明する。上述のように、Ｌが４であり、４個のバンクをバンクＡ〜Ｄとし、Ｍ、Ｎが２であるものとする。
【００５３】
ＣＰＵ１又はＬＣＤ制御装置４は、（Ｘ×Ｙ）個の画素のうちの１ライン分の画素に対応して表示データの書き込み又は読み出しを行うラインアクセス（水平アクセス、垂直アクセス）を行う。あるいは、ＣＰＵ１又はＬＣＤ制御装置４は、（Ｘ×Ｙ）個の画素のうちの特定の画素群に対応して表示データの書き込み又は読み出しを行うウィンドウアクセス（矩形アクセス）を行う。
【００５４】
ここで、ＣＰＵ１が行うラインアクセス、ウィンドウアクセスをＣＰＵアクセスと称し、ＬＣＤ制御装置４が行うラインアクセス、ウィンドウアクセスをＬＣＤアクセスと称する。
【００５５】
ＣＰＵ１又はＬＣＤ制御装置４は、第１アドレス（第１ロウアドレス、第１カラムアドレス）に基づいて、バンクＡ〜Ｄのうちの第１バンクに対してライト動作又はリード動作を行う。
【００５６】
この場合、アクセス順制御回路２のＣＰＵアクセス用アドレス演算回路２−１−１又はＬＣＤアクセス用アドレス演算回路２−１−２は、第１ロウアドレスを表す値、第１カラムアドレスを表す値を、それぞれ、前述の工程Ｓ２で決定されたＭ、Ｎ（Ｍ、Ｎ＝２）で除算して、余りｑ、ｒを求める（ここで、商は整数とする）。
【００５７】
このとき、アクセス順制御回路２のＣＰＵアクセス用バンク決定デコード回路２−２−１又はＬＣＤアクセス用バンク決定デコード回路２−２−２は、バンクＡ〜Ｄのうちの、余りｑ、ｒの組み合わせにより割り当てられたバンクである第１バンクを選択し、その旨を表す信号をアクセス順制御回路２の出力先選択回路２−３に出力する。
【００５８】
出力先選択回路２−３は、ＣＰＵアクセス用バンク決定デコード回路２−２−１又はＬＣＤアクセス用バンク決定デコード回路２−２−２の出力、即ち、ＣＰＵアクセス又はＬＣＤアクセスに応じて、第１バンクを選択するためのアクセス要求を調停回路３に出力する。具体的には、調停回路３−１〜３−４のうちの、第１バンクに接続された調停回路に出力する。調停回路３は、そのアクセス要求に応じて、第１バンクに対するＣＰＵアクセスとＬＣＤアクセスとを調停する。
【００５９】
調停の結果、ＣＰＵ１又はＬＣＤ制御装置４は、調停回路３を介して、第１バンクの複数のワード線のうちの、第１ロウアドレスにより選択される第１選択ワード線を駆動し、第１バンクの複数のビット線のうちの、第１カラムアドレスにより選択される第１選択ビット線の電位を増幅する。
【００６０】
ＣＰＵ１又はＬＣＤ制御装置４は、調停回路３を介して、第１選択ビット線から表示データの書き込み又は読み出しを行う。
【００６１】
次に、ＣＰＵ１又はＬＣＤ制御装置４は、第２アドレス（第２ロウアドレス、第２カラムアドレス）に基づいて、（Ｍ×Ｎ）個のバンクのうちの第１バンクに隣接する第２バンクに対してライト動作又はリード動作を行う。
【００６２】
この場合、アクセス順制御回路２のＣＰＵアクセス用アドレス演算回路２−１−１又はＬＣＤアクセス用アドレス演算回路２−１−２は、第２ロウアドレスを表す値、第２カラムアドレスを表す値を、それぞれ、前述の工程Ｓ２で決定されたＭ、Ｎ（Ｍ、Ｎ＝２）で除算して、余りｑ、ｒを求める（ここで、商は整数とする）。
【００６３】
このとき、アクセス順制御回路２のＣＰＵアクセス用バンク決定デコード回路２−２−１又はＬＣＤアクセス用バンク決定デコード回路２−２−２は、バンクＡ〜Ｄのうちの、余りｑ、ｒの組み合わせにより割り当てられたバンクである第２バンクを選択し、その旨を表す信号をアクセス順制御回路２の出力先選択回路２−３に出力する。
【００６４】
出力先選択回路２−３は、ＣＰＵアクセス用バンク決定デコード回路２−２−１又はＬＣＤアクセス用バンク決定デコード回路２−２−２の出力、即ち、ＣＰＵアクセス又はＬＣＤアクセスに応じて、第２バンクを選択するためのアクセス要求を調停回路３に出力する。具体的には、調停回路３−１〜３−４のうちの、第２バンクに接続された調停回路に出力する。調停回路３は、そのアクセス要求に応じて、第２バンクに対するＣＰＵアクセスとＬＣＤアクセスとを調停する。
【００６５】
調停の結果、ＣＰＵ１又はＬＣＤ制御装置４は、調停回路３を介して、第２バンクの複数のワード線のうちの、第２ロウアドレスにより選択される第２選択ワード線を駆動し、第２バンクの複数のビット線のうちの、第２カラムアドレスにより選択される第２選択ビット線の電位を増幅する。
【００６６】
ＣＰＵ１又はＬＣＤ制御装置４は、調停回路３を介して、第２選択ビット線から表示データの書き込み又は読み出しを行う。
【００６７】
例えば、図７Ｃに示されるように、ＣＰＵ１又はＬＣＤ制御装置４がラインアクセスとして水平アクセスを行うとき、バンクＡ、Ｂ、Ａ、Ｂ、Ａ、Ｂ、Ａ、Ｂの順となり、同一バンクの連続アクセスが発生しない。
【００６８】
また、図７Ｃに示されるように、ＣＰＵ１又はＬＣＤ制御装置４がラインアクセスとして垂直アクセスを行うとき、バンクＡ、Ｃ、Ａ、Ｃ、Ａ、Ｃ、Ａ、Ｃの順となり、同一バンクの連続アクセスが発生しない。
【００６９】
また、図９Ａに示されるように、ＣＰＵ１又はＬＣＤ制御装置４が、特定の画素群に対応するアドレスとして（０、０）、（１、０）、（０、１）、（１、１）に対してウィンドウアクセスを行うとき、バンクＡ、Ｂ、Ｃ、Ｄの順でアクセスするため、同一バンクの連続アクセスが発生しない。
【００７０】
また、図９Ａに示されるように、ＣＰＵ１又はＬＣＤ制御装置４が、特定の画素群に対応するアドレスとして（４、１）、（５、１）、（４、２）、（５、２）に対してウィンドウアクセスを行うとき、バンクＣ、Ｄ、Ａ、Ｂの順でアクセスするため、同一バンクの連続アクセスが発生しない。
【００７１】
また、図９Ａに示されるように、ＣＰＵ１又はＬＣＤ制御装置４が、特定の画素群に対応するアドレスとして（６、０）、（７、０）、（６、１）、（７、１）、（６、２）、（７、２）に対してウィンドウアクセスを行うとき、バンクＡ、Ｂ、Ｃ、Ｄ、Ａ、Ｂの順でアクセスするため、同一バンクの連続アクセスが発生しない。
【００７２】
また、図９Ｂに示されるように、ＣＰＵ１又はＬＣＤ制御装置４が、特定の画素群に対応するアドレスとして（０、０）、（０、１）、（１、０）、（１、１）に対してウィンドウアクセスを行うとき、バンクＡ、Ｃ、Ｂ、Ｄの順でアクセスするため、同一バンクの連続アクセスが発生しない。
【００７３】
また、図９Ｂに示されるように、ＣＰＵ１又はＬＣＤ制御装置４が、特定の画素群に対応するアドレスとして（３、１）、（３、２）、（３、３）、（４、１）、（４、２）、（４、３）、（５、１）、（５、２）、（５、３）に対してウィンドウアクセスを行うとき、バンクＤ、Ｂ、Ｄ、Ｃ、Ａ、Ｃ、Ｄ、Ｂ、Ｄの順でアクセスするため、同一バンクの連続アクセスが発生しない。
【００７４】
図１０は、１水平走査期間（以下、１Ｈ期間）において、画素毎に第１バンクと第２バンクとを交互にアクセスしている場合のタイミングチャートである。
【００７５】
ここで、Ｔ＿ｃｐｕは、ＣＰＵアクセスでＲＡＭに表示データを書き込むときに要する時間を表し、Ｔ＿ｌｃｄは、ＬＣＤアクセスでＲＡＭから表示データを読み出すときに要する時間を表している。また、Ｔ＿ｉｄｌｅは、コマンド待ち状態であるアイドル時間を表している。
【００７６】
１Ｈ期間は、ＣＰＵがＲＡＭに表示データを書き込む書込期間と、書込期間の前後のブランク期間とを含んでいる。書込期間の前のブランク期間はＢＰ（バックポーチ）と呼ばれ、書込期間の後のブランク期間はＦＰ（フロントポーチ）と呼ばれる。液晶駆動装置では、ＣＰＵアクセスの他にＬＣＤアクセスも行うため、書込期間において、ＣＰＵアクセスとＬＣＤアクセスとを処理していくことになる。
【００７７】
本発明では、第１バンクへのアクセス回数は従来（図３）と比べて半分になっているため、従来と比べてアクセス回数が減り、コマンド待ち状態であるアイドル時間Ｔ＿ｉｄｌｅが発生する。従って、ＬＣＤアクセスが割り込まれた場合でも、各バンクにはアイドル時間Ｔ＿ｉｄｌｅが発生するため、ＣＰＵアクセスを行うためのコマンドが処理待ち状態になる回数も従来と比べて減る。その結果、ＲＡＭに対するアクセス効率が従来と比べて向上する。
【００７８】
以上の説明により、本発明の実施形態による液晶駆動装置では、上述のメモリマッピングにより、即ち、（Ｘ×Ｙ）個の画素の各々とそれに隣接する画素とに対するバンクが異なるように、（Ｘ×Ｙ）個の画素に対して（Ｍ×Ｎ）個のバンクを割り当てている。従って、ＣＰＵ１又はＬＣＤ制御装置４がラインアクセス（水平アクセス、垂直アクセス）を行う場合、１ライン分の画素のうちの対象となる画素に対する第１バンクと、その画素に隣接する画素に対する第２バンクとが同一バンクではないため、第１、２バンクが連続してアクセスされることがなく、ＬＣＤアクセスが割り込まれてもＣＰＵアクセスを行うためのコマンドの処理待ち状態が減ることになる。
【００７９】
また、本発明の実施形態による液晶駆動装置では、上述のメモリマッピングにより、ＣＰＵ１又はＬＣＤ制御装置４がウィンドウアクセスを行う場合、特定の画素群のうちの対象となる画素に対する第１バンクと、その画素に隣接する画素に対する第２バンクとが同一バンクではないため、第１、２バンクが連続してアクセスされることがなく、ＬＣＤアクセスが割り込まれてもＣＰＵアクセスを行うためのコマンドの処理待ち状態が減ることになる。
【００８０】
このように、本発明の実施形態による液晶駆動装置では、同一バンクの連続アクセスが発生しないため、アクセス効率を従来よりも高めることができる。
【００８１】
本発明の実施形態による液晶駆動装置では、上述のメモリマッピングに加えて、アクセス順制御回路２が、ロウアドレスを表す値、カラムアドレスを表す値を、それぞれ、Ｍ、Ｎで除算して、余りｑ、ｒを求め（商は整数とする）、（Ｍ×Ｎ）個のバンクのうちの、余りｑ、ｒの組み合わせにより割り当てられたバンクである選択バンクを選択することにより、従来のようにバンクアドレスをＲＡＭ５に与える必要がない。
【符号の説明】
【００８２】
１    ＣＰＵ、
２    アクセス順制御回路、
２−１    アドレス演算回路、
２−１−１    ＣＰＵアクセス用アドレス演算回路、
２−１−２    ＬＣＤアクセス用アドレス演算回路、
２−２    バンク決定デコード回路、
２−２−１    ＣＰＵアクセス用バンク決定デコード回路、
２−２−２    ＬＣＤアクセス用バンク決定デコード回路、
２−３    出力先選択回路、
２−３−１    ＣＰＵアクセス用出力先選択回路、
２−３−２    ＬＣＤアクセス用出力先選択回路、
３、３−１〜３−４    調停回路、
４    ＬＣＤ制御装置、
５    ＲＡＭ、
６    表示パネル、
Ａ〜Ｉ    バンク、
１１４    ページ領域、
１１５    ＲＡＭ、
１１５−０〜１１５−３    バンク、
ＢＡ０〜ＢＡ３    バンクアドレス、
ＲＡ０〜ＲＡ７    ロウアドレス、
ＣＡ０〜ＣＡ１２７    カラムアドレス
【図１】
2012042543.tif 000003
【図２】
2012042543.tif 000004
【図３】
2012042543.tif 000005
【図４】
2012042543.tif 000006
【図５】
2012042543.tif 000007
【図６】
2012042543.tif 000008
【図７Ａ】
2012042543.tif 000009
【図７Ｂ】
2012042543.tif 000010
【図７Ｃ】
2012042543.tif 000011
【図８Ａ】
2012042543.tif 000012
【図８Ｂ】
2012042543.tif 000013
【図９Ａ】
2012042543.tif 000014
【図９Ｂ】
2012042543.tif 000015
【図１０】
2012042543.tif 000016