(57)【要約】【課題】実測とシミュレーション結果に不一致が生じた場合に、不一致を生じている経路数だけでなく、不一致の時間的な大小を評価する。【解決手段】本発明では、回路の後方追跡により抽出した故障候補から、候補の出力側に存在するスキャン回路（ＳＦＦ）までの故障伝搬経路を、デジタル信号が伝搬する際に費やす遅延時間を求め、実測のテスト結果が不合格である経路の遅延が、合格である経路よりも大きい故障候補を、真の故障であると判定し、その大小関係に逆転（不一致）が生じた場合は、その時間的な逆転が統計的に小さい故障候補を、真の故障であると判定する。遅延が大きい経路は、それが小さい経路に比べて回路動作における時間的なマージンが小さく、遅延故障が発生した場合にテスト結果が不合格になりやすい。そのため、実測のテスト結果の合格／不合格と遅延時間の大小が上記に従う故障候補は、真の故障である可能性が高い。【選択図】図７
2012073148.tif 000002
【特許請求の範囲】
【請求項１】
集積回路のテストにおいて、テスト結果が不合格となったスキャン回路を起点として、回路を入力側に遡る後方追跡を行い、遅延故障箇所の候補を求める手段と、
遅延故障箇所の候補から当該故障候補の出力側に存在するスキャン回路までの故障伝搬経路を抽出する手段と、
前記故障伝搬経路をデジタル信号が伝搬する際に費やす遅延時間を算出する手段と、
前記故障伝搬経路を、テスト結果が合格となる合格経路と、テスト結果が不合格となる不合格経路とにグループ分けする手段と、
前記合格経路及び前記不合格経路の遅延時間の境界値を算出する手段と、
前記境界値よりも遅延時間が大きい合格経路、及び、前記境界値よりも遅延時間が小さい不合格経路を、マージナル経路として抽出する手段と、
前記マージナル経路の経路数及び遅延値のばらつきのいずれかの大小から、一致度を計算する手段と、
前記一致度が最良となった故障候補を選択し、選択された故障候補を真の故障として出力する手段と
を具備する
故障診断装置。
【請求項２】
請求項１に記載の故障診断装置であって、
前記境界値を算出する際に、前記マージナル経路の遅延値と前記境界値の間の残差の平方和が最小となる境界値を算出する手段
を更に具備する
故障診断装置。
【請求項３】
請求項１又は２に記載の故障診断装置であって、
マージナル経路数が０の場合、一致度を最良値とする手段と、
マージナル経路数が０でない場合、マージナル経路の遅延ばらつきを算出する手段と、
プロセス変動に起因する遅延ばらつき、遅延の計算精度、及びこれらの合計値と、前記マージナル経路の遅延ばらつきとを比較する手段と、
前記マージナル経路の遅延ばらつきが所定の範囲よりも小さければ、一致度を最良値とする手段と、
前記マージナル経路の遅延ばらつきが所定の範囲よりも大きければ、一致度を最悪値とする手段と、
前記マージナル経路の遅延ばらつきが所定の範囲内であれば、一致度を最良値と最悪値の中間の値とする手段と
を更に具備する
故障診断装置。
【請求項４】
請求項１乃至３のいずれか一項に記載の故障診断装置であって、
故障候補の故障伝搬経路に含まれないスキャン回路でテスト結果が不合格となっている箇所が存在する場合、当該故障候補の一致度を最悪値とする手段
を更に具備する
故障診断装置。
【請求項５】
請求項１乃至４のいずれか一項に記載の故障診断装置であって、
任意の少数のマージナル経路、及び任意の少数の故障候補の出力側の故障伝搬経路に含まれないスキャン回路でテスト結果が不合格となっている箇所を除去し、一致度を再計算する手段
を更に具備する
故障診断装置。
【請求項６】
請求項１乃至５のいずれか一項に記載の故障診断装置であって、
任意のＮ個のテストパタンに対して一致度を積算した結果Ｓを算出する手段と、
Ｓ÷Ｎが最大である候補を真の故障として指摘する手段と
を更に具備する
故障診断装置。
【請求項７】
請求項１乃至８のいずれか一項に記載の故障診断装置であって、
故障候補から当該故障候補の出力側に存在するスキャン回路までの故障伝搬経路の信号伝搬遅延時間を算出する手段と、
経路末端のスキャン回路の測定タイミングが基準より早い場合、当該測定タイミングと基準との差分を経路の遅延時間に加算し、前記マージナル経路の遅延値を補正する手段と、
経路末端のスキャン回路の測定タイミングが基準より遅い場合、当該測定タイミングと基準との差分を経路の遅延時間から減算し、前記マージナル経路の遅延値を補正する手段と、
前記補正された遅延値を以降の故障診断に利用する手段と
を更に具備する
故障診断装置。
【請求項８】
請求項１乃至７のいずれか一項に記載の故障診断装置であって、
実測のテスト結果が合格となった経路数及び不合格となった経路数について、遅延時間を階級とした経路数のヒストグラムを作成する手段と、
前記ヒストグラムの各階級の経路数を色の濃淡に変換する手段と、
前記変換されたヒストグラムをテストパタン毎に作成する手段と、
前記テストパタン毎に作成されたヒストグラムを結合し、３次元ヒストグラムを生成する手段と、
前記３次元ヒストグラムを故障候補毎に生成して出力する手段と
を更に具備する
故障診断装置。
【請求項９】
請求項８に記載の故障診断装置であって、
前記３次元ヒストグラムの合格領域と不合格領域が重なる面積及び各領域の色の濃淡のいずれかを高さと判断して、合格領域と不合格領域が重なる体積を求める手段と、
合格領域と不合格領域の重なりが生ずる面積及び体積のいずれかが小さい故障候補を、診断結果として出力する手段と
を更に具備する
故障診断装置。
【請求項１０】
計算機により実施される故障診断方法であって、
集積回路のテストにおいて、テスト結果が不合格となったスキャン回路を起点として、回路を入力側に遡る後方追跡を行い、遅延故障箇所の候補を求めることと、
遅延故障箇所の候補から当該故障候補の出力側に存在するスキャン回路までの故障伝搬経路を抽出することと、
前記故障伝搬経路をデジタル信号が伝搬する際に費やす遅延時間を算出することと、
前記故障伝搬経路を、テスト結果が合格となる合格経路と、テスト結果が不合格となる不合格経路とにグループ分けすることと、
前記合格経路及び前記不合格経路の遅延時間の境界値を算出することと、
前記境界値よりも遅延時間が大きい合格経路、及び、前記境界値よりも遅延時間が小さい不合格経路を、マージナル経路として抽出することと、
前記マージナル経路の経路数及び遅延値のばらつきのいずれかの大小から、一致度を計算することと、
前記一致度が最良となった故障候補を選択し、選択された故障候補を真の故障として出力することと
を含む
故障診断方法。
【請求項１１】
集積回路のテストにおいて、テスト結果が不合格となったスキャン回路を起点として、回路を入力側に遡る後方追跡を行い、遅延故障箇所の候補を求めるステップと、
遅延故障箇所の候補から当該故障候補の出力側に存在するスキャン回路までの故障伝搬経路を抽出するステップと、
前記故障伝搬経路をデジタル信号が伝搬する際に費やす遅延時間を算出するステップと、
前記故障伝搬経路を、テスト結果が合格となる合格経路と、テスト結果が不合格となる不合格経路とにグループ分けするステップと、
前記合格経路及び前記不合格経路の遅延時間の境界値を算出するステップと、
前記境界値よりも遅延時間が大きい合格経路、及び、前記境界値よりも遅延時間が小さい不合格経路を、マージナル経路として抽出するステップと、
前記マージナル経路の経路数及び遅延値のばらつきのいずれかの大小から、一致度を計算するステップと、
前記一致度が最良となった故障候補を選択し、選択された故障候補を真の故障として出力するステップと
を計算機に実行させるための
故障診断プログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、故障診断装置に関し、特に集積回路の故障診断装置に関する。
【背景技術】
【０００２】
配線やトランジスタの微細化により、従来は不具合を起こさなかったような微小な欠陥でも、遅延故障の原因となる場合が増えている。また、遅延故障は、以前より故障診断の対象としていた縮退故障と比べて、故障箇所の特定が困難であるという問題がある。
【０００３】
縮退故障は、回路が表現する論理式にのみ従って伝搬するので、テスト結果のＰａｓｓ（合格）／Ｆａｉｌ（不合格）の情報を基に、回路を故障伝搬経路に沿って入力側（上流）に遡る（バックトレースする）ことによって、故障箇所を診断することが可能であった。
【０００４】
しかし、遅延故障では、テスト結果は、テスト経路のタイミングマージンによっても変化する。例えば、タイミングマージンが大きい経路では、遅延故障箇所の出力側（下流）に存在するＳｃａｎ−Ｆｌｉｐ−Ｆｌｏｐ（ＳＦＦ：スキャン回路）でも、軽微な遅延故障であればテスト結果がＰａｓｓ（合格）となる場合もある。
【０００５】
すなわち、バックトレースを用いた縮退故障の診断アルゴリズムでは、テスト結果がＰａｓｓ（合格）である箇所の入力側（上流）には故障が存在しないと考えるため、遅延故障の箇所は正しく診断できない。
【０００６】
スキャン回路を利用した論理回路のテストは、回路チップにテスト用のデジタル信号（テストパタン）を印加し、そのデジタル信号に対する応答をＳＦＦで観測することにより行われる。このとき、ＳＦＦにおける観測結果がシミュレーションと一致している場合をＰａｓｓ（合格）、一致していない場合をＦａｉｌ（不合格）と呼ぶ。そして、全てのＳＦＦにおけるテスト結果がＰａｓｓ（合格）であれば、当該チップは良品であると判定される。
【０００７】
［非特許文献１］
非特許文献１の「検出可能な遅延故障サイズを考慮した遅延故障診断法（電子情報通信学会論文誌Ｄ、Ｖｏｌ．Ｊ９２−Ｄ  Ｎｏ．７  ｐｐ．９８４−９９３、２００９／７）」には、回路中で遅延故障が発生している場合に、その箇所を特定するための方法が開示されている。
【０００８】
［非特許文献１の手法における処理の流れ］
図１は、本手法における処理の流れ図であり、その手順は以下の通りである。
【０００９】
（１）ステップＳ１
まず、テスト結果がＦａｉｌ（不合格）となったＳＦＦから回路を入力側（上流）に遡る後方追跡により、通信故障が発生していると推定される回路領域（故障候補）を大まかに推定して抽出する。
【００１０】
図２は、この推定方法を模式的に表したものである。図２に示されるように、テスト結果がＦａｉｌ（不合格）となったＳＦＦが複数ある場合には、後方追跡によって推定された回路領域の共通部分が故障候補となる。
【００１１】
（２）ステップＳ２
次に、上記の故障候補で遅延故障が発生した場合に、その際のテストパタンであるＦａｉｌ（不合格）パタンで検出可能な遅延量の最小値を算出する。
【００１２】
（３）ステップＳ３
そして、この最小の遅延故障を回路に挿入した状態で、テストパタンを印加した場合の回路応答のＰａｓｓ（合格）／Ｆａｉｌ（不合格）を、シミュレーションにより算出する。
【００１３】
（４）ステップＳ４
次に、回路応答のシミュレーション結果と実チップのテスト結果を比較し、その一致度を算出する。
【００１４】
（５）ステップＳ５
次に、実チップテスト（実測）でＦａｉｌ（不合格）が発生しないテストパタンであるＰａｓｓ（合格）パタンについても、同様に一致度を算出する。
【００１５】
（６）ステップＳ６
そして、Ｆａｉｌ（不合格）パタンに対する一致度と、Ｐａｓｓ（合格）パタンに対する一致度の調和平均を算出し、この値が最大の箇所を真の故障と判定する。
【００１６】
なお、上記の故障候補に遅延故障を挿入した場合のＳＦＦの振る舞いを、以下のように分類する。
【００１７】
（１）ＴＦＳＦ（Ｔｅｓｔ  Ｆａｉｌ  Ｓｉｍｕｌａｔｉｏｎ  Ｆａｉｌ）
実チップテストでもシミュレーションでもテスト結果がＦａｉｌ（不合格）である。
【００１８】
（２）ＴＰＳＦ（Ｔｅｓｔ  Ｐａｓｓ  Ｓｉｍｕｌａｔｉｏｎ  Ｆａｉｌ）
実チップテストのテスト結果はＰａｓｓ（合格）であり、シミュレーションのテスト結果はＦａｉｌ（不合格）である。
【００１９】
（３）ＴＰＳＰ（Ｔｅｓｔ  Ｐａｓｓ  Ｓｉｍｕｌａｔｉｏｎ  Ｐａｓｓ）
実チップテストでもシミュレーションでもテスト結果がＰａｓｓ（合格）である。
【００２０】
（４）ＴＦＳＰ（Ｔｅｓｔ  Ｆａｉｌ  Ｓｉｍｕｌａｔｉｏｎ  Ｐａｓｓ）
実チップテストのテスト結果はＦａｉｌ（不合格）であり、シミュレーションのテスト結果はＰａｓｓ（合格）である。
【００２１】
（５）ＴＦＳＰＤ（Ｔｅｓｔ  Ｆａｉｌ  Ｓｉｍｕｌａｔｉｏｎ  Ｐａｓｓ  ｗｉｔｈ  Ｄ  Ｐｒｏｐａｇａｔｉｏｎ）
実チップテストのテスト結果はＦａｉｌ（不合格）であり、シミュレーションのテスト結果はＰａｓｓ（合格）であるが、故障候補による遅延増の影響がＦｌｉｐ−Ｆｌｏｐ（ＦＦ）まで到達している。
【００２２】
図３は、上記各分類の関係を示している。図３では、実チップテストのテスト結果がＦａｉｌ（不合格）となったＳＦＦと、シミュレーションのテスト結果がＦａｉｌ（不合格）となったＳＦＦの関係を表しており、実測とシミュレーションの結果が完全に一致すると、ＴＦＳＦ以外は０となる。
【００２３】
これに基づいて、一致度ＳＣＦを以下の式（１）より計算する。
ＳＦＣ＝（ΣＴＦＳＦ＋ΣＴＦＳＰＤ）／（ΣＴＦＳＰ＋ΣＴＦＳＦ＋ΣＴＰＳＦ）・・・（１）
【００２４】
なお、式（１）のΣ記号は、上記の各分類に含まれるＳＦＦの数を、テスト結果にＦａｉｌ（不合格）が含まれる全てのテストパタンに対して積算することを意味している。
【００２５】
非特許文献１では、実チップテストのテスト結果がＦａｉｌ（不合格）であるのに対し、シミュレーションのテスト結果がＰａｓｓ（合格）となり、テスト結果に矛盾が生じているＳＦＦにおいても、シミュレーションの際に挿入した遅延故障の影響が当該ＳＦＦまで到達している場合は、これをＴＦＳＰＤに分類し、テスト結果に矛盾は生じていないものとして扱う。そのため、式（１）の分子には、ＴＦＳＰＤが含まれている。
【００２６】
非特許文献１に記載の技術の問題点は、故障箇所を推定する際に、実テストとシミュレーションの間でテスト結果のＰａｓｓ（合格）／Ｆａｉｌ（不合格）が矛盾するＳＦＦの数のみを用いており、遅延量の大小を考慮していない点である。
【００２７】
前述の通り、非特許文献１に記載の技術では、実チップテストのテスト結果がＦａｉｌ（不合格）であるのに対し、シミュレーションのテスト結果がＰａｓｓ（合格）となり、テスト結果に矛盾が生じているＳＦＦにおいても、シミュレーションの際に挿入した遅延故障の影響が当該ＳＦＦまで到達している場合は、これをＴＦＳＰＤに分類し、テスト結果に矛盾は生じていないものとして扱う。
【００２８】
そのため、故障候補からＦａｉｌ（不合格）となったＳＦＦに達する経路のタイミング余裕が大きく、遅延故障が発生しにくい場合においても、遅延の影響が伝搬している場合は矛盾が無いものとして扱われてしまう。また、その結果として、誤った候補を真の故障と判定してしまう場合がある。
【００２９】
図４は、誤った候補を真の故障と判定してしまう事例を示している。この例では、実チップテストにおいて、ＳＦＦ１及びＳＦＦ２でＦａｉｌ（不合格）が発生している。また、回路を入力側（上流）に遡ることで、ネットＡ、Ｂが故障候補として抽出されている。更に、ネットＡに故障を埋め込んでシミュレーションを行うと、ＳＦＦ１ではＦａｉｌ（不合格）が再現するが、ＳＦＦ２のテスト結果はＰａｓｓ（合格）となり、実測と食い違う結果となっている。
【００３０】
一方、ネットＢについて同様にシミュレーションを行うと、ＳＦＦ１及びＳＦＦ２ではＦａｉｌ（不合格）が再現するが、実測でＦａｉｌ（不合格）とならなかったＳＦＦ３でＦａｉｌ（不合格）となり、ここも食い違いが発生している。
【００３１】
このとき、非特許文献１に記載の技術で故障箇所の特定を行うと、まずネットＡに故障を挿入した場合のＳＦＦ２のＰａｓｓ（合格）はＴＦＳＰＤに分類され、実測とシミュレーションは矛盾していないものとして扱われる。そのため、ネットＡに遅延故障を想定した場合の一致度ＳＣＦ（Ａ）は１となる。一方、ネットＢに故障を挿入した場合、シミュレーションでのＦａｉｌ（不合格）となったＳＦＦの数（Ｆａｉｌ数）が３であるのに対し、実測でのＦａｉｌ（不合格）となったＳＦＦの数（Ｆａｉｌ数）は２なので、一致度ＳＣＦ（Ｂ）は２／３となる。すなわち、一致度ＳＣＦが最大となるネットＡが真の故障と判定される。
【００３２】
しかし、ネットＡからＳＦＦ２に至る経路が大きなタイミング余裕を持っているならば、その経路では遅延故障は発生しにくいといえるので、ネットＡを真の故障と指摘するのは誤りである可能性が高い。
【００３３】
また、図５に示されるように、ネットＢに故障を挿入した場合において、ＳＦＦ３の入力遷移と測定のタイミングが拮抗しているならば、シミュレーションでテスト結果がＦａｉｌ（不合格）になったとしても、遅延の計算誤差や製造ばらつきの影響で、実測のテスト結果がＰａｓｓ（合格）となることは十分に考えられる。すなわち、上記の条件では、ネットＡよりもネットＢの方が真の故障である可能性が高い。
【００３４】
このように、非特許文献１に記載の技術が誤った故障箇所を指摘する場合があるのは、シミュレーションと実測の間で、テスト結果のＰａｓｓ（合格）／Ｆａｉｌ（不合格）が一致しているか否かのみを比較しており、Ｐａｓｓ（合格）／Ｆａｉｌ（不合格）の不一致が生じた場合に、それがタイミング的に僅差なのか大差なのかを考慮していないためである。不一致箇所が少なくても、タイミング的に差異が大きいならば、それは真の故障と考えるべきではない。逆に不一致箇所が多い場所でも、タイミング的な差異が小さい場合は、当該候補が真の故障であるということも十分考えられる。
【先行技術文献】
【非特許文献】
【００３５】
【非特許文献１】検出可能な遅延故障サイズを考慮した遅延故障診断法（電子情報通信学会論文誌Ｄ、Ｖｏｌ．Ｊ９２−Ｄ  Ｎｏ．７  ｐｐ．９８４−９９３、２００９／７）
【発明の概要】
【発明が解決しようとする課題】
【００３６】
本発明では、回路の後方追跡により抽出した故障候補から、候補の出力側（下流）に存在するＳｃａｎ−Ｆｌｉｐ−Ｆｌｏｐ（ＳＦＦ）までの故障伝搬経路と、デジタル信号が伝搬する際に費やす遅延時間を求め、実測のテスト結果がＦａｉｌ（不合格）である経路の遅延が、Ｐａｓｓ（合格）である経路よりも大きい故障候補を、真の故障であると判定する。また、その大小関係に逆転（不一致）が生じた場合は、その時間的な逆転が統計的に小さい故障候補を、真の故障であると判定する。
【００３７】
遅延が大きい経路は、それが小さい経路に比べて回路動作における時間的なマージンが小さく、遅延故障が発生した場合にテスト結果がＦａｉｌ（不合格）になりやすいと考えられるから、実測のテスト結果のＰａｓｓ（合格）／Ｆａｉｌ（不合格）と遅延時間の大小関係が上記に従う故障候補は、真の故障である可能性が高い。本発明では、このような遅延時間とテスト結果の関係を利用している。
【００３８】
また、本発明では、実測とシミュレーション結果に不一致が生じた場合に、不一致が生じている経路数だけでなく、不一致の時間的な大小関係を評価しており、時間的な不一致が統計的に小さい場合は、当該故障候補を真の故障と判定する。
【課題を解決するための手段】
【００３９】
本発明の故障診断装置は、集積回路のテストにおいて、テスト結果が不合格となったスキャン回路を起点として、回路を入力側に遡る後方追跡を行い、遅延故障箇所の候補を求める手段と、遅延故障箇所の候補から当該故障候補の出力側に存在するスキャン回路までの故障伝搬経路を抽出する手段と、故障伝搬経路をデジタル信号が伝搬する際に費やす遅延時間を算出する手段と、故障伝搬経路を、テスト結果が合格となる合格経路と、テスト結果が不合格となる不合格経路とにグルーピング（分類、グループ分け）する手段と、合格経路及び不合格経路の遅延時間の境界値を算出する手段と、境界値よりも遅延時間が大きい合格経路、及び、境界値よりも遅延時間が小さい不合格経路を、マージナル経路として抽出する手段と、マージナル経路の経路数及び遅延値のばらつきのいずれかの大小から、一致度を計算する手段と、一致度が最良となった故障候補を選択し、選択された故障候補を真の故障として出力する手段とを具備する。
【００４０】
本発明の故障診断方法は、計算機により実施される故障診断方法であって、集積回路のテストにおいて、テスト結果が不合格となったスキャン回路を起点として、回路を入力側に遡る後方追跡を行い、遅延故障箇所の候補を求めることと、遅延故障箇所の候補から当該故障候補の出力側に存在するスキャン回路までの故障伝搬経路を抽出することと、故障伝搬経路をデジタル信号が伝搬する際に費やす遅延時間を算出することと、故障伝搬経路を、テスト結果が合格となる合格経路と、テスト結果が不合格となる不合格経路とにグルーピング（分類、グループ分け）することと、合格経路及び不合格経路の遅延時間の境界値を算出することと、境界値よりも遅延時間が大きい合格経路、及び、境界値よりも遅延時間が小さい不合格経路を、マージナル経路として抽出することと、マージナル経路の経路数及び遅延値のばらつきのいずれかの大小から、一致度を計算することと、一致度が最良となった故障候補を選択し、選択された故障候補を真の故障として出力することとを含む。
【００４１】
本発明の故障診断プログラムは、上記の故障診断方法における処理を、計算機に実行させるためのプログラムである。なお、本発明の故障診断プログラムは、記憶装置や記憶媒体に格納することが可能である。
【発明の効果】
【００４２】
本発明では、実測とシミュレーションのテスト結果の間に、時間的に僅差な不一致が発生している場合においても、時間的な不一致の統計的評価を行っているため、遅延故障の箇所を正しく指摘することができる。従って、既存技術で発生していた誤診断の問題を回避することが可能となる。
【図面の簡単な説明】
【００４３】
【図１】非特許文献１による遅延故障診断の処理の手順を示す流れ図である。
【図２】非特許文献１における遅延故障箇所の候補を求める処理を説明するための模式図である。
【図３】非特許文献１における実測とシミュレーションのテスト結果の一致度を求める方法を説明するための模式図である。
【図４】非特許文献１の方法の問題点を説明するための図である。
【図５】回路に遅延故障が発生した場合に、それがテスト結果に与える影響を説明するための図である。
【図６】本発明の故障診断装置の構成例を示すブロック図である。
【図７】本発明の第１実施形態におけるデータの流れの観点から示す図である。
【図８】本発明の第１実施形態の処理の手順を示す流れ図である。
【図９】本発明の第１実施形態において、遅延故障の伝搬経路の求め方を説明するための図である。
【図１０】本発明の第１実施形態において、故障候補からＳｃａｎ−Ｆｌｉｐ−Ｆｌｏｐ（ＳＦＦ）までの経路の遅延と、ＳＦＦにおけるテスト結果のＰａｓｓ（合格）／Ｆａｉｌ（不合格）の関係から真の故障箇所を推定する方法を説明するための図である。
【図１１】本発明の第１実施形態において、故障候補からＳＦＦまでの経路の遅延と、ＳＦＦにおけるテスト結果のＰａｓｓ（合格）／Ｆａｉｌ（不合格）の関係から、当該故障が真の故障である可能性を示す一致度を求めるための手順を示す処理の流れ図である。
【図１２Ａ】本発明の第２実施形態において、Ｐａｓｓ（合格）経路とＦａｉｌ（不合格）経路の遅延の境界値を求めるための例を説明するための模式図である。
【図１２Ｂ】遅延故障伝搬経路の名称（識別情報）と、遅延故障伝搬経路のテスト結果と、故障箇所からＳＦＦまでの遅延値を対応付けた表を説明するための図である。
【図１２Ｃ】マージナル経路の遅延値と境界値の間の残差平方和の計算例１を説明するための図である。
【図１２Ｄ】マージナル経路の遅延値と境界値の間の残差平方和の計算例２を説明するための図である。
【図１３】図１２における経路の遅延値と、各経路の時間的な動作マージンの関係を示し、時間的な動作マージンがＳＦＦの測定タイミングに影響を受けることを示す図である。
【図１４】本発明の第３実施形態の処理の手順を示す流れ図である。
【図１５】本発明の第３実施形態で用いられる３次元ヒストグラム（重複なし）を説明するための図である。
【図１６】本発明の第３実施形態で用いられる３次元ヒストグラム（重複あり）を説明するための図である。
【図１７】本発明の故障診断装置を用いた故障診断システム構成例を示すブロック図である。
【発明を実施するための形態】
【００４４】
＜第１実施形態＞
以下に、本発明の第１実施形態について添付図面を参照して説明する。
図６に、本発明の故障診断装置の構成例を示す。図７に、本発明の故障診断装置におけるデータの流れを示す。
【００４５】
本発明の故障診断装置は、入力装置１０と、記憶装置２０と、演算処理装置３０と、読み出し専用メモリ４０と、出力装置５０を備える。
【００４６】
入力装置１０は、回路接続情報２１、回路遅延情報２２、テストパタン情報２３、及びテスト結果情報２４を入力し、入力された各情報を記憶装置２０に記憶する。
【００４７】
記憶装置２０は、回路接続情報２１と、回路遅延情報２２と、テストパタン情報２３と、テスト結果情報２４と、回路動作情報２５と、故障候補リスト２６と、故障伝搬経路リスト２７と、故障伝搬経路の遅延情報２８と、一致度情報２９を保持する。
【００４８】
回路接続情報２１は、診断対象の集積回路内部の回路素子の接続関係が記載された情報である。
【００４９】
回路遅延情報２２は、上記回路素子間をデジタル信号が伝搬する際に費やす遅延時間が記載された情報である。
【００５０】
テストパタン情報２３は、上記回路が正常動作することを確認するためのテスト信号のパタン情報であり、テストの際に回路に印加される信号波形（テスト用のデジタル信号波形）を表している。
【００５１】
テスト結果情報２４は、上記回路に上記テストパタンを印加した際の回路応答であり、回路が期待通りに動作したか否かの情報が格納されている。このとき、回路動作が期待通りであった場合をＰａｓｓ（合格）、期待と異なっていた場合をＦａｉｌ（不合格）と呼ぶ。
【００５２】
回路動作情報２５は、回路内に故障が無い場合における回路内の各ネットの動作が記載された情報である。
【００５３】
故障候補リスト２６は、テスト結果がＦａｉｌ（不合格）となったＳｃａｎ−Ｆｌｉｐ−Ｆｌｏｐ（ＳＦＦ）から回路を入力側（上流）に遡ることで抽出される故障候補のリストが記載された情報である。
【００５４】
故障伝搬経路リスト２７は、故障候補リスト２６に含まれる各故障候補から、候補の出力側（下流）に位置するＳＦＦまでの故障伝搬経路のリストが記載された情報である。
【００５５】
故障伝搬経路の遅延情報２８は、故障伝搬経路リスト２７に含まれる各故障伝搬経路をデジタル信号が伝搬する際に費やす遅延時間が記載された情報である。
【００５６】
一致度情報２９は、各故障候補が真の故障である可能性が記載された情報である。
【００５７】
演算処理装置３０は、回路シミュレーション部３１と、回路遡り処置部３２と、故障伝搬経路抽出部３３と、遅延計算部３４と、一致度算出部３５と、診断部３６を備える。
【００５８】
回路シミュレーション部３１は、回路接続情報２１とテストパタン情報２３を参照し、テストパタン走行時の回路内の各ネットの動作をシミュレーションにより求め、結果として回路動作情報２５を生成する。
【００５９】
回路遡り処置部３２は、回路接続情報２１とテスト結果情報２４を参照し、テスト結果がＦａｉｌ（不合格）となったＳＦＦから回路を入力側（上流）に遡ることで故障候補を抽出し、故障候補リスト２６を生成する。
【００６０】
故障伝搬経路抽出部３３は、故障候補リスト２６に含まれる各故障候補から、候補の出力側（下流）に位置するＳＦＦまでの故障伝搬経路を抽出し、故障伝搬経路リスト２７を生成する。
【００６１】
遅延計算部３４は、回路遅延情報２２を参照し、故障伝搬経路リスト２７に含まれる各故障伝搬経路をデジタル信号が伝搬する際に費やす遅延時間を求め、故障伝搬経路の遅延情報２８を生成する。
【００６２】
一致度算出部３５は、テスト結果情報２４と故障伝搬経路の遅延情報２８の関係から、各故障候補が真の故障である可能性を求め、一致度情報２９を生成する。
【００６３】
診断部３６は、一致度情報２９を参照し、真の故障である可能性が最大となる故障候補を選び出す。ここでは、診断部３６は、選び出された故障候補を出力装置５０に通知する。また、診断部３６は、選び出された故障候補を記憶装置２０に記憶しても良い。
【００６４】
読み出し専用メモリ４０は、演算処理装置３０により実行されるプログラム４１を格納している。演算処理装置３０は、読み出し専用メモリ４０から当該プログラム４１を読み取って動作することにより、回路シミュレーション部３１と、回路遡り処置部３２と、故障伝搬経路抽出部３３と、遅延計算部３４と、一致度算出部３５と、診断部３６として機能し、診断処理を実現する。
【００６５】
プログラム４１は、故障診断プログラムである。
【００６６】
出力装置５０は、診断部３６により選び出された故障候補を、故障診断結果５１として出力する。
【００６７】
［ハードウェアの例示］
本発明の故障診断装置の例として、ＰＣ（パソコン）、シンクライアント端末／サーバ、ワークステーション、メインフレーム、スーパーコンピュータ等の計算機を想定している。なお、本発明の故障診断装置は、端末やサーバに限らず、中継機器や周辺機器でも良い。また、本発明の故障診断装置は、計算機に搭載される拡張ボードや、物理マシン上に構築された仮想マシン（Ｖｉｒｔｕａｌ  Ｍａｃｈｉｎｅ（ＶＭ））でも良い。但し、実際には、これらの例に限定されない。
【００６８】
入力装置１０の例として、Ｉ／Ｏボード、キーボードやキーパッド、画面上のキーパッド、タッチパネル（ｔｏｕｃｈ  ｐａｎｅｌ）、タブレット（ｔａｂｌｅｔ）、又は、ＩＣチップや記憶媒体を読み込む読取装置等が考えられる。また、入力装置１０は、外部の入力装置や記憶装置から情報を取得するためのインターフェース（Ｉ／Ｆ：ｉｎｔｅｒｆａｃｅ）でも良い。
【００６９】
記憶装置２０、及び読み出し専用メモリ４０の例として、ＲＡＭ（Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）、ＲＯＭ（Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）、ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ  Ｅｒａｓａｂｌｅ  ａｎｄ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）やフラッシュメモリ等の半導体記憶装置、ＨＤＤ（Ｈａｒｄ  Ｄｉｓｋ  Ｄｒｉｖｅ）やＳＳＤ（Ｓｏｌｉｄ  Ｓｔａｔｅ  Ｄｒｉｖｅ）等の補助記憶装置、又は、ＤＶＤ（Ｄｉｇｉｔａｌ  Ｖｅｒｓａｔｉｌｅ  Ｄｉｓｋ）やＳＤメモリカード（Ｓｅｃｕｒｅ  Ｄｉｇｉｔａｌ  ｍｅｍｏｒｙ  ｃａｒｄ）等のリムーバブルディスクや記憶媒体（メディア）等が考えられる。
【００７０】
演算処理装置３０の例として、ＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）、マイクロプロセッサ（ｍｉｃｒｏｐｒｏｃｅｓｓｏｒ）、マイクロコントローラ、あるいは、専用の機能を有する半導体集積回路（Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ（ＩＣ））等が考えられる。
【００７１】
出力装置５０の例として、ＬＣＤ（液晶ディスプレイ）やＰＤＰ（プラズマディスプレイ）、有機ＥＬディスプレイ（ｏｒｇａｎｉｃ  ｅｌｅｃｔｒｏｌｕｍｉｎｅｓｃｅｎｃｅ  ｄｉｓｐｌａｙ）等の表示装置や、出力内容を用紙等に印刷するプリンタ等の印刷装置等が考えられる。また、出力装置５０は、外部の表示装置や記憶装置に情報を出力するためのインターフェース（Ｉ／Ｆ）でも良い。なお、出力装置５０は、記憶装置２０でも良い。
【００７２】
また、入力装置１０、記憶装置２０、演算処理装置３０、読み出し専用メモリ４０、及び出力装置５０は、それぞれ独立した計算機でも良い。
【００７３】
但し、実際には、これらの例に限定されない。
【００７４】
［診断処理の手順］
図８を参照して、本実施形態の診断処理の手順について説明する。
【００７５】
（１）ステップＳ１０１
入力装置１０は、回路接続情報２１、回路遅延情報２２、テストパタン情報２３、テスト結果情報２４を、記憶装置２０に記憶する。
【００７６】
（２）ステップＳ１０２
回路シミュレーション部３１は、回路接続情報２１とテストパタン情報２３を基に回路シミュレーションを実行し、回路にテストパタンを印加した際の回路内の各ネットの動作を求め、回路動作情報２５を生成する。
【００７７】
（３）ステップＳ１０３
次に、回路遡り処置部３２は、回路接続情報２１とテスト結果情報２４を参照し、テスト結果がＦａｉｌ（不合格）となったＳＦＦを起点として、回路を故障伝搬経路に沿って入力側（上流）に遡る（バックトレースする）ことで一次故障候補を導出し、故障候補リスト２６を生成する。ここでは、トレースが重なったポイントを一次故障候補とする。
【００７８】
（４）ステップＳ１０４
次に、故障伝搬経路抽出部３３は、故障候補リスト２６を参照し、一次故障候補から、候補の出力側（下流）に位置するＳＦＦまでの故障伝搬経路を抽出し、故障伝搬経路リスト２７を生成する。
【００７９】
例えば、図９に示されるような、ＮＥＴ１からＮＥＴ７の７個のネットから構成される回路で、あるテストパタンにおける回路の動作が図９のカッコ内の値であり、ＮＥＴ２のＲｉｓｅ（立ち上がり）遷移で遅延故障が発生した場合を考える。
【００８０】
この遅延故障が回路の出力側（下流）に伝搬していく様をトレースしていくと、「ＮＥＴ２−ＮＥＴ４−ＮＥＴ６」及び「ＮＥＴ２−ＮＥＴ４−ＮＥＴ７」の２つの経路が抽出される。「ＮＥＴ２−ＮＥＴ４−ＮＥＴ５」の経路については、ＮＥＴ１に０が入力されており、論理遷移がＳＦＦまで伝わらないので、この経路については抽出対象外となる。
【００８１】
故障伝搬経路抽出部３３は、このように遅延故障の伝搬経路を抽出し、故障伝搬経路リスト２７を生成する。また、上記のように、本処理には各テストパタン印加時における、回路内の各ネットの情報が必要となるが、この情報は回路動作情報２５に格納されている。
【００８２】
（５）ステップＳ１０５
遅延計算部３４は、回路遅延情報２２を参照し、故障伝搬経路リスト２７に含まれる各故障伝搬経路をデジタル信号が伝搬する際に費やす遅延時間を計算し、故障伝搬経路の遅延情報２８を生成する。
【００８３】
回路遅延情報２２には、デジタル信号が集積回路内の回路素子間を伝搬する際に費やす遅延時間が記載されている。遅延計算部３４は、これらの遅延時間を積算することで、各経路の遅延時間を算出する。
【００８４】
なお、回路遅延情報２２自体は、既存の集積回路設計ソフトウェアを用いて生成することができる。既存の集積回路設計ソフトウェアには、「Ｓｔａｎｄａｒｄ  Ｄｅｌａｙ  Ｆｏｒｍａｔ（ＳＤＦ）」と呼ばれる書式で、この回路遅延情報２２を出力する機能が含まれている。計算機は、このような集積回路設計ソフトウェアを実行して、回路遅延情報２２を出力する。
【００８５】
（６）ステップＳ１０６
一致度算出部３５は、テスト結果情報２４と故障伝搬経路の遅延情報２８を比較し、各故障候補に対して一致度情報２９を生成する。
【００８６】
一致度とは、注目している故障候補が真の故障である可能性（尤もらしさ：尤度）を示すパラメータである。
【００８７】
図１０は、一致度の計算方法を示す図である。この例では、実測のテスト結果がＦａｉｌ（不合格）となる故障伝搬経路の遅延よりも、Ｐａｓｓ（合格）となる経路の遅延が小さければ、一致度を１とする。上記に従わない場合は、その程度に応じて、一致度を０〜１の範囲で減少させている。なお、０は最悪値であり、１は最良値である。
【００８８】
これは、信号伝搬に要する遅延時間が長い経路は、遅延が短い経路に比べて時間的な動作マージンが小さいので、テスト結果がＦａｉｌ（不合格）になりやすいために、これに従う故障候補は真の候補である可能性が高いことを利用したものである。
【００８９】
なお、図１０の例では、一致度を０〜１の範囲の値とし、最も一致度が高い状態を一致度＝１で表現しているが、これに限定されるものではない。一致度が、遅延の大小とテスト結果のＰａｓｓ（合格）／Ｆａｉｌ（不合格）の対応から求めた故障候補の尤もらしさ（尤度）を表現していれば、一致度の値の範囲は任意で良い。
【００９０】
（７）ステップＳ１０７
診断部３６は、一致度情報２９を参照し、一致度が最大である故障候補を選択し、これを真の故障である可能性が高い箇所として、故障診断結果５１を出力する。
【００９１】
なお、診断部３６は、複数のテストパタンでテスト結果がＦａｉｌ（不合格）となる場合、一致度を累積し、累計結果Ｓを用いて同様に診断を行う。また、診断に用いたパタン数がＮの場合、「Ｓ÷Ｎ」が最小である候補を真の故障として指摘する方法も考えられる。
【００９２】
［一致度の計算処理の手順］
図１１を参照して、一致度の計算処理の詳細な手順について説明する。
【００９３】
（１）ステップＳ２０１
一致度算出部３５は、当該故障候補を起点とした故障伝搬経路に含まれないＳＦＦで（故障伝搬経路以外で）、テスト結果がＦａｉｌ（不合格）となっている箇所が存在するか確認する。
【００９４】
（２）ステップＳ２０２
一致度算出部３５は、テスト結果がＦａｉｌ（不合格）となっている箇所が存在する場合は、当該候補の一致度を０とする。
【００９５】
（３）ステップＳ２０３
一致度算出部３５は、故障伝搬経路に含まれる全てのＳＦＦでテスト結果がＦａｉｌ（不合格）であり、他のＳＦＦは全てテスト結果がＰａｓｓ（合格）であるか確認する。
【００９６】
（４）ステップＳ２０４
一致度算出部３５は、故障伝搬経路に含まれる全てのＳＦＦでテスト結果がＦａｉｌ（不合格）であり、他のＳＦＦは全てテスト結果がＰａｓｓ（合格）である場合は、当該候補の一致度を１とする。但し、全てのテストパタンでこれが成り立つ場合は、診断結果として縮退故障である可能性が高いので、その旨を警告メッセージとして出力する。
【００９７】
（５）ステップＳ２０５
一致度算出部３５は、上記のステップＳ２０１、ステップＳ２０３で一致度が定まらない場合、すなわち、故障候補の故障伝搬経路に含まれるＳＦＦのテスト結果にはＰａｓｓ（合格）／Ｆａｉｌ（不合格）が両方存在し、それ以外のＳＦＦはテスト結果がＰａｓｓ（合格）となっている場合は、まず、図１２Ａのように、故障伝搬経路をＰａｓｓ（合格）経路と、Ｆａｉｌ（不合格）経路に分類する。
【００９８】
Ｐａｓｓ（合格）経路は、経路終端のＳＦＦにおけるテスト結果がＰａｓｓ（合格）である故障伝搬経路である。また、Ｆａｉｌ（不合格）経路は、経路終端のＳＦＦにおけるテスト結果がＦａｉｌ（不合格）である故障伝搬経路である。
【００９９】
一致度算出部３５は、Ｐａｓｓ（合格）経路及びＦａｉｌ（不合格）経路の信号伝搬遅延時間Ｔを参照し、Ｐａｓｓ（合格）経路とＦａｉｌ（不合格）経路の遅延時間の境界値を決定する。
【０１００】
ここでは、境界値よりも遅延量が小さいＦａｉｌ（不合格）経路、及び、境界値よりも遅延量が大きいＰａｓｓ（合格）経路をマージナル経路と呼ぶ。
【０１０１】
一致度算出部３５は、マージナル経路の遅延と境界値の間の残差の平方和（残差平方和）がなるべく小さくなるように、境界値を決定する。
【０１０２】
（６）ステップＳ２０６
一致度算出部３５は、マージナル経路が存在するか否かで、以降の処理を変更する。
【０１０３】
（７）ステップＳ２０７
一致度算出部３５は、マージナル経路が存在しない場合、一致度を１とする。
【０１０４】
（８）ステップＳ２０８
一致度算出部３５は、マージナル経路が存在する場合、マージナル経路の数や遅延分布（ばらつき）を基に、一致度を決定する。
【０１０５】
例えば、一致度の計算方法として、以下の方法が考えられる。
一致度算出部３５は、プロセス変動に起因する遅延のばらつき（プロセスばらつき）と、マージナル経路の遅延ばらつき（標準偏差）を比較して、マージナル経路の遅延ばらつきの方が十分小さければ、一致度を１とする。同程度であれば、一致度を０．５とする。マージナル経路の遅延ばらつきの方が大きければ、一致度を０とする。
【０１０６】
これは、マージナル経路の発生原因に着目した計算方法である。遅延の計算精度が十分に高ければ、本来ならマージナル経路は発生しないが、プロセスばらつきの影響で実際の遅延が計算値と一致しないために、マージナル経路が発生する。この考え方に基づくと、マージナル経路の遅延ばらつきがプロセスばらつきよりも小さいならば、遅延の大小とテスト結果のＰａｓｓ（合格）／Ｆａｉｌ（不合格）の間の不一致が小さいといえる。
【０１０７】
なお、マージナル経路の発生原因としては、遅延計算の誤差の影響も考えられる。従って、マージナル経路の遅延ばらつきの比較対象を、遅延の計算精度としても良い。あるいは、プロセスばらつきとマージナル経路の遅延ばらつきの計算精度を合計した値を、その比較対象としても良い。
【０１０８】
一致度算出部３５は、故障伝搬経路に含まれないＳＦＦでテスト結果がＦａｉｌ（不合格）となっている箇所が存在する場合や、マージナル経路が存在する場所で、その経路数が少数である場合は、これらを除去した上で、一致度を再計算しても良い。
【０１０９】
これは、少数の経路がテスト結果のＰａｓｓ（合格）／Ｆａｉｌ（不合格）と遅延の大小関係を乱している場合に対する救済措置である。除去できる個数については、１０個程度の任意の個数とする方法や、もともとのＰａｓｓ（合格）経路及びＦａｉｌ（不合格）経路数の数％〜１０％程度とする方法等が考えられる。
【０１１０】
［境界値の計算方法］
次に、図１２Ｂ〜図１２Ｄを参照して、上記の境界値の計算例について説明する。
【０１１１】
図１２Ｂは、遅延故障伝搬経路の名称（識別情報）と、遅延故障伝搬経路のテスト結果と、故障箇所からＳＦＦまでの遅延値を対応付けた表である。本実施例では、単一の故障候補から８つの遅延故障伝搬経路が発生しているものとする。便宜上、各経路の名称をＡ〜Ｈとしている。また、各経路のテスト結果と、故障箇所からＳＦＦまでの遅延値は、図１２Ｂに示される通りである。
【０１１２】
ここで、経路Ａ〜Ｈのテスト結果と遅延値を比較すると、Ｆａｉｌ（不合格）経路よりもＰａｓｓ（合格）経路の遅延値が大きくなっている（Ｐａｓｓ（合格）経路よりもＦａｉｌ（不合格）経路の遅延値が小さくなっている）箇所は、経路Ｃ、Ｄ、Ｅ、Ｆの４経路である。
【０１１３】
また、境界値は、境界値よりも遅延値が大きいＰａｓｓ（合格）経路及び、境界値よりも遅延値が小さいＦａｉｌ（不合格）経路をマージナル経路に分類し、マージナル経路の遅延値と境界値の間の残差平方和が最小となるように定められる。
【０１１４】
従って、境界値は、経路Ｃ、Ｄ、Ｅ、Ｆの遅延値に近い値となると考えられる。
【０１１５】
そこで、境界値を経路Ｃ、Ｄ、Ｅ、Ｆの遅延値（１７、１６、１４、１１）とした場合の残差平方和を求めると、図１２Ｃに示すような値になる。
【０１１６】
図１２Ｃによれば、残差平方和が最小となるのは境界値が１４の場合であり、次に残差平方和が小さくなるのは境界値が１６の場合である。これより、残差平方和が最小となる境界値は１４〜１６の範囲に存在すると考えられるので、この範囲で残差平方和が最小値となる境界値を探索すると、図１２Ｄより境界値＝１４．５が得られる。
【０１１７】
なお、上記のような境界値の計算方法は、簡単な反復計算によって境界値を求めた例であるが、よく知られた黄金分割法のような反復計算法によって、残差平方和が最小となる境界値を求める方法も考えられる。
【０１１８】
［課題解決の理由］
非特許文献１の方法では、故障候補に遅延故障を挿入した状態で回路シミュレーションを行い、実測とシミュレーションのテスト結果のＰａｓｓ（合格）／Ｆａｉｌ（不合格）を比較して、その一致度が高い故障候補を、真の候補であると判定している。このとき、比較の対象となっているのは、テスト結果のＰａｓｓ（合格）／Ｆａｉｌ（不合格）の一致箇所及び不一致箇所の数のみで、不一致が出た場合に、それが時間的に僅差なのか大差なのかは考慮していない。そのため、図４のように、誤った箇所を故障箇所と判定してしまう場合がある。
【０１１９】
不一致箇所が少なくても、タイミング的な差異が大きいならば、それは真の故障と考えるべきではない。逆に、不一致箇所が多い場合でも、タイミング的な差異が小さい場合は、プロセスばらつきや遅延計算の誤差の影響ということも考えられ、当該候補が真の候補であるということも十分あり得る。
【０１２０】
そこで、本発明では、まず故障候補からＳＦＦまでの経路を、デジタル信号を伝搬する際に費やす遅延時間を算出する。遅延が大きい経路は、それが小さい経路に比べて遅延故障が発生しやすいと考えられる。そのため、本発明では実測のテスト結果がＦａｉｌ（不合格）である経路の遅延が、Ｐａｓｓ（合格）である経路の遅延よりも大きいか、あるいはその大小関係の逆転（不一致）が統計的に小さい故障候補を、真の故障であると判定する。
【０１２１】
以上の手順により、実測とシミュレーションのテスト結果の間に、図４のような時間的に僅差な不一致が発生している場合においても、本発明では時間的な不一致の統計的評価を行っているために、遅延故障の箇所を正しく指摘することが可能である。
【０１２２】
＜第２実施形態＞
第１実施形態では、故障候補からＳＦＦまでの経路の信号伝搬遅延時間を求め、その大小から故障箇所の診断を行っている。これは、遅延が大きい経路の方が、時間的な動作マージンが小さいために遅延故障が発生しやすいという推測に基づく診断方法である。
【０１２３】
但し、上記の推測が成立するのは、図１３の（ａ）に示されるように、ＳＦＦにおける信号測定タイミングが同一である場合のみであると考えられる。全てのＳＦＦにおいて、同一タイミングで信号測定を行っているのであれば、図１３の（ａ）に示されるように、「遅延＋マージン」が常に一定値となるため、上記の推測が成り立つ。
【０１２４】
しかし、現実の回路では、クロック・スキュー（Ｃｌｏｃｋ  ｓｋｅｗ）の影響により、ＳＦＦの信号測定タイミングは、図１３の（ｂ）に示されるように、ばらつきをもっている場合が多い。このように、信号測定タイミングにばらつきがある場合、図１３の（ｂ）に示されるように、遅延が大きい経路のマージンが、遅延の小さい経路よりも大きくなる場合もある。そのため、この遅延情報を用いて、図８の一致度計算ステップＳ１０６及び診断ステップＳ１０７を実施すると、真の故障と異なる箇所を診断結果として出力してしまう可能性がある。
【０１２５】
そこで、本発明の第２実施形態として、クロック・スキューの補正を行う方法を提案する。この方法では、図８のステップＳ１０５で故障伝搬経路の遅延時間を算出する際に、クロック・スキューの補正を行う。すなわち、故障伝搬経路終端のＳＦＦの測定タイミングが基準よりも早い場合は、その差分を経路の遅延時間に加算する。逆に、ＳＦＦの測定タイミングが基準よりも遅い場合は、その差分を経路の遅延情報から減算する。そして、上記の演算結果を、図８のステップＳ１０６における一致度計算に利用する。
【０１２６】
以上の手順により、ＳＦＦにおける信号測定タイミングにばらつきがある場合においても、各故障伝搬経路の遅延値の補正結果は、各経路の時間的マージンや、遅延故障の発生しやすさを正しく反映させた値となり、真の故障の位置を正しく判定できるようになる。
【０１２７】
［本実施形態の意義］
第１実施形態では、上記のようなＳＦＦにおける信号測定タイミングのばらつきを考慮せず、故障候補からＳＦＦまでの経路の遅延のみを用い、これが大きい経路は遅延故障も発生しやすいと考えて診断を行う。この場合、時間的なマージンの大小を正しく評価できず、真の故障と異なる箇所を診断結果として出力してしまう可能性もあると考えられる。
【０１２８】
これに対し、本実施形態では、故障候補からＳＦＦまでの故障伝搬経路の遅延を計算する際に、ＳＦＦにおける信号測定タイミングのばらつき補正を行う。すなわち、故障伝搬経路終端のＳＦＦの測定タイミングが基準よりも早い場合は、その差分を経路の信号伝搬遅延時間に加算する。逆に、ＳＦＦの測定タイミングが基準よりも遅い場合は、その差分を経路の信号伝搬遅延時間から減算する。
【０１２９】
この処理により、遅延値の補正効果は、各経路の時間的なマージンや、遅延故障の発生しやすさを正しく反映した値となり、上記のような問題を回避することが可能となる。
【０１３０】
＜第３実施形態＞
本発明の第３実施形態として、故障伝搬経路数の３次元ヒストグラムを利用した方法について説明する。
【０１３１】
［診断処理の手順］
図１４を参照して、本実施形態の診断処理の手順について説明する。
図１４に示される通り、第３実施形態の処理手順は、データ入力処理から故障伝搬経路の遅延値算出処理まで（図１４のステップＳ３０１〜ステップＳ３０５）は、第１実施形態（図８のステップＳ１０１〜ステップＳ１０５）と同様である。
【０１３２】
（１）ステップＳ３０１
入力装置１０は、回路接続情報２１、回路遅延情報２２、テストパタン情報２３、テスト結果情報２４を、記憶装置２０に記憶する。
【０１３３】
（２）ステップＳ３０２
回路シミュレーション部３１は、回路接続情報２１とテストパタン情報２３を基に回路シミュレーションを実行し、回路にテストパタンを印加した際の回路内の各ネットの動作を求め、回路動作情報２５を生成する。
【０１３４】
（３）ステップＳ３０３
次に、回路遡り処置部３２は、回路接続情報２１とテスト結果情報２４を参照し、テスト結果がＦａｉｌ（不合格）となったＳＦＦを起点として、回路を故障伝搬経路に沿って入力側（上流）に遡る（バックトレースする）ことで一次故障候補を導出し、故障候補リスト２６を生成する。ここでは、トレースが重なったポイントを一次故障候補とする。
【０１３５】
（４）ステップＳ３０４
次に、故障伝搬経路抽出部３３は、故障候補リスト２６を参照し、一次故障候補から、候補の出力側（下流）に位置するＳＦＦまでの故障伝搬経路を抽出し、故障伝搬経路リスト２７を生成する。
【０１３６】
（５）ステップＳ３０５
遅延計算部３４は、回路遅延情報２２を参照し、故障伝搬経路リスト２７に含まれる各故障伝搬経路をデジタル信号が伝搬する際に費やす遅延時間を計算し、故障伝搬経路の遅延情報２８を生成する。
【０１３７】
ここまでは、図８のステップＳ１０１〜ステップＳ１０５と同様である。
【０１３８】
（６）ステップＳ３０６
次に、一致度算出部３５は、テスト結果情報２４と故障伝搬経路の遅延情報２８を参照し、図１５に示すような故障伝搬経路数の３次元ヒストグラムを、以下の手順で作成する。
【０１３９】
まず、図１５の（ａ）に示されるように、実測のテスト結果がＰａｓｓ（合格）となった経路数、及びＦａｉｌ（不合格）となった経路数について、遅延時間を階級とした経路数のヒストグラムを作成する。
【０１４０】
ここで、図１５の（ａ）のＰａｓｓ（合格）及びＦａｉｌ（不合格）のプロットに重なりが無い、ずなわち、Ｐａｓｓ（合格）経路及びＦａｉｌ（不合格）経路の遅延がある境界値を基準に分離できる場合、これは第１実施形態におけるマージナル経路がない状態に相当し、当該故障が真の故障である可能性が高いといえる。
【０１４１】
そこで、次に、図１５の（ａ）のヒストグラムをテストパタン毎に作成し、これを９０度回転させて合成することで、図１５の（ｂ）のような３次元ヒストグラムを得る。図１５の（ｂ）は、縦軸が遅延時間の階級であり、色の濃淡が経路数を表している。また、右上り斜線でハッチングされている領域はＦａｉｌ（不合格）経路に該当する領域であり、右下り斜線でハッチングされている領域はＰａｓｓ（合格）経路に該当する領域である。また、横軸がテストパタンに相当するが、Ｐａｓｓ（合格）経路とＦａｉｌ（不合格）経路の遅延の境界値（図１１のステップＳ２０３で算出するもの）が小さい順にパタンを整列させている。
【０１４２】
図１５の（ｂ）は、図１５の（ａ）のヒストグラムを、Ｐａｓｓ（合格）経路とＦａｉｌ（不合格）経路の重なりが識別しやすいように、テストパタン全域にわたって整列させたもので、重なりが小さい故障候補は、真の故障である可能性が高い。
【０１４３】
そこで、本実施形態では、故障候補毎に図１５の（ｂ）の３次元ヒストグラムを作成する。
【０１４４】
（７）ステップＳ３０７
診断部３６は、図１５の（ｂ）の３次元ヒストグラムで、Ｐａｓｓ（合格）領域とＦａｉｌ（不合格）領域の重なりが小さい候補を、真の故障である可能性が高い箇所として、故障診断結果５１を出力する。
【０１４５】
例えば、図１５の（ｂ）ではテストパタン全域にわたってＰａｓｓ（合格）領域とＦａｉｌ（不合格）領域の重なりが無いため、この３次元ヒストグラムを出力する故障候補は、真の故障である可能性が高い。
【０１４６】
これに対し、図１６では、Ｐａｓｓ（合格）領域とＦａｉｌ（不合格）領域の間に重なり（図中でクロスハッチングされている領域）が発生しているため、この３次元ヒストグラムを出力する故障候補は、図１５に比べると真の故障である可能性が低くなる。
【０１４７】
なお、Ｐａｓｓ（合格）領域とＦａｉｌ（不合格）領域の重なりの大きさを判定する際は、単純に重なった領域の面積の大小から判定しても良いが、各領域の度数（色の濃淡）を高さと考えて、Ｐａｓｓ（合格）領域とＦａｉｌ（不合格）領域が重なる体積を、その比較の対象としても良い。あるいは、図１５の（ｂ）のような３次元ヒストグラムを、故障候補毎に画面表示し、故障解析技術者が目視でその重なりの大小を判別するのも一案である。
【０１４８】
［本実施形態の意義］
本実施形態の意義は、故障候補が真の故障であるか否かを判別するための様々な情報が可視化されることにより、これらを短時間で把握できるようになる点である。
【０１４９】
図１５の３次元ヒストグラムからは、例えばＰａｓｓ（合格）経路とＦａｉｌ（不合格）経路の経路数の比率や、それらの境界値が、テストパタン全体で一定であるか否かを判別することが可能である。
【０１５０】
また、一部のテストパタンでマージナル経路が大量に発生しているのか、あるいはテストパタン全体で少しずつマージナル経路が発生しているのかを判別することも可能である。
【０１５１】
＜第４実施形態＞
以下に、本発明の第４実施形態について添付図面を参照して説明する。
図１７を参照して、本発明の故障診断装置を用いた故障診断システムについて説明する。
【０１５２】
［全体構成］
この故障診断システムは、ＡＴＰＧ（Ａｕｔｏｍａｔｉｃ  Ｔｅｓｔ  Ｐａｔｔｅｒｎ  Ｇｅｎｅｒａｔｏｒ）１００と、ＬＳＩ（Ｌａｒｇｅ  Ｓｃａｌｅ  Ｉｎｔｅｇｒａｔｉｏｎ）テスタ２００と、被測定回路３００と、故障診断装置４００を含む。
【０１５３】
ＡＴＰＧ１００は、ＡＴＰＧプログラムに従い、回路接続情報２１を基に、テストパタン情報２３を生成する。
【０１５４】
ＬＳＩテスタ２００は、テストパタン情報２３を基に、テストパタンを被測定回路３００に印加して回路のテストを実施し、テスト結果情報２４を出力する。
【０１５５】
被測定回路３００は、この故障診断システムにより診断される集積回路チップである。
【０１５６】
故障診断装置４００は、故障診断プログラムに従い、回路接続情報２１、テストパタン情報２３、テスト結果情報２４、回路遅延情報２２を基に、故障箇所の推測を行い、故障診断結果５１を出力する。
【０１５７】
なお、故障診断装置４００は、本発明の故障診断装置である。すなわち、故障診断装置４００は、本発明の第１実施形態で述べた入力装置１０と、記憶装置２０と、演算処理装置３０と、読み出し専用メモリ４０と、出力装置５０を備える。
【０１５８】
また、故障診断プログラムは、本発明の第１実施形態で述べたプログラム４１と同一である。
【０１５９】
［全体動作］
以下に、この故障診断システムの動作について説明する。
【０１６０】
まず、ＡＴＰＧ１００は、ＡＴＰＧプログラムに従い、回路接続情報２１を基に、回路が正常に動作するかを確認するためのテスト用信号のパタンと、テスト用信号が回路に印加された際に正常動作する（故障していない）回路から出力される信号パタンの期待値を生成し、このテスト用信号のパタンと信号パタンの期待値をテストパタン情報２３として出力する。
【０１６１】
このとき、ＡＴＰＧ１００は、テスト用信号を生成する際、回路を構成する全ての素子及び配線が正常に動作することを確認できるように、テスト用信号を生成するのが望ましいが、それが不可能な場合は、テストできない素子や配線の割合が極力小さくなるように、テスト用信号を生成する。
【０１６２】
次に、ＬＳＩテスタ２００は、テストパタン情報２３を基に、テストパタンを被測定回路３００に印加し、被測定回路３００の出力を期待値と比較することで、回路が正常動作するか否かをテストする。
【０１６３】
ＬＳＩテスタ２００は、被測定回路３００の出力が期待値と異なる場合は、差異が発生したパタン及び出力信号端子名、あるいは差異が検出されたと推測されるＳＦＦ名等の情報を、テスト結果情報２４として出力する。
【０１６４】
次に、故障診断装置４００は、故障診断プログラムに従い、回路接続情報２１、テストパタン情報２３、テスト結果情報２４と、回路遅延情報２２を基に、故障箇所の推定を行い，故障診断結果５１を出力する。
【０１６５】
なお、回路遅延情報２２は，回路設計の段階で予め生成されたものである。
【０１６６】
［結果］
故障診断結果５１により、故障発生の原因が明確化したならば、それを基に、集積回路の製造工程の改善が図られ、故障の発生確率が低減する。
【０１６７】
また，更に詳細な故障原因を把握するために、ＦＩＢ（Ｆｏｃｕｓｅｄ  Ｉｏｎ  Ｂｅａｍ：集束イオンビーム）装置を利用した故障箇所の露出や、ＳＩＭ（Ｓｃａｎｎｉｎｇ  Ｉｏｎ  Ｍｉｃｒｏｓｃｏｐｅ：走査イオン顕微鏡）等の電子顕微鏡を利用した故障箇所の観察等、より詳細な分析を行ったうえで、製造工程の改善を行う場合もある。
【０１６８】
［本実施形態の意義］
第４実施形態の意義は、回路のテスト結果から自動的に故障箇所の推定が実施され、診断結果から製造工程の改善が可能になる点である。
【０１６９】
また、それにより製造歩留が向上し、不良品の発生率が小さくなることにより、製造コストを低減できることも本実施形態の利点といえる。
【０１７０】
［まとめ］
以上で説明したように、非特許文献１は、故障候補に遅延故障を挿入した状態で回路シミュレーションを行い、実測とシミュレーションのテスト結果のＰａｓｓ（合格）／Ｆａｉｌ（不合格）を比較して、その一致度が高い故障候補を、真の候補であると判定する方法である。このとき、比較の対象となっているのは、テスト結果のＰａｓｓ（合格）／Ｆａｉｌ（不合格）の一致箇所及び不一致箇所の数のみで、不一致の時間的な大きさは考慮していない。そのため、誤った箇所を真の故障と判定してしまう場合がある。
【０１７１】
これに対し、本発明では、故障候補からＳＦＦまでの経路をデジタル信号が伝搬する際に費やす遅延時間を算出し、テスト結果がＦａｉｌ（不合格）である経路の遅延が、Ｐａｓｓ（合格）である経路の遅延よりも大きい故障候補を、真の故障であると判定する。
【０１７２】
あるいは、その大小関係に逆転が生じた場合でも、その時間的な逆転が統計的に小さい故障候補を、真の故障であると判定する。
【０１７３】
このように、本発明では、不一致を時間的に評価することで、既存技術で発生していた誤診断を回避することができる。
【０１７４】
［本発明の特徴］
（１）演算処理装置は、集積回路のテストにおいて、テスト結果がＦａｉｌ（不合格）となったＳＦＦを起点として、回路を入力側（上流）に遡る後方追跡を行うことで、遅延故障箇所を求める故障診断処理を行う。このとき、演算処理装置は、各故障候補から当該候補の出力側（下流）に存在するＳＦＦまでの故障伝搬経路を抽出する。また、演算処理装置は、上記の故障伝搬経路をデジタル信号が伝搬する際に費やす遅延時間を算出する。更に、演算処理装置は、ＳＦＦでのテスト結果がＦａｉｌ（不合格）である経路の遅延と、Ｐａｓｓ（合格）である経路の遅延を比較し、Ｆａｉｌ（不合格）である経路の遅延が、Ｐａｓｓ（合格）である経路の遅延よりも大きい故障候補を、真の故障であると判定する。
【０１７５】
（２）演算処理装置は、故障候補から当該候補の出力側（下流）のＳＦＦまでの故障伝搬経路を、テスト結果がＦａｉｌ（不合格）となるＦａｉｌ（不合格）経路にグルーピング（分類、グループ分け）する。また、演算処理装置は、Ｐａｓｓ（合格）経路とＦａｉｌ（不合格）経路の遅延時間の境界値を算出する。また、演算処理装置は、境界値よりも遅延時間が大きいＰａｓｓ（合格）経路、及び、境界値よりも遅延時間が小さいＦａｉｌ（不合格）経路を、マージナル経路として抽出する。また、演算処理装置は、マージナル経路の経路数、又は遅延値のばらつきの大小から、一致度を算出する。演算処理装置は、一致度が最良となった故障候補を選択し、これを真の故障として出力装置から出力する。
【０１７６】
（３）演算処理装置は、マージナル経路の経路数が０の場合は、一致度を最良値とする。
【０１７７】
（４）演算処理装置は、マージナル経路の遅延ばらつきを算出する。また、演算処理装置は、プロセス変動に起因する遅延ばらつき、遅延の計算精度、あるいはその合計値と、上記のマージナル経路の遅延ばらつきとを比較し、その比較結果に応じて、一致度を算出する。
【０１７８】
（５）演算処理装置は、プロセス変動に起因する遅延ばらつき、遅延の計算精度、あるいはその合計値と比較して、上記のマージナル経路の遅延ばらつきが、大幅に（所定の範囲よりも）小さければ一致度を最良値とし、逆に大幅に（所定の範囲よりも）大きければ一致度を最悪値とし、同程度（所定の範囲内）であれば一致度を最良値と最悪値の中間の値とする。
【０１７９】
（６）演算処理装置は、故障候補の故障伝搬経路に含まれないＳＦＦでテスト結果がＦａｉｌ（不合格）となっている箇所が存在する場合は、当該故障候補の一致度を最悪値とする。
【０１８０】
（７）演算処理装置は、任意の少数のマージナル経路、及び、任意の少数の故障候補の出力側（下流）の故障伝搬経路に含まれないＳＦＦでテスト結果がＦａｉｌ（不合格）となっている箇所を除去した上で、一致度を再計算する。
【０１８１】
（８）演算処理装置は、任意のＮ個のテストパタンに対して、一致度を積算した結果Ｓを算出し、「Ｓ÷Ｎ」が最大である候補を、真の故障として指摘する。
【０１８２】
（９）演算処理装置は、故障候補から当該候補の出力側（下流）に存在するＳＦＦまでの故障伝搬経路信号伝搬遅延時間を算出する際に、経路末端のＳＦＦの測定タイミングが基準より早い場合はその差分を経路の遅延時間に加算し、逆に遅い場合はその差分を経路の遅延時間から減算し、上記手順により補正された遅延値を以後の診断に利用する。
【０１８３】
（１０）演算処理装置は、実測のテスト結果がＰａｓｓ（合格）となったＰａｓｓ（合格）経路、及び、Ｆａｉｌ（不合格）となったＦａｉｌ（不合格）経路の各々の経路数について、遅延時間を階級とした経路数のヒストグラムを生成する。また、演算処理装置は、上記のヒストグラムの各階級の経路数を、色の濃淡に変換する（色の濃淡で表現する）。また、演算処理装置は、上記変換されたヒストグラムをテストパタン毎に作成し、その結果を結合することで、３次元ヒストグラムを生成する。また、演算処理装置は、上記の３次元ヒストグラムを故障候補毎に生成して出力する。
【０１８４】
（１１）演算処理装置は、３次元ヒストグラムのＰａｓｓ（合格）領域とＦａｉｌ（不合格）領域が重なる面積、あるいは、各領域の度数（色の濃淡）を高さとしてＰａｓｓ（合格）領域とＦａｉｌ（不合格）領域が重なる体積を求め、この面積あるいは体積が小さい故障候補を、診断結果として出力する。
【０１８５】
本発明が従来と異なるのは、故障伝搬経路の遅延値の大小に着目した診断手法である点である。すなわち、図１０に示されるように、提案手法は故障候補から回路的に見て下流に位置するＳＦＦまでの各故障伝搬経路に対して信号伝搬遅延時間を計算し、Ｆａｉｌ（不合格）経路の遅延量がＰａｓｓ（合格）経路よりも大きければ、該当する候補を真の故障であると診断する。
【０１８６】
＜付記＞
上記の実施形態の一部又は全部は、以下の付記のように記載することも可能である。但し、実際には、以下の記載例に限定されない。
【０１８７】
（付記１）
集積回路のテストにおいて、テスト結果がＦａｉｌ（不合格）となったＳｃａｎ−Ｆｌｉｐ−Ｆｌｏｐ（ＳＦＦ）を起点として、回路を入力側に遡る後方追跡を行うことで、遅延故障箇所の候補を求める故障診断プログラムであって、
各故障候補から当該候補の出力側に存在するＳＦＦまでの故障伝搬経路を抽出し、結果を記憶装置に記憶する手段と、
上記故障伝搬経路をデジタル信号が伝搬する際に費やす遅延時間を算出し、結果を記憶装置に記憶する手段と、
上記故障伝搬経路を、テスト結果がＰａｓｓ（合格）となるＰａｓｓ（合格）経路と、テスト結果がＦａｉｌ（不合格）となるＦａｉｌ（不合格）経路にグルーピング（分類、グループ分け）し、結果を記憶装置に記憶する手段と、
上記Ｐａｓｓ（合格）経路及びＦａｉｌ（不合格）経路の遅延時間の境界値を算出する手段と、
上記境界値よりも遅延時間が大きいＰａｓｓ（合格）経路及び、上記境界値よりも遅延時間が小さいＦａｉｌ（不合格）経路を、マージナル経路として抽出する手段と、
マージナル経路の経路数ないしは、遅延値のばらつきの大小から、一致度を計算し、結果を記憶装置に記憶する手段と、
一致度が最良となった故障候補を選択し、これを真の故障として出力装置から出力する手段と、
を具備する
故障診断装置。
【０１８８】
（付記２）
付記１に記載の故障診断装置であって、
上記マージナル経路の遅延値と上記境界値の間の残差の平方和が最小となるように、上記境界値を算出する手段
を更に具備する
故障診断装置。
【０１８９】
（付記３）
付記１又は２に記載の故障診断装置であって、
マージナル経路数が０の場合は一致度を最良値とする手段
を更に具備する
故障診断装置。
【０１９０】
（付記４）
付記１乃至３のいずれか一項に記載の故障診断装置であって、
マージナル経路の遅延ばらつきを算出する手段と、
プロセス変動に起因する遅延ばらつき、遅延の計算精度、あるいはその合計値と、前記マージナル経路の遅延ばらつきとを比較する手段と、
前記比較結果に応じて、一致度を算出する手段と、
を更に具備する
故障診断装置。
【０１９１】
（付記５）
付記４に記載の故障診断装置であって、
プロセス変動に起因する遅延ばらつき、遅延の計算精度、あるいはその合計値に比べて、前記マージナル経路の遅延ばらつきが、大幅に（所定の範囲よりも）小さければ一致度を最良値とし、逆に大幅に（所定の範囲よりも）大きければ一致度を最悪値とし、同程度（所定の範囲内）であれば一致度を最良値と最悪値の中間の値とする手段
を更に具備する
故障診断装置。
【０１９２】
（付記６）
付記１乃至５のいずれか一項に記載の故障診断装置であって、
故障候補の故障伝搬経路に含まれないスキャン回路でテスト結果が不合格となっている箇所が存在する場合は、当該故障候補の一致度を最悪値とする手段
を更に具備する
故障診断装置。
【０１９３】
（付記７）
付記１乃至６のいずれか一項に記載の故障診断装置であって、
任意の少数のマージナル経路、及び任意の少数の故障候補出力側の故障伝搬経路に含まれないスキャン回路でテスト結果が不合格となっている箇所を除去したうえで、一致度を再計算する手段
を更に具備する
故障診断装置。
【０１９４】
（付記８）
付記１乃至７のいずれか一項に記載の故障診断装置であって、
任意のＮ個のテストパタンに対して一致度を積算した結果Ｓを算出する手段と、
Ｓ÷Ｎが最大である候補を真の故障として指摘する手段と、
を更に具備する
故障診断装置。
【０１９５】
（付記９）
付記１乃至８のいずれか一項に記載の故障診断装置であって、
故障候補から当該候補の出力側に存在するスキャン回路までの故障伝搬経路の信号伝搬遅延時間を算出する際に、経路末端のスキャン回路の測定タイミングが基準より早い場合はその差分を経路の遅延時間に加算する手段と、
逆に遅い場合はそれを経路の遅延時間から減算する手段と、
前記手順により補正された遅延値を以後の診断に利用する手段と
を更に具備する
故障診断プログラム。
【０１９６】
（付記１０）
付記１乃至９のいずれか一項に記載の故障診断装置であって、
実測のテスト結果が合格となった経路数及び不合格となった経路数について、遅延時間を階級とした経路数のヒストグラムを作成する手段と、
前記ヒストグラムの各階級の経路数を色の濃淡に変換する手段と、
前記変換されたヒストグラムをテストパタン毎に作成し、その結果を結合することで３次元ヒストグラムを生成する手段と、
前記３次元ヒストグラムを故障候補毎に生成して出力する手段と
を更に具備する
故障診断装置。
【０１９７】
（付記１１）
付記１０に記載の故障診断装置であって、
３次元ヒストグラムの合格領域と不合格領域が重なる面積あるいは、各領域の度数（色の濃淡）を高さと判断して、合格領域と不合格領域が重なる体積を求める手段と、
その重なりが生ずる面積あるいは体積が小さい故障候補を、診断結果として出力する手段と
を更に具備する
故障診断装置。
【０１９８】
以上、本発明の実施形態を詳述してきたが、実際には、上記の実施形態に限られるものではなく、本発明の要旨を逸脱しない範囲の変更があっても本発明に含まれる。
【符号の説明】
【０１９９】
１０…  入力装置
２０…  記憶装置
２１…  回路接続情報
２２…  回路遅延情報
２３…  テストパタン情報
２４…  テスト結果情報
２５…  回路動作情報
２６…  故障候補リスト
２７…  故障伝搬経路リスト
２８…  故障伝搬経路の遅延情報
２９…  一致度情報
３０…  演算処理装置
３１…  回路シミュレーション部
３２…  回路遡り処理部
３３…  故障伝搬経路抽出部
３４…  遅延計算部
３５…  一致度算出部
３６…  診断部
４０…  読み出し専用メモリ
４１…  プログラム（故障診断プログラム）
５０…  出力装置
５１…  故障診断結果
１００…  ＡＴＰＧ（Ａｕｔｏｍａｔｉｃ  Ｔｅｓｔ  Ｐａｔｔｅｒｎ  Ｇｅｎｅｒａｔｏｒ）
２００…  ＬＳＩ（Ｌａｒｇｅ  Ｓｃａｌｅ  Ｉｎｔｅｇｒａｔｉｏｎ）テスタ
３００…  被測定回路
４００…  故障診断装置
【図１】
2012073148.tif 000003
【図２】
2012073148.tif 000004
【図３】
2012073148.tif 000005
【図４】
2012073148.tif 000006
【図５】
2012073148.tif 000007
【図６】
2012073148.tif 000008
【図７】
2012073148.tif 000009
【図８】
2012073148.tif 000010
【図９】
2012073148.tif 000011
【図１０】
2012073148.tif 000012
【図１１】
2012073148.tif 000013
【図１２Ａ】
2012073148.tif 000014
【図１２Ｂ】
2012073148.tif 000015
【図１２Ｃ】
2012073148.tif 000016
【図１２Ｄ】
2012073148.tif 000017
【図１３】
2012073148.tif 000018
【図１４】
2012073148.tif 000019
【図１５】
2012073148.tif 000020
【図１６】
2012073148.tif 000021
【図１７】
2012073148.tif 000022