(57)【要約】【課題】配線数を削減する。【解決手段】アナログデジタル変換装置は、異なる複数の参照電圧の各々と入力信号電圧とを並列的に比較する複数のコンパレータと、入力信号電圧をアナログ入力信号電圧又は複数の参照電圧の何れか一つに対応する電圧に切り替えるスイッチ部と、複数のコンパレータの比較結果をデジタル信号に変換するエンコーダと、複数のコンパレータの中の補正対象のコンパレータにおいて入力信号電圧が参照電圧に対応する電位となるようにスイッチ部を制御し、補正対象のコンパレータで生じるオフセット電圧を補正するための補正データを前記デジタル信号に基づいて生成し、補正対象のコンパレータへ出力するデジタルアシスト回路と、を備える。【選択図】図１
2012094968.tif 000002
【特許請求の範囲】
【請求項１】
異なる複数の参照電圧の各々と入力信号電圧とを並列的に比較する複数のコンパレータと、
前記入力信号電圧を、アナログ入力信号電圧、又は、前記複数の参照電圧の何れか一つに対応する電圧に切り替える切替部と、
前記複数のコンパレータの比較結果をデジタル信号に変換する変換部と、
前記複数のコンパレータの中の補正対象のコンパレータにおいて前記入力信号電圧が参照電圧に対応する電位となるように前記切替部を制御し、前記補正対象のコンパレータで生じるオフセット電圧を補正するための補正データを前記デジタル信号に基づいて生成し、前記補正データを前記補正対象のコンパレータへ出力する補正データ生成部と、
を備えることを特徴とするアナログデジタル変換装置。
【請求項２】
前記補正データ生成部は、
前記複数のコンパレータの各々に係る補正データが記憶されると共に、記憶されている前記複数のコンパレータの各々に係る補正データを前記複数のコンパレータへ出力する記憶部と、
前記複数のコンパレータの中から補正対象のコンパレータを設定し、前記補正対象のコンパレータにおいて前記入力信号電圧が参照電圧に対応する電位となるように前記切替部を制御する制御部と、
前記補正対象のコンパレータの比較結果とする値を、前記補正対象のコンパレータに対応する基準値と前記デジタル信号とに基づいて決定する決定部と、
前記決定部により決定された値と、前記記憶部に記憶されている前記補正対象のコンパレータに係る補正データとに基づいて、最新の補正データを生成すると共に、前記記憶部に記憶されている前記補正対象のコンパレータに係る補正データを前記最新の補正データへ更新する更新部と、
を含む、
ことを特徴とする請求項１記載のアナログデジタル変換装置。
【請求項３】
前記更新部は、前記記憶部に記憶されている前記補正対象のコンパレータに係る補正データの値に対し、所定値を前記決定部により決定された値に応じて加算又は減算した値を、前記最新の補正データとして生成する、
ことを特徴とする請求項２記載のアナログデジタル変換装置。
【請求項４】
前記補正データ生成部は、前記決定部及び前記更新部による動作を、前記決定部により決定された値が変化するまで繰り返す、
ことを特徴とする請求項２又は３記載のアナログデジタル変換装置。
【請求項５】
前記変換部は、前記複数のコンパレータの比較結果の組み合わせに応じたエンコード値を前記デジタル値として出力するエンコーダであり、
前記決定部は、前記エンコード値と前記基準値との第１の大小関係を決定し、
前記更新部は、前記第１の対象関係に対応する補正データを前記最新の補正データとして更新し、前記最新の補正データに応じた補正後のエンコード値と前記基準値との第２の大小関係が前記第１の大小関係と異なることに応答して、前記最新の補正データの更新を停止する、
ことを特徴とする請求項２に記載のアナログデジタル変換回路。
【請求項６】
前記制御部は、前記複数のコンパレータの各々に係る補正データとして前記複数のコンパレータで生じるオフセット電圧が最小となる補正データを選択し、前記補正対象のコンパレータとして前記複数のコンパレータの各々を順番に設定する際に、前記入力信号電圧と比較される参照電圧の電位が高いコンパレータから順番に設定する、
ことを特徴とする請求項２乃至５の何れか一項に記載のアナログデジタル変換装置。
【請求項７】
前記制御部は、前記複数のコンパレータの各々に係る補正データとして前記複数のコンパレータで生じるオフセット電圧が最大となる補正データを選択し、前記補正対象のコンパレータとして前記複数のコンパレータの各々を順番に設定する際に、前記入力信号電圧と比較される参照電圧の電位が低いコンパレータから順番に設定する、
ことを特徴とする請求項２乃至５の何れか一項に記載のアナログデジタル変換装置。
【請求項８】
前記記憶部は、前記制御部が前記補正対象のコンパレータにおいて前記入力信号電圧が参照電圧に対応する電位となるように前記切替部を制御する前に、前記複数のコンパレータの各々に係る補正データとして所定の補正データを記憶する、
ことを特徴とする請求項２乃至７の何れか一項に記載のアナログデジタル変換装置。
【請求項９】
アナログデジタル変換装置のオフセット電圧補正方法であって、
異なる複数の参照電圧の各々と入力信号電圧とを並列的に比較する複数のコンパレータの中から補正対象のコンパレータを設定する工程と、
前記補正対象のコンパレータにおいて前記入力信号電圧が前記補正対象のコンパレータの参照電圧に対応する電位となるように制御する工程と、
前記複数のコンパレータの比較結果をデジタル信号に変換する工程と、
前記補正対象のコンパレータで生じるオフセット電圧を補正するための補正データを前記デジタル信号に基づいて生成する工程と、
前記補正データを前記補正対象のコンパレータへ出力する工程と、
を備えることを特徴とするオフセット電圧補正方法。
【請求項１０】
前記生成する工程は、
前記補正対象のコンパレータの比較結果とする値を、前記補正対象のコンパレータに対応する基準値と前記デジタル信号とに基づいて決定する工程と、
決定された値と、前記複数のコンパレータの各々に係る補正データが記憶される記憶部に記憶されている前記補正対象のコンパレータに係る補正データとに基づいて、最新の補正データを生成すると共に、前記記憶部に記憶されている前記補正対象のコンパレータに係る補正データを前記最新の補正データへ更新する工程と、
を含むことを特徴とする請求項９記載のオフセット電圧補正方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アナログデジタル変換装置、及び、コンパレータのオフセット電圧を補正する方法に関する。
【背景技術】
【０００２】
アナログデジタル変換装置の代表例であるアナログデジタル変換回路（以下、「ＡＤＣ」という）は、電圧比較に使用されるコンパレータを含む各種の回路を備えている。そのため、コンパレータにおいて、トランジスタの特性のばらつきや回路レイアウトの非対称性等により比較電圧間にオフセット電圧が生じると、正しい比較結果を得られず、ＡＤＣの動作に悪影響を及ぼす虞がある。
【０００３】
そこで、コンパレータに生じるオフセット電圧をキャンセルするように制御する機能を備えたＡＤＣが提案されている。例えば、並列比較方式（「フラッシュ形」ともいう）のＡＤＣとしては、コンパレータに生じるオフセット電圧をコンパレータの出力信号に基づいてキャンセルするように制御する回路を備えたＡＤＣが提案されている（例えば、特許文献１、非特許文献１及び２参照）。以下では、このような、オフセット電圧をキャンセルするように制御する回路を単にＯＦＣ回路（オフセットキャンセル回路）という。ＯＦＣ回路を備えた並列比較方式のＡＤＣでは、ＯＦＣ回路がコンパレータ毎に設けられ、対応するコンパレータとＯＦＣ回路との間がそれぞれ信号線を介して接続される。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０００−１６５２４１号公報
【非特許文献】
【０００５】
【非特許文献１】Chun-Ying Chen, Michael Le, Kwang Young Kim  「A Low Power 6-bit Flash ADC with Reference Voltage and Common-Mode Calibration」  2008 Symposium on VLSI Circuits Digest of Technical Papers p.12-13
【非特許文献２】Yuko Tamba, Kazuo Yamakido  「A COMS 6b 500MSamples/s ADC for a Hard Disk Drive Read Channel」  1999 IEEE International Solid-State Circuits Conference p.324-325, 474 ISSCC99 / SESSION 18 / PAPER WA 18.5
【発明の概要】
【発明が解決しようとする課題】
【０００６】
並列比較方式のＡＤＣでは、出力するデジタル信号のビット数をｎとすると、コンパレータが２n−１個必要である。そのため、ＯＦＣ回路を備えた並列比較方式のＡＤＣでは、デジタル信号のビット数をｎとすると、コンパレータが２n−１個必要になることから、対応するコンパレータとＯＦＣ回路との間をそれぞれ接続する信号線も２n−１本必要である。例えば、デジタル信号のビット数を４とすると、コンパレータが１５個必要になることから、対応するコンパレータとＯＦＣ回路との間をそれぞれ接続する信号線も１５本必要である。
【０００７】
従って、ＯＦＣ回路を備えた並列比較方式のＡＤＣでは、デジタル信号のビット数を１つ増やす毎に、コンパレータの数が約２倍必要になる。また、それに伴って、対応するコンパレータとＯＦＣ回路との間をそれぞれ接続する信号線の数も約２倍必要になる。
【０００８】
このように、ＯＦＣ回路を備えた並列比較方式のＡＤＣでは、デジタル信号のビット数を増やそうとすると、対応するコンパレータとＯＦＣ回路との間をそれぞれ接続する配線数が増加し、結果として回路が混雑化する。
【０００９】
本発明は、上記実情に鑑み、配線数を削減することができる、アナログデジタル変換装置及びオフセット電圧補正方法を提供することを目的とする。
【課題を解決するための手段】
【００１０】
装置の一観点によれば、複数のコンパレータ、切替部、変換部、及び補正データ生成部を備えるアナログデジタル変換装置が提供される。ここで、複数のコンパレータは、異なる複数の参照電圧の各々と入力信号電圧とを並列的に比較する。切替部は、前記入力信号電圧を、アナログ入力信号電圧、又は、前記複数の参照電圧の何れか一つに対応する電圧に切り替える。変換部は、前記複数のコンパレータの比較結果をデジタル信号に変換する。補正データ生成部は、前記複数のコンパレータの中の補正対象のコンパレータにおいて前記入力信号電圧が参照電圧に対応する電位となるように前記切替部を制御する。更に、補正データ制御部は、前記補正対象のコンパレータで生じるオフセット電圧を補正するための補正データを前記デジタル信号に基づいて生成し、前記補正データを前記補正対象のコンパレータへ出力する。
【００１１】
方法の一観点によれば、アナログデジタル変換装置のオフセット電圧補正方法であって、設定する工程と、制御する工程と、変換する工程と、生成する工程と、出力する工程とを備えるオフセット電圧補正方法が提供される。ここで、設定する工程は、異なる複数の参照電圧の各々と入力信号電圧とを並列的に比較する複数のコンパレータの中から補正対象のコンパレータを設定する。制御する工程は、前記補正対象のコンパレータにおいて前記入力信号電圧が前記補正対象のコンパレータの参照電圧に対応する電位となるように制御する。変換する工程は、前記複数のコンパレータの比較結果をデジタル信号に変換する。生成する工程は、前記補正対象のコンパレータで生じるオフセット電圧を補正するための補正データを前記デジタル信号に基づいて生成する。出力する工程は、前記補正データを前記補正対象のコンパレータへ出力する。
【発明の効果】
【００１２】
開示の装置及び方法は、配線数を削減することができる、という効果を奏する。
【図面の簡単な説明】
【００１３】
【図１】実施例１に係るアナログデジタル変換装置であるＡＤＣの構成例を示す図である。
【図２】コンパレータＣ１乃至Ｃ１５の各々として使用されるコンパレータの構成例を示す図である。
【図３】オフセット補正部におけるオフセット電圧の補正量を、接続するスイッチの数に対して示したグラフである。
【図４】実施例１に係るアナログデジタル変換装置であるＡＤＣに含まれるデジタルアシスト回路の構成例を示す図である。
【図５】デジタルアシスト回路に含まれるコンパレータ出力決定部の構成例を示す図である。
【図６】実施例１に係るアナログデジタル変換装置であるＡＤＣにおいて、補正データによりオフセット電圧を補正可能な補正量範囲を示す図である。
【図７】実施例１に係るアナログデジタル変換装置であるＡＤＣのオフセット補正動作を示すフローチャートである。
【図８】Ｓ１０１の動作を示すフローチャートである。
【図９】(a),(b) は、Ｓ１０１の具体的な動作例を説明する図である。
【図１０】(a),(b) は、Ｓ１０１の動作において、コンパレータＣ１５に生じるオフセット電圧が徐々に補正されていく様子の一例を示す図である。
【図１１】実施例１に係るアナログデジタル変換装置であるＡＤＣの変形例に係るオフセット補正動作を示すフローチャートである。
【図１２】Ｓ２０１の動作を示すフローチャートである。
【図１３】(a),(b) は、Ｓ２０１の具体的な動作例を説明する図である。
【図１４】(a),(b) は、コンパレータに生じるオフセット電圧が１ＬＳＢ以上で且つ２ＬＳＢ未満に相当する電圧であった場合のＳ１０１の具体的な動作例を説明する図である。
【図１５】実施例２に係るアナログデジタル変換装置であるＡＤＣにおいて、補正データによりオフセット電圧を補正可能な補正量範囲を示す図である。
【図１６】実施例２に係るアナログデジタル変換装置であるＡＤＣに含まれるデジタルアシスト回路の構成例を示す図である。
【図１７】実施例２に係るアナログデジタル変換装置であるＡＤＣのオフセット補正動作を示すフローチャートである。
【図１８】(a),(b) は、実施例２に係るアナログデジタル変換装置であるＡＤＣのオフセット補正動作が図１４(b) に示した例において行われる場合を説明する図である。
【図１９】実施例２に係るアナログデジタル変換装置であるＡＤＣの変形例に係るオフセット補正動作を示すフローチャートである。
【図２０】コンパレータに生じるオフセット電圧が１ＬＳＢ以上で且つ２ＬＳＢ未満に相当する電圧であった場合のＳ２０１の具体的な動作例を説明する図である。
【図２１】(a) はＳ４０２の動作例を説明する図、(b) はＳ４０３の動作例を説明する図である。
【発明を実施するための形態】
【００１４】
以下、図面を参照しながら本発明の実施の形態を説明する。
[実施例１]
本発明の実施例１に係るアナログデジタル変換装置は、アナログ信号を４ビットのデジタル信号に変換する、並列比較方式のＡＤＣである。このＡＤＣは、通常動作としてのアナログデジタル変換動作の他に、複数のコンパレータの各々に対してオフセット電圧の補正を行う動作（オフセット補正動作）を行うことができる。
【００１５】
図１は、本実施例に係るＡＤＣの構成例を示す図である。
図１に示したように、本実施例に係るＡＤＣは、ラダー抵抗部１００、スイッチ部２００、コンパレータ部３００、エンコーダ４００、及びデジタルアシスト回路５００を含む。
【００１６】
ここで、ラダー抵抗部１００は電圧生成部の一例である。スイッチ部２００は切替部の一例である。エンコーダ４００は変換部の一例である。デジタルアシスト回路５００は補正データ生成部の一例である。
【００１７】
ラダー抵抗部１００は、抵抗値が同一の１５個の抵抗Ｒ１乃至Ｒ１５と、基準電源１１０とを含む。ラダー抵抗部１００は、直列に接続された抵抗Ｒ１乃至Ｒ１５を用いて基準電源１１０の電圧を分圧することにより、異なる１５個の参照電圧Ｖｒｅｆ＿ｌａｄ１乃至Ｖｒｅｆ＿ｌａｄ１５を生成する。なお、参照電圧Ｖｒｅｆ＿ｌａｄ１乃至Ｖｒｅｆ＿ｌａｄ１５は、参照電圧Ｖｒｅｆ＿ｌａｄ１からＶｒｅｆ＿ｌａｄ１５へ向かうに従って電位が高くなる。
【００１８】
スイッチ部２００は、スイッチ部２００からコンパレータ部３００に入力される信号を、アナログ入力信号（ＡＤＣ＿ｉｎ）、又は、ラダー抵抗部１００により生成された１５個の参照電圧の信号の何れか一つに切り替える。なお、スイッチ部２００は、このような切り替えを、デジタルアシスト回路５００から入力される切替制御信号に応じて行う。これにより、スイッチ部２００は、スイッチ部２００からコンパレータ部３００に入力される信号を、ラダー抵抗部１００により生成された１５個の参照電圧の何れか一つと同電位の電圧の信号に切り替えることができる。
【００１９】
コンパレータ部３００は、構成が同一の１５個のコンパレータＣ１乃至Ｃ１５を含む。ここで、コンパレータＣ１乃至Ｃ１５は、複数のコンパレータの一例である。コンパレータＣ１乃至Ｃ１５は、ラダー抵抗部１００から直接に入力される１５個の参照電圧の各々と、スイッチ部２００から入力される信号の電圧とを並列的に比較する。また、コンパレータＣ１乃至Ｃ１５の各々は、デジタルアシスト回路５００から入力される補正データに基づいて、コンパレータに生じるオフセット電圧を補正する。
【００２０】
エンコーダ４００は、コンパレータＣ１乃至Ｃ１５の比較結果、すなわち、それらの出力信号を、４ビットのデジタル信号に変換する。なお、本実施例でのエンコーダ４００は、ストレートバイナリのタイプであることが前提である。
【００２１】
デジタルアシスト回路５００は、スイッチ部２００に切替制御信号を出力し、スイッチ部２００の切り替えを制御する。具体的には、通常動作時には、アナログ入力信号がコンパレータ部３００に入力されるように、スイッチ部２００の切り替えを制御する。また、オフセット補正動作時には、ラダー抵抗部１００により生成された１５個の参照電圧の信号の何れか一つがコンパレータ部３００に入力されるように、スイッチ部２００の切り替えを制御する。また、デジタルアシスト回路５００は、オフセット補正動作時に、コンパレータＣ１乃至Ｃ１５の各々に対し、コンパレータで生じるオフセット電圧を補正するための補正データをエンコーダ４００の出力信号に基づいて生成し、記憶する。また、デジタルアシスト回路５００は、通常動作時及びオフセット補正動作時において、記憶されている、コンパレータＣ１乃至Ｃ１５の各々に係る補正データを、そのコンパレータＣ１乃至Ｃ１５へ出力する。
【００２２】
なお、本実施例に係るＡＤＣにおいて、補正データは３ビットのデータである。その３ビットのデータの最上位ビットは符号ビットとして使用され、それが「０」である場合には補正データの値（補正値）が正であることを示し、それが「１」である場合には補正データの値（補正値）が負であることを示す。
【００２３】
図２は、コンパレータＣ１乃至Ｃ１５の各々として使用されるコンパレータの構成例を示す図である。
コンパレータは、基本的な動作として、ラダー抵抗部１００から直接に入力される信号（図２では「ＶＩＭ」として示す）の電圧とスイッチ部２００から入力される信号（図２では「ＶＩＰ」として示す）の電圧とを比較する。そして、スイッチ部２００から入力される信号の方が電位が高ければ論理”Ｈ”（”１”）に対応する電圧を出力する。一方、スイッチ部２００から入力される信号の方が電位が低ければ論理”Ｌ”（”０”）に対応する電圧を出力する。
【００２４】
以下では、ラダー抵抗部１００から直接にコンパレータに入力される信号の電圧を参照電圧ともいい、スイッチ部２００からコンパレータに入力される信号の電圧を入力信号電圧ともいう。また、コンパレータの出力値が論理”Ｈ”（”１”）に対応する電圧であることを、コンパレータの出力値が「１」である、ともいう。また、コンパレータの出力値が論理”Ｌ”（”０”）に対応する電圧であることを、コンパレータの出力値が「０」である、ともいう。
【００２５】
図２に示したように、コンパレータは、データ変換部６００、オフセット補正部７００、８００、Ｐ型ＭＯＳトランジスタ６０１、６０２、Ｎ型ＭＯＳトランジスタ６０３、６０４、６０５、６０６、及びスイッチ６０７を含む。
【００２６】
Ｐ型ＭＯＳトランジスタ６０１のソースは高電位線ＡＶＤと接続し、ドレインはＮ型ＭＯＳトランジスタ６０３のドレインと接続し、ゲートはＮ型ＭＯＳトランジスタ６０４のドレインと接続している。なお、Ｐ型ＭＯＳトランジスタ６０１のドレインは出力信号ＯＭが出力される出力端子に接続している。但し、本実施例においては、その出力端子から出力信号ＯＭがコンパレータの外部へ出力しなくてもよい。
【００２７】
Ｎ型ＭＯＳトランジスタ６０３のソースはノードＤＭと接続し、ゲートはＮ型ＭＯＳトランジスタ６０４のドレインと接続している。Ｎ型ＭＯＳトランジスタ６０５のソースはスイッチ６０７の一方の電極と接続し、ゲートは入力信号ＶＩＰが伝搬する信号線と接続している。なお、入力信号ＶＩＰは、上述のとおり、スイッチ部２００から入力される信号である。
【００２８】
以上より、Ｐ型ＭＯＳトランジスタ６０１、Ｎ型ＭＯＳトランジスタ６０３、Ｎ型ＭＯＳトランジスタ６０５はソース及びドレインによって、スイッチ６０７と高電位線ＡＶＤ間に直列に接続しており、ノードＤＭを含む第１の電流経路を形成している。なお、第１の電流経路の電流は、Ｎ型ＭＯＳトランジスタによって入力信号ＶＩＰの電位に応じて、制御され、増減する。
【００２９】
Ｐ型ＭＯＳトランジスタ６０２のソースは高電位線ＡＶＤと接続し、ドレインはＮ型ＭＯＳトランジスタ６０４のドレインと接続し、ゲートはＮ型ＭＯＳトランジスタ６０３のドレインと接続している。なお、Ｐ型ＭＯＳトランジスタ６０２のドレインは出力信号ＯＰが出力される出力端子に接続している。ここで、出力信号ＯＰは、コンパレータの出力信号である。
【００３０】
Ｎ型ＭＯＳトランジスタ６０４のソースはノードＤＰと接続し、ゲートはＮ型ＭＯＳトランジスタ６０３のドレインと接続している。Ｎ型ＭＯＳトランジスタ６０６のソースはスイッチ６０７の一方の電極と接続し、ゲートは入力信号ＶＩＭが伝搬する信号線と接続している。なお、入力信号ＶＩＭは、上述のとおり、ラダー抵抗部１００から直接に入力される信号である。
【００３１】
以上より、Ｐ型ＭＯＳトランジスタ６０２、Ｎ型ＭＯＳトランジスタ６０４、Ｎ型ＭＯＳトランジスタ６０６はソース及びドレインによって、スイッチ６０７と高電位線ＡＶＤ間に直列に接続しており、ノードＤＰを含む第２の電流経路を形成している。なお、第２の電流経路の電流は、Ｎ型ＭＯＳトランジスタによって入力信号ＶＩＭの電位に応じて、制御され、増減する。
【００３２】
なお、スイッチ６０７はクロック信号Ａの電位に応じて、Ｎ型ＭＯＳトランジスタ６０５、６０６のソースとグランド線を接続又は切断するスイッチである。ここで、クロック信号Ａは、例えば本実施例に係るＡＤＣの外部から入力される信号である。本実施例に係るＡＤＣの動作は、このクロック信号Ａに同期して行われる。
【００３３】
以上より、第１の電流経路と、第２の電流経路に属するトランジスタと、スイッチ６０７は、出力端子ＯＭ、ＯＰが接続するノードの電位差を増幅し、電位が高かった方の電位を論理”Ｈ”にし、電位が低かった方の電位を論理”Ｌ”とする。従って、第１の電流経路と、第２の電流経路に属するトランジスタと、スイッチ６０７は、信号の増幅部を形成する。
【００３４】
データ変換部６００は、デジタルアシスト回路５００から３ビットの補正データが入力され、その補正データの下位２ビットを３ビットのデジタル信号に変換する。この変換では、補正データの下位２ビットが「００」である場合には「０００」という３ビットのデジタル信号に変換する。補正データの下位２ビットが「０１」である場合には「００１」という３ビットのデジタル信号に変換する。補正データの下位２ビットが「１０」である場合には「０１１」という３ビットのデジタル信号に変換する。補正データの下位２ビットが「１１」である場合には「１１１」という３ビットのデジタル信号に変換する。そして、変換された３ビットのデジタル信号を、補正データの最上位ビットの値に応じてオフセット補正部７００又は８００に出力する。すなわち、補正データの最上位ビットの値が「１」（補正値が負の値）である場合は、変換したデジタル信号をデジタル信号７０１としてオフセット補正部７００へ出力する。一方、補正データの最上位ビットの値が「０」（補正値が正の値）である場合は、変換したデジタル信号をデジタル信号８０１としてオフセット補正部８００へ出力する。但し、変換したデジタル信号をデジタル信号７０１としてオフセット補正部７００へ出力する際には、３ビットのデジタル信号「０００」をデジタル信号８０１としてオフセット補正部８００へ出力する。一方、変換したデジタル信号をデジタル信号８０１としてオフセット補正部８００へ出力する際には、３ビットのデジタル信号「０００」をデジタル信号７０１としてオフセット補正部７００へ出力する。
【００３５】
オフセット補正部７００は、データ変換部６００から入力されるデジタル信号７０１及びノードＤＭの電位に応じて、出力信号ＯＭが出力される出力端子を介して第１の電流経路からグランド線へのキャンセル電流を制御する回路である。
【００３６】
オフセット補正部７００は、ｎ個のスイッチ７１１、７１２・・・７１ｎと、ｎ個のＮ型ＭＯＳトランジスタ７２１、７２２・・・７２ｎと、ｎ個のスイッチ７３１、７３２・・・７３ｎと、スイッチ７０２、７０３とを含む。但し、本実施例では、ｎを３以上とする。
【００３７】
ｎ個のスイッチ７１１、７１２・・・７１ｎそれぞれは、一方の端で、出力信号ＯＭが出力される出力端子に接続し、他方の端で、Ｎ型ＭＯＳトランジスタ７２１、７２２・・・７２ｎのドレインそれぞれと接続する。Ｎ型ＭＯＳトランジスタ７２１、７２２・・・７２ｎのソースそれぞれは、スイッチ７３１、７３２・・・７３ｎの一方の端それぞれに接続し、ゲートはノードＤＭに接続する。スイッチ７３１、７３２・・・７３ｎの他方の端はグランド線と接続する。スイッチ７０３は出力信号ＯＭが出力される出力端子と高電位線ＡＶＤを接続又は切断する。スイッチ７０２はノードＤＭと高電位線ＡＶＤを接続又は切断する。なお、スイッチ７０２、７０３はクロック信号／Ａの電位に応じて接続又は切断を実行する。従って、増幅動作開始前は出力信号ＯＭが出力される出力端子とノードＤＭは高電位線ＡＶＤと等しい電位である。また、増幅動作開始する時に出力信号ＯＭが出力される出力端子とノードＤＭは高電位線ＡＶＤから切り離される。
【００３８】
スイッチ７３１、７３２・・・７３ｎはクロック信号Ａの電位に応じて接続又は切断を実行する。なお、クロック信号Ａとクロック信号／Ａとは論理状態が逆の信号である。
ｎ個のスイッチ７１１、７１２・・・７１ｎは、データ変換部６００から出力される、複数ビットのデジタル信号からなるコード信号を受けると、ｎ個の内、そのデジタル信号で表された２進数に応じた数のスイッチは接続状態となり、その他のスイッチは切断状態を保持する。これにより、デジタル信号が「０００」の場合は、全てのスイッチが切断状態となる。デジタル信号が「００１」の場合は、１個のスイッチが接続状態となる。デジタル信号が「０１１」の場合は、２個のスイッチが接続状態となる。デジタル信号が「１１１」の場合は、３個のスイッチが接続状態となる。
【００３９】
従って、オフセット補正部７００は、ノードＤＭとＮ型トランジスタ６０３を介して接続する出力信号ＯＭが出力される出力端子、ノードＤＰとＮ型ＭＯＳトランジスタ６０４を介して接続する出力信号ＯＰが出力される出力端子間の電圧を増幅する際に、接続状態となっているＮ型ＭＯＳトランジスタ７２１、７２２・・・７２ｎと、スイッチ７１１、７１２・・・７１ｎを介して、出力信号ＯＭが出力される出力端子にキャンセル電流を流す。キャンセル電流とはコンパレータのオフセット電圧を補正するための電流である。電圧の増幅後、ノードＤＭの電位がほぼグランドレベルとなるので、Ｎ型ＭＯＳトランジスタ７２１、７２２・・・７２ｎはオフし、キャンセル電流の注入を遮断する。
【００４０】
オフセット補正部８００は、データ変換部６００から入力されるデジタル信号８０１及びノードＤＰの電位に応じて、出力信号ＯＰが出力される出力端子を介して第２の電流経路からグランド線へのキャンセル電流を制御する回路である。
【００４１】
オフセット補正部８００は、ｎ個のスイッチ８１１、８１２・・・８１ｎと、ｎ個のＮ型ＭＯＳトランジスタ８２１、８２２・・・８２ｎと、ｎ個のスイッチ８３１、８３２・・・８３ｎと、スイッチ８０２、８０３とを含む。但し、本実施例では、上述のとおり、ｎを３以上とする。
【００４２】
ｎ個のスイッチ８１１、８１２・・・８１ｎそれぞれは、一方の端で、出力信号ＯＰが出力される出力端子に接続し、他方の端で、Ｎ型ＭＯＳトランジスタ８２１、８２２・・・８２ｎのドレインそれぞれと接続する。Ｎ型ＭＯＳトランジスタ８２１、８２２・・・８２ｎのソースそれぞれは、スイッチ８３１、８３２・・・８３ｎの一方の端それぞれに接続し、ゲートはノードＤＰに接続する。スイッチ８３１、８３２・・・８３ｎの他方の端はグランド線と接続する。スイッチ８０３は出力信号ＯＰが出力される出力端子と高電位線ＡＶＤを接続又は切断する。スイッチ８０２はノードＤＰと高電位線ＡＶＤを接続又は切断する。なお、スイッチ８０２、８０３はクロック信号／Ａの電位に応じて接続又は切断を実行する。従って、増幅動作開始前は出力信号ＯＰが出力される出力端子とノードＤＰは高電位線ＡＶＤと等しい電位である。また、増幅動作開始する時に出力信号ＯＰが出力される出力端子とノードＤＰは高電位線ＡＶＤから切り離される。
【００４３】
スイッチ８３１、８３２・・・８３ｎはクロック信号Ａの電位に応じて接続又は切断を実行する。なお、クロック信号Ａとクロック信号／Ａとは論理状態が逆の信号である。
ｎ個のスイッチ８１１、８１２・・・８１ｎは、データ変換部６００から出力される、複数ビットのデジタル信号からなるコード信号を受けると、ｎ個の内、そのデジタル信号で表された２進数に応じた数のスイッチは接続状態となり、その他のスイッチは切断状態を保持する。これにより、デジタル信号が「０００」の場合は、全てのスイッチが切断状態となる。デジタル信号が「００１」の場合は、１個のスイッチが接続状態となる。デジタル信号が「０１１」の場合は、２個のスイッチが接続状態となる。デジタル信号が「１１１」の場合は、３個のスイッチが接続状態となる。
【００４４】
従って、オフセット補正部８００も、オフセット補正部７００と同様に、増幅動作開始する時に出力信号ＯＰが出力される出力端子にキャンセル電流を流し、電圧の増幅後は、キャンセル電流の注入を遮断する。
【００４５】
図３は、オフセット補正部７００、８００におけるオフセット電圧の補正量を、接続するスイッチの数に対して示したグラフである。
図３に示したグラフにおいて、横軸の正方向は、オフセット補正部８００のｎ個のスイッチ８１１、８１２・・・８１ｎにおいて接続するスイッチの数を示す。また、横軸の負方向は、オフセット補正部７００のｎ個のスイッチ７１１、７１２・・・７１ｎにおいて接続するスイッチの数を示す。
【００４６】
スイッチによって、接続されるＮ型ＭＯＳトランジスタのサイズは、例えば、Ｗ＝０．５μｍ、Ｌ＝０．０６μｍである。
縦軸は、接続するスイッチの数に対する、出力信号ＯＭの電位変化をオフセット電圧の補正量（ｍＶ）として表している。
【００４７】
すなわち、オフセット補正部７００のｎ個のスイッチ７１１、７１２・・・７１ｎにおいて接続するスイッチを一つ接続する度に、出力信号ＯＭの電位は、当初の出力信号ＯＭの電位に比較して、１００ｍＶ低下する。また、オフセット補正部８００のｎ個のスイッチ８１１、８１２・・・８１ｎにおいて接続するスイッチを一つ接続する度に、出力信号ＯＭの電位は、相対的に出力信号ＯＰの電位に比較して、１００ｍＶ増加する。
【００４８】
なお、上記のように出力信号ＯＭの電位が、スイッチの開閉に応じて変動するのは以下の理由による。まず、オフセット補正部７００のｎ個のスイッチ７１１、７１２・・・７１ｎにおいて、スイッチが一つ接続するとＰ型ＭＯＳトランジスタ６０１に流れる電流が一定量増加する。その結果、Ｐ型ＭＯＳトランジスタ６０１のオン抵抗による、ドレイン側の電圧降下量が一定量増加する。そこで、上記ドレイン側には出力信号ＯＭが伝搬する信号線が接続しているので、スイッチが一つ接続する毎に出力信号ＯＭが伝搬する信号線に接続するＮ型ＭＯＳトランジスタのサイズを、例えば、Ｗ＝０．５μｍ、Ｌ＝０．０６μｍとした場合に、シミュレーションにより電圧降下量を求めると、出力信号ＯＭの電位は、１００ｍＶ低下することがわかった。
【００４９】
同様に考えると、オフセット補正部８００のｎ個のスイッチ８１１、８１２・・・８１ｎにおいて、スイッチが一つ接続するとＰ型ＭＯＳトランジスタ６０２に流れる電流が一定量増加する。その結果、Ｐ型ＭＯＳトランジスタ６０２のオン抵抗による、ドレイン側の電圧降下量が一定量増加する。その結果、そこで、上記ドレイン側には出力信号ＯＰが伝搬する信号線が接続しているので、スイッチが一つ接続する毎に出力信号ＯＭが伝搬する信号線に接続するＮ型ＭＯＳトランジスタのサイズを、例えば、Ｗ＝０．５μｍ、Ｌ＝０．０６μｍとした場合に、シミュレーションにより電圧降下量を求めると、出力信号ＯＰの電位は、１００ｍＶ低下することがわかった。その結果、相対的に、出力信号ＯＰの電位に対する出力信号ＯＭの電位は増加する。
【００５０】
このような構成を有するコンパレータにおいて、オフセット電圧を補正するとは、入力信号ＶＩＰとＶＩＭが同電位にされたときに、補正データにより、出力信号ＯＭとＯＰが略同電位になるように制御することをいう。すなわち、そのようになるように、オフセット補正部７００のｎ個のスイッチ７１１、７１２・・・７１ｎ、又は、オフセット補正部８００のｎ個のスイッチ８１１、８１２・・・８１ｎの中で、接続するスイッチの数を制御することをいう。
【００５１】
図４は、デジタルアシスト回路５００の構成例を示す図である。図５は、デジタルアシスト回路５００に含まれるコンパレータ出力決定部の構成例を示す図である。
図４に示したように、デジタルアシスト回路５００は、制御部５１０、取込部５２０、コンパレータ出力決定部５３０、補正データ更新部５４０、補正データ保持部５５０を含む。
【００５２】
ここで、制御部５１０は制御部の一例である。コンパレータ出力決定部５３０は決定部の一例である。補正データ更新部５４０は更新部の一例である。補正データ保持部５５０は記憶部の一例である。
【００５３】
制御部５１０は、デジタルアシスト回路５００の全体動作を制御すると共に、スイッチ部２００を制御する。なお、スイッチ部２００の制御は、スイッチ部２００へ切替制御信号を出力することにより行う。また、制御部５１０は、本実施例に係るＡＤＣが備える図示しない上位の制御部から補正開始信号が入力されると、１５個のコンパレータＣ１乃至Ｃ１５の各々に対してオフセット電圧を補正するための制御動作を行う。なお、この動作中において、制御部５１０は、補正データ更新部５４０から変化通知信号が入力されると補正対象のコンパレータを変更する。そして、その制御動作が終了すると、上位の制御部へ補正終了信号を出力する。
【００５４】
取込部５２０は、デジタルアシスト回路５００の動作クロックに同期してエンコーダ４００の出力信号を取り込み、それをコンパレータ出力決定部５３０へ出力する。
コンパレータ出力決定部５３０は、図５に示したように、基準値選択部５３１、比較部５３２、及び決定値出力部５３３を含む。
【００５５】
基準値選択部５３１は、制御部５１０から入力される補正対象コンパレータ識別番号に応じて、対応する基準値を出力する。なお、補正対象コンパレータ識別番号は、補正対象のコンパレータの識別番号である。具体的には、基準値選択部５３１は、補正対象コンパレータ識別番号が「Ｃ１５」の場合には基準値として「１５」を出力する。補正対象コンパレータ識別番号が「Ｃ１４」の場合には基準値として「１４」を出力する。補正対象コンパレータ識別番号が「Ｃ１３」の場合には基準値として「１３」を出力する。補正対象コンパレータ識別番号が「Ｃ１２」の場合には基準値として「１２」を出力する。補正対象コンパレータ識別番号が「Ｃ１１」の場合には基準値として「１１」を出力する。補正対象コンパレータ識別番号が「Ｃ１０」の場合には基準値として「１０」を出力する。補正対象コンパレータ識別番号が「Ｃ９」の場合には基準値として「９」を出力する。補正対象コンパレータ識別番号が「Ｃ８」の場合には基準値として「８」を出力する。補正対象コンパレータ識別番号が「Ｃ７」の場合には基準値として「７」を出力する。補正対象コンパレータ識別番号が「Ｃ６」の場合には基準値として「６」を出力する。補正対象コンパレータ識別番号が「Ｃ５」の場合には基準値として「５」を出力する。補正対象コンパレータ識別番号が「Ｃ４」の場合には基準値として「４」を出力する。補正対象コンパレータ識別番号が「Ｃ３」の場合には基準値として「３」を出力する。補正対象コンパレータ識別番号が「Ｃ２」の場合には基準値として「２」を出力する。補正対象コンパレータ識別番号が「Ｃ１」の場合には基準値として「１」を出力する。
【００５６】
比較部５３２は、取込部５２０により取り込まれたエンコーダ４００の出力信号の値が、基準値選択部５３１から入力される基準値未満であるか否かを比較し、その比較結果を決定値出力部５３３へ出力する。
【００５７】
決定値出力部５３３は、比較部５３２の比較結果から、エンコーダ４００の出力信号の値が基準値未満である場合には「０」を出力し、そうでない場合には「１」を出力する。なお、決定値出力部５３３の出力値は、補正対象のコンパレータの比較結果（出力値）として決定された値である。
【００５８】
図４において、補正データ更新部５４０は、制御部５１０から入力される補正対象コンパレータ識別番号のコンパレータに係る補正データを、補正データ保持部５５０の補正データ保持レジスタ５５１から読み出す。そして、読み出した補正データと決定値出力部５３３の出力値とに基づいて、補正対象コンパレータ識別番号のコンパレータに係る最新の補正データを、次のようにして生成する。すなわち、補正データ更新部５４０は、決定値出力部５３３の出力値が「０」である場合には、補正データ保持レジスタ５５１から読み出した補正データの値から１を減算した値を、最新の補正データとして生成する。一方、決定値出力部５３３の出力値が「１」である場合には、補正データ保持レジスタ５５１から読み出した補正データの値に１を加算した値を、最新の補正データとして生成する。このようにして最新の補正データを生成すると、補正データ更新部５４０は、補正データ保持レジスタ５５１に格納されている、補正対象コンパレータ識別番号のコンパレータに係る補正データを、その生成した最新の補正データに更新する。
【００５９】
また、補正データ更新部５４０は、補正対象コンパレータ識別番号のコンパレータに対するオフセット電圧の補正動作中において最初に得られたコンパレータ出力決定部５３０（決定値出力部５３３）の出力値を保持する。そして、その補正動作中においてその後に得られるコンパレータ出力決定部５３０の出力値との比較を行い、最初に得られた出力値に対して、その後に得られる出力値が変化したか否かを判定する。その判定の結果、その後に得られる出力値が変化したと判定したときは、変化通知信号を制御部５１０へ出力する。なお、制御部５１０は、変化通知信号が入力されると、上述のとおり、補正対象のコンパレータを変更する。
【００６０】
補正データ保持部５５０は、補正データ保持レジスタ５５１を含む。補正データ保持レジスタ５５１は、コンパレータＣ１乃至Ｃ１５の各々に係る補正データを格納する。また、補正データ保持部５５０は、通常動作時及びオフセット補正動作時において、補正データ保持レジスタ５５１に格納されている、コンパレータＣ１乃至Ｃ１５の各々に係る補正データを、そのコンパレータＣ１乃至Ｃ１５へ出力する。なお、補正データ保持部５５０とコンパレータＣ１乃至Ｃ１５との間の各信号線では、補正データである３ビットのデータがパラレルに転送される。
【００６１】
次に、本実施例に係るＡＤＣの動作を説明する。
本実施例に係るＡＤＣは、上述のとおり、通常動作としてのアナログデジタル変換動作の他に、オフセット補正動作を行うことができる。そこで、ここでは、本実施例に係るＡＤＣの動作として、そのオフセット補正動作を説明する。
【００６２】
但し、本実施例に係るＡＤＣでは、コンパレータＣ１乃至Ｃ１５の各々で生じるオフセット電圧の値が、エンコーダ４００の出力であるデジタル信号の１ＬＳＢ（Least Significant Bit）に相当する電圧値未満であるとする。以下では、その１ＬＳＢに相当する電圧値を、単に、１ＬＳＢ相当の電圧値という。
また、本実施例に係るＡＤＣでは、補正データによりオフセット電圧を補正可能な補正量範囲を、±１ＬＳＢ相当の電圧値の範囲とする。
【００６３】
図６は、その補正量範囲を示す図である。
図６に示したように、本実施例に係るＡＤＣでは、正側と負側にそれぞれ３段階の補正が可能であり、全体として７段階の補正が可能である。
【００６４】
図６において、オフセット補正動作開始時の補正値「０」を示す補正データ「０００」による補正量と、補正値の最大値「＋３」を示す補正データ「０１１」による補正量との間の範囲が、正側の補正量範囲となる。また、オフセット補正動作開始時の補正値「０」を示す補正データ「０００」による補正量と、補正値の最小値「−３」を示す補正データ「１１１」による補正量との間の範囲が、負側の補正量範囲となる。そして、正側と負側の補正量範囲を合わせた範囲が±１ＬＳＢ相当の電圧値の範囲となる。なお、図６において、ΔＶは、補正値が１変化したときの補正量の変化量である。
【００６５】
図７は、オフセット補正動作を示すフローチャートである。
図７に示したように、このオフセット補正動作は、本実施例に係るＡＤＣが備える図示しない上位の制御部からデジタルアシスト回路５００の制御部５１０に補正開始信号が入力されることによって開始する。
【００６６】
オフセット補正動作が開始すると、まず、補正データ保持部５５０は、補正データ保持レジスタ５５１に格納されている、コンパレータＣ１乃至Ｃ１５の各々に係る補正データをクリアする。これにより、補正データ保持レジスタ５５１には、コンパレータＣ１乃至Ｃ１５の各々に係る補正データとして「０００」の３ビットのデータが格納されると共に、その補正データが補正データ保持部５５０からコンパレータＣ１乃至Ｃ１５へ出力される。
【００６７】
次に、コンパレータＣ１５からＣ１の順番で、コンパレータＣ１乃至Ｃ１５の各々に対し、オフセット電圧を補正する動作を行う（Ｓ１０１乃至Ｓ１１５）。なお、Ｓ１０１乃至Ｓ１１５の各々では、補正対象のコンパレータにおいて、ラダー抵抗部１００からスイッチ部２００を介して入力される参照電圧がラダー抵抗部１００から直接に入力される参照電圧と同電位となるようにスイッチ部２００の切り替えが制御される。
【００６８】
Ｓ１０１乃至Ｓ１１５が終了すると、制御部５１０は、スイッチ部２００からコンパレータ部３００に入力される信号がアナログ入力信号（ＡＤＣ＿ｉｎ）になるようにスイッチ部２００の切り替えを制御すると共に、補正終了信号を上位の制御部へ出力する。
【００６９】
そして、制御部５１０から上位の制御部に補正終了信号が入力されると、本実施例に係るＡＤＣは、通常動作に移行する。
このようにして行われるオフセット補正動作において、上述のＳ１０１乃至Ｓ１１５の各々では、基本的に同様の動作が行われる。そこで、ここでは、代表してＳ１０１の動作のみを詳細に説明し、その他のＳ１０２乃至Ｓ１１５の動作については、その説明を省略する。
【００７０】
図８は、Ｓ１０１の動作を示すフローチャートである。
図８に示したように、本動作では、まず、制御部５１０は、補正対象コンパレータ識別番号を「Ｃ１５」に設定する（Ｓ１２１）。これにより、補正対象のコンパレータがコンパレータＣ１５に設定される。
【００７１】
次に、制御部５１０は、ラダー抵抗部１００からスイッチ部２００を介してコンパレータＣ１５に入力される参照電圧が、ラダー抵抗部１００から直接にコンパレータＣ１５に入力される参照電圧と同電位になるように、スイッチ部２００の切り替えを制御する（Ｓ１２２）。これにより、コンパレータＣ１５では、ラダー抵抗部１００から直接に入力される参照電圧Ｖｒｅｆ＿ｌａｄ１５と、ラダー抵抗部１００からスイッチ部２００を介して入力される参照電圧Ｖｒｅｆ＿ｌａｄ１５とが比較される。また、コンパレータ部３００では、ラダー抵抗部１００から直接に入力される参照電圧Ｖｒｅｆ＿ｌａｄ１乃至Ｖｒｅｆ＿ｌａｄ１５の各々と、スイッチ部２００を介して入力される参照電圧Ｖｒｅｆ＿ｌａｄ１５とが並列的に比較される。そして、コンパレータ部３００の比較結果、すなわち、コンパレータＣ１乃至Ｃ１５の比較結果が、エンコーダ４００により４ビットのデジタル信号に変換される。
【００７２】
次に、取込部５２０が、デジタルアシスト回路５００の動作クロックに同期して、エンコーダ４００の出力信号（出力値）を取り込み、それをコンパレータ出力決定部５３０（比較部５３２）へ出力する（Ｓ１２３）。
【００７３】
次に、コンパレータ出力決定部５３０において、基準値選択部５３１は、制御部５１０から入力される補正対象コンパレータ識別番号「Ｃ１５」に応じて基準値「１５」を選択し、それを比較部５３２へ出力する。比較部５３２は、取込部５２０から入力されるエンコーダ４００の出力信号の値が、比較部５３２から入力される基準値「１５」未満であるか否かを比較する（Ｓ１２４）。そして、その比較結果を決定値出力部５３３へ出力する。
【００７４】
決定値出力部５３３は、比較部５３２の比較結果から、エンコーダ４００の出力信号の値が基準値未満である場合には（Ｓ１２４がＹｅｓ）、コンパレータＣ１５の出力値として決定された値「０」を出力する（Ｓ１２５）。一方、そうでない場合には（Ｓ１２４がＮｏ）、コンパレータＣ１５の出力値として決定された値「１」を出力する（Ｓ１２９）。
【００７５】
Ｓ１２５の後、補正データ更新部５４０は、この時の決定値出力部５３３の出力値「０」と、Ｓ１０１の動作を開始してから最初に得られた決定値出力部５３３の出力値とを比較する（Ｓ１２６）。但し、この時の決定値出力部５３３の出力値「０」が、Ｓ１０１の動作を開始してから最初に得られた決定値出力部５３３の出力値である場合には、Ｓ１２６の比較を行わない。その代わりに、補正データ更新部５４０は、この時の決定値出力部５３３の出力値「０」を、Ｓ１０１の動作を開始してから最初に得られた決定値出力部５３３の出力値として保持する。
【００７６】
Ｓ１２６の判定において、その判定結果がＹｅｓの場合、補正データ更新部５４０は、制御部５１０へ変化通知信号を出力する。この変化通知信号が制御部５１０に入力されると、Ｓ１０１の動作が終了し、Ｓ１０２の動作へ移行する。
【００７７】
一方、Ｓ１２６の判定結果がＮｏの場合、補正データ更新部５４０は、制御部５１０から入力される補正対象コンパレータ識別番号「Ｃ１５」のコンパレータに係る補正データを、補正データ保持レジスタ５５１から読み出す。そして、読み出した補正データの値から１を減算した値を、最新の補正データとして生成する（Ｓ１２７）。また、補正データ更新部５４０は、補正データ保持レジスタ５５１に格納されている、補正対象コンパレータ識別番号「Ｃ１５」のコンパレータに係る補正データを、Ｓ１２７で生成した最新の補正データに更新する（Ｓ１２８）。これにより、次の更新が行われるまでは、その最新の補正データが、コンパレータＣ１５に係る補正データとしてコンパレータＣ１５へ出力される。
【００７８】
一方、Ｓ１２９の後、補正データ更新部５４０は、この時の決定値出力部５３３の出力値「１」と、Ｓ１０１の動作を開始してから最初に得られた決定値出力部５３３の出力値とを比較する（Ｓ１３０）。但し、この時の決定値出力部５３３の出力値「１」が、Ｓ１０１の動作を開始してから最初に得られた決定値出力部５３３の出力値である場合には、Ｓ１３０の比較を行わない。その代わりに、補正データ更新部５４０は、この時の決定値出力部５３３の出力値「１」を、Ｓ１０１の動作を開始してから最初に得られた決定値出力部５３３の出力値として保持する。
【００７９】
Ｓ１３０の判定において、その判定結果がＹｅｓの場合、補正データ更新部５４０は、制御部５１０へ変化通知信号を出力する。この変化通知信号が制御部５１０に入力されると、Ｓ１０１の動作が終了し、Ｓ１０２の動作へ移行する。
【００８０】
一方、Ｓ１３０の判定結果がＮｏの場合、補正データ更新部５４０は、制御部５１０から入力される補正対象コンパレータ識別番号「Ｃ１５」のコンパレータに係る補正データを、補正データ保持レジスタ５５１から読み出す。そして、読み出した補正データの値に１を加算した値を、最新の補正データとして生成する（Ｓ１３１）。また、補正データ更新部５４０は、補正データ保持レジスタ５５１に格納されている、補正対象コンパレータ識別番号「Ｃ１５」のコンパレータに係る補正データを、Ｓ１３１で生成した最新の補正データに更新する（Ｓ１３２）。これにより、次の更新が行われるまでは、その最新の補正データが、コンパレータＣ１５に係る補正データとしてコンパレータＣ１５へ出力される。
【００８１】
Ｓ１２８又はＳ１３２の後は、Ｓ１２３へ戻り、以降は、決定値出力部５３３の出力値が変化するまで、上述の動作が繰り返される。すなわち、決定値出力部５３３の出力値がはじめ「０」であったときは、以降、その出力値が「１」になるまで（Ｓ１３０がＹｅｓになるまで）上述の動作が繰り返される。または、決定値出力部５３３の出力値がはじめ「１」であったときは、以降、その出力値が「０」になるまで（Ｓ１２６がＹｅｓになるまで）上述の動作が繰り返される。
このようなＳ１０１の動作により、コンパレータＣ１５で生じるオフセット電圧が補正される。
【００８２】
図９(a),(b) は、Ｓ１０１の具体的な動作例を説明する図である。
図９(a) は、コンパレータＣ１５において入力信号電圧が参照電圧と同電位とされるようにスイッチ部２００が切り替えられたときに、参照電圧よりも入力信号電圧の方が電位が低くなるようなオフセット電圧Ｖｏｓ１５が生じている場合の例を示す図である。図９(b) は、コンパレータＣ１５において入力信号電圧が参照電圧と同電位とされるようにスイッチ部２００が切り替えられたときに、参照電圧よりも入力信号電圧の方が電位が高くなるようなオフセット電圧Ｖｏｓ１５が生じている場合の例を示す図である。
【００８３】
ここで、入力信号電圧は、ラダー抵抗部１００からスイッチ部２００を介してコンパレータＣ１５に入力される参照電圧Ｖｒｅｆ＿ｌａｄ１５であり、図９(a),(b) では、そのままＶｒｅｆ＿ｌａｄ１５として示している。また、参照電圧は、ラダー抵抗部１００から直接にコンパレータＣ１５に入力される参照電圧Ｖｒｅｆ＿ｌａｄ１５であり、図９(a),(b) では、単にＶｒｅｆ１５として示している。また、図９(a),(b) では、ラダー抵抗部１００から直接にコンパレータ部３００に入力される他の参照電圧Ｖｒｅｆ＿ｌａｄ１乃至Ｖｒｅｆ＿ｌａｄ１４を、単にＶｒｅｆ１乃至Ｖｒｅｆ１４として示している。
【００８４】
なお、上述のとおり、コンパレータに生じるオフセット電圧を補正するとは、入力信号ＶＩＰとＶＩＭが同電位にされたときに、補正データにより、出力信号ＯＭとＯＰが略同電位になるように制御することをいう。しかしながら、ここでは、説明の便宜のために、そのように制御することを、参照電圧が入力信号電圧と略同電位になるように制御することとして、模式的に示している。
【００８５】
図９(a) に示した例では、コンパレータＣ１５において、参照電圧Ｖｒｅｆ１５よりも入力信号電圧Ｖｒｅｆ＿ｌａｄ１５の方が電位が低くなるので、コンパレータＣ１５の出力値は「０」となる。一方、その他のコンパレータＣ１乃至Ｃ１４の各々においては、参照電圧Ｖｒｅｆ１乃至Ｖｒｅｆ１４の各々よりも入力信号電圧Ｖｒｅｆ＿ｌａｄ１５の方が電位が高くなるので、出力値は「１」となる。その結果、エンコーダ４００の出力値は「１４」となる。
【００８６】
そうすると、コンパレータ出力決定部５３０では、そのエンコーダ４００の出力値「１４」と、補正対象コンパレータ識別番号「Ｃ１５」に対応する基準値「１５」とが比較される。この場合には、エンコーダ４００の出力値「１４」が基準値「１５」未満となることから、コンパレータ出力決定部５３０の出力値は「０」となる。その結果、補正データ更新部５４０では、補正データ保持レジスタ５５１から読み出されたコンパレータＣ１５に係る補正データの値から１が減算された値が、最新の補正データとして生成される。そして、補正データ保持レジスタ５５１に格納されているコンパレータＣ１５に係る補正データが、その最新の補正データに更新される。
【００８７】
このような動作が、コンパレータ出力決定部５３０の出力値が変化するまで、すなわち、その出力値が「１」になるまで繰り返されることにより、コンパレータＣ１５に対するオフセット電圧の補正が行われる。
【００８８】
なお、コンパレータ出力決定部５３０の出力値が変化するとは、参照電圧と入力信号電圧において電位の大小関係が反転することを意味する。このように電位の大小関係が反転したときには、参照電圧が入力信号電圧と略同電位になったといえることから、コンパレータＣ１５に対する補正を終了する。
【００８９】
一方、図９(b) に示した例では、コンパレータＣ１５において、参照電圧Ｖｒｅｆ１５よりも入力信号電圧Ｖｒｅｆ＿ｌａｄ１５の方が電位が高くなるので、コンパレータＣ１５の出力は「１」となる。また、その他のコンパレータＣ１乃至Ｃ１４の各々においても、参照電圧Ｖｒｅｆ１乃至Ｖｒｅｆ１４の各々よりも入力信号電圧Ｖｒｅｆ＿ｌａｄ１５の方が電位が高くなるので、出力値は「１」となる。その結果、エンコーダ４００の出力値は「１５」となる。
【００９０】
そうすると、コンパレータ出力決定部５３０では、そのエンコーダ４００の出力値「１５」と、補正対象コンパレータ識別番号「Ｃ１５」に対応する基準値「１５」とが比較される。この場合には、エンコーダ４００の出力値「１５」が基準値「１５」未満とならないことから、コンパレータ出力決定部５３０の出力値は「１」となる。その結果、補正データ更新部５４０では、補正データ保持レジスタ５５１から読み出されたコンパレータＣ１５に係る補正データの値に１が加算された値が、最新の補正データとして生成される。そして、補正データ保持レジスタ５５１に格納されているコンパレータＣ１５に係る補正データが、その最新の補正データに更新される。
【００９１】
このような動作が、コンパレータ出力決定部５３０の出力値が変化するまで、すなわち、その出力値が「０」になるまで繰り返されることにより、コンパレータＣ１５に対するオフセット電圧の補正が行われる。
【００９２】
図１０(a),(b) は、Ｓ１０１の動作において、コンパレータＣ１５に生じるオフセット電圧が徐々に補正されていく様子の一例を示す図である。
図１０(a) は、図９(a) に示したような例における補正の様子の一例を示す図である。また、図１０(b) は、図９(b) に示したような例における補正の様子の一例を示す図である。
【００９３】
図１０(a) に示した例は、Ｓ１０１の動作において、はじめ、参照電圧よりも入力信号電圧の方が電位が低くなるようなオフセット電圧Ｖｏｓ１５が生じていた場合の例である。なお、このときの参照電圧は、図１０(a) のＶｒｅｆ１５＿１である。また、入力信号電圧は、図１０(a) のＶｒｅｆ＿ｌａｄ１５である。この場合は、図８に示した１回目のＳ１２３乃至Ｓ１３２の動作において、コンパレータ出力決定部５３０の出力値が「０」となる。そのため、補正データ保持レジスタ５５１に格納されているコンパレータＣ１５に係る補正データは「０００」から「１０１」に更新され、コンパレータＣ１５へ出力される。これにより、コンパレータＣ１５で生じるオフセット電圧は、Ｖｏｓ１５−ΔＶとなる。なお、このときの参照電圧は、図１０(a) のＶｒｅｆ１５＿２である。この時点でも、参照電圧よりも入力信号電圧の方が電位が低くなっていることから、図８に示した２回目のＳ１２３乃至Ｓ１３２の動作においても、コンパレータ出力決定部５３０の出力値が「０」となる。そのため、補正データ保持レジスタ５５１に格納されているコンパレータＣ１５に係る補正データは「１０１」から「１１０」に更に更新され、コンパレータＣ１５へ出力される。これにより、コンパレータＣ１５で生じるオフセット電圧は、Ｖｏｓ１５−２ΔＶとなる。なお、このときの参照電圧は、図１０(a) のＶｒｅｆ１５＿３である。この時点では、参照電圧よりも入力信号電圧の方が電位が高くなっているので、図８に示した３回目のＳ１２３乃至Ｓ１３２の動作においては、コンパレータ出力決定部５３０の出力値が「１」となる。従って、コンパレータ出力決定部５３０の出力値がはじめの「０」から「１」に変化したことになるので、この時点でＳ１０１の動作が終了する。すなわち、コンパレータＣ１５に対するオフセット電圧の補正動作が終了する。
【００９４】
一方、図１０(b) に示した例は、Ｓ１０１の動作において、はじめ、参照電圧よりも入力信号電圧の方が電位が高くなるようなオフセット電圧Ｖｏｓ１５が生じていた場合の例である。なお、このときの参照電圧は、図１０(b) のＶｒｅｆ１５＿１である。また、入力信号電圧は、図１０(b) のＶｒｅｆ＿ｌａｄ１５である。この場合は、図８に示した１回目のＳ１２３乃至Ｓ１３２の動作において、コンパレータ出力決定部５３０の出力値が「１」となる。そのため、補正データ保持レジスタ５５１に格納されているコンパレータＣ１５に係る補正データは「０００」から「００１」に更新され、コンパレータＣ１５へ出力される。これにより、コンパレータＣ１５で生じるオフセット電圧は、Ｖｏｓ１５−ΔＶとなる。なお、このときの参照電圧は、図１０(b) のＶｒｅｆ１５＿２である。この時点でも、参照電圧よりも入力信号電圧の方が電位が高くなっていることから、図８に示した２回目のＳ１２３乃至Ｓ１３２の動作においても、コンパレータ出力決定部５３０の出力値が「１」となる。そのため、補正データ保持レジスタ５５１に格納されているコンパレータＣ１５に係る補正データは「００１」から「０１０」に更に更新され、コンパレータＣ１５へ出力される。これにより、コンパレータＣ１５で生じるオフセット電圧は、Ｖｏｓ１５−２ΔＶとなる。なお、このときの参照電圧は、図１０(b) のＶｒｅｆ１５＿３である。この時点でも、参照電圧よりも入力信号電圧の方が電位が高くなっていることから、図８に示した３回目のＳ１２３乃至Ｓ１３２の動作においても、コンパレータ出力決定部５３０の出力値が「１」となる。そのため、補正データ保持レジスタ５５１に格納されているコンパレータＣ１５に係る補正データは「０１０」から「０１１」に更に更新され、コンパレータＣ１５へ出力される。これにより、コンパレータＣ１５で生じるオフセット電圧は、Ｖｏｓ１５−３ΔＶとなる。なお、このときの参照電圧は、図１０(b) のＶｒｅｆ１５＿４である。この時点では、参照電圧よりも入力信号電圧の方が電位が低くなっているので、図８に示した４回目のＳ１２３乃至Ｓ１３２の動作においては、コンパレータ出力決定部５３０の出力値が「０」となる。従って、コンパレータ出力決定部５３０の出力値がはじめの「１」から「０」に変化したことになるので、この時点でＳ１０１の動作が終了する。すなわち、コンパレータＣ１５に対するオフセット電圧の補正動作が終了する。
【００９５】
このような動作が、以降のＳ１０２乃至Ｓ１１５の各々においても、同様にして行われ、コンパレータＣ１乃至Ｃ１４の各々に対するオフセット電圧の補正が行われる。
以上のように、本実施例に係るＡＤＣによれば、コンパレータＣ１乃至Ｃ１５の各々に対してオフセット電圧を補正する動作を、エンコーダ４００の出力信号に基づいて行うことができる。また、そのオフセット補正動作では、エンコーダ４００の出力信号に基づいてコンパレータの出力値とする値を決定することができる。従って、コンパレータＣ１乃至Ｃ１５の各々の出力とデジタルアシスト回路５００との間に信号線を設ける必要はなく、エンコーダ４００の出力とデジタルアシスト回路５００との間に信号線を設けるだけで良いので、配線数を少なくすることができる。よって、回路の混雑化を解消することができる。
【００９６】
また、本実施例に係るＡＤＣでは、アナログデジタル変換により得られるデジタル信号のビット数を増やすように設計変更する場合にも有効である。すなわち、そのビット数が１つ増える毎に、コンパレータの数は約２倍必要であるのに対し、エンコーダの出力信号線数は１本増えるだけなので、エンコーダの出力とデジタルアシスト回路５００との間の信号線も１本増えるだけで良い。従って、このような場合には、信号線増加に伴う回路混雑化を解消することができる。
【００９７】
また、本実施例に係るＡＤＣでは、上述のとおり、コンパレータＣ１乃至Ｃ１５の各々の出力とデジタルアシスト回路５００との間の信号線が不要になるので、各コンパレータの出力先の電気負荷が増えることはない。従って、アナログデジタル変換処理の高速化にも有効である。
【００９８】
なお、本実施例に係るＡＤＣは、各種の変形が可能である。
例えば、上述のオフセット補正動作は、オフセット電圧を補正するコンパレータの順番を逆にするように変形することも可能である。
【００９９】
図１１は、そのような変形例に係るオフセット補正動作を示すフローチャートである。
図１１に示したように、本動作では、コンパレータＣ１からＣ１５の順番で、コンパレータＣ１乃至Ｃ１５の各々に対し、オフセット電圧を補正する動作を行う（Ｓ２０１乃至Ｓ２１５）。その他の部分の動作については、上述のオフセット補正動作と同じになる。
【０１００】
Ｓ２０１乃至Ｓ２１５は、上述の図７に示したＳ１０１乃至Ｓ１１５が逆の順番で行われるだけなので、Ｓ２０１乃至Ｓ２１５の各々も、Ｓ１０１乃至Ｓ１１５の各々と同様に、基本的に同様の動作となる。そこで、ここでは、代表してＳ２０１の動作のみを詳細に説明し、その他のＳ２０２乃至Ｓ２１５の動作については、その説明を省略する。
【０１０１】
図１２は、Ｓ２０１の動作を示すフローチャートである。
図１２に示したように、本動作では、まず、制御部５１０は、補正対象コンパレータ識別番号を「Ｃ１」に設定する（Ｓ２２１）。これにより、補正対象のコンパレータがコンパレータＣ１に設定される。
【０１０２】
次に、制御部５１０は、ラダー抵抗部１００からスイッチ部２００を介してコンパレータＣ１に入力される参照電圧が、ラダー抵抗部１００から直接にコンパレータＣ１に入力される参照電圧と同電位になるように、スイッチ部２００の切り替えを制御する（Ｓ２２２）。これにより、コンパレータＣ１では、ラダー抵抗部１００から直接に入力される参照電圧Ｖｒｅｆ＿ｌａｄ１と、ラダー抵抗部１００からスイッチ部２００を介して入力される参照電圧Ｖｒｅｆ＿ｌａｄ１とが比較される。また、コンパレータ部３００では、ラダー抵抗部１００から直接に入力される参照電圧Ｖｒｅｆ＿ｌａｄ１乃至Ｖｒｅｆ＿ｌａｄ１５の各々と、スイッチ部２００を介して入力される参照電圧Ｖｒｅｆ＿ｌａｄ１とが並列的に比較される。そして、コンパレータ部３００の比較結果、すなわち、コンパレータＣ１乃至Ｃ１５の比較結果が、エンコーダ４００により４ビットのデジタル信号に変換される。
【０１０３】
次に、取込部５２０が、デジタルアシスト回路５００の動作クロックに同期して、エンコーダ４００の出力信号（出力値）を取り込み、それをコンパレータ出力決定部５３０（比較部５３２）へ出力する（Ｓ２２３）。
【０１０４】
次に、コンパレータ出力決定部５３０において、基準値選択部５３１は、制御部５１０から入力される補正対象コンパレータ識別番号「Ｃ１」に応じて基準値「１」を選択し、それを比較部５３２へ出力する。比較部５３２は、取込部５２０から入力されるエンコーダ４００の出力信号の値が、比較部５３２から入力される基準値「１」未満であるか否かを比較する（Ｓ２２４）。そして、その比較結果を決定値出力部５３３へ出力する。決定値出力部５３３は、比較部５３２の比較結果から、エンコーダ４００の出力信号の値が基準値未満である場合には（Ｓ２２４がＹｅｓ）、コンパレータＣ１の出力値として決定された値「０」を出力する（Ｓ２２５）。一方、そうでない場合には（Ｓ２２４がＮｏ）、コンパレータＣ１の出力値として決定された値「１」を出力する（Ｓ２２９）。
【０１０５】
Ｓ２２５の後、補正データ更新部５４０は、この時の決定値出力部５３３の出力値「０」と、Ｓ２０１の動作を開始してから最初に得られた決定値出力部５３３の出力値とを比較する（Ｓ２２６）。但し、この時の決定値出力部５３３の出力値「０」が、Ｓ２０１の動作を開始してから最初に得られた決定値出力部５３３の出力値である場合には、Ｓ２２６の比較を行わない。その代わりに、補正データ更新部５４０は、この時の決定値出力部５３３の出力値「０」を、Ｓ２０１の動作を開始してから最初に得られた決定値出力部５３３の出力値として保持する。
【０１０６】
Ｓ２２６の判定において、その判定結果がＹｅｓの場合、補正データ更新部５４０は、制御部５１０へ変化通知信号を出力する。この変化通知信号が制御部５１０に入力されると、Ｓ２０１の動作が終了し、Ｓ２０２の動作へ移行する。
【０１０７】
一方、Ｓ２２６の判定結果がＮｏの場合、補正データ更新部５４０は、制御部５１０から入力される補正対象コンパレータ識別番号「Ｃ１」のコンパレータに係る補正データを、補正データ保持レジスタ５５１から読み出す。そして、読み出した補正データの値から１を減算した値を、最新の補正データとして生成する（Ｓ２２７）。また、補正データ更新部５４０は、補正データ保持レジスタ５５１に格納されている、補正対象コンパレータ識別番号「Ｃ１」のコンパレータに係る補正データを、Ｓ２２７で生成した最新の補正データに更新する（Ｓ２２８）。これにより、次の更新が行われるまでは、その最新の補正データが、コンパレータＣ１に係る補正データとしてコンパレータＣ１へ出力される。
【０１０８】
一方、Ｓ２２９の後、補正データ更新部５４０は、この時の決定値出力部５３３の出力値「１」と、Ｓ２０１の動作を開始してから最初に得られた決定値出力部５３３の出力値とを比較する（Ｓ２３０）。但し、この時の決定値出力部５３３の出力値「１」が、Ｓ２０１の動作を開始してから最初に得られた決定値出力部５３３の出力値である場合には、Ｓ２３０の比較を行わない。その代わりに、補正データ更新部５４０は、この時の決定値出力部５３３の出力値「１」を、Ｓ２０１の動作を開始してから最初に得られた決定値出力部５３３の出力値として保持する。
【０１０９】
Ｓ２３０の判定において、その判定結果がＹｅｓの場合、補正データ更新部５４０は、制御部５１０へ変化通知信号を出力する。この変化通知信号が制御部５１０に入力されると、Ｓ２０１の動作が終了し、Ｓ２０２の動作へ移行する。
【０１１０】
一方、Ｓ２３０の判定結果がＮｏの場合、補正データ更新部５４０は、制御部５１０から入力される補正対象コンパレータ識別番号「Ｃ１」のコンパレータに係る補正データを、補正データ保持レジスタ５５１から読み出す。そして、読み出した補正データの値に１を加算した値を、最新の補正データとして生成する（Ｓ２３１）。また、補正データ更新部５４０は、補正データ保持レジスタ５５１に格納されている、補正対象コンパレータ識別番号「Ｃ１」のコンパレータに係る補正データを、Ｓ２３１で生成した最新の補正データに更新する（Ｓ２３２）。これにより、次の更新が行われるまでは、その最新の補正データが、コンパレータＣ１に係る補正データとしてコンパレータＣ１へ出力される。
【０１１１】
Ｓ２２８又はＳ２３２の後は、Ｓ２２３へ戻り、以降は、決定値出力部５３３の出力値が変化するまで上述の動作が繰り返される。すなわち、決定値出力部５３３の出力値がはじめ「０」であったときは、以降、その出力値が「１」になるまで（Ｓ２３０がＹｅｓになるまで）上述の動作が繰り返される。または、決定値出力部５３３の出力値がはじめ「１」であったときは、以降、その出力値が「０」になるまで（Ｓ２２６がＹｅｓになるまで）上述の動作が繰り返される。
このようなＳ２０１の動作により、コンパレータＣ１で生じるオフセット電圧が補正される。
【０１１２】
図１３(a),(b) は、Ｓ２０１の具体的な動作例を説明する図である。
図１３(a) は、コンパレータＣ１において入力信号電圧が参照電圧と同電位とされるようにスイッチ部２００が切り替えられたときに、参照電圧よりも入力信号電圧の方が電位が高くなるようなオフセット電圧Ｖｏｓ１が生じている場合の例を示す図である。図１３(b) は、コンパレータＣ１において入力信号電圧が参照電圧と同電位とされるようにスイッチ部２００が切り替えられたときに、参照電圧よりも入力信号電圧の方が電位が低くなるようなオフセット電圧Ｖｏｓ１が生じている場合の例を示す図である。
【０１１３】
ここで、入力信号電圧は、ラダー抵抗部１００からスイッチ部２００を介してコンパレータＣ１に入力される参照電圧Ｖｒｅｆ＿ｌａｄ１であり、図１３(a),(b) では、そのままＶｒｅｆ＿ｌａｄ１として示している。また、参照電圧は、ラダー抵抗部１００から直接にコンパレータＣ１に入力される参照電圧Ｖｒｅｆ＿ｌａｄ１であり、図１３(a),(b) では、単にＶｒｅｆ１として示している。また、図１３(a),(b) では、ラダー抵抗部１００から直接にコンパレータ部３００に入力される他の参照電圧Ｖｒｅｆ＿ｌａｄ２乃至Ｖｒｅｆ＿ｌａｄ１５を、単にＶｒｅｆ２乃至Ｖｒｅｆ１５として示している。
【０１１４】
図１３(a) に示した例では、コンパレータＣ１において、参照電圧Ｖｒｅｆ１よりも入力信号電圧Ｖｒｅｆ＿ｌａｄ１の方が電位が高くなるので、コンパレータＣ１の出力値は「１」となる。一方、その他のコンパレータＣ２乃至Ｃ１５の各々においては、参照電圧Ｖｒｅｆ２乃至Ｖｒｅｆ１５の各々よりも入力信号電圧Ｖｒｅｆ＿ｌａｄ１の方が電位が低くなるので、出力値は「０」となる。その結果、エンコーダ４００の出力値は「１」となる。
【０１１５】
そうすると、コンパレータ出力決定部５３０では、そのエンコーダ４００の出力値「１」と、補正対象コンパレータ識別番号「Ｃ１」に対応する基準値「１」とが比較される。この場合には、エンコーダ４００の出力値「１」が基準値「１」未満とならないことから、コンパレータ出力決定部５３０の出力値は「１」となる。その結果、補正データ更新部５４０では、補正データ保持レジスタ５５１から読み出されたコンパレータＣ１に係る補正データの値から１が加算された値が、最新の補正データとして生成される。そして、補正データ保持レジスタ５５１に格納されているコンパレータＣ１に係る補正データが、その最新の補正データに更新される。
【０１１６】
このような動作が、コンパレータ出力決定部５３０の出力値が変化するまで、すなわち、その出力値が「０」になるまで繰り返されることにより、コンパレータＣ１に対するオフセット電圧の補正が行われる。
【０１１７】
一方、図１３(b) に示した例では、コンパレータＣ１において、参照電圧Ｖｒｅｆ１よりも入力信号電圧Ｖｒｅｆ＿ｌａｄ１の方が電位が低くなるので、コンパレータＣ１の出力は「０」となる。また、その他のコンパレータＣ２乃至Ｃ１５の各々においても、参照電圧Ｖｒｅｆ２乃至Ｖｒｅｆ１５の各々よりも入力信号電圧Ｖｒｅｆ＿ｌａｄ１の方が電位が低くなるので、出力値は「０」となる。その結果、エンコーダ４００の出力値は「０」となる。
【０１１８】
そうすると、コンパレータ出力決定部５３０では、そのエンコーダ４００の出力値「０」と、補正対象コンパレータ識別番号「Ｃ１」に対応する基準値「１」とが比較される。この場合には、エンコーダ４００の出力値「０」が基準値「１」未満であることから、コンパレータ出力決定部５３０の出力値は「０」となる。その結果、補正データ更新部５４０では、補正データ保持レジスタ５５１から読み出されたコンパレータＣ１に係る補正データの値から１が減算された値が、最新の補正データとして生成される。そして、補正データ保持レジスタ５５１に格納されているコンパレータＣ１に係る補正データが、その最新の補正データに更新される。
【０１１９】
そして、このような動作が、コンパレータ出力決定部５３０の出力値が変化するまで、すなわち、その出力値が「１」になるまで繰り返されることにより、コンパレータＣ１に対するオフセット電圧の補正が行われる。
【０１２０】
このような動作が、以降のＳ２０２乃至Ｓ２１５の各々においても、同様にして行われ、コンパレータＣ２乃至Ｃ１５の各々に対するオフセット電圧の補正が行われる。
以上、オフセット電圧を補正するコンパレータの順番を逆にするように変形したオフセット補正動作によっても、コンパレータＣ１乃至Ｃ１５の各々に対してオフセット電圧を補正する動作を行うことができる。
【０１２１】
また、本実施例に係るＡＤＣでは、コンパレータＣ１乃至Ｃ１５の各々で生じるオフセット電圧の値が±０．５ＬＳＢ相当の電圧値未満である場合に限れば、オフセット電圧を補正するコンパレータの順番をランダムにすることも可能である。例えば、Ｖｒｅｆ１４＞Ｖｒｅｆ１５の様に逆転をするような場合を除けば、可能である。
【０１２２】
[実施例２]
本発明の実施例２に係るアナログデジタル変換装置は、実施例１に係るＡＤＣと同様に、アナログ信号を４ビットのデジタル信号に変換する並列比較方式のＡＤＣであって、通常動作としてのアナログデジタル変換動作の他にオフセット補正動作を行うことができる。
【０１２３】
但し、本実施例に係るＡＤＣは、１ＬＳＢ以上で且つ２ＬＳＢ未満に相当する電圧のオフセット電圧がコンパレータに生じていたとしても、それを正しく補正することができる。
【０１２４】
まず、本実施例に係るＡＤＣの具体的な説明に入る前に、実施例１に係るＡＤＣにおいて、コンパレータに生じるオフセット電圧が１ＬＳＢ以上で且つ２ＬＳＢ未満に相当する電圧であった場合に生じる問題点を述べておく。
【０１２５】
図１４(a),(b) は、そのような場合のＳ１０１の具体的な動作例を説明する図である。
図１４(a) は、コンパレータＣ１５において入力信号電圧が参照電圧と同電位とされるようにスイッチ部２００が切り替えられたときに、参照電圧よりも入力信号電圧の方が電位が低くなるようなオフセット電圧が生じている場合の例を示す図である。図１４(b) は、コンパレータＣ１５において入力信号電圧が参照電圧と同電位とされるようにスイッチ部２００が切り替えられたときに、参照電圧よりも入力信号電圧の方が電位が高くなるようなオフセット電圧が生じている場合の例を示す図である。但し、図１４(a),(b) に示した例では、コンパレータＣ１４に生じるオフセット電圧が１ＬＳＢ以上で且つ２ＬＳＢ未満に相当する電圧であるとする。
【０１２６】
図１４(a) に示した例では、コンパレータＣ１５において、参照電圧Ｖｒｅｆ１５よりも入力信号電圧Ｖｒｅｆ＿ｌａｄ１５の方が電位が低くなるので、コンパレータＣ１５の出力値は「０」となる。
【０１２７】
また、コンパレータＣ１４においても、参照電圧Ｖｒｅｆ１４よりも入力信号電圧Ｖｒｅｆ＿ｌａｄ１５の方が電位が低くなるので、コンパレータＣ１４の出力値は「０」となる。なお、コンパレータＣ１４に生じるオフセット電圧Ｖｏｓ１４は、コンパレータＣ１４において入力信号電圧が参照電圧と同電位とされるようにスイッチ部２００が切り替えられたときに、参照電圧よりも入力信号電圧の方が電位が低くなるような電圧である。このときのコンパレータＣ１４の入力信号電圧は、ラダー抵抗部１００からスイッチ部２００を介してコンパレータＣ１４に入力される参照電圧Ｖｒｅｆ＿ｌａｄ１４であり、図１４(a) では、そのままＶｒｅｆ＿ｌａｄ１４として示している。
【０１２８】
一方、その他のコンパレータＣ１乃至Ｃ１３の各々においては、参照電圧Ｖｒｅｆ１乃至Ｖｒｅｆ１３の各々よりも入力信号電圧Ｖｒｅｆ＿ｌａｄ１５の方が電位が高くなるので、出力値は「１」となる。
【０１２９】
エンコーダ４００が正しい値を出力することができるのは、「１」を出力するコンパレータが、コンパレータＣ１からＣ１５へ向かう順番でコンパレータＣ１から連続する状態であるか、或いは、全てのコンパレータの出力値が「０」である状態である。
【０１３０】
従って、この場合には、コンパレータＣ１乃至Ｃ１３の各々の出力値が「１」、コンパレータＣ１４及びＣ１５の出力値が「０」であることから、エンコーダ４００は正しい値（「１３」）を出力することができる。
【０１３１】
これに対し、図１４(b) に示した例では、コンパレータＣ１５において、参照電圧Ｖｒｅｆ１５よりも入力信号電圧Ｖｒｅｆ＿ｌａｄ１５の方が電位が高くなるので、コンパレータＣ１５の出力は「１」となる。一方、コンパレータＣ１４においては、参照電圧Ｖｒｅｆ１４よりも入力信号電圧Ｖｒｅｆ＿ｌａｄ１５の方が電位が低くなるので、コンパレータＣ１５の出力値は「０」となる。なお、コンパレータＣ１４に生じるオフセット電圧Ｖｏｓ１４については図１４(a) に示した例と同様である。その他のコンパレータＣ１乃至Ｃ１３の各々においては、参照電圧Ｖｒｅｆ１乃至Ｖｒｅｆ１３の各々よりも入力信号電圧Ｖｒｅｆ＿ｌａｄ１５の方が電位が高くなるので、出力値は「１」となる。
【０１３２】
この場合、コンパレータＣ１乃至Ｃ１５の出力値の状態は、コンパレータＣ１からＣ１５へ向かう順番でコンパレータＣ１から「１」が連続する状態ではなく、また、全ての出力値が「０」となる状態でもない。よって、エンコーダ４００は正しい値を出力することができない虞がある。仮に、エンコーダ４００が「１５」未満の値を出力した場合、本来ならばコンパレータ出力決定部５３０の出力値が「１」とされるべきところ、それが「０」となってしまい、コンパレータＣ１５に対するオフセット電圧の補正を正しく行うことができない。
【０１３３】
そこで、本実施例に係るＡＤＣでは、オフセット電圧が１ＬＳＢ以上で且つ２ＬＳＢ未満に相当する電圧の場合であっても正しく補正ができるように、以下のような構成及び動作を有する。
【０１３４】
まず、本実施例に係るＡＤＣでは、補正データとして４ビットのデータを使用し、その最上位ビットを符号ビットとして使用する。実施例１に係るＡＤＣと同様に、最上位ビットが「０」である場合は補正データの値（補正値）が正であることを示し、それが「１」である場合は補正データの値（補正値）が負であることを示す。
また、本実施例に係るＡＤＣでは、その４ビットの補正データによりオフセット電圧を補正可能な補正量範囲を、±２ＬＳＢ相当の電圧値の範囲とする。
【０１３５】
図１５は、その補正量範囲を示す図である。
図１５に示したように、本実施例に係るＡＤＣでは、正側と負側にそれぞれ７段階の補正が可能であり、全体として１５段階の補正が可能である。
図１５において、オフセット補正動作開始時の補正値「０」を示す補正データ「００００」による補正量と、補正値の最大値「＋７」を示す補正データ「０１１１」による補正量との間の範囲が、正側の補正量範囲となる。また、オフセット補正動作開始時の補正値「０」を示す補正データ「００００」による補正量と、補正値の最小値「−７」を示す補正データ「１１１１」による補正量との間の範囲が、負側の補正量範囲となる。そして、正側と負側の補正量範囲を合わせた範囲が±２ＬＳＢ相当の電圧値の範囲となる。なお、図１５において、ΔＶは、補正値が１変化したときの補正量の変化量である。
【０１３６】
また、本実施例に係るＡＤＣは、４ビットの補正データを使用することに伴い、コンパレータに含まれるデータ変換部６００及びオフセット補正部７００、８００の構成が実施例１に係るＡＤＣと異なり、それが次のように構成される。
【０１３７】
本実施例に係るコンパレータにおいて、データ変換部６００に４ビットの補正データが入力されると、データ変換部６００は、その補正データの下位３ビットを７ビットのデジタル信号に変換する。この変換では、例えば、補正データの下位３ビットが「０００」である場合には「０００００００」という７ビットのデジタル信号に変換する。また、例えば、補正データの下位３ビットが「１００」である場合には「０００１１１１」という７ビットのデジタル信号に変換する。また、例えば、補正データの下位３ビットが「１１１」である場合には「１１１１１１１」という７ビットのデジタル信号に変換する。そして、変換された７ビットのデジタル信号を、補正データの最上位ビットの値に応じてオフセット補正部７００又は８００に出力する。すなわち、補正データの最上位ビットの値が「１」（補正値が負の値）である場合は、変換したデジタル信号をデジタル信号７０１としてオフセット補正部７００へ出力する。一方、補正データの最上位ビットの値が「０」（補正値が正の値）である場合は、変換したデジタル信号をデジタル信号８０１としてオフセット補正部８００へ出力する。但し、変換したデジタル信号をデジタル信号７０１としてオフセット補正部７００へ出力する際には、７ビットのデジタル信号「０００００００」をデジタル信号８０１としてオフセット補正部８００へ出力する。一方、変換したデジタル信号をデジタル信号８０１としてオフセット補正部８００へ出力する際には、７ビットのデジタル信号「０００００００」をデジタル信号７０１としてオフセット補正部７００へ出力する。
【０１３８】
オフセット補正部７００は、上述のとおり、ｎ個のスイッチ７１１、７１２・・・７１ｎと、ｎ個のＮ型ＭＯＳトランジスタ７２１、７２２・・・７２ｎと、ｎ個のスイッチ７３１、７３２・・・７３ｎと、スイッチ７０２、７０３とを含む。但し、本実施例では、ｎを７以上とする。
【０１３９】
ｎ個のスイッチ７１１、７１２・・・７１ｎは、データ変換部６００から出力される、複数ビットのデジタル信号からなるコード信号を受けると、ｎ個の内、そのデジタル信号で表された２進数に応じた数のスイッチは接続状態となり、その他のスイッチは切断状態を保持する。これにより、例えば、デジタル信号が「０００００００」の場合は、全てのスイッチが切断状態となる。また、例えば、デジタル信号が「０００１１１１」の場合は、４個のスイッチが接続状態となる。また、例えば、デジタル信号が「１１１１１１１」の場合は、７個のスイッチが接続状態となる。
【０１４０】
オフセット補正部８００は、上述のとおり、ｎ個のスイッチ８１１、８１２・・・８１ｎと、ｎ個のＮ型ＭＯＳトランジスタ８２１、８２２・・・８２ｎと、ｎ個のスイッチ８３１、８３２・・・８３ｎと、スイッチ８０２、８０３とを含む。但し、本実施例では、上述のとおり、ｎを７以上とする。
【０１４１】
ｎ個のスイッチ８１１、８１２・・・８１ｎは、データ変換部６００から出力される、複数ビットのデジタル信号からなるコード信号を受けると、ｎ個の内、そのデジタル信号で表された２進数に応じた数のスイッチは接続状態となり、その他のスイッチは切断状態を保持する。これにより、例えば、デジタル信号が「０００００００」の場合は、全てのスイッチが切断状態となる。また、例えば、デジタル信号が「０００１１１１」の場合は、４個のスイッチが接続状態となる。また、例えば、デジタル信号が「１１１１１１１」の場合は、７個のスイッチが接続状態となる。
また、本実施例に係るＡＤＣは、デジタルアシスト回路５００の構成の一部が、実施例１に係るＡＤＣと異なる。
【０１４２】
図１６は、本実施例に係るデジタルアシスト回路５００の構成例を示す図である。
図１６に示したように、本実施例に係るデジタルアシスト回路５００は、補正データ保持部５５０が補正開始位置調整部５５２を更に備える点と、補正データとして４ビットのデータを使用する点とが、図１に示したデジタルアシスト回路５００と異なっている。
【０１４３】
補正開始位置調整部５５２は、オフセット補正動作時において、コンパレータＣ１乃至Ｃ１５の各々に対するオフセット電圧の補正を行う前に、各コンパレータに係る補正データとして、補正最小値を示す補正データを補正データ保持レジスタ５５１に格納する。なお、補正最小値を示す補正データは、図１５に示したように、「１１１１」の４ビットのデータである。
【０１４４】
本実施例に係るＡＤＣの、その他の構成については、実施例１に係るＡＤＣと同様であるので、ここではその説明を省略する。
次に、本実施例に係るＡＤＣの動作について説明する。
【０１４５】
本実施例に係るＡＤＣは、上述のとおり、通常動作としてのアナログデジタル変換動作の他に、オフセット補正動作を行うことができる。そこで、ここでは、本実施例に係るＡＤＣの動作として、そのオフセット補正動作を説明する。
【０１４６】
図１７は、そのオフセット補正動作を示すフローチャートである。
図１７に示したように、本実施例にオフセット補正動作は、補正開始電位調整処理（Ｓ３０１）が追加された点と、補正データとして４ビットのデータを使用する点とが、図７に示したオフセット補正動作と異なるものであり、次のようにして行われる。
【０１４７】
図１７に示したように、本実施例に係るオフセット補正動作は、本実施例に係るＡＤＣが備える図示しない上位の制御部からデジタルアシスト回路５００の制御部５１０に補正開始信号が入力されることによって開始する。
【０１４８】
オフセット補正動作が開始すると、まず、補正データ保持部５５０は、補正データ保持レジスタ５５１に格納されている、コンパレータＣ１乃至Ｃ１５の各々に係る補正データをクリアする。これにより、補正データ保持レジスタ５５１には、コンパレータＣ１乃至Ｃ１５の各々に係る補正データとして「００００」の４ビットのデータが格納されると共に、その補正データがコンパレータＣ１乃至Ｃ１５へ出力される。
なお、本実施例に係るオフセット補正動作では、このような補正データをクリアする動作を省くことも可能である。
【０１４９】
次に、補正開始位置調整部５５２が、補正開始電位調整処理を行う（Ｓ３０１）。この処理では、補正開始位置調整部５５２が、補正データ保持レジスタ５５１に、コンパレータＣ１乃至Ｃ１５の各々に係る補正データとして、補正最小値「−７」を示す「１１１１」の４ビットデータを格納する。これにより、その補正データが補正データ保持部５５０からコンパレータＣ１乃至Ｃ１５へ出力され、コンパレータＣ１乃至Ｃ１５の各々で生じるオフセット電圧が、その補正データに応じた分の電圧（２ＬＳＢ相当の電圧）だけ変化する。
【０１５０】
次に、コンパレータＣ１５からＣ１の順番で、コンパレータＣ１乃至Ｃ１５の各々に対し、オフセット電圧を補正する動作を行う（Ｓ３０２乃至Ｓ３１６）。なお、Ｓ３０２乃至Ｓ３１６の動作は、補正データとして４ビットのデータを使用する以外は、実施例１に係るＳ１０１乃至Ｓ１１５の動作と同様である。
【０１５１】
Ｓ３０２乃至Ｓ３１６が終了すると、制御部５１０は、スイッチ部２００からコンパレータ部３００に入力される信号がアナログ入力信号（ＡＤＣ＿ｉｎ）になるようにスイッチ部２００の切り替えを制御すると共に、補正終了信号を上位の制御部へ出力する。
そして、制御部５１０から上位の制御部に補正終了信号が入力されると、本実施例に係るＡＤＣは通常動作に移行する。
【０１５２】
図１８(a),(b) は、このようなオフセット補正動作が図１４(b) に示した例において行われる場合を説明する図である。
図１４(b) に示した例に対し、オフセット補正動作が開始し、Ｓ３０１の動作が行われると、コンパレータＣ１乃至Ｃ１５の各々で生じるオフセット電圧が「１１１１」の４ビットの補正データに応じた分の電圧（２ＬＳＢ相当の電圧）だけ変化する。
そして、Ｓ３０２の動作が開始され、コンパレータＣ１５において入力信号電圧が参照電圧と同電位とされるようにスイッチ部２００の切り替えが行われる。
【０１５３】
図１８(a) は、このときのＳ３０２の動作例を説明する図である。
図１８(a) に示したように、コンパレータＣ１５において入力信号電圧が参照電圧と同電位とされるようにスイッチ部２００が切り替えられたときには、コンパレータＣ１乃至Ｃ１５の各々の参照電圧よりも入力信号電圧の方が電位が高くなるような状態となる。すなわち、参照電圧Ｖｒｅｆ１乃至Ｖｒｅｆ１５の各々よりも入力信号電圧Ｖｒｅｆ＿ｌａｄ１５の方が電位が高くなるような状態となる。従って、この場合は、コンパレータＣ１５において、参照電圧Ｖｒｅｆ１５よりも入力信号電圧Ｖｒｅｆ＿ｌａｄ１５の方が電位が高くなるので、コンパレータＣ１５の出力値は「１」となる。また、その他のコンパレータＣ１乃至Ｃ１４の各々においても、参照電圧Ｖｒｅｆ１乃至Ｖｒｅｆ１４の各々よりも入力信号電圧Ｖｒｅｆ＿ｌａｄ１５の方が電位が高くなるので、出力値は「１」となる。その結果、エンコーダ４００の出力値は「１５」となる。
【０１５４】
そうすると、コンパレータ出力決定部５３０では、そのエンコーダ４００の出力値「１５」と、補正対象コンパレータ識別番号「Ｃ１５」に対応する基準値「１５」とが比較される。この場合には、エンコーダ４００の出力値「１５」が基準値「１５」未満とならないことから、コンパレータ出力決定部５３０の出力値は「１」となる。その結果、補正データ更新部５４０では、補正データ保持レジスタ５５１から読み出されたコンパレータＣ１５に係る補正データの値に１が加算された値が、最新の補正データとして生成される。そして、補正データ保持レジスタ５５１に格納されているコンパレータＣ１５に係る補正データが、その最新の補正データに更新される。
【０１５５】
このような動作が、コンパレータ出力決定部５３０の出力値が変化するまで、すなわち、その出力値が「０」になるまで繰り返されることにより、コンパレータＣ１５に対するオフセット電圧の補正が行われる。
【０１５６】
このようにしてＳ３０２の動作が終了すると、次に、Ｓ３０３の動作が開始され、コンパレータＣ１４において入力信号電圧が参照電圧と同電位とされるようにスイッチ部２００の切り替えが行われる。
【０１５７】
図１８(b) は、このときのＳ３０３の動作例を説明する図である。
図１８(b) に示したように、コンパレータＣ１４において入力信号電圧が参照電圧と同電位とされるようにスイッチ部２００が切り替えられたときには、コンパレータＣ１乃至Ｃ１４の各々の参照電圧よりも入力信号電圧の方が電位が高くなるような状態となる。すなわち、参照電圧Ｖｒｅｆ１乃至Ｖｒｅｆ１４の各々よりも入力信号電圧Ｖｒｅｆ＿ｌａｄ１４の方が電位が高くなるような状態となる。なお、このときには、上述のＳ３０２の動作によりコンパレータＣ１５で生じるオフセット電圧の補正は終了しており、コンパレータＣ１５の参照電圧Ｖｒｅｆ１５よりも入力信号電圧Ｖｒｅｆ＿ｌａｄ１４の方が電位が低くなるような状態となる。従って、この場合は、コンパレータＣ１５において、参照電圧Ｖｒｅｆ１５よりも入力信号電圧Ｖｒｅｆ＿ｌａｄ１４の方が電位が低くなるので、コンパレータＣ１５の出力値は「０」となる。一方、その他のコンパレータＣ１乃至Ｃ１４の各々においては、参照電圧Ｖｒｅｆ１乃至Ｖｒｅｆ１４の各々よりも入力信号電圧Ｖｒｅｆ＿ｌａｄ１４の方が電位が高くなるので、出力値は「１」となる。その結果、エンコーダ４００の出力値は「１４」となる。
【０１５８】
そうすると、コンパレータ出力決定部５３０では、そのエンコーダ４００の出力値「１４」と、補正対象コンパレータ識別番号「Ｃ１４」に対応する基準値「１４」とが比較される。この場合には、エンコーダ４００の出力値「１４」が基準値「１４」未満とならないことから、コンパレータ出力決定部５３０の出力値は「１」となる。その結果、補正データ更新部５４０では、補正データ保持レジスタ５５１から読み出されたコンパレータＣ１４に係る補正データの値に１が加算された値が、最新の補正データとして生成される。そして、補正データ保持レジスタ５５１に格納されているコンパレータＣ１４に係る補正データが、その最新の補正データに更新される。
【０１５９】
このような動作が、コンパレータ出力決定部５３０の出力値が変化するまで、すなわち、その出力値が「０」になるまで繰り返されることにより、コンパレータＣ１４に対するオフセット電圧の補正が行われる。
【０１６０】
以降のＳ３０３乃至Ｓ３１６も同様にして動作が行われ、コンパレータＣ１乃至Ｃ１３の各々に対するオフセット電圧の補正が行われる。
以上のように、本実施例に係るＡＤＣによっても、実施例１に係るＡＤＣと同様の効果を得ることができる。
【０１６１】
また、本実施例に係るＡＤＣによれば、オフセット補正動作において、コンパレータＣ１乃至Ｃ１５の各々に対するオフセット電圧の補正を行う前に、補正開始電位調整処理（Ｓ３０１）が行われる。これにより、以降のＳ３０２乃至Ｓ３１６の各々において、補正対象のコンパレータにて入力信号電圧が参照電圧と同電位となるようにスイッチ部２００が切り替えられたときには、各コンパレータの出力値は必ず次のようになる。すなわち、補正対象のコンパレータでは、参照電圧よりも入力信号電圧の方が電位が高い状態となり、その出力値は「１」となる。また、オフセット電圧の補正が終了しているコンパレータ（補正対象のコンパレータよりも参照電圧が高いコンパレータ）では、参照電圧よりも入力信号電圧の方が電位が低い状態となり、その出力値は「０」となる。また、オフセット電圧の補正が終了していないコンパレータ（補正対象のコンパレータよりも参照電圧が低いコンパレータ）では、参照電圧よりも入力信号電圧の方が電位が高い状態となり、その出力値は「１」となる。従って、コンパレータＣ１から補正対象のコンパレータまでは出力値が全て「１」となり、それ以外のコンパレータでは出力値が全て「０」となるため、エンコーダ４００は正しい値を出力することができる。よって、コンパレータＣ１乃至Ｃ１５の各々で生じるオフセット電圧の値が１ＬＳＢ以上で且つ２ＬＳＢ未満に相当する電圧値であっても、各コンパレータに対するオフセット電圧の補正を正しく行うことができる。
【０１６２】
なお、本実施例に係るＡＤＣも、各種の変形が可能である。
例えば、上述の図１７に示したオフセット補正動作は、オフセット電圧を補正するコンパレータの順番を逆にするように変形することも可能である。
【０１６３】
図１９は、そのような変形例に係るオフセット補正動作を示すフローチャートである。
図１９に示したように、本動作では、コンパレータＣ１からＣ１５の順番で、コンパレータＣ１乃至Ｃ１５の各々に対し、オフセット電圧を補正する動作が行われる（Ｓ４０２乃至Ｓ４１６）。Ｓ４０２乃至Ｓ４１６は、上述の図１７に示したＳ３０２乃至３１６が逆の順番で行われるだけなので、Ｓ４０２乃至Ｓ４１６の各々も、Ｓ３０２乃至Ｓ３１６の各々と同様に、基本的に同様の動作となる。
【０１６４】
但し、このように順番を逆にすることに伴って、Ｓ４０１の補正開始電位調整処理では、次のような動作が行われる。すなわち、補正開始位置調整部５５２が、補正データ保持レジスタ５５１に、コンパレータＣ１乃至Ｃ１５の各々に係る補正データとして、補正最大値「＋７」を示す「０１１１」の４ビットデータを格納する。これにより、その補正データが補正データ保持部５５０からコンパレータＣ１乃至Ｃ１５へ出力され、コンパレータＣ１乃至Ｃ１５の各々で生じるオフセット電圧が、その補正データに応じた分の電圧（２ＬＳＢ相当の電圧）だけ変化する。
その他の部分の動作については、上述の図１７に示したオフセット補正動作と同じになる。
【０１６５】
次に、このようにして行われるオフセット補正動作の具体例を説明する。
まず、その説明に入る前に、実施例１に係るＡＤＣにおいて図１１に示したオフセット補正動作が行われるときに、コンパレータに生じるオフセット電圧が１ＬＳＢ以上で且つ２ＬＳＢ未満に相当する電圧であった場合に生じる問題点を述べておく。なお、図１１に示したオフセット補正動作は、図１９に示したオフセット補正動作と同様に、コンパレータＣ１からＣ１５の順番で、コンパレータＣ１乃至Ｃ１５の各々に対し、オフセット電圧を補正する動作である。
【０１６６】
図２０は、そのような場合のＳ２０１の具体的な動作例を説明する図である。
図２０に示した例は、コンパレータＣ１において入力信号電圧が参照電圧と同電位とされるようにスイッチ部２００が切り替えられたときに、参照電圧よりも入力信号電圧の方が電位が低くなるようなオフセット電圧が生じている場合の例である。この例では、コンパレータＣ２に生じるオフセット電圧が１ＬＳＢ以上で且つ２ＬＳＢ未満に相当する電圧であるとする。
【０１６７】
図２０に示したように、コンパレータＣ１において、参照電圧Ｖｒｅｆ１よりも入力信号電圧Ｖｒｅｆ＿ｌａｄ１の方が電位が低くなるので、コンパレータＣ１の出力値は「０」となる。
【０１６８】
一方、コンパレータＣ２においては、参照電圧Ｖｒｅｆ２よりも入力信号電圧Ｖｒｅｆ＿ｌａｄ１の方が電位が高くなるので、コンパレータＣ２の出力値は「１」となる。なお、コンパレータＣ２に生じるオフセット電圧Ｖｏｓ２は、コンパレータＣ２において入力信号電圧が参照電圧と同電位とされるようにスイッチ部２００が切り替えられたときに、参照電圧よりも入力信号電圧の方が電位が高くなるような電圧である。このときのコンパレータＣ２の入力信号電圧は、ラダー抵抗部１００からスイッチ部２００を介してコンパレータＣ２に入力される参照電圧Ｖｒｅｆ＿ｌａｄ２であり、図２０では、そのままＶｒｅｆ＿ｌａｄ２として示している。
【０１６９】
また、その他のコンパレータＣ３乃至Ｃ１５の各々においては、参照電圧Ｖｒｅｆ３乃至Ｖｒｅｆ１５の各々よりも入力信号電圧Ｖｒｅｆ＿ｌａｄ１の方が電位が低くなるので、出力値は「０」となる。
【０１７０】
この場合、コンパレータＣ１乃至Ｃ１５の出力値の状態は、コンパレータＣ１からＣ１５へ向かう順番でコンパレータＣ１から「１」が連続する状態ではなく、また、全ての出力値が「０」となる状態でもない。よって、エンコーダ４００は正しい値を出力することができない虞がある。仮に、エンコーダ４００が「１」以上の値を出力した場合、本来ならばコンパレータ出力決定部５３０の出力値が「０」とされるべきところ、それが「１」となってしまい、コンパレータＣ１に対するオフセット電圧の補正を正しく行うことができない。
【０１７１】
これに対し、図１９に示したオフセット補正動作によれば、図２０に示した例に対し、次のようにして動作が行われる。
オフセット補正動作が開始し、Ｓ４０１の動作が行われると、コンパレータＣ１乃至Ｃ１５の各々で生じるオフセット電圧が「０１１１」の４ビットの補正データに応じた分の電圧（２ＬＳＢ相当の電圧）だけ変化する。
そして、Ｓ４０２の動作が開始され、コンパレータＣ１において入力信号電圧が参照電圧と同電位とされるようにスイッチ部２００の切り替えが行われる。
【０１７２】
図２１(a) は、このときのＳ４０２の動作例を説明する図である。
図２１(a) に示したように、コンパレータＣ１において入力信号電圧が参照電圧と同電位とされるようにスイッチ部２００が切り替えられたときには、コンパレータＣ１乃至Ｃ１５の各々の参照電圧よりも入力信号電圧の方が電位が低くなるような状態となる。すなわち、参照電圧Ｖｒｅｆ１乃至Ｖｒｅｆ１５の各々よりも入力信号電圧Ｖｒｅｆ＿ｌａｄ１の方が電位が低くなるような状態となる。従って、この場合は、コンパレータＣ１において、参照電圧Ｖｒｅｆ１よりも入力信号電圧Ｖｒｅｆ＿ｌａｄ１の方が電位が低くなるので、コンパレータＣ１の出力値は「０」となる。また、その他のコンパレータＣ２乃至Ｃ１５の各々においても、参照電圧Ｖｒｅｆ２乃至Ｖｒｅｆ１５の各々よりも入力信号電圧Ｖｒｅｆ＿ｌａｄ１の方が電位が低くなるので、出力値は「０」となる。その結果、エンコーダ４００の出力値は「０」となる。
【０１７３】
そうすると、コンパレータ出力決定部５３０では、そのエンコーダ４００の出力値「０」と、補正対象コンパレータ識別番号「Ｃ１」に対応する基準値「１」とが比較される。この場合には、エンコーダ４００の出力値「０」が基準値「１」未満となることから、コンパレータ出力決定部５３０の出力値は「０」となる。その結果、補正データ更新部５４０では、補正データ保持レジスタ５５１から読み出されたコンパレータＣ１に係る補正データの値から１が減算された値が、最新の補正データとして生成される。そして、補正データ保持レジスタ５５１に格納されているコンパレータＣ１に係る補正データが、その最新の補正データに更新される。
【０１７４】
このような動作が、コンパレータ出力決定部５３０の出力値が変化するまで、すなわち、その出力値が「１」になるまで繰り返されることにより、コンパレータＣ１に対するオフセット電圧の補正が行われる。
【０１７５】
このようにしてＳ４０２の動作が終了すると、次に、Ｓ４０３の動作が開始され、コンパレータＣ２において入力信号電圧が参照電圧と同電位とされるようにスイッチ部２００の切り替えが行われる。
【０１７６】
図２１(b) は、このときのＳ４０３の動作例を説明する図である。
図２１(b) に示したように、コンパレータＣ２において入力信号電圧が参照電圧と同電位とされるようにスイッチ部２００が切り替えられたときには、コンパレータＣ２乃至Ｃ１５の各々の参照電圧よりも入力信号電圧の方が電位が低くなるような状態となる。すなわち、参照電圧Ｖｒｅｆ２乃至Ｖｒｅｆ１５の各々よりも入力信号電圧Ｖｒｅｆ＿ｌａｄ２の方が電位が低くなるような状態となる。なお、このときには、上述のＳ４０２によりコンパレータＣ１で生じるオフセット電圧の補正は終了しており、コンパレータＣ１の参照電圧Ｖｒｅｆ１よりも入力信号電圧Ｖｒｅｆ＿ｌａｄ２の方が電位が高くなるような状態となる。従って、この場合は、コンパレータＣ１において、参照電圧Ｖｒｅｆ１よりも入力信号電圧Ｖｒｅｆ＿ｌａｄ２の方が電位が高くなるので、コンパレータＣ１の出力値は「１」となる。一方、その他のコンパレータＣ２乃至Ｃ１５の各々においては、参照電圧Ｖｒｅｆ２乃至Ｖｒｅｆ１５の各々よりも入力信号電圧Ｖｒｅｆ＿ｌａｄ２の方が電位が低くなるので、出力値は「０」となる。その結果、エンコーダ４００の出力値は「１」となる。
【０１７７】
そうすると、コンパレータ出力決定部５３０では、そのエンコーダ４００の出力値「１」と、補正対象コンパレータ識別番号「Ｃ２」に対応する基準値「２」とが比較される。この場合には、エンコーダ４００の出力値「１」が基準値「２」未満となることから、コンパレータ出力決定部５３０の出力値は「０」となる。その結果、補正データ更新部５４０では、補正データ保持レジスタ５５１から読み出されたコンパレータＣ２に係る補正データの値から１が減算された値が、最新の補正データとして生成される。そして、補正データ保持レジスタ５５１に格納されているコンパレータＣ２に係る補正データが、その最新の補正データに更新される。
【０１７８】
このような動作が、コンパレータ出力決定部５３０の出力値が変化するまで、すなわち、その出力値が「１」になるまで繰り返されることにより、コンパレータＣ２に対するオフセット電圧の補正が行われる。
【０１７９】
以降のＳ４０３乃至Ｓ４１６も同様にして動作が行われ、コンパレータＣ３乃至Ｃ１５の各々に対するオフセット電圧の補正が行われる。
以上、オフセット電圧を補正するコンパレータの順番を逆にするように変形したオフセット補正動作によっても、コンパレータＣ１乃至Ｃ１５の各々に対してオフセット電圧を補正する動作を行うことができる。
【０１８０】
なお、このようなオフセット補正動作によれば、補正対象のコンパレータにて入力信号電圧が参照電圧と同電位となるようにスイッチ部２００が切り替えられたときに、コンパレータＣ１乃至Ｃ１５の各々の出力値は必ず次のようになる。すなわち、補正対象のコンパレータでは、参照電圧よりも入力信号電圧の方が電位が低い状態となり、その出力値は「０」となる。また、オフセット電圧の補正が終了しているコンパレータ（補正対象のコンパレータよりも参照電圧が低いコンパレータ）では、参照電圧よりも入力信号電圧の方が電位が高い状態となり、その出力値は「１」となる。また、オフセット電圧の補正が終了していないコンパレータ（補正対象のコンパレータよりも参照電圧が高いコンパレータ）では、参照電圧よりも入力信号電圧の方が電位が低い状態となり、その出力値は「０」となる。従って、補正対象のコンパレータからコンパレータＣ１５までは出力値が全て「０」となり、それ以外のコンパレータでは出力値が全て「１」となるため、エンコーダ４００は正しい値を出力することができる。よって、コンパレータＣ１乃至Ｃ１５の各々で生じるオフセット電圧の値が１ＬＳＢ以上で且つ２ＬＳＢ未満に相当する電圧値であっても、各コンパレータに対するオフセット電圧の補正を正しく行うことができる。
【０１８１】
また、本実施例に係るＡＤＣは、例えば、コンパレータＣ１乃至Ｃ１５の各々で生じるオフセット電圧の値が、２ＬＳＢ以上で且つｍＬＳＢ未満に相当する電圧値（但しｍ≧３）であっても、それを正しく補正することができるように変形することも可能である。この場合には、補正データによりオフセット電圧を補正可能な補正量範囲を±ｍＬＳＢ相当の電圧値の範囲となるように、本実施例に係るＡＤＣを構成すれば良い。また、オフセット補正動作において、コンパレータＣ１５からＣ１の順番でオフセット電圧の補正を行う前に、補正開始位置調整部５５２が各コンパレータに係る補正データとして補正最小値を示す補正データを補正データ保持レジスタ５５１に格納すればよい。あるいは、コンパレータＣ１からＣ１５の順番でオフセット電圧の補正を行う場合には、その前に、補正開始位置調整部５５２が各コンパレータに係る補正データとして補正最大値を示す補正データを補正データ保持レジスタ５５１に格納すればよい。
【０１８２】
以上、本発明の実施例を説明したが、本発明は、上述した各実施例に限定されることなく、本発明の要旨を逸脱しない範囲内で種々の改良・変更が可能である。
例えば、上述の各実施例に係るＡＤＣにおいて、ラダー抵抗部１００の代わりに他の手段により、異なる１５個の参照電圧Ｖｒｅｆ＿ｌａｄ１乃至Ｖｒｅｆ＿ｌａｄ１５を生成するように構成することも可能である。
【０１８３】
また、例えば、上述の各実施例に係るＡＤＣにおいて、ラダー抵抗部１００から直接にコンパレータＣ１乃至Ｃ１５の各々に入力されていた参照電圧を、ラダー抵抗部１００とは異なる別の手段により生成するように構成することも可能である。
【０１８４】
また、例えば、上述の各実施例に係るＡＤＣにおいて、補正データ更新部５４０が補正データ保持レジスタ５５１から読み出した補正データの値に対して減算又は加算する値を、１以外の値にすることも可能である。但し、この場合は、減算された後の値が補正最小値未満となる場合には、その値が補正最小値とされ、加算された後の値が補正最大値を超える場合には、その値が補正最大値とされる。例えば、実施例２に係るＡＤＣにおいて、その減算又は加算する値を２とすることにより、補正に要する時間を短縮することが可能とある。
【０１８５】
以上の実施例１及び２を含む実施形態に関し、更に以下の付記を開示する。
（付記１）
異なる複数の参照電圧の各々と入力信号電圧とを並列的に比較する複数のコンパレータと、
前記入力信号電圧を、アナログ入力信号電圧、又は、前記複数の参照電圧の何れか一つに対応する電圧に切り替える切替部と、
前記複数のコンパレータの比較結果をデジタル信号に変換する変換部と、
前記複数のコンパレータの中の補正対象のコンパレータにおいて前記入力信号電圧が参照電圧に対応する電位となるように前記切替部を制御し、前記補正対象のコンパレータで生じるオフセット電圧を補正するための補正データを前記デジタル信号に基づいて生成し、前記補正データを前記補正対象のコンパレータへ出力する補正データ生成部と、
を備えることを特徴とするアナログデジタル変換装置。
（付記２）
前記補正データ生成部は、
前記複数のコンパレータの各々に係る補正データが記憶されると共に、記憶されている前記複数のコンパレータの各々に係る補正データを前記複数のコンパレータへ出力する記憶部と、
前記複数のコンパレータの中から補正対象のコンパレータを設定し、前記補正対象のコンパレータにおいて前記入力信号電圧が参照電圧に対応する電位となるように前記切替部を制御する制御部と、
前記補正対象のコンパレータの比較結果とする値を、前記補正対象のコンパレータに対応する基準値と前記デジタル信号とに基づいて決定する決定部と、
前記決定部により決定された値と、前記記憶部に記憶されている前記補正対象のコンパレータに係る補正データとに基づいて、最新の補正データを生成すると共に、前記記憶部に記憶されている前記補正対象のコンパレータに係る補正データを前記最新の補正データへ更新する更新部と、
を含む、
ことを特徴とする付記１記載のアナログデジタル変換装置。
（付記３）
前記更新部は、前記記憶部に記憶されている前記補正対象のコンパレータに係る補正データの値に対し、所定値を前記決定部により決定された値に応じて加算又は減算した値を、前記最新の補正データとして生成する、
ことを特徴とする付記２記載のアナログデジタル変換装置。
（付記４）
前記補正データ生成部は、前記決定部及び前記更新部による動作を、前記決定部により決定された値が変化するまで繰り返す、
ことを特徴とする付記２又は３記載のアナログデジタル変換装置。
（付記５）
前記変換部は、前記複数のコンパレータの比較結果の組み合わせに応じたエンコード値を前記デジタル値として出力するエンコーダであり、
前記決定部は、前記エンコード値と前記基準値との第１の大小関係を決定し、
前記更新部は、前記第１の対象関係に対応する補正データを前記最新の補正データとして更新し、前記最新の補正データに応じた補正後のエンコード値と前記基準値との第２の大小関係が前記第１の大小関係と異なることに応答して、前記最新の補正データの更新を停止する、
ことを特徴とする付記２に記載のアナログデジタル変換回路。
（付記６）
前記制御部は、前記複数のコンパレータの各々に係る補正データとして前記複数のコンパレータで生じるオフセット電圧が最小となる補正データを選択し、前記補正対象のコンパレータとして前記複数のコンパレータの各々を順番に設定する際に、前記入力信号電圧と比較される参照電圧の電位が高いコンパレータから順番に設定する、
ことを特徴とする付記２乃至５の何れか一つに記載のアナログデジタル変換装置。
（付記７）
前記制御部は、前記複数のコンパレータの各々に係る補正データとして前記複数のコンパレータで生じるオフセット電圧が最大となる補正データを選択し、前記補正対象のコンパレータとして前記複数のコンパレータの各々を順番に設定する際に、前記入力信号電圧と比較される参照電圧の電位が低いコンパレータから順番に設定する、
ことを特徴とする付記２乃至５の何れか一つに記載のアナログデジタル変換装置。
（付記８）
前記記憶部は、前記制御部が前記補正対象のコンパレータにおいて前記入力信号電圧が参照電圧に対応する電位となるように前記切替部を制御する前に、前記複数のコンパレータの各々に係る補正データとして所定の補正データを記憶する、
ことを特徴とする付記２乃至７の何れか一つに記載のアナログデジタル変換装置。
（付記９）
前記複数の参照電圧を生成する電圧生成部を更に備える、
ことを特徴とする付記１乃至８の何れか一つに記載のアナログデジタル変換装置。
（付記１０）
前記電圧生成部は、基準電圧を複数の抵抗を用いて分圧することにより、前記複数の参照電圧を生成する、
ことを特徴とする付記９記載のアナログデジタル変換装置。
（付記）１１
アナログデジタル変換装置のオフセット電圧補正方法であって、
異なる複数の参照電圧の各々と入力信号電圧とを並列的に比較する複数のコンパレータの中から補正対象のコンパレータを設定する工程と、
前記補正対象のコンパレータにおいて前記入力信号電圧が前記補正対象のコンパレータの参照電圧に対応する電位となるように制御する工程と、
前記複数のコンパレータの比較結果をデジタル信号に変換する工程と、
前記補正対象のコンパレータで生じるオフセット電圧を補正するための補正データを前記デジタル信号に基づいて生成する工程と、
前記補正データを前記補正対象のコンパレータへ出力する工程と、
を備えることを特徴とするオフセット電圧補正方法。
（付記１２）
前記生成する工程は、
前記補正対象のコンパレータの比較結果とする値を、前記補正対象のコンパレータに対応する基準値と前記デジタル信号とに基づいて決定する工程と、
決定された値と、前記複数のコンパレータの各々に係る補正データが記憶される記憶部に記憶されている前記補正対象のコンパレータに係る補正データとに基づいて、最新の補正データを生成すると共に、前記記憶部に記憶されている前記補正対象のコンパレータに係る補正データを前記最新の補正データへ更新する工程と、
を含むことを特徴とする付記１１記載のオフセット電圧補正方法。
（付記１３）
前記出力する工程では、
前記記憶部に記憶されている前記複数のコンパレータの各々に係る補正データを前記複数のコンパレータへ出力する、
ことを特徴とする付記１２記載のオフセット電圧補正方法。
（付記１４）
前記更新する工程では、
前記記憶部に記憶されている前記補正対象のコンパレータに係る補正データの値に対し、所定値を前記決定された値に応じて加算又は減算した値を、前記最新の補正データとして生成する、
ことを特徴とする付記１２又は１３記載のオフセット電圧補正方法。
（付記１５）
前記生成する工程では、
前記決定する工程と前記更新する工程を、前記決定された値が変化するまで繰り返す、
ことを特徴とする付記１２乃至１４の何れか一つに記載のオフセット電圧補正方法。
（付記１６）
前記変換する工程では、前記複数のコンパレータの比較結果の組み合わせに応じたエンコード値を前記デジタル値として出力し、
前記決定する工程では、前記エンコード値と前記基準値との第１の大小関係を決定し、
前記更新する工程では、前記第１の対象関係に対応する補正データを前記最新の補正データとして更新し、前記最新の補正データに応じた補正後のエンコード値と前記基準値との第２の大小関係が前記第１の大小関係と異なることに応答して、前記最新の補正データの更新を停止する、
ことを特徴とする付記１２記載のオフセット電圧補正方法。
（付記１７）
前記設定する工程では、
前記複数のコンパレータの各々に係る補正データとして前記複数のコンパレータで生じるオフセット電圧が最小となる補正データを選択し、前記補正対象のコンパレータとして前記複数のコンパレータの各々を順番に設定する際に、前記入力信号電圧と比較される参照電圧の電位が高いコンパレータから順番に設定する、
ことを特徴とする付記１１乃至１６の何れか一つに記載のオフセット電圧補正方法。
（付記１８）
前記設定する工程では、
前記複数のコンパレータの各々に係る補正データとして前記複数のコンパレータで生じるオフセット電圧が最大となる補正データを選択し、前記補正対象のコンパレータとして前記複数のコンパレータの各々を順番に設定する際に、前記入力信号電圧と比較される参照電圧の電位が低いコンパレータから順番に設定する、
ことを特徴とする付記１１乃至１６の何れか一つに記載のオフセット電圧補正方法。
（付記１９）
前記制御する工程の前に、前記複数のコンパレータの各々に係る補正データとして所定の補正データを前記記憶部に記憶する工程、
を更に備えることを特徴とする付記１２乃至１８の何れか一つに記載のオフセット電圧補正方法。
【符号の説明】
【０１８６】
１００      ラダー抵抗部
１１０      基準電源
２００      スイッチ部
３００      コンパレータ部
４００      エンコーダ
５００      デジタルアシスト回路
５１０      制御部
５２０      取込部
５３０      コンパレータ出力決定部
５３１      基準値選択部
５３２      比較部
５３３      決定値出力部
５４０      補正データ更新部
５５０      補正データ保持部
５５１      補正データ保持レジスタ
５５２      補正開始位置調整部
６００      データ変換部
７００、８００  オフセット補正部
【図１】
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【図２】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図１０】
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【図１１】
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【図１２】
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【図１５】
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【図１６】
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【図１７】
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【図１９】
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【図３】
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【図９】
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【図１３】
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【図１４】
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【図１８】
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【図２０】
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【図２１】
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