(57)【要約】【課題】回路規模の増大を抑えつつＡ／Ｄ変換時のカウンタ動作によるノイズの発生を低減する。【解決手段】本発明に係る固体撮像装置５０は、複数の画素１０１が行列状に配置された画素アレイ１００と、複数の画素１０１から出力されるアナログ信号を並列にデジタル信号に変換する複数のカラムＡ／Ｄ変換回路１４０と、クロック信号を生成するタイミング制御回路１３０とを備え、複数のカラムＡ／Ｄ変換回路１４０の各々は、前記アナログ信号と前記ランプ波との電位を比較し、比較した結果を示す比較結果信号を生成する比較器１４１と、前記クロック信号をカウントするとともに、比較結果信号が変化する時点での計数値を前記デジタル信号として保持するカラムカウンタ１４２とを有し、カラムカウンタ１４２は、直列に接続された複数のカウンタを含み、複数のカウンタの各々は、隣接する計数値を示す計数コードのハミング距離が１である。【選択図】図１
2012151613.tif 000002
【特許請求の範囲】
【請求項１】
入射光を信号電荷に変換する受光部を有する複数の画素が行列状に配置された画素アレイと、
前記複数の画素から出力されるアナログ信号を並列にデジタル信号に変換する複数のカラムＡ／Ｄ変換回路と、
ランプ波を生成するランプ波発生回路と、
前記複数のカラムＡ／Ｄ変換回路及び前記ランプ波発生回路を制御するとともに、クロック信号を生成するタイミング制御回路と、
前記複数のカラムＡ／Ｄ変換回路で変換された前記デジタル信号を伝送する出力バスとを備え、
前記複数のカラムＡ／Ｄ変換回路の各々は、
前記アナログ信号と前記ランプ波との電位を比較し、比較した結果を示す比較結果信号を生成する比較器と、
前記クロック信号をカウントするとともに、前記比較結果信号が変化する時点での計数値を前記デジタル信号として保持するカラムカウンタとを有し、
前記カラムカウンタは、直列に接続された複数のカウンタを含み、
前記複数のカウンタの各々は、隣接する計数値を示す計数コードのハミング距離が１である
固体撮像装置。
【請求項２】
前記複数のカウンタの一部又は全ては、ジョンソンカウンタであり、
前記複数のカウンタのうち最下位のカウンタのクロック入力端子には、前記クロック信号が供給され、
最下位以外の複数のカウンタのクロック入力端子には、前段のカウンタの最上位ビットの正転又は反転出力信号が供給される
請求項１記載の固体撮像装置。
【請求項３】
前記複数のカウンタのうち最上位のカウンタが１ビットのカウンタであり、他のカウンタが２ビットのジョンソンカウンタである
請求項２記載の固体撮像装置。
【請求項４】
前記複数のカウンタの全ては、２ビットのジョンソンカウンタである
請求項２記載の固体撮像装置。
【請求項５】
前記複数のカウンタに含まれるｎ（ｎは２以上の整数）ビットのジョンソンカウンタは、アップカウントモードとダウンカウントモードとを切り替え可能であり、
前記ｎビットのジョンソンカウンタは、ｎ個のフリップフロップと、選択部とを備え、
前記選択部は、
前記アップカウントモード時には、
前記ｎ個のフリップフロップのうち、最下位ビットのフリップフロップのデータ入力端子を最上位ビットのフリップフロップの反転出力端子に接続し、
前記ｎ個のフリップフロップのうち、前記最下位ビット以外のフリップフロップのデータ入力端子を、当該フリップフロップの前ビットのフリップフロップの正転出力端子に接続し、
前記ダウンカウントモード時には、
前記最上位ビットのフリップフロップのデータ入力端子を、前記最下位ビットのフリップフロップの反転出力端子に接続し、
前記ｎ個のフリップフロップのうち、前記最上位以外のフリップフロップのデータ入力端子を、当該フリップフロップの次ビットのフリップフロップの正転出力端子に接続し、
前記最下位以外の複数のカウンタのクロック入力端子に、前段のカウンタの最上位ビットの正転出力信号を供給する
請求項２〜４のいずれか１項に記載の固体撮像装置。
【請求項６】
前記カラムカウンタは、さらに、ホールドモードを有し、
前記選択部は、前記ホールドモード時には、前記ｎ個のフリップフロップの各々のデータ入力端子を自身の正転出力端子に接続し、
前記タイミング制御回路は、前記カラムカウンタを前記アップカウントモード及び前記ダウンカウントモードの一方から他方へ切り替える際に、前記カラムカウンタをホールドモードにしたうえで、当該切り替えを行う
請求項５記載の固体撮像装置。
【請求項７】
前記複数のカウンタの一部又は全ては、グレイコードカウンタであり、
前記複数のカウンタのうち最下位のカウンタのクロック入力端子には、前記クロック信号が供給され、
最下位以外のカウンタのクロック入力端子には、前段のカウンタの最上位ビットの正転又は反転出力信号が供給される
請求項１記載の固体撮像装置。
【請求項８】
前記複数のカウンタのうち最上位のカウンタが１ビットのカウンタであり、他のカウンタが２ビットのグレイコードカウンタである
請求項７記載の固体撮像装置。
【請求項９】
前記複数のカウンタの全ては、２ビットのグレイコードカウンタである
請求項７記載の固体撮像装置。
【請求項１０】
前記複数のカラムＡ／Ｄ変換回路の各々は、さらに、前記カラムカウンタの計数値を保持するデジタルメモリを備え、
前記デジタルメモリに保持されている計数値が前記出力バスに出力される
請求項１〜９のいずれか１項に記載の固体撮像装置。
【請求項１１】
前記固体撮像装置は、
前記出力バスを含み、前記複数のカラムＡ／Ｄ変換回路で変換された前記デジタル信号を伝送する複数の出力バスを備える
請求項１〜１０のいずれか１項に記載の固体撮像装置。
【請求項１２】
前記固体撮像装置は、さらに、
前記出力バスにより伝送された前記計数コードを別の計数コードに変換するコード変換回路を備える
請求項１〜１１のいずれか１項に記載の固体撮像装置。
【請求項１３】
前記コード変換回路は、前記出力バスにより伝送された前記計数コードをバイナリコードに変換する
請求項１２記載の固体撮像装置。
【請求項１４】
前記画素アレイと、前記カラムＡ／Ｄ変換回路とは別チップに形成されている
請求項１〜１３のいずれか１項に記載の固体撮像装置。
【請求項１５】
請求項１〜１４のいずれか１項に記載の固体撮像装置を備える
撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、固体撮像装置及び撮像装置に関し、特に、複数の画素から出力されるアナログ信号を並列にデジタル信号に変換する複数のカラムＡ／Ｄ変換回路を備える固体撮像装置に関する。
【背景技術】
【０００２】
近年、イメージセンサとしてＣＣＤ（Ｃｈａｒｇｅ  Ｃｏｕｐｌｅｄ  Ｄｅｖｉｃｅ：電荷結合素子）型センサ（以後「ＣＣＤセンサ」と称する）、及び、ロジックＬＳＩに使われている標準プロセスを活用したＭＯＳ（Ｍｅｔａｌ−Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型センサ（以後「ＭＯＳセンサ」と称する）を用いた固体撮像装置が広く使われている。これらの固体撮像装置は、入射光をその光量に応じた信号電荷に変換する受光部を備えた複数の画素を備える。この複数の画素は、１次元又は２次元のアレイ状に配列されている。また、ＣＣＤセンサでは、信号電荷を信号電圧に変換する電荷検出部が画素外に形成されている。一方、ＭＯＳセンサでは、当該電荷検出部は画素内に形成されている。
【０００３】
これらの画素から出力されるアナログ信号は必要に応じてＡ／Ｄ変換回路にてデジタル信号に変換する必要がある。これらの固体撮像装置が搭載するＡ／Ｄ変換回路に用いられるＡ／Ｄ変換方式として、多数の方式が提案されている。当該多数の方式は、例えば、パイプライン型Ａ／Ｄ変換方式、１ラインの画素データを同時並列的にＡ／Ｄ変換するカラムＡ／Ｄ変換方式、及び、全ての画素データを同時並列的にＡ／Ｄ変換する方式などである。
【０００４】
カラムＡ／Ｄ変換方式の一例として、各カラムＡ／Ｄ変換器がカウンタ回路を有する方式が特許文献１に示されている。また、当該カウンタ回路として、計数値を保持したままアップカウントとダウンカウントとを切り替えることが可能なリップルカウンタ回路を用いる構成が特許文献２に示されている。
【０００５】
図２１は、特許文献２に記載された従来の固体撮像素子１０の構成を示す図である。また図２２は従来の固体撮像素子の動作波形を示す図である。同図を用いて従来の固体撮像素子１０について説明する。
【０００６】
この固体撮像素子１０は、画素アレイ部１１と、行走査回路１２と、列走査回路１３と、タイミング制御回路１４と、ＡＤＣ群１５と、ＤＡＣ（デジタル−アナログ変換回路）１６と、データ出力回路１７とを有する。
【０００７】
画素アレイ部１１には、単位画素１１１がマトリクス状に配置されている。
【０００８】
ＡＤＣ群１５は、画素配列の各列に対応して配置されているＡＤＣ（Ａ／Ｄ変換回路）１５Ａを含む。ＡＤＣ１５Ａは、コンパレータ（ＣＭＰ）１５１と、非同期アップ／ダウンカウンタ（ＣＮＴ：以下、カラムカウンタとも呼ぶ）１５２と、スイッチ１５４とを含む。コンパレータ１５１は、ＤＡＣ１６により生成されせたランプ波形ＲＡＭＰと、単位画素１１１から得られるアナログ信号とを比較する。カウンタ１５２は、コンパレータ１５１の出力及びクロック信号ＣＫを受けてアップダウンカウント（またはダウンカウント）を行うとともに、カウント値を保持する機能を有する。
【０００９】
保持回路としての機能を有するカウンタ１５２は、初期時にはたとえばアップカウント（またはダウンカウント）状態に有り、リセットカウントを行い、対応するコンパレータ１５１の出力信号が反転すると、アップカウント動作を停止し、カウント値を保持する。このリセットカウント期間は、単位画素１１１のリセット成分を読み出している。
【００１０】
カウンタ１５２は、その後、ダウンカウント（またはアップカウント）状態となり、入射光量に対応したデータカウントを行い、対応するコンパレータ１５１の出力信号が反転すると、比較期間に応じたカウント値が保持される。
【００１１】
保持されたカウント値は、列走査回路１３により走査され、デジタル信号として、データ転送線１８を経てデータ出力回路１７に入力される。
【先行技術文献】
【特許文献】
【００１２】
【特許文献１】特開２００５−３２３３３１号公報
【特許文献２】特開２００９−８９０６６号公報
【発明の概要】
【発明が解決しようとする課題】
【００１３】
一般にカラムＡ／Ｄ変換方式では、画素アレイの列ごとにカラムＡ／Ｄ変換回路（カラムＡ／Ｄ変換器）が設けられている。そして画素アレイの列数と等しい数のカラムＡ／Ｄ変換回路が同時に動作する。そのため、Ａ／Ｄ変換動作の際にカラムＡ／Ｄ変換回路を構成する各カラムカウンタが発生するノイズをＮＣＮＴとし、画素アレイの列数をＭＣとすると、カラムカウンタが発生するノイズの総和はＮＣＮＴ×√ＭＣとなる。一般に１０Ｍピクセル以上の画素数をもつ画素アレイではその列数は数千列となるため、カラムカウンタの動作ノイズの影響は大きい。よって、カラムカウンタの動作ノイズを低減することにより良好な画像が得られる。
【００１４】
また、カラムＡ／Ｄ変換回路のレイアウトは画素ピッチに従い大きな制約を受けるため、複雑な回路構成をとることができない。その点においては従来のカラムカウンタは、その構成素子数は比較的少なく単純な構成であるリップルカウンタを用いているため、カラムＡ／Ｄ変換回路を構成するには適している。一方で、リップルカウンタはバイナリカウンタであるためカウント動作における低ノイズ化が考慮されていない。ｎビットのバイナリカウンタが０から最大値までカウント動作する際のデータの反転回数は（２１＋２２＋・・・＋２ｎ−ｎ）回となり、同時に変化する最大ビット数はｎ個となる。
【００１５】
また、一般に低ノイズなカウンタとして、隣接する計数コードのデータ変化量が常に１、つまりハミング距離が１であるグレイコードカウンタが知られている。ｎビットのグレイコードカウンタが０から最大値までカウント動作する際のデータ反転回数は２ｎ−１回であり、同時に変化する最大ビット数は１である。このように、グレイコードカウンタは、バイナリカウンタと比べデータ変化回数が約１／２であり、同時に変化する最大ビット数が１／ｎである。
【００１６】
しかしながらｎビットグレイコードカウンタでは、各ビットの状態遷移を行うために全ビットの前状態が必要である。このため、各フリップフロップの入力端子にはｎ入力１出力の論理回路を付加する必要がある。これにより、その構成は複雑になり、かつ構成素子数も非常に多くなる。そのため、このようなグレイコードカウンタは、レイアウトに対して画素ピッチの制約を大きく受けるカラムＡ／Ｄ変換回路の構成要素としては適さない。
【００１７】
また、グレイコードカウンタと同様にハミング距離が１であるカウンタとして、ジョンソンカウンタが知られている。ジョンソンカウンタは、リップルカウンタと同様にその構成が単純であるが、ｎビットのリップルカウンタが２ｎ進カウンタを構成できるのに対して、ｎビットのジョンソンカウンタは２ｎ進カウンタとなる。例えば、１０ビット精度のカラムＡ／Ｄ変換回路を構成するカラムカウンタは２１０進カウンタが必要である。従来技術に係るカラムカウンタでは１０個のフリップフロップで２１０個の状態を表すことができるが、ジョンソンカウンタを用いた場合、２９個のフリップフロップが必要となる。よって回路規模が非常に大きくなる。
【００１８】
本発明の目的は、回路規模の増大を抑えつつＡ／Ｄ変換時のカウンタ動作によるノイズの発生を低減できる固体撮像装置及び撮像装置を提供することを目的とする。
【課題を解決するための手段】
【００１９】
上記目的を達成するために、本発明の一形態に係る固体撮像装置は、入射光を信号電荷に変換する受光部を有する複数の画素が行列状に配置された画素アレイと、前記複数の画素から出力されるアナログ信号を並列にデジタル信号に変換する複数のカラムＡ／Ｄ変換回路と、ランプ波を生成するランプ波発生回路と、前記複数のカラムＡ／Ｄ変換回路及び前記ランプ波発生回路を制御するとともに、クロック信号を生成するタイミング制御回路と、前記複数のカラムＡ／Ｄ変換回路で変換された前記デジタル信号を伝送する出力バスとを備え、前記複数のカラムＡ／Ｄ変換回路の各々は、前記アナログ信号と前記ランプ波との電位を比較し、比較した結果を示す比較結果信号を生成する比較器と、前記クロック信号をカウントするとともに、前記比較結果信号が変化する時点での計数値を前記デジタル信号として保持するカラムカウンタとを有し、前記カラムカウンタは、直列に接続された複数のカウンタを含み、前記複数のカウンタの各々は、隣接する計数値を示す計数コードのハミング距離が１である。
【００２０】
この構成によれば、本発明の一形態に係る固体撮像装置では、カラムカウンタは、直列に接続された、ハミング距離が１の複数のカウンタで構成されている。これにより、本発明の一形態に係る固体撮像装置は、回路規模の増大を抑えつつＡ／Ｄ変換時のカウンタ動作によるノイズの発生を低減できる。
【００２１】
また、前記複数のカウンタの一部又は全ては、ジョンソンカウンタであり、前記複数のカウンタのうち最下位のカウンタのクロック入力端子には、前記クロック信号が供給され、最下位以外の複数のカウンタのクロック入力端子には、前段のカウンタの最上位ビットの正転又は反転出力信号が供給されてもよい。
【００２２】
また、前記複数のカウンタのうち最上位のカウンタが１ビットのカウンタであり、他のカウンタが２ビットのジョンソンカウンタであってもよい。
【００２３】
この構成によれば、回路規模の増大を抑えつつ、ノイズの発生を低減できる奇数ビットのカラムカウンタを実現できる。
【００２４】
また、前記複数のカウンタの全ては、２ビットのジョンソンカウンタであってもよい。
【００２５】
この構成によれば、回路規模の増大を抑えつつ、ノイズの発生を低減できる偶数ビットのカラムカウンタを実現できる。
【００２６】
また、前記複数のカウンタに含まれるｎ（ｎは２以上の整数）ビットのジョンソンカウンタは、アップカウントモードとダウンカウントモードとを切り替え可能であり、前記ｎビットのジョンソンカウンタは、ｎ個のフリップフロップと、選択部とを備え、前記選択部は、前記アップカウントモード時には、前記ｎ個のフリップフロップのうち、最下位ビットのフリップフロップのデータ入力端子を最上位ビットのフリップフロップの反転出力端子に接続し、前記ｎ個のフリップフロップのうち、前記最下位ビット以外のフリップフロップのデータ入力端子を、当該フリップフロップの前ビットのフリップフロップの正転出力端子に接続し、前記ダウンカウントモード時には、前記最上位ビットのフリップフロップのデータ入力端子を、前記最下位ビットのフリップフロップの反転出力端子に接続し、前記ｎ個のフリップフロップのうち、前記最上位以外のフリップフロップのデータ入力端子を、当該フリップフロップの次ビットのフリップフロップの正転出力端子に接続し、前記最下位以外の複数のカウンタのクロック入力端子に、前段のカウンタの最上位ビットの正転出力信号を供給してもよい。
【００２７】
この構成によれば、回路規模の増大を抑えつつ、ノイズの発生を低減できる、アップカウントモードとダウンカウントモードとを切り替え可能なカラムカウンタを実現できる。
【００２８】
また、前記カラムカウンタは、さらに、ホールドモードを有し、前記選択部は、前記ホールドモード時には、前記ｎ個のフリップフロップの各々のデータ入力端子を自身の正転出力端子に接続し、前記タイミング制御回路は、前記カラムカウンタを前記アップカウントモード及び前記ダウンカウントモードの一方から他方へ切り替える際に、前記カラムカウンタをホールドモードにしたうえで、当該切り替えを行ってもよい。
【００２９】
この構成によれば、回路規模の増大を抑えつつ、ノイズの発生を低減できる、クロック信号が変化した際にも計数値を保持するホールドモードを有するカラムカウンタを実現できる。
【００３０】
また、前記複数のカウンタの一部又は全ては、グレイコードカウンタであり、前記複数のカウンタのうち最下位のカウンタのクロック入力端子には、前記クロック信号が供給され、最下位以外のカウンタのクロック入力端子には、前段のカウンタの最上位ビットの正転又は反転出力信号が供給されてもよい。
【００３１】
また、前記複数のカウンタのうち最上位のカウンタが１ビットのカウンタであり、他のカウンタが２ビットのグレイコードカウンタであってもよい。
【００３２】
この構成によれば、回路規模の増大を抑えつつ、ノイズの発生を低減できる奇数ビットのカラムカウンタを実現できる。
【００３３】
また、前記複数のカウンタの全ては、２ビットのグレイコードカウンタであってもよい。
【００３４】
この構成によれば、回路規模の増大を抑えつつ、ノイズの発生を低減できる偶数ビットのカラムカウンタを実現できる。
【００３５】
また、前記複数のカラムＡ／Ｄ変換回路の各々は、さらに、前記カラムカウンタの計数値を保持するデジタルメモリを備え、前記デジタルメモリに保持されている計数値が前記出力バスに出力されてもよい。
【００３６】
この構成によれば、本発明の一形態に係る固体撮像装置は、Ａ／Ｄ変換処理と、メモリに保持された計数値を外部に出力する処理とを並列して行うことができる。これにより、本発明の一形態に係る固体撮像装置は、高速化を実現できる。
【００３７】
また、前記固体撮像装置は、前記出力バスを含み、前記複数のカラムＡ／Ｄ変換回路で変換された前記デジタル信号を伝送する複数の出力バスを備えてもよい。
【００３８】
この構成によれば、本発明の一形態に係る固体撮像装置は、複数の計測値を同時に外部に出力できる。これにより、本発明の一形態に係る固体撮像装置は、高速化を実現できる。
【００３９】
また、前記固体撮像装置は、さらに、前記出力バスにより伝送された前記計数コードを別の計数コードに変換するコード変換回路を備えてもよい。
【００４０】
この構成によれば、本発明の一形態に係る固体撮像装置は、所定の形式に変換したコードを外部に出力できる。これにより、当該固体撮像装置は、当該固体撮像装置の後段に接続される画像処理部等の処理量を低減できる。
【００４１】
また、前記コード変換回路は、前記出力バスにより伝送された前記計数コードをバイナリコードに変換してもよい。
【００４２】
また、前記画素アレイと、前記カラムＡ／Ｄ変換回路とは別チップに形成されていてもよい。
【００４３】
この構成によれば、画素アレイとカラムＡＤ変換回路とを異なる半導体プロセスで製造できる。
【００４４】
なお、本発明は、このような固体撮像装置として実現できるだけでなく、このような固体撮像装置の機能の一部又は全てを実現する半導体集積回路（ＬＳＩ）として実現したり、このような固体撮像装置を備える撮像装置として実現できる。
【発明の効果】
【００４５】
以上より、本発明は、回路規模の増大を抑えつつＡ／Ｄ変換時のカウンタ動作によるノイズの発生を低減できる固体撮像装置及び撮像装置を提供できる。
【図面の簡単な説明】
【００４６】
【図１】本発明の第１の実施形態に係る固体撮像装置の構成例を示すブロック図である。
【図２】本発明の第１の実施形態に係る固体撮像装置によるＡ／Ｄ変換動作のタイミングチャートである。
【図３】本発明の第１の実施形態に係るカラムカウンタの構成例を示すブロック図である。
【図４Ａ】本発明の第１の実施形態に係るカラムカウンタの構成例を示すブロック図である。
【図４Ｂ】本発明の第１の実施形態に係るカラムカウンタの構成例を示すブロック図である。
【図５】本発明の第１の実施形態に係る２ビットジョンソンカウンタの構成例を示す回路図である。
【図６Ａ】本発明の第１の実施形態に係る２ビットジョンソンカウンタのアップカウントモードにおける等価回路を示す図である。
【図６Ｂ】本発明の第１の実施形態に係る２ビットジョンソンカウンタのアップカウントモードにおけるタイミングチャートである。
【図７Ａ】本発明の第１の実施形態に係る２ビットジョンソンカウンタのダウンカウントモードにおける等価回路を示す図である。
【図７Ｂ】本発明の第１の実施形態に係る２ビットジョンソンカウンタのダウンカウントモードにおけるタイミングチャートである。
【図８Ａ】本発明の第１の実施形態に係る１ビットジョンソンカウンタの回路図である。
【図８Ｂ】本発明の第１の実施形態に係る１ビットジョンソンカウンタのタイミングチャートである。
【図９Ａ】本発明の第１の実施形態に係る４ビットカラムカウンタの回路図である。
【図９Ｂ】本発明の第１の実施形態に係る、比較例における４ビットカラムカウンタの回路図である。
【図１０Ａ】本発明の第１の実施形態に係る４ビットカラムカウンタのタイミングチャートである。
【図１０Ｂ】本発明の第１の実施形態に係る、比較例における４ビットカラムカウンタのタイミングチャートである。
【図１１Ａ】本発明の第１の実施形態に係る５ビットカラムカウンタの回路図である。
【図１１Ｂ】本発明の第１の実施形態に係る、比較例における５ビットカラムカウンタの回路図である。
【図１２Ａ】本発明の第１の実施形態に係る５ビットカラムカウンタのタイミングチャートである。
【図１２Ｂ】本発明の第１の実施形態に係る、比較例における５ビットカラムカウンタのタイミングチャートである。
【図１３】本発明の第１の実施形態に係る、２ビットジョンソンカウンタと２ビットバイナリカウンタとのコードを示す図である。
【図１４Ａ】本発明の第１の実施形態に係る出力回路のブロック図である。
【図１４Ｂ】本発明の第１の実施形態に係る出力回路のブロック図である。
【図１５】本発明の第１の実施形態に係る偶数ビットコード変換回路の回路図である。
【図１６】本発明の第１の実施形態の変形例に係る固体撮像装置の構成例を示すブロック図である。
【図１７】本発明の第２の実施形態に係る固体撮像装置のブロック図である。
【図１８】本発明の第２の実施形態に係る固体撮像装置のタイミングチャートである。
【図１９】本発明の第３の実施形態に係る固体撮像装置のブロック図である。
【図２０】本発明の実施形態に係る撮像装置のブロック図である。
【図２１】従来の固体撮像装置のブロック図である。
【図２２】従来の固体撮像装置のタイミングチャートである。
【発明を実施するための形態】
【００４７】
以下、本発明に係る固体撮像装置の実施の形態について、図面を参照しながら詳細に説明する。
【００４８】
（第１の実施形態）
本発明の第１の実施形態に係る固体撮像装置では、カラムカウンタは、直列に接続された、ハミング距離が１の複数のカウンタで構成されている。これにより、本発明の第１の実施形態に係る固体撮像装置は、回路規模の増大を抑えつつＡ／Ｄ変換時のカウンタ動作によるノイズの発生を低減できる。
【００４９】
図１は、本発明の第１の実施形態に係る固体撮像装置５０の構成を示す図である。図２は、本発明の第１の実施形態に係る固体撮像装置５０の動作を示すタイミングチャートである。
【００５０】
図１に示す本発明の第１の実施形態に係る固体撮像装置５０は、ＭＯＳイメージセンサである。この固体撮像装置５０は、撮像部としての画素アレイ１００と、垂直選択回路１１０と、水平選択回路１２０と、タイミング制御回路１３０と、複数のカラムＡ／Ｄ変換回路１４０と、Ｄ／Ａ変換回路１５０と、コード変換回路を含む出力回路１６０とを有する。
【００５１】
画素アレイ１００は、行列状に配置されている複数の画素１０１を含む。複数の画素１０１の各々は、入射光を信号電荷に変換する受光部であるフォトダイオードを含む。
【００５２】
また、画素アレイ１００は、複数の垂直信号線１０２と、複数の制御信号線１０３とを含む。複数の垂直信号線１０２は、列毎に設けられており、対応する列で共通に用いられる出力線である。制御信号線１０３は、行毎に設けられており、対応する行で共通に用いられる。
【００５３】
垂直選択回路１１０は、画素アレイ１００の画素１０１を、制御信号線１０３を通じて行ごとに一括で制御することで、画素１０１のリセット動作及び信号出力動作を制御する。
【００５４】
複数のカラムＡ／Ｄ変換回路１４０は、複数の画素１０１から出力されるアナログ信号を並列にデジタル信号に変換する。具体的には、カラムＡ／Ｄ変換回路１４０の各々は、画素アレイ１００の列ごとに配置されている。各カラムＡ／Ｄ変換回路１４０の入力端子には、対応する垂直信号線１０２が接続されている。また、各カラムＡ／Ｄ変換回路１４０の出力端子は出力バス１７０に接続されている。このカラムＡ／Ｄ変換回路１４０は、垂直信号線１０２のアナログ信号をデジタル信号（デジタルコード）に変換する。
【００５５】
水平選択回路１２０は、各カラムＡ／Ｄ変換回路１４０により変換されたデジタル信号を出力バス１７０に順次読み出す。出力バス１７０は、複数のカラムＡ／Ｄ変換回路１４０で変換されたデジタル信号を伝送する。
【００５６】
出力回路１６０は、各カラムＡ／Ｄ変換回路１４０から出力バス１７０を通して読み出されたデジタルコードを別のデジタルコードに変換して外部へ出力する。
【００５７】
タイミング制御回路１３０は、垂直選択回路１１０、水平選択回路１２０、Ｄ／Ａ変換回路１５０及び各カラムＡ／Ｄ変換回路１４０を制御するための内部クロック及び制御信号を生成する。具体的には、タイミング制御回路１３０は、リセット信号ＲＳＴ、カウントモード制御信号ＵＤ、ホールド制御信号ＨＬＤ、及び、カウンタクロック信号ＣＫを生成する。
【００５８】
Ｄ／Ａ変換回路１５０は、ランプ波ＲＡＭＰを生成するランプ波発生回路である。
【００５９】
各カラムＡ／Ｄ変換回路１４０は、比較器１４１と、Ｎビットカラムカウンタ回路であるカラムカウンタ１４２と、出力スイッチ１４３とを備える。
【００６０】
比較器１４１は、複数の画素１０１から出力されるアナログ信号とランプ波ＲＡＭＰとの電位を比較し、比較した結果を示す比較結果信号を生成する。具体的には、比較器１４１の一方の入力端子は、画素アレイ１００の垂直信号線１０２に接続されており、当該一方の入力端子には画素１０１の出力信号が入力される。また、比較器１４１の他方の入力端子は、Ｄ／Ａ変換回路１５０出力信号線であるＲＡＭＰ信号線が接続されており、当該他方の入力端子にはランプ波ＲＡＭＰが入力される。
【００６１】
カラムカウンタ１４２は、カウンタクロック信号ＣＫをカウントするとともに、比較器１４１により出力される比較結果信号が変化する時点での計数値をデジタル信号（計数コード）として保持する。
【００６２】
例えば、カラムカウンタ１４２は、図３に示すように複数のジョンソンカウンタが直列に接続された構成である。また、当該カラムカウンタ１４２の計数コードは従来例におけるカラムカウンタである非同期バイナリカウンタ（リップルカウンタ）が生成するバイナリコードとは異なる。
【００６３】
各カラムカウンタ１４２には、タイミング制御回路１３０から供給されるリセット信号ＲＳＴ、カウントモード制御信号ＵＤ、ホールド制御信号ＨＬＤ及びカウンタクロック信号ＣＫが入力される。リセット信号ＲＳＴはカウンタを初期化するための信号である。カウントモード制御信号ＵＤ及びホールド制御信号ＨＬＤは、アップカウントモードとダウンカウントモードとホールドモードとの切り替えを制御するための信号である。
【００６４】
出力スイッチ１４３は、水平選択回路１２０により制御され、カラムカウンタ１４２に保持された計数値を順次出力バス１７０に出力する。また、コード変換回路を含む出力回路１６０は、出力バス１７０に出力されたカラムカウンタ１４２の計数コードをバイナリコードに変換し、変換したバイナリコードを出力する。
【００６５】
なお、カラムカウンタ１４２及び出力回路１６０の詳細については後述する。
【００６６】
次に、本発明の第１の実施形態に係る固体撮像装置５０の動作について説明する。
【００６７】
先ず、タイミング制御回路１３０により各カラムＡ／Ｄ変換回路１４０のカラムカウンタ１４２及びＤ／Ａ変換回路１５０が初期化される。これにより、カラムカウンタ１４２は予め決められた初期値にリセットされる。また、Ｄ／Ａ変換回路１５０は、ランプ波形ＲＡＭＰの初期電位を各比較器１４１の一方の入力端子に供給する。
【００６８】
次に、タイミング制御回路１３０は、カウントモード制御信号ＵＤ及びホールド制御信号ＨＬＤを制御することで、各カラムカウンタ１４２をダウンカウントモードにセットする。
【００６９】
次に、垂直選択回路１１０は、ある行の複数の画素１０１を選択するとともに、選択した画素１０１から画素リセット電位を出力させる。これにより、各列の画素リセット電位は、対応する列の垂直信号線１０２を通して、対応する列の比較器１４１のもう一方の入力端子に供給される。
【００７０】
この状態でタイミング制御回路１３０は各カラムカウンタ１４２にカウンタクロック信号ＣＫを供給する。これにより、カラムカウンタ１４２は、カウンタクロック信号ＣＫの計数を開始する。また、タイミング制御回路１３０は、カウンタクロック信号ＣＫに同期してＤ／Ａ変換回路１５０がランプ波形ＲＡＭＰを生成するよう制御する。
【００７１】
次いで、ある列の比較器１４１に入力される画素リセット電位とランプ波形ＲＡＭＰとの電位の大小関係が入れ替わると、その比較器１４１の出力信号が反転する。これにより、その列のカラムカウンタ１４２へのカウンタクロック信号ＣＫがマスクされる。よって、その列のカラムカウンタ１４２は比較器１４１の出力信号が反転した時点での計数値を保持する。ここで、Ｄ／Ａ変換回路１５０が生成するランプ波形ＲＡＭＰと、タイミング制御回路１３０が生成するカウンタクロック信号ＣＫとは互いに同期しているため、選択された画素１０１から出力される画素リセット電圧に対応した計数値がカラムカウンタ１４２に保持される。
【００７２】
タイミング制御回路１３０は、予め決められたパルス数を出力するとカウンタクロック信号ＣＫを停止するとともに、それに同期してＤ／Ａ変換回路１５０によるランプ波形ＲＡＭＰの出力を停止させる。
【００７３】
次に、タイミング制御回路１３０は、Ｄ／Ａ変換回路１５０を初期化する。これにより、各比較器１４１の一方の入力端子には再びランプ電圧の初期値が供給される。
【００７４】
次に、タイミング制御回路１３０は、カウントモード制御信号ＵＤ及びＨＯＬＤ信号を制御することで、各カラムカウンタ１４２をアップカウントモードにセットする。
【００７５】
次に、垂直選択回路１１０は、選択している画素１０１に、入射光量に応じた画素信号電位を出力させる。これにより、各列の画素信号電位は、対応する列の垂直信号線１０２を通して、対応する列の比較器１４１のもう一方の入力端子に供給される。この画素信号電位は画素リセット電位をオフセットにもつ。この状態でタイミング制御回路１３０は各カラムカウンタ１４２にカウンタクロック信号ＣＫを供給する。これにより、カラムカウンタ１４２は、カウンタクロック信号ＣＫの計数を開始する。また、タイミング制御回路１３０は、カウンタクロックに同期してＤ／Ａ変換回路１５０がランプ波形ＲＡＭＰを生成するよう制御する。
【００７６】
次いで、ある列の比較器１４１に入力される画素信号とランプ波形ＲＡＭＰとの大小関係が入れ替わると、その比較器１４１の出力信号が反転する。これにより、その列のカラムカウンタ１４２へ供給されるカウンタクロック信号ＣＫがマスクされる。よって、その列のカラムカウンタ１４２は比較器１４１の出力信号が反転した時点での計数値を保持する。ここで保持されている計数値は、カラムカウンタ１４２の初期値をＣＩＮＩＴとし、画素リセット電位に対応する計数値をＣＲＳＴとし、画素信号電位に対応する計数値をＣＳＩＧとすると、ＣＩＮＩＴ−ＣＲＳＴ＋ＣＳＩＧとなる。つまり以上の動作により、画素リセット電位と画素信号電位との差分つまり入射光に応じた画素信号電圧に対応するデジタル値が得られることとなる。
【００７７】
次に、タイミング制御回路１３０は、予め決められたパルス数を出力するとカウンタクロック信号ＣＫを停止するとともに、それに同期してＤ／Ａ変換回路１５０によるランプ波形ＲＡＭＰの出力を停止させる。以上により、画素信号のＡ／Ｄ変換が完了する。また、以上の動作は各列で同時並列的に行われる。
【００７８】
次に、各カラムカウンタ１４２に保持された計数値は水平選択回路１２０により順次出力バス１７０に読み出される。そして、読み出された計数値は、出力回路１６０に供給される。出力回路１６０は、コード変換回路を有しており、カラムカウンタ１４２の計数コードをバイナリコードに変換し、変換したバイナリコードを出力する。
【００７９】
次に、カラムカウンタ１４２について詳細を説明する。
【００８０】
図３は、本発明の第１の実施形態に係るカラムカウンタ１４２のブロック図である。本発明の第１の実施形態に係るカラムカウンタ１４２は、直列に接続されたｎ個のジョンソンカウンタ３０１を含む。各ジョンソンカウンタ３０１は、隣接する計数値を示す計数コードのハミング距離が１である。また、各ジョンソンカウンタ３０１は、カウントモード制御信号ＵＤによりアップカウントモードとダウンカウントモードとを切り替え可能である。
【００８１】
ｎ個のジョンソンカウンタ３０１は、それぞれＭ１〜Ｍｎビットで構成される。また、ｎ個のジョンソンカウンタ３０１は、そのクロック入力端子ＣＫに供給されるクロック信号が変化した際にも計数を保持するホールドモードを有している。このホールドモードへの切り替えは、ホールド制御信号ＨＬＤにより制御される。また、ｎ個のジョンソンカウンタ３０１は、リセット信号ＲＳＴによりカウント値を予め決められた初期値に初期化する機能を有する。
【００８２】
最下位のジョンソンカウンタ３０１のクロック入力端子ＣＫには図１におけるカウンタクロック信号ＣＫが供給される。ｘ段目（ｘは１〜ｎ−１）ジョンソンカウンタ３０１の出力端子Ｏは次段（ｘ＋１段目）のジョンソンカウンタ３０１のクロック入力端子ＣＫに接続される。言い換えると、最下位以外の複数のジョンソンカウンタ３０１のクロック入力端子ＣＫには、前段のジョンソンカウンタ３０１の最上位ビットの正転（非反転）又は反転出力信号が供給される。よって、カラムカウンタ１４２は、２ｎ×（Ｍ１×Ｍ２×…×Ｍｎ）進カウンタとなる。ここでカラムカウンタ１４２を構成するｎ個のジョンソンカウンタ３０１のビット数Ｍ１〜Ｍｎは全て又はその幾つかが同じビット数でもかまわない。
【００８３】
ここでは、
（ａ）Ｍ１〜Ｍｎが全て２
（ｂ）Ｍ１〜Ｍｎ−１が全て２かつＭｎが１
の場合をそれぞれ説明する。
【００８４】
上記（ａ）の場合では、カラムカウンタ１４２は、２ｎビットで構成される２２ｎ進カウンタである。また、当該カラムカウンタ１４２は、２ｎビットバイナリカウンタと同様に２ｎビットで表される全てのコードを使用するフィルドコードカウンタである。
【００８５】
上記（ｂ）の場合では、カラムカウンタ１４２は、２ｎ＋１ビットで構成される２２ｎ＋１進カウンタである。また、当該カラムカウンタ１４２は、２ｎ＋１ビットバイナリカウンタと同様に２ｎ＋１ビットで表される全てのコードを使用するフィルドコードカウンタである。
【００８６】
図４Ａは、上記（ａ）の場合におけるカラムカウンタ１４２のブロック図である。また、図４Ｂは、上記（ｂ）の場合におけるカラムカウンタ１４２のブロック図である。
【００８７】
図４Ａ及び図４Ｂに示すように、最下位のジョンソンカウンタ４０１のクロック入力端子ＣＫにはカウンタクロック信号ＣＫが供給され、他のジョンソンカウンタ４０２及び４０３のクロック入力端子ＣＫには前段のジョンソンカウンタの出力端子Ｏが接続される。
【００８８】
次に、本発明の第１の実施形態に係るカラムカウンタ１４２の構成要素である２ビットＵ／Ｄジョンソンカウンタ４０１について説明する。
【００８９】
図５は、本発明の第１の実施形態に係る２ビットＵ／Ｄジョンソンカウンタ４０１の回路例を示す図である。なお、２ビットＵ／Ｄジョンソンカウンタ４０２の構成も同様である。
【００９０】
図５に示すように、２ビットＵ／Ｄジョンソンカウンタ４０１は、第０ビットを表すフリップフロップ５０１と、第１ビットを表すフリップフロップ５０２と、マルチプレクサ５０４〜５０７とを備える。
【００９１】
マルチプレクサ５０６及び５０７は、カウントモード制御信号ＵＤにより制御され、アップカウントモードとダウンカウントモードとを切り替えるために用いられる。マルチプレクサ５０４及び５０５は、ホールド制御信号ＨＬＤにより制御され、アップカウントモードとダウンカウントモードとの切り替え時にフリップフロップ５０１及び５０２が保持している値の破壊を回避するために設けられている。これらのマルチプレクサ５０４〜５０７は、本発明の選択部に相当する。
【００９２】
先ずアップカウントモードについて説明する。
【００９３】
図６Ａは、アップカウントモードにおける２ビットＵ／Ｄジョンソンカウンタ４０１の等価回路を示す図である。
【００９４】
アップカウントモードでは、マルチプレクサ５０６はフリップフロップ５０１の正転出力信号Ｑを選択し、マルチプレクサ５０７はフリップフロップ５０２の反転出力信号ＱＢを選択する。また、マルチプレクサ５０４はマルチプレクサ５０７の出力信号を選択し、マルチプレクサ５０５はマルチプレクサ５０６の出力信号を選択する。
【００９５】
よって、アップカウントモード時には、フリップフロップ５０１のデータ入力端子Ｄにはフリップフロップ５０２の反転出力信号が供給され、フリップフロップ５０２のデータ入力端子Ｄにはフリップフロップ５０１の正転出力信号Ｑが供給される。また、次段の２ビットＵ／Ｄジョンソンカウンタ４０２又は１ビットＵ／Ｄジョンソンカウンタ４０３のＣＫ入力端子に接続される出力端子Ｏには、フリップフロップ５０２の反転出力信号ＱＢが供給される。
【００９６】
図６Ｂは、アップカウントモードにおける２ビットＵ／Ｄジョンソンカウンタ４０１のタイミングチャートである。図６Ａに示すように、２ビットＵ／Ｄジョンソンカウンタ４０１では、０〜３までのアップカウントにおけるデータ変化回数は、フリップフロップ５０１が２回、フリップフロップ５０２が１回の計３回であり、最大同時変化ビット数は１ビットである。
【００９７】
次にダウンカウントモードについて説明する。
【００９８】
図７Ａは、ダウンカウントモードにおける２ビットＵ／Ｄジョンソンカウンタ４０１の等価回路を示す図である。
【００９９】
ダウンカウントモードでは、マルチプレクサ５０６はフリップフロップ５０１の反転出力信号ＱＢを選択し、マルチプレクサ５０７はフリップフロップ５０２の正転出力信号Ｑを選択する。また、マルチプレクサ５０４はマルチプレクサ５０７の出力信号を選択し、マルチプレクサ５０５はマルチプレクサ５０６の出力信号を選択する。
【０１００】
よって、ダウンカウントモード時には、フリップフロップ５０１のデータ入力端子Ｄにはフリップフロップ５０２の正転出力信号が供給され、フリップフロップ５０２のデータ入力端子Ｄにはフリップフロップ５０１の反転出力信号が供給される。また、次段の２ビットＵ／Ｄジョンソンカウンタ４０２又は１ビットＵ／Ｄジョンソンカウンタ４０３のＣＫ入力端子に接続される出力端子Ｏには、フリップフロップ５０２の正転出力信号Ｑが供給される。
【０１０１】
図７Ｂは、ダウンカウントモードにおける２ビットＵ／Ｄジョンソンカウンタ４０１のタイミングチャートである。図７Ｂに示すように、２ビットＵ／Ｄジョンソンカウンタ４０１では、３〜０までのダウンカウントにおけるデータ変化回数は、フリップフロップ５０１が２回、フリップフロップ５０２が１回の計３回であり、最大同時変化ビット数は１ビットである。
【０１０２】
なお、ジョンソンカウンタ４０１及び４０２がｎビットの場合、アップカウントモード時には、最下位ビットのフリップフロップのデータ入力端子が最上位ビットのフリップフロップの反転出力端子に接続される。また、最下位ビット以外のフリップフロップのデータ入力端子は、当該フリップフロップの前ビットのフリップフロップの正転出力端子に接続される。また、各ジョンソンカウンタ４０１及び４０２の出力端子Ｏには、最上位ビットのフリップフロップの反転出力端子が接続される。言い換えると、最下位以外の複数のジョンソンカウンタのクロック入力端子には、前段のジョンソンカウンタに含まれる最上位ビットのフリップフロップの反転出力信号が供給される。
【０１０３】
また、ダウンカウントモード時には、最上位ビットのフリップフロップのデータ入力端子は、最下位ビットのフリップフロップの反転出力端子に接続される。また、最上位以外のフリップフロップのデータ入力端子は、当該フリップフロップの次ビットのフリップフロップの正転出力端子に接続される。また、各ジョンソンカウンタ４０１及び４０２の出力端子Ｏには、最上位ビットのフリップフロップの正転出力端子が接続される。言い換えると、最下位以外の複数のジョンソンカウンタのクロック入力端子には、前段のジョンソンカウンタに含まれる最上位ビットのフリップフロップの正転出力信号が供給される。
【０１０４】
最後にアップカウントモードとダウンカウントモードとの切り替えについて説明する。
【０１０５】
前述したように、２ビットＵ／Ｄジョンソンカウンタ４０２のクロック入力端子ＣＫは前段の２ビットＵ／Ｄジョンソンカウンタ４０１又は４０２の出力端子Ｏが接続されている。また、アップカウントモード時には、当該クロック入力端子ＣＫは、前段の上位ビットのフリップフロップ５０１の反転出力端子ＱＢが、ダウンカウントモード時では前段の上位ビットのフリップフロップ５０１の正転出力端子Ｑが接続される。よって、アップカウントモードとダウンカウントモードとの切り替え時にクロック入力端子ＣＫの接続先が変化することとなるためフリップフロップ５０１及び５０２に保持されているデータが書き換わる可能性がある。
【０１０６】
これに対して、本発明の第１の実施形態に係る固体撮像装置５０は、カラムカウンタ１４２をアップカウントモード及びダウンカウントモードの一方から他方へ切り替える際に、ホールド制御信号ＨＬＤによりカラムカウンタ１４２をホールドモードにしたうえで、当該切り替えを行う。
【０１０７】
ホールドモードでは、マルチプレクサ５０４はフリップフロップ５０１の正転出力信号Ｑを選択し、マルチプレクサ５０５はフリップフロップ５０２の正転出力信号Ｑを選択する。よって、フリップフロップ５０１及び５０２のデータ入力端子Ｄにはそれぞれ自身の正転出力端子が接続される。これにより、アップカウントモードとダウンカウントモードとの切り替え時にフリップフロップ５０１及び５０２の保持データが書き換わることを防止できる。
【０１０８】
次に、本発明の第１の実施形態に係るカラムカウンタ１４２の構成要素のひとつである１ビットＵ／Ｄジョンソンカウンタ４０３について説明する。
【０１０９】
図８Ａは、本発明の第１の実施形態に係る１ビットＵ／Ｄジョンソンカウンタ４０３の回路例を示す図である。また、図８Ｂは、１ビットＵ／Ｄジョンソンカウンタ４０３のタイミングチャートである。
【０１１０】
１ビットＵ／Ｄジョンソンカウンタ４０３は、１ビットカウンタであるため、アップカウント及びダウンカウントで同じ動作を行う。しかしながら、前述した２ビットＵ／Ｄジョンソンカウンタ４０１と同様にアップカウントモードとダウンカウントモードとの切り替え時にクロック入力端子ＣＫの接続先が変化するため、フリップフロップ５０３に保持されているデータが書き換わる可能性がある。
【０１１１】
これに対して、本発明の第１の実施形態に係る固体撮像装置５０は、アップカウントモードとダウンカウントモードとの切り替え時に、ホールド制御信号ＨＬＤによりフリップフロップ５０３をホールドモードにする。ホールドモードにおいて、マルチプレクサ５０８はフリップフロップ５０３の正転出力信号を選択する。よって、フリップフロップ５０３のデータ入力端子にはそれ自身の正転出力端子が接続される。これにより、アップカウントモードとダウンカウントモードとの切り替え時にフリップフロップ５０３の保持データが書き換わることを防止できる。
【０１１２】
以上、本発明の第１の実施形態に係るカラムカウンタ１４２の構成要素である、２ビットＵ／Ｄジョンソンカウンタ４０１及び４０２と、１ビットＵ／Ｄジョンソンカウンタ４０３について述べた。以下では、本発明の第１の実施形態に係るカラムカウンタ１４２について比較例と比較しながら説明する。
【０１１３】
なお、以下では、説明を簡略化するため、図４Ａに示すカラムカウンタ１４２の具体例として２個の２ビットＵ／Ｄジョンソンカウンタ４０１及び４０２を備える４ビットカラムカウンタ１４２Ａと、図４Ｂに示すカラムカウンタ１４２の具体例として２個の２ビットＵ／Ｄジョンソンカウンタ４０１及び４０２と１個の１ビットＵ／Ｄジョンソンカウンタ４０３とを備える５ビットカラムカウンタ１４２Ｂについてそれぞれ比較例である４ビットリップルカウンタ６００Ａ及び５ビットリップルカウンタ６００Ｂと比較しながら説明する。
【０１１４】
先ず、本発明の第１の実施形態に係る、２個の２ビットＵ／Ｄジョンソンカウンタ４０１及び４０２から構成される４ビットカラムカウンタ１４２Ａについて説明する。
【０１１５】
先ず回路の構成素子数について比較例と本発明の第１の実施形態とを比較する。図９Ａは、本発明の第１の実施形態に係る４ビットカラムカウンタ１４２Ａの回路図である。図９Ｂは、比較例である４ビットリップルカウンタ６００Ａの回路図である。
【０１１６】
図９Ａに示すように本発明の第１の実施形態に係る４ビットカラムカウンタ１４２Ａは、４個のフリップフロップと、８個のマルチプレクサとを含む。一方、図９Ｂに示す比較例の４ビットリップルカウンタ６００Ａは、４個のフリップフロップと、７個のマルチプレクサとを含む。
【０１１７】
次にｎビット（ｎは偶数）の場合を考える。図９Ａに示すように本発明の第１の実施形態では２ビットＵ／Ｄジョンソンカウンタ４０１及び４０２は、２個のフリップフロップと２個の２入力マルチプレクサとを含む。よって本発明の第１の実施形態に係るｎビット（ｎは偶数）カラムカウンタはｎ個のフリップフロップと２ｎ個の２入力マルチプレクサとを含む。
【０１１８】
図９Ｂに示すように比較例のｎビットＵ／Ｄリップルカウンタでは、最上位ビットを除き各ビットは１個のフリップフロップと２個の２入力マルチプレクサとを含む。また、最上位ビットは１個のフリップフロップと１個の２入力マルチプレクサとを含む。つまり、比較例のｎビットのカラムカウンタは、ｎ個のフリップフロップと２ｎ−１個の２入力マルチプレクサとを含む。
【０１１９】
以上のことより、本発明の第１の実施形態に係るｎビットカラムカウンタ（ｎは偶数）の構成素子数は比較例とほぼ同等であるといえる。
【０１２０】
次に、カウント動作の際のフリップフロップのデータの変化回数及び同時に変化する最大のビット数について、つまりカウント動作におけるフリップフロップのデータが変化することに起因するノイズ量及びそのピーク量について比較例と本発明の第１の実施形態とを比較する。
【０１２１】
先ず、本発明の第１の実施形態に係る４ビットカラムカウンタ１４２Ａのデータ変化回数について説明する。図１０Ａは、本発明の第１の実施形態に係る４ビットカラムカウンタ１４２Ａのアップカウントモードにおけるタイミングチャートである。
【０１２２】
先ず、第０ビット及び第１ビットについて考える。第０及び第１ビットのクロック入力端子にはカウンタクロック信号ＣＫが入力される。本発明の第１の実施形態の例に示すフリップフロップは、図１０Ａに示すように、カウンタクロック信号ＣＫの立下りエッジに同期してデータが変化する。本発明の第１の実施形態に係るカラムカウンタの第０、第１ビットはそれぞれカウンタクロック信号ＣＫの立下りエッジが２回入力されるごとに１回データを変化する。よって、０〜１５（＝２４−１）までカウントするためには、１５（＝２４−１）回のカウンタクロック信号ＣＫの立下りエッジが入力される。図１０Ａに示すように第０ビットは１回目の立下りエッジから変化するため、８（＝２４−１）回データが変化する。第１ビットは２回目の立下りエッジから変化するため、７（＝２４−１−１）回データが変化する。
【０１２３】
次に第２、第３ビットについて考える。アップカウントモードでは第２、第３ビットのクロック入力端子には第１ビットの正転出力信号が入力される。また、ダウンカウントモードでは、当該クロック入力端子には第１ビットの反転出力信号が入力される。よって、０〜１５（＝２４−１）までカウントするためには第２、第３ビットには立下りエッジが３（＝２４−２−１）回入力される。図１０Ａに示すように第２ビットは１回目の立下りエッジから変化するため、２（＝２２−１）回データが変化する。第３ビットは２回目のパルスから変化するため、１（＝２２−１−１）回データが変化する。つまりｎビットカウンタでは０〜２ｎ−１までカウントアップするのにカラムカウンタを構成するｎ個のフリップフロップは（２ｎ＋２ｎ−２＋・・・＋２４＋２２−ｎ／２）回そのデータが変化する。例えば分解能が１０ビットのカラムＡ／Ｄ変換回路は１０ビットのカラムカウンタをもつ。この場合、本発明の第１の実施形態に係るカラムカウンタが０〜１０２３までカウントする間にカラムカウンタの全フリップフロップのデータは合計で１３５９回変化する。これはダウンカウントにおいても同様である。
【０１２４】
次に、本発明の第１の実施形態に係るカラムカウンタにおいて同時に変化する最大のビット数について説明する。
【０１２５】
本発明の第１の実施形態に係るカラムカウンタは、２ビットのジョンソンカウンタを直列に接続した構成である。これにより、偶数ビットから奇数ビットへの桁上がりの際には、つまり該カラムカウンタ１４２を構成するある２ビットのジョンソンカウンタ内の桁上がりの際には、桁上がりするジョンソンカウンタの１ビットのみしか変化しない。また、奇数ビットから偶数ビットへの桁上がりの際には、つまり概カラムカウンタを構成する２ビットのジョンソンカウンタをまたぐ桁上がりの際には、桁上がりが発生する最上位の２ビットジョンソンカウンタから最下位の２ビットジョンソンカウンタのそれぞれ上位ビットのみが変化する。よって、同時にデータが変化する最大ビット数はｎ／２ビットとなる。これはダウンカウントにおいても同様である。
【０１２６】
本発明の第１の実施形態に係る４ビットカラムカウンタ１４２Ａにおける、カラムカウンタのデータ変化により発生するノイズレベルの概略図を図１０Ａのタイミングチャートにあわせて示している。
【０１２７】
次に、比較例の４ビットリップルカウンタ６００Ａのデータ変化回数について説明する。比較例の４ビットリップルカウンタ６００Ａはバイナリカウンタの一種である。比較例の４ビットリップルカウンタ６００Ａのアップカウントモードにおけるタイミングチャートを図１０Ｂに示す。
【０１２８】
先ず第０ビット（最下位ビット）について考える。図１０Ｂに示すように最下位ビットはカウンタクロックの立下りエッジが１回入力されるごとに変化する。よって０〜１５までカウントする間に１５（＝２４−１）回の立下りエッジがあるため１５（＝２４−１）回データは変化する。
【０１２９】
次に第１ビットについて考える。第１ビットでは第０ビットの正転出力信号がクロック入力信号となっているため、７（＝２４−１−１）回の立下りエッジが入力される。つまり０〜１５までカウントする間に７（＝２４−１−１）回データが変化する。同様に第２ビットでは３（＝２２−１）回、第３ビット（最上位ビット）では１（＝２１−１）回データが変化する。
【０１３０】
つまり、ｎビットカウンタでは０〜２ｎ−１までカウントアップするのにカラムカウンタを構成するｎ個のフリップフロップは合計で（２１＋２２＋・・・＋２ｎ−ｎ）回データが変化することとなる。例えば分解能が１０ビットのカラムＡ／Ｄ変換回路は１０ビットのカラムカウンタをもつ。この場合、比較例のリップルカウンタが０〜１０２３までカウントする間にカラムカウンタの全フリップフロップのデータは合計で２０３７回変化する。これはダウンカウントにおいても同様である。
【０１３１】
次に、比較例のリップルカウンタの同時に変化する最大のビット数について説明する。比較例のリップルカウンタはバイナリカウンタであるため、桁上がりの際に桁上がりビットとそれ以下のビットが全て同時に変化する。よって、同時にデータが変化する最大ビット数はｎビットとなる。これはダウンカウントにおいても同様である。
【０１３２】
比較例の４ビットリップルカウンタ６００Ａにおける、データ変化により発生するノイズレベルの模式図を図１０Ｂのタイミングチャートにあわせて示している。
【０１３３】
次に、本発明の第１の実施形態に係るカラムカウンタの具体例である２個の２ビットＵ／Ｄジョンソンカウンタと、１個の１ビットＵ／Ｄジョンソンカウンタとを含む５ビットカラムカウンタ１４２Ｂの例を説明する。
【０１３４】
先ず回路の構成素子数について比較例と本発明の第１の実施形態とを比較する。図１１Ａは、本発明の第１の実施形態に係る５ビットカラムカウンタ１４２Ｂの回路図である。図１１Ｂは、比較例の５ビットリップルカウンタ６００Ｂの回路図である。
【０１３５】
図１１Ａに示すように本発明の第１の実施形態に係る５ビットカラムカウンタ１４２Ｂは、５個のフリップフロップと９個のマルチプレクサとを含む。一方、比較例の５ビットリップルカウンタ６００Ｂは、５個のフリップフロップと９個のマルチプレクサとを含む。
【０１３６】
次に、ｎビット（ｎは奇数）の場合を考える。図１１Ａに示すように本発明の第１の実施形態に係る２ビットＵ／Ｄジョンソンカウンタ４０１及び４０２は、２個のフリップフロップと２個の２入力マルチプレクサとを含む。また、本発明の第１の実施形態に係る１ビットＵ／Ｄジョンソンカウンタ４０３は、１個のフリップフロップと１個の２入力マルチプレクサとを含む。よって、本発明の第１の実施形態に係るｎビット（ｎは奇数）カラムカウンタは、ｎ個のフリップフロップと、２ｎ−１個の２入力マルチプレクサとを含む。
【０１３７】
一方、図１１Ｂに示すように比較例のｎビットのリップルカウンタは、最上位ビットを除き各ビットは１個のフリップフロップと、２個の２入力マルチプレクサとを含む。また、最上位ビットは１個のフリップフロップと１個の２入力マルチプレクサとを含む。つまり、比較例のｎビットのリップルカウンタはｎ個のフリップフロップと２ｎ−１個の２入力マルチプレクサとを含む。以上のことより、本発明の第１の実施形態に係るｎビットカラムカウンタ（ｎは奇数）の構成素子数は比較例と同等である。
【０１３８】
次に、カウント動作の際のフリップフロップのデータの変化回数及び同時に変化する最大のビット数について、つまりカウント動作におけるフリップフロップのデータが変化することに起因するノイズ量及びそのピーク量について比較例と本発明の第１の実施形態とで比較する。
【０１３９】
先ず、本発明の第１の実施形態に係るカラムカウンタのデータ変化回数について説明する。図１２Ａは、本発明の第１の実施形態に係る５ビットカラムカウンタ１４２Ｂのアップカウントモードにおけるタイミングチャートである。
【０１４０】
先ず、第０ビット及び第１ビットについて考える。第０及び第１ビットのクロック入力端子にはカウンタクロック信号ＣＫが入力される。本発明の第１の実施形態の例に示すフリップフロップは、図１２Ａに示すように、カウンタクロック信号ＣＫの立下りエッジに同期してデータが変化する。本発明の第１の実施形態に係るカラムカウンタの第０、第１ビットはそれぞれカウンタクロック信号ＣＫが２パルス入力されるごとに１回データが変化する。よって、０〜３１（＝２５−１）までカウントするためには３１（＝２５−１）回の立下りエッジが入力される。図１２Ａに示すように第０ビットは１回目の立下りエッジから変化するため、１６（＝２５−１）回データが変化する。第１ビットは２回目の立下りエッジから変化するため、１５（＝２５−１−１）回データが変化する。
【０１４１】
次に第２、第３ビットについて考える。アップカウントモードでは第２、第３ビットのクロック入力端子には第１ビットの正転出力信号が入力される。また、ダウンカウントモードでは当該クロック入力端子には第１ビットの反転出力信号が入力される。よって０〜３１（＝２５−１）までカウントするためには第２、第３ビットに入力されるパルスの立下りエッジは７（＝２５−２−１）回となる。図１２Ａに示すように第２ビットは１回目の立下りエッジから変化するため、４（＝２５−３）回データが変化する。第３ビットは２回目の立下りエッジから変化するため、３（＝２５−３−１）回データが変化する。
【０１４２】
次に第５ビットについて説明する。アップカウントモードでは第４ビットのクロック入力端子には第３ビットの正転出力信号が入力される。また、当該クロック入力端子にはダウンカウントモードでは第３ビットの反転出力信号が入力される。よって０〜３１（＝２５−１）までカウントするためには第４ビットに入力される立下りエッジは１（＝２５−４−１）回である。第４ビット（最上位ビット）はクロック入力端子に立下りエッジが１回入力されるごとに１回データを変化させるため、１（＝２５−４−１）回データが変化する。つまり、本発明の第１の実施形態に係るｎビットのカラムカウンタ（ｎは奇数）では０〜２ｎ−１までカウントアップするのにカラムカウンタを構成するｎ個のフリップフロップは（２ｎ＋２ｎ−２＋・・・＋２３＋２１−（（ｎ−１）／２＋１））回そのデータが変化する。例えば分解能が１１ビットのカラムＡ／Ｄ変換回路は１１ビットのカラムカウンタをもつ。この場合、本発明の第１の実施形態に係るカラムカウンタが０〜２０４７までカウントする間にカラムカウンタの全フリップフロップのデータは合計で２７２４回変化する。これはダウンカウントにおいても同様である。
【０１４３】
次に、本発明の第１の実施形態に係るカラムカウンタの同時に変化する最大のビット数について説明する。本発明の第１の実施形態に係るカラムカウンタは、２個の２ビットのジョンソンカウンタと、１個の１ビットのジョンソンカウンタとを直列に接続した構成である。これにより、偶数ビットから奇数ビットへの桁上がりの際には、つまり該カラムカウンタを構成するある２ビットのジョンソンカウンタ内の桁上がりの際には、桁上がりするジョンソンカウンタの１ビットのみしか変化しない。また、奇数ビットから偶数ビットへの桁上がりの際には、つまり概カラムカウンタを構成するジョンソンカウンタをまたぐ桁上がりの際には、桁上がりが発生する最上位のジョンソンカウンタから最下位のジョンソンカウンタのそれぞれ上位ビットのみが変化する。よって、同時にデータが変化する最大ビット数は（ｎ−１）／２＋１ビットとなる。これはダウンカウントにおいても同様である。
【０１４４】
次に、比較例の５ビットリップルカウンタ６００Ｂのデータ変化回数について説明する。比較例の５ビットリップルカウンタ６００Ｂはバイナリカウンタの一種である。比較例の５ビットリップルカウンタ６００Ｂのアップカウントモードにおけるタイミングチャートを図１２Ｂに示す。
【０１４５】
先ず第０ビット（最下位ビット）について考える。図１２Ｂに示すように最下位ビットはカウンタクロック信号ＣＫの立下りエッジが１回入力されるごとに変化する。よって０〜３１までカウントする間に３１（＝２５−１）回の立下りエッジがあるため３１（＝２５−１）回データは変化する。
【０１４６】
次に第１ビットについて考える。第１ビットでは第０ビットの正転出力信号がクロック入力信号となっているため、１５（＝２５−１−１）回の立下りエッジが入力される。つまり０〜３１までカウントする間に１５（＝２５−１−１）回データが変化する。
【０１４７】
同様に第２ビットでは７（＝２５−２−１）回、第３ビットでは３（＝２５−３−１）回、第４ビットでは１（＝２５−４−１）回データが変化する。
【０１４８】
つまりｎビットカウンタでは０〜２ｎ−１までカウントアップするのにリップルカウンタを構成するｎ個のフリップフロップは合計で（２１＋２２＋・・・＋２ｎ−ｎ）回データが変化することとなる。例えば分解能が１１ビットのカラムＡ／Ｄ変換回路は１１ビットのカラムカウンタをもつ。この場合、比較例のリップルカウンタが０〜２０４７までカウントする間にカラムカウンタの全フリップフロップのデータは合計で４０８３回変化する。これはダウンカウントにおいても同様である。
【０１４９】
次に、比較例のリップルカウンタの同時に変化する最大のビット数について説明する。比較例のリップルカウンタはバイナリカウンタである。よって、桁上がりの際に桁上がりビットとそれ以下のビットが全て同時に変化するため同時にデータが変化する最大ビット数はｎビットとなる。これはダウンカウントにおいても同様である。
【０１５０】
比較例の５ビットリップルカウンタ６００Ｂのデータ変化により発生するノイズレベルの模式図を図１２Ｂのタイミングチャートにあわせて示している。
【０１５１】
以上より、本発明の第１の実施形態に係るカラムＡ／Ｄ変換回路１４０を構成するカラムカウンタ１４２は、比較例のリップルカウンタと回路規模はほぼ同等である。また、当該カラムカウンタ１４２は、カウント動作におけるカウンタのデータ変化回数及び同時に変化するビット数、つまり、カウント動作におけるノイズ量及びピークノイズ量を大幅に低減できる。また、カラムカウンタ１４２はデータ変化量が少ないため低消費電力化も期待できる。
【０１５２】
次に、図１に示す出力回路１６０について説明する。前述したように本発明に係るカラムＡ／Ｄ変換回路１４０を構成するカラムカウンタ１４２の計数コードは一般的なコードとは異なる。よってこの計数コードを、本発明に係る固体撮像装置５０の後段に配置されるＤＳＰ回路などが処理できるバイナリコードに変換する必要がある。
【０１５３】
先ず、本発明の第１の実施形態に係るカラムカウンタ１４２のビット数ｎが偶数である場合について説明する。図１３は、本発明の第１の実施形態に係るカラムカウンタ１４２を構成する２ビットジョンソンカウンタと、通常の２ビットバイナリカウンタとのコード比較表である。
【０１５４】
図１３に示すように、本発明の第１の実施形態に係る２ビットジョンソンカウンタの第１ビット（上位ビット）は２ビットバイナリカウンタと同一である。つまり、奇数ビットから偶数ビットへの桁上がりのタイミングはバイナリコードと変わらない。つまり、偶数ビットのみに処理を行うことで、カラムカウンタ１４２の計数コードをバイナリコードに変換できる。
【０１５５】
図１４Ａは、本発明の第１の実施形態に係るｎビット（ｎは偶数）の出力回路１６０の構成を示す図である。図１４Ａに示す出力回路１６０は、コード変換回路４１１と出力バッファ４１２とを含む。コード変換回路４１１は、ｎ／２個の偶数ビットコード変換回路４１３を含む。各コード変換回路４１１は、対応する偶数ビットと、当該偶数ビットの上位１ビットとのデータを用いて、当該偶数ビットのデータを、バイナリコードの対応するビットのデータに変換する。
【０１５６】
次に、本発明の第１の実施形態におけるカラムカウンタ１４２のビット数ｎ＋１が奇数である場合について説明する。
【０１５７】
図４Ｂに示すように、カラムカウンタ１４２のビット数が奇数の場合、ビット数が偶数の場合と異なる点は最上位ビットが１ビットのジョンソンカウンタ４０３で構成される点である。それ以下のｎビットについては前述したとおりである。また、前述したようにカラムカウンタ１４２のビット数が奇数である場合の最上位ビットは比較例のリップルカウンタの最上位ビットと同様の動作となる。よってカラムカウンタ１４２のビット数が奇数である場合の最上位ビットは他の偶数ビットと異なり、奇数ビットと同様にリップルカウンタと同様となる。よって、最上位ビットを除く偶数ビットのみに処理を行うことで、カラムカウンタ１４２の計数コードをバイナリコードに変換できる。
【０１５８】
図１４Ｂは、本発明の第１の実施形態に係るｎ＋１ビット（ｎは偶数）の出力回路１６０の構成を示す図である。図１４Ｂに示す出力回路１６０は、コード変換回路４１１と出力バッファ４１２とを含む。コード変換回路４１１はｎ／２個の偶数ビットコード変換回路４１３を含む。
【０１５９】
図１５は、偶数ビットコード変換回路４１３の一例を示す図である。図１５に示すように偶数ビットコード変換回路４１３は、２個のインバータと、３個の２入力ＮＡＮＤとを含む。本発明の第１の実施形態では１つのコード変換回路４１１を全カラムＡ／Ｄ変換回路１４０で時間分割して使用する。よって、固体撮像装置５０に追加する回路規模を非常に小さくできる。また、このコード変換回路４１１の配置箇所は、カラムＡ／Ｄ変換回路１４０とは異なり比較的自由度がある。よって、このコード変換回路４１１を、ノイズに敏感なアナログ回路から離して配置できる。
【０１６０】
なお、ここでは、コード変換回路４１１が、出力バス１７０により伝送された計数コードをバイナリコードに変換する例を述べたが、コード変換回路４１１は、当該計数コードをバイナリコード以外の別のコードに変換してもよい。
【０１６１】
以上より、本発明の第１の実施形態に係る固体撮像装置５０は、カラムカウンタ１４２を構成要素としてもつカラムＡ／Ｄ変換回路１４０を備える。カラムカウンタ１４２は、直列に接続された、ハミング距離が１の複数のカウンタで構成されている。これにより、本発明の第１の実施形態に係る固体撮像装置５０は、回路規模の増大を抑えつつＡ／Ｄ変換時のカウンタ動作によるノイズの発生を低減できる。
【０１６２】
また、カラムカウンタ１４２は、アップカウントモードとダウンカウントモードとを有する。さらに、カラムカウンタ１４２は、アップカウントモードとダウンカウントモードとの切り替え時にその計数値を保持する機能を有する。これにより、本発明の第１の実施形態に係る固体撮像装置５０は、Ａ／Ｄ変換動作におけるカウント動作により発生するノイズをより低減できる。
【０１６３】
（第１の実施形態の変化例）
図１６は、第１の実施形態の変形例に係る固体撮像装置５１の構成を示す図である。なお、図１と同様の要素には同一の符号を付しており、重複する説明は省略する。
【０１６４】
図１６に示す固体撮像装置５１は、図１に示す固体撮像装置５０に対して、カラムＡ／Ｄ変換回路１４０から画素信号に応じた計数値を読み出すための複数の出力バス１７１及び複数の出力回路１６１を備える点が異なる。
【０１６５】
また、各カラムＡ／Ｄ変換回路１４０はそれぞれ１つの出力バス１７１に接続されている。出力バス１７１にはそれぞれに出力回路１６１が接続されている。各出力回路１６１は上述した出力回路１６０と同等の構成である。水平選択回路１２０は異なる出力バス１７１に接続される複数のカラムＡ／Ｄ変換回路１４０からそれぞれ１つずつを選択することにより、各出力バス１７１に並列にカラムＡ／Ｄ変換回路１４０のカラムカウンタ１４２に保持された計数コードを読み出す。そして、各出力バス１７１に接続されている出力回路１６１は、各々並列にカラムカウンタ１４２の計数コードをバイナリコードに変換し、変換したバイナリコードを並列に出力する。以上により、この固体撮像装置５１は、カラムＡ／Ｄ変換回路１４０の変換結果を高速に読み出すことができる。
【０１６６】
（第２の実施形態）
本発明の第２の実施形態では、上述した第１の実施形態に係る固体撮像装置５０の変形例について説明する。
【０１６７】
図１７は、本発明の第２の実施形態に係る固体撮像装置５２の構成を示す図である。なお、図１と同様の要素には同一の符号を付しており、重複する説明は省略する。また、図１８は、本発明の第２の実施形態に係る固体撮像装置５２の動作を示すタイミングチャートである。
【０１６８】
図１７に示す第２の実施形態に係る固体撮像装置５２は、図１に示す固体撮像装置５０に対して、タイミング制御回路２３０と、カラムＡ／Ｄ変換回路２４０との機能が異なる。
【０１６９】
具体的には、タイミング制御回路２３０は、さらに、データ転送信号ＬＡＴを生成する。
【０１７０】
カラムＡ／Ｄ変換回路２４０は、さらに、デジタルメモリ２４４を備える。このデジタルメモリ２４４は、カラムカウンタ１４２が保持している計数コードをコピーし保持する。より詳細には、カラムカウンタ１４２の出力端子は、デジタルメモリ２４４に接続されている。このデジタルメモリ２４４は、タイミング制御回路２３０から供給されるデータ転送信号ＬＡＴに応じて、各カラムカウンタ１４２の計数コードを取り込み保持する。また、デジタルメモリ２４４に保持された計数コードは、出力スイッチ１４３を介して、出力バス１７０に読み出される。
【０１７１】
次に、本発明の実施形態に係る固体撮像装置５２の動作を説明する。
【０１７２】
なお、画素信号のＡ／Ｄ変換処理は、上述した第１の実施形態と同様なので、説明は省略する。
【０１７３】
Ａ／Ｄ変換処理の後、タイミング制御回路２３０より生成されたデータ転送信号ＬＡＴに応じて、各カラムＡ／Ｄ変換回路２４０に含まれるデジタルメモリ２４４は、カラムカウンタ１４２が保持している計数値を取り込む。これにより、各デジタルメモリ２４４に、各デジタルメモリ２４４に対応するカラムカウンタ１４２の計数値がコピーされる。
【０１７４】
次に、各デジタルメモリ２４４に保持された計数値は水平選択回路１２０により順次出力バス１７０に読み出される。そして、読み出された計数コードは出力回路１６０に入力される。出力回路１６０は、入力された計数コードをバイナリコードに変換し出力する。
【０１７５】
また、図１８のタイミングチャートに示すように、本発明の第２の実施形態ではカラムカウンタ１４２に保持されたＡ／Ｄ変換結果である計数値はデジタルメモリ２４４にコピーされているため、Ａ／Ｄ変換結果の読み出し及びバイナリコードへの変換と並列して、次行の画素のＡ／Ｄ変換処理を行うことが可能である。これにより、本発明の第２の実施形態に係る固体撮像装置５２は、読み出し時間の短縮つまりフレームレートの向上を実現できる。
【０１７６】
なお、固体撮像装置５２は、第１の実施形態の変形例と同様に出力バス１７０を複数備えてもよい。これにより、デジタルメモリ２４４に保持されたデータの読み出しレートを高速化できるので、フレームレートを向上できる。
【０１７７】
（第３の実施形態）
本発明の第３の実施形態では、上述した第１又は第２の実施形態に係る固体撮像装置を複数の半導体チップで構成する場合の例を説明する。
【０１７８】
図１９は、本発明の第３の実施形態に係る固体撮像装置５３を示す図である。本発明の第３の実施形態に係る固体撮像装置５３は、半導体チップ７１０及び７２０を含む。
【０１７９】
半導体チップ７１０には、画素アレイ１００を含む画素部が形成されている。半導体チップ７２０には、カラムＡ／Ｄ変換回路アレイ７２１を含むＡ／Ｄ変換部が形成されている。ここで、画素アレイ１００は、上述した第１又は第２の実施形態に係る固体撮像装置が備える画素アレイ１００と同一のものである。また、カラムＡ／Ｄ変換回路アレイ７２１は、上述した上述した第１又は第２の実施形態に係る固体撮像装置が備える複数のカラムＡ／Ｄ変換回路１４０又は２４０を含む。
【０１８０】
このように、画素部とＡ／Ｄ変換部とを別の半導体チップ７１０及び７２０上に形成することにより、画素部とＡ／Ｄ変換部とを異なる半導体製造プロセスを用いて形成できる。例えば、画素部を、ＣＣＤプロセスを用いて形成し、Ａ／Ｄ変換部を、ＣＭＯＳプロセスを用いて形成できる。言い換えると、本発明はＣＣＤイメージセンサに適用することもできる。
【０１８１】
以上のように第１〜第３の実施形態を用いて本発明を例示してきたが、本発明は上記の実施形態においてのみ解釈されるものではなく、特許請求の範囲によってのみその範囲が解釈されるべきである。
【０１８２】
例えば、上記実施形態では画素リセット電位にダウンカウントを用いるとともに、画素信号電位にアップカウントを用いてＡ／Ｄ変換を行う例を示したが逆でもかまわない。
【０１８３】
また、本発明は、上記第１〜第３の実施形態に係る固体撮像装置を備える撮像装置（カメラ）として実現してもよい。
【０１８４】
図２０は、本発明に係る撮像装置８００の構成を示すブロック図である。
【０１８５】
図２０に示す撮像装置８００は、例えば、デジタルスチルカメラ又はデジタルビデオカメラ等であり、固体撮像装置５０と、駆動回路８０１と、信号処理部８０２と、レンズ８０３と、外部インターフェイス部８０４とを備える。
【０１８６】
固体撮像装置５０は、上述した第１の実施形態に係る固体撮像装置５０である。なお、撮像装置８００は、当該固体撮像装置５０の代わりに、上述した第２又は第３の実施形態に係る固体撮像装置を備えてもよい。
【０１８７】
この固体撮像装置５０は、レンズ８０３により集光された光を電気信号に変換することによりデジタル信号を生成する。
【０１８８】
駆動回路８０１は、固体撮像装置５０を駆動する。
【０１８９】
信号処理部８０２は、駆動回路８０１を通して固体撮像装置５０を制御するとともに、固体撮像装置５０から出力されたデジタル信号に所定の処理を行う。また、信号処理部８０２は、処理した信号を、外部インターフェイス部８０４を通して外部に出力したり、撮像装置８００が備える記憶部（図示せず）に記憶したりする。
【０１９０】
以上の構成により、撮像装置８００は、上述した固体撮像装置５０を用いることで、回路規模の増大を抑えつつＡ／Ｄ変換時のカウンタ動作によるノイズの発生を低減できる。
【０１９１】
また、上記説明では、本発明に係るカラムカウンタは、複数のジョンソンカウンタを直列に接続した構成であるとしたが、複数のグレイコードカウンタを直列にしてもよい。ここで、ジョンソンカウンタ及びグレイコードカウンタは、共に隣接する計数コードのハミング距離が１である。よって、グレイコードカウンタを用いた場合でも、上記と同様の効果を実現できる。また、２ビットのグレイコードカウンタと２ビットのジョンソンカウンタとは等価である。よって、２ビットのグレイコードカウンタは、上述した２ビットのジョンソンカウンタと同様の構成で実現できる。
【０１９２】
また、上記説明では、カラムカウンタに含まれる複数のカウンタが全てジョンソンカウンタの場合を例に説明したが、当該複数のカウンタの一部のみがジョンソンカウンタであってもよい。同様に、当該複数のカウンタの一部のみがグレイコードカウンタであってもよい。
【０１９３】
また、上記実施の形態に係る固体撮像装置及び撮像装置に含まれる各処理部は典型的には集積回路であるＬＳＩとして実現される。これらは個別に１チップ化されてもよいし、一部又は全てを含むように１チップ化されてもよい。
【０１９４】
また、集積回路化はＬＳＩに限るものではなく、専用回路又は汎用プロセッサで実現してもよい。ＬＳＩ製造後にプログラムすることが可能なＦＰＧＡ（Ｆｉｅｌｄ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｇａｔｅ  Ａｒｒａｙ）、又はＬＳＩ内部の回路セルの接続や設定を再構成可能なリコンフィギュラブル・プロセッサを利用してもよい。
【０１９５】
また、上記実施の形態１〜３に係る、固体撮像装置、撮像装置及びそれらの変形例の機能のうち少なくとも一部を組み合わせてもよい。
【０１９６】
また、上記で用いた数字は、全て本発明を具体的に説明するために例示するものであり、本発明は例示された数字に制限されない。さらに、ハイ／ローにより表される論理レベル又はオン／オフにより表されるスイッチング状態は、本発明を具体的に説明するために例示するものであり、例示された論理レベル又はスイッチング状態の異なる組み合わせにより、同等な結果を得ることも可能である。さらに、上で示した論理回路の構成は本発明を具体的に説明するために例示するものであり、異なる構成の論理回路により同等の入出力関係を実現することも可能である。
【産業上の利用可能性】
【０１９７】
本発明は、固体撮像装置に適用できる。また、本発明は、固体撮像装置を用いる、デジタルスチルカメラ及びデジタルビデオカメラ等の撮像装置に適用できる。
【符号の説明】
【０１９８】
１０  固体撮像素子
１１  画素アレイ部
１２  行走査回路
１３  列走査回路
１４  タイミング制御回路
１５  ＡＤＣ群
１５Ａ  ＡＤＣ
１６  ＤＡＣ
１７  データ出力回路
１８  データ転送線
５０、５１、５２、５３  固体撮像装置
１００  画素アレイ
１０１  画素
１０２  垂直信号線
１０３  制御信号線
１１０  垂直選択回路
１１１  単位画素
１２０  水平選択回路
１３０、２３０  タイミング制御回路
１４０、２４０  カラムＡ／Ｄ変換回路
１４１  比較器
１４２  カラムカウンタ
１４２Ａ  ４ビットカラムカウンタ
１４２Ｂ  ５ビットカラムカウンタ
１４３  出力スイッチ
１５０  Ｄ／Ａ変換回路
１５１  コンパレータ
１５２  カウンタ
１５４  スイッチ
１６０、１６１  出力回路
１７０、１７１  出力バス
２４４  デジタルメモリ
３０１  ジョンソンカウンタ
４０１、４０２、４０３  ジョンソンカウンタ
４１１  コード変換回路
４１２  出力バッファ
４１３  偶数ビットコード変換回路
５０１、５０２、５０３  フリップフロップ
５０４、５０５、５０６、５０７、５０８  マルチプレクサ
６００Ａ  ４ビットリップルカウンタ
６００Ｂ  ５ビットリップルカウンタ
７１０、７２０  半導体チップ
７２１  カラムＡ／Ｄ変換回路アレイ
【図１】
2012151613.tif 000003
【図２】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図５】
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【図６Ａ】
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【図６Ｂ】
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【図７Ａ】
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【図７Ｂ】
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【図８Ａ】
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【図８Ｂ】
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【図９Ａ】
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【図９Ｂ】
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【図１０Ａ】
2012151613.tif 000017
【図１０Ｂ】
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【図１１Ａ】
2012151613.tif 000019
【図１１Ｂ】
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【図１２Ａ】
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【図１２Ｂ】
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【図１３】
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【図１４Ａ】
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【図１４Ｂ】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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