(57)【要約】【課題】光通信モジュールおよびそれを含んだ光通信装置の高速化・小型化を実現する。【解決手段】例えば、レーザダイオードＬＤと、ＬＤを電流駆動するレーザダイオードドライバＬＤＤと、ＬＤとＬＤＤを接続する伝送路ＴＬＩＮＥから成る光送信系の回路において、ＬＤＤが、波形等化機能を有するプリドライバ回路ＰＤＲＶを含んだドライバ回路ＤＲＶと、バイアス回路ＤＣ＿ＢＩＡＳとを備える。ＤＣ＿ＢＩＡＳは、内部に終端抵抗を備え、当該終端抵抗を用いてＴＬＩＮＥとＬＤのインピーダンス不整合に伴う反射を終端すると共に、当該終端抵抗を利用してバイアス電流Ｉｂｉａｓを生成する。ＤＲＶは、Ｉｂｉａｓに変調電流Ｉａｃを合成した電流によってＬＤを駆動する。【選択図】図５
2012089564.tif 000002
【特許請求の範囲】
【請求項１】
第１配線と、
前記第１配線の一端に結合された第１レーザダイオードと、
前記第１配線の他端に結合され、前記第１配線を介して前記第１レーザダイオードに第１バイアス電流を供給すると共に前記第１配線と前記第１レーザダイオードのインピーダンス不整合に伴う反射を終端するバイアス回路と、
前記第１配線の他端に結合され、前記第１バイアス電流に対して第１入力論理レベルに応じた変調電流を合成することで前記第１レーザダイオードを高光出力パワーと低光出力パワーで遷移させながら発光させる第１ドライバ回路とを備え、
前記バイアス回路は、
一端が前記第１配線の他端に結合された第１抵抗と、
第１電源電圧と基準電圧が供給され、前記第１電源電圧を前記基準電圧の大きさに応じて降圧した第２電源電圧を前記第１抵抗の他端に供給するレギュレータ回路とを有することを特徴とする光通信モジュール。
【請求項２】
請求項１記載の光通信モジュールにおいて、
前記レギュレータ回路は、
前記第１電源電圧と前記第１抵抗の他端の間にソース・ドレイン経路が形成されたＭＩＳＦＥＴと、
前記基準電圧と前記第１抵抗の他端の電圧が入力され、出力ノードが前記ＭＩＳＦＥＴのゲートに結合された差動アンプ回路とを有することを特徴とする光通信モジュール。
【請求項３】
請求項１記載の光通信モジュールにおいて、
前記第１レーザダイオードは、第１半導体チップ上に形成され、
前記バイアス回路および前記第１ドライバ回路は、第２半導体チップ上に形成され、
前記第１半導体チップと前記第２半導体チップは、配線層と絶縁層が積層された配線基板上に実装され、
前記第１配線は、前記配線基板における前記配線層によって実現されることを特徴とする光通信モジュール。
【請求項４】
請求項１記載の光通信モジュールにおいて、
前記第１ドライバ回路は、
入力信号を増幅する第１アンプ回路と、
前記入力信号を遅延される遅延回路と、
前記遅延回路の出力信号を増幅する第２アンプ回路と、
前記第１アンプ回路と前記第２アンプ回路の出力を合成する合成回路と、
前記第１および第２アンプ回路のゲインをそれぞれ設定するレジスタ回路とを有することを特徴とする光通信モジュール。
【請求項５】
請求項１記載の光通信モジュールにおいて、さらに、
第２配線と、
前記第２配線の一端に結合された第２レーザダイオードと、
前記第２配線の他端に結合された第２ドライバ回路とを備え、
前記バイアス回路は、更に、一端が前記第２配線の他端に結合され、他端に前記第２電源電圧が供給された第２抵抗を備え、前記第２配線を介して前記第２レーザダイオードに第２バイアス電流を供給すると共に前記第２配線と前記第２レーザダイオードのインピーダンス不整合に伴う反射を終端し、
前記第２ドライバ回路は、前記第２バイアス電流に対して第２入力論理レベルに応じた変調電流を合成することで前記第２レーザダイオードを高光出力パワーと低光出力パワーで遷移させながら発光させることを特徴とする光通信モジュール。
【請求項６】
請求項５記載の光通信モジュールにおいて、
前記第１および第２レーザダイオードは、第１半導体チップ上に形成され、
前記バイアス回路および前記第１および第２ドライバ回路は、第２半導体チップ上に形成され、
前記第１半導体チップと前記第２半導体チップは、配線層と絶縁層が積層された配線基板上に実装され、
前記第１および第２配線は、前記配線基板における前記配線層によって実現されることを特徴とする光通信モジュール。
【請求項７】
請求項１記載の光通信モジュールにおいて、
前記バイアス回路は、更に、前記第１抵抗の他端と接地電源電圧の間に結合された容量を有することを特徴とする光通信モジュール。
【請求項８】
請求項１記載の光通信モジュールにおいて、
前記バイアス回路は、更に、第１インダクタを備え、
前記レギュレータ回路は、前記第２電源電圧を前記第１インダクタを介して前記第１抵抗の他端に供給することを特徴とする光通信モジュール。
【請求項９】
第１配線と、
前記第１配線の一端に結合された第１レーザダイオードと、
前記第１配線の他端に結合され、前記第１配線を介して前記第１レーザダイオードに第１バイアス電流を供給すると共に前記第１配線と前記第１レーザダイオードのインピーダンス不整合に伴う反射を終端するバイアス回路と、
前記第１配線の他端に結合され、前記第１バイアス電流に対して第１入力論理レベルに応じた変調電流を合成することで前記第１レーザダイオードを高光出力パワーと低光出力パワーで遷移させながら発光させる第１ドライバ回路とを備え、
前記バイアス回路は、
前記第１配線の他端と第１電源電圧の間に結合され、前記第１バイアス電流の一部を生成する第１抵抗と、
前記第１配線の他端と前記第１電源電圧の間にソース・ドレイン経路が形成され、前記第１バイアス電流の他の一部を生成する第１ＭＩＳＦＥＴと、
前記第１ＭＩＳＦＥＴのゲート電圧を制御する制御回路とを有することを特徴とする光通信モジュール。
【請求項１０】
請求項９記載の光通信モジュールにおいて、
前記第１レーザダイオードは、第１半導体チップ上に形成され、
前記バイアス回路および前記第１ドライバ回路は、第２半導体チップ上に形成され、
前記第１半導体チップと前記第２半導体チップは、配線層と絶縁層が積層された配線基板上に実装され、
前記第１配線は、前記配線基板における前記配線層によって実現されることを特徴とする光通信モジュール。
【請求項１１】
請求項９記載の光通信モジュールにおいて、
前記制御回路は、
ゲートが前記第１ＭＩＳＦＥＴのゲートと共通に接続され、前記第１ＭＩＳＦＥＴのゲート・ソース間電圧と同一のゲート・ソース間電圧が印加される第２ＭＩＳＦＥＴと、
前記第２ＭＩＳＦＥＴのソース・ドレイン間電流が供給され、当該電流に応じた電圧を生成するダミー回路と、
前記ダミー回路によって生成された電圧と基準電圧が入力され、出力ノードが前記第１および第２ＭＩＳＦＥＴのゲートに結合された差動アンプ回路とを有することを特徴とする光通信モジュール。
【請求項１２】
請求項１１記載の光通信モジュールにおいて、
前記ダミー回路は、
前記第２ＭＩＳＦＥＴのソース・ドレイン間電流が供給され、可変抵抗であるダミー用抵抗と、
前記ダミー用抵抗の抵抗値を定める第１レジスタ回路とを有することを特徴とする光通信モジュール。
【請求項１３】
請求項１１記載の光通信モジュールにおいて、
前記ダミー回路は、
ダミー用レーザダイオードと、
前記第２ＭＩＳＦＥＴのソース・ドレイン間電流を前記ダミー用レーザダイオードに伝送するダミー用配線とを有することを特徴とする光通信モジュール。
【請求項１４】
請求項１３記載の光通信モジュールにおいて、
前記第１レーザダイオードおよび前記ダミー用レーザダイオードは、第１半導体チップ上に形成され、
前記バイアス回路および前記第１ドライバ回路は、第２半導体チップ上に形成され、
前記第１半導体チップと前記第２半導体チップは、配線層と絶縁層が積層された配線基板上に実装され、
前記第１配線および前記ダミー用配線は、前記配線基板における前記配線層によって実現されることを特徴とする光通信モジュール。
【請求項１５】
請求項９記載の光通信モジュールにおいて、さらに、
第２配線と、
前記第２配線の一端に結合された第２レーザダイオードと、
前記第２配線の他端に結合された第２ドライバ回路とを備え、
前記バイアス回路は、更に、前記第２配線の他端と前記第１電源電圧の間に結合された第２抵抗を備え、前記第１ＭＩＳＦＥＴの経路と前記第２抵抗の経路によって生成した第２バイアス電流を前記第２配線を介して前記第２レーザダイオードに供給すると共に前記第２配線と前記第２レーザダイオードのインピーダンス不整合に伴う反射を終端し、
前記第２ドライバ回路は、前記第２バイアス電流に対して第２入力論理レベルに応じた変調電流を合成することで前記第２レーザダイオードを高光出力パワーと低光出力パワーで遷移させながら発光させることを特徴とする光通信モジュール。
【請求項１６】
請求項９記載の光通信モジュールにおいて、
前記バイアス回路は、更に、前記第１電源電圧と前記第１ＭＩＳＦＥＴのゲートの間に結合された容量を有することを特徴とする光通信モジュール。
【請求項１７】
第１Ａ光通信コネクタと、第１光通信モジュールとが搭載された第１配線カードと、
第２Ａ光通信コネクタと、第２光通信モジュールとが搭載された第２配線カードと、
前記第１Ａ光通信コネクタと前記第２Ａ光通信コネクタの間に接続され、数メートル以下の配線長を持つ第１光ファイバケーブルとを備え、
前記第１光通信モジュールは、前記第１Ａ光通信コネクタに第１光信号を送信する第１レーザダイオードが形成された第１Ａ半導体チップと、第１ドライバ回路およびバイアス回路が形成された第１Ｂ半導体チップと、前記第１Ａ半導体チップと前記第１Ｂ半導体チップが実装され、前記第１Ａ半導体チップと前記第１Ｂ半導体チップを接続する第１配線を含んだ配線基板とを備え、
前記第２光通信モジュールは、前記第２Ａ光通信コネクタから受信した前記第１光信号を電流信号に変換する第１フォトダイオードが形成された第２Ａ半導体チップと、当該電流信号を増幅ならびに電圧信号に変換する第１トランスインピーダンスアンプ回路が形成された第２Ｂ半導体チップとを備え、
前記第１ドライバ回路は、第１入力論理レベルに応じた変調電流を生成し、第１バイアス電流に対して前記変調電流を合成することで前記第１配線を介して接続された前記第１レーザダイオードを高光出力パワーと低光出力パワーで遷移させながら発光させ、
前記バイアス回路は、前記第１バイアス電流の一部または全てを生成すると共に前記第１配線と前記第１レーザダイオードのインピーダンス不整合に伴う反射を終端する第１抵抗を備えることを特徴とする光通信装置。
【請求項１８】
請求項１７記載の光通信装置において、
前記バイアス回路は、前記第１抵抗に加えてレギュレータ回路を備え、
前記第１抵抗は、一端が前記第１配線に結合され、
前記レギュレータ回路は、第１電源電圧と基準電圧が供給され、前記第１電源電圧を前記基準電圧の大きさに応じて降圧した第２電源電圧を前記第１抵抗の他端に供給することを特徴とする光通信装置。
【請求項１９】
請求項１７記載の光通信装置において、
前記バイアス回路は、前記第１抵抗に加えて第１ＭＩＳＦＥＴおよび制御回路を備え、
前記第１抵抗は、前記第１配線と第１電源電圧の間に結合され、
前記第１ＭＩＳＦＥＴは、前記第１配線と前記第１電源電圧の間にソース・ドレイン経路が形成され、
前記制御回路は、前記第１ＭＩＳＦＥＴのゲート電圧を制御することを特徴とする光通信装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、光通信モジュール、およびそれを含んだ光通信装置に関し、特に、ルータやサーバ等の光通信装置、およびその部品の一つでありレーザダイオードを用いて光通信を行う光通信モジュールに適用して有効な技術に関する。
【背景技術】
【０００２】
例えば、特許文献１には、高速光送信回路の出力インピーダンスを制御するインピーダンス整合装置を設けた光送信回路が記載されている。具体的には、抵抗及びインピーダンス整合用トランジスタから成る終端部と、オペアンプを用いた基準電圧生成回路部から成る構成等が示されている。これによって、レーザダイオードドライバと伝送路とのインピーダンス不整合による波形歪みが補償できる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００６−１２１５７５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
近年、通信速度の高速化に伴い、その通信速度は１０Ｇｂｐｓから２５Ｇｂｐｓ、４０Ｇｂｐｓ等へと遷移している。このような通信速度の高速化に伴い、例えばルータ装置やサーバ装置として、光ファイバケーブルに対応した光通信装置の適用が進んでいる。光通信装置は、通常、装置間におけるキロメートルオーダーといった長距離伝送を前提としており、この伝送距離に伴う高速性、信頼性の確保が重要となっている。
【０００５】
このような光通信装置の中には、比較的大型のサイズ（例えば数十センチメートルオーダーやメートルオーダー）を持つ装置も多数存在するが、その装置内部では、通常、電気信号を用いた通信が行われている。すなわち、光通信装置は、例えば、外部から入力された光信号を電気信号に変換し、この電気信号によって装置内部での短距離通信（例えばメートルオーダー）を行いながら所定の処理を行い、再び電気信号を光信号に変換して外部に出力している。この短距離通信は、例えば、銅線ケーブル等を用いて行われるが、通信速度の高速化が進むにつれて、銅線ケーブルでは伝送波形品質の著しい低下が生じてしまう。したがって、このような装置内部の短距離通信にも光通信を適用することが求められつつある。この場合、ユーザ側から見ると、銅線ケーブルから光ファイバケーブルへ移行するにあたって、既存の装置において各入出力インターフェース部分が存在する限られた実装面積の範囲内に光通信用の各回路（光通信モジュール）を実装することが望ましい。そのためには、光通信モジュールの小型化が必要となり、その結果、信号線の高密度化等が発生する。
【０００６】
図２０は、本発明の前提として検討した光通信モジュールの実装構造の一例を示す斜視図である。図２０に示す光通信モジュールは、光通信モジュール内の光素子ＯＰ１（例えばレーザダイオードＬＤ）と、それを駆動するレーザダイオードドライバＬＤＤを含んだ光制御チップＬＳＩ＿ＯＰとが、ボンディングワイヤＷＢにより電気的に接続された構成となっている。ＬＳＩ＿ＯＰには、コネクタＣＮＴを介して電気信号が入出力され、また必要に応じて、周囲に対する電源雑音の影響を低減するためのバイパス用の容量ＣＡＰが接続される。しかし、このような実装方式では、隣接信号間がＷＢ上で容量結合及び誘導結合してしまうため、通信速度の高速化、信号配線の高密度化が進むにつれ、隣接信号間のクロストークの影響により、伝送品質が著しく劣化する恐れがある。
【０００７】
そこで、クロストークの影響を低減し、高密度化による光通信モジュールの小型化を実現する実装方式として、例えば、図３（ｂ）、（ｃ）に示すような実装方式が考えられる。図３（ｂ）では、配線基板（例えば多層セラミック基板）ＢＤ＿ＭＤ上に、光素子ＯＰ１（レーザダイオードＬＤ）と光制御チップＬＳＩ＿ＯＰ（レーザダイオードドライバＬＤＤを含む）が実装され、それらが内層配線ＬＮ１を介して電気的に接続される。この際に、図３（ｃ）に示すように、各内層配線ＬＮ１＿ＣＨ１、ＬＮ１＿ＣＨ２、ＬＮ１＿ＣＨ３は、上下あるいは左右に配置されたグラウンド用の内層配線ＬＮｇｎｄを挟んで配置される。これによって、相互キャパシタンス成分及び、相互インダクタンス成分を効果的に低減し、隣接信号間のクロストークの影響を抑えることが可能となる。
【０００８】
しかしながら、このような実装方式では、光素子ＯＰ１（ＬＤ）と光制御チップＬＳＩ＿ＯＰ（ＬＤＤ含む）をグラウンド線（ＬＮｇｎｄ）でシールドしながら、内層配線（ＬＮ１）で接続しているため、ＬＮ１上の容量成分が増加し、高速動作が困難となる恐れがある。更に、ＬＳＩ＿ＯＰ（ＬＤＤ含む）及びＯＰ１（ＬＤ）とＬＮ１との間のインピーダンス不整合により、反射が発生し、伝送品質が劣化することが懸念される。特に、ＬＤＤとＬＤ間の光送信部は、レーザダイオードＬＤの抵抗成分が例えば十数Ωのため、反射による影響が顕著である。
【０００９】
このような光送信部におけるインピーダンス不整合の問題を解決する手段として、例えば、特許文献１では、光送信回路の出力に伝送路とのインピーダンス整合を取るための終端部を設ける方式が用いられている。図１９は、本発明の前提として検討した光通信モジュールにおいて、その構成の一例を示す回路ブロック図である。図１９に示す光通信モジュールは、ＬＤと、ＬＤとＬＤＤ間を接続する伝送路ＴＬＩＮＥで構成される。ＬＤＤは、ＤＣバイアス電流を供給するバイアス回路ＢＩＡＳ、ＡＣ変調電流を供給するドライバ回路ＤＲＶ、ＴＬＩＮＥとのインピーダンス整合を取るための終端部ＴＥＲＭから成る。
【００１０】
図４は、レーザダイオードＬＤの動作例を示す説明図である。ＬＤから一定の光出力パワーを得るには、ＬＤを駆動するレーザダイオードドライバＬＤＤから、ＤＣバイアス電流ＩｂｉａｓとＡＣ変調電流Ｉｍｉｎ−Ｉｍａｘを、ＬＤに供給する必要がある。この結果、平均光出力パワーＰｍｉｄ、振幅Ｐｍａｘ−Ｐｍｉｎの光信号が出力される。例えば２５Ｇｂｐｓを超える高速光伝送では、高速動作を可能とする緩和振動周波数の確保のため、ＬＤで必要とされるＤＣバイアス電流は数十ｍＡといったように大きな値となる。更に高温動作時においては、ＬＤの閾値電流Ｉｔｈが大きくなるために、常温時と比較し、より大きなＤＣバイアス電流の供給が必要となる。このため、図１９に示したＢＩＡＳの電流源を構成するトランジスタのサイズが大きくなり、当該トランジスタの寄生成分により、ＬＤＤとＴＬＩＮＥ間の容量成分が増加し、２５Ｇｂｐｓを超える高速な通信速度の実現が困難となる恐れがある。
【００１１】
本発明は、このようなことを鑑みてなされたものであり、その目的の一つは、光通信モジュール及び光通信装置の高速化または小型化を実現することにある。本発明の前記並びにその他の目的と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１２】
本願において開示される発明のうち、代表的な実施の形態の概要を簡単に説明すれば、次のとおりである。
【００１３】
本実施の形態による光通信モジュールは、レーザダイオードと、伝送路と、バイアス電流回路およびドライバ回路を含んだレーザダイオードドライバとを備え、バイアス電流回路は、可変抵抗と、オペアンプおよびトランジスタ等から構成されるレギュレータとを有するものとなっている。この可変抵抗を伝送路の特性インピーダンスに応じて調整することで、レーザダイオードドライバと伝送路とのインピーダンス整合を取ることが可能である。更に、この方式は、可変抵抗を、インピーダンス整合手段としてのみでなく、ＤＣバイアス電流の供給手段としても用いていることが特徴となっている。レギュレータは、このＤＣバイアス電流の値を設定する、あるいは、微調整する手段として用いられる。このような構成例を用いると、ＤＣバイアス電流生成用の電流源を構成するためのサイズが大きいトランジスタが不要となり、信号配線上の寄生容量を低減し、光通信モジュールの高速化が実現可能となる。更に、可変抵抗によるインピーダンス整合により、伝送路との間の反射を防ぎ、多層セラミックパッケージを用いた高密度な信号配線の実装が可能となる。その結果、光通信装置の小型化が実現可能となる。
【発明の効果】
【００１４】
本願において開示される発明のうち、代表的な実施の形態によって得られる効果を簡単に説明すると、通信速度の高速化、または、光通信モジュールおよびそれを含んだ光通信装置の小型化が実現可能になる。
【図面の簡単な説明】
【００１５】
【図１】本発明の実施の形態１による光通信装置を示すものであり、（ａ）は、その外形の一例を示す斜視図、（ｂ）は、（ａ）の内部構造の一例を示す斜視図である。
【図２】図１の光通信装置において、光通信モジュールの概略構成の一例を示すブロック図である。
【図３】（ａ）〜（ｃ）は、図２の光通信モジュールにおいて、そのレーザダイオードとレーザダイオードドライバ関連の概略的な実装構造の一例を示す断面図である。
【図４】図２の光通信モジュールにおいて、レーザダイオードドライバの駆動電流により、レーザダイオードから光出力パワーを生成する機構を説明する概略図である。
【図５】図２におけるレーザダイオードドライバ等の主要な回路構成例を示すブロック図である。
【図６】図５におけるバイアス回路の詳細な回路構成例を示すブロック図である。
【図７】図６のバイアス回路において、電源変動の影響を抑えるための容量を加えた構成例を示すブロック図である。
【図８】本発明の実施の形態２による光通信モジュールにおいて、その概略的な構成例を示すブロック図である。
【図９】図８のバイアス回路において、電源変動の影響を抑えるための容量を加えた構成例を示すブロック図である。
【図１０】図８のバイアス回路において、ダミー回路の詳細な回路構成例を示すブロック図である。
【図１１】本発明の実施の形態３による光通信モジュールにおいて、その概略的な構成例を示すブロック図である。
【図１２】図５のレーザダイオードドライバにおいて、ドライバ回路の詳細な構成例を示すものであり、（ａ）〜（ｃ）は差動型を用いた場合の回路図、（ｄ）はシングルエンド型を用いた場合の回路図である。
【図１３】（ａ）、（ｂ）は、図５におけるプリドライバ回路を含んだドライバ回路のそれぞれ異なる構成例を示す回路ブロック図である。
【図１４】図１３（ａ）のドライバ回路の詳細な構成例を示す回路図である。
【図１５】図１３（ｂ）のドライバ回路の詳細な構成例を示す回路図である。
【図１６】（ａ）、（ｂ）は、本発明の実施の形態４による光通信モジュールにおいて、その概略的な構成例を示すそれぞれ異なるブロック図である。
【図１７】本発明の実施の形態５による光通信モジュールにおいて、その概略的な構成例を示すブロック図である。
【図１８】本発明の実施の形態５による光通信モジュールにおいて、その概略的な構成例を示すブロック図である。
【図１９】本発明の前提として検討した光通信モジュールにおいて、その構成の一例を示す回路ブロック図である。
【図２０】本発明の前提として検討した光通信モジュールの実装構造の一例を示す斜視図である。
【発明を実施するための形態】
【００１６】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらは互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。
【００１７】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００１８】
また、実施の形態の各機能ブロックを構成する回路素子は、特に制限されないが、公知のＣＭＯＳ（相補型ＭＯＳトランジスタ）等の集積回路技術によって、単結晶シリコンのような半導体基板上に形成される。なお、実施の形態では、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）の一例としてＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）（ＭＯＳトランジスタと略す）を用いるが、ゲート絶縁膜として非酸化膜を除外するものではない。図面にはＭＯＳトランジスタの基板電位の接続は特に明記していないが、ＭＯＳトランジスタが正常動作可能な範囲であれば、その接続方法は特に限定しない。
【００１９】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００２０】
（実施の形態１）
図１は、本発明の実施の形態１による光通信装置を示すものであり、（ａ）は、その外形の一例を示す斜視図、（ｂ）は、（ａ）の内部構造の一例を示す斜視図である。図１（ａ）に示す光通信装置は、ルータ装置等であり、例えば、幅および奥行きがそれぞれ数十センチ、高さが１〜２ｍ等といった筐体ＣＳＥで構成されている。ＣＳＥの表面には、多数の通信コネクタＣＮｃが設けられ、ＣＮｃのそれぞれは、例えばイーサネット（登録商標）ケーブル端子や、あるいは光ファイバケーブル端子等である。
【００２１】
ＣＳＥの内部には、例えば、図１（ｂ）に示すように、複数のインタフェースカードＩＦＣ（ＩＦＣ［１］，ＩＦＣ［２］，…）や、スイッチカードＳＷＣ等が備わっている。各カードは、バックプレーンＢＫＰ等と呼ばれる部品に備わったカードコネクタにそれぞれ接続される。各カードコネクタには、ＢＫＰから各カードに電源を供給するためのコネクタや、光通信線路（代表的には光ファイバケーブル）ＯＦを介して各カード間で通信を行うための光コネクタ（光ファイバコネクタ）ＣＮｏが含まれている。ここでは、各インタフェースカードＩＦＣがＣＮｏと光通信線路ＯＦを介してスイッチカードＳＷＣに接続され、これによって各ＩＦＣが受け持つ通信コネクタＣＮｃ間でＳＷＣを介した通信が可能となる。
【００２２】
各ＩＦＣには、通信の上位階層で必要となる所定のプロトコル処理を行う論理デバイスＬＳＩ＿ＬＧｉや、このＬＳＩ＿ＬＧｉの入出力となる電気信号を光信号に変換し、光コネクタＣＮｏを介して光通信線路ＯＦとの間の入出力を行う光通信モジュールＯＭＤｉが実装されている。同様に、ＳＷＣにも、所定のプロトコル処理を行う論理デバイスＬＳＩ＿ＬＧｓや、このＬＳＩ＿ＬＧｓの入出力となる電気信号を光信号に変換し、ＣＮｏを介してＯＦとの間の入出力を行う光通信モジュールＯＭＤｓが実装されている。
【００２３】
このような光通信装置において、各光通信線路ＯＦの長さは、例えば数メートルに達する場合がある。この場合、ＯＦの代わりに銅線ケーブル等を用いると、伝送損失により、例えば数十Ｇｂｐｓレベルの通信に対応できない恐れがある。また、通信速度の高速化（通信帯域の拡大）を図るため、各光通信モジュールＯＭＤ（ＯＭＤｉ，ＯＭＤｓ）は、並列に複数本（それぞれ通信チャネルと呼ばれる）の光入出力を行う場合があるが、この通信チャネル数が増加するほど、より高密度実装（小型化）に対応可能な光通信モジュールが求められる。そこで、本実施の形態の光通信モジュールおよび光通信装置を用いることが有益となる。
【００２４】
図２は、図１の光通信装置において、光通信モジュールＯＭＤの概略構成の一例を示すブロック図である。光通信モジュールＯＭＤは、伝送速度変換回路ＳＤＣ、アナログフロントエンドブロックＡＦＥ、光素子ブロックＯＢＫを備えている。光素子ブロックＯＢＫは、送信用の光通信線路ＯＦｔｘに出力を行うレーザダイオードＬＤと、受信用の光通信線路ＯＦｒｘから入力された光信号を電気信号（電流信号）に変換するフォトダイオードＰＤを備えている。ＬＤおよびＰＤは、実際には、通信チャネル数に応じてＬＤ，ＰＤ共にそれぞれ複数個設けられる。この複数個のＬＤや複数個のＰＤは、それぞれ個別の半導体チップで構成したり、あるいは半導体チップ上でアレイ状に纏めて集積することも可能である。
【００２５】
アナログフロントエンドブロックＡＦＥは、ＬＤを駆動するレーザダイオードドライバＬＤＤと、ＰＤからの電流信号を増幅ならびに電圧信号に変換するトランスインピーダンスアンプ回路ＴＩＡを備えている。伝送速度変換回路ＳＤＣは、ＳｅｒＤｅｓ（Serializer/Deserializer）等と呼ばれ、ＡＦＥ（ＬＤＤおよびＰＤ）に対する入出力信号の伝送速度と光通信モジュールＯＭＤ外部（すなわちＬＳＩ＿ＬＧ）に対する入出力信号の伝送速度とを変換する。例えば、図１の論理デバイスＬＳＩ＿ＬＧ（ＬＳＩ＿ＬＧｉ，ＬＳＩ＿ＬＧｓ）とＯＭＤ（ＯＭＤｉ，ＯＭＤｓ）の間では、１０Ｇｂｐｓ×１０本（１０チャネル）の電気信号が送受信され、ＳＤＣは、この電気信号を２５Ｇｂｐｓ×４本（４チャネル）に変換してＡＦＥとの間で送受信する。この場合、図１の各カード（ＩＦＣ，ＳＷＣ）間の光通信線路ＯＦを介した通信も、光素子２５Ｇｂｐｓ×４チャネルで行われる。なお、図２の例では、ＡＦＥとＳＤＣ間の電気入出力の低減による省電力化を図るため、ＡＦＥとＳＤＣをＣＭＯＳプロセス等の同一半導体プロセスで形成し、それを光制御チップＬＳＩ＿ＯＰとして一体集積した構成となっている。ただし、ＡＦＥとＳＤＣは、それぞれ別の半導体チップとして実装されてもよい。
【００２６】
図３（ａ）〜（ｃ）は、図２の光通信モジュールＯＭＤにおいて、そのレーザダイオードＬＤとレーザダイオードドライバＬＤＤ関連の概略的な実装構造の一例を示す断面図である。図３（ａ）は、同一の配線基板（例えば多層セラミックパッケージ基板）ＢＤ＿ＭＤ上に光制御チップＬＳＩ＿ＯＰ（ＬＤＤ等）と光素子ＯＰ１（ＬＤ）が実装され、ＢＤ＿ＭＤ内の内層配線ＬＮ１を用いてＬＳＩ＿ＯＰとＯＰ１が電気的に接続された構造となっている。図３（ｂ）は、図３（ａ）における内層配線ＬＮ１周りを拡大した構造例を示す断面図であり、図３（ｃ）は、図３（ｂ）におけるＡ−Ａ’間の構造例を示す断面図である。
【００２７】
光素子ＯＰ１（ＬＤ）は、第１面に形成されたバンプＢＰ１を介して配線基板ＢＤ＿ＭＤの第１面に接続され、光制御チップＬＳＩ＿ＯＰ（ＬＤＤ等）は、第１面に形成されたバンプＢＰ２を介してＢＤ＿ＭＤの第１面に接続される。ＢＰ１の一部とＢＰ２の一部は、ＢＤ＿ＭＤ内の内層配線（代表的には銅配線）ＬＮ１を介して接続され、これによって、ＯＰ１（ＬＤ）とＬＳＩ＿ＯＰ（ＬＤＤ等）が電気的に接続される。また、ＢＤ＿ＭＤは、第２面に形成されたバンプＢＰ３を介して配線基板ＢＤ＿ＣＤの第１面に接続される。これにより、ＢＰ２の一部は、ＢＤ＿ＭＤ内の内層配線ＬＮ２を介してＢＰ３の一部に接続される。ＢＤ＿ＣＤの第１面には、コネクタＣＮＴが設けられており、ＢＰ３の一部がＢＤ＿ＣＤ内の内層配線ＬＮ３を介してＣＮＴに接続される。これにより、ＬＳＩ＿ＯＰ（ＬＤＤ等）とＣＮＴがＬＮ２，ＬＮ３を介して電気的に接続される。このＣＮＴには、例えば、図１の論理デバイスＬＳＩ＿ＬＧからの電気信号が入力される。ＯＰ１（ＬＤ）は、ＬＤＤからの駆動信号に応じてレーザ光を出力し、このレーザ光は、コリメートレンズや集光レンズ等を含んだ光コネクタＣＮｏを介して光通信線路ＯＦｔｘへと出力される。
【００２８】
ところで、サーバやルータ等の情報処理装置では、高速化や通信容量の拡大が進んでおり、これを実現するために、通信チャネルの拡大と、各通信チャネルにおける伝送速度の高速化が求められる。また、実用上、情報処理装置の大型化は望ましくないため、当該装置のサイズを変えずに（又は小型化しつつ）高速化や通信容量の拡大を図るためには、各通信チャネルの信号配線を狭ピッチ（例えば２５０μｍ間隔程度）に配置するといった高密度実装が必要とされる。従来、光通信モジュールでは、光素子ＯＰ１（ＬＤ）と光制御チップＬＳＩ＿ＯＰ（ＬＤＤ等）間の容量成分が少なく、高速動作の実現が容易な図２０に示すようなワイヤボンディングによる実装方式が主に用いられていた。しかしながら、当該実装方式では、信号配線を狭ピッチ化すると隣接通信チャネル間のクロストークの影響が大きくなり、この影響は、伝送速度が２５Ｇｂｐｓ、４０Ｇｂｐｓ等と高速化するにつれて益々増大するため、伝送波形品質の著しい劣化が生じてしまう恐れがある。例えば、クロストークの影響を低減する方法として、各通信チャネル間にグラウンド線を追加し、シールドすることが考えられるが、ワイヤボンディングの実装ばらつき等を考慮すると、十分なシールド効果を得ることは困難である。
【００２９】
一方、図３（ａ）に示す配線基板ＢＤ＿ＭＤを用いた実装において、光素子ＯＰ１（ＬＤ）と光制御チップＬＳＩ＿ＯＰ（ＬＤＤ等）との間の内層配線ＬＮ１は、図３（ｂ）に示すように、その上下の層に絶縁層ＩＳＬを挟んでグラウンド用の内層配線ＬＮｇｎｄが備わっている。また、ＬＮ１は、図２等で述べたように、実際には、ＯＰ１（ＬＤ）の数に応じて複数本（複数の通信チャネル）存在するが、図３（ｃ）に示すように、各通信チャネルに対応する配線間（例えばＬＮ１＿ＣＨ１とＬＮ１＿ＣＨ２間）にもグラウンド用の内層配線ＬＮｇｎｄが備わっている。このように、所謂コプレーナ線路などを用いることで、隣接通信チャネル間の相互キャパシタンス成分及び、相互インダクタンス成分等を低減でき、隣接通信チャネル間のクロストークを低減できる。
【００３０】
この図３（ｂ）においては、グラウンドプレーン及びグラウンド配線を用いたシールド構造により、内層配線ＬＮ１から見える容量成分が増えるため、伝送路（内層配線ＬＮ１）の特性インピーダンスは小さくなり、例えば２５〜４０Ω程度の値となる。一方、レーザダイオードＬＤの等価抵抗は例えば十数Ω程度のため、レーザダイオードＬＤと伝送路とのインピーダンス不整合により、反射が発生し、伝送品質が劣化する。なお、容量成分を更に増加させると特性インピーダンスが低下するが、この場合、容量成分によって高速化が図れなくなる。このため、図３（ｂ）の実装構造を前提とした光通信モジュールを実現するためには、レーザダイオードドライバＬＤＤ側で伝送路とのインピーダンス整合を取るための手段を備え、反射を低減することが必要となる。
【００３１】
図４は、図２の光通信モジュールＯＭＤにおいて、レーザダイオードドライバＬＤＤの駆動電流により、レーザダイオードＬＤから光出力パワーを生成する機構を説明する概略図である。ＬＤを駆動するには、ＬＤＤから、ＤＣバイアス電流Ｉｂｉａｓと、最大駆動電流Ｉｍａｘから最小駆動電流Ｉｍｉｎで遷移するＡＣ変調電流の供給を必要とし、その結果、平均光出力パワーＰｍｉｄを基準として、最大光出力パワーＰｍａｘから最小光出力パワーＰｍｉｎで遷移する光信号が生成できる。
【００３２】
ここで、例えば２５Ｇｂｐｓを超える伝送速度においては、ＬＤの緩和振動周波数を向上させる必要があるが、ＬＤの構造的な改良による周波数向上のみでは伝送速度の高速化に十分対応できない恐れがある。この場合、ＤＣバイアス電流の増加が必要とされ、常温で例えば３０ｍＡ程度のバイアス電流の供給が必要となる。また、空冷を前提とするサーバやルータ等への光通信モジュールの適用においては、ＬＤのデバイス温度が上昇することでＬＤの閾値電流Ｉｔｈが増加するため、例えば６０ｍＡ以上のバイアス電流の供給が必要とされる。ＡＣ電流（ＡＣ変調電流）については、最大伝送速度の半分の周波数で高速にＬＤ駆動電流を遷移させる必要があるが、光伝送系の光結合系における損失を考慮し、受信側での負担を考慮すると、電流振幅を大きくし、光出力パワーを増加させることが望ましい。
【００３３】
図５は、図２におけるレーザダイオードドライバＬＤＤ等の主要な回路構成例を示すブロック図である。図５に示すレーザダイオードドライバＬＤＤには、ドライバ回路ＤＲＶと、バイアス回路ＤＣ＿ＢＩＡＳとが形成されている。ＤＲＶは、場合によっては、プリドライバ回路ＰＤＲＶを含んでいる。ＤＣ＿ＢＩＡＳは、ＤＣバイアス電流Ｉｂｉａｓの生成に加えて、詳細は後述するが、反射波形の終端を行うことが特徴となっている。ＤＲＶは、図３の伝送速度変換回路ＳＤＣを介して入力された信号に応じたＡＣ電流（±Ｉａｃ）を生成し、Ｉｂｉａｓに加算する。この際に、ＰＤＲＶは、このＡＣ電流（±Ｉａｃ）の波形に対して波形等化を行う。
【００３４】
レーザダイオードＬＤは、伝送路ＴＬＩＮＥを介して、（Ｉｂｉａｓ±Ｉａｃ）によって駆動される。ここで、電源雑音が大きい状態で、Ｉｂｉａｓを供給すると、ＤＲＶからＴＬＩＮＥ間の信号線が揺れ、信号品質が劣化するため、ＤＣ＿ＢＩＡＳには、電源雑音の影響を抑え、安定したバイアス電流の供給が求められる。従来、ＤＣ＿ＢＩＡＳは、例えばＰＭＯＳトランジスタを使用したＭＯＳ電流源が用いられていた。この場合、先に述べたように、２５Ｇｂｐｓを超える伝送速度を実現するには、３０ｍＡ以上のバイアス電流の供給が必要となるため、ＭＯＳ電流源を形成するトランジスタのサイズが大きくなり、寄生容量によりＤＲＶの出力容量が増加し、高速なＡＣ電流の生成が困難になる恐れがある。
【００３５】
図６は、図５におけるバイアス回路ＤＣ＿ＢＩＡＳの詳細な回路構成例を示すブロック図である。ＤＣ＿ＢＩＡＳは、レギュレータ回路ＶＲＥＧと、終端抵抗Ｒｔｅｒｍを備えている。ＶＲＥＧは、オペアンプ回路ＡＭＰｒと、ＰＭＯＳトランジスタＭＯＳｐから成る。ＡＭＰｒの出力はＭＯＳｐのゲートに入力され、ＭＯＳｐは、ソースに電源電圧ＶＤＤが供給され、ドレインから電源電圧ＶＤＤ２を出力する。ＶＤＤ２は、Ｒｔｅｒｍの一端に供給されると共にＡＭＰｒの２入力の一方に帰還され、ＡＭＰｒの２入力の他方には制御電圧Ｖｒｅｆが供給される。
【００３６】
このように、ＤＣ＿ＢＩＡＳでは、ＬＤに供給するＤＣバイアス電流Ｉｂｉａｓが電源電圧ＶＤＤからレギュレータ回路ＶＲＥＧと終端抵抗Ｒｔｅｒｍを介して供給され、終端抵抗Ｒｔｅｒｍの値を調整することで伝送路ＴＬＩＮＥとのインピーダンス整合が可能となっていることが特徴となっている。すなわち、Ｖｒｅｆ（＝ＶＤＤ２）の値によってＬＤに供給するバイアス電流Ｉｂｉａｓ＝（ＶＤＤ２−Ｖｓ）／Ｒｔｅｒｍの大きさが設定可能であり、更に、Ｖｒｅｆの値を例えばＬＤの温度変動等に応じて変更することで温度補償等も可能な構成となっている。なお、Ｖｓは、Ｒｔｅｒｍの他端（ＤＲＶの出力ノード）の電圧であり、これはＬＤの順方向電圧Ｖｆに応じて定まる。
【００３７】
以上のように、図６のような構成例を取ると、終端抵抗Ｒｔｅｒｍを用いて、ＬＤＤとＴＬＩＮＥとのインピーダンス整合を取ることで、反射の影響の低減が可能となる。また、ＬＤに供給するＤＣバイアス電流を、ＭＯＳ電流源等で生成するのではなく、終端抵抗を利用してＬＤに供給するため、信号線上の寄生容量を低減し、ＡＣ電流を生成するドライバ回路ＤＲＶの高速動作が可能となる。これによって、例えば２５Ｇｂｐｓを超える伝送速度においても、隣接通信チャネル間の低クロストーク化が可能となり、多チャネル化による光通信モジュールの高密度化・小型化に有利な、図３の実装構造の適用が可能となる。また、図１に示すようなルータやサーバ等の情報処理装置に適用した際、通信データ量の大容量化が可能となる。更に、レギュレータ回路ＶＲＥＧを用いて、安定な電源電圧ＶＤＤ２を生成しているため、電源雑音による影響を抑え、高品質な信号伝送が可能となる。
【００３８】
図７は、図６のバイアス回路において、電源変動の影響を抑えるための容量ＣＡＰ＿Ｒを加えた構成例を示すブロック図である。図７では、図６の構成例に対して、電源電圧ＶＤＤ２と接地電源電圧ＧＮＤの間に容量ＣＡＰ＿Ｒが付加されている。このように、電源雑音を抑えたい周波数帯域に応じて、容量ＣＡＰ＿Ｒを搭載することが、電源雑音の低減に関して、より効果的である。ここで、低域の電源雑音成分まで低減する必要がある場合は、ＣＡＰ＿Ｒのサイズが大きくなり、半導体チップ内の搭載が困難となる可能性があるが、その場合は、ＣＡＰ＿Ｒを、なるべく半導体チップから近い場所に、半導体チップと別々に実装してもよい。
【００３９】
図１２は、図５のレーザダイオードドライバＬＤＤにおいて、ドライバ回路ＤＲＶの詳細な構成例を示すものであり、（ａ）〜（ｃ）は差動型を用いた場合の回路図、（ｄ）はシングルエンド型を用いた場合の回路図となっている。ここでは、プリドライバ回路ＰＤＲＶを含まない場合の構成例が示されている。図１２（ａ）に示すドライバ回路ＤＲＶは、ＮＭＯＳトランジスタＭＮｄ１，ＭＮｄ２と、電流源ＩＮＳ，ＩＰＳによって構成される。ＭＮｄ１，ＭＮｄ２は、差動対を構成し、ソースが共通接続され、各ゲートに伝送速度変換回路ＳＤＣ等からの差動信号（Ｖｉｎｎ，Ｖｉｎｐ）が入力される。テール電流源となるＩＮＳは、ＭＮｄ１，ＭＮｄ２の共通ソースノードとＧＮＤの間に接続される。ここで、ＬＤはシングル入力のため、ＭＮｄ１のドレインノードは、制御電圧ＶＣＳで固定し、ＭＮｄ２のドレインノードは、負荷電流源となるＩＰＳに接続することで、差動信号からシングルエンド信号への変換を行っている。
【００４０】
図１２（ｂ）は、より高速化を実現するため、図１２（ａ）に、ＮＭＯＳトランジスタＭＮｃ１，ＭＮｃ２を追加した構成である。ＭＮｃ１，ＭＮｃ２は、ゲートノードに制御電圧ＶＣＡＳが接続されたゲート接地トランジスタとなっており、ソースがＭＮｄ１，ＭＮｄ２のドレインにそれぞれカスコード接続される。これによって、ＤＲＶと伝送路ＴＬＩＮＥ間のトランジスタの寄生容量を低減でき、動作周波数帯域の向上が可能となる。図１２（ｃ）は、図１２（ｂ）のＭＮｄ１，ＭＮｄ２のドレインノード間を、容量ＣＡＰ＿Ｄで接続した構成である。これによって、差動信号からシングルエンド信号に変換する際、コモン成分の変動を抑え、より安定した信号の変換が可能となる。
【００４１】
一方、図１２（ｄ）に示すドライバ回路ＤＲＶは、ＮＭＯＳトランジスタＭＮｄ１，ＭＮｃ１、電流源ＩＰＳによって構成される。ＭＮｄ１は、ソースがＧＮＤに接続され、ゲートに伝送速度変換回路ＳＤＣ等からの出力信号が入力される。ＭＮｃ１は、ゲートノードに制御電圧ＶＣＡＳが接続されたゲート接地トランジスタとなっており、ソースがＭＮｄ１のドレインにカスコード接続される。図１２（ｂ）と同様に、ＭＮｃ１は、動作周波数帯域を向上させるために備わっている。
【００４２】
図１３（ａ）、（ｂ）は、図５におけるプリドライバ回路ＰＤＲＶを含んだドライバ回路ＤＲＶのそれぞれ異なる構成例を示す回路ブロック図である。図１３（ａ）のドライバ回路ＤＲＶは、例えば、３個の可変増幅回路ＶＡＭＰ１〜ＶＡＭＰ３と、２個のデジタル遅延回路ＤＬＹ１，ＤＬＹ２と、加算回路ＡＤＤ１を備えている。この内、ＤＬＹ１，ＤＬＹ２およびＶＡＭＰ２，ＶＡＭＰ３が波形等化を行うプリドライバ回路ＰＤＲＶａに該当する。ＤＬＹ１，ＤＬＹ２は、それぞれ予め定まった１サイクル分の遅延時間を持つ。ＤＬＹ１はＤＲＶへの入力信号を遅延させ、ＤＬＹ２はＤＬＹ１の出力信号を遅延させる。ＶＡＭＰ１はＤＲＶへの入力信号を増幅し、ＶＡＭＰ２はＤＬＹ１の出力信号を増幅し、ＶＡＭＰ３はＤＬＹ２の出力信号を増幅する。ＡＤＤ１は、ＶＡＭＰ１〜ＶＡＭＰ３の出力信号を加算し、レーザダイオードＬＤに出力する。ここで、ＶＡＭＰ１〜ＶＡＭＰ３のゲインは、レジスタ回路ＲＥＧｇによって設定可能となっている。
【００４３】
一方、図１３（ｂ）のドライバ回路ＤＲＶは、図１３（ａ）のデジタル遅延回路ＤＬＹ１，ＤＬＹ２がアナログ可変遅延回路ＶＤＬＹ１，ＶＤＬＹ２に置き換わった構成となっている。ＶＤＬＹ１，ＶＤＬＹ２およびＶＡＭＰ２，ＶＡＭＰ３が波形等化を行うプリドライバ回路ＰＤＲＶｂに該当する。ＶＤＬＹ１，ＶＤＬＹ２は、例えば、複数のインバータ回路等によって実現可能である。ＶＡＭＰ１〜ＶＡＭＰ３のゲインならびにＶＤＬＹ１，ＶＤＬＹ２の遅延量は、レジスタ回路ＲＥＧｇによって設定可能となっている。波形等化を用いると、時間軸に沿って電流（電圧）波形の形状を細かく調整することができ、例えば、出力波形の立ち上がり・立ち下がりエッジを強調するといったことが可能になる。この際に、図１３（ａ）の構成例では、時間軸に沿って１サイクル単位でしか調整を行えないが、図１３（ｂ）の構成例では、時間軸に沿って任意の時間幅で調整を行うことが可能になる。したがって、より波形品質を向上させるためには図１３（ｂ）の構成例が好ましいが、回路面積の低減等を図るためには図１３（ａ）の構成例が好ましい。
【００４４】
図１４は、図１３（ａ）のドライバ回路の詳細な構成例を示す回路図であり、図１５は、図１３（ｂ）のドライバ回路の詳細な構成例を示す回路図である。図１４において、可変増幅回路ＶＡＭＰ１は、前述した図１２（ｃ）とほぼ同様の回路構成であり、差動対となるＮＭＯＳトランジスタＭＮｄ１，ＭＮｄ２、カスコード段となるＮＭＯＳトランジスタＭＮｃ１，ＭＮｃ２、コモン成分低減用の容量ＣＡＰ＿Ｄ１、テール電流源となる電流源ＩＮＳ１、および負荷電流源となる電流源ＩＰＳを備えている。ただし、ＩＮＳ１は可変電流源となっており、これによってＶＡＭＰ１のゲイン（ＭＮｄ２に流すＡＣ電流Ｉａｃ）の大きさを制御可能となっている。
【００４５】
一方、プリドライバ回路ＰＤＲＶａも、ＶＡＭＰ１と同様に、差動対となるＮＭＯＳトランジスタＭＮｄ３，ＭＮｄ４、カスコード段となるＮＭＯＳトランジスタＭＮｃ３，ＭＮｃ４、コモン成分低減用の容量ＣＡＰ＿Ｄ２、テール電流源となる電流源ＩＮＳ２を備え、加えてデジタル遅延回路ＤＬＹ１を備えている。すなわち、ＰＤＲＶａは、図１３（ａ）におけるＶＡＭＰ２とＤＬＹ１を備えた構成となっている。このＶＡＭＰ２の負荷電流源は、ＶＡＭＰ１の電流源ＩＰＳと共用化されており、ＭＮｃ２のドレイン、ＭＮｃ４のドレイン、およびＩＰＳの一端がＤＲＶの出力ノードに共通接続される。また、ＭＮｃ１のドレインとＭＮｃ３のドレインには、制御電圧ＶＣＳが共通に印加される。ＩＮＳ２は可変電流源となっており、これによってＶＡＭＰ２のゲイン（ＭＮｄ４に流すＡＣ電流Ｉａｃ）の大きさを制御可能となっている。
【００４６】
ここで、伝送速度変換回路ＳＤＣから入力された差動信号の一方（Ｖｉｎｎ）は、ＶＡＭＰ１における差動対の一方（ＭＮｄ１）に入力されると共に、ＤＬＹ１を介してＶＡＭＰ２における差動対の他方（ＭＮｄ４）に入力される。同様に、ＳＤＣから入力された差動信号の他方（Ｖｉｎｐ）は、ＶＡＭＰ１における差動対の他方（ＭＮｄ２）に入力されると共に、ＤＬＹ１を介してＶＡＭＰ２における差動対の一方（ＭＮｄ３）に入力される。したがって、ＤＲＶの出力ノードでは、現サイクルに伴うＶＡＭＰ１による出力電流信号から、一つ前のサイクルに伴うＶＡＭＰ２による出力電流信号が減算された信号が生成される。例えば、連続する２サイクルのデータが‘Ｈ’→‘Ｈ’であった場合には、後のサイクルの‘Ｈ’レベルが弱められ、‘Ｌ’→‘Ｈ’であった場合には、後のサイクルの‘Ｈ’レベルが強められる。
【００４７】
なお、図１４において、前述したＶＡＭＰ１及びＶＡＭＰ２のゲインは、レジスタ回路ＲＥＧｇで適宜設定可能となっている。ＮＭｃ１〜ＮＭｃ４は、図１２（ｂ）と同様に、動作周波数帯域を向上させるために備わっている。また、ここでは、ＰＤＲＶａとしてＶＡＭＰ２およびＤＬＹ１を備える構成としたが、勿論同様にして、図１３（ａ）のＶＡＭＰ３およびＤＬＹ２を加えることも可能である。一方、図１５のドライバ回路ＤＲＶでは、図１４と比較して、プリドライバ回路ＰＤＲＶｂの構成が異なっており、図１４のデジタル遅延回路ＤＬＹ１の代わりにアナログ可変遅延回路ＶＤＬＹ１を用いた構成となっている。このＶＤＬＹ１の遅延量は、レジスタ回路ＲＥＧｇで設定可能となっている。
【００４８】
ここで、図３（ａ）の構成例を参照すると、前述したように、隣接通信チャネル間のクロストークを低減するために、信号線の上下をグラウンドプレーンで挟み、更に、各通信チャネル間にもグラウンド配線を追加したコプレーナ線路を用いることでシールドした構成例となっている。このため、図１９のような構成例と異なり、信号線の寄生容量成分の増大に伴い立ち上がり・立ち下がりエッジの鈍化を代表とする波形の歪みが生じる。そこで、図１３（ａ）、（ｂ）に示したような波形等化回路を用いると、この歪みを前もって補正することができ、その結果、各通信チャネル間の相互インダクタンス成分等を低減するための十分なシールド構造が適用可能となる。
【００４９】
以上のように、本実施の形態１の光通信モジュールおよび光通信装置を用いることで、代表的には、通信速度の高速化や、光通信モジュールおよび光通信装置の小型化あるいは低コスト化を実現することが可能となる。
【００５０】
（実施の形態２）
本実施の形態２では、実施の形態１で述べた図６および図７の変形例について説明する。図８は、本発明の実施の形態２による光通信モジュールにおいて、その概略的な構成例を示すブロック図である。図８の構成例は、図６の構成例と比較して、レギュレータ回路が、終端抵抗Ｒｔｅｒｍに対して直列ではなく並列に接続されている点が異なっている。それ以外の構成に関しては、実施の形態１と同様であるため詳細な説明は省略する。
【００５１】
図８に示すバイアス回路ＤＣ＿ＢＩＡＳは、電源電圧ＶＤＤとドライバ回路ＤＲＶの出力ノードの間に接続された終端抵抗Ｒｔｅｒｍと、レギュレータ回路ＩＲＥＧを備えている。ＩＲＥＧは、ＰＭＯＳトランジスタＭＯＳｐ１，ＭＯＳｐ２、オペアンプ回路ＡＭＰｒ、ダミー回路Ｄｕｍ＿ｃで構成されている。図６の構成例と同様に、Ｒｔｅｒｍの値は、伝送路ＴＬＩＮＥとインピーダンス整合を取るように調整される。ＭＯＳｐ１は、ソースがＶＤＤにドレインがＤＲＶの出力ノードに接続される。Ｄｕｍ＿ｃは、レーザダイオードＬＤのダミー回路となっており、その入力ノードが、ソースをＶＤＤとするＭＯＳｐ２のドレインに接続される。
【００５２】
Ｄｕｍ＿ｃの出力ノードは、ＡＭＰｒの２入力の一方に接続される。ＡＭＰｒの出力ノードは、ＭＯＳｐ２のゲートに接続され、これによって負帰還ループが形成される。ＡＭＰｒの出力ノードは、更に、ＭＯＳｐ１のゲートにも接続される。ＡＭＰｒの２入力の他方には制御電圧Ｖｒｅｆが入力される。これよって、ＭＯＳｐ２とＤｕｍ＿ｃの関係は、ＭＯＳｐ１とＬＤの関係のダミーとなる。ＡＭＰｒの出力ノードには、ＶＤＤの変動に依らずＤｕｍ＿ｃの出力ノード電圧Ｖｓ’をＶｒｅｆに保つと共にＤｕｍ＿ｃに流れる電流を一定に保つための制御電圧Ｖｃｏｎが生成される。このＶｃｏｎは、ＭＯＳｐ１のゲートに印加されるため、ＭＯＳｐ１からはＶＤＤの変動に依らず安定した電流Ｉｂ２が生成され、ＤＲＶの出力ノード（ＤＲＶとＴＬＩＮＥ間の信号線）の電圧Ｖｓも安定化する。その結果、電源雑音の影響を受けずにＬＤへのＤＣバイアス電流の供給が可能となる。
【００５３】
ここで、ＬＤに供給されるＤＣバイアス電流は、電源電圧ＶＤＤからＲｔｅｒｍを介して流れる電流Ｉｂ１と、ＶＤＤからＭＯＳｐ１を介して流れる電流Ｉｂ２の和となる。この際に、ＬＤＤの動作周波数帯域を向上させるにはＤＲＶの出力ノードの寄生容量を低減する必要があるため、ＭＯＳｐ１のゲート幅は小さく設計し、バイアス電流の大半（例えば低温時において必要な電流の７０〜８０％程度等）がＲｔｅｒｍ側のＩｂ１から供給される構成とする。一方、電流源として機能するＭＯＳｐ１は、電流Ｉｂ２を介して、残りのバイアス電流を供給すると共に、温度変動を代表とする各種ばらつき変動に伴う補正電流を供給する。
【００５４】
図９は、図８のバイアス回路において、電源変動の影響を抑えるための容量ＣＡＰ＿Ｒを加えた構成例を示すブロック図である。図９では、図８の構成例に対して、電源電圧ＶＤＤとＭＯＳｐ１のゲートの間に容量ＣＡＰ＿Ｒが付加されている。ＣＡＰ＿Ｒのサイズは、低減する電源雑音の周波数帯域に応じて決定し、目標とする周波数帯域までの間の電源変動の影響を低減する。これによって、電圧Ｖｓの変動を低減し、より安定したバイアス電流をＬＤへ供給することが可能となり、伝送品質をより向上させることが可能となる。ここで、低域の電源雑音成分まで低減する必要がある場合は、ＣＡＰ＿Ｒのサイズが大きくなり、半導体チップ内の搭載が困難となる可能性があるが、その場合は、ＣＡＰ＿Ｒを、なるべく半導体チップから近い場所に、半導体チップと別々に実装してもよい。
【００５５】
図１０は、図８のバイアス回路ＤＣ＿ＢＩＡＳにおいて、ダミー回路Ｄｕｍ＿ｃの詳細な回路構成例を示すブロック図である。図１０において、Ｄｕｍ＿ｃは、可変抵抗ＬＤｅｑと、レジスタ回路ＲＥＧで構成される。ＬＤの簡略的な等価回路は、抵抗とキャパシタを並列に接続したモデルとなるため、ＬＤｅｑの抵抗値の初期値は、例えばＬＤの抵抗成分に合わせた数値に設定される。ＧＮＤとＭＯＳｐ２のドレインの間にＬＤｅｑを接続することで、ＬＤｅｑは、ＬＤのダミー回路として機能する。具体的には、ＬＤｅｑにＶｒｅｆを印加した際の電流がＭＯＳｐ２に流れ、ＭＯＳｐ１とＭＯＳｐ２のサイズ比に応じてＭＯＳｐ２に流れる電流に比例した電流がＭＯＳｐ１からＩｂ２としてＬＤに供給される。ここで、ＬＤｅｑの抵抗値は、レジスタ回路ＲＥＧによって初期値から可変設定可能となっている。例えば、ＬＤに製造ばらつきが生じた場合や、あるいは温度に伴う特性変動が生じた場合等で最適なバイアス電流の値も変動し得る。このような場合に、ＬＤｅｑの抵抗値をＲＥＧを介して適宜可変調整することで最適なバイアス電流の値に補正することが可能となる。なお、ＬＤｅｑについては、可変抵抗に限らず、より高精度なダイオードモデルの等価回路を適用してもよい。
【００５６】
以上、本実施の形態２の光通信モジュールを用いることで、例えば、次のような効果が得られる。終端抵抗（可変抵抗）Ｒｔｅｒｍを用いて伝送路ＴＬＩＮＥとのインピーダンス整合を取ることで、ＬＤＤとＴＬＩＮＥ間の反射を抑制でき、伝送品質が向上可能になる。ＬＤに供給する必要があるＤＣバイアス電流の大半を、ＭＯＳ電流源ではなく、Ｒｔｅｒｍから供給するため、信号配線上の寄生容量が低減され、高速動作が可能となる。これによって、低クロストーク化が可能な図３に示す実装構造を適用でき、通信チャネルの増加に際して小型化・高密度化が実現可能となる。レギュレータ回路ＩＲＥＧを用いてＬＤＤとＴＬＩＮＥ間の電圧Ｖｓを安定化することで、電源雑音の影響が低減され、ＬＤへの安定したＤＣバイアス電流の供給が可能となる。また、ＬＤの特性がばらついた場合でも、可変抵抗ＬＤｅｑ、Ｒｔｅｒｍ、ならびに制御電圧Ｖｒｅｆを適宜調整することで、ばらつき補償が可能であり、伝送品質を確保できる。
【００５７】
（実施の形態３）
本実施の形態３では、実施の形態２で述べた図１０の変形例について説明する。図１１は、本発明の実施の形態３による光通信モジュールにおいて、その概略的な構成例を示すブロック図である。図１１の構成例は、図１０の構成例と異なり、ダミー回路Ｄｕｍ＿ｃが、伝送路ＴＬＩＮＥならびにレーザダイオードＬＤ＿Ｄｕｍで構成されたものとなっている。それ以外の構成に関しては、実施の形態２と同様であるため詳細な説明は省略する。図１１において、ＰＭＯＳトランジスタＭＯＳｐ２のドレインは、ＴＬＩＮＥを介してダミー用のレーザダイオードＬＤ＿Ｄｕｍに接続される。ここでは、ＬＤとＬＤ＿Ｄｕｍは、同一チップＬＤ＿Ａｒｒａｙ上でアレイ状に集積化されているが、それぞれ別々のチップで実装しても良い。
【００５８】
ＬＤは、温度変動により、閾値電流及び、緩和振動周波数が変化するため、温度補償を必要とし、温度変化に応じてバイアス電流の値を調整する必要がある。従来の光通信モジュールでは、ＬＤの近くにモニタ用のフォトダイオードを配置し、このフォトダイオードで検出された平均光出力パワーが温度変動によらず常に一定となるようにバイアス電流を負帰還制御することで温度補償を実現していた。しかしながら、このような方法では、モニタ用フォトダイオードの配置により、実装面積を消費してしまうため、光通信モジュールの小型化が困難となり、図１に示したような光通信装置（情報処理装置）への適用が困難となる恐れがある。
【００５９】
そこで、図１１の構成例を用いると、ＬＤの近傍にダミー用のＬＤ＿Ｄｕｍを配置し、このＬＤ＿Ｄｕｍの特性をＩＲＥＧでモニタしながらバイアス電流の制御を行っているため、従来の方式と異なり、モニタ用のフォトダイオードを使用しない温度補償が可能である。これによって、光通信モジュールの小型化が実現可能となる。具体的には、例えば、ＬＤ＿Ｄｕｍ（ＬＤ）の温度が上昇すると、ＬＤ＿Ｄｕｍの順方向電圧の低下に伴いＭＯＳｐ２に流れる電流が増加し、これに比例してＭＯＳｐ１に流れる電流Ｉｂ２が増加する。ＬＤは、一定の光出力パワーを得るためには高温になるほど多くのバイアス電流が必要とされるが、図１１の構成例を用いることでこのような温度補償を実現できる。
【００６０】
この際に、特に、ＬＤとＬＤ＿Ｄｕｍを同一チップで形成した場合、ＬＤの製造ばらつきや温度ばらつきに伴う特性変動がＬＤ＿Ｄｕｍにも同様に生じるため、高精度なばらつき補償が行える。また、実施の形態２と同様に、インピーダンス整合による反射の低減と、電源雑音の影響が少ない安定したバイアス電流の供給が可能となり、高速動作の実現と、伝送品質の確保が可能となる。これによって、低クロストーク化が可能な図３に示す実装構造が適用でき、光通信モジュールにおける通信チャネルの増加に際し小型化・高密度化が実現可能となる。
【００６１】
（実施の形態４）
本実施の形態４では、実施の形態１で述べた図６、および実施の形態２で述べた図８の変形例について説明する。図１６（ａ）、（ｂ）は、本発明の実施の形態４による光通信モジュールにおいて、その概略的な構成例を示すそれぞれ異なるブロック図である。図１６（ａ）は、図６の構成例に対してインダクタＩＮＤを追加した構成例となっており、図１６（ｂ）は、図８の構成例に対してインダクタＩＮＤを追加した構成例となっている。図１６（ａ）では、ＰＭＯＳトランジスタＭＯＳｐのドレインと、終端抵抗Ｒｔｅｒｍの間にＩＮＤが接続され、図１６（ｂ）では、Ｒｔｅｒｍと電源電圧ＶＤＤの間にＩＮＤが接続されている。
【００６２】
これらの構成例を用いると、ドライバ回路ＤＲＶの出力容量とＩＮＤによって形成される並列共振回路により、高周波数帯域におけるゲインにピーキング特性を持たせ、ＤＲＶの周波数帯域を延ばすことが可能となる。これによって、光通信モジュールの更なる高速化が図れる。また、実施の形態２と同様に、インピーダンス整合による反射の低減と、電源雑音の影響が少ない安定したバイアス電流の供給が可能となり、高速動作の実現と、伝送品質の確保が可能である。これによって、低クロストーク化が可能な図３に示す構造の光通信モジュールが適用可能となり、多チャネル化による光通信モジュールならびに光通信装置の小型化・高密度化が可能である。
【００６３】
（実施の形態５）
本実施の形態５では、実施の形態１で述べた図６及び、実施の形態２で述べた図８を拡張した構成例について説明する。図１７および図１８のそれぞれは、本発明の実施の形態５による光通信モジュールにおいて、その概略的な構成例を示すブロック図である。図１７は、図６を拡張した構成例を示し、図１８は、図８を拡張した構成例を示す。図１７および図１８の構成例では、レーザダイオードドライバＬＤＤを、多チャネル（ＣＨ１〜ＣＨｎ）化し、バイアス回路ＤＣ＿ＢＩＡＳを全チャネルで、共有化する構成となっている。各チャネル毎の伝送路ＴＬＩＮＥとＬＤのばらつきに伴うチャネル間のばらつきは、終端抵抗Ｒｔ＿１〜Ｒｔ＿ｎの値を適宜調整することで補償することができる。
【００６４】
このように、図１７および図１８の構成例を用いると、バイアス回路ＤＣ＿ＢＩＡＳを共有することにより、多チャネル化による通信容量の拡大を小面積で実現可能になる。図示はしないが、特に、図７や図９の構成例のように、ＤＣ＿ＢＩＡＳ内に電源雑音低減用の比較的サイズが大きい容量ＣＡＰ＿Ｒを付加する場合には、バイアス回路を共有することが小型化の点で有益となる。また、本実施の形態５においても、実施の形態１、２と同様に、インピーダンス整合による反射の低減と、電源雑音の影響が少ない安定したバイアス電流の供給が可能となり、高速動作の実現と、伝送品質の確保が可能である。これによって、低クロストーク化が可能な図３に示す構造の光通信モジュールが適用可能となり、多チャネル化と併せて光通信モジュールならびに光通信装置の小型化・高密度化が実現できる。
【００６５】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。
【００６６】
例えば、図１１等の光通信モジュールで用いるレーザダイオードＬＤは、特に限定はされないが、端面発光レーザ（Edge Emitting Laser）等を用いることができる。端面発光レーザは、ビクセル（ＶＣＳＥＬ：Vertical Cavity Surface Emitting Laser）等を代表とする面発光レーザと比較して、高温時における高速動作の点で有利な場合がある。ただし、この場合、温度変動に伴いバイアス電流を補正することが前提となるが、その手段として、例えば光出力パワー検出用のフォトダイオード等を設けると、十分な小型化が図れない恐れがある。そこで、例えば、図１１に示したような方式を用いると、小型な構成で温度補正が実現可能になる。
【産業上の利用可能性】
【００６７】
本実施の形態による光通信モジュールおよび光通信装置は、特に、装置内で光ファイバケーブルを介した通信を行う光通信モジュールおよび光通信装置に適用して有益なものであり、これに限らず、レーザダイオードを用いて光通信を行う製品全般に対して広く適用可能である。
【符号の説明】
【００６８】
ＡＤＤ  加算回路
ＡＦＥ  アナログフロントエンドブロック
ＡＭＰ  アンプ回路
ＢＤ  配線基板
ＢＩＡＳ，ＤＣ＿ＢＩＡＳ  バイアス回路
ＢＫＰ  バックプレーン
ＢＰ  バンプ
ＣＡＰ  容量
ＣＮ，ＣＮＴ  コネクタ
ＣＳＥ  筐体
ＤＬＹ  遅延回路
ＤＲＶ  ドライバ回路
Ｄｕｍ＿ｃ  ダミー回路
ＩＦＣ  インタフェースカード
ＩＮＤ  インダクタ
ＩＰＳ，ＩＮＳ  電流源
ＩＳＬ  絶縁層
ＬＤ  レーザダイオード
ＬＤＤ  レーザダイオードドライバ
ＬＮ  内層配線
ＬＳＩ＿ＬＧ  論理デバイス
ＬＳＩ＿ＯＰ  光制御チップ
ＭＯＳｎ，ＭＮ  ＮＭＯＳトランジスタ
ＭＯＳｐ  ＰＭＯＳトランジスタ
ＯＢＫ  光素子ブロック
ＯＦ  光通信線路
ＯＭＤ  光通信モジュール
ＯＰ  光素子
ＰＤ  フォトダイオード
ＰＤＲＶ  プリドライバ回路
Ｒ  抵抗
ＲＥＧ  レジスタ回路
ＳＤＣ  伝送速度変換回路
ＳＷＣ  スイッチカード
ＴＥＲＭ  終端部
ＴＩＡ  トランスインピーダンスアンプ回路
ＴＬＩＮＥ  伝送路
ＶＡＭＰ  可変増幅回路
ＶＤＬＹ  可変遅延回路
ＶＲＥＧ，ＩＲＥＧ  レギュレータ回路
ＷＢ  ボンディングワイヤ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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