(57)【要約】【課題】製造ばらつきによって、出力ラッチ不良を引き起こす可能性がある。【解決手段】複数のメモリセルが配列されたセルアレイと、メモリセル列に対応して設けられた相補のビット線対と、前記ビット線対をデータ読み出し前に所定の電位にプリチャージするプリチャージ回路と、前記ビット線対に接続され、活性化時には選択メモリセルの記憶データを検出して増幅するセンスアンプと、を備えた半導体記憶装置において、前記センスアンプの出力をラッチする出力ラッチ回路と、増幅動作を行う前記センスアンプの出力と、前記出力ラッチ回路の出力とに基づき、ラッチ完了を判定する出力ラッチ判定回路と、を有する半導体記憶装置。【選択図】図１
2012089191.tif 000002
【特許請求の範囲】
【請求項１】
複数のメモリセルが配列されたセルアレイと、
メモリセル列に対応して設けられた相補のビット線対と、
前記ビット線対をデータ読み出し前に所定の電位にプリチャージするプリチャージ回路と、
前記ビット線対に接続され、活性化時には選択メモリセルの記憶データを検出して増幅するセンスアンプと、を備えた半導体記憶装置において、
前記センスアンプの出力をラッチする出力ラッチ回路と、
増幅動作を行う前記センスアンプの出力と、前記出力ラッチ回路の出力とに基づき、ラッチ完了を判定する出力ラッチ判定回路と、を有する
半導体記憶装置。
【請求項２】
前記出力ラッチ判定回路は、第１〜第６のスイッチ回路を有し、
前記第１、第２のスイッチ回路は、第１の電源端子と第１のノードとの間に直列に接続され、
前記第１のスイッチ回路は、前記ビット線対の一方の電位レベルに応じてオン、オフが制御され、
前記第２のスイッチ回路は、前記出力ラッチ回路の出力に応じてオン、オフが制御され、
前記第３、第４のスイッチ回路は、前記第１の電源端子と前記第１のノードとの間に直列に接続され、
前記第３のスイッチ回路は、前記ビット線対の他方の電位レベルに応じてオン、オフが制御され、
前記第４のスイッチ回路は、前記出力ラッチ回路の反転出力に応じてオン、オフが制御され、
前記第５、第６のスイッチ回路は、前記第１のノードと第２の電源端子との間に直列に接続され、
前記第５のスイッチ回路は、前記ビット線対の一方の電位レベルに応じてオン、オフが制御され、
前記第６のスイッチ回路は、前記ビット線対の他方の電位レベルに応じてオン、オフが制御され、
前記第１のノードから前記出力ラッチ判定回路の判定結果を出力する
請求項１に記載の半導体記憶装置。
【請求項３】
前記第１〜第４のスイッチ回路は、それぞれ第１導電型のトランジスタで構成され、
前記第５、第６のスイッチ回路は、それぞれ第２導電型のトランジスタで構成される
請求項２に記載の半導体記憶装置。
【請求項４】
制御回路を更に有し、
前記制御回路は、
センスアンプ活性化トリガ信号に応じて、第１の制御信号により前記センスアンプを活性化させ、
プリチャージトリガ信号に応じて第２の制御信号により前記プリチャージ回路のプリチャージ動作を停止させ、
前記出力ラッチ判定回路の判定結果に応じて、前記第１の制御信号により前記センスアンプを非活性化させ、且つ、前記第２の制御信号により前記プリチャージ回路に前記ビット線対をプリチャージさせ、
前記出力ラッチ判定回路は、前記ビット線対のプリチャージ電圧に応じて前記出力ラッチ判定回路の判定結果をリセットする
請求項１〜請求項３のいずれか１項に記載の半導体記憶装置。
【請求項５】
第１のクロックドインバータ回路を更に有し、
前記第１のクロックドインバータ回路は、前記センスアンプの出力と前記出力ラッチ回路との間に接続され、前記制御回路が出力する前記センスアンプの活性化もしくは非活性化を制御する前記第１の制御信号に基づく第３の制御信号に応じて、前記センスアンプの出力と前記出力ラッチ回路との間を導通、非導通とするよう制御される
請求項４に記載の半導体記憶装置。
【請求項６】
前記出力ラッチ回路は、第１のインバータ回路と、第２のクロックドインバータ回路とを有し、かつ、前記センスアンプの出力と接続される第２のノードと、前記第２のノードの反転信号が出力される第３のノードとの間に接続され、
前記第１のインバータ回路の出力と前記第２のクロックドインバータ回路の入力が第２のノードと接続され、前記第２のクロックドインバータ回路の出力と前記第１のインバータ回路の入力が第３のノードと接続され、
前記第２のクロックドインバータ回路は、前記第３の制御信号に応じて、前記第１のクロックドインバータ回路が非導通状態となった場合に、前記第２のノードと前記第３のノードとを導通させるよう制御される
請求項５に記載の半導体記憶装置。
【請求項７】
複数のメモリセルが配列されたセルアレイと、
どちらか一方が選択される第１もしくは第２のカラム列にそれぞれ対応して設けられた相補の第１、第２のビット線対と、
第１のプリチャージ制御信号に応じて、前記第１のビット線対をデータ読み出し前に所定の電位にプリチャージする第１のプリチャージ回路と、
第２のプリチャージ制御信号に応じて、前記第２のビット線対をデータ読み出し前に所定の電位にプリチャージする第２のプリチャージ回路と、
前記第１のビット線対に接続され、対応カラム列が選択された場合の活性化時には選択メモリセルの記憶データを検出して増幅する第１のセンスアンプと、
前記第２のビット線対に接続され、対応カラム列が選択された場合の活性化時には選択メモリセルの記憶データを検出して増幅する第２のセンスアンプと、を備えた半導体記憶装置において、
選択されたカラム列の前記第１もしくは第２のセンスアンプの出力をラッチする出力ラッチ回路と、
選択されたカラム列の増幅動作を行う前記第１もしくは第２のセンスアンプの出力と、前記出力ラッチ回路の出力とに基づき、ラッチ完了を判定する出力ラッチ判定回路と、を有する
半導体記憶装置。
【請求項８】
制御回路を更に有し、
前記制御回路は、
前記第１のビット線対の一方の電位レベルと、前記第２のビット線対の一方の電位レベルとに応じた第１の制御信号と、
前記第のビット線対の他方の電位レベルと、前記第２のビット線対の他方の電位レベルとに応じた第２の制御信号と、を生成し、
前記出力ラッチ判定回路は、第１〜第６のスイッチ回路を有し、
前記第１、第２のスイッチ回路は、第１の電源端子と第１のノードとの間に直列に接続され、
前記第１のスイッチ回路は、前記第１の制御信号に応じてオン、オフが制御され、
前記第２のスイッチ回路は、前記出力ラッチ回路の出力に応じてオン、オフが制御され、
前記第３、第４のスイッチ回路は、前記第１の電源端子と前記第１のノードとの間に直列に接続され、
前記第３のスイッチ回路は、前記第２の制御信号に応じてオン、オフが制御され、
前記第４のスイッチ回路は、前記出力ラッチ回路の反転出力に応じてオン、オフが制御され、
前記第５、第６のスイッチ回路は、前記第１のノードと第２の電源端子との間に直列に接続され、
前記第５のスイッチ回路は、前記第１の制御信号に応じてオン、オフが制御され、
前記第６のスイッチ回路は、前記第２の制御信号に応じてオン、オフが制御され、
前記第１のノードから前記出力ラッチ判定回路の判定結果を出力する
請求項７に記載の半導体記憶装置。
【請求項９】
前記第１〜第４のスイッチ回路は、それぞれ第１導電型のトランジスタで構成され、
前記第５、第６のスイッチ回路は、それぞれ第２導電型のトランジスタで構成される
請求項８に記載の半導体記憶装置。
【請求項１０】
前記制御回路は、
センスアンプ活性化トリガ信号に応じて、第３の制御信号により選択された列カラムの前記第１もしくは第２のセンスアンプを活性化させ、
プリチャージトリガ信号に応じて、第４の制御信号により選択された列カラムの前記第１もしくは第２のプリチャージ回路のプリチャージ動作を停止させ、
前記出力ラッチ判定回路の判定結果に応じて、前記第３の制御信号により、選択された列カラムの前記第１もしくは第２のセンスアンプを非活性化させ、且つ、前記第４の制御信号により、選択された列カラムの前記第１もしくは第２のプリチャージ回路により前記第１もしくは第２のビット線対をプリチャージさせ、
前記出力ラッチ判定回路は、前記第１及び第２の制御信号に応じて前記出力ラッチ判定回路の判定結果をリセットする
請求項８もしくは請求項９に記載の半導体記憶装置。
【請求項１１】
第１、第２のクロックドインバータ回路を更に有し、
前記第１のクロックドインバータ回路は、前記第１のセンスアンプの出力と前記出力ラッチ回路との間に接続され、前記第２のクロックドインバータ回路は、前記第２のセンスアンプの出力と前記出力ラッチ回路との間に接続され、
前記制御回路が出力する、選択された列カラムの前記第１もしくは第２のセンスアンプの活性化もしくは非活性化を制御する前記第３の制御信号に基づく第５の制御信号に応じて、選択された列カラムの第１もしくは第２のクロックドインバータ回路をオン状態とすることで、前記第１もしくは第２のセンスアンプの出力と前記出力ラッチ回路を導通とするよう制御される
請求項１０に記載の半導体記憶装置。
【請求項１２】
前記出力ラッチ回路は、第１、第２のインバータ回路と、第７〜第１０のスイッチ回路とを有し、かつ、前記第１及び第２のセンスアンプの出力と接続される第２のノードと、前記第２のノードの反転信号が出力される第３のノードとの間に接続され、
前記第１のインバータ回路の出力と前記第２のインバータ回路の入力が前記第２のノードと接続され、前記第２のインバータ回路の出力と前記第１のインバータ回路の入力が前記第３のノードと接続され、
前記第２のインバータ回路は、直列接続される前記第７、第８のスイッチ回路を経由して前記第１の電源端子からの電圧が供給され、かつ、直列接続される前記第９、第１０のスイッチ回路を経由して前記第２の電源端子からの電圧が供給され、
前記第７及び第９のスイッチ回路は、前記第５の制御信号に応じて、前記第１のクロックドインバータ回路が導通状態となった場合にオフ状態となり、
前記第８及び第１０のスイッチ回路は、前記第５の制御信号に応じて、前記第２のクロックドインバータ回路が導通状態となった場合にオフ状態となり、
前記第７〜第１０のスイッチ回路は、前記第５の制御信号に応じて、前記第１及び第２のクロックドインバータ回路が非導通状態となった場合に、オン状態となる
請求項１１に記載の半導体記憶装置。
【請求項１３】
前記第７、第８のスイッチ回路は、それぞれ第１導電型のトランジスタで構成され、
前記第９、第１０のスイッチ回路は、それぞれ第２導電型のトランジスタで構成される
請求項１２に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に関するものである。
【背景技術】
【０００２】
近年、半導体ウエハーは大口径化によりチップコスト削減が計られてきている。しかし微細化による製造ばらつきに伴うトランジスタの特性（しきい値、オン電流など）の変動も大きく、特性ばらつきによる変動に影響されない高歩留まりが求められている。同様にＳＲＡＭ（Static Random Access Memory）製品においても、特性ばらつきによる変動の影響を排除した高い歩留まりの製品が望まれており、歩留まりを上げることが重要となっている。
【０００３】
図１０に、特許文献１に開示される従来技術のＳＲＡＭ１の回路のブロック構成を示す。また、図１１に、従来技術における動作タイミングチャートを示す。図１０に示すように、従来技術のＳＲＡＭ１は、センスアンプ１３と、データ線対１１、１２と、出力電圧検知回路２１と、ＮＡＮＤ回路３４と、インバータ回路３５と、出力ラッチ回路１４とを有する。
【０００４】
出力電圧検知回路２１は、センスアンプ１３の近傍に配置される。出力電圧検知回路２１は、ＡＮＤ回路３３を有する。出力電圧検知回路２１は、相補のデータ線対１１、１２の電圧を入力する。そして、センスアンプ１３における相補のデータ線対１１、１２への出力端子対上の電圧が確定したことを検知する。出力電圧検知回路２１は、センスアンプ１３のデータ線対１１、１２の出力の電圧が確定したことを検知すると、検知信号２２を出力する。
【０００５】
ＮＡＮＤ回路３４は、検知信号２２とセンスアンプ制御信号１５とを入力し、信号２３を出力する。インバータ回路３５は、信号２３の反転信号を出力ラッチ制御信号１８として出力する。出力ラッチ回路１４は、出力ラッチ制御信号１８によりラッチ制御される。
【０００６】
以上のように構成された、従来技術のＳＲＡＭ１の読み出し動作のタイミングチャートを図１１に示す。ＳＲＡＭ１は、プリチャージ終了後に読み出されたデータによりデータ線対１１、１２の電圧差がある程度開いた時刻ｔ１で、センスアンプ制御信号１５をハイ
レベルに立ち上げ、センスアンプ１３を活性化させる。
【０００７】
そして、この活性化状態にあるセンスアンプ１３によりセンスアンプ１３に接続されるデータ線対１１、１２のうち一方の電位が急激に下がりデータ線対間の電位差が開く。
【０００８】
電位差が開くと、出力電圧検知回路２１のＡＮＤ回路３３は、データ線対１１、１２の出力対のレベルの不一致を検知、つまりセンスアンプ１３の出力が確定したことを検知した時刻ｔ３で検知信号２２をハイレベルからロウレベルに立ち下げる。
【０００９】
ＮＡＮＤ回路３４は、ロウレベルの検知信号２２とハイレベルのセンスアンプ制御信号１５とを入力し、ハイレベルの信号２３を出力する。インバータ回路３５は、この信号２３を反転させ、出力ラッチ制御信号１８とする。
【００１０】
以上のように従来技術によれば、センスアンプ１３に接続される相補のデータ線対１１、１２への出力端子対上の電圧が確定したことを検知するセンスアンプ出力電圧検知回路２１が、個々のセンスアンプ１３の近傍に配置されているため、出力ラッチ制御信号１８が伝播する配線長を短くすることができ、配線負荷が軽くすることができる。このため、出力ラッチ制御信号１８の波形の鈍りを抑制することができる。結果、出力データをラッチするのに必要な長さのパルス幅をもった出力ラッチ制御信号１８を過剰なマージンを見込むことなく確実に発生させることができる。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開２００２−１３３８７５号公報
【発明の概要】
【発明が解決しようとする課題】
【００１２】
しかし、この従来技術は、出力ラッチ不良によって誤読み出しするという以下の問題がある。上述したようにＳＲＡＭ１は、センスアンプ１３の出力であるデータ線対１１、１２の確定のみを出力電圧検知回路２１（ＡＮＤ回路３３）で検知して出力ラッチ制御信号１８を生成する。このような回路構成では、出力電圧検知回路２１、ＮＡＮＤ回路３４、インバータ回路３５で構成される出力ラッチ制御信号生成部が特性ばらつきの影響を受けた場合に、出力ラッチ制御信号１８が想定した時間よりも早く動作してしまう可能性がある。
【００１３】
例えば、出力電圧検知回路２１のＡＮＤ回路３３を構成するトランジスタが製造バラツキの影響をうけて、トランジスタの特性の1つである閾値が変動し、図１１に示すように、検知信号２２が図中点線で示したような設計時より早く変化した場合、出力ラッチ制御信号１８は、そのパルス幅が狭くなってしまう。このため、出力ラッチ制御信号１８として十分なデータラッチパルスを作れず、出力ラッチ回路１４が出力データをラッチできなくなり、出力ラッチ不良を引き起こす可能性がある。
【課題を解決するための手段】
【００１４】
本発明の一態様は、複数のメモリセルが配列されたセルアレイと、メモリセル列に対応して設けられた相補のビット線対と、前記ビット線対をデータ読み出し前に所定の電位にプリチャージするプリチャージ回路と、前記ビット線対に接続され、活性化時には選択メモリセルの記憶データを検出して増幅するセンスアンプと、を備えた半導体記憶装置において、前記センスアンプの出力をラッチする出力ラッチ回路と、増幅動作を行う前記センスアンプの出力と、前記出力ラッチ回路の出力とに基づき、ラッチ完了を判定する出力ラッチ判定回路と、を有する半導体記憶装置である。
【００１５】
本発明の他の態様は、複数のメモリセルが配列されたセルアレイと、どちらか一方が選択される第１もしくは第２のカラム列にそれぞれ対応して設けられた相補の第１、第２のビット線対と、第１のプリチャージ制御信号に応じて、前記第１のビット線対をデータ読み出し前に所定の電位にプリチャージする第１のプリチャージ回路と、第２のプリチャージ制御信号に応じて、前記第２のビット線対をデータ読み出し前に所定の電位にプリチャージする第２のプリチャージ回路と、前記第１のビット線対に接続され、対応カラム列が選択された場合の活性化時には選択メモリセルの記憶データを検出して増幅する第１のセンスアンプと、前記第２のビット線対に接続され、対応カラム列が選択された場合の活性化時には選択メモリセルの記憶データを検出して増幅する第２のセンスアンプと、を備えた半導体記憶装置において、選択されたカラム列の前記第１もしくは第２のセンスアンプの出力をラッチする出力ラッチ回路と、選択されたカラム列の増幅動作を行う前記第１もしくは第２のセンスアンプの出力と、前記出力ラッチ回路の出力とに基づき、ラッチ完了を判定する出力ラッチ判定回路と、を有する半導体記憶装置である。
【００１６】
本発明は、増幅動作を行ったセンスアンプの出力と、そのセンスアンプの出力をラッチする出力ラッチ回路のラッチ出力に基づき、ラッチ完了を判定する出力ラッチ判定回路を備えている。出力ラッチ回路のラッチ出力をラッチ完了の判定に利用するため、確実にラッチ完了した出力ラッチ回路の出力を半導体記憶装置の出力データとすることができる。このため、出力ラッチ不良による誤読み出しを防止することが可能となる。
【発明の効果】
【００１７】
本発明は、出力ラッチ不良による誤読み出しを防ぐことができる。
【図面の簡単な説明】
【００１８】
【図１】実施の形態１にかかる半導体記憶装置の回路構成である。
【図２】実施の形態１にかかる制御回路の構成である。
【図３】実施の形態１にかかる半導体記憶装置の動作タイミングチャートである。
【図４】実施の形態２にかかる半導体記憶装置の回路構成である。
【図５】実施の形態２にかかる制御回路の構成である。
【図６】実施の形態２にかかる制御回路の構成である。
【図７】実施の形態２にかかる制御回路の構成である。
【図８】実施の形態２にかかる制御回路の構成である。
【図９】実施の形態２にかかる半導体記憶装置の動作タイミングチャートである。
【図１０】従来の半導体記憶装置の回路構成である。
【図１１】従来の半導体記憶装置の動作タイミングチャートである。
【発明を実施するための形態】
【００１９】
発明の実施の形態１
【００２０】
以下、本発明を適用した具体的な実施の形態１について、図面を参照しながら詳細に説明する。図１に本実施の形態１にかかる半導体記憶装置１００の構成を示す。半導体記憶装置１００は、例えばＳＲＡＭ回路である。
【００２１】
図１に示すように、半導体記憶装置１００は、メモリセルアレイ１０１と、プリチャージ回路１０２と、センスアンプ１０３と、出力ラッチ回路１０４と、出力ラッチ判定回路１０５と、クロックドインバータ回路ＣＩＶ１０６、ＣＩＶ１０７と、インバータ回路ＩＶ１０８、ＩＶ１０９と、ビット線対ＤＬＤＴ、ＤＬＤＢと、制御回路１１０とを有する。
【００２２】
ビット線ＤＬＤＴ、ＤＬＤＢは相補のビット線対を構成し、ＴＲＵＥ側がＤＬＤＴ、ＢＡＲ側がＤＬＤＢとなる。
【００２３】
プリチャージ回路１０２は、プリチャージ制御信号ＳＰＣに応じて活性化し、ビット線ＤＬＤＴ、ＤＬＤＢを所定の電圧（本例では電源電圧ＶＤＤ）にイコライジング及びプリチャージする。以後、この所定の電圧をプリチャージ電圧とする。
【００２４】
プリチャージ回路１０２は、ＰＭＯＳトランジスタＭＰ１〜ＭＰ３を有する。ＰＭＯＳトランジスタＭＰ１は、イコライジング用トランジスタであり、ビット線対ＤＬＤＴ、ＤＬＤＢ間に接続される。ＰＭＯＳトランジスタＭＰ２は、プリチャージ用トランジスタであり、ビット線ＤＬＤＴと電源端子ＶＤＤ間に接続される。ＰＭＯＳトランジスタＭＰ３は、プリチャージ用トランジスタであり、ビット線ＤＬＤＢと電源端子ＶＤＤ間に接続される。
【００２５】
ＰＭＯＳトランジスタＭＰ１〜ＭＰ３は、それぞれゲートにプリチャージ制御信号ＳＰＣが入力される。ＰＭＯＳトランジスタＭＰ１〜ＭＰ３は、プリチャージ制御信号ＳＰＣに応じてオン状態となり、電源端子ＶＤＤと、ビット線対ＤＬＤＴ、ＤＬＤＢとが電気的に接続される。このため、ビット線対ＤＬＤＴ、ＤＬＤＢがプリチャージ電圧にプリチャージされる。
【００２６】
メモリセルアレイ１０１は、複数のメモリセル（不図示）を有する。ビット線対ＤＬＤＴ、ＤＬＤＢは、上記複数のメモリセルのうち選択されたメモリセルが保持するデータに応じた電圧となる。例えば、選択されたメモリセルが「０」を保持している場合、ビット線ＤＬＤＴの電圧がプリチャージ電圧から低下し、ビット線ＤＬＤＢの電圧がプリチャージ電圧を維持する。逆に、選択されたメモリセルが「１」を保持している場合、ビット線ＤＬＤＴの電圧がプリチャージ電圧を維持し、ビット線ＤＬＤＢの電圧がプリチャージ電圧から低下する。
【００２７】
センスアンプ（ＳＡ）１０３は、ビット線対ＤＬＤＴ、ＤＬＤＢに接続される。センスアンプ１０３は、センスアンプ活性化信号ＳＥＳに応じて活性化し、ビット線ＤＬＤＴ、ＤＬＤＢの電位差を増幅する。
【００２８】
クロックドインバータ回路ＣＩＶ１０６は、入力端子がビット線ＤＬＤＴ、出力端子がノードＱＢに接続される。また、クロックドインバータ回路ＣＩＶ１０６は、出力ラッチ制御信号ＳＥＳＢ、出力ラッチ制御反転信号ＳＥＳＲをクロック入力端子に入力する。
【００２９】
クロックドインバータ回路ＣＩＶ１０６は、クロック信号として出力ラッチ制御信号ＳＥＳＢ及びその反転信号である出力ラッチ制御反転信号ＳＥＳＲに基づいてインバータ動作を行う。例えば、出力ラッチ制御信号ＳＥＳＢがハイレベル（出力ラッチ制御反転信号ＳＥＳＲがロウレベル）の場合、入力端子に入力した信号を反転させてノードＱＢに出力する（以後、オン状態と称す）。出力ラッチ制御信号ＳＥＳＢがロウレベル（出力ラッチ制御反転信号ＳＥＳＲがハイレベル）の場合、出力端子をハイインピーダンス状態とする（以後、オフ状態と称す）。
【００３０】
クロックドインバータ回路ＣＩＶ１０７は、入力端子がビット線ＤＬＤＢに接続される。なお、出力端子はオープンとなっている。クロックドインバータ回路ＣＩＶ１０７は、出力ラッチ制御信号ＳＥＳＢ、出力ラッチ制御反転信号ＳＥＳＲをクロック入力端子に入力する。クロックドインバータ回路ＣＩＶ１０７もＣＩＶ１０６と同様、クロック信号として出力ラッチ制御信号ＳＥＳＢ及びその反転信号である出力ラッチ制御反転信号ＳＥＳＲに基づいてインバータ動作を行う。このクロックドインバータ回路ＣＩＶ１０７は、ビット線ＤＬＤＴと、ビット線ＤＬＤＢの負荷を合わせるためのダミー素子である。
【００３１】
出力ラッチ回路１０４は、ノードＱＢとノードＱＨＬＤとの間に接続される。出力ラッチ回路１０４は、ノードＱＢの電位レベルをラッチする。出力ラッチ回路１０４は、インバータ回路ＩＶ１１とクロックドインバータ回路ＣＩＶ１１とを有する。
【００３２】
インバータ回路ＩＶ１１は、入力端子がノードＱＢ、出力端子がノードＱＨＬＤに接続される。
【００３３】
クロックドインバータ回路ＣＩＶ１１は、入力端子がノードＱＨＬＤ、出力端子がノードＱＢに接続される。また、クロックドインバータ回路ＣＩＶ１１は、クロック信号として出力ラッチ制御信号ＳＥＳＢ、出力ラッチ制御反転信号ＳＥＳＲを入力する。例えば、出力ラッチ制御反転信号ＳＥＳＲがハイレベル（出力ラッチ制御信号ＳＥＳＢがロウレベル）の場合、入力端子に入力した信号を反転させて出力する（以後、オン状態と称す）。出力ラッチ制御反転信号ＳＥＳＲがロウレベル（出力ラッチ制御信号ＳＥＳＢがハイレベル）の場合、出力端子をハイインピーダンス状態とする（以後、オフ状態と称す）。
【００３４】
インバータ回路ＩＶ１０８は、入力端子がノードＱＨＬＤ、出力端子がノードＱＨＬＤＢに接続される。インバータ回路ＩＶ１０９は、入力端子がノードＱＢに接続される。インバータ回路ＩＶ１０９は出力バッファであり、ノードＱＢに印加される信号をバッファリングして、データ出力信号Ｑとして出力する。なお、必要に応じてノードＱＨＬＤに印加される信号を出力ラッチ信号ＱＨＬＤ、ノードＱＨＬＤＢに印加される信号を出力ラッチ反転信号ＱＨＬＤＢと称する。
【００３５】
出力ラッチ判定回路１０５は、出力ラッチ回路１０４からの出力ラッチ信号ＱＨＬＤと、ビット線対ＤＬＤＴ、ＤＬＤＢの電位レベルとに応じて、出力ラッチ完了判定信号ＱＬＥＮを生成する。出力ラッチ判定回路１０５は、ＰＭＯＳトランジスタＭＰ４〜ＭＰ７と、ＮＭＯＳトランジスタＭＮ１、ＭＮ２とを有する。
【００３６】
ＰＭＯＳトランジスタＭＰ４は、電源端子ＶＤＤとノードＮ１との間に接続され、ゲートがビット線ＤＬＤＴに接続される。ＰＭＯＳトランジスタＭＰ５は、電源端子ＶＤＤとノードＮ２との間に接続され、ゲートがビット線ＤＬＤＢに接続される。ＰＭＯＳトランジスタＭＰ６は、ノードＮ１とノードＱＬＥＮとの間に接続され、ゲートがノードＱＨＬＤに接続される。ＰＭＯＳトランジスタＭＰ７は、ノードＮ２とノードＱＬＥＮとの間に接続され、ゲートがノードＱＨＬＤＢに接続される。
【００３７】
ＮＭＯＳトランジスタＭＮ１は、ノードＱＬＥＮとノードＮ３との間に接続され、ゲートがビット線ＤＬＤＴに接続される。ＮＭＯＳトランジスタＭＮ２は、ノードＮ３と接地端子ＧＮＤとの間に接続され、ゲートがビット線ＤＬＤＢに接続される。ノードＱＨＬＤＢは出力ラッチ判定回路１０５の出力ノードであり、出力ラッチ完了判定信号ＱＬＥＮが制御回路１１０に出力される。
【００３８】
また、この出力ラッチ完了判定信号ＱＬＥＮは、半導体記憶装置１００が出力する出力データの読み出しのトリガ信号の生成に利用される。このため、出力ラッチ完了判定信号ＱＬＥＮが有効（例えば、ハイレベル）となった場合のデータ出力信号Ｑの電位レベルの値が、ラッチを完了した半導体記憶装置１００の出力データの値となる。
【００３９】
制御回路１１０は、出力ラッチ完了判定信号ＱＬＥＮと、プリチャージトリガ信号ＰＣＢと、センスアンプ活性化トリガ信号ＳＥＳＩＢとを入力し、それらに応じて出力ラッチ制御信号ＳＥＳＢと、出力ラッチ制御反転信号ＳＥＳＲと、プリチャージ制御信号ＳＰＣ、センスアンプ活性化信号ＳＥＳとを出力する。
【００４０】
図２に、制御回路１１０の構成を示す。図２に示すように、制御回路１１０は、ＰＭＯＳトランジスタＭＰ２１と、ＮＭＯＳトランジスタＭＮ２１と、インバータ回路ＩＶ２１〜ＩＶ２６と、ＮＯＲ回路ＮＯＲ２１、ＮＯＲ２２と、ＮＡＮＤ回路ＮＡＮＤ２１と、クロックドインバータ回路ＣＩＶ２１とを有する。
【００４１】
インバータ回路ＩＶ２１は、入力端子に出力ラッチ完了判定信号ＱＬＥＮを入力し、出力端子がノードＱＬＥＮＢに接続される。なお、ノードＱＬＥＮＢに印加される信号を信号ＱＬＥＮＢと称す。
【００４２】
ＰＭＯＳトランジスタＭＰ２１は、電源端子ＶＤＤとノードＱＬＬとの間に接続され、ゲートがノードＱＬＥＮＢに接続される。
【００４３】
ＮＭＯＳトランジスタＭＮ２１は、ノードＱＬＬと接地端子ＧＮＤとの間に接続され、ゲートにプリチャージトリガ信号ＰＣＢが入力される。
【００４４】
インバータ回路ＩＶ２２は、入力端子がノードＱＬＬ、出力端子がノードＱＬＬＢに接続される。なお、ノードＱＬＬ、ＱＬＬＢに印加される信号をそれぞれ信号ＱＬＬ、ＱＬＬＢと称す。
【００４５】
クロックドインバータ回路ＣＩＶ２１は、入力端子がノードＱＬＬＢ、出力端子がノードＱＬＬに接続される。また、クロックドインバータ回路ＣＩＶ２１は、クロック入力端子に信号ＱＬＬＢ及びその反転信号を入力する。
【００４６】
クロックドインバータ回路ＣＩＶ２１は、クロック信号として信号ＱＬＬＢ及びその反転信号に基づいてインバータ動作を行う。例えば、信号ＱＬＬＢがハイレベルの場合、入力端子に入力した信号を反転させて出力し（オン状態）、信号ＱＬＬＢがロウレベルの場合、出力端子をハイインピーダンス状態とする（オフ状態）。
【００４７】
インバータ回路ＩＶ２３は、入力端子がノードＱＬＬＢ、出力端子がノードＩＬＥＮに接続される。なお、ノードＩＬＥＮに印加される信号を信号ＩＬＥＮと称す。
【００４８】
ＮＯＲ回路ＮＯＲ２１は、一方の入力端子に信号ＩＬＥＮ、他方の入力端子にプリチャージトリガ信号ＰＣＢが入力される。そして、ＮＯＲ演算結果をノードＩＰＣに出力する。
【００４９】
インバータ回路ＩＶ２４は、入力端子がノードＩＰＣ、出力端子がノードＩＰＣＢに接続される。なお、ノードＩＰＣ、ＩＰＣＢに印加される信号をそれぞれ信号ＩＰＣ、ＩＰＣＢと称す。
【００５０】
ＮＯＲ回路ＮＯＲ２２は、一方の入力端子に信号ＩＰＣＢ、他方の入力端子にセンスアンプ活性化トリガ信号ＳＥＳＩＢが入力される。そして、ＮＯＲ演算結果をノードＳＥＳに出力する。このノードＳＥＳに印加される信号がセンスアンプ活性化信号ＳＥＳとなり、例えばハイレベルとなった場合、センスアンプ１０３を活性化させる。
【００５１】
インバータ回路ＩＶ２５は、入力端子がノードＳＥＳ、出力端子がノードＳＥＳＢに接続される。なお、ノードＳＥＳＢに印加される信号が、出力ラッチ制御信号ＳＥＳＢとなる。
【００５２】
ＮＡＮＤ回路ＮＡＮＤ２１は、一方の入力端子に信号ＩＰＣＢ、他方の入力端子に出力ラッチ制御信号ＳＥＳＢが入力される。そして、ＮＡＮＤ演算結果をプリチャージ制御信号ＳＰＣとして出力する。
【００５３】
インバータ回路ＩＶ２６は、入力端子に出力ラッチ制御信号ＳＥＳＢを入力され、出力端子から出力ラッチ制御反転信号ＳＥＳＲを出力する。
【００５４】
以下、本実施の形態１にかかる半導体記憶装置１００の動作について説明する。図３に、半導体記憶装置１００の動作を説明するタイミングチャートを示す。図３を用いて、半導体記憶装置１００のデータ読み出し動作を説明する。なお、以下の説明で各信号の立ち上がりは、信号の電位がロウレベルからハイレベルへ、立ち下がりは、信号の電位がハイレベルからロウレベルへ変化する状態を示している。
【００５５】
ここで、図３に示す期間Ｔ１はメモリセルアレイ１０１からのメモリデータ読み出し開始から出力ラッチノードＱＨＬＤの出力ラッチ確定までの期間である。期間Ｔ２は出力ラッチ完了の判定期間である。期間Ｔ３は出力ラッチ判定完了から次サイクルまでのプリチャージ・リセットの期間である。
【００５６】
初期動作として、まずプリチャージトリガ信号ＰＣＢが立ち下がる。このため、ＮＯＲ回路ＮＯＲ２１の出力である信号ＩＰＣが立ち上がり、プリチャージ制御信号ＳＰＣがハイレベルに立ち上がる。よって、ビット線対ＤＬＤＴ、ＤＬＤＢのプリチャージが解除される。そして、メモリセルアレイ１０１の選択メモリセルの保持する値に応じて、ビット線ＤＬＤＴ、ＤＬＤＢのどちらかの電位が下がる。
【００５７】
ビット線ＤＬＤＴとＤＬＤＢの電位差が開いたところで、センスアンプ活性化トリガ信号ＳＥＳＩＢが立ち下がる。このため、ＮＯＲ回路ＮＯＲ２２の出力であるセンスアンプ活性化信号ＳＥＳが立ち上がり、センスアンプ１０３が活性化される。そして、センスアンプ１０３が活性化されることにより、ビット線ＤＬＤＴ、ＤＬＤＢの一方がハイレベル、他方がロウレベルに固定される。
【００５８】
また、センスアンプ活性化信号ＳＥＳの立ち上がりにより、出力ラッチ制御信号ＳＥＳＢが立ち下がり、出力ラッチ制御反転信号ＳＥＳＲが立ち上がる。このため、クロックドインバータ回路ＣＩＮＶ１０６がオン状態（導通状態）となり、ビット線ＤＬＤＴの電位レベルがノードＱＢへ伝播してデータ出力信号Ｑが確定する。そして、時刻ｔ４に、出力ラッチ信号ＱＨＬＤ、及び、その反転信号である出力ラッチ反転信号ＱＨＬＤＢが確定し、出力ラッチが完了する。
【００５９】
出力ラッチ反転信号ＱＨＬＤＢが確定することから、ＰＭＯＳトランジスタＭＰ６もしくはＭＰ７の一方がオン状態となる。例えば、センスアンプ１０３が活性化されることにより、ビット線ＤＬＤＴがロウレベルに固定された場合、出力ラッチ反転信号ＱＨＬＤＢもロウレベルとなり、ＰＭＯＳトランジスタＭＰ６がオン状態となる。そして、ビット線ＤＬＤＴがロウレベルとなっていることから、ＰＭＯＳトランジスタＭＰ４がオン状態、ＮＭＯＳトランジスタＭＮ１はオフ状態となっている。このため、時刻ｔ５に出力ラッチ完了判定信号ＱＬＥＮがハイレベルに立ち上がる。
【００６０】
このハイレベルに立ち上がった出力ラッチ完了判定信号ＱＬＥＮが、半導体記憶装置１００が出力する出力データ読み出しのトリガ信号の生成に利用される。つまり、上記ビット線ＤＬＤＴがロウレベルとなる例ではロウレベルのデータ出力信号Ｑ（値は「０」）が、半導体記憶装置１００の出力データの値となる。
【００６１】
そして、出力ラッチ完了判定信号ＱＬＥＮがハイレベルとなったため、信号ＱＬＥＮＢがロウレベルとなり、ＰＭＯＳトランジスタＭＰ２１がオン状態となる。このとき、プリチャージトリガ信号ＰＣＢがロウレベルなので、ＮＭＯＳトランジスタＭＮ２１はオフ状態となっており、信号ＱＬＬがハイレベル、信号ＱＬＬＢがロウレベルとなる。
【００６２】
そして、信号ＱＬＬＢがロウレベルに立ち下がることから信号ＩＬＥＮが立ち上がり、これに応じて、ＮＯＲ回路ＮＯＲ２１からの出力信号ＩＰＣが立ち下がる。これにより、信号ＩＰＣＢがハイレベルに立ち上がり、ＮＯＲ回路ＮＯＲ２２が、センスアンプ活性化信号ＳＥＳをロウレベルに立ち下げる。よって、出力ラッチ制御信号ＳＥＳＢが立ち上がって、出力ラッチ制御反転信号ＳＥＳＲが立ち下がる。この結果、クロックドインバータ回路ＣＩＶ１０６がオフ状態となり、出力ラッチ回路１０４のクロックドインバータ回路ＣＩＶ１１がオン状態となる。なお、センスアンプ活性化信号ＳＥＳがロウレベルに立ち下がったため、センスアンプ１０３が非活性化する。
【００６３】
また、出力ラッチ制御信号ＳＥＳＢが立ち上がることから、クロックドインバータ回路ＣＩＶ１１のオンと同時期に、ＮＡＮＤ回路ＮＡＮＤ２１がプリチャージ制御信号ＳＰＣを立ち下げる。このため、プリチャージ回路１０２が活性化し、ビット線対ＤＬＤＴ、ＤＬＤＢをハイレベル（電源電圧ＶＤＤ）にプリチャージする。
【００６４】
そして、ビット線対ＤＬＤＴ、ＤＬＤＢがプリチャージされ、共にハイレベルとなることから、ＰＭＯＳトランジスタＭＰ４、ＭＰ５がオフ状態、ＮＭＯＳトランジスタＭＮ１、ＭＮ２がオン状態となり、出力ラッチ完了判定信号ＱＬＥＮがリセットされてロウレベルとなり、一連の読み出し動作が完了する。
【００６５】
以上の動作からもわかるように、本実施の形態１では、センスアンプ１０３の出力だけでなく、出力ラッチ信号ＱＨＬＤ、出力ラッチ反転信号ＱＨＬＤＢの確定から、出力ラッチ判定回路１０５が、出力ラッチ完了判定信号ＱＬＥＮを生成する。この出力ラッチ完了判定信号ＱＬＥＮが、データ出力信号Ｑの読み出しトリガ信号の生成に利用される。このため、確実にラッチ完了した出力ラッチ回路１０４の出力を半導体記憶装置１００の出力データとすることができる。このため、出力ラッチ不良による誤読み出しを防止することが可能となる。
【００６６】
また、出力ラッチ信号ＱＨＬＤ、出力ラッチ反転信号ＱＨＬＤＢの確定から、出力ラッチ制御信号ＳＥＳＢ、出力ラッチ制御反転信号ＳＥＳＲ、及びプリチャージ制御信号ＳＰＣを生成している。このため、出力ラッチ制御信号ＳＥＳＢ、出力ラッチ制御反転信号ＳＥＳＲ、プリチャージ制御信号ＳＰＣが特性ばらつきにより、出力ラッチ確定前に動作してクロックドインバータ回路ＣＩＮＶ１０６、ＣＩＮＶ１１をオフ状態、あるいはプリチャージ回路１０２がプリチャージを開始することを防止でき、出力ラッチ不良を防止する。よって、本実施の形態１の半導体記憶装置１００において、出力ラッチ不良に起因する誤読み出しの発生を防ぐことができる。
【００６７】
発明の実施の形態２
【００６８】
以下、本発明を適用した具体的な実施の形態２について、図面を参照しながら詳細に説明する。本実施の形態２は、半導体記憶装置が複数カラムタイプとなっている点が実施の形態１に対して異なる。
【００６９】
図４に本実施の形態２にかかる半導体記憶装置２００の構成を示す。図４に示すように、半導体記憶装置２００は、メモリセルアレイ１０１と、プリチャージ回路１０２Ａ、１０２Ｂと、センスアンプ１０３Ａ、１０３Ｂと、出力ラッチ回路２０４と、出力ラッチ判定回路１０５と、クロックドインバータ回路ＣＩＶ１０６Ａ、ＣＩＶ１０６Ｂ、ＣＩＶ１０７Ａ、ＣＩＶ１０７Ｂと、インバータ回路ＩＶ１０８、ＩＶ１０９と、ビット線対ＤＬＤＴ０、ＤＬＤＢ０、ビット線対ＤＬＤＴ１、ＤＬＤＢ１と、制御回路２１１〜２１４とを有する。なお、図４に示された符号のうち、図１と同じ符号を付した構成は、図１と同じか又は類似の構成を示している。
【００７０】
メモリセルアレイ１０１は、複数カラムタイプであり、ビット線対ＤＬＤＴ０、ＤＬＤＢ０、ビット線対ＤＬＤＴ１、ＤＬＤＢ１が、接続される。本例では、下位カラムのビット線対をＤＬＤＴ０、ＤＬＤＢ０、上位カラムのビット線対をＤＬＤＴ１、ＤＬＤＢ１とする。
【００７１】
プリチャージ回路を１０２Ａ、センスアンプ１０３Ａは、それぞれ下位カラムのビット線対ＤＬＤＴ０、ＤＬＤＢ０に接続される。プリチャージ回路を１０２Ａは、プリチャージ制御信号ＳＰＣの代わりにプリチャージ制御信号ＳＰＣ０を入力する以外は、実施の形態１と同様であり、構成等の説明は省略する。センスアンプ１０３Ａは、センスアンプ活性化信号ＳＥＳ０に応じて活性化する以外は、実施の形態１と同様であり、構成等の説明は省略する。
【００７２】
プリチャージ回路１０２Ｂ、センスアンプ１０３Ｂは、それぞれ上位カラムのビット線対ＤＬＤＴ１、ＤＬＤＢ１に接続される。プリチャージ回路１０２Ｂは、プリチャージ制御信号ＳＰＣの代わりにプリチャージ制御信号ＳＰＣ１を入力する以外は、実施の形態１と同様であり、構成等の説明は省略する。センスアンプ１０３Ｂは、センスアンプ活性化信号ＳＥＳ１に応じて活性化する以外は、実施の形態１と同様であり、構成等の説明は省略する。
【００７３】
クロックドインバータ回路ＣＩＶ１０６Ａは、入力端子がビット線ＤＬＤＴ０、出力端子がノードＱＢに接続される。また、クロックドインバータ回路ＣＩＶ１０６Ａは、出力ラッチ制御信号ＳＥＳＢ０、出力ラッチ制御反転信号ＳＥＳＲ０をクロック入力端子に入力する。その他は、実施の形態１のクロックドインバータ回路ＣＩＶ１０６と同様である。
【００７４】
クロックドインバータ回路ＣＩＶ１０７Ａは、入力端子がビット線ＤＬＤＢ０に接続される。また、クロックドインバータ回路ＣＩＶ１０７Ａは、出力ラッチ制御信号ＳＥＳＢ０、出力ラッチ制御反転信号ＳＥＳＲ０をクロック入力端子に入力する。その他は、実施の形態１のクロックドインバータ回路ＣＩＶ１０７と同様である。
【００７５】
クロックドインバータ回路ＣＩＶ１０６Ｂは、入力端子がビット線ＤＬＤＴ１、出力端子がノードＱＢに接続される。また、クロックドインバータ回路ＣＩＶ１０６Ｂは、出力ラッチ制御信号ＳＥＳＢ１、出力ラッチ制御反転信号ＳＥＳＲ１をクロック入力端子に入力する。その他は、実施の形態１のクロックドインバータ回路ＣＩＶ１０６と同様である。
【００７６】
クロックドインバータ回路ＣＩＶ１０７Ｂは、入力端子がビット線ＤＬＤＢ１に接続される。また、クロックドインバータ回路ＣＩＶ１０７Ｂは、出力ラッチ制御信号ＳＥＳＢ１、出力ラッチ制御反転信号ＳＥＳＲ１をクロック入力端子に入力する。その他は、実施の形態１のクロックドインバータ回路ＣＩＶ１０７と同様である。
【００７７】
出力ラッチ回路２０４は、インバータ回路ＩＶ１１と、ＰＭＯＳトランジスタＭＰ１１〜ＭＰ１３と、ＮＭＯＳトランジスタＭＮ１１〜ＭＮ１３とを有する。
【００７８】
インバータ回路ＩＶ１１は、入力端子がノードＱＢ、出力端子がノードＱＨＬＤに接続される。
【００７９】
ＰＭＯＳトランジスタＭＰ１１は、電源端子ＶＤＤとノードＮ４との間に接続され、ゲートに出力ラッチ制御反転信号ＳＥＳＲ０が入力される。
【００８０】
ＰＭＯＳトランジスタＭＰ１２は、ノードＮ４とノードＮ５との間に接続され、ゲートに出力ラッチ制御反転信号ＳＥＳＲ１が入力される。
【００８１】
ＰＭＯＳトランジスタＭＰ１３は、ノードＮ５とノードＱＢとの間に接続され、ゲートがノードＱＨＬＤに接続される。
【００８２】
ＮＭＯＳトランジスタＭＮ１３は、ノードＮ６とノードＱＢとの間に接続され、ゲートがノードＱＨＬＤに接続される。
【００８３】
ＮＭＯＳトランジスタＭＰ１２は、ノードＮ６とノードＮ７との間に接続され、ゲートに出力ラッチ制御信号ＳＥＳＢ１が入力される。
【００８４】
ＮＭＯＳトランジスタＭＮ１１は、ノードＮ７と接地端子ＧＮＤとの間に接続され、ゲートに出力ラッチ制御信号ＳＥＳＢ０が入力される。
【００８５】
なお、ＰＭＯＳトランジスタＭＰ１３とＮＭＯＳトランジスタＭＮ１３とでインバータ回路を構成している。ＰＭＯＳトランジスタＭＰ１１、ＭＰ１２及びＮＭＯＳトランジスタＭＮ１１、ＭＮ１２は、このインバータ回路に電源を供給するスイッチの機能を有する。つまり、ＰＭＯＳトランジスタＭＰ１１、ＭＰ１２及びＮＭＯＳトランジスタＭＮ１１、ＭＮ１２が全てオン状態となった場合に、ＰＭＯＳトランジスタＭＰ１３とＮＭＯＳトランジスタＭＮ１３とで構成されるインバータ回路もオン状態となる。
【００８６】
制御回路２１１は、ビット線ＤＬＤＴ０とＤＬＤＴ１に印加される信号に応じて、信号ＤＬＤＴ２を出力する。図５に制御回路２１１の構成を示す。図５に示すように、制御回路２１１は、ＮＡＮＤ回路ＮＡＮＤ３１と、インバータ回路ＩＶ３１とを有する。
【００８７】
ＮＡＮＤ回路ＮＡＮＤ３１は、一方の入力端子がビット線ＤＬＤＴ０、他方の入力端子がビット線ＤＬＤＴ１に接続される。そして、両端子に印加される信号のＮＡＮＤ演算結果を信号ＤＬＤＴ２Ｂとして出力する。
【００８８】
インバータ回路ＩＶ３１は、入力端子に信号ＤＬＤＴ２Ｂを入力し、出力端子からその反転信号ＤＬＤＴ２を出力する。
【００８９】
制御回路２１２は、ビット線ＤＬＤＢ０とＤＬＤＢ１に印加される信号に応じて、信号ＤＬＤＢ２を出力する。図６に制御回路２１２の構成を示す。図６に示すように、制御回路２１２は、ＮＡＮＤ回路ＮＡＮＤ４１と、インバータ回路ＩＶ４１とを有する。
【００９０】
ＮＡＮＤ回路ＮＡＮＤ４１は、一方の入力端子がビット線ＤＬＤＢ０、他方の入力端子がビット線ＤＬＤＢ１に接続される。そして、両端子に印加される信号のＮＡＮＤ演算結果を出力信号ＤＬＤＢ２として出力する。
【００９１】
インバータ回路ＩＶ４１は、入力端子に信号ＤＬＤＢ２Ｂを入力し、出力端子からその反転出力信号ＤＬＤＢ２を出力する。
【００９２】
出力ラッチ判定回路１０５は、ＰＭＯＳトランジスタＭＰ４のゲートに制御回路２１１からの出力信号ＤＬＤＴ２が入力され、ＰＭＯＳトランジスタＭＰ５のゲートに制御回路２１２からの出力信号ＤＬＤＢ２が入力され、ＮＭＯＳトランジスタＭＮ１のゲートに制御回路２１１からの出力信号ＤＬＤＴ２が入力され、ＮＭＯＳトランジスタＭＮ２のゲートに制御回路２１２からの出力信号ＤＬＤＢ２が入力される。それ以外は、実施の形態１と同様である。
【００９３】
制御回路２１３は、出力ラッチ完了判定信号ＱＬＥＮと、プリチャージトリガ信号ＰＣＢ０と、センスアンプ活性化トリガ信号ＳＥＳＩＢ０とを入力し、それらに応じて出力ラッチ制御信号ＳＥＳＢ０と、出力ラッチ制御反転信号ＳＥＳＲ０と、プリチャージ制御信号ＳＰＣ０、センスアンプ活性化信号ＳＥＳ０とを出力する。
【００９４】
図７に、制御回路２１３の構成を示す。図７に示すように、制御回路２１３は、ＰＭＯＳトランジスタＭＰ２１Ａと、ＮＭＯＳトランジスタＭＮ２１Ａと、インバータ回路ＩＶ２１Ａ〜ＩＶ２６Ａと、ＮＯＲ回路ＮＯＲ２１Ａ、ＮＯＲ２２Ａと、ＮＡＮＤ回路ＮＡＮＤ２１Ａと、クロックドインバータ回路ＣＩＶ２１Ａとを有する。
【００９５】
インバータ回路ＩＶ２１Ａは、入力端子に出力ラッチ完了判定信号ＱＬＥＮを入力し、出力端子がノードＱＬＥＮＢ０に接続される。なお、ノードＱＬＥＮＢ０に印加される信号を信号ＱＬＥＮＢ０と称す。
【００９６】
ＰＭＯＳトランジスタＭＰ２１Ａは、電源端子ＶＤＤとノードＱＬＬ０との間に接続され、ゲートがノードＱＬＥＮＢ０に接続される。
【００９７】
ＮＭＯＳトランジスタＭＮ２１Ａは、ノードＱＬＬ０と接地端子ＧＮＤとの間に接続され、ゲートにプリチャージトリガ信号ＰＣＢ０が入力される。
【００９８】
インバータ回路ＩＶ２２Ａは、入力端子がノードＱＬＬ０、出力端子がノードＱＬＬＢ０に接続される。なお、ノードＱＬＬ０、ＱＬＬＢ０に印加される信号をそれぞれ信号ＱＬＬ０、ＱＬＬＢ０と称す。
【００９９】
クロックドインバータ回路ＣＩＶ２１Ａは、入力端子がノードＱＬＬＢ０、出力端子がノードＱＬＬ０に接続される。また、クロックドインバータ回路ＣＩＶ２１Ａは、クロック端子に信号ＱＬＬＢ０とその反転信号を入力する。
【０１００】
クロックドインバータ回路ＣＩＶ２１Ａは、クロック信号として信号ＱＬＬＢ０及びその反転信号に基づいてインバータ動作を行う。例えば、信号ＱＬＬＢ０がハイレベルの場合、入力端子に入力した信号を反転させて出力し（オン状態）、信号ＱＬＬＢ０がロウレベルの場合、出力端子をハイインピーダンス状態とする（オフ状態）。
【０１０１】
インバータ回路ＩＶ２３Ａは、入力端子がノードＱＬＬＢ０、出力端子がノードＩＬＥＮ０に接続される。なお、ノードＩＬＥＮ０に印加される信号を信号ＩＬＥＮ０と称す。
【０１０２】
ＮＯＲ回路ＮＯＲ２１Ａは、一方の入力端子に信号ＩＬＥＮ０、他方の入力端子にプリチャージトリガ信号ＰＣＢ０が入力される。そして、ＮＯＲ演算結果をノードＩＰＣ０に出力する。
【０１０３】
インバータ回路ＩＶ２４Ａは、入力端子がノードＩＰＣ０、出力端子がノードＩＰＣＢ０に接続される。なお、ノードＩＰＣ０、ＩＰＣＢ０に印加される信号をそれぞれ信号ＩＰＣ０、ＩＰＣＢ０と称す。
【０１０４】
ＮＯＲ回路ＮＯＲ２２Ａは、一方の入力端子に信号ＩＰＣＢ０、他方の入力端子にセンスアンプ活性化トリガ信号ＳＥＳＩＢ０が入力される。そして、ＮＯＲ演算結果をノードＳＥＳ０に出力する。このノードＳＥＳ０に印加される信号がセンスアンプ活性化信号ＳＥＳ０となり、例えばハイレベルとなった場合、センスアンプ１０３Ａを活性化させる。
【０１０５】
インバータ回路ＩＶ２５Ａは、入力端子がノードＳＥＳ０、出力端子がノードＳＥＳＢ０に接続される。なお、ノードＳＥＳＢ０に印加される信号が、出力ラッチ制御信号ＳＥＳＢ０となる。
【０１０６】
ＮＡＮＤ回路ＮＡＮＤ２１Ａは、一方の入力端子に信号ＩＰＣＢ０、他方の入力端子に出力ラッチ制御信号ＳＥＳＢ０が入力される。そして、ＮＡＮＤ演算結果をプリチャージ制御信号ＳＰＣ０として出力する。
【０１０７】
インバータ回路ＩＶ２６Ａは、入力端子に出力ラッチ制御信号ＳＥＳＢ０を入力され、出力端子から出力ラッチ制御反転信号ＳＥＳＲ０を出力する。
【０１０８】
制御回路２１４は、出力ラッチ完了判定信号ＱＬＥＮと、プリチャージトリガ信号ＰＣＢ１と、センスアンプ活性化トリガ信号ＳＥＳＩＢ１とを入力し、それらに応じて出力ラッチ制御信号ＳＥＳＢ１と、出力ラッチ制御反転信号ＳＥＳＲ１と、プリチャージ制御信号ＳＰＣ１、センスアンプ活性化信号ＳＥＳ１とを出力する。
【０１０９】
図８に、制御回路２１３の構成を示す。図８に示すように、制御回路２１３は、ＰＭＯＳトランジスタＭＰ２１Ｂと、ＮＭＯＳトランジスタＭＮ２１Ｂと、インバータ回路ＩＶ２１Ｂ〜ＩＶ２６Ｂと、ＮＯＲ回路ＮＯＲ２１Ｂ、ＮＯＲ２２Ｂと、ＮＡＮＤ回路ＮＡＮＤ２１Ｂと、クロックドインバータ回路ＣＩＶ２１Ｂとを有する。なお、制御回路２１１〜２１４を１つの制御回路とみなすこともできる。
【０１１０】
インバータ回路ＩＶ２１Ｂは、入力端子に出力ラッチ完了判定信号ＱＬＥＮを入力し、出力端子がノードＱＬＥＮＢ１に接続される。なお、ノードＱＬＥＮＢ１に印加される信号を信号ＱＬＥＮＢ１と称す。
【０１１１】
ＰＭＯＳトランジスタＭＰ２１Ｂは、電源端子ＶＤＤとノードＱＬＬ１との間に接続され、ゲートがノードＱＬＥＮＢ１に接続される。
【０１１２】
ＮＭＯＳトランジスタＭＮ２１Ｂは、ノードＱＬＬ１と接地端子ＧＮＤとの間に接続され、ゲートにプリチャージトリガ信号ＰＣＢ１が入力される。
【０１１３】
インバータ回路ＩＶ２２Ｂは、入力端子がノードＱＬＬ１、出力端子がノードＱＬＬＢ１に接続される。なお、ノードＱＬＬ１、ＱＬＬＢ１に印加される信号をそれぞれ信号ＱＬＬ１、ＱＬＬＢ１と称す。
【０１１４】
クロックドインバータ回路ＣＩＶ２１Ｂは、入力端子がノードＱＬＬＢ１、出力端子がノードＱＬＬ１に接続される。また、クロックドインバータ回路ＣＩＶ２１Ｂは、クロック端子に信号ＱＬＬＢ１とその反転信号を入力する。
【０１１５】
クロックドインバータ回路ＣＩＶ２１Ｂは、クロック信号として信号ＱＬＬＢ１及びその反転信号に基づいてインバータ動作を行う。例えば、信号ＱＬＬＢ１がハイレベルの場合、入力端子に入力した信号を反転させて出力し（オン状態）、信号ＱＬＬＢ１がロウレベルの場合、出力端子をハイインピーダンス状態とする（オフ状態）。
【０１１６】
インバータ回路ＩＶ２３Ｂは、入力端子がノードＱＬＬＢ１、出力端子がノードＩＬＥＮ１に接続される。なお、ノードＩＬＥＮ１に印加される信号を信号ＩＬＥＮ１と称す。
【０１１７】
ＮＯＲ回路ＮＯＲ２１Ｂは、一方の入力端子に信号ＩＬＥＮ１、他方の入力端子にプリチャージトリガ信号ＰＣＢ１が入力される。そして、ＮＯＲ演算結果をノードＩＰＣ１に出力する。
【０１１８】
インバータ回路ＩＶ２４Ｂは、入力端子がノードＩＰＣ１、出力端子がノードＩＰＣＢ１に接続される。なお、ノードＩＰＣ１、ＩＰＣＢ１に印加される信号をそれぞれ信号ＩＰＣ１、ＩＰＣＢ１と称す。
【０１１９】
ＮＯＲ回路ＮＯＲ２２Ｂは、一方の入力端子に信号ＩＰＣＢ１、他方の入力端子にセンスアンプ活性化トリガ信号ＳＥＳＩＢ１が入力される。そして、ＮＯＲ演算結果をノードＳＥＳ１に出力する。このノードＳＥＳ１に印加される信号がセンスアンプ活性化信号ＳＥＳ１となり、例えばハイレベルとなった場合、センスアンプ１０３Ｂを活性化させる。
【０１２０】
インバータ回路ＩＶ２５Ｂは、入力端子がノードＳＥＳ１、出力端子がノードＳＥＳＢ１に接続される。なお、ノードＳＥＳＢ１に印加される信号が、出力ラッチ制御信号ＳＥＳＢ１となる。
【０１２１】
ＮＡＮＤ回路ＮＡＮＤ２１Ｂは、一方の入力端子に信号ＩＰＣＢ１、他方の入力端子に出力ラッチ制御信号ＳＥＳＢ１が入力される。そして、ＮＡＮＤ演算結果をプリチャージ制御信号ＳＰＣ１として出力する。
【０１２２】
インバータ回路ＩＶ２６Ｂは、入力端子に出力ラッチ制御信号ＳＥＳＢ１を入力され、出力端子から出力ラッチ制御反転信号ＳＥＳＲ１を出力する。
【０１２３】
以下、本実施の形態２にかかる半導体記憶装置２００の動作について説明する。図９に、半導体記憶装置２００の動作を説明するタイミングチャートを示す。図９を用いて、半導体記憶装置２００のデータ読み出し動作を説明する。但し、下位カラムが選択され、上位カラムは非選択となっている場合である。なお、以下の説明で各信号の立ち上がりは、信号の電位がロウレベルからハイレベルへ、立ち下がりは、信号の電位がハイレベルからロウレベルへ変化する状態を示している。
【０１２４】
ここで、図９に示す期間Ｔ４はメモリセルアレイ１０１からのメモリデータ読み出し開始から出力ラッチノードＱＨＬＤの出力ラッチ確定までの期間である。期間Ｔ５は出力ラッチ完了の判定期間である。期間Ｔ６は出力ラッチ判定完了から次サイクルまでのプリチャージ・リセットの期間である。なお、図９の動作では、前提として下位カラムが選択される場合の説明を行う。よって、上位カラムが選択された場合は、下位カラムと上位カラムが置き換わった動作となる。
【０１２５】
初期動作として、まず下位カラムのプリチャージトリガ信号ＰＣＢ０が立ち下がる。このため、ＮＯＲ回路ＮＯＲ２１Ａの出力である信号ＩＰＣ０が立ち上がり、プリチャージ制御信号ＳＰＣ０がハイレベルに立ち上がる。よって、ビット線対ＤＬＤＴ０、ＤＬＤＢ０のプリチャージが解除される。そして、メモリセルアレイ１０１の下位カラムの選択メモリセルの保持する値に応じて、ビット線ＤＬＤＴ０、ＤＬＤＢ０のどちらかの電位が下がる。
【０１２６】
下位カラムのビット線ＤＬＤＴ０とＤＬＤＢ０の電位差が開いたところで、センスアンプ活性化トリガ信号ＳＥＳＩＢ０が立ち下がる。このため、ＮＯＲ回路ＮＯＲ２２Ａの出力であるセンスアンプ活性化信号ＳＥＳ０が立ち上がり、センスアンプ１０３Ａが活性化される。そして、センスアンプ１０３Ａが活性化されることにより、ビット線ＤＬＤＴ０、ＤＬＤＢ０の一方がハイレベル、他方がロウレベルに固定される。
【０１２７】
このため、制御回路２１１において、ＮＡＮＤ回路ＮＡＮＤ３１の出力ＤＬＤＴ２Ｂが立ち上がり、インバータ回路ＩＶ３１の出力ＤＬＤＴ２が立ち下がる。
【０１２８】
また、センスアンプ活性化信号ＳＥＳ０の立ち上がりにより、出力ラッチ制御信号ＳＥＳＢ０が立ち下がり、出力ラッチ制御反転信号ＳＥＳＲ０が立ち上がる。このため、クロックドインバータ回路ＣＩＮＶ１０６Ａがオン状態となり、ビット線ＤＬＤＴ０のレベルがノードＱＢへ伝播してデータ出力信号Ｑが確定する。但し、クロックドインバータ回路ＣＩＮＶ１０６Ｂはオフ状態のままであり、出力端子がハイインピーダンス状態を保持している。そして、時刻ｔ６に、出力ラッチ信号ＱＨＬＤ、及び、その反転信号である出力ラッチ反転信号ＱＨＬＤＢが確定し、出力ラッチが完了する。
【０１２９】
出力ラッチ反転信号ＱＨＬＤＢが確定することから、ＰＭＯＳトランジスタＭＰ６もしくはＭＰ７の一方がオン状態となる。例えば、センスアンプ１０３Ａが活性化されることにより、ビット線ＤＬＤＴ０がロウレベルに固定された場合、出力ラッチ反転信号ＱＨＬＤＢもロウレベルとなり、ＰＭＯＳトランジスタＭＰ６がオン状態となる。
【０１３０】
また、上位カラムが非選択であるため、ビット線ＤＬＤＴ１はプリチャージ電圧（ハイレベル）であり、ビット線ＤＬＤＴ０がロウレベルであるため、制御回路２１１から出力される出力信号ＤＬＤＴ２はロウレベルとなる。信号ＤＬＤＴ２はロウレベルとなっていることから、ＰＭＯＳトランジスタＭＰ４がオン状態、ＮＭＯＳトランジスタＭＮ１はオフ状態となっている。このため、時刻ｔ７に出力ラッチ完了判定信号ＱＬＥＮがハイレベルに立ち上がる。
【０１３１】
このハイレベルに立ち上がった出力ラッチ完了判定信号ＱＬＥＮが、半導体記憶装置２００が出力する出力データの読み出しのトリガ信号の生成に利用される。つまり、上記ビット線ＤＬＤＴ０がロウレベルとなる例ではロウレベルのデータ出力信号Ｑ（値は「０」）が、半導体記憶装置２００の出力データの値となる。
【０１３２】
出力ラッチ完了判定信号ＱＬＥＮがハイレベルとなると、制御回路２１３の信号ＱＬＥＮＢ０がロウレベルとなり、ＰＭＯＳトランジスタＭＰ２１Ａがオン状態となる。このとき、プリチャージトリガ信号ＰＣＢ０がロウレベルなので、ＮＭＯＳトランジスタＭＮ２１Ａはオフ状態となっており、信号ＱＬＬ０がハイレベルに立ち上がり、信号ＱＬＬＢ０がロウレベルに立ち下がる。
【０１３３】
そして、信号ＱＬＬＢ０がロウレベルに立ち下がることから信号ＩＬＥＮ０が立ち上がり、これに応じて、ＮＯＲ回路ＮＯＲ２１Ａからの出力信号ＩＰＣ０が立ち下がる。これにより、信号ＩＰＣＢ０がハイレベルに立ち上がり、ＮＯＲ回路ＮＯＲ２２Ａが、センスアンプ活性化信号ＳＥＳ０をロウレベルに立ち下げる。よって、出力ラッチ制御信号ＳＥＳＢ０が立ち上がって、出力ラッチ制御反転信号ＳＥＳＲ０が立ち下がる。この結果、クロックドインバータ回路ＣＩＶ１０６Ａがオフ状態となる。
【０１３４】
また、制御回路２１４からの出力ラッチ制御信号ＳＥＳＢ１がハイレベル、出力ラッチ制御反転信号ＳＥＳＲ１がロウレベルであり、上述したように出力ラッチ制御信号ＳＥＳＢ０がハイレベル、出力ラッチ制御反転信号ＳＥＳＲ０がロウレベルであるため、ＰＭＯＳトランジスタＭＰ１３とＮＭＯＳトランジスタＭＮ１３とで構成されるインバータ回路がオン状態となる。なお、センスアンプ活性化信号ＳＥＳ０がロウレベルに立ち下がったため、センスアンプ１０３Ａが非活性化する。
【０１３５】
また更に、出力ラッチ制御信号ＳＥＳＢ０が立ち上がることから、ＰＭＯＳトランジスタＭＰ１３とＮＭＯＳトランジスタＭＮ１３とで構成されるインバータ回路のオンと同時期に、ＮＡＮＤ回路ＮＡＮＤ２１Ａがプリチャージ制御信号ＳＰＣ０を立ち下げる。このため、プリチャージ回路１０２Ａが活性化し、ビット線対ＤＬＤＴ０、ＤＬＤＢ０をハイレベル（電源電圧ＶＤＤ）にプリチャージする。
【０１３６】
そして、ビット線対ＤＬＤＴ０、ＤＬＤＢ０がプリチャージされ、ハイレベルとなることから、制御回路２１１、２１２からそれぞれハイレベルの信号ＤＬＤＴ２、ＤＬＤＢ２が出力される。このため、ＰＭＯＳトランジスタＭＰ４、ＭＰ５がオフ状態、ＮＭＯＳトランジスタＭＮ１、ＭＮ２がオン状態となり、出力ラッチ完了判定信号ＱＬＥＮがリセットされてロウレベルとなり、一連の読み出し動作が完了する。
【０１３７】
なお、上記一連の動作の間、上位カラムは動作しない。よって、上位カラムのセンスアンプ活性化トリガ信号ＳＥＳＩＢ１、プリチャージトリガ信号ＰＣＢ１、出力ラッチ制御信号ＳＥＳＢ１、プリチャージ制御信号ＳＰＣ１、ビット線対ＤＬＤＴ１、ＤＬＤＢ１、制御回路２１２からの出力信号ＤＬＤＢ２、ＤＬＤＢ２Ｂは常時ハイレベルである。また、センスアンプ活性化信号ＳＥＳ１、出力ラッチ制御反転信号ＳＥＳＲ１は常時ロウレベルである。
【０１３８】
以上の動作からもわかるように、本実施の形態２では、出力ラッチ判定回路１０５が、選択カラム列のセンスアンプの出力だけでなく、出力ラッチ信号ＱＨＬＤ、出力ラッチ反転信号ＱＨＬＤＢの確定から、出力ラッチ完了判定信号ＱＬＥＮを生成する。この出力ラッチ完了判定信号ＱＬＥＮが、データ出力信号Ｑの読み出しトリガ信号の生成に利用される。このため、確実にラッチ完了した出力ラッチ回路１０４の出力を半導体記憶装置２００の出力データとすることができる。このため、複数カラム構成の半導体記憶装置であっても、実施の形態１と同様、出力ラッチ不良による誤読み出しを防止することが可能となる。
【０１３９】
また、上述したように、出力ラッチ信号ＱＨＬＤ及び出力ラッチ反転信号ＱＨＬＤＢの確定から、下位カラムの出力ラッチ制御信号ＳＥＳＢ０、出力ラッチ制御反転信号ＳＥＳＲ０、及びプリチャージ制御信号ＳＰＣ０を生成している。このため、出力ラッチ制御信号ＳＥＳＢ０、出力ラッチ制御反転信号ＳＥＳＲ０、プリチャージ制御信号ＳＰＣ０が特性ばらつきにより、出力ラッチ確定前に動作してクロックドインバータ回路ＣＩＮＶ１０６Ａをオフ状態、あるいはプリチャージ回路１０２Ａがプリチャージを開始することを防止でき、出力ラッチ不良を防止する。よって、本実施の形態２のように複数カラム構成の半導体記憶装置であっても、実施の形態１と同様、出力ラッチ不良に起因する誤読み出しの発生を防ぐことができる。
【０１４０】
なお、本発明は上記実施の形態に限られたものでなく、趣旨を逸脱しない範囲で適宜変更することが可能である。上記例では、メモリアレイセルがＳＲＡＭを前提としているが、ＤＲＡＭであってもよい。また、実施の形態２では、上位カラムと下位カラムの２つであったが、更に複数のカラム構成であってもよい。
【符号の説明】
【０１４１】
１００、２００  半導体記憶装置
１０１  メモリセルアレイ
１０２、１０２Ａ、１０２Ｂ  プリチャージ回路
１０３、１０３Ａ、１０３Ｂ  センスアンプ
１０４  出力ラッチ回路
１０５  出力ラッチ判定回路
ＣＩＶ１０６、ＣＩＶ１０６Ａ、ＣＩＶ１０６Ｂ  クロックドインバータ回路
ＣＩＶ１０７、ＣＩＶ１０７Ａ、ＣＩＶ１０７Ｂ  クロックドインバータ回路
ＣＩＶ１１  クロックドインバータ回路
ＩＶ１０８、ＩＶ１０９  インバータ回路
ＤＬＤＴ、ＤＬＤＢ  ビット線
１１０  制御回路
ＭＰ２１、ＭＰ２１Ａ、ＭＰ２１Ｂ  ＰＭＯＳトランジスタ
ＭＮ２１、ＭＮ２１Ａ、ＭＮ２１Ｂ  ＮＭＯＳトランジスタ
ＩＶ２１〜ＩＶ２６  インバータ回路
ＩＶ２１Ａ〜ＩＶ２６Ａ  インバータ回路
ＩＶ２１Ｂ〜ＩＶ２６Ｂ  インバータ回路
ＮＯＲ２１、ＮＯＲ２２  ＮＯＲ回路
ＮＯＲ２１Ａ、ＮＯＲ２２Ａ  ＮＯＲ回路
ＮＯＲ２１Ｂ、ＮＯＲ２２Ｂ  ＮＯＲ回路
ＮＡＮＤ２１、ＮＡＮＤ２１Ａ、ＮＡＮＤ２１Ｂ  ＮＡＮＤ回路
ＭＰ４〜ＭＰ７  ＰＭＯＳトランジスタ
ＭＮ１、ＭＮ２  ＮＭＯＳトランジスタ
ＭＰ１１〜ＭＰ１３  ＰＭＯＳトランジスタ
ＭＮ１１〜ＭＮ１３  ＮＭＯＳトランジスタ
２１１〜２１４  制御回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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