(57)【要約】【課題】パワーデバイスの高耐圧とオン抵抗の低減とを同時に実現する。【解決手段】実施形態に係わる半導体装置は、半導体基板１０１内のソース領域１０７Ａ、ドレイン領域１０７Ｂ、及びドレイン領域１０７Ｂに接したドリフト領域１０５と、ソース領域１０７Ａ及びドレイン領域１０７Ｂ間のドリフト領域１０５内のＳＴＩ絶縁層Ｉ−２と、ＳＴＩ絶縁層Ｉ−２上、ドリフト領域１０５上、並びに、ソース領域１０７Ａ及びドレイン領域１０７Ｂ間のチャネル領域上のゲート電極１１０とを備える。ＳＴＩ絶縁層Ｉ−２は、第１及び第２のトレンチの内面上の第１の酸化膜１０２及び窒化膜１０３と、第１及び第２のトレンチを満たす窒化膜１０３上の第２の酸化膜１０４とを備える。第２のトレンチは、第１のトレンチ内に形成され、第１のトレンチの底面よりも低い底面を有し、第１のトレンチの幅よりも狭い幅を有する。【選択図】図２
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【特許請求の範囲】
【請求項１】
半導体基板内のソース領域、ドレイン領域、及び前記ドレイン領域に接したドリフト領域と、前記ソース領域及び前記ドレイン領域間の前記ドリフト領域内のＳＴＩ絶縁層と、前記ＳＴＩ絶縁層上、前記ドリフト領域上、並びに、前記ソース領域及び前記ドレイン領域間のチャネル領域上のゲート電極とを具備する半導体装置の製造方法において、
前記ＳＴＩ絶縁層は、
マスク材をマスクにして半導体基板をエッチングし、前記半導体基板に第１のトレンチを形成する工程と、
前記第１のトレンチの側壁にサイドウォールを形成する工程と、
前記マスク材及び前記サイドウォールをマスクにして前記半導体基板をエッチングし、前記第１のトレンチ内に、前記第１のトレンチの底面よりも低い底面を有し、前記第１のトレンチの幅よりも狭い幅を有する第２のトレンチを形成する工程と、
前記マスク材及び前記サイドウォールを除去する工程と、
前記半導体基板上及び前記第１及び第２のトレンチの内面上に第１の酸化膜及び窒化膜を形成する工程と、
前記窒化膜上に前記第１及び第２のトレンチを満たす第２の酸化膜を形成する工程と、
前記窒化膜をエッチングストッパとして前記第２の酸化膜を研磨し、前記第２の酸化膜を前記第１及び第２のトレンチ内に残存させる工程と
により形成されることを特徴とする半導体装置の製造方法。
【請求項２】
半導体基板内のソース領域、ドレイン領域、及び前記ドレイン領域に接したドリフト領域と、前記ソース領域及び前記ドレイン領域間の前記ドリフト領域内のＳＴＩ絶縁層と、前記ＳＴＩ絶縁層上、前記ドリフト領域上、並びに、前記ソース領域及び前記ドレイン領域間のチャネル領域上のゲート電極とを具備し、
前記ＳＴＩ絶縁層は、
第１及び第２のトレンチの内面上の第１の酸化膜及び窒化膜と、前記第１及び第２のトレンチを満たす前記窒化膜上の第２の酸化膜とを備え、
前記第２のトレンチは、前記第１のトレンチ内に形成され、前記第１のトレンチの底面よりも低い底面を有し、前記第１のトレンチの幅よりも狭い幅を有する
ことを特徴とする半導体装置。
【請求項３】
前記第２のトレンチは、前記第１のトレンチの前記ソース領域側の側面又は前記ドレイン領域側の側面に隣接することを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記ドレイン領域は、前記第１のトレンチの底面よりも深いことを特徴とする請求項２又は３に記載の半導体装置。
【請求項５】
前記ドレイン領域及び前記ドリフト領域は、同一導電型であり、前記ドリフト領域の不純物濃度は、前記ドレイン領域の不純物濃度よりも低く、前記ドレイン領域は、前記ドリフト領域内にあることを特徴とする請求項２乃至４のいずれか１項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
実施形態は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
パワーデバイス、例えば、横型ＤＭＯＳ(Lateral type double-diffused MOSFET)に要求される特性は、高耐圧とオン抵抗（スイッチング損失）の低減である。しかし、両者は、トレードオフの関係にあり、これらを同時に実現することが難しい。
【０００３】
例えば、横型ＤＭＯＳのソース領域とドレイン領域との間にＳＴＩ(shallow trench isolation)を形成する技術が知られている。この技術は、ＭＯＳＦＥＴのソース領域とドレイン領域との間の電流経路を長くし、高耐圧を実現することを目的とする。
【０００４】
しかし、高耐圧を実現するために、ＳＴＩの幅又は深さは大きくなる傾向にある。ＳＴＩの幅が大きくなると、オン抵抗が増加すると共に微細化にも不利となる。また、ＳＴＩの深さが大きくなると、ＳＴＩの幅を大きくする場合に比べてオン抵抗の増加が顕著となる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】米国特許第７，６４６，０５９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
実施形態は、パワーデバイスの高耐圧とオン抵抗の低減とを同時に実現する技術について提案する。
【課題を解決するための手段】
【０００７】
実施形態の製造方法は、半導体基板内のソース領域、ドレイン領域、及び前記ドレイン領域に接したドリフト領域と、前記ソース領域及び前記ドレイン領域間の前記ドリフト領域内のＳＴＩ絶縁層と、前記ＳＴＩ絶縁層上、前記ドリフト領域上、並びに、前記ソース領域及び前記ドレイン領域間のチャネル領域上のゲート電極とを備える半導体装置を対象とする。そして、前記ＳＴＩ絶縁層は、マスク材をマスクにして半導体基板をエッチングし、前記半導体基板に第１のトレンチを形成する工程と、前記第１のトレンチの側壁にサイドウォールを形成する工程と、前記マスク材及び前記サイドウォールをマスクにして前記半導体基板をエッチングし、前記第１のトレンチ内に、前記第１のトレンチの底面よりも低い底面を有し、前記第１のトレンチの幅よりも狭い幅を有する第２のトレンチを形成する工程と、前記マスク材及び前記サイドウォールを除去する工程と、前記半導体基板上及び前記第１及び第２のトレンチの内面上に第１の酸化膜及び窒化膜を形成する工程と、前記窒化膜上に前記第１及び第２のトレンチを満たす第２の酸化膜を形成する工程と、前記窒化膜をエッチングストッパとして前記第２の酸化膜を研磨し、前記第２の酸化膜を前記第１及び第２のトレンチ内に残存させる工程とにより形成される。
【０００８】
実施の形態の半導体装置は、半導体基板内のソース領域、ドレイン領域、及び前記ドレイン領域に接したドリフト領域と、前記ソース領域及び前記ドレイン領域間の前記ドリフト領域内のＳＴＩ絶縁層と、前記ＳＴＩ絶縁層上、前記ドリフト領域上、並びに、前記ソース領域及び前記ドレイン領域間のチャネル領域上のゲート電極とを備え、前記ＳＴＩ絶縁層は、第１及び第２のトレンチの内面上の第１の酸化膜及び窒化膜と、前記第１及び第２のトレンチを満たす前記窒化膜上の第２の酸化膜とを備え、前記第２のトレンチは、前記第１のトレンチ内に形成され、前記第１のトレンチの底面よりも低い底面を有し、前記第１のトレンチの幅よりも狭い幅を有する。
【図面の簡単な説明】
【０００９】
【図１】実施形態の半導体装置を示す平面図。
【図２】図１のＩＩ−ＩＩ線に沿う断面図。
【図３Ａ】実施形態の製造方法を示す断面図。
【図３Ｂ】実施形態の製造方法を示す断面図。
【図３Ｃ】実施形態の製造方法を示す断面図。
【図３Ｄ】実施形態の製造方法を示す断面図。
【図３Ｅ】実施形態の製造方法を示す断面図。
【図３Ｆ】実施形態の製造方法を示す断面図。
【図３Ｇ】実施形態の製造方法を示す断面図。
【図３Ｈ】実施形態の製造方法を示す断面図。
【図３Ｉ】実施形態の製造方法を示す断面図。
【図３Ｊ】実施形態の製造方法を示す断面図。
【図４】第１の変形例を示す断面図。
【図５】第２の変形例を示す断面図。
【図６】第３の変形例を示す断面図。
【発明を実施するための形態】
【００１０】
以下、図面を参照しながら実施形態を説明する。
【００１１】
図１は、実施形態の横型ＤＭＯＳの平面図を示している。図２は、図１のＩＩ−ＩＩ線に沿う断面図である。
【００１２】
半導体基板１０１は、例えば、Ｐ型半導体基板（例えば、シリコン基板）１０１Ａと、Ｐ型半導体基板１０１Ａ内に形成されるＮ型埋め込み不純物領域１０１Ｂと、Ｎ型埋め込み不純物領域１０１Ｂ上に形成されるＮ型エピタキシャル層１０１Ｃとを備える。
【００１３】
Ｎ型エピタキシャル層１０１Ｃ内には、ＳＴＩ絶縁層Ｉ−１，Ｉ−２が形成される。ＳＴＩ絶縁層Ｉ−１は、素子分離絶縁層として機能する。図１及び図２では、１つのＤＭＯＳがＳＴＩ絶縁層Ｉ−１により取り囲まれている。ＳＴＩ絶縁層Ｉ−２は、ＭＯＳＦＥＴのソース領域とドレイン領域との間の電流経路を長くし、高耐圧を実現することを目的として設けられる。
【００１４】
ＳＴＩ絶縁層Ｉ−１，Ｉ−２は、共に、いわゆる逆凸形状を有する。即ち、ＳＴＩ絶縁層Ｉ−１，Ｉ−２は、第１及び第２のトレンチ内に満たされる絶縁層により構成され、第２のトレンチは、第１のトレンチ内に形成され、第１のトレンチの底面よりも低い底面を有し、第１のトレンチの幅よりも狭い幅を有する。さらに、第２のトレンチは、第１のトレンチの底面の中央部に配置される。
【００１５】
実施形態では、ＳＴＩ絶縁層Ｉ−１，Ｉ−２は、第１及び第２のトレンチの内面上の第１の酸化膜（例えば、シリコン酸化膜）１０２、第１の酸化膜１０２上の窒化膜（例えば、シリコン窒化膜）１０３と、第１及び第２のトレンチを満たす窒化膜１０３上の第２の酸化膜（例えば、シリコン酸化膜）１０４とを備える。
【００１６】
但し、ＳＴＩ絶縁層Ｉ−１，Ｉ−２は、互いに異なる形状又は構造を有していてもよい。例えば、素子分離を目的とするＳＴＩ絶縁層Ｉ−１については、一般的なＳＴＩ絶縁層の形状（例えば、逆台形）とし、耐圧確保のためのＳＴＩ絶縁層Ｉ−２については、逆凸形状としてもよい。
【００１７】
しかし、製造プロセスの簡略化を考慮すると、ＳＴＩ絶縁層Ｉ−１，Ｉ−２は、互いに同じ形状及び構造を有しているのが望ましい。
【００１８】
Ｎ型エピタキシャル層１０１Ｃ内には、Ｐ型ウェル領域１０６が形成される。また、Ｐ型ウェル領域１０６内には、ソース領域としてのＮ＋型拡散層１０７Ａ及びＰ型ウェル領域１０６に対するコンタクト層としてのＰ＋型拡散層１０８が形成される。
【００１９】
Ｎ＋型拡散層１０７Ａ及びＰ＋型拡散層１０８は、共に、ソース端子１１２に接続される。Ｐ＋型拡散層１０８は、ＤＭＯＳの動作時に、Ｎ型エピタキシャル層１０１Ｃにバックゲートバイアスを与えるために使用される。
【００２０】
ＳＴＩ絶縁層Ｉ−２は、Ｎ型エピタキシャル層１０１Ｃ内のＮ型ドリフト層１０５により覆われ、ドレイン領域としてのＮ＋型拡散層１０７Ｂは、Ｎ型ドリフト層１０５内の２つのＳＴＩ絶縁層Ｉ−２の間に配置される。Ｎ型ドリフト層１０５は、Ｎ＋型拡散層１０７Ｂよりも不純物濃度が低く、高抵抗である。Ｎ＋型拡散層１０７Ｂは、ドレイン端子１１３に接続される。
【００２１】
ゲート絶縁層１０９及びゲート電極１１０は、ＳＴＩ絶縁層Ｉ−２上、並びに、ソース領域としてのＮ＋型拡散層１０７Ａ及びドレイン領域としてのＮ＋型拡散層１０７Ｂ間のチャネル領域上に配置される。また、サイドウォール１１１は、ゲート絶縁層１０９及びゲート電極１１０の側壁上に形成される。
【００２２】
このような構造によれば、ソース領域及びドレイン領域間のＳＴＩ絶縁層Ｉ−２によりＤＭＯＳの高耐圧化を図ることができる。また、ＳＴＩ絶縁層Ｉ−２を逆凸形状とすることにより、ＳＴＩ絶縁層Ｉ−２の幅及び深さのいずれか一方を極端に大きくすることなしに、高耐圧化を実現することができる。
【００２３】
また、ＳＴＩ絶縁層Ｉ−２が逆凸形状であるため、逆台形のＳＴＩ絶縁層の深さで耐圧を確保する場合に比べて、電流経路がなだらかになり、オン抵抗（スイッチング損失）の低減を図ることができる。
【００２４】
さらに、逆凸形状のＳＴＩ絶縁層Ｉ−２は、ソース領域及びドレイン領域間に４つのエッジを有するため、それらの間において２つのエッジを有する逆台形のＳＴＩ絶縁層よりも、１つのエッジに集中する電界を緩和できる。このため、ＤＭＯＳの特性変動を抑制できる。
【００２５】
次に、図１及び図２の横型ＤＭＯＳにおいて、ＳＴＩ絶縁層Ｉ−１，Ｉ−２を形成する方法の例について説明する。
【００２６】
まず、図３Ａに示すように、半導体基板１０１上に、例えば、酸化膜１１４及び窒化膜１１５を形成する。この後、ＰＥＰ(photo engraving process)により、レジストパターン１１６を形成し、このレジストパターン１１６をマスクにして、ＲＩＥ(reactive ion etching)により、窒化膜１１５及び酸化膜１１４をエッチングする。また、レジストパターン１１６を除去する。
【００２７】
その結果、図３Ｂに示すように、レジストパターンのレイアウトが酸化膜１１４及び窒化膜１１５に転写され、酸化膜１１４及び窒化膜１１５から構成されるマスク材（ハードマスク）が形成される。
【００２８】
次に、図３Ｃに示すように、酸化膜１１４及び窒化膜１１５から構成されるマスク材をマスクにして半導体基板１０１をエッチングし、半導体基板１０１に第１のトレンチ１１７Ａを形成する。第１のトレンチ１１７Ａは、側面にテーパが形成され、底部に向かうほど幅が狭くなる逆台形を有する。
【００２９】
次に、図３Ｄに示すように、第１のトレンチ１１７Ａの内面上及び窒化膜１１５上に、酸化膜１１８及び窒化膜１１９を形成する。この後、酸化膜１１８及び窒化膜１１９をＲＩＥによりエッチングすると、図３Ｅに示すように、第１のトレンチ１１７Ａの側壁に、酸化膜１１８及び窒化膜１１９から構成されるサイドウォールが形成される。
【００３０】
次に、図３Ｆに示すように、酸化膜１１４及び窒化膜１１５から構成されるマスク材及び酸化膜１１８及び窒化膜１１９から構成されるサイドウォールをマスクにして半導体基板１０１をエッチングし、半導体基板１０１に第２のトレンチ１１７Ｂを形成する。第２のトレンチ１１７Ｂも、側面にテーパが形成され、底部に向かうほど幅が狭くなる逆台形を有する。
【００３１】
この後、酸化膜１１４及び窒化膜１１５から構成されるマスク材及び酸化膜１１８及び窒化膜１１９から構成されるサイドウォールを除去すると、図３Ｇに示すように、半導体基板１０１内には、全体として逆凸形状を有する第１及び第２のトレンチ１１７Ａ，１１７Ｂが形成される。
【００３２】
即ち、第２のトレンチ１１７Ｂは、第１のトレンチ１１７Ａの底面の中央部に形成される。また、第２のトレンチ１１７Ｂは、第１のトレンチ１１７Ａの底面よりも低い底面を有し、第１のトレンチ１１７Ａの幅よりも狭い幅を有する。
【００３３】
次に、図３Ｈに示すように、半導体基板１０１上及び第１及び第２のトレンチ１１７Ａ，１１７Ｂの内面上に、再び、酸化膜１０２及び窒化膜１０３を形成する。続けて、図３Ｉに示すように、窒化膜１０３上に第１及び第２のトレンチ１１７Ａ，１１７Ｂを満たす酸化膜１０４を形成する。
【００３４】
最後に、図３Ｊに示すように、例えば、ＣＭＰ(chemical mechanical polishing)により、窒化膜１０３をエッチングストッパとして酸化膜１０４を研磨し、酸化膜１０４を第１及び第２のトレンチ１０７Ａ，１０７Ｂ内に残存させる。
【００３５】
以上のステップにより、図１及び図２の横型ＤＭＯＳのＳＴＩ絶縁層Ｉ−１，Ｉ−２を形成することができる。
【００３６】
このような製造プロセスによれば、２段構造のＳＴＩ絶縁層をセルフアラインで形成できる。即ち、マスク材をマスクにして第１のトレンチを形成した後に、第１のトレンチの側壁にサイドウォールを形成し、マスク材とサイドウォールとをマスクにして第２のトレンチを形成することにより、第１のトレンチと第２のトレンチとの合わせずれをなくすことができる。
【００３７】
従って、以上の製造プロセスによれば、例えば、２段構造のＳＴＩ絶縁層を２回のＰＥＰで形成する場合に比べて、合わせマージン（製造上のばらつき）を小さくでき、製造コストの低減と共に、ＤＭＯＳの特性の均一化及び微細化を図ることが可能である。また、合わせマージンによるソース領域及びドレイン領域間の余分な距離をなくすことができるため、保証された一定耐圧においてオン抵抗を小さくすることができる。
【００３８】
図４は、第１の変形例を示している。
【００３９】
この変形例の特徴は、ＳＴＩ絶縁層Ｉ−２が第１及び第２のトレンチ内に形成され、第２のトレンチが、第１のトレンチのソース領域（Ｎ＋拡散層１０７Ａ）側の側面に隣接する点にある。即ち、ＳＴＩ絶縁層Ｉ−２の深さは、ソース領域側において最も深くなっている。
【００４０】
その他の点は、図１及び図２の実施形態と同じであるため、ここでの詳細な説明については省略する。
【００４１】
図５は、第２の変形例を示している。
【００４２】
この変形例の特徴は、ＳＴＩ絶縁層Ｉ−２が第１及び第２のトレンチ内に形成され、第２のトレンチが、第１のトレンチのドレイン領域（Ｎ＋拡散層１０７Ｂ）側の側面に隣接する点にある。即ち、ＳＴＩ絶縁層Ｉ−２の深さは、ドレイン領域側において最も深くなっている。
【００４３】
その他の点は、図１及び図２の実施形態と同じであるため、ここでの詳細な説明については省略する。
【００４４】
図６は、第３の変形例を示している。
【００４５】
この変形例は、ＳＴＩ絶縁層Ｉ−２が第１及び第２のトレンチ内に形成され、ドレイン領域（Ｎ＋拡散層１０７Ｂ）が第１のトレンチの底面よりも深いことにある。この場合、ドレイン領域は、第２のトレンチの底面よりも上にあることが望ましい。
【００４６】
以上の実施形態は、Ｎチャネル型ＤＭＯＳに関するが、実施形態に係わるＳＴＩ絶縁層は、Ｐチャネル型ＤＭＯＳに適用することも可能である。この場合、例えば、図２、図４乃至図６において、ｐ型とｎ型とを互いに入れ替えればよい。また、この実施形態は、横型パワーデバイスに関するが、電流経路を長くして耐圧を確保することを目的にＳＴＩ絶縁層が存在するパワーデバイスであれば、縦型パワーデバイスに実施形態に係わるＳＴＩ絶縁層を適用することも可能である。
【００４７】
また、ソース領域とドレイン領域との間の電流経路に逆凸形状のＳＴＩ絶縁層が存在する第１のＤＭＯＳと、ソース領域とドレイン領域との間の電流経路に逆台形のＳＴＩ絶縁層が存在する第２のＤＭＯＳとを、１チップ内に混載し、１チップ内に耐圧の異なる複数のＤＭＯＳを形成することも可能である。
【００４８】
以上、実施形態によれば、パワーデバイスの高耐圧とオン抵抗の低減とを同時に実現することができる。
【００４９】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００５０】
１０１：  半導体基板、  １０１Ａ：  Ｐ型半導体基板、  １０１Ｂ：  Ｎ型埋め込み不純物領域、  １０１Ｃ：  Ｎ型エピタキシャル層、  １０２，１０４，１１４，１１８：  酸化膜、  １０３，１１５，１１９：  窒化膜、  １０５：  Ｎ型ドリフト層、  １０６：  Ｐ型ウェル領域、  １０７Ａ：  Ｎ＋型拡散層（ソース領域）、  １０７Ｂ：  Ｎ＋型拡散層（ドレイン領域）、  １０８：  Ｐ＋型拡散層、  １０９：  ゲート絶縁層、  １１０：  ゲート電極、  １１１：  サイドウォール、  １１２：  ソース端子、  １１３：  ドレイン端子、  １１６：  レジストパターン、  １１７Ａ：  第１のトレンチ、  １１７Ｂ：  第２のトレンチ。
【図１】
2012069693.tif 000003
【図２】
2012069693.tif 000004
【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
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【図３Ｄ】
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【図３Ｅ】
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【図３Ｆ】
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【図３Ｇ】
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【図３Ｈ】
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【図３Ｉ】
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【図３Ｊ】
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【図４】
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【図５】
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【図６】
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