(57)【要約】【課題】スピントランジスタを用いた論理演算を可能とする集積回路を提供する。【解決手段】実施形態の集積回路１は、磁化方向が互いに同じ方向となるＶｌｏｗノード２２と出力ノード２３を有する第１のスピントランジスタ２と、磁化方向が互いに相反する方向となるＶｈｉｇｈノード３２と出力ノード３３を有する第２のスピントランジスタ３と、を直列に接続した回路を含む。【選択図】図２
2012069757.tif 000002
【特許請求の範囲】
【請求項１】
磁化方向が互いに同じ方向となる第１のノード及び第２のノードを有する第１のスピントランジスタと、
磁化方向が互いに相反する方向となる第３のノード及び第４のノードを有する第２のスピントランジスタと、
を直列に接続した回路を含む集積回路。
【請求項２】
前記第１のスピントランジスタは、第１のゲート電極を有し、
前記第２のスピントランジスタは、第２のゲート電極を有し、
前記第１のノードは、第１の電圧が供給され、
前記第３のノードは、第２の電圧が供給され、
前記第１及び第２のゲート電極は、電気的に接続され、
前記第２のノード及び前記第４のノードは、電気的に接続される請求項１に記載の集積回路。
【請求項３】
前記第３のノード及び前記第４のノードのうち、前記第１のノード及び前記第２のノードの磁化方向と相反する磁化方向を有するノードは、前記第１のノード及び前記第２のノードと異なる体積を有し、
前記第３のノード及び前記第４のノードのうち、前記第１のノード及び前記第２のノードの磁化方向と同じ磁化方向を有する領域は、前記第１のノード及び前記第２のノードと同じ体積を有する請求項１又は２に記載の集積回路。
【請求項４】
前記第２のノード及び前記第４のノードは同一の領域である請求項１に記載の集積回路。
【請求項５】
前記第３のノードは、前記第１のノード及び前記同一の領域と異なる体積を有する請求項４に記載の集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施の形態は、集積回路に関する。
【背景技術】
【０００２】
近年、ＩｎＡｌＡｓ／ＩｎＧａＡｓヘテロ結合などからなる変調ドープ構造の界面に誘起される２次元電子ガス（２ＤＥＧ：two dimensional electron gas）をチャネルとし、ソースとドレインに強磁性体を用いるスピンＦＥＴが知られている。
【先行技術文献】
【非特許文献】
【０００３】
【非特許文献１】S.Datta and B.Das,Appl.Phys.Lett.,vol.56,No.7,12 Feb. 1990,pp.665-667.
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の目的は、スピントランジスタを用いた論理演算を可能とする集積回路を提供することにある。
【課題を解決するための手段】
【０００５】
実施形態の集積回路は、磁化方向が互いに同じ方向となる第１のノード及び第２のノードを有する第１のスピントランジスタと、磁化方向が互いに相反する方向となる第３のノード及び第４のノードを有する第２のスピントランジスタと、を直列に接続した回路を含む。
【図面の簡単な説明】
【０００６】
【図１】図１（ａ）は、第１の実施の形態に係る２つのスピントランジスタを用いた集積回路の概略図であり、（ｂ）は、スピントランジスタの基本動作を説明する模式図であり、（ｃ）は、ドレイン領域の大多数スピン方向と２ＤＥＧチャネル中の電子のスピン偏向ベクトルとの相対角度に関する模式図である。
【図２】図２は、第１の実施の形態に係る２つのスピントランジスタを用いたインバータ回路の概略図である。
【図３】図３（ａ）は、第１の実施の形態に係るＶｉｎとしてＶｌｏｗが入力した場合の第１のスピントランジスタの動作に関する概略図であり、（ｂ）は、ＶｉｎとしてＶｌｏｗが入力した場合の第２のスピントランジスタの動作に関する概略図であり、（ｃ）は、ＶｉｎとしてＶｈｉｇｈが入力した場合の第１のスピントランジスタの動作に関する概略図であり、（ｄ）は、ＶｉｎとしてＶｈｉｇｈが入力した場合の第２のスピントランジスタの動作に関する概略図である。
【図４】図４は、第２の実施の形態に係る集積回路の概略図である。
【図５】図５（ａ）は、第３の実施の形態に係る集積回路の概略図であり、（ｂ）は、集積回路の上面図である。
【図６Ａ】図６Ａ（ａ）〜図６Ａ（ｈ）は、第３の実施の形態に係る集積回路の製造工程を示す要部断面図である。
【図６Ｂ】図６Ｂ（ｉ）〜図６Ｂ（ｏ）は、第３の実施の形態に係る集積回路の製造工程を示す要部断面図である。
【図７】図７は、第３の実施の形態に係る磁性体金属の磁化曲線の概略図である。
【図８】図８（ａ）は、第４の実施の形態に係る集積回路の概略図であり、（ｂ）は、第１の磁性体金属及び第２の磁性体金属の磁化曲線の概略図である。
【図９】図９は、第５の実施の形態に係る集積回路の概略図である。
【図１０】図１０（ａ）は、第６の実施の形態に係るＮＡＮＤ回路の概略図であり、（ｂ）は、ＮＡＮＤ回路の論理演算表である。
【図１１】図１１（ａ）は、第７の実施の形態に係るＮＯＲ回路の概略図であり、（ｂ）は、ＮＯＲ回路の論理演算表である。
【発明を実施するための形態】
【０００７】
スピンＦＥＴは、２ＤＥＧチャネル内をキャリアが移動する。２ＤＥＧチャネル内を移動中のキャリアは、ラシュバ効果によってキャリアスピンの歳差運動が制御される。スピンＦＥＴは、ドレイン端におけるキャリアのスピン偏向ベクトルの方向がドレインの金属的スピンバンドの向きと一致する場合はドレイン領域中に多数のキャリアが伝導する。また、スピンＦＥＴは、キャリアのスピン偏向ベクトルの方向が絶縁体的スピンバンドの向きと一致する場合はほとんどのキャリアがドレインを伝導しない。このスピンＦＥＴを用いて、従来のＭＯＳＦＥＴによる論理演算回路と同等の回路を構成することはできなかった。
【０００８】
（実施の形態の概要）
実施形態の集積回路は、磁化方向が互いに同じ方向となる第１のノード及び第２のノードを有する第１のスピントランジスタと、磁化方向が互いに相反する方向となる第３のノード及び第４のノードを有する第２のスピントランジスタと、を直列に接続した回路を含む。
【０００９】
［第１の実施の形態]
（集積回路の構成）
図１（ａ）は、第１の実施の形態に係るスピントランジスタの概略図であり、（ｂ）は、スピントランジスタの基本動作を説明する模式図であり、（ｃ）は、ドレイン領域の磁性体の大多数スピンの方向とチャネル中の電子のスピン偏向ベクトルとの相対角度に関する模式図である。各図に示すｘｙｚ座標系は、例えば、直交座標系であるものとする。特に、ラシュバ効果による実効磁場の方向をｚ軸と規定する。
【００１０】
以下において、スピントランジスタ２ａのソース領域２２ｂ及びドレイン領域２３ｂ中の矢印は、各領域の大多数スピンの方向を示している。なお、大多数スピンの方向とは、磁性体中の大多数電子のスピンの角運動量の方向を示している。また、磁性を担う粒子が電子の場合には、大多数スピン方向は、磁性体の磁化方向とは反対の向きとなる。図１（ｂ）に示す領域内の矢印は、磁化方向を示している。以下において、特に指定しない限りは、磁化方向の代わりに大多数スピン方向を用いて説明する。
【００１１】
また、以下において、電子５の矢印は、電子５のスピンの偏向ベクトルを示している。さらに、以下においては、主に、キャリアである電子５の流れ（スピン流）に関することについて説明するが、キャリアである電子５の流れる方向と電流の流れる方向は、逆向きの関係となっている。よって、キャリアとしての電子（スピン流）は、低電位側（Ｖｌｏｗ）から高電位側（Ｖｈｉｇｈ）に向けて走行するが、電流は、高電位側（Ｖｈｉｇｈ）から低電位側（Ｖｌｏｗ）に向けて流れる。
【００１２】
スピントランジスタ２ａは、図１（ａ）に示すように、例えば、半導体基板１０に形成される。スピントランジスタ２ａは、例えば、半導体キャップ層２１と、第１のノードとしてのソース領域２２ｂと、第２のノードとしてのドレイン領域２３ｂと、２ＤＥＧチャネル２４と、ゲート絶縁膜２５と、第１のゲート電極としてのゲート電極２６と、を備えて概略構成されている。
【００１３】
半導体基板１０は、例えば、分子線エピタキシー法（ＭＢＥ）等を用いてＩｎＰ基板上にＩｎ１−ｘＡｌｘＡｓ、Ｉｎ１−ｙＧａｙＡｓ、Ｉｎ１−ｘＡｌｘＡｓを順に積層させたダブルヘテロ構造を有する。Ｉｎ１−ｘＡｌｘＡｓ、Ｉｎ１−ｙＧａｙＡｓは、混合比によって多くの組み合わせが考えられるが、本実施の形態では、ｘ＝０．４８、ｙ＝０．４７であるものとする。従って、以下において、特に言及しない場合、ＩｎＡｌＡＳは、Ｉｎ０．５２Ａｌ０．４８Ａｓを示し、ＩｎＧａＡｓは、Ｉｎ０．５３Ｇａ０．４７Ａｓを示すものとする。また、スピントランジスタ２ａは、例えば、ゲート電極２６の下方に端子１０ａを有する。この端子１０ａには、基板電位Ｖｓｕｂが印加されている。
【００１４】
半導体キャップ層２１は、例えば、半導体基板１０の上層部分のＩｎＡｌＡｓを用いるものとする。半導体キャップ層２１は、例えば、ソース領域２２ｂとドレイン領域２３ｂにショットキー接続している。ここで、２ＤＥＧチャネル２４は、ＩｎＡｌＡｓ／ＩｎＧａＡｓ／ＩｎＡｌＡｓの量子井戸構造におけるＩｎＧａＡｓ層が２ＤＥＧチャネルとなる。なお、２ＤＥＧチャネル２４は、例えば、半導体基板１０がＩｎＡｌＡｓ／ＩｎＧａＡｓを積層したヘテロ構造である場合、このＩｎＡｌＡｓ／ＩｎＧａＡｓの界面に形成される。
【００１５】
ソース領域２２ｂは、例えば、半導体基板１０のＩｎＡｌＡｓ、ＩｎＧａＡｓ及びＩｎＧａＡｓの下層のＩｎＡｌＡｓの一部を除去して形成される。ソース領域２２ｂは、例えば、端子２２ａを有する。この端子２２ａは、例えば、接地（ＧＮＤ）されている。
【００１６】
ドレイン領域２３ｂは、例えば、半導体基板１０のＩｎＡｌＡｓ、ＩｎＧａＡｓ及びＩｎＧａＡｓの下層のＩｎＡｌＡｓの一部を除去して形成される。ドレイン領域２３ｂは、例えば、端子２３ａを有する。この端子２３ａには、電源回路から電源電圧Ｖｄｄ（＞０）が供給される。
【００１７】
ソース領域２２ｂ及びドレイン領域２３ｂは、例えば、高スピン偏向材料を用いて形成される。高スピン偏向材料とは、材料中の電子のスピン分極率（スピン偏向率）が高く、スピンの方向がそろった多くの電子を２ＤＥＧチャネルに注入することができる材料である。高スピン偏向材料としては、例えば、強磁性金属及びハーフメタル強磁性体等が用いられる。
【００１８】
高スピン偏向材料として強磁性金属を用いる場合、強磁性体金属としては、例えば、Ｆｅ系金属、Ｃｏ系金属及びＮｉ系金属が用いられる。ここで、ソース領域２２ｂ及びドレイン領域２３ｂは、例えば、III-V族半導体との高い整合性と、室温（例えば、３００Ｋ）以上のキュリー温度と、一方のスピンのエネルギー状態に関してフェルミ準位ＥＦ近傍での大きなバンドギャップとを有する強磁性体から形成されることが好ましい。このような強磁性体としては、例えば、フェルミ準位ＥＦが一方のスピンバンド（金属的スピンバンド）の中を横切り、他方のスピンバンド（絶縁体的スピンバンド）ではバンドギャップの中を横切るようなバンド構造を有するハーフメタル強磁性体が適している。つまり、上記のようなバンド構造を有するハーフメタル強磁性体を用いることによって、スピン分極率が理論的に１００％となるキャリアを注入することが可能となる。このハーフメタル強磁性体は、例えば、ＣｒＯ２、Ｆｅ２Ｏ３、Ｇａ１−ｘＭｎｘＡｓ、Ｉｎ１−ｘＭｎｘＡｓ、Ｇｅ１−ｘＭｎｘ、ＬａＳｒＭｎＯ４又はホイスラー合金等からなる。ホイスラー合金としては、例えば、Ｃｏ２ＭｎＡｉ、Ｃｏ２ＭｎＧｅ、Ｃｏ２ＭｎＳｉ、Ｃｏ２ＣｒＡｌ、Ｃｏ２ＦｅＡｌ、ＣｏＭｎＧａ等が用いられる。
【００１９】
２ＤＥＧチャネル２４は、例えば、チャネル長がＬである。電子５は、この２ＤＥＧチャネル２４をソース領域２２ｂからドレイン領域２３ｂに向けて走行する。
【００２０】
ここで、電子５は、２ＤＥＧチャネル２４をドレイン領域２３ｂに向けて走行する際、ラシュバ効果と呼ばれる、ｙ軸方向の電場の大きさに比例するスピン軌道相互作用が現れる。これにより、ｚ軸方向に実効磁場が発生し、電子５の有するスピンはこの磁場の影響を受ける。電子５の有するスピンは、図１（ｃ）に示すように、ｚ軸の回りに歳差運動を行う。この歳差運動は、図１（ｃ）に示す点線とスピンの偏向ベクトルの方向を示す矢印とのなす相対角度θが増加する方向、すなわち、反時計回りに回転するものである。この歳差運動による相対角度θの変化は、ラシュバ・パラメータαとチャネル長Ｌに依存する。ここでラシュバ・パラメータαとは、ラシュバ効果の大きさを示す量である。また、このラシュバ・パラメータαは、ゲート電圧Ｖｇに応じて変化し、この変化を利用して２ＤＥＧチャネル２４中のドレイン領域近傍においてドレイン領域２３ｂの大多数スピン方向との相対角度θを制御することができる。さらに、ラシュバ・パラメータαは、２ＤＥＧチャネル２４の材料にも依存するので、半導体基板１０の積層構造を構成する層のいずれか１つを変えることにより、ラシュバ効果を制御することができる。なお、図１（ｃ）に示す点線は、ドレイン領域２３ｂの大多数スピンの方向と平行な方向を示している。
【００２１】
電子５は、図１（ｂ）に示すように、例えば、ソース領域２２ｂからスピン偏極した状態、つまり、スピン方向が揃った状態で２ＤＥＧチャネル２４に注入される。注入された電子５は、例えば、ラシュバ効果により歳差運動を行い、ドレイン領域２３ｂに達した際のスピン状態により、透過又は反射を行う。
【００２２】
電子５は、例えば、図１（ｂ）に示すように、スピン偏向ベクトルがドレイン領域２３ｂの大多数スピンの方向と反対向き、即ち図中のｘ軸の負の向きであるとき、２ＤＥＧチャネル２４とドレイン領域２３ｂの境界で反射する。一方、電子５は、例えば、図１（ｂ）に示すように、スピン偏向ベクトルがドレイン領域２３ｂの大多数スピンの方向と逆向きではないとき、２ＤＥＧチャネル２４とドレイン領域２３ｂの境界を透過する。以下に、上記のスピントランジスタを用いた集積回路について説明する。なお、上記のスピントランジスタ２ａと構成及び機能が同じ部分については、同一の符号を付し、その説明は省略するものとする。
【００２３】
（集積回路の構成）
図２は、第１の実施の形態に係る２つのスピントランジスタを用いたインバータ回路の概略図である。
【００２４】
以下において、第１のスピントランジスタ２のＶｌｏｗノード２２及び出力ノード２３、及び第２のスピントランジスタ３のＶｈｉｇｈノード３２及び出力ノード３３中の丸印付の矢印は、各ノードの大多数スピン方向を示している。
【００２５】
この集積回路１は、例えば、第１及び第２のスピントランジスタ２、３を用いた論理演算回路である。この論理演算回路は、例えば、インバータ回路である。集積回路１は、図２に示すように、例えば、第１及び第２のスピントランジスタ２、３を電気的に分離するための素子分離領域４が、第１及び第２のスピントランジスタ２、３の間に形成されている。この素子分離領域４は、例えば、ＳｉＯ２からなる。
【００２６】
第１のスピントランジスタ２は、図２に示すように、例えば、半導体基板１０に形成される。第１のスピントランジスタ２は、例えば、半導体キャップ層２１と、第１のノードとしてのＶｌｏｗノード２２と、第２のノードとしての出力ノード２３と、２ＤＥＧチャネル２４と、第１のゲート電極としてのゲート電極２６と、を備えて概略構成されている。
【００２７】
第１のスピントランジスタ２は、例えば、ゲート電極２６の下方に端子１０ａを有する。この端子１０ａは、接地（ＧＮＤ）されている。よって、第１のスピントランジスタ２の基板電位Ｖｓｎは、一例として、０Ｖである。
【００２８】
半導体キャップ層２１は、例えば、半導体基板１０の上層部分のＩｎＡｌＡｓであり、本実施の形態においては、ゲート絶縁膜を含む層であるものとする。半導体キャップ層２１は、例えば、Ｖｌｏｗノード２２と出力ノード２３にショットキー接続している。ここで、２ＤＥＧチャネル２４は、ＩｎＡｌＡｓ／ＩｎＧａＡｓ／ＩｎＡｌＡｓの量子井戸構造におけるＩｎＧａＡｓ層が２ＤＥＧチャネルとなる。なお、２ＤＥＧチャネル２４は、例えば、半導体基板１０がＩｎＡｌＡｓ／ＩｎＧａＡｓを積層したヘテロ構造である場合、このＩｎＡｌＡｓ／ＩｎＧａＡｓの界面に形成される。
【００２９】
Ｖｌｏｗノード２２は、例えば、半導体基板１０のＩｎＡｌＡｓ、ＩｎＧａＡｓ及びＩｎＧａＡｓの下層のＩｎＡｌＡｓの一部を除去して形成される。Ｖｌｏｗノード２２は、例えば、端子２２ａを有する。この端子２２ａには、例えば、電源回路から第１の電圧としての電源電圧Ｖｌｏｗが供給される。
【００３０】
出力ノード２３は、例えば、半導体基板１０のＩｎＡｌＡｓ、ＩｎＧａＡｓ及びＩｎＧａＡｓの下層のＩｎＡｌＡｓの一部を除去して形成される。出力ノード２３は、例えば、端子２３ａを有する。この端子２３ａは、後述する第２のスピントランジスタ３の出力ノード３３の端子３３ａに接続される。つまり、出力ノード２３は、出力ノード３３と電気的に接続されている。集積回路１は、電源電圧Ｖｌｏｗと第２の電圧としての電源電圧Ｖｈｉｇｈの間に第１のスピントランジスタ２と第２のスピントランジスタ３を直列に接続した回路である。
【００３１】
Ｖｌｏｗノード２２及び出力ノード２３は、図２に示すように、大多数スピン方向が同じである。つまり、Ｖｌｏｗノード２２及び出力ノード２３は、磁化方向が同じである。
【００３２】
Ｖｌｏｗノード２２及び出力ノード２３は、例えば、高スピン偏向材料を用いて形成される。高スピン偏向材料としては、強磁性金属及びハーフメタル強磁性体等が用いられる。
【００３３】
本実施の形態に係るＶｌｏｗノード２２、出力ノード２３、後述するＶｈｉｇｈノード３２及び出力ノード３３は、一例として、Ｃｏ２ＭｎＳｉを用いて形成される。
【００３４】
２ＤＥＧチャネル２４は、例えば、チャネル長がＬである。電子５は、この２ＤＥＧチャネル２４をＶｌｏｗノード２２から出力ノード２３に向けて走行する。
【００３５】
ゲート電極２６は、例えば、半導体キャップ層２１上に形成される。ゲート電極２６は、例えば、多結晶Ｓｉからなる。ゲート電極２６は、例えば、端子２６ａを有する。この端子２６ａは、例えば、後述する第２のスピントランジスタ３のゲート電極３６の端子３６ａに接続され、デジタル信号Ｖｉｎが入力する。つまり、ゲート電極２６は、ゲート電極３６と電気的に接続されている。
【００３６】
第２のスピントランジスタ３は、図２に示すように、例えば、半導体基板１０に形成される。第２のスピントランジスタ３は、例えば、半導体キャップ層３１と、第３のノードとしてのＶｈｉｇｈノード３２と、第４のノードとしての出力ノード３３と、２ＤＥＧチャネル３４と、第２のゲート電極としてのゲート電極３６と、を備えて概略構成されている。
【００３７】
第２のスピントランジスタ３は、例えば、ゲート電極３６の下方に端子１０ｂを有する。この端子１０ｂは、接地（ＧＮＤ）されている。よって、第２のスピントランジスタ３の基板電位Ｖｓｐは、一例として、０Ｖである。
【００３８】
半導体キャップ層３１は、例えば、第１のスピントランジスタ２の半導体キャップ層２１と実質的に同じである。半導体キャップ層３１は、例えば、Ｖｈｉｇｈノード３２と出力ノード３３にショットキー接続している。ここで、２ＤＥＧチャネル３４は、ＩｎＡｌＡｓ／ＩｎＧａＡｓ／ＩｎＡｌＡｓの量子井戸構造におけるＩｎＧａＡｓ層が２ＤＥＧチャネルとなる。なお、２ＤＥＧチャネル３４は、例えば、半導体基板１０がＩｎＡｌＡｓ／ＩｎＧａＡｓを積層したヘテロ構造である場合、このＩｎＡｌＡｓ／ＩｎＧａＡｓの界面に形成される。
【００３９】
Ｖｈｉｇｈノード３２及び出力ノード３３は、例えば、半導体基板１０のＩｎＡｌＡｓ、ＩｎＧａＡｓ及びＩｎＧａＡｓの下層のＩｎＡｌＡｓの一部を除去して形成される。また、Ｖｈｉｇｈノード３２及び出力ノード３３は、例えば、第１のスピントランジスタ２のＶｌｏｗノード２２及び出力ノード２３と同じ材料を用いて形成される。また、第２のスピントランジスタ３のＶｈｉｇｈノード３２及び出力ノード３３の大多数スピン方向は、相反する方向となっている。
【００４０】
Ｖｈｉｇｈノード３２は、例えば、端子３２ａを有する。この端子３２ａには、例えば、電源回路から電源電圧Ｖｈｉｇｈが供給される。出力ノード３３は、例えば、端子３３ａを有する。
【００４１】
この２ＤＥＧチャネル３４は、例えば、第１のスピントランジスタ２と同じチャネル長Ｌを有する。電子５は、この２ＤＥＧチャネル３４を出力ノード３３からＶｈｉｇｈノード３２に向けて走行する。
【００４２】
ゲート電極３６は、例えば、半導体キャップ層３１上に形成される。ゲート電極３６は、例えば、第１のスピントランジスタ２のゲート電極２６と同じ材料から形成される。ゲート電極３６は、例えば、端子３６ａを有する。この端子３６ａには、例えば、デジタル信号Ｖｉｎが入力する。
【００４３】
ここで、集積回路１は、デジタル信号ＶｌｏｗがＶｉｎとして入力するとき、Ｖｏｕｔとしてデジタル信号Ｖｈｉｇｈを出力し、デジタル信号ＶｈｉｇｈがＶｉｎとして入力するとき、Ｖｏｕｔとしてデジタル信号Ｖｌｏｗを出力するインバータ回路である。
【００４４】
以下に、本実施の形態に係る集積回路の動作について説明する。
【００４５】
（動作）
図３（ａ）は、第１の実施の形態に係るＶｉｎとしてＶｌｏｗが入力した場合の第１のスピントランジスタの動作に関する概略図であり、（ｂ）は、ＶｉｎとしてＶｌｏｗが入力した場合の第２のスピントランジスタの動作に関する概略図であり、（ｃ）は、ＶｉｎとしてＶｈｉｇｈが入力した場合の第１のスピントランジスタの動作に関する概略図であり、（ｄ）は、ＶｉｎとしてＶｈｉｇｈが入力した場合の第２のスピントランジスタの動作に関する概略図である。
【００４６】
（Ｖｉｎ＝Ｖｌｏｗの場合）
まず、ＶｉｎとしてＶｌｏｗが、第１のスピントランジスタ２のゲート電極２６、及び第２のスピントランジスタ３のゲート電極３６に入力する。
【００４７】
スピン偏極した電子５が、図３（ａ）に示すように、第１のスピントランジスタ２のＶｌｏｗノード２２から２ＤＥＧチャネル２４に注入される。
【００４８】
この電子５は、図３（ａ）に示すように、２ＤＥＧチャネル２４内の実効磁場によってｚ軸を中心に、例えば、角度πの歳差運動を行い、２ＤＥＧチャネル２４と出力ノード２３の境界に到達する。
【００４９】
到達した電子５は、出力ノード２３の大多数スピン方向と逆向きのスピン方向となっているので、境界を反射する。
【００５０】
一方、スピン偏極した電子５が、図３（ｂ）に示すように、第２のスピントランジスタ３の出力ノード３３から２ＤＥＧチャネル３４に注入される。
【００５１】
この電子５は、図３（ｂ）に示すように、２ＤＥＧチャネル３４内の実効磁場によってｚ軸を中心に、例えば、角度πの歳差運動を行い、２ＤＥＧチャネル３４とＶｈｉｇｈノード３２の境界に到達する。
【００５２】
到達した電子５は、Ｖｈｉｇｈノード３２の大多数スピン方向と同じスピン方向となる。これは、Ｖｈｉｇｈノード３２の大多数スピン方向は、出力ノード３３の大多数スピン方向とは角度π異なっているからである。よって電子５は、２ＤＥＧチャネル３４とＶｈｉｇｈノード３２の境界を透過する。つまり、出力ノード３３の電位は、Ｖｈｉｇｈとなる。
【００５３】
よって、集積回路１は、Ｖｉｎ＝Ｖｌｏｗの場合、第１のスピントランジスタ２には電流が流れず、第２のスピントランジスタ３には電流が流れるので、Ｖｏｕｔからは、第２のスピントランジスタ３のＶｈｉｇｈノード３２に入力するＶｈｉｇｈが出力される。
【００５４】
（Ｖｉｎ＝Ｖｈｉｇｈの場合）
まず、ＶｉｎとしてＶｈｉｇｈが、第１のスピントランジスタ２のゲート電極２６、及び第２のスピントランジスタ３のゲート電極３６に入力する。
【００５５】
スピン偏極した電子５が、図３（ｃ）に示すように、第１のスピントランジスタ２のＶｌｏｗノード２２から２ＤＥＧチャネル２４に注入される。
【００５６】
この電子５は、図３（ｃ）に示すように、２ＤＥＧチャネル２４内の磁場によってｚ軸を中心に、例えば、角度２πの歳差運動を行い、２ＤＥＧチャネル２４と出力ノード２３の境界に到達する。
【００５７】
到達した電子５は、出力ノード２３の大多数スピン方向と同じスピン方向となっているので、境界を透過する。つまり、出力ノード２３の電位は、Ｖｌｏｗとなる。
【００５８】
一方、スピン偏極した電子５が、図３（ｄ）に示すように、第２のスピントランジスタ３の出力ノード３３から２ＤＥＧチャネル３４に注入される。
【００５９】
この電子５は、図３（ｄ）に示すように、２ＤＥＧチャネル３４内の実効磁場によってｚ軸を中心に、例えば、角度２πの歳差運動を行い、２ＤＥＧチャネル３４とＶｈｉｇｈノード３２の境界に到達する。
【００６０】
到達した電子５は、Ｖｈｉｇｈノード３２の大多数スピン方向と逆向きのスピン方向となっているので、境界で反射する。
【００６１】
よって、集積回路１は、Ｖｉｎ＝Ｖｈｉｇｈの場合、第１のスピントランジスタ２には電流が流れ、第２のスピントランジスタ３には電流が流れないので、Ｖｏｕｔからは、第１のスピントランジスタ２のＶｌｏｗノード２２に入力するＶｌｏｗが出力される。
【００６２】
従って、集積回路１は、ＶｉｎとしてＶｌｏｗが入力すると、ＶｏｕｔとしてＶｈｉｇｈを出力し、ＶｉｎとしてＶｈｉｇｈが入力すると、ＶｏｕｔとしてＶｌｏｗを出力するインバータ回路を構成している。
【００６３】
（第１の実施の形態の効果）
第１の実施の形態に係る集積回路１は、磁化方向が互いに同じ方向となるＶｌｏｗノード２２と出力ノード２３を備える第１のスピントランジスタ２と、磁化方向が互いに相反する方向となるＶｈｉｇｈノード３２と出力ノード３３を備える第２のスピントランジスタ３と、を直列に接続してインバータ回路を構成するため、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）トランジスタにより構成されたインバータ回路と比べて、ｐ型及びｎ型トランジスタを作り分ける必要がなく、製造工程が少なくなり、製造コストが低減する。
【００６４】
［第２の実施の形態］
第２の実施の形態は、第１のスピントランジスタ２の出力ノードと第２のスピントランジスタ３の出力ノードを同一のノードとする点で第１の実施の形態と異なっている。なお、以下の実施の形態において、第１の実施の形態と同様の機能及び構成を有する部分については、第１の実施の形態と同じ符号を付し、その説明は省略するものとする。
【００６５】
図４は、第２の実施の形態に係る集積回路の概略図である。この集積回路１は、図４に示すように、基板電位ＶｓｎとＶｓｐが接地されていることから、第１の実施の形態における素子分離領域４を省略することが可能となる。よって、この集積回路１は、図４に示すように、第１のスピントランジスタ２の出力ノード２３と、第２のスピントランジスタ３の出力ノード３３を同一の領域とした出力ノード６を備えている。
【００６６】
この出力ノード６は、例えば、Ｖｌｏｗノード２２、３２と同じ材料を用いて形成される。Ｖｈｉｇｈノード３２は、Ｖｌｏｗノード２２及び出力ノード６とは大多数スピン方向が逆向きになっている。
【００６７】
また、出力ノード６は、例えば、端子６ａを有する。この端子６ａは、Ｖｏｕｔを出力する。
【００６８】
以下に、本実施の形態に係る集積回路１の動作について説明する。
【００６９】
（動作）
（Ｖｉｎ＝Ｖｌｏｗの場合）
まず、ＶｉｎとしてＶｌｏｗが、第１のスピントランジスタ２のゲート電極２６、及び第２のスピントランジスタ３のゲート電極３６に入力する。
【００７０】
スピン偏極した電子５が、第１のスピントランジスタ２のＶｌｏｗノード２２から２ＤＥＧチャネル２４に注入される。
【００７１】
この電子５は、２ＤＥＧチャネル２４内の実効磁場によってｚ軸を中心に、例えば、角度πの歳差運動を行い、２ＤＥＧチャネル２４と出力ノード６の境界に到達する。
【００７２】
到達した電子５は、出力ノード６の大多数スピン方向と逆向きのスピン方向となっているので、境界で反射する。
【００７３】
一方、スピン偏極した電子５が、第２のスピントランジスタ３の出力ノード６から２ＤＥＧチャネル３４に注入される。
【００７４】
この電子５は、２ＤＥＧチャネル３４内の実効磁場によってｚ軸を中心に、例えば、角度πの歳差運動を行い、２ＤＥＧチャネル３４とＶｈｉｇｈノード３２の境界に到達する。
【００７５】
到達した電子５は、Ｖｈｉｇｈノード３２の大多数スピン方向と同じスピン方向となっているので、境界を透過する。つまり、出力ノード６の電位は、Ｖｈｉｇｈとなる。
【００７６】
よって、集積回路１は、Ｖｉｎ＝Ｖｌｏｗの場合、第１のスピントランジスタ２には電流が流れず、第２のスピントランジスタ３には電流が流れるので、Ｖｏｕｔからは、Ｖｈｉｇｈが出力される。
【００７７】
（Ｖｉｎ＝Ｖｈｉｇｈの場合）
まず、ＶｉｎとしてＶｈｉｇｈが、第１のスピントランジスタ２のゲート電極２６、及び第２のスピントランジスタ３のゲート電極３６に入力する。
【００７８】
スピン偏極した電子５が、第１のスピントランジスタ２のＶｌｏｗノード２２から２ＤＥＧチャネル２４に注入される。
【００７９】
この電子５は、２ＤＥＧチャネル２４内の実効磁場によってｚ軸を中心に、例えば、角度２πの歳差運動を行い、２ＤＥＧチャネル２４と出力ノード６の境界に到達する。
【００８０】
到達した電子５は、出力ノード６の大多数スピン方向と同じスピン方向となっているので、境界を透過する。
【００８１】
一方、スピン偏極した電子５が、出力ノード６から２ＤＥＧチャネル３４に注入される。
【００８２】
この電子５は、２ＤＥＧチャネル３４内の実効磁場によってｚ軸を中心に、例えば、角度２πの歳差運動を行い、２ＤＥＧチャネル３４とＶｈｉｇｈノード３２の境界に到達する。
【００８３】
到達した電子５は、Ｖｈｉｇｈノード３２の大多数スピン方向と逆向きのスピン方向となっているので、境界で反射する。
【００８４】
よって、集積回路１は、Ｖｉｎ＝Ｖｈｉｇｈの場合、第１のスピントランジスタ２には電流が流れ、第２のスピントランジスタ３には電流が流れないので、Ｖｏｕｔからは、Ｖｌｏｗが出力される。
【００８５】
従って、集積回路１は、ＶｉｎとしてＶｌｏｗが入力すると、ＶｏｕｔとしてＶｈｉｇｈを出力し、ＶｉｎとしてＶｈｉｇｈが入力すると、ＶｏｕｔとしてＶｌｏｗを出力するインバータ回路を構成している。
【００８６】
（第２の実施の形態の効果）
第２の実施の形態に係る集積回路１は、基板電位Ｖｓｎ、Ｖｓｐが等しいことから、素子分離領域を必要とせず、素子分離領域を必要とする集積回路に比べて、設置のための面積を小さくすることができる。
【００８７】
［第３の実施の形態］
第３の実施の形態は、他の磁性体領域（ノード）の磁化方向とは異なる磁化方向を有する磁性体領域を、他の磁性体領域とは異なる材料によって形成する点で上記の他の実施の形態と異なっている。
【００８８】
（集積回路１の構成）
図５（ａ）は、第３の実施の形態に係る集積回路の概略図であり、（ｂ）は、集積回路の上面図である。
【００８９】
本実施の形態に係る集積回路１は、図５（ａ）に示すＶｈｉｇｈノード３２が、Ｖｌｏｗノード２２及び出力ノード６とは、異なる材料から形成されている。磁性体は、不純物の含有量を減じる、又は、磁性体のアニール条件を変えること等により、内部歪みを変え、保磁力を変化させることができる。よって、異なる材料としては、一例として、ドーピング比の異なるＮｉＦｅが用いられる。
【００９０】
以下に、本実施の形態に係る集積回路１の製造方法について説明する。
【００９１】
（集積回路の製造方法）
図６Ａ（ａ）〜図６Ｂ（ｏ）は、第３の実施の形態に係る集積回路の製造工程を示す要部断面図である。
【００９２】
まず、分子線エピタキシー法等により、ＩｎＰ基板上にＩｎＡｌＡｓ、ＩｎＧａＡｓ及びＩｎＧａＡｓを順に積層させて半導体基板１０を形成する。この半導体基板１０のＩｎＧａＡｓ層を２ＤＥＧチャネル前駆体層６０とする。また、半導体基板１０上層のＩｎＡｌＡｓを半導体キャップ層前駆体層６１とする。
【００９３】
次に、図６Ａ（ａ）に示すように、フォトリソグラフィ法及びＲＩＥ（Reactive Ion Etching）法等により、素子分離領域４を形成し、続いて、保護膜６２を形成する。
【００９４】
次に、図６Ａ（ｂ）に示すように、フォトリソグラフィ法及びＲＩＥ法等により、保護膜６２上にマスク膜６３を形成する。このマスク膜６３は、Ｖｌｏｗノード２２に対応する位置に開口６３ａが形成され、出力ノード６に対応する位置に開口６３ｂが形成される。
【００９５】
次に、図６Ａ（ｃ）に示すように、ＲＩＥ法等により、マスク膜６３をマスクとして異方性エッチングを行い、開口６３ａ及び開口６３ｂ内の保護膜６２及び２ＤＥＧチャネル前駆体層６０と、半導体基板１０の一部を除去する。
【００９６】
次に、図６Ａ（ｄ）に示すように、マスク膜６３を除去する。
【００９７】
次に、図６Ａ（ｅ）に示すように、ＣＶＤ（Chemical Vapor Deposition）法等により、第１の磁性体金属６４を開口６３ａ、開口６３ｂ及び保護膜６２上に形成する。この第１の磁性体金属６４は、例えば、上記に記載のホイスラー合金である。
【００９８】
次に、図６Ａ（ｆ）に示すように、ＣＭＰ（Chemical Mechanical Polishing）法等によって平坦化処理を行い、保護膜６２上の第１の磁性体金属６４を除去する。この平坦化処理により、開口６３ａには、第１の磁性体金属６４からなる磁性体領域６５が形成され、開口６３ｂには、第１の磁性体金属６４からなる磁性体領域６６が形成される。
【００９９】
次に、図６Ａ（ｇ）に示すように、フォトリソグラフィ法及びＲＩＥ法等により、保護膜６２、磁性体領域６５及び磁性体領域６６上にマスク膜６７を形成する。このマスク膜６７は、Ｖｈｉｇｈノード３２に対応する位置に開口６７ａが形成される。
【０１００】
次に、図６Ａ（ｈ）に示すように、ＲＩＥ法等により、マスク膜６７をマスクとして異方性エッチングを行い、開口６７ａ内の保護膜６２及び２ＤＥＧチャネル前駆体層６０と、半導体基板１０の一部を除去する。
【０１０１】
次に、図６Ｂ（ｉ）に示すように、ＣＶＤ法等により、第２の磁性体金属６８を開口６７ａ及び保護膜６２上に形成する。この第２の磁性体金属６８は、例えば、上記に記載のホイスラー合金である。
【０１０２】
次に、図６Ｂ（ｊ）に示すように、ＣＭＰ法等によって平坦化処理を行い、保護膜６２上の第２の磁性体金属６８を除去する。この平坦化処理により、開口６７ａには、第２の磁性体金属６８からなる磁性体領域６９が形成される。
【０１０３】
次に、図６Ｂ（ｋ）に示すように、ウエットエッチング法等により、保護膜６２を選択的に除去する。
【０１０４】
次に、ＣＶＤ法等により、素子分離領域４、半導体キャップ層前駆体層６１、磁性体領域６５、磁性体領域６６及び磁性体領域６９上に絶縁膜を堆積させる。続いて、図６Ｂ（ｌ）に示すように、ＲＩＥ法等による等方性エッチングを行うことにより、磁性体領域６５、磁性体領域６６及び磁性体領域６９の側面に側壁７０を形成する。
【０１０５】
次に、図６Ｂ（ｍ）に示すように、ＣＶＤ法等により、素子分離領域４、半導体キャップ層前駆体層６１、磁性体領域６５、磁性体領域６６、磁性体領域６９及び側壁７０上にメタルゲート電極前駆体膜７１を形成する。このメタルゲート電極前駆体膜７１は、例えば、Ｔａ、Ｒｕ等の金属材料の単層を含んで形成されるか、又は、金属材料を積層させた構造を含んで形成される。なお、積層させた構造は、例えば、Ｔｉ／Ａｕを含んで積層させた構造、又はＴｉＮ／Ｐｔ／Ａｕを含んで積層させた構造である。
【０１０６】
次に、図６Ｂ（ｎ）に示すように、フォトリソグラフィ法及びＲＩＥ法等により、磁性体領域６９と磁性体領域６５の間、及び磁性体領域６５と磁性体領域６６の間にゲートマスク７２を形成する。
【０１０７】
次に、図６Ｂ（ｏ）及び図５（ｂ）に示すように、ＲＩＥ法等により、ゲートマスク７２をマスクとしてメタルゲート電極前駆体膜７１を除去する。ここで、磁性体領域６５は、集積回路１のＶｌｏｗノード２２として用いられる。磁性体領域６６は、出力ノード６として用いられる。磁性体領域６９は、Ｖｈｉｇｈノード３２として用いられる。続いて、Ｖｌｏｗノード２２、出力ノード６及びＶｈｉｇｈノード３２に磁化を形成させる。以下では、この磁化を形成させる方法について説明する。
【０１０８】
（磁化を形成させる方法について）
図７は、第３の実施の形態に係る第１の磁性体金属及び第２の磁性体金属の磁化曲線の概略図である。図７の縦軸は磁化の強さＭであり、横軸は磁場の強さＨである。図７に実線で示す第１の磁化曲線６４ａは、第１の磁性体金属６４の磁化曲線であり、一点鎖線で示す第２の磁化曲線６８ａは、第２の磁性体金属６８の磁化曲線である。以下では、外部から印加される磁場Ｈを０、Ｈ１、０、Ｈ２、０の順に変化させたときの第１の磁性体金属６４及び第２の磁性体金属６８の磁化について説明する。なお、磁場の強さは、図７の磁場Ｈの右側を正とすると、Ｈｃ４＜Ｈ２＜Ｈｃ３＜０＜Ｈｃ２＜Ｈｃ１＜Ｈ１となっている。磁場Ｈ１、Ｈｃ１、Ｈｃ２の磁場の方向は、Ｈｃ３、Ｈ２、Ｈｃ４の磁場の方向とは逆となっている。
【０１０９】
また、図７に示す点Ａは磁場Ｈ１における第１の磁化曲線６４ａ上の点である。点Ｂは磁場ゼロにおける第１の磁化曲線６４ａ上の点である。点Ｃは磁場Ｈ２における第１の磁化曲線６４ａ上の点である。
【０１１０】
さらに、図７に示す点ａは、磁場Ｈ１における第２の磁化曲線６８ａ上の点である。点ｂ及び点ｅは磁場ゼロにおいて磁性体が磁化している際の第２の磁化曲線６８ａ上の点である。点ｃは磁場Ｈｃ３における第２の磁化曲線６８ａ上の点である。点ｄは、磁場Ｈ２における第２の磁化曲線６８ａ上の点である。
【０１１１】
まず、外部から磁場Ｈ１を、磁化Ｍがゼロの状態であるＶｌｏｗノード２２、出力ノード６及びＶｈｉｇｈノード３２に印加する。この外部磁場の印加は、例えば、Ｖｌｏｗノード２２、出力ノード６及びＶｈｉｇｈノード３２等が形成された半導体基板１０に行われる。
【０１１２】
まず、第１の磁性体金属６４の磁化について説明する。図７に示すように、印加される磁場が、磁場ゼロから磁場Ｈ１まで増加するにつれ、第１の磁性体金属６４の磁化は、ゼロの状態から初期磁化曲線上を移動し、さらに、磁場Ｈ１における第１の磁化曲線６４ａ上の点Ａまで増加する。
【０１１３】
続いて、印加する磁場Ｈ１をゼロにすると、第１の磁性体金属６４の磁化は、点Ａから初期磁化曲線上を戻らず、すなわち、ゼロとならず、磁化Ｍ軸上のゼロではない点Ｂに到達する。この磁化Ｍ軸上の点Ｂは、残留磁化の大きさを示している。
【０１１４】
続いて、印加される磁場が、磁場ゼロから磁場Ｈ２まで増加するにつれ、第１の磁性体金属６４の磁化は、徐々に残留磁化が小さくなるものの磁化方向が逆転することはなく、第１の磁化曲線６４ａ上の点Ｃに到達する。
【０１１５】
続いて、印加する磁場Ｈ２をゼロとすると、第１の磁性体金属６４の磁化は、第１の磁化曲線６４ａに沿って徐々に増加し、磁場ゼロにおいて残留磁化Ｂを有することとなる。
【０１１６】
一方、第２の磁性体金属６８の磁化は、図７に示すように、印加される磁場が、磁場ゼロから磁場Ｈ１まで増加するにつれ、ゼロの状態から初期磁化曲線上を移動し、さらに、磁場Ｈ１における第１の磁化曲線６４ａ上の点ａまで増加する。ここで、点ａにおける磁化Ｍは、点Ａにおける磁化Ｍよりも大きい。
【０１１７】
続いて、印加する磁場Ｈ１をゼロとすると、第２の磁性体金属６８の磁化は、点ａから初期磁化曲線上を戻らず、磁化Ｍ軸上のゼロではない点ｂに到達する。この磁化Ｍ軸上の点ｂは、残留磁化の大きさを示している。ここで、点ｂにおける残留磁化は、点Ｂにおける残留磁化よりも大きい。
【０１１８】
続いて、印加される磁場が、磁場ゼロから磁場Ｈ２まで増加するにつれ、第２の磁性体金属６８の磁化は、徐々に残留磁化が小さくなり、磁場がＨｃ３のとき、磁化方向が逆転して点ｃに到達し、さらに、点ｃから磁化の強さが増加した点ｄに到達する。この点ｃ及びｄにおける磁化方向は、第１の磁化曲線６４ａ上の点Ｂ及び第２の磁化曲線６８ａ上の点ｂにおける磁化方向とは逆となっている。
【０１１９】
続いて、印加する磁場Ｈ２をゼロとすると、第２の磁性体金属６８の磁化は、磁化方向を反転させることなく、第２の磁化曲線６８ａに沿って徐々に減少し、磁場ゼロにおいて残留磁化ｅを有することとなる。
【０１２０】
従って、印加する磁場Ｈを０、Ｈ１、０、Ｈ２、０と順に変化させることにより、第１の磁性体金属６４と第２の磁性体金属６８とに、相反する方向の磁化を同時に形成することができる。
【０１２１】
次に、周知の工程を経て、集積回路１を得る。なお、上記の磁化させる工程では、磁場Ｈを０、Ｈ１、０、Ｈ２、０の順に変化させたが、０、Ｈ２、０、Ｈ１、０の順に変化させても良い。
【０１２２】
（第３の実施の形態の効果）
第３の実施の形態に係る集積回路１は、同じ磁化方向を有するＶｌｏｗノード２２、出力ノード６と、Ｖｌｏｗノード２２、出力ノード６とは相反する磁化方向を有するＶｈｉｇｈノード３２を同時に磁化することができるので、局所的に磁化を行う場合と比べて、工程が少なく、集積回路１を含む半導体装置の製造コストを抑制することができる。
【０１２３】
［第４の実施の形態］
第４の実施の形態は、磁化方向が異なるＶｈｉｇｈノードの体積と、他のＶｌｏｗノード及び出力ノードの体積を異なる体積とする点で上記の他の実施の形態と異なっている。なお、以下では、Ｖｈｉｇｈノード３２の体積を、他のＶｌｏｗノード２２及び出力ノード６の体積よりも小さいものとしたが、これに限定されず、Ｖｈｉｇｈノード３２の体積を、他のＶｌｏｗノード２２及び出力ノード６の体積よりも大きくしても良い。
【０１２４】
（集積回路１の構成）
図８（ａ）は、第４の実施の形態に係る集積回路の概略図であり、（ｂ）は、磁性体金属の磁化曲線の概略図である。図８（ｂ）に実線で示す第１の磁化曲線８ａは、体積がＶｈｉｇｈノード３２よりも大きいＶｌｏｗノード２２及び出力ノード６を形成する磁性体金属の磁化曲線であり、一点鎖線で示す第２の磁化曲線８ｂは、Ｖｈｉｇｈノード３２を形成する磁性体金属の磁化曲線である。以下では、外部から印加される磁場Ｈを、第３の実施の形態と同様に、０、Ｈ１、０、Ｈ２、０の順に変化させたときの磁化について説明する。なお、磁場の強さは、図７と同様に、Ｈｃ４＜Ｈ２＜Ｈｃ３＜０＜Ｈｃ２＜Ｈｃ１＜Ｈ１となっている。
【０１２５】
また、図８（ｂ）に示す点Ａは磁場Ｈ１における第１の磁化曲線８ａ上の点である。点Ｂは磁場ゼロにおける第１の磁化曲線８ａ上の点である。点Ｃは磁場Ｈ２における第１の磁化曲線８ａ上の点である。
【０１２６】
さらに、図８（ｂ）に示す点ａは、磁場Ｈ１における第２の磁化曲線８ｂ上の点である。点ｂ及び点ｅは磁場ゼロにおける第２の磁化曲線８ｂ上の点である。点ｃは磁場Ｈｃ３における第２の磁化曲線８ｂ上の点である。点ｄは、磁場Ｈ２における第２の磁化曲線８ｂ上の点である。
【０１２７】
本実施の形態に係る集積回路１は、第２のスピントランジスタ３のＶｈｉｇｈノード３２の体積が、Ｖｈｉｇｈノード３２の磁化方向と逆向きの磁化方向を有するＶｌｏｗノード２２及び出力ノード６の体積よりも小さくなっている他は、第２の実施の形態と同じ構成を有している。なお、Ｖｌｏｗノード２２、出力ノード６及びＶｈｉｇｈノード３２は、例えば、同じ材料から形成されるものとする。
【０１２８】
Ｖｌｏｗノード２２及び出力ノード６よりも体積が小さいＶｈｉｇｈノード３２は、図８（ａ）に示すように、磁化が反転する際の磁場の強さＨｃ３が、Ｖｌｏｗノード２２及び出力ノード６の磁化が反転する磁場の強さＨｃ４よりも小さい。これは、体積が小さい方が、磁化が反転し易いことに起因している。従って、初期磁化曲線を抜けてヒステリシスループの磁気飽和に達するまでの磁場Ｈ１、及び磁場Ｈｃ３と磁場Ｈｃ４との間の値となる磁場Ｈ２を印加することにより、Ｖｌｏｗノード２２及び出力ノード６の磁化と、Ｖｌｏｗノード２２及び出力ノード６の磁化方向と相反する磁化方向を有するＶｈｉｇｈノード３２の磁化とを同時に行うことができる。
【０１２９】
なお、第１の実施の形態に係る集積回路において、磁化方向が他の磁性体領域と異なる磁性体領域（例えば、出力ノード３３）の体積を他の磁性体領域の体積と異なるものとしても良い。
【０１３０】
（第４の実施の形態の効果）
第４の実施の形態に係る集積回路１は、異なる磁化方向を有するＶｌｏｗノード２２、出力ノード６及びＶｈｉｇｈノード３２を同時に磁化することができるので、磁化方向に応じて局所的に磁化を行う場合と比べて、工程が少なく、集積回路１を含む半導体装置の製造コストを抑制することができる。
【０１３１】
［第５の実施の形態］
第５の実施の形態は、スピントランジスタの上方に形成された配線を利用して磁性体領域を磁化する点で上記の他の実施の形態と異なっている。
【０１３２】
（集積回路１の構成）
図９は、第５の実施の形態に係る集積回路の概略図である。本実施の形態に係る集積回路１の主な構成は、第４の実施の形態に係る集積回路と同様であるが、さらに、第１のスピントランジスタ２及び第２のスピントランジスタ３上に層間絶縁膜９と、この層間絶縁膜９上に配線９０が形成されている。
【０１３３】
Ｖｈｉｇｈノード３２は、第４の実施の形態において示すように、Ｖｌｏｗノード２２及び出力ノード６と比べて、体積が小さいことからその保磁力も小さい。よって、図９に示すように、Ｖｈｉｇｈノード３２の上方に配線９０を形成し、この配線９０に電流を流すことで磁場Ｈを発生させ、この磁場Ｈによって磁化を行う。なお、他の磁性体領域の上方に、配線を設け、この配線に電流を流すことにより、磁化を行っても良い。
【０１３４】
（第５の実施の形態の効果）
第５の実施の形態に係る集積回路１は、磁性体領域の上方に配線を備えているので、半導体装置を製造した後であっても、磁性体領域の磁化を行うことができる。集積回路１は、例えば、外部の擾乱磁場及び温度の揺らぎ等による、磁化の反転及び磁化の消失等が起こったとしても、不具合が生じた磁性体領域の上方に位置する配線に電流が流されることにより発生する磁場によって、半導体装置の製造終了後であっても再度磁化を行うことができる。また、集積回路１は、例えば、定期的に配線に電流を流すことで、磁化の消失等の不具合を未然に防止することができる。
【０１３５】
［第６の実施の形態］
第６の実施の形態は、上記に記載のスピントランジスタを組み合わせてＮＡＮＤ回路を構成する点で上記の他の実施の形態と異なっている。
【０１３６】
（ＮＡＮＤ回路１００ａの構成）
図１０（ａ）は、第６の実施の形態に係るＮＡＮＤ回路の概略図であり、（ｂ）は、ＮＡＮＤ回路の論理演算表である。本実施の形態に係るＮＡＮＤ回路１００ａは、素子分離領域４を挟んでスピントランジスタで構成された第１の素子１０１及び第２の素子１０２が電源電圧Ｖｌｏｗと電源電圧Ｖｈｉｇｈの間に直列に接続されている。
【０１３７】
第１の素子１０１は、図１０（ａ）に示すように、Ｖｌｏｗノード２００、中間ノード２０１ｂ及び出力ノード２０２ｂが、それぞれのチャネル長がＬとなるように半導体基板１０に並んで形成されている。Ｖｌｏｗノード２００と中間ノード２０１ｂの間には、２ＤＥＧチャネル２０３が形成され、中間ノード２０１ｂと出力ノード２０２ｂの間には、２ＤＥＧチャネル２０４が形成されている。Ｖｌｏｗノード２００、中間ノード２０１ｂ及び出力ノード２０２ｂの大多数スピン方向は、同じ方向を有する。
【０１３８】
２ＤＥＧチャネル２０３の上方には、半導体キャップ層２０５を挟んでゲート電極２０９が形成されている。
【０１３９】
２ＤＥＧチャネル２０４の上方には、半導体キャップ層２０６を挟んでゲート電極２１０が形成されている。
【０１４０】
Ｖｌｏｗノード２００は、端子２００ａを有し、電源回路から電源電圧Ｖｌｏｗが供給される。出力ノード２０２ｂは、端子２０２ａを有する。
【０１４１】
ゲート電極２０９は、端子２０９ａを有する。ゲート電極２１０は、端子２１０ａを有する。
【０１４２】
第１の素子１０１の半導体基板１０には、端子１０１ａが形成されている。第１の素子１０１の基板電位Ｖ１は、一例として、接地されているので０Ｖである。
【０１４３】
第２の素子１０２は、図１０（ａ）に示すように、Ｖｈｉｇｈノード３００ｂ、出力ノード３０１ｂ及びＶｈｉｇｈノード３０２が、それぞれチャネル長がＬとなるように半導体基板１０に並んで形成されている。Ｖｈｉｇｈノード３００ｂと出力ノード３０１ｂの間には、２ＤＥＧチャネル３０３が形成され、出力ノード３０１ｂとＶｈｉｇｈノード３０２の間には、２ＤＥＧチャネル３０４が形成されている。
【０１４４】
２ＤＥＧチャネル３０３の上方には、半導体キャップ層３０５を挟んでゲート電極３０９が形成されている。
【０１４５】
２ＤＥＧチャネル３０４の上方には、半導体キャップ層３０６を挟んでゲート電極３１０が形成されている。
【０１４６】
Ｖｈｉｇｈノード３００ｂは、端子３００ａを有する。出力ノード３０１ｂは、端子３０１ａを有し、第１の素子１０１の出力ノード２０２ｂの端子２０２ａに接続され、Ｖｏｕｔを出力する。Ｖｈｉｇｈノード３０２は、端子３０２ａを有し、電源回路から電源電圧Ｖｈｉｇｈが供給される。この端子３０２ａは、Ｖｈｉｇｈノード３００ｂの端子３００ａに接続されている。つまり、Ｖｈｉｇｈノード３００ｂ及びＶｈｉｇｈノード３０２の電位は、同電位となる。第２の素子１０２の基板電位Ｖ２は、一例として、接地されているので０Ｖである。
【０１４７】
Ｖｈｉｇｈノード３００ｂ及びＶｈｉｇｈノード３０２は、同じ大多数スピン方向を有する。出力ノード３０１ｂの大多数スピン方向は、Ｖｈｉｇｈノード３００ｂ及びＶｈｉｇｈノード３０２の大多数スピン方向と逆向きとなっている。なお、本実施の形態に係る第２の素子１０２のＶｈｉｇｈノード３００ｂ及びＶｈｉｇｈノード３０２は、第１の素子１０１のＶｌｏｗノード２００、中間ノード２０１ｂ及び出力ノード２０２ｂの大多数スピン方向と同じであるが、これに限定されず、逆方向であっても良い。その際、出力ノード３０１ｂは、Ｖｌｏｗノード２００、中間ノード２０１ｂ及び出力ノード２０２ｂの大多数スピン方向と同じ方向となる。
【０１４８】
ゲート電極３０９は、端子３０９ａを有する。この端子３０９ａは、第１の素子１０１のゲート電極２１０の端子２１０ａと接続され、デジタル信号Ｖｉｎ２が入力する。ゲート電極３１０は、端子３１０ａを有する。この端子３１０ａは、第１の素子１０１のゲート電極２０９の端子２０９ａと接続され、デジタル信号Ｖｉｎ１が入力する。
【０１４９】
第２の素子１０２の半導体基板１０には、端子１０２ａが形成されている。
【０１５０】
以下に、図１０（ｂ）に示す論理演算表に基づいてＮＡＮＤ回路１００ａの動作について説明する。
【０１５１】
（動作）
以下では、ゲート電極に電圧Ｖｌｏｗが印加された場合、チャネル長Ｌを有する２ＤＥＧチャネルを走行する電子５は、例えば、角度πの歳差運動を行う。また、ゲート電極に電圧Ｖｈｉｇｈが印加された場合、チャネル長Ｌを有する２ＤＥＧチャネルを走行する電子５は、例えば、角度２πの歳差運動を行う。
【０１５２】
（Ｖｉｎ１＝Ｖｌｏｗ、Ｖｉｎ２＝Ｖｌｏｗの場合）
まず、Ｖｉｎ１としてＶｌｏｗが、第１の素子１０１のゲート電極２０９、及び第２の素子１０２のゲート電極３１０に入力する。また、Ｖｉｎ２としてＶｌｏｗが、第１の素子１０１のゲート電極２１０、及び第２の素子１０２のゲート電極３０９に入力する。
【０１５３】
スピン偏極した電子５が、第１の素子１０１のＶｌｏｗノード２００から２ＤＥＧチャネル２０３に注入される。
【０１５４】
この電子５は、２ＤＥＧチャネル２０３内の実効磁場によってｚ軸を中心に、例えば、角度πの歳差運動を行い、２ＤＥＧチャネル２０３と中間ノード２０１ｂの境界に達する。
【０１５５】
到達した電子５は、中間ノード２０１ｂの大多数スピン方向と角度π異なるスピン方向となっているので、境界で反射する。つまり、電子５は、中間ノード２０１ｂを透過できないので、第１の素子１０１には、電流が流れない。
【０１５６】
一方、スピン偏極した電子５が、第２の素子１０２の出力ノード３０１ｂから２ＤＥＧチャネル３０３及び２ＤＥＧチャネル３０４に注入される。
【０１５７】
この電子５は、２ＤＥＧチャネル３０３内の実効磁場によってｚ軸を中心に、例えば、角度πの歳差運動を行い、２ＤＥＧチャネル３０３とＶｈｉｇｈノード３００ｂの境界に到達する。
【０１５８】
到達した電子５は、Ｖｈｉｇｈノード３００ｂの大多数スピン方向と同じスピン方向となっているので、境界を透過する。これは、Ｖｈｉｇｈノード３００ｂと出力ノード３０１ｂの大多数スピン方向が、角度π異なっていることに起因している。
【０１５９】
また、電子５は、２ＤＥＧチャネル３０４内の実効磁場によってｚ軸を中心に、例えば、角度πの歳差運動を行い、２ＤＥＧチャネル３０４とＶｈｉｇｈノード３０２の境界に到達する。
【０１６０】
到達した電子５は、Ｖｈｉｇｈノード３０２の大多数スピン方向と角度π異なるスピン方向となっているので、境界を透過する。つまり、出力ノード３０１ｂは、電位がＶｈｉｇｈとなる。
【０１６１】
よって、集積回路１は、Ｖｉｎ１＝Ｖｌｏｗ、Ｖｉｎ２＝Ｖｌｏｗの場合、第１の素子１０１には電流が流れず、第２の素子１０２には電流が流れるので、Ｖｏｕｔからは、Ｖｈｉｇｈが出力される。
【０１６２】
（Ｖｉｎ１＝Ｖｌｏｗ、Ｖｉｎ２＝Ｖｈｉｇｈの場合）
まず、Ｖｉｎ１としてＶｌｏｗが、第１の素子１０１のゲート電極２０９、及び第２の素子１０２のゲート電極３１０に入力する。また、Ｖｉｎ２としてＶｈｉｇｈが、第１の素子１０１のゲート電極２１０、及び第２の素子１０２のゲート電極３０９に入力する。
【０１６３】
スピン偏極した電子５が、第１の素子１０１のＶｌｏｗノード２００から２ＤＥＧチャネル２０３に注入される。
【０１６４】
この電子５は、２ＤＥＧチャネル２０３内の実効磁場によってｚ軸を中心に、例えば、角度πの歳差運動を行い、２ＤＥＧチャネル２０３と中間ノード２０１ｂの境界に達する。
【０１６５】
到達した電子５は、中間ノード２０１ｂの大多数スピン方向と角度π異なるスピン方向となっているので、境界で反射する。つまり、電子５は、中間ノード２０１ｂを透過できないので、第１の素子１０１には、電流が流れない。
【０１６６】
一方、スピン偏極した電子５が、第２の素子１０２の出力ノード３０１ｂから２ＤＥＧチャネル３０３及び２ＤＥＧチャネル３０４に注入される。
【０１６７】
この電子５は、２ＤＥＧチャネル３０３内の実効磁場によってｚ軸を中心に、例えば、角度２πの歳差運動を行い、２ＤＥＧチャネル３０３とＶｈｉｇｈノード３００ｂの境界に到達する。
【０１６８】
到達した電子５は、Ｖｈｉｇｈノード３００ｂの大多数スピン方向と逆向きのスピン方向となっているので、境界を反射する。
【０１６９】
また、電子５は、２ＤＥＧチャネル３０４内の実効磁場によってｚ軸を中心に、例えば、角度πの歳差運動を行い、２ＤＥＧチャネル３０４とＶｈｉｇｈノード３０２の境界に到達する。
【０１７０】
到達した電子５は、Ｖｈｉｇｈノード３０２の大多数スピン方向と同じスピン方向となっているので、境界を透過する。つまり、出力ノード３０１ｂは、電位がＶｈｉｇｈとなる。
【０１７１】
よって、集積回路１は、Ｖｉｎ１＝Ｖｌｏｗ、Ｖｉｎ２＝Ｖｌｏｗの場合、第１の素子１０１には電流が流れず、第２の素子１０２には電流が流れるので、Ｖｏｕｔからは、Ｖｈｉｇｈが出力される。
【０１７２】
（Ｖｉｎ１＝Ｖｈｉｇｈ、Ｖｉｎ２＝Ｖｌｏｗの場合）
まず、Ｖｉｎ１としてＶｈｉｇｈが、第１の素子１０１のゲート電極２０９、及び第２の素子１０２のゲート電極３１０に入力する。また、Ｖｉｎ２としてＶｌｏｗが、第１の素子１０１のゲート電極２１０、及び第２の素子１０２のゲート電極３０９に入力する。
【０１７３】
スピン偏極した電子５が、第１の素子１０１のＶｌｏｗノード２００から２ＤＥＧチャネル２０３に注入される。
【０１７４】
この電子５は、２ＤＥＧチャネル２０３内の実効磁場によってｚ軸を中心に、例えば、角度２πの歳差運動を行い、２ＤＥＧチャネル２０３と中間ノード２０１ｂの境界に達する。
【０１７５】
到達した電子５は、中間ノード２０１ｂの大多数スピン方向と角度２π異なるスピン方向となっているので、境界を透過する。
【０１７６】
続いて、スピン偏極した電子５が、第１の素子１０１の中間ノード２０１ｂから２ＤＥＧチャネル２０４に注入される。
【０１７７】
この電子５は、２ＤＥＧチャネル２０４内の実効磁場によってｚ軸を中心に、例えば、角度πの歳差運動を行い、２ＤＥＧチャネル２０４と出力ノード２０２ｂの境界に達する。
【０１７８】
到達した電子５は、出力ノード２０２ｂの大多数スピン方向と角度π異なるスピン方向となっているので、境界を反射する。つまり、第１の素子１０１には、電流が流れない。
【０１７９】
一方、スピン偏極した電子５が、第２の素子１０２の出力ノード３０１ｂから２ＤＥＧチャネル３０３及び２ＤＥＧチャネル３０４に注入される。
【０１８０】
この電子５は、２ＤＥＧチャネル３０３内の実効磁場によってｚ軸を中心に、例えば、角度πの歳差運動を行い、２ＤＥＧチャネル３０３とＶｈｉｇｈノード３００ｂの境界に到達する。
【０１８１】
到達した電子５は、Ｖｈｉｇｈノード３００ｂの大多数スピン方向と同じスピン方向となっているので、境界を透過する。
【０１８２】
また、電子５は、２ＤＥＧチャネル３０４内の実効磁場によってｚ軸を中心に、例えば、角度２πの歳差運動を行い、２ＤＥＧチャネル３０４とＶｈｉｇｈノード３０２の境界に到達する。
【０１８３】
到達した電子５は、Ｖｈｉｇｈノード３０２の大多数スピン方向と逆向きのスピン方向となっているので、境界を反射する。しかし、出力ノード３０１ｂとＶｈｉｇｈノード３００ｂ間には、電流が流れるので、出力ノード３０１ｂの電位はＶｈｉｇｈとなる。
【０１８４】
よって、集積回路１は、Ｖｉｎ１＝Ｖｈｉｇｈ、Ｖｉｎ２＝Ｖｌｏｗの場合、第１の素子１０１には電流が流れず、第２の素子１０２の出力ノード３０１ｂとＶｈｉｇｈノード３０２間に電流が流れるので、Ｖｏｕｔからは、Ｖｈｉｇｈが出力される。
【０１８５】
（Ｖｉｎ１＝Ｖｈｉｇｈ、Ｖｉｎ２＝Ｖｈｉｇｈの場合）
まず、Ｖｉｎ１としてＶｈｉｇｈが、第１の素子１０１のゲート電極２０９、及び第２の素子１０２のゲート電極３１０に入力する。また、Ｖｉｎ２としてＶｈｉｇｈが、第１の素子１０１のゲート電極２１０、及び第２の素子１０２のゲート電極３０９に入力する。
【０１８６】
スピン偏極した電子５が、第１の素子１０１のＶｌｏｗノード２００から２ＤＥＧチャネル２０３に注入される。
【０１８７】
この電子５は、２ＤＥＧチャネル２０３内の実効磁場によってｚ軸を中心に、例えば、角度２πの歳差運動を行い、２ＤＥＧチャネル２０３と中間ノード２０１ｂの境界に達する。
【０１８８】
到達した電子５は、中間ノード２０１ｂの大多数スピン方向と角度２π異なるスピン方向となっているので、境界を透過する。
【０１８９】
続いて、スピン偏極した電子５が、第１の素子１０１の中間ノード２０１ｂから２ＤＥＧチャネル２０４に注入される。
【０１９０】
この電子５は、２ＤＥＧチャネル２０４内の実効磁場によってｚ軸を中心に、例えば、角度２πの歳差運動を行い、２ＤＥＧチャネル２０４と出力ノード２０２ｂの境界に達する。
【０１９１】
到達した電子５は、出力ノード２０２ｂの大多数スピン方向と角度２π異なるスピン方向となっているので、境界を透過する。つまり、出力ノード２０２ｂは、電位がＶｌｏｗとなる。
【０１９２】
一方、スピン偏極した電子５が、第２の素子１０２の出力ノード３０１ｂから２ＤＥＧチャネル３０３及び２ＤＥＧチャネル３０４に注入される。
【０１９３】
この電子５は、２ＤＥＧチャネル３０３内の実効磁場によってｚ軸を中心に、例えば、角度２πの歳差運動を行い、２ＤＥＧチャネル３０３とＶｈｉｇｈノード３００ｂの境界に到達する。
【０１９４】
到達した電子５は、Ｖｈｉｇｈノード３００ｂの大多数スピン方向と逆向きのスピン方向となっているので、境界を反射する。
【０１９５】
また、電子５は、２ＤＥＧチャネル３０４内の実効磁場によってｚ軸を中心に、例えば、角度２πの歳差運動を行い、２ＤＥＧチャネル３０４とＶｈｉｇｈノード３０２の境界に到達する。
【０１９６】
到達した電子５は、Ｖｈｉｇｈノード３０２の大多数スピン方向と逆向きのスピン方向となっているので、境界を反射する。つまり、第２の素子１０２には、電流が流れない。
【０１９７】
よって、集積回路１は、Ｖｉｎ１＝Ｖｈｉｇｈ、Ｖｉｎ２＝Ｖｈｉｇｈの場合、第１の素子１０１に電流が流れ、第２の素子１０２には電流が流れないので、Ｖｏｕｔからは、Ｖｌｏｗが出力される。
【０１９８】
従って、ＮＡＮＤ回路１００ａは、図１０（ｂ）に示す論理演算表を満足するので、ＮＡＮＤ回路を構成している。
【０１９９】
（第６の実施の形態の効果）
第６の実施の形態に係るＮＡＮＤ回路１００ａは、ＣＭＯＳトランジスタにより構成されたＮＡＮＤ回路と比べて、ｐ型及びｎ型トランジスタを作り分ける必要がなく、製造工程が少なくなり、製造コストが低減する。
【０２００】
［第７の実施の形態］
第７の実施の形態は、上記に記載のスピントランジスタを組み合わせてＮＯＲ回路を構成する点で上記の他の実施の形態と異なっている。
【０２０１】
（ＮＯＲ回路１００ｂの構成）
図１１（ａ）は、第７の実施の形態に係るＮＯＲ回路の概略図であり、（ｂ）は、ＮＯＲ回路の論理演算表である。本実施の形態に係るＮＯＲ回路１００ｂは、第６の実施の形態に係るＮＡＮＤ回路１００ａと、基本構成は同じであるが、端子の接続が異なっている。本実施の形態では、主に、第６の実施の形態と異なる点について説明する。
【０２０２】
第１の素子１０１は、図１１（ａ）に示すように、電源回路からＶｌｏｗノード２００に電源電圧Ｖｌｏｗが供給される。また、Ｖｌｏｗノード２００の端子２００ａは、Ｖｌｏｗノード２０２ｃの端子２０２ａと接続されている。出力ノード２０１ｃの端子２０１ａは、第２の素子１０２の出力ノード３００ｃの端子３００ａと接続されている。第１の素子１０１の基板電位Ｖ１は、一例として、接地されているので０Ｖである。
【０２０３】
第２の素子１０２は、電源回路からＶｈｉｇｈノード３０２に電源電圧Ｖｈｉｇｈが供給される。第２の素子１０２は、Ｖｈｉｇｈノード３０２と出力ノード３００ｃの磁化方向が同一方向である。また、Ｖｈｉｇｈノード３０２と出力ノード３００ｃの間に形成された中間ノード３０１ｃは、Ｖｈｉｇｈノード３０２と出力ノード３００ｃと相反する磁化方向を有する。第２の素子１０２の基板電位Ｖ２は、一例として、接地されているので０Ｖである。
【０２０４】
以下に、図１１（ｂ）に示す論理演算表に基づいてＮＯＲ回路１００ｂの動作について説明する。
【０２０５】
（動作）
（Ｖｉｎ１＝Ｖｌｏｗ、Ｖｉｎ２＝Ｖｌｏｗの場合）
まず、Ｖｉｎ１としてＶｌｏｗが、第１の素子１０１のゲート電極２０９、及び第２の素子１０２のゲート電極３１０に入力する。また、Ｖｉｎ２としてＶｌｏｗが、第１の素子１０１のゲート電極２１０、及び第２の素子１０２のゲート電極３０９に入力する。
【０２０６】
スピン偏極した電子５が、第１の素子１０１のＶｌｏｗノード２００から２ＤＥＧチャネル２０３に注入される。
【０２０７】
この電子５は、２ＤＥＧチャネル２０３内の実効磁場によってｚ軸を中心に、例えば、角度πの歳差運動を行い、２ＤＥＧチャネル２０３と出力ノード２０１ｃの境界に達する。
【０２０８】
到達した電子５は、出力ノード２０１ｃの大多数スピン方向と角度π異なるスピン方向となっているので、境界で反射する。
【０２０９】
また、スピン偏極した電子５が、第１の素子１０１のＶｌｏｗノード２０２ｃから２ＤＥＧチャネル２０４に注入される。
【０２１０】
この電子５は、２ＤＥＧチャネル２０４内の実効磁場によってｚ軸を中心に、例えば、角度πの歳差運動を行い、２ＤＥＧチャネル２０４と出力ノード２０１ｃの境界に達する。
【０２１１】
到達した電子５は、出力ノード２０１ｃの大多数スピン方向と角度π異なるスピン方向となっているので、境界で反射する。つまり、第１の素子１０１には、電流が流れない。
【０２１２】
一方、スピン偏極した電子５が、第２の素子１０２の出力ノード３００ｃから２ＤＥＧチャネル３０３に注入される。
【０２１３】
この電子５は、２ＤＥＧチャネル３０３内の実効磁場によってｚ軸を中心に、例えば、角度πの歳差運動を行い、２ＤＥＧチャネル３０３と中間ノード３０１ｃの境界に到達する。
【０２１４】
到達した電子５は、中間ノード３０１ｃの大多数スピン方向と同じスピン方向となっているので、境界を透過する。
【０２１５】
続いて、スピン偏極した電子５が、第２の素子１０２の中間ノード３０１ｃから２ＤＥＧチャネル３０４に注入される。
【０２１６】
この電子５は、２ＤＥＧチャネル３０４内の実効磁場によってｚ軸を中心に、例えば、角度πの歳差運動を行い、２ＤＥＧチャネル３０４とＶｈｉｇｈノード３０２の境界に到達する。
【０２１７】
到達した電子５は、Ｖｈｉｇｈノード３０２の大多数スピン方向と同じスピン方向となっているので、境界を透過する。つまり、出力ノード３００ｃは、電位がＶｈｉｇｈとなる。
【０２１８】
よって、集積回路１は、Ｖｉｎ１＝Ｖｌｏｗ、Ｖｉｎ２＝Ｖｌｏｗの場合、第１の素子１０１には電流が流れず、第２の素子１０２には電流が流れるので、Ｖｏｕｔからは、Ｖｈｉｇｈが出力される。
【０２１９】
（Ｖｉｎ１＝Ｖｌｏｗ、Ｖｉｎ２＝Ｖｈｉｇｈの場合）
まず、Ｖｉｎ１としてＶｌｏｗが、第１の素子１０１のゲート電極２０９、及び第２の素子１０２のゲート電極３１０に入力する。また、Ｖｉｎ２としてＶｈｉｇｈが、第１の素子１０１のゲート電極２１０、及び第２の素子１０２のゲート電極３０９に入力する。
【０２２０】
スピン偏極した電子５が、第１の素子１０１のＶｌｏｗノード２００から２ＤＥＧチャネル２０３に注入される。
【０２２１】
この電子５は、２ＤＥＧチャネル２０３内の実効磁場によってｚ軸を中心に、例えば、角度πの歳差運動を行い、２ＤＥＧチャネル２０３と出力ノード２０１ｃの境界に達する。
【０２２２】
到達した電子５は、出力ノード２０１ｃの大多数スピン方向と角度π異なるスピン方向となっているので、境界で反射する。
【０２２３】
また、スピン偏極した電子５が、第１の素子１０１のＶｌｏｗノード２０２ｃから２ＤＥＧチャネル２０４に注入される。
【０２２４】
この電子５は、２ＤＥＧチャネル２０４内の実効磁場によってｚ軸を中心に、例えば、角度２πの歳差運動を行い、２ＤＥＧチャネル２０４と出力ノード２０１ｃの境界に達する。
【０２２５】
到達した電子５は、出力ノード２０１ｃの大多数スピン方向と角度２π異なるスピン方向となっているので、境界を透過する。つまり、出力ノード２０１ｃは、電位がＶｌｏｗとなる。
【０２２６】
一方、スピン偏極した電子５が、第２の素子１０２の出力ノード３００ｃから２ＤＥＧチャネル３０３に注入される。
【０２２７】
この電子５は、２ＤＥＧチャネル３０３内の実効磁場によってｚ軸を中心に、例えば、角度２πの歳差運動を行い、２ＤＥＧチャネル３０３と中間ノード３０１ｃの境界に到達する。
【０２２８】
到達した電子５は、中間ノード３０１ｃの大多数スピン方向と逆向きのスピン方向となっているので、境界を反射する。よって、第２の素子１０２には、電流が流れない。
【０２２９】
よって、集積回路１は、Ｖｉｎ１＝Ｖｌｏｗ、Ｖｉｎ２＝Ｖｈｉｇｈの場合、第１の素子１０１には電流が流れ、第２の素子１０２には電流が流れないので、Ｖｏｕｔからは、Ｖｌｏｗが出力される。
【０２３０】
（Ｖｉｎ１＝Ｖｈｉｇｈ、Ｖｉｎ２＝Ｖｌｏｗの場合）
まず、Ｖｉｎ１としてＶｈｉｇｈが、第１の素子１０１のゲート電極２０９、及び第２の素子１０２のゲート電極３１０に入力する。また、Ｖｉｎ２としてＶｌｏｗが、第１の素子１０１のゲート電極２１０、及び第２の素子１０２のゲート電極３０９に入力する。
【０２３１】
スピン偏極した電子５が、第１の素子１０１のＶｌｏｗノード２００から２ＤＥＧチャネル２０３に注入される。
【０２３２】
この電子５は、２ＤＥＧチャネル２０３内の実効磁場によってｚ軸を中心に、例えば、角度２πの歳差運動を行い、２ＤＥＧチャネル２０３と出力ノード２０１ｃの境界に達する。
【０２３３】
到達した電子５は、出力ノード２０１ｃの大多数スピン方向と角度２π異なるスピン方向となっているので、境界を透過する。
【０２３４】
また、スピン偏極した電子５が、第１の素子１０１のＶｌｏｗノード２０２ｃから２ＤＥＧチャネル２０４に注入される。
【０２３５】
この電子５は、２ＤＥＧチャネル２０４内の実効磁場によってｚ軸を中心に、例えば、角度πの歳差運動を行い、２ＤＥＧチャネル２０４とＶｌｏｗノード２０２ｃの境界に達する。
【０２３６】
到達した電子５は、出力ノード２０１ｃの大多数スピン方向と角度π異なるスピン方向となっているので、境界を反射する。しかし、Ｖｌｏｗノード２００と出力ノード２０１ｃ間には電流が流れるので、出力ノード２０１ｃの電位はＶｌｏｗとなる。
【０２３７】
一方、スピン偏極した電子５が、第２の素子１０２の出力ノード３００ｃから２ＤＥＧチャネル３０３に注入される。
【０２３８】
この電子５は、２ＤＥＧチャネル３０３内の実効磁場によってｚ軸を中心に、例えば、角度πの歳差運動を行い、２ＤＥＧチャネル３０３と中間ノード３０１ｃの境界に到達する。
【０２３９】
到達した電子５は、中間ノード３０１ｃの大多数スピン方向と同じスピン方向となっているので、境界を透過する。
【０２４０】
続いて、スピン偏極した電子５が、第２の素子１０２の中間ノード３０１ｃから２ＤＥＧチャネル３０４に注入される。
【０２４１】
この電子５は、２ＤＥＧチャネル３０４内の実効磁場によってｚ軸を中心に、例えば、角度２πの歳差運動を行い、２ＤＥＧチャネル３０４とＶｈｉｇｈノード３０２の境界に到達する。
【０２４２】
到達した電子５は、Ｖｈｉｇｈノード３０２の大多数スピン方向と逆向きのスピン方向となっているので、境界を反射する。よって、第２の素子１０２には、電流が流れない。
【０２４３】
よって、集積回路１は、Ｖｉｎ１＝Ｖｈｉｇｈ、Ｖｉｎ２＝Ｖｌｏｗの場合、第１の素子１０１には電流が流れ、第２の素子１０２には電流が流れないので、Ｖｏｕｔからは、Ｖｌｏｗが出力される。
【０２４４】
（Ｖｉｎ１＝Ｖｈｉｇｈ、Ｖｉｎ２＝Ｖｈｉｇｈの場合）
まず、Ｖｉｎ１としてＶｈｉｇｈが、第１の素子１０１のゲート電極２０９、及び第２の素子１０２のゲート電極３１０に入力する。また、Ｖｉｎ２としてＶｈｉｇｈが、第１の素子１０１のゲート電極２１０、及び第２の素子１０２のゲート電極３０９に入力する。
【０２４５】
スピン偏極した電子５が、第１の素子１０１のＶｌｏｗノード２００から２ＤＥＧチャネル２０３に注入される。
【０２４６】
この電子５は、２ＤＥＧチャネル２０３内の実効磁場によってｚ軸を中心に、例えば、角度２πの歳差運動を行い、２ＤＥＧチャネル２０３と出力ノード２０１ｃの境界に達する。
【０２４７】
到達した電子５は、出力ノード２０１ｃの大多数スピン方向と角度２π異なるスピン方向となっているので、境界を透過する。
【０２４８】
また、スピン偏極した電子５が、第１の素子１０１のＶｌｏｗノード２０２ｃから２ＤＥＧチャネル２０４に注入される。
【０２４９】
この電子５は、２ＤＥＧチャネル２０４内の実効磁場によってｚ軸を中心に、例えば、角度２πの歳差運動を行い、２ＤＥＧチャネル２０４と出力ノード２０１ｃの境界に達する。
【０２５０】
到達した電子５は、出力ノード２０１ｃの大多数スピン方向と角度２π異なるスピン方向となっているので、境界を透過する。つまり、出力ノード２０１ｃは、電位がＶｌｏｗとなる。
【０２５１】
一方、スピン偏極した電子５が、第２の素子１０２の出力ノード３００ｃから２ＤＥＧチャネル３０３に注入される。
【０２５２】
この電子５は、２ＤＥＧチャネル３０３内の実効磁場によってｚ軸を中心に、例えば、角度２πの歳差運動を行い、２ＤＥＧチャネル３０３と中間ノード３０１ｃの境界に到達する。
【０２５３】
到達した電子５は、中間ノード３０１ｃの大多数スピン方向と逆向きのスピン方向となっているので、境界を反射する。よって、第２の素子１０２は、電流が流れない。
【０２５４】
よって、集積回路１は、Ｖｉｎ１＝Ｖｈｉｇｈ、Ｖｉｎ２＝Ｖｈｉｇｈの場合、第１の素子１０１には電流が流れ、第２の素子１０２には電流が流れないので、Ｖｏｕｔからは、Ｖｌｏｗが出力される。
【０２５５】
従って、ＮＯＲ回路１００ａは、図１１（ｂ）に示す論理演算表を満足するので、ＮＯＲ回路を構成している。
【０２５６】
（第７の実施の形態の効果）
第７の実施の形態に係るＮＯＲ回路１００ｂは、ＣＭＯＳトランジスタにより構成されたＮＯＲ回路と比べて、ｐ型及びｎ型トランジスタを作り分ける必要がなく、製造工程が少なくなり、製造コストが低減する。
【０２５７】
以上説明した各実施の形態によれば、磁化方向が同じ方向となるソース領域としてのノードとドレイン領域としてのノードを備えるスピントランジスタと、相反する磁化方向を有するソース領域としてのノードとドレイン領域としてのノードを備えるスピントランジスタと、を用いて論理演算回路を形成することができる。
【０２５８】
また、以上説明した各実施の形態によれば、各ノードを強磁性体によって形成するので、ゲートリークやＤＩＢＬ（障壁低下効果：Drain Induced-Barrier Lowering）等の短チャンネル効果、及び短チャンネル効果を抑制するために生じるＧＩＤＬ（接合リーク電流：Gate Induced Drain Leakage）等を防止することができる。各実施の形態に係る集積回路１は、第１及び第２のスピントランジスタ２、３をオン、オフするためのＶｈｉｇｈ及びＶｌｏｗの幅が小さくてすむので、低消費電力となる。
【０２５９】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０２６０】
１…集積回路、２ａ…スピントランジスタ、２…第１のスピントランジスタ、３…第２のスピントランジスタ、６、出力ノード、２２、２００、２０２ｃ…Ｖｌｏｗノード、２３…出力ノード、３２、３００ｂ、３０２…Ｖｈｉｇｈノード、３３、２０１ｃ、３００ｃ、３０１ｂ…出力ノード、２２ｂ…ソース領域、２３ｂ…ドレイン領域、２０１ｂ、３０１ｃ、…中間ノード
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６Ａ】
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【図６Ｂ】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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