(57)【要約】【課題】アンプの動作周波数に依存性を有するバイアス電流を供給することにより、消費電流を大幅に低減する。【解決手段】ＤＬＬ回路２は、入力されたクロック信号ＣＫに基づいて、該クロック信号ＣＫの周波数に比例関係を持つ制御電圧ＶＣＮＴＬを生成する。トランスリニア回路３は、ＤＬＬ回路２が生成した制御電圧ＶＣＮＴＬに基づいて、クロック信号ＣＫの周波数の２乗の関係を持つ電流を生成する。カレントミラー回路５は、トランスリニア回路３が生成した電流からアンプ電流を生成し、アンプ４のテール電流として該アンプ４に供給する。【選択図】図１
2012085200.tif 000002
【特許請求の範囲】
【請求項１】
入力されるクロック信号の周波数に依存性を持つ制御電圧を生成するＤＬＬ回路と、
前記ＤＬＬ回路が生成した制御電圧から、前記クロック信号の周波数の２乗の関係を有する電流を生成するトランスリニア回路と、
前記トランスリニア回路が生成した電流から、バイアス電流を生成するカレントミラー回路と、
前記カレントミラー回路が生成したバイアス電流をテール電流とし、アナログ信号を増幅して出力するアンプとを備えたことを特徴とする半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アナログ信号を増幅するアンプ回路の消費電流低減技術に関し、特に、アンプ回路に供給するバイアス電流の低減に有効な技術に関する。
【背景技術】
【０００２】
デジタルカメラなどの電子機器には、アナログ信号処理用半導体集積回路装置が広く用いられている。このアナログ信号処理用半導体集積回路装置は、撮像素子であるＣＣＤ（Charge Coupled Device)からのアナログ信号を、ＤＳＰ(Digital Signal Processor)などのデジタル信号用半導体集積回路装置で取り扱えるようにデジタル信号に処理するものである。
【０００３】
この種のアナログ信号処理用半導体集積回路装置には、たとえば、ＣＣＤから出力されるアナログ信号などを増幅するアンプ回路などの様々なアンプ回路が設けられている。一般に、アンプ回路に供給されるバイアス電流（以下、アンプ電流という）は、バンドギャップ回路を基にして、一定電流が生成されている。
【０００４】
アンプ回路に供給するアンプ電流は、アンプ回路の最大動作周波数でアンプ回路の出力が十分に整定することが必要であり、該アンプ電流は、アンプ回路の最大動作周波数の条件に合わせて設計されている。
【０００５】
また、動作周波数範囲が広い場合、アンプ電流は、ある周波数を境界にして、たとえば、レジスタに設定された値に基づいて、アンプ回路のカレントミラー回路のカレントミラー比を変更することにより、変化させている。
【発明の概要】
【発明が解決しようとする課題】
【０００６】
ところが、上記のようなアンプ回路におけるアンプ電流の供給技術では、次のような問題点があることが本発明者により見い出された。
【０００７】
図８は、本発明者が検討したアンプ電流と周波数との関係の一例を示す説明図である。図８において、太線がアンプ電流であり、点線が各周波数での最小電流である。また、図８では、周波数が２０ＭＨｚ程度を境界にして、２０ＭＨｚ以下の低周波数帯域ではアンプ電流が小さくなるように設定される。
【０００８】
先に述べたように、アンプ電流は、最大動作周波数でアンプ出力が十分に整定することが必要であり、アンプ電流を最大動作周波数の条件に合わせる必要があった。そのため、最大動作周波数未満では、過剰な電流となってしまうという問題がある。
【０００９】
たとえば、図８のハッチングにより示す領域が、過剰な電流として消費されてしまう電流であり、最大動作周波数未満では、削減の余地が大きく、デジタルカメラなどの電子機器における消費電流が増加してしまうことになる。
【００１０】
また、図示するように、動作周波数が２０ＭＨｚ程度以下の低周波数帯域では、アンプ電流が小さくなるように設定され、これにより、最大動作周波数未満から２０ＭＨｚ程度以上の周波数帯域よりも過剰な電流を低く抑えることができるが、それでも無駄な過剰電流が消費されてしまうことになる。
【００１１】
本発明の目的は、アンプの周波数帯域に依存性を有するアンプ電流を供給することにより、消費電流を大幅に低減することのできる技術を提供することにある。
【００１２】
本発明の前記ならびにそのほかの目的と新規な特徴については、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１３】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１４】
本発明は、入力されるクロック信号の周波数に依存性を持つ制御電圧を生成するＤＬＬ(Delay Locked Loop)回路と、前記ＤＬＬ回路が生成した制御電圧から、前記クロック信号の周波数の２乗の関係を有する電流を生成するトランスリニア回路と、前記トランスリニア回路が生成した電流から、バイアス電流を生成するカレントミラー回路と、前記カレントミラー回路が生成したバイアス電流をテール電流とし、アナログ信号を増幅して出力するアンプ回路とを備えたものである。
【発明の効果】
【００１５】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１６】
（１）アンプの動作周波数が変化しても、その動作周波数に見合った最適なバイアス電流をテール電流として供給することができるので、過剰な電流の供給を防止することができる。
【００１７】
（２）上記（１）により、半導体集積回路装置の消費電流を大幅に削減することができ、低電力化を図ることができる。
【図面の簡単な説明】
【００１８】
【図１】本発明の実施の形態１によるアンプ回路における構成の一例を示す説明図である。
【図２】図１のアンプ回路に設けられたＤＬＬ回路の講師の一例を示すブロック図である。
【図３】図２のＤＬＬ回路に設けられた遅延素子を構成するトランジスタにおける基本特性の一例を示す説明図である。
【図４】図３のトランジスタにおける放電電流の周波数特性の一例を示す説明図である。
【図５】図１のアンプ回路に設けられたトランスリニア回路における構成の一例を示す回路図である。
【図６】本発明の実施の形態２によるアンプ回路における構成の一例を示す説明図である。
【図７】図６のアンプ回路における構成の他の例を示す説明図である。
【図８】本発明者が検討したアンプ電流と周波数との関係の一例を示す説明図である。
【発明を実施するための形態】
【００１９】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００２０】
（実施の形態１）
図１は、本発明の実施の形態１によるアンプ回路における構成の一例を示す説明図、図２は、図１のアンプ回路に設けられたＤＬＬ回路の講師の一例を示すブロック図、図３は、図２のＤＬＬ回路に設けられた遅延素子を構成するトランジスタにおける基本特性の一例を示す説明図、図４は、図３のトランジスタにおける放電電流の周波数特性の一例を示す説明図、図５は、図１のアンプ回路に設けられたトランスリニア回路における構成の一例を示す回路図である。
【００２１】
〈発明の概要〉
本実施の形態の概要は、以下である。
【００２２】
半導体集積回路装置は、入力されるクロック信号の周波数に依存性を持つ制御電圧を生成するＤＬＬ回路（ＤＬＬ回路２）と、前記ＤＬＬ回路が生成した制御電圧から、前記クロック信号の周波数の２乗の関係を有する電流を生成するトランスリニア回路（トランスリニア回路３）と、前記トランスリニア回路が生成した電流から、バイアス電流を生成するカレントミラー回路（カレントミラー回路５）と、アナログ信号を増幅して出力するアンプ（アンプ４）とを有したアンプ回路（アンプ回路１）を備えている。増幅器は、カレントミラー回路が生成したバイアス電流（アンプ電流）をテール電流としてアナログ信号を増幅する。
【００２３】
本実施の形態１において、アンプ回路１は、撮像素子であるＣＣＤから出力されるアナログ信号を増幅する。アンプ回路１は、デジタルカメラなどに用いられ、撮像素子であるＣＣＤからのアナログ信号を、ＤＳＰなどのデジタル信号用半導体集積回路装置で取り扱えるようにデジタル信号に処理するアナログ信号処理用半導体集積回路装置などの半導体集積回路装置に設けられる。
【００２４】
アンプ回路１は、図１に示すように、ＤＬＬ回路２、トランスリニア回路３、アンプ４、およびカレントミラー回路５から構成されている。ＤＬＬ回路２は、入力されたクロック信号ＣＫ（アンプ回路１の動作周波数）に対して、遅延回路の出力が１周期遅れにロックさせる負帰還回路であり、アンプ４の周波数（クロック信号ＣＫの周波数）に比例関係を持つ範囲で制御電圧ＶＣＮＴＬを生成する。
【００２５】
トランスリニア回路３は、トランスリニア原理を用いて動作する非線形回路であり、ＤＬＬ回路２が生成した制御電圧ＶＣＮＴＬに基づいて、アンプ４の周波数（クロック信号ＣＫの周波数）の２乗の関係を持つ電流を生成する。
【００２６】
アンプ４は、撮像素子から出力されたアナログ信号を増幅する。アンプ４は、ＰチャネルＭＯＳ(Metal Oxide Semiconductor)からなるトランジスタＴ１，Ｔ２、およびＮチャネルＭＯＳからなるトランジスタＴ３，Ｔ４から構成された差動増幅回路からなる。また、カレントミラー回路５は、ＮチャネルＭＯＳのトランジスタＴ５，Ｔ６からなる。
【００２７】
トランジスタＴ１，Ｔ２の一方の接続部には、電源電圧が供給されている。トランジスタＴ１の他方の接続部、トランジスタＴ１，Ｔ２のゲートには、トランジスタＴ３の一方の接続部がそれぞれ接続されている。
【００２８】
トランジスタＴ２の他方の接続部には、トランジスタＴ４の一方の接続部が接続されており、トランジスタＴ３の他方の接続部、およびトランジスタＴ４の他方の接続部には、カレントミラー回路５を構成するトランジスタＴ６の一方の接続部が接続されている。
【００２９】
トランジスタＴ５の一方の接続部、ゲート、およびトランジスタＴ６のゲートには、トランスリニア回路３が生成した電流が入力されるように接続されている。また、トランジスタＴ５，Ｔ６の他方の接続部には、基準電位ＶＳＳが接続されている。
【００３０】
カレントミラー回路５は、トランスリニア回路３が生成した電流に基づいてバイアス電流を生成し、アンプ４のバイアス電流として供給されるアンプ電流を生成する。よって、アンプ４は、カレントミラー回路５を構成するトランジスタＴ６によってテール電流が制御される。
【００３１】
次に、アンプ回路１におけるアンプ電流の生成技術について説明する。
【００３２】
アンプ電流を決めるには、例えば期待値に対してアンプ出力電圧の誤差が１％以内といった条件で整定するように決める。アンプ特性としては主にゲインバンド積で決まり、式１の関係も持つ。
【００３３】
【数１】
2012085200.tif 000003
【００３４】
ここで、ｆＧＢＷはゲインバンド積、ｇｍは伝達コンダクタンス、ＣＬは負荷容量、Ｉａｍｐはアンプ電流である。
【００３５】
式１より、アンプ電流Ｉａｍｐはゲインバンド積ｆＧＢＷの２乗の関係を持つことが分かる。この関係は、図８の点線で示したアンプ最小電流に対応し、アンプ４の動作周波数（クロック信号ＣＫの周波数）の２乗の関係を持つアンプ電流を生成することができれば、どの周波数においても最小の電流値を設定でき、無駄な消費電流を削減できる。
【００３６】
ここでは、周波数の２乗の関係をアンプ電流源として、ＤＬＬ回路２、およびトランスリニア回路３を用いて実現する。
【００３７】
図２は、ＤＬＬ回路２における構成の一例を示すブロック図である。
【００３８】
ＤＬＬ回路２の機能は、先に述べたように、入力されたクロック信号ＣＫに対して、遅延回路の出力が１周期遅れにロックさせる。その基本構成は、図示するように、遅延回路６、位相比較器７、チャージポンプ８、ならびにループフィルタ９よりなる。
【００３９】
その基本動作は、チャージポンプ８により出力され、ループフィルタ９により平滑化された制御電圧ＶＣＮＴＬにより、遅延回路６の入出力クロックを１周期遅れにロックさせるように、該遅延回路６にフィードバックをかける。
【００４０】
遅延回路６は、たとえば、図２の右側に示すように、カレントスターブ型遅延素子が複数段（たとえば、６４段）直列接続された構成からなり、カレントスターブ型遅延素子は、インバータＩｖの電源電圧、および基準電位（グランド）側に、ＰチャネルＭＯＳのトランジスタＭ１とＮチャネルＭＯＳのトランジスタＭ２とが、それぞれ接続された縦積み構成である。
【００４１】
基準電位側のトランジスタＭ２ゲートには、電圧ＶＣＮＴＬが印加され、このトランジスタＭ２の電流値を制御することで、インバータＩｖの立ち下がり時間を制御する。同様に電源電圧側のトランジスタＭ１のゲートには、トランジスタＭ２と同じ電流値となるように、トランジスタＭ１，Ｍ３，Ｍ４によるカレントミラー回路により、トランジスタＭ１に流れる電流値を制御することでインバータ立ち上がり時間を制御する。
【００４２】
このように、ＤＬＬ回路２内で生成される制御電圧ＶＣＮＴＬを利用することを特徴とする。制御電圧ＶＣＮＴＬは周波数依存性を持つ。定性的には、入力されるクロック信号ＣＫに対して１周期遅れにロックさせるＤＬＬ回路２の機能により、低周波動作、すなわち遅延時間が大きい場合は遅延回路の遅延時間を大きくするように、制御電圧ＶＣＮＴＬは低くなる。逆に高周波動作では、遅延時間を小さくするように制御電圧ＶＣＮＴＬは高くなる。
【００４３】
図３は、トランジスタＭ２における基本特性の一例を示した説明図であり、トランジスタＭ２におけるドレイン−ソース間電流ＩＤＳとドレイン−ソース間電圧ＶＤＳの関係を示したものである。
【００４４】
ただし、チャネル長Ｌは十分に大きいとして、チャネル長変調効果は無視し、以下の説明では、飽和特性はドレイン−ソース間電圧ＶＤＳによらず、ドレイン−ソース間電流ＩＤＳは一定とする。
【００４５】
トランジスタＭ２は、理想的には図３の点線で示すように、周波数とドレイン−ソース間電流ＩＤＳは理想的には比例関係を持ち、また、ある周波数において、ドレイン−ソース間電流ＩＤＳは、ドレイン−ソース間電圧ＶＤＳに依存せず一定であることが望まれる。
【００４６】
たとえば、遅延回路６の遅延素子の出力電圧が立ち下がり時の動作をする場合、立ち下がり期間中に放電電流が飽和特性（ドレイン−ソース間電圧ＶＤＳ＞ゲート−ソース間電圧ＶＧＳ−しきい値電圧ＶＴＨ）で決まるドレイン−ソース間電流ＩＤＳで常に一定であることが望まれる。
【００４７】
しかし、実際には、立ち下がり直後は、トランジスタＭ２のＭＯＳトランジスタ特性が飽和特性であるため、ドレイン−ソース間電流ＩＤＳは一定であるものの、ドレイン−ソース間電圧ＶＤＳが低下するに従い、線形特性（ＶＤＳ＜ＶＧＳ−ＶＴＨ）を示し始め、ドレイン−ソース間電流ＩＤＳが低下する。
【００４８】
この特性変化は、周波数が高くなるにつれ、顕著に現れる。すなわち、制御電圧ＶＣＮＴＬの低い低周波側では、トランジスタＭ２のＭＯＳトランジスタ動作は飽和特性が支配的であるのに対し、逆に高周波側では線形特性が支配的となる。
【００４９】
そのため、飽和特性が支配的な低周波側では、ドレイン−ソース間電圧ＶＤＳには依存せず、制御電圧ＶＣＮＴＬに依存する一定の放電電流が設定されるのに対し、線形特性が支配的な高周波側では、ドレイン−ソース間電流ＩＤＳの劣化が生じてしまう。
【００５０】
その結果、図４に示すような、放電電流（ＩＭ２）の周波数特性となる。低周波側では、放電電流は周波数と比例関係にあり、この条件の下で、トランスリニア回路３を用いて周波数の２乗の関係を持つ電流を生成する。
【００５１】
図５は、トランスリニア回路３の一例を示す回路図である。
【００５２】
トランスリニア回路３は、ＰチャネルＭＯＳからなるトランジスタＭＰ１〜ＭＰ５、ＮチャネルＭＯＳからなるトランジスタＭＮ１〜ＭＮ５、および定電流回路ＣＣＳから構成されている。
【００５３】
トランジスタＭＰ１，ＭＰ４，ＭＰ５の一方の接続部、および定電流回路ＣＣＳの入力部には、電源電圧がそれぞれ供給されている。トランジスタＭＰ１のゲートには、該トランジスタＭＰ１の他方の接続部、およびトランジスタＭＰ２の一方の接続部がそれぞれ接続されている。
【００５４】
また、定電流回路ＣＣＳの出力部には、トランジスタＭＰ３の一方の接続部、トランジスタＭＰ４，ＭＰ５のゲートがそれぞれ接続されている。トランジスタＭＰ２のゲートには、トランジスタＭＰ２の他方の接続部、トランジスタＭＮ１，ＭＮ２，ＭＮ４の一方の接続部、ならびにトランジスタＭＰ３のゲートがそれぞれ接続されている。
【００５５】
トランジスタＭＰ３の他方の接続部には、トランジスタＭＮ３の一方の接続部、トランジスタＭＮ３，ＭＮ２のゲートがそれぞれ接続されており、トランジスタＭＰ４の他方の接続部には、トランジスタＭＮ５の一方の接続部、トランジスタＭＮ５，ＭＮ４のゲートがそれぞれ接続されている。
【００５６】
また、トランジスタＭＮ１〜ＭＮ５の他方の接続部には、基準電位ＶＳＳがそれぞれ接続されており、トランジスタＭＮ１のゲートには、ＤＬＬ回路２から出力される制御電圧ＶＣＮＴＬが入力されるように接続されている。
【００５７】
このトランスリニア回路３において、トランジスタＭＰ２、ならびにトランジスタＭＰ３のゲート電圧は、以下の関係を有する。
【００５８】
【数２】
2012085200.tif 000004
【００５９】
ここで、ゲート−ソース間電圧ＶＧＳ１，ＶＧＳ２，ＶＧＳ３，ＶＧＳ４は、トランジスタＭＰ１、トランジスタＭＰ２、トランジスタＭＰ３、およびトランジスタＭＰ４のゲート−ソース間電圧である。
【００６０】
一般的なＭＯＳトランジスタ飽和特性式、
【００６１】
【数３】
2012085200.tif 000005
【００６２】
より、
【００６３】
【数４】
2012085200.tif 000006
【００６４】
と各ゲート−ソース間電圧ＶＧＳ１〜ＶＧＳ４は表される。よって、これらの４つのトランジスタＭＰ１〜ＭＰ４のチャネル幅Ｗ、チャネル長Ｌが同一で、飽和動作とすれば、
【００６５】
【数５】
2012085200.tif 000007
【００６６】
すなわち
【００６７】
【数６】
2012085200.tif 000008
【００６８】
の関係を持ち、
【００６９】
【数７】
2012085200.tif 000009
【００７０】
と表される。
【００７１】
一方、トランジスタＭＰ１のドレイン−ソース間電流ＩＤＳ１は、
【００７２】
【数８】
2012085200.tif 000010
【００７３】
の関係を持つことが、トランジスタＭＮ１側の電流で決まる。
【００７４】
ここで、トランジスタＭＮ１に流れる電流ＩINは、ＤＬＬ回路２から出力される制御電圧ＶＣＮＴＬによって決まる電流であり、ミラー比Ｋ３は、トランジスタＭＰ３のドレイン−ソース間電流ＩＤＳを電流源とするカレントミラーのミラー比であり、ミラー比Ｋ４は、トランジスタＭＰ４のドレイン−ソース間電流ＩＤＳ（ＩOUT）を電流源とするカレントミラーのミラー比である。
【００７５】
式７、および式８を比較すると、Ｋ３＝Ｋ４＝１／４を選ぶことにより、
【００７６】
【数９】
2012085200.tif 000011
【００７７】
の関係を得られる。
【００７８】
トランジスタＭＰ４のドレイン−ソース間電流ＩＤＳ４を、トランスリニア回路３の出力電流ＩOUTとして取り出せば、
【００７９】
【数１０】
2012085200.tif 000012
【００８０】
となり、電流ＩINの２乗された出力電流ＩOUTが得られる。このトランスリニア回路３の入力電流ＩINに周波数に比例する電流を印加することにより、周波数の２乗に比例する電流ＩOUTが得られる。
【００８１】
以上、図５に示したトランスリニア回路３をもとに電流を２乗にする動作を示したが、トランスリニア回路３におけるＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタとを逆にしても同様の関係が成り立つのはいうまでもない。
【００８２】
そして、カレントミラー回路５（図１）は、トランスリニア回路３によって生成された周波数の２乗の関係を持つ電流に基づいて、カレントミラー動作によってバイアス電流を生成し、アンプ４（図１）のアンプ電流として供給する。
【００８３】
よって、式１に示した関係式を実現することができ、動作周波数を変化させてもアンプ４の整定誤差を所定の条件に保ったまま、アンプ電流を最小化させることができる。
【００８４】
それにより、本実施の形態によれば、アンプ４の周波数に見合った最適なアンプ電流を供給することができるので、過剰なアンプ電流の供給を防止することができ、消費電流を大幅に削減することができる。
【００８５】
（実施の形態２）
図６は、本発明の実施の形態２によるアンプ回路における構成の一例を示す説明図、図７は、図６のアンプ回路における構成の他の例を示す説明図である。
【００８６】
前記実施の形態１の図１に示したアンプ回路１では、動作周波数範囲が、周波数と制御電圧ＶＣＮＴＬとが比例関係を持つ低周波側に限定されていた。よって、本実施の形態２では、周波数と制御電圧ＶＣＮＴＬとが比例関係を持つ低周波側より高い周波数範囲で所望の動作を実現するアンプ回路１について説明する。
【００８７】
この場合、アンプ回路１は、図６に示すように、ＤＬＬ回路２、トランスリニア回路３、アンプ４、およびカレントミラー回路５からなる前記実施の形態１の図１の構成に、分周回路１０が新たに設けられた構成からなっている。
【００８８】
分周回路１０の入力部には、クロック信号ＣＫが入力されるように接続されており、該分周回路１０の出力部には、ＤＬＬ回路２の入力部が接続されている。分周回路１０は、外部入力される制御信号に基づいて、クロック信号ＣＫを分周（分周比ｎ）して出力する。
【００８９】
また、トランスリニア回路３は、トランジスタＭＰ１〜ＭＰ５、トランジスタＭＮ１〜ＭＮ５、および定電流回路ＣＣＳからなる図５の構成に、ＮチャネルＭＯＳのトランジスタＭＮ６1〜ＭＮ６n、およびスイッチＳＷ１1〜ＳＷ１mが新たに設けられている。
【００９０】
スイッチＳＷ１1〜ＳＷ１mの一方の接続部には、ＤＬＬ回路２から出力される制御電圧ＶＣＮＴＬが供給されるように接続されており、これらスイッチＳＷ１1〜ＳＷ１mの他方の接続部には、トランジスタＭＮ６1〜ＭＮ６n，ＭＮ１のゲートがそれぞれ接続されている。
【００９１】
スイッチＳＷ１1〜ＳＷ１mの制御端子には、外部入力される制御信号がそれぞれ入力されるように接続されている。スイッチＳＷ１1〜ＳＷ１mは、制御信号に基づいて、オン（導通）／オフ（非導通）するスイッチである。
【００９２】
また、トランジスタＭＮ６1〜ＭＮ６nの一方の接続部には、トランジスタＭＰ２の一方の接続部、ゲート、トランジスタＭＰ３のゲート、トランジスタＭＮ１，ＭＮ２，ＭＮ４の一方の接続部が接続された接続部にそれぞれ接続されている。トランジスタＭＮ６1〜ＭＮ６nの他方の接続部には、基準電位ＶＳＳが接続されている。その他の接続構成については、前記実施の形態１と同様であるので、説明は省略する。
【００９３】
このように、ＤＬＬ回路２の入力部に分周回路１０を追加するとともに、スイッチＳＷ１1〜ＳＷ１mを切り替えることによって、ＤＬＬ回路２から出力される制御電圧ＶＣＮＴＬが供給されるトランスリニア回路３のトランジスタのチャネル幅Ｗのサイズを分周比と同じ比で変化させる構成とする。
【００９４】
周波数と制御電圧ＶＣＮＴＬとが比例関係を持つ低周波側より高い周波側では、前記実施の形態１の図４に示すように、周波数とＮＭＯＳトランジスタ電流の比例関係が劣化する。
【００９５】
ここで、入力されるクロック信号ＣＫを分周回路１０によって分周することで、ＤＬＬ回路２の遅延素子（図２）に伝播するクロック信号の周波数は、図４の点線で示す比例関係を保つ周波数範囲に変換されることになる。
【００９６】
また、外部入力される制御信号によりスイッチＳＷ１1〜ＳＷ１mをオン／オフ制御することによってトランジスタＭＮ１，ＭＮ６1〜ＭＮ６nを任意に接続してチャネル幅Ｗのサイズを分周比と同じ比率のカレントミラー比に設定することにより、クロック信号ＣＫの周波数に比例した電流がトランスリニア回路３回路に入力される。その結果、最終的に所望のアンプ電流を得ることができる。
【００９７】
それにより、本実施の形態２では、より広い周波数範囲において過剰なアンプ電流の供給を防止することができ、消費電流を大幅に削減することができる。
【００９８】
また、本実施の形態２では、ＤＬＬ回路２の入力部に分周回路１０を追加する構成としたが、図７に示すように、ＤＬＬ回路２に、遅延回路６の遅延段数を選択するスイッチＳＷ２1〜ＳＷ２3を設ける構成としても同様の効果を得ることができる。
【００９９】
この場合、スイッチＳＷ２1〜ＳＷ２3の一方の接続部には、遅延回路６が接続されており、該スイッチＳＷ２1〜ＳＷ２3の他方の接続部には、位相比較器７の入力部が接続されている。
【０１００】
スイッチＳＷ２1〜ＳＷ２3は、外部入力される制御信号によりそれぞれ、オン／オフ制御される。そして、制御信号によって、スイッチＳＷ２1〜ＳＷ２3のいずれかをＯＮし、遅延回路６における遅延素子の段数（たとえば、６４段）を１／ｎにした遅延素子段数（たとえば、３２段）によって生成された遅延クロックを位相比較器７に出力する。
【０１０１】
また、ＤＬＬ回路２のその他の接続構成は図２と同様であり、アンプ回路１におけるその他の接続構成は、図６と同様である。
【０１０２】
それによっても、より広い周波数範囲において過剰なアンプ電流の供給を防止することができ、消費電流を大幅に削減することができる。
【産業上の利用可能性】
【０１０３】
本発明は、動作周波数が広く、アナログ信号を増幅するアナログ信号処理用の半導体集積回路装置における低消費電流化技術に適している。
【符号の説明】
【０１０４】
１  アンプ回路
２  ＤＬＬ回路
３  トランスリニア回路
４  アンプ
５  カレントミラー回路
６  遅延回路
７  位相比較器
８  チャージポンプ
９  ループフィルタ
１０  分周回路
Ｔ１  トランジスタ
Ｔ２  トランジスタ
Ｔ３  トランジスタ
Ｔ４  トランジスタ
Ｔ５  トランジスタ
Ｔ６  トランジスタ
Ｍ１  トランジスタ
Ｍ２  トランジスタ
ＭＰ１  トランジスタ
ＭＰ２  トランジスタ
ＭＰ３  トランジスタ
ＭＰ４  トランジスタ
ＭＰ５  トランジスタ
ＭＮ１  トランジスタ
ＭＮ２  トランジスタ
ＭＮ３  トランジスタ
ＭＮ４  トランジスタ
ＭＮ５  トランジスタ
ＭＮ６1〜ＭＮ６n  トランジスタ
Ｉｖ  インバータ
ＣＣＳ  定電流回路
ＳＷ１1〜ＳＷ１m  スイッチ
ＳＷ２1〜ＳＷ２3  スイッチ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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