(57)【要約】 【課題】アレイユニットのリードライトサイクルタイムを規定するクロック信号の1周期中のリード／ライト時間を増加することが可能な同期型半導体記憶装置を提供する。【解決手段】同期型半導体記憶装置のリード／ライトパルス発生装置は、クロック信号を１／２に分周した第１の分周信号を出力する１／２分周器と、第１の分周信号を反転した第２の分周信号を出力する第１のインバータと、を有する。リード／ライトパルス発生装置は、第１の分周信号に基づいて、第１のパルス信号を発生し出力する、エッジトリガタイプの第１のパルス発生回路と、第２の分周信号に基づいて、第２のパルス信号を発生し出力する、第１のパルス発生回路と同じ構成を有するエッジトリガタイプの第２のパルス発生回路と、を有する。リード／ライトパルス発生装置は、第１のパルス信号および第２のパルス信号が入力され、リード／ライトパルス信号を出力する第１のＯＲ回路を有する。【選択図】図１
2012094217.tif 000002
【特許請求の範囲】
【請求項１】
複数のメモリセルが格子状に配置されたセルアレイと、前記メモリセルにビット線を介して接続されたセンスアンプと、を含むアレイユニットと、
前記アレイユニットのリード動作およびライト動作の１つのサイクルタイムを１周期で規定するクロック信号に応じて、リードパルス信号およびライトパルス信号を発生するリード／ライトパルス発生装置と、
前記センスアンプにリード/ライト線を介して接続されており、前記リードパルス信号に応じて活性化されて、前記リード/ライト線を介して前記センスアンプに記憶されたデータを読み出すセカンダリアンプと、
前記センスアンプに前記リード/ライト線を介して接続されており、前記ライトパルス信号に応じて活性化されて、前記リード/ライト線を介して前記センスアンプにデータを書き込むライトドライバと、を備え、
前記リード／ライトパルス発生装置は、
前記クロック信号が入力され、前記クロック信号を１／２に分周した第１の分周信号を出力する１／２分周器と、
前記第１の分周信号が入力され、前記第１の分周信号を反転した第２の分周信号を出力する第１のインバータと、
前記第１の分周信号が入力され、前記第１の分周信号に基づいて、第１のパルス信号を発生し出力する第１のパルス発生回路と、
前記第２の分周信号が入力され、前記第２の分周信号に基づいて、第２のパルス信号を発生し出力し、前記第１のパルス発生回路と同じ構成を有する第２のパルス発生回路と、
前記第１のパルス信号および前記第２のパルス信号が入力され、前記リードパルス信号および前記ライトパルス信号を出力する第１のＯＲ回路と、を有する
ことを特徴とする同期型半導体記憶装置。
【請求項２】
前記第１のパルス発生回路または前記第２のパルス発生回路は、
前記第１の分周信号または前記第２の分周信号が入力される第２のインバータと、
前記第２のインバータの出力に入力が接続された第１のＮＡＮＤ回路と、
前記第２のインバータの出力に入力が接続された第２のＮＡＮＤ回路と、
前記第１のＮＡＮＤ回路の出力および前記第２のＮＡＮＤ回路の出力に入力が接続され、前記第２のＮＡＮＤ回路の入力に出力が接続された第３のＮＡＮＤ回路と、
前記第２のＮＡＮＤ回路の出力に入力が接続された第３のインバータと、
前記第３のインバータの出力に入力が接続された第４のインバータと、
電源にソースが接続され、前記第４のインバータの出力にゲートが接続されたｐＭＯＳトランジスタと、
前記ｐＭＯＳトランジスタのドレインに一端が接続された抵抗素子と、
前記抵抗素子の他端と接地との間に接続され、前記第４のインバータの出力にゲートが接続されたｎＭＯＳトランジスタと、
前記ｐＭＯＳトランジスタのドレインと接地との間に接続されたキャパシタと、
前記ｐＭＯＳトランジスタのドレインに入力が接続された第５のインバータと、
前記第５のインバータの出力に入力が接続された第６のインバータと、
前記第６のインバータの出力に入力が接続され、前記第１のＮＡＮＤ回路の入力に出力が接続された第７のインバータと、
前記第２のＮＡＮＤ回路の出力および前記第６のインバータの出力に入力が接続された第４のＮＡＮＤ回路と、
前記第４のＮＡＮＤ回路の出力に入力が接続され、前記第１のパルス信号または前記第２のパルス信号を出力する第８のインバータと、を含む
ことを特徴とする請求項１に記載の同期型半導体記憶装置。
【請求項３】
前記第１のパルス発生回路は、
前記第１の分周信号が入力され、前記第１の分周信号を遅延させた第１の遅延信号を出力する第１の遅延回路と、
前記第１の遅延信号が入力され、前記第１の遅延信号を反転させた信号を出力する第１のパルス発生用インバータと、
前記第１の分周信号および前記第１のパルス発生用インバータの出力信号が入力され、前記第１のパルス信号を出力する第１のパルス発生用ＮＡＮＤ回路と、を含み、
前記第２のパルス発生回路は、
前記第２の分周信号が入力され、前記第２の分周信号を遅延させた第２の遅延信号を出力する第２の遅延回路と、
前記第２の遅延信号が入力され、前記第２の遅延信号を反転させた信号を出力する第２のパルス発生用インバータと、
前記第２の分周信号および前記第２のパルス発生用インバータの出力信号が入力され、前記第２のパルス信号を出力する第２のパルス発生用ＮＡＮＤ回路と、を含む
ことを特徴とする請求項１に記載の同期型半導体記憶装置。
【請求項４】
前記第１の遅延回路の遅延時間は、前記第２の遅延回路の遅延時間と等しいことを特徴とする請求項３に記載の同期型半導体記憶装置。
【請求項５】
前記１／２分周器は、
前記クロック信号がクロック端子に入力され、出力端子から前記第１の分周信号を出力するフリップフロップと、
前記フリップフロップの出力端子に入力が接続され、前記フリップフロップのデータ端子に出力が接続された分周用インバータと、を含む
ことを特徴とする請求項１ないし４のいずれか一項に記載の同期型半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
近年、例えば、ＤＲＡＭのアレイユニットは、メモリの高集積化に伴い大容量化される傾向にある。その結果、配線容量が増大する。このため、トランジスタのＰＶＴ条件（プロセス条件、電圧、温度）がスローコーナーの場合、アレイユニットのリード／ライト時間の劣化は、大きくなる。さらに、高集積化されたメモリでは、サイクルタイムに対しリード／ライト時間がより大きな割合を占める傾向にある。
【０００２】
一方、ＤＲＡＭのカラム選択線やデータ線のラインアンドスペースがスケーリングされるため、アレイユニットの内部配線のＲ／Ｃ値は、ほとんどスケーリングされない。リード／ライト時間は、トランジスタのファストコーナーにおいても内部配線R/C値のため高速化されない。そして、アレイユニットのリード／ライトパルス信号のパルス幅が、ファストコーナーで小さくなることは望ましくない。
【０００３】
したがって、該リード／ライトパルス信号には、クロック信号の１周期で規定されるサイクルタイムに対し大きいデューティ比がとれ、かつ、ファストコーナーにおいてパルス幅縮小の抑制（すなわち、パルス幅のＰＶＴ変動の抑制）が要求される。
【０００４】
該リード／ライトパルス信号のトリガークロックである該クロック信号は、さまざまな回路に入力される。このため、そのパルス幅は、リード／ライトパルス幅とは独立に制御される方がよい。
【０００５】
したがって、従来は、エッジトリガタイプのパルスジェネレータがリード／ライトパルス生成回路として用いられている。これにより、該クロック信号のパルス幅がリード／ライトパルス幅より短い場合、あるいは反対に長い場合の双方に対応できるようになっている。
【０００６】
このようなエッジトリガタイプのパルスジェネレータは、パルスを出力したことをトリガーとしてパルスリセット動作をする。このエッジトリガタイプのパルスジェネレータにおいて、パルスを生成するパスと比較して、リセットのためのパスが長く、前述したようにサイクルタイムに対してデューティ比が大きいパルスを生成する際に、このリセットパスが律即要因となる。
【０００７】
また、リセット動作を早く行うために、リセット動作に用いるトランジスタのサイズは大きくなる傾向にある。結果として、リセットトランジスタの駆動能力を稼ぐため、パルスを生成するパスの論理段数も増加する。該リード／ライトパルス信号のパルス幅のＰＶＴ変動を抑えるためには、論理段数の増加はマイナス要因となる。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２０００−１０５９９５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
アレイユニットのリードライトサイクルタイムを規定するクロック信号の1周期中のリード／ライト時間を増加することが可能な同期型半導体記憶装置を提供する。
【課題を解決するための手段】
【００１０】
実施例に従った同期型半導体記憶装置は、複数のメモリセルが格子状に配置されたセルアレイと、前記メモリセルにビット線を介して接続されたセンスアンプと、を含むアレイユニットと、前記アレイユニットのリード動作およびライト動作の１つのサイクルタイムを１周期で規定するクロック信号に応じて、リードパルス信号およびライトパルス信号を発生するリード／ライトパルス発生装置と、を備える。同期型半導体記憶装置は、前記センスアンプにリード/ライト線を介して接続されており、前記リードパルス信号に応じて活性化されて、前記リード/ライト線を介して前記センスアンプに記憶されたデータを読み出すセカンダリアンプと、前記センスアンプに前記リード/ライト線を介して接続されており、前記ライトパルス信号に応じて活性化されて、前記リード/ライト線を介して前記センスアンプにデータを書き込むライトドライバと、を備える。
【００１１】
前記リード／ライトパルス発生装置は、前記クロック信号が入力され、前記クロック信号を１／２に分周した第１の分周信号を出力する１／２分周器と、前記第１の分周信号が入力され、前記第１の分周信号を反転した第２の分周信号を出力する第１のインバータと、を有する。前記リード/ライトパルス発生装置は、前記第１の分周信号が入力され、前記第１の分周信号に基づいて、第１のパルス信号を発生し出力する第１のパルス発生回路と、前記第２の分周信号が入力され、前記第２の分周信号に基づいて、第２のパルス信号を発生し出力し、前記第１のパルス発生回路と同じ構成を有する第２のパルス発生回路と、を有する。前記リード/ライトパルス発生装置は、前記第１のパルス信号および前記第２のパルス信号が入力され、前記リードパルス信号および前記ライトパルス信号を出力する第１のＯＲ回路を有する。
【図面の簡単な説明】
【００１２】
【図１】図１は、実施形態に係る同期型半導体記憶装置１０００の構成の一例を示す図である。
【図２】図２は、図１に示す同期型半導体記憶装置１０００のアレイユニット１０１、ロウデコーダＲＤ、カラムデコーダＣＤ、セカンダリアンプ２ｎｄＡｍｐ、および、ライトドライバＷｄｒｖを含む構成の一例を模式的に示す図である。
【図３】図３は、図１、図２に示す同期型半導体記憶装置１０００のリード時およびライト時の各信号の波形の一例を示す図である。
【図４】図４は、図１に示す同期型半導体記憶装置１０００のリード／ライトパルス発生装置１００の構成の一例を示す図である。
【図５】図５は、図４に示す第１、第２のパルス発生回路１００ｂ、１００ｃの回路構成の一例を示す図である。
【図６】図６は、図４に示すリード／ライトパルス発生装置１００の動作波形の一例と、比較例のエッジトリガタイプのリード／ライトパルス発生装置の動作波形の一例とを示す図である。
【図７】図７は、実施形態に係る同期型半導体記憶装置１０００の構成の他の例を示す図である。
【図８】図８は、図１に示す同期型半導体記憶装置１０００のリード／ライトパルス発生装置１００の構成の他の例を示す図である。
【発明を実施するための形態】
【００１３】
以下では、同期型半導体記憶装置がＤＲＡＭである場合について説明するが、同期型半導体記憶装置がＳＤＲＡＭ等の他の同期型半導体記憶装置である場合も同様に説明される。以下、各実施例について図面に基づいて説明する。
【実施例１】
【００１４】
図１は、実施形態に係る同期型半導体記憶装置１０００の構成の一例を示す図である。また、図２は、図１に示す同期型半導体記憶装置１０００のアレイユニット１０１、ロウデコーダＲＤ、カラムデコーダＣＤ、セカンダリアンプ２ｎｄＡｍｐ、および、ライトドライバＷｄｒｖを含む構成の一例を模式的に示す図である。
【００１５】
図１、図２に示すように、同期型半導体記憶装置１０００は、リード／ライトパルス発生装置１００と、アレイユニット１０１と、入出力回路１０２と、コマンドレシーバＣＭＤＲと、アドレスレシーバＡＲと、クロックレシーバCLKRと、ローコントローラＲＣと、コマンドコントローラＣＣと、アドレスコントローラＡＣと、ロウデコーダＲＤと、カラムデコーダＣＤと、セカンダリアンプ２ｎｄＡｍｐと、ライトドライバＷｄｒｖと、を備える。
【００１６】
コマンドレシーバＣＭＤＲは、ＤＲＡＭの動作を制御するための外部入力コマンドＶＣＳ、ＶＲＡＳ、ＶＣＡＳ、ＶＷＥを受け付け、その情報（各種コマンド）をコマンドコントローラＣＣに伝達するようになっている。
【００１７】
コマンドコントローラＣＣは、外部入力コマンドＶＣＳ、ＶＲＡＳ、ＶＣＡＳ、ＶＷＥをデコードするようになっている。さらに、このコマンドコントローラＣＣは、このデコードされた情報に基づいて、制御信号（各種コマンド）を出力して、アドレスコントローラＡＣ、ローコントローラＲＣ、入出力回路１０２およびリード／ライトパルス発生装置１００を制御するようになっている。
【００１８】
また、クロックレシーバCLKRは、外部入力クロック信号ＶＣＬＫを受け付け、この外部クロック信号ＶＣＬＫに応じたクロック信号ＣＬＫＩＮを、ローコントローラＲＣ、コマンドコントローラＣＣ、リード／ライトパルス発生装置１００、アドレスコントローラＡＣ、および、入出力回路１０２に、出力するようになっている。
【００１９】
また、アドレスレシーバＡＲは、外部入力アドレスＶＡＤＤを受け付け、そのアドレス情報をアドレスコントローラＡＣに伝達する。
【００２０】
アドレスコントローラＡＣは、アドレスレシーバＡＲから受け取ったアドレス情報を制御し、アドレス情報ＡｄｄをロウデコーダＲＤおよびカラムデコーダＣＤへ送信するようになっている。
【００２１】
ローコントローラＲＣは、コマンドコントローラＣＣが出力する制御信号（コマンド）がワード線ＷＬの活性化動作およびワード線ＷＬのプリチャージ動作を指示している場合、ロウデコーダＲＤを介して、入力されたアドレス情報Ａｄｄに対応するワード線ＷＬを、活性化し、或いは、非活性化する。
【００２２】
リード／ライトパルス発生装置１００は、アレイユニット１０１のリード動作およびライト動作の１つのサイクルタイムを１周期で規定するクロック信号ＣＬＫＩＮに応じて、リード／ライトパルス信号Ｒ／ＷＰｕｌｓｅ（なお、以下では、便宜上リードパルス信号ＲＰｕｌｓｅとライトパルス信号ＷＰｕｌｓｅとに分けて表記する場合もある）を発生するようになっている。
【００２３】
すなわち、このリード／ライトパルス発生装置１００は、コマンドコントローラＣＣが出力する制御信号（コマンド）がリード動作或いはライト動作を指示している場合、クロック信号ＣＬＫＩＮに基づいて、アレイユニット１０１内部のリード動作時間或いはライト動作時間を規定するリード／ライトパルス信号Ｒ／ＷＰｕｌｓｅを生成する。このリード／ライトパルス信号Ｒ／ＷＰｕｌｓｅに基づいて、カラムデコーダＣＤ、セカンダリアンプ２ｎｄＡｍｐ、および、ライトドライバＷｄｒｖの活性化時間が制御される。
【００２４】
入出力回路１０２は、クロック信号ＣＬＫＩＮおよびコマンドコントローラＣＣの制御信号に応じて、外部入出力端子ＶＤＱから入力される書き込みデータを入力線ＤＷへ伝達し、且つ、出力線ＱＲにより伝えられた読み出しデータを外部入出力端子ＶＤＱへ出力するようになっている。
【００２５】
アレイユニット１０１は、複数のメモリセルＭＣが格子状に配置されたセルアレイと、メモリセルＭＣにビット線ＢＬを介して接続された複数のセンスアンプSAからなるセンスアンプブロックSABlockと、から構成されている（図２）。各メモリセルＭＣには、それぞれワード線ＷＬとビット線ＢＬとが接続されている。各ワード線ＷＬは、ロウデコーダＲＤに接続され、各ビット線ＢＬは、センスアンプＳＡに接続されている。
【００２６】
なお、図２の例では、簡単のため、一本のカラム選択線ＣＳＬにより選択されるセンスアンプＳＡの数は、１個であり、また、一組の相補リード／ライト線ＤＱｔ、ＤＱｃに接続されたセンスアンプＳＡの数は、４個である場合について記載している。一般的に、これらの組み合わせは、メモリの容量、ビット幅、バンド幅により、変化する。
【００２７】
カラムデコーダＣＤは、ロウデコーダＲＤが選択するワード線ＷＬに対応するセンスアンプブロックSABlockの中から、アドレス情報Ａｄｄに応じて活性化したカラム選択線ＣＳＬによりセンスアンプＳＡを選択するようになっている。
【００２８】
セカンダリアンプ２ｎｄＡｍｐは、センスアンプＳＡに相補リード／ライト線ＤＱｔ、ＤＱｃを介して接続されている。このセカンダリアンプ２ｎｄＡｍｐは、リードパルス信号Ｒｐｕｌｓｅに応じて活性化されて、相補リード／ライト線ＤＱｔ、ＤＱｃを介してセンスアンプＳＡに記憶されたデータを読み出すようになっている。
【００２９】
例えば、ロウデコーダＲＤが選択したワード線ＷＬに接続されたメモリセルＭＣのデータは、ビット線ＢＬｔ、ＢＬｃへ読み出され、センスアンプＳＡにより増幅され、メモリセルＭＣへ書き戻されると同時にセンスアンプＳＡ内に記憶される。
【００３０】
そして、リード動作時には、カラムデコーダＣＤが、アドレス情報Ａｄｄに応じて選択するカラム選択線ＣＳＬを活性化する。このカラム選択線ＣＳＬの活性化により導通するスイッチＴに接続されたセンスアンプＳＡから、相補リード／ライト線ＤＱｔ、ＤＱｃへデータが読み出される。
【００３１】
そして、セカンダリアンプ２ｎｄＡｍｐは、リード動作時に、ロウデコーダＲＤが選択するワード線ＷＬに対応するセンスアンプＳＡグループ内の、カラムデコーダＣＤが活性化するカラム選択線ＣＳＬにより選択されるセンスアンプＳＡから、データを読み出し増幅する。この増幅されたデータは、出力線ＱＲを介して入出力回路１０２へ伝達される。
【００３２】
また、ライトドライバＷｄｒｖは、センスアンプＳＡに相補リード／ライト線ＤＱｔ、ＤＱｃを介して接続されており、ライトパルス信号ＷＰｕｌｓｅに応じて活性化されて、相補リード／ライト線ＤＱｔ、ＤＱｃを介してセンスアンプＳＡにデータを書き込むようになっている。
【００３３】
すなわち、ライトドライバＷｄｒｖは、ライト動作時に、ライト制御信号ＷＣＴＬに応じて、入力線ＤＷから入力された書き込みデータをラッチし、リード／ライト線ＤＱｔ、ＤＱｃを介して、選択されたセンスアンプＳＡへ、伝達するようになっている。
【００３４】
すなわち、ライト動作時は、ライトドライバＷｄｒｖが、ライト制御信号ＷＣＴＬに応じて、入力線ＤＷを介して入力された書き込みデータを、相補リード／ライト線ＤＱｔ、ＤＱｃを活性化することにより、相補リード／ライト線ＤＱｔ、ＤＱｃ上に伝達する。そして、相補リード／ライト線ＤＱｔ、ＤＱｃ上の書き込みデータは、一旦、センスアンプＳＡに書き込まれる。さらに、このセンスアンプＳＡによりビット線ＢＬｔ、ＢＬｃを介してメモリセルＭＣへ書き込まれ、ロウデコーダＲＤが選択ワード線ＷＬの非活性とした後もメモリセルＭＣにデータが保持される。
【００３５】
次に、以上のような構成を有する同期型半導体記憶装置１０００の動作の一例について説明する。
【００３６】
図３は、図１、図２に示す同期型半導体記憶装置１０００のリード時およびライト時の各信号の波形の一例を示す図である。
【００３７】
図３に示すように、リード／ライトパルス発生装置１００は、コマンドコントローラＣＣからの制御信号（ライトコマンド）に応じて、ライト制御信号ＷＣＴＬを“Ｈｉｇｈ”レベル（活性化）にして、ライトドライバＷｄｒｖを活性化する。そして、ライトドライバＷｄｒｖは、入力線ＤＷが１レベル（“Ｈｉｇｈ”レベル）に駆動されているので、リード／ライトパルスＲ／ＷＰｕｌｓｅが活性化（“Ｈｉｇｈ”レベル）している期間、相補リード／ライト線ＤＱｔ、ＤＱｃの何れかの変化させる。さらに、このリード／ライトパルスＲ／ＷＰｕｌｓｅの活性化（“Ｈｉｇｈ”レベル）に応じて、カラムデコーダＣＤによりアドレス情報Ａｄｄに対応するカラム選択線ＣＳＬが活性化（“Ｈｉｇｈ”レベル）され、活性化したカラム選択線ＣＳＬに対応するスイッチＴがオンする。これにより、センスアンプＳＡが、ビット線ＢＬｔ、ＢＬｃの電位を、相補リード／ライト線ＤＱｔ、ＤＱｃの電位に応じて変化させる。
【００３８】
リード／ライトパルスＲ／ＷＰｕｌｓｅが非活性化（“Low”レベル）になると、カラムデコーダC/Dにより選択カラム選択線ＣＳＬが非活性化し、ライトドライバＷｄｒｖにより相補リード／ライト線ＤＱｔ、ＤＱｃは同電位へイコライズされる。
【００３９】
一方、リード／ライトパルス発生装置１００は、コマンドコントローラＣＣからの制御信号（リードコマンド）に応じて、リード制御信号ＲＣＴＬを“Ｈｉｇｈ”レベル（活性化）にして、セカンダリアンプ２ｎｄＡｍｐを活性化する。そして、リード／ライトパルスＲ／ＷＰｕｌｓｅの活性化（“Ｈｉｇｈ”レベル）に応じて、カラムデコーダＣＤによりアドレス情報Ａｄｄに対応するカラム選択線ＣＳＬが活性化（“Ｈｉｇｈ”レベル）され、活性化したカラム選択線ＣＳＬに対応するスイッチＴがオンする。一般的には、この際に、同時にライトドライバＷｄｒｖにより相補リード／ライト線ＤＱｔ、ＤＱｃは同電位へイコライズが解除され、これにより、センスアンプＳＡが、記憶しているビット線ＢＬｔ、ＢＬｃの電位に応じて、相補リード／ライト線ＤＱｔ、ＤＱｃの電位を変化させる。
【００４０】
さらに、セカンダリアンプ２ｎｄＡｍｐは、このリード／ライトパルスＲ／ＷＰｕｌｓｅが活性化（“Ｈｉｇｈ”レベル）している期間、相補リード／ライト線ＤＱｔ、ＤＱｃの電位に応じて、出力線ＱＲの電位を変化させる。リード／ライトパルスＲ／ＷＰｕｌｓｅが非活性化（“Low”レベル）になると、カラムデコーダC/Dにより選択カラム選択線ＣＳＬが非活性化し、ライトドライバＷｄｒｖにより相補リード／ライト線ＤＱｔ、ＤＱｃは同電位へイコライズされる。
【００４１】
以上のように、センスアンプＳＡからデータを読み出す時間は、直接的にはカラム選択線ＣＳＬが活性化される時間、すなわち、リード／ライトパルス信号Ｒ／ＷＰｕｌｓｅの活性化時間で決まる。
【００４２】
また、相補リード／ライト線ＤＱｔ、ＤＱｃに読み出されたデータをセンスする時間は、セカンダリアンプ２ｎｄＡｍｐのセンス時間、すなわち、リード／ライトパルス信号Ｒ／ＷＰｕｌｓｅにより制御される。
【００４３】
このように、本実施例では、センスアンプＳＡからデータを読み出す時間および相補リード／ライト線ＤＱｔ、ＤＱｃに読み出されたデータをセンスする時間は同様に、リード／ライトパルス信号Ｒ／ＷＰｕｌｓｅで制御されている。
【００４４】
そして、リード／ライトパルス信号Ｒ／ＷＰｕｌｓｅよるセカンダリアンプ２ｎｄＡｍｐまたはライトドライバＷｄｒｖの活性化動作の仕方は、リード制御信号ＲＣＴＬおよびライト制御信号ＷＣＴＬにより制御される。
【００４５】
図４は、図１に示す同期型半導体記憶装置１０００のリード／ライトパルス発生装置１００の構成の一例を示す図である。
【００４６】
図４に示すように、リード／ライトパルス発生装置１００は、１／２分周器１００ａと、第１のインバータＩＮ１と、エッジトリガタイプの第１のパルス発生回路１００ｂと、エッジトリガタイプの第２のパルス発生回路１００ｃと、第１のＯＲ回路ＯＲ１と、を有する。
【００４７】
１／２分周器１００ａは、クロック信号ＣＬＫＩＮが入力され、クロック信号ＣＬＫＩＮを１／２に分周した第１の分周信号ＣＰｅを出力するようになっている。
【００４８】
この１／２分周器１００ａは、フリップフロップ１００ａ１と、分周用インバータ１００ａ２と、を含む。
【００４９】
フリップフロップ１００ａ１は、クロック信号ＣＬＫＩＮがクロック端子に入力され、出力端子から第１の分周信号ＣＰｅを出力するようになっている。
【００５０】
分周用インバータ１００ａ２は、フリップフロップ１００ａ１の出力端子に入力が接続され、フリップフロップ１００ａ１のデータ端子に出力が接続されている。
【００５１】
また、第１のインバータＩＮ１は、第１の分周信号ＣＰｅが入力され、第１の分周信号ＣＰｅを反転した第２の分周信号ＣＰｏを出力するようになっている。
【００５２】
第１のパルス発生回路１００ｂは、第１の分周信号ＣＰｅが入力部ｘを介して入力され、第１の分周信号ＣＰｅに基づいて、第１のパルス信号ＣＰＤｅを発生し出力部ｙを介して出力するようになっている。
【００５３】
第２のパルス発生回路１００ｃは、第２の分周信号ＣＰｏが入力部ｘを介して入力され、第２の分周信号ＣＰｏに基づいて、第２のパルス信号ＣＰＤｏを発生し出力部ｙを介して出力するようになっている。この第２のパルス発生回路１００ｃは、第１のパルス発生回路１００ｂと同じ構成を有する。
【００５４】
第１のＯＲ回路ＯＲ１は、第１のパルス信号ＣＰＤｅおよび第２のパルス信号ＣＰＤｏが入力され、入力されたこれらの信号をＯＲ演算し、このＯＲ演算により得られた信号、すなわちリード／ライトパルス信号Ｒ／ＷＰｕｌｓｅを出力するようになっている。
【００５５】
ここで、このような構成を有するリード／ライトパルス発生装置１００の第１、第２のパルス発生回路１００ｂ、１００ｃの回路構成の一例について説明する。
【００５６】
図５は、図４に示す第１、第２のパルス発生回路１００ｂ、１００ｃの回路構成の一例を示す図である。なお、既述のように、第１、第２のパルス発生回路１００ｂ、１００ｃは、入出力の信号が異なるが、同じ構成を有する。このため、図５においては、第１、第２のパルス発生回路１００ｂ、１００ｃを、入出力の信号ＣＰｅ／ＣＰｏ、ＣＰＤｅ／ＣＰＤｏを分けて記載することで、表現している。
【００５７】
図５に示すように、第１のパルス発生回路または第２のパルス発生回路１００ｂ／１００ｃは、第２のインバータＩＮ２と、第３のインバータＩＮ３と、第４のインバータＩＮ４と、第５のインバータＩＮ５と、第６のインバータＩＮ６と、第７のインバータＩＮ７と、第８のインバータＩＮ８と、第１のＮＡＮＤ回路Ｎ１と、第２のＮＡＮＤ回路Ｎ２と、第３のＮＡＮＤ回路Ｎ３と、第４のＮＡＮＤ回路Ｎ４と、ｐＭＯＳトランジスタＭ１と、ｎＭＯＳトランジスタＭ２と、抵抗素子Ｒ１と、キャパシタＣ１と、を含む。
【００５８】
第２のインバータＩＮ２は、第１の分周信号ＣＰｅ（第１のパルス発生回路１００ｂの場合）または第２の分周信号ＣＰｏ（第２のパルス発生回路１００ｃの場合）が、入力部ｘを介して、入力されるようになっている。
【００５９】
第１のＮＡＮＤ回路Ｎ１は、第２のインバータＩＮ２の出力に入力が接続されている。
【００６０】
第２のＮＡＮＤ回路Ｎ２は、第２のインバータＩＮ２の出力に入力が接続されている。
【００６１】
第３のＮＡＮＤ回路Ｎ３は、第１のＮＡＮＤ回路Ｎ１の出力および第２のＮＡＮＤ回路Ｎ２の出力に入力が接続され、第２のＮＡＮＤ回路Ｎ２の入力に出力が接続されている。
【００６２】
第３のインバータＩＮ３は、第２のＮＡＮＤ回路Ｎ２の出力に入力が接続されている。
【００６３】
第４のインバータＩＮ４は、第３のインバータＩＮ３の出力に入力が接続されている。
【００６４】
ｐＭＯＳトランジスタＭ１は、電源にソースが接続され、第４のインバータＩＮ４の出力にゲートが接続されている。
【００６５】
抵抗素子Ｒ１は、ｐＭＯＳトランジスタＭ１のドレインに一端が接続されている。
【００６６】
ｎＭＯＳトランジスタＭ２は、抵抗素子Ｒ１の他端と接地との間に接続され、第４のインバータＩＮ４の出力にゲートが接続されている。
【００６７】
キャパシタＣ１は、ｐＭＯＳトランジスタＭ１のドレインと接地との間に接続されている。
【００６８】
第５のインバータＩＮ５は、ｐＭＯＳトランジスタＭ１のドレインに入力が接続されている。
【００６９】
第６のインバータＩＮ６は、第５のインバータＩＮ５の出力に入力が接続されている。
【００７０】
第７のインバータＩＮ７は、第６のインバータＩＮ６の出力に入力が接続され、第１のＮＡＮＤ回路の入力に出力が接続されている。
【００７１】
第４のＮＡＮＤ回路Ｎ４は、第２のＮＡＮＤ回路Ｎ２の出力および第６のインバータＩＮ６の出力に入力が接続されている。
【００７２】
第８のインバータＩＮ８は、第４のＮＡＮＤ回路Ｎ４の出力に入力が接続され、第１のパルス信号ＣＰＤｅまたは第２のパルス信号ＣＰＤｏを、出力部ｙを介して、出力するようになっている。
【００７３】
ここで、以上のような構成を有するリード／ライトパルス発生装置１００の動作の一例について説明する。
【００７４】
図６は、図４に示すリード／ライトパルス発生装置１００の動作波形の一例と、比較例のエッジトリガタイプのリード／ライトパルス発生装置の動作波形の一例とを示す図である。
【００７５】
なお、図６においては、クロック信号ＣＬＫＩＮの１周期で規定されるサイクルタイム、リード／ライト時間、および、リード／ライトパルス発生装置のリセット時間の関係を、比較例については図６(ａ)に、実施例１については図６（ｂ）に、分けて示している。
【００７６】
図６（ａ）に示すように、比較例においては、リード／ライトパルス発生装置がエッジトリガタイプであるため、リード／ライトパルス信号Ｒ／ＷＰｕｌｓｅは、毎サイクル活性化される必要がある。
【００７７】
したがって、リード／ライトパルス信号Ｒ／ＷＰｕｌｓｅのパルス幅により定義されるリード／ライト時間とリセット時間と和が、サイクルタイム以下である必要がある。
【００７８】
すなわち、エッジトリガタイプリード／ライトパルス発生装置のリセット時間の分だけ、リード／ライトパルス信号Ｒ／ＷＰｕｌｓｅのパルス幅が制限されてしまう。
【００７９】
一方、図６（ｂ）に示すように、実施例１のリード／ライトパルス発生装置１００では、クロック信号ＣＬＫＩＮの２倍周期で逆位相の第１、第２の分周信号ＣＰｅ、ＣＰｏからリード／ライトパルス信号Ｒ／ＷＰｕｌｓｅを生成する。
【００８０】
これにより、リード／ライト時間とリセット時間との和は、該サイクルタイムの２倍以下になる。
【００８１】
すなわち、リード／ライトパルス発生装置１００の第１、第２のパルス発生回路１００ｂ、１００ｃのリセット時間に制限されることなく、リード／ライト時間を決定することが可能となる。
【００８２】
これにより、クロック信号で規定されるサイクルタイム内におけるアレイユニットへのリード／ライト時間を増加することができる。
【００８３】
既述のように、カラム選択制御パルス信号ＣＳＬＰｕｌｓｅ、リードパルス信号ＲＰｕｌｓｅ、ライトパルス信号ＷＰｕｌｓｅが共通の図１に示す同期型半導体記憶装置１０００を用いた場合について、説明した。
【００８４】
ここで、図７は、実施形態に係る同期型半導体記憶装置１０００の構成の他の例を示す図である。
【００８５】
図７に示すように、リード／ライトパルス発生装置１００は、カラム選択線ＣＳＬ制御パルスＣＳＬＰｕｌｓｅ、リードパルスＲＰｕｌｓｅ、ライトパルスＷＰｕｌｓｅを別々に生成し、供給する。
【００８６】
なお、図７に示す同期型半導体記憶装置１０００のリード／ライトパルス発生装置１００から出力する信号以外は、図１に示す同期型半導体記憶装置１０００と同様である。
【００８７】
図７に示すように、カラム選択線制御信号ＣＳＬＰｕｌｓｅと、セカンダリアンプ２ｎｄＡｍｐを制御するリードパルス信号ＲＰｕｌｓｅと、が別配線で供給される場合もある。
【００８８】
また、ライト動作時には、センスアンプＳＡへデータを書き込む時間は、カラム選択線ＣＳＬの活性化時間（すなわち、リード／ライトパルス信号Ｒ／ＷＰｕｌｓｅの活性化時間）およびライトドライバＷｄｒｖによる相補リード／ライト線ＤＱｔ、ＤＱｃの駆動時間で定義される。
【００８９】
ライトドライバＷｄｒｖにより相補リード／ライト線ＤＱｔ、ＤＱｃ駆動時間もまた、リード／ライトパルス信号Ｒ／ＷＰｕｌｓｅにより定義される。
【００９０】
このライト動作時においても、カラム選択線制御信号ＣＳＬＰｕｌｓｅとライト制御信号ＷＰｕｌｓｅが別配線で供給される場合もあり、根本的な制御法は両者同一とみなすことができる。
【００９１】
すなわち、図１および図７に示す同期型半導体記憶装置１０００は、根本的には同様の制御方法であるとみなすことができる。すなわち、図７に示す同期型半導体記憶装置１０００の場合についても、図１の場合と同様に説明される。
【００９２】
以上のように、本実施例に係る同期型半導体記憶装置によれば、アレイユニットのリードライトサイクルタイムを規定するクロック信号の1周期中のリード／ライト時間を増加することができる。
【実施例２】
【００９３】
この実施例２では、リード／ライトパルス発生装置１００に、エッジトリガタイプのパルス発生回路（例えば、図５参照。）を使用しない構成について説明する。なお、リード／ライトパルス発生装置１００以外の構成は、図１、図２に示す同期型半導体記憶装置１０００と同様である。
【００９４】
図８は、図１に示す同期型半導体記憶装置１０００のリード／ライトパルス発生装置１００の構成の他の例を示す図である。
【００９５】
図８に示すように、リード／ライトパルス発生装置１００は、１／２分周器１００ａと、第１のインバータＩＮ１と、第１のパルス発生回路１００ｂと、第２のパルス発生回路１００ｃと、第１のＯＲ回路ＯＲ１と、を有する。なお、上述のように、第１のパルス発生回路１００ｂと、第２のパルス発生回路１００ｃと、はエッジトリガタイプではない。リード／ライトパルス発生装置１００の第１のパルス発生回路１００ｂおよび第２のパルス発生回路１００ｃ以外の構成は、実施例１と同様である。
【００９６】
ここで、図８に示すように、第１のパルス発生回路１００ｂは、第１の遅延回路１００ｂ１と、第１のパルス発生用インバータ１００ｂ２と、第１のパルス発生用ＮＡＮＤ回路１００ｂ３と、を含む。
【００９７】
第１の遅延回路１００ｂ１は、第１の分周信号ＣＰｅが入力部ｘを介して入力され、第１の分周信号ＣＰｅを遅延させた第１の遅延信号を出力するようになっている。
【００９８】
第１のパルス発生用インバータ１００ｂ２は、該第１の遅延信号が入力され、該第１の遅延信号を反転させた信号を出力するようになっている。
【００９９】
第１のパルス発生用ＮＡＮＤ回路１００ｂ３は、該第１の分周信号および該第１のパルス発生用インバータ１００ｂ２の出力信号が入力され、第１のパルス信号ＣＰＤｅを、出力部ｙを介して出力するようになっている。
【０１００】
また、図８に示すように、第２のパルス発生回路１００ｃは、第２の遅延回路１００ｃ１と、第２のパルス発生用インバータ１００ｃ２と、第２のパルス発生用ＮＡＮＤ回路１００ｃ３と、を含む。
【０１０１】
第２の遅延回路１００ｃ１は、第２の分周信号ＣＰｏが入力部ｘを介して入力され、第２の分周信号ＣＰｏを遅延させた第２の遅延信号を出力するようになっている。
【０１０２】
なお、第１の遅延回路１００ｂ１の遅延時間は、この第２の遅延回路１００ｃ１の遅延時間と等しくなるように設定されている。
【０１０３】
また、第２のパルス発生用インバータ１００ｃ２は、該第２の遅延信号が入力され、該第２の遅延信号を反転させた信号を出力するようになっている。
【０１０４】
第２のパルス発生用ＮＡＮＤ回路１００ｃ３は、第２の分周信号ＣＰｏおよび第２のパルス発生用インバータ１００ｃ２の出力信号が入力され、第２のパルス信号ＣＰＤｏを、出力部ｙを介して出力するようになっている。
【０１０５】
このような構成により、パルス幅を決定する遅延回路に含まれる論理段数を削減でき、パルス幅のＰＶＴ依存性が抑えやすくなる。
【０１０６】
なお、以上のような構成を有するリード／ライトパルス発生装置１００の動作は、例えば、実施例１の図６のリード／ライトパルス発生装置１００の動作波形の一例と同様になる。
【０１０７】
すなわち、トリガータイプのパルス発生回路を用いなくても、第１、第２の分周信号ＣＰｅ、ＣＰｏの活性化時間が１つのサイクルタイムとなり、各サイクルタイムで発生させるリード／ライトパルス信号Ｒ／ＷＰｕｌｓｅのパルス幅よりも、必ず大きくすることができる。
【０１０８】
これにより、アレイユニットのリードライトサイクルタイムを規定するクロック信号の1周期中のリード／ライト時間を増加することができる。
【０１０９】
以上のように、本実施例に係る同期型半導体記憶装置によれば、実施例１と同様に、アレイユニットのリードライトサイクルタイムを規定するクロック信号の1周期中のリード／ライト時間を増加することができる。
【０１１０】
なお、実施形態は例示であり、発明の範囲はそれらに限定されない。
【符号の説明】
【０１１１】
１００  リード／ライトパルス発生装置、１０１  アレイユニット１０１、１０２  入出力回路、１０００  同期型半導体記憶装置、ＣＭＤＲ  コマンドレシーバ、ＡＲ  アドレスレシーバ、CLKR  クロックレシーバ、ＲＣ  ローコントローラ、ＣＣ  コマンドコントローラ、ＡＣ  アドレスコントローラ、ＲＤ  ロウデコーダ、ＣＤ  カラムデコーダ、２ｎｄＡｍｐ  セカンダリアンプ、Ｗｄｒｖ  ライトドライバ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2012094217.tif 000009
【図８】
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