(57)【要約】【課題】内側のセル列と外側のセル列とでセルの形状が同じ場合において、内側のセル列におけるセルの配列ピッチを外側のセル列におけるセルの配列ピッチより大きくしなくても外側のセル列のセルに接続される配線のための領域を確保することができる。【解決手段】半導体集積回路は、半導体チップの外周１１に沿って配置される複数の第１セル４０と、複数の第１セル４０の内側で外周１１に沿って配置される複数の第２セル４０とを具備する。複数の第１セル４０及び複数の第２セル４０は同一の長方形形状に形成される。複数の第１セル４０のそれぞれの長辺４ａは外周１１に平行である。複数の第２セル４０のそれぞれの長辺４ａは外周１１に垂直である。【選択図】図２Ｂ
2012164923.tif 000002
【特許請求の範囲】
【請求項１】
半導体チップの外周に沿って配置される複数の第１セルと、
前記複数の第１セルの内側で前記外周に沿って配置される複数の第２セルと
を具備し、
前記複数の第１セル及び前記複数の第２セルは同一の長方形形状に形成され、
前記複数の第１セルの各々の長辺は前記外周に平行であり、
前記複数の第２セルの各々の長辺は前記外周に垂直である
半導体集積回路。
【請求項２】
前記複数の第１セルに電力を供給する第１電源配線群と、
前記複数の第２セルに電力を供給する第２電源配線群と、
第１ビア群と、
第２ビア群と
を更に具備し、
前記半導体チップは、
第１配線層と、
前記第１配線層の上方の第２配線層と、
前記第２配線層の上方の第３配線層と
を備え、
前記複数の第１セルの各セルは、
前記第１配線層に形成された第１セル電源配線群と、
前記第２配線層に形成された第１セル配線群と、
前記第１セル電源配線群と前記第１セル配線群とを接続する第１セルビア群と
を備え、
前記第１セル電源配線群は、前記外周に平行又は垂直な第１方向に平行な第１セル電源電位配線及び第１セルグランド電位配線が前記第１方向に垂直な第２方向に沿って交互に配置された複数の第１セル電源電位配線及び複数の第１セルグランド電位配線を備え、
前記第１セル配線群は、マトリックス状に配置された複数の配線を備え、
前記第１電源配線群は前記第３配線層内で前記複数の第１セルの上方に配置され、
前記第１電源配線群は、前記外周に平行な第１電源電位配線及び第１グランド電位配線が前記外周に垂直な方向に沿って交互に配置された複数の第１電源電位配線及び複数の第１グランド電位配線を備え、
前記第１ビア群は、前記第１セル配線群と前記第１電源配線群とを接続し、
前記複数の第２セルの各セルは、
前記第１配線層に形成された第２セル電源配線群と、
前記第２配線層に形成された第２セル配線群と、
前記第２セル電源配線群と前記第２セル配線群とを接続する第２セルビア群と
を備え、
前記第２セル電源配線群は、前記第２方向に平行な第２セル電源電位配線及び第２セルグランド電位配線が前記第１方向に沿って交互に配置された複数の第２セル電源電位配線及び複数の第２セルグランド電位配線を備え、
前記第２セル配線群は、マトリックス状に配置された複数の配線を備え、
前記第２電源配線群は前記第３配線層内で前記複数の第２セルの上方に配置され、
前記第２電源配線群は、前記外周に平行な第２電源電位配線及び第２グランド電位配線が前記外周に垂直な方向に沿って交互に配置された複数の第２電源電位配線及び複数の第２グランド電位配線を備え、
前記第２ビア群は、前記第２セル配線群と前記第２電源配線群とを接続する
請求項１の半導体集積回路。
【請求項３】
前記第１配線層及び前記第２配線層は互いに隣接する配線層であり、
前記第２配線層及び前記第３配線層は互いに隣接する配線層である
請求項２の半導体集積回路。
【請求項４】
前記複数の第１セルは第１ピッチで前記外周に沿って配置され、
前記複数の第２セルは前記第１ピッチで前記外周に沿って配置される
請求項１乃至３のいずれかの半導体集積回路。
【請求項５】
前記複数の第１セル及び前記複数の第２セルの各セルは、外部に対して信号を入出力する入出力セル、前記半導体チップの内部領域のセルに電力を供給する電源セル、又は、外部と接続されないセルである
請求項１乃至４のいずれかの半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体集積回路に関し、特に、チップの外周領域においてセル群及びパッド群が複数列に配置される半導体集積回路に関する。
【背景技術】
【０００２】
半導体集積回路（半導体チップ）の内部領域における素子（例えばトランジスタ）及び配線の微細化が進んでいる。一方、半導体チップの外部との信号入出力や電源供給のためのパッドの微細化は内部領域における微細化に比べると遅れている。
【０００３】
一般的に、パッドとパッドに接続される外周領域セルが半導体チップの外周領域に配置される。外周領域セルは、半導体チップの外部に対する信号入出力のための入出力セル（ＩＯセル）又は電源供給のための電源セルである。半導体チップの内部領域において素子及び配線が微細化されたとしても、パッド及び外周領域セルが配置される半導体チップの外周領域を小さくすることができないと半導体チップのサイズを小さくすることができない。したがって、パッドの数及び外周領域セルの数が多いと半導体チップのサイズが大きくなってしまう。
【０００４】
近年は、半導体集積回路の高機能化が進んだために多くの信号入出力経路及び電力供給経路が必要になり、そのために外周領域セルの数が増加している。このような状況下で半導体チップのサイズを小さくするために、外周領域セルを半導体チップの外周に沿って複数列に配置する技術の必要性が高まってきた。
【０００５】
図１Ａは、特許第３９４７１１９号公報（特許文献１）に開示された半導体集積回路１００を示す。半導体集積回路１００は、外周領域に配置された第１セル群１０１、第２セル群１０２及び第３セル群１０３と、内部領域１０４に配置された内部回路セルとを有する。内部領域１０４は外周領域に囲まれている。セル群１０１〜１０３の各々において、複数の入出力セルが半導体集積回路１００の外周に沿うよう環状に配置される。第１セル群１０１が最も外側に配置され、第２セル群１０２が２番目に外側に配置され、第３セル群１０３が３番目に外側に配置される。
【０００６】
なお、セル群１０１〜１０３は、入出力セルのみで構成されるものに限定されず、入出力セル及び／又は電源セルで構成されてもよい。入出力セルは、外部からの信号を入力するための入力バッファ及び／又は外部へ信号を出力するための出力バッファを備える。電源セルは、外部の電源電位又は基準電位に接続される。入出力セルは、電源セルからの電源電位線及び基準電位線に接続され、電源セルから電源供給を受ける。セル群１０１〜１０３の各々において、セルは電源電位線及び／又は基準電位線を介して環状に接続される。
【０００７】
図１Ｂは、半導体集積回路１００の部分領域１０５の拡大図である。部分領域１０５は、第１セル群１０１、第２セル群１０２及び第３セル群１０３を含む。セル群１０１〜１０３の各々において、複数のセル１１１が半導体集積回路１００の外周に沿うように並んでいる。したがって、セル１１１が３列に配置される。セル１１１は入出力セル又は電源セルである。セル群１０１〜１０３において、セル１１１の大きさは同じである。
【０００８】
第１セル群１０１のセル１１１と内部領域１０４のセルとを接続する配線が第２セル群１０２のセル１１１の間の領域に配置されるため、第２セル群１０２におけるセル１１１の間隔は第１セル群１０１におけるセル１１１の間隔より広い。そのため、第２セル群１０２のセル１１１の数は第１セル群１０１のセル１１１の数より少ない。第１セル群１０１のセル１１１と内部領域１０４のセルとを接続する配線、及び第２セル群１０２のセル１１１と内部領域１０４のセルとを接続する配線が第３セル群１０３のセル１１１の間の領域に配置されるため、第３セル群１０３におけるセル１１１の間隔は第２セル群１０２におけるセル１１１の間隔より広い。そのため、第３セル群１０３のセル１１１の数は第２セル群１０２のセル１１１の数より少ない。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特許第３９４７１１９号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
上述の技術では、外側のセル列のセルに接続される配線のための領域を確保するため、外側のセル列におけるセルの配列ピッチに比べて内側のセル列におけるセルの配列ピッチが大きい。そのため、内側のセル列に配置できるセルの数は外側のセル列に配置できるセルの数に比べてずっと少ない。したがって、多くのセルを配置するためには、セル列の数を増やすか、半導体チップのサイズを大きくする必要がある。
【課題を解決するための手段】
【００１１】
以下に、（発明を実施するための形態）で使用される番号を用いて、課題を解決するための手段を説明する。これらの番号は、（特許請求の範囲）の記載と（発明を実施するための形態）との対応関係を明らかにするために付加されたものである。ただし、それらの番号を、（特許請求の範囲）に記載されている発明の技術的範囲の解釈に用いてはならない。
【００１２】
本発明の一の観点による半導体集積回路は、半導体チップ（１０）の外周（１１）に沿って配置される複数の第１セル（４０）と、前記複数の第１セルの内側で前記外周に沿って配置される複数の第２セル（４０）とを具備する。前記複数の第１セル及び前記複数の第２セルは同一の長方形形状に形成される。前記複数の第１セルのそれぞれの長辺（４ａ）は前記外周に平行である。前記複数の第２セルのそれぞれの長辺（４ａ）は前記外周に垂直である。
【発明の効果】
【００１３】
本発明によれば、内側のセル列と外側のセル列とでセルの形状が同じであるが、内側のセル列のセルの半導体チップの外周に沿う方向の長さは外側のセル列のセルの半導体チップの外周に沿う方向の長さより短い。したがって、内側のセル列におけるセルの配列ピッチを外側のセル列におけるセルの配列ピッチより大きくしなくても外側のセル列のセルに接続される配線のための領域を確保することができる。そのため、内側のセル列に配置できるセルの数は外側のセル列に配置できるセルの数とほとんど同じである。したがって、セル列の数を増やしたり半導体チップのサイズを大きくしたりしなくても多くのセルを配置することができる。
【図面の簡単な説明】
【００１４】
【図１Ａ】図１Ａは、関連する技術に係る半導体集積回路の全体図である。
【図１Ｂ】図１Ｂは、関連する技術に係る半導体集積回路の部分拡大図である。
【図２Ａ】図２Ａは、本発明の第１の実施形態に係る半導体集積回路の全体図である。
【図２Ｂ】図２Ｂは、第１の実施形態に係る半導体集積回路の外周領域の拡大図である。
【図３】図３は、第１の実施形態に係る半導体集積回路の断面図である。
【図４】図４は、第１の実施形態に係る半導体集積回路の外周領域における第１セル群、第２セル群、及びこれらに電力を供給する電源配線を示す平面図である。
【図５Ａ】図５Ａは、第ｎ−１配線層におけるセル内のレイアウトを示す平面図である。
【図５Ｂ】図５Ｂは、第ｎ−１配線層及び第ｎ配線層の間の層間絶縁膜におけるセル内のレイアウトを示す平面図である。
【図５Ｃ】図５Ｃは、第ｎ配線層におけるセル内のレイアウトを示す平面図である。
【図６Ａ】図６Ａは、第ｎ配線層及び第ｎ＋１配線層の間の層間絶縁膜における第１セル群のセルの上方の領域のレイアウトを示す平面図である。
【図６Ｂ】図６Ｂは、第ｎ＋１配線層における第１セル群のセルの上方の領域のレイアウトを示す平面図である。
【図７Ａ】図７Ａは、第ｎ配線層及び第ｎ＋１配線層の間の層間絶縁膜における第２セル群のセルの上方の領域のレイアウトを示す平面図である。
【図７Ｂ】図７Ｂは、第ｎ＋１配線層における第２セル群のセルの上方の領域のレイアウトを示す平面図である。
【発明を実施するための形態】
【００１５】
添付図面を参照して、本発明による半導体集積回路を実施するための形態を以下に説明する。
【００１６】
（第１の実施形態）
図２Ａを参照して、本発明の第１の実施形態に係る半導体集積回路１０を説明する。尚、半導体集積回路１０は半導体チップ１０と称される場合がある。
【００１７】
半導体集積回路１０は、外周領域３０に配置された第１セル群３１及び第２セル群３２と、内部領域２０に配置された内部回路セル（不図示）とを備える。外周領域３０は半導体チップ１０の外周１１に沿って形成された環状の領域である。内部領域２０は外周領域３０に囲まれている。第１セル群３１は、半導体集積回路１０において最も外側のセル群であり、第２セル群３２は、半導体集積回路１０において２番目に外側のセル群である。半導体チップ１０に対してＸ方向、Ｙ方向、及びＺ方向が定義されている。Ｘ方向、Ｙ方向、及びＺ方向は互いに垂直である。半導体チップ１０の厚さ方向はＺ方向に平行である。外周１１はＸ方向又はＹ方向に平行である。外周領域３０は、Ｘ方向に平行な外周１１の近傍の部分領域３５を含む。
【００１８】
図２Ｂを参照して、部分領域３５を説明する。部分領域３５は、第１セル群３１と、第２セル群３２とを含む。第１セル群３１は、Ｘ方向に平行な外周１１に沿って配列ピッチＰ１で配置される複数のセル４０を含む。第２セル群３２は、外周１１に沿って配列ピッチＰ２で配置される複数のセル４０を含む。第２セル群３２の複数のセル４０は第１セル群３１の複数のセル４０よりも内側（外周１１から遠い位置）に配置される。すなわち、複数のセル４０が外周１１に沿って２列に配置される。複数のセル４０は、半導体集積回路１０の外部に対して信号を入出力する入出力セルである。セル４０は、外部に対して信号を入力及び出力するための回路を備える。第１セル群３１のセル４０は信号配線７０を介して内部領域２０の内部回路セルに接続される。信号配線７０を配置する領域を確保するために、第２セル群３２の隣り合うセル４０の間に外周１１に沿う方向（Ｘ方向）の隙間Ｗが設けられている。
【００１９】
尚、第１セル群３１及び第２セル群３２は、外部の電源電位又はグランド電位に接続されて内部領域２０の内部回路セルに電力を供給する電源セルとしてのセル４０や、外部と接続されないセルとしてのセル４０を含んでもよい。
【００２０】
複数のセル４０は、長辺４０ａ及び短辺４０ｂを有する同一の長方形形状に形成されている。長辺４０ａは短辺４０ｂより長い。複数のセル４０において、対応する頂点が斜線で示されている。ただし、第１セル群３１のセル４０の向きと第２セル群３２のセル４０の向きとが９０度異なっている。より詳細には、第１セル群３１の各セル４０において長辺４０ａが外周１１に平行（Ｘ方向に平行）且つ短辺４０ｂが外周１１に垂直（Ｙ方向に平行）であるのに対し、第２セル群３２の各セル４０において長辺４０ａが外周に垂直且つ短辺４０ｂが外周１１に平行である。
【００２１】
本実施形態によれば、内側の第２セル群３２と外側の第１セル群３１とでセル４０の形状が同じであるが、内側の第２セル群３２のセル４０の外周１１に沿う方向の長さは外側の第１セル群３１のセル４０の外周１１に沿う方向の長さより短い。したがって、内側の第２セル群３２におけるセル４０の配列ピッチＰ２を外側の第１セル群３１におけるセル４０の配列ピッチＰ１より大きくしなくても、信号配線７０のための領域を第２セル群３２の隣り合うセル４０の間に確保することができる。例えば、配列ピッチＰ１と配列ピッチＰ２とが等しくてもよい。そのため、内側の第２セル群３２に配置できるセル４０の数は外側の第１セル群３１に配置できるセル４０の数とほとんど同じである。したがって、セル４０の列の数を増やしたり半導体チップ１０のサイズを大きくしたりしなくても多くのセル４０を外周領域３０に配置することができる。
【００２２】
尚、この効果は外周領域３０に配置される全てのセル４０が同じサイズの場合に限定されない。
【００２３】
更に、本実施形態によれば、外側の第１セル群３１において短辺４０ｂが外周１１に垂直であるため、内側の第２セル群３２のセル４０から外周１１までの距離が短い。そのため、第２セル群３２のセル４０の上方に設けられるパッド（不図示）に接続されるボンディングワイヤの長さを短くすることができる。
【００２４】
次に、配列ピッチＰ１と配列ピッチＰ２が等しい場合において、セル４０のアスペクト比（長辺４０ａの長さと短辺４０ｂの長さの比）の決定方法の例を説明する。
【００２５】
例えば、セル４０の信号端子の数を１０個とすると、第２セル群３２の隣り合うセル４０の間の隙間Ｗは１０本の信号配線７０が配置可能な幅であることが必要である。信号配線７０の幅と配置ピッチをそれぞれ０．１μｍとすると、１０本の信号配線７０を配置するためには隙間Ｗの最小の幅として、２．１μｍ（＝０．１μｍ×１０＋０．１μｍ×１０）が必要である。従って、セル４０の面積を３６００ｍｍ２、長辺４ａの長さをＬμｍとすると、短辺４ｂの長さはＬ−２．１μｍなので、長辺４ａの長さ及び短辺４ｂの長さとしてそれぞれ６１．０５９μｍ及び５８．９５９μｍが得られる。第１セル群３１においては長辺４ａが外周１１に平行且つ配列ピッチＰ１が６１．１４μｍになるようにセル４０を配置し、第２セル群３２においては長辺４ａが外周１１に垂直且つ配列ピッチＰ２が６１．１４μｍになるようにセル４０を配置する。従って、第２セル群３２の隣り合うセル４０の間の隙間Ｗの幅として２．２μｍを確保することができる。
【００２６】
第２セル群３２の内側に複数のセル４０によって構成される第３セル群（不図示）が追加される場合も同様である。第３セル群の隣り合うセル４０の間の隙間は、第１セル群３１のセル４０に接続される１０本の信号配線７０及び第２セル群のセル４０に接続される１０本の信号配線を配置可能な幅であることが必要である。信号配線の幅と配置ピッチをそれぞれ０．１μｍとすると、２０本の信号配線を配置するためには第３セル群における隙間の最小の幅として、４．１μｍ（＝０．１μｍ×２０＋０．１μｍ×２０）が必要である。セル４０の面積を３６００ｍｍ２、長辺４ａの長さをＬμｍとすると、短辺４ｂの長さはＬ−４．１μｍなので、長辺４ａの長さ及び短辺４ｂの長さとしてそれぞれ６２．０８５μｍ及び５７．９８５μｍが得られる。第１セル群３１においては長辺４ａが外周１１に平行且つ配列ピッチＰ１が６２．０８５μｍになるようにセル４０を配置し、第２セル群３２及び第３セル群においては長辺４ａが外周１１に垂直且つ配列ピッチＰ２が６２．０８５μｍになるようにセル４０を配置する。第３セル群の隣り合うセル４０の間の隙間Ｗの幅として４．１μｍを確保することができる。
【００２７】
ところで、一般的な入出力セルは半導体チップの外周に平行な電源配線を備える。入出力セルを外周に沿って隙間を開けずに配置して隣り合う入出力セルの電源配線を接続することで一般的なセル群が構成される。したがって、一般的な入出力セルでは、入出力セルを９０度回転させたり隣り合う入出力セルの間に隙間を設けたりすることができない。
【００２８】
本実施形態によれば、以下に説明する構造を採用することにより、同一の構造を有するセル４０を第１セル群３１と第２セル群３２とで向きを９０度変えて配置し、隣り合うセル４０の間に隙間Ｗを設けることが可能である。
【００２９】
図３を参照して、半導体チップ１０は、下層１５と、その上の上層１６とを備える。セル４０及び信号配線７０は、下層１５に設けられる。下層１５は、シリコン基板のような基板１と、基板１の上方に形成された第ｎ−１配線層２と、第ｎ−１配線層２の上に形成された層間絶縁膜３と、層間絶縁膜３の上に形成された第ｎ配線層４とを備える。上層１６は、第ｎ配線層４の上に形成された層間絶縁膜５と、層間絶縁膜５の上に形成された第ｎ＋１配線層６とを備える。
【００３０】
図４を参照して、半導体集積回路１０は、第１セル群３１の複数のセル４０に電力を供給する電源配線群６１と、第２セル群３２の複数のセル４０に電力を供給する電源配線群６２とを備える。電源配線群６１は第ｎ＋１配線層６内で第１セル群３１の複数のセル４０の上方に配置される。電源配線群６１は外周１１に平行である。電源配線群６２は第ｎ＋１配線層６内で第２セル群３２の複数のセル４０の上方に配置される。電源配線群６２は外周１１に平行である。
【００３１】
図５Ａ〜５Ｃを参照して、セル４０の構造を説明する。この構造は第１セル群３１のセル４０と第２セル群３２のセル４０とで共通である。
【００３２】
図５Ａを参照して、セル４０は、第ｎ−１配線層２に形成された電源配線群４２を備える。電源配線群４２はセル４０の回路に電力を供給する。電源配線群４２は、複数の電源電位配線４２Ａと、複数のグランド電位配線４２Ｂとを備える。電源電位配線４２Ａは電源電位の配線であり、グランド電位配線４２Ｂはグランド電位の配線である。複数の電源電位配線４２Ａ及び複数のグランド電位配線４２Ｂは、長辺４ａに平行な電源電位配線４２Ａ及びグランド電位配線４２Ｂが短辺４ｂに平行な方向に沿って交互に配置されるように形成されている。
【００３３】
図５Ｂを参照して、セル４０は層間絶縁膜３に形成されたビア群４３を備える。
【００３４】
図５Ｃを参照して、セル４０は、第ｎ配線層４に形成された配線群４４を備える。配線群４４は、マトリックス状に配置された複数の電源電位候補配線４４Ａ及び複数のグランド電位候補配線４４Ｂを備える。電源電位候補配線４４Ａは、電源電位の配線に同電位で接続され、又はどの配線にも接続されない。グランド電位候補配線４４Ｂは、グランド電位の配線に同電位で接続され、又はどの配線にも接続されない。複数の電源電位候補配線４４Ａ及び複数のグランド電位候補配線４４Ｂは、市松模様（ｃｈｋｅｒｂｏａｄ  ｐａｔｔｅｒｎ）を形成するように配置される。すなわち、長辺４ａに平行な直線に沿って電源電位候補配線４４Ａとグランド電位候補配線４４Ｂが交互に配置され、短辺４ｂに平行な直線に沿って電源電位候補配線４４Ａとグランド電位候補配線４４Ｂが交互に配置される。
【００３５】
ここで、複数の電源電位候補配線４４Ａは、Ｚ方向視したときに電源電位配線４２Ａと重なるものと重ならないものとを含む。複数のグランド電位候補配線４４Ｂは、Ｚ方向視したときにグランド電位配線４２Ｂと重なるものと重ならないものとを含む。ビア群４３は、複数の電源電位候補配線４４Ａのうち電源電位配線４２Ａと重なるものだけを電源電位配線４２Ａに接続し、複数のグランド電位候補配線４４Ｂのうちグランド電位配線４２Ｂと重なるものだけをグランド電位配線４２Ｂに接続するように設けられる。
【００３６】
図６Ａを参照して、層間絶縁膜５における第１セル群３１のセル４０の上方の領域を説明する。セル４０の上方の領域の輪郭線が破線で示されている。この領域にビア群５１が形成されている。
【００３７】
図６Ｂを参照して、第ｎ＋１配線層６における第１セル群３１のセル４０の上方の領域を説明する。セル４０の上方の領域の輪郭線が破線で示されている。この領域に電源配線群６１が設けられている。電源配線群６１は、複数の電源電位配線６１Ａと、複数のグランド電位配線６１Ｂとを備える。電源電位配線６１Ａは電源電位の配線であり、グランド電位配線６１Ｂはグランド電位の配線である。複数の電源電位配線６１Ａ及び複数のグランド電位配線６１Ｂは、外周１１（Ｘ方向）に平行な電源電位配線６１Ａ及びグランド電位配線６１Ｂが外周１１に垂直な方向（Ｙ方向）に沿って交互に配置されるように形成されている。
【００３８】
ここで、第１セル群３１のセル４０の複数の電源電位候補配線４４Ａは、Ｚ方向視したときに電源電位配線６１Ａと重なるものと重ならないものとを含む。第１セル群３１のセル４０の複数のグランド電位候補配線４４Ｂは、Ｚ方向視したときにグランド電位配線６１Ｂと重なるものと重ならないものとを含む。ビア群５１は、複数の電源電位候補配線４４Ａのうち電源電位配線６１Ａと重なるものだけを電源電位配線６１Ａに接続し、複数のグランド電位候補配線４４Ｂのうちグランド電位配線６１Ｂと重なるものだけをグランド電位配線６１Ｂに接続するように設けられる。
【００３９】
したがって、第１セル群３１のセル４０の複数の電源電位配線４２Ａの各々は複数の電源電位配線６１Ａの一つに接続され、第１セル群３１のセル４０の複数のグランド電位配線４２Ｂの各々は複数のグランド電位配線６１Ｂの一つに接続される。
【００４０】
図７Ａを参照して、層間絶縁膜５における第２セル群３２のセル４０の上方の領域を説明する。セル４０の上方の領域の輪郭線が破線で示されている。この領域にビア群５２が形成されている。
【００４１】
図７Ｂを参照して、第ｎ＋１配線層６における第２セル群３２のセル４０の上方の領域を説明する。セル４０の上方の領域の輪郭線が破線で示されている。この領域に電源配線群６２が設けられている。電源配線群６２は、複数の電源電位配線６２Ａと、複数のグランド電位配線６２Ｂとを備える。電源電位配線６２Ａは電源電位の配線であり、グランド電位配線６２Ｂはグランド電位の配線である。複数の電源電位配線６２Ａ及び複数のグランド電位配線６２Ｂは、外周１１（Ｘ方向）に平行な電源電位配線６２Ａ及びグランド電位配線６２Ｂが外周１１に垂直な方向（Ｙ方向）に沿って交互に配置されるように形成されている。
【００４２】
ここで、第２セル群３２のセル４０の複数の電源電位候補配線４４Ａは、Ｚ方向視したときに電源電位配線６２Ａと重なるものと重ならないものとを含む。第２セル群３２のセル４０の複数のグランド電位候補配線４４Ｂは、Ｚ方向視したときにグランド電位配線６２Ｂと重なるものと重ならないものとを含む。ビア群５２は、複数の電源電位候補配線４４Ａのうち電源電位配線６２Ａと重なるものだけを電源電位配線６２Ａに接続し、複数のグランド電位候補配線４４Ｂのうちグランド電位配線６２Ｂと重なるものだけをグランド電位配線６２Ｂに接続するように設けられる。
【００４３】
したがって、第２セル群３２のセル４０の複数の電源電位配線４２Ａの各々は複数の電源電位配線６２Ａの少なくとも一つに接続され、第２セル群３２のセル４０の複数のグランド電位配線４２Ｂの各々は複数のグランド電位配線６２Ｂの少なくとも一つに接続される。
【００４４】
本実施形態によれば、第１セル群３１及び第２セル群３１の間でセル４０の構造が共通化されるため、半導体集積回路１０の設計に要する時間が長くなることが防がれる。
【００４５】
更に、第ｎ−１配線層２と第ｎ配線層４とが互いに隣接する配線層であり、第ｎ配線層４と第ｎ＋１配線層６とが互いに隣接する配線層であるため、第１セル群３１のセル４０の電源電位配線４２Ａ及びグランド電位配線４２Ｂをそれぞれ電源電位配線６１Ａ及びグランド電位配線６１Ｂに同電位で接続することが容易であり、第２セル群３２のセル４０の電源電位配線４２Ａ及びグランド電位配線４２Ｂをそれぞれ電源電位配線６２Ａ及びグランド電位配線６２Ｂに同電位で接続することが容易である。
【００４６】
以上、実施形態を参照して本発明を説明したが、本発明は上記実施形態に限定されず、上記実施形態に様々な変更を行ったものも本発明に含まれる。例えば、電源配線群４２は短辺４ｂに平行であってもよい。
【符号の説明】
【００４７】
１０…半導体集積回路（半導体チップ）
１…基板
２…第ｎ−１配線層
３…層間絶縁膜
４…第ｎ配線層
５…層間絶縁膜
６…第ｎ＋１配線層
１１…外周
１５…下層
１６…上層
２０…内部領域
３０…外周領域
３１…第１セル群
３２…第２セル群
３５…部分領域
４０…セル
４０ａ…長辺
４０ｂ…短辺
４２…電源配線群
４２Ａ…電源電位配線
４２Ｂ…グランド電位配線
４３…ビア群
４４…配線群
４４Ａ…電源電位候補配線
４４Ｂ…グランド電位候補配線
５１、５２…ビア群
６１、６２…電源配線群
６１Ａ、６２Ａ…電源電位配線
６１Ｂ、６２Ｂ…グランド電位配線
７０…信号配線
Ｗ…隙間
Ｐ１、Ｐ２…配列ピッチ
１００…半導体集積回路
１０１…第１セル群
１０２…第２セル群
１０３…第３セル群
１０４…内部領域
１０５…部分領域
１１１…入出力セル又は電源セル
【図１Ａ】
2012164923.tif 000003
【図１Ｂ】
2012164923.tif 000004
【図２Ａ】
2012164923.tif 000005
【図２Ｂ】
2012164923.tif 000006
【図３】
2012164923.tif 000007
【図４】
2012164923.tif 000008
【図５Ａ】
2012164923.tif 000009
【図５Ｂ】
2012164923.tif 000010
【図５Ｃ】
2012164923.tif 000011
【図６Ａ】
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【図６Ｂ】
2012164923.tif 000013
【図７Ａ】
2012164923.tif 000014
【図７Ｂ】
2012164923.tif 000015