(57)【要約】【課題】Ａ／Ｄ変換特性を改善できるＡ／Ｄ変換回路、集積回路装置及び電子機器等を提供すること。【解決手段】Ａ／Ｄ変換回路は、逐次比較における比較動作を行う比較部５０と、逐次比較により更新される逐次比較用データＲＤＡを記憶する逐次比較レジスターＳＡＲを有する制御回路２０と、を含む。制御回路２０は、Ａ／Ｄ変換回路の入力信号ＶＩＮと出力データＤＯＵＴの間の非線形性を補正するための補正用データＤＴＲを、逐次比較用データＲＤＡの中の１または複数のビットに基づいて比較部５０に出力する。比較部５０は、補正用データＤＴＲに基づいて、Ａ／Ｄ変換回路の非線形性を補正する。【選択図】      図１
2012151561.tif 000002
【特許請求の範囲】
【請求項１】
逐次比較における比較動作を行う比較部と、
前記逐次比較により更新される逐次比較用データを記憶する逐次比較レジスターを有する制御回路と、
を含み、
前記制御回路は、
Ａ／Ｄ変換回路の入力信号と出力データの間の非線形性を補正するための補正用データを、前記逐次比較用データの中の１または複数のビットに基づいて前記比較部に出力し、
前記比較部は、
前記補正用データに基づいて、前記非線形性を補正することを特徴とするＡ／Ｄ変換回路。
【請求項２】
請求項１において、
前記比較部は、
前記逐次比較用データのＤ／Ａ変換を行い、前記逐次比較用データに対応するメインＤ／Ａ出力信号を出力するメインＤ／Ａ変換回路と、
前記逐次比較用データと前記メインＤ／Ａ出力信号の間の非線形性を、前記制御回路からの前記補正用データに基づいて補正するサブＤ／Ａ変換回路と、
を有することを特徴とするＡ／Ｄ変換回路。
【請求項３】
請求項２において、
前記比較部は、
入力端子が第１のノードに接続される比較回路を有し、
前記メインＤ／Ａ変換回路は、
前記第１のノードと第２のノードの間に設けられる第１のキャパシターと、
前記第１のノードに接続され、前記逐次比較用データの中の上位ビットに基づくＤ／Ａ変換を行う第１のＤ／Ａ変換回路と、
前記第２のノードに接続され、前記逐次比較用データの中の下位ビットに基づくＤ／Ａ変換を行う第２のＤ／Ａ変換回路と、
を有し、
前記サブＤ／Ａ変換回路は、
前記第１のノードと第３ノードの間に設けられる第２のキャパシターと、
前記第３ノードに接続され、前記下位ビットの中の１または複数のビットに基づく前記補正用データのＤ／Ａ変換を行うトリミングＤ／Ａ変換回路と、
を有することを特徴とするＡ／Ｄ変換回路。
【請求項４】
請求項３において、
前記サブＤ／Ａ変換回路は、
前記第３ノードに接続されるコードシフトＤ／Ａ変換回路を有し、
前記コードシフトＤ／Ａ変換回路は、
時間的に変化するコードデータをＤ／Ａ変換して、前記コードデータに対応するコード信号を出力し、
前記比較回路は、
前記メインＤ／Ａ出力信号と前記補正用信号と前記コード信号の加算信号と、前記入力信号のサンプリング信号とを比較する処理を行い、
前記制御回路は、
逐次比較結果データと前記コードデータに基づいて求められるデータを、前記出力データとして出力することを特徴とするＡ／Ｄ変換回路。
【請求項５】
請求項１において、
前記制御回路は、
トリミング設定値と、前記逐次比較用データの中の１または複数のビットとの乗算値に基づく前記補正用データを出力することを特徴とするＡ／Ｄ変換回路。
【請求項６】
請求項５において、
前記制御回路は、
前記非線形性を最小にするトリミング値を、前記トリミング設定値として記憶するトリミング設定値レジスターを有し、
前記記憶されたトリミング設定値に基づいて前記補正用データを出力することを特徴とするＡ／Ｄ変換回路。
【請求項７】
請求項５において、
前記出力データに基づいて、前記トリミング設定値を設定する設定回路を含み、
前記制御回路は、
値の異なる第１〜第ｎのトリミング値（ｎは自然数）に基づく第１〜第ｎの補正用データを比較部に対して順次出力し、
前記設定回路は、
前記第１〜第ｎのトリミング値のうちの前記非線形性を最小にするトリミング値を、前記トリミング設定値として設定することを特徴とするＡ／Ｄ変換回路。
【請求項８】
請求項７において、
前記設定回路は、
前記第１〜第ｎのトリミング値のうちの第ｉのトリミング値（ｉはｎ以下の自然数）に対応する前記出力データの絶対値を複数回積算して第ｉの積算値を求め、第１〜第ｎの積算値のうちの最小の積算値に対応するトリミング値を前記トリミング設定値に設定することを特徴とするＡ／Ｄ変換回路。
【請求項９】
請求項７において、
前記設定回路は、
前記第１〜第ｎのトリミング値のうちの第ｉのトリミング値に対応する第ｊ＋１の出力データと第ｊの出力データの差分値を第ｊの差分値として求め、第１〜第ｋの差分値（ｋは自然数。ｊはｋ以下の自然数）の絶対値を積算して第ｉの積算値を求め、第１〜第ｎの積算値のうちの最小の積算値に対応するトリミング値を前記トリミング設定値に設定することを特徴とするＡ／Ｄ変換回路。
【請求項１０】
請求項１乃至９のいずれかに記載のＡ／Ｄ変換回路を含むことを特徴とする集積回路装置。
【請求項１１】
請求項１乃至９のいずれかに記載のＡ／Ｄ変換回路を含むことを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、Ａ／Ｄ変換回路、集積回路装置及び電子機器等に関する。
【背景技術】
【０００２】
従来より、アナログ信号をデジタルデータに変換するＡ／Ｄ変換回路として、逐次比較型のＡ／Ｄ変換回路が知られている。この逐次比較型のＡ／Ｄ変換回路は、比較回路と、逐次比較レジスターと、Ｄ／Ａ変換回路を備え、入力信号をサンプル・ホールドした信号を逐次比較動作によりＡ／Ｄ変換することでデジタルデータを出力する。このような逐次比較型のＡ／Ｄ変換回路の従来技術としては特許文献１等に開示される技術が知られている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平８−３２１７７９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
このようなＡ／Ｄ変換回路では、その変換精度の大部分はＤ／Ａ変換回路の精度に依存する。そして、Ｄ／Ａ変換回路の精度を高めようとすると、電荷再分配型の場合にはキャパシターの面積が要因となりラダー抵抗型の場合には抵抗の面積が要因となって、回路が大規模化してしまう。一方、回路の大規模化を抑制するために、Ｄ／Ａ変換回路の回路に工夫を加えると、今度は、微分非直線性であるＤＮＬ（Differential Non Linearity）や積分非直線性であるＩＮＬ（Integral Non Linearity）の誤差が原因で、いわゆるミッシングコードが発生するなどの問題が生じる。
【０００５】
本発明の幾つかの態様によれば、Ａ／Ｄ変換特性を改善できるＡ／Ｄ変換回路、集積回路装置及び電子機器等を提供できる。
【課題を解決するための手段】
【０００６】
本発明の一態様は、逐次比較における比較動作を行う比較部と、前記逐次比較により更新される逐次比較用データを記憶する逐次比較レジスターを有する制御回路と、を含み、前記制御回路は、Ａ／Ｄ変換回路の入力信号と出力データの間の非線形性を補正するための補正用データを、前記逐次比較用データの中の１または複数のビットに基づいて前記比較部に出力し、前記比較部は、前記補正用データに基づいて、前記非線形性を補正するＡ／Ｄ変換回路に関係する。
【０００７】
本発明の一態様によれば、逐次比較用データの中の１または複数のビットに基づいて補正用データが出力され、その補正用データに基づいてＡ／Ｄ変換回路の非線形性が補正される。これにより、Ａ／Ｄ変換特性を改善することが可能になる。例えば、逐次比較用データの中の特定のビットに対応する非線形性誤差が生じる場合に、逐次比較用データの中の１または複数のビットに基づく補正を行うことで、その非線形正誤差の補正が可能になる。
【０００８】
また本発明の一態様では、前記比較部は、前記逐次比較用データのＤ／Ａ変換を行い、前記逐次比較用データに対応するメインＤ／Ａ出力信号を出力するメインＤ／Ａ変換回路と、前記逐次比較用データと前記メインＤ／Ａ出力信号の間の非線形性を、前記制御回路からの前記補正用データに基づいて補正するサブＤ／Ａ変換回路と、を有してもよい。
【０００９】
このようにすれば、メインＤ／Ａ変換回路の非線形性を補正用データに基づいて補正することが可能になる。これにより、Ａ／Ｄ変換回路の特性を向上できる。
【００１０】
また本発明の一態様では、前記比較部は、入力端子が第１のノードに接続される比較回路を有し、前記メインＤ／Ａ変換回路は、前記第１のノードと第２のノードの間に設けられる第１のキャパシターと、前記第１のノードに接続され、前記逐次比較用データの中の上位ビットに基づくＤ／Ａ変換を行う第１のＤ／Ａ変換回路と、前記第２のノードに接続され、前記逐次比較用データの中の下位ビットに基づくＤ／Ａ変換を行う第２のＤ／Ａ変換回路と、を有し、前記サブＤ／Ａ変換回路は、前記第１のノードと第３ノードの間に設けられる第２のキャパシターと、前記第３ノードに接続され、前記下位ビットの中の１または複数のビットに基づく前記補正用データのＤ／Ａ変換を行うトリミングＤ／Ａ変換回路と、を有してもよい。
【００１１】
このようにすれば、逐次比較用データの中の下位ビットに基づくＤ／Ａ変換を第２のＤ／Ａ変換回路により行い、その下位ビットの中の１または複数のビットに基づく補正用データのＤ／Ａ変換をトリミングＤ／Ａ変換回路により行うことができる。これにより、逐次比較用データの上位ビットと下位ビットの間の桁上がりまたは桁下がりにおいて生じる非線形誤差を補正することが可能になる。
【００１２】
また本発明の一態様では、前記サブＤ／Ａ変換回路は、前記第３ノードに接続されるコードシフトＤ／Ａ変換回路を有し、前記コードシフトＤ／Ａ変換回路は、時間的に変化するコードデータをＤ／Ａ変換して、前記コードデータに対応するコード信号を出力し、前記比較回路は、前記メインＤ／Ａ出力信号と前記補正用信号と前記コード信号の加算信号と、前記入力信号のサンプリング信号とを比較する処理を行い、前記制御回路は、逐次比較結果データと前記コードデータに基づいて求められるデータを、出力データとして出力してもよい。
【００１３】
このようにすれば、時間的に変化するコードデータにより逐次比較結果データを時間的に変化させることができる。これにより、後述するように出力コードの積算値に基づいてトリミング設定値を設定することが可能になる。また、コードデータを時間的に変化させることでＩＮＬやＤＮＬ等のＡ／Ｄ変換特性を向上することが可能になる。
【００１４】
また本発明の一態様では、前記制御回路は、トリミング設定値と、前記逐次比較データの中の１または複数のビットとの乗算値に基づく前記補正用データを出力してもよい。
【００１５】
このようにすれば、逐次比較データの中の１または複数のビットに基づく補正用データを出力できる。また、トリミング設定値を調整することで、Ｄ／Ａ変換回路の非線形誤差に応じた補正用データを出力することが可能になる。
【００１６】
また本発明の一態様では、前記制御回路は、前記非線形性を最小にするトリミング値を、前記トリミング設定値として記憶するトリミング設定値レジスターを有し、前記記憶されたトリミング設定値に基づいて前記補正用データを出力してもよい。
【００１７】
このようにすれば、補正用データに基づく補正により、Ａ／Ｄ変換回路の非線形性を最小にすることができる。
【００１８】
また本発明の一態様では、前記出力データに基づいて、前記トリミング設定値を設定する設定回路を含み、前記制御回路は、値の異なる第１〜第ｎのトリミング値（ｎは自然数）に基づく第１〜第ｎの補正用データを比較部に対して順次出力し、前記設定回路は、前記第１〜第ｎのトリミング値のうちの前記非線形性を最小にするトリミング値を、前記トリミング設定値として設定してもよい。
【００１９】
このようにすれば、第１〜第ｎのトリミング値のうちのＡ／Ｄ変換回路の非線形性を最小にするトリミング値を、トリミング設定値として設定できる。
【００２０】
また本発明の一態様では、前記設定回路は、前記第１〜第ｎのトリミング値のうちの第ｉのトリミング値（ｉはｎ以下の自然数）に対応する前記出力データの絶対値を複数回積算して第ｉの積算値を求め、第１〜第ｎの積算値のうちの最小の積算値に対応するトリミング値を前記トリミング設定値に設定してもよい。
【００２１】
このようにすれば、第１〜第ｎの積算値のうちの最小の積算値に対応するトリミング値をトリミング設定値に設定することで、Ａ／Ｄ変換回路の線形性を向上することが可能になる。
【００２２】
また本発明の一態様では、前記設定回路は、前記第１〜第ｎのトリミング値のうちの第ｉのトリミング値に対応する第ｊ＋１の出力データと第ｊの出力データの差分値を第ｊの差分値として求め、第１〜第ｋの差分値（ｋは自然数。ｊはｋ以下の自然数）の絶対値を積算して第ｉの積算値を求め、第１〜第ｎの積算値のうちの最小の積算値に対応するトリミング値を前記トリミング設定値に設定してもよい。
【００２３】
このようにすれば、第ｊ＋１の出力データと第ｊの出力データの差分値を求めることで、出力データのオフセットをキャンセルできる。これにより、出力データのオフセットを積算値から除去することが可能になる。
【００２４】
また本発明の他の態様は、上記のいずれかに記載のＡ／Ｄ変換回路を含む集積回路装置に関係する。
【００２５】
また本発明の他の態様は、上記のいずれかに記載のＡ／Ｄ変換回路を含む電子機器に関係する。
【図面の簡単な説明】
【００２６】
【図１】本実施形態のＡ／Ｄ変換回路の構成例。
【図２】Ａ／Ｄ変換回路の比較例。
【図３】非線形誤差についての説明図。
【図４】図４（Ａ）、図４（Ｂ）は、非線形誤差についての説明図。
【図５】本実施形態のＡ／Ｄ変換回路の詳細な構成例。
【図６】Ａ／Ｄ変換回路の動作説明図。
【図７】本実施形態のＡ／Ｄ変換回路の第２の詳細な構成例。
【図８】設定回路の詳細な構成例。
【図９】本実施形態のＡ／Ｄ変換回路の第３の詳細な構成例。
【図１０】サブＤ／Ａ変換回路のスイッチ制御についての説明図。
【図１１】トリミング値の変化範囲の例。
【図１２】図１２（Ａ）〜図１２（Ｃ）は、トリミング値を変化させた場合のシミュレーション結果。
【図１３】トリミング値を変化させた場合のシミュレーション結果。
【図１４】トリミング設定値を設定する処理のフローチャート。
【図１５】トリミング設定値決定後に行う逐次比較処理の例。
【図１６】本実施形態のＡ／Ｄ変換回路の第２の構成例。
【図１７】図１７（Ａ）〜図１７（Ｃ）は、コードシフト手法についての説明図。
【図１８】本実施形態のＡ／Ｄ変換回路の第４の詳細な構成例。
【図１９】本実施形態の電子機器の構成例。
【発明を実施するための形態】
【００２７】
以下、本発明の好適な実施の形態について詳細に説明する。なお以下に説明する本実施形態は特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。
【００２８】
１．構成
図１に本実施形態のＡ／Ｄ変換回路の構成例を示す。このＡ／Ｄ変換回路は、比較部５０、制御回路２０を含む。比較部５０は、Ｄ／Ａ変換回路ＤＡＣ、比較回路１０を含む。また、比較部５０は、Ｓ／Ｈ（サンプル・ホールド）回路３０を含むことができる。
【００２９】
なお、本実施形態のＡ／Ｄ変換回路は図１の構成に限定されず、その一部の構成要素を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。例えばＳ／Ｈ回路３０の構成要素を省略し、Ｄ／Ａ変換回路に入力信号ＶＩＮのサンプル・ホールド機能を持たせてもよい。
【００３０】
比較回路１０は、コンパレーターにより実現され、例えば信号ＳＩＮと信号ＤＱの比較処理を行う。例えば、コンパレーターはラッチ型コンパレーターである。
【００３１】
制御回路２０は、逐次比較レジスターＳＡＲ（Successive Approximation Resistor）を有し、逐次比較用データＲＤＡ（Ｄ／Ａ入力データ）を出力する。逐次比較レジスターＳＡＲは、比較回路１０からの比較結果信号ＣＰＱによりそのレジスター値が設定されるレジスターである。例えば比較回路１０が、ＭＳＢのビットからＬＳＢのビットに至るまでの逐次比較処理を行った場合に、各ビットにおける比較処理結果（「１」、「０」）が、逐次比較レジスターＳＡＲの各レジスター値として記憶される。
【００３２】
また制御回路２０は、補正用データ出力部２１を有する。補正用データ出力部２１は、逐次比較用データＲＤＡの中の１または複数のビットである補正対象ビットに基づいて、補正用データＤＴＲを出力する。補正用データＤＴＲは、Ａ／Ｄ変換回路の非線形性を補正するためのデータであり、所定の値（トリミング設定値）に比例するデータである。例えば、補正用データ出力部２１は、トリミング設定値と補正対象ビットの乗算値に基づいて補正用データＤＴＲを生成する。あるいは、補正用データ出力部２１は、補正対象ビットと補正用データＤＴＲが対応付けられたルックアップテーブルを参照して補正用データＤＴＲを出力してもよい。なおトリミング設定値は、ＩＣの外部から設定されてもよいし、後述するようにＩＣの内部で算出して設定されてもよい。
【００３３】
なお制御回路２０は、Ａ／Ｄ変換回路の各回路ブロックの制御処理も行うこともできる。例えばＤ／Ａ変換回路ＭＤＡＣ、ＳＤＡＣに含まれるスイッチ素子（スイッチアレイ）のオン・オフ制御を行う。
【００３４】
Ｄ／Ａ変換回路ＤＡＣは、制御回路２０からの逐次比較用データＲＤＡと補正用データＤＴＲのＤ／Ａ変換を行い、ＲＤＡとＤＴＲに対応するＤ／Ａ出力信号ＤＱ（ＲＤＡとＤＴＲをＤ／Ａ変換したアナログ信号）を出力する。このＤ／Ａ変換回路ＤＡＣは、キャパシターアレイを用いた電荷再分配型であってもよいし、その一部または全部がラダー抵抗型であってもよい。具体的には、Ｄ／Ａ変換回路ＤＡＣは、メインＤ／Ａ変換回路ＭＤＡＣ、サブＤ／Ａ変換回路ＳＤＡＣを含む。
【００３５】
メインＤ／Ａ変換回路ＭＤＡＣは、逐次比較用データＲＤＡのＤ／Ａ変換を行い、ＲＤＡに対応するメインＤ／Ａ出力信号ＭＤＱ（第１Ｄ／Ａ出力信号）を出力する。サブＤ／Ａ変換回路ＳＤＡＣは、補正用データＤＴＲのＤ／Ａ変換を行い、ＤＴＲに対応する補正用信号ＳＤＱ（第２Ｄ／Ａ出力信号）を出力する。そして、Ｄ／Ａ変換回路ＤＡＣは、ＭＤＱとＳＤＱに基づくＤ／Ａ出力信号ＤＱを出力する。例えば、Ｄ／Ａ出力信号ＤＱは、ＭＤＱとＳＤＱの加算信号である。メインＤ／Ａ出力信号ＭＤＱが補正用信号ＳＤＱにより補正されることで、メインＤ／Ａ変換回路ＭＤＡＣの非線形性が補正される。
【００３６】
Ｓ／Ｈ（サンプル・ホールド）回路３０は、Ａ／Ｄ変換の対象となる入力信号ＶＩＮをサンプル・ホールドする回路である。なお電荷再分配型の場合にはＳ／Ｈ回路３０の機能はＤ／Ａ変換回路により実現できる。
【００３７】
比較回路１０は、入力信号ＶＩＮのサンプリング信号ＳＩＮ（ＶＩＮをサンプル・ホールドした信号）とＤ／Ａ出力信号ＤＱとを比較する処理を行う。具体的には比較回路１０は、第１の入力端子に入力されるサンプリング信号ＳＩＮと第２の入力端子に入力されるＤ／Ａ出力信号ＤＱ（Ｄ／Ａ変換電圧）を比較する。なお、電荷再分配型の場合等では、比較回路１０は、サンプリング信号ＳＩＮとＤ／Ａ出力信号ＤＱの差分信号と、基準信号（例えばグランド電圧）を比較する処理を行ってもよい。また、差動の場合には、比較回路１０は、ＳＩＮとＤＱの差分信号の正信号と負信号を比較する処理を行ってもよい。
【００３８】
そして制御回路２０は、逐次比較レジスターＳＡＲからの逐次比較結果データ（最終的なデータ）を出力データＤＯＵＴ（出力コード）として出力する。ＤＯＵＴは、入力信号ＶＩＮのＡ／Ｄ変換データである。なお後述するコードシフトを行う場合には、制御回路２０は、逐次比較結果データとコードデータを加算または減算したデータを出力データＤＯＵＴとして出力する。
【００３９】
２．デジタルトリミング手法
図２に、本実施形態のＡ／Ｄ変換回路の比較例を示す。この比較例は、図１のＤＡＣ、比較回路１０の比較例を示すものである。この比較例では、直列キャパシターＣＳ１を設け、バイナリに重み付けされたキャパシターを複数段にする構成にしている。
【００４０】
この比較例では、上述のメインＤ／Ａ変換回路のみが含まれ、サブＤ／Ａ変換回路は含まれていない。逐次比較型のＡ／Ｄ変換回路では、Ｄ／Ａ変換回路の線形性がＡ／Ｄ変換回路の線形性に大きな影響を及ぼす。この比較例では、ノードＮ２に寄生する容量ＣｐがＤＡＣのＤＮＬ（Differential Non Linearity）やＩＮＬ（Integral Non Linearity）を劣化させるという問題が生じる。これは、バイナリごとに重み付けされた容量比が、寄生容量Ｃｐによって狂うことが原因である。この点について、８ビットの逐次比較用データＤ７〜Ｄ０（Ｄ［７：０］）をＤ／Ａ変換する場合を例に説明する。
【００４１】
図２には、入力信号ＶＩＮのサンプリング期間におけるスイッチ素子ＳＡ１〜ＳＡ４、ＳＢ１〜ＳＢ４の接続状態を示している。逐次比較期間においては、スイッチ素子ＳＳ１はオフする。スイッチ素子ＳＡ４〜ＳＡ１、ＳＢ４〜ＳＢ１は、それぞれ逐次比較用データＤ７〜Ｄ４、Ｄ３〜Ｄ０に応じて電源電圧ＶＲＥＦまたはグランド電圧ＧＮＤに接続される。直列キャパシターＣＳ１の容量値は、例えばＣＡ１やＣＢ１と同じ容量値Ｃである。
【００４２】
この場合、Ｄ／Ａ変換回路の出力電圧ＶＤＡＣは下式（１）で表される。ここで、ＶＤＡＣ／ＬＳＢは、１ＬＳＢの電圧で規格化した値である。また、入力信号ＶＩＮ（入力電圧）の範囲は−１〜１に規格化されているとする。下式（１）では、寄生容量によるオフセットやゲイン誤差は無視している。
【００４３】
【数１】
2012151561.tif 000003
【００４４】
上式（１）に示すように、ＶＤＡＣには寄生容量Ｃｐに比例する項が現れる。この項は、逐次比較用データの上位４ビットＤ４〜Ｄ７にのみ比例するため、ＬＳＢから５ビット目が変化するコード付近で線形性が顕著に劣化する。具体的には、図３のＡ１に示すように、００００１１１１（１０進数で１５）と０００１００００（１６）の変わり目でＶＤＡＣにギャップが生じる。このギャップが１ＬＳＢを超える場合には、Ａ／Ｄ変換においてミッシングコードの問題が発生する。
【００４５】
この点、本実施形態によれば、図１に示すようにサブＤ／Ａ変換回路ＳＤＡＣにより補正用信号ＳＤＱがＤ／Ａ出力信号ＤＱに加算される。具体的には、下式（２）に示すように、逐次比較用データの中の補正対象ビットＤ１〜Ｄ３に比例する電圧がＶＤＡＣに加算される。
【００４６】
【数２】
2012151561.tif 000004
【００４７】
αは、後述するようにトリミング設定値に比例する値である。本実施形態では、トリミング値を適切に設定することで下式（３）に示すαを設定する。この場合、上式（２）から下式（４）が成り立つ。
【００４８】
【数３】
2012151561.tif 000005
【００４９】
【数４】
2012151561.tif 000006
【００５０】
上式（２）と（４）を比べると、非線形性を示すビットがＬＳＢから５ビット目のＤ４から２ビット目のＤ１に変化している。すなわち、図３のＡ２に示すように、０００００００１（１０進数で１）と００００００１０（２）の変わり目でＶＤＡＣにギャップが生じる。このギャップの電圧差は、比較例に比べて２１／２４＝１／８である。これは、図４（Ａ）に示す比較例のＤＮＬに比べて、図４（Ｂ）に示すようにＤＮＬを細分化することに相当する。このようにして、Ｄ／Ａ変換回路の線形性を向上し、それによりＡ／Ｄ変換回路のＤＮＬやＩＮＬを向上できる。
【００５１】
３．Ｄ／Ａ変換回路
図５に本実施形態のＡ／Ｄ変換回路の詳細な構成例を示す。図５は、図１のＭＤＡＣ、ＳＤＡＣ、比較回路１０の詳細な構成例を示すものであり、ＭＤＡＣ、ＳＤＡＣは電荷再分配型のＤ／Ａ変換回路により構成される。
【００５２】
具体的にはメインＤ／Ａ変換回路ＭＤＡＣは、第１のノードＮ１に接続される第１のＤ／Ａ変換回路ＤＡＣ１（第１のメインＤ／Ａ変換回路）、第２のノードＮ２に接続される第２のＤ／Ａ変換回路ＤＡＣ２（第２のメインＤ／Ａ変換回路）、ノードＮ１とノードＮ２の間に設けられる第１の直列キャパシターＣＳ１を含む。
【００５３】
ＤＡＣ１は、第１のキャパシターアレイ部４１と第１のスイッチアレイ部５１を含む。またＤＡＣ１は、サンプリング期間において、ノードＮ１をグランド電圧ＧＮＤ（広義には第１基準電圧）に設定するためのスイッチ素子ＳＳ１を含む。ＤＡＣ２は、第２のキャパシターアレイ部４２と第２のスイッチアレイ部５２を含む。
【００５４】
なお、ノードＮ２に対して第３の直列キャパシターの一端を接続し、この第３の直列キャパシターの他端側に、キャパシターアレイ部４２、スイッチアレイ部５２と同様の構成のキャパシターアレイ部、スイッチアレイ部を設けてもよい。
【００５５】
ＤＡＣ１のキャパシターアレイ部４１は、複数のキャパシターＣＡ１〜ＣＡ４を含む。これらのキャパシターＣＡ１〜ＣＡ４は、その一端が比較回路１０の第１のノードＮ１に接続される。ここで第１のノードＮ１（サンプリングノード）は、比較回路１０の第１の入力端子（反転入力端子）に接続されるノードであり、比較回路１０の第２の入力端子（非反転入力端子）はＧＮＤに設定される。またキャパシターＣＡ１〜ＣＡ４はバイナリで重み付けされており、例えばＣＡ１、ＣＡ２、ＣＡ３、ＣＡ４の容量値は、４ビットの場合にはＣ、２Ｃ、４Ｃ、８Ｃになっている。また第１のキャパシターアレイ部４１は、ダミーキャパシターＣＤＭを含んでもよい。
【００５６】
ＤＡＣ１のスイッチアレイ部５１は、複数のスイッチ素子ＳＡ１〜ＳＡ４を含む。これらのスイッチ素子ＳＡ１〜ＳＡ４は、第１のキャパシターアレイ部４１のキャパシターＣＡ１〜ＣＡ４の他端に接続される。そしてスイッチ素子ＳＡ１〜ＳＡ４は、逐次比較用データＤ０〜Ｄ７の上位ビットのデータ（例えばＤ０〜Ｄ７が８ビットの場合には上位の４ビットＤ４〜Ｄ７のデータ）に基づきスイッチ制御される。
【００５７】
ＤＡＣ２のキャパシターアレイ部４２は、複数のキャパシターＣＢ１〜ＣＢ４を含む。これらのキャパシターＣＢ１〜ＣＢ４は、その一端が第２のノードＮ２に接続される。ここで第２のノードＮ２は、一端が第１のノードＮ１に接続される直列キャパシターＣＳ１の他端側のノードである。またキャパシターＣＢ１〜ＣＢ４はバイナリで重み付けされており、例えばＣＢ１、ＣＢ２、ＣＢ３、ＣＢ４の容量値は、４ビットの場合にはＣ、２Ｃ、４Ｃ、８Ｃになっている。
【００５８】
ＤＡＣ２のスイッチアレイ部５２は、複数のスイッチ素子ＳＢ１〜ＳＢ４を含む。これらのスイッチ素子ＳＢ１〜ＳＢ４は、第２のキャパシターアレイ部４２のキャパシターＣＢ１〜ＣＢ４の他端に接続される。そしてスイッチ素子ＳＢ１〜ＳＢ４は、逐次比較用データＤ０〜Ｄ７の下位ビットのデータ（例えばＤ０〜Ｄ７が８ビットの場合には下位の４ビットＤ０〜Ｄ３のデータ）に基づきスイッチ制御される。
【００５９】
サブＤ／Ａ変換回路ＳＤＡＣは、第１のノードＮ１と第３のノードＮ３との間に設けられる第２の直列キャパシターＣＳ２と、第３のノードＮ３に接続されるトリミングＤ／Ａ変換回路ＴＤＡＣを含む。ＴＤＡＣは、第３のキャパシターアレイ部４４と第３のスイッチアレイ部５４を含む。
【００６０】
ＴＤＡＣのキャパシターアレイ部４４は、複数のキャパシターＣＤ１〜ＣＤ４を含む。これらのキャパシターＣＤ１〜ＣＤ４は、その一端が第３のノードＮ３に接続される。ここで第３のノードＮ３は、一端が第１のノードＮ１に接続される直列キャパシターＣＳ２の他端側のノードである。またキャパシターＣＤ１〜ＣＤ４はバイナリで重み付けされており、例えばＣＤ１、ＣＤ２、ＣＤ３、ＣＤ４の容量値は、４ビットの場合にはＣ、２Ｃ、４Ｃ、８Ｃになっている。
【００６１】
ＴＤＡＣのスイッチアレイ部５４は、複数のスイッチ素子ＳＤ１〜ＳＤ４を含む。これらのスイッチ素子ＳＤ１〜ＳＤ４は、第３のキャパシターアレイ部４４のキャパシターＣＤ１〜ＣＤ４の他端に接続される。そしてスイッチ素子ＳＤ１〜ＳＤ４は、補正用データＤＴＲに基づきスイッチ制御される。
【００６２】
具体的には、図１の補正用データ出力部２１は、Ｄ／Ａ変換回路ＳＤＡＣに対して補正用データＤＴＲを出力し、この補正用データＤＴＲに基づいてスイッチ素子ＳＤ１〜ＳＤ４はスイッチ制御される。より具体的には、補正用データＤＴＲを４ビットのデータＳ３〜Ｓ０（Ｓ［３：０］）とし、キャパシターＣＤ１〜ＣＤ４がそれぞれＳ０〜Ｓ３に対応する場合、サブＤ／Ａ変換回路ＳＤＡＣの出力電圧は下式（５）で表される。下式（５）では、ＣＳ１とＣＳ２の容量値を同一（ほぼ同一）としている。
【００６３】
【数５】
2012151561.tif 000007
【００６４】
上式（２）と（５）より、ＳＤＡＣの出力電圧は下式（６）を満たす。すなわち、補正用データ出力部２１は、下式（６）を満たす補正用データＳ０〜Ｓ３をサブＤ／Ａ変換回路ＳＤＡＣに出力する。
【００６５】
【数６】
2012151561.tif 000008
【００６６】
このように、補正対象ビットＤ１〜Ｄ３（逐次比較用データの中の１または複数のビット）に応じた補正用データＳ０〜Ｓ３に基づいてデジタルトリミングを行うことで、ミッシングコードの発生を抑止できる。なお、補正対象ビットは、第２のＤ／Ａ変換回路ＤＡＣ２によりＤ／Ａ変換される逐次比較用データの下位ビットＤ０〜Ｄ３の中の１または複数のビットであればよく、下位ビットの中の最上位のビットＤ３を少なくとも含めばよい。
【００６７】
なお、上記ではＤＡＣ２とＳＤＡＣの分解能が同一（ほぼ同一）の１ＬＳＢであるとしたが、ＤＡＣ２とＳＤＡＣの分解能は異なってもよい。例えば、後述する差動型のＤ／Ａ変換回路では、ＳＤＡＣの分解能は（１／２）ＬＳＢである。
【００６８】
次に、図６を用いて本実施形態の動作について詳細に説明する。図６に示すように、入力信号ＶＩＮのサンプリング期間では、メインＤ／Ａ変換回路ＭＤＡＣのスイッチ素子ＳＳ１がオンになり、ノードＮ１がＧＮＤに設定される。またＭＤＡＣのスイッチ素子ＳＡ１〜ＳＡ４、ＳＢ１〜ＳＢ４を介して、キャパシターＣＡ１〜ＣＡ４、ＣＢ１〜ＣＢ４の他端がＶＩＮの電圧レベルに設定される。
【００６９】
これにより入力信号ＶＩＮのサンプリングが行われる。そしてスイッチ素子ＳＡ１〜ＳＡ４、ＳＢ１〜ＳＢ４がオフすると、そのタイミングでの入力信号ＶＩＮの電圧がホールドされる。なおサンプリング期間では、ダミーキャパシター用のスイッチ素子ＳＤＭを介して、ダミーキャパシターＣＤＭの他端がＶＩＮの電圧レベルに設定される。
【００７０】
またサンプリング期間では、スイッチ素子ＳＤ１〜ＳＤ４を介して、キャパシターＣＤ１〜ＣＤ４の他端がＧＮＤに設定される。
【００７１】
次に、Ａ／Ｄ変換の逐次比較期間になると、メインＤ／Ａ変換回路ＭＤＡＣのスイッチ素子ＳＳ１がオフになる。またダミーキャパシター用のスイッチ素子ＳＤＭの他端はＧＮＤに設定される。
【００７２】
そして、逐次比較用データＤ７〜Ｄ０（Ｄ［７：０］）の各ビットに基づいて、ＭＤＡＣのスイッチ素子ＳＡ１〜ＳＡ４、ＳＢ１〜ＳＢ４がスイッチ制御され、キャパシターＣＡ１〜ＣＡ４、ＣＢ１〜ＣＢ４の他端は電源電圧ＶＲＥＦ（広義には第２基準電圧）またはグランド電圧ＧＮＤ（広義には第１基準電圧）に設定される。
【００７３】
例えば逐次比較用データがＤ［７：０］＝１０００００００である場合には、Ｄ［７：０］のＭＳＢに対応するキャパシターＣＡ４の他端はＶＲＥＦに設定される。また、他のキャパシターＣＡ３〜ＣＡ１、ＣＢ４〜ＣＢ１の他端はＧＮＤに設定される。
【００７４】
また逐次比較用データがＤ［７：０］＝１０００１０００である場合には、キャパシターＣＡ４とＣＢ４の他端はＶＲＥＦに設定される。また、他のキャパシターＣＡ３〜ＣＡ１、ＣＢ３〜ＣＢ１の他端はＧＮＤに設定される。
【００７５】
またＡ／Ｄ変換の逐次比較期間になると、補正用データＳ３〜Ｓ０（Ｓ［３：０］）の各ビットに基づいて、ＳＤＡＣのスイッチ素子ＳＤ１〜ＳＤ４がスイッチ制御され、キャパシターＣＤ１〜ＣＤ４の他端はＶＲＥＦまたはＧＮＤに設定される。
【００７６】
例えば補正用データがＳ［３：０］＝１０００である場合には、キャパシターＣＤ４の他端はＶＲＥＦに設定され、他のキャパシターＣＤ３〜ＣＤ１の他端はＧＮＤに設定される。また補正用データがＳ［３：０］＝１１００である場合には、キャパシターＣＤ４、ＣＤ３の他端はＶＲＥＦに設定され、他のキャパシターＣＤ２、ＣＤ１の他端はＧＮＤに設定される。
【００７７】
この場合に補正用データＳ［３：０］は、補正対象ビットＤ［３：１］に応じて変化する。すなわち、ビットＤ［３：１］の逐次比較が始まるまではＳＤＡＣのキャパシターＣＤ１〜ＣＤ４の他端はＧＮＤに設定される。そして、ビットＤ［３：１］の逐次比較が始まると、ビットＤ［３：１］の変化に応じて補正用データＳ［３：０］が変化し、ＣＤ１〜ＣＤ４の他端はＶＲＥＦまたはＧＮＤに設定される。
【００７８】
図５の電荷再分配型のＡ／Ｄ変換回路においては、ＶＩＮのサンプリング信号（サンプリング電圧）と、Ｄ／Ａ出力信号と補正用信号（補正用電圧）の加算信号（加算電圧）との比較処理が行われる。図１の逐次比較レジスターＳＡＲには、その比較結果のデータＤＯＵＴが記憶される。
【００７９】
具体的にはサンプリング期間においては、入力信号ＶＩＮに応じた電荷がキャパシターＣＡ１〜ＣＡ４、ＣＢ１〜ＣＢ４に蓄積される。そして、このＶＩＮに応じて蓄積された電荷と、逐次比較期間において逐次比較用データＤ７〜Ｄ０及び補正用データＳ３〜Ｓ０に応じてキャパシターＣＡ１〜ＣＡ４、ＣＢ１〜ＣＢ４、ＣＤ１〜ＣＤ４に蓄積された電荷とが比較される。そして、両者の電荷が一致した時の逐次比較用データＤ７〜Ｄ０が、出力データＤＯＵＴとして逐次比較レジスターＳＡＲから出力される。
【００８０】
４．制御回路
図７に本実施形態のＡ／Ｄ変換回路の第２の詳細な構成例を示す。この構成例では、制御回路２０は、逐次比較レジスターＳＡＲ、設定回路２２、トリミング設定値レジスターＴＳＲ、補正用データ出力部２１、トリミング値出力部２３を含む。
【００８１】
なお、本実施形態は図７の構成に限定されず、その構成要素の一部を省略したり、他の構成要素を追加したりする等の種々の変形実施が可能である。例えば、設定回路２２とトリミング値出力部２３を省略し、外部のテスター等でＡ／Ｄ変換特性を測定してトリミング設定値を設定してもよい。
【００８２】
図７の構成例では、トリミング値ＤＴＲＭを変化させ、各トリミング値における逐次比較結果に基づいて最適なトリミング値を求め、そのトリミング値をトリミング設定値ＴＳとして記憶する。例えば、この動作は、Ａ／Ｄ変換回路の初期化動作（リセット動作）において行われる。そして、通常のＡ／Ｄ変換動作においては、記憶されたトリミング設定値ＴＳに基づいて補正用データＳ３〜Ｓ０（Ｓ［３：０］）を出力する。
【００８３】
以下では、図５の８ビットＤ／Ａ変換の場合を例に詳細に説明する。トリミング値出力部２３は、例えばトリミング値ＤＴＲＭ＝７，６，５，・・・，０（第１〜第ｎのトリミング値、ｎは２以上の自然数）を順次出力する。補正用データ出力部２１は、トリミング値ＤＴＲＭと補正対象ビットＤ３〜Ｄ１（Ｄ［３：１］）に基づいて、例えば下式（７）に示す補正用データＳ３〜Ｓ０を出力する。
【００８４】
【数７】
2012151561.tif 000009
【００８５】
初期化動作等においてトリミング設定値を求める場合、入力信号ＶＩＮは所定の電圧（例えば１／２ＶＲＥＦ、ＧＮＤ、ＶＲＥＦ等）に設定される。なお製品テスト時等にトリミング設定値を求める場合には、入力信号ＶＩＮとしてサイン波等を入力してもよい。比較部５０は、各トリミング値ＤＴＲＭｉ（第ｉのトリミング値、ｉはｉ≦ｎの自然数）において複数回のＡ／Ｄ変換動作を行い、複数の逐次比較結果データを求める。
【００８６】
設定回路２２は、逐次比較レジスターＳＡＲからの複数の出力データＤＯＵＴ（逐次比較結果データ）に基づいて、Ａ／Ｄ変換回路の特性を評価するための評価値を各トリミング値ＤＴＲＭｉについて算出する。例えば評価値は、後述するように、Ａ／Ｄ変換回路の有効ビット数に相関するＤＯＵＴの差分積分値である。設定回路２２は、Ａ／Ｄ変換回路の特性が最も良くなる（Ｄ／Ａ変換回路の非線形誤差が最も小さくなる）トリミング値を、評価値に基づいて判定する。そして設定回路２２は、そのトリミング値をトリミング設定値ＴＳとしてトリミング設定値レジスターＴＳＲに設定する。ＴＳは、理想的には下式（８）を満たす値である。
【００８７】
【数８】
2012151561.tif 000010
【００８８】
補正用データ出力部２１は、通常のＡ／Ｄ変換動作時には、上式（７）においてＤＴＲＭ＝ＴＳとした補正用データＳ３〜Ｓ０を出力する。このようにして、Ｄ／Ａ変換回路の非線形性誤差を最小にするトリミング設定値を設定し、Ａ／Ｄ変換回路の線形性を向上できる。
【００８９】
なお、補正用データＳ３〜Ｓ０は、上式（７）に対応する演算により求められてもよいし、各トリミング値に対応するルックアップテーブルにより求められてもよい。ルックアップテーブルの場合、トリミング値は例えばルックアップテーブルを指定する変数であってもよい。
【００９０】
図８に設定回路２２の詳細な構成例を示す。この設定回路は、記憶部２４、減算部２５、絶対値算出部２６、積算部２７、判定部２８を含む。なお本実施形態の設定回路は図８の構成に限定されず、その一部の構成要素を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。例えば記憶部２４と減算部２５を省略してもよい。
【００９１】
逐次比較レジスターＳＡＲは、１つのトリミング値ＤＴＲＭｉに対応する複数の出力データとして第１〜第ｋの出力データＤＯＵＴ１〜ＤＯＵＴｋ（ｋは自然数）を出力する。記憶部２４は、前回の出力データである第ｊの出力データ（ｊはｊ≦ｋの自然数）を記憶する。減算部２５は、今回の出力データである第ｊ＋１の出力データＤＯＵＴｊ＋１と前回の出力データＤＯＵＴｊとの差分値を、第ｊの差分値として求める。
【００９２】
絶対値算出部２６は、第ｊの差分値の絶対値を第ｊの絶対値として算出する。積算部２７は、第１〜第ｋの絶対値を積算（加算）する。積算値は、第ｉのトリミング値ＤＴＲＭｉに対応する第ｉの差分積分値（第ｉの積算値）として判定部２８に出力される。
【００９３】
判定部２８は、第１〜第ｎの差分積分値のうち最小の差分積分値を判定し、その最小の差分積分値に対応するトリミング値をトリミング設定値ＴＳとして出力する。例えば判定部２８は、第ｉの差分積分値と第ｉ−１の差分積分値を比較し、第ｉの差分積分値の方が小さい場合にトリミング設定値レジスターＴＳＲに第ｉのトリミング値を設定する。
【００９４】
このようにして、Ａ／Ｄ変換回路の特性が最も良くなるトリミング設定値ＴＳを設定できる。具体的には、Ａ／Ｄ変換回路の出力データＤＯＵＴは、ノイズや後述のコードシフトやサイン波のＶＩＮ等によって値が揺らいでいる。この揺らぎのため、出力データＤＯＵＴ１〜ＤＯＵＴｋには、図３で上述したＤ／Ａ出力電圧ＶＤＡＣのギャップの前後のコードが含まれている。そのため、ＤＯＵＴ１〜ＤＯＵＴｋの差分積分値は、Ｄ／Ａ変換回路の線形性が高いほど小さくなる。すなわち、差分積分値が最小となるトリミング設定値を設定することでＡ／Ｄ変換回路の特性を向上できる。
【００９５】
また、出力データの差分を積算することで、出力データのオフセットをキャンセルできる。差分をとらない場合、オフセットが存在すると、そのオフセットが積算されてしまう。そうすると、積算値を記憶するメモリーがオーバーフローしたり、各トリミング値に対応する積分値に差が生じにくい等の問題が生じる。この点、本実施形態によれば、差分によりオフセットがキャンセルされるため、オフセットが積算される問題が解消されている。
【００９６】
５．全差動型
図９に本実施形態のＡ／Ｄ変換回路の第３の詳細な構成例を示す。図９は、図１のＤＡＣ、比較回路１０の全差動型の場合の構成例を示すものである。このＤ／Ａ変換回路は、比較回路１０の非反転入力端子に接続されるメインＤ／Ａ変換回路ＭＤＡＣＰと、比較回路１０の反転入力端子に接続されるメインＤ／Ａ変換回路ＭＤＡＣＮを含む。また、非反転入力端子に接続されるサブＤ／Ａ変換回路ＳＤＡＣＰと、反転入力端子に接続されるサブＤ／Ａ変換回路ＳＤＡＣＮを含む。
【００９７】
非反転側（正側）のメインＭＤＡＣＰ及び反転側（負側）のメインＭＤＡＣＮの構成は、図５のメインＤ／Ａ変換回路ＭＤＡＣと同様に、キャパシターアレイ部とスイッチアレイ部を含む。そしてＭＤＡＣＰには、差動信号を構成する非反転側（正側）の入力信号ＰＩＮが入力され、ＭＤＡＣＮには、差動信号を構成する反転側（負側）の入力信号ＮＩＮが入力される。
【００９８】
そしてサンプリング期間では、ＭＤＡＣＰのノードＮ１Ｐは、スイッチ素子ＳＳ１Ｐによりコモン電圧（中間電圧）ＶＣＭに設定される。またＭＤＡＣＮのノードＮ１Ｎは、スイッチ素子ＳＳ１Ｎによりコモン電圧ＶＣＭに設定される。
【００９９】
またサンプリング期間では、ＭＤＡＣＰのスイッチ素子ＳＡ１Ｐ〜ＳＡ４Ｐ、ＳＢ１Ｐ〜ＳＢ４Ｐの一端は、差動信号の非反転側の信号ＰＩＮに接続され、ＭＤＡＣＮのスイッチ素子ＳＡ１Ｎ〜ＳＡ４Ｎ、ＳＢ１Ｎ〜ＳＢ４Ｎの一端は、差動信号の反転側の信号ＮＩＮに接続される。
【０１００】
一方、逐次比較期間では、ＭＤＡＣＰのスイッチ素子ＳＡ１Ｐ〜ＳＡ４Ｐ、ＳＢ１Ｐ〜ＳＢ４Ｐの一端は、逐次比較用データの対応するビットが「１」である場合にはＶＲＥＦに接続され、「０」である場合にはＧＮＤに接続される。
【０１０１】
これに対して、ＭＤＡＣＮのスイッチ素子ＳＡ１Ｎ〜ＳＡ４Ｎ、ＳＢ１Ｎ〜ＳＢ４Ｎの一端は、逐次比較用データの対応するビットが「１」である場合にはＧＮＤに接続され、「０」である場合にはＶＲＥＦに接続される。
【０１０２】
非反転側のサブＤ／Ａ変換回路ＳＤＡＣＰ及び反転側のサブＤ／Ａ変換回路ＳＤＡＣＮは、図５のサブＤ／Ａ変換回路ＤＡＣ２と同様に、キャパシターアレイ部とスイッチアレイ部を含む。
【０１０３】
そしてサンプリング期間では、ＳＤＡＣＰのスイッチ素子ＳＤ１Ｐ〜ＳＤ４Ｐの一端及びＳＤＡＣＮのスイッチ素子ＳＤ１Ｎ〜ＳＤ４Ｎの一端はＶＣＭに接続される。
【０１０４】
一方、逐次比較期間では、ＳＤＡＣＰのスイッチ素子ＳＤ１Ｐ〜ＳＤ４Ｐの一端は、図１０に示すように補正用データＳ［３：０］に応じてＶＲＥＦまたはＧＮＤまたはＶＣＭに接続される。ＳＤＡＣＮのスイッチ素子ＳＤ１Ｎ〜ＳＤ４Ｎの一端は、図１０に示すように補正用データＳ［３：０］に応じてＶＲＥＦまたはＧＮＤまたはＶＣＭに接続される。
【０１０５】
図９に示すように、ＭＤＡＣＰのノードＮ２Ｐに容量値Ｃｐｐの寄生容量が寄生し、ＭＤＡＣＮのノードＮ２Ｎに容量値Ｃｐｎの寄生容量が寄生しているとする。この場合、Ｄ／Ａ出力電圧ＶＤＡＣは、下式（９）で表される。ＶＩＮ＝ＰＩＮ−ＮＩＮであり、ＶＩＮは−１〜＋１に規格化されているとする。
【０１０６】
【数９】
2012151561.tif 000011
【０１０７】
図１０に示すように、サブＤ／Ａ変換回路ＳＤＡＣでは、スイッチ素子がコモン電圧ＶＣＭを基準にＶＲＥＦまたはＧＮＤに接続されることでＤ／Ａ変換が行われる。一方、メインＤ／Ａ変換回路ＭＤＡＣでは、スイッチ素子がＶＲＥＦまたはＧＮＤに接続されることでＤ／Ａ変換が行われる。そのため、ＳＤＡＣの分解能（最下位ビット）は、ＭＤＡＣの１ＬＳＢに対して（１／２）ＬＳＢとなる。すなわち、トリミング値ＤＴＲＭに対応する補正用データＳ［３：０］は下式（１０）で表される。
【０１０８】
【数１０】
2012151561.tif 000012
【０１０９】
上式（９）と（１０）より、トリミング設定値ＴＳとして下式（１１）を満たす（ほぼ一致する）値を設定することで、Ｄ／Ａ変換回路の非線形性誤差を補正できる。ＴＳの設定手法は、図８等で上述の手法と同様である。
【０１１０】
【数１１】
2012151561.tif 000013
【０１１１】
図１１に、トリミング値ＤＴＲＭの変化範囲の例を示す。図１１に示すように、ＤＴＲＭは例えば４ビットのバイナリデータＤＴＲＭ［３：０］である。ＤＴＲＭ［３：０］は、２の補数で−７〜＋７の範囲を取り得る。倍率Ｘは、Ｄ［３：１］の値に対する補正用データの倍率であり、Ｘ＝ＤＴＲＭ・２−３である。
【０１１２】
図１２（Ａ）〜図１３に、ＤＴＲＭを−７〜＋７の範囲で変化させた場合のシミュレーション結果を示す。図１２（Ａ）に示すように、Ｃｐ＝Ｃｐｐ＝Ｃｐｎ＝０ｆＦ（ｆＦ：フェムトファラッド）の場合、ＤＴＲＭ＝０のとき差分積分値が最小である。図１２（Ｂ）、図１２（Ｃ）に示すように、ＣｐがＣｐ１、Ｃｐ２（＞Ｃｐ１）と大きくなるに従って、差分積分値が最小となるＤＴＲＭが正側にシフトする。
【０１１３】
図１２（Ａ）〜図１２（Ｃ）に示すように、Ａ／Ｄ変換回路の有効ビット数ＥＮＯＢは、差分積分値に相関（ほぼ相関）している。すなわち、差分積分値が小さいほどＥＮＯＢのビット数は大きくなる。図１３に示すように、差分積分値とＥＮＯＢの関係をプロットすると、ＥＮＯＢの値が直線上に並んでおり、差分積分値とＥＮＯＢの間に相関関係があることが分かる。以上より、差分積分値が最小となるトリミング値を求めることで、ＥＮＯＢ等のＡ／Ｄ変換回路の特性を改善することが可能である。
【０１１４】
次に、上記全差動型のＡ／Ｄ変換回路の動作フローについて説明する。図１４には、トリミング設定値ＴＳを設定する処理のフローチャートを示す。
【０１１５】
図１４に示すように、処理が開始されると、ＤＴＲＭを順次出力する（Ｓ１）。ＤＴＲＭは、−７，＋７，−６，＋６，・・・，−１，＋１，０の順に１つずつ出力する。次に、任意の積分回数ｋの積分を行うループを開始する（Ｓ２）。まずｊ＝１を設定する。次に、ＰＩＮ＝ＮＩＮ＝ＶＣＭを設定してＡ／Ｄ変換を行う（Ｓ３）。
【０１１６】
次に、Ａ／Ｄ変換の出力コード（出力データ）の絶対値を算出する（Ｓ４）。次に、ｊ＝１の場合（Ｓ５、ＹＥＳ）には、出力コードの絶対値に「０」を加算し（Ｓ６）、その加算値を記憶する（Ｓ７）。次に、ｊ＜ｋの場合にはｊループを続行し（Ｓ８）、ｊをインクリメントする（ｊ＝ｊ＋１）（Ｓ２）。
【０１１７】
ｊをインクリメントした場合、例えば後述するコードシフトのコードデータを変更し、Ａ／Ｄ変換を行う（Ｓ３）。ｊ＞１の場合（Ｓ５、ＮＯ）には、記憶された加算値と出力コードとを加算し（Ｓ６）、その加算値を記憶する（Ｓ７）。ｊ＝ｋとなった場合、ｊループを終了する（Ｓ８）。このとき記憶されている加算値が、現在のトリミング値に対応する差分積分値である。
【０１１８】
次に、１つ前のＤＴＲＭに対応する差分積分値と、現在のＤＴＲＭに対応する差分積分値とを比較する（Ｓ９）。現在のＤＴＲＭに対応する差分積分値の方が小さい場合（Ｓ９、ＹＥＳ）には、現在のＤＴＲＭと差分積分値を記憶する（Ｓ１０）。なお、最初のＤＴＲＭでは、そのＤＴＲＭと差分積分値を記憶する（Ｓ１０）。現在のＤＴＲＭに対応する差分積分値の方が大きい場合（Ｓ９、ＮＯ）には、ＤＴＲＭと差分積分値を更新しない。
【０１１９】
次に、ＤＴＲＭが最終でない場合にはＤＴＲＭループを続行し（Ｓ１１）、ＤＴＲＭを次の値に変更し（Ｓ１）、ステップＳ２以降の処理を繰り返す。ＤＴＲＭが最終の場合にはＤＴＲＭループを終了し（Ｓ１１）、最終的に記憶しているトリミング値ＤＴＲＭをトリミング設定値ＴＳとし（Ｓ１２）、処理を終了する。
【０１２０】
なお上記のステップＳ４では、ＰＩＮ＝ＮＩＮ＝ＶＣＭに設定したが、本実施形態ではＰＩＮ、ＮＩＮを他の電圧に設定してもよい。また、ＰＩＮ、ＮＩＮを複数の電圧に設定し、各電圧において上記のステップＳ１〜Ｓ１２を行ってもよい。この場合、各電圧において求められたトリミング設定値に基づいて最終的なトリミング設定値（例えば平均値）を設定する。
【０１２１】
図１５に、トリミング設定値ＴＳ決定後に行う逐次比較処理の例を示す。この例は、トリミング設定値がＴＳ＝＋４（Ｘ＝０．５）に設定された場合の処理例である。
【０１２２】
図１５に示すように、シーケンス１〜８（ステップＳ２１〜Ｓ２８）において、それぞれ逐次比較用データのビットＤ７〜Ｄ０（Ｄ［７：０］）の比較動作を行う。例えばシーケンス２では、Ｄ６＝１とし、Ｄ／Ａ変換回路の出力信号と入力信号ＶＩＮとを比較する。シーケンス３に示すように、Ｄ／Ａ変換回路の出力信号よりも入力信号ＶＩＮが小さければ、逐次比較結果Ｄ６＝０を記憶する。
【０１２３】
補正用データＳ３〜Ｓ０（Ｓ［３：０］）は、上式（１０）においてＤＴＲＭ＝ＴＳ＝＋４とした場合のＳ３〜Ｓ０である。具体的には、Ｄ［３：１］＝０００であるシーケンス１〜４では、補正用データＳ［３：０］＝００００である。そして、シーケンス５においてＤ３＝１が設定されると、トリミング設定値ＴＳに応じた補正用データＳ［３：０］＝０１００が出力される。以降のシーケンス６〜８においても、Ｄ３〜Ｄ１に応じて補正用データＳ３〜Ｓ０が変化する。
【０１２４】
６．コードシフト
図１６にコードシフトを行う場合のＡ／Ｄ変換回路の構成例を示す。このＡ／Ｄ変換回路は、比較回路１０、制御回路２０、Ｄ／Ａ変換回路ＤＡＣ、コードシフトＤ／Ａ変換回路ＣＤＡＣを含む。またＡ／Ｄ変換回路は、Ｓ／Ｈ回路３０やコードデータ生成部９０を含むことができる。なお、図１等で上述の構成要素と同一の構成要素については同一の符号を付し、適宜説明を省略する。
【０１２５】
ここで、本実施形態のＡ／Ｄ変換回路は図１６の構成に限定されず、その一部の構成要素を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。例えばコードデータ生成部９０の構成要素を省略し、コードデータＣＤＡを外部から直接に入力してもよい。
【０１２６】
Ｄ／Ａ変換回路ＣＤＡＣは、コードデータＣＤＡをＤ／Ａ変換する。そしてコードデータＣＤＡに対応するコード信号ＳＣＤ（ＣＤＡをＤ／Ａ変換した信号）を出力する。ここでコードデータＣＤＡは、時間的に変化するデータ（所定タイミング毎に変化するデジタルデータ）である。具体的にはＣＤＡは、所定のデータ範囲内において、1または複数回のＡ／Ｄ変換タイミング毎に異なった値になるデータである。
【０１２７】
なおこの場合のデータ範囲は、第１のデジタルデータを上限値とし、第２のデジタルデータを下限値とする範囲である。Ａ／Ｄ変換タイミングは、例えばデジタルデータをアナログ信号に変換する各Ａ／Ｄ変換期間に対応するタイミングである。
【０１２８】
コードデータ生成部９０は、コードデータＣＤＡを生成してＤ／Ａ変換回路ＣＤＡＣに出力する。例えばコードデータ生成部９０は、所定データ範囲内において、1または複数回のＡ／Ｄ変換タイミング毎に異なった値になるコードデータＣＤＡを出力する。具体的にはコードデータ生成部９０は、逐次比較用データＲＤＡの下位ビットデータのデータ範囲内において、1または複数回のＡ／Ｄ変換タイミング毎に異なった値になるコードデータＣＤＡを出力する。
【０１２９】
そして比較回路１０は、サンプリング信号ＳＩＮとコード信号ＳＣＤの加算信号ＳＡＤＤ（加算電圧）と、Ｄ／Ａ出力信号ＤＱとを比較する処理を行う。具体的には比較回路１０は、第１の入力端子に入力される信号ＳＡＤＤと第２の入力端子に入力される信号ＤＱを比較する。なお、電荷再分配型の場合等では、比較回路１０は、信号ＳＩＮ（サンプリング電圧）と、信号ＤＱとＳＣＤの加算信号（加算電圧）とを比較する処理を行う。
【０１３０】
そして制御回路２０は、逐次比較レジスターＳＡＲからの逐次比較結果データＱＤＡ（最終的なデータ）とコードデータＣＤＡとに基づき求められる出力データＤＯＵＴを、入力信号ＶＩＮのＡ／Ｄ変換データとして出力する。例えば制御回路２０は、図１６のように信号ＳＩＮとＳＣＤの加算信号ＳＡＤＤと、信号ＤＱとの比較処理が行われる場合には、逐次比較結果データＱＤＡからコードデータＣＤＡを減算する処理を行う。一方、後述する電荷再分配型のように、信号ＳＩＮと、信号ＤＱとＳＣＤの加算信号との比較処理が行われる場合には、逐次比較結果データＱＤＡにコードデータＣＤＡを加算する処理を行う。
【０１３１】
本実施形態では、入力信号ＶＩＮの電圧とＤ／Ａ出力信号ＤＱの電圧が等しくなるように逐次比較動作を行うことで、最終的な逐次比較結果データＱＤＡが取得される。そして、取得された逐次比較結果データＱＤＡからコードデータＣＤＡを減算したデータが、入力信号ＶＩＮをＡ／Ｄ変換したデータＤＯＵＴとして出力される。
【０１３２】
以上の実施形態によれば、１または複数のＡ／Ｄ変換タイミング毎にコードデータＣＤＡが更新されるため、同じ入力信号ＶＩＮが入力される場合であっても逐次比較用データが異なる値となる。図３に示すように、逐次比較用データＤ［７：０］が変わることで、Ａ／Ｄ変換タイミングに応じてＤ／Ａ出力電圧ＶＤＡＣに含まれる非線形誤差（ギャップ）が変わる。このようにして、コードシフト手法を利用することで、上述の差分積分値による非線形誤差の評価が可能になる。
【０１３３】
また本実施形態によれば、Ａ／Ｄ変換特性を向上することが可能になる。この点について、Ａ／Ｄ変換回路の第２の比較例を用いて説明する。第２の比較例ではコードデータ生成部９０やコードシフトＤ／Ａ変換回路ＣＤＡＣは設けられていない。そしてこの第２の比較例では、図１７（Ａ）に示すように、例えばＤＮＬの誤差等が原因で特定のコードでミッシングコードが発生する。例えばＤＮＬが１ＬＳＢを超えると、出力コードが存在しないコードが発生するというミッシングコードの現象が生じる。
【０１３４】
この点、本実施形態によれば、時間的に変化するコードデータＣＤＡの信号ＳＣＤを、サンプリング信号ＳＩＮに加算することで、図１７（Ｂ）に示すようなコードシフトが行われる。なお図１７（Ｂ）の実線はコードシフト後の特性を表すものであり、破線はコードシフト前の特性を表すものである。すなわち長い時間範囲で見ると、図１７（Ｃ）に示すようにＤＮＬやＩＮＬが改善され、ミッシングコードの現象が生じない良好な特性を得ることができる。すなわち、ある特定のコードで発生していたＤＮＬ特性の悪化（ミッシングコード）を、時間的に変化するコードデータＣＤＡにより周囲のコードに拡散させることで、特性の改善を図っている。
【０１３５】
例えば、ミッシングコードが発生しているコードに対応する電圧をＡ／Ｄ変換する場合を考える。コードシフトを行わない場合、この入力電圧周辺では非線形な変換が行われてしまう。これに対して、ある値だけコードシフトを行った場合、上記の入力電圧周辺では、線形性が良い変換が行われる。つまり、さまざまな値でコードシフトさせることで、あるコードシフト値では非線形であるが、大半のコードシフト値では線形な変換が行われる。最終的に、コードシフトを行うことで、本来ミッシングコードが発生している入力電圧においても比較的線形な変換が行われるようになる。
【０１３６】
以上のように、本実施形態によれば、コードデータＣＤＡを発生して加算するという簡
素な処理により、ミッシングコードの発生を防止し、Ａ／Ｄ変換回路のＤＮＬやＩＮＬの特性を改善することに成功している。
【０１３７】
図１８に本実施形態のＡ／Ｄ変換回路の第４の詳細な構成例を示す。この構成例では、メインＤ／Ａ変換回路ＭＤＡＣ、サブＤ／Ａ変換回路ＳＤＡＣ、比較回路１０を含む。このＭＤＡＣ、ＳＤＡＣ、比較回路１０は、図１７のＤＡＣ、ＣＤＡＣ、比較回路１０の詳細な構成例を示すものである。ＭＤＡＣ、ＳＤＡＣは電荷再分配型のＤ／Ａ変換回路により構成される。なお図１等で上述の構成要素と同一の構成要素については同一の符号を付し、適宜説明を省略する。
【０１３８】
ここでコードシフト手法を図１等で上述の実施形態に適用する場合、図１に示すサブＤ／Ａ変換回路ＳＤＡＣのノードＮ３にコードシフトＤ／Ａ変換回路ＣＤＡＣが接続される。また図１８の構成例を図１６のＡ／Ｄ変換回路に適用する場合、図１６に示すＣＤＡＣのコード信号ＳＣＤは、図１８に示すＳＤＡＣの出力信号に相当する。
【０１３９】
サブＤ／Ａ変換回路ＳＤＡＣは、第１のノードＮ１（比較ノード）と第３のノードＮ３との間に設けられる第２の直列キャパシターＣＳ２を含む。またＳＤＡＣは、ノードＮ３に接続されるコードシフトＤ／Ａ変換回路ＣＤＡＣを含む。コードシフトＤ／Ａ変換回路ＣＤＡＣは、第４のキャパシターアレイ部４３と第４のスイッチアレイ部５３を含む。
【０１４０】
ＣＤＡＣの第４のキャパシターアレイ部４３は、複数のキャパシターＣＣ１〜ＣＣ４を含む。これらのキャパシターＣＣ１〜ＣＣ４は、その一端が第３のノードＮ３に接続される。キャパシターＣＣ１〜ＣＣ４はバイナリで重み付けされており、例えばＣＣ１、ＣＣ２、ＣＣ３、ＣＣ４の容量値は、４ビットの場合にはＣ、２Ｃ、４Ｃ、８Ｃになっている。
【０１４１】
ＣＤＡＣの第４のスイッチアレイ部５３は、複数のスイッチ素子ＳＣ１〜ＳＣ４を含む。これらのスイッチ素子ＳＣ１〜ＳＣ４は、第４のキャパシターアレイ部４３のキャパシターＣＣ１〜ＣＣ４の他端に接続される。そしてスイッチ素子ＳＣ１〜ＳＣ４は、コードデータＣＤＡに基づきスイッチ制御される。
【０１４２】
具体的には８ビットのＡ／Ｄ変換の場合には、逐次比較用データＲＤＡの下位の４ビットのデータ範囲内において、コードデータＣＤＡを変化させる。このときＭＤＡＣのスイッチアレイ部５２のスイッチ素子ＳＢ１〜ＳＢ４も、逐次比較用データＲＤＡの下位の４ビットのデータによりスイッチ制御される。このように、コードデータＣＤＡを変化させる範囲を、ＭＤＡＣのスイッチ素子ＳＢ１〜ＳＢ４をスイッチ制御する逐次比較用データＲＤＡのデータ範囲内に設定することで、ミッシングコードの発生を効果的に防止できる。
【０１４３】
なお、Ｄ／Ａ変換回路ＭＤＡＣの最小分解能（ＬＳＢに相当する電圧、量子化電圧）をＲＳ１とし、Ｄ／Ａ変換回路ＳＤＡＣの最小分解能をＲＳ２としたとする。この場合に図１８ではＲＳ２＝ＲＳ１になっている。具体的には例えば直列キャパシターＣＳ１とＣＳ２の容量値は同一（ほぼ同一）になっており、ＭＤＡＣのＬＳＢに相当するキャパシターＣＢ１の容量値と、ＳＤＡＣのＬＳＢに相当するキャパシターＣＣ１の容量値も同一（ほぼ同一）になっている。すなわちＳＤＡＣは、ＭＤＡＣの最小分解能ＲＳ１（ＬＳＢ）未満のノイズ電圧ではなく、ノイズ電圧よりも大きなコード電圧を出力している。このようにすることで図１７（Ｂ）に示すようなコードシフトを実現できる。なおＲＳ２＝ＲＳ１には限定されず、ＲＳ２≧ＲＳ１であってもよい。
【０１４４】
次に、本実施形態の動作について詳細に説明する。入力信号ＶＩＮのサンプリング期間では、スイッチ素子ＳＣ１〜ＳＣ４を介して、キャパシターＣＣ１〜ＣＣ４の他端がＧＮＤに設定される。
【０１４５】
次に、Ａ／Ｄ変換の逐次比較期間になると、コードデータＣＤＡの各ビットに基づいて、ＣＤＡＣのスイッチ素子ＳＣ１〜ＳＣ４がスイッチ制御され、キャパシターＣＣ１〜ＣＣ４の他端はＶＲＥＦ又はＧＮＤに設定される。
【０１４６】
例えばコードデータがＣＤＡ＝１０００である場合には、キャパシターＣＣ４の他端はＶＲＥＦに設定され、他のキャパシターＣＣ３〜ＣＣ１の他端はＧＮＤに設定される。またコードデータがＣＤＡ＝１１００である場合には、キャパシターＣＣ４、ＣＣ３の他端はＶＲＥＦに設定され、他のキャパシターＣＣ２、ＣＣ１の他端はＧＮＤに設定される。
【０１４７】
７．電子機器
図１９に本実施形態のＡ／Ｄ変換回路を含む電子機器の構成例を示す。この電子機器は、センサー５１０、検出回路５２０、Ａ／Ｄ変換回路５３０、処理部５４０を含む。なおこれらの一部の構成要素を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。例えば検出回路５２０、Ａ／Ｄ変換回路５３０、処理部５４０は集積回路装置により実現できる。
【０１４８】
図１９の電子機器としては、例えば生体計測機器（脈拍計、歩数計等）、携帯型情報端末、映像機器（デジタルカメラ、ビデオカメラ）、時計などの種々の機器を想定できる。
【０１４９】
センサー５１０は、ジャイロセンサー、加速度センサー、フォトセンサー、圧力センサー等であって、電子機器の用途に応じた様々なセンサーが用いられる。検出回路５２０はセンサー５１０から出力されるセンサー信号を増幅して、所望信号を抽出する。またＡ／Ｄ変換回路５３０は検出回路５２０からの検出信号（所望信号）をデジタルデータに変換して、処理部５４０へ出力する。
【０１５０】
処理部５４０は、Ａ／Ｄ変換回路５３０からのデジタルデータに対して必要なデジタル信号処理を実行する。また処理部５４０は、検出回路５２０のゲイン制御等を行ってもよい。ここで処理部５４０で行われるデジタル信号処理としては、センサー信号から適正な所望信号を抽出するための高速フーリエ変換等の種々の処理を想定できる。
【０１５１】
なお、上記のように本実施形態について詳細に説明したが、本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本発明の範囲に含まれるものとする。例えば、明細書または図面において、少なくとも一度、より広義または同義な異なる用語と共に記載された用語は、明細書または図面のいかなる箇所においても、その異なる用語に置き換えることができる。またＤ／Ａ変換回路、比較回路、制御回路、電子機器等の構成、動作も本実施形態で説明したものに限定に限定されず、種々の変形実施が可能である。
【符号の説明】
【０１５２】
１０  比較回路、２０  制御回路、２１  補正用データ出力部、２２  設定回路、
２３  トリミング値出力部、２４  記憶部、２５  減算部、２６  絶対値算出部、
２７  積算部、２８  判定部、３０  Ｓ／Ｈ回路、４１  第１のキャパシターアレイ部、
４２  第２のキャパシターアレイ部、４３  第４のキャパシターアレイ部、
４４  第３のキャパシターアレイ部、５０  比較部、５１  第１のスイッチアレイ部、
５２  第２のスイッチアレイ部、５３  第４のスイッチアレイ部、
５４  第３のスイッチアレイ部、９０  コードデータ生成部、５１０  センサー、
５２０  検出回路、５３０  Ａ／Ｄ変換回路、５４０  処理部、
ＣＡ１〜ＣＡ４  キャパシター、ＣＢ１〜ＣＢ４  キャパシター、
ＣＣ１〜ＣＣ４  キャパシター、ＣＤ１〜ＣＤ４  キャパシター、
ＣＤＡ  コードデータ、ＣＤＡＣ  トリミングＤ／Ａ変換回路、
ＣＤＭ  ダミーキャパシター、ＣＰＱ  比較結果信号、
ＣＳ１  第１の直列キャパシター、ＣＳ２  第２の直列キャパシター、
Ｃｐ，Ｃｐｎ，Ｃｐｐ  寄生容量、Ｄ０〜Ｄ７  逐次比較用データ、
Ｄ０〜Ｄ３  下位ビット、Ｄ４〜Ｄ７  上位ビット、ＤＡＣ  Ｄ／Ａ変換回路、
ＤＡＣ１  第１のＤ／Ａ変換回路、ＤＡＣ２  第２のＤ／Ａ変換回路、
ＤＯＵＴ  出力データ、ＤＱ  Ｄ／Ａ出力信号、ＤＴＲ  補正用データ、
ＤＴＲＭ  トリミング値、ＧＮＤ  グランド電圧、ＭＤＡＣ  メインＤ／Ａ変換回路、
ＭＤＱ  メインＤ／Ａ出力信号、Ｎ１  第１のノード、Ｎ２  第２のノード、
Ｎ３  第３のノード、ＱＤＡ  逐次比較結果データ、ＲＤＡ  逐次比較用データ、
Ｓ０〜Ｓ３  補正用データ、ＳＡ１〜ＳＡ４  スイッチ素子、ＳＡＤＤ  加算信号、
ＳＡＲ  逐次比較レジスター、ＳＢ１〜ＳＢ４  スイッチ素子、
ＳＣ１〜ＳＣ４  スイッチ素子、ＳＣＤ  コード信号、ＳＤ１〜ＳＤ４  スイッチ素子、
ＳＤＡＣ  サブＤ／Ａ変換回路、ＳＤＭ  スイッチ素子、ＳＤＱ  補正用信号、
ＳＩＮ  サンプリング信号、ＳＳ１  スイッチ素子、
ＴＤＡＣ  トリミングＤ／Ａ変換回路、ＴＳ  トリミング設定値、
ＴＳＲ  トリミング設定値レジスター、ＶＣＭ  コモン電圧、ＶＤＡＣ  出力電圧、
ＶＩＮ  入力信号、ＶＲＥＦ  電源電圧、Ｘ  倍率
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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