(57)【要約】【課題】メモリセル領域に埋め込みゲート電極を有し、周辺回路領域にプレーナ型ゲート電極と貫通電極を有する半導体装置の製造方法を提供する。【解決手段】本発明の半導体装置の製造方法は、半導体基板５０のメモリセル領域の溝部内に第一のゲート絶縁膜を介して、ワード線を埋め込み形成する工程と、周辺回路領域の前記半導体基板５０上に、第二のゲート絶縁膜を介して周辺ゲート電極を形成する工程と、前記半導体基板５０の主面上に層間絶縁膜と金属膜とを形成したのちに、前記金属膜をパターニングして、前記メモリセル領域の容量コンタクトパッドと前記周辺回路領域の局所配線１２７とを同時に形成する工程と、前記局所配線１２７の下面１２７ａ側を露出する開口１５１を形成したのちに導電体を充填することにより貫通プラグを形成する工程と、を採用する。【選択図】図５８
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【特許請求の範囲】
【請求項１】
メモリセルが形成されたメモリセル領域と、前記メモリセル領域を囲むように形成された周辺回路領域と、を有する半導体装置であって、
半導体基板と、
前記半導体基板の前記メモリセル領域に形成された複数の溝部に、第一のゲート絶縁膜を介して前記半導体基板と対向し、前記半導体基板の主面よりも下方に位置するように埋め込まれたワード線と、
前記周辺回路領域の前記半導体基板の主面上に、第二のゲート絶縁膜を介して形成されたゲート電極と、
前記半導体基板の主面上を覆うように設けられた層間絶縁膜と、
前記メモリセル領域の前記層間絶縁膜上に配置された金属膜からなる容量コンタクトパッドと、
前記周辺回路領域の前記層間絶縁膜上に配置された前記金属膜からなる局所配線と、
前記周辺回路領域の前記半導体基板と前記層間絶縁膜とを貫通し、前記局所配線の底面と接続するように形成された貫通プラグと、を具備してなることを特徴とする半導体装置。
【請求項２】
前記メモリセル領域に配置され、前記容量コンタクトパッドの上面と接続するキャパシタと、
前記局所配線および前記容量コンタクトパッドを覆い、前記キャパシタを埋設する絶縁層を含むキャパシタ形成層と、
前記キャパシタ形成層上に形成され、金属配線を埋設する絶縁層を含む配線形成層と、
バンプとコンタクトプラグと前記貫通プラグとを含む貫通電極を有し、
前記バンプが前記配線形成層上に突出するように形成され、
前記コンタクトプラグが、前記キャパシタ形成層と前記配線形成層とを貫通し、前記バンプと前記局所配線とを接続するように形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記コンタクトプラグが、前記周辺回路領域上に配置された前記金属配線層を介して前記バンプと前記局所配線とを接続していることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記半導体基板を貫通するとともに前記貫通プラグの側面を囲むように形成された、隣接する前記貫通電極同士を絶縁する絶縁体からなる部材を有することを特徴とする請求項１乃至３のいずれか一項に記載の半導体装置。
【請求項５】
前記半導体基板の下面側に突出する前記貫通プラグの突出部と、
前記半導体基板の下面側を覆うように形成された裏面絶縁膜と、を有し、
前記貫通プラグの突出部が、前記裏面絶縁膜を介して前記半導体基板の下面側と対向する領域を備えていることを特徴とする請求項１乃至４のいずれか一項に記載の半導体装置。
【請求項６】
前記貫通プラグが、
銅バンプと、
前記銅バンプの側面および前記銅バンプが前記局所配線と対向する上面を覆うシード膜と、
前記銅バンプの前記半導体基板から突出している下面を覆う金属膜を有することを特徴とする請求項１乃至５のいずれか一項に記載の半導体装置。
【請求項７】
前記周辺回路領域に、
前記ゲート電極であるＰ型の第一のゲート電極を有する第一のＭＯＳトランジスタと、
前記ゲート電極であるＮ型の第二のゲート電極を有する第二のＭＯＳトランジスタと、を具備し、
前記局所配線が前記第一および第二のＭＯＳトランジスタの少なくともいずれか一方と電気的に接続していることを特徴とする請求項１乃至６のいずれか一項に記載の半導体装置。
【請求項８】
前記周辺回路領域に、
前記ゲート電極であるＰ型の第一のゲート電極を有する第一のＭＯＳトランジスタと、
前記ゲート電極であるＮ型の第二のゲート電極を有する第二のＭＯＳトランジスタと、を具備し、
前記局所配線が前記第一および第二のＭＯＳトランジスタの少なくともいずれか一方と電気的に接続していることを特徴とする請求項１乃至６のいずれか一項に記載の半導体装置。
【請求項９】
メモリセルを備えたメモリセル領域と前記メモリセル領域を囲むように形成された周辺回路領域とを有する半導体装置の製造方法であって、
半導体基板のメモリセル領域に複数の溝部を形成する工程と、
前記溝部の内壁を覆う第一のゲート絶縁膜を形成する工程と、
前記第一のゲート絶縁膜上にセルゲート電極膜を堆積し、前記溝部内において前記半導体基板の主面よりも前記セルゲート電極膜の上面が下方に位置するように前記セルゲート電極膜の一部を除去する工程と、
前記溝部内の前記セルゲート電極膜上に絶縁膜を堆積して前記セルゲート電極膜からなるワード線を埋め込む工程と、
前記周辺回路領域の前記半導体基板の主面上に、第二のゲート絶縁膜を介して周辺ゲート電極を形成する工程と、
前記半導体基板の前記主面上を覆う層間絶縁膜を形成する工程と、
前記層間絶縁膜上に金属膜を形成する工程と、
前記金属膜をパターニングして、前記メモリセル領域に配置された容量コンタクトパッドと前記周辺回路領域に配置された局所配線を同時に形成する工程と、
前記半導体基板と前記層間絶縁膜とを貫通し前記局所配線の下面側を露出する開口を形成する工程と、
前記開口に導電体を充填することにより、前記局所配線に接続する貫通プラグを形成する工程と、を有することを特徴とする半導体装置の製造方法。
【請求項１０】
前記局所配線と前記容量コンタクトパッドを同時に形成する工程と前記貫通プラグを形成する工程との間に、
前記層間絶縁膜上を覆うキャパシタ形成層を絶縁膜で形成する工程と、
前記メモリセル領域の前記キャパシタ形成層内に埋め込まれ、前記容量コンタクトパッドに接続するキャパシタを形成する工程と、
前記キャパシタ形成層上を覆い、内部に金属配線層を埋設した配線形成層を絶縁膜で形成する工程と、
前記配線形成層と前記キャパシタ形成層を貫通して、前記局所配線の上面と接続するコンタクトプラグを前記周辺回路領域に形成する工程と、
前記配線形成層上に突出するように、前記コンタクトプラグに接続するバンプを形成する工程と、を具備してなることを特徴とする請求項９に記載の半導体装置の製造方法。
【請求項１１】
複数の溝部を形成する工程の前に、
前記貫通プラグの側面を囲む位置に第一の溝を形成する工程と、
前記第一の溝に絶縁体を充填する工程を具備し、
前記バンプを形成する工程と前記開口を形成する工程の間に、前記半導体基板の裏面をバックグラインドして、前記第一の溝に充填した前記絶縁体の底部を露出させる工程を具備していることを特徴とする請求項１０に記載の半導体装置の製造方法。
【請求項１２】
前記絶縁体の底部を露出させる工程と前記開口を形成する工程の間に、前記半導体基板の下面を覆うように窒化シリコンからなる裏面絶縁膜を形成し、
前記貫通プラグを形成する工程において、前記開口を充填するとともに前記裏面絶縁膜を覆うように前記導電体を堆積した後にパターニングすることにより、前記半導体基板の下面側に突出し、前記裏面絶縁膜を介して前記半導体基板の下面側の一部と対向する領域を有する前記貫通プラグの突出部を形成することを特徴とする請求項１１に記載の半導体装置の製造方法。
【請求項１３】
前記貫通プラグを形成する工程が、
前記開口内壁面を覆うように、チタンと銅とを含有するシード膜を形成する工程と、
前記シード膜を介して前記開口内を銅で充填することにより、銅バンプを形成する工程と、
前記銅バンプの下面を覆うように金属膜を形成する工程と、からなることを特徴とする請求項９乃至１２のいずれか一項に記載の半導体装置の製造方法。
【請求項１４】
前記周辺ゲート電極を形成する工程において、前記周辺回路領域の前記半導体基板の主面上に、第二のゲート絶縁膜を介してポリシリコン膜を下層に有する周辺ゲート電極膜を形成する工程と、
前記ポリシリコン膜の第一の領域にＰ型不純物を導入し、前記ポリシリコン膜の第二の領域にＮ型不純物を導入する工程と、
前記周辺ゲート電極膜をパターニングすることにより、前記ゲート電極である第一のゲート電極を前記第一の領域を含むように形成し、前記ゲート電極である第二のゲート電極を前記第二の領域を含むように形成する工程とを、備えたことを特徴とする請求項９乃至１３のいずれか一項に記載の半導体装置の製造方法。
【請求項１５】
前記ワード線の一部をゲート電極として使用するセルトランジスタを形成する工程をさらに備え、
前記ポリシリコン膜を前記メモリセル領域と前記周辺回路領域を覆うように堆積した後に、前記周辺ゲート電極膜をパターニングするのと同時に前記セルトランジスタのソース・ドレイン領域のいずれか一方に接続するビット配線を形成することを特徴とする請求項１４に記載の半導体装置の製造方法。
【請求項１６】
請求項１乃至８のいずれか一項に記載の半導体装置を備えていることを特徴とするデータ処理システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置及びその製造方法、並びにデータ処理システムに関する。
【背景技術】
【０００２】
近年、半導体装置の大容量化に伴い、ＤＲＡＭ等の半導体メモリを高密度に実装する技術の開発が進んでいる。限られた実装面積で大容量なメモリを実現する技術として、一つの半導体パッケージにおいて、複数のＤＲＡＭを積層搭載し、ＤＲＡＭ間を貫通電極により電気的に接続するものが知られている（特許文献１、２、３）。
また、多数のＭＯＳトランジスタをメモリセル領域に集積させることにより、半導体装置を微細化させる方法も知られているが、隣接するＭＯＳトランジスタ同士の距離も短くなるため、隣接するＭＯＳトランジスタ同士の距離も短くなる。このため、ＭＯＳトランジスタのゲート長も短くなり、短チャネル効果の抑制が困難となる。このため、所望のトランジスタ特性が得られなくなってきている。
このような、ＭＯＳトランジスタの短チャネル効果の問題を回避するために、半導体基板内に形成した溝にゲート電極が埋め込まれた構成のトレンチゲート型のトランジスタが採用されている（特許文献４）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００９−２７７７１９号公報
【特許文献２】特開２００９−１１１０６１号公報
【特許文献３】特開２００６−３３９４７６号公報
【特許文献４】特開２００８−２５１９６４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
従来のトレンチゲート型のトランジスタを用いたＤＲＡＭ（Dynamic Random Access Memory）のメモリセルでは、ゲート電極の一部が半導体基板の主面より突出した構成となっている。そのため、ゲート電極の上層に設けられた、ビット配線等の配線層と半導体基板との間に設けられたコンタクトプラグの長さを抑えることができない。また、ゲート電極をワード線として用いるとともに、ワード線に交差する方向に配設するビット線から構成されるＤＲＡＭにおいては、コンタクトプラグを隣接するワード線同士の間に形成しなければならない。そのため、ワード線同士の間隔の縮小に伴い、コンタクトプラグと半導体基板との接触面積も縮小する。そのため、コンタクトプラグ形成が困難であり、また、コンタクトプラグを介しての接続抵抗が高くなるという問題があった。
また、このように微細なコンタクトプラグ形成の困難さが、ＤＲＡＭの微細化の大きな障害となっていた。
【０００５】
そこで、上記コンタクトプラグの形成を容易にするとともに、ＭＯＳトランジスタの短チャネル効果の問題を回避する目的で、ゲート電極として機能するワード線を半導体基板内に形成した溝部に埋め込み、更に、溝部内側のワード線上部を絶縁膜で埋め込んだ構成の埋め込みゲート型ＭＯＳトランジスタが検討されている。埋め込みゲート型ＭＯＳトランジスタは、ゲート電極（ワード線）が半導体基板内に埋め込まれた構成である。このため、メモリセルを構成する配線として半導体基板表面より上方に位置するものはビット線のみとなる。このため、埋め込みゲート型ＭＯＳトランジスタを有する半導体装置の製造方法は、メモリセル形成工程におけるコンタクトプラグの加工の困難さを軽減できる。
【０００６】
しかし、周辺回路領域に埋め込みゲート型ＭＯＳトランジスタを形成すると、オン電流が低下するという問題が生じる。そのため、新規の構造を有するＤＲＡＭとして、メモリセル領域に埋め込みゲート型ＭＯＳトランジスタを形成し、周辺回路領域に、従来のプレーナ型ゲート電極を形成することが望ましいとされている。
【０００７】
しかし、本願発明者が、上記の新規の構造を有するＤＲＡＭに貫通電極を形成する方法について研究したところ、新規の構造を有するＤＲＡＭの製造方法と貫通電極の製造方法との整合性が非常に悪いことが明らかになった。たとえば、貫通電極を、特許文献１、２に示される従来の方法で上記の新規の構造を有するＤＲＡＭに形成すると、メモリセル領域の形成工程と、周辺回路領域の形成工程との整合性が非常に悪く、従来の貫通電極の製造方法を、上記の新規の構造を有するＤＲＡＭの製造方法に適用することができない。これは、上記の新規の構造を有するＤＲＡＭの製造方法が複雑であり、従来のＤＲＡＭの製造方法と大きく異なるためである。
【０００８】
具体的には、例えば、特許文献２に記載の方法では、メモリセルの形成工程を利用して同時に形成した導電体（パッド）を用いて貫通電極の形成を行っている。このような構造を、上述の新規の構造を有するメモリセルと同時に形成することは困難である。また、製造工程を追加してこのような構造を形成することは可能であるが、製造コストが大幅に増加する。このため、上述の新規の構造を有するＤＲＡＭの形成方法として、特許文献２に記載の方法は用いることができない。また、特許文献２に記載の方法のように、コンタクトパッドとして導電性ポリシリコンを用いると、接続抵抗が増加して電気特性が低下するといった問題が生じる。
【課題を解決するための手段】
【０００９】
本発明の半導体装置の製造方法は、メモリセルを備えたメモリセル領域と前記メモリセル領域を囲むように形成された周辺回路領域とを有する半導体装置の製造方法であって、半導体基板のメモリセル領域に複数の溝部を形成する工程と、前記溝部の内壁を覆う第一のゲート絶縁膜を形成する工程と、前記第一のゲート絶縁膜上にセルゲート電極膜を堆積し、前記溝部内において前記半導体基板の主面よりも前記セルゲート電極膜の上面が下方に位置するように前記セルゲート電極膜の一部を除去する工程と、前記溝部内の前記セルゲート電極膜上に絶縁膜を堆積して前記セルゲート電極膜からなるワード線を埋め込む工程と、前記周辺回路領域の前記半導体基板の主面上に、第二のゲート絶縁膜を介して周辺ゲート電極を形成する工程と、前記半導体基板の前記主面上を覆う層間絶縁膜を形成する工程と、前記層間絶縁膜上に金属膜を形成する工程と、前記金属膜をパターニングして、前記メモリセル領域に配置された容量コンタクトパッドと前記周辺回路領域に配置された局所配線を同時に形成する工程と、前記半導体基板と前記層間絶縁膜とを貫通し前記局所配線の下面側を露出する開口を形成する工程と、前記開口に導電体を充填することにより、前記局所配線に接続する貫通プラグを形成する工程と、を有することを特徴とする。
【発明の効果】
【００１０】
本発明の半導体装置の製造方法によれば、層間絶縁膜上に金属膜を形成した後にパターニングすることにより、メモリセル領域の容量コンタクトパッドと前記周辺回路領域の局所配線とを同時に形成できる。また、前記局所配線を露出する開口を形成して、導電体を充填することにより、前記局所配線に直接接続する貫通プラグを容易に形成できる。このため、メモリセル領域の埋め込みゲート型ＭＯＳトランジスタと、周辺回路領域のプレーナ型ゲート電極とを同時に形成する製造方法において、製造工程の増加を抑制して、貫通プラグを備えた貫通電極を形成することができる。また、局所配線を開口形成の際のエッチングのストッパーとして用いることにより、局所配線に直接接続する貫通プラグを形成できる。このため、局所配線と貫通プラグとの間の接続抵抗を抑えることができる。
【図面の簡単な説明】
【００１１】
【図１】本発明を適用した半導体装置を模式的に示す平面図である。
【図２】本発明方法により形成された半導体装置を備えたメモリセルの配線構造などの一部要素の一例を示す平面図である。
【図３Ａ】本発明を適用した一実施形態である半導体装置を説明するための断面図であって、図２中に示すＡ−Ａ’線に沿った断面図である。
【図３Ｂ】本発明を適用した一実施形態である半導体装置を説明するための断面図であって、図２中に示すＢ−Ｂ’線に沿った断面図である。
【図４】本発明を適用した一実施形態である半導体装置を説明するための断面模式図である。
【図５】本発明を適用した一実施形態である半導体装置の製造方法を説明するための工程断面図である。
【図６】本発明を適用した一実施形態である半導体装置の製造方法を説明するための工程断面図である。
【図７Ａ】本発明を適用した一実施形態である半導体装置を説明するための断面図であって、図２中に示すＡ−Ａ’線に沿った断面図である。
【図７Ｂ】本発明を適用した一実施形態である半導体装置を説明するための断面図であって、図２中に示すＢ−Ｂ’線に沿った断面図である。
【図８】本発明を適用した一実施形態である半導体装置の製造方法を説明するための工程断面図である。
【図９Ａ】本発明を適用した一実施形態である半導体装置を説明するための断面図であって、図２中に示すＡ−Ａ’線に沿った断面図である。
【図９Ｂ】本発明を適用した一実施形態である半導体装置を説明するための断面図であって、図２中に示すＢ−Ｂ’線に沿った断面図である。
【図１０】本発明を適用した一実施形態である半導体装置の製造方法を説明するための工程断面図である。
【図１１Ａ】本発明を適用した一実施形態である半導体装置を説明するための断面図であって、図２中に示すＡ−Ａ’線に沿った断面図である。
【図１１Ｂ】本発明を適用した一実施形態である半導体装置を説明するための断面図であって、図２中に示すＢ−Ｂ’線に沿った断面図である。
【図１２】本発明を適用した一実施形態である半導体装置の製造方法を説明するための工程断面図である。
【図１３】本発明を適用した一実施形態である半導体装置の製造方法を説明するための工程断面図である。
【図１４Ａ】本発明を適用した一実施形態である半導体装置を説明するための断面図であって、図２中に示すＡ−Ａ’線に沿った断面図である。
【図１４Ｂ】本発明を適用した一実施形態である半導体装置を説明するための断面図であって、図２中に示すＢ−Ｂ’線に沿った断面図である。
【図１５】本発明を適用した一実施形態である半導体装置の製造方法を説明するための工程断面図である。
【図１６Ａ】本発明を適用した一実施形態である半導体装置を説明するための断面図であって、図２中に示すＡ−Ａ’線に沿った断面図である。
【図１６Ｂ】本発明を適用した一実施形態である半導体装置を説明するための断面図であって、図２中に示すＢ−Ｂ’線に沿った断面図である。
【図１７】本発明を適用した一実施形態である半導体装置の製造方法を説明するための工程断面図である。
【図１８Ａ】本発明を適用した一実施形態である半導体装置を説明するための断面図であって、図２中に示すＡ−Ａ’線に沿った断面図である。
【図１８Ｂ】本発明を適用した一実施形態である半導体装置を説明するための断面図であって、図２中に示すＢ−Ｂ’線に沿った断面図である。
【図１９】本発明を適用した一実施形態である半導体装置の製造方法を説明するための工程断面図である。
【図２０Ａ】本発明を適用した一実施形態である半導体装置を説明するための断面図であって、図２中に示すＡ−Ａ’線に沿った断面図である。
【図２０Ｂ】本発明を適用した一実施形態である半導体装置を説明するための断面図であって、図２中に示すＢ−Ｂ’線に沿った断面図である。
【図２１Ａ】本発明を適用した一実施形態である半導体装置を説明するための断面図であって、図２中に示すＡ−Ａ’線に沿った断面図である。
【図２１Ｂ】本発明を適用した一実施形態である半導体装置を説明するための断面図であって、図２中に示すＢ−Ｂ’線に沿った断面図である。
【図２２】本発明を適用した一実施形態である半導体装置の製造方法を説明するための工程断面図である。
【図２３Ａ】本発明を適用した一実施形態である半導体装置を説明するための断面図であって、図２中に示すＡ−Ａ’線に沿った断面図である。
【図２３Ｂ】本発明を適用した一実施形態である半導体装置を説明するための断面図であって、図２中に示すＢ−Ｂ’線に沿った断面図である。
【図２４Ａ】本発明を適用した一実施形態である半導体装置を説明するための断面図であって、図２中に示すＡ−Ａ’線に沿った断面図である。
【図２４Ｂ】本発明を適用した一実施形態である半導体装置を説明するための断面図であって、図２中に示すＢ−Ｂ’線に沿った断面図である。
【図２５】本発明を適用した一実施形態である半導体装置の製造方法を説明するための工程断面図である。
【図２６】本発明を適用した一実施形態である半導体装置の製造方法を説明するための工程断面図である。
【図２７Ａ】本発明を適用した一実施形態である半導体装置を説明するための断面図であって、図２中に示すＡ−Ａ’線に沿った断面図である。
【図２７Ｂ】本発明を適用した一実施形態である半導体装置を説明するための断面図であって、図２中に示すＢ−Ｂ’線に沿った断面図である。
【図２８】本発明を適用した一実施形態である半導体装置の製造方法を説明するための工程断面図である。
【図２９Ａ】本発明を適用した一実施形態である半導体装置を説明するための断面図であって、図２中に示すＡ−Ａ’線に沿った断面図である。
【図２９Ｂ】本発明を適用した一実施形態である半導体装置を説明するための断面図であって、図２中に示すＢ−Ｂ’線に沿った断面図である。
【図３０】本発明を適用した一実施形態である半導体装置の製造方法を説明するための工程断面図である。
【図３１Ａ】本発明を適用した一実施形態である半導体装置を説明するための断面図であって、図２中に示すＡ−Ａ’線に沿った断面図である。
【図３１Ｂ】本発明を適用した一実施形態である半導体装置を説明するための断面図であって、図２中に示すＢ−Ｂ’線に沿った断面図である。
【図３２】本発明を適用した一実施形態である半導体装置の製造方法を説明するための工程断面図である。
【図３３Ａ】本発明を適用した一実施形態である半導体装置を説明するための断面図であって、図２中に示すＡ−Ａ’線に沿った断面図である。
【図３３Ｂ】本発明を適用した一実施形態である半導体装置を説明するための断面図であって、図２中に示すＢ−Ｂ’線に沿った断面図である。
【図３４】本発明を適用した一実施形態である半導体装置の製造方法を説明するための工程断面図である。
【図３５】本発明を適用した一実施形態である半導体装置の製造方法を説明するための工程断面図である。
【図３６Ａ】本発明を適用した一実施形態である半導体装置を説明するための断面図であって、図２中に示すＡ−Ａ’線に沿った断面図である。
【図３６Ｂ】本発明を適用した一実施形態である半導体装置を説明するための断面図であって、図２中に示すＢ−Ｂ’線に沿った断面図である。
【図３７】本発明を適用した一実施形態である半導体装置の製造方法を説明するための工程断面図である。
【図３８Ａ】本発明を適用した一実施形態である半導体装置を説明するための断面図であって、図２中に示すＡ−Ａ’線に沿った断面図である。
【図３８Ｂ】本発明を適用した一実施形態である半導体装置を説明するための断面図であって、図２中に示すＢ−Ｂ’線に沿った断面図である。
【図３９】本発明を適用した一実施形態である半導体装置の製造方法を説明するための工程断面図である。
【図４０Ａ】本発明を適用した一実施形態である半導体装置を説明するための断面図であって、図２中に示すＡ−Ａ’線に沿った断面図である。
【図４０Ｂ】本発明を適用した一実施形態である半導体装置を説明するための断面図であって、図２中に示すＢ−Ｂ’線に沿った断面図である。
【図４１Ａ】本発明を適用した一実施形態である半導体装置を説明するための断面図であって、図２中に示すＡ−Ａ’線に沿った断面図である。
【図４１Ｂ】本発明を適用した一実施形態である半導体装置を説明するための断面図であって、図２中に示すＢ−Ｂ’線に沿った断面図である。
【図４２】本発明を適用した一実施形態である半導体装置の製造方法を説明するための工程断面図である。
【図４３Ａ】本発明を適用した一実施形態である半導体装置を説明するための断面図であって、図２中に示すＡ−Ａ’線に沿った断面図である。
【図４３Ｂ】本発明を適用した一実施形態である半導体装置を説明するための断面図であって、図２中に示すＢ−Ｂ’線に沿った断面図である。
【図４４Ａ】本発明を適用した一実施形態である半導体装置を説明するための断面図であって、図２中に示すＡ−Ａ’線に沿った断面図である。
【図４４Ｂ】本発明を適用した一実施形態である半導体装置を説明するための断面図であって、図２中に示すＢ−Ｂ’線に沿った断面図である。
【図４５】本発明を適用した一実施形態である半導体装置の製造方法を説明するための工程断面図である。
【図４６Ａ】本発明を適用した一実施形態である半導体装置を説明するための断面図であって、図２中に示すＡ−Ａ’線に沿った断面図である。
【図４６Ｂ】本発明を適用した一実施形態である半導体装置を説明するための断面図であって、図２中に示すＢ−Ｂ’線に沿った断面図である。
【図４７】本発明を適用した一実施形態である半導体装置の製造方法を説明するための工程断面図である。
【図４８Ａ】本発明を適用した一実施形態である半導体装置を説明するための断面図であって、図２中に示すＡ−Ａ’線に沿った断面図である。
【図４８Ｂ】本発明を適用した一実施形態である半導体装置を説明するための断面図であって、図２中に示すＢ−Ｂ’線に沿った断面図である。
【図４９Ａ】本発明を適用した一実施形態である半導体装置を説明するための断面図であって、図２中に示すＡ−Ａ’線に沿った断面図である。
【図４９Ｂ】本発明を適用した一実施形態である半導体装置を説明するための断面図であって、図２中に示すＢ−Ｂ’線に沿った断面図である。
【図５０Ａ】本発明を適用した一実施形態である半導体装置を説明するための断面図であって、図２中に示すＡ−Ａ’線に沿った断面図である。
【図５０Ｂ】本発明を適用した一実施形態である半導体装置を説明するための断面図であって、図２中に示すＢ−Ｂ’線に沿った断面図である。
【図５１】本発明を適用した一実施形態である半導体装置の製造方法を説明するための工程断面図である。
【図５２Ａ】本発明を適用した一実施形態である半導体装置を説明するための断面図であって、図２中に示すＡ−Ａ’線に沿った断面図である。
【図５２Ｂ】本発明を適用した一実施形態である半導体装置を説明するための断面図であって、図２中に示すＢ−Ｂ’線に沿った断面図である。
【図５３】本発明を適用した一実施形態である半導体装置の製造方法を説明するための工程断面図である。
【図５４Ａ】本発明を適用した一実施形態である半導体装置を説明するための断面図であって、図２中に示すＡ−Ａ’線に沿った断面図である。
【図５４Ｂ】本発明を適用した一実施形態である半導体装置を説明するための断面図であって、図２中に示すＢ−Ｂ’線に沿った断面図である。
【図５５】本発明を適用した一実施形態である半導体装置の製造方法を説明するための工程断面図である。
【図５６】本発明を適用した一実施形態である半導体装置の製造方法を説明するための工程断面図である。
【図５７】本発明を適用した一実施形態である半導体装置の製造方法を説明するための工程断面図である。
【図５８】本発明を適用した一実施形態である半導体装置の製造方法を説明するための工程断面図である。
【図５９】本発明を適用した一実施形態である半導体装置の製造方法を説明するための工程断面図である。
【図６０】本発明のＤＲＡＭを適用した一実施形態であるパッケージを説明するための断面模式図である。
【図６１】本発明のＤＲＡＭを適用した一実施形態であるパッケージを説明するための断面模式図である。
【図６２】本発明のＤＲＡＭを適用した一実施形態であるデータ処理システムを説明するための概略構成図である。
【発明を実施するための形態】
【００１２】
以下、本発明の半導体装置１００について図面を参照にして説明する。なお、以下の説明において参照する図面は、特徴をわかりやすくするために便宜上特徴となる部分を拡大して示している場合があり、各構成要素の寸法比率などは実際と同じであるとは限らない。また、以下の説明において例示される原料、寸法等は一例であって、本発明はそれらに限定されるものではなく、その要旨を変更しない範囲で適宜変更して実施することが可能である。
【００１３】
はじめに、図１を用いて、本発明の実施の形態に係る半導体装置（ＤＲＡＭ）１００の一例である半導体チップの概略構成について説明する。図１は、半導体装置１００のメモリセル領域１０１と、周辺回路領域１０２の位置関係を説明するための平面図であるため、半導体装置１００を構成する具体的な構成要素の図示を省略する。
【００１４】
図１に示すように、半導体装置１００には、メモリセル領域１０１と、メモリセル領域１０１を囲むように形成された周辺回路領域１０２と、周辺回路領域１０２に設けられた貫通電極２００と、から概略構成されている。
【００１５】
メモリセル領域１０１は、後述するＭＯＳトランジスタおよびキャパシタを含む複数のメモリセルが所定の規則に従って配列されている領域である。
周辺回路領域１０２は、たとえば半導体チップ外部への入出力回路等の回路ブロックが配置される領域であり、具体的には、図示しないセンスアンプ回路、ワード線の駆動回路、デコーダ回路、半導体チップ外部への入出力回路等を含む、メモリセルアレイ以外の回路ブロックが設けられている。また、周辺回路領域１０２は、各メモリセル領域１０１を囲むように形成されている。
【００１６】
また、周辺回路領域１０２の一部の領域には、複数の貫通電極（ＴＳＶ：Through Silicon Via）２００が配置されている。貫通電極２００は、積層された複数の半導体装置（半導体チップ）１００を互いに電気的に接続させるための電極であり、半導体装置１００を貫通して、一端側および他端側に接続用のバンプ（突起電極）を備えている。この構成により、積層された複数の隣接する半導体装置１００のバンプ同士が接続し、半導体装置１００同士は互いに電気的に接続される。
このような構成により、半導体装置１００は、ＤＲＡＭ（Dynamic Random Access Memory）をとして機能する。
【００１７】
次いで、上記メモリセル領域１０１の構成について図２を用いて説明する。図２は、半導体装置１００のメモリセル領域１０１を示す平面図である。なお、本実施形態の半導体装置１００は、図２に示すように、６Ｆ２セル配置（Ｆは最小加工寸法）とされている。
半導体装置１００のメモリセル領域には、素子分離領域４に区画された帯状の複数の活性領域Ｋが、所定の間隔で形成されている。また、活性領域Ｋは後述する半導体基板５０の表面に形成され、各第一のワード線９と各ビット配線１５の延在方向に対し所定の角度で傾斜するように延在している。なお、活性領域Ｋの平面形状や整列方向は、図２に示すものに限定されない。
【００１８】
また、ゲート電極として機能する第一のワード線９と、素子分離用の第二のワード線１３が、活性領域Ｋを縦断するように、所定方向（図２中に示すＹ方向）に所定の間隔で埋め込み形成されている。また、複数の第一のワード線９は、Ｙ方向に延在しつつ、互いにＸ方向に離間した状態で形成されている。また、本実施形態の構造では、図２に示すように、２本の第一のワード線９と１本の第二のワード線１３とがこの順で交互にＸ方向に配列されている。また、第一のワード線９と活性領域Ｋとが交差する領域に、それぞれメモリセルが形成されている。
【００１９】
また、複数のビット線１５が、第一のワード線９及び第二のワード線１３と直交する方向（図２中に示すＸ方向）に、所定の間隔で配置されている。
また、ビット配線接続領域１６が、各ビット配線１５の下方に位置する活性領域Ｋの部分に区画形成されている。
【００２０】
また、容量コンタクトプラグ形成領域１７が、Ｙ方向に互いに隣接するビット配線１５同士の間で、かつ、Ｘ方向に隣接する前記第一のワード線９と第二のワード線１３との間の領域のうち領域Ｋと重なる部分に区画形成されている。また、容量コンタクトプラグ形成領域１７は、平面視において、第一のワード線９の一部と、素子分離領域４の一部と、活性領域Ｋの一部に跨っている。
【００２１】
また、詳述する容量コンタクトパッド１８が、容量コンタクトプラグ形成領域１７に対し、Ｙ方向に沿って互い違いの位置に形成されている。容量コンタクトパッド１８は、ビット配線１５同士の間に配置されているが、Ｙ方向に沿って１つおきに第一のワード線９上にその中心部を配置するか、Ｙ方向に沿って１つおきに第一のワード線９の側方上方にその中心部を配置するかの、いずれかの位置を繰り返すように互い違いに配置されている。
【００２２】
また、メモリセル領域全体には、複数のメモリセルが形成されており、個々のメモリセルには、それぞれキャパシタ素子（図示略）が設けられている。それらの容量コンタクトプラグ１９は、図２に示すように、互いに重ならないように、メモリセル領域内に所定の間隔で配置されている。
【００２３】
容量コンタクトプラグ１９の平面視形状はたとえば矩形状であり、平面視において、容量コンタクトプラグ形成領域１７の一部と、第一のワード線９の一部と、ＳＴＩ領域の一部と、活性領域Ｋの一部に跨って形成されている。また、容量コンタクトプラグ１９の一部分は、各第一のワード線９上に位置している。また、容量コンタクトプラグ１９の他の部分は、隣接するビット配線１５同士の間の領域であって第一のワード線９と第二のワード線１３との間の上方に配置され、後述するキャパシタ４７に個々に接続されている。
【００２４】
次に、図３を用いて、本実施形態の半導体装置１００を構成するメモリセルについて説明する。図３は半導体装置１００の部分断面構造であり、図３Ａには図２のＡ−Ａ’線に沿う断面構造を示し、図３Ｂには図２のＢ−Ｂ’線に沿う断面構造を示す。本実施形態のメモリセルは、トランジスタ形成層１とキャパシタ形成層２と配線形成層３から概略構成されている。
【００２５】
トランジスタ形成層１は埋め込みゲート型ＭＯＳトランジスタ（セルトランジスタ）Ｔｒ１が形成された領域であり、半導体基板５０と、セルトランジスタＴｒ１と、ビット配線１５と、容量コンタクトプラグ１９とが形成されている。
【００２６】
半導体基板５０は、たとえばＰ型のシリコン基板からなり、その表面（一面）に、活性領域Ｋと素子分離領域４が形成されている。また、素子分離領域４は、素子分離溝４Ａの内面を覆うように形成された窒化シリコン膜からなるＳＴＩ素子分離膜７Ａと、素子分離溝４Ａの内側を埋めるように形成された酸化シリコン膜（ＳｉＯ２）からなる素子分離絶縁膜６と、から構成されている。
【００２７】
活性領域Ｋは素子分離領域４により区画形成され、ライン状に延在している。このため、従来の半導体装置の島状の孤立パターンとして形成された活性領域と異なり、リソグラフィの解像度高く、活性領域の端部の不純物拡散層（ソース・ドレイン領域）を所望の形状に形成できる。
【００２８】
第一のワード線９はタングステン（Ｗ）等の高融点金属からなり、図２のＹ方向に延在すると共に、図３ＢのＸ方向に所定の間隔で複数配列されている。また、第一のワード線９は、溝部７の底部に、第一のゲート絶縁膜７Ａと、窒化チタン（ＴｉＮ）などからなる内面層８とを介して埋め込み形成されている。また、溝部７と活性領域Ｋとが重なる領域は、セルトランジスタＴｒ１のチャネル領域として機能する。
【００２９】
また、第一のワード線９の上面９ａは、半導体基板５０の上面５０ａよりも下方に位置している。また、ライナー膜１０および埋込絶縁膜１１が、第一のワード線９上を覆うとともに、溝部７を埋め込むように、この順で積層されている。なお、ライナー膜１０は埋込絶縁膜１１を裏打ちする機能を有し、埋込絶縁膜１１の底面および側面を支持している。
【００３０】
なお、本実施形態では第一のゲート絶縁膜７Ａとライナー膜１０の上端の縁は、トレンチ７の開口部に達するように形成されている。また、埋込絶縁膜１１の上面と第一のゲート絶縁膜７Ａの上端縁とライナー膜１０の上端縁がほぼ面一になるように積層されている。
【００３１】
また、埋込絶縁膜１１としては、ＣＶＤ法により形成された酸化シリコン膜あるいはＳＯＤ膜（Spin On Directrics：ポリシラザン等の塗布系絶縁膜）などの塗布膜からなる固体膜を用いることができる。このような塗布膜を高温水分含有雰囲気でアニールすることにより固体膜として用いることができる。また、ライナー膜１０は、膜厚１０ｎｍ程度で形成されていることが好ましい。ライナー膜１０を膜厚１０ｎｍ程度で形成することにより、エッチングによる侵食を確実に食い止めることができるためである。また、ライナー膜１０の材料としては、Ｓｉ３Ｎ４膜などの窒化シリコン膜を用いることができる。
【００３２】
また、図３Ａに示すように、Ｙ方向に隣接する素子分離溝４Ａ同士の間の領域には、素子分離溝４Ａよりも浅いチャネル溝５が形成されている。また、チャネル溝５の内面及びチャネル溝５に隣接する素子分離溝４Ａの上面には、第一のゲート絶縁膜７Ａおよび内面層８を介して、第一のワード線９と同じ構造の、第二のワード線１３が形成されている。
【００３３】
また、図３Ｂに示すように、第一のワード線９と第二のワード線１３とは、Ｘ方向に所定の間隔を空けて隣接するように配列されている。また、第二のワード線１３は、溝部７の底部に、第一のゲート絶縁膜７Ａと、内面層８とを介して埋め込み形成されている。
また、第二のワード線１３上には、ライナー膜１０および埋込絶縁膜１１がこの順で積層されている。なお、図３Ａに示すこれらの膜と、図３Ｂに示す膜は、後述する製造方法においてそれぞれ同時に形成されたものである。
【００３４】
また、第二のワード線１３は、第一のワード線９と同時に形成されたものである。第二のワード線１３は、ライン状に形成された活性領域Ｋにおいて、隣接する各々のセルトランジスタＴｒ１を構成するソース領域およびドレイン領域（図３に示した第二のワード線１３の両側に形成される不純物拡散層）を電気的に分離する機能を有するものである。たとえば、第二のワード線１３を所定の電位（例えば−０．１Ｖ）に固定することで、隣接するメモリセル間を電気的に分離することが可能となる。
【００３５】
また、図２に示すように第一のワード線９はＹ方向に延在しつつＸ方向に複数離間した状態で形成されているが、本実施形態の構造では図３Ｂに示すように、２本の第一のワード線９と１本の第二のワード線１３とがこの順で交互にＸ方向に配列されている。
【００３６】
図３Ａ、Ｂをもとに、トランジスタ形成層１について更に説明すると、図３Ｂに示すように、Ｘ方向に隣接する第一のワード線９同士の間に位置する半導体基板５０の上面５０ａ側であって前記活性領域Ｋに相当する領域に、深い方から順に第一の低濃度不純物拡散層２１と第二の高濃度不純物拡散層２２とが形成されている。また、Ｘ方向に隣接する第一のワード線９と第二のワード線１３の間に位置する半導体基板５０の上面５０ａ側であって前記活性領域Ｋに相当する領域に深い方から順に、第二の低濃度不純物拡散層２３と第二の高濃度不純物拡散層２４が形成されている。
【００３７】
また、図３Ａに示す領域では、第一の層間絶縁膜２６が埋込絶縁膜１１の上を覆うように形成されている。また、図３Ｂに示す領域では、半導体基板５０の上面５０ａ上、即ち、高濃度不純物拡散層２２、２４の上と、第一のワード線９とライナー層１０と埋込絶縁膜１１が埋め込まれた溝部７上を覆うように、第一の層間絶縁膜２６が形成されている。
【００３８】
また、第一の層間絶縁膜２６に対し、図３ＢのＸ方向に隣接する溝部７同士の間の領域に、第一のコンタクト開口２８が形成されている。また、第一の層間絶縁膜２６上に、図２に示すように第一のワード線９と直交する方向に延在するビット配線１５が形成されている。これらのビット配線１５は、前記第一のコンタクト開口２８の部分において、第一のコンタクト開口２８の底部側にまで延出形成されている。また、ビット配線１５は、埋込絶縁膜１１上に一部が重なり、かつ、各第一のコンタクト開口２８の下の第一の高濃度不純物拡散層２２に接続するように形成されている。従って、第一のコンタクト開口２８が形成されている領域において、ビット配線１５が存在する部分であって、その下に第一の高濃度不純物拡散層２２が存在する領域が、図２で示されるビット配線接続領域１６となる。
【００３９】
また、ビット配線１５は、ポリシリコンからなる底部導電膜３０とタングステンなどの高融点金属からなる金属膜３１と窒化シリコン膜などの上部絶縁膜３２からなる３層構造とされており、図３Ｂに示すビット配線１５の幅方向両側、及び、図３Ａに示す第１の層間絶縁膜２６の上には、ビット配線１５の幅方向両側に位置するように窒化シリコン膜からなる絶縁膜３３とライナー膜３４とがそれぞれ形成されている。より詳細には、底部導電膜３０は、後述する製造方法の説明においても述べるように、リン（Ｐ）などの不純物をドープした不純物ドープ型のポリシリコンからなる。
【００４０】
また、平面視矩形状の第二のコンタクト開口３６が、図２に示すＹ方向に隣接するビット配線１５同士の間の領域であって、かつ、第一のワード線９の上方領域からそれに隣接する第二のワード線１３との間の領域にかけて形成されている。また、窒化シリコン膜などのサイドウォール３７に囲まれた容量コンタクトプラグ１９が、第二のコンタクト開口３６の内側に形成されている。
従って、第二のコンタクト開口３６内において、活性領域Ｋと重なっている部分が、図２に示す容量コンタクトプラグ接続領域１７に対応している。
【００４１】
また、図３Ｂに示すように、容量コンタクトプラグ１９は、ポリシリコンなどからなる底部導電膜４０と、ＣｏＳｉなどからなるシリサイド層４１と、タングステンなどの金属膜４２と、からなる３層構造とされている。
また、ビット配線１５と容量コンタクトプラグ１９の上面は、半導体基板５０上において、略同一の高さに形成されている。また、半導体基板５０上の、ビット配線１５と容量コンタクトプラグ１９が形成されていない領域においては、埋込絶縁膜４３が、ビット配線１５と容量コンタクトプラグ１９の上面とほぼ同一の高さになるように形成されている。
【００４２】
図３Ａ、Ｂに示すキャパシタ形成層２においては、図２に示したように、平面視形状略円形の容量コンタクトパッド１８が、各容量コンタクトプラグ１９上に平面視で一部重なるように互い違いに形成されている。また、キャパシタ形成層２はキャパシタを埋設した絶縁層として形成されている。また、各容量コンタクトパッド１８は、ストッパー膜４５により覆われている。また、第３の層間絶縁膜４６がストッパー膜４５上に形成されている。また、第３の層間絶縁膜４６の内部に、個々のキャパシタ４７が、前記容量コンタクトパッド１８上にそれぞれ位置するように形成されている。
【００４３】
また、図３Ａ、Ｂに示すように、本実施形態におけるキャパシタ４７は、容量コンタクトパッド１８と接触するように形成されたカップ型の下部電極４７Ａと、下部電極４７Ａの内面から第３の層間絶縁膜４６上に延出形成されている容量絶縁膜４７Ｂと、容量絶縁膜４７Ｂの内側において下部電極４７Ａの内部側を埋めるとともに容量絶縁膜４７Ｂの上面側にまで延出形成された上部電極４７Ｃとによって構成されている。
また、上部電極４７Ｃの上面は、第４の層間絶縁膜４８によって覆われている。
【００４４】
なお、本実施形態におけるキャパシタ４７の構造は一例であって、本実施形態の構造の他、クラウン型やペデスタル型（ピラー型）などのようなＤＲＡＭのメモリセルに一般的に適用されている他のキャパシタ構造を配置しても良い。
【００４５】
配線形成層３は、金属配線層を埋設した絶縁層としてキャパシタ形成層２上に設けられている。本実施形態では、３層の金属配線として、第１配線１０６、第２配線１０９、第３配線１１２が設けられている。
【００４６】
第１配線１０６は、第４の層間絶縁膜４８上に形成されている。また、第１配線１０６と第４の層間絶縁膜４８上を覆うように第５の層間絶縁膜１０７が形成されている。また、第２配線１０９が、第５の層間絶縁膜１０７上に形成されている。また、第６の層間絶縁膜１１０が、第２配線１０９と第５の層間絶縁膜１０７上を覆うように形成されている。また、第３配線１１２が、第６の層間絶縁膜１１０上に形成されている。また、保護膜１１３が、第３配線１１２と第６の層間絶縁膜１１０を覆うように形成されている。
【００４７】
次いで、本実施形態の半導体装置１００を構成する周辺回路領域について、図４を用いて説明する。図４に示すように、本実施形態の半導体装置１００の周辺回路領域は、トランジスタ形成層１と、キャパシタ形成層２と、配線形成層３と、から概略構成されている。また、周辺回路領域には、貫通電極形成領域Ｔと素子形成領域Ｄが設けられている。素子形成領域Ｄは、所定の動作を行う回路が形成された領域であり、ＭＯＳトランジスタ等の素子が配置される。また、貫通電極形成領域Ｔは、貫通電極２００が形成される領域である。貫通電極２００は、貫通プラグＶ、局所配線１２７、局所コンタクトプラグ１３０、第１配線１０６、第１コンタクトプラグ１３１、第２配線１０９、第２コンタクトプラグ１３２、第３配線１１２および表面バンプ１４０からなり、トランジスタ形成層１と、キャパシタ形成層２および配線形成層３を貫通するように形成されている。
以下、各構成について説明するが、メモリセル領域と同様の構成については、詳細な説明を省略する。
【００４８】
トランジスタ形成層１の半導体基板５０上には、第一のＭＯＳトランジスタＴｒ２と、第一のＭＯＳトランジスタＴｒ２と異なる導電型の第二のＭＯＳトランジスタＴｒ３とが形成されている。以下、各構成について説明する。
【００４９】
半導体基板５０は、たとえば５０μｍの膜厚のＰ型のシリコン基板から構成されている。また、半導体基板５０の下面５０ｂ側は、２００〜４００ｎｍの膜厚の窒化シリコン膜からなる裏面絶縁膜１５０で覆われている。また裏面絶縁膜１５０は、貫通プラグＶ等から半導体基板５０内部への銅の拡散を防止する機能を有している。
また、半導体基板５０の上面５０ａ側に、素子分離領域である酸化シリコン膜５７が埋め込み形成され、活性領域Ｋを区画している。
【００５０】
第一のＭＯＳトランジスタＴｒ２はプレーナ型のＰチャネル型トランジスタであり、第一のゲート電極１２０ａを有している。
第一のゲート電極１２０ａは、活性領域Ｋ上に、第二のゲート絶縁膜６０ａを介して形成されている。また、第一のゲート電極１２０ａは、第２ゲートポリシリ膜１１６（後述する底部導電膜とメモリセル領域の第１ゲートポリシリ膜１１５とが一体化した膜）、金属膜７９および窒化シリコン膜８０との積層体から構成されている。また、活性領域Ｋの上面近傍の、第一のゲート電極１２０ａと第二のゲート絶縁膜６０ａを介して接する領域は、第一のＭＯＳトランジスタＴｒ２のチャネル領域として機能する。
また、窒化シリコン膜からなる窒化膜サイドウォール１２１が、第一のゲート電極１２０ａの側面に形成されている。
【００５１】
また、Ｎ型不純物（リン等）が拡散された第一の不純物拡散層１１４が、活性領域Ｋの第一のＭＯＳトランジスタＴｒ２が配置される領域に形成されている。また、第一の不純物拡散層１１４はＮ型ウェルとして機能する。
また、第一のゲート電極１２０ａ周囲の第一の不純物拡散層１１４内に、Ｐ型の第二の不純物拡散層１２２が形成されている。第二の不純物拡散層１２２は第一のＭＯＳトランジスタＴｒ２のソース・ドレイン領域として機能する。
【００５２】
第二のＭＯＳトランジスタＴｒ３はプレーナ型のＮチャネル型トランジスタであり、第一のゲート電極１２０ａと異なる導電型の第一のゲート電極１２０ｂを有している。
第一のゲート電極１２０ｂは、活性領域Ｋ上に、第三のゲート絶縁膜６０ｂを介して形成されている。また、活性領域Ｋの上面近傍の、第一のゲート電極１２０ｂと第三のゲート絶縁膜６０ｂを介して接する領域は、第一のゲート電極１２０ｂのチャネル領域として機能する。また、窒化シリコン膜からなる窒化膜サイドウォール１２１が、第一のゲート電極１２０ｂの側面に形成されている。
【００５３】
また、第一のゲート電極１２０ｂ周囲の活性領域Ｋ内に、Ｎ型の第三の不純物拡散層１２３が形成されている。第三の不純物拡散層１２３は第二のＭＯＳトランジスタＴｒ３のソース・ドレイン領域として機能する。
【００５４】
また、１０〜２０ｎｍの膜厚の窒化シリコン膜等からなるライナー膜８３が、半導体基板５０の上面５０ａ側と、第一のゲート電極１２０ａと、第一のゲート電極１２０ｂとを覆うように形成されている。また、ライナー膜８３の一面側を覆うように、堆積膜８５と第二の層間絶縁膜８６とが積層されている。
また、シリサイド層１２５と金属膜９３とからなる複数の周辺コンタクトプラグ１２６が、堆積膜８５および第二の層間絶縁膜８６を貫通するように形成されている。また、周辺コンタクトプラグ１２６は、第二の不純物拡散層１２２および第三の不純物拡散層１２３にそれぞれ接続されている。
【００５５】
シード膜１６１、銅バンプ１６２および金属膜１６３からなる貫通プラグＶは、開口１５１内を充填するように形成されている。開口１５１は、貫通電極形成領域Ｔの裏面絶縁膜１５０、半導体基板５０、ライナー膜８３、堆積膜８５および第二の層間絶縁膜８６を貫通するように形成されている。この貫通プラグＶのうち、裏面絶縁膜１５０の他面側から突出する部分を、第二バンプ１６０とする。
【００５６】
シード膜１６１は、チタン（Ｔｉ）膜上に銅を積層した積層膜からなり、開口１５１の内壁面および裏面絶縁膜１５０下面側を覆うように形成されている。
銅バンプ１６２は、シード膜１６１を介して開口１５１内を充填するように形成されている。また、金属膜１６３は、膜厚２〜４μｍ程度の、Ａｕ／Ｎｉ膜の積層膜からなり、第二バンプ１６０の下面側を覆うように形成されている。
【００５７】
部材１１８は、窒化シリコン膜１１８ａと、ＳｉＯ２からなる酸化シリコン膜１１８ｂと、からなり、半導体基板５０を貫通するように形成されている。また、部材１１８の平面視形状はリング状であり、貫通プラグＶの側面を囲むように形成されている。このような構成により、隣接する貫通電極２００同士の絶縁性が、部材１１８により確保される。また、貫通電極２００と、貫通電極２００に隣接する素子形成領域Ｄとの間の絶縁性も、部材１１８により確保される。
【００５８】
キャパシタ形成層２は、局所配線１２７と、ストッパー膜９７と、第３の層間絶縁膜９８と、第４の層間絶縁膜１０５と、局所コンタクトプラグ１３０と、から概略構成されている。
【００５９】
局所配線１２７は、メモリセル領域の容量コンタクトパッド１８と同時に、同じ金属膜から形成されたものであり、第二の層間絶縁膜８６上に形成されている。
また、局所配線１２７は、貫通プラグＶおよび周辺コンタクトプラグ１２６に、それぞれ直接接続されている。また、局所配線１２７は素子形成領域Ｄにおいても、各ＭＯＳトランジスタ（第一のＭＯＳトランジスタＴｒ２、第二のＭＯＳトランジスタＴｒ３）に接続している。
【００６０】
また、局所配線１２７上面を覆うように、窒化シリコン膜からなるストッパー膜９７と、１〜２μｍ程度の膜厚の酸化シリコン膜等からなる第３の層間絶縁膜９８とが、この順で積層されている。また、酸化シリコン膜等からなる第４の層間絶縁膜１０５（４８）が、第３の層間絶縁膜９８を覆うように形成されている。
また、タングステン等の金属膜からなる複数の局所配線１２７が、第４の層間絶縁膜１０５、第３の層間絶縁膜９８およびストッパー膜９７を貫通するように形成されている。また、局所配線１２７は、素子形成領域Ｄおよび貫通電極形成領域Ｔの各局所配線１２７に接続されている。
【００６１】
配線形成層３は、キャパシタ形成層２上に設けられている。本実施形態では、３層の金属配線として、第１配線１０６、第２配線１０９、第３配線１１２が設けられている。
第１配線１０６は、第４の層間絶縁膜１０５上に形成されている。また、第１配線１０６と第４の層間絶縁膜１０５上を覆うように第５の層間絶縁膜１０７が形成されている。また、タングステン等の金属膜からなる第1コンタクトプラグ１３１が、第５の層間絶縁膜１０７を貫通し、かつ、第１配線１０６に接続するように形成されている。
【００６２】
また、第２配線１０９が、第５の層間絶縁膜１０７上に形成されている。また、第６の層間絶縁膜１１０が、第２配線１０９と第５の層間絶縁膜１０７上を覆うように形成されている。また、タングステン等の金属膜からなる第２コンタクトプラグ１３２が、貫通電極形成領域Ｔの第６の層間絶縁膜１１０を貫通し、かつ、第２配線１０９に接続するように形成されている。
【００６３】
また、第３配線１１２が、第６の層間絶縁膜１１０上に形成されている。また、保護膜１１３が、第３配線１１２と第６の層間絶縁膜１１０を覆うように形成されている。
【００６４】
また、第一バンプ１４０が、貫通電極形成領域Ｔの保護膜１１３を貫通し、第３配線１１２の一面側（上面側）と接続するように形成されている。また、第一バンプ１４０は、シード膜１４１、銅バンプ１４２および表面金属膜１４３から構成されている。シード膜１４１は、たとえばチタン（Ｔｉ）膜上に銅を積層した積層膜からなり、第一バンプ１４０の他面側（下面側）を覆うように形成されている。また、銅バンプ１４２は、高さ（膜厚）１０〜１２μｍ程度であり、保護膜１１３の一面側から突出するように形成されている。また、表面金属膜１４３は、たとえば膜厚２〜４μｍのスズと銀の合金膜（Ｓｎ−Ａｇ膜）からなり、銅バンプ１４２の一面側を覆うように形成されている。
【００６５】
このような構成により、第一バンプ１４０は、複数の半導体チップを積層する際に、隣接する半導体チップに設けられた第二バンプ１６０と接合される。
【００６６】
なお、貫通電極２００は、第一バンプ１４０と第二バンプ１６０間を接続させる構成であれば、素子形成領域Ｄに形成したＭＯＳトランジスタと電気的に接続する図示しない内部配線を有する構成であってもかまわない。この場合、内部配線として、局所配線１２７、第１配線１０６、第２配線１０９または第３配線１１２のいずれかを用いることができる。また、必要に応じて、局所コンタクトプラグ１３０、第１コンタクトプラグ１３１または第２コンタクトプラグ１３２のいずれかを削除して、第一バンプ１４０と第二バンプ１６０間が電気的に接続されていない電極を形成してもかまわない。
【００６７】
本実施形態の半導体装置１００によれば、周辺回路領域の局所配線１２７が、メモリセル領域の容量コンタクトパッド９６と同じ材料である金属膜から形成されたものであるため、貫通電極２００の電気抵抗を抑えることができる。また、貫通プラグＶが局所配線１２７に直接接続されるため、貫通電極２００の電気抵抗を抑えることができる。また、貫通プラグＶが、導電性の高いシード膜１６１および銅バンプ１６２から構成されることにより、高い導電性を確保することができる。
【００６８】
以上により、埋め込みゲート型ＭＯＳトランジスタを有する、微細な半導体装置１００であっても、良好な電気特性を実現できる。このため、集積度が高く、大容量のデータ記憶に対応した半導体装置１００を実現することができる。
【００６９】
また、部材１１８が、貫通プラグＶの側面を囲むように形成されていることにより、隣接する貫通電極２００同士の絶縁性を確保できる。また、貫通電極２００と、貫通電極２００に隣接する素子形成領域Ｄとの間の絶縁性を確保することができる。このため、微細な半導体装置１００であっても、電気特性の低下を防ぐことができる。
【００７０】
また、半導体基板５０の他面側と、第二バンプ１６０との間に窒化シリコン膜からなる２００〜４００ｎｍの膜厚の裏面絶縁膜１５０が形成されていることにより、銅が第二バンプ１６０および貫通プラグＶから半導体基板５０内へ拡散することを防止できる。このため、半導体装置１００の素子特性の低下を防ぐことができる。
【００７１】
以下、本発明の半導体装置の製造方法について図面を参照にして説明する。まず、図１〜図４に示す半導体装置１００の製造方法の一例について、図５〜図５９に基づいて説明する。なお、メモリセル領域と周辺回路領域は、特に指定した場合を除いて同時に形成されるものとする。また、メモリセル領域と周辺回路領域の断面図では、異なる縮尺で記載されている。また、メモリセル領域の断面図において、それぞれの図Ａは図２のＡ−Ａ‘線に沿う部分の断面構造を示し、それぞれの図Ｂは図２のＢ−Ｂ’線に沿う部分の断面構造を示す。
【００７２】
はじめに、図５に示すように、周辺回路領域に第一の溝１１１を形成する。
まず、Ｐ型のシリコン（Ｓｉ）からなる半導体基板５０を用意する。なお、ここで用いる半導体基板５０は、ＭＯＳトランジスタを形成するべき領域に予めイオン注入によってＰ型ウエルを形成した半導体基板を用いても良い。
【００７３】
次いで、フォトリソグラフィ技術およびドライエッチング技術を用いて、貫通電極形成領域Ｔの半導体基板５０のパターニングを行い、第一の溝１１１を形成する。第一の溝１１１は、例えば半導体基板５０を平面視した場合に、後に形成する貫通プラグＶの側面を囲むように、たとえば筒状に形成する。
また、第一の溝１１１の深さは、最終的に形成する半導体チップの所望の厚さに応じて設定すればよい。本実施形態ではたとえば５０μｍの深さの第一の溝１１１を形成する。
【００７４】
次いで、図６に示すように、周辺回路領域に部材１１８を形成する。
まず、第一の溝１１１の内壁を覆うように窒化シリコン膜１１８ａを形成する。このとき、窒化シリコン膜１１８ａが第一の溝１１１を完全に充填しないように、窒化シリコン膜１１８ａの形成条件を調整する。
【００７５】
次いで、第一の溝１１１内を充填するように、ＳｉＯ２からなる酸化シリコン膜１１８ｂを堆積する。次いで、半導体基板５０上の窒化シリコン膜１１８ａおよび酸化シリコン膜１１８ｂをエッチングによって除去する。このエッチングにより、第一の溝１１１内にのみ窒化シリコン膜１１８ａおよび酸化シリコン膜１１８ｂが残存し、部材１１８が形成される。
このとき、周辺回路領域の部材１１８が形成されている場所以外と、メモリセル領域では、半導体基板５０の上面（シリコン面）５０ａが露出している。
【００７６】
次いで、図７Ａ、Ｂに示すように、メモリセル領域に、活性領域Ｋを区画するための素子分離溝５３を形成する。まず、メモリセル領域および周辺回路領域の半導体基板５０の上面５０ａを覆うように、酸化シリコン膜５１と、マスク用の窒化シリコン膜（Ｓｉ３Ｎ４膜）５２とを順次積層する。
【００７７】
次いで、図７Ａに示すように、フォトリソグラフィ技術およびドライエッチング技術を用いて、窒化シリコン膜５２をパターニングする。次いで前記窒化シリコン膜５２をマスクにして、酸化シリコン膜５１と半導体基板５０とをエッチングする。次いで、素子分離溝（トレンチ）５３を形成する。素子分離溝５３は、例えば半導体基板５０を平面視した場合に、図２の帯状の活性領域Ｋの両側を挟むように所定の方向に延在するライン状のパターン溝として形成される。このとき、活性領域Ｋとなる領域の上面５０ａは窒化シリコン膜５２で覆われている。
【００７８】
この素子分離溝５３の形成と同時に、図８に示すように、窒化シリコン膜５２をマスクにして、周辺回路領域の酸化シリコン膜５１と半導体基板５０とをエッチングする。このエッチングにより、周辺回路領域の半導体基板５０に素子分離溝１１７が形成される。
素子分離溝１１７は、後述するＭＯＳトランジスタ（第一のＭＯＳトランジスタＴｒ２、第二のＭＯＳトランジスタＴｒ３）の形成領域を区画するように形成する。このときＭＯＳトランジスタの形成領域となる領域は、マスク用の窒化シリコン膜５２で覆われた状態となる。
【００７９】
次いで、図９Ａ、Ｂ、図１０に示すように、熱酸化法によって、半導体基板５０の表面および素子分離溝１１７の内壁面を覆うように、酸化シリコン膜５５を形成する。このとき、素子分離溝１１７の内部が、窒化シリコン膜５５によって完全に充填されないように、酸化シリコン膜５５の形成条件を調整する。
【００８０】
次いで、図９Ａ、Ｂに示すように、窒化シリコン膜５６ａを、メモリセル領域の素子分離溝５３の内部を完全に充填するように堆積する。次いで、ウェットエッチングを行い、素子分離溝５３内部の下部側にのみ窒化シリコン膜５６ａを残存させる。このエッチングにより、半導体基板５０の上面５０ａより若干低い位置まで充填された窒化シリコン膜５６ａからなる素子分離絶縁膜５６が形成される。ここで、素子分離溝５３の幅をＷ１とする。
このとき、図１０に示すように、周辺回路領域の素子分離溝１１７が、図７に示すメモリセル領域の素子分離溝５３の幅Ｗ１よりも十分広い幅Ｗ２となるように形成する。
【００８１】
次いで、図１１Ａ、Ｂ、図１２に示すように、ＣＶＤ法によって、酸化シリコン膜５７を、メモリセル領域の素子分離溝５３の内部（素子分離絶縁膜５６の上方）と、周辺回路領域の素子分離溝１１７の内側とを充填するように堆積する。
次いで、図１１Ａ、Ｂに示すように、マスク用の窒化シリコン膜５２が露出するまでＣＭＰ（Chemical Mechanical Polishing）処理を行い、酸化シリコン膜５７の表面を平坦化する。
このＣＭＰ処理により、図１２に示すように周辺回路領域においても酸化シリコン膜５７の表面が平坦化され、素子分離溝１１７の内部に酸化シリコン膜５７が残留する。この素子分離溝１１７の内部に残留した酸化シリコン膜５７を、素子分離５７ａとする。
【００８２】
次いで、図１３に示すように、第一の不純物拡散層１１４を、素子形成領域Ｄの活性領域Ｋの表層部に形成する。
まず、ウェットエッチングによって、酸化シリコン膜５７の一部およびマスク用の窒化シリコン膜５２を除去する。このとき、酸化シリコン膜５７（素子分離５７ａ）の上面を、酸化シリコン膜５１の上面の位置と概略同等の高さになるようにエッチング条件を調整する。なお、以降の周辺回路領域の断面図においては、簡略化のため、素子分離溝１１７の内部には酸化シリコン膜５７のみを記載する。
【００８３】
次いで、図示しないフォトレジスト膜をマスクとして、半導体基板５０の表面にＮ型不純物（リン等）をイオン注入し、素子形成領域Ｄの一部に、第一の不純物拡散層１１４を形成する。この第一の不純物拡散層１１４は、後の工程でＰチャネル型のＭＯＳトランジスタが配置される領域である。このとき、周辺回路領域の第一の不純物拡散層１１４以外の領域、および、メモリセル領域にホウ素Ｂ等のＰ型不純物をイオン注入することにより、Ｐ型の不純物拡散層を形成してもかまわない。
【００８４】
次いで、図１４Ａ、Ｂ、図１５に示すように、第１ゲートポリシリ膜１１５を形成する。
まず、ウェットエッチングによって、メモリセル領域および周辺回路領域の半導体基板５０表面の酸化シリコン膜５１を除去して、半導体基板５０の上面５０ａを露出させる。このエッチングにより、メモリセル領域にＳＴＩ（Shallow Trench Isolation）構造のライン状の素子分離領域５８が形成される。
次いで、熱酸化法により半導体基板５０の上面５０ａを覆うようにゲート絶縁膜６０を形成する。このゲート絶縁膜６０は、周辺回路領域に配置されるＭＯＳトランジスタ（第一のＭＯＳトランジスタＴｒ２、第二のＭＯＳトランジスタＴｒ３）のゲート絶縁膜として機能する。
【００８５】
次いで、ＣＶＤ法により、２０〜３０ｎｍ程度の膜厚のノンドープポリシリコン膜からなる第１ゲートポリシリ膜１１５を、ゲート絶縁膜６０を覆うように形成する。
次いで、図１４Ａ、Ｂに示すように、周辺回路領域を図示しないフォトレジスト膜（図示せず）で覆い、メモリセル領域に低濃度のＮ型不純物としてリンをイオン注入する。これにより、Ｎ型の低濃度不純物拡散層６１がメモリセル領域に形成される。このとき、イオン注入のドーズ量としては、たとえば５×１０１２〜１×１０１３atoms/cm２の範囲を例示できる。この低濃度不純物拡散層６１は、メモリセル領域に配置されるセルトランジスタのソース・ドレイン領域として機能する。
【００８６】
次いで、図１７に示すように、ＣＶＤ法により、２０〜３０ｎｍ程度の膜厚のノンドープポリシリコン膜からなる第１ゲートポリシリ膜１１５を、周辺回路領域のゲート絶縁膜６０を覆うように形成する。
次いで、周辺回路領域を図示しないフォトレジスト膜（図示せず）で覆い、図１６Ａ、Ｂに示すように、メモリセル領域の活性領域Ｋの表層部に、低濃度のＮ型不純物としてリンをイオン注入する。このイオン注入により、活性領域Ｋの表層部にＮ型の低濃度不純物拡散層６１が形成される。このイオン注入の際のイオンのドーズ量としては、たとえば５×１０１２〜１×１０１３atoms/cm２の範囲を例示できる。この低濃度不純物拡散層６１は、メモリセル領域に配置される埋め込みゲート型ＭＯＳトランジスタ（セルトランジスタＴｒ１）のソース・ドレイン領域として機能する。
【００８７】
次いで、図１７に示すように、周辺回路領域を図示しないフォトレジスト膜でマスクしてドライエッチングを行い、メモリセル領域上の第１ゲートポリシリ膜１１５を除去する。
次いで周辺回路領域およびメモリセル領域に、マスク用の窒化シリコン膜６２および、カーボン膜（アモルファス・カーボン膜）６３を順次堆積する。次いで、図１４Ａ、Ｂに示すように、前記窒化シリコン膜６２およびカーボン膜６３を、メモリセル領域の溝部６５（トレンチ）形成用のパターンにパターニングする。このとき、図１５に示すように、周辺回路領域では、前記窒化シリコン膜６２およびカーボン膜６３のパターニングを行わない。このため、周辺回路領域では半導体基板５０上がゲート絶縁膜６０、第１ゲートポリシリ膜１１５、窒化シリコン膜６２およびカーボン膜６３によって覆われたままの状態となる。
【００８８】
次いで、図１８Ａ、Ｂに示すように、メモリセル領域の半導体基板５０をエッチングし、複数の溝部６５を互いに隣接するように形成する。溝部６５は、活性領域Ｋと交差する所定の方向（図２のＹ方向）に延在するライン状のパターンとして形成される。
【００８９】
この時、溝部６５内に位置する素子分離領域５８の上面もエッチングされ、半導体基板５０上面よりも低い位置となって浅溝を構成する。酸化シリコン膜のエッチング速度が半導体基板５０のエッチング速度よりも遅くなるようにエッチング条件を制御することにより、溝部６５は半導体基板５０がエッチングされた相対的に深い溝と、素子分離領域５８がエッチングされた相対的に浅い溝が連続し、底部に段差を有する溝として形成される。その結果、図１８Ａに示すように、素子分離領域５８と接する溝部６５の側面部分６６には薄膜状のシリコンがサイドウォール６６として残存し、リセス型のセルトランジスタのチャネル領域として機能する。
なお、素子分離絶縁領域（ＳＴＩ）５８よりも半導体基板５０のシリコンの部分を深くエッチングすると、リセスチャネル型のトランジスタとしてのチャネル領域が形成される。
【００９０】
次いで、メモリセル領域および周辺回路領域のカーボン膜６３を除去する。カーボン膜６３の除去により、図１９に示すように、周辺回路領域の半導体基板５０の上面５０ａは、ゲート絶縁膜６０、第１ゲートポリシリ膜１１５および窒化シリコン膜６２によって覆われた状態となる。
【００９１】
次いで、図２０Ａ、Ｂに示すように、熱酸化法により４〜７ｎｍ程度の膜厚の酸化シリコン膜からなる第一のゲート絶縁膜６７を、メモリセル領域および周辺回路領域を覆うように形成する。このとき、メモリセル領域における第一のゲート絶縁膜６７は、溝部６５の内面を覆うように形成される。この第一のゲート絶縁膜６７は、メモリセル領域に配置される埋め込みゲート型ＭＯＳトランジスタ（セルトランジスタＴｒ１）のゲート絶縁膜として機能する。
【００９２】
次いで、メモリセル領域および周辺回路領域に、窒化チタン（ＴｉＮ）からなる内面層６８とタングステン（Ｗ）層６９とを順次堆積し、セルゲート電極膜とする。このとき、メモリセル領域におけるタングステン層６９は、溝部６５の内部を完全に充填する膜厚で形成する。
【００９３】
次に、図２１Ａ、Ｂに示すように、タングステン膜６９の上面６９ａを、半導体基板５０の上面５０ａよりも下方になるまでエッチバックを行う。このとき、溝部６５の底部に、窒化チタン層６８およびタングステン膜６９を残存させるようにエッチバックの条件を調整する。このエッチバックにより、ゲート電極を一部兼ねる構造の、タングステン膜６９からなる第一のワード線７０と第二のワード線７３とが、溝部６５の内側に形成される。
【００９４】
このとき、図２２に示すように、周辺回路領域における半導体基板５０の上面５０ａは平坦であるため、内面層６８およびタングステン層６９は、図２１Ａ、Ｂで説明したエッチバック時にすべて除去される。
【００９５】
次いで、図２３Ａ、Ｂに示すように、たとえば窒化シリコン膜（Ｓｉ３Ｎ４）からなる１０ｎｍ程度の膜厚の第一のライナー膜７１を、第一のワード線７０と第二のワード線７３の上面（タングステン膜６９の上面６９ａ）と第一のゲート絶縁膜６７とを覆うように形成する。このとき、第一のライナー膜７１が溝部６５内を埋め込まないように、形成条件を調整する。
【００９６】
次いで、ＣＶＤ法あるいはスピンナ法により、メモリセル領域および周辺回路領域に、たとえば酸化シリコン膜やＳＯＤ膜（Spin On Directrics：ポリシラザン等の塗布系絶縁膜）からなる第一の埋込絶縁膜７２を、第一のライナー膜７１上を覆い、かつ、溝部６５を埋め込むように形成する。
【００９７】
次いで、ＣＭＰ処理を行い、メモリセル領域にライナー膜７１が露出するまで表面を平坦化する。次に、ＣＭＰ処理を行い、メモリセル領域に窒化シリコン膜６２が露出するまで、第一の埋込絶縁膜７２表面と、第一のライナー膜７１と、第一のゲート絶縁膜６７とを研磨除去する。このＣＭＰ処理により、溝部６５の上部領域を埋め込む構成で、第一のライナー膜７１および第一の埋込絶縁膜７２が残存する。
【００９８】
以上により、溝部６５内の上部領域は、第一のライナー膜７１および第一の埋込絶縁膜７２により埋め込まれた構成となる。なお、第一のライナー膜７１は第一の埋込絶縁膜７２を裏打ちする機能を有し、第一の埋込絶縁膜７２の底面および側面を支持している。
【００９９】
次いで、図２４Ａ、Ｂに示すように、メモリセル領域の窒化シリコン膜６２と酸化シリコン膜６０をドライエッチングにより除去する。このエッチングにより、第一の埋込絶縁膜７２および第一のライナー膜７１の一部が除去され、第一の埋込絶縁膜７２の上面は半導体基板５０の上面５０ａと概略同程度の高さになる。このとき、溝部６５の外方の半導体基板５０の上面５０ａと、溝部６５内の第一の埋込絶縁膜７２の上面は露出した状態となる。
【０１００】
また、図２５に示すように、周辺回路領域における埋込絶縁材料７２およびライナー膜７１も、このエッチングによりすべて除去される。また、窒化シリコン膜６２もエッチバックによって一部除去される。また、周辺回路領域では、半導体基板５０の上面５０ａがゲート絶縁膜６０、第１ゲートポリシリ膜１１５および薄膜状の窒化シリコン膜６２ａによって覆われた状態となる。
【０１０１】
次いで、図２６に示すように、周辺回路領域の薄膜状の窒化シリコン膜６２ａを、ウェットエッチングによって除去する。このエッチングにより、周辺回路領域の第１ゲートポリシリ膜１１５が露出する。
【０１０２】
また、窒化シリコン膜６２ａを除去する際のエッチングにより、メモリセル領域のライナー膜７１もエッチングされる。このとき、ライナー膜７１が溝部６５内に残存するように、ウェットエッチングの時間を制御することが望ましい。また、メモリセル領域における埋込絶縁材料７２の表面が、半導体基板５０の上面５０ａと概略同程度の高さになるようにウェットエッチングの条件を制御することが望ましい。以上により、埋込絶縁材料７２からなる埋込絶縁膜７４が形成される。
【０１０３】
次いで、図２７Ａ、Ｂに示すように、メモリセル領域および周辺回路領域を覆うように、たとえば酸化シリコン膜からなる４０〜５０ｎｍ程度の膜厚の第１の層間絶縁膜７５を形成する。
次いで、メモリセル領域の第一の層間絶縁膜７５の一部を除去し、第一のコンタクト開口７６を形成する。
【０１０４】
このとき、第一のコンタクト開口７６は、図２に示した場合と同様に、第一のワード線７０と同じ方向（図２のＹ方向）に延在するライン状の開口パターンとして形成される。この開口パターンの形成により、第一のコンタクト開口７６のパターンと活性領域Ｋとの交差した部分では、半導体基板５０の上面５０ａが露出する。また、この露出領域がビット配線接続領域とされる。また、このとき、第一のコンタクト開口７６の底部に、ライナー膜７１の上端と埋込絶縁膜７４の上面一部が露出する。
【０１０５】
次いで、Ｎ型不純物（ヒ素等）を、第一のコンタクト開口７６底部から露出する活性領域Ｋの表層部にイオン注入し、Ｎ型の第一の高濃度不純物拡散層７７を形成する。このとき、イオン注入のドーズ量としては１×１０１４〜５×１０１７toms/cm２の範囲を例示できる。このＮ型の第一の高濃度不純物拡散層７７は、リセス型のセルトランジスタのソース・ドレイン領域として機能するとともに、後の工程で形成するビット配線の接続抵抗を低下させる機能を有している。
【０１０６】
次いで、図２８に示すように、メモリセル領域をフォトレジスト膜でマスクし、希釈したフッ酸（ＨＦ）を薬液としたウェットエッチングを行う。このエッチングにより、半導体基板５０の清浄なシリコン面（上面５０ａ）が露出する。また、このエッチングにより、図２８に示すように、周辺回路領域上の第１の層間絶縁膜７５が除去され、第１ゲートポリシリ膜１１５が露出する。
【０１０７】
次いで、図２９Ａ、Ｂ、図３０に示すように、メモリセル領域および周辺回路領域に、たとえばＮ型の不純物（リン等）を含有したポリシリコン膜からなる底部導電膜７８を形成する。この底部導電膜７８の形成により、図３０に示すように、周辺回路領域における第１ゲートポリシリ膜１１５と底部導電膜７８とが一体となり、第２ゲートポリシリ膜１１６が形成される。
【０１０８】
次いで、図３０に示すように、図示しないフォトレジスト膜をマスクにして、ホウ素等のＰ型不純物を、周辺回路領域のＰチャネル型ＭＯＳトランジスタ（第一のＭＯＳトランジスタＴｒ２）を形成する領域Ｔ１上の第２ゲートポリシリ膜１１６にイオン注入する。同様にして、リン等のＮ型不純物を、Ｎチャネル型ＭＯＳトランジスタ（第二のＭＯＳトランジスタＴｒ３）を形成する領域Ｔ２上の第２ゲートポリシリ膜１１６にイオン注入する。
【０１０９】
このように、各領域（Ｔ１、Ｔ２）に異なる導電型のイオンを注入することにより、周辺回路領域上に形成される第一のＭＯＳトランジスタＴｒ２の第一のゲート電極１２０ａの導電型がＰ型となり、第二のＭＯＳトランジスタＴｒ３の第一のゲート電極１２０ｂの導電型がＮ型となる。このため、トランジスタ特性を向上できる。
【０１１０】
また、第２ゲートポリシリ膜１１６にＮ型不純物をイオン注入する際に、同時にメモリセル領域上の底部導電膜７８にＮ型不純物をイオン注入してもよい。底部導電膜７８にＮ型不純物をイオン注入することにより、メモリセル領域に形成するビット配線の抵抗を低減できる。
【０１１１】
次いで、メモリセル領域および周辺回路領域の底部導電膜７８（第２ゲートポリシリ膜１１６）上に、タングステン膜などの金属膜７９、窒化シリコン膜８０を順次堆積し、周辺ゲート電極膜とする。この周辺ゲート電極膜はメモリセル領域においてビット配線としても機能する。
【０１１２】
次いで、図３１Ａ、Ｂ、図３２に示すように、メモリセル領域および周辺回路領域の底部導電膜７８、金属膜７９および窒化シリコン膜８０からなる積層膜をライン形状にパターニングする。このパターニングにより、メモリセル領域に、第一のワード線７０と交差する方向（図２に示す構造説明の場合のＸ方向）に延在するビット配線８１が形成される。なお、図３１Ａ、Ｂに示すビット配線８１は、図２に示すビット配線１５の構造と同様に、第一のワード線７０と直交する直線形状となっているが、ビット配線８１の形状は直線形状に限られず、一部を湾曲させた折れ線形状や波型形状としてもかまわない。また、ビット配線８１の下層の底部導電膜７８は、第一の高濃度不純物拡散層７７と接続している。
【０１１３】
また、このパターニングにより、図３２に示すように、周辺回路領域の領域Ｔ１に第一のＭＯＳトランジスタＴｒ２の第一のゲート電極１２０ａが形成され、領域Ｔ２に第二のＭＯＳトランジスタＴｒ３の第一のゲート電極１２０ｂが形成される。
【０１１４】
本実施形態においては、メモリセル領域のビット配線８１と、周辺回路領域のゲート電極（第一のゲート電極１２０ａ、第一のゲート電極１２０ｂ）とを同時に形成することにより、製造工程の増加を抑えることができる。
【０１１５】
次いで、図３３Ａ、Ｂに示すように、メモリセル領域のビット配線８１および周辺回路領域のゲート電極（第一のゲート電極１２０ａ、第一のゲート電極１２０ｂ）を覆うように、窒化シリコン膜８２を形成する。
【０１１６】
次いで、メモリセル領域を図示しないフォトレジスト膜でマスクし、異方性ドライエッチングを行う。このエッチングにより、図３４に示すように、周辺回路領域のゲート電極（第一のゲート電極１２０ａ、第一のゲート電極１２０ｂ）の側面に、窒化シリコン膜８２からなる窒化膜サイドウォール１２１が形成される。このとき、窒化膜サイドウォール１２１の膜厚は、所望のＭＯＳトランジスタの特性に応じて調整すればよい。なお、窒化膜サイドウォール１２１を形成する前に、イオン注入により、ゲート電極の両側の活性領域Ｋ内に低濃度の不純物拡散層（ＬＤＤ層）を形成しておいてもよい。
【０１１７】
次いで、図示しないフォトレジスト膜をマスクとして周辺回路領域にイオン注入を行い、図３５に示すように、活性領域Ｋの表層部に第二の不純物拡散層１２２と第三の不純物拡散層１２３とを形成する。第二の不純物拡散層１２２は、Ｐ型の不純物が拡散された領域であり、第一のＭＯＳトランジスタＴｒ２のソース・ドレイン領域として機能する。また、第三の不純物拡散層１２３は、Ｎ型の不純物が拡散された領域であり、第二のＭＯＳトランジスタＴｒ３のソース・ドレイン領域として機能する。
【０１１８】
次いで、図３６Ａ、Ｂ、図３７に示すように、メモリセル領域および周辺回路領域を覆うように、１０〜２０ｎｍの膜厚の窒化シリコン膜等からなるライナー膜８３を形成する。ここで、耐酸化性を備えた膜からなるライナー膜８３を形成しておくことにより、後述するＳＯＤ膜のアニール処理工程において、すでに形成されている下層の素子の酸化によるダメージを防止できる。
【０１１９】
次いで、図３８Ａ、Ｂ、図３９に示すように、メモリセル領域のビット配線８１同士の間、および、周辺回路領域の第一のゲート電極１２０ａと第一のゲート電極１２０ｂとの間を充填するように、塗布膜であるＳＯＤ膜を堆積する。次いで、高温の水蒸気（Ｈ２Ｏ）雰囲気中でアニール処理を行い、前記ＳＯＤ膜を固体の堆積膜８５に改質する。次いで、メモリセル領域のライナー膜８３の上面が露出するまでＣＭＰ処理を行い、堆積膜８５の表面を平坦化する。
次いで、ＣＶＤ法により、酸化シリコン膜からなる第二の層間絶縁膜８６を、メモリセル領域および周辺回路領域を覆うように形成する。
【０１２０】
次いで、フォトリソグラフィ技術およびドライエッチング技術を用いて、図４０Ａ、Ｂに示すように、接続孔（第二のコンタクト開口）８７を形成する。このとき、第二のコンタクト開口８７を形成する位置は、図２を基に先に説明した構造の場合、図２の容量コンタクトプラグ形成領域１７に対応する位置とする。ここでは、先にビット配線８１の側面に形成した窒化シリコン膜８２およびライナー膜８３をサイドウォールとして用いたＳＡＣ（Self Alignment Contact）法によって、第二のコンタクト開口８７を形成することができる。
【０１２１】
この第二のコンタクト開口８７形成の際のエッチングにより、第二のコンタクト開口８７と、図２に示した活性領域Ｋの交差する領域とにおいて、半導体基板５０の上面５０ａと埋込絶縁膜７４の上面とが露出する。また、この半導体基板５０の露出領域の下には、溝部６５を埋め込む構成の第一のワード線７０が位置し、また、その上には埋込絶縁膜７４が第一のライナー膜７１を介して埋め込み形成されている。
【０１２２】
次いで、第二のコンタクト開口８７の内壁を覆うように、窒化シリコン膜からなるサイドウォール８８を形成する。次いで、第二のコンタクト開口８７の底部に露出する半導体基板５０の上面５０ａに、Ｎ型不純物（リン等）をイオン注入する。このイオン注入により、第二のコンタクト開口８７の底部に露出する半導体基板５０の上面５０ａ近傍にＮ型の第二の高濃度不純物拡散層９０が形成される。なお、この第二の高濃度不純物拡散層９０は、本実施形態のリセス型のトランジスタにおいて、ソース・ドレイン領域として機能する。
【０１２３】
次いで図４１Ａ、Ｂに示すように、リンを含有したポリシリコン膜を、第二のコンタクト開口８７内を充填し、かつ、第二の層間絶縁膜８６上を覆うように堆積させる。次いで、第二のコンタクト開口８７の底部にポリシリコン膜を残存させるようにエッチバックを行う。このエッチバックにより、ポリシリコン膜からなる底部導電膜９１が形成される。
【０１２４】
次いで、図４２に示すように、図示しないフォトレジスト膜をマスクとして用いた異方性ドライエッチングにより、周辺回路領域の第二の層間絶縁膜８６と堆積膜８５とを貫通し、半導体基板５０の上面５０ａを露出するように、周辺コンタクト開口１２４を形成する。このとき、周辺コンタクト開口１２４の底部で、第二の不純物拡散層１２２および第三の不純物拡散層１２３が露出するように、周辺コンタクト開口１２４の形成位置を調整する。
【０１２５】
次いで、周辺コンタクト開口１２４の底面の、第二の不純物拡散層１２２および第三の不純物拡散層１２３が露出している部分に、コバルトシリサイド（ＣｏＳｉ）等からなるシリサイド層１２５を形成する。
このとき、メモリセル領域においては、図４３Ａ、Ｂに示すように、シリサイド層９２（１２５）が、底部導電膜９１の上面を覆うように形成される。
【０１２６】
次いで、周辺回路領域の周辺コンタクト開口１２４と、メモリセル領域の第二のコンタクト開口８７内とを充填するように、たとえばタングステンからなる金属膜９３を形成する。
次いで、ＣＭＰ処理を行い、メモリセル領域の堆積膜８５上面と周辺回路領域の第二の層間絶縁膜８６とが露出するまで表面を平坦化し、堆積膜８５上と第二の層間絶縁膜８６上のシリサイド層９２および金属膜９３を除去する。
【０１２７】
このＣＭＰ処理により、底部導電膜９１、シリサイド層９２および金属膜９３からなる３層構造の容量コンタクトプラグ９５がメモリセル領域に形成される。また、シリサイド層１２５（９２）および金属膜９３からなる周辺コンタクトプラグ１２６が、周辺回路領域に形成される。このような構成により、周辺コンタクトプラグ１２６は、トランジスタのソース・ドレイン領域とそれぞれ導通する。
【０１２８】
また、本実施形態の構成によれば、図４３Ａ、Ｂに示すように、隣接する第一のワード線７０と第二のワード線７３との間に位置する第二の高濃度不純物拡散層９０の上に容量コンタクトプラグ９５を形成し、第一の高濃度不純物拡散層７７の上にビット配線８１を形成することにより、容量コンタクトプラグ９５とビット配線８１とを、トレンチ構造の第一のワード線７０上に密に配置できる。このため、半導体装置の微細化に寄与することができる。
【０１２９】
次いで、メモリセル領域および周辺回路領域に、窒化タングステン（ＷＮ）とタングステン（Ｗ）とを順次堆積し、図示しない積層膜からなる金属膜を形成する。次いで、メモリセル領域および周辺回路領域の前記金属膜を同時にパターニングする。このパターニングにより、図４４Ａ、Ｂに示すように、前記金属膜からなる容量コンタクトパッド９６が、メモリセル領域に形成される。また、図４５に示すように、前記金属膜からなる局所配線１２７が、前記容量コンタクトパッド９６と同時に、周辺回路領域の貫通電極形成領域Ｔと素子形成領域Ｄにそれぞれ形成される。
【０１３０】
また、図４４Ａ、Ｂに示すように、容量コンタクトパッド９６は容量コンタクトプラグ９５と接続する構成となる。また、局所配線１２７は、周辺コンタクトプラグ１２６と接続された構成となる。
また、図４５に示すように、周辺領域の貫通電極形成領域Ｔに配置した局所配線１２７は、図示していない部分で他の局所配線１２７と導通していてもかまわない。貫通電極形成領域Ｔに配置した局所配線１２７は、後の工程で形成する貫通プラグＶと接続するためのパッドとして機能する。
【０１３１】
次いで、図４６Ａ、Ｂ、図４７に示すように、メモリセル領域の容量コンタクトパッド９６上と、周辺回路領域の局所配線１２７上を覆うように、窒化シリコン膜からなるストッパー膜９７と、１〜２μｍ程度の膜厚の酸化シリコン膜等からなる第３の層間絶縁膜９８とを順次積層する。このとき、第３の層間絶縁膜９８の膜厚は、最適なキャパシタの静電容量に応じて適宜設定すればよい。
【０１３２】
次いで、図４８Ａ、Ｂに示すように、メモリセル領域の容量コンタクトパッド９６の上面を露出させるように、第３の層間絶縁膜９８およびストッパー膜９７を貫通する開口（コンタクト開口）９９を形成する。次いで、開口９９の内壁面を覆うように、窒化チタン等からなる第一の電極１０３ａを形成する。第一の電極１０３ａは、後述するキャパシタ素子の下部電極として機能する。また、第一の電極１０３ａの底部は容量コンタクトパッド９６と接続している。
【０１３３】
次いで、図４９Ａ、Ｂに示すように、キャパシタ１０３を形成する。まず、第一の電極１０３ａの内壁面を覆うように容量絶縁膜１０３ｂを形成する。このとき、容量絶縁膜１０３ｂとしては、酸化ジルコニウム（ＺｒＯ２）、酸化アルミニウム（Ａｌ２Ｏ３）、酸化ハフニウム（ＨｆＯ２）やそれらの積層膜を用いることができる。
次いで、容量絶縁膜１０３ｂの内壁面を覆うように、窒化チタン等からなる上部電極１０３ｃを形成する。以上によりキャパシタ１０３が形成される。
【０１３４】
次いで、図５０Ａ、Ｂ、図５１に示すように、メモリセル領域の上部電極１０３ｃ上と、周辺回路領域の第３の層間絶縁膜９８とを覆うように、酸化シリコン膜等からなる第４の層間絶縁膜１０５を形成する。
【０１３５】
次いで、図５１に示すように、素子形成領域Ｄおよび貫通電極形成領域Ｔの第４の層間絶縁膜１０５、第３の層間絶縁膜９８およびストッパー膜９７を貫通し、かつ、局所配線１２７を露出する開口１３０ａを形成する。
次いで、タングステン等の金属膜を前記開口１３０ａに充填する。これにより、素子形成領域Ｄおよび貫通電極形成領域Ｔの局所配線１２７にそれぞれ接続する局所コンタクトプラグ１３０が形成される。
【０１３６】
次いで、図５２Ａ、Ｂ、図５３に示すように、メモリセル領域および周辺回路領域の第４の層間絶縁膜１０５上に、アルミニウム（Ａｌ）や銅（Ｃｕ）等からなる第１配線１０６を形成する。このとき、図５３に示すように、周辺回路領域における第１配線１０６は、局所コンタクトプラグ１３０に接続するように形成される。次いで、酸化シリコン膜等からなる第５の層間絶縁膜１０７を、メモリセル領域および周辺回路領域の第１配線１０６を覆うように形成する。
【０１３７】
次いで、図５３に示すように、タングステン等の金属膜からなる第1コンタクトプラグ１３１を、第５の層間絶縁膜１０７を貫通し、かつ、第１配線１０６に接続するように形成する。
【０１３８】
次いで、図５４Ａ、Ｂ、図５５に示すように、メモリセル領域および周辺回路領域の第５の層間絶縁膜１０７上に、アルミニウム（Ａｌ）や銅（Ｃｕ）等からなる第２配線１０９を形成する。このとき、図５５に示すように、周辺回路領域における第２配線１０９は、第1コンタクトプラグ１３１に接続するように形成される。
次いで、酸化シリコン膜等からなる第６の層間絶縁膜１１０を、メモリセル領域および周辺回路領域の第２配線１０９を覆うように形成する。
【０１３９】
次いで、図５４に示すように、タングステン等の金属膜からなる第２コンタクトプラグ１３２を、貫通電極形成領域Ｔの第６の層間絶縁膜１１０を貫通し、かつ、第２配線１０９に接続するように形成する。
【０１４０】
次いで、第３配線１１２を、貫通電極形成領域Ｔの第６の層間絶縁膜１１０上に形成する。第３配線１１２は、最上層の配線層であり、表面にバンプ電極を形成する際のパッドを兼ねる。そのため、第３配線１１２の材料としては、銅等の自然酸化されやすい金属膜を避けることが好ましい。このような材料としては、たとえばアルミニウムを用いることができる。
【０１４１】
このとき、第３配線１１２は、第２コンタクトプラグ１３２に接続するように形成される。また、第３配線を形成する領域は貫通電極形成領域Ｔに限られず、素子形成領域Ｄにも配置して構わない。この場合は、第３配線１１２を、第２配線１０９と接続する配線層としてもよい。
【０１４２】
次いで、図５５に示すように、第３配線１１２を覆うように、たとえばシリコン酸窒化膜（ＳｉＯＮ）からなる保護膜１１３を形成する。これにより、図２、図３に示す構造の、半導体装置のメモリセル領域が完成する。
引き続き、周辺回路領域に貫通電極２００を形成するための工程について説明する。
【０１４３】
まず、図５６に示すように、保護膜１１３を貫通し、第３配線１１２上面（一面）を露出させる開口１１３ａを形成する。
次いで、開口１１３ａ内に、シード膜１４１、銅膜および表面金属膜１４３を順次積層したのちにパターニングする。このパターニングにより、第３配線１１２に接続する、シード膜１４１と銅バンプ１４２と表面金属膜１４３とからなる第一バンプ１４０が形成される。ここで、シード膜１４１は、たとえばチタン（Ｔｉ）膜上に銅を積層した積層膜を用いることができる。また、銅バンプ１４２は、電界メッキ法により高さ（膜厚）が１０〜１２μｍ程度になるように形成することが好ましい。また、表面金属膜１４３としては、たとえば膜厚２〜４μｍのスズと銀の合金膜（Ｓｎ−Ａｇ膜）を用いることができる。
【０１４４】
次いで、図５７に示すように、裏面絶縁膜１５０を形成する。
まず、半導体基板５０の下面５０ｂ側に、図示しないアクリル樹脂または石英等のサポート基板を貼り付けて固定する。次いで、半導体基板５０を前記サポート基板で固定した状態で、半導体基板５０の下面５０ｂ側を、所定の厚さ（例えば５０μｍ）になるまで研削（バックグラインド）する。
【０１４５】
この研削工程により、予め形成しておいた部材１１８の端部が、半導体基板５０の下面５０ｂ側に露出する。このような構成とすることにより、部材１１８は、貫通プラグＶの側面を完全に囲む構成となる。このため、隣接する貫通電極２００同士の絶縁性を確保することができる。また、貫通電極２００と、貫通電極２００に隣接する素子形成領域Ｄとの間の絶縁性を確保することができる。このため、ＭＯＳトランジスタ（第一のＭＯＳトランジスタＴｒ２、第二のＭＯＳトランジスタＴｒ３）への干渉を防ぐことができる。
【０１４６】
次いで、たとえば窒化シリコン膜からなる２００〜４００ｎｍの膜厚の裏面絶縁膜１５０を、半導体基板５０の下面５０ｂ側を覆うように形成する。裏面絶縁膜１５０は、後の工程で形成する貫通プラグＶに使用する銅が、製造工程中に半導体基板５０の下面５０ｂ側から内部に拡散することを防止する。このため、裏面絶縁膜１５０を形成することにより、半導体装置の素子特性の低下を防ぐことができる。
【０１４７】
次いで、図５８に示すように、局所配線１２７の下面（他面）１２７ａ側を露出するように、貫通電極形成領域Ｔの裏面絶縁膜１５０、半導体基板５０、ライナー膜８３、堆積膜８５および第二の層間絶縁膜８６を貫通する開口１５１を、異方性ドライエッチングにより形成する。
このときのドライエッチングの条件は、一段階のステップで行うのみならず、半導体基板５０のシリコンエッチングと、堆積膜８５等の絶縁膜のエッチングとを分けて、２段階のステップで行ってもかまわない。
【０１４８】
次いで、図６０に示すように、貫通プラグＶを形成する。
まず、開口１５１の内壁面および裏面絶縁膜１５０他面側を覆うように、チタン（Ｔｉ）膜上に銅を積層した積層膜からなるシード膜１６１を形成する。次いで電界メッキ法により、銅バンプ１６２を、シード膜１６１を介して開口１５１を充填するように形成する。この銅バンプ１６２は、貫通プラグＶとして機能する。このとき、銅バンプ１６２は、裏面絶縁膜１５０から下面側（他面側）に突出する構成となる。
【０１４９】
次いで、銅バンプ１６２の他面側を覆うように、たとえばニッケル（Ｎｉ）、金（Ａｕ）を順次堆積したＡｕ／Ｎｉ膜からなる膜厚２〜４μｍ程度の積層膜からなる金属膜１６３を形成する。以上により、シード膜１６１、銅バンプ１６２および金属膜１６３からなる貫通プラグＶが形成される。なお、貫通プラグＶのうち、裏面絶縁膜１５０の下面側から突出する部分を、第二バンプ１６０とする。
このとき、第二バンプ１６０を、裏面絶縁膜１５０の他面側から突出する厚さｄが８μｍ以下となるように形成することが好ましい。また、第二バンプ１６０の他面側表面は、平坦になるように形成することが好ましい。
【０１５０】
以上により、貫通プラグＶ、局所配線１２７、局所コンタクトプラグ１３０、第１配線１０６、第１コンタクトプラグ１３１、第２配線１０９、第２コンタクトプラグ１３２、第３配線１１２および第一バンプ１４０からなる貫通電極２００が形成される。
この後、サポート基板を除去し、ダイシングによって個片化することにより、本発明の半導体装置１００が完成する。なお、第一バンプ１４０側の金属膜１４３と第二バンプ１６０側の金属膜１６３の種類は入れ替えも可能である。すなわち、第一バンプ１４０側の金属膜１４３としてＡｕ／Ｎｉ膜からなる積層膜を形成し、第二バンプ１６０側の金属膜１６３としてスズと銀の合金膜（Ｓｎ−Ａｇ膜）を形成してもよい。
また、金属膜１４３と金属膜１６３は、Ａｕ／Ｎｉ積層膜とＳｎ−Ａｇ膜の組合せのみには限定されず。半導体チップを積層する際に、接触して接合が形成可能な金属膜の組合せが適用可能である。
【０１５１】
本実施形態によれば、半導体装置１００のメモリセル領域および周辺回路領域に形成した金属膜を同時にパターニングすることにより、メモリセル領域の容量コンタクトパッド９６と、周辺回路領域の局所配線１２７とを同時に形成できる。このため、メモリセル領域に埋込ゲート型のＭＯＳトランジスタ（セルトランジスタＴｒ１）を有し、周辺回路領域にプレーナ型のＭＯＳトランジスタ（第一のＭＯＳトランジスタＴｒ２、第二のＭＯＳトランジスタＴｒ３）を有する構造の半導体装置１００であっても、工程の追加を抑制して製造することができる。このため、貫通電極２００の製造工程における製造コストを抑制できる。
【０１５２】
また、金属膜からなる局所配線１２７を貫通電極形成領域Ｔに形成することにより、開口１５１形成の際のエッチングの進行を、局所配線１２７で食い止められる。このため、開口１５１の深さを、局所配線１２７の形成位置により容易に調節できる。このため、埋め込みゲート型ＭＯＳトランジスタを有する微細な半導体装置であっても、微細な貫通電極２００を容易に形成できる。
【０１５３】
また、貫通プラグＶが、金属からなる局所配線１２７に直接接続されるため、貫通電極２００の電気抵抗を抑えることができる。また、導電性の高いシード膜１６１と銅バンプ１６２とを開口１５１に埋め込み形成することにより、導電性の高い貫通電極２００を形成できる。このため、複数の半導体装置１００を積層して、貫通電極２００同士を接続させても、抵抗を抑えることができる。このため、半導体装置１００間の半導体チップを好適に積層することにより、このため、半導体装置の高集積化を実現できる。
【０１５４】
また、貫通プラグＶの側面を囲むように、絶縁体からなる部材１１８を形成することにより、隣接する貫通電極２００（貫通プラグＶ）同士の絶縁性を確保できる。また、貫通プラグＶと、貫通プラグＶに隣接する素子形成領域Ｄとの間の絶縁性を確保することができるため、ＭＯＳトランジスタ（第一のＭＯＳトランジスタＴｒ２、第二のＭＯＳトランジスタＴｒ３）への干渉を防ぐことができる。このため、ＭＯＳトランジスタの動作を安定させることができる。
【０１５５】
また、窒化シリコン膜からなる２００〜４００ｎｍの膜厚の裏面絶縁膜１５０を、半導体基板５０の下面５０ｂ側を覆うように形成することにより、製造工程中に銅が貫通プラグＶから半導体基板５０内部に拡散することを防止できる。このため、半導体装置１００の素子特性低下を防ぐことができる。
【０１５６】
また、周辺回路領域の各領域（Ｔ１、Ｔ２）に、異なる導電型のイオンを注入することにより、周辺回路領域上に異なる導電型のゲート電極（第一のゲート電極１２０ａ、１２０ｂ）を形成できる。このため、周辺回路領域上に異なる導電型のＭＯＳトランジスタ（第一のＭＯＳトランジスタＴｒ２、第二のＭＯＳトランジスタＴｒ３）を形成でき、トランジスタ特性を向上できる。
【０１５７】
次に、本発明の半導体装置の応用例について説明する。
図６０は、本発明を用いて形成した２枚のＤＲＡＭチップ（半導体チップ）３２３、３２４を積層して、高集積化した半導体装置（ＤＲＡＭパッケージ）３００の断面模式図である。図６０においては、外部端子（半田ボール３２７）が上方に位置するようにして断面図を記載した。以下、各構成について説明する。
【０１５８】
ＤＲＡＭパッケージ３００は、略四角形の金属製の基板３２６を備えている。また、基板３２６の一面側には、チップ積層体３２０がアタッチフィルム３２５を介して搭載されている。
チップ積層体３２０は、一面側から順に、たとえば、半導体チップ３２２、３２３およびインターフェースチップ（半導体チップ）３２４と、が積層した構成となっている。なお、ここでは例として３つの半導体チップからなるチップ積層体３２０について説明するが、半導体チップの数は３つに限られず、４つ以上であってもかまわない。
【０１５９】
半導体チップ３２２、３２３は、本発明を用いて形成した、図示しないメモリセル回路と、メモリセルへのデータ入出力用の周辺回路と、が形成されている。
インターフェースチップ３２４は、半導体チップ３２２、３２３を制御するためのチップである。また、インターフェースチップ３２４は、各半導体チップ３２２、３２３へのデータの入出力およびパッケージ外部へのデータの入出力を制御可能な、図示しないロジック回路が形成されている。
【０１６０】
また、半導体チップ３２２、３２３、３２４の一面側及び他面側には、それぞれ複数の柱状の第一バンプ３２３ａ、第二バンプ３２３ｂが形成されている。
また、各半導体チップ３２２、３２３、３２４は、貫通電極３２３ｃを介して互いに電気的に接続されている。また、半導体チップ３２２の他面側は、アタッチフィルム３２５を介して基板３２６に固定されている。
【０１６１】
また、各半導体チップ３２２、３２３、３２４の隣接する第一バンプ３２３ａ、第二バンプ３２３ｂ同士は、貫通電極３２３ｃの位置を合わせて、低温（１５０〜１７０℃程度）で加熱されたことにより互いに仮固着されている。また、半導体チップ３２２は、予め基板３２６に固定されていることにより、各半導体チップ３２３、３２４の第一バンプ３２３ａと第二バンプ３２３ｂとを仮固着する際の土台として用いられる。
【０１６２】
なお、貫通電極３２３ｃの具体的な構造は、先の実施形態において説明した通りであるため、本実施形態では詳細な記載を省略する。また、半導体チップ３２２、３２３、３２４は、貫通電極３２３ｃの配置が同じであれば、互いの大きさが異なっていてもかまわない。
【０１６３】
基板３２６の一面側には、チップ積層体３２０を覆う、樹脂からなる封止体３３０が形成されている。封止体３３０は、チップ積層体３２０を構成する各々の半導体チップ３２２、３２３、３２４の間に充填されるとともに、チップ積層体３２０の側面を覆っている。このような構成により、各半導体チップ３２２、３２３、３２４は、封止体３３０により衝撃から保護されている。
【０１６４】
また、インターフェースチップ３２４の一面側には、略四角形の配線基板３２１が配置されている。また、配線基板３２１の他面側には端子３２９が形成されており、この端子３２９を介して、配線基板３２１とチップ積層体３２０とは電気的に接続されている。
また、配線基板３２１の一面側には複数の半田ボール３２７が形成されている。半田ボール３２７は、外部からの入出力信号、電源電圧等が印加される端子であり、ＤＲＡＭパッケージ３００の外部端子として機能する。また、半田ボール３２７と端子３２９は、配線形成層３２８により電気的に接続されている。
【０１６５】
本実施形態によれば、本発明の貫通電極３２３ｃが設けられた半導体チップが用いられていることにより、微細でかつ、電気特性の高いＤＲＡＭパッケージ３００を提供することができる。
【０１６６】
次いで、本発明の貫通電極を有するＤＲＡＭパッケージを備えるメモリモジュール（半導体装置）について、図６１を用いて説明する。図６１は半導体メモリモジュールの平面模式図である。
半導体メモリモジュール４１０は、ＤＲＡＭパッケージ４０２と、インターフェースチップ４０３と、入出力端子４０１と、から概略構成されている。以下、各構成について詳細を説明する。
【０１６７】
本実施形態の半導体メモリモジュール４１０には、たとえば８個のＤＲＡＭパッケージ４０２と、１個のインターフェースチップ４０３がプリント基板４００上に搭載されている。なお、インターフェースチップ４０３はプリント基板４００上に搭載されていなくても構わない。
【０１６８】
ＤＲＡＭパッケージ４０２は、図６０に示したＤＲＡＭパッケージと同様の構成を有している。また、プリント基板４００には、ＤＲＡＭパッケージ４０２を外部の装置に電気的に接続するための複数の入出力端子（Ｉ／Ｏ端子）４０１が設けられている。このような構成により、入出力端子４０１を介して、例えば外部のメモリコントローラから、各ＤＲＡＭパッケージ４０２へのデータの入出力が行われる。
【０１６９】
インターフェースチップ４０３は、各ＤＲＡＭパッケージ４０２へのデータの入出力を制御するチップである。インターフェースチップ４０３は、半導体メモリモジュール４１０の外部から供給されたクロック信号（Clock）及びコマンドアドレス信号（Command Address）のタイミング調整や、信号波形の形成を行って、各ＤＲＡＭパッケージ４０２へ供給する。
【０１７０】
本実施形態の半導体メモリモジュール４１０は、本発明の半導体装置が設けられた、集積度の高い半導体装置（ＤＲＡＭパッケージ４０２）が用いられている。このため、微細化に対応することが可能であり、かつ、大容量のデータ記憶を実現することができる。
【０１７１】
次に、本発明を適用したデータ処理システム５００について、図６２を用いて説明する。図６２は本実施形態のデータ処理システム５００の概略構成図である。データ処理システム５００は、上記半導体装置１００、３００、４１０を備えたシステムの一例である。
【０１７２】
データ処理システム５００は、データプロセッサ５２０と上記本発明を適用したＤＲＡＭメモリモジュール５３０が含まれている。
また、また、データプロセッサ５２０は、システムバス５１０を介して上記ＤＲＡＭメモリモジュール５３０に相互に接続されているが、システムバス５１０を介さずにローカルなバスによって接続されてもかまわない。また、図６２中には、１本のシステムバス５１０が図示されているが、必要に応じてコネクタなどを介して、シリアル乃至パラレルに接続される。
【０１７３】
データプロセッサ５２０としては、たとえばＭＰＵ（Micro Processing Unit）や、ＤＳＰ（Digital Signal Processor）等を挙げることができる。また、ＤＲＡＭメモリモジュール５３０は、本発明を用いて形成した上記半導体装置１００、３００、４１０を備えている。
【０１７４】
このデータ処理システム５００では、必要に応じて、不揮発性記憶デバイス５５０、入出力装置５６０、ＲＯＭ（Read Only Memory）５４０がシステムバス５１０に接続されるが、必ずしも必須の構成要素ではない。
ＲＯＭ５４０は、固定データの格納用として用いられる。また、不揮発性記憶デバイス５５０としては、ハードディスクや光ドライブ、ＳＳＤ（Solid State Drive）などを利用できる。また、入出力装置５６０には、例えば液晶ディスプレーナどの表示装置や、キーボード等のデータ入力装置が含まれる。また、入出力装置５６０には、入力デバイス若しくは出力デバイスの何れか一方のみの場合も含まれる。
【０１７５】
図６２に示すように、データ処理システム５００の各構成要素の個数は、簡略化のため１つの記載にとどめているが、各構成要素の個数は、特に限定されるものではなく、少なくとも１個又は複数個の場合も含まれる。また、このデータ処理システム５００には、例えばコンピュータシステムが含まれるが、必ずしもこれに限定されるものではない。
【０１７６】
本実施形態のデータ処理システム５００は、本発明を用いた半導体装置１００、メモリモジュール４１０を備えているため、高速のデータ処理を実現できる。
具体的には、本発明に係る半導体装置１００は、メモリセル領域に埋込ゲート型のＭＯＳトランジスタを有し、周辺回路領域にプレーナ型のＭＯＳトランジスタを有する構造であるため、高い集積度を有する。また、金属からなる局所配線１２７と貫通プラグＶとが直接接続されているため、良好な電気特性を有する。そして、このような電気特性が良好で、データ処理速度の速い半導体装置１００を具備するＤＲＡＭパッケージ４０２が、本実施形態に係る半導体メモリモジュール４１０に備えられているため、半導体メモリモジュール４１０の動作が高速になると共に、記憶容量が増加して高性能化できる。
以上により、半導体メモリモジュール４１０を備えたデータ処理システム５００におけるデータ処理速度の高性能化を実現できる。
【符号の説明】
【０１７７】
１…トランジスタ形成層、２…キャパシタ形成層、３…配線層、４…素子分離領域、７…溝部、７Ａ…第一のゲート絶縁膜、９…第一のワード線、９ａ…上面、１１…埋込絶縁膜、１３…第二のワード線、１５…ビット配線、１８…容量コンタクトパッド、１９…容量コンタクトプラグ、２１…第一の低濃度不純物拡散層、２２…第一の高濃度不純物拡散層、２３…第二の低濃度不純物拡散層、２４…第二の高濃度不純物拡散層、２８…第一のコンタクト開口、３６…第二のコンタクト開口、４７…キャパシタ、５０…半導体基板、５０ａ…上面、５０ｂ…下面、５７ａ…素子分離、５８…素子分離領域、６０…ゲート絶縁膜、６０ａ…第二のゲート絶縁膜、６０ｂ…第三のゲート絶縁膜、６１ａ…第一の低濃度不純物拡散層、６１ｂ…第二の低濃度不純物拡散層、６７…第一のゲート絶縁膜、７０…第一のワード線、７３…第二のワード線、７４…埋込絶縁膜、７５…第１の層間絶縁膜、７６…第一のコンタクト開口、７７…第一の高濃度不純物拡散層、８５…堆積膜（絶縁膜）、８６…第二の層間絶縁膜、８７…第二のコンタクト開口、９０…第二の高濃度不純物拡散層、９５…容量コンタクトプラグ、９６…容量コンタクトパッド、９８…第３の層間絶縁膜、１１１…第一の溝、１１４…第一の不純物拡散層、１１８…部材、１１８ａ…窒化シリコン膜、１１８ｂ…酸化シリコン膜、１２２…第二の不純物拡散層、１２３…第三の不純物拡散層、１２７…局所配線、１４０…第一バンプ、１４１…シード膜、１４２…銅バンプ、１６０…第二バンプ、１６２…銅バンプ、２００…貫通電極、４１０…半導体メモリモジュール、データ処理システム…５００、５１０…システムバス、５２０…データプロセッサ、５３０…ＤＲＡＭメモリモジュール、５４０…ＲＯＭ、５５０…不揮発性記憶デバイス、５６０…入出力装置
Ｋ…活性領域、Ｔｒ１…セルトランジスタ、Ｔｒ２…第一のＭＯＳトランジスタ、Ｔｒ３…第二のＭＯＳトランジスタ、Ｖ…貫通プラグ
【図１】
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【図２】
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【図３Ａ】
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【図３Ｂ】
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【図４】
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【図５】
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【図６】
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【図７Ａ】
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【図７Ｂ】
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【図８】
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【図９Ａ】
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【図９Ｂ】
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【図１０】
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【図１１Ａ】
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【図１１Ｂ】
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【図１２】
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【図１３】
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【図１４Ａ】
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【図１４Ｂ】
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【図１５】
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【図１６Ａ】
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【図１６Ｂ】
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【図１７】
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【図１８Ａ】
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【図１８Ｂ】
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【図１９】
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【図２０Ａ】
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【図２０Ｂ】
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【図２１Ａ】
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【図２１Ｂ】
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【図２２】
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【図２３Ａ】
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【図２３Ｂ】
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【図２４Ａ】
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【図２４Ｂ】
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【図２５】
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【図２６】
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【図２７Ａ】
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【図２７Ｂ】
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【図２８】
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【図２９Ａ】
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【図２９Ｂ】
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【図３０】
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【図３１Ａ】
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【図３１Ｂ】
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【図３２】
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【図３３Ａ】
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【図３３Ｂ】
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【図３４】
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【図３５】
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【図３６Ａ】
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【図３６Ｂ】
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【図３７】
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【図３８Ａ】
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【図３８Ｂ】
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【図３９】
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【図４０Ａ】
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【図４０Ｂ】
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【図４１Ａ】
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【図４１Ｂ】
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【図４２】
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【図４３Ａ】
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【図４３Ｂ】
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【図４４Ａ】
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【図４４Ｂ】
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【図４５】
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【図４６Ａ】
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【図４６Ｂ】
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【図４７】
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【図４８Ａ】
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【図４８Ｂ】
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【図４９Ａ】
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【図４９Ｂ】
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【図５０Ａ】
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【図５０Ｂ】
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【図５１】
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【図５２Ａ】
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【図５２Ｂ】
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【図５３】
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【図５４Ａ】
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【図５４Ｂ】
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【図５５】
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【図５６】
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【図５７】
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【図５８】
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【図５９】
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【図６０】
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【図６１】
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【図６２】
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