(57)【要約】【課題】各メモリセルにおける書込電流閾値のばらつきに対応でき、かつ、書込みマージンを確保することが可能な半導体装置を提供する。【解決手段】ＭＲＡＭデバイスは、行列状に配置されたＭＴＪメモリセルと、メモリセル列に対応して配置される複数のビット線と、メモリセル行に対応して配置される複数のディジット線と、各ＭＴＪメモリセルに正常にデータ書込を行なうために、ビット線および／またはディジット線に流すべき書込電流の電流量を調整する書込電流調整部と備える。書込電流調整部は、複数のビット線および／または複数のディジット線を、少なくとも１つの書込電流線を分割単位として分割し、該分割単位ごとに書込電流の電流量を調整する複数の書込電流調整回路を含む。【選択図】図９
2012069175.tif 000002
【特許請求の範囲】
【請求項１】
行列状に配置され、各々がデータを不揮発的に記憶する複数のメモリセルと、
前記複数のメモリセルの列に対応して配置される複数の第１の書込電流線と、
前記複数のメモリセルの行に対応して配置される複数の第２の書込電流線と、
各前記複数のメモリセルに正常にデータ書込を行なうために、各前記複数の第１の書込電流線および／または各前記複数の第２の書込電流線に流すべき書込電流の電流量を調整する書込電流調整部と、
前記複数の第１の書込電流線と電気的に接続される第１の書込回路と、
前記複数の第２の書込電流線と電気的に接続される第２の書込回路とを備え、
前記第１の書込回路および／または前記第２の書込回路は、前記書込電流調整部が調整した電流量に基づいて各前記複数の第１の書込電流線および／または各前記複数の第２の書込電流線に書込電流を流すことにより、各前記複数のメモリセルにデータを書込み、
前記書込電流調整部は、前記複数の第１の書込電流線および／または前記複数の第２の書込電流線を、少なくとも１つの書込電流線を分割単位として分割し、該分割単位ごとに書込電流の電流量を調整する複数の書込電流調整回路を含む、半導体装置。
【請求項２】
前記複数のメモリセルと連続的に配置される複数のダミーセルをさらに含み、
各前記複数のメモリセルは、磁気記憶素子を含み、
各前記複数のダミーセルは、前記磁気記憶素子と同様の構造に設計されたダミー磁気記憶素子を含み、
各前記複数の書込電流調整回路は、各前記複数のダミーセルの前記ダミー磁気記憶素子に、調整した書込電流の電流量を不揮発的に記憶させる、請求項１に記載の半導体装置。
【請求項３】
前記ダミー磁気記憶素子は、印加される磁界に応じて変化する磁化方向に応じて電気抵抗が変更され、
各前記複数の書込電流調整回路は、複数の前記ダミー磁気記憶素子の電気抵抗の組み合わせにより、前記書込電流の電流量を記憶する、請求項２に記載の半導体装置。
【請求項４】
前記複数のメモリセルと連続的に配置される複数のダミーセルをさらに含み、
各前記複数のメモリセルは、
磁気記憶素子と、
データ読出時に、前記磁気記憶素子を接地電圧にプルダウンするためのアクセス素子とを含み、
各前記複数のダミーセルは、
前記磁気記憶素子および前記アクセス素子のそれぞれと同様の構造に設計されたダミー磁気記憶素子およびダミーアクセス素子を含み、
各前記複数の書込電流調整回路は、
前記ダミー磁気記憶素子をショートさせた状態で、調整された電流量の書込電流を第１の書込電流線および／または第２の書込電流線に供給するための基準電圧を、前記ダミーアクセス素子のゲートに入力する基準電圧調整回路を含む、請求項１に記載の半導体装置。
【請求項５】
前記半導体装置は、前記分割単位の書込電流の電流量を調整するテストモードと、通常動作モードとを有し、
前記半導体装置に電源電位が供給されたことを検知したときに、前記テストモードを実行するテスト回路をさらに備える、請求項１に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、不揮発性記憶装置を含む半導体装置に関し、より特定的には、ＭＲＡＭ（Magnetic Random Access Memory）におけるデータ書込電流のチューニングに関する。
【背景技術】
【０００２】
磁気ランダムアクセス記憶装置（ＭＲＡＭ）は、トンネル磁気抵抗（ＴＭＲ：Tunneling Magnetoresistive）効果を有する素子（以下、「トンネル磁気抵抗素子」と称する）をメモリセルとして備える記憶装置である。ＭＲＡＭデバイスは、ビット線およびディジット線の交差部分に整列した複数のメモリセルを含む。トンネル磁気抵抗素子は、磁気トンネル接合構造を有し、磁気方向が固定された第１の磁性体層と、外部からの印加磁界によって磁化方向が書換え可能な第２の磁性体層と、当該第１および第２の磁性体層に挟まれたトンネル絶縁層とで構成される。
【０００３】
トンネル磁気抵抗素子は、上記第１および第２の磁性体層の磁気モーメントの向きが平行な状態および反平行な状態で、抵抗がそれぞれ最小値および最大値となる特徴を有する。したがって、トンネル磁気抵抗素子を有する磁気メモリセル（以下、「ＭＴＪ（Magnetic Tunnel Junction）メモリセル」とも称する）では、トンネル磁気抵抗素子中の磁気モーメントとの平行状態（低抵抗状態）および反平行状態（高抵抗状態）が、記憶データの論理レベル“０”および“１”とそれぞれ対応付けられる。ＭＴＪメモリセルの記憶データは、磁性体層の磁化方向を反転可能なしきい値レベルを超えるデータ書込磁界の印加によって書換えられるまで、不揮発的に保持される。
【０００４】
一般的にＭＲＡＭデバイスにおいては、ＭＴＪメモリセルの行に対応して設けられた書込電流線であるディジット線の駆動電流、およびＭＴＪメモリセルの列に対応して設けられた書込電流線であるビット線の駆動電流があるしきい値を超える場合にはＭＴＪメモリセル内に対するデータの書込を行なうことができるが、ディジット線またはビット線の駆動電流が大きすぎると、書込対象のＭＴＪメモリセルに対応するビット線およびディジット線のいずれか一方の配線上に位置する半選択状態のＭＴＪメモリセル等、書込対象でないＭＴＪメモリセルが書込対象のＭＴＪメモリセルに作用させるための磁場の影響を受けて誤動作する場合がある。
【０００５】
ＭＴＪメモリセルに対するデータ書込を行なうために必要な書込電流の閾値、すなわちディジット線およびビット線の駆動電流の閾値は各ＭＴＪメモリセルでばらつきがあるため、各ＭＴＪメモリセルに対してデータ書込を正常に行なう、すなわち各ＭＴＪメモリセルに対するデータ書込を可能とし、かつ書込対象でないＭＴＪメモリセルの誤動作を防ぐことができるように書込電流をチューニングする方法が知られている（たとえば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００７−１５７２０６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、ＭＲＡＭデバイスにおいては、一般的に、行列状に配置された複数のＭＴＪメモリセルを含むＭＴＪメモリセルアレイをテスト対象としてチューニングテストを行なうことによって、書込電流を、すべてのメモリセルに対してデータ書込が正常に行なうことが可能な電流値に設定する。よって、ＭＴＪメモリセルアレイが含むすべてのＭＴＪメモリセルの書込電流の閾値のばらつきに対応しようとすると、書込電流の設定値が大きくなってしまい、対象となるＭＴＪメモリセル以外のＭＴＪメモリセルにも影響を与える（以下、「ディスターブ」とも称する）という不具合が発生する。このように、ＭＴＪメモリセルの特性のばらつきに起因して、各ＭＴＪメモリセルの書込みマージンが低下してしまうという問題点があった。
【０００８】
それゆえ、この発明はかかる課題を解決するためになされたものであり、その目的は、各メモリセルにおける書込電流閾値のばらつきに対応でき、かつ、書込みマージンを確保することが可能な不揮発性記憶装置を含む半導体装置を提供することである。
【課題を解決するための手段】
【０００９】
この発明の一実施例に従えば、半導体装置は、行列状に配置され、各々がデータを不揮発的に記憶する複数のメモリセルと、複数のメモリセルの列に対応して配置される複数の第１の書込電流線と、複数のメモリセルの行に対応して配置される複数の第２の書込電流線と、各複数のメモリセルに正常にデータ書込を行なうために、各複数の第１の書込電流線および／または各複数の第２の書込電流線に流すべき書込電流の電流量を調整する書込電流調整部と、複数の第１の書込電流線と電気的に接続される第１の書込回路と、複数の第２の書込電流線と電気的に接続される第２の書込回路とを備える。第１の書込回路および／または第２の書込回路は、書込電流調整部が調整した電流量に基づいて各複数の第１の書込電流線および／または各複数の第２の書込電流線に書込電流を流すことにより、各複数のメモリセルにデータを書込む。書込電流調整部は、複数の第１の書込電流線および／または複数の第２の書込電流線を、少なくとも１つの書込電流線を分割単位として分割し、該分割単位ごとに書込電流の電流量を調整する複数の書込電流調整回路を含む。
【発明の効果】
【００１０】
この発明の一実施例によれば、各メモリセルにおける書込電流閾値のばらつきに対応でき、かつ、各メモリセルの書込みマージンを確保することができる。
【図面の簡単な説明】
【００１１】
【図１】この発明の実施の形態に従う不揮発性記憶装置の代表例であるＭＲＡＭデバイスの全体構成を示す概略ブロック図である。
【図２】各ＭＴＪメモリセルＭＣの構造およびＭＴＪメモリセルＭＣに対するデータ書込動作を示す概略図である。
【図３】ＭＴＪメモリセルアレイに配置された、データ書込に用いられる信号配線の配置を示すブロック図である。
【図４】正規メモリセルおよびダミーセルと対応する信号線との配置を詳細に示す図である。
【図５】図３における書込電流調整回路の構成を示す回路図である。
【図６】書込電流のチューニングテスト処理を説明するフローチャートである。
【図７】書込電流のチューニングテスト結果を示す概念図である。
【図８】一般的な書込電流のチューニングにおける問題点を説明する図である。
【図９】本発明の実施の形態１に係る書込電流のチューニング動作を示す概略図である。
【図１０】本発明の実施の形態１の変更例１に係る書込電流のチューニング動作を示す概略図である。
【図１１】本発明の実施の形態１の変更例２に係る書込電流の調整動作を示す概略図である。
【図１２】本発明の実施の形態２に係る書込電流の調整動作を示す概略図である。
【図１３】図１２における基準電圧調整回路の構成を示す回路図である。
【図１４】本発明の実施の形態２の変更例２に係る書込電流の調整動作を示す概略図である。
【図１５】本発明の実施の形態３に係る書込電流のチューニング動作を示す概略図である。
【図１６】本発明の実施の形態３の変更例に係る書込電流のチューニング動作を示す概略図である。
【図１７】本発明の実施の形態４に係る書込電流のチューニング動作を示す概略図である。
【図１８】図１７に示す複数のビット線のうちの１本のビット線の構成を示す図である。
【図１９】本発明の実施の形態４の変更例に係る書込電流のチューニング動作を示す概略図である。
【図２０】本発明の実施の形態５に係る書込電流のチューニング動作を示す概略図である。
【図２１】セルフテスト回路の構成およびセルフテストを説明するための図である。
【図２２】図２１のセルフテスト回路による書込電流のチューニングテスト処理を説明するフローチャートである。
【図２３】図１３に示した基準電圧調整回路の変更例を説明する図である。
【発明を実施するための形態】
【００１２】
以下、本発明の実施の形態について、図面を参照しながら詳細に説明する。なお、図中の同一または相当する部分には同一符号を付してその説明は繰返さない。
【００１３】
［実施の形態１］
図１は、この発明の実施の形態に従う半導体装置の代表例であるＭＲＡＭデバイスの全体構成を示す概略ブロック図である。
【００１４】
図１を参照して、本実施の形態に従うＭＲＡＭデバイスは、データ記憶を実行するＭＴＪメモリセルＭＣが行列状に配置されたＭＴＪメモリセルアレイ１０を備える。なお、以下、本明細書においては、後に説明するダミーセルと区別するために、ＭＴＪメモリセルアレイ１０内に配置され、かつ、アドレス信号ＡＤＤに応じてアクセス対象となるＭＴＪメモリセルを、特に「正規メモリセル」とも称することとする。
【００１５】
ＭＲＡＭデバイスはさらに、制御信号ＣＭＤに応答してＭＲＡＭデバイスの全体動作を制御するコントロール回路１２と、アドレス信号ＡＤＤによって示されるロウアドレスをデコードして正規メモリセルの行選択を実行するための行デコーダ１３と、アドレス信号ＡＤＤによって示されるコラムアドレスをデコードして正規メモリセルの列選択を実行するための列デコーダ１４と、書込電流の供給を制御するディジット線ドライブ回路１５およびビット線ドライブ回路２０，２１とを備える。
【００１６】
図２は、各ＭＴＪメモリセルＭＣの構造およびＭＴＪメモリセルＭＣに対するデータ書込動作を示す概略図である。
【００１７】
図２を参照して、ＭＴＪメモリセルＭＣは、磁気的に書込まれた記憶データのデータレベルに応じて電気抵抗が変化するトンネル磁気抵抗素子ＴＭＲと、アクセストランジスタＡＴＲとを含む。
【００１８】
アクセストランジスタＡＴＲは、ビット線ＢＬおよびソース線ＳＬとの間に、トンネル磁気抵抗素子ＴＭＲと直列に接続される。代表的には、アクセストランジスタＡＴＲとして、電界効果トランジスタが適用される。
【００１９】
ＭＴＪメモリセルＭＣに対して直接作用する配線としては、データ書込時およびデータ読出時において書込電流を流すためのディジット線ＤＬと、データ読出を指示するためのワード線ＷＬと、データ読出時にトンネル磁気抵抗素子ＴＭＲを接地電圧ＧＮＤにプルダウンするためのソース線ＳＬとが設けられる。
【００２０】
トンネル磁気抵抗素子ＴＭＲは、固定された磁化方向を有する磁性体層（以下、単に固定磁化層とも称する）ＦＬと、書込電流によって生じるデータ書込磁界に応じた方向に磁化される磁性体層（以下、単に自由磁化層とも称する）ＶＬとを有する。固定磁化層ＦＬおよび自由磁化層ＶＬの間には、絶縁体層で形成されるトンネルバリアＴＢが設けられる。自由磁化層ＶＬは、書込まれる記憶データのレベルに応じて、固体磁化層ＦＬと同一方向または反対方向（正方向または負方向）に磁化される。
【００２１】
トンネル磁気抵抗素子ＴＭＲの電気抵抗は、固定磁化層ＦＬおよび自由磁化層ＶＬの間の磁化方向の相関関係によって変化する。具体的には、固定磁化層ＦＬおよび自由磁化層ＶＬの間で磁化方向が揃っている場合には、両者の磁化方向が反対である場合に比べて、電気抵抗が小さくなる。
【００２２】
トンネル磁気抵抗素子ＴＭＲの下層には、トンネル磁気抵抗素子ＴＭＲとアクセストランジスタＡＴＲとの電気的な結合を確保するための、導電質の物質で形成されたストラップＳＲＰ（下部電極）が形成されている。
【００２３】
データ書込時においては、ワード線ＷＬが非活性化されて、アクセストランジスタＡＴＲはターンオフされる。この状態で、自由磁化層ＶＬを磁化するための書込電流は、ビット線ＢＬおよびディジット線ＤＬのそれぞれにおいて、書込データのレベルに応じた方向に流される。すなわち、自由磁化層ＶＬの磁化方向は、ビット線ＢＬおよびディジット線ＤＬをそれぞれ流れる書込電流の向きによって決定される。
【００２４】
図３は、ＭＴＪメモリセルアレイ１０に配置された、データ書込に用いられる信号配線の配置を示すブロック図である。
【００２５】
図３を参照して、ＭＴＪメモリセルアレイ１０において、正規メモリセルの行（以下、「メモリセル行」とも称する）にそれぞれ対応してディジット線ＤＬが配置される。また、正規メモリセルの列（以下、「メモリセル列」とも称する）にそれぞれ対応してビット線ＢＬが配置される。さらに、図示しないが、メモリセル行にそれぞれ対応してワード線ＷＬおよびソース線ＳＬが配置されている。
【００２６】
ディジット線ドライブ回路１５は、行デコーダ１３からの列選択結果に応じて、ディジット線ＤＬの一端側の電圧を制御するためのディジット線ドライブユニットＤＤＵを有する。各ディジット線ＤＬの他端側（ディジット線ドライブユニットの反対側）は、行選択結果にかかわらず固定的に接地電圧ＧＮＤと結合される。
【００２７】
ディジット線ドライブ回路１５において、選択行に対応するディジット線ドライブユニットＤＤＵは、対応するディジット線、すなわち選択行のディジット線の一端側を、たとえば電源電圧Ｖｃｃと結合する。これにより、選択列のディジット線には、電源電圧Ｖｃｃから接地電圧ＧＮＤに向かう方向に、所定の書込電流が供給される。ディジット線ＤＬを流れる書込電流によって生じる磁界は、正規メモリセルＭＣにおいて、磁化困難軸（ＨＡ）に沿った方向を有する。
【００２８】
一方、非選択行においては、各ディジット線ドライブユニットＤＤＵは、対応するディジット線の一端側を接地電圧ＧＮＤと接続する。このため、非選択行のディジット線には、選択行のような書込電流は供給されない。
【００２９】
ビット線ドライブ回路２０は、ビット線ＢＬの一端側にそれぞれ対応して設けられたビット線ドライブユニットＢＤＵを含み、ビット線ドライブ回路２１は、ビット線ＢＬの他端側にそれぞれ対応して設けられたビット線ドライブユニットＢＤＵ＃を含む。
【００３０】
各ビット線ドライブユニットＢＤＵは、列デコーダ１４からの列選択結果および書込データＤＩＮのレベルに応じて、対応するビット線ＢＬの一端側の電圧を制御する。これに対して、各ビット線ドライブユニットＢＤＵ＃は、列デコーダ１４の列選択結果および反転された書込データ／ＤＩＮに応じて、対応するビット線ＢＬの他端側の電圧を制御する。
【００３１】
データ書込時において、選択列のビット線の一端および他端側は、書込データＤＩＮのレベルに応じて、電源電圧Ｖｃｃおよび接地電圧ＧＮＤの一方ずつに設定される。たとえば、Ｈレベルのデータ書込時には、対応するビット線ドライブユニットＢＤＵによって選択列のビット線の一端側が電源電圧Ｖｃｃと接続される一方で、選択列のビット線の他端側は、対応するビット線ドライブユニットＢＤＵ＃によって接地電圧ＧＮＤと接続される。反対に、書込データＤＩＮがＬレベルであるときには、対応するビット線ドライブユニットＢＤＵによって選択列のビット線の一端側が接地電圧ＧＮＤと接続される一方で、選択列のビット線の他端側は、対応するビット線ドライブユニットＢＤＵ＃によって電源電圧Ｖｃｃと接続される。
【００３２】
一方、非選択列においては、ビット線ＢＬの一端側および他端側は、対応するビット線ドライブユニットＢＤＵおよびＢＤＵ＃によって、それぞれ接地電圧ＧＮＤと接続される。したがって、非選択列のビット線を書込電流が流れることはない。
【００３３】
データ読出時には、ビット線ドライブユニットＢＤＵおよびＢＤＵ＃の各々は、ビット線ＢＬの一端側および他端側を、電源電圧Ｖｃｃおよび接地電圧ＧＮＤのいずれからも切離す。データ読出時には、図示しないデータ読出回路によって、選択メモリセルと電気的に接続されたビット線ＢＬに対して、データ読出電流が供給される。
【００３４】
なお、図１〜図３においては、データ書込に関連する回路のみを代表的に図示しているが、ＭＴＪメモリセルＭＣに対するデータ読出動作を実現するための図示しないデータ読出回路がさらに備えられているものとする。このようなデータ読出回路は、たとえば、データ読出時にビット線ＢＬにデータ読出電流を供給する機能および選択メモリセルの電気抵抗に応じたビット線ＢＬの通過電流を検知する機能を有する。
【００３５】
再び図１を参照して、本発明の実施の形態に従う構成においては、ＭＴＪメモリセルアレイ１０の周辺領域において、正規メモリセルＭＣの配置パターンと連続するように、ダミーセルＤＣがさらに設けられている。すなわち、正規メモリセルＭＣおよびダミーセルＤＣは、全体で均一ピッチを有するように連続的に配置されている。ダミーセルＤＣは、正規メモリセルＭＣと同様の構造および寸法に設計されるが、両者を完全に同一構造とする必要はない。
【００３６】
図１には、行方向に沿って３行分、列方向に沿って２列分ずつのダミーセルＤＣが配置される構成が例示されるが、ダミーセルＤＣの配置個数については特に限定されるものではない。
【００３７】
図１に示すように、ダミーセルＤＣをＭＴＪメモリセルアレイ１０の周辺部分に配置することにより、ＭＴＪメモリセル配置の疎密に起因して、ＭＴＪメモリセルの製造時に生じる寸法、形状および構造の不均一性を低減することができる。ＭＴＪメモリセルは、ＭＲＭ回路ブロック中のＭＴＪメモリアレイ部分にのみ形成されるため、ＭＴＪメモリセルの配置について、チップ内で疎・密が発生してしまう。すなわち、ＭＴＪメモリセルの中央部分においては、ＭＴＪメモリセルが連続的に配置されるため、その配置密度が高い一方で、ＭＴＪメモリセルアレイ周辺部分においては、ＭＴＪメモリセルが配置されない領域と隣接しているため、その配置密度が低くなってしまう。そして、同一チップ内で、ＭＴＪメモリセルの配置密度が高い領域と低い領域とが混在する場合には、これらの領域間で、ＭＴＪメモリセルの形状・寸法に不均一性がある程度生じてしまう。このような不均一性は、特に、磁気トンネル接合部を形成するトンネル磁気抵抗素子ＴＭＲにおいて顕著となる。
【００３８】
そのため、ＭＴＪメモリセルの形状・寸法が不均一となる領域をダミーセルＤＣ内にとどめるように、ＭＴＪメモリセルの配置密度が低い領域にダミーセルＤＣを配置することによって、ＭＴＪメモリセルアレイ１０を構成する正規メモリセルＭＣのすべてについて均一に製造することができる。すなわち、ＭＴＪメモリセルアレイ１０の中心部に位置する正規メモリセルＭＣと、ＭＴＪメモリセルアレイ１０の境界部に位置する正規メモリセルＭＣとの間において、ストラップ層ＳＲＰ、トンネル磁気抵抗素子ＴＭＲ、およびバッファ層について、寸法、形状および構造、すなわちメモリセルパターンの均一性が維持される。この場合、ダミーセルＤＣの配置領域は、上記のように、正規メモリセルＭＣの形状が均一に形成される程度に、該領域の大きさが調節される。
【００３９】
図４は、正規メモリセルおよびダミーセルと対応する信号線との配置を詳細に示す図である。
【００４０】
図４の中央部には、行列状に連続配置されたＭＴＪメモリセルＭＣおよびダミーセルＤＣおよび対応する配線群の平面図が示される。図４には、代表的に３行×４列分のＭＴＪメモリセルＭＣの配置および２行×４列分のダミーセルＤＣの配置が示されている。
【００４１】
この平面図を参照すると、５個のメモリセル行にそれぞれ対応する５本のディジット線ＤＬと４個のメモリセル列にそれぞれ対応する４本のビット線ＢＬとが、行方向および列方向に沿って配置されている。さらに、図示しないが、行方向に沿ってソース線ＳＬが配置されている。
【００４２】
ビット線ＢＬとディジット線ＤＬとの交点の各々に、トンネル磁気抵抗素子ＴＭＲが配置されている。トンネル磁気抵抗素子ＴＭＲの下層側にはアクセストランジスタＡＴＲが形成されている。
【００４３】
図４には、さらに、平面図上におけるＰ−Ｑ断面図およびＲ−Ｓ断面図が示される。
Ｒ−Ｓ断面図を参照して、アクセストランジスタＡＴＲのソース／ドレイン領域３１０を形成する活性層は、同一行に対応するアクセストランジスタＡＴＲ間で共有されるように、行方向に延在して設けられる。すなわち、この活性層は、接地電圧ＧＮＤと結合されて、ソース線ＳＬとして作用する。
【００４４】
ソース／ドレイン領域３２０は、コンタクトホール３４０を介して、ストラップＳＲＰと電気的に結合される。アクセストランジスタＡＴＲのゲート領域３３０には、行方向に延在してワード線ＷＬが配置される。また、ワード線ＷＬとストラップＳＲＰとの中間層には、ディジット線ＤＬが行方向に延在して配置されている。
【００４５】
また、図４中のＰ−Ｑ断面図には、ディジット線ＤＬに対応した断面図が示される。なお、Ｐ−Ｑ断面図においては、ディジット線ＤＬよりも上層側のみが図示されている。
【００４６】
ディジット線ＤＬは、トンネル磁気抵抗素子ＴＭＲにデータを書込むための書込電流を流すので、トンネル磁気抵抗素子ＴＭＲの直下領域に配置される。したがって、ディジット線ＤＬの上層には、ストラップＳＲＰおよびビット線ＢＬと電気的に結合されたトンネル磁気抵抗素子ＴＭＲが配置される。
【００４７】
たとえば、アクセス対象として必要なメモリセル個数よりも多いＭＴＪメモリセルを連続的に均一ピッチで配置することによって、ダミーセルＤＣを確保することができる。この場合には、周辺領域に位置する余剰のＭＴＪメモリセル群がダミーセルＤＣとして製造されることになる。この場合には、各正規メモリセルＭＣおよびダミーセルＤＣは全く同様の構造を有することになり、トンネル磁気抵抗素子ＴＭＲ、アクセストランジスタＡＴＲ、ビット線ＢＬ、ディジット線ＤＬ、ワード線ＷＬおよびソース線ＳＬのそれぞれについて、ダミーが確保される。
【００４８】
（書込電流のチューニング）
データ書込時には、ディジット線ＤＬおよびビット線ＢＬのそれぞれにおいて、書込電流が流される。この書込電流の値は、製造ばらつきに起因するＭＴＪメモリセルの磁気特性の変動に対応して書込みマージンを確保するように適正値にチューニングされる。以下に、一般的なＭＴＪメモリセルアレイに対する書込電流のチューニングテストを説明する。
【００４９】
再び図３を参照して、ビット線ドライブ回路２０に対応して、ビット線ＢＬに対する書込電流ＩＢＬを調整するための書込電流調整回路２２が設けられている。書込電流調整回路２２は、書込電流ＩＢＬの電流量を調整するための基準電圧Ｖｒｅｆを出力する。
【００５０】
図５は、図３における書込電流調整回路２２の構成を示す回路図である。なお、図５に示す書込電流調整回路２２は、ビット線ＢＬに対する書込電流ＩＢＬを調整するための書込電流調整回路およびディジット線ＤＬに対する書込電流ＩＤＬを調整するための書込電流調整回路のいずれにも適用することができる。
【００５１】
図５を参照して、ビット線ドライブユニットＢＤＵ＃は、ゲートに列デコーダ１４からの列選択結果の入力を受けるＰチャネルＭＯＳトランジスタＰ１を含む。
【００５２】
ビット線ドライブユニットＢＤＵは、ゲートに列デコーダ１４からの列選択結果の入力を受けるＮチャネルＭＯＳトランジスタＮ１と、ゲートに基準電圧Ｖｒｅｆの入力を受けるＮチャネルＭＯＳトランジスタＮ２とを含む。ＰチャネルＭＯＳトランジスタＰ１およびＮチャネルＭＯＳトランジスタＮ１は、ビット線ＢＬに対応して配置され、「列選択用トランジスタ」を構成する。ＰチャネルＭＯＳトランジスタＰ１およびＮチャネルＭＯＳトランジスタＮ１は、列デコーダ１４が出力する列選択結果に基づいてオン状態となる。
【００５３】
書込電流調整回路２２は、書込電流のチューニングテストの実行（以下、テストモードとも称する）時、および通常動作（以下、通常モードとも称する）時のそれぞれにおいて、基準電圧Ｖｒｅｆを生成する。具体的には、書込電流調整回路２２は、チューニング入力部２２ａと、チューニング入力部２２ａに対する設定に応じて基準電圧Ｖｒｅｆを調整する電圧調整部２２ｂとを含む。
【００５４】
チューニング入力部２２ａは、後述するチューニングテストで得られた適正値（電流コード）をプログラムするためのヒューズ回路２２０と、ヒューズ回路２２０に格納された電流コードをデコードするデコード２２２と、デコードされた電流コードをラッチするラッチ２２４とを含む。
【００５５】
ヒューズ回路２２０は、プログラム素子であるヒューズ素子を含む。このヒューズ素子に直接外部からレーザ光を入射する、あるいはブロー入力ノードを介して外部から高電圧信号を入力することによってヒューズをブローすることができる。ヒューズ素子のブローの有／無に応じて、書込電流の適正量を指定する電流コード（たとえば、５ｂｉｔとする）が不揮発的にプログラムされる。
【００５６】
デコード２２２は、通常モード時においてヒューズ回路２２０にプログラムされた電流コードを受ける入力端子と、テストモード時において外部から電流コードを入力するための入力端子とを含む。デコード２２２は、通常モードおよびテストモード時のそれぞれにおいて、５ｂｉｔの電流コードを、３２ｂｉｔの値にデコードする。ラッチ２２４は、出デコード結果をラッチする。
【００５７】
電圧調整部２２ｂは、電源電圧Ｖｃｃと接地電圧Ｖｓｓとの間に直列に結合される電流源２２６と、３２個の可変抵抗素子Ｒ１〜Ｒ３２とを含む。定電流源２２６および可変抵抗素子Ｒ１の接続ノードは、ビット線ドライブユニットＢＤＵ内のＮチャネルＭＯＳトランジスタＮ２のゲートに接続される。定電流源２２６は、一定電流Ｉｗを供給する。
【００５８】
ラッチ２２４から出力される３２ｂｉｔの電流コードに応じて可変抵抗素子Ｒ１〜Ｒ３２の各々の抵抗値を制御することによって、該接続ノードに生成される基準電圧Ｖｒｅｆの電圧レベルが制御される。すなわち、基準電圧Ｖｒｅｆは、可変抵抗素子Ｒ１〜Ｒ３２の抵抗値と電流Ｉｗとの積によって決定される。可変抵抗素子Ｒ１〜Ｒ３２の抵抗値は、チューニング入力部２２ａから与えられる電流コードに応じて３２段階に変化する。したがって、テストモード時においては、外部から入力される電流コードを０〜３１の間で変更することによって可変抵抗素子Ｒ１〜Ｒ３２の抵抗値を３２段階に変化させることにっより、基準電圧Ｖｒｅｆを３２段階に変更することができる。
【００５９】
そして、この基準電圧Ｖｒｅｆをゲートに受けてＮチャネルＭＯＳトランジスタＮ２がオン状態となることにより、オン状態の列選択用トランジスタＰ１，Ｎ１に対応するビット線ＢＬに流れる書込電流ＩＢＬの電流量が３２段階に調整される。すなわち、ＮチャネルＭＯＳトランジスタＮ２は、「電流調整用トランジスタ」を構成する。
【００６０】
したがって、テストモード時においては、実際にヒューズブローを行なうことなく、可逆的に電流量を調整して、書込みマージンを適切に確保するための書込電流の電流量のチューニングテストを容易に行なうことができる。
【００６１】
そして、チューニングテスト終了後においては、テスト結果に基づいてヒューズ素子をブローすることにより、適正な書込電流を得るための電流コードをチューニング入力部２２ａに不揮発的にプログラムすることができる。この結果、書込電流調整回路２２は、通常モード時においては、プログラムされた電流コードに従って適正な基準電圧Ｖｒｅｆを生成するので、ＭＴＪメモリセルの磁気特性における製造ばらつきを補償して、通常動作時におけるデータ書込動作を実行することが可能になる。
【００６２】
以上の構成において、テストモード時においては、外部から任意の電流コードを入力して、メモリ動作試験を実行する。このメモリ動作試験は、通常、電流コードを０から３１の間で１ずつ変更することによって書込電流を予め定められた電流値の範囲内で徐々に変化させていき、システムＬＳＩに搭載されたＭＲＡＭ回路ブロックに集積配置されたＭＴＪメモリセルアレイのすべてのＭＴＪメモリセルにおいてデータ書込が正常に行なわれているかを確認することにより行なわれる。
【００６３】
図６は、書込電流のチューニングテストを説明するフローチャートである。
図６を参照して、チューニング入力部２２ａに電流コードを外部から入力することにより、データ書込時の動作点を設定する（ステップＳ０１）。この電流コードは、ビット線ＢＬに対応する書込電流ＩＢＬおよびディジット線ＤＬに対する書込電流ＩＤＬを表す。これにより、ＭＴＪメモリセルの動作点が設定される。
【００６４】
次に、ステップＳ０１で設定された動作点の条件下でメモリ動作試験を行なう（ステップＳ０２）。具体的には、ＭＴＪメモリセルアレイ１０の中から書込対象のＭＴＪメモリセルＭＣを１個選択し、この書込対象のＭＴＪメモリセルＭＣに対してテスト用データの書込みを行なう。次に、ＭＴＪメモリセルアレイ１０が含むすべてのＭＴＪメモリセルＭＣに対してデータ読出を行なう。そして、データ書込が正常に行なえたこと、すなわち、書込対象のＭＴＪメモリセルＭＣからテスト用データを読出すことができ、かつ、書込対象でないＭＴＪメモリセルＭＣの保存するデータが誤って書き換えられていないことを確認する。
【００６５】
ＭＴＪメモリセルアレイ１０が含むすべてのＭＴＪメモリセルＭＣをそれぞれ書込対象のメモリセルとした場合について上記確認を行なう。具体的には、フェイルビットカウンタによってフェイルビットをカウントすることにより、フェイルビット数ＦＢＣを検出する（ステップＳ０３）。
【００６６】
次に、電流コードがとり得る値すべてについてメモリ動作試験を行なったか否かを判定する（ステップＳ０４）。電流コードがとり得る値すべてについてメモリ動作試験を行なっていない場合（ステップＳ０４でＮＯ）には、現在の電流コードに１を加え、メモリ動作試験を再び行なう。
【００６７】
一方、電流コードがとり得る値すべてについてメモリ動作試験を完了した場合には（ステップＳ０４でＹＥＳ）、フェイルビット数ＦＢＣが最小値となるときの電流コードを選択する。そして、その選択した電流コードが指定する書込電流ＩＢＬを、書込電流の適正値に設定する（ステップＳ０５）。書込電流の適正値（電流コード）は、ヒューズ回路２２０（図５）にプログラムされる（ステップＳ０６）。
【００６８】
図７は、書込電流のチューニングテスト結果を示す概念図である。
図７（ａ）は、電流コードがとり得る値のすべてについてメモリ動作試験を行なうことにより得られた、電流コードに対するフェイルビット数（ＦＢＣ）の検出結果を示す。この関係からＦＢＣが最小値となる電流コードが抽出されると、図７（ｂ）に示される電流コードと書込電流ＩＤＬ，ＩＢＬとの関係に基づいて、抽出された電流コードに対応する書込電流ＩＤＬ，ＩＢＬを算出する。この算出した書込電流ＩＤＬ，ＩＢＬが、ＭＴＪメモリセルアレイが含むすべてのＭＴＪメモリセルに対して適正な書込電流に設定される。
【００６９】
図７（ｃ）は、ＭＴＪメモリセルのアストロイド曲線を示す図である。
同図を参照して、アストロイド曲線（図中の実線ｋ１）は、書込電流ＩＢＬおよび書込電流ＩＤＬの閾値を表す。すなわち、アストロイド曲線の下側の領域では書込電流ＩＢＬおよび書込電流ＩＤＬが不足して閾値を超えないためＭＴＪメモリセルに対して書込みが行なわれない。また、アストロイド曲線の上側の領域では書込電流ＩＢＬおよび書込電流ＩＤＬが閾値を超えるため、ＭＴＪメモリセルに対して書込みが行なわれる。したがって、アストロイド曲線の上側の領域がＭＴＪメモリセルの書込電流として有効な領域であり、この領域に書込電流ＩＢＬ，ＩＤＬが含まれるように、データ書込時のＭＴＪメモリセルの動作点を設定する。なお、一般的に、書込電流ＩＢＬ，ＩＤＬは、電流閾値にマージン分を加えた電流量に設定される。
【００７０】
ここで、図７（ｃ）において、破線ｋ２，ｋ３は、実線ｋ１に対応するＭＴＪメモリセルとは異なるＭＴＪメモリセルのアストロイド曲線を表している。これらのＭＴＪメモリセルは、同じＭＴＪメモリセルアレイ内に配置されているが、製造ばらつき等に起因して書込電流の閾値がばらついている。したがって、ＭＴＪメモリセルアレイ１０が含むすべてのＭＴＪメモリセルに対してデータ書込を正常に行なうためには、図７（ｃ）に示すように、最も電流閾値が高いＭＴＪメモリセルのアストロイド曲線ｋ３の上側の領域に、データ書込時の動作点を設定する必要がある。すなわち、書込電流の電流量は、ＭＴＪメモリセルアレイ内の最も書込電流の閾値が高いＭＴＪメモリセルを基準としてチューニングされることとなる。
【００７１】
しかしながら、ＭＲＡＭ回路ブロックが大容量化するのに伴ない、ＭＴＪメモリセルアレイ内に配置されるＭＴＪメモリセルの個数が増えると、書込電流の閾値のばらつき度合いが大きくなってしまう。図８（ａ）は、１本のビット線ＢＬに接続される複数のＭＴＪメモリセルの間での書込電流ＩＢＬのばらつきを示し、図８（ｂ）は、ＭＴＪメモリセルアレイ全体での書込電流ＩＢＬのばらつきを示す。両者を対比して明らかなように、１本のビット線ＢＬあたりの書込電流ＩＢＬのばらつき度合いが小さい場合であっても、ＭＲＡＭ回路ブロックとして１チップ化することによってそのばらつき度合いが増加してしまう。
【００７２】
そのため、図８（ｃ）に示すように、ＭＴＪメモリセルアレイにおいては、各ＭＴＪメモリセルのアストロイド曲線が、破線ｋ２と破線ｋ３との間に分布することになる。すべてのＭＴＪメモリセルに対するデータ書込が行なわれるためには、書込電流ＩＤＬ，ＩＢＬは、少なくとも破線ｋ３の外側に存在する必要がある。
【００７３】
ここで、書込電流ＩＤＬ，ＩＢＬは、対象となるＭＴＪメモリセル以外のＭＴＪメモリセルにも影響を与える（ディスターブの発生）。書込対象のＭＴＪメモリセルに選択的にデータを書込むためには、書込電流ＩＤＬおよびＩＢＬのいずれか一方によって、対象でないＭＴＪメモリセルに書込みが行なわれないようにする必要がある。そのため、書込電流ＩＤＬは、ＩＤＬｍｉｎより小さく、書込電流ＩＢＬは、ＩＢＬｍｉｎより小さい必要がある。よって、書込電流ＩＤＬ，ＩＢＬは、図８（ｃ）中のハッチング領域ｋ４（書込みマージン、選択書込み領域）に対応していなければならない。しかしながら、ＭＴＪメモリセルの磁気特性のばらつきが大きくなるに従って、この書込みマージンは小さくなってしまう。
【００７４】
また、書込電流ＩＤＬ，ＩＢＬが大きくなると、その書込電流の制御に必要な周辺回路の占有面積が大きくなってＭＴＪメモリセルの大集積化の妨げとなる。さらには、ＭＲＡＭ回路ブロックの消費電力の増大を招いてしまう。
【００７５】
以上のように、ＭＴＪメモリセルアレイが含むすべてのＭＴＪメモリセルに対して、単一の適正値に書込電流を調整する構成では、ＭＴＪメモリセルの磁気特性のばらつきに起因して書込みマージンが低下してしまう。また、ＭＴＪメモリセルの磁気特性のばらつきを補償するために書込電流が大きくなることによって、ＭＲＡＭ回路の消費電力を増大させてしまう。
【００７６】
さらに、ＭＴＪメモリセルの磁気特性のばらつき度合いを補償するために、多数の電流コードを用意するとともに、該電流コードをプログラムするために多数のヒューズ回路を用意しなければならない。そのため、ＭＲＡＭ回路ブロックの占有面積が増大するという問題が生じる。
【００７７】
以下においては、本発明の実施の形態に係る書込電流のチューニング動作について、図面を参照して説明する。なお、以下に説明する書込電流のチューニング動作は、図１に示す本発明の実施の形態に従う不揮発性記憶装置の代表例であるＭＲＡＭデバイスに適用される。
（本実施の形態１に係る書込電流のチューニング）
図９は、本発明の実施の形態１に係る書込電流のチューニング動作を示す概略図である。なお、本実施の形態１に係るＭＲＡＭデバイスは、図１で示したように、ＭＴＪメモリセル（正規メモリセル）ＭＣが行列状に配置されたＭＴＪメモリセルアレイ１０を備え、ＭＴＪメモリセルアレイ１０の周辺領域には正規メモリセルＭＣの配置パターンと連続するようにダミーセルＤＣが設けられている。
【００７８】
本実施の形態１においては、各メモリセル列に対応して設けられた複数のビット線ＢＬを少なくとも１列単位で分割し、分割単位ごとに書込電流ＩＢＬの電流量を調整する。図９は、その一例として、複数のビット線ＢＬを１列単位で分割し、分割単位ごとに書込電流調整回路２２が設けられているものとする。
【００７９】
同図において、書込電流調整回路２２は、ビット線ドライブユニットＢＤＵと列デコーダ１４との間に接続されている。書込電流調整回路２２は、列デコーダ１４からの列選択結果に応じて、選択列に対応するビット線ＢＬを流れる書込電流ＩＢＬを調整する。具体的には、書込電流調整回路２２は、図５で説明した、チューニング入力部２２ａと、チューニング入力部２２ａに対する設定に応じて基準電圧Ｖｒｅｆを調整する電圧調整部２２ｂとを含んでいる。書込電流調整回路２２は、テストモード時および通常モード時のそれぞれにおいて、基準電圧Ｖｒｅｆを生成して対応するビット線ドライブユニットＢＤＵに出力する。なお、基準電圧Ｖｒｅｆは、テストモード時に、図７に示すフローチャートに従って、外部から任意の電流コードを入力してメモリ動作試験を行なうことによって調整される。
【００８０】
このメモリ動作試験では、選択列のビット線ＢＬに接続されるＭＴＪメモリセルＭＣのすべてにおいてデータ書込が正常に行なわれているかを確認する。具体的には、選択列のビット線ＢＬに接続されるすべてのＭＴＪメモリセルＭＣをそれぞれ書込対象としてテスト用データの書込みおよびデータの読出しを行ない、データ書込みが正常に行なえたことを確認する。そして、すべてのＭＴＪメモリセルＭＣに対してデータ書込みが正常に行なえたことを確認すると、そのときの電流コードに対応する電流量を、書込電流ＩＢＬの適正値に設定する。
【００８１】
このように、複数のビット線ＢＬを少なくとも１列単位で分割し、分割単位ごとに書込電流ＩＢＬの電流量を調整する構成としたことにより、ＭＴＪメモリセルアレイ全体で書込電流の電流量を調整する構成と比較して、該分割単位に含まれるＭＴＪメモリセルの磁気特性のばらつき度合いが小さくなる。この結果、該分割単位において書込みマージンを拡大することができ、十分な書込みマージンを確保できる。
【００８２】
なお、図９では、複数のビット線ＢＬを１本のビット線ＢＬ単位で分割して分割単位ごとに書込電流ＩＢＬを調整する構成について例示したが、複数のビット線ＢＬ単位で分割して書込電流ＩＢＬを調整してもよい。あるいは、ＭＴＪメモリセルアレイ１０を複数のメモリマットに分割し、メモリマット単位で書込電流ＩＢＬを調整してもよい。
【００８３】
（変更例１）
図１０は、本発明の実施の形態１の変更例１に係る書込電流のチューニング動作を示す概略図である。
【００８４】
図１０を参照して、本変更例１においては、各メモリセル行に対応して設けられた複数のディジット線ＤＬを少なくとも１行単位で分割し、分割単位ごとに書込電流ＩＤＬの電流量を調整する。図１０は、その一例として、複数のディジット線ＤＬを１行単位で分割し、分割単位ごとに書込電流調整回路２２が設けられているものとする。
【００８５】
同図において、書込電流調整回路２２は、ディジット線ドライブユニットＤＤＵと行デコーダ１３との間に接続されている。書込電流調整回路２２は、行デコーダ１３からの行選択結果に応じて、選択行に対応するディジット線ＤＬを流れる書込電流ＩＤＬを調整する。具体的には、書込電流調整回路２２は、図５で説明した、チューニング入力部２２ａと、チューニング入力部２２ａに対する設定に応じて基準電圧Ｖｒｅｆを調整する電圧調整部２２ｂとを含んでいる。書込電流調整回路２２は、テストモード時および通常モード時のそれぞれにおいて、基準電圧Ｖｒｅｆを生成して対応するディジット線ドライブユニットＤＤＵに出力する。テストモード時において、基準電圧Ｖｒｅｆは、図７に示すフローチャートに従って、外部から任意の電流コードを入力してメモリ動作試験を実行することによって調整される。
【００８６】
このメモリ動作試験では、選択行のディジット線ＤＬに接続されるＭＴＪメモリセルのすべてにおいてデータ書込が正常に行なわれているかを確認する。具体的には、選択行のディジット線ＤＬに接続されるすべてのＭＴＪメモリセルＭＣをそれぞれ書込対象としてテスト用データの書込みおよびデータの読出しを行ない、データ書込みが正常に行なえたことを確認する。そして、すべてのＭＴＪメモリセルＭＣに対してデータ書込みが正常に行なえたことを確認すると、そのときの電流コードに対応する電流量を、書込電流ＩＤＬの適正値に設定する。
【００８７】
このように、複数のディジット線ＤＬを少なくとも１行単位で分割し、分割単位ごとに書込電流ＩＤＬの電流量を調整する構成としたことにより、ＭＴＪメモリセルアレイ全体で書込電流の電流量を調整する構成と比較して、該分割単位に含まれるＭＴＪメモリセルの磁気特性のばらつき度合いが小さくなる。よって、該分割単位において書込みマージンを拡大して、十分な書込みマージンを確保できる。
【００８８】
なお、図１０では、複数のディジット線ＤＬを１行単位で分割して分割単位ごとに書込電流ＩＤＬを調整する構成について例示したが、複数のディジット線ＤＬ単位で分割して書込電流ＩＤＬを調整してもよい。あるいは、ＭＴＪメモリセルアレイ１０を複数のメモリマットに分割し、メモリマット単位で書込電流ＩＤＬを調整してもよい。
【００８９】
（変更例２）
図１１は、本発明の実施の形態１の変更例２に係る書込電流の調整動作を示す概略図である。
【００９０】
図１１を参照して、本変更例２においては、各メモリセル列に対応して設けられた複数のビット線ＢＬを少なくとも１列単位で分割し、分割単位ごとに書込電流ＩＢＬの電流量を調整するとともに、各メモリセル行に対応して設けられた複数のディジット線ＤＬを少なくとも１行単位で分割し、分割単位ごとに書込電流ＩＤＬの電流量を調整する。図１１は、その一例として、複数のビット線ＢＬを１列単位で分割し、分割単位ごとに書込電流調整回路２２ＢＬを設けるとともに、複数のディジット線ＤＬを１行単位で分割し、分割単位ごとに書込電流調整回路２２ＤＬを設けるものとする。
【００９１】
同図において、書込電流ＩＢＬを調整するための書込電流調整回路２２ＢＬは、ビット線ドライブユニットＢＤＵと列デコーダ１４との間に接続されている。また、書込電流ＩＤＬを調整するための書込電流調整回路２２ＤＬは、ディジット線ドライブユニットＤＤＵと行デコーダ１３との間に接続されている。なお、各書込電流調整回路２２ＢＬ，２２ＤＬは図５で説明した書込電流調整回路２２と同様の構成からなる。
【００９２】
このような構成としたことにより、書込電流ＩＢＬおよびＩＤＬは、それぞれの分割単位で電流量が調整されることとなる。よって、書込電流ＩＢＬおよびＩＤＬの綿密なチューニングが可能となるため、書込みマージンをさらに改善することができる。
【００９３】
［実施の形態２］
図１２は、本発明の実施の形態２に係る書込電流の調整動作を示す概略図である。なお、本実施の形態２に係るＭＲＡＭデバイスは、図１で示したように、ＭＴＪメモリセル（正規メモリセル）ＭＣが行列状に配置されたＭＴＪメモリセルアレイ１０を備え、ＭＴＪメモリセルアレイ１０の周辺領域には正規メモリセルＭＣの配置パターンと連続するようにダミーセルＤＣが設けられている。
【００９４】
本実施の形態２においては、各メモリセル列に対応して設けられた複数のビット線ＢＬを少なくとも１列単位で分割し、分割単位ごとに書込電流ＩＢＬの電流量を調整する。図１２は、その一例として、複数のビット線ＢＬを１列単位で分割し、分割単位ごとに書込電流調整回路２２Ａが設けられているものとする。
【００９５】
書込電流調整回路２２Ａは、テストモード時、および通常モード時のそれぞれにおいて、基準電圧Ｖｒｅｆ＿ＢＬを生成して対応するビット線ドライブユニットＢＤＵに出力する。電流調整回路２２Ａは、センスアンプ（Ｓ／Ａ）３０と、ラッチ回路３２と、基準電圧調整回路３４と、ダミーセルＤＣ１〜ＤＣ４とを含む。このうち、ダミーセルＤＣ１〜ＤＣ４、センスアンプ３０およびラッチ回路３２は、書込電流ＩＢＬの設定値（電流コード）を入力するための「チューニング入力部」を構成し、基準電圧調整回路３４は、該チューニング入力部から与えられる電流コードに応じてビット線単位での基準電圧Ｖｒｅｆ＿ＢＬを調整する「電圧調整部」を構成する。
【００９６】
本実施の形態２に従う書込電流調整回路２２Ａは、図５に示す書込電流調整回路２２と比較して、チューニング入力部がヒューズ回路２２０に代えて、ダミーセルＤＣ１〜ＤＣ４を含む点で異なる。ダミーセルＤＣ１〜ＤＣ４は、ビット線単位での書込電流ＩＢＬのチューニングテストで得られた電流コードを不揮発的に記憶するプログラム素子として機能する。
【００９７】
ダミーセルＤＣは、図４で説明したように、ＭＴＪメモリセルアレイ１０を構成するすべての正規メモリセルＭＣの均一性を維持するために、基本的に、正規メモリセルＭＣを同様の構造（特に、トンネル磁気抵抗素子ＴＭＲ部分）に設計されている。本実施の形態２では、ヒューズ回路に代えて、このダミーセルＤＣに電流コードを不揮発的に記憶させる。
【００９８】
具体的には、チューニングテスト結果としての電流コードに従って、各ダミーセルＤＣ１〜ＤＣ４をオン状態またはオフ状態に設定する。たとえば、ダミーセルＤＣに最大定格を超える高電圧（電圧ストレス）を印加して電気的に破壊することによって、ダミーセルＤＣがオン状態に設定される。一方、高電圧が印加されないダミーセルＤＣはオフ状態に設定される。なお、図１２では、４ビットの電流コードに対応して４個のダミーセルＤＣ１〜ＤＣ４がプログラム素子として機能しているが、プログラム素子として利用するダミーセルＤＣの個数は電流コードのビット数に応じて変更可能である。
【００９９】
センスアンプ３０は、ＭＴＪメモリセルＭＣに対するデータ読出動作を実現するためのデータ読出回路内に含まれており、各メモリセル列に対応して配置されている。データ読出時には、センスアンプ３０は、ビット線ＢＬおよびソース線ＳＬを流れるデータ読出電流を検出し、その検出結果に基づいて生成した読出データをインタフェース回路経由で外部へ出力する。
【０１００】
また、センスアンプ３０は、データ書込時には、ダミーセルＤＣ１〜ＤＣ４に記憶された電流コードを読出す。ラッチ回路３２は、この読出された電流コードをラッチする。
【０１０１】
基準電圧調整回路３４は、ラッチ回路３２から出力される電流コードに基づいて、基準電圧Ｖｒｅｆ＿ＢＬを生成し、その生成した基準電圧Ｖｒｅｆ＿ＢＬをビット線ドライブユニットＢＤＵ内の電流調整用トランジスタであるＮチャネルＭＯＳトランジスタＮ２のゲートに印加する。
【０１０２】
図１３は、図１２における基準電圧調整回路３４の構成を示す回路図である。
図１３を参照して、基準電圧調整回路３４は、定電流源３４２と、定電流源３４２と接地電圧との間に直列に接続された抵抗Ｒ１〜Ｒ４と、抵抗Ｒ１〜Ｒ４のそれぞれに並列接続されたＮチャネルＭＯＳトランジスタＴｒ１〜Ｔｒ４と、各ＮチャネルＭＯＳトランジスタＴｒ１〜Ｔｒ４のゲートを駆動する駆動回路３４０とを含む。
【０１０３】
ゲート駆動回路３４０は、ラッチ回路３２から電流コードを受けると、当該電流コードに応じて各ＮチャネルＭＯＳトランジスタＴｒ１〜Ｔｒ４のゲートをＨレベル／Ｌレベルに駆動する。このとき、各ＮチャネルＭＯＳトランジスタは、そのゲートがＨレベルに駆動されることによりオフ状態からオン状態に遷移する。これにより、定電流源３４２から入力される定電流Ｉｗは、該ＮチャネルＭＯＳトランジスタを流れる。このように、ゲート駆動回路３４０が電流コードに応じて各ＮチャネルＭＯＳトランジスタをオン状態／オフ状態とすることにより、定電流源３４２から接地電圧へ流れる電流経路の抵抗値を可変に設定することができる。そして、その抵抗値と定電流Ｉｗとの積に相当する電圧が基準電圧Ｖｒｅｆ＿ＢＬとしてＮチャネルＭＯＳトランジスタＮ２のゲートに印加される。この結果、ダミーセルＤＣ１〜ＤＣ４にプログラムした電流コードに対応する書込電流ＩＢＬがビット線ＢＬに流れる。
【０１０４】
（変更例１）
上記の実施の形態２においては、ダミーセルＤＣに高電圧を印加して電気的に破壊することにより電流コードを記憶させる場合を示したが、ダミーセルＤＣが有するＴＭＲ効果を利用して電流コードを記憶させることも可能である。
【０１０５】
具体的には、電流コードのレベル（“１”および“０”）に応じて、各ダミーセルＤＣに含まれるトンネル磁気抵抗素子ＴＭＲにおける固定磁化層および自由磁化層の間の磁化方向の相対関係を変化させることにより、トンネル磁気抵抗素子ＴＭＲの電気抵抗が高抵抗状態または低抵抗状態となる。高抵抗状態が電流コードの論理レベル“１”に対応付けられ、低抵抗状態が電流コードの論理レベル“０”に対応付けられる。
【０１０６】
このような構成とすることにより、本変更例１によれば、正規メモリセルＭＣに対するデータ書込みと同様の処理を行なうことによってダミーセルＤＣに電流コードを記憶させることができる。そのため、ダミーセルＤＣに高電圧を印加する処理が不要となり、書込電流のチューニング動作が簡易化される。
【０１０７】
（変更例２）
図１４は、本発明の実施の形態２の変更例２に係る書込電流のチューニング動作を示す概略図である。なお、本実施の形態２の変更例２に係るＭＲＡＭデバイスは、図１で示したように、ＭＴＪメモリセル（正規メモリセル）ＭＣが行列状に配置されたＭＴＪメモリセルアレイ１０を備え、ＭＴＪメモリセルアレイ１０の周辺領域には正規メモリセルＭＣの配置パターンと連続するようにダミーセルＤＣが設けられている。
【０１０８】
本変更例２においては、各メモリセル列に対応して設けられた複数のビット線ＢＬを少なくとも１列単位で分割し、分割単位ごとに書込電流ＩＢＬの電流量を調整する。図１２は、その一例として、複数のビット線ＢＬを１列単位で分割し、分割単位ごとに書込電流調整回路２２Ｂが設けられているものとする。書込電流調整回路２２Ｂは、テストモード時、および通常モード時のそれぞれにおいて、基準電圧Ｖｒｅｆ＿ＢＬを生成して対応するビット線ドライブユニットＢＤＵに出力する。
【０１０９】
本変更例２に係る書込電流調整回路２２Ｂは、図１２に示す書込電流調整回路２２Ａと比較して、プログラム回路として２個のダミーセルＤＣ１，ＤＣ２を含む点、およびラッチ回路３２にラッチされた電流コードをデコードするデコード３３を含む点で異なる。
【０１１０】
ダミーセルＤＣ１，ＤＣ２の各々には、ＴＭＲ効果を利用して電流コードを記憶させる。具体的には、電流コードのレベル（“１”および“０”）に応じて、各ダミーセルＤＣに含まれるトンネル磁気抵抗素子ＴＭＲにおける固定磁化層および自由磁化層の間の磁化方向の相対関係を変化させることにより、トンネル磁気抵抗素子ＴＭＲの電気抵抗が高抵抗または低抵抗となる。そして、各ダミーセルＤＣのトンネル磁気抵抗素子ＴＭＲの電気抵抗を高抵抗／低抵抗とすることにより、ダミーセルＤＣ１，ＤＣ２全体で（高抵抗、高抵抗）、（高抵抗、低抵抗）、（低抵抗、高抵抗）、（低抵抗、低抵抗）の４つの組合せを実現することができる。
【０１１１】
ダミーセルＤＣ１，ＤＣ２が（低抵抗、低抵抗）となる場合には、基準電圧調整回路３４は、ＮチャネルＭＯＳトランジスタＴｒ１〜Ｔｒ４のゲートをＨレベルに駆動する。これにより、ＮチャネルＭＯＳトランジスタＴｒ１〜Ｔｒ４がすべてオフ状態からオン状態に遷移する。この結果、定電流源３４２から接地電圧へ流れる電流経路の抵抗値は最小値に設定される。
【０１１２】
一方、ダミーセルＤＣ１，ＤＣ２が（高抵抗、低抵抗）となる場合には、基準電圧調整回路３４は、ＮチャネルＭＯＳトランジスタＴｒ１〜Ｔｒ３のゲートをＨレベルに駆動するとともに、ＮチャネルＭＯＳトランジスタＴｒ４のゲートをＬレベルに駆動する。これにより、ＮチャネルＭＯＳトランジスタＴｒ１〜Ｔｒ３がオン状態にされ、ＮチャネルＭＯＳトランジスタＴｒ４がオフ状態にされる。
【０１１３】
また、ダミーセルＤＣ１，ＤＣ２が（低抵抗、低抵抗）となる場合には、基準電圧調整回路３４は、ＮチャネルＭＯＳトランジスタＴｒ１，Ｔｒ２のゲートをＨレベルに駆動するとともに、ＮチャネルＭＯＳトランジスタＴｒ３，Ｔｒ４のゲートをＬレベルに駆動する。これにより、ＮチャネルＭＯＳトランジスタＴｒ１，Ｔｒ２がオン状態にされ、ＮチャネルＭＯＳトランジスタＴｒ３，Ｔｒ４がオフ状態にされる。
【０１１４】
さらに、ダミーセルＤＣ１，ＤＣ２が（高抵抗、高抵抗）となる場合には、基準電圧調整回路３４は、ＮチャネルＭＯＳトランジスタＴｒ１のゲートをＨレベルに駆動するとともに、ＮチャネルＭＯＳトランジスタＴｒ２〜Ｔｒ４のゲートをＬレベルに駆動する。これにより、ＮチャネルＭＯＳトランジスタＴｒ１がオン状態にされ、ＮチャネルＭＯＳトランジスタＴｒ２〜Ｔｒ４がオフ状態にされる。
【０１１５】
以上に述べたように、ビット線単位で調整された書込電流ＩＢＬの設定値を、ＭＴＪメモリセルの均一性を確保するために配置されるダミーセルＤＣに記憶することにより、ビット線単位で書込電流調整回路を設けたことによって周辺回路の占有面積が増大するのを抑えることができる。この結果、ＭＲＡＭ回路ブロックの占有面積を増大させることなく、書込みマージンを確保することが可能となる。
【０１１６】
［実施の形態３］
実施の形態２においては、ビット線単位で調整された書込電流ＩＢＬの設定値を、ダミーセルＤＣに記憶する構成を示したが、ディジット線単位で調整された書込電流ＩＤＬの設定値をダミーセルＤＣに記憶させる構成とすることも可能である。
【０１１７】
図１５は、本発明の実施の形態３に係る書込電流のチューニング動作を示す概略図である。なお、本実施の形態３に係るＭＲＡＭデバイスは、図１で示したように、ＭＴＪメモリセル（正規メモリセル）ＭＣが行列状に配置されたＭＴＪメモリセルアレイ１０を備え、ＭＴＪメモリセルアレイ１０の周辺領域には正規メモリセルＭＣの配置パターンと連続するようにダミーセルＤＣが設けられている。
【０１１８】
本実施の形態３においては、各メモリセル行に対応して設けられた複数のディジット線ＤＬを少なくとも１行単位で分割し、分割単位ごとに書込電流ＩＤＬの電流量を調整する。図１５は、その一例として、複数のディジット線ＤＬを１行単位で分割し、分割単位ごとに書込電流調整回路２２Ｃが設けられているものとする。
【０１１９】
書込電流調整回路２２Ｃは、テストモード時、および通常モード時のそれぞれにおいて、基準電圧Ｖｒｅｆ＿ＤＬを生成して対応するディジット線ドライブユニットＤＤＵに出力する。書込電流調整回路２２Ｃは、センスアンプ（Ｓ／Ａ）３０１〜３０４と、ラッチ回路３２と、基準電圧調整回路３４と、共通のディジット線ＤＬに接続されたダミーセルＤＣ１〜ＤＣ４とを含む。このうち、ダミーセルＤＣ１〜ＤＣ４、センスアンプ３０１〜３０４およびラッチ回路３２は、「チューニング入力部」を構成し、基準電圧調整回路３４は、該チューニング入力部に対する設定に応じてディジット線単位での基準電圧Ｖｒｅｆ＿ＤＬを調整する「電圧調整部」を構成する。
【０１２０】
本実施の形態２に従う書込電流調整回路２２Ｃは、図１２に示す書込電流調整回路２２Ａと同様に、ダミーセルＤＣ１〜ＤＣ４を、ディジット線単位での書込電流ＩＤＬのチューニングテストで得られた電流コードを不揮発的に記憶するプログラム素子として機能する。
【０１２１】
具体的には、電流コードに応じて各ダミーセルＤＣ１〜ＤＣ４をオン状態またはオフ状態に設定する。一例として、ダミーセルＤＣに最大定格を超える高電圧を印加して電気的に破壊することによって、ダミーセルＤＣがオン状態に設定される。一方、高電圧が印加されないダミーセルＤＣはオフ状態に設定される。なお、図１２では、４ビットの電流コードに対応して４個のダミーセルＤＣ１〜ＤＣ４がプログラム素子として機能しているが、プログラム素子として利用するダミーセルＤＣの個数は電流コードのビット数に応じて変化する。
【０１２２】
あるいは、ダミーセルＤＣが有するＴＭＲ効果を利用して電流コードを記憶させることも可能である。具体的には、電流コードのレベル（“１”および“０”）に応じて、各ダミーセルＤＣに含まれるトンネル磁気抵抗素子ＴＭＲにおける固定磁化層および自由磁化層の間の磁化方向の相対関係を変化させることにより、トンネル磁気抵抗素子ＴＭＲの電気抵抗が高抵抗または低抵抗となり、１ビットの電流コード（“１”および“０”）を記憶することができる。
【０１２３】
センスアンプ３０１〜３０４は、ダミーセルＤＣ１〜ＤＣ４がそれぞれ接続される４本のビット線ＢＬに対応して配置されている。データ読出時には、センスアンプ３０１〜３０４は、対応するビット線ＢＬおよびソース線ＳＬを流れるデータ読出電流を検出し、その検出結果に基づいて生成した読出データをインタフェース回路経由で外部へ出力する。
【０１２４】
センスアンプ３０１〜３０４は、データ書込時には、ダミーセルＤＣ１〜ＤＣ４に記憶された電流コードを読出す。ラッチ回路３２は、読出された電流コードをラッチする。
【０１２５】
基準電圧調整回路３４は、ラッチ回路３２に格納されている電流コードに基づいて、基準電圧Ｖｒｅｆ＿ＤＬを生成し、その生成した基準電圧Ｖｒｅｆ＿ＤＬをディジット線ドライブユニットＤＤＵに印加する。この結果、ダミーセルＤＣ１〜ＤＣ４にプログラムした電流コードに対応する書込電流ＩＤＬがディジット線ＤＬに流れる。
【０１２６】
（変更例）
図１６は、本発明の実施の形態３の変更例に係る書込電流のチューニング動作を示す概略図である。
【０１２７】
図１６を参照して、本変更例においては、各メモリセル行に対応して設けられた複数のディジット線ＤＬを少なくとも１行単位で分割し、分割単位ごとに書込電流ＩＤＬの電流量を調整する。図１６は、その一例として、複数のディジット線ＤＬを１行単位で分割し、分割単位ごとに書込電流調整回路２２Ｄが設けられているものとする。書込電流調整回路２２Ｄは、テストモード時、および通常モード時のそれぞれにおいて、基準電圧Ｖｒｅｆ＿ＤＬを生成して対応するディジット線ドライブユニットＤＤＵに出力する。
【０１２８】
本変更例に係る書込電流調整回路２２Ｄは、図１５に示す書込電流調整回路２２Ｃと比較して、プログラム回路として２個のダミーセルＤＣ１，ＤＣ２を含む点、およびラッチ回路３２にラッチされた電流コードをデコードするデコード３３を含む点で異なる。
【０１２９】
ダミーセルＤＣ１，ＤＣ２の各々には、ＴＭＲ効果を利用して電流コードを記憶させる。具体的には、電流コードのレベル（“１”および“０”）に応じて、各ダミーセルＤＣに含まれるトンネル磁気抵抗素子ＴＭＲにおける固定磁化層および自由磁化層の間の磁化方向の相対関係を変化させることにより、トンネル磁気抵抗素子ＴＭＲの電気抵抗が高抵抗または低抵抗となる。そして、各ダミーセルＤＣのトンネル磁気抵抗素子ＴＭＲの電気抵抗を高抵抗／低抵抗とすることにより、ダミーセルＤＣ１，ＤＣ２全体で（高抵抗、高抵抗）、（高抵抗、低抵抗）、（低抵抗、高抵抗）、（低抵抗、低抵抗）の４つの組合せを実現することができる。なお、これら４つの組合せと基準電圧調整回路３４における抵抗値との関係は、図１４で説明したものと同様である。
【０１３０】
以上に述べたように、ディジット線単位で調整された書込電流ＩＤＬの設定値を、ＭＴＪメモリセルの均一性を確保するために配置されるダミーセルＤＣに記憶することにより、ディジット線単位で書込電流調整回路を設けたことによって周辺回路の占有面積が増大するのを抑えることができる。この結果、ＭＲＡＭ回路ブロックの占有面積を増大させることなく、書込みマージンを確保することが可能となる。
【０１３１】
［実施の形態４］
実施の形態２においては、ビット線単位で調整された書込電流ＩＢＬの設定値を、ダミーセルＤＣに記憶する構成を示したが、このダミーセルＤＣを書込電流ＩＢＬの調整用トランジスタとして利用することも可能である。
【０１３２】
図１７は、本発明の実施の形態４に係る書込電流のチューニング動作を示す概略図である。なお、本実施の形態４に係るＭＲＡＭデバイスは、図１で示したように、ＭＴＪメモリセル（正規メモリセル）ＭＣが行列状に配置されたＭＴＪメモリセルアレイ１０を備え、ＭＴＪメモリセルアレイ１０の周辺領域には正規メモリセルＭＣの配置パターンと連続するようにダミーセルＤＣが設けられている。
【０１３３】
本実施の形態３においては、各メモリセル列に対応して設けられた複数のビット線ＢＬを少なくとも１列単位で分割し、分割単位ごとに書込電流ＩＢＬの電流量を調整する。図１７は、その一例として、複数のビット線ＢＬを１列単位で分割し、分割単位ごとに書込電流調整回路２２Ｅが設けられているものとする。
【０１３４】
書込電流調整回路２２Ｅは、テストモード時、および通常モード時のそれぞれにおいて、基準電圧Ｖｒｅｆ＿ＢＬを生成して対応するビット線ドライブユニットＢＤＵに出力する。書込電流調整回路２２Ｅは、ヒューズ回路２２０と、基準電圧調整回路３４とを含む。このうち、ヒューズ回路２２０は、「チューニング入力部」を構成し、基準電圧調整回路３４は、該チューニング入力部に対する設定に応じてビット線単位での基準電圧Ｖｒｅｆ＿ＢＬを調整する「電圧調整部」を構成する。
【０１３５】
基準電圧調整回路３４は、ダミーセルＤＣのワード線ＷＬに接続されており、生成した基準電圧Ｖｒｅｆ＿ＢＬをワード線ＷＬに出力する。図１７においては、ビット線ＢＬに接続される複数のダミーセルＤＣのうちの１個のダミーセルＤＣに対して書込電流調整回路２２Ｅが設けられている。同図では、ｎ（ｎは自然数）本のビット線ＢＬにそれぞれ対応してダミーセルＤＣ１〜ＤＣｎが選択される。これらのダミーセルＤＣ１〜ＤＣｎは、ビット線ＢＬ間で異なる行に位置している。各ダミーセルＤＣ１〜ＤＣｎに対応して、書込電流調整回路２２Ｅが設けられている。
【０１３６】
図１８は、図１７に示す複数のビット線ＢＬのうちの１本のビット線ＢＬの構成を示す図である。
【０１３７】
図１８を参照して、ビット線ＢＬには、正規メモリセルＭＣおよびダミーセルＤＣが接続されている。ビット線ＢＬの中央部分にはＭＴＪメモリセルアレイ１０に配置される正規メモリセルＭＣが存在し、該中央部分を挟んで両側には、ダミーセルアレイ１１に配置されるダミーセルＤＣが存在している。書込電流調整回路２２Ｅは、ダミーセルアレイ１１に含まれる１個のダミーセルＤＣ２が接続されるワード線ＷＬに接続される。
【０１３８】
同図に示すように、ワード線ＷＬは、ダミーセルＤＣ２のアクセストランジスタＡＴＲのコントロールゲートに電気的に接続されている。よって、書込電流調整回路２２Ｅから出力された基準電圧Ｖｒｅｆ＿ＢＬは、ワード線ＷＬを介してアクセストランジスタＡＴＲのコントロールゲートに入力される。
【０１３９】
このダミーセルＤＣ２においては、磁気抵抗素子ＭＴＪの固定磁化層と自由磁化層との間をショートさせる。これにより、ビット線ＢＬを流れる書込電流ＩＢＬは、磁気抵抗素子ＭＴＪに形成されるショートパスを経由してアクセストランジスタＡＴＲを流れる。アクセストランジスタＡＴＲを流れる電流ＩＬは、コントロールゲートに入力される基準電圧Ｖｒｅｆ＿ＢＬによって調整される。
【０１４０】
このような構成としたことにより、書込電流ＩＢＬは、ダミーセルＤＣにおける磁性層間をショートさせた磁気抵抗素子ＭＴＪおよびアクセストランジスタＡＴＲを電流経路とし、基準電圧Ｖｒｅｆ＿ＢＬに応じて該電流経路の抵抗値が変化することによって電流量が調整される。すなわち、ダミーセルＤＣのアクセストランジスタＡＴＲは、「電流調整用トランジスタ」を構成する。
【０１４１】
このように、ビット線単位での書込電流ＩＢＬの調整を、ＭＴＪメモリセルの均一性を確保するために配置されるダミーセルＤＣのアクセストランジスタＡＴＲを用いて行なうことにより、ビット線単位で書込電流調整回路を設けたことによって周辺回路の占有面積が増大するのを抑えることができる。この結果、ＭＲＡＭ回路ブロックの占有面積を増大させることなく、書込みウィンドウを確保することが可能となる。
【０１４２】
（変更例）
図１９においては、ビット線ＢＬに接続される複数のダミーセルＤＣのアクセストランジスタＡＴＲを電流調整用トランジスタとして利用する構成例が示される。
【０１４３】
図１９を参照して、ビット線ＢＬに共通に接続される３個のダミーセルＤＣａ〜ＤＣｃのアクセストランジスタＡＴＲａ〜ＡＴＲｃのコントロールゲートには、ワード線ＷＬを介して書込電流調整回路２２Ｅａ，２２Ｅｂ，２２Ｅｃがそれぞれ接続されている。
【０１４４】
書込電流調整回路２２Ｅａ，２２Ｅｂ，２２Ｅｃは、対応するアクセストランジスタＡＴＲａ，ＡＴＲｂ，ＡＴＲｃのコントロールゲートに基準電圧Ｖｒｅｆ＿ＢＬａ，Ｖｒｅｆ＿ＢＬｂ，Ｖｒｅｆ＿ＢＬｃをそれぞれ印加する。アクセストランジスタＡＴＲａ，ＡＴＲｂ，ＡＴＲｃを流れる電流ＩＬａ，ＩＬｂ，ＩＬｃは、基準電圧Ｖｒｅｆ＿ＢＬａ，Ｖｒｅｆ＿ＢＬｂ，Ｖｒｅｆ＿ＢＬｃによってそれぞれ調整される。書込電流ＩＢＬは、調整された電流ＩＬａ，ＩＬｂ，ＩＬｃの和に応じて調整される。
【０１４５】
本変更例によれば、複数のダミーセルＤＣのアクセストランジスタＡＴＲを電流調整用トランジスタとして利用することによって、ビット線ＢＬに流れる書込電流ＩＢＬの微調整が可能となる。よって、書込みマージンを改善することができる。
【０１４６】
［実施の形態５］
図２０は、本発明の実施の形態５に係る書込電流のチューニング動作を示す概略図である。なお、本実施の形態５に係るＭＲＡＭデバイスは、図１で示したように、ＭＴＪメモリセル（正規メモリセル）ＭＣが行列状に配置されたＭＴＪメモリセルアレイ１０を備え、ＭＴＪメモリセルアレイ１０の周辺領域には正規メモリセルＭＣの配置パターンと連続するようにダミーセルＤＣが設けられている。
【０１４７】
本実施の形態５においては、各メモリセル列に対応して設けられた複数のビット線ＢＬを少なくとも１列単位で分割し、分割単位ごとに書込電流ＩＢＬの電流量を調整する。図１２は、その一例として、複数のビット線ＢＬを１列単位で分割し、分割単位ごとに書込電流調整回路２２Ｆが設けられているものとする。
【０１４８】
書込電流調整回路２２Ｆは、テストモード時、および通常モード時のそれぞれにおいて、基準電圧Ｖｒｅｆ＿ＢＬを生成して対応するビット線ドライブユニットＢＤＵに出力する。書込電流調整回路２２Ｆは、センスアンプ（Ｓ／Ａ）３０と、ラッチ回路３２と、基準電圧調整回路３４と、ダミーセルＤＣ１〜ＤＣ５とを含む。このうち、ダミーセルＤＣ１〜ＤＣ４、センスアンプ３０およびラッチ回路３２は、書込電流ＩＢＬの設定値（電流コード）を入力するための「チューニング入力部」を構成し、基準電圧調整回路３４およびダミーセルＤＣ５は、該チューニング入力部から与えられる電流コードに応じてビット線単位での基準電圧Ｖｒｅｆ＿ＢＬを調整する「電圧調整部」を構成する。
【０１４９】
本実施の形態５に従う書込電流調整回路２２Ｆは、ダミーセルＤＣ１〜ＤＣ４を、ビット線単位での書込電流ＩＢＬのチューニングテストで得られた電流コードを不揮発的に記憶するプログラム素子として用いる。さらに、ダミーセルＤＣ５を書込電流ＩＢＬの調整用トランジスタとして利用する。
【０１５０】
ダミーセルＤＣ１〜ＤＣ４においては、先の実施の形態２で説明したように、たとえば、電流コードの論理レベルに応じて、ダミーセルＤＣに最大定格を超える高電圧を印加して電気的に破壊する、あるいは、ダミーセルＤＣに含まれるトンネル磁気抵抗素子ＴＭＲにおける固定磁化層および自由磁化層の間の磁化方向の相対関係を変化させることよって、電流コードを記憶させることができる。
【０１５１】
また、ダミーセルＤＣ５においては、先の実施の形態４で説明したように、磁気抵抗素子ＭＴＪの固定磁化層と自由磁化層との間をショートさせるとともに、アクセストランジスタＡＴＲのコントロールゲートに基準電圧調整回路３４からの基準電圧Ｖｒｅｆ＿ＢＬを入力する。これにより、ビット線ＢＬを流れる書込電流ＩＢＬは、磁気抵抗素子ＭＴＪに形成されるショートパスを経由してアクセストランジスタＡＴＲを流れる。そして、アクセストランジスタＡＴＲのコントロールゲートに入力される基準電圧Ｖｒｅｆ＿ＢＬにより書込電流ＩＢＬの電流量が調整される。
【０１５２】
このような構成とすることにより、本実施の形態４によれば、正規メモリセルＭＣに対するデータ書込みと同様の処理を行なうことによってダミーセルＤＣに電流コードを記憶させることができる。さらに、ダミーセルＤＣのアクセストランジスタＡＴＲを電流調整用トランジスタとして用いて書込電流を調整することができる。これにより、ビット線単位で書込電流調整回路を設けたことによって周辺回路の占有面積が増大するのを抑えることができる。この結果、ＭＲＡＭ回路ブロックの占有面積を増大させることなく、データ書込みウィンドウを確保することが可能となる。
【０１５３】
（セルフテスト回路の構成）
上記の実施の形態１〜５においては、少なくとも１本のビット線ＢＬまたは少なくとも１本のディジット線ＤＬを分割単位とし、分割単位ごとに書込電流のチューニングを行なう構成を説明した。以下では、各実施の形態において書込電流のチューニングテストを行なうためのセルフテスト回路の構成例について説明する。
【０１５４】
図２１は、セルフテスト回路の構成およびセルフテストを説明するための図である。
図２１を参照して、メモリアレイ１は、メモリセルアレイ１０と、ダミーセルアレイ１１と、リファレンスセル部２とを含む。
【０１５５】
リファレンスセル部２は、書込電流のチューニングテスト時にＭＴＪメモリセルＭＣからデータを正確に読出すため、正規メモリセルＭＣのデータ読出電流との比較対象となる参照電流を生成するために設けられる。リファレンスセル部２は、正規メモリセルＭＣと同様の構成からなるリファレンスセルＲＣ１，ＲＣ２を含む（図示せず）。リファレンスセルＲＣ１，ＲＣ２に対応してリファレンスビット線ＲＢＬ１，ＲＢＬ２およびディジット線ＲＤＬが設けられている。リファレンスセルＲＣ１，ＲＣ２へのデータ書込み時には、セルフテスト回路１１０内の信号発生回路１１２からデータ書込みを指示する信号ＲＷＣが与えられる。データ書込み時において、リファレンスビット線ＲＢＬ１，ＲＢＬ２の各々に互いに逆方向の電流を流すことにより、リファレンスセルＲＣ１，ＲＣ２には、それぞれ“１”，“０”が書込まれる。なお、リファレンスセルＲＣ１，ＲＣ２からのデータ読出し時において、電流半減回路は、リファレンスビット線ＲＢＬ1を流れる電流とリファレンスビット線ＲＢＬ２を流れる電流とを平均化して電流Ｉ３を出力する。
【０１５６】
読出／書込制御回路１００は、読出回路１０２を含む。読出回路１０２は、たとえばセンスアンプである。読出回路１０２は、通常モード時およびテストモード時のそれぞれにおいて正規メモリセルＭＣからデータを読出す。読出回路１０２は、通常モード時には、選択された正規メモリセルＭＣに接続されるビット線に流れる電流の値と、選択された正規メモリセルＭＣに対応する２つのダミーセルＤＣにそれぞれ接続される２本のビット線に流れる電流の値とを比較して正規メモリセルＭＣから読出したデータを判別する。読出回路１０２は、テストモード時には、選択された正規メモリセルＭＣに接続されるビット線に流れる電流の値と、リファレンスセル部２から流れる電流の値とを比較して、正規メモリセルＭＣから読出したデータを判別する。
【０１５７】
読出／書込制御回路１００は、さらに、信号ＰＳＷに応じ、読出回路１０２に対して出力する電流を切換えるマルチプレクサ（ＭＵＸ）１０４と、通常モード時に正規メモリセルＭＣの読出し時に必要な参照電流を生成するために、ダミーセルアレイ１１に流れる電流ＩＤを半減した電流Ｉ２を出力する電流半減回路１０６と、テストモード時に正規メモリセルＭＣの読出しに必要な参照電流を生成するため、リファレンスセル部２に流れる電流ＩＲを半減した電流Ｉ３を出力する電流半減回路１０８とを含む。
【０１５８】
セルフテスト回路１１０は、テストモード時において、正規メモリセルＭＣを順次選択するためのアドレス信号ＤＡＤを生成して、正規メモリセルＭＣから読出されたデータと期待値データとの比較結果に応じて、不良メモリセルの検出を行なう。セルフテスト回路１１０は、アドレスカウンタ１１４と、信号発生回路１１２と、読出判定回路１１６とを含む。
【０１５９】
アドレスカウンタ１１４は、クロックＣＬＫに応じてカウント値を更新（増分）してアドレス信号ＤＡＤを発生する。アドレスカウンタ１１４を設けることにより自動的にテストを実行できる。信号発生回路１１２は、信号ＳＴに応じ、チューニングテスト開始時にリファレンスセル部２にデータ書込みを指示するための信号ＲＷＣを出力する。読出判定回路１１６は、チューニングテスト開始時にＭＵＸ１０４に対し、ＭＵＸ１０４が出力する電流を切換えるための信号ＰＳＷを出力する。
【０１６０】
なお、信号ＳＴは、ＭＲＡＭデバイスに電源電位が供給された（電源がオンになった）ことを検知する電源オン検知回路（図示せず）により生成され、セルフテスト回路１１０に入力される。電源オン検知回路は、電源がオンになったことを検知すると、セルフテスト回路１１０にテスト実行を指示する。また、クロックＣＬＫは外部クロックでもよいし、外部クロックに応じて内部で発生させたクロックであってもよい。
【０１６１】
ＭＵＸ１０４は、信号ＰＳＷに応じ、通常モード時には、読出回路１０２に対し、読出しデータを示す電流Ｉ４として電流Ｉ１を出力し、参照電流を示す電流Ｉ５として、電流Ｉ２を出力する。また、ＭＵＸ１０４は、テストモード時には、信号ＰＳＷに応じて電流Ｉ５として出力する電流を切換え、読出しデータを示す電流Ｉ４として電流Ｉ１を出力し、参照電流を示す電流Ｉ５として、電流Ｉ３を出力する。
【０１６２】
読出判定回路１１６は、リードトリガ信号ＲＣＬＫ、アドレス信号ＤＡＤおよび読出しデータＤＡＴを受ける。読出判定回路１１６は、データＤＡＴを期待値と比較して正規メモリセルＭＣが正常か不良化を判定し、不良メモリセルを検出したことを示す信号ＥＲＲと、不良メモリセルを指定するためのアドレス信号ＥＡＤとを出力する。
【０１６３】
図２２は、図２１のセルフテスト回路１１０による書込電流のチューニングテスト処理を説明するフローチャートである。
【０１６４】
図２２を参照して、処理が開始されると、ステップＳ１１において、電源オン検知回路は、電源がオンされたことを検知して信号ＳＴをセルフテスト回路１１０に出力する。信号ＳＴがセルフテスト回路１１０内の信号発生回路１１２に入力されると、信号発生回路１１２は、リファレンスセルＲＣ１，ＲＣ２に書込みを行なうための信号ＲＷＣを出力する。信号発生回路１１２は、信号ＳＴおよびクロックＣＬＫに応じてリファレンスセルＲＣ１，ＲＣ２へのデータ書込みをコントロール回路に指示するための信号ＲＷＣを出力する。
【０１６５】
リファレンスセルへのデータ書込みが終了すると、ステップＳ１２において、セルフテスト回路１１０はＭＵＸ１０４に対して、ＭＵＸ１０４が出力する電流を切換えるように指示するための信号ＰＳＷを送る。ＭＵＸ１０４は、信号ＰＳＷに応じて、読出回路１０２に対し、メモリセルアレイ１０からの電流Ｉ１を読出電流（電流Ｉ４）として出力し、電流半減回路１０８からの電流Ｉ３を参照電流（電流Ｉ５）として出力するように切換わる。
【０１６６】
ステップＳ１３において、テスト対象となる分割単位に含まれるＭＴＪメモリセルＭＣからのデータの読出しが行なわれる。アドレスカウンタ１１４は、クロックＣＬＫに応じてアドレス信号ＤＡＤを出力する。また、アドレスカウンタ１１４の動作に同期して、読出判定回路１１６は読出信号ＲＣＭを出力する。アドレス信号ＤＡＤおよび読出信号ＲＣＭに応じてメモリセルアレイ１０から電流Ｉ１が出力され、電流半減回路１０８から電流Ｉ３が出力される。これらの電流はＭＵＸ１０４を経由して読出回路１０２に入力され、読出回路１０２からはデータＤＡＴが出力される。
【０１６７】
読出判定回路１１６には、アドレス信号ＤＡＤおよびデータＤＡＴが入力される。読出判定回路１１６は、ＭＴＪメモリセルＭＣから読み出されたデータと期待値とを比較し、ＭＴＪメモリセルＭＣに記憶されるデータが正常か否かを判定する。ＭＴＪメモリセルＭＣに記憶されるデータが期待値と異なる場合、読出判定回路１１６は、信号ＥＲＲおよび不良メモリセルのアドレスを示すアドレス信号ＥＡＤをコントロール回路に送る。
【０１６８】
ステップＳ１４において、テスト対象となる分割単位に含まれるすべてのＭＴＪメモリセルＭＣに対してテストが終了した場合（ステップＳ１４においてＹＥＳ）、全体の処理が終了する。一方、テストがまだ終了していない場合（ステップＳ１４においてＮＯ）、ステップＳ１５においてアドレスカウンタ１１４からＭＴＪメモリセルＭＣのアドレスを変更するためのアドレス信号ＤＡＤが出力される。ステップＳ１５での処理が終了すると処理はステップＳ１３に戻る。
【０１６９】
このような一連の動作を、テスト対象となる分割単位を変更しながら行なわれることにより、分割単位ごとの書込電流のチューニングが行なわれる。なお、すべての分割単位において書込電流のチューニングが終了すると、ＭＲＡＭ回路ブロックはスタンバイ状態になる。
【０１７０】
（基準電圧調整回路の変更例）
図２３は、図１３に示した基準電圧調整回路の変更例を説明する図である。
【０１７１】
図２３を参照して、本変更例に従う基準電圧調整回路３４Ａは、図１３の基準電圧調整回路３４と比較して、定電流源３４２と接地電圧との間に直列接続された複数の抵抗Ｒ１〜Ｒ４に代えて、定電流源３４２と接地電圧との間に並列接続された複数のＮチャネルＭＯＳトランジスタＴｒ６１〜Ｔｒ６５を含む点で異なる。
【０１７２】
複数のＮチャネルＭＯＳトランジスタＴｒ６１〜Ｔｒ６５は、たとえば、ゲート幅Ｗの比が４０：２．５：２．５：２．５：２．５に設定されている。各ＮチャネルＭＯＳトランジスタＴｒ６１〜Ｔｒ６５のゲートは、ラッチ回路３２から入力される電流コードに応じてＨレベルまたはＬレベルに駆動される。これにより、定電流源３４２から入力される定電流Ｉｗは、オフ状態からオン状態に遷移したＮチャネルＭＯＳトランジスタ間で分流される。このとき、オン状態とされるＮチャネルＭＯＳトランジスタを変更することによって、定電流源３４２から接地電圧へ流れる電流経路の抵抗値を可変に設定することができる。そして、その抵抗値と定電流Ｉｗとの積に相当する電圧が基準電圧Ｖｒｅｆ＿ＢＬとしてＮチャネルＭＯＳトランジスタＮ２のゲートに印加される。この結果、ダミーセルＤＣ１〜ＤＣ４にプログラムした電流コードに対応する書込電流ＩＢＬがビット線ＢＬに流れる。
【０１７３】
今回開示された実施の形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施の形態の説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【符号の説明】
【０１７４】
１  メモリアレイ、２  リファレンスセル部、１０  メモリセルアレイ、１１  ダミーセルアレイ、１２  コントロール回路、１３  行デコーダ、１４  列デコーダ、１５  ディジット線ドライブ回路、２０，２１  ビット線ドライブ回路、２２，２２Ａ〜２２Ｆ  ２２ＢＬ，２２ＤＬ  書込電流調整回路、２２ａ  チューニング入力部、３０  センスアンプ、３２  ラッチ回路、３４，３４Ａ  基準電圧調整回路、１００  書込制御回路、１０２  読出回路、１０６  電流半減回路、１０８  電流半減回路、１１０  セルフテスト回路、１１２  信号発生回路、１１４  アドレスカウンタ、１１６  読出判定回路、２２０  ヒューズ回路、２２２  デコード、２２４  ラッチ、２２６  定電流源、３０１  センスアンプ、３１０  ドレイン領域、３２０  ドレイン領域、３３０  ゲート領域、３４０  ゲート駆動回路、３４０  コンタクトホール、３４０  駆動回路、３４２  定電流源、ＡＴＲ  アクセストランジスタ、ＢＤＵ，ＢＤＵ＃  ビット線ドライブユニット、ＤＣ  ダミーセル、ＤＤＵ  ディジット線ドライブユニット、ＤＬ  ディジット線、ＭＣ  ＭＴＪメモリセル、ＳＲＰ  ストラップ層、ＷＬ  ワード線。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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