(57)【要約】【課題】メモリセルに与えられるストレスを緩和し、不揮発性半導体記憶装置の信頼性を高める。【解決手段】不揮発性半導体記憶装置は、電気的書き換え可能な不揮発性メモリセルが配列されたメモリセルアレイと、制御部とを備える。制御部は、データ書き込みのため選択メモリセルに対し書き込みパルス電圧を印加する書き込み動作、データ書き込みが完了したか否かを確認する書き込みベリファイ動作、及びデータ書き込みが完了しなかった場合に書き込みパルス電圧を所定のステップアップ電圧の分だけ上昇させるステップアップ動作を繰り返す制御を司る。制御部は、書き込み動作中、少なくとも最初に発生させる第１の書き込みパルス電圧を第１の傾きで立ち上げた後、第１の書き込みパルス電圧の後に発生させる第２の書き込みパルス電圧を第１の傾きよりも大きい第２の傾きで立ち上げて書き込み動作を実行する。【選択図】図５
2012069186.tif 000002
【特許請求の範囲】
【請求項１】
電気的書き換え可能な不揮発性メモリセルが配列されたメモリセルアレイと、
データ書き込みのため選択メモリセルに対し書き込みパルス電圧を印加する書き込み動作、データ書き込みが完了したか否かを確認する書き込みベリファイ動作、及びデータ書き込みが完了しなかった場合に前記書き込みパルス電圧を所定のステップアップ電圧の分だけ上昇させるステップアップ動作を繰り返す制御を司る制御部とを備え、
前記制御部は、前記書き込み動作中、少なくとも最初に発生させる第１の書き込みパルス電圧を第１の傾きで立ち上げた後、
前記第１の書き込みパルス電圧の後に発生させる第２の書き込みパルス電圧を第１の傾きよりも大きい第２の傾きで立ち上げて前記書き込み動作を実行する
ことを特徴とする不揮発性半導体記憶装置。
【請求項２】
昇圧電圧を発生させるＮ個（Ｎ≧２）の昇圧回路と、前記昇圧電圧を用いて前記書き込みパルス電圧を発生させるパルス発生回路とを含む電圧発生回路を更に備え、
前記制御部は、前記第１の書き込みパルス電圧を発生させる場合には、Ｍ個の前記昇圧回路（Ｍ＜Ｎ）を駆動させ、前記第２の書き込みパルス電圧を発生させる場合には、Ｌ個（Ｎ≧Ｌ＞Ｍ）の昇圧回路を駆動させる
ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
昇圧電圧を発生させる昇圧回路と、前記昇圧電圧を用いて前記書き込みパルス電圧を発生させるパルス発生回路とを含む電圧発生回路を更に備え、
前記制御部は、前記第１の書き込みパルス電圧を発生させる場合には、第１のクロック周波数の第１のクロックパルス信号に基づいて前記昇圧回路を駆動させ、前記第２の書き込みパルス電圧を発生させる場合には、前記第１のクロック周波数よりも大きい第２のクロック周波数の第２のクロックパルス信号に基づいて前記昇圧回路を駆動させる
ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項４】
前記制御部は、前記書き込み動作時に非選択メモリセルに対し前記書き込みパルス電圧よりも電圧値の小さい中間電圧を印加し、
前記書き込み動作中、少なくとも最初に発生させる第１の中間電圧を第３の傾きで立ち上げた後、前記第１の中間電圧の後に発生させる第２の中間電圧を第３の傾きよりも大きい第４の傾きで立ち上げる制御を行う
ことを特徴とする請求項１乃至３のいずれか記載の不揮発性半導体記憶装置。
【請求項５】
前記制御部は、所定回の前記書き込み動作の後は、前記書き込みベリファイ動作を実行せずに前記ステップアップ動作及び次の書き込み動作に移行する
ことを特徴とする請求項１乃至４のいずれか記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本明細書に記載の実施の形態は、電気的書き換え可能な不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
ＮＡＮＤ型フラッシュメモリのメモリセルアレイは、複数のメモリセルを直列接続したＮＡＮＤセルユニットを配列して構成される。各ＮＡＮＤセルユニットの両端は、それぞれ選択ゲートトランジスタを介してビット線とソース線に接続される。ＮＡＮＤセルユニット内のメモリセルの制御ゲート電極はそれぞれ異なるワード線に接続される。ＮＡＮＤセルユニット内では、複数のメモリセルがソース、ドレインを共有して直列接続される。ＮＡＮＤ型フラッシュメモリは、選択ゲートトランジスタや、それらのビット線コンタクトやソース線コンタクトを複数のメモリセルで共有するため、単位メモリセルのサイズを小さくすることができる。また、ＮＡＮＤ型フラッシュメモリは、ワード線やメモリセルの素子領域の形状が単純なストライプ状に近いため微細化に向いており、大容量のフラッシュメモリが実現されている。
【０００３】
ＮＡＮＤ型フラッシュメモリでは、データ書き込みと消去は、多くのメモリセルに対して同時にＦＮトンネル電流を流すことにより行われる。具体的に、データ書き込みは、１本のワード線を共有するメモリセルの集合を１ページとしてページ単位で行われる。データ書き込み動作後には、メモリセルに対して正確にデータが書き込まれたか否かを確認するベリファイ読み出し（書き込みベリファイ）動作が行われる。書き込みベリファイ動作の結果、メモリセルに十分にデータが書き込まれていないと判断される場合には、書き込みパルス電圧を段階的に上昇させて（ステップアップさせて）同様の書き込み動作、書き込みベリファイ動作が繰り返される。
【０００４】
また、ＮＡＮＤ型フラッシュメモリのデータ消去は、ワード線及び選択ゲート線を共有するＮＡＮＤセルユニットの集合として定義されるブロック単位で行われる。ブロック単位のデータ消去に際しても、メモリセルが消去状態になったか否か、すなわちメモリセルの閾値電圧が一定の閾値電圧範囲に含まれるか否かを確認するためのベリファイ読み出し（消去ベリファイ）動作が必要になる。消去ベリファイ動作の結果、消去が十分になされていないと判断される場合には、消去電圧を段階的に上昇させて（ステップアップさせて）同様の消去動作、消去ベリファイ動作が繰り返される。
【０００５】
ところで、１つのメモリセルに対し書き込み・消去動作が繰り返し行われると、メモリセルのトンネル絶縁膜が徐々に劣化し、ＮＡＮＤ型フラッシュメモリの信頼性が低下するという問題がある。このため、書き込み電圧、消去電圧によりメモリセルに与えられるストレスをできるだけ緩和することが望まれている。メモリセルへのストレスを緩和することは、ＮＡＮＤ型フラッシュメモリの信頼性を高めるとともに、メモリセルの長寿命化に寄与する。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】国際公開第２００２／０１９３４２号
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明は、メモリセルに与えられるストレスを緩和し、不揮発性半導体記憶装置の信頼性を高めることを目的とする。
【課題を解決するための手段】
【０００８】
本発明の一の実施の形態に係る不揮発性半導体記憶装置は、電気的書き換え可能な不揮発性メモリセルが配列されたメモリセルアレイと、制御部とを備える。制御部は、データ書き込みのため選択メモリセルに対し書き込みパルス電圧を印加する書き込み動作、データ書き込みが完了したか否かを確認する書き込みベリファイ動作、及びデータ書き込みが完了しなかった場合に書き込みパルス電圧を所定のステップアップ電圧の分だけ上昇させるステップアップ動作を繰り返す制御を司る。制御部は、書き込み動作中、少なくとも最初に発生させる第１の書き込みパルス電圧を第１の傾きで立ち上げた後、第１の書き込みパルス電圧の後に発生させる第２の書き込みパルス電圧を第１の傾きよりも大きい第２の傾きで立ち上げて書き込み動作を実行する。
【図面の簡単な説明】
【０００９】
【図１】本発明の第１の実施の形態に係る不揮発性半導体記憶装置の概略構成を示す図である。
【図２】メモリセルに記憶されるデータと閾値電圧の関係を示す図である。
【図３】書き込み動作時にＮＡＮＤセルユニットに印加される電圧を説明する図である。
【図４】書き込みベリファイ動作時にＮＡＮＤセルユニットに印加される電圧を説明する図である。
【図５】書き込みベリファイ動作後において再度書き込み動作を行う場合に、書き込みパルス電圧Ｖｐｇｍがステップアップする様子を示す図である。
【図６】書き込みパルス電圧Ｖｐｇｍの立ち上がり時間（電圧変化曲線の傾き）を変化させることを説明したグラフである。
【図７】第１の実施の形態に係る不揮発性半導体記憶装置の効果を説明する模式図である。
【図８】第１の実施の形態に係る不揮発性半導体記憶装置の効果を説明する模式図である。
【図９】本発明の第２の実施の形態に係る不揮発性半導体記憶装置の動作を示す図である。
【図１０】本発明の第３の実施の形態に係る不揮発性半導体記憶装置の動作を示す図である。
【図１１】本発明の第４の実施の形態に係る不揮発性半導体記憶装置の動作を示す図である。
【図１２】本発明の第５の実施の形態に係る不揮発性半導体記憶装置の動作を示す図である。
【図１３】本発明の第５の実施の形態に係る不揮発性半導体記憶装置の動作を示す図である。
【図１４】本発明の第６の実施の形態に係る不揮発性半導体記憶装置の動作を示す図である。
【図１５】本発明の実施の形態の変形例の動作を示す図である。
【発明を実施するための形態】
【００１０】
次に、本発明の実施の形態を、図面を参照して詳細に説明する。
【００１１】
［第１の実施の形態］
図１は、本発明の第１の実施の形態に係る不揮発性半導体記憶装置の概略構成を示す図である。図１に示すように、ＮＡＮＤ型フラッシュメモリ２１は、メモリセルアレイ１と、センスアンプ回路２と、ロウデコーダ３と、コントローラ４と、入出力バッファ５と、ＲＯＭフューズ６と、電圧発生回路７から構成されている。コントローラ４は、メモリセルアレイ１に対する制御部を構成するものである。
【００１２】
メモリセルアレイ１は、ＮＡＮＤセルユニット１０がマトリクス配列されて構成されている。一つのＮＡＮＤセルユニット１０は、直列に接続された複数のメモリセルＭＣ（ＭＣ０、ＭＣ１、・・・、ＭＣ３１）と、その両端に接続される選択ゲートトランジスタＳ１、Ｓ２により構成されている。
【００１３】
図示は省略するが、１つのメモリセルＭＣは、周知の積層ゲート型の構造とすることができる。メモリセルＭＣは、ドレインとソースとの間に形成されたゲート絶縁膜（トンネル絶縁膜）上に形成された電荷蓄積層としての浮遊ゲート電極と、その浮遊ゲート電極上に、ゲート間絶縁膜を介して形成された制御ゲート電極とを有する。ＮＡＮＤセルユニット１０内のメモリセルＭＣの制御ゲート電極はそれぞれ異なるワード線ＷＬ（ＷＬ０、ＷＬ１、・・・、ＷＬ３１）に接続されている。
【００１４】
選択ゲートトランジスタＳ１のソースは共通ソース線ＣＥＬＳＲＣに接続され、選択ゲートトランジスタＳ２のドレインはビット線ＢＬに接続されている。選択ゲートトランジスタＳ１、Ｓ２のゲートはワード線ＷＬと並行する選択ゲート線ＳＧ１、ＳＧ２にそれぞれ接続されている。１本のワード線を共有するメモリセルＭＣの集合は、１ページを構成する。メモリセルＭＣが多値データを記憶する場合や、偶数番と奇数番のビット線を切り替えて制御する場合は、１本のワード線を共有するメモリセルＭＣの集合は２ページ以上の複数ページを構成することもある。
【００１５】
図１に示すように、ワード線ＷＬと選択ゲート線ＳＧ１、ＳＧ２を共有する複数のＮＡＮＤセルユニット１０の集合は、データ消去の単位となるブロックＢＬＫを構成する。メモリセルアレイ１には、ビット線ＢＬ方向に複数のブロックＢＬＫ（ＢＬＫ０、ＢＬＫ１、・・・、ＢＬＫｎ）が構成される。これらの複数のブロックを含むメモリセルアレイ１は、シリコン基板の一つのセルウェル（ＣＰＷＥＬＬ）内に形成されている。
【００１６】
メモリセルアレイ１のビット線ＢＬには、複数のセンスアンプＳＡを有するセンスアンプ回路２が接続されている。センスアンプＳＡは、読み出しデータをセンスし書き込みデータを保持するためのページバッファを構成する。センスアンプ回路２はカラム選択ゲートを有する。ロウデコーダ（ワード線ドライバＷＤＲＶを含む）３は、ワード線ＷＬ及び選択ゲート線ＳＧ１、ＳＧ２を選択して駆動する。
【００１７】
データ入出力バッファ５は、センスアンプ回路２と外部入出力端子との間でデータ授受を行う他、コマンドデータやアドレスデータを受け取る。コントローラ４は、書き込みイネーブル信号ＷＥｎ、読み出しイネーブル信号ＲＥｎ、アドレスラッチイネーブル信号ＡＬＥ、コマンドラッチイネーブル信号ＣＬＥ等の外部制御信号を受けて、メモリ動作の全般の制御を行う。
【００１８】
具体的に、コントローラ４は、コマンドインタフェースやアドレス保持・転送回路を含み、供給されたデータが書き込みデータであるかアドレスデータであるかを判定する。この判定結果に応じて、書き込みデータはセンスアンプ回路２に転送され、アドレスデータはロウデコーダ３やセンスアンプ回路２に転送される。またコントローラ４は、外部制御信号に基づいて、読み出し、書き込み、又は消去動作のシーケンス制御、印加電圧の制御等を行う。
【００１９】
電圧発生回路７は、昇圧回路１１と、パルス発生回路１２とを備えている。昇圧回路１１は、周知の複数個のチャージポンプ回路ＣＰ（ＣＰ１、ＣＰ２、・・・、ＣＰｎ）から構成され得る。電圧発生回路７は、コントローラ４からの制御信号に基づいて、駆動されるチャージポンプ回路ＣＰの数を切り替え、さらにパルス発生回路１２を制御して、所望のパルス電圧を発生させる。駆動されるチャージポンプ回路ＣＰの数を切り替えるのは、後述するように、パルス電圧の立ち上がり時間（波形の鈍りの度合）を変化させるためである。
【００２０】
図２は、メモリセルＭＣに記憶されるデータと閾値電圧の関係を示す図である。二値記憶の場合、メモリセルＭＣが負の閾値電圧を有している場合を論理“１”データを保持する“１”セル、正の閾値電圧を有している場合を論理“０”データを保持する“０”セルと定義する。メモリセルＭＣを“１”データ状態にする動作を消去動作、“０”状態にする動作を書き込み動作とする。
【００２１】
［消去動作］
ＮＡＮＤ型フラッシュメモリでは、データ消去動作は通常ブロック単位で行われる。データ消去動作では、セルウェル（ＣＰＷＥＬＬ）に消去パルス電圧Ｖｅｒａ（１０Ｖ〜３０Ｖ程度）が、選択ブロック内の全ワード線ＷＬに０Ｖが印加される。ＦＮトンネル電流により各メモリセルＭＣの浮遊ゲート電極の電荷がセルウェル側に引き抜かれ、メモリセルＭＣの閾値電圧が低下する。この時、選択ゲートトランジスタＳ１、Ｓ２のゲート酸化膜が破壊されないようにするため、選択ゲート線ＳＧ１、ＳＧ２はフローティング状態とする。
【００２２】
また、ビット線ＢＬ及びソース線ＣＥＬＳＲＣもフローティング状態とする。なお、消去動作後の消去ベリファイ動作の結果に従って、再度の消去動作が実行される。再度の消去動作時には、消去パルス電圧Ｖｅｒａは、電圧ΔＶずつステップアップされ、そのステップアップ後の電圧Ｖｅｒａ＋ΔＶを用いて消去動作が実行される。
【００２３】
［書き込み動作］
図３は、書き込み動作時にＮＡＮＤセルユニットに印加される電圧を説明する図である。書き込み動作は、ページ単位で実行される。書き込み動作中、選択ブロック内の選択されたワード線（ＷＬ１）には書き込みパルス電圧Ｖｐｇｍ（約１０Ｖ〜２５Ｖ）を印加する。また、非選択ワード線（ＷＬ０、ＷＬ２、ＷＬ３・・・）には書き込み中間電圧Ｖｐａｓｓ（約５Ｖ〜１５Ｖ）を印加し、選択ゲート線ＳＧ２には、Ｖｄｄを印加する。
【００２４】
この書き込み動作に先立って、ビット線ＢＬ及びＮＡＮＤセルユニット１０は、書き込みデータに応じてプリチャージされる。具体的には、“０”データを書き込む場合には、センスアンプ回路２からビット線ＢＬに０Ｖが印加される。このビット線電圧は、選択ゲートトランジスタＳ２及び非選択メモリセルＭＣを介して選択ワード線ＷＬ１に接続されたメモリセルＭＣのチャネルまで転送される。従って、上述の書き込み動作条件下で選択メモリセルＭＣのチャネルから浮遊ゲート電極に電荷が注入され、メモリセルＭＣの閾値電圧が正側にシフトする（“０”セル）。
【００２５】
“１”書き込み（即ち選択メモリセルＭＣに“０”データを書き込まない、書き込み禁止）の場合は、ビット線ＢＬに電圧Ｖｄｄが印加される。このビット線電圧Ｖｄｄが、選択ゲートトランジスタＳ２の閾値電圧分低下してＮＡＮＤセルユニットのチャネルに転送された後、チャネルはフローティング状態にされる。これにより、上述した書き込みパルス電圧Ｖｐｇｍや中間電圧Ｖｐａｓｓを印加したとき、チャネル電圧が容量カップリングによって上昇し、浮遊ゲート電極への電荷注入が行われない。従って、メモリセルＭＣは“１”データを保持する。
【００２６】
消去動作と同様に、後述する書き込みベリファイ動作の結果に従って、再度の書き込み動作が実行される。再度の書き込み動作時には、書き込みパルス電圧Ｖｐｇｍは、電圧ΔＶずつステップアップされ、そのステップアップ後の電圧Ｖｐｇｍ＋ΔＶを用いて書き込み動作が実行される。また、少なくとも最初に与えられる書き込みパルス電圧Ｖｐｇｍ０は、その後に与えられる書き込みパルス電圧Ｖｐｇｍよりも立ち上がり時間が長い、いわば鈍った波形を有するパルス電圧とされる。書き込みパルス電圧Ｖｐｇｍの波形については後に詳述する。
【００２７】
［読み出し動作］
データ読み出し動作は、ＮＡＮＤセルユニット１０内の選択メモリセルＭＣが接続されたワード線ＷＬ（選択ワード線ＷＬ１）に読み出し電圧０Ｖを与える。また、非選択メモリセルＭＣが接続されたワード線ＷＬ（非選択ワード線ＷＬ０、ＷＬ２、ＷＬ３・・・）には読み出しパス電圧Ｖｒｅａｄ（約３Ｖ〜８Ｖ程度）を印加する。このとき、ＮＡＮＤセルユニット１０に電流が流れるか否かをセンスアンプ回路２で検出して、データの判定を行う。
【００２８】
［書き込みベリファイ動作］
データ読み出し時、設定された閾値電圧状態と読み出し電圧０Ｖとの間には、データの信頼性を保証するマージンが必要である。従って、データ消去動作及び書き込み動作において、“０”データの閾値電圧分布の下限値Ｖｐｖ及び“１”データの閾値電圧分布の上限値Ｖｅｖが、電圧０Ｖとの間で適切なマージンを有するような制御が必要となる（図２参照）。
【００２９】
そのため、前述のような書き込み動作において書き込みパルス電圧Ｖｐｇｍを印加した後に、選択メモリセルＭＣの閾値電圧がその下限値Ｖｐｖ以上になっていることを確認するためのベリファイ読み出し（書き込みベリファイ）動作を行う。消去動作の場合には、前述のような消去パルス電圧印加動作を行った後に、消去メモリセルの閾値電圧がその分布の上限値Ｖｅｖ以下になっていることを確認するためのベリファイ読み出し（消去ベリファイ）動作を行う。
【００３０】
図４は、書き込みベリファイ動作時にＮＡＮＤセルユニット１０に印加される電圧を説明する図である。書き込みベリファイ動作は、上述の読み出し動作とほぼ同様の動作である。すなわち、非選択メモリセルＭＣが接続されたワード線ＷＬ（非選択ワード線ＷＬ０、ＷＬ２、ＷＬ３・・・）及び選択ゲート線ＳＧ１、ＳＧ２には読み出しパス電圧Ｖｒｅａｄ（約３Ｖ〜８Ｖ程度）を印加する。また、ビット線ＢＬには電圧Ｖｄｄ、共通ソース線ＣＥＬＳＲＣには０Ｖを印加する。ここで、選択メモリセルＭＣが接続されたワード線ＷＬ（選択ワード線ＷＬ１）に書き込みベリファイ電圧Ｖｐｖを与える。このとき、ＮＡＮＤセルユニット１０に電流が流れるか否かをセンスアンプ回路２で検出して、データの判定を行う。
【００３１】
選択メモリセルＭＣがデータ“０”状態に書き込まれていれば、上述の書き込みベリファイ動作によっても、ＮＡＮＤセルユニット１０内には電流が流れない。一方、選択メモリセルＭＣの閾値電圧がデータ“０”状態の分布まで到達していないとき、ＮＡＮＤセルユニット１０内には電流が流れる。選択メモリセルＭＣがデータ“０”状態に書き込まれていることが検出されたら、選択メモリセルＭＣの書き込みが十分に行われたことになり、書き込み動作を終了する。もし選択メモリセルＭＣがデータ“０”状態に書き込まれていなければ、選択メモリセルに対して、再度書き込み動作を行う。
【００３２】
［ステップアップ動作］
図５は、書き込みベリファイ動作後において再度書き込み動作を行う場合に、書き込みパルス電圧Ｖｐｇｍがステップアップする様子を示す図である。再度書き込み動作を行う場合、書き込みパルス電圧Ｖｐｇｍは、初期値Ｖｐｇｍ０よりもステップアップ値ΔＶ（＞０）だけ大きい電圧（Ｖｐｇｍ０＋ΔＶ）に設定される（図５参照）。この再設定後の大きな書き込みパルス電圧Ｖｐｇｍ＝Ｖｐｇｍ０＋ΔＶによっても書き込み不十分のメモリセルＭＣがある場合、更にステップアップ値ΔＶだけ書き込み電圧を大きくするステップアップ動作を行う（Ｖｐｇｍ＝Ｖｐｇｍ０＋２ΔＶとする）。以下、データ書き込みが完了するまで書き込み動作、書き込みベリファイ動作、ステップアップ動作を繰り返す。繰り返し回数が多くなるほど、書き込みパルス電圧ＶｐｇｍはΔＶずつステップアップする。なお、ステップアップ幅は均等にΔＶずつ増加させるものに限られず、書き込みパルス電圧Ｖｐｇｍは１つ前の書き込み電圧より大きくなるような値であればよい。
【００３３】
［書き込みパルス電圧の立ち上がり時間の制御］
以上説明したように、書き込みパルス電圧Ｖｐｇｍは、書き込みベリファイ動作の結果に従って電圧ΔＶずつステップアップする。そして、図５に示すように、少なくとも最初に与えられる書き込みパルス電圧Ｖｐｇｍ０は、その後に与えられる書き込みパルス電圧Ｖｐｇｍよりも立ち上がり時間が長い、いわば鈍った波形を有するパルス電圧とされる（図５の符号Ａ）。電圧発生回路７内の昇圧回路１１は、前述の通り、複数個のチャージポンプ回路ＣＰ１、ＣＰ２・・・を有している。駆動させるチャージポンプ回路ＣＰの数を増やすことにより、昇圧パルス電圧Ｖｐｇｍの立ち上がり時間（電圧変化曲線の傾き）を変化させることができる。例えば、図６の符号Ａから符号Ｄに示すように、４つの異なる昇圧パルス電圧Ｖｐｇｍの立ち上がり時間（電圧変化曲線の傾き）を選択することができる。
【００３４】
例えば、通常時には符号Ｄの波形を選択するために多くの数（例えばＬ個）のチャージポンプ回路ＣＰを駆動させる。一方、最初に与えられる書き込みパルス電圧Ｖｐｇｍ０を印加するときには、通常時よりも少ない数（例えばＭ個（Ｌ＞Ｍ））のチャージポンプ回路ＣＰを駆動させて、符号Ａの波形を選択することができる。これにより、書き込みパルス電圧Ｖｐｇｍ０の波形の立ち上がりを鈍らせることができ、メモリセルＭＣのトンネル絶縁膜に与えられるストレスを緩和することができる。このストレスの緩和について、図７及び図８を参照して説明する。
【００３５】
図７及び図８は、それぞれ、書き込み動作において最初に印加される書き込みパルス電圧Ｖｐｇｍ０の立ち上がり時間（電圧変化曲線の傾き）の違いによるメモリセルＭＣへの影響の違いを模式的に示す図である。図７及び図８は、メモリセルＭＣの断面図を模式的に示している。メモリセルＭＣは、セルウェルＣＰＷＥＬＬ、トンネル絶縁膜２２、浮遊ゲート電極２３、ゲート間絶縁膜２４、制御ゲート電極２５を有する。
【００３６】
図７に示すように、電圧値Ｖｐｇｍ０への立ち上がり時間が極めて短い場合、電圧値Ｖｐｇｍ０に達した時刻ｔ１において、浮遊ゲート電極２３には電荷は、ほとんど蓄積されていない。このため、セルウェルＣＰＷＥＬＬと浮遊ゲート電極２３との間のトンネル絶縁膜２２に対して大きな電界が発生する。一方、図８に示すように、電圧値Ｖｐｇｍ０への立ち上がり時間が長い場合、その立ち上がりの過程において電荷が徐々に浮遊ゲート電極２３に蓄積される。電圧値Ｖｐｇｍ０に達した時刻ｔ２においては、図７の例に比して多数の電荷が蓄積されている。従って、セルウェルＣＰＷＥＬＬと浮遊ゲート電極２３との間のトンネル絶縁膜２２に発生する電界は、図７の場合に比べ小さくすることができる。
【００３７】
このように、本実施の形態では、書き込み動作において最初に印加される書き込みパルス電圧Ｖｐｇｍ０の立ち上がり時間を、その後に印加される書き込みパルス電圧Ｖｐｇｍに比べて長くする。浮遊ゲート電極２３への蓄積電荷が少ない書き込み動作の初期段階において、立ち上がり時間の短い書き込みパルス電圧Ｖｐｇｍを用いると、メモリセルＭＣのトンネル絶縁膜２２へのストレスが大きくなり、メモリセルＭＣの劣化を早めることになる。メモリセルＭＣが劣化すると、データ“１”から“０”に変化しやすい（書き込まれ易い）メモリセルＭＣの割合を増加させ、誤書き込みの虞を大きくする。図８に示すような立ち上がり時間の長い、波形の鈍った書き込みパルス電圧を用いることで、メモリセルＭＣのトンネル絶縁膜２２へのストレスを緩和することができる。
【００３８】
なお、図５に示すように、最初に印加される書き込みパルス電圧Ｖｐｇｍ０のパルス幅がＷｐ、書き込みパルス電圧Ｖｐｇｍ０の所定値（飽和値）までの立ち上がり曲線の部分の幅がｔである場合、Ｗｐ／３≦ｔの関係が満たされるようにすることが、ストレス緩和の観点から好適である。ここで、幅ｔの立ち上がり曲線部分以降の電圧は、一定であってもよいし、徐々に上昇（飽和状態）するのでもよい。この式を満たすような書き込みパルス電圧を加えることにより、書き込み・消去を繰り返した後の“１”セルの閾値分布の上限を低くすることができる。すなわち、“１”セルから“０”セルへの誤書き込みを防止することができる。
【００３９】
最初に印加される書き込みパルス電圧Ｖｐｇｍ０により、多くの電荷が浮遊ゲート電極２３へと注入された場合、その後の書き込み動作（電圧Ｖｐｇｍ０＋ｎ・ΔＶ）では、立ち上がり時間の短い通常の書き込みパルス電圧を用いることが、好ましい（図５参照）。すなわち、電圧発生回路７において、すべてのチャージポンプ回路ＣＰを駆動させて書き込みパルス電圧を発生させるのが好ましい。電荷が多く蓄積されているのであれば、立ち上がり時間の短い通常の書き込みパルス電圧を用いたとしても、トンネル絶縁膜２２に発生する電界が強くなることはなく、大きなストレスは発生しないからである。むしろ、立ち上がり時間の短い書き込みパルス電圧を用いた方が、書き込み時間の短縮につながる。
【００４０】
なお、書き込み動作の最初の書き込みパルス電圧Ｖｐｇｍ０の印加において、チャージポンプ回路ＣＰのうち何個を駆動させるかは、例えば図１に示すＲＯＭフューズ６に、電圧設定データとして格納しておくことができる。コントローラ６は、この電圧設定データに従って、駆動すべきチャージポンプ回路ＣＰの数を決定することができる。
【００４１】
［第２の実施の形態］
次に、本発明の第２の実施の形態を図９を参照して説明する。この実施の形態は、最初の書き込みパルス電圧Ｖｐｇｍ０の印加時だけでなく、２回目の書き込みパルス電圧Ｖｐｇｍ０＋ΔＶの印加時にも鈍った波形を用いる点で、第１の実施の形態と異なっている（図９の符号Ｂ）。このように、鈍った波形の書き込みパルス電圧の回数を増やすことにより、より一層メモリセルＭＣのトンネル絶縁膜へのストレスを低減することができる。
【００４２】
ここで、最初の書き込みパルス電圧Ｖｐｇｍ０と、２回目の書き込みパルス電圧Ｖｐｇｍ０＋ΔＶとで、駆動するチャージポンプ回路ＣＰの個数を異ならせてもよい。例えば、最初の書き込みパルス電圧Ｖｐｇｍ０はチャージポンプ回路ＣＰを２個駆動させ、２回目の書き込みパルス電圧Ｖｐｇｍ０＋ΔＶはチャージポンプ回路ＣＰを４個駆動させて、パルス電圧を生成することができる。これにより、最初の書き込みパルス電圧Ｖｐｇｍ０は図６に示す波形Ａとし、２回目の書き込みパルス電圧Ｖｐｇｍ０＋ΔＶを図６に示す波形Ｂの立ち上がりとすることもできる。
【００４３】
図９では、鈍った波形の書き込みパルス電圧の回数を２回として説明したが、本発明はこれに限定されるものではなく、鈍った波形の書き込みパルス電圧Ｖｐｇｍの回数は、それ以上であってもかまわない。回数の指定は、上述の通りＲＯＭフューズ６に格納された制御データに従って行うことができる。あるいは、コントローラ４が、特定のブロックＢＬＫに対する書き込み／消去回数、書き込み動作時のループ回数（ステップアップ回数）、消去動作時のループ回数（ステップアップ回数）等のデータを記憶しておき、これらのデータに基づいて、鈍った波形の書き込みパルス電圧Ｖｐｇｍの回数を適宜制御してもよい。また、複数回印加する書き込みパルス電圧Ｖｐｇｍの波形を図６に示す波形Ａ〜波形Ｄのいずれの波形とするかも適宜制御することができる。この場合、書き込みパルス電圧Ｖｐｇｍは、書き込みパルス電圧Ｖｐｇｍの回数が増えるに従い、波形の立ち上がりが急峻になるように設定する。
【００４４】
［第３の実施の形態］
次に、本発明の第３の実施の形態を図１０を参照して説明する。この実施の形態は、書き込みパルス電圧Ｖｐｇｍに加えて、書き込み動作時に非選択のメモリセルＭＣに印加する中間電圧Ｖｐａｓｓにも鈍った波形を用いる点で、第１の実施の形態と異なっている。例えば、図１０に破線で示すように、中間電圧Ｖｐａｓｓの立ち上がり時間として、４つの異なる立ち上がり時間（電圧変化曲線の傾き）を選択することができる（符号Ｈ〜符号Ｋ参照）。中間電圧の立ち上がり時間は、前述の通り、駆動させるチャージポンプ回路ＣＰの数を増やすことにより、制御することができる。
【００４５】
中間電圧Ｖｐａｓｓの立ち上がり波形は、書き込みパルス電圧の回数に基づいて選択することができる。例えば、最初及び２回目の書き込みパルス電圧Ｖｐｇｍを印加する際には、符号Ｈで示される立ち上がりの波形とし、それ以降の書き込みパルス電圧Ｖｐｇｍ印加の際には符号Ｊで示される立ち上がりの波形とすることができる。また、中間電圧Ｖｐａｓｓの立ち上がり波形は、書き込みパルス電圧Ｖｐｇｍの立ち上がりの波形に対応するように選択することもできる。例えば、書き込みパルス電圧Ｖｐｇｍの立ち上がりが符号Ａで示される波形の場合に符号Ｈで示される立ち上がりの波形とし、書き込みパルス電圧Ｖｐｇｍの立ち上がりが符号Ｂで示される波形の場合に符号Ｉで示される立ち上がりの波形とし、書き込みパルス電圧Ｖｐｇｍの立ち上がりが符号Ｃで示される波形の場合に符号Ｊで示される立ち上がりの波形とし、書き込みパルス電圧Ｖｐｇｍの立ち上がりが符号Ｄで示される波形の場合に符号Ｋで示される立ち上がりの波形とすることもできる。中間電圧Ｖｐａｓｓの波形の立ち上がりを鈍らせることにより、非選択のメモリセルＭＣのトンネル絶縁膜に与えられるストレスを緩和し、また、非選択のメモリセルＭＣに対する誤書き込みの発生も抑制することができる。
【００４６】
［第４の実施の形態］
次に、本発明の第４の実施の形態を図１１を参照して説明する。この実施の形態は、書き込み動作における鈍った波形の書き込みパルス電圧のパルス幅を、通常の波形鈍りのない書き込みパルス電圧のパルス幅に比べ長くする点で、前述の実施の形態と異なっている。ここで、図１１に示す書き込みパルス電圧は、上記の実施の形態と同様、立ち上がりから鈍った波形を有する。一方、時間ｔ３で電圧が飽和し、時刻ｔ３以降の電圧値が一定となる部分が、前記の実施の形態に比べ長くされている。すなわち波形の鈍りを持たせるとともに、時刻ｔ３以降に電圧が飽和する部分を長く設定し、全体としてパルス幅を長くする。その結果、高い電圧で一定時間書き込み動作を行うため、トンネル絶縁膜２２へのストレスを緩和しつつ書き込み動作の完了を早めることができる。
【００４７】
所定回数の書き込みパルス電圧Ｖｐｇｍにより、多くの電荷が浮遊ゲート電極２３へと注入された場合、その後の書き込み動作（電圧Ｖｐｇｍ０＋ｎ・ΔＶ）では、パルス幅の短い書き込みパルス電圧を用いることが、好ましい（図１１参照）。電荷が多く蓄積されているのであれば、パルス幅の短い書き込みパルス電圧を用いた方が、書き込み時間の短縮につながる。パルス幅の指定は、上述の通りＲＯＭフューズ６に格納された制御データに従って行うことができる。あるいは、コントローラ４が、特定のブロックＢＬＫに対する書き込み／消去回数、書き込み動作時のループ回数（ステップアップ回数）、消去動作時のループ回数（ステップアップ回数）等のデータを記憶しておき、これらのデータに基づいて、鈍った波形の書き込みパルス電圧Ｖｐｇｍのパルス幅を適宜制御してもよい。
【００４８】
［第５の実施の形態］
次に、本発明の第５の実施の形態を図１２及び図１３を参照して説明する。この実施の形態は、最初の書き込みパルス電圧Ｖｐｇｍ０による書き込み動作後の書き込みベリファイ動作を省略している点で、上述の実施の形態と異なっている。図１２に示す例では、鈍った波形の最初の書き込みパルス電圧Ｖｐｇｍ０による書き込み動作後、書き込みパルス電圧を立ち下げることなく、直ちにステップアップされた書き込みパルス電圧Ｖｐｇｍ０＋ΔＶを用いた次の書き込み動作に移行する。図１３に示す例では、鈍った波形の最初の書き込みパルス電圧Ｖｐｇｍ０による書き込み動作後、書き込みパルス電圧を立ち下げている。しかし、図１３に示す例でも書き込みパルス電圧を立ち下げた後に書き込みベリファイ動作を実行せず、ステップアップされた書き込みパルス電圧Ｖｐｇｍ０＋ΔＶを用いた次の書き込み動作に移行する。最初の書き込みパルス電圧Ｖｐｇｍ０のみでは、書き込みが完了する可能性は低いため、その後の書き込みベリファイ動作を省略し、これにより書き込み時間の短縮を図るものである。
【００４９】
なお、図１２及び図１３に示すように、ステップアップされた書き込みパルス電圧Ｖｐｇｍ０＋ΔＶへの立ち上がりも鈍りを有するように、パルス電圧の波形を形成することが可能である。このような波形は、複数のチャージポンプ回路ＣＰを適宜組み合わせることにより、容易に発生させることができる。
【００５０】
［第６の実施の形態］
次に、本発明の第６の実施の形態を図１４を参照して説明する。この実施の形態は、鈍った波形の最初の書き込みパルス電圧Ｖｐｇｍ０による書き込み動作後、書き込みベリファイ動作を実行し、その後の通常の書き込みパルス電圧Ｖｐｇｍ０＋ｎ・ΔＶの印加時は、書き込みベリファイ動作は１回おきに行う点で上述の実施の形態と異なっている。これによっても、書き込みベリファイ動作の時間を短縮することにより、書き込み時間の短縮化が可能である。
【００５１】
［その他］
以上、発明の実施の形態を説明したが、本発明はこれらに限定されるものではなく、発明の趣旨を逸脱しない範囲内において、種々の変更、追加、組み合わせ等が可能である。例えば、上述の実施の形態において、図６に示す符号Ａ〜Ｄのような波形は、動作させるチャージポンプ回路の数を、波形の立ち上がりに応じて変更することにより得られると説明した。しかし、書き込み電圧パルスの立ち上がり波形Ａ〜Ｄは、チャージポンプ回路ＣＰに与えるクロックパルスＣＬＫの波形を、図１５のように変更することにより得ることもできる。
【００５２】
まず、波形Ａや波形Ｂのような立ち上がりの鈍った波形を得る場合、チャージポンプ回路ＣＰに与えるクロックパルスＣＬＫとして、パルス間の間隔が広い（クロック周波数の小さい）波形のクロックパルスＣＬＫ＿１を用いる。クロックパルスＣＬＫ＿１に基づいてチャージポンプ回路ＣＰを動作させて昇圧動作を継続し、電圧値Ｖｐｇｍが得られるまで繰り返すことにより、波形Ａや波形Ｂのような鈍った波形を発生させることができる。
【００５３】
一方、波形Ｃや波形Ｄのような立ち上がりの急峻な波形を得る場合、チャージポンプ回路ＣＰに与えるクロックパルスＣＬＫとして、パルス間の間隔が狭い（クロック周波数の大きい）波形のクロックパルスＣＬＫ＿２を用いる。クロックパルスＣＬＫ＿２に基づいてチャージポンプ回路ＣＰを動作させて昇圧動作を継続し、電圧値Ｖｐｇｍが得られるまで繰り返すことにより、波形Ｃや波形Ｄのような立ち上がりの急峻な波形を発生させることができる。
【００５４】
すなわち、チャージポンプ回路ＣＰの数を減らすことなく、波形Ａ、又は波形Ｂのような鈍った波形を発生させることができる。そのため、それぞれのチャージポンプ回路ＣＰを構成するトランジスタの特性ばらつきや、チャージポンプから供給される電圧をカットオフするトランジスタの特性ばらつきの影響を受けないようにすることができる。その結果、波形Ａ乃至波形Ｄの制御性が向上し、これらの波形を安定化することができる。この図１５に示した波形の発生方法は第１乃至第６の実施の形態にも適用することができる。
【符号の説明】
【００５５】
１・・・メモリセルアレイ、  ２・・・センスアンプ回路、  ３・・・ロウデコーダ、  ４・・・コントローラ、  ５・・・入出力バッファ、  ６・・・ＲＯＭフューズ、  ７・・・電圧発生回路、  １０・・・ＮＡＮＤセルユニット、  １１・・・昇圧回路、  １２・・・パルス発生回路、  ２１・・・ＮＡＮＤ型フラッシュメモリ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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