(57)【要約】【課題】積層された半導体チップ間に樹脂材料を良好に充填し、樹脂材料によって半導体チップのバンプ電極が覆われることを防ぎ、半導体装置の動作信頼性を向上する。【解決手段】メモリチップ１２ａの一面上に、メモリチップ１２ａの一面よりも面積が小さいインターフェースチップ１２ｂを積層する積層工程と、メモリチップ１２ａの外周部に第１の封止樹脂材１６を供給し、メモリチップ１２ａとインターフェースチップ１２ｂとの間に第１の封止樹脂材１６を充填する充填工程と、を有する。充填工程では、メモリチップ１２ａの一面上に形成された、メモリチップ１２ａの外周部の一端からインターフェースチップ１２ｂが積層される領域まで延在する濡れ広がり性促進膜１５に沿って第１の封止樹脂材１６を濡れ広がらせた後、第１の封止樹脂材１６を毛細管力によってメモリチップ１２ａとインターフェースチップ１２ｂとの間に充填する。【選択図】図４
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【特許請求の範囲】
【請求項１】
第１の半導体チップの一面上に、前記第１の半導体チップの前記一面よりも面積が小さい第２の半導体チップを積層する積層工程と、
前記第１の半導体チップの外周部に樹脂材料を供給し、前記第１の半導体チップと前記第２の半導体チップとの間に前記樹脂材料を充填する充填工程と、を有し、
前記充填工程では、前記第１の半導体チップの前記一面上に形成された、前記第１の半導体チップの外周部の一端から前記第２の半導体チップが積層される領域まで延在する濡れ広がり性促進膜に沿って前記樹脂材料を濡れ広がらせた後、前記樹脂材料を毛細管力によって前記第１の半導体チップと前記第２の半導体チップとの間に充填する、半導体装置の製造方法。
【請求項２】
前記第１の半導体チップの前記一面の上に、前記濡れ広がり性促進膜を、前記第１の半導体チップの外周部の一端から前記第２の半導体チップが積層される領域まで延在するように形成する工程を有する、請求項１に記載の半導体装置の製造方法。
【請求項３】
前記充填工程では、前記第１の半導体チップの外周部の一端に、前記第１の半導体チップの前記外周部から前記一面上に乗り上げた前記樹脂材料によって、該一面から上方に膨出した乗り上げ部を形成する、請求項１または２に記載の半導体装置の製造方法。
【請求項４】
前記第１の半導体チップと前記第２の半導体チップが積層され、前記第１の半導体チップと前記第２の半導体チップとの間に前記樹脂材料が充填されたチップ積層体の前記第２の半導体チップ側を、配線基板に実装する実装工程と、
前記配線基板の上に実装された前記チップ積層体及び前記樹脂材料を別の樹脂材料で覆う封止工程と、を有する、請求項１ないし３のいずれか１項に記載の半導体装置の製造方法。
【請求項５】
前記実装工程では、前記第２の半導体チップと前記配線基板とを電気的に接続すると共に、前記第２の半導体チップを前記配線基板の上に接着部材で固定し、
前記封止工程では、前記チップ積層体、前記樹脂材料及び前記接着部材を前記別の樹脂材料で覆う、請求項４に記載の半導体装置の製造方法。
【請求項６】
前記充填工程では、前記樹脂材料を供給する供給手段を、前記第１の半導体チップの外周部の一端から、前記樹脂材料を供給しながら前記第１の半導体チップの前記一面の中央に向かって移動させる、請求項１ないし５のいずれか１項に記載の半導体装置の製造方法。
【請求項７】
前記濡れ広がり促進膜は、前記第１の半導体チップのパッシベーション膜をなすポリイミド膜である、請求項１ないし６のいずれか１項に記載の半導体装置の製造方法。
【請求項８】
前記積層工程では、前記第１の半導体チップの前記一面よりも面積が大きな第３の半導体チップに、前記第１の半導体チップが更に積層され、
前記充填工程では、前記第３の半導体チップの前記一面上に、前記第３の半導体チップの外周部の一端から前記第１の半導体チップが積層される領域まで延在するように設けられた濡れ広がり性促進膜に沿って前記樹脂材料を濡れ広がらせると共に、前記樹脂材料を毛細管力によって前記第３の半導体チップと前記第１の半導体チップとの間に充填する、請求項１に記載の半導体装置の製造方法。
【請求項９】
前記充填工程では、前記樹脂材料を供給する供給手段を、前記第３の半導体チップの外周部の一端から、前記樹脂材料を供給しながら前記第１の半導体チップの前記一面の中央に向かって移動させる、請求項８に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＣｏＣ（Chip on Chip）型の半導体装置の製造方法に関する。
【背景技術】
【０００２】
近年、電子機器の小型化や高機能化に伴って、貫通電極を有する複数の半導体チップを積載したＣｏＣ型の半導体装置が提案されている。
【０００３】
ＣｏＣ型の半導体装置の製造方法としては、貫通電極を有する複数の半導体チップを、配線基板または支持基板上に順次積載し、各半導体チップ間の隙間を樹脂材料としてのアンダーフィル材で埋めた後、このアンダーフィル材を含む複数の半導体チップ全体、すなわちチップ積層体を覆うように樹脂材料で封止する方法が知られている。
【０００４】
このようなＣｏＣ型の半導体装置の製造方法については、例えば、特許文献１や特許文献２に記載されている。
【０００５】
また、特許文献３には、半導体チップを積層し、積層された半導体チップ間にアンダーフィル材を充填した後、チップ積層体を配線基板に搭載する技術が開示されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００６−３１９２４３号公報
【特許文献２】特開２００７−３６１８４号公報
【特許文献３】特開２０１０−２５１３４７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、上述した本発明に関連する半導体装置の製造方法には、以下の問題があった。
【０００８】
チップ積層体の最上位に配置される半導体チップの一面（主面）の面積が、隣接する半導体チップよりも小さい場合、チップ積層体の外周部近傍にアンダーフィル材を供給するだけでは、半導体チップ間にアンダーフィル材を充分に充填することが困難であった。
【０００９】
また、貫通電極を有する半導体チップは、厚さ５０μｍ程度であり、チップ厚が比較的薄くされている。このため、最上位に配置される小さい半導体チップの外周部近傍にアンダーフィル材を供給して、積層された半導体チップ間に樹脂材料を充填しようとした場合には、最上位の半導体チップの、アンダーフィル材が供給される外周部の一辺側の端部に、アンダーフィル材が乗り上げてしまう問題があった。このように、チップ積層体の最上位の半導体チップ上に乗り上げたアンダーフィル材は、最上位の半導体チップのバンプ電極（外部端子）を覆ってしまう恐れがあった。
【００１０】
加えて、最上位の半導体チップのバンプ電極がアンダーフィル材によって覆われない場合であっても、チップ積層体を配線基板に実装する際に、最上位の半導体チップ上に乗り上げたアンダーフィル材が膨出してなる乗り上げ部が、配線基板の絶縁膜と干渉してしまう恐れがあった。このため、チップ積層体を配線基板に実装する際に、最上位の半導体チップのバンプ電極が配線基板の接続パッドに良好に接続できなくなり、半導体装置の動作信頼性を低下させてしまう問題がある。
【課題を解決するための手段】
【００１１】
本発明は、上述のような課題を解決するものである。
【００１２】
本発明の半導体装置の製造方法の一態様によれば、第１の半導体チップの一面上に、第１の半導体チップの一面よりも面積が小さい第２の半導体チップを積層する積層工程と、第１の半導体チップの外周部に樹脂材料を供給し、第１の半導体チップと第２の半導体チップとの間に樹脂材料を充填する充填工程と、を有する。充填工程では、第１の半導体チップの一面上に形成された、第１の半導体チップの外周部の一端から第２の半導体チップが積層される領域まで延在する濡れ広がり性促進膜に沿って樹脂材料を濡れ広がらせた後、樹脂材料を毛細管力によって第１の半導体チップと第２の半導体チップとの間に充填する。
【００１３】
以上のような本発明に係る半導体装置の製造方法では、第１の半導体チップの一面上に、第１の半導体チップの一面よりも面積が小さい第２の半導体チップが積層された構成の場合に、第１の半導体チップと第２の半導体チップとの間に樹脂材料を充分に充填するために、第１の半導体チップの一面上に形成された濡れ広がり性促進膜を利用する。濡れ広がり性促進膜は、第１の半導体チップの一面上に、第１の半導体チップの外周部の一端から、第２の半導体チップが積層される領域まで延在するように形成されている。このため、充填工程では、樹脂材料を濡れ広がり性促進膜に沿って円滑に濡れ広がらせた後、樹脂材料を毛細管力によって第１の半導体チップと第２の半導体チップとの間に良好に充填することができる。
【００１４】
その結果、本発明によれば、積層された第１の半導体チップと第２の半導体チップとの間に充填するために供給された樹脂材料が、第１の半導体チップと第２の半導体チップとの間に充填されずに第２の半導体チップの外周部から上方に乗り上げることが防げる。したがって、本発明は、第２の半導体チップの外周部から上方に乗り上げた樹脂材料によって第２の半導体チップのバンプ電極が覆われることを防ぎ、半導体装置の動作信頼性を向上することができる。
【発明の効果】
【００１５】
本発明によれば、積層された半導体チップ間に樹脂材料を良好に充填し、樹脂材料によって半導体チップのバンプ電極が覆われることを防ぎ、半導体装置の動作信頼性を向上することができる。
【図面の簡単な説明】
【００１６】
【図１】第１の実施例の半導体装置を示す断面図である。
【図２】第１の実施例における半導体チップの積層工程を示す断面図である。
【図３】第１の実施例におけるメモリチップを示す平面図である。
【図４】第１の実施例におけるチップ積層体の間隙に第１の封止樹脂材を充填する工程を示す断面図である。
【図５】第１の実施例において、第１の封止樹脂材が充填されたチップ積層体を示す斜視図である。
【図６】第１の実施例におけるチップ積層体が実装される配線基板を示す図である。
【図７】第１の実施例におけるチップ積層体を配線基板に実装する工程を示す断面図である。
【図８】第１の実施例におけるチップ積層体が実装された配線基板に、外部端子を形成する工程を示す断面図である。
【図９】第２の実施例におけるチップ積層体の間隙に第１の封止樹脂材を充填する工程を示す断面図である。
【図１０】第３の実施例におけるメモリチップを示す平面図である。
【図１１】第３の実施例におけるチップ積層体の間隙に第１の封止樹脂材を充填する工程を示す断面図である。
【図１２】第４の実施例におけるチップ積層体の間隙に第１の封止樹脂材を充填する工程を示す断面図である。
【図１３】第５の実施例におけるチップ積層体の間隙に第１の封止樹脂材を充填する工程を示す断面図である。
【発明を実施するための形態】
【００１７】
以下、本発明の具体的な実施形態について、図面を参照して説明する。
【００１８】
（第１の実施例）
図１に、第１の実施例のＣｏＣ型の半導体装置の構成例の断面図を示す。図１に示すように、第１の実施例の半導体装置１は、所定の配線が形成された略四角形状の配線基板１０を有している。配線基板１０は、例えば厚さ０．２ｍｍのガラスエポキシ基板である。配線基板１０は、基材の両面に所定の配線が形成され、後述するが、これら配線が部分的に絶縁膜２６、例えばソルダーレジストで覆われている。配線基板１０は、一面上に形成された複数の接続パッド２９と、他面上に形成された複数のランド３０と、を有している。接続パッド２９と、この接続パッド２９に対応するランド３０とは、配線基板１０の配線によってそれぞれ電気的に接続されている。
【００１９】
また、配線基板１０の一面には、チップ積層体１１が搭載されている。チップ積層体１１は、一面に所定の回路が形成された例えば略四角形をなす板状の半導体チップ１２が複数積層されて構成されている。本実施例のチップ積層体１１は、例えばメモリ回路が形成された４つのメモリチップ（第１の半導体チップ）１２ａと、メモリチップ１２ａと配線基板１０とのインターフェースを取るためのインターフェースチップ（第２の半導体チップ）１２ｂが５段に積層されている。それぞれの半導体チップ１２は、例えば厚さ５０μｍに形成されており、バンプ電極として、一面側の中央領域に設けられた複数の表面バンプ１３と、他面側の中央領域に設けられた複数の裏面バンプ（不図示）と、を有している。表面バンプ１３とこれに対応する裏面バンプとは、図１に示すように、貫通電極１４によって電気的に接続されている。
【００２０】
本実施例において、インターフェースチップ１２ｂの一面は、メモリチップ１２ａの一面、すなわちチップサイズよりも小さいサイズで構成されている。また、最上位に配置されるインターフェースチップ１２ｂに隣接して配置されたメモリチップ１２ａの一面上には、濡れ広がり性促進膜１５として、例えばポリイミド（ＰＩ）膜が、外周部の一辺側の端部から、インターフェースチップ１２ｂが積層される領域まで延在するように形成されている。濡れ広がり性促進膜１５としては、第１の封止樹脂材１６の濡れ広がり性が良い材料であれば、ポリイミド膜以外の他の材料で構成されても良い。
【００２１】
また、チップ積層体１１には、樹脂材料として例えばアンダーフィル材等の第１の封止樹脂材１６によって第１の封止樹脂部が形成されている。第１の封止樹脂部を構成する第１の封止樹脂材１６は、それぞれの半導体チップ１２の間の隙間に充填されると共に、チップ積層体１１の外周部の一辺側の側面に、積層方向に沿ってテーパ状の第１の封止樹脂部を形成する。さらに、第１の封止樹脂材１６は、インターフェースチップ１２ｂに隣接するメモリチップ１２ａの外周部の一辺側の端部に、鉛直上方に膨出する乗り上げ部１６ａを有するように第１の封止樹脂部を形成する。そして、第１の封止樹脂材１６は、最上位のメモリチップ１２ａの外周部の一辺側の端部からポリイミド膜１５の上を通り、最上位のメモリチップ１２ａとインターフェースチップ１２ｂとの間の隙間に円滑に流れ込み、毛管力によって各半導体チップ１２間の隙間に充填される。
【００２２】
なお、インターフェースチップ１２ｂに隣接するメモリチップ１２ａの一面上に供給する第１の封止樹脂材１６の供給量を変えることで、チップ積層体１１の反りを調整することも可能になる。
【００２３】
そして、チップ積層体１１は、最上位のインターフェースチップ１２ｂの一面に設けられたバンプ電極が、配線基板１０の接続パッド２９にワイヤバンプを介して電気的に接続されている。
【００２４】
本実施例の半導体装置１では、インターフェースチップ１２ｂの下方に隣接する、最上位のメモリチップ１２ａの一面上の端部に、第１の封止樹脂材１６によって形成された乗り上げ部１６ａが配置されている。このため、本実施例によれば、インターフェースチップ１２ｂの外周部に乗り上げ部が形成されるのが抑えられ、このような乗り上げ部によってインターフェースチップ１２ｂと配線基板１０との電気的な接続が妨げされることがない。その結果、本実施例は、チップ積層体１１を配線基板１０に良好に実装することができ、半導体装置１の動作信頼性を向上することができる。
【００２５】
そして、チップ積層体１１と配線基板１０との電気的接続部の周囲には、接着部材１７としてのＮＣＰ（Ｎｏｎ  Ｃｏｎｄｕｃｔｉｖｅ  Ｐａｓｔｅ）が配置されており、電気的接続部を保護すると共に、チップ積層体１１と配線基板１０とを接着固定するように構成されている。さらに、配線基板１０の一面上には、樹脂材料として、例えばエポキシ樹脂等の熱硬化性樹脂である第２の封止樹脂材１８によって、第２の封止樹脂部が形成されている。第２の封止樹脂部は、配線基板１０に実装されたチップ積層体１１を覆うように形成されている。
【００２６】
また、配線基板１０の他面に設けられた複数のランド３０には、後述する半田ボール３５がそれぞれ搭載されており、半田ボール３５によって、半導体装置１の複数の外部端子が構成されている。複数の外部端子は、配線基板１０の他面上に、所定の間隔で格子状に配置されている。
【００２７】
図２に、半導体チップ１２の積層工程の断面図を示す。まず、メモリチップ１２ａが、図２（ａ）に示すように回路形成面を上方に向けて吸着ステージ２０上に載置される。吸着ステージ２０には、凹部が形成されており、凹部内にメモリチップ１２ａが収容される。そして、図示しない真空装置によって真空吸引することで、吸着ステージ２０上に載置されたメモリチップ１２ａが保持固定される。
【００２８】
そして、ボンディングツール２１の吸着孔２１ａから真空吸引することで、ボンディングツール２１によって２段目の半導体チップ１２（メモリチップ１２ａ）を保持し、図２（ｂ）に示すように、吸着ステージ２０上に保持された１段目のメモリチップ１２ａ上に、２段目のメモリチップ１２ａを積層する。このとき、ボンディングツール２１を用いて、例えば３００℃程度の高温で荷重を、２段目のメモリチップ１２ａ）に加えながらメモリチップ１２ａを積層する。２段目のメモリチップ１２ａは、１段目のメモリチップ１２ａと同様のメモリチップであり、１段目のメモリチップ１２ａの一面のバンプ電極と、２段目のメモリチップ１２ａの他面の対応するバンプ電極とが、熱圧着によって電気的に接続されることで、１段目のメモリチップ１２ａの一面側に２段目のメモリチップ１２ａが積層して搭載される。このように積層された各メモリチップ１２ａをバンプ電極で接続することで、メモリチップ１２ａ間に隙間が形成される。同様に、２段目のメモリチップ１２ａ上に、３段目、４段目のメモリチップ１２ａがそれぞれ積層される。
【００２９】
図３に、第１の実施例におけるメモリチップ１２ａの平面図を示す。そして、本実施例において、４段目のメモリチップ１２ａには、図３に示すように、外周部の一辺側の端部からインターフェースチップ１２ｂの搭載エリアＳまで延在するように、第１の封止樹脂材１６としてのアンダーフィル材の濡れ広がり性（適度な親水性）を向上させるために、例えばポリイミド膜によって濡れ広がり性促進膜１５が形成されている。
【００３０】
図２（ｂ）に示したように４つのメモリチップ１２ａが積層された後、図２（ｃ）に示すように、インターフェースチップ１２ｂがメモリチップ１２ａ上に積層して搭載され、図２（ｃ）に示すような例えば４つのメモリチップ１２ａとインターフェースチップ１２ｂが積層されたチップ積層体１１が形成される。
【００３１】
なお、インターフェースチップ１２ｂには、他面側のバンプ電極がメモリチップ１２ａの表面のバンプ電極に対応して配置されている。インターフェースチップ１２ｂは、表面（一面）側のバンプ電極を、配線基板１０の接続パッド２９に搭載するために、表面のバンプ電極が再配線加工されて２００μｍ以上の広いピッチで配置されている。
【００３２】
図４は、第１の実施例におけるチップ積層体１１の間隙に第１の封止樹脂材１６を充填する工程を示す断面図である。
【００３３】
チップ積層体１１は、図４（ａ）に示すように、塗布ステージ２３上に貼り渡した塗布用シート２４上に載置される。塗布用シート２４としては、例えばフッ素系シート、またはシリコーン系接着材が付けられたシート等の、第１の封止樹脂材１６（アンダーフィル材）との濡れ性が乏しい材料によって形成されている。
【００３４】
図４（ｂ）に示すように、塗布用シート２４に載置されたチップ積層体１１に対し、チップ積層体１１の外周部の一辺側から、チップ積層体１１の端部近傍位置に、第１の封止樹脂材１６を供給する。第１の封止樹脂材１６を供給する際には、第１の封止樹脂材１６をインターフェースチップ１２ｂに隣接するメモリチップ１２ａの一面に乗り上げるように供給される。このように供給された第１の封止樹脂材１６は、毛細管現象によって、積層されたメモリチップ１２ａ間の隙間に充填される。そして、第１の封止樹脂材１６は、半導体チップ１２間の隙間を充填すると共に、チップ積層体１１の外周部の一辺側の側面に、テーパ状に形成され、最上位に配置されたインターフェースチップ１２ｂに隣接したメモリチップ１２ａの外周部の一辺側の端部に乗り上げる。メモリチップ１２ａの外周部に乗り上げた第１の封止樹脂材１６は、ポリイミド膜によってインターフェースチップ１２ｂに向かって円滑に濡れ広がり、インターフェースチップ１２ｂとメモリチップ１２ａとの隙間に流れ込む。これにより、インターフェースチップ１２ｂとメモリチップ１２ａとの間に流れ込んだ第１の封止樹脂材１６は、毛細管現象により半導体チップ１２間の隙間に充填される。また、このとき、乗り上げ部１６ａは、第１の封止樹脂材１６によって、インターフェースチップ１２ｂに隣接するメモリチップ１２ａの一面上に形成される。乗り上げ部１６ａは、例えばメモリチップ１２ａの一面から鉛直上方に向かって３０μｍ程度突出するように形成される。
【００３５】
そして、チップ積層体１１への第１の封止樹脂材１６の充填が完了した後、塗布用シート２４と共にチップ積層体１１を所定温度、例えば１５０℃程度でキュア処理することで、第１の封止樹脂材１６が硬化される。そして、図４（ｃ）に示すように、チップ積層体の一辺側及び半導体チップ１２間に第１の封止樹脂部が形成される。ここで、塗布用シート２４を用いることで、塗布ステージ２３へ第１の封止樹脂材１６が付着することが防止される。
【００３６】
図５に、本実施例の半導体装置１の斜視図を示す。第１の封止樹脂材１６の硬化後、塗布用シート２４からチップ積層体１１をピックアップする。これによって、図５に示すように、積層された半導体チップ１２間に第１の封止樹脂材１６が充填されると共に、外周部の一辺側の端部に乗り上げ部１６ａを形成するようにテーパ状に形成されたチップ積層体１１が得られる。塗布用シート２４としては、第１の封止樹脂材１６としてのアンダーフィル材との濡れ性が乏しい材料を用いているので、第１の封止樹脂材１６の硬化後のピックアップ工程を容易に行うことができる。
【００３７】
図６に、第１の実施例におけるチップ積層体１１が実装される配線基板１０を示す。図７は、第１の実施例におけるチップ積層体１１を配線基板１０に実装する工程を示す断面図である。図８は、第１の実施例におけるチップ積層体１１が実装された配線基板１０に、外部端子を形成する工程を示す断面図である。
【００３８】
まず、図６（ａ）及び図６（ｂ）に示すような配線基板１０を準備する。配線基板１０は、例えば厚さ０．１４ｍｍのガラスエポキシ配線基板であり、図６（ａ）に示すように、複数の製品形成部２５がマトリックス状に配置されている。配線基板１０の複数の製品形成部２５には、それぞれ所定の配線パターンが形成されており、配線が部分的に絶縁膜２６、例えばソルダーレジストで覆われている。また、配線基板１０には、各製品形成部２５の間に沿ってダイシングライン２７が設けられている。
【００３９】
製品形成部２５の一面側の絶縁膜２６の中央領域には、開口部２８が形成されており、複数の接続パッド２９が開口部２８から露出されている。また、図６（ｂ）に示すように、製品形成部２５の他面の配線の絶縁膜２６から露出された部位には、複数のランド３０が形成されている。そして、接続パッド２９と、この接続パッド２９に対応するランド３０とは、配線基板１０の配線によってそれぞれ電気的に接続されている。
【００４０】
次に、図７（ａ）に示すように、配線基板１０が有するそれぞれの製品形成部２５の接続パッド２９上に、ワイヤバンプ３１を形成する。ワイヤバンプ３１は、例えばＡｕまたはＣｕ等からなり、図示しないワイヤボンディング装置によって、溶融された先端にボールが形成されたワイヤを、半導体チップ１２のバンプ電極上に超音波熱圧着することで接続し、その後、ワイヤの後端を引き切ることで形成される。
【００４１】
なお、ワイヤバンプ３１は、接続パッド２９上に凸状に小さく形成されるので、ワイヤバンプ３１を介して実装することで、チップ積層体１１のバンプ電極及び貫通電極１４を小径化できる。そして、貫通電極１４の小径化により、貫通電極１４を起点としたチップクラックの発生を抑制できる。
【００４２】
次に、図７（ｂ）に示すように、配線基板１０の製品形成部２５に、例えばＮＣＰ等の絶縁性の接着部材１７が、ディスペンサ３２によって塗布されることで、選択的に供給される。
【００４３】
続いて、配線基板１０のそれぞれの製品形成部２５に、チップ積層体１１が実装される。チップ積層体は、ボンディングツール２１によってチップ積層体１１の他面側を吸着保持し、ボンディングツール２１の加熱機構により、チップ積層体１１を所定温度まで加熱する。その後、ボンディングツール２１によって、チップ積層体１１の最上位に配置されたインターフェースチップ１２ｂの表面のバンプ電極を、対応する配線基板１０の一面の接続パッド２９上に、所定温度、例えば３００℃程度で熱圧着する。これによって、図７（ｃ）に示すように、配線基板１０上にチップ積層体１１を実装する。この接合により接着部材１７が広がり、接着部材１７は、チップ積層体１１と配線基板１０との間に充填される。このとき、チップ積層体１１の乗り上げ部１６ａは、配線基板１０の凹部に配置されることで、乗り上げ部１６ａと配線基板１０とが干渉することなく、チップ積層体１１を良好に搭載できる。これにより、チップ積層体１１と配線基板１０とを良好に接続できるので、半導体装置１の動作信頼性を向上できる。
【００４４】
そして、図７（ｄ）に示すように、配線基板１０の全ての製品形成部２５にチップ積層体１１が実装される。
【００４５】
なお、チップサイズが比較的小さいインターフェースチップ１２ｂによって、配線基板１０とチップ積層体１１とが電気的に接続されることで、半導体チップ１２の反りに起因した配線基板１０と半導体チップ１２との接続不良を低減することができる。
【００４６】
次に、チップ積層体１１が実装された配線基板１０は、モールド工程に移行される。
【００４７】
モールド工程では、配線基板１０は、図示しないトランスファモールド装置の上型と下型からなる成型金型にセットされる。成型金型の上型には、配線基板１０における複数のチップ搭載部を一括的に覆うようにキャビティが形成されており、キャビティ内に、配線基板１０上のチップ積層体１１が配置される。
【００４８】
そして、ゲート部からキャビティ内に加熱溶融された第２の封止樹脂材１８を注入し、第２の封止樹脂材１８によって、配線基板１０のチップ積層体１１の搭載面側を覆って封止する。
【００４９】
そして、配線基板１０の一面側のキャビティ内が第２の封止樹脂材１８で充填された状態で、所定の温度、例えば１８０℃程度でキュアすることで、第２の封止樹脂材１８が熱硬化され、図８（ａ）に示すように、配線基板１０の複数の製品形成部２５を一括的に覆う第２の封止樹脂部が形成される。その後、第２の封止樹脂部が形成された配線基板１０は、所定の温度でベーク処理することで、第２の封止樹脂材１８が完全に硬化される。
【００５０】
また、配線基板１０に搭載されたチップ積層体１１の半導体チップ１２間に第１の封止樹脂材１６（アンダーフィル材）を充填した後、配線基板１０上を一括的に覆う第２の封止樹脂部が形成されたことで、モールド時の半導体チップ１２間へのボイドの発生を抑制できる。
【００５１】
次に、第２の封止樹脂部が形成された配線基板１０は、ボールマウント工程に移行され、図８（ｂ）に示すように配線基板１０の他面に形成されたランド３０に、導電性の金属ボール、例えば半田ボール３５を搭載することで、外部端子を形成する。
【００５２】
ボールマウント工程では、配線基板１０上に配置された複数のランド３０の位置に合せて、複数の吸着孔が形成されたボールマウンターのマウントツール３４が用いられる。半田ボール３５をマウントツール３４で吸着保持し、吸着保持された半田ボール３５にフラックスを転写形成し、配線基板１０上の複数のランド３０に一括して搭載する。そして、全ての製品形成部２５へ半田ボール３５を搭載した後、配線基板１０をリフローすることで外部端子が形成される。
【００５３】
次に、半田ボール３５の搭載された配線基板１０は、基板ダイシング工程に移行され、図８（ｃ）に示すように、ダイシングライン２７に沿って切断され、個々の製品形成部２５毎に分離される。この基板ダイシング工程では、配線基板１０の第２の封止樹脂部側をダイシングテープ３６上に貼り付けて、ダイシングテープ３６によって配線基板１０が支持される。その後、ダイシング装置のダイシングブレード３７によって配線基板１０を縦横方向に切断して、製品形成部２５毎に分離する。そして、配線基板１０の切断、分離後、個片化された半導体装置１をダイシングテープ３６からピックアップすることで、図１に示したようなＣｏＣ型の半導体装置１が得られる。
【００５４】
上述したように、実施例の半導体装置の製造方法は、メモリチップ１２ａ（第１の半導体チップ）の一面上に、メモリチップ１２ａ（第１の半導体チップ）の一面よりも面積が小さいインターフェースチップ１２ｂ（第２の半導体チップ）を積層する積層工程と、メモリチップ１２ａ（第１の半導体チップ）の外周部に第１の封止樹脂材１６（樹脂材料）を供給し、メモリチップ１２ａ（第１の半導体チップ）とインターフェースチップ１２ｂ（第２の半導体チップ）との間に第１の封止樹脂材１６（樹脂材料）を充填する充填工程と、を有する。充填工程では、メモリチップ１２ａ（第１の半導体チップ）の一面上に形成された、メモリチップ１２ａ（第１の半導体チップ）の外周部の一端からインターフェースチップ１２ｂ（第２の半導体チップ）が積層される領域まで延在する濡れ広がり性促進膜１５に沿って第１の封止樹脂材１６（樹脂材料）を濡れ広がらせた後、第１の封止樹脂材１６（樹脂材料）を毛細管力によってメモリチップ１２ａ（第１の半導体チップ）とインターフェースチップ１２ｂ（第２の半導体チップ）との間に充填する。
【００５５】
このように、本実施例の半導体装置の製造方法によれば、メモリチップ１２ａの一面上に、メモリチップ１２ａの一面よりも面積が小さいインターフェースチップ１２ｂが積層された構成の場合に、メモリチップ１２ａとインターフェースチップ１２ｂとの間に第１の封止樹脂材１６を充分に充填するために、メモリチップ１２ａの一面上に形成された濡れ広がり性促進膜１５が利用される。濡れ広がり性促進膜１５は、メモリチップ１２ａの一面上に、メモリチップ１２ａの外周部の一端からインターフェースチップ１２ｂが積層される領域まで延在するように形成されている。このため、充填工程では、第１の封止樹脂材１６を濡れ広がり性促進膜１５に沿って円滑に濡れ広がらせた後、第１の封止樹脂材１６を毛細管力によってメモリチップ１２ａとインターフェースチップ１２ｂとの間に良好に充填することができる。
【００５６】
その結果、本実施例によれば、積層されたメモリチップ１２ａとインターフェースチップ１２ｂとの間に充填するために供給された第１の封止樹脂材１６が、メモリチップ１２ａとインターフェースチップ１２ｂとの間に充填されずにインターフェースチップ１２ｂの外周部から一面上に乗り上げることが防げる。したがって、本実施例は、インターフェースチップ１２ｂの外周部から一面上に乗り上げた第１の封止樹脂材１６によってインターフェースチップ１２ｂのバンプ電極が覆われることを防ぎ、半導体装置１の動作信頼性を向上することができる。
【００５７】
以下、他の実施例について説明する。他の実施例において、第１の実施例と同一の構成部材には第１の実施例と同一の符号を付けて説明を省略する。
【００５８】
（第２の実施例）
図９は、第２の実施例のチップ積層体１１の間隙に第１の封止樹脂材１６を充填する工程を示す断面図である。
【００５９】
図９に示すように、インターフェースチップ１２ｂに隣接したメモリチップ１２ａのみでなく、積層されるメモリチップ１２ａの全てに、濡れ広がり性促進膜１５が形成されても良い。これにより、第１の実施例のように濡れ広がり性促進膜１５を有するメモリチップ１２ａと、濡れ広がり性促進膜１５を有さないメモリチップ１２ａとの２種類のメモリチップ１２ａを準備する必要が解消され、濡れ広がり性促進膜１５を有する１種類のメモリチップ１２ａのみを準備することで対応できる。
【００６０】
（第３の実施例）
図１０に、第３の実施例におけるメモリチップの平面図を示す。図１１は、第３の実施例において、チップ積層体１１の間隙に第１の封止樹脂材１６を充填する工程を示す断面図である。
【００６１】
第３の実施例においては、図１０に示すように、メモリチップ１２ｃの一面（表面）上に形成されるパッシベーション膜が、第１の封止樹脂材１６との濡れ広がり性が良いポリイミド膜によってあらかじめ形成されている。本実施例で用いられるメモリチップ１２ｃは、濡れ広がり性促進膜１５の開口部３８から表面バンプ１３が露出されている。本実施例では、パッシベーション膜が濡れ広がり性促進膜１５を兼ねることで、最上位のメモリチップ１２ｃ上に、濡れ広がり性促進膜１５を新たに形成する必要を省くことができる。したがって、本実施例によれば、半導体装置の製造工程の簡素化が図られる。
【００６２】
（第４の実施例）
図１２は、第４の実施例におけるチップ積層体１１の間隙に第１の封止樹脂材１６を充填する工程を示す断面図である。図１２に示すように、チップ積層体１１の外周部の一辺側に第１の封止樹脂材１６を供給しながら、第１の封止樹脂材１６を供給する供給手段としてのディスペンサ３２を、チップ積層体１１の外周部からチップ積層体１１の中央側に向かって移動させる。これによって、メモリチップ１２ａの外周部上に良好に第１の封止樹脂材１６を乗り上げさせて、乗り上げ部１６ａを良好に形成することができる。したがって、本実施例においても、第１の実施例と同様に、インターフェースチップ１２ｂのバンプ電極が第１の封止樹脂材１６で覆われるのを防ぐことができる。
【００６３】
（第５の実施例）
図１３は、第５の実施例におけるチップ積層体の間隙に第１の封止樹脂材を充填する工程を示す断面図である。
【００６４】
図１３に示すように、本実施例におけるチップ積層体は、大きさが異なる３種類の半導体チップ１２ａ，１２ｂ，１２ｄが３段に積層されて構成されている。積層された各半導体チップ１２ａ，１２ｂ，１２ｃにおいて、一面上の外部に露出する領域に、この領域の外周部から、隣接する半導体チップ１２の外周部まで、濡れ広がり性促進膜１５としてのポリイミド膜が、延ばされて形成されている。チップ積層体の外周部の一端側から第１の封止樹脂材１６を供給することによって、チップ積層体に階段状の第１の封止樹脂部が形成され、各半導体チップ１２ａ，１２ｄの外周部の一面上に、乗り上げ部１６ａがそれぞれ形成されてもよい。
【００６５】
以上、本発明者によってなされた発明を実施例に基づいて説明したが、本発明は上述の実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々の変更が可能であることは言うまでもない。例えば、本実施例では、４つのメモリチップ１２ａと、１つのインターフェースチップ１２ｂとが積層されたチップ積層体１１について説明したが、この構造に限定されるものではない。チップ積層体における最上位にサイズが小さい半導体チップが積層され、第１の封止樹脂材（アンダーフィル材）を充填した後、チップ積層体を配線基板に搭載する構成であれば、どのような半導体チップに用いられても良い。また、半導体チップの積層数についても５段に限定されず、４段以下または６段以上であっても良いことは勿論である。
【００６６】
また、本実施例では、半導体チップの中央領域にバンプ電極が形成された場合について説明したが、バンプ電極が中央領域以外に配置された半導体チップに適用されても良い。
【００６７】
さらに、本実施例では、半導体チップの一面（表面）側を上方に向けて積層し、半導体チップ間に第１の封止樹脂材を充填する構造について説明したが、この構造に限定されるものではない。半導体チップの他面（裏面）側が配線基板に実装される場合には、半導体チップの他面側を上方に向けて積層し、半導体チップ間に第１の封止樹脂材を充填するように構成されても良い。
【符号の説明】
【００６８】
１  半導体装置
１０  配線基板
１１  チップ積層体
１２  半導体チップ
１２ａ  メモリチップ
１２ｂ  インターフェースチップ
１５  濡れ広がり性促進膜
１６  第１の封止樹脂材
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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