(57)【要約】【課題】本発明は、応力が生じた場合であっても破損することがなく、電気特性の変動を抑えることができる多層セラミック基板を提供する。【解決手段】本発明は、セラミックからなる基材層１と、該基材層１の一方の面に積層され、複数の電子部品４０、５０を実装するための表面電極２０が形成してある表面電極層２と、基材層１の他方の面に積層され、他の基板と接続するための外部電極３０が形成してある外部電極層３とを備える多層セラミック基板１０である。外部電極層３の外部電極３０が形成してある面に、溝部４が形成され、溝部４は、多層セラミック基板１０の外周辺の対向する二辺間を渡るように形成されている。【選択図】図２
2012151243.tif 000002
【特許請求の範囲】
【請求項１】
セラミックからなる基材層と、
該基材層の一方の面に積層され、複数の電子部品を実装するための表面電極が形成してある表面電極層と、
前記基材層の他方の面に積層され、他の基板と接続するための外部電極が形成してある外部電極層と
を備える多層セラミック基板において、
前記表面電極層の前記表面電極が形成してある面と、前記外部電極層の前記外部電極が形成してある面との少なくとも一方に、溝部が形成され、
該溝部は、前記多層セラミック基板の外周辺の対向する二辺間を渡るように形成されていることを特徴とする多層セラミック基板。
【請求項２】
前記表面電極層の前記表面電極が形成してある面と、前記外部電極層の前記外部電極が形成してある面との少なくとも一方に、前記溝部として、第１溝部と、該第１溝部と直交する第２溝部とが形成されていることを特徴とする請求項１に記載の多層セラミック基板。
【請求項３】
前記溝部に樹脂が充填してあることを特徴とする請求項１又は２に記載の多層セラミック基板。
【請求項４】
セラミックからなる基材層と、
該基材層の一方の面に積層され、複数の電子部品を実装するための表面電極が形成してある表面電極層と、
前記基材層の他方の面に積層され、他の基板と接続するための外部電極が形成してある外部電極層と
を備える多層セラミック基板において、
前記表面電極層の前記表面電極が形成してある面と、前記外部電極層の前記外部電極が形成してある面との少なくとも一方に、第３溝部と第４溝部とが形成され、
前記第３溝部が、前記多層セラミック基板の外周辺から形成され、
前記第４溝部が、前記第３溝部が形成された前記多層セラミック基板の外周辺と対向する前記多層セラミック基板の外周辺から形成されていることを特徴とする多層セラミック基板。
【請求項５】
前記第３溝部が前記表面電極層の前記表面電極が形成してある面に形成され、前記第４溝部が前記外部電極層の前記外部電極が形成してある面に形成されていることを特徴とする請求項４に記載の多層セラミック基板。
【請求項６】
一対の前記第３溝部及び前記第４溝部が、前記表面電極層の前記表面電極が形成してある面、又は前記外部電極層の前記外部電極が形成してある面に複数形成されていることを特徴とする請求項４又は５に記載の多層セラミック基板。
【請求項７】
前記第３溝部及び前記第４溝部に樹脂が充填してあることを特徴とする請求項４乃至６のいずれか一項に記載の多層セラミック基板。
【請求項８】
前記基材層は、フェライトセラミックからなることを特徴とする請求項１乃至７のいずれか一項に記載の多層セラミック基板。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、他の基板と接続するための外部電極を形成してある外部電極層を有する多層セラミック基板に関する。
【背景技術】
【０００２】
特許文献１に開示してある多層セラミック基板は、フェライトセラミックからなる基材層と、基材層の少なくとも一方の面上に配置され、フェライトセラミックからなる表面層と、表面層の外方に向く一方の面上に形成される表面導体膜とを備えている。図１１は、従来の多層セラミック基板の構成を示す概略図である。図１１に示す多層セラミック基板１００は、表面層１０１の外方に向く一方の面上に形成される表面導体膜１０２には、ハンダを介してＩＣチップ、チップコンデンサ等の電子部品１０３が電気的に接続されている。また、表面層１１０の外方に向く一方の面上に形成される表面導体膜１１１は、図示していない実装基板（他の基板）に実装するための端子電極として用いられる。図１２は、従来の多層セラミック基板の表面導体膜１１１の配置を示す平面図である。図１２に示すように、表面導体膜１１１は、表面層１１０の外方に向く一方の面上に格子状に複数配置されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】国際公開第２００７／１４８５５６号
【発明の概要】
【発明が解決しようとする課題】
【０００４】
多層セラミック基板は、実装基板に実装した状態で用いられる。しかし、実装基板は、多層セラミック基板より柔らかい樹脂基板等であることが多く、撓み、反り等の変形が多層セラミック基板に比べて生じやすい。実装基板に変形が生じた場合、実装基板に実装してある多層セラミック基板に応力が生じる。多層セラミック基板は、実装基板に比べて変形が小さいので、大きな応力が生じた場合、実装基板に実装する多層セラミック基板の一部が破損したり、多層セラミック基板自体が破損したりするという問題があった。
【０００５】
また、生じた応力が、実装基板に実装する多層セラミック基板の一部が破損しない程度の応力であっても、多層セラミック基板は変形が小さいので、多層セラミック基板の内部に応力が生じやすく、多層セラミック基板の電気特性が大きく変動するという問題があった。特に、基材層がフェライトセラミックからなる多層セラミック基板の場合、内部に応力が生じた場合には多層セラミック基板の電気特性が大きく変動する。
【０００６】
本発明は斯かる事情に鑑みてなされたものであり、応力が生じた場合であっても破損することがなく、電気特性の変動を抑えることができる多層セラミック基板を提供することを目的とする。
【課題を解決するための手段】
【０００７】
上記目的を達成するために第１発明に係る多層セラミック基板は、セラミックからなる基材層と、該基材層の一方の面に積層され、複数の電子部品を実装するための表面電極が形成してある表面電極層と、前記基材層の他方の面に積層され、他の基板と接続するための外部電極が形成してある外部電極層とを備える多層セラミック基板において、前記表面電極層の前記表面電極が形成してある面と、前記外部電極層の前記外部電極が形成してある面との少なくとも一方に、溝部が形成され、該溝部は、前記多層セラミック基板の外周辺の対向する二辺間を渡るように形成されている。
【０００８】
第１発明では、表面電極層の表面電極が形成してある面と、外部電極層の外部電極が形成してある面との少なくとも一方に、溝部が形成され、溝部は、多層セラミック基板の外周辺の対向する二辺間を渡るように形成されているので、溝部の長手方向に対して直交する方向に多層セラミック基板を変形しやすくすることができる。多層セラミック基板を変形しやすくすることで、多層セラミック基板に応力が生じた場合の破損を防ぎ、多層セラミック基板の内部に生じる応力を緩和して、多層セラミック基板の電気特性の変動を抑えることができる。
【０００９】
また、第２発明に係る多層セラミック基板は、第１発明において、前記表面電極層の前記表面電極が形成してある面と、前記外部電極層の前記外部電極が形成してある面との少なくとも一方に、前記溝部として、第１溝部と、該第１溝部と直交する第２溝部とが形成されている。
【００１０】
第２発明では、表面電極層の表面電極が形成してある面と、外部電極層の外部電極が形成してある面との少なくとも一方に、溝部として、第１溝部と、第１溝部と直交する第２溝部とが形成されているので、直交する二方向に多層セラミック基板を変形しやすくすることができる。
【００１１】
また、第３発明に係る多層セラミック基板は、第１又は第２発明において、前記溝部に樹脂が充填してある。
【００１２】
第３発明では、溝部に樹脂が充填してあるので、溝部に樹脂を充填していない場合に比べて、多層セラミック基板の内部に生じる応力を緩和することができ、多層セラミック基板の電気特性の変動を抑えることができる。
【００１３】
上記目的を達成するために第４発明に係る多層セラミック基板は、セラミックからなる基材層と、該基材層の一方の面に積層され、複数の電子部品を実装するための表面電極が形成してある表面電極層と、前記基材層の他方の面に積層され、他の基板と接続するための外部電極が形成してある外部電極層とを備える多層セラミック基板において、前記表面電極層の前記表面電極が形成してある面と、前記外部電極層の前記外部電極が形成してある面との少なくとも一方に、第３溝部と第４溝部とが形成され、前記第３溝部が、前記多層セラミック基板の外周辺から形成され、前記第４溝部が、前記第３溝部が形成された前記多層セラミック基板の外周辺と対向する前記多層セラミック基板の外周辺から形成されている。
【００１４】
第４発明では、表面電極層の表面電極が形成してある面と、外部電極層の外部電極が形成してある面との少なくとも一方に、第３溝部と第４溝部とが形成され、第３溝部が、多層セラミック基板の外周辺から形成され、第４溝部が、第３溝部が形成された多層セラミック基板の外周辺と対向する多層セラミック基板の外周辺から形成されているので、多層セラミック基板の外周辺の対向する二辺間を渡る直線上に、第３溝部及び第４溝部が形成され、第３溝部及び第４溝部の長手方向に対して直交する方向に多層セラミック基板を変形しやすくすることができる。多層セラミック基板を変形しやすくすることで、多層セラミック基板に応力が生じた場合の破損を防ぎ、多層セラミック基板の内部に生じる応力を緩和して、多層セラミック基板の電気特性の変動を抑えることができる。
【００１５】
また、第５発明に係る多層セラミック基板は、第４発明において、前記第３溝部が前記表面電極層の前記表面電極が形成してある面に形成され、前記第４溝部が前記外部電極層の前記外部電極が形成してある面に形成されている。
【００１６】
第５発明では、第３溝部が表面電極層の表面電極が形成してある面に形成され、第４溝部が外部電極層の外部電極が形成してある面に形成されており、同じ面には形成されていない。多層セラミック基板の同じ面に第３溝部と第４溝部とが形成されていない場合であっても、多層セラミック基板に応力が生じた場合の破損を防ぎ、多層セラミック基板の内部に生じる応力を緩和して、多層セラミック基板の電気特性の変動を抑えることができる。
【００１７】
また、第６発明に係る多層セラミック基板は、第４又は第５発明において、一対の前記第３溝部及び前記第４溝部が、前記表面電極層の前記表面電極が形成してある面、又は前記外部電極層の前記外部電極が形成してある面に複数形成されている。
【００１８】
第６発明では、一対の第３溝部及び第４溝部が、表面電極層の表面電極が形成してある面、又は外部電極層の外部電極が形成してある面に複数形成されているので、多層セラミック基板の内部に生じる応力をより緩和して、多層セラミック基板の電気特性の変動を抑えることができる。
【００１９】
また、第７発明に係る多層セラミック基板は、第４乃至第６発明のいずれか一つにおいて、前記第３溝部及び前記第４溝部に樹脂が充填してある。
【００２０】
第７発明では、溝部に樹脂を充填していない場合に比べて、多層セラミック基板の内部に生じる応力を緩和することができ、多層セラミック基板の電気特性の変動を抑えることができる。
【００２１】
また、第８発明に係る多層セラミック基板は、第１乃至第７発明のいずれか一つにおいて、前記基材層は、フェライトセラミックからなる。
【００２２】
第８発明では、基材層にフェライトセラミックを用いる場合であっても、多層セラミック基板の内部に生じる応力を緩和することができ、多層セラミック基板の電気特性の変動を抑えることができる。
【発明の効果】
【００２３】
上記構成によれば、表面電極層の表面電極が形成してある面、又は外部電極層の外部電極が形成してある面に、少なくとも一つの溝部が形成され、溝部は、多層セラミック基板の外周辺の対向する二辺間を渡るように形成されているので、溝部の長手方向に対して直交する方向に多層セラミック基板を変形しやすくすることができる。多層セラミック基板を変形しやすくすることで、多層セラミック基板に応力が生じた場合の破損を防ぎ、多層セラミック基板の内部に生じる応力を緩和して、多層セラミック基板の電気特性の変動を抑えることができる。
【００２４】
また、上記別の構成によれば、表面電極層の表面電極が形成してある面、又は外部電極層の外部電極が形成してある面に、第３溝部と第４溝部とが形成され、第３溝部が、多層セラミック基板の外周辺から形成され、第４溝部が、第３溝部が形成された多層セラミック基板の外周辺と対向する多層セラミック基板の外周辺から形成されているので、多層セラミック基板の外周辺の対向する二辺間を渡る直線上に、第３溝部及び第４溝部が形成され、第３溝部及び第４溝部の長手方向に対して直交する方向に多層セラミック基板を変形しやすくすることができる。多層セラミック基板を変形しやすくすることで、多層セラミック基板に応力が生じた場合の破損を防ぎ、多層セラミック基板の内部に生じる応力を緩和して、多層セラミック基板の電気特性の変動を抑えることができる。
【図面の簡単な説明】
【００２５】
【図１】本発明の実施の形態１に係る多層セラミック基板の構成を示す概略図である。
【図２】本発明の実施の形態１に係る多層セラミック基板の下面に形成してある溝部の構成を示す平面図である。
【図３】本発明の実施の形態１に係る多層セラミック基板の下面に形成してある溝部の別の構成を示す平面図である。
【図４】本発明の実施の形態１に係る多層セラミック基板の下面に形成してある溝部の別の構成を示す平面図である。
【図５】本発明の実施の形態１に係る多層セラミック基板の下面に形成してある溝部の別の構成を示す平面図である。
【図６】本発明の実施の形態１に係る多層セラミック基板の下面に形成してある複数の溝部の構成を示す平面図である。
【図７】下面の中央部に溝部を形成した従来の多層セラミック基板の外部電極の配置を示す平面図である。
【図８】本発明の実施の形態２に係る多層セラミック基板の構成を示す概略図である。
【図９】本発明の実施の形態３に係る多層セラミック基板の下面に形成してある第１溝部及び第２溝部の構成を示す平面図である。
【図１０】本発明の実施の形態３に係る多層セラミック基板の上面に形成してある第１溝部及び下面に形成してある第２溝部の構成を示す平面図である。
【図１１】従来の多層セラミック基板の構成を示す概略図である。
【図１２】従来の多層セラミック基板の表面導体膜の配置を示す平面図である。
【発明を実施するための形態】
【００２６】
以下、本発明の実施の形態について、図面を参照しながら詳細に説明する。
【００２７】
（実施の形態１）
図１は、本発明の実施の形態１に係る多層セラミック基板の構成を示す概略図である。図１に示すように、多層セラミック基板１０は、セラミックからなる基材層１、基材層１の上面（一方の面）に積層され、複数の電子部品４０、５０を実装するための表面電極２０が形成してある表面電極層２、基材層１の下面（他方の面）に積層され、図示していない実装基板（他の基板）と接続するための外部電極３０が形成してある外部電極層３を備えている。さらに、多層セラミック基板１０は、外部電極層３の外部電極３０が形成してある面（多層セラミック基板１０の下面）に、溝部４が形成されている。
【００２８】
図２は、本発明の実施の形態１に係る多層セラミック基板１０の下面に形成してある溝部４の構成を示す平面図である。図２に示すように、溝部４は、多層セラミック基板１０の外周辺の対向する二辺間を渡るように形成されている。つまり、多層セラミック基板１０の下面には、多層セラミック基板１０の両端に渡る溝部４が形成されている。多層セラミック基板１０の下面に溝部４を形成してあることで、溝部４の長手方向に対して直交する方向に多層セラミック基板１０を変形しやすくすることができる。なお、多層セラミック基板１０の下面に形成した溝部４は、外部電極３０、内部導体膜等の配置により幅及び深さが制限される。
【００２９】
次に、多層セラミック基板１０の製造方法について説明する。まず、基材層１となるセラミックグリーンシートを形成する。基材層１を構成するフェライトセラミックの原料粉末として、酸化第二鉄（Ｆｅ2 Ｏ3 ）、酸化亜鉛（ＺｎＯ）、酸化ニッケル（ＮｉＯ）及び酸化銅（ＣｕＯ）を所定の比率で調合することで、例えば１ＭＨｚでの比透磁率が１５０となるフェライトセラミックを得ることができる。フェライトセラミックの原料粉末に、バインダ、可塑剤、湿潤剤、分散剤等を加えてスラリー化し、シート状に成形してセラミックグリーンシートを形成する。
【００３０】
次に、特定のセラミックグリーンシートに貫通孔を形成し、貫通孔に導電性ペーストを充填することで、未焼結の層間接続導体が形成され、特定のセラミックグリーンシート上に導電性ペーストを印刷することで、未焼結の内部導体膜及び表面導体膜が形成される。内部導体膜、表面導体膜及び層間接続導体を形成する導電性ペーストには、導電性金属として、銀又は銀／パラジウムが主成分として含まれていることが好ましい。
【００３１】
また、表面電極層２も、セラミックグリーンシートに貫通孔を形成し、貫通孔に導電性ペーストを充填することで、未焼結の層間接続導体が形成され、セラミックグリーンシート上に導電性ペーストを印刷することで、未焼結の表面電極が形成される。さらに、外部電極層３も、セラミックグリーンシートに貫通孔を形成し、貫通孔に導電性ペーストを充填することで、未焼結の層間接続導体が形成され、セラミックグリーンシート上に導電性ペーストを印刷することで、未焼結の外部電極が形成される。
【００３２】
次に、所定の枚数のセラミックグリーンシートを所定の順序で積層して基材層１を形成し、基材層１の上面（一方の面）に表面電極層２、基材層１の下面（他方の面）に外部電極層３をそれぞれ積層した後に、圧着することで未焼結状態の多層セラミック基板１０を形成する。なお、セラミックグリーンシートを積層して未焼結状態の多層セラミック基板１０を形成した後に、多層セラミック基板１０の下面に溝部４を形成しても、セラミックグリーンシートを積層する前に外部電極層３の下面（外部電極３０を形成してある面）に溝部４を形成しておいても良い。
【００３３】
未焼結状態の多層セラミック基板１０をオーブン等で焼成することで、焼結状態の多層セラミック基板１０を形成することができる。焼結状態の多層セラミック基板１０の表面電極２０及び外部電極３０にめっき処理を行う。具体的に、めっき処理としては、ニッケルめっき膜、金めっき膜の順に処理する。めっき処理後の表面電極２０には、ハンダ等により電子部品４０、５０が接合され、多層セラミック基板１０に電子部品４０、５０が実装される。
【００３４】
なお、集合基板を分断して複数の多層セラミック基板１０を形成する場合、焼成前の集合基板に分割溝を形成しておき、焼成後の集合基板を分割溝で分断することで複数の多層セラミック基板１０を形成しても良いし、焼成前の集合基板を分断して複数の未焼結状態の多層セラミック基板１０を形成しても良い。なお、基材層１を構成するフェライトセラミックは、Ｆｅ−Ｎｉ−Ｚｎ−Ｃｕ系、及びＦｅ−Ｚｎ−Ｃｕ系の組成に限定されるものではなく、例えば、Ｆｅ−Ｍｎ−Ｚｎ系等の組成であっても良い。また、基材層１を構成する材料は、セラミック系の材料であれば、フェライトセラミックに限定されるものではない。
【００３５】
多層セラミック基板１０の下面に形成してある溝部４は、図２に示すように矩形に限定されるものではなく、溝部４が、多層セラミック基板１０の外周辺の対向する二辺間を渡るように形成されていれば何れの形状であっても良い。図３乃至図５は、本発明の実施の形態１に係る多層セラミック基板１０の下面に形成してある溝部４の別の構成を示す平面図である。図３に示す溝部４ａは、多層セラミック基板１０の外周辺の対向する二辺近傍の形状が、外部電極３０の略２個分広くなったＨ字形状である。また、図４に示す溝部４ｂは、図２に示す溝部４の矩形の途中に外部電極３０の略２個分広くなった部分を２箇所設けてある形状である。さらに、図５に示す溝部４ｃは、図２に示す溝部４の矩形の途中に外部電極３０の略４個分広くなった部分を１箇所設けてある形状である。
【００３６】
また、多層セラミック基板１０の下面に形成する溝部４は、図２に示すように多層セラミック基板１０の下面に１つ形成してある場合に限定されるものではなく、複数形成してある場合であっても良い。図６は、本発明の実施の形態１に係る多層セラミック基板１０の下面に形成してある複数の溝部の構成を示す平面図である。図６に示すように、多層セラミック基板１０の下面には、溝部（第１溝部）４ｄと、該溝部４ｄと直交する溝部（第２溝部）４ｅとが形成されている。さらに、溝部４ｄ及び溝部４ｅは、多層セラミック基板１０の外周辺の対向する二辺間を渡るようにそれぞれ形成されている。そのため、図６に示す多層セラミック基板１０は、直交する二方向に多層セラミック基板１０を変形しやすくすることができる。
【００３７】
次に、多層セラミック基板１０の内部に応力が生じることで、多層セラミック基板１０の電気特性が変動することについて説明する。具体的に、コイル導体の幅が２００μｍ、コイル導体の巻数が８巻、コイル導体の全長が３０ｍｍ、コイル電極の厚みが１０μｍであるコイルを３×３ｍｍの多層セラミック基板１０の内部に形成し、コイルを形成した多層セラミック基板１０を実装基板（樹脂基板）に実装してＤＣ−ＤＣコンバータ回路を構成している。ＤＣ−ＤＣコンバータ回路を構成している実装基板に、５００ｇｆの加重を印加するか否かで、１ｍＡから１００ｍＡの範囲で出力電流を変化させた場合の最大電圧変換効率の差を測定する。
【００３８】
図２乃至図６に示すように、下面に溝部４、４ａ〜４ｅを形成してある多層セラミック基板１０を実装基板に実装して構成したＤＣ−ＤＣコンバータ回路について測定した最大電圧変換効率の差を、表１に示す。なお、表１では、最大電圧変換効率の差を割合（％）で表している。表１には、比較する対象として、従来の多層セラミック基板を実装基板に実装して構成したＤＣ−ＤＣコンバータ回路について測定した最大電圧変換効率の差も示してある。従来例１は、図１２に示すように、溝部を形成していない多層セラミック基板１００を実装基板に実装して構成したＤＣ−ＤＣコンバータ回路について測定した最大電圧変換効率の差を示している。また、従来例２は、下面の中央部に溝部を形成した多層セラミック基板を実装基板に実装して構成したＤＣ−ＤＣコンバータ回路について測定した最大電圧変換効率の差を示している。図７は、下面の中央部に溝部を形成した従来の多層セラミック基板の外部電極の配置を示す平面図である。図７に示すように、多層セラミック基板２００の下面には、外部電極２０１に囲まれるように、中央部に溝部２０２が形成されている。つまり、溝部２０２は、多層セラミック基板２００の外周辺と接することのない、キャビティ形状である。
【００３９】
【表１】
2012151243.tif 000003
【００４０】
表１に示すように、下面に溝部４、４ａ〜４ｅを形成してある多層セラミック基板１０は、従来例１及び従来例２に比べて、最大電圧変換効率の差が改善していることが分かる。具体的に、図２に示すように多層セラミック基板１０の下面に矩形状の溝部４を形成してある場合、従来例１のように多層セラミック基板の下面に溝部を形成していない場合に比べて、最大電圧変換効率の差が０．４％改善している。また、多層セラミック基板１０の下面に形成する溝部を、図３乃至図５に示す溝部４ａ〜４ｃのように面積を広げた場合、図６に示す溝部４ｄ、４ｅのように複数の溝部を形成する場合等には、最大電圧変換効率の差がさらに改善していることが分かる。
【００４１】
以上のように、本発明の実施の形態１に係る多層セラミック基板１０は、多層セラミック基板１０の下面に、少なくとも一つの溝部４が形成され、溝部４は、多層セラミック基板１０の外周辺の対向する二辺間を渡るように形成されているので、溝部４の長手方向に対して直交する方向に多層セラミック基板１０を変形しやすくすることができる。多層セラミック基板１０を変形しやすくすることで、多層セラミック基板１０に応力が生じた場合の破損を防ぎ、多層セラミック基板１０の内部に生じる応力を緩和して、多層セラミック基板１０の電気特性の変動を抑えることができる。
【００４２】
なお、多層セラミック基板１０の下面に、溝部４を形成する場合に限定されるものではなく、表面電極層２の表面電極２０が形成してある面（多層セラミック基板１０の上面）に、溝部４を形成しても良い。溝部４を多層セラミック基板１０の上面に形成する場合でも、溝部４を多層セラミック基板１０の下面に形成する場合と同様に、多層セラミック基板１０が変形しやすくなり、多層セラミック基板１０に応力が生じた場合の破損を防ぎ、多層セラミック基板１０の内部に生じる応力を緩和して、多層セラミック基板１０の電気特性の変動を抑えることができる。また、溝部４は同一方向に複数形成されていても良い。複数の溝部４が形成される場合、それぞれの溝部４の幅及び深さは同一であっても良いし、異なっていても良い。
【００４３】
（実施の形態２）
図８は、本発明の実施の形態２に係る多層セラミック基板の構成を示す概略図である。図８に示すように、多層セラミック基板１１は、溝部４に樹脂４１が充填してある以外は、図１に示す多層セラミック基板１０と同じ構成であるため、同じ構成要素には同じ符号を付して詳細な説明を省略する。
【００４４】
また、多層セラミック基板１１の製造方法も、ディスペンス、真空印刷等の方法を用いて溝部４に樹脂４１を充填する以外は、本発明の実施の形態１に係る多層セラミック基板１０の製造方法と同じ方法であるため、詳細な説明は省略する。なお、溝部４に充填する樹脂４１は、例えばエポキシ樹脂である。
【００４５】
次に、多層セラミック基板１１の内部に応力が生じることで、多層セラミック基板１１の電気特性が変動することについて説明する。具体的には本発明の実施の形態１に係る多層セラミック基板１０と同様に、コイル導体の幅が２００μｍ、コイル導体の巻数が８巻、コイル導体の全長が３０ｍｍ、コイル電極の厚みが１０μｍであるコイルを３×３ｍｍの多層セラミック基板１１の内部に形成し、コイルを形成した多層セラミック基板１１を実装基板（樹脂基板）に実装してＤＣ−ＤＣコンバータ回路を構成している。ＤＣ−ＤＣコンバータ回路を構成している実装基板に、５００ｇｆの加重を印加するか否かで、１ｍＡから１００ｍＡの範囲で出力電流を変化させた場合の最大電圧変換効率の差を測定する。
【００４６】
図２乃至図６に示した多層セラミック基板１０の下面に形成してある溝部４、４ａ〜４ｅに樹脂４１を充填した多層セラミック基板を本発明の実施の形態２に係る多層セラミック基板１１とし、該多層セラミック基板１１を実装基板に実装して構成したＤＣ−ＤＣコンバータ回路について測定した最大電圧変換効率の差を、表２に示す。なお、表２においても、最大電圧変換効率の差を割合（％）で表している。表２には、比較する対象として、従来の多層セラミック基板を実装基板に実装して構成したＤＣ−ＤＣコンバータ回路について測定した最大電圧変換効率の差も示してある。従来例１は、図１２に示すように、溝部を形成していない多層セラミック基板１００を実装基板に実装して構成したＤＣ−ＤＣコンバータ回路について測定した最大電圧変換効率の差を示している。また、従来例２は、図７に示すように、下面の中央部に溝部２０２を形成し、形成した溝部２０２に樹脂を充填した多層セラミック基板２００を実装基板に実装して構成したＤＣ−ＤＣコンバータ回路について測定した最大電圧変換効率の差を示している。
【００４７】
【表２】
2012151243.tif 000004
【００４８】
表２に示すように、多層セラミック基板１１の下面に形成してある溝部４、４ａ〜４ｅに樹脂４１を充填した場合は、溝部４、４ａ〜４ｅに樹脂４１を充填していない場合と比べて最大電圧変換効率の差が改善していることが分かる。具体的に、図２に示すように多層セラミック基板１１の下面に形成してある矩形状の溝部４に樹脂４１を充填した場合、溝部４に樹脂４１を充填していない場合と比べて最大電圧変換効率の差が０．１％改善している。
【００４９】
以上のように、本発明の実施の形態２に係る多層セラミック基板１１は、多層セラミック基板１１の下面に形成してある溝部４に樹脂４１を充填してあるので、溝部４に樹脂４１を充填していない場合に比べて、多層セラミック基板１１の内部に生じる応力を緩和することができ、多層セラミック基板１１の電気特性の変動を抑えることができる。なお、多層セラミック基板１１の下面に、溝部４を形成する場合に限定されるものではなく、多層セラミック基板１１の上面に、溝部４を形成しても良い。
【００５０】
（実施の形態３）
図９は、本発明の実施の形態３に係る多層セラミック基板の下面に形成してある第３溝部及び第４溝部の構成を示す平面図である。図９に示すように、多層セラミック基板１２は、外部電極層３の外部電極３０が形成してある面（多層セラミック基板１２の下面）に、第３溝部４ｆと第４溝部４ｇとが形成され、第３溝部４ｆが、多層セラミック基板１２の外周辺から形成され、第４溝部４ｇが、第３溝部４ｆが形成された多層セラミック基板１２の外周辺と対向する多層セラミック基板１２の外周辺から形成されている。つまり、第３溝部４ｆ及び第４溝部４ｇは、多層セラミック基板１２の下面に、多層セラミック基板１２の外周辺の対向する二辺間を渡る直線上に形成されている。多層セラミック基板１２の下面に第３溝部４ｆ及び第４溝部４ｇを形成することで、溝部４ｆ、４ｇの長手方向に対して直交する方向に多層セラミック基板１２を変形しやすくすることができる。なお、第３溝部４ｆ及び第４溝部４ｇの長さの合計が、多層セラミック基板１２の外周辺の対向する二辺間を渡る直線の長さの１／３以上であることが好ましい。
【００５１】
多層セラミック基板１２は、下面に第３溝部４ｆと第４溝部４ｇとが形成されている以外は、図２に示す多層セラミック基板１０と同じ構成であるため、同じ構成要素には同じ符号を付して詳細な説明を省略する。
【００５２】
また、多層セラミック基板１２の製造方法も、第３溝部４ｆと第４溝部４ｇとを形成する以外は、本発明の実施の形態１に係る多層セラミック基板１０の製造方法と同じ方法であるため、詳細な説明は省略する。
【００５３】
さらに、多層セラミック基板１２を実装基板に実装して構成したＤＣ−ＤＣコンバータ回路について測定した最大電圧変換効率の差は、図２に示すように多層セラミック基板１０の下面に矩形状の溝部４を形成した場合と溝部４ｆ、４ｇの形状が近いため、同じ程度の最大電圧変換効率の差となる。
【００５４】
以上のように、本発明の実施の形態２に係る多層セラミック基板１２は、多層セラミック基板１２の下面（同じ面）に、第３溝部４ｆと第４溝部４ｇとが形成され、第３溝部４ｆが、多層セラミック基板１２の外周辺から形成され、第４溝部４ｇが第３溝部４ｆが形成された多層セラミック基板１２の外周辺と対向する多層セラミック基板１２の外周辺から形成されているので、多層セラミック基板１２の下面に、多層セラミック基板１２の外周辺の対向する二辺間を渡る直線上に、第３溝部４ｆ及び第４溝部４ｇを形成して、第３溝部４ｆ及び第４溝部４ｇの長手方向に対して直交する方向に多層セラミック基板１２を変形しやすくすることができる。多層セラミック基板１２を変形しやすくすることで、多層セラミック基板１２に応力が生じた場合の破損を防ぎ、多層セラミック基板１２の内部に生じる応力を緩和して、多層セラミック基板１２の電気特性の変動を抑えることができる。
【００５５】
なお、多層セラミック基板１２の下面に、第３溝部４ｆ及び第４溝部４ｇを形成する場合に限定されるものではなく、多層セラミック基板１２の上面に、第３溝部４ｆ及び第４溝部４ｇを形成しても良い。また、一対の第３溝部４ｆ及び第４溝部４ｇが、多層セラミック基板１２の上面又は多層セラミック基板１２の下面に１つ形成してある場合に限定されるものではなく、多層セラミック基板１２の上面又は多層セラミック基板１２の下面に複数形成してある場合であっても良い。複数の溝部４が形成してある場合、それぞれの溝部４の幅及び深さは同一であっても良いし、異なっていても良い。
【００５６】
さらに、第３溝部４ｆ及び第４溝部４ｇは、多層セラミック基板１２の上面又は多層セラミック基板１２の下面のいずれか一面に形成されている場合に限定されるものではなく、第３溝部４ｆが多層セラミック基板１２の上面に形成され、第４溝部４ｇが多層セラミック基板１２の下面に形成されている場合であっても良い。図１０は、本発明の実施の形態３に係る多層セラミック基板１２の上面に形成してある第３溝部４ｆ及び下面に形成してある第４溝部４ｇの構成を示す平面図である。図１０に示す多層セラミック基板１２は、図１０（ａ）に示すように多層セラミック基板１２の上面に第３溝部４ｆが形成され、図１０（ｂ）に示すように多層セラミック基板１２の下面に第４溝部４ｇが形成されており、多層セラミック基板１２の同じ面に第３溝部４ｆと第４溝部４ｇとが形成されていない。同じ面（例えば、多層セラミック基板１２の下面）に第３溝部４ｆと第４溝部４ｇとが形成されていない場合であっても、同じ面に第３溝部４ｆと第４溝部４ｇとが形成されている場合と同様に、多層セラミック基板１２に応力が生じた場合の破損を防ぎ、多層セラミック基板１２の内部に生じる応力を緩和して、多層セラミック基板１２の電気特性の変動を抑えることができる。
【符号の説明】
【００５７】
１  基材層
２  表面電極層
３  外部電極層
４、４ａ〜４ｅ  溝部
４ｆ  第１溝部
４ｇ  第２溝部
１０、１１、１２  多層セラミック基板
２０  表面電極
３０  外部電極
４０、５０  電子部品
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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