(57)【要約】【課題】ラッシュ電流やセンス比ずれによる誤動作を防止した電流検出回路を提供する。【解決手段】パワーＭＯＳＦＥＴＱｐｈと、並列接続されたセンスＭＯＳＦＥＴＱｓとセンス抵抗Ｒｓの直列体と、ドライブ信号Ｓｇ１の立ち上がりと立ち下がりを遅延時間τ１だけ遅延させる遅延回路ＤＬ１と、ドライブ信号Ｓｇ１の立ち上がりと立ち下がりを遅延時間τ２だけ遅延させる遅延回路ＤＬ２と、ドライブ信号Ｓｇ１と遅延回路ＤＬ１を介した信号の論理アンドをとるアンド回路ＡＮＤと、ドライブ信号Ｓｇ１と遅延回路ＤＬ２を介した信号の論理オアをとるオア回路ＯＲと、センス抵抗Ｒｓの電流を検出する電流検出回路ＯＴＡとを備え、アンド回路ＡＮＤの出力によりセンスＭＯＳＦＥＴＱｓのゲートを駆動し、オア回路ＯＲの出力によりパワーＭＯＳＦＥＴＱｐｈのゲートを駆動する。【選択図】図３
2012073131.tif 000002
【特許請求の範囲】
【請求項１】
負荷に電力を供給するパワーＭＯＳＦＥＴと、
前記パワーＭＯＳＦＥＴに並列接続されたセンスＭＯＳＦＥＴとセンス抵抗の直列体と、
ドライブ信号の立ち上がりを第１遅延時間だけ遅延させて前記センスＭＯＳＦＥＴのゲートを駆動する第１のゲート駆動回路と、
前記ドライブ信号の立ち下がりを第２遅延時間だけ遅延させて前記パワーＭＯＳＦＥＴのゲートを駆動する第２のゲート駆動回路と、
を備えたことを特徴とする電流検出回路。
【請求項２】
負荷に電力を供給するパワーＭＯＳＦＥＴと、
前記パワーＭＯＳＦＥＴに並列接続されたセンスＭＯＳＦＥＴとセンス抵抗の直列体と、
ドライブ信号の立ち上がりと立ち下がりを第１遅延時間だけ遅延させる第１遅延回路と、
前記ドライブ信号の立ち上がりと立ち下がりを第２遅延時間だけ遅延させる第２遅延回路と、
前記ドライブ信号と前記第１遅延回路を介した信号の論理アンドをとるアンド回路と、
前記ドライブ信号と前記第２遅延回路を介した信号の論理オアをとるオア回路と、
前記センス抵抗の電流に基づきセンスＭＯＳＦＥＴの電流を検出する電流検出回路と、を備え、
前記アンド回路の出力により前記センスＭＯＳＦＥＴのゲートを駆動し、
前記オア回路の出力により前記パワーＭＯＳＦＥＴのゲートを駆動するよう構成されたことを特微とする電流検出回路。
【請求項３】
前記センスＭＯＳＦＥＴのゲート・ソース間電圧の立ち上がりは、前記パワーＭＯＳＦＥＴのゲート・ソース間電圧がハイレベルの定常値に達した時刻以降に閾値電圧を超えるように前記第１遅延時間で設定されることを特徴とする請求項１または請求項２のいずれか一項に記載の電流検出回路。
【請求項４】
前記パワーＭＯＳＦＥＴのゲート・ソース間電圧のハイレベルの定常値から立ち下がりを開始する時刻は、前記センスＭＯＳＦＥＴのゲート・ソース間電圧が闘値電圧を下回った時刻以降になるように前記第２遅延時間で設定されることを特徴とする請求項１から請求項３のいずれか一項に記載の電流検出回路。
【請求項５】
前記パワーＭＯＳＦＥＴは、降圧型ＤＣ−ＤＣコンバータ又は昇圧型ＤＣ−ＤＣコンバータのパワーＭＯＳＦＥＴであることを特微とする請求項１から請求項４のいずれか一項に記載の電流検出回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＭＯＳＦＥＴの電流検出回路に係り、特にＭＯＳＦＥＴのゲート信号の立ち上がり時にはラッシュ電流やセンス比ずれによる誤動作を防止し、ゲート信号の立ち下がり時には広いＯＮデューティ時の誤動作とセンスＭＯＳＦＥＴのＡＳＯ破壊を防止することができる電流検出回路に関する。
【背景技術】
【０００２】
従来、パワーＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）の電流検出手段として、例えば米国特許４５５３０８４号（以下、従来技術という）のように、パワーＭＯＳＦＥＴに流れる電流をセンスＭＯＳＦＥＴとセンス抵抗を使って検出する電流検出回路がある。従来技術では、セルと呼ばれる小容量ＭＯＳＦＥＴを複数個並列接続してパワーＭＯＳＦＥＴとし、これに同一半導体チップに設けられた単一のセルからなるセンスＭＯＳＦＥＴを並列接続している。これら多数のセルは同一製造工程により製造され同一特性を有しているので、各セルに同一ゲート・ソース間電圧が印加されると、パワーＭＯＳＦＥＴとセンスＭＯＳＦＥＴのそれぞれの電流が、それらのセルの数の比に応じて流れる。例えば、パワーＭＯＳＦＥＴとセンスＭＯＳＦＥＴのセル数の比を３０００：１とすると、電流は３０００：１の比でそれぞれのＭＯＳＦＥＴに分割されて流れる。センスＭＯＳＦＥＴに流れる電流はパワーＭＯＳＦＥＴに比例して流れるので、これをセンス抵抗を使って検出すれば、この検出信号は、負荷電流を制限するリミッタ用検出信号などとして利用することができる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】米国特許４５５３０８４号
【発明の概要】
【発明が解決しようとする課題】
【０００４】
従来技術の電流検出回路は、例えば、降圧型ＤＣ−ＤＣコンバータのパワーＭＯＳＦＥＴ電流の検出に適用した場合を考えると、ハイサイドＭＯＳＦＥＴがオンした瞬間にフリーホイールダイオードのリカバリ特性によって流れるラッシュ電流も検出してしまうため、過電流保護回路等の保護回路や制御回路が反応し誤動作する虞がある。
【０００５】
また、ゲート・ソース間電圧Ｖｇｓが増加／減少している途中では、センス比（センス比＝センスＭＯＳＦＥＴ電流÷パワーＭＯＳＦＥＴ電流）が定常値より大きくなっている。このため、センスＭＯＳＦＥＴに大きな電流が流れ、過電流保護回路等の誤動作を引き起こす。この問題を回避するには、過大なセンス電流が流れている期間を無視できるようなマスク時間を設けるか、センス抵抗以降の電流検出回路に大きなフィルタを挿入するなどの対策が必要になる。
【０００６】
ここで、定常時のセンス比と、ゲート・ソース間電圧Ｖｇｓが増加／減少している途中のセンス比がどのようになるか、図１と図２を参照して説明する。
【０００７】
図１は、従来技術の電流検出回路４を降圧型ＤＣ−ＤＣコンバータのパワーＭＯＳＦＥＴの電流検出に適用した場合の具体的回路の一例を示した回路構成図である。図２は、図１の各部の信号波形、及び動作波形を示している。
【０００８】
図１において、符号Ｑｐｈで示したものは、ハイサイドスイッチング素子としてのパワーＭＯＳＦＥＴであり、符号Ｑｓで示したものは、パワーＭＯＳＦＥＴＱｐｈの電流検出用センスＭＯＳＦＥＴである。パワーＭＯＳＦＥＴＱｐｈとセンスＭＯＳＦＥＴＱｓのソース端子は互いに接続され、パワーＭＯＳＦＥＴＱｐｈのドレイン端子は直流電源Ｖｉｎに接続されている。センスＭＯＳＦＥＴＱｓのドレイン端子はセンス抵抗Ｒｓを介して直流電源Ｖｉｎに接続されている。パワーＭＯＳＦＥＴＱｐｈとセンスＭＯＳＦＥＴＱｓのソース端子が接続された接続点はリアクトルＬを介して出力端子Ｏに接続されている。また、パワーＭＯＳＦＥＴＱｐｈとセンスＭＯＳＦＥＴＱｓのソース端子が接続された接続点と接地端子間にはフリーホイールダイオードＤｆが接続され、出力端子Ｏと接地端子間には平滑コンデンサＣと負荷ＲＬが接続されている。リアクトルＬと平滑コンデンサＣは降圧型ＤＣ−ＤＣコンバータの出力部において直流平滑回路を構成している。センス抵抗Ｒｓの両端は、電流検出回路ＯＴＡ（Operational Transconductance Amplifier：トランスコンダクタンスアンプ（電圧を電流に変換するアンプ））の反転端子（−）と非反転端子（＋）に接続されている。電流検出回路ＯＴＡは、センス抵抗Ｒｓの電圧降下を検出して電流信号として出力する。また、ドライブ信号Ｓｇ１がバッファ回路Ｂｆを介してパワーＭＯＳＦＥＴＱｐｈ、センスＭＯＳＦＥＴＱｓのゲートに入力され、パワーＭＯＳＦＥＴＱｐｈ、センスＭＯＳＦＥＴＱｓはオン・オフ制御される。
【０００９】
ここで、センス比を〔センス比＝センスＭＯＳＦＥＴ電流Ｉｓ÷パワーＭＯＳＦＥＴ電流Ｉｐ〕と定義し、このセンス比をパワーＭＯＳＦＥＴＱｐｈ、センスＭＯＳＦＥＴＱｓ、センス抵抗Ｒｓの各抵抗値を使って表現した式により、従来技術の問題点を検討する。
【００１０】
パワーＭＯＳＦＥＴＱｐｈのオン抵抗をＲｑｐ、センスＭＯＳＦＥＴＱｓのオン抵抗をＲｑｓ、パワーＭＯＳＦＥＴＱｐｈとセンスＭＯＳＦＥＴＱｓのソース端子が接続された接続点の電圧をＶｓｗとすると、
Ｉｐ＝（Ｖｉｎ−Ｖｓｗ）／Ｒｑｐ
Ｉｓ＝（Ｖｉｎ−Ｖｓｗ）／（Ｒｑｓ＋Ｒｓ）
∴センス比Ｉｓ／Ｉｐ＝Ｒｑｐ／（Ｒｑｓ＋Ｒｓ）
となる。
【００１１】
ゲート・ソース間電圧Ｖｇｓが十分高い電圧のとき（ゲート信号が入力されてから安定状態になった定常時）に、Ｒｑｓ＝１０Ω、Ｒｑｐ＝１Ω、Ｒｓ＝１０Ωだとすると、センス比は、
センス比Ｉｓ／Ｉｐ＝Ｒｑｐ／（Ｒｑｓ＋Ｒｓ）
＝１／（１０＋１０）
＝１／２０
となる。他方、ゲート・ソース間電圧Ｖｇｓが増加／減少中ではＭＯＳＦＥＴのオン抵抗が高く（例えばＲｑｓとＲｑｐの比は変わらないため、Ｒｑｓ＝１００Ω、Ｒｑｐ＝１０Ωとする）、また、センス抵抗Ｒｓの値は固定であるため、センス比は、
センス比Ｉｓ／Ｉｐ＝Ｒｑｐ／（Ｒｑｓ＋Ｒｓ）
＝１０／（１００＋１０）
＝１／１１
となり、定常時の１／２０よりも大きくなる。
【００１２】
このように、ゲート信号が入力されてから安定状態になった定常時に対し、ゲート・ソース間電圧Ｖｇｓの立ち上がり／立下りの途中ではセンス比は大きくなることが分かる。
【００１３】
センス比が変化することにより、図１の回路におけるセンス比、センスＭＯＳＦＥＴＱｓの電流波形が図２のようになる。図２の波形は、上から、ドライブ信号Ｓｇ１、パワーＭＯＳＦＥＴのゲート・ソース間電圧Ｖｇｓ_ｐ、センスＭＯＳＦＥＴＱｓのゲート・ソース間電圧Ｖｇｓ_ｓ、パワーＭＯＳＦＥＴＱｐｈとセンスＭＯＳＦＥＴＱｓのソース端子が接続された接続点の電圧Ｖｓｗ、センス比Ｉｓ／Ｉｐ、センスＭＯＳＦＥＴＱｓの電流Ｉｓを示している。
【００１４】
ドライブ信号Ｓｇ１が時刻ｔ１で入力されハイレベルになると、パワーＭＯＳＦＥＴのゲート・ソース間電圧Ｖｇｓ＿ｐ、センスＭＯＳＦＥＴＱｓのゲート・ソース間電圧Ｖｇｓ＿ｓが立ち上がって行き、時刻ｔ２において閾値Ｖｔｈに達するとパワーＭＯＳＦＥＴＱｐｈ、センスＭＯＳＦＥＴＱｓがオンし始める。センスＭＯＳＦＥＴＱｓがオンすると、パワーＭＯＳＦＥＴＱｐｈとセンスＭＯＳＦＥＴＱｓのソース端子が接続された接続点の電圧Ｖｓｗが立ち上がり始める。この電圧Ｖｓｗの立ち上がりにより、フリーホイールダイオードＤｆには、リカバリ特性によって、パワーＭＯＳＦＥＴＱｐｈがＯＮした直後にラッシュ電流が流れる。
【００１５】
センスＭＯＳＦＥＴＱｓがオンするとセンス抵抗により電流が検出されるようになるが、上記のようにゲート・ソース間電圧Ｖｇｓが時刻ｔ３で一定の値に安定するまでの増加中（期間ｔ２〜ｔ３）はセンス比Ｉｓ／Ｉｐが大きくなる（図２のＡで示した部分）。また、ドライブ信号Ｓｇ１が時刻ｔ４で入力されなくなりローレベルになると、パワーＭＯＳＦＥＴのゲート・ソース間電圧Ｖｇｓ_ｐ、センスＭＯＳＦＥＴＱｓのゲート・ソース間電圧Ｖｇｓ＿ｓが立ち下がって行き、時刻ｔ５において閾値Ｖｔｈに達するとパワーＭＯＳＦＥＴＱｐｈ、センスＭＯＳＦＥＴＱｓがオフする。このときリアクトルＬの誘導起電力によりフリーホイールダイオードＤｆに循環電流が流れる。パワーＭＯＳＦＥＴＱｐｈとセンスＭＯＳＦＥＴＱｓのソース端子が接続された接続点の電圧Ｖｓｗは、フリーホイールダイオードＤｆの順方向電圧分の負電位となるが、後述する説明が煩雑になるため、略０Ｖとして以下説明する。期間ｔ４〜ｔ５のゲート・ソース間電圧Ｖｇｓが減少中においても、センス比Ｉｓ／Ｉｐは大きくなる（図２のＢで示した部分）。センス比Ｉｓ／Ｉｐは、上記のように、期間ｔ２〜ｔ３、期間ｔ４〜ｔ５において大きくなり、Ａ、Ｂで示した「角」となって現れる。
【００１６】
従来技術によるセンスＭＯＳＦＥＴＱｓの電流Ｉｓは、期間ｔ２〜ｔ３、期間ｔ４〜ｔ５において、図２のＡ’、Ｂ’で示した「角」が現れる。Ａ’部分は、センス比が大きくなったことの他にラッシュ電流が流れることによることが原因で、Ｂ’部分より大きな値となっている。なお、期間ｔ３〜ｔ４は、リアクトルＬに電圧Ｖｓｗが印加されて電流が次第に増加するときの、傾斜した電流波形となる。
【００１７】
このように、従来技術による電流検出回路は、ゲート・ソース間電圧Ｖｇｓが増加／減少中において電流検出信号に大きな誤差を含んでいることが分かる。
【００１８】
本発明の目的は、上記問題点に鑑み、従来技術の問題を解決し、ラッシュ電流やセンス比ずれによる誤動作を防止した電流検出回路を提供することにある。
【課題を解決するための手段】
【００１９】
本発明の電流検出回路は、負荷に電力を供給するパワーＭＯＳＦＥＴと、前記パワーＭＯＳＦＥＴに並列接続されたセンスＭＯＳＦＥＴとセンス抵抗の直列体と、ドライブ信号の立ち上がりを第１遅延時間だけ遅延させて前記センスＭＯＳＦＥＴのゲートを駆動する第１のゲート駆動回路と、前記ドライブ信号の立ち下がりを第２遅延時間だけ遅延させて前記パワーＭＯＳＦＥＴのゲートを駆動する第２のゲート駆動回路と、備えたことを特徴とする。
また、本発明の電流検出回路は、負荷に電力を供給するパワーＭＯＳＦＥＴと、前記パワーＭＯＳＦＥＴに並列接続されたセンスＭＯＳＦＥＴとセンス抵抗の直列体と、ドライブ信号の立ち上がりと立ち下がりを第１遅延時間だけ遅延させる第１遅延回路と、前記ドライブ信号の立ち上がりと立ち下がりを第２遅延時間だけ遅延させる第２遅延回路と、前記ドライブ信号と前記第１遅延回路を介した信号の論理アンドをとるアンド回路と、前記ドライブ信号と前記第２遅延回路を介した信号の論理オアをとるオア回路と、前記センス抵抗の電流に基づきセンスＭＯＳＦＥＴの電流を検出する電流検出回路と、を備え、前記アンド回路の出力により前記センスＭＯＳＦＥＴのゲートを駆動し、前記オア回路の出力により前記パワーＭＯＳＦＥＴのゲートを駆動するよう構成されたことを特微とする。
また、本発明の電流検出回路は、前記センスＭＯＳＦＥＴのゲート・ソース間電圧の立ち上がりは、前記パワーＭＯＳＦＥＴのゲート・ソース間電圧がハイレベルの定常値に達した時刻以降に閾値電圧を超えるように前記第１遅延時間で設定されるようにしても良い。
また、本発明の電流検出回路は、前記パワーＭＯＳＦＥＴのゲート・ソース間電圧のハイレベルの定常値から立ち下がりを開始する時刻は、前記センスＭＯＳＦＥＴのゲート・ソース間電圧が闘値電圧を下回った時刻以降になるように前記第２遅延時間で設定されるようにしても良い。
また、本発明の電流検出回路の前記パワーＭＯＳＦＥＴは、降圧型ＤＣ−ＤＣコンバータ又は昇圧型ＤＣ−ＤＣコンバータのパワーＭＯＳＦＥＴであっても良い。
【発明の効果】
【００２０】
本発明によれば、ラッシュ電流やセンス比ずれによる誤動作を防止し、また、遅延時間の設定精度を向上した電流検出回路を提供することができる。
【図面の簡単な説明】
【００２１】
【図１】従来技術の電流検出回路の回路構成を示す回路構成図である。
【図２】図１の各部の信号波形、及び動作波形を示す波形図である。
【図３】本発明による実施形態１の電流検出回路の回路構成を示す回路構成図である。
【図４】図３に示す遅延回路ＤＬ１、ＤＬ２の具体的な構成を示す回路構成図である。
【図５】図３の各部の信号波形、及び動作波形を示す波形図である。
【図６】本発明による実施形態２の電流検出回路の回路構成を示す回路構成図である。
【図７】本発明による実施形態３の電流検出回路の回路構成を示す回路構成図である。
【発明を実施するための形態】
【００２２】
次に、本発明の実施形態を、図面を参照して具体的に説明する。
【００２３】
（実施形態１）
図３に、ＭＯＳＦＥＴに流れる電流を検出する本発明による電流検出回路の実施形態１を示す。
図３は、本発明による電流検出回路を降圧型ＤＣ−ＤＣコンバータのパワーＭＯＳＦＥＴの電流検出回路に適用した場合の具体的実施形態を示したものである。この電流検出回路を電流検出回路１とする。図４は、図３における遅延回路ＤＬ１、ＤＬ２の具体的な実施例を示した図である。また、図５は、図３の各部の信号波形、及び動作波形を示している。
【００２４】
図３において、符号Ｑｐｈで示したものは、ハイサイドスイッチング素子としてのパワーＭＯＳＦＥＴであり、符号Ｑｓで示したものは、パワーＭＯＳＦＥＴＱｐｈの電流検出用センスＭＯＳＦＥＴである。パワーＭＯＳＦＥＴＱｐｈとセンスＭＯＳＦＥＴＱｓのソース端子は互いに接続され、パワーＭＯＳＦＥＴＱｐｈのドレイン端子は直流電源Ｖｉｎに接続されている。センスＭＯＳＦＥＴＱｓのドレイン端子はセンス抵抗Ｒｓを介して直流電源Ｖｉｎに接続されている。パワーＭＯＳＦＥＴＱｐｈとセンスＭＯＳＦＥＴＱｓのソース端子が接続された接続点はリアクトルＬを介して出力端子Ｏに接続されている。また、パワーＭＯＳＦＥＴＱｐｈとセンスＭＯＳＦＥＴＱｓのソース端子が接続された接続点と接地端子間にはフリーホイールダイオードＤｆが接続され、出力端子Ｏと接地端子間には平滑コンデンサＣと負荷ＲＬが接続されている。リアクトルＬと平滑コンデンサＣは降圧型ＤＣ−ＤＣコンバータの出力部において直流平滑回路を構成している。センス抵抗Ｒｓの両端は、電流検出回路ＯＴＡの反転端子（一）と非反転端子（＋）に接続されている。電流検出回路ＯＴＡは、センス抵抗Ｒｓの電圧降下を検出し電流信号に変換して出力する。なお、電流検出回路ＯＴＡに代えて電圧を増幅する通常のオペアンプとすることもできる。
【００２５】
また、センスＭＯＳＦＥＴＱｓとパワーＭＯＳＦＥＴＱｐｈのゲート端子には、個別に異なるドライブ信号Ｓｇ１が入力される。すなわち、ドライブ信号入力端子がアンド回路ＡＮＤとオア回路ＯＲの一方の入力端子にそれぞれ接続され、このドライブ信号入力端子は、更に遅延回路ＤＬ１を介してアンド回路ＡＮＤの他方の入力端子に接続されるとともに遅延回路ＤＬ２を介してオア回路ＯＲの他方の入力端子に接続されている。また、アンド回路ＡＮＤの出力端子はバッファ回路Ｂｆ１を介してセンスＭＯＳＦＥＴＱｓのゲート端子に接続され、オア回路ＯＲの出力端子はバッファ回路Ｂｆ２を介してパワーＭＯＳＦＥＴＱｐｈのゲート端子に接続されている。
【００２６】
ここで、遅延回路ＤＬ１と遅延回路ＤＬ２はそれぞれ異なる遅延時間τ１、τ２を有しており、アンド回路ＡＮＤは一方の入力端子に入力されたドライブ信号Ｓｇ１と、ドライブ信号Ｓｇ１を遅延時間τ１だけ遅延させた信号の論理アンドをとった信号を出力するようになっている。また、オア回路ＯＲは一方の入力端子に入力されたドライブ信号Ｓｇ１と、ドライブ信号Ｓｇ１を遅延時間τ２だけ遅延させた信号の論理オアをとった信号を出力するようになっている。この遅延時間τ１、τ２は後述するように、センスＭＯＳＦＥＴＱｓとパワーＭＯＳＦＥＴＱｐｈのオン時の立ち上がり特性、オフ時の立ち下がり特性により決めることができる。
【００２７】
図４は図３における遅延回路ＤＬＩ、ＤＬ２の具体的な実施例を示した図である。
インバータ回路ＩＮＶ１（ＮＯＴ回路）は信号のローレベル、ハイレベルを反転する論理回路である。ＩＮＶ２はヒステリシス特性を有するインバータ回路ＩＮＶ１（ＮＯＴ回路）である。抵抗Ｒｄ、コンデンサＣｄは遅延回路を構成している。遅延時間は抵抗ＲｄとコンデンサＣｄの積（ＣＲ時定数）とＩＮＶ２のヒステリシス特性幅により決定することができる。
【００２８】
このように構成された電流検出回路１は、ドライブ信号Ｓｇ１が遅延回路ＤＬ１、アンド回路ＡＮＤ、バッファ回路Ｂｆ１を介してセンスＭＯＳＦＥＴＱｓのゲートに入力され、遅延回路ＤＬ２、オア回路ＯＲ、バッフア回路Ｂｆ２を介してパワーＭＯＳＦＥＴＱｐｈのゲートに入力され、センスＭＯＳＦＥＴＱｓ、パワーＭＯＳＦＥＴＱｐｈはオン・オフ制御される。そして、センス抵抗Ｒｓに流れる電流が、パワーＭＯＳＦＥＴＱｐｈの電流に比例する電流として、電流検出回路ＯＴＡによって検出される。
【００２９】
図５は、図３の各部の信号波形、及び動作波形を示したもので、上から、図示しないドライブ信号生成回路から入力されるドライブ信号Ｓｇ１、遅延回路ＤＬ１の出力信号、アンド回路ＡＮＤの出力信号（バッファ回路Ｂｆ１の出力信号）、遅延回路ＤＬ２の出力信号、オア回路ＯＲの出力信号（バッファ回路Ｂｆ２の出力信号）、センスＭＯＳＦＥＴＱｓとパワーＭＯＳＦＥＴＱｐｈのゲート・ソース間電圧波形（実線：パワーＭＯＳＦＥＴＱｐｈのゲート・ソース間電圧波形Ｖｇｓ＿ｐ、点線：センスＭＯＳＦＥＴＱｓのゲート・ソース間電圧波形Ｖｇｓ＿ｓ）、パワーＭＯＳＦＥＴＱｐｈとセンスＭＯＳＦＥＴＱｓのソース端子が接続された接続点の電圧Ｖｓｗ、センス比（センスＭＯＳＦＥＴ電流Ｉｓ／パワーＭＯＳＦＥＴＱｐｈ電流Ｉｐ）、センスＭＯＳＦＥＴ電流Ｉｓを示している。
【００３０】
ドライブ信号Ｓｇ１が、ハイレベルのオン信号、ローレベルのオフ信号のパルス信号として入力される。このドライブ信号Ｓｇ１に対し遅延回路ＤＬ１の出力信号は、信号の立ち上がり、立下りが共に遅延時間τ１だけ遅延した信号となる。アンド回路ＡＮＤの出力信号（バッファ回路Ｂｆｌの出力信号）は、ドライブ信号Ｓｇ１と遅延回路ＤＬ１の出力信号の論理アンドが取られた信号となる。すなわち、信号の立ち上がりは遅延回路ＤＬ１の出力信号の立ち上がりと同じで、信号の立下りはドライブ信号Ｓｇ１の立ち下りと同じになる。また、ドライブ信号Ｓｇ１に対し遅延回路ＤＬ２の出力信号は、信号の立ち上がり、立下りが共に遅延時間τ２だけ遅延した信号となる。オア回路ＯＲの出力信号（バッフア回路Ｂｆ２の出力信号）は、ドライブ信号Ｓｇ１と遅延回路ＤＬ２の出力信号の論理オアが取られた信号となる。すなわち、信号の立ち上がりはドライブ信号Ｓｇ１の立ち上がりと同じで、信号の立下りは遅延回路ＤＬ２の出力信号の立下りと同じになる。
【００３１】
バッファ回路Ｂｆ２の出力信号がパワーＭＯＳＦＥＴＱｐｈのゲートに入力されると、パワーＭＯＳＦＥＴＱｐｈのゲート・ソース間電圧波形Ｖｇｓ＿ｐ（実線）は、時刻ｔ１１から時刻ｔ１４で立ち上がり、時刻ｔ１７から時刻ｔ２０で立ち下がる信号となる。これに対し、センスＭＯＳＦＥＴＱｓのゲート・ソース間電圧波形Ｖｇｓ＿Ｓ（点線）は、時刻ｔ１３から時刻ｔ１５で立ち上がり、時刻ｔ１６から時刻ｔｌ８で立ち下がる信号となる。なお、ゲート・ソース間電圧波形Ｖｇｓ＿Ｓ（点線）の立ち上がり時刻ｔ１３は、ゲート・ソース間電圧波形Ｖｇｓ＿ｐ（実線）の立ち上がり時刻ｔ１１から遅延時間τ１だけ遅延した時刻となり、ゲート・ソース間電圧波形Ｖｇｓ＿Ｓ（点線）の立ち下がり時刻ｔ１６は、ゲート・ソース間電圧波形Ｖｇｓ＿ｐ（実線）の立ち下がり時刻ｔ１７よりも遅延時間τ２だけ前の時刻となる。
【００３２】
パワーＭＯＳＦＥＴＱｐｈとセンスＭＯＳＦＥＴＱｓのソース端子が接続された接続点の電圧Ｖｓｗは、パワーＭＯＳＦＥＴＱｐｈのゲート・ソース間電圧が閥値電圧Ｖｔｈ＿ｐを超えた時刻ｔ１２から時刻ｔ１４で立ち上がり、パワーＭＯＳＦＥＴＱｐｈのゲート信号がオフを開始する時刻ｔ１７から閾値電圧Ｖｔｈ＿ｐになる時刻ｔ１９で立ち下がる。
【００３３】
センスＭＯＳＦＥＴＱｓ電流Ｉｓは、センスＭＯＳＦＥＴＱｓのゲート・ソース間電圧が閾値電圧Ｖｔｈ＿ｓを超えた時刻ｔ１４から時刻ｔ１５で立ち上がり、センスＭＯＳＦＥＴＱｓのゲート信号がオフを開始する時刻ｔ１６から闘値電圧Ｖｔｈ＿ｐになる時刻ｔ１７で立ち下がる。
【００３４】
ここで、センス比は、センスＭＯＳＦＥＴＱｓ電流Ｉｓ／パワーＭＯＳＦＥＴＱｐｈ電流Ｉｐなので、分子の数値であるセンスＭＯＳＦＥＴＱｓ電流Ｉｓが或る値を持つ間、すなわち、センスＭＯＳＦＥＴＱｓに電流が流れている期間ｔ１４〜ｔ１７において或る値を持つことになる。分母であるパワーＭＯＳＦＥＴＱｐｈ電流Ｉｐは、パワーＭＯＳＦＥＴＱｐｈとセンスＭＯＳＦＥＴＱｓのソース端子が接続された接続点の電圧Ｖｓｗが、時刻ｔ１４において、既に定常の値に達しているので、パワーＭＯＳＦＥＴＱｐｈのオン抵抗Ｒｑｐは定常の値に達している。また、パワーＭＯＳＦＥＴＱｐｈがオフ動作に入る時刻ｔ１７より前にセンスＭＯＳＦＥＴＱｓは時刻ｔ１６〜ｔ１７で立ち下がり、時刻ｔ１７でセンスＭＯＳＦＥＴＱｓのゲート・ソース間電圧Ｖｇｓ＿ｓは十分低くなっている（望ましくはオフしている）。したがって、センスＭＯＳＦＥＴＱｓに電流が流れている期間ｔ１４〜ｔ１７においてパワーＭＯＳＦＥＴＱｐｈは定常時のオン抵抗Ｒｑｐを保っている。センスＭＯＳＦＥＴＱｓが定常時の期間ｔ１５〜ｔ１６は、センスＭＯＳＦＥＴＱｓのオン抵抗Ｒｑｓも定常値となっているので、センス比は図５に示されるように、一定の値に保たれている。なお、パワーＭＯＳＦＥＴＱｐｈに対しセンスＭＯＳＦＥＴＱｓが遅れてオフすると、リアクトルＬの誘導起電力による電流により、センスＭＯＳＦＥＴＱｓに強制的に大きな電流が流れ、ＡＳＯ（Area of safe Operation：安全動作領域）破壊することがあるが、本実施形態の電流検出回路では、パワーＭＯＳＦＥＴＱｐｈに対しセンスＭＯＳＦＥＴＱｓが先にオフするので、ＡＳＯ破壊する問題は無い。
【００３５】
センスＭＯＳＦＥＴＱｓの電流が立ち上がるｔ１４〜ｔ１５の期間、立ち下がるｔ１６〜ｔ１７の期間は、パワーＭＯＳＦＥＴＱｐｈのオン抵抗Ｒｑｐが十分定常値の低い値に達しており、また、センスＭＯＳＦＥＴＱｓのオン抵抗Ｒｑｓはゲート・ソース間電圧Ｖｇｓ＿ｓの上昇に伴い低下中であるため、センス比は０から定常値までオーバーシュートすることなく、言い換えると従来後術のように「角」が現れることなく、変化している。
また、従来技術の電流検出回路は、センスＭＯＳＦＥＴＱｓの電流が立ち上がる期間でラッシュ電流を検出する問題があった。しかし、本実施形態の電流検出回路１では、ラッシュ電流が期間ｔ１２〜ｔ１４に流れ、パワーＭＯＳＦＥＴＱｐｈが定常状態に達した後は定常状態に落ち着き、その後にセンスＭＯＳＦＥＴＱｓによる電流検出が行われるようになるので、ラッシュ電流を検出する問題が解消される。
ここで、センスＭＯＳＦＥＴＱｓのゲート・ソース間電圧の立ち上がり時、閾値電圧Ｖｔｈ＿ｓを超える時刻ｔ１４は、パワーＭＯＳＦＥＴＱｐｈのゲート・ソース間電圧Ｖｇｓ＿ｐがハイレベルの定常状態に達する時刻に等しいか、多少遅れた時刻になることが好ましい。また、センスＭＯＳＦＥＴＱｓのゲート・ソース間電圧の立ち下がり時、閾値電圧Ｖｔｈ＿ｓを下回る時刻ｔ１７は、パワーＭＯＳＦＥＴＱｐｈのゲート・ソース間電圧Ｖｇｓ＿ｐがハイレベルの定常状態から立下りを開始する時刻に等しいか、多少早めの時刻になることが好ましい。
【００３６】
（実施形態２）
本実施形態２の電流検出回路２を図６に示した。本発明を降圧型ＤＣ−ＤＣコンバータのパワーＭＯＳＦＥＴの電流検出に適用する場合、実施形態１の電流検出回路１はハイサイドスイッチング素子ＱｐｈとしてのパワーＭＯＳＦＥＴに適用したのに対し、本実施形態２の電流検出回路２はローサイドスイッチング素子としてのパワーＭＯＳＦＥＴＱｐｌに適用したものである。本実施形態２の電流検出回路２における接続関係は、実施形態１の電流検出回路１と同じであり、動作も同じとなるので、詳しい説明は省略する。本実施形態２の電流検出回路２も、本実施形態１の電流検出回路１と同様の効果がある。
【００３７】
（実施形態３）
本実施形態３の電流検出回路３を図７に示した。本実施形態３では、実施形態２の電流検出回路２に対しセンス抵抗ＲｓとセンスＭＯＳＦＥＴＱｓの接続順序を逆にし、電流検出回路ＯＴＡをオペアンプＯＰに代えたものである。オペアンプＯＰの非反転入力端子はセンス抵抗の一端（接地とは反対側の端子）に接続され、反転入力端子には基準電圧Ｖｒｅｆが接続されている。オペアンプＯＰは実質比較器（コンパレータ）として動作し、基準電圧Ｖｒｅｆは過電流を検出する基準電圧となる。本実施形態３の電流検出回路３も、実施形態２の電流検出回路２と同様に動作するので、詳しい説明は省略する。本実施形態３の電流検出回路３も、本実施形態１の電流検出回路１と同様の効果がある。
【００３８】
以上、具体的な実施例により本発明を説明したが、これは例示であって、本発明の趣旨を逸脱しない範囲で変更して実施できることは言うまでもない。上記実施形態では、本発明を降圧型ＤＣ−ＤＣコンバータのパワーＭＯＳＦＥＴの電流検出回路に適用した例を説明したが、昇圧型ＤＣ−ＤＣコンバータのパワーＭＯＳＦＥＴの電流検出回路に適用してもよく、直流／交流変換のインバータ回路に適用するなど、上記実施例には限定されない。
【符号の説明】
【００３９】
１〜４  電流検出回路
Ｑｐｈ  パワーＭＯＳＦＥＴ（ハイサイドスイッチング素子）
Ｑｐｌ  パワーＭＯＳＦＥＴ（ローサイドスイッチング素子）
Ｑｓ  センスＭＯＳＦＥＴ
Ｒｓ  センス抵抗
ＲＬ  負荷
Ｄｆ  フリーホイールダイオード
Ｃ  平滑コンデンサ
Ｌ  リアクトル
Ｖｉｎ  直流電源
Ｖｓｗ  パワーＭＯＳＦＥＴＱｐｈとセンスＭＯＳＦＥＴＱｓのソース端子が接続された接続点の電圧
Ｏ  出力端子
ＯＴＡ  電流検出回路
Ｂｆ１、Ｂｆ２  バッファ回路
ＤＬ１、ＤＬ２  遅延回路
ＡＮＤ  アンド回路
ＯＲ  オア回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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