(57)【要約】【課題】負荷率測定用ソフトウェアが実行されない状態でのＣＰＵ負荷率計測を行う。【解決手段】マイクロコンピュータは、ＣＰＵ（１）と、上記ＣＰＵの負荷状況を計測する負荷計測回路（５０）とを含む。上記負荷計測回路は、プログラム全体の実行状態を計測可能なサイクルカウンタ（７）と、測定対象プログラムが実行されるアドレス範囲を指定するための比較範囲指定レジスタ（３）と、実行アドレスと上記比較範囲指定レジスタの出力値を逐次比較する比較判定回路（４）と、上記比較判定回路での比較結果に基づいて、実行アドレスと上記比較範囲指定レジスタの出力値との一致期間を計測するための条件一致カウンタ（６）とを含む。上記サイクルカウンタの出力値及び上記条件一致カウンタの出力値に基づいてＣＰＵ負荷状況を把握する。【選択図】図２
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【特許請求の範囲】
【請求項１】
ＣＰＵと、
上記ＣＰＵの負荷状況を計測する負荷計測回路と、を含み、
上記負荷計測回路は、プログラム全体の実行状態を計測可能なサイクルカウンタと、
測定対象プログラムが実行されるアドレス範囲を指定するための比較範囲指定レジスタと、
実行アドレスと上記比較範囲指定レジスタの出力値を逐次比較する比較判定回路と、
上記比較判定回路での比較結果に基づいて、実行アドレスと上記比較範囲指定レジスタの出力値との一致期間を計測するための条件一致カウンタと、を含み、
上記サイクルカウンタの出力値及び上記条件一致カウンタの出力値に基づいてＣＰＵ負荷状況を把握可能な情報処理装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、情報処理装置、さらにはそれに含まれるＣＰＵ（Central Processing Unit；中央処理装置）の占有状況（負荷状況）を把握するための技術に関する。
【背景技術】
【０００２】
情報処理装置の一例としてマイクロコンピュータを挙げることができる。マイクロコンピュータは、ＣＰＵ（Central Processing Unit）、ＲＯＭ（Read Only Memory）、ＲＡＭ（Random Access Memory）、その他の周辺回路を含み、公知の半導体集積回路製造技術により単結晶シリコンなどの一つの半導体基板に形成される。ＣＰＵ、ＲＯＭ、ＲＡＭ、その他の周辺回路は、アドレス信号を伝達するためのアドレスバスや、各種データを伝達するためのデータバスを介して互いに結合される。このようなマイクロコンピュータにおいて、ＣＰＵの占有状況（負荷状況）を把握することはマイクロコンピュータでの処理の効率向上を図る上で重要とされる。ＣＰＵの占有状況（負荷状況）を把握するには、ＯＳ（Operating System）の機能や負荷率測定用ソフトウェアを追加して情報を取得する必要があった。
【０００３】
尚、プログラムのＣＰＵ占有率を測定する技術について記載された文献として、特許文献１を挙げることができる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平０４−２６４６３５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ＣＰＵの占有状況（負荷状況）を把握するのに負荷率測定用ソフトウェアが組み込まれる。負荷率測定用ソフトウェアは、ＣＰＵ負荷率計測対象とされるマイクロコンピュータで実行されるので、負荷率測定用ソフトウェアが実行されない状態でのＣＰＵ負荷率計測を行うことができない。
【０００６】
本発明の目的は、負荷率測定用ソフトウェアが実行されない状態でのＣＰＵ負荷率計測を行うための技術を提供することにある。
【０００７】
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００８】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【０００９】
すなわち、情報処理装置は、ＣＰＵと、上記ＣＰＵの負荷状況を計測する負荷計測回路とを含む。上記負荷計測回路は、プログラム全体の実行状態を計測可能なサイクルカウンタと、測定対象プログラムが実行されるアドレス範囲を指定するための比較範囲指定レジスタと、実行アドレスと上記比較範囲指定レジスタの出力値を逐次比較する比較判定回路と、上記比較判定回路での比較結果に基づいて、実行アドレスと上記比較範囲指定レジスタの出力値との一致期間を計測するための条件一致カウンタとを含む。上記サイクルカウンタの出力値及び上記条件一致カウンタの出力値に基づいてＣＰＵ負荷状況を把握する。
【発明の効果】
【００１０】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。
【００１１】
すなわち、負荷率測定用ソフトウェアが実行されない状態でのＣＰＵ負荷率計測を行うことができる。
【図面の簡単な説明】
【００１２】
【図１】本発明にかかる情報処理装置の一例とされるマイクロコンピュータの構成例ブロック図である。
【図２】図１に示されるマイクロコンピュータに含まれる負荷計測回路の構成例ブロック図である。
【図３】図１に示されるマイクロコンピュータにおけるメモリマップの説明図である。
【図４】図１に示されるマイクロコンピュータに含まれる負荷計測回路の別の構成例ブロック図である。
【図５】図１に示されるマイクロコンピュータに含まれる負荷計測回路の別の構成例ブロック図である。
【図６】図１に示されるマイクロコンピュータに含まれる負荷計測回路の別の構成例ブロック図である。
【図７】図１に示されるマイクロコンピュータに含まれる負荷計測回路の別の構成例ブロック図である。
【図８】図１に示されるマイクロコンピュータに含まれる負荷計測回路の別の構成例ブロック図である。
【図９】図８に示される構成を採用した場合のメモリマップの説明図である。
【図１０】図１に示されるマイクロコンピュータに含まれる負荷計測回路の別の構成例ブロック図である。
【図１１】本発明にかかる情報処理装置の一例とされるマイクロコンピュータの別の構成例ブロック図である。
【図１２】図１１に示されるマイクロコンピュータに含まれる負荷計測回路の構成例ブロック図である。
【図１３】本発明にかかる情報処理装置の一例とされるマイクロコンピュータの別の構成例ブロック図である。
【図１４】本発明にかかる情報処理装置の一例とされるマイクロコンピュータの別の構成例ブロック図である。
【発明を実施するための形態】
【００１３】
１．実施の形態の概要
先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面中の参照符号はそれが付された構成要素の概念に含まれるものを例示するに過ぎない。
【００１４】
〔１〕本発明の代表的な実施の形態に係るマイクロコンピュータ（１００）は、ＣＰＵ（１）と、上記ＣＰＵの負荷状況を計測する負荷計測回路（５０）とを含む。上記負荷計測回路は、プログラム全体の実行状態を計測可能なサイクルカウンタ（７）と、測定対象プログラムが実行されるアドレス範囲を指定するための比較範囲指定レジスタ（３）と、実行アドレスと上記比較範囲指定レジスタの出力値を逐次比較する比較判定回路（４）と、上記比較判定回路での比較結果に基づいて、実行アドレスと上記比較範囲指定レジスタの出力値との一致期間を計測するための条件一致カウンタ（６）とを含む。上記サイクルカウンタの出力値及び上記条件一致カウンタの出力値に基づいてＣＰＵ負荷状況を把握する。
【００１５】
上記の構成によれば、上記負荷計測回路は、サイクルカウンタと、比較範囲指定レジスタと、比較判定回路と、条件一致カウンタとを含んで構成され、上記サイクルカウンタの出力値及び上記条件一致カウンタの出力値に基づいてＣＰＵ負荷状況を把握するようにしているため、負荷率測定用ソフトウェアが実行されない状態でのＣＰＵ負荷率計測を行うことができる。
【００１６】
〔２〕上記〔１〕において、サイクルカウンタの出力値と、条件一致カウンタの出力値の割合を算出する比率算出回路（８）や、比率算出回路から出力される比率結果を格納する比率結果レジスタ（９）を設けることができる。
【００１７】
〔３〕上記〔１〕，〔２〕において、比率結果レジスタの情報と比較する値を設定するための比率比較レジスタ、及び比率比較レジスタの出力値と、比率結果レジスタの出力値との比較結果により成立フラグを立てるための比率比較回路（１１）を設けることができる。
【００１８】
〔４〕上記〔１〕，〔２〕，〔３〕において、サイクルカウンタ、条件一致カウンタ、比率結果レジスタの出力値の平均値を算出する平均化回路（１２）を設けることができる。
【００１９】
〔５〕上記〔１〕，〔２〕，〔３〕において、条件一致カウンタピークレジスタ（１５）を設けることができる。
【００２０】
〔６〕上記〔１〕，〔２〕，〔３〕，〔４〕，〔５〕において、サイクルカウンタ、比較範囲指定レジスタ、比較判定回路、条件一致カウンタ、比率算出回路、比率結果レジスタ、比率比較レジスタ、比率比較回路を複数設けることができる。
【００２１】
〔７〕比較範囲指定レジスタ、比較判定回路、アクセスデータラッチ、データ比較レジスタ、データ比較判定回路を含んでマイクロコンピュータを構成することができる。
【００２２】
〔８〕上記〔１〕，〔２〕，〔３〕，〔４〕，〔５〕，〔６〕において、マイクロコンピュータの命令キャッシュ領域に対しても、当初のプログラムアドレスに対応した指定条件一致把握を可能とすることができる。
【００２３】
〔９〕上記〔１〕，〔２〕，〔３〕において、比較結果レジスタ又は条件一致カウンタピークの値によって外部信号出力可能に構成することができる。
【００２４】
〔１０〕上記〔１〕，〔２〕，〔３〕において、比較結果レジスタ又は条件一致カウンタピークの値によって低消費電力制御を行うように構成することができる。
【００２５】
２．実施の形態の詳細
実施の形態について更に詳述する。
【００２６】
《実施の形態１》
図１には、本発明に係る情報処理装置の一例とされるマイクロコンピュータが示される。
【００２７】
図１に示されるマイクロコンピュータ１００は、特に制限されないが、ＣＰＵ（Central Processing Unit）１、ＲＯＭ（Read Only Memory）２０、ＲＡＭ（Random Access Memory）３０、その他の周辺回路４０、及び負荷計測回路５０を含み、公知の半導体集積回路製造技術により単結晶シリコンなどの一つの半導体基板に形成される。ＣＰＵ１、ＲＯＭ２０、ＲＡＭ３０、その他の周辺回路４０、及び負荷計測回路５０は、アドレス信号を伝達するためのアドレスバスＡＢＵＳや、各種データを伝達するためのデータバスＤＢＵＳを介して互いに結合される。ＣＰＵ１はプログラム実行により所定の演算処理を行う。ＲＯＭ２０には、ＣＰＵ１で実行されるプログラムが格納されている。ＲＡＭ３０は、ＣＰＵ１での演算処理の作業領域などに利用される。その他の周辺回路４０には、タイマや通信用インタフェースなどの各種周辺回路が含まれる。負荷計測回路５０は、ＣＰＵ１の負荷状況を算出する。
【００２８】
図２には、負荷計測回路５０の構成例が示される。
【００２９】
図２に示される負荷計測回路５０は、比較範囲指定レジスタ３、比較判定回路４、条件一致カウンタ６、サイクルカウンタ７を含んで成る。
【００３０】
ＣＰＵ１は、計測対象とする条件（特に制限されないが本例ではアドレス範囲）をイニシャライズ処理等において比較範囲指定レジスタ３に設定する。比較判定回路４には、上記比較範囲指定レジスタに設定された条件（Ａ）と、負荷計測対象であるＣＰＵ１から出力されたアドレス信号（Ｂ）がアドレスバスＡＢＵＳを介して伝達される。そして比較判定回路４では、サンプルクロック生成回路２２から出力されるサンプルクロックＣＫ２のサンプリングタイミングに従い常に実行アドレス比較が行われる。尚、サンプルクロックＣＫ２は、一般的にマイクロコンピュータ１００内で利用されているクロック信号を適宜に分周して形成することができる。またサンプルクロックＣＫ２に代えて、アドレス信号の有効性を示すアドレスストローブ信号等を用いても良い。
【００３１】
比較判定回路４からは、比較結果条件に合致している間、条件一致信号ＭＡＴＣＨがアサートされる。条件一致カウンタ６は、条件一致信号ＭＡＴＣＨのアサート期間にクロック信号ＣＫ２をカウントすることで、条件一致信号ＭＡＴＣＨのアサート期間を計測する。サイクルカウンタ７は、条件一致信号ＭＡＴＣＨの状態に拘わらず、常にサンプルクロックＣＫ２をカウントすることで、プログラム全体の実行状態を計測することができる。条件一致カウンタ６及びサイクルカウンタ７はデータバスＤＢＵＳに結合されており、ＣＰＵ１は、このデータバスＤＢＵＳを介して、条件一致カウンタ６の出力値及びサイクルカウンタ７の出力値を参照することができる。
【００３２】
ＣＰＵ１は、負荷状況を参照したいタイミングにおいて、条件一致カウンタ６の出力値及びサイクルカウンタ７の出力値を参照することにより、プログラム実行の全体に対する条件一致の割合を演算にて把握することが可能となる。プログラム実行の全体に対する条件一致の割合は、ＣＰＵ１において、例えば特定タスクのプライオリティを上げ下げ調整する等の様々な負荷調整処理、制御に活用することができる。
【００３３】
図３には、図１に示されるマイクロコンピュータ１００のメモリマップが示される。
【００３４】
ＣＰＵ１の有効アドレスをH000000〜HFFFFFFとする。図３のメモリマップにおける斜線領域を計測対象範囲とした場合、H020000〜H03FFFFの範囲をＣＰＵ１によって比較範囲設定レジスタ３に設定しておくことにより、プログラム実行中のアドレスがH020000〜H03FFFFの範囲を示している間は条件一致カウンタ６のカウント値が更新される。このようにして計測対象範囲（比較範囲）内での負荷計測を行うことができる。
【００３５】
尚、上記の例では、２種類のカウンタ（６，７）から一致カウントと全体カウントを把握する簡便な例であるが、除算回路を設けることで、占有率として把握可能としても良い。サイクルカウンタ７はカウンタによる構成以外に時計機能などのタイムスタンプにて全体実行カウントを取得する方法でも代用可能である。
【００３６】
《実施の形態２》
図４には、上記負荷計測回路５０の別の構成例が示される。図４に示される負荷計測回路５０が、図２に示されるのと大きく相違するのは、比率算出回路８及び比率結果レジスタ９が設けられている点である。比率算出回路８は、条件一致カウンタ６の出力値の占める割合（プログラム実行の全体に対する条件一致の割合）を算出する。比率算出回路８での算出結果は比率結果レジスタ９に書き込まれる。
【００３７】
比率算出回路８では、特に制限されないが、条件一致カウンタ６の数値がサイクルカウンタ７の数値で除算して商が求められる。比率算出回路８での比率算出結果が得られる毎に、当該比率算出結果によって比率結果レジスタ９の保持内容が更新される。このようにすることで、ＣＰＵ１によって比率結果レジスタ９の読み出しが行われる時点で最新の負荷率をＣＰＵ１に提供することができる。
【００３８】
上記の構成において、保存数値はレジスタのｂｉｔ幅を１００％とした換算数値で保存の他、直接商の有効桁を決めて保存しても良く、その書込み形式については特に制限するものでは無い。また、比率算出回路８から結果出力タイミング信号（フラグ信号ＦＡ）を出力し、比率結果レジスタ９の出力をフラグ信号ＦＡに同期してＣＰＵ１に伝達するようにしても良い。また、サイクルカウンタ７のオーバーフローや時間周期を使用することで一定周期ごとの負荷率の取得を行うようにしても良い。
【００３９】
《実施の形態３》
図５には、負荷計測回路５０の別の構成例が示される。図５に示される負荷計測回路５０が、図４に示されるのと大きく相違するのは、比率比較レジスタ１０及び比率比較回路１１を設けた点である。
【００４０】
比率比較レジスタ１０には、閾値となる負荷率がＣＰＵ１によって設定される。比率比較回路１１は、比較結果レジスタ９の出力値と、比率比較レジスタ１０の出力値とを比較し、比較結果レジスタ９の出力値が比率比較レジスタ１０の出力値以上になった場合に、条件一致信号（フラグ信号ＦＣ）をアサートする。フラグ信号ＦＣは、ポート出力、割り込み、その他機能と連動させることができる。例えば本構成により指定した負荷条件を超えた場合のアラームとして、リカバリー処理の発動等アプリケーションの機能強化を図ることが可能となる。また、グラフィック処理の表示破綻や、通信破綻等の回避策などの応用が考えられる。
【００４１】
《実施の形態４》
図６には、負荷計測回路５０の別の構成例が示される。図６に示される負荷計測回路５０が、図５に示されるのと大きく相違するのは、平均化回路１２及び平均化結果レジスタ１３を設けた点である。平均化回路１２は、比率結果レジスタ９の出力値を累積して平均化する。平均化された値は平均化結果レジスタ１３に書き込まれる。平均化結果レジスタ１３はデータバスＤＢＵＳに結合されており、平均化結果レジスタ１３の保持情報は、データバスＤＢＵＳを介してＣＰＵ１によって読み出すことができる。また平均化回路１２における平均化のタイミングを、例えばサイクルカウンタ７のオーバーフローや比率算出回路８で生成されるフラグ信号ＦＡに同期させることができる。
【００４２】
本構成により長時間の統計結果や一定周期の負荷率の平均を求めることによりシステムの動作解析などに応用可能となる。
【００４３】
《実施の形態５》
図７には、負荷計測回路５０の別の構成例が示される。図７に示される負荷計測回路５０が、図６に示されるのと大きく相違するのは、条件一致カウンタピーク回路１４及び条件一致カウンタピークレジスタ１５を設けた点である。条件一致カウンタピーク回路１４は、比率結果レジスタ９の出力値の判定を行い、比率結果レジスタ９の出力値のピークが条件一致カウンタピークレジスタ１５に保持される。条件一致カウンタピークレジスタ１５はデータバスＤＢＵＳに結合されており、条件一致カウンタピークレジスタ１５の保持情報は、データバスＤＢＵＳを介してＣＰＵ１によって読み出すことができる。また、条件一致カウンタピーク回路１４は、比率結果レジスタ９の出力値のピーク（負荷率のピーク）を判定した場合に、フラグ信号ＦＢをアサートする。
【００４４】
本構成により突発的な状態保存把握が可能となり、エージング試験や、信頼度評価等に応用できる。また、フラグ信号ＦＢをトリガとしてポート出力、割り込み発生に使用することにより、システムのオーバーフロー検出に使用でき、それによってシステムの安全性を高めることが可能となる。
【００４５】
《実施の形態６》
図８には、負荷計測回路５０の別の構成例が示される。図８に示される負荷計測回路５０が、図６に示されるのと大きく相違するのは、複数の負荷計測部５０−１，５０−２，５０−３を含む点である。各負荷計測部５０−１，５０−２，５０−３は、それぞれ図７に示される負荷計測回路５０と同一構成とされる。
【００４６】
このように複数の負荷計測部５０−１，５０−２，５０−３を有することにより、複数箇所の負荷計測を容易に行うことができる。例えば図９に示されるように、H020000〜H03FFFFの範囲の負荷計測を負荷計測部５０−１で行い、H050000〜H05FFFFの範囲の負荷計測を負荷計測部５０−２で行うことができる。本構成により複数条件でのより複雑なＣＰＵ負荷率測定を行うことが可能となる。
【００４７】
《実施の形態７》
図１０には、負荷計測回路５０の別の構成例が示される。図１０に示される負荷計測回路５０が、図５に示されるのと大きく相違するのは、比較範囲指定レジスタ３’、比較判定回路４’をそれぞれ新たに追加し、比較判定回路４’では、比較判定回路４内にあったアドレスサンプリングをデータサンプリングに変更した点である。
【００４８】
本例により比較判定回路４’からはアクセスデータの値に対して、あらかじめ比較範囲指定レジスタ３’で指定した条件一致を検出の上、データ条件一致信号ＭＡＴＣＨ＿１を出力する。このデータ条件一致信号ＭＡＴＣＨ＿１をマイクロコンピュータの内部イベントまたは内部割込み信号として活用することで、例えば任意のワーク領域に対して予め指定した条件を満たすデータの値への更新、またはアクセスがあった際に、検出イベントとして処理を行うことができる。
【００４９】
比較範囲指定レジスタ３’は上限、下限の範囲で条件一致判断をしているが、一方だけの構成で一致のみの指定であっても良く、本設定方式や条件認識が制限されるものでは無い。また、サイクルカウンタ７はここではサイクルカウンタ７’として、そのカウント条件を、比較判定回路４から出力されるアドレス条件一致信号ＭＡＴＣＨ＿２に応じてサンプルクロックＣＫ２を計数するよう変更している。
【００５０】
本構成により、制御機器の設定または測定パラメータの変化を監視して、特定領域の値を示した際に別の処理例えば安全処置等発行が可能となる。また、組合せによる複雑な条件指定を可能とすることで、ユーザ任意の割込み貸し出し機能として活用範囲が広げられる。さらにカウント条件をアドレス条件一致信号とすることにより、指定した特定アドレスへの総アクセス数に対する、データ条件一致したアクセスのカウント集計、比率判定が可能となる。ソフト負荷を極力排除した分析機能として活用できる。
【００５１】
《実施の形態８》
図１１には、上記マイクロコンピュータ１００の別の構成例が示される。図１１に示されるマイクロコンピュータ１００が、図１に示されるのと大きく相違するのは、キャッシュ（又はＭＭＵ）６０が設けられている点である。そして、キャッシュ（又はＭＭＵ（Memory Management Unit））６０と負荷計測回路５０との間で情報参照の連携が行われる。
【００５２】
図１２には、図１１に示されるマイクロコンピュータ１００における負荷計測回路５０の構成例が示される。図１２に示される負荷計測回路５０が、図８に示されるのと大きく相違するのは、アドレス判定回路１６が設けられている点である。アドレス判定回路１６は、アドレスバスＡＢＵＳと比較判定回路１４の間に介在され、ＣＰＵ１の動作アドレスを実アドレスに変換する機能を有する。
【００５３】
マイクロコンピュータ１００においてキャッシュを使用した場合には、プログラムがキャッシュに展開された時のアドレスと実アドレスによって比較判定回路４で判定する対照が変わってくるケースが考えられる。また、ＭＭＵを使用した場合、実アドレスと仮想アドレスによって比較判定回路４で判定する対照が変わってくるケースが考えられる。アドレス判定回路１６は、キャッシュやＭＭＵの情報を参照することによりＣＰＵ１の動作アドレスを実アドレスに変換し判定対象を統一してから比較判定回路４に供給している。アドレス判定回路１６では、ＣＰＵの動作アドレスが実アドレスに変換される。このようにアドレス判定回路１６によって、ＣＰＵ１の動作アドレスを実アドレスに変換し判定対象を統一してから比較判定が行われるので、ＣＰＵ負荷率を正しく測定することができる。
【００５４】
《実施の形態９》
図１３には、上記マイクロコンピュータ１００の別の構成例が示される。図１３に示されるマイクロコンピュータ１００が、図１に示されるのと大きく相違するのは、ポート出力シリアル部８０が設けられている点である。ポート出力シリアル部８０では、各種情報をマイクロコンピュータ１００の外部へシリアル形式で出力することができる。負荷計測回路５０は、特に制限されないが、図１２に示される構成を採用することができる。この場合において、比率算出回路８から出力されるフラグ信号ＦＡ、条件一致カウンタピーク回路１４から出力されるフラグ信号ＦＢ、及び比率比較回路１１から出力されるフラグ信号ＦＣを、上記ポート出力シリアル部８０を介して外部出力することができる。例えば複数のマイクロコンピュータによって処理の分散化が行われている場合等に、マイクロコンピュータ１００とは別のマイクロコンピュータでは、上記ポート出力シリアル部８０を介して外部出力されたフラグ信号をトリガとして利用することができる。
【００５５】
《実施の形態１０》
図１４には、上記マイクロコンピュータ１００の別の構成例が示される。図１３に示されるマイクロコンピュータ１００が、図１に示されるのと大きく相違するのは、低消費電力制御部９０が設けられている点である。低消費電力制御部９０は、このマイクロコンピュータ１における様々な低消費電力制御機能を有する。低消費電力制御部９０と負荷計測回路５０とは互いに連動する。負荷計測回路５０は、特に制限されないが、図１２に示される構成を採用することができる。この場合において、比率算出回路８から出力されるフラグ信号ＦＡ、条件一致カウンタピーク回路１４から出力されるフラグ信号ＦＢ、及び比率比較回路１１から出力されるフラグ信号ＦＣは、低消費電力制御部９０に伝達される。低消費電力制御部９０は、伝達されたフラグ信号をトリガとしてマイクロコンピュータ１００を低消費電力モードに遷移するなど、様々な低消費電力制御を行うことができる。本構成は、ＣＰＵ負荷率に応じてマイクロコンピュータ１００を低消費電力モードに移行することが可能になるので、システムの省電力化につながる。
【００５６】
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【符号の説明】
【００５７】
１  ＣＰＵ
３  比較範囲指定レジスタ
４  比較判定回路
６  条件一致カウンタ
７  サイクルカウンタ
８  比率算出回路
９  比率結果レジスタ
１０  比率比較レジスタ
１１  比率比較回路
１２  平均化回路
１３  平均化結果レジスタ
１４  条件一致カウンタピーク回路
１５  条件一致カウンタピークレジスタ
２０  ＲＯＭ
３０  ＲＡＭ
４０  その他の周辺回路
５０  負荷計測回路
６０  キャッシュ（又はＭＭＵ）
８０  ポート出力シリアル部
９０  低消費電力制御部
１００  マイクロコンピュータ
【図１】
2012073840.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2012073840.tif 000009
【図８】
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【図９】
2012073840.tif 000011
【図１０】
2012073840.tif 000012
【図１１】
2012073840.tif 000013
【図１２】
2012073840.tif 000014
【図１３】
2012073840.tif 000015
【図１４】
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