(57)【要約】      （修正有）【課題】不要な寄生素子の影響を排除できる低容量の過渡電圧保護素子を提供する。【解決手段】半導体基板上に第１のエピタキシャル層２１０を形成し、第１のエピタキシャル層の表面近傍に埋め込み層２２０を形成し、埋め込み層上に第２のエピタキシャル層２１１を形成し、第２のエピタキシャル層内に第１のディープ拡散層２５０を形成し、第１のディープ拡散層内にツェナーダイオードを形成し、ツェナーダイオードから離れた位置に第１のＰＮダイオードを形成し、ツェナーダイオードは第１の分離層２４０により分離されており、第１のＰＮダイオードは第２の分離層２４１で分離されており、ツェナーダイオードと第１のＰＮダイオードが埋め込み層を経由して逆方向に直列接続されることにより、不要な寄生素子の影響を排除でき、かつ低容量の過渡電圧保護素子を実現する。【選択図】図２
2012182381.tif 000002
【特許請求の範囲】
【請求項１】
第１の導電型を有し、基板表面を有する半導体基板と、
第１の導電型を有し、前記半導体基板上に形成され、第１のエピタキシャル層表面を有する第１のエピタキシャル層と、
第２の導電型を有し、前記第１のエピタキシャル層の表面近傍に選択的に形成され、前記半導体基板表面から離れた埋め込み層表面を有する埋め込み層と、
第２の導電型を有し、第２のエピタキシャル層表面を有し、前記第１のエピタキシャル層と、前記埋め込み層の上に形成された第２のエピタキシャル層と、
第２の導電型を有し、前記第１のエピタキシャル層表面から離れた第１の不純物拡散領域表面を有し、前記埋め込み層の第１の領域の上方に位置し、前記第１のディープ拡散領域表面を通して前記第２のエピタキシャル層内に選択的に形成され、前記第１のディープ拡散領域表面から前記埋め込み層の前記第１の領域の表面、もしくは前記第１のエピタキシャル層表面にまで達する第１のディープ拡散領域と、
第１の導電型を有し、前記第１のディープ拡散領域表面を通して前記第１のディープ拡散領域内に選択的に形成され、前記第１のディープ拡散領域表面から離れた位置において、前記第１のディープ拡散領域と第１のＰＮ接合ダイオードを形成する第１の拡散領域と、
第１の導電型を有し、前記第１のディープ拡散領域から離れた位置に第２の拡散領域表面を有し、前記埋め込み層の第２の領域の上方に位置し、前記第２の拡散領域表面を通して前記第２のエピタキシャル層内に選択的に形成され、前記第２の拡散領域表面から離れた位置において、前記第２のエピタキシャル層との間で第２のＰＮ接合ダイオードを形成する第２の拡散領域と、
第１の導電型を有し、前記埋め込み層の上方に位置し、前記第２のエピタキシャル層の表面より、前記埋め込み層の表面、もしくは前記第１のエピタキシャル層の表面にまで達し、前記第１の拡散領域を取り囲むように配置された第１の分離領域と、
第１の導電型を有し、前記埋め込み層の上方に位置し、前記第２のエピタキシャル層の表面より、前記埋め込み層の表面、もしくは前記第１のエピタキシャル層の表面にまで達し、前記第２の拡散領域を取り囲むように配置された第２の分離領域とからなり、
前記第１の拡散領域を第１の電極に接続し、前記第２の拡散領域を第２の電極に接続した半導体装置。
【請求項２】
請求項１に記載の半導体装置であって、
第２の導電型を有し、前記第１のディープ拡散領域、及び前記第２の拡散領域から離れた位置に第３の拡散領域表面を有し、前記第２のエピタキシャル層内の、前記埋め込み層が形成されておらず、前記第１のエピタキシャル層と前記第２のエピタキシャル層間で第３のＰＮ接合ダイオードを形成する領域の上方に選択的に形成された第３の拡散領域を有し、前記第２、及び第３の拡散領域を前記第２の電極に接続した半導体装置。
【請求項３】
請求項１または２に記載の半導体装置であって、
前記第１及び第２のエピタキシャル層は前記半導体基板よりも低いピークドーピング濃度を有し、前記第１のディープ拡散領域は前記第２のエピタキシャル層よりも高いピークドーピング濃度を有する半導体装置。
【請求項４】
請求項１または２に記載の半導体装置であって、
第１の導電型を有し、前記第２のエピタキシャル層の表面より、前記第１のエピタキシャル層の表面、もしくは前記基板表面にまで達する第２のディープ拡散領域を有し、前記第２のディープ拡散領域と前記第１の拡散領域が導電体により接続された半導体装置。
【請求項５】
請求項１または２に記載の半導体装置であって、
第２の導電型を有し、前記第１のエピタキシャル層表面から離れた第４のディープ拡散領域表面を有し、前記埋め込み層の第３の領域の上方に位置し、前記第４のディープ拡散領域表面を通して前記第２のエピタキシャル層内に選択的に形成され、前記第４のディープ拡散領域表面から前記埋め込み層の表面にまで達する第４のディープ拡散領域を有する半導体装置。
【請求項６】
請求項１または２に記載の半導体装置であって、
第１の導電型を有し、前記第２のエピタキシャル層表面より、前記基板表面にまで達する第３の分離領域を有し、前記第３の分離領域が前記半導体装置を個片に分割する際に、チップ側面に露出するように構成された半導体装置。
【請求項７】
請求項１または２に記載の半導体装置であって、
前記第２及び第３の拡散領域のいずれかもしくは両方が、複数の独立した拡散領域からなり、前記複数の拡散領域が円柱状もしくは多角柱状の導電体により、前記第２の電極に接続されたことを特徴とする半導体装置。
【請求項８】
請求項１または２に記載の半導体装置であって、
前記第１のディープ拡散領域は、
第２の導電型を有し、前記第１のエピタキシャル層表面から離れた第３のディープ拡散領域表面を有し、前記埋め込み層の第１の領域の上方に位置し、前記第３のディープ拡散領域表面を通して前記第２のエピタキシャル層内に選択的に形成され、前記第３のディープ拡散領域表面から前記埋め込み層の前記第１の領域の表面、もしくは前記第１のエピタキシャル層表面にまで達する第３のディープ拡散領域と、
第２の導電型を有し、前記第３のディープ拡散領域表面を通して前記第３のディープ拡散領域内に選択的に形成され、前記第３のディープ拡散領域表面から離れた位置において前記第１の拡散領域と第４のＰＮ接合ダイオードを形成する第４の拡散領域とを具備し、
前記第１の拡散領域は、前記第３のディープ拡散領域表面を通して前記第３のディープ拡散領域内に選択的に形成された前記第４の拡散領域内に選択的に形成された、半導体装置。
【請求項９】
請求項８に記載の半導体装置であって、
前記第３のディープ拡散領域は前記第２のエピタキシャル層よりも高いピークドーピング濃度を有し、前記第４の拡散領域は前記第３のディープ拡散領域よりも高いピークドーピング濃度を有する半導体装置。
【請求項１０】
請求項２に記載の半導体装置であって、
前記第１の分離領域は、前記第２のエピタキシャル層表面より前記埋め込み層にまで達し、前記第１の拡散領域を取り囲むように配置された第１のトレンチ分離領域を有し、
前記第１のトレンチ分離領域の先端部は、前記埋め込み層表面よりも深く、かつ前記埋め込み層底面よりも浅く形成されるか、もしくは前記第１のエピタキシャル層と前記第２のエピタキシャル層により形成されるＰＮ接合面よりも深く形成されるかのいずれかの条件を満たす半導体装置。
【請求項１１】
請求項２乃至９のいずれか一項に記載の半導体装置であって、
前記第２の分離領域は、
前記第２のエピタキシャル層表面より前記埋め込み層にまで達し、前記第２の拡散領域を取り囲むように配置された第２のトレンチ分離領域を有し、
前記第２のトレンチ分離領域の先端部は、前記埋め込み層表面よりも深く、かつ前記埋め込み層底面よりも浅く形成されるか、もしくは前記第１のエピタキシャル層と前記第２のエピタキシャル層により形成されるＰＮ接合面よりも深く形成されるかのいずれかの条件を満たす半導体装置。
【請求項１２】
請求項１０または１１に記載の半導体装置であって、
前記第１から第３のトレンチのうち、隣り合う２本のトレンチに挟まれた前記第２のエピタキシャル層の表面近傍に、前記第２のエピタキシャル層とは異なる導電型を有する拡散層を形成した半導体装置。
【請求項１３】
請求項１０または１１に記載の半導体装置であって、
前記第１及び第２のエピタキシャル層は前記半導体基板よりも低いピークドーピング濃度を有し、前記第３のディープ拡散領域は前記第２のエピタキシャル層よりも高いピークドーピング濃度を有し、前記第４の拡散領域は前記第３のディープ拡散領域よりも高いピークドーピング濃度を有する半導体装置。
【請求項１４】
請求項１０または１１に記載の半導体装置であって、
前記第２のディープ拡散領域は、
第１の導電型を有し、前記第１のエピタキシャル層表面から離れた第５のディープ拡散領域表面を有し、前記埋め込み層の第３の領域の上方に位置し、前記第５のディープ拡散領域表面を通して前記第２のエピタキシャル層内に選択的に形成され、前記第５のディープ拡散領域表面から前記埋め込み層の表面にまで達する第５のディープ拡散領域と、
第１の導電型を有し、前記第５のディープ拡散領域底部から前記第１のエピタキシャル層表面まで達する埋め込み層の表面にまで達する第６のディープ拡散領域と
を有する半導体装置。
【請求項１５】
請求項２に記載の半導体装置であって、
さらに、第１の導電型を有し、前記第１のエピタキシャル層の表面近傍に選択的に形成され、前記半導体基板表面から離れた補助埋め込み層表面を有し、前記第１のエピタキシャル層よりも高いドーピング濃度を有する補助埋め込み層を有する半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に係り、特に過渡電圧保護素子に関する。
【背景技術】
【０００２】
近年、半導体集積回路装置の微細化、高集積化に伴い、ＥＳＤ（静電気放電）や雷サージ等、極めて短時間の電圧ストレス現象である過渡電圧に対する耐性の低下が問題になっている。一方、ディジタル機器の高性能化に伴い、ディジタル機器間の信号伝送レートの高速化が進展し、信号伝送レートに影響を及ぼさない低容量の過渡電圧保護素子への要望が高まっている。
【０００３】
以前より低容量のツェナーダイオードを過渡電圧保護素子として用いる方法が採用されてきたが、過渡電圧に対する耐性は向上するものの、ツェナーダイオードの容量成分が大きいために信号波形が劣化し、伝送レートが低下するという問題があった。そこで、ツェナーダイオードと低容量のＰＮ接合ダイオードを直列に接続することにより、過渡電圧耐量を低下することなく、過渡電圧保護素子全体の容量を低減する方法が提案されている（特許文献１）。
【０００４】
以下、図７（ａ）および（ｂ）を参照しながら、特許文献１の低容量過渡電圧保護素子の構成について説明する。
図７（ａ）は低容量過渡電圧保護素子の断面構造図を示すものである。図７（ａ）において、７０１は半導体基板、７１０はエピタキシャル層、７１１は埋め込み層、７１２は第１の拡散層、７１３は第２の拡散層、７１４は第３の拡散層、７１５は分離拡散領域である。また、図７（ｂ）において、７２１、７３１はツェナーダイオード、７２２、７３２はＰＮ接合ダイオードであり、７５０はツェナーダイオード７２１とＰＮ接合ダイオード７２２を直列接続した部分に相当する。図７（ａ）の７５０と同じ構成の領域を逆並列に接続することにより、図７（ｂ）の回路を構成する。
端子７４０を保護すべき信号線に接続し、端子７４１を接地に接続した状態において、端子７４０に正の過渡電圧が印加された場合には、過渡電流はＰＮ接合ダイオード７３２を順方向に、ツェナーダイオード７３１を逆方向に流れ、端子７４１から接地に流れる。このときの端子１２０のクランプ電圧ＶＣＬ２は、ＰＮ接合ダイオード７３２の順方向電圧ＶＦ２と、ツェナーダイオード７３１の逆方向ブレークダウン電圧ＶＢＲ２の和（ＶＦ２＋ＶＢＲ２）で表される。
【０００５】
また、端子７４０に負の過渡電圧が印加された場合には、過渡電流は端子７４１からＰＮ接合ダイオード７２２を順方向に、ツェナーダイオード７２１を逆方向に流れる。
このときの端子７４０のクランプ電圧ＶＣＬ１は、ＰＮ接合ダイオード７２２の順方向電圧ＶＦ１と、ツェナーダイオード７２１の逆方向ブレークダウン電圧ＶＢＲ１の和（ＶＦ１＋ＶＢＲ１）で表される。いずれの場合においても、保護すべき回路の耐電圧に対して十分に低い値にクランプ電圧を設定することにより、信号線に接続される回路素子を保護することができる。
【０００６】
図７（ａ）の構成の過渡電圧保護素子の端子７４０、７４１間の容量は次のように表される。ツェナーダイオード７２１、７３１の０バイアス時の容量値をそれぞれＣｚ１、Ｃｚ２とし、ＰＮ接合ダイオード７２２、７３２の０バイアス時の容量値をそれぞれＣｐｎ１、Ｃｐｎ２とすると、ツェナーダイオード７２１とＰＮ接合ダイオード７２２の直列構成の容量値Ｃｔ１は、（Ｃｚ１×Ｃｐｎ１）／（Ｃｚ１＋Ｃｐｎ１）で表され、ツェナーダイオード７３１とＰＮ接合ダイオード７３２の直列構成の容量値Ｃｔ２は、（Ｃｚ２×Ｃｐｎ２）／（Ｃｚ２＋Ｃｐｎ２）で表される。ＰＮ接合ダイオード７２２と７３２のドリフト層濃度を低くすることにより、０バイアス時にドリフト層の一部もしくは全体を空乏化させることが可能であり、ＰＮ接合ダイオードの容量Ｃｐｎ１、及びＣｐｎ２はＣｚ１、Ｃｚ２に比べて一桁程度小さくすることができる。その結果、Ｃｔ１はほぼＣｐｎ１に等しく、Ｃｔ２はほぼＣｐｎ２に等しい値となる。図７（ｂ）の回路全体の容量はＣｔ１＋Ｃｔ２で表され、Ｃｐｎ１＋Ｃｐｎ２にほぼ等しい。このように、容量値が大きいツェナーダイオードを用いながら、素子全体として低容量化することが可能である。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】米国特許第７，３６１，９４２号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかしながら、上記特許文献１に示されている従来の構成の過渡電圧保護素子では、埋め込み層７１１と半導体基板７０１との接合部が寄生ツェナーダイオードを形成しているため、ツェナーダイオード７２１と並列に寄生ツェナーダイオードが接続された構成となり、半導体基板７０１と埋め込み層７１１の濃度によっては、寄生ツェナーダイオードの特性が支配的になってしまうという問題がある。
【０００９】
また、第１の拡散層７１２と第３の拡散層７１４間の分離が不十分であるために、第３の拡散層７１４から埋め込み層７１１を通らずに第１の拡散層７１２に過渡電流が流れる可能性があり、この場合、過渡電圧耐量が低下するという問題点がある。
【００１０】
さらに、第１の拡散層７１２と第２の拡散層７１３の接合によりツェナーダイオード７２１のブレークダウン電圧ＶＢＲ１を決定する方法では、第１の拡散層７１２の濃度によりＶＢＲ１が決定されるため、相対的に高いブレークダウン電圧が必要な場合には第１の拡散層７１２の濃度を下げる必要があり、その結果ツェナーダイオード７２１の内部抵抗が上昇し、過渡電圧に対する耐量が低下するという問題点もある。
【００１１】
本発明は前記実情に鑑みてなされたもので、低容量で、寄生素子の影響を排除し、ツェナーダイオード特性を制御性良く決定することができる過渡電圧保護素子を提供することを目的とする。
【課題を解決するための手段】
【００１２】
前記の目的を達成するため、本発明に係る過渡電圧保護素子を構成する半導体装置は以下の構成を有している。
本発明の半導体装置は、第１の導電型を有し、基板表面を有する半導体基板と、第１の導電型を有し、前記半導体基板上に形成され、第１のエピタキシャル層表面を有する第１のエピタキシャル層と、第２の導電型を有し、前記第１のエピタキシャル層の表面近傍に選択的に形成され、前記半導体基板表面から離れた埋め込み層表面を有する埋め込み層と、第２の導電型を有し、第２のエピタキシャル層表面を有し、前記第１のエピタキシャル層と、前記埋め込み層の上に形成された第２のエピタキシャル層と、第２の導電型を有し、前記第１のエピタキシャル層表面から離れた第１のディープ拡散領域表面を有し、前記埋め込み層の第１の領域の上方に位置し、前記第１のディープ拡散領域表面を通して前記第２のエピタキシャル層内に選択的に形成され、前記第１のディープ拡散領域表面から前記埋め込み層の前記第１の領域の表面、もしくは前記第１のエピタキシャル層表面にまで達する第１のディープ拡散領域と、第１の導電型を有し、前記第１のディープ拡散領域表面を通して前記第１のディープ拡散領域内に選択的に形成され、前記第１のディープ拡散領域表面から離れた位置において、前記第１のディープ拡散領域と第１のＰＮ接合ダイオードを形成する第１の拡散領域と、第１の導電型を有し、前記第１のディープ拡散領域から離れた位置に第２の拡散領域表面を有し、前記埋め込み層の第２の領域の上方に位置し、前記第２の拡散領域表面を通して前記第２のエピタキシャル層内に選択的に形成され、前記第２の拡散領域表面から離れた位置において、前記第２のエピタキシャル層との間で第２のＰＮ接合ダイオードを形成する第２の拡散領域と、第１の導電型を有し、前記埋め込み層の上方に位置し、前記第２のエピタキシャル層の表面より、前記埋め込み層の表面、もしくは前記第１のエピタキシャル層の表面にまで達し、前記第１の拡散領域を取り囲むように配置された第１の分離領域と、第１の導電型を有し、前記埋め込み層の上方に位置し、前記第２のエピタキシャル層の表面より、前記埋め込み層の表面、もしくは前記第１のエピタキシャル層の表面にまで達し、前記第２の拡散領域を取り囲むように配置された第２の分離領域とからなり、前記第１の拡散領域を第１の電極に接続し、前記第２の拡散領域を第２の電極に接続した構成を有している。
【００１３】
また本発明は、前記半導体装置であって、さらに第２の導電型を有し、前記第１のディープ拡散領域、及び前記第２の拡散領域から離れた位置に第３の拡散領域表面を有し、前記第２のエピタキシャル層内の、前記埋め込み層が形成されておらず、前記第１のエピタキシャル層と前記第２のエピタキシャル層間で第３のＰＮ接合ダイオードを形成する領域の上方に選択的に形成された第３の拡散領域を有し、前記第２、及び第３の拡散領域を前記第２の電極に接続したものを含む。
【００１４】
また、前記第１のＰＮ接合ダイオードと前記第２のＰＮ接合ダイオードを逆方向に直列接続した第１の回路を構成し、前記第１の回路と前記第３のＰＮ接合ダイオードを並列に接続し、前記第２のＰＮ接合ダイオードと前記第３のＰＮ接合ダイオードは逆方向である構成を有してもよい。
【００１５】
また本発明は、前記半導体装置であって、前記第１及び第２のエピタキシャル層は前記半導体基板よりも低いピークドーピング濃度を有し、前記第１のディープ拡散領域は前記第２のエピタキシャル層よりも高いピークドーピング濃度を有する構成を有したものを含む。
【００１６】
また本発明は、前記半導体装置であって、第１の導電型を有し、前記第２のエピタキシャル層の表面より、前記第１のエピタキシャル層の表面、もしくは前記基板表面にまで達する第２のディープ拡散領域を有し、前記第２のディープ拡散領域と前記第１の拡散領域が導電体により接続された構成を有したものを含む。
【００１７】
また本発明は、前記半導体装置であって、第２の導電型を有し、前記第１のエピタキシャル層表面から離れた第４のディープ拡散領域表面を有し、前記埋め込み層の第３の領域の上方に位置し、前記第４のディープ拡散領域表面を通して前記第２のエピタキシャル層内に選択的に形成され、前記第４のディープ拡散領域表面から前記埋め込み層の表面にまで達する第４のディープ拡散領域を有する構成を有したものを含む。
【００１８】
また本発明は、前記半導体装置であって、第１の導電型を有し、前記第２のエピタキシャル層表面より、前記基板表面にまで達する第３の分離領域を有し、前記第３の分離領域が前記過渡電圧保護素子を個片に分割する際に、チップ側面に露出する構成を有したものを含む。
【００１９】
また本発明は、前記半導体装置であって、前記第２及び第３の拡散領域のいずれかもしくは両方が、複数の独立した拡散領域からなり、前記複数の拡散領域が円柱状もしくは多角柱状の導電体により、前記第２の電極に接続された構成を有したものを含む。
【００２０】
また本発明は、前記半導体装置であって、前記第１のディープ拡散領域は、第２の導電型を有し、前記第１のエピタキシャル層表面から離れた第３のディープ拡散領域表面を有し、前記埋め込み層の第１の領域の上方に位置し、前記第３のディープ拡散領域表面を通して前記第２のエピタキシャル層内に選択的に形成され、前記第３のディープ拡散領域表面から前記埋め込み層の前記第１の領域の表面、もしくは前記第１のエピタキシャル層表面にまで達する第３のディープ拡散領域と、第２の導電型を有し、前記第３のディープ拡散領域表面を通して前記第３のディープ拡散領域内に選択的に形成され、前記第３のディープ拡散領域表面から離れた位置において前記第１の拡散領域と第４のＰＮ接合ダイオードを形成する第４の拡散領域とを具備し、前記第１の拡散領域は、前記第３のディープ拡散領域表面を通して前記第３のディープ拡散領域内に選択的に形成された前記第４の拡散領域内に選択的に形成されたものを含む。
【００２１】
また本発明は、前記半導体装置であって、前記第３のディープ拡散領域は前記第２のエピタキシャル層よりも高いピークドーピング濃度を有し、前記第４の拡散領域は前記第３のディープ拡散領域よりも高いピークドーピング濃度を有するものを含む。
【００２２】
また本発明は、前記半導体装置であって、前記第１の分離領域は、前記第２のエピタキシャル層表面より前記埋め込み層にまで達し、前記第１の拡散領域を取り囲むように配置された第１のトレンチ分離領域を有し、前記第１のトレンチ分離領域の先端部は、前記埋め込み層表面よりも深く、かつ前記埋め込み層底面よりも浅く形成されるか、もしくは前記第１のエピタキシャル層と前記第２のエピタキシャル層により形成されるＰＮ接合面よりも深く形成されるかのいずれかの条件を満たすものを含む。
【００２３】
また本発明は、前記半導体装置であって、前記第２の分離領域は、前記第２のエピタキシャル層表面より前記埋め込み層にまで達し、前記第２の拡散領域を取り囲むように配置された第２のトレンチ分離領域を有し、前記第２のトレンチ分離領域の先端部は、前記埋め込み層表面よりも深く、かつ前記埋め込み層底面よりも浅く形成されるか、もしくは前記第１のエピタキシャル層と前記第２のエピタキシャル層により形成されるＰＮ接合面よりも深く形成されるかのいずれかの条件を満たすものを含む。
【００２４】
また本発明は、前記半導体装置であって、前記第１から第３のトレンチのうち、隣り合う２本のトレンチに挟まれた前記第２のエピタキシャル層の表面近傍に、前記第２のエピタキシャル層とは異なる導電型を有する拡散層を形成したものを含む。
【００２５】
また本発明は、前記半導体装置であって、  前記第１及び第２のエピタキシャル層は前記半導体基板よりも低いピークドーピング濃度を有し、前記第３のディープ拡散領域は前記第２のエピタキシャル層よりも高いピークドーピング濃度を有し、前記第４の拡散領域は前記第３のディープ拡散領域よりも高いピークドーピング濃度を有するものを含む。
【００２６】
また本発明は、前記半導体装置であって、前記第２のディープ拡散領域は、第１の導電型を有し、前記第１のエピタキシャル層表面から離れた第５のディープ拡散領域表面を有し、前記埋め込み層の第３の領域の上方に位置し、前記第５のディープ拡散領域表面を通して前記第２のエピタキシャル層内に選択的に形成され、前記第５のディープ拡散領域表面から前記埋め込み層の表面にまで達する第５のディープ拡散領域と、第１の導電型を有し、前記第５のディープ拡散領域底部から前記第１のエピタキシャル層表面まで達する埋め込み層の表面にまで達する第６のディープ拡散領域とを有するものを含む。
【００２７】
また本発明は、前記半導体装置であって、さらに、第１の導電型を有し、前記第１のエピタキシャル層の表面近傍に選択的に形成され、前記半導体基板表面から離れた補助埋め込み層表面を有し、前記第１のエピタキシャル層よりも高いドーピング濃度を有する補助埋め込み層を有するものを含む。
【発明の効果】
【００２８】
本発明の半導体装置によれば、ツェナーダイオードとＰＮ接合ダイオードとを直列接続した構成をもつ過渡電圧保護素子において、第２のエピタキシャル層を設け、この第２のエピタキシャル層内にツェナーダイオードを設けているため、この第２のエピタキシャル層と埋め込み層との濃度差を最適化することができ、寄生ツェナーダイオードができるのを抑制することができる。
【図面の簡単な説明】
【００２９】
【図１】実施の形態１に係る半導体装置（過渡電圧保護素子）の等価回路を示す図
【図２】実施の形態１に係る半導体装置（過渡電圧保護素子）の構造を示す断面図
【図３】実施の形態２に係る半導体装置（過渡電圧保護素子）の等価回路を示す図
【図４】実施の形態２に係る半導体装置（過渡電圧保護素子）の構造を示す断面図
【図５】実施の形態３に係る半導体装置（過渡電圧保護素子）の構造を示す断面図
【図６】実施の形態４に係る半導体装置（過渡電圧保護素子）の構造を示す断面図
【図７】従来の過渡電圧保護素子の構造を示す断面図
【発明を実施するための形態】
【００３０】
（実施の形態１）
以下、本発明の実施の形態１に係る半導体装置としての過渡電圧保護素子について、図面を参照しながら説明する。
本実施の形態では、第１のエピタキシャル層２１０を形成し、この第１のエピタキシャル層２１０内に埋め込み層２２０を形成している。そして、この第１のエピタキシャル層２１０上に形成した第２のエピタキシャル層２１１内に第１のディープ拡散領域２５０を形成し、寄生ツェナーダイオードの生成を抑制するようにしたものである。すなわち半導体基板と第２のエピタキシャル層２１１との間に第１のエピタキシャル層２１０を介在させ、各領域の不純物濃度を所望の値にするものである。従って、相対的に高いブレークダウン電圧が必要な場合にも、第１のディープ拡散領域２５０の濃度を下げることなく形成可能となる結果、ツェナーダイオード１１０の内部抵抗の上昇を抑制でき、過渡電圧に対する耐量の低下を防ぐことができるものである。
【００３１】
図１に本発明の実施の形態１の過渡電圧保護素子の等価回路を示す。本発明の実施の形態１の過渡電圧保護素子は、ＰＮ接合ダイオード１０１とツェナーダイオード１１０を逆極性に接続した回路を構成し、この回路と並列にＰＮ接合ダイオード１０２を、ＰＮ接合ダイオード１０１と逆極性となるように接続した構成を有している。一般的な使用方法としては、カソード電極を構成する端子１２０を高速信号ラインに接続し、アノード電極を構成する端子１２１を接地とする。
【００３２】
端子１２０に正の過渡電圧が印加された場合、ＰＮ接合ダイオード１０１は順方向に、ＰＮ接合ダイオード１０２は逆方向に、またツェナーダイオード１１０は逆方向にそれぞれバイアスされる。ツェナーダイオード１１０のブレークダウン電圧は任意に設定可能であり、ＰＮ接合ダイオード１０２のブレークダウン電圧よりも低く設定することにより、ＰＮ接合ダイオード１０２には電流が流れず、ツェナーダイオード１１０の逆方向に電流が流れるようにすることができる。これにより、正の過渡電圧が端子１２０に印加された場合の過渡電流ＩＲは、端子１２０からＰＮ接合ダイオード１０１、ツェナーダイオード１１０を通り、端子１２１へと流れる。このときの端子１２０のクランプ電圧ＶＣＬ３は、ＰＮ接合ダイオード１０１の順方向電圧ＶＦ３とツェナーダイオード１１０のブレークダウン電圧ＶＢＲ３の和（ＶＦ３＋ＶＢＲ３）に等しくなる。本実施の形態の過渡電圧保護素子では、例えば過渡電流が１Ａにおいて、ＶＢＲ３は１２Ｖ以下、ＶＦ１は３Ｖ以下であるため、端子１２０のクランプ電圧ＶＣＬ３は１５Ｖ以下に固定される。このようにして信号ラインの電圧が一定の値以下に保たれ、その結果、信号ラインにつながる他の回路素子を保護することが出来る。
【００３３】
一方、端子１２０に負の過渡電圧が印加された場合、ＰＮ接合ダイオード１０１は逆方向に、ＰＮ接合ダイオード１０２は順方向に、またツェナーダイオード１１０は順方向にそれぞれバイアスされる。ＰＮ接合ダイオード１０１のブレークダウン電圧よりもＰＮ接合ダイオード１０２の順方向電圧ＶＦ４の方が低いため、過渡電流ＩＦは接地より端子１２１を経て、ＰＮ接合ダイオード１０２を通り、端子１２０に流れる。このときの端子１２０のクランプ電圧ＶＣＬ４は、接地電位からダイオード１０２の順方向電圧ＶＦ４だけ低い値の−ＶＦ４となるが、例えば過渡電流が１ＡのときのＶＦ４が３Ｖ以下であることからクランプ電圧ＶＣＬ４は−３Ｖ以上となり、この場合も信号ラインにつながる他の回路素子が保護されることが理解できる。
【００３４】
一般に、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ  Ｓｅｒｉａｌ  Ｂｕｓ）やＨＤＭＩ（Ｈｉｇｈ−Ｄｅｆｉｎｉｔｉｏｎ  Ｍｕｌｔｉｍｅｄｉａ  Ｉｎｔｅｒｆａｃｅ）などの高速ディジタル信号は、信号周波数が数ＧＨｚと高いために、数ｐＦ程度の寄生容量が付加された場合でも信号波形が劣化し、伝送レートが低下する。また、電圧振幅も１Ｖ以下と小さいため、高速ディジタル信号ラインに接続される過渡電圧保護素子は、０Ｖのバイアス電圧においても低容量であることが要求される。
【００３５】
尚、図１の回路は単体のツェナーダイオードと同様の特性を示すため、端子１２１をアノード、端子１２０をカソードとして使用することが出来る。
図２に本発明の実施の形態１の過渡電圧保護素子の断面構造図を示す。
まず、半導体基板２０１はＰ型であり、そのドーピング濃度は１×１０１９ａｔｏｍｓ／ｃｍ３であるが、が１×１０１８ａｔｏｍｓ／ｃｍ３〜１×１０２１ａｔｏｍｓ／ｃｍ３の範囲にあることが望ましい。半導体基板２１０上に、第１のエピタキシャル層２１０を形成する。第１のエピタキシャル層２１０はＰ型であり、そのドーピング濃度は１×１０１７ａｔｏｍｓ／ｃｍ３であるが、半導体基板２０１のドーピング濃度よりも少なくとも一桁程度低く、１×１０１４ａｔｏｍｓ／ｃｍ３〜１×１０２０ａｔｏｍｓ／ｃｍ３の範囲にあることが望ましい。第１のエピタキシャル層の厚さは１０μｍであるが、１μｍから２０μｍの範囲にあることが望ましい。
【００３６】
次に第１のエピタキシャル層２１０内に、選択的に埋め込み層２２０を形成する。埋め込み層はＮ型であり、そのピークドーピング濃度は１×１０１９ａｔｏｍｓ／ｃｍ３であるが、第１のエピタキシャル層のドーピング濃度よりも少なくとも一桁程度高く、１×１０１５ａｔｏｍｓ／ｃｍ３〜１×１０２１ａｔｏｍｓ／ｃｍ３の範囲にあることが望ましい。次に、第２のエピタキシャル層２１１を形成する。第２のエピタキシャル層はＮ型であり、そのドーピング濃度は１×１０１４ａｔｏｍｓ／ｃｍ３であるが、１×１０１３ａｔｏｍｓ／ｃｍ３〜１×１０１６ａｔｏｍｓ／ｃｍ３の範囲にあることが望ましい。第２のエピタキシャル層の厚さは５μｍであるが、１μｍから１０μｍの範囲にあることが望ましい。
【００３７】
次に第２のエピタキシャル層表面２１６より、第１の分離領域２４０、第２の分離領域２４１、第３の分離領域２４２、第１のディープ拡散領域２５０、第２のディープ拡散領域２５１を形成する。
【００３８】
第１のディープ拡散領域はＮ型であり、そのピークドーピング濃度は１×１０１８ａｔｏｍｓ／ｃｍ３であるが、ツェナーダイオード１１０のブレークダウン電圧により決定され、一般的には１×１０１７ａｔｏｍｓ／ｃｍ３〜１×１０１９ａｔｏｍｓ／ｃｍ３の範囲にあることが望ましい。
【００３９】
第２のディープ拡散領域はＰ型であり、そのピークドーピング濃度は１×１０１９ａｔｏｍｓ／ｃｍ３）であるが、１×１０１６ａｔｏｍｓ／ｃｍ３以上であることが望ましい。
【００４０】
第１から第３の分離領域はＰ型であり、そのピークドーピング濃度は１×１０１９ａｔｏｍｓ／ｃｍ３であるが、１×１０１５ａｔｏｍｓ／ｃｍ３〜１×１０２１ａｔｏｍｓ／ｃｍ３の範囲にあることが望ましい。
【００４１】
第１、第２、第３の分離領域２４０、２４１、２４２は、埋め込み層２２０が存在する領域では埋め込み層表面２２５まで達することが望ましく、埋め込み層が存在しない領域では、第１のエピタキシャル層表面２１５にまで達することが望ましい。
【００４２】
次に、第１の拡散領域２３０、第２の拡散領域２３１、第３の拡散領域２３２、フィールドリミティングリングＦＬＲ２２９を形成する。
【００４３】
第１、第２の拡散領域２３０、２３１はＰ型であり、そのピークドーピング濃度は１×１０１９ａｔｏｍｓ／ｃｍ３であるが、１×１０１８ａｔｏｍｓ／ｃｍ３〜１×１０２１ａｔｏｍｓ／ｃｍ３の範囲にあることが望ましい。また、第１、第２の拡散領域は同時に形成することが可能である。
【００４４】
第３の拡散領域２３２はＮ型であり、そのピークドーピング濃度は１×１０１９ａｔｏｍｓ／ｃｍ３であるが、１×１０１８ａｔｏｍｓ／ｃｍ３〜１×１０２１ａｔｏｍｓ／ｃｍ３の範囲にあることが望ましい。
【００４５】
フィールドリミティングリングＦＬＲ２２９はＰ型であり、第１の拡散領域２３０の周辺電界を緩和する目的で設置されており、そのピークドーピング濃度は１×１０１９ａｔｏｍｓ／ｃｍ３であるが、１×１０１８ａｔｏｍｓ／ｃｍ３〜１×１０２１ａｔｏｍｓ／ｃｍ３の範囲にあることが望ましい。フィールドリミティングリングＦＬＲ２２９は、第１の拡散領域と同時に形成することが可能である。
【００４６】
次に、ウェハ全面にＳｉＯ２膜を１μｍの厚さで形成した後、第１の拡散領域、第２のディープ拡散領域、第２の拡散領域、及び第３の拡散領域に相当する部分のＳｉＯ２膜を開口し、第１の拡散領域と第２のディープ拡散領域が共通に接続されてアノード電極を構成する端子１２１となるように、かつ第２の拡散領域と第３の拡散領域が共通に接続されてカソード電極を構成する端子１２０となるように、Ａｌを堆積する。
【００４７】
図７に示した従来の過渡電圧保護素子と異なり、第１のＮ型埋め込み層が低濃度のＰ型エピタキシャル層上に形成されるため、寄生ツェナーダイオードが形成されることなく、ＰＮ接合面２７０で決定される本来のツェナーダイオードにより過渡電圧保護素子のブレークダウン電圧が決定される。
【００４８】
第１のＰＮ接合面２７０に形成されるツェナーダイオードは図１の１１０に、第２のＰＮ接合面２７１に形成されるＰＮ接合ダイオードは図１の１０１に、また第３のＰＮ接合面２７２に形成されるＰＮ接合ダイオードは図１の１０２にそれぞれ対応する。
【００４９】
図１に示す過渡電圧保護素子の端子１２０、１２１間の容量値は次のように計算される。ツェナーダイオード１１０の０バイアス時の容量値をＣｚ１とし、ＰＮ接合ダイオード１０１、１０２の０バイアス時の容量値をそれぞれＣｐｎ１、Ｃｐｎ２とすると、ツェナーダイオード１１０とＰＮ接合ダイオード１０１の直列構成の容量値Ｃｔ１は、（Ｃｚ１×Ｃｐｎ１）／（Ｃｚ１＋Ｃｐｎ１）で表され、素子全体の容量値はＣｔ１＋Ｃｐｎ２で表される。
【００５０】
ツェナーダイオード１１０は過渡電圧に対する十分な耐量を確保するため、第１のＰＮ接合面２７０の面積を相対的に大きくする必要があり、容量値は数ｐＦ〜数１０ｐＦ程度と大きくなるのに対し、ＰＮ接合ダイオード１０１、１０２は順方向電流しか流れないため、ＰＮ接合面２７１、２７２の面積を相対的に小さくすることができる。さらにＰＮ接合ダイオード１０１と１０２のドリフト層濃度を、０バイアス時にドリフト層の一部もしくは全体を空乏化させる程度まで低濃度化することにより、ＰＮ接合ダイオード１０１、１０２の容量Ｃｐｎ１、及びＣｐｎ２を、Ｃｚ１、Ｃｚ２に比べて一桁以上小さい０．５ｐＦ以下にすることができる。その結果、Ｃｔ１はほぼＣｐｎ１に等しくなり、図１の素子全体の容量値はＣｐｎ１＋Ｃｐｎ２にほぼ等しく、１ｐＦ以下の値とすることができる。このように、容量値が大きいツェナーダイオードを用いながら、低容量のＰＮ接合ダイオードと直列に接続することにより、素子全体として低容量化することが可能である。これにより、高速ディジタル信号に影響を及ぼさない程度にまで容量値を低減しつつ、過渡電圧に対する耐量を確保することができる。
【００５１】
プラスの過渡電圧がカソード電極を構成する端子１２０に印加された場合、過渡電流は第２の拡散領域２３１から埋め込み層２２０、第１のディープ拡散領域２５０、第１の拡散領域２３０を通り、アノード電極を構成する端子１２１へと流れる。また、マイナスの過渡電圧がカソード電極を構成する端子１２０に印加された場合、過渡電流はアノード電極を構成する端子１２１から第２のディープ拡散領域２５１、基板２０１、第３の拡散領域２３２を経てカソード電極を構成する端子１２０へと流れる。いずれの場合においても、上記動作により、カソード電極を構成する端子１２０の電圧変動を最小限に抑えることにより、カソード電極を構成する端子１２０につながる他の回路素子を保護することができる。
【００５２】
本発明の実施の形態１の半導体装置によると、埋め込み層と基板間に存在する寄生ツェナーダイオードが存在せず、本来のツェナーダイオード特性が得られる上、第１、第２の分離領域２４０、２４１の存在により素子間の分離が可能であることから、他の寄生素子の影響を排除することができるため、チップサイズの縮小が可能であり、さらに、半導体基板表面のみに電極を形成することができるため、ＣＳＰやＢＧＡ等のフリップチップ実装が可能である等の特徴を有する優れた過渡電圧保護素子を実現することが出来る。
【００５３】
上記構成によれば、半導体チップ表面にアノード電極とカソード電極を形成することができるため、ＣＳＰ（Ｃｈｉｐ  Ｓｉｚｅ  Ｐａｃｋａｇｅ）やＢＧＡ（Ｂａｌｌ  Ｇｒｉｄ  Ａｒｒａｙ）等のフリップチップ実装を可能とする過渡電圧保護素子を実現することが出来る。
【００５４】
また、上記構成によれば、埋め込み層と表面電極との低抵抗コンタクトを得ることが出来るため、複数の信号線保護に適する回路構成を実現することができる。
【００５５】
また、上記構成によれば、半導体チップ周辺部にＰＮ接合面が露出されることを防止するため、高い信頼性の過渡電圧保護素子を実現することができる。
【００５６】
また、上記構成によれば、過渡電圧印加時にＰＮ接合ダイオードの高濃度拡散層内における電流集中を防止することができるため、高い耐過渡電圧特性を有する過渡電圧保護素子を実現することができる。
【００５７】
また、上記構成によれば、ツェナーダイオードのブレークダウン特性を高精度に制御することができるため、ブレークダウン電圧が高精度に制御された過渡電圧保護素子を実現することができる。
【００５８】
（実施の形態２）
次に本発明の実施の形態２について説明する。図３に実施の形態２の半導体装置としての過渡電圧保護素子の等価回路図を示す。図４は同半導体装置の要部断面図である。この半導体装置は、ツェナーダイオード３１０に、ハイサイドステアリングダイオード３０１と、ローサイドステアリングダイオード３０２とを直列接続した接続体と、ハイサイドステアリングダイオード３０３と、ローサイドステアリングダイオード３０４とを直列接続した接続体とを並列接続したものである。そしてさらに、第１の導電型を有し、第１のエピタキシャル層よりも高いドーピング濃度を有する補助埋め込み層４２０を第１のエピタキシャル層の表面近傍に選択的に形成している。この補助埋め込み層４２０は半導体基板表面から離れた補助埋め込み層表面を有する。ここで３２０は端子１、３２１は端子２、３３０は電源端子、３３１は接地端子を示す。
【００５９】
図３に示す過渡電圧保護素子は２本の信号線を保護するための構成を有し、端子１、端子２のそれぞれに保護すべき信号線１、信号線２が接続される。
端子１にプラスの過渡電圧が印加された場合、過渡電流ＩＰは、ハイサイドステアリングダイオード３０１、ツェナーダイオード３１０を通り、接地端子３３１へ流れる。端子１の電圧は、ダイオード３０１の順方向電圧ＶＦ５とツェナーダイオード３１０の逆方向ブレークダウン電圧ＶＢＲ５の和の電圧でクランプされる。また、端子１にマイナスの過渡電圧が印加された場合、過渡電流ＩＭは、接地端子３３１よりローサイドステアリングダイオード３０２を通り端子１へと流れる。端子１の電圧はダイオード３０２の順方向電圧に相当する−ＶＦ５にクランプされる。ＶＢＲ５とＶＦ５を適当な値に設計することにより、信号線１に接続される他の回路素子を保護することが出来る。端子２についても端子１と同様の原理により、信号線２に接続される他の回路素子が保護される。
【００６０】
図４に実施の形態２の過渡電圧保護素子の断面構造図を示す。この例では、前記実施の形態１における第１のディープ拡散領域２５０を、第２の導電型を有し、第１のエピタキシャル層２１０表面から離れた第３のディープ拡散領域表面４１０を有し、埋め込み層２２０の第１の領域の上方に位置し、第３のディープ拡散領域表面を通して第２のエピタキシャル層２１１内に選択的に形成され、第３のディープ拡散領域表面から埋め込み層２２０の記第１の領域の表面、もしくは第１のエピタキシャル層２１０表面にまで達する第３のディープ拡散領域４５０と、第２の導電型を有し、前記第３のディープ拡散領域表面４１０を通して第３のディープ拡散領域内４５０に選択的に形成され、第３のディープ拡散領域表面４１０から離れた位置において第１の拡散領域２３０と第４のＰＮ接合ダイオードを形成する第４の拡散領域４３０とを具備し、この第１の拡散領域２３０は、第３のディープ拡散領域表面４１０を通して第３のディープ拡散領域４５０内に選択的に形成された第４の拡散領域４３０内に選択的に形成されたことを特徴とする。
【００６１】
図４に断面構造を示す過渡電圧保護素子は図３に点線で示す領域３００に相当し、その基本的な動作は図２に示す過渡電圧保護素子と同様であるが、本実施の形態では、第４の拡散領域４３０を設けることにより、ツェナーダイオード３１０の逆方向ブレークダウン電圧が第５のＰＮ接合面４７０で決定されるようになる。第４の拡散領域は第２のエピタキシャル層表面２１６からの距離を小さくできるため、第４の拡散領域４３０のドーピング濃度を精度良く制御することができ、その結果、ツェナーダイオード３１０のブレークダウン電圧を精度良く決定することができる。
【００６２】
第４の拡散領域はＮ型であり、その濃度は１×１０１８ａｔｏｍｓ／ｃｍ３であるが、１×１０１６ａｔｏｍｓ／ｃｍ３〜１×１０２０ａｔｏｍｓ／ｃｍ３の範囲にあることが望ましい。
【００６３】
また、第５の拡散領域４３１、及び第６の拡散領域４３２を複数の拡散領域に分割し、直径０．８μｍ、高さ１．０μｍの円柱状の導電体を経由して、各拡散領域とカソード電極を構成する端子１２０を接続することにより、過渡電圧が印加された場合の過渡電流の集中を防止することができ、過渡電圧に対する耐量を向上させることができる。
【００６４】
第５の拡散領域４３１はＰ型であり、そのピークドーピング濃度は１×１０１９ａｔｏｍｓ／ｃｍ３であるが、１×１０１８ａｔｏｍｓ／ｃｍ３〜１×１０２１ａｔｏｍｓ／ｃｍ３の範囲にあることが望ましい。
第６の拡散領域４３２はＮ型であり、そのピークドーピング濃度は１×１０１９ａｔｏｍｓ／ｃｍ３であるが、１×１０１８ａｔｏｍｓ／ｃｍ３〜１×１０２１ａｔｏｍｓ／ｃｍ３の範囲にあることが望ましい。
【００６５】
また、この補助埋め込み層４２０はＰ型であり、そのピークドーピング濃度は１×１０１８ａｔｏｍｓ／ｃｍ３であるが、１×１０１７ａｔｏｍｓ／ｃｍ３〜１×１０２０ａｔｏｍｓ／ｃｍ３の範囲にあることが望ましい。
【００６６】
実施の形態２においては、第５のディープ拡散領域４５２と第６のディープ拡散領域４５３を追加することにより、第３のＰＮ接合面２７２に形成されるダイオードの電流経路における内部抵抗値を低減することが出来るため、過渡電圧に対する耐量がさらに向上する。第６のディープ拡散領域４５３は、第１のエピタキシャル層形成後に埋め込み層２２０と同様にして形成可能であり、第２のエピタキシャル層２１１形成後に形成される第５のディープ拡散領域４５２の高濃度領域と重なるよう、熱拡散等の方法により形成することができる。
【００６７】
また、同様にして第４の分離領域４４０と第５の分離領域４４１を形成することにより、ダイシング後のチップ端面のドーピング濃度を増加させることができ、高い信頼性を得ることができる。
【００６８】
実施の形態２によると、実施の形態１の特徴に加え、ツェナーダイオード３１０のブレークダウン電圧を制御性良く決定できるという特徴と、電流集中の防止による高い過渡電圧耐量を有する、優れた過渡電圧保護素子を実現することが出来る。また、補助埋め込み層４２０により、ＰＮ接合面２７２が順方向にバイアスされた場合の伝導度変調効果を高めることが出来るため、ＰＮ接合ダイオード１０２の動作抵抗を低減し、ＥＳＤ耐量を向上することができる。
【００６９】
（実施の形態３）
以下、本発明の実施の形態３について図面を参照しつつ詳細に説明する。
図５に本発明の実施の形態３の半導体装置としての過渡電圧保護素子の断面構造図を示す。本実施の形態ではこの半導体装置は、前記実施の形態１で図２に示したものと同様図１に示した等価回路をもつものである。その動作は実施の形態１と基本的に同じであるが、実施の形態１と異なる点は、分離領域２４０、２４１の代わりにトレンチ５０１、５０２、５０３を用いた点である。トレンチ５０１、５０２、５０３を用いることにより、実施の形態２の構成よりもさらに分離特性が改善するものである。これにより、分離領域に起因する寄生素子をなくすことができる。
【００７０】
第２のエピタキシャル層２１１を形成後、第１のディープ拡散領域２５０、第２のディープ拡散領域２５１、第３の分離領域２４２を熱拡散により形成後、第１の拡散領域２３０、第２の拡散領域２３１、第３の拡散領域２３２をイオン注入とアニーリングにより形成する。その後、第２のエピタキシャル層表面より異方性エッチング等により基板２０１に垂直にトレンチを形成し、トレンチの側壁及び底面を酸化膜で覆い、空洞部にポリシリコンを充填する。埋め込み層２２０の存在する領域においてはトレンチの最深部は埋め込み層表面２２５よりも深く、かつ埋め込み層底面２２６よりも浅く形成される。埋め込み層が存在しない領域においてはトレンチの最深部は第１のエピタキシャル層と第２のエピタキシャル層により形成されるＰＮ接合面よりも深く、かつ基板表面２０５よりも浅く形成される。
【００７１】
第１から第３のトレンチのうち、隣り合うトレンチ間の第２のエピタキシャル層表面に、第７から第９の拡散領域、５３０から５３２を形成することにより、トレンチ間の第２のエピタキシャル層を空乏化させ、ダイオード３０１、３０２の浮遊容量を低減することができる。第７から第９の拡散領域、５３０から５３２のピークドーピング濃度は１×１０１９ａｔｏｍｓ／ｃｍ３であるが、１×１０１４ａｔｏｍｓ／ｃｍ３〜１×１０２１ａｔｏｍｓ／ｃｍ３の範囲にあることが望ましい。
【００７２】
実施の形態３によれば埋め込み層と基板間に存在する寄生ツェナーダイオードが存在せず、本来のツェナーダイオード特性が得られる上、トレンチ分離により素子間の分離特性に優れていることから、他の寄生素子の影響を排除することができるため、チップサイズのさらなる小型化が可能である。また、半導体基板表面のみに電極を形成することができるため、ＣＳＰやＢＧＡ等のフリップチップ実装が可能であり、さらにトレンチ間に存在する第２のエピタキシャル層を空乏化することにより、ＰＮ接合ダイオードの容量値を低減できるため、低容量で優れた特徴を有する過渡電圧保護素子を実現することが出来る。
【００７３】
以上のように上記構成によれば、トレンチ分離により寄生素子の影響を排除することができるため、いかなる過渡電圧印加時にも安定に動作し、かつチップサイズの小型化が可能な過渡電圧保護素子を実現することができる。
【００７４】
（実施の形態４）
図６は本発明の過渡電圧保護素子の実施の形態４の断面構造図を示す。図６において、６５０は第７のディープ拡散領域である。
図６に示す過渡電圧保護素子は図３に点線で示す領域３００の部分に相当し、その基本的な動作は実施の形態２の図４に示す過渡電圧保護素子と同様であるが、実施の形態２と異なる点は、分離領域２４０、２４１の代わりにトレンチ５０１、５０２、５０３を用いた点である。トレンチ５０１、５０２、５０３を用いることにより、実施例２の構成よりもさらに分離特性が改善するため、分離領域に起因する寄生素子をなくすことができる。
【００７５】
また、第４の拡散領域４３０を設けることにより、ツェナーダイオード３１０の逆方向ブレークダウン電圧が第５のＰＮ接合面４７０で決定されるようになるため、ツェナーダイオード３１０のブレークダウン電圧を精度良く決定することができる。
また、第５の拡散領域４３１、及び第６の拡散領域４３２を複数の拡散領域に分割し、直径０．８μｍ、高さ１．０μｍの円柱状導電体を経由して、各拡散領域とカソード電極を構成する端子１２０を接続することにより、過渡電圧が印加された場合の過渡電流の集中を防止することができ、過渡電圧に対する耐量を向上することができる。４７１は第６のＰＮ接合面である。
実施の形態４によると、実施の形態３の特徴に加え、ツェナーダイオード３１０のＶＢＲ特性を制御性良く決定できるという特徴と、過渡電流の分散による高い耐過渡電圧特性を有する、優れた過渡電圧保護素子を実現することが出来る。
【００７６】
また、第７のディープ拡散領域６５０により、埋め込み層２２０と表面電極３３０とのコンタクトが可能であるため、多様な回路構成に対応することができる。
尚、実施の形態１から４の構成における半導体層の導電型は一例を示すものであり、Ｐ型とＮ型を逆にしても同等の効果が得られる。
【００７７】
また、隣り合う２本のトレンチに挟まれた第２のエピタキシャル層の表面近傍に、第２のエピタキシャル層とは異なる導電型を有する拡散層として第７の拡散領域５３０を形成することで、ＰＮ接合ダイオードの寄生容量をさらに低減することができる。従ってこの構成により、超低容量の過渡電圧保護素子を実現することができる。
【００７８】
本実施の形態においても、補助埋め込み層６２０はＰ型であり、そのピークドーピング濃度は１×１０１８ａｔｏｍｓ／ｃｍ３であるが、１×１０１７ａｔｏｍｓ／ｃｍ３〜１×１０２０ａｔｏｍｓ／ｃｍ３の範囲にあることが望ましい。補助埋め込み層６２０により、ＰＮ接合面２７２が順方向にバイアスされた場合の伝導度変調効果を高めることが出来るため、ダイオード３０２（及び３０４）の動作抵抗を低減し、ＥＳＤ耐量を向上することができる。
【００７９】
また、前記第１及び第２のエピタキシャル層は前記半導体基板よりも低いピークドーピング濃度を有し、第３のディープ拡散領域は前記第２のエピタキシャル層よりも高いピークドーピング濃度を有し、第４の拡散領域は前記第３のディープ拡散領域よりも高いピークドーピング濃度を有する構成を有しており、ツェナーダイオードのブレークダウン特性を高精度に制御することができる上、トレンチ分離により寄生素子の影響を排除することができるため、ブレークダウン電圧が高精度に制御され、安定な動作が得られる小型の過渡電圧保護素子を実現することができる。
【産業上の利用可能性】
【００８０】
以上説明したように、本発明は、低容量で高耐量の過渡電圧保護素子を形成する方法等に有用である。
【符号の説明】
【００８１】
１０１  ＰＮ接合ダイオード
１０２  ＰＮ接合ダイオード
１１０  ツェナーダイオード
１２０  カソード電極を構成する端子
１２１  アノード電極を構成する端子
２０１  第１の導電型を有する半導体基板
２０５  半導体基板表面
２１０  第１の導電型を有する第１のエピタキシャル層
２１１  第２の導電型を有する第２のエピタキシャル層
２１５  第１のエピタキシャル層の表面
２１６  第２のエピタキシャル層の表面
２１７  第１のディープ拡散層の表面
２２０  第２の導電型を有する埋め込み層
２２５  埋め込み層表面
２２９  フィールドリミティングリングＦＬＲ
２３０  第１の導電型を有する第１の拡散領域
２３１  第１の導電型を有する第２の拡散領域
２３２  第２の導電型を有する第３の拡散領域
２４０  第１の導電型を有する第１の分離領域
２４１  第１の導電型を有する第２の分離領域
２４２  第１の導電型を有する第３の分離領域
２５０  第２の導電型を有する第１のディープ拡散領域
２５１  第１の導電型を有する第２のディープ拡散領域
２６０  ＳｉＯ２膜
２６１  ＳｉＮ膜
２７０  第１のＰＮ接合面
２７１  第２のＰＮ接合面
２７２  第３のＰＮ接合面
３００  基本構成部
３０１  ハイサイドステアリングダイオード
３０３  ハイサイドステアリングダイオード
３０２  ローサイドステアリングダイオード
３０４  ローサイドステアリングダイオード
３１０  ツェナーダイオード
３２０  端子１
３２１  端子２
３３０  電源端子
３３１  接地端子
４１０  第３の拡散領域表面
４２０  補助埋め込み層
４３０  第４の拡散領域
４３１  第５の拡散領域
４３２  第６の拡散領域
４４０  第４の分離領域
４４１  第５の分離領域
４５０  第３のディープ拡散領域
４５１  第４のディープ拡散領域
４５２  第５のディープ拡散領域
４５３  第６のディープ拡散領域
４６０  Ｖｄｄ電極
４７０  第５のＰＮ接合面
４７１  第６のＰＮ接合面
５０１  第１のトレンチ
５０２  第２のトレンチ
５０３  第３のトレンチ
５３０  第７の拡散領域
５３１  第８の拡散領域
５３２  第９の拡散領域
６２０  補助埋め込み層
６５０  第７のディープ拡散領域
【図１】
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【図３】
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【図２】
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【図４】
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【図５】
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【図６】
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【図７】
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