(57)【要約】      （修正有）【課題】バンド間トンネリングが横方向に起こる構造を有し、バンド間トンネリングが起こる領域が大きいトンネルトランジスタを備える半導体装置を提供する。【解決手段】第１上面Ｓ１と、第１上面Ｓ１よりも高さの低い第２上面Ｓ２と、第１上面と第２上面との間に存在する段差側面Ｓ３と、を有する段差が形成された基板。さらに、基板の段差側面Ｓ３と第２上面Ｓ２とに連続して形成されたゲート絶縁膜と、基板の段差側面Ｓ３に形成されたゲート絶縁膜に接するよう、第２上面Ｓ２上にゲート絶縁膜１３１を介して形成されたゲート電極１３２とを備える。さらに、基板内において、第１上面の下方に形成された第１導電型のソース領域１２１と、第２上面の下方に形成された第２導電型のドレイン領域１２２と、段差側面Ｓ３とソース領域１２２との間に形成された第２導電型の側方拡散領域１２３とを備える。【選択図】図１
2012164699.tif 000002
【特許請求の範囲】
【請求項１】
第１上面と、前記第１上面よりも高さの低い第２上面と、前記第１上面と前記第２上面との間に存在する段差側面と、を有する段差が形成された基板と、
前記基板の前記段差側面と前記第２上面とに連続して形成されたゲート絶縁膜と、
前記基板の前記段差側面に形成された前記ゲート絶縁膜に接するよう、前記基板の前記第２上面上に前記ゲート絶縁膜を介して形成されたゲート電極と、
前記基板内において、前記第１上面の下方に形成された第１導電型のソース領域と、
前記基板内において、前記第２上面の下方に形成された第２導電型のドレイン領域と、
前記基板内において、前記段差側面と前記ソース領域との間に形成された第２導電型の側方拡散領域と、
を備える半導体装置。
【請求項２】
前記ゲート電極は、前記第１上面の高さよりも上方に突出した第１部分と、前記第１上面の高さよりも下方に位置する第２部分とを含み、
前記半導体装置はさらに、
前記第１部分の前記第１上面側の側面に形成された第１の側壁絶縁膜と、
前記第１及び第２部分の前記第２上面側の側面に形成された第２の側壁絶縁膜と、
を備える請求項１に記載の半導体装置。
【請求項３】
前記第１の側壁絶縁膜は、前記第１上面上に下敷絶縁膜を介して形成されている請求項２に記載の半導体装置。
【請求項４】
前記第１の側壁絶縁膜は、前記第１上面上に直接形成されている請求項２に記載の半導体装置。
【請求項５】
前記第２上面に形成された前記ゲート絶縁膜の膜厚は、前記段差側面に形成された前記ゲート絶縁膜の膜厚以上である請求項１から４のいずれか１項に記載の半導体装置。
【請求項６】
前記側方拡散領域内における第２導電型不純物の不純物濃度は、前記ゲート電極の下方の前記基板内における第２導電型不純物の不純物濃度よりも高い請求項１から５のいずれか１項に記載の半導体装置。
【請求項７】
前記ゲート絶縁膜と前記ゲート電極とを有するトンネルトランジスタを備え、
前記トンネルトランジスタは、前記段差側面の側方における前記ソース領域と前記側方拡散領域との接合面で、バンド間トンネリングが誘起されるよう構成されている請求項１から６のいずれか１項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置に関する。
【背景技術】
【０００２】
電子機器の小型化・携帯化が進むにつれ、その基幹部品である半導体製品の消費電力を低下させることが重要となってきている。半導体製品の消費電力を低下させる代表的な方法は、半導体製品を低電圧で動作させることである。しかしながら、ＭＩＳＦＥＴの微細化が進み、短チャネル効果の抑制や、素子特性のバラツキ制御が困難になってきたため、半導体製品の低電圧動作は困難になってきている。
【０００３】
そのため、従来のＭＩＳＦＥＴに代わり、半導体のバンド間トンネリングや、金属と半導体との間の接合間トンネリングを利用した電界効果型トンネルトランジスタが研究されている。
【０００４】
トンネルトランジスタには、バンド間トンネリングが横方向に起こる構造の素子（横方向素子）と、縦方向に起こる構造の素子（縦方向素子）がある。横方向素子では、ソース領域とチャネル領域が接している箇所でバンド間トンネリングが起こる。横方向素子は、製造が容易であるが、縦方向素子に比べ、バンド間トンネリングが起こる領域が小さいため、ドレイン電流が小さいという問題がある。
【先行技術文献】
【非特許文献】
【０００５】
【非特許文献１】F. Mayer "Impact of SOI, Si1-xGexOI and GeOI substrates on CMOS compatible tunnel FET performance" IEDM, 163 (2008)
【非特許文献２】"Si Tunnel Transistors with a Novel Silicided Source and 46mV/dec Swing" in VLSI Symp. Tech. Dig., 121 (2010)
【非特許文献３】Chenming Hu et al. "Green Transistor - A VDD Scaling Path for Future Low Power ICs" VLSI-TSA2008
【発明の概要】
【発明が解決しようとする課題】
【０００６】
バンド間トンネリングが横方向に起こる構造を有し、バンド間トンネリングが起こる領域が大きいトンネルトランジスタを備える半導体装置を提供する。
【課題を解決するための手段】
【０００７】
本発明の一の態様の半導体装置は、第１上面と、前記第１上面よりも高さの低い第２上面と、前記第１上面と前記第２上面との間に存在する段差側面と、を有する段差が形成された基板を備える。さらに、前記装置は、前記基板の前記段差側面と前記第２上面とに連続して形成されたゲート絶縁膜と、前記基板の前記段差側面に形成された前記ゲート絶縁膜に接するよう、前記基板の前記第２上面上に前記ゲート絶縁膜を介して形成されたゲート電極とを備える。さらに、前記装置は、前記基板内において、前記第１上面の下方に形成された第１導電型のソース領域と、前記基板内において、前記第２上面の下方に形成された第２導電型のドレイン領域と、前記基板内において、前記段差側面と前記ソース領域との間に形成された第２導電型の側方拡散領域とを備える。
【図面の簡単な説明】
【０００８】
【図１】第１実施形態の半導体装置の構成を示す側方断面図である。
【図２】第１実施形態の半導体装置の製造方法を示す側方断面図(1/3)である。
【図３】第１実施形態の半導体装置の製造方法を示す側方断面図(2/3)である。
【図４】第１実施形態の半導体装置の製造方法を示す側方断面図(3/3)である。
【図５】第１実施形態の半導体装置を構成する複数のトンネルトランジスタの断面を示した側方断面図である。
【図６】第２実施形態の半導体装置の構成を示す側方断面図である。
【発明を実施するための最良の形態】
【０００９】
本発明の実施形態を、図面に基づいて説明する。
【００１０】
（第１実施形態）
図１は、第１実施形態の半導体装置の構成を示す側方断面図である。
【００１１】
図１には、半導体装置を構成するトンネルトランジスタＴｒが示されている。図１の半導体装置は、このトンネルトランジスタＴｒの構成要素として、基板１０１と、ソース領域１２１と、ドレイン領域１２２と、側方拡散領域１２３と、ゲート絶縁膜１３１と、ゲート電極１３２と、側壁絶縁膜１３３と、下敷絶縁膜１３４とを備えている。
【００１２】
基板１０１は、ＳＯＩ（Semiconductor On Insulator）基板であり、半導体基板１１１と、半導体基板１１１上に形成された埋め込み絶縁膜１１２と、埋め込み絶縁膜１１２上に形成された半導体層１１３とを含んでいる。本実施形態では、半導体基板１１１、埋め込み絶縁膜１１２、半導体層１１３はそれぞれ、シリコン基板、シリコン酸化膜、Ｐ型シリコン層となっている。なお、基板１０１は、ＳＯＩ基板とする代わりに、通常の半導体基板としても構わない。
【００１３】
半導体層１１３には、第１上面Ｓ1と、第１上面Ｓ1よりも高さの低い第２上面Ｓ2と、第１上面Ｓ1と第２上面Ｓ2との間に存在する段差側面Ｓ3と、を有する段差が形成されている。図１では、第１上面Ｓ1と第２上面Ｓ2との高さの差が、Ｔ1で示され、第２上面Ｓ2と半導体層１１３の下面との高さの差が、Ｔ2で示されている。本実施形態では、Ｔ1は例えば１００ｎｍ以下に設定され、Ｔ2は例えば２０ｎｍ以下に設定される。
【００１４】
次に、トンネルトランジスタＴｒを構成するソース領域１２１、ドレイン領域１２２、側方拡散領域１２３について説明する。
【００１５】
ソース領域１２１とドレイン領域１２２はそれぞれ、半導体層１１３内において、第１上面Ｓ1の下方と、第２上面Ｓ2の下方に形成されている。また、側方拡散領域１２３は、半導体層１１３内において、段差側面Ｓ3とソース領域１２１との間に形成されている。図１では、第１上面Ｓ1付近における側方拡散領域１２３の幅、即ち、段差側面Ｓ3とソース領域１２１との距離が、Ｗで示されている。本実施形態では、Ｗは例えば５〜１０ｎｍに設定される。
【００１６】
本実施形態では、ソース領域１２１は、Ｎ＋型拡散領域となっており、ドレイン領域１２２は、Ｐ＋型拡散領域となっている。また、側方拡散領域１２３は、Ｐ−型拡散領域となっている。よって、ソース領域１２１と側方拡散領域１２３との境界面は、ＰＮ接合面となっている。図１ではさらに、半導体層１１３内における側方拡散領域１２３とドレイン領域１２２との間の領域が、Ｒで示されている。領域Ｒは、半導体層１１３がＰ型半導体層であることに由来して、Ｐ型領域となっている。なお、Ｎ型とＰ型はそれぞれ、第１導電型と第２導電型の例である。
【００１７】
なお、本実施形態では、ソース領域１２１内におけるＮ型不純物の不純物濃度と、ドレイン領域１２２内におけるＰ型不純物の不純物濃度は、例えば1.0×1020〜1.0×1021cm-3に設定される。また、側方拡散領域１２３内におけるＰ型不純物の不純物濃度は、例えば1.0×1018〜1.0×1019cm-3に設定され、領域Ｒ内におけるＰ型不純物の不純物濃度は、例えば1.0×1016〜1.0×1018cm-3に設定される。側方拡散領域１２３と領域Ｒは、共にトンネルトランジスタＴｒのチャネル領域に相当するが、本実施形態では、側方拡散領域１２３のＰ型不純物濃度は、領域ＲのＰ型不純物濃度よりも高い値に設定される。
【００１８】
なお、ソース領域１２１、ドレイン領域１２２、側方拡散領域１２３、半導体層１１３はそれぞれ、Ｐ＋型領域、Ｎ＋型領域、Ｎ−型領域、Ｎ型半導体層としても構わない。
【００１９】
次に、トンネルトランジスタＴｒを構成するゲート絶縁膜１３１、ゲート電極１３２、側壁絶縁膜１３３、下敷絶縁膜１３４について説明する。
【００２０】
ゲート絶縁膜１３１は、半導体層１１３の段差側面Ｓ3と第２上面Ｓ2とに連続して形成されている。図１では、ゲート絶縁膜１３１のうち、段差側面Ｓ3に形成された部分が、α1で示され、第２上面Ｓ2に形成された部分が、α2で示されている。本実施形態では、第２上面Ｓ2に形成された部分α2の膜厚は、段差側面Ｓ3に形成された部分α1の膜厚以上に設定される。
【００２１】
また、ゲート電極１３２は、段差側面Ｓ3に形成されたゲート絶縁膜１３１（α1）に接するように、第２上面Ｓ2上にゲート絶縁膜１３１（α2）を介して形成されている。図１に示すように、ゲート電極１３２は、第１上面Ｓ1の高さよりも上方に突出した第１部分β1と、第１上面Ｓ1の高さよりも下方に位置する第２部分β2とを含んでいる。図１では、第１部分β1の高さ、即ち、ゲート電極１３２の上面と第１上面Ｓ1との高さの差が、Ｈで示されている。本実施形態では、後述する第１の側壁絶縁膜１３３1を第１部分β1の側面に形成できるようにするために、Ｈは例えば５０ｎｍ以上に設定される。
【００２２】
また、側壁絶縁膜１３３は、ゲート電極１３２の側面に形成されている。図１には、側壁絶縁膜１３３として、第１部分β1の第１上面Ｓ1側の側面に形成された第１の側壁絶縁膜１３３1と、第１及び第２部分β1、β2の第２上面Ｓ2側の側面に形成された第２の側壁絶縁膜１３３2が示されている。本実施形態では、第１の側壁絶縁膜１３３1は、ゲート絶縁膜１３１とは別個の絶縁膜である下敷絶縁膜１３４を介して、第１上面Ｓ1上に形成されている。一方、第２の側壁絶縁膜１３３2は、ゲート絶縁膜１３１を介して第２上面Ｓ2上に形成されている。
【００２３】
なお、本実施形態では、ゲート絶縁膜１３１、ゲート電極１３２、側壁絶縁膜１３３、下敷絶縁膜１３４はそれぞれ、シリコン酸化膜、ポリシリコン層、シリコン窒化膜（又はシリコン酸化膜）、シリコン酸化膜である。ただし、これらの絶縁膜及び電極はそれぞれ、その他の絶縁膜や電極材料で形成しても構わない。
【００２４】
図１にはさらに、基板１０１上に、トンネルトランジスタＴｒを覆うように形成された層間絶縁膜１４１が示されている。層間絶縁膜１４１は例えば、シリコン酸化膜である。
【００２５】
（１）トンネルトランジスタＴｒの構成と動作
以下、図１を参照して、トンネルトランジスタＴｒの構成と動作について、詳細に説明する。
【００２６】
本実施形態では、半導体層１１３に段差が形成されており、その段差側面Ｓ3にゲート絶縁膜１３１とゲート電極１３２が形成されている。さらには、段差側面Ｓ3とＮ＋型のソース領域１２１との間に、Ｐ−型の側方拡散領域１２３が形成されている。
【００２７】
その結果、本実施形態では、バンド間トンネリングが起こるＰＮ接合面が、ゲート電極１３２の下方ではなく、ゲート電極の側方に形成されており、トンネルトランジスタＴｒは、ゲート電極１３２の側方でバンド間トンネリングを制御する構成となっている。
【００２８】
本実施形態では、ゲート電極１３２とドレイン領域１２２にそれぞれ所定のゲート電圧とドレイン電圧が印加されることで、矢印Ａで示すように、段差側面Ｓ3の側方におけるソース領域１２１と側方拡散領域１２３とのＰＮ接合面で、バンド間トンネリングが誘起される。これにより、ソース領域１２１とドレイン領域１２２との間に、ドレイン電流が流れることとなる。
【００２９】
本実施形態には、段差側面Ｓ3の高さＴ1を大きくすることで、バンド間トンネリングの起こる領域（即ち、段差側面Ｓ3の側方におけるＰＮ接合面の面積）を容易に広げることができるという利点がある。これにより、トンネルトランジスタＴｒのドレイン電流を増加させることが可能となる。
【００３０】
また、本実施形態では、ソース領域１２１と側方拡散領域１２３を形成することでＰＮ接合面を形成しているが、この側方拡散領域１２３は、従来のイオン注入プロセスで容易に形成可能である。側方拡散領域１２３は、ゲート電極１３２の側方の基板１０１内に形成されるため、例えば基板の上面に薄く形成されるポケット領域と比べて、斜めイオン注入により容易に形成可能である。よって、本実施形態には、バンド間トンネリングの起こるＰＮ接合面を容易に形成できるという利点がある。
【００３１】
また、本実施形態のゲート電極１３２は、後述するように、側壁形成プロセスの応用で形成可能であり、具体的には、エッチバックにより形成可能である。よって、本実施形態にはさらに、ゲート電極１３２の幅の微細化が容易であるという利点がある。
【００３２】
（２）半導体装置の構成の詳細
次に、以上のようなトンネルトランジスタＴｒの構成と動作を考慮して、図１の半導体装置の構成について、より詳細に説明する。
【００３３】
まず、ゲート絶縁膜１３１について説明する。
【００３４】
上述のように、ゲート絶縁膜１３１では、第２上面Ｓ2に形成された部分α2の膜厚が、段差側面Ｓ3に形成された部分α1の膜厚以上に設定される。本実施形態では、部分α2の膜厚は、部分α1の膜厚よりも厚くすることが望ましい。理由は、部分α2よりも部分α1の方に電界を集中させて、バンド間トンネリングを起こしやすくするためである。
【００３５】
このような構造のゲート絶縁膜１３１は、例えば、第２上面Ｓ2が(110)面、段差側面Ｓ3が(100)面となるよう基板１０１を形成することで実現可能である。この場合、半導体層１１３の第２上面Ｓ2と段差側面Ｓ3にゲート絶縁膜１３１を形成すると、第２上面Ｓ2における酸化速度よりも、段差側面Ｓ3における酸化速度の方が速くなるため、部分α2の膜厚が、部分α1の膜厚よりも厚くなる。
【００３６】
また、このような構造のゲート絶縁膜１３１は、バイアス酸化（酸化膜の場合）や、バイアス窒化（窒化膜の場合）でも形成可能である。このような構造のゲート絶縁膜１３１はさらに、部分α1と部分α2を別個の絶縁膜で形成することでも形成可能である。この場合には例えば、部分α1の方だけをｈｉｇｈ−ｋ絶縁膜で形成してもよい。
【００３７】
次に、第１の側壁絶縁膜１３３1について説明する。
【００３８】
ゲート電極１３２の第１部分β1は、その側面に第１の側壁絶縁膜１３３1を形成するのに利用されるが、この第１の側壁絶縁膜１３３1は、後述するように、ソース領域１２１を形成する際のマスクとして利用される。
【００３９】
また、本実施形態では、第１の側壁絶縁膜１３３1は、下敷絶縁膜１３４を介して第１上面Ｓ1上に形成されている。これには例えば、第１の側壁絶縁膜１３３1がシリコン酸化膜以外の絶縁膜である場合において、下敷絶縁膜１３４をシリコン酸化膜とすることにより、第１の側壁絶縁膜１３３1とＰＮ接合面付近の基板１０１との直接接触を回避できるという利点がある。
【００４０】
一方、第１の側壁絶縁膜１３３1は、後述するように、第１上面Ｓ1上に直接形成しても構わない。これは例えば、第１の側壁絶縁膜１３３1がシリコン酸化膜であり、第１の側壁絶縁膜１３３1とＰＮ接合面付近の基板１０１を直接接触させてもよい場合などに有効である。
【００４１】
次に、側方拡散領域１２３について説明する。
【００４２】
本実施形態のトンネルトランジスタＴｒは、上述のように、段差側面Ｓ3の側方におけるソース領域１２１と側方拡散領域１２３とのＰＮ接合面にて、バンド間トンネリングが誘起されるよう構成されている。
【００４３】
このようなバンド間トンネリングを起こりやすくするため、本実施形態では、側方拡散領域１２３のＰ型不純物濃度が、その他のチャネル領域のＰ型不純物濃度、即ち、領域ＲのＰ型不純物濃度よりも高く設定されている。さらには、第１上面Ｓ1付近における側方拡散領域１２３の幅Ｗが、５〜１０ｎｍという短い幅に設定されている。なお、幅Ｗの値は、必要なバンド間トンネリングを起こすことが可能な幅であれば、５〜１０ｎｍ以外でも構わない。
【００４４】
なお、領域Ｒは、概ねゲート電極１３２の下方に位置しているが、この領域Ｒは、全体が空欠層であることが望ましい。これは、第２上面Ｓ2と半導体層１１３の下面との高さの差Ｔ2を十分に小さくすることで実現可能である。
【００４５】
（３）半導体装置の製造方法
次に、本実施形態の半導体装置の製造方法について説明する。図２から図４は、本実施形態の半導体装置の製造方法を示す側方断面図である。
【００４６】
まず、図２(ａ)に示すように、基板１０１上に、下敷絶縁膜１３４を形成するための下敷絶縁材層２０１と、ハードマスク層２０２とを順に形成する。
【００４７】
本実施形態では、基板１０１は、半導体基板１１１と、埋め込み絶縁膜１１２と、半導体層１１３とを含むＳＯＩ基板である。また、下敷絶縁材層２０１は例えば、熱酸化法により形成されたシリコン酸化膜であり、ハードマスク層２０２は例えば、シリコン窒化膜である。なお、下敷絶縁材層２０１がシリコン酸化膜以外の絶縁膜である場合や、基板１０１上に下敷絶縁材層２０１を形成しない場合には、ハードマスク層２０２は、シリコン酸化膜としても構わない。
【００４８】
次に、図２(ｂ)に示すように、フォトリソグラフィとＲＩＥ（Reactive Ion Etching）により、ハードマスク層２０２と下敷絶縁材層２０１のエッチング加工を行う。
【００４９】
次に、図２(ｃ)に示すように、ハードマスク層２０２をマスクとして、半導体層１１３のエッチング加工を行う。これにより、半導体層１１３に段差が形成される。図２(ｃ)には、この段差を構成する第１上面Ｓ1と、第２上面Ｓ2と、段差側面Ｓ3が示されている。なお、半導体層１１３のエッチングを停止するタイミングは、例えば、エッチング時間の計測により制御する。
【００５０】
次に、図３(ａ)に示すように、半導体層１１３の段差側面Ｓ3と第２上面Ｓ2に、ゲート絶縁膜１３１を形成するためのゲート絶縁材層２０３を形成する。ゲート絶縁材層２０３は例えば、熱酸化法により形成されたシリコン酸化膜である。
【００５１】
次に、図３(ａ)に示すように、基板１０１の全面に、ゲート電極１３２を形成するためのゲート電極材層２０４を形成する。ゲート電極材層２０４は例えば、ポリシリコン層である。なお、図３(ａ)の工程で形成されるゲート電極材層２０４の厚さが、トンネルトランジスタＴｒのゲート長となる。
【００５２】
次に、図３(ｂ)に示すように、ドライエッチングにより、ゲート電極材層２０４のエッチバック加工を行い、半導体層１１３、下敷絶縁材層２０１、ハードマスク層２０２の側面以外のゲート電極材層２０４を除去する。これにより、段差側面Ｓ3のゲート絶縁材層２０３に接する配置のゲート電極１３２が、第２上面Ｓ2上にゲート絶縁材層２０３を介して形成される。
【００５３】
なお、図３(ｂ)では、ゲート電極１３２の断面が長方形に描かれているが、実際は、エッチバック加工の際に、ゲート電極１３２の図中右上の角が丸められると考えられる。
【００５４】
次に、図３(ｃ)に示すように、ハードマスク層２０２とゲート電極材層２０４をマスクとして、ドレイン領域１２２の形成予定領域にＰ型不純物イオンを注入し、高濃度のＰ型拡散層を形成する。
【００５５】
次に、図４(ａ)に示すように、ハードマスク層２０２を除去する。これにより、下敷絶縁材層２０１が基板１０１上に露出する。
【００５６】
次に、図４(ｂ)に示すように、ゲート電極１３２の両側面に、側壁絶縁膜１３３を形成する。側壁絶縁膜１３３は例えば、基板１０１の全面にシリコン窒化膜を形成し、該シリコン窒化膜のエッチバック加工を行うことで形成される。図４(ｂ)には、ゲート電極１３２の第１上面Ｓ1側の側面に形成された第１の側壁絶縁膜１３３1と、ゲート電極１３２の第２上面Ｓ2側の側面に形成された第２の側壁絶縁膜１３３2が示されている。
【００５７】
次に、図４(ｃ)に示すように、フォトリソグラフィにより、半導体層１１３を覆うレジスト膜２０５を形成する。
【００５８】
次に、図４(ｃ)に示すように、レジスト膜２０５や第１の側壁絶縁膜１３３1をマスクとして、斜めイオン注入により、側方拡散領域１２３の形成予定領域にＰ型不純物イオンを注入し、ゲート電極１３２の側方及び下方にＰ型拡散層を形成する。
【００５９】
次に、図４(ｃ)に示すように、レジスト膜２０５や第１の側壁絶縁膜１３３1をマスクとして、通常のイオン注入により、ソース領域１２１の形成予定領域にＮ型不純物イオンを注入し、高濃度のＮ型拡散層を形成する。
【００６０】
その後、本実施形態では、基板１０１上に、層間絶縁膜、コンタクトプラグ、ビアプラグ、配線層等が形成され、半導体装置が完成する。
【００６１】
本実施形態の半導体装置の製造方法には例えば、バンド間トンネリングの起こる領域を容易に広げることができる、側方拡散領域１２３を容易に形成できる、ゲート電極１３２の幅を容易に微細化できるなどの利点がある。
【００６２】
（４）トンネルトランジスタＴｒ同士の位置関係
次に、図５を参照し、基板１０１上におけるトンネルトランジスタＴｒ同士の位置関係について説明する。
【００６３】
図５は、本実施形態の半導体装置を構成する複数のトンネルトランジスタＴｒの断面を示した側方断面図である。
【００６４】
図５(ａ)には、トンネルトランジスタＴｒ同士が、素子分離絶縁膜１５１によって分離された構成例が占められている。図５(ａ)では、素子分離絶縁膜１５１間の基板１０１の上面に、段差が形成されており、個々の段差の段差側面Ｓ3にトンネルトランジスタＴｒが形成されている。
【００６５】
図５(ａ)に示す素子分離絶縁膜１５１は、ＳＴＩ（Shallow Trench Isolation）絶縁膜に相当する。また、これらの素子分離絶縁膜１５１間に挟まれた領域は、ＡＡ（Active Area）領域に相当する。図５(ａ)では、各ＡＡ領域に１個の段差が形成されている。
【００６６】
また、図５(ｂ)には、図５(ａ)の構成例から素子分離絶縁膜１５１を除去した構造の構成例が示されている。このような構造は、メサ方式と呼ばれる。図５(ｂ)では、素子分離溝の側壁面に側壁絶縁膜１５２が形成されている。
【００６７】
また、図５(ｃ)には、図５(ａ)と図５(ｂ)の構成例を組み合わせた構造の構成例が示されている。図５(ｃ)には、２つのトンネルトランジスタＴｒを互いに分離する素子分離絶縁膜１５１と、これらのトンネルトランジスタＴｒを、ゲート長方向に隣接する他のトンネルトランジスタＴｒから分離する素子分離溝及び側壁絶縁膜１５２が示されている。
【００６８】
なお、本実施形態の半導体装置は、図５(ａ)から(ｃ)のいずれの構成例を採用してもよいし、さらには、その他の構成例を採用してもよい。
【００６９】
また、図５(ａ)から(ｃ)では、２つの段差が鏡面対称な形状に加工されているが、これらの段差は、その他の形状に加工しても構わない。
【００７０】
また、図５(ａ)から(ｃ)では、作図の便宜上、ソース領域１２１、ドレイン領域１２２、側方拡散領域１２３の図示が省略されていることに留意されたい。
【００７１】
（５）第１実施形態の効果
最後に、図１を参照し、第１実施形態の効果について説明する。
【００７２】
以上のように、本実施形態では、基板１０１の上面に段差を形成し、その段差側面Ｓ3にゲート絶縁膜１３１とゲート電極１３２とを形成する。さらには、段差側面Ｓ3と第１導電型のソース領域１２１との間に、第２導電型の側方拡散領域１２３を形成する。これにより、本実施形態では、段差側面Ｓ3の側方におけるソース領域１２１と側方拡散領域１２３とのＰＮ接合面にて、バンド間トンネリングが誘起される構造のトンネルトランジスタＴｒが実現される。
【００７３】
よって、本実施形態によれば、段差側面Ｓ3の高さＴ1を高くすることで、バンド間トンネリングの起こる領域を増加させることが可能となる。さらには、いわゆるポケット領域等と比べて、バンド間トンネリングの起こるＰＮ接合面を容易に形成することが可能となる。さらには、側壁形成プロセスの応用により、ゲート電極１３２の幅を容易に微細化することが可能となる。
【００７４】
以下、第１実施形態の変形例である第２実施形態について、第１実施形態との相違点を中心に説明する。
【００７５】
（第２実施形態）
図６は、第２実施形態の半導体装置の構成を示す側方断面図である。
【００７６】
第１実施形態では、第１の側壁絶縁膜１３３1が、下敷絶縁膜１３４を介して第１上面Ｓ1上に形成されている（図１）。これに対し、第２実施形態では、第１の側壁絶縁膜１３３1が、第１上面Ｓ1上に直接形成されている（図６）。
【００７７】
第２実施形態は例えば、第１の側壁絶縁膜１３３1がシリコン酸化膜であり、第１の側壁絶縁膜１３３1とＰＮ接合面付近の基板１０１を直接接触させてもよい場合などに有効である。第２実施形態には、下敷絶縁膜１３４を形成する工程を省略できるという利点がある。
【００７８】
なお、第２実施形態の半導体装置は、図２から図４に示す製造方法において、下敷絶縁材層２０１を形成する工程（図２(ａ)）を省略することで製造可能である。
【００７９】
最後に、図６を参照し、第２実施形態の効果について説明する。
【００８０】
以上のように、本実施形態では、基板１０１の上面に段差を形成し、その段差側面Ｓ3にゲート絶縁膜１３１とゲート電極１３２とを形成する。さらには、段差側面Ｓ3と第１導電型のソース領域１２１との間に、第２導電型の側方拡散領域１２３を形成する。これにより、本実施形態では、段差側面Ｓ3の側方におけるソース領域１２１と側方拡散領域１２３とのＰＮ接合面にて、バンド間トンネリングが誘起される構造のトンネルトランジスタＴｒが実現される。第１実施形態と同様である。
【００８１】
よって、本実施形態によれば、段差側面Ｓ3の高さＴ1を高くすることで、バンド間トンネリングの起こる領域を増加させることが可能となる。さらには、いわゆるポケット領域等と比べて、バンド間トンネリングの起こるＰＮ接合面を容易に形成することが可能となる。さらには、側壁形成プロセスの応用により、ゲート電極１３２の幅を容易に微細化することが可能となる。
【００８２】
以上、本発明の具体的な態様の例を、第１及び第２実施形態により説明したが、本発明は、これらの実施形態に限定されるものではない。
【符号の説明】
【００８３】
１０１：基板、１１１：半導体基板、１１２：埋め込み絶縁膜、１１３：半導体層、
１２１：ソース領域、１２２：ドレイン領域、１２３：側方拡散領域、
１３１：ゲート絶縁膜、１３２：ゲート電極、１３３：側壁絶縁膜、
１３４：下敷絶縁膜、１４１：層間絶縁膜、１５１：素子分離絶縁膜、
１５２：側壁絶縁膜、２０１：下敷絶縁材層、２０２：ハードマスク層、
２０３：ゲート絶縁材層、２０４：ゲート電極材層、２０５：レジスト膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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