(57)【要約】【課題】入力クロックと出力クロックとの間の周波数誤差を吸収すること。【解決手段】データを蓄積するためのバッファと、第１のクロックに同期して入力されるデータを当該第１のクロックとは発生源が異なる第２のクロックに合わせて受信するデータ受信部と、前記データ受信部により受信されたデータを前記バッファに蓄積するデータ入力部と、所定のデータ量を単位として、前記バッファに蓄積されているデータ量に応じた出力間隔で前記バッファに蓄積されたデータを順次出力するデータ出力部と、を備える、データ入出力装置が提供される。【選択図】図７
2012138681.tif 000002
【特許請求の範囲】
【請求項１】
データを蓄積するためのバッファと、
第１のクロックに同期して入力されるデータを当該第１のクロックとは発生源が異なる第２のクロックに合わせて受信するデータ受信部と、
前記データ受信部により受信されたデータを前記バッファに蓄積するデータ入力部と、
所定のデータ量を単位として、前記バッファに蓄積されているデータ量に応じた出力間隔で前記バッファに蓄積されたデータを順次出力するデータ出力部と、
を備える、
データ入出力装置。
【請求項２】
前記データ出力部は、前記バッファに蓄積されているデータ量が第１の閾値Ｔｈ１より小さい場合に前記出力間隔を所定の出力間隔より長い所定の第１の出力間隔にし、前記バッファに蓄積されているデータ量が第２の閾値Ｔｈ２（Ｔｈ２＞Ｔｈ１）より大きい場合に前記出力間隔を前記所定の出力間隔より短い所定の第２の出力間隔にする、
請求項１に記載のデータ入出力装置。
【請求項３】
前記データ出力部は、前記バッファに蓄積されているデータ量を前記単位により管理し、前記バッファに蓄積されているデータ量がＮ１単位以下である場合に前記出力間隔を所定の出力間隔より長い所定の第１の出力間隔にし、前記バッファに蓄積されているデータ量がＮ２（Ｎ２＞Ｎ１）以上である場合に前記出力間隔を所定の出力間隔よりも短い所定の第２の出力間隔にする、
請求項１に記載のデータ入出力装置。
【請求項４】
前記データ受信部は、前記所定のデータ量を単位とするデータを順次受信し、
前記データ出力部は、各単位のデータが前記バッファに蓄積されたタイミングで当該データの出力を開始する、
請求項１に記載のデータ入出力装置。
【請求項５】
前記データは、表示用データであり、
前記所定のデータ量は、表示画面の１行分に対応するデータ量である、
請求項３に記載のデータ入出力装置。
【請求項６】
前記データ出力部により前記データが出力されないブランク期間の長さを示す制御信号を出力する制御信号出力部をさらに備える、
請求項５に記載のデータ入出力装置。
【請求項７】
前記データ受信部を有する第１のモジュールと、
前記バッファ、前記データ入力部、及び前記データ出力部を有し、所定の信号線により前記第１のモジュールと接続された第２のモジュールと、
により構成され、
前記第１のモジュールは、
前記データ受信部により受信されたデータをシリアル化してシリアルデータを生成するシリアルデータ生成部と、
前記所定の信号線を通じて前記シリアルデータを送信するシリアルデータ送信部と、
をさらに有し、
前記第２のモジュールは、
前記所定の信号線を通じて送信されたシリアルデータを受信するシリアルデータ受信部と、
前記シリアルデータ受信部により受信されたシリアルデータをパラレル化するパラレルデータ生成部と、
をさらに有し、
前記データ入力部は、前記データ受信部により受信されたデータとして、前記パラレルデータ生成部によりパラレル化されたデータを前記バッファに蓄積する、
請求項１に記載のデータ入出力装置。
【請求項８】
前記データは、表示用データであり、
前記第１のモジュールは、
前記第１のクロックに同期してデータを入力する演算処理部と、
前記第２のクロックを生成するクロック生成部と、
をさらに有し、
前記第２のモジュールは、前記データに基づいて画像を表示する表示部をさらに有し、
前記データ受信部は、前記演算処理部から前記第１のクロックに同期して入力されるデータを前記クロック生成部により生成された第２のクロックに合わせて受信し、
前記データ出力部は、前記表示部にデータを出力する、
請求項７に記載のデータ入出力装置。
【請求項９】
前記第１のクロックに同期してデータを入力する演算処理部と、
前記第２のクロックを生成するクロック生成部と、
前記演算処理部から前記第１のクロックに同期して入力されるデータを前記クロック生成部により生成された第２のクロックに合わせて受信するデータ受信部と、
前記データ受信部により受信されたデータを前記バッファに蓄積するデータ入力部と、
所定のデータ量を単位として、前記バッファに蓄積されているデータ量に応じた出力間隔で前記バッファに蓄積されたデータを順次出力するデータ出力部と、
前記データ出力部により出力されたデータに基づいて画像を表示する表示部と、
を備える、
情報処理装置。
【請求項１０】
データを蓄積するためのバッファを有するデータ入出力装置が、
第１のクロックに同期して入力されるデータを当該第１のクロックとは発生源が異なる第２のクロックに合わせて受信するデータ受信ステップと、
前記データ受信ステップで受信されたデータを前記バッファに蓄積するデータ入力ステップと、
所定のデータ量を単位として、前記バッファに蓄積されているデータ量に応じた出力間隔で前記バッファに蓄積されたデータを順次出力するデータ出力ステップと、
を含む、
データ入出力方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、データ入出力装置、情報処理装置、及びデータ入出力方法に関する。
【背景技術】
【０００２】
携帯電話やノートＰＣなどの携帯機器は、ユーザが操作するための操作手段が搭載された本体部分と、ＬＣＤなどの表示装置が搭載された表示部分とで構成されていることが多い。また、本体部分と表示部分とを接続するヒンジ部分には可動部材が用いられている。通常、このヒンジ部分には電力線や信号線が通っている。そのため、ヒンジ部分の変形に応じてヒンジ部分を通る配線に劣化が生じる。そこで、ヒンジ部分が変形した際に、ヒンジ部分を通る配線に劣化が生じないようにする工夫が求められている。なお、上記のＬＣＤは、Ｌｉｑｕｉｄ  Ｃｒｙｓｔａｌ  Ｄｉｓｐｌａｙの略である。
【０００３】
ヒンジ部分を通る配線に生じる劣化を抑制するには、まず、ヒンジ部分を通る配線の本数を減らすことが重要になる。これまで、本体部分から表示部分へのデータ伝送には、パラレル伝送方式が多く用いられてきた。パラレル伝送方式を適用する場合、表示装置に表示される画像データを伝送するのに、数十本以上の信号線をヒンジ部分に配線することが求められる。そのため、ヒンジ部分の変形に伴って信号線に捻れが生じ、電力線や信号線が断線する危険があった。そこで、パラレル伝送方式に代えて、シリアル伝送方式をヒンジ部分のデータ伝送に適用する方法が考案された。
【０００４】
シリアル伝送方式の場合、データは符号化されてから伝送される。その際、符号化方式としては、例えば、ＮＲＺ（Ｎｏｎ  Ｒｅｔｕｒｎ  ｔｏ  Ｚｅｒｏ）符号方式やマンチェスター符号方式、或いは、ＡＭＩ（Ａｌｔｅｒｎａｔｅ  Ｍａｒｋ  Ｉｎｖｅｒｓｉｏｎ）符号方式等が用いられる。例えば、下記の特許文献１には、バイポーラ符号の代表例であるＡＭＩ符号を利用してデータ伝送する技術が開示されている。また、同文献には、データクロックを信号レベルの中間値で表現して伝送し、受信側で信号レベルに基づいてデータクロックを再生する技術が開示されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平３−１０９８４３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
上記のように、シリアル伝送方式を適用すると、ヒンジ部分の変形自由度が増し、携帯機器のデザイン性を向上させることが可能になる。また、配線の本数が少なくなり、捻れなどに対する耐性が高まることから、ヒンジ部分を通る配線の信頼度が向上する。しかしながら、シリアル伝送方式の場合、パラレル伝送方式に比べて１クロック当たりに伝送されるデータの量が減るため、同じデータ伝送速度を得るには高速なクロックを用いる必要がある。特に、最近の携帯端末に搭載されるＬＣＤは解像度が高いため、ＬＣＤに表示される画像データをシリアル伝送するには非常に高速なクロックを用いる必要がある。
【０００７】
シリアル伝送に利用するクロックは、シリアライザ側において基準クロックを逓倍することにより生成される。一方、デシリアライザ側では、シリアル伝送に利用するクロックを分周することにより、データの出力に利用されるクロックを生成する。デシリアライザ側で生成されるクロックは、シリアライザにデータを入力する際に利用されたクロックと一致している必要がある。しかし、これらのクロックは互いに発生源が異なるため、どうしても両者の間に誤差が生じてしまう。その結果、デシリアライザ側で正しくデータを再生できなくなることがある。
【０００８】
そこで、本発明は、上記問題に鑑みてなされたものであり、本発明の目的とするところは、入力クロックと出力クロックとの間の周波数誤差を吸収することが可能な、新規かつ改良されたデータ入出力装置、情報処理装置、及びデータ入出力方法を提供することにある。
【課題を解決するための手段】
【０００９】
上記課題を解決するために、本発明のある観点によれば、データを蓄積するためのバッファと、第１のクロックに同期して入力されるデータを当該第１のクロックとは発生源が異なる第２のクロックに合わせて受信するデータ受信部と、前記データ受信部により受信されたデータを前記バッファに蓄積するデータ入力部と、所定のデータ量を単位として、前記バッファに蓄積されているデータ量に応じた出力間隔で前記バッファに蓄積されたデータを順次出力するデータ出力部と、を備える、データ入出力装置が提供される。
【００１０】
また、前記データ出力部は、前記バッファに蓄積されているデータ量が第１の閾値Ｔｈ１より小さい場合に前記出力間隔を所定の出力間隔より長い所定の第１の出力間隔にし、前記バッファに蓄積されているデータ量が第２の閾値Ｔｈ２（Ｔｈ２＞Ｔｈ１）より大きい場合に前記出力間隔を前記所定の出力間隔より短い所定の第２の出力間隔にする、ように構成されていてもよい。
【００１１】
また、前記データ出力部は、前記バッファに蓄積されているデータ量を前記単位により管理し、前記バッファに蓄積されているデータ量がＮ１単位以下である場合に前記出力間隔を所定の出力間隔より長い所定の第１の出力間隔にし、前記バッファに蓄積されているデータ量がＮ２（Ｎ２＞Ｎ１）以上である場合に前記出力間隔を所定の出力間隔よりも短い所定の第２の出力間隔にする、ように構成されていてもよい。
【００１２】
また、前記データ受信部は、前記所定のデータ量を単位とするデータを順次受信するように構成されていてもよい。さらに、前記データ出力部は、各単位のデータが前記バッファに蓄積されたタイミングで当該データの出力を開始するように構成されていてもよい。
【００１３】
また、前記データは、表示用データであってもよい。この場合、前記所定のデータ量は、表示画面の１行分に対応するデータ量である。
【００１４】
また、上記のデータ入出力装置は、前記データ出力部により前記データが出力されないブランク期間の長さを示す制御信号を出力する制御信号出力部をさらに備えていてもよい。
【００１５】
また、上記のデータ入出力装置は、前記データ受信部を有する第１のモジュールと、前記バッファ、前記データ入力部、及び前記データ出力部を有し、所定の信号線により前記第１のモジュールと接続された第２のモジュールと、により構成されていてもよい。この場合、前記第１のモジュールは、前記データ受信部により受信されたデータをシリアル化してシリアルデータを生成するシリアルデータ生成部と、前記所定の信号線を通じて前記シリアルデータを送信するシリアルデータ送信部と、をさらに有する。また、前記第２のモジュールは、前記所定の信号線を通じて送信されたシリアルデータを受信するシリアルデータ受信部と、前記シリアルデータ受信部により受信されたシリアルデータをパラレル化するパラレルデータ生成部と、をさらに有する。また、前記データ入力部は、前記データ受信部により受信されたデータとして、前記パラレルデータ生成部によりパラレル化されたデータを前記バッファに蓄積する。
【００１６】
また、前記データは、表示用データであってもよい。さらに、前記第１のモジュールは、前記第１のクロックに同期してデータを入力する演算処理部と、前記第２のクロックを生成するクロック生成部と、をさらに有していてもよい。そして、前記第２のモジュールは、前記データに基づいて画像を表示する表示部をさらに有していてもよい。この場合、前記データ受信部は、前記演算処理部から前記第１のクロックに同期して入力されるデータを前記クロック生成部により生成された第２のクロックに合わせて受信する。また、前記データ出力部は、前記表示部にデータを出力する。
【００１７】
また、上記課題を解決するために、本発明の別の観点によれば、前記第１のクロックに同期してデータを入力する演算処理部と、前記第２のクロックを生成するクロック生成部と、前記演算処理部から前記第１のクロックに同期して入力されるデータを前記クロック生成部により生成された第２のクロックに合わせて受信するデータ受信部と、前記データ受信部により受信されたデータを前記バッファに蓄積するデータ入力部と、所定のデータ量を単位として、前記バッファに蓄積されているデータ量に応じた出力間隔で前記バッファに蓄積されたデータを順次出力するデータ出力部と、前記データ出力部により出力されたデータに基づいて画像を表示する表示部と、を備える、情報処理装置が提供される。
【００１８】
また、上記課題を解決するために、本発明の別の観点によれば、データを蓄積するためのバッファを有するデータ入出力装置が、第１のクロックに同期して入力されるデータを当該第１のクロックとは発生源が異なる第２のクロックに合わせて受信するデータ受信ステップと、前記データ受信ステップで受信されたデータを前記バッファに蓄積するデータ入力ステップと、所定のデータ量を単位として、前記バッファに蓄積されているデータ量に応じた出力間隔で前記バッファに蓄積されたデータを順次出力するデータ出力ステップと、を含む、データ入出力方法が提供される。
【発明の効果】
【００１９】
以上説明したように本発明によれば、入力クロックと出力クロックとの間の周波数誤差を吸収することが可能になる。その結果、安価な発振器で十分な精度が得られるようになり、装置の製造コストや設計コストなどを抑えることが可能になる。
【図面の簡単な説明】
【００２０】
【図１】パラレル伝送方式を採用した携帯端末の構成例を示す説明図である。
【図２】シリアル伝送方式を採用した携帯端末の構成例を示す説明図である。
【図３】シリアル伝送方式による伝送方法の一例を示す説明図である。
【図４】デシリアライザから出力されるイネーブル信号、データ信号、ピクセルクロックの構成について説明するための説明図である。
【図５】シリアライザに入力されるクロック、シリアル伝送に用いるクロック、デシリアライザから出力されるクロックの構成について説明するための説明図である。
【図６】本発明の一実施形態に係るデータ伝送方法の一例を示す説明図である。
【図７】本実施形態に係るシリアライザ及びデシリアライザの構成を示す説明図である。
【図８】本実施形態に係るブランク期間の調整方法について説明するための説明図である。
【図９】本実施形態に係るブランク期間の調整方法について説明するための説明図である。
【図１０】本実施形態に係るバッファリング方法について説明するための説明図である。
【発明を実施するための形態】
【００２１】
以下に添付図面を参照しながら、本発明の好適な実施の形態について詳細に説明する。なお、本明細書及び図面において、実質的に同一の機能構成を有する構成要素については、同一の符号を付することにより重複説明を省略する。
【００２２】
［説明の流れについて］
ここで、以下に記載する本発明の実施形態に関する説明の流れについて簡単に述べる。まず、図１を参照しながら、パラレル伝送方式を採用した携帯端末１００の装置構成について簡単に説明する。次いで、図２を参照しながら、シリアル伝送方式を採用した携帯端末１３０の装置構成について簡単に説明する。この中で、図３を参照しながら、シリアル伝送方式によるデータ伝送方法について説明を補足する。
【００２３】
次いで、図４を参照しながら、デシリアライザ１７０から出力され、液晶部１０４に入力されるイネーブル信号、データ信号、ピクセルクロックの構成について説明する。次いで、図５を参照しながら、シリアライザ１５０に入力されるクロック、シリアル伝送に用いるクロック、デシリアライザ１７０から出力されるクロックの構成について説明する。次いで、図６を参照しながら、本実施形態に係るデータ伝送方法について説明する。
【００２４】
次いで、図７を参照しながら、本実施形態に係るシリアライザ１５０及びデシリアライザ１７０の機能構成について説明する。次いで、図８及び図９を参照しながら、本実施形態に係るブランク期間の調整方法について説明する。次いで、図１０を参照しながら、本実施形態に係るバッファリング方法について説明する。最後に、同実施形態の技術的思想について纏め、当該技術的思想から得られる作用効果について簡単に説明する。
【００２５】
（説明項目）
１：はじめに
１−１：パラレル伝送方式を採用した携帯端末１００の装置構成
１−２：シリアル伝送方式を採用した携帯端末１３０の装置構成
２：実施形態
２−１：データ伝送方法
２−１−１：各種信号の構成
２−１−２：クロックの流れ
２−１−３：データの流れ
２−２：機能構成
２−２−１：シリアライザ１５０の構成
２−２−２：デシリアライザ１７０の構成
２−３：ブランク期間の調整方法
２−４：（変形例）１行バッファリング方法
３：まとめ
【００２６】
＜１：はじめに＞
はじめに、これまで機器内のデータ伝送方式として多く利用されてきたパラレル伝送方式と、これから多く利用されつつあるシリアル伝送方式の概要について、それぞれの方式を採用した携帯端末１００、１３０の装置構成を例に挙げて簡単に説明する。
【００２７】
［１−１：パラレル伝送方式を採用した携帯端末１００の装置構成］
まず、図１を参照しながら、パラレル伝送方式を採用した携帯端末１００の装置構成について簡単に説明する。図１は、パラレル伝送方式を採用した携帯端末１００の装置構成の一例を示す説明図である。図１には、携帯端末１００の一例として携帯電話が模式的に描画されている。しかし、以下で説明する技術の適用範囲は携帯電話に限定されない。例えば、ノートＰＣ等の情報処理装置や各種の携帯型電子機器にも適用可能である。
【００２８】
図１に示すように、携帯端末１００は、主に、表示部１０２と、液晶部１０４（ＬＣＤ）と、接続部１０６と、操作部１０８と、ベースバンドプロセッサ１１０（ＢＢＰ）と、パラレル信号線路１１２と、により構成される。但し、ＬＣＤは、Ｌｉｑｕｉｄ  Ｃｒｙｓｔａｌ  Ｄｉｓｐｌａｙの略である。なお、表示部１０２を表示側、操作部１０８を本体側と呼ぶ場合がある。なお、ここでは説明の都合上、パラレル信号線路１１２を介して映像信号が伝送されるケースを例に挙げる。もちろん、パラレル信号線路１１２を介して伝送される信号の種類はこれに限定されず、例えば、制御信号や音声信号等もある。
【００２９】
図１に示すように、表示部１０２には、液晶部１０４が設けられている。まず、液晶部１０４には、パラレル信号線路１１２を介して伝送された映像信号が入力される。そして、液晶部１０４は、入力された映像信号に基づいて映像を表示する。また、接続部１０６は、表示部１０２と操作部１０８とを接続する部材である。この接続部１０６を形成する接続部材は、例えば、表示部１０２をＺ−Ｙ平面内で１８０度回転できる構造を有する。また、この接続部材は、Ｘ−Ｚ平面内で表示部１０２が回転可能に形成されていてもよい。この場合、携帯端末１００は折り畳みできる構造になる。なお、この接続部材は、自由な方向に表示部１０２を可動にする構造を有していてもよい。
【００３０】
ベースバンドプロセッサ１１０は、携帯端末１００の通信制御、及びアプリケーションの実行機能を提供する演算処理部である。ベースバンドプロセッサ１１０から出力されるパラレル信号は、パラレル信号線路１１２を通じて表示部１０２の液晶部１０４に伝送される。パラレル信号線路１１２には、多数の信号線が配線されている。例えば、携帯電話の場合、この信号線数ｎは５０本程度である。また、映像信号の伝送速度は、液晶部１０４の解像度がＱＶＧＡの場合、１３０Ｍｂｐｓ程度となる。そして、パラレル信号線路１１２は、接続部１０６を通るように配線されている。
【００３１】
つまり、接続部１０６には、パラレル信号線路１１２を形成する多数の信号線が配線されている。上記のように、接続部１０６の可動範囲を広げると、その動きによりパラレル信号線路１１２に損傷が発生する危険性が高まる。そのため、パラレル信号線路１１２の信頼性が損なわれてしまう。一方で、パラレル信号線路１１２の信頼性を維持しようとすると、接続部１０６の可動範囲が制約され、携帯端末１００のデザイン性や機能性が低下してしまう。こうした理由から、接続部１０６を形成する可動部材の自由度及びパラレル信号線路１１２の信頼性を向上させる仕組みが求められている。そこで考案されたのが、後述するシリアル伝送方式である。
【００３２】
以上、パラレル伝送方式を採用した携帯端末１００の装置構成について説明した。
【００３３】
［１−２：シリアル伝送方式を採用した携帯端末１３０の装置構成］
次に、図２を参照しながら、シリアル伝送方式を採用した携帯端末１３０の装置構成について簡単に説明する。図２は、シリアル伝送方式を採用した携帯端末１３０の装置構成の一例を示す説明図である。
【００３４】
なお、図２には、携帯端末１３０の一例として携帯電話が模式的に描画されている。しかし、以下で説明する技術の適用範囲は携帯電話に限定されない。例えば、ノートＰＣ等の情報処理装置や各種の携帯型電子機器にも適用可能である。また、パラレル伝送方式を採用した携帯端末１００と実質的に同一の機能を有する構成要素については、同一の符号を付することにより詳細な説明を省略する。
【００３５】
図２に示すように、携帯端末１３０は、主に、表示部１０２と、液晶部１０４（ＬＣＤ）と、接続部１０６と、操作部１０８とを有する。さらに、携帯端末１３０は、ベースバンドプロセッサ１１０（ＢＢＰ）と、パラレル信号線路１３２、１３６と、シリアル信号線路１３４と、シリアライザ１５０と、デシリアライザ１７０とを有する。
【００３６】
携帯端末１３０は、上記の携帯端末１００とは異なり、接続部１０６に配線されたシリアル信号線路１３４を通じてシリアル伝送方式により映像信号を伝送している。そのため、操作部１０８には、ベースバンドプロセッサ１１０から出力されたパラレル信号をシリアル化するためのシリアライザ１５０が設けられている。一方、表示部１０２には、シリアル信号線路１３４を通じて伝送されるシリアル信号をパラレル化するためのデシリアライザ１７０が設けられている。
【００３７】
シリアライザ１５０は、ベースバンドプロセッサ１１０から出力され、かつ、パラレル信号線路１３２を介して入力されたパラレル信号をシリアル信号に変換する。例えば、図３に示すように、パラレル信号用クロック（Ｐ−ＣＬＫ）に同期して信号Ａ、信号Ｂ、信号Ｃ、信号Ｄが並列にシリアライザ１５０に入力される。
【００３８】
但し、信号Ａには、データＡ１（ｄａｔａ  Ａ１）、データＡ２（ｄａｔａ  Ａ２）が含まれるものとする。また、信号Ｂには、データＢ１（ｄａｔａ  Ｂ１）、データＢ２（ｄａｔａ  Ｂ２）が含まれるものとする。さらに、信号Ｃには、データＣ１（ｄａｔａ  Ｃ１）、データＣ２（ｄａｔａ  Ｃ２）が含まれるものとする。そして、信号Ｄには、データＤ１（ｄａｔａ  Ｄ１）、データＤ２（ｄａｔａ  Ｄ２）が含まれるものとする。
【００３９】
シリアライザ１５０は、信号Ａ、信号Ｂ、信号Ｃ、信号Ｄに含まれるデータＡ１、Ａ２、Ｂ１、Ｂ２、Ｃ１、Ｃ２、Ｄ１、Ｄ２を直列に合成し、パラレル信号の４倍の周波数を持つシリアル信号用クロック（Ｃｌｏｃｋ）に同期した合成信号を生成する。この合成信号が、シリアル信号である。シリアライザ１５０により得られたシリアル信号は、シリアル信号線路１３４を通じてデシリアライザ１７０に入力される。
【００４０】
シリアル信号が入力されると、デシリアライザ１７０は、入力されたシリアル信号から各データを分離してパラレル信号を復元する。そして、デシリアライザ１７０は、パラレル信号線路１３６を通じてパラレル信号を液晶部１０４に入力する。なお、シリアル信号線路１３４には、信号Ａ、信号Ｂ、信号Ｃ、信号Ｄ等を合成して得られるシリアル信号（データ信号）と共に、クロックが伝送されてもよい。また、シリアル信号は、ＬＶＤＳ（Ｌｏｗ  Ｖｏｌｔａｇｅ  Ｄｉｆｆｅｒｅｎｔｉａｌ  Ｓｉｇｎａｌ）等の差動信号を用いた伝送方式で伝送されるようにしてもよい。
【００４１】
このように、シリアル伝送方式を採用することで、シリアル信号線路１３４の配線数ｋは、図１の携帯端末１００が有するパラレル信号線路１１２の配線数ｎよりも大幅に少ない数（１≦ｋ≪ｎ）にすることができる。例えば、配線数ｋは、高々数本程度にまで削減することができる。その結果、シリアル信号線路１３４が配線される接続部１０６の可動範囲に関する自由度を、パラレル信号線路１１２が配線される接続部１０６に比べて非常に大きくすることが可能になる。また、シリアル信号線路１３４の信頼性も向上する。
【００４２】
以上、シリアル伝送方式を採用した携帯端末１３０の装置構成について説明した。
【００４３】
＜２：実施形態＞
本発明の一実施形態について説明する。本実施形態は、ベースバンドプロセッサ１１０からデータを出力する際に用いるクロックと、液晶部１０４にデータを入力する際に用いるクロックとの間の周波数誤差を吸収する技術に関する。
【００４４】
［２−１：データ伝送方法］
以下、液晶部１０４に入力される信号の構成、ベースバンドプロセッサ１１０から液晶部１０４へと至る経路上を流れるクロックの構成及びデータの構成について説明する。
【００４５】
（２−１−１：各種信号の構成）
図４に示すように、液晶部１０４には、イネーブル信号、データ信号、及びピクセルクロックが入力される。このピクセルクロックは、液晶部１０４に常時入力される基準クロックである。また、データ信号は、このピクセルクロックに同期して液晶部１０４に入力される。但し、このデータ信号は、イネーブル信号がアクティブ状態（図４の例ではＨｉｇｈレベルの状態）の期間（以下、有効データ期間）だけ液晶部１０４に入力される。つまり、イネーブル信号が非アクティブ状態（図４の例ではＬｏｗレベルの状態）の期間（以下、ブランク期間）、データ信号は、液晶部１０４に入力されない。
【００４６】
通常、連続してイネーブル信号がアクティブ状態となっている１期間（１回の有効データ期間）に１行分の画面データが入力される。また、所定数の有効データ期間が繰り返されることにより、１画面分の画面データが液晶部１０４へと入力される。また、イネーブル信号、データ信号、及びピクセルクロックは、常時、シリアライザ１５０に入力される。シリアライザ１５０は、デシリアライザ１７０に対し、有効データ期間に対応するデータ信号をシリアル化して伝送する。
【００４７】
デシリアライザ１７０は、シリアライザ１５０から受信したデータ信号をパラレル化する。また、デシリアライザ１７０は、シリアライザ１５０から受信した信号に基づいてピクセルクロック及びイネーブル信号を生成する。このようにしてシリアライザ１５０からデシリアライザ１７０へと伝送されたイネーブル信号、データ信号、及びピクセルクロックは液晶部１０４に入力される。
【００４８】
（２−１−２：クロックの流れ）
ここで、図５を参照しながら、データ信号の出力に用いるクロックと、データ信号のシリアル伝送に用いるクロックとの関係について説明する。例えば、ベースバンドプロセッサ１１０から１６ＭＨｚのピクセルクロックに同期して４つのデータ信号が出力されるものとする。つまり、データ信号は、１６ＭＨｚ×４ｂｉｔ＝６４Ｍｂｐｓの速さでシリアライザ１５０に入力される。
【００４９】
また、シリアライザ１５０には、図５に示すように、発振器１９０から２０ＭＨｚのクロックが入力されているものとする。この場合、シリアライザ１５０は、発振器１９０から入力された２０ＭＨｚのクロックに合わせてデータ信号を受け取る。また、シリアライザ１５０は、例えば、発振器１９０から入力された２０ＭＨｚのクロックを４倍の周波数に逓倍して８０ＭＨｚのクロックを生成する。
【００５０】
さらに、シリアライザ１５０は、４つのデータ信号をシリアル化してシリアル信号を生成する。そして、シリアライザ１５０は、生成した８０ＭＨｚのクロックを用いてシリアル信号をデシリアライザ１７０へと伝送する。一方、デシリアライザ１７０は、シリアライザ１５０から受信したシリアル信号に基づいて８０ＭＨｚのクロックを再生する。また、デシリアライザ１７０は、８０ＭＨｚのクロックを１／５に分周して１６ＭＨｚのクロックを生成する。さらに、デシリアライザ１７０は、シリアル信号をパラレル化して４つのデータ信号を再生する。そして、デシリアライザ１７０は、生成した１６ＭＨｚのクロックに合わせて４つのデータ信号を液晶部１０４に入力する。
【００５１】
このように、シリアル伝送に用いるクロックは、発振器１９０により生成されたクロックを逓倍することにより生成される。また、液晶部１０４に対してデータ信号を入力する際に用いるクロックは、シリアル伝送に用いるクロックを分周して生成される。一方、ベースバンドプロセッサ１１０からデータ信号を出力する際に用いるクロックは、ベースバンドプロセッサ１１０により生成されたものである。つまり、データ信号の出力に用いたクロック（以下、出力クロック）と、液晶部１０４に対するデータ信号の入力に用いたクロック（以下、入力クロック）とは発生源が異なる。
【００５２】
図５の例では、出力クロックが１６ＭＨｚ、シリアル信号の伝送に用いたクロックが８０ＭＨｚ、入力クロックが８０ＭＨｚ／５＝１６ＭＨｚであり、入力クロックと出力クロックとが一致している。しかし、ベースバンドプロセッサ１１０から出力されるクロックが正確に１６ＭＨｚでない場合や、発振器１９０から出力されるクロックが正確に２０ＭＨｚでない場合、入力クロックと出力クロックとが乖離してしまう。入力クロックと出力クロックとが乖離すると、本来データが出力されるべき期間にデータが出力されなかったり、出力すべきデータの取りこぼしが発生したりしてしまう。本実施形態は、このような問題が発生しないようにする技術を提供するものである。
【００５３】
（２−１−３：データの流れ）
ここで、図６を参照しながら、シリアライザ１５０及びデシリアライザ１７０によるデータ信号の伝送方法について、より詳細に説明する。
【００５４】
図６に示すように、データ信号は、例えば、１６ＭＨｚのピクセルクロックに合わせてシリアライザ１５０に入力される。このとき、シリアライザ１５０には、４つのデータ信号（信号Ａ、信号Ｂ、信号Ｃ、信号Ｄ）がパラレルに入力される。４つのデータ信号が入力されると、シリアライザ１５０は、発振器１９０から入力された２０ＭＨｚのクロックを４逓倍して生成した８０ＭＨｚのクロックに合わせてデータ信号をシリアル伝送する。このとき、図６に示すように、５クロックに１クロックは空き領域となる。一方、デシリアライザ１７０は、８０ＭＨｚのクロックを１／５に分周して１６ＭＨｚのクロックを生成し、そのクロックに合わせて４つのデータ信号をパラレルに出力する。
【００５５】
図６の例では、シリアライザ１５０に４つのデータ信号を入力する際に用いるクロックの周波数が１６ＭＨｚ、発振器１９０から入力されるクロックの周波数が２０ＭＨｚであるため、１６ＭＨｚ×５＝２０ＭＨｚ×４＝８０ＭＨｚとなり、正しくデータが伝送される。但し、この周波数の関係が成り立つのは、シリアライザ１５０に４つのデータ信号を入力する際に用いるクロックの周波数が正確に１６ＭＨｚであること、及び、発振器１９０からシリアライザ１５０に入力されるクロックの周波数が正確に２０ＭＨｚであることが前提となる。
【００５６】
しかし、正確に所定周波数のクロックを出力可能な発振器は高価である。そのため、通常は、おおよそ所定周波数のクロックを出力する発振器が用いられる。このような安価な発振器は、例えば、１６．０ＭＨｚのクロックを出力すべきところ、１６．１ＭＨｚのクロックを出力したり、１５．９ＭＨｚのクロックを出力したりしてしまう。同様に、安価な発振器は、２０．０ＭＨｚのクロックを出力すべきところ、２０．１ＭＨｚのクロックを出力したり、１９．９ＭＨｚのクロックを出力したりしてしまう。
【００５７】
例えば、発振器１９０からシリアライザ１５０に２０．０ＭＨｚのクロックが入力され、ベースバンドプロセッサ１１０からシリアライザ１５０に１６．１ＭＨｚのクロックが入力されたとしよう。この場合、ベースバンドプロセッサ１１０からシリアライザ１５０に入力されるクロック（１６．１ＭＨｚ）は、デシリアライザ１７０から液晶部１０４に入力されるクロック（２０．０ＭＨｚ×４／５＝１６．０ＭＨｚ）を上回ってしまう（オーバーフロー）。つまり、デシリアライザ１７０から液晶部１０４へとデータが出力される速度よりも、デシリアライザ１７０にデータが入力される速度の方が速い。この場合、液晶部１０４へと出力されないデータが生じてしまう（データの取りこぼし）。
【００５８】
逆に、発振器１９０からシリアライザ１５０に２０．０ＭＨｚのクロックが入力され、ベースバンドプロセッサ１１０からシリアライザ１５０に１５．９ＭＨｚのクロックが入力されたとしよう。この場合、ベースバンドプロセッサ１１０からシリアライザ１５０に入力されたクロック（１５．９ＭＨｚ）は、デシリアライザ１７０から液晶部１０４に入力されるクロック（１６．０ＭＨｚ）を下回ってしまう（アンダーフロー）。つまり、デシリアライザ１７０から液晶部１０４へとデータが出力される速度よりも、デシリアライザ１７０にデータが入力される速度の方が遅い。この場合、液晶部１０４へと出力すべきデータがない期間が生じてしまう。
【００５９】
本実施形態は、上記のオーバーフローやアンダーフローが発生したとしても、入力データの取りこぼしや出力すべきデータがない期間の発生を回避する方法に関する。
【００６０】
［２−２：機能構成］
ここで、図７を参照しながら、本実施形態に係るシリアライザ１５０及びデシリアライザ１７０の機能構成について説明する。図７は、本実施形態に係るシリアライザ１５０及びデシリアライザ１７０の機能構成について説明するための説明図である。
【００６１】
（２−２−１：シリアライザ１５０の構成）
まず、シリアライザ１５０の機能構成について説明する。
【００６２】
以下の説明において、シリアライザ１５０には、ベースバンドプロセッサ１１０からデータ信号（ｄａｔａ）及び１５．８ＭＨｚのクロック（ｃｌｏｃｋ；以下、入力クロック）が入力されるものとする。但し、データ信号及び入力クロックは、図４に記載のタイミングで入力される。また、シリアライザ１５０には、発振器１９０から２０ＭＨｚのクロック（以下、基準クロック）が入力されるものとする。さらに、シリアライザ１５０からデシリアライザ１７０へのシリアル伝送には、８０ＭＨｚのクロック（以下、伝送クロック）が用いられるものとする。
【００６３】
図７に示すように、シリアライザ１５０は、主に、フレーム生成部１５１と、逓倍器１５２と、シリアルデータ生成部１５３とにより構成される。なお、各構成要素は、基準クロックを利用して動作する。
【００６４】
ベースバンドプロセッサ１１０からシリアライザ１５０に１行分の画面データに相当するデータ信号が入力されると、フレーム生成部１５１は、入力されたデータ信号をバッファリングする。また、逓倍器１５２は、発振器１９０から入力された基準クロックを４逓倍して８０ＭＨｚの伝送クロックを生成する。この伝送クロックは、シリアルデータ生成部１５３に入力される。シリアルデータ生成部１５３は、フレーム生成部１５１にてバッファリングされていたデータ信号をシリアル化してシリアル信号を生成する。そして、シリアルデータ生成部１５３は、８０ＭＨｚの伝送クロックに合わせてシリアル信号をデシリアライザ１７０に伝送する。
【００６５】
以上、シリアライザ１５０の機能構成について説明した。
【００６６】
（２−２−２：デシリアライザ１７０の構成）
次に、デシリアライザ１７０の機能構成について説明する。
【００６７】
図７に示すように、デシリアライザ１７０は、主に、分周器１７１と、パラレルデータ生成部１７２と、バッファ管理部１７３と、バッファ１７４（記憶手段）と、データ再生部１７５とにより構成される。
【００６８】
シリアライザ１５０からシリアル信号を受信すると、分周器１７１は、シリアル信号から得られる伝送クロックを１／５に分周して１６ＭＨｚのクロック（以下、再生クロック）を生成する。この再生クロックは、デシリアライザ１７０の各構成要素に入力される。また、パラレルデータ生成部１７２は、シリアル信号をパラレル化してデータ信号を再生する。このデータ信号は、バッファ管理部１７３に入力される。データ信号が入力されると、バッファ管理部１７３は、入力されたデータ信号をバッファ１７４に格納する。そして、バッファ管理部１７３は、所定のタイミングでバッファ１７４からデータ信号を読み出してデータ再生部１７５に入力する。
【００６９】
このとき、バッファ管理部１７３は、１行分の画面データに相当するデータ信号を１つの単位として、１単位ずつデータ信号をデータ再生部１７５に入力する。また、バッファ管理部１７３は、データ信号の読み出し間隔を示す制御信号をデータ再生部１７５に入力する。なお、データ信号の読み出し間隔は、画面データのブランク期間に相当する。つまり、この制御信号は、ブランク期間の長さ（例えば、再生クロックのクロック数で表現される。）を示す信号である。データ信号及び制御信号が入力されると、データ再生部１７５は、入力されたデータ信号を再生クロックに合わせて液晶部１０４に入力する。このとき、データ再生部１７５は、制御信号が示すブランク期間を考慮してデータ信号の入力タイミングを調整する。
【００７０】
以上、デシリアライザ１７０の機能構成について説明した。
【００７１】
［２−３：ブランク期間の調整方法］
ここで、図８及び図９を参照しながら、データ信号のバッファリング方法について、より詳細に説明する。特に、バッファ管理部１７３に入力されるデータ信号の入力速度に応じてバッファ１７４からデータ信号を出力するタイミングを調整する方法について説明する。なお、ここで説明するタイミングの調整は、画面データのブランク期間を調整することに相当する。
【００７２】
（ブランク期間を長くする例）
まず、図８を参照する。図８には、バッファ管理部１７３に入力されるデータ信号（行Ａ、行Ｂ、…、行Ｈ、…の画面データに対応するデータ信号）、バッファ１７４に格納されたデータ信号、バッファ１７４から出力されたデータ信号、ブランク期間（データ信号の出力間隔）のタイミングチャートが示されている。なお、図８の例は、入力クロックよりも出力クロックの方が高速なアンダーフローのケースを示したものである。
【００７３】
行Ａ、行Ｂ、…、行Ｈ、…の画面データに対応するデータ信号が入力されると、バッファ管理部１７３は、バッファ１７４にデータ信号を順次格納する。そして、所定数（図８の例では３行分）のデータ信号がバッファ１７４に蓄積された後、バッファ管理部１７３は、バッファ１７４に格納されたデータ信号を順次出力する。このとき、バッファ管理部１７３は、所定の間隔（図８の例ではＴ１、Ｔ２）でバッファ１７４からデータ信号を読み出してデータ再生部１７５に出力する。
【００７４】
例えば、バッファ管理部１７３は、３行分のデータ信号がバッファ１７４に蓄積されると、バッファ１７４に格納した順番に、先頭からデータ信号を出力する。図８の例では、行Ａ、行Ｂ、行Ｃのデータ信号をバッファ１７４に格納した後、バッファ管理部１７３は、行Ａのデータ信号を出力する。行Ａのデータ信号を出力すると、バッファ１７４に格納されているデータ信号のデータ量は２行分になる。行Ａのデータ信号を出力し終えると、バッファ管理部１７３は、所定期間Ｔ１だけ出力を停止する。なお、この期間に行Ｄのデータ信号が入力されるため、バッファ管理部１７３は、入力された行Ｄのデータ信号をバッファ１７４に格納する。行Ｄのデータ信号がバッファ１７４に格納されると、バッファ１７４に格納されているデータ信号のデータ量は３行分になる。
【００７５】
行Ａのデータ信号を出力し終えてから所定期間Ｔ１が経過すると、バッファ管理部１７３は、行Ｂのデータ信号を出力する。行Ｂのデータ信号を出力すると、バッファ１７４に格納されているデータ信号のデータ量は２行分になる。行Ｂのデータ信号を出力し終えると、バッファ管理部１７３は、所定期間Ｔ１だけ出力を停止する。なお、この期間に行Ｅのデータ信号が入力されるため、バッファ管理部１７３は、入力された行Ｅのデータ信号をバッファ１７４に格納する。行Ｅのデータ信号がバッファ１７４に格納されると、バッファ１７４に格納されているデータ信号のデータ量は３行分になる。但し、図８の例では、行Ｅがバッファ１７４に格納されるタイミングで行Ｃの出力が開始されており、バッファ１７４に格納されているデータ信号のデータ量は２行分になる。
【００７６】
このまま所定期間Ｔ１後に行Ｄのデータ信号を出力すると、バッファ１７４に格納されているデータ信号のデータ量は１行分になると予想される。また、所定期間Ｔ１を変えずにデータ信号の出力を繰り返すと、バッファ１７４に格納されているデータ信号のデータ量がなくなってしまう。そこで、バッファ管理部１７３は、行Ｃのデータ信号を出力し終えた後、所定期間Ｔ１より長い所定期間Ｔ２（Ｔ２＞Ｔ１）だけ出力を停止する。この所定期間Ｔ２は、行Ｃの出力開始時点から行Ｄの出力開始時点までの期間が、行Ｅの入力開始時点から行Ｆの入力開始時点までの期間よりも長くなるように設定される。このように設定すると、行Ｄの出力開始時点までに行Ｆの入力が開始されるため、バッファ１７４に格納されているデータ信号のデータ量が、行Ｄの出力開始時点までに３行分になる。
【００７７】
同様にして、行Ｇ、行Ｈ、…の入力、行Ｅ、行Ｆ、…の出力が実行される。このように、バッファ１７４に格納されているデータ信号のデータ量に応じて出力タイミングを調整することにより、バッファ１７４に適度なデータ信号を格納した状態を維持することが可能になる。また、バッファ１７４にデータ信号をバッファリングすることにより、アンダーフローの状態であっても、画面データが出力されるべき期間に画面データが出力されなくなるという問題が発生しなくなる。
【００７８】
（ブランク期間を短くする例）
次に、図９を参照する。図９には、バッファ管理部１７３に入力されるデータ信号（行Ａ、行Ｂ、…、行Ｈ、…の画面データに対応するデータ信号）、バッファ１７４に格納されたデータ信号、バッファ１７４から出力されたデータ信号、ブランク期間（データ信号の出力間隔）のタイミングチャートが示されている。なお、図９の例は、入力クロックよりも出力クロックの方が低速なオーバーフローのケースを示したものである。
【００７９】
行Ａ、行Ｂ、…、行Ｈ、…の画面データに対応するデータ信号が入力されると、バッファ管理部１７３は、バッファ１７４にデータ信号を順次格納する。そして、所定数（図９の例では３行分）のデータ信号がバッファ１７４に蓄積された後、バッファ管理部１７３は、バッファ１７４に格納されたデータ信号を順次出力する。このとき、バッファ管理部１７３は、所定の間隔（図９の例ではＴ１、Ｔ２）でバッファ１７４からデータ信号を読み出してデータ再生部１７５に出力する。
【００８０】
例えば、バッファ管理部１７３は、３行分のデータ信号がバッファ１７４に蓄積されると、バッファ１７４に格納した順番に、先頭からデータ信号を出力する。図９の例では、行Ａ、行Ｂ、行Ｃのデータ信号をバッファ１７４に格納した後、バッファ管理部１７３は、行Ａのデータ信号を出力する。行Ａのデータ信号を出力すると、バッファ１７４に格納されているデータ信号のデータ量は２行分になる。行Ａのデータ信号を出力し終えると、バッファ管理部１７３は、所定期間Ｔ１だけ出力を停止する。なお、この期間に行Ｄのデータ信号が入力されるため、バッファ管理部１７３は、入力された行Ｄのデータ信号をバッファ１７４に格納する。行Ｄのデータ信号がバッファ１７４に格納されると、バッファ１７４に格納されているデータ信号のデータ量は３行分になる。
【００８１】
行Ａのデータ信号を出力し終えてから所定期間Ｔ１が経過すると、バッファ管理部１７３は、行Ｂのデータ信号を出力する。行Ｂのデータ信号を出力すると、バッファ１７４に格納されているデータ信号のデータ量は２行分になる。行Ｂのデータ信号を出力し終えると、バッファ管理部１７３は、所定期間Ｔ１だけ出力を停止する。なお、行Ｂの出力を開始してから行Ｃの出力を開始するまでの期間に、行Ｅ及び行Ｆのデータ信号が入力されるため、バッファ管理部１７３は、入力された行Ｅ及び行Ｆのデータ信号をバッファ１７４に格納する。行Ｅ及び行Ｆのデータ信号がバッファ１７４に格納されると、バッファ１７４に格納されているデータ信号のデータ量は４行分になる。
【００８２】
所定期間Ｔ１の経過後、バッファ管理部１７３は、行Ｃのデータ信号を出力する。行Ｃのデータ信号を出力すると、バッファ１７４に格納されているデータ信号のデータ量は３行分になる。しかし、行Ｃのデータ信号を出力し終えた後、所定期間Ｔ１だけ出力を停止させると、バッファ１７４に格納されているデータ信号のデータ量は５行分になると予想される。また、所定期間Ｔ１を変えずにデータ信号の出力を繰り返すと、バッファ１７４に格納されているデータ信号のデータ量が徐々に増大してしまう。
【００８３】
そこで、バッファ管理部１７３は、行Ｃのデータ信号を出力し終えた後、所定期間Ｔ１より短い所定期間Ｔ２（Ｔ２＜Ｔ１）だけ出力を停止する。この所定期間Ｔ２は、行Ｃの出力開始時点から行Ｄの出力開始時点までの期間が、行Ｆの入力開始時点から行Ｇの入力開始時点までの期間よりも短くなるように設定される。このように設定すると、行Ｄの出力開始時点までに行Ｇの入力が開始されなくなるため、バッファ１７４に格納されているデータ信号のデータ量が、行Ｄの出力開始時点まで増加しなくなる。
【００８４】
同様にして、行Ｇ、行Ｈ、…の入力、行Ｄ、行Ｅ、…の出力が実行される。このように、バッファ１７４に格納されているデータ信号のデータ量に応じて出力タイミングを調整することにより、バッファ１７４に適度なデータ信号を格納した状態を維持することが可能になる。また、バッファ１７４にデータ信号をバッファリングすることにより、オーバーフローの状態であっても、画面データの取りこぼしを回避することが可能になる。
【００８５】
［２−４：（変形例）１行バッファリング方法］
さて、これまでは複数行分の画面データに対応するデータ信号をバッファ１７４に格納することによりオーバーフロー及びアンダーフローの影響を抑圧する方法について説明してきた。ここでは、図１０を参照しながら、格納可能なデータ量が１行分の画面データに対応するデータ信号のデータ量であるバッファ１７４（ＦＩＦＯ）を利用してオーバーフロー及びアンダーフローの影響を抑圧する方法について説明する。
【００８６】
図１０には、シリアライザ１５０の側で入力されるイネーブル信号及びデータ信号の構成、伝送データの構成、バッファ１７４に格納されるデータ信号の構成、及びデシリアライザ１７０から液晶部１０４に出力されるイネーブル信号及びデータ信号の構成が示されている。なお、同じハッチングが付された部分は、同じデータ信号の成分を示している。
【００８７】
既に説明したように、シリアライザ１５０に入力されたデータ信号は、１行分の画面データに対応するデータ量を単位としてデシリアライザ１７０へと伝送される。そして、デシリアライザ１７０へと伝送されたデータ信号は、順次、バッファ管理部１７３によりバッファ１７４に格納される。図１０の中段には、バッファ内容の時間変化が示されている。バッファ管理部１７３は、データ信号が入力される度にバッファ１７４へと書き込みを実行し、１行分のデータが蓄積されるまではデータ信号の読み出しを実行しない。つまり、１行分のデータが蓄積されるまでの期間をブランク期間とする。また、バッファ管理部１７３は、１行分のデータが蓄積されると同時にイネーブル信号とデータ信号とをデータ再生部１７５に出力する。
【００８８】
このような方法を適用すると、１行分の画面データに相当する記憶容量しかないバッファ１７４を利用して、オーバーフロー及びアンダーフローの影響を抑圧することが可能になる。その結果、コストを低減させることができる。
【００８９】
＜３：まとめ＞
最後に、本発明の実施形態に係る技術内容について簡単に纏める。ここで述べる技術内容は、例えば、ＰＣ、携帯電話、携帯ゲーム機、携帯情報端末、情報家電、カーナビゲーションシステム等、種々の情報処理装置に対して適用することができる。特に、このような情報処理装置の内部に設けられるデータ入出力装置に適用することができる。
【００９０】
上記のデータ入出力装置は、次のようなバッファと、データ受信部と、データ入力部と、データ出力部とを有する。上記のバッファは、データを蓄積するための記憶手段である。また、上記のデータ受信部は、第１のクロックに同期して入力されるデータを当該第１のクロックとは発生源が異なる第２のクロックに合わせて受信するものである。さらに、上記のデータ入力部は、前記データ受信部により受信されたデータを前記バッファに蓄積するものである。そして、上記のデータ出力部は、所定のデータ量を単位として、前記バッファに蓄積されているデータ量に応じた出力間隔で前記バッファに蓄積されたデータを順次出力するものである。
【００９１】
上記のような情報処理装置の内部では様々なデータの入出力が行われる。例えば、中央処理装置から出力された表示データが表示装置に入力される。多くの場合、中央処理装置から表示データを出力する際に用いるクロックと、表示装置に表示データを入力する際に用いるクロック（例えば、表示用のクロックとしても利用される。）とは同じ発生源のクロックである。しかし、中央処理装置と表示装置との配置関係や設計上の理由により、これら２つのクロックが異なる発生源に由来するものとなることがある。この場合、両クロックの周波数を正確に整合させないと、表示の乱れが生じてしまう。高価な発生源を利用すれば、両クロックの周波数を正確に整合させることができる。しかし、高価な発生源を利用すると、製造コストが増大してしまう。
【００９２】
そこで、本実施形態に係るデータ入力装置は、バッファを有し、バッファを利用してデータの出力間隔を調整する。特に、本実施形態に係るデータ入力装置は、バッファに蓄積されたデータ量に応じて出力間隔を調整する。このような構成により、第１のクロックが第２のクロックより高速な場合でも、第１のクロックが第２のクロックより低速な場合でも、クロックの周波数誤差に起因する影響を抑圧することが可能になる。また、安価な発生源を利用できるため、製造コストを低減することが可能になる。また、クロックの周波数、精度、相関に対する制約がなくなるため、設計コストを低減することが可能になる。
【００９３】
（備考）
上記の携帯端末１３０は、データ入出力装置、情報処理装置の一例である。上記のシリアライザ１５０は、データ受信部の一例である。上記のバッファ管理部１７３は、データ入力部、データ出力部、制御信号出力部の一例である。上記のシリアライザ１５０は、第１のモジュールの一例である。上記のデシリアライザ１７０は、第２のモジュールの一例である。上記のシリアルデータ生成部１５３は、シリアルデータ送信部の一例である。上記のパラレルデータ生成部１７２は、シリアルデータ受信部の一例である。上記のベースバンドプロセッサ１１０は、演算処理部の一例である。上記の発振器１９０は、クロック生成部の一例である。上記の液晶部１０４は、表示部の一例である。
【００９４】
以上、添付図面を参照しながら本発明の好適な実施形態について説明したが、本発明は係る例に限定されないことは言うまでもない。当業者であれば、特許請求の範囲に記載された範疇内において、各種の変更例または修正例に想到し得ることは明らかであり、それらについても当然に本発明の技術的範囲に属するものと了解される。
【００９５】
上記説明においては、１６ＭＨｚ、２０ＭＨｚ、８０ＭＨｚ、４逓倍、５分周といった具体的な数値を入れて説明をしてきたが、これらの数値は一例であり、実施の態様に応じて適宜変更されるべきものである。また、上記説明においては画面データの入出力を念頭において説明してきたが、他の種類のデータを入出力する場合にも応用可能である。このような変形についても、当然に本実施形態の技術的範囲に含まれる。
【符号の説明】
【００９６】
１００、１３０    携帯端末
１０２    表示部
１０４    液晶部
１０６    接続部
１０８    操作部
１１０    ベースバンドプロセッサ
１３２、１３６    パラレル信号線路
１３４    シリアル信号線路
１５０    シリアライザ
１５１    フレーム生成部
１５２    逓倍器
１５３    シリアルデータ生成部
１７０    デシリアライザ
１７１    分周器
１７２    パラレルデータ生成部
１７３    バッファ管理部
１７４    バッファ
１７５    データ再生部
１９０    発振器
【図１】
2012138681.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2012138681.tif 000009
【図８】
2012138681.tif 000010
【図９】
2012138681.tif 000011
【図１０】
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