(57)【要約】【課題】Ｇａを含まないＩｎ−Ｚｎ−Ｏの酸化物半導体を備えた薄膜トランジスタのスイッチング特性およびストレス耐性が良好であり、特に正バイアスストレス印加前後のしきい値電圧変化量が小さく安定性に優れた薄膜トランジスタ半導体層用酸化物を提供する。【解決手段】Ｉｎと；Ｚｎと；Ａｌ、Ｓｉ、Ｔａ、Ｔｉ、Ｌａ、Ｍｇ、およびＮｂよりなる群から選択される少なくとも一種の元素（Ｘ群元素）と、を含む薄膜トランジスタの半導体層用酸化物である。【選択図】なし【特許請求の範囲】
【請求項１】
薄膜トランジスタの半導体層に用いられる酸化物であって、
前記酸化物は、Ｉｎと；Ｚｎと；Ａｌ、Ｓｉ、Ｔａ、Ｔｉ、Ｌａ、Ｍｇ、およびＮｂよりなる群から選択される少なくとも一種の元素（Ｘ群元素）と、を含むことを特徴とする薄膜トランジスタの半導体層用酸化物。
【請求項２】
半導体層用酸化物に含まれるＩｎ、Ｚｎ、Ｘ群元素の含有量（原子％）をそれぞれ、［Ｉｎ］、［Ｚｎ］、［Ｘ］としたとき、１００×［Ｘ］／（［Ｉｎ］＋［Ｚｎ］＋［Ｘ］）で表されるＸ量は０．１〜５原子％である請求項１に記載の酸化物。
【請求項３】
半導体層用酸化物に含まれるＩｎ、Ｚｎ、Ｘ群元素の含有量（原子％）をそれぞれ、［Ｉｎ］、［Ｚｎ］、［Ｘ］としたとき、１００×［Ｉｎ］／（［Ｉｎ］＋［Ｚｎ］＋［Ｘ］）で表されるＩｎ量は１５原子％以上である請求項１または２に記載の酸化物。
【請求項４】
前記Ｘ群元素はＡｌ、Ｔｉ、またはＭｇである請求項１〜３のいずれかに記載の酸化物。
【請求項５】
請求項１〜４のいずれかに記載の酸化物を薄膜トランジスタの半導体層として備えた薄膜トランジスタ。
【請求項６】
前記半導体層の密度は６．０ｇ／ｃｍ3以上である請求項５に記載の薄膜トランジスタ。
【請求項７】
請求項５または６に記載の薄膜トランジスタを備えた表示装置。
【請求項８】
請求項５または６に記載の薄膜トランジスタを備えた有機ＥＬ表示装置。
【請求項９】
請求項１〜４のいずれかに記載の酸化物を成膜するためのスパッタリングターゲットであって、
Ｉｎと；Ｚｎと；Ａｌ、Ｓｉ、Ｔａ、Ｔｉ、Ｌａ、Ｍｇ、およびＮｂよりなる群から選択される少なくとも一種の元素（Ｘ群元素）と、を含むことを特徴とするスパッタリングターゲット。
【請求項１０】
スパッタリングターゲット中に含まれるＩｎ、Ｚｎ、Ｘ群元素の含有量（原子％）をそれぞれ、［Ｉｎ］、［Ｚｎ］、［Ｘ］としたとき、１００×［Ｘ］／（［Ｉｎ］＋［Ｚｎ］＋［Ｘ］）で表されるＸ量は０．１〜５原子％である請求項９に記載のスパッタリングターゲット。
【請求項１１】
スパッタリングターゲット中に含まれるＩｎ、Ｚｎ、Ｘ群元素の含有量（原子％）をそれぞれ、［Ｉｎ］、［Ｚｎ］、［Ｘ］としたとき、１００×［Ｉｎ］／（［Ｉｎ］＋［Ｚｎ］＋［Ｘ］）で表されるＩｎ量は１５原子％以上である請求項９または１０に記載のスパッタリングターゲット。
【請求項１２】
前記Ｘ群元素はＡｌ、Ｔｉ、またはＭｇである請求項９〜１１のいずれかに記載のスパッタリングターゲット。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、液晶ディスプレイや有機ＥＬディスプレイなどの表示装置に用いられる薄膜トランジスタの半導体層用酸化物および上記酸化物を成膜するためのスパッタリングターゲット、並びに上記酸化物を備えた薄膜トランジスタに関するものである。
【背景技術】
【０００２】
アモルファス（非晶質）酸化物半導体は、汎用のアモルファスシリコン（ａ−Ｓｉ）に比べて高いキャリア移動度（電界効果移動度とも呼ばれる。以下、単に「移動度」と呼ぶ場合がある。）を有し、光学バンドギャップが大きく、低温で成膜できるため、大型・高解像度・高速駆動が要求される次世代ディスプレイや、耐熱性の低い樹脂基板などへの適用が期待されている。
【０００３】
酸化物半導体のなかでも特に、インジウム、ガリウム、亜鉛、および酸素からなるアモルファス酸化物半導体（Ｉｎ−Ｇａ−Ｚｎ−Ｏ、以下「ＩＧＺＯ」と呼ぶ場合がある。）は、非常に高いキャリア移動度を有するため、好ましく用いられている。例えば非特許文献１および２には、Ｉｎ：Ｇａ：Ｚｎ＝１．１：１．１：０．９（原子％比）の酸化物半導体薄膜を薄膜トランジスタ（ＴＦＴ）の半導体層（活性層）に用いたものが開示されている。また、特許文献１には、Ｉｎ、Ｚｎ、Ｓｎ、Ｇａなどの元素と、Ｍｏと、を含み、アモルファス酸化物中の全金属原子数に対するＭｏの原子組成比率が０．１〜５原子％のアモルファス酸化物が開示されており、実施例には、ＩＧＺＯにＭｏを添加した活性層を用いたＴＦＴが開示されている。
【０００４】
酸化物半導体を薄膜トランジスタの半導体層として用いる場合、キャリア濃度（移動度）が高いだけでなく、ＴＦＴのスイッチング特性（トランジスタ特性、ＴＦＴ特性）に優れていることが要求される。具体的には、（１）オン電流（ゲート電極とドレイン電極に正電圧をかけたときの最大ドレイン電流）が高く、（２）オフ電流（ゲート電極に負電圧を、ドレイン電圧に正電圧を夫々かけたときのドレイン電流）が低く、（３）Ｓ値（Ｓｕｂｔｈｒｅｓｈｏｌｄ  Ｓｗｉｎｇ、サブスレッショルド  スィング、ドレイン電流を１桁あげるのに必要なゲート電圧）が低く、（４）しきい値（ドレイン電極に正電圧をかけ、ゲート電圧に正負いずれかの電圧をかけたときにドレイン電流が流れ始める電圧であり、しきい値電圧とも呼ばれる）が時間的に変化せず安定であり（基板面内で均一であることを意味する）、且つ、（５）移動度（キャリア移動度、電解効果移動度）が高いこと、などが要求される。
【０００５】
更に、ＩＧＺＯなどの酸化物半導体層を用いたＴＦＴは、電圧印加や光照射などのストレスに対する耐性（ストレス耐性）に優れていることが要求される。例えば、ゲート電極に正電圧または負電圧を印加し続けたときや、光吸収が始まる青色帯を照射し続けたときに、しきい値電圧が大幅に変化（シフト）するが、これにより、ＴＦＴのスイッチング特性が変化することが指摘されている。特にしきい値電圧のシフトは、ＴＦＴを備えた液晶ディスプレイや有機ＥＬディスプレイなどの表示装置自体の信頼性低下を招くため、ストレス耐性の向上（ストレス印加前後の変化量が少ないこと）が切望されている。
【０００６】
例えば有機ＥＬディスプレイ用途にＴＦＴを使用する場合、発光素子が電流駆動方式であるため、ゲート電極に正電圧が長時間印加される正バイアスのストレスに強いことが要求される。ゲート電極に正バイアスが長時間印加されると、ＴＦＴにおけるゲート絶縁膜と半導体層の界面に電子が蓄積され、前述した信頼性低下の要因となるしきい値電圧のシフトが発生する。
【０００７】
このような正バイアスのストレスによるしきい値電圧シフトを抑制する方法として、特許文献２では、絶縁体層と同じ性質を有する酸化物含有界面安定化層を、欠陥の生じ易い酸化物半導体とゲート絶縁膜との界面に設けて絶縁体層を積層化させる技術が開示されている。この方法によれば、正バイアスのストレス耐性は向上するものの、絶縁体層を２種類の材料で成膜しなければならず、スパッタリングターゲットや成膜チャンバーを追加する必要があるなど、コストの上昇や生産性の低下を招く。
【０００８】
また、周辺プロセスのチューニングによりＴＦＴの安定性を向上させる方法として、ゲート絶縁膜に水素を含まないＡｌ2Ｏ3などの膜を使用する方法が提案されている。しかし、この方法でもやはり、Ａｌ2Ｏ3を成膜するために新たに成膜チャンバーを用意する必要があり、コストの上昇は避けられない。
【０００９】
一方、ＩＧＺＯを構成する金属（Ｉｎ、Ｇａ、Ｚｎ）のうちＧａは、バンドギャップの増加作用に優れ、酸素との結合も強いが、移動度を低下させる作用がある。よって、Ｇａを含まないＩｎ−Ｚｎ−Ｏの酸化物半導体（ＩＺＯ）はＩＧＺＯに比べて高い移動度が得られる反面、酸素欠損を発生し易く、ＴＦＴ特性が不安定になり易いという問題がある。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開２００９−１６４３９３号公報
【特許文献２】特開２０１０−０１６３４７号公報
【非特許文献】
【００１１】
【非特許文献１】固体物理、ＶＯＬ４４、Ｐ６２１（２００９）
【非特許文献２】Ｎａｔｕｒｅ、ＶＯＬ４３２、Ｐ４８８（２００４）
【発明の概要】
【発明が解決しようとする課題】
【００１２】
本発明は上記事情に鑑みてなされたものであって、その目的は、Ｇａを含まないＩｎ−Ｚｎ−Ｏの酸化物半導体を備えた薄膜トランジスタのスイッチング特性およびストレス耐性が良好であり、特に正バイアスストレス印加前後のしきい値電圧変化量が小さく安定性に優れており、特に有機ＥＬ表示装置への適用に適した薄膜トランジスタ半導体層用酸化物、および上記半導体層用酸化物の成膜に用いられるスパッタリングターゲット、並びに上記半導体層用酸化物を用いた薄膜トランジスタ、および表示装置を提供することにある。
【課題を解決するための手段】
【００１３】
上記課題を解決し得た本発明に係る薄膜トランジスタの半導体層用酸化物は、Ｉｎと；Ｚｎと；Ａｌ、Ｓｉ、Ｔａ、Ｔｉ、Ｌａ、Ｍｇ、およびＮｂよりなる群から選択される少なくとも一種の元素（Ｘ群元素）と、を含むところに要旨を有するものである。
【００１４】
本発明の好ましい実施形態において、半導体層用酸化物に含まれるＩｎ、Ｚｎ、Ｘ群元素の含有量（原子％）をそれぞれ、［Ｉｎ］、［Ｚｎ］、［Ｘ］としたとき、１００×［Ｘ］／（［Ｉｎ］＋［Ｚｎ］＋［Ｘ］）で表されるＸ量は０．１〜５原子％である。
【００１５】
本発明の好ましい実施形態において、半導体層用酸化物に含まれるＩｎ、Ｚｎ、Ｘ群元素の含有量（原子％）をそれぞれ、［Ｉｎ］、［Ｚｎ］、［Ｘ］としたとき、１００×［Ｉｎ］／（［Ｉｎ］＋［Ｚｎ］＋［Ｘ］）で表されるＩｎ量は１５原子％以上である。
【００１６】
本発明の好ましい実施形態において、上記Ｘ群元素はＡｌ、Ｔｉ、またはＭｇである。
【００１７】
本発明の好ましい実施形態において、上記半導体層用酸化物は、スパッタリング法によって成膜されるものである。
【００１８】
本発明には、上記のいずれかに記載の半導体層酸化物を薄膜トランジスタの半導体層として備えた薄膜トランジスタも包含される。
【００１９】
本発明の好ましい実施形態において、上記半導体層の密度は６．０ｇ／ｃｍ3以上である。
【００２０】
本発明には、上記の薄膜トランジスタを備えた表示装置も含まれる。
【００２１】
本発明には、上記の薄膜トランジスタを備えた有機ＥＬ表示装置も含まれる。
【００２２】
また上記課題を解決し得た本発明のスパッタリングターゲットは、上記のいずれかに記載の半導体層用酸化物を成膜するためのスパッタリングターゲットであって、Ｉｎと；Ｚｎと；Ａｌ、Ｓｉ、Ｔａ、Ｔｉ、Ｌａ、Ｍｇ、およびＮｂよりなる群から選択される少なくとも一種の元素（Ｘ群元素）と、を含むところに要旨を有するものである。
【００２３】
本発明の好ましい実施形態において、スパッタリングターゲット中に含まれるＩｎ、Ｚｎ、Ｘ群元素の含有量（原子％）をそれぞれ、［Ｉｎ］、［Ｚｎ］、［Ｘ］としたとき、１００×［Ｘ］／（［Ｉｎ］＋［Ｚｎ］＋［Ｘ］）で表されるＸ量は０．１〜５原子％である。
【００２４】
本発明の好ましい実施形態において、スパッタリングターゲット中に含まれるＩｎ、Ｚｎ、Ｘ群元素の含有量（原子％）をそれぞれ、［Ｉｎ］、［Ｚｎ］、［Ｘ］としたとき、１００×［Ｉｎ］／（［Ｉｎ］＋［Ｚｎ］＋［Ｘ］）で表されるＩｎ量は１５原子％以上である。
【００２５】
本発明の好ましい実施形態において、上記Ｘ群元素はＡｌ、Ｔｉ、またはＭｇである。
【発明の効果】
【００２６】
本発明の半導体層用酸化物は、薄膜トランジスタのスイッチング特性およびストレス耐性に優れ、特に正バイアス印加後のしきい値電圧変化が小さいため、ＴＦＴ特性および正バイアスのストレス耐性に優れた薄膜トランジスタを提供することができた。その結果、上記薄膜トランジスタを用いれば、信頼性の高い表示装置が得られる。本発明の半導体層用酸化物は、正バイアスのストレス耐性や電流ストレス耐性などが要求されるＥＬ表示装置に、特に好適に用いられる。
【図面の簡単な説明】
【００２７】
【図１】図１は、半導体層を備えた薄膜トランジスタを説明するための概略断面図である。
【図２】図２は、図１の薄膜トランジスタにおいて、エッチストッパー層を備えた構成を説明するための概略断面図である。
【図３】図３は、酸化物半導体層にＩＧＺＯ（従来例）を用いたときのＴＦＴ特性を示す図である。
【図４】図４は、酸化物半導体層にＩｎ−Ｚｎ−Ｓｎ−Ｏ（比較例）を用いたときのＴＦＴ特性を示す図である。
【図５Ａ】図５Ａの（ａ）〜（ｄ）は、酸化物半導体層に、Ｘ群元素＝Ｓｉ、Ａｌ、Ｔａ、Ｔｉ（本発明例）のＩｎ−Ｚｎ−Ｘ−Ｏを用いたときのＴＦＴ特性をそれぞれ、示す図であり、図５Ａの（ｅ）は、酸化物半導体層にＩｎ−Ｚｎ−Ｈｆ−Ｏ（比較例）を用いたときのＴＦＴ特性を示す図である。
【図５Ｂ】図５Ｂの（ａ）〜（ｃ）は、酸化物半導体層に、Ｘ群元素＝Ｌａ、Ｍｇ、Ｎｂ（本発明例）のＩｎ−Ｚｎ−Ｘ−Ｏを用いたときのＴＦＴ特性をそれぞれ、示す図である。
【図６】図６は、Ｉｎ−Ｚｎ−Ｘ−Ｏにおいて、Ｘ量が電界効果移動度に及ぼす影響を示すグラフである。
【図７】図７は、Ｉｎ−Ｚｎ−Ｘ−Ｏにおいて、Ｉｎ量が電界効果移動度に及ぼす影響を示すグラフである。
【図８Ａ】図８Ａは、酸化物半導体層に、Ｉｎ−Ｚｎ−Ｘ−Ｏ（Ｘ＝Ｓｉ、Ａｌ、Ｔａ，Ｔｉ；本発明例）、または、Ｉｎ−Ｚｎ−（ＨｆまたはＳｎ）−Ｏ（比較例）を用いたときの正バイアスストレス試験の結果を示す図である。
【図８Ｂ】図８Ｂは、酸化物半導体層にＩｎ−Ｚｎ−Ｘ−Ｏ（Ｘ＝Ｌａ、Ｍｇ、Ｎｂ；本発明例）を用いたときの正バイアスストレス試験の結果を示す図である。
【図９Ａ】図９Ａは、Ｉｎ−Ｚｎ−Ｘ−Ｏにおいて、Ｘ群元素の種類が、正バイアスストレスにおけるしきい値電圧の時間変化に及ぼす影響を示すグラフである。
【図９Ｂ】図９Ｂは、図９Ａの一部拡大図である。
【発明を実施するための形態】
【００２８】
本発明者らは、ＩｎおよびＺｎを含み、Ｇａを含まないＩｎ−Ｚｎ−Ｏの酸化物（ＩＺＯ）をＴＦＴの活性層（半導体層）に用いたときのＴＦＴ特性およびストレス耐性（特に、正バイアス印加後のストレス耐性）を向上させるため、種々検討を重ねてきた。その結果、ＩＺＯ中に、Ａｌ、Ｓｉ、Ｔａ、Ｔｉ、Ｌａ、Ｍｇ、およびＮｂよりなる群（Ｘ群）から選択される少なくとも一種の元素（Ｘ群元素）を含むＩｎ−Ｚｎ−Ｘ−ＯをＴＦＴの半導体層に用いれば、所期の目的が達成されることを見出し、本発明を完成した。後記する実施例に示すように、ＩＺＯに上記Ｘ群に属する元素（Ｘ群元素）を含む酸化物半導体を備えたＴＦＴは、ＩＧＺＯと比較して高い移動度を有し、且つ、正バイアス印加後のストレス耐性に優れている。これに対し、上記Ｘ群元素以外の元素（例えばＨｆ、Ｓｎ）を含む酸化物半導体を備えたＴＦＴは、高い移動度を有するが、正バイアス印加後のストレス耐性が著しく低下した。
【００２９】
すなわち、本発明に係る薄膜トランジスタ（ＴＦＴ）の半導体層用酸化物は、Ｉｎと；Ｚｎと；Ａｌ、Ｓｉ、Ｔａ、Ｔｉ、Ｌａ、Ｍｇ、およびＮｂよりなるＸ群から選択される少なくとも一種のＸ群元素と、を含んでいる。
【００３０】
本明細書では、本発明の酸化物をＩｎ−Ｚｎ−Ｘ−Ｏで表わす場合がある。また、以下の記載では、本発明の酸化物（Ｉｎ−Ｚｎ−Ｘ−Ｏ）を構成する全金属（Ｉｎ、Ｚｎ、Ｘ群元素）について、当該酸化物中に含まれるＩｎ、Ｚｎ、Ｘ群元素の含有量（原子％）をそれぞれ、［Ｉｎ］、［Ｚｎ］、［Ｘ］としたとき、１００×［Ｘ］／（［Ｉｎ］＋［Ｚｎ］＋［Ｘ］）で表されるＸ量（原子％）を、単にＸ量と略記する場合がある。ここで［Ｘ］は、１種類のＸ群元素を含むときはその単独量であり、２種以上のＸ群元素を含むときは合計量である。同様に１００×［Ｉｎ］／（［Ｉｎ］＋［Ｚｎ］＋［Ｘ］）で表されるＩｎ量（原子％）を、単にＩｎ量と略記する場合がある。
【００３１】
そして本発明の特徴部分は、Ｉｎ−Ｚｎ−Ｏ中に上記Ｘ群元素を所定量の範囲で含有するところにある。後記する実施例に示すように、Ｘ群元素は、正バイアスのストレスに対する安定性（正バイアスのストレス耐性）向上作用を有しており、本発明で規定するＸ群元素以外の元素（ＳｎおよびＨｆ）を添加した場合に比べ、正バイアス印加後のしきい値電圧変化ΔＶｔｈを著しく低減できる（図８および図９を参照）。しかも本発明では、Ｘ群元素の含有量が適切に制御されているため、高い移動度を確保することができる（図６を参照）。また、Ｘ群元素の添加によるドレイン電流値の大きな低下はみられず、良好なＴＦＴ特性も有している（図５を参照）。また、Ｘ群元素の添加によるウェットエッチング時のエッチング不良などの問題も見られないことを実験により確認している。Ｘ群元素は単独で添加しても良いし、２種以上を併用しても良い。好ましいＸ群元素の種類はＡｌ、Ｔｉ、またはＭｇであり、より好ましくはＡｌまたはＴｉであり、更に好ましくはＴｉである。
【００３２】
上記Ｘ群元素の添加による特性向上の詳細なメカニズムは不明であるが、Ｘ群元素は、酸化物半導体中で余剰電子の原因となる酸素欠損の発生抑制効果があると推察される。Ｘ群元素の添加により、酸素欠損が低減され、酸化物が安定な構造を有することにより電圧や光などのストレスに対するストレス耐性などが向上するものと考えられる。
【００３３】
ここで、上記のようにして算出されるＸ量は、Ｉｎ量などによっても相違するが、おおむね０．１〜５原子％であることが好ましい。このＸ量は、キャリア密度や半導体の安定性などを考慮して決定され、Ｘ群元素の種類によっても若干相違する。厳密には、例えば後記する図６に示すように、Ｘ群元素の種類によって、同程度の作用効果（図６では電界効果移動度）を発揮し得る含有量も相違するため、Ｘ群元素の種類によって、適宜、適切に制御することが好ましい。但し、Ｘ群元素添加による効果の傾向は同じであり、Ｘ量が小さいと、酸素欠損の発生抑制効果が十分に得られず、所望とする正バイアスストレス耐性効果が発揮されない。ただし、Ｘ量が多過ぎると上記効果が飽和し、半導体中のキャリア密度が低下するため、電界効果移動度やオン電流が減少してしまう（後記する図６を参照）。より好ましいＸ量は、Ｘ群の種類によっても相違するが、おおむね、０．５〜３原子％である。
【００３４】
次に、本発明の酸化物を構成する母材成分である金属（Ｉｎ、Ｚｎ）について説明する。
【００３５】
本発明において、上記のようにして算出されるＩｎ量は１５原子％以上であることが好ましい。Ｉｎは、移動度向上作用を有しており、本発明の酸化物（Ｉｎ−Ｚｎ−Ｘ−Ｏ）においても、Ｉｎ量が大きくなると移動度が高くなる傾向を示すことが本発明者らの実験により明らかになった（図７を参照）。後記する実施例の移動度の合格基準（３．８ｃｍ2／Ｖｓ以上）を満足するには、Ｉｎ量は１５原子％以上とすることが好ましく、２０原子％以上であることがより好ましい。但し、Ｉｎ量が多くなり過ぎるとＴＦＴの安定性が低下するため、７０原子％以下であることが好ましい。より好ましくは５０原子％以下である。
【００３６】
また、母材成分であるＩｎとＺｎの金属について、各金属間の比率は、これら金属を含む酸化物がアモルファス相を有し、且つ、半導体特性を示す範囲であれば特に限定されない。Ｉｎ−Ｚｎ−Ｏ自体は透明導電膜としても公知であり、アモルファス相を形成し得る各金属の比率（詳細には、ＩｎＯ、ＺｎＯの各モル比）は、例えば前述した非特許文献１に記載されている。
【００３７】
また本発明者らの検討結果によれば、Ｉｎ−Ｚｎ−Ｏを構成する金属のうちＩｎの比率が多すぎると、しきい値電圧が製造プロセスや時間の経過により容易に負側へシフトし、導体化しやすく、逆にＺｎの比率が多すぎるとウェットエッチング加工が難しく、エッチング残渣が生じ易いことが確認された。したがって、ＩｎとＺｎの原子比は、１００×Ｉｎ／（Ｉｎ＋Ｚｎ）＝１５〜７０原子％の範囲であることが好ましい。
【００３８】
以上、本発明の酸化物について説明した。
【００３９】
上記酸化物は、スパッタリング法にてスパッタリングターゲット（以下「ターゲット」ということがある。）を用いて成膜することが好ましい。塗布法などの化学的成膜法によって酸化物を形成することもできるが、スパッタリング法によれば、成分や膜厚の膜面内均一性に優れた薄膜を容易に形成することができる。
【００４０】
スパッタリング法に用いられるターゲットとして、前述した元素を含み、所望の酸化物と同一組成のスパッタリングターゲットを用いることが好ましく、これにより、組成ズレの恐れがなく、所望の成分組成の薄膜を形成することができる。具体的にはターゲットとして、Ｉｎと；Ｚｎと；Ａｌ、Ｓｉ、Ｔａ、Ｔｉ、Ｌａ、Ｍｇ、およびＮｂよりなるＸ群から選択される少なくとも一種のＸ群元素と、を含む酸化物ターゲットを用いることができ、このようなスパッタリングターゲットも本発明の範囲内に包含される。
【００４１】
ここで、スパッタリングターゲット中に含まれるＩｎ、Ｚｎ、Ｘ群元素の含有量（原子％）をそれぞれ、［Ｉｎ］、［Ｚｎ］、［Ｘ］としたとき、１００×［Ｘ］／（［Ｉｎ］＋［Ｚｎ］＋［Ｘ］）で表されるＸ量は、好ましくは０．１〜５原子％である。また、スパッタリングターゲット中に含まれるＩｎ、Ｚｎ、Ｘ群元素の含有量（原子％）をそれぞれ、［Ｉｎ］、［Ｚｎ］、［Ｘ］としたとき、１００×［Ｉｎ］／（［Ｉｎ］＋［Ｚｎ］＋［Ｘ］）で表されるＩｎ量は、好ましくは１５原子％以上である。上記Ｘ群元素はＡｌ、Ｔｉ、またはＭｇであることが好ましく、より好ましくはＡｌまたはＴｉであり、更に好ましくはＴｉである。
【００４２】
あるいは、組成の異なる二つのターゲットを同時放電するコスパッタ法（Ｃｏ−Ｓｐｕｔｔｅｒ法）を用いても成膜しても良く、これにより、同一基板面内にＸ元素の含有量が異なる酸化物半導体膜を成膜することができる。例えば、酸化インジウムと酸化亜鉛のターゲットと、Ｘ群元素を含むターゲットを用意し、コスパッタ法によってＩｎ−Ｚｎ−Ｘ−Ｏの酸化物を成膜することができる。上記Ｘ群元素を含むターゲットとしては、Ｘ群元素のみを含む純金属ターゲット、Ｘ群元素を含む合金ターゲット、Ｘ群元素を含む酸化物ターゲットなどを用いることができる。
【００４３】
上記ターゲットは、例えば粉末焼結法によって製造することができる。
【００４４】
上記ターゲットを用いてスパッタリングするに当たっては、基板温度を室温とし、酸素添加量を適切に制御して行なうことが好ましい。酸素添加量は、スパッタリング装置の構成やターゲット組成などに応じて適切に制御すれば良いが、おおむね、酸化物半導体のキャリア濃度が１０15〜１０16ｃｍ-3となるように酸素量を添加することが好ましい。本実施例における酸素添加量は添加流量比でＯ2／（Ａｒ＋Ｏ2）＝２％とした。
【００４５】
また、上記酸化物をＴＦＴの半導体層としたときの、酸化物半導体層の好ましい密度は６．０ｇ／ｃｍ3以上である(後述する。)が、このような酸化物を成膜するためには、スパッタリング成膜時のガス圧、投入パワー、基板温度を適切に制御することが好ましい。また、酸化物の密度は、成膜後の熱処理条件によっても影響を受けるため、成膜後の熱処理条件も適切に制御することが好ましい。このような熱処理は、例えばＴＦＴの製造過程における熱履歴において制御することも可能であり、例えば、後述するプレアニール処理（酸化物半導体層をウェットエッチングした後のパターニング直後に行なわれる熱処理）を行なうことによって膜密度が向上する。例えば成膜時のガス圧を低くするとスパッタ原子同士の散乱がなくなって緻密（高密度）な膜を成膜できると考えられるため、成膜時のガス圧は低い程良く、おおむね１〜５ｍＴｏｒｒの範囲内に制御することが推奨される。また、投入パワーも低い程良く、おおむね２．０Ｗ／ｃｍ2以上に設定することが推奨される。成膜時の基板温度は、おおむね室温〜２００℃の範囲内に制御することが推奨される。成膜後の熱処理条件は、例えば、大気雰囲気下にて、おおむね、２５０〜４００℃で１０分〜３時間行なうことが推奨される。
【００４６】
上記のようにして成膜される酸化物の好ましい膜厚は３０ｎｍ以上２００ｎｍ以下であり、より好ましくは３０ｎｍ以上８０ｎｍ以下である。
【００４７】
本発明には、上記酸化物をＴＦＴの半導体層として備えたＴＦＴも包含される。ＴＦＴは、基板上に、ゲート電極、ゲート絶縁膜、上記酸化物の半導体層、ソース電極、ドレイン電極を少なくとも有していれば良く、その構成は通常用いられるものであれば特に限定されない。
【００４８】
ここで、上記酸化物半導体層の密度は６．０ｇ／ｃｍ3以上であることが好ましい。酸化物半導体層の密度が高くなると膜中の欠陥が減少して膜質が向上するため、ＴＦＴ素子の電界効果移動度が大きく増加し、電気伝導性も高くなり、安定性が向上する。上記酸化物半導体層の密度は高い程良く、６．２ｇ／ｃｍ3以上であることがより好ましく、６．４ｇ／ｃｍ3以上であることが更に好ましい。なお、酸化物半導体層の密度は、後記する実施例に記載の方法によって測定したものである。
【００４９】
以下、図１、更には図２を参照しながら、上記ＴＦＴの製造方法の実施形態を説明する。図２は、図１に示すＴＦＴにエッチストッパー層９が付加されたこと以外は図１と同じである。後記する実施例のＴＦＴは、図１と同じ構造を有している。図１および図２、並びに以下の製造方法は、本発明の好ましい実施形態の一例を示すものであり、これに限定する趣旨ではない。例えば図１には、ボトムゲート型構造のＴＦＴを示しているがこれに限定されず、酸化物半導体層の上にゲート絶縁膜とゲート電極を順に備えるトップゲート型のＴＦＴであっても良い。
【００５０】
図１に示すように、基板１上にゲート電極２およびゲート絶縁膜３が形成され、その上に酸化物半導体層４が形成されている。酸化物半導体層４上にはソース・ドレイン電極５が形成され、その上に保護膜（絶縁膜）６が形成され、コンタクトホール７を介して透明導電膜８がソース・ドレイン電極５に電気的に接続されている。
【００５１】
基板１上にゲート電極２およびゲート絶縁膜３が形成する方法は特に限定されず、通常用いられる方法を採用することができる。また、ゲート電極２およびゲート絶縁膜３の種類も特に限定されず、汎用されているものを用いることができる。例えばゲート電極２として、電気抵抗率の低いＡｌやＣｕの金属や、耐熱性の高いＭｏ、Ｃｒ、Ｔｉなどの高融点金属や、これらの合金を好ましく用いることができる。また、ゲート絶縁膜としては、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜などが代表的に例示される。そのほか、Ａｌ2Ｏ3やＹ2Ｏ3などの酸化物や、これらを積層したものを用いることもできる。
【００５２】
次いで酸化物半導体層４を形成する。酸化物半導体層４は、上述したように、薄膜と同組成のスパッタリングターゲットを用いたＤＣスパッタリング法またはＲＦスパッタリング法により成膜することが好ましい。あるいは、コスパッタ法により成膜しても良い。
【００５３】
酸化物半導体層４をウェットエッチングした後、パターニングする。パターニングの直後に、酸化物半導体層４の膜質改善のために熱処理（プレアニール）を行うことが好ましく、これにより、トランジスタ特性のオン電流および電界効果移動度が上昇し、トランジスタ性能が向上するようになる。好ましいプレアニールの条件は、例えば、温度：約２５０〜３５０℃、時間：約１５〜１２０分である。
【００５４】
プレアニールの後、ソース・ドレイン電極５を形成する。ソース・ドレイン電極の種類は特に限定されず、汎用されているものを用いることができる。例えばゲート電極と同様Ａｌ、ＭｏやＣｕなどの金属または合金を用いても良いし、後記する実施例のように純Ｔｉを用いても良い。
【００５５】
ソース・ドレイン電極５の形成方法としては、例えばマグネトロンスパッタリング法によって金属薄膜を成膜した後、フォトリソグラフィによりパターニングし、ウェットエッチングを行なって電極を形成することができる。
【００５６】
しかし、この方法ではウェットエッチングの際に酸化物半導体層４がエッチングされてダメージを受け、酸化物半導体層４の表面に欠陥が発生するため、トランジスタ特性が低下する恐れがある。このような問題を回避するため、図２に示すように、酸化物半導体層４の上にＳｉＯ2などのエッチストッパー層９を形成し、酸化物半導体層４を保護する方法が一般に採用されている。図２において、エッチストッパー層９は、ソース・ドレイン電極５を成膜する前に成膜およびパターニングされ、チャネル表面を保護するように構成されている。
【００５７】
ソース・ドレイン電極５の他の形成方法として、例えばマグネトロンスパッタリング法によって金属薄膜を成膜した後、リフトオフ法によって形成する方法が挙げられる。この方法によれば、ウェットエッチングを行わずに電極を加工することも可能である。後記する実施例では当該方法を採用しており、金属薄膜を成膜した後、リフトオフ法を用いてパターニングを行った。
【００５８】
次に、酸化物半導体層４の上に保護膜（絶縁膜）６をＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法によって成膜する。酸化物半導体膜の表面は、ＣＶＤによるプラズマダメージによって容易に導通化してしまう（おそらく酸化物半導体表面に生成される酸素欠損が電子ドナーとなるためと推察される。）ため、上記問題を回避するため、後記する実施例では、保護膜の成膜前にＮ2Ｏプラズマ照射を行った。Ｎ2Ｏプラズマの照射条件は、下記文献に記載の条件を採用した。
Ｊ．  Ｐａｒｋら、Ａｐｐｌ．  Ｐｈｙｓ．  Ｌｅｔｔ．，  １９９３，０５３５０５（２００８）
【００５９】
次に、常法に基づき、コンタクトホール７を介して透明導電膜８をドレイン電極５に電気的に接続する。透明導電膜およびドレイン電極の種類は特に限定されず、通常用いられるものを使用することができる。ドレイン電極としては、例えば前述したソース・ドレイン電極で例示したものを用いることができる。
【実施例】
【００６０】
以下、実施例を挙げて本発明をより具体的に説明するが、本発明は下記実施例によって制限されず、前・後記の趣旨に適合し得る範囲で変更を加えて実施することも可能であり、それらはいずれも本発明の技術的範囲に包含される。
【００６１】
実施例１
前述した方法に基づき、図１に示す薄膜トランジスタ（ＴＦＴ）を作製し、各特性を評価した。
【００６２】
まず、ガラス基板（コーニング社製イーグル２０００、直径１００ｍｍ×厚さ０．７ｍｍ）上に、ゲート電極としてＭｏ薄膜を１００ｎｍ、およびゲート絶縁膜ＳｉＯ2（２００ｎｍ）を順次成膜した。ゲート電極は純Ｍｏのスパッタリングターゲットを使用してＤＣスパッタ法により形成した。スパッタリングの条件は、室温で成膜パワー密度：３．８Ｗ／ｃｍ2、ガス圧を２ｍＴｏｒｒ、Ａｒガス流量を２０ｓｃｃｍとした。また、ゲート絶縁膜はプラスマＣＶＤ法を用い、キャリアガス：ＳｉＨ4とＮ2Ｏの混合ガス、成膜パワー：１．２７Ｗ／ｃｍ3、成膜温度：３２０℃にて成膜した。成膜時のガス圧は１３３Ｐａとした。
【００６３】
次に、後述する表１に記載の種々の組成の酸化物薄膜を、スパッタリングターゲット（後記する。）を用いてスパッタリング法によって成膜した。酸化物薄膜としては、Ｉｎ−Ｚｎ−Ｏ中にＸ群元素を含むＩｎ−Ｚｎ−Ｘ−Ｏ（本発明例）のほか、比較のため、Ｘ群元素以外の元素として、Ｇａを含むＩＧＺＯ（従来例）、Ｓｎを含むＩｎ−Ｚｎ−Ｓｎ−Ｏ（従来例）、Ｈｆを含むＩｎ−Ｚｎ−Ｈｆ−Ｏ（比較例）も成膜した。スパッタリングに使用した装置は（株）アルバック製「ＣＳ−２００」であり、スパッタリング条件は以下のとおりである。
基板温度：室温
ガス圧：５ｍＴｏｒｒ
酸素分圧：Ｏ2／（Ａｒ＋Ｏ2）＝２％
成膜パワー密度：２．５５Ｗ／ｃｍ2
膜厚：５０ｎｍ
【００６４】
ＩＧＺＯ（従来例）の成膜に当たっては、Ｉｎ：Ｇａ：Ｚｎの比（原子％比）が１：１：１であるスパッタリングターゲットを用い、ＤＣスパッタリング法を用いて成膜した。また、酸化物薄膜Ｉｎ−Ｚｎ−Ｘ−Ｏ（Ｘ＝Ａｌ、Ｓｉ、Ｔａ、Ｔｉ、Ｌａ、Ｍｇ、Ｎｂ）、Ｉｎ−Ｚｎ−Ｈｆ−Ｏ、およびＩｎ−Ｚｎ−Ｓｎ−Ｏの成膜に当たっては、組成の異なる３つのスパッタリングターゲットを同時放電するＣｏ−Ｓｐｕｔｔｅｒ法を用いて成膜した。詳細にはスパッタリングターゲットとして、酸化インジウム（Ｉｎ2Ｏ3）、酸化亜鉛（ＺｎＯ）およびＸ群元素の酸化物ターゲットの３種類を用いた。
【００６５】
このようにして得られた酸化物薄膜中の金属元素の各含有量は、ＸＰＳ（Ｘ−ｒａｙ  Ｐｈｏｔｏｅｌｅｃｔｒｏｎ  Ｓｐｅｃｔｒｏｓｃｏｐｙ）法によって分析した。
【００６６】
上記のようにして酸化物薄膜を成膜した後、フォトリソグラフィおよびウェットエッチングによりパターニングを行った。ウェットエッチャント液としては、関東科学製「ＩＴＯ−０７Ｎ」を使用した。本実施例では、実験を行ったすべての酸化物薄膜について、ウェットエッチングによる残渣はなく、適切にエッチングできたことを確認している。
【００６７】
酸化物半導体膜をパターニングした後、膜質を向上させるためプレアニール処理を行った。プレアニールは、大気雰囲気にて、３５０℃で１時間行なった。
【００６８】
次に、純Ｔｉを使用し、リフトオフ法によりソース・ドレイン電極を形成した。具体的にはフォトレジストを用いてパターニングを行った後、Ｔｉ薄膜をＤＣスパッタリング法により成膜（膜厚は１００ｎｍ）した。ソース・ドレイン電極用Ｔｉ薄膜の製膜条件は、前述したゲート電極の場合と同じである。次いで、アセトン液中で超音波洗浄器にかけて不要なフォトレジストを除去してリフトオフを行った。ＴＦＴのチャネル長を１０μｍ、チャネル幅を２００μｍとした。
【００６９】
このようにしてソース・ドレイン電極を形成した後、酸化物半導体層を保護するための保護膜を形成した。保護膜として、ＳｉＯ2（膜厚２００ｎｍ）とＳｉＮ（膜厚１５０ｎｍ）の積層膜（合計膜厚１５０ｎｍ）を用いた。上記ＳｉＯ2およびＳｉＮの形成は、サムコ製「ＰＤ−２２０ＮＬ」を用い、プラズマＣＶＤ法を用いて行なった。本実施例では、Ｎ2Ｏガスによってプラズマ処理を行った後、ＳｉＯ2、およびＳｉＮ膜を順次形成した。ＳｉＯ2膜の形成にはＮ2ＯおよびＳｉＨ4の混合ガスを用い、ＳｉＮ膜の形成にはＳｉＨ4、Ｎ2、ＮＨ3の混合ガスを用いた。いずれの場合も成膜パワーを１００Ｗ、成膜温度を１５０℃とした。
【００７０】
次にフォトリソグラフィ、およびドライエッチングにより、保護膜にトランジスタ特性評価用プロービングのためのコンタクトホールを形成した。次に、ＤＣスパッタリング法を用い、キャリアガス：アルゴンおよび酸素ガスの混合ガス、成膜パワー：２００Ｗ、ガス圧：５ｍＴｏｒｒにてＩＴＯ膜（膜厚８０ｎｍ）を成膜し、図１のＴＦＴを作製した。
【００７１】
このようにして得られた各ＴＦＴについて、以下のようにして、（１）トランジスタ特性（ドレイン電流−ゲート電圧特性、Ｉｄ−Ｖｇ特性）、（２）しきい値電圧、（３）Ｓ値、（４）電界効果移動度、および（５）正バイアスストレス印加後のストレス耐性を調べた。
【００７２】
（１）トランジスタ特性の測定
トランジスタ特性の測定はＡｇｉｌｅｎｔ  Ｔｅｃｈｎｏｌｏｇｙ社製「４１５６Ｃ」の半導体パラメータアナライザーを使用した。詳細な測定条件は以下のとおりである。
ソース電圧  ：０Ｖ
ドレイン電圧：１０Ｖ
ゲート電圧  ：−３０〜３０Ｖ（測定間隔：０．２５Ｖ）
基板温度：室温
【００７３】
（２）しきい値電圧（Ｖｔｈ）
しきい値電圧とは、おおまかにいえば、トランジスタがオフ状態（ドレイン電流の低い状態）からオン状態（ドレイン電流の高い状態）に移行する際のゲート電圧の値である。本実施例では、ドレイン電流が、オン電流とオフ電流の間の１ｎＡ付近であるときの電圧をしきい値電圧と定義した。
【００７４】
（３）Ｓ値
Ｓ値は、Ｉｄ−Ｖｇ特性においてオフ状態からオン状態に立ち上がる際のドレイン電流を一桁増加させるのに必要なゲート電圧の最小値であり、Ｓ値が低いほどドレイン電流の増加が急峻となり、デバイス特性が良好であることを示す。
【００７５】
（４）電界効果移動度μFE
電界効果移動度μFEは、ＴＦＴ特性からＶd＞Ｖg−Ｖthである飽和領域にて導出した。飽和領域ではＶg、Ｖthをそれぞれゲート電圧、しきい値電圧、Ｉdをドレイン電流、Ｌ、ＷをそれぞれＴＦＴ素子のチャネル長、チャネル幅、Ｃiをゲート絶縁膜の静電容量、μFEを電界効果移動度とした。電界効果移動度μFEは下式から導出される。本実施例では、飽和領域を満たすゲート電圧付近におけるドレイン電流−ゲート電圧特性（Ｉd−Ｖg特性）から電界効果移動度μＦＥを導出した。
【００７６】
【数１】
2012151469.tif 000002
【００７７】
（５）ストレス耐性の評価（ストレスとして正バイアスを印加）
本実施例では、実際のパネル駆動時の環境（ストレス）を模擬して、ゲート電極に正バイアスをかけながらストレス印加試験を行った。ストレス印加条件は以下のとおりである。特に有機ＥＬディスプレイの場合、正バイアスストレスによりしきい値電圧が変動して電流値が低下するため、しきい値電圧の変化が小さいほどよい。
ソース電圧：０Ｖ
ドレイン電圧：０．１Ｖ
ゲート電圧：２０Ｖ
基板温度：６０℃
ストレス印加時間：３時間
【００７８】
これらの結果を図３〜９、および表１に示す。
【００７９】
【表１】
2012151469.tif 000003
【００８０】
まず図３〜５、および表１を参照する。詳細には図３は、従来例のＩＧＺＯ（Ｉｎ−Ｇａ−Ｚｎ−Ｏ）を半導体層に用いたＴＦＴにおけるＩｄ−Ｖｇ特性を示しており、ＩＧＺＯの組成は原子数比（モル比）でＩｎ：Ｇａ：Ｚｎ＝１：１：１である。図４は、Ｉｎ−Ｚｎ−Ｓｎ−Ｏを半導体層に用いたＴＦＴにおけるＩｄ−Ｖｇ特性を示しており、Ｉｎ：Ｚｎ：Ｓｎは原子数比（モル比）でＩｎ：Ｚｎ：Ｓｎ＝３０：６０：１０である（なお、Ｉｎ：Ｚｎのモル比は１：２である）。図５Ａ（ａ）〜（ｄ）は、Ｘ群元素としてＳｉ、Ａｌ、Ｔａ、Ｔｉを含む添加したＩｎ−Ｇａ−Ｘ−Ｏ、図５Ａ（ｅ）は、Ｘ群元素以外の元素として、Ｈｆを含む添加したＩｎ−Ｇａ−Ｈｆ−Ｏを、それぞれ、半導体層に用いたＴＦＴにおけるＩｄ−Ｖｇ特性を示しており、いずれもＩｎ量は３０原子％であり、（ａ）においてＳｉ量は３．１原子％、（ｂ）においてＡｌ量は１．６原子％、（ｃ）においてＴａ量は１．４原子％、（ｄ）においてＴｉ量は２．４原子％、（ｅ）においてＨｆ量は３．０原子％である。Ｉｎ：Ｚｎのモル比は、いずれも約３０：６０〜７０である。また、図５Ｂ（ａ）〜（ｃ）は、Ｘ群元素としてＬａ、Ｍｇ、Ｎｂを含む添加したＩｎ−Ｇａ−Ｘ−Ｏ）を半導体層に用いたＴＦＴにおけるＩｄ−Ｖｇ特性を示しており、いずれもＩｎ量は３０原子％であり、（ａ）においてＬａ量は２原子％、（ｂ）においてＭｇ量は２原子％、（ｃ）においてＮｂ量は１原子％である。Ｉｎ：Ｚｎのモル比は、いずれも約３０：６０〜７０である。
【００８１】
表１は、上記の各酸化物を半導体層に用いたＴＦＴの特性結果をまとめたものである。
【００８２】
まず従来例のＩＧＺＯ（表１のＮｏ．１）について、図３を参照しながらＩd−Ｖg特性を説明する。図３に示すように、ゲート電圧Ｖgを負側から正側へ増加させていくとＶg＝０Ｖ付近でドレイン電流Ｉdが急激に増加している様子がわかる。このようにドレイン電流の低いオフ状態からドレイン電流の高いオン状態へ移行し、スイッチング特性を示していることがわかる。またＩＧＺＯの各種特性は、表１に示すように、しきい値電圧Ｖth＝２Ｖ、Ｓ値＝０．４Ｖ／ｄｅｃ、オン電流（Ｖg＝３０Ｖのときのドレイン電流）Ｉon＝６５０μＡ、電界効果移動度μFE＝７．６ｃｍ2／Ｖｓであった。
【００８３】
また、本発明で規定しないＳｎを含むＩｎ−Ｚｎ−Ｓｎ−Ｏ（表１のＮｏ．２）は、図４および表１に示すように、しきい値電圧Ｖth＝１Ｖ、Ｓ値＝０．３Ｖ／ｄｅｃ、オン電流（Ｖg＝３０Ｖのときのドレイン電流）Ｉon＝２．０４ｍＡ、電界効果移動度μFE＝１７．８ｃｍ2／Ｖｓであった。このようにいずれの例も、良好な特性を有しており、特にＧａを含まないＮｏ．２のＩｎ−Ｚｎ−Ｓｎ−Ｏは、ＩＧＺＯに比べて高い移動度を有していた。
【００８４】
一方、Ｘ元素として本発明で規定する元素（Ｘ群元素＝Ｓｉ、Ａｌ、Ｔａ、Ｔｉ、Ｌａ、Ｍｇ、Ｎｂ）を含む表１のＮｏ．３〜６、８〜１０、および本発明で規定しない元素（Ｈｆ）を含む表１のＮｏ．７は、図５Ａ（ａ）〜（ｅ）、図５Ｂ（ａ）〜（ｃ）に示すように良好なスイッチング特性を示しており、表１に示す各特性も良好であった。特に電界効果移動度μFEについて、いずれの例も、従来例のＩＧＺＯの値（７．６ｃｍ2／Ｖｓ）を超える非常に高い移動度を有していた。
【００８５】
図６および図７は、Ｉｎ−Ｚｎ−Ｘ−Ｏ、およびＩｎ−Ｚｎ−Ｈｆ−ＯのＴＦＴについて、Ｘ群元素の比（Ｘ量）およびＩｎ量が電界効果移動度μFEに及ぼす影響について調べた結果を示すグラフである。
【００８６】
このうち図６は、Ｘ群元素＝Ａｌ、Ｓｉ、Ｔａ、Ｔｉ、Ｈｆ、Ｌａ、Ｍｇ、Ｎｂについて、Ｉｎ−Ｚｎ−Ｘ−Ｏ（Ｉｎ量＝３０原子％）のＸ量と電界効果移動度の関係を示している。図６において、■はＸ元素＝Ａｌ、●はＸ元素＝Ｓｉ、△はＸ元素＝Ｔａ、□はＸ元素＝Ｔｉ、▲はＨｆ、○＝Ｍｇ、◇＝Ｌａ、◆＝Ｎｂである。図６に示すように、Ｘ群元素の種類にかかわらず、Ｘ量が多くなる程、電界効果移動度が低下することが分かる。この関係は、Ｉｎ量が本発明の好ましい範囲（１５〜７０原子％）のときも同様に見られた。詳細にはＸ群元素の種類によっても相違するが、表１のＮｏ．１（ＩＧＺＯ）の電界効果移動度の５０％以上（３．８ｃｍ2／Ｖｓ以上）を満足するためには、Ｘ量をおおむね、５原子％以下とすることが有効であることが分かる。同様の傾向は、Ｘ群元素以外の元素として、Ｈｆを用いたときも同様に見られた。
【００８７】
図７は、Ｉｎ−Ｚｎ−Ａｌ−Ｏ（Ａｌ量＝１．６原子％）のＩｎ量と電界効果移動度の関係を示している（図７中、○を参照）。図７には参考のため、Ｉｎ量としきい値電圧Ｖthの関係を●で示している。図７に示すように、しきい値電圧ＶthはＩｎ量の添加によって殆ど変動しないが、電界効果移動度μFEは高いＩｎ量依存性を有しており、Ｉｎ量が多くなる程、電界効果移動度は向上することが分かる。詳細には、電界効果移動度はＩｎ量が１０原子％付近から急激に上昇し、Ｉｎ量が２０原子％付近で移動度の上昇は緩やかになる傾向が見られた。
【００８８】
図７には、Ｘ群元素としてＡｌを添加したときの結果を示しているが、Ａｌ以外のＸ群元素を添加したときも、図７とほぼ同様の傾向が見られた。
【００８９】
次に図８および図９を参照する。ここには、正バイアスストレス試験の結果を示している。図８〜図９で用いた酸化物の組成は表１と同じである。
【００９０】
まず図８Ａおよび図８Ｂを参照する。これらの図には、Ｉｎ−Ｚｎ−Ｘ−Ｏ（Ｘ群元素＝Ｓｉ、Ａｌ、Ｔａ、Ｔｉ、Ｌａ、Ｍｇ、Ｎｂ）、Ｉｎ−Ｚｎ−Ｈｆ−Ｏ、Ｉｎ−Ｚｎ−Ｓｎ−Ｏについて、基板温度６０℃で正バイアスを０〜３時間（１０８００秒）印加したときのＴＦＴ特性の経時変化を示している。参考のため、これらの図には、基板温度２５℃（室温）のときの結果を点線で示しており（図８中、「ａｓ  ｄｅｐｏ」として記載）、これは、対応するＸ群元素を有する図４〜図５の結果と同じである。
【００９１】
図８Ａ中、まず、本発明で規定しないＨｆおよびＳｎのグラフを参照する。これらにおいて、基板温度２５℃（点線）と基板温度６０℃（ストレス印加直後）の結果を対比すると、基板温度の上昇により、しきい値電圧Ｖthは正方向へシフトしており、正バイアスのストレス印加時間が長くなるにつれ、しきい値電圧は更に正側へシフトすることが分かる（図中、→を参照、矢印の方向に向って、ストレス印加時間は、０ｓｅｃ→１０８００ｓｅｃと長くなる）。これは、ＴＦＴに正バイアスを印加し続けた結果、ゲート絶縁膜と半導体層の界面にアクセプターライクな欠陥が生じ、界面に電子がトラップされたためと推測される。
【００９２】
これに対し、Ｘ群元素として本発明で規定するＡｌ、Ｓｉ、Ｔａ、Ｔｉ、Ｌａ、Ｍｇ、Ｎｂのいずれかを用いたときは、基板温度２５℃→６０℃の加熱によるしきい値電圧Ｖthの顕著な変化は見られず、正バイアスストレスを印加し続けた場合においても、Ｖthの変化は、ＳｎやＨｆを用いた場合に比べて小さいことが分かる。
【００９３】
図８の結果を基礎として、Ｘ群元素の種類ごとに、正バイアスストレス印加時間（秒）と正バイアスストレス中のしきい値電圧変化量ΔＶthの関係を整理した結果を図９Ａおよび図９Ｂ（図９Ｂは図９Ａの一部拡大図）に示す。これらの図において、各ストレス印加時間のしきい値電圧変化量ΔＶthは、当該ストレス時間におけるしきい値電圧と、ストレス印加前のしきい値電圧との差として算出したものである。これらの図には、参考のため、ＩＧＺＯの結果（従来例）も併記している。
【００９４】
図９Ａおよび図９Ｂより、Ｘ群元素の種類にかかわらず、正バイアスを印加するとしきい値電圧Ｖthが正方向へシフトしていることが分かる。これは、正バイアスを印加することにより半導体層とゲート絶縁膜の界面にトラップされる電子が増加するためと推測される。
【００９５】
ここで、各例における３時間後のしきい値電圧変化量ΔＶthを対比すると、従来例のＩＧＺＯは１１．７Ｖであり、本発明で規定しないＳｎを含む例（□）ではΔＶthは一層高くなり、１６．８Ｖであった。同様に、本発明で規定しないＨｆを含む例（▲）のΔＶthも同様に高く、１６．３Ｖであった。すなわち、これらの例は、正バイアスストレス耐性に極めて劣ることが分かった。
【００９６】
これに対し、本発明で規定するＸ群元素のＡｌ（■）、Ｓｉ（●）、Ｔａ（△）、Ｔｉ（□）、Ｌａ（◇）、Ｍｇ（◆）、Ｎｂ（○）を含む例は、これらに比べてΔＶthが著しく小さくなっていることがわかる。これは、本発明で規定する上記Ｘ群元素の添加により、半導体層とゲート絶縁膜の界面にトラップされる電子が低減され、界面の格子間の結合が安定化されたためと推測される。
【００９７】
また、本発明で規定する上記Ｘ群元素を添加したものは、正バイアスストレス印加後のＳ値や移動度も、ストレス印加前と殆ど変わらず、良好な特性を示していることを確認している。
【００９８】
実施例２
本実施例では、表２に記載の組成を有する酸化物について、酸化物半導体膜の密度とＴＦＴ特性の関係を調べた。詳細には、以下の方法で酸化物膜（膜厚１００ｎｍ）の密度を測定すると共に、前述した実施例１と同様にしてＴＦＴを作製し、電解効果移動度を測定した。表２において、表２のＮｏ．１および２の酸化物の組成（Ｉｎ−Ｚｎ−Ｓｎ−Ｏ）は、前述した表１のＮｏ．２と同じであり；表２のＮｏ．３および４の酸化物の組成（Ｉｎ−Ｚｎ−Ａｌ−Ｏ）は、前述した表１のＮｏ．４と同じであり；表２のＮｏ．５および６の酸化物の組成（Ｉｎ−Ｚｎ−Ｔｉ−Ｏ）は、前述した表１のＮｏ．６と同じであり；表２のＮｏ．７の酸化物の組成（Ｉｎ−Ｚｎ−Ｌａ−Ｏ）は、前述した表１のＮｏ．８と同じであり；表２のＮｏ．８の酸化物の組成（Ｉｎ−Ｚｎ−Ｍｇ−Ｏ）は、前述した表１のＮｏ．９と同じであり；表２のＮｏ．９の酸化物の組成（Ｉｎ−Ｚｎ−Ｎｂ−Ｏ）は、前述した表１のＮｏ．１０と同じである。
【００９９】
（酸化物の密度の測定）
酸化物の密度は、ＸＲＲ（Ｘ線反射率法）を用いて測定した。詳細な測定条件は以下のとおりである。
【０１００】
・分析装置：（株）リガク製水平型Ｘ線回折装置ＳｍａｒｔＬａｂ
・ターゲット：Ｃｕ（線源：Ｋα線）
・ターゲット出力：４５ｋＶ−２００ｍＡ
・測定試料の作製
ガラス基板上に各組成の酸化物を下記スパッタリング条件で成膜した（膜厚１００ｎｍ）後、前述した実施例１のＴＦＴ製造過程におけるプレアニール処理を模擬して、当該プレアニール処理と同じ熱処理を施したものを使用
スパッタガス圧：１ｍＴｏｒｒまたは５ｍＴｏｒｒ
酸素分圧：Ｏ2／（Ａｒ＋Ｏ2）＝２％
成膜パワー密度：２．５５Ｗ／ｃｍ2
熱処理：大気雰囲気にて３５０℃で１時間
【０１０１】
これらの結果を表２に併記する。表２のＮｏ．２、４、６（いずれも成膜時のガス圧＝５ｍＴｏｒｒ）は、前述した表１のＮｏ．２、４、６と同じサンプルであり、よって各サンプルの電界効果移動度は同じである。
【０１０２】
【表２】
2012151469.tif 000004
【０１０３】
表２より、スパッタリング成膜時のガス圧力を、５ｍＴｏｒｒ（実施例１）から１ｍＴｏｒｒに下げると、酸化物の組成にかかわらず、いずれの場合も膜密度が上昇し、これに伴って電界効果移動度も大きく増加することが分かった。このことは、酸化物膜の密度を増加させることによって膜中の欠陥が少なくなって移動度や電気伝導性が向上し、ＴＦＴの安定性が向上することを意味している。
【０１０４】
表２には、Ｘ群元素としてＡｌおよびＴｉの結果を示しているが、上述した酸化物膜の密度と電界効果移動度の関係は、他のＸ群元素を用いたときも同様に見られた。以上の結果より、酸化物半導体層の密度が６．０ｇ／ｃｍ3以上であれば、十分に実用可能なレベルの高移動度を有するＴＦＴが得られることが分かる。
【符号の説明】
【０１０５】
１  基板
２  ゲート電極
３  ゲート絶縁膜
４  酸化物半導体層
５  ソース・ドレイン電極
６  保護膜（絶縁膜）
７  コンタクトホール
８  透明導電膜
９  エッチストッパー層
【図３】
2012151469.tif 000005
【図４】
2012151469.tif 000006
【図５Ａ】
2012151469.tif 000007
【図５Ｂ】
2012151469.tif 000008
【図１】
2012151469.tif 000009
【図２】
2012151469.tif 000010
【図６】
2012151469.tif 000011
【図７】
2012151469.tif 000012
【図８Ａ】
2012151469.tif 000013
【図８Ｂ】
2012151469.tif 000014
【図９Ａ】
2012151469.tif 000015
【図９Ｂ】
2012151469.tif 000016