(57)【要約】【課題】ＩＩＩ族窒化物半導体では、ｐ型不純物を高濃度にイオン注入すると、結晶品質が低下してしまう。結晶品質が低下するとオフ電流が増加して、電子デバイス特性が低下する可能性がある。このため、ＩＩＩ族窒化物半導体では、ｐ＋層を形成することが困難であった。【解決手段】ＩＩＩ族窒化物半導体にドープされるとｐ型半導体になるｐ型不純物、および金属を有する合金からなる合金層と、合金層の下に接して形成され、ＩＩＩ族窒化物半導体からなり、ｐ型不純物が一部に拡散している半導体層と、合金層上に形成され、ｐ型不純物の拡散係数が、半導体層より小さい拡散防止層と、を備える半導体デバイスを提供する。【選択図】図１
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【特許請求の範囲】
【請求項１】
ＩＩＩ族窒化物半導体にドープされるとｐ型半導体になるｐ型不純物、および金属を有する合金からなる合金層と、
前記合金層の下に接して形成され、前記ＩＩＩ族窒化物半導体からなり、前記ｐ型不純物が一部に拡散している半導体層と、
前記合金層上に形成され、前記ｐ型不純物の拡散係数が、前記半導体層より小さい拡散防止層と、
を備える半導体デバイス。
【請求項２】
前記拡散防止層が、前記ｐ型不純物および前記金属の金属間化合物からなる請求項１に記載の半導体デバイス。
【請求項３】
前記拡散防止層上に、前記金属からなる電極層を更に備える請求項１または２に記載の半導体デバイス。
【請求項４】
前記ＩＩＩ族窒化物半導体がＧａＮであり、
前記ｐ型不純物がＺｎである請求項１から３のいずれか一項に記載の半導体デバイス。
【請求項５】
前記合金層のＺｎの濃度が１０原子パーセント以下で、前記合金層の前記金属と全固溶する濃度である請求項４に記載の半導体デバイス。
【請求項６】
前記拡散防止層の、前記金属およびＺｎの合計に対するＺｎの比率が、前記金属が、Ｎｉであるときに４５原子パーセント以上、Ｐｔであるときに１９原子パーセント以上、Ｐｄであるときに３２原子パーセント以上である、請求項４または５に記載の半導体デバイス。
【請求項７】
ＧａＮからなる半導体層と、
前記半導体層上に形成され、Ｚｎと金属を有するＺｎ合金からなるＺｎ合金層と、
前記半導体層と、前記Ｚｎ合金層の間に形成され、前記半導体層に接し、Ｚｎの濃度が前記Ｚｎ合金層より高い高濃度Ｚｎ層と、
前記Ｚｎ合金層上に形成され、前記金属からなる電極層と、を備え、
前記半導体層の、前記高濃度Ｚｎ層と接する部分に、Ｚｎが拡散している半導体デバイス。
【請求項８】
前記高濃度Ｚｎ層がＺｎＯＸ（０≦Ｘ＜１）からなる請求項７に記載の半導体デバイス。
【請求項９】
前記Ｚｎ合金層と前記電極層との間に形成され、Ｚｎの拡散係数が前記半導体層より小さい拡散防止層をさらに備える請求項８に記載の半導体デバイス。
【請求項１０】
前記拡散防止層が、Ｚｎと前記金属の金属間化合物、または、高融点金属からなる請求項９に記載の半導体デバイス。
【請求項１１】
ＩＩＩ族窒化物半導体からなる半導体層を形成する半導体層形成工程と、
前記ＩＩＩ族窒化物半導体にドープされるとｐ型半導体になるｐ型不純物、および金属を有する合金からなる合金層を、前記半導体層に接して形成する合金層形成工程と、
前記ｐ型不純物の拡散係数が、前記半導体層より小さい拡散防止層を、前記合金層上に形成する拡散防止層形成工程と、
前記合金層の前記ｐ型不純物が、前記半導体層に拡散する不純物拡散工程と、を備える半導体デバイス製造方法。
【請求項１２】
前記拡散防止層が、ｐ型不純物、および前記金属の金属間化合物からなる請求項１１に記載の半導体デバイス製造方法。
【請求項１３】
前記拡散防止層上に、前記金属からなる電極層を形成する電極層形成工程を更に備える請求項１１または１２に記載の半導体デバイス製造方法。
【請求項１４】
前記ＩＩＩ族窒化物半導体がＧａＮであり、
前記ｐ型不純物がＺｎである請求項１１から１３のいずれか一項に記載の半導体デバイス製造方法。
【請求項１５】
前記合金層のＺｎの濃度が１０原子パーセント以下で、前記金属と全固溶する濃度である請求項１４に記載の半導体デバイス製造方法。
【請求項１６】
前記拡散防止層の、前記金属およびＺｎの合計に対するＺｎの比率が、前記金属が、Ｎｉであるときに４５原子パーセント以上、Ｐｔであるときに１９原子パーセント以上、Ｐｄであるときに３２原子パーセント以上である、請求項１４または１５に記載の半導体デバイス製造方法。
【請求項１７】
ＧａＮからなる半導体層を形成する半導体層形成工程と、
前記半導体層に接して、前記半導体層にＺｎを拡散させるＺｎ拡散層を形成する拡散層形成工程と、
前記Ｚｎ拡散層上に、Ｚｎおよび金属を有するＺｎ合金からなり、Ｚｎの濃度が前記Ｚｎ拡散層より低いＺｎ合金層を形成する合金層形成工程と、
前記Ｚｎ合金層上に、電極層を形成する工程と、
前記Ｚｎ拡散層のＺｎが、前記半導体層に拡散するＺｎ拡散工程と、を備える半導体デバイス製造方法。
【請求項１８】
前記Ｚｎ拡散層がＺｎＯＸ（０≦Ｘ＜１）からなる請求項１７に記載の半導体デバイス製造方法。
【請求項１９】
前記Ｚｎ合金層と前記電極層との間に、Ｚｎの拡散係数が前記半導体層より小さい拡散防止層を形成する拡散防止層形成工程をさらに備える請求項１８に記載の半導体デバイス製造方法。
【請求項２０】
前記拡散防止層が、Ｚｎと金属の金属間化合物、または、高融点金属からなる請求項１９に記載の半導体デバイス製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体デバイスおよび半導体デバイス製造方法に関する。
【背景技術】
【０００２】
窒化物化合物系半導体は、シリコン半導体よりバンドギャップエネルギーが大きく、絶縁破壊電圧が大きいので、高温環境下でも動作するオン抵抗の低い半導体素子を形成することができる。例えば、ＩＩＩ族窒化物半導体を用いたＭＯＳＦＥＴが知られている（例えば、特許文献１および特許文献２）。
【０００３】
特許文献１  特開２００８−３１１３９２
特許文献２  特開２００９−２６４２９２
【発明の概要】
【発明が解決しようとする課題】
【０００４】
これらのＭＯＳＦＥＴのチャネル層には、ドレイン領域に隣接してリサーフ（ＲＥｄｕｃｅｄ  ＳＵＲｆａｃｅ  Ｆｉｅｌｄ、ＲＥＳＵＲＦ）領域が形成されている。リサーフ領域を形成することで、ゲート・ドレイン間の電界集中を緩和して、耐電圧を高くしている。しかしこれらのＭＯＳＦＥＴでは、高電圧を印加したときにチャネル層にホールが蓄積する可能性がある。ホールの蓄積が進むと、素子が破壊される可能性がある。
【０００５】
シリコン半導体デバイスでは、チャネル層に形成された、ホールの濃度が高いｐ＋層に、ボディ電極を形成してチャネル層からホールを引き抜くことができる。しかし、ＩＩＩ族窒化物半導体では、ｐ型不純物を高濃度にイオン注入すると、結晶品質が低下してしまう。結晶品質が低下するとオフ電流が増加して、電子デバイス特性が低下する可能性がある。このため、ＩＩＩ族窒化物半導体では、ｐ＋層を選択的に形成して、チャネル層からホールを引き抜くことが困難であった。
【課題を解決するための手段】
【０００６】
上記課題を解決するために、本発明の第１の態様においては、ＩＩＩ族窒化物半導体にドープされるとｐ型半導体になるｐ型不純物、および金属を有する合金からなる合金層と、合金層の下に接して形成され、ＩＩＩ族窒化物半導体からなり、ｐ型不純物が一部に拡散している半導体層と、合金層上に形成され、ｐ型不純物の拡散係数が、半導体層より小さい拡散防止層と、を備える半導体デバイスを提供する。
【０００７】
本発明の第２の態様においては、窒化ガリウム（ＧａＮ）からなる半導体層と、半導体層上に形成され、Ｚｎと金属を有するＺｎ合金からなるＺｎ合金層と、半導体層とＺｎ合金層との間に形成され、半導体層に接し、Ｚｎの濃度がＺｎ合金層より高い高濃度Ｚｎ層と、Ｚｎ合金層上に形成され、金属からなる電極層と、を備え、半導体層の、Ｚｎ拡散促進層と接する部分に、Ｚｎが拡散している半導体デバイスを提供する。
【０００８】
本発明の第３の態様においては、ＩＩＩ族窒化物半導体からなる半導体層を形成する半導体層形成工程と、ＩＩＩ族窒化物半導体にドープされるとｐ型半導体になるｐ型不純物、および金属を有する合金からなる合金層を、半導体層に接して形成する合金層形成工程と、ｐ型不純物の拡散係数が、半導体層より小さい拡散防止層を、合金層上に形成する拡散防止層形成工程と、合金層のｐ型不純物が、半導体層に拡散する不純物拡散工程と、を備える半導体デバイス製造方法を提供する。
【０００９】
本発明の第４の態様においては、ＧａＮからなる半導体層を形成する半導体層形成工程と、半導体層に接して、半導体層にＺｎを拡散させるＺｎ拡散層を形成する拡散層形成工程と、Ｚｎ拡散層上に、Ｚｎおよび金属を有するＺｎ合金からなり、Ｚｎの濃度がＺｎ拡散層より低いＺｎ合金層を形成する合金層形成工程と、Ｚｎ合金層上に、電極層を形成する工程と、Ｚｎ拡散層のＺｎが、半導体層に拡散するＺｎ拡散工程と、を備える半導体デバイス製造方法を提供する。
【００１０】
なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。
【図面の簡単な説明】
【００１１】
【図１】本発明の第１の実施形態に係る半導体層およびオーミック電極の断面図である。
【図２】本発明の第２の実施形態に係る半導体層およびオーミック電極の断面図である。
【図３】ＮｉとＺｎの状態図である。
【図４】ＰｔとＺｎの状態図である。
【図５】ＰｄとＺｎの状態図である。
【図６】ＧａＮの状態密度を示すグラフである。
【図７】本発明の第３の実施形態に係るｐｎダイオード素子の断面図である。
【図８】本発明の第４の実施形態に係るＭＯＳＦＥＴの断面図である。
【図９】本発明の第５の実施形態に係るＭＯＳＦＥＴの断面図である。
【発明を実施するための形態】
【００１２】
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
【００１３】
図１は、本発明の第１の実施形態に係る半導体層１０４およびオーミック電極１０２の模式的な断面図である。半導体層１０４は、ＩＩＩ族窒化物半導体である。オーミック電極１０２は、半導体層１０４の上面に接して形成され、半導体層１０４とオーミック接合する。オーミック電極１０２は、合金層１０６、拡散防止層１０８、電極層１１０および保護層１１２を有する。
【００１４】
半導体層１０４は、ｐ＋領域１２０を有する。ｐ＋領域１２０は、合金層１０６の下側に接して形成される。合金層１０６は、ｐ型不純物、および他の金属を有する合金から形成される。合金層１０６に含まれていたｐ型不純物の一部が半導体層１０４に拡散して、ｐ＋領域１２０を形成する。半導体層１０４および合金層１０６をアニールすることで、ｐ＋領域１２０を形成してよい。このような構成により、ＩＩＩ族窒化物半導体の半導体層１０４と合金層１０６がオーミック接合する。
【００１５】
拡散防止層１０８は合金層１０６上に形成される。拡散防止層１０８は、合金層１０６に含まれるｐ型不純物の拡散係数が、半導体層１０４より小さい材料からなる。そのため拡散防止層１０８は、ｐ型不純物が合金層１０６から拡散防止層１０８の側に、すなわち上側に拡散するのを防止する。合金層１０６に含まれるｐ型不純物は、拡散防止層１０８よりも半導体層１０４に拡散しやすいので、拡散防止層１０８は、ｐ＋領域１２０の形成を促進する。
【００１６】
電極層１１０は、拡散防止層１０８上に形成される。電極層１１０を形成する金属は、合金層１０６を構成する合金に含まれる金属の一部または全部と同一でよい。当該金属は、合金層１０６がｐ＋領域１２０とオーミックコンタクトする程度に仕事函数が大きい金属であってよい。
【００１７】
保護層１１２は、電極層１１０上に形成される。保護層１１２は、電極層１１０の表面を覆って形成されることで、電極層１１０の酸化を防止する。また、保護層１１２は、ワイヤボンディングしやすい材料で形成してよい。これにより、オーミック電極１０２へのワイヤボンディングを容易にできる。一例として、保護層１１２は、Ａｕで形成してよい。
【００１８】
上述したように、合金層１０６に含まれていたｐ型不純物の一部または全部は、合金層１０６から半導体層１０４の全部または一部に拡散して、半導体層１０４の全部または一部にｐ＋領域１２０を形成する。ｐ型不純物とは、ＩＩＩ族窒化物半導体からなる半導体層１０４にドープされると、ドープされた領域がｐ型半導体になる不純物をいう。ＩＩＩ族窒化物半導体がＧａＮ、ＡｌＮ、またはＡｌＧａＮである場合、ｐ型不純物は、例えば、Ｚｎである。ｐ＋領域１２０は、金属との間でオーミック接続する程度に、ｐ型不純物がドープされている半導体の領域を指す。例えば、ｐ＋領域１２０は、ｐ型不純物がドープされてｐ型のキャリア濃度が１０１８ｃｍ−３程度、あるいはそれ以上の高い濃度である領域を指してよい。
【００１９】
合金層１０６は、ｐ型不純物と、その他の一種または二種以上の金属の合金からなってよい。合金層１０６は、例えば、ｐ型不純物以外の金属が一種類のときは二元合金からなり、二種類のときは三元合金からなる。ｐ型不純物がＺｎの場合の二元合金の例として、ＮｉＺｎ合金、ＰｔＺｎ合金、またはＰｄＺｎ合金がある。ｐ型不純物がＺｎの場合の三元合金の例として、ＮｉＡｕＺｎ合金がある。
【００２０】
合金層１０６は、ｐ型不純物と、電極層１１０を構成する金属の全部または一部と同じ金属とを含む合金であってよい。合金層１０６を構成する合金のｐ型不純物の濃度は、ｐ型不純物が合金層１０６に全固溶する濃度を選んでよい。ｐ型不純物が、合金層１０６に全固溶して、合金層１０６に金属層あるいは金属間化合物が分離した相を形成させないことで、熱などに対して合金層１０６を安定とすることができる。
【００２１】
合金層１０６を形成するｐ型不純物以外の金属の仕事函数が、ｐ＋領域１２０の価電子帯の中で最も高いエネルギー準位と、当該金属のフェルミ準位のエネルギー準位との差が、所定の値以下となるような値であってよい。半導体層１０４がＧａＮからなる場合には、半導体層１０４のバンドギャップが約３．４ｅＶであり、電子親和力が１ｅＶ〜３ｅＶであるから、当該金属は、好ましくは仕事函数が４．５ｅＶ以上、より好ましくは、仕事函数が５ｅＶ以上である。
【００２２】
合金層１０６は、合金層１０６とｐ＋領域１２０とがオーミック接続できる程度のｐ型不純物の濃度を有する。ｐ型不純物の仕事函数が小さいときに、ｐ型不純物の濃度が高くなると、合金層１０６の仕事函数が小さくなって、合金層１０６とｐ＋領域１２０がオーミック接続できなくなるからである。たとえば、合金層１０６のｐ型不純物の濃度は、１０原子パーセント以下としてよい。ｐ型不純物の濃度を１０原子パーセント以下とすれば、当該ｐ型不純物以外の金属の仕事函数の値に対する影響が小さいので、合金層１０６と半導体層１０４との間にオーミック接合を形成しやすい。
【００２３】
拡散防止層１０８は、例えば、金属間化合物からなる。金属間化合物は、２種以上の金属または、金属と非金属の化合物であるから、金属間化合物からなる拡散防止層１０８におけるｐ型不純物の拡散係数は、半導体層１０４におけるｐ型不純物の拡散係数に比べると、無視できるほどに小さい。拡散防止層１０８は、ｐ型不純物およびその他の金属の金属間化合物であってよい。拡散防止層１０８に含まれるｐ型不純物は、合金層１０６に含まれるｐ型不純物と同じであってよい。拡散防止層１０８に含まれるｐ型不純物以外の金属は、合金層１０６に含まれるｐ型不純物以外の金属の一部または全部と同じ金属であってよい。
【００２４】
拡散防止層１０８は、一例として、ｐ型不純物がＺｎである場合、ＺｎＮｉ、Ｚｎ１１Ｎｉ２、Ｚｎ２２Ｎｉ３、ＺｎＰｔ３、ＺｎＰｔ，Ｚｎ１７Ｐｔ、Ｚｎ１０Ｐｔ３、Ｚｎ３６．２Ｐｔ１０．８、Ｚｎ８Ｐｔ、ＺｎＰｄ２、ＺｎＰｄ、Ｚｎ５．３３Ｐｄ２．６７、および、Ｚｎ１０Ｐｄ３からなる群より選ばれた１以上の金属間化合物からなる。
【００２５】
拡散防止層１０８は、高融点金属で形成してよい。高融点金属とは、融点が、合金層１０６の融点より高い金属をいう。高融点金属で形成された拡散防止層１０８は、アニール中にｐ型不純物が合金層１０６から拡散防止層１０８側に拡散するのを防ぐ。ｐ型不純物がＺｎの場合、拡散防止層１０８は、ニオブ（Ｎｂ）およびモリブデン（Ｍｏ）の一方または両方で形成してよい。高融点金属からなる拡散防止層１０８の厚さは、５０ｎｍ以上としてよい。５０ｎｍ以上の膜厚があれば、合金層１０６に含まれるｐ型不純物が、拡散防止層１０８側に拡散するのを防ぐことができる。
【００２６】
電極層１１０は、合金層１０６を形成するｐ型不純物以外の金属と同じ金属で形成されてよい。例えば、合金層１０６がＮｉＺｎ合金、ＰｔＺｎ合金、またはＰｄＺｎ合金の場合に、電極層１１０は、それぞれ、Ｎｉ、ＰｔまたはＰｄからなる。電極層１１０は、オーミック電極１０２の抵抗が小さくなるように、合金層１０６、拡散防止層１０８および保護層１１２のそれぞれよりも厚く形成されてよい。
【００２７】
以下、オーミック電極１０２の形成方法を説明する。オーミック電極１０２は、半導体層１０４上に、オーミック電極１０２を構成する層を順次積層して形成する。すなわち、まず、半導体層１０４上に合金層１０６を形成する。合金層１０６上に拡散防止層１０８を形成する。拡散防止層１０８上に電極層１１０を形成する。電極層１１０上に保護層１１２を形成する。合金層１０６、拡散防止層１０８、電極層１１０および保護層１１２は、スパッタ、あるいは、蒸着により形成してよい。
【００２８】
合金層１０６および半導体層１０４をアニールして、合金層１０６から半導体層１０４にｐ型不純物を拡散させる。アニールでは、半導体層１０４およびオーミック電極１０２全体が加熱されてよい。こうして半導体層１０４の全部または一部にｐ＋領域１２０が形成される。ｐ＋領域１２０が形成されることにより、オーミック電極１０２が、半導体層１０４とオーミック接続する。電極層１１０が、ｐ型不純物の拡散防止層１０８から保護層１１２への拡散を防止する。ｐ型不純物がＺｎであり、保護層１１２がＡｕからなる場合、ＺｎがＡｕ中に拡散すると、保護層１１２とワイヤボンディングの密着性が低下する。保護層１１２と拡散防止層１０８との間に電極層１１０を形成することで、保護層１１２のワイヤボンディングの密着性の低下を防止できる。拡散防止層１０８がｐ型不純物を含まない場合には、電極層１１０を省略してもよい。ｐ型不純物を含まない拡散防止層１０８の例は、高融点金属からなる拡散防止層１０８である。一例として、拡散防止層１０８は、ニオブ（Ｎｂ）およびモリブデン（Ｍｏ）の一方または両方で形成してよい。電極層１１０を省略した場合は、オーミック電極１０２の抵抗が低くなるように、拡散防止層１０８または保護層１１２の一方または両方を厚く形成してよい。
【００２９】
アニールは、半導体層１０４上に、合金層１０６および拡散防止層１０８を形成した後に行うことが好ましい。電極層１１０および保護層１１２を形成する前に行っても、形成した後に行ってもよい。電極層１１０を形成した後にアニールを行った場合、アニール後にオーミック電極１０２と半導体層１０４との間の抵抗を検査することができる。
【００３０】
ｐ型不純物がＺｎである場合、Ｚｎは飽和蒸気圧が高いので、拡散防止層１０８を形成する前に減圧下で加熱すると、Ｚｎが合金層１０６から蒸発することがある。Ｚｎが合金層１０６から蒸発すると、合金層１０６の中のＺｎが蒸発の起こっている面、すなわち上面に向かって合金層１０６内のＺｎが拡散して、半導体層１０４へのＺｎの拡散が妨げられる。拡散防止層１０８を形成してからアニールを行うことで、Ｚｎの蒸発を防ぐことができる。
【００３１】
図２は、本発明の第２の実施形態に係る半導体層１０４およびオーミック電極１０２の模式的な断面図である。図２において図１と同一の符号を付した要素は、図１において説明した要素と同一の機能および構成を有してよい。半導体層１０４は、ＩＩＩ族窒化物半導体である。オーミック電極１０２は、半導体層１０４の上面に、接して形成され、半導体層１０４とオーミック接合する。オーミック電極１０２は、高濃度ｐ型不純物層１３０、合金層１０６、拡散防止層１０８、電極層１１０および保護層１１２を有する。
【００３２】
半導体層１０４は、ｐ＋領域１２０を有する。ｐ＋領域１２０は、高濃度ｐ型不純物層１３０の下側に接して形成される。高濃度ｐ型不純物層１３０は、ｐ型不純物を、合金層１０６より高い濃度で有する。高濃度ｐ型不純物層１３０に含まれていたｐ型不純物の一部が半導体層１０４に拡散して、ｐ＋領域１２０を形成する。半導体層１０４および高濃度ｐ型不純物層１３０をアニールすることで、ｐ＋領域１２０を形成してよい。このような構成により、ＩＩＩ族窒化物半導体の半導体層１０４と高濃度ｐ型不純物層１３０がオーミック接合する。
【００３３】
高濃度ｐ型不純物層１３０は、合金層１０６よりｐ型不純物の濃度が高いので、高濃度ｐ型不純物層１３０によって、半導体層１０４へのｐ型不純物の拡散は、高濃度ｐ型不純物層１３０がないときより促進される。
【００３４】
高濃度ｐ型不純物層１３０は、例えば、ＺｎＯｘ（０≦ｘ＜１）からなる。ＺｎＯをスパッタで製膜して、その後、加熱してＺｎＯｘ（０≦ｘ＜１）としてよい。この場合、高濃度ｐ型不純物層１３０上に合金層１０６を形成する前に、ＺｎＯを加熱してＺｎＯｘ（０≦ｘ＜１）とすることが好ましい。加熱により、ＺｎＯからＯが脱離してＺｎＯｘ（０≦ｘ＜１）となる過程が、合金層１０６に妨げられないからである。高濃度ｐ型不純物層１３０の厚さと、ｐ型不純物の濃度は、ｐ型不純物と合金層１０６の界面で金属間化合物を作らないように選択してよい。例えば、高濃度ｐ型不純物層１３０の厚さを０．５ｎｍ〜１ｎｍとしてよい。
【００３５】
オーミック電極１０２は、半導体層１０４上に、オーミック電極１０２を構成する層を順次積層して形成してよい。まず、半導体層１０４上に高濃度ｐ型不純物層１３０を形成する。次に、高濃度ｐ型不純物層１３０上に合金層１０６を形成してよい。合金層１０６上に拡散防止層１０８を形成してよい。次に、拡散防止層１０８上に電極層１１０を形成してよい。電極層１１０上に保護層１１２を形成してよい。次に、合金層１０６、拡散防止層１０８、電極層１１０および保護層１１２は、スパッタ、あるいは、蒸着により形成してよい。
【００３６】
高濃度ｐ型不純物層１３０、合金層１０６および半導体層１０４をアニールして、高濃度ｐ型不純物層１３０および合金層１０６から半導体層１０４にｐ型不純物を拡散させる。当該アニール後に高濃度ｐ型不純物層１３０がなくなるように高濃度ｐ型不純物層１３０の材料および膜厚を選んでもよい。例えば、薄いＺｎからなる高濃度ｐ型不純物層１３０を形成してもよい。半導体層１０４の全部または一部にｐ＋領域１２０を形成して、オーミック電極１０２を、半導体層１０４とオーミック接続させる。拡散防止層１０８がｐ型不純物を含まない場合に、電極層１１０を省略してもよい。ｐ型不純物を含まない拡散防止層１０８の例は、高融点金属からなる拡散防止層１０８である。一例として、拡散防止層１０８は、ニオブ（Ｎｂ）およびモリブデン（Ｍｏ）の一方または両方で形成してよい。図２に示した例において、合金層１０６を省略してよい。合金層１０６を省略しても、高濃度ｐ型不純物層１３０のｐ型不純物が半導体層１０４に拡散して、ｐ＋領域１２０が形成される。
【００３７】
図３は、ＮｉとＺｎの状態図である。ＮｉとＺｎの合金において、Ｚｎの比率が全体の２６原子パーセント以下であれば、全固溶することが示されている。また、ＮｉとＺｎの系では、Ｚｎの比率が全体の４５原子パーセント以上で、ＮｉとＺｎの金属間化合物を形成することが示されている。合金層１０６は、Ｚｎが全固溶する組成からなるＮｉＺｎ合金からなってよい。拡散防止層１０８は、ＮｉとＺｎが金属間化合物を形成する組成を有してよい。
【００３８】
図４は、ＰｔとＺｎの状態図である。ＰｔとＺｎの合金において、Ｚｎの比率が全体の１９原子パーセントより小さければ、全固溶することが示されている。また、ＰｔとＺｎの系では、Ｚｎの比率が全体の１９原子パーセント以上で、ＰｔとＺｎの金属間化合物を形成することが示されている。合金層１０６は、Ｚｎが全固溶する組成からなるＰｔＺｎ合金からなってよい。拡散防止層１０８は、ＰｔとＺｎが金属間化合物を形成する組成を有してよい。
【００３９】
図５は、ＰｄとＺｎの状態図である。ＰｄとＺｎの合金において、Ｚｎの比率が全体の９原子パーセントより小さければ、全固溶することが示されている。また、ＰｄとＺｎの系では、Ｚｎの比率が全体の３２原子パーセント以上で、ＰｄとＺｎの金属間化合物を形成することが示されている。合金層１０６は、Ｚｎが全固溶する組成からなるＰｄＺｎ合金からなってよい。拡散防止層１０８は、ＰｄとＺｎが金属間化合物を形成する組成を有してよい。なお、図３、図４および図５は物質材料研究機構データベースステーションのＡｔｏｍ  Ｗｏｒｋｓから引用した。
【００４０】
図６は、ＧａＮの状態密度（ＤＯＳ：ｄｅｎｓｉｔｙ  ｏｆ  ｓｔａｔｅｓ）をシミュレーションした結果を示す。実線はＧａＮにＺｎをドープした場合であり、破線はＧａＮにＭｇをドープした場合である。横軸が電子のエネルギーを表し、０ｅＶがフェルミエネルギーに相当する。また、第一原理電子状態計算の結果、ＧａＮ中にＺｎを含む系の凝集エネルギーは原子数あたり−９．０４ｅＶであった。一方、ＧａＮ中にＭｇを含む系の凝集エネルギーは原子数あたり−３．９３ｅＶであった。比較例として、完全結晶の凝集エネルギーは原子数当たり−３．６３ｅＶである。
【００４１】
シミュレーションは、アドバンスソフト株式会社製のＡｄｖａｎｃｅ／ＰＨＡＳＥを用いた。また、計算にはＶａｎｄｅｒｂｉｌｔ型のウルトラソフト擬ポテンシャルを用いた。また、交換相互作用は、一般化勾配近似の範囲で計算した。原子モデルとして、Ｇａ原子１５個、窒素原子１６個および不純物原子１個の３２原子からなるスーパーセルを用いた。カットオフエネルギーは、波動函数および電化密度分布で、それぞれ２５Ｒｙおよび２３０Ｒｙとした。ｋ点サンプルは３×３×４とし、計算したバンド数は１００である。
【００４２】
図６に示した結果および凝集エネルギーの計算結果から、ＧａＮの表面に存在するＺｎがＧａＮに容易に固溶してｐ＋領域を形成することがわかる。すなわち、ＧａＮ中にＺｎを含む系の凝集エネルギーが、完全結晶の凝集エネルギーより小さいので、ＧａＮの表面にＺｎが存在するよりも、ＧａＮ中にＺｎが存在する方が安定である。また、図６に示されるように、ＧａＮ中にＺｎが存在すれば、０ｅＶ付近の浅いアクセプタ準位ができるので、ＧａＮ中に高い濃度のホールが形成されることがわかる。したがって、ＧａＮからなる半導体層１０４上に、Ｚｎ合金からなる合金層１０６を形成してからアニールすることによって、ＺｎがＧａＮに固溶して、半導体層１０４中にｐ＋領域１２０が形成される。半導体層１０４と合金層１０６の間に、Ｚｎを含む高濃度ｐ型不純物層１３０を形成しても同様である。
【００４３】
図７は、本発明の第３の実施形態に係るｐｎダイオード素子２５０の模式的な断面図である。図７において図１および図２と同一の符号を付した要素は、図１または図２において説明した要素と同一の機能および構成を有してよい。ｐｎダイオード素子２５０は、基板２００，バッファ層２０２、ｎ＋半導体層２０４、ｎ型半導体層２０５、ｐ型半導体層２０６、カソード電極２０８、およびオーミック電極１０２を備える。ｐ型半導体層はｐ型ＧａＮである。オーミック電極１０２は、第１のまたは第２の実施形態に示した構成を有する。ｐ型半導体層２０６は、ｐ＋領域１２０を有する。ｐ＋領域１２０は、オーミック電極１０２に接して形成される。オーミック電極１０２は、ｐ型半導体層２０６とオーミック接合する。
【００４４】
基板２００はサファイアからなってよい。基板２００上に形成されたバッファ層２０２は、厚さ３０ｎｍのＧａＮからなってよい。ＧａＮからなるバッファ層２０２は、基板２００をＭＯＣＶＤ装置に設置してから、トリメチルガリウム（ＴＭＧａ）とアンモニア（ＮＨ３）とを、それぞれ、１４μｍｏｌ／ｍｉｎ、１２Ｌ／ｍｉｎの流量で、ＭＯＣＶＤ装置のチャンバーに導入して、エピタキシャル成長させてよい。成長温度は例えば５５０℃である。
【００４５】
ｎ＋半導体層２０４が、バッファ層２０２上に形成される。ｎ＋半導体層２０４は、ｎ＋型ＧａＮからなる。ｎ＋型ＧａＮとは、ｎ型ＧａＮより、ｎ型不純物の濃度あるいはｎ型キャリアの濃度が高いＧａＮをいう。ｎ＋半導体層２０４は、厚さ５００ｎｍで、ｎ型のキャリア濃度が２×１０１８ｃｍ−３の、ｎ型ＧａＮからなってよい。ｎ型ＧａＮからなるｎ＋半導体層２０４は、ＴＭＧａとＮＨ３とを、それぞれ、５８μｍｏｌ／ｍｉｎ、１２Ｌ／ｍｉｎの流量で、ＭＯＣＶＤ装置のチャンバーに導入して、エピタキシャル成長させてよい。同時に、シラン（ＳｉＨ４）を導入して、ＳｉをＧａＮにドープしてｎ型としてよい。ＳｉＨ４の流量は所定のキャリア濃度に応じて調整する。成長時の圧力を２００Ｔｏｒｒ、成長温度を１０５０℃としてよい。ｎ＋半導体層２０４はカソード電極２０８とのコンタクト層として働けば、キャリア濃度は任意である。
【００４６】
ｎ型半導体層２０５が、ｎ＋半導体層２０４上に形成される。ｎ型半導体層２０５は、ｎ型ＧａＮからなる。ｎ型半導体層２０５は、厚さ２μｍで、ｎ型のキャリア濃度が５×１０１６ｃｍ−３の、ｎ型ＧａＮからなってよい。ｎ型半導体層２０５は、ｎ＋半導体層２０４と同様に形成してよい。ＳｉＨ４の流量が所定のキャリア濃度に応じて調整される。
【００４７】
ｐ型半導体層２０６が、ｎ型半導体層２０５上に形成される。ｐ型半導体層２０６はｐ型ＧａＮからなってよい。ｐ型半導体層２０６は、厚さ５００ｎｍで、Ｍｇの濃度が１×１０１８ｃｍ−３の、ｐ型のＧａＮで形成されてよい。ｐ型ＧａＮからなるｐ型半導体層２０６は、ＴＭＧａとＮＨ３とを、それぞれ、１９μｍｏｌ／ｍｉｎ、１２Ｌ／ｍｉｎの流量で、ＭＯＣＶＤ装置のチャンバーに導入して、エピタキシャル成長させてよい。同時に、ビスシクロペンタジエニルマグネシウム（Ｃｐ２Ｍｇ）を導入して、ＭｇをＧａＮにドープしてｐ型としてよい。Ｃｐ２Ｍｇの流量は所定のキャリア濃度に応じて調整する。成長時の圧力を２００Ｔｏｒｒ、成長温度を１０５０℃としてよい。ｐ型半導体層２０６のｐ型不純物は、Ｍｇ以外に、ＺｎあるいはＢｅでもよい。
【００４８】
カソード電極２０８が、ｎ＋半導体層２０４上に形成される。カソード電極２０８は金属で形成してよい。カソード電極２０８は、ｎ＋半導体層２０４上に形成された厚さ２５ｎｍのＴｉからなる層と、Ｔｉからなる層上に形成された厚さ３００ｎｍのＡｌからなる層の積層であってよい。
【００４９】
カソード電極２０８は、基板２００上に、バッファ層２０２、ｎ＋半導体層２０４、ｎ型半導体層２０５およびｐ型半導体層２０６を形成した後に、ｎ型半導体層２０５およびｐ型半導体層２０６の一部分を除去して、露出したｎ＋半導体層２０４上に形成してよい。カソード電極２０８は、次のようにして形成してよい。基板２００上に、バッファ層２０２、ｎ＋半導体層２０４、ｎ型半導体層２０５およびｐ型半導体層２０６を形成した後に、ｐ型半導体層２０６上に、プラズマＣＶＤでＳｉＯ２膜を形成する。次に、ＳｉＯ２膜上にフォトレジストを塗布して、フォトリソグラフィでパターニングしてから、フッ化水素酸系水溶液を用いて、カソード電極２０８を形成する部分のＳｉＯ２膜を除去する。パターニングで形成されたＳｉＯ２膜は、例えば、直径１６０μｍの円形であってよい。次に、ドライエッチング装置で、ＳｉＯ２膜が除去された部分のｐ型半導体層２０６およびｎ型半導体層２０５を除去して、ｎ＋半導体層２０４を露出させる。スパッタで、ＴｉおよびＡｌからなるカソード電極２０８を、露出したｎ＋半導体層２０４上に積層する。その後、ＳｉＯ２膜が、フッ化水素酸系溶液で除去されてよい。この場合、ｎ型半導体層２０５およびｐ型半導体層２０６は、直径１６０μｍの円筒状の形状となる。カソード電極２０８が、１７０μｍの内径で形成されてよい。
【００５０】
オーミック電極１０２が、ｐ型半導体層２０６上に形成される。オーミック電極１０２は、図１に示すように、合金層１０６、拡散防止層１０８、電極層１１０および保護層１１２を有してよい。オーミック電極１０２は、図２に示すように、高濃度ｐ型不純物層１３０、合金層１０６、拡散防止層１０８、電極層１１０および保護層１１２を有してよい。オーミック電極１０２は、例えば、直径１５０μｍの円形である。
【００５１】
合金層１０６は、ｐ型半導体層２０６の上面に接して形成されてよい。合金層１０６は、厚さ５０ｎｍのＮｉＺｎ合金層で形成されてよい。合金層１０６は、例えば、Ｚｎを１原子パーセント含むＮｉＺｎ合金である。拡散防止層１０８は、合金層１０６上に形成されてよい。拡散防止層１０８は、厚さ５０ｎｍのＺｎＮｉ金属間化合物層で形成されてよい。電極層１１０は、拡散防止層１０８上に形成されてよい。電極層１１０は、厚さ１００ｎｍのＮｉで形成されてよい。保護層１１２は、電極層１１０上に形成される。保護層１１２は、厚さ２００ｎｍのＡｕで形成されてよい。
【００５２】
ｐ型半導体層２０６およびオーミック電極１０２が、７００℃で３０分間、熱処理（アニール）されてよい。当該熱処理により、合金層１０６に含まれるＺｎがｐ型半導体層２０６に拡散してよい。合金層１０６に接するｐ型半導体層２０６の一部が、ｐ＋領域となって、オーミック電極１０２とｐ型半導体層２０６の間がオーミック接合される。オーミック電極１０２はｐｎダイオード素子２５０のアノード電極として動作する。カソード電極２０８およびｎ＋半導体層２０４は、同時にアニールされて、オーミック接続してよい。
【００５３】
以上のようにして形成されたｐｎダイオード素子２５０は、良好な整流特性を示した。また、耐圧が、６００Ｖ以上であった。
【００５４】
オーミック電極１０２は、合金層１０６の下に、さらに、ｐ型半導体層２０６に接して、ＺｎＯｘ（０≦ｘ＜１）からなる高濃度ｐ型不純物層１３０を備えてもよい。この場合、ｐ型半導体層２０６上にＺｎＯからなる高濃度ｐ型不純物層１３０をスパッタで形成後に、熱処理を行って、ＺｎＯｘ（０≦ｘ＜１）としてよい。ｐ型不純物層へのＺｎの拡散は、高濃度ｐ型不純物層１３０によって、高濃度ｐ型不純物層１３０が形成されていない場合よりも、促進される。
【００５５】
図８は、本発明の第４の実施形態に係るＭＯＳＦＥＴ３５０の模式的な断面図である。図８において図７と同一の符号を付した要素は、図７において説明した要素と同一の機能および構成を有してよい。ＭＯＳＦＥＴ３５０は、基板２００，バッファ層２０２、クラック抑制層３０４，ＧａＮ層３０６、ｐ型半導体層３０８、ゲート酸化膜３１４、ソース電極３１６、ドレイン電極３１８、ゲート電極３２０およびオーミック電極１０２を備える。
【００５６】
ｐ型半導体層３０８は、ｐ＋領域１２０を有する。ｐ＋領域１２０は、オーミック電極１０２に接して形成される。オーミック電極１０２は、ｐ型半導体層３０８とオーミック接合する。オーミック電極１０２は、第１または第２の実施形態に示した構成を有する。オーミック電極１０２は、ＭＯＳＦＥＴ３５０のボディ電極としてはたらき、ｐ型半導体層３０８から、ホールを引き抜く。ｐ型半導体層３０８は、ソース電極３１６およびドレイン電極３１８と接して、コンタクト領域３１０を有する。ｐ型半導体層３０８は、ゲート電極３２０の下部の領域と、ドレイン電極３１８に接するコンタクト領域３１０との間に、リサーフ領域３１２を有する。
【００５７】
基板２００は、面方位（１１１）の、厚さ１ｍｍのシリコン基板２００であってよい。バッファ層２０２は厚さ４０ｎｍのＡｌＮからなってよい。ＡｌＮからなるバッファ層２０２は、基板２００をＭＯＣＶＤ装置に設置してから、トリメチルアルミ（ＴＭＡｌ）とＮＨ３とを、それぞれ、１７５μｍｏｌ／ｍｉｎ、３５Ｌ／ｍｉｎの流量で、ＭＯＣＶＤ装置のチャンバーに導入して、エピタキシャル成長させてよい。成長温度は、例えば１０００℃である。
【００５８】
バッファ層２０２上に、クラック抑制層３０４が形成される。クラック抑制層３０４は、ＧａＮからなる層、および、ＡｌＮからなる層の積層を繰り返して形成されていてよい。クラック抑制層３０４によって、エピタキシャル膜に発生するクラックを抑制し、かつ、基板２００のそり量を制御する。ＧａＮからなる層は厚さ１８０ｎｍであってよい。ＡｌＮからなる層は厚さ２０ｎｍであってよい。積層の繰り返し回数は、例えば、１２回である。ＧａＮからなる層は、ＴＭＧａとＮＨ３とを、それぞれ、５８μｍｏｌ／ｍｉｎ、１２Ｌ／ｍｉｎの流量で導入して、エピタキシャル成長させてよい。ＡｌＮからなる層は、ＴＭＡｌとＮＨ３とを、それぞれ、１９５μｍｏｌ／ｍｉｎ、１２Ｌ／ｍｉｎの流量で導入して、エピタキシャル成長させてよい。
【００５９】
クラック抑制層３０４上にＧａＮ層３０６が形成される。ＧａＮ層３０６は、厚さ１００ｎｍのＧａＮからなってよい。ＧａＮ層３０６はバッファの働きをする。ＧａＮ層３０６は、ＴＭＧａとＮＨ３とを、それぞれ、５８μｍｏｌ／ｍｉｎ、１２Ｌ／ｍｉｎの流量で導入して、１０５０℃の成長温度、および、５０Ｔｏｒｒの圧力下で、エピタキシャル成長させてよい。
【００６０】
ＧａＮ層３０６上に、ｐ型半導体層３０８が形成される。ｐ型半導体層３０８はＭＯＳＦＥＴ３５０の反転層として機能する。ｐ型半導体層３０８は、厚さ５００ｎｍの、Ｍｇがドープされたｐ型ＧａＮからなってよい。ｐ型半導体層３０８は、ＴＭＧａとＮＨ３とを、それぞれ、１９μｍｏｌ／ｍｉｎ、１２Ｌ／ｍｉｎの流量で導入して、１０５０℃の成長温度、および、２００Ｔｏｒｒの圧力下で、エピタキシャル成長させてよい。このとき、Ｃｐ２Ｍｇを導入してＭｇをドープしてよい。ｐ型半導体層３０８のアクセプタ濃度が１×１０１７ｃｍ−３となるように、Ｃｐ２Ｍｇの流量を調整してよい。ｐ型半導体層３０８にドープするｐ型のドーパントは、ＺｎまたはＢｅでもよい。
【００６１】
ｐ型半導体層３０８の一部に、リサーフ領域３１２が形成される。リサーフ領域３１２は、ゲート電極３２０とドレイン側のコンタクト領域３１０と間に形成されて、電界を緩和する。リサーフ領域３１２は、ｎ型不純物をドープした、ｎ−ＧａＮからなってよい。ｎ−ＧａＮからなる領域は、ｐ型半導体層３０８の一部に、厚さ５０ｎｍで、ｎ型キャリア濃度が５×１０１７ｃｍ−３〜３×１０１８ｃｍ−３となるように、Ｓｉをイオン注入して形成してよい。
【００６２】
ｐ型半導体層３０８の一部に、コンタクト領域３１０が形成されてよい。コンタクト領域３１０は、ソース電極３１６およびドレイン電極３１８に接する、ｐ型半導体層３０８の一部分に形成されて、ソース電極３１６およびドレイン電極３１８と、ｐ型半導体層３０８との間に電気的に接続をとる。コンタクト領域３１０は、ｎ型不純物をドープしたｎ＋ＧａＮからなってよい。コンタクト領域３１０は、ｐ型半導体層３０８の一部に、ｎ型キャリア濃度が５×１０１８ｃｍ−３となるように、Ｓｉをイオン注入して形成してよい。
【００６３】
リサーフ領域３１２およびコンタクト領域３１０をイオン注入で形成した後、８００℃〜９００℃で１時間の熱処理を行って、イオン注入による照射損傷を回復させてよい。
【００６４】
ｐ型半導体層３０８上に、ゲート酸化膜３１４が形成されてよい。ゲート酸化膜３１４は、厚さ６０ｎｍのＳｉＯ２からなってよい。ゲート酸化膜３１４はプラズマＣＶＤで形成してよい。
【００６５】
ゲート酸化膜３１４の一部を除去して、ゲート酸化膜３１４から露出したコンタクト領域３１０上に、ソース電極３１６およびドレイン電極３１８が形成されてよい。ソース電極３１６およびドレイン電極３１８は、厚さ２５ｎｍのＴｉからなる層と、Ｔｉの層上に形成された厚さ３００ｎｍのＡｌからなる層の積層であってよい。ｐ型半導体層３０８上に、ゲート酸化膜３１４の一部を除去して、オーミック電極１０２が形成されてよい。オーミック電極１０２は、ｐ型半導体層３０８の、コンタクト領域３１０またはリサーフ領域３１２が形成されていない部分に形成されて、ボディ電極として機能する。
【００６６】
ソース電極３１６およびドレイン電極３１８を形成するために、ゲート酸化膜３１４上にフォトレジストを塗布して、露光および現像を行ってから、ゲート酸化膜３１４がエッチングで除去されてよい。エッチングはフッ化水素酸系水溶液を用いてよい。ゲート酸化膜３１４が除去された、コンタクト領域３１０上に、ＴｉおよびＡｌをスパッタで製膜して、ソース電極３１６およびドレイン電極３１８を形成してよい。
【００６７】
オーミック電極１０２が、ｐ型半導体層３０８の上面に接して形成される。オーミック電極１０２は、図１に示すように、合金層１０６、拡散防止層１０８、電極層１１０および保護層１１２を有してよい。
【００６８】
図８の合金層１０６は、ｐ型半導体層３０８の上面に接して形成される。合金層１０６は、厚さ５０ｎｍのＰｔＺｎ合金層で形成されてよい。合金層１０６は、例えば、Ｚｎを１原子パーセント含むＰｔＺｎ合金である。拡散防止層１０８は、合金層１０６上に形成される。拡散防止層１０８は、厚さ５０ｎｍのＺｎＰｔ３金属間化合物層で形成されてよい。電極層１１０は、拡散防止層１０８上に形成される。電極層１１０は、厚さ１００ｎｍのＰｔで形成されてよい。保護層１１２は、電極層１１０上に形成される。保護層１１２は、厚さ２００ｎｍのＡｕで形成されてよい。
【００６９】
オーミック電極１０２はスパッタ法または真空蒸着法で形成されてよい。ｐ型半導体層３０８およびオーミック電極１０２が、７００℃で３０分間、熱処理（アニール）されて、合金層１０６に含まれるＺｎがｐ型半導体層３０８に拡散してよい。合金層１０６に接するｐ型半導体層３０８の一部が、ｐ＋領域となって、オーミック電極１０２とｐ型半導体層３０８の間がオーミック接合される。オーミック電極１０２はボディ電極として機能して、ＭＯＳＦＥＴ３５０が動作するときにｐ型半導体層３０８からホールを引き抜く。ソース電極３１６およびドレイン電極３１８と、コンタクト領域３１０とは、これと同時にアニールされ、互いにオーミック接続してよい。
【００７０】
オーミック電極は、合金層１０６の下に、ｐ型半導体層３０８に接して、高濃度ｐ型不純物層１３０を、さらに備えてもよい。高濃度ｐ型不純物層１３０は、ＺｎＯｘ（０≦ｘ＜１）からなってよい。
【００７１】
ゲート酸化膜３１４上の、ソース電極３１６側のコンタクト領域３１０と、リサーフ領域３１２との間に、ゲート電極３２０が形成されてよい。ゲート電極３２０は、リンをドープしたｐ型ポリシリコンからなってよい。ｐ型ポリシリコンは低圧ＣＶＤで形成されてよい。
【００７２】
ＭＯＳＦＥＴ３５０のゲート電極３２０／ソース電極３１６間の距離が５μｍ、ゲート電極３２０／ドレイン電極３１８間の距離が２０μｍ、ゲート長が２μｍ、ゲート幅が２００μｍであってよい。ＭＯＳＦＥＴ３５０は耐圧の高い素子となる。
【００７３】
図９は、本発明の第５の実施形態に係るＭＯＳＦＥＴ３６０の模式的な断面図である。図９において図８と同一の符号を付した要素は、図８において説明した要素と同一の機能および構成を有してよい。ＭＯＳＦＥＴ３６０は、基板２００，バッファ層２０２、クラック抑制層３０４，ＧａＮ層３０６、ｐ型半導体層３０８、ドリフト層３２２，電子供給層３２４、ゲート酸化膜３１４、ソース電極３１６、ドレイン電極３１８、ゲート電極３２０およびオーミック電極１０２を備える。
【００７４】
ｐ型半導体層３０８は、ｐ＋領域１２０を有する。ｐ＋領域１２０は、オーミック電極１０２に接して形成される。オーミック電極１０２は、ｐ型半導体層３０８とオーミック接合する。オーミック電極１０２は、第１または第２の実施形態に示した構成を有する。オーミック電極１０２は、ＭＯＳＦＥＴ３５０のボディ電極としてはたらき、ｐ型半導体層３０８から、ホールを引き抜く。
【００７５】
以下に、図８に示したＭＯＳＦＥＴ３５０との相違点を説明する。ＧａＮ層３０６上に形成されたｐ型半導体層３０８は、厚さ４５０ｎｍの、Ｍｇがドープされたｐ型ＧａＮからなってよい。ｐ型半導体層３０８は、反転層として機能する。ｐ型ＧａＮは、ＴＭＧａとＮＨ３とを、それぞれ、１９μｍｏｌ／ｍｉｎ、１２Ｌ／ｍｉｎの流量で導入して、１０５０℃の成長温度、および、２００Ｔｏｒｒの圧力下で、エピタキシャル成長させてよい。このとき、Ｃｐ２Ｍｇを導入してＭｇをドープしてよい。ｐ型半導体層３０８のアクセプタ濃度が１×１０１７ｃｍ−３となるように、Ｃｐ２Ｍｇの流量を調整してよい。ｐ型半導体層３０８にドープするｐ型のドーパントは、ＺｎまたはＢｅでもよい。
【００７６】
ｐ型半導体層３０８は、ｐ型不純物以外に、遷移金属をドープしてよい。遷移金属の濃度は、アクセプタ濃度と同程度以下が好ましい。ドープされた遷移金属が、ｐ型半導体層３０８中の、ｎ型の残留キャリアを補償して、ＭＯＳＦＥＴ３６０の耐圧が向上する。ただし、遷移金属の濃度が高すぎると、ＭＯＳＦＥＴ３６０のオン抵抗が大きくなることがある。例えば、ｐ型不純物層は、５×１０１６ｃｍ−３のＦｅがドープされる。ｐ型不純物層を形成するときに、ビスシクロペンタジエニル鉄（Ｃｐ２Ｆｅ）を５ｓｃｃｍの流量で導入して、ｐ型不純物層に当該ドープ量のＦｅがドープできる。Ｆｅをドープするために、ビスエチルシクロペンタジエニル鉄（ＥｔＣｐ２Ｆｅ）を用いてもよい。
【００７７】
ｐ型不純物層にドープされる遷移金属は、Ｎｉでもよい。Ｎｉをドープするために、アリルシクロペンタジエニルニッケル（ＡｌｌｙｌＣｐＮｉ）、ビスシクロペンタジエニルニッケル（Ｃｐ２Ｎｉ）、または、テトラキスフォスファラストリフルオライドニッケル（Ｎｉ（ＰＦ３）４）を用いてもよい。
【００７８】
ドリフト層３２２が、ｐ型不純物層上に形成される。ドリフト層３２２は、厚さ５０ｎｍのＧａＮからなってよい。ドリフト層３２２は、ＴＭＧａとＮＨ３とを、それぞれ、１９μｍｏｌ／ｍｉｎ、１２Ｌ／ｍｉｎの流量で導入して、１０５０℃の成長温度、および、２００Ｔｏｒｒの圧力下で、エピタキシャル成長させてよい。
【００７９】
電子供給層３２４が、ドリフト層３２２上に形成される。電子供給層３２４は、厚さ２０ｎｍのＡｌyＧａ１−yＮからなってよい。ドリフト層３２２は、ＴＭＡｌ、ＴＭＧａおよびＮＨ３を、それぞれ、１００μｍｏｌ／ｍｉｎ、１９μｍｏｌ／ｍｉｎ、および、１２Ｌ／ｍｉｎの流量で導入して、１０５０℃の成長温度で、エピタキシャル成長させてよい。電子供給層３２４のＡｌyＧａ１−yＮをＸ線回折で評価したところ、ｙ＝０．２２であった。
【００８０】
電子供給層３２４上に、ソース電極３１６およびドレイン電極３１８が形成されてよい。ソース電極３１６およびドレイン電極３１８は、電子供給層３２４とドリフト層３２２との界面に形成される２次元電子ガス層にオーミック接触する。ソース電極３１６およびドレイン電極３１８は、例えば、電子供給層３２４上に形成された厚さ２５ｎｍのＴｉからなる層と、Ｔｉの層上に形成された厚さ３００ｎｍのＡｌからなる層との積層である。
【００８１】
電子供給層３２４およびドリフト層３２２が、ソース電極３１６とドレイン電極３１８との間の一部で除去されて、ｐ型半導体層３０８が露出し、さらに、ｐ型半導体層３０８の露出した部分が厚さ方向に一部分除去されて、リセス面を形成してよい。ソース電極３１６とドレイン電極３１８との間の、電子供給層３２４の表面および側面、ドリフト層３２２の側面、ならびに、ｐ型半導体層３０８は、ゲート酸化膜３１４で覆われてよい。ゲート酸化膜３１４は、厚さ６０ｎｍのＳｉＯ２からなってよい。ゲート酸化膜３１４上の、ソース電極３１６側のコンタクト領域３１０と、リサーフ領域３１２との間に、ゲート電極３２０が形成されてよい。
【００８２】
ソース電極３１６とドレイン電極３１８との間以外の部分で、電子供給層３２４およびドリフト層３２２が除去されてｐ型半導体層３０８が露出し、さらに、ｐ型半導体層３０８の露出した部分が厚さ方向に一部分除去されてよい。当該部分のｐ型半導体層３０８上に、オーミック電極１０２を形成してよい。オーミック電極１０２は、ボディ電極として機能して、ＭＯＳＦＥＴ３６０が動作中に、ｐ型半導体層３０８からホールを引き抜いてよい。
【００８３】
ソース電極３１６、ドレイン電極３１８、ゲート酸化膜３１４、および、オーミック電極１０２は以下のように形成してよい。まず、基板２００上に、バッファ層２０２、クラック抑制層３０４、ＧａＮ層３０６、ｐ型半導体層３０８、ドリフト層３２２、電子供給層３２４を形成する。その後、電子供給層３２４上にＳｉＯ２膜を形成する。ゲート電極３２０およびオーミック電極１０２を形成すべき部分のＳｉＯ２膜を除去するために、ＳｉＯ２膜上にフォトレジストを塗布してフォトリソグラフィ工程でパターニングを行ってから、フッ化水素酸系溶液で、ＳｉＯ２膜の一部を除去する。ＳｉＯ２膜の開口部分の、電子供給層３２４およびドリフト層３２２をドライエッチングし、さらに、当該部分のｐ型半導体層３０８を深さ方向に一部分ドライエッチングする。ｐ型半導体層３０８のエッチングされる深さは、例えば、２０ｎｍである。その後、ＳｉＯ２膜をフッ化水素酸系水溶液で除去する。
【００８４】
次に、ゲート酸化膜３１４が、電子供給層３２４を覆って、また、電子供給層３２４、ドリフト層３２２およびｐ型半導体層３０８の一部が除去された部分を覆って、プラズマＣＶＤで形成されてよい。ソース電極３１６、ドレイン電極３１８およびオーミック電極１０２を形成する部分のゲート酸化膜３１４が、フッ化水素酸系溶液によるエッチングで除去される。その後、ソース電極３１６およびドレイン電極３１８がスパッタ法または真空蒸着法で形成されてよい。
【００８５】
オーミック電極１０２が、ｐ型半導体層３０８の上面に接して形成される。オーミック電極１０２は、図１に示すように、合金層１０６、拡散防止層１０８、電極層１１０および保護層１１２を有してよい。
【００８６】
合金層１０６は、ｐ型半導体層３０８の上面に接して形成されてよい。合金層１０６は、厚さ５０ｎｍのＰｄＺｎ合金層で形成されてよい。合金層１０６は、例えば、Ｚｎを１原子パーセント含むＰｄＺｎ合金である。拡散防止層１０８は、合金層１０６上に形成される。拡散防止層１０８は、厚さ５０ｎｍのＺｎＰｄ２金属間化合物層で形成されてよい。電極層１１０は、拡散防止層１０８上に形成される。電極層１１０は、厚さ１００ｎｍのＰｄで形成されてよい。保護層１１２は、電極層１１０上に形成される。保護層１１２は、厚さ２００ｎｍのＡｕで形成されてよい。
【００８７】
オーミック電極１０２はスパッタ法または真空蒸着法で形成されてよい。ｐ型半導体層３０８およびオーミック電極１０２が、７００℃で３０分間、熱処理（アニール）されて、合金層１０６に含まれたＺｎがｐ型半導体層３０８に拡散してよい。合金層１０６に接するｐ型半導体層３０８の一部が、ｐ＋領域となって、オーミック電極１０２とｐ型半導体層３０８の間がオーミック接合される。ソース電極３１６およびドレイン電極３１８と、電子供給層３２４とが、これと同時にアニールされ、互いにオーミック接続してよい。
【００８８】
オーミック電極は、合金層１０６の下に、ｐ型半導体層３０８に接して、高濃度ｐ型不純物層１３０を、さらに備えてもよい。高濃度ｐ型不純物層１３０は、ＺｎＯｘ（０≦ｘ＜１）からなってよい。
【００８９】
ソース電極３１６とドレイン電極３１８との間の、ゲート絶縁膜上には、ゲート電極３２０が形成されてよい。ゲート電極３２０は、リンをドープしたｐ型ポリシリコンからなってよい。ｐ型ポリシリコンは低圧ＣＶＤで形成されてよい。
【００９０】
ＭＯＳＦＥＴ３６０は、一例として、ゲート・ソース間距離が５μｍ、ゲート・ドレイン間距離が２０μｍ、ゲート長が２μｍ、ゲート幅が２００μｍとしてよい。ゲート長は、電流と平行な方向のゲート電極３２０の長さである。ゲート幅は、ゲート電極３２０の幅である。ゲート・ソース間距離は、ゲート電極３２０のソース電極３１６側の端部と、ソース電極３１６のゲート電極３２０側の端部との距離である。ゲート・ドレイン間距離は、ゲート電極３２０のドレイン電極３１８側の端部と、ドレイン電極３１８のゲート電極３２０側の端部との距離である。ＭＯＳＦＥＴ３６０は、ドリフト層３２２と電子供給層３２４の界面に２次元電子ガス層が形成されるので、オン抵抗が低い。また、ＭＯＳＦＥＴ３６０は、オーミック電極１０２がボディ電極として働くので耐圧が高くなる。
【００９１】
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
【００９２】
特許請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。
【符号の説明】
【００９３】
１０２  オーミック電極、１０４  半導体層、１０６  合金層、１０８  拡散防止層、１１０  電極層、１１２  保護層、１２０  ｐ＋領域、１３０  高濃度ｐ型不純物層、２００  基板、２０２  バッファ層、２０４  ｎ＋半導体層、２０５  ｎ型半導体層、２０６  ｐ型半導体層、２０８  カソード電極、２５０  ｐｎダイオード素子、３５０  ＭＯＳＦＥＴ、３０４  クラック抑制層、３０６  ＧａＮ層、３０８  ｐ型半導体層、３１０  コンタクト領域、３１２  リサーフ領域、３１４  ゲート酸化膜、３１６  ソース電極、３１８  ドレイン電極、３２０  ゲート電極、３６０  ＭＯＳＦＥＴ、３２２  ドリフト層、３２４  電子供給層
【図１】
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【図２】
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【図６】
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【図７】
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【図８】
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【図９】
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【図３】
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【図４】
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【図５】
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