(57)【要約】      （修正有）【課題】ＲｅＲＡＭ用のダイオードを形成するために、アモルファス半導体膜の表面に酸化膜が形成された場合であっても、アモルファス半導体膜を結晶化することが可能な半導体装置の製造方法を提供する。【解決手段】基板１０１上に、下部電極層１１１とアモルファス半導体膜１１２を形成し、アモルファス半導体膜１１２上の自然酸化膜１２１を介して、還元性のある金属層１１３Ａを含む上部電極層１１３を形成し、マイクロ波を用いたアニールにより、金属層１１３Ａと酸化膜１２１を反応させて、酸化膜１２１を半導体へと還元する。また、アニールにより更に、金属層１１３Ａと半導体１１２を反応させて、金属層１１３Ａの構成元素と半導体１１２の構成元素とを含む反応生成物１１３Ｃを生成する。また、反応生成物１１３Ｃを結晶成長のためのシードとして、アモルファス半導体膜１１２を結晶成長させる。【選択図】図２
2012069650.tif 000002
【特許請求の範囲】
【請求項１】
基板上に、下部電極層を形成し、
前記下部電極層上に、不純物を含むアモルファス半導体膜を形成し、
前記アモルファス半導体膜上に、前記アモルファス半導体膜の酸化により生じた酸化膜を介して、前記酸化膜に対して還元性のある金属層を含む上部電極層を形成し、
マイクロ波を用いたアニールにより、前記金属層と前記酸化膜を反応させて、前記酸化膜を半導体へと還元し、
前記アニールにより更に、前記金属層と前記半導体を反応させて、前記金属層の構成元素と前記半導体の構成元素とを含む反応生成物を生成し、
前記アニールにより更に、前記反応生成物を結晶成長のためのシードとして、前記アモルファス半導体膜を結晶成長させる、
ことを特徴とする半導体装置の製造方法。
【請求項２】
前記酸化膜は、前記アモルファス半導体膜の表面に生じた自然酸化膜であることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記反応生成物は、金属シリサイドであることを特徴とする請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
前記アニールの開始時における前記金属層の全体積及びモル体積濃度を、それぞれＶ１[m3]及びＣ１[mol/m3]とし、
前記アニールの開始時における前記酸化膜の全体積及びモル体積濃度を、それぞれＶ２[m3]及びＣ２[mol/m3]とする場合、
Ｖ１×Ｃ１ ＞ Ｖ２×Ｃ２ ・・・（５）
の条件が満足されることを特徴とする請求項１から３のいずれか１項に記載の半導体装置の製造方法。
【請求項５】
前記金属層の酸化物の標準生成自由エネルギーは、前記アニールの温度において、前記酸化膜の標準生成自由エネルギーよりも低いことを特徴とする請求項１から４のいずれか１項に記載の半導体装置の製造方法。
【請求項６】
前記アニールの温度は、２００から５５０℃であることを特徴とする請求項１から５のいずれか１項に記載の半導体装置の製造方法。
【請求項７】
前記マイクロ波の周波数は、２．４５から３００ＧＨｚであることを特徴とする請求項１から６のいずれか１項に記載の半導体装置の製造方法。
【請求項８】
前記金属層は、Ｆｅ（鉄）、Ｃｏ（コバルト）、Ｎｉ（ニッケル）、Ｔｉ（チタン）、Ｗ（タングステン）、Ｍｏ（モリブデン）、Ｐｔ（白金）、及びＰｄ（パラジウム）の少なくともいずれかを含有することを特徴とする請求項１から７のいずれか１項に記載の半導体装置の製造方法。
【請求項９】
前記金属層は、単体金属膜、またはストイキオメトリよりもメタルリッチな金属シリサイド膜であることを特徴とする請求項１から８のいずれか１項に記載の半導体装置の製造方法。
【請求項１０】
前記アモルファス半導体膜は、Ｓｉ（シリコン）及びＧｅ（ゲルマニウム）の少なくともいずれかを含有することを特徴とする請求項１から９のいずれか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置の製造方法に関し、例えば、シリコン等のIV族元素からなるアモルファス半導体膜を結晶化する工程で使用されるものである。
【背景技術】
【０００２】
従来の平面型メモリにおける集積度の限界を打破するため、次世代以降の半導体メモリとして、３次元型メモリが提案されている。３次元型メモリの例としては、抵抗変化材料を用いて構成されるＲｅＲＡＭ（Resistance Change Random Access Memory）等が挙げられる。
【０００３】
ＲｅＲＡＭでは、抵抗変化材料に電流を流すために、ダイオードやセレクターが用いられる。ダイオードの例としては、ＰＩＮ（P-type/I-type/N-type）ダイオード、セレクターの例としては、ＮＰＮ（N-type/P-tyre/N-type）型やＰＮＰ（P-type/N-tyre/P-type）型のパンチスルーセレクター等が挙げられる。
【０００４】
現在、ＲｅＲＡＭのダイオードやセレクターは、Ｓｉ（シリコン）で形成するのが一般的である。これらのダイオードやセレクターの形成方法としては、下部電極の材料となる下部電極層上に、Ｓｉの結晶化温度よりも低い温度で、不純物を含むアモルファスＳｉ膜を堆積し、その後、ＲＴＡ（Rapid Thermal Annealing）で、アモルファスＳｉ膜の結晶化と不純物の活性化を同時に行う方法が採用されている。
【０００５】
従来例として、ＰＩＮ型のアモルファスＳｉ膜を下部電極層上に形成する場合について説明する。
【０００６】
製造プロセスとしては、下部電極層上に、Ｐ（リン）等のＮ型不純物がドープされたＮ型のアモルファスＳｉ膜を堆積し、その上に、何もドープされていない（Intrinsicな）アモルファスＳｉ膜を堆積し、その上に、Ｂ（ボロン）等のＰ型不純物がドープされたＰ型のアモルファスＳｉ膜を堆積し、その上に、上部電極層を堆積する。これにより、ＰＩＮ構造のアモルファスＳｉ膜が形成される。ＰＩＮ構造を構成する個々のアモルファスＳｉ膜は、それぞれＰ層、Ｉ（Intrinsic）層、Ｎ層と呼ばれる。
【０００７】
その後、Ｎ2中又は不活性ガス中での、７００〜７５０℃、１０〜６０秒間のＲＴＡにより、結晶化と活性化を同時に行う。この条件は、不純物の拡散をできるだけ抑制しつつアモルファスＳｉ膜を完全に結晶化させることを目的に設定されている。しかしながら、不純物の拡散を完全に抑制することはできず、Ｎ層中のＰ原子やＰ層中のＢ原子が、Ｉ層中に拡散してしまう。
【０００８】
Ｐ原子とＢ原子の混合は、Ｉ層を十分に厚くすることで抑制可能である。一方、上記の製造プロセスでは、ダイオード（セレクター）上に上部電極層を堆積した後に、上部電極層、ダイオード（セレクター）、及び下部電極層を一括して加工する必要があるため、ダイオード（セレクター）の高さは、加工の容易性から９０ｎｍ以下とすることが望ましい。しかし、ダイオード（セレクター）の高さが９０ｎｍ以下になると、十分な厚さのＩ層を得ることが難しくなる。
【０００９】
よって、従来のようなＲＴＡによる結晶化及び活性化では、ダイオード（セレクター）の良好なオン／オフ特性を保ちながら、加工の容易な縦型のダイオード（セレクター）を形成することは困難であった。
【００１０】
また、アモルファスＳｉ膜を結晶化する際には、場合により、結晶成長のためのシードとなる材料を、アモルファスＳｉ膜の表面に接触させる必要がある。しかしながら、アモルファスＳｉ膜の表面には、時間の経過に伴い自然酸化膜が生じてしまう。よって、アモルファスＳｉ膜上に上記材料を堆積すると、アモルファスＳｉ膜と上記材料との間に自然酸化膜が介在してしまうという問題があった。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開２００２−２８０３０４号公報
【特許文献２】特開２００２−１６０１４号公報
【特許文献３】特開平８−２５５７５４号公報
【発明の概要】
【発明が解決しようとする課題】
【００１２】
本発明は、アモルファス半導体膜の表面に酸化膜が形成された場合であっても、アモルファス半導体膜を、結晶成長のためのシードを用いて結晶化することが可能な半導体装置の製造方法を提供することを課題とする。
【課題を解決するための手段】
【００１３】
本発明の一の態様の半導体装置の製造方法では、例えば、基板上に、下部電極層を形成し、前記下部電極層上に、不純物を含むアモルファス半導体膜を形成し、前記アモルファス半導体膜上に、前記アモルファス半導体膜の酸化により生じた酸化膜を介して、前記酸化膜に対して還元性のある金属層を含む上部電極層を形成する。そして、前記方法では、マイクロ波を用いたアニールにより、前記金属層と前記酸化膜を反応させて、前記酸化膜を半導体へと還元する。また、前記方法では、前記アニールにより更に、前記金属層と前記半導体を反応させて、前記金属層の構成元素と前記半導体の構成元素とを含む反応生成物を生成する。また、前記方法では、前記アニールにより更に、前記反応生成物を結晶成長のためのシードとして、前記アモルファス半導体膜を結晶成長させる。
【図面の簡単な説明】
【００１４】
【図１】第１実施形態の半導体装置の製造方法を示す側方断面図(1/2)である。
【図２】第１実施形態の半導体装置の製造方法を示す側方断面図(2/2)である。
【図３】ＳｉＯ2及びＴｉＯ2の標準生成自由エネルギーの温度特性を模式的に示したグラフである。
【図４】ＮＰＮ型のパンチスルーセレクターを備える半導体装置の一製造工程を示した側方断面図である。
【図５】ＰＮＰ型のパンチスルーセレクターを備える半導体装置の一製造工程を示した側方断面図である。
【図６】第２実施形態の半導体装置の製造方法を示す側方断面図である。
【発明を実施するための形態】
【００１５】
本発明の実施形態を、図面に基づいて説明する。
【００１６】
（第１実施形態）
図１及び図２は、第１実施形態の半導体装置の製造方法を示す側方断面図である。本実施形態の半導体装置は、例えば、ＲｅＲＡＭ等の３次元型メモリである。
【００１７】
以下、本実施形態の半導体装置の製造方法について、ＰＩＮダイオードを結晶化及び活性化する工程を中心に説明する。
【００１８】
まず、図１(Ａ)に示すように、基板１０１上に、ＰＩＮダイオードの下部電極の材料となる下部電極層１１１を形成する。本実施形態では、基板１０１は、Ｓｉ基板等の半導体基板とし、下部電極層１１１は、ＴｉＮ（窒化チタン）膜とする。下部電極層１１１は、例えば、基板１０１上に設けられたプラグ配線上に形成される。
【００１９】
次に、図１(Ｂ)に示すように、下部電極層１１１上に、ＰＩＮダイオードの材料となるアモルファス半導体膜１１２を形成する。本実施形態のアモルファス半導体膜１１２は、Ｎ型不純物がドープされたＮ型のアモルファスＳｉ膜（Ｎ層）１１２Ａと、何もドープされていないIntrinsicなアモルファスＳｉ膜（Ｉ層）１１１Ｂと、Ｐ型不純物がドープされたＰ型のアモルファスＳｉ膜（Ｐ層）１１１Ｃとが順に積層されたＰＩＮ型の積層膜となっている。
【００２０】
Ｎ層１１２Ａは、例えば、ＰＨ3、Ｓｉ2Ｈ6、及びＨｅの混合ガス、又はＰＨ3、ＳｉＨ4、及びＨｅの混合ガスを用いて、基板温度５００℃にて堆積される。本実施形態では、Ｎ層１１２Ａの膜厚は２５ｎｍとし、Ｎ型不純物としてはＰ（リン）を使用する。
【００２１】
また、Ｉ層１１２Ｂは、例えば、ＳｉＨ4ガス又はＳｉ2Ｈ6ガスを用いて、基板温度５００℃にて堆積される。本実施形態では、Ｉ層１１２Ｂの膜厚は５０ｎｍとする。
【００２２】
また、Ｐ層１１２Ｃは、例えば、ＳｉＨ4、Ｈ2、及びＢＣｌ3の混合ガス、又はＳｉ2Ｈ6、Ｈ2、及びＢＣｌ3の混合ガスを用いて、基板温度５００℃にて堆積される。本実施形態では、Ｐ層１１２Ｃの膜厚は２５ｎｍとし、Ｐ型不純物としてはＢ（ボロン）を使用する。上記のＢＣｌ3の代わりに、Ｂ2Ｈ6を用いてもよい。
【００２３】
その後、アモルファス半導体膜１１２の表面には、図１(Ｃ)に示すように、時間の経過に伴い、いわゆる自然酸化膜１２１が生じる。自然酸化膜１２１は、アモルファス半導体膜１１２の自然酸化により生じる酸化膜であり、本実施形態では、ＳｉＯ2膜（シリコン酸化膜）となる。
【００２４】
自然酸化膜１２１の膜厚は、時間の経過に伴い厚くなり、アモルファス半導体膜１１２の堆積から数日経過すると１ｎｍ程度にまで厚膜化し、そこで厚膜化が止まる。堆積から数時間であれば、１ｎｍ程度までは厚膜化しないものの、やはり自然酸化膜１２１が形成される。
【００２５】
本実施形態では、アモルファス半導体膜１１２の形成以降の工程を、自然酸化膜１２１が生じた状態で行うものとする。本実施形態では、自然酸化膜１２１の膜厚は、１ｎｍであるとする。
【００２６】
次に、図２(Ａ)に示すように、アモルファス半導体膜１１２上に、自然酸化膜１２１を介して、ＰＩＮダイオードの上部電極の材料となる上部電極層１１３を形成する。本実施形態では、上部電極層１１３は、Ｔｉ（チタン）膜１１３Ａと、ＴｉＮ（窒化チタン）膜１１３Ｂとが順に積層された積層膜となっている。本実施形態では、Ｔｉ膜１１３Ａの膜厚は３ｎｍとし、ＴｉＮ膜１１３Ｂの膜厚は５ｎｍとする。
【００２７】
Ｔｉ膜１１３Ａは、ＳｉＯ2膜である自然酸化膜１２１に対して還元性を有する金属層であり、後述するように、自然酸化膜１２１を還元するのに用いられる。そのため、Ｔｉ膜１１３Ａは、自然酸化膜１２１の表面に接触するよう、上部電極層１１３の最下位層となっている。本実施形態では、上部電極層１１３の最下位層として、ＴＩ膜１１３Ａ以外の金属層を採用してもよく、当該最下位層は、単体層でも化合物層でも構わない。
【００２８】
次に、図２(Ｂ)に示すように、基板１０１にマイクロ波を照射することで、基板１０１をアニールする。マイクロ波は、３００ＭＨｚ〜３ＴＨｚの周波数（１００μｍ〜１ｍの波長）を有する電磁波と規定されている。
【００２９】
本実施形態では、２．４５ＧＨｚ〜３００ＧＨｚのマイクロ波を用いて、基板１０１のアニールを行う。これにより、ＳｉＯ2膜１２１とＴｉ膜１１３Ａとの界面では、ＳｉＯ2膜１２１とＴｉ膜１１３Ａとの酸化還元反応が起こる。この酸化還元反応の反応式は、以下の式（１）に示す通りである。
【００３０】
ＳｉＯ2 ＋ Ｔｉ → Ｓｉ ＋ ＴｉＯ2 ・・・（１）
この反応により、ＳｉＯ2膜１２１を構成するＳｉＯ2は、元の半導体であるＳｉへと還元される。一方、Ｔｉ膜１１３Ａを構成するＴｉは、ＴｉＯ2へと酸化される。
【００３１】
ここで、式（１）の反応が左から右へと進む、即ち、ＳｉＯ2が還元される方向に反応が進むためには、この反応における標準自由エネルギーの変化が、負の値でなければならない。
【００３２】
図３は、ＳｉＯ2及びＴｉＯ2の標準生成自由エネルギーΔＧ0の温度特性を模式的に示したグラフである。図３には、Ｓｉ（固体）とＯ2（気体）からＳｉＯ2（固体）が生成される際の標準生成自由エネルギーΔＧ0と、Ｔｉ（固体）とＯ2（気体）からＴｉＯ2（固体）が生成される際の標準生成自由エネルギーΔＧ0の温度特性が示されている。これらの自由エネルギーは、いわゆるギブスの自由エネルギーに相当する。図３では、これらの自由エネルギーを表す曲線が、便宜上互いに平行に描かれているが、実際には平行とはなっていない。
【００３３】
図３に示すように、ＳｉＯ2及びＴｉＯ2の標準生成自由エネルギーは、少なくとも０℃から１４２０℃の間にわたって、常にＴｉＯ2の方が低い。よって、この温度範囲で上記のアニールを行う限り、式（１）の酸化還元反応は、ＳｉＯ2が還元される方向に反応が進むことになる。なお、本実施形態では、上記のアニールは、後述するように、２００℃から５５０℃で行われる。
【００３４】
また、本実施形態では、Ｔｉ膜１１３Ａの堆積量は、ＳｉＯ2膜（自然酸化膜）１２１が完全に還元された場合でも、Ｔｉ膜１１３Ａの余剰が生じる量に設定する。
【００３５】
ここで、上記のアニールの開始時におけるＴｉ膜１１３Ａの全体積及びモル体積濃度をそれぞれ、Ｖ１[m3]及びＣ１[mol/m3]と表し、上記のアニールの開始時におけるＳｉＯ2膜１２１の全体積及びモル体積濃度をそれぞれ、Ｖ２[m3]及びＣ２[mol/m3]と表すことにする。体積Ｖ１及びＶ２はそれぞれ、Ｔｉ膜１１３Ａ及びＳｉＯ2膜１２１の初期体積、即ち、堆積時における体積に相当する。
【００３６】
この場合、上記の設定は、以下の式（２）の条件が満足されることで実現される。
【００３７】
Ｖ１×Ｃ１ ＞ Ｖ２×Ｃ２ ・・・（２）
ここで、Ｃ２／Ｃ１＝１．４３であることから、式（２）は、以下の式（３）に変形される。
【００３８】
Ｖ１ ＞ １．４３×Ｖ２ ・・・（３）
ここで更に、上記のアニールの開始時におけるＴｉ膜１１３Ａの膜厚を、Ｔ１[nm]と表し、上記のアニールの開始時におけるＳｉＯ2膜１２１の膜厚を、Ｔ２[nm]と表すことにする。
【００３９】
Ｔｉ膜１１３Ａの面積とＳｉＯ2膜１２１の面積は同一であることから、両者の膜厚比Ｔ１／Ｔ２は、両者の体積比Ｖ１／Ｖ２に等しい。即ち、Ｔ１／Ｔ２＝Ｖ１／Ｖ２が成り立つ。よって、式（３）は、以下の式（４）に変形される。
【００４０】
Ｔ１ ＞ １．４３×Ｔ２ ・・・（４）
上記の式（４）から、膜厚１ｎｍのＳｉＯ2膜１２１を完全に還元するのに必要なＴｉ膜１１３Ａの膜厚の最小量は、１．４３ｎｍであることが解る。よって、本実施形態では、Ｔｉ膜１１３Ａの膜厚を、１．４３ｎｍよりも大きな値に設定する。
【００４１】
本実施形態では、Ｔｉ膜１１３Ａの初期膜厚は、３ｎｍに設定される。よって、本実施形態では、膜厚１ｎｍのＳｉＯ2膜１２１が完全に還元された後にも、Ｔｉ膜１１３Ａが残存することとなる。
【００４２】
よって、本実施形態では、上記のアニールにより更に、Ｔｉ膜１１３Ａが、還元により生じたＳｉや、アモルファス半導体膜１１２内のＳｉと反応し、反応生成物として、化学的に安定なＴｉＳｉ2（チタンシリサイド）が生成される。図２(Ｂ)には、アモルファス半導体膜１１２とＴｉＮ膜１１３Ｂとの間に、ＴｉＳｉ2膜１１３Ｃが生成された様子が示されている。
【００４３】
本実施形態では、Ｔｉ膜１１３Ａの初期膜厚は３ｎｍであるため、ＳｉＯ2膜１２１が完全に還元された場合でも、ＴｉとＳｉとのシリサイド化反応が起こるのに十分なＴｉ膜１１３Ａが残存している。
【００４４】
上記のアニールの開始時には、Ｔｉ膜１１３Ａとアモルファス半導体膜１１２との間にＳｉＯ2膜１２１が介在しており、ＳｉＯ2膜１２１が、ＴｉとＳｉとのシリサイド化反応を抑制する。しかしながら、上記の酸化還元反応が起こった後には、ＳｉＯ2膜１２１が部分的又は全体的に除去されているため、マイクロ波の照射を続けることで、ＴｉとＳｉとのシリサイド化反応が引き起こされる。
【００４５】
なお、上記の酸化還元反応により生じたＴｉＯ2は、ＴｉＳｉ2膜１１３Ｃの内部に混ざり込むものと考えられる。
【００４６】
本実施形態では、図２(Ｃ)に示すように、引き続き基板１０１にマイクロ波を照射し、基板１０１のアニールを継続する。これにより、ＴｉＳｉ2膜１１３Ｃを結晶成長のためのシード（種）として、アモルファス半導体膜１１２が結晶化及び活性化される。図２(Ｃ)では、結晶化及び活性化されたＮ層１１２Ａ、Ｉ層１１２Ｂ、Ｐ層１１２Ｃがそれぞれ、符号１１４Ａ、１１４Ｂ、１１４Ｃで示されている。
【００４７】
なお、上記のアニールでは、マイクロ波のパワーは、基板温度（アニール温度）が２００℃から５５０℃の範囲内となるように設定し、例えば、１０Ｗ／ｃｍ2から１０ｋＷ／ｃｍ2に設定する。また、マイクロ波の照射時間は、例えば、３０秒から３０分とする。
【００４８】
その後、本実施形態では、下部電極層１１１、結晶化及び活性化された半導体膜１１４、及び上部電極層１１３のエッチング加工を行い、ＰＩＮダイオードを完成させる。また、種々のトランジスタ、コンタクトプラグ、ビアプラグ、配線層、層間絶縁膜等を形成する処理を行う。このようにして、本実施形態の半導体装置が製造される。
【００４９】
（第１実施形態の効果）
以上のように、本実施形態では、マイクロ波を用いたアニールにより、Ｔｉ膜１１３Ａと自然酸化膜であるＳｉＯ2膜１２１を反応させて、ＳｉＯ2膜１２１をＳｉへと還元し、更に、Ｔｉ膜１１３ＡとＳｉを反応させて、ＴｉＳｉ2膜１１３Ｃを生成し、更に、ＴｉＳｉ2膜１１３Ｃを結晶成長のためのシードとして、アモルファス半導体膜１１２を結晶成長させる。
【００５０】
これにより、本実施形態では、アモルファス半導体膜１１２の表面に自然酸化膜１２１が形成された場合であっても、アモルファス半導体膜１１２を、結晶成長のためのシードを用いて結晶化することが可能となる。Ｔｉ膜１１３Ａにより、自然酸化膜１２１が除去されると共に、結晶成長のためのシードが生成されるからである。
【００５１】
マイクロ波アニールには、ＲＴＡ等の熱アニールに比べ、比較的低温でアモルファス半導体膜１１２を結晶化及び活性化できるという利点がある。しかしながら、マイクロ波アニールには、熱アニールに比べ、結晶化駆動力が小さく、シードなしではアモルファス半導体膜１１２を結晶化することが難しいという欠点がある。
【００５２】
よって、マイクロ波アニールを行う際には、アモルファス半導体膜１１２の表面にシードを形成することが望まれるが、アモルファス半導体膜１１２の表面に自然酸化膜１２１が形成されることへの対処方法が問題となる。
【００５３】
これに対し、本実施形態によれば、アモルファス半導体膜１１２の表面から自然酸化膜１２１を除去して、アモルファス半導体膜１１２の表面にシードを形成することが可能となるため、上記のようなマイクロ波アニールの問題を克服することが可能となる。
【００５４】
マイクロ波アニールによって、アモルファス半導体膜１１２を低温で結晶化及び活性化することには、次のような利点がある。
【００５５】
低温でのマイクロ波アニールによれば、第１に、半導体膜１１４を構成する結晶粒を大粒径化して、良好な結晶性を実現することが可能となる。このことには、半導体膜１１４内の粒界面積が小さくなり、粒界における電荷トラップの発生頻度が減少するという利点がある。
【００５６】
低温でのマイクロ波アニールによれば、第２に、Ｎ層１１２Ａ中のＮ型不純物や、Ｐ層１１２Ｃ中のＰ型不純物の拡散を抑制することが可能となる。よって、アモルファス半導体膜１１２内の不純物濃度プロファイルを急峻にしても、不純物の拡散を従来に比べて抑制することができるため、急峻な不純物濃度プロファイルを有するダイオードやセレクターを実現することが可能となる。また、このことは、Ｎ層１１２ＡやＰ層１１２Ｃを薄くしてアモルファス半導体膜１１２内の不純物濃度プロファイルを急峻にしても、不純物の拡散を抑制できることを意味するため、Ｎ層１１２ＡやＰ層１１２Ｃの薄膜化を実現することが可能となる。
【００５７】
Ｎ層１１２ＡやＰ層１１２Ｃを薄膜化すれば、ダイオードやセレクターの高さを９０ｎｍ以下に抑えつつ、Ｉ層１１２Ｂを厚膜化することが可能となる。即ち、ダイオードやセレクターの加工の容易性を損なわずに、Ｉ層１１２Ｂを厚膜化することが可能となる。Ｉ層１１２Ｂの厚膜化には、Ｎ型不純物とＰ型不純物がＩ層１１２Ｂ内で重なり合うことが抑制され、オフ電流が低減されるという利点がある。
【００５８】
これらの利点により、本実施形態では、オン／オフ特性の優れた高性能のダイオードやセレクターを実現することが可能となる。
【００５９】
ここで、本実施形態におけるアニール温度とマイクロ波周波数について説明する。
【００６０】
本実施形態では、ＴｉＳｉ2膜１１３Ｃをシードとしてマイクロ波アニールを行うことにより、２００℃〜５５０℃という低温でアモルファス半導体膜１０２を結晶化することが可能となっている。このような低いアニール温度によれば、不純物の拡散を効果的に抑制することができ、且つ、半導体膜１１４を構成する結晶粒を効果的に大粒径化することができ、その結果、オン／オフ特性の優れた高性能のダイオードやセレクターを実現することが可能となる。
【００６１】
なお、２００℃〜５５０℃というアニール温度には、例えば、この温度範囲では、アモルファス半導体膜１０２におけるマイクロ波の吸収が良好になるという利点がある。
【００６２】
また、本実施形態では、マイクロ波の周波数は、２．４５ＧＨｚ〜３００ＧＨｚに設定される。
【００６３】
マイクロ波の周波数に関しては、ＩＳＭ（Industrial, Scientific, and Medical use）バンドとして、２．４５ＧＨｚ、５．８０ＭＨｚ、及び２４．１２５ＧＨｚが指定されている。これらの周波数のマイクロ波は、これらを発生させるためのマグネトロン等が安価に入手可能である。よって、本実施形態で用いるマイクロ波の周波数は、例えば、２．４５ＧＨｚ〜２４．１２５ＧＨｚの範囲内で設定してもよい。
【００６４】
また、ＩＳＭで指定された３種類の周波数のうち、５．８ＧＨｚという周波数は、シリコンを加熱するのに最も適した周波数となっている。そのため、アモルファス半導体膜１０２がシリコン膜である場合には、本実施形態で用いるマイクロ波の周波数は、５．８ＧＨｚ付近、例えば、３ＧＨｚ〜８ＧＨｚの範囲内で設定してもよい。
【００６５】
（第１実施形態の変形例）
以下、第１実施形態の種々の変形例について説明する。
【００６６】
本実施形態では、アモルファス半導体膜１０２は、Ｓｉ（シリコン）膜となっている。しかしながら、アモルファス半導体膜１０２は、その他の材料で形成されていてもよく、例えば、Ｓｉ以外のIV族元素で形成されていてもよいし、Ｓｉ及びＳｉ以外のIV族元素で形成されていてもよい。このようなアモルファス半導体膜１０２の例として、Ｇｅ（ゲルマニウム）膜や、Ｓｉ1-XＧｅX（シリコンゲルマニウム）膜が挙げられる。ただし、Ｘは、０＜Ｘ＜１を満たす実数である。
【００６７】
また、本実施形態では、下部電極層１１３の最下位層である金属層１１３Ａは、Ｔｉ膜となっている。しかしながら、この金属層１１３Ａは、その他の材料で形成されていてもよく、例えば、Ｆｅ（鉄）、Ｃｏ（コバルト）、Ｎｉ（ニッケル）、Ｔｉ（チタン）、Ｗ（タングステン）、Ｍｏ（モリブデン）、Ｐｔ（白金）、及びＰｄ（パラジウム）の少なくともいずれかを含有する金属層としてもよい。この場合、上記のシリサイド化反応では、当該金属層を構成する金属元素がシリサイド化されて、金属シリサイドが生成される。
【００６８】
また、本実施形態では、酸化膜１２１は、アモルファス半導体膜１０２の自然酸化により生じた自然酸化膜としたが、本実施形態は、酸化膜１２１が、アモルファス半導体膜１０２の何らかの強制酸化により生じた強制酸化膜である場合にも適用可能である。
【００６９】
また、本実施形態では、アモルファス半導体膜１０２からＰＩＮダイオードを作製する場合について説明したが、本実施形態は、例えば、ＮＩＰダイオードやセレクターを作製する場合にも適用可能である。このような場合の例を、図４及び図５に示す。
【００７０】
図４は、ＮＰＮ型のパンチスルーセレクターを備える半導体装置の一製造工程を示した側方断面図である。一方、図５は、ＰＮＰ型のパンチスルーセレクターを備える半導体装置の一製造工程を示した側方断面図である。図４や図５に示す工程は、図２(Ｃ)に示す工程に対応している。
【００７１】
図４では、図２(Ｃ)に示すＮ層１１４Ａ、Ｉ層１１４Ｂ、及びＰ層１１４Ｃがそれぞれ、Ｎ層１１４Ｄ、Ｐ層１１４Ｅ、及びＮ層１１４Ｆに置き換えられている。また、図５では、図２(Ｃ)に示すＮ層１１４Ａ、Ｉ層１１４Ｂ、及びＰ層１１４Ｃがそれぞれ、Ｐ層１１４Ｇ、Ｎ層１１４Ｈ、及びＰ層１１４Ｉに置き換えられている。
【００７２】
図４や図５に示すセレクターは、図１(Ａ)〜図２(Ｃ)に示すダイオードと同様の製造工程により作製可能である。
【００７３】
以上のように、本実施形態では、マイクロ波を用いたアニールにより、Ｔｉ膜１１３Ａと自然酸化膜であるＳｉＯ2膜１２１を反応させて、ＳｉＯ2膜１２１をＳｉへと還元し、更に、Ｔｉ膜１１３ＡとＳｉを反応させて、ＴｉＳｉ2膜１１３Ｃを生成し、更に、ＴｉＳｉ2膜１１３Ｃを結晶成長のためのシードとして、アモルファス半導体膜１１２を結晶成長させる。
【００７４】
これにより、本実施形態では、アモルファス半導体膜１１２の表面に自然酸化膜１２１が形成された場合であっても、アモルファス半導体膜１１２を、結晶成長のためのシードを用いて結晶化することが可能となる。
【００７５】
本実施形態によれば、アモルファス半導体膜１１２の表面から自然酸化膜１２１を除去して、アモルファス半導体膜１１２の表面にシードを形成することが可能となるため、アモルファス半導体膜１１２の表面に自然酸化膜１２１が形成された場合であっても、マイクロ波アニールをシードを用いて行うことが可能となる。
【００７６】
以下、第２実施形態の半導体装置の製造方法について説明する。第２実施形態は、第１実施形態の変形例であり、第２実施形態については、第１実施形態との相違点を中心に説明する。
【００７７】
（第２実施形態）
図６は、第２実施形態の半導体装置の製造方法を示す側方断面図である。
【００７８】
本実施形態ではまず、第１実施形態と同様に、図１(Ａ)〜図１(Ｃ)に示す工程を行う。
【００７９】
次に、図６(Ａ)に示すように、アモルファス半導体膜１１２上に、自然酸化膜１２１を介して、上部電極層１１３を形成する。本実施形態では、上部電極層１１３は、ＷＳｉ1.6膜１１３Ｄと、ＴｉＮ膜１１３Ｅとが順に積層された積層膜となっている。
【００８０】
なお、ＷＳｉ1.6膜１１３Ｄは、Ｗ（タングステン）とＳｉ（シリコン）が、１対１．６の組成比で含まれるタングステンシリサイド膜であり、ストイキオメトリ（化学量論的組成）よりもメタルリッチな膜となっている。ストイキオメトリ通りのタングステンシリサイド膜の組成式は、ＷＳｉ2である。
【００８１】
次に、図６(Ｂ)に示すように、基板１０１にマイクロ波を照射することで、基板１０１をアニールする。これにより、ＳｉＯ2膜１２１とＷＳｉ1.6膜１１３Ｄとの酸化還元反応が起こり、その結果、ＳｉＯ2膜１２１を構成するＳｉＯ2は、元の半導体であるＳｉへと還元される。
【００８２】
また、本実施形態では、上記のアニールにより更に、ＷＳｉ1.6膜１１３Ｄが、還元により生じたＳｉや、アモルファス半導体膜１１２内のＳｉと反応し、反応生成物として、化学的に安定なＷＳｉ2（タングステンシリサイド）が生成される。図６(Ｂ)には、アモルファス半導体膜１１２とＴｉＮ膜１１３Ｄとの間に、ＷＳｉ2膜１１３Ｆが生成された様子が示されている。
【００８３】
本実施形態では、図６(Ｃ)に示すように、引き続き基板１０１にマイクロ波を照射し、基板１０１のアニールを継続する。これにより、ＷＳｉ2膜１１３Ｆを結晶成長のためのシードとして、アモルファス半導体膜１１２が結晶化及び活性化される。
【００８４】
その後、ＰＩＮダイオードのエッチング加工等の処理が実行され、本実施形態の半導体装置が製造される。
【００８５】
ここで、第１実施形態と第２実施形態とを比較してみる。
【００８６】
第１実施形態では、自然酸化膜１２１の還元反応及び金属シリサイド膜１１３Ｃの生成反応が、単体金属膜１１３Ａを利用して行われる。これに対し、第２実施形態では、自然酸化膜１２１の還元反応及び金属シリサイド膜１１３Ｆの生成反応が、金属シリサイド膜１１３Ｆとは異なる組成比を有する金属シリサイド膜１１３Ｄを利用して行われる。
【００８７】
第１実施形態と第２実施形態では、自然酸化膜の還元反応及び金属シリサイド膜の生成反応で、それぞれ単体金属膜と金属シリサイド膜を利用するものの、これらの反応の終了後には、いずれも化学的に安定な金属シリサイド膜が得られる。
【００８８】
なお、第２実施形態では、金属シリサイド膜１１３Ｄとして、ＷＳｉ1.6膜を用いたが、金属シリサイド膜１１３Ｄは、ストイキオメトリよりもメタルリッチであれば、ＷとＳｉの組成比が１対１．６以外のタングステンシリサイド膜でも構わない。また、金属シリサイド膜１１３Ｄは、ストイキオメトリよりもメタルリッチであれば、例えばＴｉＳｉ1.6膜等、タングステンシリサイド膜以外の金属シリサイド膜でも構わない。
【００８９】
以上のように、第２実施形態によれば、第１実施形態と同様、アモルファス半導体膜１１２の表面に自然酸化膜１２１が形成された場合であっても、アモルファス半導体膜１１２を、結晶成長のためのシードを用いて結晶化することが可能となる。
【００９０】
また、第２実施形態によれば、第１実施形態と同様、アモルファス半導体膜１１２の表面から自然酸化膜１２１を除去して、アモルファス半導体膜１１２の表面にシードを形成することが可能となるため、アモルファス半導体膜１１２の表面に自然酸化膜１２１が形成された場合であっても、マイクロ波アニールをシードを用いて行うことが可能となる。
【００９１】
以上、本発明の具体的な態様の例を、第１及び第２実施形態により説明したが、本発明は、これらの実施形態に限定されるものではない。
【符号の説明】
【００９２】
１０１  基板
１１１  下部電極層
１１２  アモルファス半導体膜
１１２Ａ  Ｎ層
１１２Ｂ  Ｉ層
１１２Ｃ  Ｐ層
１１３  上部電極層
１１３Ａ  Ｔｉ膜
１１３Ｂ  ＴｉＮ膜
１１３Ｃ  ＴｉＳｉ2膜
１１３Ｄ  ＷＳｉ1.6膜
１１３Ｅ  ＴｉＮ膜
１１３Ｆ  ＷＳｉ2膜
１１４  結晶化された半導体膜
１１４Ａ，Ｄ，Ｆ，Ｈ  Ｎ層
１１４Ｂ              Ｉ層
１１４Ｃ，Ｅ，Ｇ，Ｉ  Ｐ層
１２１  自然酸化膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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