(57)【要約】【課題】スイッチングセルのサイズを可変することなく、半導体装置内の電流分布の均一化を可能とする。【解決手段】複数の絶縁ゲート型のスイッチングセルたるＩＧＢＴセル１０を有し、各ＩＧＢＴセル１０のゲート電極２０にゲート−エミッタ電圧Ｖｇｅを印加して、当該ゲート−エミッタ電圧Ｖｇｅに応じたコレクタ−エミッタ電流Ｉｃｅを各ＩＧＢＴセル１０を覆って共通に設けたエミッタ電極２２に流すとともに、当該エミッタ電極２２にボンディングワイヤ３２をボンディングする半導体装置１であって、前記ボンディングワイヤ３２のボンディング位置たる接合部３４からの距離によって異なりが生じる各ＩＧＢＴセル１０の前記ゲート−エミッタ電圧Ｖｇｅに応じて、各ＩＧＢＴセル１０の相互インダクタンスに関する係数Ｋｐを変えて、前記ＩＧＢＴセル１０のそれぞれのコレクタ−エミッタ電流Ｉｃｅをほぼ等しくした。【選択図】図８
2012089565.tif 000002
【特許請求の範囲】
【請求項１】
複数の絶縁ゲート型のスイッチングセルを有し、各スイッチングセルのゲート電極にゲート駆動電圧を印加して、当該ゲート駆動電圧に応じたエミッタ電流を各スイッチングセルを覆って共通に設けたエミッタ電極に流すとともに、当該エミッタ電極にワイヤをボンディングする半導体装置であって、
前記ワイヤのボンディング位置からの距離によって異なりが生じる各スイッチングセルの前記ゲート駆動電圧に応じて、各スイッチングセルの相互インダクタンスを変えて、前記スイッチングセルのそれぞれのエミッタ電流をほぼ等しくしたことを特徴とする半導体装置。
【請求項２】
前記スイッチングセルのエミッタ幅を変えて前記相互インダクタンスを変えたことを特徴とする請求項１に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、インバータ等の電力変換装置に用いて好適な半導体装置に関する。
【背景技術】
【０００２】
従来、大電流用のインバータ等の電力変換装置には、絶縁ゲート型の半導体装置が用いられており、代表的なものとしてＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）が知られている。また、オン電圧を低減するために、複数のＩＧＢＴセルをストライプ型、或いはメッシュ型に設けた構成の半導体装置が知られている。この構成の半導体装置の表面には、幾つかのＩＧＢＴセルに共通のエミッタ電極が設けられており、このエミッタ電極には、半導体装置の周辺に設けた周辺電極から適宜の間隔で複数本のボンディングワイヤがボンディングされて電気的に接続されている。
ところで、このような構成の半導体装置では、ラッチアップが生じた場合に、ボンディングワイヤに大電流が流れることで、ボンディングワイヤの直下の電流密度が周辺よりも高くなり、この直下のＩＧＢＴセルが破損することが知られている。
【０００３】
半導体装置内の電流分布の不均衡を改善し、ボンディングワイヤの直下の電流密度を抑える技術として、特許文献１に開示された技術が知られている。
この特許文献１の開示によれば、ボンディングワイヤに近いＩＧＢＴセルほど、エミッタ電極とボンディングワイヤの間の配線抵抗が小さくなることが示されている。換言すれば、ボンディングワイヤから遠いＩＧＢＴセルでは、比較的大きな配線抵抗によりボンディングワイヤの間に大きな電流ロスが生じるのに対し、ボンディングワイヤの直下のＩＧＢＴセルでは電流ロスが小さいため、この結果として、ボンディングワイヤの直下にピークを持つ不均一な電流分布となることが示唆されている。
【０００４】
そして特許文献１では、ボンディングワイヤからの距離に応じて異なる各ＩＧＢＴセルの電流負担を均一化して電流分布の均一化を図るために、ボンディングワイヤから遠く電流負担が小さい箇所ではＩＧＢＴセルのサイズを小さくして電流密度を上げ、これとは逆に、ボンディングワイヤに近く電流負担が大きい箇所ではＩＧＢＴセルのサイズを拡大して電流密度を下げることとしている。これにより、半導体装置内では、電流分布が均一化されてボンディングワイヤの直下での電流集中を抑制できることが示されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平１０−１１２５４１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、ボンディングワイヤから遠い箇所のＩＧＢＴセルと、近い箇所のＩＧＢＴセルとの間で、上記配線抵抗の差は、それぞれの電流ロスに顕著な差を与える程には大きくない。このため、ＩＧＢＴセルのサイズをボンディングワイヤの距離に応じて可変しても電流分布を十分には均一化できず、ボンディングワイヤの直下での電流密度を抑えられない。これに加え、ＩＧＢＴセルのサイズをボンディングワイヤからの距離に応じて可変すると、回路設計や製造が煩雑になる、という問題がある。
本発明は、上述した事情に鑑みてなされたものであり、セルのサイズを可変することなく、半導体装置内の電流分布の均一化を図ることが半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
上記目的を達成するために、本発明は、複数の絶縁ゲート型のスイッチングセルを有し、各スイッチングセルのゲート電極にゲート駆動電圧を印加して、当該ゲート駆動電圧に応じたエミッタ電流を各スイッチングセルを覆って共通に設けたエミッタ電極に流すとともに、当該エミッタ電極にワイヤをボンディングする半導体装置であって、前記ワイヤのボンディング位置からの距離によって異なりが生じる各スイッチングセルの前記ゲート駆動電圧に応じて、各スイッチングセルの相互インダクタンスを変えて、前記スイッチングセルのそれぞれのエミッタ電流をほぼ等しくしたことを特徴とする。
【０００８】
本発明によれば、ワイヤのボンディング位置からの距離によってゲート駆動電圧に違いが生じても、この違いに応じて各スイッチングセルの相互インダクタンスが変えられていることで、各スイッチングセルのそれぞれのエミッタ電流をほぼ等しくできる。
これにより、半導体装置内での電流分布の均一化が図られ、また、ワイヤのボンディング位置の電流密度が他よりも高くなることがないから、ラッチアップ発生時におけるボンディング位置での破損を抑制することができ、ラッチアップ耐性を高めることができる。
また、スイッチングセルのサイズを可変する必要がないから、回路設計や製造が煩雑になることもない。
【０００９】
また本発明は、上記半導体装置において、前記スイッチングセルのエミッタ幅を変えて前記相互インダクタンスを変えたことを特徴とする。
【００１０】
本発明によれば、スイッチングセルのエミッタ幅を変えて相互インダクタンスを変えル構成とししため、各スイッチングセルの相互インダクタンスを簡単、かつ正確に調整することができる。
【発明の効果】
【００１１】
本発明によれば、本発明によれば、ワイヤのボンディング位置からの距離によってゲート駆動電圧に違いが生じても、この違いに応じて各スイッチングセルの相互インダクタンスが変えられていることで、各スイッチングセルのそれぞれのエミッタ電流をほぼ等しくできる。これにより、半導体装置内での電流分布の均一化が図られ、また、ワイヤのボンディング位置の電流密度が他よりも高くなることがないから、ラッチアップ発生時におけるボンディング位置での破損を抑制することができ、ラッチアップ耐性を高めることができる。また、スイッチングセルのサイズを可変する必要がないから、回路設計や製造が煩雑になることもない。
また、前記スイッチングセルのエミッタ幅を変えて前記相互インダクタンスを変える構成とすることで、各スイッチングセルの相互インダクタンスを簡単、かつ正確に調整することができる。
【図面の簡単な説明】
【００１２】
【図１】本発明の実施形態に係る半導体装置の平面構成を模式的に示す図である。
【図２】図１のＩ−Ｉ線の断面構成を示す図であって、半導体装置１に形成されたセル構造の一部切断斜視図である。
【図３】ボンディングワイヤの接続部の近傍における半導体装置の概略構成を示す断面図である。
【図４】半導体装置が備えるＩＧＢＴセルの等価回路図である。
【図５】図４に示す等価回路において、各ＩＧＢＴセルのパラメータが同一であるときのコレクタ−エミッタ電流のシミュレーション結果を示す図である。
【図６】エミッタ電極の寄生抵抗に起因するＩＧＢＴセルのゲート−エミッタ電圧の上昇を説明するための図である。
【図７】図４に示す等価回路において、各ＩＧＢＴセルの係数Ｋｐを調整したときのコレクタ−エミッタ電流のシミュレーション結果を示す図である。
【図８】係数Ｋｐを調整したＮエミッタ層の構造の説明図である。
【発明を実施するための形態】
【００１３】
以下、図面を参照して本発明の実施形態について説明する。
図１は、本実施形態に係る半導体装置１の平面構成を模式的に示す図である。また図２は、図１のＩ−Ｉ線の断面構成を示す図であって、半導体装置１に形成されたセル構造の一部切断斜視図である。
半導体装置１は、半導体基板２を有し、この半導体基板２には、絶縁ゲート型のスイッチングセルであるＩＧＢＴセル１０（図２）がストライプ状に並列して多数形成され、また、半導体基板２の隅部の２カ所には、複数本のＩＧＢＴセル１０のゲート電極２０（図２）に電気的に接続されるゲートパッド４が集約して形成されている。
【００１４】
半導体装置１は、図２に示すように、第１導電型の半導体層としてのｎ型のＮ-半導体層１１の一方の表面（裏面）に第２導電型のコレクタ層としてのｐ型のＰコレクタ層１２を設け、他方の表面（上側の面）に、第２導電型のベース領域としてのｐ型のＰベース層１４を選択的にストライプ状に形成し、このＰベース層１４の領域内に第１導電型であるｎ型のＮエミッタ層１６をＰベース層１４のストライプ方向Ｘと同一方向に一定間隔で選択的に形成し、このＮエミッタ層１６の上に絶縁層１８を介してゲート電極２０及びエミッタ電極２２をそれぞれ形成して構成されている。
【００１５】
絶縁層１８には、Ｎエミッタ層１６と平行してストライプ状に延びてＮエミッタ層１６を露出させるためのコンタクト開口２４が設けられ、当該コンタクト開口２４を通じてエミッタ電極２２がＮエミッタ層１６とコンタクトする。エミッタ電極２２は、例えばアルミニウム等の導電材から形成され、絶縁層１８の上に半導体装置１の表面を覆うように設けられる。かかる構成により、コンタクト開口２４を挟んだ両側のそれぞれに、ストライプ方向Ｘに並ぶ複数個のＩＧＢＴセル１０が形成され、これにより、半導体装置１の表面にはＩＧＢＴセル１０がメッシュ状に設けられる。
【００１６】
また、上述したように、各ＩＧＢＴセル１０は共通のエミッタ電極２２で覆われることで、各ＩＧＢＴセル１０のコレクタ−エミッタ電流は当該エミッタ電極２２に流れる。このエミッタ電極２２には、ストライプ状に配列したＩＧＢＴセル１０の各列ごとに所定間隔Ｗで、高導電性のボンディングワイヤ３２（図３）が接続され、このボンディングワイヤ３２を通じて、半導体装置１の周辺に設けられた周辺電極（不図示）に電気的に接続される。
【００１７】
図３は、ボンディングワイヤ３２の接合部３４の近傍における半導体装置１の概略構成を示す断面図である。
上記構成の半導体装置１にあっては、何ら対策を施さなければ、ラッチアップ発生時には、コレクタ−エミッタ電流Ｉｃｅがボンディングワイヤ３２の接合部３４に近いＩＧＢＴセル１０ほど大きくなって電流密度が高まることから、このＩＧＢＴセル１０が破壊される。発明者らは鋭意研究を重ねた結果、ボンディングワイヤ３２の接合部３４に近づくほど電流密度が高まる要因について次のような知見を得た。
【００１８】
すなわち、ボンディングワイヤ３２の接合部３４に近いＩＧＢＴセル１０と遠いＩＧＢＴセル１０とでは、ゲート駆動電圧たるゲート−エミッタ電圧Ｖｇｅに差が生じ、ボンディングワイヤ３２の接合部３４に近いＩＧＢＴセル１０ほどゲート−エミッタ電圧Ｖｇｅが高くなる。この結果、ボンディングワイヤ３２の接合部３４に近いＩＧＢＴセル１０では設計値よりも大きなコレクタ−エミッタ電流Ｉｃｅが発生し電流が偏重することとなる。
【００１９】
より具体的に説明すると、エミッタ電極２２内には寄生抵抗が存在し、この寄生抵抗により、図３に示すように、ボンディングワイヤ３２の接合部３４から遠いＩＧＢＴセル１０−１までの間に横方向の抵抗成分（以下、「アルミ電極抵抗Ｒｐ」と言う）が生じる。このときの、ボンディングワイヤ３２の接合部３４から遠いＩＧＢＴセル１０−１と、接合部３４の直下のＩＧＢＴセル１０−２との等価回路は図４に示すようになる。この等価回路を電子回路の解析ソフトウェアでシミュレーションすると、図５に示すように、それぞれのＩＧＢＴセル１０−１、１０−２のコレクタ−エミッタ電流Ｉｃｅの間には大きな差が生じ、接合部３４の直下のＩＧＢＴセル１０−２には大きなコレクタ−エミッタ電流Ｉｃｅが流れていることが示される。
すなわち、コレクタ−エミッタ電流Ｉｃｅは、ＩＧＢＴセル１０の表面ＭＯＳ相互インダクタンスに関する係数をＫＰ、しきい値をＶＴ、横方向電界係数をθ［１／Ｖ］とした場合、次式（１）によって表される。
【００２０】
【数１】
2012089565.tif 000003
【００２１】
ここで、図３に示すように、半導体装置１において、ボンディングワイヤ３２の接合部３４から遠いＩＧＢＴセル１０−１にコレクタ−エミッタ電流Ｉｃｅ１が流れた場合、このＩＧＢＴセル１０−１のゲート電極２０に掛かるゲート−エミッタ電圧をＶｇｅ１とすると、ＩＧＢＴセル１０−２のゲート電極２０に掛かるゲート−エミッタ電圧Ｖｇｅ２は、アルミ電極抵抗Ｒｐとコレクタ−エミッタ電流Ｉｃｅ１との積Ｒｐ×Ｉｃｅ１の分だけ、ＩＧＢＴセル１０−１のゲート−エミッタ電圧Ｖｇｅ１よりも上昇する。この結果、ＩＧＢＴセル１０−２においては、上記式（１）に含まれるゲート−エミッタ電圧ＶｇｅがＩＧＢＴセル１０−１よりも大きくなることから、より大きなコレクタ−エミッタ電流Ｉｃｅ２が生じることとなる。
なお、ボンディングワイヤ３２の接合部３４から遠いＩＧＢＴセル１０−１の近傍に、ゲートパッド４のゲートワイヤ３５が接続されている場合には、このゲートワイヤ３５の接合部３６が基準電位（０Ｖ）となることから、ゲート−エミッタ電圧をＶｇｅ１は、設定値通りのゲート駆動電圧Ｖｇとほぼ等しくなる。
【００２２】
かかる現象を図６を参照して説明すると、図６（Ａ）に示すように、ＩＧＢＴセル１０−１、１０−２のゲート電極２０−１、２０−２のそれぞれには、所定のゲート駆動電圧Ｖｇが並列に印加される。この状態において、ＩＧＢＴセル１０−１にコレクタ−エミッタ電流Ｉｃｅ１が流れると、ボンディングワイヤ３２の接合部３４を基準（０Ｖ）にすると、アルミ電極抵抗Ｒｐでの電圧降下分（すなわち、Ｉｃｅ１×Ｒｐ）だけ、ＩＧＢＴセル１０−１側で電位が上昇し、図６（Ｂ）に示す状態に遷移する。この状態においては、ＩＧＢＴセル１０−１、１０−２のゲート電極２０−１、２０−２のそれぞれには、高圧側にＶｇ＋Ｉｃｅ１×Ｒｐの電位が印加されるが、ＩＧＢＴセル１０−１では低圧側の電位がＩｃｅ１×Ｒｐであるから電位差はＶｇとなって実質的な印加電圧に変化は生じない。これに対して、ＩＧＢＴセル１０−２では低圧側の電位が基準（０Ｖ）の電位であるから電位差はＶｇ＋Ｉｃｅ１×Ｒｐとなり、アルミ電極抵抗Ｒｐでの電圧降下分だけ印加電圧が上昇する。これにより、ＩＧＢＴセル１０−２のコレクタ−エミッタ電流Ｉｃｅ２が増大することとなる。
【００２３】
これに対して、本実施形態では、各ＩＧＢＴセル１０−１、１０−２のゲート−エミッタ電圧Ｖｇｅ１、Ｖｇｅ２に違いが生じる場合でも、次のようにして、それぞれのコレクタ−エミッタ電流Ｉｃｅ１、Ｉｃｅ２が等しくなるようにしている。
すなわち、コレクタ−エミッタ電流Ｉｃｅは、上記式（１）に示されるように、表面ＭＯＳ相互インダクタンスに関わる係数Ｋｐによっても変化し、本実施形態では、この係数Ｋｐを可変して相互インダクタンスを変化させることで、それぞれのコレクタ−エミッタ電流Ｉｃｅ１、Ｉｃｅ２を等しくしている。
【００２４】
詳述すると、ＩＧＢＴセル１０−１のコレクタ−エミッタ電流Ｉｃｅ１をＩＧＢＴセル１０−２のコレクタ−エミッタ電流Ｉｃｅ２に揃える場合、ＩＧＢＴセル１０−１、１０−２のそれぞれの係数Ｋｐを係数Ｋｐ１、Ｋｐ２とし、ゲート−エミッタ電圧Ｖｇｅをゲート−エミッタ電圧Ｖｇｅ１、Ｖｇｅ２とすると、Ｖｇｅ１＝Ｖｇ、Ｖｇｅ２＝Ｖｇ＋Ｉｃｅ１＋Ｒｐであり、また係数Ｋｐ２は定数（実測値）であることから、上記式（１）に基づいて、Ｉｃｅ１＝Ｉｃｅ２となる係数Ｋｐ１は、次式（２）のように求められる。
【００２５】
【数２】
2012089565.tif 000004
【００２６】
一方、係数Ｋｐは、表面ＭＯＳトランジスタの表面移動度をμｓ、ＩＧＢＴセル１０の酸化膜容量をＣｏｘ、ＩＧＢＴセル１０のチャネル長をＬｃｈ（図３）、ＩＧＢＴセル１０のエミッタ幅（チャネル奥行き、チャネル幅）をＺｃｈ（図８）とした場合、次式（３）で表される。この式（３）によれば、エミッタ幅Ｚｃｈを可変して、Ｐベース層１４の単位面積に占めるＮエミッタ層１６の割合（以下、「Ｎエミッタ比率」と言う）を可変することで、係数Ｋｐが調整できることが分かる。
【００２７】
【数３】
2012089565.tif 000005
【００２８】
すなわち、式（２）により求められる係数Ｋｐ１が得られるＩＧＢＴセル１０−１のＮエミッタ比率を式（３）により求め、このＮエミッタ比率でＩＧＢＴセル１０−１のＮエミッタ層１６を構成することで、図７に示すように、各ＩＧＢＴセル１０−１、１０−２のコレクタ−エミッタ電流Ｉｃｅ１、Ｉｃｅ２を等しくでき、半導体装置１内の電流分布を均一化できる。
【００２９】
実際の半導体設計においては、ボンディングワイヤ３２の接合部３４の直下のＩＧＢＴセル１０−２について、必要な短絡耐量に基づいてコレクタ−エミッタ電流Ｉｃｅ２を規定し、このコレクタ−エミッタ電流Ｉｃｅ２から、当該ＩＧＢＴセル１０−２についてのＮエミッタ比率を決定する。
そして、このボンディングワイヤ３２の接合部３４の直下のＩＧＢＴセル１０−２から離れたＩＧＢＴセル１０−１においては、ボンディングワイヤ３２の接合部３４からの距離に応じて、上記式（３）に基づいて係数Ｋｐ１を算出し、この係数Ｋｐ１に基づいてエミッタ比率を決定する。
例えば、エミッタ電極２２の厚さが４μｍであり、エミッタ電極２２のコンタクト開口２４の幅が２ｍｍとした場合に、接合部３４から１ｍｍ離れた箇所Ｙ２（図８参照）での係数Ｋｐ１がＫｐ１＝３５．６［Ａ／Ｖ２］と求められたとする。
この場合に、接合部３４の直下の箇所Ｙ１（図８参照）のＩＧＢＴセル１０−２について、エミッタ比率が５０％であり、また係数Ｋｐ２が例えば２０［Ａ／Ｖ２］であったとすると、接合部３４から１ｍｍ離れた箇所Ｙ１のＩＧＢＴセル１０−１のエミッタ比率は、（ＩＧＢＴセル１０−２のエミッタ比率）×（係数Ｋｐ２）／（係数Ｋｐ１）の計算式に基づいて、５０（％）×２０／３５．６＝８９％として求められる。
【００３０】
このようにして、ボンディングワイヤ３２の接合部３４からの距離に応じてエミッタ比率を決定した後、本実施形態の半導体装置１にあっては、図８（Ｂ）及び図８（Ｃ）に示すように、ボンディングワイヤ３２の接合部３４からの距離に応じたエミッタ比率となるように各ＩＧＢＴセル１０のＮエミッタ層１６のエミッタ幅Ｚｃｈを変え、係数Ｋｐを調整することとしている。これにより、接合部３４からの距離にかかわらず、各ＩＧＢＴセル１０のコレクタ−エミッタ電流Ｉｃｅが一定となり、接合部３４からの距離によって電流値が偏重することがなく均一な電流分布が得られる。
【００３１】
このように、本実施形態によれば、ボンディングワイヤ３２の接合部３４からの距離によってゲート−エミッタ電圧Ｖｇｅに違いが生じても、この違いに応じて各ＩＧＢＴセル１０の相互インダクタンスに関する係数Ｋｐが変えられていることで、各ＩＧＢＴセル１０のそれぞれのコレクタ−エミッタ電流Ｉｃｅがほぼ等しくなる。
これにより、半導体装置１内での電流分布の均一化が図られ、また、ボンディングワイヤ３２の接合部３４での電流密度が他よりも高くなることがないから、ラッチアップ発生時において、ボンディングワイヤ３２の接合部３４の直下での破損を抑制することができ、ラッチアップ耐性を高めることができる。
また、電流分布の均一化のためにＩＧＢＴセル１０のサイズを可変する必要がないから、回路設計や製造が煩雑になることもない。
【００３２】
また本実施形態によれば、ＩＧＢＴセル１０のエミッタ幅Ｚｃｈ又は／及びチャネル長Ｌｃｈを変えることで、相互インダクタンスに関する係数Ｋｐを変える構成としたため、各ＩＧＢＴセル１０の相互インダクタンスを簡単、かつ正確に調整することができる。
【００３３】
なお、上述した実施形態は、あくまでも本発明の一態様を示すものであって、本発明の趣旨を逸脱しない範囲で任意に変形及び応用が可能である。
例えば上述した実施形態では、ＩＧＢＴセル１０−２のコレクタ−エミッタ電流Ｉｃｅ２に、その他のコレクタ−エミッタ電流Ｉｃｅを近づけて等しくする場合を例示したが、これに限らない。ＩＧＢＴセル１０−１のコレクタ−エミッタ電流Ｉｃｅ１に、ＩＧＢＴセル１０−２のコレクタ−エミッタ電流Ｉｃｅ２を近づけても良い。この場合、Ｉｃｅ１＝Ｉｃｅ２となる係数Ｋｐ２は、次式（４）のように求められ、この式（４）で求められた値に基づいてエミッタ比率が決定される。
【００３４】
【数４】
2012089565.tif 000006
【００３５】
また、それぞれのＩＧＢＴセル１０のコレクタ−エミッタ電流Ｉｃｅを、目標とするコレクタ−エミッタ電流Ｉｃｅに近づけて等しくしても良い事は勿論である。
【００３６】
また例えば、上述した実施形態では、係数Ｋｐの調整を、エミッタ幅Ｚｃｈで行う場合を例示したが、これに限らず、ＩＧＢＴセル１０の酸化膜容量Ｃｏｘや、しきい値ＶＴ、チャネル長Ｌｃｈを変えて調整しても良い。
【符号の説明】
【００３７】
１  半導体装置
１０  ＩＧＢＴセル（スイッチングセル）
１６  エミッタ層
２０  ゲート電極
２２  エミッタ電極
３２  ボンディングワイヤ（ワイヤ）
３４  接合部（ワイヤボンディング位置）
Ｉｃｅ、Ｉｃｅ１、Ｉｃｅ２  コレクタ−エミッタ電流（エミッタ電流）
Ｋｐ、Ｋｐ１、Ｋｐ２  相互インダクタンスに関する係数
Ｖｇｅ１、Ｖｇｅ２  ゲート−エミッタ電圧
Ｌｃｈ  チャネル長
Ｒｐ  アルミ電極抵抗
Ｖｇ  ゲート駆動電圧
Ｚｃｈ  エミッタ幅
【図１】
2012089565.tif 000007
【図２】
2012089565.tif 000008
【図３】
2012089565.tif 000009
【図４】
2012089565.tif 000010
【図５】
2012089565.tif 000011
【図６】
2012089565.tif 000012
【図７】
2012089565.tif 000013
【図８】
2012089565.tif 000014