(57)【要約】【課題】ＥＵＶＬ用マスクにおいて、効率よくかつ精度よくマスク欠陥の修正を行うことのできる技術を提供する。【解決手段】マスクブランクに対して位相欠陥検査を行い、マスクブランクに存在する位相欠陥の座標を特定した後、マスクブランクの表面に吸収体パターンを形成する。次いで、特定された座標で示される位相欠陥を含む領域の吸収体パターンを除去した後、吸収体パターンが除去された領域の光学像を計測し、その光学像に基づいて修正用の吸収体補償膜の形状を計算し、さらに、その吸収体補償膜の形状に基づいて、マスクブランクの表面の吸収体パターンが除去された領域に吸収体補償パターンを形成する。【選択図】図５
2012089580.tif 000002
【特許請求の範囲】
【請求項１】
マスクブランクの表面に吸収体パターンが形成されたＥＵＶＬ用マスクの製造方法であって、以下の工程を含むことを特徴とするＥＵＶＬ用マスクの製造方法：
（ａ）マスク基板の表面に多層膜を被着して前記マスクブランクを作製する工程；
（ｂ）前記マスクブランクに対して位相欠陥検査を行い、前記マスクブランクに存在する位相欠陥の座標を特定する工程；
（ｃ）前記（ｂ）工程の後、前記マスクブランクの表面に前記吸収体パターンを形成する工程；
（ｄ）前記（ｂ）工程で特定された前記座標で示される前記位相欠陥を含む領域の前記吸収体パターンを除去する工程；
（ｅ）前記（ｄ）工程の後、前記吸収体パターンが除去された領域の光学像を計測する工程；
（ｆ）前記（ｅ）工程で計測された前記光学像に基づいて、修正用の吸収体補償膜の形状を計算する工程；
（ｇ）前記（ｆ）工程で計算された前記吸収体補償膜の形状に基づいて、前記マスクブランクの表面の前記吸収体パターンが除去された領域に吸収体補償パターンを形成する工程。
【請求項２】
請求項１記載のＥＵＶＬ用マスクの製造方法において、前記（ｇ）工程の後に、
（ｈ）マスクパターンの欠陥検査を行う工程、
をさらに含み、
前記（ｈ）工程では、前記吸収体補償パターンが形成された場所は非検査場所として排除されることを特徴とするＥＵＶＬ用マスクの製造方法。
【請求項３】
請求項１記載のＥＵＶＬ用マスクの製造方法において、前記（ｅ）工程の前記光学像の計測は、ＡＩＭＳを用いることを特徴とするＥＵＶＬ用マスクの製造方法。
【請求項４】
請求項１記載のＥＵＶＬ用マスクの製造方法において、前記（ｄ）工程の前記位相欠陥を含む領域は、前記（ｂ）工程の前記位相欠陥検査により推定される前記位相欠陥のサイズよりも大きいことを特徴とするＥＵＶＬ用マスクの製造方法。
【請求項５】
請求項１記載のＥＵＶＬ用マスクの製造方法において、前記吸収体補償パターンは、カーボン膜、白金を含むカーボン膜、またはタンタル膜であることを特徴とするＥＵＶＬ用マスクの製造方法。
【請求項６】
マスクブランクの表面に吸収体パターンが形成されたＥＵＶＬ用マスクの製造方法であって、以下の工程を含むことを特徴とするＥＵＶＬ用マスクの製造方法：
（ａ）マスク基板の表面に多層膜を被着して前記マスクブランクを作製する工程；
（ｂ）前記マスクブランクに対して位相欠陥検査を行う工程；
（ｃ）前記（ｂ）工程の前記位相欠陥検査において位相欠陥を検出した場合、前記位相欠陥を示す信号強度に基づいて、前記位相欠陥のサイズを計測する工程；
（ｄ）前記（ｃ）工程で計測された前記位相欠陥のサイズと予め定めた許容欠陥サイズとを比較する工程；
（ｅ）前記（ｄ）工程の比較の結果、前記位相欠陥のサイズが前記許容欠陥サイズ以内の場合、前記位相欠陥の座標を登録する工程；
（ｆ）前記（ｅ）工程で前記位相欠陥のサイズが前記許容欠陥サイズ以内の場合、前記マスクブランクの表面に前記吸収体パターンを形成する工程；
（ｇ）前記（ｆ）工程の後、前記（ｅ）工程で登録された前記座標で示される前記位相欠陥の光学像を計測する工程；
（ｈ）前記（ｇ）工程で計測された前記位相欠陥の前記光学像が許容外であれば、転写欠陥があると判断し、前記（ｇ）工程で計測された前記位相欠陥の前記光学像が許容内であれば、転写欠陥がないと判断する工程；
（ｉ）前記（ｈ）工程で転写欠陥があると判断された場合、前記（ｅ）工程で登録された前記座標で示される前記位相欠陥を含む領域の前記吸収体パターンを除去する工程；
（ｊ）前記（ｉ）工程で前記吸収体パターンが除去された領域の光学像を計測する工程；
（ｋ）前記（ｊ）工程で計測された前記光学像に基づいて、修正用の吸収体補償膜の形状を計算する工程；
（ｌ）前記（ｋ）工程で計算された前記吸収体補償膜の形状に基づいて、前記マスクブランクの表面の前記吸収体パターンが除去された領域に吸収体補償パターンを形成する工程。
【請求項７】
請求項６記載のＥＵＶＬ用マスクの製造方法において、前記（ｌ）工程の後に、
（ｍ）マスクパターンの欠陥検査を行う工程、
をさらに含み、
前記（ｍ）工程では、前記吸収体補償パターンが形成された場所は非検査場所として排除されることを特徴とするＥＵＶＬ用マスクの製造方法。
【請求項８】
請求項６記載のＥＵＶＬ用マスクの製造方法において、前記（ｄ）工程の比較の結果、前記位相欠陥のサイズが前記許容欠陥サイズよりも大きい場合、前記マスクブランクを破棄または再生することを特徴とするＥＵＶＬ用マスクの製造方法。
【請求項９】
請求項６記載のＥＵＶＬ用マスクの製造方法において、前記（ｄ）工程の前記許容欠陥サイズの幅は１００ｎｍであることを特徴とするＥＵＬＶ用マスクの製造方法。
【請求項１０】
請求項６記載のＥＵＶＬ用マスクの製造方法において、前記（ｇ）工程および前記（ｊ）工程の前記光学像の計測は、ＡＩＭＳを用いることを特徴とするＥＵＶＬ用マスクの製造方法。
【請求項１１】
請求項６記載のＥＵＶＬ用マスクの製造方法において、前記（ｉ）工程の前記位相欠陥を含む領域は、前記（ｂ）工程の前記位相欠陥検査により推定される前記位相欠陥のサイズよりも大きいことを特徴とするＥＵＶＬ用マスクの製造方法。
【請求項１２】
請求項６記載のＥＵＶＬ用マスクの製造方法において、前記吸収体補償パターンは、カーボン膜、白金を含むカーボン膜、またはタンタル膜であることを特徴とするＥＵＶＬ用マスクの製造方法。
【請求項１３】
吸収体パターンがマスクブランクの表面に形成されたＥＵＶＬ用マスクを用いて、前記吸収体パターンを半導体基板の主面上へパターン転写する工程を含むことを特徴とする半導体装置の製造方法であって、
前記ＥＵＶＬ用マスクは、以下の工程を含む製造方法によって形成される：
（ａ）マスク基板の表面に多層膜を被着して前記マスクブランクを作製する工程；
（ｂ）前記マスクブランクに対して位相欠陥検査を行い、前記マスクブランクに存在する位相欠陥の座標を特定する工程；
（ｃ）前記（ｂ）工程の後、前記マスクブランクの表面に前記吸収体パターンを形成する工程；
（ｄ）前記（ｂ）工程で特定された前記座標で示される前記位相欠陥を含む領域の前記吸収体パターンを除去する工程；
（ｅ）前記（ｄ）工程の後、前記吸収体パターンが除去された領域の光学像を計測する工程；
（ｆ）前記（ｅ）工程で計測された前記光学像に基づいて、修正用の吸収体補償膜の形状を計算する工程；
（ｇ）前記（ｆ）工程で計算された前記吸収体補償膜の形状に基づいて、前記マスクブランクの表面の前記吸収体パターンが除去された領域に吸収体補償パターンを形成する工程。
【請求項１４】
吸収体パターンがマスクブランクの表面に形成されたＥＵＶＬ用マスクを用いて、前記吸収体パターンを半導体基板の主面上へパターン転写する工程を含むことを特徴とする半導体装置の製造方法であって、
前記ＥＵＶＬ用マスクは、以下の工程を含む製造方法によって形成される：
（ａ）マスク基板の表面に多層膜を被着して前記マスクブランクを作製する工程；
（ｂ）前記マスクブランクに対して位相欠陥検査を行う工程；
（ｃ）前記（ｂ）工程の前記位相欠陥検査において位相欠陥を検出した場合、前記位相欠陥を示す信号強度に基づいて、前記位相欠陥のサイズを計測する工程；
（ｄ）前記（ｃ）工程で計測された前記位相欠陥のサイズと予め定めた許容欠陥サイズとを比較する工程；
（ｅ）前記（ｄ）工程の比較の結果、前記位相欠陥のサイズが前記許容欠陥サイズ以内の場合、前記位相欠陥の座標を登録する工程；
（ｆ）前記（ｅ）工程で前記位相欠陥のサイズが前記許容欠陥サイズ以内の場合、前記マスクブランクの表面に前記吸収体パターンを形成する工程；
（ｇ）前記（ｆ）工程の後、前記（ｅ）工程で登録された前記座標で示される前記位相欠陥の光学像を計測する工程；
（ｈ）前記（ｇ）工程で計測された前記位相欠陥の前記光学像が許容外であれば、転写欠陥があると判断し、前記（ｇ）工程で計測された前記位相欠陥の前記光学像が許容内であれば、転写欠陥がないと判断する工程；
（ｉ）前記（ｈ）工程で転写欠陥があると判断された場合、前記（ｅ）工程で登録された前記座標で示される前記位相欠陥を含む領域の前記吸収体パターンを除去する工程；
（ｊ）前記（ｉ）工程で前記吸収体パターンが除去された領域の光学像を計測する工程；
（ｋ）前記（ｊ）工程で計測された前記光学像に基づいて、修正用の吸収体補償膜の形状を計算する工程；
（ｌ）前記（ｋ）工程で計算された前記吸収体補償膜の形状に基づいて、前記マスクブランクの表面の前記吸収体パターンが除去された領域に吸収体補償パターンを形成する工程。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＥＵＶＬ（Extreme Ultra-Violet Lithography：極端紫外線リソグラフィ）用マスクの製造方法および半導体装置の製造方法に関し、特に、波長が１３．５ｎｍ付近のＥＵＶ光を用いるＥＵＶＬに好適なＥＵＶＬ用マスクの製造、およびこのＥＵＶＬ用マスクを用いた半導体装置の製造に適用して有効な技術に関するものである。
【背景技術】
【０００２】
現在、半導体デバイスは、回路パターン等が描かれた原板であるマスクに露光光を照射し、上記回路パターン等を、縮小光学系を介してウエハの主面上に転写する光リソグラフィを繰り返し行うことによって生産されている。
【０００３】
近年は、半導体デバイスの微細化への要求に応じて、光リソグラフィの露光波長をより短くして解像度を向上させることのできる技術が検討されている。例えば、これまでは、波長１９３ｎｍのフッ化アルゴン（ＡｒＦ）エキシマレーザ光を用いたＡｒＦリソグラフィの開発が行われてきたが、それよりもさらに波長の短い波長１３．５ｎｍのＥＵＶ光を用いたＥＵＶＬの開発が行われている。
【０００４】
ＥＵＶ光の波長域では、透過マスクブランクが物質の光吸収の関係で使えないことから、石英ガラスまたは低熱膨張ガラスからなる基板の表面にモリブデン（Ｍｏ）とシリコン（Ｓｉ）とを交互に積層した多層膜反射基板がＥＵＶＬ用のマスクブランクとして用いられている。このマスクブランクの表面に吸収体パターンを形成して、ＥＵＶＬ用マスクを構成する。マスクブランクは、多層膜によるブラッグ反射を利用しており、そのブラッグ反射は、一種の干渉を利用した反射である。以下、単にマスクブランクというときは、ＥＵＶＬ用の多層膜反射基板からなる多層膜マスクブランクを指し、透過マスクブランクとは区別する。
【０００５】
ところで、ＥＵＶＬ用マスクはブラッグ反射を利用した反射マスクであること、波長が１３．５ｎｍと極めて短いことから、ＥＵＶＬでは、マスクブランクに波長の数分の１程度のごく僅かな高さの異常が発生した場合でも、その高さ異常（以下、位相欠陥という）に起因して反射率の局所的な差が生じる。その結果、ウエハの主面上に転写されたパターンに転写欠陥が生じる。従って、ＥＵＶＬ用マスクは、従来の透過マスクブランクを用いた透過マスクと比較して、転写欠陥に関して質的に大きな差がある。
【０００６】
ところで、マスク欠陥（ＥＵＶＬ用マスクに発生した欠陥）への対処方法は、大きく分けて３つの段階からなる。第１段階は欠陥検査であり、ウエハの主面上に転写されたパターンに転写欠陥を生じさせるマスク欠陥を露光領域の全面または特定領域から抽出する工程である。第２段階は、そのマスク欠陥がウエハの主面上に転写されるパターンへ及ぼす影響を調べて、マスク欠陥の修正方法や修正量などを見積もる工程である。第３段階は、その見積もりに従い、吸収体パターンを修正する工程である。
【０００７】
第１段階の欠陥検査は、ＥＵＶＬ用マスクでは２つのステップがある。第１のステップは吸収体パターンを形成する前のマスクブランク段階の検査、第２のステップは吸収体パターンを形成した後のマスク段階での検査である。ＥＵＶＬ用マスクでは、マスクブランク段階で位相欠陥が発生することがあるため、一般的に、２つのステップに分けて検査が行われる。第１のステップであるマスクブランク段階の検査には、レーザ光をマスクブランクに対して斜めから照射し、その乱反射光から位相欠陥を検出する欠陥検査法と、露光に用いる波長と同じ波長のＥＵＶ光を用いて位相欠陥を検出する露光（at wavelengthまたはActinic）欠陥検査法がある。さらに、後者の方法としては、暗視野を用いる方法（特許文献１）と、明視野を用いるＸ線顕微鏡法（特許文献２）と、暗視野を用いて位相欠陥を検出し、フルネルゾーンプレートを用いた明視野で位相欠陥の同定を行う暗視野明視野併用法（特許文献３）などがある。
【０００８】
この中で、位相欠陥の検査感度が高い検査方法は、露光欠陥検査法であり、ｈｐ（ハーフピッチ）が３２ｎｍ以下の微細パターンに対応した検査では、露光欠陥検査法が不可欠と考えられる。ここで、露光明視野検査法は、検知感度は高いがノイズに検査信号が埋もれやすいことから、検査に用いるピクセルサイズを小さくする必要がある。このため、スループットの観点からフルフィールド検査が難しいという課題がある。また、露光暗視野検査法は、検知感度が高くまたノイズも少ないことから、検査に用いるピクセルサイズを比較的大きくとれるので、フルフィールド検査に適している。
【０００９】
第２段階では、マスク欠陥がウエハの主面上に転写されるパターンへ及ぼす影響を調べて、マスク欠陥を修正する際の修正量を見積もり、さらに、マスク欠陥を修正した後に修正が十分であったか否かの検証を行う。この第２段階のツールとしては、例えばＡＩＭＳ（Aerial Image Measurement System：空間像測定装置）が用いられる。ＡＩＭＳは、露光光と同じ波長の光源を有し、拡大系ではあるが露光系と相似である光学系を用いて露光環境をつくり、欠陥等の拡大像（空間像）をＣＣＤ（Charge Coupled Device Image Sensor）などのセンサーで計測する検査システムである。ＡＩＭＳは限られた領域での検査であるが、ウエハの主面上に転写されるパターン（転写像）相応の像で転写欠陥の状況を把握することができる。例えば特表２００９−５０７２５１号公報（特許文献４）には、投影露光システムの結像面中の強度分布を決定する方法が開示されている。
【００１０】
第３段階のマスク欠陥の修正には、マスクブランクに生じた位相欠陥に対する吸収体パターンの修正と、吸収体パターンに生じた欠陥（吸収体残りまたは吸収体欠損）に対する吸収体パターンの修正とがある。マスクブランクに生じた位相欠陥に対する吸収体パターンの修正としては、例えば特表２００２−５３２７３８号公報（特許文献５）に開示されているように、位相欠陥に隣接するマスクブランクの表面の吸収体パターンを変成または変更することにより、露光装置でウエハの主面上に転写されたパターンを改善する方法がある。
【００１１】
また、吸収体パターンに生じた吸収体残り（黒欠陥）に対する吸収体パターンの修正としては、ＦＩＢ（Focused Ion Beam）、ＥＢ（Electron Beam）、または針などによる機械的方法によって欠陥を取り除く方法ある。吸収体パターンに生じた吸収体欠損（白欠陥）に対する吸収体パターンの修正としては、カーボン（Ｃ）などの露光光を吸収する性質のある物質を欠陥部分に堆積して欠陥を埋める方法がある。
【先行技術文献】
【特許文献】
【００１２】
【特許文献１】特開２００３−１１４２００号公報
【特許文献２】特開平０６−３４９７１５号公報
【特許文献３】米国特許出願公開第２００４／００５７１０７号明細書
【特許文献４】特表２００９−５０７２５１号公報
【特許文献５】特表２００２−５３２７３８号公報
【発明の概要】
【発明が解決しようとする課題】
【００１３】
ＥＵＶＬ用マスクに位相欠陥が見つかった場合は、例えば前記特許文献５に示されるように、位相欠陥の場所を特定してその近傍の吸収体パターンの輪郭を修正する、または位相欠陥の場所が吸収体パターンの直下となるようにＥＬＶＬ用マスクを製造するなどの救済策がある。
【００１４】
しかしながら、本発明者らが検討したところ、吸収体パターンが障害となって、位相欠陥の位置および位相欠陥がウエハの主面上に転写されるパターンへ及ぼす影響などが容易に特定することができず、マスク欠陥の修正に多数の工程が必要となり、マスク欠陥の修正効率が悪いことが明らかとなった。さらに、トライアンドエラーによるマスク欠陥の修正となるため、その修正に必要な工数および時間を予測することができず、ＥＵＶＬ用マスクの製造時間が管理できないという問題もあった。
【００１５】
本発明の目的は、ＥＵＶＬ用マスクにおいて、効率よくかつ精度よくマスク欠陥の修正を行うことのできる技術を提供することにある。
【００１６】
また、本発明の他の目的は、ＥＵＶＬ用マスクの製造時間を管理することにより、そのＥＵＶＬ用マスクを用いた半導体装置の製造ＴＡＴ（Turn Around Time）を容易に見積もることのできる技術を提供することにある。
【００１７】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１８】
本願において開示される発明のうち、代表的なものの一実施の形態を簡単に説明すれば、次のとおりである。
【００１９】
この実施の形態は、マスクブランクの表面に吸収体パターンが形成されたＥＵＶＬ用マスクの製造方法であって、マスク基板の表面に多層膜を被着してマスクブランクを作製する工程と、マスクブランクに対して位相欠陥検査を行い、マスクブランクに存在する位相欠陥の座標を特定する工程と、マスクブランクの表面に吸収体パターンを形成する工程と、特定された座標で示される位相欠陥を含む領域の吸収体パターンを除去する工程と、吸収体パターンが除去された領域の光学像を計測する工程と、計測された光学像に基づいて、修正用の吸収体補償膜の形状を計算する工程と、吸収体補償膜の形状に基づいて、マスクブランクの表面の吸収体パターンが除去された領域に吸収体補償パターンを形成する工程とを有するものである。
【発明の効果】
【００２０】
本願において開示される発明のうち、代表的なものの一実施の形態によって得られる効果を簡単に説明すれば以下のとおりである。
【００２１】
ＥＵＶＬ用マスクにおいて、効率よくかつ精度よくマスク欠陥の修正を行うことができる。また、ＥＵＶＬ用マスクの製造時間を管理することにより、そのＥＵＶＬ用マスクを用いた半導体装置の製造ＴＡＴを容易に見積もることができる。
【図面の簡単な説明】
【００２２】
【図１】本発明者らが検討したＥＵＬＶ用マスクのマスク欠陥の修正方法を説明する図である。図１（ａ１）は欠陥修正前のＥＵＶＬ用マスクの上面図、図１（ｂ１）は同図（ａ１）に示した欠陥修正前のＥＵＶＬ用マスクを用いた場合のＡＩＭＳ検査像を示す投影像強度分布（コンター分布）図、図１（ａ２）は欠陥修正後のＥＵＶＬ用マスクの上面図、図１（ｂ２）は同図（ａ２）に示した欠陥修正後のＥＵＶＬ用マスクを用いた場合のＡＩＭＳ検査像を示す投影像強度分布（コンター分布）図である。
【図２】本発明者らが検討したＥＵＬＶ用マスクのマスク欠陥の修正方法を説明する図である。図２（ａ１）は欠陥修正前のＥＵＶＬ用マスクの上面図、図２（ｂ１）は同図（ａ１）に示した欠陥修正前のＥＵＶＬ用マスクを用いた場合のＡＩＭＳ検査像を示す投影像強度分布（コンター分布）図、図２（ａ２）、（ａ３）および（ａ４）は欠陥修正中のＥＵＶＬ用マスクの上面図、図２（ｂ２）、（ｂ３）および（ｂ４）はそれぞれ同図（ａ２）、（ａ３）および（ａ４）に示した欠陥修正中のＥＵＶＬ用マスクを用いた場合のＡＩＭＳ検査像を示す投影像強度分布（コンター分布）図である。
【図３】本発明者らが検討したＥＵＶＬ用マスクのマスク欠陥の修正の一連の手順を説明する工程図である。
【図４】本発明の実施の形態１によるＥＵＶＬ用マスクを説明する図である。図４（ａ）はＥＵＶＬ用マスクの吸収体パターンが形成された面の上面図、図４（ｂ）はＥＵＶＬ用マスクの断面の一部を拡大して示す要部断面図である。
【図５】本発明の実施の形態１によるＥＵＶＬ用マスクのマスク欠陥の修正の一連の手順を説明する工程図である。
【図６】本発明の実施の形態１によるＥＵＬＶ用マスクのマスク欠陥の修正方法を説明する図である。図６（ａ１）は欠陥修正前の位相欠陥登録座標部を含むＥＵＶＬ用マスクの上面図、図６（ｂ１）は同図（ａ１）に示した欠陥修正前のＥＵＶＬ用マスクを用いた場合のＡＩＭＳ検査像を示す投影像強度分布（コンター分布）図、図６（ａ２）は欠陥修正中の位相欠陥登録座標部を含むＥＵＶＬ用マスクの上面図、図６（ｂ２）は同図（ａ２）に示した欠陥修正中のＥＵＶＬ用マスクを用いた場合のＡＩＭＳ検査像を示す投影像強度分布（コンター分布）図、図６（ａ３）は同図（ｂ２）に示したＡＩＭＳ検査像を示す投影像強度分布に吸収体補償パターンを重ね合わせた図、図６（ｂ３）は同図（ａ２）に示したパターンと吸収体補償パターンとを重ね合わせてシミュレーションにより得られた投影像強度分布（コンター分布）図、図６（ａ４）は欠陥修正後の位相欠陥登録座標部を含むＥＵＶＬ用マスクの上面図、図６（ｂ４）は同図（ａ４）に示した欠陥修正後のＥＵＶＬ用マスクを用いた状態におけるＡＩＭＳ検査像を示す投影像強度分布（コンター分布）図である。
【図７】本発明の実施の形態１による他のＥＵＬＶ用マスクのマスク欠陥の修正方法を説明する図である。図７（ａ）は欠陥修正前の位相欠陥登録座標部を含むＥＵＶＬ用マスクの上面図、図７（ｂ）は欠陥修正中の位相欠陥登録座標部を含むＥＵＶＬ用マスクの上面図である。
【図８】本発明の実施の形態２による半導体装置を説明する図である。図８（ａ）はＮＡＮＤゲート回路を示すシンボル図、図８（ｂ）はＮＡＮＤゲート回路を示す回路図、図８（ｃ）はＮＡＮＤゲート回路を示すレイアウト平面図である。
【図９】図９（ａ）〜（ｆ）は、本発明の実施の形態２によるＮＡＮＤゲート回路を製造する際に用いた複数マスクの一例の要部平面図である。
【図１０】本発明の実施の形態２によるＮＡＮＤゲート回路を示すレイアウト平面図である。
【図１１】本発明の実施の形態２によるＮＡＮＤゲート回路の製造工程を説明する半導体基板の要部断面図である。
【図１２】図１１に続く、ＮＡＮＤゲート回路の製造工程中の半導体基板の要部断面図である。
【図１３】図１２に続く、ＮＡＮＤゲート回路の製造工程中の半導体基板の要部断面図である。
【図１４】図１３に続く、ＮＡＮＤゲート回路の製造工程中の半導体基板の要部断面図である。
【図１５】図１４に続く、ＮＡＮＤゲート回路の製造工程中の半導体基板の要部断面図である。
【図１６】図１５に続く、ＮＡＮＤゲート回路の製造工程中の半導体基板の要部断面図である。
【図１７】図１６に続く、ＮＡＮＤゲート回路の製造工程中の半導体基板の要部断面図である。
【図１８】図１７に続く、ＮＡＮＤゲート回路の製造工程中の半導体基板の要部断面図である。
【発明を実施するための形態】
【００２３】
以下の実施の形態において、便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００２４】
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００２５】
また、以下の実施の形態で用いる図面においては、平面図であっても図面を見易くするためにハッチングを付す場合もある。また、以下の実施の形態において、ウエハと言うときは、Ｓｉ（Silicon）単結晶ウエハを主とするが、それのみではなく、ＳＯＩ（Silicon On Insulator）ウエハ、集積回路をその上に形成するための絶縁膜基板等を指すものとする。その形も円形またはほぼ円形のみでなく、正方形、長方形等も含むものとする。
【００２６】
また、以下の実施の形態を説明するための全図において、同一機能を有するものは原則として同一の符号を付し、その繰り返しの説明は省略する。以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【００２７】
また、以下の実施の形態において、位相欠陥と言うときは、ＥＵＶＬ用マスク（マスクブランクを含む）の基板上、またはその基板上の表面に堆積された多層膜中に形成された僅かな（例えば１〜２ｎｍ程度）高さや深さの欠陥であって、多層膜中を通るＥＵＶ光の位相を乱す欠陥を意図する。この欠陥があると、その部分の反射率が下がる。この欠陥は、基板上の異物、基板を研磨する際に生じるピットやスクラッチ状欠陥、あるいは多層膜を堆積中に混入する異物やボイドなどが源となる。モリブデン（Ｍｏ）とシリコン（Ｓｉ）とが交互に積層された多層膜中でＥＵＶ光が干渉を起こす結果、多層膜でＥＵＶ光が反射するが、ＥＵＶ光の波長は１３．５ｎｍと短いため、多層膜面に１．５ｎｍ程度の高さの歪みがあるとＥＵＶ光の位相が乱れて反射率が低下する。また、多層膜の表面が真っ平らであっても、その下の多層膜面に歪みがあると位相欠陥となり、反射率が低下する。
【００２８】
なお、位相欠陥と対比する欠陥として振幅欠陥があるが、これは主因が位相乱れではなく、幾何学的要素の表面散乱や吸収によるもので、位相欠陥よりも高さや深さが大きい。高さが４ｎｍ以上の欠陥では、一般に多層膜面の歪みはガウシャン形状のような分布を持つので、位相欠陥要素と振幅欠陥要素とを併せ持つこともある。しかし、以下の実施の形態においては、高さや深さが３ｎｍ以下であり、振幅欠陥要素が小さい欠陥、すなわち位相欠陥を対象とする。
【００２９】
まず、本発明の実施の形態によるＥＵＶＬ用マスクのマスク欠陥の修正方法がより明確となると思われるため、これまで本発明者らによって検討されたＥＵＶＬ用マスクのマスク欠陥の修正方法について図１〜図３を用いて以下に説明する。図１（ａ１）および（ａ２）はＥＵＶＬ用マスクの上面図、図１（ｂ１）および（ｂ２）はそれぞれ同図（ａ１）および（ａ２）に示したＥＵＶＬ用マスクに対するＡＩＭＳ検査により得られた投影像強度分布図である。図２（ａ１）〜（ａ４）はＥＵＶＬ用マスクの上面図、図２（ｂ１）〜（ｂ４）はそれぞれ同図（ａ１）〜（ａ４）に示したＥＵＶＬ用マスクに対するＡＩＭＳ検査により得られた投影像強度分布図である。図３はＥＵＶＬ用マスクのマスク欠陥の修正の一連の手順を説明する工程図である。
【００３０】
ＥＵＶＬ用マスクに位相欠陥が見つかった場合のマスク欠陥の修正方法の一例を、図１を用いて説明する。図１（ａ１）は欠陥修正前のＥＵＶＬ用マスクの上面図、図１（ｂ１）は図１（ａ１）に示した欠陥修正前のＥＵＶＬ用マスクを用いた場合のＡＩＭＳ検査像を示す投影像強度分布（コンター分布）図、図１（ａ２）は欠陥修正後のＥＵＶＬ用マスクの上面図、図１（ｂ２）は図１（ａ２）に示した欠陥修正後のＥＵＶＬ用マスクを用いた場合のＡＩＭＳ検査像を示す投影像強度分布（コンター分布）図である。また、図１中、符号１は欠陥修正前の吸収体パターン、符号１ａは欠陥修正後の吸収体パターン、符号２は多層膜の表面（ＥＵＶ光の反射面）、符号３は位相欠陥、符号４は投影像強度分布の等強度線（コンター線）、符号５は欠陥修正前の転写寸法を決定するレベルの投影像の等強度線、符号５ａは欠陥修正後の転写寸法を決定するレベルの投影像の等強度線である。
【００３１】
図１に示すように、位相欠陥３を直接修正するのではなく、位相欠陥３に隣接する吸収体パターン１を吸収体パターン１ａのように加工する。これにより、投影像光強度分布を調整して所望する寸法および形状を有する投影像光強度分布が得られる。
【００３２】
しかしながら、実際に、前述の図１を用いて説明したマスク欠陥の修正方法を用いてＥＵＶＬ用マスクを修正すると、吸収体パターンが障害となって位相欠陥のサイズまたはマスク欠陥がウエハの主面上に転写されるパターンへ及ぼす影響が単純には特定できず、欠陥修正に多数の工程を有し、修正効率が悪いという問題があった。
【００３３】
この問題について図２を用いて説明する。図２（ａ１）は欠陥修正前のＥＵＶＬ用マスクの上面図、図２（ｂ１）は図２（ａ１）に示した欠陥修正前のＥＵＶＬ用マスクを用いた場合のＡＩＭＳ検査像を示す投影像強度分布（コンター分布）図である。また、図２（ａ２）、（ａ３）および（ａ４）は欠陥修正中のＥＵＶＬ用マスクの上面図、図２（ｂ２）、（ｂ３）および（ｂ４）はそれぞれ図２（ａ２）、（ａ３）および（ａ４）に示した欠陥修正中のＥＵＶＬ用マスクを用いた場合のＡＩＭＳ検査像を示す投影像強度分布（コンター分布）である。また、図２中、符号１１は欠陥修正前の吸収体パターン、符号１２は多層膜の表面（ＥＵＶ光の反射面）、符号１３は位相欠陥、符号１４〜１６は欠陥修正後の吸収体パターン、符号１７は欠陥修正前の転写寸法を決定するレベルの投影像の等強度線、符号１８〜２０は欠陥修正中の転写寸法を決定するレベルの投影像の等強度線である。
【００３４】
図２（ａ１）に示すように、位相欠陥１３があると、図２（ｂ１）に示すように、このときの転写寸法を決定するレベルの投影像の等強度線１７は、所望する状態（例えば前述の図１（ｂ２）に符号５ａで示す直線の投影像の等強度線）からずれてしまう。
【００３５】
そこで、図２（ａ２）に示すように、投影像の等強度線１７を参照して吸収体パターン１１の一部を吸収体パターン１４のように加工する。このときの転写寸法を決定するレベルの投影像の等強度線１８を図２（ｂ２）に示す。しかし、吸収体パターン１４の加工が不足しており、投影像の等強度線１８は所望する状態からずれている。これは、吸収体パターン１４の陰に隠れていた位相欠陥１３の部分が表に現れてきたためである。
【００３６】
そこで、図２（ａ３）に示すように、さらに吸収体パターン１４を加工して吸収体パターン１５を形成する。このときの転写寸法を決定するレベルの投影像の等強度線１９を図２（ｂ３）に示す。しかし、未だ吸収体パターン１５の加工が不足しており、投影像の等強度線１９は所望する状態からずれている。
【００３７】
そこで、図２（ａ４）に示すように、さらに吸収体パターン１５を加工して吸収体パターン１６を形成する。このときの転写寸法を決定するレベルの投影像の等強度線２０を図２（ｂ４）に示す。今度は過剰な加工（過修正）により、投影像の等強度線２０は所望する状態からずれている。この場合は、白欠陥修正をさらに行い、欠陥修正を続行する必要がある。
【００３８】
前述したＥＵＶＬ用マスクのマスク欠陥の修正の一連の手順を図３に示す工程図を用いて説明する。
【００３９】
スタート（工程Ｓ２１）から始めて、まずマスクブランクを製造する（工程Ｓ２２）。次に、マスクブランク位相欠陥検査を実施する（工程Ｓ２３）。マスクブランク位相欠陥検査で位相欠陥が見つからない場合は、マスク製造工程（工程Ｓ２４）に進み、ＥＵＶＬ用マスクを製造した後、マスクパターン検査を実施する（工程Ｓ２５）。
【００４０】
マスクブランク位相欠陥検査で位相欠陥が見つかった場合は、その信号強度などから位相欠陥のインパクト（位相欠陥がウエハの主面上に転写されるパターンへ及ぼす影響）を推察し（工程Ｓ２６）、計測された位相欠陥のサイズ（信号強度）が、予め定めた許容欠陥サイズ（許容信号強度）よりも大きい場合はスタート（工程Ｓ２１）に戻る。計測された位相欠陥のサイズ（信号強度）が、許容欠陥サイズ（許容信号強度）以内であれば、その位相欠陥の座標を登録し（工程Ｓ２７）、マスク製造工程（工程Ｓ２８）を経て、登録座標で示される位相欠陥のある領域（位相欠陥登録座標部）のＡＩＭＳ検査を実施する（工程Ｓ２９）。なお、欠陥許容サイズは異常転写または許容外転写寸法（寸法精度アウト）を防止できる大きさ以下のサイズとして定義される。吸収体パターンの態様（寸法ばらつきまたはラフネスなど）、またはホットスポットなどの特異点と位相欠陥の位置との偶然の一致などによって、異常転写や許容外転写寸法になることがある。
【００４１】
ＡＩＭＳ検査の結果、許容内であれば、マスクパターン検査を実施する（工程Ｓ２５）。許容外であれば、ＡＩＭＳ検査像（光学像、投影像）を参照して吸収体パターンの修正形状を計算し（工程Ｓ３０）、引き続きその計算に基づいて吸収体パターンを加工する（工程３１）。その後、再度その場所（位相欠陥登録座標部）のＡＩＭＳ検査を実施し（工程Ｓ３２）、許容内であれば、マスクパターン検査を実施し（工程Ｓ２５）、許容外であれば、ＡＩＭＳ検査像（光学像、投影像）を基に過修正か否かを判定する（工程Ｓ３３）。
【００４２】
過修正でない場合は、吸収体パターンの修正形状の計算に戻り（工程Ｓ３０）、引き続いて吸収体パターンを加工し（工程３１）、ＡＩＭＳ検査を実施する（工程Ｓ３２）。一方、過修正の場合は、白欠陥修正として、吸収体補償膜の堆積形状を計算し（工程Ｓ３４）、引き続きその計算に基づいて吸収体補償膜を堆積する（工程Ｓ３５）。その後、再度その場所（位相欠陥登録座標部）のＡＩＭＳ検査を実施する（工程Ｓ３２）。
【００４３】
これらの工程により許容内のレベルまで位相欠陥が修正されたＥＵＶＬ用マスクのマスクパターン検査を実施する（工程Ｓ２５）。マスクパターン欠陥がなければ、ＥＵＶＬ用マスクの修正を完了する（工程Ｓ３７）。マスクパターン欠陥があればマスクパターン欠陥の修正を行い、その後、再度マスクパターン検査を実施し（工程Ｓ２５）、マスクパターン欠陥がない状態を確認して、ＥＵＶＬ用マスクの修正を完了する（工程Ｓ３７）。
【００４４】
（実施の形態１）
本実施の形態１によるＥＵＶＬ用マスクのマスク欠陥の修正方法について説明する。
【００４５】
まず、本実施の形態１によるＥＵＶＬ用マスクの構造の一例を、図４（ａ）および（ｂ）を用いて説明する。図４（ａ）はＥＵＶＬ用マスクの吸収体パターンが形成された面の上面図、図４（ｂ）はＥＵＶＬ用マスクの断面の一部を拡大して示す要部断面図である。
【００４６】
ＥＵＶ光の波長域では透過マスクブランクが使えないことから、低熱膨張材からなる基板（マスク基板）に、例えばモリブデン（Ｍｏ）とシリコン（Ｓｉ）とを交互に積層した多層膜反射基板を使用した。ここでは４０ペア（各層が４０層）の多層膜を用いたが、５０ペアまたは６０ペアなど、さらに積層された多層膜を用いることもできる。
【００４７】
図４（ａ）は、ＥＵＶＬ用マスクＭをパターン面（吸収体パターンが形成された面）から見たＥＵＶＬ用マスクＭの上面図である。ＥＵＶＬ用マスクＭの中央部には、半導体集積回路装置の回路パターンを有するデバイスパターンエリアＭＤＥを有し、周辺部には、ＥＵＶＬ用マスクＭの位置合せのためのマークまたはウェハアライメントマークなどを含むアライメントマークエリアＭＡ１、ＭＡ２，ＭＡ３，ＭＡ４が配置されている。
【００４８】
また、図４（ｂ）は、ＥＵＶＬ用マスクＭのデバイスパターンエリアＭＤＥにおける断面の一部を拡大して示す要部断面図である。ＥＵＶＬ用マスクＭのマスクブランクは、石英ガラスまたは低熱膨張ガラスからなる基板ＭＳと、基板ＭＳの主面に形成されたモリブデン（Ｍｏ）とシリコン（Ｓｉ）とを交互に積層（例えば各層が４０層）した多層膜ＭＬと、多層膜ＭＬ上に形成されたキャッピング層ＣＡＰと、基板ＭＳの裏面（主面と反対側の面）に形成されたＥＵＶＬ用マスクＭを静電チャックするためのメタル膜ＣＦとにより構成されている。キャッピング層ＣＡＰの材料としては、シリコン（Ｓｉ）、ルテニウム（Ｒｕ）、またはクロム（Ｃｒ）などが用いられる。本実施の形態１では、主としてシリコン（Ｓｉ）を用いたが、他の材料を用いることもできる。
【００４９】
キャッピング層ＣＡＰの上面に、バッファ層ＢＵＦを介して吸収体パターンＡＢＳが形成されている。バッファ層ＢＵＦは、ＦＩＢによる吸収体パターンＡＢＳの修正などの際、多層膜ＭＬなどにダメージまたは汚染などを与えないようにする機能を有し、反射面（吸収体パターンＡＢＳが形成されていない面）上のバッファ層ＢＵＦは最終的には除去される。バッファ層ＢＵＦとしてはクロム（Ｃｒ）またはクロムナイトライド（ＣｒＮ）などが用いられる。本実施の形態１では、主としてクロム（Ｃｒ）を用いたが、他の材料を用いることもできる。吸収体パターンＡＢＳとしてはタンタル（Ｔａ）、タンタルボロンナイトライド（ＴａＢＮ）、タンタルナイトライド（ＴａＮ）などのＥＵＶ光を吸収する材料が用いられる。本実施の形態１では、主としてタンタルボロンナイトライド（ＴａＢＮ）を用いたが、他の材料を用いることもできる。また、図示はしないが、吸収体パターンＡＢＳの上面には、マスクパターン検査が高感度で実施できるように２５０ｎｍまたは１９３ｎｍ付近の欠陥検査光に対して反射率を抑えることのできる膜が形成されている。この膜は、例えば酸化処理などによって形成される。
【００５０】
本実施の形態１において、単にマスクブランクと言うときは、バッファ層ＢＵＦまたはキャッピング層ＣＡＰが形成された段階のブランクを意図し、この段階でマスクブランク位相欠陥検査が実施される。また、マスク製造工程と言うときは、マスクブランク上に吸収体膜を被着し、この吸収体膜を加工して吸収体パターンＡＢＳを形成することにより、ウエハの主面上にパターンを転写する際に用いる最終的なＥＵＶＬ用マスクに仕上げる工程を指す。
【００５１】
次に、本実施の形態１によるＥＵＶＬ用マスクのマスク欠陥の修正の一連の手順を図５に示す工程図を用いて説明する。
【００５２】
スタート(工程Ｓ１)から始めて、まずマスクブランクを製造する（工程Ｓ２）。次に、マスクブランク位相欠陥検査を実施する（工程Ｓ３）。マスクブランク位相欠陥検査で欠陥が見つからない場合は、マスク製造工程（工程Ｓ４）に進み、ＥＵＶＬ用マスクを製造した後、マスクパターン検査を実施する（工程Ｓ５）。ここで位相欠陥検査には、露光波長による暗視野全面検査（Actinic検査）を用いたが、ＤＵＶ（Deep Ultra-Violet）光を用いた暗視野検査または明視野検査などを用いることもできる。ただし暗視野全面検査（Actinic検査）の方がＤＵＶ検査よりも検査感度が高いと言う特長がある。一方のＤＵＶ検査は、マスクパターン検査と検査装置のプラットフォームを共有することができるという特長がある。
【００５３】
マスクブランク位相欠陥検査で位相欠陥が見つかった場合は、マスクブランク位相欠陥検査の信号強度などから位相欠陥のインパクト（位相欠陥がウエハの主面上に転写されるパターンへ及ぼす影響）を推察する（工程Ｓ６）。計測された位相欠陥のサイズ（信号強度）が、予め定めた許容欠陥サイズ（許容信号強度）よりも大きい場合はこのマスクブランクを破棄または再生してスタート（工程Ｓ１）に戻る。許容欠陥サイズの幅は、例えば５０〜１００ｎｍである。計測された位相欠陥のサイズ（信号強度）が、許容欠陥サイズ（許容信号強度）以内であれば、その位相欠陥の座標を登録し（工程Ｓ７）、マスク製造工程（工程Ｓ８）を経て、登録座標で示される位相欠陥のある領域（位相欠陥登録座標部）のＡＩＭＳ検査を実施する（工程Ｓ９）。
【００５４】
ＡＩＭＳ検査の結果、ウエハの主面上に転写されるパターンのパターン精度やプロファイルが許容内（許容値を含む）であれば、マスクパターン検査を実施する（工程Ｓ５）。許容外（許容値を含まない）であれば、位相欠陥登録座標部を中心に予め定めた領域内の吸収体パターンを除去する（工程Ｓ１０）。吸収体パターンを除去する方法は特に限定するものではないが、例えばＦＩＢまたはＥＢなどを用いる。以下、この吸収体パターンを除去する領域のことを「ブロック領域」と言う。このブロック領域の大きさ、すなわち吸収体パターンを除去する範囲は、吸収体パターンを加工することによって欠陥修復が可能な範囲であって、マスクブランク位相欠陥検査において想定される最大欠陥サイズまたは最大の許容欠陥サイズよりも、例えば２〜１０倍程度大きなサイズとする。ブロック領域が大きすぎると欠陥修正量が大きくなり、修正に時間がかかるという問題がある。一方、ブロック領域が小さすぎると吸収体パターンの陰に隠れた位相欠陥の全貌がつかめずに吸収体パターンを修正することになるため、吸収体パターンの修正精度が低下する。
【００５５】
その後、このブロック領域を含む近傍領域のＡＩＭＳ検査を実施し（工程Ｓ１１）、そのＡＩＭＳ検査像（光学像、投影像）を参照しながら修正用の吸収体補償膜の形状を計算する（工程Ｓ１２）。この計算には既存のＯＰＣ（Optical Proximity Correction：光近接効果補正）ツールを用いることができる。そしてその計算結果に基づいて吸収体補償パターンを形成する（工程Ｓ１３）。吸収体補償パターンとしては、例えばＥＵＶＬ用マスクの白欠陥修正用の吸収体補償膜を用いる。具体的には、ここではカーボン（Ｃ）膜を用いたが、これに限定されるものではなく、例えば白金（Ｐｔ）などの金属を含有するカーボン（Ｃ）膜、タンタル（Ｔａ）などの金属、または金属化合物などを用いることもできる。なお、この吸収体補償パターンとしては、ＥＵＶＬ用マスクの露光時または汚染洗浄時に劣化しにくいものを用いると良い。
【００５６】
その後、マスクパターン検査を実施する（工程Ｓ５）。マスクパターン欠陥が見つからないときは、ＥＵＶＬ用マスクの修正を完了する（工程Ｓ１５）。マスクパターン欠陥が見つかったときは、マスクパターン欠陥の修正を行い（工程Ｓ１４）、その後、再度マスクパターン検査を実施し（工程Ｓ５）、マスクパターン欠陥がない状態を確認して、ＥＵＶＬ用マスクの修正を完了する（工程Ｓ１５）。
【００５７】
ここで、位相欠陥を修正した部分の吸収体補償パターンの形状は設計パターンとは異なる形状をしているため、マスクパターン検査の検査方法によっては欠陥として抽出されることがある。しかし、これはウエハの主面上にパターンを転写する際に問題となる本欠陥ではなく、擬似欠陥である。従って、その位相欠陥の場所のマスクパターン欠陥を修正する必要はない。また、マスクパターン検査の前に、その位相欠陥の場所を非検査場所として排除しておくことも有効である。
【００５８】
前述したＥＵＶＬ用マスクのマスク欠陥の修正工程のうち、位相欠陥登録座標部をＡＩＭＳ検査する工程（工程Ｓ９）から吸収体補償パターンを形成する工程（工程Ｓ１３）までの理解を深めるために、図６を用いて工程Ｓ９から工程Ｓ１３までの工程をさらに詳細に説明する。
【００５９】
図６（ａ１）は欠陥修正前の位相欠陥登録座標部を含むＥＵＶＬ用マスクの上面図、図６（ｂ１）は図６（ａ１）に示した欠陥修正前のＥＵＶＬ用マスクを用いた場合のＡＩＭＳ検査像を示す投影像強度分布（コンター分布）図である。図６（ａ２）は欠陥修正中の位相欠陥登録座標部を含むＥＵＶＬ用マスクの上面図、図６（ｂ２）は図６（ａ２）に示した欠陥修正中のＥＵＶＬ用マスクを用いた場合のＡＩＭＳ検査像を示す投影像強度分布（コンター分布）図である。図６（ａ３）は図６（ｂ２）に示したＡＩＭＳ検査像を示す投影像強度分布に吸収体補償パターンを重ね合わせた図、図６（ｂ３）は図６（ａ２）に示したパターンと吸収体補償パターンとを重ね合わせてシミュレーションにより得られた投影像強度分布（コンター分布）図である。図６（ａ４）は欠陥修正後の位相欠陥登録座標部を含むＥＵＶＬ用マスクの上面図、図６（ｂ４）は図６（ａ４）に示した欠陥修正後のＥＵＶＬ用マスクを用いた場合のＡＩＭＳ検査像を示す投影像強度分布（コンター分布）図である。
【００６０】
また、図６中、符号２１は欠陥修正前の吸収体パターン、符号２１ａはブロック領域の吸収体を除去した吸収体パターン、符号２２は多層膜の表面（ＥＵＶ光の反射面）、符号２３は位相欠陥、符号２４は欠陥修正前の転写寸法を決定するレベルの投影像の等強度線、符号２５はブロック領域、符号２６は欠陥修正中の転写寸法を決定するレベルの吸収体パターンの投影像の等強度線、符号２７は欠陥修正中の転写寸法を決定するレベルの位相欠陥登録座標部の投影像の等強度線、符号２８は吸収体補償パターン、符号２８ａは吸収体補償膜、符号２９および３０は欠陥修正後の転写寸法を決定するレベルの投影像の等強度線である。
【００６１】
図６（ａ１）に示すように、位相欠陥２３の一部が吸収体パターン２１の影に隠れている。まず、工程Ｓ９において、位相欠陥登録座標部のＡＩＭＳ検査を実施する。この部分のＡＩＭＳ検査で計測されたＡＩＭＳ検査像（光学像、投影像）を図６（ｂ１）に示す。位相欠陥２３に起因して、転写寸法を決定するレベルの投影像の等強度線２４は膨らんでいる。
【００６２】
次に、工程Ｓ１０において、ブロック領域の吸収体パターンを除去する。図６（ａ２）に、ブロック領域２５の吸収体を除去したときの吸収体パターン２１ａを示す。ブロック領域２５の吸収体を除去することにより、位相欠陥２３の全部が露出する。
【００６３】
次に、工程Ｓ１１において、ブロック領域を含む近傍領域のＡＩＭＳ検査を実施する。そのときのＡＩＭＳ検査で計測されたＡＩＭＳ検査像（光学像、投影像）を図６（ｂ２）に示す。ＡＩＭＳ検査像（光学像、投影像）には、吸収体パターン２１ａによる転写寸法を決定するレベルの投影像の等強度線２６と位相欠陥２３による転写寸法を決定するレベルの投影像の等強度２７とが現れる。
【００６４】
次に、工程Ｓ１２において、修正用の吸収体補償膜の形状を計算する。前述の図６（ｂ２）に示したＡＩＭＳ検査像（光学像、投影像）を基に既存のＯＰＣツールなどを用いて、所望する投影像の等強度線分布が得られるように吸収体補償膜の形状および位置を計算する。図６（ａ３）は、前述の図６（ｂ２）に示したＡＩＭＳ検査像（光学像、投影像）に吸収体補償膜２８ａを重ね合わせて表示したものである。次に、前述の図６（ａ２）に示したパターンと吸収体補償膜２８ａとを重ね合わせて、投影像の等強度分布のシミュレーションを行う。その結果を図６（ｂ３）に示す。転写寸法を決定するレベルの投影像の等強度線２９は直線になっており、位相欠陥２３に起因したウエハの主面上に転写されるパターンの転写欠陥は修正できることが分かる。
【００６５】
次に、工程Ｓ１３において吸収体補償パターンを形成する。図６（ａ４）に、実際にＥＵＶＬ用マスク上（マスクブランクの表面）に最適化された吸収体補償パターン２８を形成する。そのときのＡＩＭＳ検査で計測されたＡＩＭＳ検査像（光学像、投影像）を図６（ｂ４）に示す。位相欠陥登録座標部に吸収体補償パターン２８を配置することによって、シミュレーションによる予測どおりに、転写寸法を決定するレベルの投影像の等強度線３０は直線になっている。これにより、位相欠陥に起因したウエハの主面上に転写されるパターンの欠陥を修正することができる。
【００６６】
なお、前述の図６（ａ１）に示した位相欠陥登録座標部では、位相欠陥２３の一部を吸収体パターン２１が被っており、位相欠陥２３を被った吸収体パターン２１の一部（ブロック領域）を除去するＥＵＶＬ用マスクの修正方法を例示した。しかし、吸収体パターン２１の除去は、位相欠陥２３と重なりのある吸収体パターン２１に限るものではない。例えば図７（ａ）に示すように、位相欠陥２３と重なる吸収体パターン２１と位相欠陥２３と重ならない吸収体パターン３１がマスクブランクの表面に形成されている場合、図７（ｂ）に示すように、位相欠陥２３と重なる吸収体パターン２１および位相欠陥２３と重ならない吸収体パターン３１それぞれの一部を除去し、その除去した部分に吸収体補償パターンを形成してもよい。これにより、位相欠陥２３に起因したウエハの主面上に転写されるパターンの欠陥を修正することができる。
【００６７】
例えば前述の図１〜図３を用いて説明した従来のＥＵＶＬ用マスクの修正方法では、吸収体パターンが障害となって位相欠陥の全貌がつかめない状態で欠陥修正を行うので、トライアンドエラーでＥＵＶＬ用マスクの修正を進めることになる。そのため、マスク欠陥の修正に必要な工数および時間を予測することができず、その結果、ＥＵＶＬ用マスクの製造に要する時間が予測できないという問題があった。また、マスク欠陥の修正に必要な工程数が多くなり、ＥＵＶＬ用マスクの製造に要する時間も長くなるという問題もある。マスクブランク段階の位相欠陥検査を充実させて、マスクブランク段階での位相欠陥の全貌を十分に掴んだとしても、吸収体パターンと位相欠陥との位置関係が十分に把握できないためトライアンドエラーを繰り返すことになる。
【００６８】
しかし、本実施の形態１によるＥＵＶＬ用マスクの修正方法によれば、吸収体パターンと位相欠陥との位置関係を正確に把握できるとともに、位相欠陥の全貌を把握しながら、吸収体パターンの修正ができるので、マスク欠陥の修正効率および修正精度がよい。また、前述した従来のトライアンドエラーでＥＵＶＬ用マスクを修正するよりも、マスク欠陥の修正に必要な工程数が少ないので、ＥＵＶＬ用マスクの製造時間を短くでき、また、ＥＵＶＬ用マスクの製造コストを下げることが可能となる。また、マスク欠陥の修正に要する時間も事前に予想できることから、ＥＵＶＬ用マスクの製造時間が管理でき、また、そのＥＵＶＬ用マスクを用いた半導体装置の製造ＴＡＴを容易に見積もることができる。
【００６９】
（実施の形態２）
前述した実施の形態１により製造されたＥＵＶＬ用マスクを用いて製造される本実施の形態２による半導体装置を図８および図９を用いて説明する。ここでは、半導体装置として２入力のＮＡＮＤゲート回路を例示する。図８（ａ）はＮＡＮＤゲート回路を示すシンボル図、８（ｂ）はＮＡＮＤゲート回路を示す回路図、８（ｃ）はＮＡＮＤゲート回路を示すレイアウト平面図である。図９（ａ）〜（ｆ）は、ＮＡＮＤゲート回路を製造する際に用いた複数マスクの一例の要部平面図である。なお、以下の説明においては、電界効果トランジスタを代表するＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）をＭＩＳと略し、ｐチャネル型のＭＩＳＦＥＴをｐＭＩＳと略し、ｎチャネル型のＭＩＳＦＥＴをｎＭＩＳと略す。
【００７０】
図８（ｃ）において、一点鎖線で囲まれた領域が、ＮＡＮＤゲート回路ＮＤの単位セル１００であり、ｐ型ウェル領域ＰＷに形成された２つのｎＭＩＳ部Ｑｎと、ｎ型ウェル領域ＮＷに形成された２つのｐＭＩＳ部Ｑｐとから構成される。
【００７１】
この構造を作製するために、図９（ａ）〜（ｆ）に示すマスクＭ１〜Ｍ６を順次用いて、ウエハの主面上へのパターン転写を繰り返し行った。このうち、ゲート電極の製造工程に用いるマスクＭ４、コンタクトホールの製造工程に用いるマスクＭ５、および配線の製造工程に用いるマスクＭ６は微細で、かつ寸法精度が要求されるので、多層膜マスクブランクを基板とするＥＵＶＬ用マスクを用いた。一方、素子分離部の製造工程に用いるマスクＭ１、ｎ型ウェル領域ＮＷの製造工程に用いるマスクＭ２、およびｐ型ウェル領域ＰＷの製造工程に用いるマスクＭ３は比較的大きなサイズのパターンを有しているので、透過マスクブランクを基板とするフォトマスクを用いた。
【００７２】
図９（ａ）、（ｂ）および（ｃ）中の符号１０１ａ，１０１ｂ，１０１ｃは光透過部であり、符号１０２ａ，１０２ｂ，１０２ｃは光遮断部である。また、図９（ｄ）、（ｅ）および（ｆ）中の符号１０１ｄ，１０１ｅ，１０１ｆは多層膜部（ＥＵＶ光反射部）であり、符号１０２ｄ，１０２ｅ，１０２ｆは吸収体部である。
【００７３】
次に、本実施の形態２により２入力のＮＡＮＤゲート回路の製造方法を図１０〜図１８を用いて工程順に説明する。図１０はＮＡＮＤゲート回路を示すレイアウト平面図であり、前述の図８（ｃ）と同じ箇所を示している。図１１〜図１８はＮＡＮＤゲート回路を示す要部断面図であり、図１０のＡ−Ａ′線に沿った断面（ｐＭＩＳ部Ｑｐ）、図１０のＢ−Ｂ′線に沿った断面（ｎＭＩＳ部Ｑｎ）、および図１０のＣ−Ｃ′線に沿った断面（出力部）を示している。
【００７４】
まず、図１１（ａ）に示すように、例えばｐ型のシリコン結晶からなる半導体基板（円形の薄い板状に加工したウエハ）ＳＷを用意する。次に、例えば酸化シリコン膜からなる絶縁膜１０３を酸化法により形成した後、その上に例えば窒化シリコン膜１０４をＣＶＤ（Chemical Vapor Deposition）法によって堆積し、さらに、その上にレジスト膜ＲＰ１ａを形成する。レジスト膜ＲＰ１ａは、感光部分が現像液に可溶化するレジスト（ポジ型レジスト）である。
【００７５】
次に、図１１（ｂ）に示すように、マスクＭ１を用いて露光および現像処理を行なうことにより、レジストパターンＲＰ１を形成する。
【００７６】
次に、図１２（ａ）に示すように、レジストパターンＲＰ１をエッチングマスクとしてそこから露出する窒化シリコン膜１０４および絶縁膜１０３を順次除去した後、レジストパターンＲＰ１を除去する。その後、窒化シリコン膜１０４をエッチングマスクとして半導体基板ＳＷの主面に分離溝１０５を形成する。
【００７７】
次に、図１２（ｂ）に示すように、例えば酸化シリコン膜からなる絶縁膜１０６をＣＶＤ法等によって堆積する。その後、図１３（ａ）に示すように、例えばＣＭＰ（Chemical Mechanical Polishing：化学機械研磨）法等によって分離溝１０５の内部以外の絶縁膜１０６を除去して、分離溝１０５の内部を絶縁膜１０６で埋め込むことにより素子分離部ＳＧを形成する。本実施の形態２では、素子分離部ＳＧを溝型分離構造としたが、これに限定されるものではない。例えばＬＯＣＯＳ（Local Oxidization of Silicon）法により形成されるフィールド絶縁膜により素子分離部ＳＧを構成しても良い。
【００７８】
次に、図１３（ｂ）に示すように、マスクＭ２を用いて、半導体基板ＳＷの主面上に塗布したレジスト膜に対して露光および現像処理を行なうことにより、ｐＭＩＳ部ＱｐにレジストパターンＲＰ２を形成する。続いてレジストパターンＲＰ２をマスクとして半導体基板ＳＷにｎ型の導電性を示す不純物、例えばリン（Ｐ）またはヒ素（Ａｓ）等をイオン注入して、ｐＭＩＳ部Ｑｐにｎ型ウェル領域ＮＷを形成する。その後、レジストパターンＲＰ２を除去する。
【００７９】
同様に、図１４（ａ）に示すように、マスクＭ３を用いて、半導体基板ＳＷの主面上に塗布したレジスト膜に対して露光および現像処理を行うことにより、ｎＭＩＳ部ＱｎにレジストパターンＲＰ３を形成する。続いてレジストパターンＲＰ３をマスクとして半導体基板ＳＷにｐ型の導電性を示す不純物、例えばホウ素（Ｂ）等をイオン注入して、ｎＭＩＳ部Ｑｎにｐ型ウェル領域ＰＷを形成する。その後、レジストパターンＲＰ３を除去する。
【００８０】
次に、図１４（ｂ）に示すように、半導体基板ＳＷの主面に、例えば酸化シリコン膜からなるゲート絶縁膜１０７を形成し、さらに、その上に多結晶シリコン膜およびタングステン（Ｗ）膜からなる積層膜１０８を形成する。多結晶シリコン膜は、例えばＣＶＤ法により形成され、タングステン（Ｗ）膜は、例えばスパッタリング法により形成される。
【００８１】
次に、図１５（ａ）に示すように、マスクＭ４を用いて、半導体基板ＳＷの主面上に塗布したレジスト膜に対して露光および現像処理を行うことにより、ｎＭＩＳ部ＱｎおよびｐＭＩＳ部ＱｐにレジストパターンＲＰ４を形成する。レジストパターンＲＰ４は、ｎＭＩＳのゲート電極およびｐＭＩＳのゲート電極を形成するために、多層膜１０８を加工する際のマスクとなる。図中、符号Ｍ４ｍｌは多層膜を示しており、マスクＭ４は、前述した実施の形態１により製造されたＥＵＶＬ用マスクである。従って、このＥＵＬＶ用マスクは、位相欠陥に起因したマスク欠陥は修正されているので、レジストパターンＲＰ４に転写欠陥の発生はなく、所望する形状および寸法のレジストパターンＲＰ４が形成されている。
【００８２】
続いて、レジストパターンＲＰ４をマスクとして積層膜１０８を加工し、積層膜１０８からなるｎＭＩＳおよびｐＭＩＳのそれぞれのゲート電極１０９を形成する。
【００８３】
次に、図１５（ｂ）に示すように、レジストパターンＲＰ４を除去した後、ｎＭＩＳ部Ｑｎでは、ゲート電極１０９の両側のｐ型ウェル領域ＰＷにｎ型の導電性を示す不純物、例えばリン（Ｐ）またはヒ素（Ａｓ）等をイオン注入し、ｎＭＩＳのソース・ドレインとして機能するｎ型半導体領域１１０をゲート電極１０９に対して自己整合的に形成する。同様に、ｐＭＩＳ部Ｑｐでは、ゲート電極１０９の両側のｎ型ウェル領域ＮＷにｐ型の導電性を示す不純物、例えばホウ素（Ｂ）またはフッ化ホウ素（ＢＦ２）等をイオン注入し、ｐＭＩＳのソース・ドレインとして機能するｐ型半導体領域１１１をゲート電極１０９に対して自己整合的に形成する。
【００８４】
次に、図１６（ａ）に示すように、半導体基板ＳＷの主面上に（ｎＭＩＳおよびｐＭＩＳのそれぞれのゲート電極１０９を覆うように）、層間絶縁膜１１２を堆積する。この層間絶縁膜１１２は、例えばＴＥＯＳ（Tetra Ethyl Ortho Silicate；Ｓｉ（ＯＣ２Ｈ５）４）とオゾン（Ｏ３）とをソースガスに用いたプラズマＣＶＤ法で堆積する。
【００８５】
次に、図１６（ｂ）に示すように、マスクＭ５を用いて、半導体基板ＳＷの主面上に塗布したレジスト膜に対して露光および現像処理を行うことにより、ｎＭＩＳ部ＱｎおよびｐＭＩＳ部ＱｐにレジストパターンＲＰ５を形成する。レジストパターンＲＰ５は、ｎＭＩＳのｎ型半導体領域１１０およびｐＭＩＳのｐ型半導体領域１１１に達するコンタクトホールを形成するために、層間絶縁膜１１２を加工する際のマスクとなる。図中、符号Ｍ５ｍｌは多層膜を示しており、マスクＭ５は、前述した実施の形態１により製造されたＥＵＶＬ用マスクである。従って、このＥＵＬＶ用マスクは、位相欠陥に起因したマスク欠陥は修正されているので、レジストパターンＲＰ５に転写欠陥の発生はなく、所望する形状および寸法のレジストパターンＲＰ５が形成されている。
【００８６】
続いて、レジストパターンＲＰ５をマスクとして層間絶縁膜１１２を加工し、コンタクトホールＣＮＴを形成する。
【００８７】
次に、図１７（ａ）に示すように、レジストパターンＲＰ５を除去した後、半導体基板ＳＷの主面上にタングステン（Ｗ）またはタングステン（Ｗ）合金等などからなる導電体膜を堆積する。続いて、コンタクトホールＣＮＴ以外の領域の導電体膜をＣＭＰ法により除去して、コンタクトホールＣＮＴの内部にプラグ１１３を形成する。
【００８８】
次に、図１７（ｂ）に示すように、半導体基板ＳＷの主面上に配線形成用の絶縁膜１１４を堆積する。続いて、マスクＭ６を用いて、半導体基板ＳＷの主面上に塗布したレジスト膜に対して露光および現像処理を行うことにより、ｎＭＩＳ部Ｑｎ、ｐＭＩＳ部Ｑｐ、および出力部にレジストパターンＲＰ６を形成する。レジストパターンＲＰ６は、配線を形成するために、絶縁膜１１４を加工する際のマスクとなる。図中、符号Ｍ６ｍｌは多層膜を示しており、マスクＭ６は、前述した実施の形態１により製造されたＥＵＶＬ用マスクである。従って、このＥＵＬＶ用マスクは、位相欠陥に起因したマスク欠陥は修正されているので、レジストパターンＲＰ６に転写欠陥の発生はなく、所望する形状および寸法のレジストパターンＲＰ６が形成されている。
【００８９】
続いて、レジストパターンＲＰ６をマスクとして絶縁膜１１４を加工し、配線用溝１１５を形成する。その後、レジストパターンＲＰ６を除去する。
【００９０】
次に、図１８（ａ）に示すように、配線用溝１１５の内部に１層目の配線Ｌ１ａ，Ｌ１ｂ，Ｌ１ｄを形成する。１層目の配線Ｌ１ａ，Ｌ１ｂ，Ｌ１ｄは、配線用溝１１５の内部を含む半導体基板ＳＷの主面上にバリアメタル膜および主導電材料である銅膜を形成した後、配線用溝１１５以外の領域のバリアメタル膜および銅膜をＣＭＰ法により除去することにより、形成される。
【００９１】
次に、図１８（ｂ）に示すように、半導体基板ＳＷの主面上に配線形成用の絶縁膜１１６を堆積する。続いて、孔形成用のレジストパターンをマスクとしたドライエッチングおよび溝形成用のレジストパターンをマスクとしてドライエッチングにより、絶縁膜１１６を加工して、絶縁膜１１６にビアホールＶＩＡおよび配線用溝１１７を形成する。
【００９２】
次に、ビアホールＶＩＡおよび配線用溝１１７の内部に２層目の配線Ｌ２を形成する。２層目の配線Ｌ２は、バリアメタル膜および主導電材料である銅（Ｃｕ）膜からなり、この配線Ｌ２と下層配線である１層目の配線Ｌ１ｄとを接続する接続部材は２層目の配線Ｌ２と一体に形成される。２層目の配線Ｌ２は、ビアホールＶＩＡおよび配線用溝１１７の内部を含む半導体基板ＳＷの主面上にバリアメタル膜および銅（Ｃｕ）膜を形成した後、ビアホールＶＩＡおよび配線用溝１１７以外の領域のバリアメタル膜および銅（Ｃｕ）膜をＣＭＰ法により除去することにより、形成される。
【００９３】
その後、前述した配線工程と同様の配線工程を繰り返すことにより、さらに上層の配線を形成して、部品間の配線による結線を行い、半導体装置を製造する。
【００９４】
なお、本実施の形態２では、２入力のＮＡＮＤゲート回路の製造方法を例示したが、これに限定されるものではない。例えば配線の形状をかえることにより、ＮＯＲゲート回路等、他の回路を形成することができる。
【００９５】
また、ＥＵＬＶ用マスクは、ｎＭＩＳおよびｐＭＩＳのそれぞれのゲート電極１０９の形成工程、コンタクトホールＣＮＴの形成工程、ならびに配線用溝１１５の形成工程に用いたが、これに限定されるものではなく、他の工程においても用いることができる。
【００９６】
このように、本実施の形態２によれば、位相欠陥に起因したマスク欠陥が修正されたＥＵＶＬ用マスクを用いることにより、半導体基板の主面上のレジスト膜に転写されるレジストパターンに転写欠陥が発生しないので、製造された半導体装置において、所望する電気回路特性が得られ、また製造歩留まりが向上する。さらに、前述した実施の形態１において説明したようにＥＵＶＬ用マスクの製造時間を従来よりも短くできることから、ＥＵＶＬ用マスクを用いた半導体装置の製造ＴＡＴの短縮も期待できる。
【００９７】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【産業上の利用可能性】
【００９８】
本発明は、半導体装置の一製造工程であるフォトリソグラフィ工程に用いるＥＵＶＬ用マスクの製造、およびＥＵＶＬ用マスクを用いた半導体装置の製造に適用することができる。
【符号の説明】
【００９９】
１  欠陥修正前の吸収体パターン
１ａ  欠陥修正後の吸収体パターン
２  多層膜の表面（ＥＵＶ光の反射面）
３  位相欠陥
４  投影像強度分布の等強度線（コンター線）
５  欠陥修正前の転写寸法を決定するレベルの投影像の等強度線
５ａ  欠陥修正後の転写寸法を決定するレベルの投影像の等強度線
１１  欠陥修正前の吸収体パターン
１２  多層膜の表面（ＥＵＶ光の反射面）
１３  位相欠陥
１４，１５，１６  欠陥修正後の吸収体パターン
１７  欠陥修正前の転写寸法を決定するレベルの投影像の等強度線
１８，１９，２０  欠陥修正中の転写寸法を決定するレベルの投影像の等強度線
２１  欠陥修正前の吸収体パターン
２１ａ  ブロック領域の吸収体を除去した吸収体パターン
２２  多層膜の表面（ＥＵＶ光の反射面）
２３  位相欠陥
２４  欠陥修正前の転写寸法を決定するレベルの投影像の等強度線
２５  ブロック領域
２６  欠陥修正中の転写寸法を決定するレベルの吸収体パターンの投影像の等強度線
２７  欠陥修正中の転写寸法を決定するレベルの位相欠陥登録座標部の投影像の等強度線
２８  吸収体補償パターン
２８ａ  吸収体補償膜
２９，３０  欠陥修正後の転写寸法を決定するレベルの投影像の等強度線
３１  吸収体パターン
３１ａ  ブロック領域の吸収体を除去した吸収体パターン
１００  単体セル
１０１ａ，１０１ｂ，１０１ｃ  光透過部
１０１ｄ，１０１ｅ，１０１ｆ  多層膜部（ＥＵＶ光反射部）
１０２ａ，１０２ｂ，１０２ｃ  光遮断部
１０２ｄ，１０２ｅ，１０２ｆ  吸収体部
１０３  絶縁膜
１０４  窒化シリコン膜
１０５  分離溝
１０６  絶縁膜
１０７  ゲート絶縁膜
１０８  積層膜
１０９  ゲート電極
１１０  ｎ型半導体領域
１１１  ｐ型半導体領域
１１２  層間絶縁膜
１１３  プラグ
１１４  配線形成用の絶縁膜
１１５  配線用溝
１１６  配線形成用の絶縁膜
１１７  配線用溝
ＡＢＳ  吸収体パターン
ＢＵＦ  バッファ層
ＣＡＰ  キャッピング層
ＣＦ  メタル膜
ＣＮＴ  コンタクトホール
Ｌ１ａ，Ｌ１ｂ，Ｌ１ｃ，Ｌ１ｄ  １層目の配線
Ｌ２  ２層目の配線
Ｍ  ＥＵＶＬ用マスク
Ｍ１，Ｍ２，Ｍ３，Ｍ４，Ｍ５，Ｍ６  マスク
Ｍ４ｍｌ，Ｍ５ｍｌ，Ｍ６ｍｌ  多層膜
ＭＡ１，ＭＡ２，ＭＡ３，ＭＡ４  アライメントマークエリア
ＭＤＥ  デバイスパターンエリア
ＭＬ  多層膜
ＭＳ  基板
ＮＤ  ＮＡＮＤ回路
ＮＷ  ｎ型ウェル領域
ＰＷ  ｐ型ウェル領域
Ｑｎ  ｎＭＩＳ部
Ｑｐ  ｐＭＩＳ部
ＲＰ１，ＲＰ２，ＲＰ３，ＲＰ４，ＲＰ５，ＲＰ６  レジストパターン
ＲＰ１ａ  レジスト膜
ＳＧ  素子分離部
ＳＷ  半導体基板
ＶＩＡ  ビアホール
【図１】
2012089580.tif 000003
【図２】
2012089580.tif 000004
【図３】
2012089580.tif 000005
【図４】
2012089580.tif 000006
【図５】
2012089580.tif 000007
【図６】
2012089580.tif 000008
【図７】
2012089580.tif 000009
【図８】
2012089580.tif 000010
【図９】
2012089580.tif 000011
【図１０】
2012089580.tif 000012
【図１１】
2012089580.tif 000013
【図１２】
2012089580.tif 000014
【図１３】
2012089580.tif 000015
【図１４】
2012089580.tif 000016
【図１５】
2012089580.tif 000017
【図１６】
2012089580.tif 000018
【図１７】
2012089580.tif 000019
【図１８】
2012089580.tif 000020