(57)【要約】【課題】ＤＲＡＭの微細化及び高集積化により、プロセス低温化が進み、４００〜５００℃熱処理による基板内の酸素ドナー化による電子発生量が多くなってきた。そのため、基板深くに形成されるウェル同士の分離耐圧が厳しくなり、デバイス劣化を引き起こしてしまう。【解決手段】Ｐ型半導体基板１１の表面から０．２〜１μｍの範囲の深さに２Ｅ＋１７ａｔｏｍ／ｃｍ３以上のピーク濃度を有するＮウェル層１２の下方に、Ｐ型半導体基板１１中に発生するキャリア電子濃度より高濃度のＰ型不純物を含有する空乏層拡大防止層１７を有する半導体装置。【選択図】図５
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【特許請求の範囲】
【請求項１】
Ｐ型半導体基板の表面から０．２〜１μｍの範囲の深さに２Ｅ＋１７ａｔｏｍ／ｃｍ３以上のピーク濃度を有するＮウェル層の下方に、Ｐ型半導体基板中に発生するキャリア電子濃度より高濃度のＰ型不純物を含有する空乏層拡大防止層を有する半導体装置。
【請求項２】
前記空乏層拡大防止層中のＰ型不純物濃度が２Ｅ＋１５〜１Ｅ＋１７ａｔｏｍ／ｃｍ３の範囲である請求項１に記載の半導体装置。
【請求項３】
前記Ｎウェル層のＰ型半導体基板の表面から１μｍ以上４μｍ以下の範囲に、図７に示す斜線部の範囲であって、前記ピーク濃度より低いＮ型不純物濃度を有する１又は２に記載の半導体装置。
【請求項４】
前記Ｐ型半導体基板中であって、前記Ｎウェル層から前記空乏層拡大防止層により隔離された領域に、基板中に含まれる酸素に基づく酸素析出核をゲッタリングサイトとして有する請求項１乃至３のいずれか１項に記載の半導体装置。
【請求項５】
前記半導体基板は、前記Ｎウェル層内にＰウェル層を有するトリプルウェル構造である請求項１乃至４のいずれか１項に記載の半導体装置。
【請求項６】
前記トリプルウェル構造のＰウェル層にメモリセルが形成された請求項５に記載の半導体装置。
【請求項７】
前記メモリセルは、前記Ｐウェル層に形成されたＮＭＯＳトランジスタと該トランジスタに電気的に接続されたキャパシタを有する請求項６に記載の半導体装置。
【請求項８】
前記Ｐ型半導体基板は、ＣＺ基板上にエピタキシャルシリコン層を形成したシリコンウェハである請求項１乃至７のいずれか１項に記載の半導体装置。
【請求項９】
前記空乏層拡大防止層が前記エピタキシャルシリコン層中に形成される無欠陥層を含む請求項８に記載の半導体装置。
【請求項１０】
前記キャリア電子濃度は、基板中の酸素が半導体製造装置の製造過程でドナー化して生成されるキャリア電子の濃度である請求項１乃至９のいずれか１項に記載の半導体装置。
【請求項１１】
前記Ｐ型半導体基板は、Ｐ型不純物濃度が１Ｅ＋１５ａｔｏｍ／ｃｍ３かつ酸素濃度が９Ｅ＋１７ａｔｏｍ／ｃｍ３以下のＣＺ基板であり、製造の最終段階でＰ型半導体基板中に発生するキャリア電子を消失させた請求項１に記載の半導体装置。
【請求項１２】
Ｐ型半導体基板を準備する工程、
Ｐ型半導体基板にＮ型不純物を注入して基板の表面から０．２〜１μｍの範囲の深さに２Ｅ＋１７ａｔｏｍ／ｃｍ３以上のピーク濃度を有するＮウェル層を形成する工程、
とを有し、前記Ｎウェル層の下方に、製造過程でＰ型半導体基板中に発生するキャリア電子濃度よりも高濃度のＰ型不純物を含有する空乏層拡大防止層を形成することを特徴とする半導体装置の製造方法。
【請求項１３】
前記空乏層拡大防止層は、Ｐ型不純物濃度が２Ｅ＋１５〜１Ｅ＋１７ａｔｏｍ／ｃｍ３の範囲となるように形成する請求項１２に記載の半導体装置の製造方法。
【請求項１４】
前記Ｐ型半導体基板を準備する工程は、ＣＺ基板表面に、エピタキシャルシリコン層を厚さ１〜３μｍに成長させる工程を含む請求項１２又は１３に記載の半導体装置の製造方法。
【請求項１５】
前記Ｐ型半導体基板を準備する工程は、前記ＣＺ基板中に含まれる酸素を前記エピタキシャルシリコン層中に拡散させ、前記ＣＺ基板と前記エピタキシャルシリコン層の界面近傍から前記Ｐ型半導体基板の表面に向かって酸素濃度が減少するプロファイルを形成する工程を含む請求項１４に記載の半導体装置の製造方法。
【請求項１６】
Ｐ型不純物濃度が１Ｅ＋１５ａｔｏｍ／ｃｍ３かつ酸素濃度が８Ｅ＋１７〜１３Ｅ＋１７ａｔｏｍ／ｃｍ３のＣＺ基板を用い、前記Ｎウェル形成後に、Ｎウェルよりも深い領域にＰ型不純物注入を行うことで前記空乏層拡大防止層を形成する請求項１４又は１５に記載の半導体装置の製造方法。
【請求項１７】
Ｐ型不純物濃度が３Ｅ＋１５〜８Ｅ＋１５ａｔｏｍ／ｃｍ３かつ酸素濃度が８Ｅ＋１７〜１３Ｅ＋１７ａｔｏｍ／ｃｍ３のＣＺ基板を用い、Ｐ型不純物濃度が１Ｅ＋１５ａｔｏｍ／ｃｍ３以下のエピタキシャルシリコン層を形成することで前記空乏層拡大防止層を形成する請求項１４又は１５に記載の半導体装置の製造方法。
【請求項１８】
前記Ｐ型半導体基板を準備する工程は、Ｐ型不純物濃度が１Ｅ＋１５ａｔｏｍ／ｃｍ３かつ酸素濃度が９Ｅ＋１７ａｔｏｍ／ｃｍ３以下のＣＺ基板を準備する工程であり、半導体装置製造の最終段階に６００℃〜７００℃の熱処理工程を実施することで前記空乏層拡大防止層を形成する請求項１２に記載の半導体装置の製造方法。
【請求項１９】
製造工程中に４００〜５００℃の酸素ドナーの発生する熱処理工程を含む請求項１２乃至１８のいずれか１項に記載の半導体装置の製造方法。
【請求項２０】
製造工程中に、前記Ｐ型半導体基板中の酸素を酸素析出核として析出させる７００〜９００℃の熱処理工程を含む請求項１２乃至１９のいずれか１項に記載の半導体装置の製造方法。
【請求項２１】
前記Ｎウェル層中にＰウェル層形成工程をさらに有する請求項１２乃至２０のいずれか１項に記載の半導体装置の製造方法。
【請求項２２】
前記Ｐウェル層にメモリセル用のＮＭＯＳトランジスタを形成する形成と、該ＮＭＯＳトランジスタに電気的に接続されるキャパシタを形成する工程をさらに有する請求項２１に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＤＲＡＭ等の半導体装置及びその製造方法に関し、特にＮ型ウェル構造を有する半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
従来のトリプルウェル構造を持つ半導体装置の代表例を図１に示す。通常約１Ｅ＋１５ａｔｏｍ／ｃｍ３の濃度のボロン、および約１Ｅ＋１８ａｔｏｍ／ｃｍ３の濃度の酸素を含有したＣＺ法にて作製されたＰ型のシリコン基板１上にＮ型の埋め込み層６を設け、さらにその上にＰ型のウェル（Ｐウェル３）を形成する３層構造になっている。Ｎ型の埋め込み層６は、溝型素子分離領域（ＳＴＩ）２より深いＮウェル５とさらに深いＤｅｅｐ−Ｎウェル４の２層で構成されている。このトリプルウェル構造の特徴は、図１のＮＭＯＳ(1)形成部がＰウェル３で覆われ、さらにその周囲がＮウェル５とＤｅｅｐ−Ｎウェル４で覆われており、Ｐ型基板１と独立してＰウェル３が形成されている構造となっている。したがって、ＤＲＡＭでは、メモリセル部のトランジスタをＮＭＯＳ（１）形成部に形成すると、周辺回路部のＮＭＯＳ（ＮＭＯＳ（２））とメモリセル部のＮＭＯＳとで異なった基板電位を取ることができるため、周辺回路部とメモリセル部とのトランジスタの電圧設計を独立して最適化することができる。さらに、メモリセル部のトランジスタが他の素子と電気的に絶縁されているために、他の素子からのノイズを遮断できる。例えば、周辺回路で発生したキャリアが、メモリセル部のトランジスタ領域に侵入できないので、メモリセル部のトランジスタに接続されているキャパシタに保持されているデータが破壊されない。図１において、７はゲート絶縁膜、８はゲート電極、９はソース・ドレインを示す。なお、このＤｅｅｐ−ＮウェルやＮウェルは、表面より数ミクロン程度の基板の深いところまで高エネルギーイオン注入によりＮ型不純物を注入して形成される（例えば、図６参照）。
【０００３】
ＤＲＡＭのような高集積化デバイスでは、図１中に示してあるＮ型埋め込み層６とＰ基板１間や各Ｎ型埋め込み層６間同士の電気的な絶縁性（分離耐圧）がデバイス性能上重要となる。図２には、代表的なＤＲＡＭセルトランジスタ部の断面図が示してある。セルトランジスタ以外の周辺回路部は、一般的なＣＭＯＳプロセスが使用される。ここでは、本発明に関係するウェル構造について図２に示すＤＲＡＭセルトランジスタ構造を用いて説明する。まず、Ｐ型半導体基板２１としてＰ型シリコンウェハが用意される。活性領域は、絶縁膜が埋め込まれた溝型素子分離領域（ＳＴＩ）２２に囲まれており、少なくとも基板電位が与えられるｐ型ウェル層２３とトランジスタのしきい値電圧を決定するｐ型チャネルドープ層が形成されている。ここで、溝型素子分離２２および全セルトランジスタを覆うようにｐ型ウェル層２３の下部には、ｎ型埋め込みウェル層２４（Ｄｅｅｐ−Ｎウェル）が形成されている。なお、図に記載はないが、このＤｅｅｐ−Ｎウェル２４の形成される領域内には、セルトランジスタ以外にもセルトランジスタのデータをセンスする回路が搭載される。また、ＤＲＡＭビット線２５に接続されたプラグ２６の両側に２つのゲート電極２７が形成されており、ゲート電極２７とｐ型チャネルドープ層の間にはゲート絶縁膜２８が形成され、また、ゲート電極２７とプラグ２６の間にはサイドスペーサ２９が形成されている。ゲート電極２７が形成されていない活性領域には、ソース・ドレインとなるｎ型不純物拡散層（ＬＤＤ３０，高濃度拡散層３１）が形成されている。ｎ型不純物拡散層３０，３１は、ビット線２５に接続されたプラグ２６の他に、キャパシタに接続されているプラグ３２に接している。プラグ間には、層間絶縁膜３３が形成されている。プラグ２６，３２とビット線２５との間には層間絶縁膜３４が、さらに、ビット線２５とキャパシタ３５との間には層間絶縁膜３６が形成されている。キャパシタ３５の上には、層間絶縁膜３９を挟んで配線層として第１Ａｌ膜３７と第２Ａｌ膜３８が形成される。なお、Ａｌ膜の間には、層間絶縁膜４０が形成されている。上層の第２Ａｌ膜の上には、カバー膜としてプラズマ酸化膜４１が形成される。その後、トランジスタＭＯＳのゲート酸化膜界面やＳＴＩ界面の界面準位を水素終端するために水素アロイが行われる。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
上記に記載されたＤＲＡＭ半導体装置には、いくつかの問題がある。通常ＣＺ基板には格子間酸素が約１Ｅ＋１８ａｔｏｍ／ｃｍ３程度含まれている。その格子間酸素は、通常のＤＲＡＭ熱処理温度で固溶できる濃度以上の過剰な濃度であるために、熱処理により酸素集合体（酸素ドナー）や酸素析出核（ＳｉＯｘ）を形成する。４００℃〜５００℃程度の長時間の熱処理では、格子間酸素が集合してドナー不純物として作用することが知られており、例えばボロンドープのＰ型シリコンウェハ中の酸素が集合して酸素ドナー化すると基板抵抗が高抵抗化してしまい、ボロンドープ量に比べ酸素ドナー化により発生するキャリア電子量が多くなってしまうとＮ型へと反転してしまう。これは、低消費電力用の高集積化ＤＲＡＭでは、トランジスタの微細化によって、高温熱処理による過度の熱負荷を避けるため、酸素ドナーが発生する低温熱処理（４００〜５００℃）の合計処理時間が多くなってきているためにより深刻化する。図３（ａ）には、酸素ドナー発生による基板５１内部の高抵抗化によりウェル耐圧が劣化する様子を示してある。Ｐウェル層５３領域より深い部分は、ボロン濃度が少ないために高抵抗化するため、空乏層５５が拡大し、隣接するＮウェル（Ｄｅｅｐ−Ｎウェル５２とＮウェル５４）間で接続されてリーク電流（矢印）が流れてしまう。また、図３（ｂ）に示すように高温処理で発生する酸素析出核５６は、ＰＮ接合の空乏層５５中に存在すると生成再結合中心として作用するため、異常リーク電流を発生してしまい、デバイス特性劣化を招く。すなわち、基板内に深く形成する必要があるＮウェル／Ｐ基板によるＰＮ接合では、酸素析出核が空乏層に含まれる可能性が高くなる。リーク電流増加になると、消費電力増加を招き、最悪は、隣接するＮウェル間の耐圧が低下してしまい、デバイス動作不良を起こすという問題が生じる。したがって、ウェル間リークによりデバイス不良を起こさないためには、（１）ウェル下方領域において酸素濃度に依存して発生する酸素ドナー量の制御（およびボロン分布制御）、（２）最表面の酸素析出核の深さ制御が必要となる。図４は、実際にＤＲＡＭを作製した場合の隣接するＮウェル間の耐圧が酸素ドナー発生量を左右する低温熱処理条件およびＮウェル直下の酸素濃度条件よって変化した結果である。なおこのＮウェル直下のボロン濃度は、約１Ｅ＋１５ａｔｏｍ／ｃｍ３である。この結果から分かるように、Ｎウェル直下の酸素濃度が高いほど、４５０℃の熱処理時間が長いほどＮウェル耐圧は低下する。なお、本実験の最も浅い酸素析出核深さは、基板表面より４〜５μｍとなっている。
【０００５】
以上のように基板表面近傍のデバイス活性領域の酸素濃度分布は、デバイス特性に悪影響を及ぼすため、ＣＺ基板表面に無欠陥層としてエピタキシャルシリコン層（以下、エピ層という場合がある）を厚く設ける方法がある。しかしながら、３μｍ以上にエピ層を厚くすると、ウェハエッジ裏面側へエピ層が厚く回りこんで形成されるために、ウェハ周辺の平坦度が悪化する問題がある。ウェハ周辺の平坦度の悪化は、現在の微細化デバイス製造時のパターン露光に際して面内露光量の均一性を厳しくし、ウェハ周辺での良品取得率が低下するという問題がある。したがって、３μｍ以下のエピ層で上記問題を解決する必要が出てきた。また、エピ層が厚くなるにつれウェハコストも上昇する。一方、エピ層なし又は薄いエピ層で基板内酸素濃度を低くして、酸素ドナーや酸素析出核の発生量を減らす試みもあるが、基板内部の酸素析出核は、デバイス製造工程で混入する重金属汚染物を捕獲する、いわゆるゲッタリング効果をもたらすことから、基板内部には、ある程度の酸素析出核が必要である。また、ＣＺ基板には、酸素ドナーや酸素析出核のほかに、ウェハ引き上げ条件によって発生量が変化するＣＯＰ（Crystal Originated Particle）や積層欠陥が存在するため、エピ層なしでＣＺ基板を使用すると上記欠陥によるデバイス歩留まり低下を引き起こすという問題も解決しなければならない。
【０００６】
本発明の目的は、ウェル間分離耐圧低下による歩留まり低下を起こさないための、ウェル形成領域およびその下方領域に最適化されたＰ型不純物および酸素濃度分布を有する半導体装置およびその製造方法を提供する。
【課題を解決するための手段】
【０００７】
本発明の一実施形態によれば、
Ｐ型半導体基板の表面から０．２〜１μｍの範囲の深さに２Ｅ＋１７ａｔｏｍ／ｃｍ３以上のピーク濃度を有するＮウェル層の下方に、Ｐ型半導体基板中に発生するキャリア電子濃度より高濃度のＰ型不純物を含有する空乏層拡大防止層を有する半導体装置が提供される。
【０００８】
特に、前記空乏層拡大防止層中のＰ型不純物濃度が２Ｅ＋１５〜１Ｅ＋１７ａｔｏｍ／ｃｍ３の範囲であり、また、前記Ｎウェル層のＰ型半導体基板の表面から１μｍ以上４μｍ以下の範囲に、図７に示す斜線部の範囲であって、前記ピーク濃度より低いＮ型不純物濃度を有する。
【０００９】
また、本発明の別の実施形態によれば、Ｐ型半導体基板を準備する工程、Ｐ型半導体基板にＮ型不純物を注入して基板の表面から０．２〜１μｍの範囲の深さに２Ｅ＋１７ａｔｏｍ／ｃｍ３以上のピーク濃度を有するＮウェル層を形成する工程、とを有し、前記Ｎウェル層の下方に、製造過程でＰ型半導体基板中に発生するキャリア電子濃度よりも高濃度のＰ型不純物を含有する空乏層拡大防止層を形成することを特徴とする半導体装置の製造方法、が提供される。
【発明の効果】
【００１０】
本発明の一実施形態によれば、ＤＲＡＭのウェル間リーク電流が抑制できるため高歩留まりで、低消費電力、かつ、高信頼性のＤＲＡＭが製造できる。
【図面の簡単な説明】
【００１１】
【図１】トリプルウェル構造を説明する断面模式図である。
【図２】ＤＲＡＭ断面構造（セルトランジスタ部）を示す概略断面図である。
【図３】ウェル耐圧劣化メカニズムを説明する模式図であり、（ａ）はＮウェル間のリークについて、（ｂ）は酸素析出核による異常リークを説明する図である。
【図４】酸素濃度と熱処理により影響を受けるウェル間耐圧の関係を示す図である。
【図５】本発明に係る半導体装置の効果を説明する模式図である。
【図６】Ｄｅｅｐ−ＮウェルとＮウェルにおけるＮ型不純物の分布の一例を示す図である。
【図７】本発明によるＮウェル形成のための、ピーク濃度よりも深い領域のＮ型不純物分布領域を示す図である。
【図８】本発明に係る酸素濃度分布領域の一例を示す図である。
【図９】本発明に係るＰ型不純物分布領域の一例を示す図である。
【図１０】本発明による製造プロセスにより発生する電子濃度分布領域の一例を示す図である。
【図１１】第１の実施形態であるＤＲＡＭのセルトランジスタ製法を示す工程断面図である。
【図１２】第１の実施形態であるＤＲＡＭのセルトランジスタ製法を示す工程断面図である。
【図１３】第１の実施形態であるＤＲＡＭのセルトランジスタ製法を示す工程断面図である。
【図１４】第１の実施形態であるＤＲＡＭのセルトランジスタ製法を示す工程断面図である。
【図１５】第１の実施形態であるＤＲＡＭのセルトランジスタ製法を示す工程断面図である。
【発明を実施するための形態】
【００１２】
まず、本発明に係る半導体装置の構成について説明する。ここでは、先に示した図３に対して、本発明に係る半導体装置の効果について図５を参照して説明する。
【００１３】
まず、図５は、前記図３（ｂ）に対応して酸素析出核１６を積極的に形成した場合を示すが、これに限定されるものではない。図５（ａ）では、図３（ｂ）と同様に、Ｐ型半導体基板１１には、Ｄｅｅｐ−Ｎウェル１２、Ｐウェル１３、Ｎウェル１４が形成されており、本発明ではＮウェル（Ｄｅｅｐ−Ｎウェル１２）下に空乏層拡大防止層１７を設けている点で異なる。Ｎウェル下に空乏層拡大防止層１７を設けたことにより空乏層１５は空乏層拡大防止層１７を超えて基板１１中に拡大することが抑制され、図３（ａ）に示したようなＮウェル同士のリーク電流が発生するという問題は防止される。さらに、基板中に形成されるゲッタリングサイトとなる酸素析出核１６まで空乏層１５が拡大することも抑制される。また、空乏層拡大防止層１７は図５（ａ）に示すように基板面に平行な領域に連続して形成される必要はなく、図５（ｂ）に示すように、空乏層１５の拡大が抑制される領域に不連続に形成しても良い。
【００１４】
なお、空乏層拡大防止層１７は、明確な界面を有する層ではなく、機能的に空乏層の拡大を防止できる領域を意味する。
【００１５】
空乏層拡大防止層１７は、基板中の酸素のドナー化により発生したキャリア電子濃度よりも高濃度のＰ型不純物を有していれば良く、そのためには、Ｎウェル下にＰ型不純物を注入したり、予めＰ型不純物濃度の高い基板を使用したり、あるいは比較的酸素濃度の低い基板を用いる場合には、ドナー化により発生したキャリア電子を消失させるなどの方法が挙げられる。図５（ｂ）に示すような不連続の空乏層拡大防止層１７は、主にＰ型不純物の注入により形成される。
【００１６】
また、上記例では、Ｄｅｅｐ−Ｎウェル１２を有する場合について説明したが、これに限定されず、Ｎウェル１４のみの場合にも適用できる。また、本発明では、後述する実施例に示すように、Ｎウェル中にＰウェルが形成されたトリプルウェル構造への適用も好ましい。これらのＮウェルは図６に示すように基板表面から０．２〜１μｍの範囲の深さに２Ｅ＋１７ａｔｏｍ／ｃｍ３以上のピーク濃度を有する。図７に示すように、Ｎ型不純物はピーク濃度を有する領域よりも深い領域に分布させることができる。図７では、深さ１μｍ〜４μｍの範囲の領域を示しているが、本発明はこの領域に限定されるものではない。
【実施例】
【００１７】
以下、実施例を挙げて本発明を具体的に説明するが、本発明はこれらの例のみに限定されるものではない。
【００１８】
〔実施例１〕
まず、ボロン濃度約１Ｅ＋１５ａｔｏｍ／ｃｍ３かつ酸素濃度が約８Ｅ＋１７〜１３Ｅ＋１７ａｔｏｍ／ｃｍ３のＣＺ基板表面に、エピタキシャルシリコン層を厚さ１〜３μｍに成長させたＰ型シリコンウェハ１０１を作製した。図８の斜線部に示す酸素濃度分布になるようにシリコンエピタキシャル成長に伴ってＣＺ基板内の酸素をエピタキシャル層に拡散させた。ここで図８の分布になるように酸素拡散用の追加熱処理を実施してもかまわない。その後、熱酸化膜１０２として８５０℃で５ｎｍを形成し、その上にシリコン窒化膜１０３を熱ＣＶＤ法により７５０℃で４０ｎｍ形成する。この膜堆積工程において酸素析出核が基板表面より深さ約４−５μｍくらいより深い領域に発生する。この酸素析出核の熱処理工程を追加熱処理で行っても良く、その場合は、８５０℃、約３時間の熱処理と７５０℃、約５時間の熱処理程度で良い。その形成された酸素析出核が、それ以降のデバイス形成熱処理により大きく成長する。熱酸化膜１０２と窒化膜１０３の積層膜上に、ホトレジスト（不図示）を塗布し、一般的に知られているホトリソグラフイ技術により溝型素子分離（ＳＴＩ）領域１０４を開口するレジストパターンを形成する。その後、レジストパターンをマスクにドライエッチングにより、熱酸化膜１０２と窒化膜１０３の積層膜と下地シリコンをエッチングする（図１１）。
【００１９】
続いて、露出するＳＴＩ領域１０４のシリコンを熱酸化して約５ｎｍ程度の熱酸化膜を形成した後、ＣＶＤ酸化膜で埋め込み、ＣＭＰで平坦化することで素子分離絶縁膜１０６を形成する（図１２）。
【００２０】
マスクであった窒化膜１０３を除去後、Ｄｅｅｐ−Ｎウェル注入としてリン注入を、注入エネルギー  １０００ｋＶ、ドーズ量３．０Ｅ＋１３ａｔｏｍ／ｃｍ２、注入角度７度で実施して、埋め込みＮ層１０７を形成する。ここで、Ｄｅｅｐ−Ｎウェル直下に空乏層拡大防止層１０８としてボロン注入を実施した。ボロン注入量は、１０００ｋＶ、ドーズ量１Ｅ＋１２ａｔｏｍ／ｃｍ２注入した。その後Ｐウェル層１０９を形成するためにボロン注入を３回に分けて実施しているが、まず３００ｋｅＶで１Ｅ＋１３ａｔｏｍ／ｃｍ２、１５０ｋｅＶで５Ｅ＋１２ａｔｏｍ／ｃｍ２、５０ｋｅＶで１Ｅ＋１２ａｔｏｍ／ｃｍ２のボロン注入を実施し、１０００℃、５分の熱処理を実施した（図１３）。
【００２１】
その後、図１４に示すように、上記Ｐウェル層形成のボロン注入の際に基板表面を覆っていた熱酸化膜１０２を除去したのち、熱酸化法により膜厚が５ｎｍのゲート酸化膜１１０を形成し、さらに、ゲート電極１１４となる材料を堆積・加工する。ゲート電極材料は、下部には膜厚が５０ｎｍの高濃度にリンドープされた多結晶シリコン膜１１１で、上部には膜厚が７０ｎｍのタングステン窒化膜とタングステン膜の積層（ＷＮ／Ｗ膜１１２）で構成されている。なお、タングステン膜上には、膜厚が１５０ｎｍのシリコン窒化膜１１３が形成されている。
【００２２】
その後、図１５に示すように、ゲート電極１１４となる多結晶シリコン膜１１１およびＷＮ／Ｗ膜１１２の側面を保護するためにシリコン窒化膜１１５を５ｎｍ形成した。その後ソース・ドレインとなるｎ型低濃度拡散層１１６を形成するためにリン注入を実施した。リン注入条件は、１０ｋｅＶで１Ｅ＋１３ａｔｏｍ／ｃｍ２とした。その後、１０００℃、１０秒の熱処理を実施した。
【００２３】
サイドウォール１１８として膜厚が１０ｎｍのシリコン窒化膜を形成し、第１層間絶縁膜１１９として３００ｎｍのシリコン酸化膜を堆積した。その後、通常の平坦化法を用いて、第１層間絶縁膜１１９を平坦化したのち、第１層間絶縁膜１１９およびサイドウォール１１８を順次エッチングして、プラグ形成用の穴を加工した。或いは、サイドウォール１１８をマスクとして、自己整合的にプラグ形成用の穴を形成しても良い。ここで、電界緩和用のリン注入および拡散層抵抗低減用のヒ素注入を実施して、高濃度拡散層１１７を形成した。まずリン注入は３０ｋｅＶで１Ｅ＋１３ａｔｏｍ／ｃｍ２とし、次のヒ素注入は２０ｋｅＶで１Ｅ＋１３ａｔｏｍ／ｃｍ２とした。さらに、プラグ形成用の穴に高濃度のリン導入された多結晶シリコンプラグ１２０を埋め込んだ。その後、膜厚が１００ｎｍのシリコン酸化膜を堆積したのち、コンタクト→シリンダ形成→２層のＡｌ配線工程となる。その後、界面準位終端するための水素アロイを４５０℃２時間実施した。その結果、図２に示すようなＤＲＡＭセル構造を作製した。以上のＤＲＡＭ製造プロセスには、詳細は割愛するが、不純物活性化熱処理やＣＶＤ法による成膜処理等により７００℃から１０００℃程度の熱処理が施されるため、プロセスを経るにつれ酸素析出核が成長する。また、４００℃〜５００℃の熱処理としては、ＤＲＡＭプロセスには、プラズマＣＶＤによる成膜や水素アロイ処理などがあり、プロセスを経るにつれ、酸素ドナーが発生し、キャリア電子が図１０のように発生するが、空乏層拡大防止層によりデバイス劣化は発生しない。
【００２４】
デバイスプロセス中や組み立て工程中の熱処理時に混入される重金属汚染をゲッタリングするためには酸素析出が必要であり、図８に示すようにデバイス作製領域より深い基板深さ約４〜５μｍ以上では、酸素濃度が７Ｅ＋１７〜１３Ｅ＋１７ａｔｏｍ／ｃｍ３が望ましく、デバイスプロセス中の７００℃から９００℃の熱処理工程で酸素析出核を発生させる。そして、デバイス作製領域では酸素濃度が低くなるように制御し、基板表面での酸素析出核の発生を抑制する。また酸素ドナー発生による発生電子濃度分布は、ＤＲＡＭ製造中の４００−５００℃の熱処理により図１０に示すようになる。ここで、この発生した電子濃度により高抵抗化し、Ｎウェル層下部に伸びる空乏層に酸素析出核が含まれないようにするために、空乏層拡大防止層を設ける。この防止層には、発生する電子濃度以上のボロンを例えば２Ｅ＋１５〜１Ｅ＋１７ａｔｏｍ／ｃｍ３の濃度で含有させる。ここで、図３（ａ）に示すようなＮウェル間の空乏層接触を防止するためには、ボロン量はより高濃度の方が良いが、あまり高濃度にすると接合電界が強くなり真性接合耐圧が低下するので、３Ｅ＋１５〜８Ｅ＋１５ａｔｏｍ／ｃｍ３の濃度を含有させるのが望ましい。
【００２５】
〔実施例２〕
まず、ボロン濃度約３Ｅ＋１５〜８Ｅ＋１５ａｔｏｍ／ｃｍ３かつ酸素濃度が約８Ｅ＋１７〜１３Ｅ＋１７ａｔｏｍ／ｃｍ３のＣＺ基板表面に、ボロン濃度１Ｅ＋１５ａｔｏｍ／ｃｍ３のエピ層を１〜３μｍ厚さで成膜したシリコンウェハを製造し、このウェハ表面に前記実施例１のＤＲＡＭプロセスにてＤＲＡＭを製造した。図９は、本実施例によるＰ型不純物（ボロン）の分布領域を示す図である。実施例１では、Ｄｅｅｐ−Ｎウェル直下に空乏層拡大防止層を形成するためにボロン注入を実施したが、本実施例では、この高エネルギー注入工程は必要ないため、ＤＲＡＭ製造コストが安くなる。また、ＣＺ基板のボロン濃度は２Ｅ＋１５〜３Ｅ＋１５ａｔｏｍ／ｃｍ３または９Ｅ＋１５〜１Ｅ＋１７ａｔｏｍ／ｃｍ３でもデバイス特性上問題ないが、ウェル耐圧はわずかに低下するので、上記の範囲が望ましい。さらにエピ層のボロン濃度は１Ｅ＋１５ａｔｏｍ／ｃｍ３以下でもかまわない。
【００２６】
〔実施例３〕
まず、ボロン濃度約１Ｅ＋１５ａｔｏｍ／ｃｍ３かつ酸素濃度が９Ｅ＋１７ａｔｏｍ／ｃｍ３以下のＣＺ基板表面に、前記実施例１のＤＲＡＭプロセスにてＤＲＡＭを製造した。この際、前記実施例１で実施した空乏層拡大防止層形成用のボロン注入工程は実施しない。ただし、ＤＲＡＭデバイス製造終了直前に６００℃〜７００℃の熱処理を追加する。この熱処理によれば、４００℃〜５００℃の熱処理で発生していた酸素ドナーが消失し、見かけ上、Ｎウェル直下の半導体基板中のボロン濃度が高くなり、空乏層拡大を防止する。つまり、Ｎウェル直下の半導体基板は、キャリア電子濃度よりもボロン濃度が高い空乏層拡大防止層となる。
【産業上の利用可能性】
【００２７】
本発明によれば、消費電力を抑制でき、また、製造歩留まり低下がないため、低コストで高集積ＤＲＡＭ装置の製造が可能であるので、ＰＣサーバー用や携帯端末に使用されるＤＲＡＭ用として利用できる。
【符号の説明】
【００２８】
１  Ｐ型半導体基板
２  溝型素子分離領域
３  Ｐウェル
４  Ｄｅｅｐ−Ｎウェル
５  Ｎウェル
６  Ｎ型の埋め込み層
７  ゲート絶縁膜
８  ゲート電極
９  ソース・ドレイン
１１  Ｐ型半導体基板
１２  Ｄｅｅｐ−Ｎウェル
１３  Ｐウェル
１４  Ｎウェル
１５  空乏層
１６  酸素析出核
１７  空乏層拡大防止層
１０１  Ｐ型半導体基板
１０２  熱酸化膜
１０３  窒化膜
１０４  ＳＴＩ領域
１０５  活性層領域
１０６  素子分離絶縁膜
１０７  埋め込みＮ層
１０８  空乏層拡大防止層
１０９  Ｐウェル層
１１０  ゲート酸化膜
１１１  多結晶シリコン膜
１１２  ＷＮ／Ｗ膜
１１３  シリコン窒化膜
１１４  ゲート電極
１１５  シリコン窒化膜
１１６  ｎ型低濃度拡散層
１１７  ｎ型高濃度拡散層
１１８  サイドウォール
１１９  第１層間絶縁膜
１２０  多結晶シリコンプラグ
【図１５】
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【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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