(57)【要約】【課題】層数を減らしたＩＰＳ方式の液晶表示装置において、映像信号線、ドレイン電極、ソース電極の断線を防止し、製造歩留まりを向上させるとともに、信頼性を向上させる。【解決手段】ＴＦＴ基板１００の上にゲート電極１０１が形成され、これを覆ってゲート絶縁膜１０２が形成され、その上に半導体層１０３が形成されている。半導体層１０３にはドレイン電極１０４とソース電極１０５が配置されている。ゲート絶縁膜１０２の上には平面形状の画素電極１０６が形成されている。画素電極１０６はドレイン電極１０４、ソース電極１０５、映像信号線等よりも先に形成され、その後、ソース電極１０５等を形成する。これによって、ＩＴＯをパターニングするときに、ＩＴＯにピンホール等が存在する場合に現像液を介した電池作用によって、映像信号線、ドレイン電極１０４、ソース電極１０５等が侵されて断線を引き起こすことを防止することが出来る。【選択図】図１
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【特許請求の範囲】
【請求項１】
ＴＦＴ基板と対向基板と前記ＴＦＴ基板と前記対向基板との間に液晶が挟持された液晶表示パネルを有する液晶表示装置であって、
前記ＴＦＴ基板には、ゲート電極、ゲート絶縁膜、半導体層がこの順で形成され、前記半導体層にはドレイン電極とソース電極が配置され、
前記ゲート絶縁膜の上には、ＩＴＯによって形成された平面形状の画素電極が配置され、
前記画素電極の上には、絶縁膜が形成され、前記絶縁膜の上にはＩＴＯによって形成された櫛歯状のコモン電極が配置され、
前記画素電極の一部と前記ソース電極とは、前記画素電極が下層になった状態で直接積層していることを特徴とする液晶表示装置。
【請求項２】
前記ソース電極はＭｏＣｒ合金によって形成されていることを特徴とする請求項１に記載の液晶表示装置。
【請求項３】
端子部には、前記ゲート電極と同層で形成された引き出し線が延在し、前記引出し線は前記コモン電極と同層で形成されたＩＴＯが積層されていることを特徴とする請求項１に記載の液晶表示装置。
【請求項４】
端子部には、前記ソース電極と同層で形成された引き出し線が延在し、前記引出し線は前記コモン電極と同層で形成されたＩＴＯが積層されていることを特徴とする請求項１に記載の液晶表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は表示装置に係り、特に視野角特性が優れ、かつ、製造コストを低減できる横電界方式の液晶表示装置に関する。
【背景技術】
【０００２】
液晶表示装置に使用される液晶表示パネルは、画素電極および薄膜トランジスタ（ＴＦＴ）等を有する画素がマトリクス状に形成されたＴＦＴ基板と、ＴＦＴ基板に対向して、ＴＦＴ基板の画素電極と対応する場所にカラーフィルタ等が形成された対向基板が配置され、ＴＦＴ基板と対向基板の間に液晶が挟持されている。そして液晶分子による光の透過率を画素毎に制御することによって画像を形成している。
【０００３】
液晶表示装置はフラットで軽量であることから、色々な分野で用途が広がっている。携帯電話やＤＳＣ（Ｄｉｇｉｔａｌ Ｓｔｉｌｌ Ｃａｍｅｒａ）等には、小型の液晶表示装置が広く使用されている。液晶表示装置では視野角特性が問題である。視野角特性は、画面を正面から見た場合と、斜め方向から見た場合に、輝度が変化したり、色度が変化したりする現象である。視野角特性は、液晶分子を水平方向の電界によって動作させるＩＰＳ（Ｉｎ  Ｐｌａｎｅ  Ｓｗｉｔｃｈｉｎｇ）方式が優れた特性を有している。
【０００４】
ＩＰＳ方式も種々存在するが、例えば、コモン電極あるいは画素電極を平面ベタで形成し、その上に、絶縁膜を挟んで櫛歯状の画素電極あるいはコモン電極を配置し、画素電極とコモン電極の間に発生する電界によって液晶分子を回転させる方式が透過率を大きくすることが出来るので、現在主流となっている。
【０００５】
以上のような方式のＩＰＳは、従来は、まず、ＴＦＴを形成し、ＴＦＴをパッシベーション膜で覆い、その上に、上記コモン電極、絶縁膜、画素電極等を形成している。しかし、製造コスト低減の要求があり、このために、ＴＦＴ基板における導電膜、絶縁膜等の層数を低減することが行われている。
【０００６】
コモン電極をパッシベーション膜よりも下層に形成したＩＰＳ方式の例として、「特許文献１」には、ゲート電極と同じ層にコモン電極を形成し、ゲート絶縁膜および、保護絶縁膜を挟んで櫛歯状の画素電極を形成する構成が記載されている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００９−１６８８７８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
図５は本発明が対象とするＩＰＳのＴＦＴ基板１００を示す断面図である。図５は、ＩＰＳにおいて、層数を低減した構成である。なお、図５の構成は「特許文献１」に記載のＩＰＳの構成とは異なっている。図５において、ガラスで形成されたＴＦＴ基板１００の上にゲート電極１０１が形成されている。ゲート電極１０１は例えば、ＡｌＮｄ合金の上にＭｏＣｒが積層された構成となっている。ゲート電極１０１の上にゲート絶縁膜１０２がＳｉＮをスパッタリングすることによって形成されている。
【０００９】
ゲート絶縁膜１０２の上で、ゲート電極１０１の上方に半導体層１０３が形成されている。半導体層１０３としてＣＶＤによってａ−Ｓｉ膜が形成される。半導体層１０３の上には、ドレイン電極１０４とソース電極１０５が対向して形成されている。ドレイン電極１０４とソース電極１０５はＭｏＣｒによって同時に形成される。ドレイン電極１０４とソース電極１０５の間がＴＦＴにおけるチャネル層となる。なお、半導体層１０３とドレイン電極１０４あるいはソース電極１０５との間にはオーミックコンタクトをとるために、図示しないｎ＋Ｓｉ層が形成されている。
【００１０】
図５において、ドレイン電極１０４あるいはソース電極１０５を形成した後、画素電極１０６がＩＴＯによって平面べたで形成されている。画素電極１０６の一部はソース電極１０５と重なっており、画素電極１０６とソース電極１０５の電気的コンタクトを取っている。その後、ドレイン電極１０４、ソース電極１０５、画素電極１０６等を覆ってパッシベーション膜１０７が形成されている。パッシベーション膜１０７は、ＣＶＤによるＳｉＮによって形成されている。パッシベーション膜１０７は本来ＴＦＴを保護するために形成されるが、図５においては、コモン電極１０８と画素電極１０６の間の絶縁膜の役割を兼ねている。
【００１１】
パッシベーション膜１０７の上には、櫛歯状のコモン電極１０８が形成されている。コモン電極１０８の上には図示しない配向膜が形成され、その上に液晶層が存在している。液晶層は、図示しないカラーフィルタ等が形成された対向基板との間に挟持されている。図５において、ＴはＴＦＴが形成された領域であり、Ｓはソース電極１０５が形成された領域であり、Ｐは画素電極１０６が形成された領域であり、Ｄは映像信号線２０が形成された領域である。
【００１２】
図６は、ＴＦＴ、画素電極１０６、コモン電極１０８等を示す平面図である。図６において、ゲート電極１０１の上に半導体層１０３が形成され、半導体層１０３の上にドレイン電極１０４とソース電極１０５が対向して形成されている。ドレイン電極１０４は映像信号線２０が分岐したものである。また、ゲート電極１０１は走査線１０が分岐したものである。
【００１３】
図６において、画素電極１０６が矩形状に形成されている。画素電極１０６の一部はソース電極１０５の一部を覆って画素電極１０６とソース電極１０５のコンタクトをとっている。矩形状の画素電極１０６の上に、図示ないパッシベーション膜１０７を介して櫛歯状に形成したコモン電極１０８が配置されている。
【００１４】
コモン電極１０８と画素電極１０６との間に電界が印加されると、電界の横成分によって液晶分子が回転して画素ごとにバックライトの透過率を制御することによって画像が形成される。
【００１５】
図７は図６に示すような構造における問題点を示す図である。画素電極１０６のパターニングはフォトリソグラフィによって行う。すなわち、レジスト２００をコーティングしたあと、例えばネガレジストであれば、必要な部分を露光して、現像液３００に不溶にする。露光されていないレジスト２００部分は現像液３００によって除去される。現像液によってレジストが剥離される間、あるいはレジストが除去された後も、ある時間はＩＴＯは剥離液にさらされる。ＩＴＯにピンホールが存在すると、ピンホール部において、現像液の存在によって、ＩＴＯとＭｏＣｒとの間に電池作用が生じ、ＭｏＣｒが急激にエッチングされ、ＭｏＣｒが消失するという現象を生ずる。
【００１６】
図７はこの様子を示すものである。図７（ａ）は、レジスト２００が無い部分において、ＩＴＯによって形成された画素電極１０６にピンホール１０６１が存在している状態を示すものである。レジストがネガ型の場合、ＩＴＯを残す部分のレジスト２００を露光して現像液３００に不溶にし、他の部分のレジストは現像液３００によって溶かす。この現像液３００が存在している状態を示すものが図７（ｂ）である。
【００１７】
図７（ｂ）において、現像液３００がＩＴＯのピンホールを通してソース電極１０５に直接触れている。そうすると、ＩＴＯとソース電極１０５を形成しているＭｏＣｒとの間に現像液３００を介する電池作用が生じ、ソース電極１０５が急激にエッチングされる。そうすると、図７（ｃ）に示すように、ＩＴＯのピンホール部において、ソース電極１０５が消失する。この現象は場合によっては、ソース電極１０５の断線につながる。
【００１８】
以上は、ソース電極１０５の部分について説明したが、ソース電極１０５とドレイン電極１０４、および、映像信号線２０は同層で形成されるので、このような問題は、映像信号線２０、ドレイン電極１０４等の部分においても同様に生ずる。特に映像信号線２０は幅が狭く、長さが長いで、以上説明したような問題は特に深刻である。つまり、映像信号線２０が断線する危険は大きく、歩留まりの低下、信頼性の低下を招くことになる。
【００１９】
本発明の目的は、以上のような問題点を解決するものであり、層数を低減し、製造コストを抑えたＩＰＳ液晶表示装置において、製造歩留まりの向上と信頼性の向上を図ることである。
【課題を解決するための手段】
【００２０】
本発明は上記問題を克服するものであり、具体的な手段は次のとおりである。すなわち、ゲート絶縁膜の上にまず、画素電極をパターニングする。その後、ソース電極、ドレイン電極、映像信号線を形成する。このプロセスによれば、画素電極であるＩＴＯをパターニングするときは、ＭｏＣｒで形成されたソース電極、ドレイン電極、映像信号線はまだ存在していないので、これらの電極がレジストの現像液によって侵されることも、現像液を介して、ＩＴＯとの間の電池作用によってこれらの電極が消失することも無い。
【００２１】
このようなプロセスによる層構造は、ＩＴＯによる画素電極の端部の上にソース電極が重なる形となっている。したがって、ソース電極と画素電極とのコンタクトとは従来と同様に取ることが出来る。
【発明の効果】
【００２２】
本発明によれば、ＩＴＯによって形成される画素電極をパターニングするときに、ソース電極、ドレイン電極、あるいは、映像信号線がＩＴＯをパターニングするときの現像液によって侵されることが無いので、製造歩留まりの高い、かつ、信頼性の高い液晶表示装置を実現することが出来る。また、本発明によって、層数の少ない、したがって、製造コストを低減したＩＰＳ液晶表示装置を実現することが出来る。
【図面の簡単な説明】
【００２３】
【図１】本発明における液晶表示パネルのＴＦＴ基板の断面図である。
【図２】本発明におけるＴＦＴ基板の端子部の断面図である。
【図３】本発明における液晶表示パネルのＴＦＴ基板の平面図である。
【図４】本発明におけるＴＦＴ基板の製造プロセスである。
【図５】従来の液晶表示パネルのＴＦＴ基板の断面図である。
【図６】従来の液晶表示パネルのＴＦＴ基板の平面図である。
【図７】従来の液晶表示パネルのＴＦＴ基板の問題点を示す図である。
【発明を実施するための形態】
【００２４】
以下に本発明の内容を実施例を用いて詳細に説明する。
【実施例１】
【００２５】
図１は、本発明によるＴＦＴ基板１００の断面図である。図１において、画素電極１０６とソース電極１０５との積層の順番を除いては、先に説明した図５と同様な構成なので、同じ説明は省略する。図１において、ゲート電極１０１は２層構造となっており、下層がＡｌＮｄ合金で２００ｎｍの厚さに形成され、上層はＭｏＣｒ合金が４０ｎｍの厚さで形成されている。このように２層構造とするのは、後で説明する端子部をゲート電極１０１と同層で形成する場合に、その上に積層されるＩＴＯがＡｌＮｄと反応することを防止するためである。
【００２６】
ゲート電極１０１の上にゲート絶縁膜１０２がＣＶＤによって３５０ｎｍ程度の厚さで形成されている、ゲート絶縁膜１０２の上に半導体層１０３であるａ−Ｓｉ膜がＣＶＤによって１５０ｎｍ程度の厚さに形成される。本発明の特徴は、この後、ソース電極１０５、ドレイン電極１０４、映像信号線２０等を形成するのでなく、先に、画素電極１０６をゲート絶縁膜１０２の上に形成することである。
【００２７】
画素電極１０６は通常のフォトリソグラフィによってパターニングされる。画素電極１０６をパターニングした後、ＭｏＣｒをスパッタリングによって、例えば、７７ｎｍの厚さに形成し、フォトリソグラフィによってパターニングして、ソース電極１０５、ドレイン電極１０４、映像信号線２０を同時に形成する。この時、ソース電極１０５の一部をＩＴＯで形成した画素電極１０６の一部と積層して、ソース電極１０５と画素電極１０６との導通を取る。
【００２８】
画素電極１０６であるＩＴＯに対してフォトリソグラフィを行うときは、ソース電極１０５、ドレイン電極１０４、映像信号線２０等はまだ形成されていない。したがって、仮にＩＴＯにピンホールが存在していても、レジスト２００の現像液３００を介する電池作用によって、従来のように、下層のソース電極１０５、ドレイン電極１０４、映像信号線２０等が侵されることは無い。なお、画素電極１０６は、図３に示すように平面電極となっている。
【００２９】
画素電極１０６をパターニングした後、ＭｏＣｒをスパッタリングによって成膜し、パターニングを行って、ソース電極１０５、ドレイン電極１０４、映像信号線２０を形成する。この時、ソース電極１０５等をパターニングする際、ＭｏＣｒ膜の上においてレジスト２００が剥離された部分は、ＩＴＯとＭｏＣｒが積層された形となり、ＭｏＣｒにピンホール等が存在すると、この部分で、電池作用によって、ＭｏＣｒが侵されることになる。しかし、この部分のＭｏＣｒは、もともと除去される部分なので、問題はない。
【００３０】
このように、本発明によれば、ソース電極１０５、ドレイン電極１０４、映像信号線２０が、画素電極１０６となるＩＴＯのパターニング時の現像液３００を介する電池作用によって侵されることはないので、これによる断線等は発生せず、製造歩留まりが高く、かつ、信頼性の高い液晶表示装置を実現できる。
【００３１】
その後、ＣＶＤによるＳｉＮによってパッシベーション膜１０７を５００ｎｍ程度形成し、パッシベーション膜１０７の上に、コモン電極１０８を櫛歯状に形成することは図５と同様である。また、櫛歯状のコモン電極１０８の上に配向膜を形成し、さらにカラーフィルタ等が形成された対向基板との間に液晶が挟持されることも図５において説明したのと同様である。
【００３２】
以上はソース電極１０５等にＭｏＣｒを使用した場合として説明したが、ＭｏＣｒに限らず、ソース電極１０５、ドレイン電極１０４、映像信号線２０が他の金属で形成されている場合であっても、画素電極１０６を形成するＩＴＯとの間に電池反応を生ずる金属であれば、本発明の効果を生ずる。
【００３３】
図２は、図１に示す表示領域の構成に対応した端子部の断面構造である。図２の左側の端子部は、走査線１０あるいはゲート電極１０１と同層で端子引出し線を形成している例である。この端子では、パッシベーション膜１０７およびゲート絶縁膜１０２にスルーホール１１０を形成し、このスルーホール１１０をＩＴＯで覆って、端子部を形成する。
【００３４】
図２の右側の端子部は、映像信号線２０、ソース電極１０５、ドレイン電極１０４等と同層で端子引き出し線を形成している例である。この端子では、パッシベーション膜１０７にスルーホール１１０を形成し、このスルーホール１１０をＩＴＯで覆って、端子部を形成する。端子に使用しているＩＴＯはコモン電極１０８と同層で形成されているので、本発明の構成の場合も、端子部の構成は従来の端子部の構成と同一である。
【００３５】
図３は、本発明を示す画素部の平面図である。図３において、走査線１０が分岐してゲート電極１０１を形成していること、図示しないゲート絶縁膜１０２を介して半導体層１０３が形成されていること、映像信号線２０が分岐してドレイン電極１０４を形成していることは図６と同様である。なお、半導体層１０３はＴＦＴ部のみでなく、走査線１０と映像信号線２０との交点にも形成されている。交点における映像信号線の断切れを防止するためである。
【００３６】
図３の特徴は、ドレイン電極１０４、ソース電極１０５、映像信号線２０等を形成する前に、画素電極１０６を形成しておくことである。平面の画素電極１０６を形成した後、ＭｏＣｒ膜をスパッタリングによって成膜し、パターニングして、ドレイン電極１０４、ソース電極１０５、映像信号線２０を形成する。したがって、図３において、画素電極１０６とソース電極１０５との積層部では、画素電極１０６が下側に形成されている。
【００３７】
図４は、本発明におけるＴＦＴ基板１００側の製造プロセスを従来の製造プロセスと比較して記載したものである。ＴＦＴ基板１００にゲート電極１０１を形成し、ゲート絶縁膜１０２で覆ったあと、半導体層１０３としてａ−Ｓｉを形成することは従来と同様である。
【００３８】
ａ−Ｓｉ形成後、従来は、ソース電極１０５、ドレイン電極１０４を形成し、その後、画素電極１０６を形成していた。これに対して本発明では、ａ−Ｓｉ形成後、まず、画素電極１０６を形成し、その後、ソース電極１０５、ドレイン電極１０４を形成する点が大きく異なる点である。その後、ソース電極１０５、ドレイン電極１０４、および、画素電極１０６を覆ってパッシベーション膜１０７を形成し、その後櫛歯状のコモン電極１０８を形成することは本発明によるプロセスも従来例によるプロセスも同様である。
【００３９】
以上説明したように、本発明によれば、映像信号線２０、ドレイン電極１０４、ソース電極１０５の断線の危険を大幅に低下させることができるので、層数を減らしたＩＰＳ液晶表示装置において、製造歩留まりを大幅に向上させることができ、製造コストを低減させることができる。
【符号の説明】
【００４０】
１０…走査線、  ２０…映像信号線、  １００…ＴＦＴ基板、  １０１…ゲート電極、  １０２…ゲート絶縁膜、  １０３…半導体層、  １０４…ドレイン電極、  １０５…ソース電極、  １０６…画素電極、  １０７…パッシベーション膜、  １０８…コモン電極、  １１０…スルーホール、  １１１…ゲート端子、  １１２…ドレイン端子、  ２００…レジスト、  ３００…現像液、  １０６１…ＩＴＯピンホール。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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