(57)【要約】      （修正有）【課題】トレンチゲート構造の半導体装置において、耐圧およびオン特性を確保しつつ、ゲート絶縁膜にかかる電界強度を緩和し、信頼性を向上させる。【解決手段】ワイドバンドギャップ半導体によって構成される半導体層２０に配置され、第１導電型ピラー領域４と第２導電型ピラー領域５とを有するスーパージャンクション部と、第１導電型のソース領域１０と、第２導電型のボディ領域８と、ソース領域およびボディ領域を貫通するトレンチ１１と、トレンチ内に配置されたゲート絶縁膜１３およびゲート電極１４と、ボディ領域および第２導電型ピラー領域よりも高い濃度で第２導電型の不純物を含む高濃度第２導電型領域６と、トレンチの側壁と高濃度第２導電型領域との間に配置された第１導電型領域７とを備え、トレンチの底面の深さは、高濃度第２導電型領域６と第２導電型ピラー領域５との接触面の深さと同じか、それよりも小さい。【選択図】図１
2012164707.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
前記基板の主面上に配置され、ワイドバンドギャップ半導体によって構成される半導体層と、
前記半導体層内に配置され、第１導電型ピラー領域と第２導電型ピラー領域とが２次元に配置された構成を有するスーパージャンクション部と、
前記半導体層の表面領域の一部に配置された第１導電型のソース領域と、
前記ソース領域に接して配置され、少なくとも一部が前記ソース領域の下方に位置している第２導電型のボディ領域と、
前記半導体層のうち前記第１導電型ピラー領域の上に位置する部分に配置され、前記ソース領域および前記ボディ領域を貫通するトレンチと、
前記トレンチの内部に配置されたゲート絶縁膜と、
前記トレンチの内部において、前記ゲート絶縁膜上に配置されたゲート電極と、
前記ソース領域および前記ボディ領域に電気的に接続された第１オーミック電極と、
前記基板の前記主面と反対側の面に配置された第２オーミック電極と、
前記ボディ領域と前記第２導電型ピラー領域との間に前記第２導電型ピラー領域と接して配置され、前記ボディ領域および前記第２導電型ピラー領域よりも高い濃度で第２導電型の不純物を含む高濃度第２導電型領域と、
前記トレンチの側壁と前記高濃度第２導電型領域との間に配置された第１導電型領域と
を備え、
前記トレンチの底面の深さは、前記高濃度第２導電型領域と前記第２導電型ピラー領域との接触面の深さと同じか、それよりも小さい半導体装置。
【請求項２】
前記第１導電型領域は、前記第１導電型ピラー領域よりも高い濃度で第１導電型の不純物を含む請求項１に記載の半導体装置。
【請求項３】
前記スーパージャンクション部と前記基板との間に、第１導電型のドリフト領域をさらに備える請求項１または２に記載の半導体装置。
【請求項４】
前記高濃度第２導電型領域の底面は前記トレンチの底面よりも深く、
前記基板の主面に垂直な断面において、前記高濃度第２導電型領域の幅は、前記トレンチの底面よりも深い部分で前記トレンチ側に拡大している請求項１から３のいずれかに記載の半導体装置。
【請求項５】
前記トレンチの内部において、前記ゲート絶縁膜と前記半導体層との間に配置されたチャネル層をさらに備える請求項１から４のいずれかに記載の半導体装置。
【請求項６】
前記ゲート絶縁膜は、前記トレンチの側壁において前記ボディ領域と接している請求項１から４のいずれかに記載の半導体装置。
【請求項７】
前記ワイドギャップ半導体は４Ｈ−ＳｉＣであり、前記ゲート絶縁膜はＳｉＯ2膜であり、
前記半導体装置のオフ状態において、前記第２オーミック電極に最大定格電圧を印加した際に、前記スーパージャンクション部に生じる電界強度がεsio2／εsic×４ＭＶ／ｃｍ以下となるように設計される請求項１から６のいずれかに記載の半導体装置。
【請求項８】
前記ボディ領域内に配置され、前記ボディ領域よりも高い濃度で第２導電型の不純物を含むボディコンタクト領域をさらに備える請求項１から７のいずれかに記載の半導体装置。
【請求項９】
前記ワイドバンドギャップ半導体は炭化珪素である請求項１から８のいずれかに記載の半導体装置。
【請求項１０】
前記基板の主面は（０００−１）Ｃ面、または、（０００１）Ｓｉ面である請求項９に記載の半導体装置。
【請求項１１】
前記炭化珪素が４Ｈ−ＳｉＣである請求項９または１０に記載の半導体装置。
【請求項１２】
請求項１から１１のいずれかに記載の半導体装置の製造方法であって、
前記基板の主面に、前記スーパージャンクション部を有する第１半導体層を形成する工程と、
前記スーパージャンクション部の上に、前記第２導電型ピラー領域上に配置された前記高濃度第２導電型領域と、前記第１導電型ピラー領域上に配置された第１導電型領域とを有する第２半導体層を形成する工程と、
前記第２半導体層の上に、前記ボディ領域および前記ソース領域を有する第３半導体層を形成する工程と、
前記第２および第３半導体層のうち前記第１導電型ピラー領域の上に位置する部分に、少なくとも前記ソース領域、前記ボディ領域、および前記第１導電型領域を露出し、かつ、前記高濃度第２導電型領域を露出しないように前記トレンチを形成する工程と
を包含する半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トレンチゲート型の縦型パワーデバイスを備える半導体装置に関する。
【背景技術】
【０００２】
近年、その高い電界強度により、パワーデバイスの素材として炭化珪素（以下、ＳｉＣという）が注目されている。ＳｉＣは電界破壊強度が強いことから、ＳｉＣを用いたパワーデバイスは大電流の制御を行うことができる。そのため、例えば電気自動車用のモータ制御への活用が期待されている。
【０００３】
ＳｉＣを用いた代表的なパワーデバイスとしては、金属−絶縁体−半導体電界効果トランジスタ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ、以下「ＭＩＳＦＥＴ」）が挙げられる。ＭＩＳＦＥＴとは、チャネル形成領域とゲート電極との間にゲート絶縁膜が介在された絶縁ゲート型電界効果トランジスタを指す。ＭＩＳＦＥＴのうち、ゲート絶縁膜として酸化膜を用いるものは、一般に、金属―酸化膜―半導体電界効果トランジスタ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ、以下「ＭＯＳＦＥＴ」）と呼ばれている。
【０００４】
ＭＩＳＦＥＴなどのパワーデバイスで更なる大電流を流すためには、チャネル密度を高くすることが有効である。このため、シリコントランジスタにおいて、従来のプレーナゲート構造に代わって、トレンチゲート構造の縦型パワーＭＩＳＦＥＴが提案され実用化されている。プレーナゲート構造では、半導体（Ｓｉ）層表面にチャネル領域が形成されるのに対し、トレンチゲート構造では、半導体（Ｓｉ）層表面にトレンチを形成し、その側壁にチャネル領域が形成される。トレンチゲート構造によると、プレーナ構造よりも微細化が可能でチャネル密度を向上できる。
【０００５】
トレンチゲート構造は、ＳｉＣトランジスタにも適用され得る。しかしながら、ＳｉＣトランジスタに適用しようとすると、次のような問題がある。
【０００６】
トレンチゲート構造では、半導体層にエッチングによってトレンチを形成した後、そのエッチング面上にゲート絶縁膜を形成する。このため、エッチング面の荒れや凹凸の影響により、平坦面に形成されるプレーナ構造のゲート絶縁膜の特性が低下しやすい。特に、ＳｉＣトランジスタでは、ＳｉＣの破壊電界強度は、シリコンの破壊限界強度の約１０倍であり、ＳｉＣは、シリコンの１０倍近い電圧がかけられた状態で使用される。このため、ゲート絶縁膜にシリコントランジスタの約１０倍の電界がかかるので、特にトレンチのコーナー部（角部）においてゲート絶縁膜が破壊されやすい。従って、ゲート絶縁膜の絶縁破壊によってＭＩＳＦＥＴの耐圧が制限され、さらなる高耐圧化を実現することは困難であった。
【０００７】
これに対し、特許文献１、２には、トレンチゲート構造のＭＩＳＦＥＴにおいて、ｐ型のボディ領域からトレンチと同じまたはトレンチよりも深い位置まで延設されたｐ+型のディープ層を設けることが提案されている。
【０００８】
図１７は、ｐ+型ディープ層を備えたＭＩＳＦＥＴの構造を説明するための図である。図１７に示す半導体装置（ＭＩＳＦＥＴ）２００は、炭化珪素基板１０２と、炭化珪素基板１０２の表面（主面）に形成された半導体層（炭化珪素層）１２０とを有している。半導体層１２０は、炭化珪素基板１０２の主面上に形成されたｎ型のドリフト領域１０４と、ドリフト領域１０４の上に形成されたｐ型のボディ領域１０８とを有している。ボディ領域１０８の表面領域の一部には、ｎ型のソース領域１１０と、ｐ+型のコンタクト領域１０９とが配置されている。また、ボディ領域１０８の下方には、ボディ領域１０８の底面と接してｐ+型のディープ層１０６が配置されている。
【０００９】
半導体層１２０には、ソース領域１１０を貫通し、ドリフト領域１０４に達するトレンチ１１１が形成されている。トレンチ１１１内には、ゲート電極１１４と、ボディ領域１０８の側面を覆うように配置されたチャネル層１１２と、ゲート電極１１４とチャネル層１１２および半導体層１２０とを絶縁するためのゲート絶縁膜１１３とが形成されている。半導体装置２０００は、また、半導体層１２０の上に設けられたソース電極１１５と、炭化珪素基板１０２の裏面に形成された第２オーミック電極１０１とを備えている。ソース電極１１５は、ソース領域１１０およびコンタクト領域１０９に接している。ソース電極１１５はソース上部配線（図示せず）、ゲート電極１１４はゲート上部配線（図示せず）にそれぞれ接続されている。なお、特許文献２には、ドリフト領域１０４のうちトレンチ１１１とディープ層１０６との間に位置する領域１０４ｂにｎ型不純物をさらにドープして、高濃度のｎ+型領域（緩衝層）とすることも提案されている。
【００１０】
特許文献１には、上記構造によると、ディープ層１０６とドリフト領域１０４の領域１０４ｂとのＰＮ接合部から、ドリフト領域１０４中に空乏層が大きく伸び、ドレイン電圧の影響による高電圧がゲート絶縁膜１１３にかかり難くなると記載されている。このため、ゲート絶縁膜１１３内での電界集中、特に、ゲート絶縁膜１１３のうちのトレンチ１１１の底部に位置する部分での電界集中を緩和できる旨が記載されている。特許文献２にも同様の効果を有することが記載されている。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開２００９−１１７５９３号公報
【特許文献２】特開２００９−１４１３６３号公報
【発明の概要】
【発明が解決しようとする課題】
【００１２】
特許文献１、２に開示された構造によると、トレンチ側面のうちトレンチ底部近傍に位置する部分において、トレンチの側面でゲート絶縁膜に生じる電界集中は緩和されると考えられる。しかしながら、本発明者が検討したところ、従来の構造では、トレンチの底面のゲート絶縁膜にかかる電界強度を十分に低減することは困難であることがわかった。以下にその理由を説明する。
【００１３】
トレンチゲート型ＭＩＳＦＥＴでは、ドリフト領域１０４の濃度および厚さは、ＭＩＳＦＥＴがオフ状態のときに所定の耐圧を確保でき、かつ、ＭＩＳＦＥＴがオン状態のときにドリフト領域１０４の抵抗が最小となるように設計される。所定の耐圧とは、ＭＩＳＦＥＴがオフ状態であって、第２オーミック電極１０１に最大定格電圧が印加された場合に、半導体層１２０内のＰＮ接合に印加される電界強度が絶縁臨界電界強度（Ｅc）を超えないことをいう。
【００１４】
ディープ層１０６の深さがトレンチ１１１の底面の深さと略同じ場合（図示せず）には、以下の問題が生じる。オフ状態で第２オーミック電極１０１に最大定格電圧が印加されると、ゲート絶縁膜１１３のうちトレンチ１１１の底面に位置する部分には、Ｅc×εsic／εsio2（絶縁臨界電界強度の２．５倍）以上の電界強度が印加されることになる。具体例を示すと、炭化珪素基板１０２として４Ｈ−ＳｉＣ基板を用い、ドリフト領域１０４の濃度が１×１０16ｃｍ-3のとき、絶縁臨界電界強度Ｅcは２．５ＭＶ／ｃｍである。この場合、オフ状態で第２オーミック電極１０１に最大定格電圧が印加されると、トレンチ１１１の底面において、ゲート絶縁膜１１３に６．３ＭＶ／ｃｍもの電界が印加されてしまう。すなわち、ディープ層１０６の深さがトレンチ１１１の底面の深さと略同じ場合には、所定耐圧が確保できない。
【００１５】
一方、図１７に示すように、ディープ層１０６がトレンチ１１１の底面よりも深い場合には、以下の問題が生じる。図１８は、図１７に示した半導体装置２０００における半導体層の等電位線を示す図である。図１８に示されるように、ディープ層１０６および領域１０４ａの不純物濃度が高い場合、トレンチ１１１のコーナー部では、ディープ層１０６とトレンチ１１１とに挟まれた領域１０４ｂに電界が染み出し、コーナー部での電界集中は大きくなる。また、隣接するディープ層１０６の間隔が大きくなれば、電界の染み出しがより大きくなりトレンチコーナーにおける電界集中が増大する。トレンチコーナーにおける電界集中を緩和するためには、ＭＩＳＦＥＴがオフ状態のときに、ディープ層１０６から伸びる空乏層がドリフト領域１０４のうちトレンチ１１１の底面の下方に位置する領域１０４ａを全てピンチオフするような設計にすればよい。これにより、ディープ層１０６とドリフト領域１０４に絶縁臨界電界強度Ｅcが印加されるときにゲート絶縁膜１１３にかかる電界強度を低減できる。このような設計は、隣接する２つのディープ層１０６の間の領域１０４ａの不純物濃度を低く（ｎ-）設定し、隣接するディープ層１０６の間隔を可能な限り小さく制限することにより実現できる。しかしながら、領域１０４ａの不純物濃度を、ドリフト領域１０４よりも低くすると、この領域１０４ａにおけるＪＦＥＴ（Ｊｕｎｃｔｉｏｎ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）抵抗が増加するという問題がある。すなわち、オフ時にデバイスが高電圧に印加されている際のトレンチ１１１の底面における電界強度の大きさと、領域１０４ａにおけるＪＦＥＴ抵抗の大きさとの間にはトレードオフの関係が存在する。このため、所定の耐圧と低オン抵抗を両立することは困難である。
【００１６】
以上より、従来の半導体装置２０００は、全体のオン抵抗のうちＪＦＥＴ抵抗の占める割合を抑制しつつ、トレンチ１１１の底面においてゲート絶縁膜１１３に印加される電界強度を所定の値（例えば４ＭＶ／ｃｍ）以下に抑制することは困難である。
【００１７】
本発明は、上記事情に鑑みてなされたものであり、その目的は、トレンチゲート構造を有するＭＩＳＦＥＴにおいて、耐圧およびオン特性を確保しつつ、トレンチコーナー部においてゲート絶縁膜にかかる電界強度を緩和し、長期信頼性を向上させることにある。
【課題を解決するための手段】
【００１８】
本発明の半導体装置は、基板と、前記基板の主面上に配置され、ワイドバンドギャップ半導体によって構成される半導体層と、前記半導体層内に配置され、第１導電型ピラー領域と第２導電型ピラー領域とが２次元に配置された構成を有するスーパージャンクション部と、前記半導体層の表面領域の一部に配置された第１導電型のソース領域と、前記ソース領域に接して配置され、少なくとも一部が前記ソース領域の下方に位置している第２導電型のボディ領域と、前記半導体層のうち前記第１導電型ピラー領域の上に位置する部分に配置され、前記ソース領域および前記ボディ領域を貫通するトレンチと、前記トレンチの内部に配置されたゲート絶縁膜と、前記トレンチの内部において、前記ゲート絶縁膜上に配置されたゲート電極と、前記ソース領域および前記ボディ領域に電気的に接続された第１オーミック電極と、前記基板の前記主面と反対側の面に配置された第２オーミック電極と、前記ボディ領域と前記第２導電型ピラー領域との間に前記第２導電型ピラー領域と接して配置され、前記ボディ領域および前記第２導電型ピラー領域よりも高い濃度で第２導電型の不純物を含む高濃度第２導電型領域と、前記トレンチの側壁と前記高濃度第２導電型領域との間に配置された第１導電型領域とを備え、前記トレンチの底面の深さは、前記高濃度第２導電型領域と前記第２導電型ピラー領域との接触面の深さと同じか、それよりも小さい。
【００１９】
本発明の半導体装置の製造方法は、上記半導体装置の製造方法であって、前記基板の主面に、前記スーパージャンクション部を有する第１半導体層を形成する工程と、前記スーパージャンクション部の上に、前記第２導電型ピラー領域上に配置された前記高濃度第２導電型領域と、前記第１導電型ピラー領域上に配置された第１導電型領域とを有する第２半導体層を形成する工程と、前記第２半導体層の上に、前記ボディ領域および前記ソース領域を有する第３半導体層を形成する工程と、前記第２および第３半導体層のうち前記第１導電型ピラー領域の上に位置する部分に、少なくとも前記ソース領域、前記ボディ領域、および前記第１導電型領域を露出し、かつ、前記高濃度第２導電型領域を露出しないように前記トレンチを形成する工程とを包含する。
【発明の効果】
【００２０】
本発明によれば、所定の耐圧を確保し、ＪＦＥＴ抵抗の増大を抑制しつつ、ゲート絶縁膜に印加される電界強度を低減できる。
【図面の簡単な説明】
【００２１】
【図１】本発明による第１の実施形態の半導体装置１００１の模式的な断面図である。
【図２】（ａ）は本発明による第１の実施形態における半導体層の等電位線を説明するための拡大断面図であり、（ｂ）は参考例の半導体装置における半導体層の等電位線を説明するための拡大断面図である。
【図３】図１７に示す従来の半導体装置２０００および図１に示す第１の実施形態の半導体装置１００１において、半導体層に生じる電界強度分布を例示するグラフである。
【図４】（ａ）〜（ｆ）は、それぞれ、本発明による第１の実施形態の半導体装置の製造方法を説明するための工程断面図である。
【図５】（ａ）〜（ｅ）は、それぞれ、本発明による第１の実施形態の半導体装置の製造方法を説明するための工程断面図である。
【図６】（ａ）〜（ｅ）は、それぞれ、本発明による第１の実施形態の半導体装置の製造方法を説明するための工程断面図である。
【図７】本発明による半導体装置の第２の実施形態の模式的な断面図である。
【図８】図１７に示す従来の半導体装置２０００および図７に示す第２の実施形態の半導体装置１００２において、半導体層に生じる電界強度分布を例示するグラフである。
【図９】（ａ）〜（ｃ）は、それぞれ、本発明による第２の実施形態の半導体装置の製造方法を説明するための工程断面図である。
【図１０】本発明による半導体装置の第３の実施形態の模式的な断面図である。
【図１１】図１７に示す従来の半導体装置２０００、図１に示す半導体装置１００１および図１０に示す半導体装置１００３において、半導体層に生じる電界強度分布を例示するグラフである。
【図１２】本発明による第３の実施形態の他の半導体装置の模式的な断面図である。
【図１３】図１７に示す従来の半導体装置２０００、図２に示す半導体装置１００２および図１２に示す半導体装置１００４において、半導体層に生じる電界強度分布を例示するグラフである。
【図１４】本発明による半導体装置の第４の実施形態の模式的な断面図である。
【図１５】本発明による第４の実施形態の他の半導体装置の模式的な断面図である。
【図１６】（ａ）〜（ｅ）は、それぞれ、図１５に示す半導体装置１００６の製造方法を説明するための工程断面図である。
【図１７】従来の半導体装置を説明するための断面図である。
【図１８】従来の半導体装置における半導体層の等電位線を説明するための拡大断面図である。
【発明を実施するための形態】
【００２２】
以下、本発明による半導体装置の実施形態を説明する。本願明細書において、ワイドバンドギャップ半導体とは、本明細書では、「ワイドバンドギャップ半導体」とは、伝導帯の下端と価電子帯の上端とのエネルギー差（バンドギャップ）が２．０ｅＶ以上である半導体を意味する。そのようなワイドバンドギャップ半導体としては、ＳｉＣ、ＧａＮ、ＡｌＮ等のＩＩＩ族窒化物、ダイヤモンド等が挙げられる。以下の実施形態では、ワイドギャップ半導体がＳｉＣである例について説明する。しかし、本発明は、他のワイドギャップ半導体においても好適に用いることができる。また、以下の実施形態では、第１の導電型としてｎ型、第２の導電型としてｐ型の導電型を有するトレンチ型ＭＯＳＦＥＴを例に挙げて本発明を説明する。しかし、本発明は、第１の導電型としてｐ型、第２の導電型としてｎ型の導電型を有する半導体装置にも好適に用いることができ、例えば、絶縁ゲート型バイポーラトランジスタ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ；ＩＧＢＴ）などにも好適に本発明を用いることができる。
【００２３】
（第１の実施形態）
以下に、本発明による半導体装置の第１の実施形態を説明する。本実施形態は、トレンチゲート構造を有するＳｉＣ−ＭＩＳＦＥＴである。本実施形態のＭＩＳＦＥＴは、２次元に配列された複数のユニットセルを備えている。なお、ここでは、ストライプ状のユニットセルが一方向に配列された構造を例に説明するが、例えば四角形などの多角形の平面形状を有するユニットセルがｘ方向およびｘ方向に直交するｙ方向に配列された構造であってもよい。
【００２４】
図１は、本実施形態のＭＩＳＦＥＴ１０１の一部を示す断面図である。図２には１個のユニットセルＵと、その両側に位置するユニットセルの一部とを示している。
【００２５】
ＭＩＳＦＥＴ１０１のユニットセルＵは、ワイドギャップ半導体を含む基板２と、基板２の表面（主面）に形成されたワイドギャップ半導体を含む半導体層２０を有している。基板２は、例えば、１×１０18ｃｍ-3以上の濃度で第１導電型不純物（窒素、リン、砒素など）を含む、第１導電型（ここではｎ型）の低抵抗のＳｉＣ基板である。基板２の厚さは例えば３００μｍ程度である。基板２の主面は、（０００１）Ｓｉ面もしくは（０００−１）Ｃ面、または、これらの面からθ度（０＜θ≦１０度）傾いたオフ角を有する面で構成されている。基板２のポリタイプは例えば４Ｈである。
【００２６】
半導体層２０は、スーパージャンクション部２２と、スーパージャンクション部２２の上に位置する表層部２４とから構成されている。本明細書では、半導体層２０のうちスーパージャンクション構造を有する部分をスーパージャンクション部２２とし、スーパージャンクション構造の上面Ｓと半導体層２０の上面との間に位置する部分を表層部２４と称する。
【００２７】
スーパージャンクション部２２は、第１導電型の第１導電型ピラー領域４と第２導電型の第２導電型ピラー領域５とが基板２の主面上に２次元に交互に配置された互層構造（スーパージャンクション構造）を有している。第１導電型ピラー領域４はドリフト領域として機能する。本実施形態では、第１導電型ピラー領域４は、１×１０14ｃｍ-3以上５×１０18ｃｍ-3以下の濃度で第１導電型不純物（例えば窒素）がドープされたＳｉＣ半導体層である。第２導電型ピラー領域５の第２導電型不純物の濃度は、同一のユニットセル内の第１導電型ピラー領域４と同じチャージ量になるように設定されている。ここで、同じチャージ量とは、例えば、第１導電型ピラー領域４の実効的な不純物総量（第１導電型の不純物濃度と第２導電型の不純物濃度の差）と、第２導電型ピラー領域５の実効的な不純物総量（第２導電型の不純物濃度と第１導電型の不純物濃度の差）との比が０．８以上１．２以下であることをいう。
【００２８】
表層部２４は、第２導電型のボディ領域８と、ボディ領域８内に配置され、ボディ領域８よりも高濃度で第２導電型不純物を含むボディコンタクト領域９と、ボディ領域８に隣接して配置された第１導電型のソース領域１０とを含んでいる。この例では、半導体層２０の上面において、ソース領域１０がボディコンタクト領域９を包囲するように配置され、ソース領域１０およびボディコンタクト領域９の下方にボディ領域８が配置されている。
【００２９】
ボディ領域８は、ボロンまたはアルミニウム（ｐ型不純物）を例えば１×１０17ｃｍ-3以上１×１０19ｃｍ-3以下の濃度で含む。ボディ領域８の厚さは例えば０．５μｍ以上２μｍ以下である。ソース領域１０は、半導体層２０の上面において、１．０×１０19ｃｍ-3以上１．０×１０20ｃｍ-3以下の濃度で窒素を含む。ボディコンタクト領域９は、例えば５×１０19ｃｍ-3程度以上の濃度で第２導電型不純物を含む。
【００３０】
なお、ボディ領域８の不純物濃度等によっては、ボディコンタクト領域９が形成されていなくてもよい。その場合には、ボディ領域８は、直接第１オーミック電極１５と接することによって、第１オーミック電極１５と電気的に接続される。このときでも、ボディ領域８の少なくとも一部はソース領域１０よりも下方に配置される。
【００３１】
ボディ領域８と、その下に配置されたスーパージャンクション部２２の第２導電型ピラー領域５との間には、高濃度第２導電型領域６が設けられている。これにより、ボディ領域８と第２導電型ピラー領域５とが接続されている。高濃度第２導電型領域６は、第２導電型ピラー領域５およびボディ領域８よりも高濃度で第２導電型不純物（ｐ型不純物）を含む。高濃度第２導電型領域６の底面は、第２導電型ピラー領域５と接しており、この接触面によってスーパージャンクション部２２の上面Ｓが規定される。ボディ領域８とスーパージャンクション部２２の第１導電型ピラー領域４との間には、第１導電型領域７が配置されている。本実施形態では、第１導電型領域７はボディ領域８と接しており、ボディ領域８と第１導電型ピラー領域４とを繋ぐ電流経路（キャリア通路）の一部を構成する。第１導電型領域７は、第１導電型ピラー領域４よりも高濃度で第１導電型不純物（ｎ型不純物）を含むことが好ましい。
【００３２】
また、半導体層２０の表層部２４には、ソース領域１０およびボディ領域８を貫通し、第１導電型ピラー領域４に達するトレンチ１１が形成されている。トレンチ１１は、各ユニットセルに１個ずつ設けられる。ここでは、各ユニットセルのトレンチ１１は、半導体層２０のうち第１導電型ピラー領域４の上に位置する部分に配置されている。トレンチ１１の底面の深さは、スーパージャンクション構造の上面Ｓ、すなわち高濃度第２導電型領域６の底面（すなわち高濃度第２導電型領域６と第２導電型ピラー領域５との接触面）の深さと同じか、それよりも小さい。図示する例では、トレンチ１１の底面は、第１導電型領域７の底面と略同じ深さを有している。ここでいう「深さ」は、半導体層２０の上面からの深さを指す。また、トレンチ１１の側壁において、ソース領域１０、ボディ領域８および第１導電型領域７が露出している。なお、第１導電型領域７がトレンチ１１の側壁と高濃度第２導電型領域６との間に設けられているので、トレンチ１１の側壁において高濃度第２導電型領域６は露出していない。トレンチ１１内には、ゲート電極１４と、ボディ領域８の側面を覆うように配置されたチャネル層１２と、ゲート電極１４とチャネル層１２とを絶縁するためのゲート絶縁膜１３とが設けられている。
【００３３】
図示する例では、スーパージャンクション構造のピラー領域４、５の配列ピッチは、第１導電型ピラー領域４が、それぞれ、各ユニットセルのトレンチ１１の下方に位置するように設定されている。従って、ピラー領域４、５の配列ピッチは、ユニットセルＵの配列ピッチと同じである。
【００３４】
半導体装置１００１では、チャネル層１２はトレンチ１１の側面および底面全体を覆うように形成されているが、チャネル層１２は、ボディ領域８を跨ぐように、ソース領域１０、ボディ領域８および第１導電型領域７と接するように形成されていればよい。本実施形態におけるチャネル層１２は、例えばトレンチ１１内にＳｉＣをエピタキシャル成長させることによって形成されたチャネルエピ層である。エピタキシャル結晶中の不純物ドーズ量を変えることにより、半導体装置１００１の閾値（Ｖｔｈ）を制御することが可能である。例えば、ボディ領域８の第２導電型の不純物濃度が１．５×１０17ｃｍ-3程度である場合、チャネル層１２が１．０×１０11ｃｍ-2程度のドーズ量を有するように第１導電型の不純物をドーピングすれば、半導体装置１００１の閾値電圧を４Ｖ程度に制御することができる。なお、一般にボディ領域８の濃度を高くすると閾値電圧は上昇するが、ボディ領域８の濃度を高くするとともにチャネル層１２の不純物ドーズ量も高くすると、閾値電圧の上昇を抑えることができる。このため、適正な閾値電圧（例えば４Ｖ程度）を得ることが可能となる。
【００３５】
なお、チャネル層１２を設けずに、ゲート電極１４に印加される電圧により、ボディ領域８のうちゲート絶縁膜１３を介してゲート電極１４と対向する部分の表面に生じる反転層をチャネルとして用いてもよい。この場合、トレンチ１１内において、ゲート絶縁膜１３を、少なくともボディ領域８と接するように配置すればよい。
【００３６】
ＭＩＳＦＥＴ１０１は、また、半導体層２０の上に設けられた第１オーミック電極（ソース電極）１５と、基板２の裏面に形成された第２オーミック電極（ドレイン電極）１とを備えている。第１オーミック電極１５は、ボディコンタクト領域９およびソース領域１０とオーミック接合を形成する金属シリサイドを含むことが好ましい。同様に、第２オーミック電極１は、基板２とオーミック接合を形成する金属シリサイドを含むことが好ましい。第１オーミック電極１５は、ソース領域１０およびボディコンタクト領域９と電気的に接続されている。第１オーミック電極１５およびゲート電極１４の上には、層間絶縁膜１６が形成されている。層間絶縁膜１６の上にはソース配線（図示せず）が設けられている。ソース配線は、層間絶縁膜１６に形成されたコンタクトホール内で、第１オーミック電極１５と電気的に接続されている。
【００３７】
本実施形態の半導体装置１００１は、以下のような利点を有する。
【００３８】
本実施形態の半導体装置１００１は、図２（ａ）に示すように、オフ時において、半導体装置１００１の表層部２４の電位は略一定となる。すなわち、半導体層２０の上面からスーパージャンクション構造の上面Ｓ（すなわち高濃度第２導電型領域６の底面）までの電位は略一定（略０Ｖ）となり、スーパージャンクション部２２に略全ての電界がかかる。そのため、半導体装置１００１は、半導体層２０中の電界強度をεsio2／εsic×４ＭＶ／ｃｍ以下の一定の電界に抑えることができ、耐圧が確保できる。従って、オフ時のドレイン電極に最大定格電圧を印加した場合であっても、トレンチのコーナー部近傍においてゲート絶縁膜１３にかかる電界強度を大幅に低減できる。また、スーパージャンクション構造の採用によって耐圧を確保する場合、従来の半導体装置（例えば、図１７）においてドリフト領域の厚さや濃度を調整して耐圧を確保する場合に比べて、オン抵抗の上昇を抑制できる。
【００３９】
また、スーパージャンクション構造の採用により、耐圧を確保しつつ、半導体層２０の表層部２４に配置される各領域の不純物濃度を高く設定することが可能になる。具体的には、トレンチ１１と高濃度第２導電型領域６との間に位置し、キャリア通路の一部となる第１導電型領域７の不純物濃度を、第１導電型ピラー領域４よりも高く設定できる。従って、ＪＦＥＴ抵抗を低減でき、オン抵抗をさらに低減できる。
【００４０】
このように、本実施形態によると、スーパージャンクション部２２によって耐圧を確保しつつ、ＪＦＥＴ抵抗の増大を抑えるとともに、ゲート絶縁膜１３の信頼性を向上できる。
【００４１】
トレンチ１１の底面は、高濃度第２導電型領域６の底面と同じであってもよいが、高濃度第２導電型領域６の底面よりも浅いことが好ましい。これにより、トレンチ１１のコーナー部においてゲート絶縁膜１３にかかる電界をより確実に小さくできる。
【００４２】
なお、トレンチ１１の底面が高濃度第２導電型領域６の底面よりも深く、スーパージャンクションを構成するｎ型ピラー層（第１導電型ピラー領域４）内に配置されていると、トレンチ１１のコーナー部でゲート絶縁膜１３にかかる電界強度を低く抑えることは困難である。
【００４３】
参考例として、トレンチ１１の底面が第１導電型ピラー領域４内に位置する構造を図２（ｂ）に示す。図２（ｂ）では、簡単のため、図１と同様の構成要素には同じ参照符号を付している。また、半導体層２０の等電位線を点線で示している。図２（ｂ）からわかるように、参考例の構造によると、トレンチ１１のコーナー部においてゲート絶縁膜１３に電界集中が生じるおそれがある。これに対し、本実施形態では、図２（ａ）を参照しながら説明したように、トレンチ１１の底面は、ボディ領域８の底面より深く、かつ、スーパージャンクション部２２の上面Ｓ（高濃度第２導電型領域６の底面）と同じか、それよりも浅い位置にある。このため、トレンチ１１のコーナー部近傍の電界を略均一にできるので、ゲート絶縁膜１３に電界集中が生じることを抑制できる。
【００４４】
また、本実施形態では、スーパージャンクション部２２の各第２導電型ピラー領域５は、高濃度第２導電型領域６を介してボディ領域８と接続されている。これにより、オン状態からオフ状態に遷移し、第２導電型ピラー領域５が空乏化する際に、ボディ領域８およびボディコンタクト領域９を通して第２導電型ピラー領域５から電荷を引き抜くことが可能となる。従って、スーパージャンクション構造が有する耐圧効果を効果的に発揮させることができる。
【００４５】
ここで、図３を参照しながら、スーパージャンクション構造を採用することによる効果を詳しく説明する。図３は、半導体装置１００１（図１）のオフ時に第２オーミック電極１に最大定格電圧を印加した場合の、半導体層２０に生じる電界強度分布を例示するグラフである。比較のため、スーパージャンクション構造を有していない従来の半導体装置２０００（図１７）の半導体層１２０に生じる電界強度分布も例示している。
【００４６】
図３に示すグラフの横軸は電界強度、グラフの縦軸は、高濃度第２導電型領域６（半導体装置２０００の場合にはディープ層１０６）の底面の深さをゼロとする半導体層２０、１２０の深さを表している。
【００４７】
スーパージャンクション構造を有しない従来の半導体装置２０００では、半導体層１２０中の電界強度は、線５００で示すように、ディープ層１０６の底面であるＰＮ接合面で最も高く、半導体層１２０の深さが大きくなるにつれて徐々に低くなる。
【００４８】
一方、半導体装置１００１の半導体層２０中の電界強度は、線５０１で示すように、スーパージャンクション部２２内で平坦な分布となる。ここで、電界強度を深さ方向に積分した値は各半導体装置の耐圧を示している。図３に例示するグラフでは、従来の半導体装置２０００の電界強度を積分した値（面積）と、半導体装置１００１の電界強度を積分した値（面積）とは一定であり、同一の耐圧を実現できる。
【００４９】
スーパージャンクション構造を有しない従来の半導体装置２０００を製造する際には、通常、電界強度のピークの値を絶縁破壊電界強度Ｅｃに設定する。このため、半導体装置２０００のゲート絶縁膜中にはεsic／εsio2×Ｅｃの電界が印加される。半導体装置２０００の構造によってこの電界を緩和するためには、ドリフト領域１０４の不純物濃度を低く抑える必要があり、ＪＦＥＴ抵抗を低減できない。また、隣接する２つのディープ層１０６間の距離が大きくなるにつれてトレンチ１１１底面における電界抑制効果が弱くなるといった課題があった。
【００５０】
これに対し、半導体装置１００１では、半導体装置２０００と同程度の耐圧・オン抵抗を確保しつつ、半導体層２０中の電界強度のピーク値を低減できる。すなわち、高濃度第２導電型領域６の底面（スーパージャンクション構造の上面Ｓ）における電界強度Ｅ(1)を、上記の電界強度Ｅｃよりも小さくできる。具体的には、トレンチ１１のコーナー部近傍においてゲート絶縁膜１３にかかる電界強度を４ＭＶ／ｃｍに抑制するためには、半導体層２０の電界強度Ｅ(1)がεsio2／εsic×４ＭＶ／ｃｍ以下になるように設計すればよい。これにより、最大定格電圧を変えることなく、ゲート絶縁膜１３中の電界強度を低減できる。また、スーパージャンクション構造を用いることにより、第１導電型ピラー領域４の不純物濃度を高めることができるので、オン抵抗を低減できる。
【００５１】
一例を挙げると、図３に示すグラフにおいて、電界強度Ｅｃは例えば２．２ＭＶ／ｃｍ、電界強度Ｅ(1)は例えば１．３ＭＶ／ｃｍ程度であり、線５０１は、半導体層２０の深さが例えば１０μｍ程度で線５００と交わっている。なお、電界強度および半導体層２０の深さの数値は、例えば半導体層の材料、結晶品質、不純物濃度等によって変わり得るため、上記で例示した数値に限定されない。
【００５２】
さらに、本実施形態では、高濃度第２導電型領域６の濃度は、スーパージャンクション部２２の第２導電型ピラー領域５の濃度よりも高い。このため、スーパージャンクション部２２がすべて空乏化した後、さらにドレイン電圧が上昇した場合であっても、高濃度第２導電型領域６中の空乏層が伸びてゲート絶縁膜１３にかかる電界強度の増大を引き起こすことを防止できる。
【００５３】
また、高濃度第２導電型領域６とトレンチ１１の深さが略同じである場合、半導体層２０のうちトレンチ１１の形成により削られた領域の空間電荷を、高濃度第２導電型領域６の空間電荷で補償することにより、半導体装置１００１の横方向の耐圧低下を抑制することができる。
【００５４】
オン時に高濃度第２導電型領域６から伸びる空乏層によって第１導電型領域７が完全に空乏化されることを防止するためには、第１導電型領域７の不純物濃度は、第１導電型ピラー領域４の不純物濃度よりも高く設定されることが好ましい。ただし、第１導電型領域７の不純物濃度が高すぎると、第１導電型ピラー領域４から電界が染み出し、トレンチ１１のコーナー部近傍における電界強度が高くなってしまう。このような場合には、半導体層２０中の電界強度（図３に示す電界強度Ｅ(1)）を低く抑えたとしても、ゲート絶縁膜１３にかかる電界強度を十分に低減することは困難である。従って、第１導電型領域７の不純物濃度は、例えば第１導電型ピラー領域４の不純物濃度よりも高く、ソース領域１０の不純物濃度よりも低い範囲内で、半導体装置１００１のオン抵抗を上昇させず、かつ、トレンチ１１のコーナー部への電界集中を低減できるように適宜選択される。
【００５５】
なお、本実施形態では、ストライプ形状のユニットセルが一方向に配列されている。また、スーパージャンクション構造では、第１導電型ピラー領域４および第２導電型ピラー領域５が、ユニットセルの配列方向と同じ方向に交互に配列されている。なお、ユニットセルおよび各ピラー領域の配列構造は上記の配列構造に限定されない。例えば、本実施形態の半導体装置は、四角形のユニットセルがｘ方向およびｙ方向に配列された構成を有していてもよい。その場合、各ユニットセルにおいて、トレンチ１１の下方に位置する第１導電型ピラー領域４と、それを包囲するように配置された筒状の第２導電型ピラー領域５とを有していてもよい。
【００５６】
＜半導体装置１００１の製造方法＞
次に、図面を参照しながら、半導体装置１００１の製造方法の一例を説明する。図４（ａ）〜（ｆ）、図５（ａ）〜（ｅ）および図６（ａ）〜（ｅ）は、それぞれ、半導体装置１００１の製造方法を説明するための工程断面図である。
【００５７】
まず、図４（ａ）に示すように、基板２の主面上に、熱ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）等により半導体層２０Ａを形成する。基板２は、例えば４Ｈ−ＳｉＣの（０００１）面から８°のオフ角を持つ、半導体層２０Ａは、基板２よりも低い濃度で半導体層２０Ａは、例えば、原料ガスとしてシラン（ＳｉＨ4）とプロパン（Ｃ3Ｈ8）とを用い、キャリアガスとして水素（Ｈ2）を、ドーパントガスとして窒素（Ｎ2）をそれぞれ用いて形成される。例えば１０００Ｖ耐圧のＭＩＳＦＥＴを製造する場合は、半導体層２０Ａの不純物濃度（ここでは窒素濃度）は１×１０16ｃｍ―3以上１×１０18ｃｍ-3以下であることが好ましい。この不純物濃度がドリフト領域（第１導電型ピラー領域）の不純物濃度となる。また、半導体層２０Ａの厚さは例えば０．１μｍ以上２μｍ以下である。
【００５８】
次いで、図４（ｂ）に示すように、半導体層２０Ａの選択された領域に第２導電型の不純物をイオン注入することにより、半導体層２０Ａの上面から基板２に達する複数の第２導電型ピラー領域５Ａを形成する。半導体層２０Ａのうち第２導電型ピラー領域５Ａが形成されなかった領域は、第１導電型の第１導電型ピラー領域４Ａとなる。
【００５９】
この後、図４（ｃ）に示すように、半導体層２０Ａの上に、半導体層２０Ｂとして第１導電型の高抵抗のＳｉＣエピタキシャル層を形成する。半導体層２０Ｂは、半導体層２０Ａと同様の方法で形成されてもよい。半導体層２０Ｂの不純物濃度および厚さは、半導体層２０Ａの不純物濃度および厚さと同じであってもよい。
【００６０】
次いで、図４（ｄ）に示すように、半導体層２０Ｂの選択された領域に第２導電型の不純物をイオン注入することにより、半導体層２０Ｂの上面から、半導体層２０Ａの各第２導電型ピラー領域５Ａに達する第２導電型ピラー領域５Ｂを形成する。第２導電型ピラー領域５Ｂの不純物濃度は、第２導電型ピラー領域５Ａの不純物濃度と同じであってもよい。半導体層２０Ｂのうち第２導電型ピラー領域５Ｂが形成されなかった領域は、第１導電型の第１導電型ピラー領域４Ｂとなる。
【００６１】
次いで、図４（ｃ）および（ｄ）を参照しながら前述した方法と同様の方法で、図４（ｅ）に示すように、半導体層２０Ｂ上にさらに半導体層２０Ｃを形成し、半導体層２０Ｃに複数の第２導電型ピラー領域５Ｃおよび第１導電型ピラー領域４Ｃを形成する。第１導電型ピラー領域４Ｃおよび第２導電型ピラー領域５Ｃの不純物濃度は、それぞれ、第１導電型ピラー領域４Ａ、４Ｂおよび第２導電型ピラー領域５Ａ、５Ｂの不純物濃度と同じであってもよい。半導体層２０Ｃの厚さは適宜調整されればよい。これにより、第２導電型ピラー領域５Ａ、５Ｂ、５Ｃによって構成される第２導電型ピラー層（第２導電型領域）５と、第１導電型ピラー領域４Ａ、４Ｂ、４Ｃによって構成される第１導電型ピラー層（ドリフト領域）４とを含むスーパージャンクション構造を得る。
【００６２】
なお、スーパージャンクション構造を得るための製造方法はこれに限定されない。例えば、半導体層２０Ａを第２導電型として、これに対して第１導電型の不純物を選択的にイオン注入することによっても形成できる。また、第２導電型の半導体層２０Ａを形成した後に、選択的にエッチングすることによって第２導電型ピラー領域５Ａを作成し、当該エッチングで削られた溝に第１導電型の半導体層を堆積することによって第１導電型ピラー領域４Ａを形成することもできる。なお、上記では、半導体層２０Ａ、２０Ｂ、２０Ｃを複数回に分けて形成したが、その繰り返しの回数は、スーパージャンクション部の所望の膜厚に応じて調節される。
【００６３】
続いて、図４（ｆ）に示すように、スーパージャンクション構造の上に、さらに半導体層２０Ｄを形成する。半導体層２０Ｄは、例えば図４（ａ）を参照しながら前述した方法と同様の方法で形成された第１導電型のＳｉＣエピタキシャル層であってもよい。なお、半導体層２０Ｄの導電型は第１導電型でも第２導電型のどちらでもよいが、その不純物濃度は１０16ｃｍ-3以下であることが好ましい。半導体層２０Ｄの厚さは、高濃度第２導電体領域の厚さを規定し、例えば０．１μｍ以上０．５μｍ以下である。
【００６４】
続いて、図５（ａ）に示すように、半導体層２０Ｄのうち第２導電体領域５の上に位置する領域に第２導電型の不純物を注入する。これにより、各第２導電型ピラー領域５と接するように高濃度第２導電型領域６を形成する。高濃度第２導電型領域６の不純物濃度は、例えば１×１０17ｃｍ-3以上１×１０19ｃｍ-3以下である。
【００６５】
この後、図５（ｂ）に示すように、半導体層２０Ｄのうち高濃度第２導電型領域６が形成されなかった領域に第１導電型の不純物を注入する。これにより、各第１導電型ピラー領域４と接するように第１導電型領域７を形成する。第１導電型領域７の不純物濃度は、第１導電型ピラー領域４の不純物濃度よりも高く設定されることが好ましく、例えば１×１０17ｃｍ-3以上１×１０19ｃｍ-3以下である。
【００６６】
次に、図５（ｃ）に示すように、半導体層２０Ｄの上に、熱ＣＶＤ等により、ボディ領域となる半導体層２０Ｅを形成する。半導体層２０Ｅは、例えば、原料ガスとしてシラン（ＳｉＨ4）とプロパン（Ｃ3Ｈ8）とを用い、キャリアガスとして水素（Ｈ2）を、ドーパントガスとしてトリメチルアルミニウムをそれぞれ用いて形成された第２導電型のＳｉＣエピタキシャル層である。半導体層２０Ｅの不純物濃度は例えば１×１０15ｃｍ-3以上１×１０18ｃｍ-3以下である。また、半導体層２０Ｅの厚さは例えば０．３μｍ以上１μｍ以下である。半導体層２０Ｅの厚さおよび不純物濃度がボディ領域の厚さおよび不純物濃度となる。なお、ボディ領域の厚さは半導体装置１００１のチャネル長となる。半導体装置１００１の閾値電圧は、ボディ領域の不純物濃度に依存することから、ボディ領域の不純物濃度は所望の閾値電圧に応じて適宜設定される。
【００６７】
この後、図５（ｄ）に示すように、半導体層２０Ｅの表面領域に第２導電型の不純物イオン（例えばアルミニウムイオン、ボロンイオンなど）を注入して、高濃度で第２導電型不純物を含むボディコンタクト領域９を形成する。ボディコンタクト領域９は、基板２の主面に垂直な方向から見て、高濃度第２導電型ピラー領域５と重なるように配置されることが好ましい。ボディコンタクト領域９の不純物濃度は例えば１×１０19ｃｍ-3以上１×１０21ｃｍ-3以下である。
【００６８】
続いて、図５（ｅ）に示すように、半導体層２０Ｅの表面領域のうちボディコンタクト領域９が形成されなかった領域に、第１導電型の不純物イオン（例えば窒素イオンなど）を注入して、高濃度で第１導電型不純物を含むソース領域１０を形成する。ソース領域１０の不純物濃度は例えば１×１０19ｃｍ-3以上１×１０21ｃｍ-3以下である。半導体層２０Ｅのうちボディコンタクト領域９もソース領域１０も形成されなかった部分がボディ領域８となる。
【００６９】
この後、半導体層２０Ａ〜２０Ｅ（合わせて半導体層２０と呼ぶ）に注入した不純物を活性化するため、例えばアルゴンなどの不活性ガスの雰囲気中、１７００℃の温度で３０分間の活性化アニールを施す。
【００７０】
続いて、図６（ａ）に示すように、ドライエッチングにより、半導体層２０にトレンチ１１を形成する。トレンチ１１は、ユニットセル毎に形成される。ここでは、トレンチ１１は、ソース領域１０、ボディ領域８および第１導電型領域７を貫通し、第１導電型ピラー領域４と達するように形成される。なお、トレンチ１１の底面が第１導電型領域７内に位置するように、トレンチ１１が形成されてもよい。トレンチ１１の深さは、図示する断面において、トレンチ１１の底面が高濃度第２導電型領域６の上面と下面との間に位置するように設定されることが好ましい。トレンチ１１を形成した後、例えば犠牲酸化などの、ゲート酸化工程前の基板の清浄度を高めるプロセスを行うことが好ましい。
【００７１】
次に、図６（ｂ）に示すように、トレンチ１１が形成された半導体層２０の上に、例えばＳｉＣをエピタキシャル成長させ、これをパターニングすることによりチャネル層１２を形成する。チャネル層１２は、トレンチ１１の側壁において、ボディ領域８を跨いでソース領域１０および第１導電型領域７と接するように配置される。チャネル層１２の厚さは例えば１０ｎｍ以上１μｍ以下、不純物濃度は例えば１．５×１０17ｃｍ-3以上５×１０18ｃｍ-3以下に設定される。
【００７２】
続いて、ゲート酸化工程前の洗浄（通常のＲＣＡ洗浄）を実施した後、図６（ｃ）に示すように、チャネル層１２の上に表面を熱酸化することによってゲート絶縁膜（ＳｉＯ2膜）１３を形成する。この後、ゲート絶縁膜１３上にゲート電極１４を形成する。
【００７３】
ゲート絶縁膜１３は、チャネル層１２の表面を熱酸化することによって形成され得る。なお、チャネル層１２を形成しない場合（反転チャネル型のＭＩＳＦＥＴを製造する場合）には、トレンチ１１の表層（半導体層２０）を酸化して、ゲート絶縁膜１３を形成することができる。ゲート絶縁膜１３は例えば特開２００５−１３６３８６号公報に示される方法によって形成され得る。ゲート絶縁膜１３の厚さはゲート駆動回路の動作電圧で決定される。ゲート絶縁膜１３の信頼性を考えると、ゲート絶縁膜１３としてＳｉＯ2膜を形成する場合、例えばゲート絶縁膜１３にかかる電界が４ＭＶ／ｃｍ程度となるようにゲート絶縁膜１３の厚さを設定する。従って、ゲート動作電圧が２０Ｖのとき、ゲート絶縁膜１３の厚さは７０ｎｍ程度となる。
【００７４】
ゲート電極１４は、第１導電型の不純物（リンやアンチモン）が高濃度に堆積されたポリシリコン膜を堆積し、パターニングを行うことによって形成できる。ポリシリコン膜は、第２導電型の不純物を高濃度に含む膜であってもよい。ゲート電極１４は、例えば７×１０20ｃｍ-3程度のリンの不純物を含む。ゲート電極１４の厚さは５００ｎｍ程度であればよい。ゲート電極１４に対して、活性化のための酸化を行うことが好ましい。ゲート電極１４の酸化は、例えば、ドライ酸素雰囲気中、９００℃の温度で、５０ｎｍ以上１００ｎｍ以下の酸化膜が成長する条件で行われ、これによってゲート電極１４の信頼性を高めることができる。
【００７５】
次いで、図６（ｄ）に示すように、層間絶縁膜１６として例えばＰＳＧ（Ｐｈｏｓｐｈｏ−Ｓｉｌｉｃａｔｅ−Ｇｌａｓｓ）膜を形成し、層間絶縁膜１６に、ソース領域１０の一部およびボディコンタクト領域９を露出する開口（コンタクトホール）を形成する。この後、層間絶縁膜１６に形成されたコンタクトホール内に、ソース領域１０およびボディコンタクト領域９と接する第１オーミック電極１５を設ける。
【００７６】
層間絶縁膜１６として、高温酸化（Ｈｉｇｈ  Ｔｅｍｐｅｒａｔｕｒｅ  Ｏｘｉｄｅ；ＨＴＯ）膜、プラズマＣＶＤ等で堆積される酸化膜などを用いてもよい。
【００７７】
第１オーミック電極１５は、例えば次のようにして形成される。まず、層間絶縁膜１６に形成されたコンタクトホール内に、Ｔｉ膜、Ｎｉ膜などの金属膜を堆積する。次いで、例えば９００℃以上１０００℃以下の温度で熱処理を行う。これにより、半導体層２０の表面部分が合金化され、金属膜と半導体層２０との界面に金属シリサイドが形成される。この後、熱処理によって反応しなかった金属を除去する。このようにして第１オーミック電極１５を得る。第１オーミック電極１５は、ソース領域１０およびボディコンタクト領域９とオーミック接合を形成する金属シリサイドを含む。
【００７８】
また、図６（ｅ）に示すように、基板２の主面（半導体層２０が形成されている面）と反対側の面（裏面）に、第２オーミック電極１を形成する。第２オーミック電極１は、基板２の裏面に、Ｔｉ膜やＮｉ膜などの金属膜を堆積し、例えば９００℃以上１０００℃以下の温度で熱処理を行うことによって形成されてもよい。
【００７９】
この後、図示していないが、第１オーミック電極１５および層間絶縁膜１６の上に導電膜（例えばＡｌ膜）を堆積し、パターニングを行うことにより、各ユニットセルの第１オーミック電極１５に接する上部配線を設ける。このようにして半導体装置１００１が得られる。
【００８０】
（第２の実施形態）
以下に、本発明による半導体装置の第２の実施形態を説明する。本実施形態の半導体装置は、トレンチゲート構造を有するＭＩＳＦＥＴである。
【００８１】
図７は、本実施形態の半導体装置１００２の一部の断面構造を示している。半導体装置１００２は、複数のユニットセルが２次元に配列された構造を有しており、図７には１個のユニットセルＵと、その両側に位置するユニットセルの一部とを示している。簡単のため、図１と同様の構成要素には同じ参照符号を付し、説明を省略する。
【００８２】
半導体装置１００２のユニットセルＵは、スーパージャンクション部２２と基板２との間に、さらなるドリフト領域（以下、単に「ドリフト領域」と称する）３を有するドリフト部２６を備えている点で、第１の実施形態の半導体装置１００１と異なっている。本実施形態では、スーパージャンクション部２２の第１導電型ピラー領域４の不純物濃度（例えば窒素濃度）は、例えば１×１０14ｃｍ-3以上５×１０18ｃｍ-3以下である。ドリフト領域３は第１導電型の高抵抗ＳｉＣ層である。ドリフト領域３の不純物濃度は、スーパージャンクション部２２の第１導電型ピラー領域４の不純物濃度よりも低いことが好ましく、例えば１×１０14ｃｍ-3以上１×１０17ｃｍ-3以下である。
【００８３】
本実施形態でも、スーパージャンクション構造を有し、また、スーパージャンクション部２２の第２導電型ピラー領域５とボディ領域８とが高濃度第２導電型領域６を介して接続されている。また、トレンチ１１の底面は、スーパージャンクション構造の上面Ｓよりも浅い位置に配置されている。さらに、トレンチ１１と高濃度第２導電型領域６との間に第１導電型領域７が設けられている。従って、第１の実施形態と同様の効果を有する。
【００８４】
図８は、半導体装置１００２のオフ時に第２オーミック電極１に最大定格電圧を印加した場合の、半導体層２０に生じる電界強度分布を例示するグラフである。比較のため、スーパージャンクション構造を有していない従来の半導体装置２０００（図１７）の半導体層１２０に生じる電界強度分布、および、第１の実施形態の半導体装置１００１の半導体層２０に生じる電界強度分布も例示している。
【００８５】
図８に示すグラフの横軸は電界強度、グラフの縦軸は、高濃度第２導電型領域６（半導体装置２０００の場合にはディープ層１０６）の底面の深さをゼロとする半導体層２０、１２０の深さを表している。なお、電界強度および半導体層の深さの数値は、例えば半導体層の材料、結晶品質、不純物濃度等によって変わり得る。
【００８６】
スーパージャンクション構造を有しない従来の半導体装置２０００では、半導体層１２０中の電界強度は、前述したように、ＰＮ接合面で最も高く、深くなるほど徐々に低くなるような分布となる。
【００８７】
一方、半導体装置１００２では、線５０２で示すように、スーパージャンクション部２２内の電界強度は平坦な分布を有し、その下のドリフト部２６内の電界強度は、深いほど小さくなる分布を有する。ドリフト部２６における電界強度の傾きは、ドリフト領域３の不純物濃度に比例する。なお、図８に例示するグラフでは、従来の半導体装置２０００の電界強度を積分した値（面積）と、半導体装置１００２の電界強度を積分した値（面積）とは一定であり、同一の耐圧を実現できる。
【００８８】
半導体装置１００２では、半導体装置２０００と同程度の耐圧を確保しつつ、半導体層２０中の電界強度のピーク値Ｅ(2)を低減できる（Ｅ(2)＜Ｅｃ）。例えば、トレンチ１１のコーナー部近傍においてゲート絶縁膜１３にかかる電界強度を４ＭＶ／ｃｍに抑制するためには、半導体層２０の電界強度Ｅ(2)がεsio2／εsic×４ＭＶ／ｃｍ以下になるように設計すればよい。これにより、最大定格電圧を変えることなく、ゲート絶縁膜１３中の電界強度を低減できる。また、スーパージャンクション構造を用いることにより、第１導電型ピラー領域４の不純物濃度を高めることができるので、第１導電型ピラー領域４の抵抗を大幅に低減できる。
【００８９】
なお、本実施形態では、第１導電型ピラー領域４よりも高抵抗のドリフト領域３が設けられているので、第１の実施形態の半導体装置１００１よりもオン抵抗が高くなる。しかしながら、ドリフト領域３の厚さが小さいことから（例えば半導体層２０の厚さの１／２以下）、オン抵抗の上昇分はわずかである。本実施形態によると、第１実施形態と同様の効果が得られる上に、後述するように、第１実施形態と比べて、スーパージャンクション構造を形成するための工程およびコストを削減できるので有利である。
【００９０】
＜半導体装置１００２の製造方法＞
図９（ａ）〜（ｃ）は、それぞれ、半導体装置１００２の製造方法の一例を説明するための工程断面図である。
【００９１】
まず、図９（ａ）に示すように、熱ＣＶＤ法等により、ドリフト領域３となる半導体層２０Ｆを形成する。半導体層２０Ｆは、第１導電型の高抵抗のＳｉＣエピタキシャル層である。半導体層２０Ｆの第１導電型不純物の濃度（例えば窒素濃度）は、例えば１×１０14ｃｍ-3以上１×１０17ｃｍ-3以下である。
【００９２】
次いで、図９（ｂ）に示すように、半導体層２０Ｆの上に、半導体層２０Ｇを形成する。半導体層２０Ｇの形成方法は、図４（ｃ）を参照しながら前述した方法と同様の方法であってもよい。
【００９３】
続いて、半導体層２０Ｇの選択された領域に第２導電型不純物を注入することにより、複数の第２導電型ピラー領域５を形成する。第２導電型ピラー領域５が形成されなかった領域は第１導電型ピラー領域４となる。第２導電型ピラー領域５および第１導電型ピラー領域４の不純物濃度は、図４（ｄ）を参照しながら前述した方法と同様であってもよい。このようにして、半導体層２０Ｇにスーパージャンクション構造が形成される。
【００９４】
次に、図示しないが、図４（ｆ）を参照しながら前述した方法と同様の方法で、スーパージャンクション構造の上にさらに、高濃度第１および第２導電型領域６、７を形成するための半導体層を設ける。この後の工程も、図４（ｇ）〜図６（ｅ）を参照しながら前述した工程と同様である。
【００９５】
このように、本実施形態によると、第１実施形態の半導体装置１００１よりもスーパージャンクション構造を薄くできるので、半導体層の形成（エピタキシャル成長）工程および第２導電型ピラー層を形成するためのイオン注入工程の回数を減少させることができる。なお、何れの実施形態においても、スーパージャンクション構造を形成するための半導体層の形成およびイオン注入工程の回数は、特に限定されず、スーパージャンクション構造の厚さに応じて適宜選択される。
【００９６】
（第３の実施形態）
以下に、本発明による半導体装置の第３の実施形態を説明する。本実施形態の半導体装置は、トレンチゲート構造を有するＭＩＳＦＥＴである。
【００９７】
図１０は、本実施形態の半導体装置１００３の一部の断面構造を示している。半導体装置１００３は、複数のユニットセルが２次元に配列された構造を有しており、図１０には１個のユニットセルＵと、その両側に位置するユニットセルの一部とを示している。簡単のため、図１と同様の構成要素には同じ参照符号を付し、説明を省略する。
【００９８】
半導体装置１００３は、トレンチ１１の底面が、高濃度第２導電型領域６の底面（すなわちスーパージャンクション構造の上面Ｓ）よりも浅い位置にある点で、第１の実施形態の半導体装置１００１と異なっている。第１導電型領域７は、トレンチ１１の側壁と高濃度第２導電型領域６との間に、ボディ領域８と接するように配置されている。第１導電型領域７の底面は、高濃度第２導電型領域６の底面よりも浅い位置にある。図示する例では、第１導電型領域７の底面の深さは、トレンチ１１の底面の深さと略等しい。
【００９９】
本実施形態でも、第１の実施形態と同様の効果が得られる。また、本実施形態では、トレンチ１１の底面がスーパージャンクション構造の上面Ｓよりも浅いので、トレンチ１１の底面に印加される電界強度を、より確実に、スーパージャンクション部２２内の電界強度よりも低減できる。従って、ゲート絶縁膜１３に印加される電界強度を増大させることなく、スーパージャンクション部２２にかかる電界強度を、例えばεsio2／εsic×４ＭＶ／ｃｍよりも大きく設定することが可能になる。この結果、スーパージャンクション構造を薄くすることが可能になるので、オン抵抗をより効果的に低減できる。
【０１００】
図１１は、半導体装置１００３のオフ時に第２オーミック電極１に最大定格電圧を印加した場合の、半導体層２０に生じる電界強度分布を例示するグラフである。比較のため、スーパージャンクション構造を有していない従来の半導体装置２０００（図１７）の半導体層１２０に生じる電界強度分布、および、第１の実施形態の半導体装置１００１の半導体層２０に生じる電界強度分布も例示している。
【０１０１】
図１１に示すグラフの横軸は電界強度、グラフの縦軸は、高濃度第２導電型領域６（半導体装置２０００の場合にはディープ層１０６）の底面の深さをゼロとする半導体層２０、１２０の深さを表している。なお、電界強度および半導体層の深さの数値は、例えば半導体層の材料、結晶品質、不純物濃度等によって変わり得る。また、半導体装置１００１、１００３、２０００の電界強度を積分した値（面積）は一定であり、同一の耐圧を有するように設計されている。
【０１０２】
図１１からわかるように、半導体装置１００３では、線５０３で示すように、スーパージャンクション部２２内の電界強度Ｅ(3)を、半導体装置１００１装置１００１におけるスーパージャンクション部２２内の電界強度Ｅ(1)よりも大きく設定できる。このため、所定の耐圧を確保しつつ、半導体装置１００１よりもスーパージャンクション部２２の厚さを小さくすることが可能になる。従って、オン抵抗をより効果的に低減できる。また、上述したように、電界強度Ｅ(3)を大きくしても、ゲート絶縁膜１３にかかる電界強度を所定の値以下に抑えることができるので、ゲート絶縁膜１３の破壊を抑制できる。
【０１０３】
＜半導体装置１００３の製造方法＞
半導体装置１００３は、例えば第１の実施形態で説明した方法（図４〜図６）と同様の方法を用いて製造され得る。ただし、図５（ａ）および（ｂ）に示す工程において、高濃度第２導電体領域６の底面が、第１導電型領域７の底面よりも深くなるように、第１および第２導電型不純物の注入を行う。この後、図６（ａ）に示すトレンチ１１の形成工程において、トレンチ１１の底面が高濃度第２導電体領域６の底面よりも浅くなるようにトレンチ１１の深さを設定すればよい。この後の工程は、第１の実施形態と同様である。
【０１０４】
あるいは、図４（ｅ）に示す工程の後に、第２導電体領域５Ｃの表面部分にさらに第２導電体不純物を注入し、高濃度第２導電体領域を形成する。この後、図４（ｆ）および図５（ａ）に示す方法と同様の方法で、半導体層２０Ｃに形成された高濃度第２導電体領域と接するように、半導体層２０Ｄに高濃度第２導電体領域を形成する。これにより、半導体層２０Ｃ、２０Ｄにそれぞれ形成された高濃度第２導電体領域によって構成された高濃度第１導電型領域６を得ることができる。この後の工程は、第１の実施形態と同様である。
【０１０５】
本実施形態の半導体装置は、基板２とスーパージャンクション部２２との間に、さらなるドリフト領域を備えていてもよい。
【０１０６】
図１２は、本実施形態の他の半導体装置１００４の一部の断面構造を示す図である。半導体装置１００４の半導体層２０は、スーパージャンクション部２２と基板２との間に、ドリフト領域３を有するドリフト部２６を備えている。その他の構造は、図１１に示す半導体装置１００３の構造と同様である。従って、図１０に示す半導体装置１００３と同様の効果が得られる。また、スーパージャンクション構造を薄くして、ドリフト領域３を設けることにより、本実施形態の効果を有しつつ、スーパージャンクション構造を形成するための工程数を削減できる。
【０１０７】
図１３は、半導体装置１００４のオフ時に第２オーミック電極１に最大定格電圧を印加した場合の、半導体層２０に生じる電界強度分布を例示するグラフである。比較のため、スーパージャンクション構造を有していない従来の半導体装置２０００（図１７）の半導体層１２０に生じる電界強度分布、および、第２の実施形態の半導体装置１００２の半導体層２０に生じる電界強度分布も例示している。図１３に示すグラフの横軸および横軸は、図１１に示すグラフの縦軸および横軸と同じである。また、半導体装置１００２、１００４、２０００の電界強度を積分した値（面積）は一定であり、同一の耐圧を有するように設計されている。
【０１０８】
図１３からわかるように、半導体装置１００４では、線５０４で示すように、スーパージャンクション部２２内の電界強度Ｅ(4)は、半導体装置１００２におけるスーパージャンクション部２２内の電界強度Ｅ(2)よりも大きい。このため、所定の耐圧を確保しつつ、半導体装置１００２よりもスーパージャンクション部２２の厚さを小さくすることが可能になる。従って、オン抵抗をより効果的に低減できる。
【０１０９】
半導体装置１００４は、例えば第２の実施形態の製造工程に、上述した半導体装置１００３の製造方法における高濃度第２導電型領域６の形成方法を適用することによって製造され得る。
【０１１０】
（第４の実施形態）
以下に、本発明による半導体装置の第４の実施形態を説明する。本実施形態の半導体装置は、トレンチゲート構造を有するＭＩＳＦＥＴである。
【０１１１】
図１４は、本実施形態の半導体装置１００５の一部の断面構造を示している。半導体装置１００５は、複数のユニットセルが２次元に配列された構造を有しており、図１４には１個のユニットセルＵと、その両側に位置するユニットセルの一部とを示している。簡単のため、図１と同様の構成要素には同じ参照符号を付し、説明を省略する。
【０１１２】
半導体装置１００５では、トレンチ１１の底面が、高濃度第２導電型領域６の底面（すなわちスーパージャンクション構造の上面Ｓ）よりも浅い位置にある。また、高濃度第２導電型領域６の幅は、トレンチ１１の底面よりも深い位置で、トレンチ１１側に横方向に拡大している。ここでいう「横方向」とは、基板２に平行な方向をいう。高濃度第２導電型領域６の横方向に拡大した部分を、高濃度第２導電型領域６の拡大底部６ｂと称する。隣接した２つの高濃度第２導電型領域６の拡大底部６ｂの間には、第１導電型領域２１が配置されている。トレンチ１１の底面と、高濃度第２導電型領域６の拡大底部６ｂおよび第１導電型領域２１の間には、第１導電型領域１９が配置されている。従って、トレンチ１１の底部は、低濃度第１導電型領域１９を介して、高濃度第２導電型領域６および第１導電型領域２１で覆われている。第１導電型領域７、１９、２１の不純物濃度は、半導体装置１００５がオン状態のときに、これらの領域が完全に空乏化されないように適宜設定されればよく、特に限定されない。
【０１１３】
半導体装置１００５では、第１導電型領域７と第１導電型ピラー領域４とは、第１導電型領域１９、２０を介して接続されている。従って、オン状態において、ドリフト電流を、第１導電型ピラー領域４から第１導電型領域２１、第１導電型領域１９および第１導電型領域７を経て、チャネル層１２に流すことができる。
【０１１４】
第１導電型領域７、１９、２１の不純物濃度は、それぞれ独立して制御されていることが好ましい。第１導電型領域７、１９、２１の不純物濃度は互いに異なっていてもよいし、同じであってもよい。本実施形態では、第１導電型領域７、２１の不純物濃度は、第１導電型領域１９および第１導電型ピラー領域４の不純物濃度よりも高く設定されている。これにより、オン時に高濃度第２導電型領域６から空乏層が伸びてこれらの領域７、２１が完全に空乏化されることを防止できる。第１導電型領域１９の不純物濃度は、例えば第１導電型ピラー領域４の不純物濃度と同程度でもよいし、それよりも高くてもよい。
【０１１５】
本実施形態によると、第３の実施形態と同様の効果が得られる。図示しないが、半導体装置１００５の半導体層２０に生じる電界強度分布は、半導体装置１００３の電界強度分布と同様である。さらに、本実施形態では、トレンチ１１の底面近傍の第１導電型領域１９が、高濃度第２導電型領域６の拡大底部６ｂによって、下方から部分的に被われる構造となる。このため、トレンチ１１の底面近傍に生じる電界の強度を、スーパージャンクション構造内に一様に生じる電界の強度よりもさらに小さく抑えることができる。従って、ゲート絶縁膜１３に印加される電界強度を増大させずに、スーパージャンクション構造内の電界強度をεsio2／εsic×４ＭＶ／ｃｍよりもさらに大きく設定することが可能になる。この結果、オン抵抗をより効果的に低減できる。
【０１１６】
本実施形態の半導体装置は、基板２とスーパージャンクション部２２との間に、さらなるドリフト領域を備えていてもよい。
【０１１７】
図１５は、本実施形態の他の半導体装置１００６の一部の断面構造を示す図である。半導体装置１００６は、スーパージャンクション部２２が薄く、かつ、スーパージャンクション部２２と基板２との間にドリフト領域３を有するドリフト部２６を備えている点で、上記の半導体装置１００５と異なっている。半導体装置１００６は、図１４に示す半導体装置１００５と同様の構造を有する表層部２４を備えているので、半導体装置１００５と同様の効果が得られる。また、ドリフト部２６を備えているので、第２の実施形態と同様の効果を有する。図示しないが、半導体装置１００６の半導体層２０に生じる電界強度分布は、半導体装置１００４の電界強度分布と同様である。
【０１１８】
なお、半導体装置１００６では、第１導電型ピラー領域４よりの高抵抗のドリフト領域３が設けられているので、半導体装置１００５（図１４）よりもオン抵抗が高くなる。しかしながら、オン抵抗の上昇分はわずかであり、むしろ、スーパージャンクション構造を形成するための工程およびコストを半導体装置１００５よりも削減できるので有利である。
【０１１９】
＜半導体装置１００６の製造方法＞
半導体装置１００６の製造方法の一例を説明する。
【０１２０】
ドリフト部２６およびスーパージャンクション部２２を形成する工程までは、第２の実施の形態の半導体装置１００２の製造方法で説明した方法（図９（ａ）〜（ｃ））と同様であるので省略し、これ以降の工程について、図１６（ａ）〜（ｅ）を参照しながら説明する。
【０１２１】
ドリフト部２６およびスーパージャンクション部２２を形成した後に、図１６（ａ）に示すように、高濃度第２導電型領域６の拡大底部６ｂおよび第１導電型領域２１を形成する。本工程は、第１の実施の形態の半導体装置１００１の図４（ｆ）、図５（ａ）および図５（ｂ）と同様の方法で行なうことができる。すなわち、スーパージャンクション部２２の上に熱ＣＶＤ等により半導体層を形成後、第２導電型の不純物を注入して拡大底部６ｂを形成し、第１導電型の不純物を注入して第１導電型領域２１を形成する。このとき、図１６（ａ）の断面図に示すように、拡大底部６ｂの横方向の幅が、第２導電型ピラー領域５の幅よりも大きくなるように形成する。高濃度第２導電型領域６の拡大底部６ｂの不純物濃度は、例えば１×１０17ｃｍ-3以上１×１０19ｃｍ-3以下であり、第１導電型領域２１の不純物濃度は、例えば１×１０17ｃｍ-3以上１×１０19ｃｍ-3以下である。
【０１２２】
続いて、図１６（ｂ）に示すように、高濃度第２導電型領域６の上部領域（拡大底部６ｂ以外の領域）、および第１導電型領域１９を形成する。本工程も、先の工程と同様の方法で行なうことができる。このとき、図１６（ｂ）の断面図に示すように、高濃度第２導電型領域６の上部領域の横方向の幅が、拡大底部６ｂよりも小さくなるように形成する。高濃度第２導電型領域６の上部領域の不純物濃度は、前工程で形成した拡大底部６ｂの不純物濃度と同程度である。第１導電型領域１９の不純物濃度は、前工程で形成した第１導電型領域２１の不純物濃度に比べて低くすることができ、例えば１×１０16ｃｍ-3以上１×１０18ｃｍ-3以下である。
【０１２３】
続いて、図１６（ｃ）に示すように、第１導電型領域１９のうち上側の一部領域に、第１導電型の不純物を注入することにより、第１導電型領域１９に比べて高濃度の第１導電型領域７を形成する。第１導電型領域７の不純物濃度は、例えば１×１０17ｃｍ-3以上１×１０19ｃｍ-3以下である。
【０１２４】
続いて、図１６（ｄ）に示すように、ボディ領域８、ボディコンタクト領域９、およびソース領域１０を作成する。本工程は、第１の実施の形態の半導体装置１００１の図５（ｃ）〜図５（ｅ）と同様の方法で行なうことができるため、説明を省略する。
【０１２５】
その後、図１６（ｅ）に示すように、ドライエッチングにより、トレンチ１１を形成する。トレンチ１１は、ソース領域１０、ボディ領域８および第１導電型領域７を貫通し、第１導電型領域１９と達するように形成される。なお、トレンチ１１の底面が第１導電型領域７内に位置するように、トレンチ１１が形成されてもよい。トレンチ１１の深さは、図示する断面において、トレンチ１１の底面が高濃度第２導電型領域６の拡大底部６ｂよりも上方に位置するように設定されることが好ましい。
【０１２６】
その後の工程は、第１の実施の形態の半導体装置１００１の図６（ｂ）〜図６（ｅ）と同様の方法で行なうことができるため、説明を省略する。このようにして、半導体装置１００６が得られる。
【０１２７】
なお、以上の説明は、半導体装置１００５の製造方法についても好適に応用できる。具体的には、ドリフト部２６を形成せず、基板上にスーパージャンクション部２２を形成することにより、半導体装置１００５が得られる。
【０１２８】
第１〜第４の実施形態の半導体装置は何れもＭＩＳＦＥＴであるが、本発明の半導体装置はＭＩＳＦＥＴに限定されず、炭化珪素層と電気的に接続された電極とを有する種々の半導体装置であってもよい。例えば上記実施形態では、半導体層２０と同じ導電型のＳｉＣ基板２を用いているが、代わりに、半導体層２０と異なる導電型のＳｉＣ基板を用いてＩＧＢＴを製造することもできる。ＩＧＢＴのその他の構成は、半導体装置１００１〜１００５と同様であってもよい。
【産業上の利用可能性】
【０１２９】
本発明は、ワイドギャップ半導体を用いたパワーＭＩＳＦＥＴ、パワーＩＧＢＴなどの半導体装置、およびそのような半導体装置を用いた種々の制御装置や駆動装置に好適に用いられる。
【符号の説明】
【０１３０】
１      第２オーミック電極
２      基板
３      ドリフト領域
４      第１導電型ピラー領域
５      第２導電型ピラー領域
６      高濃度第２導電型領域
７、１９、２１      第１導電型領域
８      ボディ領域
９      ボディコンタクト領域
１０    ソース領域
１１    トレンチ
１２    チャネル層（第１導電型のエピタキシャル層）
１３    ゲート絶縁膜
１４    ゲート電極
１５    第１オーミック電極
１６    層間絶縁膜
２０    半導体層
２２    スーパージャンクション部
２４    表層部
２６    ドリフト部
１００１、１００２、１００３、１００４、１００５、１００６、２０００  半導体装置
５００  従来のＭＩＳＦＥＴの半導体層に生じる電界強度分布
５０１  半導体装置１００１の半導体層に生じる電界強度分布
５０２  半導体装置１００２の半導体層に生じる電界強度分布
５０３  半導体装置１００３の半導体層に生じる電界強度分布
５０４  半導体装置１００４の半導体層に生じる電界強度分布
【図１】
2012164707.tif 000003
【図２】
2012164707.tif 000004
【図３】
2012164707.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
2012164707.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
2012164707.tif 000015
【図１４】
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【図１５】
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【図１６】
2012164707.tif 000018
【図１７】
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【図１８】
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