(57)【要約】【課題】ウェル抵抗の抵抗値を簡便に調整することができる半導体装置を提供すること。【解決手段】本発明に係る半導体装置５０は、第１導電型のウェル抵抗３０を備える半導体装置であって、半導体基板１の主表面側に形成された第１導電型のウェル抵抗領域４と、ウェル抵抗領域４の底部、及び側壁を取り囲むように形成された第２導電型の半導体基板領域２と、ウェル抵抗領域４内の少なくとも２箇所に、互いに離間して形成された高濃度の第１導電型の拡散領域であるコンタクト領域６と、ウェル抵抗領域４の外側端部の上部から、ウェル抵抗領域４を囲む半導体基板領域２の上部に素子分離膜を介して対向配置するように形成された、導電層からなる抵抗調整層２０と、を備える。抵抗調整層２０は、ウェル抵抗３０の抵抗値が所望の値となるようにバイアスされている。【選択図】図２
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【特許請求の範囲】
【請求項１】
第１導電型のウェル抵抗を備える半導体装置であって、
半導体基板の主表面側に形成された第１導電型のウェル抵抗領域と、
前記ウェル抵抗領域の底部、及び側壁を取り囲むように形成された第２導電型の半導体基板領域と、
前記ウェル抵抗領域内の少なくとも２箇所に、互いに離間して形成された高濃度の第１導電型の拡散領域であるコンタクト領域と、
前記ウェル抵抗領域の外側端部の上部と、前記ウェル抵抗領域を囲む前記半導体基板領域の上部と素子分離膜を介して対向配置するように形成された、導電層からなる抵抗調整層と、を備え、
前記抵抗調整層は、前記ウェル抵抗の抵抗値が所望の値となるようにバイアスされている半導体装置。
【請求項２】
前記抵抗調整層は、半導体層、若しくは、配線層と同一の層に形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記抵抗調整層が、ポリシリコン層、若しくはアルミ層であることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記第１導電型が、Ｎ型であり、前記第２導電型がＰ型であることを特徴とする請求項１〜３のいずれか１項に記載の半導体装置。
【請求項５】
さらに、前記抵抗調整層の下層に配設された前記半導体基板領域の外側を囲む第２導電型のウェルが形成されていることを特徴とする請求項１〜４のいずれか１項に記載の半導体装置。
【請求項６】
前記抵抗調整層は、前記半導体基板の電位より低い任意の電位でバイアスされていることを特徴とする請求項１〜５のいずれか１項に記載の半導体装置。
【請求項７】
前記抵抗調整層は、前記半導体基板の電位より高い任意の電位でバイアスされていることを特徴とする請求項５に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する。より詳細には、ウェル抵抗を有する半導体装置に関する。
【背景技術】
【０００２】
ウェル抵抗は、ポリシリ抵抗よりも高い抵抗値を得られることに加え、他の素子を形成する際に用いるマスクと共用して製造できることから、アナログ回路において多用されている。しかしながら、抵抗や容量のばらつきが特性に大きな影響を与えるアナログ回路用途の場合、半導体基板の主表面側に形成するウェル抵抗は、半導体基板上に形成するポリシリ抵抗と比較して、抵抗値のばらつき、寄生容量、電圧依存性が大きいことが問題となる。昨今の半導体装置の各種素子の特性改善に伴い、ウェル抵抗の高精度化と抵抗値調整の必要性が高まってきている。
【０００３】
ウェル抵抗の抵抗値が所望の値と異なっていた場合、抵抗導体部のサイズの調整や、抵抗端子部分の高濃度拡散層やコンタクトの修正が必要となる。この場合、これらの工程を形成するためのレチクルパタンを作製し直す手間がかかり、コスト高も招来する。
【０００４】
そこで、特許文献１においては、抵抗素子の抵抗値と温度依存特性を調整可能な抵抗素子調整方法が提案されている。図９に、特許文献１に開示されたウェル抵抗を有する半導体装置の要部のレイアウト平面図を、図１０に、図９のＸ−Ｘ切断部断面図を示す。半導体装置１００は、Ｐ型の半導体基板１０２、Ｎ型のウェル抵抗領域１０４、コンタクト領域１０６、シリサイド層１０８、コンタクト１１０、素子分離膜１１２、Ｐ＋拡散領域１１４等を有する。
【０００５】
Ｎ型のウェル抵抗領域１０４は、Ｐ型の半導体基板１０２の主表面側に形成されている。素子分離膜１１２は、ＳＴＩ（Shallow Trench Isolation）構造のシリコン酸化膜からなる。コンタクト領域１０６は、高濃度のＮ＋拡散領域であり、ウェル抵抗領域１０４の２箇所に、互いに離間して形成されている。コンタクト１１０は、例えばタングステンからなり、コンタクト領域１０６上に形成されたシリサイド層１０８上に形成されている。
【０００６】
Ｐ＋拡散領域１１４は、ウェル抵抗領域１０４内の２つのコンタクト領域１０６の間に形成され、この抵抗素子１３０の抵抗値及び温度依存特性を調整する役割を担う。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００８−２１９６２号公報  第１図、第７頁
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかしながら、上記特許文献１の技術によれば、抵抗値がばらつくという問題がある。これは、半導体基板領域１０２の不純物濃度が非常に低いため、表面にＮ型の反転層が形成されることに起因する。この反転層は、Ｎウェル抵抗領域１０４と同一の導電型である。このため、Ｎウェル抵抗の抵抗値は、Ｎウェル抵抗領域４ｎにおける抵抗値と、反転層における抵抗値の合成抵抗となる。その結果、反転層の程度によって、抵抗値がばらついてしまう。
【課題を解決するための手段】
【０００９】
本発明に係る半導体装置は、第１導電型のウェル抵抗を備える半導体装置であって、半導体基板の主表面側に形成された第１導電型のウェル抵抗領域と、前記ウェル抵抗領域の底部、及び側壁を取り囲むように形成された第２導電型の半導体基板領域と、前記ウェル抵抗領域内の少なくとも２箇所に、互いに離間して形成された高濃度の第１導電型の拡散領域であるコンタクト領域と、前記ウェル抵抗領域の外側端部の上部と前記ウェル抵抗領域を囲む前記半導体基板領域の上部に亘って素子分離膜を介して対向配置されるように形成された、導電層からなる抵抗調整層と、を備える。前記抵抗調整層は、ウェル抵抗の抵抗値が所望の値となるようにバイアスされている。
【００１０】
本発明に係る半導体装置によれば、ウェル抵抗の抵抗値が所望の値となるようにバイアスされる抵抗調整層を設けているので、ウェル抵抗の抵抗値のばらつきを抑制するように調整することが可能となる。
【発明の効果】
【００１１】
本発明によれば、ウェル抵抗の抵抗値を簡便に調整することができる半導体装置を提供することができるという優れた効果を有する。
【図面の簡単な説明】
【００１２】
【図１】本発明の第１実施形態に係るウェル抵抗のレイアウト平面図。
【図２】図１のＩＩ―ＩＩ線における切断部断面図。
【図３】本発明の第２実施形態に係るウェル抵抗のレイアウト平面図。
【図４】図３のＩＶ−ＩＶ線における切断部断面図。
【図５】本発明の第３実施形態に係るウェル抵抗のレイアウト平面図。
【図６】図５のＶＩ―ＶＩ線における切断部断面図。
【図７】本発明の第４実施形態に係るウェル抵抗のレイアウト平面図。
【図８】図７のＶＩＩＩ−ＶＩＩＩ線における切断部断面図。
【図９】特許文献１に係るＮウェル抵抗のレイアウト平面図。
【図１０】図９のＸ−Ｘ線における切断部断面図。
【発明を実施するための形態】
【００１３】
以下、本発明を適用した実施形態の一例について説明する。なお、本発明の趣旨に合致する限り、他の実施形態も本発明の範疇に属し得ることは言うまでもない。また、以降の図における各部材のサイズや比率は、説明の便宜上のものであり、実際のものとは異なる。
【００１４】
［第１実施形態］
図１は、第１実施形態に係る半導体装置のウェル抵抗の一例を説明するためのレイアウト平面図である。また、図２は、図１のＩＩ−ＩＩ線における切断部断面図である。図１においては、説明の便宜上、素子分離膜１２の図示を省略する。
【００１５】
半導体装置５０は、図１及び図２に示すように、第１導電型のウェル抵抗であるＮウェル抵抗３０を有する。半導体装置５０の半導体基板１には、第２導電型の半導体基板領域であるＰ型の半導体基板領域２ｐ、第１導電型のウェル抵抗領域であるＮウェル抵抗領域４ｎ、コンタクト領域６が形成されている。さらに、半導体基板１の表面には、素子分離膜１２が形成され、半導体基板１上に、シリサイド層８、コンタクト１０、抵抗調整層２０等が形成されている。
【００１６】
Ｎウェル抵抗領域４ｎは、半導体基板１の主表面側に形成されている。半導体基板領域２ｐは、Ｎウェル抵抗領域４ｎの底部及び側壁部を囲うように形成されている。平面視上、Ｎウェル抵抗領域４ｎは、例えば、図１に示すような矩形状をしており、半導体基板領域２ｐは、Ｎウェル抵抗領域４ｎを取り囲むような枠体形状となっている。
【００１７】
素子分離膜１２は、ＳＴＩ構造のシリコン酸化膜からなる。素子分離膜１２としては、ＳＴＩ構造で形成されたシリコン酸化膜に代えて、ＬＯＣＯＳ（local oxidation of silicon）法により形成されたＬＯＣＯＳ酸化膜等を用いてもよい。
【００１８】
コンタクト領域６は、高濃度のＮ＋拡散領域であり、Ｎウェル抵抗領域４ｎ内の２箇所に互いに離間して形成されている。コンタクト１０は、例えばタングステンからなり、コンタクト領域６上に形成されたシリサイド層８上に形成されている。
【００１９】
第１実施形態に係るＮウェル抵抗３０においては、Ｎウェル抵抗領域４ｎを囲む半導体基板領域２ｐの上部に、素子分離膜１２を介して抵抗調整層２０が形成されている。この抵抗調整層２０は、図１に示すように、平面視上、枠体状に形成されている。抵抗調整層２０の枠体状の内周側端部においては、素子分離膜１２を介して、半導体基板領域２ｐにより囲まれたＮウェル抵抗領域４ｎの外側端部と対向配置されている。換言すると、Ｎウェル抵抗領域４ｎの外側端部と、抵抗調整層２０の枠体状の内周側端部が、素子分離膜１２を介して対向配置されている。
【００２０】
抵抗調整層２０は、第１実施形態においては、ポリシリコン層を用いる。抵抗調整層２０は、例えば、トランジスタを形成する際のゲート電極層等と同一の工程により形成することができる。無論、抵抗調整層２０は、ポリシリコン層に限定されるものではなく、例えば、第１配線層等のアルミ層を初めとする各種導電層を好適に利用することができる。
【００２１】
抵抗調整層２０は、半導体基板領域２ｐの電位Ｖｓｕｂ（以下、「Ｖｓｕｂ」と称する）以下の任意の電位Ｖｏｆｆ（以下、「Ｖｏｆｆ」と称する）でバイアスされている。これにより、素子分離膜１２を介して抵抗調整層２０の下層に設けられた半導体基板領域２ｐにおいて、Ｎウェル抵抗領域４ｎとの当接面近傍に反転層が形成されることを防止することができる。換言すると、第１実施形態に係るＮウェル抵抗３０の抵抗値は、Ｎウェル抵抗領域４ｎと同一導電型である反転層との合成抵抗とはならず、Ｎウェル抵抗領域４ｎのサイズのみによって決定される。このため、抵抗値のばらつきを防止することが可能となる。
【００２２】
一方、上記特許文献１においては、Ｎウェル抵抗領域１０４を囲むＰ型の半導体基板領域１０２において、Ｎウェル抵抗領域１０４との当接面近傍に反転層が形成される。これは、抵抗導体部であるＮウェル抵抗領域１０４と半導体基板領域１０２との間にＰＮ接合部が形成されているためである。この反転層は、Ｎウェル抵抗領域１０４と同一の導電型であるため、Ｎウェル抵抗１３０の抵抗値は、Ｎウェル領域１０４の抵抗値と、反転層の抵抗値との合成抵抗となる。その結果、Ｎウェル抵抗領域１０４のサイズのみによって所望の抵抗値を得ることができなかった。
【００２３】
ところで、レイアウト設計段階において、反転層における抵抗値がどの程度変化するかを考慮することは困難である。その理由は、半導体基板領域の面積、半導体基板領域上を通過する配線パタンや電位、半導体基板領域の不純物濃度のばらつきなどにより、反転層の抵抗値が変化するからである。従って、従来のＮウェル抵抗１３０の構造では、設計上で定めたＮウェル抵抗領域１０４のサイズ、及び設計上で考慮し得るＮウェル抵抗領域１０４の製造上でのばらつきをもってしても、所望の抵抗値を得ることは困難であった。
【００２４】
一方、第１実施形態によれば、Ｎウェル抵抗領域４ｎを囲むＰ型の半導体基板領域２ｐの上部、及びＮウェル抵抗領域４ｎの外側端部が素子分離膜１２を介して抵抗調整層２０と対向配置されている。そして、この抵抗調整層２０は、Ｖｏｆｆでバイアスされている。これにより、抵抗調整層２０の下層に配置される半導体基板領域２ｐにおいて、Ｎウェル抵抗領域４ｎとの当接面近傍に反転層が形成されるのを抑制できる。そして、反転層による抵抗値を実質的に０とし、反転層による抵抗値のばらつきの影響を無くすことができる。その結果、第１実施形態に係るＮウェル抵抗は、Ｎウェル抵抗領域４ｎのサイズのみによって所望の抵抗値を得ることが可能となる。すなわち、Ｎウェル抵抗の抵抗値ばらつきを抑制することができる。
【００２５】
また、第１実施形態によれば、抵抗調整層２０は、既存の製造工程により回路素子を形成するのと同時に形成することが可能である。すなわち、抵抗調整層２０を形成するための新たな製造工程を追加する必要がない。従って、既存の製造方法を利用して簡便に製造できるのみならず、製造コスト的にも優れたメリットがある。
【００２６】
なお、第１実施形態においては、抵抗素子が１つの例について説明したが、複数の場合にも適用できることは言うまでもない。
【００２７】
[第２実施形態]
次に、上記第１実施形態とは異なる半導体装置のＮウェル抵抗の一例について説明する。なお、以降の説明において、上記実施形態と同一の要素部材には同一の符号を付し、適宜その説明を省略する。
【００２８】
第２実施形態に係る半導体装置は、以下の点を除く基本的な構造は、上記第１実施形態に係る半導体装置と同様である。すなわち、第２実施形態においては、第２導電型のウェル領域であるＰウェル領域が形成されている点において、この構造を有しない上記第１実施形態と相違する。
【００２９】
図３は、第２実施形態に係る半導体装置の要部の一例を説明するためのレイアウト平面図である。また、図４は、図３のＩＶ−ＩＶ線における切断部断面図である。図３においては、説明の便宜上、素子分離膜１２の図示を省略する。
【００３０】
半導体装置５０ａは、図３、図４に示すように、抵抗調整層２０の直下層に設けられた素子分離膜１２を介して配設された半導体基板領域２ｐを囲むようにＰウェル領域２２ｐが形成されている。Ｐウェル領域２２ｐは、図３に示すように、平面視上、枠体状に形成されている。Ｐウェル領域２２ｐの枠体形状は、図３に示すように、抵抗調整層２０の枠体形状よりも、外側に配置される。すなわち、Ｐウェル領域２２ｐは、平面視上、抵抗調整層２０の枠体形状を取り囲むように形成されている。
【００３１】
抵抗調整層２０は、例えば、ポリシリコン層である。また、アルミ層等の第１配線層等の導電層とすることも可能である。また、素子分離膜１２は、ＬＯＣＯＳ法により形成したＬＯＣＯＳ酸化膜を用いてもよい。
【００３２】
第２実施形態に係る抵抗調整層２０は、Ｖｓｕｂより高い任意の電位Ｖｏｎ（以下、「Ｖｏｎ」と称する）でバイアスされている。これにより、Ｖｏｎでバイアスした抵抗調整層２０の下層に位置する半導体基板領域２ｐの領域における、Ｎウェル抵抗領域４ｎとの当接面近傍に反転層が形成される。この反転層は、Ｎウェル抵抗領域４ｎと同一の導電型となる。このため、Ｎウェル抵抗３０ａの抵抗値は、反転層の抵抗値と、Ｎウェル抵抗領域４ｎの抵抗との合成抵抗となる。
【００３３】
ここで、反転層を形成させた際に、隣接位置にあるＮウェル抵抗領域４ｎとの分離配置は、半導体基板領域２ｐよりも不純物濃度の高いＰウェル領域２２ｐを配置したことで可能となる。抵抗値の調整範囲は、抵抗調整層２０の幅、及びＮウェル抵抗領域４ｎとＰウェル領域２２ｐまでの距離、又は抵抗調整層２０の電位レベルにより適宜設計することができる。
【００３４】
第２実施形態に係る半導体装置によれば、Ｎウェル抵抗３０ａが所望の抵抗値と異なっていた場合、Ｎウェル抵抗領域４ｎの幅・長さの調整をすることや、抵抗端子部分のＮ＋拡散層やコンタクトを修正したりすることが不要となる。その結果、これらの工程を形成するためのレチクルパタンを作製し直すことが不要となる。また、抵抗調整層２０の電位による抵抗値の調整が可能であるため、手間やコスト面で優れた意義がある。
【００３５】
第２実施形態によれば、Ｎウェル抵抗領域４ｎを囲むＰ型の半導体基板領域２ｐの上部に、Ｖｏｎでバイアスした抵抗調整層２０をＮウェル抵抗領域４ｎの端部に接するように配置することにより、反転層の領域、ひいては抵抗導体部の面積を可変にできるという優れた効果を有する。
【００３６】
また、隣接する位置に配設されるＮウェル抵抗領域４ｎ同士、及びＮウェル抵抗３０ａとその他の素子が配置されたＮウェル領域とを分離配置することができる。その理由は、Ｎウェル抵抗領域４ｎを囲むＰ型の半導体基板領域２ｐの外周部に、半導体基板領域２ｐよりも不純物濃度の高いＰウェル領域２２ｐを設けているためである。すなわち、Ｐウェル領域２２ｐを設けることにより、隣接するＮウェル抵抗領域４ｎ同士、及びＮウェル抵抗領域４ｎとその他の素子が配置されたＮウェル領域とが反転層を介して導通することを防止することが可能となる。
【００３７】
[第３実施形態]
第３実施形態に係る半導体装置は、以下の点を除く基本的な構造は、上記第１実施形態に係る半導体装置と同様である。すなわち、第１実施形態においては、第１導電型がＮ型であり、第２導電型がＰ型であったが、第３実施形態においては、第１導電型がＰ型であり、第２導電型がＮ型である点において相違する。また、半導体基板領域の外側を囲む第２導電型のウェルが形成されている点、及びバイアスの電位が異なる点において、上記第１実施形態と相違する。
【００３８】
図５は、第３実施形態に係る半導体装置の要部の一例を説明するためのレイアウト平面図である。また、図６は、図５のＶＩ−ＶＩ線における切断部断面図である。図５においては、説明の便宜上、素子分離膜１２の図示を省略する。
【００３９】
半導体装置５０ｂは、図５、図６に示すように、第１導電型のウェル抵抗であるＰウェル抵抗３０ｂを有する。半導体装置５０ｂの半導体基板１には、第２導電型の半導体基板領域であるＮ型の半導体基板領域２ｎ、第１導電型のウェル抵抗領域であるＰウェル抵抗領域４ｐ、コンタクト領域６が形成されている。さらに、半導体基板１の表面には、素子分離膜１２が設けられ、半導体基板１上に、シリサイド層８、コンタクト１０、抵抗調整層２０等が形成されている。
【００４０】
Ｐウェル抵抗領域４ｐは、半導体基板１の主表面側に形成されている。素子分離膜１２は、ＳＴＩ構造のシリコン酸化膜からなり、Ｎウェル抵抗領域４ｎの周囲部に形成されている。コンタクト領域６は、高濃度のＰ＋拡散領域であり、Ｐウェル抵抗領域４ｐ内の２箇所に互いに離間して形成されている。コンタクト１０は、例えばタングステンからなり、コンタクト領域６上に形成されたシリサイド層８上に形成されている。
【００４１】
第３実施形態に係るＰウェル抵抗３０ｂにおいては、Ｐウェル抵抗領域４ｐを囲む半導体基板領域２ｎの上部に、素子分離膜１２を介して抵抗調整層２０が形成されている。この抵抗調整層２０は、図５に示すように、平面視上、枠体状に形成されている。Ｐウェル抵抗領域４ｐの外側端部と、抵抗調整層２０の枠体状の内周側端部は、素子分離膜１２を介して対向配置されている。
【００４２】
抵抗調整層２０は、上記実施形態と同様に、ポリシリコン層やアルミ層を初めとする各種導電層により形成される。抵抗調整層２０は、Ｖｓｕｂ（半導体基板領域２ｎの電位）以上の任意の電位Ｖｏｎでバイアスされている。これにより、Ｖｏｎでバイアスした抵抗調整層２０の下層に位置する半導体基板領域２ｎの領域における、Ｐウェル抵抗領域４ｐとの当接面近傍に反転層が形成される。この反転層は、Ｐウェル抵抗領域４ｐと同一の導電型となる。このため、Ｐウェル抵抗３０ｂの抵抗値は、反転層の抵抗値と、Ｐウェル抵抗領域４ｐの抵抗との合成抵抗となる。
【００４３】
ここで、反転層を形成させた際に、隣接して置かれたＰウェル抵抗領域４ｐとの分離配置は、半導体基板領域２ｎよりも不純物濃度の高いＮウェル領域２２ｎを配置したことで可能となる。抵抗値の調整範囲は、抵抗調整層２０の幅、及びＰウェル抵抗領域４ｐとＮウェル領域２２ｎまでの距離、又は抵抗調整層２０の電位レベルにより設計することができる。
【００４４】
第３実施形態に係る半導体装置によれば、Ｐウェル抵抗３０ｂが所望の抵抗値と異なっていた場合、Ｐウェル抵抗領域４ｐの幅・長さの調整をすることや、抵抗端子部分のＰ＋拡散層やコンタクトを修正したりすることが不要となる。その結果、これらの工程を形成するためのレチクルパタンを作製し直すことが不要となる。また、抵抗調整層２０の電位による抵抗値の調整が可能であるため、手間やコスト面で優れた意義がある。
【００４５】
第３実施形態によれば、Ｐウェル抵抗領域４ｐを囲むＮ型の半導体基板領域２ｎの上部に、Ｖｏｎでバイアスしたポリシリコン層からなる抵抗調整層２０をＰウェル抵抗領域４ｐの端部に接するように配置することにより、反転層の領域、ひいては抵抗導体部の面積を可変にできるという優れた効果を有する。
【００４６】
また、隣接する位置に配設されるＰウェル抵抗領域４ｐ同士、及びＰウェル抵抗３０ｂとその他の素子が配置されたＰウェル領域とを分離配置することができる。その理由は、Ｐウェル抵抗領域４ｐを囲むＮ型の半導体基板領域２ｎの外周部に、半導体基板領域２ｎよりも不純物濃度の高いＮウェル領域２２ｎを設けているためである。すなわち、Ｎウェル領域２２ｎを設けることにより、隣接するＰウェル抵抗領域４ｐ同士、及びＰウェル抵抗領域４ｐとその他の素子が配置されたＰウェル領域とが反転層を介して導通することを防止することが可能となる。
【００４７】
[第４実施形態]
第４実施形態に係る半導体装置は、以下の点を除く基本的な構造は、上記第２実施形態に係る半導体装置と同様である。すなわち、第２実施形態においては、第１導電型がＮ型であり、第２導電型がＰ型であったが、第４実施形態においては、第１導電型がＰ型であり、第２導電型がＮ型である点において相違する。また、半導体基板領域の外側を囲む第２導電型のウェルが形成されている点、及びバイアスの電位が異なる点において、上記第１実施形態と相違する。
【００４８】
図７は、第４実施形態に係る半導体装置の要部の一例を説明するためのレイアウト平面図である。また、図８は、図７のＶＩＩＩ−ＶＩＩＩ線における切断部断面図である。図７においては、説明の便宜上、素子分離膜１２の図示を省略する。
【００４９】
半導体装置５０ｃは、図７、図８に示すように、抵抗調整層２０の直下層に設けられた素子分離膜１２を介して配設された半導体基板領域２ｎを囲むようにＮウェル領域２２ｎが形成されている。Ｎウェル領域２２ｎは、図７に示すように、平面視上、枠体状に形成されている。Ｎウェル領域２２ｎの枠体形状は、図７に示すように、抵抗調整層２０の枠体形状よりも、外側に配置される。すなわち、Ｎウェル領域２２ｎは、平面視上、抵抗調整層２０の枠体形状を取り囲むように形成されている。
【００５０】
第４実施形態に係る抵抗調整層２０は、Ｖｓｕｂより低い任意の電位Ｖｏｆｆでバイアスされている。これにより、素子分離膜１２を介して抵抗調整層２０の下層に設けられた半導体基板領域２ｎにおいて、Ｐウェル抵抗領域４ｐとの当接面近傍に反転層が形成されることを防止できる。換言すると、第４実施形態に係るＰウェル抵抗３０ｃの抵抗値は、Ｐウェル抵抗領域４ｐと同一導電型である反転層との合成抵抗とはならず、Ｐウェル抵抗領域４ｐのサイズのみによって決定される。このため、抵抗値のばらつきを防止することが可能となる。
【００５１】
第４実施形態によれば、Ｐウェル抵抗領域４ｐを囲むＮ型の半導体基板領域２ｎの上部、及びＰウェル抵抗領域４ｐの外側端部が素子分離膜１２を介して抵抗調整層２０と対向配置されている。そして、この抵抗調整層２０は、Ｖｏｆｆでバイアスされている。これにより、抵抗調整層２０の下層に配置される半導体基板領域２ｎにおいて、Ｐウェル抵抗領域４ｐとの当接面近傍に形成される反転層を抑制可能となる。そして、反転層による抵抗値を実質的に０とし、反転層による抵抗値のばらつきの影響を無くすことができる。その結果、第４実施形態に係るＰウェル抵抗は、Ｐウェル抵抗領域４ｐのサイズのみによって所望の抵抗値を得ることが可能となる。すなわち、Ｐウェル抵抗の抵抗値ばらつきを抑制することができる。
【００５２】
また、第４実施形態によれば、抵抗調整層２０は、既存の製造工程により回路素子を形成するのと同時に形成することが可能である。すなわち、抵抗調整層２０を形成するための新たな製造工程を追加する必要がない。従って、簡便に製造できるのみならず、製造コスト的にも優れたメリットがある。
【符号の説明】
【００５３】
１      半導体基板
２      半導体基板領域
４      ウェル抵抗領域
６      コンタクト領域
８      シリサイド層
１０      コンタクト
１２      素子分離膜
２０      抵抗調節層
２２      ウェル領域
３０      ウェル抵抗
５０      半導体装置
【図１】
2012089616.tif 000003
【図２】
2012089616.tif 000004
【図３】
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【図４】
2012089616.tif 000006
【図５】
2012089616.tif 000007
【図６】
2012089616.tif 000008
【図７】
2012089616.tif 000009
【図８】
2012089616.tif 000010
【図９】
2012089616.tif 000011
【図１０】
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