(57)【要約】【課題】動作電圧が低く且つ記録されたデータを長期間にわたって保持できる不揮発性半導体記憶装置を実現できるようにする。【解決手段】Ｎ型のＭＩＳＦＥＴからなる選択トランジスタ２０は、半導体基板１の上部に互いに間隔をおいて設けられたＮ型ソース・ドレイン領域４及び５と、半導体基板１の上部におけるＮ型ソース・ドレイン領域４及び５との間に形成されるチャネル領域と、チャネル領域の上にゲート絶縁膜２を介して形成されたゲート電極３とを有する。抵抗変化素子３は、下部電極３０ａ及び上部電極３０ｃと、その間に挟まれ且つ極性が異なる電気的信号に基づいて可逆的に抵抗値が変化する可変抵抗層３０ｂとを有する。ＭＩＳＦＥＴにおけるゲート電極とＮ型ソース・ドレイン領域５との間で規定される第２の閾値電圧は、ゲート電極とＮ型ソース・ドレイン領域４との間で規定される第１の閾値電圧よりも大きい。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１導電型の半導体領域を有する半導体基板に形成されたエンハンスメント型のＭＩＳＦＥＴと、前記半導体基板の上に形成され、前記ＭＩＳＦＥＴと直列に接続された抵抗変化素子とから構成されるメモリセルを備え、
前記ＭＩＳＦＥＴは、
前記半導体領域の上部に互いに間隔をおいて設けられ、第２導電型を有する第１のソース・ドレイン領域及び第２のソース・ドレイン領域と、
前記半導体領域の上部における前記第１のソース・ドレイン領域と前記第２のソース・ドレイン領域との間に形成されるチャネル領域と、
前記半導体領域の上における前記チャネル領域の上側にゲート絶縁膜を介在させて形成されたゲート電極とを有し、
前記抵抗変化素子は、
第１電極及び第２電極と、
前記第１電極と前記第２電極との間に挟まれ、前記第１電極及び第２電極に印加される互いに極性が異なる電気的信号に基づいて可逆的に抵抗値が変化する可変抵抗層とを有し、
前記第１のソース・ドレイン領域と前記抵抗変化素子とは接続されており、
前記ＭＩＳＦＥＴにおける前記ゲート電極と前記第２のソース・ドレイン領域との間で規定される第２の閾値電圧は、前記ゲート電極と前記第１のソース・ドレイン領域との間で規定される第１の閾値電圧よりも大きくなるように設定されていることを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記ＭＩＳＦＥＴにおける前記チャネル領域の不純物濃度は、前記第２のソース・ドレイン領域の近傍が前記第１のソース・ドレイン領域の近傍よりも大きいことを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記ＭＩＳＦＥＴの前記チャネル領域における前記第２のソース・ドレイン領域側の部分は、前記半導体基板の上面に形成された段差部の側面に形成されていることを特徴とする請求項２に記載の不揮発性半導体記憶装置。
【請求項４】
前記ＭＩＳＦＥＴのゲート絶縁膜には、前記第２のソース・ドレイン領域の近傍に、前記第２の閾値電圧を前記第１の閾値電圧よりも大きくする極性を持つ電荷が蓄積されていることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項５】
前記抵抗変化層は金属酸化物を含み、
前記可逆的な抵抗値の変化は、前記抵抗変化層の少なくとも一部の領域で発生する酸化還元反応に起因して生じることを特徴とする請求項１〜４のいずれか１項に記載の不揮発性半導体記憶装置。
【請求項６】
前記金属酸化物は、酸化タンタル、酸化チタン又は酸化コバルトであることを特徴とする請求項５に記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電気的信号に基づいて可逆的に抵抗値が変化する抵抗変化素子とトランジスタとから構成されたメモリセルを有する抵抗変化型不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
近年、抵抗変化素子を用いて構成されたメモリセルを有する不揮発性半導体記憶装置の研究と開発が進んでいる。抵抗変化素子とは、電気的信号によって抵抗値が可逆的に変化するという特性を有し、さらには、この抵抗値と対応したデータを不揮発的に記録することが可能な素子をいう。抵抗変化素子は、従来からあるフラッシュメモリと比較して、データの書き込み時及び消去時に印加する電圧を低くすることができ、また、データの書き込み及び消去に要する時間が短いという特徴を有している。
【０００３】
抵抗変化素子を用いた不揮発性半導体記憶装置として、互いに直交するように配置されたビット線とワード線及びソース線との交点の位置に、ＭＯＳ(metal oxide semiconductor）トランジスタと抵抗変化素子とを直列に接続した、いわゆる１Ｔ１Ｒ型と呼ばれるメモリセルをマトリックス状に配置した不揮発性半導体記憶装置が一般に知られている。
【０００４】
以下、従来の不揮発性半導体記憶装置の構造及びその動作について図面を参照しながら説明する（例えば、特許文献１を参照。）。
【０００５】
図１４は従来の不揮発性半導体記憶装置を構成するメモリセルの回路構成を模式的に表している。図１４に示すように、メモリセル１００は、選択トランジスタ１０１と抵抗変化素子１０５とから構成されている。選択トランジスタ１０１は、ゲート１０２と、ソース１０３と、抵抗変化素子１０５の一端と接続されたドレイン１０４とを有している。抵抗変化素子１０５の他端は、ビット線接続端子１０６と接続されている。
【０００６】
図１５は従来の不揮発性半導体記憶装置のメモリアレイの構成の一例を模式的に表している。図１５に示すように、メモリアレイは、複数のメモリセル１００がマトリックス状に配置されて構成される。各メモリセル１００のゲート１０２は、それぞれワード線ＷＬ００、ＷＬ０１、…、ＷＬ０ｎ−１のいずれかと接続され、ソース１０３はソース線と接続され、ビット線接続端子１０６は、それぞれＢＬ００、ＢＬ０１、…、ＢＬ０ｎ−１のいずれかと接続される。なお、ソース線は全メモリセルで共有され、ソース１０３とソース線との接続は矢印で表している。
【０００７】
以下、図１５において、ワード線ＷＬ０２及びビット線ＢＬ０２によって選択され、破線で囲まれたメモリセル１００Ａに対して、データの書き込み、消去及び読み出し動作を行う場合について説明する。
【０００８】
選択されたメモリセル１００Ａに対するデータの書き込みは、ワード線ＷＬ０２に例えばＶｗｌ＝３Ｖを印加し、ビット線ＢＬ０２に例えばＶｂｌ＝５Ｖを印加し、選択されていないワード線ＷＬ００、ＷＬ０１、ＷＬ０３〜ＷＬ０ｎ−１及びビット線ＢＬ００、ＢＬ０１、ＢＬ０３〜ＢＬ０ｎ−１を、Ｖｗｌ＝Ｖｂｌ＝０Ｖに設定する。これにより、選択されたメモリセル１００Ａにおける抵抗変化素子１０５の抵抗値が変化して、データが書き込まれる。
【０００９】
選択されたメモリセル１００Ａに対するデータの消去は、ワード線ＷＬ０２に例えばＶｗｌ＝３Ｖを印加し、ビット線ＢＬ０２をＶｂｌ＝０Ｖに設定し、ソース線に例えばＶｓｌ＝５Ｖを印加し、選択されていないワード線ＷＬ００、ＷＬ０１、ＷＬ０３〜ＷＬ０ｎ−１をＶｗｌ＝０Ｖに設定し、選択されていないビット線ＢＬ００、ＢＬ０１、ＢＬ０３〜ＢＬ０ｎ−１に、Ｖｂｌ＝５Ｖを印加する。これにより、選択されたメモリセル１００Ａにおける抵抗変化素子１０５の抵抗値が変化して、データが消去される。
【００１０】
このように、抵抗変化素子１０５に、極性が互いに逆の電圧を印加することにより、データの書き込み及び消去を行える。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開２００４−１８５７２３号公報
【発明の概要】
【発明が解決しようとする課題】
【００１２】
しかしながら、前記従来の不揮発性半導体記憶装置は、データの消去時に抵抗変化素子１０５に十分な電圧を印加するために選択トランジスタ１０１の閾値電圧を低くすると、本来、選択トランジスタ１０１がオフ状態になるべき動作においても抵抗変化素子１０５に電流が流れてしまうという問題がある。
【００１３】
例えば、図１５において、選択された不揮発性半導体メモリセル１００Ａにデータを書き込む場合に、ビット線ＢＬ０２に例えばＶｂｌ＝５Ｖを印加し、選択されていないワード線ＷＬ００、ＷＬ０１、ＷＬ０３〜ＷＬ０ｎ−１をＶｗｌ＝０Ｖに設定する。しかしながら、例えば、選択されていないメモリセル１００Ｂにおいて、選択トランジスタ１０１に漏れ電流が流れ、メモリセル１００Ｂの抵抗変化素子１０５の抵抗値が変化するという誤書き込みが生じるおそれがある。
【００１４】
このように、選択されていないメモリセル１００Ｂの抵抗変化素子１０５に不要な電流が流れると、本来、高抵抗状態であるべきところが、時間と共に抵抗値が低くなるという誤動作、またはこれとは逆に、本来、低抵抗状態であるべきところが、時間と共に抵抗値が高くなるという誤動作を生じるおそれがあり、記録されたデータを長期間にわたって安定して保持することができないという問題が生じる。このため、選択トランジスタ１０１の閾値電圧を十分に低くすることができず、従って、動作電圧も低くすることができない。
【００１５】
本発明は、前記の問題に鑑み、動作電圧を低く維持しつつ、記録されたデータを長期間にわたって保持できる不揮発性半導体記憶装置を実現できるようにすることを目的とする。
【課題を解決するための手段】
【００１６】
前記の目的を達成するため、本発明は、不揮発性半導体記憶装置を、選択トランジスタの抵抗変化素子と接続される側のソース・ドレインとゲートで規定される閾値電圧よりも、選択トランジスタの抵抗変化素子と接続される側と反対側のソース・ドレインとゲートで規定される閾値電圧を大きく設定する構成とする。
【００１７】
具体的に、本発明に係る不揮発性半導体記憶装置は、第１導電型の半導体領域を有する半導体基板に形成されたエンハンスメント型のＭＩＳＦＥＴと、半導体基板の上に形成され、ＭＩＳＦＥＴと直列に接続された抵抗変化素子とから構成されるメモリセルを備え、ＭＩＳＦＥＴは、半導体領域の上部に互いに間隔をおいて設けられ、第２導電型を有する第１のソース・ドレイン領域及び第２のソース・ドレイン領域と、半導体領域の上部における第１のソース・ドレイン領域と第２のソース・ドレイン領域との間に形成されるチャネル領域と、半導体領域の上におけるチャネル領域の上側にゲート絶縁膜を介在させて形成されたゲート電極とを有し、抵抗変化素子は、第１電極及び第２電極と、第１電極と第２電極との間に挟まれ、第１電極及び第２電極に印加される互いに極性が異なる電気的信号に基づいて可逆的に抵抗値が変化する可変抵抗層とを有し、第１のソース・ドレイン領域と抵抗変化素子とは接続されており、ＭＩＳＦＥＴにおけるゲート電極と第２のソース・ドレイン領域との間で規定される第２の閾値電圧は、ゲート電極と第１のソース・ドレイン領域との間で規定される第１の閾値電圧よりも大きくなるように設定されている。
【００１８】
本発明の不揮発性半導体記憶装置によると、メモリセルの書き込み動作及び消去動作を行う際に、抵抗変化素子が接地電位側に配置された場合のＭＩＳＦＥＴの電圧降下が、第１の閾値電圧を低く設定できることにより小さくなるため、抵抗変化素子に印加できる電圧が電源電圧に近づく。すなわち、動作電圧を低く設定することができる。また、書き込み、消去及び読み出しのいずれの動作においても、ＭＩＳＦＥＴのゲート電圧が接地電位になった場合には、ＭＩＳＦＥＴが十分にカットオフするため、抵抗変化素子に不要な電流が流れず、記録されたデータを長期間にわたって保持することができる。
【００１９】
本発明の不揮発性半導体記憶装置において、ＭＩＳＦＥＴにおけるチャネル領域の不純物濃度は、第２のソース・ドレイン領域の近傍が第１のソース・ドレイン領域の近傍よりも大きいことが好ましい。
【００２０】
この場合に、ＭＩＳＦＥＴのチャネル領域における前記第２のソース・ドレイン領域側の部分は、半導体基板の上面に形成された段差部の側面に形成されていてもよい。
【００２１】
また、本発明の不揮発性半導体記憶装置において、ＭＩＳＦＥＴのゲート絶縁膜には、第２のソース・ドレイン領域の近傍に、第２の閾値電圧を第１の閾値電圧よりも大きくする極性を持つ電荷が蓄積されていることが好ましい。
【００２２】
本発明の不揮発性半導体記憶装置において、抵抗変化層は金属酸化物を含み、可逆的な抵抗値の変化は、抵抗変化層の少なくとも一部の領域で発生する酸化還元反応に起因して生じることが好ましい。
【００２３】
この場合に、金属酸化物には、酸化タンタル、酸化チタン又は酸化コバルトを用いることができる。
【発明の効果】
【００２４】
本発明に係る不揮発性半導体記憶装置によると、動作電圧を低く維持しつつ、記録されたデータを長期間にわたって保持することが可能となる。
【図面の簡単な説明】
【００２５】
【図１】図１（ａ）及び図１（ｂ）は本発明の第１の実施形態に係る不揮発性半導体記憶装置を示し、図１（ａ）は模式的な断面図であり、図１（ｂ）は回路図である。
【図２】図２は本発明の第１の実施形態に係る不揮発性半導体記憶装置のメモリアレイ構成を示す回路図である。
【図３】図３（ａ）〜図３（ｄ）は本発明の第１の実施形態に係る不揮発性半導体記憶装置の第１の動作モードにおけるセット動作を説明する図である。
【図４】図４（ａ）〜図４（ｄ）は本発明の第１の実施形態に係る不揮発性半導体記憶装置の第１の動作モードにおけるリセット動作を説明する図である。
【図５】図５は本発明の第１の実施形態に係る不揮発性半導体記憶装置の第１の動作モードにおける読み出し動作を説明する図である。
【図６】図６（ａ）〜図６（ｄ）は本発明の第１の実施形態に係る不揮発性半導体記憶装置の第２の動作モードにおけるセット動作を説明する図である。
【図７】図７（ａ）〜図７（ｄ）は本発明の第１の実施形態に係る不揮発性半導体記憶装置の第２の動作モードにおけるリセット動作を説明する図である。
【図８】図８は本発明の第１の実施形態に係る不揮発性半導体記憶装置の第２の動作モードにおける読み出し動作を説明する図である。
【図９】図９（ａ）〜図９（ｄ）は本発明の第１の実施形態に係る不揮発性半導体記憶装置の製造方法を示す工程順の模式的な断面図である。
【図１０】図１０は本発明の第１の実施形態に係る不揮発性半導体記憶装置の製造方法を示す一工程の模式的な断面図である。
【図１１】図１１（ａ）及び図１１（ｂ）は本発明の第２の実施形態に係る不揮発性半導体記憶装置を示し、図１１（ａ）は模式的な断面図であり、図１１（ｂ）は回路図である。
【図１２】図１２（ａ）〜図１２（ｄ）は本発明の第２の実施形態に係る不揮発性半導体記憶装置の製造方法を示す工程順の模式的な断面図である。
【図１３】図１３（ａ）及び図１３（ｂ）は本発明の第３の実施形態に係る不揮発性半導体記憶装置を示し、図１３（ａ）は模式的な断面図であり、図１３（ｂ）は回路図である。
【図１４】図１４は従来の不揮発性半導体記憶装置を示す回路図である。
【図１５】図１５は従来の不揮発性半導体記憶装置のメモリアレイ構成を示す回路図である。
【発明を実施するための形態】
【００２６】
（第１の実施形態）
本発明の第１の実施形態に係る不揮発性半導体記憶装置について図面を参照しながら説明する。
【００２７】
図１（ａ）及び図１（ｂ）に示すように、メモリセル５０は、例えば、Ｐ型シリコンからなる半導体基板１に形成されたエンハンスメント型でＮ型のＭＩＳＦＥＴ（metal insulator semiconductor field effect transistor）からなる選択トランジスタ２０と、抵抗変化素子３０とを有している。
【００２８】
選択トランジスタ２０は、半導体基板１の主面上に形成されたゲート絶縁膜２と、該ゲート絶縁膜２の上に形成されたゲート電極３とを有している。半導体基板１の上部におけるゲート電極３のゲート長方向側には、第１のＮ型ソース・ドレイン領域４及び第２のＮ型ソース・ドレイン領域５がそれぞれ形成されている。さらに、半導体基板１の上部におけるゲート電極３の下側で且つ第２のＮ型ソース・ドレイン領域５の近傍には、半導体基板１よりも不純物濃度が高いＰ型拡散層６が形成されている。Ｐ型拡散層６とゲート電極３のゲート長方向との重なり幅は、ゲート電極３のゲート長方向の幅の５分の１から２分の１程度である。これにより、選択トランジスタ２０における第２のＮ型ソース・ドレイン領域５側の第２の閾値電圧ＶＴＨ２は例えば０．４Ｖ〜０．５Ｖに設定され、選択トランジスタ２０における第１のＮ型ソース・ドレイン領域４側の第１の閾値電圧ＶＴＨ１は例えば０．１Ｖ〜０．２Ｖに設定される。
【００２９】
第２のＮ型ソース・ドレイン領域５は、その上に形成されたコンタクト２１を介してメタル配線層であるソース線端子２２と接続されている。第１のＮ型ソース・ドレイン領域４は、その上に形成されたコンタクト２１、メタル配線層２３及び第１のヴィア２４を介して抵抗変化素子３０と接続されている。抵抗変化素子３０は、その上に形成された第２のヴィア２５を介してビット線端子２６と接続されている。
【００３０】
抵抗変化素子３０は、下から順次形成された下部電極３０ａ、抵抗変化層（可変抵抗層）３０ｂ及び上部電極３０ｃを有している。下部電極３０ａ及び上部電極３０ｃは、例えばＰｔ（白金）又はＡｕ（金）等の金属からなり、抵抗変化層３０ｂは、例えば酸化タンタル（Ｔａ２Ｏ５）、酸化チタン（ＴｉＯ２）又は酸化コバルト（ＣｏＯ）等の金属酸化物からなり、その膜厚は１０ｎｍから１００ｎｍ程度である。
【００３１】
図２に第１の実施形態に係る不揮発性半導体記憶装置のメモリアレイ構成を示す。図２に示すように、本実施形態に係るメモリアレイは、複数のメモリセル５０がｎ行×ｍ列に配置されている。ここで、ｎは例えば５１２であり、ｍは例えば１０２４である。各メモリセル５０において、それぞれ、ゲート電極３はワード線ＷＬ００、ＷＬ０１、…、ＷＬ０ｎ−１のいずれかに接続され、ソース線端子２２はソース線ＳＬ００、ＳＬ０１、…、ＳＬ０ｍ−１のいずれかに接続され、ビット線端子２６はＢＬ００、ＢＬ０１、…、ＢＬ０ｍ−１のいずれかに接続されている。
【００３２】
次に、第１の実施形態に係る不揮発性半導体記憶装置の動作について図３〜図５を参照しながら説明する。
【００３３】
（書き込み又はセット動作［その１］）
図３（ａ）〜図３（ｄ）は、メモリセル５０に対する書き込み又はセット（ｓｅｔ）動作、すなわち抵抗変化素子３０の抵抗値を高抵抗状態（ＨＲＳ：high resistance state）から低抵抗状態（ＬＲＳ：low resistance state）に遷移させる際の第１の動作を模式的に表している。
【００３４】
図３（ａ）において、メモリセル５０は、ワード線ＷＬ及びソース線ＳＬが共に選択されており、ゲート電極３には例えば２．０Ｖ程度の電圧ＶＷＬ＿ＳＥＴが印加され、ソース線端子２２には例えば２．０Ｖ程度のパルス電圧ＶＳＬ＿ＳＥＴが印加される。また、ビット線端子２６は接地電位に接続されている。
【００３５】
図３（ｂ）に、抵抗変化素子３０におけるセット動作中の電流電圧特性を示す。選択トランジスタ２０は、接地電位側に抵抗変化素子３０が接続されているため、電流電圧特性における電圧の切片が、ワード線電圧ＶＷＬ＿ＳＥＴの値から選択トランジスタ２０における第１のＮ型ソース・ドレイン領域４側の第１の閾値電圧ＶＴＨ１の値を減じた値となる。従って、ワード線電圧ＶＷＬ＿ＳＥＴが印加された状態でソース線ＳＬにパルス電圧ＶＳＬ＿ＳＥＴを印加すると、矢印ＨＲＳに沿って、抵抗変化素子３０に流れる電流と抵抗変化素子３０の両端の電圧とが変化する。
【００３６】
ここで、抵抗変化素子３０の抵抗値のセット前の初期値は、例えば１ＭΩ程度である。抵抗変化素子３０の両端の電圧がある値、例えば１．０Ｖ程度に達すると、抵抗変化素子３０を構成する抵抗変化層３０ｂの内部において酸素イオンが下部電極３０ａ側に移動する。これにより、抵抗変化層３０ｂの上部電極３０ｃ側で還元反応が起こるため、金属酸化物が酸素の欠損状態となって、該抵抗変化層３０ｂの抵抗値が下がる。その結果、抵抗変化素子３０はＨＲＳからＬＲＳに遷移して、該抵抗変化素子３０に流れる電流が例えば１μＡ程度から１００μＡ程度にまで急激に増大する。このとき、抵抗変化素子３０の抵抗値は、例えば１０ｋΩ程度となる。このＨＲＳからＬＲＳへの遷移の際に、抵抗変化素子３０に流れる電流は、選択トランジスタ２０の電流電圧特性で制限されるため、図３（ｂ）に示すセット動作点に到達すれば、これを越えることはない。
【００３７】
従って、選択トランジスタ２０の第１の閾値電圧ＶＴＨ１を、例えば０．１Ｖ〜０．２Ｖという低い値に設定することにより、該選択トランジスタ２０の電流電圧特性を右斜め上方（電圧及び電流が共に増大する方向）にシフトさせることができるため、ワード線電圧ＶＷＬ＿ＳＥＴの値を高くすることなく、セット動作点での電流値を大きくすることができる。
【００３８】
図３（ｃ）は、セット動作において、ワード線ＷＬが非選択な状態を示しており、ゲート電極３は、ビット線端子２６と共に接地電位に接続されている。この状態では、抵抗変化素子３０の両端に掛かる電圧はほぼ０Ｖであり、選択トランジスタ２０を介して流れる漏れ電流も無視できる程に小さい。
【００３９】
図３（ｄ）は、セット動作において、ソース線ＳＬが非選択な状態を示しており、ソース線端子２２とビット線端子２６とは共に接地電位に接続されている。この状態では、ソース線端子２２とビット線端子２６とが同電位となるため、抵抗変化素子３０に電流は流れない。
【００４０】
（消去又はリセット動作［その１］）
図４（ａ）〜図４（ｄ）は、メモリセル５０に対する消去又はリセット（ｒｅｓｅｔ）動作、すなわち抵抗変化素子３０の抵抗値を低抵抗状態（ＬＲＳ）から高抵抗状態（ＨＲＳ）に遷移させる際の第１の動作を模式的に表している。
【００４１】
図４（ａ）において、メモリセル５０は、ワード線ＷＬ及びビット線ＢＬが共に選択されており、ゲート電極３には例えば２．０Ｖ程度の電圧ＶＷＬ＿ＲＥＳＥＴが印加され、ビット線端子２６には例えば２．０Ｖ程度のパルス電圧ＶＢＬ＿ＲＥＳＥＴが印加される。また、ソース線端子２２は接地電位に接続されている。このように、リセット動作時の抵抗変化素子３０には、図３（ａ）に示したセット動作に対して極性が反転した電圧が印加される。
【００４２】
図４（ｂ）に、抵抗変化素子３０におけるリセット動作中の電流電圧特性を示す。選択トランジスタ２０の電流電圧特性は、その電圧の切片がビット線電圧ＶＢＬ＿ＲＥＳＥＴとなり、選択トランジスタ２０の閾値電圧による電圧の低下はない。従って、ワード線電圧ＶＷＬ＿ＲＥＳＥＴが印加された状態で、ビット線にパルス電圧ＶＢＬ＿ＲＥＳＥＴを印加すると、矢印ＬＲＳに沿って抵抗変化素子３０に流れる電流と抵抗変化素子３０の両端の電圧とが変化する。
【００４３】
ここで、抵抗変化素子３０の抵抗値のリセット前の初期値は、例えば１０ｋΩ程度である。抵抗変化素子３０の両端の電圧がある値、例えば１．０Ｖ程度に達すると、抵抗変化素子３０を構成する抵抗変化層３０ｂの内部において酸素イオンが上部電極３０ｃ側に移動する。これにより、抵抗変化層３０ｂの上部電極３０ｃ側で酸化反応が起こるため、抵抗変化素子３０はＬＲＳからＨＲＳに遷移して、該抵抗変化素子３０に流れる電流が例えば１００μＡ程度から１μＡ程度まで急激に減少する。このとき、抵抗変化素子３０の抵抗値は、例えば１ＭΩ程度になる。このＬＲＳからＨＲＳへの遷移の際に、抵抗変化素子３０に流れる電流は、選択トランジスタ２０の電流電圧特性で制限されるため、図４（ｂ）のリセット動作点に到達して停止する。
【００４４】
図４（ｃ）は、リセット動作において、ワード線ＷＬが非選択な状態を示しており、ゲート電極３は、ソース線端子２２と共に接地電位に接続されている。この状態では、選択トランジスタ２０の閾値電圧ＶＴＨ２を例えば０．４Ｖ〜０．５Ｖと十分に高く設定することにより、抵抗変化素子３０に流れる漏れ電流を無視できるほど小さくできる。
【００４５】
図４（ｄ）は、リセット動作において、ビット線ＢＬが非選択な状態を示しており、ソース線端子２２とビット線端子２６とは共に接地電位に接続されている。この状態では、ソース線端子２２とビット線端子２６とが同電位となるため、抵抗変化素子３０に電流は流れない。
【００４６】
（読み出し動作［その１］）
図５は、メモリセル５０の読み出し動作を模式的に表している。
【００４７】
図５において、メモリセル５０は、ワード線ＷＬ及びビット線ＢＬが共に選択されており、ゲート電極３には例えば１．５Ｖ程度の電圧ＶＷＬ＿ＲＥＡＤが印加され、ビット線端子２６には例えば０．５Ｖ程度の電圧ＶＢＬ＿ＲＥＡＤが印加される。また、ソース線端子２２は接地電位に接続されている。この状態では、ビット線端子２６に流れる電流の大小によって、抵抗変化素子３０の状態が高抵抗状態（ＨＲＳ）か低抵抗状態（ＬＲＳ）かを判別することができ、保持されたデータを読み出すことができる。
【００４８】
なお、ワード線ＷＬ及びビット線ＢＬのいずれかが接地電位にある場合は、そのメモリセル５０は非選択状態にあり、該メモリセル５０に電流が流れることはない。
【００４９】
次に、第１の実施形態に係る不揮発性半導体記憶装置における第２の動作モードについて図６〜図８を参照しながら説明する。
【００５０】
（書き込み又はセット動作［その２］）
図６（ａ）〜図６（ｄ）は、メモリセル５０の書き込み又はセット（ｓｅｔ）動作、すなわち抵抗変化素子３０の抵抗値を高抵抗状態（ＨＲＳ）から低抵抗状態（ＬＲＳ）に遷移させる際の第２の動作を模式的に表している。
【００５１】
図３及び図４を用いて説明した第１の動作は、セット動作時にソース線ＳＬを高電位とし、且つビット線ＢＬを低電位としている。また、リセット動作時にはビット線ＢＬを高電位とし、且つソース線ＳＬを低電位としている。
【００５２】
これに対し、第２の動作は、セット動作時にビット線ＢＬを高電位とし、且つソース線ＳＬを低電位とし、リセット動作時にソース線ＳＬを高電位とし、且つビット線ＢＬを低電位とする。
【００５３】
図６（ａ）において、メモリセル５０は、ワード線ＷＬ及びビット線ＢＬが共に選択されており、ゲート電極３には例えば２．０Ｖ程度の電圧ＶＷＬ＿ＳＥＴが印加され、ビット線端子２６には例えば２．０Ｖ程度のパルス電圧ＶＢＬ＿ＳＥＴが印加される。また、ソース線端子２２は接地電位に接続されている。
【００５４】
図６（ｂ）に、抵抗変化素子３０におけるセット動作中の電流電圧特性を示す。選択トランジスタ２０の電流電圧特性は、その電圧の切片がビット線電圧ＶＢＬ＿ＳＥＴとなり、選択トランジスタ２０の閾値電圧による電圧の低下はない。従って、ワード線電圧ＶＷＬ＿ＳＥＴが印加された状態で、ビット線にパルス電圧ＶＢＬ＿ＳＥＴを印加すると、矢印ＨＲＳに沿って抵抗変化素子３０に流れる電流と抵抗変化素子３０の両端の電圧とが変化する。
【００５５】
ここで、抵抗変化素子３０の抵抗値のセット前の初期値は、例えば１ＭΩ程度である。抵抗変化素子３０の両端の電圧がある値、例えば１．０Ｖ程度に達すると、抵抗変化素子３０を構成する抵抗変化層３０ｂの内部で酸素イオンが上部電極３０ｃ側に移動する。これにより、抵抗変化層３０ｂの下部電極３０ａ側で還元反応が起こるため、抵抗変化素子３０はＨＲＳからＬＲＳに遷移して、該抵抗変化素子３０に流れる電流が例えば１μＡ程度から１００μＡ程度まで急激に増大する。このとき、抵抗変化素子３０の抵抗値は例えば１０ｋΩ程度になる。このＨＲＳからＬＲＳへの遷移の際に、抵抗変化素子３０に流れる電流は、選択トランジスタ２０の電流電圧特性で制限されるため、図６（ｂ）に示すセット動作点に到達して停止する。
【００５６】
図６（ｃ）は、セット動作において、ワード線ＷＬが非選択な状態を示しており、ゲート電極３は、ソース線端子２２と共に接地電位に接続されている。この状態では、選択トランジスタ２０の閾値電圧ＶＴＨ２を例えば０．４Ｖ〜０．５Ｖと十分に高く設定することにより、抵抗変化素子３０に流れる漏れ電流を無視できるほど小さくすることができる。
【００５７】
図６（ｄ）は、セット動作において、ビット線が非選択な状態を示しており、ソース線端子２２とビット線端子２６とは共に接地電位に接続されている。この状態では、ソース線端子２２とビット線端子２６とが同電位となるため、抵抗変化素子３０には電流は流れない。
【００５８】
（消去又はリセット動作［その２］）
図７（ａ）〜図７（ｄ）は、メモリセル５０に対する消去又はリセット（ｒｅｓｅｔ）動作、すなわち抵抗変化素子３０の抵抗値を低抵抗状態（ＬＲＳ）から高抵抗状態（ＨＲＳ）に遷移させる際の第２の動作を模式的に表している。
【００５９】
図７（ａ）において、メモリセル５０は、ワード線ＷＬ及びソース線ＳＬが共に選択されており、ゲート電極３には例えば２．０Ｖ程度の電圧ＶＷＬ＿ＲＥＳＥＴが印加され、ソース線端子２２には例えば２．０Ｖ程度のパルス電圧ＶＳＬ＿ＲＥＳＥＴが印加される。また、ビット線端子２６は接地電位に接続されている。このように、リセット動作時の抵抗変化素子３０には、図６（ａ）に示したセット動作に対して極性が反転した電圧が印加される。
【００６０】
図７（ｂ）に、抵抗変化素子３０におけるリセット動作中の電流電圧特性を示す。選択トランジスタ２０は、接地電位側に抵抗変化素子３０が接続されているため、電流電圧特性における電圧の切片が、ワード線電圧ＶＷＬ＿ＲＥＳＥＴの値から選択トランジスタ２０における第１のＮ型ソース・ドレイン領域４側の第１の閾値電圧ＶＴＨ１の値を減じた値となる。従って、ワード線電圧ＶＷＬ＿ＲＥＳＥＴが印加された状態でソース線ＳＬにパルス電圧ＶＳＬ＿ＲＥＳＥＴを印加すると、矢印ＬＲＳに沿って、抵抗変化素子３０に流れる電流と抵抗変化素子３０の両端との電圧が変化する。
【００６１】
ここで、抵抗変化素子３０の抵抗値のリセット前の初期値は、例えば１０ｋΩ程度である。抵抗変化素子３０の両端の電圧がある値、例えば１．０Ｖ程度に達すると、抵抗変化素子３０を構成する抵抗変化層３０ｂの内部において酸素イオンが下部電極３０ａ側に移動する。これにより、抵抗変化層３０ｂの下部電極３０ａ側で酸化反応が起こるため、抵抗変化素子３０はＬＲＳからＨＲＳに遷移して、該抵抗変化素子３０に流れる電流が例えば１００μＡ程度から１μＡ程度まで急激に減少する。このとき、抵抗変化素子３０の抵抗値は、例えば１ＭΩ程度となる。このＬＲＳからＨＲＳへの遷移の際に、抵抗変化素子３０に流れる電流は、選択トランジスタ２０の電流電圧特性で制限されるため、図７（ｂ）に示すリセット動作点に到達すれば、これを越えることはない。
【００６２】
従って、選択トランジスタ２０の第１の閾値電圧ＶＴＨ１を、例えば０．１Ｖ〜０．２Ｖという低い値に設定することにより、該選択トランジスタ２０の電流電圧特性を右斜め上方（電圧及び電流が共に増大する方向）にシフトさせることができるため、ワード線電圧ＶＷＬ＿ＲＥＳＥＴの値を高くすることなく、リセット動作点での電流値を大きくすることができる。
【００６３】
図７（ｃ）は、リセット動作において、ワード線ＷＬが非選択な状態を示しており、ゲート電極３は、ビット線端子２６と共に接地電位に接続されている。この状態では、抵抗変化素子３０の両端に掛かる電圧はほぼ０Ｖであり、選択トランジスタ２０を介して流れる漏れ電流も無視できる程に小さい。
【００６４】
図７（ｄ）は、リセット動作において、ソース線ＳＬが非選択な状態を示しており、ソース線端子２２とビット線端子２６とは共に接地電位に接続されている。この状態では、ソース線端子２２とビット線端子２６とが同電位となるため、抵抗変化素子３０に電流は流れない。
【００６５】
（読み出し動作［その２］）
図８は、メモリセル５０の読み出し動作を模式的に表している。
【００６６】
図８において、メモリセル５０は、ワード線ＷＬ及びビット線ＢＬが共に選択されており、ゲート電極３には例えば１．５Ｖ程度の電圧ＶＷＬ＿ＲＥＡＤが印加され、ビット線端子２６には例えば０．５Ｖ程度の電圧ＶＢＬ＿ＲＥＡＤが印加される。また、ソース線端子２２は接地電位に接続されている。この状態では、ビット線端子２６に流れる電流の大小によって抵抗変化素子３０の状態が高抵抗状態（ＨＲＳ）か低抵抗状態（ＬＲＳ）かを判別することができ、保持されたデータを読み出すことができる。
【００６７】
なお、ワード線ＷＬ又はビット線ＢＬのいずれかが接地電位にある場合は、そのメモリセル５０は非選択状態にあり、該メモリセル５０に電流が流れることはない。
【００６８】
以上説明したように、第１の実施形態によると、動作電圧を低く維持しつつ、記録されたデータを長期間にわたって保持できる不揮発性半導体記憶装置を実現することができる。
【００６９】
（製造方法）
以下、第１の実施形態に係る不揮発性半導体記憶装置の製造方法について図９及び図１０を参照しながらその要部を説明する。
【００７０】
まず、図９（ａ）に示すように、Ｐ型シリコンからなる半導体基板１の主面上に、例えば酸化シリコン（ＳｉＯ２）からなるゲート絶縁膜用形成膜と、該ゲート絶縁膜用形成膜の上に、例えばポリシリコンからなるゲート電極用形成膜を順次形成する。その後、リソグラフィ法及びドライエッチング法により、ゲート電極用形成膜及びゲート絶縁膜用形成膜を順次パターニングして、ゲート電極３及びその下のゲート絶縁膜２を形成する。なお、ゲート絶縁膜２は、必ずしもパターニングする必要はなく、半導体基板１の主面上に残しておいてもよい。また、ゲート絶縁膜２及びゲート電極３の構成材料は、上記の酸化シリコン及びポリシリコンに限られず、公知の材料を用いることができる。
【００７１】
次に、図９（ｂ）に示すように、半導体基板１の上部におけるゲート電極３のゲート長方向の一方の領域にのみ、少なくともゲート電極３をマスクとしてＰ型不純物を斜めイオン注入する。これにより、半導体基板１におけるゲート電極３のゲート長方向の一方の領域に該半導体基板１よりも不純物濃度が高いＰ型拡散層６を選択的に形成する。ここで、Ｐ型拡散層６は、ゲート電極３のゲート長方向の幅の５分の１から２分の１程度の領域にわたって基板の主面と平行な方向（横方向）に拡散させる。これにより、Ｐ型拡散層６はゲート電極３の下側にまで延伸し、ゲート電極３と重なる領域を持つ。なお、半導体基板１の表面不純物濃度が、例えば３×１０１７ｃｍ−２である場合に、Ｐ型拡散層６の表面不純物濃度は、例えば１×１０１８ｃｍ−２程度とすればよい。
【００７２】
次に、図９（ｃ）に示すように、半導体基板１の上部に少なくともゲート電極３をマスクとして、Ｎ型不純物をイオン注入する。これにより、半導体基板１におけるゲート電極３のゲート長方向の両側方の領域に、第１のＮ型ソース・ドレイン領域４及び第２のＮ型ソース・ドレイン領域５をそれぞれ選択的に形成する。なお、ここでは、Ｐ型拡散層６と反対側の領域に形成されたソース・ドレイン領域を第１のＮ型ソース・ドレイン領域４とし、Ｐ型拡散層６と重なる領域に形成されたソース・ドレイン領域を第２のＮ型ソース・ドレイン領域５とする。
【００７３】
次に、図９（ｄ）に示すように、半導体基板１の上にゲート絶縁膜２及びゲート電極３を覆うように層間絶縁膜（図示せず）を形成し、その後、化学機械研磨（ＣＭＰ）法等により、層間絶縁膜の上面を平坦化する。続いて、平坦化された層間絶縁膜に、第１のＮ型ソース・ドレイン領域４及び第２のＮ型ソース・ドレイン領域５とそれぞれ電気的に接続されるコンタクトプラグ２１を形成する。その後、層間絶縁膜の上に、第２のＮ型ソース・ドレイン領域５と接続されるコンタクトプラグ２１の上にメタル配線であるソース線端子２２を形成し、第１のＮ型ソース・ドレイン領域４と接続されるコンタクトプラグ２１の上にメタル配線層２３を形成する。これにより、ゲート絶縁膜２、ゲート電極３、第１のＮ型ソース・ドレイン領域４、第２のＮ型ソース・ドレイン領域５及びＰ型拡散層６からなる選択トランジスタ２０が形成される。
【００７４】
このように、第１の実施形態においては、半導体基板１のゲート電極３の下側に形成されるチャネル領域で、且つ、第２のＮ型ソース・ドレイン領域５側にのみＰ型拡散層６が形成されるため、選択トランジスタ２０の閾値電圧は、第２のＮ型ソース・ドレイン領域５側が第１のＮ型ソース・ドレイン領域４側よりも高くなる。
【００７５】
次に、図１０に示すように、メタル配線層２３の上に、さらに図示しない複数の層間絶縁膜と、第１のヴィア２４、抵抗変化素子３０、第２のヴィア２５及びビット線端子２６とを順次形成してメモリセル５０が形成される。なお、上述したように、抵抗変化素子３０は、下部電極３０ａ、抵抗変化層３０ｂ及び上部電極３０ｃから構成される。
【００７６】
なお、第１の実施形態において、選択トランジスタ２０はＮ型のＭＩＳＦＥＴとしたが、Ｐ型のＭＩＳＦＥＴを用いてもよい。
【００７７】
また、第１の実施形態に係るメモリアレイ構成は、ビット線ＢＬとソース線ＳＬとが平行に配置され、且つワード線ＷＬがそれらと直交するように配置されているが、これに限られない。例えば、ビット線ＢＬとソース線とが直交し、ワード線ＷＬとソース線ＳＬとが平行となるような構成としてもよい。
【００７８】
（第２の実施形態）
以下、本発明の第２の実施形態に係る不揮発性半導体記憶装置について図面を参照しながら説明する。
【００７９】
図１１（ａ）及び図１１（ｂ）に示すように、メモリセル５０は、例えば、Ｐ型シリコンからなる半導体基板１に形成されたエンハンスメント型でＮ型のＭＩＳＦＥＴからなる選択トランジスタ２０と、抵抗変化素子３０とを有している。ここで、図１１において、図１に示す構成部材と同一の構成部材には、同一の符号を付している。
【００８０】
第２の実施形態においては、選択トランジスタ２０のチャネル領域におけるソース線端子２２と接続される第２のＮ型ソース・ドレイン領域５側に、半導体基板１よりも不純物濃度が高い縦型チャネル領域７が形成されていることを特徴とする。
【００８１】
具体的には、Ｐ型シリコンからなる半導体基板１の主面に段差部が形成されており、該段差部の下段とそれと接続する壁面からなる隅部には、ゲート絶縁膜２を介在させたゲート電極３が形成されている。半導体基板１における段差部の上段には、第２のＮ型ソース・ドレイン領域５が形成され、該段差部の下段には、第１のＮ型ソース・ドレイン領域４が形成されている。さらに、段差部の上段には、第２のＮ型ソース・ドレイン領域５の周囲、具体的には第２のＮ型ソース・ドレイン領域５の側面及び下面の近傍を覆うように、半導体基板１よりも不純物濃度が高いＰ型拡散層８が形成されている。
【００８２】
従って、半導体基板１における段差部の壁面近傍で且つゲート絶縁膜２と接する領域には縦型チャネル領域７が形成され、該縦型チャネル領域７におけるＰ型拡散層８に含まれる領域は、半導体基板１よりもＰ型の不純物濃度が高くなる。従って、選択トランジスタ２０における第２のＮ型ソース・ドレイン領域５側の第２の閾値電圧ＶＴＨ２は例えば０．４Ｖ〜０．５Ｖとなり、第１のＮ型ソース・ドレイン領域４側の第１の閾値電圧ＶＴＨ１は例えば０．１Ｖ〜０．２Ｖとなる。
【００８３】
また、第１の実施形態と同様に、第１のＮ型ソース・ドレイン領域４と、コンタクトプラグ２１、メタル配線層２３及び第１のヴィア２４を介して抵抗変化素子３０が形成されている。
【００８４】
抵抗変化素子３０は、下部電極３０ａ、抵抗変化層３０ｂ及び上部電極３０ｃから構成される。すなわち、下部電極３０ａ及び上部電極３０ｃは、例えばＰｔ（白金）又はＡｕ（金）等の金属からなり、抵抗変化層３０ｂは、例えば酸化タンタル（Ｔａ２Ｏ５）、酸化チタン（ＴｉＯ２）又は酸化コバルト（ＣｏＯ）等の金属酸化物からなり、その膜厚は１０ｎｍから１００ｎｍ程度である。
【００８５】
なお、第２の実施形態においても、メモリアレイ構成として図２に示す構成を用いることができる。また、メモリセル５０の動作は、第１の実施形態と同様である。
【００８６】
このように、第２の実施形態によると、動作電圧を低く維持しつつ、記録されたデータを長期間にわたって保持できる不揮発性半導体記憶装置を実現することができる。
【００８７】
（製造方法）
以下、第２の実施形態に係る不揮発性半導体記憶装置の製造方法について図１２を参照しながらその要部を説明する。
【００８８】
以下、次に、本実施形態の不揮発性半導体記憶装置の製造方法について、図１２（ａ）〜図１２（ｄ）を用いてその概略を説明する。
【００８９】
まず、図１２（ａ）に示すように、イオン注入法により、Ｐ型シリコンからなる半導体基板１の上部にＰ型拡散層８を形成する。Ｐ型拡散層８の表面不純物濃度は、例えば１×１０１８ｃｍ−２程度であり、その深さは０．１μｍ程度である。ここで、Ｐ型拡散層８の不純物濃度は、Ｐ型拡散層８の表面側で高く、深さ方向に漸次低くなっている。
【００９０】
次に、図１２（ｂ）に示すように、リソグラフィ法及びエッチング法により、半導体基板１の一部をエッチングして段差部を形成し、該段差部の壁面部分に縦型チャネル領域７を形成する。縦型チャネル領域７を形成する際の半導体基板１に対するエッチング深さは、Ｐ型拡散層８の深さと同程度であってもよく、また、Ｐ型拡散層８よりも深くてもよい。
【００９１】
次に、図１２（ｃ）に示すように、段差部の下段及び壁面と対向するように、ゲート絶縁膜２を介在させたゲート電極３を形成する。その後、半導体基板１の上部に、少なくともゲート電極３をマスクとして、Ｎ型不純物をイオン注入する。これにより、半導体基板１におけるゲート電極３のゲート長方向の両側方の領域であって、段差部の下段に第１のＮ型ソース・ドレイン領域４を形成し、段差部の上段に第２のＮ型ソース・ドレイン領域５をそれぞれ選択的に形成する。
【００９２】
次に、図１２（ｄ）に示すように、この後は、第１の実施形態と同様の工程を経て、縦型チャネル領域７が他のチャネル領域よりも不純物濃度が高いメモリセル５０を得る。
【００９３】
このように、第２の実施形態においては、半導体基板１の段差部に形成された縦型チャネル領域７が、段差部の上段の第２のＮ型ソース・ドレイン領域５側に形成されたＰ型拡散層８を含むため、選択トランジスタ２０における第２のＮ型ソース・ドレイン領域５側の第２の閾値ＶＴＨ２を、第１のＮ型ソース・ドレイン領域４側の第１の閾値電圧ＶＴＨ１よりも高く設定することができる。
【００９４】
なお、第２の実施形態において、選択トランジスタ２０をＮ型のＭＩＳＦＥＴとしたが、Ｐ型のＭＩＳＦＥＴを用いてもよい。
【００９５】
また、第２の実施形態に係るメモリアレイ構成は、ビット線ＢＬとソース線ＳＬとが平行に配置され、且つワード線ＷＬがそれらと直交するように配置されているが、これに限られない。例えば、ビット線ＢＬとソース線とが直交し、ワード線ＷＬとソース線ＳＬとが平行となるような構成としてもよい。
【００９６】
（第３の実施形態）
以下、本発明の第３の実施形態に係る不揮発性半導体記憶装置について図面を参照しながら説明する。
【００９７】
図１３（ａ）及び図１３（ｂ）に示すように、メモリセル５０は、例えば、Ｐ型シリコンからなる半導体基板１に形成されたエンハンスメント型でＮ型のＭＩＳＦＥＴからなる選択トランジスタ２０と、抵抗変化素子３０とを有している。ここで、図１３において、図１に示す構成部材と同一の構成部材には、同一の符号を付している。
【００９８】
第３の実施形態においては、選択トランジスタ２０のゲート絶縁膜２におけるソース線端子２２と接続される第２のＮ型ソース・ドレイン領域５側に、負電荷９が捕獲されていることを特徴とする。
【００９９】
これにより、選択トランジスタ２０における第２のＮ型ソース・ドレイン領域５側の第２の閾値電圧ＶＴＨ２は例えば０．４Ｖ〜０．５Ｖに設定され、第１のＮ型ソース・ドレイン領域４側の第１の閾値電圧ＶＴＨ１は例えば０．１Ｖ〜０．２Ｖに設定されている。
【０１００】
ゲート絶縁膜２に選択的に負電荷９を捕獲させるには、例えば、メモリセル５０の完成後に、選択トランジスタ２０における第１のＮ型ソース・ドレイン領域５と半導体基板１との間に所定の電圧を印加するか、又は選択トランジスタ２０のチャネル領域に電流を流し、ホットキャリアを発生させればよい。
【０１０１】
この構成により、第３の実施形態に係る不揮発性半導体記憶装置は、動作電圧を低く維持しつつ、記録されたデータを長期間にわたって保持することができる。
【０１０２】
なお、抵抗変化素子３０は、第１の実施形態と同様に、下部電極３０ａ、抵抗変化層３０ｂ及び上部電極３０ｃから構成される。すなわち、下部電極３０ａ及び上部電極３０ｃは、例えばＰｔ（白金）又はＡｕ（金）等の金属からなり、抵抗変化層３０ｂは、例えば酸化タンタル（Ｔａ２Ｏ５）、酸化チタン（ＴｉＯ２）又は酸化コバルト（ＣｏＯ）等の金属酸化物からなり、その膜厚は１０ｎｍから１００ｎｍ程度である。
【０１０３】
また、第３の実施形態においても、メモリアレイ構成として図２に示す構成を用いることができる。また、メモリセル５０の動作も、第１の実施形態と同様である。
【０１０４】
また、第３の実施形態において、選択トランジスタ２０をＮ型のＭＩＳＦＥＴとしたが、Ｐ型のＭＩＳＦＥＴを用いてもよい。Ｐ型のＭＩＳＦＥＴを用いる場合には、負電荷９に代えて、ゲート絶縁膜２の第２のＮ型ソース・ドレイン領域５側に正電荷を捕獲させればよい。
【０１０５】
また、第３の実施形態に係るメモリアレイ構成は、ビット線ＢＬとソース線ＳＬとが平行に配置され、且つワード線ＷＬがそれらと直交するように配置されているが、これに限られない。例えば、ビット線ＢＬとソース線とが直交し、ワード線ＷＬとソース線ＳＬとが平行となるような構成としてもよい。
【産業上の利用可能性】
【０１０６】
本発明に係る不揮発性半導体記憶装置は、動作電圧を低く維持しつつ、記録されたデータを長期間にわたって保持することが可能となり、特に、携帯型電話機等の種々の電子機器に用いられる記憶装置として、またマイクロコントローラ等の半導体集積回路に搭載される不揮発性記憶装置等として有用である。
【符号の説明】
【０１０７】
１      半導体基板（半導体領域）
２      ゲート絶縁膜
３      ゲート電極
４      第１のＮ型ソース・ドレイン領域
５      第２のＮ型ソース・ドレイン領域
６      Ｐ型拡散層
７      縦型チャネル領域
８      Ｐ型拡散層
９      負電荷
２０    選択トランジスタ
２１    コンタクトプラグ
２２    ソース線端子
２３    メタル配線層
２４    第１のヴィア
２５    第２のヴィア
２６    ビット線端子
３０    抵抗変化素子
３０ａ  下部電極（第１電極）
３０ｂ  抵抗変化膜（可変抵抗層）
３０ｃ  上部電極（第２電極）
５０    メモリセル
ＷＬ００，ＷＬ０１  ワード線
ＢＬ００，ＢＬ０１  ビット線
【図１】
2012089582.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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