(57)【要約】【課題】レーザー光の照射による滓の発生を抑えるようにするとともに、分断後の低誘電率膜にダメージを与えないようにする。【解決手段】半導体ウエハ６１の一方の面６１ａの上に形成された低誘電率膜２１をドライエッチングすることにより低誘電率膜２１に溝２１ａを形成し、低誘電率膜２１の上に封止層４１を形成するとともに、低誘電率膜２１の溝２１ａ内に封止層４１の一部を埋め込み、半導体ウエハ６１及び封止層４１を低誘電率膜２１の溝２１ａに沿って分割する。【選択図】図７
2012138449.tif 000002
【特許請求の範囲】
【請求項１】
半導体ウエハの一方の面の上に形成された低誘電率膜のガスエッチング、プラズマエッチング又はイオンエッチングのいずれかのドライエッチングを行ったことにより前記低誘電率膜に溝を形成し、
前記低誘電率膜の上、前記低誘電率膜の前記溝内及び前記溝の上に封止層を形成し、
前記半導体ウエハ及び前記封止層を前記低誘電率膜の前記溝に沿って分割することを特徴とする半導体装置の製造方法。
【請求項２】
前記低誘電率膜の前記ドライエッチングの前に、前記低誘電率膜の上にレジストを形成して、前記レジストに格子状の溝を形成した後、前記低誘電率膜のうち前記レジストの前記溝の下の部分のドライエッチングを行って、前記低誘電率膜の前記溝を格子状に形成することを特徴とする請求項１の半導体装置の製造方法。
【請求項３】
前記低誘電率膜の前記ドライエッチングの前に、前記低誘電率膜の上に成膜されたパッシベーション膜のエッチングを行うことにより前記パッシベーション膜に溝を形成し、前記低誘電率膜の前記ドライエッチングに際しては、前記パッシベーション膜の前記溝の下に前記低誘電率膜の前記溝を形成することを特徴とする請求項１又は２の半導体装置の製造方法。
【請求項４】
前記封止層の形成前に、前記低誘電率膜の上に配線を形成すると共に、前記配線の一部の上に外部接続用端子を形成し、
前記封止層の形成に際しては、前記配線及び前記外部接続用端子を前記封止層で覆った後、前記封止層を研削して前記外部接続用端子を露出させることを特徴とする請求項１から３の何れかの半導体装置の製造方法。
【請求項５】
前記低誘電率膜は、ポリシロキサン系材料、炭素添加酸化シリコン又は有機ポリマー系のＬｏｗ−ｋ材料のいずれかを含むことを特徴とする請求項１から４の何れかの半導体装置の製造方法。
【請求項６】
前記低誘電率膜は、比誘電率が３．０以下であって、ガラス転移温度が４００℃以上であることを特徴とする請求項１から５の何れかの半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体チップのパッケージ方法として、いわゆるＷＬＰ（Wafer Level Package）法がある。ＷＬＰ法は、半導体ウエハの集積回路が形成された面に配線の形成と樹脂封止を行った後に、その半導体ウエハを封止樹脂とともにチップサイズに個片化する方法である（例えば、特許文献１）。
【０００３】
集積回路には、多層配線構造が採用されている。多層配線構造は、金属配線と層間絶縁膜を交互に積層したものであって、半導体基板の表面上に形成されている。集積回路の微細化に伴って、配線同士の距離が近くなると、近接する配線間の電気容量が大きくなり、配線を伝わる信号の遅延が増大してしまう。この点を改善するために、Ｌｏｗ−ｋ材料等と呼ばれる低誘電率材料が、層間絶縁膜に利用されている。層間絶縁膜の材料として一般的に用いられる酸化シリコンの比誘電率は４．２〜４．０であり、低誘電率材料の比誘電率はそれよりも低い。しかし、低誘電率材料の機械的強度は、酸化シリコン等と比較しても、低いという問題がある。
【０００４】
特許文献１に記載の技術は、そのような機械的強度に問題のある低誘電率膜が剥離しないように工夫したものである。具体的には、まず、半導体ウエハ（２１）の表面に積層された低誘電率膜（４）に対してレーザー光を照射することによって、低誘電率膜（４）に格子状の溝（２３）を形成して、低誘電率膜（４）を溝（２３）によって分断する。その後、低誘電率膜（４）の上に配線（１１，１２）及び外部接続用端子（１３）を形成し、次に、それら低誘電率膜（４）、配線（１１，１２）及び外部接続用端子（１３）を封止樹脂（１４）で覆って封止樹脂（１４）の一部を溝（２３）に埋め込む。次に、その封止樹脂（１４）の表面を研削する。次に、溝（２３）の中心線に沿って封止樹脂（１４）及び半導体ウエハ（２１）を切断する。完成した半導体チップの側面では、封止樹脂（１４）が露出しているが、低誘電率膜（４）が露出していないので、低誘電率膜（４）の剥離等を防止することができる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００７−３３５８３０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかし、特許文献１の技術では、レーザー光を低誘電率膜（４）に照射すると、滓が発生してしまう。また、レーザー光の照射では、残留した低誘電率膜（４）にダメージを与えてしまう恐れがある。
そこで、本発明が解決しようとする課題は、レーザー光の照射による滓の発生を抑えるようにするとともに、分断後の低誘電率膜にダメージを与えないようにすることである。
【課題を解決するための手段】
【０００７】
以上の課題を解決するために、本発明に係る半導体装置の製造方法は、
半導体ウエハの一方の面の上に形成された低誘電率膜のガスエッチング、プラズマエッチング又はイオンエッチングのいずれかのドライエッチングを行ったことにより前記低誘電率膜に溝を形成し、
前記低誘電率膜の上、前記低誘電率膜の前記溝内及び前記溝の上に封止層を形成し、
前記半導体ウエハ及び前記封止層を前記低誘電率膜の前記溝に沿って分割する方法である。
【０００８】
好ましくは、前記低誘電率膜の前記ドライエッチングの前に、前記低誘電率膜の上にレジストを形成して、前記レジストに格子状の溝を形成した後、前記低誘電率膜のうち前記レジストの前記溝の下の部分のドライエッチングを行って、前記低誘電率膜の前記溝を格子状に形成する。
好ましくは、前記低誘電率膜の前記ドライエッチングの前に、前記低誘電率膜の上に成膜されたパッシベーション膜のエッチングを行うことにより前記パッシベーション膜に溝を形成し、前記低誘電率膜の前記ドライエッチングに際しては、前記パッシベーション膜の前記溝の下に前記低誘電率膜の前記溝を形成する。
好ましくは、前記封止層の形成前に、前記低誘電率膜の上に配線を形成すると共に、前記配線の一部の上に外部接続用端子を形成し、前記封止層の形成に際しては、前記配線及び前記外部接続用端子を前記封止層で覆った後、前記封止層を研削して前記外部接続用端子を露出させる。
好ましくは、前記低誘電率膜は、ポリシロキサン系材料、炭素添加酸化シリコン又は有機ポリマー系のＬｏｗ−ｋ材料のいずれかを含む。
好ましくは、前記低誘電率膜は、比誘電率が３．０以下であって、ガラス転移温度が４００℃以上である。
【発明の効果】
【０００９】
本発明によれば、低誘電率膜にダメージを与えない。低誘電率膜の加工滓の発生を抑えることができる。
【図面の簡単な説明】
【００１０】
【図１】本発明の実施形態に係る半導体装置を一部破断した状態で示した斜視図。
【図２】同実施形態に係る半導体装置の断面図。
【図３】同実施形態の変形例に係る半導体装置の断面図。
【図４】同実施形態に係る半導体装置を製造する際に用いる半導体ウエハの断面図。
【図５】同実施形態に係る半導体装置を製造する方法の一工程における断面図。
【図６】図５の工程の後の工程における断面図。
【図７】図６の工程の後の工程における断面図。
【図８】図７の工程の後の工程における断面図。
【図９】図８の工程の後の工程における断面図。
【図１０】図９の工程の後の工程における断面図。
【図１１】図１０の工程の後の工程における断面図。
【図１２】図１１の工程の後の工程における断面図。
【図１３】図１２の工程の後の工程における断面図。
【図１４】図１３の工程の後の工程における断面図。
【図１５】図１４の工程の後の工程における断面図。
【図１６】図１５の工程の後の工程における断面図。
【図１７】同実施形態の変形例に係る製造方法の一工程における断面図。
【図１８】図１７の工程の後の工程における断面図。
【図１９】図１８の工程の後の工程における断面図。
【発明を実施するための形態】
【００１１】
以下に、本発明を実施するための形態について、図面を用いて説明する。但し、以下に述べる実施形態には、本発明を実施するために技術的に好ましい種々の限定が付されているが、本発明の範囲を以下の実施形態及び図示例に限定するものではない。
【００１２】
図１は、半導体装置１の一部を破断した状態で示した斜視図である。図２は、この半導体装置１を示した断面図である。図１〜図２に示すように、半導体装置１は、チップサイズにパッケージしたものであって、いわゆるＣＳＰ（Chip Size Package）である。特に、この半導体装置１は、個片化する前の半導体ウエハの表面を樹脂によって封止した後に、それをチップサイズに個片化したものである。つまり、半導体装置１は、ＣＳＰの中でも特にＷＬＰ（Wafer Level Package）である。
【００１３】
半導体基板１１は、半導体ウエハを細分割したものである。半導体基板１１は、シリコン等からなる。半導体基板１１の表側の面１２には、各種の半導体素子等が形成されているとともに、接続パッド１９が設けられている。接続パッド１９は、半導体基板１１の表側の面１２に形成された半導体素子の端子である。半導体基板１１の表側の面１２には、低誘電率膜配線積層構造部２０が積層されている。低誘電率膜配線積層構造部２０は、複数層の低誘電率膜（Low-k 膜）２１及び配線２２等を有する。これら低誘電率膜２１は、層間絶縁膜であって、半導体基板１１の表側の面１２上に積層されている。各低誘電率膜２１上に配線２２が形成されている。低誘電率膜２１には開口２４が形成され、低誘電率膜２１の上下にある配線２２，２２同士が開口２４を介して接続されている。最下層の配線２２が開口２４を介して接続パッド１９に接続されている。これら配線２２と半導体素子等とによって集積回路が組まれている。
【００１４】
低誘電率膜２１の組成物は、Ｓｉ−Ｏ結合とＳｉ−Ｈ結合を有するポリシロキサン系材料（ＨＳＱ：Hydrogen silsesquioxane、比誘電率３．０）、Ｓｉ−Ｏ結合とＳｉ−ＣＨ3 結合を有するポリシロキサン系材料（ＭＳＱ：Methyl silsesquioxane、比誘電率２．７〜２．９）、炭素添加酸化シリコン（ＳｉＯＣ：Carbon doped silicon oxide、比誘電率２．７〜２．９）又は有機ポリマー系のＬｏｗ−ｋ材料等である。低誘電率膜２１の組成物としては、比誘電率が３．０以下であって、ガラス転移温度が４００℃以上であるものを用いることができる。
【００１５】
有機ポリマー系のＬｏｗ−ｋ材料としては、Dow Chemical社製の「ＳｉＬＫ（比誘電率２．６）」、Honeywell Electronic Materials社製の「ＦＬＡＲＥ（比誘電率２．８）」等が挙げられる。ここで、ガラス転移温度が４００℃以上であるということは、後述する製造工程における温度に十分に耐え得るようにするためである。なお、上記各材料のポーラス型も用いることができる。
【００１６】
また、低誘電率膜２１の組成物としては、以上のほかに、通常の状態における比誘電率が３．０よりも大きいが、ポーラス型とすることにより、比誘電率が３．０以下でガラス転移温度が４００℃以上であるものを用いることができる。例えば、フッ素添加酸化シリコン（ＦＳＧ：Fluorinated Silicate Glass、比誘電率３．５〜３．７）、ボロン添加酸化シリコン（ＢＳＧ：Boron-doped Silicate Glass、比誘電率３．５）又は酸化シリコン（比誘電率４．０〜４．２）を低誘電率膜２１の組成物に用いることができる。
【００１７】
低誘電率膜配線積層構造部２０の層間絶縁膜が全て低誘電率膜２１である必要はなく、何れかの層間絶縁膜が酸化シリコン膜又は窒化シリコン膜であってもよい。なお、低誘電率膜２１の層数が複数でなく、単層であってもよい。
【００１８】
最上層の低誘電率膜２１上には、パッシベーション膜２５が成膜され、最上層の配線２２がパッシベーション膜２５によって覆われている。パッシベーション膜２５上に保護膜（絶縁膜）２７が成膜されている。
【００１９】
パッシベーション膜２５は、無機材料（例えば、酸化シリコン若しくは窒化シリコン又はこれらの両方）を含有する。パッシベーション膜２５は、無機材料からなるものとしてもよいし、無機材料と添加物からなるものとしてもよい。なお、パッシベーション膜２５の代わりに低誘電率膜２１が最上層の配線２２を被覆するように成膜されていてもよい。
【００２０】
保護膜２７は、例えばポリイミド、エポキシ、フェノール、ビスマレイミド、アクリル、合成ゴム又はポリベンゾオキサイドを主成分とした有機材料を含有する。保護膜２７は、有機材料からなるものとしてもよいし、有機材料と添加物からなるものとしてもよい。
【００２１】
最上層の配線２２の一部が、ランド２３となっている。ランド２３は、半導体基板１１の縁に沿って周方向に配列されている。パッシベーション膜２５のうちランド２３に重なる位置には、開口２６が形成されている。保護膜２７のうちランド２３に重なる位置には、開口２８が形成されている。ランド２３の一部又は全体が開口２６，２８内に位置している。なお、保護膜２７が形成されていなくてもよい。
【００２２】
保護膜２７上（保護膜２７がない場合には、パッシベーション膜２５上）には、上層配線３０が形成されている。上層配線３０は下地金属層３１及び上部金属層３２を有し、下地金属層３１が保護膜２７上に形成され、上部金属層３２が下地金属層３１上に形成されている。下地金属層３１は、シード層を所定の形状にパターニングしたものである。下地金属層３１の一部がランド２３上に積層され、下地金属層３１が開口２６，２８を介してランド２３に接続されている。下地金属層３１は、導体からなる。例えば、下地金属層３１は、銅（Ｃｕ）の薄膜、チタン（Ｔｉ）の薄膜、チタンに銅を積層した薄膜その他の金属薄膜である。上部金属層３２は、銅メッキその他の金属メッキからなる。平面視して、上部金属層３２が所定の形状にパターニングされており、上部金属層３２の平面形状と下地金属層３１の平面形状がほぼ同じである。上部金属層３２は、下地金属層３１よりも厚い。なお、上層配線３０が、下地金属層３１、上部金属層３２の積層体でなくてもよい。例えば、上層配線３０が、導体の単層であってもよいし、更に多くの導体層を積層したものでもよい。
【００２３】
上層配線３０の一部がランド３３となっている。ランド３３上には、外部接続用端子３４が形成されている。外部接続用端子３４は、柱状に設けられたポスト電極である。外部接続用端子３４は、銅その他の金属からなる。外部接続用端子３４の高さ（厚さ）は、上部金属層３２の厚さよりも大きい。
【００２４】
遮光性の封止層４１が保護膜２７上に形成され、上層配線３０が封止層４１によって覆われて、保護されている。外部接続用端子３４が封止層４１を貫通するように封止層４１に埋設されている。外部接続用端子３４の頭頂面は封止層４１によって覆われていないが、外部接続用端子３４の周側面は封止層４１によって覆われて、保護されている。封止層４１の表面は、外部接続用端子３４の頭頂面と面一に設けられているか、又は、外部接続用端子３４の頭頂面よりも僅かに高い位置にある。封止層４１は、エポキシ系樹脂、ポリイミド系樹脂その他の絶縁性樹脂を含有し、好ましくは、絶縁性樹脂（エポキシ系樹脂、ポリイミド系樹脂等）にフィラー（例えば、ガラスフィラー、シリカフィラー）又は繊維（例えば、ガラス繊維）を配合した強化樹脂からなる。
【００２５】
半田バンプ３５が外部接続用端子３４の頭頂面に形成されている。半田バンプ３５が外部接続用端子３４の頭頂面に結合することによって、半田バンプ３５と外部接続用端子３４が相互に電気的に接続している。なお、半田バンプ３５は無くてもよい。半田バンプ３５が設けられていない場合、封止層４１が厚くなって、外部接続用端子３４の頭頂面が封止層４１によって覆われていてもよいし、そうでなくてもよい。外部接続用端子３４の頭頂面が封止層４１によって覆われている場合には、半導体装置１を更に加工して用いる。例えば、半導体装置１を多層基板に埋め込んで、多層基板の表面から外部接続用端子３４にまで通じるビアを形成して用いる。
【００２６】
平面視して、半導体基板１１のサイズが、低誘電率膜配線積層構造部２０、低誘電率膜２１、パッシベーション膜２５及び保護膜２７のサイズよりも大きい。半導体基板１１の表側の面１２のうち縁寄り部分１４が低誘電率膜配線積層構造部２０、低誘電率膜２１、パッシベーション膜２５及び保護膜２７によって覆われていない。
【００２７】
封止層４１が、保護膜２７の上から周囲にはみ出て、半導体基板１１の表側の面１２の縁寄り部分１４上に積層されている。低誘電率膜配線積層構造部２０、低誘電率膜２１、パッシベーション膜２５及び保護膜２７が、封止層４１のうち保護膜２７の上から周囲にはみ出た部分４６によって囲われている。低誘電率膜配線積層構造部２０、低誘電率膜２１、パッシベーション膜２５及び保護膜２７の周面が、封止層４１のうち保護膜２７の上から周囲にはみ出た部分４６に密着している。封止層４１の外周面と半導体基板１１の周面が面一に設けられていてもよいし、封止層４１の外周面と半導体基板１１の周面との間に僅かな段差が設けられていてもよい。
【００２８】
以上のように構成された半導体装置１では、剥離しやすい低誘電率膜２１の周縁が露出しておらず、低誘電率膜２１の周縁が封止層４１のうち保護膜２７の上から周囲にはみ出た部分４６によって覆われている。そのため、低誘電率膜２１が剥離せず、高品質・高信頼性の半導体装置１を提供することができる。
【００２９】
なお、図３に示された半導体装置１Ａのように、外部接続用端子３４が設けられていなくてもよい。外部接続用端子３４が設けられていない場合、封止層４１が図１、図２の場合よりも薄い。更に、封止層４１のうちランド３３と重なる部分に開口４２が形成され、半田バンプ３５が開口４２内においてランド３３に接合している。以上に説明したことを除いて、図３に示された半導体装置１Ａと、図２に示された半導体装置１との間で互いに対応する部分は、同一に設けられている。また、図３に示された半導体装置１Ａと、図２に示された半導体装置１との間で互いに対応する部分には、同一の符号を付す。
【００３０】
半導体装置１，１Ａの製造方法について説明する。半導体装置１Ａの製造方法については、半導体装置１の製造方法と異なる点の説明をする。
【００３１】
半導体装置１を製造するに際しては、個片化する前の半導体ウエハ６１（図４に図示）を用いる。図４に示すように、半導体ウエハ６１は、分割予定線としての格子状の境界線（ダイシングストリート）６３によって複数のチップ領域６２に区分けされている。これらチップ領域６２がマトリクス状に配列されている。半導体ウエハ６１の表側の面６１ａ上には、低誘電率膜配線積層構造部２０が形成されている。低誘電率膜配線積層構造部２０上には、パッシベーション膜２５が成膜されている。低誘電率膜配線積層構造部２０の低誘電率膜２１及びパッシベーション膜２５は、分断されておらず、一面に設けられている。また、パッシベーション膜２５には、複数の開口２６が形成され、各開口２６を通じてランド２３が露出している。
【００３２】
図５に示すように、レジスト６４のパターニングをする。つまり、レジスト６４をパッシベーション膜２５の上に形成し、そのレジスト６４の露光・現像を行う。レジスト６４の露光・現像に際しては、チップ領域６２の周辺部では、境界線６３に沿った格子状の溝６５をレジスト６４に形成し、チップ領域６２の中央部では、レジスト６４を残留させる。なお、レジスト６４は、ドライフィルムレジストでもよいし、液状レジストでもよい。
【００３３】
次に、図６に示すように、パッシベーション膜２５のうち溝６５の下の領域をエッチャント（エッチング液又はエッチングガス）によってエッチングし、パッシベーション膜２５のうちレジスト６４の下の領域を残留させる。残留する膜に影響を与えないようにするため、半導体前工程のＬｏｗ−ｋ層や配線層の加工に一般的に使われていて、化学的な反応を伴って化学的反応と物理的反応が同時に起こるドライエッチングを用いることができる。具体的には、ガスエッチング、プラズマエッチング又はイオンエッチングを用いることができる。イオンエッチングとしては、例えばイオンミリング、イオンビームエッチング又は反応性イオンエッチング(reactive ion etching, ＲＩＥ）を用いることができる。このようなエッチングガスを用いるドライエッチングの場合は、真空チャンバー内にパッシベーション膜２５が形成された半導体ウエハ６１を置き、ＣＦ４、ＣＨＦ３、Ｃ２Ｆ６等フッ素系の反応ガスを供給し、エッチングする。これにより、格子状の溝２５ａをパッシベーション膜２５に形成する。
【００３４】
次に、図７に示すように、各低誘電率膜２１のうち溝６５及び溝２５ａの下の領域をエッチャント（エッチング液又はエッチングガス）によってエッチングし、各低誘電率膜２１のうちレジスト６４の下の領域を残留させる。例えば、エッチングガスを用いるドライエッチングの場合は、パッシベーション膜２５のドライエッチングと同様に、真空チャンバー内において、ＣＦ4、ＣＨＦ3、Ｃ2Ｆ6等フッ素系の反応ガスを供給し、エッチングする。ただし、低誘電率膜２１が有機系のポリマーの場合は、酸素や水素又は窒素によるエッチングになるため、パッシベーション膜２５とは別のエッチングガスを用いる。これにより、低誘電率膜２１の積層体に格子状の溝２１ａを形成する。
【００３５】
ここで、パッシベーション膜２５と低誘電率膜２１のエッチングは、ガスエッチング、プラズマエッチング又はイオンエッチング（イオンミリング、イオンビームエッチング及び反応性イオンエッチング(reactive ion etching, ＲＩＥ）等）によるドライエッチングであることが好ましい。エッチングガスによってパッシベーション膜２５と低誘電率膜２１をエッチングすると、残留したパッシベーション膜２５及び低誘電率膜２１のダメージを抑えられるためである。更に、溝２１ａ内で露出した半導体ウエハ６１のダメージも抑えられる。
【００３６】
パッシベーション膜２５と低誘電率膜２１を同じエッチャントでエッチングすることができる場合には、パッシベーション膜２５のエッチング時から間を置かずに低誘電率膜２１のエッチングを行うことが好ましい。つまり、半導体ウエハ６１を処理槽に入れて、エッチング液又はエッチングガスによってパッシベーション膜２５のエッチング処理をし始めた後、最下層の低誘電率膜２１がエッチングされるまで、半導体ウエハ６１を処理槽から取り出さないことが好ましい。
【００３７】
最下層の低誘電率膜２１がエッチングされたら、半導体ウエハ６１の洗浄後（低誘電率膜２１のエッチングがガスエッチング、プラズマエッチング又はイオンエッチングによる（イオンミリング、イオンビームエッチング及び反応性イオンエッチング(reactive ion etching, ＲＩＥ）等)によるドライエッチングである場合、洗浄工程を省略してもよい）、剥離液によってレジスト６４を剥離する。そして、半導体ウエハ６１を洗浄する。
【００３８】
次に、図８に示すように、パッシベーション膜２５の上に保護膜２７を成膜する。この際、保護膜２７の一部が開口２６内に埋まる上、保護膜２７の一部が溝２１ａ内に埋まる。
【００３９】
次に、図９に示すように、保護膜２７のうち開口２６内に埋まった部分を例えばエッチャント又はレーザー光によって除去することによって保護膜２７に開口２８を形成するとともに、溝２１ａ内に埋まった部分を例えばエッチャント又はレーザー光によって除去する。保護膜２７のうち除去すべきでない部分がエッチャント又はレーザー光によって除去されないように、エッチング工程又はレーザー光照射工程の前に、保護膜２７の上にマスクを形成することが好ましい。
【００４０】
なお、保護膜２７の形成工程を省略してもよい。
【００４１】
次に、図１０〜図１２に示すように、上層配線３０及び外部接続用端子３４を形成する。具体的には、以下のように行う。まず、図１０に示すように、無電解メッキ法若しくは気相成長法（例えば、スパッタ法）又はこれらの組合せによって、保護膜２７（保護膜２７が無い場合には、パッシベーション膜２５）の上全体や開口２６，２８及び溝２１ａ内にシード層６６を成長させる。次に、マスクとしてのレジストをシード層６６の上に形成する。次に、レジストの露光・現像を行うことで、そのレジストに所定形状のスリットを形成する。次に、シード層６６を電極として電解メッキを行う。これにより、所定のパターンの上部金属層３２（図１１参照）が、レジストのスリット内であってシード層６６上に成長する。次に、レジストの除去後、マスクとしてのドライフィルムレジストをシード層６６及び上部金属層３２の上に形成する。次に、そのドライフィルムレジストの露光・現像を行うことで、そのドライフィルムレジストに開口を形成する。ドライフィルムレジストに形成する開口の位置は、上層配線３０のランド３３に重なる位置である。次に、シード層６６及び上部金属層３２を電極として電解メッキを行う。これにより、図１１に示すように、外部接続用端子３４が、ドライフィルムレジストの開口内であってランド３３上に成長する。次に、図１２に示すように、ドライフィルムレジストの剥離後、シード層６６のうち上部金属層３２及び外部接続用端子３４に重なっていない部分をエッチングにより除去することにより、シード層６６を形状加工する。シード層６６のうちエッチングされずに残留した部分が下地金属層３１である。シード層６６のエッチングの際には、上部金属層３２及び外部接続用端子３４の表面が一部エッチングされるが、上部金属層３２及び外部接続用端子３４がシード層６６と比較して充分に厚いため、上部金属層３２及び外部接続用端子３４が残留する。
【００４２】
上層配線３０や外部接続用端子３４を上述以外のサブトラクト法やアディティブ法によって形成してもよい。なお、半導体装置１Ａを製造する場合には、外部接続用端子３４を形成しない。
【００４３】
次に、図１３に示すように、保護膜２７（保護膜２７が無い場合には、パッシベーション膜２５）の上面全体に封止層４１を形成する。具体的には、印刷法（例えば、スクリーン印刷法）、液滴吐出法（インクジェット法）、スピンコート法、滴下法その他の塗布法によって封止樹脂を保護膜２７（保護膜２７が無い場合には、パッシベーション膜２５）上に塗布し、その封止樹脂によって上層配線３０、外部接続用端子３４及び保護膜２７を覆って、その封止樹脂を硬化させる。封止層４１の形成に際しては、封止層４１の一部４６を溝２１ａ内に埋め込み、溝２１ａの内壁面（つまり、低誘電率膜２１、パッシベーション膜２５及び保護膜２７の周面）が封止層４１の一部４６によって覆われる。更に、溝２１ａの底（つまり、半導体ウエハ６１の表側の面６１ａの一部）が封止層４１の一部４６によって覆われる。更に、封止層４１の一部４７が溝２１ａの上にも形成される。なお、プリプレグを保護膜２７（保護膜２７が無い場合には、パッシベーション膜２５）に貼り付けて、そのプリプレグを硬化させて、そのプリプレグから封止層４１を形成してもよい。
【００４４】
次に、図１４に示すように、封止層４１を研削し、外部接続用端子３４の頭頂面を露出させる。なお、半導体装置１Ａを製造する場合には、上層配線３０が露出しないように、封止層４１を研削する。
更に、半導体ウエハ６１の裏面６１ｂを研削し、半導体ウエハ６１を薄くする。なお、半導体ウエハ６１の裏面６１ｂの研削は、後述の個片化処理時に行ってもよい。
【００４５】
次に、外部接続用端子３４の頭頂面を軽くエッチングする。なお、半導体装置１Ａを製造する場合には、レーザー光の照射やエッチング等によって封止層４１に複数の開口４２を形成し、開口４２を通じてランド３３を露出させる。
【００４６】
次に、図１５に示すように、半田バンプ３５を外部接続用端子３４の頭頂面上に形成する。半導体装置１Ａを製造する場合には、半田バンプ３５をランド３３上に形成する。なお、半田バンプ３５の形成は後述の個片化処理の後に行ってもよいし、半田バンプ３５を形成しなくてもよい。
【００４７】
次に、図１６に示すように、封止層４１及び半導体ウエハ６１を境界線６３に沿って分断することによって、半導体ウエハ６１から封止層４１までの積層体を複数の半導体装置１に分割する。具体的には、低誘電率膜２１の溝２１ａの幅よりも薄いダイシングブレードによって封止層４１を低誘電率膜２１の溝２１ａの中心線に沿って切断した後、そのダイシングブレードよりも薄いダイシングブレード６７によって半導体ウエハ６１を低誘電率膜２１の溝２１ａの中心線に沿って切断する。なお、封止層４１と半導体ウエハ６１のどちらにも兼用できるダイシングブレードを用いて、封止層４１と半導体ウエハ６１を同時に切断してもよい。封止層４１と半導体ウエハ６１に兼用可能なダイシングブレードも、低誘電率膜２１の溝２１ａの幅よりも薄い。
【００４８】
先に半導体ウエハ６１の裏面６１ｂを研削しなかった場合には、半導体ウエハ６１の裏面６１ｂまで切り込むのではなく、半導体ウエハ６１の表面６１ａと裏面６１ｂの間の途中まで半導体ウエハ６１を切り込む（いわゆる、ハーフダイシング処理）。その後、半導体ウエハ６１の裏面６１ｂを切り込みまで研削すると、半導体ウエハ６１を複数の半導体基板１１に分断することができる。
【００４９】
この実施の形態によれば、以下のような効果が得られる。
(1)  パッシベーション膜２５と低誘電率膜２１のガスエッチング、プラズマエッチング又はイオンエッチング（イオンミリング、イオンビームエッチング及び反応性イオンエッチング(reactive ion etching, RIE）等)によりドライエッチングを行ったので、残留したパッシベーション膜２５及び低誘電率膜２１がダメージを受けない。また、残留した低誘電率膜２１が剥離しにくい。
(2)  パッシベーション膜２５と低誘電率膜２１のガスエッチング、プラズマエッチング又はイオンエッチング（イオンミリング、イオンビームエッチング及び反応性イオンエッチング(reactive ion etching, RIE）等)によりドライエッチングを行ったので、滓が低誘電率膜２１の積層体の溝２１ａ内に残留しない。そのため、その後の洗浄工程を省略することができる。
(3)  パッシベーション膜２５と低誘電率膜２１のガスエッチング、プラズマエッチング又はイオンエッチング（イオンミリングやイオンビームエッチング及び反応性イオンエッチング(reactive ion etching, RIE）等)によりドライエッチングを行ったので、低誘電率膜２１の積層体の溝２１ａの底で露出した半導体ウエハ６１の表面が滑らかである。そのため、その後、溝２１ａに埋められた封止層４１の一部が半導体ウエハ６１・半導体基板１１から剥離しにくい。
(4)  パッシベーション膜２５及び低誘電率膜２１の周囲を封止層４１の一部が囲繞しているから、パッシベーション膜２５及び低誘電率膜２１が保護される。そのため、低誘電率膜２１が半導体ウエハ６１及び半導体基板１１から剥離しにくい。
(5)  個片化処理の前に、低誘電率膜２１がチップ領域６２ごとに分断されている。個片化処理の際には、低誘電率膜２１を切断していない。そのため、個片化処理の際に、低誘電率膜２１がダメージを受けない
(6)  レーザー光の走査によって低誘電率膜２１の積層体に溝２１ａを形成するのではなく、溝２１ａをエッチングによって形成するから、溝２１ａの形成工程に要する時間を短縮することができる。加工コストの短縮も図れる。
【００５０】
〔変形例〕
上述の説明では、パッシベーション膜２５及び低誘電率膜２１のエッチングを行って、パッシベーション膜２５及び低誘電率膜２１に溝２１ａを形成した後に、保護膜２７を形成した。それに対して、保護膜２７を形成した後に、パッシベーション膜２５及び低誘電率膜２１に溝２１ａを形成してもよい。以下、具体的に説明する。
【００５１】
パッシベーション膜２５の上に保護膜２７を成膜する。次に、保護膜２７をパターニングする。つまり、図１７に示すように、チップ領域６２の周辺部では、境界線６３に沿った格子状の溝２７ａをエッチング又はレーザー光によって保護膜２７に形成し、チップ領域６２の中央部では、保護膜２７を残留させる。また、保護膜２７のうち開口２６内に埋まった部分を例えばエッチャント又はレーザー光によって除去することによって保護膜２７に開口２８を形成する。
【００５２】
次に、図１８に示すように、保護膜２７の上にレジスト６４をパターニングする。これにより、チップ領域６２の周辺部では、境界線６３に沿った格子状の溝６５がレジスト６４に形成される。
【００５３】
次に、図１９に示すように、パッシベーション膜２５及び各低誘電率膜２１のうち溝６５の下の領域をエッチャント（エッチング液又はエッチングガス）によってエッチングし、パッシベーション膜２５及び各低誘電率膜２１のうちレジスト６４の下の領域を残留させる。これにより、パッシベーション膜２５に格子状の溝２５ａを形成するとともに、溝２５ａと同一形状の溝２１ａを低誘電率膜２１の積層体に形成する。その後、レジスト６４を剥離液により除去する。
【００５４】
以後は、図１０〜図１６を用いて説明した通りと同様のことを行う。
【符号の説明】
【００５５】
１  半導体装置
２１  低誘電率膜
２１ａ  溝
２５  パッシベーション膜
２５ａ  溝
３０  配線
３４  外部接続用端子
４１  封止層
６１  半導体ウエハ
６１ａ  一方の面
６４  レジスト
６５  溝
【図１】
2012138449.tif 000003
【図２】
2012138449.tif 000004
【図３】
2012138449.tif 000005
【図４】
2012138449.tif 000006
【図５】
2012138449.tif 000007
【図６】
2012138449.tif 000008
【図７】
2012138449.tif 000009
【図８】
2012138449.tif 000010
【図９】
2012138449.tif 000011
【図１０】
2012138449.tif 000012
【図１１】
2012138449.tif 000013
【図１２】
2012138449.tif 000014
【図１３】
2012138449.tif 000015
【図１４】
2012138449.tif 000016
【図１５】
2012138449.tif 000017
【図１６】
2012138449.tif 000018
【図１７】
2012138449.tif 000019
【図１８】
2012138449.tif 000020
【図１９】
2012138449.tif 000021