(57)【要約】【課題】電界効果トランジスタのオン抵抗を変えずに、逆方向へのリーク電流を押さえつつ順方向電圧Ｖｆを調節するに際し、チップ面積増大や電流経路の大幅狭化を伴うことなく、両者を微妙に調整できるように設計自由度を高める。【解決手段】半導体装置１は、第１導電型の半導体基板１１、第１導電型の半導体層１２、電界効果トランジスタ（ＭＯＳ）２００、及びショットキーバリアダイオード（ＳＢＤ）１００を備えている。半導体層１２は半導体基板１１に形成されている。ＭＯＳ２００は半導体層１２に形成されており、トレンチゲート電極２２を有している。ＳＢＤ１００は半導体層１２に形成されており、金属電極３３及び低濃度不純物層５を備えている。金属電極３３は半導体層１２上に形成されている。低濃度不純物層５は、金属電極３３と重なる半導体層１２の表装層の少なくとも一部に形成され、半導体層１２よりも不純物濃度が低い。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１導電型の半導体基板と、
前記半導体基板に形成された第１導電型の半導体層と、
前記半導体層を用いて形成された電界効果トランジスタと、
前記半導体層を用いて形成されたショットキーバリアダイオードと、
を備え、
前記電界効果トランジスタは、
前記半導体層に形成されたトレンチゲート電極と、
前記半導体層に形成されたソース領域と、
前記ソース領域上に形成された第１電極と、
前記半導体基板のうち前記半導体層とは逆側の面に形成された第２電極と、
を備え、
前記ショットキーバリアダイオードは、
前記半導体層上に形成された金属電極と、
平面視で、前記金属電極と重なる前記半導体層の少なくとも一部に形成され、前記半導体層よりも不純物濃度が低い第１導電型の低濃度不純物層と、
を備える半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記低濃度不純物層は、前記半導体層の表層に形成されている半導体装置。
【請求項３】
請求項１に記載の半導体装置において、
前記低濃度不純物層は、深さ方向において前記半導体層の表面から離れた位置に形成されている半導体装置。
【請求項４】
請求項１〜３のいずれか一項に記載の半導体装置において、
前記低濃度不純物層は、前記トレンチゲート電極が埋め込まれているトレンチの側面に接している半導体装置。
【請求項５】
請求項１〜４のいずれか一項に記載の半導体装置において、
一つの前記ショットキーバリアダイオードにおいて、複数の前記低濃度不純物層が互いに離間して設けられている半導体装置。
【請求項６】
請求項１〜５のいずれか一項に記載の半導体装置において、
前記電界効果トランジスタ及び前記ショットキーバリアダイオードが交互に配置されている半導体装置。
【請求項７】
第１導電型の半導体基板上に第１導電型の半導体層を形成する工程と、
前記半導体層の所定領域に第２導電型の半導体領域を形成する工程と、
前記半導体層にトレンチゲート電極を形成する工程と、
前記半導体層に第２導電型の不純物を選択的に導入することにより、前記半導体層に当該半導体層より不純物濃度が低い第１導電型の低濃度不純物層を形成する工程と、
前記半導体層に第１導電型の不純物を選択的に導入することにより、前記半導体層にソース領域を形成する工程と、
前記ソース領域上に第１電極を形成する工程と、
前記半導体層のうち平面視で前記低濃度不純物層と重なる領域に、金属電極を形成する工程と、
前記半導体基板のうち前記半導体層とは逆側の面に第２電極を形成する工程と、
を備える半導体装置の製造方法。
【請求項８】
請求項７に記載の半導体装置の製造方法において、
前記半導体層、前記半導体領域、前記トレンチゲート電極、前記ソース領域、前記第１電極、及び前記第２電極は、縦型絶縁ゲート型電界効果トランジスタを構成し、前記半導体層及び前記金属電極はショットキーバリアダイオードを構成する半導体装置の製造方法。
【請求項９】
請求項７または８に記載の半導体装置の製造方法において、
前記半導体層は１回のみのエピタキシャル成長で形成される半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、絶縁ゲート型電界効果トランジスタとショットキーバリアダイオードとが１チップに形成された半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
パーソナルコンピュータなどの電子機器に使用される同期整流型のＤＣ／ＤＣコンバータを有する半導体チップでは、電力損失を抑制する目的で、パワーＭＯＳＦＥＴ（絶縁ゲート型電界効果トランジスタ、以降、ＭＯＳと略記）にショットキーバリアダイオード（以降、ＳＢＤと略記）が集積されている。
【０００３】
例えば特許文献１には、ショットキ領域とＭＯＳ領域とがトレンチゲートを境界として交互に配置される構成が開示されている。また特許文献２には、半導体基板上に形成されるエピタキシャル層を、高濃度のエピタキシャル層と低濃度のエピタキシャル層の２層構造にして、かつこの２層の境界をトレンチゲートよりも浅くすることが開示されている。
【０００４】
また特許文献３には、低順方向電圧（Ｖｆ）と低逆方向リーク電流（以降、リーク電流と略記）との両立を図るために、トレンチゲートよりも浅いドリフト層を均一幅に形成することが開示されている。
【０００５】
また特許文献４には、縦型ＭＯＳＦＥＴのオン抵抗を低くすることを目的として、基板とエピタキシャル層の境界に、トレンチゲートの周囲に位置する不純物領域を形成することが記載されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００６−２１０３９２号公報
【特許文献２】特開２００９−２５３１３９号公報
【特許文献３】特開２０１０−１０５８３号公報
【特許文献４】特開２００８−１０３３７８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
パワーＭＯＳＦＥＴと同一基板に形成されるＳＢＤでは、ＭＯＳのオン抵抗との関係を考慮しつつ、トレードオフの関係にある低順方向電圧（Ｖｆ）と低逆方向リーク電流（以降、リーク電流と略記）との両立が要求される。このため、ＭＯＳのオン抵抗に影響を与えずに、逆方向へのリーク電流を押さえつつ順方向電圧Ｖｆを調節するに際し、チップ面積増大や電流経路の大幅狭化を伴うことなく、両者を微妙に調整できるように設計自由度を高める工夫が必要であった。
【課題を解決するための手段】
【０００８】
本発明によれば、第１導電型の半導体基板と、
前記半導体基板に形成された第１導電型の半導体層と、
前記半導体層を用いて形成された電界効果トランジスタと、
前記半導体層を用いて形成されたショットキーバリアダイオードと、
を備え、
前記電界効果トランジスタは、
前記半導体層に形成されたトレンチゲート電極と、
前記半導体層に形成されたソース領域と、
前記ソース領域上に形成された第１電極と、
前記半導体基板のうち前記半導体層とは逆側の面に形成された第２電極と、
を備え、
前記ショットキーバリアダイオードは、
前記半導体層上に形成された金属電極と、
平面視で、前記金属電極と重なる前記半導体層の少なくとも一部に形成され、前記半導体層よりも不純物濃度が低い第１導電型の低濃度不純物層と、
を備える半導体装置が提供される。
【０００９】
本発明によれば、金属電極と半導体層のショットキー接合部において、互いに異なる順方向電圧Ｖｆを有する領域が２つ形成される。そして、低濃度不純物層の大きさや配置位置を調節することにより、これら２つの領域の比率を調整できる。このため、順方向電圧Ｖｆの大きさを設計しやすくなる。また、トレンチゲート電極をオフにした状態では、低濃度不純物層の部分で空乏層が下方に大きく伸びるため、リーク電流を低減できる。さらに、電界効果トランジスタの構造は変化しないため、電界効果トランジスタのオン抵抗には影響を与えないで済む。
【００１０】
本発明によれば、
第１導電型の半導体基板上に第１導電型の半導体層を形成する工程と、
前記半導体層の所定領域に第２導電型の半導体領域を形成する工程と、
前記半導体層にトレンチゲート電極を形成する工程と、
前記半導体層に第２導電型の不純物を選択的に導入することにより、前記半導体層に当該半導体層より不純物濃度が低い第１導電型の低濃度不純物層を形成する工程と、
前記半導体層に第１導電型の不純物を選択的に導入することにより、前記半導体層にソース領域を形成する工程と、
前記ソース領域上に第１電極を形成する工程と、
前記半導体層のうち平面視で前記低濃度不純物層と重なる領域に、金属電極を形成する工程と、
前記半導体基板のうち前記半導体層とは逆側の面に第２電極を形成する工程と、
を備える半導体装置の製造方法が提供される。
【発明の効果】
【００１１】
本発明によれば、電界効果トランジスタのオン抵抗を変えずに、逆方向へのリーク電流を押さえつつ順方向電圧Ｖｆを調節するに際し、両者を微妙に調整する設計自由度を高めることができる。
【図面の簡単な説明】
【００１２】
【図１】（ａ）は第１の実施形態に係る半導体装置の断面図であり、（ｂ）はＳＢＤの要部斜視図である。
【図２】図１に示した半導体装置の製造方法を説明する図である。
【図３】図１に示した半導体装置の製造方法を説明する図である。
【図４】図１に示した半導体装置の動作を説明する図である。
【図５】図１に示した半導体装置の動作を説明する図である。
【図６】図１の変形例を示す要部斜視図である。
【図７】（ａ）は第２の実施形態に係る半導体装置の断面図であり、（ｂ）はＳＢＤの要部斜視図である。
【図８】（ａ）は図７に示した半導体装置の製造方法を説明する断面図であり、（ｂ）は不純物濃度プロファイルを示す図であり、（ｃ）は半導体装置の動作を説明する断面図である。
【図９】（ａ）は第３の実施形態に係る半導体装置の断面図であり、（ｂ）はＳＢＤの要部斜視図である。
【図１０】（ａ）は図９に示した半導体装置の製造方法を説明する断面図であり、（ｂ）は、半導体装置の動作を説明する断面図である。
【発明を実施するための形態】
【００１３】
以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
【００１４】
（第１の実施形態）
図１（ａ）は、第１の実施形態に係る半導体装置１の構成を示す断面図である。図１（ｂ）は、図１（ａ）の要部を説明するための斜視概略図である。この半導体装置１は、第１導電型（例えばＮ型）の半導体基板１１、第１導電型の半導体層１２、電界効果トランジスタ（以下ＭＯＳと記載）２００、及びショットキーバリアダイオード（以下ＳＢＤと記載）１００を備えている。半導体層１２は半導体基板１１に形成されている。ＭＯＳ２００は半導体層１２を用いて形成されており、トレンチゲート電極２２を有している。ＳＢＤ１００は半導体層１２を用いて形成されており、金属電極３３及び低濃度不純物層５を備えている。金属電極３３は半導体層１２上に形成されている。低濃度不純物層５は、金属電極３３と重なる半導体層１２の表層の少なくとも一部に形成され、半導体層１２よりも不純物濃度が低い。以下、詳細に説明する。
【００１５】
半導体装置１において、複数のＭＯＳ２００と複数のＳＢＤ１００が同一の半導体基板１１（例えばシリコン基板）に形成されている。ＭＯＳ２００及びＳＢＤ１００は交互に配置されており、半導体層１２（ドリフト領域）を共有している。詳細には、複数のトレンチゲート電極２２が互いに平行に延伸している。そして第１のトレンチゲート電極２２と第２のトレンチゲート電極２２の間にＭＯＳ２００が形成されており、第２のトレンチゲート電極２２と第３のトレンチゲート電極２２の間にＳＢＤ１００が形成されている。また、第３のトレンチゲート電極２２と第４のトレンチゲート電極２２の間にＭＯＳ２００が形成されている。第１〜第４のトレンチゲート電極２２は、この順に隣接配置されたトレンチゲート電極である。これが繰り返されることにより、ＭＯＳ２００及びＳＢＤ１００は交互に配置される。
【００１６】
ＭＯＳ２００は、ゲート絶縁膜２４、トレンチゲート電極２２、ソース領域３１、ソース電極３５、及びドレイン電極３９を有している。トレンチゲート電極２２はトレンチ２１に埋め込まれている。トレンチ２１は、半導体層１２よりも浅く形成されている。ゲート絶縁膜２４は、トレンチ２１の底面及び側面に形成されている。
【００１７】
ＭＯＳ２００が形成される半導体層１２には、低濃度の第２導電型（例えばＰ−）のボディ領域４１が形成されている。ボディ領域４１の深さは、トレンチ２１よりやや浅い程度である。そしてボディ領域４１の表層に、ソース領域３１及びコンタクト領域３２が形成されている。ソース領域３１は第１導電型（例えばＮ＋）であり、コンタクト領域３２は第２導電型（例えばＰ＋）である。ソース電極３５は、ソース領域３１及びコンタクト領域３２のいずれにも接している。
【００１８】
またドレイン電極３９は、半導体基板１１のうち半導体層１２とは逆側の面に形成されている。
【００１９】
半導体層１２のうちＳＢＤ１００が形成される領域の表層には、低濃度不純物層５が形成されている。低濃度不純物層５は、半導体層１２と同じ第１導電型（例えばＮ型）であり、かつ半導体層１２よりも低い不純物濃度（Ｎ−−）を有している。図１（ｂ）に示すように、低濃度不純物層５は、ショットキー接合部（すなわち金属電極３３と半導体層１２の接合面）を基板面に対して垂直方向に分割するように選択的に設けられており、トレンチ２１と平行に延伸している。
【００２０】
詳細には、低濃度不純物層５は、図１（ｂ）に示すように、互いに隣り合うトレンチ２１，２１間のほぼ中央位置に、トレンチ２１に沿って断面形状が略半円形のストライプ状に設けられている。また金属電極３３もトレンチ２１に沿ってストライプ状に設けられている。低濃度不純物層５は、例えばトレンチ２１，２１間距離の半分程度の直径を有している。つまり、金属電極３３は、異なるＮ型不純物濃度を有する２つの半導体層１２及び低濃度不純物層５とそれぞれショットキー接合する。ここで、順方向電圧Ｖｆはショットキー接合する半導体のＮ型不純物濃度に依存するため、金属電極３３と半導体層１２のショットキー接合部の順方向電圧Ｖｆ１は、金属電極３３と低濃度不純物層５のショットキー接合部の順方向電圧Ｖｆ２より低い。
【００２１】
なお、図１（ａ）に示す例ではＳＢＤ１００とＭＯＳ２００とが交互に配置されているが、両者の配置関係はこれに限定されない。また、トレンチ２１の底部に厚い酸化シリコン膜（不図示）を設けるようにしてもよい。
【００２２】
図２及び図３は、半導体装置１の製造方法の一例を示す断面図である。まず、図２（ａ）に示すように、半導体基板１１の上にエピタキシャル成長により、半導体層１２を形成する。ここで半導体層１２は、一回のみのエピタキシャル成長により形成されるのが好ましい。次に、所定パターンのレジストマスクＭ１を形成した後、第２導電型の不純物（例えばボロンなどのＰ型不純物）を導入する。その後、所定の熱処理を施す。これにより、ボディ領域４１が形成される。ここで、目ズレなどのプロセスマージンを考慮してレジストマスクＭ１は若干、大きめに開口しておく。
【００２３】
次に、レジストマスクＭ１を除去した後、図２（ｂ）に示すように、トレンチ形成用のハードマスクＭ２およびレジストマスクＭ３を形成した後、ドライエッチングによりトレンチ２１を形成する。
【００２４】
次に、レジストマスクＭ２，Ｍ３を除去した後、図２（ｃ）に示すように、熱酸化法を用いてゲート絶縁膜２４を形成する。その後、不純物を含有したポリシリコン膜をＣＶＤ法により堆積した後、エッチバックしてトレンチ２１内部にトレンチゲート電極２２を形成する。
【００２５】
次に、図３（ｄ）に示すように、所定のレジストマスクＭ４を形成した後、半導体層１２の表層にＰ型不純物（ボロン）をイオン注入する。その後、活性化アニールを施す。これにより、半導体層１２よりも低い不純物濃度を有するＮ−−型の低濃度不純物層５が形成される。ここで、所定のレジストマスクＭ４は所望の大きさの低濃度不純物層５を形成するための開口パターンを有するマスクである。また、注入するＰ型不純物（ボロン）のドーズ量は、Ｎ−半導体層１２内のＮ型不純物を相殺して、Ｎ−−型の低濃度不純物層５を形成するドーズ量である。
【００２６】
次に、レジストマスクＭ４を除去した後、図３（ｅ）に示すように、所定のレジストマスク（不図示）を形成後、ボディ領域４１にイオン注入および熱処理を施して、ソース領域３１およびコンタクト領域３２をそれぞれ形成する。
【００２７】
その後、層間絶縁膜（不図示）等を形成し、最後に、ソース電極３５，金属電極３３，ドレイン電極３９を形成することにより、図１（ａ）に示した半導体装置１が作製される。
【００２８】
尚、上記の製造方法は一例であって、これに限定されるものではなく、本発明の要旨を脱しない限り種々の変形を加えても構わないことは言うまでもない。
【００２９】
次に、図１に示した半導体装置の動作について、図４及び図５を用いて説明する。図４（ａ）に示すように、ドレイン電極３９−ソース電極３５間に所定の電圧を印加した状態で、トレンチゲート電極２２にオン電圧を印加すると、ＭＯＳ２００ではボディ領域４１に生じたチャネルをドレイン電流が流れる（図４（ａ）中、破線矢印で示す）。
【００３０】
一方、ＳＢＤ１００では、金属電極３３とドレイン電極３９の間に電圧が印加されるが、半導体層１２のうち金属電極３３に対向する領域に形成されたアキュムレーション領域に、電流が流れる。ＳＢＤ１００の表面層では、低濃度不純物層５が存在しない低抵抗な両サイドに、より多くの電流が流れる（図４（ａ）中、破線矢印で示す）。
【００３１】
また、図４（ｂ）に示すように、ゲートオフ後のデッドタイムに流れる逆起電流は、ボディダイオード（ＭＯＳのＰＮ接合部）よりも低順方向電圧Ｖｆ１，Ｖｆ２を有するＳＢＤ１００を流れる。さらにＳＢＤ１００の中でも、より低い順方向電圧Ｖｆ１（＜Ｖｆ２）を有するショットキー接合部分（金属電極３３と半導体層１２の接合部分）を流れる。（図４（ｂ）中、破線矢印で示す）。
【００３２】
ここで、（低濃度不純物層５を除く）主たる電流経路を担う半導体層１２は、単一のエピタキシャル層で構成されているため、深さ方向の不純物濃度の均一性に優れると共に、結晶欠陥が少なく、低抵抗および低リーク電流である。
【００３３】
また、ドレイン電極３９−ソース電極３５間に所定の電圧を印加し、トレンチゲート電極２２をオフした状態においては、図５（ｂ）に示す比較例（低濃度不純物層５を設けていない）では、ショットキー接合部から比較的一律で平坦に空乏層（図中、破線で示す）が伸びるが、本実施形態では、図５（ａ）に示すように、低濃度不純物層５の部分で空乏層が下方に大きく伸び、その分、耐圧が向上し、リーク電流を低減できる。
【００３４】
次に、本実施形態の作用及び効果について説明する。本実施形態において、ＳＢＤ１００として機能する半導体層１２内に低濃度不純物層５を選択的に設けている。このため、金属電極３３と半導体層１２のショットキー接合部において、互いに異なる順方向電圧Ｖｆを有する領域が２つ形成される。そして、低濃度不純物層５の大きさや配置位置を調節することにより、これら２つの領域の比率を調整できる。このため、順方向電圧Ｖｆの大きさを設計しやすくなる。言い換えると、半導体層１２に対する低濃度不純物層５の面積比率を可変することで、所望の順方向電圧Ｖｆおよびリーク電流に設計調整できる。従って、トレードオフの関係にある低順方向電圧Ｖｆと低リーク電流との微妙な調整の設計自由度が増し、両者を両立させやすくなる。また、ＭＯＳ２００の構造は変化しないため、ＭＯＳ２００のオン抵抗には影響を与えないで済む。
【００３５】
また、低濃度不純物層５は半導体層１２と同じ導電型であるため、電流経路を狭めてしまうこともない。また低濃度不純物層５と半導体層１２は、いずれも、不純物濃度の均一性に優れ、結晶欠陥が少ないエピタキシャル層からなるため低抵抗および低リーク電流である。また半導体層１２内に、この半導体層１２と逆導電型の領域が設けられていないため、電流経路が小さくならない。このため、半導体チップが大型化することを抑制できる。
【００３６】
また、高温長時間が要求されるエピタキシャル成長は１回のみであるため、製造効率面で有利である。また、イオン注入を用いて形成する低濃度不純物層５は部分的であるため不純物濃度均一性の低下や結晶欠陥の増加は抑制される。
【００３７】
なお、図１に示した例では、低濃度不純物層５及び金属電極３３をトレンチ２１，２１間に１本だけストライプ状に設ける構成例で説明したが、これに限るものではない。例えば、一つのショットキーバリアダイオードにおいて、複数の低濃度不純物層５が互いに離間して設けられていてもよい。具体的には、図６（ａ）に示すように、トレンチ２１，２１間に複数本（図では２本）設けるようにしてもよい。また、図６（ｂ）に示すように、低濃度不純物層５を断続的に島状に設けてもよい。このようにすると、互いに異なる順方向電圧Ｖｆ１，Ｖｆ２を有するショットキー接合部の比率をさらに調節しやすくなる。
【００３８】
（第２の実施形態）
図７及び図８は、第２の実施形態に係る半導体装置２の構成を説明する図である。詳細には、図７（ａ）は半導体装置２の断面図であり、図７（ｂ）はＳＢＤ１００の要部斜視図である。また図８（ａ）は半導体装置２の製造方法を説明する断面図であり、図８（ｂ）は不純物濃度プロファイルを示す図である。また図８（ｃ）は、半導体装置２の動作を説明する断面図である。本実施形態において、第１の実施形態と同様の構成には同一の符号を付し、説明を省略する。
【００３９】
本実施形態に係る半導体装置２は、以下の点を除いて、第１の実施形態に係る半導体装置１と同様である。図７（ａ），（ｂ）に示すように、低濃度不純物層５は、半導体層１２の表面から一定の深い位置（深さｄ）に設けられている。低濃度不純物層５は、トレンチ２１より浅く、例えば、トレンチ２１の深さの半分程度の位置に設けられる。
【００４０】
半導体装置２の製造方法は、第１の実施形態において図３（ｄ）を用いて説明した、低濃度不純物層５の形成工程において、図８（ａ）に示すように、Ｐ型不純物（ボロン）を基板表面から高加速エネルギーで深く注入し、所定温度で活性化アニールする点を除いて、第１の実施形態と同様である。
【００４１】
エピタキシャル層からなる半導体層１２は、深さ方向に均一な第１導電型の不純物濃度を有しているため、この第１導電型不純物を相殺する第２導電型不純物濃度（例えばボロン濃度）のプロファイルを、図８（ｂ）に示すように、半導体層１２の表面から徐々に濃度増加して所定の深さｄにピーク濃度を有するプロファイルとしてやることで、ピーク位置（深さｄ）で最も第１導電型不純物が相殺される。便宜上、図７（ａ）では、低濃度不純物層５を半導体層１２の表面から離間した位置としているが、イオン注入時に半導体層１２の表面付近の浅い領域にも第２導電型不純物は注入される。ただし、半導体層１２表面付近での相殺量に比べて、ピーク位置（深さｄ）における相殺量は大きく、見かけ上、低濃度不純物層５が半導体層１２の表面から一定の深い位置ｄに設けられたことになる。
【００４２】
本実施形態によっても、第１の実施形態と同様の効果を得ることができる。また、図８（ｃ）に示すように、半導体層１２の表面のショットキー接合部から伸びた空乏層（図中、破線で示す）が、深さｄにピーク位置を有する低濃度不純物層５の部分で伸びが助長されるため、半導体装置の耐圧が向上するとともに、リーク電流を低減できる。そして低濃度不純物層５の深さを調節することによっても、空乏層の深さを調節することができる。
【００４３】
（第３の実施形態）
図９及び図１０は、第３の実施形態に係る半導体装置３の構成を説明する図である。詳細には、図９（ａ）は半導体装置３の断面図であり、図９（ｂ）はＳＢＤ１００の要部斜視図である。また図１０（ａ）は半導体装置３の製造方法を説明する断面図であり、図１０（ｂ）は、半導体装置３の動作を説明する断面図である。本実施形態において、第１の実施形態と同様の構成には同一の符号を付し、説明を省略する。
【００４４】
本実施形態に係る半導体装置３は、以下の点を除いて、第２の実施形態に係る半導体装置２と同様である。図９（ａ），（ｂ）に示すように、低濃度不純物層５はトレンチ２１側壁と接する深い位置に対向配置されている。
【００４５】
このような半導体装置３は、図１０（ａ）に示すように、第２の実施形態における図８（ａ）の工程で用いる注入マスクＭ４の開口パターンを、低濃度不純物層５が活性化アニール実施後にトレンチ２１の側壁と接するような位置に設けたマスクパターンを有するマスクＭ５に変更するだけでよい。
【００４６】
本実施形態によっても、第２の実施形態と同様の効果を得ることができる。また、図１０（ｂ）に示すように、電界集中しやすいトレンチ２１底部の角部ＴＣの空乏層を伸びやすくできるため、トレンチ２１の角部ＴＣで絶縁破壊が生じることを抑制できる。尚、低濃度不純物層５の深さ位置はトレンチ角部ＴＣに近いほど絶縁破壊に対しては望ましいが、イオン注入の容易性の観点から半導体層１２の表層付近に設けてもよい。
【００４７】
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。
【符号の説明】
【００４８】
１ 半導体装置
２ 半導体装置
３ 半導体装置
５ 低濃度不純物層
１１ 半導体基板
１２ 半導体層
２１ トレンチ
２２ トレンチゲート電極
２４ ゲート絶縁膜
３１ ソース領域
３２ コンタクト領域
３３ 金属電極
３５ ソース電極
３９ ドレイン電極
４１ ボディ領域
１００ ショットキーバリアダイオード（ＳＢＤ）
２００  電界効果トランジスタ（ＭＯＳ）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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