(57)【要約】【課題】電源電圧の変動に起因した書込電流の変動を抑制する。【解決手段】ドライブ回路２５において、第１のＭＯＳトランジスタＰＭは、第１および第２の電源ノード２８，２９間にデータ書込線ＤＬと直列に設けられる。第２のＭＯＳトランジスタＰＳは、第１のＭＯＳトランジスタＰＭと並列に設けられる。第３および第４のＭＯＳトランジスタＰａ，Ｐｂは、互いに同じ電流電圧特性を有する。第１の素子Ｅａは、第１および第２の電源ノード２８，２９間に第３のＭＯＳトランジスタＰａと直列に接続される。第２の素子Ｅｂは、第１および第２の電源ノード２８，２９間に第４のＭＯＳトランジスタＰｂと直列に接続され、第１の素子Ｅａの電流電圧特性曲線と交差する電流電圧特性を有する。比較器３０は、第１の素子Ｅａにかかる電圧と第２の素子Ｅｂにかかる電圧とを比較し、比較結果に応じて第２のＭＯＳトランジスタＰＳをオンまたはオフにする。【選択図】図５
2012069222.tif 000002
【特許請求の範囲】
【請求項１】
第１の電源電圧を受ける第１の電源ノードと、
第２の電源電圧を受ける第２の電源ノードと、
記憶データに応じて電気抵抗が変化する記憶素子を含むメモリセルと、
前記記憶データの書込に必要な電流を流すためのデータ書込線と、
前記データ書込線に流れる電流量を調整するドライブ回路とを備え、
前記ドライブ回路は、
前記第１および第２の電源ノード間に前記データ書込線と直列に設けられ、データ書込時に前記第１または第２の電源電圧をゲートに受けることによって導通する第１のＭＯＳトランジスタと、
前記第１のＭＯＳトランジスタと並列に設けられ、前記第１のＭＯＳトランジスタと同じ導電型の第２のＭＯＳトランジスタと、
前記第１のＭＯＳトランジスタと同じ導電型でありかつ互いに同じ電流電圧特性を有し、データ書込時に前記第１または第２の電源電圧をゲートに受けることによって導通する第３および第４のＭＯＳトランジスタと、
前記第１および第２の電源ノード間に前記第３のＭＯＳトランジスタと直列に接続された第１の素子と、
前記第１および第２の電源ノード間に前記第４のＭＯＳトランジスタと直列に接続され、前記第１の素子の電流電圧特性曲線と交差する電流電圧特性を有する第２の素子と、
前記第１の素子にかかる電圧と前記第２の素子にかかる電圧とを比較し、比較結果に応じて、データ書込時に前記第２のＭＯＳトランジスタのゲート電圧を前記第１の電源電圧または前記第２の電源電圧にする比較器とを含む、半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、ＭＲＡＭなど、記憶データに応じて電気抵抗が変化する記憶素子を備えた半導体装置に関し、特に記憶データの書込に関するものである。
【背景技術】
【０００２】
磁気ランダムアクセス記憶装置（ＭＲＡＭ：Magnetic  Random  Access  Memory）は、トンネル磁気抵抗（ＴＭＲ：Tunneling  Magneto-Resistive）効果を有する素子（ＴＭＲ素子）をメモリセルとした記憶装置である。ＴＭＲ素子は、強磁性体薄膜からなる固定磁化層および自由磁化層で薄い絶縁層を挟んだトンネル接合構造を有する磁気抵抗素子である。ＴＭＲ素子は、２つの層の磁化方向が平行の場合に低抵抗状態になり反平行の場合に高抵抗状態になるので、自由磁化層の磁化方向によって「１」「０」の情報を記憶することができる。
【０００３】
メモリセルに記憶データを書込むには、書込対象のメモリセルに対応するビット線とディジット線（書込ワード線）との両方に書込電流を流す（この明細書では、ビット線とディジット線とを総称してデータ書込線とも称する）。このとき、ビット線に流れる書込電流の方向を、記憶データの論理レベルに応じて変化させる。ビット線の各端部と電源ノードとの間にはＰＭＯＳ（Positive  channel  Metal  Oxide  Semiconductor）のドライバトランジスタが設けられ、各端部と接地ノードとの間にはＮＭＯＳ（Negative  channel  Metal  Oxide  Semiconductor）のドライバトランジスタが設けられる。ビット線に書込電流を流すときには、書込電流の方向に応じて、ビット線の一方の端部のＰＭＯＳトランジスタと他方の端部のＮＭＯＳトランジスタとをオン状態にする（たとえば、非特許文献１参照）。
【先行技術文献】
【非特許文献】
【０００４】
【非特許文献１】T. Tsuji，他７名，"A 1.2V 1Mbit embedded MRAM core with folded bit-line array architecture"，2004 Symposium on VLSI Circuits Digest of Technical Papers，IEEE，17-19 June 2004，p.450-453
【発明の概要】
【発明が解決しようとする課題】
【０００５】
データ書込時には、電源電圧が規定の範囲内（たとえば、標準の電源電圧を３．３Ｖとして、規定範囲の下限を３．０Ｖとし、上限を３．６Ｖとする）で変動したとしても、書込電流を一定に保つ必要がある。もし、電源電圧の変動に応じて書込電流の値が変化したとすると、電源電圧が低い場合（たとえば、規定範囲の下限３．０Ｖの場合）には、書込電流（ディジット線電流またはビット線電流）が不十分でデータの書き込みが行えない可能性がある。逆に、電源電圧が高い場合（たとえば、規定範囲の上限３．６Ｖの場合）には、データの書込を行ないたくないメモリセルが誤書込される可能性がある。
【０００６】
電源電圧の変動によらず書込電流を一定に保つ方法として、電源電圧Ｖｃｃに応じてドライバトランジスタのゲート電圧Ｖｇを制御する方法がある。たとえば、電源電圧Ｖｃｃ＝３．０ＶのときにＰＭＯＳのドライバトランジスタのゲート電圧Ｖｇを０Ｖとして書込電流を流した場合、電源電圧Ｖｃｃ＝３．３Ｖのときに同じ大きさの書込電流を流すためにはゲート電圧Ｖｇを０．３Ｖにすればよい。ただし、ゲート電圧Ｖｇを接地電圧（０Ｖ）付近で制御するのは困難であるので、ゲート電圧Ｖｇをもっと高い値にして制御するのが望ましい。
【０００７】
しかしながら、ゲート電圧Ｖｇを高くするとゲート・ソース間電圧Ｖｇｓが低下するために書込電流が減少してしまう。ゲート電圧Ｖｇを高くしてもＶｇ＝０の場合と同じ書込電流を流すためには、ドライバトランジスタのサイズ（チャネル幅Ｗとチャネル長Ｌとの比Ｗ／Ｌ、主としてチャネル幅Ｗ）をＶｇ＝０の場合よりも大きくしておく必要がある。しかしながら、そうすると、レイアウト面積の増加という新たな問題が生じる。
【０００８】
この発明の目的は、ドライバトランジスタのゲート電圧を電源電圧に応じて調整するという方法によらずに、電源電圧の変動に起因した書込電流の変動を抑制することができる半導体装置を提供することである。
【課題を解決するための手段】
【０００９】
この発明の実施の一形態に従う半導体装置は、第１の電源電圧を受ける第１の電源ノードと、第２の電源電圧を受ける第２の電源ノードと、メモリセルと、データ書込線と、ドライブ回路とを備える。メモリセルは、記憶データに応じて電気抵抗が変化する記憶素子を含む。データ書込線は、記憶データの書込に必要な電流を流すために設けられる。ドライブ回路は、データ書込線に流れる電流量を調整する。ドライブ回路は、第１〜第４のＭＯＳトランジスタと、第１および第２の素子と、比較器とを含む。第１のＭＯＳトランジスタは、第１および第２の電源ノード間にデータ書込線と直列に設けられ、データ書込時に第１または第２の電源電圧をゲートに受けることによって導通する。第２のＭＯＳトランジスタは、第１のＭＯＳトランジスタと並列に設けられ、第１のＭＯＳトランジスタと同じ導電型である。第３および第４のＭＯＳトランジスタは、第１のＭＯＳトランジスタと同じ導電型でありかつ互いに同じ電流電圧特性を有し、データ書込時に第１または第２の電源電圧をゲートに受けることによって導通する。第１の素子は、第１および第２の電源ノード間に第３のＭＯＳトランジスタと直列に接続される。第２の素子は、第１および第２の電源ノード間に第４のＭＯＳトランジスタと直列に接続され、第１の素子の電流電圧特性曲線と交差する電流電圧特性を有する。比較器は、第１の素子にかかる電圧と第２の素子にかかる電圧とを比較し、データ書込時に比較結果に応じて第２のＭＯＳトランジスタのゲート電圧を第１の電源電圧または第２の電源電圧にする。
【発明の効果】
【００１０】
上記の実施の形態によれば、ドライブ回路に用いられる第２のＭＯＳトランジスタのゲート電圧は電源電圧に応じて第１および第２の電源電圧のいずれかの値になる。したがって、ドライバトランジスタのゲート電圧を電源電圧に応じて調整するという方法によらずに、電源電圧の変動に起因した書込電流の変動を抑制することができる。
【図面の簡単な説明】
【００１１】
【図１】この発明の実施の一形態による半導体装置１の構成を模式的に示す平面図である。
【図２】ＭＡＲＭ装置３のメモリセルＭＣの構成を示す回路図である。
【図３】図１のＭＲＡＭ装置３の構成の一例を模式的に示す平面図である。
【図４】図３の１つのメモリアレイＭＡとそれに対応する読出回路１３の部分の構成の一例を示す回路図である。
【図５】図４のディジット線ドライブ回路２４，２５の詳細な構成を示す回路図である。
【図６】判定回路ＪＣ［３］に設けられた素子Ｅａ，Ｅｂの電流電圧特性を示す図である。
【図７】（Ａ）制御信号Ｄ［０］〜Ｄ［１０］の電圧と電源電圧Ｖｃｃとの関係、および（Ｂ）書込電流Ｉｄｌ［ｍＡ］と電源電圧Ｖｃｃ［Ｖ］との関係を示す図である。
【図８】図４のビット線ドライブ回路２１，２２の詳細な構成を示す回路図である。
【図９】図５のディジット線ドライブ回路２５の変形例を示す回路図である。
【発明を実施するための形態】
【００１２】
以下、この発明の実施の形態について図面を参照して詳しく説明する。なお、同一または相当する部分には同一の参照符号を付して、その説明を繰返さない。
【００１３】
［半導体装置の全体構成］
図１は、この発明の実施の一形態による半導体装置１の構成を模式的に示す平面図である。半導体装置１は、半導体基板ＳＵＢ上に形成されたマイクロコンピュータであり、ＣＰＵ（Central  Processing  Unit）２と、ＭＲＡＭ装置３と、参照電源４とを含む。ＭＲＡＭ装置３は、ＣＰＵ２からアドレスＡＤＤ、書込データＤｉｎ、リードイネーブル（Read  Enable）信号ＲＥ、センスイネーブル（Sense  Enable）信号ＳＥ（およびその逆論理信号ＳＥ＿Ｎ）、プリチャージ（Precharge）制御信号ＰＣＧ、ライトイネーブル（Write  Enable）信号ＷＥなどを受ける。ＭＲＡＭ装置３は、参照電源４から電源電圧Ｖｃｃおよび参照電圧Ｖｒｅｆの供給を受ける。ＭＲＡＭ装置３は、ライトイネーブル信号ＷＥが活性化されたとき、指定されたアドレスＡＤＤに書込データＤｉｎを書込む。ＭＲＡＭ装置３は、リードイネーブル信号ＲＥが活性化されたとき、指定されたアドレスＡＤＤから読出データＤｏｕｔを読み出して、ＣＰＵ２に出力する。
【００１４】
［メモリセルの構成］
図２は、ＭＡＲＭ装置３のメモリセルＭＣの構成を示す回路図である。
【００１５】
図２を参照して、メモリセルＭＣは、磁気データに応じて電気抵抗が変化するＴＭＲ（Tunnel  Magneto-Resistance）素子と、アクセストランジスタＡＴＲとを含む。ここで、ＴＭＲ素子は、強磁性体薄膜からなる固定磁化層および自由磁化層によって薄い絶縁層を挟んだトンネル接合構造を有する磁気抵抗素子である。ＴＭＲ素子は、２つの層の磁化方向が平行の場合に低抵抗状態になり反平行の場合に高抵抗状態になるので、自由磁化層の磁化方向によって「１」「０」の情報を記憶することができる。通常、アクセストランジスタＡＴＲには、ＭＯＳ（Metal  Oxide  Semiconductor）トランジスタが用いられる。
【００１６】
メモリセルＭＣに対して、ディジット線ＤＬ、ワード線ＷＬ、ビット線ＢＬ、およびソース線ＳＬが配置される。ディジット線ＤＬ、ワード線ＷＬ、およびソース線ＳＬはメモリアレイ（メモリセルマット）の行方向に沿って延在し、ビット線ＢＬは列方向に沿って延在する。この明細書では、行方向をＸ方向とも称し、列方向をＹ方向とも称する。Ｘ方向に沿った向きを区別する場合には、＋Ｘ方向、−Ｘ方向のように符号を付す。Ｙ方向についても同様である。
【００１７】
図２に示すように、ＴＭＲ素子は、その一端がビット線ＢＬに接続され、他端がアクセストランジスタＡＴＲのドレインに接続される。アクセストランジスタＡＴＲのソースはソース線ＳＬを介して接地電圧ＧＮＤを与える接地ノードに接続される。また、アクセストランジスタＡＴＲのゲートはワード線ＷＬに接続される。
【００１８】
データ書込時においては、データ書込対象となる選択メモリセルに対応するメモリセル行（以下、選択行とも称する）のディジット線ＤＬと、選択メモリセルに対応するメモリセル列（以下、選択列とも称する）のビット線ＢＬとに、それぞれデータ書込電流が流れる。ここで、ビット線ＢＬを流れるデータ書込電流の方向は、書込データに応じて、切替え可能となっている。ビット線ＢＬを流れるデータ書込電流の方向によって、自由磁化層の磁化の方向が決定される。
【００１９】
一方、データ読出時においては、選択メモリセルに対応するワード線ＷＬが高電圧状態に活性化されて、アクセストランジスタＡＴＲが導通状態になる。この結果、センス電流（読出電流）が、ビット線ＢＬからＴＭＲ素子およびアクセストランジスタＡＴＲを経て、ソース線ＳＬに流れる。なお、以下においては、信号、信号線およびデータなどの２値的な高電圧状態および低電圧状態を、それぞれ「ハイレベル（Ｈレベル）」および「ローレベル（Ｌレベル）」とも称する。
【００２０】
［ＭＲＡＭ装置の構成］
図３は、図１のＭＲＡＭ装置３の構成の一例を模式的に示す平面図である。
【００２１】
図３を参照して、ＭＲＡＭ装置３は、複数のメモリアレイＭＡと、制御回路１０と、行デコード回路１１と、列デコード回路１２と、読出回路１３と、入出力回路１４とを含む。図３の例では、合計１６個のメモリアレイＭＡが、基板上で＋Ｙ方向側と−Ｙ方向側とに２グループに分かれて配設される。各グループはＸ方向に沿って並ぶ８個のメモリアレイＭＡによって構成される。各メモリアレイＭＡは、２５６行６４列に配列された１６ｋｂｉｔのメモリセルＭＣを含む。したがって、ＭＲＡＭ装置３は全体で２５６ｋｂｉｔのメモリセルＭＣを含む。
【００２２】
制御回路１０は、図１のＣＰＵ２から受けたコマンドＣＭＤに応答して各種の制御信号を生成することによってＭＲＡＭ装置３全体を制御する。行デコード回路１１は、入出力回路１４を介して受けたアドレス信号ＡＤＤによって示される行アドレス信号をデコードし、デコード結果である行選択信号を出力する。列デコード回路１２は、入出力回路１４を介して受けたアドレス信号ＡＤＤによって示される列アドレス信号をデコードし、デコード結果である列選択信号を出力する。
【００２３】
読出回路１３は、複数のセンスアンプＳＡを含む（図３では代表して１個のセンスアンプＳＡが示される）。センスアンプＳＡは、センスイネーブル信号ＳＥが活性化されたときに選択された通常メモリセルＭＣの通過電流と参照メモリセルＲＭＣの通過電流との差を検知して増幅する。センスアンプＳＡは、読出結果である読出データＤｏｕｔを入出力回路１４を介して図１のＣＰＵ２へ出力する。各メモリアレイＭＡに対応して２個のセンスアンプＳＡが、メモリアレイＭＡのＹ方向に隣接する領域に配設される。
【００２４】
［メモリアレイの構成］
図４は、図３の１つのメモリアレイＭＡとそれに対応する読出回路１３の部分の構成の一例を示す回路図である。
【００２５】
図４を参照して、メモリアレイＭＡは、複数のメモリセルＭＣおよび参照メモリセルＲＭＣが行列状に配列されるメモリセルマット２０と、５１２本のワード線ＷＬ０〜ＷＬ５１１と、２本のダミーワード線Ｄ−ＷＬ０，Ｄ−ＷＬ１と、２５６本のディジット線ＤＬ０〜ＤＬ２５５と、１本のダミーディジット線Ｄ−ＤＬ（ディジット線ＤＬ２５６とも記載する）と、２５７本のソース線ＳＬと、６４本のビット線ＢＬ０〜ＢＬ６３とを含む。
【００２６】
メモリセルマット２０は、通常セル領域に配設された２５６行６４列のメモリセルＭＣと、通常セル領域に対してＹ方向に隣接する参照セル領域に配設され、Ｘ方向に沿って並ぶ６４個の参照メモリセルＲＭＣとを含む。参照メモリセルＲＭＣには、データ読出時にセンス電流と比較する参照電流を生成するために、予め「１」または「０」のデータが書込まれている。具体的に図４の場合には、参照メモリセルＲＭＣ＜０＞，ＲＭＣ＜３＞にデータ「０」が書込まれ、参照メモリセルＲＭＣ＜１＞，ＲＭＣ＜２＞にデータ「１」が書込まれている。
【００２７】
ビット線ＢＬ０〜ＢＬ６３はメモリセルマット２０の各列に１本ずつ対応して配設される。各ビット線ＢＬは、対応の列のメモリセルＭＣおよび参照メモリセルＲＭＣと接続される。
【００２８】
ワード線ＷＬ０〜ＷＬ５１１は通常セル領域のメモリセルマット２０の各行に２本ずつ対応して配設される。ワード線ＷＬ０，ＷＬ２，ＷＬ４，…の各々は、対応する行の６４個のメモリセルＭＣのうちビット線ＢＬ０，ＢＬ２，ＢＬ４，…に接続された３２個のメモリセルＭＣと接続される。ワード線ＷＬ１，ＷＬ３，ＷＬ５，…の各々は、対応する行の６４個のメモリセルＭＣのうちビット線ＢＬ１，ＢＬ３，ＢＬ５，…に接続された３２個のメモリセルＭＣと接続される。ダミーワード線Ｄ−ＷＬ０は、６４個の参照メモリセルＲＭＣのうちビット線ＢＬ０，ＢＬ２，ＢＬ４，…に接続された３２個の参照メモリセルＲＭＣと接続される。ダミーワード線Ｄ−ＷＬ１は、６４個の参照メモリセルＲＭＣのうちビット線ＢＬ１，ＢＬ３，ＢＬ５，…に接続された３２個の参照メモリセルＲＭＣと接続される。
【００２９】
ディジット線ＤＬ０〜ＤＬ２５５は通常セル領域のメモリセルマット２０の各行に１本ずつ対応して配設され、ダミーディジット線Ｄ−ＤＬは参照セル領域に配設される。
【００３０】
ソース線ＳＬはメモリセルマット２０の各行に１本ずつ対応して配設される。各ソース線ＳＬは、対応の行のメモリセルＭＣまたは参照メモリセルＲＭＣと接続される。ソース線ＳＬの一端は接地電圧ＧＮＤを与える接地ノード２９に接続される。
【００３１】
メモリアレイＭＡは、さらに、メモリセルマット２０に対して＋Ｘ方向に隣接する領域に設けられたワード線ドライブ回路２３と、メモリセルマット２０に対して＋Ｘ方向および−Ｘ方向に隣接する領域に設けられたディジット線ドライブ回路２４，２５と、メモリセルマット２０に対して＋Ｙ方向および−Ｙ方向に隣接する領域に設けられたビット線ドライブ回路２１，２２と、読出回路１３との境界の領域に設けられた６４個の列選択トランジスタＣＳＴとを含む。
【００３２】
ワード線ドライブ回路２３は、データ読出時に、行デコード回路１１から出力された行選択信号によって示される選択行のワード線ＷＬを活性化する。ワード線ドライブ回路２３は、さらに、ワード線ＷＬ０，ＷＬ２，ＷＬ４，…のいずれかを活性化するときにはダミーワード線Ｄ−ＷＬ１を併せて活性化し、ワード線ＷＬ１，ＷＬ３，ＷＬ５，…のいずれかを活性化するときにはダミーワード線Ｄ−ＷＬ０を併せて活性化する。
【００３３】
ディジット線ドライブ回路２４，２５は、データ書込時に、行デコード回路１１から出力された行選択信号によって示される選択行のディジット線ＤＬにデータ書込電流を流す。ディジット線ドライブ回路２４，２５は、参照メモリセルＲＭＣのＴＭＲ素子にデータを書込むときには、ダミーディジット線Ｄ−ＤＬにデータ書込電流を流す。
【００３４】
ビット線ドライブ回路２１，２２は、データ書込時に、列デコード回路１２から出力された列選択信号によって示される選択列のビット線ＢＬに書込データに応じた方向のデータ書込電流を流す。ビット線ドライブ回路２１，２２は、参照メモリセルＲＭＣのＴＭＲ素子にデータを書込むときには、書込対象の参照メモリセルＲＭＣに接続されたビット線ＢＬに書込データに応じた方向のデータ書込電流を流す。
【００３５】
列選択トランジスタＣＳＴは、各ビット線ＢＬに１個ずつ挿入され、ビット線ＢＬの４列ごとに共通の列選択信号ＣＳＬ（ＣＳＬ０〜ＣＳＬ１５）が図３の列デコード回路１２から与えられる。列選択信号ＣＳＬ０〜ＣＳＬ１５は、データ読出時に順次活性化される。
【００３６】
［読出回路の構成］
図４を参照して、読出回路１３は、４本の読出データバスＲＤＢ＜０＞，／ＲＤＢ＜０＞，ＲＤＢ＜１＞，／ＲＤＢ＜１＞と、プリチャージ回路２６と、２個のバス切替スイッチＢＳＳ０，ＢＳＳ１と、シャント配線２７と、２個のセンスアンプＳＡ０，ＳＡ１とを含む。
【００３７】
読出データバスＲＤＢ＜０＞は、ビット線ＢＬ０，ＢＬ４，ＢＬ８，…の各々と対応の列選択トランジスタＣＳＴを介して接続される。読出データバス／ＲＤＢ＜０＞は、ビット線ＢＬ１，ＢＬ５，ＢＬ９，…の各々と対応の列選択トランジスタＣＳＴを介して接続される。読出データバスＲＤＢ＜１＞は、ビット線ＢＬ２，ＢＬ６，ＢＬ１０，…の各々と対応の列選択トランジスタＣＳＴを介して接続される。読出データバス／ＲＤＢ＜１＞は、ビット線ＢＬ３，ＢＬ７，ＢＬ１１，…の各々と対応の列選択トランジスタＣＳＴを介して接続される。
【００３８】
プリチャージ回路２６は、４本の読出データバスＲＤＢ＜０＞，／ＲＤＢ＜０＞，ＲＤＢ＜１＞，／ＲＤＢ＜１＞の各々と接続され、図３の制御回路１０から出力されたプリチャージ制御信号ＰＣＧに応じて各読出データバスを所定の電圧にプリチャージする。
【００３９】
バス切替スイッチＢＳＳ０は、読出データバスＲＤＢ＜０＞，／ＲＤＢ＜０＞とセンスアンプＳＡ０の第１、第２の入力ノードＢ１，Ｂ２との接続を、選択列が奇数列か偶数列かに応じて切替える。バス切替スイッチＢＳＳ１は、読出データバスＲＤＢ＜１＞，／ＲＤＢ＜１＞とセンスアンプＳＡ１の第１、第２の入力ノードＢ１，Ｂ２との接続を、選択列が奇数列か偶数列かに応じてに応じて切替える。
【００４０】
センスアンプＳＡ０，ＳＡ１の各々は、センスイネーブル信号ＳＥが活性化されたときに、第１の入力ノードＢ１から選択メモリセルＭＣに流れる読出電流と、第２の入力ノードＢ２から参照メモリセルＲＭＣに流れる参照電流との差を増幅する。そして、センスアンプＳＡ０，ＳＡ１の各々は、センス電流と参照電流との大小関係に応じてＨレベルまたはＬレベルの信号を読出データＤｏｕｔ１またはＤｏｕｔ２として出力する。
【００４１】
シャント配線２７は、センスアンプＳＡ０，ＳＡ１の第２の入力ノードＢ２を互いに短絡するための金属配線である。データ読出時には、データ「０」を記憶する参照メモリセルＲＭＣとデータ「１」を記憶する参照メモリセルＲＭＣとがペアで選択される。シャント配線２７によってこれらの選択参照メモリセルＲＭＣを流れる電流が平均化されることによって、参照電流が生成される。
【００４２】
次にこの発明の主要部分に関係するディジット線ドライブ回路２４，２５およびビット線ドライブ回路２１，２２の構成の詳細について説明する。
【００４３】
［ディジット線ドライブ回路の詳細］
図５は、図４のディジット線ドライブ回路２４，２５の詳細な構成を示す回路図である。図５のディジット線ドライブ回路２４，２５は任意の１本のディジット線ＤＬに接続された部分を取出して示したものである。各ディジット線ＤＬに図５と同じ回路が設けられる。
【００４４】
図５を参照して、ディジット線ドライブ回路２４は、ディジット線ＤＬの端部４０Ｂ（ノード４０Ｂとも称する）と接地電圧ＧＮＤを受ける接地ノード２９との間に設けられたＮＭＯＳトランジスタＮＭを含む。ＮＭＯＳトランジスタＮＭのゲートは、行デコード回路１１から出力された行選択信号または行選択信号がデコードされた信号を受ける。ＮＭＯＳトランジスタＮＭがオン状態に活性化されることによって、ディジット線ＤＬが選択状態になる。
【００４５】
ディジット線ドライブ回路２５は、ＰＭＯＳトランジスタＰＭと、インバータＬＭと、書込電流調整部４１と、電源電圧検出部４２とを含む。
【００４６】
ＰＭＯＳトランジスタＰＭは、電源電圧Ｖｃｃを受ける電源ノード２８とディジット線ＤＬの端部４０Ａ（ノード４０Ａとも称する）との間に接続される。ＰＭＯＳトランジスタＰＭのゲートにはインバータＬＭを介してライトイネーブル信号ＷＥが入力される。データ書込時にライトイネーブル信号ＷＥが活性状態（図５の場合、Ｈレベル）になることによってＰＭＯＳトランジスタＰＭはオン状態になる。このとき、ＮＭＯＳトランジスタＮＭがオン状態（すなわち、ディジット線ＤＬが選択状態）になっていると、ディジット線ＤＬに書込電流Ｉｄｌが流れる。
【００４７】
書込電流調整部４１は、ｎ＋１個（ｎは０以上の整数）のＰＭＯＳトランジスタＰＳ［０］〜ＰＳ［ｎ］と、ＰＭＯＳトランジスタＰＳ［０］〜ＰＳ［ｎ］にそれぞれ対応するｎ＋１個の論理ゲートＬＳ［０］〜ＬＳ［ｎ］とを含む。各ＰＭＯＳトランジスタＰＳは、電源ノード２８とノード４０Ａとの間にＰＭＯＳトランジスタＰＭと並列に接続される。
【００４８】
ＰＭＯＳトランジスタＰＳ［０］〜ＰＳ［ｎ］は、ライトイネーブル信号ＷＥが活性状態の場合、電源電圧検出部４２から出力された制御信号Ｄ［０］〜Ｄ［ｎ］にそれぞれ応じてオン状態またはオフ状態になる。ＰＭＯＳトランジスタＰＭおよびＰＭＯＳトランジスタＰＳ［０］〜ＰＳ［ｎ］は、従来技術では１個のＰＭＯＳトランジスタであったものをｎ＋２個に分割したものと考えることができる。書込電流調整部４１のＰＭＯＳトランジスタＰＳ［０］〜ＰＳ［ｎ］の各々のチャネル幅Ｗとチャネル長Ｌとの比Ｗ／Ｌは互いに等しく、かつ、ＰＭＯＳトランジスタＰＭのチャネル幅Ｗとチャネル長Ｌとの比Ｗ／Ｌよりも小さいことが望ましい。
【００４９】
各論理ゲートＬＳ［ｉ］（ｉは０以上ｎ以下の整数）は、ライトイネーブル信号ＷＥと電源電圧検出部４２から出力された制御信号Ｄ［ｉ］との論理演算（すなわち、Ｄ［ｉ］の反転信号とＷＥとの否定論理積の演算）を行なう。そして、各論理ゲートＬＳ［ｉ］は論理演算結果を対応のＰＭＯＳトランジスタＰＳ［ｉ］のゲートに印加する。ライトイネーブル信号ＷＥが活性状態（図５の場合、Ｈレベル）であり、かつ、制御信号Ｄ［ｉ］がＬレベルのとき、ＰＭＯＳトランジスタＰＳ［ｉ］はオン状態になる。したがって、Ｌレベルの制御信号Ｄ［ｉ］の数が増えれば書込電流Ｉｄｌが増加し、逆にＨレベルの制御信号Ｄ［ｉ］の数が増えれば書込電流Ｉｄｌが減少する。
【００５０】
電源電圧検出部４２は、電源電圧Ｖｃｃに応じてＨレベルまたはＬレベルになる制御信号Ｄ［０］〜Ｄ［ｎ］を生成し、生成した制御信号Ｄ［０］〜Ｄ［ｎ］を論理ゲートＬＳ［０］〜ＬＳ［ｎ］にそれぞれ出力する。電源電圧検出部４２は、電流源回路４３と、ｎ＋１個の判定回路ＪＣ［０］〜ＪＣ［ｎ］とを含む。
【００５１】
電流源回路４３は、２ｎ＋２個のＰＭＯＳトランジスタＰａ［０］，Ｐｂ［０］〜Ｐａ［ｎ］，Ｐｂ［ｎ］を含む。ＰＭＯＳトランジスタＰａ［０］〜Ｐａ［ｎ］はＰＭＯＳトランジスタＰｂ［０］〜Ｐｂ［ｎ］とそれぞれ対をなす。互いに対をなすＰＭＯＳトランジスタＰａ［ｉ］，Ｐｂ［ｉ］（ｉは０以上ｎ以下の整数）は、互いに略等しいサイズ（チャネル幅Ｗとチャネル長Ｌとの比Ｗ／Ｌ）を有し、この結果、互いに略等しい電流電圧特性を有する。ＰＭＯＳトランジスタＰａ［ｉ］，Ｐｂ［ｉ］の各ドレインは対応の判定回路ＪＣ［ｉ］と接続され、各ソースは電源ノード２８に接続され、各ゲートは接地ノード２９に接続される。したがって、互いに対をなすＰＭＯＳトランジスタＰａ［ｉ］およびＰｂ［ｉ］には、互いに等しいドレイン電流Ｉｐが流れる。
【００５２】
ＰＭＯＳトランジスタＰａ［ｉ］，Ｐｂ［ｉ］（ｉは０以上ｎ以下の整数）のチャネル幅Ｗとチャネル長Ｌとの比Ｗ／Ｌは、ｉ＝０の場合が最も小さく、番号ｉの増加に伴って徐々に大きくなるように形成される。したがって、ソースドレイン間を流れるドレイン電流Ｉｐは、ｉ＝０の場合が最も小さく、番号ｉの増加に伴って徐々に大きくなる。
【００５３】
判定回路ＪＣ［０］〜ＪＣ［ｎ］は互いに同じ構成を有する。以下、判定回路ＪＣ［ｎ］を代表として説明すると、判定回路ＪＣ［ｎ］は、ＰＮＰ型のバイポーラトランジスタ３１，３２と、抵抗素子３３と、比較器３０とを含む。判定回路ＪＣ［ｎ］に対応するＰＭＯＳトランジスタＰａ［ｎ］と、抵抗素子３３と、バイポーラトランジスタ３１とは、この順で電源ノード２８と接地ノード２９との間に直列に接続される。判定回路ＪＣ［ｎ］に対応するＰＭＯＳトランジスタＰｂ［ｎ］とバイポーラトランジスタ３２とは、この順で電源ノード２８と接地ノード２９との間に直列に接続される。バイポーラトランジスタ３１，３２の各々はベースとコレクタが接続された、いわゆる、ダイオード接続のトランジスタである。バイポーラトランジスタ３１は、バイポーラトランジスタ３２を複数個並列に接続したものに相当する。ダイオード接続されたバイポーラトランジスタ３１と抵抗素子３３とを併せて素子Ｅａと称し、ダイオード接続されたバイポーラトランジスタ３２を素子Ｅｂと称する。比較器３０は、ＰＭＯＳトランジスタＰａ［ｎ］のドレイン電圧ＶａとＰＭＯＳトランジスタＰｂ［ｎ］のドレイン電圧Ｖｂとを比較し、Ｖａ＞ＶｂのときＨレベルの制御信号Ｄ［ｎ］を出力する。
【００５４】
次に、ディジット線ドライブ回路２５の動作についてシミュレーション結果に基づいて説明する。シミュレーションでは、ＰＭＯＳトランジスタＰＭのサイズをＷ＝５０μｍ、Ｌ＝０．４μｍとした。書込電流調整部４１のＰＭＯＳトランジスタＰＳの個数を１１（ｎ＝１０）とし、ＰＭＯＳトランジスタＰＳ［０］〜ＰＳ［１０］のサイズを全てＷ＝５μｍ、Ｌ＝０．４μｍとした。電流源回路４３に含まれるＰＭＯＳトランジスタＰａ［０］〜Ｐａ［１０］のチャネル長Ｌを全て１０μｍとし、チャネル幅Ｗ［μｍ］をそれぞれ、０．５５、０．６、０．６５、０．７、…、１・０５、１．１として０．０５μｍずつ増加するように設定した。Ｐｂ［０］〜Ｐｂ［１０］のサイズは、ＰＭＯＳトランジスタＰａ［０］〜Ｐａ［１０］のサイズにそれぞれ等しく設定した。以上の設定によれば、電流源回路４３の各ＰＭＯＳトランジスタＰａ［ｉ］，Ｐｂ［ｉ］（ｉは０以上１０以下の整数）のチャネル幅Ｗとチャネル長Ｌとの比Ｗ／Ｌは、ＰＭＯＳトランジスタＰＭおよびＰＳ［０］〜ＰＳ［ｉ］のそれぞれの比Ｗ／Ｌを加算した値に比例する。この比例係数は番号ｉによらず一定である。
【００５５】
図６は、判定回路ＪＣ［３］に設けられた素子Ｅａ，Ｅｂの電流電圧特性（ＩＶ特性とも称する）を示す図である。図６には、さらに、判定回路ＪＣ［３］に対応するＰＭＯＳトランジスタＰａ［３］，Ｐｂ［３］（チャネル幅Ｗ＝０．７、チャネル長Ｌ＝１０μ）に流れるドレイン電流Ｉｐの値が電源電圧Ｖｃｃをパラメータとして示される。電流Ｉｐを表わす直線と素子ＥａのＩＶ特性曲線との交点が比較器３０の非反転入力端子に入力される電圧Ｖａとなり、電流Ｉｐを表わす直線と素子ＥｂのＩＶ特性曲線との交点が比較器３０の反転入力端子に入力される電圧Ｖｂとなる。
【００５６】
図６に示すように、素子ＥａのＩＶ特性曲線と素子ＥｂのＩＶ特性曲線は点Ｐで交差する。電源電圧Ｖｃｃ＝３．３［Ｖ］のときＰＭＯＳトランジスタＰａ［３］，Ｐｂ［３］に流れる電流Ｉｐがこの交差点Ｐの電流値に等しくなるように、トランジスタ３１の並列数および抵抗素子３３の抵抗値が予め設定される。
【００５７】
電源電圧Ｖｃｃ＝３．０［Ｖ］のとき、電流Ｉｐを表わす直線が交差点Ｐの下方に位置するので、Ｖｂ＞Ｖａとなる（図６でΔＶ２＜０）。この結果、判定回路ＪＣ［３］に設けられた比較器３０の出力Ｄ［３］はＬレベルとなる。したがって、ライトイネーブル信号が活性状態（Ｈレベル）であれば、対応するＰＭＯＳトランジスタＰＳ［３］はオン状態になる。
【００５８】
電源電圧Ｖｃｃ＝３．６［Ｖ］のとき、電流Ｉｐを表わす直線が交差点Ｐの上方に位置するので、Ｖｂ＜Ｖａとなる（図６でΔＶ１＞０）。この結果、判定回路ＪＣ［３］に設けられた比較器３０の出力Ｄ［３］はＨレベルとなる。したがって、ライトイネーブル信号が活性状態（Ｈレベル）であったとしても、対応するＰＭＯＳトランジスタＰＳ［３］はオフ状態になる。
【００５９】
このように、判定回路ＪＣ［０］〜ＪＣ［ｎ］から出力された制御信号Ｄ［０］〜Ｄ［ｎ］の論理レベルがＨレベルからＬレベル、またはＬレベルからＨレベルに切替わるときの電流Ｉｐの大きさは、素子Ｅａ，ＥｂのＩＶ特性の交点Ｐとの関係による。いずれの判定回路ＪＣ［０］〜ＪＣ［ｎ］の素子Ｅａ，ＥｂについてもＩＶ特性は同じであるので、制御信号Ｄ［１］〜Ｄ［ｎ］の各々についてＨレベルからＬレベルまたはＬレベルからＨレベルに切替わるときの電流Ｉｐの大きさは同じになる。一方、電流源回路４３を構成する各対のＰＭＯＳトランジスタＰａ［ｉ］，Ｐｂ［ｉ］（ｉは０以上ｎ以下の整数）のチャネル幅Ｗとチャネル長Ｌとの比Ｗ／Ｌは対ごとに異なっているので、電源電圧Ｖｃｃに応じて判定回路ＪＣ［０］〜ＪＣ［ｎ］に流れるドレイン電流Ｉｐの大きさは判定回路ＪＣごとに異なる。この結果、制御信号Ｄ［０］〜Ｄ［ｎ］の論理レベル（Ｈレベルになるか、Ｌレベルになるか）は電源電圧Ｖｃｃの大きさに応じて変化することになる。ＰＭＯＳトランジスタＰＳ［０］〜ＰＳ［１０］は、制御信号のＤ［０］〜Ｄ［ｎ］の論理レベルに応じてオン状態またはオフ状態になるので、電源電圧Ｖｃｃに応じて書込電流Ｉｄｌを調整することができる。
【００６０】
特に、図６のシミュレーションの設定では、各ＰＭＯＳトランジスタＰａ［ｉ］，Ｐｂ［ｉ］（ｉは０以上かつ１０以下の整数）のチャネル幅Ｗとチャネル長Ｌとの比Ｗ／Ｌは、ＰＭＯＳトランジスタＰＭおよびＰＳ［０］〜ＰＳ［ｉ］のそれぞれの比Ｗ／Ｌを加算した値に比例するように設定されている。
【００６１】
たとえば、判定回路［３］から出力された制御信号Ｄ［３］がＨレベルからＬレベルに切替わるときは、制御信号Ｄ［１０］〜Ｄ［４］はＨレベルになり、制御信号Ｄ［３］〜Ｄ［０］はＬレベルになる。したがって、ＰＭＯＳトランジスタＰＭおよびＰＳ［０］〜ＰＳ［３］がオン状態になる。オン状態のトランジスタのチャネル幅Ｗとチャネル長Ｌとの比Ｗ／Ｌを加算すると、
５０／０．４＋４×５／０．４＝７０／０．４                        …(1)
となる。この値は、ＰＭＯＳトランジスタＰａ［３］（Ｐｂ［３］）のチャネル幅Ｗとチャネル長Ｌとの比Ｗ／Ｌ＝０．７／１０の２５００倍である。
【００６２】
他の例として、判定回路［５］から出力された制御信号Ｄ［５］がＨレベルからＬレベルに切替わるときは、制御信号Ｄ［１０］〜Ｄ［６］はＨレベルになり、制御信号Ｄ［５］〜Ｄ［０］はＬレベルになる。したがって、ＰＭＯＳトランジスタＰＭおよびＰＳ［０］〜Ｄ［５］がオン状態になる。オン状態のトランジスタのチャネル幅Ｗとチャネル長Ｌとの比Ｗ／Ｌを加算すると、
５０／０．４＋６×５／０．４＝８０／０．４                        …(2)
となる。この値は、ＰＭＯＳトランジスタＰａ［５］（Ｐｂ［５］）のチャネル幅Ｗとチャネル長Ｌとの比Ｗ／Ｌ＝０．８／１０の２５００倍である。
【００６３】
このようにＰＭＯＳトランジスタＰａ，Ｐｂのチャネル幅Ｗとチャネル長Ｌとの比Ｗ／Ｌに比例した書込電流Ｉｐがディジット線ＤＬに流れるようにすることによって、電源電圧Ｖｃｃが変化したとしても書込電流Ｉｄｌを略一定にできる。
【００６４】
図７は、（Ａ）制御信号Ｄ［０］〜Ｄ［１０］の電圧と電源電圧Ｖｃｃとの関係、および（Ｂ）書込電流Ｉｄｌ［ｍＡ］と電源電圧Ｖｃｃ［Ｖ］との関係を示す図である。図７（Ａ），（Ｂ）では、電源電圧Ｖｃｃが３．０［Ｖ］〜３．６［Ｖ］の範囲が示される。図７（Ｂ）では、本実施の形態による書込電流Ｉｄｌの制御を行なった場合と行なわない場合とが対比して示される。
【００６５】
図７（Ａ）を参照して、Ｖｃｃ＝３．０［Ｖ］では、制御信号Ｄ［７］〜Ｄ［１０］がＨレベルであり、制御信号Ｄ［６］〜Ｄ［０］がＬレベルである。電源電圧Ｖｃｃが３．０Ｖから増加するにつれて、制御信号Ｄ［６］、Ｄ［５］、Ｄ［４］、…、Ｄ［１］、Ｄ［０］の順にＬレベルからＨレベルに各制御信号が切替わる。そして、この制御信号Ｄ［６］〜Ｄ［０］の切替わりに応答して、ＰＭＯＳトランジスタＰＳ［６］〜ＰＳ［０］が順にオン状態からオフ状態に切替わる。
【００６６】
図７（Ｂ）を参照して、書込電流Ｉｄｌの制御を行わない場合には、電源電圧Ｖｃｃが増加するにつれて書込電流Ｉｄｌも増加する。一方、本実施の形態の方法による書込電流Ｉｄｌの制御を行なった場合には、図７（Ａ）に示した制御信号Ｄ［６］〜Ｄ［０］の論理レベルの切替わりのタイミングに同期して、書込電流Ｉｄｌが段階的に減少する。この結果、書込電流Ｉｄｌの制御を行わない場合の変動幅がＩｆ２であるのに対して、書込電流Ｉｄｌの制御を行なった場合の変動幅はＩｆ１に減少している。図５の電流源回路４３のＰＭＯＳトランジスタＰａ［０］，Ｐｂ［０］〜Ｐａ［ｎ］，Ｐｂ［ｎ］のチャネル幅Ｗとチャネル長Ｌとの比Ｗ／Ｌを調整するか、もしくは書込電流調整部４１のＰＭＯＳトランジスタＰＳ［０］〜ＰＳ［ｎ］のチャネル幅Ｗとチャネル長Ｌとの比Ｗ／Ｌを調整すれば、さらに変動幅Ｉｆ１を減少させることができる。
【００６７】
以上のとおり、本実施の形態のディジット線ドライブ回路２５の構成によれば、ドライバトランジスタとして用いられるＰＭＯＳトランジスタＰＭおよびＰＳ［０］〜ＰＳ［ｎ］のゲートが電源電圧Ｖｃｃまたは接地電圧ＧＮＤのいずれかに設定され、ゲート電圧を中間電圧で制御する必要がない。したがって、ドライバトランジスタのチャネル幅Ｗとチャネル長Ｌとの比Ｗ／Ｌ、特にレイアウト面積に影響するチャネル幅Ｗを最小限に抑えることができ、この結果、レイアウト面積の増加を抑えることができる。
【００６８】
さらに、上記で説明した判定回路ＪＣ［０］〜ＪＣ［ｎ］のバイポーラトランジスタ３１の並列数および抵抗素子３３の抵抗値を適切に調整することによって、比較器３０から出力される制御信号Ｄ［０］〜Ｄ［ｎ］の温度依存性を抑制することができる。
【００６９】
［ビット線ドライブ回路の詳細］
図８は、図４のビット線ドライブ回路２１，２２の詳細な構成を示す回路図である。図５のビット線ドライブ回路２１，２２は任意の１本のビット線ＢＬに接続された部分を取出して示したものである。各ビット線ＢＬには図８と同じ回路が設けられる。
【００７０】
図８を参照して、ビット線ドライブ回路２１は、ＰＭＯＳトランジスタＰＭ１と、ＮＭＯＳトランジスタＮＭ１と、インバータＬＭ１，５３と、書込電流調整部５１と、電源電圧検出部５２と、タイミング信号生成部５４とを含む。
【００７１】
ＰＭＯＳトランジスタＰＭ１はビット線ＢＬの一方の端部５０Ａ（ノード５０Ａとも称する）と電源ノード２８との間に設けられ、ＮＭＯＳトランジスタＮＭ１はノード５０Ａと接地ノード２９との間に設けられる。ＰＭＯＳトランジスタＰＭ１のゲートには、インバータＬＭ１を介してタイミング信号生成部５４の出力信号が与えられる。ＮＭＯＳトランジスタＮＭ１のゲートには、インバータ５３を介してタイミング信号生成部５４の出力信号が与えられる。
【００７２】
タイミング信号生成部５４は、ライトイネーブル信号ＷＥと、対応の列選択信号ＣＳＬと、書込データＤｉｎを受ける。そして、タイミング信号生成部５４は、ライトイネーブル信号ＷＥおよび列選択信号ＣＳＬが活性状態（Ｈレベル）でありかつ書込データＤｉｎが「１」のとき、Ｈレベルの信号を出力する。
【００７３】
書込電流調整部５１は、電源ノード２８とノード５０Ａとの間にＰＭＯＳトランジスタＰＭ１とそれぞれ並列に設けられるｎ＋１個（ｎは０以上の整数）のＰＭＯＳトランジスタＰＳ［０］〜ＰＳ［ｎ］と、ＰＭＯＳトランジスタＰＳ［０］〜ＰＳ［ｎ］にそれぞれ対応するｎ＋１個の論理ゲートＬＳ［０］〜ＬＳ［ｎ］とを含む。各論理ゲートＬＳ［ｉ］（ｉは０以上ｎ以下の整数）は、タイミング信号生成部５４の出力信号と電源電圧検出部５２から出力された制御信号Ｄ［ｉ］との論理演算（すなわち、Ｄ［ｉ］の反転信号とタイミング信号生成部５４の出力信号との否定論理積の演算）を行なう。各論理ゲートＬＳ［ｉ］は論理演算結果を対応のＰＭＯＳトランジスタＰＳ［ｉ］のゲートに印加する。その他の書込電流調整部５１の特徴は、図５の書込電流調整部４１と同様であるので説明を繰返さない。
【００７４】
電源電圧検出部５２は、図５の電源電圧検出部４２と同様の構成であるので説明を繰返さない。電源電圧検出部５２を図５の電源電圧検出部４２と共用することもできる。
【００７５】
ビット線ドライブ回路２２の構成は、インバータ６３の配置を除いてビット線ドライブ回路２１と同じである。すなわち、ビット線ドライブ回路２２は、ＰＭＯＳトランジスタＰＭ２と、ＮＭＯＳトランジスタＮＭ２と、インバータＬＭ２，６３と、書込電流調整部６１と、電源電圧検出部６２と、タイミング信号生成部６４とを含む。ＰＭＯＳトランジスタＰＭ２、ＮＭＯＳトランジスタＮＭ２、インバータＬＭ２、書込電流調整部６１、電源電圧検出部６２、およびタイミング信号生成部６４が、ビット線ドライブ回路２１のＰＭＯＳトランジスタＰＭ１、ＮＭＯＳトランジスタＮＭ１、インバータＬＭ１、書込電流調整部５１、電源電圧検出部５２、およびタイミング信号生成部５４にそれぞれ対応する。電源電圧検出部６２は、電源電圧検出部５２と共用することもできるし、図５の電源電圧検出部４２と共用することもできる。
【００７６】
インバータ６３は、ビット線ドライブ回路２１のインバータ５３と異なり、タイミング信号生成部６４の出力ノードとＰＭＯＳトランジスタＰＭ２のゲートとの間にインバータＬＭ２と直列に接続される。したがって、ＰＭＯＳトランジスタＰＭ２のゲートには、インバータ６３およびＬＭ２を介してタイミング信号生成部６４の出力信号が与えられる。ＮＭＯＳトランジスタＮＭ２のゲートには、タイミング信号生成部６４の出力信号が与えられる。書込電流調整部６１を構成する各論理ゲートＬＳ［ｉ］（ｉは０以上ｎ以下の整数）は、タイミング信号生成部６４の出力をインバータ６３によって反転した信号と電源電圧検出部６２から出力された制御信号Ｄ［ｉ］との論理演算（すなわち、Ｄ［ｉ］の反転信号とインバータ６３の出力信号との否定論理積の演算）を行なう。
【００７７】
上記の構成のビット線ドライブ回路２１，２２によれば、ライトイネーブル信号ＷＥおよび列選択信号ＣＳＬが活性状態（Ｈレベル）でありかつ書込データＤｉｎが「１」のときには、ＰＭＯＳトランジスタＰＭ１とＮＭＯＳトランジスタＮＭ２がオン状態になる。この結果、ビット線ＢＬの端部５０Ａから端部５０Ｂの方向へ書込電流Ｉｂｌが流れる。このとき、書込電流調整部５１および電源電圧検出部５２は、電源電圧Ｖｃｃの変動に起因した書込電流Ｉｂｌの変動を抑制する。
【００７８】
一方、ライトイネーブル信号ＷＥおよび列選択信号ＣＳＬが活性状態（Ｈレベル）でありかつ書込データＤｉｎが「０」のときには、ＰＭＯＳトランジスタＰＭ２とＮＭＯＳトランジスタＮＭ１がオン状態になる。この結果、ビット線ＢＬの端部５０Ｂから端部５０Ａの方向へ書込電流Ｉｂｌが流れる。このとき、書込電流調整部６１および電源電圧検出部６２は、電源電圧Ｖｃｃの変動に起因した書込電流Ｉｂｌの変動を抑制する。
【００７９】
［変形例］
図９は、図５のディジット線ドライブ回路２５の変形例を示す回路図である。図９のディジット線ドライブ回路２５Ａは、図５の書込電流調整部４１に代えて、さらに構成が付加された書込電流調整部４４を含む点で図５のディジット線ドライブ回路２５と異なる。
【００８０】
書込電流調整部４４は、さらに、電源ノード２８とノード４０Ａとの間にＰＭＯＳトランジスタＰＭとそれぞれ並列に設けられるｎ＋１個（ｎは０以上の整数）のＰＭＯＳトランジスタＰＴ［０］〜ＰＴ［ｎ］と、ＰＭＯＳトランジスタＰＴ［０］〜ＰＴ［ｎ］にそれぞれ対応するｎ＋１個の論理ゲートＬＴ［０］〜ＬＴ［ｎ］とを含む。各論理ゲートＬＴ［ｉ］（ｉは０以上ｎ以下の整数）は、ライトイネーブル信号ＷＥ２と電源電圧検出部４２から出力された制御信号Ｄ［ｉ］との論理演算（すなわち、Ｄ［ｉ］の反転信号とＷＥ２との否定論理積の演算）を行なう。各論理ゲートＬＴ［ｉ］は論理演算結果を対応のＰＭＯＳトランジスタＰＴ［ｉ］のゲートに印加する。したがって、ライトイネーブル信号ＷＥ２が活性状態（Ｈレベル）であり、かつ、制御信号Ｄ［ｉ］がＬレベルのとき、ＰＭＯＳトランジスタＰＴ［ｉ］がオン状態になる。
【００８１】
上記の書込電流調整部４４の構成によれば、ライトイネーブル信号ＷＥのみを活性状態にするか、ライトイネーブル信号ＷＥおよびＷＥ２の両方を活性状態にするかによって、書込電流Ｉｄｌの調整幅を変化させることができる。
【００８２】
今回開示された実施の形態はすべての点で例示であって制限的なものでないと考えられるべきである。この発明の範囲は上記した説明ではなくて請求の範囲によって示され、請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【符号の説明】
【００８３】
１  半導体装置、３  ＭＲＡＭ装置、２０  メモリセルマット、２１，２２  ビット線ドライブ回路、２３  ワード線ドライブ回路、２４，２５，２５Ａ  ディジット線ドライブ回路、２８  電源ノード、２９  接地ノード、３０  比較器、３１，３２  バイポーラトランジスタ、３３  抵抗素子、４１，４４，５１，６１  書込電流調整部、４２，５２，６２  電源電圧検出部、４３  電流源回路、ＡＴＲ  アクセストランジスタ、ＢＬ，ＢＬ０〜ＢＬ６３  ビット線、ＣＳＬ，ＣＳＬ０〜ＣＳＬ１５  列選択信号、Ｄ［０］〜［ｎ］  制御信号、ＤＬ，ＤＬ０〜ＤＬ２５６  ディジット線、Ｅａ，Ｅｂ  素子、ＧＮＤ  接地電圧、Ｉｂｌ，Ｉｄｌ  書込電流、ＪＣ［０］〜ＪＣ［ｎ］  判定回路、ＭＡ  メモリアレイ、ＭＣ  メモリセル、ＰＭ，ＰＭ１，ＰＭ２  ＰＭＯＳトランジスタ、ＮＭ，ＮＭ１，ＮＭ２  ＮＭＯＳトランジスタ、ＰＳ［０］〜ＰＳ［ｎ］，ＰＴ［０］〜ＰＴ［ｎ］  ＰＭＯＳトランジスタ、Ｐａ［０］〜Ｐａ［ｎ］，Ｐｂ［０］〜Ｐｂ［ｎ］  ＰＭＯＳトランジスタ、ＲＭＣ  参照メモリセル、Ｖｃｃ  電源電圧、ＷＬ，ＷＬ０〜ＷＬ５１１  ワード線。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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