(57)【要約】【課題】電源電圧以下の維持電圧Ｖｈでも良好なＥＳＤ保護を行う。【解決手段】半導体集積回路のＥＳＤ保護回路１１は、電位端子とグランド電位間に、スナップバック動作を持つ第１のＥＳＤ保護素子１としてのｇｇＭＯＳトランジスタと、スナップバック動作を持つＥＳＤ保護素子１のスナップバック動作電圧Ｖｔ１に対して、低いブレークダウン電圧Ｖｒを持ち、かつ高い破壊電圧Ｖｔ２を持つ第２のＥＳＤ保護素子２としてのダイオードとが並列に接続されている。【選択図】図１
2012094565.tif 000002
【特許請求の範囲】
【請求項１】
電位端子とグランド電位間に、スナップバック動作を持つ第１ＥＳＤ保護素子と、ダイオード構造の第２ＥＳＤ保護素子とが並列に接続されており、該第２ＥＳＤ保護素子は、該第１ＥＳＤ保護素子のスナップバック動作電圧よりも低いブレークダウン電圧を持ち、かつ該スナップバック動作電圧よりも高い破壊電圧を持っている半導体集積回路のＥＳＤ保護回路。
【請求項２】
電位端子とグランド電位間に、スナップバック動作を持つ第１ＥＳＤ保護素子と、スナップバック動作を持つ第３ＥＳＤ保護素子とが並列に接続されており、該第３ＥＳＤ保護素子は、該第１ＥＳＤ保護素子のスナップバック動作電圧より低いスナップバック動作電圧を持ち、かつ該第１ＥＳＤ保護素子のスナップバック動作電圧より高い破壊電圧を持っている半導体集積回路のＥＳＤ保護回路。
【請求項３】
前記第２ＥＳＤ保護素子または第３ＥＳＤ保護素子は、前記第１ＥＳＤ保護素子のスナップバック動作電圧に達した時点で、ラッチアップ耐性保障が可能なサージ電流を流せる能力を持つＥＳＤ保護素子サイズに設定されている請求項１または２に記載の半導体集積回路のＥＳＤ保護回路。
【請求項４】
前記第１ＥＳＤ保護素子が、ｇｇＭＯＳ（Ｇａｔｅ  Ｇｒｏｕｎｄｅｄ  ＭＯＳ）トランジスタである請求項１または２に記載の半導体集積回路のＥＳＤ保護回路。
【請求項５】
前記第１ＥＳＤ保護素子が、バイポーラトランジスタまたはサイリスタである請求項１または２に記載の半導体集積回路のＥＳＤ保護回路。
【請求項６】
前記第３ＥＳＤ保護素子が、ｇｇＭＯＳ（Ｇａｔｅ  Ｇｒｏｕｎｄｅｄ  ＭＯＳ）トランジスタである請求項２に記載の半導体集積回路のＥＳＤ保護回路。
【請求項７】
前記第３ＥＳＤ保護素子が、バイポーラトランジスタまたはサイリスタである請求項２に記載の半導体集積回路のＥＳＤ保護回路。
【請求項８】
前記電位端子とグランド電位間に設けられた被保護素子に対してＥＳＤ保護を行う請求項１または２に記載の半導体集積回路のＥＳＤ保護回路。
【請求項９】
請求項１〜７のいずれかに記載の半導体集積回路のＥＳＤ保護回路からなる半導体集積回路のＥＳＤ保護素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、被保護素子に対してＥＳＤ保護を行う半導体集積回路のＥＳＤ保護素子およびそのＥＳＤ保護回路に関する。
【背景技術】
【０００２】
半導体素子を有する従来の半導体装置では、外部からの静電気による静電放電（以下、ＥＳＤ：Ｅｌｅｃｔｒｏ  Ｓｔａｔｉｃ  Ｄｉｓｃｈａｒｇｅという）から半導体素子を保護するために半導体集積回路のＥＳＤ保護素子およびそのＥＳＤ保護回路が用いられている。
【０００３】
一般に、ＥＳＤ保護素子には、ＮＭＯＳトランジスタのゲートおよびソースを接地電位（ＧＮＤ）に接続したＧａｔｅ  Ｇｒｏｕｎｄｅｄ  ＮＭＯＳ（ｇｇＮＭＯＳ）トランジスタのように、寄生バイポーラトランジスタ動作によるスナップバック現象を利用したＥＳＤ保護素子が用いられている。例えばｇｇＮＭＯＳトランジスタでは、接地電位を基準とし、ドレインに接続された端子にプラスサージ電圧が印加されると、ＮＭＯＳトランジスタのドレイン端のアバランシェブレイクダウンにより発生したアバランシェ電流によって基板電位が上昇し、基板電位が０．６Ｖに達すると、寄生のＮＰＮバイポーラトランジスタが動作する。この寄生バイポーラトランジスタの動作により、ドレイン−ソース間に低インピーダンス電流パスが形成され、大電流が流れ、コレクタ・エミッタ間抵抗とコレクタ電流の積で決まる維持電圧Ｖｈまで降下する。これをスナップバック現象と呼ぶ。その後、コレクタ・エミッタ間の電流、電圧共に上昇し、シリコン内部の発熱がシリコンの融点である摂氏１４２０度に達すると破壊する（破壊電圧Ｖｔ２、破壊電流Ｉｔ２）。
【０００４】
このようなスナップバック現象を利用した従来のＥＳＤ保護素子では、低耐圧回路の保護素子としては非常に有効であるが、高耐圧回路の保護素子として用いる場合、次の問題が生じる。
【０００５】
まず、高耐圧ＭＯＳトランジスタから構成される高耐圧ｇｇＮＭＯＳトランジスタで構成したＥＳＤ保護素子は、非常に破壊しやすいという問題がある。ゲート電極端部がＬＯＣＯＳ（ｌｏｃａｌ  ｏｘｉｄａｔｉｏｎ  ｏｆ  ｓｉｌｉｃｏｎ）酸化膜などの厚い酸化膜上に配置されており、ゲート電極端部の厚い酸化膜端部が高電界になることによって厚い酸化膜端部の欠陥層に電子が大量にトラップされ、局所的なリークや破壊を引き起こしてしまい、スナップバック現象直後に素子が破壊してしまう。また、スナップバック現象直後に素子が破壊しなくとも、寄生バイポーラトランジスタの動作により、ドレイン−ソース間のインピーダンスが急激に低下し、保護素子にかかる電圧は維持電圧Ｖｈまで降下する。このときのホールド電圧Ｖｈは最大動作電圧以下まで低下し、内部回路の電源から保護素子へ過剰電流が流れ、保護素子内部の発熱で破壊する。
また、スナップバック現象を利用しないＥＳＤ保護素子として、ダイオードが用いられることもあるが、ダイオードを保護素子として用いた場合、動作時のオン抵抗が非常に大きいため、内部回路を保護するために十分な電流を流そうとすると、非常に大きなレイアウト面積が必要になるという問題がある。
【０００６】
このような問題の解決するために、特許文献１および特許文献２が開示されている。
【０００７】
図１４は、特許文献１に開示されている従来の高耐圧ＥＳＤ保護素子構造を模式的に示す要部縦断面図である。
【０００８】
図１４に示すように、バイポーラトランジスタ型ＥＳＤ保護素子１００において、Ｐ型基板１０１上に形成されたコレクタのＮ型エピタキシャル層１０２と、Ｎ型エピタキシャル層１０２に形成されたベースの低濃度および高濃度Ｐ型拡散層１０３、１０４と、高濃度Ｐ型拡散層１０４に形成されたエミッタのＮ型拡散層１０５と、Ｎ型エピタキシャル層１０２のコレクタコンタクト領域１０６にＮ型エピタキシャル層１０２より浅く、かつ低濃度Ｐ型拡散層１０３より深く形成された高濃度Ｎ型シンク層１０７と、低濃度Ｐ型拡散層１０３とコレクタコンタクト領域１０６の間でＮ型エピタキシャル層１０２の表面に形成されたフィールド酸化膜１０８とを備え、高濃度Ｎ型シンク層１０７はコレクタコンタクト領域１０６からフィールド酸化膜１０８下の領域に拡張している。
【０００９】
このように、従来の高耐圧ＥＳＤ保護素子構造は、高濃度の第４拡散層である高濃度Ｎ型シンク層１０７をコレクタコンタクト領域１０６から絶縁膜であるフィールド酸化膜１０８下の領域まで拡げること、即ち、フィールド酸化膜１０８下の高濃度Ｎ型シンク層１０７の領域の幅Ｘを広げることにより、高濃度の高濃度Ｎ型シンク層１０７の内蔵抵抗が形成されて電圧降下が生じるため、フィールド酸化膜１０８下に高濃度Ｎ型シンク層１０７の領域がない場合に比べて、維持電圧Ｖｈの高電圧化を実現することができる。
【００１０】
図１５は、特許文献２に開示されている従来のＥＳＤ保護回路の回路図である。
【００１１】
図１５に示すように、ＥＳＤ保護回路２００において、ドレインＤ１が第１電位Ｖｏに負荷２０１を介して接続され、ゲートＧ１が駆動回路２０２に接続され、ソースＳ１が第２電位ＧＮＤに接続された第１ＭＯＳトランジスタＭ１と、コレクタＣ１が第１電位Ｖｏに負荷２０１を介して接続され、ベースＢ１が開放されたバイポーラトランジスタＱ１および、ドレインＤ２がバイポーラトランジスタＱ１のエミッタＥ１に接続され、ゲートＧ２がソースＳ２に接続され、ソースＳ２が第２電位ＧＮＤに接続された第２ＭＯＳトランジスタＭ２を有する静電保護回路２０３とを具備している。
【００１２】
静電保護回路２０３のブレークダウン電圧はバイポーラトランジスタＱ１と第２ＭＯＳトランジスタＭ２のブレークダウン電圧の和となり、第１ＭＯＳトランジスタＭ１のブレークダウン電圧より小さく、且つ最大動作電圧より大きいブレークダウン電圧が得られる。
【００１３】
このように、ＥＳＤ保護回路２００において、バイポーラトランジスタＱ１と第２ＭＯＳトランジスタＭ２を直列に接続し、ブレークダウン電圧を制御している。このブレークダウン電圧は、バイポーラトランジスタＱ１と第２ＭＯＳトランジスタＭ２のブレークダウン電圧との和になっている。
【先行技術文献】
【特許文献】
【００１４】
【特許文献１】特開２００７−２４２９２３号公報
【特許文献２】特開２００７−２２７６９７号公報
【発明の概要】
【発明が解決しようとする課題】
【００１５】
しかしながら、上記特許文献１では、高濃度の第４拡散層である高濃度Ｎ型シンク層１０７をコレクタコンタクト領域１０６から絶縁膜であるフィールド酸化膜１０８下の領域まで拡げてＸサイズを拡大することにより、コレクタに直列抵抗を付加し、維持電圧Ｖｈを電源電圧よりも高くしているため、保護能力が低下し、内部回路を保護するために十分なサージ電流を流そうとすると、ＥＳＤ保護素子のレイアウト面積が大きくなる。
特許文献２では、ブレークダウン電圧の制御のために素子を直列に複数接続しており、その結果、高い維持電圧Ｖｈを確保できるが、ＥＳＤ保護素子領域の拡大を招くことになってコストの増加につながる。
【００１６】
本発明は、上記従来の問題を解決するもので、電源電圧以下の維持電圧Ｖｈでも、良好なＥＳＤ保護を行うことができる半導体集積回路のＥＳＤ保護素子およびそのＥＳＤ保護回路を提供することを目的とする。
【課題を解決するための手段】
【００１７】
本発明のＥＳＤ保護回路は、電位端子とグランド電位間に、スナップバック動作を持つ第１ＥＳＤ保護素子と、ダイオード構造の第２ＥＳＤ保護素子とが並列に接続されており、該第２ＥＳＤ保護素子は、該第１ＥＳＤ保護素子のスナップバック動作電圧よりも低いブレークダウン電圧を持ち、かつ該スナップバック動作電圧よりも高い破壊電圧を持っているものであり、そのことにより上記目的が達成される。
【００１８】
本発明のＥＳＤ保護回路は、電位端子とグランド電位間に、スナップバック動作を持つ第１ＥＳＤ保護素子と、スナップバック動作を持つ第３ＥＳＤ保護素子とが並列に接続されており、該第３ＥＳＤ保護素子は、該第１ＥＳＤ保護素子のスナップバック動作電圧より低いスナップバック動作電圧を持ち、かつ該第１ＥＳＤ保護素子のスナップバック動作電圧より高い破壊電圧を持っているものであり、そのことにより上記目的が達成される。
【００１９】
また、好ましくは、本発明のＥＳＤ保護回路における第２ＥＳＤ保護素子または第３ＥＳＤ保護素子は、前記第１ＥＳＤ保護素子のスナップバック動作電圧に達した時点で、ラッチアップ耐性保障が可能なサージ電流を流せる能力を持つＥＳＤ保護素子サイズに設定されている。
【００２０】
さらに、好ましくは、本発明のＥＳＤ保護回路における第１ＥＳＤ保護素子が、ｇｇＭＯＳ（Ｇａｔｅ  Ｇｒｏｕｎｄｅｄ  ＭＯＳ）トランジスタである。
【００２１】
さらに、好ましくは、本発明のＥＳＤ保護回路における第１ＥＳＤ保護素子が、バイポーラトランジスタまたはサイリスタである。
【００２２】
さらに、好ましくは、本発明のＥＳＤ保護回路における第３ＥＳＤ保護素子が、ｇｇＭＯＳ（Ｇａｔｅ  Ｇｒｏｕｎｄｅｄ  ＭＯＳ）トランジスタである。
【００２３】
さらに、好ましくは、本発明のＥＳＤ保護回路における第３ＥＳＤ保護素子が、バイポーラトランジスタまたはサイリスタである。
【００２４】
さらに、好ましくは、本発明のＥＳＤ保護回路における電位端子とグランド電位間に設けられた被保護素子に対してＥＳＤ保護を行う。
【００２５】
本発明のＥＳＤ保護素子は、本発明の上記半導体集積回路のＥＳＤ保護回路からなるものであり、そのことにより上記目的が達成される。
【００２６】
上記構成により、以下、本発明の作用を説明する。
【００２７】
本発明においては、スナップバック動作を持つ第１ＥＳＤ保護素子と、ダイオード構造の第２ＥＳＤ保護素子とが並列に接続されており、該第２ＥＳＤ保護素子は、該第１ＥＳＤ保護素子のスナップバック動作電圧よりも低いブレークダウン電圧を持ち、かつ該スナップバック動作電圧よりも高い破壊電圧を持っている。または、スナップバック動作を持つ第１ＥＳＤ保護素子と、スナップバック動作を持つ第３ＥＳＤ保護素子とが並列に接続されており、該第３ＥＳＤ保護素子は、該第１ＥＳＤ保護素子のスナップバック動作電圧より低いスナップバック動作電圧を持ち、かつ該第１ＥＳＤ保護素子のスナップバック動作電圧より高い破壊電圧を持っている。
【００２８】
これによって、第１ＥＳＤ保護素子がスナップバック動作を生じるために必要となるサージ電流値を自由に制御できるので、ラッチアップ（Ｌａｔｃｈｕｐ）動作が生じる電流値以上のサージ電流でスナップバック動作をさせることが可能となる。これによって、高いラッチアップ（Ｌａｔｃｈｕｐ）耐性を確保できるので、従来の電源電圧以上の維持電圧Ｖｈを確保する制限を無視することが可能となる。また、低インピーダンスのスナップバック動作を持つ第１ＥＳＤ保護素子を使用できるので、ＥＳＤ耐性が強くでき、ＥＳＤ保護素子サイズの縮小、コスト低減を図ることが可能となる。これによって、電源電圧以下の維持電圧Ｖｈでも、良好なＥＳＤ保護を行うことが可能となる。
【発明の効果】
【００２９】
以上により、本発明によれば、第１ＥＳＤ保護素子がスナップバック動作を生じるために必要となるサージ電流値を自由に制御できるため、ラッチアップ（Ｌａｔｃｈｕｐ）動作が生じる電流値以上のサージ電流でスナップバック動作をさせることができる。これによって、高いラッチアップ（Ｌａｔｃｈｕｐ）耐性を確保できるため、従来の電源電圧以上の維持電圧Ｖｈを確保する制限を無視することができる。また、低インピーダンスのスナップバック動作を持つ第１ＥＳＤ保護素子を使用できるため、ＥＳＤ耐性が強くでき、ＥＳＤ保護素子サイズの縮小、コスト低減を図ることができる。したがって、電源電圧以下の維持電圧Ｖｈでも、良好なＥＳＤ保護を行うことができる。
【図面の簡単な説明】
【００３０】
【図１】本発明の実施形態１における半導体集積回路のＥＳＤ保護回路の構成例を示す回路図である。
【図２】図１の半導体集積回路のＥＳＤ保護回路における電圧とサージ電流との関係を示す特性図である。
【図３】（ａ）〜（ｃ）はそれぞれＥＳＤ保護素子としてのｇｇＭＯＳトランジスタの接続図である。
【図４】図３（ａ）〜図３（ｃ）に対応した電圧とサージ電流との関係を示す特性図である。
【図５】本発明の実施形態１における半導体集積回路のＥＳＤ保護回路の変形例を示す回路図である。
【図６】本発明の実施形態１における半導体集積回路のＥＳＤ保護回路の別の変形例を示す回路図である。
【図７】本発明の実施形態２における半導体集積回路のＥＳＤ保護回路の構成例を示す回路図である。
【図８】図１の半導体集積回路のＥＳＤ保護回路における電圧とサージ電流との関係を示す特性図である。
【図９】本発明の実施形態２における半導体集積回路のＥＳＤ保護回路の変形例を示す回路図である。
【図１０】本発明の実施形態２における半導体集積回路のＥＳＤ保護回路の別の変形例を示す回路図である。
【図１１】本発明の実施形態２における半導体集積回路のＥＳＤ保護回路の変形例の更なる変形例を示す回路図である。
【図１２】本発明の実施形態２における半導体集積回路のＥＳＤ保護回路の変形例の更なる別の変形例を示す回路図である。
【図１３】本発明の実施形態２における半導体集積回路のＥＳＤ保護回路の変形例の更なる別の変形例を示す回路図である。
【図１４】特許文献１に開示されている従来の高耐圧ＥＳＤ保護素子構造を模式的に示す要部縦断面図である。
【図１５】特許文献２に開示されている従来のＥＳＤ保護回路の回路図である。
【発明を実施するための形態】
【００３１】
以下に、本発明の半導体集積回路のＥＳＤ保護回路における実施形態１、２について図面を参照しながら詳細に説明する。
【００３２】
（実施形態１）
図１は、本発明の実施形態１における半導体集積回路のＥＳＤ保護回路の構成例を示す回路図である。
【００３３】
図１において、本実施形態１の半導体集積回路のＥＳＤ保護回路１１は、電位端子とグランド電位間に、スナップバック動作を持つ第１のＥＳＤ保護素子１としてのｇｇＭＯＳトランジスタと、スナップバック動作を持つＥＳＤ保護素子１のスナップバック動作電圧Ｖｔ１に対して、低いブレークダウン電圧Ｖｒを持ち、かつ高い破壊電圧Ｖｔ２を持つ第２のＥＳＤ保護素子２としてのダイオードとが並列に接続されている。このＥＳＤ保護回路１１は、被保護素子１０に並列に接続されて被保護素子１０をＥＳＤ保護するようになっている。
【００３４】
ＥＳＤ保護素子２は、スナップバック動作を持つＥＳＤ保護素子１のスナップバック動作電圧Ｖｔ１に達した時点で、ラッチアップ（Ｌａｔｈｕｐ）耐性保障が可能な電流を流せる能力を持つＥＳＤ保護素子サイズに設定されている。
【００３５】
以下、ＥＳＤ保護素子１としてｇｇＭＯＳトランジスタおよび、ＥＳＤ保護素子２としてダイオードを並列に用いた場合の動作について図２を用いて詳細に説明する。
【００３６】
電位端子とＧＮＤ電位間に、スナップバック動作を持つＥＳＤ保護素子１としてのｇｇＭＯＳトランジスタと、下式に示すように、ｇｇＭＯＳトランジスタのスナップバック動作電圧Ｖｔ１に対して、低いブレークダウン電圧Ｖｒを持ち、かつ高い破壊電圧Ｖｔ２を持つよう設計されたＥＳＤ保護素子２としてのダイオードとを並列に接続する。
【００３７】
Ｖｒ  ＜  Ｖｔ１  ＜  Ｖｔ２    ・・・・・・・・・  （式１）
Ｖｒ    ：  ＥＳＤ保護素子２のブレークダウン電圧
Ｖｔ１  ：  ＥＳＤ保護素子１のスナップバック動作電圧
Ｖｔ２  ：  ＥＳＤ保護素子２の破壊電圧
このとき、ＥＳＤ保護素子２としてのダイオードは、下式に示すようにＥＳＤ保護素子１であるｇｇＭＯＳトランジスタのスナップバック動作電圧Ｖｔ１に達した時点で、Ｌａｔｃｈｕｐ耐性保障が可能な電流を流せる能力を持つ保護素子サイズに設計されている。
【００３８】
Ｉｌａｔｃｈ  ＜  Ｉｓｕｒｇｅ２＋Ｉｓｕｒｇｅ１  ・・・・・・  （式２）
Ｉｌａｔｃｈ  ：Ｌａｔｈｕｐ耐性保障電流
Ｉｓｕｒｇｅ２：ＥＳＤ保護素子１の印加電圧がＶｔ１に達した時点で、ＥＳＤ保護素子２に流れる電流
Ｉｓｕｒｇｅ１：ＥＳＤ保護素子１の印加電圧がＶｔ１に達した時点で、ＥＳＤ保護素子１に流れる電流
各特性を持つＥＳＤ保護素子１，２を並列に組み合わせることにより、回路内に侵入したサージ電流は、始めにＥＳＤ保護素子２のダイオードに流れ込む。このＥＳＤ保護素子２のダイオードがラッチアップ（Ｌａｔｃｈｕｐ）のトリガー電流（Ｍａｘ２００ｍＡ程度）によって生じるＥＳＤ保護素子１のｇｇＭＯＳトランジスタのスナップバック動作を抑制する。
【００３９】
ラッチアップ（Ｌａｔｃｈｕｐ）のトリガー電流以上の数アンペア程度のサージ電流については、ＥＳＤ保護素子２のダイオードに流れ込み始め、ＥＳＤ保護素子２のダイオードの破壊電圧Ｖｔ２に達する前に、ＥＳＤ保護素子１のｇｇＭＯＳトランジスタがスナップバック動作電圧Ｖｔ１に達した時点でスナップバック動作し、サージ電流経路がＥＳＤ保護素子２のダイオードからＥＳＤ保護素子１のｇｇＭＯＳトランジスタへ切り替わる。これによって、ＥＳＤ保護素子２のダイオードの破壊が防止できる。このように、二つの素子を組み合わせて、ＥＳＤ保護素子２のダイオードにおけるラッチアップの保護を行い、このＥＳＤ保護素子１のｇｇＭＯＳトランジスタによって被保護素子１０のＥＳＤ保護を行って、最適な保護素子の動作を実現することができる。
【００４０】
以上により、ＥＳＤ保護素子１がスナップバック動作を生じるために必要となるサージ電流値を自由に制御できるため、ラッチアップ（Ｌａｔｃｈｕｐ）動作が生じる電流値以上のサージ電流でスナップバック動作をさせることができる。これによって、高いラッチアップ（Ｌａｔｃｈｕｐ）耐性を確保できるため、従来の電源電圧以上の維持電圧Ｖｈを確保する制限を無視することができる。また、低インピーダンスのスナップバック動作を持つＥＳＤ保護素子１を使用できるため、ＥＳＤ耐性が強くでき、ＥＳＤ保護素子サイズの縮小、コスト低減が可能である。
【００４１】
ＥＳＤ保護素子１であるｇｇＭＯＳトランジスタとＥＳＤ保護素子２としてダイオードを並列に用いたため、直列接続と違って直列抵抗を含まないことから、各素子の能力を遺憾なく発揮させることができる。このことを図３および図４を用いて次に説明する。
【００４２】
本実施形態１では、ＥＳＤ保護素子１としてのｇｇＭＯＳトランジスタにおいて、図３（ａ）に示すように、ソース・ドレイン間が例えば１０Ｖで動作するｇｇＭＯＳトランジスタ単体の場合は、図４に示すように、１０Ｖから動作し、例えば１２Ｖでスナップバック動作を開始し例えば８Ｖまで降下し、その後、一定の傾きａの電圧・電流直線となる。また、図３（ｂ）に示すように、ソース・ドレイン間が例えば１０Ｖで動作するｇｇＭＯＳトランジスタを二つ直列に接続した場合は、図４に示すように、２０Ｖから動作し、例えば２４Ｖでスナップバック動作を開始し例えば１６Ｖまで降下し、その後、一定の傾きｂの電圧・電流直線となる。さらに、図３（ｃ）に示すように、ソース・ドレイン間が例えば２０Ｖで動作するｇｇＭＯＳトランジスタを一つ接続した場合は、図４に示すように、２０Ｖから動作し、例えば２４Ｖでスナップバック動作を開始し例えば１６Ｖまで降下し、その後、一定の傾きａの電圧・電流直線となる。ｇｇＭＯＳトランジスタを二つ直列に接続した場合に比べて、ｇｇＭＯＳトランジスタを一つ接続した場合は、抵抗値が半分になることから、上記傾きはｂ＝（１／２）ａとなる。したがって、直列にすればするほど、抵抗値が増えて素子保護能力が低下するが、本発明では、並列接続で直列抵抗を含まないことから、各素子の能力を遺憾なく発揮させることができる。
【００４３】
なお、本実施形態１では、ＥＳＤ保護素子１としてのｇｇＭＯＳトランジスタとＥＳＤ保護素子２としてのダイオードを並列接続してＥＳＤ保護回路１１を構成する場合について説明したが、これに限らず、ＥＳＤ保護素子１としてｇｇＭＯＳトランジスタに代えて図５のバイポーラ（Ｂｉｐｏｌａｒ）トランジスタを用い、これとＥＳＤ保護素子２としてのダイオードを並列接続してＥＳＤ保護回路１２を構成してもよく、また、ＥＳＤ保護素子１としてｇｇＭＯＳトランジスタに代えて図６のサイリスタを用い、これとＥＳＤ保護素子２としてのダイオードを並列接続してＥＳＤ保護回路１３を構成してもよい。これらの場合に、上記式１および上記式２を満たすことにより、上記ｇｇＭＯＳトランジスタを用いた場合と同様の作用効果を得ることができる。これらの場合にも、バイポーラ（Ｂｉｐｏｌａｒ）トランジスタおよびサイリスタのそれぞれのスナップバック動作を用いている。
【００４４】
（実施形態２）
上記本実施形態１では、２素子の並列回路のうちのＥＳＤ保護素子１だけがスナップバック動作を行う場合について説明したが、本実施形態２では、２素子の並列回路のうちのＥＳＤ保護素子１、２共にスナップバック動作を行う場合について説明する。
【００４５】
図７は、本発明の実施形態２における半導体集積回路のＥＳＤ保護回路の構成例を示す回路図である。
【００４６】
図７において、本実施形態２の半導体集積回路のＥＳＤ保護回路１４は、電位端子とグランド電位間に、スナップバック動作を持つ第１のＥＳＤ保護素子１としてのｇｇＭＯＳトランジスタと、スナップバック動作を持つＥＳＤ保護素子１のスナップバック動作電圧Ｖｔ１に対して、低いスナップバック動作電圧Ｖｔ１’を持ち、かつ高い破壊電圧Ｖｔ２を持つ第３のＥＳＤ保護素子３としての別のｇｇＭＯＳトランジスタとが並列に接続されている。このＥＳＤ保護回路１４も、被保護素子１０に並列に接続されて被保護素子１０をＥＳＤ保護するものである。
【００４７】
ＥＳＤ保護素子３は、スナップバック動作を持つＥＳＤ保護素子１のスナップバック動作電圧Ｖｔ１に達した時点で、ラッチアップ（Ｌａｔｈｕｐ）耐性保障が可能な電流を流せる能力を持つＥＳＤ保護素子サイズに設定されている。
【００４８】
以下、ＥＳＤ保護素子１としてのｇｇＭＯＳトランジスタおよび、ＥＳＤ保護素子２としてのｇｇＭＯＳトランジスタを並列に用いた場合の動作について図８を用いて更に詳細に説明する。
【００４９】
電位端子とＧＮＤ電位間に、スナップバック動作を持つＥＳＤ保護素子１としてのｇｇＭＯＳトランジスタと、下式に示すようにＥＳＤ保護素子１のｇｇＭＯＳトランジスタのスナップバック動作電圧Ｖｔ１に対して、低いスナップバック動作電圧Ｖｔ１’を持ち、かつ高い破壊電圧Ｖｔ２を持つように設定されたＥＳＤ保護素子３としての別のｇｇＭＯＳトランジスタを並列に接続している。
Ｖｔ１’  ＜  Ｖｔ１  ＜  Ｖｔ２    ・・・・・・・・・  （式３）
Ｖｔ１’：ＥＳＤ保護素子３のスナップバック動作電圧
Ｖｔ１：ＥＳＤ保護素子１のスナップバック動作電圧
Ｖｔ２：ＥＳＤ保護素子３の破壊電圧
この場合、ＥＳＤ保護素子３としてのｇｇＭＯＳトランジスタは、下式に示すようにＥＳＤ保護素子１としてのｇｇＭＯＳトランジスタのスナップバック動作電圧Ｖｔ１に達した時点で、Ｌａｔｈｕｐ耐性保障が可能な電流を流せる能力を持つ保護素子サイズに設定されている。
【００５０】
Ｉｌａｔｃｈ  ＜  Ｉｓｕｒｇｅ２＋Ｉｓｕｒｇｅ１    ・・・・・・・（式４）
Ｉｌａｔｃｈ  ：Ｌａｔｈｕｐ耐性保障電流
Ｉｓｕｒｇｅ２：ＥＳＤ保護素子１の印加電圧がＶｔ１に達した時点で、ＥＳＤ保護素子３に流れる電流
Ｉｓｕｒｇｅ１：ＥＳＤ保護素子１の印加電圧がＶｔ１に達した時点で、ＥＳＤ保護素子１に流れる電流
このような特性を持つＥＳＤ保護素子１，２を組み合わせることにより、回路内に侵入したサージ電流は、始めにＥＳＤ保護素子３としてのｇｇＭＯＳトランジスタに流れ込む。このＥＳＤ保護素子３としてのｇｇＭＯＳトランジスタがラッチアップ（Ｌａｔｃｈｕｐ）のトリガー電流（Ｍａｘ２００ｍＡ程度）によって生じるＥＳＤ保護素子１としてのｇｇＭＯＳトランジスタのスナップバック動作を抑制する。
【００５１】
ラッチアップ（Ｌａｔｃｈｕｐ）のトリガー電流以上の数アンペア程度のサージ電流については、ＥＳＤ保護素子３としてのｇｇＭＯＳトランジスタに流れ込み始め、ＥＳＤ保護素子３としてのｇｇＭＯＳトランジスタの破壊電圧Ｖｔ２に達する前に、ＥＳＤ保護素子１としてのｇｇＭＯＳトランジスタがスナップバック動作電圧Ｖｔ１に達した時点でスナップバック動作し、サージ電流経路がＥＳＤ保護素子３としてのｇｇＭＯＳトランジスタからＥＳＤ保護素子１としてのｇｇＭＯＳトランジスタへ切り替えて２段のスナップバック動作を行う。このように、二つの素子を組み合わせて、ＥＳＤ保護素子３のｇｇＭＯＳトランジスタにおけるラッチアップの保護を行い、このＥＳＤ保護素子１のｇｇＭＯＳトランジスタによって被保護素子１０のＥＳＤ保護を行って、最適な保護素子の動作を実現することができる。
【００５２】
以上により、ＥＳＤ保護素子１がスナップバック動作を生じるために必要となるサージ電流値を自由に制御できるため、ラッチアップ（Ｌａｔｃｈｕｐ）動作が生じる電流値以上のサージ電流でスナップバック動作をさせることができる。これによって、高いラッチアップ（Ｌａｔｃｈｕｐ）耐性を確保できるため、電源電圧以上の維持電圧Ｖｈを確保する制限を無視することができる。また、低インピーダンスのスナップバック動作を持つＥＳＤ保護素子１を使用できるため、ＥＳＤ耐性が強くでき、ＥＳＤ保護素子サイズの縮小、コスト低減が可能である。
【００５３】
なお、本実施形態２では、ＥＳＤ保護素子１としてのｇｇＭＯＳトランジスタと、ＥＳＤ保護素子３としての別のｇｇＭＯＳトランジスタとを並列接続してＥＳＤ保護回路１４を構成する場合について説明したが、これに限らず、ＥＳＤ保護素子１としてｇｇＭＯＳトランジスタに代えて図９のバイポーラ（Ｂｉｐｏｌａｒ）トランジスタを用い、これとＥＳＤ保護素子３としてのｇｇＭＯＳトランジスタを並列接続してＥＳＤ保護回路１５を構成してもよく、また、ＥＳＤ保護素子１としてのｇｇＭＯＳトランジスタに代えて図１０のＥＳＤ保護素子１としてサイリスタを用い、これとＥＳＤ保護素子３としてのｇｇＭＯＳトランジスタを並列接続してＥＳＤ保護回路１６を構成してもよい。これらの場合に、上記式３および上記式４を満たすことにより、ＥＳＤ保護素子１としてのｇｇＭＯＳトランジスタを用いた場合と同様の作用効果を得ることができる。これらの場合、バイポーラ（Ｂｉｐｏｌａｒ）トランジスタおよびサイリスタのそれぞれのスナップバック動作を用いている。
【００５４】
なお、本実施形態２では、図７に示すように、ＥＳＤ保護素子１としてのｇｇＭＯＳトランジスタと、ＥＳＤ保護素子３としての別のｇｇＭＯＳトランジスタとを並列接続してＥＳＤ保護回路１４を構成する場合について説明したが、これに限らず、図１１に示すように、ＥＳＤ保護素子１としてのｇｇＭＯＳトランジスタと、ＥＳＤ保護素子３としてのバイポーラ（Ｂｉｐｏｌａｒ）トランジスタとを並列接続してＥＳＤ保護回路１７を構成してもよい。
【００５５】
以下、ＥＳＤ保護素子１としてのｇｇＭＯＳトランジスタおよび、ＥＳＤ保護素子３としてのバイポーラ（Ｂｉｐｏｌａｒ）トランジスタとを並列に用いた場合の動作について図１１を用いて更に詳細に説明する。
図１１に示すように、電位端子とグランド（ＧＮＤ）電位間に、スナップバック動作を持つＥＳＤ保護素子１としてのｇｇＭＯＳトランジスタと、下式に示すようにＥＳＤ保護素子１としてのｇｇＭＯＳトランジスタのスナップバック動作電圧Ｖｔ１に対して、低いスナップバック動作電圧Ｖｔ１’を持ち、かつ高い破壊電圧Ｖｔ２を持つよう設計されたＥＳＤ保護素子３としてのバイポーラ（Ｂｉｐｏｌａｒ）トランジスタとを並列に接続している。
【００５６】
Ｖｔ１’  ＜  Ｖｔ１  ＜  Ｖｔ２            ・・・・・・・・・  （式５）
Ｖｔ１’：ＥＳＤ保護素子３のスナップバック動作電圧
Ｖｔ１：ＥＳＤ保護素子１のスナップバック動作電圧
Ｖｔ２：ＥＳＤ保護素子３の破壊電圧
この場合、ＥＳＤ保護素子３としてのバイポーラ（Ｂｉｐｏｌａｒ）トランジスタは、下式に示すようにＥＳＤ保護素子１としてのｇｇＭＯＳトランジスタのスナップバック動作電圧Ｖｔ１に達した時点で、Ｌａｔｈｕｐ耐性保障が可能な電流を流せる能力を持つ保護素子サイズに設計されている。
【００５７】
Ｉｌａｔｃｈ  ＜  Ｉｓｕｒｇｅ２＋Ｉｓｕｒｇｅ１    ・・・・・・  （式６）
Ｉｌａｔｃｈ  ：Ｌａｔｈｕｐ耐性保障電流
Ｉｓｕｒｇｅ２：ＥＳＤ保護素子１の印加電圧がＶｔ１に達した時点で、ＥＳＤ保護素子３に流れる電流
Ｉｓｕｒｇｅ１：ＥＳＤ保護素子１の印加電圧がＶｔ１に達した時点で、ＥＳＤ保護素子１に流れる電流
上記特性を持つＥＳＤ保護素子を組み合わせることにより、回路内に侵入したサージ電流は、始めにＥＳＤ保護素子３バイポーラ（Ｂｉｐｏｌａｒ）トランジスタに流れ込む。このＥＳＤ保護素子３としてのバイポーラ（Ｂｉｐｏｌａｒ）トランジスタがラッチアップ（Ｌａｔｃｈｕｐ）のトリガー電流（Ｍａｘ２００ｍＡ程度）によって生じるＥＳＤ保護素子１としてのｇｇＭＯＳトランジスタのスナップバック動作を抑制することになる。
このラッチアップ（Ｌａｔｃｈｕｐ）のトリガー電流以上の数アンペア程度のサージ電流については、ＥＳＤ保護素子３としてのバイポーラ（Ｂｉｐｏｌａｒ）トランジスタに流れ込み始め、ＥＳＤ保護素子３としてのバイポーラ（Ｂｉｐｏｌａｒ）トランジスタの破壊電圧Ｖｔ２に達する前に、ＥＳＤ保護素子１としてのｇｇＭＯＳトランジスタがスナップバック動作電圧Ｖｔ１に達した時点でスナップバック動作し、サージ電流経路がＥＳＤ保護素子３としてのバイポーラ（Ｂｉｐｏｌａｒ）トランジスタからＥＳＤ保護素子１  としてのｇｇＭＯＳトランジスタへ切り替わる。二つの素子を組み合わせて、ＥＳＤ保護素子３のバイポーラ（Ｂｉｐｏｌａｒ）トランジスタにおけるラッチアップの保護を行い、このＥＳＤ保護素子１のｇｇＭＯＳトランジスタによって被保護素子１０のＥＳＤ保護を行って、最適な保護素子の動作を実現することができる。
【００５８】
なお、上記実施形態２の変形例では、図１１に示すように、ＥＳＤ保護素子１としてのｇｇＭＯＳトランジスタと、ＥＳＤ保護素子３としてのバイポーラ（Ｂｉｐｏｌａｒ）トランジスタとを並列接続してＥＳＤ保護回路１７を構成する場合について説明したが、これに限らず、ＥＳＤ保護素子１としてｇｇＭＯＳトランジスタに代えて図１２のバイポーラ（Ｂｉｐｏｌａｒ）トランジスタを用い、これとＥＳＤ保護素子３としてのバイポーラ（Ｂｉｐｏｌａｒ）トランジスタを並列接続してＥＳＤ保護回路１８を構成してもよく、また、ＥＳＤ保護素子１としてのｇｇＭＯＳトランジスタに代えて図１３のＥＳＤ保護素子１としてサイリスタを用い、これとＥＳＤ保護素子３としてのバイポーラ（Ｂｉｐｏｌａｒ）トランジスタを並列接続してＥＳＤ保護回路１９を構成してもよい。これらの場合に、上記式５および上記式６を満たすことにより、ＥＳＤ保護素子１としてのｇｇＭＯＳトランジスタを用いた場合と同様の作用効果を得ることができる。
【００５９】
したがって、上記実施形態１，２の半導体集積回路のＥＳＤ保護回路１１〜１９はそれぞれ、電源電圧以下の維持電圧Ｖｈでも、良好なＥＳＤ保護を行うことができて、半導体集積回路のＥＳＤ保護耐性およびラッチアップ（Ｌａｔｃｈｕｐ）耐性改善に有効な技術である。
【００６０】
以上のように、本発明の好ましい実施形態１、２を用いて本発明を例示してきたが、本発明は、この実施形態１、２に限定して解釈されるべきものではない。本発明は、特許請求の範囲によってのみその範囲が解釈されるべきであることが理解される。当業者は、本発明の具体的な好ましい実施形態１、２の記載から、本発明の記載および技術常識に基づいて等価な範囲を実施することができることが理解される。本明細書において引用した特許、特許出願および文献は、その内容自体が具体的に本明細書に記載されているのと同様にその内容が本明細書に対する参考として援用されるべきであることが理解される。
【産業上の利用可能性】
【００６１】
本発明は、被保護素子に対してＥＳＤ保護を行う半導体集積回路のＥＳＤ保護素子およびそのＥＳＤ保護回路の分野において、第１ＥＳＤ保護素子がスナップバック動作を生じるために必要となるサージ電流値を自由に制御できるため、ラッチアップ（Ｌａｔｃｈｕｐ）動作が生じる電流値以上のサージ電流でスナップバック動作をさせることができる。これによって、高いラッチアップ（Ｌａｔｃｈｕｐ）耐性を確保できるため、従来の電源電圧以上の維持電圧Ｖｈを確保する制限を無視することができる。また、低インピーダンスのスナップバック動作を持つ第１ＥＳＤ保護素子を使用できるため、ＥＳＤ耐性が強くでき、ＥＳＤ保護素子サイズの縮小、コスト低減を図ることができる。したがって、電源電圧以下の維持電圧Ｖｈでも、良好なＥＳＤ保護を行うことができる。
【符号の説明】
【００６２】
１  スナップバック動作を持つＥＳＤ保護素子（第１ＥＳＤ保護素子）
２  ＥＳＤ保護素子（第２ＥＳＤ保護素子）
３  スナップバック動作を持つＥＳＤ保護素子（第３ＥＳＤ保護素子）
１０  被保護素子
１１〜１９  ＥＳＤ保護回路（ＥＳＤ保護素子）
Ｖｔ１  ＥＳＤ保護素子１のスナップバック動作電圧
Ｖｒ  ＥＳＤ保護素子２のブレークダウン電圧
Ｖｔ２  ＥＳＤ保護素子２または３の破壊電圧
Ｖｔ１’  ＥＳＤ保護素子３のスナップバック動作電圧
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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