(57)【要約】【課題】  ダイシングラインの寸法を縮小された半導体装置およびその製造方法を提供する。【解決手段】  半導体装置は、複数のチップ領域２を有する半導体基板１を含む。絶縁膜１１、１３、１５は、半導体基板を覆う。半導体基板上および層間膜中に設けられた電子素子４および配線５、６を含んだ電気回路は、チップ領域内に、チップ領域ごとに相互に電気的に独立して設けられる。導電性の境界パターン１２は、複数のチップ領域の相互間の境界領域３中の層間膜中に形成され、チップ領域を囲み、電子素子から電気的に独立しかつ間に間隔を有する。【選択図】      図１
2012069608.tif 000002
【特許請求の範囲】
【請求項１】
複数のチップ領域を有する半導体基板と、
前記半導体基板を覆う絶縁膜と、
前記チップ領域内に、前記チップ領域ごとに相互に電気的に独立して設けられ、前記半導体基板上および前記絶縁膜中に設けられた電子素子および配線を含んだ電気回路と、
複数の前記チップ領域の相互間の境界領域中の前記絶縁膜中に形成され、前記チップ領域を囲み、前記電子素子から電気的に独立し、間に間隔を有する導電性の境界パターンと、
を具備することを特徴とする半導体装置。
【請求項２】
請求項１の半導体装置において、
前記境界パターンが、前記電気回路を構成する配線を構成する、前記絶縁膜内の導電膜のパターンから構成されることを特徴とする、半導体装置。
【請求項３】
請求項１の半導体装置において、
前記絶縁膜が、前記間隔を含みかつ前記絶縁膜の上面から前記半導体基板まで達する溝を有し、
前記絶縁膜中の前記境界パターンの上方に形成され、前記チップ領域を囲み、前記電子素子から電気的に独立し、間に間隔を有する導電性の第２境界パターンをさらに具備する、
ことを特徴とする、半導体装置。
【請求項４】
半導体基板上のチップ領域内に電子素子を形成する工程と、
前記半導体基板の上方に形成された導電膜をパターニングすることにより、前記電子素子と電気的に接続された配線と、電気的に独立しかつ前記チップ領域を囲む境界パターンと、を形成するとともに、前記境界パターと前記チップ領域に隣接するチップ領域を囲む別の境界パターンとの間に溝を形成する工程と、
前記配線および前記境界パターンを、前記溝の全部が埋まらないように、絶縁膜で覆う工程と、
を具備することを特徴とする半導体装置の製造方法。
【請求項５】
請求項４の半導体装置の製造方法において、
前記絶縁膜で覆う工程後、前記層化膜内に前記溝の上方において前記絶縁膜の上面からエッチングすることにより、前記溝を含みかつ前記絶縁膜の上面から前記半導体基板に達する第２の溝を形成する工程をさらに具備することを特徴とする、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置および半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体チップを製造するのに、１つの基板上に共通の工程を経て複数の半導体チップが形成され、これらのチップが相互に切り分けられる。切り分けは、ダイシングなどと呼ばれる。チップ相互の間には、境界領域が設けられ、この境界領域はダイシングライン、ダイシング領域などと呼ばれる。ダイシングライン中には、通常、素子は形成されていない。ダイシングは、例えばまずダイシングラインにレーザーを照射し、ダイシングライン中の基板にダメージを与える。レーザーの照射位置を合わせるための目印として、基板上にはターゲットパターンが形成されている。レーザーの照射によるダメージによって、ダイシングライン中の基板の機械的強度が低下する。次いで、基板に機械的応力を与えることにより、レーザー・カット・ダメージを起点として基板に亀裂を生じさせ、これによってチップ同士を分離する。
【０００３】
１つの基板からより多くのチップを製造するために、ダイシングラインの寸法が小さくなってきている。このため、ダイシングの制御が困難になっている。しかし、一層多くのチップを製造するために、ダイシングラインの寸法をさらに減少させることが望まれている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００９−０８１４２８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ダイシングラインの寸法を縮小された半導体装置およびその製造方法を提供しようとするものである。
【課題を解決するための手段】
【０００６】
実施形態の一態様による半導体装置は、半導体装置は、複数のチップ領域を有する半導体基板を含む。絶縁膜は、前記半導体基板を覆う。前記半導体基板上および前記絶縁膜中に設けられた電子素子および配線を含んだ電気回路は、チップ領域内に、前記チップ領域ごとに相互に電気的に独立して設けられる。導電性の境界パターンは、複数の前記チップ領域の相互間の境界領域中の前記絶縁膜中に形成され、前記チップ領域を囲み、前記電子素子から電気的に独立し、間に間隔を有する。
【図面の簡単な説明】
【０００７】
【図１】第１実施形態の半導体装置のレーザー・カット前の断面図。
【図２】第１実施形態の半導体装置の製造方法の一工程を示す断面図。
【図３】図２に続く工程を示す断面図。
【図４】図３に続く工程を示す断面図。
【図５】図４に続く工程を示す断面図。
【図６】図５に続く工程を示す断面図。
【図７】図６に続く工程を示す断面図。
【図８】レーザー・カット工程を示す図。
【図９】ブレーキング工程を示す図。
【図１０】第２実施形態の半導体装置のレーザー・カット前の断面図。
【図１１】第２実施形態の半導体装置の製造方法の一工程を示す断面図。
【図１２】図１１に続く工程を示す断面図。
【図１３】図１２に続く工程を示す断面図。
【図１４】第３実施形態の半導体装置のレーザー・カット前の断面図。
【図１５】第３実施形態の半導体装置の製造方法の一工程を示す断面図。
【図１６】図１５に続く工程を示す断面図。
【図１７】図１６に続く工程を示す断面図。
【図１８】図１７に続く工程を示す断面図。
【図１９】図１８に続く工程を示す断面図。
【図２０】第４実施形態の半導体装置の製造方法の一工程を示す断面図。
【図２１】図２０に続く工程を示す断面図。
【図２２】第５実施形態の半導体装置の製造方法の一工程を示す断面図。
【図２３】図２２に続く工程を示す断面図。
【図２４】従来のレーザー・ダイシングを示す断面図。
【発明を実施するための形態】
【０００８】
以下に実施形態について図面を参照して説明する。なお、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付し、重複説明は必要な場合にのみ行う。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断されるべきである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。
【０００９】
（第１実施形態）
図１〜図９は、第１実施形態の半導体装置の製造方法の一工程を示している。図１は、レーザー・カット工程前の半導体装置の断面図である。図１（ａ）は、半導体基板の平面図であり、図１（ｂ）は、図１（ａ）のＩＢ−ＩＢ線に沿った断面図である。図１（ａ）および図１（ｂ）の構造を形成するための工程については、後に詳述する。
【００１０】
図１（ａ）および図１（ｂ）に示されているように、例えばシリコンからなる基板１に、複数のチップ領域２が形成されている。各チップ領域２は、ダイシングライン３により周囲を囲まれており、チップ領域２は、相互にダイシングライン３によって分離されている。チップ領域２中には、電気的素子が設けられている。具体的には、例えば、基板１の表面上および表面近傍の領域内には、複数のトランジスタ４が設けられている。また、チップ領域２内の基板１の上方には、複数の導電性の配線５および導電性の複数のコンタクト・プラグ６が設けられている。図では、１つのトランジスタ４、プラグ６のみが図示されている。トランジスタ４、配線５、プラグ６は、所定の回路を実現するように、様々な形で相互に接続されている。例えば、チップ領域２内に形成される回路は、固体撮像素子である。
【００１１】
基板１の上面は、絶縁材料からなる層間膜１１により覆われている。層間膜１１の具体的な材料は当業者にとって既知である。配線５は層間膜１１上に位置しており、プラグ６は、層間膜１１を貫いて配線５とトランジスタ４のソース／ドレイン領域を電気的に接続する。
【００１２】
ダイシングライン３中の層間膜１１上には、境界パターン１２が設けられている。境界パターン１２は、配線５と同じ膜からなり、配線５と同じ工程においてパターニングされる。したがって、境界パターン１２は、配線５と同じ高さを有する。境界パターン１２の平面形状（基板１の表面に沿った形状）は、ダイシングライン３の両端に沿って延びている。境界パターン１２は、何らの電気信号の伝達には寄与せず、したがって、信号を伝達するための何らの要素から電気的に独立している。
【００１３】
層間膜１１の上面は、絶縁材料からなる層間膜１３により覆われている。層間膜１３の具体的な材料は当業者にとって既知である。ダイシングライン３の両端に沿って延びている１対の境界パターン１２の間には、層間膜１３は埋め込まれておらず、空洞となっている。したがって、図１（ａ）に示されているように、１つの境界パターン１２が、１つのチップ領域２の周囲を囲み、ダイシングライン３中の境界パターン１２同士の間にスリット１４が形成されている。
【００１４】
層間膜１３上の全面は、絶縁材料からなるパッシベーション膜１５により覆われている。パッシベーション膜１５の具体的な材料は当業者にとって既知である。パッシベーション膜１５中には、導電材料からなるパッド１６が形成されている。パッシベーション膜１５は、パッド１６に達する開口を有する。層間膜１３内にはプラグ１７が設けられている。プラグ１７は、パッド１６と配線５とを接続する。
【００１５】
次に、図１（ａ）および図１（ｂ）の構造を形成するための工程について説明する。図２〜図７は、第１実施形態の半導体装置の製造方法の一工程を示す断面図である。図２〜図７は、境界パターン１２を中心に示している。
【００１６】
図２に示されているように、基板１上に、イオン注入、膜の堆積、リソグラフィおよびエッチングによる膜のパターニングを通じて、トランジスタ４（図示せず）が形成さる。次に、基板１が層間膜１１で覆われる。次に、リソグラフィおよびエッチングによる膜のパターニングを通じて、プラグ６のためのコンタクトホールが形成される。次に、コンタクトホールが導電材料で埋め込まれる。次に、層間膜１１上に導電材料が堆積される。導電材料は、配線５および境界パターン１２へと加工される材料である。次に、導電材料上にマスク（図示せず）。マスクは、配線５および境界パターン１２の形成予定領域の上方を覆い、その他領域において開口を有する。次に、導電材料が、マスクを介したエッチングにより、導電膜がパターニングされる。導電材料は、ダイシングライン３中では、各ダイシングライン３についてダイシングライン３の両端に沿った１対の境界パターン１２へとパターニングされる。１対の境界パターン１２の間の領域は、スリット１４となる。導電材料は、また、チップ領域２中では所定の平面形状を有する配線５へとパターニングされる。
【００１７】
次に、図３に示されているように、ここまで形成された構造上の全面に層間膜１３が堆積される。この堆積によって、基板１の露出している部分は層間膜１３によって覆われ、境界パターン１２および配線５の上面も覆われる。また、スリット１４の一部と、スリット１４の開口は層間膜１３により塞がれる。スリット１４は、一部埋め込まれたとしても、完全に埋め込まれていなければ、実施形態の目的は達成され、後述の利点を得られる。
【００１８】
次に、図４に示されているように、層間膜１３上にマスク２１が形成される。マスク２１は、チップ領域２内のプラグ１７の形成予定位置の上方において開口を有する。
【００１９】
次に、図５に示されているように、マスク２１を介したエッチングにより、層間膜１３がパターニングされる。この結果、層間膜１３中のプラグ１７の形成予定位置に配線５に達するビアが形成される。
【００２０】
次に、図６に示されているように、ここまで形成された構造上の全面に導電膜が堆積される。この際、プラグ１７用のビアは導電膜により埋め込まれてプラグ１７が形成される。次いで、この導電膜が、リソグラフィおよびエッチングによりパッド１６の形状へとパターニングされる。次に、ここまで形成された構造上の全面にパッシベーション膜１５が堆積される。
【００２１】
次に、図７に示されているように、パッシベーション膜１５上にマスク２２が形成される。マスク２２は、パッド１６の上方において開口を有する。次に、マスク２２を介したエッチングによってパッシベーション膜１５がパターニングされて、パッド１６が露出する。こうして、レーザー・カット前の構造が形成される。
【００２２】
次に、図８（ａ）および図８（ｂ）に示されているように、基板１に対してレーザーが照射される。図８（ａ）および図８（ｂ）は、第１実施形態に係る半導体装置に対するレーザー・カット工程を示しており、図８（ａ）は、基板の平面図であり、図８（ｂ）は、図８（ａ）のＶＩＩＩＢ−ＶＩＩＩＢ線に沿った断面図である。レーザーは、ダイシングライン３に沿って走査される。また、レーザーは、幾つかの異なる深さを標的として、数回にわたって照射される。例えば、まず、基板１の最も深い位置において走査され、最初の位置よりも浅い位置において走査され、さらにより浅い位置において走査される。この結果、この結果、図８（ｂ）に示されているように、基板１中のダイシングライン３中にレーザー・カット・ダメージ３１が形成される。深さの異なるレーザー・カット・ダメージ３１同士は離れている。レーザーの照射の際、スリット３とスリット３を挟む１対の境界パターン１２がダイシングライン３を認識するための目印として機能する。
【００２３】
次に、図９（ａ）および図９（ｂ）に示されているように、ブレーキング工程が行なわれる。図９（ａ）および図９（ｂ）は、第１実施形態に係る半導体装置に対するブレーキング工程を示しており、図９（ａ）は、基板の平面図であり、図９（ｂ）は、図９（ａ）のＩＸＢ−ＩＸＢ線に沿った断面図である。基板１に対して機械的応力を加えることにより、ブレーキングが行なわれる。基板１中では、従来と同様に、強度の落ちたレーザー・カット・ダメージ３１を起点として亀裂が広がる。この亀裂は、レーザー・カット・ダメージ３１同士を繋ぎ、基板１中においてチップ領域２同士を分断する。また、層間膜１３中では、亀裂は、スリット１４を起点として広がる。このように、スリット１４の補助により、層間膜１３中でもブレーキング軌道はダイシングライン３と一致する。一方、パッシベーション膜１５中にはスリットは設けられていないので、パッシベーション膜１５中では、ブレーキング軌道はダイシングライン３と必ずしも一致しないかも知れない。しかしながら、層間膜１３に正しい位置に形成された亀裂を起点としてパッシベーション膜１５中に亀裂が形成されるので、パッシベーション膜１５中の亀裂は従来の方法による形成と比べて、ダイシングライン３からのずれはそれほど大きくない。ブレーキング軌道のずれによる破損の影響がより大きい電気的要素を含んだ層間膜１３中で正しい位置でブレーキング軌道を形成できる利点は大きい。
【００２４】
以上述べたように、第１実施形態によれば、層間膜１３中のダイシングライン３中に、間にスリット１４を形成する１対の境界パターン１２が形成される。層間膜１３中ではスリット１４が起点となってブレーキングされるため、層間膜１３中のブレーキング軌道はダイシングライン１３に沿って形成される。すなわち、レーザーを用いたダイシングであっても、少なくとも基板１から層間膜１３にかけて、所望の位置でチップを切り分けることができる。層間膜中でブレーキング軌道がチップ領域２に侵入することが回避されるので、このような侵入の発生に備えてダイシングラインの幅に余裕を持たせる必要はない。したがって、ダイシングライン３の幅を小さくできる。
【００２５】
また、境界パターン１２を用いてダイシング時の位置合わせを行なえる。境界パターン１２は、顕微鏡等を用いて視認できるため、境界パターン１２を用いて大まかな位置合わせを行なうことができる。よって、ダイシングに要する時間を短縮できる。
【００２６】
また、レーザー・カット・ダメージを用いる場合よりもチップをブレーキングしやすいので、レーザーの照射回数を減らすことが可能な場合がある。照射回数が減ることによって、製造コストの減少を期待できる。さらに、チップ中の素子にレーザーによってダメージが生じるリスクを減少できる。特に、半導体装置が固体撮像装置の場合、固体撮像装置を構成する繊細な素子に対するダメージが回避できることは利点である。
【００２７】
（第２実施形態）
第２実施形態では、パッシベーション膜１５中にも境界パターンおよびスリットが設けられる。
【００２８】
図１０は、第２実施形態の半導体装置のレーザー・カット前の断面図である。図１０に示されているように、パッシベーション膜１５中のダイシングライン３中に境界パターン４１が設けられている。境界パターン４１は、パッド１６と同じ膜からなり、パッド１６と同じ工程においてパターニングされる。したがって、境界パターン４１は、パッド１６と同じ高さを有し、パッシベーション膜１５の上面までは達していない。境界パターン４１の平面形状は、ダイシングライン３の両端に沿って延びている。また、境界パターン４１は、境界パターン１２の上方に位置する。境界パターン１２と同じく、１つの境界パターン４１は、１つのチップ領域２の周囲を囲み、ダイシングライン３中の境界パターン４１同士の間にスリット４２が形成されている。スリット４２は、スリット１４の上方に位置する。境界パターン４１は、何らの電気信号の伝達には寄与せず、したがって、信号を伝達するための何らの要素から電気的に独立している。
【００２９】
製造工程については、図５の層間膜１３内にプラグ１７用のビア穴が形成されるまでの工程は、第１実施形態と同じである。図１１〜図１３は、第２実施形態の半導体装置の製造方法の一工程を示す断面図である。図５の工程後、ここまで形成された構造上の全面に導電膜が堆積される。この際、プラグ１７用のビアは導電膜により埋め込まれてプラグ１７が形成される。次いで、この導電膜上にマスクが形成される。マスクは、パッド１６の形成予定領域および境界パターン４１の形成予定領域の上方を覆う。
【００３０】
次に、図１１に示されているように、マスクを介したエッチングにより、導電膜は、パッド１６および境界パターン４１へとパターニングされる。
【００３１】
次に、図１２に示されているように、ここまで形成された構造上の全面にパッシベーション膜１５が堆積される。この堆積によって、境界パターン４１の一部と、スリット４２の開口はパッシベーション膜１５により塞がれる。境界パターン４１は、一部埋め込まれたとしても、完全に埋め込まれていなければ、実施形態の目的は達成され、後述の利点を得られる。
【００３２】
次に、図１３に示されているように、パッシベーション膜１５上にマスク２２が形成される。マスク２２は、パッド１６の上方において開口を有する。次ぎに、マスク２２を介したエッチングにより、パッシベーション膜１５がパターニングされて、パッド１６が露出する。こうして、レーザー・カット前の構造が形成される。
【００３３】
レーザー・カットの工程は、第１実施形態と同様である。ただし、第１実施形態と異なり、パッシベーション膜１５中では、スリット４２が起点となってブレーキングされる。ここまでの説明で触れていない点については、全て、第１実施形態と同じである。
【００３４】
以上述べたように、第２実施形態によれば、第１実施形態と同じく、層間膜１３中のダイシングライン３内に、間にスリット１４を形成する１対の境界パターン１２が形成される。このため、第１実施形態と同じ利点を得られる。さらに、第２実施形態では、パッシベーション膜１５中でもダイシングライン３内に、間にスリット４２を形成する１対の境界パターン４１が形成される。パッシベーション膜１５中ではスリット４２が起点となってブレーキングされるため、層間膜１３に加えて、パッシベーション膜１５中のブレーキング軌道もダイシングライン３に沿って形成される。したがって、基板１からパッシベーション膜１５にかけて、より高い精度でブレーキングを行なえる。
【００３５】
（第３実施形態）
第３実施形態では、層間膜１３およびパッシベーション膜１５を貫通するスリットが形成される。
【００３６】
図１４は、第３実施形態の半導体装置のレーザー・カット前の断面図である。図１４に示されているように、層間膜１３中のスリット１４の上方にスリット５１が形成されている。スリット５１は、スリット１４とスリット４２に沿って延びる平面形状を有し、断面構造においてはスリット１４とスリット４２とを接続する。
【００３７】
パッシベーション膜１５中のスリッ４２の上方にスリット５２が形成されている。スリット５２は、スリット４２に沿って延びる平面形状を有し、断面構造においてはパッシベーション膜１５の表面からスリット４２に達する。したがって、スリット１２、４２、５１、５２によって、パッシベーション膜４１の表面から基板１の表面まで貫通するスリットが形成される。
【００３８】
製造工程については、第２実施形態の製造工程に類似する。図１５〜図１９は、第３実施形態の半導体装置の製造方法の一工程を示す断面図である。図３までの工程は、第１実施形態と同じである。次に、図１５に示されているように、層間膜１３上にマスク５３が形成される。マスク５３は、プラグ１７の形成予定領域の上方およびスリット１４の形成予定領域の上方において開口を有する。
【００３９】
次に、図１６に示されているように、マスク５３を介したエッチングにより、層間膜１３がパターニングされる。この結果、層間膜１３中に、プラグ１７の形成予定位置に配線５に達するビアが形成されるとともにスリット５１が形成される。また、エッチングの際、スリット１４中の一部に埋め込むとともにスリット１４の開口を塞ぐ層間膜１３が除去される。
【００４０】
次に、図１７に示されているように、ここまで形成された構造上の全面に導電膜が堆積される。この際、プラグ１７用のビアは導電膜により埋め込まれてプラグ１７が形成される。次いで、この導電膜上にマスクが形成される。マスクは、パッド１６の形成予定領域を覆う。また、マスクは、境界パターン４１の上方を覆う。このマスクを介したエッチングにより、導電膜は、パッド１６および境界パターン４１へとパターニングされる。
【００４１】
次に、図１８に示されているように、ここまで形成された構造上の全面にパッシベーション膜１５が堆積される。１対の境界パターン４１相互間の領域の上方はパッシベーション膜１５により塞がれる。
【００４２】
次に、図１９に示されているように、パッシベーション膜１５上にマスク５４が形成される。マスク５４は、パッド１６の上方およびスリット５２の形成予定領域の上方において開口を有する。次いで、マスク５４を介したエッチングによって、パッシベーション膜１５がパターニングされるとともにスリット５２が形成される。また、エッチングの際、スリット４２中の一部に埋め込むとともにスリット４２の開口を塞ぐ層間膜パッシベーション１５が除去される。こうして、レーザー・カット前の構造が形成される。
【００４３】
レーザー・カットの工程は、第１実施形態と同様である。ただし、ブレーキングの時点で、層間膜１３およびパッシベーション膜１５は、各チップ領域２へと既に分離されている。したがって、ブレーキングの対象となるのは、基板１のみである。ここまでの説明で触れていない点については、全て、第１、第２実施形態と同じである。
【００４４】
以上述べたように、第３実施形態によれば、第１実施形態と同じく、層間膜１３中のダイシングライン３内に、間にスリット１４を形成する１対の境界パターン１２が形成される。また、第２実施形態と同じく、パッシベーション膜１５中でもダイシングライン３内に、間にスリット４２を形成する１対の境界パターン４１が形成される。このため、第１、第２実施形態と同じ利点を得られる。さらに、第３実施形態では、スリット５１、５２によって、層間膜１３およびパッシベーション膜１５を貫通するスリットが形成される。このため、ブレーキングの時点で層間膜１３およびパッシベーション膜１５は、各チップ領域２へと既に分離されている。したがって、層間膜１３およびパッシベーション膜１５中のダイシング軌道がチップ領域２に侵入することが回避される。したがって、基板１からパッシベーション膜１５にかけて、一層高い精度でブレーキングを行なえる。
【００４５】
（第４実施形態）
第４実施形態は、第１〜第３実施形態に付加して実行され、基板表面にダイシングラインに沿って溝が形成される。
【００４６】
図２０、図２１は、第４実施形態の半導体装置の製造方法の一部を示す断面図である。図２０に示されているように、第１実施形態の図２についての記述と同様に、トランジスタ（図示せず）が形成される。次に、基板１の上面が層間膜１１により覆われる。次に、層間膜１１上に、マスク６１が形成される。マスク６１は、チップ領域２中のプラグ６の形成予定位置の上方およびダイシングラインの上方に開口を有する。
【００４７】
次に、図２１に示されているように、マスク６１を介したエッチングによって、プラグ６用のコンタクトホールが形成されるとともに、ダイシングライン３中の基板１の表面に溝６２が形成される。溝６２は、最も浅いレーザー・カット・ダメージの形成予定位置より若干浅い深さに達し、平面形状がダイシングライン３に沿っている。
【００４８】
なお、溝６２は、基板１中に素子分離絶縁膜のためのトレンチを形成するエッチングで形成されてもよい。
【００４９】
これ以降の工程については、第１〜第３実施形態のうちの任意の製造工程が実行される。レーザー・カットおよびブレーキングも、第１実施形態に記載のように行なわれる。ただし、基板１のブレーキングは、レーザー・カット・ダメージのみならず溝６２もが起点となる。ここまでの説明で触れていない点については、全て、第１〜第３実施形態と同じである。
【００５０】
以上述べたように、第４実施形態によれば、ダイシングライン３中の基板１の表面に溝６２が形成される。溝６２は、レーザー・カット・ダメージ３１に加えて基板１のブレーキングの起点として機能する。このため、基板１をより良くダイシングライン３に沿ってブレーキングできる。よって、ダイシングライン３の余裕を設ける必要がなく、ダイシングライン３の幅を小さくできる。また、第４実施形態は、第１〜第３実施形態のいずれかと組み合わされる。このため、組み合わされた実施形態と同じ利点を得られる。
【００５１】
（第５実施形態）
第５実施形態は、第１〜第３実施形態に付加して実行され、ダイシングラインに沿って、基板１上の導電材料にスリットが形成される。
【００５２】
図２２、図２３は、第５実施形態に係る半導体装置の製造方法の一工程を示す断面図である。図２２に示されているように、基板１の上面に導電材料７１が堆積される。導電材料７１は、例えば導電性のポリシリコンからなり、ゲート電極となる材料である。次に、導電材料７１上にマスク７２が形成される。マスク７２は、ダイシングライン３の上方において開口を有するとともに、ゲート電極の形成予定領域の上方を覆う。
【００５３】
次に、図２３に示されているように、マスク７２を介したエッチングによって、ダイシングライン３上に導電材料７１中にスリット７３が形成されるとともにゲート電極が形成される。
【００５４】
これ以降の工程については、第１〜第４実施形態のうちの任意の製造工程が実行される。レーザー・カットおよびブレーキングも、第１実施形態に記載のように行なわれる。ここまでの説明で触れていない点については、全て、第１〜第３実施形態と同じである。
【００５５】
以上述べたように、第５実施形態によれば、第１〜第４実施形態のいずれかと組み合わされる。このため、組み合わされた実施形態と同じ利点を得られる。
【００５６】
図２４に示されているように、レーザー・カット後、基板１０１に機械的応力を加える際、層間膜１０４およびパッシベーション膜１０５では、ブレーキング軌道がダイシングラインに沿わないことがある。その理由は、層間膜１０４およびパッシベーション膜１０５には、レーザー・カット・ダメージは形成されず、レーザー・カット・ダメージによる補助無しで機械的応力のみによってブレーキングが行なわれるからである。層間膜１０４およびパッシベーション膜１０５中で、ブレーキング軌道１０７が所定の位置から外れることによって、層間膜１０４中の配線やプラグが欠落し、電気的接続が失われる。このようなブレーキング軌道１０７がチップ領域に侵入する不具合を回避するために、ダイシングラインの幅を大きくすることが考えられる。こうすることにより、大きくされた分が緩衝用の領域として機能し、ブレーキング軌道１０７が、チップ領域に侵入したとしても、電気的要素にまで影響が及ぶことが回避される。しかしながら、この手法は、ダイシングラインを細くするという要請に反する。そこで、ダイシングラインの幅に余裕を持たせる以外の対策が望まれている。
【００５７】
その他、各実施形態は、上記のものに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で、種々に変形することが可能である。さらに、上記実施形態には種々の段階が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の実施形態が抽出され得る。例えば、上記各実施形態に示される全構成要件から幾つかの構成要件が削除されても、この構成要件が削除された構成が実施形態として抽出され得る。
【符号の説明】
【００５８】
１…基板、２…チップ領域、３…ダイシングライン、４…トランジスタ、５…配線、６…プラグ、１１…層間膜、１２…境界パターン、１３…層間膜、１４…スリット、１５…パッシベーション膜、１６…パッド、１７…プラグ。
【図１】
2012069608.tif 000003
【図２】
2012069608.tif 000004
【図３】
2012069608.tif 000005
【図４】
2012069608.tif 000006
【図５】
2012069608.tif 000007
【図６】
2012069608.tif 000008
【図７】
2012069608.tif 000009
【図８】
2012069608.tif 000010
【図９】
2012069608.tif 000011
【図１０】
2012069608.tif 000012
【図１１】
2012069608.tif 000013
【図１２】
2012069608.tif 000014
【図１３】
2012069608.tif 000015
【図１４】
2012069608.tif 000016
【図１５】
2012069608.tif 000017
【図１６】
2012069608.tif 000018
【図１７】
2012069608.tif 000019
【図１８】
2012069608.tif 000020
【図１９】
2012069608.tif 000021
【図２０】
2012069608.tif 000022
【図２１】
2012069608.tif 000023
【図２２】
2012069608.tif 000024
【図２３】
2012069608.tif 000025
【図２４】
2012069608.tif 000026