(57)【要約】【課題】特に薄型のセラミック電子部品において、実装時において加わる応力により生じ得るクラックを抑制する。【解決手段】第１および第２の外部電極２３，２４は、セラミック素体２２の実装面側に向く主面２８上において、所定のギャップ領域を隔てて互いに対向するように配置されている。外部電極２３，２４は、下地層３５とこれを被覆するＣｕめっき層３６とを含む。下地層３５のギャップ領域側の端部位置におけるＣｕめっき層３６の厚みをｔ、下地層３５のギャップ領域側の端部からＣｕめっき層３６のギャップ領域側の端部までの距離をｄとしたとき、０．１≦ｔ／ｄ≦０．５とされる。このように、Ｃｕめっき層３６を伸ばすことにより、外部電極２３，２４の、主面２８上での先端部分への応力の集中を分散することが可能となり、実装時に生じ得るクラックを抑制することができる。【選択図】図５
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【特許請求の範囲】
【請求項１】
互いに対向する第１の主面および第２の主面と、互いに対向する第１の側面および第２の側面と、互いに対向する第１の端面および第２の端面とを有し、前記第２の主面が実装面側に向けられる、セラミック素体と、
前記セラミック素体における前記第１の端面側の位置であって、少なくとも前記第２の主面上に配置された、第１の外部電極と、
前記セラミック素体における前記第２の端面側の位置であって、少なくとも前記第２の主面上に配置された、第２の外部電極と
を備え、
前記第１の外部電極と前記第２の外部電極とは、前記第２の主面上において、所定のギャップ領域を隔てて互いに対向するように配置されており、
前記第１の外部電極および前記第２の外部電極は、下地層と、前記下地層を被覆する少なくとも１つの層からなるＣｕめっき層とを含み、
前記第１の外部電極および前記第２の外部電極において、前記下地層の前記ギャップ領域側の端部位置における前記Ｃｕめっき層の厚みをｔ、前記下地層の前記ギャップ領域側の端部から前記Ｃｕめっき層の前記ギャップ領域側の端部までの距離をｄとしたとき、
０．１≦ｔ／ｄ≦０．５である、
セラミック電子部品。
【請求項２】
前記第１および第２の外部電極において、前記Ｃｕめっき層の厚みは、前記下地層の厚みより厚い、請求項１に記載のセラミック電子部品。
【請求項３】
前記第１および第２の外部電極は、それぞれ、前記第１および第２の端面側から前記ギャップ領域側に向かうほど先細りの断面形状とされている、請求項１または２に記載のセラミック電子部品。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、セラミック電子部品に関するもので、特に、セラミック電子部品に備える外部電極構造に関するものである。
【背景技術】
【０００２】
近年、携帯電話機や携帯音楽プレイヤなどの電子機器の小型化や薄型化に伴い、電子機器に搭載されるセラミック電子部品の小型化や薄型化が急速に進んでいる。通常、セラミック電子部品は電子機器内部に搭載される配線基板上に実装されるが、セラミック電子部品の小型化や薄型化に伴って、セラミック電子部品自体の強度は低下する傾向にある。
【０００３】
たとえば、特開２００９−１４６７３２号公報（特許文献１）の図１に記載されるようなセラミック電子部品にあっては、特定の組成を有する導電性ペーストを用いて、外部電極の下地層を焼付けにより形成し、その上にめっき層を形成した構造を有するが、実装時に発生する応力がめっき層を含む外部電極の先端部分に集中しやすくなり、その部分を起点としてセラミック電子部品にクラックが生じる場合がある。以下、図１５を参照して、より具体的に説明する。
【０００４】
図１５は、従来のセラミック電子部品の一例としての積層セラミックコンデンサ１を図解的に示す断面図であり、実装時において加わる応力によって引き起こされる問題を説明するためのものである。
【０００５】
積層セラミックコンデンサ１に備えるセラミック素体２は、互いに対向する第１の主面３および第２の主面４を有し、第２の主面４が実装面側に向けられる。セラミック素体２の各端部には、外部電極５および６が形成されている。この積層セラミックコンデンサ１を配線基板（図示せず。）上に実装する際には、実装機の吸着ヘッド（図示せず。）により第１の主面３を吸着し、配線基板のランド上にマウントするが、図１５に示すように、第１の主面３にはマウント時の慣性による応力が加わり、力点７が形成される。そして、積層セラミックコンデンサ１の両端に形成された第１および第２の外部電極５および６と配線基板との接点が支点８および９となる。この結果、実装面における外部電極５および６の各々の主面４上への回り込み部の先端部分（点線で囲んだ部分）が作用点１０および１１となり、この部分を起点として、セラミック素体２の内部にクラックが生じやすくなる。
【０００６】
この現象は、セラミック素体２の主面３および４と実装面とが平行になる場合に生じやすく、中でも、積層セラミックコンデンサ１の高さ方向の寸法が薄くなるほど生じやすい。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００９−１４６７３２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
そこで、この発明の目的は、上述したような問題を解決し得るセラミック電子部品の外部電極構造を提供しようとすることである。
【課題を解決するための手段】
【０００９】
この発明は、互いに対向する第１の主面および第２の主面と、互いに対向する第１の側面および第２の側面と、互いに対向する第１の端面および第２の端面とを有し、第２の主面が実装面側に向けられる、セラミック素体と、セラミック素体における第１の端面側の位置であって、少なくとも第２の主面上に配置された、第１の外部電極と、セラミック素体における第２の端面側の位置であって、少なくとも第２の主面上に配置された、第２の外部電極とを備え、第１の外部電極と第２の外部電極とは、第２の主面上において、所定のギャップ領域を隔てて互いに対向するように配置されている、セラミック電子部品に向けられるものであって、上述した技術的課題を解決するため、次のような構成を備えることを特徴としている。
【００１０】
すなわち、第１の外部電極および第２の外部電極は、下地層と、下地層を被覆する少なくとも１つの層からなるＣｕめっき層とを含み、第１の外部電極および第２の外部電極において、下地層のギャップ領域側の端部位置におけるＣｕめっき層の厚みをｔ、下地層のギャップ領域側の端部からＣｕめっき層のギャップ領域側の端部までの距離をｄとしたとき、
０．１≦ｔ／ｄ≦０．５であることを特徴としている。
【００１１】
上記厚みｔおよび距離ｄの測定は、試料となるセラミック電子部品を、第１および第２の側面間を結ぶ方向の寸法が１／２となるまで、研磨機で側面と平行に研磨を実施し、その研磨断面に現れたＣｕめっき層における厚みｔ、距離ｄを測長機能付き顕微鏡等を用いて測定することができる。
【００１２】
好ましい実施態様では、第１および第２の外部電極において、Ｃｕめっき層の厚みは、下地層の厚みより厚い。
【００１３】
また、第１および第２の外部電極は、それぞれ、第１および第２の端面側からギャップ領域側に向かうほど先細りの断面形状とされてもよい。
【発明の効果】
【００１４】
この発明によれば、セラミック素体の実装面側に向く第２の主面において、０．１≦ｔ／ｄ≦０．５で表わされるように、Ｃｕめっき層を延ばすことにより、下地層の端部とめっき層の端部との距離を長くすることができ、その結果、外部電極の、第２の主面上での先端部分への応力を一点に集中させることなく、分散することが可能となり、実装時に生じ得るクラックを抑制することができる。
【００１５】
また、Ｃｕめっき層の先端が延びることによって、外部電極間の距離も短くすることができるため、実装時の応力に対する強度が増し、このことも、実装時に生じ得るクラックを抑制することに寄与する。
【図面の簡単な説明】
【００１６】
【図１】この発明の第１の実施形態による積層セラミックコンデンサ２１の外観を示す斜視図である。
【図２】図１に示した積層セラミックコンデンサ２１の第２の側面３０側を示す側面図である。
【図３】図１の線Ａ‐Ａに沿う断面図である。
【図４】図１に示した積層セラミックコンデンサ２１に備えるセラミック素体２２の内部構造を示す平面図である。
【図５】図３の部分Ｂを拡大して示す断面図である。
【図６】この発明の第２の実施形態による積層セラミックコンデンサ２１ａを示す、図３に対応する断面図である。
【図７】この発明の第３の実施形態による積層セラミックコンデンサ２１ｂを示す、図３に対応する断面図である。
【図８】この発明の第４の実施形態による積層セラミックコンデンサ２１ｃの一部を示す断面図である。
【図９】この発明の第５の実施形態による積層セラミックコンデンサ２１ｄを示す、図２に対応する側面図である。
【図１０】図９に示した積層セラミックコンデンサ２１ｄを示す、図３に対応する断面図である。
【図１１】図９に示した積層セラミックコンデンサ２１ｄに備えるセラミック素体２２の内部構造を示す、図４に対応する平面図である。
【図１２】この発明の第６の実施形態による積層セラミックコンデンサ２１ｅを示す、図２に対応する側面図である。
【図１３】図１２に示した積層セラミックコンデンサ２１ｅを示す、図３に対応する断面図である。
【図１４】図１２に示した積層セラミックコンデンサ２１ｅに備えるセラミック素体２２の内部構造を示す、図４に対応する平面図である。
【図１５】従来の積層セラミック電子部品の一例としての積層セラミックコンデンサ１を示す断面図であり、実装時において加わる応力によって引き起こされる問題を説明するためのものである。
【発明を実施するための形態】
【００１７】
［第１の実施形態］
図１ないし図５を参照して、この発明の第１の実施形態に係る積層セラミックコンデンサ２１について説明する。
【００１８】
積層セラミックコンデンサ２１は、セラミック素体２２と、外部電極２３および２４と、内部電極２５および２６とを備えている。以下、積層セラミックコンデンサ２１の構造の詳細を、（１）セラミック素体、（２）外部電極、（３）内部電極に分けて説明し、その後、（４）製造方法について説明する。
【００１９】
（１）セラミック素体
セラミック素体２２は、図１等に示すように、互いに対向する第１の主面２７および第２の主面２８と、互いに対向する第１の側面２９および第２の側面３０と、互いに対向する第１の端面３１および第２の端面３２とを有している。積層セラミックコンデンサ２１の実装時には、第２の主面２８が実装面側に向けられ、配線基板（図示せず。）上に実装される。セラミック素体２２は、コーナー部および稜部において丸みが付与されていることが好ましい。
【００２０】
セラミック素体２２は、図３に示すように、積層された複数のセラミック層３３をもって構成される積層構造を有している。セラミック層３３を構成するセラミック材料としては、たとえば、ＢａＴｉＯ３、ＣａＴｉＯ３、ＳｒＴｉＯ３、ＣａＺｒＯ３などを主成分とする誘電体セラミックを用いることができる。また、これら主成分に、Ｍｎ化合物、Ｍｇ化合物、Ｓｉ化合物、Ｃｏ化合物、Ｎｉ化合物、希土類元素化合物などの副成分を添加したものを用いてもよい。
【００２１】
セラミック素体２２は、焼成工程を経て得られるものであるが、各セラミック層３３の焼成後の厚みは０．５〜１０μｍであることが好ましい。
【００２２】
後述する外部電極２３および２４が形成されたセラミック素体２２、すなわち積層セラミックコンデンサ１において、図１に示すように、第１および第２の端面３１および３２間を結ぶ方向の寸法をＬ、第１および第２の側面２９および３０間を結ぶ方向の寸法をＷ、第１および第２の主面２７および２８間を結ぶ方向の寸法をＴとしたとき、Ｔ≦Ｗ＜Ｌ、１／５Ｗ≦Ｔ≦１／２Ｗ、Ｔ≦０．３ｍｍを満たす薄型であることが好ましい。具体的には、０．１ｍｍ≦Ｔ≦０．３ｍｍ、０．４ｍｍ≦Ｌ≦１ｍｍ、０．２ｍｍ≦Ｗ≦０．５ｍｍであることが好ましい。
【００２３】
なお、この実施形態では、セラミック電子部品の例として、積層セラミックコンデンサ２１を採り上げたため、セラミック層３３を構成するセラミックとして、誘電体セラミックを用いたが、ＰＺＴ系セラミックなどの圧電体セラミックを用いると、圧電部品として機能するセラミック電子部品を得ることができ、スピネル系セラミックなどの半導体セラミックを用いると、サーミスタとして機能するセラミック電子部品を得ることができ、フェライトなどの磁性体セラミックを用いると、インダクタとして機能するセラミック電子部品を得ることができる。
【００２４】
また、この実施形態では、セラミック素体２２が複数のセラミック層３３をもって構成される積層構造を有していたが、積層型のセラミック電子部品を構成しない場合には、セラミック素体は、内部電極を有さず、積層構造ではなく、単層構造であってもよい。
【００２５】
（２）外部電極
第１の外部電極２３は、セラミック素体２２における第１の端面３１側の位置であって、少なくとも第２の主面２８上に配置され、第２の外部電極２４は、セラミック素体２２における第２の端面３２側の位置であって、少なくとも第２の主面２８上に配置される。そして、第１の外部電極２３と第２の外部電極２４とは、第２の主面２８上において、所定のギャップ領域３４を隔てて互いに対向するように配置されている。
【００２６】
より具体的には、第１の外部電極２３は、第１の主面２７、第１の端面３１および第２の主面２８にわたって形成され、第１の端面３１上において第１の内部電極２５と電気的に接続されている。他方、第２の外部電極２４は、第１の主面２７、第２の端面３２および第２の主面２８にわたって形成され、第２の端面３２上において第２の内部電極２６と電気的に接続されている。
【００２７】
この実施形態において、好ましくは、図１および図２からわかるように、第１および第２の外部電極２３および２４は、第１および第２の側面２９および３０上には実質的に形成されない。このため、図１に示したＷ方向に関して、積層セラミックコンデンサ２１の小型化を図ることができる。
【００２８】
第１の外部電極２３について図５に示されているように、第１および第２の外部電極２３および２４は、ともに、下地層３５と、下地層３５を被覆する少なくとも１つの層からなるＣｕめっき層３６とを有する。
【００２９】
下地層３５を構成する導電成分として、たとえば、Ｎｉ、Ｃｕ、Ａｇ、Ｐｄ、Ａｕなどの金属や、Ａｇ−Ｐｄ合金などの、これらの金属の１種以上を含む合金を用いることができる。
【００３０】
下地層３５は、無機結合材を含んでいる。無機結合材は、セラミック素体２２に対する密着強度を高めるための成分である。下地層３５がセラミック素体２２と同時焼成されることにより形成される場合は、無機結合材としては、セラミック素体２２に含まれるセラミック材料と同種のセラミック材料または主成分が同じセラミック材料を用いることができる。他方、下地層３５が導電性ペーストを塗布して焼き付けることにより形成される場合は、無機結合材としては、たとえばガラス成分を用いることができる。下地層３５における無機結合材の含有量は、４０体積％〜６０体積％の範囲内であることが好ましい。
【００３１】
下地層３５は、通常、第１の主面２７から第１または第２の端面３１または３２を経て第２の主面２８に至るように形成されるが、第１および第２の主面２７および２８上にのみ形成されても、さらには、第２の主面２７上にのみ形成されてもよい。後者のように、下地層３５が端面３１または３２上に形成されない場合には、Ｃｕめっき層３６が、直接、第１または第２の内部電極２５または２６と電気的に接続されることになる。
【００３２】
Ｃｕめっき層３６は、複数層から構成されていてもよい。前述した下地層３５の厚みは０．１〜２０μｍ程度とすることができるが、Ｃｕめっき層３６は、１層からなる場合や複数層からなる場合に関わらず、その厚みは下地層３５より厚い方が好ましい。具体的には、Ｃｕめっき層３６の厚みは、１〜１５μｍとされる。
【００３３】
図示しないが、Ｃｕめっき層３６の上に、必要に応じて、上層めっき層がさらに形成されていてもよい。上層めっき層を構成する導電成分としては、たとえば、Ｃｕ、Ｎｉ、Ｓｎ、Ｐｂ、Ａｕ、Ａｇ、Ｐｄ、ＢｉおよびＺｎからなる群から選ばれる１種の金属または当該金属を含む合金を用いることができる。上層めっき層の厚みは、１〜１５μｍであることが好ましい。また、上層めっき層は複数層から構成されていてもよい。好ましくは、上層めっき層は、Ｎｉめっき層およびＳｎめっき層の２層構造とされる。
【００３４】
前述したように、第１の外部電極２３と第２の外部電極２４とは、第２の主面２８上において、所定のギャップ領域３４を隔てて互いに対向するように配置されている。この実施形態では、第１の外部電極２３と第２の外部電極２４とは、第１の主面２７上においても、所定のギャップ領域を隔てて互いに対向するように配置されている。
【００３５】
この発明では、図５に示すように、下地層３５のギャップ領域３４（図３参照）側の端部位置におけるＣｕめっき層３６の厚みをｔ、下地層３５のギャップ領域３４側の端部からＣｕめっき層３６のギャップ領域３４側の端部までの距離をｄとしたとき、
０．１≦ｔ／ｄ≦０．５
の条件を満たすようにされる。
【００３６】
これによって、下地層３５のギャップ領域３４側の端部位置におけるＣｕめっき層３６の厚みｔを小さくしつつ、下地層３５の端部とＣｕめっき層３６の先端との距離ｄを長くすることができるため、実装時に下地層３５の端部にかかる応力とＣｕめっき層３６の先端にかかる応力を一点に集中させることなく、分散することができ、実装時に生じ得るクラックを抑制することができる。また、Ｃｕめっき層３６の先端が延びることによって、外部電極２３および２４間の距離も短くすることができるため、実装時の応力に対する強度が増し、このことも、実装時に生じ得るクラックを抑制することに寄与する。
【００３７】
上記のような条件を満たすこと、すなわち、上記厚みｔを小さくしつつ、上記距離ｄを長く伸ばすことは、たとえば、Ｃｕめっき層３６のためのめっき浴の金属イオン濃度を通常より低くすることにより達成することができる。
【００３８】
一般的に、めっき層を形成する際、セラミック素体の主面および端面に形成されている下地層付近では、めっき層を形成するために金属イオンの消費量が多くなり、金属イオン濃度は薄くなる傾向にある。一方、セラミック素体のギャップ領域付近では、下地層が存在しないため、金属イオンの消費量は下地層が形成されている部分よりも少なく、金属イオン濃度は比較的濃い傾向になる。この傾向は、金属イオン濃度が低いめっき浴においてより顕著になる。また、めっき層を形成する場合、電界は下地層の主面および端面部分よりも、下地層のギャップ領域側の端部位置に集中しやすくなるため、電界の集中しやすい下地層のギャップ領域側の端部位置において、めっき層が優先的に析出されることとなる。
【００３９】
上記２つの理由から、金属イオン濃度が低いめっき浴でめっき層を形成する場合、セラミック素体の主面および端面に形成されている下地層付近では、金属イオンが少なく、電界も低いために、めっき層が形成されにくい状態となる。一方、下地層の端部においては、セラミック素体の主面および端面に形成されている下地層付近よりも電界が高く、金属イオンの濃度も高いため、セラミック素体の主面および端面に形成されている下地層付近よりも金属イオンの供給量が多くなる。結果、めっき層において、厚みｔの成長を抑えつつも、距離ｄを伸ばすことができる。
【００４０】
Ｃｕめっき層３６は、セラミック素体２２の端面３１および３２の各々からギャップ領域３４側の端部に近づくほど先細りの形状を有している。
【００４１】
第１の外部電極２３について図５に示すように、外部電極２３および２４の各一部、より具体的には、下地層３５の一部は、セラミック素体２２の内部に埋め込まれていてもよい。この場合、主面２８上にある外部電極２３の厚みをｔ０とし、外部電極２３の一部がセラミック素体２２に埋め込まれている部分の厚みをｔ１とすると、（１／１０）ｔ０≦ｔ１≦（２／５）ｔ０とされていることが好ましい。
【００４２】
ｔ１が（１／１０）ｔ０未満であると、外部電極２３とセラミック素体２２との密着性が低くなりすぎ、外部電極２３の剥離が生じやすくなり、信頼性が低くなる場合がある。また、ｔ１が（１／１０）ｔ０未満であると、外部電極２３の埋め込まれていない部分の厚みが大きくなりすぎ、積層セラミックコンデンサ２１の薄型化を十分に図れない場合がある。
【００４３】
他方、ｔ１が（２／５）ｔ０よりも大きい場合は、積層セラミックコンデンサ２１の信頼性が低下してしまう場合がある。より具体的には、外部電極２３がセラミック素体２２の主面２８に埋め込まれる際に、内部電極２５または２６に大きな応力が付与され、内部電極２５または２６が損傷してしまい、所望の容量が得られなかったり、短絡が生じてしまったりする場合がある。
【００４４】
なお、この実施形態において、ｔ０は、たとえば１０〜５０μｍ程度とすることができる。
【００４５】
（３）内部電極
図３に示すように、複数の第１の内部電極２５および複数の第２の内部電極２６は、セラミック層３３を介して互いに対向しながら、セラミック素体２２の積層方向に交互に配列される。
【００４６】
図４において、第１の内部電極２５は実線で示され、第２の内部電極２６は点線で示されている。図４および図３に示すように、第１の内部電極２５は、第１の端面３１において第１の外部電極２３と電気的に接続されるように引き出され、他方、第２の内部電極２６は、第２の端面３２において第２の外部電極２４と電気的に接続されるように引き出されている。
【００４７】
内部電極２５および２６を構成する導電成分としては、たとえば、Ｎｉ、Ｃｕ、Ａｇ、Ｐｄ、Ａｇ−Ｐｄ合金、Ａｕなどを用いることができる。
【００４８】
また、内部電極２５および２６の各厚みは、０．３〜２．０μｍであることが好ましい。
【００４９】
（４）製造方法
積層セラミックコンデンサ２１は、たとえば、次のようにして製造される。
【００５０】
（４）−１．
セラミック層１３となるべきセラミックグリーンシート、内部電極用導電性ペースト、および外部電極の下地層用の導電性ペーストを準備する。セラミックグリーンシートならびに内部電極用および外部電極の下地層用の各導電性ペーストには、バインダおよび溶剤が含まれるが、公知の有機バインダや有機溶剤を用いることができる。
【００５１】
（４）−２．
セラミックグリーンシート上に、たとえばスクリーン印刷などにより所定のパターンで導電性ペーストを印刷し、内部電極のための導電性ペースト膜を形成する。
【００５２】
（４）−３．
導電性ペースト膜が印刷されていない外層用セラミックグリーンシートを所定枚数積層し、その上に内部電極のための導電性ペースト膜が印刷されたセラミックグリーンシートを順次積層し、その上に外層用セラミックグリーンシートを所定枚数積層し、マザー積層体を作製する。
【００５３】
（４）−４．
マザー積層体の両主面に、スクリーン印刷などにより外部電極の下地層となるべき導電性ペースト膜を形成する。
【００５４】
（４）−５．
マザー積層体を静水圧プレスなどの手段により積層方向にプレスする。このとき、下地層を埋め込む場合、その埋め込み量は、たとえば、プレス量、プレス圧や、プレス時にマザー積層体に接触する部材の硬度や弾性率を変更することによって、調整することができる。たとえば、対向する金型とマザー積層体の両主面との各間にゴムなどの弾性体を介在させないでマザー積層体をプレスした場合には、下地層の埋め込み量が大きくなる。それに対して、対向する金型とマザー積層体の両主面との各間にゴムなどの弾性体を介在させた状態でプレスした場合には、埋め込み量が相対的に小さくなる。そして、弾性体の弾性率などを変更することによって、埋め込み量を微調整することができる。
【００５５】
（４）−６．
マザー積層体を所定のサイズにカットし、生のセラミック素体を切り出す。このとき、バレル研磨などにより、生のセラミック素体のコーナー部や稜部に丸みを付けてもよい。
【００５６】
（４）−７．
必要に応じて、生のセラミック素体の両端面にも、たとえばディップ法などにより、導電性ペーストを塗布する。これにより、セラミック素体の両端面にも、外部電極の下地層となるべき導電性ペースト膜を形成する。
【００５７】
（４）−８．
生のセラミック素体を焼成する。焼成温度は、用いられるセラミック材料や導電材料にもよるが、９００〜１３００℃であることが好ましい。これによって、セラミックグリーンシート、内部電極用導電性ペーストおよび外部電極の下地層用の導電性ペーストが同時焼成され、焼結した状態にあるセラミック素体２２が得られる。
【００５８】
（４）−９．
必要に応じて、セラミック素体２２に対してバレル研磨などの研磨を行なう。
【００５９】
（４）−１０．
その後、めっき処理を施し、外部電極の下地層を被覆するＣｕめっき層を形成する。めっき処理を行なうにあたっては、電解めっきおよび無電解めっきのどちらを採用してもよい。なお、無電解めっきでは、めっき析出速度を向上させるために、触媒などによる前処理が必要となり、工程が複雑化するというデメリットがある。したがって、通常は、電解めっきを採用することが好ましい。めっき処理にあたっては、バレルめっき法を用いることが好ましい。
【００６０】
（４）−１１．
次に、必要に応じて、Ｃｕめっき層上に、上層めっき層を形成する。
【００６１】
以上のようにして、積層セラミックコンデンサ２１が完成される。
【００６２】
次に、この発明による効果を確認するため、上記第１の実施形態に基づき実施した実験例について説明する。
【００６３】
実験に用いた積層セラミックコンデンサは、以下のような設計条件のものとした。
【００６４】
焼成後のセラミック層の厚み：１．４μｍ
セラミック層を構成するセラミック材料：ＢａＴｉＯ３
内部電極の積層数：２３枚
容量：１００ｎＦ
定格電圧：６．３Ｖ
積層セラミックコンデンサ全体のサイズ：Ｌ×Ｗ×Ｔ＝１ｍｍ×０．５ｍｍ×０．１５ｍｍ
セラミック素体の厚み：１０８μｍ
外部電極の下地層：厚み５．０μｍのＮｉ膜
外部電極のＣｕめっき層：ギャップ領域側の端部位置における厚みｔが７μｍのＣｕめっき層を１層形成
焼成条件：最高温度１２００℃で２時間キープ。
【００６５】
上記の設計条件を共通にしながら、めっき浴の金属イオン濃度を低くする方向に制御することによって、外部電極の下地層のギャップ領域側の端部からＣｕめっき層のギャップ領域側の端部までの距離ｄを、表１に示すように、１１．７〜７０．０μｍの範囲で変更した試料１〜７に係る積層セラミックコンデンサをそれぞれ２０個ずつ作製した。
【００６６】
なお、Ｃｕめっき層についての上述した厚みｔおよび距離ｄは、次のようにして測定した。試料となる積層セラミックコンデンサを、Ｗ方向の寸法が１／２となるまで、研磨機（ユニオン光学株式会社製「GP-101」）でＬＴ面に平行に研磨を実施し、その研磨断面に現れたＣｕめっき層について、上記厚みｔおよび距離ｄを、光学顕微鏡（株式会社ニコン製「MEASURESCOPE MM-10」）を用いて測定した。上記厚みｔおよび距離ｄは、試料１〜７のそれぞれ２０個ずつ作製された試料の研磨断面に現れる４つの下地層のギャップ領域側の端部の厚みｔおよび距離ｄをそれぞれ測定し、最後にそれらすべてを試料１〜７ごとに平均値化したものである。
【００６７】
得られた試料を評価するため、各試料に係る積層セラミックコンデンサの抗折強度を測定した。なお、測定方法については、特開２０１０−２３７１９７号公報に記載されるものを採用した。具体的には、ステージの上に載置された積層セラミックコンデンサの主面の中央に、押圧子を押し当て、次第に荷重が高くなるように力を加えていき、セラミックコンデンサが破壊したときの荷重をＡＥ（Acoustic Emission）センサーで検出し、その時の荷重の値を抗折強度としている。試料１〜７において、それぞれ２０個の値を測定し、試料１〜７ごとに平均値化した結果が表１に示されている。
【００６８】
【表１】
2012164966.tif 000003
【００６９】
表１に示した抗折強度において、それが１．４Ｎ以上であれば合格であると判定できる。
【００７０】
試料２〜７では、抗折強度が１．４Ｎ以上であり、ｔ／ｄが０．１≦ｔ／ｄ≦０．５の条件を満たしている。これに対して、試料１では、ｔ／ｄが０．１≦ｔ／ｄ≦０．５の範囲外の０．６０であり、抗折強度が１．３７Ｎと劣っている。このことから、ｔ／ｄが０．１≦ｔ／ｄ≦０．５の条件を満たせば、１．４Ｎ以上の高い抗折強度が得られることがわかる。
【００７１】
以上説明した第１の実施形態の変形例として、下地層３５をめっきにより形成する実施形態も可能である。下地層３５をめっきにより形成する場合は、下地層３５を構成する金属としては、たとえば、Ｃｕ、Ｎｉ、Ａｇ、Ｐｄ、Ａｇ−Ｐｄ合金、Ａｕ、Ｓｎ、Ｐｄ、ＢｉおよびＺｎからなる群から選ばれる１種の金属または当該金属を含む合金を用いることができる。形成されためっき膜は、ガラス成分を含まないことが好ましい。また、めっき膜の単位体積あたりの金属割合は９９体積％以上であることが好ましい。めっき膜の厚みは、最も厚い部分において、１〜１５μｍであることが好ましい。なお、下地層３５において、第１および第２の端面３１および３２上の部分のみをめっき膜で形成し、第１および第２の主面２７および２８上の部分については、導電性ペーストを塗布し焼き付けることによって形成してもよい。
【００７２】
［第２の実施形態］
この発明の第２の実施形態が図６に示されている。図６は、図３に対応する図である。図６において、図３に示す要素に相当する要素には同様の参照符号を付し、重複する説明は省略する。
【００７３】
図６に示した積層セラミックコンデンサ２１ａは、外部電極２３および２４が第１の主面２７上には形成されていないことを特徴としている。これにより、積層セラミックコンデンサ２１ａの薄型化を図ることができる。
【００７４】
この積層セラミックコンデンサ２１ａは、基板（図示せず。）上に面実装される場合は、外部電極２３および２４を下向きにして実装され、基板の内部に埋め込まれる場合は、外部電極２３および２４を上向きにして実装される場合がある。
【００７５】
［第３の実施形態］
この発明の第３の実施形態が図７に示されている。図７は、図３に対応する図である。図７において、図３に示す要素に相当する要素には同様の参照符号を付し、重複する説明は省略する。
【００７６】
図７に示した積層セラミックコンデンサ２１ｂは、外部電極２３および２４が、第１および第２の主面２７および２８上にのみ配置されていることを特徴としている。
【００７７】
また、セラミック素体２２の内部には、第１の内部電極２５と第１の外部電極２３とを電気的に接続するように第１および第２の主面２７および２８の各々にまで達する第１のビアホール導体３７と、第２の内部電極２６と第２の外部電極２４とを電気的に接続するように第１および第２の主面２７および２８の各々にまで達する第２のビアホール導体３８とが形成されている。
【００７８】
なお、上記第３の実施形態の変形例として、外部電極２３および２４が第１の主面２７上には形成されず、ビアホール導体４８および４９が第２の主面２８にのみ達するように形成されてもよい。
【００７９】
［第４の実施形態］
この発明の第４の実施形態が図８に示されている。図８は、図３の一部を拡大して示した図に相当する。図８において、図３に示す要素に相当する要素には同様の参照符号を付し、重複する説明は省略する。
【００８０】
図８に示した積層セラミックコンデンサ２１ｃは、外部電極２３および２４が、それぞれ、主面２７および２８上に形成されている部分において、Ｌ方向（図１参照）に沿って、端面３１側から先端側に向かって徐々に先細状となる断面を有していることを特徴としている。特に、この実施形態では、外部電極２３および２４の下地層３５において、上記のような先細状をなしている。
【００８１】
［第５の実施形態］
この発明の第５の実施形態が図９ないし図１１に示されている。図９は図２に対応し、図１０は図３に対応し、図１１は図４に対応する。図９ないし図１１において、図２ないし図４に示す要素に相当する要素には同様の参照符号を付し、重複する説明は省略する。
【００８２】
第５の実施形態に係る積層セラミックコンデンサ２１ｄは、図９からわかるように、外部電極２３および２４が第１および第２の側面２９および３０にも形成されていることを特徴としている。ただし、外部電極２３および２４における側面２９および３０上に位置する部分は、主面２７および２８上に位置する部分より、Ｌ方向（図１参照）の長さが短くされている。
【００８３】
また、図１１に示すように、内部電極２５および２６は、平面視においてＴ字形状を有しており、第１または第２の端面３１または３２だけでなく、第１および第２の側面２９および３０にも引き出されている。
【００８４】
また、セラミック素体２２の外層部、すなわち、外部電極２３および２４における主面２７および２８上に位置する部分と内部電極２５および２６との間にダミー電極３９〜４２が形成されている。ダミー電極３９〜４２は、第１および第２の端面３１および３２ならびに第１および第２の側面２９および３０に引き出されている。
【００８５】
第５の実施形態では、外部電極２３および２４の下地層３５（図５参照）における側面２９および３０ならびに端面３１および３２上に位置する部分はめっきにより形成され、下地層３５における主面２７および２８上に位置する部分は導電性ペーストを塗布し、焼き付けることにより形成されることが好ましい。この場合、前述したダミー電極３９〜４２は、下地層３５における側面２９および３０ならびに端面３１および３２上に位置する部分を形成すべきめっき膜の析出を促進するように作用する。
【００８６】
［第６の実施形態］
この発明の第６の実施形態が図１２ないし図１４に示されている。図１２は図２に対応し、図１３は図３に対応し、図１４は図４に対応する。図１２ないし図１４において、図２ないし図４に示す要素に相当する要素には同様の参照符号を付し、重複する説明は省略する。
【００８７】
第６の実施形態に係る積層セラミックコンデンサ２１ｅは、上述した第５の実施形態に係る積層セラミックコンデンサ２１ｄの変形例である。よって、積層セラミックコンデンサ２１ｅについて、積層セラミックコンデンサ２１ｄとの比較で説明する。
【００８８】
積層セラミックコンデンサ２１ｅでは、外部電極２３および２４が、第１の主面上２７上には形成されていない。
【００８９】
また、図１２および図１３からわかるように、外部電極２３および２４が第１および第２の側面２９および３０にも形成されているが、外部電極２３および２４における側面２９および３０上に位置する部分は、第２の主面２８上に位置する部分とＬ方向（図１参照）の長さが同じである。ただし、セラミック素体２２の高さ方向の一部において、外部電極２３および２４が形成されない領域がある。
【００９０】
また、積層セラミックコンデンサ２１ｄの場合と同様、内部電極２５および２６は、図１４に示すように、平面視においてＴ字形状を有しており、第１または第２の端面３１または３２だけでなく、第１および第２の側面２９および３０にも引き出されている。
【００９１】
また、セラミック素体２２の一方の外層部、すなわち、外部電極２３および２４における第２の主面２８上に位置する部分と内部電極２５および２６との間にダミー電極４０および４２が形成されている。ダミー電極４０および４２は、第５の実施形態におけるダミー電極３９〜４２と同様の機能を果たすもので、第１および第２の端面３１および３２ならびに第１および第２の側面２９および３０に引き出されている。
【００９２】
第６の実施形態においても、外部電極２３および２４の下地層３５（図５参照）における側面２９および３０ならびに端面３１および３２上に位置する部分はめっきにより形成され、下地層３５における第２の主面２８上に位置する部分は導電性ペーストを塗布し、焼き付けることにより形成されることが好ましい。
【符号の説明】
【００９３】
２１，２１ａ，２１ｂ，２１ｃ，２１ｄ，２１ｅ  積層セラミックコンデンサ
２２  セラミック素体
２３  第１の外部電極
２４  第２の外部電極
２５  第１の内部電極
２６  第２の内部電極
２７  第１の主面
２８  第２の主面
２９  第１の側面
３０  第２の側面
３１  第１の端面
３２  第２の端面
３３  セラミック層
３４  ギャップ領域
３５  下地層
３６  Ｃｕめっき層
【図１】
2012164966.tif 000004
【図２】
2012164966.tif 000005
【図３】
2012164966.tif 000006
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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