(57)【要約】【課題】トレンチ型のゲート電極を有し、耐圧特性が高く、かつ、耐圧特性に製造誤差が生じ難い絶縁ゲート型トランジスタを提供する。【解決手段】絶縁ゲート型トランジスタであって、第１導電型であり、半導体層の上面に臨む範囲内に形成されており、第１電極に接続されている第１領域と、第２導電型であり、第１領域の下側に形成されている第２領域と、第１導電型であり、第２領域の下側に形成されている第３領域と、第２導電型であり、第１電極に接続されている一対の第４領域を備と、トレンチ型のゲート電極を備えている。一対の第４領域は、トレンチの中心を挟んで両側にそれぞれ形成されている。各第４領域は、第３領域内を絶縁膜の下端部よりも深い位置まで伸びる縦領域と、絶縁膜の下端部よりも深い位置において、第３領域内を縦領域からトレンチの前記中心側に伸びる横領域を備えている。【選択図】図１
2012069797.tif 000002
【特許請求の範囲】
【請求項１】
絶縁ゲート型トランジスタであって、
半導体層と、第１電極と、第２電極と、絶縁膜と、ゲート電極を備えており、
半導体層は、
第１導電型であり、半導体層の上面に臨む範囲内に形成されており、第１電極に接続されている第１領域と、
第２導電型であり、第１領域の下側に形成されており、第１領域に接している第２領域と、
第１導電型であり、第２領域の下側に形成されており、第２領域に接しており、第２領域によって第１領域から分離されており、第２電極に接続されている第３領域と、
第２導電型であり、第１電極に接続されている一対の第４領域、
を備えており、
半導体層の上面には、第１領域及び第２領域に隣接しており、第３領域に達するトレンチが形成されており、
絶縁膜は、トレンチの内面を覆っており、
ゲート電極は、トレンチ内に形成されており、第１領域と第３領域を分離している範囲の第２領域に対して絶縁膜を介して対向しており、
一対の第４領域は、トレンチの深さ方向及びトレンチを横切る方向に沿った断面で見たときにトレンチの中心を挟んで両側にそれぞれ形成されており、
各第４領域は、第３領域内を深さ方向に伸びており、絶縁膜の下端部よりも深い位置まで伸びており、絶縁膜から間隔を空けて形成されている縦領域と、絶縁膜の下端部よりも深い位置において、第３領域内を縦領域からトレンチの前記中心側に伸びる横領域を備えている、
ことを特徴とする絶縁ゲート型トランジスタ。
【請求項２】
一方の縦領域から絶縁膜までの距離Ｌａと、他方の縦領域から絶縁膜までの距離Ｌｂと、一対の横領域の間の間隔Ｌｃが、Ｌｃ≦Ｌａ＋Ｌｂの関係を満たすことを特徴とする請求項１に記載の絶縁ゲート型トランジスタ。
【請求項３】
半導体層が、ＳｉＣ半導体層であり、
各第４領域が、絶縁膜から２μｍ以上の間隔を空けて形成されていることを特徴とする請求項１または２に記載の絶縁ゲート型トランジスタ。
【請求項４】
一対の横領域の間の第３領域が空乏化されるときの第３領域と第４領域の間の電圧が、絶縁膜の絶縁破壊電圧よりも低いことを特徴とする請求項１〜３の何れか一項に記載の絶縁ゲート型トランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トレンチ内に形成されたゲート電極を有する絶縁ゲート型トランジスタに関する。
【背景技術】
【０００２】
絶縁ゲート型トランジスタとして、ＦＥＴ、ＩＧＢＴ等が広く知られている。ゲート電極がトレンチ内に設けられた絶縁ゲート型トランジスタでは、トレンチがドレイン領域（若しくはコレクタ領域）側に突出している。このため、絶縁ゲート型トランジスタがオフしているときに、トレンチの内面を覆っている絶縁膜の下端部に電界が集中し、その下端部で絶縁破壊が生じ易い。
【０００３】
上記の問題を解決する技術が特許文献１に開示されている。特許文献１に開示のＭＯＳＦＥＴでは、半導体層内に、ｎ型のソース領域と、ｐ型のボディ領域と、ｎ型のドレイン領域（ドリフト領域とｎ＋型基板により構成される領域）が形成されている。半導体層の上面には、ソース領域及びボディ領域に隣接し、ドリフト領域に達するトレンチが形成されている。トレンチの内面は絶縁膜によって覆われており、トレンチ内にゲート電極が形成されている。トレンチの両側には、一対のｐ型ディープ領域が形成されている。各ｐ型ディープ領域は、絶縁膜から間隔を空けた位置で深さ方向に伸びている。各ｐ型ディープ領域は、トレンチの下端部と略同じ深さまで伸びている。ソース領域とｐ型ディープ領域はソース電極に接続されており、ドレイン領域はドレイン電極に接続されている。このＭＯＳＦＥＴでは、ＭＯＳＦＥＴがオフしているときに、ｐ型ディープ領域からドリフト領域内に空乏層が広がる。この空乏層が絶縁膜の下端部に接する位置まで広がることにより、絶縁膜の下端部に電界が集中することが抑制される。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００９−１１７５９３号
【発明の概要】
【発明が解決しようとする課題】
【０００５】
特許文献１のＭＯＳＦＥＴでは、トレンチとｐ型ディープ領域の間の距離に応じて、絶縁膜の下端部への電界集中の生じ易さが変化する。すなわち、トレンチとｐ型ディープ領域の間の間隔が大きければ、ｐ型ディープ領域から絶縁膜の下端部まで空乏層が広がり難くなり、絶縁膜の下端部に電界が集中し易くなる。このＭＯＳＦＥＴを製造する際には、トレンチとｐ型ディープ領域との相対位置に生じる製造誤差が比較的大きい。この製造誤差によって、量産時に、ＭＯＳＦＥＴの耐圧特性が大きくばらついてしまう。例えば、一対のｐ型ディープ領域の間の中間点にトレンチが形成されていれば、両側のｐ型ディープ領域から絶縁膜の下端部まで空乏層が広がるので、絶縁膜の下端部に電界が集中することが抑制される。一方、一対のｐ型ディープ領域の一方に近い位置にトレンチが形成されていると、そのｐ型ディープ領域と絶縁膜との間の距離は小さくなるが、他方のｐ型ディープ領域と絶縁膜との間の距離は大きくなる。このため、前記他方のｐ型ディープ領域側の絶縁膜まで空乏層が広がり難くなり、この絶縁膜に高い電界が加わり易くなる。このため、ＭＯＳＦＥＴの耐圧特性が低くなる。この問題を防止するために、トレンチとｐ型ディープ領域の間の間隔を狭く設計しておき、上記の製造誤差が生じても絶縁膜に加わる電界を十分に抑制できるようすることも考えられる。しかしながら、このように間隔を狭くすると、上記の製造誤差が生じたときにトレンチと一方のｐ型ディープ領域が接近しすぎてしまい、ＭＯＳＦＥＴが正常に動作できなくなるおそれがある。したがって、ｐ型ディープ領域とトレンチの間の間隔をそれほど狭くすることはできない。
【０００６】
以上に説明したように、特許文献１のＭＯＳＦＥＴは、トレンチとｐ型ディープ領域との相対位置に製造誤差が生じることにより、ＭＯＳＦＥＴの耐圧特性に製造誤差が生じる。特許文献１の構造をＩＧＢＴ等の他の絶縁ゲート型トランジスタに適用した場合にも、同様の問題が生じる。したがって、本明細書では、トレンチ型のゲート電極を有し、耐圧特性が高く、かつ、耐圧特性に製造誤差が生じ難い絶縁ゲート型トランジスタを提供する。
【課題を解決するための手段】
【０００７】
本明細書が開示する絶縁ゲート型トランジスタは、半導体層と、第１電極と、第２電極と、絶縁膜と、ゲート電極を備えている。半導体層は、第１領域と、第２領域と、第３領域と、一対の第４領域を備えている。第１領域は、第１導電型であり、半導体層の上面に臨む範囲内に形成されており、第１電極に接続されている。第２領域は、第２導電型であり、第１領域の下側に形成されており、第１領域に接している。第３領域は、第１導電型であり、第２領域の下側に形成されており、第２領域に接しており、第２領域によって第１領域から分離されており、第２電極に接続されている。一対の第４領域は、第２導電型であり、第１電極に接続されている。半導体層の上面には、第１領域及び第２領域に隣接しており、第３領域に達するトレンチが形成されている。絶縁膜は、トレンチの内面を覆っている。ゲート電極は、トレンチ内に形成されており、第１領域と第３領域を分離している範囲の第２領域に対して絶縁膜を介して対向している。一対の第４領域は、トレンチの深さ方向及びトレンチを横切る方向に沿った断面で見たときにトレンチの中心を挟んで両側の第３領域内にそれぞれ形成されている。各第４領域は、第３領域内を深さ方向に伸びており、絶縁膜の下端部よりも深い位置まで伸びており、絶縁膜から間隔を空けて形成されている縦領域と、絶縁膜の下端部よりも深い位置において、第３領域内を縦領域からトレンチの前記中心側に伸びる横領域を備えている。
【０００８】
なお、上記の「第１導電型」は、ｎ型とｐ型の一方を意味しており、第２導電型は、ｎ型とｐ型の他方を意味している。したがって、第１導電型がｎ型であるときは第２導電型がｐ型であり、第１導電型がｐ型であるときは第２導電型がｎ型である。
また、第３領域は、直接第２電極に接続されていてもよいし、第２導電型の領域を介して第２電極に接続されていてもよい。第３領域が直接第２電極に接続されている場合には、絶縁ゲート型トランジスタはＦＥＴであり、第３領域が第２導電型の領域を介して第２電極に接続されている場合には、絶縁ゲート型トランジスタはＩＧＢＴである。
【０００９】
図１は、上述した本明細書が開示する絶縁ゲート型トランジスタの一例に係るＭＯＳＦＥＴ１０を示している。なお、図１は説明のために例示されているに過ぎず、本明細書に開示の絶縁ゲート型トランジスタは図１の構成に限定されない。図１のＭＯＳＦＥＴ１０は、ソース領域２２（第１領域に相当）、ボディ領域２４（第２領域に相当）、ドレイン領域２６（第３領域に相当）、一対のｐ型ディープ領域３２、３４（第４領域に相当）、ゲート電極５８、絶縁膜５６、ソース電極５２（第１電極に相当）及びドレイン電極５４（第２電極に相当）を備えている。なお、ドレイン領域２６は、ドリフト領域２８と高濃度領域３０を備えている。また、ｐ型ディープ領域３２、３４は、ドリフト領域２８内を深さ方向に伸びる縦領域３２ａ、３４ａと、絶縁膜５６の下端部より深い位置でドリフト領域２８内をトレンチの中心側に伸びる横領域３２ｂ、３４ｂを備えている。縦領域３２ａ、３４ａは半導体層の上面１２ａまで延出されており、これによって、ｐ型ディープ領域３２、３４がソース電極５２に接続されている。このＭＯＳＦＥＴをオンさせると、一対の横領域３２ｂ、３４ｂに挟まれた範囲（図１の間隔Ｌｃに示す範囲）内のドリフト領域２８を通って電流が流れる。ＭＯＳＦＥＴをオフさせると、ボディ領域２４からドリフト領域２８内に空乏層が広がる。また、ｐ型ディープ領域３２、３４がソース電極５２に接続されているので、ｐ型ディープ領域３２、３４からもドリフト領域２８内に空乏層が広がる。このため、一対の横領域３２ｂ、３４ｂに挟まれた範囲内のドリフト領域２８内のキャリア密度が低下する。このように、ゲート電極５８の直下のドリフト領域２８内にキャリア密度が低い領域が形成されることによって、絶縁膜５６の下端部に加わる電界が抑制される。したがって、このＭＯＳＦＥＴ１０は、耐圧特性が高い。また、一対の横領域３２ｂ、３４ｂの間の間隔Ｌｃは、横領域３２ｂと横領域３４ｂの相対位置のみによって決まり、トレンチとｐ型ディープ領域３２、３４の相対位置の製造誤差の影響を全く受けない。一対の横領域３２ｂ、３４ｂはエピタキシャル成長やイオン注入によって同時に形成すること可能であり、間隔Ｌｃに生じる製造誤差は小さい。このように、間隔Ｌｃの製造誤差が小さいので、ＭＯＳＦＥＴ１０の耐圧特性に製造誤差が生じ難い。以上に説明したように、このＭＯＳＦＥＴ１０は、耐圧特性が高く、かつ、耐圧特性に製造誤差が生じ難い。
【００１０】
なお、上記の説明では、ＭＯＳＦＥＴ１０を具体例として用いたが、上述した本明細書が開示する構成を有する絶縁ゲート型トランジスタであれば、同様の効果を得ることができる。すなわち、上述した本明細書が開示する絶縁ゲート型トランジスタでは、ゲート電極の下方に一対の横領域に挟まれた領域が形成されているので、絶縁ゲート型トランジスタがオフしているときにその領域のキャリア密度が低下して絶縁膜に電界が集中することが抑制される。本明細書が開示する絶縁ゲート型トランジスタは、耐圧特性が高く、かつ、耐圧特性に製造誤差が生じ難い。
【００１１】
なお、上述した本明細書が開示する構成は、ＳｉＣ半導体層を有する絶縁ゲート型トランジスタに適用することが特に好ましい。ＳｉＣ半導体は、Ｓｉ半導体等に比べて絶縁破壊電界が高いため、ＳｉＣ半導体層を有する絶縁ゲート型トランジスタは、ＳｉＣ半導体層内で高い電界が発生する態様で使用される。このため、絶縁膜に高い電界が印加され易く、絶縁膜が絶縁破壊に至り易いという問題がより顕著に生じる。上述した本明細書が開示する技術を、ＳｉＣ半導体層を有する絶縁ゲート型トランジスタに適用することで、この問題を解決することができる。
【００１２】
上述した本明細書が開示する絶縁ゲート型トランジスタは、一方の縦領域から絶縁膜までの距離Ｌａと、他方の縦領域から絶縁膜までの距離Ｌｂと、一対の横領域の間の間隔Ｌｃが、Ｌｃ≦Ｌａ＋Ｌｂの関係を満たすことが好ましい。
【００１３】
このような構成によれば、距離Ｌａ、Ｌｂを、縦領域から絶縁膜まで空乏層が伸びる距離に設計しておけば、間隔Ｌｃ内の領域全体に空乏層が広がる。これによって、縦領域と横領域の双方によって絶縁膜を保護することができる。
【００１４】
上述した本明細書が開示する絶縁ゲート型トランジスタは、半導体層がＳｉＣ半導体層であり、各第４領域が、絶縁膜から２μｍ以上の間隔を空けて形成されていることが好ましい。
【００１５】
第３領域内には、絶縁ゲート型トランジスタのオフ時に空乏層が広がるが、絶縁ゲート型トランジスタのオン時にも僅かではあるが空乏層が広がる。このため、絶縁膜と第４領域の間の間隔が狭すぎると、絶縁ゲート型トランジスタのオン時に絶縁膜に隣接する領域に空乏層が存在し、その領域に電流が流れることができない。この間隔を２μｍ以上とすることで、絶縁ゲート型トランジスタのオン時に適切に電流が流れることができる。
【００１６】
上述した本明細書が開示する絶縁ゲート型トランジスタは、一対の横領域の間の第３領域が空乏化されるときの第３領域と第４領域の間の電圧が、絶縁膜の絶縁破壊電圧よりも低いことが好ましい。
【００１７】
このような構成によれば、第１電極と第２電極の間に印加される電圧が上昇したときに、絶縁膜が絶縁破壊に至るよりも前に、一対の横領域の間の第３領域が空乏化される。これによって、絶縁膜に絶縁破壊電圧が印加されることを防止することができる。
【図面の簡単な説明】
【００１８】
【図１】ＭＯＳＦＥＴ１０の断面図。
【図２】ＩＧＢＴ１００の断面図。
【発明を実施するための形態】
【実施例】
【００１９】
図１に示すＭＯＳＦＥＴ１０は、半導体層１２を備えている。半導体層１２は、主にＳｉＣにより構成されている。半導体層１２の上面１２ａ上には、ソース電極５２が形成されている。半導体層１２の下面１２ｂ上には、ドレイン電極５４が形成されている。
【００２０】
半導体層１２には、ソース領域２２と、ボディ領域２４と、ドレイン領域２６と、一対のｐ型ディープ領域３２、３４が形成されている。ソース領域２２は、高濃度のｎ型不純物を含有するｎ型領域である。ソース領域２２は、半導体層１２の上面１２ａに臨む範囲に部分的に形成されている。ソース領域２２は、ソース電極５２とオーミック接続されている。ボディ領域２４は、低濃度にｐ型不純物を含有するｐ型領域である。ボディ領域２４は、ソース領域２２の下側に形成されている。ボディ領域２４は、ソース領域２２と接している。ドレイン領域２６はｎ型領域である。ドレイン領域２６は、低濃度にｎ型不純物を含有するドリフト領域２８と、高濃度にｎ型不純物を含有する高濃度領域３０を備えている。ドリフト領域２８は、ボディ領域２４の下側に形成されている。ドリフト領域２８は、ボディ領域２４と接している。ドリフト領域２８は、ボディ領域２４によって、ソース領域２２から分離されている。高濃度領域３０は、ドリフト領域２８の下側に形成されている。高濃度領域３０は、半導体層１２の下面１２ｂに臨む範囲に形成されている。高濃度領域３０は、ドリフト領域２８と接している。高濃度領域３０は、ドレイン電極５４とオーミック接続されている。半導体層１２の上面１２ａには、ソース領域２２とボディ領域２４を貫通してドリフト領域２８に達するトレンチが形成されている。トレンチの内面は、ゲート絶縁膜５６により覆われている。ゲート絶縁膜５６は、約５０ｎｍの厚さを有している。トレンチ内には、ゲート電極５８が充填されている。ゲート電極５８は、ソース領域２２とドリフト領域２８とを分離している範囲のボディ領域２４に対してゲート絶縁膜５６を介して対向している。ｐ型ディープ領域３２、３４は、高濃度のｐ型不純物を含有するｐ型領域である。ｐ型ディープ領域３２、３４は、半導体層１２の深さ方向に伸びる縦領域３２ａ、３４ａと、半導体層１２の横方向に伸びる横領域３２ｂ、３４ｂを有している。縦領域３２ａ、３４ａは、ゲート絶縁膜５６から離れた位置において、半導体層１２の上面１２ａからゲート絶縁膜５６の下端部よりも深い位置まで伸びている。縦領域３２ａ、３４ａは、ソース領域２２及びボディ領域２４と接している。縦領域３２ａ、３４ａの下端部は、ドリフト領域２８内まで達している。ドリフト領域２８内の縦領域３２ａ、３４ａとゲート絶縁膜５６の間には、ドリフト領域２８が存在している。縦領域３２ａ、３４ａは、ソース電極５２とオーミック接続されている。横領域３２ｂ、３４ｂは、ゲート絶縁膜５６の下端部よりも下側に形成されている。横領域３２ｂ、３４ｂは、縦領域３２ａ、３４ａから、トレンチの中心側に向かって伸びている。横領域３２ｂ、３４ｂの先端部は、トレンチの下方に位置している。横領域３２ｂ、３４ｂの間には、間隔Ｌｃが形成されている。間隔Ｌｃ内には、ドリフト領域２８が存在している。
【００２１】
図１において、記号Ｌａは縦領域３２ａとゲート絶縁膜５６との間の間隔を示しており、記号Ｌｂは縦領域３４ａとゲート絶縁膜５６との間の間隔を示している。後に詳述するが、ＭＯＳＦＥＴ１０がオフしているときには、ｐ型ディープ領域３２、３４からドリフト領域２８内に空乏層が広がる。間隔Ｌａは、縦領域３２ａから広がる空乏層がゲート絶縁膜５６に達する距離に設計されている。間隔Ｌｂは、縦領域３４ａから広がる空乏層がゲート絶縁膜５６に達する距離に設計されている。また、距離Ｌｃは、Ｌｃ≦Ｌａ＋Ｌｂの関係を満たす距離に設計されている。したがって、ＭＯＳＦＥＴ１０がオフしているときには、横領域３２ｂ、３４ｂから、横領域３２ｂと横領域３４ｂに挟まれた範囲内のドリフト領域２８内（すなわち、間隔Ｌｃの範囲内のドリフト領域２８内）全体に空乏層が広がる。本実施例では、距離Ｌｃは、約４μｍである。また、図１において、記号Ｌｄは、横領域３２ｂ、３４ｂとゲート絶縁膜５６の間の間隔を示している。本実施例では、距離Ｌｄは、約２．５μｍである。
【００２２】
次に、ＭＯＳＦＥＴ１０の動作について説明する。ＭＯＳＦＥＴ１０の使用時には、ドレイン電極５４とソース電極５２の間に、ドレイン電極５４がプラスとなる電圧が印加される。この状態で、ゲート電極５８に所定の電圧を印加すると、ボディ領域２４のうちのゲート絶縁膜５６に接している領域がｎ型に反転し、その領域にチャネルが形成される。すると、電流が、ドレイン電極５４から、高濃度領域３０、ドリフト領域２８、チャネル、ソース領域２２を通って、ソース電極５２へ流れる。すなわち、ＭＯＳＦＥＴ１０がオンする。このとき、ドリフト領域２８内では、図１の間隔Ｌｃに示す領域と、間隔Ｌｄに示す領域を通って電流が流れる。ＭＯＳＦＥＴ１０がオンしている場合に、ｐ型ディープ領域３２、３４からドリフト領域２８内に僅かに空乏層が広がっている。ｐ型ディープ領域３２、３４からドリフト領域２８内に広がる空乏層の幅Ｗは、以下の数式により表される。
【００２３】
【数１】
2012069797.tif 000003
【００２４】
なお、上記数式において、記号εsは空乏層が広がる半導体層の誘電率を示している。本実施例では、半導体層１２がＳｉＣであるので、誘電率εsは約８．６×１０−１１Ｆ／ｍである。また、記号ｑは、電子の電荷量を示しており、約１．６×１０−１９Ｑである。また、記号ＮＡは、空乏層が広がる半導体層の不純物濃度を示している。本実施例では、ドリフト領域２８の不純物濃度ＮＡは、約８×１０１５／ｃｍ３である。また、記号φＢは、空乏層が広がる半導体層のビルトインポテンシャルを示している。本実施例では、半導体層１２がＳｉＣであるので、ビルトインポテンシャルφＢは約３Ｖである。また、記号ＶＢは、ドリフト領域２８とｐ型ディープ領域３２、３４の間に印加される電圧を示している。本実施例では、半導体層１２がＳｉＣであるため、ＭＯＳＦＥＴ１０のオン電圧は約２Ｖである。このため、電圧ＶＢも約２Ｖとなる。したがって、本実施例では、ＭＯＳＦＥＴ１０がオンしているときにｐ型ディープ領域３２、３４からドリフト領域２８内に広がる空乏層の幅Ｗは約０．８μｍである。すなわち、ドリフト領域２８内のうち、ｐ型ディープ領域３２、３４から０．８μｍ以内の領域には電流が流れることができない。ドリフト領域２８内の電流経路の幅が１μｍ程度確保されていれば、ドリフト領域２８内を電流が流れるときに、ドリフト領域２８内で高い損失は生じない。ＭＯＳＦＥＴ１０では、図１の間隔Ｌｃ及びＬｄに示す領域で、ドリフト領域２８内の電流経路の幅が狭くなっている。間隔Ｌｃに示す領域では、両側の横領域３２ｂ、３４ｂから空乏層が広がる。このため、間隔Ｌｃに示す領域で１μｍ以上の幅の電流経路を確保するためには、間隔Ｌｃは３μｍ以上であることが好ましい。本実施例では、間隔Ｌｃが約４μｍであるので、間隔Ｌｃに示す領域で高い損失が生じることが防止されている。間隔Ｌｄに示す領域では、下側に位置する横領域３２ｂ、３４ｂから空乏層が広がる。このため、間隔Ｌｄに示す領域で１μｍ以上の幅の電流経路を確保するためには、間隔Ｌｄが２μｍ以上であることが好ましい。本実施例では、間隔Ｌｄが約２．５μｍであるので、間隔Ｌｄに示す領域で高い損失が生じることが防止されている。
【００２５】
ゲート電極５８への印加電圧を低下させると、チャネルが消失し、ＭＯＳＦＥＴ１０がオフする。ＭＯＳＦＥＴ１０がオフすると、ドレイン電極５４とソース電極５２の間の電圧が上昇する。本実施例では、ドレイン電極５４とソース電極５２の間の電圧は、約１０００Ｖまで上昇する。すると、ドレイン電極５４とソース電極５２の間の印加電圧と略等しい電圧が、ｐ型ディープ領域３２、３４とドリフト領域２８の間に印加される。すなわち、ｐ型ディープ領域３２、３４とドリフト領域２８の間の電圧が上昇する。すると、ｐ型ディープ領域３２、３４からドリフト領域２８内に伸びる空乏層が拡大する。図１の間隔Ｌｃに示す領域では、横領域３２ｂと横領域３４ｂの両方から空乏層が伸びる。したがって、間隔Ｌｃに示す領域は、電圧が上昇すると空乏化される。間隔Ｌｃに示す領域が空乏化されると、その空乏化された領域とｐ型ディープ領域３２、３４によってトレンチが囲まれるので、ゲート絶縁膜５６に加わる電界が緩和される。また、図１の間隔Ｌｄに示す領域では、横領域３２ｂ、３４ｂからゲート絶縁膜５６に向かって空乏層が広がる。間隔Ｌｄは、横領域３２ｂ、３４ｂからの空乏層がゲート絶縁膜５６に達する距離に設定されている。したがって、横領域３２ｂ、３４ｂからゲート絶縁膜５６側に広がる空乏層によっても、ゲート絶縁膜５６に印加される電界が緩和される。また、図１の間隔Ｌａ、Ｌｂに示す領域では、縦領域３２ａ、３４ａからゲート絶縁膜５６に向かって空乏層が広がる。間隔Ｌａ、Ｌｂは、これらの空乏層がゲート絶縁膜５６に達する距離に設定されている。したがって、縦領域３２ａ、３４ａから広がる空乏層によっても、ゲート絶縁膜５６に印加される電界が抑制される。このように、ゲート絶縁膜５６に高い電界が加わることが抑制されることにより、ゲート絶縁膜５６が絶縁破壊に至ることが防止される。
【００２６】
なお、ドレイン電極５４とソース電極５２の間の電圧が上昇するときに、間隔Ｌｃに示す領域は、ゲート絶縁膜５６に印加される電圧が絶縁破壊電圧に達するよりも前に空乏化される。より詳細に説明すると、ゲート絶縁膜５６はＳｉＯ２により構成されており、その厚さは約５０ｎｍである。このため、ゲート絶縁膜５６の絶縁破壊電圧は約４０Ｖである。また、ドリフト領域２８内に広がる空乏層の幅は、上述した（数１）の数式で表される。さらに、ｐ型ディープ領域３２、３４とドリフト領域２８の間に４０Ｖの電圧が印加されている段階では、ゲート絶縁膜５６に印加される電圧は４０Ｖよりも小さい。したがって、（数１）の数式の電圧ＶＢが４０Ｖであるときの空乏層の幅Ｗが、Ｗ≧Ｌｃ／２の関係を満たしていれば、間隔Ｌｃに示す領域は、ゲート絶縁膜５６に印加される電圧が絶縁破壊電圧に達するよりも前に空乏化される。（数１）から、電圧ＶＢが４０Ｖであるときの空乏層の幅Ｗは、約２．４μｍである。また、上述したように、間隔Ｌｃは約４μｍである。したがって、Ｗ≧Ｌｃ／２の関係が満たされる。このため、ＭＯＳＦＥＴ１０では、ゲート絶縁膜５６に印加される電圧が絶縁破壊電圧に達するよりも前に、間隔Ｌｃに示す領域が空乏化される。間隔Ｌｃに示す領域が空乏化されると、ゲート絶縁膜５６に印加される電圧が緩和される。したがって、ＭＯＳＦＥＴ１０では、ゲート絶縁膜５６に印加される電圧が絶縁破壊電圧に達することが防止されている。
【００２７】
なお、上述したように横領域３２ｂ、３４ｂの間の間隔Ｌｃに示す領域が空乏化することでゲート絶縁膜５６が保護されるので、ＭＯＳＦＥＴ１０の耐圧特性は間隔Ｌｃに応じて大きく変化する。トレンチとｐ型ディープ領域３２、３４の相対位置に生じる製造誤差は比較的大きいが、この相対位置に製造誤差が生じても、間隔Ｌｃは変わらない。間隔Ｌｃは、横領域３２ｂと横領域３４ｂの間の相対位置のみによって決まる。ＭＯＳＦＥＴ１０を製造する際に、横領域３２ｂと横領域３４ｂを同時に形成することができる。例えば、ｐ型層をエピタキシャル成長させ、その後、間隔Ｌｃに相当する領域をエッチングしてｐ型層を分離することで、横領域３２ｂ、３４ｂを形成することができる。その後、エッチングした領域にｎ型層を成長させ、さらに、横領域３２ｂ、３４ｂよりも上側の構造を形成することで、ＭＯＳＦＥＴ１０を製造することができる。この製造方法によれば、間隔Ｌｃに生じる製造誤差は極めて小さい。また、別の製造方法では、間隔Ｌｃに示す領域をマスクした状態でｎ型のエピタキシャル層にｐ型不純物イオンを注入することで、横領域３２ｂ、３４ｂを形成することができる。その後に、横領域３２ｂ、３４ｂよりも上側の構造を形成することで、ＭＯＳＦＥＴ１０を製造することができる。この製造方法でも、間隔Ｌｃに生じる製造誤差は極めて小さい。このように、間隔Ｌｃに生じる製造誤差を小さくすることができるので、量産時に、ＭＯＳＦＥＴ１０の耐圧特性に生じる製造誤差を小さくすることができる。
【００２８】
なお、上述した実施例では、ＭＯＳＦＥＴ１０について説明したが、図２に示すように本明細書に記載の技術をＩＧＢＴに適用してもよい。なお、図２では、図１のＭＯＳＦＥＴ１０と対応する部分に、図１と同じ参照番号を付している。図２のＩＧＢＴ１００は、高濃度領域３０の下側に、ｐ型のコレクタ領域１３２が形成されている点で図１のＭＯＳＦＥＴ１０と異なる。図２に示すＩＧＢＴ１００でも、一対の横領域３２ｂ、３４ｂに挟まれた範囲内のドリフト領域２８が空防化され、ゲート絶縁膜５６に高い電界が印加されることが抑制される。
【００２９】
以上、本発明の具体例を詳細に説明したが、これらは例示にすぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例をさまざまに変形、変更したものが含まれる。
本明細書または図面に説明した技術要素は、単独であるいは各種の組み合わせによって技術的有用性を発揮するものであり、出願時請求項記載の組み合わせに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
【符号の説明】
【００３０】
１０：ＭＯＳＦＥＴ
１２：半導体層
１２ａ：上面
１２ｂ：下面
２２：ソース領域
２４：ボディ領域
２６：ドレイン領域
２８：ドリフト領域
３０：高濃度領域
３２、３４：ｐ型ディープ領域
３２ａ、３４ａ：縦領域
３２ｂ、３４ｂ：横領域
５２：ソース電極
５４：ドレイン電極
５６：ゲート絶縁膜
５８：ゲート電極
１３２：コレクタ領域
【図１】
2012069797.tif 000004
【図２】
2012069797.tif 000005