(57)【要約】【課題】  入力信号の電圧振幅の最大値と同電圧を供給する電源電圧の入力を必要とせず、異なる電圧振幅の入力信号が入力された場合でも動作可能であり、貫通電流による消費電力の増大を低減できるレベルシフト回路及び通信回路を提供する。【解決手段】  出力信号の電圧振幅の最大値と同電圧を供給する第１電圧源と内部出力ノードＮ１の間に設けられた負荷抵抗回路Ｒ１と、入力信号の入力電圧を受け付け、制御ノードＮ２の電圧値を入力信号の電圧振幅の最大値に対応する制御電圧値に保持する電圧記憶回路１１と、内部出力ノードＮ１と入力信号の入力ノードＮ３の間に設けられ、制御ノードＮ２の電圧と入力信号の電圧の電圧差に応じてＯＮ状態とＯＦＦ状態が切り替わるように構成され、入力信号の電圧値が電圧振幅の最大値の場合にＯＦＦ状態に、入力信号の電圧値が電圧振幅の最小値の場合にＯＮ状態になる第１スイッチング回路ＭＮ１と、を備える。【選択図】        図１
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【特許請求の範囲】
【請求項１】
出力信号の電圧振幅の最大値と同電圧を供給する第１電圧源と内部出力ノードの間に設けられた負荷抵抗回路と、
入力信号の入力電圧を受け付け、制御ノードの電圧値を前記入力信号の電圧振幅の最大値に対応する制御電圧値に保持する電圧記憶回路と、
前記内部出力ノードと前記入力信号の入力ノードの間に設けられ、前記制御ノードの電圧と前記入力信号の電圧の電圧差に応じて、ＯＮ状態とＯＦＦ状態が切り替わるように構成され、前記入力信号の電圧値が電圧振幅の最大値の場合にＯＦＦ状態に、前記入力信号の電圧値が電圧振幅の最小値の場合にＯＮ状態になる第１スイッチング回路と、
を備えることを特徴とするレベルシフト回路。
【請求項２】
前記電圧記憶回路は、入力端が前記入力ノードに、出力端が前記制御ノードに夫々接続された整流素子と、一端が前記制御ノードに、他端が所定の固定電圧を供給する固定電圧源に夫々接続された静電容量素子を備えて構成されることを特徴とする請求項１に記載のレベルシフト回路。
【請求項３】
前記整流素子は、アノードが前記入力ノードに、カソードが前記制御ノードに夫々接続されたダイオード、または、ゲート端子及びドレイン端子が前記入力ノードに、ソース端子が前記制御ノードに夫々接続された第１ＭＯＳトランジスタであることを特徴とする請求項２に記載のレベルシフト回路。
【請求項４】
前記静電容量素子は、コンデンサ、または、第２ＭＯＳトランジスタのゲート酸化膜で構成されていることを特徴とする請求項２または３に記載のレベルシフト回路。
【請求項５】
前記第１スイッチング回路は、ゲート端子が前記制御ノードに、ソース端子が前記入力ノードに、ドレイン端子が前記内部出力ノードに接続された第３ＭＯＳトランジスタであることを特徴とする請求項１〜４の何れか１項に記載のレベルシフト回路。
【請求項６】
前記負荷抵抗回路は、一端が前記第１電圧源に、他端が前記内部出力ノードに接続された抵抗素子、または、ゲート端子及びドレイン端子が前記内部出力ノードに、ソース端子が前記第１電圧源に夫々接続された第４ＭＯＳトランジスタで構成されていることを特徴とする請求項１〜５の何れか１項に記載のレベルシフト回路。
【請求項７】
前記内部出力ノードと出力端子の間に、前記第１電圧源から電源電圧が供給され動作する波形整形回路を備えることを特徴とする請求項１〜６の何れか１項に記載のレベルシフト回路。
【請求項８】
前記波形整形回路は、入力端子が前記内部出力ノードに、出力端子が外部出力ノードに夫々接続されたＣＭＯＳインバータ回路で構成されることを特徴とする請求項７に記載のレベルシフト回路。
【請求項９】
前記入力ノードの電圧値を、前記入力信号の電圧振幅の最大値以上の所定電圧以下に保持する第１静電保護回路を備えることを特徴とする請求項１〜８の何れか１項に記載のレベルシフト回路。
【請求項１０】
前記入力ノードの電圧値を、前記入力信号の電圧振幅の最小値以下の所定電圧以上に保持する第２静電保護回路を備えることを特徴とする請求項１〜９の何れか１項に記載のレベルシフト回路。
【請求項１１】
前記入力ノードに、プルアップ回路が接続されていることを特徴とする請求項１〜１０の何れか１項に記載のレベルシフト回路。
【請求項１２】
前記入力ノードに、プルダウン回路が接続されていることを特徴とする請求項１〜１０の何れか１項に記載のレベルシフト回路。
【請求項１３】
前記第１スイッチング回路と前記内部出力ノードの間に設けられ、外部信号に基づいてＯＮ状態とＯＦＦ状態が切り替わる第２スイッチング回路を備えることを特徴とする請求項１〜１２の何れか１項に記載のレベルシフト回路。
【請求項１４】
第１電圧源と内部出力ノードの間に前記負荷抵抗回路と直列に設けられ、外部信号に基づいてＯＮ状態とＯＦＦ状態が切り替わる第２スイッチング回路を備えることを特徴とする請求項１〜１２の何れか１項に記載のレベルシフト回路。
【請求項１５】
搭載されているＩＣの内部回路に、請求項１〜１４の何れか１項に記載のレベルシフト回路を用いて接続することを特徴とする通信回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、レベルシフト回路、特に、Ｉ２Ｃ方式で通信を行う通信回路で用いられるレベルシフト回路と、当該レベルシフト回路を用いてＩ２Ｃ方式の通信を行う通信回路に関する。
【背景技術】
【０００２】
組込みシステムや携帯電話等で用いられている通信方式には、例えば、周辺機器と低速な通信を行うＩ２Ｃ方式（「Ｉ２Ｃ」はフィリップス社の登録商標）がある。ここで、Ｉ２Ｃはフィリップス社により開発されたシリアルバスである。Ｉ２Ｃ回路に接続するバスとしては、抵抗でプルアップされたオープンドレインの双方向バスが使われる。
【０００３】
尚、Ｉ２Ｃ方式では、入力信号の電圧振幅の最大値（ハイレベル電圧）と最小値（ローレベル電圧）は一定ではなく、プルアップ抵抗に接続される電源電圧の電圧値とプルアップ抵抗の抵抗値とプルダウントランジスタの抵抗値によって決まる。
【０００４】
更に、Ｉ２Ｃ方式では、ＩＣ（Integrated Circuit）の内部回路とＩ２Ｃバスとで、異なる電圧値の電圧源から電源電圧が供給される場合がある。この場合には、ＩＣの内部回路とＩ２Ｃバスとの間にレベルシフト回路が必要になる。
【０００５】
レベルシフト回路には、例えば、図９に示すように、２段のインバータ回路Ｉ１１及びＩ１２とラッチ回路Ｌ１０で構成されたレベルシフト回路１００がある（例えば、特許文献１参照）。ここでは、ＩＣの内部回路が、第１電圧源から電源電圧ＶＤＤＨの供給を受けて動作し、Ｉ２Ｃバスが、第２電圧源から電源電圧ＶＤＤＬの供給を受けて動作する場合を想定している。
【０００６】
具体的には、図９に示すレベルシフト回路１００は、ゲート端子が入力端子に、ソース端子が第２電圧源に、ドレイン端子がノードＪ１に夫々接続されたＰチャネル型ＭＯＳトランジスタＭＰ１１と、ゲート端子が入力端子に、ドレイン端子がノードＪ１に夫々接続され、ソース端子に接地電圧が入力されたＮチャネル型ＭＯＳトランジスタＭＮ１１で構成されるインバータ回路Ｉ１１と、ゲート端子がノードＪ１に、ソース端子が第２電圧源に、ドレイン端子がノードＪ２に夫々接続されたＰチャネル型ＭＯＳトランジスタＭＰ１２と、ゲート端子がノードＪ１に、ドレイン端子がノードＪ２に夫々接続され、ソース端子に接地電圧が入力されたＮチャネル型ＭＯＳトランジスタＭＮ１２で構成されるインバータ回路Ｉ１２と、ゲート端子が出力端子に、ソース端子が第１電圧源に夫々接続されたＰチャネル型ＭＯＳトランジスタＭＰ１３と、ゲート端子がＰチャネル型ＭＯＳトランジスタＭＰ１３のドレイン端子に、ソース端子が第１電圧源に、ドレイン端子が出力端子に夫々接続されたＰチャネル型ＭＯＳトランジスタＭＰ１４と、ゲート端子がノードＪ２に、ドレイン端子がＰチャネル型ＭＯＳトランジスタＭＰ１３のドレイン端子に夫々接続され、ソース端子に接地電圧が入力されたＮチャネル型ＭＯＳトランジスタＭＰ１３と、ゲート端子がノードＪ１に、ドレイン端子が出力端子に夫々接続され、ソース端子に接地電圧が入力されたＮチャネル型ＭＯＳトランジスタＭＰ１４で構成されたラッチ回路Ｌ１０で構成されている。
【０００７】
続いて、図９に示すレベルシフト回路の動作について簡単に説明する。
【０００８】
ハイレベル（ＶＤＤＬ）の入力信号が入力された場合、インバータ回路Ｉ１１では、Ｐチャネル型ＭＯＳトランジスタＭＰ１１がＯＦＦ状態に、Ｎチャネル型ＭＯＳトランジスタＭＮ１１がＯＮ状態となり、ノードＪ１の電圧が接地電圧となる。また、インバータ回路Ｉ１２では、Ｐチャネル型ＭＯＳトランジスタＭＰ１２がＯＮ状態に、Ｎチャネル型ＭＯＳトランジスタＭＮ１２がＯＦＦ状態となり、ノードＪ２の電圧値がＶＤＤＬとなる。
【０００９】
ラッチ回路Ｌ１０では、ノードＪ２の電圧値がＶＤＤＬなので、Ｎチャネル型ＭＯＳトランジスタＭＮ１３がＯＮ状態となる。更に、Ｎチャネル型ＭＯＳトランジスタＭＮ１３のドレイン端子に接続されたノードの電圧が接地電圧となることから、Ｐチャネル型ＭＯＳトランジスタＭＰ１４がＯＮ状態となる。また、ノードＪ１の電圧が接地電圧なので、Ｎチャネル型ＭＯＳトランジスタＭＮ１４がＯＦＦ状態となる。最終的に、Ｐチャネル型ＭＯＳトランジスタＭＰ１４がＯＮ状態、Ｎチャネル型ＭＯＳトランジスタＭＮ１４がＯＦＦ状態であることから、出力信号の電圧値がＶＤＤＨとなる。
【００１０】
ローレベル（電圧レベルが接地電圧）の入力信号が入力された場合、インバータ回路Ｉ１１では、Ｐチャネル型ＭＯＳトランジスタＭＰ１１がＯＮ状態に、Ｎチャネル型ＭＯＳトランジスタＭＮ１１がＯＦＦ状態となり、ノードＪ１の電圧値がＶＤＤＬとなる。また、インバータ回路Ｉ１２では、Ｐチャネル型ＭＯＳトランジスタＭＰ１２がＯＦＦ状態に、Ｎチャネル型ＭＯＳトランジスタＭＮ１２がＯＮ状態となり、ノードＪ２の電圧が接地電圧となる。
【００１１】
ラッチ回路Ｌ１０では、ノードＪ１の電圧値がＶＤＤＬなので、Ｎチャネル型ＭＯＳトランジスタＭＮ１４がＯＮ状態となり、出力端子の電圧が接地電圧となる。尚、出力端子の電圧が接地電圧となることから、Ｐチャネル型ＭＯＳトランジスタＭＰ１３がＯＮ状態となり、ドレイン端子に接続されたノードの電圧、即ち、Ｐチャネル型ＭＯＳトランジスタＭＰ１４のゲート端子の電圧がＶＤＤＨとなり、Ｐチャネル型ＭＯＳトランジスタＭＰ１４はＯＦＦ状態になる。
【００１２】
他のレベルシフト回路としては、例えば、図１０に示すように、２段の比率型インバータ回路Ｉ２１及びＩ２２で構成されたレベルシフト回路２００がある（例えば、特許文献２参照）。ここでは、図９に示すレベルシフト回路の場合と同様に、ＩＣの内部回路が、第１電圧源から電源電圧ＶＤＤＨの供給を受けて動作し、Ｉ２Ｃバスが、第２電圧源から電源電圧ＶＤＤＬの供給を受けて動作する場合を想定している。
【００１３】
具体的には、図１０に示すレベルシフト回路２００は、ソース端子が第１電圧源に、ゲート端子及びドレイン端子が比率型インバータ回路Ｉ２１の出力ノードに夫々接続されたＰチャネル型ＭＯＳトランジスタＭＰ２１と、ゲート端子に入力信号が、ソース端子に接地電圧が夫々入力され、ドレイン端子が比率型インバータ回路Ｉ２１の出力ノードに接続されたＮチャネル型ＭＯＳトランジスタＭＮ２１を備え、入力信号の波形整形を行う比率型インバータ回路Ｉ２１と、ソース端子が第１電圧源に、ゲート端子及びドレイン端子が出力端子に接続されたＰチャネル型ＭＯＳトランジスタＭＰ２２と、ゲート端子が比率型インバータ回路Ｉ２１の出力ノードに、ドレイン端子が出力端子に夫々接続され、ソース端子に接地電圧が入力されているＮチャネル型ＭＯＳトランジスタＭＮ２２を備え、比率型インバータ回路Ｉ２１の出力信号の波形整形を行う比率型インバータ回路Ｉ２２を備えて構成されている。
【００１４】
図１０に示すレベルシフト回路は、２段の比率型インバータ回路Ｉ２１及びＩ２２で構成されていることから、２段の比率型インバータ回路Ｉ２１及びＩ２２を構成するＭＯＳトランジスタのサイズを適切に選択することにより、出力信号の電圧振幅の最大値を電源電圧ＶＤＤＨにすることができる。
【先行技術文献】
【特許文献】
【００１５】
【特許文献１】特開２００６−１３５５６０号公報
【特許文献２】特開平８−１８４３３号公報
【発明の概要】
【発明が解決しようとする課題】
【００１６】
ところで、図９に示すレベルシフト回路では、Ｎチャネル型ＭＯＳトランジスタＭＮ１３とＮチャネル型ＭＯＳトランジスタＭＮ１４に逆位相の信号を入力する必要があることから、２段のインバータ回路Ｉ１１及びＩ１２が必要となる。そして、インバータ回路Ｉ１１及びＩ１２を正常に動作させるためには、入力信号の電圧振幅に応じた電源電圧ＶＤＤＬを入力する必要があり、外部入力により電圧ＶＤＤＬを入力する必要が生じる。
【００１７】
これに対し、図１０に示すレベルシフト回路では、入力信号がハイレベルの場合、Ｐチャネル型ＭＯＳトランジスタＭＰ２１とＮチャネル型ＭＯＳトランジスタＭＮ２１の両方がＯＮ状態になるため、比率型インバータ回路Ｉ２１に貫通電流が流れることになる。また、入力信号がローレベルの場合は、Ｐチャネル型ＭＯＳトランジスタＭＰ２２とＮチャネル型ＭＯＳトランジスタＭＮ２２の両方がＯＮ状態となるため、比率型インバータ回路Ｉ２２貫通電流が流れることになる。つまり、入力信号の信号レベルに拘わらず、貫通電流が流れるため、消費電流の増大が課題となっている。更に、出力信号の電圧振幅の最大値を、ＭＯＳトランジスタサイズにより調整する構成であることから、特定の最大振幅を持つ入力信号でしか使用することができない。
【００１８】
本発明は上記の問題に鑑みてなされたものであり、その目的は、入力信号の電圧振幅の最大値と同電圧を供給する電源電圧の入力を必要とせず、異なる電圧振幅の入力信号が入力された場合でも動作可能であり、貫通電流による消費電力の増大を低減できるレベルシフト回路、及び、当該レベルシフト回路を用いた通信回路を提供する点にある。
【課題を解決するための手段】
【００１９】
上記目的を達成するための本発明に係るレベルシフト回路は、出力信号の電圧振幅の最大値と同電圧を供給する第１電圧源と内部出力ノードの間に設けられた負荷抵抗回路と、入力信号の入力電圧を受け付け、制御ノードの電圧値を前記入力信号の電圧振幅の最大値に対応する制御電圧値に保持する電圧記憶回路と、前記内部出力ノードと前記入力信号の入力ノードの間に設けられ、前記制御ノードの電圧と前記入力信号の電圧の電圧差に応じてＯＮ状態とＯＦＦ状態が切り替わるように構成され、前記入力信号の電圧値が電圧振幅の最大値の場合にＯＦＦ状態に、前記入力信号の電圧値が電圧振幅の最小値の場合にＯＮ状態になる第１スイッチング回路と、を備えることを特徴とする。
【００２０】
尚、ここでの電圧振幅の最大値は、電圧振幅の絶対値の最大値を示しており、電圧振幅の最小値は、電圧振幅の絶対値の最大値を示している。
【００２１】
更に好ましくは、上記特徴のレベルシフト回路は、前記電圧記憶回路が、入力端が前記入力ノードに、出力端が前記制御ノードに夫々接続された整流素子と、一端が前記制御ノードに、他端が所定の固定電圧を供給する固定電圧源に夫々接続された静電容量素子を備えて構成される。
【００２２】
更に好ましくは、上記特徴のレベルシフト回路は、前記整流素子が、アノードが前記入力ノードに、カソードが前記制御ノードに夫々接続されたダイオード、または、ゲート端子及びドレイン端子が前記入力ノードに、ソース端子が前記制御ノードに夫々接続された第１ＭＯＳトランジスタである。
【００２３】
更に好ましくは、上記特徴のレベルシフト回路は、前記静電容量素子が、コンデンサ、または、第２ＭＯＳトランジスタのゲート酸化膜で構成されている。
【００２４】
更に好ましくは、上記何れかの特徴のレベルシフト回路は、前記第１スイッチング回路が、ゲート端子が前記制御ノードに、ソース端子が前記入力ノードに、ドレイン端子が前記内部出力ノードに接続された第３ＭＯＳトランジスタである。
【００２５】
更に好ましくは、上記何れかの特徴のレベルシフト回路は、前記負荷抵抗回路が、一端が前記第１電圧源に、他端が前記内部出力ノードに接続された抵抗素子、または、ゲート端子及びドレイン端子が前記内部出力ノードに、ソース端子が前記第１電圧源に夫々接続された第４ＭＯＳトランジスタで構成されている。
【００２６】
更に好ましくは、上記何れかの特徴のレベルシフト回路は、前記内部出力ノードと出力端子の間に、前記第１電圧源から電源電圧が供給され動作する波形整形回路を備える。
【００２７】
更に好ましくは、上記特徴のレベルシフト回路は、前記波形整形回路が、入力端子が前記内部出力ノードに、出力端子が外部出力ノードに夫々接続されたＣＭＯＳインバータ回路で構成される。
【００２８】
更に好ましくは、上記何れかの特徴のレベルシフト回路は、前記入力ノードの電圧値を、前記入力信号の電圧振幅の最大値以上の所定電圧以下に保持する第１静電保護回路を備える。
【００２９】
更に好ましくは、上記何れかの特徴のレベルシフト回路は、前記入力ノードの電圧値を、前記入力信号の電圧振幅の最小値以下の所定電圧以上に保持する第２静電保護回路を備える。
【００３０】
更に好ましくは、上記特徴のレベルシフト回路は、前記入力ノードに、プルアップ回路が接続されている。
【００３１】
更に好ましくは、上記特徴のレベルシフト回路は、前記入力ノードに、プルダウン回路が接続されている。
【００３２】
更に好ましくは、上記何れかの特徴のレベルシフト回路は、前記第１スイッチング回路と前記内部出力ノードの間に設けられ、外部信号に基づいてＯＮ状態とＯＦＦ状態が切り替わる第２スイッチング回路、或いは、第１電圧源と内部出力ノードの間に前記負荷抵抗回路と直列に設けられ、外部信号に基づいてＯＮ状態とＯＦＦ状態が切り替わる第２スイッチング回路を備える。
【００３３】
上記目的を達成するための本発明に係る通信回路は、搭載されているＩＣの内部回路に、上記何れかの特徴のレベルシフト回路を用いて接続することを特徴とする。
【発明の効果】
【００３４】
上記特徴のレベルシフト回路によれば、入力信号の入力電圧を受け付け、制御ノードの電圧値を入力信号の電圧振幅の最大値に保持する電圧記憶回路を備え、制御ノードの電圧（入力信号の電圧振幅の最大値）と入力信号の電圧の電圧差に応じて動作するように構成したので、入力信号の電圧振幅の最大値と同電圧を供給する第２電圧源からの電源供給が必要なくなり、端子数を低減できる。
【００３５】
また、上記特徴のレベルシフト回路によれば、入力信号の入力電圧を受け付け、制御ノードの電圧値を入力信号の電圧振幅の最大値に保持する電圧記憶回路を備え、制御ノードの電圧（入力信号の電圧振幅の最大値）と入力信号の電圧の電圧差に応じて動作するように構成したので、電圧振幅の異なる入力信号が入力された場合でも正常に動作でき、汎用性を向上させることができる。
【００３６】
更に、上記特徴のレベルシフト回路によれば、入力信号のレベルがハイレベルの場合、電圧記憶回路の電圧と入力信号の電圧の電圧差が無くなり、第１スイッチング回路がＯＦＦ状態になるため、第１電圧源と入力ノードの間に貫通電流が流れることがないので、消費電力の増大を効果的に抑えることができる。
【００３７】
上記特徴の通信回路によれば、上記特徴のレベルシフト回路を用いるので、入力信号のレベルがハイレベルの場合に貫通電流が流れることがない。特に、Ｉ２Ｃ方式では、待機時に、入力ノードに接続する入力端子の電圧をハイレベルに保つことになっているため、上記特徴のレベルシフト回路を用いることで待機時の貫通電流を削減でき、消費電力の低減を図ることが可能になる。尚、特に、Ｉ２Ｃ方式では、低速で周辺機器と通信を行うので、入力信号がハイレベルに保たれる時間が長くなる傾向にあるので、入力信号のレベルがハイレベルの場合の貫通電力を抑えることにより、消費電力の削減効果がより期待できる。
【図面の簡単な説明】
【００３８】
【図１】本発明に係るレベルシフト回路及び通信回路の概略構成例を示す概略回路図である。
【図２】本発明に係るレベルシフト回路の第１実施形態における動作を示す信号波形図である。
【図３】本発明に係るレベルシフト回路及び通信回路の概略構成例を示す概略回路図である。
【図４】本発明に係るレベルシフト回路の第２実施形態における動作を示す信号波形図である。
【図５】本発明に係るレベルシフト回路及び通信回路の概略構成例を示す概略回路図である。
【図６】本発明に係るレベルシフト回路及び通信回路の概略構成例を示す概略回路図である。
【図７】本発明に係るレベルシフト回路及び通信回路の概略構成例を示す概略回路図である。
【図８】本発明に係るレベルシフト回路及び通信回路の概略構成例を示す概略回路図である。
【図９】従来技術に係るレベルシフト回路の概略構成例を示す概略回路図である。
【図１０】従来技術に係るレベルシフト回路の概略構成例を示す概略回路図である。
【発明を実施するための形態】
【００３９】
以下、本発明に係るレベルシフト回路及び通信回路の実施形態を図面に基づいて説明する。
【００４０】
〈第１実施形態〉
本発明に係るレベルシフト回路及び通信回路の第１実施形態について図１及び図２を基に説明する。
【００４１】
先ず、本発明に係るレベルシフト回路１０Ａ及び通信回路１Ａの構成について、図１を基に説明する。ここで、図１は、本発明に係るレベルシフト回路１０Ａを用いて、搭載されているＩＣの内部回路に接続する通信回路１Ａの概略構成例を示している。
【００４２】
尚、本実施形態では、ＩＣの内部回路が、第１電圧源から電源電圧ＶＤＤＨの供給を受けて動作し、外部バス２０（Ｉ２Ｃバス）が、第２電圧源から電源電圧ＶＤＤＬの供給を受けて動作する場合を想定して説明する。また、ＶＤＤＨ＞ＶＤＤＬとなっている。
【００４３】
通信回路１Ａは、Ｉ２Ｃ方式で通信を行う回路であり、電源電圧ＶＤＤＬの供給を受けて動作する外部バス２０と、外部バス２０から電圧振幅の最大値がＶＤＤＬの入力信号を受け付け、電圧振幅の最大値がＶＤＤＨの出力信号を出力するレベルシフト回路１０Ａを備えて構成されている。
【００４４】
外部バス２０は、一端が電源電圧ＶＤＤＬに、他端がレベルシフト回路１０Ａの入力ノードＮ３に接続された抵抗素子ＲＰＵと、ドレイン端子がレベルシフト回路１０Ａの入力ノードＮ３に接続され、ソース端子に接地電圧が入力されるＮチャネル型ＭＯＳトランジスタＭＰＤを備えて構成されている。即ち、外部バス２０は、抵抗素子ＲＰＵでプルアップされ、Ｎチャネル型ＭＯＳトランジスタＭＰＤでプルダウンされたオープンドレインのバスであり、レベルシフト回路１０に対し、電圧振幅の最大値がＶＤＤＬ、最小値が接地電圧の入力信号を出力する。
【００４５】
レベルシフト回路１０Ａは、第１電圧源と内部出力ノードＮ１の間に設けられた負荷抵抗回路と、入力信号の入力電圧を受け付け、制御ノードＮ２の電圧値を入力信号の電圧振幅の最大値に対応する制御電圧値に保持する電圧記憶回路１１ａと、内部出力ノードＮ１と入力信号の入力ノードＮ３の間に設けられ、制御ノードＮ２の電圧と入力信号の電圧の電圧差に応じてＯＮ状態とＯＦＦ状態が切り替わるように構成され、入力信号の電圧値が電圧振幅の最大値の場合にＯＦＦ状態に、入力信号の電圧値が電圧振幅の最小値の場合にＯＮ状態になる第１スイッチング回路と、を備えて構成されている。また、本実施形態のレベルシフト回路１０Ａは、内部出力ノードＮ１と出力端子の間に、電源電圧ＶＤＤＨの供給を受けて動作する波形整形回路を備えている。尚、ここでの入力信号の電圧振幅の最大値は絶対値の最大値であり、本実施形態では、入力信号が接地電圧（０Ｖ）から正電圧ＶＤＤＬの電圧振幅を持つことから、入力信号の電圧振幅の最大値はＶＤＤＬである。
【００４６】
負荷抵抗回路は、ここでは、抵抗素子Ｒ１で構成され、一端が第１電圧源に、他端が内部出力ノードＮ１に接続されている。
【００４７】
電圧記憶回路１１ａは、入力端が入力ノードＮ３に、出力端が制御ノードＮ２に夫々接続された整流素子と、一端が制御ノードＮ２に、他端が所定の固定電圧を供給する固定電圧源に夫々接続された静電容量素子を備えて構成されている。ここでは、整流素子がダイオードＤ１で構成され、アノード端子が入力ノードＮ３に、カソード端子が制御ノードＮ２に接続されている。また、静電容量素子がコンデンサＣ１で構成され、一端が制御ノードＮ２に、他端が固定電圧源としての接地電圧に接続されている。ダイオードＤ１及びコンデンサＣ１を用いることにより、簡素な構成で電圧記憶回路１１ａを実現できる。尚、本実施形態では、固定電圧源として接地電圧を想定したが、これに限るものではない。
【００４８】
第１スイッチング回路は、ゲート端子が制御ノードＮ２に、ソース端子が入力ノードＮ３に、ドレイン端子が内部出力ノードＮ１に接続された第３ＭＯＳトランジスタで構成されている。
【００４９】
波形整形回路は、入力端子が内部出力ノードＮ１に、出力端子が外部出力ノードＮ４に夫々接続されたＣＭＯＳインバータ回路Ｉ１で構成されている。より具体的には、ゲート端子が内部出力ノードＮ１に、ドレイン端子が外部出力ノードＮ４に夫々接続され、ソース端子に電源電圧ＶＤＤＨが入力されたＰチャネル型ＭＯＳトランジスタＭＰ１と、ゲート端子が内部出力ノードＮ１に、ドレイン端子が外部出力ノードＮ４に夫々接続され、ソース端子に接地電圧が入力されたＮチャネル型ＭＯＳトランジスタＭＮ２で構成されている。尚、波形整形回路を備えることにより、プロセスの制約等により、負荷抵抗の抵抗値を大きくすることができない場合や、内部出力ノードＮ１を伝搬する信号の電圧振幅の最大値を十分に大きくすることができない場合でも、出力信号について所望の電圧振幅を得ることができる。
【００５０】
次に、本発明に係るレベルシフト回路１０Ａ及び通信回路１Ａの動作について、図２を基に説明する。
【００５１】
ここで、図２（ａ）は、実線が入力信号の電圧Ｖｉｎを、破線が制御電圧Ｖｇを、図２（ｂ）は、Ｎチャネル型ＭＯＳトランジスタＭＮ１のゲート・ソース間電圧Ｖｇｓを、図２（ｃ）は、Ｎチャネル型ＭＯＳトランジスタＭＮ１のドレイン端子の電圧（内部出力ノードＮ１の電圧値）Ｖｄを、図２（ｄ）は、出力信号の電圧値Ｖｏｕｔを、図２（ｅ）は、Ｎチャネル型ＭＯＳトランジスタＭＮ１に流れる電流値Ｉｄｓを夫々示している。
【００５２】
尚、入力信号の電圧Ｖｉｎの最大値ＶＤＤＬは、Ｎチャネル型ＭＯＳトランジスタＭＮ１のしきい値電圧Ｖｔｈ１とダイオードＤ１の順方向バイアスＶｆの合計より大きくなるように、Ｖｉｎ＝ＶＤＤＬ＞Ｖｔｈ１＋Ｖｆに設定されている。
【００５３】
時間ｔ０〜ｔ１の初期状態（電圧記憶回路１１に入力信号の電圧振幅の最大値を記憶する前）では、図２（ａ）に示すように、入力信号の電圧値Ｖｉｎがローレベル（０Ｖ、接地電圧）、コンデンサＣ１の電圧が０Ｖとなっている。これにより、図２（ｂ）に示すように、Ｎチャネル型ＭＯＳトランジスタＭＮ１は、ゲート・ソース間電圧が０Ｖであり、ＯＦＦ状態となっている。また、図２（ｃ）に示すように、Ｎチャネル型ＭＯＳトランジスタＭＮ１のドレイン端子の電圧値はＶＤＤＨであり、図２（ｄ）に示すように、ＣＯＭＳインバータ回路の出力信号の電圧値は０Ｖである。
【００５４】
時間ｔ１〜ｔ２の電圧記憶期間では、レベルシフト回路１０Ａは、コンデンサＣ１を充電し、制御ノードＮ２に入力信号の電圧振幅の最大値に対応する制御電圧値を記憶する電圧記憶動作を行う。具体的には、時間ｔ１において、図２（ａ）に示すように、入力信号の電圧Ｖｉｎがローレベルからハイレベル（ＶＤＤＬ）になると、ダイオードＤ１に電流が流れ、コンデンサＣ１の充電が開始される。ダイオードＤ１のアノード・カソード間電圧（Ｖｉｎ−Ｖｇ）が順方向バイアスＶｆに近くなると、ダイオードＤ１に電流が流れなくなりコンデンサＣ１の充電が終了する。
【００５５】
尚、充電終了時のＮチャネル型ＭＯＳトランジスタＭＮ１は、ゲート端子に入力される制御電圧Ｖｇが略Ｖｉｎ−Ｖｆとなり、図２（ｂ）に示すように、ゲート・ソース間電圧Ｖｇｓが−Ｖｆとなり、ＯＦＦ状態となる。また、図２（ｃ）に示すように、Ｎチャネル型ＭＯＳトランジスタＭＮ１のドレイン端子の電圧値はＶＤＤＨであり、図２（ｄ）に示すように、ＣＯＭＳインバータ回路の出力信号の電圧値は０Ｖである。
【００５６】
時間ｔ２以降の期間では、レベルシフト回路１０Ａは、通常動作を行う。具体的には、時間ｔ３で入力信号の電圧値Ｖｉｎがハイレベルからローレベルに遷移すると、ダイオードＤ１には逆方向バイアスがかかる。これにより、ダイオードＤ１に電流が流れないので、コンデンサＣ１の電荷が保持され、Ｎチャネル型ＭＯＳトランジスタＭＮ１のゲート端子に入力される制御電圧ＶｇはＶＤＤＬ−Ｖｆのまま保持される。これに対し、入力信号の電圧値Ｖｉｎがローレベルになることで、Ｎチャネル型ＭＯＳトランジスタＭＮ１は、ソース端子の電圧値が０Ｖになり、図２（ｂ）に示すように、ゲート・ソース間電圧ＶｇｓがＶＤＤＬ−Ｖｆとなり、ＶＤＤＬ＞Ｖｔｈ１＋Ｖｆの条件下では、ＯＮ状態になる。Ｎチャネル型ＭＯＳトランジスタＭＮ１がＯＮ状態となることから、図２（ｅ）に示すように、ドレイン・ソース間にＶＤＤＨ／Ｒ１の電流が流れ、図２（ｃ）に示すように、内部出力ノードＮ１の電圧値Ｖｄは低下して０Ｖに近くなり、図２（ｄ）に示すように、ＣＭＯＳインバータ回路Ｉ１の出力信号の電圧値はローレベルからハイレベル（ＶＤＤＨ）に遷移する。
【００５７】
時間ｔ４で入力信号の電圧値Ｖｉｎがローレベルからハイレベルに遷移した場合、コンデンサＣ１に電荷が保持されていることから、ダイオードＤ１のアノード・カソード間電圧は順方向バイアスＶｆに近い状態となり、ダイオードＤ１に電流は流れず、コンデンサＣ１の電荷は保持される。制御電圧ＶｇがＶｉｎ−Ｖｆ（＝ＶＤＤＬ−Ｖｆ）、ソース端子の電圧値がＶＤＤＬであることから、Ｎチャネル型ＭＯＳトランジスタＭＮ１は、図２（ｂ）に示すように、ゲート・ソース間電圧Ｖｇｓが−Ｖｆとなり、ＯＦＦ状態となる。このとき、Ｎチャネル型ＭＯＳトランジスタＭＮ１に電流が流れないことから、図２（ｃ）に示すように、内部出力ノードＮ１の電圧値Ｖｄはローレベルからハイレベル（ＶＤＤＨ）に遷移し、図２（ｄ）に示すように、ＣＯＭＳインバータ回路の出力信号の電圧値はハイレベル（ＶＤＤＨ）からローレベル（０Ｖ）に遷移する。
【００５８】
以上より、本発明に係るレベルシフト回路１０Ａでは、電源電圧ＶＤＤＬの入力を必要とせず、入力信号の電圧値Ｖｉｎがハイレベル（ＶＤＤＬ）の場合でも、貫通電流が流れない。
【００５９】
〈第２実施形態〉
本発明に係るレベルシフト回路及び通信回路の第２実施形態について図３及び図４を基に説明する。尚、本実施形態では、上記第１実施形態とは、負荷抵抗回路及び電圧記憶回路１１の構成が異なる場合について説明する。
【００６０】
先ず、本発明に係るレベルシフト回路１０Ｂ及び通信回路１Ｂの構成について、図３を基に説明する。ここで、図３は、本実施形態の通信回路１Ｂの概略構成例を示している。
【００６１】
尚、本実施形態では、上記第１実施形態と同様に、ＩＣの内部回路が、電源電圧ＶＤＤＨの供給を受けて動作し、外部バス２０（Ｉ２Ｃバス）が、電源電圧ＶＤＤＬの供給を受けて動作する場合を想定して説明する。また、ＶＤＤＨ＞ＶＤＤＬとなっている。
【００６２】
通信回路１Ｂは、上記第１実施形態と同様に、Ｉ２Ｃ方式で通信を行う回路であり、電源電圧ＶＤＤＬの供給を受けて動作する外部バス２０と、外部バス２０から電圧振幅の最大値がＶＤＤＬの入力信号を受け付け、電圧振幅の最大値がＶＤＤＨの出力信号を出力するレベルシフト回路１０Ｂを備えて構成されている。尚、外部バス２０の構成は、上記第１実施形態と同じである。
【００６３】
レベルシフト回路１０Ｂは、図３に示すように、負荷抵抗回路と、電圧記憶回路１１ｂと、第１スイッチング回路と、波形整形回路を備えて構成されている。尚、第１スイッチング回路及び波形整形回路の構成は、上記第１実施形態と同じである。
【００６４】
負荷抵抗回路は、本実施形態では、ゲート端子及びドレイン端子が内部出力ノードＮ１に接続され、ソース端子に電源電圧ＶＤＤＨが入力されたＭＯＳトランジスタ、ここでは、Ｐチャネル型ＭＯＳトランジスタＭＰ２で構成されている。負荷抵抗回路をＭＯＳトランジスタで構成することにより、例えば、抵抗素子Ｒ１を用意できないＣＭＯＳプロセスを用いる場合等、抵抗素子Ｒ１を利用できない場合であっても、本発明に係るレベルシフト回路１０Ｂを実現することが可能になる。
【００６５】
電圧記憶回路１１ｂは、図３に示すように、整流素子と静電容量素子を備えて構成されている。整流素子は、本実施形態では、ゲート端子及びドレイン端子が入力ノードＮ３に、ソース端子が制御ノードＮ２に夫々接続されたＭＯＳトランジスタ、ここでは、Ｎチャネル型ＭＯＳトランジスタＭＮ３で構成されている。整流素子をＭＯＳトランジスタで構成することにより、ロジック専用プロセスのようにダイオードが用意されていないプロセスを用いる場合でも本発明に係るレベルシフト回路１０Ｂを実現することが可能になる。
【００６６】
また、静電容量素子は、本実施形態では、ＭＯＳトランジスタ、ここでは、Ｎチャネル型ＭＯＳトランジスタＭＮ４のゲート酸化膜で構成されている。静電容量素子をＭＯＳトランジスタで構成することにより、ロジック専用プロセスのようにコンデンサが用意されていないプロセスを用いる場合でも本発明に係るレベルシフト回路１０Ｂを実現することが可能になる。
【００６７】
次に、本発明に係るレベルシフト回路１０Ｂ及び通信回路１Ｂの動作について、図４を基に説明する。
【００６８】
ここで、図４（ａ）は、実線が入力信号の電圧Ｖｉｎを、破線が制御電圧Ｖｇを、図４（ｂ）は、Ｎチャネル型ＭＯＳトランジスタＭＮ１のゲート・ソース間電圧Ｖｇｓを、図４（ｃ）は、Ｎチャネル型ＭＯＳトランジスタＭＮ１のドレイン端子の電圧（内部出力ノードＮ１の電圧値）Ｖｄを、図４（ｄ）は、出力信号の電圧値Ｖｏｕｔを、図２（ｅ）は、Ｎチャネル型ＭＯＳトランジスタＭＮ１に流れる電流値Ｉｄｓを夫々示している。
【００６９】
尚、入力信号の電圧Ｖｉｎの最大値ＶＤＤＬは、本実施形態では、Ｎチャネル型ＭＯＳトランジスタＭＮ１のしきい値電圧Ｖｔｈ１と、Ｎチャネル型ＭＯＳトランジスタＭＮ３のしきい値電圧Ｖｔｈ２の合計より大きくなるように、Ｖｉｎ＝ＶＤＤＬ＞Ｖｔｈ１＋Ｖｔｈ２に設定されている。
【００７０】
時間ｔ０〜ｔ１の初期状態では、図４（ａ）に示すように、入力信号の電圧値Ｖｉｎが０Ｖ、コンデンサの電圧が０Ｖとなっている。また、図４（ｂ）に示すように、Ｎチャネル型ＭＯＳトランジスタＭＮ１は、ゲート・ソース間電圧が０Ｖであり、ＯＦＦ状態となっている。また、図４（ｃ）に示すように、Ｎチャネル型ＭＯＳトランジスタＭＮ１のドレイン端子の電圧値はＶＤＤＨであり、図４（ｄ）に示すように、ＣＭＯＳインバータ回路の出力信号の電圧値は０Ｖである。
【００７１】
時間ｔ１〜ｔ２の電圧記憶期間では、レベルシフト回路１０Ｂは、制御ノードＮ２に入力信号の電圧振幅の最大値に対応する制御電圧値を記憶する電圧記憶動作を行う。具体的には、時間ｔ１において、図４（ａ）に示すように、入力信号の電圧Ｖｉｎがローレベルからハイレベル（ＶＤＤＬ）になると、Ｎチャネル型ＭＯＳトランジスタＭＮ３に電流が流れ、Ｎチャネル型ＭＯＳトランジスタＭＮ４のゲート酸化膜への充電が開始される。Ｎチャネル型ＭＯＳトランジスタＭＮ３のソース・ドレイン間電圧が、Ｎチャネル型ＭＯＳトランジスタＭＮ３のしきい値電圧Ｖｔｈ２に近くなると、Ｎチャネル型ＭＯＳトランジスタＭＮ３に電流が流れなくなり、Ｎチャネル型ＭＯＳトランジスタＭＮ４のゲート酸化膜への充電が終了する。
【００７２】
尚、充電終了時のＮチャネル型ＭＯＳトランジスタＭＮ１は、ゲート端子に入力される制御電圧Ｖｇが略Ｖｉｎ−Ｖｔｈ２となり、図４（ｂ）に示すように、ゲート・ソース間電圧Ｖｇｓが−Ｖｔｈ２となり、ＯＦＦ状態となる。また、図４（ｃ）に示すように、Ｎチャネル型ＭＯＳトランジスタＭＮ１のドレイン端子の電圧値はＶＤＤＨであり、図４（ｄ）に示すように、ＣＯＭＳインバータ回路の出力信号の電圧値は０Ｖである。
【００７３】
時間ｔ２以降の期間では、レベルシフト回路１０Ｂは、通常動作を行う。具体的には、時間ｔ３で入力信号の電圧値Ｖｉｎがハイレベルからローレベルに遷移すると、Ｎチャネル型ＭＯＳトランジスタＭＮ３はＯＦＦ状態となり、Ｎチャネル型ＭＯＳトランジスタＭＮ４の電荷は保持され、Ｎチャネル型ＭＯＳトランジスタＭＮ１のゲート端子に入力される制御電圧ＶｇはＶＤＤＬ−Ｖｔｈ２のまま保持される。これに対し、入力信号の電圧値Ｖｉｎがローレベルになることで、Ｎチャネル型ＭＯＳトランジスタＭＮ１は、ソース端子の電圧値が０Ｖになり、図４（ｂ）に示すように、ゲート・ソース間電圧ＶｇｓがＶＤＤＬ−Ｖｔｈ２となり、ＶＤＤＬ＞Ｖｔｈ１＋Ｖｔｈ２の条件下では、ＯＮ状態になる。Ｎチャネル型ＭＯＳトランジスタＭＮ１がＯＮ状態となることから、図４（ｅ）に示すように、ドレイン・ソース間にＶＤＤＨ／Ｒ２の電流が流れ、図４（ｃ）に示すように、内部出力ノードＮ１の電圧値Ｖｄは低下して０Ｖに近くなり、図４（ｄ）に示すように、ＣＭＯＳインバータ回路Ｉ１の出力信号の電圧値はローレベルからハイレベル（ＶＤＤＨ）に遷移する。
【００７４】
時間ｔ４で入力信号の電圧値Ｖｉｎがローレベルからハイレベルに遷移した場合、Ｎチャネル型ＭＯＳトランジスタＭＮ４のゲート酸化膜に電荷が保持されていることから、Ｎチャネル型ＭＯＳトランジスタＭＮ３のドレイン・ソース間電圧はしきい値電圧Ｖｈｔ２に近い状態となり、Ｎチャネル型ＭＯＳトランジスタＭＮ３に電流は流れず、Ｎチャネル型ＭＯＳトランジスタＭＮ４のゲート酸化膜の電荷は保持される。制御電圧ＶｇがＶｉｎ−Ｖｔｈ２（＝ＶＤＤＬ−Ｖｔｈ２）、ソース端子の電圧値がＶＤＤＬであることから、Ｎチャネル型ＭＯＳトランジスタＭＮ１は、図４（ｂ）に示すように、ゲート・ソース間電圧Ｖｇｓが−Ｖｆとなり、ＯＦＦ状態となる。このとき、Ｎチャネル型ＭＯＳトランジスタＭＮ１に電流が流れないことから、図４（ｃ）に示すように、内部出力ノードＮ１の電圧値Ｖｄはローレベルからハイレベル（ＶＤＤＨ）に遷移し、図４（ｄ）に示すように、ＣＯＭＳインバータ回路の出力信号の電圧値はハイレベル（ＶＤＤＨ）からローレベル（０Ｖ）に遷移する。
【００７５】
本実施形態では、負荷抵抗回路をＰチャネル型ＭＯＳトランジスタＭＰ２で構成し、電圧記憶回路１１ｂをＮチャネル型ＭＯＳトランジスタＭＮ３及びＭＮ４で構成したので、負荷抵抗やダイオード、コンデンサが用意されていないＣＭＯＳプロセスでも、本発明に係るレベルシフト回路を実現できる。
【００７６】
〈第３実施形態〉
本発明に係るレベルシフト回路及び通信回路の第３実施形態について図５を基に説明する。尚、本実施形態では、上記第１実施形態の各構成に加え、第２スイッチング回路を備える場合について説明する。
【００７７】
本発明に係るレベルシフト回路１０Ｃ及び通信回路１Ｃの構成について、図５を基に説明する。ここで、図５は、本実施形態の通信回路１Ｃの概略構成例を示している。
【００７８】
尚、本実施形態では、上記第１及び第２実施形態と同様に、ＩＣの内部回路が、電源電圧ＶＤＤＨの供給を受けて動作し、外部バス２０（Ｉ２Ｃバス）が、電源電圧ＶＤＤＬの供給を受けて動作する場合を想定して説明する。また、ＶＤＤＨ＞ＶＤＤＬとなっている。
【００７９】
通信回路１Ｃは、上記第１及び第２実施形態と同様に、Ｉ２Ｃ方式で通信を行う回路であり、電源電圧ＶＤＤＬの供給を受けて動作する外部バス２０と、外部バス２０から電圧振幅の最大値がＶＤＤＬの入力信号を受け付け、電圧振幅の最大値がＶＤＤＨの出力信号を出力するレベルシフト回路１０Ｃを備えて構成されている。尚、外部バス２０の構成は、上記第１及び第２実施形態と同じである。
【００８０】
レベルシフト回路１０Ｃは、図５に示すように、負荷抵抗回路と、電圧記憶回路１１ａと、第１スイッチング回路と、波形整形回路と、第１スイッチング回路と内部出力ノードＮ１の間に設けられ、外部信号に基づいてＯＮ状態とＯＦＦ状態が切り替わる第２スイッチング回路を備えて構成されている。尚、負荷抵抗回路、電圧記憶回路１１ａ、第１スイッチング回路及び波形整形回路の各構成は、上記第１実施形態と同じである。
【００８１】
第２スイッチング回路は、より具体的には、ゲート端子にレベルシフト回路１０Ｃの動作制御を行う外部制御信号ＥＮが入力され、ドレイン端子が内部出力ノードＮ１に、ソース端子が第１スイッチング回路を構成するＮチャネル型ＭＯＳトランジスタＭＮ１のドレイン端子に夫々接続されたＮチャネル型ＭＯＳトランジスタＭＮ５で構成されている。
【００８２】
レベルシフト回路１０Ｃは、本実施形態では、外部制御信号ＥＮがハイレベルの場合に動作し、外部制御信号ＥＮがローレベルの場合は停止する。このように構成することにより、レベルシフト回路１０Ｃを使用しない場合に、レベルシフト回路１０Ｃを停止させることができる。上記第１実施形態で説明したように、入力信号の電圧がローレベルの場合、Ｎチャネル型ＭＯＳトランジスタＭＮ１に電流が流れるが、レベルシフタ回路を動作させる必要が無い場合に、外部制御信号ＥＮをローレベルにすれば、Ｎチャネル型ＭＯＳトランジスタＭＮ１に電流が流れることが無くなり、消費電力の低減を図ることができる。
【００８３】
本実施形態では第２のスイッチング回路を内部出力ノードＮ１とＮチャネル型ＭＯＳトランジスタＭＮ１との間に接続したものとして説明したが、第２スイッチング回路は、入力信号の電圧がローレベルの場合に、Ｎチャネル型ＭＯＳトランジスタＭＮ１に電流が流れるのを止めることができる場所であればどこに設けてもいい。例えば、内部出力ノードＮ１と負荷抵抗回路（抵抗素子Ｒ１、Ｐチャネル型ＭＯＳトランジスタＭＰ２）の間、或いは、電源電圧ＶＤＤＨと負荷抵抗回路の間に介装しても良い。この場合、第２スイッチング回路は、Ｐチャネル型ＭＯＳトランジスタで構成するのが好ましい。
【００８４】
〈第４実施形態〉
本発明に係るレベルシフト回路及び通信回路の第４実施形態について図６を基に説明する。尚、本実施形態では、上記第１実施形態の各構成に加え、静電保護回路を備える場合について説明する。
【００８５】
本発明に係るレベルシフト回路１０Ｄ及び通信回路１Ｄの構成について、図６を基に説明する。ここで、図６は、本実施形態の通信回路１Ｄの概略構成例を示している。
【００８６】
尚、本実施形態では、上記第１〜第３実施形態と同様に、ＩＣの内部回路が、電源電圧ＶＤＤＨの供給を受けて動作し、外部バス２０（Ｉ２Ｃバス）が、電源電圧ＶＤＤＬの供給を受けて動作する場合を想定して説明する。また、ＶＤＤＨ＞ＶＤＤＬとなっている。
【００８７】
通信回路１Ｄは、上記第１〜第３実施形態と同様に、Ｉ２Ｃ方式で通信を行う回路であり、電源電圧ＶＤＤＬの供給を受けて動作する外部バス２０と、外部バス２０から電圧振幅の最大値がＶＤＤＬの入力信号を受け付け、電圧振幅の最大値がＶＤＤＨの出力信号を出力するレベルシフト回路１０Ｄを備えて構成されている。尚、外部バス２０の構成は、上記第１〜第３実施形態と同じである。
【００８８】
レベルシフト回路１０Ｄは、図６に示すように、負荷抵抗回路と、電圧記憶回路１１ａと、第１スイッチング回路と、波形整形回路と、入力ノードＮ３の電圧値を、入力信号の電圧振幅の最大値以上の所定電圧以下に保持する第１静電保護回路と、入力ノードＮ３の電圧値を、入力信号の電圧振幅の最小値以下の所定電圧以上に保持する第２静電保護回路を備えて構成されている。尚、負荷抵抗回路、電圧記憶回路１１ａ、第１スイッチング回路及び波形整形回路の各構成は、上記第１実施形態と同じである。
【００８９】
第１静電保護回路は、アノード端子が入力ノードＮ３に、カソード端子が第１電圧源に夫々接続されたダイオードＤ２で構成されている。ダイオードＤ２の順方向電圧Ｖｆ２を超える正電圧の入力信号が入力された場合、ダイオードＤ２がＯＮ状態となり、入力ノードＮ３の電圧を順方向電圧Ｖｆ２以下に抑えることができる。順方向電圧Ｖｆ２を、Ｎチャネル型ＭＯＳトランジスタＭＮ１及びＭＮ２、Ｐチャネル型ＭＯＳトランジスタＭＰ１のゲート・基板間電圧の耐圧値より小さく設定することで、誤って、ＭＯＳトランジスタの耐圧を超える正電圧の入力信号が入力された場合でも、ＭＯＳトランジスタの破壊を防止することができる。
【００９０】
第２静電保護回路は、アノード端子に接地電圧が入力され、カソード端子が入力ノードＮ３に接続されたダイオードＤ３で構成されている。ダイオードＤ３の順方向電圧Ｖｆ３を超える負電圧の入力信号が入力された場合、ダイオードＤ３がＯＮ状態となり、入力ノードＮ３の電圧をダイオードＤ３の順方向電圧Ｖｆ３より大きい値に保持することができる。順方向電圧Ｖｆ３を、Ｎチャネル型ＭＯＳトランジスタＭＮ１及びＭＮ２、Ｐチャネル型ＭＯＳトランジスタＭＰ１のゲート・基板間電圧の耐圧値より小さく設定することで、誤って、ＭＯＳトランジスタの耐圧を超える負電圧の入力信号が入力された場合でも、ＭＯＳトランジスタの破壊を防止することができる。
【００９１】
本実施形態では、第１静電保護回路及び第２静電保護回路を備えたので、入力信号の電圧が過電圧の場合でも、ＭＯＳトランジスタの破壊を防止して、内部回路を保護することができる。
【００９２】
〈第５実施形態〉
本発明に係るレベルシフト回路及び通信回路の第５実施形態について図７を基に説明する。尚、本実施形態では、上記第１実施形態の各構成に加え、プルアップ回路を備える場合について説明する。
【００９３】
本発明に係るレベルシフト回路１０Ｅ及び通信回路１Ｅの構成について、図７を基に説明する。ここで、図７は、本実施形態の通信回路１Ｅの概略構成例を示している。
【００９４】
尚、本実施形態では、上記第１〜第４実施形態と同様に、ＩＣの内部回路が、電源電圧ＶＤＤＨの供給を受けて動作し、外部バス２０（Ｉ２Ｃバス）が、電源電圧ＶＤＤＬの供給を受けて動作する場合を想定して説明する。また、ＶＤＤＨ＞ＶＤＤＬとなっている。
【００９５】
通信回路１Ｅは、上記第１〜第４実施形態と同様に、Ｉ２Ｃ方式で通信を行う回路であり、電源電圧ＶＤＤＬの供給を受けて動作する外部バス２０と、外部バス２０から電圧振幅の最大値がＶＤＤＬの入力信号を受け付け、電圧振幅の最大値がＶＤＤＨの出力信号を出力するレベルシフト回路１０Ｅを備えて構成されている。尚、外部バス２０の構成は、上記第１〜第４実施形態と同じである。
【００９６】
レベルシフト回路１０Ｅは、図７に示すように、負荷抵抗回路と、電圧記憶回路１１ａと、第１スイッチング回路と、波形整形回路と、プルアップ回路を備えて構成されている。尚、負荷抵抗回路、電圧記憶回路１１ａ、第１スイッチング回路及び波形整形回路の各構成は、上記第１実施形態と同じである。
【００９７】
プルアップ回路は、本実施形態では、ゲート端子に外部信号ＸＰＵが、ソース端子に電源電圧ＶＤＤＨが夫々入力され、ドレイン端子が入力ノードＮ３に接続されたＰチャネル型ＭＯＳトランジスタＭＰ６で構成されている。
【００９８】
このように構成することにより、外部信号ＸＰＵをローレベルにすれば、入力ノードＮ３をプルアップすることができ、入力端子を出力端子と併用する、即ち、双方向端子として利用することが可能になる。
【００９９】
〈第６実施形態〉
本発明に係るレベルシフト回路及び通信回路の第６実施形態について図８を基に説明する。尚、本実施形態では、上記第１実施形態の各構成に加え、プルダウン回路を備える場合について説明する。
【０１００】
本発明に係るレベルシフト回路１０Ｆ及び通信回路１Ｆの構成について、図８を基に説明する。ここで、図８は、本実施形態の通信回路１Ｆの概略構成例を示している。
【０１０１】
尚、本実施形態では、上記第１〜第５実施形態と同様に、ＩＣの内部回路が、電源電圧ＶＤＤＨの供給を受けて動作し、外部バス２０（Ｉ２Ｃバス）が、電源電圧ＶＤＤＬの供給を受けて動作する場合を想定して説明する。また、ＶＤＤＨ＞ＶＤＤＬとなっている。
【０１０２】
通信回路１Ｆは、上記第１〜第５実施形態と同様に、Ｉ２Ｃ方式で通信を行う回路であり、電源電圧ＶＤＤＬの供給を受けて動作する外部バス２０と、外部バス２０から電圧振幅の最大値がＶＤＤＬの入力信号を受け付け、電圧振幅の最大値がＶＤＤＨの出力信号を出力するレベルシフト回路１０Ｆを備えて構成されている。尚、外部バス２０の構成は、上記第１〜第５実施形態と同じである。
【０１０３】
レベルシフト回路１０Ｆは、図８に示すように、負荷抵抗回路と、電圧記憶回路１１ａと、第１スイッチング回路と、波形整形回路と、プルダウン回路を備えて構成されている。尚、負荷抵抗回路、電圧記憶回路１１ａ、第１スイッチング回路及び波形整形回路の各構成は、上記第１実施形態と同じである。
【０１０４】
プルダウン回路は、ゲート端子に外部信号ＰＤが、ソース端子に接地電圧が夫々入力され、ドレイン端子が入力ノードＮ３に接続されたＮチャネル型ＭＯＳトランジスタＭＮ７で構成されている。
【０１０５】
このように構成することにより、外部信号ＰＤをハイレベルにすれば、入力ノードＮ３をプルダウンすることができ、入力端子を出力端子と併用する、即ち、双方向端子として利用することが可能になる。
【０１０６】
〈別実施形態〉
〈１〉上記第１〜第６実施形態では、ＣＭＯＳインバータ回路Ｉ１で構成される波形整形回路を用いる場合について説明したが、波形整形回路はＣＭＯＳインバータ回路Ｉ１以外の貫通電流が流れない回路であっても良いし、出力信号の電圧振幅が十分大きな値であれば、波形整形回路を備えない構成であっても良い。
【０１０７】
〈２〉上記第１〜第６実施形態では、第１スイッチング回路がＮチャネル型ＭＯＳトランジスタＭＮ１で構成されている場合を想定して説明したが、例えば、入力信号が所定の負電圧から接地電圧の電圧振幅を持つ信号の場合（ＶＤＤＬが負電圧の場合）に、Ｐチャネル型ＭＯＳトランジスタで構成しても良い。この場合の電圧振幅の最大値は、絶対値の最大値であることから、前記負電圧の電圧値となる。
【符号の説明】
【０１０８】
１        本発明に係る通信回路
１Ａ      本発明に係る通信回路
１Ｂ      本発明に係る通信回路
１Ｃ      本発明に係る通信回路
１Ｄ      本発明に係る通信回路
１Ｅ      本発明に係る通信回路
１Ｆ      本発明に係る通信回路
１０      本発明に係るレベルシフト回路
１０Ａ    本発明に係るレベルシフト回路
１０Ｂ    本発明に係るレベルシフト回路
１０Ｃ    本発明に係るレベルシフト回路
１０Ｄ    本発明に係るレベルシフト回路
１０Ｅ    本発明に係るレベルシフト回路
１０Ｆ    本発明に係るレベルシフト回路
１１      電圧記憶回路
１１ａ    電圧記憶回路
１１ｂ    電圧記憶回路
２０      外部バス
１００    従来技術に係るレベルシフト回路
２００    従来技術に係るレベルシフト回路
Ｒ１      抵抗素子
ＲＰＵ    抵抗素子
Ｄ１      ダイオード
Ｄ２      ダイオード
Ｄ３      ダイオード
Ｃ１      コンデンサ
ＭＮ１    Ｎチャネル型ＭＯＳトランジスタ
ＭＮ２    Ｎチャネル型ＭＯＳトランジスタ
ＭＮ３    Ｎチャネル型ＭＯＳトランジスタ
ＭＮ４    Ｎチャネル型ＭＯＳトランジスタ
ＭＮ５    Ｎチャネル型ＭＯＳトランジスタ
ＭＮ６    Ｎチャネル型ＭＯＳトランジスタ
ＭＮ７    Ｎチャネル型ＭＯＳトランジスタ
ＭＰ１    Ｐチャネル型ＭＯＳトランジスタ
ＭＰ２    Ｐチャネル型ＭＯＳトランジスタ
ＭＰＤ    Ｐチャネル型ＭＯＳトランジスタ
Ｉ１      ＣＭＯＳインバータ回路
Ｉ１１    インバータ回路
Ｉ１２    インバータ回路
Ｉ２１    インバータ回路
Ｉ２２    インバータ回路
Ｌ１０    ラッチ回路
Ｎ１      内部出力ノード
Ｎ２      制御ノード
Ｎ３      入力ノード
Ｎ４      外部出力ノード
ＶＤＤＨ  第１電圧源（電源電圧ＶＤＤＨ）
ＶＤＤＬ  第２電圧源（電源電圧ＶＤＤＬ）
【図１】
2012085037.tif 000003
【図２】
2012085037.tif 000004
【図３】
2012085037.tif 000005
【図４】
2012085037.tif 000006
【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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