(57)【要約】【課題】回路規模の大幅な増大を防ぎつつ、黒沈み現象及び横スジ現象などの画質の悪化を効果的に抑制する。【解決手段】本発明に係る固体撮像装置１００は、列毎に設けられており、対応する列の垂直信号線１１１の電圧をクリップ電圧に抑制する複数のクリップ回路１１２を備え、複数のクリップ回路１１２の各々は、対応する列の垂直信号線１１１の電圧と、設定電圧１４４との電圧差を増幅するソース接地型の増幅回路１４０と、増幅回路１４０により増幅された信号がゲート端子に印加され、ソース端子及びドレイン端子の一方が対応する列の垂直信号線１１１に接続されているＭＯＳトランジスタ１４１とを含む。【選択図】図７
2012151692.tif 000002
【特許請求の範囲】
【請求項１】
行列状に配置された複数の画素セルと、列毎に設けられた複数の垂直信号線とを備える固体撮像装置であって、
前記複数の画素セルの各々は、
光を光電変換することにより信号電荷を生成し、当該信号電荷を蓄積する光電変換部と、
前記光電変換部で蓄積された電荷を電圧に変換する電荷電圧変換部と、
前記電荷電圧変換部により変換された電圧を、対応する列に配置されている前記垂直信号線に出力するための第１増幅トランジスタと、
前記電荷電圧変換部の電圧をリセットするリセットトランジスタとを備え、
前記固体撮像装置は、さらに、
列毎に設けられており、対応する列の前記第１増幅トランジスタと、ソースフォロア回路を構成する複数の負荷回路と、
列毎に設けられており、対応する列の前記垂直信号線の電圧をクリップ電圧に抑制する複数のクリップ回路とを備え、
前記複数のクリップ回路の各々は、
前記対応する列の垂直信号線の電圧と、第１設定電圧との電圧差を増幅するソース接地型の増幅回路と、
前記増幅回路により増幅された信号がゲート端子に印加され、ソース端子及びドレイン端子の一方が前記対応する列の垂直信号線に接続されているＭＯＳトランジスタとを含む
固体撮像装置。
【請求項２】
前記増幅回路は、
前記対応する垂直信号線がゲート端子に接続され、前記第１設定電圧がソース端子に供給され、ドレイン端子が前記ＭＯＳトランジスタのゲート端子に接続されたソース接地型トランジスタと、
前記ソース接地型トランジスタのドレイン端子に接続されており、前記ソース接地型トランジスタに定電流を流す定電流源とを備える
請求項１に記載の固体撮像装置。
【請求項３】
前記複数の負荷回路の各々は、ドレイン端子が、対応する列の前記垂直信号線に接続されている第１負荷トランジスタを含み、
前記クリップ電圧は、前記第１負荷トランジスタのゲート端子に印加される電圧と前記第１負荷トランジスタの閾値電圧との差分電圧より大きい
請求項２に記載の固体撮像装置。
【請求項４】
前記画素セルは、前記リセットトランジスタにより前記電荷電圧変換部の電圧がリセットされたリセット状態におけるリセット電圧と、前記光電変換部で蓄積された電荷が電荷電圧変換された信号電圧とを、前記垂直信号線に出力し、
前記固体撮像装置は、さらに、
前記第１設定電圧を生成するバイアス発生回路を備え、
前記バイアス発生回路は、前記リセット電圧が前記垂直信号線に読み出される場合に、第１電圧値の前記第１設定電圧を生成し、前記信号電圧が前記垂直信号線に読み出される場合に、前記第１電圧値より低い第２電圧値の前記第１設定電圧を生成し、
前記信号電圧が前記垂直信号線に読み出される場合の前記クリップ電圧は、前記第１負荷トランジスタのゲート端子に印加される電圧と前記第１負荷トランジスタの閾値電圧との差分電圧より大きい
請求項３に記載の固体撮像装置。
【請求項５】
前記複数の負荷回路の各々は、ドレイン端子が、対応する列の前記垂直信号線に接続されている第１負荷トランジスタを含み、
前記固体撮像装置は、さらに、
第２設定電圧から第３設定電圧を生成する第１ソースフォロア回路を含むバイアス発生回路を備え、
前記増幅回路は、さらに、
前記第３設定電圧から前記第１設定電圧を生成する第２ソースフォロア回路を備え、
前記第１ソースフォロア回路は、
前記第２設定電圧がゲート端子に供給される第２増幅トランジスタと、
前記第２増幅トランジスタに電流を流す第２負荷トランジスタとを含み、
前記第２ソースフォロア回路は、
前記第３設定電圧がゲート端子に供給される第３増幅トランジスタと、
前記第３増幅トランジスタに電流を流す第３負荷トランジスタとを含む
請求項２に記載の固体撮像装置。
【請求項６】
前記ＭＯＳトランジスタと、前記第２増幅トランジスタとは同じ閾値及びサイズである
請求項５に記載の固体撮像装置。
【請求項７】
前記第２負荷トランジスタと、前記第１負荷トランジスタとは、同じ閾値及びサイズであり、ゲート端子に同じ電圧が印加される
請求項５又は６に記載の固体撮像装置。
【請求項８】
前記ソース接地型トランジスタと、前記第３増幅トランジスタとは同じ閾値及びサイズである
請求項５〜７のいずれか１項に記載の固体撮像装置。
【請求項９】
前記バイアス発生回路は、前記複数のクリップ回路で共通に用いられる
請求項４〜８のいずれか１項に記載の固体撮像装置。
【請求項１０】
請求項１〜請求項９のいずれか１項に記載の固体撮像装置と、
前記固体撮像装置の撮像面へ像を形成する光学系と、
前記固体撮像装置から出力された信号を処理して画像情報を生成する信号処理部とを備える
撮像システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、デジタルビデオカメラやデジタルスチルカメラに用いられる固体撮像装置が、強い光を受光することにより生じる画質の劣化を抑制する技術に関する。
【背景技術】
【０００２】
ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）イメージセンサ及びＣＣＤ（Ｃｈａｒｇｅ  Ｃｏｕｐｌｅｄ  Ｄｅｖｉｃｅ）イメージセンサに代表される固体撮像装置は、光電変換層、及び信号電荷を読み出す読み出し回路等から構成されている。近年、この固体撮像装置の高解像化のために、微細化プロセスを用いることで光電変換素子のセルサイズを縮小することが精力的に行われている。
【０００３】
このうち、ＣＭＯＳイメージセンサでは、特に太陽のような強い光をスポット光として受光すると、受光した行と受光していない行との間の出力電位差に起因して、スポット光の左右に「横スジ現象」が生じることがある。また、スポット光のうち特に強く光が当たった部位が黒くなる「黒沈み現象」が生じることがある。このような課題を解決するための手法として、種々の提案がなされている（例えば、特許文献１参照）。
【０００４】
図１９及び図２０は、特許文献１記載の撮像装置の構成を示す図である。
【０００５】
図１９に示すクリップ回路５１２Ａは、画素５０１〜５０３と電流源負荷５０９を共有し、垂直出力線Ｖ１の電位に基づく信号を増幅する増幅回路により、垂直出力線Ｖ１の電位を制限（クリップ）するように構成されている。演算増幅器としての差動増幅器５１３は、垂直出力線Ｖ１をクリップするための制御電位が正転入力端子５１４に入力され、垂直出力線Ｖ１の電位が反転入力端子５１５に入力される。差動増幅器５１３の出力端子５１６は、ＮＭＯＳトランジスタ５１７のゲートに接続される。
【０００６】
また、図２０に示すクリップ回路５１２Ｂは、ゲート接地型増幅器５６３とソース接地型増幅器５６４とで構成される増幅回路を備える。ゲート接地型増幅器５６３は、垂直出力線Ｖ１とＶＣＬＩＰの差に応じた電圧をノード５６７に出力する。ソース接地型増幅器５６４は、ノード５６７を入力とし、画素５０１〜５０３のソースフォロアと電流源負荷５０９を共有し、出力ノードは垂直出力線Ｖ１に接続される。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００８−６７３４４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかしながら、図１９に示すクリップ回路では、垂直信号線（垂直出力線）の電位が画素及び電流源負荷の製造ばらつきなどにより変動する。これにより、設定飽和電圧が減少する。また、各列の当該クリップ回路は、６個のトランジスタで構成する必要があるので、チップの回路規模が大幅に増大する。
【０００９】
一方、図２０に示すクリップ回路は、３個のトランジスタで構成できるので、回路規模の大幅な増大を防ぐことができる。しかしながら、当該クリップ回路が動作するためには、垂直信号線の電圧がゲート接地型増幅器に含まれるゲート接地のトランジスタのゲート端子の電圧に対して、当該トランジスタの閾値電圧分以上低下する必要がある。特に黒沈み現象を抑制する時は、リセット電圧が高い電圧になるので、黒沈み現象が発生してから、トランジスタ一つ分の閾値電圧が低下するまで当該クリップ回路は、黒沈み現象を検出できない。
【００１０】
本発明は上記の課題を鑑みてなされたものであり、回路規模の大幅な増大を防ぎつつ、黒沈み現象及び横スジ現象などの画質の悪化を効果的に抑制できる固体撮像装置を提供することを目的とする。
【課題を解決するための手段】
【００１１】
上記目的を達成するため、本発明の一形態に係る固体撮像装置は、行列状に配置された複数の画素セルと、列毎に設けられた複数の垂直信号線とを備える固体撮像装置であって、前記複数の画素セルの各々は、光を光電変換することにより信号電荷を生成し、当該信号電荷を蓄積する光電変換部と、前記光電変換部で蓄積された電荷を電圧に変換する電荷電圧変換部と、前記電荷電圧変換部により変換された電圧を、対応する列に配置されている前記垂直信号線に出力するための第１増幅トランジスタと、前記電荷電圧変換部の電圧をリセットするリセットトランジスタとを備え、前記固体撮像装置は、さらに、列毎に設けられており、対応する列の前記第１増幅トランジスタと、ソースフォロア回路を構成する複数の負荷回路と、列毎に設けられており、対応する列の前記垂直信号線の電圧をクリップ電圧に抑制する複数のクリップ回路とを備え、前記複数のクリップ回路の各々は、前記対応する列の垂直信号線の電圧と、第１設定電圧との電圧差を増幅するソース接地型の増幅回路と、前記増幅回路により増幅された信号がゲート端子に印加され、ソース端子及びドレイン端子の一方が前記対応する列の垂直信号線に接続されているＭＯＳトランジスタとを含む。
【００１２】
この構成によれば、本発明の一形態に係る固体撮像装置では、クリップ回路に用いられる増幅回路はソース接地型の増幅回路である。これにより、例えば、差動増幅器を用いる場合に比べて、回路規模の増加を抑制できる。さらに、ソース接地型の増幅回路を用いることにより、本発明の一形態に係る固体撮像装置は、クリップ電圧を高く設定することができるので、黒沈み現象及び横スジ現象などの画質の悪化を効果的に抑制できる。
【００１３】
また、前記増幅回路は、前記対応する垂直信号線がゲート端子に接続され、前記第１設定電圧がソース端子に供給され、ドレイン端子が前記ＭＯＳトランジスタのゲート端子に接続されたソース接地型トランジスタと、前記ソース接地型トランジスタのドレイン端子に接続されており、前記ソース接地型トランジスタに定電流を流す定電流源とを備えてもよい。
【００１４】
また、前記複数の負荷回路の各々は、ドレイン端子が、対応する列の前記垂直信号線に接続されている第１負荷トランジスタを含み、前記クリップ電圧は、前記第１負荷トランジスタのゲート端子に印加される電圧と前記第１負荷トランジスタの閾値電圧との差分電圧より大きくてもよい。
【００１５】
この構成によれば、本発明の一形態に係るクリップ回路は、垂直信号線の電圧を、負荷トランジスタが飽和領域で動作する範囲に抑制する。これにより、横スジ現象の発生の原因である負荷トランジスタに流れる電流値の変動を低減できる。よって、本発明の一形態に係る固体撮像装置は、横スジ現象の発生を抑制できる。
【００１６】
また、前記画素セルは、前記リセットトランジスタにより前記電荷電圧変換部の電圧がリセットされたリセット状態におけるリセット電圧と、前記光電変換部で蓄積された電荷が電荷電圧変換された信号電圧とを、前記垂直信号線に出力し、前記固体撮像装置は、さらに、前記第１設定電圧を生成するバイアス発生回路を備え、前記バイアス発生回路は、前記リセット電圧が前記垂直信号線に読み出される場合に、第１電圧値の前記第１設定電圧を生成し、前記信号電圧が前記垂直信号線に読み出される場合に、前記第１電圧値より低い第２電圧値の前記第１設定電圧を生成し、前記信号電圧が前記垂直信号線に読み出される場合の前記クリップ電圧は、前記第１負荷トランジスタのゲート端子に印加される電圧と前記第１負荷トランジスタの閾値電圧との差分電圧より大きくてもよい。
【００１７】
この構成によれば、本発明の一形態に係る固体撮像装置は、横スジ現象及び黒沈み現象を共に抑制できる。
【００１８】
また、前記複数の負荷回路の各々は、ドレイン端子が、対応する列の前記垂直信号線に接続されている第１負荷トランジスタを含み、前記固体撮像装置は、さらに、第２設定電圧から第３設定電圧を生成する第１ソースフォロア回路を含むバイアス発生回路を備え、前記増幅回路は、さらに、前記第３設定電圧から前記第１設定電圧を生成する第２ソースフォロア回路を備え、前記第１ソースフォロア回路は、前記第２設定電圧がゲート端子に供給される第２増幅トランジスタと、前記第２増幅トランジスタに電流を流す第２負荷トランジスタとを含み、前記第２ソースフォロア回路は、前記第３設定電圧がゲート端子に供給される第３増幅トランジスタと、前記第３増幅トランジスタに電流を流す第３負荷トランジスタとを含んでもよい。
【００１９】
また、前記ＭＯＳトランジスタと、前記第２増幅トランジスタとは同じ閾値及びサイズであってもよい。
【００２０】
この構成によれば、本発明の一形態に係る固体撮像装置は、閾値電圧のばらつきに起因する回路特性のばらつきを抑制できる。
【００２１】
また、前記第２負荷トランジスタと、前記第１負荷トランジスタとは、同じ閾値及びサイズであり、ゲート端子に同じ電圧が印加されてもよい。
【００２２】
この構成によれば、本発明の一形態に係る固体撮像装置は、閾値電圧のばらつきに起因する回路特性のばらつきを抑制できる。
【００２３】
また、前記ソース接地型トランジスタと、前記第３増幅トランジスタとは同じ閾値及びサイズであってもよい。
【００２４】
この構成によれば、本発明の一形態に係る固体撮像装置は、閾値電圧のばらつきに起因する回路特性のばらつきを抑制できる。
【００２５】
また、前記バイアス発生回路は、前記複数のクリップ回路で共通に用いられてもよい。
【００２６】
この構成によれば、本発明の一形態に係る固体撮像装置は、回路規模の増加を抑制できる。
【００２７】
また、本発明に係る撮像システムは、前記固体撮像装置と、前記固体撮像装置の撮像面へ像を形成する光学系と、前記固体撮像装置から出力された信号を処理して画像情報を生成する信号処理部とを備える。
【００２８】
この構成によれば、本発明の一形態に係る撮像システムは、回路規模の大幅な増大を防ぎつつ、横スジ現象及び黒沈み現象等の画質の悪化を効果的に抑制できる。
【００２９】
なお、本発明は、このような固体撮像装置又は撮像システムの機能の一部又は全てを実現する半導体集積回路（ＬＳＩ）として実現できる。
【発明の効果】
【００３０】
本発明によれば、回路規模の大幅な増大を防ぎつつ、横スジ現象及び黒沈み現象等の画質の悪化を効果的に抑制できる固体撮像装置を提供できる。
【図面の簡単な説明】
【００３１】
【図１】本発明の第１の実施形態に係る固体撮像装置の構成を示すブロック図である。
【図２】本発明の第１の実施形態に係る画素セルの回路図である。
【図３】本発明の第１の実施形態に係る画素セル及び負荷回路の回路図である。
【図４】本発明の第１の実施形態に係る列回路の回路図である。
【図５Ａ】本発明が解決しようとする課題を説明するための画像例を示す図である。
【図５Ｂ】本発明が解決しようとする課題を説明するための画像例を示す図である。
【図５Ｃ】本発明が解決しようとする課題を説明するための画像例を示す図である。
【図５Ｄ】本発明が解決しようとする課題を説明するための画像例を示す図である。
【図６】本発明が解決しようとする課題を説明するためのタイミングチャートである。
【図７】本発明の第１の実施形態に係るクリップ回路の回路図である。
【図８Ａ】本発明の第１の実施形態に係る固体撮像装置の効果を示す信号波形である。
【図８Ｂ】本発明の第１の実施形態に係る固体撮像装置の効果を示す信号波形である。
【図９】本発明の第１の実施形態に係る、比較例のクリップ回路の回路図である。
【図１０】本発明の第２の実施形態に係る固体撮像装置の構成を示すブロック図である。
【図１１】本発明の第２の実施形態に係るクリップ回路の回路図である。
【図１２Ａ】本発明の第２の実施形態に係る固体撮像装置の信号波形である。
【図１２Ｂ】本発明の第２の実施形態に係る、比較例の固体撮像装置の信号波形である。
【図１３】本発明の第３の実施形態に係るクリップ回路の回路図である。
【図１４】本発明の第３の実施形態に係る固体撮像装置の効果を示す回路図である。
【図１５】本発明の第４の実施形態に係るクリップ回路の回路図である。
【図１６Ａ】本発明の第５の実施形態に係るクリップ回路の回路図である。
【図１６Ｂ】本発明の第５の実施形態に係るクリップ回路の回路図である。
【図１７】本発明の第６の実施形態に係る撮像システムのブロック図である。
【図１８】本発明の第６の実施形態に係る撮像システムの変形例のブロック図である。
【図１９】従来の撮像装置の回路図である。
【図２０】従来の撮像装置の回路図である。
【発明を実施するための形態】
【００３２】
以下、本発明を実施するための形態を、図面を参照しながら詳細に説明する。
【００３３】
（第１の実施形態）
まず、本発明の第１の実施形態に係る固体撮像装置の全体構成を説明し、その後、本発明の主な特徴を有するクリップ回路について説明する。
【００３４】
図１は、本発明の第１の実施形態に係るＣＭＯＳ型の固体撮像装置１００のブロック図である。図１に示す固体撮像装置１００は、垂直走査回路１０２と、電流源回路部１０３と、水平走査回路１０７と、列回路部１０５と、出力回路１０８と、ＴＧ制御部１０９と、画素部１１０と、複数のクリップ回路１１２と、水平信号線１１４とを備える。
【００３５】
画素部１１０は、行列状に配置された複数の画素セル１０１と、列毎に一つ設けられた複数の垂直信号線１１１とを含む。各垂直信号線１１１は、対応する列に配置されている複数の画素セル１０１で生成された信号を伝送する。
【００３６】
垂直走査回路１０２は、複数の画素セル１０１の行を順次選択する。
【００３７】
電流源回路部１０３は、列毎に一つ設けられた複数の負荷回路１０４を含む。
【００３８】
水平走査回路１０７は、複数の画素セル１０１の列を順次選択する。
【００３９】
列回路部１０５は、列毎に一つ設けられた複数の列回路１０６を含む。各列回路１０６は、対応する列の垂直信号線１１１の信号を処理し、処理した信号を水平信号線１１４へ伝達する。
【００４０】
出力回路１０８は、水平信号線１１４の信号を外部へ出力する。
【００４１】
ＴＧ制御部１０９は、各処理部を制御する。
【００４２】
クリップ回路１１２は、列毎に一つ設けられており、対応する列の垂直信号線１１１の電圧を制御する。
【００４３】
以下、図１に示す固体撮像装置１００の動作を説明する。
【００４４】
まず、画素部１１０に光が入射されると、各々の画素セル１０１は、入射された光を信号電荷に光電変換し、当該信号電荷を蓄積する。
【００４５】
画素信号を読み出す時は、垂直走査回路１０２は、垂直走査しながら行を選択する。選択された行の画素セル１０１は、蓄積している信号電荷に応じた画素信号を垂直信号線１１１へ供給する。次に、当該画素信号は、垂直信号線１１１を介して列回路１０６に保持される。
【００４６】
次に、水平走査回路１０７は、水平走査しながら列を順次選択することにより、列回路１０６に保持された画素信号を水平信号線１１４に読み出す。最後に、出力回路１０８は、水平信号線１１４の画素信号を、固体撮像装置１００の出力信号として外部へ出力する。
【００４７】
次に、画素セル１０１の構成を説明する。図２は、画素セル１０１を示す回路図である。
【００４８】
図２に示すように、画素セル１０１は、フォトダイオード（以下、ＰＤ）１２９と、リセットトランジスタ１２３と、フローティングディフュージョン（以下、ＦＤ）１２５と、増幅トランジスタ１２６と、転送トランジスタ１２７と、選択トランジスタ１２１とを備える。
【００４９】
この画素セル１０１は、リセットトランジスタ１２３によりＦＤ１２５の電圧がリセットされたリセット状態におけるリセット電圧と、ＰＤ１２９で蓄積された電荷が電荷電圧変換された信号電圧とを、垂直信号線１１１に出力する。
【００５０】
ＰＤ１２９は、入射された光を光電変換することにより信号電荷を生成し、生成した信号電荷を蓄積する光電変換部である。
【００５１】
リセットトランジスタ１２３は、ＰＤ１２９が蓄積している信号電荷及びＦＤ１２５の電圧をリセットするために用いられる。このリセットトランジスタ１２３のオン及びオフは、ＲＥＳＥＴパルス１２４により制御される。
【００５２】
ＦＤ１２５は、ＰＤ１２９に蓄積されている信号電荷を電圧に変換する電荷電圧変換部である。
【００５３】
増幅トランジスタ１２６は、ＦＤ１２５で変換された電圧を増幅し、対応する列に配置されている垂直信号線１１１に出力するために用いられる。なお、以下では、この増幅トランジスタ１２６を、ＳＦ  Ｄｒｉｖｅｒとも呼ぶ。
【００５４】
転送トランジスタ１２７は、ＰＤ１２９に蓄積されている信号電荷をＦＤ１２５に転送するために用いられる。この転送トランジスタ１２７のオン及びオフは、ＴＲＡＮＳパルス１２８により制御される。選択トランジスタ１２１は、行を選択するために用いられる。この選択トランジスタ１２１のオン及びオフは、ＳＥＬＥＣＴパルス１２２により制御される。
【００５５】
次に、図２に示す画素セル１０１の動作について説明する。
【００５６】
まず、ＰＤ１２９は、光が入射されると、入射された光を光電変換することにより、信号電荷を生成し、当該信号電荷を蓄積する。
【００５７】
信号を読み出す時は、垂直走査回路１０２によって、選択トランジスタ１２１が選択されるとともに、同時にリセットトランジスタ１２３がオンされる。これにより、増幅トランジスタ１２６を介して垂直信号線１１１にリセット電圧が出力される。次に転送トランジスタ１２７がオンすることにより、ＰＤ１２９に蓄積された信号電荷がＦＤ１２５に転送される。そして、ＦＤ１２５で信号電荷が電荷電圧変換され、電荷電圧変換された信号電圧が増幅トランジスタ１２６を介して垂直信号線１１１に出力される。
【００５８】
図３は、一列の画素部１１０と負荷回路１０４とを示す回路図である。
【００５９】
図３に示すように、縦方向に配置された複数の画素セル１０１は、一つの垂直信号線１１１に接続されている。また、負荷回路１０４は、負荷トランジスタ１３１を含む。この負荷トランジスタ１３１のドレイン端子は垂直信号線１１１に接続されており、ゲート端子には、定電圧であるＬＤＢＩＡＳ電圧１３２が印加され、ソース端子にはＧＮＤ電位が印加される。また、選択された行の画素セル１０１の増幅トランジスタ１２６と、負荷トランジスタ１３１とでソースフォロア回路が構成される。
【００６０】
次に、図３に示す回路の動作を説明する。まず、信号を読み出す時は、垂直走査回路１０２によって、選択された画素セル１０１が負荷トランジスタ１３１とソースフォロア回路を構成する。当該ソースフォロア回路は、画素セル１０１のリセット電圧と、信号電荷を電荷電圧変換した信号電圧とを順次垂直信号線１１１に出力する。
【００６１】
次に、列回路１０６の構成を説明する。図４は、一つの列回路１０６の回路図である。
【００６２】
図４に示すように、列回路１０６は、クランプ容量１３６と、サンプルホールド容量１３７と、クランプトランジスタ１３３と、サンプルホールドトランジスタ１３５と、水平読み出しトランジスタ１３８とを備える。
【００６３】
クランプ容量１３６は、リセット電圧を電源電圧（以下、ＶＤＤ）にクランプするために用いられる。サンプルホールド容量１３７は、リセット電圧と信号電圧との差分をＶＤＤに対する差分電圧として保持するために用いられる。
【００６４】
クランプトランジスタ１３３は、サンプルホールド容量１３７をＶＤＤにリセットするために用いられる。このクランプトランジスタ１３３のオン及びオフは、ＣＬＡＭＰパルス１３４により制御される。
【００６５】
サンプルホールドトランジスタ１３５は、ＶＤＤに対する差分電圧をサンプルホールド容量１３７に保持させるために用いられる。このサンプルホールドトランジスタ１３５のオン及びオフは、ＳＥＬＥＣＴパルス１２２により制御される。
【００６６】
水平読み出しトランジスタ１３８は、サンプルホールド容量１３７に保持されている信号を水平走査しながら列毎に順次水平信号線１１４に出力させるために用いられる。この水平読み出しトランジスタ１３８のオン及びオフは、ＨＳＥＬパルス１３９により制御される。
【００６７】
次に、図４に示す列回路１０６の動作を説明する。
【００６８】
まず、垂直信号線１１１にリセット電圧が読み出されている時に、クランプトランジスタ１３３がオンすることにより、サンプルホールド容量１３７がＶＤＤにリセットされる。次に、画素セル１０１へ蓄積した信号電荷に応じた信号電圧が垂直信号線１１１に読み出される。そして、この信号電圧が、クランプ容量１３６とサンプルホールド容量１３７との容量分配に応じた信号電圧としてサンプルホールド容量１３７に保持される。最後に水平走査回路１０７が水平走査しながら列毎に水平読み出しトランジスタ１３８をオンすることにより、サンプルホールド容量１３７へ保持された信号電圧が、順次水平信号線１１４に読み出される。
【００６９】
このように列回路１０６は、リセット電圧と信号電圧との差分に対応する信号を生成する、所謂相関二重サンプリング（ＣＤＳ）動作を行う。
【００７０】
次に、本発明が解決しようとする課題について説明する。図５Ａ〜図５Ｄは本発明が解決しようとする課題の画像を示す図である。
【００７１】
ＣＭＯＳ型固体撮像装置が特に太陽のような強い光をスポット光として受光すると、受光した行と受光していない行との間の出力電位差によって、スポット光の左右に「横スジ現象」が生じたり、スポット光のうち特に強く光が当たった部位が黒くなる「黒沈み現象」が生じたりすることがある。
【００７２】
図５Ａは、高照度の被写体を画面中央に受光した時の正常画像を示す図である。図５Ａに示す正常画像は、低照度の背景領域１６０と、高輝度の被写体領域１６１とを含む。
【００７３】
図５Ｂは、大きくなった高照度の被写体が画面中央に受光したことにより、横スジ現象が発生した画像を示す図である。図５Ｂに示す画像は、被写体領域１６１の左右に本来の輝度より輝度が高い横スジ領域１６２を含む。
【００７４】
図５Ｃは、太陽のようにより明るい高輝度の被写体が画面中央に受光したことにより、黒沈み現象が発生した画像を示す図である。図５Ｃに示す画像では、本来高輝度である被写体領域１６１が黒くなっている。
【００７５】
図５Ｄは、太陽のようにより明るい高輝度かつ、大きい被写体が画面中央に受光したことにより、黒沈み現象と横スジ現象とが共に発生した画像を示す図である。
【００７６】
図６は、本発明が解決しようとする課題を示す駆動タイミング及び信号波形の電圧を示す図である。駆動タイミングは、固体撮像装置に用いられる各駆動パルスの動作タイミングを示し、信号波形は、固体撮像装置から出力される各信号波形の電圧を示す。図６において、横軸は時間を表し、縦軸は各パルスのＨ（ハイ）／Ｌ（ロー）と各信号波形の電圧とを表す。詳細は以下に説明するが、他の画素セル１０１についても同様に動作させることができる。
【００７７】
時刻ｔ１では、画素セル１０１において、ＳＥＬＥＣＴパルス１２２はＨ（ハイ）に設定されている。これにより、選択トランジスタ１２１がオンすることによって、増幅トランジスタ１２６が垂直信号線１１１へ接続される。また、ＲＥＳＥＴパルス１２４もＨ（ハイ）に設定されている。これにより、リセットトランジスタ１２３がオンすることによって、ＦＤ１２５の信号電荷がＶＤＤに排出リセットされる。
【００７８】
また、列回路１０６において、ＣＬＡＭＰパルス１３４がＨ（ハイ）に設定されている。これにより、クランプトランジスタ１３３がオンすることによってサンプルホールド容量１３７の電圧がＶＤＤにクランプされる。
【００７９】
時刻ｔ２では、画素セル１０１において、ＲＥＳＥＴパルス１２４はＬ（ロー）に設定されている。これにより、リセットトランジスタ１２３がオフすることによって、ＦＤ１２５がＶＤＤに保持される。この時、太陽のような高輝度光が画素セル１０１に入射すると、ＦＤ１２５の電圧は、光電変換された信号電荷（電子）及びＰＤ１２９からあふれ出てきた信号電荷（電子）によって、ＶＤＤよりも低い電圧に低下してしまう。これにより、垂直信号線１１１のリセット電圧は低下してしまう。
【００８０】
時刻ｔ３では、列回路１０６において、ＣＬＡＭＰパルス１３４はＬ（ロー）に設定されている。これにより、クランプトランジスタ１３３がオフすることによって、サンプルホールド容量１３７がＶＤＤにクランプされる。
【００８１】
時刻ｔ４〜時刻ｔ５では、画素セル１０１において、ＴＲＡＮＳパルス１２８はＨ（ハイ）に設定されている。これにより、転送トランジスタ１２７がオンすることによって、ＰＤ１２９に蓄積された信号電荷（電子）がＦＤ１２５に転送され、垂直信号線１１１にリセット電圧より低い信号電圧が出力される。この時、太陽のような高輝度光が入射した画素セル１０１の出力信号は、すでにリセット電圧が低下しているので、リセット電圧と信号電圧との差分電圧が減少する。これにより、黒沈み現象がサンプルホールド容量１３７に現れる。
【００８２】
一方、明るい高照度光（高輝度光を含む）が画素セル１０１に入射すると、垂直信号線１１１の信号電圧が低下することにより、ソースフォロア回路を構成する負荷トランジスタ１３１に流れる電流が減少する。当該電流が減少するまえにおいては、負荷トランジスタ１３１が複数列接続された共通のＧＮＤ配線のＧＮＤ電位は、配線抵抗によりわずかに上昇している。一方で、流れる電流が減少した後では、当該電流が減少したことにより、このＧＮＤ配線のＧＮＤ電位が低下する。このＧＮＤ電位の低下により、隣接列の負荷トランジスタ１３１の、ＬＤＢＩＡＳ電圧１３２が供給されているゲート端子と、ＧＮＤ電位が供給されているソース端子との電圧差が広がる。結果として、隣接列の負荷トランジスタ１３１の電流が増加するため、画素セル１０１の信号電圧が低下する。そして、この信号電圧の低下により、垂直信号線１１１及びサンプルホールド容量１３７に横スジ現象が現れる。このように、ＧＮＤ配線を共有する負荷トランジスタ１３１を介して、行選択された画素セル１０１の信号電圧に影響することにより、横スジ現象が高照度光（高輝度光を含む）の左右に生じる。
【００８３】
以下、本発明の第１の実施形態に係るクリップ回路１１２について説明する。
【００８４】
図７は、本発明の第１の実施形態に係るクリップ回路１１２及びその周辺回路の回路図である。図７に示すクリップ回路１１２は、垂直信号線１１１をクリップ電圧に抑制する。具体的には、クリップ回路１１２は、垂直信号線１１１の電圧がクリップ電圧以上になるように制御する。このクリップ回路１１２は、増幅回路１４０と、増幅回路１４０の出力端子１４２がゲート端子に接続されるＭＯＳトランジスタ１４１とを備える。
【００８５】
増幅回路１４０は、ソース接地型の反転増幅回路であり、垂直信号線１１１の電圧と設定電圧１４４との電圧差を増幅する。この増幅回路１４０は、ソース接地型トランジスタ１４３と、負荷トランジスタ１４５とを備える。
【００８６】
ソース接地型トランジスタ１４３は、ゲート端子が垂直信号線１１１に接続されており、ソース端子に設定電圧１４４が供給されており、ドレイン端子が負荷トランジスタ１４５のドレイン端子、及びＭＯＳトランジスタ１４１のゲート端子に接続されている。例えば、設定電圧１４４は、予め定められた定電圧である。
【００８７】
負荷トランジスタ１４５はソース接地型トランジスタ１４３のドレイン端子に定電流を供給する。負荷トランジスタ１４５のゲート端子には定電圧であるＰＢＩＡＳ電圧１４６が供給されている。
【００８８】
ＭＯＳトランジスタ１４１は、増幅回路１４０から出力された電圧に応じて、垂直信号線１１１をクリップ電圧に抑制する。このＭＯＳトランジスタ１４１は、ゲート端子が増幅回路１４０の出力端子１４２に接続されており、ソース端子が垂直信号線１１１に接続されており、ドレイン端子にＶＤＤが供給されている。
【００８９】
以下、図７に示すクリップ回路１１２の動作を説明する。
【００９０】
垂直信号線１１１の電圧が、設定電圧１４４よりソース接地型トランジスタ１４３の閾値電圧分高い電圧であるクリップ電圧より高い場合、ソース接地型トランジスタ１４３はオンする。これにより、出力端子１４２の電圧が低くなることにより、ＭＯＳトランジスタ１４１がオフされる。
【００９１】
一方、垂直信号線１１１の電圧がクリップ電圧より低い場合、ソース接地型トランジスタ１４３はオフする。これにより、増幅回路１４０の出力端子１４２の電圧が高くなることにより、ＭＯＳトランジスタ１４１がオンされる。よって、ＭＯＳトランジスタ１４１に流れる電流が増加することで、垂直信号線１１１の電圧が上昇する。また、この上昇により垂直信号線１１１の電圧がクリップ電圧と等しくなると、ＭＯＳトランジスタ１４１はオフする。このように、垂直信号線１１１の電圧はクリップ電圧で安定する。
【００９２】
ここで、画素読み出し期間においては、クリップ回路１１２が動作しているか否かに関係なく、負荷トランジスタ１３１及び負荷トランジスタ１４５が飽和領域で動作しているため、１列の画素ソースフォロア回路及びクリップ回路１１２には一定電流が流れる。横スジ現象の課題は、この一定電流により防止できる。
【００９３】
つまり、本発明の第１の実施形態に係る固体撮像装置１００は、信号電圧の読み出し時において、垂直信号線１１１の電圧を、負荷トランジスタ１３１が飽和領域で動作する範囲に制御する。具体的には、クリップ電圧を、負荷トランジスタ１３１のゲート端子に印加されるＬＤＢＩＡＳ電圧と、負荷トランジスタ１３１の閾値電圧との差分電圧より大きくする。これにより、負荷トランジスタ１３１は信号電圧の読み出し時において、飽和領域で動作する。
【００９４】
飽和領域では、負荷トランジスタ１３１にはほぼ一定の電流が流れる。よって、明るい高照度光が画素セル１０１に入射した際の、隣接列の負荷トランジスタ１３１の電流の増加を抑制できる。このように、本発明の第１の実施形態に係る固体撮像装置１００は、横スジ現象を抑制できる。
【００９５】
図８Ａ及び図８Ｂは、本発明の第１の実施形態に係る効果を示す信号波形であり、クリップ回路１１２のクリップ動作により、垂直信号線１１１の電圧が制御される信号波形を表したグラフである。図８Ａに示すグラフは、画素部１１０のＳＦ（ソースフォロア）回路の入出力特性を示す。また、図８Ｂに示すグラフは、当該ＳＦ回路の過渡特性を示す。なお、図８Ａ及び図８Ｂに示すグラフの縦軸は垂直信号線１１１の電圧である。また、図８Ａに示すグラフの横軸は、ＦＤ１２５の入力電圧であり、図８Ｂに示すグラフの横軸は経過時間を示している。
【００９６】
また、図８Ａ及び図８Ｂでは、本発明の第１の実施形態に係るクリップ回路１１２を用いる場合の特性１７０及び１７２と、クリップ回路を設けない場合の特性１７０Ａ及び１７２Ａと、クリップ回路として図９に示す回路を用いる場合の特性１７０Ｂ及び１７２Ｂとを示している。
【００９７】
図９に示すクリップ回路４１２は、本発明の第１の実施形態に係るクリップ回路１１２から増幅回路１４０を取り除いた構成である。具体的には、クリップ回路４１２は、ＭＯＳトランジスタ４４１で構成されている。このＭＯＳトランジスタ４４１のゲート端子には設定電圧４４２が供給されており、ソース端子は垂直信号線１１１に接続されており、ドレイン端子にはＶＤＤが供給されている。
【００９８】
図８Ａ及び図８Ｂに示すように、クリップ回路１１２は、垂直信号線１１１がクリップ電圧に達すると、動作し始める。この時、第１の実施形態に係る回路の特性１７０及び１７２と、クリップ回路１１２が無い場合の特性１７０Ａ及び１７２Ａと比較すると、第１の実施形態に係る回路では、垂直信号線１１１がクリップ電圧に制御されていることがわかる。
【００９９】
また、第１の実施形態に係る回路の入出力特性のリニア領域１７１は、増幅回路がない場合の入出力特性のリニア領域１７１Ｂより広い。これにより、第１の実施形態に係る回路は、制御の収束性が良いので、最適なクリップ動作が可能であることがわかる。
【０１００】
また、第１の実施形態に係る固体撮像装置１００では、クリップ回路１１２に用いられる増幅回路１４０は、ソース接地型の増幅回路である。これにより、例えば、図１９に示すような差動増幅器を用いる場合に比べて、回路規模の増加を抑制できる。さらに、ソース接地型の増幅回路１４０を用いることにより、図２０に示す回路に比べ、クリップ電圧を高く設定することができるので、黒沈み現象及び横スジ現象などの画質の悪化を効果的に抑制できる。
【０１０１】
以上のように、本発明の第１の実施形態に係るクリップ回路１１２は、増幅回路１４０とＭＯＳトランジスタ１４１とで構成することにより、少ないトランジスタ数で高い能力を持つことができる。
【０１０２】
なお、第１の実施形態では、図７に示すようなクリップ回路１１２の構成要素として増幅回路１４０とＭＯＳトランジスタ１４１とを用いたが、本発明はこれに限定されず、回路規模、安定性、及び消費電力などを考慮して、適宜変更が可能である。
【０１０３】
また、第１の実施形態では、図７に示すクリップ回路１１２が常に動作すること仮定しているが、例えば、画素読み出し期間のみクリップ回路１１２が動作してもよい。このように、クリップ回路１１２の電源又は消費電力を動的に制御することによって低消費電力化が実現される。
【０１０４】
（第２の実施形態）
本発明の第２の実施形態では、上述した第１の実施形態に係る固体撮像装置１００の変形例について説明する。なお、以下では、第１の実施形態との相違点を主に説明し、重複する説明は省略する。
【０１０５】
図１０は、本発明の第２の実施形態に係る固体撮像装置１００Ａのブロック図である。図１０に示す固体撮像装置１００Ａは、図１に示す固体撮像装置１００の構成に加え、さらに、バイアス発生回路１１３を備える。また、図１０において、図１と同様の要素には同一の符号を付しており、重複する説明は省略する。
【０１０６】
バイアス発生回路１１３は、設定電圧１４４を生成し、生成した設定電圧１４４を複数のクリップ回路１１２へ供給する。このバイアス発生回路１１３は、複数のクリップ回路１１２で共通に用いられる。
【０１０７】
図１１は、本発明の第２の実施形態に係るクリップ回路１１２及びバイアス発生回路１１３の回路図である。なお、図７と同じ構成要素については同じ番号を付している。
【０１０８】
バイアス発生回路１１３は、設定電圧１４４を制御する設定電圧源１４７を備える。
【０１０９】
設定電圧源１４７は、垂直信号線１１１にリセット電圧が読み出された場合には、黒沈み現象を防止するために設定電圧１４４として電圧ＶＣＬＩＰＨを増幅回路１４０のソース端子に印加する。また、設定電圧源１４７は、垂直信号線１１１に信号電圧が読み出された場合には、横スジ現象を防止するために電圧ＶＣＬＩＰＨよりも低い電圧ＶＣＬＩＰＬを増幅回路１４０のソース端子に印加する。
【０１１０】
また、電圧ＶＣＬＩＰＨがクリップ回路１１２に供給された場合、クリップ回路１１２は、垂直信号線１１１の電圧を第１クリップ電圧に抑制する。また、電圧ＶＣＬＩＰＬがクリップ回路１１２に供給された場合、クリップ回路１１２は、垂直信号線１１１の電圧を第１クリップ電圧より低い第２クリップ電圧に抑制する。ここで、第２クリップ電圧は、負荷トランジスタ１３１のゲート端子に印加される電圧と負荷トランジスタ１３１の閾値電圧との差分電圧より大きい。
【０１１１】
図１２Ａ及び図１２Ｂは、本発明の第２の実施形態に係る効果を示す信号波形を示す図であり、クリップ回路１１２の設定電圧１４４を制御することにより、垂直信号線１１１の電圧が制御される信号波形を表したグラフである。図１２Ａに示すグラフは、本発明の第２の実施形態に係る画素部１１０のＳＦ回路の入出力特性を示す。また、図１２Ｂに示すグラフは、増幅回路１４０が無い場合のＳＦ回路の入出力特性を示す。なお、グラフの縦軸は垂直信号線１１１の出力電圧である。また、グラフの横軸は画素セル１０１のＦＤ１２５の入力電圧を示している。
【０１１２】
また、図１２Ａ及び図１２Ｂに示す、特性１７３及び１７３Ａは、設定電圧１４４が電圧ＶＣＬＩＰＨの場合の特性であり、特性１７４及び１７４Ａは、設定電圧１４４が電圧ＶＣＬＩＰＬの場合の特性である。
【０１１３】
図１２Ａ及び図１２Ｂに示すように、本発明の第２の実施形態に係るＳＦ回路の入出力特性におけるリニア領域１７５は、増幅回路１４０がない場合のリニア領域１７５Ａより広い。このように、本発明の第２の実施形態に係る固体撮像装置１００Ａは、クリップ回路１１２の能力を高くできるので、設定電圧１４４を制御しても最適なクリップ動作が可能であることがわかる。
【０１１４】
以上のように、本発明の第２の実施形態に係る固体撮像装置１００Ａは、設定電圧１４４を制御することにより、回路規模の大幅な増大を防ぎつつ、黒沈み現象及び横スジ現象を共に防止できる。
【０１１５】
（第３の実施形態）
本発明の第３の実施形態では、上述した第１の実施形態に係る固体撮像装置１００の変形例について説明する。なお、以下では、第１の実施形態との相違点を主に説明し、重複する説明は省略する。
【０１１６】
本発明の第３の実施形態に係る固体撮像装置では、クリップ回路１１２Ａ及びバイアス発生回路１１３Ａの構成が、上述した第１及び第２の実施形態と異なる。
【０１１７】
図１３は、本発明の第３の実施形態に係るクリップ回路１１２Ａ、バイアス発生回路１１３Ａ及びその周辺回路の回路図である。なお、図７及び図１１と同じ構成要素については同じ番号を付している。
【０１１８】
クリップ回路１１２Ａは、ＭＯＳトランジスタ１４１と、増幅回路１４０Ａとを備える。増幅回路１４０Ａは、図７に示す増幅回路１４０の構成に加え、増幅トランジスタ１４８と、負荷トランジスタ１５０とを備える。バイアス発生回路１１３Ａは、増幅トランジスタ１５２と、負荷トランジスタ１５４とを備える。
【０１１９】
増幅トランジスタ１４８のゲート端子には、バイアス発生回路１１３Ａの出力端子１４９が接続されており、ソース端子はノード１４４Ａに接続されており、ドレイン端子にはＶＤＤが供給されている。
【０１２０】
負荷トランジスタ１５０のゲート端子には定電圧であるＮＢＩＡＳ電圧１５１が供給されており、ドレイン端子はノード１４４Ａに接続されており、ソース端子にはＧＮＤ電位が供給されている。
【０１２１】
増幅トランジスタ１５２のゲート端子には、設定電圧１５３が供給されており、ドレイン端子にはＶＤＤが供給されており、ソース端子は出力端子１４９に接続されている。
【０１２２】
負荷トランジスタ１５４のゲート端子には、ＬＤＢＩＡＳ電圧１３２が供給されており、ソース端子にはＧＮＤ電位が供給されており、ドレイン端子は出力端子１４９に接続されている。
【０１２３】
クリップ回路１１２Ａ及びバイアス発生回路１１３Ａでは、画素セル１０１の増幅トランジスタ（ＳＦ  Ｄｒｉｖｅｒ）１２６及び負荷回路１０４の負荷トランジスタ１３１と、同じサイズのトランジスタを用いることによって、製造ばらつきによる閾値変動を吸収する。
【０１２４】
この製造ばらつきによる閾値変動を吸収できる回路は、２段分のソースフォロア回路により、ソース接地型トランジスタ１４３のソース端子（ノード１４４Ａ）の電圧を設定電圧１５３から生成する。
【０１２５】
１段目のソースフォロア回路であるバイアス発生回路１１３Ａは、増幅トランジスタ１５２と負荷トランジスタ１５４とを含む。このバイアス発生回路１１３Ａは、設定電圧１５３（第２設定電圧）から出力信号（第３設定電圧）を生成し、生成した出力信号を、出力端子１４９を介して２段目のソースフォロア回路に供給する。
【０１２６】
２段目のソースフォロア回路は、増幅トランジスタ１４８と負荷トランジスタ１５０とを含む。増幅トランジスタ１４８のゲート端子には、１段目のソースフォロア回路の出力信号が印加される。この２段目のソースフォロア回路は、１段目のソースフォロア回路の出力信号から第１設定電圧を生成し、生成した第１設定電圧をソース接地型トランジスタ１４３のソース端子（ノード１４４Ａ）に供給する。
【０１２７】
ここで、画素セル１０１の増幅トランジスタ（ＳＦ  Ｄｒｉｖｅｒ）１２６と、ＭＯＳトランジスタ１４１と、バイアス発生回路１１３Ａの増幅トランジスタ１５２とは、同じ閾値及びサイズのトランジスタである。また、クリップ回路１１２Ａのソース接地型トランジスタ１４３と、増幅トランジスタ１４８とは、同じ閾値及びサイズのトランジスタである。また、負荷回路１０４の負荷トランジスタ１３１と、バイアス発生回路１１３Ａの負荷トランジスタ１５４とは、同じ閾値及びサイズのトランジスタであり、ゲート端子には同じ電圧（ＬＤＢＩＡＳ電圧１３２）が印加される。
【０１２８】
クリップ回路１１２Ａの負荷トランジスタ１５０のドレイン端子（ノード１４４Ａ）の電圧は、設定電圧１５３から増幅トランジスタ１５２と増幅トランジスタ１４８との２段分の閾値電圧分低下した電圧になる。よって、負荷トランジスタ１５０の飽和領域での動作を確保するため、当該負荷トランジスタ１５０のオーバードライブ電圧が小さいほうが好ましい。また、負荷トランジスタ１５０に流れる電流は、クリップ電圧のばらつきを低減するために負荷トランジスタ１３１及び負荷トランジスタ１５４に流れる電流より低電流に絞るほうが好ましい。
【０１２９】
また、クリップ回路１１２Ａにおいて、負荷トランジスタ１５０に流れる定電流は、ソース接地型トランジスタ１４３と増幅トランジスタ１４８とが同じ閾値及び電流になるように、負荷トランジスタ１４５の２倍であることが好ましい。
【０１３０】
図１４は、本発明の第３の実施形態に係る効果を示す回路図である。クリップ回路１１２Ａの動作により垂直信号線１１１の電圧がクリップ電圧に制御されるので、画素セル１０１がカットオフされて等価的に省略できる。この時、クリップ回路１１２Ａ及びバイアス発生回路１１３Ａの各端子の電圧は、以下の状態で安定する。また、増幅回路１４０Ａの出力端子１４２は設定電圧１５３になる。また、垂直信号線１１１と、バイアス発生回路１１３Ａの出力端子１４９は、設定電圧１５３より画素セル１０１の増幅トランジスタ（ＳＦ  Ｄｒｉｖｅｒ）１２６の閾値電圧分下がった所定電圧（クリップ電圧）となる。ノード１４４Ａは、上記所定電圧よりソース接地型トランジスタ１４３及び増幅トランジスタ１４８の閾値電圧分下がった共通電圧となる。
【０１３１】
このように、共通電位のノード１４４Ａの左側と右側との回路で対称なレプリカ構成にすることで、製造ばらつきによる閾値変動に起因する、設定電圧１５３に対する垂直信号線１１１のクリップ電圧の変動を吸収し、打ち消すことができる。
【０１３２】
以上のように、クリップ回路１１２Ａ及びバイアス発生回路１１３Ａをレプリカ構成にすることより、製造ばらつきによる閾値変動を吸収し、設定飽和電圧が減少ロスしないようにできる。
【０１３３】
なお、クリップ回路１１２Ａ及びバイアス発生回路１１３Ａは、回路規模縮小を考慮して、クリップ回路１１２Ａを各列に設け、バイアス発生回路１１３Ａを全列で共通に設けるほうが好ましい。
【０１３４】
なお、画素セル１０１、クリップ回路１１２Ａ及びバイアス発生回路１１３Ａに流れる全電流は、画素読み出し期間においてクリップ回路１１２Ａが動作しているか否かに関係なく、負荷トランジスタ１３１、負荷トランジスタ１５４及び負荷トランジスタ１５０が飽和領域で動作しているため、１列の画素ソースフォロア回路及びクリップ回路１１２Ａには一定電流が流れる。横スジ現象の課題は、この一定電流により防止できる。
【０１３５】
（第４の実施形態）
第４の実施形態では、上述した第３の実施形態に、第２の実施形態と同様の変形を適用した例を説明する。
【０１３６】
図１５は、本発明の第４の実施形態に係るクリップ回路１１２Ａ、バイアス発生回路１１３Ｂ及びその周辺回路の回路図である。なお、図７、図１１及び図１３と同じ構成要素については同じ番号を付している。
【０１３７】
バイアス発生回路１１３Ｂは、図１３に示すバイアス発生回路１１３Ａの構成に加え、設定電圧源１４７を備える。なお、設定電圧源１４７の機能は、上述した第２の実施形態で説明した設定電圧源１４７と同様である。ただし、設定電圧１５３の供給先が増幅トランジスタ１５２のゲート端子である点が、第２の実施形態と異なる。
【０１３８】
以上の構成により、第４の実施形態に係るクリップ回路１１２Ａ及びバイアス発生回路１１３Ｂは、第２の実施形態に係る回路に比べて、製造ばらつきによる閾値電圧変動を吸収できるので、より黒沈み現象及び横スジ現象を防止できる。また、第４の実施形態に係る回路は、設定電圧源１４７を制御することにより、第３の実施形態に係る回路に比べて、設定飽和電圧のロスを低減できる。
【０１３９】
（第５の実施形態）
図１６Ａ及び図１６Ｂは、本発明の第５の実施形態に係る回路図である。
【０１４０】
以上の実施形態では、画素セル１０１の増幅トランジスタ１２６がＮＭＯＳの場合のクリップ回路１１２の構成を説明したが、本発明の第５の実施形態では、ＮＭＯＳと相補関係にあるＰＭＯＳの増幅トランジスタ１２６Ｐを用いる場合について説明する。
【０１４１】
なお、図１６Ａ及び図１６Ｂにおいて、図７及び図１１及び図１３及び図１５と同じ構成要素については同じ番号を付している。図１６Ａは、ＮＭＯＳの増幅トランジスタ１２６を用いた場合の回路図である。また、図１６Ｂは、ＰＭＯＳの増幅トランジスタ１２６Ｐを用いた場合の回路図である。
【０１４２】
また、各素子の役割はＮＭＯＳとＰＭＯＳとで同じなので、図１６Ｂでは、図１６Ａで用いた符号に対して番号の後ろにＰを追加した。
【０１４３】
このようにＰＭＯＳの増幅トランジスタ１２６Ｐを用いる場合も、上述した実施形態と同様に最適なクリップ動作が可能であることがわかる。
【０１４４】
なお、ここでは、第１の実施形態に係る回路に対して、ＰＭＯＳを用いる場合の変形例を説明したが、他の実施形態に係る回路に対しても、同様にＰＭＯＳを用いる場合に変形可能である。
【０１４５】
（第６の実施形態）
第６の実施形態では、上述した本発明の実施形態に係る固体撮像装置を用いた撮像システム（カメラ）について説明する。
【０１４６】
図１７は、本発明の第６の実施形態に係るカメラを示すブロック図である。図１７を参照しながら、上記実施形態で述べた固体撮像装置を搭載するカメラについて説明する。
【０１４７】
カメラ２００Ａは、デジタルスチルカメラ又はデジタルビデオカメラに代表される撮像システムである。カメラ２００Ａは、レンズ１９１と、光学系１９２と、固体撮像装置１００と、信号処理部１９４と、タイミング制御部１９３とを備える。
【０１４８】
レンズ１９１及び光学系１９２は、外光を集光し、固体撮像装置１００の撮像面へ像を形成する。
【０１４９】
固体撮像装置１００は、第１〜第５の実施形態に係る固体撮像装置のいずれかである。固体撮像装置１００は、図１に示したＴＧ制御部１０９、画素部１１０、列回路部１０５及び出力回路１０８から構成される。固体撮像装置１００は、入射した光を画像信号に変換して信号処理部１９４に出力する。また、図６の駆動タイミングで示した駆動パルスがＴＧ制御部１０９によって生成される。
【０１５０】
信号処理部１９４は、出力回路１０８から出力される画像信号を受ける相関二重サンプリング回路（ＣＤＳ）１８１と、ＯＢＣ（Ｏｐｔｉｃｌ  Ｂｌａｃｋ  Ｃｌａｍｐ）１８５と、ＡＧＣ（Ａｕｔｏ  Ｇａｉｎ  Ｃｏｎｔｒｏｌ）１８２と、ＡＤＣ（Ａｎａｌｏｇ  Ｄｉｇｉｔａｌ  Ｃｏｎｖｅｒｔｅｒ）８３と、ＤＳＰ（Ｄｉｇｉｔａｌ  Ｓｉｇｎａｌ  Ｐｒｏｃｅｓｓｏｒ）１８４とを備えている。
【０１５１】
信号処理部１９４は、固体撮像装置１００から出力された画像信号を処理して画像情報を生成し、生成した画像情報を表示装置などの外部機器に出力する。
【０１５２】
タイミング制御部１９３は固体撮像装置１００内の回路動作のタイミングを制御するとともに、固体撮像装置１００及び信号処理部１９４との間で信号の受け渡しを行う。
【０１５３】
このようにすることで、第１から第５の実施形態で述べた効果と同様の効果が得られる撮像システムを構成することができる。
【０１５４】
なお、固体撮像装置１００、タイミング制御部１９３及び信号処理部１９４は、個別に１チップ化されてもよいし、２つ以上を含むように１チップ化されてもよい。例えば、固体撮像装置１００と信号処理部１９４とは、同一半導体チップ上に形成され、タイミング制御部１９３は１つの半導体チップ上に形成されることとしてもよい。
【０１５５】
また、図１７では、信号処理部１９４が固体撮像装置１００と別個に設けられている例を示しているが、固体撮像装置１００内に信号処理部１９４が設けられていてもよい。例えば、図１８に示すカメラ２００Ｂでは、ＣＤＳ１８１からＡＤＣ１８３までの処理部が固体撮像装置１００の内部に１チップ化されている例を示している。なお、固体撮像装置１００と信号処理部１９４との境界は、何処に設定してもよい。
【０１５６】
以上、本発明の実施形態に係る固体撮像装置及び撮像システムについて説明したが、本発明は、この実施の形態に限定されるものではない。
【０１５７】
例えば、上記実施形態における、トランジスタ及び電源が逆極性の場合も同様の原理で説明できる。
【０１５８】
また、上記実施形態では、画素セルは、選択トランジスタ、増幅トランジスタ、リセットトランジスタ及び転送トランジスタの４つのトランジスタで構成される場合を説明したが、画素セルの構成はこれに限定されない。リセット電圧と信号電圧の差分をとることができる構造の画素セルであれば、如何なる画素セルの構成も本発明に適用されうる。
【０１５９】
また、横スジ現象は、上記のようなＣＤＳ処理を行わない回路でも生じる現象である。よって、本発明は、ＣＤＳ処理を行わず、信号電圧をそのまま画素信号として用いる固体撮像装置に対しても適用可能である。
【０１６０】
また、上記実施形態において用いた数字は、すべて本発明を具体的に説明するために例示するものであり、本発明は例示された数字に制限されない。また、Ｈ（ハイ）／Ｌ（ロー）により表される論理レベルは、本発明を具体的に説明するために例示するものであり、例示された論理レベルの異なる組み合わせにより、同等な結果を得ることも可能である。さらに、構成要素間の接続関係は、本発明を具体的に説明するために例示するものであり、本発明の機能を実現する接続関係はこれに限定されない。
【０１６１】
また、上記実施形態に係る固体撮像装置及び撮像システムに含まれる各処理部は典型的には集積回路であるＬＳＩとして実現される。これらは個別に１チップ化されてもよいし、一部又は全てを含むように１チップ化されてもよい。
【０１６２】
また、集積回路化はＬＳＩに限るものではなく、専用回路又は汎用プロセッサで実現してもよい。ＬＳＩ製造後にプログラムすることが可能なＦＰＧＡ（Ｆｉｅｌｄ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｇａｔｅ  Ａｒｒａｙ）、又はＬＳＩ内部の回路セルの接続や設定を再構成可能なリコンフィギュラブル・プロセッサを利用してもよい。
【０１６３】
また、上記実施形態に係る、撮像システムの機能の一部を、ＣＰＵ等のプロセッサがプログラムを実行することにより実現してもよい。
【０１６４】
さらに、本発明は上記プログラムであってもよいし、上記プログラムが記録された非一時的なコンピュータ読み取り可能な記録媒体であってもよい。また、上記プログラムは、インターネット等の伝送媒体を介して流通させることができるのは言うまでもない。
【０１６５】
また、上記実施の形態１〜６に係る、固体撮像装置、撮像システム及びそれら変形例の機能のうち少なくとも一部を組み合わせてもよい。
【０１６６】
また、上記説明では、ＭＯＳトランジスタを用いた例を示したが、ＭＯＳトランジスタ以外のトランジスタを用いてもよい。
【０１６７】
また、本発明は上述の実施形態に限定されるものではなく、本発明の要旨を逸脱しない範囲で本実施形態に対して当業者が思いつく範囲内の変更を施した様々な構成が取り得る。
【産業上の利用可能性】
【０１６８】
本発明は、固体撮像装置及び撮像システムに適用できる。また、本発明は、高画質が要求されるデジタルスチルカメラ及びデジタルビデオカメラ等の電子機器に好適に利用可能である。
【符号の説明】
【０１６９】
１００、１００Ａ  固体撮像装置
１０１、１０１Ｐ  画素セル
１０２  垂直走査回路
１０３  電流源回路部
１０４  負荷回路
１０５  列回路部
１０６  列回路
１０７  水平走査回路
１０８  出力回路
１０９  ＴＧ制御部
１１０  画素部
１１１  垂直信号線
１１２、１１２Ａ、４１２  クリップ回路
１１３、１１３Ａ、１１３Ｂ  バイアス発生回路
１１４  水平信号線
１２１  選択トランジスタ
１２２  ＳＥＬＥＣＴパルス
１２３  リセットトランジスタ
１２４  ＲＥＳＥＴパルス
１２５  ＦＤ（フローティングディフュージョン）
１２６、１２６Ｐ、１４８、１５２  増幅トランジスタ（ＳＦ  Ｄｒｉｖｅｒ）
１２７  転送トランジスタ
１２８  ＴＲＡＮＳパルス
１２９  ＰＤ（フォトダイオード）
１３１、１３１Ｐ、１４５、１５０、１５４  負荷トランジスタ
１３２、１３２Ｐ  ＬＤＢＩＡＳ電圧
１３３  クランプトランジスタ
１３４  ＣＬＡＭＰパルス
１３５  サンプルホールドトランジスタ
１３６  クランプ容量
１３７  サンプルホールド容量
１３８  水平読み出しトランジスタ
１３９  ＨＳＥＬパルス
１４０、１４０Ａ  増幅回路
１４１、１４１Ｐ、４４１  ＭＯＳトランジスタ
１４２、１４２Ｐ、１４９  出力端子
１４３、１４３Ｐ  ソース接地型トランジスタ
１４４、１４４Ｐ、１５３、４４２  設定電圧
１４４Ａ  ノード
１４６、１４６Ｐ  ＰＢＩＡＳ電圧
１４７、１４７Ｐ  設定電圧源
１５１  ＮＢＩＡＳ電圧
１６０  背景領域
１６１  被写体領域
１６２  横スジ領域
１７０、１７０Ａ、１７０Ｂ、１７２、１７２Ａ、１７２Ｂ、１７３、１７３Ａ、１７４、１７４Ａ  特性
１７１、１７１Ｂ、１７５、１７５Ａ  リニア領域
１８１  相関二重サンプリング回路（ＣＤＳ）
１８２  ＡＧＣ（Ａｕｔｏ  Ｇａｉｎ  Ｃｏｎｔｒｏｌ）
１８３  ＡＤＣ（Ａｎａｌｏｇ  Ｄｉｇｉｔａｌ  Ｃｏｎｖｅｒｔｅｒ）
１８４  ＤＳＰ（Ｄｉｇｉｔａｌ  Ｓｉｇｎａｌ  Ｐｒｏｃｅｓｓｏｒ）
１８５  ＯＢＣ（Ｏｐｔｉｃｌ  Ｂｌａｃｋ  Ｃｌａｍｐ）
１９１  レンズ
１９２  光学系
１９３  タイミング制御部
１９４  信号処理部
２００Ａ、２００Ｂ  カメラ
５０１、５０２、５０３  画素
５０９  電流源負荷
５１２Ａ、５１２Ｂ  クリップ回路
５１３  差動増幅器
５１４  正転入力端子
５１５  反転入力端子
５１６  出力端子
５１７  ＮＭＯＳトランジスタ
５６３  ゲート接地型増幅器
５６４  ソース接地型増幅器
５６７  ノード
Ｖ１  垂直出力線
【図１】
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【図２】
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【図３】
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【図４】
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【図５Ａ】
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【図５Ｂ】
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【図５Ｃ】
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【図５Ｄ】
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【図６】
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【図７】
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【図８Ａ】
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【図８Ｂ】
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【図９】
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【図１０】
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【図１１】
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【図１２Ａ】
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【図１２Ｂ】
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【図１３】
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【図１４】
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【図１５】
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【図１６Ａ】
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【図１６Ｂ】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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