(57)【要約】【課題】書き込みマージン及び読み出しマージンを改善する。【解決手段】磁気メモリ１０は、磁気抵抗素子２０と、選択トランジスタ２１及び２２とを含む。磁気抵抗素子２０は、参照層３０、非磁性層３１、記録層３２、非磁性層３３、及び参照層３４が順に積層されて構成され、記録層３２は、磁化方向が可変でありかつハイレベル電圧が印加される端子に接続され、参照層３０及び３４は、磁化方向が不変でありかつ互いの磁化方向が反平行である。選択トランジスタ２１は、ビット線ＢＬと参照層３０との間に接続され、Ｎ型ＭＯＳＦＥＴからなる。選択トランジスタ２２は、ビット線ＢＬＢと参照層３４との間に接続され、Ｎ型ＭＯＳＦＥＴからなる。選択トランジスタ２１及び２２のゲートは、共通のワード線ＷＬに接続される。【選択図】      図２
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【特許請求の範囲】
【請求項１】
第１の参照層、第１の非磁性層、記録層、第２の非磁性層、及び第２の参照層が順に積層されて構成され、前記記録層は、磁化方向が可変でありかつハイレベル電圧が印加される端子に接続され、前記第１及び第２の参照層は、磁化方向が不変でありかつ互いの磁化方向が反平行である、磁気抵抗素子と、
第１のビット線と前記第１の参照層との間に接続され、Ｎ型ＭＯＳＦＥＴからなる第１の選択トランジスタと、
第２のビット線と前記第２の参照層との間に接続され、Ｎ型ＭＯＳＦＥＴからなる第２の選択トランジスタと、
前記第１及び第２の選択トランジスタのゲートに接続されたワード線と、
を具備することを特徴とする磁気メモリ。
【請求項２】
第１の参照層、第１の非磁性層、記録層、第２の非磁性層、及び第２の参照層が順に積層されて構成され、前記記録層は、磁化方向が可変でありかつローレベル電圧が印加される端子に接続され、前記第１及び第２の参照層は、磁化方向が不変でありかつ互いの磁化方向が反平行である、磁気抵抗素子と、
第１のビット線と前記第１の参照層との間に接続され、Ｐ型ＭＯＳＦＥＴからなる第１の選択トランジスタと、
第２のビット線と前記第２の参照層との間に接続され、Ｐ型ＭＯＳＦＥＴからなる第２の選択トランジスタと、
前記第１及び第２の選択トランジスタのゲートに接続されたワード線と、
を具備することを特徴とする磁気メモリ。
【請求項３】
前記磁気抵抗素子に第１のデータを書き込む場合に、前記第１のビット線及び前記第２のビット線にそれぞれローレベル電圧及びハイレベル電圧を印加し、前記磁気抵抗素子に第２のデータを書き込む場合に、前記第１のビット線及び前記第２のビット線にそれぞれハイレベル電圧及びローレベル電圧を印加する書き込み回路をさらに具備することを特徴とする請求項１又は２に記載の磁気メモリ。
【請求項４】
データ読み出し時に、前記第１及び第２のビット線を所定電圧にプリチャージするセンスアンプをさらに具備することを特徴とする請求項１乃至３のいずれかに記載の磁気メモリ。
【請求項５】
前記センスアンプは、前記第１及び第２のビット線の電圧差を検知することを特徴とする請求項４に記載の磁気メモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、磁気メモリに関する。
【背景技術】
【０００２】
近年、半導体集積回路の高集積化や電源電圧の低減に伴い、この半導体集積回路で利用されるＭＲＡＭ（Magnetic Random Access Memory）の動作マージン不足が問題となる。ＭＲＡＭは、２つの磁性層と、これらに挟まれた非磁性層とを有するＭＴＪ（Magnetic Tunnel Junction）素子を記憶素子として用いる。ＭＴＪ素子は、２つの磁性層の磁化配列が平行であるか反平行であるかによって１ビットデータを記憶する。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００９−９９６２５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
実施形態は、書き込みマージン及び読み出しマージンを改善することが可能な磁気メモリを提供する。
【課題を解決するための手段】
【０００５】
実施形態に係る磁気メモリは、第１の参照層、第１の非磁性層、記録層、第２の非磁性層、及び第２の参照層が順に積層されて構成され、前記記録層は、磁化方向が可変でありかつハイレベル電圧が印加される端子に接続され、前記第１及び第２の参照層は、磁化方向が不変でありかつ互いの磁化方向が反平行である、磁気抵抗素子と、第１のビット線と前記第１の参照層との間に接続され、Ｎ型ＭＯＳＦＥＴからなる第１の選択トランジスタと、第２のビット線と前記第２の参照層との間に接続され、Ｎ型ＭＯＳＦＥＴからなる第２の選択トランジスタと、前記第１及び第２の選択トランジスタのゲートに接続されたワード線とを具備する。
【図面の簡単な説明】
【０００６】
【図１】第１の実施形態に係るＭＲＡＭ１０の構成を示すブロック図。
【図２】メモリセルＭＣの構成を示す回路図。
【図３】データ書き込み動作を説明するタイミングチャート。
【図４】書き込み動作の電圧関係を説明する図。
【図５】データ読み出し動作を説明するタイミングチャート。
【図６】読み出し動作の電圧関係を説明する図。
【図７】第２の実施形態に係るメモリセルＭＣの構成を示す回路図。
【図８】データ書き込み動作を説明するタイミングチャート。
【図９】書き込み動作の電圧関係を説明する図。
【図１０】読み出し動作の電圧関係を説明する図。
【発明を実施するための形態】
【０００７】
ＭＴＪ素子を平行状態にする場合と、ＭＴＪ素子を反平行状態にする場合とでは、書き込みに必要な電流の大きさが異なり、また書き込みに必要な時間にも大きな差が生じる。このため、ＭＴＪ素子に書き込み電流を供給する選択トランジスタの特性にバラツキがあると、大きな書き込み電流を流す際に電流量が足りずにＭＴＪ素子に書き込みが行えない状況が発生する。
【０００８】
また、ＭＴＪ素子からデータを読み出す場合は、シングルエンド読み出し方式が用いられる。しかし、シングルエンド読み出し方式は、電源電圧の変動や信号線のノイズの影響を受けやすく、読み出しマージンが小さくなってしまう。
【０００９】
以下、実施形態について図面を参照して説明する。ただし、図面は模式的または概念的なものであり、各図面の寸法および比率などは必ずしも現実のものと同一とは限らないことに留意すべきである。また、図面の相互間で同じ部分を表す場合においても、互いの寸法の関係や比率が異なって表される場合もある。特に、以下に示す幾つかの実施形態は、本発明の技術思想を具体化するための装置および方法を例示したものであって、構成部品の形状、構造、配置などによって、本発明の技術思想が特定されるものではない。なお、以下の説明において、同一の機能及び構成を有する要素については、同一符号を付し、重複説明は必要な場合にのみ行う。
【００１０】
［第１の実施形態］
図１は、第１の実施形態に係る磁気メモリ（ＭＲＡＭ）１０の構成を示すブロック図である。ＭＲＡＭ１０は、メモリセルアレイ１１、ロウデコーダ１２、カラムデコーダ１３、カラム選択回路１４、センスアンプ１５、及びライトドライバ（書き込み回路）１６を備えている。
【００１１】
メモリセルアレイ１１は、マトリクス状に配列された複数のメモリセルＭＣを備えている。メモリセルアレイ１１には、ロウ方向に延在する複数のワード線ＷＬ１〜ＷＬｍと、カラム方向に延在する複数のビット線対ＢＬ１，ＢＬＢ１〜ＢＬｎ，ＢＬＢｎとが配設されている。
【００１２】
複数のワード線ＷＬ１〜ＷＬｍには、ロウデコーダ１２が接続されている。ロウデコーダ１２は、ロウアドレス信号に基づいて、複数のワード線ＷＬ１〜ＷＬｍのうち１本を選択する。
【００１３】
複数のビット線対ＢＬ１，ＢＬＢ１〜ＢＬｎ，ＢＬＢｎには、カラム選択回路１４が接続されている。カラム選択回路１４には、カラムデコーダ１３が接続されている。カラムデコーダ１３は、カラムアドレス信号に基づいて、カラム選択信号を生成し、このカラム選択信号は、カラム選択回路１４に送られる。カラム選択回路１４は、カラム選択信号に基づいて、複数のビット線対ＢＬ１，ＢＬＢ１〜ＢＬｎ，ＢＬＢｎのうち例えば１対を選択する。なお、共通のワード線に接続された所定数のビット線対が同時に選択されるようにしてもよい。この場合は、所定数のビット線対に対して同時に読み出し動作或いは書き込み動作が実行される。
【００１４】
複数のビット線対ＢＬ１，ＢＬＢ１〜ＢＬｎ，ＢＬＢｎには、カラム選択回路１４を介してセンスアンプ１５及びライトドライバ１６が接続されている。センスアンプ１５は、データ読み出し時に、選択されたビット線対ＢＬ，ＢＬＢの電圧或いは電流を検知することで、選択されたメモリセルＭＣのデータを読み出す。ライトドライバ１６は、データ書き込み時に、選択されたメモリセルＭＣに書き込み電流を供給し、このメモリセルＭＣにデータを書き込む。
【００１５】
次に、メモリセルＭＣの構成について説明する。図２は、メモリセルＭＣの構成を示す回路図である。メモリセルＭＣは、１個のＭＴＪ素子（磁気抵抗素子）２０と、２個の選択トランジスタ２１及び２２とから構成されている。
【００１６】
ＭＴＪ素子２０は、下から順に、第１の参照層（固定層ともいう）３０、第１の非磁性層３１、記録層（自由層ともいう）３２、第２の非磁性層３３、第２の参照層３４が積層されて構成されている。
【００１７】
記録層３２は、強磁性材料からなり、その容易磁化方向は、例えば膜面に対して平行である。なお、記録層３２の容易磁化方向は、膜面に対して垂直であってもよい。記録層３２は、磁化（或いはスピン）方向が可変である（反転する）。
【００１８】
第１の参照層３０及び第２の参照層３４はそれぞれ、強磁性材料からなり、その容易磁化方向は、記録層３２のそれと同じである。第１の参照層３０及び第２の参照層３４は、磁化方向が不変であり、これらの磁化方向は反平行に設定される。
【００１９】
第１の参照層３０及び第２の参照層３４は、記録層３２よりも十分大きな磁気異方性エネルギーを持つように設定される。磁気異方性の設定は、材料構成や膜厚を調整することで可能である。このようにして、記録層３２の磁化反転電流を小さくし、第１の参照層３０及び第２の参照層３４の磁化反転電流を記録層３２のそれよりも大きくする。これにより、所定の書き込み電流に対して、磁化方向が可変の記録層３２と磁化方向が不変の参照層３０及び３４とを備えたＭＴＪ素子２０を実現できる。
【００２０】
第１の非磁性層３１及び第２の非磁性層３３は、非磁性金属、非磁性半導体、絶縁体などを用いることができる。非磁性層３１及び３３として絶縁体を用いた場合はトンネルバリア層と呼ばれ、金属を用いた場合はスペーサ層と呼ばれる。
【００２１】
一般的な磁気抵抗素子は、２つの磁性層とこれらに挟まれた１つの非磁性層とからなる積層体で磁気抵抗効果を発現し、２つの磁性層の磁化方向が平行の場合に磁気抵抗素子の抵抗値が最も低くなり、２つの磁性層の磁化方向が反平行の場合に磁気抵抗素子の抵抗値が最も高くなる。従って、本実施形態のＭＴＪ素子２０は、第１の参照層３０、第１の非磁性層３１、及び記録層３２からなる第１の積層体で磁気抵抗効果を発現し、記録層３２、第２の非磁性層３３、及び第２の参照層３４からなる第２の積層体で磁気抵抗効果を発現する。そして、第１の積層体においては、第１の参照層３０と記録層３２との磁化方向が平行の場合にその抵抗値が最も低くなり、第１の参照層３０と記録層３２との磁化方向が反平行の場合にその抵抗値が最も高くなる。同様に、第２の積層体においては、第２の参照層３４と記録層３２との磁化方向が平行の場合にその抵抗値が最も低くなり、第２の参照層３４と記録層３２との磁化方向が反平行の場合にその抵抗値が最も高くなる。
【００２２】
選択トランジスタ２１及び２２としては、ＮチャネルＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）が用いられる。選択トランジスタ２１のゲートはワード線ＷＬに電気的に接続され、ソースはビット線ＢＬに電気的に接続され、ドレインは第１の参照層３０に電気的に接続されている。選択トランジスタ２２のゲートはワード線ＷＬに電気的に接続され、ソースはビット線ＢＬＢに電気的に接続され、ドレインは第２の参照層３４に電気的に接続されている。さらに、記録層３２は、ハイレベル電圧（例えば電源電圧ＶＤＤ）が供給される電源端子に電気的に接続されている。
【００２３】
（動作）
次に、ＭＲＡＭ１０の書き込み動作について説明する。２つの磁性層が非磁性層を挟んで構成される磁気抵抗素子において、２つの磁性層の磁化方向を平行状態に書き込む第１の書き込み電流は、２つの磁性層の磁化方向を反平行状態に書き込む第２の書き込み電流より小さい。さらに、２つの磁性層の磁化方向を平行状態に書き込むのに必要な第１の書き込み時間は、２つの磁性層の磁化方向を反平行状態に書き込むのに必要な第２の書き込み時間より短い。この特性を利用し、本実施形態では、“０”データを書き込む場合と“１”データを書き込む場合との両方の書き込み動作を、２つの磁性層の磁化方向を平行状態に書き込む方法で行えるようにする。
【００２４】
図３は、データ書き込み動作を説明するタイミングチャートである。先ず、ＭＴＪ素子２０に“０”データを書き込む“０”書き込み動作について説明する。図４（ａ）は、“０”書き込み動作の電圧関係を説明する図である。
【００２５】
記録層３２には、電源電圧ＶＤＤが印加されている。ライトドライバ１６は、ビット線ＢＬにローレベル電圧（例えば接地電圧ＶＳＳ）を印加し、ビット線ＢＬＢにハイレベル電圧（例えば電源電圧ＶＤＤ）を印加する。この状態で、ロウデコーダ１２は、ワード線ＷＬを活性化、すなわち、選択トランジスタ２１及び２２がオンするオン電圧をワード線ＷＬに印加する。これにより、選択トランジスタ２１及び２２がオンする。
【００２６】
すると、ＭＴＪ素子２０には、記録層３２から第１の参照層３０へ向かう書き込み電流が流れる。この書き込み電流は、記録層３２の磁化方向を第１の参照層３０の磁化方向と同じ方向に揃える。この時、記録層３２から第２の参照層３４へ向かう電流は流れない。記録層３２と第１の参照層３０との磁化方向が平行になる書き込み動作を、“０”書き込みと定義する。
【００２７】
続いて、ＭＴＪ素子２０に“１”データを書き込む“１”書き込み動作について説明する。図４（ｂ）は、“１”書き込み動作の電圧関係を説明する図である。
【００２８】
記録層３２には、電源電圧ＶＤＤが印加されている。ライトドライバ１６は、ビット線ＢＬにハイレベル電圧を印加し、ビット線ＢＬＢにローレベル電圧を印加する。この状態で、ロウデコーダ１２は、ワード線ＷＬを活性化する。これにより、選択トランジスタ２１及び２２がオンする。
【００２９】
すると、ＭＴＪ素子２０には、記録層３２から第２の参照層３４へ向かう書き込み電流が流れる。この書き込み電流は、記録層３２の磁化方向を第２の参照層３４の磁化方向と同じ方向に揃える。この時、記録層３２から第１の参照層３０へ向かう電流は流れない。記録層３２と第２の参照層３４との磁化方向が平行になる書き込み動作を、“１”書き込みと定義する。このようにして、ＭＴＪ素子２０に１ビットデータを書き込むことができる。
【００３０】
次に、ＭＲＡＭ１０の読み出し動作について説明する。図５は、データ読み出し動作を説明するタイミングチャートである。図６は、読み出し動作の電圧関係を説明する図である。
【００３１】
まず、センスアンプ１５は、ビット線対ＢＬ，ＢＬＢをローレベル電圧にプリチャージする。このプリチャージ電圧は、接地電圧ＶＳＳに限らず、電源電圧ＶＤＤより低ければよく、この条件を満たす限りは任意の電圧に設定可能である。この状態で、ロウデコーダ１２は、ワード線ＷＬを活性化する。これにより、選択トランジスタ２１及び２２がオンする。
【００３２】
すると、ビット線ＢＬには、記録層３２、第１の参照層３０を経由する読み出し電流Ｉ１が流れる。また、ビット線ＢＬＢには、記録層３２、第２の参照層３４を経由する読み出し電流Ｉ２が流れる。
【００３３】
ここで、図６に示すように、ＭＴＪ素子２０には“０”データが書き込まれているものとする。すなわち、記録層３２と第１の参照層３０との磁化方向は平行であり、記録層３２と第２の参照層３４との磁化方向は反平行である。この場合、第１の参照層３０、第１の非磁性層３１、及び記録層３２からなる第１の積層体の抵抗値は、記録層３２、第２の非磁性層３３、及び第２の参照層３４からなる第２の積層体の抵抗値より小さい。Ｉ１＞Ｉ２の関係になり、図５に示すように、ビット線ＢＬ及びビット線ＢＬＢの初期電圧（プリチャージ電圧）に対し、ビット線ＢＬの電圧の変動量がビット線ＢＬＢの電圧の変動量より大きくなる。
【００３４】
センスアンプ１５は、ビット線ＢＬとビット線ＢＬＢとの電圧差を検知することで、ＭＴＪ素子２０のデータを読み出す。具体的には、センスアンプ１５は、ビット線ＢＬの電圧の変動量がビット線ＢＬＢの電圧の変動量より大きい場合に“０”データと判定し、ビット線ＢＬの電圧の変動量がビット線ＢＬＢの電圧の変動量より小さい場合に“１”データと判定する。このように、センスアンプ１５は、差動読み出しを実行している。
【００３５】
なお、ＭＴＪ素子２０に“１”データが書き込まれている場合は、図５のビット線対ＢＬ，ＢＬＢの電圧の大小関係が逆になる。また、前述した説明では、センスアンプ１５がビット線対ＢＬ，ＢＬＢの電圧差を検知しているが、これに限定されるものではなく、ビット線対ＢＬ，ＢＬＢに流れる電流差を検知するようにしてもよい。
【００３６】
以上詳述したように第１の実施形態では、第１の参照層３０、第１の非磁性層３１、記録層３２、第２の非磁性層３３、第２の参照層３４を積層してＭＴＪ素子２０を構成し、第１の参照層３０を選択トランジスタ２１を介してビット線ＢＬに電気的に接続し、第２の参照層３４を選択トランジスタ２２を介してビット線ＢＬＢに電気的に接続する。さらに、記録層３２をハイレベル電圧（高位電圧）が印加される端子（例えば電源端子ＶＤＤ）に電気的に接続する。そして、ＭＴＪ素子２０に“０”データを書き込む場合は、電源端子ＶＤＤからビット線ＢＬへ書き込み電流を流し、ＭＴＪ素子２０に“１”データを書き込む場合は、電源端子ＶＤＤからビット線ＢＬＢへ書き込み電流を流すようにしている。
【００３７】
従って第１の実施形態によれば、“０”データを書き込む場合と“１”データを書き込む場合との両方において、書き込み電流は記録層から参照層へ流れることになる。これにより、“０”書き込みと“１”書き込みとで、書き込み電流の大きさを同じにすることができ、また、書き込み時間を同じにすることができる。さらに、記録層から参照層へ書き込み電流を流す書き込み方式は、逆の方式に比べて、書き込み電流が小さく、かつ書き込み時間が短い。これにより、書き込み電流の低減と、書き込み時間の短縮が可能となる。
【００３８】
また、書き込み電流を低減しつつ、常に書き込み電流の大きさを同じにできるため、複数の選択トランジスタ２１及び２２の特性にバラツキがあっても正確に書き込みを行うことができる。これにより、書き込みマージンを改善することができる。また、大きさの異なる複数種類の書き込み電流を流せるようにするために選択トランジスタ２１及び２２の電流駆動力を大きく設定しておく必要もない。
【００３９】
また、データ読み出し時には、ビット線対ＢＬ，ＢＬＢの両方に大きさの異なる読み出し電流を流すことができる。このため、センスアンプ１５は、ビット線ＢＬとビット線ＢＬＢとの電圧差若しくは電流差を検出することが可能となる。すなわち、本実施形態では、センスアンプ１５によって差動読み出しを実現できる。差動読み出し方式は、電源電圧の変動や信号線のノイズの影響を受けにくい。これにより、誤読み出しを低減することができ、ひいては、読み出しマージンを改善することができる。
【００４０】
［第２の実施形態］
第２の実施形態は、選択トランジスタ２１及び２２としてＰチャネルＭＯＳＦＥＴを使用した場合のＭＲＡＭの構成例である。
【００４１】
図７は、第２の実施形態に係るメモリセルＭＣの構成を示す回路図である。ＭＴＪ素子２０の構成は第１の実施形態と同じである。
【００４２】
選択トランジスタ２１及び２２としては、ＰチャネルＭＯＳＦＥＴが用いられる。選択トランジスタ２１のゲートはワード線ＷＬに電気的に接続され、ソースはビット線ＢＬに電気的に接続され、ドレインは第１の参照層３０に電気的に接続されている。選択トランジスタ２２のゲートはワード線ＷＬに電気的に接続され、ソースはビット線ＢＬＢに電気的に接続され、ドレインは第２の参照層３４に電気的に接続されている。さらに、記録層３２は、ローレベル電圧（例えば接地電圧ＶＳＳ）が供給される電源端子に電気的に接続されている。
【００４３】
（動作）
次に、ＭＲＡＭ１０の書き込み動作について説明する。図８は、データ書き込み動作を説明するタイミングチャートである。先ず、ＭＴＪ素子２０に“０”データを書き込む“０”書き込み動作について説明する。図９（ａ）は、“０”書き込み動作の電圧関係を説明する図である。
【００４４】
記録層３２には、接地電圧ＶＳＳが印加されている。ライトドライバ１６は、ビット線ＢＬにローレベル電圧（例えば接地電圧ＶＳＳ）を印加し、ビット線ＢＬＢにハイレベル電圧（例えば電源電圧ＶＤＤ）を印加する。この状態で、ロウデコーダ１２は、ワード線ＷＬを活性化する。これにより、選択トランジスタ２１及び２２がオンする。
【００４５】
すると、ＭＴＪ素子２０には、第２の参照層３４から記録層３２へ向かう書き込み電流が流れる。この書き込み電流は、記録層３２の磁化方向を第２の参照層３４の磁化方向と反対方向に揃える。この時、第１の参照層３０から記録層３２へ向かう電流は流れない。このようにして、ＭＴＪ素子２０に“０”データが書き込まれる。
【００４６】
続いて、ＭＴＪ素子２０に“１”データを書き込む“１”書き込み動作について説明する。図９（ｂ）は、“１”書き込み動作の電圧関係を説明する図である。
【００４７】
記録層３２には、接地電圧ＶＳＳが印加されている。ライトドライバ１６は、ビット線ＢＬにハイレベル電圧を印加し、ビット線ＢＬＢにローレベル電圧を印加する。この状態で、ロウデコーダ１２は、ワード線ＷＬを活性化する。これにより、選択トランジスタ２１及び２２がオンする。
【００４８】
すると、ＭＴＪ素子２０には、第１の参照層３０から記録層３２へ向かう書き込み電流が流れる。この書き込み電流は、記録層３２の磁化方向を第１の参照層３０の磁化方向と反対方向に揃える。この時、第２の参照層３４から記録層３２へ向かう電流は流れない。このようにして、ＭＴＪ素子２０に“１”データが書き込まれる。
【００４９】
次に、ＭＲＡＭ１０の読み出し動作について説明する。図１０は、読み出し動作の電圧関係を説明する図である。
【００５０】
まず、センスアンプ１５は、ビット線対ＢＬ，ＢＬＢをハイレベル電圧にプリチャージする。このプリチャージ電圧は、電源電圧ＶＤＤに限らず、接地電圧ＶＳＳより高ければよく、この条件を満たす限りは任意の電圧に設定可能である。この状態で、ロウデコーダ１２は、ワード線ＷＬを活性化する。これにより、選択トランジスタ２１及び２２がオンする。
【００５１】
すると、ビット線ＢＬには、第１の参照層３０、記録層３２を経由する読み出し電流Ｉ１が流れる。また、ビット線ＢＬＢには、第２の参照層３４、記録層３２を経由する読み出し電流Ｉ２が流れる。
【００５２】
ここで、図１０に示すように、ＭＴＪ素子２０には“０”データが書き込まれているものとする。すなわち、記録層３２と第１の参照層３０との磁化方向は平行であり、記録層３２と第２の参照層３４との磁化方向は反平行である。よって、Ｉ１＞Ｉ２の関係になり、ビット線ＢＬ及びビット線ＢＬＢの初期電圧（プリチャージ電圧）に対し、ビット線ＢＬの電圧の変動量がビット線ＢＬＢの電圧の変動量より大きくなる。
【００５３】
センスアンプ１５は、ビット線ＢＬとビット線ＢＬＢとの電圧差を検知することで、ＭＴＪ素子２０のデータを読み出す。具体的には、センスアンプ１５は、ビット線ＢＬの電圧の変動量がビット線ＢＬＢの電圧の変動量より大きい場合に“０”データと判定し、ビット線ＢＬの電圧の変動量がビット線ＢＬＢの電圧の変動量より小さい場合に“１”データと判定する。このように、センスアンプ１５は、差動読み出しを実行している。
【００５４】
なお、前述した説明では、センスアンプ１５がビット線対ＢＬ，ＢＬＢの電圧差を検知しているが、これに限定されるものではなく、ビット線対ＢＬ，ＢＬＢに流れる電流差を検知するようにしてもよい。
【００５５】
（効果）
以上詳述したように第２の実施形態によれば、選択トランジスタ２１及び２２としてＰチャネルＭＯＳＦＥＴを用いてＭＲＡＭ１０を構成することができる。そして、“０”書き込みと“１”書き込みとで、書き込み電流の大きさを同じにすることができ、また、書き込み時間を同じにすることができる。その他の効果は、第１の実施形態と同じである。
【００５６】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００５７】
１０…ＭＲＡＭ、１１…メモリセルアレイ、１２…ロウデコーダ、１３…カラムデコーダ、１４…カラム選択回路、１５…センスアンプ、１６…ライトドライバ、２０…ＭＴＪ素子、２１，２２…選択トランジスタ、３０，３４…参照層、３１，３３…非磁性層、３２…記録層、ＭＣ…メモリセル、ＢＬ，ＢＬＢ…ビット線対、ＷＬ…ワード線。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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