(57)【要約】【課題】書き込み特性の向上を図る。【解決手段】半導体記憶装置の製造方法は、基板１０上に、トンネル絶縁膜１１を形成し、前記トンネル絶縁膜上に、導電体で構成される電荷蓄積層１２を形成し、前記電荷蓄積層、前記トンネル絶縁膜、および前記基板を加工して、前記基板内に、前記電荷蓄積層および前記トンネル絶縁膜を分離する素子分離溝２２を形成し、前記素子分離溝内に、上面が前記電荷蓄積層の下面より高く上面より低くなるように素子分離絶縁膜１３を埋め込み、前記電荷蓄積層の表面に形成された自然酸化膜３０を除去し、前記素子分離絶縁膜および前記電荷蓄積層の表面に、絶縁膜１４を形成し、前記自然酸化膜の除去から前記絶縁膜の形成までが、その内部の酸素濃度がコントロールされた製造装置内で行われる。【選択図】      図１
2012089817.tif 000002
【特許請求の範囲】
【請求項１】
基板上に、トンネル絶縁膜を形成し、
前記トンネル絶縁膜上に、導電体で構成される電荷蓄積層を形成し、
前記電荷蓄積層、前記トンネル絶縁膜、および前記基板を加工して、前記基板内に、前記電荷蓄積層および前記トンネル絶縁膜を分離する素子分離溝を形成し、
前記素子分離溝内に、上面が前記電荷蓄積層の下面より高く上面より低くなるように素子分離絶縁膜を埋め込み、
前記電荷蓄積層の表面に形成された自然酸化膜を除去し、
前記素子分離絶縁膜および前記電荷蓄積層の表面に、絶縁膜を形成し、
前記自然酸化膜の除去から前記絶縁膜の形成までが、その内部の酸素濃度がコントロールされた製造装置内で行われることを特徴とする半導体記憶装置の製造方法。
【請求項２】
前記自然酸化膜の除去はドライクリーニング法により行われ、
前記絶縁膜の形成は前記素子分離絶縁膜および前記電荷蓄積層の表層を窒化することにより行われることを特徴とする請求項１に記載の半導体記憶装置の製造方法。
【請求項３】
前記電荷蓄積層はポリシリコンであり、前記絶縁膜はシリコン窒化膜であることを特徴とする請求項２に記載の半導体記憶装置の製造方法。
【請求項４】
前記絶縁膜の形成前に、前記電荷蓄積層の表層を酸化することにより、前記電荷蓄積層の表面に酸化膜を形成し、
前記酸化膜も除去することにより、チャネル幅方向において前記電荷蓄積層における前記素子分離絶縁膜の上面よりも上部側を下部側の第１幅よりも小さい第２幅にする
ことを特徴とする請求項１乃至３に記載の半導体記憶装置の製造方法。
【請求項５】
基板と、
前記基板内に形成された複数の素子分離溝内に埋め込まれ、上面が前記基板の表面よりも高い複数の素子分離絶縁膜と、
前記素子分離絶縁膜間に位置する前記基板上に形成されたメモリセルと、
を具備し、
前記メモリセルは、
前記基板上に形成されたトンネル絶縁膜と、
前記トンネル絶縁膜上に形成され、導電体で構成される電荷蓄積層と、
前記電荷蓄積層上に形成された電極間絶縁膜と、
前記電極間絶縁膜上に形成された制御ゲート電極と、
を有し、
前記電荷蓄積層は、
前記トンネル絶縁膜上に形成され、上面が前記素子分離絶縁膜の上面と同等のレベルであり、チャネル幅方向において第１幅を有する第１部分と、
前記第１部分の上方に形成され、前記チャネル幅方向において前記第１幅より小さい第２幅を有する第２部分と、
前記第１部分と前記第２部分とを接続する接続部分と、
を有し、
前記接続部分は、前記第１部分側から前記第２部分側に向かって、前記チャネル幅方向において前記第１幅から前記第２幅に連続的に変化していることを特徴とする半導体記憶装置。
【請求項６】
前記接続部分は、前記第１部分側から前記第２部分側に向かって、前記チャネル幅方向において前記第１幅から前記第２幅に曲線的に変化していることを特徴とする請求項５に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体記憶装置およびその製造方法に関する。
【背景技術】
【０００２】
不揮発性半導体記憶装置として、浮遊ゲート電極型でかつ浮遊ゲート電極の側壁を容量として用いる３次元型のメモリセル構造が提案されている。浮遊ゲート電極型のメモリセルは、浮遊ゲート電極上に、電極間絶縁膜（ＩＰＤ：Inter Poly Dielectric）および制御ゲート電極を有している。
【０００３】
このようなメモリセルの製造工程では、ＳＴＩ（Shallow Trench Isolation）構造を加工して、薬液による後処理が行われることで、浮遊ゲート電極の上部が露出される。このとき、浮遊ゲート電極が大気に晒されるため、浮遊ゲート電極の表面に酸素が付着し、酸化膜が形成される。
【０００４】
このように形成された酸化膜は、耐圧性が弱く、絶縁性が低い。また、浮遊ゲート電極と電極間絶縁膜との界面に位置するため、素子の書き込み特性を決める要素になり得る。すなわち、この酸化膜上に電極間絶縁膜が形成されることで、書き込み特性が劣化する。より具体的には、書き込み時の高電界印加時に、電極間絶縁膜のリーク電流が増大し、書き込み速度が低下するといった問題が生じる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１０−１０３３８９号公報
【特許文献２】特開２００９−２８９９７４号公報
【特許文献３】特開２００４−２４７４４４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
書き込み特性の向上を図る半導体記憶装置およびその製造方法を提供する。
【課題を解決するための手段】
【０００７】
本実施形態による半導体記憶装置の製造方法は、基板上に、トンネル絶縁膜を形成し、前記トンネル絶縁膜上に、導電体で構成される電荷蓄積層を形成し、前記電荷蓄積層、前記トンネル絶縁膜、および前記基板を加工して、前記基板内に、前記電荷蓄積層および前記トンネル絶縁膜を分離する素子分離溝を形成し、前記素子分離溝内に、上面が前記電荷蓄積層の下面より高く上面より低くなるように素子分離絶縁膜を埋め込み、前記電荷蓄積層の表面に形成された自然酸化膜を除去し、前記素子分離絶縁膜および前記電荷蓄積層の表面に、絶縁膜を形成し、前記自然酸化膜の除去から前記絶縁膜の形成までが、その内部の酸素濃度がコントロールされた製造装置内で行われる。
【図面の簡単な説明】
【０００８】
【図１】第１の実施形態に係る半導体記憶装置の構造を示すチャネル幅方向における断面図。
【図２】第１の実施形態に係る半導体記憶装置の製造工程を示すチャネル幅方向における断面図。
【図３】図２に続く、第１の実施形態に係る半導体記憶装置の製造工程を示すチャネル幅方向における断面図。
【図４】図３に続く、第１の実施形態に係る半導体記憶装置の製造工程を示すチャネル幅方向における断面図。
【図５】図４に続く、第１の実施形態に係る半導体記憶装置の製造工程を示すチャネル幅方向における断面図。
【図６】第１の実施形態に係る半導体記憶装置の電極間絶縁膜の絶縁特性を示すグラフ。
【図７】第２の実施形態に係る半導体記憶装置の構造を示すチャネル幅方向における断面図。
【図８】第２の実施形態に係る半導体記憶装置の製造工程を示すチャネル幅方向における断面図。
【図９】図８に続く、第２の実施形態に係る半導体記憶装置の製造工程を示すチャネル幅方向における断面図。
【図１０】図９に続く、第２の実施形態に係る半導体記憶装置の製造工程を示すチャネル幅方向における断面図。
【発明を実施するための形態】
【０００９】
本実施形態を以下に図面を参照して説明する。図面において、同一部分には同一の参照符号を付す。
【００１０】
＜第１の実施形態＞
図１乃至図６を用いて、第１の実施形態に係る半導体記憶装置について説明する。第１の実施形態は、浮遊ゲート電極の表面に形成される酸化膜を除去した後、大気に晒さずに電極間絶縁膜を形成する例である。
【００１１】
［構造］
以下に、図１を用いて、第１の実施形態に係る半導体記憶装置の構造について説明する。
【００１２】
図１は、第１の実施形態に係る半導体記憶装置のチャネル幅方向における断面図を示している。
【００１３】
図１に示すように、第１の実施形態に係る半導体記憶装置は、基板１０上において、メモリセルＭＣが形成された素子領域（ＡＡ：Active Area）と、素子領域を区画するＳＴＩ構造からなる素子分離領域とで構成されている。
【００１４】
基板１０は、例えばシリコン基板である。基板１０は、素子領域と素子分離領域とで段差を有している。より具体的には、基板１０は、素子領域ＡＡにおいて上段面を有し、素子分離領域において下段面を有している。すなわち、基板１０は、素子分離領域において溝を有している。
【００１５】
素子領域におけるメモリセルＭＣは、基板１０上に形成されたトンネル絶縁膜１１、浮遊ゲート電極１２、素子分離絶縁膜１３、電極間絶縁膜２０、および制御ゲート電極１９で構成されている。
【００１６】
より具体的には、素子領域において、基板１０上に、例えばシリコン酸化膜で構成されたトンネル絶縁膜１１が形成されている。トンネル絶縁膜１１の電気容量は、例えばＣｔｎｌである。このトンネル絶縁膜１１上に、例えばポリシリコンで構成された浮遊ゲート電極１２が形成されている。この浮遊ゲート電極１２は、電荷蓄積層として機能する。
【００１７】
一方、素子分離領域において、基板１０内の後述する素子分離溝２２内に、素子分離絶縁膜１３が形成されている。素子分離絶縁膜１３は、隣接する浮遊ゲート電極１２を分離し、その上面は素子領域における基板１０の表面よりも高い。また、素子分離絶縁膜１３の上面は、浮遊ゲート電極１２の下面より高く、上面よりも低い位置にある。言い換えると、浮遊ゲート電極１２の下部側の側面（下側面）は素子分離絶縁膜１３に覆われ、上部側の側面（上側面）は露出している。
【００１８】
浮遊ゲート電極１２の上面、上側面、および素子分離絶縁膜１３の上面を覆うように、電極間絶縁膜２０が形成されている。電極間絶縁膜２０の電気容量は、例えばＣｉｐｄである。この電極間絶縁膜２０は、例えばＮＯＮＯＮの積層構造を有している。すなわち、浮遊ゲート電極１２の上面、上側面、および素子分離絶縁膜１３の上面に、シリコン窒化膜１４、シリコン酸化膜１５、シリコン窒化膜１６、シリコン酸化膜１７、およびシリコン窒化膜１７が順に形成されている。
【００１９】
この電極間絶縁膜２０上に、ワード線となる制御ゲート電極１９が形成されている。
【００２０】
このように素子領域に形成されたメモリセルＭＣのカップリング比は、Ｃｉｐｄ／（Ｃｔｎｌ＋Ｃｉｐｄ）で表わされる。メモリセルＭＣにおいて、基板１０の表面と制御ゲート電極１９との間に高電圧を印加すると、カップリング比に応じてトンネル絶縁膜１１に強い電界が印加される。これにより、トンネル絶縁膜１１を介して基板１０と浮遊ゲート電極１２との間にトンネル電流が流れて浮遊ゲート電極１２の蓄積電荷量が変化する。このようにして、各メモリセルＭＣへのデータの書き込み動作および消去動作が行われる。なお、図示は省略するが、複数のメモリセルＭＣが、チャネル幅方向（ワード線方向）およびチャネル長方向（ビット線方向）のそれぞれの方向に沿ってマトリクス状に配置されている。
【００２１】
［製造方法］
以下に、図２乃至図５を用いて、第１の実施形態に係る半導体記憶装置の製造方法について説明する。
【００２２】
図２乃至図５は、第１の実施形態に係る半導体記憶装置の製造工程のチャネル幅方向における断面図を示している。
【００２３】
まず、図２に示すように、基板１０上に、例えばシリコン酸化膜で構成されたトンネル絶縁膜１１が形成される。トンネル絶縁膜１１の形成方法としては、例えば、ＣＶＤ（Chemical Vapor Deposition）法、ＡＬＤ（Atomic Layer Deposition）法、または熱酸化法が用いられる。このトンネル絶縁膜１１上に、例えばポリシリコンで構成された浮遊ゲート電極（電荷蓄積層）１２が形成される。浮遊ゲート電極１２の形成方法としては、例えば、ＣＶＤ法、またはＡＬＤ（Atomic Layer Deposition）法が用いられる。その後、浮遊ゲート電極１２上に、マスク材２１が形成される。
【００２４】
次に、マスク材２１上に、図示せぬレジストパターンが形成される。このレジストパターンに基づいて、マスク材２１、浮遊ゲート電極１２、およびトンネル絶縁膜１１が順に加工され、基板１０の表面が露出される。これらの加工方法としては、例えばＲＩＥ（Reactive Ion Etching）法が用いられる。また、浮遊ゲート電極１２のチャネル幅方向の幅は、例えば１０〜４０ｎｍ程度に加工される。その後、露出した基板１０の表面がエッチングされ、さらに掘り下げられ、素子分離溝２２が形成される。
【００２５】
次に、図３に示すように、素子分離溝２２内に、素子分離絶縁膜１３が埋め込まれる。より具体的には、まず、例えばシリコン酸化膜で構成された素子分離絶縁膜１３が素子分離溝２２の内部を充填しつつ、マスク材２１の表面を覆う高さに達するまで全面的に形成される。素子分離絶縁膜１３の形成方法としては、例えばＣＶＤ法が用いられる。次に、ＣＭＰ（Chemical Mechanical Polish）法により素子分離絶縁膜１３が研磨され、マスク材２１が露出される。これにより、素子分離絶縁膜１３が素子分離溝２２内に埋め込まれるとともに、マスク材２１の表面および素子分離絶縁膜１３の表面が平坦化される。
【００２６】
次に、所定の化学薬液等を用いて露出されたマスク材２１が選択的に除去され、浮遊ゲート電極１２の表面が露出される。次に、例えば希フッ酸溶液を用いて素子分離溝２２内に埋め込まれた素子分離絶縁膜１３がエッチングされて掘り下げられる。これにより、浮遊ゲート電極１２の側面が露出される。このとき、素子分離絶縁膜１３の上面が、浮遊ゲート電極１２の上面より低く、下面より高くなるように、エッチングされる。すなわち、浮遊ゲート電極１２の上面および上側面が露出され、下側面は素子分離絶縁膜１３に覆われている。
【００２７】
このとき、素子分離絶縁膜１３の加工の後処理として、または後述する電極間絶縁膜２０の前処理として、薬液が用いられる。すなわち、基板１０を装置間で移動させる必要があり、露出された浮遊ゲート電極１２の表面が大気に晒される。これにより、浮遊ゲート電極１２の表面に、酸素が付着し、自然酸化膜３０が形成される。このように形成された自然酸化膜３０は、耐圧性が弱く、絶縁性が低いため、この自然酸化膜３０上に電極間絶縁膜２０が形成されると、メモリセルＭＣの書き込み特性が劣化する。
【００２８】
これに対し、本実施形態では、電極間絶縁膜２０の形成前に自然酸化膜３０が除去され、その後、大気に晒さずに電極間絶縁膜２０が形成される。以下に、これらの工程について詳説する。
【００２９】
まず、図４に示すように、ドライクリーニング技術により浮遊ゲート電極１２の表面に形成された自然酸化膜３０が除去される。このドライクリーニング技術は、浮遊ゲート電極（ポリシリコン）１２と自然酸化膜（シリコン酸化膜）３０とで選択比をとることが可能な方法である。より具体的には、例えば、三フッ化窒素とアンモニアとを反応させてフッ化アンモニウムを形成し、炉内に導入する。このフッ化アンモニウムは、シリコン自然酸化膜３０と反応して固体の珪フッ化アンモニウムを形成する。その後、例えば１００℃以上の熱処理により珪フッ化アンモニウムを気化させる。これにより、自然酸化膜３０が剥離され、浮遊ゲート電極１２が露出される。なお、フッ化アンモニウムの形成方法は、上記反応に限らず、三フッ化窒素と水素とを反応させて形成させてもよい。
【００３０】
次に、図５に示すように、浮遊ゲート電極１２および素子分離絶縁膜１３の表面に、電極間絶縁膜２０の一部となるシリコン窒化膜１４が形成される。より具体的には、例えば、窒素ガスを含む雰囲気内でマイクロ波を発生させることにより窒素ラジカルが生成される。この窒素ラジカルを用いて、浮遊ゲート電極１２および素子分離絶縁膜１３の表層が窒化される。このとき、例えば、マイクロ波強度は１００〜３０００Ｗ、処理圧力は５〜３０Ｐａ、基板温度は３５０〜９００℃とする。また、シリコン窒化膜１４の膜厚は、例えば１〜５ｎｍ程度である。
【００３１】
このとき、自然酸化膜３０の除去工程であるドライクリーニングと、シリコン窒化膜１４の形成工程である窒化処理との間に薬液処理等を行う必要がない。すなわち、これらの工程は同一の炉内で連続して行うことができ、いずれの工程においても浮遊ゲート電極１２は大気に晒されることがない。このように形成されたシリコン窒化膜１４を含む電極間絶縁膜２０は、メモリセルＭＣの書き込み特性を向上させることができる。この電極間絶縁膜２０の特性の詳細については、後述する。
【００３２】
次に、図１に示すように、シリコン窒化膜１４上に、シリコン酸化膜１５、シリコン窒化膜１６、およびシリコン酸化膜１７（ＯＮＯ）が順に形成される。これらの形成方法としてはそれぞれ、例えばＬＰＣＶＤ（Low Pressure Chemical Vapor Deposition）法が用いられる。また、シリコン酸化膜１５、シリコン窒化膜１６、およびシリコン酸化膜１７の膜厚はそれぞれ、例えば１〜５ｎｍ程度である。その後、シリコン酸化膜１７上に、シリコン窒化膜１８が形成される。このシリコン窒化膜１８の膜厚は、１〜５ｎｍ程度である。これにより、ＮＯＮＯＮの５層の絶縁膜からなる電極間絶縁膜２０が形成される。さらに、電極間絶縁膜２０上に、ワード線となる制御ゲート電極１９が形成される。
【００３３】
以下に、本実施形態に係る電極間絶縁膜２０の特性について説明する。上述したように、本実施形態に係る電極間絶縁膜２０のシリコン窒化膜１４は、大気に晒されることなく、同一の炉内で連続的に形成された絶縁膜である。図６は、本実施形態に係る電極間絶縁膜２０の絶縁特性を示している。
【００３４】
図６に示すように、電圧傾度（Ｖ／ｃｍ）と電流密度（Ａ／ｃｍ２）との関係から、連続的に処理されて（大気に晒されず）形成されたシリコン窒化膜１４を含む電極間絶縁膜２０（実線）は、非連続的に処理されて（大気に晒されて）形成されたシリコン窒化膜を含む電極間絶縁膜（破線）よりも絶縁性が高いことがわかる。
【００３５】
これは、シリコン窒化膜１４が、浮遊ゲート電極１２との界面において付着した酸素の量が極めて少なく、誘電率の高い絶縁膜であるためである。すなわち、高誘電率なシリコン窒化膜１４が形成されたため、高電界印加時の電子に対するバリア性が高くなり、電子が絶縁膜を透過する確率が減少したと考えられる。このように、浮遊ゲート電極１２と電極間絶縁膜２０との界面は素子の書き込み特性を決める要素となっており、この界面の絶縁性を高くすることで書き込み時に高電圧を印加しても電極間絶縁膜２０のリーク電流を低減することができる。
【００３６】
なお、電極間絶縁膜２０の積層構造として、ＮＯＮＯＮに限らない。電極間絶縁膜２０の他の積層構造として、ＯＮＯ、ＮＯＮＯ、ＯＮＯＮ、ＮＯＮ、ＮＯ、ＯＮ等が挙げられる。すなわち、電極間絶縁膜２０の最も内側の層（浮遊ゲート電極１２との界面に位置する層）は、シリコン窒化膜１４に限らず、シリコン酸化膜でもよい。この際、シリコン窒化膜１４の場合と同様に、自然酸化膜３０が除去された後、大気に晒すことなく改めてシリコン酸化膜が形成される。このように形成されるシリコン酸化膜は、大気に晒すことで自然に形成される自然酸化膜３０よりも、耐圧性および絶縁性が優れている。
【００３７】
［効果］
上記第１の実施形態によれば、半導体記憶装置の製造工程において、浮遊ゲート電極１２の表面に自然に形成された自然酸化膜３０を除去する工程から、電極間絶縁膜２０の一部であるシリコン窒化膜１４を形成する工程まで、浮遊ゲート電極１２の表面を大気に晒すことなく連続的に行われる。これにより、電極間絶縁膜２０の電子の注入側（浮遊ゲート電極１２との界面側）に酸素量が少なく誘電率の高いシリコン窒化膜１４を形成することができる。したがって、書き込みの際の高電界印加時のリーク電流を低減することができる。その結果、書き込み時において浮遊ゲート電極１２に注入する電子量を増加させることが可能になり、メモリセルＭＣの書き込み閾値をさらに上げることができる。
【００３８】
なお、本実施形態において、自然酸化膜３０を除去する工程から、電極間絶縁膜２０の一部であるシリコン窒化膜１４を形成する工程までを、浮遊ゲート電極１２の表面を大気に晒さないために、同一の炉（バッチ炉）内で行った。しかし、浮遊ゲート電極１２の表面を大気に晒さない製造装置としてはこれに限らない。すなわち、これらの工程間において、浮遊ゲート電極１２の表面に自然酸化膜３０が形成されない程度に酸素濃度をコントロールできる製造装置であればよい。
【００３９】
例えば、上記製造装置としてクラスターツールが挙げられる。このクラスターツールは、エッチングチャンバーおよび成膜チャンバー等の複数のチャンバーとチャンバー間の搬送部分とを有している。各チャンバーは、例えば枚葉炉である。クラスターツールは、これらチャンバー内およびチャンバー間の搬送部分を含めた装置内全体の酸素濃度を自然酸化膜３０が形成されない程度に十分に小さくコントロールすることができる。すなわち、同一のクラスターツール内であれば同一のチャンバーだけでなく複数のチャンバーを用いて上記工程を行っても、耐圧性および絶縁性の優れた電極間絶縁膜２０を形成することができる。
【００４０】
＜第２の実施形態＞
図７乃至図１０を用いて、第２の実施形態に係る半導体記憶装置について説明する。第２の実施形態は、浮遊ゲート電極の表面に自然に形成される酸化膜を除去する前に、浮遊ゲート電極の表層を酸化してスリミングし、その後、大気に晒さずに電極間絶縁膜を形成する例である。なお、第２の実施形態において、上記第１の実施形態と同様の点については説明を省略し、異なる点について説明する。
【００４１】
［構造］
以下に、図７を用いて、第２の実施形態に係る半導体記憶装置の構造について説明する。
【００４２】
図７は、第２の実施形態に係る半導体記憶装置のチャネル幅方向における断面図を示している。
【００４３】
図７に示すように、第２の実施形態に係る半導体記憶装置において、第１の実施形態と異なる点は、浮遊ゲート電極１２の上部側がスリミングされている点である。
【００４４】
より具体的には、素子領域において、基板１０上にトンネル絶縁膜１１が形成され、このトンネル絶縁膜１１上に、下部側の第１部分１２ａ、上部側の第２部分１２ｂ、およびこれらを接続する接続部分１２ｃを有する浮遊ゲート電極１２が形成されている。
【００４５】
浮遊ゲート電極１２における第１部分１２ａは、トンネル絶縁膜１１上に形成され、チャネル幅方向において第１幅を有している。また、第１部分１２ａの上面は、素子分離絶縁膜１３の上面と同等のレベルである。
【００４６】
浮遊ゲート電極１２における第２部分１２ｂは、第１部分１２ａの上方に形成され、チャネル幅方向において第１幅より小さい第２幅を有している。また、第２部分１２ｂは、素子分離絶縁膜１３の上面から突出して形成され、チャネル幅方向において第１部分のほぼ中央部に位置している。すなわち、第２部分１２ｂは、後述する製造工程の途中において、第１幅から第２幅にスリミングされることで形成される。
【００４７】
浮遊ゲート電極１２における接続部分１２ｃは、第１部分１２ａと第２部分１２ｂとの間に位置し、これらを接続している。また、接続部分１２ｃは、第１部分１２ａ側（下部側）から第２部分１２ｂ側（上部側）に向かって、チャネル幅方向において第１幅から第２幅に連続的に、かつ曲線的に変化している。より具体的には、接続部分１２ｃは表面が曲面形状であり、そのレベル（高さ）に応じた曲面に対する接線と基板１０の表面とがチャネル幅方向において成す角度が曲面の下部側から上部側に向かって単純増加する。また、この角度は、０〜９０度の範囲で変化する。例えば、接続部分１２ｃの最も下部側における曲面の接線と基板１０の表面との角度は０度であり、接続部分１２ｃの最も上部側における曲面の接線と基板１０の表面との角度は９０度である。
【００４８】
浮遊ゲート電極１２の上面、上側面、および素子分離絶縁膜１３の上面を覆うように、電極間絶縁膜２０が形成されている。このとき、接続部分１２ｃ上に形成される電極間絶縁膜２０は、接続部分１２ｃと同様に表面が曲面形状である。この電極間絶縁膜２０上に、ワード線となる制御ゲート電極１９が形成されている。
【００４９】
［製造方法］
以下に、図８乃至図１０を用いて、第２の実施形態に係る半導体記憶装置の製造方法について説明する。第２の実施形態に係る半導体記憶装置の製造方法は、浮遊ゲート電極の表面を酸化してスリミングすることにより、微細化を図る例である。
【００５０】
図８乃至図１０は、第２の実施形態に係る半導体記憶装置の製造工程のチャネル幅方向における断面図を示している。
【００５１】
まず、第１の実施形態における図３に示す工程まで行われる。より具体的には、素子分離溝２２内に埋め込まれた素子分離絶縁膜１３がエッチングされて掘り下げられる。これにより、浮遊ゲート電極１２の側面が露出される。このとき、上述したように、大気に晒されることにより、浮遊ゲート電極１２の表面に、酸素が付着し、自然酸化膜３０が形成される。また、浮遊ゲート電極１２のチャネル幅方向の幅は、例えば１０〜４０ｎｍ程度である。
【００５２】
次に、図８に示すように、浮遊ゲート電極１２の表面に、シリコン酸化膜８０が形成される。より具体的には、例えば、酸素ガスを含む雰囲気内でマイクロ波を発生させることにより酸素ラジカルと酸素イオンが生成される。この酸素ラジカルと酸素イオンを用いて、浮遊ゲート電極１２の表層が酸化される。このとき、例えば、マイクロ波強度は５００〜５０００Ｗ、処理圧力は２０〜８００Ｐａ、基板温度は室温〜８００℃とする。また、イオンを基板方向に引き込むために、例えば０．１〜３００ｍＷ／ｃｍのバイアスを印加してもよい。
【００５３】
これにより、浮遊ゲート電極１２の表層が酸化され、浮遊ゲート電極１２の上部側のチャネル幅方向の幅が例えば５〜２０ｎｍ程度に小さくなり（スリミングされ）、その表面に例えば１〜２０ｎｍ程度のシリコン酸化膜８０が形成される。すなわち、浮遊ゲート電極１２において、第１部分１２ａ、第１部分１２ａより幅の小さい第２部分１２ｂ、およびこれらを接続する接続部分１２ｃが形成される。また、このとき、等方的に酸化されるため、接続部分１２ｃが形成される領域は曲面形状に酸化される。
【００５４】
なお、シリコン酸化膜８０の成膜レートを向上させるために、水素ガスと酸素ガスとを反応させて発生した酸化剤により、浮遊ゲート電極１２の表層を酸化する方法もある。この場合、酸素と水素の混合ガス流量の０．０１〜３０％を水素ガス比として、処理することが可能である。また、酸化方法として、これらの方法に限らない。例えば、酸化剤として、酸素、オゾン、水、または活性酸素を用いた方法でもよい。
【００５５】
次に、図９に示すように、ドライクリーニング技術により浮遊ゲート電極１２（第２部分１２ｂ、接続部分１２ｃ）の表面に形成されたシリコン酸化膜８０が除去される。このとき、同時に、自然酸化膜３０も除去される。より具体的には、例えば、三フッ化窒素とアンモニアとを反応させてフッ化アンモニウムを形成し、炉内に導入する。このフッ化アンモニウムは、自然酸化膜３０と反応して固体の珪フッ化アンモニウムを形成する。その後、例えば１００℃以上の熱処理により珪フッ化アンモニウムを気化させる。
【００５６】
これにより、スリミングされた浮遊ゲート電極１２（第２部分１２ｂ、接続部分１２ｃ）が露出される。このとき、第２部分１２ｂはチャネル幅方向において幅Ａ（例えば５〜２０ｎｍ程度）を有し、その高さは２０〜２００ｎｍ程度である。この幅Ａは、セルの倒壊が起こらないセル幅である。
【００５７】
次に、図１０に示すように、浮遊ゲート電極１２（第２部分１２ｂ、接続部分１２ｃ）および素子分離絶縁膜１３の表面に、電極間絶縁膜２０となるシリコン窒化膜１４が形成される。より具体的には、例えば、窒素ガスを含む雰囲気内でマイクロ波を発生させることにより窒素ラジカルが生成される。この窒素ラジカルを用いて、浮遊ゲート電極１２および素子分離絶縁膜１３の表層が窒化される。
【００５８】
このとき、浮遊ゲート電極１２（第２部分１２ｂ、接続部分１２ｃ）および素子分離絶縁膜１３の表層が窒化されることで、第２部分１２ｂのチャネル幅方向の幅がさらに小さくなり、その表面に例えば１〜５ｎｍ程度のシリコン窒化膜１４が形成される。
【００５９】
すなわち、第２部分１２ｂは、チャネル幅方向において幅Ａよりも小さい幅Ｂ（例えば３〜１０ｎｍ程度）を有することになるが、同時にその表面に電極間絶縁膜２０の一部となるシリコン窒化膜１４が形成される。このため、第２部分１２ｂと、その両側面に形成されたシリコン窒化膜１４とで幅Ａよりも大きい幅Ｃ（例えば５〜２０ｎｍ程度）を維持することができる。幅Ｂは、セルの倒壊が起こり得るセル幅であるが、幅Ｃはセルの倒壊が起こらないセル幅である。
【００６０】
次に、図７に示すように、シリコン窒化膜１４上に、シリコン酸化膜１５、シリコン窒化膜１６、およびシリコン酸化膜１７（ＯＮＯ）が順に形成され、その後、シリコン酸化膜１７上に、シリコン窒化膜１８が形成される。さらに、電極間絶縁膜２０上に、ワード線となる制御ゲート電極１９が形成される。
【００６１】
［効果］
上記第２の実施形態によれば、第１の実施形態と同様の効果を得ることができる。
【００６２】
さらに、第２の実施形態では、浮遊ゲート電極１２の表面に形成される自然酸化膜３０を除去する前に、浮遊ゲート電極１２の表層を酸化してシリコン酸化膜８０を形成する。その後、シリコン酸化膜８０を除去するとともに自然酸化膜３０を除去することで、浮遊ゲート電極１２をスリミングする。これにより、メモリセルＭＣの微細化を図ることができる。
【００６３】
ところで、書き込みの特性上、電極間絶縁膜２０を薄膜化させることに限りがある。このため、メモリセルＭＣの微細化を達成するためには、浮遊ゲート電極１２の寸法（チャネル幅方向の幅）を小さくする必要がある。しかしながら、浮遊ゲート電極１２をある寸法以下にしてしまうと、浮遊ゲート電極１２の加工後の薬液による後処理や、電極間絶縁膜２０の形成前の薬液による前処理等を行うことで、浮遊ゲート電極１２が製造工程の途中で倒れてしまう。
【００６４】
これに対し、本実施形態では、浮遊ゲート電極１２を倒壊が起こり得る幅Ｂに形成する際、同時に表面にシリコン窒化膜１４を形成する。これにより、製造工程の途中においてトータルの幅として倒壊が起こらない幅Ｃ（または幅Ａ）以上の寸法を維持する。すなわち、微細化を図りつつ、製造工程の途中においてセルが倒壊することを防ぐことができる。
【００６５】
また、シリコン酸化膜８０の除去工程であるドライクリーニングと、シリコン窒化膜１４の形成工程である窒化処理との間に薬液処理等を行う必要がない。このため、よりセルの倒壊を防ぐことができる。
【００６６】
さらに、本実施形態では、浮遊ゲート電極１２における接続部分１２ｃの表面は、曲面形状である。これにより、浮遊ゲート電極１２および制御ゲート電極１９が角部を有することで生じる電界集中を抑制することができる。その結果、書き込みの際の高電界印加時のリーク電流を低減することができる。
【００６７】
その他、本発明は、上記各実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で、種々に変形することが可能である。さらに、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。例えば、実施形態に示される全構成要件から幾つかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【符号の説明】
【００６８】
１０…基板、１１…トンネル絶縁膜、１２…浮遊ゲート電極、１２ａ…第１部分、１２ｂ…第２部分、１２ｃ…接続部分、１３…素子分離膜、１４…シリコン窒化膜、１９…制御ゲート電極、２０…電極間絶縁膜、２２…素子分離溝、３０…自然酸化膜、８０…シリコン酸化膜。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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