(57)【要約】【課題】主な目的は、消費電流を減少させることにあり、副次的な目的は、オーバーサンプリング間隔を切り替えることができるオーバーサンプリング回路及びそれを用いたシリアル通信装置及びシリアル通信方法を提供する。【解決手段】シリアルデータを所定時間だけ遅延させた多相シリアルデータを生成する生成部と、その多相シリアルデータを多相クロックでオーバーサンプリングするオーバーサンプリング部と、を備えた。【選択図】図１
2012109931.tif 000002
【特許請求の範囲】
【請求項１】
シリアルデータを所定時間だけ遅延させた多相シリアルデータを生成する生成部と、
その多相シリアルデータを多相クロックでオーバーサンプリングするオーバーサンプリング部と、
を備えたオーバーサンプリング回路において、
オーバーサンプリング間隔をＴｏｖｓとし、
前記多相シリアルデータの位相差をＴｓｅｒｉａｌとし、
前記オーバーサンプリングに使用する多相クロックの位相差Ｔｃｋとすると、
前記多相シリアルデータの位相差が前記オーバーサンプリング間隔とサンプリングクロックの位相差の整数倍との和（Ｔｓｅｒｉａｌ＝Ｔｏｖｓ＋Ｎ×Ｔｃｋ、ただしＮは整数）
となることを特徴とするオーバーサンプリング回路。
【請求項２】
前記多相シリアルデータを生成するためのデータ遅延部が、複数の遅延素子を直列に接続して構成され、前記多相シリアルデータの位相差が遅延素子を通過した個数の差に比例するようにしたことを特徴とする請求項１記載のオーバーサンプリング回路。
【請求項３】
前記多相シリアルデータの位相差が前記オーバーサンプリング間隔と等しくなるようにしたことを特徴とする請求項１記載のオーバーサンプリング回路。
【請求項４】
前記多相シリアルデータの遅延時間を少なくとも２種類以上切り替える機能を備えたことを特徴とする請求項１記載のオーバーサンプリング回路。
【請求項５】
前記多相シリアルデータの遅延時間を切り替えるために、遅延時間を発生させる遅延素子の遅延量を段階的に増加させる機能を備えたことを特徴とする請求項４記載のオーバーサンプリング回路。
【請求項６】
請求項１から５の何れか一項記載のオーバーサンプリング回路を用いたことを特徴とするシリアル通信装置。
【請求項７】
シリアルデータを所定時間だけ遅延させた多相シリアルデータを生成する生成部と、
その多相シリアルデータを多相クロックでオーバーサンプリングするオーバーサンプリング部と、
を備えたオーバーサンプリング回路において、
オーバーサンプリング間隔をＴｏｖｓとし、
前記多相シリアルデータの位相差をＴｓｅｒｉａｌとし、
前記サンプリングに使用する多相クロックの位相差Ｔｃｋとすると、
前記多相シリアルデータの位相差がオーバーサンプリング間隔とサンプリングクロックの位相差の整数倍との和（Ｔｓｅｒｉａｌ＝Ｔｏｖｓ＋Ｎ×Ｔｃｋ、ただしＮは整数）
となるオーバーサンプリング回路を用いたことを特徴とするシリアル通信装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、オーバーサンプリング回路及びそれを用いたシリアル通信装置及びシリアル通信方法に関する。
【背景技術】
【０００２】
大容量、高速データ伝送を満たすために多くの高速インタフェース規格が実用化されている。それらの多くはシリアル伝送方式が採用されている。シリアル伝送方式では、予め定められた周波数を基にデータが伝送される。伝送されるデータにはその周波数のクロックが重畳され、データ受信部では、受信したデータからこのクロックを抽出し、抽出されたクロック信号に基づいて受信データを復元している。これらの復元動作を行う回路をクロックデータリカバリ（Ｃｌｏｃｋ  Ｄａｔａ  Ｒｅｃｏｖｅｒｙ、以下ＣＤＲと略す）回路と呼ばれている。
【０００３】
従来のＣＤＲ回路では、一般にＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）回路が用いられ、ＰＬＬ回路中のＶＣＯ（Ｖｏｌｔａｇｅ  Ｃｏｎｔｒｏｌｌeｄ  Ｏｓｃｉｌｌａｔｏｒ）の発振クロックが受信データの位相に同期するように制御され、再生クロックとして抽出される。そしてこの再生クロックを基準として受信データをラッチすることにより正確に受信データが復元される。
【０００４】
しかし、データレートの増大によって、ＶＣＯの発信周波数も増大し、そのようなＶＣＯを組み込んだＣＤＲ回路は、チップサイズの増大、消費電流の増大、コストアップなどのデメリットが増大する。また高速化により配線遅延が無視できなくなるので、素子配置や配線遅延は使用するデバイスの特性に大きく依存するため、プロセスごとにレイアウトの再設計を行う必要が生じ、回路の再利用性が低下し、開発期間の増大を招く。
【０００５】
このような問題を解決するものとして、オーバーサンプリング型のＣＤＲ回路が提案されている。（例えば、特許文献１参照。）。
オーバーサンプリング型のＣＤＲ回路では、基準となるクロックから等間隔に位相をずらした多相クロックを生成し、それぞれの位相で入力データをサンプリングすることでオーバーサンプリングデータを得る。このオーバーサンプリングデータのビット列から論理が反転するタイミングを検出し、その結果をもとにクロックとデータとをそれぞれ再生する。このような構成にすれば、多相クロック生成部以外はデジタル回路で構成できるので実現が比較的容易になる。
【０００６】
関連する技術として特許文献２、３が挙げられる。
特許文献２には、消費電流を抑制しつつオーバーサンプリングを行う目的で、バイアス電圧に応じて遅延量を発生させる遅延素子を直列に接続して遅延ラインを構成し、その遅延ラインを複数備え、各遅延ラインの遅延素子に与えるバイアス電圧を２つ備え、そのバイアス電圧は各遅延ライン間の通過時間の差が所望の値となるように制御され、その遅延ラインに基準クロックを入力することで所望の位相差を有する多相クロックを生成する多相クロック生成回路を用いたオーバーサンプリング方法が開示されている。
【０００７】
特許文献３には、消費電流を抑制する目的で、シリアル転送されたシリアルデータをオーバーサンプリングすることにより復元するデータリカバリ回路が開示されている。そのデータリカバリ回路では、多相クロックを生成する多相クロック生成部と、多相クロックのうち一部のクロックを停止させる多相クロック制御部と、多相クロック制御部によって停止されなかったクロックに基づいて、シリアルデータをサンプリングするオーバーサンプリング部と、オーバーサンプリング部によってサンプリングされたサンプリングデータに基づいて、シリアルデータを復元するシンボルデータ復元部とを備えている。
【０００８】
そのデータリカバリ回路では、データリカバリに必要としないオーバーサンプリングデータの各ビットをラッチするラッチ回路に供給するクロックを停止するため、従来のデータリカバリ回路と比較して消費電流を減らすことができる構成が開示されている。
【発明の概要】
【発明が解決しようとする課題】
【０００９】
しかし、特許文献１に記載の発明において、通常のオーバーサンプリング型のＣＤＲ回路では一般に多相クロックは、ＤＬＬ（Ｄｅｌａｙ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）を用いて生成される。
システムから要求される多相クロックの位相差が微小になると、それを実現するためにＤＬＬの遅延素子の動作速度を上げる必要があり、消費電流が増大してしまうという問題があった。
また、ＤＬＬの遅延素子の動作速度に限界があるため、システムから要求される多相クロックの位相差を実現できない場合が生じてしまうという問題があった。
【００１０】
一方、近年、複数のデータ通信速度（データレート）での動作を行う通信規格があり、複数のデータレートでの動作が求められている。データレートによってシリアルデータの１ビット周期である１ＵＩ（ＵＩ：ユニットインターバル）が定まるので、データレートの切り替えによって１ＵＩの大きさが変化することとなる。オーバーサンプリング型ＣＤＲ回路では１ＵＩをＮ分割（Ｎは１以上の整数）してサンプリングしている（Ｎ倍のオーバーサンプリング）ので、１ＵＩが変化するとオーバーサンプリング間隔が変化することとなる。
【００１１】
例えば、高速シリアル通信規格の一つであるＰＣＩ・ｅｘｐｒｅｓｓでは、３種類のデータレートが規格化されている。３種類のデータレートはそれぞれ２．５Ｇｂｐｓ、５Ｇｂｐｓ、８Ｇｂｐｓであり、１ＵＩはそれぞれ４００ｐｓ、２００ｐｓ、１２５ｐｓとなる。このシリアルデータを例えば８倍のオーバーサンプリングを行うと、オーバーサンプリング間隔はそれぞれ、５０ｐｓ、２５ｐｓ、１５．６２５ｐｓとなりオーバーサンプリング間隔の最大値は最小値の３倍以上となってしまう。
【００１２】
通常のオーバーサンプリング型ＣＤＲ回路ではオーバーサンプリングを行うタイミングクロックをＰＬＬまたはＤＬＬで生成している。
一般にＰＬＬ、ＤＬＬを構成する遅延素子の遅延量の変化は小さいので、データレートに応じてＰＬＬ、ＤＬＬのタイミングクロックの位相差を変動させてオーバーサンプリング間隔を変化させることは困難である。そのために、特許文献２に記載の発明は、オーバーサンプリング間隔を変化させるために複数のＰＬＬ、ＤＬＬを用意している。しかし、それぞれのＰＬＬ、ＤＬＬで所定の位相差を生成することは可能だが、消費電流、面積の増大の原因となるという問題があった。
【００１３】
しかし、特許文献２に記載の発明は、各々の遅延ラインを構成する遅延素子の数と遅延ライン数が多いために通常のＤＬＬで生成した多相クロックを用いたオーバーサンプリング回路に比べて著しい消費電流の抑制は期待できない。
また、特許文献２に記載の発明は、各々の遅延ラインを構成する遅延素子の数と遅延ライン数が多いために通常のＤＬＬで生成した多相クロックを用いたオーバーサンプリング回路に比べて著しい消費電流の抑制は期待できない。
【００１４】
特許文献３に記載の発明は通常の回路に比べて消費電流を減少させてはいるが、消費電流の減少が不十分であり、データレートの切り替えを行うことについては考慮されていない。
【００１５】
そこで、本発明の主な目的は、消費電流を減少させることにあり、副次的な目的は、オーバーサンプリング間隔を切り替えることができるオーバーサンプリング回路及びそれを用いたシリアル通信装置及びシリアル通信方法を提供することにある。
【課題を解決するための手段】
【００１６】
上記問題を解決するため、請求項１記載の発明はシリアルデータを所定時間だけ遅延させた多相シリアルデータを生成する生成部と、その多相シリアルデータを多相クロックでオーバーサンプリングするオーバーサンプリング部と、を備えたオーバーサンプリング回路において、オーバーサンプリング間隔をＴｏｖｓとし、前記多相シリアルデータの位相差をＴｓｅｒｉａｌとし、前記サンプリングに使用する多相クロックの位相差Ｔｃｋとすると、多相シリアルデータの位相差がオーバーサンプリング間隔とサンプリングクロックの位相差の整数倍との和（Ｔｓｅｒｉａｌ＝Ｔｏｖｓ＋Ｎ×Ｔｃｋ、ただしＮは整数）となることを特徴とする。
【００１７】
請求項２記載の発明は、請求項１記載の発明において、多相シリアルデータを生成するためのデータ遅延部が、複数の遅延素子を直列に接続して構成され、多相シリアルデータの位相差が遅延素子を通過した個数の差に比例するようにしたことを特徴とする。
【００１８】
請求項３記載の発明は、請求項１記載の発明において、多相シリアルデータの位相差がオーバーサンプリング間隔と等しくなるようにしたことを特徴とする。
【００１９】
請求項４記載の発明は、請求項１記載の発明において、多相シリアルデータの遅延時間を少なくとも２種類以上切り替える機能を備えたことを特徴とする。
【００２０】
請求項５記載の発明は、請求項４記載の発明において、多相シリアルデータの遅延時間を切り替えるために、遅延時間を発生させる遅延素子の遅延量を段階的に増加させる機能を備えたことを特徴とする。
【００２１】
請求項６記載の発明は、請求項１から５の何れか一項記載のオーバーサンプリング回路を用いたシリアル通信装置であることを特徴とする。
【００２２】
請求項７記載の発明は、シリアルデータを所定時間だけ遅延させた多相シリアルデータを生成する生成部と、その多相シリアルデータを多相クロックでオーバーサンプリングするオーバーサンプリング部と、を備えたオーバーサンプリング回路において、オーバーサンプリング間隔をＴｏｖｓとし、前記多相シリアルデータの位相差をＴｓｅｒｉａｌとし、前記サンプリングに使用する多相クロックの位相差Ｔｃｋとすると、多相シリアルデータの位相差がオーバーサンプリング間隔とサンプリングクロックの位相差の整数倍との和（Ｔｓｅｒｉａｌ＝Ｔｏｖｓ＋Ｎ×Ｔｃｋ、ただしＮは整数）となるオーバーサンプリング回路を用いたことを特徴とする。
【発明の効果】
【００２３】
本発明によれば、主に消費電流を減少させることができ、副次的に、オーバーサンプリング間隔を切り替えることができる。
【図面の簡単な説明】
【００２４】
【図１】本発明に係るオーバーサンプリング回路の第1の実施の形態を示す回路図である。
【図２】第１の実施の形態のサンプリングタイミングについて説明するための説明図である。
【図３】本発明に係るオーバーサンプリング回路の第２の実施の形態を示す回路図である。
【図４】第２の実施の形態のオーバーサンプリングタイミングについて説明するための説明図である。
【図５】（ａ）は、データ遅延素子１０２のブロック図の一例であり、（ｂ）は、ＭＯＳトランジスタからなるデータ遅延素子１０２の回路図の一例であり、（ｃ）は、ＭＯＳトランジスタとコンデンサとからなるデータ遅延素子１０２の回路図の他の一例である。
【図６】第１の実施の形態で用いられる遅延バイアス発生部のブロック図の一例である。
【図７】第２の実施の形態で用いられる遅延バイアス発生部１０１−２のブロック図の一例である。
【図８】本発明に係るオーバーサンプリング回路の第３の実施の形態について説明するための説明図である。
【図９】第３の実施の形態で用いられるオーバーサンプリング回路のサンプリングタイミングについて説明するための説明図である。
【図１０】本発明に係るオーバーサンプリング回路の位相制御部について説明するための説明図である。
【図１１】本発明に係るオーバーサンプリング回路のオーバーサンプリング間隔を切り替えるフローの一例である。
【図１２】本発明に係るオーバーサンプリング回路の第１の実施の形態を示すブロック図である。
【図１３】本発明に係るオーバーサンプリング回路の第２の実施の形態を示すブロック図である。
【図１４】本発明に係るオーバーサンプリング回路の第３の実施の形態を示すブロック図である。
【発明を実施するための形態】
【００２５】
本発明の実施の形態について図面を参照して説明する。
＜第１の実施の形態＞
図１２は本発明に係るオーバーサンプリング回路の第1の実施の形態を示すブロック図である。
このオーバーサンプリング回路は、データ遅延部１００−１、遅延バイアス発生部１０１−１、オーバーサンプリング部１０３−１、並列化部１０４−１、及びクロック発生部１１０−１を備える。
データ遅延部１００−１ではシリアルデータＳＤＡＴＡを所定の時間だけ遅延させた多相シリアルデータｓｄａｔａを生成する。
遅延バイアス発生部１０１−１ではデータ遅延部１００−１の遅延量を所望の値となるバイアス電圧を発生させる。
オーバーサンプリング部１０３−１は入力データを多相クロックの立ち上がり（または立下り）のタイミングでサンプリングを行う。
並列化部１０４−１ではバス幅を変えずにタイミングだけを調整して出力することもできるが、並列化部１０４−１の直前または直後にバス幅を大きくしてデータレートを下げるシリアルパラレル変換を施してから出力することもできる。
このオーバーサンプリング回路をシリアル通信で使用する場合は並列化部１０４−１から出力されるＯＶＳＤＡＴＡ［１５：０］がシンボルデータ復元部に入力されデータが復元される（図示せず。）。
クロック発生部１１０−１はＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）またはＤＬＬ（Ｄｅｌａｙ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）で構成され、システムで必要となるクロックを発生させる。
【００２６】
図１に本発明に係るオーバーサンプリング回路の第1の実施の形態の具体的な回路図を示し、各回路ブロックについて説明する。
データ遅延部１００−１はデータ遅延素子１０２を複数個（図では５個であるが限定されない。）、直列に接続されていて入力されたシリアルデータＳＤＡＴＡを所定の時間だけ遅延させた多相シリアルデータｓｄａｔａ［３：０］を生成する。
【００２７】
データ遅延素子１０２は、入力されるバイアス電圧に応じて入力データが素子を通過する時間を変化させる回路で構成される。
【００２８】
図５（ａ）は、データ遅延素子１０２のブロック図の一例であり、図５（ｂ）は、ＭＯＳトランジスタからなるデータ遅延素子１０２の回路図の一例であり、図５（ｃ）は、ＭＯＳトランジスタとコンデンサとからなるデータ遅延素子１０２の回路図の他の一例である。このデータ遅延素子１０２については公知技術なので動作の詳細は述べない。
【００２９】
図６は、第１の実施の形態で用いられる遅延バイアス発生部のブロック図の一例である。
同図に示す遅延バイアス発生部１０１−１は、１つの遅延ライン２００ａと、２つの入力の位相差を検出する位相比較器（ＰＤ）２０１と、位相比較器の出力を平均化する平均化フィルタ（ＬＰＦ）２０２とを備える。
【００３０】
図１に戻って、遅延バイアス発生部１０１−１は遅延素子１０２に所望の遅延量をつくるバイアスを発生させる。遅延バイアス発生部１０１−１は、遅延素子１０２を複数個直列に接続した遅延ラインと、２つの入力の位相差を検出する位相比較器と、位相比較器の出力を平均化する平均化フィルタとを備える。遅延ラインの遅延量制御端子は平均化フィルタの出力が接続される。遅延ラインを通過前後のクロックの位相差を検出し、位相差が所望の値になるように遅延素子１０２の遅延量制御バイアスを制御することができる。この遅延バイアス発生部１０１−１は公知技術なので動作の詳細は省略する。
【００３１】
オーバーサンプリング部１０３−１は、複数（図では１６個であるが限定されない。）のフリップフロップ（ＦＦ）１０５を備え、入力されたシリアルデータを多相クロックの立ち上がり（または立下り）のタイミングでサンプリングする。オーバーサンプリング部１０３−１の出力ｓｄ［１５：０］はサンプリングクロックの位相差を持つ。
【００３２】
本実施の形態ではデータレートが５Ｇｂｐｓであり、１ＵＩが２００ｐｓのシリアルデータを２５ｐｓ間隔でオーバーサンプリングする（４０ＧＨｚ相当でオーバーサンプリング）場合を例に説明する。
【００３３】
１ＵＩ＝２００ｐｓである５Ｇｂｐｓのシリアルデータを２５ｐｓ間隔でサンプリングするためには、５ＧＨｚのクロックが８位相必要となる（２００ｐｓ／２５ｐｓ＝８位相）。
【００３４】
本実施の形態ではデータ遅延部１００で５ＧＨｚ、４位相分に相当する多相シリアルデータを生成し、５ＧＨｚ、２位相に相当するサンプリングクロックでオーバーサンプリングを行うことで４０ＧＨｚ相当のオーバーサンプリングを実現している。もちろん多相シリアルデータの位相数とオーバーサンプリングクロックの選択はこの限りではなく自由に選択できる。
【００３５】
また、本実施形態では５ＧＨｚ、２位相のオーバーサンプリングクロックとして２．５ＧＨｚ、４位相のクロックを使用しているが、このオーバーサンプリングクロックの選択もこの限りではなく自由に選択できる。
【００３６】
シリアルデータＳＤＡＴＡはデータ遅延部１００に入力され１段の遅延素子１０２あたり、オーバーサンプリング間隔２５ｐｓとオーバーサンプリングクロックの位相差１００ｐｓを加算した１２５ｐｓの遅延を発生させる。すなわちｓｄａｔａ［ｎ］とｓｄａｔａ［ｎ＋１］のデータ遅延時間が１２５ｐｓとなる。
【００３７】
一般にはオーバーサンプリング間隔をＴｏｖｓとし、オーバーサンプリングクロックの位相差をＴｓｍｐとすると、数式（１）となる。
ｓｄａｔａ［ｎ＋１］−ｓｄａｔａ［ｎ］＝Ｔｏｖｓ＋Ｎ×Ｔｓｍｐ
（ただし、ｎ＝１，２，３、Ｎは整数）                              …（１）
【００３８】
本実施形態ではＮ＝１を例にしているが、Ｎはこの限りではなく自由に選択できる。
オーバーサンプリング間隔２５ｐｓを実現に際し、本実施形態のオーバーサンプリングで使用する多相クロックおよび多相シリアルデータの位相差はそれぞれ１００ｐｓと１２５ｐｓとなり、多相シリアルデータを生成する遅延素子１０２、および多相オーバーサンプリングクロックを生成する回路の動作速度を緩和できることから消費電流を抑制することが可能となる。
さらに通常のデータ遅延型オーバーサンプリング回路と比較して遅延素子数を削減できることから消費電流と回路面積を抑制することができる。
【００３９】
具体的には、データレート５Ｇｂｐｓのシリアルデータを入力して８倍のオーバーサンプリングをする場合、本実施例に係る第１の実施例のオーバーサンプリング回路は従来のデータ遅延型オーバーサンプリング回路と比べて、データ遅延部分の消費電力の約４０％を削減することができる。
【００４０】
図２は、第１の実施の形態のサンプリングタイミングについて説明するための説明図である。
本実施形態ではデータレートが５Ｇｂｐｓであり、１ＵＩが２００ｐｓのシリアルデータを２５ｐｓ間隔でオーバーサンプリングする（４０ＧＨｚ相当でオーバーサンプリング）場合を例に説明する。
シリアルデータＳＤＡＴＡはデータ遅延部１００−１に入力され、遅延素子１０２を通過することで１２５ｐｓ間隔の多相シリアルデータｓｄａｔａ［３：０］が生成される。
オーバーサンプリングクロックｃｋ０，ｃｋ１，ｃｋ２，ｃｋ３は各々２．５ＧＨｚで各クロックの位相差は１００ｐｓである。
【００４１】
説明の都合上、ＳＤＡＴＡの１ＵＩを８等分し、前からａ０〜ａ７とすると、ｓｄａｔａ３をオーバーサンプリングクロックｃｋ３でサンプリングしたｓｄ３がａ０となり、ｓｄａｔａ２をオーバーサンプリングクロックｃｋ２でサンプリングしたｓｄ２がａ１となり、ｓｄａｔａ１をオーバーサンプリングクロックｃｋ１でサンプリングしたｓｄ１がａ２となり、ｓｄａｔａ０をオーバーサンプリングクロックｃｋ０でサンプリングしたｓｄ０がａ３となる。
同様にａ４〜ａ７も図２に示すようにｓｄａｔａ０，１，２，３とオーバーサンプリングクロックｃｋ０，１，２，３の組み合わせでサンプリングすることができる。
【００４２】
＜第２の実施形態＞
図１３は本発明に係るオーバーサンプリング回路の第２の実施の形態を示すブロック図である。
このオーバーサンプリング回路は、データ遅延部１００−１、遅延バイアス発生部１０１−１、オーバーサンプリング部１０３−１、並列化部１０４−１、及びクロック発生部１１０−１を備える。
データ遅延部１００−１ではシリアルデータＳＤＡＴＡを所定の時間だけ遅延させた多相シリアルデータｓｄａｔａを生成する。
遅延バイアス発生部１０１−１ではデータ遅延部１００−１の遅延量を所望の値となるバイアス電圧を発生させる。
オーバーサンプリング部１０３−１は入力データを多相クロックの立ち上がり（または立下り）のタイミングでサンプリングを行う。
並列化部１０４−１ではバス幅を変えずにタイミングだけを調整して出力することもできるが、並列化部１０４−１の直前または直後にバス幅を大きくしてデータレートを下げるシリアルパラレル変換を施してから出力することもできる。
このオーバーサンプリング回路をシリアル通信で使用する場合は並列化部１０４−１から出力されるＯＶＳＤＡＴＡ［１５：０］がシンボルデータ復元部に入力されデータが復元される（図示せず。）。
クロック発生部１１０−１はＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）またはＤＬＬ（Ｄｅｌａｙ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）で構成され、システムで必要となるクロックを発生させる。
【００４３】
図３に本発明に係るオーバーサンプリング回路の第２の実施の形態の具体的な回路図を示し、各回路ブロックについて説明する。
データ遅延部１００−２は、データ遅延ライン１０６を複数個（図では４個であるが限定されない。）備え、各々のデータ遅延ライン１０６にはシリアルデータＳＤＡＴＡが入力される。通過時間の異なるデータ遅延ライン１０６を通過することで入力されたシリアルデータＳＤＡＴＡは多相シリアルデータｓｄａｔａ［３：０］となりデータ遅延部１００−２から出力される。
データ遅延ライン１０６は複数の遅延素子１０２−２を直列に接続して構成し、入力されるバイアス電圧に応じて通過時間差を発生させる回路である。遅延素子１０２については第１の実施の形態と同様なので説明は省略する。
【００４４】
遅延バイアス発生部１０１−２は、各遅延ライン１０６を構成する遅延素子１０２に所望の遅延時間をつくるバイアス電圧を発生させる。
図７は、第２の実施の形態で用いられる遅延バイアス発生部１０１−２のブロック図の一例である。
遅延バイアス発生部１０１−２は、２つの遅延ライン２００ａ、２００ｂと、２つの入力の位相差を検出する位相比較器（ＰＤ）２０１と、位相比較器の出力を平均化する平均化フィルタ（ＬＰＦ）２０２とを備える。
２つの遅延ライン２００ａ、２００ｂのうち一方の遅延ライン２００ｂの遅延量制御端子には基準電圧ＶＢが接続され、他方の遅延ライン２００ａの遅延量制御端子には平均化フィルタの出力が接続される。各々の遅延ライン２００ａ、２００ｂには基準クロックが入力され、各々の遅延ライン２００ａ、２００ｂの出力の位相差を位相比較器（ＰＤ）２０１で検出し、位相差が所望の値になるように遅延ライン２００ａ、２００ｂの遅延素子１０２の遅延量制御バイアスを制御する。この遅延バイアス発生部１０１−２は公知技術なので動作の詳細は省略する。
【００４５】
オーバーサンプリング部１０３−２は、複数（図では１６個であるが限定されない。）のフリップフロップ（ＦＦ）１０５を備え、入力されたシリアルデータを多相クロックの立ち上がり（または立下り）のタイミングでサンプリングする。オーバーサンプリング部１０３−２の出力ｓｄ［１５：０］はサンプリングクロックの位相差を持つ。
【００４６】
本実施形態ではデータレートが５Ｇｂｐｓであり、１ＵＩが２００ｐｓのシリアルデータを２５ｐｓ間隔でオーバーサンプリングする場合（４０ＧＨｚ相当でオーバーサンプリング）を例に説明する。
１ＵＩ＝２００ｐｓである５Ｇｂｐｓのシリアルデータを２５ｐｓ間隔でサンプリングするためには、５ＧＨｚのクロックが８位相必要となる（２００ｐｓ／２５ｐｓ＝８位相）。
【００４７】
本実施形態ではデータ遅延部１００で５ＧＨｚ、４位相分に相当する多相シリアルデータを生成し、５ＧＨｚ、２位相に相当するサンプリングクロックでオーバーサンプリングを行うことで４０ＧＨｚ相当のオーバーサンプリングを実現している。もちろん多相シリアルデータの位相数とオーバーサンプリングクロックの選択はこの限りではなく自由に選択できる。
【００４８】
また、本実施の形態では５ＧＨｚ、２位相のオーバーサンプリングクロックとして２０５ＧＨｚ、４位相のクロックを使用しているが、このオーバーサンプリングクロックの選択もこの限りではなく自由に選択できる。
【００４９】
シリアルデータＳＤＡＴＡはデータ遅延部１００−２に入力され、隣り合う遅延ライン間の位相差が２５ｐｓとなるように各遅延ラインの遅延時間が作られる。すなわちｓｄａｔａ［ｎ］とｓｄａｔａ［ｎ＋１］とのデータ遅延時間が２５ｐｓとなる。
オーバーサンプリング間隔２５ｐｓを実現に際し、多相シリアルデータを生成する遅延素子１０２、および多相オーバーサンプリングクロックを生成する回路の動作速度を緩和できることから消費電流を抑制することが可能となる。
【００５０】
さらに通常のデータ遅延型オーバーサンプリング回路と比較して遅延素子数を削減できることから消費電流と回路面積を低減することができる。
具体的には、データレート５Ｇｂｐｓのシリアルデータを入力して８倍のオーバーサンプリングをする場合、本実施例に係る第２の実施例のオーバーサンプリング回路は従来のデータ遅延型オーバーサンプリング回路と比べて、データ遅延部分の消費電力の約２５％を削減することができる。
【００５１】
図４は、第２の実施の形態のオーバーサンプリング回路のサンプリングタイミングについて説明するための説明図である。
本実施形態ではデータレートが５Ｇｂｐｓであり、１ＵＩが２００ｐｓのシリアルデータを２５ｐｓ間隔でオーバーサンプリングする（４０ＧＨｚ相当でオーバーサンプリング）場合を例に説明する。
シリアルデータＳＤＡＴＡはデータ遅延部１００−２に入力され、遅延ラインを通過することで２５ｐｓ間隔の多相シリアルデータｓｄａｔａ［３：０］が生成される。
オーバーサンプリングクロックｃｋ０，１，２，３は各々２．５ＧＨｚで各クロックの位相差は１００ｐｓである。
【００５２】
説明の都合上、ＳＤＡＴＡの１ＵＩを８等分し、前からａ０〜ａ７とすると、ｓｄａｔａ３をオーバーサンプリングクロックｃｋ０でサンプリングしたｓｄ３がａ０となり、ｓｄａｔａ１をオーバーサンプリングクロックｃｋ０でサンプリングしたｓｄ２がａ１となり、ｓｄａｔａ２をオーバーサンプリングクロックｃｋ０でサンプリングしたｓｄ１がａ２となり、ｓｄａｔａ０をオーバーサンプリングクロックｃｋ０でサンプリングしたｓｄ０がａ３となる。同様にａ４〜ａ７も図４のようにｓｄａｔａ０、１，２，３とオーバーサンプリングクロックｃｋ０、１，２，３の組み合わせでサンプリングすることができる。
【００５３】
以上において、第１及び第２の実施形態によれば、シリアルデータを遅延回路に入力して所定時間だけ遅延させた多相シリアルデータを生成する機能と、その多相シリアルデータを多相クロックでオーバーサンプリングする機能を備えることで、遅延回路で使われる遅延素子数を削減することができるため、消費電流を減少させることができる。
【００５４】
＜第３の実施形態＞
図１４は、本発明に係るオーバーサンプリング回路の第３の実施の形態を示すブロック図である。
このオーバーサンプリング回路は、データ遅延部１００−１、遅延バイアス発生部１０１−１、通信モード制御部１１２、オーバーサンプリング部１０３−１、並列化部１０４−１、及びクロック発生部１１０−１を備える。
データ遅延部１００−１ではシリアルデータＳＤＡＴＡを所定の時間だけ遅延させた多相シリアルデータｓｄａｔａを生成する。
遅延バイアス発生部１０１−１ではデータ遅延部１００−１の遅延量を所望の値となるバイアス電圧を発生させる。
通信モード制御部１１１−１では、通信モード信号ＤＲごとに定まったデータ遅延量をデータ遅延部１００−１で発生されるように遅延バイアス発生部１０１−１のバイアス信号ｄｂが所望の値になるように監視、制御する。
オーバーサンプリング部１０３−１は入力データを多相クロックの立ち上がり（または立下り）のタイミングでサンプリングを行う。
並列化部１０４−１ではバス幅を変えずにタイミングだけを調整して出力することもできるが、並列化部１０４−１の直前または直後にバス幅を大きくしてデータレートを下げるシリアルパラレル変換を施してから出力することもできる。
【００５５】
このオーバーサンプリング回路をシリアル通信で使用する場合は並列化部１０４−１から出力されるＯＶＳＤＡＴＡ［１５：０］がシンボルデータ復元部に入力されデータが復元される（図示せず。）。
クロック発生部１１０−１はＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）またはＤＬＬ（Ｄｅｌａｙ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）で構成され、システムで必要となるクロックを発生させる。
【００５６】
図８に本発明に係るオーバーサンプリング回路の第３の実施の形態の具体的な回路図を示し、各回路ブロックについて説明する。
データ遅延部１００−３はデータ遅延素子１０２を複数個（図では９個であるが限定されない。）、直列に接続して構成し、入力されたシリアルデータＳＤＡＴＡを各データ遅延素子１０２に通すことで所定の時間だけ遅延させた多相シリアルデータｓｄａｔａ［３：０］を生成する。
データ遅延素子１０２は入力されるバイアス電圧に応じて入力データが素子を通過する時間を変化させる回路で構成される。
オーバーサンプリング部１０３−３は、複数（図では１６個であるが限定されない。）のフリップフロップ（ＦＦ）１０５を備えており、入力されたシリアルデータを多相クロックの立ち上がり（または立下り）のタイミングでサンプリングする。オーバーサンプリング部１０３−３の出力ｓｄ［１５：０］はサンプリングクロックの位相差を持つ。
【００５７】
遅延バイアス発生部１０１−３は複数のデータ遅延素子１０２、信号選択器１０６、及び位相制御部１０７を備える。遅延バイアス発生部ではクロック信号ＣＫを直列に配置したデータ遅延素子１０２に入力し、遅延データｄｄ［８：０］を生成する。このとき各々のデータ遅延素子１０２のデータ遅延量はデータ遅延バイアスｄｂに応じて決まる。信号選択器１０６は通信モード制御部１１２からのデータ選択信号ＭＯＤＥ［１：０］に応じて遅延データｄｄ［８：０］から選択して位相制御部１０７に出力する。位相制御部１０７は入力信号の位相差が等しくなるようなバイアスを生成する機能を備える。
【００５８】
図１０（ａ）に位相制御部１０７の一例を示す。位相制御部はＥＯＲ（Ｅｘｃｌｕｓｉｖｅ  ＯＲ：排他的論理和）２１０、ＬＰＦ（Ｌｏｗ  Ｐａｓｓ  Ｆｉｌｔｅｒ）２１１、及び比較器２１２で構成される。図１０（ｂ）に位相制御部１０７の動作を示す。入力信号Ｄ０と入力信号Ｄ１との位相差が小さい状態を初期状態とすると、ＥＯＲの出力Ｙ０にはデューティー比が小さいパルスが出力される。出力Ｙ０のデューティー比が５０％となるように制御することで入力クロックの９０度位相差を検出しロックすることができる。
例えば２．５ＧＨｚのクロックを遅延バイアス発生部の入力信号ＣＫとして使用すると、１周期が４００ｐｓなので９０度位相の１００ｐｓの遅延量を検出しロックする。
【００５９】
通信モード制御部１１２はシーケンス制御部１１３とロック検出部１１４を備える。通信モード制御部１１２は通信モード信号ＤＲ［１：０］に応じたデータ遅延素子１０２のデータ遅延量を発生させるために、データ遅延バイアスｄｂの所望の値への引き込み動作を制御する。ロック検出部１１４は遅延バイアス発生部１０１−３で発生した遅延バイアスｄｂを入力し、遅延バイアスが制定することを検出する機能を備える。ロック検出信号ｌｏｃｋはシーケンス制御１１３に出力する。シーケンス制御部１１３では通信モード信号ＤＲ［１：０］に応じてあらかじめ決められた手順に従って遅延バイアス発生部へ出力するデータ選択信号ＭＯＤＥ［１：０］を切り替える。このときデータ選択信号ＭＯＤＥ［１：０］の切り替えタイミングにロック検出信号ｌｏｃｋの検出結果を条件とすることで、遅延バイアスｄｂの確実な同期引き込みを実現する。本実施例では通信モード制御部１１２にロック検出部１１４を備えているが、ロック検出１１４を備えなくても、データ選択信号ＭＯＤＥ［１：０］の切り替えに十分な時間余裕を設ければ、遅延バイアスｄｂの同期引き込みが実現できる。
【００６０】
図９は、第３の実施の形態で用いられるオーバーサンプリング回路のサンプリングタイミングについて説明するための説明図である。
図９では、データレート５Ｇｂｐｓであり、１ＵＩが２００ｐｓのシリアルデータを２５ｐｓ間隔でオーバーサンプリングする（４０ＧＨｚ相当でオーバーサンプリング）場合を例に説明する。
シリアルデータＳＤＡＴＡはデータ遅延部１００−３に入力され、遅延素子１０２−３を通過することで１２５ｐｓ間隔の多相シリアルデータｓｄａｔａ［３：０］が生成される。
オーバーサンプリングクロックｃｋ０，１，２，３は各々２．５ＧＨｚで各クロックの位相差は１００ｐｓである。
説明の都合上、ＳＤＡＴＡの１ＵＩを８等分し、前からａ０〜ａ７とすると、ｓｄａｔａ３をオーバーサンプリングクロックｃｋ３でサンプリングしたｓｄ３がａ０となり、ｓｄａｔａ２をオーバーサンプリングクロックｃｋ２でサンプリングしたｓｄ２がａ１となり、ｓｄａｔａ１をオーバーサンプリングクロックｃｋ１でサンプリングしたｓｄ１がａ２となり、ｓｄａｔａ０をオーバーサンプリングクロックｃｋ０でサンプリングしたｓｄ０がａ３となる。
同様にａ４〜ａ７も図９に示すようにｓｄａｔａ０、１，２，３と、オーバーサンプリングクロックｃｋ０，１，２，３との組み合わせでサンプリングすることができる。
【００６１】
次に、通信モードの切り替えについて述べる。
表１は、オーバーサンプリング回路のデータレートの切り替えについて説明する表である。
【００６２】
【表１】
2012109931.tif 000003
【００６３】
本実施形態のオーバーサンプリング回路が切り替えることを想定するデータレートとその仕様値（１ＵＩ、オーバーサンプリング数、オーバーサンプリング間隔、オーバーサンプリングクロック位相差、多相シリアルデータ位相差）を表１にまとめた。この仕様値は一例であり、自由に変えることができる。
【００６４】
データレートに応じてＴｏｖｓを切り替えることを考える。前述のとおり、データ遅延部１００−３で発生する多相シリアルデータの位相差をＴＤとし、オーバーサンプリング間隔をＴｏｖｓとし、オーバーサンプリングクロックの位相差をＴｃｋとすると、数式（２）となる。
ＴＤ＝Ｔｏｖｓ＋Ｎ×Ｔｃｋ（ただし、Ｎは整数）                    …（２）
【００６５】
ＴｏｖｓがｄＴｏｖｓだけ変化したときのＴＤの変化量ｄＴＤをＴＤで規格化すると、数式（３）となる。
ｄＴＤ／ＴＤ＝ｄＴｏｖｓ／ＴＤ＝ｄＴｏｖｓ（Ｔｏｖｓ＋Ｔｃｋ）    …（３）
【００６６】
一般に、Ｔｏｖｓに比べてＴｃｋは大きく設定されるのでｄＴＤ／ＴＤの値は小さくなる。従って、オーバーサンプリング間隔を切り替えるときに求められるデータ遅延素子の遅延量の変動範囲を小さくすることができる。
【００６７】
ここで、Ｎ＝１の場合を例に、具体的な数値を想定して説明する。
シリアルデータのデータレートを２．５Ｇｂｐｓから５Ｇｂｐｓに切り替える場合、データレートでのオーバーサンプリング間隔はそれぞれＴｏｖｓ ２．５Ｇｂｐｓ＝５０ｐｓ、Ｔｏｖｓ ５Ｇｂｐｓ＝２５ｐｓとなり、従ってデータレートの切り替えによるＴｏｖｓの変動ｄＴｏｖｓは、数式（４）となる。
ｄＴｏｖｓ＝Ｔｏｖｓ ２．５Ｇｂｐｓ−Ｔｏｖｓ ５Ｇｂｐｓ＝５０ｐｓ−２５ｐｓ＝２５ｐｓ                                                      …（４）
【００６８】
オーバーサンプリングクロックは、いずれのデータレートでも２．５ＧＨｚ、４位相の多相クロックを使用するとしてＴｃｋ＝１００ｐｓとする。
このとき、各データレートにおける多相シリアルデータの遅延量ＴＤは２．５ＧｂｐｓではＴＤ ２．５Ｇｂｐｓ＝１５０ｐｓ、５ＧｂｐｓではＴＤ ５Ｇｂｐｓ＝１２５ｐｓとなる。データレートの切り替えによる多相シリアルデータの遅延量ＴＤの変化量ｄＴＤは、数式（５）となるので、
ｄＴＤ＝ＴＤ ２．５Ｇｂｐｓ−ＴＤ ５Ｇｂｐｓ＝１５０ｐｓ−１２５ｐｓ＝２５ｐｓ                                                                …（５）
ｄＴＤ／ＴＤ  ５Ｇｂｐｓ＝２５／１２５＝０．２となり、オーバーサンプリング間隔を２倍に切り替える場合でも、多相シリアルデータの遅延量は２０％の変動に抑制される。
【００６９】
このことにより、多相シリアルデータの遅延量を生成するデータ遅延素子の動作速度を緩和できることと、動作範囲を抑制できることによって、通常のオーバーサンプリング回路よりも低消費電力動作が可能となる。
【００７０】
本実施例のオーバーサンプリング回路では３種類のデータレートの通信モードに応じてオーバーサンプリング間隔を切り替える機能を有する。各データレートにおいてデータ遅延素子１０２が発生させるデータ遅延量は前述の通り、データレート２．５Ｇｂｐｓでは１５０ｐｓ、データレート５Ｇｂｐｓでは１２５ｐｓ、データレート１０Ｇｂｐｓでは１１２．５ｐｓとなる。各々のデータレートでの動作におけるデータ遅延素子１０２の段数とその遅延量は表２のようになる。
【００７１】
【表２】
2012109931.tif 000004
【００７２】
表２に示した通り、２．５Ｇｂｐｓモードではデータ遅延素子１０２の１段あたりの遅延量は１５０ｐｓとなり、このとき遅延量制御に必要な２．５ＧＨｚクロックの９０度位相である１００ｐｓの位相差はデータ遅延素子１０２を６段通過した信号に現れる。同様に、５Ｇｂｐｓモードではデータ遅延素子１０２の１段あたりの遅延量は１２５ｐｓとなり、遅延量制御に必要な２．５ＧＨｚクロックの９０度位相である１００ｐｓの位相差はデータ遅延素子１０２を４段通過した信号に現れ、１０Ｇｂｐｓモードではデータ遅延素子１０２の１段あたりの遅延量は１１２．５ｐｓとなり、遅延量制御に必要な２．５ＧＨｚクロックの９０度位相である１００ｐｓの位相差はデータ遅延素子１０２を８段通過した信号に現れる。
従って、２．５Ｇｂｐｓではｄｄ１とｄｄ７、５Ｇｂｐｓではｄｄ２とｄｄ６、１０Ｇｂｐｓではｄｄ０とｄｄ８とがそれぞれ信号選択器１０６で選択されて位相制御部１０７に出力され所望の位相差をデータ遅延素子１０２に発生するバイアスを制御する。
【００７３】
位相制御部１０７は、ＥＯＲ１１０（図１０）を位相検出回路として使用しているため、入力信号の動作開始時の位相差（初期位相差）が±９０度以内に入っていることが９０度でロックするために必要となる。初期位相差がそれ以外の場合は２７０度でロックし、これは位相関係が反転してしまい誤動作となる。
【００７４】
３種類のデータレートにおいて、位相制御部１０７で位相差の検出に使用する信号のデータ遅延素子１０２の通過段数が異なり、さらにその通過段数が多いために、位相差の検出に使用する信号の初期位相差を常に±９０度以内にすることが困難となる。
【００７５】
例えば、データレートが１０Ｇｂｐｓの場合、データ遅延素子１０２の１段あたりの遅延量は１１２．５ｐｓとなる。遅延量制御に必要な１００ｐｓの位相差はデータ遅延素子１０２を８段通過した信号に現れる。データ遅延素子１０２の１段あたりの遅延量をＴＤとすると、入力信号の位相差が９０度でロックするための条件は次の数式（６）のようになる。
Ｔｃｋ−１００＜８×ＴＤ＜Ｔｃｋ＋１００（Ｔｃｋは入力信号の周期、Ｔｃｋ＝４００ｐｓ）                                                          …（６）
【００７６】
従って、ＴＤは８７．５＜ＴＤ＜１１２．５となり、この範囲内から動作が開始されればデータ遅延素子１０２の１段あたりの遅延量ＴＤはＴＤ＝１１２．５ｐｓでロックする。
【００７７】
同様に他のデータレートにおいても計算すると以下の表３のようになる。
【００７８】
【表３】
2012109931.tif 000005
【００７９】
すべてのデータレートを満たす初期位相差はないので、データレートが１０Ｇｂｐｓおよび５Ｇｂｐｓの場合はあらかじめデータ遅延素子１０２の１段あたり１００ｐｓの初期位相差をロックさせて動作を開始し、データレートが２．５Ｇｂｐｓの場合は５Ｇｂｐｓモードのデータ遅延素子１０２の１段あたり１２５ｐｓでロックした状態を初期位相差として動作を開始するようにすることが必要になる。
以上のようにデータレートにそれに対応したデータ遅延素子１０２のデータ遅延量を引き込むシーケンスは通信モード制御部１１２で行われる。通信モード制御部１１２では通信モード選択信号ＤＲ［１：０］に応じてシーケンス制御部１１３がデータ選択信号ＭＯＤＥ［１：０］を切り替え、適切な遅延量の引き込み動作を制御する。図１１にシーケンス制御部１１３でのデータ選択信号ＭＯＤＥ［１：０］の切り替えフローについて説明する。
【００８０】
図１１は、本発明に係るオーバーサンプリング回路のオーバーサンプリング間隔を切り替えるフローの一例である。
同図において、データ選択信号ＭＯＤＥをＭＯＤＥ＝０に設定して、位相選択部１０６では位相制御部１０７への出力信号としてｄｄ３およびｄｄ４を選択する。位相制御部１０７では入力信号ｄｄ３、ｄｄ４の位相差が１００ｐｓとなるバイアスを発生させる。（ステップＳ１）。
遅延バイアス発生部で生成された遅延バイアス信号ｄｂはロック検出部１１４に入力され、整定していることを検出する。このときデータ遅延素子１０２の１段あたりの遅延量は１００ｐｓとなる。（ステップＳ１−１）
【００８１】
データレートが１０Ｇｂｐｓの場合、動作切り替え信号ＭＯＤＥをＭＯＤＥ＝１に設定して、位相選択部１０６では位相制御部１０７への出力信号としてｄｄ０およびｄｄ８を選択する。位相制御部１０７では入力信号ｄｄ０、ｄｄ８の位相差が１００ｐｓとなるバイアスを発生させる。（ステップＳ３）。
遅延バイアス発生部で生成された遅延バイアス信号ｄｂはロック検出部１１４に入力され、整定していることを検出する。このときデータ遅延素子１０２の１段あたりの遅延量は１１２．５ｐｓとなる。データレートが１０Ｇｂｐｓの場合はこのステップで終了となる。（ステップＳ３−１）
【００８２】
データレートが１０Ｇｂｐｓではない場合、つまり５Ｇｂｐｓまたは２．５Ｇｂｐｓの場合、ステップＳ１の次の動作として、動作切り替え信号ＭＯＤＥをＭＯＤＥ＝２に設定する。このとき位相選択部１０６では位相制御部１０７への出力信号としてｄｄ２およびｄｄ６を選択する。位相制御部１０７では入力信号ｄｄ２と入力信号ｄｄ６との位相差が１００ｐｓとなるようにバイアスを発生させる。（ステップＳ４）。
遅延バイアス発生部で生成された遅延バイアス信号ｄｂはロック検出部１１４に入力され、整定していることを検出する。このときデータ遅延素子１０２の１段あたりの遅延量は１２５ｐｓとなる。（ステップＳ４−１）
【００８３】
データレートが５Ｇｂｐｓの場合はこの状態で終了となる（ステップＳ５）。
【００８４】
ステップＳ５の次の動作として、データレートが５Ｇｂｐｓでない場合、つまり２．５Ｇｂｐｓの場合、動作切り替え信号ＭＯＤＥをＭＯＤＥ＝３に設定する。このとき位相選択部１０６では位相制御部１０７への出力信号としてｄｄ１およびｄｄ７を選択する。位相制御部１０７では入力信号ｄｄ１と、入力信号ｄｄ７との位相差が１００ｐｓとなるようにバイアスを発生させる。（ステップＳ６）。
遅延バイアス発生部で生成された遅延バイアス信号ｄｂはロック検出部１１４に入力され、整定していることを検出する。このときデータ遅延素子１０２の１段あたりの遅延量は１５０ｐｓとなる。（ステップＳ６−１）
【００８５】
以上のような手順で、データ遅延素子１０２の初期位相差を管理して位相制御部１０７を動作させることで、位相差が２７０度で擬似ロックすることなく安定して所望のデータ遅延量を生成することができ、かつデータ遅延量を切り替えることが可能となる。
【００８６】
以上において、第３の実施形態によれば、シリアルデータを所定時間ＴＤだけ遅延させた多相シリアルデータを生成し、その多相シリアルデータを位相差Ｔｃｋの多相クロックでオーバーサンプリングすることで、オーバーサンプリング間隔Ｔｏｖｓをシリアルデータの遅延時間ＴＤと多相クロックの位相差Ｔｃｋの整数倍との差分（Ｔｏｖｓ＝ＴＤ−Ｎ×Ｔｃｋ、ただしＮは整数）とすることができる。このときＴＤについてまとめると、数式（７）となる。
ＴＤ＝Ｔｏｖｓ＋Ｎ×Ｔｃｋ＝Ｔｃｋ（Ｔｏｖｓ／Ｔｃｋ＋Ｎ）          …（７）
【００８７】
ＴｏｖｓがｄＴｏｖｓ変化しときのＴＤの変化量ｄＴＤをＴＤで規格化すると、数式（８）となる。
ｄＴＤ／ＴＤ＝ｄＴｏｖｓ／ＴＤ＝ｄＴｏｖｓ／（Ｔｏｖｓ＋Ｔｃｋ）    …（８）
【００８８】
一般に、Ｔｏｖｓに比べてＴｃｋは大きく設定されるのでｄＴＤ／ＴＤの値は小さくなる。従って、オーバーサンプリング間隔を切り替えるときに求められるデータ遅延素子の遅延量の変動範囲を小さくすることができるので、消費電流を減少させることができ、オーバーサンプリング間隔を切り替えることができる。
【００８９】
なお、上述した実施の形態は、本発明の好適な実施の形態の一例を示すものであり、本発明はそれに限定されることなく、その要旨を逸脱しない範囲内において、種々変形実施が可能である。例えば、上述の説明では、オーバーサンプリング回路ついて説明したが、本発明ではこれに限定されず、シリアル通信装置にも適用可能である。
【符号の説明】
【００９０】
１００−１、１００−２、１００−３    データ遅延部
１０１−１、１０１−２、１０１−３    遅延バイアス発生部
１０２    データ遅延素子
１０３−１、１０３−２、１０３−３    オーバーサンプリング部
１０４−１、１０４−２、１０４−３    並列化部
１０５    フリップフロップ（ＦＦ）
１０６    信号選択器（Ｓｅｌｅｃｔｅｒ）
１０７    位相制御部
１１０−１、１１０−２、１１０−３    クロック発生部
１１２    通信モード制御部
１１３    シーケンス制御部
１１４    ロック検出部
２００ａ、２００ｂ    遅延ライン
２０１    位相比較器（ＰＤ）
２０２    平均化フィルタ（ＬＰＦ）
２１０    ＥＯＲ
２１１    ＬＰＦ
２１２    比較器
【先行技術文献】
【特許文献】
【００９１】
【特許文献１】特開２００５−１９２１９２号公報
【特許文献２】特開２０１０−０１６５４５号公報
【特許文献３】特開２００９−２１９０２１号公報
【図１】
2012109931.tif 000006
【図２】
2012109931.tif 000007
【図３】
2012109931.tif 000008
【図４】
2012109931.tif 000009
【図５】
2012109931.tif 000010
【図６】
2012109931.tif 000011
【図７】
2012109931.tif 000012
【図８】
2012109931.tif 000013
【図９】
2012109931.tif 000014
【図１０】
2012109931.tif 000015
【図１１】
2012109931.tif 000016
【図１２】
2012109931.tif 000017
【図１３】
2012109931.tif 000018
【図１４】
2012109931.tif 000019