(57)【要約】【課題】トランジスタの耐圧を向上し得る半導体装置及びその製造方法を提供することにある。【解決手段】半導体基板１０内に形成された第１導電型の第１の不純物領域３２、４６と、半導体基板内に形成され、第１の不純物領域に隣接する第２導電型の第２の不純物領域３４、４８と、第２の不純物領域内に形成された第１導電型のソース領域３０ａ、４４ａと、第１の不純物領域内に形成された第１導電型のドレイン領域３０ｂ、４４ｂと、ソース領域とドレイン領域との間における第１の不純物領域内に、第２の不純物領域から離間して埋め込まれた、二酸化シリコンより比誘電率が高い絶縁層１４と、ソース領域とドレイン領域との間における第１の不純物領域上、第２の不純物領域上及び絶縁層上に、ゲート絶縁膜２２を介して形成されたゲート電極２４ａ、２４ｂとを有している。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基板内に形成された第１導電型の第１の不純物領域と、
前記半導体基板内に形成され、前記第１の不純物領域に隣接する第２導電型の第２の不純物領域と、
前記第２の不純物領域内に形成された前記第１導電型のソース領域と、
前記第１の不純物領域内に形成された前記第１導電型のドレイン領域と、
前記ソース領域と前記ドレイン領域との間における前記第１の不純物領域内に、前記第２の不純物領域から離間して埋め込まれた、二酸化シリコンより比誘電率が高い絶縁層と、
前記ソース領域と前記ドレイン領域との間における前記第１の不純物領域上、前記第２の不純物領域上及び前記絶縁層上に、ゲート絶縁膜を介して形成されたゲート電極と
を有することを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記半導体基板内に形成され、素子領域を確定する素子分離絶縁層を更に有し、
前記絶縁層の比誘電率は、前記素子分離絶縁層の比誘電率より高い
ことを特徴とする半導体装置。
【請求項３】
請求項１又は２記載の半導体装置において、
前記絶縁層は、窒化シリコン、酸化ハフニウム、酸化ジルコニウム、酸化アルミニウム、又は、酸化タンタルを含む
ことを特徴とする半導体装置。
【請求項４】
ソース領域が形成される予定の領域とドレイン領域が形成される予定の領域との間における第１の不純物領域が形成される予定の領域内の半導体基板に、第２の不純物領域が形成される予定の領域から離間するように、二酸化シリコンより比誘電率が高い第１絶縁層を埋め込む工程と、
前記半導体基板内に、第１導電型の前記第１の不純物領域を形成する工程と、
前記半導体基板内に、前記第１の不純物領域に隣接する第２導電型の第２の不純物領域を形成する工程と、
前記ソース領域が形成される予定の領域と前記ドレイン領域が形成される予定の領域との間における前記第１の不純物領域上、前記第２の不純物領域上及び前記第１絶縁層上に、ゲート絶縁膜を介してゲート電極を形成する工程と、
前記第２の不純物領域内に前記第１導電型の前記ソース領域を形成し、前記第１の不純物領域内に前記第１導電型の前記ドレイン領域を形成する工程と
を有することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
高周波パワーＩＣ（Integrated Circuit）、スイッチング電源用ＩＣ、車載用ＩＣ等に搭載されるトランジスタとして、高い耐圧を得ることができるＭＯＳトランジスタが開発されている。
【０００３】
通常のＭＯＳトランジスタと比較して高い耐圧を得ることが可能であるトランジスタとして、例えばＬＤＭＯＳ（Laterally Diffused MOS）トランジスタがある。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平５−３２０６号公報
【特許文献２】特開２００５−５７１４６号公報
【特許文献３】特開２００５−３９０５７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、高い耐圧を得ることを目的として提案されているトランジスタでも、必ずしも十分に高い耐圧が得られない場合があった。
【０００６】
本発明の目的は、トランジスタの耐圧を向上し得る半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【０００７】
実施形態の一観点によれば、半導体基板内に形成された第１導電型の第１の不純物領域と、前記半導体基板内に形成され、前記第１の不純物領域に隣接する第２導電型の第２の不純物領域と、前記第２の不純物領域内に形成された前記第１導電型のソース領域と、前記第１の不純物領域内に形成された前記第１導電型のドレイン領域と、前記ソース領域と前記ドレイン領域との間における前記第１の不純物領域内に、前記第２の不純物領域から離間して埋め込まれた、二酸化シリコンより比誘電率が高い絶縁層と、前記ソース領域と前記ドレイン領域との間における前記第１の不純物領域上、前記第２の不純物領域上及び前記絶縁層上に、ゲート絶縁膜を介して形成されたゲート電極とを有することを特徴とする半導体装置が提供される。
【０００８】
実施形態の他の観点によれば、ソース領域が形成される予定の領域とドレイン領域が形成される予定の領域との間における第１の不純物領域が形成される予定の領域内の半導体基板に、第２の不純物領域が形成される予定の領域から離間するように、二酸化シリコンより比誘電率が高い絶縁層を埋め込む工程と、前記半導体基板内に、第１導電型の前記第１の不純物領域を形成する工程と、前記半導体基板内に、前記第１の不純物領域に隣接する第２導電型の第２の不純物領域を形成する工程と、前記ソース領域が形成される予定の領域と前記ドレイン領域が形成される予定の領域との間における前記第１の不純物領域上、前記第２の不純物領域上及び前記絶縁層上に、ゲート絶縁膜を介してゲート電極を形成する工程と、前記第２の不純物領域内に前記第１導電型の前記ソース領域を形成し、前記第１の不純物領域内に前記第１導電型の前記ドレイン領域を形成する工程とを有することを特徴とする半導体装置の製造方法が提供される。
【発明の効果】
【０００９】
開示の半導体装置及びその製造方法によれば、ドレイン領域側に設けられた電界緩和用の絶縁層に高誘電率材料が用いられているため、ドレイン領域とゲート電極との間の容量が増加する。このため、ドレイン領域側において空乏層が広がり、電界の集中がより緩和される。従って、より高い耐圧を有するトランジスタを有する半導体装置を提供することができる。
【図面の簡単な説明】
【００１０】
【図１】一実施形態による半導体装置を示す断面図である。
【図２】Ｖｄ−Ｉｄ特性についてのシミュレーション結果を示すグラフである。
【図３】空乏層が形成される位置についてのシミュレーション結果を示す図である。
【図４】電流分布についてのシミュレーション結果を示す図である。
【図５】インパクトイオン化率についてのシミュレーション結果を示す図である。
【図６】一実施形態による半導体装置の製造方法を示す工程断面図（その１）である。
【図７】一実施形態による半導体装置の製造方法を示す工程断面図（その２）である。
【図８】一実施形態による半導体装置の製造方法を示す工程断面図（その３）である。
【図９】一実施形態による半導体装置の製造方法を示す工程断面図（その４）である。
【図１０】一実施形態による半導体装置の製造方法を示す工程断面図（その５）である。
【図１１】一実施形態による半導体装置の製造方法を示す工程断面図（その６）である。
【図１２】一実施形態による半導体装置の製造方法を示す工程断面図（その７）である。
【図１３】一実施形態による半導体装置の製造方法を示す工程断面図（その８）である。
【図１４】一実施形態による半導体装置の製造方法を示す工程断面図（その９）である。
【図１５】一実施形態による半導体装置の製造方法を示す工程断面図（その１０）である。
【図１６】一実施形態による半導体装置の製造方法を示す工程断面図（その１１）である。
【図１７】一実施形態による半導体装置の製造方法を示す工程断面図（その１２）である。
【図１８】一実施形態の変形例（その１）による半導体装置の製造方法を示す工程断面図（その１）である。
【図１９】一実施形態の変形例（その１）による半導体装置の製造方法を示す工程断面図（その２）である。
【図２０】一実施形態の変形例（その１）による半導体装置の製造方法を示す工程断面図（その３）である。
【図２１】一実施形態の変形例（その１）による半導体装置の製造方法を示す工程断面図（その４）である。
【図２２】一実施形態の変形例（その２）による半導体装置の製造方法を示す工程断面図（その１）である。
【図２３】一実施形態の変形例（その２）による半導体装置の製造方法を示す工程断面図（その２）である。
【図２４】一実施形態の変形例（その２）による半導体装置の製造方法を示す工程断面図（その３）である。
【図２５】一実施形態の変形例（その２）による半導体装置の製造方法を示す工程断面図（その４）である。
【図２６】一実施形態の変形例（その２）による半導体装置の製造方法を示す工程断面図（その５）である。
【図２７】一実施形態の変形例（その３）による半導体装置の製造方法を示す工程断面図（その１）である。
【図２８】一実施形態の変形例（その３）による半導体装置の製造方法を示す工程断面図（その２）である。
【図２９】一実施形態の変形例（その３）による半導体装置の製造方法を示す工程断面図（その３）である。
【図３０】一実施形態の変形例（その３）による半導体装置の製造方法を示す工程断面図（その４）である。
【図３１】一実施形態の変形例（その３）による半導体装置の製造方法を示す工程断面図（その５）である。
【発明を実施するための形態】
【００１１】
［一実施形態］
一実施形態による半導体装置及びその製造方法を図１乃至図１７を用いて説明する。
【００１２】
（半導体装置）
本実施形態による半導体装置について、図１を用いて説明する。図１は、本実施形態による半導体装置を示す断面図である。図１の紙面左側は、Ｎチャネル型のＬＤＭＯＳ（Laterally Diffused MOS）トランジスタが形成される領域（Ｎチャネル型ＬＤＭＯＳトランジスタ形成領域）２を示している。図１の紙面右側は、Ｐチャネル型のＬＤＭＯＳトランジスタが形成される領域（Ｐチャネル型ＬＤＭＯＳトランジスタ形成領域）４を示している。
【００１３】
図１に示すように、半導体基板１０には、素子領域を確定する素子分離領域（素子分離絶縁層）１２が形成されている。半導体基板１０としては、例えば（１００）面のＰ型の単結晶シリコン基板が用いられている。素子分離領域１２は、例えばＳＴＩ（Shallow Trench Isolation）法により形成されている。素子分離領域１２の材料としては、例えばシリコン酸化膜が用いられている。素子分離領域１２が埋め込まれている溝１３の深さは、例えば３５０ｎｍ程度とする。
【００１４】
まず、Ｎチャネル型ＬＤＭＯＳトランジスタ形成領域２に形成されているＮチャネル型のＬＤＭＯＳトランジスタ３８について説明する。
【００１５】
Ｎチャネル型のＬＤＭＯＳトランジスタ３８のソース領域３０ａとドレイン領域３０ｂとの間における半導体基板１０内には、電界緩和用の絶縁層１４が埋め込まれている。絶縁層１４のソース領域３０ａ側の縁部は、ソース領域３０ａから離間しており、ゲート電極２４ａの直下に位置している。絶縁層１４のドレイン領域３０ｂの縁部は、ドレイン領域３０ｂに接している。絶縁層１４の材料としては、高誘電率材料（high-k材料）が用いられている。高誘電率材料とは、二酸化シリコンより比誘電率の高い材料のことである。ここでは、絶縁層１４の材料として、窒化シリコンが用いられている。絶縁層１４は、半導体基板１０内に形成された溝１６内に埋め込まれている。溝１６の深さは、例えば３５０ｎｍ程度とする。
【００１６】
このような絶縁層１４を設けているのは、高電圧が印加されるドレイン領域３０ｂ側における電界を緩和し、耐圧を十分に確保するためである。
【００１７】
また、絶縁層１４の材料として高誘電率材料を用いているのは、空乏層の広がりをより大きくすることにより電界を緩和し、耐圧の向上を図るためである。
【００１８】
Ｎチャネル型ＬＤＭＯＳトランジスタ形成領域２には、半導体基板１０内にＮ型ウェル（ドリフト領域、不純物領域）１８ａが形成されている。
【００１９】
Ｎ型ウェル１８ａ内には、Ｐ型のウェル（ボディ領域、不純物領域）２０ａが形成されている。Ｐ型ウェル２０ａは、Ｎチャネル型のＬＤＭＯＳトランジスタ３８のソース領域３０ａ側に形成されている。Ｐ型ウェル２０ａのドレイン領域３０ｂ側の端部は、ゲート電極２４ａの直下に位置している。Ｐ型ウェル２０ａは、ドレイン領域３０ｂ側には形成されていない。
【００２０】
Ｎ型ウェル１８ａ及びＰウェル２０ａが形成された半導体基板１０上には、例えば膜厚１５ｎｍのシリコン酸化膜のゲート絶縁膜２２を介してゲート電極２４ａが形成されている。ゲート電極２４ａは、例えばポリシリコン膜により形成されている。ゲート電極２４ａの高さは、例えば１５０ｎｍ程度とする。ゲート電極２４ａのドレイン領域３０ｂ側の縁部は、絶縁層１４上に位置している。ゲート電極２４ａのソース領域３０ａ側の縁部は、Ｐ型ウェル２０ａ上に位置している。
【００２１】
ゲート電極２４ａのソース領域３０ａ側における半導体基板１０内には、エクステンションソース／ドレイン構造の浅い領域を形成するＮ型の低濃度不純物領域（エクステンション領域）２６ａが形成されている。
【００２２】
ゲート電極２４ａの側壁部分には、例えばシリコン酸化膜のサイドウォール絶縁膜２５が形成されている。
【００２３】
サイドウォール絶縁膜２８が形成されたゲート電極２４ａの一方の側の半導体基板１０内には、エクステンションソース／ドレイン構造の深い領域を形成するＮ型の高濃度不純物領域２８ａが形成されている。低濃度不純物領域２６ａと高濃度不純物領域２８ａとにより、エクステンションソース／ドレイン構造のソース領域（ソース拡散層）３０ａが形成されている。
【００２４】
サイドウォール絶縁膜２８が形成されたゲート電極２４ａの他方の側の半導体基板１０内には、ドレイン領域（ドレイン拡散層）３０ｂが形成されている。ドレイン領域３０ｂは、絶縁層１４に接している。
【００２５】
Ｎ型ウェル１８ａの一部であるＮ型の不純物領域３２は、ドレイン領域３０ｂからゲート電極２４ａの直下に達している。かかるＮ型の不純物領域３２は、ドレイン領域３０ｂ側における電界の集中を緩和するためのものである。
【００２６】
Ｐ型ウェル２０ａの一部であるＰ型の不純物領域３４は、Ｎ型の不純物領域３２とソース領域３０ａとの間に位置している。Ｎ型の不純物領域３２とＰ型の不純物領域３４との境界は、ゲート電極２４ａの直下に位置している。
【００２７】
Ｐ型ウェル２０ａ内には、Ｐ型のウェルタップ領域３６が形成されている。
【００２８】
こうして、ゲート電極２４ａとソース／ドレイン領域３０ａ、３０ｂとを有するＮチャネル型のＬＤＭＯＳトランジスタ３８が形成されている。Ｎチャネル型のＬＤＭＯＳトランジスタ３８は、例えば高耐圧トランジスタとして用いることができる。
【００２９】
次に、Ｐチャネル型ＬＤＭＯＳトランジスタ形成領域４に形成されているＰチャネル型のＬＤＭＯＳトランジスタ５２について説明する。
【００３０】
Ｐチャネル型のＬＤＭＯＳトランジスタ５２のソース領域４４ａとドレイン領域４４ｂとの間における半導体基板１０内には、絶縁層１４が埋め込まれている。絶縁層１４のソース領域４４ａ側の縁部は、ソース領域４４ａから離間しており、ゲート電極２４ｂの直下に位置している。絶縁層１４のドレイン領域４４ｂの縁部は、ドレイン領域４４ｂに接している。
【００３１】
Ｐチャネル型ＬＤＭＯＳトランジスタ形成領域４には、半導体基板１０内にＮ型ウェル（ボディ領域、不純物領域）１８ｂが形成されている。
【００３２】
Ｎ型ウェル１８ｂ内には、Ｐ型のウェル（ドリフト領域、不純物領域）２０ｂが形成されている。Ｐ型ウェル２０ｂは、Ｐチャネル型のＬＤＭＯＳトランジスタ５２のドレイン領域４４ｂ側に形成されている。Ｐ型ウェル２０ｂのソース領域４４ａ側の端部は、ゲート電極２４ｂの直下に位置している。Ｐ型ウェル２０ｂは、ソース領域４４ａ側には形成されていない。
【００３３】
Ｎ型ウェル１８ｂ及びＰウェル２０ｂが形成された半導体基板１０上には、例えば膜厚１５ｎｍのシリコン酸化膜のゲート絶縁膜２２を介してゲート電極２４ｂが形成されている。ゲート電極２４ｂは、例えばポリシリコン膜により形成されている。ゲート電極２４ｂの高さは、例えば１５０ｎｍ程度とする。ゲート電極２４ｂのドレイン領域４４ｂ側の縁部は、絶縁層１４上に位置している。ゲート電極２４ｂのソース領域４４ａ側の縁部は、Ｎ型ウェル１８ｂ上に位置している。
【００３４】
ゲート電極２４ｂのソース領域４４ａ側における半導体基板１０内には、エクステンションソース／ドレイン構造の浅い領域を形成するＰ型の低濃度不純物領域（エクステンション領域）４０ａが形成されている。
【００３５】
ゲート電極２４ｂの側壁部分には、例えばシリコン酸化膜のサイドウォール絶縁膜２５が形成されている。
【００３６】
サイドウォール絶縁膜２５が形成されたゲート電極２４ｂの一方の側の半導体基板１０内には、エクステンションソース／ドレイン構造の深い領域を形成するＰ型の高濃度不純物領域４２ａが形成されている。低濃度不純物領域４０ａと高濃度不純物領域４２ａとにより、Ｐ型のソース領域（ソース拡散層）４４ａが形成されている。
【００３７】
サイドウォール絶縁膜２８が形成されたゲート電極２４ｂの他方の側の半導体基板１０内には、ドレイン領域（ドレイン拡散層）４４ｂが形成されている。ドレイン領域４４ｂは、絶縁層１４に接している。
【００３８】
Ｐ型ウェル２０ｂの一部であるＰ型の不純物領域４６は、ドレイン領域４４ｂからゲート電極２４ｂの直下に達している。かかるＰ型の不純物領域４６は、ドレイン領域４４ｂ側における電界の集中を緩和するためのものである。
【００３９】
Ｎ型ウェル１８ｂの一部であるＮ型の不純物領域４８は、Ｐ型の不純物領域４６とソース領域４４ａとの間に位置している。Ｐ型の不純物領域４６とＮ型の不純物領域４８との境界は、ゲート電極２４ｂの直下に位置している。
【００４０】
Ｎ型ウェル１８ｂ内には、Ｎ型のウェルタップ領域５０が形成されている。
【００４１】
こうして、ゲート電極２４ｂとソース／ドレイン領域４４ａ、４４ｂとを有するＰチャネル型のＬＤＭＯＳトランジスタ５２が形成されている。Ｐチャネル型のＬＤＭＯＳトランジスタ５２は、例えば高耐圧トランジスタとして用いることができる。
【００４２】
Ｎチャネル型のＬＤＭＯＳトランジスタ３８のドレイン領域３０ｂ上には、シリサイド膜５４が形成されている。ドレイン領域３０ｂ上のシリサイド膜５４は、ドレイン電極として機能する。また、Ｎチャネル型のＬＤＭＯＳトランジスタ３８のソース領域３０ａ上及びウェルタップ領域３６上には、シリサイド膜５４が形成されている。ソース領域３０ａ上のシリサイド膜５４は、ソース電極として機能する。また、Ｎチャネル型のＬＤＭＯＳトランジスタ３８のゲート電極２４ａ上には、シリサイド膜５４が形成されている。
【００４３】
また、Ｐチャネル型のＬＤＭＯＳトランジスタ５２のドレイン領域４４ｂ上には、シリサイド膜５４が形成されている。ドレイン領域４４ｂ上のシリサイド膜５４は、ドレイン電極として機能する。また、Ｐチャネル型のＬＤＭＯＳトランジスタ５２のソース領域４４ａ上及びウェルタップ領域５０上には、シリサイド膜５４が形成されている。ソース領域４４ａ上のシリサイド膜５４は、ソース電極として機能する。また、Ｐチャネル型のＬＤＭＯＳトランジスタ５２のゲート電極２４ｂ上には、シリサイド膜５４が形成されている。
【００４４】
Ｎチャネル型のＬＤＭＯＳトランジスタ３８、及び、Ｐチャネル型のＬＤＭＯＳトランジスタ５２が形成された半導体基板１０上には、例えば膜厚５０ｎｍ程度のシリコン窒化膜５６が形成されている。シリコン窒化膜５６は、層間絶縁膜６０にコンタクトホール６２を形成する際にエッチングストッパ膜として機能する。シリコン窒化膜５６上には、シリコン酸化膜５８が形成されている。シリコン窒化膜５６とシリコン酸化膜５８とにより層間絶縁膜６０が形成されている。
【００４５】
層間絶縁膜６０には、ソース／ドレイン電極５４に達するコンタクトホール６２がそれぞれ形成されている。また、層間絶縁膜６０には、ゲート電極２４ａ、２４ｂ上のシリサイド膜５４に対するコンタクトホール６２が形成されている。
【００４６】
コンタクトホール６２内には、例えば膜厚５ｎｍのＴｉＮ膜のバリアメタル膜６４が形成されている。
【００４７】
バリアメタル膜６４が形成されたコンタクトホール６２内には、例えばタングステンの導体プラグ６６が埋め込まれている。
【００４８】
導体プラグ６６が埋め込まれた層間絶縁膜６０上には、例えばアルミニウムの配線６８が形成されている。
【００４９】
こうして本実施形態による半導体装置が形成されている。
【００５０】
（評価結果）
次に、本実施形態による半導体装置の評価結果について図２乃至図５を用いて説明する。
【００５１】
図２は、Ｖｄ−Ｉｄ特性についてのシミュレーション結果を示すグラフである。図２における横軸はドレイン電圧Ｖｄを示しており、図２における縦軸はドレイン電流Ｉｄを示している。図２におけるＶｇは、ゲート電圧を示している。図２において実線で示す実施例１は、絶縁層１４の材料として窒化シリコンを用いた場合を示している。図２において破線で示す比較例１は、絶縁層１４の材料として二酸化シリコンを用いた場合を示している。実施例１，比較例１のいずれにおいても、絶縁層１４を埋め込む溝１６の深さは３５０ｎｍとした。
【００５２】
実施例１と比較例１とを比較すると、実施例１では、比較例１に対して、ドレイン電圧Ｖｄを上昇させた際におけるドレイン電流Ｉｄの上昇が緩やかになっている。
【００５３】
このように、絶縁層１４に高誘電率材料を用いた実施例１においては、絶縁層１４の材料として二酸化シリコンを用いた比較例１と比較して、ドレイン電圧Ｖｄを上昇させた際におけるドレイン電流Ｉｄの上昇が緩やかであることがわかる。
【００５４】
ドレイン電圧Ｖｄを上昇させた際におけるドレイン電流Ｉｄの上昇が緩やかであるほど、高い耐圧が得られる。
【００５５】
これらのことから、絶縁層１４の材料として高誘電率材料を用いた本実施形態によれば、絶縁層１４の材料として二酸化シリコンを用いた比較例１と比較して、高い耐圧が得られることが分かる。
【００５６】
図３は、空乏層が形成される位置についてのシミュレーション結果を示す図である。シミュレーションを行う際における条件は、以下の通りとした。ゲート電圧Ｖｇは、２．０Ｖとした。ドレイン電圧Ｖｄは、２５Ｖとした。絶縁層１４を埋め込む溝１６の深さは、３５０ｎｍとした。図３（ａ）は、比較例１の場合、即ち、絶縁層１４の材料が二酸化シリコンである場合を示している。図３（ｂ）は、実施例１の場合、即ち、絶縁層１４の材料が窒化シリコンである場合を示している。図３における点線は、空乏層端を示している。
【００５７】
破線の楕円で囲まれた箇所を比較して分かるように、実施例１（図３（ｂ）参照）では、比較例１（図３（ａ）参照）に対して、空乏層端が絶縁層１４から離間している。即ち、実施例１では、比較例１に対して、絶縁層１４の近傍領域において空乏層が広がっている。
【００５８】
図４は、電流分布についてのシミュレーション結果を示す図である。シミュレーションを行う際における条件は、以下の通りとした。ゲート電圧Ｖｇは、２．０Ｖとした。ドレイン電圧Ｖｄは、２５Ｖとした。絶縁層１４を埋め込む溝１６の深さは、３５０ｎｍとした。図４（ａ）は、比較例１の場合、即ち、絶縁層１４の材料が二酸化シリコンである場合を示している。図４（ｂ）は、実施例１の場合、即ち、絶縁層１４の材料が窒化シリコンである場合を示している。図４における点線は、空乏層端を示している。
【００５９】
図４から分かるように、実施例１（図４（ｂ）参照）では、比較例１（図４（ａ）参照）に対して、電流経路が絶縁層１４から離間しており、遠回りするように電流が流れる。実施例１において遠回りするように電流が流れるのは、空乏層が広がっているためである。
【００６０】
図５は、インパクトイオン化率についてのシミュレーション結果を示す図である。インパクトイオン化とは、電界により加速された電子が結晶格子との衝突により電子、正孔を発生させる現象のことである。シミュレーションを行う際における条件は、以下の通りとした。ゲート電圧Ｖｇは、２．０Ｖとした。ドレイン電圧Ｖｄは、２５Ｖとした。絶縁層１４を埋め込む溝１６の深さは、３５０ｎｍとした。図５（ａ）は、比較例１の場合、即ち、絶縁層１４の材料が二酸化シリコンである場合を示している。図５（ｂ）は、実施例１の場合、即ち、絶縁層１４の材料が窒化シリコンである場合を示している。図５における点線は、空乏層端を示している。
【００６１】
実施例１（図５（ｂ）参照）では、比較例１（図５（ｂ）参照）に対して、インパクトイオン化率が極めて高くなる領域が小さくなっている。このことは、実施例１では、比較例１に対して、インパクトイオン化が生じにくいことを示している。実施例１においてインパクトイオン化が生じにくくなるのは、電界集中が緩和されるためである。
【００６２】
このように、本実施形態によれば、ドレイン領域３０ｂ、４４ｂ側に設けられた電界緩和用の絶縁層１４に高誘電率材料が用いられているため、ドレイン領域３０ｂ、４４ｂとゲート電極３４ａ、３４ｂとの間の容量が大きくなる。このため、本実施形態によれば、ドレイン領域３０ｂ、４４ｂ側において空乏層が広がり、電界の集中がより緩和される。このため、本実施形態によれば、より高い耐圧を有するＬＤＭＯＳトランジスタを有する半導体装置を提供することができる。
【００６３】
（半導体装置の製造方法）
次に、本実施形態による半導体装置の製造方法を図６乃至図１７を用いて説明する。図６乃至図１７は、本実施形態による半導体装置の製造方法を示す工程断面図である。
【００６４】
まず、半導体基板１０の表面を、アンモニア及び過酸化水素水を用いて洗浄する。半導体基板１０としては、例えば（１００）面のＰ型の単結晶シリコン基板を用いる。
【００６５】
次に、全面に、例えば熱酸化法により、例えば膜厚２０ｎｍのシリコン酸化膜７０を形成する。
【００６６】
次に、全面に、例えばＣＶＤ法により、例えば膜厚１００ｎｍのシリコン窒化膜７２を形成する（図６（ａ）参照）。
【００６７】
なお、シリコン酸化膜とシリコン窒化膜との間にポリシリコン膜（図示せず）を形成するようにしてもよい。
【００６８】
次に、全面に、スピンコート法により、フォトレジスト膜７４を形成する。
【００６９】
次に、フォトリソグラフィ技術を用い、素子分離領域１２の平面形状の開口部７６ａと絶縁層１４の平面形状の開口部７６ｂとをフォトレジスト膜７４に形成する（図６（ｂ）参照）。
【００７０】
次に、フォトレジスト膜７４をマスクとして、シリコン窒化膜７２、シリコン酸化膜７０及び半導体基板１０をエッチングすることにより、素子分離領域１２を埋め込むための溝１３と絶縁層を埋め込むための溝１６とを半導体基板１０に形成する。溝１３，１６の深さは、例えば４００ｎｍ程度とする。
【００７１】
この後、例えばアッシングにより、フォトレジスト膜７４を剥離する（図７（ｂ）参照）。
【００７２】
次に、全面に、例えばＣＶＤ法により、例えば６００ｎｍ程度のシリコン酸化膜１２を形成する。
【００７３】
次に、例えばＣＭＰ（Chemical Mechanical Polishing、化学的機械的研磨）法により、シリコン窒化膜７２の表面が露出するまでシリコン酸化膜１２を研磨する。これにより、溝１３内に、ＳＴＩ法により、シリコン酸化膜の素子分離領域（素子分離絶縁層）１２が埋め込まれる。この際、電界緩和用の絶縁層１４を埋め込むための溝１６内にも、シリコン酸化膜１２が埋め込まれる（図８（ｂ）参照）。
【００７４】
次に、全面に、スピンコート法により、フォトレジスト膜７８を形成する。
【００７５】
次に、フォトリソグラフィ技術を用い、絶縁層１４が形成される領域を露出する開口部８０をフォトレジスト膜に形成する（図９（ａ）参照）。
【００７６】
次に、フォトレジスト膜７８をマスクとして、溝１６内に埋め込まれたシリコン酸化膜１２をエッチング除去する（図９（ｂ）参照）。
【００７７】
この後、例えばアッシングにより、フォトレジスト膜７８を剥離する。
【００７８】
次に、全面に、例えばＣＶＤ法により、例えば膜厚６００ｎｍの絶縁層１４を形成する（図１０（ａ）参照）。絶縁層１４の材料としては、高誘電率材料（high-k材料）を用いる。ここでは、絶縁層１４として、例えばシリコン窒化膜を形成する。
【００７９】
次に、例えばＣＭＰ法により、半導体基板１０の表面が露出するまで絶縁層１４を研磨する。これにより、溝１６内に電界緩和用の絶縁層１４が埋め込まれる（図１０（ｂ）参照）。
【００８０】
なお、シリコン酸化膜７０とシリコン窒化膜７２との間にポリシリコン膜（図示せず）を形成した場合には、ポリシリコン膜７２が露出するまで絶縁層１４を研磨し、この後、ポリシリコン膜１４及びシリコン酸化膜７０をエッチング除去する。
【００８１】
次に、全面に、スピンコート法により、フォトレジスト膜８２を形成する。
【００８２】
次に、フォトリソグラフィ技術を用い、Ｎチャネル型ＬＤＭＯＳトランジスタ形成領域２とＰチャネル型ＬＤＭＯＳトランジスタ形成領域４とをそれぞれ露出する開口部８４をフォトレジスト膜８２に形成する。
【００８３】
次に、フォトレジスト膜８２をマスクとして、イオン注入法により、半導体基板１０内に、Ｎ型のドーパント不純物を導入することにより、Ｎ型ウェル１８ａ、１８ｂを形成する（図１１（ａ）参照）。ドーパント不純物としては、例えばリン（Ｐ）を用いる。Ｎ型ウェル１８ａ、１８ｂを形成する際には、例えば２回のイオン注入を行うことによりＮ型ウェル１８ａ、１８ｂを形成する。１回目のイオン注入条件は、例えば、加速エネルギーを２ＭｅＶとし、ドーズ量を２×１０１２ｃｍ−２とする。２回目のイオン注入条件は、例えば、加速エネルギーを５００ｋｅＶとし、ドーズ量を２×１０１２ｃｍ−２とする。
【００８４】
この後、例えばアッシングにより、フォトレジスト膜８２を剥離する。
【００８５】
なお、ここでは、絶縁層１４を形成した後にＮ型ウェル１８ａ、１８ｂを形成する場合を例に説明したが、これに限定されるものではない。例えば、絶縁層１４を形成するための溝１６を形成した後、絶縁層１４を形成する工程の前に、Ｎ型ウェル１８ａ、１８ｂを形成してもよい。
【００８６】
次に、全面に、スピンコート法により、フォトレジスト膜８６を形成する。
【００８７】
次に、フォトリソグラフィ技術を用い、Ｐ型ウェル２０ａ、２０ｂが形成される領域をそれぞれ開口する開口部８８ａ、８８ｂをフォトレジスト膜８６に形成する。
【００８８】
次に、フォトレジスト膜８６をマスクとして、半導体基板１０内に、Ｐ型のドーパント不純物を導入することにより、Ｐ型ウェル２０ａ、２０ｂを形成する（図１１（ｂ）参照）。ドーパント不純物としては、例えばボロン（Ｂ）を用いる。Ｐ型ウェル２０ａ、２０ｂを形成する際には、例えば３回のイオン注入を行うことによりＰ型ウェル２０ａ、２０ｂを形成する。１回目のイオン注入条件は、例えば、加速エネルギーを４００ｅＶとし、ドーズ量を１×１０１３ｃｍ−２とする。２回目のイオン注入条件は、例えば、加速エネルギーを１５０ｋｅＶとし、ドーズ量を５×１０１２ｃｍ−２とする。３回目のイオン注入条件は、例えば、加速エネルギーを１５ｋｅＶとし、ドーズ量を１×１０１３ｃｍ−２とする。
【００８９】
この後、例えばアッシングにより、フォトレジスト膜８６を剥離する。
【００９０】
次に、熱処理を行うことにより、半導体基板１０内に導入されたドーパント不純物を活性化する。熱処理温度は、例えば１０００℃とする。熱処理時間は、例えば３０分とする。熱処理を行う際における雰囲気は、例えば窒素雰囲気とする。
【００９１】
次に、例えば熱酸化法により、半導体基板１０の表面に、例えば膜厚１５ｎｍのシリコン酸化膜のゲート絶縁膜２２を形成する。
【００９２】
次に、全面に、例えばＣＶＤ法により、例えば膜厚１５０ｎｍのポリシリコン膜を形成する。
【００９３】
次に、全面に、例えばＣＶＤ法により、例えば膜厚３０ｎｍのシリコン窒化膜（図示せず）を形成する。シリコン窒化膜は、ハードマスクとして機能するものである。
【００９４】
次に、全面に、例えばスピンコート法により、フォトレジスト膜（図示せず）を形成する。
【００９５】
次に、フォトリソグラフィ技術を用いて、フォトレジスト膜をゲート電極２４ａ、２４ｂの平面形状にパターニングする。
【００９６】
次に、フォトレジスト膜をマスクとして、シリコン窒化膜をパターニングする。
【００９７】
次に、シリコン窒化膜をマスクとし、ポリシリコン膜をエッチングすることにより、ポリシリコン膜のゲート電極２４ａ、２４ｂを形成する。Ｎチャネル型ＬＤＭＯＳトランジスタ形成領域２内には、Ｎチャネル型のＬＤＭＯＳトランジスタ３８のゲート電極２４ａが形成される。また、Ｐチャネル型ＬＤＭＯＳトランジスタ形成領域４内には、Ｐチャネル型のＬＤＭＯＳトランジスタ５２のゲート電極２４ｂが形成される（図１２（ａ）参照）。
【００９８】
Ｎチャネル型ＬＤＭＯＳトランジスタ３８のゲート電極２４ａのドレイン領域３０ｂ側の縁部は、絶縁層１４上に位置する。Ｎチャネル型ＬＤＭＯＳトランジスタ３８のゲート電極２４ａのソース領域３０ａ側の縁部は、Ｐ型ウェル２０ａ上に位置する。
【００９９】
Ｐチャネル型ＬＤＭＯＳトランジスタ５２のゲート電極２４ｂのドレイン領域４４ｂ側の縁部は、絶縁層１４上に位置する。Ｐチャネル型ＬＤＭＯＳトランジスタ５２のゲート電極２４ｂのソース領域４４ａ側の縁部は、Ｎ型ウェル１８ｂ上に位置する。
【０１００】
次に、全面に、スピンコート法により、フォトレジスト膜９０を形成する。
【０１０１】
次に、フォトリソグラフィ技術を用い、開口部９２ａ、９２ｂをフォトレジスト膜９０に形成する。具体的には、Ｎチャネル型ＬＤＭＯＳトランジスタ形成領域２のうちのウェルタップ領域３６が形成される部分を除く部分を露出する開口部９２ａを、フォトレジスト膜に形成する。また、Ｐチャネル型ＬＤＭＯＳトランジスタ形成領域４のうちのウェルタップ領域５０が形成される部分を露出する開口部９２ｂを、フォトレジスト膜９０に形成する。
【０１０２】
次に、フォトレジスト膜９０をマスクとして、例えばイオン注入法により、Ｎ型のドーパント不純物を、半導体基板１０内に導入する。イオン注入条件は、以下の通りとする。ドーパント不純物としては、例えば砒素（Ａｓ）を用いる。加速エネルギーは、例えば１５ｋｅＶ程度とする。ドーズ量は、例えば５×１０１４ｃｍ−２程度とする。こうして、Ｎチャネル型のＬＤＭＯＳトランジスタ３８のゲート電極２４ａのソース領域３０ａ側にＮ−型の低濃度不純物領域（エクステンション領域）２６ａが形成される。また、Ｎチャネル型のＬＤＭＯＳトランジスタ３８のドレイン領域３０ｂ側にＮ−型の低濃度不純物領域２６ｂが形成される。また、Ｐチャネル型のＬＤＭＯＳトランジスタ５２のウェルタップ領域５０が形成される領域に、Ｎ−型の低濃度不純物領域５０ａが形成される（図１２（ｂ）参照）。
【０１０３】
この後、例えばアッシングにより、フォトレジスト膜９０を剥離する。
【０１０４】
次に、フォトリソグラフィ技術を用い、フォトレジスト膜９４に開口部９６ａ、９６ｂを形成する。具体的には、Ｐチャネル型ＬＤＭＯＳトランジスタ形成領域４のうちのウェルタップ領域５０が形成される部分を除く部分を露出する開口部９６ｂを、フォトレジスト膜９４に形成する。また、Ｎチャネル型ＬＤＭＯＳトランジスタ３８のウェルタップ領域３６が形成される部分を露出する開口部９６ａを、フォトレジスト膜９４に形成する。
【０１０５】
次に、フォトレジスト膜９４をマスクとして、例えばイオン注入法により、Ｐ型のドーパント不純物を半導体基板１０内に導入する。イオン注入条件は、以下の通りとする。ドーパント不純物としては、例えばボロン（Ｂ）を用いる。加速エネルギーは、例えば５ｋｅＶ程度とする。ドーズ量は、例えば３×１０１４ｃｍ−２程度とする。こうして、Ｐチャネル型のＬＤＭＯＳトランジスタ５２のゲート電極２４ｂのソース領域４４ａ側にＮ−型の低濃度不純物領域（エクステンション領域）４０ａが形成される。また、Ｐチャネル型のＬＤＭＯＳトランジスタ５２のドレイン領域４４ｂ側にＮ−型の低濃度不純物領域４０ｂが形成される。また、Ｎチャネル型のＬＤＭＯＳトランジスタ３８のウェルタップ領域３６が形成される領域に、Ｐ−型の低濃度不純物領域３６ａが形成される（図１３（ａ）参照）。
【０１０６】
この後、例えばアッシングにより、フォトレジスト膜９４を剥離する。
【０１０７】
次に、全面に、例えばＣＶＤ法により、例えば膜厚１００ｎｍの絶縁膜２５を形成する。絶縁膜２５としては、例えばシリコン酸化膜又はシリコン窒化膜を形成する。
【０１０８】
次に、例えばＲＩＥ（Reactive Ion Etching、反応性イオンエッチング）法により、絶縁膜２５を異方性エッチングする。これにより、ゲート電極２４ａ、２４ｂの側壁部分に、サイドウォール絶縁膜２５が形成される（図１３（ｂ）参照）。
【０１０９】
次に、全面に、スピンコート法により、フォトレジスト膜９８を形成する。
【０１１０】
次に、フォトリソグラフィ技術を用い、フォトレジスト膜９８に開口部１００ａ、１００ｂを形成する。具体的には、Ｎチャネル型のＬＤＭＯＳトランジスタ３８のウェルタップ領域３６が形成される部分を除く部分を露出する開口部１００ａを、フォトレジスト膜９８に形成する。また、Ｐチャネル型のＬＤＭＯＳトランジスタ５２のウェルタップ領域５０が形成される部分を露出する開口部１００ｂを、フォトレジスト膜９８に形成する。
【０１１１】
次に、フォトレジスト膜９８をマスクとして、例えばイオン注入法により、Ｎ型のドーパント不純物を半導体基板１０内に導入する。イオン注入条件は、以下の通りとする。ドーパント不純物としては、例えばリンを用いる。加速エネルギーは、例えば８ｋｅＶとする。ドーズ量は、例えば１×１０１６ｃｍ−２とする。こうして、Ｎチャネル型のＬＤＭＯＳトランジスタのゲート電極２４ｂの一方の側における半導体基板１０内に、Ｎ型の高濃度不純物領域２８ａが形成される。エクステンション領域２６ａと高濃度不純物領域２８ａとにより、エクステンションソース／ドレイン構造のソース領域３０ａが形成される。また、Ｎチャネル型のＬＤＭＯＳトランジスタ３８のゲート電極２４ａの他方の側における半導体基板１０内に、ドレイン領域３０ｂが形成される。また、Ｐチャネル型ＬＤＭＯＳトランジスタ形成領域４のＮ型ウェル１８ｂ内に、ウェルタップ領域５０が形成される（図１４（ａ）参照）。
【０１１２】
この後、例えばアッシングにより、フォトレジスト膜９８を剥離する。
【０１１３】
次に、全面に、スピンコート法により、フォトレジスト膜１０２を形成する。
【０１１４】
次に、フォトリソグラフィ技術を用い、フォトレジスト膜１０２に開口部１０４ａ、１０４ｂを形成する。具体的には、Ｎチャネル型のＬＤＭＯＳトランジスタ３８のウェルタップ領域３６が形成される部分を露出する開口部１０４ａを、フォトレジスト膜１０２に形成する。また、Ｐチャネル型のＬＤＭＯＳトランジスタ形成領域４のうちのウェルタップ領域５０が形成される部分を除く部分を露出する開口部１０４ｂを、フォトレジスト膜１０２に形成する。
【０１１５】
次に、フォトレジスト膜１０２をマスクとして、例えばイオン注入法により、Ｐ型のドーパント不純物を半導体基板１０内に導入する。イオン注入条件は、以下の通りとする。ドーパント不純物としては、例えばＢを用いる。加速エネルギーは、例えば５ｋｅＶとする。ドーズ量は、例えば２×１０１５ｃｍ−２とする。こうして、Ｐチャネル型のＬＤＭＯＳトランジスタ５２のゲート電極２４ｂの一方の側における半導体基板１０内に、Ｐ型の高濃度不純物領域４２ａが形成される。エクステンション領域４０ａと高濃度不純物領域４２ａとにより、エクステンションソース／ドレイン構造のソース領域４４ａが形成される。また、Ｐチャネル型のＬＤＭＯＳトランジスタ５２のゲート電極２４ｂの他方の側における半導体基板１０内に、ドレイン領域４４ｂが形成される。また、Ｎチャネル型ＬＤＭＯＳトランジスタ形成領域２のＰ型ウェル２０ａ内に、ウェルタップ領域３６が形成される（図１４（ｂ）参照）。
【０１１６】
この後、例えばアッシングにより、フォトレジスト膜１０２を剥離する。
【０１１７】
次に、各部に導入されたドーパント不純物を活性化するための熱処理を行う。熱処理温度は、例えば１０２５℃程度とする。熱処理時間は、例えば１秒〜３秒程度とする。
【０１１８】
こうして、ゲート電極２４ａとソース／ドレイン領域３０ａ、３０ｂとを有するＮチャネル型のＬＤＭＯＳトランジスタ３８が形成される。また、ゲート電極２４ｂとソース／ドレイン領域４４ａ、４４ｂとを有するＰチャネル型のＬＤＭＯＳトランジスタ５２が形成される。
【０１１９】
次に、全面に、例えばスパッタリング法により、例えば膜厚５ｎｍ程度のコバルト膜（図示せず）を形成する。
【０１２０】
次に、全面に、例えばスパッタリング法により、例えば膜厚１５ｎｍのＴｉＮ膜（図示せず）を形成する。
【０１２１】
次に、熱処理を行うことにより、コバルト膜とゲート電極２４ａ、２４ｂの上部とを反応させるとともに、コバルト膜と半導体基板１０の上部とを反応させる。熱処理温度は、例えば５５０℃とする。熱処理時間は、例えば３０秒とする。
【０１２２】
次に、ウェットエッチングにより、ＴｉＮ膜と未反応のコバルト膜とをエッチング除去する。エッチング液としては、例えば硫酸と過酸化水素水との混合薬液（ＳＰＭ液）を用いる。こうして、Ｎチャネル型のＬＤＭＯＳトランジスタ３８のドレイン領域３０ｂ上に、シリサイド膜５４が形成される。ドレイン領域３０ｂ上のシリサイド膜５４は、ドレイン電極として機能する。また、Ｎチャネル型のＬＤＭＯＳトランジスタ３８のソース領域３０ａ上及びウェルタップ領域３６上に、シリサイド膜５４が形成される。ソース領域３０ａ上のシリサイド膜５４は、ソース電極として機能する。また、Ｎチャネル型のＬＤＭＯＳトランジスタ３８のゲート電極２４ａ上に、シリサイド膜５４が形成される。また、Ｐチャネル型のＬＤＭＯＳトランジスタ５２のドレイン領域４４ｂ上に、シリサイド膜５４が形成される。ドレイン領域４４ｂ上のシリサイド膜５４は、ドレイン電極として機能する。また、Ｐチャネル型のＬＤＭＯＳトランジスタ５２のソース領域４４ａ上及びウェルタップ領域５０上に、シリサイド膜５４が形成される。ソース領域４４ａ上のシリサイド膜５４は、ソース電極として機能する。また、Ｐチャネル型のＬＤＭＯＳトランジスタ５２のゲート電極２４ｂ上には、シリサイド膜５４が形成される（図１５（ａ）参照）。
【０１２３】
次に、例えばＲＴＡ（Rapid Thermal Annealing）法により、シリサイド膜５４を更に熱処理する。熱処理温度は、例えば５５０℃程度とする。熱処理温度は、例えば３０秒程度とする。これにより、シリサイド膜５４が低抵抗化される。
【０１２４】
次に、全面に、例えばＣＶＤ法により、例えば膜厚５０ｎｍ程度のシリコン窒化膜５６を形成する。
【０１２５】
次に、全面に、例えばＣＶＤ法により、例えば膜厚６００ｎｍ程度のシリコン酸化膜５８を形成する。シリコン窒化膜５６とシリコン酸化膜５８とにより層間絶縁膜６０が形成される。
【０１２６】
次に、例えばＣＭＰ（Chemical Mechanical Polishing、化学的機械的研磨）法により、層間絶縁膜６０の表面を平坦化する（図１５（ｂ）参照）。
【０１２７】
次に、全面に、例えばスピンコート法によりフォトレジスト膜１０６を形成する。
【０１２８】
次に、フォトリソグラフィ技術を用い、フォトレジスト膜１０６に開口部１０８を形成する。開口部は、層間絶縁膜６０にコンタクトホール６２を形成するためのものである。
【０１２９】
次に、フォトレジスト膜１０６をマスクとし、シリコン窒化膜５６をエッチングストッパとして、シリコン酸化膜５８をエッチングすることにより、シリコン窒化膜５６に達するコンタクトホール６２を形成する。
【０１３０】
次に、コンタクトホール６２内に露出しているシリコン窒化膜５６をエッチングする。これにより、ソース／ドレイン電極５４に達するコンタクトホール６２が層間絶縁膜６０に形成される。また、ゲート電極２４ａ、２４ｂ上のシリサイド膜５４に達するコンタクトホール６２が層間絶縁膜６０に形成される（図１６（ａ）参照）。
【０１３１】
この後、例えばアッシングにより、フォトレジスト膜１０６を剥離する。
【０１３２】
次に、全面に、例えばスパッタリング法により、例えば膜厚５ｎｍのＴｉＮ膜のバリアメタル膜６４を形成する。
【０１３３】
次に、全面に、例えばＣＶＤ法により、例えば膜厚１００ｎｍのタングステン膜６６を形成する。
【０１３４】
次に、例えばＣＭＰ法により、層間絶縁膜６０の表面が露出するまでタングステン膜６６及びバリアメタル膜６４を研磨する。これにより、コンタクトホール６２内に、例えばタングステンの導体プラグ６６が埋め込まれる（図１６（ｂ）参照）。
【０１３５】
次に、全面に、例えば膜厚４００ｎｍのアルミニウムの導電膜６８を形成する。
【０１３６】
次に、フォトリソグラフィ技術を用い、導電膜６８をパターニングする。これにより、導電膜の配線６８が形成される。
【０１３７】
こうして本実施形態による半導体装置が製造される。
【０１３８】
（変形例（その１））
次に、本実施形態による半導体装置の製造方法の変形例（その１）を図１８乃至図２１を用いて説明する。図１８乃至図２１は、本変形例による半導体装置の製造方法を示す工程断面図である。
【０１３９】
まず、半導体基板１０の表面を洗浄する工程から、半導体基板１０に溝１３，１６を形成する工程までは、図６（ａ）乃至図７（ｂ）を用いて上述した一実施形態による半導体装置の製造方法と同様であるため、説明を省略する（図１８（ａ）参照）。
【０１４０】
次に、全面に、例えばＣＶＤ法により、例えば膜厚６００ｎｍの絶縁層１４を形成する（図１８（ｂ）参照）。絶縁層１４の材料としては、高誘電率材料を用いる。ここでは、絶縁層１４として、例えばシリコン窒化膜を形成する。
【０１４１】
次に、例えばＣＭＰ法により、シリコン窒化膜７２の表面が露出するまで絶縁層１４を研磨する。これにより、溝１６内に、絶縁層１４が埋め込まれる。この際、素子分離領域１２を埋め込むための溝１３内にも、絶縁層１４が埋め込まれる（図８（ｂ）参照）。
【０１４２】
次に、全面に、スピンコート法により、フォトレジスト膜１１０を形成する。
【０１４３】
次に、フォトリソグラフィ技術を用い、素子分離領域１２が形成される領域を露出する開口部１１２をフォトレジスト膜１１０に形成する（図１９（ｂ）参照）。
【０１４４】
次に、フォトレジスト膜１１０をマスクとして、溝１３内に埋め込まれた絶縁層１４をエッチング除去する（図２０（ａ）参照）。
【０１４５】
この後、例えばアッシングにより、フォトレジスト膜１１０を剥離する。
【０１４６】
次に、全面に、例えばＣＶＤ法により、例えば６００ｎｍ程度のシリコン酸化膜１２を形成する（図２０（ｂ）参照）。
【０１４７】
次に、例えばＣＭＰ法により、半導体基板１０のシリコン窒化膜７２の表面が露出するまでシリコン酸化膜１２を研磨する。この後、シリコン窒化膜７２及びシリコン酸化膜７０をエッチング除去する。こうして、溝１３内にシリコン酸化膜の素子分離領域１２が埋め込まれる（図２１参照）。
【０１４８】
この後の半導体装置の製造方法は、図１１（ａ）乃至図１７を用いて上述した一実施形態による半導体装置の製造方法と同様であるので、説明を省略する。
【０１４９】
こうして本変形例による半導体装置が製造される。
【０１５０】
本変形例のように、溝１３，１６を形成し、溝１３，１６内に絶縁層１４を埋め込んだ後、溝１３内の絶縁層１４を除去し、この後、溝１３内に素子分離領域１２を埋め込むようにしてもよい。
【０１５１】
（変形例（その２））
次に、本実施形態による半導体装置の製造方法の変形例（その２）を図２２乃至図２６を用いて説明する。図２２乃至図２６は、本変形例による半導体装置の製造方法を示す工程断面図である。
【０１５２】
まず、半導体基板１０の表面を洗浄する工程から、シリコン窒化膜７２を形成する工程までは、図６（ａ）を用いて上述した一実施形態による半導体装置の製造方法と同様であるため、説明を省略する（図２２（ａ）参照）。
【０１５３】
次に、全面に、スピンコート法により、フォトレジスト膜１１４を形成する。
【０１５４】
次に、フォトリソグラフィ技術を用い、素子分離領域１２が形成される領域を露出する開口部１１６をフォトレジスト膜１１４に形成する（図２２（ｂ）参照）。
【０１５５】
次に、フォトレジスト膜１１４をマスクとして、シリコン窒化膜７２、シリコン酸化膜７０及び半導体基板１０をエッチングすることにより、溝１３内を形成する（図２３（ａ）参照）。
【０１５６】
この後、例えばアッシングにより、フォトレジスト膜１１４を剥離する。
【０１５７】
次に、全面に、例えばＣＶＤ法により、例えば６００ｎｍ程度のシリコン酸化膜１２を形成する（図２３（ｂ）参照）。
【０１５８】
次に、例えばＣＭＰ法により、半導体基板１０のシリコン窒化膜７２の表面が露出するまでシリコン酸化膜１２を研磨する。こうして、溝１３内にシリコン酸化膜の素子分離領域１２が埋め込まれる（図２４（ａ）参照）。
【０１５９】
次に、全面に、スピンコート法により、フォトレジスト膜１１８を形成する。
【０１６０】
次に、フォトリソグラフィ技術を用い、絶縁層１４が形成される領域を露出する開口部１２０をフォトレジスト膜１１８に形成する（図２４（ｂ）参照）。
【０１６１】
次に、フォトレジスト膜１１８をマスクとして、シリコン窒化膜７２、シリコン酸化膜７０及び半導体基板１０をエッチングすることにより、溝１６を形成する（図２５（ａ）参照）。
【０１６２】
この後、例えばアッシングにより、フォトレジスト膜１１８を剥離する。
【０１６３】
次に、全面に、例えばＣＶＤ法により、例えば膜厚６００ｎｍの絶縁層１４を形成する（図２５（ｂ）参照）。絶縁層１４の材料としては、高誘電率材料を用いる。ここでは、絶縁層１４として、例えばシリコン窒化膜を形成する。
【０１６４】
次に、例えばＣＭＰ法により、シリコン窒化膜７２の表面が露出するまで絶縁層１４を研磨する。これにより、溝１６内に、絶縁層１４が埋め込まれる。（図２６参照）。
【０１６５】
この後の半導体装置の製造方法は、図１１（ａ）乃至図１７を用いて上述した一実施形態による半導体装置の製造方法と同様であるので、説明を省略する。
【０１６６】
こうして本変形例による半導体装置が製造される。
【０１６７】
本変形例のように、溝１３を形成し、溝１３内に素子分離領域１２を埋め込んだ後、溝１６を形成し、この後、溝１６内に絶縁層１４を埋め込むようにしてもよい。
【０１６８】
（変形例（その３））
次に、本実施形態による半導体装置の製造方法の変形例（その３）を図２７乃至図３１を用いて説明する。図２７乃至図３１は、本変形例による半導体装置の製造方法を示す工程断面図である。
【０１６９】
まず、半導体基板１０の表面を洗浄する工程から、シリコン窒化膜７２を形成する工程までは、図６（ａ）を用いて上述した一実施形態による半導体装置の製造方法と同様であるため、説明を省略する（図２７（ａ）参照）。
【０１７０】
次に、全面に、スピンコート法により、フォトレジスト膜１２２を形成する。
【０１７１】
次に、フォトリソグラフィ技術を用い、絶縁層１４が形成される領域を露出する開口部１２４をフォトレジスト膜１２２に形成する（図２７（ｂ）参照）。
【０１７２】
次に、フォトレジスト膜１２２をマスクとして、シリコン窒化膜７２、シリコン酸化膜７０及び半導体基板１０をエッチングすることにより、溝１６内を形成する（図２８（ａ）参照）。
【０１７３】
この後、例えばアッシングにより、フォトレジスト膜１２２を剥離する。
【０１７４】
次に、全面に、例えばＣＶＤ法により、例えば膜厚６００ｎｍの絶縁層１４を形成する（図２８（ｂ）参照）。絶縁層１４の材料としては、高誘電率材料を用いる。ここでは、絶縁層１４として、例えばシリコン窒化膜を形成する（図２８（ｂ）参照）。
【０１７５】
次に、例えばＣＭＰ法により、シリコン窒化膜７２の表面が露出するまで絶縁層１４を研磨する。これにより、溝１６内に、絶縁層１４が埋め込まれる。（図２９（ａ）参照）。
【０１７６】
次に、全面に、スピンコート法により、フォトレジスト膜１２６を形成する。
【０１７７】
次に、フォトリソグラフィ技術を用い、素子分離領域１２が形成される領域を露出する開口部１２８をフォトレジスト膜１２６に形成する（図２９（ｂ）参照）。
【０１７８】
次に、フォトレジスト膜１２６をマスクとして、シリコン窒化膜７２、シリコン酸化膜７０及び半導体基板１０をエッチングすることにより、溝１３を形成する（図３０（ａ）参照）。
【０１７９】
この後、例えばアッシングにより、フォトレジスト膜１２６を剥離する。
【０１８０】
次に、全面に、例えばＣＶＤ法により、例えば６００ｎｍ程度のシリコン酸化膜１２を形成する（図３０（ｂ）参照）。
【０１８１】
次に、例えばＣＭＰ法により、半導体基板１０のシリコン窒化膜７２の表面が露出するまでシリコン酸化膜１２を研磨する。この後、シリコン窒化膜７０及びシリコン酸化膜７０をエッチング除去する。こうして、溝１３内にシリコン酸化膜の素子分離領域１２が埋め込まれる（図３１参照）。
【０１８２】
本変形例のように、溝１６を形成し、溝１６内に絶縁層１４を埋め込んだ後、溝１３を形成し、この後、溝１３内に素子分離領域１２を埋め込むようにしてもよい。
【０１８３】
［変形実施形態］
上記実施形態に限らず種々の変形が可能である。
【０１８４】
例えば、上記実施形態では、絶縁層１４の材料として窒化シリコンを用いる場合を例に説明したが、絶縁層１４の材料は窒化シリコンに限定されるものではない。二酸化シリコンより比誘電率の高い材料、即ち、高誘電率材料を、絶縁層１４の材料として適宜用いることができる。例えば、絶縁層１４の材料として、酸化ハフニウム、酸化ジルコニウム、酸化アルミニウム、又は、酸化タンタル等の高誘電率材料を適宜用いるようにしてもよい。
【０１８５】
上記実施形態に関し、更に以下の付記を開示する。
【０１８６】
（付記１）
半導体基板内に形成された第１導電型の第１の不純物領域と、
前記半導体基板内に形成され、前記第１の不純物領域に隣接する第２導電型の第２の不純物領域と、
前記第２の不純物領域内に形成された前記第１導電型のソース領域と、
前記第１の不純物領域内に形成された前記第１導電型のドレイン領域と、
前記ソース領域と前記ドレイン領域との間における前記第１の不純物領域内に、前記第２の不純物領域から離間して埋め込まれた、二酸化シリコンより比誘電率が高い絶縁層と、
前記ソース領域と前記ドレイン領域との間における前記第１の不純物領域上、前記第２の不純物領域上及び前記絶縁層上に、ゲート絶縁膜を介して形成されたゲート電極と
を有することを特徴とする半導体装置。
【０１８７】
（付記２）
付記１記載の半導体装置において、
前記半導体基板内に形成され、素子領域を確定する素子分離絶縁層を更に有し、
前記絶縁層の比誘電率は、前記素子分離絶縁層の比誘電率より高い
ことを特徴とする半導体装置。
【０１８８】
（付記３）
付記１又は２記載の半導体装置において、
前記絶縁層は、窒化シリコン、酸化ハフニウム、酸化ジルコニウム、酸化アルミニウム、又は、酸化タンタルを含む
ことを特徴とする半導体装置。
【０１８９】
（付記４）
ソース領域が形成される予定の領域とドレイン領域が形成される予定の領域との間における第１の不純物領域が形成される予定の領域内の半導体基板に、第２の不純物領域が形成される予定の領域から離間するように、二酸化シリコンより比誘電率が高い第１絶縁層を埋め込む工程と、
前記半導体基板内に、第１導電型の前記第１の不純物領域を形成する工程と、
前記半導体基板内に、前記第１の不純物領域に隣接する第２導電型の第２の不純物領域を形成する工程と、
前記ソース領域が形成される予定の領域と前記ドレイン領域が形成される予定の領域との間における前記第１の不純物領域上、前記第２の不純物領域上及び第１絶縁層上に、ゲート電極を形成する工程と、
前記第２の不純物領域内に前記第１導電型の前記ソース領域を形成し、前記第１の不純物領域内に前記第１導電型の前記ドレイン領域を形成する工程と
を有することを特徴とする半導体装置の製造方法。
【０１９０】
（付記５）
付記４記載の半導体装置の製造方法において、
前記第１絶縁層を埋め込む工程は、素子分離絶縁層を埋め込む予定の領域に第１の溝を形成し、前記第１絶縁層を埋め込む予定の領域に第２の溝を形成する工程と；前記第１の溝内、前記第２の溝内及び前記半導体基板上に第２絶縁層を形成する工程と；前記半導体基板上の前記第２絶縁層を研磨により除去することにより、前記第１の溝内に前記第２絶縁層の前記素子分離絶縁層を埋め込むとともに、前記第２の溝内に前記第２絶縁層を埋め込む工程と；前記第２の溝内の前記第２絶縁層を除去する工程と；前記第２の溝内及び前記半導体基板上に前記第１絶縁層を形成する工程と；前記半導体基板上の前記第１絶縁層を研磨により除去することにより、前記第２の溝内に前記第１絶縁層を埋め込む工程とを有する
ことを特徴とする半導体装置の製造方法。
【０１９１】
（付記６）
付記４記載の半導体装置の製造方法において、
前記第１絶縁層を埋め込む工程は、素子分離絶縁層を埋め込む予定の領域に第１の溝を形成し、前記第１絶縁層を埋め込む予定の領域に第２の溝を形成する工程と；前記第１の溝内、前記第２の溝内及び前記半導体基板上に前記第１絶縁層を形成する工程と；前記半導体基板上の前記第１絶縁層を研磨により除去することにより、前記第１の溝内及び前記第２の溝内に前記第１絶縁層を埋め込む工程と；前記第１の溝内の前記第１絶縁層を除去する工程と；前記第１の溝内及び前記半導体基板上に第２絶縁層を形成する工程と；前記半導体基板上の前記第２絶縁層を研磨により除去することにより、前記第１の溝内に前記第２絶縁層の前記素子分離絶縁層を埋め込む工程とを有する
ことを特徴とする半導体装置の製造方法。
【０１９２】
（付記７）
付記４記載の半導体装置の製造方法において、
前記第１絶縁層を埋め込む工程の前に、素子分離絶縁層を埋め込む予定の領域に第１の溝を形成する工程と；前記第１の溝内及び前記半導体基板上に第２絶縁層を形成する工程と；前記半導体基板上の前記第２絶縁層を研磨により除去することにより、前記第１の溝内に前記第２絶縁層の前記素子分離絶縁層を埋め込む工程とを有し、
前記第１絶縁層を埋め込む工程は、前記第１絶縁層を埋め込む予定の領域に第２の溝を形成する工程と；前記第２の溝内及び前記半導体基板上に前記第１絶縁層を形成する工程と；前記半導体基板上の前記第１絶縁層を研磨により除去することにより、前記第２の溝内に前記第１絶縁層を埋め込む工程とを有する
ことを特徴とする半導体装置の製造方法。
【０１９３】
（付記８）
付記４記載の半導体装置の製造方法において、
前記第１絶縁層を埋め込む工程は、前記第１絶縁層を埋め込む予定の領域に第１の溝を形成する工程と；前記第１の溝内及び前記半導体基板上に前記第１絶縁層を形成する工程と；前記半導体基板上の前記第１絶縁層を研磨により除去することにより、前記第１の溝内に前記第１絶縁層を埋め込む工程とを有し、
前記第１絶縁層を埋め込む工程の後、素子分離絶縁層を埋め込む予定の領域に第２の溝を形成する工程と；前記第２の溝内及び前記半導体基板上に第２絶縁層を形成する工程と；前記半導体基板上の前記第２絶縁層を研磨により除去することにより、前記第２の溝内に前記第２絶縁層の前記素子分離絶縁層を埋め込む工程とを有する
ことを特徴とする半導体装置の製造方法。
【０１９４】
（付記９）
付記４乃至８のいずれかに記載の半導体装置の製造方法において、
前記第１絶縁層の比誘電率は、前記第２絶縁層の比誘電率より高い
ことを特徴とする半導体装置の製造方法。
【０１９５】
（付記１０）
付記４乃至９のいずれかに記載の半導体装置の製造方法において、
前記第１絶縁層は、窒化シリコン、酸化ハフニウム、酸化ジルコニウム、酸化アルミニウム、又は、酸化タンタルを含む
ことを特徴とする半導体装置の製造方法。
【符号の説明】
【０１９６】
２…Ｎチャネル型ＬＤＭＯＳトランジスタ形成領域
４…Ｐチャネル型ＬＤＭＯＳトランジスタ形成領域
１０…半導体基板
１２…素子分離領域、素子分離絶縁層
１３…溝
１４…絶縁層
１６…溝
１８ａ、１８ｂ…Ｎ型ウェル
２０ａ、２０ｂ…Ｐ型ウェル
２２…ゲート絶縁膜
２４ａ、２４ｂ…ゲート電極
２５…サイドウォール絶縁膜
２６ａ、２６ｂ…低濃度不純物領域
２８ａ、２８ｂ…高濃度不純物領域
３０ａ…ソース領域
３０ｂ…ドレイン領域
３２…不純物領域
３４…不純物領域
３６…ウェルタップ領域
３８…Ｎチャネル型のＬＤＭＯＳトランジスタ
４０ａ、４０ｂ…低濃度不純物領域
４２ａ、４２ｂ…高濃度不純物領域
４４ａ…ソース領域
４４ｂ…ドレイン領域
４６…不純物領域
４８…不純物領域
５０…ウェルタップ領域
５２…Ｐチャネル型のＬＤＭＯＳトランジスタ
５４…シリサイド膜
５６…シリコン窒化膜
５８…シリコン酸化膜
６０…層間絶縁膜
６２…コンタクトホール
６４…バリアメタル膜
６６…導体プラグ
６８…配線
７０…シリコン酸化膜
７２…シリコン窒化膜
７４…フォトレジスト膜
７６ａ、７６ｂ…開口部
７８…フォトレジスト膜
８０…開口部
８２…フォトレジスト膜
８４…開口部
８６…フォトレジスト膜
８８ａ、８８ｂ…開口部
９０…フォトレジスト膜
９２ａ、９２ｂ…開口部
９４…フォトレジスト膜
９６ａ、９６ｂ…開口部
９８…フォトレジスト膜
１００ａ、１００ｂ…開口部
１０２…フォトレジスト膜
１０４ａ、１０４ｂ…開口部
１０６…フォトレジスト膜
１０８…開口部
１１０…フォトレジスト膜
１１２…開口部
１１４…フォトレジスト膜
１１６…開口部
１１８…フォトレジスト膜
１２０…開口部
１２２…フォトレジスト膜
１２４…開口部
１２６…フォトレジスト膜
１２８…開口部
【図１】
2012099541.tif 000003
【図２】
2012099541.tif 000004
【図３】
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【図４】
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【図５】
2012099541.tif 000007
【図６】
2012099541.tif 000008
【図７】
2012099541.tif 000009
【図８】
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【図９】
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【図１０】
2012099541.tif 000012
【図１１】
2012099541.tif 000013
【図１２】
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【図１３】
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【図１４】
2012099541.tif 000016
【図１５】
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【図１６】
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【図１７】
2012099541.tif 000019
【図１８】
2012099541.tif 000020
【図１９】
2012099541.tif 000021
【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
2012099541.tif 000029
【図２８】
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【図２９】
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【図３０】
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【図３１】
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