(57)【要約】【課題】高耐圧、低オン抵抗、低リーク電流をバランスよく具備したスイッチング電源を提供する。【解決手段】第１スイッチングトランジスタＭ１および第２スイッチングトランジスタＭ２は、スイッチング電源２の誘導性素子の一端と固定電圧端子の間に順に直列に設けられる。第１スイッチングトランジスタＭ１の耐圧は、第２スイッチングトランジスタＭ２の耐圧より高く構成される。駆動パルス信号生成部８は、出力電圧ＶＯＵＴが目標値に近づくようにデューティ比が調節される駆動パルス信号Ｓ８ａを生成する。第１ドライバ４０ａは、駆動パルス信号Ｓ８ａにもとづき第１スイッチングトランジスタＭ１のオン、オフをスイッチングする。第２ドライバ４０ｂは、少なくとも第１スイッチングトランジスタＭ１がオンの期間、第２スイッチングトランジスタＭ２をオンする。【選択図】図１
2012115039.tif 000002
【特許請求の範囲】
【請求項１】
入力端子に印加された入力電圧を降圧または昇圧し、出力端子から所定の目標値に安定化された出力電圧を出力するスイッチング電源の制御回路であって、
前記スイッチング電源の誘導性素子の一端と固定電圧端子の間に順に直列に設けられた第１スイッチングトランジスタおよび第２スイッチングトランジスタであって、前記第１スイッチングトランジスタの耐圧は、前記第２スイッチングトランジスタの耐圧より高く構成される、第１スイッチングトランジスタおよび第２スイッチングトランジスタと、
前記出力電圧が前記目標値に近づくようにデューティ比が調節される駆動パルス信号を生成する駆動パルス信号生成部と、
前記駆動パルス信号にもとづき前記第１スイッチングトランジスタのオン、オフをスイッチングする第１ドライバと、
少なくとも前記第１スイッチングトランジスタがオンの期間、前記第２スイッチングトランジスタをオンする第２ドライバと、
を備えることを特徴とする制御回路。
【請求項２】
前記第１スイッチングトランジスタは、ソフトエンハンスメント型またはデプレッション型のＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）であることを特徴とする請求項１に記載の制御回路。
【請求項３】
前記第１ドライバは、前記第２スイッチングトランジスタがオンした後に、前記第１スイッチングトランジスタをオンし、
前記第２ドライバは、前記第１スイッチングトランジスタがオフした後に、前記第２スイッチングトランジスタをオフすることを特徴とする請求項１または２に記載の制御回路。
【請求項４】
前記第１ドライバは、前記第２スイッチングトランジスタのゲート信号と前記駆動パルス信号とにもとづき前記第１スイッチングトランジスタを駆動し、
前記第２ドライバは、前記第１スイッチングトランジスタのゲート信号にもとづき前記第２スイッチングトランジスタを駆動することを特徴とする請求項３に記載の制御回路。
【請求項５】
前記パルス信号生成部は、
前記スイッチング電源の電気的状態を示すフィードバック信号と、所定の基準電圧との誤差に応じた誤差信号を生成する誤差増幅器と、
スロープ部分を有する第１周波数の第１周期信号を生成する第１オシレータと、
スロープ部分を有する前記第１周波数より低い第２周波数の第２周期信号を生成する第２オシレータと、
前記誤差信号に応じた信号を前記第１周期信号と比較することにより、前記誤差信号に応じたパルス幅を有する第１パルス信号を生成するとともに、前記第１パルス信号のパルス幅を所定の第１最小パルス幅にてクランプする第１パルス変調器と、
前記誤差信号に応じた信号を前記第２周期信号と比較することにより、前記誤差信号に応じたパルス幅を有する第２パルス信号を生成する第２パルス変調器と、
前記第１パルス信号と前記第２パルス信号を合成し、前記駆動パルス信号を生成する合成部と、
を備え、
前記第１ドライバは、前記駆動パルス信号にもとづいて前記第１スイッチングトランジスタをスイッチングし、
前記第２ドライバは、前記第２パルス信号にもとづいて前記第２スイッチングトランジスタをスイッチングすることを特徴とする請求項１から４のいずれかに記載の制御回路。
【請求項６】
前記第２ドライバは、前記駆動パルス信号にもとづいて前記第２スイッチングトランジスタをスイッチングすることを特徴とする請求項１から４のいずれかに記載の制御回路。
【請求項７】
ひとつの半導体基板に一体集積化されることを特徴とする請求項１から６のいずれかに記載の制御回路。
【請求項８】
請求項１から７のいずれかに記載の制御回路を備えることを特徴とするスイッチング電源。
【請求項９】
請求項８に記載のスイッチング電源を備えることを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スイッチング電源に関する。
【背景技術】
【０００２】
入力電圧よりも高い電圧もしくは低い電圧を生成するために、スイッチング電源が利用される。スイッチング電源は、出力インダクタもしくはトランス（以下、これらを誘導性素子と総称する）、出力キャパシタ、スイッチングトランジスタおよびスイッチングトランジスタのオンオフを制御するための制御回路を備える。
【０００３】
スイッチング電源のスイッチングトランジスタには、高耐圧、低オン抵抗、低リーク電流という相反する３つの特性が要求される。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平９−２６６６６４号公報
【特許文献２】特開平６−００６９６９号公報
【特許文献３】特開平１０−１０８４５７号公報
【特許文献４】特開２００８−１７２９０９号公報
【特許文献５】特開２００５−２６１００９号公報
【特許文献６】特開平７−２２２４３８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
一般的に、リーク電流が低く、オン抵抗が低いＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）は、耐圧が低く、昇圧型のスイッチング電源に用いることは難しい。スイッチングトランジスタとして高耐圧素子を利用すると、そのオン抵抗は高くなってしまう。スイッチングトランジスタのゲートしきい値電圧を下げると、オン抵抗は下げることができるが、リーク電流が増加し、軽負荷時の効率が低下する。
【０００６】
本発明はこうした課題に鑑みてなされたものであり、そのある態様の例示的な目的のひとつは、高耐圧、低オン抵抗、低リーク電流をバランスよく具備したスイッチング電源の提供にある。
【課題を解決するための手段】
【０００７】
本発明のある態様は、入力端子に印加された入力電圧を降圧または昇圧し、出力端子から所定の目標値に安定化された出力電圧を出力するスイッチング電源の制御回路に関する。制御回路は、スイッチング電源の誘導性素子の一端と固定電圧端子の間に順に直列に設けられた第１スイッチングトランジスタおよび第２スイッチングトランジスタと、出力電圧が目標値に近づくようにデューティ比が調節される駆動パルス信号を生成する駆動パルス信号生成部と、駆動パルス信号にもとづき第１スイッチングトランジスタのオン、オフをスイッチングする第１ドライバと、少なくとも第１スイッチングトランジスタがオンの期間、第２スイッチングトランジスタをオンする第２ドライバと、を備える。第１スイッチングトランジスタの耐圧は、第２スイッチングトランジスタの耐圧より高く構成される。
【０００８】
この態様によると、第１スイッチングトランジスタによって耐圧を確保でき、第２スイッチングトランジスタによって低リーク電流を確保することができる。
【０００９】
第１スイッチングトランジスタは、ソフトエンハンスメント型またはデプレッション型のＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）であってもよい。
【００１０】
第１ドライバは、第２スイッチングトランジスタがオンした後に、第１スイッチングトランジスタをオンし、第２ドライバは、第１スイッチングトランジスタがオフした後に、第２スイッチングトランジスタをオフしてもよい。
【００１１】
第１ドライバは、第２スイッチングトランジスタのゲート信号と駆動パルス信号にもとづき第１スイッチングトランジスタを駆動し、第２ドライバは、第１スイッチングトランジスタのゲート信号にもとづき第２スイッチングトランジスタを駆動してもよい。
【００１２】
パルス信号生成部は、スイッチング電源の電気的状態を示すフィードバック信号と、所定の基準電圧との誤差に応じた誤差信号を生成する誤差増幅器と、スロープ部分を有する第１周波数の第１周期信号を生成する第１オシレータと、スロープ部分を有する第１周波数より低い第２周波数の第２周期信号を生成する第２オシレータと、誤差信号に応じた信号を第１周期信号と比較することにより、誤差信号に応じたパルス幅を有する第１パルス信号を生成するとともに、第１パルス信号のパルス幅を所定の第１最小パルス幅にてクランプする第１パルス変調器と、誤差信号に応じた信号を第２周期信号と比較することにより、誤差信号に応じたパルス幅を有する第２パルス信号を生成する第２パルス変調器と、第１パルス信号と第２パルス信号を合成し、駆動パルス信号を生成する合成部と、を備えてもよい。第１ドライバは、駆動パルス信号にもとづいて第１スイッチングトランジスタをスイッチングし、第２ドライバは、第２パルス信号にもとづいて第２スイッチングトランジスタをスイッチングしてもよい。
【００１３】
第２ドライバは、駆動パルス信号にもとづいて第２スイッチングトランジスタをスイッチングしてもよい。
【００１４】
制御回路は、ひとつの半導体基板に一体集積化されてもよい。
【００１５】
本発明の別の態様は、スイッチング電源である。このスイッチング電源は、上述のいずれかの態様の制御回路を備える。
【００１６】
本発明のさらに別の態様は、電子機器である。この電子機器は、上述のスイッチング電源を備える。
【００１７】
なお、以上の構成要素の任意の組合せや、本発明の構成要素や表現を、方法、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。
【発明の効果】
【００１８】
本発明のある態様によれば、高耐圧、低オン抵抗、低リーク電流をバランスよく実現できる。
【図面の簡単な説明】
【００１９】
【図１】第１の実施の形態に係るスイッチング電源２を備える電子機器の構成を示す回路図である。
【図２】図２（ａ）、（ｂ）は、図１のスイッチング電源の動作例を示すタイムチャートである。
【図３】第２の実施の形態に係るスイッチング電源を備える電子機器の構成を示す回路図である。
【図４】図４（ａ）〜（ｅ）は、図３のスイッチング電源の動作を示すタイムチャートである。
【図５】不感帯を解消するための第２周期信号の波形図である。
【図６】制御回路の一部の具体的な構成例を示す回路図である。
【発明を実施するための形態】
【００２０】
以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。
【００２１】
本明細書において、「部材Ａが部材Ｂに接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合のほか、部材Ａと部材Ｂが、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。また、「部材Ｃが、部材Ａと部材Ｂの間に設けられた状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。
【００２２】
（第１の実施の形態）
図１は、第１の実施の形態に係るスイッチング電源２を備える電子機器１の構成を示す回路図である。電子機器１は、たとえば携帯電話端末、ＰＤＡ（Personal Digital Assistants）、携帯型オーディオプレイヤ、デジタルカメラなどの電池駆動型デバイスであり、スイッチング電源２および負荷回路４を備える。スイッチング電源２は、その入力端子Ｐ１に、図示しない電池やＡＣアダプタからの直流の入力電圧ＶＩＮを受け、それを昇圧して、出力端子Ｐ２に接続される負荷回路４に対して出力電圧ＶＯＵＴを出力する昇圧型のＤＣ／ＤＣコンバータである。負荷回路４は、その電源として電池電圧より高い電圧を必要とする回路であり、特に限定されない。
【００２３】
スイッチング電源２は、第１スイッチングトランジスタＭ１、第２スイッチングトランジスタＭ２、出力回路１０２、および制御回路１００を備える。図１において第１スイッチングトランジスタＭ１、第２スイッチングトランジスタＭ２は制御回路１００に内蔵される。制御回路１００は、ひとつの半導体基板に一体集積化された機能ＩＣである。「一体集積化」とは、回路の構成要素のすべてが半導体基板上に形成される場合や、回路の主要構成要素が一体集積化される場合が含まれ、回路定数の調節用に一部の抵抗やキャパシタなどが半導体基板の外部に設けられていてもよい。
【００２４】
スイッチング電源２は、出力電圧ＶＯＵＴをフィードバックによって安定化させる電圧モードのＤＣ／ＤＣコンバータである。出力電圧ＶＯＵＴは、抵抗Ｒ１、Ｒ２によって分圧され、出力電圧ＶＯＵＴに応じた検出信号ＶＦＢとして、制御回路１００のフィードバック（ＦＢ）端子に入力される。
【００２５】
出力回路１０２は、インダクタＬ１、整流素子Ｄ１、出力キャパシタＣ１を含む。出力回路１０２の構成は一般的な昇圧型ＤＣ／ＤＣコンバータの平滑整流回路であるため、ここでの詳細な説明は省略する。整流素子Ｄ１に代えて、同期整流用トランジスタが設けられてもよい。
【００２６】
第１スイッチングトランジスタＭ１および第２スイッチングトランジスタＭ２は、インダクタＬ１の一端が接続されるスイッチング端子ＳＷと接地端子の間に順に直列に設けられる。制御回路１００は、スイッチング電源２の電気的状態のひとつである出力電圧ＶＯＵＴに応じた検出信号ＶＦＢが所定の基準値に近づくように、スイッチングトランジスタＭ１、Ｍ２をスイッチングする。これにより入力電圧ＶＩＮや負荷回路４の状態によらずに、出力電圧ＶＯＵＴが安定化される。
【００２７】
制御回路１００は、第１スイッチングトランジスタＭ１、第２スイッチングトランジスタＭ２に加えて、駆動パルス信号生成部８、第１ドライバ４０ａ、第２ドライバ４０ｂを備える。
【００２８】
第１スイッチングトランジスタＭ１の耐圧は、第２スイッチングトランジスタＭ２の耐圧より高く構成される。たとえば第１スイッチングトランジスタＭ１は、しきい値電圧Ｖｔｈが低いトランジスタ、具体的にはソフトエンハンスメント型、あるいはデプレッション型のＮチャンネルＭＯＳＦＥＴである。第２スイッチングトランジスタＭ２は、通常の低耐圧のＮチャンネルＭＯＳＦＥＴで構成される。第１スイッチングトランジスタＭ１および第２スイッチングトランジスタＭ２それぞれのオン抵抗は、スイッチング電源２に要求される効率の観点から、十分に低く設計される。
【００２９】
スイッチング端子ＳＷの電位は、出力電圧ＶＯＵＴに整流素子Ｄ１の順方向電圧Ｖｆを加算した電圧（ＶＯＵＴ＋Ｖｆ）と、接地電圧（０Ｖ）の間でスイッチングする。したがって第１スイッチングトランジスタＭ１の耐圧は、（ＶＯＵＴ＋Ｖｆ）以上で設計する。一方、第２スイッチングトランジスタＭ２は、耐圧を考慮せず、その代わりにオフ時のリーク電流が第１スイッチングトランジスタＭ１よりも十分に小さくなるように設計される。
【００３０】
駆動パルス信号生成部８は、出力電圧ＶＯＵＴが目標値に近づくようにデューティ比が調節される第１駆動パルス信号Ｓ８ａを生成する。第１ドライバ４０ａは、第１駆動パルス信号Ｓ８ａにもとづき第１スイッチングトランジスタＭ１のオン、オフをスイッチングする。第２ドライバ４０ｂは、少なくとも第１スイッチングトランジスタＭ１がオンの期間、第２スイッチングトランジスタＭ２をオンする。第２ドライバ４０ｂに入力される第２駆動パルス信号Ｓ８ｂは、少なくとも第１駆動パルス信号Ｓ８ａがアサート（たとえばハイレベル）される期間、アサートされるように生成される。
【００３１】
第１ドライバ４０ａは、第２スイッチングトランジスタＭ２がオンした後に、第１スイッチングトランジスタＭ１をオンする。また、第２ドライバ４０ｂは、第１スイッチングトランジスタＭ２がオフした後に、第２スイッチングトランジスタＭ２をオフする。つまり、第２駆動パルス信号Ｓ８ｂのポジティブエッジは、第１駆動パルス信号Ｓ８ａのポジティブエッジより時間的に前に位置しており、第２駆動パルス信号Ｓ８ｂのネガティブエッジは、第１駆動パルス信号Ｓ８ａのネガティブエッジより時間的に後ろに位置している。
【００３２】
以上が制御回路１００を備えるスイッチング電源２の構成である。続いてその動作を説明する。
図２（ａ）、（ｂ）は、図１のスイッチング電源２の動作例を示すタイムチャートである。
【００３３】
図２（ａ）において、第２駆動パルス信号Ｓ８ｂは、第１駆動パルス信号Ｓ８ａと同じ周波数を有する。駆動パルス信号Ｓ８のオン時間を示すパルス幅ＴＯＮ１は、駆動パルス信号Ｓ８ａのオン時間を示すパルス幅ＴＯＮ２よりもわずかに広く設定される。
【００３４】
図２（ｂ）には、別のタイムチャートが示される。第２駆動パルス信号Ｓ８ｂは、第１駆動パルス信号Ｓ８ａよりも低い周波数を有する。図２（ｂ）の駆動方式は、スイッチングトランジスタＭ１を、一定時間駆動し、一定時間停止する間欠駆動する場合に有効である。
【００３５】
以上がスイッチング電源２の動作である。
第１スイッチングトランジスタＭ１と第２スイッチングトランジスタＭ２は、低オン抵抗で構成されるため、効率に関しては、単一のスイッチングトランジスタを備える従来の構成と同等の特性を得ることができる。
【００３６】
また、第１スイッチングトランジスタＭ１、第２スイッチングトランジスタＭ２がともにオフの期間のリーク電流を低減することができる。なぜなら、単一のスイッチングトランジスタを備える従来の回路と比べて、リーク電流の経路に、リーク電流が小さな第２スイッチングトランジスタＭ２が挿入されているからである。
【００３７】
さらに、第１スイッチングトランジスタＭ１が高耐圧素子で構成されるため、第１スイッチングトランジスタＭ１に電圧ＶＯＵＴ＋Ｖｆが印加されても、問題は生じない。また第２スイッチングトランジスタＭ２をオンした後に、つまり第２スイッチングトランジスタＭ２のドレインソース間電圧Ｖｄｓが実質的にゼロとなった後に、第１スイッチングトランジスタＭ１をオンするため、第２スイッチングトランジスタＭ２のドレインソース間には、耐圧を超えるような電圧は印加されない。同様に第１スイッチングトランジスタＭ１をオフした後に第２スイッチングトランジスタＭ２をオフするため、このときにも第２スイッチングトランジスタＭ２のドレインソース間には、耐圧を超えるような電圧は印加されない。
【００３８】
このように、図１のスイッチング電源２によれば、高耐圧、低リーク電流、効率（低オン抵抗）をバランスよく実現することができる。
【００３９】
図２（ａ）と（ｂ）を比較すると、図２（ａ）の場合、第２スイッチングトランジスタＭ２のオン時間が短くなるため、図２（ｂ）に比べてリーク電流を低減することができる。一方、図２（ｂ）の場合、図２（ａ）に比べて第２スイッチングトランジスタＭ２のスイッチングの回数を減らすことができるため、第２スイッチングトランジスタＭ２のゲート容量の充放電に必要な電力が少ないという利点がある。図２（ａ）、（ｂ）のいずれの方式を採用すべきかは、リーク電流と、第２スイッチングトランジスタＭ２のゲート容量のスイッチングに要する電流の２つを比較して決定すればよい。
【００４０】
（第２の実施の形態）
第２の実施の形態では、図２（ｂ）に示すように、第１駆動パルス信号Ｓ８ａと第２駆動パルス信号Ｓ８ｂの周波数が異なる回路について詳細に説明する。
【００４１】
図３は、第２の実施の形態に係るスイッチング電源２の構成を示す回路図である。
【００４２】
駆動パルス信号生成部８は、誤差増幅器１０、第１オシレータ１２、第２オシレータ１４、第１パルス変調器１６、第２パルス変調器２４、合成部３０を備える。
誤差増幅器１０は、スイッチング電源２の電気的状態である出力電圧ＶＯＵＴを示すフィードバック信号ＶＦＢと、所定の基準電圧ＶＲＥＦとの誤差に応じた誤差信号ＶＥＲＲを生成する。誤差増幅器１０は、たとえばｇｍアンプ１１、キャパシタＣ２、抵抗Ｒ３を含む。ｇｍアンプ１１は、フィードバック信号ＶＦＢと基準電圧ＶＲＥＦの誤差に応じた出力電流を生成する。ｇｍアンプ１１の出力電流によってキャパシタＣ２が充放電されることにより、誤差信号ＶＥＲＲが生成される。抵抗Ｒ３およびキャパシタＣ２は位相補償の機能も果たす。誤差信号ＶＥＲＲの電圧レベルは、ＶＦＢ＞ＶＲＥＦのとき上昇し、ＶＦＢ＜ＶＲＥＦのとき低下する。
【００４３】
第１オシレータ１２は、周期的なスロープ部分を有する第１周期信号ＶＯＳＣ１を生成する。第１周期信号ＶＯＳＣ１の周波数を第１周波数ｆ１とする。たとえば第１周波数ｆ１は、高負荷状態においてスイッチング電源２が十分なフィードバック制御を実現できる値に設定される。第１周期信号ＶＯＳＣ１は、三角波であってもよいし、のこぎり波であってもよい。
【００４４】
第２オシレータ１４は、周期的なスロープ部分を有する第２周期信号ＶＯＳＣ２を生成する。第２周期信号ＶＯＳＣ２の周波数は、第１周波数ｆ１より低い第２周波数ｆ２に設定される。第２周波数ｆ２は、可聴帯域である２０〜２０ｋＨｚより高い周波数とすることが望ましい。第２周期信号ＶＯＳＣ２も、三角波であってもよいし、のこぎり波であってもよい。
【００４５】
第１周波数ｆ１と第２周波数ｆ２の関係でいえば、第１周波数ｆ１は、第２周波数ｆ２の整数倍、さらに好ましくは２ｍ倍（ｍは自然数）であることが望ましい。これにより、一方の周波数を、分周もしくは逓倍することにより、他方の周波数を生成することが容易となる。本実施の形態では、第１周波数ｆ１＝４００ｋＨｚ、第２周波数ｆ２＝４００／１６＝２５ｋＨｚであるとする。
【００４６】
第１パルス変調器１６は、誤差信号ＶＥＲＲに応じた信号を、第１周期信号ＶＯＳＣ１と比較することにより第１パルス信号Ｓ１を生成する。図３において、誤差信号ＶＥＲＲに応じた信号は、誤差信号ＶＥＲＲそのものであるが、それをレベルシフトしたり、分圧したり、その他の信号処理を行った信号を、第１周期信号ＶＯＳＣ１と比較してもよい。
【００４７】
第１パルス信号Ｓ１のパルス幅（デューティ比）τ１は、誤差信号ＶＥＲＲに応じて変化する。つまりパルス幅変調される。また第１パルス変調器１６は、第１パルス信号Ｓ１のパルス幅τ１を所定の第１最小パルス幅τＭＩＮ１にてクランプ可能に構成される。
【００４８】
第１パルス変調器１６は、具体的には第１コンパレータ１８、第１最小パルス幅信号生成部２０、第１論理ゲート２２を備える。第１コンパレータ１８は、誤差信号ＶＥＲＲを第１周期信号ＶＯＳＣ１と比較し、ＶＥＲＲ＞ＶＯＳＣ１のときハイレベルとなる第１中間パルス信号Ｓ１’を生成する。第１中間パルス信号Ｓ１’のパルス幅（デューティ比）は、誤差信号ＶＥＲＲが低下するほど短くなる。
【００４９】
第１最小パルス幅信号生成部２０は、第１周波数ｆ１を有し、第１最小パルス幅τＭＩＮ１を有する第１最小パルス幅信号Ｓ３を生成する。第１論理ゲート２２は、第１中間パルス信号Ｓ１’と、第１最小パルス幅信号Ｓ３を論理合成、具体的には論理和をとることにより、第１パルス信号Ｓ１を生成する。第１パルス信号Ｓ１のパルス幅τ１は、第１最小パルス幅τＭＩＮ１にてクランプされ、それ以下とはならない。
【００５０】
第２パルス変調器２４は、誤差信号ＶＥＲＲに応じた信号を、第２周期信号ＶＯＳＣ２と比較することにより、誤差信号ＶＥＲＲに応じたパルス幅τ２を有する第２パルス信号Ｓ２を生成する。第２パルス変調器２４は、第２コンパレータ２６を含む。第２コンパレータ２６は、誤差信号ＶＥＲＲを第２周期信号ＶＯＳＣ２と比較し、ＶＥＲＲ＞ＶＯＳＣ２のときハイレベルとなる第２パルス信号Ｓ２を生成する。第２パルス信号Ｓ２のパルス幅（デューティ比）τ２は、誤差信号ＶＥＲＲが低下するほど短くなる。つまり第２パルス信号Ｓ２もパルス幅変調される。
【００５１】
第１パルス変調器１６は、誤差信号ＶＥＲＲが低下するに従い、第１パルス信号Ｓ１のパルス幅τ１を短くする。そして誤差信号ＶＥＲＲが所定のしきい値レベルＶｔｈより小さくなるとパルス幅τ１を第１最小パルス幅τＭＩＮ１にてクランプする。一方、第２パルス変調器２４は、第１パルス信号Ｓ１のパルス幅がクランプされた状態において、誤差信号ＶＥＲＲが低下するに従い、第２パルス信号Ｓ２のパルス幅を短くする。
【００５２】
これを実現するために、第１オシレータ１２は、第１周期信号ＶＯＳＣ１は、第１下限レベルＶＬ１と、第１下限レベルより高い第１上限レベルＶＨ１の間で変化させる。一方、第２オシレータ１４は、第２周期信号ＶＯＳＣ２を、第１下限レベルＶＬ１より低い第２下限レベルＶＬ２と、第２下限レベルＶＬ２より高い第２上限レベルＶＨ２の間で変化させる。第２下限レベルＶＬ２は、ｇｍアンプ１１の出力電圧範囲の下限値（たとえば０．２Ｖ）より高くすることが好ましい。
【００５３】
第１パルス変調器１６は、誤差信号ＶＥＲＲを第１周期信号ＶＯＳＣ１と比較することにより、第１パルス信号Ｓ１を生成する。また第２パルス変調器２４は、誤差信号ＶＥＲＲを第２周期信号ＶＯＳＣ２と比較することにより、第２パルス信号Ｓ２を生成する。
【００５４】
合成部３０は、第１パルス信号Ｓ１と第２パルス信号Ｓ２を合成し、駆動パルス信号Ｓ５を生成する。具体的には、第２パルス信号Ｓ２を用いて、第１パルス信号Ｓ１をマスクすることにより、駆動パルス信号Ｓ５を生成する。さらに合成部３０は、駆動パルス信号Ｓ５のパルス幅を、所定の第２最小パルス幅τＭＩＮ２にてクランプする。
【００５５】
合成部３０は、第２論理ゲート３２、第３論理ゲート３４、第２最小パルス幅信号生成部３６を備える。第２論理ゲート３２はＡＮＤゲートであり、第１パルス信号Ｓ１と第２パルス信号Ｓ２の論理積に応じた信号Ｓ５’を生成する。第２最小パルス幅信号生成部３６は、第２周波数ｆ２を有し、第２最小パルス幅τＭＩＮ２を有する第２最小パルス幅信号Ｓ４を生成する。第３論理ゲート３４は、２つの信号Ｓ５’とＳ４の論理和をとることにより、駆動パルス信号Ｓ５のパルス幅を、第２最小パルス幅τＭＩＮ２以上に制限する。
【００５６】
駆動パルス信号生成部８の出力段９は、駆動パルス信号Ｓ５に応じた第１駆動パルス信号Ｓ８ａを生成するとともに、第２パルス信号Ｓ２に応じた第２駆動パルス信号Ｓ８ｂを生成する。
【００５７】
出力段９は、「たすき掛け」されて構成される。出力段９は、インバータＮ１、ＡＮＤゲートＡ１、ＯＲゲートＯ１を含む。ＡＮＤゲートＡ１は、インバータＮ１によって反転された駆動パルス信号Ｓ５と、第２スイッチングトランジスタＭ２のゲート信号Ｇ２の論理積を生成し、第１駆動パルス信号Ｓ８ａとして出力する。ＯＲゲートＯ１は、第２パルス信号Ｓ２と第１スイッチングトランジスタＭ１のゲート信号Ｇ１の論理和を生成し、第２駆動パルス信号Ｓ８ｂとして出力する。このたすき掛けの構成によって、第２駆動パルス信号Ｓ８ｂのポジティブエッジは、第１駆動パルス信号Ｓ８ａのポジティブエッジより時間的に前に位置することが保証される。また第２駆動パルス信号Ｓ８ｂのネガティブエッジは、第１駆動パルス信号Ｓ８ａのネガティブエッジより時間的に後ろに位置することが保証される。なお出力段９の構成は図３には限定されず、さまざまな変形例が存在する。
【００５８】
第１ドライバ４０ａは、第１駆動パルス信号Ｓ８ａに応じて第１スイッチングトランジスタＭ１を駆動する。一方、第２ドライバ４０ｂには、第２駆動パルス信号Ｓ８ｂとして、第２パルス信号Ｓ２が供給される。第２ドライバ４０ｂは、第２駆動パルス信号Ｓ８ｂに応じて第２スイッチングトランジスタＭ２を駆動する。その結果、フィードバック信号ＶＦＢが基準電圧ＶＲＥＦと一致するようにスイッチングトランジスタＭ１、Ｍ２のオン、オフのデューティ比が調節され、出力電圧ＶＯＵＴが安定化される。
【００５９】
以上が第２の実施の形態に係る制御回路１００を備えるスイッチング電源２の構成である。続いてその動作を説明する。
【００６０】
図４（ａ）〜（ｅ）は、図３のスイッチング電源２の動作を示すタイムチャートである。図４（ａ）には、第１周期信号ＶＯＳＣ１、第２周期信号ＶＯＳＣ２およびさまざまなレベルの誤差信号ＶＥＲＲ１〜４が示される。図４（ｂ）〜（ｅ）は、誤差信号ＶＥＲＲ１〜ＶＥＲＲ４それぞれにおける各パルスの波形を示す。
【００６１】
図４（ｂ）に示すように、誤差信号ＶＥＲＲが比較的大きいとき（ＶＥＲＲ１）、第１パルス信号Ｓ１は、誤差信号ＶＥＲＲに応じたパルス幅τ１を有する。このときＶＥＲＲ１＞ＶＯＳＣ２であるため、第２パルス信号Ｓ２はハイレベルを持続する。その結果、第１駆動パルス信号Ｓ８ａは、第１パルス信号Ｓ１と同じパルス信号となる。
【００６２】
誤差信号ＶＥＲＲが低下するに従い、第１パルス信号Ｓ１のパルス幅τ１は短くなり、誤差信号ＶＥＲＲがあるレベルより低くなると、第１パルス信号Ｓ１のパルス幅τ１は、第１最小パルス幅τＭＩＮ１にてクランプされる。図４（ｃ）に示すように、誤差信号ＶＥＲＲ２に対しても、第２パルス信号Ｓ２はハイレベルを持続する。このときの第１駆動パルス信号Ｓ８ａは、第１最小パルス幅τＭＩＮ１を有し、周波数がｆ１のパルス信号となる。
【００６３】
図４（ｄ）を参照する。さらに誤差信号ＶＥＲＲが低下しても（ＶＥＲＲ３）、第１パルス信号Ｓ１のパルス幅τ１は、第１最小パルス幅τＭＩＮ１にて固定される。そして、第２パルス信号Ｓ２のパルス幅が、誤差信号ＶＥＲＲに応じて決定される。つまり、第１駆動パルス信号Ｓ８ａに含まれるパルスの数が、誤差信号ＶＥＲＲに応じて変化する。
【００６４】
図４（ｅ）を参照する。さらに誤差信号ＶＥＲＲが低下すると（ＶＥＲＲ４）、第２パルス信号Ｓ２のパルス幅τ２が小さくなる。そして、第１駆動パルス信号Ｓ８ａの各サイクルの一番後ろのパルスのパルス幅τ１が、第２パルス信号Ｓ２のパルス幅τ２の減少にともない短くなっていき、やがて一番最後のパルスが消失し、第１駆動パルス信号Ｓ８ａの各サイクルに含まれるパルスの数が減少する。
【００６５】
以上がスイッチング電源２の動作である。
このスイッチング電源２によれば、第１スイッチングトランジスタＭ１と第２スイッチングトランジスタＭ２を設けることにより、リーク電流の低減、オン抵抗の低減、高耐圧という３つの特性をバランスよく実現できる。
【００６６】
またスイッチング電源２によれば、負荷が重いときには、ＶＬ１＜ＶＥＲＲ＜ＶＨ１の領域で動作するため、第１パルス信号Ｓ１のデューティ比が調節され、第１周波数ｆ１でスイッチングトランジスタＭ１が駆動される。
【００６７】
負荷が軽くなるに従い誤差信号ＶＥＲＲが低下し、第１パルス信号Ｓ１のデューティ比が短くなる。やがてＶＥＲＲ＜Ｖｔｈとなると第１最小パルス幅τ１でスイッチングトランジスタＭ１がスイッチングされる。
【００６８】
さらに負荷が軽くなると、ＶＬ２＜ＶＥＲＲ＜ＶＨ２の範囲で動作する。負荷が軽くなるに従い、第２パルス信号Ｓ２のパルス幅τ２が短くなり、第１パルス信号Ｓ１の一部がマスクされ、スイッチングトランジスタＭ１の実効的なオン時間が低下していく。
【００６９】
最終的には、第２パルス信号Ｓ２が短くなると、第１駆動パルス信号Ｓ８ａには第１パルス信号Ｓ１の先頭のパルスのみが残り、スイッチングトランジスタＭ１の駆動周波数は、第２周波数ｆ２と等しくなる。そして、第１駆動パルス信号Ｓ８ａの先頭のパルス幅は、第２最小パルス幅τＭＩＮ２まで低下し、軽負荷状態において、きわめて短いパルスで、間欠的にスイッチングトランジスタＭ１をスイッチングすることができる。
【００７０】
つまりスイッチング電源２では、軽負荷状態においても、スイッチングトランジスタＭ１のスイッチング周波数が、第２周波数ｆ２までしか低下しない。つまり、軽負荷状態において、間欠モード（パルス周波数変調モードともいう）で動作する従来のスイッチング電源に比べて、周波数の変動を抑制することができる。
【００７１】
第２周波数ｆ２を可聴帯域より高く設定すれば、音響ノイズの発生を抑制することもできる。
【００７２】
以上がスイッチング電源２の基本的な構成、動作および効果である。続いて、その変形例や、具体的な構成例を説明する。
【００７３】
図３のスイッチング電源２において、誤差信号ＶＥＲＲが変化しても、第１駆動パルス信号Ｓ８ａの実効的なオン時間が変化しない不感帯が存在することは、系の安定性の観点から好ましくない。たとえば不感帯に起因する現象として、軽負荷状態において、第２パルス信号Ｓ２のパルス幅が振動し、第２パルス信号Ｓ２の１周期に含まれる第１パルス信号Ｓ１の個数が、振動する場合がある。
【００７４】
たとえば図４（ａ）には、第１下限レベルＶＬ１と第２上限レベルＶＨ２がほぼ等しい場合が示されるが、この場合、誤差信号ＶＥＲＲが変化しても、第１駆動パルス信号Ｓ８ａが変化しない不感帯（デッドバンド）が、ＶＨ２＜ＶＥＲＲ＜Ｖｔｈの範囲に発生する。これを防止するためには、ＶＨ２＞ＶＬ１とし、さらにＶＨ２≒Ｖｔｈとすればよい。これにより、誤差信号ＶＥＲＲが低下して第１パルス信号Ｓ１のパルス幅がクランプされると、直ちに第２パルス信号Ｓ２のパルス幅が短くなるため、不感帯を解消できる。
【００７５】
また、ＶＬ２＜ＶＥＲＲ＜ＶＨ２の範囲においても、不感帯が存在することに留意すべきである。つまり第２パルス信号Ｓ２の後縁（ネガティブエッジ）が、第１パルス信号Ｓ１がローレベルの区間で変化するとき、誤差信号ＶＥＲＲの変化は、第１駆動パルス信号Ｓ８ａの変化として現れない。この問題は、第２周期信号ＶＯＳＣ２の波形を工夫することにより解決できる。
【００７６】
図５は、不感帯を解消するための第２周期信号ＶＯＳＣ２の波形図である。第２オシレータ１４は、第１パルス信号Ｓ１がハイレベルとなる第１最小パルス幅τＭＩＮ１の区間においてスロープを有し、それ以外の区間で平坦となるように、第２周期信号ＶＯＳＣ２を生成する。これにより不感帯を解消できる。
【００７７】
図６は、制御回路１００の一部の具体的な構成例を示す回路図である。図６には、制御回路１００のうち、第１オシレータ１２、第２オシレータ１４、第１最小パルス幅信号生成部２０、第２最小パルス幅信号生成部３６が示される。
【００７８】
第１オシレータ１２は、第１キャパシタＣａ１と、第１充放電回路５０と、を含む。第１キャパシタＣａ１の一端は接地されている。第１充放電回路５０は、第１キャパシタＣａ１の電圧Ｖ１が第１上限レベルＶＨ１に達すると放電を開始し、第１キャパシタＣａ１の電圧Ｖ１が第１下限レベルＶＬ１に達すると充電を開始する。第１オシレータ１２は、第１キャパシタＣａ１の電圧Ｖ１を、第１周期信号ＶＯＳＣ１として出力する。
【００７９】
第１充放電回路５０は、電流源ＣＳ１、ＣＳ２、ＣＳ３、コンパレータＣＭＰ１、抵抗Ｒ１１、Ｒ１２、スイッチＳＷ１を含む。電流源ＣＳ１は、第１キャパシタＣａ１に充電電流ＩＣＨを供給する。電流源ＣＳ２は、オン、オフが切りかえ可能に構成され、オン状態において第１キャパシタＣａ１を放電電流ＩＤＩＳで放電する。
【００８０】
電流源ＣＳ３、抵抗Ｒ１１、Ｒ１２およびスイッチＳＷ１は、電圧ＶＬ１、ＶＨ１を生成する電圧源を構成する。電流源ＣＳ３は、基準電流ＩＲＥＦを生成する。スイッチＳＷ１のオン状態において、第１下限レベルＶＬ１＝ＩＲＥＦ×Ｒ１１が生成される。スイッチＳＷ１のオフ状態において、第１上限レベルＶＨ１＝ＩＲＥＦ×（Ｒ１１＋Ｒ１２）が生成される。コンパレータＣＭＰ１は、第１キャパシタＣａ１の電圧を、基準電圧ＶＬ１／ＶＨ１と比較し、比較結果に応じてスイッチＳＷ１のオン、オフを切りかえるとともに、電流源ＣＳ２のオン、オフを切りかえる。
【００８１】
この第１オシレータ１２によって、ピークがＶＨ１、ボトムがＶＬ１となるのこぎり波の第１周期信号ＶＯＳＣ１が生成される。
【００８２】
コンパレータＣＭＰ１の出力信号（同期クロック）ＣＬＫは、充放電回路（ＣＳ１、ＣＳ２）の充電状態と放電状態の切りかえに応じてレベルが遷移する。同期クロックＣＬＫは、インバータＮ３によって反転され、第１最小パルス幅信号生成部２０および第１充放電回路５０へと出力される。
【００８３】
第１最小パルス幅信号生成部２０は、ローパスフィルタＬＰＦ１、ＬＰＦ２、バッファＢＵＦ１、インバータＮ１、Ｎ２、ＮＡＮＤゲートＮＡ１、を含む。ローパスフィルタＬＰＦ１は、入力された同期クロックＣＬＫ＃（＃は論理反転を示す）をフィルタリングする。バッファＢＵＦ１は、ローパスフィルタＬＰＦ１の出力を受けるヒステリシスバッファ（シュミットバッファ）である。ローパスフィルタＬＰＦ１およびバッファＢＵＦ１は、同期クロックＣＬＫ１を、第１最小パルス幅τＭＩＮ１遅延し、同期クロックＣＬＫ１を生成する。
【００８４】
さらにローパスフィルタＬＰＦ２、バッファＢＵＦ２によって、同期クロックＣＬＫが遅延され、同期クロックＣＬＫ２が生成される。同期クロックＣＬＫ１と同期クロックＣＬＫ２の反転信号ＣＬＫ２＃との論理積をとることにより、第１最小パルス幅τＭＩＮ１を有する第１最小パルス幅信号Ｓ３が生成される。
【００８５】
第２オシレータ１４は、第２キャパシタＣａ２、分周器５２、第２充放電回路５４を備える。分周器５２は、同期クロックＣＬＫ＃を分周する。分周器５２は、１／２分周器を、ｍ段含む。４段の分周器が設けられる場合、同期クロックＣＬＫ＃は１／１６分周される。つまり分周器５２からは、第２周波数ｆ２を有するパルス信号Ｓ６が出力される。
【００８６】
第２充放電回路５４は、電流源ＣＳ４、ＣＳ５、放電スイッチＳＷ２を含む。
【００８７】
分周器５２において、各ステージで生成される分周されたｍ個の信号は、ＡＮＤゲートＡ１を通過する。ＡＮＤゲートＡ１からは、同期クロックＣＬＫ＃のパルスのうち、１６回に１回アサート（ハイレベル）されるパルス信号Ｓ７が生成される。このパルス信号Ｓ７は、第２周波数ｆ２を有し、パルス幅は同期クロックＣＬＫのそれと等しい。パルス信号Ｓ７がアサートされると、電流源ＣＳ５がオンし、第２キャパシタＣａ２が充電される。電流源ＣＳ５による充電によって、第２周期信号ＶＯＳＣ２が０Ｖから第２下限レベルＶＬ２まで急激に増大する。第１下限レベルＶＬ２は、電流源ＣＳ５からの充電電流ＩＣＨ２に応じて定められる。
ＶＬ２＝τＭＩＮ１×ＩＣＨ２／Ｃａ２
【００８８】
その後、第１最小パルス幅信号Ｓ３がアサート（ハイレベル）されるたびに、電流源ＣＳ４がオンし、充電電流ＩＣＨ１が第２キャパシタＣａ２に供給され、第２キャパシタＣａ２が充電される。充電電流ＩＣＨ１の電流値は、図５の第２周期信号ＶＯＳＣ２の２番目以降のスロープの傾きを規定する。
【００８９】
第２最小パルス幅信号生成部３６は、第１最小パルス幅信号生成部２０と同様に構成される。第２最小パルス幅信号生成部３６は、第２周波数ｆ２のパルス信号Ｓ６を受け、第２最小パルス幅τ２を有する第２最小パルス幅信号Ｓ４を生成する。放電スイッチＳＷ２は、第２最小パルス幅信号Ｓ４がアサートされるたびにオンし、第２キャパシタＣａ２の電荷が放電される。
【００９０】
図６の第２オシレータ１４によれば、図５に示すように、第１最小パルス幅信号Ｓ３のオン区間において、スロープを有する第２周期信号ＶＯＳＣ２を生成できる。
【００９１】
上記実施の形態は例示であり、それらの各構成要素や各処理プロセスの組合せにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。
【００９２】
実施の形態は昇圧型のスイッチング電源について説明したが、本発明は降圧型、昇降圧型のスイッチング電源にも適用可能である。さらには、インダクタＬ１に代えてトランスを有する絶縁型スイッチング電源にも適用可能である。
【００９３】
また、実施の形態では電圧モードのスイッチング電源を説明したが、ピーク電流モードや平均電流モードなどの、別の方式のスイッチング電源にも適用できる。この場合、フィードバックの方式に応じて、第１パルス変調器１６および第２パルス変調器２４の構成を変更すればよいことは当業者に理解されるところである。
【００９４】
本実施の形態において、信号のハイレベル、ローレベルの論理値、電圧信号の大小の関係は一例であって、インバータなどによって適宜反転させることにより自由に変更することが可能である。
【００９５】
実施の形態にもとづき、特定の語句を用いて本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を逸脱しない範囲において、多くの変形例や配置の変更が可能である。
【符号の説明】
【００９６】
１…電子機器、２…スイッチング電源、４…負荷回路、１００…制御回路、１０２…出力回路、Ｐ１…入力端子、Ｐ２…出力端子、Ｌ１…インダクタ、Ｃ１…出力キャパシタ、Ｄ１…整流素子、Ｍ１…第１スイッチングトランジスタ、Ｍ２…第２スイッチングトランジスタ、８…駆動パルス信号生成部、４０ａ…第１ドライバ、４０ｂ…第２ドライバ、Ｓ８ａ…第１駆動パルス信号、Ｓ８ｂ…第２駆動パルス信号、９…出力段、１０…誤差増幅器、１１…ｇｍアンプ、Ｃ２…キャパシタ、Ｒ３…抵抗、１２…第１オシレータ、１４…第２オシレータ、１６…第１パルス変調器、１８…第１コンパレータ、２０…第１最小パルス幅信号生成部、２２…第１論理ゲート、２４…第２パルス変調器、２６…第２コンパレータ、３０…合成部、３２…第２論理ゲート、３４…第３論理ゲート、３６…第２最小パルス幅信号生成部、Ｓ１…第１パルス信号、Ｓ２…第２パルス信号、Ｓ３…第１最小パルス幅信号、Ｓ４…第２最小パルス幅信号、Ｓ５…駆動パルス信号、Ｃａ１…第１キャパシタ、Ｃａ２…第２キャパシタ、５０…第１充放電回路、５２…分周器、５４…第２充放電回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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