(57)【要約】【課題】カーボンナノチューブを可変抵抗素子として用い消費電力の抑制とスイッチの誤作動の低減を両立した不揮発性半導体記憶装置の製造方法を提供する。【解決手段】実施形態の不揮発性半導体記憶装置の製造方法は、半導体基板９上に、下部電極を形成する工程と、前記下部電極の上にカーボンナノチューブを含む可変抵抗層１１を形成する工程と、前記可変抵抗層に電子線或いは光子線を照射する照射工程と、前記照射工程の後に、前記可変抵抗層の上に上部電極を形成する工程とを含む。【選択図】図６
2012114226.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に、下部電極を形成する工程と、
前記下部電極の上にカーボンナノチューブを含む可変抵抗層を形成する工程と、
前記可変抵抗層に電子線或いは光子線を照射する照射工程と、
前記照射工程の後に、前記可変抵抗層の上に上部電極を形成する工程と
を含むことを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項２】
前記照射工程にて照射する電子線或いは光子線のエネルギーは３．６ｅＶ以上である
ことを特徴とする請求項１に記載の不揮発性半導体記憶装置の製造方法。
【請求項３】
前記照射工程にて照射するのはＵＶ光である
ことを特徴とする請求項２に記載の不揮発性半導体記憶装置の製造方法。
【請求項４】
前記下部電極を形成する前に、前記半導体基板上にダイオード層を形成する工程を
さらに含むことを特徴とする請求項１乃至請求項３のいずれか１項に記載の不揮発性半導体記憶装置の製造方法。
【請求項５】
前記可変抵抗層の膜厚は、５ｎｍ以上である
ことを特徴とする請求項１乃至請求項４のいずれか１項に記載の不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、不揮発性半導体記憶装置の製造方法に関する。
【背景技術】
【０００２】
近年、小型大容量の情報記録再生装置（記憶装置）の需要が急速に拡大してきている。その中でも、ＮＡＮＤ型フラッシュメモリ及び小型ＨＤＤ（hard disk drive）は、急速な記録密度の進化を遂げ、大きな市場を形成するに至っている。このような状況の下、記録密度の限界を大幅に超えることを目指した新規メモリのアイデアが幾つか提案されている。その中でも、低抵抗状態と高抵抗状態とを有する抵抗変化素子を用いた不揮発性半導体メモリが注目されている。
【０００３】
この種のメモリにおいては、抵抗変化素子に電圧パルスを印加し、低抵抗状態と高抵抗状態とを繰り返し変化させることができ、この２つの状態を２値データ“０”及び“１”に対応させてデータを記録する。そして、多値記録を可能とし、さらに記録密度を高めることが期待されている。
【０００４】
しかし、多値記憶や記録密度を高めた場合、情報の書き込み又は消去の際に誤った情報が書き込まれる確率が高くなる（誤スイッチの確率が高くなる）という問題が生じる。誤スイッチの確率を低くするため、低抵抗状態と高抵抗状態との間の抵抗比が高い抵抗変化材料が要求されている。
【０００５】
こうした要求の中、抵抗変化素子の材料として様々な材料が模索されているが、その中で、炭素（Ｃ）を主成分とした抵抗変化材料が有力視されている。例えば、カーボンナノチューブ内にチタン（Ｔｉ）を内包させることにより、低抵抗状態と高抵抗状態での抵抗比を高めた抵抗変化材料を用いた不揮発性メモリも提案されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００８−１６６５９１号公報
【非特許文献】
【０００７】
【非特許文献１】P. Vettiger, G. Cross, M. Despont, U. Drechsler, U. Durig, B. Gotsmann, W. Haberle, M. A. Lants, H. E. Rothuizen, R. Stutz and G. K. Binnig, IEEE Trans. Nanotechnology 1, 39(2002)
【非特許文献２】P. Vettiger, T. Albrecht, M. Despont, U. Drechsler, U. Durig, B. Gotsmann, D. Jubin, W. Haberle, M. A. Lants, H. E. Rothuizen, R. Stutz, D. Wiesmann and G. K. Binnig, P. Bachtold, G. Cherubini, C. Hagleitner, T. Loeliger, A. Pantazi, H. Pozidis and E. Eleftheriou, in Technical Digest, IEDM03 pp.763-766
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかしながら、炭素を主成分とした従来の抵抗変化材料においては、低抵抗状態における抵抗値が低くなり過ぎるという問題がある。低抵抗状態の抵抗値が低すぎると、セル電流が増大し、消費電力が増大するという問題が生じる。
【０００９】
本発明の一つの実施形態は、カーボンナノチューブを可変抵抗素子として用い消費電力の抑制とスイッチの誤作動の低減を両立した不揮発性半導体記憶装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１０】
本発明の一つの実施形態の不揮発性半導体記憶装置の製造方法は、半導体基板上に、下部電極を形成する工程と、前記下部電極の上にカーボンナノチューブを含む可変抵抗層を形成する工程と、前記可変抵抗層に電子線或いは光子線を照射する照射工程と、前記照射工程の後に、前記可変抵抗層の上に上部電極を形成する工程とを含む。
【図面の簡単な説明】
【００１１】
【図１】図１は、実施形態に係る不揮発性半導体記憶装置の回路図である。
【図２】図２は、実施形態に係るメモリセルアレイの一例を示す拡大斜視図である。
【図３】図３は、実施形態に係るメモリセルアレイの別の例を示す拡大斜視図である。
【図４】図４は、実施形態に係るメモリセルアレイのさらに別の例を示す拡大斜視図である。
【図５】図５は、図２のメモリセルＭＣ１つ分のメモリ層の断面を含むＸＺ平面での断面図である。
【図６】図６は、本実施形態にかかる半導体基板上に形成されたカーボンナノチューブ膜の表面に損傷を形成する工程を実施する半導体製造装置の概略を示した図である。
【図７】図７は、本実施形態にかかるスイッチング特性評価用に形成した多層膜の構成を示す図である。
【発明を実施するための形態】
【００１２】
以下に添付図面を参照して、実施形態にかかる不揮発性半導体記憶装置の製造方法を詳細に説明する。なお、この実施形態により本発明が限定されるものではない。
【００１３】
（実施形態）
先ず、図１を参照して、本発明の実施形態に係る不揮発性半導体記憶装置の回路構成について説明する。図１は、実施形態に係る不揮発性半導体記憶装置の回路図である。実施形態に係る不揮発性半導体記憶装置は、図１に示すように、メモリセルアレイ１０、ワード線選択回路２０ａ、ワード線駆動回路２０ｂ、ビット線選択回路３０ａ、及びビット線駆動回路３０ｂを有する。
【００１４】
メモリセルアレイ１０は、図１に示すように、互いに交差するワード線ＷＬ（ＷＬ１、ＷＬ２）及びビット線ＢＬ（ＢＬ１、ＢＬ２）、並びにワード線ＷＬ及びビット線ＢＬの交差部に配置されたメモリセルＭＣ（ＭＣ＜１，１＞〜ＭＣ＜２，２＞）を有する。ワード線ＷＬは、Ｙ方向に所定ピッチをもって配列され、Ｘ方向に延びるように形成されている。ビット線ＢＬは、Ｘ方向に所定ピッチをもって配列され、Ｙ方向に延びるように形成されている。すなわち、メモリセルＭＣは、Ｘ方向及びＹ方向にて形成される面上にマトリクス状に配置されている。簡単な例として図１ではメモリセルＭＣが（２×２＝）４つの例を示したが、メモリセルＭＣの数はこれに限定されるものではない。
【００１５】
メモリセルＭＣは、図１に示すように、直列接続されたダイオードＤＩ、及び可変抵抗素子Ｒを有する。ダイオードＤＩは、記録／再生時における回り込み電流（sneak current）を防止するために配置されている。可変抵抗素子Ｒは、電気的に書き換え可能で抵抗値に基づいてデータを不揮発に記憶する。ダイオードＤＩのアノードは、ワード線ＷＬに接続され、そのカソードは、可変抵抗素子Ｒの一端に接続されている。可変抵抗素子Ｒの他端は、ビット線ＢＬに接続されている。
【００１６】
ワード線選択回路２０ａは、図１に示すように、複数の選択トランジスタＴｒａ（Ｔｒａ１、Ｔｒａ２）を有する。選択トランジスタＴｒａの一端は、ワード線ＷＬの一端に接続され、その他端は、ワード線駆動回路２０ｂに接続されている。選択トランジスタＴｒａのゲートには、信号Ｓａ（Ｓａ１、Ｓａ２）が供給される。すなわち、ワード線選択回路２０ａは、信号Ｓａを制御することにより、ワード線ＷＬを選択的にワード線駆動回路２０ｂに接続する。
【００１７】
ワード線駆動回路２０ｂは、図１に示すように、メモリセルＭＣのデータ消去、メモリセルＭＣへのデータ書き込み、及びメモリセルＭＣからのデータ読み出しに必要な電圧をワード線ＷＬへと印加する。
【００１８】
ビット線選択回路３０ａは、図１に示すように、複数の選択トランジスタＴｒｂ（Ｔｒｂ１、Ｔｒｂ２）を有する。選択トランジスタＴｒｂの一端は、ビット線ＢＬの一端に接続され、その他端は、ビット線駆動回路３０ｂに接続されている。選択トランジスタＴｒｂのゲートには、信号Ｓｂ（Ｓｂ１、Ｓｂ２）が供給される。すなわち、ビット線選択回路３０ａは、信号Ｓｂを制御することにより、ビット線ＢＬを選択的にビット線駆動回路３０ｂに接続する。
【００１９】
ビット線駆動回路３０ｂは、図１に示すように、メモリセルＭＣのデータ消去、メモリセルＭＣへのデータ書き込み、及びメモリセルＭＣからのデータ読み出しに必要な電圧をビット線ＢＬへと印加する。また、ビット線駆動回路３０ｂは、ビット線ＢＬから読み出したデータを外部に出力する。
【００２０】
次に、図２〜図４を参照して、実施形態に係るメモリセルアレイ１０の積層構造について説明する。図２〜図４は、実施形態に係るメモリセルアレイ１０の一例を示す拡大斜視図である。メモリセルアレイ１０は、いわゆる、クロスポイント型にて構成されている。
【００２１】
メモリセルアレイ１０は、例えば、図２に示すように、基板４０の上層に、下層から上層へと、第１導電層５０、メモリ層６０、第２導電層７０を有する。第１導電層５０は、ワード線ＷＬとして機能する。メモリ層６０は、メモリセルＭＣとして機能する。第２導電層７０は、ビット線ＢＬとして機能する。
【００２２】
第１導電層５０は、図２に示すように、Ｙ方向に所定ピッチをもって、Ｘ方向に延びるストライプ状に形成されている。第１導電層５０は、金属にて構成されている。第１導電層５０は、熱に強く、且つ抵抗値の低い材料が望ましく、例えば、タングステン（Ｗ）、チタン（Ｔｉ）、タンタル（Ｔａ）、及びこれらの窒化物、もしくはこれらの積層構造等にて構成されている。メモリ層６０は、図２に示すように、第１導電層５０上に設けられ、Ｘ方向及びＹ方向にマトリクス状に配列されている。
【００２３】
第２導電層７０は、図２に示すように、Ｘ方向に所定ピッチをもって、Ｙ方向に延びるストライプ状に形成されている。第２導電層７０は、メモリ層６０の上面に接するように形成されている。第２導電層７０は、熱に強く、且つ抵抗値の低い材料が望ましく、例えばタングステン（Ｗ）、チタン（Ｔｉ）、タンタル（Ｔａ）、及びこれらの窒化物、もしくはこれらの積層構造等にて構成されている。
【００２４】
また、メモリセルアレイ１０は、例えば、図３に示すように、図２の構成に加えて、さらに上層に絶縁層を介して第１導電層５０、メモリ層６０、及び第２導電層７０を積層させた構成であってもよい。
【００２５】
また、メモリセルアレイ１０は、例えば、図４に示すように、図２の第２導電層７０の上面に形成されたメモリ層６０、及びメモリ層６０の上面に形成された第１導電層５０を有する構成であってもよい。すなわち、メモリセルアレイ１０は、図４に示すように、第２導電層７０にて上下のメモリ層６０を共有する構成であってもよい。
【００２６】
次に、図５を参照して、詳細にメモリ層６０の積層構造について説明する。図５は、図２のメモリセルＭＣ１つ分のメモリ層６０の断面を含むＸＺ平面での断面図である。メモリ層６０は、図５に示すように、下層から上層へと、ダイオード層６１、第１電極層６２、可変抵抗層６３、第２電極層６４を有する。
【００２７】
ダイオード層６１は、第１導電層５０の上面に形成されている。ダイオード層６１は、ダイオードＤＩとして機能する。ダイオード層６１は、例えば、ＭＩＭ（Metal-Insulator-Metal）構造、ＰＩＮ構造（P+poly-Silicon - Intrinsic - N+poly-Silicon）等にて構成されている。
【００２８】
第１電極層６２は、ダイオード層６１の上面に形成されている。第１電極層６２は、以下に示す化合物群ｇ１の少なくとも１種類以上から選択される窒化物、炭化物、酸化物の何れかにて構成されている。或いは、第１電極層６２は、以下に示す化合物群ｇ１の少なくとも１種類以上から選択される窒化物と酸化物との混合体、窒化物と炭化物との混合体、酸化物と炭化物との混合体、窒化物と酸化物と炭化物との混合体の何れかにて構成されている。
【００２９】
化合物群ｇ１：Ｔｉ−Ｎ、Ｔｉ−Ｓｉ−Ｎ、Ｔａ−Ｎ、Ｔａ−Ｓｉ−Ｎ、Ｓｉ−Ｎ、Ｔｉ−Ｃ、Ｔａ−Ｃ、Ｓｉ−Ｃ、Ｗ−Ｎ
【００３０】
また、第１電極層６２は、以下に示す元素群ｇ２の少なくとも１種類と、以下に示す元素群ｇ３の少なくとも１種類とから構成された積層膜であってもよい。
【００３１】
元素群ｇ２：水素（Ｈ）、ボロン（Ｂ）、窒素（Ｎ）、シリコン（Ｓｉ）、チタン（Ｔｉ）
【００３２】
元素群ｇ３：タングステン（Ｗ）、タンタル（Ｔａ）、シリコン（Ｓｉ）、イリジウム（Ｉｒ）、ルビジウム（Ｒｕ）、金（Ａｕ）、白金（Ｐｔ）、パラジウム（Ｐｄ）、モリブデン（Ｍｏ）、ニッケル（Ｎｉ）、クロム（Ｃｒ）、コバルト（Ｃｏ）
【００３３】
可変抵抗層６３は、第１電極層６２の上面に形成されている。可変抵抗層６３は、可変抵抗素子Ｒとして機能する。可変抵抗層６３は、印加される電圧及び通電される電流の少なくともいずれかによって電気抵抗率を変化させる。
【００３４】
本実施形態の特徴は可変抵抗層６３が少なくともカーボンナノチューブを含む混合体にて構成されていることであり、且つ低消費電力動作を得るために電子線乃至は紫外線等の光子によりカーボンナノチューブに欠陥を導入することである。このとき可変抵抗層６３の膜厚は、第１電極層６２と第２電極層６４のショートを防ぐためなどから、５ｎｍ以上７０ｎｍ以下であることが好適である。
【００３５】
第２電極層６４は、可変抵抗層６３の上面と第２導電層７０の下面との間に形成されている。ここで、第２電極層６４は、上記第１電極層６２と同様の材料にて構成されている。
【００３６】
次に、再び図１を参照して、実施形態の書き込み／消去／読み出し動作について説明する。以下の説明においては、図１のメモリセルＭＣ＜１，１＞を選択して、そのメモリセルＭＣ＜１，１＞を対象に、各種動作を実行するものとする。
【００３７】
［書込み動作］
先ず、書込み動作（セット動作）について説明する。書込み動作において、選択したワード線ＷＬ１の電位は、選択したビット線ＢＬ１の電位よりも相対的に高く設定される。例えば、ビット線ＢＬ１を接地電位とするのであれば、ワード線ＷＬ１に正の電位を与えればよい。
【００３８】
上記動作により、選択されたメモリセルＭＣ＜１，１＞に所定電圧が印加され、そのメモリセルＭＣ＜１，１＞内に電位勾配が生じ、電流パルスが流れる。この電流パルスによって、可変抵抗素子Ｒは、高抵抗状態から低抵抗状態に変化する。また、この書込み動作時にワード線ＷＬ１に与える電圧のパルスの時間幅は、消去動作時に与える電圧のパルスの時間幅よりも長い。すなわち、書込み動作時には、消去動作時よりも長時間に亘ってワード線ＷＬ１に電圧が印加される。
【００３９】
また、書込み動作時には、非選択のワード線ＷＬ２、及び非選択のビット線ＢＬ２は、全て同電位にバイアスしておくことが望ましい。また、書込み動作前のスタンバイ時には、全てのワード線ＷＬ１、ＷＬ２、及び全てのビット線ＢＬ１、ＢＬ２をプリチャージしておくことが望ましい。
【００４０】
［消去動作］
次に、消去動作（リセット動作）について説明する。消去動作において、選択したワード線ＷＬ１の電位は、選択したビット線ＢＬ１の電位よりも相対的に高く設定される。例えば、ビット線ＢＬ１を接地電位とするのであれば、ワード線ＷＬ１に正の電位を与えればよい。
【００４１】
上記動作により、選択されたメモリセルＭＣ＜１，１＞に、大電流パルスが流れ、それにより生じるジュール熱、及び残留熱によって、消去動作が実行される。或いは、上記大電流パルスによる印加電圧、若しくは電流エネルギーそのものにより、消去動作が実行される。消去動作においては、可変抵抗素子Ｒは、低抵抗状態から高抵抗状態に変化する。
【００４２】
また、上述したように、この消去動作時にワード線ＷＬ１に与える電圧のパルスの時間幅は、書込動作時に与える電圧のパルスの時間幅よりも短い。すなわち、消去動作時には、書込み動作時よりも短時間でワード線ＷＬ１に電圧が印加される。以上のように、消去動作時のパルスの時間幅と、書込み動作時のパルスの時間幅とを使い分けることにより、消去動作と書込み動作とを区別して実行することができる。
【００４３】
［読出動作］
次に、読出動作について説明する。読出動作において、電流パルス（読出電流）が、選択したビット線ＢＬ１から選択したメモリセルＭＣ＜１，１＞に与えられる。そして、ビット線駆動回路３０ｂにて、ビット線ＢＬ１からの電流を読み出し、メモリセルＭＣ＜１，１＞の抵抗値を測定することにより、読出動作は実行される。ただし、メモリセルＭＣ＜１，１＞に与える電流パルスは、メモリセルＭＣ＜１，１＞を構成する材料が抵抗変化を起こさない程度の微小な値とする必要がある。
【００４４】
次に、実施形態に係る不揮発性半導体記憶装置の可変抵抗層６３の製造方法について説明する。本実施形態においては可変抵抗層６３としてカーボンナノチューブを含む膜を用いる。可変抵抗層６３として用いるカーボンナノチューブを含む混合体の成膜には、ＣＶＤ法や塗布法などを用いる。
【００４５】
カーボンナノチューブはグラフェンシートを円筒状に巻いた構造をしており、巻き方（カイラリティ―）によって導体的乃至は半導体的振る舞いが決定される事が知られている。カーボンナノチューブの電気的特性を決める要因としてはカイラリティ―の他チューブ径、ＳＷＮＴ（Ｓｉｎｇｌｅ  Ｗａｌｌ  Ｎａｎｏ  Ｔｕｂｅ）／ＭＷＮＴ（Ｍｕｌｔｉ  Ｗａｌｌ  Ｎａｎｏ  Ｔｕｂｅ）等の単層乃至は多層構造の違いが考えられている。これらカーボンナノチューブを可変抵抗素子として使用する場合、カーボンナノチューブ自身の電気伝導度が高い為、スイッチング動作時の消費電力が大きくなることが問題であった。
【００４６】
本実施形態では可変抵抗層６３に含まれるこれらカーボンナノチューブ自身の電気的特性によらずスイッチング特性、特に消費電力を低減することが出来る手法として電気伝導度を低減せしめる電子線照射によるカーボンナノチューブ表面への損傷導入について説明する。
【００４７】
図６は、本実施形態にかかる半導体基板上に形成されたカーボンナノチューブ膜の表面に損傷を形成する工程を実施する半導体製造装置１の概略を示した図である。図６に示すように、半導体製造装置１は、半導体基板９上に形成されたカーボンナノチューブ膜１１の表面に損傷を形成する工程が実施される処理室２を備えている。処理室２の上部には、半導体基板９の上に設けられたカーボンナノチューブ膜１１の形成材料に向けて、実線矢印で示すように電子線（ＥＢ）を全面的に照射可能な電子線照射装置３が複数台、この例では例えば４台設けられている。
【００４８】
また、処理室２の内部には、４台の電子線照射装置３の下側に、半導体基板９が載置される試料支持台５が設けられている。この試料支持台５は、半導体基板９の上に設けられたカーボンナノチューブ膜１１を加熱できるように、加熱装置６を有するホットプレート５として作られている。これら４台の電子線照射装置３およびホットプレート５を用いることにより、半導体基板９の上に設けられたカーボンナノチューブ膜１１の形成材料に加熱処理を施しつつ、カーボンナノチューブ膜１１に向けて電子線を照射することができる。
【００４９】
また、処理室２の内部には、カーボンナノチューブ膜１１表面に損傷を形成する際に、ガス導入バルブ７や図示しないガス供給装置などを介して、所望のガスを導入することが可能となっている。それとともに、処理室２の内部は、カーボンナノチューブ膜１１を焼成する際に、真空排気口８を介して、所定の減圧雰囲気に設定することが可能となっている。なお、図示は省略するが、真空排気口８の下流側には、開閉弁、圧力調節装置、および排気ポンプ（真空ポンプ）などが設置されており、処理室２の内部を所定の圧力（真空状態）に設定して保持することが可能となっている。
【００５０】
本実施形態にかかる不揮発性半導体記憶装置の製造方法は、カーボンナノチューブ膜１１を例えば３５０℃程度に加熱しつつ、カーボンナノチューブ膜１１に向けて電子線を例えば１０ｋeＶの加速電圧にて６０Ｓｅｃ照射することにより、カーボンナノチューブ膜１１表面に結合解離等の損傷を効率良く形成することが可能となる。また、電子線の代わりに、波長４００nm以下のＵＶ光を放出する、例えば高圧水銀ランプやエキシマランプを用いて、３．６ｅＶ以上の光エネルギーを照射してもよい。Ｃ−Ｃの共有結合エネルギーは、３４８ｋＪ／ｍｏｌ≒３．６ｅＶなので、それ以上のエネルギー照射を行えば、カーボンナノチューブ膜１１に結合解離等の損傷を効率良く形成することが同様に可能である。
【００５１】
次に、本実施形態によるカーボンナノチューブ膜の損傷後のスイッチング特性の評価について説明する。図７は、スイッチング特性評価用に形成した多層膜の構成を示す図である。メモリ層６０ａは、図７に示すように、基板４０ａ上に、第１電極層６２ａ、可変抵抗層６３ａ、第２電極層６４ａ、導電層６５ａ、及び絶縁層（ＳｉＯ２）６６ａを有する。
【００５２】
第１電極層６２ａは、基板４０ａ上に形成されている。可変抵抗層６３ａは、第１電極層６２ａ上に形成されている。絶縁層６６ａは、第１導電層６２ａの上に、可変抵抗層６３ａの側面を取り囲むように形成されている。第２電極層６４ａは、可変抵抗層６３ａ及び絶縁層６６ａ上に形成されている。導電層６５ａは、第２電極層６４ａの上に形成されている。また、第１電極層６２ａ、及び第２電極層６４ａは、Ｗ，Ａｌ等からなる配線８０ａ、６７ａにより、それぞれ測定パッド６８ａ、６９ａに接続されている。測定パッド６８ａ、６９ａは、１００μｍφ程度の径を有する。
【００５３】
スイッチング特性の評価は、プローブ対を用いて行なった。プローブ対の先端は、１０ｎｍ以下に先鋭化されている。先ず、プローブ対を各実施例の測定パッド６８ａ、６９ａに接触させて、書込み／消去に用いられる１〜１５Ｖの電圧を印加した。書込みは、例えば、１０ｎｓｅｃ〜１００ｍｓｅｃ幅で、１〜１５Ｖの電圧パルスを印加することにより行なった。消去は、例えば、１０ｎｓｅｃ〜１００ｍｓｅｃ幅で、０．２〜１５Ｖの電圧パルスを印加することにより行なった。なお、測定を行うサンプルの材料及び構造により、上記範囲内で、書込み及び消去のパルス幅の最適値は異なる。また、書込み及び消去のパルス幅は、スイッチング回数により若干異なる場合もあり、最適化された条件下で特性を測定する。
【００５４】
スイッチング特性評価は、上記の書込み又は消去の後に、読み出しを行なうことにより実行した。読み出しは、プローブ対にて１０〜１０００ｎｓｅｃ幅、０．１〜０．５Ｖ程度の電圧パルスを印加し、メモリ層６０ａの抵抗値、電流、電圧等を測定するものである。なお、スイッチング特性の評価の際、必要に応じて保護抵抗などの付随する回路を用いることも可能である。
【００５５】
本実施形態の不揮発性半導体記憶装置の製造方法により作成したメモリセルのスイッチング特性を評価した。その結果、リセット状態の抵抗値は、１０ＭΩ台、セット状態の抵抗値は、１．５ＭΩ台であった。これは、誤スイッチ確率を低く抑え、且つ低消費電力であることを意味する。また、セット状態（低抵抗状態）の抵抗値は、１．５ＭΩ台であり、セル電流は適正な範囲に抑えられ、消費電力も抑えられる。従来カーボンナノチューブを可変抵抗層として用いたときの抵抗値が、リセット時３ＭΩ、セット時０．５ＭΩであったので、本実施形態の不揮発性半導体記憶装置の製造方法によりセット時、リセット時の両方での高抵抗化がはかれる。
【００５６】
カーボンナノチューブの導電性はバリスティック伝導パスにより維持されているが、電子線若しくは光子エネルギーを照射することにより、カーボンナノチューブの結合を完全に或いは局所的に切断してバリスティック伝導パスの高抵抗化を実現することが可能である。従って、本実施形態によりカーボンナノチューブを含む可変抵抗層に電子線若しくは光子エネルギーを照射することで、カーボンナノチューブに結合解離等の損傷を与え、カーボンナノチューブを含む可変抵抗層の抵抗値を高めることが可能である。
【００５７】
従って、実施形態に係る不揮発性半導体記憶装置においては、従来と比較して低電圧で書込み又は消去が可能となる。また、上記構成により、書込み／消去状態の抵抗値の比は、６倍以上を確保することができる。すなわち、実施形態の製造方法により作成した不揮発性半導体記憶装置は、書込み／消去状態の抵抗値の比を十分維持しつつセット状態（低抵抗状態）における抵抗値の高抵抗化が図れるので消費電力を低減させ且つ誤動作を抑制することが可能となる。
【００５８】
なお、実施形態に係る不揮発性半導体記憶装置は、図２〜図４に示すクロスポイント型の構造を有している。これにより、各々のメモリセルＭＣは、個別にＭＯＳトランジスタを必要としないため、不揮発性半導体記憶装置の高集積化が可能である。
【００５９】
以上、不揮発性半導体記憶装置の一実施形態を説明してきたが、例えば、本実施形態に係る不揮発性半導体記憶装置は、パーソナルコンピュータにて読み込み可能な記録媒体として利用可能である。本実施形態に係る不揮発性半導体記憶装置を記録媒体として利用すれば、既存のハードディスクやフラッシュメモリよりも高記録密度及び低消費電極を実現することができる。
【００６０】
また、本実施形態において、図５のメモリ層６０はダイオード層６１を有する。しかし、ダイオード層６１を省略した構成でもかまわない。また、本実施形態において、メモリ層６０は、可変抵抗層６３の上面に第２電極層６４を有する。しかしながら、可変抵抗層６３が、ジュール熱でその抵抗を変化させる構成であれば、可変抵抗層６３と第２電極層６４の間にヒータ層を設けても良い。ヒータ層は、印加電圧により発熱する層である。
【００６１】
以上説明してきたように本実施形態においては、可変抵抗層としてのカーボンナノチューブの形成後に、低エネルギー電子若しくは光子を照射することにより、カーボンナノチューブに構造変化、あるいは欠陥を導入する。その結果、可変抵抗素子として用いた場合の動作電流を低減することができ、低消費電力での動作が可能な不揮発性半導体記憶装置を提供することができる。
【００６２】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００６３】
９  半導体基板、１０  メモリセルアレイ、１１、６３、６３ａ  可変抵抗層、２０ａ  ワード線選択回路、２０ｂ  ワード線駆動回路、３０ａ  ビット線選択回路、３０ｂ  ビット線駆動回路、４０  基板、５０  第１導電層、６０  メモリ層、７０  第２導電層。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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