(57)【要約】【課題】工程が簡単で、よりラッチアップに強いＣＭＯＳ構造を得る。【解決手段】１×１０１８ｃｍ−３から１×１０１９ｃｍ−３の高不純物濃度の半導体基板２を用い、ＣＭＯＳ構造のＰ型ウェル４とＮ型ウェル５の境界に設けられた溝分離部１３の先端部分がその高不純物濃度領域に達する（エピタキシャル層３を貫通して半導体基板２の領域に至る）ように深く形成することにより、従来のように溝分離部１３よりも更に深い領域（溝分離部１３の下側）を電子が通過することなく、従来のようにウェル領域内にＮ＋埋め込み層やＰ＋埋め込み層を基板深く埋め込む必要もなく、簡便な方法で、よりラッチアップに強いＣＭＯＳ構造を得ることができ、コスト性能の両方に優れた半導体装置１を得ることができる。【選択図】図１
2012114401.tif 000002
【特許請求の範囲】
【請求項１】
Ｐ型ウェルおよびＮ型ウェルを有する半導体装置において、
該Ｐ型ウェルおよび該Ｎ型ウェルよりも深い高濃度不純物領域の不純物の濃度が１×１０１７ｃｍ−３から１×１０１９ｃｍ−３であり、
素子分離用の第１溝分離部を有し、該第１溝分離部の深さが、該高濃度不純物領域の深さと同等かまたは該高濃度不純物領域の深さよりも深い半導体装置。
【請求項２】
前記Ｎ型ウェルと前記Ｐ型ウェルを有するＣＭＯＳ構造の半導体装置であって、
素子分離用の第２溝分離部を有し、該第１溝分離部が該Ｎ型ウェルと該Ｐ型ウェルとの境界にあり、該第１溝分離部の深さが該第２溝分離部の深さよりも深い請求項１に記載の半導体装置。
【請求項３】
素子分離用の第２溝分離部を有し、前記第１溝分離部が、平面視で、該Ｐ型ウェル内および該Ｎ型ウェル内の少なくとも一方において、電源電圧出力端につながったＮ型領域とＮＭＯＳトランジスタのＮ型領域との間および、該電源電圧出力端につながったＰ型領域とＰＭＯＳトランジスタのＰ型領域との間の少なくともいずれかに配設されるかまたは、該電源電圧出力端につながったＮ型領域およびＰ型領域の少なくともいずれかを囲むように配設され、該第１溝分離部の深さが該第２溝分離部の深さよりも深い請求項１または２に記載の半導体装置。
【請求項４】
半導体基板上にエピタキシャル層が設けられ、該エピタキシャル層の上部側に前記Ｐ型ウェルと前記Ｎ型ウェルが設けられ、前記第２溝分離部間の該Ｐ型ウェルにＮＭＯＳトランジスタが設けられ、該第２溝分離部間の該Ｎ型ウェルにＰＭＯＳトランジスタが設けられている請求項２または３に記載の半導体装置。
【請求項５】
前記半導体基板が前記高濃度不純物領域であるかまたは、該半導体基板に前記高濃度不純物領域が配設されている請求項４に記載の半導体装置。
【請求項６】
前記半導体基板から前記エピタキシャル層に熱拡散した前記エピタキシャル層の一部領域が前記高濃度不純物領域になっている請求項４に記載の半導体装置。
【請求項７】
前記第１溝分離部の深さが、前記半導体基板の領域に到達する深さ以上の深さであるかまたは、該半導体基板から熱拡散した前記エピタキシャル層の一部領域の深さ以上の深さである請求項５または６に記載の半導体装置。
【請求項８】
前記第１溝分離部の先端部または底面部は、前記高濃度不純物領域の少なくとも上限境界部に達している請求項１に記載の半導体装置。
【請求項９】
前記第１溝分離部の先端部または底面部が、前記高濃度不純物領域に対して０〜２μｍだけ接しているかまたは入っている請求項８に記載の半導体装置。
【請求項１０】
前記高濃度不純物領域の不純物の濃度が１×１０１８ｃｍ−３から１×１０１９ｃｍ−３である請求項１に記載の半導体装置。
【請求項１１】
前記高濃度不純物領域の不純物の濃度が５×１０１８ｃｍ−３から１×１０１９ｃｍ−３である請求項１に記載の半導体装置。
【請求項１２】
前記不純物は、Ｐ型不純物またはＮ型不純物である請求項１に記載の半導体装置。
【請求項１３】
前記Ｐ型不純物は、ホウ素またはインジウムであり、前記Ｎ型不純物はリン、砒素またはアンチモンである請求項１２に記載の半導体装置。
【請求項１４】
前記第１溝分離部は、前記第２溝分離部の底面部から更に深く形成されている請求項２から請求項４までのいずれか１項に記載の半導体装置。
【請求項１５】
前記第１溝分離部が、前記Ｐ型ウェル内に形成されたＮＭＯＳトランジスタと、前記Ｎ型ウェル内に形成されたＰＭＯＳトランジスタとの間に配設されているかまたは、該ＰＭＯＳトランジスタを囲むように配設されている請求項２に記載の半導体装置。
【請求項１６】
Ｎ型ウェルとＰ型ウェルを有するＣＭＯＳ構造の半導体装置の製造方法において、
不純物濃度が１×１０１７ｃｍ−３から１×１０１９ｃｍ−３の高濃度不純物領域である第１半導体基板上かまたは、該高濃度不純物領域を有する第２半導体基板上にエピタキシャル層を成長させるエピタキシャル成長工程と、
該エピタキシャル層と同じ深さかまたは、該エピタキシャル層を突き抜けて該第１半導体基板または該第２半導体基板の高濃度不純物領域に届く深さで、該Ｎ型ウェルと該Ｐ型ウェルの境界部に第１溝を形成する第１溝形成工程と、
第２溝を該第１溝よりも浅く形成する第２溝形成工程と、
該第１溝および該第２溝を同一または別々の絶縁物で充填するかまたは、該第１溝および該第２溝の内側面および底面に絶縁膜を形成した後にその内部に導体を充填して素子分離用の第１溝分離部および第２溝分離部を形成する溝分離部形成工程と、
該Ｎ型ウェルと該Ｐ型ウェルを該第１溝よりも浅く、該第２溝よりも深く形成するウェル領域形成工程とを有する半導体装置の製造方法。
【請求項１７】
Ｎ型ウェルとＰ型ウェルを有するＣＭＯＳ構造の半導体装置の製造方法において、
不純物濃度が１×１０１７ｃｍ−３から１×１０１９ｃｍ−３の高濃度不純物領域である第１半導体基板上かまたは、該高濃度不純物領域を有する第２半導体基板上にエピタキシャル層を成長させるエピタキシャル成長工程と、
該エピタキシャル層の厚さよりも浅い深さで、該Ｎ型ウェルと該Ｐ型ウェルの境界部に第１溝を形成する第１溝形成工程と、
第２溝を該第１溝よりも浅く形成する第２溝形成工程と、
該第１溝および該第２溝を同一または別々の絶縁物で充填するかまたは、該第１溝および該第２溝の内側面および底面に絶縁膜を形成した後にその内部に導体を充填して素子分離用の第１溝分離部および第２溝分離部を形成する溝分離部形成工程と、
該Ｎ型ウェルと該Ｐ型ウェルを該第１溝よりも浅く、該第２溝よりも深く形成するウェル領域形成工程と、
熱処理により該第１半導体基板または該第２半導体基板から該エピタキシャル層に不純物を拡散させて該第１溝分離部の先端部分を該高濃度不純物領域に到達させる熱処理工程とを有する半導体装置の製造方法。
【請求項１８】
Ｎ型ウェルとＰ型ウェルを有する半導体装置の製造方法において、
不純物濃度が１×１０１７ｃｍ−３から１×１０１９ｃｍ−３の高濃度不純物領域である第１半導体基板上かまたは、該高濃度不純物領域を有する第２半導体基板上にエピタキシャル層を成長させるエピタキシャル成長工程と、
該エピタキシャル層と同じ深さかまたは、該エピタキシャル層を突き抜けて該第１半導体基板または該第２半導体基板の高濃度不純物領域に届く深さで、電源電圧出力端につながったＮ型領域とＮＭＯＳトランジスタのＮ型領域との間および、該電源電圧出力端につながったＰ型領域とＰＭＯＳトランジスタのＰ型領域との間の少なくともいずれか、または、該電源電圧出力端につながったＮ型領域およびＰ型領域の少なくともいずれかを囲むように第１溝を形成する第１溝形成工程と、
第２溝を該第１溝よりも浅く形成する第２溝形成工程と、
該第１溝および該第２溝を同一または別々の絶縁物で充填するかまたは、該第１溝および該第２溝の内側面および底面に絶縁膜を形成した後にその内部に導体を充填して素子分離用の第１溝分離部および第２溝分離部を形成する溝分離部形成工程と、
該Ｎ型ウェルと該Ｐ型ウェルを該第１溝よりも浅く、該第２溝よりも深く形成するウェル領域形成工程とを有する半導体装置の製造方法。
【請求項１９】
Ｎ型ウェルとＰ型ウェルを有する半導体装置の製造方法において、
不純物濃度が１×１０１７ｃｍ−３から１×１０１９ｃｍ−３の高濃度不純物領域である第１半導体基板上かまたは、該高濃度不純物領域を有する第２半導体基板上にエピタキシャル層を成長させるエピタキシャル成長工程と、
該エピタキシャル層の厚さよりも浅い深さで、電源電圧出力端につながったＮ型領域とＮＭＯＳトランジスタのＮ型領域との間および、該電源電圧出力端につながったＰ型領域とＰＭＯＳトランジスタのＰ型領域との間の少なくともいずれか、または、該電源電圧出力端につながったＮ型領域およびＰ型領域の少なくともいずれかを囲むように第１溝を形成する第１溝形成工程と、
第２溝を該第１溝よりも浅く形成する第２溝形成工程と、
該第１溝および該第２溝を同一または別々の絶縁物で充填するかまたは、該第１溝および該第２溝の内側面および底面に絶縁膜を形成した後にその内部に導体を充填して素子分離用の第１溝分離部および第２溝分離部を形成する溝分離部形成工程と、
該Ｎ型ウェルと該Ｐ型ウェルを該第１溝よりも浅く、該第２溝よりも深く形成するウェル領域形成工程と、
熱処理により該第１半導体基板または該第２半導体基板から該エピタキシャル層に不純物を拡散させて該第１溝分離部の先端部分を該高濃度不純物領域に到達させる熱処理工程とを有する半導体装置の製造方法。
【請求項２０】
前記第１溝分離部の深さを、前記第１半導体基板または前記第２半導体基板の領域に到達する深さ以上の深さに形成するかまたは、該第１半導体基板または該第２半導体基板から熱拡散された前記エピタキシャル層の一部領域の深さ以上の深さに形成する請求項１６から請求項１９までのいずれか１項に記載の半導体装置の製造方法。
【請求項２１】
前記第１溝分離部を、その先端部または底面部が前記高濃度不純物領域の少なくとも上限境界部に到達するように形成する請求項１６から請求項１９までのいずれか１項に記載の半導体装置の製造方法。
【請求項２２】
前記第１溝分離部を、その先端部または底面部が前記高濃度不純物領域に対して０から２μｍだけ接しているかまたは入るように形成する請求項２１に記載の半導体装置の製造方法。
【請求項２３】
前記高濃度不純物領域の不純物濃度が１×１０１８ｃｍ−３から１×１０１９ｃｍ−３である請求項１６から請求項１９までのいずれか１項に記載の半導体装置の製造方法。
【請求項２４】
前記高濃度不純物領域の不純物濃度が５×１０１８ｃｍ−３から１×１０１９ｃｍ−３である請求項１６から請求項１９までのいずれか１項に記載の半導体装置の製造方法。
【請求項２５】
前記不純物がＰ型不純物またはＮ型不純物である請求項１６から請求項１９までのいずれか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えば液晶ドライバなどのＣＭＯＳ構造の高耐圧な半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
この種の従来の低消費電力で高耐圧な半導体装置として、ＮＭＯＳＦＥＴとＰＭＯＳＦＥＴを相補的に使ったＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）が多用されている。ところが、ＣＭＯＳは、低消費電力ではあるが、原理的にＮＭＯＳＦＥＴとＰＭＯＳＦＥＴの間に寄生サイリスタ構造ができるため、外来のサージパルスがトリガとなってサイリスタがオン状態となり大電流が流れ続け、やがて破壊に至るラッチアップ現象が起きるという欠点も併せ持っている。このＮＭＯＳＦＥＴとＰＭＯＳＦＥＴの間の寄生サイリスタ構造を具体的に図１３、図１４（ａ）および図１４（ｂ）を用いて説明する。
【０００３】
図１３は、従来の半導体装置の寄生サイリスタ構造（ＰＮＰＮ構造）を示す要部縦断面図、図１４（ａ）および図１４（ｂ）は、図１３のＰＮＰＮ構造の等価回路を説明するための図であって、（ａ）はＰＮＰＮ構造を模式的に示す図、（ｂ）はそのＰＮＰＮ構造の等価回路図である。
【０００４】
図１３に示すように、従来の半導体装置１００は、半導体基板１０１上にＰ型のウェル１０２とＮ型のウェル１０３が設けられ、Ｐ型のウェル１０２とＮ型のウェル１０３の境界上には溝分離部１０４が設けられている。左側の溝分離部１０４間には、ＮＭＯＳトランジスタ１０５が設けられ、右側の溝分離部１０４間には、ＰＭＯＳトランジスタ１０６が設けられている。ＮＭＯＳトランジスタ１０５は、Ｐ型ウェル１０２上にゲート酸化膜１０７を介してゲート電極１０８が設けられ、その両側にソース領域とドレイン領域としてＮ＋領域１０９がそれぞれ設けられている。また、ＰＭＯＳトランジスタ１０６は、Ｎ型のウェル１０３上にゲート酸化膜１０７を介してゲート電極１０８が設けられ、その両側にソース領域とドレイン領域としてＰ＋領域１１０がそれぞれ設けられている。
【０００５】
Ｐ型のウェル１０２とＮ型のウェル１０３の境界には寄生ＮＰＮＰ構造ができる。これは、図１４（ａ）に示すようにＮＰＮトランジスタ１０５とＰＮＰトランジスタ１０６を接続したものと等価であり、それぞれの電流増幅率ｈｆｅｎｐｎと電流増幅率ｈｆｅｐｎｐの積が１以上となると、外来のサージなどで最初の電流が流れ始めると、お互いに電流を増幅し合い、電流をどんどん増加させて、ついには破壊してしまう。前述したように、ＮＭＯＳＦＥＴ１０５とＰＭＯＳＦＥＴ１０６の間に図１４（ｂ）に示すようなサイリスタ構造ができるため、外来のサージなどがトリガとなってサイリスタがオン状態となり大電流が流れ続け、やがて破壊に至る。このため、従来から、このＮＰＮトランジスタ１０５またはＰＮＰトランジスタ１０６の増幅率を下げてラッチアップを防ぐ工夫が、次の特許文献１、２などで為されている。
【０００６】
図１５は、特許文献１に開示されている従来の半導体装置におけるＣＭＯＳＬＳＩのＰ型不純物注入工程を示す要部縦断面図である。
【０００７】
図１５に示すように、従来の半導体装置２００において、Ｐ型ウェル２０１とＮ型ウェル２０２の境界に、Ｐ型ウェル２０１よりも深い溝分離部２０３を形成してＮＰＮトランジスタの増幅率を下げる工夫が為されており、これによって、よりラッチアップに強いＣＭＯＳ構造を得ることができる。
【０００８】
図１６は、特許文献２に開示されている従来の半導体装置の要部構成例を示す縦断面図である。
【０００９】
図１６に示すように、従来の半導体装置３００は、バイポーラとＣＭＯＳが混在する所謂ＢｉＣＭＯＳであるが、そのＣＭＯＳ領域のＰ型ウェル３０１とＮ型ウェル３０２の境界には、上記特許文献１の場合と同様の深い溝分離部３０３が設けられている。また、Ｎ型ウェル３０２の領域よりも深い部分には、半導体基板３０４上に、より濃度の高いＮ＋埋め込み領域３０５が設けられ、Ｐ型ウェル３０１の領域よりも深い部分には、半導体基板３０４上に、より濃度の高いＰ＋埋め込み領域３０６が設けられている。ＮＭＯＳトランジスタ３０７とＰＭＯＳトランジスタ３０８の各増幅率ｈｆｅを小さくする工夫が為されて、よりラッチアップに強いＣＭＯＳ構造を得ることができる。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開昭６０−２２６１３６号公報
【特許文献２】特許第３２４４４１２号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
しかし、特許文献１に開示されている従来の半導体装置２００では、深い溝分離部２０３を設けても、溝分離部２０３よりも更に深い領域を電子が通ってしまい、ＮＰＮトランジスタの増幅率ｈｆｅは大きいままで、あまり効果が得られない。本発明者らのシミュレーションによれば、溝深さを４μｍ〜６μｍエッチングしたとしても、増幅率ｈｆｅが半分程度であった。溝深さを６μｍエッチングし、基板不純物濃度が１０１５程度の６μｍ溝深さでの実測値では、図２の実測点Ａに示すように８０パーセント程度、増幅率ｈｆｅが小さくなるに過ぎなかった。これでは、ラッチアップに強いＣＭＯＳ構造を得ることができない。
【００１２】
特許文献２に開示されている従来の半導体装置３００では、Ｎ＋埋め込み層３０５とＰ＋埋め込み層３０６を設けたことにより、よりラッチアップに強いＣＭＯＳ構造を得ることができるものの、予めフォトリソグラフィー工程が２工程、不純物注入工程が２工程を使って半導体基板３０４上のそれぞれのウェル領域内にＮ＋埋め込み層３０５とＰ＋埋め込み層３０６を基板深くに形成しなければならず、これに加えて、エピタキシャル成長させる必要もあり、元々、バイポーラトランジスタの埋め込み層を形成するＢｉＣＭＯＳ構造なら工程増はないが、ＣＭＯＳ構造では、工程が増えて複雑になり工程増のために製造コストも増加してしまうという問題があった。
【００１３】
しかも、ＣＭＯＳ構造の寄生サイリスタによるラッチアップとは別に、図７に示すようなＰ型ウェル内のＮＭＯＳ構造においても寄生ＮＰＮトランジスタを形成して、外来のサージがトリガとなって寄生ＮＰＮトランジスタに大きな電流が流れることについては全く防ぐことができない。
【００１４】
本発明は、上記従来の問題を解決するもので、工程が簡単で、よりラッチアップに強いＣＭＯＳやＮＭＯＳ構造を得ることができる半導体装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１５】
本発明の半導体装置は、Ｐ型ウェルおよびＮ型ウェルを有する半導体装置において、
該Ｐ型ウェルおよび該Ｎ型ウェルよりも深い高濃度不純物領域の不純物の濃度が１×１０１７ｃｍ−３から１×１０１９ｃｍ−３であり、素子分離用の第１溝分離部を有し、該第１溝分離部の深さが、ラッチアップを遮断するように、該高濃度不純物領域の深さと同等かまたは該高濃度不純物領域の深さよりも深いものであり、そのことにより上記目的が達成される。
【００１６】
また、好ましくは、本発明の半導体装置において、前記Ｎ型ウェルと前記Ｐ型ウェルを有するＣＭＯＳ構造の半導体装置であって、素子分離用の第２溝分離部を有し、該第１溝分離部が該Ｎ型ウェルと該Ｐ型ウェルとの境界にあり、該第１溝分離部の深さが該第２溝分離部の深さよりも深い。
【００１７】
また、好ましくは、本発明の半導体装置において、素子分離用の第２溝分離部を有し、前記第１溝分離部が、平面視で、該Ｐ型ウェル内および該Ｎ型ウェル内の少なくとも一方において、電源電圧出力端につながったＮ型領域とＮＭＯＳトランジスタのＮ型領域との間および、該電源電圧出力端につながったＰ型領域とＰＭＯＳトランジスタのＰ型領域との間の少なくともいずれかに配設されるかまたは、該電源電圧出力端につながったＮ型領域およびＰ型領域の少なくともいずれかを囲むように配設され、該第１溝分離部の深さが該第２溝分離部の深さよりも深い。
【００１８】
本発明の半導体装置は、Ｎ型ウェルとＰ型ウェルを有するＣＭＯＳ構造の半導体装置において、該Ｎ型ウェルと該Ｐ型ウェルよりも深い高濃度不純物領域の不純物の濃度が１×１０１７ｃｍ−３から１×１０１９ｃｍ−３であり、素子分離用の第１溝分離部および第２溝分離部を有し、該第１溝分離部が該Ｎ型ウェルと該Ｐ型ウェルとの境界にあり、該第１溝分離部の深さが該第２溝分離部の深さよりも深く、該第１溝分離部の深さが該高濃度不純物領域の深さと同等かまたは該高濃度不純物領域の深さよりも深いものであり、そのことにより上記目的が達成される。
【００１９】
また、好ましくは、本発明の半導体装置において、半導体基板上にエピタキシャル層が設けられ、該エピタキシャル層の上部側に前記Ｐ型ウェルと前記Ｎ型ウェルが設けられ、前記第２溝分離部間の該Ｐ型ウェルにＮＭＯＳトランジスタが設けられ、該第２溝分離部間の該Ｎ型ウェルにＰＭＯＳトランジスタが設けられている。
【００２０】
さらに、好ましくは、本発明の半導体装置における半導体基板が前記高濃度不純物領域であるかまたは、該半導体基板に前記高濃度不純物領域が配設されている。
【００２１】
さらに、好ましくは、本発明の半導体装置における半導体基板から前記エピタキシャル層に熱拡散した前記エピタキシャル層の一部領域が前記高濃度不純物領域になっている。
【００２２】
さらに、好ましくは、本発明の半導体装置における第１溝分離部の深さが、前記半導体基板の深さ以上の深さであるかまたは、該半導体基板から熱拡散した前記エピタキシャル層の一部領域の深さ以上の深さである。
【００２３】
さらに、好ましくは、本発明の半導体装置における第１溝分離部の先端部または底面部は、前記高濃度不純物領域の少なくとも上限境界部に達している。
【００２４】
さらに、好ましくは、本発明の半導体装置における第１溝分離部の先端部または底面部が、前記高濃度不純物領域に対して０〜２μｍだけ接しているかまたは入っている。
【００２５】
さらに、好ましくは、本発明の半導体装置における高濃度不純物領域の不純物の濃度が１×１０１８ｃｍ−３から１×１０１９ｃｍ−３である。
【００２６】
さらに、好ましくは、本発明の半導体装置における高濃度不純物領域の不純物の濃度が５×１０１８ｃｍ−３から１×１０１９ｃｍ−３である。
【００２７】
さらに、好ましくは、本発明の半導体装置における不純物は、Ｐ型不純物またはＮ型不純物である。
【００２８】
さらに、好ましくは、本発明の半導体装置において、前記Ｐ型不純物は、ホウ素またはインジウムであり、前記Ｎ型不純物はリン、砒素またはアンチモンである。
【００２９】
さらに、好ましくは、本発明の半導体装置における第１溝分離部は、前記第２溝分離部の底面部から更に深く形成されている。
【００３０】
さらに、好ましくは、本発明の半導体装置における第１溝分離部が、前記Ｐ型ウェル内に形成されたＮＭＯＳトランジスタと、前記Ｎ型ウェル内に形成されたＰＭＯＳトランジスタとの間に配設されているかまたは、該ＰＭＯＳトランジスタを囲むように配設されている。
【００３１】
本発明の半導体装置の製造方法は、Ｎ型ウェルとＰ型ウェルを有するＣＭＯＳ構造の半導体装置の製造方法において、不純物濃度が１×１０１７ｃｍ−３から１×１０１９ｃｍ−３の高濃度不純物領域である第１半導体基板上かまたは、該高濃度不純物領域を有する第２半導体基板上にエピタキシャル層を成長させるエピタキシャル成長工程と、該エピタキシャル層と同じ深さかまたは、該エピタキシャル層を突き抜けて該第１半導体基板または該第２半導体基板の高濃度不純物領域に届く深さで、該Ｎ型ウェルと該Ｐ型ウェルの境界部に第１溝を形成する第１溝形成工程と、第２溝を該第１溝よりも浅く形成する第２溝形成工程と、該第１溝および該第２溝を同一または別々の絶縁物で充填するかまたは、該第１溝および該第２溝の内側面および底面に絶縁膜を形成した後にその内部に導体を充填して素子分離用の第１溝分離部および第２溝分離部を形成する溝分離部形成工程と、該Ｎ型ウェルと該Ｐ型ウェルを該第１溝よりも浅く、該第２溝よりも深く形成するウェル領域形成工程とを有するものであり、そのことにより上記目的が達成される。
【００３２】
本発明の半導体装置の製造方法は、Ｎ型ウェルとＰ型ウェルを有するＣＭＯＳ構造の半導体装置の製造方法において、不純物濃度が１×１０１７ｃｍ−３から１×１０１９ｃｍ−３の高濃度不純物領域である第１半導体基板上かまたは、該高濃度不純物領域を有する第２半導体基板上にエピタキシャル層を成長させるエピタキシャル成長工程と、該エピタキシャル層の厚さよりも浅い深さで、該Ｎ型ウェルと該Ｐ型ウェルの境界部に第１溝を形成する第１溝形成工程と、第２溝を該第１溝よりも浅く形成する第２溝形成工程と、該第１溝および該第２溝を同一または別々の絶縁物で充填するかまたは、該第１溝および該第２溝の内側面および底面に絶縁膜を形成した後にその内部に導体を充填して素子分離用の第１溝分離部および第２溝分離部を形成する溝分離部形成工程と、該Ｎ型ウェルと該Ｐ型ウェルを該第１溝よりも浅く、該第２溝よりも深く形成するウェル領域形成工程と、熱処理により該第１半導体基板または該第２半導体基板から該エピタキシャル層に不純物を拡散させて該第１溝分離部の先端部分を該高濃度不純物領域に到達させる熱処理工程とを有するものであり、そのことにより上記目的が達成される。
【００３３】
本発明の半導体装置の製造方法は、Ｎ型ウェルとＰ型ウェルを有する半導体装置の製造方法において、不純物濃度が１×１０１７ｃｍ−３から１×１０１９ｃｍ−３の高濃度不純物領域である第１半導体基板上かまたは、該高濃度不純物領域を有する第２半導体基板上にエピタキシャル層を成長させるエピタキシャル成長工程と、該エピタキシャル層と同じ深さかまたは、該エピタキシャル層を突き抜けて該第１半導体基板または該第２半導体基板の高濃度不純物領域に届く深さで、電源電圧出力端につながったＮ型領域とＮＭＯＳトランジスタのＮ型領域との間および、該電源電圧出力端につながったＰ型領域とＰＭＯＳトランジスタのＰ型領域との間の少なくともいずれかまたは、該電源電圧出力端につながったＮ型領域およびＰ型領域の少なくともいずれかを囲むように第１溝を形成する第１溝形成工程と、第２溝を該第１溝よりも浅く形成する第２溝形成工程と、該第１溝および該第２溝を同一または別々の絶縁物で充填するかまたは、該第１溝および該第２溝の内側面および底面に絶縁膜を形成した後にその内部に導体を充填して素子分離用の第１溝分離部および第２溝分離部を形成する溝分離部形成工程と、該Ｎ型ウェルと該Ｐ型ウェルを該第１溝よりも浅く、該第２溝よりも深く形成するウェル領域形成工程とを有するものであり、そのことにより上記目的が達成される。
【００３４】
本発明の半導体装置の製造方法は、Ｎ型ウェルとＰ型ウェルを有するＣＭＯＳ構造の半導体装置の製造方法において、不純物濃度が１×１０１７ｃｍ−３から１×１０１９ｃｍ−３の高濃度不純物領域である第１半導体基板上かまたは、該高濃度不純物領域を有する第２半導体基板上にエピタキシャル層を成長させるエピタキシャル成長工程と、該エピタキシャル層の厚さよりも浅い深さで、電源電圧出力端につながったＮ型領域とＮＭＯＳトランジスタのＮ型領域との間および、該電源電圧出力端につながったＰ型領域とＰＭＯＳトランジスタのＰ型領域との間の少なくともいずれかまたは、該電源電圧出力端につながったＮ型領域およびＰ型領域の少なくともいずれかを囲むように第１溝を形成する第１溝形成工程と、第２溝を該第１溝よりも浅く形成する第２溝形成工程と、該第１溝および該第２溝を同一または別々の絶縁物で充填するかまたは、該第１溝および該第２溝の内側面および底面に絶縁膜を形成した後にその内部に導体を充填して素子分離用の第１溝分離部および第２溝分離部を形成する溝分離部形成工程と、該Ｎ型ウェルと該Ｐ型ウェルを該第１溝よりも浅く、該第２溝よりも深く形成するウェル領域形成工程と、熱処理により該第１半導体基板または該第２半導体基板から該エピタキシャル層に不純物を拡散させて該第１溝分離部の先端部分を該高濃度不純物領域に到達させる熱処理工程とを有するものであり、そのことにより上記目的が達成される。
【００３５】
また、好ましくは、本発明の半導体装置の製造方法における第１溝分離部の深さを、前記第１半導体基板または前記第２半導体基板の深さ以上の深さに形成するかまたは、該第１半導体基板または該第２半導体基板から熱拡散された前記エピタキシャル層の一部領域の深さ以上の深さに形成する。
【００３６】
さらに、好ましくは、本発明の半導体装置の製造方法における第１溝分離部を、その先端部または底面部が前記高濃度不純物領域の少なくとも上限境界部に到達するように形成する。
【００３７】
さらに、好ましくは、本発明の半導体装置の製造方法における第１溝分離部を、その先端部または底面部が前記高濃度不純物領域に対して０〜２μｍだけ接しているかまたは入るように形成する。
【００３８】
さらに、好ましくは、本発明の半導体装置の製造方法における高濃度不純物領域の不純物濃度が１×１０１８ｃｍ−３から１×１０１９ｃｍ−３である。
【００３９】
さらに、好ましくは、本発明の半導体装置の製造方法における高濃度不純物領域の不純物濃度が５×１０１８ｃｍ−３から１×１０１９ｃｍ−３ｃｍ−３である。
【００４０】
さらに、好ましくは、本発明の半導体装置の製造方法における不純物がＰ型不純物またはＮ型不純物である。
【００４１】
上記構成により、以下、本発明の作用を説明する。
【００４２】
本発明においては、Ｎ型ウェルとＰ型ウェルを有するＣＭＯＳ構造の半導体装置において、Ｎ型ウェルとＰ型ウェルよりも深い高濃度不純物領域の不純物の濃度が１×１０１７ｃｍ−３から１×１０１９ｃｍ−３であり、素子分離用の第１溝分離部および第２溝分離部を有し、第１溝分離部がＮ型ウェルとＰ型ウェルとの境界にあり、第１溝分離部の深さが第２溝分離部の深さよりも深く、第１溝分離部の深さが高濃度不純物領域の深さと同等かまたは該高濃度不純物領域の深さよりも深い。即ち、ウェル境界に深い第１溝分離部があり、その第１溝分離部の深さが、不純物の濃度が１×１０１７ｃｍ−３から１×１０１９ｃｍ−３の高濃度不純物領域に届く深さである。
【００４３】
これによって、１×１０１７ｃｍ−３から１×１０１９ｃｍ−３の高不純物濃度の半導体基板が用いられ、ＣＭＯＳ構造のＰ型ウェルとＮ型ウェルの境界に設けられた第１溝分離部の先端部分がその高不純物濃度領域に届く深さに形成されて、従来のように第１溝分離部よりも更に深い領域を電子が通過することなく、従来のようにウェル領域内にＮ＋埋め込み層やＰ＋埋め込み層を新たに基板深く埋め込む必要もなく、より簡便な製造方法で、よりラッチアップに強いＣＭＯＳ構造を得ることが可能となり、コスト性能の両方に優れた半導体装置が得られる。
【００４４】
また、ウェル境界に寄生サイリスタのオン状態防止機能に加えてまたはこれとは別に、更に寄生ＮＭＯＳトランジスタのオン状態をも防ぐことが可能となる。よって、工程が簡単で、よりラッチアップに強いＣＭＯＳ構造に加えてまたはこれとは別に、工程が簡単で、よりラッチアップに強いＮＭＯＳ構造が得られる。
【発明の効果】
【００４５】
以上により、本発明によれば、１×１０１７ｃｍ−３から１×１０１９ｃｍ−３の高不純物濃度の半導体基板を用い、ＣＭＯＳ構造のＰ型ウェルとＮ型ウェルの境界に設けられた第１溝分離部の先端部分がその高不純物濃度領域に達するように深く形成することにより、従来のように第１溝分離部よりも更に深い領域を電子が通過することなく、従来のようにウェル領域内にＮ＋埋め込み層やＰ＋埋め込み層を新たに基板深く埋め込む必要もなく、簡便な製造方法で、よりラッチアップに強いＣＭＯＳ構造を得ることができ、コスト性能の両方に優れた本発明の半導体装置を得ることができる。
【００４６】
また、ウェル境界に寄生サイリスタのオン状態防止機能に加えてまたはこれとは別に、更に寄生ＮＭＯＳトランジスタのオン状態をも防ぐことができる。したがって、工程が簡単で、よりラッチアップに強いＣＭＯＳ構造に加えてまたはこれとは別に、工程が簡単で、よりラッチアップに強いＮＭＯＳ構造を得ることができる。
【図面の簡単な説明】
【００４７】
【図１】本発明の実施形態１における半導体装置の要部構成例を示す縦断面図である。
【図２】不純物濃度と増幅率との関係を示す図である。
【図３】（ａ）〜（ｃ）はそれぞれ、図１の半導体装置の製造方法における各製造工程（その１）を説明するための要部縦断面図である。
【図４】（ｄ）〜（ｆ）はそれぞれ、図１の半導体装置の製造方法における各製造工程（その２）を説明するための要部縦断面図である。
【図５】本発明の実施形態２における半導体装置の要部構成例を示す縦断面図である。
【図６】図１または図５の高耐圧な半導体装置の平面視構造を模式的に示す平面図である。
【図７】Ｐ型ウェル内に形成される寄生ＮＰＮトランジスタの等価回路例を示す半導体装置の要部縦断面図である。
【図８】本発明の実施形態３における高耐圧な半導体装置の要部構成例を示す縦断面図である。
【図９】図８の高耐圧な半導体装置の平面視構造の一例を模式的に示す平面図である。
【図１０】単一のＮ＋ダイオードの平面視構造の一例を模式的に示す平面図である。
【図１１】二つ並列のＮ＋ダイオードの平面視構造の一例を模式的に示す平面図である。
【図１２】（ａ）は、図１０の単一のＮ＋ダイオードの等価回路を示す回路図、（ｂ）は、図１１の二つ並列のＮ＋ダイオードの等価回路を示す回路図である。
【図１３】従来の半導体装置の寄生サイリスタ構造（ＰＮＰＮ構造）を示す要部縦断面図である。
【図１４】図１３のＰＮＰＮ構造の等価回路を説明するための図であって、（ａ）はＰＮＰＮ構造を模式的に示す図、（ｂ）はそのＰＮＰＮ構造の等価回路図である。
【図１５】特許文献１に開示されている従来の半導体装置におけるＣＭＯＳＬＳＩのＰ型不純物注入工程を示す要部縦断面図である。
【図１６】特許文献２に開示されている従来の半導体装置の要部構成例を示す縦断面図である。
【発明を実施するための形態】
【００４８】
以下に、本発明の高耐圧な半導体装置およびその製造方法の実施形態１〜３について図面を参照しながら詳細に説明する。なお、各図における構成部材のそれぞれの厚みや長さなどは図面作成上の観点から、図示する構成に限定されるものではない。
【００４９】
（実施形態１）
図１は、本発明の実施形態１における高耐圧な半導体装置の要部構成例を示す縦断面図である。
【００５０】
図１において、本実施形態１の高耐圧な半導体装置１は、高不純物濃度の半導体基板２上にエピタキシャル層３がエピタキシャル成長されて形成されている。このエピタキシャル層３の上部側にＰ型ウェル４とＮ型ウェル５が設けられている。これらのＰ型ウェル４とＮ型ウェル５の境界上には、素子分離のための溝分離部６（ＬＯＣＯＳ領域）が設けられている。溝分離部６（ＬＯＣＯＳ領域）はその境界上の他にも、素子分離用に用いられている。このように、この半導体装置１は、Ｐ型ウェル４とＮ型のウェル５を持ったＣＭＯＳ構造であり、左側の溝分離部６（ＬＯＣＯＳ領域）間にはＮＭＯＳトランジスタ７が設けられ、右側の溝分離部６（ＬＯＣＯＳ領域）間にはＰＭＯＳトランジスタ８が設けられている。ＮＭＯＳトランジスタ７は、Ｐ型ウェル４上にゲート酸化膜９を介してゲート電極１０が設けられ、その両側にソース領域とドレイン領域としてＮ＋領域１１がそれぞれ設けられている。また、ＰＭＯＳトランジスタ８は、Ｎ型ウェル５上にゲート酸化膜９を介してゲート電極１０が設けられ、その両側にソース領域とドレイン領域としてＰ＋領域１２がそれぞれ設けられている。
【００５１】
高不純物濃度の半導体基板２は、不純物（Ｎ型またはＰ型）の濃度が１×１０１８ｃｍ−３よりも高く構成されている。半導体基板２の高濃度不純物領域はＰ型ウェル４とＮ型ウェル５よりも深い領域にある。Ｐ型ウェル４とＮ型ウェル５の境界にある溝分離部６（ＬＯＣＯＳ領域）は、Ｐ型ウェル４とＮ型ウェル５の最も深い位置よりも浅い領域にある。溝分離部６（ＬＯＣＯＳ領域）から更に深く溝分離部１３が形成されている。この溝分離部１３は、溝分離部６よりも深い位置に形成され、溝分離部１３の深さが、１×１０１８ｃｍ−３より不純物濃度の高い半導体基板２の領域よりも深く形成されている。要するに、ウェル境界に深い溝分離部１３があり、その溝分離部１３の深さは、不純物濃度が１×１０１８ｃｍ−３以上の領域に届く深さである。
【００５２】
上記のように、ウェル深さより深い部分の濃度、即ち、半導体基板２の不純物濃度が１×１０１８ｃｍ−３以上であり、ウェル境界の溝分離部１３の深さが、不純物濃度が１×１０１８ｃｍ−３以上の半導体基板２の領域よりも深い溝構造であると、充分に増幅率ｈｆｅが小さくなって、よりラッチアップに強いＣＭＯＳ構造を得ることができることを、本発明者らは見出した。
【００５３】
図２は、不純物濃度と増幅率との関係を示す図であって、シミュレーションおよび実測の結果を示している。
【００５４】
図２から分かるように、溝分離部１３の先端部分の不純物濃度（Ｎ型またはＰ型）が、１×１０１８ｃｍ−３よりも高ければ、充分に増幅率ｈｆｅが小さくなって、よりラッチアップに強いＣＭＯＳ構造を得ることができる。より好ましくは、その溝分離部１３の先端部分の不純物濃度（Ｎ型またはＰ型）が、５×１０１８ｃｍ−３よりも高ければ、充分に増幅率ｈｆｅが小さくなって、よりラッチアップに強いＣＭＯＳ構造を得ることができる。また、そのラッチアップに強いＣＭＯＳ構造を実現するためには、１×１０１８ｃｍ−３以上、さらに好ましくは５×１０１８ｃｍ−３以上のウェハまたは半導体基板２を用い、その上に低濃度なエピタキシャル層３をエピタキシャル成長させることにより得ることができる。そのエピタキシャル層３の厚さはウェルを形成するのに充分な深さがあればよく、例えば５μｍ〜７μｍの厚さがあればよい。ＲＩＥ（反応性イオンエッチング）を使ってエピタキシャル層３を抜けて半導体基板２まで届く溝分離部１３になる溝１３ａを形成すればよく、特許文献２に比べれば、１×１０１８ｃｍ−３以上の不純物濃度の高い半導体基板２を用意するだけでよく、特許文献２の埋め込み層を形成するためのフォトリソグラフィとその不純物イオン注入工程の削減となり工程が簡略化でき、その分、製造コストも低くなる。さらに、不純物濃度（Ｎ型またはＰ型）の上限値としては、図２から分かるように、１×１０１９ｃｍ−３を超えても増幅率ｈｆｅが１以下になって意味がない。したがって、溝分離部１３の先端部分の不純物濃度（Ｎ型またはＰ型）は、１×１０１８ｃｍ−３から１×１０１９ｃｍ−３、より好ましくは、５×１０１８ｃｍ−３から１×１０１９ｃｍ−３である。
【００５５】
上記構成の高耐圧な半導体装置１の製造方法について説明する。
【００５６】
図３（ａ）〜図３（ｃ）および図４（ｄ）〜図４（ｆ）はそれぞれ、図１の半導体装置１の製造方法における各製造工程を説明するための要部縦断面図である。
【００５７】
まず、図３（ａ）に示すように、不純物濃度が１×１０１８ｃｍ−３から１×１０１９ｃｍ−３の半導体基板２としてシリコン（Ｓｉ）基板を用いて、シリコン基板上にエピタキシャル層３をエピタキシャル成長させる。シリコン基板にイオン注入されている不純物としては、Ｐ型として、ホウ素やインジウム、Ｎ型として、リンや、砒素、さらにはアンチモンなどが考えられる。このエピタキシャル層３の層厚としては、ウェル形成に充分な例えば４μｍ〜８μｍの厚さとする。
【００５８】
次に、図３（ｂ）に示すように、工程の後半でウェルの境界になる予定の位置に溝１３ａを形成する。このウェル境界の溝１３ａは、ＲＩＥ法を用いてエッチングすることにより形成する。溝１３ａの深さは、エピタキシャル層３の深さが４μｍならば、それ以上の４μｍ〜５μｍの溝深さ、エピタキシャル層３の深さが６μｍならば、それ以上の６μｍ〜７μｍの溝深さにエッチングする。要するに、溝１３ａの深さは、その溝１３ａの先端部分がエピタキシャル層３を貫通してシリコン（Ｓｉ）基板の不純物高濃度領域に至る深さであればよい。ここでは、溝１３ａの先端部分が１μｍの深さ分だけシリコン（Ｓｉ）基板の不純物高濃度領域に入っている。
【００５９】
その溝１３ａの形成後、溝１３ａ内に素子分離用の絶縁膜を充填するかまたは、熱酸化による酸化物またはＣＶＤ酸化物を溝１３ａ内の側壁と底面に１０μｍ〜５０μｍの膜厚で形成した後に導電性物、例えば多結晶シリコンなどを充填してもよい。
【００６０】
続いて、図３（ｃ）に示すように、素子分離のためトランジスタ間などの各位置に溝分離部６を形成する。この溝分離部６は、従来の技術を用いて、エピタキシャル層３の表面側のシリコンをエッチング除去して所定領域に凹部を形成した後に、この所定領域の凹部内に絶縁膜を充填することにより形成される。また、この溝分離部６が形成されることにより、溝分離部１３が溝分離部６の下部に完成する。この溝分離部６は、溝分離部１３の代わりに、ＬＯＣＯＳ法（Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）により形成されてもよい。
【００６１】
その後、図４（ｄ）に示すように、エピタキシャル層３の上部に溝分離部１３を境界としてＰ型ウェル４とＮ型ウェル５を形成する。これらのＰ型ウェル４とＮ型ウェル５の形成方法は、例えば、まず、フォトリソグラフを使ってＰ型ウェル４となる領域だけ開口したレジストマスクを用いてＰ型不純物のホウ素を２００Ｋｅｖ〜８００ＫｅＶのエネルギーで１×１０１２ｃｍ２〜１×１０１３ｃｍ２のドーズ量として、１〜３種のエネルギーで複数回に分けてイオン注入する。これによって、Ｐ型ウェル４の領域を形成することができる。次に、Ｎ型ウェル５となる領域だけ開口したレジストマスクを用いてＮ型不純物のリンを４００ＫｅＶ〜２ＭｅＶのエネルギーで１×１０１２ｃｍ２〜５×１０１２ｃｍ２のドーズ量で、１〜３種のエネルギーで複数回に分けてイオン注入する。これによって、Ｎ型ウェル５の領域を形成することができる。
【００６２】
これらのイオン注入後、熱拡散処理により熱拡散させてＰ型ウェル４とＮ型ウェル５を形成する。この熱拡散処理は、摂氏９５０度で６０分間の不活性ガス中で行うかまたは、後で説明するゲート絶縁膜を形成する熱酸化時の熱処理で兼ねてもよい。
【００６３】
続いて、図４（ｅ）に示すように、エピタキシャル層３上にゲート絶縁膜９を形成し、その上にゲート電極１０を形成する。このゲート絶縁膜９は、エピタキシャル層３上に、例えば２０ｎｍ〜４０ｎｍの膜厚で熱酸化法を用いて形成する。ゲート電極１０は、ゲート絶縁膜９上に、１５０ｎｍ〜２５０ｎｍの膜厚でＣＶＤ法を用いて多結晶を堆積した後に、所定形状にパターニングされたフォトレジストをマスクとしてＲＩＥで、ゲート電極１０およびゲート絶縁膜９をエッチングして所定形状に形成する。
【００６４】
さらに、図４（ｆ）に示すように、Ｐ型ウェル４におけるゲート電極１０の両側領域にＮ＋領域１１を形成すると共に、Ｎ型ウェル５におけるゲート電極１０の両側領域にＰ＋領域１２を形成する。これによって、Ｐ型ウェル４とＮ型ウェル５の境界に溝分離部１３が形成され、その先端部分が不純物高濃度領域に達した状態で、ＣＭＯＳ構造のＮＭＯＳトランジスタ７とＰＭＯＳトランジスタ８が形成される。
【００６５】
このＮＭＯＳトランジスタ７は、Ｐ型ウェル４上にゲート酸化膜９を介してゲート電極１０が設けられ、その両側にソース領域とドレイン領域としてＮ＋領域１１がそれぞれ設けられている。また、このＰＭＯＳトランジスタ８は、Ｎ型ウェル５上にゲート酸化膜９を介してゲート電極１０が設けられ、その両側にソース領域とドレイン領域としてＰ＋領域１２がそれぞれ設けられている。
【００６６】
なお、Ｎ＋領域１１およびＰ＋領域１２は、図１では不純物濃度が一様な領域になっているが、不純物濃度の違う２種類の領域からなっている所謂ＬＤＤ（Ｌｉｇｈｔ  Ｄｏｐｅｔ  Ｄｒａｉｎ）領域であっても構わない。
【００６７】
その後の工程としては、従来の半導体装置の製造方法と同様に、配線層を形成して、ＣＭＯＳ構造のＮＭＯＳトランジスタ７とＰＭＯＳトランジスタ８に対して接続することによりＣＭＯＳ回路が完成する。
【００６８】
要するに、この半導体装置１の製造方法は、Ｎ型ウェル５とＰ型ウェル４を有するＣＭＯＳ構造の半導体装置１の製造方法であって、不純物濃度が１×１０１７ｃｍ−３から１×１０１９ｃｍ−３、より好ましくは、１×１０１８ｃｍ−３から１×１０１９ｃｍ−３、さらに好ましくは、５×１０１８ｃｍ−３から１×１０１９ｃｍ−３のの高濃度不純物領域である第１半導体基板として半導体基板２上にエピタキシャル層３を成長させるエピタキシャル成長工程と、エピタキシャル層３と同じ深さかまたは、エピタキシャル層３を突き抜けて半導体基板２の高濃度不純物領域に届く深さで、Ｎ型ウェル５とＰ型ウェル４の境界部に第１溝１３ａを形成する第１溝形成工程と、第２溝を第１溝１３ａよりも浅く形成する第２溝形成工程と、第１溝１３ａおよび第２溝を同一または別々の絶縁物で充填するかまたは、第１溝１３ａおよび第２溝の内側面および底面に絶縁膜を形成した後にその内部に導体を充填して素子分離用の第１溝分離部としての溝分離部１３および第２溝分離部としての溝分離部６を形成する溝分離部形成工程と、Ｎ型ウェル５とＰ型ウェル４を第１溝３ａよりも浅く、第２溝よりも深く形成するウェル領域形成工程とを有している。
【００６９】
以上により、本実施形態１によれば、１×１０１７ｃｍ−３から１×１０１９ｃｍ−３の高不純物濃度の半導体基板２を用い、ＣＭＯＳ構造のＰ型ウェル４とＮ型ウェル５の境界に設けられた溝分離部１３の先端部分がその高不純物濃度領域に達する（エピタキシャル層３を貫通して半導体基板２の領域に至る）ように深く形成することにより、従来のように溝分離部１３よりも更に深い領域（溝分離部１３の下側）を電子が通過することなく、従来のようにウェル領域内にＮ＋埋め込み層やＰ＋埋め込み層を基板深く埋め込む必要もなく、簡便な方法で、よりラッチアップに強いＣＭＯＳ構造を得ることができ、コスト性能の両方に優れた半導体装置１を得ることができる。
【００７０】
なお、本実施形態１では、Ｐ型ウェル４とＮ型ウェル５の境界に形成された溝分離部１３の先端部分が半導体基板２の高不純物濃度領域に達するように深く形成する場合について説明したが、これに限らず、Ｐ型ウェル４とＮ型ウェル５の境界に形成された溝分離部１３の先端部分が半導体基板２の高不純物濃度領域に達しておらず、エピタキシャル層３の途中であっても、熱処理により半導体基板２の高不純物濃度領域が拡散拡大して、溝分離部１３の先端部分がその拡散拡大した高不純物濃度領域に達していれば、上記実施形態１の場合と同様の効果を得ることができる。この場合の詳細を次の実施形態２として説明する。
【００７１】
（実施形態２）
図５は、本発明の実施形態２における高耐圧な半導体装置の要部構成例を示す縦断面図である。なお、図１の構成部材と同様の作用効果を奏する構成部材には同一の部材番号を付して説明する。
【００７２】
図５において、本実施形態２の高耐圧な半導体装置１Ａは、高不純物濃度の半導体基板２上にエピタキシャル層３が形成され、このエピタキシャル層３の上部側にＰ型ウェル４とＮ型ウェル５が設けられている。これらのＰ型ウェル４とＮ型ウェル５の境界上には、素子分離のための溝分離部６（ＬＯＣＯＳ領域）が設けられ、溝分離部６（ＬＯＣＯＳ領域）の底面から溝分離部１３Ａが形成されている。この溝分離部１３Ａの深さは、上記実施形態１の溝分離部１３よりも浅く、この溝分離部１３Ａの先端部分が、１×１０１８ｃｍ−３から１×１０１９ｃｍ−３の不純物濃度領域、さらに好ましくは、５×１０１８ｃｍ−３から１×１０１９ｃｍ−３の不純物濃度領域の半導体基板２に到達しておらず、エピタキシャル層３の途中であってもよい。要するに、熱処理により半導体基板２の高不純物濃度領域がエピタキシャル層３側に拡散され、ウェル境界に深い溝分離部１３Ａがあり、その溝分離部１３Ａの先端部分が、拡散した１×１０１８ｃｍ−３から１×１０１９ｃｍ−３の不純物濃度領域、さらに好ましくは、拡散した５×１０１８ｃｍ−３から１×１０１９ｃｍ−３の不純物濃度領域に届いていれば、溝分離部１３Ａの下部を電子が通過することはない。このように、この半導体装置１Ａは、Ｐ型ウェル４とＮ型のウェル５を持ったＣＭＯＳ構造であり、ＮＭＯＳトランジスタ７は、Ｐ型ウェル４上にゲート酸化膜９を介してゲート電極１０が設けられ、その両側にソース領域とドレイン領域としてＮ＋領域１１がそれぞれ設けられている。また、ＰＭＯＳトランジスタ８は、Ｎ型ウェル５上にゲート酸化膜９を介してゲート電極１０が設けられ、その両側にソース領域とドレイン領域としてＰ＋領域１２がそれぞれ設けられている。
【００７３】
上記構成の高耐圧な半導体装置１Ａの製造方法について説明する。
【００７４】
まず、不純物濃度が１×１０１８ｃｍ−３から１×１０１９ｃｍ−３の半導体基板２上にエピタキシャル層３を例えば４μｍ〜８μｍの膜厚で形成する。ウェル境界になる位置でエピタキシャル層３の途中までの深さの溝をエッチングにて形成する。このウェル境界の溝深さは、後の熱処理工程で、半導体基板２の高不純物濃度がエピタキシャル層３側に拡散してエピタキシャル層３の半導体基板２側領域が高不純物濃度になる場合に、エピタキシャル層３に拡散した高不純物濃度に溝の底部分が到達していることが必要である。もちろん、エピタキシャル層３に拡散した高不純物濃度領域３ａの不純物濃度は、１×１０１８ｃｍ−３から１×１０１９ｃｍ−３、さらに好ましくは、５×１０１８ｃｍ−３から１×１０１９ｃｍ−３である。
【００７５】
その溝の形成後、溝内に素子分離用の絶縁膜を充填する。素子分離のためトランジスタ間などの各位置に凹部を形成しその凹部内に絶縁膜を充填して溝分離部６を形成する。さらに、エピタキシャル層３の上部に溝分離部１３Ａを境界としてＰ型ウェル４となる領域とＮ型ウェル５となる領域にそれぞれの不純物イオンを注入する。
【００７６】
これらのイオン注入後、熱拡散処理により熱拡散させてＰ型ウェル４とＮ型ウェル５を形成する。この熱拡散処理は、摂氏９５０度で６０分間の不活性ガス中で行うかまたは、後で説明するゲート絶縁膜を形成する熱酸化時の熱処理で兼ねてもよい。このとき、半導体基板２の高不純物濃度領域もエピタキシャル層３側に拡散して、エピタキシャル層３の下部が高不純物濃度領域３ａとなる。前述したが、高不純物濃度領域３ａの不純物濃度は、１×１０１８ｃｍ−３から１×１０１９ｃｍ−３、さらに好ましくは、５×１０１８ｃｍ−３から１×１０１９ｃｍ−３である。溝分離部１３Ａの先端部分が高不純物濃度領域３ａに到達している必要がある。
【００７７】
続いて、エピタキシャル層３上にゲート絶縁膜９を形成し、その上にゲート電極１０を形成する。さらに、Ｐ型ウェル４におけるゲート電極１０の両側領域にＮ＋領域１１を形成すると共に、Ｎ型ウェル５におけるゲート電極１０の両側領域にＰ＋領域１２を形成する。これによって、Ｐ型ウェル４とＮ型ウェル５の境界に溝分離部１３Ａが形成され、その先端部分が、熱処理により拡散した不純物高濃度領域に達した状態で、ＣＭＯＳ構造のＮＭＯＳトランジスタ７とＰＭＯＳトランジスタ８が形成される。
【００７８】
その後の工程として、配線層を形成して、ＣＭＯＳ構造のＮＭＯＳトランジスタ７とＰＭＯＳトランジスタ８に対して接続することによりＣＭＯＳ回路が完成する。
【００７９】
要するに、この半導体装置１Ａの製造方法は、Ｎ型ウェル５とＰ型ウェル４を有するＣＭＯＳ構造の半導体装置１Ａの製造方法であって、不純物濃度が１×１０１７ｃｍ−３から１×１０１９ｃｍ−３の高濃度不純物領域である第１半導体基板としての半導体基板２上にエピタキシャル層３を成長させるエピタキシャル成長工程と、エピタキシャル層３の厚さよりも浅い深さで、Ｎ型ウェル５とＰ型ウェル４の境界部に第１溝としての溝１３ａを形成する第１溝形成工程と、第２溝を第１溝１３ａよりも浅く形成する第２溝形成工程と、第１溝１３ａおよび第２溝を同一または別々の絶縁物で充填するかまたは、第１溝１３ａおよび第２溝の内側面および底面に絶縁膜を形成した後にその内部に導体を充填して素子分離用の第１溝分離部としての第１溝分離部１３Ａおよび第２溝分離部としての溝分離部６を形成する溝分離部形成工程と、Ｎ型ウェル５とＰ型ウェル４を第１溝１３ａよりも浅く、第２溝よりも深く形成するウェル領域形成工程と、半導体基板２からエピタキシャル層３に不純物を拡散させて溝分離部１３Ａの先端部分をその高濃度不純物領域に到達させる熱処理工程とを有している。
【００８０】
以上により、本実施形態２によれば、１×１０１７ｃｍ−３から１×１０１９ｃｍ−３の高不純物濃度の半導体基板２を用い、これを熱処理することで、半導体基板２の高不純物濃度をエピタキシャル層３側に拡散させ、エピタキシャル層３の下部に高不純物濃度領域３ａを形成するので、ＣＭＯＳ構造のＰ型ウェル４とＮ型ウェル５の境界に設けられる溝分離部１３Ａは上記実施形態１の溝分離部１３よりも浅くてもよく、製造工程が容易化する。この場合、溝分離部１３Ａの先端部分がそのエピタキシャル層３の高不純物濃度領域３ａに達するように形成することにより、従来のように溝分離部１３よりも更に深い領域（溝分離部１３の下側）を電子が通過することなく、従来のようにウェル領域内にＮ＋埋め込み層やＰ＋埋め込み層を基板深く埋め込む必要もなく、簡便な方法で、よりラッチアップに強いＣＭＯＳ構造を得ることができ、コスト性能の両方に優れた半導体装置１Ａを得ることができる。
【００８１】
なお、本実施形態１，２では、不純物濃度が１×１０１８ｃｍ−３から１×１０１９ｃｍ−３までの高不純物濃度領域、さらに好ましくは、不純物濃度が５×１０１８ｃｍ−３から１×１０１９ｃｍ−３までの高不純物濃度領域を用いて、Ｐ型ウェル４とＮ型ウェル５の境界の溝分離部１３または１３Ａの先端部分がその高不純物濃度領域（半導体基板２の高不純物濃度領域またはエピタキシャル層３の高不純物濃度領域３ａ）に達するように形成する場合について説明したが、これに限らず、高不純物濃度領域の不純物濃度が１×１０１８ｃｍ−３よりも薄い場合、例えば、１×１０１７ｃｍ−３の場合であっても、ラッチアップ強度的に本実施形態１、２の場合よりも効果が落ちても、簡便な方法で、比較的ラッチアップに強いＣＭＯＳ構造を得ることができ、コスト性能の両方に優れた半導体装置１または１Ａを得ることができる。この不純物濃度範囲も含めれば、半導体基板２の不純物濃度またはエピタキシャル層３の高不純物濃度領域３ａの不純物濃度は１×１０１７ｃｍ−３から１×１０１９ｃｍ−３とすることができる。
【００８２】
なお、本実施形態１、２では、溝分離部を深くしてトラップする距離を稼ぐ従来手法だけではラッチアップに対して有効ではなく、これに加えてトラップする領域の不純物濃度を所定値以上に高くしている。即ち、半導体基板２の不純物濃度またはエピタキシャル層３の高不純物濃度領域３ａの不純物濃度は１×１０１７ｃｍ−３から１×１０１９ｃｍ−３とするが、さらに詳細に説明すると、ホウ素やインジウムなどのＰ型の不純物を用いてもよく、リンや、砒素、さらにはアンチモンなどのＮ型の不純物を用いてもよい。これは、ラッチアップは、図２に示すようにｐｎｐＨｆｅ×ｎｐｎＨｆｅで効いてくるため、ｐｎｐＨｆｅ×ｎｐｎＨｆｅの値が小さくなればラッチアップし難くなる。Ｐ型の不純物濃度が高いとｎｐｎＨｆｅが小さくなり、Ｎ型の不純物濃度が高いとｐｎｐＨｆｅが小さくなる。
【００８３】
なお、本実施形態１，２では、不純物濃度が１×１０１７ｃｍ−３から１×１０１９ｃｍ−３、より好ましくは、１×１０１８ｃｍ−３から１×１０１９ｃｍ−３、さらに好ましくは、５×１０１８ｃｍ−３から１×１０１９ｃｍ−３の高濃度不純物領域の半導体基板２上にエピタキシャル層３を形成する場合について説明したが、これに限らず、第２半導体基板としての半導体基板の平面視の一部領域または一部層領域に、不純物濃度が１×１０１７ｃｍ−３から１×１０１９ｃｍ−３、より好ましくは、１×１０１８ｃｍ−３から１×１０１９ｃｍ−３、さらに好ましくは、５×１０１８ｃｍ−３から１×１０１９ｃｍ−３の高濃度不純物領域が配設されていてもよく、その上にエピタキシャル層３を形成しても、本発明の目的を達成することができる。
【００８４】
なお、本実施形態１，２では、その具体例として、第１溝分離部としての溝分離部１３または１３Ａの先端部または底面部が、不純物濃度が１×１０１７ｃｍ−３から１×１０１９ｃｍ−３、より好ましくは、１×１０１８ｃｍ−３から１×１０１９ｃｍ−３、さらに好ましくは、５×１０１８ｃｍ−３から１×１０１９ｃｍ−３の高濃度不純物領域に対して１μｍだけ入っている場合について説明したが、これに限らず、溝分離部１３または１３Ａの先端部または底面部がこの高濃度不純物領域の少なくとも上限境界部に達していればよく、具体的には、第１溝分離部としての溝分離部１３または１３Ａの先端部または底面部が、不純物濃度が１×１０１７ｃｍ−３から１×１０１９ｃｍ−３、より好ましくは、１×１０１８ｃｍ−３から１×１０１９ｃｍ−３、さらに好ましくは、５×１０１８ｃｍ−３から１×１０１９ｃｍ−３の高濃度不純物領域に対して０〜２μｍだけ接しているかまたは入っていてもよい。
【００８５】
なお、上記実施形態１，２では、特に説明しなかったが、上記実施形態１，２におけるＰ型ウェル４とＮ型ウェル５の境界の溝分離部１３または１３Ａの平面視構造について説明する。
【００８６】
図６は、図１または図５の高耐圧な半導体装置１または１Ａの平面視構造を模式的に示す平面図である。
【００８７】
図６の半導体装置１または１Ａにおいて、前述したが、Ｐ型ウェル４とＮ型のウェル５を持ったＣＭＯＳ構造であり、ＮＭＯＳトランジスタ７は、Ｐ型ウェル４上にゲート酸化膜９を介してゲート電極１０が設けられ、その両側にソース領域とドレイン領域としてＮ＋領域１１がそれぞれ設けられている。また、ＰＭＯＳトランジスタ８は、Ｎ型ウェル５上にゲート酸化膜９を介してゲート電極１０が設けられ、その両側にソース領域とドレイン領域としてＰ＋領域１２がそれぞれ設けられている。この場合に、平面視において、Ｎ型ウェル５上に形成されたＰＭＯＳトランジスタ８の周囲を、溝分離部１３または１３Ａが取り囲んで形成している。これによって、ラッチアップに強いＣＭＯＳ構造を得ることができ、簡単な構成でコスト性能の両方に優れた半導体装置１または１Ａを得ることができる。
【００８８】
なお、図６では、平面視において、Ｎ型ウェル５上に形成されたＰＭＯＳトランジスタ８の周囲を、溝分離部１３または１３Ａが取り囲んで形成している場合について説明したが、これに限らず、Ｎ型ウェル５上に形成されたＰＭＯＳトランジスタ８と、Ｐ型ウェル４上に形成されたＮＭＯＳトランジスタ７との間に直線状に、溝分離部１３または１３Ａを形成してもよい。
【００８９】
このように、上記実施形態１，２では、ＣＭＯＳ構造でＰ型ウェル４とＮ型ウェル５の境界に溝分離部１３または１３Ａを高濃度不純物領域まで深く形成して、ウェル境界部の寄生サイリスタのラッチアップを防ぐことができるものの、Ｐ型ウェル４とＮ型ウェル５のうちの少なくともいずれかのウェル内の寄生トランジスタに大きな電流が流れることについては全く防ぐことはできない。
【００９０】
即ち、本発明者は、ウェル境界の寄生サイリスタのラッチアップ以外に、例えば、Ｐ型ウェル４内の寄生ＮＰＮトランジスタにおいて外部からのサージでオンになり大きな電流が流れて、最悪破壊に至ることを見出した。次の図７の断面図に、寄生バイポーラトランジスタの寄生ＮＰＮトランジスタを等価的に示している。上記実施形態１，２のようなウェル境界のラッチアップ対策だけではなく、次の実施形態３に示す寄生ＮＰＮトランジスタのラッチアップ対策も必要である。
【００９１】
図７は、Ｐ型ウェル４内に形成される寄生ＮＰＮトランジスタの等価回路例を示す半導体装置の要部縦断面図である。
【００９２】
図７において、Ｐ型ウェル４内のＮＰＮ構造で、Ｎ＋領域１１に電源電圧出力端が接続されている場合に、寄生ＮＰＮトランジスタの等価回路として、Ｎ＋領域１１にコレクタが接続され、Ｐ＋領域１２にベースが接続され、別のＮ＋領域１１（出力ＮＭＯＳトランジスタ７ＡのＮ＋領域１１）にエミッタが接続された寄生ＮＰＮトランジスタが形成されて、外部からのサージで寄生ＮＰＮトランジスタがオンになり、この寄生ＮＰＮトランジスタに大きな電流が流れる虞がある。
【００９３】
これを解決するために、Ｐ型ウェル４内のＮＰＮ構造で大きな電流が流れる可能性のある電源電圧出力端に直接つながったＮ＋領域１１（例えばＥＳＤ保護用Ｎ＋ダイオード）と出力ＮＭＯＳトランジスタ７ＡのＮ＋領域１１との間に、素子分離のための溝分離部６（ＬＯＣＯＳ領域）よりも深い上記実施形態１，２の溝分離部１３または１３Ａで左右を分離する場合を次の実施形態３に示している。この場合も、素子分離のための溝分離部６（ＬＯＣＯＳ領域）よりも深い深い溝分離部１３または１３Ａの先端部が１×１０１７ｃｍ−３から１×１０１９ｃｍ−３の不純物濃度の層に少なくとも届く深さを有していることは上記実施形態１，２の場合と同様である。
【００９４】
（実施形態３）
図８は、本発明の実施形態３における高耐圧な半導体装置の要部構成例を示す縦断面図である。なお、図１および図５の構成部材と同様の作用効果を奏する構成部材には同一の部材番号を付して説明する。
【００９５】
図８において、本実施形態３の高耐圧な半導体装置１Ｂは、高不純物濃度の半導体基板２上にエピタキシャル層３がエピタキシャル成長されて形成されている。このエピタキシャル層３の上部側に一導電型ウェルとしてＰ型ウェル４が形成されている。このＰ型ウェル４内に、電源電圧出力端に直接つながったＮ＋領域１１（例えばＥＳＤ保護用Ｎ＋ダイオード）と出力用ＮＭＯＳトランジスタ７ＡのＮ＋領域１１との間を、素子分離のための溝分離部６（ＬＯＣＯＳ領域）よりも深い溝分離部１３または１３Ａで分離する構造となっている。素子分離のための溝分離部６（ＬＯＣＯＳ領域）は、電源電圧出力端に直接つながったＮ＋領域１１とＰ＋領域１２との境界や、Ｐ＋領域１２と出力ＮＭＯＳトランジスタ７ＡのＮ＋領域１１との境界などに素子分離のために設けられており、溝分離部１３または１３Ａは、溝分離部６の底部から更に設けられている。右側の溝分離部６（ＬＯＣＯＳ領域）間には、出力用ＮＭＯＳトランジスタ７Ａが設けられている。ＮＭＯＳトランジスタ７Ａは、Ｐ型ウェル４の上部にゲート酸化膜９を介してゲート電極１０が設けられ、その両側にソース領域とドレイン領域としてＮ＋領域１１がそれぞれ設けられている。
【００９６】
要するに、本実施形態３の高耐圧な半導体装置１Ｂは、素子分離のための溝分離部６（ＬＯＣＯＳ領域）と、これよりも深い溝分離部１３または１３Ａとを有し、電源電圧出力端に直接つながったＮ＋領域１１（例えばＥＳＤ保護用Ｎ＋ダイオード）と出力用ＮＭＯＳトランジスタ７Ａとを有し、これらの電源電圧出力端に直接つながったＮ＋領域１１と出力用ＮＭＯＳトランジスタ７Ａとの間に、溝分離部１３または１３Ａが配設されている。この場合、溝分離部６よりも深い溝分離部１３または１３Ａの先端部は、１×１０１７ｃｍ−３から１×１０１９ｃｍ−３の濃度の層に少なくとも届く深さを有しているのは、上記実施形態１，２の場合と同様である。
【００９７】
本実施形態３の場合も、上記実施形態１，２の場合と同様に、溝分離部１３または１３Ａの先端部または底面部は、不純物濃度が１×１０１７ｃｍ−３から１×１０１９ｃｍ−３、より好ましくは、１×１０１８ｃｍ−３から１×１０１９ｃｍ−３、さらに好ましくは、５×１０１８ｃｍ−３から１×１０１９ｃｍ−３の範囲の高濃度不純物領域に対して０〜２μｍだけ接しているかまたは入っている。
【００９８】
本実施形態３の高耐圧な半導体装置１Ｂにおいて、Ｐ型ウェル４内の溝分離部１３または１３Ａの平面視構造について図９〜図１２を用いて詳細に説明する。
【００９９】
図９は、図８の高耐圧な半導体装置１Ｂの平面視構造の一例を模式的に示す平面図である。図１０は、単一のＮ＋ダイオードの平面視構造の一例を模式的に示す平面図である。図１１は、二つ並列のＮ＋ダイオードの平面視構造の一例を模式的に示す平面図である。図１２（ａ）は、図１０の単一のＮ＋ダイオードの等価回路を示す回路図であり、図１２（ｂ）は、図１１の二つ並列のＮ＋ダイオードの等価回路を示す回路図である。
【０１００】
図９に示すように、平面視において、例えば保護用の二つ並列のＮ＋ダイオード（電源電圧出力端に直接つながったＮ＋領域１１とＰ＋領域１２）と、二つの出力用ＮＭＯＳトランジスタ７Ａとの間に、上記実施形態１、２の溝分離部１３または１３Ａが直線状に形成されて、電源電圧出力端に直接つながったＮ＋領域１１から出力用ＮＭＯＳトランジスタ７ＡのＮ＋領域１１に電流が流れないように遮断している。これによって、ラッチアップに強いＮＰＮ構造を得ることができ、簡単な構成でコスト性能の両方に優れた半導体装置１Ｂを得ることができる。
【０１０１】
また、図１０および図１１に示すように、単一のＮ＋ダイオードまたは二つ並列のＮ＋ダイオードを構成する、電源電圧出力端に直接つながったＮ＋領域１１とＰ＋領域１２の周りを、溝分離部１３または１３Ａが４角形リング状に囲むように形成されて、電源電圧出力端に直接つながったＮ＋領域１１から出力用ＮＭＯＳトランジスタ７ＡのＮ＋領域１１に電流が流れないように遮断している。この場合には、図９の直線状の溝分離部１３または１３Ａのように、電源電圧出力端に直接つながったＮ＋領域１１から出力用ＮＭＯＳトランジスタ７ＡのＮ＋領域１１に回り込んで流れる電流を無くすことができる。
【０１０２】
図１２（ａ）では、図１０の単一のＮ＋ダイオードの等価回路を示し、図１２（ｂ）では、電流容量を稼ぐために、図１１の二つ並列のＮ＋ダイオードの等価回路を示しているが、二つ並列のＮ＋ダイオードに限らず、電流容量を稼ぐために、三つ以上並列のＮ＋ダイオードを形成してもよい。１個または複数個の電源電圧出力端に直接つながったＮ＋領域１１の周りにＰ＋領域１２を配置し、このＰ＋領域１２の周りに溝分離部１３または１３Ａを配置した構造とする。このように、Ｎ＋領域１１の周りのＰ＋領域１２の更に周囲を囲んだ場合は、出力用ＮＭＯＳトランジスタ７ＡのＮ＋領域１１がどの方向にあっても対応できる上に、ベース領域に注入されたキャリアが回り込んで大きな電流が流れることにも対応することができる。溝分離部１３または１３Ａの深さは、上記実施形態１，２のようにウェル境界におく場合と同様、不純物濃度が１×１０１７ｃｍ−３から１×１０１９ｃｍ−３の範囲の半導体基板２に届くかまたはそれ以上の深さとする。これらの溝分離部１３または１３Ａは、上記実施形態１，２のようにウェル境界部だけに置くこともできるが、ウェル境界部と、電源電圧出力端に直接つながったＮ＋領域１１と出力用ＮＭＯＳトランジスタ７ＡのＮ＋領域１１間の両方に置くことも可能であり、いずれにしても同じ深さなので同じ工程で形成可能である。
【０１０３】
ここで、本発明の半導体装置１Ｂの製造方法について説明する。
【０１０４】
上記実施形態１の溝分離部１３に関し、Ｐ型ウェル４とＮ型ウェル５を有する半導体装置１Ｂの製造方法において、不純物濃度が１×１０１７ｃｍ−３から１×１０１９ｃｍ−３の高濃度不純物領域である第１半導体基板２上かまたは、高濃度不純物領域を有する第２半導体基板上にエピタキシャル層３を成長させるエピタキシャル成長工程と、エピタキシャル層３と同じ深さかまたは、エピタキシャル層３を突き抜けて第１半導体基板２または第２半導体基板の高濃度不純物領域に届く深さで、電源電圧出力端につながったＮ＋領域１１とＮＭＯＳトランジスタ７ＡのＮ＋領域１１との間および、電源電圧出力端につながったＰ型領域とＰＭＯＳトランジスタのＰ型領域との間の少なくともいずれかまたは、電源電圧出力端につながったＮ＋領域１１およびＰ型領域の少なくともいずれかを囲むように第１溝を形成する第１溝形成工程と、第２溝を該第１溝よりも浅く形成する第２溝形成工程と、第１溝および第２溝を同一または別々の絶縁物で充填するかまたは、第１溝および第２溝の内側面および底面に絶縁膜を形成した後にその内部に導体を充填して素子分離用の第１溝分離部１３および第２溝分離部６を形成する溝分離部形成工程と、Ｎ型ウェル５とＰ型ウェル４を第１溝よりも浅く、第２溝よりも深く形成するウェル領域形成工程とを有している。
【０１０５】
次は、上記実施形態２の溝分離部１３Ａに関し、Ｐ型ウェル４とＮ型ウェル５とを有する半導体装置１Ｂの製造方法において、不純物濃度が１×１０１７ｃｍ−３から１×１０１９ｃｍ−３の高濃度不純物領域である第１半導体基板２上かまたは、高濃度不純物領域を有する第２半導体基板上にエピタキシャル層３を成長させるエピタキシャル成長工程と、エピタキシャル層３の厚さよりも浅い深さで、電源電圧出力端につながったＮ＋領域１１とＮＭＯＳトランジスタ７ＡのＮ＋領域１１との間および、電源電圧出力端につながったＰ型領域とＰＭＯＳトランジスタのＰ型領域との間の少なくともいずれかまたは、電源電圧出力端につながったＮ＋領域１１およびＰ型領域の少なくともいずれかを囲むように第１溝を形成する第１溝形成工程と、第２溝を第１溝よりも浅く形成する第２溝形成工程と、第１溝および第２溝を同一または別々の絶縁物で充填するかまたは、第１溝および第２溝の内側面および底面に絶縁膜を形成した後にその内部に導体を充填して素子分離用の第１溝分離部１３Ａおよび第２溝分離部６を形成する溝分離部形成工程と、Ｎ型ウェル５とＰ型ウェル４を第１溝よりも浅く、第２溝よりも深く形成するウェル領域形成工程と、熱処理により第１半導体基板２または第２半導体基板からエピタキシャル層に不純物を拡散させて第１溝分離部１３Ａの先端部分を高濃度不純物領域に到達させる熱処理工程とを有している。
【０１０６】
以上により、本実施形態３によれば、Ｐ型ウェル４内で、電源端子から直接つながっているＮ＋領域１１（例えば電源からグランドへサージを逃がすためのＮ＋／Ｐ−構造のＥＳＤ保護用ダイオード）と出力用ＮＭＯＳトランジスタ７Ａとの間に溝分離部１３または１３Ａが形成されているかまたは、電源端子から直接つながっているＮ＋領域１１とその周囲のＰ＋領域１２の更に周りを溝分離部１３または１３Ａで囲んでいる。溝分離部１３または１３Ａの先端部は、１×１０１７ｃｍ−３から１×１０１９ｃｍ−３の不純物濃度の層に少なくとも届く深さを有している。
【０１０７】
これによって、上記実施形態１，２のウェル境界に寄生サイリスタのオン状態防止機能に加えてまたはこれとは別に、本実施形態３のように、更に寄生ＮＭＯＳトランジスタのオン状態をも防ぐことができる。したがって、工程が簡単で、よりラッチアップに強いＣＭＯＳ構造に加えてまたはこれとは別に、工程が簡単で、よりラッチアップに強いＮＭＯＳ構造を得ることができる。
【０１０８】
なお、本実施形態３では、Ｐ型ウェル４を少なくとも有する半導体装置１Ｂにおいて、Ｐ型ウェル４よりも深い高濃度不純物領域（例えば半導体基板２）の不純物の濃度が１×１０１７ｃｍ−３から１×１０１９ｃｍ−３であり、素子分離用の第１溝分離部としての溝分離部１３または１３Ａ、および第２溝分離部としての溝分離部６を有し、溝分離部１３または１３Ａが、平面視で、Ｐ型ウェル４内において、電源電圧出力端につながった他導電型領域としてのＮ＋領域１１とＮＭＯＳトランジスタ７Ａの他導電型領域としてのＮ＋領域１１との間に直線状に配設されるかまたは、電源電圧出力端につながった他導電型領域としてのＮ＋領域１１を囲むように配設され、溝分離部１３または１３Ａの深さが溝分離部６の深さよりも深く、溝分離部１３または１３Ａの深さが高濃度不純物領域の深さと同等かまたはその高濃度不純物領域の深さよりも深く形成されている場合について説明したが、これに加えてまたはこれとは別に、Ｎ型ウェル５よりも深い高濃度不純物領域（例えば半導体基板２）の不純物の濃度が１×１０１７ｃｍ−３から１×１０１９ｃｍ−３であり、素子分離用の第１溝分離部としての溝分離部１３または１３Ａ、および第２溝分離部としての溝分離部６を有し、溝分離部１３または１３Ａが、平面視で、Ｎ型ウェル５内において、電源電圧出力端につながった他導電型領域としてのＰ＋領域１２とＰＭＯＳトランジスタの他導電型領域としてのＰ＋領域１２との間に直線状に配設されるかまたは、電源電圧出力端につながった他導電型領域としてのＰ＋領域１２を囲むように配設され、溝分離部１３または１３Ａの深さが溝分離部６の深さよりも深く、溝分離部１３または１３Ａの深さが高濃度不純物領域の深さと同等かまたはその高濃度不純物領域の深さよりも深く形成されていてもよい。
【０１０９】
要するに、ここで、平面視で、Ｐ型ウェル４内において、電源電圧出力端につながったＮ＋領域１１とＮＭＯＳトランジスタ７ＡのＮ＋領域１１との間に直線状に配設されるかまたは、電源電圧出力端につながったＮ＋領域１１の周りのＰ＋領域１２を囲むように溝分離部１３または１３Ａを配設したのは、Ｐ型ウェル４内において、例えばＥＳＤ保護用Ｎ＋ダイオードのＮ＋領域１１と出力用ＮＭＯＳトランジスタ７Ａの間に電流が流れるのを防ぐためである。
【０１１０】
したがって、本実施形態３の半導体装置１Ｂは、Ｐ型ウェルおよびＮ型ウェルを有する半導体装置において、該Ｐ型ウェルおよびＮ型ウェルよりも深い高濃度不純物領域の不純物の濃度が１×１０１７ｃｍ−３から１×１０１９ｃｍ−３であり、素子分離用の第１溝分離部および第２溝分離部を有し、該第１溝分離部が、平面視で、該Ｐ型ウェル内および該Ｎ型ウェル内の少なくとも一方において、電源電圧出力端につながったＮ型領域とＮＭＯＳトランジスタのＮ型領域との間および、電源電圧出力端につながったＰ型領域とＰＭＯＳトランジスタのＰ型領域との間の少なくともいずれかに配設されるかまたは、該電源電圧出力端につながったＮ型領域とＰ型領域の少なくともいずれかを囲むように配設され、該第１溝分離部の深さが該第２溝分離部の深さよりも深く、該第１溝分離部の深さが該高濃度不純物領域の深さと同等かまたは該高濃度不純物領域の深さよりも深く形成されている。
【０１１１】
以上のように、本発明の好ましい実施形態１〜３を用いて本発明を例示してきたが、本発明は、この実施形態１〜３に限定して解釈されるべきものではない。本発明は、特許請求の範囲によってのみその範囲が解釈されるべきであることが理解される。当業者は、本発明の具体的な好ましい実施形態１〜３の記載から、本発明の記載および技術常識に基づいて等価な範囲を実施することができることが理解される。本明細書において引用した特許、特許出願および文献は、その内容自体が具体的に本明細書に記載されているのと同様にその内容が本明細書に対する参考として援用されるべきであることが理解される。
【産業上の利用可能性】
【０１１２】
本発明は、例えば液晶ドライバなどのＣＭＯＳ構造の高耐圧な半導体装置およびその製造方法の分野において、１×１０１７ｃｍ−３から１×１０１９ｃｍ−３の高不純物濃度の半導体基板を用い、ＣＭＯＳ構造のＰ型ウェルとＮ型ウェルの境界に設けられた第１溝分離部の先端部分がその高不純物濃度領域に達するように深く形成することにより、従来のように第１溝分離部よりも更に深い領域を電子が通過することなく、従来のようにウェル領域内にＮ＋埋め込み層やＰ＋埋め込み層を新たに基板深く埋め込む必要もなく、簡便な製造方法で、よりラッチアップに強いＣＭＯＳ構造を得ることができ、コスト性能の両方に優れた本発明の半導体装置を得ることができる。
【符号の説明】
【０１１３】
１、１Ａ、１Ｂ  半導体装置（第１半導体基板）
２  １×１０１７ｃｍ−３以上の不純物濃度を持った半導体基板
３  エピタキシャル層
３ａ  高不純物濃度領域
４  Ｐ型ウェル
５  Ｎ型ウェル
６  溝分離部（第２溝分離部）
７、７Ａ  ＮＭＯＳトランジスタ
８  ＰＭＯＳトランジスタ
９  ゲート絶縁膜
１０  ゲート電極
１１  Ｎ＋領域
１２  Ｐ＋領域
１３、１３Ａ  溝分離部（第１溝分離部）
１３ａ  溝（第１溝）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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