(57)【要約】【課題】ディスターブテストを実施する際、テスト時間を短縮すること。【解決手段】本発明の半導体記憶装置では、（処理１）まず、テストセルに対してセンスアンプＳＡ１〜ＳＡｎとスイッチ部ＹＳＷ４と入出力制御回路ＩＯＣとを活性化させて、テストセルからデータを読み出す。（処理２）次に、ディスターブセルに対してセンスアンプＳＡ１〜ＳＡｎのみ活性化させる。（処理３）次に、再度、テストセルに対してセンスアンプＳＡ１〜ＳＡｎとスイッチ部ＹＳＷ４と入出力制御回路ＩＯＣとを活性化させて、テストセルからデータを読み出す。本発明の半導体記憶装置によれば、処理２において、ディスターブセルに対して、カラム系（スイッチ部ＹＳＷ４、入出力制御回路ＩＯＣ）を活性化させないで、センスアンプＳＡ１〜ＳＡｎのみ活性化させることにより、ディスターブセルからデータを読み出さない分だけ、テスト時間を短縮できる。【選択図】図１１
2012146365.tif 000002
【特許請求の範囲】
【請求項１】
ローカルバスと、
複数のメモリセルが設けられたメモリセルアレイと、
前記メモリセルアレイの列に設けられた複数のビット線対と、
前記複数のビット線対の電位を第１、２電位の間の中間電位にプリチャージするプリチャージ回路と、
活性時に、前記複数のビット線対の電位を前記第１、２電位にするセンスアンプと、
活性時に、前記複数のビット線対のうちの１つのビット線対と前記ローカルバスとを接続するスイッチ部と、
活性時に、前記ローカルバスに供給されたデータを出力データとして出力する入出力制御回路と、
前記複数のメモリセルのうちの１つのメモリセルであるテストセルに対して前記センスアンプと前記スイッチ部と前記入出力制御回路とを活性化させて、前記テストセルからデータを読み出し、前記テストセルに隣接するメモリセルであるディスターブセルに対して前記センスアンプのみ活性化させ、再度、前記テストセルに対して前記センスアンプと前記スイッチ部と前記入出力制御回路とを活性化させて、前記テストセルからデータを読み出すディスターブテストを実施する制御部と
を具備する半導体記憶装置。
【請求項２】
複数の前記スイッチ部は、前記複数のビット線対と前記ローカルバスとの間にそれぞれ設けられ、
前記制御部は、
前記テストセルからデータを読み出すリード動作、及び、前記テストセルからデータを再度読み出すリード動作において、
前記入出力制御回路を活性化させ、
前記センスアンプを活性化させ、
前記複数のスイッチ部のうちの、前記テストセルが接続された前記１つのビット線対に設けられた選択スイッチ部を活性化させ、
前記ディスターブセルに対してセンスアンプのみ活性化させる動作において、
前記センスアンプを活性化させる
請求項１に記載の半導体記憶装置。
【請求項３】
前記メモリセルアレイの行に設けられた複数のワード線
を更に具備し、
前記制御部は、
前記テストセルからデータを読み出すリード動作、及び、前記テストセルからデータを再度読み出すリード動作において、
前記入出力制御回路を活性化させ、
前記複数のワード線のうちの、前記テストセルが接続された第１のワード線を活性化させ、
前記センスアンプを活性化させ、
前記選択スイッチ部を活性化させ、
前記ディスターブセルに対してセンスアンプのみ活性化させる動作において、
前記複数のワード線のうちの、前記ディスターブセルが接続された第２のワード線を活性化させ、
前記センスアンプを活性化させる
請求項２に記載の半導体記憶装置。
【請求項４】
前記プリチャージ回路は、プリチャージ信号に応じて、前記センスアンプと前記複数のビット線対の電位を前記中間電位にプリチャージし、
前記センスアンプは、それぞれ、自身にセンスイネーブル信号が供給されたとき、前記センスイネーブル信号に応じて活性化して、前記複数のビット線対の電位を前記第１、２電位にセンスし、
前記複数のスイッチ部は、それぞれ、自身に選択信号が供給されたとき、前記選択信号に応じて活性化して、前記複数のビット線対と前記ローカルバスとを接続し、
前記入出力制御回路は、入出力制御信号に応じて活性化して、前記ローカルバスに供給されたデータを出力データとして出力し、
前記制御部は、
前記テストセルからデータを読み出すリード動作、及び、前記テストセルからデータを再度読み出すリード動作において、
前記入出力制御回路に前記入出力制御信号を出力し、
前記第１のワード線を活性化させ、
前記センスアンプに前記センスイネーブル信号を出力し、
前記選択スイッチ部に前記選択信号を出力し、
前記選択信号の出力を停止し、前記センスイネーブル信号の出力を停止した後に、前記プリチャージ回路に前記プリチャージ信号を出力し、
前記ディスターブセルに対してセンスアンプのみ活性化させる動作において、
前記入出力制御回路への前記入出力制御信号の出力を停止し、
前記第２のワード線を活性化させ、
前記センスアンプに前記センスイネーブル信号を出力し、
前記センスイネーブル信号の出力を停止した後に、前記プリチャージ回路に前記プリチャージ信号を出力する
請求項３に記載の半導体記憶装置。
【請求項５】
前記制御部は、
前記ディスターブセルに対してセンスアンプのみ活性化させる動作において、
テスト信号に応じて、前記テストセルに隣接する複数の隣接メモリセルのうちの１つの隣接メモリセルを前記ディスターブセルとする
請求項１〜４のいずれかに記載の半導体記憶装置。
【請求項６】
前記制御部は、
前記ディスターブセルに対してセンスアンプのみ活性化させる動作において、
前記テスト信号と、前記複数の隣接メモリセルのアドレスをそれぞれ指定する複数パターンのコード信号のうちの１パターンのコード信号である指定コード信号とに応じて、前記１つの隣接メモリセルを前記ディスターブセルとする
請求項５に記載の半導体記憶装置。
【請求項７】
前記制御部は、
前記テストセルのアドレスが与えられたとき、前記テストセルのアドレスに応じて、前記テストセルからデータを読み出すリード動作を行い、
前記指定パターンのコード信号に応じて、前記１つの隣接メモリセルのアドレスを前記ディスターブセルのアドレスとし、
前記テスト信号が供給されたとき、前記ディスターブセルのアドレスに応じて、前記ディスターブセルに対して前記センスアンプのみ活性化させる動作を行い、
前記テスト信号の供給が停止したとき、前記テストセルのアドレスに応じて、前記テストセルからデータを再度読み出すリード動作を行う
請求項６に記載の半導体記憶装置。
【請求項８】
前記複数パターンのコード信号のうちの第１パターンのコード信号は、前記テストセルのアドレスのロウアドレスに対して１をインクリメントしたアドレスを指定し、
前記複数パターンのコード信号のうちの第２パターンのコード信号は、前記テストセルのアドレスのロウアドレスに対して１をデクリメントしたアドレスを指定する
請求項７に記載の半導体記憶装置。
【請求項９】
前記複数のメモリセルのロウアドレスが１番目から最終番目まで順番に割り当てられていない場合、
前記複数パターンのコード信号のうちの第１パターンであるＭ個のパターン（Ｍは２以上の整数）のコード信号は、それぞれ、前記テストセルのアドレスのロウアドレスに対して１〜Ｍをインクリメントしたアドレスを指定し、
前記複数パターンのコード信号のうちの第２パターンであるＮ個のパターン（Ｎは２以上の整数）のコード信号は、それぞれ、前記テストセルのアドレスのロウアドレスに対して１〜Ｎをデクリメントしたアドレスを指定する
請求項７に記載の半導体記憶装置。
【請求項１０】
前記複数パターンのコード信号のうちの第３パターンのコード信号は、前記テストセルのアドレスを指定する
請求項８又は９に記載の半導体記憶装置。
【請求項１１】
ローカルバスと、複数のメモリセルが設けられたメモリセルアレイと、前記メモリセルアレイの列に設けられた複数のビット線対と、前記複数のビット線対の電位を第１、２電位の間の中間電位にプリチャージするプリチャージ回路と、活性時に、前記複数のビット線対の電位を前記第１、２電位にするセンスアンプと、活性時に、前記複数のビット線対のうちの１つのビット線対と前記ローカルバスとを接続するスイッチ部と、活性時に、前記ローカルバスに供給されたデータを出力データとして出力する入出力制御回路とを具備する半導体記憶装置に対してディスターブテストを実施する方法であって、
前記複数のメモリセルのうちの１つのメモリセルであるテストセルに対して前記センスアンプと前記スイッチ部と前記入出力制御回路とを活性化させて、前記テストセルからデータを読み出す工程と、
前記テストセルに隣接するメモリセルであるディスターブセルに対して前記センスアンプのみ活性化させる工程と、
再度、前記テストセルに対して前記センスアンプと前記スイッチ部と前記入出力制御回路とを活性化させて、前記テストセルからデータを読み出す工程と
を具備する半導体記憶装置のテスト方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ディスターブテストを実施する半導体記憶装置に関する。
【背景技術】
【０００２】
近年、微細加工技術の発達により、複数のメモリセルの各々の間隔が縮まっている。これにより、メモリセルとそれに隣接する隣接メモリセル間の干渉や寄生容量による影響が顕著になっている。この影響により、メモリセルに記憶されているデータが破壊される可能性がある。そこで、他のメモリセルと隣接関係にあるメモリセルを複数回活性させるテスト、即ち、ディスターブテストが必要となっている。
【０００３】
図１に示されるように、半導体記憶装置は、ローカルバスＩＯＢＴ、ＩＯＢＢと、複数のメモリセルＭＣが設けられたメモリセルアレイと、メモリセルアレイの行に設けられた複数のワード線ＷＬ１〜ＷＬｍ（ｍは２以上の整数）と、メモリセルアレイの列に設けられた複数のビット線対ＢＴ１、ＢＢ１、…、ＢＴｎ、ＢＢｎと、複数のプリチャージ回路ＰＲ１〜ＰＲｎと、複数のセンスアンプＳＡ１〜ＳＡｎと、スイッチ部ＹＳＷ１〜ＹＳＷｎ（ｎは２以上の整数）と、図示しない入出力制御回路とを具備している。
【０００４】
複数のセンスアンプＳＡ１〜ＳＡｎと複数のプリチャージ回路ＰＲ１〜ＰＲｎは、複数のビット線対ＢＴ１、ＢＢ１、…、ＢＴｎ、ＢＢｎにそれぞれ設けられている。複数のプリチャージ回路ＰＲ１〜ＰＲｎは、それぞれ、プリチャージ信号ＰＲＥが供給されたとき、プリチャージ信号ＰＲＥに応じて、複数のセンスアンプＳＡ１〜ＳＡｎと複数のビット線対ＢＴ１、ＢＢ１、…、ＢＴｎ、ＢＢｎの電位を接地電位ＧＮＤ、電源電位ＶＣＣの間の中間電位１／２ＶＣＣにプリチャージする。複数のセンスアンプＳＡ１〜ＳＡｎは、それぞれ、センスイネーブル信号ＳＥが供給されたとき、センスイネーブル信号ＳＥに応じて活性化して、複数のビット線対ＢＴ１、ＢＢ１、…、ＢＴｎ、ＢＢｎの電位を接地電位ＧＮＤ、電源電位ＶＣＣにする。
【０００５】
複数のスイッチ部ＹＳＷ１〜ＹＳＷｎは、複数のビット線対ＢＴ１、ＢＢ１、…、ＢＴｎ、ＢＢｎとローカルバスＩＯＢＴ、ＩＯＢＢとの間にそれぞれ設けられている。複数のスイッチ部ＹＳＷ１〜ＹＳＷｎは、それぞれ、自身に選択信号が供給されたとき、選択信号に応じて活性化して、複数のビット線対ＢＴ１、ＢＢ１、…、ＢＴｎ、ＢＢｎとローカルバスＩＯＢＴ、ＩＯＢＢとを接続する。複数のスイッチ部ＹＳＷ１〜ＹＳＷｎは、例えば、Ｎ型ＭＯＳＦＥＴ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）であり、選択信号のレベルがハイレベルであるときにオンする。
【０００６】
入出力制御回路は、入出力制御信号に応じて活性化する。
【０００７】
ここで、複数のワード線ＷＬ１〜ＷＬｍのうちのワード線ＷＬ２と複数のビット線対ＢＴ１、ＢＢ１、…、ＢＴｎ、ＢＢｎのうちのビット線対ＢＴ１、ＢＢ１の一方のビット線ＢＢ１に接続されたメモリセルＭＣを対象メモリセルＭＣ２１と称する。ワード線ＷＬ２に隣接するワード線ＷＬ１とビット線対ＢＴ１、ＢＢ１の一方のビット線ＢＴ１に接続されたメモリセルＭＣを隣接メモリセルＭＣ１１と称し、ワード線ＷＬ２に隣接するワード線ＷＬ３とビット線対ＢＴ１、ＢＢ１の一方のビット線ＢＴ１に接続されたメモリセルＭＣを隣接メモリセルＭ３１と称する。ワード線ＷＬ２とビット線対ＢＴ１、ＢＢ１に隣接するビット線対ＢＴ２、ＢＢ２の一方のビット線ＢＢ２に接続されたメモリセルＭＣを隣接メモリセルＭＣ２２と称する。ワード線ＷＬ１とビット線対ＢＴ２、ＢＢ２の一方のビット線ＢＴ２に接続されたメモリセルＭＣを隣接メモリセルＭＣ１２と称し、ワード線ＷＬ３とビット線対ＢＴ２、ＢＢ２の一方のビット線ＢＴ２に接続されたメモリセルＭＣを隣接メモリセルＭ３２と称する。
【０００８】
次に、メモリセルと隣接メモリセル間の干渉や寄生容量による影響について説明する。この影響については、以下の４つが挙げられる。
【０００９】
（影響１）
図２に示されるように、隣接メモリセルＭＣ１１又はＭＣ３１からデータを読み出すリード動作が行われた場合、ワード線ＷＬ１又はＷＬ３が活性化される。このとき、ワード線ＷＬ１とワード線ＷＬ２間の寄生容量、又は、ワード線ＷＬ２とワード線ＷＬ３間の寄生容量により、ワード線ＷＬ２の電位が引き上げられてしまい、対象メモリセルＭＣ２１のデータが破壊される可能性がある（ロウ方向の不良）。
【００１０】
（影響２）
図３に示されるように、隣接メモリセルＭＣ２２からデータを読み出すリード動作が行われた場合、ワード線ＷＬ２が活性化される。このとき、ビット線対ＢＴ１、ＢＢ１とビット線対ＢＴ２、ＢＢ２間（この場合、ビット線ＢＢ１とビット線ＢＴ２間）の寄生容量により、ビット線対ＢＴ２、ＢＢ２の差電位に支障をきたし、対象メモリセルＭＣ２１のデータが破壊される可能性がある（カラム方向の不良）。
【００１１】
（影響３）
図４に示されるように、隣接メモリセルＭＣ１２からデータを読み出すリード動作が行われた場合、ワード線ＷＬ１が活性化される。このとき、隣接メモリセルＭＣ１２と対象メモリセルＭＣ２１間の干渉、即ち、メモリセル同士の保持データによる干渉により、対象メモリセルＭＣ２１のデータが破壊される可能性がある（ビット性の不良）。
【００１２】
（影響４）
図５に示されるように、複数のセンスアンプＳＡ１〜ＳＡｎのうちのセンスアンプＳＡ１は、ビット線対ＢＴ１、ＢＢ１に設けられている。そこで、ワード線ＷＬ２に接続されたメモリセルＭＣからデータを読み出すリード動作が行われた場合、ワード線ＷＬ２が活性化される。このとき、ワード線ＷＬ２とビット線対ＢＴ１、ＢＢ１の一方のビット線ＢＴ１とがショートしている場合、センスアンプＳＡ１は誤動作し、対象メモリセルＭＣ２１のデータが破壊される可能性がある（ロウ・カラム方向の不良）。
【００１３】
これらの影響１〜４に対して、上記のリード動作の前後に、対象メモリセルＭＣ２１からデータを読み出すリード動作を行うディスターブテストを実施することで、対象メモリセルＭＣ２１のデータが破壊されていないかを確認することができる。
【００１４】
次に、ディスターブテストについて説明する。
【００１５】
ディスターブテストについては、特開平４−２４３４４８号公報に記載されている。ここで、上述の対象メモリセルＭＣ２１をテストセルと称し、上述の隣接メモリセルＭＣ１１をディスターブセルと称する。
【００１６】
（テストセルからデータを読み出すリード動作）
まず、入出力制御回路に入出力制御信号を出力して、入出力制御回路を活性化させておく。
【００１７】
次に、テストセルＭＣ２１が接続されたワード線ＷＬ２を活性化させる。
【００１８】
次に、複数のセンスアンプＳＡ１〜ＳＡｎにセンスイネーブル信号ＳＥを出力して、複数のセンスアンプＳＡ１〜ＳＡｎを活性化させる。このとき、複数のセンスアンプＳＡ１〜ＳＡｎは、センスイネーブル信号ＳＥに応じて活性化して、複数のビット線対ＢＴ１、ＢＢ１、…、ＢＴｎ、ＢＢｎの電位を接地電位ＧＮＤ、電源電位ＶＣＣにする。
【００１９】
テストセルＭＣ２１が接続されたビット線対ＢＴ１、ＢＢ１を指定するために、ビット線対ＢＴ１、ＢＢ１に設けられたスイッチ部ＹＳＷ１に選択信号を出力して、スイッチ部ＹＳＷ１を活性化させる。このとき、スイッチ部ＹＳＷ１は、選択信号に応じて活性化して、ビット線対ＢＴ１、ＢＢ１とローカルバスＩＯＢＴ、ＩＯＢＢとを接続する。入出力制御回路は、入出力制御信号に応じて活性化しているため、テストセルＭＣ２１からビット線対ＢＴ１、ＢＢ１を介してローカルバスＩＯＢＴ、ＩＯＢＢに供給されたデータを出力データＤＯとして出力する。
【００２０】
（ディスターブセルからデータを読み出すリード動作）
次に、ディスターブセルＭＣ１１が接続されたワード線ＷＬ１を活性化させる。
【００２１】
次に、複数のセンスアンプＳＡ１〜ＳＡｎにセンスイネーブル信号ＳＥを出力して、複数のセンスアンプＳＡ１〜ＳＡｎを活性化させる。このとき、複数のセンスアンプＳＡ１〜ＳＡｎは、センスイネーブル信号ＳＥに応じて活性化して、複数のビット線対ＢＴ１、ＢＢ１、…、ＢＴｎ、ＢＢｎの電位を接地電位ＧＮＤ、電源電位ＶＣＣにする。
【００２２】
ディスターブセルＭＣ１１が接続されたビット線対ＢＴ１、ＢＢ１を指定するために、スイッチ部ＹＳＷ１に選択信号を出力して、スイッチ部ＹＳＷ１を活性化させる。このとき、スイッチ部ＹＳＷ１は、選択信号に応じて活性化して、ビット線対ＢＴ１、ＢＢ１とローカルバスＩＯＢＴ、ＩＯＢＢとを接続する。入出力制御回路は、入出力制御信号に応じて活性化しているため、テストセルＭＣ１１からビット線対ＢＴ１、ＢＢ１を介してローカルバスＩＯＢＴ、ＩＯＢＢに供給されたデータを出力データＤＯとして出力する。
【００２３】
（テストセルからデータを再度読み出すリード動作）
次に、テストセルＭＣ２１が接続されたワード線ＷＬ２を活性化させる。
【００２４】
次に、複数のセンスアンプＳＡ１〜ＳＡｎにセンスイネーブル信号ＳＥを出力して、複数のセンスアンプＳＡ１〜ＳＡｎを活性化させる。このとき、複数のセンスアンプＳＡ１〜ＳＡｎは、センスイネーブル信号ＳＥに応じて活性化して、複数のビット線対ＢＴ１、ＢＢ１、…、ＢＴｎ、ＢＢｎの電位を接地電位ＧＮＤ、電源電位ＶＣＣにする。
【００２５】
テストセルＭＣ２１が接続されたビット線対ＢＴ１、ＢＢ１を指定するために、スイッチ部ＹＳＷ１に選択信号を出力して、スイッチ部ＹＳＷ１を活性化させる。このとき、スイッチ部ＹＳＷ１は、選択信号に応じて活性化して、ビット線対ＢＴ１、ＢＢ１とローカルバスＩＯＢＴ、ＩＯＢＢとを接続する。入出力制御回路は、入出力制御信号に応じて活性化しているため、テストセルＭＣ２１からビット線対ＢＴ１、ＢＢ１を介してローカルバスＩＯＢＴ、ＩＯＢＢに供給されたデータを出力データＤＯとして出力する。
【００２６】
特開平４−２４３４４８号公報に記載された技術では、例えば、テストセルＭＣ２１に対して隣接メモリセルＭＣ１１をディスターブセルとしてディスターブテストを実施し、以降、隣接メモリセルＭＣ３１、ＭＣ１２、ＭＣ２２、ＭＣ３２をそれぞれディスターブセルとしてディスターブテストを実施する。
【先行技術文献】
【特許文献】
【００２７】
【特許文献１】特開平４−２４３４４８号公報
【発明の概要】
【発明が解決しようとする課題】
【００２８】
上述のように、従来の半導体記憶装置では、以下の手順でディスターブテストを実施する。
（処理１）まず、複数のメモリセルＭＣのうちの１つのメモリセルであるテストセルに対してセンスアンプとスイッチ部と入出力制御回路とを活性化させて、テストセルからデータを読み出す。
（処理２）テストセルに隣接するメモリセルであるディスターブセルに対してセンスアンプとスイッチ部と入出力制御回路とを活性化させて、ディスターブセルからデータを読み出す。
（処理３）ディスターブセルの影響によりテストセルのデータが破壊されていないかを確認するために、再度、テストセルに対してセンスアンプとスイッチ部と入出力制御回路とを活性化させて、テストセルからデータを読み出す。
【００２９】
しかし、ディスターブテストでは、テストセルのデータが破壊されていないかを確認するために、上述の処理１、３により、テストセルからデータを読み出しているが、上述の処理２において、ディスターブセルから読み出されるデータは不要である。そのため、ディスターブセルからデータを読み出している間、テスト時間が長くなる。
【課題を解決するための手段】
【００３０】
以下に、発明を実施するための形態で使用される符号を括弧付きで用いて、課題を解決するための手段を記載する。この符号は、特許請求の範囲の記載と発明を実施するための形態の記載との対応を明らかにするために付加されたものであり、特許請求の範囲に記載されている発明の技術的範囲の解釈に用いてはならない。
【００３１】
本発明の半導体記憶装置は、ローカルバス（ＩＯＢＴ、ＩＯＢＢ）と、複数のメモリセル（ＭＣ）が設けられたメモリセルアレイ（２０）と、メモリセルアレイ（２０）の列に設けられた複数のビット線対（ＢＴ１、ＢＢ１、…、ＢＴｎ、ＢＢｎ）（ｎは２以上の整数）と、プリチャージ回路（ＰＲ１〜ＰＲｎ）と、センスアンプ（ＳＡ１〜ＳＡｎ）と、スイッチ部（ＹＳＷ１〜ＹＳＷｎ）と、入出力制御回路（ＩＯＣ）と、制御部（１０）とを具備している。プリチャージ回路（ＰＲ１〜ＰＲｎ）は、複数のビット線対（ＢＴ１、ＢＢ１、…、ＢＴｎ、ＢＢｎ）の電位を第１、２電位（ＧＮＤ、ＶＣＣ）の間の中間電位（１／２ＶＣＣ）にプリチャージし、センスアンプ（ＳＡ１〜ＳＡｎ）は、活性時に、複数のビット線対（ＢＴ１、ＢＢ１、…、ＢＴｎ、ＢＢｎ）の電位を第１、２電位（ＧＮＤ、ＶＣＣ）にする。スイッチ部（ＹＳＷ１〜ＹＳＷｎ）は、活性時に、複数のビット線対（ＢＴ１、ＢＢ１、…、ＢＴｎ、ＢＢｎ）のうちの１つのビット線対（ＢＴ４、ＢＢ４）とローカルバス（ＩＯＢＴ、ＩＯＢＢ）とを接続する。入出力制御回路（ＩＯＣ）は、活性時に、ローカルバス（ＩＯＢＴ、ＩＯＢＢ）に供給されたデータを出力データ（ＤＯ）として出力する。制御部（１０）は、以下の手順でディスターブテストを実施する。
（処理１）まず、複数のメモリセル（ＭＣ）のうちの１つのメモリセルであるテストセルに対してセンスアンプ（ＳＡ１〜ＳＡｎ）とスイッチ部（ＹＳＷ４）と入出力制御回路（ＩＯＣ）とを活性化させて、テストセルからデータを読み出す。
（処理２）次に、テストセルに隣接するメモリセルであるディスターブセルに対してセンスアンプ（ＳＡ１〜ＳＡｎ）のみ活性化させる。
（処理３）次に、ディスターブセルの影響によりテストセルのデータが破壊されていないかを確認するために、再度、テストセルに対してセンスアンプ（ＳＡ１〜ＳＡｎ）とスイッチ部（ＹＳＷ４）と入出力制御回路（ＩＯＣ）とを活性化させて、テストセルからデータを読み出す。
【発明の効果】
【００３２】
本発明の半導体記憶装置によれば、第１の効果として、ディスターブセルからデータを読み出さない分だけ、テスト時間を短縮することができる。その理由として、テスト時の動作において、上述の処理１〜３によりディスターブテストを実施する際、処理２において、ディスターブセルに対して、カラム系（スイッチ部（ＹＳＷ４）、入出力制御回路（ＩＯＣ））を活性化させないで、センスアンプ（ＳＡ１〜ＳＡｎ）のみ活性化させる。これにより、ディスターブセルからデータを読み出さない分だけ、テスト時間を短縮できる。
【００３３】
また、本発明の半導体記憶装置によれば、第２の効果として、消費電力を削減することができる。その理由として、ディスターブセルに対してカラム系（スイッチ部（ＹＳＷ４）、入出力制御回路（ＩＯＣ））を活性化させないで停止させるディスターブテストを実施するため、ディスターブセルに対してカラム系を活性化させて動作させるディスターブテストに比べて、消費電力を削減できる。
【図面の簡単な説明】
【００３４】
【図１】図１は、一般的な半導体記憶装置の構成を示している。
【図２】図２は、メモリセルと隣接メモリセル間の干渉や寄生容量による影響（影響１）を説明するための図である。
【図３】図３は、メモリセルと隣接メモリセル間の干渉や寄生容量による影響（影響２）を説明するための図である。
【図４】図４は、メモリセルと隣接メモリセル間の干渉や寄生容量による影響（影響３）を説明するための図である。
【図５】図５は、メモリセルと隣接メモリセル間の干渉や寄生容量による影響（影響４）を説明するための図である。
【図６】図６は、本発明の第１実施形態による半導体記憶装置の構成を示している。
【図７】図７は、本発明の第１実施形態による半導体記憶装置の制御部１０内のアドレス変換回路ＡＣ１の構成を示している。
【図８】図８は、本発明の第１実施形態による半導体記憶装置の制御部１０内のアドレス変換回路ＡＣ１の動作を示している。
【図９】図９は、本発明の第１実施形態による半導体記憶装置において、ディスターブテストを実施するためにメモリセルアレイ２０の複数のメモリセルＭＣに記憶されるデータを示している。
【図１０】図１０は、本発明の第１実施形態による半導体記憶装置において、ディスターブテストを実施するためにメモリセルアレイ２０の複数のメモリセルＭＣに記憶されるデータを示している。
【図１１】図１１は、本発明の第１実施形態による半導体記憶装置のテスト時の動作を示すタイミングチャートである。
【図１２】図１２は、本発明の第１実施形態による半導体記憶装置のテスト時の動作に対する比較として、テストモード信号ＴＥＳ、停止信号ＳＴ１、複数パターンのコード信号ＣＯＤＥ０〜１が存在しないときに、処理２においてもディスターブセルからデータを読み出した場合の動作を示すタイミングチャートである。
【図１３】図１３は、本発明の第２実施形態による半導体記憶装置の構成を示している。
【図１４】図１４は、本発明の第２実施形態による半導体記憶装置の制御部１０内のアドレス変換回路ＡＣ２の構成を示している。
【図１５】図１５は、本発明の第２実施形態による半導体記憶装置の制御部１０内のアドレス変換回路ＡＣ２の動作を示している。
【図１６】図１６は、本発明の第２実施形態による半導体記憶装置において、ディスターブテストを実施するためにメモリセルアレイ２０の複数のメモリセルＭＣに記憶されるデータを示している。
【図１７】図１７は、本発明の第２実施形態による半導体記憶装置において、ディスターブテストを実施するためにメモリセルアレイ２０の複数のメモリセルＭＣに記憶されるデータを示している。
【図１８】図１８は、本発明の第２実施形態による半導体記憶装置のテスト時の動作を示すタイミングチャートである。
【発明を実施するための形態】
【００３５】
以下に添付図面を参照して、本発明の実施形態による半導体記憶装置について詳細に説明する。
【００３６】
図６は、本発明の第１実施形態による半導体記憶装置の構成を示している。
【００３７】
本発明の第１実施形態による半導体記憶装置は、ローカルバスＩＯＢＴ、ＩＯＢＢと、複数のメモリセルＭＣが設けられたメモリセルアレイ２０と、メモリセルアレイ２０の行に設けられた複数のワード線ＷＬ１〜ＷＬｍ（ｍは２以上の整数）と、メモリセルアレイ２０の列に設けられた複数のビット線対ＢＴ１、ＢＢ１、…、ＢＴｎ、ＢＢｎと、複数のプリチャージ回路ＰＲ１〜ＰＲｎと、複数のセンスアンプＳＡ１〜ＳＡｎと、スイッチ部ＹＳＷ１〜ＹＳＷｎ（ｎは２以上の整数）と、入出力制御回路ＩＯＣと、制御部１０とを具備している。
【００３８】
複数のセンスアンプＳＡ１〜ＳＡｎと複数のプリチャージ回路ＰＲ１〜ＰＲｎは、複数のビット線対ＢＴ１、ＢＢ１、…、ＢＴｎ、ＢＢｎにそれぞれ設けられている。複数のプリチャージ回路ＰＲ１〜ＰＲｎは、それぞれ、プリチャージ信号ＰＲＥが供給されたとき、プリチャージ信号ＰＲＥに応じて、複数のセンスアンプＳＡ１〜ＳＡｎと複数のビット線対ＢＴ１、ＢＢ１、…、ＢＴｎ、ＢＢｎの電位を接地電位ＧＮＤ、電源電位ＶＣＣの間の中間電位１／２ＶＣＣにプリチャージする。複数のセンスアンプＳＡ１〜ＳＡｎは、それぞれ、センスイネーブル信号ＳＥが供給されたとき、センスイネーブル信号ＳＥに応じて活性化して、複数のビット線対ＢＴ１、ＢＢ１、…、ＢＴｎ、ＢＢｎの電位を接地電位ＧＮＤ、電源電位ＶＣＣにする。
【００３９】
複数のスイッチ部ＹＳＷ１〜ＹＳＷｎは、複数のビット線対ＢＴ１、ＢＢ１、…、ＢＴｎ、ＢＢｎとローカルバスＩＯＢＴ、ＩＯＢＢとの間にそれぞれ設けられている。複数のスイッチ部ＹＳＷ１〜ＹＳＷｎは、それぞれ、自身に選択信号が供給されたとき、選択信号に応じて活性化して、複数のビット線対ＢＴ１、ＢＢ１、…、ＢＴｎ、ＢＢｎとローカルバスＩＯＢＴ、ＩＯＢＢとを接続する。複数のスイッチ部ＹＳＷ１〜ＹＳＷｎは、例えば、Ｎ型ＭＯＳＦＥＴ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）であり、選択信号のレベルがハイレベルであるときにオンする。
【００４０】
入出力制御回路ＩＯＣは、入出力制御信号ＤＩＯに応じて活性化する。入出力制御回路ＩＯＣは、活性時に、リード動作において、ローカルバスＩＯＢＴ、ＩＯＢＢに供給されたデータを出力データＤＯとして出力し、ライト動作において、供給される入力データをローカルバスＩＯＢＴ、ＩＯＢＢを介してメモリセルアレイ２０に出力し、該当するメモリセルＭＣに書き込む。
【００４１】
制御部１０には、通常時の動作、又は、テスト時の動作が設定される。テスト時の動作は、通常時の動作の前に設定され、例えば、生産工程に実施される。
【００４２】
最初に、通常時の動作、テスト時の動作について説明し、制御部１０の構成（図６、７）については、その後に説明する。
【００４３】
［通常時の動作］
まず、制御部１０は、複数のプリチャージ回路ＰＲ１〜ＰＲｎにプリチャージ信号ＰＲＥを出力する。複数のプリチャージ回路ＰＲ１〜ＰＲｎは、プリチャージ信号ＰＲＥに応じて、複数のセンスアンプＳＡ１〜ＳＡｎと複数のビット線対ＢＴ１、ＢＢ１、…、ＢＴｎ、ＢＢｎの電位を中間電位１／２ＶＣＣにプリチャージする。
【００４４】
また、制御部１０は、入出力制御回路ＩＯＣに入出力制御信号ＤＩＯを出力して、入出力制御回路ＩＯＣを活性化させる。
【００４５】
（リード動作）
いま、制御部１０には、リード命令と、複数のメモリセルＭＣのうちの１つのメモリセルである対象メモリセルのアドレスＡＤＤ（ｉ、ｊ）（ｉ＝１〜ｍのいずれかを満たす整数）（ｊ＝１〜ｎのいずれかを満たす整数）とが与えられる。制御部１０は、リード命令と対象メモリセルのアドレスＡＤＤ（ｉ、ｊ）とに応じて、対象メモリセルからデータを読み出すリード動作を行う。
【００４６】
制御部１０は、複数のワード線ＷＬ１〜ＷＬｍのうちの、対象メモリセルが接続されたワード線ＷＬｉを活性化させる（駆動する）。
【００４７】
制御部１０は、複数のセンスアンプＳＡ１〜ＳＡｎにセンスイネーブル信号ＳＥを出力して、複数のセンスアンプＳＡ１〜ＳＡｎを活性化させる。このとき、複数のセンスアンプＳＡ１〜ＳＡｎは、センスイネーブル信号ＳＥに応じて活性化して、複数のビット線対ＢＴ１、ＢＢ１、…、ＢＴｎ、ＢＢｎの電位を接地電位ＧＮＤ、電源電位ＶＣＣにする。
【００４８】
また、制御部１０は、複数のビット線対ＢＴ１、ＢＢ１、…、ＢＴｎ、ＢＢｎのうちの、対象メモリセルが一方のビット線に接続されたビット線対ＢＴｊ、ＢＢｊを指定するために、複数のスイッチ部ＹＳＷ１〜ＹＳＷｎのうちの、ビット線対ＢＴｊ、ＢＢｊに設けられたスイッチ部ＹＳＷｊに選択信号を出力して、スイッチ部ＹＳＷｊを活性化させる。このとき、スイッチ部ＹＳＷｊは、選択信号に応じて活性化して、ビット線対ＢＴｊ、ＢＢｊとローカルバスＩＯＢＴ、ＩＯＢＢとを接続する。入出力制御回路ＩＯＣは、入出力制御信号ＤＩＯに応じて活性化しているため、対象メモリセルからビット線対ＢＴｊ、ＢＢｊを介してローカルバスＩＯＢＴ、ＩＯＢＢに供給されたデータを出力データＤＯとして出力する。
【００４９】
制御部１０は、選択信号の出力を停止し、センスイネーブル信号ＳＥの出力を停止した後に、複数のプリチャージ回路ＰＲ１〜ＰＲｎにプリチャージ信号ＰＲＥを出力する。
【００５０】
（ライト動作）
いま、制御部１０には、ライト命令と、対象メモリセルのアドレスＡＤＤ（ｉ、ｊ）とが与えられる。制御部１０は、ライト命令と対象メモリセルのアドレスＡＤＤ（ｉ、ｊ）とに応じて、対象メモリセルにデータを書き込むライト動作を行う。
【００５１】
制御部１０は、複数のワード線ＷＬ１〜ＷＬｍのうちの、対象メモリセルが接続されたワード線ＷＬｉを活性化させる。
【００５２】
制御部１０は、複数のビット線対ＢＴ１、ＢＢ１、…、ＢＴｎ、ＢＢｎのうちの、対象メモリセルが一方のビット線に接続されたビット線対ＢＴｊ、ＢＢｊを指定するために、複数のスイッチ部ＹＳＷ１〜ＹＳＷｎのうちの、ビット線対ＢＴｊ、ＢＢｊに設けられたスイッチ部ＹＳＷｊに選択信号を出力して、スイッチ部ＹＳＷｊを活性化させる。このとき、スイッチ部ＹＳＷｊは、選択信号に応じて活性化して、ビット線対ＢＴｊ、ＢＢｊとローカルバスＩＯＢＴ、ＩＯＢＢとを接続する。入出力制御回路ＩＯＣは、入出力制御信号ＤＩＯに応じて活性化しているため、供給される入力データをローカルバスＩＯＢＴ、ＩＯＢＢ、スイッチ部ＹＳＷｊを介してビット線対ＢＴｊ、ＢＢｊに出力する。このとき、入力データは、ワード線ＷＬｉとビット線対ＢＴｊ、ＢＢｊのうちの一方のビット線とに接続された対象メモリセルに書き込まれる。
【００５３】
制御部１０は、選択信号の出力を停止した後に、複数のプリチャージ回路ＰＲ１〜ＰＲｎにプリチャージ信号ＰＲＥを出力する。
【００５４】
［本実施形態におけるディスターブテスト］
テスト時の動作において、制御部１０は、以下の手順でディスターブテストを実施する。
（処理１）まず、制御部１０は、複数のメモリセルＭＣのうちの１つのメモリセルであるテストセルに対してセンスアンプとスイッチ部と入出力制御回路ＩＯＣとを活性化させて、テストセルからデータを読み出す。
（処理２）次に、制御部１０は、テストセルに隣接するメモリセルであるディスターブセルに対してセンスアンプのみ活性化させる。
（処理３）次に、ディスターブセルの影響によりテストセルのデータが破壊されていないかを確認するために、制御部１０は、再度、テストセルに対してセンスアンプとスイッチ部と入出力制御回路ＩＯＣとを活性化させて、テストセルからデータを読み出す。
【００５５】
このように、本発明の第１実施形態による半導体記憶装置では、ディスターブセルに対して、カラム系（スイッチ部、入出力制御回路ＩＯＣ）を活性化させないで、センスアンプのみ活性化させる。これにより、処理２においてディスターブセルからデータを読み出さない分だけ、テスト時間を短縮することができる。
【００５６】
メモリセルとそれに隣接する隣接メモリセル間の干渉や寄生容量による影響（前述の影響１〜４）は、センスアンプやワード線が活性化されたときに生じる。そこで、本発明の第１実施形態による半導体記憶装置では、影響１〜４に対してディスターブテストを実施する際、テストセル及びディスターブセルのカラムアドレスを同一とし、ロウアドレスを可変することにより（後述）、ディスターブテストを確実に実施することができる。
【００５７】
本発明の第１実施形態による半導体記憶装置では、テストセル及びディスターブセルのロウアドレスを同一とし、カラムアドレスを可変することもできるが、その場合、カラム系のスイッチ部も動作させることになるため、上述の場合よりもテスト時間が長くなってしまう。従って、ディスターブテストを実施する際、テストセル及びディスターブセルのカラムアドレスを同一とし、ロウアドレスを可変する方式のほうがテスト時間短縮の効果を期待できる。
【００５８】
以降、テストセル及びディスターブセルのカラムアドレスを同一とし、ロウアドレスを可変する場合のディスターブテストについて説明する。
【００５９】
［テスト時の動作］
まず、制御部１０は、複数のプリチャージ回路ＰＲ１〜ＰＲｎにプリチャージ信号ＰＲＥを出力する。複数のプリチャージ回路ＰＲ１〜ＰＲｎは、プリチャージ信号ＰＲＥに応じて、複数のセンスアンプＳＡ１〜ＳＡｎと複数のビット線対ＢＴ１、ＢＢ１、…、ＢＴｎ、ＢＢｎの電位を中間電位１／２ＶＣＣにプリチャージする。
【００６０】
いま、制御部１０には、リード命令と、テストセルのアドレス｛例えば、アドレスＡＤＤ（４、４）（ｉ、ｊを４とする）｝と、テストセルに隣接する複数の隣接メモリセルのアドレスをそれぞれ指定する複数パターンのコード信号ＣＯＤＥ０〜１“０、０”、“１、０”、“０、１”のうちの１パターンのコード信号である指定コード信号（例えば、コード信号ＣＯＤＥ０〜１“１、０”）とが与えられる。アドレスＡＤＤ（４、４）は、複数のワード線ＷＬ１〜ＷＬｍのうちのワード線ＷＬ４を選択するためのロウアドレスＲＡＤ４と、複数のビット線対ＢＴ１、ＢＢ１、…、ＢＴｎ、ＢＢｎのうちのビット線対ＢＴ４、ＢＢ４を選択するためのカラムアドレスＣＡＤ４とを含んでいる。
【００６１】
複数パターンのコード信号ＣＯＤＥ０〜１“０、０”、“１、０”、“０、１”のうちの第１パターンのコード信号ＣＯＤＥ０〜１“１、０”は、テストセルのアドレスＡＤＤ（４、４）のロウアドレスＲＡＤ４に対して１をインクリメントしたアドレスを指定している。第２パターンのコード信号ＣＯＤＥ０〜１“０、１”は、テストセルのアドレスＡＤＤ（４、４）のロウアドレスＲＡＤ４に対して１をデクリメントしたアドレスを指定している。第３パターンのコード信号ＣＯＤＥ０〜１“０、０”は、テストセルのアドレスＡＤＤ（４、４）を指定している。複数パターンのコード信号ＣＯＤＥ０〜１“０、０”、“１、０”、“０、１”の詳細（図８〜１０）については後述する。
【００６２】
制御部１０は、リード命令とテストセルのアドレスＡＤＤ（４、４）とに応じて、テストセルからデータを読み出すリード動作を行う。また、制御部１０は、指定コード信号ＣＯＤＥ０〜１“１、０”が与えられたとき、指定コード信号ＣＯＤＥ０〜１“１、０”が指定するアドレスＡＤＤ（５、４）をディスターブセルのアドレスとする。即ち、テストセルのアドレスＡＤＤ（４、４）に対して、テストセルに隣接するディスターブセルのアドレスがアドレスＡＤＤ（５、４）である。
【００６３】
（処理１；テストセルからデータを読み出すリード動作）
まず、制御部１０は、入出力制御回路ＩＯＣに入出力制御信号ＤＩＯを出力して、入出力制御回路ＩＯＣを活性化させる。
【００６４】
制御部１０は、複数のワード線ＷＬ１〜ＷＬｍのうちの、テストセルが接続されたワード線ＷＬ４を活性化させる。
【００６５】
制御部１０は、複数のセンスアンプＳＡ１〜ＳＡｎにセンスイネーブル信号ＳＥを出力して、複数のセンスアンプＳＡ１〜ＳＡｎを活性化させる。このとき、複数のセンスアンプＳＡ１〜ＳＡｎは、センスイネーブル信号ＳＥに応じて活性化して、複数のビット線対ＢＴ１、ＢＢ１、…、ＢＴｎ、ＢＢｎの電位を接地電位ＧＮＤ、電源電位ＶＣＣにする。
【００６６】
制御部１０は、複数のビット線対ＢＴ１、ＢＢ１、…、ＢＴｎ、ＢＢｎのうちの、テストセルが一方のビット線に接続されたビット線対ＢＴ４、ＢＢ４を指定するために、複数のスイッチ部ＹＳＷ１〜ＹＳＷｎのうちの、ビット線対ＢＴ４、ＢＢ４に設けられたスイッチ部ＹＳＷ４に選択信号を出力して、スイッチ部ＹＳＷ４を活性化させる。このとき、スイッチ部ＹＳＷ４は、選択信号に応じて活性化して、ビット線対ＢＴ４、ＢＢ４とローカルバスＩＯＢＴ、ＩＯＢＢとを接続する。入出力制御回路ＩＯＣは、入出力制御信号ＤＩＯに応じて活性化しているため、テストセルからビット線対ＢＴ４、ＢＢ４を介してローカルバスＩＯＢＴ、ＩＯＢＢに供給されたデータを出力データＤＯ“Ｄ４”として出力する。
【００６７】
制御部１０は、選択信号の出力を停止し、センスイネーブル信号ＳＥの出力を停止した後に、複数のプリチャージ回路ＰＲ１〜ＰＲｎにプリチャージ信号ＰＲＥを出力する。
【００６８】
次に、制御部１０は、テストモード信号ＴＥＳが供給されたとき、ディスターブセルのアドレスＡＤＤ（５、４）に応じて、ディスターブセルに対してセンスアンプのみ活性化させる動作を行う。
【００６９】
（処理２；ディスターブセルに対してセンスアンプのみ活性化させる動作）
まず、制御部１０は、複数のワード線ＷＬ１〜ＷＬｍのうちの、ディスターブセルが接続されたワード線ＷＬ５を活性化させる。
【００７０】
制御部１０は、複数のセンスアンプＳＡ１〜ＳＡｎにセンスイネーブル信号ＳＥを出力して、複数のセンスアンプＳＡ１〜ＳＡｎを活性化させる。このとき、複数のセンスアンプＳＡ１〜ＳＡｎは、センスイネーブル信号ＳＥに応じて活性化して、複数のビット線対ＢＴ１、ＢＢ１、…、ＢＴｎ、ＢＢｎの電位を接地電位ＧＮＤ、電源電位ＶＣＣにする。
【００７１】
制御部１０は、センスイネーブル信号ＳＥの出力を停止した後に、複数のプリチャージ回路ＰＲ１〜ＰＲｎにプリチャージ信号ＰＲＥを出力する。
【００７２】
次に、制御部１０は、テストモード信号ＴＥＳの供給が停止したとき、テストセルのアドレスＡＤＤ（４、４）に応じて、テストセルからデータを再度読み出すリード動作を行う。
【００７３】
（処理３；テストセルからデータを再度読み出すリード動作）
上述の処理１と同じなので、説明を省略する。
【００７４】
制御部１０は、図６に示されるように、アドレス変換回路ＡＣ１、コントロール回路ＣＮＴ１、ロウデコーダＸＤＥＣ、カラムデコーダＹＤＥＣを具備している。
【００７５】
アドレス変換回路ＡＣ１は、アドレスＡＤＤ（ｉ、ｊ）とコード信号ＣＯＤＥ１〜２とテストモード信号ＴＥＳとを入力し、停止信号ＳＴ１をコントロール回路ＣＮＴ１に出力し、アドレスＡＤＤ（ｉ、ｊ）のロウアドレスＲＡＤｉをロウデコーダＸＤＥＣに出力し、アドレスＡＤＤ（ｉ、ｊ）のカラムアドレスＣＡＤｊをカラムデコーダＹＤＥＣに出力する。
【００７６】
コントロール回路ＣＮＴ１は、読み出し書き込み信号ＲＷとクロック信号ＣＬＫと停止信号ＳＴ１とを入力し、入出力制御信号ＤＩＯを入出力制御回路ＩＯＣに出力し、ロウイネーブル信号ＲＥをロウデコーダＸＤＥＣに出力し、カラムイネーブル信号ＣＥをカラムデコーダＹＤＥＣに出力し、プリチャージ信号ＰＲＥを複数のプリチャージ回路ＰＲ１〜ＰＲｎに出力し、センスイネーブル信号ＳＥを複数のセンスアンプＳＡ１〜ＳＡｎに出力する。
【００７７】
ロウデコーダＸＤＥＣは、ロウアドレスＲＡＤｉとロウイネーブル信号ＲＥとを入力し、ロウアドレスＲＡＤｉをデコードしてワード信号ＷＬｉを駆動する。
【００７８】
カラムデコーダＹＤＥＣは、カラムイネーブル信号ＣＥとカラムアドレスＣＡＤｊとを入力し、カラムアドレスＣＡＤｊをデコードしてスイッチ部ＹＳＷｊに選択信号を出力する。
【００７９】
図７は、アドレス変換回路ＡＣ１の構成を示している。アドレス変換回路ＡＣ１は、ロウアドレスシフト回路ＡＳ１１、ＡＳ１２、マルチプレクサＭＵＸ１を具備している。
【００８０】
ロウアドレスシフト回路ＡＳ１１は、アドレスＡＤＤ（ｉ、ｊ）を入力し、アドレスＡＤＤ（ｉ、ｊ）のロウアドレスＲＡＤｉに対して１をインクリメントしたロウアドレスＲＩｉ（ｉ＋１）を生成して、マルチプレクサＭＵＸ１に出力する。
【００８１】
ロウアドレスシフト回路ＡＳ１２は、アドレスＡＤＤ（ｉ、ｊ）を入力し、アドレスＡＤＤ（ｉ、ｊ）のロウアドレスＲＡＤｉに対して１をデクリメントしたロウアドレスＲＤｉ（ｉ−１）を生成して、マルチプレクサＭＵＸ１に出力する。
【００８２】
マルチプレクサＭＵＸ１は、アドレスＡＤＤ（ｉ、ｊ）とロウアドレスＲＩｉとロウアドレスＲＤｉと複数パターンのコード信号ＣＯＤＥ０〜１“０、０”、“１、０”、“０、１”とテストモード信号ＴＥＳとを入力し、ロウアドレスＲＡＤｉ、カラムアドレスＣＡＤｊ、停止信号ＳＴ１を出力する。
【００８３】
図８は、アドレス変換回路ＡＣ１の動作を示している。ここで、ｉ、ｊを４とする。また、停止信号ＳＴ１のレベルは、テストモード信号ＴＥＳのレベルに依存する。
【００８４】
テストモード信号ＴＥＳのレベルがロウレベルである場合、マルチプレクサＭＵＸ１は、アドレスＡＤＤ（４、４）のロウアドレスＲＡＤ４、カラムアドレスＣＡＤ４をそれぞれロウデコーダＸＤＥＣ、カラムデコーダＹＤＥＣに出力し、停止信号ＳＴ１のレベルをロウレベルにする。
【００８５】
テストモード信号ＴＥＳのレベルがハイレベルであり、コード信号ＣＯＤＥ０〜１が“０、１”を表している場合、マルチプレクサＭＵＸ１は、ロウアドレスＲＩ４（ロウアドレスＲＡＤ５）、アドレスＡＤＤ（４、４）のカラムアドレスＣＡＤ４をそれぞれロウアドレスＲＡＤ５、カラムアドレスＣＡＤ４としてロウデコーダＸＤＥＣ、カラムデコーダＹＤＥＣに出力し、停止信号ＳＴ１のレベルをハイレベルにする。これは、処理１〜３によりワード線ＷＬ４、ＷＬ５、ＷＬ４が選択される仕様（後述の図１１参照）であり、影響１、３への対策となる。また、処理１〜３により複数のセンスアンプＳＡ１〜ＳＡｎが活性化されるため、影響２への対策となる。
【００８６】
テストモード信号ＴＥＳのレベルがハイレベルであり、コード信号ＣＯＤＥ０〜１が“１、０”を表している場合、マルチプレクサＭＵＸ１は、ロウアドレスＲＤ４（ロウアドレスＲＡＤ３）、アドレスＡＤＤ（４、４）のカラムアドレスＣＡＤ４をそれぞれロウアドレスＲＡＤ３、カラムアドレスＣＡＤ４としてロウデコーダＸＤＥＣ、カラムデコーダＹＤＥＣに出力し、停止信号ＳＴ１のレベルをハイレベルにする。これは、処理１〜３によりワード線ＷＬ４、ＷＬ３、ＷＬ４が選択される仕様であり、影響１、３への対策となる。また、処理１〜３により複数のセンスアンプＳＡ１〜ＳＡｎが活性化されるため、影響２への対策となる。
【００８７】
テストモード信号ＴＥＳのレベルがハイレベルであり、コード信号ＣＯＤＥ０〜１が“０、０”を表している場合、マルチプレクサＭＵＸ１は、アドレスＡＤＤ（４、４）のカラムアドレスＣＡＤ４、カラムアドレスＣＡＤ４をそれぞれロウデコーダＸＤＥＣ、カラムデコーダＹＤＥＣに出力し、停止信号ＳＴ１のレベルをハイレベルにする。これは、処理１〜３によりワード線ＷＬ４が３回連続選択される仕様であり、影響４への対策となる。また、処理１〜３により複数のセンスアンプＳＡ１〜ＳＡｎが活性化されるため、影響２への対策となる。
【００８８】
図９、１０は、ディスターブテストを実施するためにメモリセルアレイ２０の複数のメモリセルＭＣに記憶されるデータを示している。
【００８９】
ディスターブテストを実施したときにディスターブセルの影響によりテストセルのデータが破壊されていないかを確認するために、複数のメモリセルＭＣには、図９、１０に示されるようなストライプデータが書き込まれる。
【００９０】
具体的には、複数のメモリセルＭＣのうちの、カラム方向のメモリセルＭＣには、同一のデータが書き込まれるものとする。ロウ方向のメモリセルＭＣには、“０”又は“１”を表すチェッカーデータが書き込まれるものとする。即ち、複数のメモリセルＭＣのロウアドレスは１番目から最終番目まで順番に割り当てられ、例えば、複数のメモリセルＭＣのうちの、奇数番目のロウアドレスに対するメモリセルＭＣには、データ“１”が書き込まれ、偶数番目のロウアドレスに対応するメモリセルＭＣには、データ“０”が書き込まれる。
【００９１】
テストセルのアドレスを、アドレスＡＤＤ（４、４）とした場合、テストセルのデータは“０”である。そこで、図９に示されるように、ディスターブセルのアドレスが、ロウアドレスＲＤ４（ロウアドレスＲＡＤ３）、カラムアドレスＣＡＤ４である場合、ディスターブセルのデータは“１”となる。同様に、図１０に示されるように、ディスターブセルのアドレスが、ロウアドレスＲＩ４（ロウアドレスＲＡＤ５）、カラムアドレスＣＡＤ４である場合、ディスターブセルのデータは“１”となる。
【００９２】
図１１は、本発明の第１実施形態による半導体記憶装置のテスト時の動作を示すタイミングチャートである。ここで、ｉ、ｊを４とし、テストセルのアドレスをアドレスＡＤＤ（４、４）であるものとする。また、コード信号ＣＯＤＥ０〜１が“１、０”（ハイレベル、ロウレベル）を表し、ディスターブセルのアドレスが、ロウアドレスＲＩ４（ロウアドレスＲＡＤ５）、カラムアドレスＣＡＤ４であるものとする。クロック信号ＣＬＫは、１ショットパルス信号である。
【００９３】
［テスト時の動作］
時間ｔ０は、処理１が設定される前の状態である。
【００９４】
時間ｔ０において、読み出し書き込み信号ＲＷ、テストモード信号ＴＥＳ、停止信号ＳＴ１、ロウイネーブル信号ＲＥ、カラムイネーブル信号ＣＥ、センスイネーブル信号ＳＥ、入出力制御信号ＤＩＯのレベルはロウレベル（以下、“Ｌ”と表記する）であり、プリチャージ信号ＰＲＥのレベルはハイレベル（以下、“Ｈ”と表記する）である。この場合、コントロール回路ＣＮＴ１は、複数のプリチャージ回路ＰＲ１〜ＰＲｎにプリチャージ信号ＰＲＥ“Ｈ”を出力し、複数のプリチャージ回路ＰＲ１〜ＰＲｎは、プリチャージ信号ＰＲＥ“Ｈ”に応じて、複数のセンスアンプＳＡ１〜ＳＡｎと複数のビット線対ＢＴ１、ＢＢ１、…、ＢＴｎ、ＢＢｎの電位を中間電位１／２ＶＣＣにプリチャージしている。
【００９５】
アドレス変換回路ＡＣ１には、テストセルのアドレスＡＤＤ（４、４）と、コード信号ＣＯＤＥ０〜１“１、０”とが与えられる。このとき、アドレス変換回路ＡＣ１内のロウアドレスシフト回路ＡＳ１１は、アドレスＡＤＤ（４、４）のロウアドレスＲＡＤ４に対して１をインクリメントしたロウアドレスＲＩ４を生成して、マルチプレクサＭＵＸ１に出力する。ロウアドレスシフト回路ＡＳ１２は、アドレスＡＤＤ（４、４）のロウアドレスＲＡＤ４に対して１をデクリメントしたロウアドレスＲＤ４を生成して、マルチプレクサＭＵＸ１に出力する。マルチプレクサＭＵＸ１は、テストモード信号ＴＥＳ“Ｌ”に応じて、アドレスＡＤＤ（４、４）のロウアドレスＲＡＤ４、カラムアドレスＣＡＤ４をそれぞれロウデコーダＸＤＥＣ、カラムデコーダＹＤＥＣに出力し、停止信号ＳＴ１のレベルをロウレベルのままにする。
【００９６】
読み出し書き込み信号ＲＷのレベルが“Ｌ”から“Ｈ”になったとき、コントロール回路ＣＮＴ１は、コントロール回路ＣＮＴ１は、読み出し書き込み信号ＲＷ“Ｈ”に応じてリード、ライト動作を行うことが可能になる。
【００９７】
（処理１；テストセルからデータを読み出すリード動作）
時間ｔ１において、コントロール回路ＣＮＴ１には、クロック信号ＣＬＫが供給される。このときに、コントロール回路ＣＮＴ１は、クロック信号ＣＬＫに応じて、入出力制御回路ＩＯＣに入出力制御信号ＤＩＯを出力して、入出力制御回路ＩＯＣを活性化させる。また、コントロール回路ＣＮＴ１は、クロック信号ＣＬＫが供給されてから所定時間（後述の時間ｔ６）まで、ロウイネーブル信号ＲＥのレベルを“Ｌ”から“Ｈ”にする。同様に、コントロール回路ＣＮＴ１は、プリチャージ信号ＰＲＥのレベルを“Ｈ”を“Ｌ”にする。
【００９８】
ロウデコーダＸＤＥＣは、ロウイネーブル信号ＲＥ“Ｈ”に応じて、ロウアドレスＲＡＤ４をデコードして、ロウアドレスＲＡＤ４に対応するワード信号ＷＬ４を選択する。ロウデコーダＸＤＥＣは、クロック信号ＣＬＫが供給されてから所定時間（後述の時間ｔ５の直前まで）、ワード信号ＷＬ４を駆動する（活性化させる）。
【００９９】
時間ｔ２において、コントロール回路ＣＮＴ１は、センスイネーブル信号ＳＥのレベルを“Ｌ”から“Ｈ”にして、複数のセンスアンプＳＡ１〜ＳＡｎを活性化させる。このとき、複数のセンスアンプＳＡ１〜ＳＡｎは、センスイネーブル信号ＳＥ“Ｈ”に応じて活性化して、複数のビット線対ＢＴ１、ＢＢ１、…、ＢＴｎ、ＢＢｎの電位を接地電位ＧＮＤ、電源電位ＶＣＣにする。このとき、ビット線対ＢＴ４、ＢＢ４には徐々に電位差が発生する。
【０１００】
時間ｔ３において、コントロール回路ＣＮＴ１は、カラムイネーブル信号ＣＥのレベルを“Ｌ”から“Ｈ”にする。カラムデコーダＹＤＥＣは、カラムイネーブル信号ＣＥ“Ｈ”に応じて、カラムアドレスＣＡＤ４をデコードして、カラムアドレスＣＡＤ４に対応するスイッチ部ＹＳＷ４を選択する。このとき、ビット線対ＢＴ４、ＢＢ４の電位差は、データを読み出すには充分な値になる。
【０１０１】
時間ｔ４において、カラムデコーダＹＤＥＣは、ワンショットパルス信号である選択信号をスイッチ部ＹＳＷ４に出力して、スイッチ部ＹＳＷ４を活性化させる。このとき、スイッチ部ＹＳＷ４は、選択信号に応じて活性化して、ビット線対ＢＴ４、ＢＢ４とローカルバスＩＯＢＴ、ＩＯＢＢとを接続する。入出力制御回路ＩＯＣは、入出力制御信号ＤＩＯに応じて活性化しているため、テストセルからビット線対ＢＴ４、ＢＢ４を介してローカルバスＩＯＢＴ、ＩＯＢＢに供給されたデータを出力データＤＯ“Ｄ４”として出力する。ロウデコーダＸＤＥＣは、ワード信号ＷＬ４の駆動を停止する。
【０１０２】
時間ｔ５において、コントロール回路ＣＮＴ１は、センスイネーブル信号ＳＥのレベルを“Ｈ”から“Ｌ”にする。
【０１０３】
時間ｔ６において、コントロール回路ＣＮＴ１は、ロウイネーブル信号ＲＥ、カラムイネーブル信号ＣＥのレベルを“Ｈ”から“Ｌ”にし、プリチャージ信号ＰＲＥのレベルを“Ｌ”から“Ｈ”にする。複数のプリチャージ回路ＰＲ１〜ＰＲｎは、プリチャージ信号ＰＲＥ“Ｈ”に応じて、複数のセンスアンプＳＡ１〜ＳＡｎと複数のビット線対ＢＴ１、ＢＢ１、…、ＢＴｎ、ＢＢｎの電位を中間電位１／２ＶＣＣにプリチャージする。入出力制御回路ＩＯＣは、出力データＤＯ“Ｄ４”の出力を完了する。
【０１０４】
時間ｔ７は、処理２が設定される前の状態である。この場合、読み出し書き込み信号ＲＷのレベルは“Ｈ”でも“Ｌ”でもかまわない。
【０１０５】
時間ｔ７において、テストモード信号ＴＥＳのレベルが“Ｌ”から“Ｈ”になる。このとき、コード信号ＣＯＤＥ０〜１がそれぞれ“０、１”を表しているため、マルチプレクサＭＵＸ１は、テストモード信号ＴＥＳ“Ｈ”に応じて、ロウアドレスＲＩ４、アドレスＡＤＤ（４、４）のカラムアドレスＣＡＤ４をそれぞれロウアドレスＲＡＤ５、カラムアドレスＣＡＤ４として選択し、ロウデコーダＸＤＥＣ、カラムデコーダＹＤＥＣに出力する。同時に、マルチプレクサＭＵＸ１は、テストモード信号ＴＥＳ“Ｈ”に応じて、停止信号ＳＴ１のレベルを“Ｌ”から“Ｈ”にする。
【０１０６】
（処理２；ディスターブセルに対してセンスアンプのみ活性化させる動作）
時間ｔ８において、コントロール回路ＣＮＴ１には、クロック信号ＣＬＫが供給される。このときに、コントロール回路ＣＮＴ１は、クロック信号ＣＬＫに応じて、入出力制御回路ＩＯＣに入出力制御信号ＤＩＯを出力して、入出力制御回路ＩＯＣを活性化させる。また、コントロール回路ＣＮＴ１は、クロック信号ＣＬＫが供給されてから所定時間（後述の時間ｔ１１）まで、ロウイネーブル信号ＲＥのレベルを“Ｌ”から“Ｈ”にする。同様に、コントロール回路ＣＮＴ１は、プリチャージ信号ＰＲＥのレベルを“Ｈ”を“Ｌ”にする。
【０１０７】
ロウデコーダＸＤＥＣは、ロウイネーブル信号ＲＥ“Ｈ”に応じて、ロウアドレスＲＡＤ５をデコードして、ロウアドレスＲＡＤ５に対応するワード信号ＷＬ５を選択する。ロウデコーダＸＤＥＣは、クロック信号ＣＬＫが供給されてから所定時間（後述の時間ｔ１１の直前まで）、ワード信号ＷＬ５を駆動する（活性化させる）。
【０１０８】
時間ｔ９において、コントロール回路ＣＮＴ１は、センスイネーブル信号ＳＥのレベルを“Ｌ”から“Ｈ”にして、複数のセンスアンプＳＡ１〜ＳＡｎを活性化させる。このとき、複数のセンスアンプＳＡ１〜ＳＡｎは、センスイネーブル信号ＳＥ“Ｈ”に応じて活性化して、複数のビット線対ＢＴ１、ＢＢ１、…、ＢＴｎ、ＢＢｎの電位を接地電位ＧＮＤ、電源電位ＶＣＣにする。
【０１０９】
時間ｔ１０において、コントロール回路ＣＮＴ１は、停止信号ＳＴ１のレベルが“Ｈ”になっているため、カラムイネーブル信号ＣＥのレベルを“Ｌ”から“Ｈ”にしないで、“Ｌ”のままにする。ロウデコーダＸＤＥＣは、ワード信号ＷＬ５の駆動を停止する。
【０１１０】
時間ｔ１１において、コントロール回路ＣＮＴ１は、センスイネーブル信号ＳＥのレベルを“Ｈ”から“Ｌ”にする。コントロール回路ＣＮＴ１は、ロウイネーブル信号ＲＥ、カラムイネーブル信号ＣＥのレベルを“Ｈ”から“Ｌ”にし、プリチャージ信号ＰＲＥのレベルを“Ｌ”から“Ｈ”にする。複数のプリチャージ回路ＰＲ１〜ＰＲｎは、プリチャージ信号ＰＲＥ“Ｈ”に応じて、複数のセンスアンプＳＡ１〜ＳＡｎと複数のビット線対ＢＴ１、ＢＢ１、…、ＢＴｎ、ＢＢｎの電位を中間電位１／２ＶＣＣにプリチャージする。テストモード信号ＴＥＳのレベルが“Ｈ”から“Ｌ”になる。このとき、マルチプレクサＭＵＸ１は、テストモード信号ＴＥＳ“Ｌ”に応じて、停止信号ＳＴ１のレベルを“Ｈ”から“Ｌ”にする。
【０１１１】
（処理３；テストセルからデータを再度読み出すリード動作）
時間ｔ１２〜ｔ１７において、処理３が設定される。この場合、時間ｔ１２〜ｔ１７は時間ｔ１〜ｔ６と同じ動作なので、説明を省略する。処理３において、ディスターブセルの影響によりテストセルのデータが破壊されていないかが確認される。
【０１１２】
本実施形態では、コード信号ＣＯＤＥ０〜１が“０、１”を表し、ディスターブセルのアドレスが、ロウアドレスＲＤ４（ロウアドレスＲＡＤ３）、カラムアドレスＣＡＤ４である場合、ロウアドレスＲＡＤ５をロウアドレスＲＡＤ３に置き換えればよい。また、コード信号ＣＯＤＥ０〜１が“０、０”を表し、ディスターブセルのアドレスが、ロウアドレスＲＡＤ４、カラムアドレスＣＡＤ４である場合、ロウアドレスＲＡＤ５をロウアドレスＲＡＤ４に置き換えればよい。
【０１１３】
以上の説明により、本発明の第１実施形態による半導体記憶装置によれば、第１の効果として、ディスターブセルからデータを読み出さない分だけ、テスト時間を短縮することができる。その理由として、テスト時の動作において、（処理１）テストセルに対してセンスアンプＳＡ１〜ＳＡｎとスイッチ部ＹＳＷ４と入出力制御回路ＩＯＣとを活性化させて、テストセルからデータを読み出し、（処理２）ディスターブセルに対してセンスアンプＳＡ１〜ＳＡｎのみ活性化させ、（処理３）ディスターブセルの影響によりテストセルのデータが破壊されていないかを確認するために、再度、テストセルに対してセンスアンプＳＡ１〜ＳＡｎとスイッチ部ＹＳＷ４と入出力制御回路ＩＯＣとを活性化させて、テストセルからデータを読み出すディスターブテストを実施する。このように、処理２において、ディスターブセルに対して、カラム系（スイッチ部ＹＳＷ４、入出力制御回路ＩＯＣ）を活性化させないで、センスアンプＳＡ１〜ＳＡｎのみ活性化させることにより、ディスターブセルからデータを読み出さない分だけ、テスト時間を短縮できる。
【０１１４】
図１２は、本発明の第１実施形態による半導体記憶装置のテスト時の動作に対する比較として、テストモード信号ＴＥＳ、停止信号ＳＴ１、複数パターンのコード信号ＣＯＤＥ０〜１が存在しないときに、処理２においてもディスターブセルからデータを読み出した場合の動作を示すタイミングチャートである。
【０１１５】
時間ｔ８において、コントロール回路ＣＮＴ１には、クロック信号ＣＬＫが供給される。このときに、コントロール回路ＣＮＴ１は、クロック信号ＣＬＫが供給されてから所定時間（時間ｔ１３）まで、ロウイネーブル信号ＲＥのレベルを“Ｌ”から“Ｈ”にする。同様に、コントロール回路ＣＮＴ１は、プリチャージ信号ＰＲＥのレベルを“Ｈ”を“Ｌ”にする。ロウデコーダＸＤＥＣは、ロウイネーブル信号ＲＥ“Ｈ”に応じて、ロウアドレスＲＡＤ５をデコードして、ロウアドレスＲＡＤ４に対応するワード信号ＷＬ５を選択する。ロウデコーダＸＤＥＣは、クロック信号ＣＬＫが供給されてから所定時間（時間ｔ１２の直前まで）、ワード信号ＷＬ５を駆動する（活性化させる）。時間ｔ９において、コントロール回路ＣＮＴ１は、センスイネーブル信号ＳＥのレベルを“Ｌ”から“Ｈ”にして、複数のセンスアンプＳＡ１〜ＳＡｎを活性化させる。このとき、複数のセンスアンプＳＡ１〜ＳＡｎは、センスイネーブル信号ＳＥ“Ｈ”に応じて活性化して、複数のビット線対ＢＴ１、ＢＢ１、…、ＢＴｎ、ＢＢｎの電位を接地電位ＧＮＤ、電源電位ＶＣＣにする。時間ｔ１０において、コントロール回路ＣＮＴ１は、カラムイネーブル信号ＣＥのレベルを“Ｌ”から“Ｈ”にする。カラムデコーダＹＤＥＣは、カラムイネーブル信号ＣＥ“Ｈ”に応じて、カラムアドレスＣＡＤ４をデコードして、カラムアドレスＣＡＤ４に対応するスイッチ部ＹＳＷ４を選択する。このとき、ビット線対ＢＴ４、ＢＢ４の電位差は、データを読み出すには充分な値になる。
【０１１６】
時間ｔ１１において、カラムデコーダＹＤＥＣは、ワンショットパルス信号である選択信号をスイッチ部ＹＳＷ４に出力して、スイッチ部ＹＳＷ４を活性化させる。このとき、スイッチ部ＹＳＷ４は、選択信号に応じて活性化して、ビット線対ＢＴ４、ＢＢ４とローカルバスＩＯＢＴ、ＩＯＢＢとを接続し、入出力制御回路ＩＯＣは、入出力制御信号ＤＩＯに応じて、ディスターブセルからビット線対ＢＴ４、ＢＢ４を介してローカルバスＩＯＢＴ、ＩＯＢＢに供給されたデータを出力データＤＯ“Ｄ５”として出力する。ロウデコーダＸＤＥＣは、ワード信号ＷＬ５の駆動を停止する。時間ｔ１２において、コントロール回路ＣＮＴ１は、センスイネーブル信号ＳＥのレベルを“Ｈ”から“Ｌ”にし、時間ｔ１３において、コントロール回路ＣＮＴ１は、ロウイネーブル信号ＲＥ、カラムイネーブル信号ＣＥのレベルを“Ｈ”から“Ｌ”にし、プリチャージ信号ＰＲＥのレベルを“Ｌ”から“Ｈ”にする。時間ｔ１４の直前に、入出力制御回路ＩＯＣは、出力データＤＯ“Ｄ５”の出力を完了する。
【０１１７】
このように、本発明の第１実施形態による半導体記憶装置によれば、テストモード信号ＴＥＳ、停止信号ＳＴ１、複数パターンのコード信号ＣＯＤＥ０〜１を設定していることにより、処理２にかかる時間（ｔ８〜ｔ１２）が、比較用の処理２にかかる時間（ｔ８〜ｔ１５）に対して３０％ほど短縮することができる。
【０１１８】
また、本発明の第１実施形態による半導体記憶装置によれば、第２の効果として、消費電力を削減することができる。その理由として、ディスターブセルに対してカラム系（スイッチ部ＹＳＷ４、入出力制御回路ＩＯＣ）を活性化させないで停止させるディスターブテストを実施するため、ディスターブセルに対してカラム系を活性化させて動作させるディスターブテストに比べて、消費電力を削減できる。
【０１１９】
また、本発明の第１実施形態による半導体記憶装置によれば、第３の効果として、ディスターブテストを確実に実施することができる。その理由として、メモリセルとそれに隣接する隣接メモリセル間の干渉や寄生容量による影響（前述の影響１〜４）はセンスアンプやワード線が活性化されたときに生じるため、影響１〜４に対してディスターブテストを実施する際、テストセル及びディスターブセルのカラムアドレスを同一とし、ロウアドレスを可変することにより、ディスターブテストを確実に実施できる。
【０１２０】
図１３は、本発明の第２実施形態による半導体記憶装置の構成を示している。
【０１２１】
本発明の第２実施形態による半導体記憶装置では、複数のメモリセルＭＣのロウアドレスが１番目から最終番目まで順番に割り当てられていない場合に対応している。この場合、アドレスＡＤＤ（ｉ、ｊ）を与える側がロウアドレスの並びを把握している上で、複数パターンのコード信号のうちの１つのコード信号を指定コード信号として設定する必要がある。第２実施形態では、第１実施形態と重複する説明について省略する。
【０１２２】
最初に、テスト時の動作について説明し、制御部１０の構成（図１３、１４）については、その後に説明する。
【０１２３】
［本実施形態におけるディスターブテスト］
第２実施形態でも、テストセル及びディスターブセルのカラムアドレスを同一とし、ロウアドレスを可変する場合について説明する。
【０１２４】
［テスト時の動作］
まず、制御部１０は、複数のプリチャージ回路ＰＲ１〜ＰＲｎにプリチャージ信号ＰＲＥを出力する。複数のプリチャージ回路ＰＲ１〜ＰＲｎは、プリチャージ信号ＰＲＥに応じて、複数のセンスアンプＳＡ１〜ＳＡｎと複数のビット線対ＢＴ１、ＢＢ１、…、ＢＴｎ、ＢＢｎの電位を中間電位１／２ＶＣＣにプリチャージする。
【０１２５】
いま、制御部１０は、リード命令と、テストセルのアドレス｛例えば、アドレスＡＤＤ（４、４）｝と、テストセルに隣接する複数の隣接メモリセルのアドレスをそれぞれ指定する複数パターンのコード信号ＣＯＤＥ０〜２“０、０、０”、“１、０、０”、“０、１、０”、“１、１、０”、“０、０、１”、“１、０、１”、“０、１、１”のうちの１パターンのコード信号である指定コード信号（例えば、コード信号ＣＯＤＥ０〜２“１、１、０”）とが与えられる。
【０１２６】
複数パターンのコード信号ＣＯＤＥ０〜２“０、０、０”、“１、０、０”、“０、１、０”、“１、１、０”、“０、０、１”、“１、０、１”、“０、１、１”のうちの第１パターンであるＭ個のパターン（Ｍは、ｍ、ｎ＞Ｍを満たす２以上の整数であり、例えば、３であるものとする）のコード信号ＣＯＤＥ０〜２“１、０、０”、“０、１、０”、“１、１、０”は、それぞれ、テストセルのアドレスＡＤＤ（４、４）のロウアドレスＲＡＤ４に対して１〜Ｍをインクリメントしたアドレスを指定している。第２パターンであるＮ個のパターン（Ｎは、ｍ、ｎ＞Ｎを満たす２以上の整数であり、例えば、３であるものとする）のコード信号ＣＯＤＥ０〜２“０、０、１”、“１、０、１”、“０、１、１”は、それぞれ、テストセルのアドレスＡＤＤ（４、４）のロウアドレスＲＡＤ４に対して１〜Ｎをデクリメントしたアドレスを指定している。第３パターンのコード信号ＣＯＤＥ０〜２“０、０、０”は、テストセルのアドレスＡＤＤ（４、４）を指定している。複数パターンのコード信号ＣＯＤＥ０〜２“０、０、０”、“１、０、０”、“０、１、０”、“１、１、０”、“０、０、１”、“１、０、１”、“０、１、１”の詳細（図１５〜１７）については後述する。
【０１２７】
そこで、制御部１０は、リード命令とテストセルのアドレスＡＤＤ（４、４）とに応じて、テストセルからデータを読み出すリード動作を行う。また、制御部１０は、指定コード信号ＣＯＤＥ０〜２“１、１、０”が与えられたとき、指定コード信号ＣＯＤＥ０〜２“１、１、０”が指定するアドレスＡＤＤ（７、４）をディスターブセルのアドレスとする。即ち、テストセルのアドレスＡＤＤ（４、４）に対して、テストセルに隣接するディスターブセルのアドレスがアドレスＡＤＤ（７、４）であるものとする。
【０１２８】
（処理１；テストセルからデータを読み出すリード動作）
第１実施形態における処理１と同じなので、説明を省略する。
【０１２９】
（処理２；ディスターブセルに対してセンスアンプのみ活性化させる動作）
まず、制御部１０は、複数のワード線ＷＬ１〜ＷＬｍのうちの、ディスターブセルが接続されたワード線ＷＬ７を活性化させる。その後の動作は第１実施形態における処理２と同じなので、説明を省略する。
【０１３０】
（処理３；テストセルからデータを再度読み出すリード動作）
第１実施形態における処理１と同じなので、説明を省略する。
【０１３１】
制御部１０は、図１３に示されるように、第１実施形態におけるアドレス変換回路ＡＣ１に代えて、アドレス変換回路ＡＣ２を具備している。アドレス変換回路ＡＣ２は、第１実施形態におけるコード信号ＣＯＤＥ０〜１に代えて、コード信号ＣＯＤＥ０〜２を入力する。ロウデコーダＸＤＥＣは、複数のメモリセルＭＣのロウアドレスの並びに対応している。
【０１３２】
図１４は、アドレス変換回路ＡＣ２の構成を示している。アドレス変換回路ＡＣ２は、ロウアドレスシフト回路ＡＳａ、ＡＳｂ、マルチプレクサＭＵＸ２を具備している。
【０１３３】
ロウアドレスシフト回路ＡＳａは、アドレスＡＤＤ（ｉ、ｊ）と複数パターンのコード信号ＣＯＤＥ０〜２“１、０、０”、“０、１、０”、“１、１、０”とを入力し、アドレスＡＤＤ（ｉ、ｊ）のロウアドレスＲＡＤｉに対して１〜３をインクリメントしたロウアドレスＲａｉ｛ＲＡＤ（ｉ＋１）、ＲＡＤ（ｉ＋２）、ＲＡＤ（ｉ＋３）｝を生成して、マルチプレクサＭＵＸ２に出力する。
【０１３４】
ロウアドレスシフト回路ＡＳｂは、アドレスＡＤＤ（ｉ、ｊ）と複数パターンのコード信号ＣＯＤＥ０〜２ “０、０、１”、“１、０、１”、“０、１、１”とを入力し、アドレスＡＤＤ（ｉ、ｊ）のロウアドレスＲＡＤｉに対して１〜３をデクリメントしたロウアドレスＲｂｉ｛ＲＡＤ（ｉ−１）、ＲＡＤ（ｉ−２）、ＲＡＤ（ｉ−３）｝を生成して、マルチプレクサＭＵＸ２に出力する。
【０１３５】
マルチプレクサＭＵＸ２は、アドレスＡＤＤ（ｉ、ｊ）とロウアドレスＲａｉとロウアドレスＲｂｉと複数パターンのコード信号ＣＯＤＥ０〜２“０、０、０”、“１、０、０”、“０、１、０”、“１、１、０”、“０、０、１”、“１、０、１”、“０、１、１”とテストモード信号ＴＥＳとを入力し、ロウアドレスＲＡＤｉ、カラムアドレスＣＡＤｊ、停止信号ＳＴ１を出力する。
【０１３６】
図１５は、アドレス変換回路ＡＣ２の動作を示している。ここで、ｉ、ｊを４とする。また、停止信号ＳＴ１のレベルは、テストモード信号ＴＥＳのレベルに依存する。
【０１３７】
テストモード信号ＴＥＳのレベルがロウレベルである場合、マルチプレクサＭＵＸ２は、アドレスＡＤＤ（４、４）のロウアドレスＲＡＤ４、カラムアドレスＣＡＤ４をそれぞれロウデコーダＸＤＥＣ、カラムデコーダＹＤＥＣに出力し、停止信号ＳＴ１のレベルをロウレベルにする。
【０１３８】
テストモード信号ＴＥＳのレベルがハイレベルであり、コード信号ＣＯＤＥ０〜２が“１、０、０”を表している場合、マルチプレクサＭＵＸ２は、ロウアドレスＲａ４（ロウアドレスＲＡＤ５）、アドレスＡＤＤ（４、４）のカラムアドレスＣＡＤ４をそれぞれロウアドレスＲＡＤ５、カラムアドレスＣＡＤ４としてロウデコーダＸＤＥＣ、カラムデコーダＹＤＥＣに出力し、停止信号ＳＴ１のレベルをハイレベルにする。これは、処理１〜３によりワード線ＷＬ４、ＷＬ５、ＷＬ４が選択される仕様であり、影響１、３への対策となる。また、処理１〜３により複数のセンスアンプＳＡ１〜ＳＡｎが活性化されるため、影響２への対策となる。
【０１３９】
テストモード信号ＴＥＳのレベルがハイレベルであり、コード信号ＣＯＤＥ０〜２が“０、１、０”を表している場合、マルチプレクサＭＵＸ２は、ロウアドレスＲａ４（ロウアドレスＲＡＤ６）、アドレスＡＤＤ（４、４）のカラムアドレスＣＡＤ４をそれぞれロウアドレスＲＡＤ６、カラムアドレスＣＡＤ４としてロウデコーダＸＤＥＣ、カラムデコーダＹＤＥＣに出力し、停止信号ＳＴ１のレベルをハイレベルにする。これは、処理１〜３によりワード線ＷＬ４、ＷＬ６、ＷＬ４が選択される仕様であり、影響１、３への対策となる。また、処理１〜３により複数のセンスアンプＳＡ１〜ＳＡｎが活性化されるため、影響２への対策となる。
【０１４０】
テストモード信号ＴＥＳのレベルがハイレベルであり、コード信号ＣＯＤＥ０〜２が“１、１、０”を表している場合、マルチプレクサＭＵＸ２は、ロウアドレスＲａ４（ロウアドレスＲＡＤ７）、アドレスＡＤＤ（４、４）のカラムアドレスＣＡＤ４をそれぞれロウアドレスＲＡＤ７、カラムアドレスＣＡＤ４としてロウデコーダＸＤＥＣ、カラムデコーダＹＤＥＣに出力し、停止信号ＳＴ１のレベルをハイレベルにする。これは、処理１〜３によりワード線ＷＬ４、ＷＬ７、ＷＬ４が選択される仕様（後述の図１８参照）であり、影響１、３への対策となる。また、処理１〜３により複数のセンスアンプＳＡ１〜ＳＡｎが活性化されるため、影響２への対策となる。
【０１４１】
テストモード信号ＴＥＳのレベルがハイレベルであり、コード信号ＣＯＤＥ０〜２が“０、０、１”を表している場合、マルチプレクサＭＵＸ２は、ロウアドレスＲｂ４（ロウアドレスＲＡＤ３）、アドレスＡＤＤ（４、４）のカラムアドレスＣＡＤ４をそれぞれロウアドレスＲＡＤ３、カラムアドレスＣＡＤ４としてロウデコーダＸＤＥＣ、カラムデコーダＹＤＥＣに出力し、停止信号ＳＴ１のレベルをハイレベルにする。これは、処理１〜３によりワード線ＷＬ４、ＷＬ３、ＷＬ４が選択される仕様であり、影響１、３への対策となる。また、処理１〜３により複数のセンスアンプＳＡ１〜ＳＡｎが活性化されるため、影響２への対策となる。
【０１４２】
テストモード信号ＴＥＳのレベルがハイレベルであり、コード信号ＣＯＤＥ０〜２が“１、０、１”を表している場合、マルチプレクサＭＵＸ２は、ロウアドレスＲｂ４（ロウアドレスＲＡＤ２）、アドレスＡＤＤ（４、４）のカラムアドレスＣＡＤ４をそれぞれロウアドレスＲＡＤ２、カラムアドレスＣＡＤ４としてロウデコーダＸＤＥＣ、カラムデコーダＹＤＥＣに出力し、停止信号ＳＴ１のレベルをハイレベルにする。これは、処理１〜３によりワード線ＷＬ４、ＷＬ２、ＷＬ４が選択される仕様であり、影響１、３への対策となる。また、処理１〜３により複数のセンスアンプＳＡ１〜ＳＡｎが活性化されるため、影響２への対策となる。
【０１４３】
テストモード信号ＴＥＳのレベルがハイレベルであり、コード信号ＣＯＤＥ０〜２が“０、１、１”を表している場合、マルチプレクサＭＵＸ２は、ロウアドレスＲｂ４（ロウアドレスＲＡＤ１）、アドレスＡＤＤ（４、４）のカラムアドレスＣＡＤ４をそれぞれロウアドレスＲＡＤ１、カラムアドレスＣＡＤ４としてロウデコーダＸＤＥＣ、カラムデコーダＹＤＥＣに出力し、停止信号ＳＴ１のレベルをハイレベルにする。これは、処理１〜３によりワード線ＷＬ４、ＷＬ１、ＷＬ４が選択される仕様であり、影響１、３への対策となる。また、処理１〜３により複数のセンスアンプＳＡ１〜ＳＡｎが活性化されるため、影響２への対策となる。
【０１４４】
テストモード信号ＴＥＳのレベルがハイレベルであり、コード信号ＣＯＤＥ０〜２が“０、０、０”を表している場合、マルチプレクサＭＵＸ２は、アドレスＡＤＤ（４、４）のロウアドレスＲＡＤ４、カラムアドレスＣＡＤ４をそれぞれロウデコーダＸＤＥＣ、カラムデコーダＹＤＥＣに出力し、停止信号ＳＴ１のレベルをハイレベルにする。これは、処理１〜３によりワード線ＷＬ４が３回連続で選択される仕様であり、影響４への対策となる。また、処理１〜３により複数のセンスアンプＳＡ１〜ＳＡｎが活性化されるため、影響２への対策となる。
【０１４５】
図１６、１７は、ディスターブテストを実施するためにメモリセルアレイ２０の複数のメモリセルＭＣに記憶されるデータを示している。
【０１４６】
ディスターブテストを実施したときにディスターブセルの影響によりテストセルのデータが破壊されていないかを確認するために、複数のメモリセルＭＣには、図１６、１７に示されるようなストライプデータが書き込まれる。
【０１４７】
テストセルのアドレスを、アドレスＡＤＤ（４、４）とした場合、テストセルのデータは“０”である。そこで、図１６に示されるように、ディスターブセルのアドレスが、ロウアドレスＲｂ４（ロウアドレスＲＡＤ１）、カラムアドレスＣＡＤ４である場合、ディスターブセルのデータは“１”となる。同様に、図１７に示されるように、ディスターブセルのアドレスが、ロウアドレスＲａ４（ロウアドレスＲＡＤ７）、カラムアドレスＣＡＤ４である場合、ディスターブセルのデータは“１”となる。
【０１４８】
図１８は、本発明の第２実施形態による半導体記憶装置のテスト時の動作を示すタイミングチャートである。ここで、ｉ、ｊを４とし、テストセルのアドレスをアドレスＡＤＤ（４、４）であるものとする。また、コード信号ＣＯＤＥ０〜２は“１、１、０”を表し、ディスターブセルのアドレスが、ロウアドレスＲａ４（ロウアドレスＲＡＤ７）、カラムアドレスＣＡＤ４であるものとする。それ以外は第１実施形態におけるｔ０〜ｔ１７と同じである。
【０１４９】
本実施形態では、コード信号ＣＯＤＥ０〜２が“１、０、０”を表し、ディスターブセルのアドレスが、ロウアドレスＲａ４（ロウアドレスＲＡＤ５）、カラムアドレスＣＡＤ４である場合、ロウアドレスＲＡＤ７をロウアドレスＲＡＤ５に置き換えればよい。コード信号ＣＯＤＥ０〜２が“０、１、０”を表し、ディスターブセルのアドレスが、ロウアドレスＲａ４（ロウアドレスＲＡＤ６）、カラムアドレスＣＡＤ４である場合、ロウアドレスＲＡＤ７をロウアドレスＲＡＤ６に置き換えればよい。コード信号ＣＯＤＥ０〜２が“０、０、１”を表し、ディスターブセルのアドレスが、ロウアドレスＲｂ４（ロウアドレスＲＡＤ３）、カラムアドレスＣＡＤ４である場合、ロウアドレスＲＡＤ７をロウアドレスＲＡＤ３に置き換えればよい。コード信号ＣＯＤＥ０〜２が“１、０、１”を表し、ディスターブセルのアドレスが、ロウアドレスＲｂ４（ロウアドレスＲＡＤ２）、カラムアドレスＣＡＤ４である場合、ロウアドレスＲＡＤ７をロウアドレスＲＡＤ２に置き換えればよい。コード信号ＣＯＤＥ０〜２が“０、１、１”を表し、ディスターブセルのアドレスが、ロウアドレスＲｂ４（ロウアドレスＲＡＤ１）、カラムアドレスＣＡＤ４である場合、ロウアドレスＲＡＤ７をロウアドレスＲＡＤ１に置き換えればよい。コード信号ＣＯＤＥ０〜２が“０、０、０”を表し、ディスターブセルのアドレスが、アドレスＡＤＤ（４、４）のロウアドレスＲＡＤ４、カラムアドレスＣＡＤ４である場合、ロウアドレスＲＡＤ７をロウアドレスＲＡＤ４に置き換えればよい。
【０１５０】
以上の説明により、本発明の第２実施形態による半導体記憶装置によれば、第１実施形態における第１〜３の効果に加えて、複数のメモリセルＭＣのロウアドレスが１番目から最終番目まで順番に割り当てられていない場合でもディスターブテストを確実に実施することができる。
【符号の説明】
【０１５１】
１０    制御部、
２０    メモリセルアレイ、
ＡＣ１、ＡＣ２    アドレス変換回路、
ＡＤＤ（ｉ、ｊ）（１≦ｉ≦ｍ、１≦ｊ≦ｎ）    アドレス、
ＡＳ１１、ＡＳ１２    ロウアドレスシフト回路、
ＡＳａ、ＡＳｂ    アドレス演算回路、
ＢＴ１、ＢＢ１、…、ＢＴｎ、ＢＢｎ（ｎは２以上の整数）    ビット線対、
ＣＡＤｊ（１≦ｊ≦ｎ）    カラムアドレス、
ＣＥ    カラムイネーブル信号、
ＣＬＫ    クロック信号、
ＣＮＴ１  コントロール回路、
ＣＯＤＥ０〜２    コード信号、
ＤＩＯ    入出力制御信号、
ＤＩ    入力データ、
ＤＯ    出力データ、
ＩＮＶ１、ＩＮＶ２    インバータ回路、
ＩＯＢＴ、ＩＯＢＮ    ＩＯバス、
ＩＯＣ    入出力制御回路、
ＭＣ    メモリセル、
ＭＵＸ１、ＭＵＸａ    マルチプレクサ、
ＰＲ１〜ＰＲｎ（ｎは２以上の整数）    プリチャージ回路、
ＰＲＥ    プリチャージ信号、
ＲＡＤｉ（１≦ｉ≦ｍ）    ロウアドレス、
Ｒａｉ、Ｒｂｉ（１≦ｉ≦ｍ）    ロウアドレス演算信号、
ＲＥ    ロウイネーブル信号、
ＲＩｉ、ＲＤｉ（１≦ｉ≦ｍ）    ロウアドレスシフト信号、
ＲＷ    読み出し書き込み信号、
ＳＡ１〜ＳＡｎ（ｎは２以上の整数）    センスアンプ、
ＳＥ    センスイネーブル信号、
ＳＴ１    停止信号、
ＴＥＳ    テストモード信号、
ＷＬ１〜ＷＬｍ（ｍは２以上の整数）    ワード信号、
ＸＤＥＣ    ロウデコーダ、
ＹＤＥＣ    カラムデコーダ、
ＹＳＷ１〜ＹＳＢｎ（ｎは２以上の整数）    スイッチ部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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