(57)【要約】【課題】占有面積の増大を抑制した不揮発性半導体記憶装置、及びその製造方法を提供する。【解決手段】不揮発性半導体記憶装置は、第１領域、第２領域、及び複数のワード線を備える。第１領域は、電気的に書き換え可能な複数のメモリトランジスタを有する。第２領域は、第１領域の周辺に位置する。複数のワード線は、複数のメモリトランジスタのゲートに各々接続されている。複数のワード線は、各々、配線部、及び接続部を備える。配線部は、第１領域から第２領域に向かうように第１方向に延び且つ第１方向に直交する第２方向に所定距離をもって配列されている。接続部は、配線部から延びて第２領域に設けられ且つ積層方向に延びるコンタクトと電気的に接続されている。複数の接続部の端部は、第２方向に延びる直線に沿って形成されている。【選択図】図２
2012099627.tif 000002
【特許請求の範囲】
【請求項１】
電気的に書き換え可能な複数のメモリトランジスタを有する第１領域と、
前記第１領域の周辺に位置する第２領域と、
複数の前記メモリトランジスタのゲートに各々接続された複数のワード線とを備え、
複数の前記ワード線は、各々、
前記第１領域から前記第２領域に向かうように第１方向に延び且つ前記第１方向に直交する第２方向に所定距離をもって配列された配線部と、
前記配線部から延びて前記第２領域に設けられ且つ積層方向に延びるコンタクトと電気的に接続される接続部とを備え、
複数の前記接続部の端部は、前記第２方向に延びる直線に沿って形成されている
ことを特徴とする不揮発性半導体記憶装置。
【請求項２】
複数の前記配線部は、各々、
前記第１領域及び前記第２領域に亘って前記第１方向に延び、前記第２領域に一端を有する第１基部と、
前記第１基部の一端に一端を接して前記第２方向に延びる第２基部と、
前記第２基部の他端に一端を接して前記第１方向に延びる第３基部とを備え、
複数の前記接続部は、前記第３基部の他端側に、互いに前記第２方向に前記所定距離よりも広い距離をもって配置され、
前記接続部の幅は、前記配線部の幅よりも広い、
ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
複数の前記接続部は、互いに前記第１方向に対向するように配置されている
ことを特徴とする請求項１又は請求項２に記載の不揮発性半導体記憶装置。
【請求項４】
複数の前記接続部は、千鳥格子形状の配置を与えられている
ことを特徴とする請求項３記載の不揮発性半導体記憶装置。
【請求項５】
複数の前記配線部は、各々、
前記第１領域及び前記第２領域に亘って前記第１方向に延び、前記第２領域に一端を有する第１基部と、
前記第１基部の一端に一端を接して前記第２方向に延びる第２基部と、
前記第２基部の他端に一端を接して前記第１方向に延びる第３基部とを備え、
複数の前記接続部は、前記第３基部の他端側に、互いに前記第２方向に前記所定距離よりも広い距離をもって配置され、
複数の前記ワード線は、複数の前記接続部から構成された少なくとも一対の接続部群を更に備え、
一方の前記接続部群に含まれる複数の前記接続部の端部と、他方の前記接続部に含まれる複数の前記接続部の端部とは、各々、前記第２方向に延びる異なる直線に沿って形成され、
一対の前記接続部は、前記第２方向に延びる直線上に位置する
ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項６】
前記配線部は、前記第２領域の第１位置にて９０度に折り曲げられ、
前記第１領域と前記第２領域との境界から前記第１位置までの長さは、前記配線部の幅の４倍の長さよりも長い
ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項７】
電気的に書き換え可能な複数のメモリトランジスタを有する第１領域と、
前記第１領域の周辺に位置する第２領域と、
複数の前記メモリトランジスタのゲートに各々接続された複数のワード線とを備え、
複数の前記ワード線は、各々、
前記第１領域から前記第２領域に向かうように第１方向に延び且つ前記第１方向に直交する第２方向に所定距離をもって配列された配線部と、
前記配線部から延びて前記第２領域に設けられ且つ積層方向に延びるコンタクトと電気的に接続される接続部とを備え、
複数の前記接続部が、前記接続部の対である接続部対を複数含み、
複数の前記接続部対は、それぞれ前記接続部の端部が前記第１方向に延びる直線に沿うように形成され、
複数の前記接続部対は、前記端部の前記第２方向の位置が互いに異なる
ことを特徴とする不揮発性半導体記憶装置。
【請求項８】
導電層上に第１マスクを形成し、
前記第１マスク上に所定パターンの第２マスクを形成し、
前記第２マスクの側壁に第１側壁膜を形成し、
前記第１側壁膜を残しつつ前記第２マスクを除去し、
前記第１側壁膜よりも幅が太い、第３マスクを前記第１側壁膜上に形成し、
前記１側壁膜及び前記第３マスクに覆われていない前記第１マスクを除去し、ループ形状に前記第１マスクを加工し、
前記第１側壁膜及び前記第３マスクを除去し、
前記第１マスクの側壁に第２側壁膜を形成し、前記第２側壁膜を残しつつ前記第１マスクを除去し、
前記第２側壁膜よりも幅が太い、第４マスクを前記第２側壁膜上に形成し、
前記第２側壁膜及び前記第４マスクに覆われていない前記導電層を除去して、ループ形状に前記導電層を加工し、
前記導電層の一部を除去し、前記ループ形状を壊すように前記導電層を加工する
ことを特徴とする不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本明細書に記載の実施の形態は、電気的にデータの書き換えが可能な不揮発性半導体記憶装置、及びその製造方法に関する。
【背景技術】
【０００２】
近年、ＮＡＮＤ型フラッシュメモリの微細化、大容量化に伴い、側壁プロセスが適用されている。側壁プロセスにおいては、先ず、被エッチング部材の上にマスク層を形成される。そして、マスク層の側壁に側壁膜を形成し、マスク層を除去した後、側壁層をマスクとして、被エッチング部材を加工する。このような側壁プロセスにより、露光装置による限界寸法の半分の加工が可能とされる。しかしながら、メモリセルに接続される配線に関して、更なる微細化が必要とされている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００８−２７９９１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明は、占有面積の増大を抑制した不揮発性半導体記憶装置、及びその製造方法を提供する。
【課題を解決するための手段】
【０００５】
一態様に係る不揮発性半導体記憶装置は、第１領域、第２領域、及び複数のワード線を備える。第１領域は、電気的に書き換え可能な複数のメモリトランジスタを有する。第２領域は、第１領域の周辺に位置する。複数のワード線は、複数のメモリトランジスタのゲートに各々接続されている。複数のワード線は、各々、配線部、及び接続部を備える。配線部は、第１領域から第２領域に向かうように第１方向に延び且つ第１方向に直交する第２方向に所定距離をもって配列されている。接続部は、配線部から延びて第２領域に設けられ且つ積層方向に延びるコンタクトと電気的に接続されている。複数の接続部の端部は、第２方向に延びる直線に沿って形成されている。
【０００６】
一態様に係る不揮発性半導体記憶装置は、第１領域、第２領域、及び複数のワード線を備える。第１領域は、電気的に書き換え可能な複数のメモリトランジスタを有する。第２領域は、第１領域の周辺に位置する。複数のワード線は、複数のメモリトランジスタのゲートに各々接続されている。複数のワード線は、各々、配線部、及び接続部を備える。配線部は、第１領域から第２領域に向かうように第１方向に延び且つ第１方向に直交する第２方向に所定距離をもって配列されている。接続部は、配線部から延びて第２領域に設けられ且つ積層方向に延びるコンタクトと電気的に接続されている。複数の接続部は、接続部の対である接続部対を複数含む。複数の接続部対は、それぞれ接続部の端部が第１方向に延びる直線に沿うように形成されている。複数の接続部対は、端部の第２方向の位置が互いに異なる。
【０００７】
一態様に係る不揮発性半導体記憶装置の製造方法においては、先ず、導電層上に第１マスクが形成される。次に、第１マスク上に所定パターンの第２マスクが形成される。続いて、第２マスクの側壁に第１側壁膜が形成される。次に、第１側壁膜を残しつつ第２マスクが除去される。続いて、第１側壁膜よりも幅が太い、第３マスクが第１側壁膜上に形成される。次に、第１側壁膜及び第３マスクに覆われていない第１マスクは除去され、ループ形状に第１マスクは加工される。続いて、第１側壁膜及び第３マスクは除去される。次に、第１マスクの側壁に第２側壁膜が形成され、第２側壁膜を残しつつ第１マスクが除去される。続いて、第２側壁膜よりも幅が太い、第４マスクが第２側壁膜上に形成される。次に、第２側壁膜及び第４マスクに覆われていない導電層は除去され、ループ形状に導電層は加工される。そして、導電層の一部は除去され、ループ形状を壊すように導電層は加工される。
【図面の簡単な説明】
【０００８】
【図１】第１実施形態に係る不揮発性半導体記憶装置の回路図である。
【図２】周辺領域ＡＲ２における第１実施形態に係るワード線ＷＬを示す上面図である。
【図３Ａ】第１実施形態に係る不揮発性半導体記憶装置の製造工程を示す上面図である。
【図３Ｂ】図３Ａの一部の断面図である。
【図３Ｃ】第１実施形態に係る不揮発性半導体記憶装置の製造工程を示す上面図である。
【図３Ｄ】図３ＣのＡ−Ａ’断面図である。
【図３Ｅ】第１実施形態に係る不揮発性半導体記憶装置の製造工程を示す上面図である。
【図３Ｆ】図３ＥのＡ−Ａ’断面図である。
【図３Ｇ】第１実施形態に係る不揮発性半導体記憶装置の製造工程を示す上面図である。
【図３Ｈ】図３ＧのＡ−Ａ’断面図である。
【図３Ｉ】第１実施形態に係る不揮発性半導体記憶装置の製造工程を示す上面図である。
【図３Ｊ】図３ＩのＡ−Ａ’断面図である。
【図３Ｋ】第１実施形態に係る不揮発性半導体記憶装置の製造工程を示す上面図である。
【図３Ｌ】図３ＫのＡ−Ａ’断面図である。
【図３Ｍ】第１実施形態に係る不揮発性半導体記憶装置の製造工程を示す上面図である。
【図３Ｎ】図３ＭのＡ−Ａ’断面図である。
【図３Ｏ】第１実施形態に係る不揮発性半導体記憶装置の製造工程を示す上面図である。
【図４】周辺領域ＡＲ２における第２実施形態に係るワード線ＷＬを示す上面図である。
【図５】周辺領域ＡＲ２における第３実施形態に係るワード線ＷＬを示す上面図である。
【図６】周辺領域ＡＲ２における第４実施形態に係るワード線ＷＬを示す上面図である。
【図７Ａ】第４実施形態に係る不揮発性半導体記憶装置の製造工程を示す上面図である。
【図７Ｂ】第４実施形態に係る不揮発性半導体記憶装置の製造工程を示す上面図である。
【図７Ｃ】第４実施形態に係る不揮発性半導体記憶装置の製造工程を示す上面図である。
【図７Ｄ】第４実施形態に係る不揮発性半導体記憶装置の製造工程を示す上面図である。
【図７Ｅ】第４実施形態に係る不揮発性半導体記憶装置の製造工程を示す上面図である。
【図７Ｆ】第４実施形態に係る不揮発性半導体記憶装置の製造工程を示す上面図である。
【図７Ｇ】第４実施形態に係る不揮発性半導体記憶装置の製造工程を示す上面図である。
【図７Ｈ】第４実施形態に係る不揮発性半導体記憶装置の製造工程を示す上面図である。
【図８】周辺領域ＡＲ２における第５実施形態に係るワード線ＷＬを示す上面図である。
【図９Ａ】第５実施形態に係る不揮発性半導体記憶装置の製造工程を示す上面図である。
【図９Ｂ】第５実施形態に係る不揮発性半導体記憶装置の製造工程を示す上面図である。
【図９Ｃ】第５実施形態に係る不揮発性半導体記憶装置の製造工程を示す上面図である。
【図９Ｄ】第５実施形態に係る不揮発性半導体記憶装置の製造工程を示す上面図である。
【図９Ｅ】第５実施形態に係る不揮発性半導体記憶装置の製造工程を示す上面図である。
【図９Ｆ】第５実施形態に係る不揮発性半導体記憶装置の製造工程を示す上面図である。
【図９Ｇ】第５実施形態に係る不揮発性半導体記憶装置の製造工程を示す上面図である。
【図９Ｈ】第５実施形態に係る不揮発性半導体記憶装置の製造工程を示す上面図である。
【発明を実施するための形態】
【０００９】
以下、図面を参照して、不揮発性半導体記憶装置の一実施形態について説明する。
【００１０】
［第１実施形態］
［構成］
先ず、図１を参照して、第１実施形態に係る不揮発性半導体記憶装置の構成について説明する。図１は、第１実施形態に係る不揮発性半導体記憶装置を示す回路図である。
【００１１】
第１実施形態に係る不揮発性半導体記憶装置は、図１に示すように、データを記憶するメモリトランジスタＭ０〜Ｍｍを有するメモリ領域ＡＲ１、及びメモリ領域ＡＲ１の周辺に設けられた周辺領域ＡＲ２を有する。周辺領域ＡＲ２には、メモリトランジスタＭ０〜Ｍｍを制御する制御回路等が設けられる。
【００１２】
メモリ領域ＡＲ１は、図１に示すように、データを消去する単位となるメモリブロックＢＬＫを有する。メモリブロックＢＬＫは、複数のメモリユニットＭＵを有する。更に、メモリユニットＭＵは、メモリストリングＭＳ、ソース側選択トランジスタＳＳＴｒ、及びドレイン側選択トランジスタＳＤＴｒを有する。メモリユニットＭＵは、ロウ方向、及びカラム方向にマトリクス状に配置されている。
【００１３】
メモリストリングＭＳは、図１に示すように、直列接続されたメモリトランジスタＭ０〜Ｍｍにて構成されている。以下、メモリトランジスタＭ０〜Ｍｍのいずれかを特定しない場合、それらをメモリトランジスタＭと総称する。メモリトランジスタＭは、その電荷蓄積層に電荷を蓄積することによって、データを保持する。
【００１４】
メモリトランジスタＭ０〜Ｍｍのゲートには、ワード線ＷＬ０〜ＷＬｍが接続されている。以下、ワード線ＷＬ０〜ＷＬｍのいずれかを特定しない場合、それらをワード線ＷＬと総称する。ワード線ＷＬは、メモリ領域ＡＲ１及び周辺領域ＡＲ２に亘って形成され、ワード線ＷＬの端部は周辺領域ＡＲ２に配置されている。
【００１５】
ソース側選択トランジスタＳＳＴｒのドレインは、メモリストリングＭＳのソース（メモリトランジスタＭ０のソース）に接続されている。ソース側選択トランジスタＳＳＴｒのゲートには、ソース側選択ゲート線ＳＧＳが接続されている。ソース側選択トランジスタＳＳＴｒのソースは、ソース線ＳＬに接続されている。
【００１６】
ドレイン側選択トランジスタＳＤＴｒのソースは、メモリストリングＭＳのドレイン側（メモリトランジスタＭｍのドレイン）に接続されている。ドレイン側選択トランジスタＳＤＴｒのゲートには、ドレイン側選択ゲート線ＳＧＤが接続されている。ドレイン側選択トランジスタＳＤＴｒのドレインは、ビット線ＢＬに接続されている。
【００１７】
次に、図２を参照して、周辺領域ＡＲ２におけるワード線ＷＬの形状について説明する。図２は、周辺領域ＡＲ２におけるワード線ＷＬの上面図である。
【００１８】
ワード線ＷＬは、図２に示すように、配線部ＷＬａ、及び接続部ＷＬｂを有する。一般的に１つのメモリユニットＭＵは２のべき乗個（例えば２６-＝６４個）のメモリトランジスタＭを有しており、図２も、１つのメモリユニットＭＵから延びる２のべき乗本の配線部ＷＬａ及び接続部ＷＬｂの形状を示している。しかし、図示が複雑化することを避けるため、２のべき乗個の配線部ＷＬａ、ＷＬｂの一部である、カラム方向のｈ＋１番目〜ｈ＋１２番目に位置する配線部ＷＬａ＜ｈ＋１＞〜ＷＬａ＜ｈ＋１２＞、及びそれらの先端から延びる接続部ＷＬｂ＜ｈ＋１＞〜ＷＬｂ＜ｈ＋１２＞のみを簡略的に示している（ｈは自然数）。
【００１９】
配線部ＷＬａは、メモリ領域ＡＲ１から周辺領域ＡＲ２に向けてロウ方向（基板に平行な方向）に延び且つカラム方向（基板に平行で且つロウ方向に直交する方向）に所定ピッチをもって配列されている。また、配線部ＷＬａ＜ｈ＋１＞〜ＷＬａ＜ｈ＋１２＞は、周辺領域ＡＲ２の領域Ｐ１、Ｐ１’、Ｐ２にて約９０°折り曲げられている。すなわち、配線部ＷＬａ＜ｈ＋１＞〜ＷＬａ＜ｈ＋１２＞は、各々、第１基部ＷＬａ１、第２基部ＷＬａ２、及び第３基部ＷＬａ３を有する。第１基部ＷＬａ１は、メモリ領域ＡＲ１及び周辺領域ＡＲ２に亘ってロウ方向に延び、周辺領域ＡＲ２に一端を有する。第２基部ＷＬａ２は、第１基部ＷＬａ１の一端に一端を接してカラム方向に延びる。第３基部ＷＬａ３は、第２基部ＷＬｂ２の他端に一端を接してロウ方向に延びる。また、配線部ＷＬａ＜ｈ＋１＞〜ＷＬａ＜ｈ＋５＞、ＷＬａ＜ｈ＋８＞〜ＷＬａ＜ｈ＋１２＞は、各々、カラム方向及びロウ方向に延びるＬ字状の第４基部ＷＬａ４を有する。第４基部ＷＬａ４のカラム方向に延びる部分の端部は、第３基部ＷＬａ３の他端に接続されている。
【００２０】
図２において、配線部ＷＬａ＜ｈ＋１＞〜ＷＬａ＜ｈ＋１２＞は、各々、共通のメモリストリングＭＳ内に設けられたメモリトランジスタＭのゲートに接続されている。また、ワード線ＷＬに要する占有面積を削減する点から、図示を省略している他の配線部ＷＬａも、同様に領域Ｐ１、Ｐ１’、Ｐ２で約９０度に折り曲げられていることが好ましい。ここで、領域Ｐ１にて、配線部ＷＬａが約９０度に折り曲げられた位置を折曲位置とする。この場合、メモリ領域ＡＲ１と周辺領域ＡＲ２との境界から折曲位置までの長さは、配線部ＷＬａの幅の４倍の長さよりも長い。
【００２１】
接続部ＷＬｂは、配線部ＷＬａから延びて周辺領域ＡＲ２に設けられている。詳しくは、接続部ＷＬｂは、配線部ＷＬａの第３基部ＷＬａ３の他端側に配置されている。接続部ＷＬｂ＜ｈ＋６＞、ＷＬｂ＜ｈ＋７＞は、配線部ＷＬａ＜ｈ＋６＞、ＷＬａ＜ｈ＋７＞の第３基部ＷＬａ３の他端に接続されている。接続部ＷＬｂ＜ｈ＋１＞〜ＷＬｂ＜ｈ＋５＞、ＷＬｂ＜ｈ＋８＞〜ＷＬｂ＜ｈ＋１２＞は、配線部ＷＬａ＜ｈ＋１＞〜ＷＬａ＜ｈ＋５＞、ＷＬａ＜ｈ＋８＞〜ＷＬａ＜ｈ＋１２＞の第４基部ＷＬａ４のロウ方向に延びる部分の端部に接続されている。以上のような接続により、接続部ＷＬｂの間のカラム方向の距離は、ほぼ等間隔となる。このように、最も内側（領域Ｐ１で配線部ＷＬａが折れ曲がる方と反対側）に近い接続部ＷＬｂに第４基部ＷＬａ４を設けないことにより、ロウ方向におけるワード線ＷＬの占有面積を小さくすることが可能となる。なお、接続部ＷＬｂ＜ｈ＋６＞、ＷＬｂ＜ｈ＋７＞は、接続部ＷＬｂ＜ｈ＋１＞〜ＷＬｂ＜ｈ＋５＞、ＷＬｂ＜ｈ＋８＞〜ＷＬｂ＜ｈ＋１２＞と同様に第４基部ＷＬａ４が設けることも可能である。
【００２２】
接続部ＷＬｂは、積層方向に延びるコンタクト（図示略）を介して上層配線（図示略）と電気的に接続されている。接続部ＷＬｂは、ロウ方向に延びる矩形状に形成されている。上層配線は、ワード線ＷＬの上層に設けられている。接続部ＷＬｂの幅は、配線部ＷＬａの幅よりも広い。接続部ＷＬｂの間の距離は、配線部ＷＬａの間の距離よりも広い。ここで、幅とは配線（部分）が延びる方向と直交する方向における幅である。例えば、接続部ＷＬｂの幅は接続部ＷＬｂが延びる方向（ロウ方向）と直交するカラム方向における幅である。また、配線部ＷＬａの間の距離はカラム方向に規則的に配置された配線部ＷＬａの最小距離であり、接続部ＷＬｂの間の距離は、周辺領域ＡＲ２において、カラム方向に隣接する接続部ＷＬｂの距離である。
【００２３】
接続部ＷＬｂ＜ｈ＋１＞〜ＷＬｂ＜ｈ＋６＞の端部は、カラム方向に延びる直線に沿って配置されている。具体的に、接続部ＷＬｂ＜ｈ＋１＞〜ＷＬｂ＜ｈ＋６＞の端部は、ロウ方向に延びる直線Ｘ２に揃って配置されている。接続部ＷＬｂ＜ｈ＋１＞〜ＷＬｂ＜ｈ＋６＞は、直線Ｘ１よりもメモリ領域ＡＲ１に近い領域に配置されている。なお、図示を省略した他の接続部ＷＬｂは、図示された接続部ＷＬｂ＜ｈ＋１＞〜ＷＬｂ＜ｈ＋６＞と共に、直線Ｘ２に揃って配置されていても良いし、これとは別の規則性をもって配置されていても良い。例えば、１つのメモリユニット中に６４個のメモリトランジスタＭが存在する場合、３２個の接続部ＷＬｂが直線Ｘ２に揃うように配置されている。図２は、その３２個の接続部ＷＬｂのうちの６個のみを代表的に図示しているものである。
【００２４】
また、接続部ＷＬｂ＜ｈ＋７＞〜ＷＬｂ＜ｈ＋１２＞の端部は、カラム方向に延びる直線に沿って配置されている。具体的に、接続部ＷＬｂ＜ｈ＋７＞〜ＷＬｂ＜ｈ＋１２＞の端部は、ロウ方向に延びる直線Ｘ１に揃って配置されている。接続部ＷＬｂ＜ｈ＋７＞〜ＷＬｂ＜ｈ＋１２＞は、直線Ｘ１よりもメモリ領域ＡＲ１に近い領域に配置されている。直線Ｘ１は、直線Ｘ２よりもメモリ領域ＡＲ１に近い位置である。なお、図示を省略した他の接続部ＷＬｂは、図示された接続部ＷＬｂ＜ｈ＋７＞〜ＷＬｂ＜ｈ＋１２＞と共に、直線Ｘ２に揃って配置されていても良いし、これとは別の規則性をもって配置されていても良い。例えば、１つのメモリユニット中に６４個のメモリトランジスタＭが存在する場合、３２個の接続部ＷＬｂが直線Ｘ２に揃うように配置されている。図２は、その３２個の接続部ＷＬｂのうちの６個のみを代表的に図示しているものである。
【００２５】
このように、接続部ＷＬｂ＜ｈ＋１＞〜ＷＬｂ＜ｈ＋６＞は、接続部ＷＬｂ＜ｈ＋７＞〜ＷＬｂ＜ｈ＋１２＞とロウ方向に対向するように配置されている。具体的に、接続部ＷＬｂ＜ｈ＋１＞〜ＷＬｂ＜ｈ＋６＞は、接続部ＷＬｂ＜ｈ＋７＞〜ＷＬｂ＜ｈ＋１２＞とロウ方向において対称な配置となる。
【００２６】
ここで、複数本のワード線ＷＬ（配線部ＷＬａ）がカラム方向に配置され、配線部ＷＬａはロウ方向において順次カラム方向に折れ曲がる。そのため、周辺領域ＡＲ２において、領域Ｐ１のカラム方向側に大きなスペースができる。この大きなスペースに接続部ＷＬｂを効率的に配置することにより、第１実施形態は、ワード線ＷＬの占有面積の増大を抑制することができる。
【００２７】
具体的には、配線部ＷＬａをカラム方向に折り曲げた後、ロウ方向に折り曲げ、その後接続部ＷＬｂを配置することにより、図２に示す領域Ｐ１のカラム方向側の大きなスペースに接続部ＷＬｂを配置している。その結果、ワード線ＷＬのロウ方向の長さを短くすることができる。例えば、特許文献１の図４Ａ、１０、図１１と比較して、第１実施形態は、ワード線ＷＬの占有面積を６５％程度以下に縮小化することができる。すなわち、第１実施形態は、不揮発性半導体記憶装置の占有面積の増大を抑制することができる。
【００２８】
また、領域Ｐ１のカラム方向側の大きなスペースを利用することにより、配線部ＷＬａの間の距離よりも接続部ＷＬｂの間の距離を広くすることが出来る。同様に、配線部ＷＬａの幅よりも接続部ＷＬｂの幅を広くすることができる。その結果、接続部ＷＬｂにコンタクトＬを確実に配置することができる。
【００２９】
このようなレイアウトは、従来のリソグラフィ技術により製造することもできる。しかし、後述する２度の側壁プロセスを適用することにより微細化された不揮発性半導体記憶装置の製造をすることが可能となる。
【００３０】
［製造方法］
次に、図３Ａ〜図３Ｏを参照して、第１実施形態に係るワード線ＷＬの製造方法について説明する。ワード線ＷＬは、例えば、２度の側壁プロセスにより形成される。図３Ａ、図３Ｃ、図３Ｅ、図３Ｇ、図３Ｉ、図３Ｋ、図３Ｍ、及び図３Ｏは、製造工程における上面図である。図３Ｂ、図３Ｄ、図３Ｆ、図３Ｈ、図３Ｊ、図３Ｌ、及び図３Ｎは、図３Ａ、図３Ｃ、図３Ｅ、図３Ｇ、図３Ｉ、図３Ｋ、及び図３ＭのＡ−Ａ’断面図である。
【００３１】
先ず、図３Ａ及び図３Ｂに示すように、半導体基板１１上に、順次、絶縁層１２、導電層１３、保護層１４、第１マスク層１５、及び第２マスク層１６を形成する。第２マスク層１６は、所定のパターンで第１マスク層１５上に形成される。具体的に、第２マスク層１６は、図３Ａに示すように、上面からみて中空を有するＬ字型の層１６Ａ、及び層１６Ａを所定ピッチをもって取り囲む層１６Ｂにて構成される。すなわち、層１６Ｂは層１６Aを囲むループ形状をしている。ここで、層１６Ａ及び層１６Ｂの幅ＷＬＭａはリソグラフィの最小転写寸法である。層１６Ａは、幅ＷＬＭａをもってロウ方向に延び、所定位置で幅ＷＬＭａをもってカラム方向に折れ曲がり、更に幅ＷＬＭａよりも大きい幅ＷＬＭＡｂをもってロウ方向に折れ曲がる。層１６Ｂは、幅ＷＬＭａをもってロウ方向に延び、所定の位置で幅ＷＬＭａをもってカラム方向に折れ曲がり、更に幅ＷＬＭａよりも大きい幅ＷＬＭＢｂをもってロウ方向に折れ曲がる。なお、導電層１３は後に示す工程を経てワード線ＷＬへと加工される。
【００３２】
次に、図３Ｃ及び図３Ｄに示すように、第２マスク層１６をスリミングした後、第２マスク層１６の側壁に第１側壁膜２１を形成する。ここで、第１側壁膜２１は第２マスク層１６の側面に連続して形成され、閉ループ構造を有する。なお、第１側壁膜２１の幅ＷＬＭ１−Ｌは、配線部ＷＬａの幅の約２倍の大きさである。また、第１側壁膜２１が等間隔に配置される部分において、第１側壁膜２１間の距離ＷＬＭ１−Ｓは幅ＷＬＭ１−Ｌとほぼ等しい。
【００３３】
続いて、図３Ｅ及び図３Ｆに示すように、ウエットエッチングを実行して、第２マスク層１６と第１側壁膜２１との選択比に基づき、第２マスク層１６を除去する一方、第１側壁膜２１は残存させる。そして、第１側壁膜２１の一部を覆うようにレジスト２２を形成する。レジスト２２は、ロウ方向に延びる矩形型をしており、カラム方向に隣接するように配置されている。レジスト２２は、後に接続部ＷＬｂが設けられる領域付近に形成される。この際、レジスト２２の形状を安定して形成するため、それぞれのレジスト２２は同じ大きさで等間隔に配置されることが好ましい。すなわち、レジスト２２のロウ方向の端部は、カラム方向に延びる直線に揃って配置されることが好ましい。また、レジスト２２の幅ＷＬＭＬ−Ｌは第１側壁膜２１の幅ＷＬＭ１−Ｌ及び距離ＷＬＭ１−Ｓよりも幅広に形成される。レジスト２２は後に配線部ＷＬａの領域Ｐ２を形成する際に用いられる。カラム方向に隣接するレジスト２２の距離ＷＬＭＬ−Ｓは、第１側壁膜２１の幅ＷＬＭ１−Ｌ及び距離ＷＬＭ１−Ｓよりも幅広に形成される。
【００３４】
続いて、図３Ｇ及び図３Ｈに示すように、第１側壁膜２１及びレジスト２２をマスクとしてドライエッチングを行なう。これにより、第１側壁膜２１及びレジスト２２に覆われていない第１マスク層１５は除去され、第１マスク層１５はループ形状に加工される。ただし、レジスト２２が形成されていた領域において、第１マスク層１５の幅ＷＬＭＬ−Ｌは、他の領域における幅ＷＬＭ１−Ｌよりも広く形成される。
【００３５】
次に、図３Ｉ及び図３Ｊに示すように、第１マスク層１５の側壁に第２側壁膜２３を形成する。ここで、第２側壁膜２３は、第１マスク層１５の側面に連続して形成され、閉ループ構造を有する。また、第２側壁膜２３の幅ＷＬＭ２−Ｌは配線部ＷＬａの幅とほぼ等しい。第２側壁膜２３が等間隔に配置される部分において、第２側壁膜２３間の距離ＷＬＭ２−Ｓは幅ＷＬＭ２−Ｌとほぼ等しい。なお、第１側壁膜２１とレジスト２２とが接するように形成されていた部分において、配線部ＷＬａの領域Ｐ２が形成される。
【００３６】
続いて、図３Ｋ及び図３Ｌに示すように、ウエットエッチングを実行して、第１マスク層１５と第２側壁膜２３との選択比に基づき、第１マスク層１５を除去する一方、第２側壁膜２３は残存させる。続いて、第２側壁膜２３の一部を覆うようにレジスト２４を形成する。レジスト２４は、ロウ方向に延びる矩形型をしており、後に接続部ＷＬｂが設けられる領域付近に形成される。この際、レジスト２４の形状を安定して形成するため、それぞれのレジスト２４は同じ大きさで等間隔に配置されることが好ましい。すなわち、レジスト２４はマトリクス状に配置されることが好ましい。また、レジスト２４の幅ＷＬＭＬ２−Ｌは接続部ＷＬｂの幅とほぼ等しく、かつ第２側壁膜２３の幅ＷＬＭ２−Ｌ及び距離ＷＬＭ２−Ｓよりも幅広に形成される。除去された第１マスク層１５の両側壁に位置し、且つカラム方向に隣接するレジスト２４の距離ＷＬＭＬ２−Ｓは、第２側壁膜２３の幅ＷＬＭ２−Ｌ及び距離ＷＬＭ２−Ｓよりも幅広に形成される。
【００３７】
次に、図３Ｍ及び図３Ｎに示すように、第２側壁膜２３及びレジスト２４をマスクとしてドライエッチングを行なう。これにより、第２側壁膜２３及びレジスト２４に覆われていない保護層１４及びその下層の導電層１３は除去され、保護層１４及び導電層１３はループ形状に加工される。この加工の後、保護層１４は除去される。
【００３８】
続いて、図３Ｏに示すように、導電層１３を覆うレジスト２５を形成する。レジスト２５は、カラム方向に延びる直線状の窓２５Ａを有する。この後、窓２５Ａを介して露出された導電層１３に対してエッチングを行い、ループ形状を壊すように導電層１３を加工する。このように、直線状の窓２５Ａを有するレジスト２５により微細な加工が可能となり、精度良く接続部ＷＬｂを形成することができる。
【００３９】
以上、図３Ａ〜図３Ｏに示した工程により、導電層１３は、第１実施形態に係るワード線ＷＬの形状に加工される。その結果、接続部ＷＬｂの端部がカラム方向に延びる直線に揃うことになる。また、上記工程により、ワード線ＷＬ（配線部ＷＬａ、及び接続部ＷＬｂ）が形成されていない領域（空きスペース）を削減することができるので、ワード線ＷＬに要する占有面積を削減することができる。
【００４０】
また、２度の側壁プロセスを適用することにより、微細化された不揮発性半導体記憶装置の製造をすることが可能となる。特に、第１側壁膜２１の幅よりも大きい幅を有するレジスト２２、第２側壁膜２３の幅よりも大きい幅を有するレジスト２４を用いて接続部ＷＬｂを形成することにより、占有面積の増大を抑制しつつ、不揮発性半導体記憶装置の微細化を可能としている。また、接続部ＷＬｂにコンタクトを確実に配置することができる。
【００４１】
[第２実施形態]
[構成]
次に、図４を参照して、第２実施形態に係る不揮発性半導体記憶装置の構成について説明する。なお、第２実施形態において、第１実施形態と同様の構成については同一符号を付し、その説明を省略する。
【００４２】
第２実施形態においても第１実施形態と同様の効果が得られる。さらに、第２実施形態においては、配線部ＷＬａの形状が第１実施形態と異なる。図４の領域Ｐ１にて配線部ＷＬａの各々、第１基部ＷＬａ１は、複数回に亘り約９０度に曲げられており、この点で第１の実施の形態と異なっている。このような配線部ＷＬａにより、第２実施形態は、領域Ｐ１、Ｐ２の配線部ＷＬａの形状を安定させ、ワード線ＷＬの欠陥やショートを抑制し、歩留まりを向上させることができる。
【００４３】
[第３実施形態]
[構成]
次に、図５を参照して、第３実施形態に係る不揮発性半導体記憶装置の構成について説明する。なお、第３実施形態において、第１及び第２実施形態と同様の構成については同一符号を付し、その説明を省略する。
【００４４】
第３実施形態においては、接続部ＷＬｂの配置が第１実施形態と異なる。第３実施形態において、接続部ＷＬｂ＜ｈ＋１＞〜ＷＬｂ＜ｈ＋６＞は、接続部ＷＬｂ＜ｈ＋７＞〜ＷＬｂ＜ｈ＋１２＞とロウ方向において対向するように配置されており、この点においては第１の実施の形態と共通している。しかし、互いに対向する接続部ＷＬｂの位置は、所定ピッチｐだけカラム方向にずれている。例えば、接続部ＷＬｂ＜ｈ＋６＞と接続部ＷＬｂ＜ｈ＋７＞は、カラム方向において所定距離だけずれた位置とされている。他の図５に図示された接続部ＷＬｂも同様の配置関係を有している。図示されていない接続部ＷＬｂも、同様の配置関係を有している。要するに、第２実施形態では、例えば６４個のメモリトランジスタＭを有する１つのメモリユニットＭＵのための６４個の接続部ＷＬｂのうちの半分の３２個の接続部ＷＬｂが、残りの３２個の接続部ＷＬｂとロウ方向で対向するように配置されているが、カラム方向の位置は所定ピッチｐだけずれており、いわば千鳥格子形状の配置を与えられている。
【００４５】
また、第３実施形態において、上層配線ＵＷは、ロウ方向に延び且つカラム方向に所定ピッチｐ’をもって配列されている。そして、上層配線ＵＷは、コンタクトＣを介して接続部ＷＬｂに電気的に接続されている。
【００４６】
すなわち、第３実施形態は、接続部ＷＬｂを上記のように千鳥格子状にカラム方向の位置をずらして配置することにより、上層配線ＵＷを単純なラインアンドスペースパターンで配置することができる。これにより、第１実施形態に加えて、第３実施形態は、上層配線ＵＷの引き回しを容易にすることができる。また、第３実施形態は、上層配線ＵＷの欠陥やショートを抑制することができる。
【００４７】
[第４実施形態]
[構成]
次に、図６を参照して、第４実施形態に係る不揮発性半導体記憶装置の構成について説明する。なお、第４実施形態において、第１乃至第３実施形態と同様の構成については同一符号を付し、その説明を省略する。図６においては、配線部ＷＬａ＜ｈ＋１＞〜ＷＬａ＜ｈ＋８＞、及び接続部ＷＬｂ＜ｈ＋１＞〜ＷＬｂ＜ｈ＋８＞のみを簡略的に示している。
【００４８】
第４実施形態においては、接続部ＷＬｂの配置が第１乃至第３実施形態と異なる。第４実施形態においては、接続部ＷＬｂ＜ｈ＋１＞〜ＷＬｂ＜ｈ＋４＞は、接続部ＷＬｂ＜ｈ＋５＞〜ＷＬｂ＜ｈ＋８＞とロウ方向において対向するように配置されておらず、この点から第１の実施の形態と異なる。ここで、便宜上、接続部ＷＬｂ＜ｈ＋１＞〜ＷＬｂ＜ｈ＋４＞を接続部群ＧＷＬｂ１とし、接続部ＷＬｂ＜ｈ＋５＞〜ＷＬｂ＜ｈ＋８＞を接続部群ＧＷＬｂ２とする。
【００４９】
接続部群ＧＷＬｂ１に含まれる接続部＜ｈ＋１＞〜ＷＬｂ＜ｈ＋４＞の端部と、接続部群ＧＷＬｂ２に含まれる接続部＜ｈ＋５＞〜ＷＬｂ＜ｈ＋８＞の端部は、各々、カラム方向に延びる異なる直線に沿って形成されている。具体的に、接続部＜ｈ＋１＞〜ＷＬｂ＜ｈ＋４＞の端部は、直線Ｘ２に揃って配置され、接続部＜ｈ＋５＞〜ＷＬｂ＜ｈ＋８＞の端部は、直線Ｘ１に揃って配置されている。接続部群ＧＷＬｂ１、ＧＷＬｂ２は、いずれもカラム方向に延びる所定の直線上において重複するように形成されている。なお、上記実施形態と同様に、図示されていない接続部ＷＬｂは、接続部ＷＬｂ＜ｈ＋１＞〜ＷＬｂ＜ｈ＋８＞と同様の配置関係を有していても良いし、これとは別の規則性をもって配置されていても良い。
【００５０】
第４実施形態においても第１実施形態と同様の効果が得られる。すなわち、以上のように、単純なパターンに配置された接続部ＷＬｂにより、第４実施形態は、第１実施形態と同様にワード線ＷＬの占有面積の増大を抑制することができる。
【００５１】
具体的には、配線部ＷＬａをカラム方向に折り曲げた後、ロウ方向に折り曲げ、その後接続部ＷＬｂを配置することにより、図６に示す領域Ｐ１のカラム方向側に大きなスペースに接続部ＷＬｂを配置している。その結果、ワード線ＷＬのロウ方向の長さを短くすることができる。例えば、特許文献１の図４Ａ、１０、図１１と比較して、第４実施形態は、ワード線ＷＬの占有面積を６５％程度以下に縮小化することができる。すなわち、第１実施形態と同様に、第４実施形態は、不揮発性半導体記憶装置の占有面積の増大を抑制することができる。
【００５２】
また、第４実施形態においては、接続部ＷＬｂがロウ方向に隣接することなくカラム方向に配置されている。その結果、上層配線（第３実施形態の上層配線ＵＷに相当）の引き回しを容易にすることができる。また、上層配線ＵＷの欠陥やショートを抑制することができる。
【００５３】
[製造方法]
次に、図７Ａ〜図７Ｈを参照して、第４実施形態に係る不揮発性半導体記憶装置の製造方法について説明する。図７Ａ〜図７Ｈは、製造工程における上面図である。
【００５４】
先ず、図７Ａに示すように、第２マスク層１６が、第１実施形態と異なるパターンで第１マスク層１５上に形成される。具体的に、第２マスク層１６は、メモリ領域ＡＲ１から離れるようにロウ方向に延びる層１６Ｃ、及びメモリ領域ＡＲ１に近づくようにロウ方向に延びる層１６Ｄを有する。層１６Ｄのロウ方向の端部は、層１６Ｃのロウ方向の端部よりもメモリ領域ＡＲ１に近い位置に位置する。層１６Ｃ、１６Ｄは、各々、幅ＷＬＭａをもってロウ方向に延び、所定の位置で幅ＷＬＭａをもってカラム方向に折れ曲がり、更に幅ＷＬＭａよりも大きい幅ＷＬＭＡｂをもってロウ方向に折れ曲がる。ここで、層１６Ｃ及び層１６Ｄの幅ＷＬＭａはリソグラフィの最小転写寸法である。
【００５５】
以下、第１実施形態と同様の製造工程を実行する。すなわち、図７Ｂに示すように、第２マスク層１６をスリミングした後、第２マスク層１６の側壁に第１側壁膜２１を形成する。ここで、第１側壁膜２１は第２マスク層１６の側面に連続して形成され、閉ループ構造を有する。なお、第１側壁膜２１の幅ＷＬＭ１−Ｌは、配線部ＷＬａの幅の約２倍の大きさである。また、第１側壁膜２１が等間隔に配置される部分において、第１側壁膜２１間の距離ＷＬＭ１−Ｓは幅ＷＬＭ１−Ｌとほぼ等しい。
【００５６】
続いて、図７Ｃに示すように、ウエットエッチングを実行して、第２マスク層１６と第１側壁膜２１との選択比に基づき、第２マスク層１６を除去する一方、第１側壁膜２１は残存させる。そして、第１側壁膜２１の一部を覆うようにレジスト２２を形成する。レジスト２２は、ロウ方向に延びる矩形型をしており、カラム方向に隣接するように配置されている。レジスト２２は、後に接続部ＷＬｂが設けられる領域付近に形成される。この際、レジスト２２は同じ大きさで一定のパターンで配置されることが好ましい。すなわち、レジスト２２のロウ方向の端部はカラム方向に直線状に配置されることが好ましい。また、レジスト２２の幅ＷＬＭＬ−Ｌは第１側壁膜２１の幅ＷＬＭ１−Ｌ及び距離ＷＬＭ１−Ｓよりも幅広に形成される。また、レジスト２２は後に配線部ＷＬａの領域Ｐ２を形成する際に用いられる。また、カラム方向に隣接するレジスト２２の距離ＷＬＭＬ−Ｓ１、ＷＬＭＬ−Ｓ２は、第１側壁膜２１の幅ＷＬＭ１−Ｌ及び距離ＷＬＭ１−Ｓよりも幅広に形成される。
【００５７】
次に、図７Ｄに示すように、第１側壁膜２１及びレジスト２２をマスクとしてドライエッチングを行なう。これにより、第１側壁膜２１及びレジスト２２に覆われていない第１マスク層１５は除去され、第１マスク層１５はループ形状に加工される。ただし、レジスト２２が形成されていた領域においては、第１マスク層１５の幅ＷＬＭＬ−Ｌは、他の領域における幅ＷＬＭ１−Ｌよりも広く形成される。
【００５８】
次に、図７Ｅに示すように、第１マスク層１５の側壁に第２側壁膜２３を形成する。ここで、第２側壁膜２３は第１マスク層１５の側面に連続して形成され、閉ループ構造を有する。また、第２側壁膜２３の幅ＷＬＭ２−Ｌは配線部ＷＬａの幅とほぼ等しい。第２側壁膜２３が等間隔に配置される部分において、第２側壁膜２３間の距離ＷＬＭ２−Ｓは幅ＷＬＭ２−Ｌとほぼ等しい。なお、第１側壁膜２１とレジスト２２とが接するように形成されていた部分において、配線部ＷＬａの領域Ｐ２が形成される。
【００５９】
続いて、図７Ｆに示すように、ウエットエッチングを実行して、第１マスク層１５と第２側壁膜２３との選択比に基づき、第１マスク層１５を除去する一方、第２側壁膜２３は残存させる。続いて、第２側壁膜２３の一部を覆うようにレジスト２４を形成する。レジスト２４は、ロウ方向に延びる矩形型をしており、後に接続部ＷＬｂが設けられる領域付近に形成される。この際、レジスト２４の形状を安定して形成するため、それぞれのレジスト２４は同じ大きさで等間隔に配置されることが好ましい。すなわち、レジスト２４はカラム方向に一列に並んで配置されることが好ましい。また、レジスト２４の幅ＷＬＭＬ２−Ｌは、接続部ＷＬｂの幅とほぼ等しく、かつ第２側壁膜２３の幅ＷＬＭ２−Ｌ及び距離ＷＬＭ２−Ｓよりも幅広に形成される。除去された第１マスク層１５の両側壁に位置し、且つカラム方向に隣接するレジスト２４の距離ＷＬＭＬ２−Ｓは、第２側壁膜２３の幅ＷＬＭ２−Ｌ及び距離ＷＬＭ２−Ｓよりも幅広に形成される。
【００６０】
次に、図７Ｇに示すように、第２側壁膜２３及びレジスト２４をマスクとしてドライエッチングを行なう。これにより、第２側壁膜２３及びレジスト２４に覆われていない保護層１４及びその下層の導電層１３は除去され、保護層１４及び導電層１３はループ形状に加工される。この加工の後、保護層１４は除去される。
【００６１】
続いて、図７Ｈに示すように、導電層１３を覆うレジスト２５を形成する。レジスト２５は、カラム方向に延びる直線状の窓２５Ａ１、２５Ａ２を有する。この後、窓２５Ａ１、２５Ａ２を介して露出された導電層１３に対してエッチングを行い、ループ形状を壊すように導電層１３を加工する。このように、直線状の窓２５Ａ１、２５Ａ２を有するレジスト２５により微細な加工が可能となり、精度良く接続部ＷＬｂを形成することができる。以上、図７Ａ〜図７Ｈに示した工程により、導電層１３は、第４実施形態に係るワード線ＷＬの形状に加工される。その結果、接続部ＷＬｂの端部がカラム方向に延びる直線に揃うことになる。
【００６２】
また、第１実施形態と同様に、２度の側壁プロセスを適用することにより、微細化された不揮発性半導体記憶装置の製造をすることが可能となる。
【００６３】
[第５実施形態]
[構成]
次に、図８を参照して、第５実施形態に係る不揮発性半導体記憶装置の構成について説明する。なお、第５実施形態において、第１乃至第４実施形態と同様の構成については同一符号を付し、その説明を省略する。図８においては、配線部ＷＬａ＜ｈ＋１＞〜ＷＬａ＜ｈ＋８＞、及び接続部ＷＬｂ＜ｈ＋１＞〜ＷＬｂ＜ｈ＋８＞のみを簡略的に示している。
【００６４】
第５実施形態においては、接続部ＷＬｂの配置が第１乃至第４実施形態と異なる。第５実施形態においては、１つのメモリユニットＭＵのための２のべき乗個（例えば６４個）の接続部ＷＬｂは、ロウ方向において互いに対向するようには配置されていない。
【００６５】
第５実施形態において、複数の接続部ＷＬｂ＜ｈ＋１＞〜ＷＬｂ＜ｈ＋８＞は、接続部ＷＬｂ＜ｈ＋１＞〜ＷＬｂ＜ｈ＋８＞の対である接続部対ＰＷＬｂ１〜ＰＷＬｂ４を含む。接続部対ＰＷＬｂ１は、隣接する配線部ＷＬａ＜ｈ＋１＞、ＷＬａ＜ｈ＋２＞に接続される接続部ＷＬｂ＜ｈ＋１＞、ＷＬｂ＜ｈ＋２＞にて構成されている。接続部対ＰＷＬｂ２は、隣接する配線部ＷＬａ＜ｈ＋３＞、ＷＬａ＜ｈ＋４＞に接続される接続部ＷＬｂ＜ｈ＋３＞、ＷＬｂ＜ｈ＋４＞にて構成されている。続部対ＰＷＬｂ３は、隣接する配線部ＷＬａ＜ｈ＋５＞、ＷＬａ＜ｈ＋６＞に接続される接続部ＷＬｂ＜ｈ＋５＞、ＷＬｂ＜ｈ＋６＞にて構成されている。続部対ＰＷＬｂ４は、隣接する配線部ＷＬａ＜ｈ＋７＞、ＷＬａ＜ｈ＋８＞に接続される接続部ＷＬｂ＜ｈ＋７＞、ＷＬｂ＜ｈ＋８＞にて構成されている。
【００６６】
接続部対ＰＷＬｂ１〜ＰＷＬｂ４は、それぞれ、接続部ＷＬｂの端部がロウ方向に延びる直線に沿うように配置されている。接続部対ＰＷＬｂ１〜ＰＷＬｂ４は、端部のカラム方向の位置が互いに異なる。具体的に、接続部対ＰＷＬｂ１の端部は、カラム方向に延びる直線Ｙ１に揃って配置されている。接続部対ＰＷＬｂ２の端部は、カラム方向に延びる直線Ｙ２に揃って配置されている。接続部対ＰＷＬｂ３の端部は、カラム方向に延びる直線Ｙ３に揃って配置されている。接続部対ＰＷＬｂ４の端部は、カラム方向の直線Ｙ４に揃って配置されている。すなわち、接続部対ＰＷＬｂ１〜ＰＷＬｂ４のカラム方向における中心の位置は、それぞれカラム方向にずれていると言える。接続部ＷＬｂは、カラム方向に延びる矩形状に形成されている。なお、上記実施形態と同様に、図示されていない接続部ＷＬｂは、接続部ＷＬｂ＜ｈ＋１＞〜ＷＬｂ＜ｈ＋８＞と同様の配置関係を有していても良いし、これとは別の規則性をもって配置されていても良い。
【００６７】
第５実施形態において、配線部ＷＬａ＜ｈ＋１＞、ＷＬａ＜ｈ＋２＞、ＷＬａ＜ｈ＋５＞、ＷＬａ＜ｈ＋６＞は、第１実施形態と同様に第１基部ＷＬａ１及び第２基部ＷＬａ２を有する。一方、配線部ＷＬａ＜ｈ＋１＞、ＷＬａ＜ｈ＋２＞、ＷＬａ＜ｈ＋５＞、ＷＬａ＜ｈ＋６＞は、第１実施形態の第３基部ＷＬａ３及び第４基部ＷＬａ４の代わりに、第５〜第９基部ＷＬａ５〜ＷＬａ９を有する。第５基部ＷＬａ５は、ロウ方向及びカラム方向に延びるＬ字状に形成されている。第５基部ＷＬａ５のロウ方向に延びる部分の端部は、第２基部ＷＬａ２の他端に接続されている。第５基部ＷＬａ５のカラム方向に延びる部分の端部は、接続部ＷＬｂの一端に接続されている。第６基部ＷＬａ６は、ロウ方向及びカラム方向に延びるＬ字状に形成されている。第６基部ＷＬａ６のカラム方向に延びる部分の端部は、接続部ＷＬｂの他端に接続されている。第７基部ＷＬａ７は、第６基部ＷＬａ６のロウ方向に延びる部分の端部に一端を接して、カラム方向に延びる。第８基部ＷＬａ８は、第７基部ＷＬａ７の他端に一端を接して、ロウ方向に延びる。第９基部ＷＬａ９は、第８基部ＷＬａ８の他端に一端を接して、カラム方向に延びる。配線部ＷＬａ＜ｈ＋１＞、ＷＬａ＜ｈ＋２＞の第９基部ＷＬａ９の他端は、直線Ｙ２に揃っている。配線部ＷＬａ＜ｈ＋５＞、ＷＬａ＜ｈ＋６＞の第９基部ＷＬａ９の他端は、直線Ｙ４に揃っている。
【００６８】
第５実施形態において、配線部ＷＬａ＜ｈ＋３＞、ＷＬａ＜ｈ＋４＞、ＷＬａ＜ｈ＋７＞、ＷＬａ＜ｈ＋８＞は、第１実施形態と同様に第１基部ＷＬａ１〜第３基部ＷＬａ３を有する。一方、配線部ＷＬａ＜ｈ＋３＞、ＷＬａ＜ｈ＋４＞、ＷＬａ＜ｈ＋７＞、ＷＬａ＜ｈ＋８＞は、第１実施形態の第４基部ＷＬａ４の代わりに、第１０基部ＷＬａ１０及び第１１基部ＷＬａ１１を有する。第１０基部ＷＬａ１０は、第３基部ＷＬａ３の他端に一端を接してカラム方向に延びる。第１１基部ＷＬａ１１は、ロウ方向及びカラム方向に延びるＬ字状に形成されている。第１１基部ＷＬａ１１のロウ方向に延びる部分の端部は、第１０基部ＷＬａ１０の他端に接続されている。第１１基部ＷＬａ１１のカラム方向に延びる部分の端部は、接続部ＷＬｂの一端に接続されている。
【００６９】
以上のように、単純なパターンに配置された接続部ＷＬｂにより、第５実施形態は、第１実施形態と同様にワード線ＷＬの占有面積の増大を抑制することができる。また、ワード線ＷＬは、後述する２度の側壁プロセスにより微細化されている。すなわち、第５実施形態は、不揮発性半導体記憶装置の占有面積の増大を抑制することができる。
【００７０】
具体的には、配線部ＷＬａをカラム方向に折り曲げた後に接続部ＷＬｂを配置することにより、領域Ｐ１のカラム方向側の大きなスペースに接続部ＷＬｂを配置している。第５実施形態では、特に、ワード線ＷＬの本数が多く領域Ｐ１のカラム側に大きなスペースができる場合に有効である。その結果、ワード線ＷＬのロウ方向の長さを短くすることができる。例えば、特許文献１の図４Ａ、１０、図１１と比較して、第５実施形態は、ワード線ＷＬの占有面積を６５％程度以下に縮小化することができる。すなわち、第１実施形態と同様に、第５実施形態は、不揮発性半導体記憶装置の占有面積の増大を抑制することができる。
【００７１】
更に、配線部ＷＬａをカラム方向に複数回折り曲げることにより接続部ＷＬｂは、第１〜第４実施形態よりもさらに余裕をもって配置することができる。したがって、第５実施形態は、接続部ＷＬｂの欠陥やショートを抑制し、歩留まりを向上させることができる。
【００７２】
また、図８に示す領域Ｐ１のカラム方向側の大きなスペースを利用することにより、配線部ＷＬａの間の距離よりも接続部ＷＬｂの間の距離を広くすることが出来る。同様に、配線部ＷＬａの幅よりも接続部ＷＬｂの幅を広くすることができる。その結果、接続部ＷＬｂにコンタクトを確実に配置することができる。
【００７３】
また、第５実施形態において、接続部対ＰＷＬｂ１〜ＰＷＬｂ４がカラム方向に延びている。その結果、接続部対ＰＷＬｂ１〜ＰＷＬｂ４のそれぞれの接続部ＷＬｂのコンタクトの位置をカラム方向にずらして配置することができる。また、接続部対ＰＷＬｂ１〜ＰＷＬｂ４のカラム方向における中心部の位置はカラム方向にそれぞれずれている。その結果、接続部対ＰＷＬｂ１〜ＰＷＬｂ４におけるそれぞれの接続部ＷＬｂのコンタクトの位置をカラム方向にずらして配置することができる。以上から、上層配線（第３実施形態の上層配線ＵＷに相当）の引き回しを容易にすることができる。また、上層配線ＵＷの欠陥やショートを抑制することができる。
【００７４】
このようなレイアウトは、従来のリソグラフィ技術により製造することもできる。しかし、後述する２度の側壁プロセスを適用することによりにより微細化された不揮発性半導体記憶装置の製造をすることが可能となる。
【００７５】
[製造方法]
次に、図９Ａ〜図９Ｈを参照して、第５実施形態に係る不揮発性半導体記憶装置の製造方法について説明する。図９Ａ〜図９Ｈは、製造工程における上面図である。
【００７６】
先ず、図９Ａに示すように、第２マスク層１６が、第１及び４実施形態と異なるパターンで第１マスク層１５上に形成される。具体的に、第２マスク層１６は、カラム方向に延びる層１６Ｅ、及びロウ方向に所定ピッチをもって層１６Ｅと同じ方向に延びる層１６Ｆを有する。層１６Ｅのカラム方向の端部は、層１６Ｆのカラム方向の端部と異なる位置にある。層１６Ｅ、１６Ｆは、各々、幅ＷＬＭａをもってロウ方向に延び、所定の位置で幅ＷＬＭａよりも大きい幅ＷＬＭＣｂをもってカラム方向に折れ曲がる。続いて、層１６Ｅ、１６Ｆは、幅ＷＬＭａよりも大きい幅ＷＬＭＤｂをもってロウ方向に折れ曲がり、更に幅ＷＬＭＣｂをもってカラム方向に折れ曲がる。ここで、層１６Ｅ及び層１６Ｆの幅ＷＬＭａはリソグラフィの最小転写寸法である。
【００７７】
以下、第１実施形態と同様の製造工程を実効する。すなわち、図９Ｂに示すように、第２マスク層１６をスリミングした後、第２マスク層１６の側壁に第１側壁膜２１を形成する。ここで、第１側壁膜２１は第２マスク層１６の側面に連続して形成され、閉ループ構造を有する。なお、第１側壁膜２１の幅ＷＬＭ１−Ｌの幅は、配線部ＷＬａの幅の約２倍の大きさである。また、第１側壁膜２１が等間隔に配置される部分において、第１側壁膜２１間の距離ＷＬＭ１−Ｓは幅ＷＬＭ１−Ｌとほぼ等しい。
【００７８】
続いて、図９Ｃに示すように、ウエットエッチングを実行して、第２マスク層１６と第１側壁膜２１との選択比に基づき、第２マスク層１６を除去する一方、第１側壁膜２１は残存させる。そして、第１側壁膜２１の一部を覆うようにレジスト２２を形成する。レジスト２２は、カラム方向に延びる矩形型をしており、レジスト２２のカラム方向の端部は、各々、カラム方向に延びる異なる直線にそって形成されている。レジスト２２は、後に接続部ＷＬｂが設けられる領域付近に形成される。また、レジスト２２の幅ＷＬＭＬ−Ｌは、第１側壁膜２１の幅ＷＬＭ１−Ｌ及び距離ＷＬＭ１−Ｓよりも幅広に形成される。また、レジスト２２は、後に配線部ＷＬａの領域Ｐ２を形成する際に用いられる。
【００７９】
続いて、図９Ｄに示すように、第１側壁膜２１及びレジスト２２をマスクとしてドライエッチングを行なう。これにより、第１側壁膜２１及びレジスト２２に覆われていない第１マスク層１５は除去され、第１マスク層１５はループ形状に加工される。ただし、レジスト２２が形成されていた領域においては、第１マスク層１５の幅ＷＬＭＬ−Ｌは、他の領域における幅ＷＬＭ１−Ｌよりも広く形成される。
【００８０】
次に、図９Ｅに示すように、第１マスク層１５の側壁に第２側壁膜２３を形成する。ここで、第２側壁膜２３は第１マスク層１５の側面に連続して形成され、閉ループ構造を有する。また、第２側壁膜２３の幅ＷＬＭ２−Ｌは配線部ＷＬａの幅とほぼ等しい。第２側壁膜２３が等間隔に配置される部分において、第２側壁膜２３間の距離ＷＬＭ２−Ｓは幅ＷＬＭ２−Ｌとほぼ等しい。なお、第１側壁膜２１とレジスト２２とが接するように形成されていた部分において、配線部ＷＬａの領域Ｐ２が形成される。
【００８１】
続いて、図９Ｆに示すように、ウエットエッチングを実行して、第１マスク層１５と第２側壁膜２３との選択比に基づき、第１マスク層１５を除去する一方、第２側壁膜２３は残存させる。続いて、第２側壁膜２３の一部を覆うようにレジスト２４を形成する。レジスト２４は、後に接続部ＷＬｂが設けられる領域に形成され、且つ第２側壁膜２３よりも幅広に形成される。レジスト２４は、カラム方向に延びる矩形型をしており、後に接続部ＷＬｂが設けられる領域付近に形成される。また、レジスト２４の幅ＷＬＭＬ２−Ｌは、接続部ＷＬｂの幅とほぼ等しく、かつ第２側壁膜２３の幅ＷＬＭ２−Ｌ及び距離ＷＬＭ２−Ｓよりも幅広に形成される。除去された第１マスク層１５の両側壁に位置し、且つロウ方向に隣接するレジスト２４の距離ＷＬＭＬ２−Ｓは、第２側壁膜２３の幅ＷＬＭ２−Ｌ及び距離ＷＬＭ２−Ｓよりも幅広に形成される。
【００８２】
次に、図９Ｇに示すように、第２側壁膜２３及びレジスト２４をマスクとして、ドライエッチングを行なう。これにより、第２側壁膜２３及びレジスト２４に覆われていない保護層１４及びその下層の導電層１３は除去され、保護層１４及び導電層１３はループ形状に加工される。この加工の後、保護層１４は除去される。
【００８３】
続いて、図９Ｈに示すように、導電層１３を覆うレジスト２５を形成する。レジスト２５は、Ｌ字型の窓２５Ｂを有する。この後、窓２５Ｂを介して露出された導電層１３に対してエッチングを行い、ループ形状を壊すように導電層１３を加工する。このように、１方の端部に導電層１３が形成されていないのでＬ字型の窓２５Ｂを有するレジスト２５の合わせ余裕は大きい。その結果、微細な加工が可能となり、精度良く接続部ＷＬｂを形成することができる。以上、図９Ａ〜図９Ｈに示した工程により、導電層１３は、第５実施形態に係るワード線ＷＬの形状に加工される。その結果、接続部対ＰＷＬｂ１〜ＰＷＬｂ４の端部は、それぞれ、ロウ方向に延びる直線に揃うことになる。
【００８４】
また、第１実施形態トランジスタと同様に、２度の側壁プロセスを適用することにより微細化された不揮発性半導体記憶装置の製造をすることが可能となる。
【００８５】
［その他実施形態］
以上、実施の形態を説明したが、これらの実施の形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施の形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００８６】
ＭＵ…メモリユニット、  ＭＳ…メモリストリング、  Ｍ１〜Ｍｍ…メモリトランジスタ、  ＳＳＴｒ…ソース側選択トランジスタ、  ＳＤＴｒ…ドレイン側選択トランジスタ、  ＷＬ…ワード線、  ＷＬａ…配線部、  ＷＬｂ…接続部、  １１…半導体基板、  １２…絶縁層、  １３…導電層、  １４…保護層、  １５…第１マスク層、  １６…第２マスク層。
【図１】
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【図２】
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【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
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【図３Ｄ】
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【図３Ｅ】
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【図３Ｆ】
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【図３Ｇ】
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【図３Ｈ】
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【図３Ｉ】
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【図３Ｊ】
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【図３Ｋ】
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【図３Ｌ】
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【図３Ｍ】
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【図３Ｎ】
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【図３Ｏ】
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【図４】
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【図５】
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【図６】
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【図７Ａ】
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【図７Ｂ】
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【図７Ｃ】
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【図７Ｄ】
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【図７Ｅ】
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【図７Ｆ】
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【図７Ｇ】
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【図７Ｈ】
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【図８】
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【図９Ａ】
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【図９Ｂ】
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【図９Ｃ】
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【図９Ｄ】
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【図９Ｅ】
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【図９Ｆ】
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【図９Ｇ】
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【図９Ｈ】
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