(57)【要約】【課題】半導体装置の製造コストを低減させ、信頼性を向上させる。【解決手段】半導体ウエハＳＷを支持するステージ５３と、半導体ウエハＳＷに対向するターゲット５４と、半導体ウエハＳＷとターゲット５４との間に配置されたコリメータ６１と、半導体ウエハＳＷとターゲット５４との間の空間とコリメータ６１とを囲むロアーシールド６２及びダークスペースシールド６３とを備える成膜装置を用い、スパッタリング法によって半導体ウエハＳＷにＮｉ−Ｐｔ合金膜を形成する。この際、ロアーシールド６２およびダークスペースシールド６３の内面のうち、コリメータ６１の下面６１ｂより上に位置する領域にＡｌ膜７１を予め形成しておくが、コリメータ６１の下面６１ｂより下に位置する領域にはＡｌ膜７１を形成しない。ロアーシールド６２及びダークスペースシールド６３を取り外して洗浄する際に、アルカリ溶液によってＡｌ膜７１を溶解する。【選択図】図１８
2012134360.tif 000002
【特許請求の範囲】
【請求項１】
（ａ）チャンバと、
前記チャンバ内に配置され、半導体ウエハを支持する支持台と、
前記支持台に支持された前記半導体ウエハに対向するターゲットと、
前記半導体ウエハと前記ターゲットとの間に配置されたコリメータと、
前記チャンバ内に配置され、前記半導体ウエハと前記ターゲットとの間の空間と前記コリメータとを囲むシールド部材と、
を備える成膜装置を用い、スパッタリング法によって前記半導体ウエハの主面上にＮｉ−Ｐｔ合金膜を形成する工程、
（ｂ）前記（ａ）工程後、前記シールド部材を前記成膜装置から取り外す工程、
（ｃ）前記（ｂ）工程後、前記シールド部材を洗浄する工程、
を有する半導体装置の製造方法であって、
前記（ａ）工程で用いられる前記シールド部材は、前記シールド部材の内面のうち、前記コリメータの下面より上に位置する領域の少なくとも一部にアルミニウム膜が形成され、前記シールド部材の内面のうち、前記コリメータの下面より下に位置する領域には前記アルミニウム膜が形成されておらず、
前記（ｃ）工程は、
（ｃ１）アルカリ溶液によって前記アルミニウム膜を溶解して除去する工程、
を含むことを特徴とする半導体装置の製造方法。
【請求項２】
請求項１記載の半導体装置の製造方法において、
前記ターゲットはＮｉ−Ｐｔ合金からなり、
前記（ａ）工程では、前記ターゲットからのスパッタ粒子が前記コリメータの開口部を通過して前記半導体ウエハの前記主面上に堆積することにより、前記Ｎｉ−Ｐｔ合金膜が形成されることを特徴とする半導体装置の製造方法。
【請求項３】
請求項２記載の半導体装置の製造方法において、
前記（ａ）工程で用いられる前記コリメータは、その表面に前記アルミニウム膜が形成されていることを特徴とする半導体装置の製造方法。
【請求項４】
請求項３記載の半導体装置の製造方法において、
前記シールド部材は、前記ターゲットからのスパッタ粒子が前記チャンバの内壁に付着するのを防止するように機能することを特徴とする半導体装置の製造方法。
【請求項５】
請求項４記載の半導体装置の製造方法において、
前記（ａ）工程で用いられる前記シールド部材は、前記シールド部材の内面でかつ前記コリメータの下面より上に位置する領域のうち、前記ターゲットからのスパッタ粒子が付着する領域には、前記アルミニウム膜が形成されていることを特徴とする半導体装置の製造方法。
【請求項６】
請求項５記載の半導体装置の製造方法において、
前記（ａ）工程で前記アルミニウム膜上に付着したスパッタ粒子による付着物は、前記（ｃ１）工程で前記アルミニウム膜とともに除去されることを特徴とする半導体装置の製造方法。
【請求項７】
請求項６記載の半導体装置の製造方法において、
前記シールド部材の内面のうち、前記コリメータの下面より下に位置する領域には、前記（ａ）工程において、前記ターゲットからのスパッタ粒子のうちの前記コリメータの開口部を通過していないスパッタ粒子は付着しないことを特徴とする半導体装置の製造方法。
【請求項８】
請求項７記載の半導体装置の製造方法において、
前記（ｃ）工程は、
（ｃ２）前記シールド部材を酸溶液によって洗浄する工程、
を含むことを特徴とする半導体装置の製造方法。
【請求項９】
請求項８記載の半導体装置の製造方法において、
前記（ｃ）工程後、前記シールド部材は再利用されることを特徴とする半導体装置の製造方法。
【請求項１０】
請求項９記載の半導体装置の製造方法において、
前記（ｃ）工程で前記シールド部材から除去されたＰｔは回収されることを特徴とする半導体装置の製造方法。
【請求項１１】
請求項１０記載の半導体装置の製造方法において、
前記シールド部材および前記コリメータは、ステンレスまたはチタンからなることを特徴とする半導体装置の製造方法。
【請求項１２】
請求項１１記載の半導体装置の製造方法において、
前記シールド部材はステンレスからなり、前記コリメータはチタンからなることを特徴とする半導体装置の製造方法。
【請求項１３】
請求項１２記載の半導体装置の製造方法において、
前記アルミニウム膜の厚みは、１５０μｍ以下であることを特徴とする半導体装置の製造方法。
【請求項１４】
請求項１３記載の半導体装置の製造方法において、
前記アルミニウム膜は、アルミニウム粒子を溶射することにより形成されることを特徴とする半導体装置の製造方法。
【請求項１５】
請求項１４記載の半導体装置の製造方法において、
前記アルミニウム粒子の平均粒径は１００μｍ以下であることを特徴とする半導体装置の製造方法。
【請求項１６】
請求項１５記載の半導体装置の製造方法において、
前記アルミニウム膜の厚みは、５０〜１５０μｍであることを特徴とする半導体装置の製造方法。
【請求項１７】
請求項１６記載の半導体装置の製造方法において、
前記シールド部材および前記コリメータにおける前記アルミニウム膜の下地となる面の粗面度は６〜８μｍであることを特徴とする半導体装置の製造方法。
【請求項１８】
請求項１７記載の半導体装置の製造方法において、
前記（ａ）工程前に、
（ａ１）前記半導体ウエハに半導体領域を形成する工程、
を更に有し、
前記（ａ）工程では、前記半導体領域上を含む前記半導体ウエハ上に前記Ｎｉ−Ｐｔ合金膜を形成し、
前記（ａ）工程後、
（ａ２）熱処理を行って前記Ｎｉ−Ｐｔ合金膜と前記半導体領域とを反応させて、ＮｉおよびＰｔのシリサイドからなる金属シリサイド層を形成する工程、
を更に有することを特徴とする半導体装置の製造方法。
【請求項１９】
請求項１８記載の半導体装置の製造方法において、
前記半導体領域は、ＭＩＳＦＥＴのソースまたはドレイン用の半導体領域であることを特徴とする半導体装置の製造方法。
【請求項２０】
（ａ）チャンバと、
前記チャンバ内に配置され、半導体ウエハを支持する支持台と、
前記支持台に支持された前記半導体ウエハに対向するターゲットと、
前記半導体ウエハと前記ターゲットとの間に配置されたコリメータと、
前記チャンバ内に配置され、前記半導体ウエハと前記ターゲットとの間の空間と前記コリメータとを囲むシールド部材と、
を備える成膜装置を用い、スパッタリング法によって前記半導体ウエハの主面上に合金膜を形成する工程、
（ｂ）前記（ａ）工程後、前記シールド部材を前記成膜装置から取り外す工程、
（ｃ）前記（ｂ）工程後、前記シールド部材を洗浄する工程、
を有する半導体装置の製造方法であって、
前記ターゲットは、第１元素と第２元素との合金からなり、
前記第１元素は、Ｓｃ，Ｔｉ，Ｖ，Ｃｒ，Ｍｎ，Ｆｅ，Ｃｏ，Ｎｉ，Ｃｕ，Ｚｎ，Ｇａ，Ｇｅからなる群から選択された少なくとも一種からなり、
前記第２元素は、Ｎｂ，Ｍｏ，Ｐｄ，Ａｕ，Ｐｔ，Ｒｕ，Ｒｈ，Ｉｒからなる群から選択された少なくとも一種からなり、
前記合金膜は、第１元素と第２元素との合金膜であり、
前記（ａ）工程で用いられる前記シールド部材は、前記シールド部材の内面のうち、前記コリメータの下面より上に位置する領域の少なくとも一部にＡｌ膜、Ｚｎ膜、Ｐｂ膜またはＳｎ膜からなる金属膜が形成され、前記シールド部材の内面のうち、前記コリメータの下面より下に位置する領域には前記金属膜が形成されておらず、
前記（ｃ）工程は、
（ｃ１）アルカリ溶液によって前記金属膜を溶解して除去する工程、
を含むことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、特に、スパッタリング法で合金膜を形成する工程を含む半導体装置の製造方法に適用して有効な技術に関する。
【背景技術】
【０００２】
半導体装置の高集積化が進むにつれて、電界効果トランジスタ（ＭＩＳＦＥＴ：Metal Insulator Semiconductor Field Effect Transistor）はスケーリング則に従い微細化されるが、ゲートやソース・ドレインの抵抗が増大して電界効果トランジスタを微細化しても高速動作が得られないという問題が生ずる。そこで、ゲートを構成する導電膜およびソース・ドレインを構成する半導体領域の表面に自己整合により低抵抗の金属シリサイド層、例えばニッケルシリサイド層またはコバルトシリサイド層などを形成することにより、ゲートやソース・ドレインを低抵抗化するサリサイド技術が検討されている。
【０００３】
サリサイド技術では、半導体基板に形成したソース・ドレイン領域上に金属膜を形成し、熱処理によってこの金属膜とソース・ドレイン領域を構成するシリコン領域とを反応させることで、ソース・ドレイン領域の上層部に金属シリサイド層を形成する。
【０００４】
特開平１０−３２１５５９号公報（特許文献１）には、スパッタ成膜室における成膜中の発塵を低減する技術が記載されている。
【０００５】
特開平１０−８８３３７号公報（特許文献２）には、スパッタ装置のコリメータに付着した付着物の剥離を防止する技術が記載されている。
【０００６】
特開２０１０−９８０４２号公報（特許文献３）には、ＮｉＰｔ合金膜を用いてニッケル白金シリサイド層を形成する技術が記載されている。
【０００７】
特開２００６−２４９５３４号公報（特許文献４）には、アルミニウムを下地として金、銀、白金族などの貴金属被膜が表面に形成されている基材を、アルカリ液に浸漬し、アルミニウム下地層をアルカリ溶解することによって、貴金属被膜を溶解せずに剥離させ、固液分離し、剥離した貴金属を金属状態で回収する技術が記載されている。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開平１０−３２１５５９号公報
【特許文献２】特開平１０−８８３３７号公報
【特許文献３】特開２０１０−９８０４２号公報
【特許文献４】特開２００６−２４９５３４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
本発明者の検討によれば、次のことが分かった。
【００１０】
ゲートを構成する導電膜およびソース・ドレインを構成する半導体領域の表面にサリサイドプロセスにより形成する金属シリサイド層は、微細化による低抵抗化の要求から、コバルトシリサイドよりも、ニッケルシリサイドからなることが好ましい。金属シリサイド層をコバルトシリサイドではなくニッケルシリサイドとすることで、金属シリサイド層の抵抗をより低くすることができ、ソース・ドレインの拡散抵抗や、コンタクト抵抗などをより低減できる。また、金属シリサイド層をコバルトシリサイドではなくニッケルシリサイドとすることで、金属シリサイド層を薄く形成することができ、ソース・ドレインの接合深さを浅くできるので、電界効果トランジスタの微細化に有利となる。
【００１１】
金属シリサイド層としてニッケルシリサイド層を用いる場合、ニッケルシリサイド層中にＰｔが添加されていると、形成された金属シリサイド層の凝集が少ないこと、形成された金属シリサイド層において、高抵抗なＮｉＳｉ２相の異常成長を抑制できることなどの利点を得られるので、半導体装置の信頼性を向上させることができる。
【００１２】
サリサイド技術でＮｉとＰｔのシリサイドからなるＰｔ添加ニッケルシリサイド層を形成するには、Ｎｉ−Ｐｔ合金膜を半導体基板上に形成する必要がある。このＮｉ−Ｐｔ合金膜を半導体基板上にスパッタリング法で成膜する場合、スパッタリングに使用するターゲットはＮｉ−Ｐｔ合金で構成される。
【００１３】
半導体基板上にＮｉ−Ｐｔ合金膜をスパッタリング法で成膜する場合、ターゲットからのスパッタ粒子が、半導体基板上だけでなく、成膜装置のチャンバの内壁にも付着する虞がある。チャンバの内壁に付着したスパッタ粒子による付着物は除去しにくい。このため、ターゲットからのスパッタ粒子がチャンバの内壁に付着（堆積）するのを防止するためのシールド部材を設け、このシールド部材をチャンバから取り外し可能としておけば、スパッタ粒子がチャンバの内壁に付着するのを防止できる。しかしながら、チャンバに付着しない代わりに、シールド部材にスパッタ粒子が付着してしまう。
【００１４】
半導体基板にＮｉ−Ｐｔ合金膜を成膜する際に、スパッタ粒子がシールド部材へ付着したことによって形成された付着物は、Ｎｉ−Ｐｔ合金で構成される。半導体基板へのＮｉ−Ｐｔ合金膜の成膜工程を繰り返すと、スパッタ粒子によるシールド部材への付着物も増加していくため、所定の枚数の半導体基板に対してＮｉ−Ｐｔ合金膜を成膜する処理を行った後、シールド部材を交換する必要がある。成膜装置から取り外されたシールド部材は、洗浄してスパッタ粒子による付着物を上手く除去できれば、再利用が可能となるため、半導体装置の製造コストを低減することができる。
【００１５】
また、Ｐｔは高価であり、資源的に回収する価値があるため、シールド部材に付着したＮｉ−Ｐｔ合金からなる付着物を的確に除去して、Ｐｔを回収することも望まれる。Ｐｔの回収率を上げることは、半導体装置の製造コストの低減につながる。
【００１６】
このため、シールド部材に付着したＮｉ−Ｐｔ合金を的確に除去する手法が求められる。
【００１７】
また、スパッタリング法で半導体基板上に成膜する場合、半導体基板の主面に異物が混入すると、製造された半導体装置の信頼性を低下させる可能性がある。このため、成膜時に半導体基板の主面へ異物が混入する可能性を抑制して、製造された半導体装置の信頼性を向上させることが望まれる。
【００１８】
本発明の目的は、半導体装置の製造コストを低減させることができる技術を提供することにある。
【００１９】
また、本発明の目的は、半導体装置の信頼性を向上させることができる技術を提供することにある。
【００２０】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００２１】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００２２】
代表的な実施の形態による半導体装置の製造方法は、チャンバと、前記チャンバ内に配置されて半導体ウエハを支持する支持台と、前記支持台に支持された前記半導体ウエハに対向するターゲットと、前記半導体ウエハと前記ターゲットとの間に配置されたコリメータと、前記チャンバ内に配置されて前記半導体ウエハと前記ターゲットとの間の空間と前記コリメータとを囲むシールド部材とを備える成膜装置を用いる。そして、（ａ）スパッタリング法によって前記半導体ウエハの主面上にＮｉ−Ｐｔ合金膜を形成する工程、（ｂ）前記（ａ）工程後、前記シールド部材を前記成膜装置から取り外す工程、（ｃ）前記（ｂ）工程後、前記シールド部材を洗浄する工程を有する。前記（ａ）工程で用いられる前記シールド部材は、前記シールド部材の内面のうち、前記コリメータの下面より上に位置する領域の少なくとも一部にアルミニウム膜が形成され、前記シールド部材の内面のうち、前記コリメータの下面より下に位置する領域には前記アルミニウム膜が形成されていない。前記（ｃ）工程は、（ｃ１）アルカリ溶液によって前記アルミニウム膜を溶解して除去する工程を含んでいる。
【００２３】
また、他の代表的な実施の形態による半導体装置の製造方法は、チャンバと、前記チャンバ内に配置されて半導体ウエハを支持する支持台と、前記支持台に支持された前記半導体ウエハに対向するターゲットと、前記半導体ウエハと前記ターゲットとの間に配置されたコリメータと、前記チャンバ内に配置され、前記半導体ウエハと前記ターゲットとの間の空間と前記コリメータとを囲むシールド部材とを備える成膜装置を用いる。そして、（ａ）スパッタリング法によって前記半導体ウエハの主面上に合金膜を形成する工程、（ｂ）前記（ａ）工程後、前記シールド部材を前記成膜装置から取り外す工程、（ｃ）前記（ｂ）工程後、前記シールド部材を洗浄する工程を有する。前記ターゲットは、第１元素と第２元素との合金からなり、前記第１元素は、Ｓｃ，Ｔｉ，Ｖ，Ｃｒ，Ｍｎ，Ｆｅ，Ｃｏ，Ｎｉ，Ｃｕ，Ｚｎ，Ｇａ，Ｇｅからなる群から選択された少なくとも一種からなり、前記第２元素は、Ｎｂ，Ｍｏ，Ｐｄ，Ａｕ，Ｐｔ，Ｒｕ，Ｒｈ，Ｉｒからなる群から選択された少なくとも一種からなり、前記合金膜は、第１元素と第２元素との合金膜である。前記（ａ）工程で用いられる前記シールド部材は、前記シールド部材の内面のうち、前記コリメータの下面より上に位置する領域の少なくとも一部にＡｌ膜、Ｚｎ膜、Ｐｂ膜またはＳｎ膜からなる金属膜が形成され、前記シールド部材の内面のうち、前記コリメータの下面より下に位置する領域には前記金属膜が形成されていない。前記（ｃ）工程は、（ｃ１）アルカリ溶液によって前記金属膜を溶解して除去する工程を含んでいる。
【発明の効果】
【００２４】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００２５】
代表的な実施の形態によれば、半導体装置の製造コストを低減させることができる。
【００２６】
また、半導体装置の信頼性を向上させることができる。
【図面の簡単な説明】
【００２７】
【図１】本発明の一実施の形態である半導体装置の製造工程中の要部断面図である。
【図２】図１に続く半導体装置の製造工程中の要部断面図である。
【図３】図２に続く半導体装置の製造工程中の要部断面図である。
【図４】図３に続く半導体装置の製造工程中の要部断面図である。
【図５】図４に続く半導体装置の製造工程中の要部断面図である。
【図６】図５に続く半導体装置の製造工程中の要部断面図である。
【図７】本発明の一実施の形態である半導体装置の製造工程の一部を示す製造プロセスフロー図である。
【図８】本発明の一実施の形態によるシリサイド材料の成膜装置の概略平面図である。
【図９】本発明の一実施の形態によるシリサイド材料の成膜工程図である。
【図１０】図６に続く半導体装置の製造工程中の要部断面図である。
【図１１】図１０に続く半導体装置の製造工程中の要部断面図である。
【図１２】図１１に続く半導体装置の製造工程中の要部断面図である。
【図１３】図１２に続く半導体装置の製造工程中の要部断面図である。
【図１４】図１３に続く半導体装置の製造工程中の要部断面図である。
【図１５】合金膜形成工程で用いる成膜装置の説明図（断面図）である。
【図１６】合金膜形成工程で用いる成膜装置の説明図（断面図）である。
【図１７】合金膜形成工程で用いる成膜装置の説明図（断面図）である。
【図１８】合金膜形成工程で用いる成膜装置の説明図（断面図）である。
【図１９】合金膜形成工程で用いる成膜装置の説明図（断面図）である。
【図２０】成膜装置を用いたＮｉ−Ｐｔ合金膜の成膜工程から、コリメータ、ロアーシールドおよびダークスペースシールドの洗浄工程までを示す工程フロー図である。
【図２１】ステンレス鋼板にＡｌ膜をＡｌ溶射によって形成し、そのＡｌ膜を引っ張ったときに、どの程度の引っ張り荷重で剥がれたかを示すグラフである。
【図２２】Ａｌ膜の説明図である。
【発明を実施するための形態】
【００２８】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００２９】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【００３０】
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
【００３１】
＜半導体装置の製造工程について＞
本実施の形態の半導体装置の製造工程を図面を参照して説明する。図１〜図４は、本発明の一実施の形態である半導体装置、例えばＣＭＩＳＦＥＴ（Complementary Metal Insulator Semiconductor Field Effect Transistor）を有する半導体装置の製造工程中の要部断面図である。
【００３２】
まず、図１に示されるように、例えば１〜１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコンなどからなる半導体基板（半導体ウエハ）１を準備する。それから、半導体基板１の主面に素子分離領域２を形成する。素子分離領域２は酸化シリコンなどの絶縁体からなり、例えばＳＴＩ（Shallow Trench Isolation）法またはＬＯＣＯＳ（Local Oxidization of Silicon ）法などにより形成される。例えば、半導体基板１に形成された溝（素子分離溝）２ａに埋め込まれた絶縁膜により、素子分離領域２を形成することができる。
【００３３】
次に、図２に示されるように、半導体基板１の主面から所定の深さに渡ってｐ型ウエル３およびｎ型ウエル４を形成する。ｐ型ウエル３は、ｐチャネル型ＭＩＳＦＥＴ形成予定領域を覆うフォトレジスト膜（図示せず）をイオン注入阻止マスクとして、ｎチャネル型ＭＩＳＦＥＴ形成予定領域の半導体基板１に例えばホウ素（Ｂ）などのｐ型の不純物をイオン注入することなどによって形成することができる。また、ｎ型ウエル４は、ｎチャネル型ＭＩＳＦＥＴ形成予定領域を覆う他のフォトレジスト膜（図示せず）をイオン注入阻止マスクとして、ｐチャネル型ＭＩＳＦＥＴ形成予定領域の半導体基板１に例えばリン（Ｐ）またはヒ素（Ａｓ）などのｎ型の不純物をイオン注入することなどによって形成することができる。
【００３４】
次に、例えばフッ酸（ＨＦ）水溶液を用いたウェットエッチングなどにより半導体基板１の表面を清浄化（洗浄）した後、半導体基板１の表面（すなわちｐ型ウエル３およびｎ型ウエル４の表面）上にゲート絶縁膜５を形成する。ゲート絶縁膜５は、例えば薄い酸化シリコン膜などからなり、例えば熱酸化法などによって形成することができる。
【００３５】
次に、半導体基板１上（すなわちｐ型ウエル３およびｎ型ウエル４のゲート絶縁膜５上）に、ゲート電極形成用の導体膜として、多結晶シリコン膜のようなシリコン膜６を形成する。シリコン膜６のうちのｎチャネル型ＭＩＳＦＥＴ形成予定領域（後述するゲート電極ＧＥ１となる領域）は、フォトレジスト膜（図示せず）をマスクとして用いてリン（Ｐ）またはヒ素（Ａｓ）などのｎ型の不純物をイオン注入することなどにより、低抵抗のｎ型半導体膜（ドープトポリシリコン膜）とされている。また、シリコン膜６のうちのｐチャネル型ＭＩＳＦＥＴ形成予定領域（後述するゲート電極ＧＥ２となる領域）は、他のフォトレジスト膜（図示せず）をマスクとして用いてホウ素（Ｂ）などのｐ型の不純物をイオン注入することなどにより、低抵抗のｐ型半導体膜（ドープトポリシリコン膜）とされている。また、シリコン膜６は、成膜時にはアモルファスシリコン膜であったものを、成膜後（イオン注入後）の熱処理により多結晶シリコン膜に変えることもできる。
【００３６】
次に、図３に示されるように、シリコン膜６をフォトリソグラフィ法およびドライエッチング法を用いてパターニングすることにより、ゲート電極ＧＥ１，ＧＥ２を形成する。
【００３７】
ｎチャネル型ＭＩＳＦＥＴのゲート電極となるゲート電極ＧＥ１は、ｎ型の不純物を導入した多結晶シリコン（ｎ型半導体膜、ドープトポリシリコン膜）からなり、ｐ型ウエル３上にゲート絶縁膜５を介して形成される。すなわち、ゲート電極ＧＥ１は、ｐ型ウエル３のゲート絶縁膜５上に形成される。また、ｐチャネル型ＭＩＳＦＥＴのゲート電極となるゲート電極ＧＥ２は、ｐ型の不純物を導入した多結晶シリコン（ｐ型半導体膜、ドープトポリシリコン膜）からなり、ｎ型ウエル４上にゲート絶縁膜５を介して形成される。すなわち、ゲート電極ＧＥ２は、ｎ型ウエル４のゲート絶縁膜５上に形成される。ゲート電極ＧＥ１，ＧＥ２のゲート長は、必要に応じて変更できるが、例えば５０ｎｍ程度とすることができる。
【００３８】
次に、図４に示されるように、ｐ型ウエル３のゲート電極ＧＥ１の両側の領域にリン（Ｐ）またはヒ素（Ａｓ）などのｎ型の不純物をイオン注入することにより、（一対の）ｎ−型半導体領域７ａを形成し、ｎ型ウエル４のゲート電極ＧＥ２の両側の領域にホウ素（Ｂ）などのｐ型の不純物をイオン注入することにより、（一対の）ｐ−型半導体領域８ａを形成する。ｎ−型半導体領域７ａおよびｐ−型半導体領域８ａの深さ（接合深さ）は、例えば３０ｎｍ程度とすることができる。
【００３９】
次に、ゲート電極ＧＥ１，ＧＥ２の側壁上に、側壁絶縁膜（絶縁膜）として、例えば酸化シリコンまたは窒化シリコンあるいはそれら絶縁膜の積層膜などからなる側壁スペーサまたはサイドウォール（側壁絶縁膜）９を形成する。サイドウォール９は、例えば、半導体基板１上に酸化シリコン膜または窒化シリコン膜あるいはそれらの積層膜を堆積し、この酸化シリコン膜または窒化シリコン膜あるいはそれらの積層膜をＲＩＥ（Reactive Ion Etching）法などにより異方性エッチングすることによって形成することができる。
【００４０】
サイドウォール９の形成後、（一対の）ｎ＋型半導体領域７ｂ（ソース、ドレイン）を、例えば、ｐ型ウエル３のゲート電極ＧＥ１およびサイドウォール９の両側の領域にヒ素（Ａｓ）またはリン（Ｐ）などのｎ型の不純物をイオン注入することにより形成する。例えば、ヒ素（Ａｓ）を１０〜３０ｋｅＶの加速電圧で１×１０１５／ｃｍ２〜１×１０１６／ｃｍ２程度、例えば２０ｋｅＶで４×１０１５／ｃｍ２注入して、リン（Ｐ）を５〜２０ｋｅＶの加速電圧で１×１０１４／ｃｍ２〜１×１０１５／ｃｍ２程度、例えば１０ｋｅＶで５×１０１４／ｃｍ２注入して、ｎ＋型半導体領域７ｂを形成する。また、（一対の）ｐ＋型半導体領域８ｂ（ソース、ドレイン）を、例えば、ｎ型ウエル４のゲート電極ＧＥ２およびサイドウォール９の両側の領域にホウ素（Ｂ）などのｐ型の不純物をイオン注入することにより形成する。例えば、ホウ素（Ｂ）を１〜３ｋｅＶの加速電圧で１×１０１５／ｃｍ２〜１×１０１６／ｃｍ２程度、例えば２ｋｅＶで４×１０１５／ｃｍ２注入して、ｐ＋型半導体領域８ｂを形成する。ｎ＋型半導体領域７ｂを先に形成しても、あるいはｐ＋型半導体領域８ｂを先に形成してもよい。イオン注入後、導入した不純物の活性化のためのアニール処理を、例えば１０５０℃程度のスパイクアニール処理にて行うこともできる。ｎ＋型半導体領域７ｂおよびｐ＋型半導体領域８ｂの深さ（接合深さ）は、例えば８０ｎｍ程度とすることができる。
【００４１】
ｎ＋型半導体領域７ｂは、ｎ−型半導体領域７ａよりも不純物濃度が高く、ｐ＋型半導体領域８ｂは、ｐ−型半導体領域８ａよりも不純物濃度が高い。これにより、ｎチャネル型ＭＩＳＦＥＴのソースまたはドレインとして機能するｎ型の半導体領域（不純物拡散層）が、ｎ＋型半導体領域（不純物拡散層）７ｂおよびｎ−型半導体領域７ａにより形成され、ｐチャネル型ＭＩＳＦＥＴのソースまたはドレインとして機能するｐ型の半導体領域（不純物拡散層）が、ｐ＋型半導体領域（不純物拡散層）８ｂおよびｐ−型半導体領域８ａにより形成される。従って、ｎチャネル型ＭＩＳＦＥＴおよびｐチャネル型ＭＩＳＦＥＴのソース・ドレイン領域は、ＬＤＤ（Lightly doped Drain）構造を有している。ｎ−型半導体領域７ａは、ゲート電極ＧＥ１に対して自己整合的に形成され、ｎ＋型半導体領域７ｂは、ゲート電極ＧＥ１の側壁上に形成されたサイドウォール９に対して自己整合的に形成される。ｐ−型半導体領域８ａは、ゲート電極ＧＥ２に対して自己整合的に形成され、ｐ＋型半導体領域８ｂは、ゲート電極ＧＥ２の側壁上に形成されたサイドウォール９に対して自己整合的に形成される。
【００４２】
このようにして、ｐ型ウエル３に、電界効果トランジスタとしてｎチャネル型ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）Ｑｎが形成される。また、ｎ型ウエル４に、電界効果トランジスタとしてｐチャネル型ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）Ｑｐが形成される。これにより、図４の構造が得られる。ｎチャネル型ＭＩＳＦＥＴＱｎは、ｎチャネル型の電界効果トランジスタとみなすことができ、ｐチャネル型ＭＩＳＦＥＴＱｐは、ｐチャネル型の電界効果トランジスタとみなすことができる。また、ｎ＋型半導体領域７ｂは、ｎチャネル型ＭＩＳＦＥＴＱｎのソースまたはドレイン用の半導体領域とみなすことができ、ｐ＋型半導体領域８ｂは、ｐチャネル型ＭＩＳＦＥＴＱｐのソースまたはドレイン用の半導体領域とみなすことができる。
【００４３】
次に、サリサイド（Salicide：Self Aligned Silicide）技術により、ｎチャネル型ＭＩＳＦＥＴＱｎのゲート電極ＧＥ１およびソース・ドレイン領域（ここではｎ＋型半導体領域７ｂ）の表面と、ｐチャネル型ＭＩＳＦＥＴＱｐのゲート電極ＧＥ２およびソース・ドレイン領域（ここではｐ＋型半導体領域８ｂ）の表面とに、低抵抗の金属シリサイド層（後述の金属シリサイド層４１ｂに対応）を形成する。以下に、この金属シリサイド層の形成工程について説明する。
【００４４】
図５および図６は、図４に続く半導体装置の製造工程中における要部断面図である。図７は、本実施の形態の半導体装置の製造工程の一部を示す製造プロセスフロー図であり、図４の構造が得られた後、サリサイドプロセスによりゲート電極ＧＥ１，ＧＥ２、ｎ＋型半導体領域７ｂおよびｐ＋型半導体領域８ｂの表面に金属シリサイド層（金属・半導体反応層）を形成する工程の製造プロセスフローが示されている。図８はシリサイド材料（金属シリサイド層形成用の材料膜、ここでは合金膜１１およびバリア膜１２に対応）の成膜装置の概略平面図、図９はシリサイド材料の成膜工程図（プロセスフロー図）である。図１０〜図１４は、図６に続く半導体装置の製造工程中における要部断面図である。なお、図７は、図５、図６、図１０および図１１の工程の製造プロセスフローに対応し、図９は図５および図６の工程の製造プロセスフローに対応する。
【００４５】
上記のようにして図４の構造が得られた後、図５に示されるように、ゲート電極ＧＥ１，ＧＥ２、ｎ＋型半導体領域７ｂおよびｐ＋型半導体領域８ｂの表面を露出させてから、ゲート電極ＧＥ１，ＧＥ２、ｎ＋型半導体領域７ｂおよびｐ＋型半導体領域８ｂ上を含む半導体基板１の主面（全面）上に合金膜１１を、スパッタリング法を用いて形成（堆積）する（図７のステップＳ１）。すなわち、ステップＳ１では、ｎ＋型半導体領域７ｂおよびｐ＋型半導体領域８ｂ上を含む半導体基板１上に、ゲート電極ＧＥ１，ＧＥ２を覆うように、合金膜１１がスパッタリング法により形成される。合金膜１１は、Ｎｉ（ニッケル）とＰｔ（白金）との合金膜、すなわちＮｉ−Ｐｔ合金膜である。
【００４６】
合金膜１１におけるＮｉ（ニッケル）とＰｔ（白金）の比（原子比）を１−ｘ：ｘとすると、合金膜１１は、Ｎｉ１−ｘＰｔｘ合金膜と表記することができる。Ｎｉ１−ｘＰｔｘ合金膜におけるＮｉ（ニッケル）の割合（比率）は、（１−ｘ）×１００％であり、Ｎｉ１−ｘＰｔｘ合金膜におけるＰｔ（白金）の割合（比率）は、ｘ×１００％である。なお、本願で元素の割合（比率、濃度）を％で示す場合には、原子％である。例えば、合金膜１１としてＮｉ０．９６３Ｐｔ０．０３７合金膜などを用いることができ、合金膜１１がＮｉ０．９６３Ｐｔ０．０３７合金膜の場合には、合金膜１１におけるＮｉ（ニッケル）の割合（比率）は９６．３原子％で、合金膜１１におけるＰｔ（白金）の割合（比率）は３．７原子％となる。
【００４７】
それから、図６に示されるように、合金膜１１上にバリア膜（応力制御膜、酸化防止膜、キャップ膜）１２を形成（堆積）する（図７のステップＳ２）。バリア膜１２は、例えば窒化チタン（ＴｉＮ）膜またはチタン（Ｔｉ）膜からなり、その厚さ（堆積膜厚）は、例えば１５ｎｍ程度とすることができる。バリア膜１２は、応力制御膜（半導体基板の活性領域の応力を制御する膜）および酸素の透過を防止する膜として機能し、半導体基板１に働く応力の制御や合金膜１１の酸化防止などのために合金膜１１上に設けられる。
【００４８】
また、ステップＳ１（合金膜１１堆積工程）の前に、ＨＦガス、ＮＦ３ガス、ＮＨ３ガス又はＨ２ガスのうち少なくともいずれか一つを用いたドライクリーニング処理（後述する工程Ｐ２に対応）を行って、ゲート電極ＧＥ１，ＧＥ２、ｎ＋型半導体領域７ｂ及びｐ＋型半導体領域８ｂの表面の自然酸化膜を除去した後、半導体基板１を大気中（酸素含有雰囲気中）にさらすことなく、ステップＳ１及びステップＳ２を行えば、より好ましい。
【００４９】
以下に、合金膜１１およびバリア膜１２の好ましい形成方法の一例について説明する。
【００５０】
合金膜１１およびバリア膜１２の成膜には、図８に示されるシリサイド材料の成膜装置２０が用いられる。
【００５１】
図８に示されるように、成膜装置２０は、第１搬送室２１ａと第２搬送室２１ｂの２つの搬送室が配置され、第１搬送室２１ａの周囲に開閉手段であるゲートバルブ２２を介してロードロック室２３，２４および３つのチャンバ２５，２６，２７が備わり、第２搬送室２１ｂの周囲に開閉手段であるゲートバルブ２２を介して２つのチャンバ２８，２９が備わったマルチチャンバタイプである。さらに、第１搬送室２１ａと第２搬送室２１ｂとの間には２つの搬送用のチャンバ３０，３１が備わっている。第１搬送室２１ａは排気機構等により所定の真空度に保持され、その中央部には半導体ウエハＳＷを搬送するための多関節アーム構造の搬送用ロボット３２ａが設けられている。同様に、第２搬送室２１ｂは排気機構等により所定の真空度に保持され、その中央部には半導体ウエハＳＷを搬送するための多関節アーム構造の搬送用ロボット３２ｂが設けられている。
【００５２】
第１搬送室２１ａに備わるチャンバ２５，２６は相対的に高温の加熱処理を行う加熱処理用チャンバ、チャンバ２７はドライクリーニング処理（処置）用チャンバである。第２搬送室２１ｂに備わるチャンバ２８はスパッタリング法により合金膜１１（Ｎｉ−Ｐｔ合金膜）を成膜する成膜用チャンバ、チャンバ２９はスパッタリング法によりバリア膜１２（例えば窒化チタン膜）を成膜する成膜用チャンバである。また、バリア膜１２をプラズマＣＶＤ法で成膜する場合は、チャンバ２９はプラズマＣＶＤ法によりバリア膜１２（例えばチタン膜）を成膜する成膜用チャンバとなる。
【００５３】
第１搬送室２１ａと第２搬送室２１ｂとの間に備わるチャンバ３０，３１は第１搬送室２１ａと第２搬送室２１ｂとの間での半導体ウエハＳＷの受け渡しを行う受渡用チャンバであり、また半導体ウエハＳＷの冷却にも用いられる冷却用チャンバである。なお、成膜装置２０では、第１搬送室２１ａのみに備わるチャンバを３つとし、第２搬送室２１ｂのみに備わるチャンバを２つとしたが、これに限定されるものではなく、同じ用途のチャンバまたは他の用途のチャンバを追加することも可能である。
【００５４】
まず、１枚の半導体ウエハＳＷをウエハ搬入出室３３内に設置された搬送用ロボット３６によっていずれかのフープ３４から取り出し（図９の工程Ｐ１）、いずれかのロードロック室２３または２４へ搬入する。半導体ウエハＳＷは、上記半導体基板１に対応するものである。フープ３４は半導体ウエハＳＷのバッチ搬送用の密閉収納容器であり、通常２５枚、１２枚、６枚等のバッチ単位で半導体ウエハＳＷを収納する。フープ３４の容器外壁は微細な通気フィルタ部を除いて機密構造になっており、塵埃はほぼ完全に排除される。従って、クラス１０００の雰囲気で搬送しても、内部はクラス１の清浄度が保てるようになっている。成膜装置２０とのドッキングは、フープ３４の扉をポート３５に取り付けて、ウエハ搬入出室３３の内部に引き込むことによって清浄さを保持した状態で行われる。続いてロードロック室２３内を真空引きした後、搬送用ロボット３２ａによって半導体ウエハＳＷを第１搬送室２１ａを経てドライクリーニング処理用のチャンバ２７へ真空搬送し、チャンバ２７内で半導体ウエハＳＷをドライクリーニング処理する（図９の工程Ｐ２）。
【００５５】
ドライクリーニング処理時には、リモートプラズマ発生装置（図示せず）において還元ガス、例えばＮＦ３ガスおよびＮＨ３ガスを添加したＡｒガス（プラズマ励起用の希ガス）を励起させてプラズマを生成し、このプラズマをチャンバ２７内へ導入する。チャンバ２７内に導入されたプラズマをシャワーヘッド（図示せず）を介して半導体ウエハＳＷの主面上に供給することにより、プラズマとシリコン（ゲート電極ＧＥ１，ＧＥ２を構成する多結晶シリコンとｎ＋型半導体領域７ｂおよびｐ＋型半導体領域８ｂが形成された半導体基板１を構成する単結晶シリコン）の表面に形成された自然酸化膜との間で起きる還元反応によって自然酸化膜が除去される。
【００５６】
次に、搬送用ロボット３２ａによって半導体ウエハＳＷをドライクリーニング処理用のチャンバ２７から加熱処理用のチャンバ２５（またはチャンバ２６）へ第１搬送室２１ａを介して真空搬送し、チャンバ２５（またはチャンバ２６）に備わるステージ上に載せる（図９の工程Ｐ３）。チャンバ２５（またはチャンバ２６）のステージ上に半導体ウエハＳＷを載せることにより、半導体ウエハＳＷを所定の温度で加熱し、半導体ウエハＳＷの主面上に残留していた生成物（上記ドライクリーニング処理時に還元反応により生成された生成物）を昇華させて除去する。半導体ウエハＳＷの主面上での温度は、例えば１５０から４００℃が適切な範囲と考えられる（他の条件によってはこの範囲に限定されないことはもとよりである）。
【００５７】
次に、搬送用ロボット３２ａによって半導体ウエハＳＷを加熱処理用のチャンバ２５（またはチャンバ２６）から冷却・受渡用のチャンバ３０（またはチャンバ３１）へ第１搬送室２１ａを介して真空搬送し、チャンバ３０（またはチャンバ３１）に備わるステージ上に載せる（図９の工程Ｐ４）。チャンバ３０（またはチャンバ３１）のステージ上に半導体ウエハＳＷを載せることにより、半導体ウエハＳＷは冷却される。
【００５８】
次に、搬送用ロボット３２ｂによって半導体ウエハＳＷを冷却・受渡用のチャンバ３０（またはチャンバ３１）から合金膜１１成膜用のチャンバ２８へ第２搬送室２１ｂを介して真空搬送する（図９の工程Ｐ５）。チャンバ２８内を排気機構により所定の真空度、例えば１．３３×１０−６Ｐａ程度とした後、半導体ウエハＳＷを所定の温度に加熱し、チャンバ２８内へＡｒガスを所定の流量により導入してスパッタリング法により半導体ウエハＳＷの主面上へ合金膜１１（Ｎｉ−Ｐｔ合金膜）を堆積する。この合金膜１１の堆積工程が、上記ステップＳ１（図７のステップＳ１）に対応する。合金膜１１の厚さ（堆積膜厚）は、例えば２５ｎｍであり、成膜時におけるスパッタリング条件は、例えば成膜温度２５℃、Ａｒガス流量３５ｓｃｃｍである。
【００５９】
次に、搬送用ロボット３２ｂによって半導体ウエハＳＷを合金膜１１成膜用のチャンバ２８からバリア膜１２成膜用のチャンバ２９へ第２搬送室２１ｂを介して真空搬送する（図９の工程Ｐ６）。チャンバ２９内を排気機構により所定の真空度とした後、半導体ウエハＳＷを所定の温度に加熱し、チャンバ２９内へＡｒガスおよびＮ２ガスを所定の流量により導入してスパッタリング法により半導体ウエハＳＷの主面上へ窒化チタン膜などからなるバリア膜１２を堆積する。このバリア膜１２の堆積工程が、上記ステップＳ２（図７のステップＳ２）に対応する。バリア膜１２の厚さ（堆積膜厚）は、例えば１５ｎｍであり、成膜時におけるスパッタリング条件は、例えば成膜温度４０℃、Ａｒガス流量２８ｓｃｃｍ、窒素ガス流量８０ｓｃｃｍである。
【００６０】
次に、搬送用ロボット３２ｂによって半導体ウエハＳＷをバリア膜１２成膜用のチャンバ２９から冷却・受渡用のチャンバ３０（またはチャンバ３１）へ第２搬送室２１ｂを介して真空搬送する（図９の工程Ｐ７）。
【００６１】
次に、搬送用ロボット３２ａによって半導体ウエハＳＷを冷却・受渡用のチャンバ３０（またはチャンバ３１）からいずれかのロードロック室２３または２４へ真空搬出し、さらに搬送用ロボット３６によって半導体ウエハＳＷをロードロック室２３または２４からウエハ搬入出室３３を介していずれかのフープ３４へ戻す（図９の工程Ｐ８）。
【００６２】
このようにして、合金膜１１およびバリア膜１２を形成した後、半導体基板１に第１の熱処理（アニール処理）を施す（図７のステップＳ３）。ステップＳ３の第１の熱処理は、不活性ガス（例えばアルゴン（Ａｒ）ガス、ネオン（Ｎｅ）ガスまたはヘリウム（Ｈｅ）ガス）または窒素（Ｎ２）ガスあるいはそれらの混合ガス雰囲気で満たされた常圧下で行うことができ、例えばＲＴＡ（Rapid Thermal Anneal）法を用いて行なうことができる。
【００６３】
ステップＳ３の第１の熱処理により、図１０に示されるように、ゲート電極ＧＥ１，ＧＥ２を構成する多結晶シリコン膜と合金膜１１、およびｎ＋型半導体領域７ｂおよびｐ＋型半導体領域８ｂを構成する単結晶シリコンと合金膜１１を選択的に反応させて、金属・半導体反応層である金属シリサイド層４１ａを形成する。ゲート電極ＧＥ１，ＧＥ２、ｎ＋型半導体領域７ｂおよびｐ＋型半導体領域８ｂの各上部（上層部）と合金膜１１とが反応することにより金属シリサイド層４１ａが形成されるので、金属シリサイド層４１ａは、ゲート電極ＧＥ１，ＧＥ２、ｎ＋型半導体領域７ｂおよびｐ＋型半導体領域８ｂの各表面（上層部）に形成される。
【００６４】
このように、ステップＳ３の第１の熱処理で、ゲート電極ＧＥ１，ＧＥ２、ｎ＋型半導体領域７ｂおよびｐ＋型半導体領域８ｂ（を構成するＳｉ）と合金膜１１を選択的に反応させて、ニッケルおよび第１金属元素Ｍのシリサイドからなる金属シリサイド層４１ａを形成するが、第１の熱処理を行った段階では、金属シリサイド層４１ａは、（Ｎｉ１−ｙＰｔｙ）２Ｓｉ相（ここで０＜ｙ＜１）の白金添加ニッケルシリサイド層である。従って、ステップＳ３の第１の熱処理は、金属シリサイド層４１ａが（Ｎｉ１−ｙＰｔｙ）２Ｓｉ相となるが、Ｎｉ１−ｙＰｔｙＳｉ相とはならないような熱処理温度で行なうことが好ましい。
【００６５】
ステップＳ３の第１の熱処理により、合金膜１１中のＮｉとＰｔとがｎ＋型半導体領域７ｂ、ｐ＋型半導体領域８ｂおよびゲート電極ＧＥ１，ＧＥ２中に拡散して金属シリサイド層４１ａが形成される。このステップＳ３では、ｎ＋型半導体領域７ｂ、ｐ＋型半導体領域８ｂ及びゲート電極ＧＥ１，ＧＥ２中へのＮｉの拡散係数よりも、ｎ＋型半導体領域７ｂ、ｐ＋型半導体領域８ｂ及びゲート電極ＧＥ１，ＧＥ２中へのＰｔの拡散係数の方が大きくなる熱処理温度で第１の熱処理を行ない（第１の条件）、かつ、金属シリサイド層４１ａ上に合金膜１１の未反応部分が残存するように第１の熱処理を行なう（第２の条件）ことが、より好ましい。これにより、形成された金属シリサイド層４１ａを構成する金属元素（ＮｉおよびＰｔ）に占めるＰｔの割合を、合金膜１１に占めるＰｔの割合よりも大きくすることができる。これについて、以下に説明する。
【００６６】
シリコン領域中におけるＮｉとＰｔの拡散係数は、どちらも温度が高くなるにつれて増大するが、拡散係数の温度依存性はＮｉとＰｔとで異なる。すなわち、ある温度Ｔ１で、シリコン領域中におけるＮｉの拡散係数と、シリコン領域中におけるＰｔの拡散係数とが同じになり、シリコン領域への拡散しやすさは、ＮｉとＰｔで同じであるが、この温度Ｔ１よりも高温では、シリコン領域中におけるＮｉの拡散係数が、シリコン領域中におけるＰｔの拡散係数よりも大きくなり、ＰｔよりもＮｉの方がシリコン領域に拡散しやすくなる。この温度Ｔ１は、２７９℃である（すなわちＴ１＝２７９℃）。上記第１の条件を満たすためには、ステップＳ３の第１の熱処理の熱処理温度を上記温度Ｔ１よりも低くすればよい。これにより、ステップＳ３の第１の熱処理では、合金膜１１からシリコン領域（ゲート電極ＧＥ１，ＧＥ２、ｎ＋型半導体領域７ｂおよびｐ＋型半導体領域８ｂを構成する各シリコン領域）中へ、Ｎｉ（ニッケル）よりもＰｔ（白金）の方が、拡散しやすくなる。
【００６７】
また、上記第２の条件は、シリコン領域（ｎ＋型半導体領域７ｂ、ｐ＋型半導体領域８ｂおよびゲート電極ＧＥ１，ＧＥ２を構成する各シリコン領域）上に形成されている合金膜１１の全部（全厚み）を前記シリコン領域と反応させるのではなく、前記シリコン領域上に形成されている合金膜１１の一部（下層部分）のみを前記シリコン領域と反応させることを意味している。この場合、前記シリコン領域上に形成されている合金膜１１の上層部分は、前記シリコン領域とは反応せず、金属シリサイド層４１ａ上に未反応部分（合金膜１１の未反応部分）として残存することになる。
【００６８】
上記第１の条件および上記第２の条件を満たすように第１の熱処理を行えば、この第１の熱処理において、シリコン領域（ｎ＋型半導体領域７ｂ、ｐ＋型半導体領域８ｂおよびゲート電極ＧＥ１，ＧＥ２を構成する各シリコン領域）へＮｉよりもＰｔの方が拡散しやすいため、合金膜１１からシリコン領域に拡散するＮｉとＰｔの原子数の比は、合金膜１１を構成するＮｉとＰｔの原子比に比べて、Ｐｔの割合が増加したものとなる。このため、金属シリサイド層４１ａにおけるＮｉとＰｔの比も、合金膜１１を構成するＮｉとＰｔの原子比に比べて、Ｐｔの割合が増加したものとなる。すなわち、合金膜１１がＮｉ１−ｘＰｔｘ合金膜（ここで０＜ｘ＜１）であり、かつ金属シリサイド層４１ａが、（Ｎｉ１−ｙＰｔｙ）２Ｓｉ相（ここで０＜ｙ＜１）であるとすると、ｘ＜ｙとなる。
【００６９】
但し、ステップＳ３の第１の熱処理が上記第１の条件を満たしても、上記第２の条件を満たさなかった場合には、シリコン領域（ｎ＋型半導体領域７ｂ、ｐ＋型半導体領域８ｂおよびゲート電極ＧＥ１，ＧＥ２を構成する各シリコン領域）上の合金膜１１を構成していたＮｉとＰｔは、拡散係数の差にかかわらず、全部がシリコン領域に拡散して金属シリサイド層４１ａの形成に寄与する。このため、たとえＮｉよりもＰｔの方がシリコン領域に拡散しやすかったとしても、シリコン領域上の合金膜１１を構成していたＮｉとＰｔの全量がシリコン領域と反応して金属シリサイド層４１ａを形成するので、金属シリサイド層４１ａにおけるＮｉとＰｔの比は、合金膜１１におけるＮｉとＰｔの比を維持したものになってしまう。すなわち、合金膜１１がＮｉ１−ｘＰｔｘ合金膜（ここで０＜ｘ＜１）であり、かつ金属シリサイド層４１ａが、（Ｎｉ１−ｙＰｔｙ）２Ｓｉ相（ここで０＜ｙ＜１）であるとすると、ｘ＝ｙとなってしまうのである。
【００７０】
従って、上記第１の条件と上記第２の条件の両方を満たすようにステップＳ３の第１の熱処理を行うことで、金属シリサイド層４１ａにおけるＰｔの比率を高めることが可能になる。すなわち、上記第１の条件と上記第２の条件を両立させることで、金属シリサイド層４１ａを構成する金属元素（ＮｉとＰｔを足したもの）に占めるＰｔの割合を、合金膜１１に占めるＰｔの割合よりも大きくすることができる。換言すれば、上記第１の条件と上記第２の条件を両立させることで、合金膜１１としてＮｉ１−ｘＰｔｘ合金膜を用いて（Ｎｉ１−ｙＰｔｙ）２Ｓｉ相（Ｍは好ましくはＰｔ）の金属シリサイド層４１ａを形成するにあたって、ｘ＜ｙとすることができる。
【００７１】
また、バリア膜１２は、合金膜１１と反応しがたい膜であり、ステップＳ３の第１の熱処理を行っても合金膜１１と反応しない膜であることが望ましく、この観点から、バリア膜１２として、窒化チタン（ＴｉＮ）膜やチタン（Ｔｉ）膜は好ましい。なお、ｎ＋型半導体領域７ｂおよびｐ＋型半導体領域８ｂと反応する合金膜の厚さよりも十分に厚い合金膜１１を形成した場合は、酸化防止膜としてのバリア膜１２は省略しても良い。
【００７２】
次に、ウェット洗浄処理を行うことにより、バリア膜１２と、未反応の合金膜１１（すなわちステップＳ３の第１の熱処理工程にてゲート電極ＧＥ１，ＧＥ２、ｎ＋型半導体領域７ｂまたはｐ＋型半導体領域８ｂと反応しなかった合金膜１１）とを除去する（図７のステップＳ４）。この際、未反応の合金膜１１（すなわちステップＳ３の第１の熱処理工程にてゲート電極ＧＥ１，ＧＥ２、ｎ＋型半導体領域７ｂまたはｐ＋型半導体領域８ｂと反応しなかった合金膜１１）が金属シリサイド層４１ａ上から除去されるが、ゲート電極ＧＥ１，ＧＥ２、ｎ＋型半導体領域７ｂおよびｐ＋型半導体領域８ｂの表面上に金属シリサイド層４１ａを残存させる。ステップＳ４のウェット洗浄処理は、硫酸を用いたウェット洗浄、または硫酸と過酸化水素水とを用いたウェット洗浄などにより行うことができる。図１０には、ステップＳ４のウェット洗浄処理によって、バリア膜１２および未反応の合金膜１１を除去した段階が示されている。
【００７３】
次に、半導体基板１に第２の熱処理（アニール処理）を施す（図７のステップＳ５）。ステップＳ５の第２の熱処理は、不活性ガス（例えばアルゴン（Ａｒ）ガス、ネオン（Ｎｅ）ガスまたはヘリウム（Ｈｅ）ガス）または窒素（Ｎ２）ガスあるいはそれらの混合ガス雰囲気で満たされた常圧下で行うことができ、例えばＲＴＡ法を用いて行なうことができる。また、ステップＳ５の第２の熱処理は、上記ステップＳ３の第１の熱処理の熱処理温度よりも高い熱処理温度で行う。
【００７４】
ステップＳ５の第２の熱処理は、金属シリサイド層４１ａの低抵抗化と安定化のために行なわれる。ステップＳ５の第２の熱処理を行うことにより、図１１に示されるように、ステップＳ３の第１の熱処理で形成された（Ｎｉ１−ｙＰｔｙ）２Ｓｉ相の金属シリサイド層４１ａは、Ｎｉ１−ｙＰｔｙＳｉ相の金属シリサイド層４１ｂに変わり、金属元素（Ｎｉと第１金属元素Ｍを足したもの）とＳｉとの組成比が１：１の化学量論比により近い、安定な金属シリサイド層４１ｂが形成される。
【００７５】
すなわち、（Ｎｉ１−ｙＰｔｙ）２Ｓｉ相の金属シリサイド層４１ａと、ゲート電極ＧＥ１，ＧＥ２、ｎ＋型半導体領域７ｂ及びｐ＋型半導体領域８ｂのＳｉとを、ステップＳ５の第２の熱処理で更に反応させて、（Ｎｉ１−ｙＰｔｙ）２Ｓｉ相より安定で低抵抗率のＮｉ１−ｙＰｔｙＳｉ相からなる金属シリサイド層４１ｂを、ゲート電極ＧＥ１，ＧＥ２、ｎ＋型半導体領域７ｂ及びｐ＋型半導体領域８ｂの表面上（上層部分）に形成する。ステップＳ５の第２の熱処理は、Ｎｉ１−ｙＰｔｙ２Ｓｉ相の金属シリサイド層４１ａをＮｉ１−ｙＰｔｙＳｉ相の金属シリサイド層４１ｂにすることができるような温度で行う必要があるため、ステップＳ５の第２の熱処理の熱処理温度は、少なくともステップＳ３の第１の熱処理の熱処理温度よりも高くする必要がある。また、金属シリサイド層４１ｂがＮｉ１−ｙＰｔｙＳｉ相よりも高抵抗率のＮｉ１−ｙＰｔｙＳｉ２相にはならないようにするため、ステップＳ５の第２の熱処理は、金属シリサイド層４１ｂがＮｉ１−ｙＰｔｙＳｉ相となるが、Ｎｉ１−ｙＰｔｙＳｉ２相とはならないような熱処理温度で行なうことが好ましい。
【００７６】
なお、Ｎｉ１−ｙＰｔｙＳｉ相は、（Ｎｉ１−ｙＰｔｙ）２Ｓｉ相およびＮｉ１−ｙＭｔｙＳｉ２相よりも低抵抗率であり、ステップＳ５以降も（半導体装置の製造終了まで）金属シリサイド層４１ｂは低抵抗のＮｉ１−ｙＰｔｙＳｉ相のまま維持され、製造された半導体装置では（例えば半導体基板１を個片化して半導体チップとなった状態でも）、金属シリサイド層４１ｂは低抵抗のＮｉ１−ｙＰｔｙＳｉ相となっている。
【００７７】
このようにして、ｎチャネル型ＭＩＳＦＥＴＱｎのゲート電極ＧＥ１およびソース・ドレイン領域（ｎ＋型半導体領域７ｂ）の表面（上層部）と、ｐチャネル型ＭＩＳＦＥＴＱｐのゲート電極ＧＥ２およびソース・ドレイン領域（ｐ＋型半導体領域８ｂ）の表面（上層部）とに、Ｎｉ１−ｙＰｔｙＳｉ相の金属シリサイド層４１ｂが形成される。
【００７８】
次に、図１２に示されるように、半導体基板１の主面上に絶縁膜４２を形成する。すなわち、ゲート電極ＧＥ１，ＧＥ２およびサイドウォール９を覆うように、金属シリサイド層４１ｂ上を含む半導体基板１上に絶縁膜（第１絶縁膜）４２を形成する。絶縁膜４２は例えば窒化シリコン膜からなり、成膜温度（基板温度）４５０℃程度のプラズマＣＶＤ法などにより形成することができる。それから、絶縁膜４２上に絶縁膜４２よりも厚い絶縁膜４３を形成する。絶縁膜４３は例えば酸化シリコン膜などからなり、ＴＥＯＳ(Tetraethoxysilane：テトラエトキシシラン、またはTetra Ethyl Ortho Silicateとも言う)を用いて成膜温度４００℃程度のプラズマＣＶＤ法などにより形成することができる。これにより、絶縁膜４２，４３からなる層間絶縁膜が形成される。その後、絶縁膜４３の表面をＣＭＰ法により研磨するなどして、絶縁膜４３の上面を平坦化する。下地段差に起因して絶縁膜４２の表面に凹凸形状が形成されていても、絶縁膜４３の表面をＣＭＰ法により研磨することにより、その表面が平坦化された層間絶縁膜を得ることができる。
【００７９】
次に、図１３に示されるように、絶縁膜４３上に形成したフォトレジストパターン（図示せず）をエッチングマスクとして用いて、絶縁膜４３，４２をドライエッチングすることにより、絶縁膜４２，４３にコンタクトホール（貫通孔、孔）４４を形成する。この際、まず絶縁膜４２に比較して絶縁膜４３がエッチングされやすい条件で絶縁膜４３のドライエッチングを行い、絶縁膜４２をエッチングストッパ膜として機能させることで、絶縁膜４３にコンタクトホール４４を形成してから、絶縁膜４３に比較して絶縁膜４２がエッチングされやすい条件でコンタクトホール４４の底部の絶縁膜４２をドライエッチングして除去する。コンタクトホール４４の底部では、半導体基板１の主面の一部、例えばｎ＋型半導体領域７ｂおよびｐ＋型半導体領域８ｂの表面上の金属シリサイド層４１ｂの一部や、ゲート電極ＧＥ１，ＧＥ２の表面上の金属シリサイド層４１ｂの一部などが露出される。
【００８０】
次に、コンタクトホール４４内に、タングステン（Ｗ）などからなる導電性のプラグ（接続用導体部）４５を形成する。プラグ４５を形成するには、例えば、コンタクトホール４４の内部（底部および側壁上）を含む絶縁膜４３上に、成膜温度（基板温度）４５０℃程度のプラズマＣＶＤ法によりバリア導体膜４５ａ（例えばチタン膜、窒化チタン膜、あるいはそれらの積層膜）を形成する。それから、タングステン膜などからなる主導体膜４５ｂをＣＶＤ法などによってバリア導体膜４５ａ上にコンタクトホール４４を埋めるように形成し、絶縁膜４３上の不要な主導体膜４５ｂおよびバリア導体膜４５ａをＣＭＰ法またはエッチバック法などによって除去することにより、プラグ４５を形成することができる。ゲート電極ＧＥ１，ＧＥ２、ｎ＋型半導体領域７ｂまたはｐ＋型半導体領域８ｂ上に形成されたプラグ４５は、その底部でゲート電極ＧＥ１，ＧＥ２、ｎ＋型半導体領域７ｂまたはｐ＋型半導体領域８ｂの表面上の金属シリサイド層４１ｂと接して、電気的に接続される。
【００８１】
次に、図１４に示されるように、プラグ４５が埋め込まれた絶縁膜４３上に、ストッパ絶縁膜（エッチングストッパ用絶縁膜）４６および配線形成用の絶縁膜４７を順次形成する。ストッパ絶縁膜４６は絶縁膜４７への溝加工の際にエッチングストッパとなる膜であり、絶縁膜４７に対してエッチング選択比を有する材料を用いる。ストッパ絶縁膜４６は、例えばプラズマＣＶＤ法により形成される窒化シリコン膜とし、絶縁膜４７は、例えばプラズマＣＶＤ法により形成される酸化シリコン膜とすることができる。なお、ストッパ絶縁膜４６と絶縁膜４７には次に説明する第１層目の配線が形成される。
【００８２】
次に、シングルダマシン法により第１層目の配線を形成する。まず、レジストパターン（図示せず）をマスクとしたドライエッチングによって絶縁膜４７およびストッパ絶縁膜４６の所定の領域に配線溝４８を形成した後、半導体基板１の主面上（すなわち配線溝４８の底部および側壁上を含む絶縁膜４７上）にバリア導体膜（バリアメタル膜）４９ａを形成する。バリア導体膜４９ａは、例えば窒化チタン膜、タンタル膜または窒化タンタル膜などを用いることができる。続いて、ＣＶＤ法またはスパッタリング法などによりバリア導体膜４９ａ上に銅のシード層（図示せず）を形成し、さらに電解めっき法などを用いてシード層上に銅めっき膜（主導体膜）４９ｂを形成する。銅めっき膜４９ｂにより配線溝４８の内部を埋め込む。それから、配線溝４８以外の領域の銅めっき膜４９ｂ、シード層およびバリアメタル膜４９ａをＣＭＰ法により除去して、銅を主導電材料とする第１層目の配線４９を形成する。配線４９は、プラグ４５を介してｎチャネル型ＭＩＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥＴＱｐのソースまたはドレイン用のｎ＋型半導体領域７ｂおよびｐ＋型半導体領域８ｂやゲート電極ＧＥ１，ＧＥ２などと電気的に接続されている。その後、デュアルダマシン法により２層目以降の配線を形成するが、ここでは図示およびその説明は省略する。
【００８３】
＜成膜装置について＞
次に、合金膜１１形成工程（上記ステップＳ１に対応）で用いた成膜装置について、より詳細に説明する。
【００８４】
図１５〜図１９は、合金膜１１形成工程（上記ステップＳ１に対応）で用いた成膜装置５１の説明図である。図１５には、成膜装置５１の概略構成を示す全体断面図（全体側面断面図）が示されている。図１６は、図１５の部分拡大断面図であり、バッキングプレート５５、ターゲット５４、ロアーシールド６２、ダークスペースシールド６３、コリメータ６１、ステージ５３、半導体ウエハＳＷおよびカバーリング６７などが示され、チャンバ５２自身や絶縁部材６０、マグネット部５９などは示されていない。図１７は、図１６とほぼ同じ断面領域が示されているが、図１７では、コリメータ６１において開口部６１ａを横切る断面が示されているため、コリメータ６１において開口部６１ａが示されており、一方、図１６では、コリメータ６１において開口部６１ａを横切らない断面（開口部６１ａの側壁を構成する薄い金属板に沿う断面）が示されているため、コリメータ６１において開口部６１ａは示されていない。図１８は、図１７の部分拡大断面図である。
【００８５】
図１５に示される成膜装置５１は、上記図８の成膜装置２０におけるチャンバ２８（合金膜１１成膜用のチャンバ２８）に対応するものである。本実施の形態では、合金膜１１をスパッタリング法により形成しており、図１５の成膜装置５１は、スパッタリング成膜装置（スパッタリング成膜チャンバ）である。
【００８６】
図１５に示されるように、成膜装置５１は、チャンバ（スパッタリング成膜用のチャンバ、成膜室、成膜容器）５２と、チャンバ５２内に配置（収容）され、半導体ウエハＳＷ（半導体基板１）を支持するためのステージ（支持台、ウエハステージ、基板支持ペデスタル）５３とを備えている。そして、ターゲット（スパッタリングソース）５４が固定されたバッキングプレート（バックプレート、ターゲットホルダ、ターゲット保持板）５５が、チャンバ５２の上部に取り付けられており、ターゲット５４の主面（バッキングプレート５５と対向する側とは反対側の主面）がステージ５３側（すなわちステージ５３に支持された半導体ウエハＳＷ側）を向いている。
【００８７】
ターゲット５４は、スパッタリング中に半導体ウエハＳＷ（半導体基板１）に堆積されるべき材料で構成されており、ここでは、半導体ウエハＳＷ（半導体基板１）上にＮｉ−Ｐｔ合金膜（合金膜１１）を形成するので、ターゲット５４は、Ｎｉ−Ｐｔ合金（ＮｉとＰｔとの合金）からなる。なお、上述のように、半導体ウエハＳＷは、上記半導体基板１に対応するものである。
【００８８】
ステージ５３は、半導体ウエハＳＷを支持する支持台とみなすことができ、ステージ５３上に配置した半導体ウエハＳＷの主面（合金膜１１を形成する側の主面）がターゲット５４の主面（ターゲット５４においてバッキングプレート５５と対向する側とは反対側の主面）と略平行に対向するように、半導体ウエハＳＷを支持（保持）できるようになっている。このため、半導体ウエハＳＷにＮｉ−Ｐｔ合金膜（合金膜１１）を形成する際には、ターゲット５４は、ステージ５３に支持された半導体ウエハＳＷに対向した状態となる。また、ステージ５３に、半導体ウエハＳＷを加熱するための加熱機構（ヒータなど）を設けることもできる。
【００８９】
また、チャンバ５２には、真空ポンプなどの真空ポンピングシステム（真空排気システム）５６が接続されており、真空ポンピングシステム５６によって、チャンバ５２内の圧力を所望の圧力（真空度）に制御できるようになっている。真空ポンピングシステム５６は、好ましくはチャンバ５２の下部に接続されている。真空ポンピングシステム５６を用いることで、合金膜１１を成膜する際のチャンバ５２内の圧力は、例えば０．１〜１Ｐａ程度とすることができる。また、スパッタリング用のガスが、ガスソース（ガス供給源）５７からマスフローコントローラ（ガス流量制御部）５８を経て、チャンバ５２内に所望の流量で供給されるようになっている。ガスソース５７からチャンバ５２内に供給するスパッタリング用のガスとしては、アルゴン（Ａｒ）ガスが好ましいが、他の形態として、他の不活性ガスを用いることもできる。
【００９０】
バッキングプレート５５およびそれに固定されたターゲット５４は、電圧が印加されてカソード（陰極）となるように構成されている。例えば、ステージ５３上に半導体ウエハＳＷ（半導体基板１）を配置し、チャンバ５２内を所定の真空度にしてアルゴンガスを導入し、ターゲット５４（バッキングプレート５５）に負の電圧（負電位）を印加すると、ターゲット５４と半導体ウエハＳＷとの間に電場が発生し、プラズマ化したＡｒイオンが生成される。Ａｒイオンはカソードとしてのターゲット５４の表面（主面）に衝突し、ターゲット原子（ターゲット５４を構成している原子）をはじき出し、はじき出されたターゲット原子（すなわちスパッタ粒子）が半導体ウエハＳＷ（半導体基板１）の主面（表面）上に堆積して、上記合金膜１１が形成される。
【００９１】
バッキングプレート５５の後部（バッキングプレート５５においてターゲット５４が固定されている側とは反対側）には、マグネット部５９が配置されている。このマグネット部５９は、ターゲット５４近傍に磁場を発生させて、プラズマ化したアルゴン（Ａｒ）ガスがターゲット５４に衝突しやすくするために（すなわちスパッタ効率を向上させるために）設けられている。すなわち、バッキングプレート５５の後部にマグネット部５９を配置することで、ターゲット５４と半導体ウエハＳＷとの間に直交電磁界を形成してプラズマをターゲット５４近傍の空間に閉じ込め、プラズマ密度を高めて効率良くスパッタリングを行うことができる(いわゆるマグネトロンスパッタリング)。
【００９２】
チャンバ５２は接地されている。バッキングプレート５５は、絶縁体からなる絶縁部材（例えばセラミック部材）６０を介してチャンバ５２に支持されているため、バッキングプレート５５とチャンバ５２との間は、電気的に絶縁（分離）されている。ステージ５３およびステージ５３上に配置された半導体ウエハＳＷ（半導体基板１）も接地されているが、他の形態として、ステージ５３およびステージ５３上に配置された半導体ウエハＳＷ（半導体基板１）に高周波電圧を印加可能な構成とし、必要に応じて半導体ウエハＳＷに電圧（高周波電圧）を印加することもできる。
【００９３】
また、ターゲット５４とステージ５３との間（すなわちターゲット５４とステージ５３上に配置された半導体ウエハＳＷとの間）には、コリメータ６１が配置されている。半導体ウエハＳＷにＮｉ−Ｐｔ合金膜（合金膜１１）を形成する際には、コリメータ６１がターゲット５４と半導体ウエハＳＷとの間に存在する必要があり、このコリメータ６１は、後述するように、ロアーシールド６２の平坦部６２ｄに載せられて支持されている。
【００９４】
図１７および図１８からも分かるように、コリメータ６１は、複数の開口部（孔部、アパーチャ）６１ａが設けられた板状の部材（金属板）である。コリメータ６１において、複数の開口部６１ａは、例えばハニカム状に形成することができ、ハニカム状に形成した場合の各開口部６１ａの平面形状は六角形（例えば正六角形）とすることができる。コリメータ６１は、スパッタ粒子の運動（飛行）方向を制限するように作用することができる。ターゲット５４と半導体ウエハＳＷとの間にコリメータ６１を配置することで、スパッタ粒子（ターゲット５４からはじき出された原子などで構成されている粒子）の垂直成分（半導体ウエハＳＷに対して略垂直に入射するスパッタ粒子）のみが半導体ウエハＳＷ（半導体基板１）の主面に到達して堆積するようにすることができる。すなわち、ターゲット５４から半導体ウエハＳＷに向かって略垂直方向（半導体ウエハＳＷの主面に対して略垂直方向）に入射（運動、飛行）するスパッタ粒子だけが、コリメータ６１の開口部６１ａを通過して半導体ウエハＳＷに到達する。そして、それ以外のスパッタ粒子（半導体ウエハＳＷの主面に垂直な方向に対して所定以上の傾斜角を持って飛行するスパッタ粒子）は、コリメータ６１（より特定的には開口部６１ａの内壁）によって遮られて、半導体ウエハＳＷに到達しなくなる。
【００９５】
ターゲット５４からのスパッタ粒子（ターゲット原子）がチャンバ５２の内壁に付着（堆積）するのを防止するためのシールド部材（シールド治具、防着部材、防着治具）として、図１５〜図１８に示されるように、ロアーシールド（ロワーシールド、下部シールド）６２とダークスペースシールド（上部シールド）６３とが設けられている。
【００９６】
シールド部材であるロアーシールド６２およびダークスペースシールド６３は、チャンバ５２内に配置され、半導体ウエハＳＷとターゲット５４との間の空間とコリメータ６１とを囲んでいる。半導体ウエハＳＷとターゲット５４との間の空間（ターゲット５４と半導体ウエハＳＷとの対向面間）がスパッタ空間（ターゲット５４からのスパッタ粒子が半導体ウエハＳＷに向かって飛行する空間）となり、このスパッタ空間とコリメータ６１とをシールド部材であるロアーシールド６２およびダークスペースシールド６３で囲むことで、ターゲット５４からのスパッタ粒子がチャンバ５２の内壁に付着するのを防止できる。
【００９７】
また、ロアーシールド６２とダークスペースシールド６３とを一体化したシールド部材を用いることもできるが、シールド部材を下部側のロアーシールド６２と上部側のダークスペースシールド６３とに分けることで、例えば、ターゲットの材質、寸法を変更した場合でも、ダークスペースシールドの寸法、形状のみを変更するだけで良く、ロアーシールド、または、ダークスペースシールドと一体となったロアーシールドの寸法、形状を変更しなくて良いという利点がある。
【００９８】
コリメータ６１、ロアーシールド６２およびダークスペースシールド６３は、チタン（Ｔｉ）またはステンレス鋼（ＳＵＳ）によって形成することが好ましい。このうち、コリメータ６１は、薄くて変形しやすい部材であるため、弾性率が高い材料からなることが好ましく、この観点から、コリメータ６１は、チタン（Ｔｉ）によって形成することが、より好ましい。コリメータ６１をチタン（Ｔｉ）によって形成することで、コリメータ６１の再生および繰り返し使用に対する耐性を高める（向上する）ことができる。一方、ロアーシールド６２およびダークスペースシールド６３は、重厚で細かい細工が施されていない部材であるため、性能面ではチタン（Ｔｉ）またはステンレス鋼（ＳＵＳ）のいずれも適しているが、コスト面を考慮すると、ロアーシールド６２およびダークスペースシールド６３は、ステンレス鋼（ＳＵＳ）によって形成することが、より好ましい。
【００９９】
ロアーシールド６２は、その上部にフランジ部（鍔部）６２ａを有しており、このフランジ部６２ａが、チャンバ５２の張り出し部（突出部）５２ａ上に配置されて支持されている。チャンバ５２の張り出し部５２ａは、チャンバ５２の内壁が、内側（チャンバ５２の内部側）に張り出した（突出した）部分である。
【０１００】
ロアーシールド６２のフランジ部６２ａ上には、ダークスペースシールド６３の端部が支持されており、ダークスペースシールド６３の端部とロアーシールド６２のフランジ部６２ａとが、チャンバ５２の張り出し部５２ａ上に支持されている。ダークスペースシールド６３の端部とロアーシールド６２のフランジ部６２ａとをチャンバ５２の張り出し部５２ａに固定する機構を、ダークスペースシールド６３、フランジ部６２ａおよび張り出し部５２ａに設けることもできる。ロアーシールド６２およびダークスペースシールド６３は、チャンバ５２に接することで、接地された状態となっている。
【０１０１】
ダークスペースシールド６３は概略的には筒状またはリング状の部材である。ダークスペースシールド６３は、下方に突出したチップ部（突出部）６３ａを含んでいる。このチップ部６３ａは、ターゲット５４からのスパッタ粒子がロアーシールド６２とダークスペースシールド６３との間の界面に入射するのを遮蔽し、それによって、ロアーシールド６２とダークスペースシールド６３との間の界面がスパッタリングで堆積した金属により接合されるのを防止することができる。
【０１０２】
バッキングプレート５５は、ダークスペースシールド６３上にＯリング６５を介して配置された状態となっている。Ｏリング６５は、例えばカルレッツ（登録商標）、バイトン（登録商標）などの一般ゴム材料（JIS B 2410,ISO 3601-5に示されている）、ニトリルゴム、フッ素ゴムなどにより形成することができる。Ｏリング６５を配置しない場合は、バッキングプレート５５とダークスペースシールド６３との間の隙間が、プラズマが通り抜けない程度の隙間となるようにすることが好ましい。
【０１０３】
ロアーシールド６２は概略的には筒状の部材である。ロアーシールド６２は、ステージ５３に支持された半導体ウエハＳＷの主面に略垂直な側壁を有する筒状の側壁部６２ｂと、半導体ウエハＳＷの主面に略垂直な側壁を有し、かつ側壁部６２ｂよりも小さな直径の筒状の側壁部６２ｃとを有している。ロアーシールド６２において、筒状の側壁部６２ｂの下部（下端部）と筒状の側壁部６２ｃの上部（上端部）とは、ステージ５３に支持された半導体ウエハＳＷの主面にほぼ平行な平坦部（段差部）６２ｄで繋がっている。筒状の側壁部６２ｂの上部（上端部）には、上記フランジ部６２ａが設けられている。筒状の側壁部６２ｂの上部において、フランジ部６２ａは、外側（チャンバ５２の内壁に近づく側）に張り出している（突出している）。また、筒状の側壁部６２ｂの中心軸と筒状の側壁部６２ｃの中心軸とはほぼ一致しており、また、ステージ５３に支持された半導体ウエハＳＷの主面の中心軸ともほぼ一致している。
【０１０４】
側壁部６２ｃの下部は、内側（チャンバ５２の内壁から遠ざかる側、すなわちステージ５３に近づく側）に折れ曲がって（屈曲して）、半導体ウエハＳＷの主面にほぼ平行な平坦部（底部）６２ｅを形成し、平坦部６２ｅの内側端部が更に上方に折れ曲がって（屈曲して）、半導体ウエハＳＷの主面に略垂直な円筒状の爪部（側壁部）６２ｆを形成している。これらフランジ部６２ａ、側壁部６２ｂ、平坦部６２ｄ、側壁部６２ｃ、平坦部６２ｅおよび爪部６２ｆが一体的に形成されて、ロアーシールド６２を構成している。
【０１０５】
ロアーシールド６２の平坦部６２ｄ上に、コリメータ台座６６を介してコリメータ６１の外周部（周縁部、周辺部）が配置される（載せられる）ことで、コリメータ６１がコリメータ台座６６を介してロアーシールド６２の平坦部６２ｄに支持される。コリメータ台座６６は、ロアーシールド６２の平坦部６２ｄとコリメータ６１の外周部との間において、少なくとも３箇所に配置する。ロアーシールド６２の平坦部６２ｄとコリメータ６１の外周部との間において、３箇所にコリメータ台座６６を配置すれば、コリメータ６１は３点支持され、コリメータ６１を安定して支持することができる。ロアーシールド６２の平坦部６２ｄ上にコリメータ台座６６を介してコリメータ６１を配置（支持）することが好ましいが、ロアーシールド６２の平坦部６２ｄ上に直接的にコリメータ６１を配置（支持）する場合もある。
【０１０６】
ロアーシールド６２の爪部６２ｆとステージ５３上に配置された半導体ウエハＳＷの外周部（周縁部、周辺部）とを跨ぐように、カバーリング６７が配置されている。カバーリング６７は、平面形状がリング状の部材であり、カバーリング６７の外周側の部分がロアーシールド６２の爪部６２ｆに載せられ（重ねられ）、カバーリング６７の内周側の部分が半導体ウエハＳＷ上に載せられた（重ねられた）状態となる。ロアーシールド６２と半導体ウエハＳＷとの間の隙間をカバーリング６７により塞ぐことで、ターゲット５４からのスパッタ粒子（ターゲット原子）がロアーシールド６２と半導体ウエハＳＷとの間の隙間を通り抜けてチャンバ５２の内壁やステージ５３表面に入射して付着するのを防止することができる。なお、ステージ５３が下方に下がって半導体ウエハＳＷをステージ５３上に載置する動作を行っている際には、カバーリング６７は、半導体ウエハＳＷから離れているが、ロアーシールド６２の爪部６２ｆによって支持される。カバーリング６７は、例えばステンレスやあるいは酸化アルミニウムなどのセラミックなどにより形成することができる。
【０１０７】
ターゲット５４とバッキングプレート５５とＯリング６５とダークスペースシールド６３とロアーシールド６２とカバーリング６７と半導体ウエハＳＷ（ステージ５３上に配置された半導体ウエハＳＷ）とによって囲まれた空間７０が、チャンバ５２内に形成されている。空間７０は、ほぼ閉空間となっており、空間７０の外部のチャンバ領域（チャンバ５２内の領域でかつ空間７０の外部の領域に対応）とは繋がっていない。空間７０内にコリメータ６１が配置されており、空間７０は、コリメータ６１よりも上（ターゲット５４側）の空間７０ａと、コリメータ６１よりも下（半導体ウエハＳＷ側）の空間７０ｂとを含んでいるが、空間７０ａと空間７０ｂとは、コリメータ６１に設けられた複数の開口部６１ａによって繋がっている。空間７０ａは、ターゲット５４とバッキングプレート５５とＯリング６５とダークスペースシールド６３とロアーシールド６２の一部（側壁部６２ｂ）とコリメータ６１とによって囲まれた空間であり、空間７０ｂは、ロアーシールド６２の一部（側壁部６２ｃ、平坦部６２ｅ、爪部６２ｆ）とカバーリング６７と半導体ウエハＳＷ（ステージ５３上に配置された半導体ウエハＳＷ）とコリメータ６１とによって囲まれた空間である。
【０１０８】
ターゲット５４の表面（スパッタリングの際にＡｒイオンが衝突し得る面）は、空間７０に配置されており、空間７０の外部には配置されていない。このため、スパッタリングの際に、ターゲット５４からのスパッタ粒子は、空間７０の内部を飛行し、空間７０の外部は飛行しないので、ターゲット５４からのスパッタ粒子が、空間７０の外部に漏れ出るのを防止することができ、空間７０の外部領域、例えばチャンバ５２の内壁などにスパッタ粒子が付着（堆積）するのを防止することができる。なお、ターゲット５４からのスパッタ粒子のうち、コリメータ６１の開口部６１ａを通過したスパッタ粒子は空間７０ｂを飛行するが、コリメータ６１の開口部６１ａを通過しなかったスパッタ粒子は、空間７０ｂを飛行しない。
【０１０９】
＜コリメータの必要性について＞
次に、コリメータ６１を使用する理由について説明する。
【０１１０】
Ｎｉ−Ｐｔ合金のターゲット５４を用いて半導体ウエハＳＷ上にＮｉ−Ｐｔ合金膜（合金膜１１）をスパッタリング法で成膜する場合、ＮｉとＰｔのスパッタ角（スパッタ角度）が異なる。このため、本実施の形態とは異なりコリメータ６１を使用しなかった場合には、半導体ウエハＳＷ上に形成されたＮｉ−Ｐｔ合金膜において、Ｐｔ濃度が不均一になってしまう（すなわち、形成されたＮｉ−Ｐｔ合金膜の面内におけるＰｔ濃度が不均一になってしまう）。具体的には、Ｎｉ−Ｐｔ合金のターゲット５４をスパッタした際のＰｔのスパッタ角がＮｉのスパッタ角よりも大きいことに起因して、半導体ウエハＳＷの主面の周辺部ではＰｔ濃度が高くなり、半導体ウエハＳＷの主面の中央部ではＰｔ濃度が低くなるように、半導体ウエハＳＷの主面上にＮｉ−Ｐｔ合金膜が形成されてしまう。
【０１１１】
ここで、ターゲット５４の表面にイオン（ここではＡｒイオン）が衝突することで、ターゲット原子（ターゲット５４を構成している原子、ここではＮｉおよびＰｔ）がはじき出されるが、ターゲット原子（すなわちスパッタ粒子）がはじき出される角度範囲が、スパッタ角（スパッタ角度）に対応している。スパッタ角が大きいことは、広範囲（広い角度範囲）にターゲット原子がはじき出されることに対応し、スパッタ角が小さいことは、狭い範囲（狭い角度範囲）にターゲット原子がはじき出されることに対応する。ＮｉとＰｔとで構成されたターゲット５４にイオン（ここではＡｒイオン）が衝突した場合には、Ｎｉのスパッタ角よりもＰｔのスパッタ角の方が大きくなるため、Ｎｉに比べてＰｔの方が広範囲（広い角度範囲）にはじき出されることになる。このため、上述のように、本実施の形態とは異なりコリメータ６１を使用しなかった場合には、半導体ウエハＳＷの主面の中央部でＰｔ濃度が低く、半導体ウエハＳＷの主面の周辺部でＰｔ濃度が高くなるように、半導体ウエハＳＷの主面上にＮｉ−Ｐｔ合金膜が形成されてしまう。
【０１１２】
このため、ステップＳ１で半導体ウエハＳＷ（半導体基板１）の主面上にＮｉ−Ｐｔ合金膜（合金膜１１）をスパッタリング法により成膜する際には、ターゲット５４と半導体ウエハＳＷとの間にコリメータ６１を配置（挿入）する必要がある。コリメータ６１を配置したことにより、スパッタ粒子の垂直成分（半導体ウエハＳＷの主面に対して略垂直に入射するスパッタ粒子）だけがコリメータ６１の開口部６１ａを通過して半導体ウエハＳＷに到達し、それ以外のスパッタ粒子（半導体ウエハＳＷの主面に垂直な方向に対して所定以上の傾斜角を持って飛行するスパッタ粒子）は、コリメータ６１によって遮られて、半導体ウエハＳＷの主面に到達しなくなる。このため、ステップＳ１で半導体ウエハＳＷの主面上にＮｉ−Ｐｔ合金膜（合金膜１１）を均一な濃度で成膜することができる（すなわち形成されたＮｉ−Ｐｔ合金膜の面内におけるＰｔ濃度を均一にすることができる）ようになる。
【０１１３】
＜シールド部材の必要性について＞
ロアーシールド６２およびダークスペースシールド６３は、ターゲット５４からのスパッタ粒子（ターゲット原子）がチャンバ５２の内壁に付着（堆積）するのを防止するためのシールド部材として機能することができる。チャンバ５２の内壁などにスパッタ粒子が付着（堆積）すると、付着（堆積）したスパッタ粒子による膜がチャンバ５２の内壁などに徐々に形成されていき、この膜がはがれて半導体ウエハＳＷ上に異物として混入（付着）する虞がある。また、チャンバ５２の内壁は洗浄処理しにくいため、チャンバ５２の内壁などにスパッタ粒子が付着（堆積）してしまうと、これを除去することは容易ではない。このため、ロアーシールド６２およびダークスペースシールド６３を用いてスパッタ空間（ターゲット５４からのスパッタ粒子が半導体ウエハＳＷに向かって飛行する空間、具体的にはターゲット５４と半導体ウエハＳＷとの対向面間）を囲み、ターゲット５４からのスパッタ粒子がロアーシールド６２およびダークスペースシールド６３で囲まれた空間７０の外部に漏れ出してチャンバ５２の内壁などに付着（堆積）するのを防止する。ロアーシールド６２およびダークスペースシールド６３は取り外し可能に構成されているため、定期的に取り外して交換される。また、コリメータ６１も取り外し可能に構成されており、定期的に取り外して交換される。
【０１１４】
チャンバ５２は、取り外しや洗浄が容易ではないが、それに比べてロアーシールド６２、ダークスペースシールド６３およびコリメータ６１は取り外しが容易である。このため、ターゲット５４からのスパッタ粒子がロアーシールド６２、ダークスペースシールド６３およびコリメータ６１に付着（堆積）したとしても、ロアーシールド６２、ダークスペースシールド６３およびコリメータ６１を定期的に交換することで、それらに付着（堆積）したスパッタ粒子による膜がはがれて半導体ウエハＳＷ上に異物として混入（付着）するのを防止することができる。また、取り外されたコリメータ６１、ロアーシールド６２およびダークスペースシールド６３は、チャンバ５２に比べて洗浄しやすい。ロアーシールド６２およびダークスペースシールド６３に対して、洗浄処理（スパッタ粒子による付着物の除去処理）を行って再利用可能にできれば、半導体装置の製造コストの低減が可能になる。また、この洗浄処理の際にＰｔを回収すれば、貴重な資源（ここではＰｔ）の節約になり、半導体装置の製造コストの低減にもつながる。
【０１１５】
＜スパッタ粒子による付着物の除去について＞
次に、ターゲット５４からのスパッタ粒子による付着物（堆積物）の除去について説明する。
【０１１６】
本実施の形態の製造工程は、半導体ウエハＳＷ（半導体基板１）の主面上にＮｉ−Ｐｔ合金膜（合金膜１１）をスパッタリング法によって成膜する工程（上記ステップＳ１、すなわち工程Ｐ５に対応）を含んでいるが、この際、上記成膜装置５１を用い、ターゲット５４の材料には、Ｎｉ−Ｐｔ合金を使用する。ターゲット５４におけるＰｔ濃度は、例えば３〜３０原子％程度とすることができる。
【０１１７】
半導体ウエハＳＷ（半導体基板１）の主面上にＮｉ−Ｐｔ合金膜（合金膜１１）をスパッタリング法によって成膜する際に、ロアーシールド６２、ダークスペースシールド６３およびコリメータ６１にも、スパッタ粒子が付着（堆積）し、Ｎｉ−Ｐｔ合金からなる付着物（後述の付着物８１に対応）が付着（堆積）した状態になる。ロアーシールド６２、ダークスペースシールド６３およびコリメータ６１に付着したＮｉ-Ｐｔ合金は、Ｐｔ濃度が低ければ酸溶液による洗浄処理で除去可能であるが、Ｐｔ濃度が大きくなってくると、酸溶液によって除去しにくくなる。Ｐｔ濃度が大きいＮｉ−Ｐｔ合金を酸溶液で無理に除去しようと酸溶液の酸濃度を高めた場合、下地のロアーシールド６２、ダークスペースシールド６３およびコリメータ６１自身までもが酸に溶解してしまう可能性が生じてしまう。一方、下地のロアーシールド６２、ダークスペースシールド６３およびコリメータ６１が溶解しないように酸溶液の酸濃度を低くした場合、Ｎｉ−Ｐｔ合金のＰｔ濃度が大きくなってくると、Ｎｉ−Ｐｔ合金を完全に除去することは難しくなっていき、ロアーシールド６２、ダークスペースシールド６３およびコリメータ６１上に、Ｎｉ−Ｐｔ合金の除去残りが生じる可能性が高くなる。
【０１１８】
酸溶液による洗浄後にロアーシールド６２、ダークスペースシールド６３およびコリメータ６１上にＮｉ−Ｐｔ合金の除去残りがあると、この除去残りがだんだんと積み重なっていくため、ロアーシールド６２、ダークスペースシールド６３およびコリメータ６１の使用可能回数の低下を招いてしまう。ロアーシールド６２、ダークスペースシールド６３およびコリメータ６１の使用可能回数を増大させるためには、ロアーシールド６２、ダークスペースシールド６３およびコリメータ６１への悪影響（例えば酸溶液による腐食など）を抑制しながら、表面に付着（堆積）したＮｉ−Ｐｔ合金を的確に除去して、Ｎｉ−Ｐｔ合金の除去残りを少なくすることが望まれる。これは、半導体装置の製造コストの低減につながる。
【０１１９】
また、Ｐｔは、高価であり、資源的に回収する価値があるため、ロアーシールド６２、ダークスペースシールド６３およびコリメータ６１に付着したＮｉ−Ｐｔ合金を的確に除去して、Ｐｔを回収することが望まれる。Ｐｔの回収率を向上するためには、ロアーシールド６２、ダークスペースシールド６３およびコリメータ６１からＮｉ−Ｐｔ合金の付着物をできるだけ完全に除去して、ロアーシールド６２、ダークスペースシールド６３およびコリメータ６１上のＮｉ−Ｐｔ合金の除去残りの低減を図ることが望まれる。これも、半導体装置の製造コストの低減につながる。
【０１２０】
そこで、ロアーシールド６２、ダークスペースシールド６３およびコリメータ６１の表面にＡｌ（アルミニウム）膜７１を予め形成しておき、Ａｌ膜７１でコーティングされた状態のロアーシールド６２、ダークスペースシールド６３およびコリメータ６１を用いて、半導体ウエハＳＷ上にＮｉ−Ｐｔ合金膜（合金膜１１）を形成することが考えられる。このＡｌ膜７１は、Ａｌ溶射によって形成することができる。この場合、半導体ウエハＳＷ上にＮｉ−Ｐｔ合金膜（合金膜１１）が形成されるとともに、ロアーシールド６２、ダークスペースシールド６３およびコリメータ６１にもスパッタ粒子を構成するＮｉ−Ｐｔ合金が付着（堆積）するが、ロアーシールド６２、ダークスペースシールド６３およびコリメータ６１に付着したＮｉ−Ｐｔ合金は、Ａｌ膜７１上に付着（堆積）した状態となる。Ａｌ膜７１は、アルカリ溶液によって溶解して除去することができるため、スパッタリング成膜後に、ロアーシールド６２、ダークスペースシールド６３およびコリメータ６１を取り外して、これらをアルカリ溶液で洗浄する（例えばアルカリ溶液中に浸す処理を行う）ことで、Ａｌ膜７１を溶解し、それによって、Ａｌ膜７１上に付着（堆積）していたＮｉ−Ｐｔ合金を除去（リフトオフ）することができる。ロアーシールド６２、ダークスペースシールド６３およびコリメータ６１は、アルカリ溶液によってはほとんど腐食されないため、アルカリ溶液による洗浄は、ロアーシールド６２、ダークスペースシールド６３およびコリメータ６１自体に悪影響を及ぼさない。
【０１２１】
このため、本実施の形態では、ロアーシールド６２、ダークスペースシールド６３およびコリメータ６１の表面にＡｌ膜７１を予め形成してから、これを成膜装置５１に取り付けた状態でＮｉ−Ｐｔ合金のスパッタリング成膜を行い、その後、アルカリ溶液による洗浄を行って、Ａｌ膜７１とともにＮｉ−Ｐｔ合金（ロアーシールド６２、ダークスペースシールド６３およびコリメータ６１に付着したＮｉＰｔ合金）を除去する。これにより、ロアーシールド６２、ダークスペースシールド６３およびコリメータ６１への悪影響を抑制しながら、Ｎｉ−Ｐｔ合金を的確に除去して、ロアーシールド６２、ダークスペースシールド６３およびコリメータ６１におけるＮｉ−Ｐｔ合金の除去残りを少なくすることができる。
【０１２２】
しかしながら、ロアーシールド６２、ダークスペースシールド６３およびコリメータ６１の表面にＡｌ膜７１を形成することは、このＡｌ膜７１が剥がれ落ちるなどして半導体ウエハＳＷの主面上に異物として混入（付着）する可能性を発生させる。半導体ウエハＳＷの主面上への異物の混入（付着）は、製造される半導体装置の信頼性や製造歩留まりを低下させるため、抑制することが望ましい。
【０１２３】
そこで、本実施の形態では、ロアーシールド６２、ダークスペースシールド６３およびコリメータ６１の表面（空間７０に接している面）のうち、Ａｌ膜７１を形成する領域を限定することで、Ｎｉ−Ｐｔ合金の除去残りの抑制と、Ａｌ膜７１の剥がれによる半導体ウエハＳＷの主面上への異物の混入（付着）の抑制とを両立させている。図１８に、ロアーシールド６２、ダークスペースシールド６３およびコリメータ６１の表面（空間７０に接している面）に形成されたＡｌ（アルミニウム）膜７１が示されている。
【０１２４】
すなわち、本実施の形態では、Ｎｉ−Ｐｔ合金はＰｔ濃度が小さければ酸溶液で除去しやすいことに着目し、ロアーシールド６２、ダークスペースシールド６３およびコリメータ６１の表面のうち、低Ｐｔ濃度のＮｉ−Ｐｔ合金が付着する可能性があったとしても、高Ｐｔ濃度のＮｉ−Ｐｔ合金が付着しない領域には、Ａｌ膜７１を形成せず、付着したＮｉ−Ｐｔ合金は酸溶液による洗浄処理（後述のステップＳ２４に対応）で除去する。一方、Ｎｉ−Ｐｔ合金のＰｔ濃度が大きければ、酸溶液による除去は難しくなる。しかしながら、Ｐｔ濃度が大きくとも、Ａｌ膜７１を用いたリフトオフ法による除去が可能なことに着目し、ロアーシールド６２、ダークスペースシールド６３およびコリメータ６１の表面のうち、高Ｐｔ濃度のＮｉ−Ｐｔ合金が付着する可能性がある領域には、Ａｌ膜７１を予め形成しておき、アルカリ溶液による洗浄処理（後述のステップＳ２３に対応）でＡｌ膜７１を除去するのと一緒にＮｉ−Ｐｔ合金も除去する。
【０１２５】
つまり、ロアーシールド６２、ダークスペースシールド６３およびコリメータ６１の表面のうち、Ａｌ膜７１を形成するのは、高Ｐｔ濃度のＮｉ−Ｐｔ合金が付着（堆積）する可能性がある領域に限定し、低Ｐｔ濃度のＮｉ−Ｐｔ合金が付着（堆積）する可能性があっても、高Ｐｔ濃度のＮｉ−Ｐｔ合金が付着（堆積）しない領域には、Ａｌ膜７１を形成しないようにするという観点で、Ａｌ膜７１形成領域を設計する。
【０１２６】
＜コリメータを使用した場合のスパッタ粒子による付着物について＞
コリメータ６１を用いた場合、コリメータ６１の開口部６１ａを通過したスパッタ粒子による付着物（堆積物）に比べて、コリメータ６１の開口部６１ａを通過しないスパッタ粒子による付着物（堆積物）は、Ｐｔ濃度が高くなるが、これについて説明する。
【０１２７】
ここで、Ｎｉ−Ｐｔ合金からなるターゲット５４におけるＰｔの割合（濃度、原子比）を割合Ｒ１と表すものとする。また、コリメータ６１の開口部６１ａを通過したターゲット原子（スパッタ粒子）は、Ｎｉ原子とＰｔ原子とで構成されているが、コリメータ６１の開口部６１ａを通過したターゲット原子（スパッタ粒子）におけるＰｔ原子の割合（すなわちコリメータ６１の開口部６１ａを通過したＮｉ原子およびＰｔ原子の総数に占めるＰｔ原子の割合）を割合Ｒ２と表すものとする。また、半導体ウエハＳＷの主面上に堆積するＮｉ−Ｐｔ合金膜（合金膜１１）におけるＰｔの割合（濃度、原子比）を割合Ｒ３と表すものとする。また、コリメータ６１の開口部６１ａを通過できずにコリメータ６１、ロアーシールド６２またはダークスペースシールド６３などに衝突したターゲット原子（スパッタ粒子）におけるＰｔ原子の割合（すなわちコリメータ６１の開口部６１ａを通過できずにコリメータ６１、ロアーシールド６２またはダークスペースシールド６３などに衝突したＮｉ原子およびＰｔ原子の総数に占めるＰｔ原子の割合）を割合Ｒ４と表すものとする。これら割合Ｒ１，Ｒ２，Ｒ３，Ｒ４の関係性は、以下のようになる。
【０１２８】
すなわち、割合Ｒ２と割合Ｒ３とはほぼ同じである（すなわちＲ２≒Ｒ３）。これは、コリメータ６１の開口部６１ａを通過したターゲット原子（スパッタ粒子）によって半導体ウエハＳＷの主面上にＮｉ−Ｐｔ合金膜（合金膜１１）が堆積するため、コリメータ６１の開口部６１ａを通過したターゲット原子（スパッタ粒子）におけるＰｔ原子の割合Ｒ２と、そのターゲット原子によって半導体ウエハＳＷの主面上に堆積したＮｉ−Ｐｔ合金膜（合金膜１１）におけるＰｔの割合Ｒ３とは、ほぼ同じになるためである。
【０１２９】
また、割合Ｒ１と割合Ｒ２とを比べると、割合Ｒ１よりも割合Ｒ２の方が小さくなる（すなわちＲ１＞Ｒ２）。その理由は、ターゲット５４からＮｉ原子とＰｔ原子とがはじき出されるが、Ｎｉ原子よりもＰｔ原子の方がスパッタ角が大きいことから、Ｎｉ原子はコリメータ６１の開口部６１ａを通過しやすく、Ｎｉ原子に比べてＰｔ原子はコリメータ６１の開口部６１ａを通過しにくいためである。つまり、Ｎｉ原子よりもＰｔ原子の方がスパッタ角が大きいことから、ターゲット５４からはじき出されたＰｔ原子のうち、コリメータ６１の開口部６１ａを通過したＰｔ原子の割合を割合Ｒ１１とし、ターゲット５４からはじき出されたＮｉ原子のうち、コリメータ６１の開口部６１ａを通過したＮｉ原子の割合を割合Ｒ１２とすると、割合１２よりも割合Ｒ１１の方が小さくなる（すなわちＲ１１＜Ｒ１２）ためである。また、Ｒ１＞Ｒ２であれば、Ｒ１＞Ｒ３も成り立つ。
【０１３０】
なお、Ｒ１１＜Ｒ１２となる理由を補足すると、スパッタ角が小さなＮｉ原子は、半導体ウエハＳＷの主面に対して略垂直方向に飛行するＮｉ原子の割合が比較的多いことから、コリメータ６１の開口部６１ａを通過するＮｉ原子の割合Ｒ１２は比較的大きくなる。それに比べると、スパッタ角が大きなＰｔ原子は、半導体ウエハＳＷの主面に対して略垂直方向に飛行するＰｔ原子の割合が比較的小さくなることから、コリメータ６１の開口部６１ａを通過するＰｔ原子の割合Ｒ１１が比較的小さくなる。このため、Ｒ１１＜Ｒ１２となるのである。
【０１３１】
また、割合Ｒ２と割合Ｒ４とを比べると、割合Ｒ２よりも割合Ｒ４の方が大きくなる（すなわちＲ２＜Ｒ４）。その理由は、ターゲット５４からＮｉ原子とＰｔ原子とがはじき出されるが、Ｎｉ原子よりもＰｔ原子の方がスパッタ角が大きいことから、Ｐｔ原子はコリメータ６１の開口部６１ａを通過できずにコリメータ６１、ロアーシールド６２またはダークスペースシールド６３などに衝突しやすく、Ｐｔ原子に比べてＮｉ原子はコリメータ６１の開口部６１ａを通過しやすいためである。つまり、ターゲット５４からはじき出されたＰｔ原子のうち、コリメータ６１の開口部６１ａを通過できなかったＰｔ原子の割合を割合Ｒ１３とし、ターゲット５４からはじき出されたＮｉ原子のうち、コリメータ６１の開口部６１ａを通過できなかったＮｉ原子の割合を割合Ｒ１４とすると、割合１４よりも割合Ｒ１３の方が大きくなる（すなわちＲ１３＞Ｒ１４）ためである。
【０１３２】
また、割合Ｒ１は割合Ｒ２と割合Ｒ４との間の値となるため、割合Ｒ１よりも割合Ｒ２が小さくなり（すなわちＲ１＞Ｒ２）、かつ、割合Ｒ１よりも割合Ｒ４が大きくなる（すなわちＲ４＞Ｒ１）。
【０１３３】
このため、ロアーシールド６２およびダークスペースシールド６３の内面（空間７０に接している面）において、コリメータ６１の開口部６１ａを通過したスパッタ粒子が付着（堆積）した場合には、その付着物におけるＰｔ濃度は比較的小さくなる（上記割合Ｒ２程度となる）。一方、コリメータ６１の開口部６１ａを通過できなかったスパッタ粒子は、ロアーシールド６２およびダークスペースシールド６３の内面（空間７０に接している面）や、コリメータ６１の表面に衝突して付着（堆積）する。Ｒ２＜Ｒ４となることからも分かるように、ロアーシールド６２およびダークスペースシールド６３の内面やコリメータ６１の表面において、コリメータ６１の開口部６１ａを通過していないスパッタ粒子が付着（堆積）した場合には、コリメータ６１の開口部６１ａを通過したスパッタ粒子が付着（堆積）した場合に比べて、その付着物におけるＰｔ濃度は大きくなる。
【０１３４】
図１９は、ターゲット５４からのスパッタ粒子による付着物（堆積物）の説明図である。図１９は、上記図１８と同じ断面が示されているが、半導体ウエハＳＷに合金膜１１が形成されるとともに、ターゲット５４からのスパッタ粒子による付着物（堆積物）８１がコリメータ６１、ロアーシールド６２、ダークスペースシールド６３およびカバーリング６７に付着した状態を模式的に示したものである。図１９に示される付着物８１のうち、付着物（堆積物）８１ａは、コリメータ６１の開口部６１ａを通過していないスパッタ粒子による付着物（堆積物）であり、付着物（堆積物）８１ｂは、コリメータ６１の開口部６１ａを通過したスパッタ粒子による付着物（堆積物）である。付着物８１はＰｔとＮｉからなるが、付着物８１ａのＰｔ濃度は付着物８１ｂのＰｔ濃度よりも大きくなっている（上述のようにＲ２＜Ｒ４となるため）。
【０１３５】
図１９に示されるように、ロアーシールド６２およびダークスペースシールド６３の内面（空間７０に接している面）のうち、コリメータ６１の下面６１ｂより下に位置する領域は、コリメータ６１の開口部６１ａを通過したスパッタ粒子による付着物８１ｂが付着する可能性はあるが、コリメータ６１の開口部６１ａを通過していないスパッタ粒子による付着物８１ａが付着することはない。また、カバーリング６７には、コリメータ６１の開口部６１ａを通過したスパッタ粒子による付着物８１ｂが付着する可能性はあるが、コリメータ６１の開口部６１ａを通過していないスパッタ粒子による付着物８１ａが付着することはない。一方、ロアーシールド６２およびダークスペースシールド６３の内面（空間７０に接している面）のうち、コリメータ６１の下面６１ｂより上に位置する領域は、コリメータ６１の開口部６１ａを通過したスパッタ粒子による付着物８１ｂが付着する可能性は無いが、コリメータ６１の開口部６１ａを通過していないスパッタ粒子による付着物８１ａが付着する可能性がある。
【０１３６】
＜Ａｌ膜形成領域について＞
そこで、本実施の形態では、Ａｌ膜７１形成領域を以下のようにしている。
【０１３７】
本実施の形態では、ロアーシールド６２およびダークスペースシールド６３の内面において、Ａｌ（アルミニウム）膜７１が形成された領域は、コリメータ６１の下面６１ｂよりも高い位置に存在するが、コリメータ６１の下面６１ｂよりも低い位置には存在しないようにする。なお、コリメータ６１の下面６１ｂより「高い」または「低い」と言う場合、コリメータ６１から見て、ターゲット５４に近い側を「高い」側、半導体ウエハＳＷに近い側を「低い」側としている。また、ロアーシールド６２およびダークスペースシールド６３の内面とは、ロアーシールド６２およびダークスペースシールド６３の表面のうち、空間７０に接する側の面（空間７０に露出する面）に対応している。従って、ロアーシールド６２およびダークスペースシールド６３の内面が空間７０を囲んでいる。また、ロアーシールド６２およびダークスペースシールド６３はシールド部材として機能するため、ロアーシールド６２およびダークスペースシールド６３の内面は、シールド部材の内面とみなすこともできる。
【０１３８】
すなわち、本実施の形態では、ロアーシールド６２およびダークスペースシールド６３の内面のうち、コリメータ６１の下面６１ｂよりも低い位置に位置する領域には、Ａｌ（アルミニウム）膜７１は形成しない。なお、コリメータ６１の下面６１ｂよりも低い位置に位置する領域とは、コリメータ６１の下面６１ｂより下に位置する領域と言うこともできる。
【０１３９】
コリメータ６１の開口部６１ａを通過しなかったスパッタ粒子が付着しないのであれば、たとえコリメータ６１の開口部６１ａを通過したスパッタ粒子が付着し得るとしても、その付着物８１ｂにおけるＰｔ濃度は比較的小さい（上記割合Ｒ２程度）ため、酸溶液でその付着物８１ｂを除去しやすい。このため、ロアーシールド６２およびダークスペースシールド６３の内面のうち、コリメータ６１の下面６１ｂより下に位置する領域は、コリメータ６１の開口部６１ａを通過したスパッタ粒子が付着する可能性はあっても、コリメータ６１の開口部６１ａを通過しなかったスパッタ粒子は付着しない（付着できない）ため、Ａｌ（アルミニウム）膜７１を形成しないのである。つまり、コリメータ６１の開口部６１ａを通過していないスパッタ粒子は空間７０ｂを飛行できないため、ロアーシールド６２およびダークスペースシールド６３の内面のうち、空間７０ｂに接する領域（すなわちコリメータ６１の下面６１ｂより下に位置する領域）には、Ａｌ膜７１を形成しない。
【０１４０】
具体的には、ロアーシールド６２において、側壁部６２ｃ、平坦部６２ｅおよび爪部６２ｆの各内面（空間７０に接している面）は、コリメータ６１の下面６１ｂよりも低い位置に位置しているため、Ａｌ膜７１を形成しない。また、ロアーシールド６２の平坦部６２ｄの内面（空間７０に接している面）は、その上に配置したコリメータ６１で遮られる（遮蔽される）ことで、コリメータ６１の開口部６１ａを通過しなかったスパッタ粒子は付着しないため、Ａｌ膜７１は形成しない。
【０１４１】
ロアーシールド６２およびダークスペースシールド６３の内面のうち、コリメータ６１の下面６１ｂより下に位置する領域はＡｌ膜７１を形成しないことで、Ａｌ膜７１形成領域を抑制（低減）することができる。これにより、異物源として作用する可能性があるＡｌ膜７１の量を少なくすることができるため、Ａｌ膜７１の剥がれによる半導体ウエハＳＷの主面への異物の混入（付着）を抑制または防止することができる。従って、製造される半導体装置の信頼性や製造歩留まりを向上させることができる。
【０１４２】
そして、本実施の形態では、ロアーシールド６２およびダークスペースシールド６３の内面のうち、コリメータ６１の下面６１ｂより上に位置する領域の少なくとも一部にはＡｌ（アルミニウム）膜７１を形成しておく。すなわち、ロアーシールド６２およびダークスペースシールド６３の内面（空間７０に接している面）において、コリメータ６１の下面６１ｂよりも高い位置にある領域（ここではロアーシールド６２の側壁部６２ｂの内面やダークスペースシールド６３の内面）は、コリメータ６１の開口部６１ａを通過しないスパッタ粒子が付着する可能性があるため、少なくとも一部にＡｌ（アルミニウム）膜７１を形成しておく。つまり、コリメータ６１の開口部６１ａを通過できないスパッタ粒子は、空間７０ｂ内は飛行できないが空間７０ａ内を飛行するため、ロアーシールド６２およびダークスペースシールド６３の内面のうち、空間７０ａに接する領域（すなわちコリメータ６１の下面６１ｂより上に位置する領域）の少なくとも一部にはＡｌ膜７１を形成しておくのである。なお、コリメータ６１の下面６１ｂより上に位置する領域とは、コリメータ６１の下面６１ｂよりも高い位置にある領域と言うこともできる。
【０１４３】
具体的には、ロアーシールド６２は、一部（ここではフランジ部６２ａおよび側壁部６２ｂ）がコリメータ６１の下面６１ｂよりも高い位置にあり、ロアーシールド６２の内面のうち、コリメータ６１の下面６１ｂより上に位置する領域（ここではロアーシールド６２の側壁部６２ｂの内面）の少なくとも一部に、Ａｌ膜７１を形成している。また、ダークスペースシールド６３は、全体がコリメータ６１の下面６１ｂよりも高い位置にあり、ダークスペースシールド６３の内面（空間７０に接している面）の少なくとも一部に、Ａｌ膜７１を形成している。
【０１４４】
コリメータ６１の開口部６１ａを通過したスパッタ粒子が付着した場合には、その付着物８１ｂにおけるＰｔ濃度は比較的小さいため、酸溶液でその付着物を除去しやすいが、それに比べると、コリメータ６１の開口部６１ａを通過しないスパッタ粒子が付着した場合には、その付着物８１ａにおけるＰｔ濃度は大きいため、酸溶液を用いてもその付着物８１ａを除去しにくい。このため、ロアーシールド６２およびダークスペースシールド６３の内面において、高Ｐｔ濃度（上記割合Ｒ２よりも高Ｐｔ濃度）の付着物８１ａが付着する可能性がある領域である、コリメータ６１の下面６１ｂよりも高い位置にある領域には、少なくとも一部にＡｌ（アルミニウム）膜７１を形成しておくのである。Ａｌ膜７１を形成しておくことで、Ａｌ膜７１上に付着（堆積）した付着物８１ａは、アルカリ溶液による洗浄（後述のステップＳ２３に対応）によってＡｌ膜７１を溶解することでＡｌ膜７１と一緒に除去することができる。
【０１４５】
更に、本実施の形態では、コリメータ６１（の表面）には、Ａｌ（アルミニウム）膜７１を形成しておくことが好ましい。これは、コリメータ６１は、スパッタ粒子が付着しやすく、また、コリメータ６１に付着するスパッタ粒子は、コリメータ６１の開口部６１ａを通過しないスパッタ粒子であり、その付着物８１ａにおけるＰｔ濃度は比較的大きい（上記割合Ｒ２よりも高Ｐｔ濃度）ため、酸溶液を用いてもその付着物を除去しにくいからである。このため、コリメータ６１にＡｌ膜７１を形成しておくことで、Ａｌ膜７１上に付着（堆積）した付着物８１ａは、アルカリ溶液による洗浄（後述のステップＳ２３に対応）によってＡｌ膜７１を溶解することでＡｌ膜７１と一緒に除去することができる。
【０１４６】
コリメータ６１において、コリメータ６１の各開口部６１ａの側壁（内壁）とコリメータ６１の上面とは、コリメータ６１の開口部６１ａを通過しないスパッタ粒子が付着しやすいため、Ａｌ膜７１を形成することが望ましい。このため、コリメータ６１において、コリメータ６１の各開口部６１ａの側壁（内壁）全体とコリメータ６１の上面全体とに、Ａｌ膜７１を形成することが好ましい。
【０１４７】
一方、コリメータ６１の各開口部６１ａの側壁やコリメータ６１の上面に比べると、コリメータ６１の下面６１ｂは、コリメータ６１の開口部６１ａを通過しないスパッタ粒子は付着しにくいため、Ａｌ膜７１を形成する場合と、Ａｌ膜７１を形成しない場合とがあり得る。コリメータ６１の下面６１ｂにもＡｌ膜７１を形成した場合（上記図１８はこの場合が示されている）、コリメータ６１にＡｌ膜７１を形成しやすくなり、また、成膜装置５１からコリメータ６１を取り外して洗浄したときに、コリメータ６１においてスパッタ粒子による付着物８１の除去残りが発生しにくくなる。コリメータ６１の下面６１ｂにもＡｌ膜７１を形成した場合、コリメータ６１は、全体にわたってＡｌ膜７１が形成された状態となる。一方、コリメータ６１の下面６１ｂにＡｌ膜７１を形成しなかった場合には、半導体ウエハＳＷの上方に存在して異物源として作用する可能性があるＡｌ膜７１の量を少なくすることができるため、半導体ウエハＳＷ上への異物の混入を、より的確に防止できるようになる。
【０１４８】
また、本実施の形態では、ロアーシールド６２およびダークスペースシールド６３の内面において、コリメータ６１の下面６１ｂより上に位置する領域には、少なくとも一部にＡｌ膜７１を形成するが、ターゲット５４からのスパッタ粒子（ターゲット原子）が付着する領域には、Ａｌ膜７１を形成しておくことが好ましい。すなわち、ロアーシールド６２およびダークスペースシールド６３の内面において、コリメータ６１の下面６１ｂより上に位置する領域のうち、ターゲット５４からのスパッタ粒子（ターゲット原子）が付着する領域の全てに対してＡｌ膜７１を形成しておくことが好ましい。なお、ロアーシールド６２およびダークスペースシールド６３の内面において、コリメータ６１の下面６１ｂより上に位置する領域にターゲット５４からのスパッタ粒子が付着する場合、付着するスパッタ粒子は、コリメータ６１の開口部６１ａを通過していないスパッタ粒子である。これにより、コリメータ６１の開口部６１ａを通過しないスパッタ粒子はＡｌ膜７１上に付着し（すなわち付着物８１ａはＡｌ膜７１上に付着し）、ロアーシールド６２およびダークスペースシールド６３の内面においてＡｌ膜７１が形成されていない領域には付着しなくなる。つまり、ロアーシールド６２の内面は、コリメータ６１の開口部６１ａを通過していないスパッタ粒子が付着する領域を有しているが、その付着物８１ａは、全て、ロアーシールド６２の内面に形成されたＡｌ膜７１上に付着（堆積）することになる。また、ダークスペースシールド６３の内面は、コリメータ６１の開口部６１ａを通過していないスパッタ粒子が付着する領域を有しているが、その付着物８１ａは、全て、ダークスペースシールド６３の内面に形成されたＡｌ膜７１上に付着（堆積）することになる。これにより、コリメータ６１の開口部６１ａを通過しないスパッタ粒子による付着物８１ａは、Ｐｔ濃度が高くとも、アルカリ溶液による洗浄（後述のステップＳ２３に対応）によってＡｌ膜７１と一緒に的確に除去することができ、付着物８１ａの除去残りの発生を的確に防止することができる。
【０１４９】
また、ロアーシールド６２およびダークスペースシールド６３の内面において、コリメータ６１の下面６１ｂより上に位置する領域の全てに対してＡｌ膜７１を形成しておくこともできるが、コリメータ６１の開口部６１ａを通過していないスパッタ粒子が付着しない領域（付着する可能性が無い領域）があれば、そこにはＡｌ膜７１を形成しないこともできる。例えば、図１８に示されるように、ダークスペースシールド６３のチップ部（突出部）６３ａ以外の下面６３ｂは、ターゲット５４からのスパッタ粒子の入射がチップ部６３ａによって遮られるため、スパッタ粒子は付着しない。このため、ダークスペースシールド６３のチップ部（突出部）６３ａ以外の下面６３ｂには、Ａｌ膜７１を形成しないこともできる。ロアーシールド６２およびダークスペースシールド６３の内面（空間７０に接している面）において、コリメータ６１の下面６１ｂより上に位置する領域のうち、スパッタ粒子が付着しない領域（付着する可能性が無い領域）にはＡｌ膜７１を形成しないようにすれば、異物源として作用する可能性があるＡｌ膜７１の形成面積を、より少なくすることができる。これにより、Ａｌ膜７１の剥がれによる半導体ウエハＳＷの主面への異物の混入（付着）を抑制または防止することができ、製造される半導体装置の信頼性や製造歩留まりを、より向上させることができる。
【０１５０】
一方、ロアーシールド６２およびダークスペースシールド６３の内面において、コリメータ６１の下面６１ｂより上に位置する領域全体（全部）にＡｌ膜７１を形成した場合には、ロアーシールド６２およびダークスペースシールド６３においてＡｌ膜７１を形成していない領域に、コリメータ６１の開口部６１ａを通過していないスパッタ粒子が付着する可能性を完全に排除できる。このため、ロアーシールド６２およびダークスペースシールド６３の洗浄時に、スパッタ粒子による付着物８１の除去残りが発生するのを、より確実に防止することができる。
【０１５１】
＜成膜工程から洗浄工程までのフローについて＞
次に、成膜装置５１を用いたＮｉ−Ｐｔ合金膜（合金膜１１）の成膜工程から、コリメータ６１、ロアーシールド６２およびダークスペースシールド６３の洗浄工程までのフローについて説明する。図２０は、成膜装置５１を用いたＮｉ−Ｐｔ合金膜（合金膜１１）の成膜工程から、コリメータ６１、ロアーシールド６２およびダークスペースシールド６３の洗浄工程までを示す工程フロー図である。
【０１５２】
本実施の形態では、上記成膜装置５１のステージ５３上に半導体ウエハＳＷを配置（支持）し、スパッタリング法によって半導体ウエハＳＷの主面上にＮｉ−Ｐｔ合金膜（合金膜１１に対応）を形成してから、Ｎｉ−Ｐｔ合金膜（合金膜１１）が形成された半導体ウエハＳＷを上記成膜装置５１から取り出す（図２０のステップＳ２１）。このステップＳ２１は、上記ステップＳ１（すなわち上記工程Ｐ５）に相当するものである。ステップＳ２１では、ターゲット５４からのスパッタ粒子がコリメータ６１の開口部６１ａを通過して半導体ウエハＳＷの主面上に堆積することにより、Ｎｉ−Ｐｔ合金膜（合金膜１１）が形成される。
【０１５３】
ステップＳ２１で用いられる成膜装置５１のコリメータ６１、ロアーシールド６２およびダークスペースシールド６３には、上述のように、予めＡｌ（アルミニウム）膜７１が形成されている。すなわち、所定の領域にＡｌ膜７１が形成されたコリメータ６１、ロアーシールド６２およびダークスペースシールド６３が取り付けられた成膜装置５１を使用して、ステップＳ２１が行われて半導体ウエハＳＷの主面上にＮｉ−Ｐｔ合金膜（合金膜１１）が形成される。コリメータ６１、ロアーシールド６２およびダークスペースシールド６３のどの領域にＡｌ膜７１を形成しておくかについては上述した通りである。このステップＳ２１は、所定枚数の半導体ウエハＳＷに対して繰り返し行うことができる。この場合、ある半導体ウエハＳＷ（合金膜１１をまだ形成していない半導体ウエハＳＷ）に成膜装置５１を用いて合金膜１１を形成してから、この半導体ウエハＳＷを成膜装置５１から取り出し、次の半導体ウエハＳＷ（合金膜１１をまだ形成していない半導体ウエハＳＷ）を成膜装置５１内に搬入してその半導体ウエハＳＷに合金膜１１を形成してから、その半導体ウエハＳＷを成膜装置５１から取り出す。この操作を所定枚数の半導体ウエハＳＷに対して繰り返す。すなわち、所望の枚数の半導体ウエハＳＷに対して、それぞれステップＳ２１を行うことができる。
【０１５４】
所定の枚数の半導体ウエハＳＷに対して、それぞれステップＳ２１を行った後、コリメータ６１、ロアーシールド６２およびダークスペースシールド６３を成膜装置５１から取り外す（図２０のステップＳ２２）。
【０１５５】
取り外されたコリメータ６１、ロアーシールド６２およびダークスペースシールド６３に対して、上記付着物（堆積物）８１を除去するための洗浄処理を行う。この洗浄処理は、アルカリ溶液による洗浄処理（図２０のステップＳ２３）を含んでいる。このステップＳ２３のアルカリ溶液による洗浄処理は、Ａｌ膜７１をアルカリ溶液で溶解して除去する処理である。ステップＳ２３で使用するアルカリ溶液は、例えば水酸化ナトリウム溶液（水酸化ナトリウムの水溶液）または水酸化カリウム溶液（水酸化カリウムの水溶液）などを用いることができ、濃度は例えば５〜２０ｇ／Ｌ程度とすることができる。ステップＳ２３のアルカリ溶液による洗浄処理は、例えば、ロアーシールド６２、ダークスペースシールド６３およびコリメータ６１をアルカリ溶液中に浸す（浸ける）処理などにより行うことができる。
【０１５６】
ステップＳ２３のアルカリ溶液による洗浄処理の際には、アルカリ溶液によってＡｌ膜７１が溶解する。アルカリ溶液でＡｌ膜７１が溶解することにより、Ａｌ膜７１上に付着（堆積）していた付着物８１（具体的には付着物８１ａ）をＡｌ膜７１と一緒にリフトオフして除去することができる。すなわち、ステップＳ２１のＮｉ−Ｐｔ合金膜（合金膜１１）成膜時にコリメータ６１の開口部６１ａを通過しないスパッタ粒子によってＡｌ膜７１上に付着（堆積）した付着物８１ａは、ステップＳ２３のアルカリ溶液による洗浄処理によりＡｌ膜７１を溶解することで、Ａｌ膜７１とともにリフトオフして除去することができる。ロアーシールド６２、ダークスペースシールド６３およびコリメータ６１は、アルカリ溶液によってはほとんど腐食されないため、ステップＳ２３のアルカリ溶液による洗浄処理は、ロアーシールド６２、ダークスペースシールド６３およびコリメータ６１自体に悪影響を及ぼさない。また、ステップＳ２３のアルカリ溶液による洗浄処理の後には、コリメータ６１、ロアーシールド６２およびダークスペースシールド６３に対して水洗処理を行うことが好ましい。
【０１５７】
また、コリメータ６１、ロアーシールド６２およびダークスペースシールド６３において、Ａｌ膜７１を形成していない領域にもスパッタ粒子による付着物８１（具体的には付着物８１ｂ）が付着（堆積）する場合があるため、酸溶液による洗浄処理（図２０のステップＳ２４）を行うことが好ましい。このステップＳ２４の酸溶液による洗浄処理は、ステップＳ２２でコリメータ６１、ロアーシールド６２およびダークスペースシールド６３を取り外した後で、ステップＳ２３のアルカリ溶液による洗浄処理の後または前に行う。ステップＳ２４で使用する酸溶液は、例えば希硝酸または硝酸と塩酸の水溶液などを用いることができ、濃度は例えば１〜５ｍｏｌ／Ｌ程度とすることができる。ステップＳ２４の酸溶液による洗浄処理は、例えば、対象物（ロアーシールド６２、ダークスペースシールド６３およびコリメータ６１）を酸溶液中に浸す（浸ける）処理などにより行うことができる。ステップＳ２３の酸溶液による洗浄処理の後には、水洗処理を行うことが好ましい。
【０１５８】
コリメータ６１、ロアーシールド６２およびダークスペースシールド６３のうち、ロアーシールド６２は、合金膜１１の成膜時にコリメータ６１の下面６１ｂより下に位置していた領域（具体的には側壁部６２ｃや平坦部６２ｅの内面）に、コリメータ６１の開口部６１ａを通過したスパッタ粒子が付着（堆積）する可能性があるが、この領域にはＡｌ膜７１を形成していない。このため、ロアーシールド６２に対しては、ステップＳ２３のアルカリ溶液による洗浄処理に加えて、ステップＳ２４の酸溶液による洗浄処理を行うことが好ましい。ロアーシールド６２の表面において、Ａｌ膜７１が形成されていない領域にスパッタ粒子（コリメータ６１の開口部６１ａを通過したスパッタ粒子）による付着物８１ｂが付着（堆積）していたとしても、この付着物８１ｂはＰｔ濃度が低いため、ステップＳ２４の酸溶液による洗浄処理によって除去することができる。また、コリメータ６１の開口部６１ａを通過しないスパッタ粒子による高Ｐｔ濃度の付着物８１ａは、ステップＳ２３のアルカリ溶液による洗浄処理によってＡｌ膜７１とともに除去できるため、ステップＳ２４の酸溶液による洗浄処理においては、高Ｐｔ濃度の付着物８１ａは除去する必要が無い。ステップＳ２４の酸溶液による洗浄処理では、コリメータ６１の開口部６１ａを通過したスパッタ粒子による付着物８１ｂ（低Ｐｔ濃度の付着物８１ｂ）を除去できれば良い。このため、ステップＳ２４の酸溶液による洗浄処理では、酸溶液の酸濃度を高めなくとも付着物８１ｂを的確に除去することができ、下地のロアーシールド６２などが酸溶液によって悪影響を受けるのを抑制または防止することができる。
【０１５９】
コリメータ６１およびダークスペースシールド６３については、コリメータ６１の開口部６１ａを通過しないスパッタ粒子は付着（堆積）する可能性があるが、コリメータ６１の開口部６１ａを通過したスパッタ粒子は付着（堆積）しない。そして、コリメータ６１およびダークスペースシールド６３の表面において、スパッタ粒子が付着（堆積）する領域には、予めＡｌ膜７１を形成している。このため、コリメータ６１およびダークスペースシールド６３に付着した付着物８１（具体的には付着物８１ａ）は、ステップＳ２３のアルカリ溶液による洗浄処理によってＡｌ膜７１とともに除去できるため、ステップＳ２４の酸溶液による洗浄処理は、コリメータ６１およびダークスペースシールド６３については、行わなくともよい。しかしながら、ステップＳ２４の酸溶液による洗浄処理を、ロアーシールド６２だけでなく、コリメータ６１およびダークスペースシールド６３についても行えば、より好ましく、これにより、Ａｌ膜７１が意図せずして剥げた領域などにスパッタ粒子が付着したことで形成された付着物８１なども除去しやすくなる。また、ロアーシールド６２に対しては、ステップＳ２４の酸溶液による洗浄処理を行うため、コリメータ６１およびダークスペースシールド６３に対してステップＳ２４の酸溶液による洗浄処理を行っても、製造工程数は増大せず、製造工程が複雑化するのも防止できる。一方、コリメータ６１およびダークスペースシールド６３についてステップＳ２４の酸溶液による洗浄処理を行わない場合には、ステップＳ２４の酸溶液による洗浄処理に要する手間が少なくすることができる。
【０１６０】
また、ステップＳ２１でスパッタ粒子がコリメータ６１、ロアーシールド６２およびダークスペースシールド６３に付着したことによる付着物８１はＰｔ（白金）を含んでいる。Ｐｔ（白金）は、高価で、資源的に回収する価値があるためであるため、ステップＳ２３のアルカリ溶液による洗浄処理によりコリメータ６１、ロアーシールド６２およびダークスペースシールド６３から除去されたＰｔ（すなわちコリメータ６１、ロアーシールド６２およびダークスペースシールド６３から除去された付着物８１中に含まれていたＰｔ）は、回収することが好ましい。Ｐｔ（白金）は、ステップＳ２３の洗浄に使用した洗浄液（アルカリ溶液）から回収することができる。ステップＳ２３で使用したアルカリ溶液にＡｌ膜７１は溶解するが、Ｐｔ（白金）は溶解しないため、Ｐｔ（白金）の回収を容易に行うことができる。
【０１６１】
また、ステップＳ２４の酸溶液による洗浄処理によって除去されたＰｔ（すなわちコリメータ６１、ロアーシールド６２およびダークスペースシールド６３から除去された付着物８１中に含まれていたＰｔ）も回収すれば、更に好ましい。Ｐｔ（白金）は、ステップＳ２４の洗浄に使用した洗浄液（酸）から回収することができる。ステップＳ２４の洗浄処理では、Ｐｔ（白金）が酸溶液に溶解する可能性があるが、Ｐｔが溶解した酸溶液からでも、Ｐｔを回収することは可能である。また、Ｐｔ（白金）の回収効率を考慮すると、ステップＳ２３，Ｓ２４の洗浄処理のうち、ステップＳ２３のアルカリ溶液による洗浄処理を先に行い、その後で、ステップＳ２４の酸溶液による洗浄処理を行えば、より好ましい。
【０１６２】
本実施の形態では、コリメータ６１、ロアーシールド６２およびダークスペースシールド６３を洗浄（ステップＳ２３，Ｓ２４の洗浄処理）した後の付着物８１の除去残りの発生を抑制または防止できるため、Ｐｔの回収率を向上することができる。このため、半導体装置の製造コストを低減することができる。
【０１６３】
ステップＳ２３，Ｓ２４で洗浄されたコリメータ６１、ロアーシールド６２およびダークスペースシールド６３は、スパッタ粒子による付着物８１が除去されており、再利用（再使用）可能である。このため、ステップＳ２３，Ｓ２４の洗浄処理は、コリメータ６１、ロアーシールド６２およびダークスペースシールド６３を再生する処理とみなすこともできる。ステップＳ２３，Ｓ２４の洗浄処理の後、コリメータ６１、ロアーシールド６２およびダークスペースシールド６３の所定の領域にＡｌ膜７１をＡｌ溶射などにより形成する。どの領域にＡｌ膜７１を形成するかについては上述の通りであるので、ここではその説明は省略する。そして、ステップＳ２３，Ｓ２４の洗浄後にＡｌ膜７１が形成されたコリメータ６１、ロアーシールド６２およびダークスペースシールド６３を成膜装置５１に取り付け、その成膜装置５１を用いて半導体ウエハＳＷ（合金膜１１をまだ形成していない半導体ウエハＳＷ）に対してステップＳ２１を行う（すなわち合金膜１１を形成する）。
【０１６４】
また、コリメータ６１、ロアーシールド６２およびダークスペースシールド６３（これらは所定領域にＡｌ膜７１が形成されている）を複数セット用意しておき、ステップＳ２２で成膜装置５１からコリメータ６１、ロアーシールド６２およびダークスペースシールド６３を取り外した後、別のセットのコリメータ６１、ロアーシールド６２およびダークスペースシールド６３を成膜装置５１に取り付けることもできる。そうすれば、取り外されたコリメータ６１、ロアーシールド６２およびダークスペースシールド６３について洗浄処理（ステップＳ２３，Ｓ２４の洗浄処理）を行っている間も、成膜装置５１を用いたＮｉ−Ｐｔ合金膜（合金膜１１）の成膜が可能になる。ステップＳ２３，Ｓ２４の洗浄処理を行ったコリメータ６１、ロアーシールド６２およびダークスペースシールド６３は、所定の領域にＡｌ膜７１をＡｌ溶射などにより形成した後、保管しておいて、次回以降のコリメータ６１、ロアーシールド６２およびダークスペースシールド６３の交換時（成膜装置５１からのコリメータ６１、ロアーシールド６２およびダークスペースシールド６３の取り外し時）に使用することができる。
【０１６５】
本実施の形態では、コリメータ６１、ロアーシールド６２およびダークスペースシールド６３を洗浄（ステップＳ２３，Ｓ２４の洗浄処理）した後の付着物８１の除去残りの発生を抑制または防止できるため、コリメータ６１、ロアーシールド６２およびダークスペースシールド６３の使用可能回数（再利用可能回数）を向上することができる。このため、半導体装置の製造コストを低減することができる。
【０１６６】
また、コリメータ６１の開口部６１ａを通過したスパッタ粒子においては、半導体ウエハＳＷの主面に対して傾斜した角度で飛行するスパッタ粒子は少ないため、コリメータ６１の下面６１ｂより下に位置する部分のロアーシールド６２（具体的には側壁部６２ｃや平坦部６２ｅの表面）では、付着するスパッタ粒子の量自体が少ない。すなわち、ロアーシールド６２のうち、合金膜１１の成膜時にコリメータ６１の下面６１ｂより下に位置していた領域には、コリメータ６１の開口部６１ａを通過しないスパッタ粒子が付着しないだけでなく、コリメータ６１の開口部６１ａを通過したスパッタ粒子が付着するとしても、その付着量（付着物８１ｂの量）は少ない。このため、ロアーシールド６２のうち、合金膜１１の成膜時にコリメータ６１の下面６１ｂより下に位置していた領域（具体的には側壁部６２ｃや平坦部６２ｅの表面）に付着した付着物８１ｂは、ステップＳ２４の酸溶液による洗浄処理で十分に除去することができる。
【０１６７】
また、カバーリング６７は、ロアーシールド６２と半導体ウエハＳＷとの間の隙間を塞ぐ部材として機能し、ターゲット５４からのスパッタ粒子がロアーシールド６２と半導体ウエハＳＷとの間の隙間を通り抜けてチャンバ５２の内壁などに付着するのを防止するように機能することができる。このため、ロアーシールド６２およびダークスペースシールド６３とともに、カバーリング６７も、ターゲット５４からのスパッタ粒子（ターゲット原子）がチャンバ５２の内壁に付着（堆積）するのを防止するためのシールド部材（シールド治具、防着部材、防着治具）として機能することができる。このカバーリング６７は、コリメータ６１の下面６１ｂよりも下に位置しており、ターゲット５４からのスパッタ粒子のうち、コリメータ６１の開口部６１ａを通過したスパッタ粒子が付着（堆積）する可能性はあるが、コリメータ６１の開口部６１ａを通過しないスパッタ粒子は付着（堆積）しない。このため、カバーリング６７には、Ａｌ（アルミニウム）膜７１は形成しない。上記ステップＳ２２では、コリメータ６１、ロアーシールド６２およびダークスペースシールド６３とともに、カバーリング６７も取り外すことができる。取り外したカバーリング６７は、上記ステップＳ２４の酸溶液による洗浄処理（例えばカバーリング６７を酸溶液中に浸す処理）を行う。また、カバーリング６７にはＡｌ膜７１を形成していないため、ステップＳ２３のアルカリ溶液による洗浄処理は、カバーリング６７については行わなくてよい。
【０１６８】
カバーリング６７には、コリメータ６１の開口部６１ａを通過したスパッタ粒子が付着（堆積）する可能性はあるが、コリメータ６１の開口部６１ａを通過しないスパッタ粒子は付着（堆積）しないため、コリメータ６１の開口部６１ａを通過しないスパッタ粒子による高Ｐｔ濃度の付着物８１ａはカバーリング６７には付着しない。このため、コリメータ６１の開口部６１ａを通過したスパッタ粒子がカバーリング６７に付着したとしても、その付着物８１ｂは、ステップＳ２４の酸溶液による洗浄処理によって除去することができる。洗浄処理（ステップＳ２４の酸溶液による洗浄処理）によりカバーリング６７から付着物８１ｂを除去すれば、Ｐｔの回収率を高めることができる。また、カバーリング６７の再利用も可能になる。
【０１６９】
＜Ａｌ膜の下地の粗面度とＡｌ膜の厚みについて＞
次に、Ａｌ膜７１を形成する下地（すなわちコリメータ６１、ロアーシールド６２およびダークスペースシールド６３の表面）の粗面度と、Ａｌ膜７１の厚みについて説明する。
【０１７０】
Ａｌ膜７１は、半導体ウエハＳＷの主面への異物源となり得るため、本実施の形態では、上述のように、Ａｌ膜７１形成領域を、高Ｐｔ濃度でスパッタ粒子が付着（堆積）する領域に限定している。これにより、Ａｌ膜７１が形成されている領域の面積を抑制して、Ａｌ膜７１が剥がれ落ちて半導体ウエハＳＷの主面上に異物として混入（付着）する可能性を低下させることができ、製造される半導体装置の信頼性や製造歩留まりを向上させることができる。
【０１７１】
しかしながら、コリメータ６１、ロアーシールド６２およびダークスペースシールド６３に形成されたＡｌ膜７１が剥がれ落ちて半導体ウエハＳＷの主面上に異物として混入（付着）することは、できるだけ抑制することが望ましいため、本実施の形態では、Ａｌ膜７１を形成する下地の粗面度と、Ａｌ膜７１の厚みとを更に工夫することで、Ａｌ膜７１の剥がれを抑制または防止している。以下、具体的に説明する。
【０１７２】
Ａｌ膜７１の剥がれ防止の観点からは、Ａｌ膜７１を形成する下地（すなわちコリメータ６１、ロアーシールド６２およびダークスペースシールド６３の表面）の粗面度とＡｌ膜７１の厚みについて、それぞれ最適領域がある。
【０１７３】
コリメータ６１、ロアーシールド６２およびダークスペースシールド６３の表面（Ａｌ膜７１の下地となる面）の粗面度（表面粗さ）は、６〜８μｍが好ましい。ここで言う粗面度（すなわち表面粗さ）は、中心線平均粗さ（Ｒａ）である。なお、中心線平均粗さ（Ｒａ）とは、粗さ曲線を中心線から折り返し、その粗さ曲線と中心線によって得られた面積を長さで割った値をマイクロメートル（μｍ）で表したものである。中心線平均粗さ（Ｒａ）は、中心線平均粗さ測定器によって測定することができる。
【０１７４】
コリメータ６１、ロアーシールド６２およびダークスペースシールド６３の表面（Ａｌ膜７１の下地となる面）が平滑過ぎると、その上に形成したＡｌ膜７１が剥がれやすくなるため、ある程度粗く（粗面化）して、アンカー効果により、Ａｌ膜７１を剥がれにくくすることが好ましい。この観点で、コリメータ６１、ロアーシールド６２およびダークスペースシールド６３の表面（Ａｌ膜７１の下地となる面）の粗面度（表面粗さ）は、６μｍ以上が好ましい。コリメータ６１、ロアーシールド６２およびダークスペースシールド６３の表面（Ａｌ膜７１の下地となる面）は、例えばサンドブラストなどにより粗面化することができる。但し、コリメータ６１、ロアーシールド６２およびダークスペースシールド６３の表面（Ａｌ膜７１の下地となる面）の表面を粗くしすぎると、表面の凹凸における凸部の先端が尖りやすくなり、この尖った先端に付着していたＡｌ膜７１は、かえって剥がれやすくなってしまう。このため、コリメータ６１、ロアーシールド６２およびダークスペースシールド６３の表面（Ａｌ膜７１の下地となる面）を粗くしすぎることも、Ａｌ膜７１の剥がれを招いてしまうため、コリメータ６１、ロアーシールド６２およびダークスペースシールド６３の表面（Ａｌ膜７１の下地となる面）の粗面度（表面粗さ）をある程度以下に抑制することが好ましい。この観点で、コリメータ６１、ロアーシールド６２およびダークスペースシールド６３の表面（Ａｌ膜７１の下地となる面）の粗面度（表面粗さ）は、８μｍ以上が好ましい。従って、コリメータ６１、ロアーシールド６２およびダークスペースシールド６３の表面（Ａｌ膜７１の下地となる面）の粗面度（表面粗さ）は、６〜８μｍが好ましく、これにより、コリメータ６１、ロアーシールド６２およびダークスペースシールド６３からＡｌ膜７１が剥がれてしまうのを、より的確に抑制または防止することができる。これにより、剥がれ落ちたＡｌ膜７１が半導体ウエハＳＷの主面上に異物として混入（付着）するのを、より的確に抑制または防止することができ、製造される半導体装置の信頼性や製造歩留まりを、より向上させることができる。
【０１７５】
なお、粗面度（表面粗さ）を６〜８μｍとするのは、コリメータ６１、ロアーシールド６２およびダークスペースシールド６３において、Ａｌ膜７１の下地となる面（Ａｌ膜７１が形成される領域）である。Ａｌ膜７１が形成されない領域は、それ以外の粗面度（表面粗さ）とすることもできる。
【０１７６】
また、コリメータ６１、ロアーシールド６２およびダークスペースシールド６３に形成したＡｌ膜７１が厚すぎると、Ａｌ膜７１が剥がれやすくなるため、Ａｌ膜７１の厚みは、１５０μｍ以下が好ましい。Ａｌ膜７１の厚みを１５０μｍ以下とすることで、コリメータ６１、ロアーシールド６２およびダークスペースシールド６３からＡｌ膜７１が剥がれにくくすることができ、剥がれ落ちたＡｌ膜７１が半導体ウエハＳＷの主面上に異物として混入（付着）するのを、より的確に抑制または防止することができる。一方、コリメータ６１、ロアーシールド６２およびダークスペースシールド６３に形成したＡｌ膜７１が薄すぎると、Ａｌ膜７１を均一に形成しづらくなるため、Ａｌ膜７１の厚みは、５０μｍ以上が好ましい。従って、コリメータ６１、ロアーシールド６２およびダークスペースシールド６３に形成したＡｌ膜７１の厚みは、５０〜１５０μｍが好ましい。
【０１７７】
また、Ａｌ（アルミニウム）膜７１は、Ａｌ溶射によって形成することができる。Ａｌ溶射とは、アルミニウム粒子（アルミニウムからなる粒子、アルミニウム粉末）をプラズマで一部（アルミニウム粒子の表面部分）溶解した状態とし、これを窒素ガスなどのジェット流にのせて母材（ここではコリメータ６１、ロアーシールド６２、ダークスペースシールド６３）に吹き付ける技術である。つまり、Ａｌ膜７１は、コリメータ６１、ロアーシールド６２およびダークスペースシールド６３に対してアルミニウム（Ａｌ）粒子を溶射することにより形成することができる。
【０１７８】
Ａｌ膜７１をＡｌ溶射によって形成する際に使用するアルミニウム粒子の平均粒径は、１００μｍ以下が好ましい。例えば、Ａｌ膜７１をＡｌ溶射によって形成する際に、１００μｍの粒径のアルミニウム粒子を母材（ここではコリメータ６１、ロアーシールド６２、ダークスペースシールド６３）に吹き付けると、吹き付けられたアルミニウム粒子は、母材にぶつかることによりつぶれて拡がり、２５μｍ程度の厚みのＡｌ（アルミニウム）膜が形成される。これを４回行うことで、１００μｍ程度の厚みのＡｌ（アルミニウム）膜７１を形成することができる。
【０１７９】
もし、Ａｌ膜７１をＡｌ溶射によって形成する際に使用するアルミニウム粒子の粒径が大きすぎると、Ａｌ膜７１を、好適な厚みである１５０μｍ以下で均一には形成しにくくなるが、使用するアルミニウム粒子の平均粒径を１００μｍ以下とすることで、Ａｌ膜７１を、好適な厚みである１５０μｍ以下で均一に形成しやすくなる。このため、Ａｌ膜７１をＡｌ溶射によって形成する際に使用するアルミニウム粒子の平均粒径を１００μｍ以下とすることにより、好適な厚み（１５０μｍ以下の厚み）のＡｌ膜７１を均一に形成することができる。また、Ａｌ膜７１をＡｌ溶射によって形成する際に使用するアルミニウム粒子の平均粒径が２０μｍ以上であれば、より好ましく、これにより、Ａｌ膜７１の形成に要する時間を短縮することができ、また、Ａｌ膜７１を形成しやすくなる。従って、Ａｌ膜７１をＡｌ溶射によって形成する際に使用するアルミニウム粒子の平均粒径は、２０〜１００μｍであれば、より好ましい。
【０１８０】
図２１は、ステンレス鋼板（ステンレス鋼の板）にＡｌ膜７１に相当するＡｌ（アルミニウム）膜をＡｌ溶射によって形成し、そのＡｌ膜を引っ張ったときに、どの程度の引っ張り荷重（Ａｌ膜を引っ張る力）で剥がれたかを示すグラフである。図２１のグラフの横軸は、Ａｌ膜の下地であるステンレス鋼板の粗面度（表面粗さ）に対応している。ここで言う粗面度も、中心線平均粗さ（Ｒａ）である。図２１のグラフの縦軸は、Ａｌ膜が剥がれたときの引っ張り荷重に対応している。また、図２１のグラフでは、Ａｌ膜の厚みが１００μｍの場合を四角印（□）で、Ａｌ膜の厚みが２００μｍの場合を三角印（△）で、Ａｌ膜の厚みが３００μｍの場合を丸印（○）で、それぞれプロットしてある。
【０１８１】
図２１からも分かるように、下地の粗面度（Ｒａ）が２〜４μｍ程度だと、その上に形成したＡｌ膜が剥がれやすくなるが、Ａｌ膜７１の下地となる面の粗面度（表面粗さ）を２〜４μｍよりも大きく（好ましくは６〜８μｍ程度）とすることで、Ａｌ膜が剥がれにくくすることができる。また、図２１からも分かるように、Ａｌ膜が２００μｍ以上だとＡｌ膜が剥がれやすくなるため、Ａｌ膜の厚みを２００μｍよりも薄くする（好ましくは１５０μｍ以下、例えば１００μｍ程度）とすることで、Ａｌ膜が剥がれにくくすることができる。
【０１８２】
なお、図２１のグラフにおいて、Ａｌ膜の厚みが１００μｍ（□印）で粗面度（Ｒａ）が６μｍの場合に、縦軸の引っ張り荷重が５０Ｎ／ｍｍ２となっているが、これは、５０Ｎ／ｍｍ２の引っ張り荷重でＡｌ膜が剥がれた訳ではなく、引っ張り荷重を印加するために使用した接着材が５０Ｎ／ｍｍ２の引っ張り荷重で剥がれたためである。このため、実際には、Ａｌ膜の厚みが１００μｍ（□印）で粗面度（Ｒａ）が６μｍの場合には、Ａｌ膜が剥がれるときの引っ張り荷重は、５０Ｎ／ｍｍ２よりも十分に大きくなると考えられる。
【０１８３】
また、図２１のグラフは、ステンレス鋼板上にＡｌ膜を形成した場合であるが、チタン板（チタンからなる板）上にＡｌ膜を形成した場合も、図２１のグラフと同様の傾向が得られる。
【０１８４】
図２２は、Ａｌ膜７１の厚みの説明図である。図２２には、下地の母材７２上にＡｌ膜７１が形成された状態が模式的に示されている。母材７２は、コリメータ６１、ロアーシールド６２またはダークスペースシールド６３に対応している。
【０１８５】
Ａｌ膜７１を形成する下地の母材７２の表面は、図２２に模式的に示されるように粗面化されており、粗面度（表面粗さ）は、上述のように好ましくは６〜８μｍとされている。このため、図２２に示される母材７２の表面の凹凸の頂部（凸部の頂部）から底部（凹部の底部）までの距離ｔ１は、粗面度（表面粗さ）のおよそ２倍であり、１２〜１６μｍ程度である。この母材７２の表面上にＡｌ膜７１がＡｌ溶射などによって形成されるが、下地の母材７２の表面の粗面度（凹凸）に応じた凹凸が、Ａｌ膜７１の表面にも生じる可能性がある。図２２には、Ａｌ膜７１の厚みｔ２が示されているが、厚みｔ２は、Ａｌ膜７１の厚みの平均値である。Ａｌ膜７１の厚みｔ２は、上述のように５０〜１５０μｍ（すなわち５０μｍ≦ｔ２≦１５０μｍ）が好ましい。この厚みｔ２は、上記距離ｔ１よりもかなり大きいため、下地の母材７２の表面が粗面化されて凹凸（頂部から底部までが１２〜１６μｍ程度の凹凸）があったとしても、Ａｌ膜７１の厚みｔ２は、Ａｌ膜７１を形成する前の母材７２の厚みと、Ａｌ溶射などによってＡｌ膜７１を形成した後の厚み（母材７２とＡｌ膜の合計の厚み）との差により求めることができる。近似的には、母材７２の表面の凹凸の頂部から、Ａｌ膜７１の表面の凹凸の頂部までの距離として、厚みｔ２を求めることもできる。
【０１８６】
＜応用例について＞
本実施の形態の製造工程は、半導体ウエハＳＷ（半導体基板１）の主面上にＮｉ−Ｐｔ合金膜（合金膜１１）をスパッタリング法によって成膜する工程（上記ステップＳ１、ステップＳ２１および工程Ｐ５に対応）を含んでおり、この場合、ターゲット５４の材料には、Ｎｉ−Ｐｔ合金を使用している。半導体ウエハＳＷの主面上にスパッタリング法で成膜する合金膜が、Ｎｉ−Ｐｔ合金膜の場合だけでなく、Ｎｉ−Ｐｔ合金膜以外の場合であっても、以下の第１元素と第２元素との合金膜である場合には、本実施の形態の概念を適用することができる。半導体ウエハＳＷの主面上にスパッタリング法で成膜する合金膜が、以下の第１元素と第２元素との合金膜である場合、スパッタリングに使用するターゲット５４も、以下の第１元素と第２元素との合金からなる。
【０１８７】
ここで、上記第１元素は、Ｓｃ（スカンジウム），Ｔｉ（チタン），Ｖ（バナジウム），Ｃｒ（クロム），Ｍｎ（マンガン），Ｆｅ（鉄），Ｃｏ（コバルト），Ｎｉ（ニッケル），Ｃｕ（銅），Ｚｎ（亜鉛），Ｇａ（ガリウム），Ｇｅ（ゲルマニウム）からなる群から選択された少なくとも一種からなる。上記第２元素は、Ｎｂ（ニオブ），Ｍｏ（モリブデン），Ｐｄ（パラジウム），Ａｕ（金），Ｐｔ（白金），Ｒｕ（ルテニウム）,Ｒｈ（ロジウム）,Ｉｒ（イリジウム）からなる群から選択された少なくとも一種からなる。
【０１８８】
上記ターゲット５４が上記第１元素および第２元素の合金からなり、このターゲット５４を用いたスパッタリングを行なう場合には、本実施の形態で説明したような課題が生じ得る。すなわち、上記第１元素および第２元素の合金からなるターゲット５４を使用した場合には、第１元素のスパッタ角（スパッタ角度）に比べて第２元素のスパッタ角（スパッタ角度）が大きくなる。また、ターゲット５４からのスパッタ粒子が付着することによって、上記コリメータ６１、ロアーシールド６２およびダークスペースシールド６３に上記第１元素および第２元素の合金で構成された付着物（上記付着物８１に相当するもの）が付着（堆積）した場合には、付着物における第２元素の濃度が大きくなってくると、酸溶液によって除去しにくくなる。また、上記第２元素は、高価であり、資源的に回収する価値がある。
【０１８９】
このため、本実施の形態で行った半導体ウエハＳＷ（半導体基板１）の主面上にＮｉ−Ｐｔ合金膜（合金膜１１）をスパッタリング法によって成膜する工程（上記ステップＳ１、ステップＳ２１および工程Ｐ５に対応）を、上記第１元素と第２元素との合金からなるターゲット５４を用いて半導体ウエハＳＷの主面上に上記第１元素と第２元素との合金膜を形成する場合に適用しても、上述したような効果を得ることが可能である。上記第１元素と第２元素との合金膜をスパッタリング法で形成する場合も、ターゲット５４の材料以外は、Ｎｉ−Ｐｔ合金膜（合金膜１１）をスパッタリング法で形成する場合と基本的には同じ成膜装置、成膜方法および洗浄方法を使用し、上述した通りであるので、ここではその繰り返しの説明は省略する。
【０１９０】
また、コリメータ６１、ロアーシールド６２およびダークスペースシールド６３上に形成したＡｌ膜７１は、アルカリ溶液に溶解可能なため、下地（コリメータ６１、ロアーシールド６２およびダークスペースシールド６３）に悪影響を与えずにＡｌ膜７１を除去可能（アルカリ溶液で除去可能）であり、Ａｌ膜７１をアルカリ溶液で溶解することで、Ａｌ膜７１上に付着していた付着物８１もＡｌ膜７１と一緒に除去することができる。このため、半導体ウエハＳＷ上に合金膜（上記合金膜１１に対応する合金膜）を成膜する前にコリメータ６１、ロアーシールド６２およびダークスペースシールド６３上に予め形成しておく膜としては、Ａｌ膜７１が最も適しているが、他の形態として、Ａｌ膜７１の代わりに、Ｚｎ（亜鉛）膜、Ｐｂ（鉛）膜またはＳｎ（スズ）膜を用いることもできる。これは、アルカリ溶液に溶解可能な金属（両性金属）は、Ａｌ（アルミニウム）だけではなく、Ａｌ以外にＺｎ（亜鉛）、Ｐｂ（鉛）およびＳｎ（スズ）があり、Ｚｎ（亜鉛）膜、Ｐｂ（鉛）膜およびＳｎ（スズ）膜も、アルカリ溶液で溶解可能なためである。すなわち、Ａｌ膜７１の代わりにＺｎ膜、Ｐｂ膜またはＳｎ膜を用いた場合でも、それらの膜（Ａｌ膜７１の代わりのＺｎ膜、Ｐｂ膜またはＳｎ膜）をアルカリ溶液で溶解することで、それらの膜上に付着していた付着物８１も一緒に除去することができる（この際に使用するのはアルカリ溶液のため下地に悪影響を与えずにすむ）。Ａｌ膜７１の代わりに、Ｚｎ（亜鉛）膜、Ｐｂ（鉛）膜またはＳｎ（スズ）膜を用いた場合に、それらの膜（Ａｌ膜７１の代わりのＺｎ膜、Ｐｂ膜またはＳｎ膜）をどのような領域に形成するかは、Ａｌ膜７１の場合と同様であるので、ここではその繰り返しの説明は省略する。但し、コリメータ６１、ロアーシールド６２およびダークスペースシールド６３の所定領域への形成しやすさや、アルカリ溶液による除去（溶解）しやすさ、取り扱い容易性などを考慮すると、Ｚｎ膜、Ｐｂ膜およびＳｎ膜よりもＡｌ膜７１の方が、より好ましい。
【０１９１】
また、本実施の形態では、サリサイドプロセスで金属シリサイド層（上記金属シリサイド層４１ａ，４１ｂに対応）を形成するために使用する合金膜１１を半導体ウエハＳＷ（半導体基板１）の主面上に形成する場合について説明した。他の形態として、サリサイドプロセス以外の用途で使用する合金膜（Ｎｉ−Ｐｔ合金膜または上記第１元素および第２元素の合金膜）をスパッタリング法で成膜する場合についても、本実施の形態と同様の技術を適用することができる。
【０１９２】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【産業上の利用可能性】
【０１９３】
本発明は、半導体装置の製造技術に適用して有効である。
【符号の説明】
【０１９４】
１  半導体基板
２  素子分離領域
２ａ  溝
３  ｐ型ウエル
４  ｎ型ウエル
５  ゲート絶縁膜
６  シリコン膜
７ａ  ｎ−型半導体領域
７ｂ  ｎ＋型半導体領域
８ａ  ｐ−型半導体領域
８ｂ  ｐ＋型半導体領域
９  サイドウォール
９ａ  酸化シリコン膜
９ｂ  窒化シリコン膜
９ｃ  側面
１１  合金膜
１１ａ  未反応部分
１１ｂ  反応部分
１２  バリア膜
２０  成膜装置
２１ａ  第１搬送室
２１ｂ  第２搬送室
２２  ゲートバルブ
２３  ロードロック室
２４  ロードロック室
２５，２６，２７  チャンバ
２８，２９，３０，３１  チャンバ
３２ａ，３２ｂ  搬送用ロボット
３３  ウエハ搬入出室
３４  フープ
３５  ポート
３６  搬送用ロボット
４１ａ，４１ｂ  金属シリサイド層
４２，４３  絶縁膜
４４  コンタクトホール
４５  プラグ
４５ａ  バリア導体膜
４５ｂ  主導体膜
４６  ストッパ絶縁膜
４７  絶縁膜
４８  配線溝
４９ａ  バリア導体膜
４９ｂ  銅めっき膜
４９  配線
５１  成膜装置
５２  チャンバ
５２ａ  張り出し部
５３  ステージ
５４  ターゲット
５５  バッキングプレート
５６  真空ポンピングシステム
５７  ガスソース
５８  マスフローコントローラ
５９  マグネット部
６０  絶縁部材
６１  コリメータ
６１ａ  開口部
６１ｂ  下面
６２  ロアーシールド
６２ａ  フランジ部
６２ｂ  側壁部
６２ｃ  側壁部
６２ｄ  平坦部
６２ｅ  平坦部
６２ｆ  爪部
６３  ダークスペースシールド
６３ａ  チップ部
６３ｂ  下面
６５  Ｏリング
６６  コリメータ台座
６７  カバーリング
７０，７０ａ，７０ｂ  空間
７１  Ａｌ（アルミニウム）膜
７２  母材
８１  付着物
ＧＥ１，ＧＥ２  ゲート電極
Ｑｎ，Ｑｐ  ＭＩＳＦＥＴ
ＳＷ  半導体ウエハ
【図１】
2012134360.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
2012134360.tif 000018
【図１７】
2012134360.tif 000019
【図１８】
2012134360.tif 000020
【図１９】
2012134360.tif 000021
【図２０】
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【図２１】
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【図２２】
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