(57)【要約】【課題】半導体チップを実装する際のコスト低減、パッケージ基板の小型化、および配線パターンの最適化を実現できる半導体チップを提供することである。【解決手段】本発明にかかる半導体チップ１０は、半導体チップ１０に設けられると共に、少なくとも一つの電極パッド６を備える電極パッド群１と、半導体チップ１０に設けられる少なくとも一つの電極パッドであって、電極パッド６から出力される信号と同じ信号を出力可能である電極パッド７を備える電極パッド群２と、を備える。そして第１の電極パッド群の一の電極パッドおよび第２の電極パッド群の一の電極パッドうち、当該信号が供給される他の半導体チップの他の電極パッドと距離が近い方の電極パッドが、他の半導体チップの当該他の電極パッドと接続される。【選択図】図１
2012114241.tif 000002
【特許請求の範囲】
【請求項１】
半導体チップに設けられ、少なくとも一つの第１の電極パッドと、
前記半導体チップに設けられる少なくとも一つの電極パッドであって、前記第１の電極パッドから出力される信号と同じ信号を出力可能である第２の電極パッドと、
を備え、
前記第１の電極パッドおよび前記第２の電極パッドのうち、前記信号が供給される他の半導体チップの他の電極パッドと距離が近い方の電極パッドが、前記他の半導体チップの前記他の電極パッドと接続される、
半導体チップ。
【請求項２】
前記第１の電極パッドは前記半導体チップの一辺に設けられ、前記第２の電極パッドは前記一辺とは異なる一辺に設けられている、請求項１に記載の半導体チップ。
【請求項３】
前記信号を前記第１の電極パッドまたは前記第２の電極パッドの少なくとも一方に出力する内部回路をさらに備える、請求項１に記載の半導体チップ。
【請求項４】
前記半導体チップはパッケージ基板上に設けられ、前記パッケージ基板とは別の他のパッケージ基板上に設けられた前記他の半導体チップと共に実装基板上に配置される、請求項１に記載の半導体チップ。
【請求項５】
前記半導体チップはパッケージ基板上に設けられ、前記他の半導体チップは前記パッケージ基板上で前記半導体チップ上に積層されている、請求項１に記載の半導体チップ。
【請求項６】
前記他の半導体チップと当該半導体チップとが水平方向に配置されており、前記第１および第２の電極パッドのうちのいずれか一方の電極パッドが前記他の電極パッドと接続される場合、
前記他の半導体チップと前記半導体チップとが積層されて互いに接続される場合には、前記第１および第２の電極パッドのうち、前記半導体チップと前記他の半導体チップとが水平方向に配置されて互いに接続される際に前記他の電極パッドと接続されていない方の電極パッドが前記他の電極パッドと接続される、
請求項１に記載の半導体チップ。
【請求項７】
前記半導体チップは、更に、
前記内部回路から出力された信号を入力し、当該信号を前記第１の電極パッドまたは前記第２の電極パッドのいずれか一方に出力するセレクタ回路を備える、
請求項３に記載の半導体チップ。
【請求項８】
前記セレクタ回路は、
出力端子が前記第１の電極パッドに接続され、一方の入力端子に前記内部回路から出力された信号が供給され、他方の入力端子に設定回路から出力された第１の信号が供給される第１のＡＮＤ回路と、
出力端子が前記第２の電極パッドに接続され、一方の入力端子に、前記第１のＡＮＤ回路の一方の入力端子に供給される前記内部回路から出力された信号と同一の信号が供給され、他方の入力端子に前記設定回路から出力された第２の信号が供給される第２のＡＮＤ回路と、を備え、
前記セレクタ回路は、前記設定回路から出力される前記第１の信号と前記第２の信号の信号レベルを変化させることで前記他の半導体チップとの接続される電極パッドを切り替える、
請求項７のいずれか一項に記載の半導体チップ。
【請求項９】
前記設定回路は、ユーザプログラムによって設定された電極パッドの情報に基づき、前記第１の信号と前記第２の信号の信号レベルを決定する、請求項８に記載の半導体チップ。
【請求項１０】
前記設定回路は、
前記第１の信号の信号レベルを決定するための第１のヒューズと、
前記第２の信号の信号レベルを決定するための第２のヒューズと、を備える、
請求項８に記載の半導体チップ。
【請求項１１】
前記第１の電極パッドおよび前記第２の電極パッドの少なくとも一方から出力される前記信号はアドレス信号およびコマンド信号である、請求項１に記載の半導体チップ。
【請求項１２】
前記第１の電極パッドは前記半導体チップの一辺に設けられ、前記第２の電極パッドは前記一辺とは異なる一辺に設けられ、さらに前記第１の電極パッドが設けられている前記一辺または前記第２の電極パッドが設けられている前記異なる一辺のいずれか一方の辺に、少なくとも一つの第３の電極パッドが設けられており、
前記第３の電極パッドから出力される信号は、データ信号である、
請求項１１に記載の半導体チップ。
【請求項１３】
請求項１２に記載の半導体チップと、
当該半導体チップと接続される他の半導体チップと、を備える半導体装置であって、
前記半導体チップが備える前記第３の電極パッドは、前記第１の電極パッドが設けられている辺に設けられており、
前記他の半導体チップはメモリチップであると共に、一辺にアドレス信号およびコマンド信号が供給される電極パッドが、当該一辺と対向する辺にデータ信号が供給される電極パッドがそれぞれ配置され、
前記半導体チップと前記他の半導体チップとが、それぞれ水平方向に配置されて互いに接続される場合、前記半導体チップの前記第１の電極パッドと、前記他の半導体チップが備えるアドレス信号およびコマンド信号が供給される前記電極パッドとが接続され、
前記半導体チップと前記メモリチップとが、それぞれ積層されて互いに接続される場合、前記半導体チップの前記第２の電極パッドと、前記メモリチップが備えるアドレス信号およびコマンド信号が供給される前記電極パッドとが接続される、
半導体装置。
【請求項１４】
請求項１に記載の半導体チップと、
前記半導体チップを実装する第１のパッケージ基板と、
前記他の半導体チップと、
前記他の半導体チップを実装する第２のパッケージ基板と、
前記半導体チップが実装された第１のパッケージ基板と前記他の半導体チップが実装された第２のパッケージ基板とを実装する実装基板と、を備え、
前記半導体チップと前記他の半導体チップは、前記第１のパッケージ基板、実装基板、および前記第２のパッケージ基板を介して接続される、
半導体装置。
【請求項１５】
請求項１に記載の半導体チップと、
前記半導体チップと積層されて実装される前記他の半導体チップと、
前記半導体チップおよび前記他の半導体チップを実装する第３のパッケージ基板と、を備え、
前記半導体チップと前記他の半導体チップは前記第３のパッケージ基板を介して接続される、
半導体装置。
【請求項１６】
パッケージ基板と、
前記パッケージ基板上に設けられた第１の電極パッドと、
前記パッケージ基板上に設けられ、前記第１の電極パッドとは異なる第２の電極パッドと、
前記パッケージ基板上に設けられた半導体チップと、
前記半導体チップ上に設けられた第３の電極パッドと、
前記半導体チップ上に設けられ、前記第３の電極パッドから出力される信号と同じ信号が出力可能であり、前記第３の電極パッドとは異なる第４の電極パッドと、
を有し、
前記パッケージ基板上の前記第１の電極パッドは前記半導体チップ上の前記第３の電極パッドとボンディングワイヤーで接続される一方で、前記パッケージ基板上の前記第２の電極パッドは、前記半導体チップ上の前記第４の電極パッドと接続されていないことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体チップおよび半導体装置に関し、特に半導体チップをパッケージ基板に実装する際のコスト低減、パッケージ基板の小型化、および配線パターンの最適化を実現することが可能な半導体チップおよび半導体装置に関する。
【背景技術】
【０００２】
近年、半導体チップをパッケージ基板に実装する際に、コスト低減、パッケージ基板の小型化、および配線パターンの最適化を実現することが求められている。
【０００３】
特許文献１には、同一の固体撮像素子において、同一の信号が接続された複数のパッドを備えることにより、複数の実装形態およびパッケージ形態に対応することを可能にする技術が開示されている。図１７は、特許文献１に開示されている固体撮像素子を示す図である。図１７において、固体撮像素子６３１は、トランジスタなどから構成される内部回路６３２と、固体撮像素子６３１の外部と接続するためのパッド開口部メタル６３６を備えたパッド群６３４およびパッド群６３５とを有する。パッド群６３４とパッド群６３５は、内部回路６３２とメタル配線６３３を介して接続され、同一信号が入力または出力されるパッド６３７、パッド６３８をそれぞれ有している。
【０００４】
特許文献１に開示されている技術では、内部回路６３２からの同一信号が、メタル配線６３３により固体撮像素子６３１の複数の辺に配設された複数のパッドに供給されている。このため、リードフレームなどにワイヤー接続する際に、パッドピッチの確保が必要な信号に対しては、同一信号が接続された異なる辺にあるパッドを使用することにより、実装上必要となるパッドピッチを確保することが可能となる。
【０００５】
また、バンプを使用する場合など、狭ピッチで実装が可能な場合においては、同一信号が接続されたパッドの中から使用するパッドを任意に選択することが可能であり、例えば一辺のみのパッドを用いて実装することも可能である。
【０００６】
特許文献２には、対向する２辺から外部リードが導出されているパッケージに半導体チップを実装する際、外部リードの導出方向が変更になった場合であっても半導体チップのパッド位置を配列し直す必要が生じないような半導体チップに関する技術が開示されている。特許文献３には、パッドを一端面に配置すると共に、当該パッドと同一機能のパッドを対向する端面にも配置した半導体チップに関する技術が開示されている。
【０００７】
特許文献４には、集積回路が形成されている半導体ペレットがＩＣカード用基板に取り付けられている半導体装置に関する技術が開示されている。特許文献４にかかる技術において、半導体ペレットの表面に設けられているボンディングパッド電極は、第１の配置状態をもって配置された複数の第１ボンディングパッド電極と、当該第１ボンディングパッド電極と同種の機能が与えられ当該第１の配置状態と異なる第２配置状態をもって配置された複数の第２ボンディングパッド電極とから構成されている。そして、複数個の第１ボンディングパッド電極または複数個の第２ボンディングパッド電極のいずれか一方のボンディングパッド電極とそれに対応する外部端子リードとが電気的に導通されている。
【０００８】
特許文献５には、メモリ性能の悪化、ペレット製作コストの増加およびパッケージ製作コストの増加を引き起こすことなしに、同一の半導体メモリ（ペレット）でフェースアップおよびフェースダウンのペレット搭載方式のパッケージに対応可能な技術が開示されている。特許文献５に開示されている半導体メモリ（ペレット）では、同一の機能を有した外部接続用電極パッド群がペレット中心線によって分割される第１象限と第２象限の両方に配置されている。また、同一の機能を有した外部接続用電極パッド群がペレット中心線と直交する第２のペレット中心線によって分割される第３の象限と第４の象限のどちらか一方に配置されている。さらに、同一の機能を有した外部接続用電極パッド群が、ペレット中心線と直交するペレット辺長の半分の幅をもつペレット中心線内に配置されている。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２００６−４１３４３号公報
【特許文献２】特開平０５−１９０６７４号公報
【特許文献３】特開平０２−２３０７４９号公報
【特許文献４】特開昭６３−２６７５９８号公報
【特許文献５】特開平１１−６７８１７号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
複数の半導体チップ同士を接続する場合、半導体チップ間の配線長が長くなったり、配線が複雑になったりするという問題がある。半導体チップ間の配線長が長くなると配線遅延が生じ、また、ボンディングワイヤーの長さが長くなったり配線が複雑になったりするとパッケージサイズが大きくなりコストがかかる。上記で説明した特許文献１に開示されている技術では半導体チップ間における接続が考慮されていないため、このような課題を解決することはできない。
【００１１】
このように、複数の半導体チップ同士を接続する場合、半導体チップを実装する際のコスト低減、パッケージ基板の小型化、および配線パターンの最適化を実現することが困難であるという問題があった。
【課題を解決するための手段】
【００１２】
本発明にかかる半導体チップは、半導体チップに設けられ、少なくとも一つの第１の電極パッドと、前記半導体チップに設けられる少なくとも一つの電極パッドであって、前記第１の電極パッドから出力される信号と同じ信号を出力可能である第２の電極パッドと、を備え、前記第１の電極パッドおよび前記第２の電極パッドのうち、前記信号が供給される他の半導体チップの他の電極パッドと距離が近い方の電極パッドが、前記他の半導体チップの前記他の電極パッドと接続される。
【００１３】
本発明にかかる半導体チップでは、半導体チップを他の半導体チップと接続する際、第１の電極パッドおよび第２の電極パッドのうち、信号が供給される他の半導体チップの電極パッドと距離が近い方の電極パッドが他の半導体チップの電極パッドと接続される。これにより、半導体チップを他の半導体チップと接続する際に配線長が長くなったり、配線が複雑になったりすることを抑制することができる。よって、半導体チップを実装する際のコスト低減、パッケージ基板の小型化、および配線パターンの最適化を実現することが可能になる。
【発明の効果】
【００１４】
本発明により、半導体チップを実装する際のコスト低減、パッケージ基板の小型化、および配線パターンの最適化を実現することが可能な半導体チップおよび半導体装置を提供することができる。
【図面の簡単な説明】
【００１５】
【図１】実施の形態１にかかる半導体チップを示す図である。
【図２】実施の形態１にかかる半導体チップの実装例を示す上面図である。
【図３】実施の形態１にかかる半導体チップの実装例を示す側面図である。
【図４】実施の形態１にかかる半導体チップの他の実装例を示す上面図である。
【図５】実施の形態１にかかる半導体チップの他の実装例を示す側面図である。
【図６】実施の形態１にかかる半導体チップの具体例を示す図である。
【図７】図６に示した半導体チップの具体例における電極パッドの配置を示す図である。
【図８】実施の形態１にかかる半導体チップを実装するためのパッケージ基板の一例を示す図である。
【図９】実施の形態１にかかる半導体チップと共に実装されるメモリチップを示す図である。
【図１０】実施の形態１にかかる半導体チップと共に実装されるメモリチップを実装するためのパッケージ基板の一例を示す図である。
【図１１】図８に示したパッケージ基板と図９に示したパッケージ基板を実装基板に実装した一例を示す図である。
【図１２】実施の形態１にかかる半導体チップとメモリチップを積層して実装した一例を示す図である。
【図１３】実施の形態１にかかる半導体チップの他の構成例を示す図である。
【図１４】実施の形態２にかかる半導体チップを示す図である。
【図１５】実施の形態２にかかる半導体チップにおけるセレクタ回路の具体例を示す図である。
【図１６】実施の形態２にかかる半導体チップにおける設定回路の具体例を示す図である。
【図１７】特許文献１に開示されている固体撮像素子を示す図である。
【発明を実施するための形態】
【００１６】
実施の形態１
以下、図面を参照して本発明の実施の形態について説明する。
図１は、本発明の実施の形態１にかかる半導体チップを示す図である。図１に示す半導体チップ１０は、電極パッド群（第１の電極パッド群）１と、電極パッド群（第２の電極パッド群）２と、電極パッド群（第３の電極パッド群）３、４と、内部回路５とを備える。なお、それぞれの電極パッド群は、少なくともひとつの電極パッドを備えていればよく、複数の電極パッドを備えていることに本発明の権利範囲は限定されない。しかし、以下の説明では、全体的な接続関係や構造を把握しやすくするため、電極パッド群という言葉を用いて本発明の実施の形態を説明していく。
【００１７】
ここで、図１では、電極パッド群１は、半導体チップ１０の一辺に設けられると共に、複数の電極パッド６を備える。電極パッド群２は、半導体チップ１０の前記一辺と異なる辺に設けられると共に、電極パッド群１が備える複数の電極パッド６に対応した複数の電極パッド７を備える。ここで、電極パッド群１が備える複数の電極パッド６に対応した複数の電極パッド７とは、電極パッド群２が備える各電極パッド７に対して、電極パッド群１が備える各電極パッド６と同一の信号がそれぞれ供給されることを意味する。また、図１に示した例では、電極パッド群１と電極パッド群２は互いに対向する面に配置されているが、例えば図１３に示した半導体チップ３１０のように電極パッド群１と電極パッド群２とを互いに隣り合う辺に配置してもよい。つまり、各電極パッド群の配置は任意に決定することができるのであって、さらに言えば、電極パッド群１と電極パッド群２とが異なる辺に設けられていることも必須ではない。すなわち、本質的には、電極パッド群１のうちの一の電極パッドが所定の信号を出力し、電極パッド群２は係る所定の信号と同じ信号を出力可能であればよい。
【００１８】
内部回路５は、電極パッド群１および電極パッド群２の少なくとも一方の電極パッド群が備える電極パッドに配線１１を介して信号を出力する。配線１１は半導体チップ１０の内部で分岐している。図１に示す本実施の形態にかかる半導体チップ１０では、内部回路５は電極パッド群１が備える複数の電極パッド６と電極パッド群２が備える複数の電極パッド７のそれぞれに対して、一対一に対応した同一の信号を出力する。つまり、内部回路５は、電極パッド群１が備える１つの電極パッドと電極パッド群２が備える１つの電極パッドに同一の信号を出力する。同様に、内部回路５は、電極パッド群１が備える他の１つの電極パッドと電極パッド群２が備える他の１つの電極パッドに同一の信号を出力する。これ以外の電極パッドについても同様である。なお、上記説明では、電極パッド群１の一の電極パッドが出力する信号と同じ信号を電極パッド群２の一の電極パッドが出力可能であることをわかりやすく説明するための一例として、便宜上、半導体チップの内部回路５が第１の電極パッド群１の電極パッドと第２の電極パッド群２の電極パッドのそれぞれに信号を出力しているに過ぎないことに留意すべきである。
【００１９】
また、内部回路５は、電極パッド群３が備える複数の電極パッド８に配線１３を介して信号を出力する。また、内部回路５は、電極パッド群４が備える複数の電極パッド９に配線１４を介して信号を出力する。
【００２０】
なお、本実施の形態にかかる半導体チップ１０では、電極パッド群１と電極パッド群２のみを備えている構成でもよく、また電極パッド群１〜４の他にも電極パッド群を備えている構成でもよい。すなわち、本実施の形態にかかる半導体チップ１０では、少なくとも電極パッド群１と電極パッド群２を備えていればよい。また、内部回路５は各電極パッドに信号を出力すると共に、内部回路５が各電極パッドを介して信号を入力するように構成してもよい。
【００２１】
次に、本実施の形態にかかる半導体チップ１０の実装例について図２、図３を用いて説明する。図２は、本実施の形態にかかる半導体チップの実装例を示す上面図である。図３は、本実施の形態にかかる半導体チップの実装例を示す側面図である。図２、図３に示す例では、半導体チップ１０と半導体チップ（他の半導体チップ）３０とが互いに水平方向に配置されるように実装されている。なお、本明細書では、複数の半導体チップ１０、３０がパッケージ基板や実装基板を用いて実装された場合、これらを総称して半導体装置と記載する。
【００２２】
ここで、半導体チップ１０が備える電極パッド群１または電極パッド群２は、半導体チップ３０が備える電極パッド群３３と接続されるものとする。この場合、図２、図３に示すように、半導体チップ１０が備える電極パッド群１の方が電極パッド群２よりも半導体チップ３０が備える電極パッド群３３に近いため、電極パッド群１が、半導体チップ３０が備える電極パッド群３３と接続される。以下、詳細に説明する。
【００２３】
図３に示すように、半導体チップ１０はパッケージ基板２０上に実装される。図２に示すように、半導体チップ１０の電極パッド群１が備える電極パッド６は、公知のボンディングワイヤーのプロセスが適用されることによって、ボンディングワイヤー６１を用いてパッケージ基板２０の電極パッド群２２が備える電極パッド２５と接続される。半導体チップ１０の電極パッド群３が備える電極パッド８は、ボンディングワイヤー６２を用いてパッケージ基板２０の電極パッド群２１が備える電極パッド２４と接続される。半導体チップ１０の電極パッド群４が備える電極パッド９は、ボンディングワイヤー６３を用いてパッケージ基板２０の電極パッド群２３が備える電極パッド２６と接続される。この時、半導体チップ１０の電極パッド群２が備える電極パッド７は用いられない。
【００２４】
また、図３に示すように、パッケージ基板２０が備える複数の電極パッド２５は、電極パッド毎に設けられた内部配線７２を介して、電極パッド毎に設けられたボール８２と接続されている。同様に、パッケージ基板２０が備える複数の電極パッド２４、２６は電極パッド毎に設けられた内部配線７１を介して、電極パッド毎に設けられたボール８１と接続されている。半導体チップ１０とパッケージ基板２０はモールド８８を用いて封止されている。
【００２５】
また、図２に示すように、半導体チップ３０の電極パッド群３１が備える電極パッド３４は、公知のボンディングワイヤーのプロセスが適用されることによって、ボンディングワイヤー６４を用いてパッケージ基板４０の電極パッド群４１が備える電極パッド４４と接続されている。半導体チップ３０の電極パッド群３２が備える電極パッド３５は、ボンディングワイヤー６５を用いてパッケージ基板４０の電極パッド群４２が備える電極パッド４５と接続されている。半導体チップ３０の電極パッド群３３が備える電極パッド３６は、ボンディングワイヤー６６を用いてパッケージ基板４０の電極パッド群４３が備える電極パッド４６と接続されている。
【００２６】
また、図３に示すように、パッケージ基板４０が備える複数の電極パッド４６は、電極パッド毎に設けられた内部配線７３を介して、電極パッド毎に設けられたボール８３と接続されている。同様に、パッケージ基板４０が備える複数の電極パッド４４、４５は電極パッド毎に設けられた内部配線７４を介して、電極パッド毎に設けられたボール８４と接続されている。半導体チップ３０とパッケージ基板４０はモールド８９を用いて封止されている。
【００２７】
そして、半導体チップ１０が実装されたパッケージ基板２０と半導体チップ３０が実装されたパッケージ基板４０は、実装基板５０を用いて接続されている。つまり、パッケージ基板２０が備える複数のボール８１は、パッケージ基板４０が備える複数のボール８４とボール毎に設けられた内部配線５２を介してそれぞれ接続されている。同様に、パッケージ基板２０が備える複数のボール８２は、パッケージ基板４０が備える複数のボール８３とボール毎に設けられた内部配線５１を介してそれぞれ接続されている。
【００２８】
このような構成により、半導体チップ１０が備える電極パッド６は、ボンディングワイヤー６１、電極パッド２５、内部配線７２、ボール８２、内部配線５１、ボール８３、内部配線７３、電極パッド４６、ボンディングワイヤー６６を介して、半導体チップ３０が備える電極パッド３６と接続される。同様に、半導体チップ１０が備える電極パッド８は、半導体チップ３０が備える電極パッド３４と接続される。同様に、半導体チップ１０が備える電極パッド９は、半導体チップ３０が備える電極パッド３５と接続される。
【００２９】
なお、パッケージ基板２０が備える内部配線７１、７２、ボール８１、８２、パッケージ基板４０が備える内部配線７３、７４、ボール８３、８４、実装基板５０が備える内部配線５１、５２はそれぞれ、少なくとも半導体チップ１０が備える電極パッドの数に対応する数が設けられている。また、図２において、パッケージ基板４０上にボンディングワイヤーが接続されていない電極パッドが配置されているが、これらの電極パッドは実際にはボンディングワイヤーが接続され、他の信号が入力される。ここで、他の信号とは、例えばＵＳＢの信号やＬＣＤへの出力の信号が考えられる。また電源やグランドがこれらの電極パッドに接続されることもある。しかし、これら具体的な例に本発明の権利範囲が限定されることがないことは、当業者であれば明らかに認識するところである。
【００３０】
次に、本実施の形態にかかる半導体チップ１０の他の実装例について図４、図５を用いて説明する。図４は、本実施の形態にかかる半導体チップの他の実装例を示す上面図である。図５は、本実施の形態にかかる半導体チップの他の実装例を示す側面図である。図４、図５に示す例では、半導体チップ１０と半導体チップ３０とが互いに積層されている。
【００３１】
ここで、半導体チップ１０が備える電極パッド群１または電極パッド群２は、半導体チップ３０が備える電極パッド群３３と接続されるものとする。この場合、図４、図５に示すように、半導体チップ１０が備える電極パッド群２の方が電極パッド群１よりも半導体チップ３０が備える電極パッド群３３に近いため、電極パッド群２が、半導体チップ３０が備える電極パッド群３３と接続される。以下、詳細に説明する。
【００３２】
図５に示すように、半導体チップ１０はパッケージ基板９０上に実装される。また、半導体チップ３０は、半導体チップ１０上にスペーサ１１１を介して実装されている。図４に示すように、半導体チップ１０の電極パッド群２が備える電極パッド７は、ボンディングワイヤー１０１を用いてパッケージ基板９０の電極パッド９１と接続されている。半導体チップ１０の電極パッド群３が備える電極パッド８は、ボンディングワイヤー１０３を用いてパッケージ基板９０の電極パッド９３と接続されている。半導体チップ１０の電極パッド群４が備える電極パッド９は、ボンディングワイヤー１０５を用いてパッケージ基板９０の電極パッド９５と接続されている。この時、半導体チップ１０の電極パッド群１が備える電極パッド６は用いられない。
【００３３】
また、図４に示すように、半導体チップ３０の電極パッド群３１が備える電極パッド３４は、ボンディングワイヤー１０４を用いてパッケージ基板９０の電極パッド９４と接続されている。半導体チップ３０の電極パッド群３２が備える電極パッド３５は、ボンディングワイヤー１０６を用いてパッケージ基板９０の電極パッド９６と接続されている。半導体チップ３０の電極パッド群３３が備える電極パッド３６は、ボンディングワイヤー１０２を用いてパッケージ基板９０の電極パッド９２と接続されている。
【００３４】
パッケージ基板９０の電極パッド９１と電極パッド９２は、パッケージ基板９０の内部配線９７を介して接続されている。同様に、パッケージ基板９０の電極パッド９３と電極パッド９４は、パッケージ基板９０の内部配線９８を介して接続されている。同様に、パッケージ基板９０の電極パッド９５と電極パッド９６は、パッケージ基板９０の内部配線９９を介して接続されている。また、半導体チップ１０、半導体チップ３０、およびパッケージ基板９０はモールド１０９を用いて封止されている。
【００３５】
このような構成により、半導体チップ１０が備える電極パッド７は、ボンディングワイヤー１０１、電極パッド９１、内部配線９７、電極パッド９２、ボンディングワイヤー１０２を介して、半導体チップ３０が備える電極パッド３６と接続される。同様に、半導体チップ１０が備える電極パッド８は、ボンディングワイヤー１０３、電極パッド９３、内部配線９８、電極パッド９４、ボンディングワイヤー１０４を介して、半導体チップ３０が備える電極パッド３４と接続される。同様に、半導体チップ１０が備える電極パッド９は、ボンディングワイヤー１０５、電極パッド９５、内部配線９９、電極パッド９６、ボンディングワイヤー１０６を介して、半導体チップ３０が備える電極パッド３５と接続される。
【００３６】
以上で説明したように、本実施の形態では、半導体チップ１０が備える電極パッドと半導体チップ３０が備える電極パッドとをそれぞれ接続する際に、半導体チップ１０が備える電極パッド群１および電極パッド群２のうち、半導体チップ１０と半導体チップ３０との実装形態に応じて、使用する電極パッド群を切り替えている。
【００３７】
すなわち、図２、図３に示した例では、半導体チップ１０と半導体チップ３０とが互いに水平方向に配置されるように実装されている。この時、半導体チップ１０が備える電極パッド群１および電極パッド群２のうち、当該電極パッド群１または電極パッド群２と接続される半導体チップ３０が備える電極パッド群３３と近い方の電極パッド群１が用いられている。
【００３８】
一方、図４、図５に示した例では、半導体チップ１０と半導体チップ３０とが互いに積層されるように実装されている。この時、半導体チップ１０が備える電極パッド群１および電極パッド群２のうち、当該電極パッド群１または電極パッド群２と接続される半導体チップ３０が備える電極パッド群３３と近い方の電極パッド群２が用いられている。
【００３９】
換言すれば、本実施の形態にかかる半導体チップ１０を半導体チップ（他の半導体チップ）３０と接続する際、電極パッド群１および電極パッド群２のうち、内部回路５が出力する信号が供給される半導体チップ（他の半導体チップ）３０の電極パッドと距離が近い方の電極パッド群の電極パッドが使用される。
【００４０】
このように、本実施の形態にかかる半導体チップでは、複数の半導体チップ同士を接続する際に、使用する電極パッド群を切り替えているので、半導体チップ間の配線長が長くなったり、配線が複雑になったりすることを抑制することができる。つまり、実装するパッケージ形態ごとに使用する電極パッドを選択することで、ボンディングワイヤー長や基板配線パターンをパッケージごとに最適化することができる。これにより、半導体チップをパッケージ基板に実装する際のコスト低減、パッケージ基板の小型化、および配線パターンの最適化を実現することが可能な半導体チップおよび半導体装置を提供することができる。
【００４１】
次に、本実施の形態にかかる半導体チップの具体例について説明する。以下で説明する具体例では、図１〜図５で説明した半導体チップ１０を半導体チップ２１０とし、図２〜図５で説明した半導体チップ３０をメモリチップ（ＬｐＤＤＲ：Low-Power DDR）とする。ここで、ＬｐＤＤＲは、ＰＣなどで使う通常のＤＲＡＭとは別であり、携帯機器等がターゲットの低消費電力版ＤＲＡＭ規格である。具体的にはＬｐＤＤＲ、ＬｐＤＤＲ２があり、たとえばこの実施例ではMax 400MbpsのＬｐＤＤＲを使用するとすることができる。しかし、半導体チップ３０がこのＬｐＤＤＲに限られないことは、当業者であれば明らかなことである。なお、ＬｐＤＤＲは、ＤＤＲ１形式のＤＲＡＭの低消費電力版とも言うことができる。
【００４２】
図６は、本実施の形態にかかる半導体チップの具体例（半導体チップ）を示す図である。図６に示す半導体チップ２１０は、電極パッド群２０１〜２０４と、メモリコントローラ（ＭＥＭＣ）２０５とを備える。
【００４３】
電極パッド群２０１、２０２は特定端子を備え、この特定端子からはアドレスおよびコマンド信号（Ａｄｄ／Ｃｍｄ）が出力される。電極パッド群２０１と電極パッド群２０２はそれぞれ互いに対向する位置に配置されている。メモリコントローラ２０５は、配線２１１を介して、電極パッド群２０１と電極パッド群２０２とにアドレスおよびコマンド信号（Ａｄｄ／Ｃｍｄ）を出力する。配線２１１は半導体チップ２１０内で分岐されている。
【００４４】
電極パッド群２０３はデータ信号［１５：０］を入出力する端子であり、電極パッド群２０１と同一の辺に配置されている。メモリコントローラ２０５と電極パッド群２０３は配線２１３を用いて接続されている。同様に、電極パッド群２０４はデータ信号［３１：１６］を入出力する端子であり、電極パッド群２０１と同一の辺に配置されている。メモリコントローラ２０５と電極パッド群２０４は配線２１４を用いて接続されている。なお、半導体チップ210には、アドレスやコマンド信号の出力バッファや、データの入出力バッファが存在しており、半導体チップに設けられた配線によって、所望の回路と接続されている。
【００４５】
図７は、図６に示した半導体チップ２１０の電極パッド群２０１〜２０４が備える電極パッドの配置を示す図である。電極パッド群２０３のＤａｔａ［１５：０］端子は、図７に示すＤＱ００〜ＤＱ１５のように配置されている。電極パッド群２０４のＤａｔａ［３１：１６］端子は、図７に示すＤＱ１６〜ＤＱ３１のように配置されている。電極パッド群２０１、２０２のＡｄｄｒｅｓｓ／Ｃｏｍｍａｎｄ端子は、図７に示すように配置されている。なお、それぞれの信号を具体的に記載すると次のようになる。すなわち、Ａ00〜Ａ13はアドレス信号の各ビット、ＣＳＢはチップセレクトの反転信号、ＲＡＳＢはロウアドレスストローブの反転信号、ＣＡＳＢはカラムアドレスストローブの反転信号、ＷＥＢはライトイネーブルの反転信号、ＣＫＢはクロック信号の反転、ＣＫはクロック信号、ＣＫＥはクロックイネーブル、ＢＡ０、ＢＡ１はそれぞれ、Bank Address を指定するInput信号である。ＬｐＤＤＲはメモリ領域が４つに分かれており、各領域を Bank(Bank0〜3)と呼ぶ。どの Bank を Active にするかなどをＢＡ０、ＢＡ１で制御する。なお、上記説明はあくまでも実施の形態を具体的に説明するためのものであり、本発明の権利範囲がこのような具体的構成に限定されないことは、当業者であれば明らかである。
【００４６】
図８は、図６に示した半導体チップ２１０を実装するためのパッケージ基板２２０の一例を示す図である。ここで、図８に示すパッケージ基板２２０は、図２、図３で説明したパッケージ基板２０に対応している。図８はパッケージ基板２２０を上部から見た図であり、ボール２２５は実際にはパッケージ基板の下部に配置されている。なお、パッケージ基板２２０は、半導体チップ２１０とメモリチップ２３０とが互いに水平方向に配置されるように実装される場合（図１１参照）に用いられる。
【００４７】
図８に示すように、パッケージ基板２２０は複数のボール２２５が配置されている。各ボール２２５はパッケージ基板２２０の内部配線（不図示）を介して、パッケージ基板２２０の上部に設けられた電極パッド（不図示）と接続されている。
【００４８】
図８に示す例では、半導体チップ２１０の電極パッド群２０３が備えるＤａｔａ［１５：０］端子と接続されたボールが領域２２１に配置されている。また、半導体チップ２１０の電極パッド群２０１が備えるＡｄｄ／Ｃｍｄ端子と接続されたボールが領域２２２に配置されている。また、半導体チップ２１０の電極パッド群２０４が備えるＤａｔａ［３１：１６］端子と接続されたボールが領域２２３に配置されている。
【００４９】
図９は、図６に示した半導体チップ２１０と共に実装されるメモリチップを示す図である。図９に示すように、メモリチップ２３０は、電極パッド群２３１〜２３３を備える。電極パッド群２３１は、データ信号［１５：０］を入出力する端子である。電極パッド群２３２は、データ信号［３１：１６］を入出力する端子である。電極パッド群２３１と電極パッド群２３２はメモリチップ２３０の同一の辺に配置されている。電極パッド群２３３は、アドレスおよびコマンド信号（Ａｄｄ／Ｃｍｄ）を入力する端子である。電極パッド群２３３は、電極パッド群２３１および電極パッド群２３２が配置されている辺と対向する辺に配置されている。
【００５０】
半導体チップ２１０とメモリチップ２３０とが実装される場合、メモリチップ２３０の電極パッド群２３１は、半導体チップ２１０の電極パッド群２０３と接続される。また、メモリチップ２３０の電極パッド群２３２は、半導体チップ２１０の電極パッド群２０４と接続される。また、メモリチップ２３０の電極パッド群２３３は、半導体チップ２１０の電極パッド群２０１または電極パッド群２０２と接続される。
【００５１】
図１０は、図９に示したメモリチップを実装するためのパッケージ基板の一例を示す図である。ここで、図１０に示すパッケージ基板２４０は、図２、図３で説明したパッケージ基板４０に対応している。図１０はパッケージ基板２４０を上部から見た図であり、ボール２４５は実際にはパッケージ基板の下部に配置されている。なお、パッケージ基板２４０は、半導体チップ２１０とメモリチップ２３０とが互いに水平方向に配置されるように実装される場合（図１１参照）に用いられる。
【００５２】
図１０に示すように、パッケージ基板２４０は複数のボール２４５が配置されている。各ボール２４５はパッケージ基板２４０の内部配線（不図示）を介して、パッケージ基板２４０の上部に設けられた電極パッド（不図示）と接続されている。
【００５３】
図１０に示す例では、メモリチップ２３０の電極パッド群２３１が備えるＤａｔａ［１５：０］端子と接続されたボールが領域２４１に配置されている。また、メモリチップ２３０の電極パッド群２３２が備えるＤａｔａ［３１：１６］端子と接続されたボールが領域２４３に配置されている。また、メモリチップ２３０の電極パッド群２３３が備えるＡｄｄ／Ｃｍｄ端子と接続されたボールが領域２４２に配置されている。
【００５４】
また、図１０の表は各ボールが接続されているメモリチップ２３０の端子を示しており、表中のＡ〜Ｒ、１〜９は、パッケージ基板２４０に配置されているボールの位置（Ａ〜Ｒ、１〜９で特定される）に対応している。例えば、位置Ａ−１で示されるボールは、メモリチップ２３０の「ＶＳＳ」に接続されている。同様に、位置Ｎ−３で示されるボールは、メモリチップ２３０の「ＤＱ１２」に接続されている。
【００５５】
図１１は、図８に示したパッケージ基板２２０と図１０に示したパッケージ基板２４０を実装基板２５０に実装した状態を示す図である。なお、図１１には図示しないが、パッケージ基板２２０には半導体チップ２１０が実装されており、パッケージ基板２４０にはメモリチップ２３０が実装されている。
【００５６】
図１１に示すように、パッケージ基板２２０とパッケージ基板２４０は、パッケージ基板２２０のＤａｔａ［１５：０］端子に対応するボールが配置されている領域２２１と、パッケージ基板２４０のＤａｔａ［１５：０］端子に対応するボールが配置されている領域２４１とが対向するように、パッケージ基板２２０のＡｄｄ／Ｃｍｄ端子に対応するボールが配置されている領域２２２と、パッケージ基板２４０のＡｄｄ／Ｃｍｄ端子に対応するボールが配置されている領域２４２とが対向するように、パッケージ基板２２０のＤａｔａ［３１：１６］端子に対応するボールが配置されている領域２２３と、パッケージ基板２４０のＤａｔａ［３１：１６］端子に対応するボールが配置されている領域２４３とが対向するように、配置されている。
【００５７】
そして、パッケージ基板２２０のＤａｔａ［１５：０］端子に対応するボールと、パッケージ基板２４０のＤａｔａ［１５：０］端子に対応するボールとが、実装基板２５０の内部配線（不図示）を介して接続されている。同様に、パッケージ基板２２０のＡｄｄ／Ｃｍｄ端子に対応するボールと、パッケージ基板２４０のＡｄｄ／Ｃｍｄ端子に対応するボールとが、実装基板２５０の内部配線（不図示）を介して接続されている。同様に、パッケージ基板２２０のＤａｔａ［３１：１６］端子に対応するボールと、パッケージ基板２４０のＤａｔａ［３１：１６］端子に対応するボールとが、実装基板２５０の内部配線（不図示）を介して接続されている。
【００５８】
図１１に示したように、半導体チップ２１０とメモリチップ２３０が互いに水平方向に配置されるように実装される場合、半導体チップ２１０が実装されているパッケージ基板２２０の外部端子（ボール）は、実装基板に実装されたメモリチップ２３０に近い側にまとめて配置されている。この時、半導体チップ２１０の一辺に配置された電極パッド２０１、２０３、２０４が使用されている。このような構成により、ボンディングワイヤーの長さを短くし、パッケージ基板の配線パターンを簡素化することができる。なお、メモリチップ２３０と接続する際は実装基板２５０の内部配線が用いられるが、性能を悪化させないために各信号線の配線は等しくなるように実装基板が設計されている。
【００５９】
次に、図１２を用いて、半導体チップ２１０とメモリチップ２３０が積層されて実装される場合について説明する。図１２において、半導体チップ２１０はパッケージ基板２９０上に実装されている。また、メモリチップ２３０は、半導体チップ２１０上に実装されている。なお、図１２に示した構成は、図４に示した構成に対応しており、断面図は図５に対応している。つまり、図１２に示した半導体チップ２１０、メモリチップ２３０、パッケージ基板２９０はそれぞれ、図４、図５に示した半導体チップ１０、半導体チップ３０、パッケージ基板９０に対応している。
【００６０】
図１２に示すように、半導体チップ２１０の電極パッド群２０３が備えるＤａｔａ［１５：０］端子はそれぞれ、パッケージ基板上の電極パッド群２９２が備える電極パッドと接続されている。メモリチップ２３０の電極パッド群２３１が備えるＤａｔａ［１５：０］端子はそれぞれ、パッケージ基板上の電極パッド群２９２が備える電極パッドと接続されている。そして、半導体チップ２１０のＤａｔａ［１５：０］端子と接続されているパッケージ基板２９０上の電極パッドのそれぞれと、メモリチップ２３０のＤａｔａ［１５：０］端子と接続されているパッケージ基板２９０上の電極パッドのそれぞれは、パッケージ基板２９０の内部配線（図４の内部配線９８に対応する）によって接続されている。
【００６１】
同様に、半導体チップ２１０の電極パッド群２０４が備えるＤａｔａ［３１：１６］端子はそれぞれ、パッケージ基板上の電極パッド群２９３が備える電極パッドと接続されている。メモリチップ２３０の電極パッド群２３２が備えるＤａｔａ［３１：１６］端子はそれぞれ、パッケージ基板上の電極パッド群２９３が備える電極パッドと接続されている。そして、半導体チップ２１０のＤａｔａ［３１：１６］端子と接続されているパッケージ基板２９０上の電極パッドのそれぞれと、メモリチップ２３０のＤａｔａ［３１：１６］端子と接続されているパッケージ基板２９０上の電極パッドのそれぞれは、パッケージ基板２９０の内部配線（図４の内部配線９９に対応する）によって接続されている。
【００６２】
半導体チップ２１０の電極パッド群２０２が備えるＡｄｄ／Ｃｍｄ端子はそれぞれ、パッケージ基板上の電極パッド群２９１が備える電極パッドと接続されている。メモリチップ２３０の電極パッド群２３３が備えるＡｄｄ／Ｃｍｄ端子はそれぞれ、パッケージ基板上の電極パッド群２９１が備える電極パッドと接続されている。そして、半導体チップ２１０のＡｄｄ／Ｃｍｄ端子と接続されているパッケージ基板２９０上の電極パッドのそれぞれと、メモリチップ２３０のＡｄｄ／Ｃｍｄ端子と接続されているパッケージ基板２９０上の電極パッドのそれぞれは、パッケージ基板２９０の内部配線（図４の内部配線９７に対応する）によって接続されている。この時、半導体チップ２１０の電極パッド群２０１は使用されない。
【００６３】
メモリチップ２３０において、電極パッド群２３１と電極パッド群２３２は同一の辺に配置されており、また、電極パッド群２３３は、電極パッド群２３１および電極パッド群２３２が配置されている辺と対向する辺に配置されている。ここで、電極パッド群２３３はＡｄｄ／Ｃｍｄ端子を備える。図１２に示した例では、半導体チップ２１０とメモリチップ２３０が積層されて実装される場合、半導体チップ２１０が備える電極パッド群２０１と電極パッド群２０２のうち、メモリチップ２３０が備える電極パッド群（Ａｄｄ／Ｃｍｄ端子）２３３と近い方の電極パッド群である電極パッド群２０２が使用されている。よって、このような構成により、ボンディングワイヤーの長さを短くし、パッケージ基板の配線パターンを簡素化することができる。
【００６４】
以上で説明したように、本実施の形態にかかる半導体チップでは、複数の半導体チップ同士を接続する際に、使用する電極パッド群を切り替えているので、半導体チップ間の配線長が長くなったり、配線が複雑になったりすることを抑制することができる。つまり、実装するパッケージ形態ごとに使用する電極パッドを選択することで、ボンディングワイヤー長や基板配線パターンをパッケージごとに最適化することができる。これにより、半導体チップをパッケージ基板に実装する際のコスト低減、パッケージ基板の小型化、および配線パターンの最適化を実現することが可能な半導体チップおよび半導体装置を提供することができる。
【００６５】
実施の形態２
次に、本発明の実施の形態２について説明する。図１４は、本実施の形態にかかる半導体チップを示す図である。本実施の形態にかかる半導体チップ４１０は、内部回路５から出力された信号を、電極パッド群１および電極パッド群２のいずれか一方へ選択的に出力するためのセレクタ回路４３０と、設定回路４２２と、ＣＰＵ４２１とを備える。これ以外の構成は実施の形態１の場合と同様であるので、同一の構成要素については同一の符号を付し重複した説明を省略する。
【００６６】
図１４に示す半導体チップ４１０が備えるセレクタ回路４３０は、内部回路５から出力された信号を、電極パッド群１が備える複数の電極パッドおよび電極パッド群２が備える複数の電極パッドのいずれか一方へ選択的に出力する。つまり、セレクタ回路４３０は、内部回路５からの信号を配線４３１を介して電極パッド群１が備える複数の電極パッドへ出力する場合と、内部回路５からの信号を配線４３２を介して電極パッド群２が備える複数の電極パッドへ出力する場合とを切り替える。
【００６７】
設定回路４２２は、セレクタ回路４３０の信号の出力先に関する情報を記憶している回路である。セレクタ回路４３０の信号の出力先に関する情報は、ＣＰＵ４２１に入力されたユーザプログラム４２０に基づき設定される。設定回路４２２は、例えばレジスタ回路を用いて構成することができる。
【００６８】
図１５は、セレクタ回路４３０の具体例を示す図である。セレクタ回路４３０は複数のＡＮＤ回路（ＡＮＤ１〜ＡＮＤ８）を備える。ＡＮＤ１の出力は電極パッド群１が備える電極パッド６_１に接続されている。ＡＮＤ１の一方の入力には、内部回路５からの信号５１１が供給される。ＡＮＤ１の他方の入力には、設定回路４２２からの信号５０１が供給される。ＡＮＤ５の出力は電極パッド群２が備える電極パッド７_１に接続されている。ＡＮＤ５の一方の入力には、内部回路５からの信号５１１が供給される。ＡＮＤ５の他方の入力には、設定回路４２２からの信号５０２が供給される。
【００６９】
同様に、ＡＮＤ２の出力は電極パッド群１が備える電極パッド６_２に接続されている。ＡＮＤ２の一方の入力には、内部回路５からの信号５１２が供給される。ＡＮＤ２の他方の入力には、設定回路４２２からの信号５０１が供給される。ＡＮＤ６の出力は電極パッド群２が備える電極パッド７_２に接続されている。ＡＮＤ６の一方の入力には、内部回路５からの信号５１２が供給される。ＡＮＤ６の他方の入力には、設定回路４２２からの信号５０２が供給される。
【００７０】
同様に、ＡＮＤ３の出力は電極パッド群１が備える電極パッド６_３に接続されている。ＡＮＤ３の一方の入力には、内部回路５からの信号５１３が供給される。ＡＮＤ３の他方の入力には、設定回路４２２からの信号５０１が供給される。ＡＮＤ７の出力は電極パッド群２が備える電極パッド７_３に接続されている。ＡＮＤ７の一方の入力には、内部回路５からの信号５１３が供給される。ＡＮＤ７の他方の入力には、設定回路４２２からの信号５０２が供給される。
【００７１】
同様に、ＡＮＤ４の出力は電極パッド群１が備える電極パッド６_４に接続されている。ＡＮＤ４の一方の入力には、内部回路５からの信号５１４が供給される。ＡＮＤ４の他方の入力には、設定回路４２２からの信号５０１が供給される。ＡＮＤ８の出力は電極パッド群２が備える電極パッド７_４に接続されている。ＡＮＤ８の一方の入力には、内部回路５からの信号５１３が供給される。ＡＮＤ８の他方の入力には、設定回路４２２からの信号５０２が供給される。
【００７２】
図１５に示したように、ＡＮＤ１とＡＮＤ５の一方の入力には内部回路５からの共通の信号５１１が供給される。ＡＮＤ２とＡＮＤ６の一方の入力には内部回路５からの共通の信号５１２が供給される。ＡＮＤ３とＡＮＤ７の一方の入力には内部回路５からの共通の信号５１３が供給される。ＡＮＤ４とＡＮＤ８の一方の入力には内部回路５からの共通の信号５１４が供給される。そして、設定回路４２２は、内部回路５からの信号５１１、５１２、５１３、５１４を出力する方のＡＮＤ回路に対してハイレベルの信号を出力する。例えば、電極パッド群１の電極パッド６_１〜６_４に内部回路５からの信号５１１、５１２、５１３、５１４をそれぞれ出力する場合、設定回路４２２はＡＮＤ１〜ＡＮＤ４の他方の入力にハイレベルの信号５０１を出力し、ＡＮＤ５〜ＡＮＤ８の他方の入力にローレベルの信号５０２を出力する。逆に、電極パッド群２の電極パッド７_１〜７_４に内部回路５からの信号５１１、５１２、５１３、５１４をそれぞれ出力する場合、設定回路４２２はＡＮＤ５〜ＡＮＤ８の他方の入力にハイレベルの信号５０２を出力し、ＡＮＤ１〜ＡＮＤ４の他方の入力にローレベルの信号５０１を出力する。
【００７３】
なお、図１５に示したセレクタ回路４３０は一例であり、同様の動作を実現することができる回路であればどのような回路を用いてもよい。
【００７４】
このようにセレクタ回路４３０を設けることで、配線４３１と配線４３２のうち使用しない方の配線に信号が出力されることを抑制できるので、不要な電流の発生を抑制できる。よって、半導体チップの消費電力を低減することができる。また、不要な配線からノイズが混入することを抑制することができる。
【００７５】
次に、図１６を用いて設定回路の具体例について説明する。図１６に示すように、設定回路４２２は、抵抗Ｒ１、Ｒ２、ヒューズ５５１、５５２、ＮＭＯＳトランジスタＭＮ１、ＭＮ２を備える。
【００７６】
ＮＭＯＳトランジスタＭＮ１のゲートはＣＰＵ４２１からの出力に、ソースはＧＮＤに、ドレインは信号５０１が出力されるノード（ノード５０１とも記載する）に、接続されている。ヒューズ５５１の一端は電源電圧ＶＤＤに、他端はノード５０１に接続されている。抵抗Ｒ１の一端はノード５０１に、他端はＧＮＤに接続されている。
【００７７】
同様に、ＮＭＯＳトランジスタＭＮ２のゲートはＣＰＵ４２１からの出力に、ソースはＧＮＤに、ドレインは信号５０２が出力されるノード（ノード５０２とも記載する）に、接続されている。ヒューズ５５２の一端は電源電圧ＶＤＤに、他端はノード５０２に接続されている。抵抗Ｒ２の一端はノード５０２に、他端はＧＮＤに接続されている。
【００７８】
例えば、ノード５０１にハイレベルの信号を、ノード５０２にローレベルの信号を出力するように設定回路４２２を設定する場合、設定回路４２２の設定時にＣＰＵ４２１はＮＭＯＳトランジスタＭＮ２のゲートにハイレベルの信号を出力する。すると、ＮＭＯＳトランジスタＭＮ２がオン状態となり、電源ＶＤＤからヒューズ５５２、ＮＭＯＳトランジスタＭＮ２を経由してＧＮＤへ電流が流れる。この時、電源ＶＤＤの電圧をヒューズ５５２を切断することができる程度に高く設定しておく。これにより、ＮＭＯＳトランジスタＭＮ２をオン状態とするタイミングで、ヒューズ５５２を切断することができる。一方、この時、ＣＰＵ４２１はＮＭＯＳトランジスタＭＮ１のゲートにローレベルの信号を出力する。この場合、ＮＭＯＳトランジスタＭＮ１には電流が流れないため、ヒューズ５５１は切断されない。
【００７９】
よって、設定回路４２２は、ヒューズ５５１が切断されていないためノード５０１にハイレベルの信号（ＶＤＤ１）を出力する。一方、設定回路４２２は、ヒューズ５５２が切断されているためノード５０２にローレベルの信号を出力する。
【００８０】
なお、ノード５０１にローレベルの信号を、ノード５０２にハイレベルの信号を出力するように設定回路４２２を設定する場合は、設定回路４２２の設定時にＣＰＵ４２１がＮＭＯＳトランジスタＭＮ１のゲートにハイレベルの信号を、ＮＭＯＳトランジスタＭＮ２のゲートにローレベルの信号を出力するようにする。
【００８１】
なお、図１６に示した設定回路４３０は一例であり、同様の動作を実現することができる回路であればどのような回路を用いてもよい。例えば設定回路４２２はレジスタであり、ユーザプログラムをロードしたＣＰＵが、値をレジスタに書き込む。そしてレジスタに書き込まれた値によって、どの電極パッドが他の半導体チップと接続されるかが選択されるようにしてもよい。
【００８２】
以上、本発明を上記実施形態に即して説明したが、上記実施形態の構成にのみ限定されるものではなく、本願特許請求の範囲の請求項の発明の範囲内で当業者であればなし得る各種変形、修正、組み合わせを含むことは勿論である。
【符号の説明】
【００８３】
１  第１の電極端子群
２  第２の電極端子群
３、４  電極端子群
５  内部回路
６、７、８、９  電極パッド
１０、３０  半導体チップ
２０、４０  パッケージ基板
５０  実装基板
【図１】
2012114241.tif 000003
【図２】
2012114241.tif 000004
【図３】
2012114241.tif 000005
【図４】
2012114241.tif 000006
【図５】
2012114241.tif 000007
【図６】
2012114241.tif 000008
【図７】
2012114241.tif 000009
【図８】
2012114241.tif 000010
【図９】
2012114241.tif 000011
【図１０】
2012114241.tif 000012
【図１１】
2012114241.tif 000013
【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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