(57)【要約】【課題】ＩＤＤＱテスト等にかかる時間を短縮できる半導体集積回路を提供する。【解決手段】ＣＭＯＳ論理回路１０を集積した半導体集積回路１において、ＣＭＯＳ論理回路１０の複数の出力段ＣＭＯＳデバイス１２と、外部へ信号を出力する複数の出力端子３２との間に、出力論理値制御回路２０を設ける。出力論理値制御回路２０は、複数の出力段ＣＭＯＳデバイス１２に各々対応して複数設けられた２入力１出力の論理演算子２１で構成され、一方の入力端に出力段ＣＭＯＳデバイス１２が出力する論理値を、他方の入力端に制御信号２２を入力する。この論理演算子２１は、制御信号２２をＨｉｇｈ又はＬｏｗのどちらかに固定すれば出力端の論理値をＨｉｇｈ又はＬｏｗのどちらかに固定できる演算子である。【選択図】図１
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【特許請求の範囲】
【請求項１】
ＣＭＯＳ論理回路を集積した半導体集積回路であって、
半導体集積回路に形成された出力端子に、前記ＣＭＯＳ論理回路が出力する論理値をそのまま出力する通常モードと、前記ＣＭＯＳ論理回路が出力する論理値にかかわらず予め定めた固定の論理値を出力するテストモードとを切り替えて制御する、出力論理値制御回路を集積することを特徴とする、半導体集積回路。
【請求項２】
前記出力論理値制御回路は、前記ＣＭＯＳ論理回路による演算結果を出力する出力段ＣＭＯＳデバイスと前記出力端子との間に設けられることを特徴とする、請求項１に記載の半導体集積回路。
【請求項３】
前記出力論理値制御回路は、２つの入力端のどちらかに入力される論理値を固定すれば出力端に現れる論理値が固定される論理演算子を備え、
前記論理演算子は、前記出力段ＣＭＯＳデバイスが出力する論理値を一方の入力端に入力し、他方の入力端に入力する制御信号の論理値が切り替わることで、前記通常モードと前記テストモードとを切り替えることを特徴とする、請求項２に記載の半導体集積回路。
【請求項４】
前記制御信号は、前記テストモードにおいて、前記ＣＭＯＳ論理回路から前記論理演算子に与えられることを特徴とする、請求項３に記載の半導体集積回路。
【請求項５】
前記テストモードは、ＩＤＤＱテストにおいて前記ＣＭＯＳ論理回路の静止電源電流を観測するときに用いられることを特徴とする、請求項１に記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路に関し、より特定的には、ＩＤＤＱテスト等の対象となるＣＭＯＳ論理回路を集積した半導体集積回路に関する。
【背景技術】
【０００２】
半導体集積回路（ＩＣ）に集積されたＣＭＯＳ（相補型金属酸化膜半導体）論理回路の検査方法として、静止電源電流観測テスト等と呼ばれるＩＤＤＱテストが知られている。このＩＤＤＱテストは、スキャンテストやファンクションテストでは検出が困難であった配線間ショートやトランジスタリーク等の回路異常を検出できるので、半導体集積回路の信頼性を向上させるテスト手段として有用である。
【０００３】
このＩＤＤＱテストとは、故障や欠陥等がない正常状態のＣＭＯＳデバイスは、スイッチング動作をしていない動作静止時にはごくわずかな電流（静止電流と呼ばれる）しか流れないが、故障や欠陥等がある異常状態のＣＭＯＳデバイスは、動作静止時であっても正常状態と比べて数倍の電流が流れるという特性を利用したものであり、ＣＭＯＳ論理回路の静止電源電流（Ｉｄｄｑ）を測定して所定の基準電流値と比較することによって、ＣＭＯＳデバイスの異常の有無を判断するテスト方法である。
【０００４】
周知のファンクションテストでは、ＣＭＯＳ論理回路内部のＣＭＯＳデバイスを動作させて、その動作で得られる論理値をＣＭＯＳ論理回路の信号出力点（半導体集積回路の出力端子）まで伝播させた上で、この信号出力点の論理値を観測しなければならないのに対し、ＩＤＤＱテストでは、ＣＭＯＳ論理回路内部のＣＭＯＳデバイスを動作させて、ＣＭＯＳ論理回路の静止電源電流を観測するだけでよい。このため、ＩＤＤＱテストは、ファンクションテストよりも簡単かつ観測性が優れている。
【０００５】
また、図３に例示されるように、半導体集積回路１０１に集積されるＣＭＯＳ論理回路１１０の内部には、一般に数十〜数百程度の複数のＣＭＯＳデバイス１１１が形成されている。このため、ＩＤＤＱテストでは、この複数のＣＭＯＳデバイス１１１の各々について、異常の有無を判断する検査が行われている。
【０００６】
具体的には、従来のＩＤＤＱテストでは、検査対象となるＣＭＯＳデバイス１１１毎にそのＣＭＯＳデバイス１１１に適した論理状態にＣＭＯＳ論理回路１１０の内部を変化させるテストパターンを入力端子１３１から入力し、ＣＭＯＳ論理回路１１０の内部の各ノード（ＣＭＯＳデバイス１１１間の接続点）の論理値を確定（論理値をＨｉｇｈ論理値「１」又はＬｏｗ論理値「０」のいずれかに固定）させた後、ＣＭＯＳ論理回路１１０の静止電源電流を観測することを行っている。例えば、特許文献１を参照。
【０００７】
このように、従来のＩＤＤＱテストでは、ＣＭＯＳ論理回路１１０の内部の論理状態を変化させて各ノードの論理値を確定させる第１の工程と、各ノードの論理値を確定させた後にＣＭＯＳ論理回路１１０の静止電源電流を測定する第２の工程とを、複数のＣＭＯＳデバイス１１１の全てについて検査が完了するまでに必要な回数だけ繰り返し行うことで、ＣＭＯＳ論理回路１１０の異常の有無を高精度に判断している。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００５−１４０７５９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
通常、ＩＤＤＱテストは、ＣＭＯＳ論理回路１１０が集積されたチップ状の半導体集積回路１０１がＩＣパッケージに搭載された状態で行われるか、又はこのＩＣパッケージが基板に実装された状態で行われる。従って、ＣＭＯＳ論理回路１１０を構成するＣＭＯＳデバイス１１１の内、半導体集積回路１０１の出力端子（ボンディングパッド）１３２に直接接続された出力段ＣＭＯＳデバイス１１２は、ボンディングワイヤが持つ抵抗値、出力端子やパッケージ端子が持つ寄生容量、及び基板への実装で接続される回路等、様々な外的負荷による影響を受ける。
【００１０】
このような外的負荷の影響を受けるため（負荷が増えるため）、出力段ＣＭＯＳデバイス１１２は、上述した第１の工程において、テストパターンが入力されてから自らの論理値を確定させるまでに要する時間ｔが、出力段以外のＣＭＯＳデバイス１１１よりも相対的に長くなる。従って、第２の工程の処理が開始できる状態になるまで、つまりＣＭＯＳ論理回路１１０を構成するＣＭＯＳデバイス１１１及び出力段ＣＭＯＳデバイス１１２の全ての論理値が確定して静止電源電流が安定するまでの時間Ｔも、必然的に長くなる。
図４は、ＣＭＯＳ論理回路１１０を構成するＣＭＯＳデバイス１１１及び出力段ＣＭＯＳデバイス１１２について、上述した時間ｔ及び時間Ｔを比較した図である。
【００１１】
このため、従来の半導体集積回路１０１では、ＣＭＯＳ論理回路１１０を形成するＣＭＯＳデバイスの１つ当たりにかかる検査時間（第１の工程及び第２の工程が完了する時間）が長くなる。この検査時間の長さは、検査するＣＭＯＳデバイスの数が多ければ多いほど顕著に影響し、結果的にＩＤＤＱテストの長時間化という問題を引き起こす。
【００１２】
それ故に、本発明の目的は、ＩＤＤＱテスト等の時に出力段ＣＭＯＳデバイスへ外的負荷の影響を与えないように制御して、ＣＭＯＳ論理回路のＩＤＤＱテスト等に要する時間の短縮を図った半導体集積回路を提供することである。
【課題を解決するための手段】
【００１３】
本発明は、ＣＭＯＳ論理回路を集積した半導体集積回路に向けられている。そして、上記目的を達成するために、本発明の半導体集積回路は、半導体集積回路に形成された出力端子に、ＣＭＯＳ論理回路が出力する論理値をそのまま出力する通常モードと、ＣＭＯＳ論理回路が出力する論理値にかかわらず予め定めた固定の論理値を出力するテストモードとを切り替えて制御する、出力論理値制御回路を集積する。
かかる構成により、ＣＭＯＳ論理回路が、出力端子にボンディングされるワイヤが持つ抵抗値、出力端子や半導体集積回路が搭載されるパッケージ端子が持つ寄生容量、及びパッケージが基板へ実装されることで接続される回路等による外的負荷を受けることを防ぐことができる。
【００１４】
この出力論理値制御回路は、ＣＭＯＳ論理回路による演算結果を出力する出力段ＣＭＯＳデバイスと出力端子との間に設けられることが望ましい。
この位置に出力論理値制御回路を設ければ、テスト時間に大きく影響するＣＭＯＳ論理回路の出力段ＣＭＯＳデバイスが受ける外的負荷を防ぐことができるので、テスト時間の短縮が期待できる。
【００１５】
また、典型的には、出力論理値制御回路は、２つの入力端のどちらかに入力される論理値を固定すれば出力端に現れる論理値が固定される論理演算子（ＯＲ、ＮＯＲ、ＡＮＤ、ＮＡＮＤ等）を備える。そして、この論理演算子は、出力段ＣＭＯＳデバイスが出力する論理値を一方の入力端に入力し、他方の入力端に入力する制御信号の論理値が切り替わることで、通常モードとテストモードとを切り替える。
かかる構成により、制御信号の論理値を切り替えるだけで簡単に通常モードとテストモードとを切り替えることができる。
【００１６】
なお、テストモードにおいて、制御信号をＣＭＯＳ論理回路から論理演算子に与えるように構成すれば、制御信号を入力する専用の入力端子等が不要となる。また、このテストモードは、ＩＤＤＱテストにおいてＣＭＯＳ論理回路の静止電源電流を観測するとき等に用いられる。
【００１７】
また、上述した本発明の半導体集積回路が集積する出力論理値制御回路が行う処理は、一連の処理手順を与える出力論理値制御方法として捉えることができる。この出力論理値制御方法は、一連の処理手順をコンピュータに実行させるためのプログラムの形式で提供される。このプログラムは、コンピュータ読み取り可能な記録媒体を介してコンピュータの記憶装置に導入されてもよいし、記録媒体上から直接実行されてもよい。この記録媒体は、ＲＯＭやＲＡＭやフラッシュメモリ等の半導体メモリ、フレキシブルディスクやハードディスク等の磁気ディスクメモリ、ＣＤ−ＲＯＭやＤＶＤやＢＤ等の光ディスクメモリ、及びメモリカード等をいい、電話回線や搬送路等の通信媒体も含まれる。
【発明の効果】
【００１８】
上述のように、本発明の半導体集積回路によれば、ＩＤＤＱテスト等の時には、出力段ＣＭＯＳデバイスに外的負荷がかからないようにＣＭＯＳ論理回路と出力端子との接続を切り替える。これにより、ＣＭＯＳ論理回路のＩＤＤＱテスト等に要する時間を短縮することができる。
【図面の簡単な説明】
【００１９】
【図１】本発明の一実施形態に係る半導体集積回路１の構成例を示す図
【図２】各種の論理演算子２１における入力論理値と出力論理値との関係を示す図
【図３】従来の半導体集積回路１０１の構成例を示す図
【図４】ＣＭＯＳデバイス１１１及び出力段ＣＭＯＳデバイス１１２について時間ｔ及び時間Ｔを比較した図
【発明を実施するための形態】
【００２０】
以下、本発明の一実施形態について、図面を参照しながら説明する。
図１は、本発明の一実施形態に係る半導体集積回路１の構成例を示す図である。図１において、本実施形態の半導体集積回路１は、ＣＭＯＳ論理回路１０と、出力論理値制御回路２０と、複数の入出力端子３１及び３２とを集積している。この半導体集積回路１は、具体的にはＩＣチップであり、所定のＩＣパッケージに搭載され、かつ、ボンディングワイヤを介して、複数の入出力端子３１及び３２がＩＣパッケージが備える複数のパッケージ端子にそれぞれ電気的に接続されることによって製品化される。
【００２１】
まず、本発明の半導体集積回路１の各構成の概要を説明する。
複数の入出力端子３１及び３２の内、外部から信号を入力する複数の入力端子３１（図１の例では４つ）は、ＣＭＯＳ論理回路１０の対応する信号入力点にそれぞれ接続される。ＣＭＯＳ論理回路１０は、複数のＣＭＯＳデバイス１１及び１２（バッファ、インバータ、及び論理演算子等）で構成され、各々の信号入力点に入力された信号について所定の論理演算を行うことで得られた結果（論理値）を、ＣＭＯＳ論理回路１０の最終出力段に設けられる複数の出力段ＣＭＯＳデバイス１２（図１の例では５つ）の信号出力点から出力する。
【００２２】
出力論理値制御回路２０は、ＣＭＯＳ論理回路１０の複数の出力段ＣＭＯＳデバイス１２と、複数の入出力端子３１及び３２の内、外部へ信号を出力する複数の出力端子３２（図１の例では５つ）との間に設けられる。この出力論理値制御回路２０は、複数の出力段ＣＭＯＳデバイス１２の信号出力点から出力される演算結果の論理値を入力し、所定の制御信号２２に従って、この演算結果の論理値をそのまま複数の出力端子３２に出力する「通常モード」と、この演算結果の論理値にかかわらず固定の論理値を複数の出力端子３２に出力する「テストモード」とを、選択的に切り替える。
【００２３】
典型的な出力論理値制御回路２０は、複数の出力段ＣＭＯＳデバイス１２に各々対応して複数設けられた２入力１出力の論理演算子２１で構成される。この論理演算子２１には、２つの入力端のどちらかに入力される論理値を固定すれば出力端に現れる論理値が固定される演算素子が用いられる。例えば、論理和（ＯＲ）、否定論理和（ＮＯＲ）、論理積（ＡＮＤ）、及び否定論理積（ＮＡＮＤ）等の演算子である。図１の例では、否定論理和の論理演算子２１を用いた場合の構成を示している。
【００２４】
各論理演算子２１の一方の入力端には、対応する出力段ＣＭＯＳデバイス１２から出力される演算結果の論理値が入力され、各論理演算子２１の他方の入力端には、制御信号２２が入力される。この制御信号２２は、上述した通常モード及びテストモードの時に、Ｈｉｇｈ「論理値：１」及びＬｏｗ「論理値：０」のいずれかを論理演算子２１の他方の入力端に与える。いずれのモードの時にいずれの論理値を与えるかは、図２に示すように出力論理値制御回路２０に用いる論理演算子２１の種類によって決定される。図２は、各種の論理演算子２１における入力論理値と出力論理値との関係を示す図である。
【００２５】
次に、制御信号２２を用いた論理演算子２１の論理値制御によって、本発明の半導体集積回路１で得られる効果を説明する。
背景技術で述べたように、ＩＤＤＱテストでは、ＣＭＯＳ論理回路１０を形成する複数のＣＭＯＳデバイス１１及び１２の各々について検査を行うため、ＣＭＯＳ論理回路１０内部の論理状態を変化させて各ノードの論理値を確定させる第１の工程と、各ノードの論理値を確定させた後にＣＭＯＳ論理回路１０の静止電源電流を測定する第２の工程とを、複数回繰り返して行う。このため、様々な外的負荷によってそれぞれの第１の工程において出力段ＣＭＯＳデバイス１２の論理値の確定までに時間がかかると、ＩＤＤＱテストの開始から完了までの時間が長くなる。
【００２６】
そこで、本発明の半導体集積回路１では、ＩＤＤＱテストを行う場合、制御信号２２をテストモードに設定して、論理演算子２１の出力端に現れる論理値を固定する。例えば、図１に示した論理演算子２１にＮＯＲ論理演算子を用いた出力論理値制御回路２０の場合には、次のように制御信号２２が制御される。
【００２７】
まず、ＩＤＤＱテストを行わない通常モード時は、Ｌｏｗ論理値「０」の制御信号２２が論理演算子２１の他方の入力端に与えられる。これにより、論理演算子２１の出力端には、論理演算子２１の一方の入力端に入力される出力段ＣＭＯＳデバイス１２からの演算結果の論理値が反転して出力される（図２を参照）。
一方、ＩＤＤＱテストを行うテストモード時は、Ｈｉｇｈ論理値「１」の制御信号２２が論理演算子２１の他方の入力端に与えられる。これにより、論理演算子２１の出力端には、論理演算子２１の一方の入力端に入力される出力段ＣＭＯＳデバイス１２からの演算結果の論理値にかかわらず、常時Ｌｏｗ論理値「０」が出力される。
【００２８】
この制御信号２２は、ＣＭＯＳ論理回路１０内に予め形成された制御信号生成回路（図示せず）によって生成され、ＩＤＤＱテスト時にＣＭＯＳ論理回路１０から出力論理値制御回路２０へ内部供給されるように構成してもよいし（図１の例）、半導体集積回路１に専用の入力端子３１を設けて、ＩＤＤＱテスト時にこの専用の入力端子３１を介して外部から供給されるように構成してもよい。なお、前者の場合、ＩＤＤＱテスト時には制御信号生成回路を駆動していなければならないため、制御信号生成回路を構成するＣＭＯＳデバイスについては検査できない。よって、この制御信号生成回路を構成するＣＭＯＳデバイスに対しては、出力論理値制御回路２０を使用しない従来の静止電源電流を観測する手法で検査することが望ましい。
【００２９】
以上のように、本発明の一実施形態に係る半導体集積回路１によれば、ＩＤＤＱテストを行うテストモード時は、出力論理値制御回路２０の出力論理値を固定する。従って、テストモード時には、ＣＭＯＳ論理回路１０の出力段ＣＭＯＳデバイス１２の出力端が、出力端子３２にボンディングされるワイヤが持つ抵抗値、出力端子３２や半導体集積回路１が搭載されるパッケージ端子が持つ寄生容量、及びパッケージが基板へ実装されることで接続される回路等の、様々な外的負荷による影響を受けなくなる。
これにより、ＩＤＤＱテストにおける第１の工程での出力段ＣＭＯＳデバイス１２の論理値が確定するまでに要する時間が短くなり、ＩＤＤＱテストの開始から完了するまでに要する時間を短縮することができる（ＩＤＤＱテストの高速化）。
【００３０】
なお、上記実施形態では、出力論理値制御回路２０を構成する論理演算子２１が、全て同じ論理演算子（図１の例では全てＮＯＲ論理演算子）である場合を説明した。しかし、論理演算子２１は全て同じである必要はなく、出力の論理値が固定できる論理演算子であれば複数の種類を混在させて構成してもよい。
例えば、出力先の出力端子３２にオープンドレインのＮチャネル型ＭＯＳトランジスタが接続されるような論理演算子２１であれば、出力がＬｏｗ論理値で固定できるＮＯＲ論理演算子やＡＮＤ論理演算子等が適している。また、出力先の出力端子３２にオープンドレインのＰチャネル型ＭＯＳトランジスタが接続されるような論理演算子２１であれば、出力がＨｉｇｈ論理値で固定できるＯＲ論理演算子やＮＡＮＤ論理演算子等が適している。すなわち、出力端子３２に接続される回路によって、最適な論理演算子２１を使用することが望ましい。
【００３１】
また、上記実施形態では、出力論理値制御回路２０を構成する論理演算子２１が複数である場合を説明したが、ＣＭＯＳ論理回路１０に含まれる出力段ＣＭＯＳデバイス１２が１つである場合には、論理演算子２１も１つでよい。
【産業上の利用可能性】
【００３２】
本発明の回路構成は、ＩＤＤＱテスト等の対象となるＣＭＯＳ論理回路を集積した半導体集積回路に利用可能であり、特にＩＤＤＱテスト等にかかる時間を短縮したい場合に有用である。
【符号の説明】
【００３３】
１、１０１  半導体集積回路
１０、１１０  ＣＭＯＳ論理回路
１１、１１１  ＣＭＯＳデバイス
１２、１１２  出力段ＣＭＯＳデバイス
２０  出力論理値制御回路
２１  論理演算子
２２  制御信号
３１、１３１  入力端子
３２、１３２  出力端子
【図１】
2012127911.tif 000003
【図２】
2012127911.tif 000004
【図３】
2012127911.tif 000005
【図４】
2012127911.tif 000006