(57)【要約】【課題】  高耐圧プロセスを使用することなく、回路的に高耐圧化したレベルシフト回路を実現できるようにする。【解決手段】  一対のＣＭＯＳインバータを有し一方のインバータの出力ノードを他方のインバータのＰチャネル型ＭＯＳトランジスタのゲート端子に交差結合してなるラッチ回路（２２）と、該ラッチ回路のいずれか一方の出力ノードに接続されたＣＭＯＳインバータからなる出力段（２３）とを有するレベルシフト回路において、ラッチ回路を構成する一対のＣＭＯＳインバータの各Ｐチャネル型のＭＯＳトランジスタ（Ｍｐ１，Ｍｐ２）とＮチャネル型のＭＯＳトランジスタ（Ｍｎ１，Ｍｎ２）との間に、ゲート端子が電源電圧と接地電位の中間の電位が印加される第３電圧端子（ＦＧＮＤ）に接続されたＰチャネル型のＭＯＳトランジスタ（Ｍｐ４，Ｍｐ５）をそれぞれ直列形態で設けた。【選択図】  図２
2012134690.tif 000002
【特許請求の範囲】
【請求項１】
第１の電源電圧が供給される第１電源電圧端子と接地点との間に直列に接続された第１導電型のＭＯＳトランジスタおよび第２導電型のＭＯＳトランジスタを有し、前記第１の電源電圧よりも低い第２電圧と接地電位との間で変化する第１振幅の信号を受けて前記第１の電源電圧を基準とする第２振幅の信号に変換するレベル変換手段と、
前記第１電源電圧端子と前記第１の電源電圧よりも低く前記接地電位よりも高い第３電圧が供給される第３電圧端子との間に直列に接続された第１導電型のＭＯＳトランジスタおよび第２導電型のＭＯＳトランジスタを有し前記レベル変換手段の出力ノードに接続された出力段と、
を有するレベルシフト回路であって、
前記レベル変換手段の前記第１導電型のＭＯＳトランジスタと前記第２導電型のＭＯＳトランジスタとの間に、ゲート端子が前記第３電圧端子に接続された第１導電型のＭＯＳトランジスタが直列形態で接続されていることを特徴とするレベルシフト回路。
【請求項２】
前記レベル変換手段は、前記第１電源電圧端子と接地点との間に直列に接続されたＰチャネル型のＭＯＳトランジスタおよびＮチャネル型のＭＯＳトランジスタを有する第１インバータ回路と、前記第１電源電圧端子と接地点との間に直列に接続されたＰチャネル型のＭＯＳトランジスタおよびＮチャネル型のＭＯＳトランジスタを有する第２インバータ回路とを備え、前記第１および第２インバータ回路の出力ノードに他方のインバータ回路のＰチャネル型のＭＯＳトランジスタのゲート端子が互いに交差結合されてなるラッチ回路であり、
前記出力段は、前記第１電源電圧端子と前記第３電圧端子との間に直列に接続されたＰチャネル型のＭＯＳトランジスタおよびＮチャネル型のＭＯＳトランジスタを有するＣＭＯＳインバータであって、
前記第１および第２インバータ回路の各Ｐチャネル型のＭＯＳトランジスタとＮチャネル型のＭＯＳトランジスタとの間に、ゲート端子が前記第３電圧端子に接続されたＰチャネル型のＭＯＳトランジスタがそれぞれ直列形態で接続されていることを特徴とする請求項１に記載のレベルシフト回路。
【請求項３】
前記第１電源電圧端子と前記第３電圧端子との間に、前記第１および第２インバータ回路の各Ｐチャネル型のＭＯＳトランジスタと直列をなすように、前記各Ｐチャネル型のＭＯＳトランジスタのうち対応するトランジスタのゲート電圧と同一の電圧がゲート端子に印加されるＮチャネル型のＭＯＳトランジスタがそれぞれ接続されていることを特徴とする請求項２に記載のレベルシフト回路。
【請求項４】
直流電圧が入力される電圧入力端子と負荷が接続される出力端子との間に接続されたインダクタと、
前記インダクタに間歇的に電流を流す駆動用スイッチング素子と、
出力側からのフィードバック電圧に応じて周波数が変化する一定パルス幅の駆動パルスもしくはフィードバック電圧に応じてパルス幅が変化する一定周波数の駆動パルスを生成して前記駆動用スイッチング素子をオン、オフ制御する制御信号を生成するスイッチング制御回路と、
前記制御信号に応じて前記駆動用スイッチング素子をオン、オフ駆動するドライバ回路と、
備え、入力電圧と異なる電位の電圧を出力するスイッチング電源装置であって、
前記駆動用スイッチング素子はＮチャネル型のＭＯＳトランジスタにより構成され、前記スイッチング制御回路と前記ドライバ回路との間に、前記制御信号をレベルシフトして前記ドライバ回路へ供給する請求項２または３に記載の構成を有するレベルシフト回路が設けられていることを特徴とするスイッチング電源装置。
【請求項５】
前記第３電圧端子は前記インダクタの一方の端子が接続される端子であり、該端子と前記レベルシフト回路の出力段およびドライバ回路に前記第１の電源電圧を供給する電源電圧端子との間にコンデンサが接続されていることを特徴とする請求項４に記載のスイッチング電源装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、回路的に高耐圧化したレベルシフト回路に関し、例えばスイッチング電源装置を構成するスイッチング素子をオン、オフ駆動する駆動回路に用いて好適なレベルシフト回路に関する。
【背景技術】
【０００２】
直流入力電圧を変換して異なる電位の直流電圧を出力する回路としてスイッチング・レギュレータ方式のＤＣ−ＤＣコンバータがある。かかるＤＣ−ＤＣコンバータには、電池などの直流電源から供給される直流電圧をインダクタ（コイル）に印加して電流を流しコイルにエネルギーを蓄積させる駆動用スイッチング素子と、該駆動用スイッチング素子がオフされているエネルギー放出期間にコイルの電流を整流する整流素子と、上記駆動用スイッチング素子をオン、オフ制御する制御回路を備えたＤＣ−ＤＣコンバータがある。
【０００３】
従来、スイッチング・レギュレータ方式のＤＣ−ＤＣコンバータには、インダクタに電流を流す駆動用スイッチング素子としてＰチャネルＭＯＳＦＥＴ（絶縁ゲート型電界効果トランジスタ）を用いるものとＮチャネルＭＯＳＦＥＴを用いるものとがある。駆動用スイッチング素子としてＰチャネルＭＯＳトランジスタを用いた場合、ＰチャネルＭＯＳトランジスタは同一サイズのＮチャネルＭＯＳトランジスタに比べて駆動力が小さいため、素子サイズが大きくなりこれを駆動する制御回路と同一半導体チップに取り込んで半導体集積回路化する場合、チップサイズの増大を招くという不具合がある。
【０００４】
一方、駆動用スイッチング素子としてＮチャネルＭＯＳトランジスタを用いた場合、ＰチャネルＭＯＳトランジスタの場合のゲート駆動信号と同一の振幅の信号を用いて駆動すると出力電圧がしきい値電圧分低くなってしまう。そこで、一般には、スイッチング素子を駆動する回路の最終段にレベルシフト回路およびブートストラップ回路を設けて、ＮチャネルＭＯＳトランジスタのゲート電圧を高くする手法が採られている。
【０００５】
図５に従来のレベルシフト回路の一例を示す。図５のレベルシフト回路は、入力段２１のインバータの電源電圧をＶｄｄ１−ＧＮＤとし、該インバータの後段に設けられたラッチ回路２２の電源電圧をＶｄｄ２−ＧＮＤ（ただしＶｄｄ２＞Ｖｄｄ１）、出力段２３のインバータの電源電圧をＶｄｄ２−ＧＮＤとすることで、Ｖｄｄ１−ＧＮＤの振幅の信号をＶｄｄ２−ＧＮＤの振幅の信号にレベルシフトして出力するものである。なお、ＤＣ−ＤＣコンバータのスイッチング素子を駆動する回路に使用されるレベルシフト回路では、出力段２３のインバータの低い側の電源電圧（接地電位）は動作状態に応じて電位が変動するフローティンググランドＦＧＮＤとなる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開平７−０７４６１６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
ところで、図５に示すようなレベルシフト回路においては、ラッチ回路２２および出力段２３を構成するＭＯＳトランジスタＭｐ１〜Ｍｐ３およびＭｎ３のゲート端子にＶｄｄ２〜ＧＮＤの電圧が印加されるため、電源電圧Ｖｄｄ２がＰチャネルＭＯＳトランジスタの耐圧よりも高いと素子が破壊されてしまうおそれがある。かかる不具合を回避するには、トランジスタＭｐ１〜Ｍｐ３およびＭｎ３としてゲート酸化膜を通常よりも厚くするなどして高耐圧化した素子を使用すれば良い。
【０００８】
しかしながら、高耐圧のトランジスタと通常の耐圧のトランジスタとが混在した半導体集積回路の製造プロセスにあっては、２種類の厚さのゲート酸化膜を形成する必要があるため、使用するマスクの枚数および工程数が増加してコストアップを招くという課題がある。また、既存の製造プロセスによっては、高耐圧ＭＯＳトランジスタの工程を持たない場合があり、そのようなプロセスを使用して製造せざるを得ない場合には、レベルシフト回路そのものを搭載することができないという課題がある。
なお、高耐圧化するためにＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタとの間に、印加される電圧を緩和するトランジスタを接続するようにした発明が提案されている（例えば特許文献１）。ただし、本発明は、前提となる条件および課題の解決の仕方が特許文献１に記載されている発明と異なる。
【０００９】
本発明は上記のような課題に着目してなされたもので、その目的とするところは、高耐圧プロセスを使用することなく、回路的に高耐圧化したレベルシフト回路を実現することができる技術を提供することにある。
【課題を解決するための手段】
【００１０】
本発明は、上記目的を達成するため、
第１の電源電圧が供給される第１電源電圧端子と接地点との間に直列に接続された第１導電型のＭＯＳトランジスタおよび第２導電型のＭＯＳトランジスタを有し、前記第１の電源電圧よりも低い第２電圧と接地電位との間で変化する第１振幅の信号を受けて前記第１の電源電圧を基準とする第２振幅の信号に変換するレベル変換手段と、
前記第１電源電圧端子と前記第１の電源電圧よりも低く前記接地電位よりも高い第３電圧が供給される第３電圧端子との間に直列に接続された第１導電型のＭＯＳトランジスタおよび第２導電型のＭＯＳトランジスタを有し前記レベル変換手段の出力ノードに接続された出力段と、
を有するレベルシフト回路であって、
前記レベル変換手段の前記第１導電型のＭＯＳトランジスタと前記第２導電型のＭＯＳトランジスタとの間に、ゲート端子が前記第３電圧端子に接続された第１導電型のＭＯＳトランジスタが直列形態で接続されるように構成した。
【００１１】
上記のような構成によれば、レベル変換手段の出力ノードの電位が第３電圧端子の電圧の近傍まで下がると、ゲート端子が第３電圧端子に接続された第１導電型のＭＯＳトランジスタがオフすることで、レベル変換手段および出力段のＣＭＯＳインバータを構成する第１導電型のＭＯＳトランジスタに耐圧以上の電圧が印加されるのを回避することができる。
【００１２】
ここで、望ましくは、前記レベル変換手段は、前記第１電源電圧端子と接地点との間に直列に接続されたＰチャネル型のＭＯＳトランジスタおよびＮチャネル型のＭＯＳトランジスタを有する第１インバータ回路と、前記第１電源電圧端子と接地点との間に直列に接続されたＰチャネル型のＭＯＳトランジスタおよびＮチャネル型のＭＯＳトランジスタを有する第２インバータ回路とを備え、前記第１および第２インバータ回路の出力ノードに他方のインバータ回路のＰチャネル型のＭＯＳトランジスタのゲート端子が互いに交差結合されてなるラッチ回路であり、
前記出力段は、前記第１電源電圧端子と前記第３電圧端子との間に直列に接続されたＰチャネル型のＭＯＳトランジスタおよびＮチャネル型のＭＯＳトランジスタを有するＣＭＯＳインバータであって、
前記第１および第２インバータ回路の各Ｐチャネル型のＭＯＳトランジスタとＮチャネル型のＭＯＳトランジスタとの間に、ゲート端子が前記第３電圧端子に接続されたＰチャネル型のＭＯＳトランジスタがそれぞれ直列形態で接続されているようにする。
【００１３】
上記のような構成によれば、ラッチ回路のいずれか電位の低い方の出力ノードの電位が第３電圧端子の電圧の近傍まで下がると、ゲート端子が第３電圧端子に接続されたＰチャネル型のＭＯＳトランジスタがオフすることで、ラッチ回路および出力段のＣＭＯＳインバータを構成するＰチャネル型のＭＯＳトランジスタに耐圧以上の電圧が印加されるのを回避することができる。また、レベル変換手段がフリップフロップ型のラッチ回路により構成されることとなるため、入力信号の変化に対する出力信号の応答が速くなる。
【００１４】
また、望ましくは、前記第１電源電圧端子と前記第３電圧端子との間に、前記第１および第２インバータ回路の各Ｐチャネル型のＭＯＳトランジスタと直列をなすように、前記各Ｐチャネル型のＭＯＳトランジスタのうち対応するトランジスタのゲート電圧と同一の電圧がゲート端子に印加されるＮチャネル型のＭＯＳトランジスタがそれぞれ接続されているようにする。
これにより、高耐圧化のために設けたＭＯＳトランジスタのソース・ドレイン間の寄生容量を介してラッチ回路を構成するＣＭＯＳインバータの入出力ノードの電位が大きく下げられるのを防止し、ラッチ回路および出力段のＣＭＯＳインバータを構成するＰチャネル型のＭＯＳトランジスタに耐圧以上の電圧が印加されるのを回避することができる。
【００１５】
さらに、望ましくは、直流電圧が入力される電圧入力端子と負荷が接続される出力端子との間に接続されたインダクタと、
前記インダクタに間歇的に電流を流す駆動用スイッチング素子と、
出力側からのフィードバック電圧に応じて周波数が変化する一定パルス幅の駆動パルスもしくはフィードバック電圧に応じてパルス幅が変化する一定周波数の駆動パルスを生成して前記駆動用スイッチング素子をオン、オフ制御する制御信号を生成するスイッチング制御回路と、
前記制御信号に応じて前記駆動用スイッチング素子をオン、オフ駆動するドライバ回路と、
備え、入力電圧と異なる電位の電圧を出力するスイッチング電源装置であって、
前記駆動用スイッチング素子はＮチャネル型のＭＯＳトランジスタにより構成され、前記スイッチング制御回路と前記ドライバ回路との間に、前記制御信号をレベルシフトして前記ドライバ回路へ供給する請求項２または３に記載の構成を有するレベルシフト回路が設けられているように構成する。
これにより、インダクタに電流を流す駆動用スイッチング素子としてＮチャネル型のＭＯＳトランジスタを使用した場合に、レベルシフト回路によってレベルシフトした信号によって駆動用スイッチング素子を充分なオン状態にすることができるとともに、レベルシフト回路を構成するＭＯＳトランジスタに耐圧以上の電圧が印加されるのを回避することができる。
【００１６】
さらに、望ましくは、前記第３電圧端子は前記インダクタの一方の端子が接続される端子であり、該端子と前記レベルシフト回路の出力段およびドライバ回路に前記第１の電源電圧を供給する電源電圧端子との間にコンデンサが接続されているように構成する。
これにより、レベルシフト回路の出力段およびドライバ回路に供給される電源電圧をインダクタの一方の端子の電圧と連動して変化させ、所定の電位差以上の電圧がレベルシフト回路の出力段およびドライバ回路に印加されないようにすることができる。
【発明の効果】
【００１７】
本発明に従うと、高耐圧プロセスを使用することなく、回路的に高耐圧化したレベルシフト回路を実現することができるという効果がある。
【図面の簡単な説明】
【００１８】
【図１】本発明に係るレベルシフト回路を使用して好適なスイッチング・レギュレータ方式のＤＣ−ＤＣコンバータの概略構成を示す回路構成図である。
【図２】本発明に係るレベルシフト回路の第１の実施例を示す回路図である。
【図３】第１の実施例のレベルシフト回路における電位変化を示す説明図である。
【図４】本発明に係るレベルシフト回路の第２の実施例を示す回路図である。
【図５】従来のレベルシフト回路の一例を示す回路図である。
【発明を実施するための形態】
【００１９】
以下、本発明の好適な実施の形態を図面に基づいて説明する。
図１は、本発明に係るレベルシフト回路を使用して好適なスイッチング・レギュレータ方式のＤＣ−ＤＣコンバータの概略構成を示す。
この実施形態のＤＣ−ＤＣコンバータは、インダクタとしてのコイルＬ１、直流入力電圧Ｖｉｎが印加される電圧入力端子ＩＮと上記コイルＬ１の一方の端子との間に接続されコイルＬ１に向かって駆動電流を流し込むハイ側の駆動用スイッチング素子Ｍ１、コイルＬ１の一方の端子と接地点の間に接続されたロウ側の整流用スイッチング素子Ｍ２、上記コイルＬ１の他方の端子（出力端子ＯＵＴ）と接地点との間に接続された平滑用コンデンサＣ１を備える。この実施形態のＤＣ−ＤＣコンバータでは、駆動用スイッチング素子Ｍ１および整流用スイッチング素子Ｍ２はＮチャネルＭＯＳトランジスタにより構成されている。
【００２０】
また、本実施形態のＤＣ−ＤＣコンバータは、上記スイッチング素子Ｍ１，Ｍ２をオン、オフ制御する制御信号Ｐ１，Ｐ２を生成するスイッチング制御回路１０、該スイッチング制御回路１０により生成された制御信号のうちハイ側の素子をオン、オフする制御信号Ｐ１をレベルシフトするレベルシフト回路２０、レベルシフトされた信号を受けてスイッチング素子Ｍ１のゲート駆動信号ＧＰ１を生成し出力するドライバ３１、スイッチング制御回路１０により生成された制御信号のうちロウ側の素子をオン、オフする制御信号Ｐ２を受けてスイッチング素子Ｍ２のゲート駆動信号ＧＰ２を生成し出力するドライバ３２を備える。
【００２１】
さらに、ドライバ３１の電源電圧端子間にはコンデンサＣ２が接続されている。これによって、コイルＬ１が接続されているフローティングノードＮ０の電位が変動した際に、ドライバ３１の電源電圧Ｖｄｄ２が連動して変化することで、ドライバ３１に所定の電位差（例えば５Ｖ）以上の電圧が印加されないようになっている。
なお、特に限定されるものではないが、ＤＣ−ＤＣコンバータを構成する回路および素子のうち、スイッチング制御回路１０、レベルシフト回路２０、ドライバ３１，３２およびスイッチング素子Ｍ１，Ｍ２は、半導体チップ上に形成して半導体集積回路（電源制御用ＩＣ）として構成し、コイルＬ１とコンデンサＣ１はこのＩＣに設けられている外部端子に外付け素子として接続するように構成することができる。
【００２２】
この実施形態のＤＣ−ＤＣコンバータにおいては、スイッチング素子Ｍ１とＭ２を相補的にオン、オフさせるような制御信号Ｐ１，Ｐ２がスイッチング制御回路１０により生成されるようになっており、定常状態では、駆動用スイッチング素子Ｍ１がオンされるとコイルＬ１に直流入力電圧Ｖｉｎが印加されて出力端子ＯＵＴへ向かう電流が流されて平滑用コンデンサＣ１が充電される。また、駆動用スイッチング素子Ｍ１がオフされると代わって整流用スイッチング素子Ｍ２がオンされ、このオンされた整流用スイッチング素子Ｍ２を通してコイルＬ１に電流が流される。
【００２３】
そして、ＰＦＭ（パルス周波数変調）制御方式では、スイッチング制御回路１０が出力側からのフィードバック電圧ＶFBを受けて、スイッチング素子Ｍ１の制御端子（ゲート端子）に入力される駆動パルスＧＰ１のパルス幅を一定にして、スイッチング周波数を出力電圧に応じて制御することで、直流入力電圧Ｖｉｎを降圧した所定電位の直流出力電圧Ｖoutを発生させる。
また、ＰＷＭ（パルス幅変調）制御方式では、スイッチング制御回路１０が出力側からのフィードバック電圧ＶFBを受けて、スイッチング素子Ｍ１の制御端子（ゲート端子）に入力される一定周波数の駆動パルスＧＰ１のパルス幅を出力電圧に応じて制御することで、直流入力電圧Ｖｉｎを降圧した所定電位の直流出力電圧Ｖoutを発生させる。
【００２４】
なお、図１のＤＣ−ＤＣコンバータにおいては、出力電圧Ｖoutを直接スイッチング制御回路１０へ入力しているが、出力端子ＯＵＴと接地点との間に直列に接続され抵抗比で出力電圧Ｖoutを分圧する直列形態の抵抗を設け、該抵抗によって分圧された電圧をスイッチング制御回路１０へフィードバック電圧ＶFBとして入力するように構成しても良い。スイッチング制御回路１０は、ＰＦＭ制御方式では、フィードバック電圧ＶFBと所定の参照電圧とを比較してＰＦＭパルスを生成するコンパレータにより、またＰＷＭ制御方式では、フィードバック電圧ＶFBと基準となる電圧との電位差に比例した電圧を生成する誤差アンプ、所定の周波数の三角波を生成する波形生成回路、前記誤差アンプの出力と三角波とを比較してＰＷＭパルスを生成するコンパレータなどから構成される。
【００２５】
図２には、本発明に係るレベルシフト回路の第１の実施例が示されている。
この実施例のレベルシフト回路は、ＣＭＯＳインバータからなる入力段２１と、インバータの後段に設けられたラッチ回路２２と、ＣＭＯＳインバータからなる出力段２３とから構成される。そして、入力段のＣＭＯＳインバータ２１の電源電圧はＶｄｄ１−ＧＮＤ、インバータ２１の後段のラッチ回路２２の電源電圧はＶｄｄ２−ＧＮＤ（ただしＶｄｄ２＞Ｖｄｄ１）、出力段２３のＣＭＯＳインバータの電源電圧はＶｄｄ２−ＦＧＮＤとすることで、Ｖｄｄ１−ＧＮＤの振幅の信号をＶｄｄ２−ＦＧＮＤの振幅の信号にレベルシフトして出力する。
上述した図１のような構成のＤＣ−ＤＣコンバータのハイ側のスイッチング素子Ｍ１を駆動する回路に使用されるレベルシフト回路では、コイルが接続されているノードＮ０の電位が変動するため、出力段２３のＣＭＯＳインバータのロウ側の電源電圧（接地電位）は動作状態に応じて電位が変動するフローティンググランドＦＧＮＤとなる。
【００２６】
本実施例のレベルシフト回路のラッチ回路２２は、電源電圧Ｖｄｄ２が供給される電源電圧端子と接地点ＧＮＤとの間に直列に接続されたＰチャネルＭＯＳトランジスタＭｐ１，Ｍｐ４およびＮチャネルＭＯＳトランジスタＭｎ１と、同じく電源電圧端子と接地点ＧＮＤとの間に直列に接続されたＰチャネルＭＯＳトランジスタＭｐ２，Ｍｐ５およびＮチャネルＭＯＳトランジスタＭｎ２とを備える。そして、ＭＯＳトランジスタＭｐ１のドレイン端子にＭＯＳトランジスタＭｐ２のゲート端子が、またＭＯＳトランジスタＭｐ２のドレイン端子にＭＯＳトランジスタＭｐ１のゲート端子がそれぞれ接続されている。
【００２７】
上記直列形態のＰチャネルＭＯＳトランジスタＭｐ１とＮチャネルＭＯＳトランジスタＭｎ１、ＰチャネルＭＯＳトランジスタＭｐ１とＮチャネルＭＯＳトランジスタＭｎはそれぞれＣＭＯＳインバータを構成しており、これら２つのＣＭＯＳインバータのそれぞれの出力ノードを他方のＣＭＯＳインバータのＰチャネルＭＯＳトランジスタのゲート端子に交差結合することにより、フリップフロップ型のラッチ回路として動作するように構成されている。
ＰチャネルＭＯＳトランジスタＭｐ１とＮチャネルＭＯＳトランジスタＭｎ１との間に接続されたＰチャネルＭＯＳトランジスタＭｐ４およびＰチャネルＭＯＳトランジスタＭｐ２とＮチャネルＭＯＳトランジスタＭｎ２との間に接続されたＰチャネルＭＯＳトランジスタＭｐ５は、それぞれのゲート端子が前記フローティンググランドＦＧＮＤに接続されている。
【００２８】
次に、上記のように構成された図２のレベルシフト回路の動作を、図３を参照しながら説明する。
まず、レベルシフト回路への入力信号ＩＮがロウレベル（ＧＮＤ）の場合を考える。この場合、ＮチャネルＭＯＳトランジスタＭｎ１はオン状態、Ｍｎ２はオフ状態であるため、Ｍｐ１とＭｐ４の接続ノードＮ１の電位Ｖｎ１は電源電圧Ｖｄｄ２よりも低くなっており、それによってＰチャネルＭＯＳトランジスタＭｐ２がオンされ、Ｍｐ２とＭｐ５の接続ノードＮ２の電位Ｖｎ２はハイレベル（Ｖｄｄ２）となっている。
【００２９】
この状態から入力信号ＩＮが、図３（Ａ）のように、ロウレベル（ＧＮＤ）からハイレベル（Ｖｄｄ１）へ変化した場合、ＮチャネルＭＯＳトランジスタＭｎ１はオン状態からオフ状態へ、一方、Ｍｎ２はオフ状態からオン状態へ遷移する。すると、ノードＮ２の電位Ｖｎ２はハイレベル（Ｖｄｄ２）からロウレベル（ＧＮＤ）へ向かって下がり始める（ノードＮ１の電位Ｖｎ１は上がり始める）。
このとき、図５に示す従来のレベルシフト回路のように、中段のＰチャネルＭＯＳトランジスタＭｐ４およびＭｐ５がないものにおいては、図３（Ｂ）に破線で示すように、ノードＮ２の電位Ｖｎ２はハイレベル（Ｖｄｄ２）からロウレベル（ＧＮＤ）まで下がる。
【００３０】
一方、本実施例のレベルシフト回路は、ＰチャネルＭＯＳトランジスタＭｐ２とＮチャネルＭＯＳトランジスタＭｎ２との間にＰチャネルＭＯＳトランジスタＭｐ５が接続されているため、ノードＮ２の電位Ｖｎ２が、フローティンググランドＦＧＮＤよりもＭｐ５のしきい値電圧Ｖthpだけ高い電位（ＦＧＮＤ＋Ｖthp）まで下がると、ＰチャネルＭＯＳトランジスタＭｐ５がオフ状態となるため、ノードＮ２の電位Ｖｎ２はＦＧＮＤ＋Ｖthp以下にならないようになる。
従って、Ｖｄｄ２−ＦＧＮＤ間電圧がＰチャネルＭＯＳトランジスタＭｐ１およびＭｐ３の耐圧以下であれば、Ｍｐ１およびＭｐ３のゲート絶縁膜が破壊されることはない。また同様に、ＦＧＮＤ−ＧＮＤ間電圧がＰチャネルＭＯＳトランジスタＭｐ５の耐圧以下であれば、Ｍｐ５のゲート絶縁膜が破壊されることもない。
【００３１】
次に、入力信号ＩＮが、ハイレベル（Ｖｄｄ１）からロウレベル（ＧＮＤ）へ変化した場合には、ＮチャネルＭＯＳトランジスタＭｎ１はオフ状態からオン状態へ、一方、Ｍｎ２はオン状態からオフ状態へ遷移する。すると、ノードＮ１の電位Ｖｎ１がハイレベル（Ｖｄｄ２）からロウレベル（ＧＮＤ）へ向かって下がり始める。また、ノードＮ２の電位Ｖｎ２は（ＦＧＮＤ＋Ｖthp）からＶｄｄ２へ向かって上がり始める。
【００３２】
そして、ノードＮ１の電位Ｖｎ１が、フローティンググランドＦＧＮＤよりもＭｐ４のしきい値電圧Ｖthpだけ高い電位（ＦＧＮＤ＋Ｖthp）まで下がると、ＰチャネルＭＯＳトランジスタＭｐ４がオフ状態となるため、ノードＮ１の電位Ｖｎ１はＦＧＮＤ＋Ｖthp以下にならないようになる。
従って、Ｖｄｄ２−ＦＧＮＤ間電圧がＰチャネルＭＯＳトランジスタＭｐ２の耐圧以下であれば、Ｍｐ２のゲート絶縁膜が破壊されることはない。また同様に、ＦＧＮＤ−ＧＮＤ間電圧がＰチャネルＭＯＳトランジスタＭｐ４の耐圧以下であれば、Ｍｐ４のゲート絶縁膜が破壊されることもない。
【００３３】
図４には、本発明に係るレベルシフト回路の第２の実施例が示されている。
図２に示す第１の実施例のレベルシフト回路においては、耐圧を持たせるためにＭＯＳトランジスタＭｐ４，Ｍｐ５のサイズをある程度大きくする必要がある。ところが、Ｍｐ４，Ｍｐ５のサイズを大きくすると、ソース・ドレイン間の寄生容量Ｃｓ４，Ｃｓ５も大きくなる。そして、寄生容量Ｃｓ４，Ｃｓ５が大きいと、ＮチャネルＭＯＳトランジスタＭｎ１またはＭｎ２がオンされるときに、この寄生容量を介してＭｎ１，Ｍｎ２のドレイン電圧の変化がノードＮ１，Ｎ２へ伝わり、ノードＮ１，Ｎ２の電位Ｖｎ１，Ｖｎ２を引き下げ、耐圧以上の電圧がＰチャネルＭＯＳトランジスタＭｐ１〜Ｍｐ３に印加されて、ゲート絶縁膜を破壊してしまうおそれがある。
【００３４】
そこで、第２の実施例のレベルシフト回路においては、図４に示すように、ノードＮ１とフローティンググランドＦＧＮＤとの間にＮチャネルＭＯＳトランジスタＭｎ４を、またノードＮ２とフローティンググランドＦＧＮＤとの間にＮチャネルＭＯＳトランジスタＭｎ５を接続した。そして、Ｍｎ４のゲート端子にはＭｐ１のゲート電圧と同一のノードＮ２の電位Ｖｎ２を印加してＭｐ１と相補的にオン、オフさせるとともに、Ｍｎ５のゲート端子にはＭｐ２のゲート電圧と同一のノードＮ１の電位Ｖｎ１を印加してＭｐ２と相補的にオン、オフさせるようにした。
【００３５】
この実施例においては、例えばノードＮ２の電位Ｖｎ２が低くなる場合、Ｍｐ１がオンしてノードＮ１の電位Ｖｎ１はＶｄｄ２となるので、新たに追加したＮチャネルＭＯＳトランジスタＭｎ５がオン状態にされ、ノードＮ２の電位Ｖｎ２をフローティンググランドＦＧＮＤと同一の電位にすることができる。これによって、Ｍｐ５のソース・ドレイン間の寄生容量Ｃｓ５を介してＮチャネルＭＯＳトランジスタＭｎ２のドレイン電圧の変化がノードＮ２へ伝わり、ノードＮ２の電位Ｖｎ２を引き下げてしまうのを回避することができる。つまり、Ｍｐ１〜Ｍｐ３に耐圧以上の電圧が印加されるのを防止できる。
【００３６】
また、同様に、ノードＮ１の電位Ｖｎ１が低くなる場合には、Ｍｐ２がオンしてノードＮ２の電位Ｖｎ２がＶｄｄ２となるので、新たに追加したＮチャネルＭＯＳトランジスタＭｎ４がオン状態にされ、ノードＮ１の電位Ｖｎ１をフローティンググランドＦＧＮＤと同一の電位にすることによって、Ｍｐ４のソース・ドレイン間の寄生容量Ｃｓ４を介してＮチャネルＭＯＳトランジスタＭｎ１のドレイン電圧の変化がノードＮ１へ伝わり、ノードＮ１の電位Ｖｎ１を引き下げてしまうのを回避することができる。
【００３７】
以上本発明者によってなされた発明を実施形態に基づき具体的に説明したが、本発明は前記実施形態に限定されるものではない。例えば、前記実施形態では、レベルシフト回路の入力段としてＣＭＯＳインバータを使用した例について説明したが、入力段はＣＭＯＳインバータに限定されず差動増幅回路などであっても良し、前段の回路形式によっては入力段を省略したものであっても良い。
【００３８】
また、以上の説明では、本発明を降圧型のＤＣ−ＤＣコンバータのレベルシフト回路に適用した例を説明したが、本発明はそれに限定されるものではなく、昇圧型あるいは負電圧を発生する反転型のＤＣ−ＤＣコンバータなどのレベルシフト回路としても適用することができる。
【００３９】
さらに、本発明のレベルシフト回路は、スイッチング・レギュレータ方式のＤＣ−ＤＣコンバータのスイッチング駆動回路に限定されず、グランドレベルおよび電源電圧電位の異なる回路間における論理信号の伝達手段に適用することができる。
【符号の説明】
【００４０】
１０  スイッチング制御回路
２０  レベルシフト回路
２１  入力段
２３  出力段
２２  ラッチ回路
３１，３２  ドライバ回路
Ｌ１  コイル（インダクタ）
Ｃ１  平滑用コンデンサ
Ｍ１  駆動用スイッチング素子
Ｍ２  同期整流用スイッチング素子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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