(57)【要約】【課題】合わせマークを認識し易くし、マスク合わせ精度を向上する半導体記憶装置、半導体ウェーハ及び半導体記憶装置の製造方法を提供する。【解決手段】実施形態によれば、メモリセルアレイ部と、メモリセルアレイ部と並置された合わせマーク部と、を備えた半導体記憶装置が提供される。メモリセルアレイ部は、第１メモリストリングと、第２メモリストリングと、素子分離絶縁層と、を含む。第１、第２メモリストリングは、半導体層の主面上に設けられる。素子分離絶縁層は、第１、第２メモリストリングを分断する。合わせマーク部は、マーク部半導体層及びマーク部絶縁層を含む。マーク部半導体層は、上記の半導体層の一部である。マーク部絶縁層は、素子分離絶縁層に用いられる材料と同じ材料を含む。マーク部半導体層の上面は、マーク部絶縁層の上面を含む平面とは異なる平面内に含まれる。【選択図】図１
2012134425.tif 000002
【特許請求の範囲】
【請求項１】
半導体層の主面上に設けられた第１メモリストリングと、
前記主面上において前記第１メモリストリングと並置された第２メモリストリングと、
前記第１メモリストリングと前記第２メモリストリングとを分断する素子分離絶縁層と、
を含むメモリセルアレイ部と、
前記メモリセルアレイ部と並置され、
前記半導体層の一部であるマーク部半導体層と、
前記マーク部半導体層と並置され、前記素子分離絶縁層に用いられる材料と同じ材料を含むマーク部絶縁層と、
を含む合わせマーク部と、
を備え、
前記マーク部半導体層の上面は、前記マーク部絶縁層の上面を含む平面とは異なる平面内に含まれることを特徴とする半導体記憶装置。
【請求項２】
前記マーク部半導体層の前記上面を含み前記主面に対して平行な平面と、前記マーク部絶縁層の前記上面を含み前記主面に対して平行な平面と、の距離は、４０ナノメートル以上であることを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
前記マーク部半導体層の前記上面は、前記マーク部絶縁層の前記上面よりも下方に位置することを特徴とする請求項１または２に記載の半導体記憶装置。
【請求項４】
前記第１メモリストリング、前記第２メモリストリング及び前記素子分離絶縁層は、前記主面に対して平行な第１軸に沿って延在し、
前記メモリセルアレイ部は、
前記第１メモリストリングの延在軸の延長上において前記第１軸に沿って延在する第３メモリストリングと、
前記第１メモリストリングと前記第３メモリストリングとの間に少なくとも一部が埋め込まれた埋め込み絶縁膜と、
をさらに含み、
前記合わせマーク部は、前記マーク部絶縁層の上に設けられ、前記埋め込み絶縁膜と同じ材料を含むマーク部埋め込み絶縁層をさらに含むことを特徴とする請求項１〜３のいずれか１つに記載の半導体記憶装置。
【請求項５】
前記第１メモリストリング、前記第２メモリストリング及び前記素子分離絶縁層は、前記主面に対して平行な第１軸に沿って延在し、
前記メモリセルアレイ部は、
前記第１メモリストリングの延在軸の延長上において前記第１軸に沿って延在する第３メモリストリングと、
前記第１メモリストリングと前記第３メモリストリングとの間に少なくとも一部が埋め込まれた埋め込み絶縁膜と、
をさらに含み、
前記合わせマーク部は、前記マーク部半導体層の上に設けられ、前記埋め込み絶縁膜と同じ材料を含むマーク部埋め込み絶縁層をさらに含むことを特徴とする請求項１〜３のいずれか１つに記載の半導体記憶装置。
【請求項６】
半導体層の主面上に設けられた第１メモリストリングと、前記主面上において前記第１メモリストリングと並置された第２メモリストリングと、前記第１メモリストリングと前記第２メモリストリングとを分断する素子分離絶縁層と、を含むメモリセルアレイ部と、前記メモリセルアレイ部と並置され、前記半導体層の一部であるマーク部半導体層と、前記マーク部半導体層と並置され、前記素子分離絶縁層に用いられる材料と同じ材料を含むマーク部絶縁層と、を含む合わせマーク部と、を含み、前記マーク部半導体層の上面は、前記マーク部絶縁層の上面を含む平面とは異なる平面内に含まれる半導体記憶装置の製造方法であって、
前記半導体層及び前記マーク部半導体層となる基体の前記合わせマーク部が形成されるマーク部領域の基体上面に、前記第１メモリストリングに含まれるメモリセルに含まれる電荷保持層及び前記第２メモリストリングに含まれるメモリセルに含まれる電荷保持層となる電荷保持膜を形成し、
前記電荷保持膜及び前記基体に、マーク部トレンチを形成し、
前記マーク部トレンチに絶縁層を埋め込み、
前記マーク部トレンチに埋め込まれた前記絶縁層をエッチングして、前記絶縁層の上面を前記電荷保持膜よりも下方で前記基体上面よりも上方の位置にする前記マーク部絶縁層を形成することを特徴とする半導体記憶装置の製造方法。
【請求項７】
半導体層の主面上に設けられた第１メモリストリングと、前記主面上において前記第１メモリストリングと並置された第２メモリストリングと、前記第１メモリストリングと前記第２メモリストリングとを分断する素子分離絶縁層と、を含むメモリセルアレイ部と、前記メモリセルアレイ部と並置され、前記半導体層の一部であるマーク部半導体層と、前記マーク部半導体層と並置され、前記素子分離絶縁層に用いられる材料と同じ材料を含むマーク部絶縁層と、を含む合わせマーク部と、を含み、前記マーク部半導体層の上面は、前記マーク部絶縁層の上面を含む平面とは異なる平面内に含まれる半導体記憶装置の製造方法であって、
前記半導体層及び前記マーク部半導体層となる基体の前記合わせマーク部が形成されるマーク部領域の基体上面に、前記第１メモリストリングに含まれるメモリセルに含まれる電荷保持層及び前記第２メモリストリングに含まれるメモリセルに含まれる電荷保持層となる電荷保持膜を形成し、
前記電荷保持膜及び前記基体に、マーク部トレンチを形成し、
前記マーク部トレンチに前記マーク部絶縁層を埋め込み、
前記第１メモリストリングに含まれる前記メモリセルに含まれるゲート電極及び前記第２メモリストリングに含まれる前記メモリセルに含まれるゲート電極を加工し、前記マーク部領域に形成された前記電荷保持膜を除去し、
前記電荷保持膜を除去することで露出した前記マーク部領域の前記基体の前記基体上面をエッチングして、前記基体上面を前記マーク部絶縁層よりも下方にすることを特徴とする半導体記憶装置の製造方法。
【請求項８】
半導体層の主面上に設けられた第１メモリストリングと、
前記主面上において前記第１メモリストリングと並置された第２メモリストリングと、
前記第１メモリストリングと前記第２メモリストリングとを分断する素子分離絶縁層と、
を含むメモリセルアレイ部と、
前記メモリセルアレイ部と並置され、
前記半導体層の一部であるマーク部半導体層と、
前記マーク部半導体層と並置され、前記素子分離絶縁層に用いられる材料と同じ材料を含むマーク部絶縁層と、
を含む合わせマーク部と、
を備え、
前記マーク部半導体層の上面は、前記マーク部絶縁層の上面を含む平面とは異なる平面内に含まれることを特徴とする半導体ウェーハ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体記憶装置、半導体ウェーハ及び半導体記憶装置の製造方法に関する。
【背景技術】
【０００２】
フローティングゲート型や電荷蓄積層（ＭＯＮＯＳ）型などの不揮発性半導体記憶装置のメモリ容量の高密度化が進むにつれ、メモリセルが微細化される。半導体記憶装置の製造工程において、高いマスク合わせ精度が要求される。また、合わせマークの誤認識が発生し易くなり、生産性が低下する。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００４−２６６２９１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の実施形態は、合わせマークを認識し易くし、マスク合わせ精度を向上する半導体記憶装置、半導体ウェーハ及び半導体記憶装置の製造方法を提供する。
【課題を解決するための手段】
【０００５】
本発明の実施形態によれば、メモリセルアレイ部と、合わせマーク部と、を備えた半導体記憶装置が提供される。前記メモリセルアレイ部は、第１メモリストリングと、第２メモリストリングと、素子分離絶縁層と、を含む。前記第１メモリストリングは、半導体層の主面上に設けられる。前記第２メモリストリングは、前記主面上において前記第１メモリストリングと並置される。素子分離絶縁層は、前記第１メモリストリングと前記第２メモリストリングとを分断する。前記合わせマーク部は、前記メモリセルアレイ部と並置される。前記合わせマーク部は、マーク部半導体層と、マーク部絶縁層と、を含む。前記マーク部半導体層は、前記半導体層の一部である。前記マーク部絶縁層は、前記マーク部半導体層と並置され、前記素子分離絶縁層に用いられる材料と同じ材料を含む。前記マーク部半導体層の上面は、前記マーク部絶縁層の上面を含む平面とは異なる平面内に含まれる。
【図面の簡単な説明】
【０００６】
【図１】第１の実施形態に係る半導体記憶装置の一部の構成を例示する模式的断面図である。
【図２】第１の実施形態に係る半導体記憶装置の構成を例示する模式的平面図である。
【図３】図３（ａ）及び図３（ｂ）は、第１の実施形態に係る半導体記憶装置の一部の構成を例示する模式的断面図である。
【図４】図４（ａ）及び図４（ｂ）は、第１の実施形態に係る半導体記憶装置の一部の構成を例示する模式的平面図である。
【図５】第１の実施形態に係る半導体記憶装置の製造方法を例示するフローチャート図である。
【図６】図６（ａ）〜図６（ｃ）は、第１の実施形態に係る半導体記憶装置の製造方法を例示する工程順模式的断面図である。
【図７】図７（ａ）〜図７（ｃ）は、第１の実施形態に係る半導体記憶装置の製造方法を例示する工程順模式的断面図である。
【図８】図８（ａ）及び図８（ｂ）は、第１の実施形態に係る半導体記憶装置の製造方法を例示する工程順模式的断面図である。
【図９】参考例の半導体記憶装置の一部の構成を例示する模式的断面図である。
【図１０】第２の実施形態に係る半導体記憶装置の一部の構成を例示する模式的断面図である。
【図１１】第２の実施形態に係る半導体記憶装置の製造方法を例示するフローチャート図である。
【図１２】図１２（ａ）〜図１２（ｃ）は、第２の実施形態に係る半導体記憶装置の製造方法を例示する工程順模式的断面図である。
【図１３】図１３（ａ）及び図１３（ｂ）は、第２の実施形態に係る半導体記憶装置の製造方法を例示する工程順模式的断面図である。
【図１４】実施形態に係る半導体記憶装置の別の製造方法を例示する模式的断面図である。
【発明を実施するための形態】
【０００７】
以下に、各実施の形態について図面を参照しつつ説明する。  
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。  
なお、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
【０００８】
（第１の実施の形態）
図１は、第１の実施形態に係る半導体記憶装置の一部の構成を例示する模式的断面図である。  
図２は、第１の実施形態に係る半導体記憶装置の構成を例示する模式的平面図である。  図３（ａ）及び図３（ｂ）は、第１の実施形態に係る半導体記憶装置の一部の構成を例示する模式的断面図である。  
図４（ａ）及び図４（ｂ）は、第１の実施形態に係る半導体記憶装置の一部の構成を例示する模式的平面図である。  
まず、図２を参照しつつ、本実施形態に係る半導体記憶装置の例について説明する。
【０００９】
図２に表したように、本実施形態に係る半導体記憶装置１１０は、メモリセルアレイ部５０と、合わせマーク部６０と、を備える。合わせマーク部６０は、メモリセルアレイ部５０と並置される。
【００１０】
図２に表したように、半導体記憶装置１１０は、製造工程途中においては、ウェーハ３１０の一部である。
【００１１】
メモリセルアレイ部５０及び合わせマーク部６０は、半導体層１０の主面１１上に設けられる。半導体層１０は、例えば半導体基板である。半導体層１０には、例えばシリコン基板が用いられる。ただし、実施形態はこれに限らない。半導体層１０には、例えば、絶縁層の上に設けられた半導体膜を用いることもできる。以下では、半導体層１０として、シリコン基板が用いられる例について説明する。
【００１２】
メモリセルアレイ部５０は、第１メモリストリングＭＳ１と、第２メモリストリングＭＳ２と、素子分離絶縁層２０と、を含む。  
第１メモリストリングＭＳ１は、半導体層１０の主面１１上に設けられる。第２メモリストリングＭＳ２は、主面１１上において第１メモリストリングＭＳ１と並置される。素子分離絶縁層２０は、第１メモリストリングＭＳ１と第２メモリストリングＭＳ２とを分断する。
【００１３】
合わせマーク部６０は、マーク部半導体層（図示しない）と、マーク部絶縁層（図示しない）と、を含む。図２に示した例では、合わせマーク部６０がメモリセルアレイ部５０の周りに設けられている。そして、合わせマーク部６０の数は４である。ただし、合わせマーク部６０の配置及びその数は任意である。合わせマーク部６０の構成の例については後述する。
【００１４】
ここで、主面１１に対して垂直な軸をＺ軸とする。Ｚ軸に対して垂直な１つの軸をＸ軸とする。Ｚ軸とＸ軸とに対して垂直な軸をＹ軸とする。
【００１５】
本具体例では、第１メモリストリングＭＳ１及び第２メモリストリングＭＳ２は、Ｘ軸に沿って延在する。素子分離絶縁層２０の少なくとも一部は、Ｘ軸に沿って延在する。
【００１６】
第１メモリストリングＭＳ１は、例えば、第１選択トランジスタＳＧ１と、第２選択トランジスタＳＧ２と、複数のメモリセルＭＣ（複数の第１メモリセルＭＣ１）と、を含むことができる。複数の第１メモリセルＭＣ１は、第１選択トランジスタＳＧ１と第２選択トランジスタＳＧ２との間に設けられる。
【００１７】
第１選択トランジスタＳＧ１から第２選択トランジスタＳＧ２に向かう方向の軸（第１軸）がＸ軸に設定されている。ただし、実施形態はこれに限らず第１軸は、Ｚ軸に対して垂直な任意の軸に設定できる。以下では、第１軸がＸ軸である場合として説明する。
【００１８】
複数の第１メモリセルＭＣ１は、Ｘ軸に沿って直列に接続されている。
【００１９】
同様に、第２メモリストリングＭＳ２は、例えば、２つの選択トランジスタＳＧ（第５選択トランジスタＳＧ５及び第６選択トランジスタＳＧ６）と、それらの間に設けられた複数のメモリセルＭＣ（複数の第２メモリセルＭＣ２）と、を含むことができる。複数の第２メモリセルＭＣ２は、Ｘ軸に沿って直列に接続されている。  
第２メモリストリングＭＳ２は、第１メモリストリングＭＳ１とＹ軸に沿って並ぶ。
【００２０】
メモリセルアレイ部５０は、第３メモリストリングをさらに含むことができる。  
第３メモリストリングＭＳ３は、第１メモリストリングＭＳ１の延在軸の延長上において、Ｘ軸に沿って延在する。
【００２１】
第３メモリストリングＭＳ３は、例えば、第３選択トランジスタＳＧ３と、第４選択トランジスタＳＧ４と、複数のメモリセルＭＣ（複数の第３メモリセルＭＣ３）と、を含むことができる。複数の第３メモリセルＭＣ３は、第３選択トランジスタＳＧ３と第４選択トランジスタＳＧ４との間に設けられる。複数の第３メモリセルＭＣ３は、Ｘ軸に沿って直列に接続されている。
【００２２】
第２選択トランジスタＳＧ２と第４選択トランジスタＳＧ４との間に、第１選択トランジスタＳＧ１及び第３選択トランジスタＳＧ３が配置される。
【００２３】
メモリセルアレイ部５０は、第４メモリストリングをさらに含むことができる。  
第４メモリストリングＭＳ４は、第２メモリストリングＭＳ２とＸ軸に沿って並ぶ。第４メモリストリングＭＳ４は、第３メモリストリングＭＳ３とＹ軸に沿って並ぶ。第４メモリストリングＭＳ４は、第２メモリストリングＭＳ２の延長上において、Ｘ軸に沿って延在する。
【００２４】
第４メモリストリングＭＳ４は、例えば、２つの選択トランジスタＳＧ（第７選択トランジスタＳＧ７及び第８選択トランジスタＳＧ８）と、それらの間に設けられた複数のメモリセルＭＣ（複数の第４メモリセルＭＣ４）と、を含むことができる。複数の第４メモリセルＭＣ４は、Ｘ軸に沿って直列に接続されている。
【００２５】
第６選択トランジスタＳＧ６と第８選択トランジスタＳＧ８との間に、第５選択トランジスタＳＧ５及び第７選択トランジスタＳＧ７が配置される。
【００２６】
図３（ａ）は、図２のＡ１−Ａ２線断面図である。図３（ｂ）は、図２のＢ１−Ｂ２線断面図である。  
図３（ａ）に表したように、複数の第１メモリセルＭＣ１のそれぞれは、電荷保持層（第１電荷保持層ＣＬ１）を含む。  
例えば、複数の第１メモリセルＭＣ１のそれぞれは、第１電荷保持層ＣＬ１に加え、ゲート電極（第１ゲート電極ＧＥ１）、トンネル絶縁膜（第１トンネル絶縁膜ＴＩ１）、及び、ブロック絶縁膜（第１ブロック絶縁膜ＢＩ１）をさらに含むことができる。第１ゲート電極ＧＥ１は、半導体層１０に対向する。第１電荷保持層ＣＬ１は、半導体層１０と第１ゲート電極ＧＥ１との間に設けられる。第１トンネル絶縁膜ＴＩ１は、半導体層１０と第１電荷保持層ＣＬ１との間に設けられる。第１ブロック絶縁膜ＢＩ１は、第１電荷保持層ＣＬ１と第１ゲート電極ＧＥ１との間に設けられる。
【００２７】
同様に、複数の第３メモリセルＭＣ３のそれぞれは、第３電荷保持層ＣＬ３を含む。  
例えば、複数の第３メモリセルＭＣ３のそれぞれは、第３電荷保持層ＣＬ３に加え、第３ゲート電極ＧＥ３、第３トンネル絶縁膜ＴＩ３及び第３ブロック絶縁膜ＢＩ３をさらに含むことができる。第３ゲート電極ＧＥ３は、半導体層１０に対向する。第３電荷保持層ＣＬ３は、半導体層１０と第３ゲート電極ＧＥ３との間に設けられる。第３トンネル絶縁膜ＴＩ３は、半導体層１０と第３電荷保持層ＣＬ３との間に設けられる。第３ブロック絶縁膜ＢＩ３は、第３電荷保持層ＣＬ３と第３ゲート電極ＧＥ３との間に設けられる。
【００２８】
図３（ｂ）に表したように、複数の第２メモリセルＭＣ２のそれぞれは、第２電荷保持層ＣＬ２を含む。  
例えば、複数の第２メモリセルＭＣ３のそれぞれは、第２電荷保持層ＣＬ２に加え、第２ゲート電極ＧＥ２、第２トンネル絶縁膜ＴＩ２及び第２ブロック絶縁膜ＢＩ２をさらに含むことができる。第２ゲート電極ＧＥ２は、半導体層１０に対向する。第２電荷保持層ＣＬ２は、半導体層１０と第２ゲート電極ＧＥ２との間に設けられる。第２トンネル絶縁膜ＴＩ２は、半導体層１０と第２電荷保持層ＣＬ２との間に設けられる。第２ブロック絶縁膜ＢＩ２は、第２電荷保持層ＣＬ２と第２ゲート電極ＧＥ２との間に設けられる。
【００２９】
図示を省略するが、同様に、複数の第４メモリセルＭＣ４のそれぞれは、第４電荷保持層を含む。  
例えば、複数の第４メモリセルＭＣ４のそれぞれは、第４電荷保持層に加え、第４ゲート電極、第４トンネル絶縁膜及び第４ブロック絶縁膜をさらに含むことができる。第４ゲート電極は、半導体層１０に対向する。第４電荷保持層は、半導体層１０と第４ゲート電極との間に設けられる。第４トンネル絶縁膜は、半導体層１０と第４電荷保持層との間に設けられる。第４ブロック絶縁膜は、第４電荷保持層と第４ゲート電極との間に設けられる。
【００３０】
電荷保持層（第１電荷保持層ＣＬ１、第２電荷保持層ＣＬ２、第３電荷保持層ＣＬ３及び第４電荷保持層など）は、例えば、導電性である。電荷保持層には、例えばポリシリコンが用いられる。すなわち、半導体記憶装置１１０は、例えば、フローティングゲート型の不揮発性半導体記憶装置である。
【００３１】
ゲート電極（第１ゲート電極ＧＥ１〜第４ゲート電極など）は、例えば導電性である。ゲート電極には、例えばポリシリコンが用いられる。トンネル絶縁膜（例えば第１トンネル絶縁膜ＴＩ１〜第４トンネル絶縁膜など）は、例えば絶縁性である。トンネル絶縁膜には、例えば酸化シリコンが用いられる。ブロック絶縁膜（例えば第１ブロック絶縁膜ＢＩ１〜第４トンネル絶縁膜など）は、例えば絶縁性である。ブロック絶縁膜には、例えば酸化シリコンが用いられる。
【００３２】
図３（ｂ）に表したように、第１ゲート電極ＧＥ１は、第２ゲート電極ＧＥ２と連続している。第１ゲート電極ＧＥ１は、第１電荷保持層ＣＬ１の側面（Ｚ軸に沿う面）の少なくとも一部に対向する部分を有する。第２ゲート電極ＧＥ２は、第２電荷保持層ＣＬ２の側面（Ｚ軸に沿う面）の少なくとも一部に対向する部分を有する。
【００３３】
第１ブロック絶縁膜ＢＩ１は、第２ブロック絶縁膜ＢＩ２と連続している。第１ブロック絶縁膜ＢＩ１は、第１電荷保持層ＣＬ１の側面の少なくとも一部に対向する部分を有する。第２ブロック絶縁膜ＢＩ２は、第２電荷保持層ＣＬ２の側面の少なくとも一部に対向する部分を有する。第１ブロック絶縁膜ＢＩ１は、第１電荷保持層ＣＬ１の側面の一部と、第１ゲート電極ＧＥ１の一部と、の間に延在する。第２ブロック絶縁膜ＢＩ２は、第２電荷保持層ＣＬ２の側面の一部と、第２ゲート電極ＧＥ２の一部と、の間に延在する。第１ブロック絶縁膜ＢＩ１及び第２ブロック絶縁膜ＢＩ２は、例えばＩＰＤ（Inter-poly Dielectric）膜である。
【００３４】
素子分離絶縁層２０は、第１メモリストリングＭＳ１の第１メモリセルＭＣ１と、第２メモリストリングＭＳ２の第２メモリセルＭＣ２と、を分断する。素子分離絶縁層２０の上面は、第１電荷保持層ＣＬ１の上面と、第１電荷保持層ＣＬ１の下面と、の間に位置する。すなわち、素子分離絶縁層２０の上面を含みＺ軸に対して垂直な平面は、第１電荷保持層ＣＬ１の上面を含みＺ軸に対して垂直な平面と、第１電荷保持層ＣＬ１の下面を含みＺ軸に対して垂直な平面と、の間に配置される。
【００３５】
図示しないが、第３メモリセルＭＣ３及び第４メモリセルＭＣ４において、第３ゲート電極ＧＥ３及び第４ゲート電極並びに第３ブロック絶縁膜ＢＩ３及び第４ブロック絶縁膜の構成は、第１ゲート電極ＧＥ１及び第２ゲート電極ＧＥ２並びに第１ブロック絶縁膜ＢＩ１及び第２ブロック絶縁膜ＢＩ２の構成と同様である。
【００３６】
図３（ａ）に表したように、第１選択トランジスタＳＧ１は、例えば、第１選択部電荷保持層ＳＣＬ１、第１選択部ゲート電極ＳＧＥ１、第１選択部トンネル絶縁膜ＳＴＩ１、及び、第１選択部ブロック絶縁膜ＳＢＩ１を含むことができる。第１選択部ゲート電極ＳＧＥ１は、半導体層１０に対向する。第１選択部電荷保持層ＳＣＬ１は、半導体層１０と第１選択部ゲート電極ＳＧＥ１との間に設けられる。第１選択部トンネル絶縁膜ＳＴＩ１は、半導体層１０と第１選択部電荷保持層ＳＣＬ１との間に設けられる。第１選択部ブロック絶縁膜ＳＢＩ１は、第１選択部電荷保持層ＳＣＬ１と第１選択部ゲート電極ＳＧＥ１との間に設けられる。
【００３７】
第１選択部電荷保持層ＳＣＬ１には、第１電荷保持層ＣＬ１に用いられる材料が用いられる。第１選択部ゲート電極ＳＧＥ１には、第１ゲート電極ＧＥ１に用いられる材料が用いられる。第１選択部トンネル絶縁膜ＳＴＩ１には、第１トンネル絶縁膜ＴＩ１に用いられる材料が用いられる。第１選択部ブロック絶縁膜ＳＢＩ１には、第１ブロック絶縁膜ＢＩ１に用いられる材料が用いられる。第１選択部ブロック絶縁膜ＳＢＩ１には開口部が設けられ、第１選択部ゲート電極ＳＧＥ１と第１選択部電荷保持層ＳＣＬ１とは接続されている。
【００３８】
同様に、第３選択トランジスタＳＧ３は、例えば、第３選択部電荷保持層ＳＣＬ３、第３選択部ゲート電極ＳＧＥ３、第３選択部トンネル絶縁膜ＳＴＩ３、及び、第３選択部ブロック絶縁膜ＳＢＩ３を含むことができる。これらの構成は、第１選択トランジスタＳＧ１における第１選択部電荷保持層ＳＣＬ１、第１選択部ゲート電極ＳＧＥ１、第１選択部トンネル絶縁膜ＳＴＩ１、及び、第１選択部ブロック絶縁膜ＳＢＩ１の構成と同様であるので説明を省略する。
【００３９】
図３（ａ）及び図３（ｂ）に表したように、各メモリセルＭＣ及び選択トランジスタを覆うように層間絶縁膜２５が設けられている。さらに、層間絶縁膜２５を覆うように、埋め込み絶縁膜３０が設けられている。
【００４０】
層間絶縁膜２５には、例えば酸化シリコンが用いられる。  
埋め込み絶縁膜３０には、例えば塗布型の酸化シリコンが用いられる。埋め込み絶縁膜３０には、例えば、ポリシラザンなどを用いた絶縁材料を用いることができる。ただし、層間絶縁膜２５及び埋め込み絶縁膜３０に用いられる材料は任意である。
【００４１】
このように、半導体記憶装置１１０においては、第１メモリストリングＭＳ１、第２メモリストリングＭＳ２及び素子分離絶縁層２０は、主面１１に対して平行な第１軸（この例ではＸ軸）に沿って延在する。メモリセルアレイ部５０は、第１メモリストリングＭＳ１の延在軸の延長上において第１軸（Ｘ軸）に沿って延在する第３メモリストリングＭＳ３と、第１メモリストリングＭＳ１と第３メモリストリングＭＳ３との間に埋め込まれた部分を有する埋め込み絶縁膜３０と、をさらに含むことができる。
【００４２】
具体的には、埋め込み絶縁膜３０の少なくとも一部は、第１選択トランジスタＳＧ１と第３選択トランジスタＳＧ３との間に埋め込まれる。
【００４３】
さらに具体的には、第１メモリストリングＭＳ１は、第１選択トランジスタＳＧ１の第３選択トランジスタＳＧ３の側の側面に設けられた第１側面絶縁層ＳＩ１をさらに含む。第１側面絶縁層ＳＩ１は、層間絶縁膜２５の一部である。第３メモリストリングＭＳ３は、第３選択トランジスタＳＧ３の第１選択トランジスタＳＧ１の側の側面に設けられた第３側面絶縁層ＳＩ３をさらに含む。第３側面絶縁層ＳＩ３は、層間絶縁膜２５の一部である。埋め込み絶縁膜３０の少なくとも一部は、第１側面絶縁層ＳＩ１と第３側面絶縁層ＳＩ３との間に埋め込まれる。
【００４４】
この例では、埋め込み絶縁膜３０は、第１メモリストリングＭＳ１と第３メモリストリングＭＳ３との間に埋め込まれた部分と、第１メモリストリングＭＳ１及び第３メモリストリングＭＳ３の上の層間絶縁膜２５を覆う上部絶縁層３０ｕと、を含む。
【００４５】
図４（ａ）及び図４（ｂ）は、合わせマーク部６０の例を示している。  
図４（ａ）に表したように、半導体記憶装置１１０においては、合わせマーク部６０は、連続的なマーク部半導体層１０ａと、複数のマーク部絶縁層２０ａ（例えば第１〜第８マーク部絶縁層２０ａ１〜２０ａ８など）と、を含む。この例では、第１〜第４マーク部絶縁層２０ａ１〜２０ａ４は、Ｘ１軸に沿って延在する帯状である。第５〜第８マーク部絶縁層２０ａ５〜２０ａ８は、Ｙ１軸に沿って延在する帯状である。Ｘ１軸は、Ｚ軸に対して垂直である。Ｙ１軸は、Ｚ軸及びＸ軸に対して垂直である。なお、Ｘ１軸は、Ｘ軸及びＹ軸に対して平行、垂直または傾斜することができる。すなわち、Ｘ１軸とＸ軸との関係、及び、Ｘ１軸とＹ軸との関係は任意である。
【００４６】
図４（ｂ）に表したように、半導体記憶装置１１１においては、合わせマーク部６０は、連続的なマーク部絶縁層２０ａと、複数のマーク部半導体層１０ａ（例えば第１〜第８マーク部半導体層１０ａ１〜１０ａ８など）と、を含む。この例では、第１〜第４マーク部半導体層１０ａ１〜１０ａ４は、Ｘ１軸に沿って延在する帯状である。第５〜第８マーク部半導体層１０ａ５〜１０ａ８は、Ｙ１軸に沿って延在する帯状である。
【００４７】
このように、合わせマーク部６０において、マーク部半導体層１０ａ及びマーク部絶縁層２０ａの構成及び数は、任意である。また、１つの合わせマーク部６０において、複数のマーク部半導体層１０ａと、複数のマーク部絶縁層２０ａと、が設けられても良い。  
以下では、半導体記憶装置１１０に関して説明する。
【００４８】
図１は、半導体記憶装置１１０の合わせマーク部６０の構成を例示している。すなわち、図１は、図４（ａ）のＣ１−Ｃ２線断面図である。  
図１に表したように、マーク部絶縁層２０ａは、マーク部半導体層１０ａに埋め込まれている。
【００４９】
マーク部半導体層１０ａは、半導体層１０の一部である。合わせマーク部６０の領域の半導体層１０が、マーク部半導体層１０ａとなる。マーク部半導体層１０ａは、例えばシリコン基板である。すなわち、マーク部半導体層１０ａは、半導体層１０に用いられる材料と同じ材料を含む。
【００５０】
マーク部絶縁層２０ａは、マーク部半導体層１０ａと並置される。マーク部絶縁層２０ａは、素子分離絶縁層２０に用いられる材料と同じ材料を含む。例えば、マーク部絶縁層２０ａの少なくとも一部は、素子分離絶縁層２０の形成の際に、素子分離絶縁層２０と同時に形成される。
【００５１】
図１に表したように、実施形態に係る半導体記憶装置１１０においては、マーク部半導体層１０ａの上面１０ｕは、マーク部絶縁層２０ａの上面２０ｕを含む平面とは異なる平面内に含まれる。
【００５２】
すなわち、マーク部半導体層１０ａの上面１０ｕは、マーク部絶縁層２０ａの上面２０ｕよりも下方に配置される。または、マーク部半導体層１０ａの上面１０ｕは、マーク部絶縁層２０ａの上面２０ｕよりも上方に配置される。
【００５３】
合わせマーク部６０を用いて、マスク合わせを行う際に、マーク部半導体層１０ａとマーク部絶縁層２０ａとを撮像する。そして、マーク部半導体層１０ａの画像とマーク部絶縁層２０ａの画像との違いに基づいて、合わせマークが認識される。
【００５４】
実施形態においては、マーク部半導体層１０ａの上面１０ｕを、マーク部絶縁層２０ａの上面２０ｕよりも下方または上方に配置することで、マーク部半導体層１０ａの画像とマーク部絶縁層２０ａの画像との差異（例えばコントラスト）が大きくできる。
【００５５】
これにより、合わせマークを認識し易くできる。これにより、マスク合わせ精度が向上できる。特に、メモリセルＭＣが微細化され、高いマスク合わせ精度が要求される場合において、合わせマークを認識し易くする効果が大きい。そして、合わせマークの誤認識を抑制でき、生産性を向上できる。
【００５６】
発明者の実験によると、マーク部半導体層１０ａの上面１０ｕと、マーク部絶縁層２０ａの上面２０ｕと、の段差（Ｚ軸に沿った距離Ｓｔ）を４０ナノメートル（ｎｍ）以上にすることで、合わせマークの誤認識を抑制する効果が大きくなる。
【００５７】
もし、マーク部半導体層１０ａの上面１０ｕと、マーク部絶縁層２０ａの上面２０ｕと、の段差（Ｚ軸に沿った距離Ｓｔ）が２０ｎｍ程度と小さい場合は、マーク部半導体層１０ａの画像とマーク部絶縁層２０ａの画像との差異（例えばコントラスト）が小さい場合がある。このため、合わせマークの誤認識の抑制効果が小さくなる場合がある。
【００５８】
従って、実施形態において、マーク部半導体層１０ａの上面１０ｕを含み主面１１に対して平行な平面（Ｚ軸に対して垂直な平面）と、マーク部絶縁層２０ａの上面２０ｕを含み主面１１に対して平行な平面（Ｚ軸に対して垂直な平面）と、の距離Ｓｔは、４０ｎｍ以上であることが望ましい。なお、距離Ｓｔは、半導体記憶装置の断面を例えば電子顕微鏡などにより撮像することで求められる。
【００５９】
図１に表したように、本具例では、マーク部半導体層１０ａの上面１０ｕは、マーク部絶縁層２０ａの上面２０ｕよりも下方に位置している。
【００６０】
さらに、合わせマーク部６０は、マーク部絶縁層２０ａの上に設けられ、埋め込み絶縁膜３０と同じ材料を含むマーク部埋め込み絶縁層３０ａをさらに含む。
【００６１】
本具体例では、マーク部半導体層１０ａの上に、マーク部トンネル絶縁膜ＴＩａが設けられている。マーク部トンネル絶縁膜ＴＩａの上にマーク部電荷保持層ＣＬａが設けられている。マーク部トンネル絶縁膜ＴＩａには、例えば第１トンネル絶縁膜ＴＩ１に用いられる材料が用いられる。マーク部電荷保持層ＣＬａには、例えば第１電荷保持層ＣＬ１に用いられる材料が用いられる。
【００６２】
本具体例では、マーク部絶縁層２０ａ及びマーク部電荷保持層ＣＬａを覆う第１ライナー膜２２ａが設けられている。さらに、第１ライナー膜２２ａを覆う第２ライナー膜２２ｂが設けられている。第１ライナー膜２２ａには、例えばＴＥＯＳを用いた酸化シリコン膜が用いられる。第２ライナー膜２２ｂには、例えば窒化シリコンが用いられる。
【００６３】
マーク部半導体層１０ａの上（マーク部電荷保持層ＣＬａの上）の第２ライナー膜２２ｂの上面は、マーク部絶縁層２０ａの上の第２ライナー膜２２ｂの上面よりも上方に位置する。すなわち、マーク部電荷保持層ＣＬａどうしの間のマーク部絶縁層２０ａの上の凹部に、マーク部埋め込み絶縁層３０ａが埋め込まれている。
【００６４】
さらに、マーク部埋め込み絶縁層３０ａの上、及び、第２ライナー膜２２ｂの上に、第１層間絶縁膜４１が設けられる。第１層間絶縁膜４１の上に第２層間絶縁膜４２が設けられる。第２層間絶縁膜４２の上にキャップ絶縁膜４３が設けられる。第１層間絶縁膜４１には、例えばＴＥＯＳによる酸化シリコンが用いられる。第２層間絶縁膜４２には、例えば窒化シリコンが用いられる。キャップ絶縁膜４３には、例えばＴＥＯＳによる酸化シリコンが用いられる。
【００６５】
以下、半導体記憶装置１１０の製造方法の１つの例について説明する。  
図５は、第１の実施形態に係る半導体記憶装置の製造方法を例示するフローチャート図である。  
図６（ａ）〜図６（ｃ）は、第１の実施形態に係る半導体記憶装置の製造方法を例示する工程順模式的断面図である。  
図７（ａ）〜図７（ｃ）は、第１の実施形態に係る半導体記憶装置の製造方法を例示する工程順模式的断面図である。  
図８（ａ）及び図８（ｂ）は、第１の実施形態に係る半導体記憶装置の製造方法を例示する工程順模式的断面図である。  
図６（ａ）〜図８（ｂ）は、合わせマーク部６０に関する断面図である。
【００６６】
本製造方法は、半導体層１０の主面１１上に設けられた第１メモリストリングＭＳ１と、主面１１上において第１メモリストリングＭＳ１と並置された第２メモリストリングＭＳ２と、第１メモリストリングＭＳ１と第２メモリストリングＭＳ２とを分断する素子分離絶縁層２０と、を含むメモリセルアレイ部５０と、メモリセルアレイ部５０と並置され、半導体層１０の一部であるマーク部半導体層１０ａと、マーク部半導体層１０ａと並置され、素子分離絶縁層２０に用いられる材料と同じ材料を含むマーク部絶縁層２０ａと、を含む合わせマーク部６０と、を含む半導体記憶装置の製造方法である。そして、マーク部半導体層１０ａの上面１０ｕは、マーク部絶縁層２０ａの上面２０ｕを含む平面とは異なる平面内に含まれる。
【００６７】
図５及び図６（ａ）に表したように、本製造方法では、基体１０ｆのマーク部領域６０ｒの基体上面１０ｆｕに、電荷保持膜ＣＬｆを形成する（ステップＳ１１０）。基体１０ｆは、半導体層１０及びマーク部半導体層１０ａとなる。マーク部領域６０ｒは、基体１０ｆの合わせマーク部６０が形成される領域である。電荷保持膜ＣＬｆは、第１メモリストリングＭＳ１に含まれるメモリセルＭＣ（第１メモリセル）に含まれる電荷保持層（第１電荷保持層ＣＬ１）及び第２メモリストリングＭＳ２に含まれるメモリセルＭＣ（第２メモリセルＭＣ２）に含まれる電荷保持層（第２電荷保持層ＣＬ２）となる膜である。
【００６８】
具体的には、基体上面１０ｆｕの上に、トンネル膜用絶縁膜ＴＩｆを形成する。トンネル膜用絶縁膜ＴＩｆは、トンネル絶縁膜（例えば第１トンネル絶縁膜ＴＩ１及び第２トンネル絶縁膜ＴＩ２など）となる膜である。そして、トンネル膜用絶縁膜ＴＩｆの上に電荷保持膜ＣＬｆを形成する。  
さらに、電荷保持膜ＣＬｆの上に保護用のシリコン窒化膜７１を形成する。
【００６９】
図５及び図６（ｂ）に表したように、電荷保持膜ＣＬｆ及び基体１０ｆに、マーク部絶縁層２０ａが埋め込まれるマーク部トレンチ７２を形成する（ステップＳ１２０）。
【００７０】
なお、マーク部トレンチ７２の形成と同時に、例えば、メモリセルアレイ部５０においては、素子分離絶縁層２０が埋め込まれるトレンチが形成される。
【００７１】
図５及び図６（ｃ）に表したように、マーク部トレンチ７２に絶縁層２０ｆを埋め込む（ステップＳ１３０）。絶縁層２０ｆは、マーク部絶縁層２０ａの少なくとも一部となる。
【００７２】
図５及び図７（ａ）に表したように、マーク部トレンチ７２に埋め込まれた絶縁層２０ｆをエッチングして、絶縁層２０ｆの上面２０ｆｕを電荷保持膜ＣＬｆよりも下方で基体上面１０ｆｕよりも上方の位置にする（ステップＳ１４０）。
【００７３】
すなわち、絶縁層２０ｆの上面２０ｆｕは、基体上面１０ｆｕよりも上方となる。エッチングされた後の絶縁層２０ｆが、マーク部絶縁層２０ａとなる。基体１０ｆは、マーク部半導体層１０ａとなる。基体上面１０ｆｕは、マーク部半導体層１０ａの上面１０ｕとなる。
【００７４】
これにより、マーク部半導体層１０ａの上面１０ｕは、マーク部絶縁層２０ａの上面２０ｕを含む平面とは異なる平面内に含まれる構成を有する半導体記憶装置１１０が製造される。
【００７５】
絶縁層２０ｆの上面２０ｆｕと、基体上面１０ｆｕと、のＺ軸に沿った距離Ｓｔ１は、マーク部半導体層１０ａの上面１０ｕと、マーク部絶縁層２０ａの上面２０ｕと、の段差（Ｚ軸に沿った距離Ｓｔ）に相当する。絶縁層２０ｆの上面２０ｆｕと、基体上面１０ｆｕと、のＺ軸に沿った距離Ｓｔ１は、４０ｎｍ以上であることが望ましい。
【００７６】
図５に表したように、本製造方法は、第１メモリストリングＭＳ１に含まれるメモリセルＭＣ（第１メモリセルＭＣ１）に含まれるゲート電極（第１ゲート電極ＧＥ１）及び第２メモリストリングＭＳ２に含まれるメモリセルＭＣ（第２メモリセルＭＣ２）に含まれるゲート電極（第２ゲート電極ＧＥ２）を加工する（ステップＳ１５０）ことをさらに備えることができる。
【００７７】
例えば、図７（ｂ）に表したように、マーク部絶縁層２０ａの上、及び、電荷保持膜ＣＬｆの上にゲート電極用第１導電層ＧＥｆ１を形成する。図示しないが、ゲート電極用第１導電層ＧＥｆ１は、メモリセルアレイ部５０にも形成される。
【００７８】
さらに、図７（ｃ）に表したように、ゲート電極用第１導電層ＧＥｆ１の上に、ゲート電極用第２導電層ＧＥｆ２を形成する。さらに、ゲート電極用第２導電層ＧＥｆ２の上にキャップ層７３を形成する。図示しないが、ゲート電極用第２導電層ＧＥｆ２及びキャップ層７３は、メモリセルアレイ部５０にも形成される。
【００７９】
ゲート電極用第１導電層ＧＥｆ１及びゲート電極用第２導電層ＧＥｆ２には、例えばポリシリコンが用いられる。キャップ層７３には、例えば窒化シリコンが用いられる。
【００８０】
そして、図示しないが、メモリセルアレイ部５０において、ゲート電極（例えば第１ゲート電極ＧＥ１及び第２ゲート電極ＧＥ２など）の加工を行う。すなわち、ステップＳ１５０を実施する。
【００８１】
これにより、図８（ａ）に表したように、合わせマーク部６０（マーク部領域６０ｒ）においては、ゲート電極用第１導電層ＧＥｆ１、ゲート電極用第２導電層ＧＥｆ２及びキャップ層７３が除去される。
【００８２】
そして、図５に表したように、本製造方法は、マーク部トレンチ７２に埋め込まれた後にエッチングされ、電荷保持膜ＣＬｆよりも下方に後退した絶縁層２０ｆ（マーク部絶縁層２０ａ）の上にマーク部埋め込み絶縁層３０ａを形成する（ステップＳ１６０）ことをさらに備えることができる。
【００８３】
例えば、図８（ｂ）に表したように、絶縁層２０ｆ（マーク部絶縁層２０ａ）及び電荷保持膜ＣＬｆを覆う第１ライナー膜２２ａを形成する。さらに、第１ライナー膜２２ａの上に、第２ライナー膜２２ｂを形成する。さらに、第２ライナー膜２２ｂの上にマーク部埋め込み絶縁層３０ａを形成する。マーク部埋め込み絶縁層３０ａは、電荷保持膜ＣＬｆどうし間の凹部（マーク部絶縁層２０ａの上）に埋め込まれる。そして、必要に応じて上面が平坦化される。
【００８４】
マーク部埋め込み絶縁層３０ａの形成は、図示しないが、例えば、メモリセルアレイ部５０における、埋め込み絶縁膜３０の形成と同時に行われる。
【００８５】
さらに、マーク部埋め込み絶縁層３０ａ及び第２ライナー膜２２ｂの上に、第１層間絶縁膜４１を形成する。さらに、第１層間絶縁膜４１の上に第２層間絶縁膜４２を形成する。第２層間絶縁膜４２の上にキャップ絶縁膜４３を形成する。
【００８６】
これにより、図１に例示した合わせマーク部６０が形成される。本製造方法によれば、マーク部半導体層１０ａの上面１０ｕが、マーク部絶縁層２０ａの上面２０ｕよりも下方に配置される半導体記憶装置１１０を高い生産性で製造できる。本製造方法によれば、合わせマークを認識し易くでき、マスク合わせ精度が向上できる。さらに、合わせマークの誤認識を抑制でき、生産性を向上できる。
【００８７】
図９は、参考例の半導体記憶装置の一部の構成を例示する模式的断面図である。  
すなわち、同図は、参考例の半導体記憶装置１１９における合わせマーク部６０の構成を示している。  
図９に表したように、参考例においては、マーク部半導体層１０ａの上面１０ｕは、マーク部絶縁層２０ａの上面２０ｕを含む平面と同じ平面内に含まれる。すなわち、上面２０ｕと上面１０ｕとが実質的に同じ平面内に配置されている。このため、マーク部半導体層１０ａの画像とマーク部絶縁層２０ａの画像との差異（例えばコントラスト）が小さい。このため、合わせマークが認識し難い。このため、マスク合わせ精度の向上が困難である。そして、合わせマークの誤認識が発生し易く、生産性が低い。
【００８８】
なお、メモリセルアレイ部５０において、半導体層１０の上面と、素子分離絶縁層２０の上面と、に段差が設けられる構成がある。  
例えば、図３（ｂ）に例示したように、本実施形態に係る半導体記憶装置１１０におけるメモリセルアレイ部５０においても、素子分離絶縁層２０の上面は、半導体層１０の上面よりも上方に配置されている。
【００８９】
例えば、図９に例示した参考例の半導体記憶装置１１９においても、素子分離絶縁層２０の上面は、半導体層１０の上面よりも上方に配置されているが、マーク部半導体層１０ａの上面１０ｕは、マーク部絶縁層２０ａの上面２０ｕを含む平面内に含まれる。このため、上記のように、合わせマークが認識し難い。
【００９０】
実施形態においては、マーク部半導体層１０ａの上面１０ｕを、マーク部絶縁層２０ａの上面２０ｕを含む平面とは異なる平面内に配置することで、合わせマークを認識し易くしている。
【００９１】
（第２の実施の形態）
図１０は、第２の実施形態に係る半導体記憶装置の一部の構成を例示する模式的断面図である。  
すなわち、同図は、本実施形態に係る半導体記憶装置１２０における合わせマーク部６０の構成の例を示している。
【００９２】
半導体記憶装置１２０におけるメモリセルアレイ部５０の構成は半導体記憶装置１１０と同様とすることができるので説明を省略する。また、半導体記憶装置１２０における合わせマーク部６０の平面構成は半導体記憶装置１１０と同様とすることができるので説明を省略する。以下では、半導体記憶装置１２０における合わせマーク部６０の断面構成について説明する。  
図１０は、図４（ａ）のＣ１−Ｃ２線断面に相当する断面図である。
【００９３】
図１０に表したように、半導体記憶装置１２０においても、マーク部絶縁層２０ａは、マーク部半導体層１０ａに埋め込まれている。
【００９４】
マーク部半導体層１０ａは、半導体層１０の一部である。  
マーク部絶縁層２０ａは、マーク部半導体層１０ａと並置される。マーク部絶縁層２０ａは、素子分離絶縁層２０に用いられる材料と同じ材料を含む。
【００９５】
図１０に表したように、半導体記憶装置１２０においても、マーク部半導体層１０ａの上面１０ｕは、マーク部絶縁層２０ａの上面２０ｕを含む平面とは異なる平面内に含まれる。
【００９６】
本具体例えは、マーク部半導体層１０ａの上面１０ｕは、マーク部絶縁層２０ａの上面２０ｕよりも下方に配置される。これにより、マスク合わせの際に、マーク部半導体層１０ａの画像とマーク部絶縁層２０ａの画像との差異（例えばコントラスト）が大きくできる。
【００９７】
これにより、合わせマークを認識し易くでき、マスク合わせ精度が向上できる。そして、合わせマークの誤認識を抑制でき、生産性を向上できる。
【００９８】
この場合も、マーク部半導体層１０ａの上面１０ｕを含み主面１１に対して平行な平面（Ｚ軸に対して垂直な平面）と、マーク部絶縁層２０ａの上面２０ｕを含み主面１１に対して平行な平面（Ｚ軸に対して垂直な平面）と、の距離Ｓｔは、４０ｎｍ以上であることが望ましい。
【００９９】
なお、半導体記憶装置１２０においては、合わせマーク部６０におけるマーク部半導体層１０ａの上面１０ｕと、マーク部絶縁層２０ａの上面２０ｕと、の間の段差（距離Ｓｔ）は、メモリセルアレイ部５０のメモリセルＭＣにおける半導体層１０の上面と素子分離絶縁層２０の上面との段差よりも大きい。
【０１００】
半導体記憶装置１２０においては、合わせマーク部６０は、マーク部半導体層１０ａの上に設けられ、埋め込み絶縁膜３０と同じ材料を含むマーク部埋め込み絶縁層３０ｂをさらに含む。
【０１０１】
本具体例では、マーク部絶縁層２０ａ及びマーク部半導体層１０ａを覆う第１ライナー膜２２ａが設けられている。さらに、第１ライナー膜２２ａを覆う第２ライナー膜２２ｂが設けられている。第１ライナー膜２２ａには、例えばＴＥＯＳを用いた酸化シリコン膜が用いられる。第２ライナー膜２２ｂには、例えば窒化シリコンが用いられる。
【０１０２】
マーク部絶縁層２０ａの上の第２ライナー膜２２ｂの上面は、マーク部半導体層１０ａの上の第２ライナー膜２２ｂの上面よりも上方に位置する。すなわち、マーク部絶縁層２０ａどうしの間のマーク部半導体層１０ａの上の凹部に、マーク部埋め込み絶縁層３０ｂが埋め込まれている。
【０１０３】
さらに、マーク部埋め込み絶縁層３０ａの上、及び、第２ライナー膜２２ｂの上に、第１層間絶縁膜４１が設けられる。第１層間絶縁膜４１の上に第２層間絶縁膜４２が設けられる。第２層間絶縁膜４２の上にキャップ絶縁膜４３が設けられる。
【０１０４】
以下、半導体記憶装置１２０の製造方法の１つの例について説明する。  
図１１は、第２の実施形態に係る半導体記憶装置の製造方法を例示するフローチャート図である。  
図１２（ａ）〜図１２（ｃ）は、第２の実施形態に係る半導体記憶装置の製造方法を例示する工程順模式的断面図である。  
図１３（ａ）及び図１３（ｂ）は、第２の実施形態に係る半導体記憶装置の製造方法を例示する工程順模式的断面図である。  
図１２（ａ）〜図１３（ｂ）は、合わせマーク部６０に関する断面図である。
【０１０５】
図１１及び図１２（ａ）に表したように、半導体層１０及びマーク部半導体層１０ａとなる基体１０ｆの合わせマーク部６０が形成されるマーク部領域６０ｒの基体上面１０ｆｕに、第１メモリストリングＭＳ１に含まれるメモリセルＭＣ（第１メモリセルＭＣ１）に含まれる電荷保持層（第１電荷保持層ＣＬ１）及び第２メモリストリングＭＳ２に含まれるメモリセルＭＣ（第２メモリセルＭＣ２）に含まれる電荷保持層（第２電荷保持層ＣＬ２）となる電荷保持膜ＣＬｆを形成する（ステップＳ２１０）。
【０１０６】
具体的には、基体上面１０ｆｕの上に、トンネル絶縁膜（例えば第１トンネル絶縁膜ＴＩ１及び第２トンネル絶縁膜ＴＩ２など）となるトンネル膜用絶縁膜ＴＩｆを形成する。そして、トンネル膜用絶縁膜ＴＩｆの上に電荷保持膜ＣＬｆを形成する。
【０１０７】
そして、図１１及び図１２（ａ）に表したように、電荷保持膜ＣＬｆ及び基体１０ｆに、マーク部絶縁層２０ａが埋め込まれるマーク部トレンチ７２を形成する（ステップＳ２２０）。
【０１０８】
そして、図１１及び図１２（ａ）に表したように、マーク部トレンチ７２に絶縁層２０ｆを埋め込む（ステップＳ２３０）。
【０１０９】
図１１に表したように、第１メモリストリングＭＳ１に含まれるメモリセルＭＣ（第１メモリセルＭＣ１）に含まれるゲート電極（第１ゲート電極ＧＥ１）及び第２メモリストリングＭＳ２に含まれるメモリセルＭＣ（第２メモリセルＭＣ２）に含まれるゲート電極（第２ゲート電極ＧＥ２）を加工し（ステップＳ２４０）、マーク部領域６０ｒに形成された電荷保持膜ＣＬｆを除去する（ステップＳ２５０）。例えば、ステップＳ２５０はステップＳ２４０と同時に実施されることができる。
【０１１０】
具体的には、図１２（ｂ）に表したように、マーク部トレンチ７２に埋め込まれた絶縁層２０ｆの上、及び、電荷保持膜ＣＬｆの上にゲート電極用第１導電層ＧＥｆ１を形成する。図示しないが、ゲート電極用第１導電層ＧＥｆ１は、メモリセルアレイ部５０にも形成される。
【０１１１】
さらに、ゲート電極用第１導電層ＧＥｆ１の上に、ゲート電極用第２導電層ＧＥｆ２を形成する。さらに、ゲート電極用第２導電層ＧＥｆ２の上にキャップ層７３を形成する。図示しないが、ゲート電極用第２導電層ＧＥｆ２及びキャップ層７３は、メモリセルアレイ部５０にも形成される。
【０１１２】
ゲート電極用第１導電層ＧＥｆ１及びゲート電極用第２導電層ＧＥｆ２には、例えばポリシリコンが用いられる。キャップ層７３には、例えば窒化シリコンが用いられる。
【０１１３】
そして、図示しないが、メモリセルアレイ部５０において、ゲート電極（例えば第１ゲート電極ＧＥ１及び第２ゲート電極ＧＥ２など）の加工を行う。すなわち、ステップＳ２４０を実施する。
【０１１４】
このとき、図１２（ｃ）に表したように、合わせマーク部６０（マーク部領域６０ｒ）においては、トンネル膜用絶縁膜ＴＩｆ、電荷保持膜ＣＬｆ、ゲート電極用第１導電層ＧＥｆ１、ゲート電極用第２導電層ＧＥｆ２及びキャップ層７３を除去する（ステップＳ２５０）。すなわち、ステップＳ２５０が実施される。
【０１１５】
図１１及び図１３（ａ）に表したように、電荷保持膜ＣＬｆを除去することで露出したマーク部領域６０ｒの基体１０ｆの基体上面１０ｆｕをエッチングして（ステップＳ２６０）、基体上面１０ｆｕをマーク部トレンチ７２に埋め込まれた絶縁層２０ｆよりも下方にする。
【０１１６】
基体上面１０ｆｕがエッチングされた基体１０ｆが、マーク部半導体層１０ａとなる。また、マーク部トレンチ７２に埋め込まれた絶縁層２０ｆが、マーク部絶縁層２０ａとなる。
【０１１７】
これにより、マーク部半導体層１０ａの上面１０ｕは、マーク部絶縁層２０ａの上面２０ｕよりも下方に位置するようになる。
【０１１８】
図１１に表したように、本製造方法は、エッチングされた基体１０ｆ（マーク部半導体層１０ａ）の上にマーク部埋め込み絶縁層３０ｂを形成することをさらに備えることができる。
【０１１９】
具体的には、図１３（ｂ）に表したように、マーク部半導体層１０ａ及びマーク部絶縁層２０ａを覆う第１ライナー膜２２ａを形成する。さらに、第１ライナー膜２２ａの上に、第２ライナー膜２２ｂを形成する。さらに、第２ライナー膜２２ｂの上にマーク部埋め込み絶縁層３０ｂを形成する。マーク部埋め込み絶縁層３０ｂは、マーク部絶縁層２０ａどうし間の凹部（マーク部半導体層１０ａの上）に埋め込まれる。そして、必要に応じて上面が平坦化される。
【０１２０】
さらに、マーク部埋め込み絶縁層３０ｂ及び第２ライナー膜２２ｂの上に、第１層間絶縁膜４１を形成する。さらに、第１層間絶縁膜４１の上に第２層間絶縁膜４２を形成する。第２層間絶縁膜４２の上にキャップ絶縁膜４３を形成する。
【０１２１】
これにより、図１０に例示した合わせマーク部６０が形成される。本製造方法によれば、マーク部半導体層１０ａの上面１０ｕが、マーク部絶縁層２０ａの上面２０ｕよりも下方に配置される半導体記憶装置１２０を高い生産性で製造できる。本製造方法によれば、合わせマークを認識し易くでき、マスク合わせ精度が向上できる。さらに、合わせマークの誤認識を抑制でき、生産性を向上できる。
【０１２２】
図１４は、実施形態に係る半導体記憶装置の別の製造方法を例示する模式的断面図である。  
図１４は、図１２（ｂ）に例示した工程の後の工程を例示している。  
図１４に表したように、この製造方法においては、マーク部トレンチ７２に埋め込まれた絶縁層２０ｆの上、及び、電荷保持膜ＣＬｆの上にゲート電極用第１導電層ＧＥｆ１、ゲート電極用第２導電層ＧＥｆ２及びキャップ層７３を順次形成し、ゲート電極用第１導電層ＧＥｆ１、ゲート電極用第２導電層ＧＥｆ２及びキャップ層７３をエッチングして、絶縁層２０ｆを露出させる。そして、絶縁層２０ｆの上面（上面２０ｕ）を電荷保持膜ＣＬｆよりも下方で基体上面１０ｆｕ（上面１０ｕ）よりも上方の位置にする。
【０１２３】
この方法によっても、マーク部半導体層１０ａの上面１０ｕは、マーク部絶縁層２０ａの上面２０ｕよりも下方に位置するようになる。
【０１２４】
ただし、この方法においては、例えば、上記のエッチングにおいて、ゲート電極用第１導電層ＧＥｆ１及びゲート電極用第２導電層ＧＥｆ２の少なくともいずれかの一部（ポリシリコン膜）が絶縁層２０ｆの上に残る場合がある。このため、図１２（ｂ）〜図１３（ａ）に関して説明したように、合わせマーク部６０（マーク部領域６０ｒ）において、トンネル膜用絶縁膜ＴＩｆ、電荷保持膜ＣＬｆ、ゲート電極用第１導電層ＧＥｆ１、ゲート電極用第２導電層ＧＥｆ２及びキャップ層７３を除去（ステップＳ２５０）した後に、マーク部領域６０ｒの基体１０ｆの基体上面１０ｆｕをエッチング（ステップＳ２６０）することがより望ましい。
【０１２５】
図５及び図１０に例示した製造方法においては、ポリシリコン膜残りの発生を抑制しつつ、工程を増やすことなく、重ね合わせマークのコントラストを強調させる。これにより、合わせマークの誤認識（誤検知）を改善できる。
【０１２６】
なお、上記の例では、マーク部半導体層１０ａの上面１０ｕは、マーク部絶縁層２０ａの上面２０ｕよりも下方に位置する例であるが、実施形態はこれに限らない。マーク部半導体層１０ａの上面１０ｕは、マーク部絶縁層２０ａの上面２０ｕよりも上方に位置しても良い。
【０１２７】
さらに、上記の例では、電荷保持層が導電性（例えばポリシリコン）である場合であるが、実施形態はこれに限らない。
【０１２８】
電荷保持層は、絶縁性でも良い。この場合には、例えばブロック絶縁膜を省略することもできる。例えば、複数の第１メモリセルＭＣ１のそれぞれは、半導体層１０に対向する第１ゲート電極ＧＥ１と、半導体層１０と第１ゲート電極ＧＥ１との間に設けられた絶縁性の第１電荷保持層ＣＬ１と、半導体層１０と第１電荷保持層ＣＬ１との間に設けられた第１トンネル絶縁膜ＴＩ１と、を含むことができる。
【０１２９】
そして、複数の第１メモリセルＭＣ１のそれぞれは、絶縁性の第１電荷保持層ＣＬ１と第１ゲート電極ＧＥ１との間に設けられた第１ブロック絶縁膜ＢＩ１をさらに含むことができる。
【０１３０】
絶縁性の電荷保持層（例えば第１電荷保持層ＣＬ１）は、窒化シリコンを含むことができる。  
このように、本実施形態に係る半導体記憶装置は、ＭＮＯＳ構造またはＭＯＮＯＳ構造を有することもできる。
【０１３１】
実施形態は、図２に例示したウェーハ３１０を含むことができる。  
図２に例示したように、実施形態に係るウェーハ３１０は、メモリセルアレイ部５０と、合わせマーク部６０と、を備える。
【０１３２】
メモリセルアレイ部５０は、半導体層１０の主面１１上に設けられた第１メモリストリングＭＳ１と、主面１１上において第１メモリストリングＭＳ１と並置された第２メモリストリングＭＳ２と、第１メモリストリングＭＳ１と第２メモリストリングＭＳ２とを分断する素子分離絶縁層２０と、を含む。
【０１３３】
合わせマーク部６０は、メモリセルアレイ部５０と並置される。  
合わせマーク部６０は、半導体層１０の一部であるマーク部半導体層１０ａと、マーク部半導体層１０ａと並置され、素子分離絶縁層２０に用いられる材料と同じ材料を含むマーク部絶縁層２０ａと、を含む。
【０１３４】
実施形態に係るウェーハ３１０においては、マーク部半導体層１０ａの上面は、マーク部絶縁層２０ａの上面を含む平面とは異なる平面内に含まれる。
【０１３５】
実施形態に係るウェーハ３１０における合わせマーク部６０は、例えば図１、図３（ａ）、図３（ｂ）及び図１０などに例示した構成と同様の構成を有することができる。また、ウェーハ３１０の製造方法には、図５及び図１１に関して説明した方法と同様の方法を適用できる。
【０１３６】
実施形態のウェーハによれば、合わせマークを認識し易くし、マスク合わせ精度を向上するウェーハが提供できる。
【０１３７】
実施形態によれば、合わせマークを認識し易くし、マスク合わせ精度を向上する半導体記憶装置、半導体ウェーハ及び半導体記憶装置の製造方法が提供される。
【０１３８】
なお、本願明細書において、「垂直」及び「平行」は、厳密な垂直及び厳密な平行だけではなく、例えば製造工程におけるばらつきなどを含むものであり、実質的に垂直及び実質的に平行であれは良い。
【０１３９】
以上、具体例を参照しつつ、本発明の実施の形態について説明した。しかし、本発明の実施形態は、これらの具体例に限定されるものではない。例えば、半導体記憶装置に含まれる半導体層、メモリストリング、メモリセル、素子分離絶縁層、合わせマーク部、マーク部半導体層及びマーク部絶縁層などの各要素の具体的な構成に関しては、当業者が公知の範囲から適宜選択することにより本発明を同様に実施し、同様の効果を得ることができる限り、本発明の範囲に包含される。  
また、各具体例のいずれか２つ以上の要素を技術的に可能な範囲で組み合わせたものも、本発明の要旨を包含する限り本発明の範囲に含まれる。
【０１４０】
その他、本発明の実施の形態として上述した半導体記憶装置、半導体ウェーハ及び半導体記憶装置の製造方法を基にして、当業者が適宜設計変更して実施し得る全ての半導体記憶装置、半導体ウェーハ及び半導体記憶装置の製造方法も、本発明の要旨を包含する限り、本発明の範囲に属する。
【０１４１】
その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。
【０１４２】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１４３】
１０…半導体層、  １０ａ…マーク部半導体層、  １０ａ１〜１０ａ８…第１〜第８マーク部半導体層、  １０ｆ…基体、  １０ｆｕ…基体上面、  １０ｕ…上面、  １１…主面、  ２０…素子分離絶縁層、  ２０ａ…マーク部絶縁層、  ２０ａ１〜２０ａ８…第１〜第８マーク部絶縁層、  ２０ｆ…絶縁層、  ２０ｆｕ…上面、  ２０ｕ…上面、  ２２ａ…第１ライナー膜、  ２２ｂ…第２ライナー膜、  ２５…層間絶縁膜、  ３０…埋め込み絶縁膜、  ３０ａ…マーク部埋め込み絶縁層、  ３０ｂ…マーク部埋め込み絶縁層、  ３０ｕ…上部絶縁層、  ４１…第１層間絶縁膜、  ４２…第２層間絶縁膜、  ４３…キャップ絶縁膜、  ５０…メモリセルアレイ部、  ６０…合わせマーク部、  ６０ｒ…マーク部領域、  ７１…シリコン窒化膜、  ７２…合わせ部トレンチ、  ７３…キャップ層、  １１０、１１１、１１９、１２０…半導体記憶装置、  ３１０…ウェーハ、  ＢＩ１〜ＢＩ３…第１〜第３ブロック絶縁膜、  ＣＬ１〜ＣＬ３…第１〜第３電荷保持層、  ＣＬａ…マーク部電荷保持層、  ＣＬｆ…電荷保持膜、  ＧＥ１〜ＧＥ３…第１〜第３ゲート電極、  ＧＥｆ１…ゲート電極用第１導電層、  ＧＥｆ２…ゲート電極用第２導電層、  ＭＣ…メモリセル、  ＭＣ１〜ＭＣ４…第１〜第４メモリセル、  ＭＳ１〜ＭＳ１…第１〜第４メモリストリング、  ＳＢＩ１、ＳＢＩ３…第１、第３選択部ブロック絶縁膜、  ＳＣＬ１、ＳＣＬ３…第１、第３選択部電荷保持層、  ＳＧ…選択トランジスタ、  ＳＧ１〜ＳＧ８…第１〜第８選択トランジスタ、  ＳＧＥ１、ＳＧＥ３…第１、第３選択部ゲート電極、  ＳＩ１、ＳＩ３…第１、第３側面絶縁層、  ＳＴＩ１、ＳＴＩ３…第１、第３選択部トンネル絶縁膜、  Ｓｔ、Ｓｔ１…距離、  ＴＩ１〜ＴＩ３…第１〜第３トンネル絶縁膜、  ＴＩａ…マーク部トンネル絶縁膜、  ＴＩｆ…トンネル膜用絶縁膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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