(57)【要約】【課題】回路規模を増大させることなく、かつ、ダイナミックレンジを低下させることなく横筋状ノイズ補正を可能とする固体撮像装置を提供する。【解決手段】所定の時間間隔で、複数のＡＤ変換部により変換された単位画素のデジタル信号から光学的な黒レベルを示すクランプ値を演算するクランプ演算回路１９０と、前記クランプ値に基づき、列ＡＤ変換部１２０に、対応する列の単位画素のデジタル信号であってオフセット信号成分を除くデジタル信号に変換させる制御部とを備え、クランプ演算回路１９０は、前記クランプ値と、１つ前に演算した過去クランプ値との差が予め定められた下限値以下の場合には、所定の時間間隔を長くして前記クランプ値の次のクランプ値を演算し、前記クランプ値と過去クランプ値との差が予め定められた上限値以上の場合には、所定の時間間隔を短くして前記クランプ値の次のクランプ値を演算する。【選択図】図１
2012134666.tif 000002
【特許請求の範囲】
【請求項１】
行列状に配列された複数の単位画素を備える固体撮像装置であって、
前記複数の単位画素の列毎に設けられ、対応する列の単位画素のアナログ信号をデジタル信号に変換する複数のＡＤ変換部と、
所定の時間間隔で、前記複数のＡＤ変換部により変換された単位画素のデジタル信号から光学的な黒レベルを示すクランプ値を演算するクランプ演算部と、
前記クランプ値に基づき前記ＡＤ変換部を制御することで、前記ＡＤ変換部に、前記対応する列の単位画素のデジタル信号であってオフセット信号成分を除くデジタル信号に変換させる制御部とを備え、
前記クランプ演算部は、前記クランプ値と前記クランプ値の１つ前に演算した過去クランプ値とに基づいて前記所定の時間間隔を制御する
固体撮像装置。
【請求項２】
前記制御部は、前記クランプ演算部により演算された前記クランプ値に基づき、前記ＡＤ変換部に、前記光学的黒レベルが前記対応する列の単位画素のデジタル値の黒レベルになるようオフセット信号成分を除くデジタル信号に変換させる
請求項１に記載の固体撮像装置。
【請求項３】
前記複数のＡＤ変換部により変換された単位画素は、前記光学的な黒レベルを演算するための遮光画素であり、
前記クランプ演算部は、
前記遮光画素のデジタル信号の異常値を補正する異常値補正部と、
前記遮光画素のデジタル信号に対し、前記異常値補正部で補正された補正後デジタル信号をｎ（ｎ：正の整数）回加算して積算データを得る積算部と、
前記積算部で得た積算データと前記過去クランプ値とに、前記所定の時間間隔を定める時定数が制御された平均化フィルタ処理を施すことにより、前記クランプ値を決定するデジタルフィルタ部と、
前記積算部で得た積算データと、前記過去クランプ値とから、前記デジタルフィルタの前記時定数を決定する時定数制御部とを備え、
前記時定数制御部は、前記クランプ値と、前記過去クランプ値との差が予め定められた下限値以下の場合には、前記時定数を遅くすることで前記所定の時間間隔を長くし、前記クランプ値と前記過去クランプ値との差が予め定められた上限値以上の場合には、前記時定数を速くすることで前記所定の時間間隔を短くする制御を行う
請求項１または２に記載の固体撮像装置。
【請求項４】
前記複数の単位画素は、前記光学的な黒レベルを演算するための遮光画素を有し、
前記遮光画素は、列状に複数配置されている
請求項１〜３のいずれか１項に記載の固体撮像装置。
【請求項５】
前記異常値補正部は、
前記遮光画素のデジタル信号に対し、ｎ（ｎ：正の奇数）画素のメディアンフィルタ処理を施す
請求項４に記載の固体撮像装置。
【請求項６】
前記遮光画素は、
（ｎ−１）（ｎ：正の奇数）列以上配置されており、
前記クランプ演算部は、前記遮光画素のうち水平方向の中央部の遮光画素のデジタル信号から前記クランプ値を演算する
請求項４に記載の固体撮像装置。
【請求項７】
前記異常値補正部は、
前記遮光画素のデジタル信号値と前記過去クランプ値との差の絶対値が所定値以上の場合、前記過去クランプ値と所定値とを加算した値を上限値としてクリップすることで、前記遮光画素のデジタル信号値のクリップを行う上限クリップ部と、
前記遮光画素のデジタル信号値と前記過去クランプ値との差の絶対値が所定値以下の場合、前記過去クランプ値と所定値とを減算した値を下限値としてクリップすることで、前記遮光画素のデジタル信号値のクリップを行う下限クリップ部とを備える
請求項３に記載の固体撮像装置。
【請求項８】
前記制御部は、動作開始時点から時間的に単調増加する参照電圧を出力する参照電圧生成部を有し、
前記ＡＤ変換部は、
前記参照電圧生成部から出力された前記参照電圧と、対応する前記単位画素のアナログ信号が示す画素信号電圧とを比較し、参照電圧値が前記画素信号電圧値を超えた場合に出力を反転する比較部と、
前記参照電圧の動作開始時点から前記比較部が出力を反転させるまでの時間をカウントし、前記比較部が出力を反転された時のカウント値を前記対応する列の単位画素のデジタル信号値とすることにより、対応する列の単位画素のアナログ信号をデジタル信号に変換するＡＤカウント部とを備える
請求項１に記載の固体撮像装置。
【請求項９】
前記ＡＤカウント部は、
ダウンカウントモードとアップカウントモードとが切り替え可能なアップダウンカウンタである
請求項８に記載の固体撮像装置。
【請求項１０】
前記制御部は、さらに、前記参照電圧生成部と前記ＡＤカウント部とを制御するためのクロック信号を生成するタイミング生成部とを有し、
前記参照電圧生成部は、
前記タイミング生成部が生成するクロック信号の数に基づき単調に増加する参照電圧を生成する
請求項８または請求項９に記載の固体撮像装置。
【請求項１１】
前記参照電圧生成部は、
前記クランプ演算部が演算した前記クランプ値をアナログ値に変換するＤＡ変換器を備え、
前記ＤＡ変換器によりアナログ値に変換されたクランプ値に対応する電圧を、前記動作開始時点の参照電圧とする
請求項８または請求項９に記載の固体撮像装置。
【請求項１２】
前記参照電圧生成部は、
前記ＤＡ変換器により前記アナログ値に変換したクランプ値に対応する電圧を、前記ＡＤカウント部のアップカウントモードのとき、前記動作開始時点の参照電圧とする
請求項１１に記載の固体撮像装置。
【請求項１３】
前記タイミング生成部は、
前記参照電圧生成部のクロック信号を生成する回路と、
前記ＡＤカウント部のクロック信号を生成する回路とを備える
請求項７に記載の固体撮像装置。
【請求項１４】
前記タイミング生成部は、第１クロック信号及び第２クロック信号を生成して、前記ＡＤカウント部に前記第１クロック信号を供給し、前記参照電圧生成部に前記第２クロック信号を供給し、
前記タイミング生成部は、前記クランプ演算部で演算した前記クランプ値に応じて、前記第１クロック信号とは異なるタイミングで前記第２クロック信号の供給を開始する
請求項７に記載の固体撮像装置。
【請求項１５】
行列状に配列された複数の単位画素を有する固体撮像装置を構成する集積回路であって、
前記複数の単位画素の列毎に設けられ、対応する列の単位画素のアナログ信号をデジタル信号に変換する複数のＡＤ変換回路と、
所定の時間間隔で、前記複数のＡＤ変換回路により変換された単位画素のデジタル信号から光学的な黒レベルを示すクランプ値を演算するクランプ演算回路と、
前記クランプ値に基づき前記ＡＤ変換回路を制御することで、前記ＡＤ変換回路に、前記対応する列の単位画素のデジタル信号であってオフセット信号成分を除くデジタル信号に変換させる制御回路とを備え、
前記クランプ演算回路は、前記クランプ値と、前記クランプ値の１つ前に演算した過去クランプ値との差が予め定められた下限値以下の場合には、前記所定の時間間隔を長くして前記クランプ値の次のクランプ値を演算し、前記クランプ値と前記過去クランプ値との差が予め定められた上限値以上の場合には、所定の時間間隔を短くして前記クランプ値の次のクランプ値を演算する
集積回路。
【請求項１６】
行列状に配列された複数の単位画素を備える固体撮像装置のＡＤ変換方法であって、
対応する列の単位画素のアナログ信号をデジタル信号に変換するＡＤ変換ステップと、
所定の時間間隔で、前記ＡＤ変換ステップにおいて変換された単位画素のデジタル信号から光学的な黒レベルを示すクランプ値を演算するクランプ演算ステップと、
前記ＡＤ変換ステップでは、前記クランプ値に基づいて、前記対応する列の単位画素のデジタル信号であってオフセット信号成分を除くデジタル信号に変換し、
前記クランプ演算ステップでは、前記クランプ値と、前記クランプ値の１つ前に演算した過去クランプ値との差が予め定められた下限値以下の場合には、前記所定の時間間隔を長くして前記クランプ値の次のクランプ値を演算し、前記クランプ値と前記過去クランプ値との差が予め定められた上限値以上の場合には、所定の時間間隔を短くして前記クランプ値の次のクランプ値を演算する
ＡＤ変換方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、固体撮像装置に関し、特に行列状に配列された複数の単位画素を備える固体撮像装置に関する。
【背景技術】
【０００２】
近年、固体撮像装置として、画素アレイ部の列毎にＡＤ（Ａｎａｌｏｇ  ｔｏ  Ｄｉｇｉｔａｌ）変換手段を配置してなる列並列ＡＤＣ（Ａｎａｌｏｇ  ｔｏ  Ｄｉｇｉｔａｌ  Ｃｏｎｖｅｒｓｉｏｎ）搭載のＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ；  相補型金属酸化膜半導体）型のイメージセンサが報告されている。この方式を採用したＣＭＯＳイメージセンサは高速フレームレートでの撮像が実現できるため、ビデオカメラやデジタルスチルカメラ、監視カメラ、ネットワークカメラ用途に好適である。
【０００３】
ところで、ＣＭＯＳイメージセンサは一行分の画素信号を同時にＡＤ変換するため、アナログ回路で発生するランダムなノイズが横筋状ノイズとなる課題がある。そのため、従来のイメージセンサには光学的な黒レベルを出力する遮光画素を用いた横筋状ノイズを補正する技術が開示されている（例えば、特許文献１）。
【０００４】
図１７は、従来の固体撮像装置の構成を示すブロック図である。図１７に示す固体撮像装置９０は、画素アレイ部９００ａと、ＡＤ変換回路９０３と、横筋補正論理回路９０４とを備える。
【０００５】
画素アレイ部９００ａは、光電変換素子を含む単位画素が行列状に２次元配列されてなる。画素アレイ部９００ａは、有効画素部９００と、左水平ＯＢ画素部９０１と、右水平ＯＢ画素部９１０２とで構成される。有効画素部９００と、左水平ＯＢ画素部９０１と、右水平ＯＢ画素部９０２とはそれぞれ単位画素が２次元配列されている。以下、左水平ＯＢ画素部９０１または右水平ＯＢ画素部９０２の単位画素は遮光画素と記載する。
【０００６】
ＡＤ変換回路９０３は、単位画素から読み出された画像信号をＡＤ変換し、デジタル画像データＤａｄをＡＤ変換値として出力する。
【０００７】
横筋補正論理回路９０４は、ＡＤ変換回路９０３から出力されたデジタル画素値Ｄａｄを、横筋ノイズが抑制されるよう補正して横筋補正画像データＤａｏを補正出力値として出力する。横筋補正論理回路９０４は、上限制限回路９０５と、下限制限回路９０６と、平均回路９０７と、予測演算論理回路９０８と、有効画素補正回路９０９とで構成される。
【０００８】
上限制限回路９０５は、ＡＤ変換回路９０３から出力される遮光画素のデジタル画素値を、予測演算論理回路９０８から出力される予測ＯＢ値に基づいて決められた上限値と比較する。上限制限回路９０５は、比較の結果、その上限値より小さい遮光画素のデジタル画素値はそのまま出力し、その上限値より大きい遮光画素のデジタル画素値は、その上限値を遮光画素のデジタル画素値として出力する。
【０００９】
下限制限回路９０６は、上限制限回路９０５から出力される遮光画素のデジタル画素値を、予測演算論理回路９０８から出力される予測ＯＢ値に基づいて決められた下限値と比較する。下限制限回路９０６は、比較の結果、その下限値より大きい遮光画素のデジタル画素値はそのまま出力し、その下限値より小さい遮光画素のデジタル画素値は、その下限値を遮光画素のデジタル画素値として出力する。
【００１０】
平均回路９０７は、下限制限回路９０６から出力された遮光画素のデジタル画素値を１ライン分加算して平均値を算出する。
【００１１】
予測演算論理回路９０８は、平均回路９０７から出力される遮光画素のデジタル画素値の平均値の１／８の値と、前ラインの予測演算値Ｄｐｒの７／８の値とを加算した値を予測ＯＢ値とする処理を行う。図１８は、従来の固体撮像装置の予測演算論理回路の内部処理の様子を示す図である。図１８は、左水平ＯＢ画素部９０１の単位画素が遮光画素であり、予測演算論理回路９０８が予測ＯＢ値を演算し、上限制限回路９０５と下限制限回路９０６とにその予測ＯＢ値を出力する場合の様子を示している。
【００１２】
有効画素補正回路９０９は、有効画素のＡＤ変換値Ｄａｄから、平均回路９０７の出力である遮光画素のデジタル値の平均値を減算する処理を行う。
【００１３】
以上の構成から、固体撮像装置９０は、遮光画素のデジタル画素値を一定範囲内にクリップし、クリップされた複数の遮光画素のデジタル画素値を平均した値に基づいて、有効画素のデジタル画素値を補正する。それにより、固体撮像装置９０は、白点欠陥などのノイズを除去して横筋状ノイズの補正を行うことができる。
【先行技術文献】
【特許文献】
【００１４】
【特許文献１】特開２００８−２８８８１６号公報
【発明の概要】
【発明が解決しようとする課題】
【００１５】
しかしながら、上記従来の技術では、以下のような課題がある。
【００１６】
上記従来の技術では、予測ＯＢ値の演算処理は平滑化フィルタにより行われるため、ハイライト横筋のような行毎に遮光画素のデジタル画素値が急激に変化する場合には、予測ＯＢ値が急激な変化に追従することができず、予測ＯＢ値と、遮光画素のデジタル画素値とが大きな差を持ってしまう。その場合、予測ＯＢ値と、遮光画素のデジタル画素値との差は、複数ラインに渡り、複数回クランプ動作を行うことにより解消されることになる。つまり、複数ラインに渡り、複数回クランプ動作を行うことにより、予測ＯＢ値が遮光画素のデジタル画素値に近づいていくことでその差を解消する。この現象は、垂直方向にグラデーションする画像として観測され、画質が劣化することになる。
【００１７】
また、従来の技術では、デジタル演算処理にて横筋状ノイズの補正を行うため、横筋状ノイズの補正値分減算することになり、横筋状ノイズを補正した後のデジタル画素値のダイナミックレンジが低下してしまう。
【００１８】
本発明は、このような事情に鑑みてなされたものであり、回路規模を増大させることなく、かつ、ダイナミックレンジを低下させることなく横筋状ノイズ補正を可能とする固体撮像装置を提供することを目的とする。
【課題を解決するための手段】
【００１９】
本発明の一形態における固体撮像装置は、行列状に配列された複数の単位画素を備える固体撮像装置であって、前記複数の単位画素の列毎に設けられ、対応する列の単位画素のアナログ信号をデジタル信号に変換する複数のＡＤ変換部と、所定の時間間隔で、前記複数のＡＤ変換部により変換された単位画素のデジタル信号から光学的な黒レベルを示すクランプ値を演算するクランプ演算部と、前記クランプ値に基づき前記ＡＤ変換部を制御することで、前記ＡＤ変換部に、前記対応する列の単位画素のデジタル信号であってオフセット信号成分を除くデジタル信号に変換させる制御部とを備え、前記クランプ演算部は、前記クランプ値と前記クランプ値の１つ前に演算した過去クランプ値とに基づいて前記所定の時間間隔を制御する。
【００２０】
この構成により、回路規模を増大させることなく、かつ、ダイナミックレンジを低下させることなく横筋状ノイズ補正を可能とする固体撮像装置を実現することができる。
【００２１】
ここで、前記制御部は、前記クランプ演算部により演算された前記クランプ値に基づき、前記ＡＤ変換部に、前記光学的黒レベルが前記対応する列の単位画素のデジタル値の黒レベルになるようオフセット信号成分を除くデジタル信号に変換させるとしてもよい。
【００２２】
また、前記複数のＡＤ変換部により変換された単位画素は、前記光学的な黒レベルを演算するための遮光画素であり、前記クランプ演算部は、前記遮光画素のデジタル信号の異常値を補正する異常値補正部と、前記遮光画素のデジタル信号に対し、前記異常値補正部で補正された補正後デジタル信号をｎ（ｎ：正の整数）回加算して積算データを得る積算部と、前記積算部で得た積算データと前記過去クランプ値とに、前記所定の時間間隔を定める時定数が制御された平均化フィルタ処理を施すことにより、前記クランプ値を決定するデジタルフィルタ部と、前記積算部で得た積算データと、前記過去クランプ値とから、前記デジタルフィルタの前記時定数を決定する時定数制御部とを備え、前記時定数制御部は、前記クランプ値と、前記過去クランプ値との差が予め定められた下限値以下の場合には、前記時定数を遅くすることで前記所定の時間間隔を長くし、前記クランプ値と前記過去クランプ値との差が予め定められた上限値以上の場合には、前記時定数を速くすることで前記所定の時間間隔を短くする制御を行うとしてもよい。
【００２３】
また、前記複数の単位画素は、前記光学的な黒レベルを演算するための遮光画素を有し、前記遮光画素は、列状に複数配置されているとしてもよい。
【００２４】
また、前記異常値補正部は、前記遮光画素のデジタル信号に対し、ｎ（ｎ：正の奇数）画素のメディアンフィルタ処理を施すとしてもよい。
【００２５】
また、前記遮光画素は、（ｎ−１）（ｎ：正の奇数）列以上配置されており、前記クランプ演算部は、前記遮光画素のうち水平方向の中央部の遮光画素のデジタル信号から前記クランプ値を演算するとしてもよい。
【００２６】
また、前記異常値補正部は、前記遮光画素のデジタル信号値と前記過去クランプ値との差の絶対値が所定値以上の場合、前記過去クランプ値と所定値とを加算した値を上限値としてクリップすることで、前記遮光画素のデジタル信号値のクリップを行う上限クリップ部と、前記遮光画素のデジタル信号値と前記過去クランプ値との差の絶対値が所定値以下の場合、前記過去クランプ値と所定値とを減算した値を下限値としてクリップすることで、前記遮光画素のデジタル信号値のクリップを行う下限クリップ部とを備えるとしてもよい。
【００２７】
また、前記制御部は、動作開始時点から時間的に単調増加する参照電圧を出力する参照電圧生成部を有し、前記ＡＤ変換部は、前記参照電圧生成部から出力された前記参照電圧と、対応する前記単位画素のアナログ信号が示す画素信号電圧とを比較し、参照電圧値が前記画素信号電圧値を超えた場合に出力を反転する比較部と、前記参照電圧の動作開始時点から前記比較部が出力を反転させるまでの時間をカウントし、前記比較部が出力を反転された時のカウント値を前記対応する列の単位画素のデジタル信号値とすることにより、対応する列の単位画素のアナログ信号をデジタル信号に変換するＡＤカウント部とを備えるとしてもよい。
【００２８】
また、前記ＡＤカウント部は、ダウンカウントモードとアップカウントモードとが切り替え可能なアップダウンカウンタであるとしてもよい。
【００２９】
また、前記制御部は、さらに、前記参照電圧生成部と前記ＡＤカウント部とを制御するためのクロック信号を生成するタイミング生成部とを有し、前記参照電圧生成部は、前記タイミング生成部が生成するクロック信号の数に基づき単調に増加する参照電圧を生成するとしてもよい。
【００３０】
また、前記参照電圧生成部は、前記クランプ演算部が演算した前記クランプ値をアナログ値に変換するＤＡ変換器を備え、前記ＤＡ変換器によりアナログ値に変換されたクランプ値に対応する電圧を、前記動作開始時点の参照電圧とするとしてもよい。
【００３１】
ここで、前記参照電圧生成部は、前記ＤＡ変換器により前記アナログ値に変換したクランプ値に対応する電圧を、前記ＡＤカウント部のアップカウントモードのとき、前記動作開始時点の参照電圧とするとすることが好ましい。
【００３２】
また、前記タイミング生成部は、第１クロック信号及び第２クロック信号を生成して、前記ＡＤカウント部に前記第１クロック信号を供給し、前記参照電圧生成部に前記第２クロック信号を供給し、前記タイミング生成部は、前記クランプ演算部で演算した前記クランプ値に応じて、前記第１クロック信号とは異なるタイミングで前記第２クロック信号の供給を開始するとしてもよい。
【００３３】
なお、本発明は、装置として実現するだけでなく、このような装置が備える処理手段を備える集積回路として実現したり、その装置を構成する処理手段をステップとする方法として実現したりしてもよい。
【発明の効果】
【００３４】
本発明によれば、回路規模を増大させることなく、かつ、ダイナミックレンジを低下させることなく横筋状ノイズ補正を可能とする固体撮像装置を実現できる。例えば、垂直方向に単位画素のデジタル画素値が急激に変化しても、横筋状ノイズの補正値を行うための画素のデジタル画素値への追従性を速くし、デジタル画素値のダイナミックレンジを低下させないで適切な横筋状ノイズの補正を行うことができる。
【図面の簡単な説明】
【００３５】
【図１】本発明の実施の形態１に係る固体撮像装置の構造を示すブロック図である。
【図２】本発明の実施の形態１に係る固体撮像装置の単位画素の構成例を示す図である。
【図３Ａ】図２に示す単位画素を備える一般的な固体撮像装置の全体構成を示す図である。
【図３Ｂ】図３Ａに示す固体撮像装置の画素信号読み出し時における動作タイミングを示すタイミングチャートである。
【図４】本発明の実施の形態１に係る固体撮像装置の動作を説明するための図である。
【図５】本発明の実施の形態１に係るクランプ演算回路の詳細構成を示すブロック図である。
【図６】本発明の実施の形態１に係るクランプ演算回路が行う処理を説明するための図である。
【図７】本発明の実施の形態１に係るタイミング生成回路の詳細構成を示す回路図である。
【図８】本発明の実施の形態１に係るタイミング生成回路の動作を示すタイミングチャートである。
【図９】本発明の実施の形態１に係るランプ信号生成回路の詳細構成を示す回路図である。
【図１０Ａ】本発明の実施の形態１に係るランプ信号生成回路の動作を示すタイミングチャートである。
【図１０Ｂ】本発明の実施の形態１に係るランプ信号生成回路の動作を示すタイミングチャートである。
【図１１】本発明の実施の形態２に係る固体撮像装置の構成を示すブロック図である。
【図１２】本発明の実施の形態２に係る固体撮像装置の動作を説明するための図である。
【図１３】本発明の実施の形態２に係わるタイミング生成回路の詳細構成を示す回路図である。
【図１４】本発明の実施の形態２に係るタイミング生成回路の動作を示すタイミングチャートである。
【図１５】本発明の実施の形態２に係るランプ信号生成回路の詳細構成を示す回路図である。
【図１６Ａ】本発明の実施の形態２に係るランプ信号生成回路の動作を示すタイミングチャートである。
【図１６Ｂ】本発明の実施の形態２に係るランプ信号生成回路の動作を示すタイミングチャートである。
【図１７】従来の固体撮像装置の構成を示すブロック図である。
【図１８】従来の固体撮像装置の予測演算論理回路の内部処理の様子を示す図である。
【発明を実施するための形態】
【００３６】
以下、本発明の固体撮像装置及びその駆動方法について、図面を参照しながら詳細に説明する。
【００３７】
（実施の形態１）
図１は、本発明の実施の形態１における固体撮像装置の構成を示すブロック図である。
【００３８】
図１に示す固体撮像装置１０は、行列状に配列された複数の単位画素を備える固体撮像装置であって、例えば列並列ＡＤＣ搭載のＣＭＯＳ型のイメージセンサとして構成される。固体撮像装置１０は、光電変換素子を含む単位画素１０１が行列状に２次元配列されてなる画素アレイ部１００と、垂直信号線１０２と、行選択信号線１０３と、画素アレイ部１００と、垂直走査回路１１０と、垂直画素ドライバ１１１と、列ＡＤ変換部１２０と、ランプ信号生成回路１３０と、水平走査回路１４０と、センスアンプ回路１５０と、出力回路１６０と、クロック生成回路１７０と、タイミング生成回路１８０と、クランプ演算回路１９０とを備える。
【００３９】
画素アレイ部１００は、光電変換素子を含む単位画素１０１と、垂直信号線１０２と、行選択信号線１０３とを有する。画素アレイ部１００では、単位画素１０１が行列状（２次元マトリックス状）に２次元配列されている。単位画素１０１では、１行分の単位画素１０１群がそれぞれの行選択信号線１０３を介して垂直画素ドライバ１１１に接続されている。また、単位画素１０１では、１列分の単位画素１０１群がそれぞれ垂直信号線１０２を介して列ＡＤ変換部１２０における列単位の比較器１２１の一方の入力端子に接続されている。ここで、画素アレイ部１００には光学的黒レベルを出力する遮光画素が列状に複数配置されていることが好ましいがそれに限らない。つまり、遮光画素は、一般的には有効画素領域の外にあるが、場所は特に限定されるものでないとする。
【００４０】
列ＡＤ変換部１２０は、複数の単位画素１０１の列毎に設けられ、対応する列の単位画素１０１のアナログ信号をデジタル信号に変換する。具体的には、複数の列単位のＡＤ変換器のアレイと列単位のラインメモリ１２３とで構成されている。列単位のＡＤ変換器は、比較器１２１と、非同期ＵＰ−ＤＯＷＮカウンタ１２２とから構成されている。
【００４１】
比較器１２１は、ランプ信号生成回路１３０から出力された参照電圧と、対応する単位画素のアナログ信号が示す画素信号電圧とを比較し、参照電圧値が画素信号電圧値を超えた場合に出力を反転する。具体的には、比較器１２１では、上述したように、その一方の入力端子に１列分の単位画素１０１群が垂直信号線１０２を介して接続されており、その一方の入力端子に垂直信号線１０２を介して各単位画素１０１から出力される画素信号電圧が入力される。また、比較器１２１の他方の入力端子には、ランプ信号生成回路１３０の出力端子が接続されており、ランプ信号生成回路１３０からランプ波形の参照電圧が供給される。また、比較器１２１の出力端子は非同期ＵＰ−ＤＯＷＮカウンタ１２２の入力端子に接続されている。比較器１２１は、ランプ信号生成回路１３０からのランプ波形の参照電圧を、各単位画素１０１から垂直信号線１０２を介して出力される画素信号電圧と比較し、一致したときに比較結果を反転する。それにより、非同期ＵＰ−ＤＯＷＮカウンタ１２２が、インクリメント（アップカウント）またはデクリメント（ダウンカウント）するカウンタであって比較器１２１が反転したときのカウンタのカウント値が画素信号電圧に対応する値であることがわかり、その値がラインメモリ１２３に出力される。このようにして、比較器１２１と非同期ＵＰ−ＤＯＷＮカウンタ１２２との協働によりＡＤ変換が行われる。
【００４２】
列単位の非同期ＵＰ−ＤＯＷＮカウンタ１２２は、本発明のＡＤカウント部に相当し、参照電圧の動作開始時点から比較器１２１が出力を反転させるまでの時間をカウントし、比較器１２１が出力を反転された時のカウント値を対応する列の単位画素のデジタル信号値とすることにより、対応する列の単位画素のアナログ信号をデジタル信号に変換する。具体的には、非同期ＵＰ−ＤＯＷＮカウンタ１２２は、その出力端子が対応する列単位のラインメモリ１２３と接続され、ＡＤ変換が完了して得られたデジタル画素値をラインメモリ１２３に書き込む。また、非同期ＵＰ−ＤＯＷＮカウンタ１２２は、得られたカウント値を一時的に保持し、次に得られるカウント値との加算を行う機能を有している。また、非同期ＵＰ−ＤＯＷＮカウンタ１２２は、ダウンカウントモードとアップカウントモードとが切り替え可能なアップダウンカウンタである。
【００４３】
ラインメモリ１２３は、メモリセルからなり、対応する列単位のＡＤ変換器によるＡＤ変換結果を一時的に格納する。
【００４４】
ランプ信号生成回路１３０は、本発明の参照電圧生成部に相当し、ランプ波形（傾斜状波形）の参照電圧を生成する。また、ランプ信号生成回路１３０の出力端子は、比較器１２１の他方の入力端子と接続されており、生成したランプ波形の参照電圧を比較器１２１に供給する。具体的には、ランプ信号生成回路１３０は、タイミング生成回路１８０が生成するクロック信号の数に基づき単調に増加する参照電圧を生成する。より詳細には、ランプ信号生成回路１３０は、動作開始時点から時間的に単調増加する参照電圧を生成して、比較器１２１に出力する。例えば、ランプ信号生成回路１３０は、クランプ演算回路１９０が演算したＯＢクランプ値をアナログ値に変換するＤＡ変換器を備え、ＤＡ変換器によりアナログ値に変換されたＯＢクランプ値に対応する電圧を、動作開始時点の参照電圧とする。より詳細には、ランプ信号生成回路１３０は、ＤＡ変換器によりアナログ値に変換したクランプ値に対応する電圧を、非同期ＵＰ−ＤＯＷＮカウンタ１２２がアップカウントモードのとき、前記動作開始時点の参照電圧とする。
【００４５】
水平走査回路１４０は、ラインメモリ１２３に対して列走査を行う。具体的には、水平走査回路１４０は、垂直走査回路１１０および垂直画素ドライバ１１１による選択行の全画素についてのデジタル画素値がラインメモリ１２３に書き込まれると、列走査を行う。そして、水平走査回路１４０がラインメモリ１２３の列走査を行うことで、ラインメモリ１２３から出力されたデジタル画素値群が、センスアンプ回路１５０および出力回路１６０を介して、順次に外部に出力される。
【００４６】
センスアンプ回路１５０は、ラインメモリ１２３から読み出された差動信号を差動増幅する。具体的には、センスアンプ回路１５０は、その入力端子が、ラインメモリ１２３群と接続されており、水平走査回路１４０により選択されることでラインメモリ１２３群のデジタル画素値が入力される。また、センスアンプ回路１５０は、その出力端子が、出力回路１６０の入力端子とクランプ演算回路１９０の入力端子に接続されており、入力された差動信号（デジタルをデジタル画素値群）を増幅して出力回路１６０とクランプ演算回路１９０に出力する。
【００４７】
出力回路１６０は、複数のラインメモリ１２３から読み出したＡＤ変換結果を外部へ出力する。具体的には、出力回路１６０は、センスアンプ回路１５０により入力された増幅されたＡＤ変換結果を出力する形式に変換した上で外部へ画像データとして順次出力する。
【００４８】
クロック生成回路１７０は、外部入力クロックから内部クロックを生成する。
【００４９】
タイミング生成回路１８０は、各ブロックのタイミング信号（クロック信号）を生成する。また、タイミング生成回路１８０は、非同期ＵＰ−ＤＯＷＮカウンタ１２２群に対してダウンカウントモードまたはアップカウントモードを指示する。
【００５０】
なお、タイミング生成回路１８０およびランプ信号生成回路１３０は、本発明の制御部に相当し、ＯＢクランプ値に基づき列ＡＤ変換部１２０を制御することで、列ＡＤ変換部１２０に、対応する列の単位画素１０１のデジタル信号であってオフセット信号成分を除くデジタル信号に変換させる。例えば、この制御部は、クランプ演算回路１９０により演算されたＯＢクランプ値に基づき、列ＡＤ変換部１２０に、光学的黒レベルが対応する列の単位画素１０１のデジタル値の黒レベルになるようオフセット信号成分を除くデジタル信号に変換させる。詳細構成等は後述するので、ここでは説明を省略する。
【００５１】
クランプ演算回路１９０は、所定の時間間隔で、複数の列ＡＤ変換部１２０により変換された単位画素のデジタル信号から光学的な黒レベルを示すクランプ値を演算する。具体的には、ＡＤ変換結果すなわちＡＤ変換されたデジタル画素値群から光学的な黒レベルを演算する。また、クランプ演算回路１９０は、ＯＢクランプ値と、ＯＢクランプ値の１つ前に演算した過去ＯＢクランプ値との差が予め定められた下限値以下の場合には、所定の時間間隔を長くしてＯＢクランプ値の次のＯＢクランプ値を演算する。クランプ演算回路１９０は、ＯＢクランプ値と過去ＯＢクランプ値との差が予め定められた上限値以上の場合には、所定の時間間隔を短くしてＯＢクランプ値の次のＯＢクランプ値を演算する。詳細構成等は、後述するのでここでは省略する。
【００５２】
以上のように固体撮像装置１０は構成される。この固体撮像装置１０は、垂直走査回路１１０と垂直画素ドライバ１１１とにより選択された画素アレイ部１００の選択行１行分に対する画素信号処理を行う。そして、垂直走査回路１１０と垂直画素ドライバ１１１とにより順次選択行を更新してゆくことにより、すべての選択行に対して画素信号処理を実行することで１フィールド分のデジタル画像データを得る。
【００５３】
続いて、固体撮像装置１０の単位画素１０１の詳細構成について説明する。
【００５４】
図２は、本発明の実施の形態１に係る固体撮像装置の単位画素の構成例を示す図である。なお、図２では簡略化のために、単位画素１０１が２行×２列で配列されているが、これに限定されない。
【００５５】
図２に示すように、単位画素１０１には、それぞれ光電変換素子（画素）としてのフォトダイオード１０１１、転送トランジスタ１０１２、ＦＤ（フローティングディフュージョン）部１０１６、リセットトランジスタ１０１３、読み出しトランジスタ１０１４、および選択トランジスタ１０１５が構成されている。ここで、行選択信号線１０３は、例えば、転送パルス線ＴＸ、リセットパルス線ＲＳ、選択パルス線ＳＥＬで構成されている。転送パルス線ＴＸは、所定の行の転送トランジスタ１０１２を共通に制御するパルス信号（転送パルスφＴＸ）を伝達するための信号線である。リセットパルス線ＲＳは、所定の行のリセットトランジスタ１０１３を制御するパルス信号（リセットパルスφＲＳ）を伝達するための信号線である。選択パルス線ＳＥＬは、所定の行の選択トランジスタ１０１５を共通に制御するパルス信号（選択パルスφＳＥＬ）を伝達するための信号線である。
【００５６】
次に、図２に示す単位画素１０１の動作について説明する。ここでは、図２に示す単位画素１０１を備える一般的な固体撮像装置を例に挙げて、説明する。
【００５７】
図３Ａは、図２に示す単位画素１０１を備える一般的な固体撮像装置の全体構成を示す図である。なお、図１および図２と同様の要素には同一の符号を付しており、詳細な説明は省略する。
【００５８】
単位画素１０１は、それぞれ光電変換素子（画素）としてのフォトダイオード１０１１、転送トランジスタ１０１２、ＦＤ（フローティングディフュージョン）部１０１６、リセットトランジスタ１０１３、読み出しトランジスタ１０１４、および選択トランジスタ１０１５を備える。
【００５９】
また、図３Ａに示す単位画素１０１には、垂直信号線１０２、読み出しトランジスタ１０１４の負荷となる第１の電流源１２５、ＣＤＳ（Ｃｏｒｒｅｌａｔｅｄ  Ｄｏｕｂｌｅ  Ｓａｍｐｌｉｎｇ）回路２１３、水平選択トランジスタ２１４、水平信号線２２１、水平選択回路２２３および増幅回路２２４が接続されている。
【００６０】
垂直信号線１０２は、例えば第２の電流源２１２を介してグランドに接続される。垂直信号線１０２は、単位画素１０１の選択時（信号読み出し時）には、読み出しトランジスタ１０１４および第２の電流源２１２と共にソースフォロア回路を構成する。読み出しトランジスタ１０１４の出力は、ＣＤＳ回路２１３に出力される。
【００６１】
図３Ａに示す固体撮像装置に入射した光は、フォトダイオード１０１１で信号電荷に変換される。フォトダイオード１０１１で発生した信号電荷は、転送パルスφＴＸに応じて転送トランジスタ１０１２により転送され、ＦＤ部１０１６に一時的に蓄積される。選択パルスφＳＥＬに応じて選択トランジスタ１０１５で選択された単位画素１０１の信号電荷は電圧に変換され、垂直信号線１０２を経てＣＤＳ回路２１３に出力される。さらに、水平選択回路２２３によって水平選択トランジスタ２１４を選択的に導通して、水平信号線２２１に信号電圧を出力させる垂直信号線１０２が選択され、信号電圧は増幅回路２２４を経て外部に出力される。
【００６２】
ＦＤ部１０１６に蓄積された電荷の除去（リセット）は、リセットパルスφＲＳに応じてリセットトランジスタ１０１３で行われ、ＦＤ部１０１６は画素電源線である第１の電流源１２５を介して接続された電圧源２２６が供給するリセット電位にリセットされる。また、垂直選択回路２２２は、転送トランジスタ１０１２、選択トランジスタ１０１５、およびリセットトランジスタ１０１３に対応する駆動パルスを供給して駆動を行う。
【００６３】
次に、図３Ｂを用いて、図３Ａに示す固体撮像装置の画素信号読み出し動作について説明する。図３Ｂは、図３Ａに示す固体撮像装置の画素信号読み出し時における動作タイミングを示すタイミングチャートである。
【００６４】
図３Ｂにおいて、横軸は時間、縦軸は各信号の電位を表す。リセットパルスφＲＳは、所定の行のリセットトランジスタ１０１３を共通に制御するパルス信号を表している。転送パルスφＴＸは、所定の行の転送トランジスタ１０１２を共通に制御するパルス信号を表している。選択パルスφＳＥＬは、所定の行の選択トランジスタ１０１５を共通に制御するパルス信号を表している。電位Ｖｆｄは所定の単位画素１０１のＦＤ部１０１６の電位を表し、電位Ｖｌは所定の単位画素１０１と接続された垂直信号線１０２の電位を表している。以下、所定の単位画素１０１を例にして動作タイミングを説明するが、他の単位画素１０１についても同様に動作させることができる。
【００６５】
時刻ｔ０では、選択パルスφＳＥＬの電位は“Ｌ”レベルに設定され、リセットパルス
φＲＳの電位は“Ｈ”レベルに設定される。このとき、転送パルスφＴＸは“Ｌ”レベルであり、フォトダイオード１０１１とＦＤ部１０１６とは電気的に遮断されている。この状態では、選択トランジスタ１０１５はオフ状態であり、読み出しトランジスタ１０１４の出力は、垂直信号線１０２には読み出されない。また、リセットトランジスタ１０１３はオン状態であり、ＦＤ部１０１６の電位は、リセットレベルに設定される。
【００６６】
時刻ｔ１では、選択パルスφＳＥＬの電位が“Ｈ”レベルに変化し、リセットパルスφＲＳの電位が“Ｌ”レベルに変化する。この状態では、リセットトランジスタ１０１３はオフ状態となり、選択トランジスタ１０１５はオン状態となる。その結果、読み出しトランジスタ１０１４は、リセットレベルを垂直信号線１０２に出力する動作を開始する。
【００６７】
時刻ｔ２では、転送パルスφＴＸの電位が“Ｈ”レベルに変化し、転送トランジスタ１０１２がオン状態となる。その結果、フォトダイオード１０１１の信号電荷（電子）がＦＤ部１０１６に転送される。読み出しトランジスタ１０１４のゲートの電位は、単位画素１０１に入射する光の量に比例して低下し、これに伴って垂直信号線１０２の電位が低下する。
【００６８】
時刻ｔ３では、転送パルスφＴＸの電位が“Ｌ”レベルに変化し、転送トランジスタ１０１２がオフ状態となり、フォトダイオード１０１１の信号電荷（電子）の転送を終了する。
【００６９】
このように、まず、期間Ｔｏ（時刻ｔ０〜時刻ｔ１）においてＦＤ部１０１６をリセットするリセット動作を行い、次に、期間Ｔ１（時刻ｔ１〜時刻ｔ２）になるとそのリセットレベル電圧を出力する動作を行う。そして、期間Ｔ２（時刻ｔ２〜時刻ｔ３）になると信号電荷を転送する動作を行い、期間Ｔ３（時刻ｔ３〜時刻ｔ４）になると信号電荷の転送を停止する。
【００７０】
時刻ｔ４では、選択パルスφＳＥＬの電位が“Ｌ”レベルに変化し、リセットパルスφＲＳの電位が“Ｈ”レベルに変化して、選択トランジスタ１０１５はオフ状態となり、ＦＤ部１０１６の電位が再びリセットレベルに設定される。つまり時刻ｔ４で再びリセット動作を開始する。
【００７１】
ＣＤＳ回路２１３からは、ＦＤ部１０１６を画素電源線である第１の電流源１２５の電位にリセットした時の垂直信号線１０２の電位と、光照射量に応じた電子がフォトダイオード１０１１からＦＤ部１０１６に転送された時の垂直信号線１０２の電位との差分に応じた電位が出力される。
【００７２】
各列のＣＤＳ回路２１３からの出力は、水平選択回路２２３によって制御されている水平選択トランジスタ２１４を介して列毎に順次水平信号線２２１に読み出され、増幅回路２２４で増幅されて出力される。
【００７３】
以上の動作を、単位画素１０１の行ごとに順次行うことで、ＸＹ方向にアレイ状に配列された各画素の信号が出力され、２次元の画像データが生成される。
【００７４】
図４は、本発明の実施の形態１に係る固体撮像装置の動作を説明するためのタイミングチャートである。図４では、上記のように構成された固体撮像装置がアップカウントモードでデジタルサンプリングを行う場合の動作とダウンカウントモードでデジタルサンプリングを行う場合の動作とを示している。
【００７５】
（１）ダウンカウントモードで１回目のデジタルサンプリングを行う動作（ダウンカウント動作）について説明する。１回目のデジタルサンプリングはリセット電圧Ｖｒｓｔを判定対象とする。ここで、リセット電圧Ｖｒｓｔは、上述したように、単位画素１０１（例えばＦＤ）に蓄積された電荷の除去するために単位画素１０１に印加される電圧である。以下、１回目のデジタルサンプリング動作を行う期間を第１期間とも記載する。
【００７６】
まず、タイミング生成回路１８０は、非同期ＵＰ−ＤＯＷＮカウンタ１２２群に対してダウンカウントモードを指示する。具体的には、タイミング生成回路１８０は、“Ｌ”を示すアップカウント期間を示す信号（図４の（ｃ））を非同期ＵＰ−ＤＯＷＮカウンタ１２２群に出力する。それにより、非同期ＵＰ−ＤＯＷＮカウンタ１２２群は、ダウンカウントモードで動作を行う。
【００７７】
次に、垂直走査回路１１０と垂直画素ドライバ１１１とによる選択行の単位画素１０１群について列毎の各画素において発生するリセット電圧Ｖｒｓｔ（図４の（ａ））が比較器１２１に入力される。すると、比較器１２１は、ランプ信号生成回路１３０からのランプ波形の参照電圧（図４の（ｄ））とリセット電圧Ｖｒｓｔ（図４の（ａ））とを比較する。なお、この間、非同期ＵＰ−ＤＯＷＮカウンタ１２２では基準クロック（図４の（ｇ））に従ってダウンカウントが継続されている（図４の（ｆ））。
【００７８】
そして、比較器１２１は、第１期間において、図４の（ｄ）に示されるランプ波形の参照電圧がリセット電圧Ｖｒｓｔを超えると、比較結果が反転して“Ｌ”レベルになり（図４の（ｅ））、非同期ＵＰ−ＤＯＷＮカウンタ１２２のカウント動作が停止される。
【００７９】
これにより、非同期ＵＰ−ＤＯＷＮカウンタ１２２は、ダウンカウントモードでのカウント値としてリセット成分Ｄｒｓｔを得る。このリセット成分Ｄｒｓｔはアナログ値であるリセット電圧Ｖｒｓｔに対応したデジタル値であり、非同期ＵＰ−ＤＯＷＮカウンタ１２２に一時的に保持される。また、このリセット成分Ｄｒｓｔを用いると、具体的にはこのリセット成分Ｄｒｓｔを加味することにより、無信号時のオフセット電圧の画素間ばらつきを解消することができる。なお、タイミング生成回路１８０は、比較器１２１がリセット成分Ｄｒｓｔ取得後所定時間経過すると、ランプ信号生成回路１３０へクロックの出力を停止するので、ランプ信号生成回路１３０は、ランプ波形の参照電圧の生成を停止する。その後、比較器１２１は、その比較結果を“Ｈ”レベルに戻す。
【００８０】
（２）続いて、アップカウントモードで２回目のデジタルサンプリングを行う動作（ダウンカウント動作）について説明する。
【００８１】
１回目のデジタルサンプリングでリセット電圧Ｖｒｓｔを判定後所定時間が経過すると、２回目のデジタルサンプリングを行う動作に移る。２回目のデジタルサンプリングはオフセット電圧が加味された画素信号電圧（Ｖｒｄ＋Ｖｏｆｓ）を判定対象とする。以下、２回目のデジタルサンプリング動作を行うためにランプ信号生成回路１３０にクロックが出力されている期間を第２期間とも記載する。
【００８２】
まず、タイミング生成回路１８０は、非同期ＵＰ−ＤＯＷＮカウンタ１２２群に対してアップカウントモードを指示する。具体的には、タイミング生成回路１８０は、“Ｈ”を示すアップカウント期間を示す信号（図４の（ｃ））を非同期ＵＰ−ＤＯＷＮカウンタ１２２群に出力する。それにより、非同期ＵＰ−ＤＯＷＮカウンタ１２２群は、アップカウントモードで動作を行う。
【００８３】
次に、垂直走査回路１１０と垂直画素ドライバ１１１とによる選択行の単位画素１０１群について列毎の各画素において発生するオフセット電圧が加味された画素信号電圧（Ｖｒｄ＋Ｖｏｆｓ）が比較器１２１に入力される。すると、比較器１２１は、ランプ信号生成回路１３０からオフセット成分ΔＶｏｆｓが加味されたランプ波形の参照電圧（図４の（ｄ））と、オフセット電圧が加味された画素信号電圧（Ｖｒｄ＋Ｖｏｆｓ）（図４の（ａ））とを比較する。なお、この間、非同期ＵＰ−ＤＯＷＮカウンタ１２２では基準クロック（図４の（ｇ））に従ってアップカウントが継続されている（図４の（ｆ））。ここで、非同期ＵＰ−ＤＯＷＮカウンタ１２２によるカウント値は、ダウンカウント時に得られたリセット成分Ｄｒｓｔを初期値としている。
【００８４】
そして、比較器１２１は、第２期間において、図４の（ｄ）に示されるように、オフセット成分ΔＶｏｆｓの加味されたランプ波形の参照電圧が、オフセット電圧の加味された画素信号電圧（Ｖｒｄ＋Ｖｏｆｓ）を超えると、比較結果が反転して“Ｌ”レベルになり（図４の（ｅ））、非同期ＵＰ−ＤＯＷＮカウンタ１２２のカウント動作が停止される。
【００８５】
これにより、非同期ＵＰ−ＤＯＷＮカウンタ１２２はアップカウントモードでのカウント値を得る。このカウント値は、ダウンカウントによるリセット成分Ｄｒｓｔが加味されたものとなっている。
【００８６】
従って、オフセット電圧が加味された画素信号電圧（Ｖｒｄ＋Ｖｏｆｓ）に対応した正規の信号成分のデジタル画素値は、ΔＤｓｉｇである。このデジタル画素値ΔＤｓｉｇでは、リセット成分およびオフセット成分が除去され、画素ごとのばらつきが解消されている。また、このデジタル画素値ΔＤｓｉｇは非同期ＵＰ−ＤＯＷＮカウンタ１２２内に一時的に保持される。これで、１画素分のＡＤ変換が完了し、得られたデジタル画素値ΔＤｓｉｇはラインメモリ１２３群における列単位のラインメモリ１２３に転送される。この場合のデジタル画素値ΔＤｓｉｇは、非同期ＵＰ−ＤＯＷＮカウンタ１２２によるカウント開始からカウント停止までのカウント期間に対応したものとなる。
【００８７】
上記の列単位での信号処理が画素アレイ部１００における選択行でのすべての単位画素１０１に対して一斉に行われる。すなわち、列単位の比較器１２１、非同期ＵＰ−ＤＯＷＮカウンタ１２２、ラインメモリ１２３が上記と同様に動作し、選択行におけるすべての単位画素１０１からのアナログ信号に対応したデジタル画素値ΔＤｓｉｇがラインメモリ１２３に保持されていることになる。次いで、水平走査回路１４０はラインメモリ１２３のメモリセルを列走査して、選択行１行分の画素データを順次にセンスアンプ回路１５０に出力する。
【００８８】
そして、クランプ演算回路１９０は、ＡＤ変換されたデジタル画素値群ΔＤｓｉｇから光学的な黒レベルを演算して光学的な黒レベルを一定にするようクランプ動作を行う。具体的には、クランプ演算回路１９０は、その演算結果を、ランプ信号生成回路１３０に出力することにより、ランプ信号生成回路１３０は、それまで出力していたランプ波形の参照電圧（にオフセット成分ΔＶｏｆｓが加味されたランプ波形の参照電圧）にさらにクランプ演算回路１９０の演算結果によるオフセット成分ΔＶ’ｏｆｓが加算される。
【００８９】
つまり、このオフセット成分ΔＶｏｆｓとオフセット成分ΔＶ’ｏｆｓとが、画素出力電圧のオフセット電圧に相当するので光学的な黒レベルを一定にすることができる。さらに、ダウンカウント時に得られたリセット成分Ｄｒｓｔを用いることで、正規の信号成分のデジタル画素値ΔＤｓｉｇを得ることができるという効果を奏する。
【００９０】
図５は、本発明の実施の形態１に係るクランプ演算回路の詳細構成を示すブロック図である。
【００９１】
クランプ演算回路１９０は、図５に示すように、キズ補正回路１９０１と、積算回路１９０２と、デジタルフィルタ１９０３と、ＯＢクランプ値保持回路１９０４と、遅延回路１９０５と、時定数制御回路１９０６とを備える。
【００９２】
キズ補正回路１９０１は、本発明の異常値補正部に相当し、列ＡＤ変換部１２０により変換された単位画素は、光学的な黒レベルを演算するための遮光画素であって、その遮光画素のデジタル信号の異常値を補正する。具体的には、キズ補正回路１９０１は、入力されたデジタル画素値群の中から異常なデータを除外する回路である。ここで、異常なデータとは、例えばデジタル画素中の白キズ、黒キズ、ＲＴＳノイズなどである。
【００９３】
キズ補正回路１９０１は、例えば複数のデジタル画素値から中央値を求めるメディアンフィルタで構成される。そして、キズ補正回路１９０１は、例えば遮光画素のデジタル信号に対し、ｎ（ｎ：正の奇数）画素のメディアンフィルタ処理を施すとしてもよい。
【００９４】
なお、キズ補正回路１９０１は、以下の構成を備えるとしてもよい。すなわち、キズ補正回路１９０１は、遮光画素のデジタル信号値と過去ＯＢクランプ値との差の絶対値が所定値以上の場合、過去ＯＢクランプ値と所定値とを加算した値を上限値としてクリップすることで、遮光画素のデジタル信号値のクリップを行う上限クリップ部と、遮光画素のデジタル信号値と過去ＯＢクランプ値との差の絶対値が所定値以下の場合、過去ＯＢクランプ値と所定値とを減算した値を下限値としてクリップすることで、遮光画素のデジタル信号値のクリップを行う下限クリップ部とを備えるとしてもよい。
【００９５】
積算回路１９０２は、本発明の積算部に相当し、遮光画素のデジタル信号に対し、または、遮光画素のデジタル信号に対し、キズ補正回路１９０１で補正された補正後デジタル信号をｎ（ｎ：正の整数）回加算して積算データを得る。具体的には、積算回路１９０２は、デジタル画素値群を積算する回路である。積算回路１９０２は、デジタル画素値群の中で光学的な黒レベルを出力する特別な画素（遮光画素）である領域のデジタル画素値に対し、キズ補正回路１９０１でキズ補正処理された遮光画素のデジタル画素値を複数個の積算を行う。
【００９６】
デジタルフィルタ１９０３は、積算回路１９０２で得た積算データと過去ＯＢクランプ値とに、所定の時間間隔を定める時定数が制御された平均化フィルタ処理を施すことにより、ＯＢクランプ値を決定する。具体的には、デジタルフィルタ１９０３は、積算結果を平滑化する回路である。デジタルフィルタ１９０３は、積算回路１９０２が出力する遮光画素のデジタル画素値を複数個積算した結果と、遅延回路１９０５が保持している過去のＯＢクランプ値とを重み付け平均する。また、デジタルフィルタ１９０３は、時定数制御回路１９０６により、重み付け値（フィルタ係数）が変更可能な可変機能（言い換えれば、フィルタの時定数の可変機能）を有する。この重み付け値は、例えば時定数制御回路１９０６により変更される。
【００９７】
ＯＢクランプ値保持回路１９０４は、ＯＢクランプ値を保持する回路である。具体的には、ＯＢクランプ値保持回路１９０４は、デジタルフィルタ１９０３の出力結果を、ＯＢクランプ値として保持し、ＯＢクランプ値として遅延回路１９０５と外部とに出力する。
【００９８】
遅延回路１９０５は、過去のＯＢクランプ値を保持する回路である。具体的には、遅延回路１９０５は、ＯＢクランプ値保持回路１９０４より出力されたＯＢクランプ値を、過去のＯＢクランプ値として、保持する。
【００９９】
時定数制御回路１９０６は、本発明の時定数制御部に相当し、積算回路１９０２で得た積算データと、過去ＯＢクランプ値とから、デジタルフィルタ１９０３の時定数を決定する。また、時定数制御回路１９０６は、ＯＢクランプ値と、過去ＯＢクランプ値と差が予め定められた下限値以下の場合には、時定数を遅くすることで所定の時間間隔を長くし、ＯＢクランプ値と過去ＯＢクランプ値と差が予め定められた上限値以上の場合には、時定数を速くすることで所定の時間間隔を短くする。具体的には、デジタルフィルタ１９０３のフィルタ係数を制御する回路で構成される。また、時定数制御回路１９０６は、遅延回路１９０５が保持している過去のＯＢクランプ値と、積算回路１９０２で処理した遮光画素のデジタル画素値を複数個積算した結果とから、デジタルフィルタ１９０３の時定数を決定する。
【０１００】
なお、クランプ演算回路１９０は、遮光画素が（ｎ−１）（ｎ：正の奇数）列以上配置されている場合、それら遮光画素のうち水平方向の中央部の遮光画素のデジタル信号からＯＢクランプ値を演算するとしてもよい。
【０１０１】
図６は、本発明の実施の形態１に係るクランプ演算回路が行う処理を説明するための図である。図６には、クランプ演算回路１９０の処理結果の例を示している。ここで、横軸は、垂直方向の行数を示している。左縦軸は、遮光画素のデジタル画素値の出力レベルを示しており、右縦軸は、前ラインクランプ値（過去のＯＢクランプ値）との差分絶対値を示している。
【０１０２】
図６に示す太線Aは、本実施の形態すなわちデジタルフィルタ１９０３の時定数が可変の場合におけるＯＢクランプ値を示している。線Bは、遮光画素のデジタル画素値を示している。一点鎖線Ｃは、前ラインクランプ値とＯＢクランプ値との差分絶対値を示している。点線Ｋは、参考として、デジタルフィルタ１９０３の時定数が固定（ｎ＝３）の場合におけるＯＢクランプ値を示している。
【０１０３】
図６に示す例では、デジタルフィルタ１９０３は、過去のＯＢクランプ値と、遮光画素のデジタル画素値を複数個積算した結果とに対して（１／２）ｎ（ここでｎは整数）を乗算した結果とを加算平均する処理を行っている。また、デジタルフィルタ１９０３の時定数は、時定数制御回路１９０６により制御される。ここでは、デジタルフィルタ１９０３の時定数を、上記ｎとしている。これは、ｎの整数値を大きく、つまり乗算する（１／２）ｎを小さくすることで、遮光画素のデジタル画素値の影響を緩和した重み付け平均とできるからである。つまり、遮光画素のデジタル画素値を加算する割合を小さくするということが、デジタルフィルタ１９０３の応答の速さを示す時定数が遅くなることとみなせるからである。
【０１０４】
時定数制御回路１９０６は、過去のＯＢクランプ値と、遮光画素のデジタル画素値を複数個積算した結果との差分絶対値が、５以上かつ１２より小さいとき、例えば、ｎ＝５としてデジタルフィルタ１９０３の時定数を遅くする。反対に、時定数制御回路１９０６は、その差分絶対値が１２以上のとき、例えばｎ＝０とすることにより、デジタルフィルタ１９０３の時定数を速くする。
【０１０５】
図６の例では、８、１６、４０行目の遮光画素でその差分絶対値が５以上かつ１２より小さい値になっている。そのため、デジタルフィルタ１９０３の時定数が遅くなり、ＯＢクランプ値の応答性が鈍化していることが示されている。一方、３２行目の遮光画素では前記差分絶対値が１２以上であるため、デジタルフィルタ１９０３の時定数が速くなり、ＯＢクランプ値の応答性が向上していることが示されている。
【０１０６】
以上のように、クランプ演算回路１９０は、時定数を制御することにより、ＯＢクランプ値に対して応答性を制御することができる。つまり、固体撮像装置１０は、クランプ演算回路１９０を備えることで、垂直方向に遮光画素のデジタル画素値が急激に変化する場合などに対する追従性を速くすることができる。それにより、固体撮像装置１０は、垂直方向に遮光画素のデジタル画素値が急激に変化する場合でも、横筋状ノイズの補正値の、遮光画素のデジタル画素値への追従性を速くし、適切な横筋状ノイズの補正を行うことができる。
【０１０７】
図７は、本発明の実施の形態１に係るタイミング生成回路の詳細構成を示す回路図である。
【０１０８】
図７に示すタイミング生成回路１８０は、水平カウンタ１８０ａと、非同期アップダウンカウンタクロック生成回路１８０ｂと、ランプクロック生成回路１８０ｃとを備え、非同期ＵＰ−ＤＯＷＮカウンタ１２２、ランプ信号生成回路１３０を制御するクロックを生成する。
【０１０９】
水平カウンタ１８０ａは、加算器１８０１とカウンタ値リセット回路１８０２とカウント値保持回路１８０３とで構成され、カウンタ値を出力する。
【０１１０】
非同期アップダウンカウンタクロック生成回路１８０ｂは、比較器１８０４と、クロックゲーティング回路１８０５とで構成される。比較器１８０４は、カウント値、クロックイネーブル信号１立ち上がり設定値、クロックイネーブル信号１立ち下がり設定値、クロックイネーブル信号２立ち上がり設定値、クロックイネーブル信号２立ち下がり設定値がそれぞれ図７に示す比較器１８０４のＡ〜Ｅに入力される。比較器１８０４は、Ａ〜Ｅに入力された値を比較して、その比較結果を出力信号Ｙとしてクロックゲーティング回路１８０５に出力する。ここで、比較結果とは、例えば、１）Ｂ≦Ａ≦Ｃのとき、Ｙ＝１、または、２）Ｄ≦Ａ≦Ｅのとき、Ｙ＝１であり、１）および２）以外のときＹ＝０である。クロックゲーティング回路１８０５は、水平カウンタクロックと、比較器１８０４の出力信号（比較結果）とが入力され、入力されたそれらに基づいてクロックゲーティングを行い、非同期ＵＰ・Ｄｏｗｎカウンタクロックを非同期ＵＰ−ＤＯＷＮカウンタ１２２に出力する。
【０１１１】
ランプクロック生成回路１８０ｃは、前記カウント値、クロックイネーブル信号３立ち上がり設定値、クロックイネーブル信号３立ち下がり設定値、クロックイネーブル信号４立ち上がり設定値、クロックイネーブル信号４立ち下がり設定値がそれぞれ図７に示す比較器１８０６のＡ〜Ｅに入力される。比較器１８０６は、Ａ〜Ｅに入力された値を比較して、その比較結果を出力信号Ｙとしてクロックゲーティング回路１８０７に出力する。ここで、比較結果とは、例えば、１）Ｂ≦Ａ≦Ｃのとき、Ｙ＝１、または、２）Ｄ≦Ａ≦Ｅのとき、Ｙ＝１であり、１）および２）以外のときＹ＝０である。
【０１１２】
クロックゲーティング回路１８０７は、水平カウンタクロックと、比較器１８０６の出力信号（比較信号）とが入力され、入力されたそれらに基づいてクロックゲーティングを行い、ランプクロックをランプ信号生成回路１３０に出力する。
【０１１３】
次に、以上のように構成されたタイミング生成回路１８０の動作を説明する。
【０１１４】
図８は、本発明の実施の形態１に係るタイミング生成回路の動作を示すタイミングチャートである。具体的には、図８は、非同期ＵＰ−ＤＯＷＮカウンタ１２２、ランプ信号生成回路１３０を制御するクロックを生成する動作を示している。
【０１１５】
まず、水平カウンタ１８０ａは、入力される水平カウンタ初期化信号が“Ｈ”レベルになるとカウント値を０に初期化する。水平カウンタ１８０ａは、カウント値を初期化した後、入力される水平カウンタクロックが“Ｌ”レベルから“Ｈ”レベルに変化する度に＋１ずつインクリメントしたカウント値を出力する。
【０１１６】
続いて、非同期アップダウンカウンタクロック生成回路１８０ｂは、水平カウンタ１８０ａにより出力されるカウント値がクロックイネーブル信号１立ち上がり設定値以上、かつ、クロックイネーブル信号１立ち下がり設定値以下である期間において、入力されるクロックイネーブル信号１が“Ｈ”レベルとなり、クロックイネーブル信号１が“Ｈ”レベルである期間（第１期間）に、非同期アップダウンカウンタクロック信号として、水平カウンタクロックを非同期ＵＰ−ＤＯＷＮカウンタ１２２に出力する。
【０１１７】
同様に、非同期アップダウンカウンタクロック生成回路１８０ｂは、水平カウンタ１８０ａにより出力されるカウント値がクロックイネーブル信号２立ち上がり設定値以上、かつ、クロックイネーブル信号２立ち下がり設定値以下である期間において、入力されるクロックイネーブル信号１が“Ｈ”レベルとなり、クロックイネーブル信号１が“Ｈ”レベルである期間（第２期間）に、非同期アップダウンカウンタクロック信号として水平カウンタクロックを非同期ＵＰ−ＤＯＷＮカウンタ１２２に出力する。
【０１１８】
また、ランプクロック生成回路１８０ｃは、水平カウンタ１８０ａにより出力されるカウント値がクロックイネーブル信号３立ち上がり設定値以上、かつ、クロックイネーブル信号３立ち下がり設定値以下である期間において、クロックイネーブル信号２が“Ｈ”レベルとなり、クロックイネーブル信号２が“Ｈ”レベルである期間（第１期間）に、ランプクロック信号として水平カウンタクロックをランプ信号生成回路１３０に出力する。
【０１１９】
同様に、ランプクロック生成回路１８０ｃは、水平カウンタ１８０ａにより出力されるカウント値がクロックイネーブル信号４立ち上がり設定値以上、かつ、クロックイネーブル信号４立ち下がり設定値以下である期間において、クロックイネーブル信号２が“Ｈ”レベルとなり、クロックイネーブル信号２が“Ｈ”レベルである期間（第２期間）に、ランプクロック信号として水平カウンタクロックをランプ信号生成回路１３０に出力する。
【０１２０】
以上のようにタイミング生成回路１８０は動作する。
【０１２１】
図９は、本発明の実施の形態１に係るランプ信号生成回路の詳細構成を示す回路図である。
【０１２２】
図９に示すように、ランプ信号生成回路１３０は、スイッチ選択信号生成部１３０１と、ラダー抵抗部１３０２と、バッファ部１３０３とを備える。
【０１２３】
スイッチ選択信号生成部１３０１は、水平カウンタ部１３０１ａと、加算器１３０６と、乗算器１３０７と、回路１３０８とを備え、スイッチ選択信号を生成する。水平カウンタ部１３０１ａは、加算器１３０４とカウンタ保持回路１３０５とで構成され、カウント値を生成する。加算器１３０６は、水平カウンタ部１３０１ａで生成されるカウント値とアップカウント期間（第２期間）の場合に回路８０５から出力されるＯＢクランプ値とを加算して乗算器１３０７に出力する。ここで、加算器１３０６は、ダウンカウント期間（第１期間）の場合には、回路８０５からはＯＢクランプ値が出力されないので、ＯＢクランプ値は加算されず、水平カウンタ部１３０１ａで生成されるカウント値のみを乗算器１３０７に出力する。乗算器１３０７は、加算器１３０６の出力と１／ゲインを乗算して、ラダー抵抗部１３０２にスイッチ選択信号として出力する。
【０１２４】
ラダー抵抗部１３０２は、スイッチ選択信号生成部１３０１により出力されたスイッチ選択信号に従って所定の電圧を出力する。
【０１２５】
バッファ部１３０３は、ラダー抵抗部１３０２から出力される電圧値をバッファして、ランプ信号（参照電圧）として、比較器１２１に出力する。
【０１２６】
以上のように、構成されるランプ信号生成回路１３０は、スイッチ選択信号生成部１３０１を備えることにより、アップカウント期間（第２期間）の場合にＯＢクランプ値を加算したスイッチ選択信号を出力する。それにより、ランプ信号生成回路１３０は、アップカウント期間（第２期間）に、ＯＢクランプ値に対応する電圧がオフセットＶｏｆｓとして加算されたランプ信号を生成して比較器１２１に出力することができる。
【０１２７】
次に、以上のように構成されたランプ信号生成回路１３０の動作を説明する。
【０１２８】
図１０Ａおよび図１０Ｂは、本発明の実施の形態１に係るランプ信号生成回路の動作を示すタイミングチャートである。図１０Ａは、ダウンカウント期間（第１期間）における動作を説明するための図であり、図１０Ｂは、アップカウント期間（第２期間）における動作を説明するための図である。
【０１２９】
まず、スイッチ選択信号生成部１３０１では、図１０Ａに示すように、入力されているカウンタ初期化信号が“Ｌ”レベルになると水平カウンタ部１３０１ａが出力するカウント値（水平カウンタ）が０に初期化される。カウント値が初期化された後、水平カウンタ部１３０１ａに入力されるランプクロックが“Ｌ”レベルから“Ｈ”レベルに変化する度に＋１ずつインクリメントしたカウント値が水平カウンタ部１３０１ａより加算器１３０６に出力される。
【０１３０】
ここで、ランプクロックが入力されている期間において、アップカウント期間を示す信号が“Ｌ”を示しているので、このランプクロックが入力されている期間はダウンカウント期間（第１期間）である。この期間では、上述したように回路８０５はなにも出力しないので、加算器１３０６は、水平カウンタ部１３０１ａより出力されたカウント値をそのまま乗算器１３０７に出力している。そのため、図１０Ａに示すＯＢクランプ値加算後のカウント値は変化していない。
【０１３１】
続いて、スイッチ選択信号生成部１３０１は、水平カウンタ部１３０１ａより出力されたカウント値が乗算器１３０７で１／ゲイン倍された値をスイッチ選択信号としてラダー抵抗部１３０２に出力する。
【０１３２】
続いて、ラダー抵抗部１３０２は、入力されたスイッチ選択信号に従って所定の電圧を生成し、バッファ部１３０３に出力する。
【０１３３】
続いて、バッファ部１３０３は、スイッチ選択信号により生成された所定の電圧値をバッファ後、ランプ信号（参照電圧）として比較器１２１に出力する。図１０Ａには、生成されたランプ信号（参照電圧）として、ゲインが１倍である場合を示している。なお、参考にゲインが０．５倍の例も点線で示している。また、ＯＢクランプ値：××とは、ＯＢクランプ値が加算されていないことを示している。
【０１３４】
以上のようにして、ランプ信号生成回路１３０は、ダウンカウント期間（第１期間）における動作を行う。
【０１３５】
次に、アップカウント期間（第２期間）における動作を説明する。
【０１３６】
まず、スイッチ選択信号生成部１３０１では、図１０Ｂに示すように、入力されているカウンタ初期化信号が“Ｌ”レベルになると水平カウンタ部１３０１ａが出力するカウント値（水平カウンタ）は０に初期化される。カウント値が初期化された後、水平カウンタ部１３０１ａに入力されるランプクロックが“Ｌ”レベルから“Ｈ”レベルに変化する度に＋１ずつインクリメントしたカウント値が水平カウンタ部１３０１ａより加算器１３０６に出力される。
【０１３７】
ここで、ランプクロックが入力されている期間において、アップカウント期間（アップカウント期間を示す信号が“Ｈ”  を示しているので、このランプクロックが入力されている期間はアップカウント期間（第２期間）である。この期間では、上述したように回路１３０８はＯＢクランプ値を加算器１３０６に出力する。加算器１３０６は、水平カウンタ部１３０１ａより出力されたカウント値と回路１３０８より出力されたＯＢクランプ値を加算して、乗算器１３０７に出力している。そのため、図１０Ｂに示すように、入力されるランプクロックが“Ｌ”レベルから“Ｈ”レベルに最初に変化する時点に対応するカウント値にＯＢクランプ値が加算されている。ここで、例えば、ＯＢクランプ値は２０として例示している。
【０１３８】
続いて、スイッチ選択信号生成部１３０１は、加算器１３０６より出力されたＯＢクランプ値が加算されたカウント値が乗算器１３０７で１／ゲイン倍された値をスイッチ選択信号としてラダー抵抗部１３０２に出力する。
【０１３９】
続いて、ラダー抵抗部１３０２は、入力されたスイッチ選択信号に従って所定の電圧を生成し、バッファ部１３０３に出力する。
【０１４０】
続いて、バッファ部１３０３は、スイッチ選択信号により生成された所定の電圧値をバッファ後、ランプ信号（参照電圧）として比較器１２１に出力する。図１０Ｂには、生成されたランプ信号（参照電圧）として、ゲインが１倍である場合を示している。なお、参考として、ゲインが０．５倍の例も点線で示している。また、それぞれの場合において、ＯＢクランプ値２０が加算されない場合（ＯＢクランプ値０）に生成されるランプ信号を一点鎖線で併記している。
【０１４１】
以上のようにして、ランプ信号生成回路１３０は、アップカウント期間（第２期間）における動作を行う。
【０１４２】
以上、本実施の形態によれば、行毎に遮光画素のデジタル画素値が大きく変動しても、変動量からＯＢクランプ値の収束応答性を適応的に制御することにより、クランプ動作による横筋状ノイズを増加させず、しかも応答性の早い、横筋状ノイズ補正を実現させることができる。また、ＯＢクランプ値をＡＤ変換器にフィードバックすることにより、ＡＤ変換器の出力のダイナミックレンジを確保することができる。
【０１４３】
（実施の形態２）
図１１は、本発明の実施の形態２における固体撮像装置の構成を示すブロック図である。図１と同様の要素には同じ符号を付しており、詳細な説明は省略する。
【０１４４】
図１１に示す固体撮像装置２０は、実施の形態１に係る固体撮像装置１０に対して、クランプ演算回路３９０、ランプ信号生成回路３３０およびタイミング生成回路３８０の構成が異なる。本実施の形態の特徴的な点は、クランプ演算回路３９０から出力されるＯＢクランプ値が、ランプ信号生成回路３３０に入力されず、タイミング生成回路３８０に入力される点である。
【０１４５】
図１２は、本発明の実施の形態２に係る固体撮像装置の動作を説明するためのタイミングチャートである。図１２では、上記のように構成された固体撮像装置がアップカウントモードとダウンカウントモードとでデジタルサンプリングを行う場合の動作を示している。
【０１４６】
なお、（１）ダウンカウントモードで１回目のデジタルサンプリングを行う動作（ダウンカウント動作）については、実施の形態１と同様であるので、説明を省略する。
【０１４７】
（２）アップカウントモードで２回目のデジタルサンプリングを行う動作（ダウンカウント動作）について説明する。
【０１４８】
１回目のデジタルサンプリングでリセット電圧Ｖｒｓｔを判定後所定時間が経過すると、２回目のデジタルサンプリングを行う動作に移る。２回目のデジタルサンプリングはオフセット電圧が加味された画素信号電圧（Ｖｒｄ＋Ｖｏｆｓ）を対象とする。以下、２回目のデジタルサンプリング動作を行うためにランプ信号生成回路１３０にクロックが出力されている期間を第２期間と記載し、非同期ＵＰ−ＤＯＷＮカウンタ１２２にクロックが出力されている期間を第３期間と記載する。
【０１４９】
まず、タイミング生成回路１８０は、非同期ＵＰ−ＤＯＷＮカウンタ１２２群に対してアップカウントモードを指示する。具体的には、タイミング生成回路１８０は、“Ｈ”を示すアップカウント期間を示す信号（図４の（ｃ））を非同期ＵＰ−ＤＯＷＮカウンタ１２２群に出力する。それにより、非同期ＵＰ−ＤＯＷＮカウンタ１２２群は、アップカウントモードで動作を行う。
【０１５０】
次に、垂直走査回路１１０と垂直画素ドライバ１１１とによる選択行の単位画素１０１群について列毎の各画素において発生するオフセット電圧が加味された画素信号電圧（Ｖｒｄ＋Ｖｏｆｓ）が比較器１２１に入力される。すると、比較器１２１は、ランプ信号生成回路１３０からのランプ波形の参照電圧（図４の（ｄ））とオフセット電圧が加味された画素信号電圧（Ｖｒｄ＋Ｖｏｆｓ）を比較する。なお、この間、非同期ＵＰ−ＤＯＷＮカウンタ１２２では基準クロックのアップカウントが継続されている（図４の（ｆ））。ここで、非同期ＵＰ−ＤＯＷＮカウンタ１２２のカウント開始位置は、ランプクロックによるランプ波形開始位置より、オフセット成分ΔＤｏｆｓ分遅く始まっている。また、非同期ＵＰ−ＤＯＷＮカウンタ１２２によるカウント値は、実施の形態１と同様に、ダウンカウント時に得られたリセット成分Ｄｒｓｔを初期値としている。
【０１５１】
実施の形態１との違いは、ランプ信号生成回路１３０からのランプ波形の参照電圧には、オフセット成分ΔＶｏｆｓが加味されていない点と、非同期ＵＰ−ＤＯＷＮカウンタ１２２のカウント開始位置が、ランプクロックによるランプ波形開始位置より、オフセット成分ΔＤｏｆｓ分遅く始まっている点である。このオフセット成分ΔＤｏｆｓはＯＢクランプ値に相当する。つまり、実施の形態１では、ＯＢクランプ値に相当するものとして、ランプ波形の参照電圧にオフセット成分ΔＶｏｆｓを加味していたのに対して、本実施の形態では、ＯＢクランプ値に相当するものとして、非同期ＵＰ−ＤＯＷＮカウンタ１２２のカウント開始位置をオフセット成分ΔＤｏｆｓ分遅くしている点である。このように、タイミング生成回路３８０は、第１クロック信号（ランプクロック）及び第２クロック信号（非同期ＵＰ−Ｄｏｗｎカウンタクロック）を生成して、非同期ＵＰ−ＤＯＷＮカウンタ１２２に第１クロック信号を供給し、ランプ信号生成回路３３０に第２クロック信号を供給する。タイミング生成回路３８０は、クランプ演算回路３９０で演算したＯＢクランプ値に応じて、第１クロック信号とは異なるタイミングで第２クロック信号の供給を開始する。
【０１５２】
そして、比較器１２１は、第３期間において、ランプ波形の参照電圧（図１２の（ｄ））がオフセット電圧が加味された画素信号電圧（Ｖｒｄ＋Ｖｏｆｓ）（図１２の（ｆ））を超えると、比較結果が反転して“Ｌ”レベルになり（図１２の（ｅ））、非同期ＵＰ−ＤＯＷＮカウンタ１２２のカウント動作が停止される。
【０１５３】
これにより、非同期ＵＰ−ＤＯＷＮカウンタ１２２はアップカウントモードでのカウント値を得る。このカウント値は、ダウンカウントによるリセット成分Ｄｒｓｔが加味されたものとなっている。
【０１５４】
従って、オフセット電圧が加味された画素信号電圧（Ｖｒｄ＋Ｖｏｆｓ）に対応した正規の信号成分のデジタル画素値は、ΔＤｓｉｇとなる。このデジタル画素値ΔＤｓｉｇでは、リセット成分およびオフセット成分が除去され、画素ごとのばらつきが解消されている。また、このデジタル画素値ΔＤｓｉｇは非同期ＵＰ−ＤＯＷＮカウンタ１２２内に一時的に保持される。これで、１画素分のＡＤ変換が完了し、得られたデジタル画素値ΔＤｓｉｇはラインメモリ１２３群における列単位のラインメモリ１２３に転送される。この場合のデジタル画素値ΔＤｓｉｇは、非同期ＵＰ−ＤＯＷＮカウンタ１２２によるカウント開始からカウント停止までのカウント期間に対応したものとなる。
【０１５５】
図１３は、本発明の実施の形態２に係るタイミング生成回路の詳細構成を示す回路図である。図７と同様の要素には同じ符号を付しており、詳細な説明は省略する。
【０１５６】
図１３に示すタイミング生成回路３８０は、実施の形態１に係るタイミング生成回路１８０に対して、加算器３８０５と、加算器３８０７とが増えている点で構成が異なる。
【０１５７】
本実施の形態の特徴的な点は、加算器３８０５と加算器３８０７とにより、アップカウント期間の開示時を、クロックイネーブル信号２立ち上がり設定値にクランプ演算回路３９０より出力されたＯＢクランプ値を加算された時とする点である。
【０１５８】
具体的には、非同期アップダウンカウンタクロック生成回路１８０ｂは、カウント値、クロックイネーブル信号１立ち上がり設定値、クロックイネーブル信号１立ち下がり設定値、クロックイネーブル信号２立ち上がり設定値とＯＢクランプ値との加算値、クロックイネーブル信号２立ち下がり設定値とＯＢクランプ値の加算値とがそれぞれ図１３に示す比較器１８０４のＡ〜Ｅに入力される。比較器１８０４は、Ａ〜Ｅに入力された値を比較して、その比較結果を出力信号Ｙとしてクロックゲーティング回路１８０５に出力する。ここで、比較結果とは、例えば、１）Ｂ≦Ａ≦Ｃのとき、Ｙ＝１、または、２）Ｄ≦Ａ≦Ｅのとき、Ｙ＝１であり、１）および２）以外のときＹ＝０である。クロックゲーティング回路１８０５は、水平カウンタクロックと、比較器１８０４の出力信号（比較結果）とが入力され、入力されたそれらに基づいてクロックゲーティングをＯＢクランプ値に対応するカウント値分遅らせた非同期ＵＰ・Ｄｏｗｎカウンタクロックを非同期ＵＰ−ＤＯＷＮカウンタ１２２に出力する。つまり、実施の形態１で示した第２期間がアップカウント期間ではなく、第２期間に対してＯＢクランプ値に対応する期間を加算した第３期間をアップカウント期間とする。それにより、ＯＢクランプ値に対応する期間がオフセットΔＤｏｆｓとして加算された上で非同期ＵＰ−ＤＯＷＮカウンタ１２２はアップカウントを行うことができる。
【０１５９】
次に、以上のように構成されたタイミング生成回路３８０の動作を説明する。
【０１６０】
図１４は、本発明の実施の形態２に係るタイミング生成回路の動作を示すタイミングチャートである。具体的には、図１４は、非同期ＵＰ−ＤＯＷＮカウンタ１２２、ランプ信号生成回路３３０を制御するクロックを生成する回路の動作をしている。なお、第１期間における動作は、実施の形態１と同様であるので、説明を省略する。
【０１６１】
まず、水平カウンタは、入力される水平カウンタ初期化信号が“Ｈ”レベルになると出力するカウント値を０に初期化する。水平カウンタ１８０ａは、出力するカウント値が初期化された後、入力される水平カウンタクロックが“Ｌ”レベルから“Ｈ”レベルに変化する度に＋１ずつインクリメントしたカウント値を出力する。
【０１６２】
非同期アップダウンカウンタクロック生成回路１８０ｂは、水平カウンタ１８０ａにより出力されるカウント値がクロックイネーブル信号２立ち上がり設定値とＯＢクランプ値の加算値以上、かつ、クロックイネーブル信号２立ち下がり設定値とＯＢクランプ値の加算値以下である期間において、入力されるクロックイネーブル信号１が“Ｈ”レベルとなり、クロックイネーブル信号１が“Ｈ”レベルである期間（第３期間）に、非同期アップダウンカウンタクロック信号として水平カウンタクロックを非同期ＵＰ−ＤＯＷＮカウンタ１２２に出力する。このように、非同期アップダウンカウンタクロック生成回路１８０ｂは、ＯＢクランプ値に対応する期間分だけ遅らせた第３期間において、非同期アップダウンカウンタクロック信号を非同期ＵＰ−ＤＯＷＮカウンタ１２２に出力する。
【０１６３】
一方、ランプクロック生成回路１８０ｃは、水平カウンタ１８０ａにより出力されるカウント値がクロックイネーブル信号４立ち上がり設定値以上、かつ、クロックイネーブル信号４立ち下がり設定値以下である期間において、クロックイネーブル信号２が“Ｈ”レベルとなり、クロックイネーブル信号２が“Ｈ”レベルである期間（第２期間）に、ランプクロック信号として水平カウンタクロックをランプ信号生成回路１３０に出力する。
【０１６４】
以上のようにタイミング生成回路３８０は動作する。
【０１６５】
図１５は、本発明の実施の形態２に係るランプ信号生成回路の詳細構成を示す回路図である。図９と同様の要素には同じ符号を付しており、詳細な説明は省略する。
【０１６６】
図１５に示すランプ信号生成回路３３０は、実施の形態１に係るランプ信号生成回路１３０に対して、加算器１３０６と、回路１３０８とが存在しない点で構成が異なる。これは、ランプ信号生成回路３３０は、クランプ演算回路３９０よりＯＢクランプ値が入力されないため必要がないからである。その他の構成については、実施の形態１と同様であるので、説明を省略する。
【０１６７】
次に、以上のように構成されたランプ信号生成回路３３０の動作を説明する。
【０１６８】
図１６Ａおよび図１６Ｂは、本発明の実施の形態２に係るランプ信号生成回路の動作を示すタイミングチャートである。図１６Ａは、ダウンカウント期間（第１期間）における動作を示す図であり、図１６Ｂは、アップカウント期間（第３期間）を含む第２期間における動作を示す図である。図１６Ａは、図１０Ａと同じ図であるため説明を省略する。
【０１６９】
図１６Ｂに示すタイミングチャートと図１０Ａに示すタイミングチャートの違いは、ランプ信号生成回路３３０にＯＢクランプ値が入力されていないことによる。つまり、図１６Ｂに示すタイミングチャートでは、入力されるランプクロックが“Ｌ”レベルから“Ｈ”レベルに最初に変化する時点に対応するカウント値にＯＢクランプ値は加算されていない。その他については、実施の形態１と同様であるので、説明を省略する。
【０１７０】
以上により、実施の形態１と同様の効果が得られる。
【０１７１】
以上、本実施の形態によれば、行毎に遮光画素のデジタル画素値が大きく変動しても、変動量からＯＢクランプ値の収束応答性を適応的に制御することにより、クランプ動作による横筋状ノイズを増加させず、しかも応答性の早い、横筋状ノイズ補正を実現させることができる。また、ＯＢクランプ値をＡＤ変換器にフィードバックすることにより、ＡＤ変換器の出力のダイナミックレンジを確保することができる。
【０１７２】
以上、本発明の固体撮像装置について、実施の形態に基づいて説明したが、本発明は、この実施の形態に限定されるものではない。本発明の趣旨を逸脱しない限り、当業者が思いつく各種変形を本実施の形態に施したものや、異なる実施の形態における構成要素を組み合わせて構築される形態も、本発明の範囲内に含まれる。
【産業上の利用可能性】
【０１７３】
本発明に係る固体撮像装置は、行毎に遮光画素のデジタル画素値が大きく変動しても、良好な横筋状ノイズ補正の特性、及び広ダイナミックレンジを保つことができる列並列ＡＤＣ型ＣＭＯＳイメージセンサとして、特に、デジタルスチルカメラ、ビデオカメラ、監視カメラ、ネットワークカメラなどの種々の撮像機器のイメージセンサとして有用である。
【符号の説明】
【０１７４】
１００、９００ａ  画素アレイ部
１０１  単位画素
１０２  垂直信号線
１０３  行選択信号線
１１０  垂直走査回路
１１１  垂直画素ドライバ
１２０  列ＡＤ変換部
１２１、１８０４、１８０６  比較器
１２２  非同期ＵＰ−ＤＯＷＮカウンタ
１２３  ラインメモリ
１２５  第１の電流源
１３０、３３０  ランプ信号生成回路
１４０  水平走査回路
１５０  センスアンプ回路
１６０  出力回路
１７０  クロック生成回路
１８０、３８０  タイミング生成回路
１８０ａ  水平カウンタ
１８０ｂ  非同期アップダウンカウンタクロック生成回路
１８０ｃ  ランプクロック生成回路
１９０、３９０  クランプ演算回路
２１２  第２の電流源
２１３  ＣＤＳ回路
２１４  水平選択トランジスタ
２２１  水平信号線
２２２  垂直選択回路
２２３  水平選択回路
２２４  増幅回路
２２６  電圧源
８０５、１３０８  回路
９００  有効画素部
９０３  ＡＤ変換回路
９０４  横筋補正論理回路
９０５  上限制限回路
９０６  下限制限回路
９０７  平均回路
９０８  予測演算論理回路
９０９  有効画素補正回路
１０１１  フォトダイオード
１０１２  転送トランジスタ
１０１３  リセットトランジスタ
１０１４  読み出しトランジスタ
１０１５  選択トランジスタ
１０１６  ＦＤ部
１３０１  スイッチ選択信号生成部
１３０１ａ  水平カウンタ部
１３０２  ラダー抵抗部
１３０３  バッファ部
１３０４、１３０６、１８０１  加算器
１３０５  カウンタ保持回路
１３０７  乗算器
１８０２  カウンタ値リセット回路
１８０３  カウント値保持回路
１８０５、１８０７  クロックゲーティング回路
１９０１  キズ補正回路
１９０２  積算回路
１９０３  デジタルフィルタ
１９０４  ＯＢクランプ値保持回路
１９０５  遅延回路
１９０４  クランプ値保持回路
１９０６  時定数制御回路
３８０５、３８０７  加算器
【図１】
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【図２】
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【図３Ａ】
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【図３Ｂ】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０Ａ】
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【図１０Ｂ】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６Ａ】
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【図１６Ｂ】
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【図１７】
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【図１８】
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