(57)【要約】【課題】高速シリアルインターフェイスおよび他の用途のために等化器および他の連続時間回路を改善すること。【解決手段】マルチステージ増幅器チェーンであって、該マルチステージ増幅器チェーンは、該チェーン内に第１の増幅器ステージと最後の増幅器ステージとを含む、マルチステージ増幅器チェーンと、該最後の増幅器ステージの出力を受信することと、オフセット補正電圧信号を該第１の増幅器ステージに提供することとを行うように構成されているオフセットキャンセレーションループとを備えている、回路。【選択図】図３
2012114914.tif 000002
【特許請求の範囲】
【請求項１】
マルチステージ増幅器チェーンであって、該マルチステージ増幅器チェーンは、該チェーン内に第１の増幅器ステージと最後の増幅器ステージとを含む、マルチステージ増幅器チェーンと、
該最後の増幅器ステージの出力を受信することと、オフセット補正電圧信号を該第１の増幅器ステージに提供することとを行うように構成されているオフセットキャンセレーションループと
を備えている、回路。
【請求項２】
前記第１の増幅器ステージ内の入力トランジスタであって、該入力トランジスタは、ゲートと、ソースと、ドレインとを有し、該入力トランジスタのゲートは、入力信号を受信するように構成されている、入力トランジスタと、
該第１の増幅器ステージ内のオフセット補償トランジスタであって、該オフセット補償トランジスタは、ゲートと、ソースと、ドレインとを有し、該オフセット補償トランジスタのソースは、該入力トランジスタのドレインに電気的に接続され、該オフセット補償トランジスタのゲートの電圧は前記オフセット補正電圧信号によって決定される、オフセット補償トランジスタと
をさらに備えている、請求項１に記載の回路。
【請求項３】
前記オフセット補償トランジスタのチャネルと並列に構成される抵抗器をさらに備え、該抵抗器の一つの端部は、該オフセット補償トランジスタのソースに電気的に連結され、該抵抗器の別の端部は、該オフセット補償トランジスタのドレインに電気的に連結される、請求項２に記載の回路。
【請求項４】
前記オフセット補償トランジスタのドレインに電気的に連結されるインピーダンスと、
該オフセット補償トランジスタのドレインに電気的に連結されるテール電流源と
をさらに備えている、請求項３に記載の回路。
【請求項５】
前記第１の増幅器ステージ内のソースフォロワー回路をさらに備え、該ソースフォロワー回路は、前記オフセット補正電圧信号を受信し、前記オフセット補償トランジスタのゲートに電圧として印加されるバッファリングされた電圧を生成するように構成されている、請求項４に記載の回路。
【請求項６】
前記ソースフォロワー回路は、電流源とオフセット入力トランジスタとを備え、該オフセット入力トランジスタは、ゲートとソースとドレインとを有し、前記オフセット補正電圧信号は、該オフセット入力トランジスタのゲートに印加され、前記バッファリングされた電圧は、該電流源と該オフセット入力トランジスタのソースとの間のノードにおいて生成される、請求項５に記載の回路。
【請求項７】
前記オフセットキャンセレーションループは、前記オフセット補正電圧信号を出力する単一のトランスコンダクタンス増幅器を備えている、請求項１に記載の回路。
【請求項８】
前記オフセットキャンセレーションループは、前記最後の増幅器ステージの出力を受信し、前記トランスコンダクタンス増幅器の入力にフィルタリングされた出力を提供するように構成されているローパスフィルタをさらに備えている、請求項７に記載の回路。
【請求項９】
前記オフセットキャンセレーションループは、前記トランスコンダクタンス増幅器の出力に連結されるフィードバック負荷をさらに備えている、請求項７に記載の回路。
【請求項１０】
前記フィードバック負荷は、フィードバック抵抗器とフィードバックキャパシタとを備え、該フィードバック抵抗器および該フィードバックキャパシタは、共に、前記トランスコンダクタンス増幅器の出力に電気的に接続される一つの端部と、接地に電気的に接続される別の端部とを有する、請求項９に記載の回路。
【請求項１１】
前記入力信号は、差動入力信号を含み、
前記入力トランジスタは、該差動入力信号を受信するように構成されている一対の入力トランジスタのうちの１つであり、
前記オフセット補正電圧信号は、差動オフセット補正電圧信号を含み、
前記オフセット補償トランジスタは、一対のオフセット補償トランジスタのうちの１つである、請求項２に記載の回路。
【請求項１２】
前記マルチステージ増幅器チェーンはマルチステージ等化器チェーンを備え、前記第１の増幅器ステージは第１の等化器ステージを備え、最後の増幅器ステージは最後の等化器ステージを備えている、請求項１に記載の回路。
【請求項１３】
前記オフセット補償ループは、１つのドミナントポールと、後に続く単一の寄生ポールとを生成する、請求項１に記載の回路。
【請求項１４】
前記オフセット補償ループは、より高い周波数での応答振幅において２次ロールオフを有する、請求項１に記載の回路。
【請求項１５】
一連の増幅器ステージによって連続時間入力信号を受信することと、
連続時間出力信号を生成するように該一連の増幅器ステージによって該連続時間入力信号を増幅することと、
該連続時間出力信号をオフセットキャンセレーションループに入力することと、
該オフセットキャンセレーションループによってオフセット補正電圧信号を生成することと、
増幅器ステージにおいて該オフセット補正電圧信号をオフセット補償トランジスタのゲートに印加することと
を包含する、方法。
【請求項１６】
前記オフセット補正電圧信号は、単一のトランスコンダクタンス増幅器を用いて生成される、請求項１５に記載の方法。
【請求項１７】
前記一連の増幅器ステージは一連の等化器ステージを含む、請求項１５に記載の方法。
【請求項１８】
前記オフセットキャンセレーションループは、１つのドミナントポールと、後に続く単一の二次ポールとを生成する、請求項１５に記載の方法。
【請求項１９】
前記オフセットキャンセレーションループは、より高い周波数での応答振幅において２次ロールオフを有する、請求項１５に記載の方法。
【請求項２０】
複数の等化器ステージを有するカスケードされた回路であって、第１の等化器ステージと、最後の等化器ステージとを含み、該第１の等化器ステージは、差動入力信号を受信するように構成され、該最後の等化器ステージは差動出力信号を出力するように構成されている、カスケードされた回路と、
オフセットキャンセレーションループであって、該差動出力信号を受信し、該第１の等化器ステージ内に印加される差動オフセット補正電圧信号を生成するように構成されている、オフセットキャンセレーションループと、
該第１の等化器ステージにおける一対の入力トランジスタであって、該入力トランジスタのゲートは、該差動入力信号を受信するように構成されている、一対の入力トランジスタと、
該第１の等化器ステージにおける一対のオフセット補償トランジスタであって、各オフセット補償トランジスタのソースは対応する入力トランジスタのドレインに電気的に接続され、該オフセット補償トランジスタの該ゲートに印加される電圧は、該差動オフセット補正電圧信号によって決定される、一対のオフセット補償トランジスタと、
一対の抵抗器であって、該抵抗器の各々は、対応するオフセット補償トランジスタのチャネルと並列に構成されている、一対の抵抗器と
を備えている、集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
（背景）
（技術分野）
本発明は、概して、電気回路に関する。より詳細には、本発明は、連続時間回路のためのオフセットキャンセレーションに関する。
【背景技術】
【０００２】
（背景技術の説明）
高速シリアルインターフェイス（「ＨＳＳＩ」）は、システム内のデバイス間で通信するために用いられ得る。典型的には、意図は、そのようなシステムにおける送信器が２つの明確なレベルと、これらのレベルのどちらかからもう一方のレベルへの明瞭な（すなわち、非常に急な）遷移とを有するデジタル（２進数の）信号を伝送することである。そのような急な遷移は、データを高速で伝送するために必須である。送信器から受信器に信号を伝える媒体は、通常、伝送される信号に損失を負わす。これらの損失は、概して、減少した信号振幅と、減少された遷移急勾配とを含む。
【０００３】
正確で高速のデータ伝送を維持するために、回路がこれらの損失を補償することが必要である。一つの補償技術は、受信器においていわゆる等化を用いることである。等化回路は、典型的には、入力信号が受信器に到着したとき出会う最初の回路のうちの一つである。等化回路は、受信信号において検出される遷移に強くかつ速く応答するように、より高い周波数を増幅するように設計され得る。この強くかつ速い応答は、これらの遷移の初期急勾配を復元し、それによって、非常に高いデータ転送速度の信号であっても、受信器のさらなる回路がその信号を正しく解釈することを可能にする。
【０００４】
高速シリアルインターフェイスおよび他の用途のために等化器および他の連続時間回路を改善することが非常に望ましい。
【発明の概要】
【課題を解決するための手段】
【０００５】
（概要）
１つの実施形態は、オフセットキャンセレーションループを有するように構成される連続時間回路に関する。連続時間回路は、第１の増幅器ステージおよび最後の増幅器ステージを含むマルチステージ増幅器チェーンと、オフセットキャンセレーションループとを含む。オフセットキャンセレーションループは、最後の増幅器ステージの出力を受信し、オフセット補正電圧信号を第１の増幅器ステージに提供するように構成される。
【０００６】
第１の増幅器ステージは、入力トランジスタと、オフセット補償トランジスタとを含み得る。オフセット補償トランジスタのソースは、入力トランジスタのドレインに電気的に接続され得、オフセット補償トランジスタのゲートの電圧は、オフセット補正電圧信号によって決定され得る。オフセット補正電圧信号は、単一のトランスコンダクタンス増幅器を用いて生成され得る。オフセット補償ループは、より大きい安定性を有するように、１つのドミナントポールと、後に続く単一の寄生ポールとを作り得、より高い周波数での応答振幅において２次ロールオフを有利に達成し得る。マルチステージ増幅器チェーンは、マルチステージ等化器チェーンを備え得る。
【０００７】
別の実施形態は、連続時間回路のオフセットキャンセレーションの方法に関する。連続時間入力信号は、連続時間出力信号を生成するように一連の増幅器ステージによって受信され、増幅される。連続時間出力信号は、オフセットキャンセレーションループに入力され、オフセットキャンセレーションループは、オフセット補正電圧信号を生成する。オフセット補正電圧信号は、増幅器ステージにおけるオフセット補償トランジスタのゲートに印加される。
【０００８】
別の実施形態は、第１の等化器ステージおよび最後の等化器ステージを含む複数の等化器ステージを有するカスケードされた回路と、オフセットキャンセレーションループとを含む集積回路に関する。第１の等化器ステージは差動入力信号を受信するように構成され、最後の等化器ステージは差動出力信号を出力するように構成される。オフセットキャンセレーションループは、差動出力信号を受信し、第１の等化器ステージ内に印加される差動オフセット補正電圧信号を生成するように構成される。第１の等化器ステージは、少なくとも一対の入力トランジスタと、一対のオフセット補償トランジスタと、一対の抵抗器とを含む。入力トランジスタのゲートは、差動入力信号を受信するように構成される。各オフセット補償トランジスタのソースは、対応する入力トランジスタのドレインに電気的に接続され、オフセット補償トランジスタのゲートに印加される電圧は、差動オフセット補正電圧信号によって決定される。該抵抗器の各々は、対応するオフセット補償トランジスタのチャネルと並列に構成される。
【０００９】
他の実施形態、局面および特徴もまた、開示される。
【００１０】
例えば、本発明は以下の項目を提供する。
（項目１）
マルチステージ増幅器チェーンであって、該マルチステージ増幅器チェーンは、該チェーン内に第１の増幅器ステージと最後の増幅器ステージとを含む、マルチステージ増幅器チェーンと、
該最後の増幅器ステージの出力を受信することと、オフセット補正電圧信号を該第１の増幅器ステージに提供することとを行うように構成されているオフセットキャンセレーションループと
を備えている、回路。
（項目２）
上記第１の増幅器ステージ内の入力トランジスタであって、該入力トランジスタは、ゲートと、ソースと、ドレインとを有し、該入力トランジスタのゲートは、入力信号を受信するように構成されている、入力トランジスタと、
該第１の増幅器ステージ内のオフセット補償トランジスタであって、該オフセット補償トランジスタは、ゲートと、ソースと、ドレインとを有し、該オフセット補償トランジスタのソースは、該入力トランジスタのドレインに電気的に接続され、該オフセット補償トランジスタのゲートの電圧は上記オフセット補正電圧信号によって決定される、オフセット補償トランジスタと
をさらに備えている、上記項目に記載の回路。
（項目３）
上記オフセット補償トランジスタのチャネルと並列に構成される抵抗器をさらに備え、該抵抗器の一つの端部は、該オフセット補償トランジスタのソースに電気的に連結され、該抵抗器の別の端部は、該オフセット補償トランジスタのドレインに電気的に連結される、上記項目のいずれかに記載の回路。
（項目４）
上記オフセット補償トランジスタのドレインに電気的に連結されるインピーダンスと、
該オフセット補償トランジスタのドレインに電気的に連結されるテール電流源と
をさらに備えている、上記項目のいずれかに記載の回路。
（項目５）
上記第１の増幅器ステージ内のソースフォロワー回路をさらに備え、該ソースフォロワー回路は、上記オフセット補正電圧信号を受信し、上記オフセット補償トランジスタのゲートに電圧として印加されるバッファリングされた電圧を生成するように構成されている、上記項目のいずれかに記載の回路。
（項目６）
上記ソースフォロワー回路は、電流源とオフセット入力トランジスタとを備え、該オフセット入力トランジスタは、ゲートとソースとドレインとを有し、上記オフセット補正電圧信号は、該オフセット入力トランジスタのゲートに印加され、上記バッファリングされた電圧は、該電流源と該オフセット入力トランジスタのソースとの間のノードにおいて生成される、上記項目のいずれかに記載の回路。
（項目７）
上記オフセットキャンセレーションループは、上記オフセット補正電圧信号を出力する単一のトランスコンダクタンス増幅器を備えている、上記項目のいずれかに記載の回路。
（項目８）
上記オフセットキャンセレーションループは、上記最後の増幅器ステージの出力を受信し、上記トランスコンダクタンス増幅器の入力にフィルタリングされた出力を提供するように構成されているローパスフィルタをさらに備えている、上記項目のいずれかに記載の回路。
（項目９）
上記オフセットキャンセレーションループは、上記トランスコンダクタンス増幅器の出力に連結されるフィードバック負荷をさらに備えている、上記項目のいずれかに記載の回路。
（項目１０）
上記フィードバック負荷は、フィードバック抵抗器とフィードバックキャパシタとを備え、該フィードバック抵抗器および該フィードバックキャパシタは、共に、上記トランスコンダクタンス増幅器の出力に電気的に接続される一つの端部と、接地に電気的に接続される別の端部とを有する、上記項目のいずれかに記載の回路。
（項目１１）
上記入力信号は、差動入力信号を含み、
上記入力トランジスタは、該差動入力信号を受信するように構成されている一対の入力トランジスタのうちの１つであり、
上記オフセット補正電圧信号は、差動オフセット補正電圧信号を含み、
上記オフセット補償トランジスタは、一対のオフセット補償トランジスタのうちの１つである、上記項目のいずれかに記載の回路。
（項目１２）
上記マルチステージ増幅器チェーンはマルチステージ等化器チェーンを備え、上記第１の増幅器ステージは第１の等化器ステージを備え、最後の増幅器ステージは最後の等化器ステージを備えている、上記項目のいずれかに記載の回路。
（項目１３）
上記オフセット補償ループは、１つのドミナントポールと、後に続く単一の寄生ポールとを生成する、上記項目のいずれかに記載の回路。
（項目１４）
上記オフセット補償ループは、より高い周波数での応答振幅において２次ロールオフを有する、上記項目のいずれかに記載の回路。
（項目１５）
一連の増幅器ステージによって連続時間入力信号を受信することと、
連続時間出力信号を生成するように該一連の増幅器ステージによって該連続時間入力信号を増幅することと、
該連続時間出力信号をオフセットキャンセレーションループに入力することと、
該オフセットキャンセレーションループによってオフセット補正電圧信号を生成することと、
増幅器ステージにおいて該オフセット補正電圧信号をオフセット補償トランジスタのゲートに印加することと
を包含する、方法。
（項目１６）
上記オフセット補正電圧信号は、単一のトランスコンダクタンス増幅器を用いて生成される、上記項目のいずれかに記載の方法。
（項目１７）
上記一連の増幅器ステージは一連の等化器ステージを含む、上記項目のいずれかに記載の方法。
（項目１８）
上記オフセットキャンセレーションループは、１つのドミナントポールと、後に続く単一の二次ポールとを生成する、上記項目のいずれかに記載の方法。
（項目１９）
上記オフセットキャンセレーションループは、より高い周波数での応答振幅において２次ロールオフを有する、上記項目のいずれかに記載の方法。
（項目２０）
複数の等化器ステージを有するカスケードされた回路であって、第１の等化器ステージと、最後の等化器ステージとを含み、該第１の等化器ステージは、差動入力信号を受信するように構成され、該最後の等化器ステージは差動出力信号を出力するように構成されている、カスケードされた回路と、
オフセットキャンセレーションループであって、該差動出力信号を受信し、該第１の等化器ステージ内に印加される差動オフセット補正電圧信号を生成するように構成されている、オフセットキャンセレーションループと、
該第１の等化器ステージにおける一対の入力トランジスタであって、該入力トランジスタのゲートは、該差動入力信号を受信するように構成されている、一対の入力トランジスタと、
該第１の等化器ステージにおける一対のオフセット補償トランジスタであって、各オフセット補償トランジスタのソースは対応する入力トランジスタのドレインに電気的に接続され、該オフセット補償トランジスタの該ゲートに印加される電圧は、該差動オフセット補正電圧信号によって決定される、一対のオフセット補償トランジスタと、
一対の抵抗器であって、該抵抗器の各々は、対応するオフセット補償トランジスタのチャネルと並列に構成されている、一対の抵抗器と
を備えている、集積回路。
【００１１】
（摘要）
１つの実施形態は、オフセットキャンセレーションループを有するように構成される連続時間回路に関する。連続時間回路は、第１の増幅器ステージおよび最後の増幅器ステージを含むマルチステージ増幅器チェーンと、オフセットキャンセレーションループとを含む。オフセットキャンセレーションループは、最後の増幅器ステージの出力を受信し、オフセット補正電圧信号を第１の増幅器ステージに提供するように構成される。オフセット補償ループは、より大きい安定性を有するように、１つのドミナントポールと、後に続く単一の寄生ポールとを作り得、より高い周波数での応答振幅において２次ロールオフを有利に達成し得る。他の実施形態、局面および特徴もまた、開示される。
【図面の簡単な説明】
【００１２】
【図１】図１は、連続時間回路のオフセットキャンセレーションのための従来の回路を示す。
【図２】図２は、第１の等化器ステージにオフセットキャンセレーションループ信号を適用するための従来の技術を描く回路図である。
【図３】図３は、本発明の一実施形態に従う連続時間回路のためのオフセットキャンセレーションの回路を示す。
【図４】図４は、本発明の一実施形態に従い、オフセットキャンセレーションループ信号を第１の等化器／増幅器のステージに印加することを描く回路図である。
【図５】図５は、図１の従来のオフセットキャンセレーションループと本発明の一実施形態に従う、図３のオフセットキャンセレーションループとの比較を提供するボードプロットである。
【図６】図６は、本発明の一実施形態に従うオフセット補償ループの過渡応答を示す。
【図７】図７は、従来のオフセットキャンセレーションループのフォワード利得と本発明の一実施形態に従うオフセットキャンセレーションループのフォワード利得を比較する。
【図８】図８は、本発明の一実施形態に従って一連の増幅器を備えている連続時間回路のオフセットキャンセレーションのための回路を示す。
【図９】図９は、本発明の一実施形態を実装するように構成され得るフィールドプログラマブルゲートアレイ（ＦＰＧＡ）の簡易部分ブロック図である。
【図１０】図１０は、本発明の一実施形態を利用するように構成され得る例示的デジタルシステムのブロック図を示す。
【発明を実施するための形態】
【００１３】
（詳細な説明）
検討の目的、かつ、非限定的な目的のために、概して、下記に説明されるカスケードされた回路が差分信号であるデータ信号を受信（および出力）することが想定される。しかしながら、ここに開示される発明の原理がシングルエンド信号にも適用し得ることは理解されるべきである。
【００１４】
従来のカスケードされた連続時間回路は、典型的には、出力オフセット電圧をフィルタリングするフィードバックループを用い、その電圧を高利得増幅器に通過させ、フィードバック電流を回路の第１ステージに印加して連続時間方法でオフセットを減少させる。フィードバックループを有するそのような従来のカスケードされた連続時間回路は、図１に示される。サンプリングされた離散時間信号に対して、連続時間回路は連続時間信号で動作することに注意されたい。
【００１５】
図１に示される実施例の回路１００において、４つの等化器ステージ（Ｅｑ１、Ｅｑ２、Ｅｑ３、およびＥｑ４）はシリアルチェーンで翼列にされる。第１の等化器ステージ（Ｅｑ１）は、入力負荷（ＲＬ）を有し、オフセット入力電流（ＩＯＦＦ＿ＩＮ）−補正電流（ＩＣＯＲＲ）に等しい入力電流を受信する。Ｅｑ１は、入力電流における遷移の急勾配を増加させるようにより高い周波数を増幅するように構成され得る。
【００１６】
Ｅｑ１の出力は、第２の等化器ステージ（Ｅｑ２）の入力に接続される。Ｅｑ２の出力は、第３の等化器ステージ（Ｅｑ３）の入力に接続される。最後にＥｑ３の出力は、第４の等化器ステージ（Ｅｑ４）の入力に接続される。これらのさらなるステージ（Ｅｑ２、Ｅｑ３、およびＥｑ４）の各々は、検出された遷移に対して急勾配をさらに増加させるかまたはさもなければ信号を整形するように構成され得る。
【００１７】
図１にさらに見られるように、第１のトランスコンダクタンス増幅器（ｇｍ１）は、キャパシタＣＦおよび抵抗器ＲＦによって表されるフィードバック負荷を駆動し、フィードバック負荷は、このフィードバックループのドミナントポール（Ｄｏｍｉｎａｎｔ  ｐｏｌｅ）を実現する。ループにおける他の構成要素は、この全ループの位相マージンに影響を及ぼす寄生ポールを提供する。
【００１８】
図１のフィードバックループに１つのドミナントポール（Ｄｏｍｉｎａｎｔ  ｐｏｌｅ）および後に続く３つの寄生ポールがある。第１の寄生ポール（Ｐａｒａｓｉｔｉｃ  ｐｏｌｅ  １）は、ｇｍ１の入力において（すなわち、オフセット補償ループの入力において）、抵抗器ＲＩＮおよびキャパシタＣＩＮによって表されるローパスフィルタによる。第２の寄生ポール（Ｐａｒａｓｉｔｉｃ  ｐｏｌｅ  ２）は、ｇｍ１によって駆動される入力信号（ＶＣＯＲＲ）を有し、出力として補正電流（ＩＣＯＲＲ）を提供する第２のトランスコンダクタンス増幅器（ｇｍ２）による。第３の寄生ポール（Ｐａｒａｓｉｔｉｃ  ｐｏｌｅ  ３）は、オフセットキャンセレーションループ信号（ＩＣＯＲＲ）が第１の等化器ステージ（Ｅｑ１）に印加されると行われる有効電流総和（Σ）による。
【００１９】
オフセットキャンセレーションループ信号の印加を示す第１の等化器ステージの従来の回路実装は、図２に示される。示されるように、第１の等化器ステージは、一対の差動トランジスタ（Ｍ１およびＭ２）と、インピーダンス間に事実上の接地を有するインピーダンス（Ｚ１およびＺ２）と、テール電流源（Ｉ１およびＩ２）とを含み得る。この従来の回路において、オフセットキャンセレーションループ信号（ＩＣＯＲＲ）は、（可変電流源ＩｏｆｎおよびＩｏｆｐとして示され、ここでＩＣＯＲＲ＝Ｉｏｆｐ−Ｉｏｆｎであり）テール電流源（それぞれＩ１およびＩ２）に並列で出力されるｇｍ２の差動電流出力によって印加される。この第１のステージの差動出力（ＯＵＴＰおよびＯＵＴＮ）は、次のステージ（Ｅｑ２）の差動入力として提供される。
【００２０】
上記に考察されるように、連続時間回路におけるオフセットキャンセレーションの従来の技術は、フィードバックフィルタ電圧を用いて電流を補償ステージの中に注入する。しかしながら、出願人は、従来の回路の安定化が特に高利得ループに対して問題があり得ると決定した。出願人は、従来の回路の不安定性が少なくとも部分的に複数の寄生ポールの存在によるものと確信する。
【００２１】
上記に説明される従来のオフセットキャンセレーション回路１００と比較して、本明細書において開示されるオフセットキャンセレーション回路３００は、次の利益および利点を提供する。第１に、オフセットキャンセレーション信号は、それを電流ドメインに変更する必要よりはむしろ、電圧ドメイン内全体に保たれ得る。第２に、第２のトランスコンダクタンス増幅器（ｇｍ２）は、有利なことに除去され得る。第３に、フィードバック経路における後に続く寄生ポールの数は３から２に減少し、ポールの数の減少は回路の安定性を増加させる。第４に、スイッチ抵抗を直接制御することによって、同じ量のオフセットを補償するためにより少ない全ループ利得が用いられ得る。換言すると、オフセットの範囲は、従来のアプローチより大きい場合がある。これは、テール電流源における電流ではなく、補償スイッチ抵抗が変動するからである。最後に、疑似差動ステージの場合のように、オフセット電流は無駄にされない。
【００２２】
図３は、本発明の一実施形態に従う連続時間回路のオフセットキャンセレーションのための回路３００を示す。図３に描かれる特定の実施形態において、４つの等化器ステージ（Ｅｑ１、Ｅｑ２、Ｅｑ３、およびＥｑ４）はシリアルチェーンで翼列にされる。他の実施形態は、異なる数のステージを有し得、かつ／または翼列にされた（等化器よりはむしろ）増幅器ステージを有し得る。
【００２３】
第１の等化器ステージ（Ｅｑ１）は、オフセット入力電流（ＩＯＦＦ＿ＩＮ）に等しい入力電流を受信する。図１における従来の回路と対照的に、ｇｍ２によって生成される補正電流（ＩＣＯＲＲ）に対する有効電流総和（Σ）はない。代わりに、（ＣＦおよびＲＦによって表されるフィードバック負荷と組み合わされて）ｇｍ１によって出力される補正電圧（ＶＣＯＲＲ）は、（ｇｍ２の必要なく）第１のステージに直接送信される。
【００２４】
図３のフィードバックループに１つのドミナントポール（Ｄｏｍｉｎａｎｔ  ｐｏｌｅ）および後に続くただ２つの寄生ポールがある。第１の寄生ポール（Ｐａｒａｓｉｔｉｃ  ｐｏｌｅ  １）は、ｇｍ１の入力において、抵抗器ＲＩＮおよびキャパシタＣＩＮによって表されるローパスフィルタによる。第２の寄生ポール（Ｐａｒａｓｉｔｉｃ  ｐｏｌｅ  Ａ）は、第１の等化器ステージ（Ｅｑ１）によるものであり、以下に考察されるように、位相マージン分析に対して無視され得る。従って、図１と比較して、２つの有害な寄生ポールは、図３のフィードバック経路において除去された。
【００２５】
図４は、本発明の一実施形態に従い、オフセットキャンセレーションループ電圧の印加を示す第１の等化器ステージ（図３におけるＥｑ１）の回路実装を描く。下記に説明されるように、この制御電圧は、カスケードされた等化器チェーンのオフセットをキャンセルするために用いられ得る。
【００２６】
示されるように、第１の等化器ステージは、一対の差動トランジスタ（Ｍ１およびＭ２）と、一対のオフセット入力トランジスタ（ＭｌｓｐおよびＭｌｓｎ）と、一対のオフセット補償トランジスタ（ＭｏｆｃｐおよびＭｏｆｃｎ）とを含み得る。ステージはまた、インピーダンス間に事実上の接地を有するインピーダンス（Ｚ１およびＺ２）と、抵抗器（ＲｆｘｐおよびＲｆｘｎ）と、電流源（Ｉ１、Ｉ２、ＩｓｐおよびＩｓｎ）とを含む。この特定の実装において、Ｍ１およびＭ２はＷｉｎ／Ｌｉｎのゲート幅／長を有するＮＭＯＳトランジスタであり得、ＭＩｓｐおよびＭＩｓｎはゲート幅／長Ｗ１／Ｌ１を有するＰＭＯＳトランジスタであり得、ＭｏｆｃｐおよびＭｏｆｃｎはゲート幅／長Ｗ２／Ｌ２を有するＮＭＯＳトランジスタであり得る。
【００２７】
この回路において、図３におけるトランスコンダクタンス増幅器／ローパスフィルタの組み合わせの電圧出力（ＶＣＯＲＲ）は差動オフセット電圧入力ＶＯＦＰおよびＶＯＦＮとして第１のステージに直接入力され、ここでＶＣＯＲＲ＝ＶＯＦＰ−ＶＯＦＮである。図４に見られるように、差動オフセット電圧入力（ＶＯＦＰおよびＶＯＦＮ）は、複数のソースフォロワー回路（それぞれ、電流源ＩｓｐおよびトランジスタＭＩｓｐと、電流源ＩｓｎおよびトランジスタＭＩｓｎとを備えている）によってバッファリングされる。バッファリングされた差動電圧入力（ｖｓｆｐおよびｖｓｆｎ）は、「線形」領域において動作している複数のオフセット補償トランジスタ（それぞれ、ＭｏｆｃｐおよびＭｏｆｃｎ）のゲートに印加される。線形領域における（ＭｏｆｃｐまたはＭｏｆｃｎなどの）ＮＭＯＳトランジスタのゲート電圧が増加すると、ＮＭＯＳトランジスタのチャネル抵抗は降下することに注意されたい。他方、線形領域におけるＮＭＯＳトランジスタのゲート電圧が減少すると、ＮＭＯＳトランジスタのチャネル抵抗は増加する。
【００２８】
オフセット補償中、チェーンにおけるＤＣ（直流）オフセットに応答してＶＯＦＰが上昇しＶＯＦＮが降下すると（およびその逆も同様）、差動電圧はフィードバックループによって発達させられる。ブリード抵抗器（ＲｆｘｐおよびＲｆｘｎ）は、一部の電流が
ＭｏｆｃｐおよびＭｏｆｃｎを迂回することを可能にする。
【００２９】
この回路において、補正可能オフセット電圧の振幅は、部分的にＲｆｘｐとＭｏｆｃｐ（およびＲｆｘｐとＭｏｆｃｎ）との抵抗率によって決定される。より多くの電流がＭｏｆｃｐおよびＭｏｆｃｎによって変調させられる場合、補正可能オフセット電圧の振幅は増加する。しかしながら、ＭｏｆｃｐおよびＭｏｆｃｎはまた、追加のソース縮退抵抗器として動作し、追加のソース縮退抵抗器は、入力対（Ｍ１およびＭ２）の実効利得を低下させ、それでステージの帯域幅および利得を減少させ、すなわち、ステージのＡＣ（交流）性能を減少させる。適切な抵抗率を選択することによって、オフセットキャンセレーションと等化ステージの性能との間の実際的な妥協が達成され得る。
【００３０】
１つの極限において、ＲｆｘｐおよびＲｆｘｎが除去（すなわち、無限大または開回路に設定）された場合、すべての電流は、流れ、ＭｏｆｃｐおよびＭｏｆｃｎによって変調される。その場合、最大の達成可能な補正可能オフセット電圧が達せられるが、等化ステージのＡＣ性能は最小である。最大の達成可能な補正可能オフセット電圧は、少なくとも部分的に、テール電流（すなわち、Ｉ１およびＩ２）とオフセット補償トランジスタの可変チャネル抵抗（すなわち、ＭｏｆｃｐおよびＭｏｆｃｎのチャネル抵抗）の範囲の積によって決定される。他方の極限において、ＲｆｘｐおよびＲｆｘｎが０（すなわち、短絡）に設定された場合、電流は全く流れず、いかなる電流もＭｏｆｃｐおよびＭｏｆｃｎによって変調されない。その場合、補正可能オフセット電圧は０であり、一方、等化ステージのＡＣ性能は最大である。
【００３１】
従って、上記の考察および有限の固定ＲｆｘｐおよびＲｆｘｎが与えられたとすると、差動オフセット電圧ＶＯＦＰおよびＶＯＦＮがオフセット補償電圧ｖｏｃｎおよびｖｏｃｐを効果的に変調することが明らかであり、ここでｖｏｃｎはＭ１のドレインにおける電圧であり、ｖｏｃｐはＭ２のドレインにおける電圧である。これらのオフセット補償電圧
ｖｏｃｎおよびｖｏｃｐは、差動電圧出力（ＯＵＴＰおよびＯＵＴＮ）における対応する電圧変化を引き起こし、これらの差動電圧出力は、次のステージ（Ｅｑ２）の差動電圧入力として提供される。
【００３２】
図４にさらに示されるように、非ドミナントポール（Ｎｏｎ−ｄｏｍｉｎａｎｔ  ｐｏｌｅ  Ａ）は、ソースフォロワー回路によって作られる。（これは、図３におけるＮｏｎ−ｄｏｍｉｎａｎｔ  ｐｏｌｅ  Ａと同一である）。回路の１つの実装において、Ｎｏｎ−ｄｏｍｉｎａｎｔ  ｐｏｌｅＡは最小消費電力（約１００マイクロアンペア）でおおよそ５〜６ＧＨｚの周波数である。Ｎｏｎ−ｄｏｍｉｎａｎｔ  ｐｏｌｅ  Ａの周波数は、図１に示される寄生ポールの周波数より（何桁も）実質的に高い。そのようなものとして、Ｎｏｎ−ｄｏｍｉｎａｎｔ  ｐｏｌｅ  Ａは、位相マージン分析に関して無視され得る。
【００３３】
図４の実施形態において、ＮＭＯＳトランジスタＭｏｆｃｐおよびＭｏｆｃｎがそれらを適切なサイズで作ることによってかつＰＭＯＳレベルシフタ（ソースフォロワーとして構成されるＭＩｓｐおよびＭＩｓｎ）を用いることによって、線形領域において維持され得る事に注意されたい。ソースフォロワー回路はまた、フェイルセーフとして働く。特に、ソースフォロワー回路は、ＭＩｓｐおよびＭＩｓｎの閾値電圧が高い場合、ＭｏｆｃｐおよびＭｏｆｃｎに印加されるゲート電圧（ｖｓｆｐおよびｖｓｆｎ）がＭｏｆｃｐおよびＭｏｆｃｎを線形領域に保つのになおも十分であることを確実にするように構成され得る。
【００３４】
本発明の一実施形態に従って、オフセット補償ループは、（オフセット補償ループの入力における）後に続く１つの二次ポールと、１つのドミナントポールとを有する。一実施形態において、図３における回路３００の全ループ利得は、図１の回路１００の全ループ利得より少ない約１０ｄＢであり得るが、図３の回路３００は、それが大きくなり得る全テール電流を用いるので、より大きなオフセットキャンセレーション能力を有する。さらに、図３における回路３００の減少したループ利得は、ループを安定させることをより容易にする。さらに、複数の寄生ポールがなく、プロセス、電圧および温度（ＰＶＴ）における変動は、安定性に対する有害な影響が少ない。
【００３５】
図５は、図１の従来のオフセットキャンセレーションループ１００と本発明の一実施形態に従う、図３のオフセットキャンセレーションループ３００との比較を提供するボード図である。ボード図は、従来のループおよび新しいループに関して、周波数（単位：Ｈｚ）対振幅（単位：ｄＢ）および位相（単位：度）を示す。ボード図を生成する際に、図３のオフセットキャンセレーションループ３００は、図１の従来のオフセットキャンセレーションループ１００と類似するループフィルタサイズで実装された。
【００３６】
第１のボード振幅プロット５０２は、図１の従来のオフセットキャンセレーションループ１００に対するループ利得を示し、第２のボード振幅プロット５０４は、図３のオフセットキャンセレーションループ３００に対するループ利得を示す。第１のボード位相プロット５０６は、図１の従来のオフセットキャンセレーションループ１００の周波数応答位相ずれを示し、第２のボード位相プロット５０８は、図３の従来のオフセットキャンセレーションループ３００の周波数応答位相ずれを示す。
【００３７】
振幅プロットにおいて見られるように、０ｄＢ周波数は、図３のオフセットキャンセレーションループ３００に対するよりも従来のオフセットキャンセレーションループ１００に対して高い。しかしながら、位相プロットに見られるように、図１の従来のオフセットキャンセレーションループ１００は、１００ＭＨｚを超える４次ロールオフを有し、一方、図３のオフセットキャンセレーションループ３００は、３００ＭＨｚを超える、より少ない急勾配の２次ロールオフを有する。そのようなものとして、位相ずれプロットは、図３のオフセットキャンセレーションループ３００に対して曲がり始める周波数（約２０ＭＨｚで曲がり始める）よりも、図１のオフセットキャンセレーションループ１００に対してはるかに低い周波数で曲がり始める（約５ＭＨｚで曲がり始める）。
【００３８】
この特定のシミュレーションの曲がりに対して、位相マージン改善は約２７度（図１のループに対する約６０度の位相マージンと図３のループに対する約８７度の位相マージンとの間の差）であることが判明した。このことは、図３のオフセットキャンセレーションループ３００は、図１の従来のオフセットキャンセレーションループ１００よりも実質的に安定していることを示す。換言すると、図３のオフセットキャンセレーションループ３００は、不安定になる前に実質的により大きい開ループ位相ずれ（または時間遅延）を許容し得る。他のシミュレーションの曲がりにおいて、図１のループ１００における寄生ポールは、そのループを不安定にし得る。図３のループ３００におけるより少ないポールはまた、所与のフィルタサイズを扱うためにループ安定性をより容易にする。
【００３９】
図５のボードプロットは、（図１のループフィルタの領域と比較して）図３のループフィルタの類似の領域に対して８０度を超える位相マージンが達成可能であることを示す。しかしながら、より低い位相マージン（例えば、６０度）が許容され得る場合、図３のループフィルタの領域は、同じ安定性を維持しながら、（図１のループフィルタの領域と比較して）減少され得る。
【００４０】
図６は、本発明の一実施形態に従うオフセット補償ループ３００の過渡応答を示す。上のグラフは、入力信号６０２を示し、入力信号６０２は、時間ｔ＝０において０ボルトで開始し、時間ｔ＝２０ｎｓの近くで−６０ミリボルトにステップダウンし、次いで時間ｔ＝１５０ｎｓの近くで＋６０ミリボルトにステップアップする。下のグラフは、入力信号６０２のＤＣオフセット電圧に応答する出力信号６０４を示す。特に、図３を参照すると、入力信号６０２は、入力信号ＩＯＦＦ＿ＩＮの電圧に対応し、出力信号６０４は、電圧信号ＶＯＦＦ＿ＯＵＴの電圧に対応する。分かるように、ループ３００が入力信号において各電圧ステップを補償するのにおおよそ５０ナノ秒かかる。図６においてさらに分かるように、−６０ｍＶ入力ステップに対して約＋１ｍＶの残留オフセットおよび＋６０ｍＶ入力ステップに対して約−１ｍＶの残留オフセットがある。
【００４１】
図７は、図１の従来のオフセットキャンセレーションループ１００のフォワード利得７０２および本発明の一実施形態に従う図３のオフセットキャンセレーションループ３００のフォワード利得７０４を示す。分かるように、フォワード利得曲線は、図３のオフセットキャンセレーションループ３００に対して一端から一端まで、より低い。出願人は、これがトランジスタＭｏｆｃｐを追加して、Ｍｏｆｃｎが第１のステージの有効利得を減少させることによるものであると確信する。有効ｇｍにおけるわずかの低下はまた、ピーキング周波数におよび全帯域幅における低下を引き起こす。従って、別の状況では発生するであろう、ステージの利得におけるこの低下を補償するために、ＤＣ利得は増加させられる必要があり得る。
【００４２】
図８は、本発明の一実施形態に従う翼列にされた増幅器の回路を含む連続時間回路のオフセットキャンセレーションの回路８００を示す。回路８００は、図３の回路３００に類似している。相違は、等化器ステージ（Ｅｑ１、Ｅｑ２、Ｅｑ３、およびＥｑ４）のチェーンがより一般的な増幅器ステージ（Ａｍｐ１、Ａｍｐ２、Ａｍｐ３、およびＡｍｐ４）のチェーンによって置き換えられていることである。本発明の一実施形態に従って、第１の増幅器ステージ（Ａｍｐ１）は、図４に示されるように実装され得る。
【００４３】
図９は、本発明の局面を含み得るフィールドプログラマブルゲートアレイ（ＦＰＧＡ）９００の簡易部分ブロック図である。本発明の実施形態が、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、プログラマブルロジックデバイス（ＰＬＤ）、複合プログラマブルロジックデバイス（ＣＰＬＤ）、プログラマブルロジックアレイ（ＰＬＡ）、デジタル信号プロセッサ（ＤＳＰ）および特定用途向け集積回路（ＡＳＩＣ）などの多数のタイプの集積回路において用いられ得ることは理解されるべきである。
【００４４】
ＦＰＧＡ９００は、その「コア」内に、様々な長さおよび速度の列および行の相互接続導体のネットワークによって相互接続されるプログラマブルロジックアレイブロック（またはＬＡＢ）９０２の二次元アレイを含む。ＬＡＢ９０２は、複数（例えば、１０）の論理素子（またはＬＥ）を含む。
【００４５】
ＬＥは、ユーザ定義論理関数の効率的な実装を提供するプログラマブルロジックブロックである。ＦＰＧＡは、様々な組合せ機能および逐次機能を実装するように構成され得る多数の論理素子を有する。論理素子は、プログラマブル相互接続構造へのアクセスを有する。プログラマブル相互接続構造は、ほとんどあらゆる所望の構成で論理素子を相互接続するようにプログラムされ得る。
【００４６】
ＦＰＧＡ９００はまた、アレイ全体に提供される、様々なサイズのランダムアクセスメモリ（ＲＡＭ）ブロックを含む分散メモリ構造を含み得る。ＲＡＭブロックは、例えばブロック９０４と、ブロック９０６と、ブロック９０８とを含む。これらのメモリブロックはまた、シフトレジスタと、ＦＩＦＯバッファとを含み得る。
【００４７】
ＦＰＧＡ９００は、例えば、加算機能または減算機能を有する乗算器を実装し得るデジタル信号処理（ＤＳＰ)をさらに含み得る。この実施例においてチップの周囲に位置を定められる入力／出力要素（ＩＯＥ）９１２は、多数のシングルエンドおよび差動の入力／出力規格をサポートする。各ＩＯＥ９１２は、ＦＰＧＡ９００の外部端子（すなわち、ピン）に連結される。トランシーバ（ＴＸ／ＲＸ）チャネルアレイは、例えば、各ＴＸ／ＲＸチャネル回路９２０がいくつかのＬＡＢに連結されている状態で示されるように配置され得る。ＴＸ／ＲＸチャネル回路９２０は、回路のうちでとりわけ、本明細書において説明されるオフセットキャンセレーション回路を含み得る。
【００４８】
ＦＰＧＡ９００が本明細書において例示的目的のためのみに説明されること、および本発明が多くの異なるタイプのＰＬＤ、ＦＰＧＡ、およびＡＳＩＣで実装され得ることは理解されるべきである。
【００４９】
本発明はまた、いくつかの構成要素のうちの１つとしてＦＰＧＡを有するシステムにおいて実装され得る。図１０は、本発明の技術を具体化し得る例示的デジタルシステム１０００のブロック図を示す。システム１０００は、プログラムされたデジタルコンピュータシステム、デジタル信号処理システム、専用デジタルスイッチングネットワーク、または他の処理システムであり得る。さらに、そのようなシステムは、電気通信システム、自動車システム、制御システム、民生用電子機器、パーソナルコンピュータ、インターネット通信およびネットワーキングおよび他のものなどの種々様々な用途に設計され得る。さらにシステム１０００は、単一の基板上、複数の基板上、または複数のエンクロージャ内に提供され得る。
【００５０】
システム１０００は、処理ユニット１００２と、メモリユニット１００４と、１つ以上のバスによって一緒に相互接続される入力／出力（Ｉ／Ｏ）ユニット１００６とを含む。この例示的実施形態に従って、ＦＰＧＡ１００８は、処理ユニット１００２に埋め込まれる。ＦＰＧＡ１００８は、システム１０００内において多くの異なる目的に役立ち得る。ＦＰＧＡ１００８は、例えば処理ユニット１００２の論理ビルディングブロックであり得、その内部および外部の動作をサポートし得る。ＦＰＧＡ１００８は、システム動作においてその特定の役割を続行するのに必要な論理機能を実装するようにプログラムされる。ＦＰＧＡ１００８は、接続１０１０を介してメモリ１００４に、および接続１０１２を介してＩ／Ｏユニット１００６に特別に連結され得る。
【００５１】
処理ユニット１００２は、処理もしくは格納のために適切なシステム構成要素にデータを向け得るか、メモリ１００４に格納されるプログラムを実行し得るか、Ｉ／Ｏユニット１００６を介してデータを受信し送信し得るか、または他の類似の機能を実行し得る。処理ユニット１００２は、中央処理装置（ＣＰＵ）、マイクロプロセッサ、浮動小数点コプロセッサ、グラフィックスコプロセッサ、ハードウェアコントローラ、マイクロコントローラ、コントローラとして用いるようにプログラムされたフィールドプログラマブルゲートアレイ、ネットワークコントローラ、または任意のタイプのプロセッサまたはコントローラであり得る。さらに多くの実施形態において、しばしばＣＰＵが不要である。
【００５２】
例えば、ＣＰＵの代わりに、１つ以上のＦＰＧＡ１００８は、システムの論理演算を制御し得る。別の例として、ＦＰＧＡ１００８は、必要に応じ特定の計算タスクを扱うように再プログラムされ得る再構成可能プロセッサとして働く。あるいは、ＦＰＧＡ１００８は、それ自体に埋め込みマイクロプロセッサを含み得る。メモリユニット１００４は、ランダムアクセスメモリ（ＲＡＭ）、リードオンリメモリ（ＲＯＭ）、固定ディスク媒体もしくはフレキシブルディスク媒体、フラッシュメモリ、テープ、または任意の他の格納手段、あるいはこれらの格納手段の任意の組み合わせであり得る。
【００５３】
上記の説明において、本発明の実施形態の完全な理解を提供するために多くの具体的な詳細が与えられる。しかしながら、本発明の例示された上記の説明は、網羅的であることもまたは開示された正確な形態に本発明を限定することも意図されない。当業者は、本発明が、１つ以上の具体的な詳細なしに、または他の方法、構成要素などを用いて実施され得ることを認識する。
【００５４】
他の実例において、周知の構造または動作は、本発明の局面をあいまいにすることを避けるために、詳細には示されないし説明もされない。本発明の具体的な実施形態および実施例は、本明細書において例示的目的のためのみに説明されるが、当業者が認識するように、本発明の範囲内において様々な均等の修正形態が可能である。これらの修正形態は、上記の詳細な説明を考えて本発明に対してなされ得る。
【符号の説明】
【００５５】
３００  オフセットキャンセレーション回路
５０４  ボード振幅プロット
５０６  ボード位相プロット
６０２  入力信号
６０４  出力信号
７０２  フォワード利得
７０４  フォワード利得
９００  フィールドプログラマブルゲートアレイ（ＦＰＧＡ）
９０２  プログラマブルロジックアレイブロック（ＬＡＢ）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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