(57)【要約】      （修正有）【課題】ＲＯＭフューズブロックの領域の増加を抑制しつつ、試験中に新たに発生したバッドブロックの情報をより多く記憶することが可能なＮＡＮＤ型フラッシュメモリを提供する。【解決手段】ＮＡＮＤ型フラッシュメモリは、電源投入時において、第１の判定信号が入力され、第１の判定信号の論理をシフトさせながら記憶し、その後、テストモードにおいて、第２の判定信号が入力され、第２の判定信号のバッドブロックの判定に対応する論理のみがアドレスが対応する通常ブロックの論理に上書きされ、且つ、アドレス指定に連動して、記憶している論理が割り当てられたバッドブロックフラグ信号を順次出力するシフトレジスタ回路を備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
複数のメモリセルで構成され、データの書き込み・消去単位となる複数の通常ブロックと、複数のメモリセルで構成され、前記複数の通常ブロックのうちアクセスが禁止されたバッドブロックのバッドブロックアドレスが記憶されたＲＯＭフューズブロックと、有するメモリセルアレイと、
前記メモリセルにワード線を介して接続され、アドレス信号によるアドレス指定に応じて前記複数の通常ブロックまたは前記ＲＯＭフューズブロックのうちの何れかを選択するロウデコーダと、
前記メモリセルにビット線を介して接続され、前記メモリセルに記憶されたデータを読み出し又は前記メモリセルにデータを書き込むビット線制御回路と、
電源投入時において、前記ＲＯＭフューズブロックから読み出された前記バッドブロックアドレスに基づいて、アドレス指定される通常ブロックがバッドブロックか否かに対応して１つの通常ブロック毎に１ビットの論理が割り当てられた第１の判定信号を、前記アドレス指定の順番に出力し、一方、テストモードにおいて、アドレス指定された通常ブロックのメモリセルから読み出されたデータに基づいて、このアドレス指定された通常ブロックがバッドブロックであるか否かを判定し、この判定結果に対応して１つの通常ブロック毎に１ビットの論理が割り当てられた第２の判定信号を、前記アドレス指定の順番に順次出力する判定回路と、
前記電源投入時において、前記第１の判定信号が入力され、前記第１の判定信号の論理をシフトさせながら記憶し、その後、前記テストモードにおいて、前記第２の判定信号が入力され、前記第２の判定信号のバッドブロックの判定に対応する論理のみがアドレスが対応する通常ブロックの論理に上書きされ、且つ、アドレス指定に連動して、記憶している論理が割り当てられたバッドブロックフラグ信号を順次出力するシフトレジスタ回路と、
前記ロウデコーダ、前記ビット線制御回路、前記判定回路、および、前記シフトレジスタ回路の動作を制御し、且つ、前記バッドブロックフラグ信号が入力され、前記バッドブロックフラグ信号の論理と前記バッドブロックフラグ信号の論理の入力の順番とに基づいて、前記バッドブロックのバッドブロックアドレスを認識する制御回路と、を備える
ことを特徴とするＮＡＮＤ型フラッシュメモリ。
【請求項２】
前記シフトレジスタ回路は、
前記判定回路から出力された前記第１、第２の判定信号が入力され、且つ、バッドブロックフラグ信号が入力されるＯＲ回路と、
前記アドレス信号の入力に連動して生成されたクロック信号と、前記制御回路により出力されたテストモードを規定するテストモード信号と、が入力されるＡＮＤ回路と、
複数のＤ−フリップフロップをデータ端子と出力端子とが接続されるように並べて構成され、各前記Ｄ−フリップフロップは前記ＡＮＤ回路の出力がクロック端子にそれぞれ接続され、１段目の前記Ｄ−フリップフロップは前記ＯＲ回路の出力がデータ端子に接続され、最終段の前記Ｄ−フリップフロップは前記ＯＲ回路の入力に出力端子が接続され、最終段の前記Ｄ−フリップフロップの出力端子から前記バッドブロックフラグ信号を前記制御回路に出力するシフトレジスタと、を有する
ことを特徴とする請求項１に記載のＮＡＮＤ型フラッシュメモリ。
【請求項３】
前記第１、第２の判定信号は、通常ブロックがバッドブロックである場合、論理“１”になり、一方、通常ブロックがバッドブロックでない場合、論理“０”になり、
前記テストモード信号は、前記電源投入時又はテストモード時は、論理“１”になり、一方、通常動作時は、論理“０”になり、
前記クロック信号は、前記アドレス信号の入力に連動して、論理“１”になる
ことを特徴とする請求項２に記載のＮＡＮＤ型フラッシュメモリ。
【請求項４】
前記クロック信号は、制御回路により生成されることを特徴とする請求項２または３に記載のＮＡＮＤ型フラッシュメモリ。
【請求項５】
前記Ｄ−フリップフロップの数は、前記通常ブロックの数と等しいことを特徴とする請求項２ないし４のいずれか一項に記載のＮＡＮＤ型フラッシュメモリ。
【請求項６】
前記Ｄ−フリップフロップの数は、前記通常ブロックの数よりも少ないことを特徴とする請求項２ないし５のいずれか一項に記載のＮＡＮＤ型フラッシュメモリ。
【請求項７】
前記制御回路は、認識された前記バッドブロックアドレスに基づいて、前記バッドブロックに対するアクセスを禁止する
ことを特徴とする請求項１ないし６いずれかに記載のＮＡＮＤ型フラッシュメモリ。
【請求項８】
前記バッドブロックフラグ信号の論理が前記制御回路に入力される順番に対応する前記通常ブロックの順番は、前記通常ブロックのアドレス指定の順番と等しい
ことを特徴とする請求項１ないし７のいずれか一項に記載のＮＡＮＤ型フラッシュメモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、ＮＡＮＤ型フラッシュメモリに関する。
【背景技術】
【０００２】
従来、ＮＡＮＤ型フラッシュメモリのメモリセルアレイには、試験結果に応じて使用が禁止されたバッドブロックの情報、リダンダンシ置換情報、および各種の電圧設定条件等のチップごとに異なる設定情報を記憶するＲＯＭフューズが設けられている。
【０００３】
このＲＯＭフューズは、フラッシュメモリのメモリセルと同じ構造を有する。メモリセルアレイ内のいくつかのブロックが、ＲＯＭフューズで構成されるＲＯＭフューズブロックとして割り当てられる。
【０００４】
また、バッドブロックは、既述のように使用が禁止されるため、そのメモリセルへの書き込みまたは消去ができない。このため、ユーザーは各バッドブロック内の指定アドレスのメモリセルに書き込まれたバッドブロック情報を読み出し、これらのブロックは使用しないよう制御する必要がある。
【０００５】
例えば、試験中のバッドブロックを記憶するために、ＲＯＭフューズブロックのバッドブロック登録領域を用いる場合がある。この場合には、登録可能なバッドブロックの数が制限される。したがって、バッドブロックを登録可能な範囲で信頼性試験を実行しなければならない。
【０００６】
特に、信頼性試験では、一般的に多くのサンプルを同時に測定することが多い。このため、試験プログラムで全てのバッドブロックを記憶するためには、試験装置に多くのメモリ領域が必要であるので、実用的ではない。
【０００７】
したがって、信頼性試験中に発生するバッドブロックのアドレスを、フラッシュメモリチップの内部に記憶する方法が必要となる。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開平１１−１４４４９５
【発明の概要】
【発明が解決しようとする課題】
【０００９】
ＲＯＭフューズブロックの領域の増加を抑制しつつ、試験中に新たに発生したバッドブロックの情報をより多く記憶することが可能なＮＡＮＤ型フラッシュメモリを提供する。
【課題を解決するための手段】
【００１０】
実施例に従ったＮＡＮＤ型フラッシュメモリは、複数のメモリセルで構成され、データの書き込み・消去単位となる複数の通常ブロックと、複数のメモリセルで構成され、前記複数の通常ブロックのうちアクセスが禁止されたバッドブロックのバッドブロックアドレスが記憶されたＲＯＭフューズブロックと、有するメモリセルアレイを備える。
【００１１】
ＮＡＮＤ型フラッシュメモリは、前記メモリセルにワード線を介して接続され、アドレス信号によるアドレス指定に応じて前記複数の通常ブロックまたは前記ＲＯＭフューズブロックのうちの何れかを選択するロウデコーダを備える。
【００１２】
ＮＡＮＤ型フラッシュメモリは、前記メモリセルにビット線を介して接続され、前記メモリセルに記憶されたデータを読み出し又は前記メモリセルにデータを書き込むビット線制御回路を備える。
【００１３】
ＮＡＮＤ型フラッシュメモリは、電源投入時において、前記ＲＯＭフューズブロックから読み出された前記バッドブロックアドレスに基づいて、アドレス指定される通常ブロックがバッドブロックか否かに対応して１つの通常ブロック毎に１ビットの論理が割り当てられた第１の判定信号を、前記アドレス指定の順番に出力し、一方、テストモードにおいて、アドレス指定された通常ブロックのメモリセルから読み出されたデータに基づいて、このアドレス指定された通常ブロックがバッドブロックであるか否かを判定し、この判定結果に対応して１つの通常ブロック毎に１ビットの論理が割り当てられた第２の判定信号を、前記アドレス指定の順番に順次出力する判定回路を備える。
【００１４】
ＮＡＮＤ型フラッシュメモリは、前記電源投入時において、前記第１の判定信号が入力され、前記第１の判定信号の論理をシフトさせながら記憶し、その後、前記テストモードにおいて、前記第２の判定信号が入力され、前記第２の判定信号のバッドブロックの判定に対応する論理のみがアドレスが対応する通常ブロックの論理に上書きされ、且つ、アドレス指定に連動して、記憶している論理が割り当てられたバッドブロックフラグ信号を順次出力するシフトレジスタ回路を備える。
【００１５】
ＮＡＮＤ型フラッシュメモリは、前記ロウデコーダ、前記ビット線制御回路、前記判定回路、および、前記シフトレジスタ回路の動作を制御し、且つ、前記バッドブロックフラグ信号が入力され、前記バッドブロックフラグ信号の論理と前記バッドブロックフラグ信号の論理の入力の順番とに基づいて、前記バッドブロックのバッドブロックアドレスを認識する制御回路と、を備える。
【図面の簡単な説明】
【００１６】
【図１】実施例１に係るＮＡＮＤ型フラッシュメモリ１００の構成の一例を示すブロック図である。
【図２】図１に示すＮＡＮＤ型フラッシュメモリ１００のメモリセルアレイ１の構成の一例を示す回路図である。
【図３】図１に示すＮＡＮＤ型フラッシュメモリ１００のメモリセルアレイ１のブロックの割り付けの一例を示す図である。
【図４】図１に示すＮＡＮＤ型フラッシュメモリ１００のシフトレジスタ回路１３の構成の一例を示す図である。
【発明を実施するための形態】
【００１７】
以下、実施例について図面に基づいて説明する。
【実施例１】
【００１８】
図１は、実施例１に係るＮＡＮＤ型フラッシュメモリ１００の構成の一例を示すブロック図である。また、図２は、図１に示すＮＡＮＤ型フラッシュメモリ１００のメモリセルアレイ１の構成の一例を示す回路図である。また、図３は、図１に示すＮＡＮＤ型フラッシュメモリ１００のメモリセルアレイ１のブロックの割り付けの一例を示す図である。また、図４は、図１に示すＮＡＮＤ型フラッシュメモリ１００のシフトレジスタ回路１３の構成の一例を示す図である。
【００１９】
図１に示すように、ＮＡＮＤ型フラッシュメモリ１００は、メモリセルアレイ１と、ビット線制御回路２と、カラムデコーダ３と、データ入出力バッファ４と、データ入出力端子５と、ロウデコーダ６と、制御回路７と、制御信号入力端子８と、ソース線制御回路９と、ウェル制御回路１０と、アドレスレジスタ１１と、判定回路１２と、シフトレジスタ回路１３と、を備える。
【００２０】
メモリセルアレイ１は、後述のように、複数のビット線と、複数のワード線と、ソース線とを含む。このメモリセルアレイ１は、例えば、ＥＥＰＲＯＭセルからなる電気的にデータを書き換え可能なメモリセルがマトリクス状に配置された複数のブロック（図２）で構成されている。
【００２１】
このメモリセルアレイ１には、ビット線の電圧を制御するためのビット線制御回路２と、ワード線の電圧を制御するためのロウデコーダ６とが接続されている。データの書き込み動作時には、何れかのブロックがロウデコーダ６により選択され、残りのブロックが非選択とされる。
【００２２】
このビット線制御回路２は、メモリセルにビット線を介して接続されている。このビット線制御回路２は、ビット線を介してメモリセルアレイ１中のメモリセルに記憶されたデータを読み出したり、ビット線を介して該メモリセルの状態を検出したり、ビット線を介して該メモリセルに書き込み制御電圧を印加して該メモリセルにデータを書き込む。
【００２３】
また、ビット線制御回路２には、カラムデコーダ３、データ入出力バッファ４が接続されている。ビット線制御回路２内の該データ記憶回路は、カラムデコーダ３により選択され、このデータ記憶回路に読み出されたメモリセルのデータは、データ入出力バッファ４を介してデータ入出力端子５から外部へ出力される。
【００２４】
また、外部からデータ入出力端子５に入力された書き込みデータは、データ入出力バッファ４を介して、カラムデコーダ３によって選択された該データ記憶回路に記憶される。データ入出力端子５からは、書き込みデータの他に、書き込み、読み出し、消去、及びステータスリード等の各種コマンド、アドレスも入力される。
【００２５】
ロウデコーダ６は、メモリセルアレイ１のメモリセルにワード線を介して接続されている。
【００２６】
このロウデコーダ６は、外部からデータ入出力端子５、アドレスレジスタ１１を介して入力されたブロックを選択するためのアドレス信号によるアドレス指定に応じて、メモリセルアレイ１の複数の通常ブロックまたはＲＯＭフューズブロックのうちの何れかを選択する。
【００２７】
そして、ロウデコーダ６は、選択したブロックのワード線に、制御回路７から供給される読み出し或いは書き込み或いは消去に必要な電圧を、印加する。なお、例えば、テスト動作時は、外部のテスター（図示せず）から該アドレス信号が入力される。
【００２８】
すなわち、ロウデコーダ６は、アドレス信号に応じて、メモリセルアレイ１の後述の複数のブロックのうちの何れかを選択し、ワード線の電圧を制御するようになっている。
【００２９】
ソース線制御回路９は、メモリセルアレイ１に接続されている。このソース線制御回路９は、ソース線ＳＲＣの電圧を制御するようになっている。
【００３０】
ウェル制御回路１０は、メモリセルアレイ１に接続されている。このウェル制御回路１０は、メモリセルが形成される半導体基板（ウェル）の電圧を制御するようになっている。
【００３１】
判定回路１２は、電源投入時において、ＲＯＭフューズブロックから読み出されたバッドブロックアドレスに基づいて、アドレス指定される通常ブロックがバッドブロックか否かに対応して１つの通常ブロック毎に１ビットの論理が割り当てられた判定信号（第１の判定信号）を、該アドレス指定の順番に出力する。
【００３２】
判定回路１２は、一方、テストモードにおいて、アドレス指定された（試験対象の）通常ブロックのメモリセルから読み出されたデータに基づいて、このアドレス指定された通常ブロックがバッドブロックであるか否かを判定し、この判定結果に対応して１つの通常ブロック毎に１ビットの論理が割り当てられた判定信号（第２の判定信号）を、アドレス指定の順番に順次出力する。
【００３３】
シフトレジスタ回路１３は、該電源投入時において、該第１の判定信号が入力され、判定信号（該第１の判定信号）の論理をシフトさせながら記憶する。
【００３４】
また、シフトレジスタ回路１３は、その後の該テストモードにおいて、判定信号（該第２の判定信号）が入力され、該第２の判定信号のバッドブロックの判定に対応する論理のみがアドレスが対応する通常ブロックの論理に上書きされる。
【００３５】
さらに、シフトレジスタ回路１３は、アドレス指定に連動して、記憶している論理が割り当てられたバッドブロックフラグ信号を順次出力するようになっている。
【００３６】
制御回路７は、メモリセルアレイ１、ビット線制御回路２、カラムデコーダ３、データ入出力バッファ４、ロウデコーダ６、ソース線制御回路９、ウェル制御回路１０、判定回路１２、および、シフトレジスタ回路１３の動作を、制御するようになっている。
【００３７】
この制御回路７は、外部から制御信号入力端子８を介して入力される制御信号（コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、レディ／ビジー信号ＲＹ／ＢＹ等）及びデータ入出力端子５からデータ入出力バッファ４を介して入力されるコマンドに応じて制御動作する。すなわち、制御回路７は、該制御信号及びコマンドに応じて、データのプログラム、ベリファイ、読み出し、消去時に、所望の電圧を発生し、メモリセルアレイ１の各部に供給する。
【００３８】
また、制御回路７は、バッドブロックフラグ信号が入力される。
【００３９】
ここで、バッドブロックフラグ信号の論理が制御回路７に入力される順番に対応する通常ブロックの順番は、通常ブロックのアドレス指定の順番と等しい。これにより、制御回路７は、バッドブロックフラグ信号の論理とバッドブロックフラグ信号の論理の入力の順番とに基づいて、バッドブロックのバッドブロックアドレスを認識する。そして、制御回路７は、認識された該バッドブロックアドレスに基づいて、バッドブロックに対するアクセスを禁止する。
【００４０】
また、制御回路７は、既述のテスターから入力されるテストコマンドに応じて、アドレス信号で選択された（アドレス指定された）ブロックをロウデコーダ６に選択させる（アドレス指定させる）ようになっている。
【００４１】
ここで、図２に示すように、メモリセルアレイ１は、複数のＮＡＮＤセルユニット１ａが接続されて構成されるブロックＢＬＫ０〜ＢＬＫＭ（なお、以下では、便宜上、単にＢＬＫと表記する場合もある）を有する。このブロックＢＬＫ０〜ＢＬＫＭは、データの書き込み・消去単位となる。
【００４２】
ＮＡＮＤセルユニット１ａは、ＮＡＮＤストリングを構成する直列接続された複数（ｎ＋１（例えば６４））個のメモリセルＭ０〜ＭＮと、ドレイン側選択ＭＯＳトランジスタＳＧＤＴｒと、ソース側選択ＭＯＳトランジスタＳＧＳＴｒとにより、構成されている。また、ソース側選択ＭＯＳトランジスタＳＧＳＴｒは、ソース線ＳＲＣ（図示せず）に接続されている。なお、ソース側選択ゲートトランジスタＳＧＳＴｒ、及び、ドレイン側選択ゲートトランジスタＳＧＤＴｒは、ここでは、ｎＭＯＳトランジスタである。
【００４３】
各行に配置されたメモリセルＭ０〜ＭＮの制御ゲートは、それぞれ、ワード線ＷＬ０〜ＷＬＮに接続されている。
【００４４】
ビット線ＢＬ０〜ＢＬＰは、ワード線ＷＬ０〜ＷＬＮと直交するように配置されている。
【００４５】
また、ドレイン側選択ＭＯＳトランジスタＳＧＤＴｒのゲートは、ドレイン側選択ゲート線ＳＧＤに接続されている。そして、ドレイン側選択ゲートトランジスタＳＧＤＴｒは、ＮＡＮＤストリング１ａ１の一端とビット線ＢＬ０〜ＢＬＰとの間に接続されている。
【００４６】
また、ソース側選択ＭＯＳトランジスタＳＧＳＴｒのゲートは、ソース側選択ゲート線ＳＧＳに接続されている。そして、ソース側選択ゲートトランジスタＳＧＳＴｒは、ＮＡＮＤストリング１ａ１の他端とソース線ＳＲＣとの間に接続されている。
【００４７】
すなわち、ロウデコーダ６は、入力された該アドレスに応じて、メモリセルアレイ１の各ブロックＢＬＫ０〜ＢＬＫＭを選択し、選択したブロックの書き込み・読み出し動作を制御する。すなわち、ロウデコーダ６は、入力された該アドレスに応じて、ドレイン側選択ゲート線とソース側ゲート線に印加する電圧を制御し、且つ、ワード線（メモリセルの制御ゲート）に印加する電圧を制御することによりメモリセルを選択する。
【００４８】
ここで、図３に示すように、メモリセルアレイ１は、例えば、複数（図３の例では、例えば、４０９６個）の通常ブロック１ｃと、ＲＯＭフューズブロック１ａと、を有する。
【００４９】
複数の通常ブロック１ｃは、複数のメモリセルで構成され、データの消去単位となる。
【００５０】
バッドブロック１ｂは、複数の通常ブロック１ｃのうちアクセスが禁止されたブロックである。
【００５１】
ＲＯＭフューズブロック１ａは、バッドブロック１ｂのバッドブロックアドレス等が記憶されている。
【００５２】
また、図４に示すように、シフトレジスタ回路１３は、ＯＲ回路１３ａと、ＡＮＤ回路１３ｂと、シフトレジスタ１３ｃと、を有する。
【００５３】
ＯＲ回路１３ａは、判定回路１２から出力された判定信号（第１、第２の判定信号）ＳＦ１が端子Ｔ１を介して入力され、且つ、バッドブロックフラグ信号ＳＦ２が入力されるようになっている。
【００５４】
なお、判定回路１２からアドレス信号（ブロックアドレス）の入力に連動（同期）して出力される判定信号（第１、第２の判定信号）ＳＦ１は、アドレス指定された通常ブロック１ｃがバッドブロック１ｂである場合、“Ｈｉｇｈ”レベル、すなわち、論理“１”になり、一方、アドレス指定された通常ブロック１ｃがバッドブロック１ｂでない場合、“Ｌｏｗ”レベル、すなわち、論理“０”になる。
【００５５】
ＡＮＤ回路１３ｂは、ブロックアドレスの入力に同期して例えば制御回路７により生成されたクロック信号ＣＬＫと、制御回路７により出力されたテストモードを規定するテストモード信号ＳＴＭと、が入力される。なお、クロック信号ＣＬＫは、制御回路とは別に設けられたクロック信号生成回路（図示せず）により生成するようにしてもよい。
【００５６】
このテストモード信号ＳＴＭは、例えば、電源投入時又はテストモード時は、“Ｈｉｇｈ”レベル、すなわち、論理“１”になり、一方、通常動作時は、“Ｌｏｗ”レベル、すなわち、論理“０”になる。
【００５７】
クロック信号ＣＬＫは、アドレス信号（ブロックアドレス）の入力に連動（同期）して、“Ｈｉｇｈ”レベル、すなわち、論理“１”になる。
【００５８】
したがって、ＡＮＤ回路１３ｂは、電源投入時又はテストモード時、アドレス信号（ブロックアドレス）の入力に連動（同期）して、“Ｈｉｇｈ”レベル、すなわち、論理“１”の信号が出力する。
【００５９】
レジスタ１３ｃは、複数（ｎ個）のＤ−フリップフロップ１３ｃ−１〜１３ｃ−ｎをデータ端子と出力端子とが接続されるように並べて構成される。各Ｄ−フリップフロップ１３ｃ〜１３ｆは、ＡＮＤ回路１３ｂの出力がクロック端子にそれぞれ接続されている。
【００６０】
また、１段目のＤ−フリップフロップ１３ｃ−１は、ＯＲ回路１３ａの出力がデータ端子に接続されている。
【００６１】
最終段のＤ−フリップフロップ１３ｃ−ｎは、ＯＲ回路１３ａの入力に出力端子が接続され、この最終段のＤ−フリップフロップ１３ｃ−ｎの出力端子からバッドブロックフラグ信号ＳＦ２を制御回路７に端子Ｔ４を介して出力するようになっている。
【００６２】
なお、図４の例では、一例として、シフトレジスタを構成するＤ−フリップフロップの数がｎ個の場合、すなわち、ｎ個分のブロックの情報を記憶する場合について記載している。例えば、この数ｎは、図３に示すメモリセルアレイ１のブロックの数（４０９６個）と同じ値に設定される。すなわち、Ｄ−フリップフロップの数は、前記通常ブロックの数と等しい。
【００６３】
しかし、記憶すべきバッドブロックの数等に応じて、シフトレジスタを構成するＤ−フリップフロップの数ｎは設定されてもよい。すなわち、Ｄ−フリップフロップの数は、通常ブロックの数よりも少なくてもよい。
【００６４】
次に、以上のような構成を有するＮＡＮＤ型フラッシュメモリ１００の動作の一例について、図１、図２を参照しつつ説明する。
【００６５】
初期状態では、シフトレジスタ回路１３のシフトレジスタ１３ｃの各Ｄ−フリップフロップに記憶された論理は、“０”である。すなわち、シフトレジスタ回路１３は、記憶の対象となる通常ブロックが全てバッドブロックではない状態を保持している。
【００６６】
先ず、電源投入時において、シフトレジスタ回路１３にアドレス信号（ブロックアドレス）の入力に連動（同期）して判定信号（第２の判定信号）ＳＦ１が入力される。
【００６７】
この電源投入時において、テストモード信号ＳＴＭは、既述のように、“Ｈｉｇｈ”レベル、すなわち、論理“１”になる。
【００６８】
これにより、ＡＮＤ回路１３ｂは、アドレス信号（ブロックアドレス）の入力に連動（同期）して、“Ｈｉｇｈ”レベル、すなわち、論理“１”の信号を出力する。
【００６９】
また、既述のように、判定信号（第１の判定信号）ＳＦ１は、アドレス指定された通常ブロック１ｃがバッドブロック１ｂである場合、論理“１”になり、一方、アドレス指定された通常ブロック１ｃがバッドブロック１ｂでない場合、論理“０”になる。
【００７０】
これにより、ＯＲ回路１３ａは、バッドブロックフラグ信号ＳＦ２の論理が全て“０”であるので、アドレス指定された通常ブロック１ｃがバッドブロック１ｂである場合、論理“１”を出力し、一方、アドレス指定された通常ブロック１ｃがバッドブロック１ｂでない場合、論理“０”を出力する。
【００７１】
したがって、シフトレジスタ１３ｃは、アドレス信号（ブロックアドレス）の入力に連動（同期）して、判定信号（第１の判定信号）ＳＦ１の論理を順次シフトさせながら記憶する。通常ブロックの数（ｎ個）のブロックアドレスの入力が完了すると、ｎ個分の通常ブロックの状態の記憶が完了することになる。
【００７２】
これにより、最終段のＤ−フリップフロップ１３ｃ−ｎには、最初にアドレス指定された通常ブロックの状態に対応した論理が記憶され、１段目のＤ−フリップフロップ１３ｃ−１には、最後にアドレス指定された通常ブロックの状態に対応した論理が記憶されることになる。
【００７３】
このように、電源投入時において、シフトレジスタ回路１３は、判定信号（第１の判定信号）ＳＦ１が入力され、この第１の判定信号の論理をシフトさせながら記憶する。
【００７４】
これにより、ＲＯＭフューズブロック１ａに記憶されていたバッドブロック１ｃのアドレス情報がシフトレジスタ回路１３に記憶された状態になる。
【００７５】
次に、テストモードにおいて、シフトレジスタ回路１３にアドレス信号（ブロックアドレス）の入力に連動（同期）して判定信号（第２の判定信号）ＳＦ１が入力される。
【００７６】
このテストモード時において、テストモード信号ＳＴＭは、既述のように、“Ｈｉｇｈ”レベル、すなわち、論理“１”になる。
【００７７】
これにより、ＡＮＤ回路１３ｂは、アドレス信号（ブロックアドレス）の入力に連動（同期）して、“Ｈｉｇｈ”レベル、すなわち、論理“１”の信号を出力する。
【００７８】
また、既述のように、判定信号（第２の判定信号）ＳＦ１は、アドレス指定された通常ブロック１ｃがバッドブロック１ｂである場合、論理“１”になり、一方、アドレス指定された通常ブロック１ｃがバッドブロック１ｂでない場合、論理“０”になる。
【００７９】
これにより、ＯＲ回路１３ａは、アドレス信号（ブロックアドレス）の入力に連動（同期）して入力されるバッドブロックフラグ信号ＳＦ２の論理と判定信号（第２の判定信号）ＳＦ１の論理との論理積を演算する。ここで、演算される論理に対応する通常ブロックのアドレスは、同じアドレスになる。
【００８０】
例えば、ＯＲ回路１３ａは、アドレス指定された通常ブロック１ｃがバッドブロック１ｂである場合、論理“１”を出力する。
【００８１】
一方、バッドブロックフラグ信号ＳＦ２の論理が“０”のとき、すなわち、電源投入時にアドレス指定された通常ブロック１ｃがバッドブロックと判定されていなければ、テストモード時にアドレス指定された通常ブロック１ｃがバッドブロック１ｂでない場合、ＯＲ回路１３ａは、論理“０”を出力する。しかし、バッドブロックフラグ信号ＳＦ２の論理が“１”、すなわち、すでにアドレス指定された通常ブロック１ｃがバッドブロックであると判定されていれば、ＯＲ回路１３ａは、論理“１”を出力する。
【００８２】
したがって、シフトレジスタ１３ｃは、アドレス信号（ブロックアドレス）の入力に連動（同期）して、判定信号（第２の判定信号）ＳＦ１の論理とバッドブロックフラグ信号ＳＦ２の論理とを演算した論理を順次シフトさせながら記憶する。通常ブロックの数（ｎ個）のブロックアドレスの入力が完了すると、ｎ個分の通常ブロックの状態の記憶が完了することになる。
【００８３】
これにより、最終段のＤ−フリップフロップ１３ｃ−ｎには、最初にアドレス指定された通常ブロックの状態に対応した論理が記憶され、１段目のＤ−フリップフロップ１３ｃ−１には、最後にアドレス指定された通常ブロックの状態に対応した論理が記憶されることになる。
【００８４】
このように、テストモード時において、シフトレジスタ回路１３は、判定信号（第２の判定信号）ＳＦ１が入力され、この第２の判定信号の論理とバッドブロックフラグ信号ＳＦ２の論理とを演算した論理をシフトさせながら記憶する。
【００８５】
これにより、テストモードにおける信頼性試験により判定された通常ブロックの状態がシフトレジスタ回路１３に上書きされた状態になる。
【００８６】
また、シフトレジスタ回路１３は、アドレス指定に連動（同期）して、記憶している論理が割り当てられたバッドブロックフラグ信号ＳＦ２を順次出力する。
【００８７】
また、制御回路７は、電源投入時またはテストモード時において、テストモード信号ＳＴＭとクロック信号ＣＬＫとを制御することにより、シフトレジスタ回路１３を制御してバッドブロックフラグ信号ＳＦ２を出力させて、そのときのバッドブロックの情報を取得する。
【００８８】
このように、本実施例のテストモードは、信頼性試験で使用される。このため、ブロックアドレスは先頭から順番にアクセスしていくことを前提としている。先頭のブロックから順に信頼性試験を実行し、試験対象のブロックのアドレスの入力に同期して（試験対象のブロックのアドレスのインクリメントに同期して）、シフトレジスタを１つずつシフトする。ステータスリードによって書き込みまたは消去結果を読み出した際、不良が検出された時には、そのブロックはバッドブロックとして、先頭のレジスタを反転させバッドブロック情報とする。この動作を最後のブロックまで繰り返すと、シフトレジスタは一巡し、バッドブロック情報がそのブロックの位置にセットされる。
【００８９】
また、基本的に、長期のデータ保持は必要ない場合は、バッドブロック情報のデータは１セットのみでよい。この場合、例えば、５１２バイトで４０９６ブロックの全てを記憶することができる。
【００９０】
特に、信頼性試験中に、電源を切らなければ、アドレスはシフトレジスタ回路１３のみに保持されていればよい。したがって、ＲＯＭフューズブロックに書き込まれているバッドブロック情報は変更する必要はない。
【００９１】
また、バッドブロックの記憶にはＲＯＭフューズブロックを使用するが、従来と比較してＲＯＭフューズブロックのビット数を増やす必要はない。
【００９２】
以上のように、本実施例に係るＮＡＮＤ型フラッシュメモリによれば、ＲＯＭフューズブロックの領域の増加を抑制しつつ、試験中に新たに発生したバッドブロックの情報をより多く記憶することができる。
【符号の説明】
【００９３】
１  メモリセルアレイ
２  ビット線制御回路
３  カラムデコーダ
４  データ入出力バッファ
５  データ入出力端子
６  ロウデコーダ
７  制御回路
８  制御信号入力端子
９  ソース線制御回路
１０  ウェル制御回路
１１  アドレスレジスタ
１２  判定回路
１３  シフトレジスタ回路
１００  半導体記憶装置
【図１】
2012155788.tif 000003
【図２】
2012155788.tif 000004
【図３】
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【図４】
2012155788.tif 000006