(57)【要約】【課題】  部品数を低減できるパワー半導体モジュールを提供する。【解決手段】  上側セラミック配線基板3と下側セラミック配線基板2との間にロアIGBTチップ4およびアッパIGBTチップ5を配置したパワー半導体モジュール1において、ロアIGBTチップ4およびアッパIGBTチップ5と外部とを電気的に接続するPリード端子10、Nリード端子11およびOUTリード端子12を、上側セラミック配線基板3と下側セラミック配線基板2との間に介装した。【選択図】  図１
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【特許請求の範囲】
【請求項１】
上側絶縁基板と下側絶縁基板との間にパワー半導体デバイスを配置したパワー半導体モジュールにおいて、
前記パワー半導体デバイスと外部とを電気的に接続する外部接続端子を、前記上側絶縁基板と前記下側絶縁基板との間に介装したことを特徴とするパワー半導体モジュール。
【請求項２】
請求項１に記載のパワー半導体モジュールにおいて、
前記上側絶縁基板および前記下側絶縁基板の金属パターンにおける前記外部接続端子との接合部分の一方を、周囲の部分から絶縁したことを特徴とするパワー半導体モジュール。
【請求項３】
請求項１に記載のパワー半導体モジュールにおいて、
前記パワー半導体デバイスと前記金属パターンとを用いてインバータ回路の上下アーム直列回路を形成し、
前記外部接続端子を前記上下アーム直列回路の交流出力部としたことを特徴とするパワー半導体モジュール。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、パワー半導体モジュールに関する。
【背景技術】
【０００２】
従来のパワー半導体モジュールは、デバイスの上下を低熱膨張のセラミック配線基板で挟み、デバイスの各チップの周囲に上下セラミック配線基板間の隙間を埋める絶縁性の無機部材を配置している。この記載に関係する技術の一例は、特許文献１に開示されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開2007-311441号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、上記従来技術にあっては、複数の無機部材を別途設ける必要があるため、部品数の増加を招くという問題があった。
本発明の目的は、部品数を低減できるパワー半導体モジュールを提供することにある。
【課題を解決するための手段】
【０００５】
上記目的を達成するため、本発明では、パワー半導体デバイスと外部とを電気的に接続する外部接続端子を、上側絶縁基板と下側絶縁基板との間に介装した。
【発明の効果】
【０００６】
よって、本発明にあっては、導通のために必要な外部接続端子に上側絶縁基板と下側絶縁基板との間の距離を保持して耐応力性能を確保する機能を付与したため、部品数を低減できる。
【図面の簡単な説明】
【０００７】
【図１】実施例１のパワー半導体モジュール1の平面図である。
【図２】図１のS2-S2矢視図である。
【図３】図１のS3-S3矢視図である。
【図４】図２の要部拡大図である。
【図５】図３の要部拡大図である。
【図６】樹脂封止前の(a)パワー半導体モジュール1の分解斜視図、(b)下側セラミック配線基板の斜視図である。
【図７】パワー半導体モジュール1の回路構成図である。
【発明を実施するための形態】
【０００８】
以下、本発明のパワー半導体モジュールを実施するための形態を、図面に示す実施例に基づいて説明する。
〔実施例１〕
まず、構成を説明する。
図１は実施例１のパワー半導体モジュール1の平面図、図２は図１のS2-S2矢視図、図３は図１のS3-S3矢視図、図４は図２の要部拡大図、図５は図３の要部拡大図、図６は樹脂封止前の(a)パワー半導体モジュール1の分解斜視図、(b)下側セラミック配線基板の斜視図である。
実施例１のパワー半導体モジュール1は、車両走行用の三相交流モータをPWM駆動制御するインバータの各相（U相、V相およびW相）に対応する上アームおよび下アームを同一モジュールとして内蔵したものである。つまり、パワー半導体モジュール1はインバータ回路の上下アーム直列回路を形成しており、３つのパワー半導体モジュール1を組み合わせることで三相インバータ回路が形成される。
以下の説明では、下アーム側の部材の名称に「ロア」を付し、上アーム側の部材の名称に「アッパ」を付す。
【０００９】
実施例１のパワー半導体モジュール1は、下側セラミック配線基板（下側絶縁基板）2と、上側セラミック配線基板（上側絶縁基板）3と、ロアIGBT（Insulated Gate Bipolar Transistor：絶縁ゲートバイポーラトランジスタ）チップ（パワー半導体デバイス）4と、アッパIGBTチップ（パワー半導体デバイス）5と、ロアダイオードチップ（パワー半導体デバイス）6と、アッパダイオードチップ（パワー半導体デバイス）7と、ロアゲート端子8と、アッパゲート端子9と、Pリード端子（外部接続端子）10と、Nリード端子（外部接続端子）11と、OUTリード端子（外部接続端子）12と、を主要な構成とする。
【００１０】
下側セラミック配線基板2は、低熱膨張セラミック基板13と、低熱膨張セラミック基板13の上面13aに設けられ、Alからなる金属パターン14と、低熱膨張セラミック基板13の下面13bに設けられ、Alからなる金属パターン15と、を有する。金属パターン14は、絶縁溝14cによってロアパターン14aとアッパパターン14bとに分離されている。
上側セラミック配線基板3は、低熱膨張セラミック基板16と、低熱膨張セラミック基板16の上面16aに設けられ、Alからなる金属パターン17と、低熱膨張セラミック基板16の下面16bに設けられ、Alからなる金属パターン18と、を有する。金属パターン18は、絶縁溝18cによってロアパターン18aとアッパパターン18bとに分離されている。
【００１１】
ロアIGBTチップ4は、下側セラミック配線基板2のロアパターン14aに対し、SnSbAgCuからなる高温はんだ19で接合されている。ロアIGBTチップ4と上側セラミック配線基板3のロアパターン18aとの間には、スペーサ20が介装されている。スペーサ20とロアIGBTチップ4、およびスペーサ20とロアパターン18aとは、SnSbAgCuからなる高温はんだ21,22で接合されている。
アッパIGBTチップ5は、下側セラミック配線基板2のアッパパターン14bに対し、SnSbAgCuからなる高温はんだ（不図示）で接合されている。アッパIGBTチップ5と上側セラミック配線基板3のアッパパターン18bとの間には、スペーサ27が介装されている。スペーサ27とアッパIGBTチップ、およびスペーサ27とアッパパターン18bとは、SnSbAgCuからなる高温はんだ（不図示）で接合されている。
【００１２】
ロアダイオードチップ6は、下側セラミック配線基板2のロアパターン14aに対し、SnSbAgCuからなる高温はんだ23で接合されている。ロアダイオードチップ6と上側セラミック配線基板3のロアパターン18aとの間には、スペーサ24が介装されている。スペーサ24とロアダイオードチップ6、およびスペーサ24とロアパターン18aとは、SnSbAgCuからなる高温はんだ25,26で接合されている。
アッパダイオードチップ7は、下側セラミック配線基板2のアッパパターン14bに対し、SnSbAgCuからなる高温はんだ（不図示）で接合されている。アッパダイオードチップ7と上側セラミック配線基板3のアッパパターン18bとの間には、スペーサ28が介装されている。スペーサ28とアッパダイオードチップ7、およびスペーサ28とアッパパターン18bとは、SnSbAgCuからなる高温はんだ（不図示）で接合されている。
【００１３】
ロアゲート端子8は、ロアIGBTチップ5のゲートにゲート電圧を供給する端子である。ロアゲート端子8は、下側セラミック配線基板2のロアパターン14a側であって、ロアパターン14aと絶縁溝14dによって分離された複数のパターン14eに対し、SnSbAgCuからなる高温はんだ31で接合されている。ロアゲート端子8とロアIGBTチップ5は、ボンディングワイヤ29により接合されている。
アッパゲート端子9は、アッパIGBTチップ5のゲートにゲート電圧を供給する端子である。アッパゲート端子9は、下側セラミック配線基板2のアッパパターン14b側であって、アッパパターン14bと絶縁溝14fによって分離された複数のパターン14gに対し、SnSbAgCuからなる高温はんだ(不図示)で接合されている。アッパゲート端子9とアッパIGBTチップ5は、ボンディングワイヤ30により接合されている。
【００１４】
Pリード端子10は、直流中間回路の正端子に接続される端子であり、下側セラミック配線基板2と上側セラミック配線基板3との間に介装されている。Pリード端子10の先端は、垂直延在部10aと水平延在部10bとからクランク状に形成されている。垂直延在部10aは、基部10cの先端から直角に折れ曲がり、下側セラミック配線基板2の方向に延びている。水平延在部10bは、垂直延在部10aの先端から直角に折れ曲がり、図１〜図５の左方に延びている。水平延在部10bは、下側セラミック配線基板2のアッパパターン14bに対し、SnSbAgCuからなる高温はんだ32で接合されている。基部10cは、上側セラミック配線基板3のパターン18dに対し、SnSbAgCuからなる高温はんだ33で接合されている。パターン18dは、絶縁溝18eによってアッパパターン18bと分離されている。
【００１５】
Nリード端子11は、直流中間回路の負端子に接続される端子であり、下側セラミック配線基板2と上側セラミック配線基板3との間に介装されている。Nリード端子11の先端は、垂直延在部11aと水平延在部11bとからクランク状に形成されている。垂直延在部11aは、基部11cの先端から直角に折れ曲がり、下側セラミック配線基板2の方向に延びている。水平延在部11bは、垂直延在部11aの先端から直角に折れ曲がり、図１〜図５の左方に延びている。基部11cは、上側セラミック配線基板3のロアパターン18aに対し、SnSbAgCuからなる高温はんだ（不図示）で接合されている。水平延在部11bは、下側セラミック配線基板2のパターン14hに対し、SnSbAgCuからなる高温はんだ（不図示）で接合されている。パターン14hは、絶縁溝14iによってロアパターン14aと分離されている。
【００１６】
OUTリード端子12は、上下アーム直列回路の交流出力部であり、下側セラミック配線基板2と上側セラミック配線基板3との間に介装されている。OUTリード端子12の先端は、垂直延在部12aと水平延在部12bとからクランク状に形成されている。垂直延在部12aは、基部12cの先端から直角に折れ曲がり、下側セラミック配線基板2の方向に延びている。水平延在部12bは、垂直延在部12aの先端から直角に折れ曲がり、図１〜図５の右方に延びている。基部12cは、上側セラミック配線基板3のアッパパターン18bに対し、SnSbAgCuからなる高温はんだ34で接合されている。水平延在部12bは、下側セラミック配線基板2のロアパターン14aに対し、SnSbAgCuからなる高温はんだ35で接合されている。
【００１７】
下側セラミック配線基板2と上側セラミック配線基板3は、エポキシ樹脂にシリカの充填剤を充填したモールド樹脂でトランスファーモールド法により樹脂封止されている。下側セラミック配線基板2の金属パターン15、上側セラミック配線基板3の金属パターン17は樹脂封止により形成された封止樹脂36から露出している。また、ロアゲート端子8、アッパゲート端子9、Pリード端子10の基部10c、Nリード端子11の基部11cおよびOUTリード端子12の基部12cは、封止樹脂36から露出している。
金属パターン15および金属パターン17は、パワー半導体モジュール1の上下に配置される図外の冷却器と熱伝導性グリスを用いて密着している。
【００１８】
図７は、パワー半導体モジュール1の回路構成図である。
ロアゲート端子8は、ロアIGBTチップ4のゲートと接続されている。Nリード端子11は、ロアパターン18aとスペーサ20とを介してロアIGBTチップ4のエミッタと接続され、ロアパターン18aとスペーサ24とを介してロアダイオードチップ6と接続されている。OUTリード端子12は、ロアパターン14aを介してロアIGBTチップ4のコレクタおよびロアダイオードチップ6と接続されている。
アッパゲート端子9は、アッパIGBTチップ5のゲートと接続されている。Pリード端子10は、アッパパターン14bを介してアッパIGBTチップ5のコレクタおよびアッパダイオードチップ7と接続されている。OUTリード端子12は、ロアパターン18aとスペーサ27とを介してアッパIGBTチップ5のエミッタと接続され、ロアパターン18aとスペーサ28とを介してアッパダイオードチップ7と接続されている。
【００１９】
次に、作用を説明する。
［リード端子による耐応力性能の確保］
実施例１では、Pリード端子10、Nリード端子11およびOUTリード端子12の先端をクランク状に形成して下側セラミック配線基板2と上側セラミック配線基板3との間に介装したため、各リード端子10,11,12により下側セラミック配線基板2と上側セラミック配線基板3との間の距離が保持され、耐応力性能を確保できる。つまり、各リード端子10,11,12によって下側セラミック配線基板2と上側セラミック配線基板3との間に作用する圧縮や引張の力をデバイス（ロアIGBTチップ4、アッパIGBTチップ5、ロアダイオードチップ6、アッパダイオードチップ7）やその接合部以外に分散させることができる。この結果、トランスファーモールド時や使用時にモジュールが低温から高温に変動したときのデバイスの接合部に発生する熱歪を低減でき、熱疲労寿命および耐熱性の向上を図ることができる。また、冷却器を固定する際に作用する圧縮応力を分散させることができ、変形や破損を抑制できる。
【００２０】
［低コスト化および小型化］
従来のパワー半導体モジュールでは、熱膨張、収縮時においてデバイスの接合部に発生する熱応力の低減および分散、冷却器からの押圧力に耐えうる剛性の確保等を目的とし、デバイスの各チップの周囲に下側セラミック配線基板と上側セラミック配線基板との間の距離を規定する複数の無機部材を別途設けている。このため、部品数が増加するという問題があった。また、無機部材は上側および下側セラミック配線基板とそれぞれ接合する必要があるため、接合箇所の増加に伴う工数増や接合面積の確保に伴うモジュールの大型化を招くという問題があった。
これに対し、実施例１のパワー半導体モジュール1では、導通のために必要な各リード端子10,11,12に耐応力性能を確保する機能を付与したため、耐応力性能を確保するために新たな部品を設ける必要がなく、部品数を低減できる。また、接合面積も増加しないため、モジュールの大型化を抑制できる。なお、各リード端子10,11,12は、本来から少なくとも一方のセラミック配線基板に接合されるものであるため、無機部材を上側および下側セラミック配線基板とそれぞれ接合する従来技術と比較して、接合箇所を減らすことができ、工数増を抑制できる。
【００２１】
［リード端子の絶縁確保］
実施例１では、各リード端子10,11,12により下側セラミック配線基板2と上側セラミック配線基板3との距離を確保するために、各リード端子10,11,12を下側セラミック配線基板2および上側セラミック配線基板3の金属パターン14,18と接合している。このうち、Pリード端子10については、金属パターン14とは電気的に接続する必要があるが、金属パターン18とは電気的に接続する必要がない。また、Nリード端子11については、金属パターン18とは電気的に接続する必要があるが、金属パターン14とは電気的に接続する必要がない。
そこで、実施例１では、金属パターン18におけるPリード端子10との接合部分であるパターン18dをアッパパターン18bから絶縁し、金属パターン14におけるNリード端子11との接合部分であるパターン14hをロアパターン14aから絶縁した。つまり、P,Nリード端子10,11を接合する専用のパターン18d,14hを設けたため、P,Nリード端子10,11と金属パターン18,14との不要な電気的接続を回避しつつ、耐応力性能を確保できる。
【００２２】
［インバータのコンパクト化］
実施例１のパワー半導体モジュール1は、インバータ回路の上下アーム直列回路を構成しているため、３つのパワー半導体モジュール1を組み合わせ、各Pリード端子10をバッテリの正端子と接続し、各Nリード端子11をバッテリの負端子と接続し、各OUTリード端子12を電動モータの各相（U相、V相、W相）と接続することで、三相インバータ回路を構成できる。このとき、配線のほとんどは各パワー半導体モジュール1内部の金属パターンで代用できるため、外部配線を簡略化でき、インバータ回路をコンパクトに形成できる。
【００２３】
次に、効果を説明する。
実施例１のパワー半導体モジュール1にあっては、以下に列挙する効果を奏する。
(1) ロアIGBTチップ4およびアッパIGBTチップ5と外部とを電気的に接続するPリード端子10、Nリード端子11およびOUTリード端子12を、上側セラミック配線基板3と下側セラミック配線基板2との間に介装した。
導通のために必要な各リード端子10,11,12に上側セラミック配線基板3と下側セラミック配線基板2との間の距離を保持する機能を付与したため、新たな部品を追加することなく耐応力性能を確保でき、部品数を低減できる。また、接合面積の増加が抑えられるため、モジュールの大型化を抑制できる。さらに、接合箇所を少なくできるため、工数増を抑制できる。
【００２４】
(2) 上側セラミック配線基板3の金属パターン18におけるPリード端子10との接合部分であるパターン18dをアッパパターン18bから絶縁し、下側セラミック配線基板2の金属パターン14におけるNリード端子11との接合部分であるパターン14hをロアパターン14aから絶縁した。
これにより、P,Nリード端子10,11と金属パターン18,14との不要な電気的接続を回避しつつ、耐応力性能を確保できる。
(3) OUTリード端子12をインバータ回路の上下アーム直列回路の交流出力部としたため、外部配線を簡略化でき、三相交流インバータ回路をコンパクトに形成できる。
【００２５】
（他の実施例）
以上、本発明のパワー半導体モジュールを実施例に基づいて説明したが、具体的な構成については、実施例に限られるものではなく、特許請求の範囲に記載の各請求項に係る発明の要旨を逸脱しない限り、設計の変更や追加は許容される。
例えば、実施例１では、各リード端子10,11,12をクランク状に形成した例を示したが、下側セラミック配線基板2と上側セラミック配線基板3との間の距離を確保でき、必要最小限の剛性が確保できれば、各リード端子の形状は任意に設定できる。
実施例１では、全てのリード端子10,11,12を下側セラミック配線基板2と上側セラミック配線基板3との間に介装した例を示したが、少なくとも１つのリード端子を下側セラミック配線基板2と上側セラミック配線基板3との間に介装した構成であれば、実施例１で述べたリード端子による耐応力性能の確保、低コスト化および小型化の効果を得ることができる。
【符号の説明】
【００２６】
1  パワー半導体モジュール
2  下側セラミック配線基板（下側絶縁基板）
3  上側セラミック配線基板（上側絶縁基板）
4  ロアIGBTチップ（パワー半導体デバイス）
5  アッパIGBTチップ（パワー半導体デバイス）
6  ロアダイオードチップ（パワー半導体デバイス）
7  アッパダイオードチップ（パワー半導体デバイス）
10  Pリード端子（外部接続端子）
11  Nリード端子（外部接続端子）
12  OUTリード端子（外部接続端子、交流出力部）
14  金属パターン
14a  ロアパターン
14h  パターン
18  金属パターン
18b  アッパパターン
18d  パターン
【図１】
2012146760.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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