(57)【要約】【課題】  電力利用効率を向上可能なＳＡＴＡインターフェイス及びその電力管理方法を提供する。【解決手段】  ＳＡＴＡインターフェイスは、節電モードとしてパーシャル状態及びスランバー状態に加えて、深化節電モードとしてのディープスランバー状態を有する。ＳＡＴＡインターフェイスでは、節電を実行するとき、ＳＡＴＡプロトコル上に定義されたパーシャル状態及びスランバー状態のいずれか１つに移行したのち、ディープスランバー状態に移行する。ＳＡＴＡインターフェイスがディープスランバー状態に移行すると、起動信号を感知するための回路以外の全て物理ブロックへの電力供給が中断される。これにより、ＳＡＴＡインターフェイスは、ディープスランバー状態で作動するときの電力消費量を減らすことができる。【選択図】  図２
2012155711.tif 000002
【特許請求の範囲】
【請求項１】
ホスト側ＳＡＴＡインターフェイスと装置側ＳＡＴＡインターフェイスとの間の電力管理方法であって、
前記ホスト側ＳＡＴＡインターフェイスおよび前記装置側ＳＡＴＡインターフェイスのいずれか１つがＳＡＴＡプロトコルの上に定義された節電状態のいずれか１つへの移行を要請する段階と、
前記ホスト側ＳＡＴＡインターフェイスおよび前記装置側ＳＡＴＡインターフェイスのいずれか１つが要請された前記節電状態で作動するとき、ＳＡＴＡプロトコルの上に定義された深化節電状態への移行を要請する段階と、
を含む電力管理方法。
【請求項２】
前記節電状態のいずれか１つへの移行を要請する段階は、第１節電状態及び第２節電状態のいずれか１つへの移行を要請する段階を含むことを特徴とする請求項１に記載の電力管理方法。
【請求項３】
前記第１節電状態は、前記第２節電状態より短い起動時間を有することを特徴とする請求項２に記載の電力管理方法。
【請求項４】
前記第１節電状態は、パーシャル状態であることを特徴とする請求項３に記載の電力管理方法。
【請求項５】
前記第２節電状態は、スランバー状態であることを特徴とする請求項３に記載の電力管理方法。
【請求項６】
前記第２節電状態は、前記深化節電状態より短い起動時間を有することを特徴とする請求項３に記載の電力管理方法。
【請求項７】
前記深化節電状態で消耗される電力は、前記節電状態の各々で消耗される電力より小さいことを特徴とする請求項１に記載の電力管理方法。
【請求項８】
前記深化節電状態への移行の要請は、前記節電状態の中でいずれか１つへの移行を要請したＳＡＴＡインターフェイスによって遂行されることを特徴とする請求項１に記載の電力管理方法。
【請求項９】
要請された前記節電状態又は要請された前記深化節電状態で作動するとき、準備状態への移行を要請する段階をさらに含むことを特徴とする請求項８に記載の電力管理方法。
【請求項１０】
前記準備状態への移行の要請は、前記ホスト側ＳＡＴＡインターフェイスおよび前記装置側ＳＡＴＡインターフェイスのいずれか１つによって実行されることを特徴とする請求項９に記載の電力管理方法。
【請求項１１】
ＯＯＢ信号の種類を判別するように構成されたＯＯＢ信号感知器と、
起動信号を感知するように構成された第１回路ブロックと、受信された複数の信号との間の差動電圧に基づいて前記ＯＯＢ信号であるか否かを感知するように構成された第２回路ブロックと、を備えるスケルチ回路と、
を備え、
ディープスランバー信号に基づいて節電状態の１つであるスランバー状態より小さい電力を消耗するディープスランバー状態に移行するとき、前記第１回路ブロックのみに電力が供給されることを特徴とするＳＡＴＡインターフェイス。
【請求項１２】
送信機、受信機、位相固定ループ回路、及び電圧調整器をさらに備え、
前記ディープスランバー状態に移行するとき、前記送信機、前記受信機、前記位相固定ループ回路、及び前記電圧調整器に電力が供給されないことを特徴とする請求項１１に記載のＳＡＴＡインターフェイス。
【請求項１３】
前記ディープスランバー信号は、電源ケーブルに含まれた制御信号ラインを通じて受信されることを特徴とする請求項１１に記載のＳＡＴＡインターフェイス。
【請求項１４】
前記ディープスランバー信号は、ＳＡＴＡケーブル及び電源ケーブルと物理的に分離されたディープスランバー信号ラインを通じて受信されることを特徴とする請求項１１に記載のＳＡＴＡインターフェイス。
【請求項１５】
前記ディープスランバー信号は、ＳＡＴＡケーブルのデータラインを通じて受信され、
前記データラインを通じて受信される前記ディープスランバー信号を感知するように構成されたディープスランバー信号感知器をさらに備え、
前記ディープスランバー信号感知器は、前記データラインを通じて受信される２つの入力信号の電圧レベルが同一であり、前記２つの入力信号の電圧レベルがコモンモード信号の電圧レベルと異なる場合、前記データラインを通じて受信される前記２つの入力信号を前記ディープスランバー信号として感知することを特徴とする請求項１１に記載のＳＡＴＡインターフェイス。
【請求項１６】
ＳＡＴＡインターフェイスのシングル回路が電力を受信するモードである第１電源モードで作動するために構成されたＳＡＴＡインターフェイスであって、
前記第１電源モードで電力を受信するために構成されたスケルチ回路を備えることを特徴とすることを特徴とするＳＡＴＡインターフェイス。
【請求項１７】
第１電圧および第２電圧を受信するために構成された受信機と、
前記第１電圧および前記第２電圧に基づいて前記ＳＡＴＡインターフェイスの電源モードを決定するために構成され、前記第１電圧および前記第２電圧が同一であるとき、第１電源モードを決定するスランバー検出器と、
をさらに備えることを特徴とする請求項１６に記載のＳＡＴＡインターフェイス。
【請求項１８】
前記第１電圧および前記第２電圧は、コモンモード電圧より高いことを特徴とする請求項１７に記載のＳＡＴＡインターフェイス。
【請求項１９】
前記第１電圧および前記第２電圧は、コモンモード電圧より低いことを特徴とする請求項１７に記載のＳＡＴＡインターフェイス。
【請求項２０】
送信機、受信機、位相固定ループ回路、及び電圧レギュレータをさらに備え、
前記送信機、前記受信機、前記位相固定ループ回路、及び前記電圧レギュレータは、前記第１電源モードで電力を受信しないことを特徴とする請求項１６に記載のＳＡＴＡインターフェイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はＳＡＴＡインターフェイスに関し、より詳細にはＳＡＴＡインターフェイスの電力消耗を減らすための電力管理方法に関する。
【背景技術】
【０００２】
コンピューターシステムにおいて、ホストと周辺装置（例えば、データ格納装置、プリンター、スキャナー等）とは標準インターフェイスを通じて連結される。標準インターフェイスはホストと周辺装置とを連結するのに必要である装置又は機械、電気的な要求事項と命令語集合（ｃｏｍｍａｎｄ  ｓｅｔ）とに対するプロトコル（ｐｒｏｔｏｃｏｌ）を言う。
【０００３】
コンピューターシステムにおいて、ホストと周辺装置とを連結するための標準インターフェイスは多様なインターフェイスを含む。例えば、ホストと周辺装置とは、ＡＴＡ（ａｄｖａｎｃｅｄ  ｔｅｃｈｎｏｌｏｇｙ  ａｔｔａｃｈｍｅｎｔ）、ＳＡＴＡ（ｓｅｒｉａｌ  ＡＴＡ）、ｅ−ＳＡＴＡ（ｅｘｔｅｒｎａｌ  ＳＡＴＡ）、ＳＣＳＩ（ｓｍａｌｌ  ｃｏｍｐｕｔｅｒ  ｓｍａｌｌ  ｉｎｔｅｒｆａｃｅ）、ＳＡＳ（ｓｅｒｉａｌ  ａｔｔａｃｈｅｄ  ＳＣＳＩ）、ＰＣＩ（ｐｅｒｉｐｈｅｒａｌ  ｃｏｍｐｏｎｅｎｔ  ｉｎｔｅｒｃｏｎｎｅｃｔｉｏｎ）、ＰＣＩ−Ｅ（ＰＣＩ  ｅｘｐｒｅｓｓ）、ＩＥＥＥ  １３９４、ＵＳＢ（ｕｎｉｖｅｒｓａｌ  ｓｅｒｉａｌ  ｂｕｓ）、ＳＤ（ｓｅｃｕｒｅ  ｄｉｇｉｔａｌ）カード、ＭＭＣ（ｍｕｌｔｉ  ｍｅｄｉａ  ｃａｒｄ（登録商標））、ｅＭＭＣ（ｅｍｂｅｄｄｅｄ  ｍｕｌｔｉ  ｍｅｄｉａ  ｃａｒｄ）、ＣＦ（ｃｏｍｐａｃｔ  ｆｌａｓｈ）カードインターフェイス等のような多様な標準インターフェイスを通じて連結される。
【０００４】
このような多様な標準インターフェイスの中でＡＴＡインターフェイスとＳＡＴＡインターフェイスとは個人用コンピューター又は携帯用電子装置等で広く使用される。ＡＴＡインターフェイスはＡＴＡ命令語集合（ＡＴＡ  ｃｏｍｍａｎｄ  ｓｅｔ）を通じてホストと周辺装置とを連結する。また、ＡＴＡインターフェイスは複数の信号線を利用する並列伝送方式を使用する。ＳＡＴＡインターフェイスが使用する並列伝送方式は高速伝送のためにクロック周波数を高くすれば、複数の信号線による問題が発生できる。例えば、送信側で複数の信号線を通じて同時に伝送したデータが分散されて受信側に到着するスキュー（ｓｋｅｗ）、又は複数の信号線を通じて伝送される信号の間の相互誘導によって干渉が生じるクロストーク（ｃｒｏｓｓｔａｌｋ）等の問題が発生され得る。
【０００５】
ＳＡＴＡインターフェイスはＡＴＡインターフェイスを改良したことであって、並列伝送方式で発生される問題点を解決するために直列伝送方式を使用する。したがって、ＳＡＴＡインターフェイスはＡＴＡ命令語集合を通じてホストと周辺装置とを連結し、単一信号線を利用する直列伝送方式を使用する。ＳＡＴＡインターフェイスは高いクロック周波数を使用して高速伝送が可能する。
【０００６】
ＳＡＴＡインターフェイスは３つの電力供給状態を支援する。即ち、ＳＡＴＡインターフェイスはアクティブ（ａｃｔｉｖｅ）モードで作動できる準備状態（ＰＨＹＲＤＹ）を支援する。また、ＳＡＴＡインターフェイスは節電モードで作動できるパーシャル状態（Ｐａｒｔｉａｌ）とスランバー状態（Ｓｌｕｍｂｅｒ）とを支援する。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】米国特許登録第７３９３２４７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本発明の目的は、電力利用効率を向上可能なＳＡＴＡインターフェイス及びその電力管理方法を提供することにある。
【課題を解決するための手段】
【０００９】
本発明によると、ホスト側ＳＡＴＡインターフェイスと装置側ＳＡＴＡインターフェイスとの間の電力管理方法は、ホスト側ＳＡＴＡインターフェイスと装置側ＳＡＴＡインターフェイスとの中でいずれかの１つがＳＡＴＡプロトコルの上に定義された節電状態の中でいずれかの１つへの移行を要請する段階と、要請された節電状態で作動する間に、ＳＡＴＡプロトコルの上に定義された深化節電状態への移行を要請する段階と、を含む。
【００１０】
また、本発明によると、節電状態の中でいずれかの１つへの移行を要請する段階は第１節電状態及び第２節電状態のいずれかの１つへの移行を要請することを特徴とする。
【００１１】
また、本発明によると、第１節電状態は第２節電状態より短い起動時間を有する状態であることを特徴とする。
【００１２】
また、本発明によると、第１節電状態はパーシャル状態であることを特徴とする。
【００１３】
また、本発明によると、第２節電状態はスランバー状態であることを特徴とする。
【００１４】
また、本発明によると、第２節電状態は深化節電状態より短い起動時間を有する状態でないことを特徴とする。
【００１５】
また、本発明によると、深化節電状態で消耗される電力は節電状態の各々で消耗される電力より小さいことを特徴とする。
【００１６】
また、本発明によると、深化節電状態への移行要請は節電状態の中でいずれか１つへの移行を要請したＳＡＴＡインターフェイスによって遂行される。
【００１７】
また、本発明によると、要請された節電状態又は要請された深化節電状態で作動するとき、準備状態への移行を要請する段階をさらに含む。
【００１８】
また、本発明によると、準備状態への移行要請はホスト側のＳＡＴＡインターフェイス及び装置側のＳＡＴＡインターフェイスのいずれかの１つによって遂行される。
【００１９】
本発明によると、ＳＡＴＡインターフェイスは、ＯＯＢ信号の種類を判別するように構成されたＯＯＢ信号感知器と、起動信号を感知するように構成された第１回路ブロックと、受信された信号の間の差動電圧に基づいてＯＯＢ信号であるか否かを感知するように構成された第２回路ブロックとを含むスケルチ回路と、を備え、ディープスランバー信号に基づいて節電状態の中で１つであるスランバー状態より小さい電力を消耗するディープスランバー状態に移行するとき、第１回路ブロックのみに電力が供給される。
【００２０】
また、本発明によると、送信機、受信機、位相固定ループ回路、及び電圧調整器をさらに備え、ディープスランバー状態に移行するとき、送信機、受信機、位相固定ループ回路、及び電圧調整器に電力が供給されないことがあり得る。
【００２１】
また、本発明によると、ディープスランバー信号は電源ケーブルに含まれた制御信号ラインを通じて受信され得る。
【００２２】
また、本発明によると、ディープスランバー信号はＳＡＴＡケーブル及び電源ケーブルと物理的に分離されたディープスランバー信号ラインを通じて受信され得る。
【００２３】
また、本発明によると、ディープスランバー信号はＳＡＴＡケーブルのデータラインを通じて受信され、データラインを通じて受信されるディープスランバー信号を感知するように構成されたディープスランバー信号感知器をさらに備え、ディープスランバー信号感知器は、データラインを通じて受信される２つの入力信号の電圧レベルが同一であり、２つの入力信号の電圧レベルがコモンモード信号の電圧レベルと相異なる場合、データラインを通じて受信される２つの入力信号をディープスランバー信号として感知する。
【００２４】
本発明によると、ＳＡＴＡインターフェイスのシングル回路が電力を受信するモードである第１電源モードで作動するために構成されたＳＡＴＡインターフェイスは、第１電源モードで電力を受信するために構成されたスケルチ回路を具備する。
【００２５】
本発明によると、第１電圧及び第２電圧を受信するために構成された受信機と、第１電圧及び第２電圧によってＳＡＴＡインターフェイスの電力供給モードを決定するために構成され、第１電圧及び第２電圧が同一である時に第１電源モードを決定するスランバー検出器をさらに備える。
【００２６】
また、本発明によると、第１電圧及び第２電圧はコモンモード電圧より高いか、或いは低いことがあり得る。
【００２７】
また、本発明によると、送信機、受信機、位相固定ループ回路、及び電圧レギュレータをさらに備え、送信機、受信機、位相固定ループ回路、及び電圧レギュレータは第１電源モードで電力を受信しない。
【発明の効果】
【００２８】
本発明によると、ＳＡＴＡインターフェイスを含む電子装置の電力消耗を少なくすることができる。
【図面の簡単な説明】
【００２９】
【図１】図１はＳＡＴＡインターフェイスのアナログフロントエンド（ＡＦＥ）を概略的に示すブロック図である。
【図２】本発明の実施形態によるＳＡＴＡインターフェイスの電力供給状態を例示的に示す概念図である。
【図３】本発明の実施形態によるＳＡＴＡインターフェイスの電力管理方法を例示的に示す順序図である。
【図４】本発明の実施形態によるＳＡＴＡインターフェイスの電力管理方法において、節電モードからアクティブモードに転換される過程を例示的に示す順序図である。
【図５】図４のアクティブモードに転換されるために伝送されるＯＯＢ信号を説明するための図面である。
【図６】図５のバースト区間及びスケルチ区間の時間規格を示す表である。
【図７】ＳＡＴＡインターフェイスを含むホスト及び装置の連結関係を示す図面である。
【図８】本発明の第１実施形態によるＳＡＴＡインターフェイスの電源ケーブルの構成を示す表である。
【図９】本発明の第１実施形態によるディープスランバー信号を受信する方法を説明するための図面である。
【図１０】本発明の第２実施形態によるディープスランバー信号を送受信するための信号ラインを説明するための図面である。
【図１１】ＳＡＴＡインターフェイスの差動信号伝送方法を説明するための図面である。
【図１２】本発明の第３実施形態によるディープスランバー信号を送受信する方法を説明するための図面である。
【図１３】本発明の第３実施形態によるディープスランバー信号を受信する回路を例示的に示すブロック図である。
【図１４】本発明の実施形態によるＳＡＴＡインターフェイスを含む使用者装置を例示的に示すブロック図である。
【発明を実施するための形態】
【００３０】
本発明の長所及び特徴、及びそれを達成する方法は添付される図面と共に詳細に後述されている実施形態を通じて説明される。しかし、本発明はここで説明される実施形態に限定されなく他の形態に具体化できる。単なる、本実施形態は本発明が属する技術分野で通常の知識を有する者に本発明の技術的思想を容易に実施できるように詳細に説明するために提供されることである。
【００３１】
図面において、本発明の実施形態は図示された特定形態に制限されることではなく説明を明確するために誇張されたことである。本明細書で特定な用語が使用されたが。これは本発明を説明するための目的で使用されたことであり、意味限定や特許請求範囲に記載された本発明の権利範囲を制限するために使用されたことではない。
【００３２】
本明細書で「及び／又は」という表現は前後に羅列された構成要素の中で少なくとも１つを含む意味に使用される。また、「連結される／結合される」という表現は他の構成要素と直接的に連結されたか、或いは他の構成要素を通じて間接的に連結されることを含む意味に使用される。本明細書で単数形は文句で特別に言及しない限り複数形も含む。また、明細書で使用される「含む」又は「包含する」に言及された構成要素、段階、作動及び素子は１つ以上の他の構成要素、段階、作動、及び素子の存在又は追加を意味する。
【００３３】
以下、図面を参照して本発明の実施形態に対して詳細に説明する。
図１はＳＡＴＡインターフェイスのアナログフロントエンドＡＦＥを概略的に示すブロック図である。
【００３４】
ＳＡＴＡ（ｓｅｒｉａｌ  ａｄｖａｎｃｅｄ  ｔｅｃｈｎｏｌｏｇｙ  ａｔｔａｃｈｍｅｎｔ）インターフェイスは機能にしたがって物理レイヤー（ｐｈｙｓｉｃａｌ  ｌａｙｅｒ）、リンクレイヤー（ｌｉｎｋ  ｌａｙｅｒ）、及びトランスポートレイヤー（ｔｒａｎｓｐｏｒｔ  ｌａｙｅｒ）に大きく分けられる。
【００３５】
リンクレイヤー及びトランスポートレイヤーはデータを送信するための情報データをパケット化して物理レイヤーへ伝達する。また、リンクレイヤー及びトランスポートレイヤーは物理レイヤーから伝達された信号で情報データを取出して上位レイヤーであるアプリケーションレイヤー（ａｐｐｌｉｃａｔｉｏｎ  ｌａｙｅｒ）へ伝達する。物理レイヤーはリンクレイヤーから伝達されたパケットデータを電気的な信号に変換して高速に外部へ送信する。また、物理レイヤーは外部から受信された信号をリンクレイヤーへ伝達する。このような作動のために、物理レイヤーはアナログ回路で構成され、リンクレイヤー及びトランスポートレイヤーはデジタル回路で構成される。
【００３６】
ＳＡＴＡインターフェイスの物理レイヤー、即ち、アナログ回路はアナログフロントエンドＡＦＥ（ａｎａｌｏｇ  ｆｒｏｎｔ  ｅｎｄ）に区分され得る。ＳＡＴＡインターフェイスのアナログフロントエンドＡＦＥは、アナログ信号をデジタル信号に又はデジタル信号をアナログ信号に変換するための複数の物理ブロック（以下、「ＰＨＹブロック」と称する）で構成され得る。
【００３７】
図１を参照すれば、アナログフロントエンドＡＦＥは送信機１１０（ｔｒａｎｓｍｉｔｔｅｒ）、受信機１２０（ｒｅｃｅｉｖｅｒ）、スケルチ回路１３０（ｓｑｕｅｌｃｈ  ｃｉｒｃｕｉｔ）、及びＯＯＢ信号感知器１４０（ＯＯＢ  ｓｉｇｎａｌ  ｄｅｔｅｃｔｏｒ）を含む。アナログフロントエンドＡＦＥは位相固定ループ回路１５０（ｐｈａｓｅ  ｌｏｃｋｅｄ  ｌｏｏｐ  ｃｉｒｃｕｉｔ）及び電圧調整器１６０（ｖｏｌｔａｇｅ  ｒｅｇｕｌａｔｏｒ）等をさらに包含できる。送信機１１０、受信機１２０、位相固定ループ回路１５０、及び電圧調整器１６０は広く公知された回路であるので、詳細な説明は省略される。
【００３８】
スケルチ回路１３０はコモンモード信号（ｃｏｍｍｏｎ  ｍｏｄｅ  ｓｉｇｎａｌ）を感知する。また、スケルチ回路１３０は所定の閾値電圧に基づいて受信された信号の電圧レベルを感知する。例えば、スケルチ回路１３０は受信された信号の差動電圧（ｄｉｆｆｅｒｅｎｔｉａｌ  ｖｏｌｔａｇｅ）が５０ｍＶ以下である場合、コモンモード信号であると看做す。この場合、スケルチ回路１３０は受信された信号を中立状態（例えば、フローティング状態）信号であると看做す。また、スケルチ回路１３０は受信された信号の差動電圧が２００ｍＶ以上である場合、有効なＯＯＢ（ｏｕｔ  ｏｆ  ｂａｎｄ）信号であると看做す。
【００３９】
ＯＯＢ信号感知器１４０はスケルチ回路１３０の出力信号に応答してＯＯＢ信号の種類を判別する。
【００４０】
上述したように、物理レイヤーはアナログ回路で構成される。物理レイヤーは受信される信号を感知するために常に作動するアナログフロントエンドＡＦＥを包含するので、電力を多く消耗する。また、物理レイヤーは高速で作動するアナログ回路を含むので、電力を多く消耗する。したがって、ＳＡＴＡインターフェイスはＳＡＴＡインターフェイス自体の電力消耗を管理するために複数の電力供給状態を有する。
【００４１】
本発明の実施形態によるＳＡＴＡインターフェイスのプロトコル（ｐｒｏｔｏｃｏｌ）は節電モード（ｐｏｗｅｒ  ｓａｖｉｎｇ  ｍｏｄｅ）で作動するためのパーシャル状態（ｐａｒｔｉａｌ  ｓｔａｔｅ）及びスランバー状態（ｓｌｕｍｂｅｒ  ｓｔａｔｅ）を定義する。以外にも、本発明の実施形態によるＳＡＴＡインターフェイスのプロトコルは深化節電モード（ｄｅｅｐ  ｐｏｗｅｒ  ｓａｖｉｎｇ  ｍｏｄｅ）で作動するためのディープスランバー状態（ｄｅｅｐ  ｓｌｕｍｂｅｒ  ｓｔａｔｅ）を定義する。
【００４２】
本発明の実施形態によるＳＡＴＡインターフェイスは、ディープスランバー状態に移行すれば、スケルチ回路１３０を構成する回路ブロックの中で一部回路ブロック（例えば、起動信号を感知するための回路）のみに電力が供給される。したがって、ＳＡＴＡインターフェイスはディープスランバー状態で作動する時、消耗する電力がスランバー状態である時にスランバー電力より小さい。本発明の実施形態によるＳＡＴＡインターフェイスの電力供給状態は図２を参照して詳細に説明される。
【００４３】
図２は本発明の実施形態によるＳＡＴＡインターフェイスの電力状態を例示的に示す概念図である。
【００４４】
図２を参照すれば、本発明の実施形態によるＳＡＴＡインターフェイスのプロトコルは、アクティブモードで作動するためのＰＨＹＲＤＹ状態（ｐｈｙｓｉｃａｌ  ｌａｙｅｒ  ｒｅａｄｙ  ｓｔａｔｅ）を定義する。また、ＳＡＴＡインターフェイスのプロトコルは節電モードで作動するためのパーシャル状態及びスランバー状態を定義する。また、ＳＡＴＡインターフェイスのプロトコルは深化節電モードで作動するためのディープスランバー状態を定義する。
【００４５】
ＰＨＹＲＤＹ状態は物理レイヤーの全てのＰＨＹブロックが活性化された状態を意味する。パーシャル状態及びスランバー状態はＳＡＴＡインターフェイスが実質的に作動しない節電状態を意味する。即ち、パーシャル状態及びスランバー状態は物理レイヤーの一部ＰＨＹブロックに電力が供給されない状態を意味する。
【００４６】
パーシャル状態及びスランバー状態の差異は、該当モードからＰＨＹＲＤＹ状態に復帰する起動（ｗａｋｅ ｕｐ）時間にある。例えば、パーシャル状態からＰＨＹＲＤＹ状態に復帰する起動時間は１０ｍｓを超えないことと定義される。これと異なりに、スランバー状態からＰＨＹＲＤＹ状態に復帰する起動時間は１０ｍｓを超えないことと定義される。このような理由で、パーシャル状態ではデータ送受信に関連されたＰＨＹブロックに電力が供給されなくスランバー状態ではスケルチ回路（図１の１３０参照）を除外した全てのＰＨＹブロックに電力が供給されない。即ち、パーシャル状態はスランバー状態より起動時間が速くてスランバー状態はパーシャル状態より電力消耗が小さい。
【００４７】
本発明の実施形態によって新しく定義されたディープスランバー状態はスケルチ回路１３０の一部回路のみに電力が供給される状態を意味する。ここで、一部回路は起動信号を感知するための最小限の回路を意味する。したがって、ディープスランバー状態はスランバー状態より電力消耗が小さい。また、ディープスランバー状態はＰＨＹＲＤＹ状態に復帰する起動時間がスランバー状態より長い。
【００４８】
上述したＳＡＴＡインターフェイスの電力供給状態の中で、ＰＨＹＲＤＹ状態、パーシャル状態、及びスランバー状態は現在ＳＡＴＡ仕様書（ｓｐｅｃｉｆｉｃａｔｉｏｎ）に定義された電力供給状態である。本発明の実施形態によれば、ディープスランバー状態が新しく定義される。パーシャル状態とスランバー状態とはＰＨＹＲＤＹ状態で移行できる。反面、ディープスランバー状態はパーシャル状態とスランバー状態とで移行できる。即ち、ディープスランバー状態はＳＡＴＡインターフェイスが節電モードで作動する際に移行できる状態として節電モードで作動する時より多い電力を節約できる状態である。
【００４９】
図３は本発明の実施形態によるＳＡＴＡインターフェイスの電力管理方法を例示的に示す順序図である。図３において、任意の電力供給状態に移行することを要請するＳＡＴＡインターフェイスを送信ＳＡＴＡインターフェイスと定義し、要請されたＳＡＴＡインターフェイスを受信ＳＡＴＡインターフェイスと定義する。
【００５０】
受信ＳＡＴＡインターフェイスは送信ＳＡＴＡインターフェイスがパーシャル状態への移行を要請したか否かをチェックする（Ｓ１１０段階）。送信ＳＡＴＡインターフェイスからパーシャル状態への移行が要請されれば、受信ＳＡＴＡインターフェイスはパーシャル状態に移行が可能であるか否かを判断する（Ｓ１２０段階）。
【００５１】
パーシャル状態に移行が不可能である場合、受信ＳＡＴＡインターフェイスは送信ＳＡＴＡインターフェイスに移行不可信号を伝送する（Ｓ１３０段階）。反面、パーシャル状態に移行が可能である場合、受信ＳＡＴＡインターフェイスは送信ＳＡＴＡインターフェイスに移行信号を伝送する（Ｓ１４０段階）。送信ＳＡＴＡインターフェイスは移行信号が伝送されれば、パーシャル状態に移行し、受信ＳＡＴＡインターフェイスもやはりパーシャル状態に移行する（Ｓ１５０段階）。
【００５２】
パーシャル状態に移行した以後、受信ＳＡＴＡインターフェイスは送信ＳＡＴＡインターフェイスがディープスランバー状態への移行を要請したか否かをチェックする（Ｓ１６０段階）。ディープスランバー状態への移行が要請されない場合、受信ＳＡＴＡインターフェイスはパーシャル状態を維持し、送信ＳＡＴＡインターフェイスもやはりパーシャル状態を維持する（Ｓ１５０段階維持）。反面、ディープスランバー状態への移行が要請された場合、受信ＳＡＴＡインターフェイスはディープスランバー状態に移行し、送信ＳＡＴＡインターフェイスもやはりディープスランバー状態に移行する（Ｓ２７０段階）。
【００５３】
一方、送信ＳＡＴＡインターフェイスからパーシャル状態への移行が要請されなければ、受信ＳＡＴＡインターフェイスは送信ＳＡＴＡインターフェイスがスランバー状態への移行を要請したか否かをチェックする（Ｓ２１０段階）。送信ＳＡＴＡインターフェイスからスランバー状態への移行が要請されれば、受信ＳＡＴＡインターフェイスはスランバー状態に移行が可能であるか否かを判断する（Ｓ２２０段階）。
【００５４】
スランバー状態に移行が不可能である場合、受信ＳＡＴＡインターフェイスは送信ＳＡＴＡインターフェイスに移行不可信号を伝送する（Ｓ２３０段階）。反面、スランバー状態に移行が可能である場合、受信ＳＡＴＡインターフェイスは送信ＳＡＴＡインターフェイスに移行信号を伝送する（Ｓ２４０段階）。送信ＳＡＴＡインターフェイスは移行信号が伝送されれば、スランバー状態に移行し、受信ＳＡＴＡインターフェイスもやはりスランバー状態に移行する（Ｓ２５０段階）。
【００５５】
スランバー状態に移行した以後、受信ＳＡＴＡインターフェイスは送信ＳＡＴＡインターフェイスがディープスランバー状態への移行を要請したか否かをチェックする（Ｓ２６０段階）。ディープスランバー状態への移行が要請されない場合、受信ＳＡＴＡインターフェイスはスランバー状態を維持し、送信ＳＡＴＡインターフェイスもやはりスランバー状態を維持する（Ｓ２５０段階維持）。反面、ディープスランバー状態への移行が要請された場合、受信ＳＡＴＡインターフェイスはディープスランバー状態に移行し、送信ＳＡＴＡインターフェイスもやはりディープスランバー状態に移行する（Ｓ２７０段階）。
【００５６】
送信ＳＡＴＡインターフェイスからパーシャル状態及びスランバー状態への移行が要請されなければ、送信ＳＡＴＡインターフェイスと受信ＳＡＴＡインターフェイスとのすべてはＰＨＹＲＤＹ状態を維持する（Ｓ３１０段階）。
【００５７】
図４は本発明の実施形態によるＳＡＴＡインターフェイスの電力管理方法において、節電モードからアクティブモードに転換される過程を例示的に示す順序図である。ＳＡＴＡインターフェイスは電力を管理するための方法としてＩＰＭ（ｉｎｉｔｉａｔｅ  ｐｏｗｅｒ  ｍａｎａｇｅｍｅｎｔ）機能を支援する。ＩＰＭ機能はＨＩＰＭ（ｈｏｓｔ  ｉｎｉｔｉａｔｅ  ｐｏｗｅｒ  ｍａｎａｇｅｍｅｎｔ）とＤＩＰＭ（ｄｅｖｉｃｅ  ｉｎｉｔｉａｔｅ  ｐｏｗｅｒ  ｍａｎａｇｅｍｅｎｔ）に分けられる。ＨＩＰＭはホストに含まれたＳＡＴＡインターフェイスが要請してホスト側ＳＡＴＡインターフェイスと装置側ＳＡＴＡインターフェイスとの電力供給状態が変更される場合を言う。ＤＩＰＭは装置に含まれたＳＡＴＡインターフェイスが要請してホスト側ＳＡＴＡインターフェイスと装置側ＳＡＴＡインターフェイスとの電力供給状態が変更される場合を言う。例示的に、図４はＨＩＰＭを利用してＳＡＴＡインターフェイスの電力供給状態が変更される場合を示す。
【００５８】
節電モードで作動することを望むホスト側ＳＡＴＡインターフェイスは、節電モード要請信号（ＳＡＴＡ仕様書では、パーシャル状態を意味する「ＰＭＲＥＱ＿Ｐ」と、スランバー状態を意味する「ＰＭＲＥＱ＿Ｓ」との２種類の節電モード要請信号が定義されており、図４では「ＰＭＲＥＱ」と示す）を装置側ＳＡＴＡインターフェイスに伝送する。ＰＭＲＥＱ信号を受信した装置側ＳＡＴＡインターフェイスは応答信号（ＳＡＴＡ仕様書では、節電モードへの移行が可能である状態を意味する「ＰＭＡＣＫ」信号が定義されている）をホスト側ＳＡＴＡインターフェイスに伝送する。
【００５９】
このような過程を通じて、ホスト側ＳＡＴＡインターフェイスと装置側ＳＡＴＡインターフェイスとは節電モードで作動する。即ち、ホスト側ＳＡＴＡインターフェイスと装置側ＳＡＴＡインターフェイスとはパーシャル状態又はスランバー状態の中でいずれかの１つの状態を維持する。
【００６０】
節電モードで作動する際に、節電モードで作動することを要請したホスト側ＳＡＴＡインターフェイスはディープスランバー状態への移行するための要請信号を伝送する。このような要請信号にしたがって、ホスト側ＳＡＴＡインターフェイスと装置側ＳＡＴＡインターフェイスとは深化節電モードで作動する。即ち、ホスト側ＳＡＴＡインターフェイスと装置側ＳＡＴＡインターフェイスとはディープスランバー状態を維持する。
【００６１】
深化節電モードで作動する際に、アクティブモードで作動することを望むＳＡＴＡインターフェイスがディープスランバー状態から出るための要請信号を伝送することができる。例示的に、図４ではホスト側ＳＡＴＡインターフェイスがディープスランバー状態から出るための要請信号（ディープスランバー否定（Ｎｅｇａｔｅ）又はＣＯＭＷＱＫＥ）を伝送することができる。ディープスランバー状態から出るための要請信号を伝送したホスト側ＳＡＴＡインターフェイスがアクティブモードで作動するためのＯＯＢ信号を伝送できるが、装置側ＳＡＴＡインターフェイスもＯＯＢ信号を伝送することができる。装置側ＳＡＴＡインターフェイスがＯＯＢ信号を伝送する場合に図４に示したようなＯＯＢ信号（ＣＯＭＷＡＫＥ信号、ＡＬＩＧＮ信号）が伝送され得る。ここで、ＯＯＢ信号は図５及び図６を通じて詳細に説明される。このような過程を通じて、ホスト側ＳＡＴＡインターフェイスと装置側ＳＡＴＡインターフェイスとはアクティブモードで作動する。
【００６２】
図５は図４のアクティブモードに転換されるために伝送されるＯＯＢ信号を説明するための図面である。
【００６３】
ＳＡＴＡインターフェイスは複数のＳＡＴＡインターフェイスの間の通信リンクを形成するためにＯＯＢシグナリング（ｓｉｇｎａｌｉｎｇ）をする。ＯＯＢシグナリングは初期連結作動（例えば、パワーオンシークェンス作動）又は節電モードからの復帰作動等の幾つかの場合に遂行される。ＯＯＢシグナリングは、１．５Ｇｂｐｓ、３．０Ｇｂｐｓ、又は６．０Ｇｂｐｓ等の伝送速度を有する信号を使用する代わりに、バースト信号（ｂｕｒｓｔ  ｓｉｇｎａｌ）の個数及びバースト信号の間隔に区分される信号を使用する。図５は差動信号の振幅が大きいバースト区間Ｔ１と差動信号の振幅が小さい（即ち、概ね０に近い）スケルチ区間Ｔ２とが交互に反複されるＯＯＢパターンを示す。
【００６４】
図６は図５のバースト区間及びスケルチ区間の時間規格を示す表である。ＯＯＢパターンはＣＯＭＷＡＫＥ、ＣＯＭＩＮＩＴ、及びＣＯＭＲＥＳＥＴの３種類のパターンを含む。
【００６５】
ホスト側ＳＡＴＡインターフェイス又は装置側ＳＡＴＡインターフェイスの各々は相対ＳＡＴＡインターフェイスに起動を要請する場合にＣＯＭＷＡＫＥパターンを伝送する。ホスト側ＳＡＴＡインターフェイスが装置側ＳＡＴＡインターフェイスにハードウェアリセットを要請する場合にＣＯＭＲＥＳＥＴパターンを伝送する。そして、装置側ＳＡＴＡインターフェイスがホスト側ＳＡＴＡインターフェイスに通信初期化を要請する場合にＣＯＭＩＮＩＴパターンを伝送する。ＣＯＭＩＮＩＴパターンとＣＯＭＲＥＳＥＴパターンとは電気的に類似な信号であり得る。
【００６６】
図６を参照すれば、ＣＯＭＷＡＫＥパターンはバースト区間Ｔ１の時間とスケルチ区間Ｔ２の時間とが１０６．７ｎｓと同一である。そして、ＣＯＭＩＮＩＴパターンとＣＯＭＲＥＳＥＴパターンとはバースト区間Ｔ１の時間は１０６．７ｎｓあり、スケルチ区間Ｔ２の時間は３２０ｎｓである。このような時間はＳＡＴＡ仕様書に規定されたことにしたがって定まれる。
【００６７】
図７はＳＡＴＡインターフェイスを含むホスト及び装置の連結関係を示す図面である。
ＳＡＴＡインターフェイス２１１を含むホスト２１０はコンピューターシステム（例えば、デスクトップコンピュータコンピューター、ラップトップコンピューター、サーバー等）、携帯用電子装置（例えば、デジタルカメラ、デジタルカムコーダー、モバイルフォン等）、ＴＶ、又はナビゲーション等のような電子装置であり得る。ＳＡＴＡインターフェイス２２１を含む装置２２０はＳＡＴＡインターフェイス２２１を通じてホストと連結できるデータ格納装置であり得る。例えば、装置２２０はハードディスクドライブ、ソリッドステートドライブ、光ドライブ等のようなデータ格納装置であり得る。
【００６８】
ホスト側ＳＡＴＡインターフェイス２１１とディバイス側ＳＡＴＡインターフェイス２２１とは差動信号（ポジティブ及びネガティブで構成された）を伝送するための２対の単方向データラインで構成されるＳＡＴＡケーブルで互に連結される。以外にも、ホスト側ＳＡＴＡインターフェイス２１１とディバイス側ＳＡＴＡインターフェイス２２１とは複数の電力を供給するための電源ラインと、制御信号を伝送するための信号ラインとで構成される電源ケーブルで互に連結される。電源ケーブルの構成は後述される図８を参照して詳細に説明される。
【００６９】
図８は第１実施形態によるＳＡＴＡインターフェイスの電源ケーブルの構成を示す表である。図８を参照すれば、ＳＡＴＡインターフェイスの電源ケーブルは複数の電力を供給するための電源ラインと、制御信号を伝送するための信号ラインとで構成される。
【００７０】
複数の電力を供給するための電源ラインはＰ１〜Ｐ１０及びＰ１２〜Ｐ１５と名付けられる。電源ラインＰ１〜Ｐ１０及びＰ１２〜Ｐ１５は３．３Ｖ直流電圧、５Ｖ直流電圧、１２Ｖ直流電圧、及び接地電圧を供給するように割当される。制御信号を伝送するための信号ラインはＰ１１と名付けられる。信号ラインＰ１１は装置活性信号（ｄｅｖｉｃｅ  ａｃｔｉｖｉｔｙ  ｓｉｇｎａｌ）、スタッガードスピンアップ信号（ｓｔａｇｇｅｒｅｄ  ｓｐｉｎ−ｕｐ  ｓｉｇｎａｌ）、及びディープスランバー信号の中でいずれかの１つを伝送する。
【００７１】
信号ラインＰ１１を通じて伝送される信号の中で、装置活性信号及びスタッガードスピンアップ信号は現在ＳＡＴＡ仕様書に定義された信号である。第１実施形態によれば、信号ラインＰ１１を通じて伝送される信号としてディープスランバー信号が新しく追加される。
【００７２】
装置活性信号はホスト側ＳＡＴＡインターフェイスから装置側ＳＡＴＡインターフェイスにデータを伝送する時に活性化される。スタッガードスピンアップ信号は、ホスト側ＳＡＴＡインターフェイスに多数の装置側ＳＡＴＡインターフェイスが連結され装置がハードディスクドライブである場合に段階的に装置をスピンアップさせるための制御信号である。したがって、スタッガードスピンアップ信号は最初パワーアップ（ｐｏｗｅｒ−ｕｐ）の時に活性化される。ディープスランバー信号は、ホスト側ＳＡＴＡインターフェイスと装置側ＳＡＴＡインターフェイスとが節電モードで作動する間に、ディープスランバー状態への移行を要請する時に活性化される。
【００７３】
したがって、装置活性信号、スタッガードスピンアップ信号、ディープスランバー信号は、各々の信号が活性化される始点が互に異なるので、１つの信号ラインＰ１１を通じて伝送され得る。
【００７４】
図９は第１実施形態によるディープスランバー信号を受信する方法を説明するための図面である。
【００７５】
上述したように、信号ラインＰ１１を通じて伝送されるディープスランバー信号はホスト側ＳＡＴＡインターフェイスと装置側ＳＡＴＡインターフェイスとが節電モードで作動する間に活性化される。節電モードで作動する間にはデータ伝送が遂行されないので、装置活性信号は活性化されてはならない。したがって、装置側ＳＡＴＡインターフェイスの物理レイヤーは節電モードで作動する間に装置活性信号を活性化させないロジックゲート２２５を包含する。
【００７６】
ロジックゲート２２５は節電モードでの作動の中であることを意味する節電モード信号と、信号ラインＰ１１を通じて伝送される信号を受信する。ロジックゲート２２５は節電モードで作動する時には信号ラインＰ１１を通じて伝送される信号をディープスランバー信号入力端へ伝達し、節電モードで作動しない時には信号ラインＰ１１を通じて伝送される信号を装置活性信号入力端へ伝達するスイッチロジックであり得る。又は、ロジックゲート２２５は同一な作動を遂行する論理回路であり得る。
【００７７】
図１０は第２実施形態によるディープスランバー信号を送受信するための信号ラインを説明するための図面である。
【００７８】
図１０を参照すれば、ホスト３１０はＳＡＴＡインターフェイス３１１を含み、ディバイス３２０はＳＡＴＡインターフェイス３２１を含む。ホスト側ＳＡＴＡインターフェイス３１１とディバイス側ＳＡＴＡインターフェイス３２１とは差動信号（ポジティブ及びネガティブで構成された）を伝送するための２対の単方向データラインで構成されるＳＡＴＡケーブルで互に連結される。そして、ホスト側ＳＡＴＡインターフェイス３１１とディバイス側ＳＡＴＡインターフェイス３２１とは複数の電力を供給するための電源ラインと、制御信号を伝送するための信号ラインで構成される電源ケーブルで互に連結される。ＳＡＴＡインターフェイス３１１とＳＡＴＡインターフェイス３２１とは図１で示したようなＳＡＴＡインターフェイスと同一であり得る。
【００７９】
図８で説明されたように、第１実施形態によれば、ディープスランバー状態への移行を要請するためのディープスランバー信号をパワーケーブルに含まれた信号ラインを通じて伝送した。本発明の第２実施形態によれば、ディープスランバー信号はディープスランバー信号を伝送するために割当された別の両方向信号ラインを通じて伝送され得る。
【００８０】
図１１はＳＡＴＡインターフェイスの差動信号伝送方法を説明するための図面である。
ＳＡＴＡインターフェイスにおいて、データ伝送は低電圧差動信号伝送方法（ＬＶＤＳ：ｌｏｗ  ｖｏｌｔａｇｅ  ｄｉｆｆｅｒｅｎｔｉａｌ  ｓｉｇｎａｌｉｎｇ）を通じてなされる。低電圧差動信号伝送方法はデータラインを通じて伝送される２つの信号（例えば、Ｒｘ＋とＲｘ−、又はＴｘ＋とＴｘ−信号）の差によってデータ値を表現する。低電圧差動信号伝送方法（ＬＶＤＳ）によれば、小さい振幅を有する信号を使用できるので、データ値のスイッチング速度が速くて電力消耗を減らすことができる長所がある。
【００８１】
図１１に示したように、低電圧差動信号伝送方法において、データを伝送しない区間では、２つの信号全てが中立ロジック状態（例えば、フローティング状態）を維持する。即ち、データを伝送しない区間では、２つの信号全てはコモンモード（ｃｏｍｍｏｎ  ｍｏｄｅ）電圧レベルを有する。
【００８２】
図１２は本発明の第３実施形態によるディープスランバー信号を送受信する方法を説明するための図面である。
【００８３】
上述したように、低電圧差動信号伝送方法において、データを伝送しない区間では、２つの信号全てはコモンモード電圧レベルを有する。これは、ＳＡＴＡインターフェイスが節電モードで作動する場合、２つの信号全てはコモンモード電圧レベルを有することを意味する。
【００８４】
本発明の第３実施形態によるディープスランバー信号は、ＳＡＴＡインターフェイスが節電モードで作動する間に、データラインを通じて伝送される。例えば、ディープスランバー信号は差動信号ではない同一な電圧レベルを有する信号であり得る。即ち、ディープスランバー信号はコモンモード電圧レベルより高い（又は低い）電圧レベルを有する。
図１３は本発明の第３実施形態によるディープスランバー信号を受信する回路を例示的に示すブロック図である。図１３を参照すれば、本発明の第３実施形態によるＳＡＴＡインターフェイスのアナログフロントエンド４００は受信機４２０、スケルチ回路４３０、及びディープスランバー信号感知器４８０を含む。ＳＡＴＡインターフェイスのアナログフロントエンド４００は、図１で説明されたように、送信機、ＯＯＢ信号感知器、位相固定ループ回路ＰＬＬ、及び電圧調整器等をさらに包含できる。
【００８５】
図１２で説明されたように、ＳＡＴＡインターフェイスが節電モードで作動する間にデータラインを通じてディープスランバー信号を伝送すれば、これを感知できる感知回路が必要である。したがって、本発明の第３実施形態によれば、ＳＡＴＡインターフェイスのアナログフロントエンド４００はデータライン（Ｒｘ＋及びＲｘ−）を通じて伝送されるディープスランバー信号を感知できるディープスランバー信号感知器４８０を含む。
ディープスランバー信号感知器４８０はＳＡＴＡインターフェイスが節電モードで作動する間に活性化される。ディープスランバー信号感知器４８０は、データラインＲｘ＋及びＲｘ−を通じて伝送される信号が同一な電圧レベルであり、コモンモード電圧レベルより高い（又は低い）電圧レベルを有すると判断されれば、ディープスランバー信号入力端へ制御信号を出力する。
【００８６】
図１４は本発明の実施形態によるＳＡＴＡインターフェイスを含む使用者装置を例示的に示すブロック図である。
【００８７】
図１４を参照すれば、メモリシステム２０００はメモリコントローラ２２００及び不揮発性メモリ装置２９００を含む。メモリシステム２０００は複数の不揮発性メモリ装置を包含できる。本発明の実施形態によるメモリシステム２０００は複数の不揮発性メモリ装置２９００を含む。
【００８８】
メモリコントローラ２２００はホスト２１００及び不揮発性メモリ装置２９００に連結される。ホスト２１００からの要請に応答してメモリコントローラ２２００は不揮発性メモリ装置２９００をアクセスするように構成される。例えば、メモリコントローラ２２００は不揮発性メモリ装置２９００の読出し動作、書込み動作、及び消去動作を制御するように構成される。メモリコントローラ２２００は不揮発性メモリ装置２９００及びホスト２１００の間にインターフェイスを提供するように構成される。メモリコントローラ２２００は不揮発性メモリ装置２９００を制御するためのファームウェア（ｆｉｒｍｗａｒｅ）を駆動するように構成される。
【００８９】
メモリコントローラ２２００はＲＡＭ（ｒａｎｄｏｍ  ａｃｃｅｓｓ  ｍｅｍｏｒｙ）、中央処理装置（ｃｅｎｔｒａｌ  ｐｒｏｃｅｓｓｉｎｇ  ｕｎｉｔ：ＣＰＵ）、ホストインターフェイス（ｈｏｓｔ  ｉｎｔｅｒｆａｃｅ）、エラー訂正ブロック（ｅｒｒｏｒ  ｃｏｒｒｅｃｔｉｎｇ  ｃｏｄｅ：ＥＣＣ）、及びメモリインターフェイスのような広く公知された構成要素を包含できる。ＲＡＭ２６００は中央処理装置２４００の作動メモリ（ｗｏｒｋｉｎｇ  ｍｅｍｏｒｙ）として利用され得る。中央処理装置２４００はメモリコントローラ２２００の諸般動作を制御する。
【００９０】
ホストインターフェイス２３００は本発明の実施形態によるＳＡＴＡインターフェイスである。ホスト２１００とメモリコントローラ２２００とはＳＡＴＡインターフェイス２３００を通じて連結される。本発明の実施形態によるＳＡＴＡインターフェイス２３００は、ディープスランバー状態に移行すれば、スケルチ回路を構成する回路ブロックの中で一部回路ブロック（例えば、起動信号を感知するための回路）のみに電力が供給される。したがって、ＳＡＴＡインターフェイス２３００はディープスランバー状態で作動する時に消耗する電力が非常に小さい。
【００９１】
エラー訂正ブロック２７００は不揮発性メモリ装置２９００から読み出されたデータの誤謬を検出し、訂正するように構成され得る。エラー訂正ブロック２７００はメモリコントローラ２２００の構成要素に提供され得る。他の例として、エラー訂正ブロック２７００は複数の不揮発性メモリ装置２９００の各々の構成要素として提供され得る。メモリインターフェイス２５００は不揮発性メモリ装置２９００とメモリコントローラ２２００とをインターフェイシングできる。
【００９２】
メモリコントローラ２２００の構成要素が上から言及された構成要素に制限されないことは容易に理解できる。例えば、メモリコントローラ２２００は初期ブーティング作動に必要であるコードデータ（ｃｏｄｅ  ｄａｔａ）と、ホスト２１００とのインターフェイシングするためのデータを格納するＲＯＭ（ｒｅａｄ  ｏｎｌｙ  ｍｅｍｏｒｙ）をさらに包含できる。
【００９３】
メモリコントローラ２２００及び不揮発性メモリ装置２９００は１つの半導体装置に集積されてメモリカードを構成することができる。例えば、メモリコントローラ２２００及び複数の不揮発性メモリ装置２９００は１つの半導体装置に集積されてＰＣＭＣＩＡ（ｐｅｒｓｏｎａｌ  ｃｏｍｐｕｔｅｒ  ｍｅｍｏｒｙ  ｃａｒｄ  ｉｎｔｅｒｎａｔｉｏｎａｌ  ａｓｓｏｃｉａｔｉｏｎ）カード、ＣＦ（ｃｏｍｐａｃｔ  ｆｌａｓｈ）カード、スマートメディア（ｓｍａｒｔ  ｍｅｄｉａ）カード、メモリスティック（ｍｅｍｏｒｙ  ｓｔｉｃｋ）、マルチメディア（ｍｕｌｔｉ  ｍｅｄｉａ）カード（ＭＭＣ（登録商標）、ＲＳ−ＭＭＣ、ＭＭＣ−ｍｉｃｒｏ）、ＳＤ（ｓｅｃｕｒｅ  ｄｉｇｉｔａｌ）カード（ＳＤ、Ｍｉｎｉ−ＳＤ、Ｍｉｃｒｏ−ＳＤ、ＳＤＨＣ）、ＵＦＳ（ｎｉｖｅｒｓａｌ  ｆｌａｓｈ  ｓｔｏｒａｇｅ）等を構成することができる。
【００９４】
他の例として、メモリコントローラ２２００及び複数の不揮発性メモリ装置２９００は半導体ドライブ（ｓｏｌｉｄ  ｓｔａｔｅ  ｄｒｉｖｅ：ＳＳＤ）、コンピューター（ｃｏｍｐｕｔｅｒ）、携帯用コンピューター（ｐｏｒｔａｂｌｅ  ｃｏｍｐｕｔｅｒ）、ＵＭＰＣ（ｕｌｔｒａ  ｍｏｂｉｌｅ  ｐｅｒｓｏｎａｌ  ｃｏｍｐｕｔｅｒ）、ワークステーション（ｗｏｒｋ  ｓｔａｔｉｏｎ）、ネットブック（ｎｅｔ  ｂｏｏｋ）、ＰＤＡ（ｐｅｒｓｏｎａｌ  ｄｉｇｉｔａｌ  ａｓｓｉｓｔａｎｔ）、ウェブタブレット（ｗｅｂ  ｔａｂｌｅｔ）、無線電話機（ｗｉｒｅｌｅｓｓ  ｐｈｏｎｅ）、モバイルフォン（ｍｏｂｉｌｅ  ｐｈｏｎｅ）、デジタルカメラ（ｄｉｇｉｔａｌ  ｃａｍｅｒａ）、デジタル音声録音機（ｄｉｇｉｔａｌ  ａｕｄｉｏ  ｒｅｃｏｒｄｅｒ）、デジタル音声再生器（ｄｉｇｉｔａｌ  ａｕｄｉｏ  ｐｌａｙｅｒ）、デジタル動画録画器（ｄｉｇｉｔａｌ  ｖｉｄｅｏ  ｒｅｃｏｒｄｅｒ）、デジタル動画再生器（ｄｉｇｉｔａｌ  ｖｉｄｅｏ  ｐｌａｙｅｒ）、情報を無線環境で送受信できる装置、ホームネットワーク（ｈｏｍｅ  ｎｅｔｗｏｒｋ）を構成する多様な電子装置の中で１つ、コンピューターネットワーク（ｃｏｍｐｕｔｅｒ  ｎｅｔｗｏｒｋ）を構成する多様な電子装置の中で１つ、テレマティクスネットワーク（ｔｅｌｅｍａｔｉｃｓ  ｎｅｔｗｏｒｋ）を構成する多様な電子装置の中で１つ、コンピューターシステム（ｃｏｍｐｕｔｅｒ  ｓｙｓｔｅｍ）を構成する多様な構成要素の中で１つ、ＲＦＩＤ（ｒａｄｉｏ  ｆｒｅｑｕｅｎｃｙ  ｉｄｅｎｔｉｆｉｃａｔｉｏｎ）装置又は埋め込み他システム（ｅｍｂｅｄｄｅｄ  ｓｙｓｔｅｍ）に適用され得る。
【００９５】
他の例として、不揮発性メモリ装置２９００又はメモリコントローラ２２００は多様な形態のパッケージ（ｐａｃｋａｇｅ）に実装され得る。例えば、不揮発性メモリ装置２９００又はメモリシステム２０００はＰＯＰ（ｐａｃｋａｇｅ  ｏｎ  ｐａｃｋａｇｅ）、ｂａｌｌ  ｇｒｉｄ  ａｒｒａｙｓ（ＢＧＡｓ）、ｃｈｉｐ  ｓｃａｌｅ  ｐａｃｋａｇｅｓ（ＣＳＰｓ）、ｐｌａｓｔｉｃ  ｌｅａｄｅｄ  ｃｈｉｐ  ｃａｒｒｉｅｒ（ＰＬＣＣ）、ｐｌａｓｔｉｃ  ｄｕａｌ  ｉｎ−ｌｉｎｅ  ｐａｃｋａｇｅ（ＰＤＩＰ）、ｄｉｅ  ｉｎ  ｗａｆｆｌｅ  ｐａｃｋ、ｄｉｅ  ｉｎ  ｗａｆｅｒ  ｆｏｒｍ、ｃｈｉｐ  ｏｎ  ｂｏａｒｄ（ＣＯＢ）、ｃｅｒａｍｉｃ  ｄｕａｌ  ｉｎ−ｌｉｎｅ  ｐａｃｋａｇｅ（ＣＥＲＤＩＰ）、ｐｌａｓｔｉｃ  ｍｅｔｒｉｃ  ｑｕａｄ  ｆｌａｔ  ｐａｃｋａｇｅ（ＭＱＦＰ）、ｔｈｉｎ  ｑｕａｄ  ｆｌａｔ  ｐａｃｋａｇｅ（ＴＱＦＰ）、ｓｍａｌｌ  ｏｕｔｌｉｎｅ  ＩＣ（ＳＯＩＣ）、ｓｈｒｉｎｋ  ｓｍａｌｌ  ｏｕｔｌｉｎｅ  ｐａｃｋａｇｅ（ＳＳＯＰ）、ｔｈｉｎ  ｓｍａｌｌ  ｏｕｔｌｉｎｅ  ｐａｃｋａｇｅ（ＴＳＯＰ）、ｔｈｉｎ  ｑｕａｄ  ｆｌａｔ  ｐａｃｋａｇｅ（ＴＱＦＰ）、ｓｙｓｔｅｍ  ｉｎ  ｐａｃｋａｇｅ（ＳＩＰ）、ｍｕｌｔｉ  ｃｈｉｐ  ｐａｃｋａｇｅ（ＭＣＰ）、ｗａｆｅｒ−ｌｅｖｅｌ  ｆａｂｒｉｃａｔｅｄ  ｐａｃｋａｇｅ（ＷＦＰ）、ｗａｆｅｒ−ｌｅｖｅｌ  ｐｒｏｃｅｓｓｅｄ  ｓｔａｃｋ  ｐａｃｋａｇｅ（ＷＳＰ）等のような方式にパッケージされて実装され得る。
【００９６】
以上で、本発明は具体的な実施形態を通じて説明されるが、本発明はその範囲で逸脱しない限度内で様々に変形できる。したがって、本発明の範囲は上述した実施形態に限定されて定められてはならないし、特許請求の範囲及びこれと均等なことによって定められる。本発明の範囲又は技術的思想を逸脱しなく本発明の構造が多様に修正や変更され得る。
【符号の説明】
【００９７】
１００・・・ＳＡＴＡインターフェイスのアナログフロントエンドＡＦＥ、
１１０・・・送信機、
１２０・・・受信機、
１３０・・・スケルチ回路、
１４０・・・ＯＯＢ信号感知器、
１５０・・・位相固定ループ回路、
１６０・・・電圧調整器。
【図１】
2012155711.tif 000003
【図２】
2012155711.tif 000004
【図３】
2012155711.tif 000005
【図４】
2012155711.tif 000006
【図５】
2012155711.tif 000007
【図６】
2012155711.tif 000008
【図７】
2012155711.tif 000009
【図８】
2012155711.tif 000010
【図９】
2012155711.tif 000011
【図１０】
2012155711.tif 000012
【図１１】
2012155711.tif 000013
【図１２】
2012155711.tif 000014
【図１３】
2012155711.tif 000015
【図１４】
2012155711.tif 000016