(57)【要約】【課題】受信用トランジスタを過入力による破壊から防ぐ簡易な構成であるとともに過入力が解消された後定常動作に復帰するまでの時間が短縮されるバイアス回路を得る。【解決手段】バイアス回路は、受信用増幅器に用いられるバイアス回路であって、電界効果型トランジスタのドレイン電極とドレインバイアス端子の間に抵抗が直列に接続され、上記ドレイン電極とゲートバイアス端子の間に少なくとも２個以上の抵抗が直列に接続され、上記直列接続された２個以上の抵抗のうち２個の抵抗が接続される接続点を上記ゲート電極に接続する。【選択図】図１
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【特許請求の範囲】
【請求項１】
受信用増幅器に用いられるバイアス回路であって、
電界効果型トランジスタのドレイン電極とドレインバイアス端子の間に抵抗が直列に接続され、
上記ドレイン電極とゲートバイアス端子の間に少なくとも２個以上の抵抗が直列に接続され、
上記直列接続された２個以上の抵抗のうち２個の抵抗が接続される接続点を上記ゲート電極に接続することを特徴とするバイアス回路。
【請求項２】
上記電界効果型トランジスタのソース電極に自己バイアス用の抵抗を接続することを特徴とする請求項１に記載のバイアス回路。
【請求項３】
モノリシック集積回路であって、低抵抗の上記抵抗は注入抵抗で構成し、高抵抗の抵抗はエピ抵抗で構成することを特徴とする請求項１または２に記載のバイアス回路。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、高周波半導体素子のバイアス回路に関し、特に受信用増幅器の過入力時における破壊防止と過入力解消後の電気特性復帰速度の改善に関するものである。
【背景技術】
【０００２】
従来、ＦＥＴ増幅器の単位増幅器に可変バイアス回路が設けられ、可変バイアス回路は単位増幅器のゲート側バイアス電位を決めるバイアス抵抗とバイアス抵抗に組み合わせてバイアス量を制御する制御トランジスタから構成されている。そして、ＦＥＴ増幅器のマイクロ波信号入力レベルがＦＥＴの定格レベルを越える場合、ＦＥＴ増幅器の終段におけるＦＥＴのゲート側バイアス回路に接続されたゲート電流検出抵抗の電圧降下を検出し、それにともなって出力するコントロール信号が制御トランジスタに入力され、ＦＥＴのゲート側バイアス電位を変化させてドレイン電流を絞り込むか、ＦＥＴのドレイン電流を直接減少させることにより、過入力に対する保護を行っている（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開昭６４−２２１０２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながらこのような構成の可変バイアス回路は複雑であり、コストが高くなるという問題がある。
【０００５】
この発明は、前記のような課題を解決するためになされたものであり、受信用トランジスタを過入力による破壊から防ぐ簡易な構成であるとともに過入力が解消された後定常動作に復帰するまでの時間が短縮されるバイアス回路を得ることを目的とする。
【課題を解決するための手段】
【０００６】
この発明に係るバイアス回路は、受信用増幅器に用いられるバイアス回路であって、電界効果型トランジスタのドレイン電極とドレインバイアス端子の間に抵抗が直列に接続され、上記ドレイン電極とゲートバイアス端子の間に少なくとも２個以上の抵抗が直列に接続され、上記直列接続された２個以上の抵抗のうち２個の抵抗が接続される接続点を上記ゲート電極に接続する。
【発明の効果】
【０００７】
この発明に係るバイアス回路は、過入力が解消した直後にドレイン電圧が高くなることに伴ってゲート電圧が高くなり、ドレイン電流が増加することにより、過入力が解消してから定常状態に復帰するまでの時間を短縮することができるという効果を奏する。
【図面の簡単な説明】
【０００８】
【図１】この発明の実施の形態１に係る受信用増幅器の回路図である。
【図２】この発明の実施の形態２に係る受信用増幅器の回路図である。
【図３】この発明の実施の形態３に係る受信用増幅器の回路配置図である。
【図４】この発明の実施の形態３に係る受信用増幅器の回路図である。
【図５】従来の受信用増幅器の回路図である。
【図６】図５に示す従来の受信用増幅器に抵抗を追加した回路である。
【図７】過入力によるドレイン電流の減少量を電圧ＶＧ＿ｏｆｆｓｅｔで表現する計算結果である。
【発明を実施するための形態】
【０００９】
以下、本発明のバイアス回路の好適な実施の形態につき図面を用いて説明する。
実施の形態１．
図１は、この発明の実施の形態１に係る受信用増幅器の回路図である。
この発明の実施の形態１に係る受信用増幅器では、バイアス回路が受信用トランジスタ２のゲート側バイアスを制御する。そして、受信用トランジスタ２は、ゲート電極が受信信号入力端子１に接続され、ドレイン電極が受信信号出力端子７に接続され、ソース電極が接地されている。また、受信用トランジスタ２は、ゲート電極に整合回路３ａが接続され、ドレイン電極にも接合回路３ｂが接続される。
【００１０】
この発明の実施の形態１に係る受信用増幅器のバイアス回路は、受信用トランジスタ２のゲート電極に一端が接続される整合回路３ａと兼用されるバイアス線路と、受信用トランジスタ２のドレイン電極に一端が接続される整合回路３ｂと兼用されるバイアス線路と、接地される整合回路３ａの他端に接続される高周波短絡キャパシタ４ａと、接地される整合回路３ａの他端に接続される高周波短絡キャパシタ４ｂと、ドレインバイアス端子としてのドレイン電圧印加端子６に一端が接続されるとともに他端が整合回路３ｂの他端に接続される抵抗８と、一端が整合回路３ｂの他端に接続されるとともに他端が接続点１２に接続される抵抗９と、ゲートバイアス端子としてのゲート電圧印加端子５に一端が接続されるとともに他端が接続点１２に接続される抵抗１０と、を備える。
【００１１】
抵抗８、９、１０の抵抗値Ｒ８、Ｒ９、Ｒ１０は、受信用トランジスタ２に適当なバイアスが与えられるように予め設定しておく。すなわち、受信用トランジスタ２の動作ドレイン電流をＩｄ、動作ドレイン電圧をＶｄ、動作ゲート電圧をＶｇ、ゲート電圧印加端子５に入力する電圧をＶｇｇ、ドレイン電圧印加端子６に入力する電圧をＶｄｄとすると、式（１）、（２）の関係が成り立つので、この関係式を用いて抵抗値を定める。
【００１２】
Ｖｄ＝Ｖｄｄ−Ｒ８×Ｉｄ      （１）
（Ｖｄ−Ｖｇ）：（Ｖｇ−Ｖｇｇ）＝Ｒ９：Ｒ１０      （２）
【００１３】
次に、この発明の実施の形態１に係るバイアス回路の動作を説明する。
過入力時には受信用トランジスタ２のドレイン電流Ｉｄが増加する．このとき式（１）に従い受信用トランジスタ２に加えられるドレイン電圧Ｖｄは低下するので、受信用トランジスタ２が破壊することを防ぐことができる。
ところで、過入力が解消された直後においては過入力による発熱の影響や過入力時にトランジスタ内部で発生した高電界によって引き起こされたチャージング効果によりドレイン電流Ｉｄが定常時よりも減少することが知られている。これにより受信増幅器の利得が低下する問題がある。
【００１４】
ところが、過入力が解消した直後でドレイン電流Ｉｄが小さいときにはドレイン電圧Ｖｄが高くなる。受信用トランジスタ２に加えられるゲート電圧Ｖｇはドレイン電圧Ｖｄとゲート電圧印加電圧Ｖｇｇを抵抗値Ｒ９と抵抗値Ｒ１０で分圧した電圧となるので、ドレイン電圧Ｖｄが高くなるとゲート電圧Ｖｇも高くなる。
そしてゲート電圧Ｖｇが高くなると、ドレイン電流Ｉｄを増加させるように作用するので、従来のバイアス回路に比べて、過入力が解消してから定常状態に復帰するまでの時間を短縮することができる。
【００１５】
実施の形態２．
図２は、この発明の実施の形態２に係る受信用増幅器の回路図である。
この発明の実施の形態２に係る受信用増幅器は、この発明の実施の形態１に係る受信用増幅器の受信用トランジスタ２のソース電極に抵抗１１を直列に接続されることが異なり、それ以外は同様であるので、同じ部分に符号を付記し説明は省略する。
尚、ゲート側バイアスを制御するバイアス回路の構成は実施の形態１において説明したバイアス回路の構成と同様であり、動作も同様である。従って、過入力が解消した直後にドレイン電圧Ｖｄが高くなることに伴ってゲート電圧Ｖｇが高くなり、ドレイン電流Ｉｄが増加することにより、過入力が解消してから定常状態に復帰するまでの時間を短縮することができる。
【００１６】
ディプリーション型の電界効果型トランジスタでは、通常ゲート電極には負電圧、ドレイン電極には正電圧の２種類の電圧源が必要とするが、ソース電極に直列に抵抗１１を接続する自己バイアス回路構成をとることでゲート電圧印加端子５に入力する電圧Ｖｇｇをゼロまたは正電圧に設定して単電源で動作させることが可能となる。
【００１７】
実施の形態３．
図３は、この発明の実施の形態３に係る受信用増幅器の回路配置図である。
この発明の実施の形態３に係る受信用増幅器は、この発明の実施の形態１に係る受信用増幅器をモノリシック集積回路に構成したものであり、構成部品には同じ符号を付記した。
抵抗８の抵抗値は、電界効果型トランジスタからなる受信用トランジスタ２の出力インピーダンスと同程度であり、それほど大きな値とする必要はない。また、ドレイン電圧を精度よく設定するために比較的高精度な抵抗値が必要とされる。このように比較的低抵抗で抵抗値の絶対精度が必要とされる抵抗には不純物イオン原子をイオンインプランテーション技術により基板に注入することで抵抗を構成する注入抵抗が適する。
【００１８】
これに対して、抵抗９、１０の抵抗値は、受信用トランジスタ２のゲート電圧を設定するときその比のみ正確であれば絶対値は正確でなくても構わない。また、抵抗９、１０で消費される電力を低減するためにはなるべく高抵抗であることが望ましい。このように絶対精度は必要としないが高抵抗を小型に実現したい場合には基板内の２次元電子ガスをそのまま抵抗体として使用するエピ抵抗が適する。
このように用途に応じて注入抵抗とエピ抵抗を使い分けることで必要な機能を満たしつつ、小型に回路を構成することができる。
【００１９】
実施の形態４．
この発明の実施の形態４においては、この発明の実施の形態１に係る受信用増幅器の過入力解消直後のドレイン電流の計算結果を説明する。
図４にこの発明の実施の形態３に係る受信用増幅器の回路図を示し、図５には比較のために合わせて過入力解消直後のドレイン電流を計算した従来の受信用増幅器の回路図である。また、図６には図５に示す従来の受信用増幅器に抵抗８を追加した回路である。
【００２０】
以下の計算では簡単のために直流等価回路で行っている。
過入力によって生じるドレイン電流の減少はゲート電極に直列に接続されている電圧源ＤＣＶＳの電圧ＶＧ＿ｏｆｆｓｅｔによってピンオフ電圧の変化として表現されている。  電圧ＶＧ＿ｏｆｆｓｅｔを大きくすることで過入力によるドレイン電流の減少を大きくすることができる。
図７には、計算結果として過入力によるドレイン電流の減少量を電圧ＶＧ＿ｏｆｆｓｅｔで表現している。
従来の受信用増幅器や従来の受信用増幅器に抵抗８を追加した回路では、電圧ＶＧ＿ｏｆｆｓｅｔが−１Ｖのときには定常状態で５０ｍＡのドレイン電流が４ｍＡ以下に大きく減少する。
一方、この発明の実施の形態１に係る受信用増幅器では、電圧ＶＧ＿ｏｆｆｓｅｔが−１Ｖのときにドレイン電流４２ｍＡ以上流れており、過入力が解消してから定常状態に復帰するまでの時間を短縮することができることが認められる。
【符号の説明】
【００２１】
１  受信信号入力端子、２  受信用トランジスタ、３ａ、３ｂ  整合回路、４ａ、４ｂ  高周波短絡キャパシタ、５  ゲート電圧印加端子、６  ドレイン電圧印加端子、７  受信信号出力端子、８、９、１０、１１  抵抗、１２  接続点。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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