(57)【要約】【課題】メモリセル領域とメモリセル領域の外周に周辺回路領域を有する半導体装置の製造において、セルフアラインダブルパターニングを用いてメモリセル領域の半導体基板に溝を形成する際、メモリセル領域端部において正常に溝が形成されないという問題がある。【解決手段】メモリセル領域の第１のマスクパターンを幅Ｗ１、ピッチＷ３（但し、Ｗ３＞２×Ｗ１）のラインパターンに形成し、その上に犠牲膜をＷ１の幅のギャップが残るように形成した後、塗布法で第２のマスクパターンとなる膜を形成し、犠牲膜と第２のマスクパターンとなる膜をエッチバックして第１のマスクパターン表面を露出させる。その後、第１及び第２のマスクパターン間の犠牲膜を選択的に除去し、溝パターンを形成する。周辺回路領域では、メモリセル領域との境界部を残して第１のマスクパターンを形成せず、境界部に形成される第１のマスクパターンの幅Ｗ２をＷ１の１〜４倍とする。【選択図】図３
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【特許請求の範囲】
【請求項１】
メモリセル領域とメモリセル領域の外周に配置される周辺回路領域とを有する半導体装置において、前記メモリセル領域の半導体基板に溝パターンの形成工程を含む半導体装置の製造方法であって、
半導体基板上に第１膜を形成する工程と、
前記第１膜上に第１のマスクパターンとなる層を形成する工程と、
前記第１のマスクパターンとなる層をパターニングして、メモリセル領域に幅Ｗ１のラインパターンをピッチＷ３（但し、Ｗ３＞２×Ｗ１）で含む第１のマスクパターンを形成する工程と、
前記前記第１のマスクパターン上に、少なくとも前記幅Ｗ１のパターン間に前記Ｗ１のギャップを残して犠牲膜を形成する工程と、
前記犠牲膜上に第２のマスクパターンとなる層を形成する工程と、
前記第２のマスクパターンとなる層及び前記犠牲膜をエッチバックして前記第１のマスクパターンの表面を露出させると共に、前記第１のマスクパターン間に前記ギャップに埋設されたパターンを含む第２のマスクパターンを形成する工程と、
前記第１及び第２のマスクパターンをマスクに前記犠牲膜を選択的にエッチングして、前記第１膜表面を露出させる工程と、
前記第１及び第２のマスクパターンをマスクに前記メモリセル領域の前記第１膜の少なくとも一部をエッチングしてパターン転写する工程と、
パターン転写された前記第１膜をマスクに前記半導体基板をエッチングして前記メモリセル領域に溝を形成する工程と
を含み、
前記第２のマスクパターンとなる層は、塗布法により形成される層であり、
前記第１のマスクパターンは、前記メモリセル領域と周辺回路領域の境界部を除いて周辺回路領域には形成せず、
前記境界部の前記第１のマスクパターンの幅Ｗ２が、前記Ｗ１の１倍以上、４倍以下である半導体装置の製造方法。
【請求項２】
前記Ｗ３がＷ１の４倍であって、前記犠牲膜の膜厚がＷ１である請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第１のマスクパターンは、第１のマスクパターンとなる層上に形成したフォトレジストパターンをマスクにスリミングして、フォトレジストパターンよりも細いパターンに形成される請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
前記第１のマスクパターンとなる層は、第１反射防止膜とＳｉ含有有機塗布膜の積層膜である請求項３に記載の半導体装置の製造方法。
【請求項５】
前記第２のマスクパターンとなる層は、前記第１反射防止膜と同種の材料である請求項４に記載の半導体装置の製造方法。
【請求項６】
前記第１膜は、絶縁膜間にアモルファスカーボン膜を介装した積層膜である請求項１乃至５のいずれか１項に記載の半導体装置の製造方法。
【請求項７】
前記第１及び第２のマスクパターンをマスクに前記アモルファスカーボン膜上の絶縁膜をエッチングしてパターン転写した後、前記第１及び第２のマスクパターンを除去し、前記パターン転写された絶縁膜をマスクに前記アモルファスカーボン膜をパターニングする請求項６に記載の半導体装置の製造方法。
【請求項８】
前記第１及び第２のマスクパターンを除去した後、周辺回路領域上を有機膜パターンでマスクし、前記アモルファスカーボン膜のパターニング時に前記周辺回路領域上の有機膜パターンも同時に除去する請求項７に記載の半導体装置の製造方法。
【請求項９】
前記パターニングされたアモルファスカーボン膜をマスクに、前記アモルファスカーボン膜下の絶縁膜をエッチングすると共に、前記アモルファスカーボン膜上の残存する絶縁膜を除去する請求項７又は８に記載の半導体装置の製造方法。
【請求項１０】
前記パターニングされたアモルファスカーボン膜及び前記アモルファスカーボン膜下の絶縁膜をマスクに半導体基板をエッチングして溝を形成した後、残存するアモルファスカーボン膜を除去する工程をさらに有する請求項９に記載の半導体装置の製造方法。
【請求項１１】
前記半導体基板に形成される溝は、埋め込みゲート電極用の溝である請求項１乃至１０のいずれか１項に記載の半導体装置の製造方法。
【請求項１２】
前記半導体基板に形成される溝は、素子分離用の溝である請求項１乃至１０のいずれか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置の製造方法に関し、詳しくはメモリセル領域と周辺回路領域を有する半導体装置において、メモリセル領域の半導体基板に微細な溝を形成する方法に関する。
【背景技術】
【０００２】
半導体装置の微細化に伴い、微細なパターンをリソグラフィ技術によって形成することが困難になっている。このため、第１のマスクパターンの側壁にスペーサを形成し、そのスペーサ間に第２のマスクを形成してスペーサを除去することで、第１のマスクと第２のマスク間のピッチをリソグラフィ技術で形成可能な幅あるいはピッチより縮小することが可能であるセルフアラインダブルパターニング（ＳＡＤＰ）技術がある（特許文献１）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００８−９１９２５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ＤＲＡＭでは、矩形のメモリセル領域（セルマット領域）の４周囲に周辺回路領域を形成し、一つの半導体チップ内にこれらを複数配置してＤＲＡＭチップを構成している。メモリセル領域の半導体基板に、例えば、埋め込みゲート電極用の溝、あるいは素子分離のための溝を形成する場合に上記のＳＡＤＰ技術を適用して微細なピッチで微細な幅の溝パターンを形成することができる。この時、半導体基板表面に直接ＳＡＤＰ技術によりマスクパターンを形成すると活性領域となる半導体基板表面にダメージが導入される場合があり、これを避けるために多層のハードマスク層を形成することが一般的である。つまり、半導体基板上のハードマスク層をＳＡＤＰ技術を適用してライン形状のハードマスクパターンに加工した後、このハードマスクパターンを用いて半導体基板のエッチングを行う。周辺回路領域には半導体基板に対してそのような微細な溝を形成する必要はないことから、ハードマスク層の加工を行わないのが一般的である。
【０００５】
また、微細な第１のマスクパターン間にサイドウォールとなる膜を形成し、さらに微細となったサイドウォール間に第２のマスクパターンとなる膜を形成する方法として塗布法が用いられている。
【０００６】
このような方法で、メモリセル領域の半導体基板に溝パターンを形成すると、メモリセル領域の端部で正常な溝パターンが形成されないという問題が発生していた。
【課題を解決するための手段】
【０００７】
本発明者が上記問題について検討したところ、第２のマスクパターンとなる膜を形成する際に問題が発生していることを突き止め、鋭意検討した結果、以下の本発明に到達したものである。
【０００８】
すなわち、本発明の一実施形態によれば
メモリセル領域とメモリセル領域の外周に配置される周辺回路領域とを有する半導体装置において、前記メモリセル領域の半導体基板に溝パターンの形成工程を含む半導体装置の製造方法であって、
半導体基板上に第１膜を形成する工程と、
前記第１膜上に第１のマスクパターンとなる層を形成する工程と、
前記第１のマスクパターンとなる層をパターニングして、メモリセル領域に幅Ｗ１のラインパターンをピッチＷ３（但し、Ｗ３＞２×Ｗ１）で含む第１のマスクパターンを形成する工程と、
前記前記第１のマスクパターン上に、少なくとも前記幅Ｗ１のパターン間に前記Ｗ１のギャップを残して犠牲膜を形成する工程と、
前記犠牲膜上に第２のマスクパターンとなる層を形成する工程と、
前記第２のマスクパターンとなる層及び前記犠牲膜をエッチバックして前記第１のマスクパターンの表面を露出させると共に、前記第１のマスクパターン間に前記ギャップに埋設されたパターンを含む第２のマスクパターンを形成する工程と、
前記第１及び第２のマスクパターンをマスクに前記犠牲膜を選択的にエッチングして、前記第１膜表面を露出させる工程と、
前記第１及び第２のマスクパターンをマスクに前記メモリセル領域の前記第１膜の少なくとも一部をエッチングしてパターン転写する工程と、
パターン転写された前記第１膜をマスクに前記半導体基板をエッチングして前記メモリセル領域に溝を形成する工程と
を含み、
前記第２のマスクパターンとなる層は、塗布法により形成される層であり、
前記第１のマスクパターンは、前記メモリセル領域と周辺回路領域の境界部を除いて周辺回路領域には形成せず、
前記境界部の前記第１のマスクパターンの幅Ｗ２が、前記Ｗ１の１倍以上、４倍以下である半導体装置の製造方法が提供される。
【発明の効果】
【０００９】
本発明によれば、メモリセル領域の半導体基板に等ピッチで等幅の溝をメモリセル領域の端部においても正常に形成することが可能となり、メモリセル領域の利用効率が向上する。
【図面の簡単な説明】
【００１０】
【図１】本発明の一実施形態に係る製造方法を説明する工程断面図である。
【図２】本発明の一実施形態に係る製造方法を説明する工程断面図である。
【図３】一つのメモリセル領域とその周辺に形成される周辺回路領域へのマスクパターン１０の形成状況を示す概略平面図である。
【図４】本発明の一実施形態に係る製造方法を説明する工程断面図である。
【図５】本発明の一実施形態に係る製造方法を説明する工程断面図である。
【図６】本発明の一実施形態に係る製造方法を説明する工程断面図である。
【図７】本発明の一実施形態に係る製造方法を説明する工程断面図である。
【図８】本発明の一実施形態に係る製造方法を説明する工程断面図である。
【図９】本発明の一実施形態に係る製造方法を説明する工程断面図である。
【図１０】本発明の一実施形態に係る製造方法を説明する工程断面図である。
【図１１】本発明の一実施形態に係る製造方法を説明する工程断面図である。
【図１２】本発明の一実施形態に係る製造方法を説明する工程断面図である。
【図１３】本発明の一実施形態に係る製造方法を説明する工程断面図である。
【図１４】本発明の一実施形態に係る製造方法を説明する工程断面図である。
【図１５】従来技術による一つのメモリセル領域とその周辺に形成される周辺回路領域へのマスクパターン１０の形成状況を示す概略平面図である。
【図１６】従来技術の課題を説明する断面図である。
【発明を実施するための形態】
【００１１】
以下、本発明の一実施形態例について、具体例を挙げて説明するが、本発明はこれに限定されるものではない。
【００１２】
〔第１の実施形態例〕
本実施形態例では、メモリセル領域に幅４０ｎｍの埋め込みゲート電極用トレンチ形成工程を例に説明する。図１〜２，図４〜１４は、本実施形態例に係る埋め込みゲート電極用トレンチ形成工程を説明する工程断面図である。
【００１３】
まず、図１に示すように、半導体基板１としてシリコン基板上に、ＴＥＯＳ（テトラエトキシシラン）を原料として、低圧（ＬＰ）ＣＶＤ法により酸化膜を形成する（ＬＰ−ＴＥＯＳ膜２と称す）。その上に、アモルファスカーボン膜（ａ−Ｃ膜）３、プラズマシリコン窒化膜（Ｐ−ＳｉＮ膜）４，プラズマシリコン酸化膜（Ｐ−ＳｉＯ膜）５を順次形成する。これらはハードマスク層（第１膜）となるものであり、その層構成は任意に設定することができる。さらに第１反射防止膜（第１ＢＡＲＣ膜）６、Ｓｉ含有有機塗布膜（Bottom Layer Resist:ＢＬＲ膜）７、第１フォトレジスト膜８からなる多層レジスト（Multi Layer Resist:ＭＬＲ膜）９を形成する。
【００１４】
メモリセル領域内の第１フォトレジスト膜８をライン形状にパターニングする。また、周辺回路領域では、第１フォトレジスト膜８をほぼ全て除去し、メモリセル領域と周辺回路領域との境界部に所定の幅で残す。なお、下地の第１のマスクパターンとなる層（ＢＬＲ膜７、第１ＢＡＲＣ膜６）のエッチングに際してスリミングすることを考慮して、レジストパターンはやや幅広に形成する。
【００１５】
次に、図２に示すように、残存する第１フォトレジスト膜８をマスクにＢＬＲ膜７、第１ＢＡＲＣ膜６を順次エッチングして、ＢＬＲ膜７と第１ＢＡＲＣ膜６の積層からなるマスクパターン１０を形成する。図３に一つのメモリセル領域とその周辺に形成される周辺回路領域への第１のマスクパターン１０の形成状況を示す概略平面図を示す。第１のマスクパターン１０は、メモリセル領域において幅Ｗ１を有するラインパターンに形成され、境界部では幅Ｗ２を有するリング状に形成される。ラインパターンはピッチＷ３に形成され、Ｗ３はＷ１の２倍より大きく（つまり、Ｗ３＞２×Ｗ１）、ここでは４倍とされる。例えば、Ｗ１として４０ｎｍ、Ｗ３として１６０ｎｍに形成している。また、Ｗ２はＷ１の１倍以上であって、４倍以下となるように形成する。また、メモリセル領域に形成するラインパターンは、図示するような紙面上下のメモリセル領域端部と直交する方向に限定されず、最小となるマスクパターンの空隙部においてセルフアラインダブルパターニングが実施できる限り、さまざまな方向に形成することができる。境界部に形成するリング形状のマスクパターンは、周辺回路側の側面が図示するようなメモリセル領域側の側面に平行な直線状に限定されず、形成するラインパターンの幅以上であって、ラインピッチ以下の範囲であればどのような形状でも良く、境界部のリング状の第１のマスクパターンのそれぞれの辺は同一でも異なる形状でも良い。
【００１６】
次に、図４に示すように第１のマスクパターン１０を覆うように、全面に犠牲膜として厚さ４０ｎｍのＬＴ（低温（〜室温））形成酸化膜（ＬＴ−ＳｉＯ膜）１１を形成する。これにより、メモリセル領域の第１のマスクパターン１０間には幅Ｗ５のギャップ（窪み）が形成される。幅Ｗ５は幅Ｗ１と同じ幅に形成し、ここでは４０ｎｍとなる。半導体基板に形成される溝の幅は犠牲膜として形成するＬＴ−ＳｉＯ膜１１の膜厚で制御でき、ここでは、溝幅（犠牲膜の膜厚に対応）と溝間の幅（Ｗ１に対応）を等幅に形成する場合を説明したが、犠牲膜の膜厚を薄くすることで、フォトリソグラフィ技術の解像度限界以下の幅の溝を形成することもできる。犠牲膜の膜厚をＷ４とすると、ラインパターンのピッチＷ３は以下の式で表される。
Ｗ３＝２×Ｗ１＋２×Ｗ４
本実施形態例ではＷ１＝Ｗ４としていることからＷ３はＷ１の４倍となる。
【００１７】
次に図５に示すように、形成された窪みを埋設しつつ第２のマスクパターンとなる第２ＢＡＲＣ膜１２を塗布法により形成する。第２ＢＡＲＣ膜１２は、第１ＢＡＲＣ膜６と同種の材料で形成する。ここで、本発明による方法と従来技術による方法について説明する。
【００１８】
従来技術による方法では、図１５の概略平面図に示すように、第１のマスクパターン１０は周辺回路領域全面に残るように形成される。このような第１のマスクパターン１０上にＬＴ−ＳｉＯ膜１１を同様に形成し、第２ＢＡＲＣ膜１２を塗布法により形成すると、メモリセル領域の端部、すなわち、メモリセル領域と周辺回路領域との境界部におけるメモリセル領域側において、半導体基板１に形成すべき溝が形成されないという問題が生じる。本発明者が詳細に検討した結果、第２ＢＡＲＣ膜１２が塗布法の性質上、図１６に示すように、周辺回路領域上で盛り上がって形成されてしまい、その盛り上がりの影響がメモリセル領域の端部に現れ、メモリセル領域の中央部に比べて端部の第２ＢＡＲＣ膜１２の膜厚が厚く形成されてしまうことが明らかとなった。そのため、メモリセル領域中央部と同じ条件で下地膜にパターン転写していくと、メモリセル領域端部ではエッチング不足が生じ、正常なパターン転写ができずに、半導体基板への溝パターン形成ができなくなる。これに対して、本発明による方法では、境界部に所定の幅の第１のマスクパターンのみ残して周辺回路領域上の第１のマスクパターンを除去している。その結果、図５に示すように周辺回路領域上での第２ＢＡＲＣ膜１２の盛り上がりが生じず、その後のパターン転写が正常に実施できる。
【００１９】
次に、図６に示すように、第１のマスクパターン１０の表面（ＢＬＲ膜７）が露出するように、第２ＢＡＲＣ膜１２とＬＴ−ＳｉＯ膜１１をエッチバックする。これにより、ＢＬＲ膜７、ＬＴ−ＳｉＯ膜１１、第２ＢＡＲＣ膜１２の表面が同時に露出する。前記窪みに埋設された第２ＢＡＲＣ膜１２が第２のマスクパターンとなる。
【００２０】
ここで、第１のマスクパターンとなるＢＬＲ膜７と第１ＢＡＲＣ膜６との合計膜厚は、犠牲膜であるＬＴ−ＳｉＯ膜１１の膜厚Ｗ４よりも大きくする必要がある。これは、上述するように第２ＢＡＲＣ膜１２とＬＴ−ＳｉＯ膜１１をエッチバックして第１のマスクパターン１０の表面を露出させた際に、ＬＴ−ＳｉＯ膜１１の窪みに埋設されていた第２ＢＡＲＣ１２が第２のマスクパターンとして残存するようにするためである。通常は、残存する第２ＢＡＲＣ膜１２が第２のマスクパターンとして十分に機能する膜厚となるようにＢＬＲ膜７と第１ＢＡＲＣ膜６との合計膜厚を設定すればよい。
【００２１】
図７に示すように、ＢＬＲ膜７及び第２ＢＡＲＣ膜１２をマスクに、ＬＴ−ＳｉＯ膜１１を選択的にエッチングし、さらに、上面が露出したＰ−ＳｉＯ膜５を連続してエッチングする。これらのエッチングによりＢＬＲ膜７は消失する。
【００２２】
図８に示すように、第１ＢＡＲＣ膜６、第２ＢＡＲＣ膜１２を選択的に除去する。
【００２３】
次に、図９に示すように、メモリセル領域を露出させ、周辺回路領域を覆う第２フォトレジストパターン１３を形成する。
【００２４】
図１０に示すように、メモリセル領域において上面が露出しているＰ−ＳｉＮ膜４をＬＴ−ＳｉＯ膜１１、Ｐ−ＳｉＯ膜５をマスクとしてエッチングする。このエッチングによりａ−Ｃ膜３表面が確実に露出されるようにオーバーエッチングしておくことが好ましい。
【００２５】
続いて、図１１に示すように、露出したａ−Ｃ膜３を酸素プラズマを用いてエッチングする。この際、周辺回路領域の第２フォトレジストパターン１３も同時に除去される。
【００２６】
次に、図１２に示すように、ａ−Ｃ膜３下に位置するＬＰ−ＴＥＯＳ膜２をエッチングする。ａ−Ｃ膜３上方に形成されていたＰ−ＳｉＮ膜４、ＬＴ−ＳｉＯ膜１１、Ｐ−ＳｉＯ膜５も同時に除去される。これにより半導体基板１表面を露出させる。確実に半導体基板１表面が露出するように、オーバーエッチングしておくことが好ましい。
【００２７】
次に、図１３に示すように、ＬＰ−ＴＥＯＳ膜２下に位置する半導体基板１を、ａ−Ｃ膜３及びＬＰ−ＴＥＯＳ膜２をマスクとしてエッチングする。これにより、図面において垂直方向に所定の深さを有する溝１４が形成される。
【００２８】
最後に、マスクの一部として用いたａ−Ｃ膜３を除去する。これにより、ＬＰ−ＴＥＯＳ膜２マスクを残したまま、メモリセル領域の半導体基板１にのみ、同じ幅で同ピッチの溝１４を形成することができる（図１４）。
【００２９】
その後、ゲート絶縁膜を露出した半導体基板表面に形成し、ゲート電極材料を埋め込むことで、幅４０ｎｍの埋め込みゲート電極（ワード線）が形成される。埋め込みゲート電極上に保護絶縁膜を形成し、さらに、基板中に基板と反対導電型の不純物を注入することで拡散層を形成し、トランジスタを形成する。さらに、半導体基板上に層間絶縁膜を形成し、拡散層に接続するコンタクトと、コンタクトに接続するキャパシタを形成することで、メモリセルが形成される。また、周辺回路領域には、周辺回路用のトランジスタと所望の配線層を形成する。その他、必要な配線、コンタクト等を形成した後、表面保護膜を形成することでＤＲＡＭが完成する。
【００３０】
また、半導体基板１に形成した溝は、絶縁膜を埋め込むことによりＤＲＡＭのメモリセル領域において活性領域を画定するＳＴＩ（浅溝素子分離）領域として利用することもできる。
【符号の説明】
【００３１】
１  半導体基板
２  ＬＰ−ＴＥＯＳ膜
３  アモルファスカーボン膜
４  プラズマシリコン窒化膜
５  プラズマシリコン酸化膜
６  第１反射防止膜（第１ＢＡＲＣ膜）
７  Ｓｉ含有有機塗布膜（ＢＬＲ膜）
８  第１フォトレジスト膜
９  多層レジスト
１０  第１のマスクパターン
１１  ＬＴ−ＳｉＯ膜
１２  第２反射防止膜（第２ＢＡＲＣ膜）
１３  第２フォトレジスト膜
１４  溝
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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