(57)【要約】【課題】積層半導体チップ、半導体装置およびこれらの製造方法を提供する。【解決手段】積層半導体チップは、第１チップと、第１チップ上に積層された第２チップと、第１チップの上部面と第２チップの下部面との間に形成された導電性バンプと、第１チップと第２チップとの間に介在し、導電性バンプを封止し、第２チップの側壁に沿って形成され、第２チップの上部面に隣接して形成された上部面を有するアンダーフィル物質と、第１チップの上部面上のアンダーフィル物質の外側面上に配置され、第２チップとアンダーフィル物質を含む断面において、アンダーフィル物質によって第２チップの側壁から離隔され、第２チップの側壁と接しないモールディング材と、を含む。【選択図】図２
2012160707.tif 000002
【特許請求の範囲】
【請求項１】
第１チップと、
前記第１チップ上に積層された第２チップと、
前記第１チップの上部面と前記第２チップの下部面との間に形成された導電性バンプと、
前記第１チップと前記第２チップとの間に介在し、前記導電性バンプを封止し、前記第２チップの側壁に沿って形成され、前記第２チップの上部面と連続的な略平面となるように形成され、前記第２チップの前記上部面に隣接して形成された上部面を有するアンダーフィル物質と、
前記第１チップの前記上部面上の前記アンダーフィル物質の外側面上に配置され、前記第２チップと前記アンダーフィル物質を含む断面において、前記アンダーフィル物質によって前記第２チップの側壁から離隔され、前記第２チップの側壁と接しないモールディング材と、
を含む積層半導体チップ。
【請求項２】
前記アンダーフィル物質は、シリカおよび樹脂を含む請求項１に記載の積層半導体チップ。
【請求項３】
前記モールディング材は、前記第２チップのすべての側壁を完全に囲む請求項１または２に記載の積層半導体チップ。
【請求項４】
前記第１チップは、集積回路および複数の貫通ビアを含む請求項１〜３のいずれか１項に記載の積層半導体チップ。
【請求項５】
前記第２チップは、前記複数の貫通ビアのうち、いくつかの当該貫通ビアと電気的に接続された請求項４に記載の積層半導体チップ。
【請求項６】
前記第２チップと電気的に接続された前記複数の貫通ビアのうちいくつかは、前記第１チップの前記集積回路と分離された請求項５に記載の積層半導体チップ。
【請求項７】
前記複数の貫通ビアのうち残りは、前記第１チップの前記集積回路と電気的に接続された請求項６に記載の積層半導体チップ。
【請求項８】
前記第２チップは、前記積層半導体チップのうち、最上部に形成されるチップである請求項１〜７のいずれか１項に記載の積層半導体チップ。
【請求項９】
前記アンダーフィル物質の前記上部面は、平坦に形成される請求項１〜８のいずれか１項に記載の積層半導体チップ。
【請求項１０】
前記アンダーフィル物質の上部面は、凸または凹の断面形状を有する請求項１〜８のいずれか１項に記載の積層半導体チップ。
【請求項１１】
前記モールディング材の上部面は、前記アンダーフィル物質の上部面と前記第２チップの上部面と略同一平面上に位置する請求項１〜１０のいずれか１項に記載の積層半導体チップ。
【請求項１２】
前記モールディング材の前記上部面全体、前記アンダーフィル物質の前記上部面全体、および前記第２チップの前記上部面全体の最大高さ粗さ（Ｒｚ）は、５μｍ以内である請求項１〜１１のいずれか１項に記載の積層半導体チップ。
【請求項１３】
前記アンダーフィル物質は、前記第２チップの側壁上に当該第２チップの上部面の高さまで形成され、前記側壁に隣接した位置で前記第２チップの前記上部面と接する請求項１〜１２のいずれか１項に記載の積層半導体チップ。
【請求項１４】
前記モールディング材は、前記第２チップの前記上部面上に形成され、前記第２チップの上部面の中央部と接する請求項１〜１３のいずれか１項に記載の積層半導体チップ。
【請求項１５】
前記第１チップの厚さは、５０μｍ以上であり、前記第２チップの厚さは５０μｍ以下である請求項１〜１４のいずれか１項に記載の積層半導体チップ。
【請求項１６】
前記積層半導体チップの熱膨張係数は、６ｐｐｍ／Ｋ未満である請求項１〜１５のいずれか１項に記載の積層半導体チップ。
【請求項１７】
前記積層半導体チップの熱膨張係数は、４ｐｐｍ／Ｋ未満である請求項１〜１５のいずれか１項に記載の積層半導体チップ。
【請求項１８】
前記第２チップの熱膨張係数に対する前記アンダーフィル物質の熱膨張係数の比率は、１／３未満である請求項１〜１７のいずれか１項に記載の積層半導体チップ。
【請求項１９】
前記アンダーフィル物質の熱膨張係数は、前記第１チップの熱膨張係数より大きく、前記モールディング材の熱膨張係数より小さい請求項１〜１８のいずれか１項に記載の積層半導体チップ。
【請求項２０】
前記アンダーフィル物質の容積に対する前記モールディング物質の容積の比率は、互いに同一であるかまたは２未満である請求項１〜１９のいずれか１項に記載の積層半導体チップ。
【請求項２１】
前記第１チップ、前記第２チップ、および前記アンダーフィル物質を含む断面において、
前記アンダーフィル物質は、前記第２チップの第１側壁の第１位置から、前記第１チップの上部面での前記アンダーフィル物質の角部の第２位置までの第１距離だけ前記第１チップの前記上部面に沿って形成され、
前記アンダーフィル物質は前記第１側壁から前記モールディング物質の上部面の角部までの第２距離だけ前記第２チップの上部面に沿って形成される上部面を含み、
前記第１距離に対する前記第２距離の比率は０．５以下である請求項１〜２０のいずれか１項に記載の積層半導体チップ。
【請求項２２】
前記第１チップの側壁から水平方向に伸延する前記アンダーフィル物質の最大厚さは、７００μｍである請求項１〜２１のいずれか１項に記載の積層半導体チップ。
【請求項２３】
前記第２チップの側壁から水平方向に伸延する前記アンダーフィル物質の上部面の距離は、前記第２チップの他の側壁から水平方向に伸延する前記アンダーフィル物質の上部面の距離と互いに異なる請求項１〜２２のいずれか１項に記載の積層半導体チップ。
【請求項２４】
前記第２チップの背面に付着されたヒートシンクをさらに含む請求項１〜２３のいずれか１項に記載の積層半導体チップ。
【請求項２５】
前記第１チップ下部に配置されたパッケージ基板を含む請求項１〜２４のいずれか１項に記載の半導体装置。
【請求項２６】
前記第２チップ、前記第２チップの側壁、および前記モールディング材の側壁の一部と前記パッケージ基板との間の空間を覆う充填材をさらに含む請求項２５に記載の半導体装置。
【請求項２７】
前記パッケージ基板の上部面から前記モールディング部の上部面までの高さをｈとするとき、前記パッケージ基板の上部面から前記充填材の上部面までの高さは０．７ｈ以上である請求項２６に記載の半導体装置。
【請求項２８】
第１チップと、
前記第１チップ上の第２チップと、
前記第１チップの上部面と前記第２チップの下部面との間に形成された導電性バンプと、
前記第１チップと前記第２チップとの間に介在し、前記導電性バンプを封止し、前記第２チップの側壁に沿って前記第２チップの上部面に形成されるアンダーフィル物質と、を有し、
前記第１チップの厚さは５０μｍ以上であり、前記第２チップの厚さは５０μｍ以下である積層半導体チップ。
【請求項２９】
第１チップと、
前記第１チップ上の第２チップと、
前記第１チップの上部面と前記第２チップの下部面との間に形成された導電性バンプと、
前記第１チップと前記第２チップの間に介在し、前記導電性バンプを封止し、前記第２チップの側壁に沿って前記第２チップの上部面に形成されるアンダーフィル物質と、を有し、
前記第１チップの下部面から前記第２チップの上部面までの厚さは１２０μｍ以下である積層半導体チップ。
【請求項３０】
基板を提供し、
前記基板上に積層チップを実装し、
前記積層チップは、
第１チップと、
前記第１チップ上の第２チップと、
前記第１チップの上部面と前記第２チップの下部面との間で形成される導電性バンプと、
前記第１チップと前記第２チップとの間に介在し、前記導電性バンプを封止し、前記第２チップの側壁に沿って前記第２チップの上面に形成されたアンダーフィル物質と、を有し、
前記積層チップの熱膨張係数は６ｐｐｍ／Ｋ以下である半導体パッケージ装置の製造方法。
【請求項３１】
前記積層チップの熱膨張係数は４ｐｐｍ／Ｋ以下である請求項３０に記載の半導体パッケージ装置の製造方法。
【請求項３２】
前記アンダーフィル物質は第１サブアンダーフィル部および第２サブアンダーフィル部を含み、各々は同一な物質を含む請求項３０または３１に記載の半導体パッケージ装置の製造方法。
【請求項３３】
前記第１サブアンダーフィル部および前記第２サブアンダーフィル部は互いに異なる時刻に形成された請求項３２に記載の半導体パッケージ装置の製造方法。
【請求項３４】
前記第２チップの熱膨張係数および前記アンダーフィル物質の熱膨張係数の比率は１／３より小さい請求項３０〜３３のいずれか１項に記載の半導体パッケージ装置の製造方法。
【請求項３５】
前記第２チップの熱膨張係数および前記アンダーフィル物質の熱膨張係数の比率は１／６より小さい請求項３０〜３３のいずれか１項に記載の半導体パッケージ装置の製造方法。
【請求項３６】
基板を提供し、
前記基板上に積層チップを実装し、
前記積層チップは、
第１チップと、
前記第１チップ上の第２チップと、
前記第１チップの上部面と前記第２チップの下部面との間で形成される導電性バンプと、
前記第１チップと前記第２チップとの間に介在し、前記導電性バンプを封止し、前記第２チップの側壁に沿って前記第２チップの上部面に形成されたアンダーフィル物質と、
前記第１チップの上部面上の前記アンダーフィル物質の外側面上のモールディング材と、を有し、
前記アンダーフィル物質の容積に対する前記モールディング材の容積の比率は、互いに同一であるかまたは２より小さい半導体パッケージ装置の製造方法。
【請求項３７】
前記アンダーフィル物質の容積に対する前記モールディング材の容積の比率は、互いに同一であるかまたは１より小さい請求項３６に記載の半導体パッケージ装置の製造方法。
【請求項３８】
フェイスダウン構造で、基板内に形成された第１導電性ビアと接続されたチップパッドを含む複数の第１半導体チップを、前記基板の上部面の互いに異なる位置に実装し、
前記複数の第１半導体チップ周囲にモールディング物質を形成し、
前記複数の第１半導体チップが前記基板に実装された状態で前記複数の第１半導体チップの背面をエッチングし、
前記複数の第１半導体チップの背面をエッチングした後に前記基板を単数化し、
基板の一部と第１半導体チップの複数の第１組合せを形成する
ことを含む半導体装置の製造方法。
【請求項３９】
前記エッチング工程は、化学的物理的研磨工程を含む請求項３８に記載の半導体装置の製造方法。
【請求項４０】
前記基板は、半導体ウェハを含む請求項３８または３９に記載の半導体装置の製造方法。
【請求項４１】
前記基板は、ガラス基板である請求項３８または３９に記載の半導体装置の製造方法。
【請求項４２】
前記基板を単数化した後、
前記複数の第１組合せのうち少なくとも一つの第１組合せを第２チップに実装することをさらに含む請求項３８〜４１のいずれか１項に記載の半導体装置の製造方法。
【請求項４３】
前記基板を単数化した後、
前記複数の第１組合せのうち少なくとも一つの第１組合せを半導体パッケージ基板に実装することをさらに含む請求項３８〜４１のいずれか１項に記載の半導体装置の製造方法。
【請求項４４】
第１チップと、
前記第１チップ上の第２チップと、
前記第１チップの上部面と前記第２チップの下部面との間で形成される導電性バンプと、
前記第１チップと前記第２チップとの間に介在し、前記導電性バンプを封止し、前記第１チップの上部面から前記第２チップの側壁に沿って前記第２チップの上部面に形成されたアンダーフィル物質と、を有し、
前記第１チップ、前記第２チップ、および前記アンダーフィル物質を含む断面において、
前記アンダーフィル物質は、前記第２チップの第１側壁の第１位置から前記第１チップの上部面での前記アンダーフィル物質の角部の第２位置までの第１距離だけ前記第１チップの上部面に沿って形成され、
前記アンダーフィル物質は、前記第１側壁から前記モールディング物質の上部面の角部までの第２距離だけ前記第２チップの上部面に沿って形成される上部面を含み、
前記第１距離に対する前記第２距離の比率が０．５以下である積層半導体チップ。
【請求項４５】
前記第１距離に対する前記第２距離の比率が０．３以下である請求項４４に記載の積層半導体チップ。
【請求項４６】
前記第１距離に対する前記第２距離の比率が０．１以下である請求項４４または４５に記載の積層半導体チップ。
【請求項４７】
前記第２チップは、前記第１チップ上に直接実装された請求項４４〜４６のいずれか１項に記載の半導体パッケージ。
【請求項４８】
前記アンダーフィル物質は、前記第１チップの上部面と接する請求項４４〜４７のいずれか１項に記載の半導体パッケージ。
【請求項４９】
第１集積回路を含むウェハの第１ダイ領域上に少なくとも一つの第１半導体チップを実装し、
第２集積回路を含む前記ウェハの第２ダイ領域上に少なくとも一つの第２半導体チップを実装し、
前記第１半導体チップおよび第２半導体チップ下部と、前記第１半導体チップおよび第２半導体チップの側面に沿って上部にアンダーフィル物質を形成し、
前記アンダーフィル物質の周囲にモールディング材を形成し、
前記モールディング材および前記アンダーフィル物質をエッチングし、
前記第１半導体チップおよび第２半導体チップの背面を露出させる
ことを含む半導体装置の製造方法。
【請求項５０】
前記アンダーフィル物質および前記モールディング材の上部面と、前記第１半導体チップおよび第２半導体チップの背面は、同一高さである請求項４９に記載の半導体装置の製造方法。
【請求項５１】
前記アンダーフィル物質および前記モールディング材の上部面と、前記第１半導体チップおよび第２半導体チップの背面は、同一平面上にある請求項４９または５０に記載の半導体装置の製造方法。
【請求項５２】
前記エッチング工程は、前記モールディング材および前記アンダーフィル物質に化学的機械的研磨工程を行うことを含む請求項４９〜５１のいずれか１項に記載の半導体装置の製造方法。
【請求項５３】
前記エッチング工程は、前記第１半導体チップおよび第２半導体チップを薄くすることを含む請求項４９〜５２のいずれか１項に記載の半導体装置の製造方法。
【請求項５４】
前記エッチング工程は、前記第１半導体チップおよび第２半導体チップの背面をグラインディングし、前記第１半導体チップおよび第２半導体チップを薄くすることを含む請求項４９〜５２のいずれか１項に記載の半導体装置の製造方法。
【請求項５５】
前記第１半導体チップおよび第２半導体チップの背面上にヒートシンクを付着することをさらに含む請求項４９〜５４のいずれか１項に記載の半導体装置の製造方法。
【請求項５６】
前記ウェハを切断して前記第１集積回路を含む前記第１ダイから前記第２集積回路を含む前記第２ダイを分離することをさらに含む請求項４９〜５５のいずれか１項に記載の半導体装置の製造方法。
【請求項５７】
第１チップと、
前記第１チップ上に積層された第２チップと、
前記第１チップの上部面と前記第２チップの下部面との間に形成された導電性バンプと、
前記第１チップと前記第２チップ上に介在し、前記導電性バンプを封止し、前記第２チップの側壁に沿って形成され、前記第２チップの側壁で前記第２チップの上部面に配置された最大高さ粗さ（Ｒｚ）が５μｍ以内である最上部面を有するアンダーフィル物質と、
前記第１チップの上部面上の前記アンダーフィル物質の外側面上に配置され、前記アンダーフィル物質によって前記第２チップの側壁から離隔されたモールディング材と、
を含む積層半導体チップ。
【請求項５８】
前記モールディング材の上部面全体、前記アンダーフィル物質の上部面全体、および前記第１チップの上部面全体の最大高さ粗さは５μｍ以内である請求項５７に記載の積層半導体チップ。
【請求項５９】
前記モールディング材は前記第２チップの側壁と接しない請求項５７または５８に記載の積層半導体チップ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、積層半導体チップ、半導体装置およびこれらの製造方法に関する。
【背景技術】
【０００２】
今日の電子産業においては、軽量化、小型化、高速化、多機能化、および高性能化した製品を、より安価で製造しようとする傾向にある。この目標を達成するために、マルチチップ積層パッケージ（ｍｕｌｔｉ−ｃｈｉｐ  ｓｔａｃｋｅｄ  ｐａｃｋａｇｅ）技術またはシステムインパッケージ（Ｓｙｓｔｅｍ  ｉｎ  ｐａｃｋａｇｅ）技術が使用される。多くの場合、マルチチップ積層パッケージ技術またはシステムインパッケージ技術は、基板貫通ビア（Ｔｈｒｏｕｇｈ  ｖｉａ）を使用する。
【０００３】
マルチチップ積層パッケージまたはシステムインパッケージは、複数個の単位半導体素子の機能を、単一の半導体パッケージで達成できる。マルチチップ積層パッケージまたはシステムインパッケージは、通常の単一チップパッケージに比べ、多少厚いが、平面的には単一チップパッケージとサイズがほぼ同一である。したがって、マルチチップ積層パッケージまたはシステムインパッケージは、携帯電話機、ノートブックコンピュータ、メモリカード、携帯用ビデオカメラなどのような高機能で、かつ小型または移動性が要求される製品に主に使用される。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】米国特許第７２６２０７７号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明が解決しようとする課題は、熱を効率的に放出し、かつ熱膨張による半導体装置の信頼度が低下することを防止できる積層半導体チップ、半導体装置およびその製造方法を提供することである。
【０００６】
本発明の技術的課題は、以上で言及した技術的課題に制限されず、また言及されていない他の技術的課題は、次の記載から当業者に明確に理解できるであろう。
【課題を解決するための手段】
【０００７】
前記技術的課題を達成するための本発明の積層半導体チップの一実施形態は、第１チップと、前記第１チップ上に積層された第２チップと、前記第１チップの上部面と前記第２チップの下部面との間に形成された導電性バンプと、前記第１チップと前記第２チップとの間に介在し、前記導電性バンプを封止し（ｅｎｃａｐｓｕｌａｔｉｎｇ）、前記第２チップの側壁に沿って形成され、前記第２チップの上部面と連続的な略平面となるように形成され、前記第２チップの前記上部面に隣接して形成された上部面を有するアンダーフィル物質と（ｈｏｍｏｇｅｎｅｏｕｓ  ｉｎｔｅｇｒａｌ  ｕｎｄｅｒｆｉｌｌ  ｍａｔｅｒｉａｌ）、前記第１チップの前記上部面上の前記アンダーフィル物質の外側面上に配置され、前記第２チップと前記アンダーフィル物質を含む断面において、前記アンダーフィル物質によって前記第２チップの側壁から離隔され、前記第２チップの側壁と接しないモールディング材と、を含む。
【０００８】
前記技術的課題を達成するための本発明の積層半導体チップの他の実施形態は、第１チップと、前記第１チップ上の第２チップと、前記第１チップの上部面と前記第２チップの下部面との間に形成された導電性バンプと、前記第１チップと前記第２チップとの間に介在し、前記導電性バンプを封止し、前記第２チップの側壁に沿って前記第２チップの上部面に形成されるアンダーフィル物質と、を有し、前記第１チップの厚さは５０μｍ以上であり、前記第２チップの厚さは５０μｍ以下であることを含む。
【０００９】
前記技術的課題を達成するための本発明の半導体パッケージ装置の製造方法の実施形態は、基板を提供し、前記基板上に積層チップを実装し、前記積層チップは、第１チップと前記第１チップ上の第２チップと、前記第１チップの上部面と前記第２チップの下部面との間で形成される導電性バンプと、前記第１チップと前記第２チップとの間に介在し、前記導電性バンプを封止し、前記第２チップの側壁に沿って前記第２チップの上面に形成されたアンダーフィル物質と、を有し、前記積層チップの熱膨張係数は６ｐｐｍ／Ｋ以下であることを含む。
【００１０】
前記技術的課題を達成するための本発明の半導体パッケージ装置の製造方法の実施形態は、基板を提供し、前記基板上に積層チップを実装し、前記積層チップは、第１チップと、前記第１チップ上の第２チップと、前記第１チップの上部面と前記第２チップの下部面との間で形成される導電性バンプと、前記第１チップと前記第２チップとの間に介在し、前記導電性バンプを封止し、前記第２チップの側壁に沿って前記第２チップの上部面に形成されたアンダーフィル物質と、前記第１チップの上部面上の前記アンダーフィル物質の外側面上のモールディング材と、を有し、前記アンダーフィル物質の容積に対する前記モールディング材の容積の比率は互いに同一であるかまたは２より小さいことを含む。
【００１１】
前記技術的課題を達成するための本発明の半導体装置の製造方法の一実施形態は、フェイスダウン構造（ｆａｃｅ  ｄｏｗｎ  ｃｏｎｆｉｇｕｒａｔｉｏｎ）で、基板内に形成された第１導電性ビアと接続されたチップパッドを含む複数の第１半導体チップを、基板の上部面の互いに異なる位置に実装し、前記複数の第１半導体チップ周囲にモールディング物質を形成し、前記複数の第１半導体チップが前記基板に実装された状態で前記複数の第１半導体チップの背面をエッチングし、前記複数の第１半導体チップの背面をエッチングした後に前記基板を単数化し（ｓｉｎｇｕｌａｔｉｎｇ）、基板の一部と第１半導体チップの複数の第１組合せを形成することを含む。
【００１２】
前記技術的課題を達成するための本発明の積層半導体チップの他の実施形態は、第１チップと、前記第１チップ上の第２チップと、前記第１チップの上部面と前記第２チップの下部面との間で形成される導電性バンプと、前記第１チップと前記第２チップとの間に介在し、前記導電性バンプを封止し、前記第１チップの上部面から前記第２チップの側壁に沿って前記第２チップの上部面に形成されたアンダーフィル物質と、を有し、前記第１チップ、前記第２チップ、および前記アンダーフィル物質を含む断面において、前記アンダーフィル物質は、前記第２チップの第１側壁の第１位置から前記第１チップの上部面での前記アンダーフィル物質の角部の第２位置までの第１距離だけ前記第１チップの上部面に沿って形成され、前記アンダーフィル物質を前記第１側壁から前記モールディング物質の上部面の角部までの第２距離だけ前記第２チップの上部面に沿って形成される上部面を含み、前記第１距離に対する前記第２距離の比率が０．５以下であることを含む。
【００１３】
前記技術的課題を達成するための本発明の半導体装置の製造方法の他の実施形態は、第１集積回路を含むウェハの第１ダイ領域上に少なくとも一つの第１半導体チップを実装し、第２集積回路を含む前記ウェハの第２ダイ領域上に少なくとも一つの第２半導体チップを実装し、前記第１半導体チップおよび第２半導体チップ下部と、前記第１半導体チップおよび第２半導体チップの側面（ｓｉｄｅ）に沿って上部にアンダーフィル物質を形成し、前記アンダーフィル物質の周囲にモールディング材を形成し、前記モールディング材および前記アンダーフィル物質をエッチングし、前記第１半導体チップおよび第２半導体チップの背面を露出させることを含む。
【００１４】
前記技術的課題を達成するための本発明の積層半導体チップの他の実施形態は、第１チップと、前記第１チップ上に積層された第２チップと、前記第１チップの上部面と前記第２チップの下部面との間に形成された導電性バンプと、前記第１チップと前記第２チップ上に介在し、前記導電性バンプを封止し、前記第２チップの側壁に沿って形成され、前記第２チップの側壁で前記第２チップの上部面に配置された最大高さ粗さが５μｍ以内である最上部面を有するアンダーフィル物質と、前記第１チップの上部面上の前記アンダーフィル物質の外側面上に配置され、前記アンダーフィル物質によって前記第２チップの側壁から離隔されたモールディング材と、を含む。
【００１５】
その他の実施形態の具体的な内容は詳細な説明および図面に含まれている。
【図面の簡単な説明】
【００１６】
【図１】本発明の一実施形態による半導体装置の平面図である。
【図２】図１に示すＩ−Ｉ’線に沿って切断した断面図である。
【図３】図２に示すＡの拡大図である。
【図４】図３に示す変形例を説明するための図である。
【図５Ａ】図２に示すＢの変形例を説明するための拡大図である。
【図５Ｂ】図２に示すＢの変形例を説明するための拡大図である。
【図６Ａ】図２に示すＢの変形例を説明するための拡大図である。
【図６Ｂ】図２に示すＢの変形例を説明するための拡大図である。
【図７】印刷回路基板上に半導体チップが配置される場合を説明するための図である。
【図８】本発明の他の実施形態による半導体装置の断面図である。
【図９】本発明の他の実施形態による半導体装置の断面図である。
【図１０】本発明の他の実施形態による半導体装置の断面図である。
【図１１】本発明の他の実施形態による半導体装置の断面図である。
【図１２】本発明の他の実施形態による半導体装置の断面図である。
【図１３】本発明の他の実施形態による半導体装置の断面図である。
【図１４】本発明の他の実施形態による半導体装置の断面図である。
【図１５】本発明の他の実施形態による半導体装置の断面図である。
【図１６】本発明の他の実施形態による半導体装置の断面図である。
【図１７】本発明の他の実施形態による半導体装置の断面図である。
【図１８】本発明の他の実施形態による半導体装置の断面図である。
【図１９】本発明の他の実施形態による半導体装置の断面図である。
【図２０】本発明の一実施形態による半導体装置の製造方法を説明するための断面図である。
【図２１】本発明の一実施形態による半導体装置の製造方法を説明するための断面図である。
【図２２】本発明の他の実施形態による半導体装置の製造方法を説明するための断面図である。
【図２３】本発明の他の実施形態による半導体装置の製造方法を説明するための断面図である。
【図２４】本発明の他の実施形態による半導体装置の製造方法を説明するための断面図である。
【図２５】本発明の他の実施形態による半導体装置の製造方法を説明するための断面図である。
【図２６】本発明の他の実施形態による半導体装置の製造方法を説明するための断面図である。
【図２７】本発明の他の実施形態による半導体装置の製造方法を説明するための断面図である。
【図２８】本発明の他の実施形態による半導体装置の製造方法を説明するための断面図である。
【図２９】本発明の他の実施形態による半導体装置の製造方法を説明するための断面図である。
【図３０】本発明の他の実施形態による半導体装置の製造方法を説明するための断面図である。
【図３１】本発明の他の実施形態による半導体装置の製造方法を説明するための断面図である。
【図３２】本発明の他の実施形態による半導体装置の製造方法を説明するための断面図である。
【図３３】本発明の他の実施形態による半導体装置の製造方法を説明するための断面図である。
【図３４】本発明の他の実施形態による半導体装置を説明するための断面図である。
【図３５】本発明の他の実施形態による半導体装置を説明するための断面図である。
【図３６】本発明の一実施形態による半導体装置が適用されるメモリカードを示す概略図である。
【図３７】本発明の一実施形態による半導体装置が適用される電子システムを示すブロック図である。
【図３８】図３７に示す電子システムが携帯電話に適用される例を示す図である。
【発明を実施するための形態】
【００１７】
本発明の利点、特徴、およびそれらを達成する方法は、添付される図面と共に詳細に後述される実施形態を参照すると明確になるであろう。しかし、本発明は、以下で開示される実施形態に限定されるものではなく、互いに異なる多様な形態で具現されうる。本実施形態は、単に本発明の開示が完全になるように、本発明が属する技術分野で通常の知識を有する者が発明を実施できる程度に本発明を開示するものであり、本発明は、特許請求の範囲によってのみ定義される。図面において表示された構成要素のサイズおよび相対的なサイズは、説明を明瞭にするために誇張される場合がある。
【００１８】
明細書全体にかけて同一の参照符号は同一構成要素を指し、「および／または」は言及されたアイテムの各々および一つ以上のすべての組合せを含む。
【００１９】
本明細書で使用された用語は、実施形態を説明するためであり、本発明を制限するものではない。本明細書において単数形は、文言で特別に言及しない限り、複数形をも含む。明細書で使用される「含む（ｃｏｍｐｒｉｓｅｓ）」または「で作られている（ｍａｄｅ  ｏｆ）」は、言及した構成要素、段階、動作または素子に対する、一つ以上の他の構成要素、段階、動作または素子の存在または追加を排除しない。
【００２０】
第１、第２等が、多様な素子、構成要素を説明するために使用される。しかしながら、これら素子、構成要素および／またはセクションは、これらの用語によって制限されないことはもちろんである。これらの用語は、単に一つの構成要素を他の構成要素と区別するために使用されるものである。したがって、以下で言及される第１構成要素は、本発明の技術的思想内で第２構成要素であり得ることはもちろんである。
【００２１】
本明細書で記述する実施形態は、本発明の理想的な概略図である平面図および断面図を参照して説明する。したがって、製造技術または許容誤差などによって例示する図の形態が変形されてもよい。したがって、本発明の実施形態は、図示する特定形態に制限されるものではなく、製造工程により生成される形態の変化も含むものである。したがって、図面で例示する領域は概略的な属性を有し、図面で例示する領域の模様は素子の領域の特定形態を例示するためのものであり、発明の範囲を制限するものではない。
【００２２】
他に定義されなければ、本明細書で使用されるすべての用語（技術および科学的用語を含む）は、本発明が属する技術分野で通常の知識を有する者に共通に理解され得る意味において使用される。
【００２３】
以下、図１〜図７を参照して、本発明の一実施形態による半導体装置について説明する。図１は、本発明の一実施形態による半導体装置の平面図である。図２は、図１に示すＩ−Ｉ’線に沿って切断した断面図である。図３は、図２に示すＡの拡大図である。図４は、図３に示す変形例を説明するための図である。図５Ａ、図５Ｂ、図６Ａ、および図６Ｂは、図２に示すＢの変形例を説明するための拡大図である。図７は、印刷回路基板上に半導体チップが配置される場合を説明するための図である。
【００２４】
図１〜図３を参照すると、本実施形態に係る半導体装置３００は、第１チップ１０、第１チップ１０上に積層される第２チップ２０、第１チップ１０と第２チップ２０との間および第２チップ２０の側壁を覆うアンダーフィル（ｕｎｄｅｒｆｉｌｌ）部２８、およびアンダーフィル部２８によって第２チップ２０から離隔されているモールディング（ｍｏｌｄｉｎｇ）部２９を含む。
【００２５】
本実施形態において、チップ（１０、２０）は、集積回路（ＩＣ）を含む半導体基板であるものとする。しかし、「チップ（ｃｈｉｐ）」は、必ずしも半導体チップである必要はなく、ＩＣを含む必要もない。チップが半導体物質からなるかまたはＩＣを含むかに関係なく、チップは、ウェハから分離された物質（物体）であり、半導体装置、例えば半導体装置３００内で一つの層（ｌａｙｅｒ）として構成される。他の実施形態では、例えば、第１チップ１０のようなチップは、半導体物質から形成される。しかし、さらに他の実施形態では、第１チップ１０のようなチップは、ガラス物質または他の非導電性物質から形成されてもよい。
【００２６】
以下の説明で、チップ（１０、２０）は、ウェハから切断された半導体基板を意味する。しかし、前述したように、これらは一つ以上のチップまたは、他の物質から形成されてもよく、ＩＣを含んでも、含まなくてもよい。本実施形態では、第１チップ１０は第１半導体基板１１を含み、当該第１半導体基板１１には、当該第１半導体基板１１を貫く貫通ビア１２が形成される。
【００２７】
第１半導体基板１１は、例えば、シリコン基板、ＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板、シリコンゲルマニウム基板などを含んでもよいが、これに限定されない。第１半導体基板１１は、第１面１１ａおよび第１面１１ａと対向する第２面１１ｂを含む。本実施形態では、第１面１１ａは、集積回路１１１が配置される活性面（ａｃｔｉｖｅ  ｓｕｒｆａｃｅ）であり、第２面１１ｂは第１面１１ａと対向する背面（ｂａｃｋ  ｓｉｄｅ）である。または、第１面１１ａを上部面（ｕｐｐｅｒ  ｓｕｒｆａｃｅ）とすることもできるし、第２面１１ｂを下部面（ｌｏｗｅｒ  ｓｕｒｆａｃｅ）とすることもできる。第２面１１ｂには、他の集積回路が形成されなくてもよく、必要に応じて再配線（Ｒｅ−Ｄｉｓｔｒｉｂｕｔｉｏｎ  Ｌａｙｅｒ：ＲＤＬ）を形成してもよい。
【００２８】
集積回路１１１は、メモリ回路またはロジック回路を含んでもよい。集積回路１１１は、例えば、一つ以上のトランジスタ、相互接続配線、またはトランジスタと相互接続配線との組合せである。具体的には、集積回路１１１は、例えば、ランダムアクセスメモリ（Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ：ＲＡＭ）、不揮発性メモリ（Ｎｏｎｖｏｌａｔｉｌｅ  ｍｅｍｏｒｙ）、メモリ制御回路、アプリケーションプロセッサ（Ａｐｐｌｉｃａｔｉｏｎ  ｐｒｏｃｅｓｓｏｒ）回路、パワーサプライ（Ｐｏｗｅｒ  ｓｕｐｐｌｉｅｒ）回路、モデムまたはＲＦ（Ｒａｄｉｏ  Ｆｒｅｑｕｅｎｃｙ）回路、中央処理装置（ＣＰＵ）、配線パターンを含むインターポーザ（Ｉｎｔｅｒｐｏｓｅｒ）のうち少なくとも一つである。
【００２９】
集積回路１１１は、内部配線パターン１１２のような導電性物質パターンを介して、チップパッド１５、貫通ビア１２などと接続することができる。内部配線パターン１１２とは、例えば、コンタクトビア１１３および配線パターン１１４である。貫通ビア１２は、それぞれの導電性パッド２５を介して、それぞれの導電部材２６に接続することができる。
【００３０】
本実施形態では、集積回路１１１および内部配線パターン１１２は、層間絶縁膜１７により覆われる。層間絶縁膜１７は、絶縁物質を含む単一膜または複数の絶縁膜を含んでもよい。層間絶縁膜１７上に、チップパッド１５を露出する不動態皮膜１８を配置してもよい。
【００３１】
貫通ビア１２は、第１半導体基板１１を貫くビアホール１１６の壁面に形成されるビア絶縁膜１３と、ビア絶縁膜１３上に配置されるビア電極１４とを含む。ビア電極１４は、ビア絶縁膜上において、ビアホール１１６を満たすように形成される。例えば、ビア絶縁膜１３はシリコン酸化物であり、ビア電極１４は銅であるが、これに限定されない。図示しないが、ビア絶縁膜１３とビア電極１４との間にバリア膜（ｂａｒｒｉｅｒ  ｌａｙｅｒ）が介在してもよい。当該バリア膜は、ビア電極１４に含まれる導電性物質が第１半導体基板１１に拡散することを防ぐ。ビア電極１４をメッキ方式で形成する場合、バリア膜とビア電極１４との間にシード層（ｓｅｅｄ  ｌａｙｅｒ）（図示せず）が介在してもよい。
【００３２】
第１半導体基板１１の第２面１１ｂには、貫通ビア１２を露出する背面絶縁膜１９が配置される。背面絶縁膜１９は、貫通ビア１２の形成過程で、第１半導体基板１１が導電性物質により汚染されることを防止する。背面絶縁膜１９は、複数の絶縁膜から形成してもよい。例えば、背面絶縁膜１９は、シリコン酸化膜、シリコン窒化膜、およびシリコン酸窒化膜のうち少なくとも一つを含む。
【００３３】
図４を参照すると、第２面１１ｂ上には、ビア電極１４と電気的に接続する再配線１１５が形成される。この場合、第２半導体チップ２０の第２導電部材２６は、再配線１１５上に配置してもよい。
【００３４】
チップパッド１５上には、第１導電部材１６が形成される。第１導電部材１６は、例えば、導電性バンプ（ｃｏｎｄｕｃｔｉｖｅ  ｂｕｍｐ）、導電性スペーサ（ｃｏｎｄｕｃｔｉｖｅ  ｓｐａｃｅｒ）、ソルダボール（ｓｏｌｄｅｒ  ｂａｌｌ）、ピングリッドアレイ（Ｐｉｎ  Ｇｒｉｄ  Ａｒｒａｙ：ＰＧＡ）およびこれらの組合せからなる一群から選択された一つを含む。
【００３５】
アンダーフィル部２８は、第２導電部材２６または第２半導体チップ２０を外部の湿気などから保護し、第２半導体チップ２０を第１半導体チップ１０に固定させる役割を果たす。本実施形態では、アンダーフィル部２８は、第１半導体チップ１０と第２半導体チップ２０との間および第２半導体チップ２０の側壁３０を覆う。アンダーフィル部２８は、第２半導体チップ２０の側壁３０全体を覆ってもよい。アンダーフィル部２８は、アンダーフィル物質（ｈｏｍｏｇｅｎｅｏｕｓ  ｉｎｔｅｇｒａｌ  ｕｎｄｅｒｆｉｌｌ  ｍａｔｅｒｉａｌ）、例えば、単一反復構造（ｓｉｎｇｌｅ  ｃｏｎｔｉｎｕｏｕｓ  ｓｔｒｕｃｔｕｒｅ）で形成されたエポキシ樹脂またはシリカおよび樹脂調合物から構成されてもよい。または、アンダーフィル物質は、エポキシ樹脂および金属酸化物（例えば、Ａｌ２Ｏ３）を含んでもよい。また、アンダーフィル物質はシリカおよび樹脂の組合せ、およびＡｌ２Ｏ３を含んでもよい。本実施形態では、アンダーフィル物質は、第１チップ１０と第２チップ２０との間に配置し、導電部材２６を封止し、第２チップ２０の側壁に沿って延長される。または、アンダーフィル物質は、第２チップ２０の全体側壁に沿って形成されてもよい。アンダーフィル物質は、第２チップ２０の第１側上において、第２チップ２０の上部面２１ａと連続的な略平面となるように形成されてもよい。この時、第２チップ２０の上部面に隣接して位置するアンダーフィル物質上の面を、第１上部面２８ａとする。また、アンダーフィル物質は、前記第１側に対向する第２チップ２０の第２側上において、第２チップ２０の上部面２１ａと連続的な略平面となるように形成され、第２チップ２０の上部面に隣接して位置するアンダーフィル物質上の面を、第２上部面２８ｂとする。本実施形態では、第１上部面２８ａは、第２上部面２８ｂより広い面積を有する。また、アンダーフィル部２８は、第２半導体チップ２０の側壁３０とモールディング部２９との間に形成され、アンダーフィル部２８により、モールディング部２９は第２半導体チップ２０から離隔される。
【００３６】
モールディング物質は、第１チップの上部表面１１ｂ上のアンダーフィル物質の外側表面上に形成される。したがって、モールディング物質が第２チップの側壁と接しないように、モールディング部をアンダーフィル物質によって第２チップ２０の側壁から分離できる。また、図示しないが、モールディング物質は、第２チップ２０の上部表面の位置まで形成され、第２チップの上部表面の少なくとも一部分と接触する。このようなモールディング物質の部分は、例えば、約５μｍ以下で薄く形成される。
【００３７】
このように、本実施形態では、モールディング部２９は、アンダーフィル物質２８の外側表面に沿って形成される。しかし、アンダーフィル物質２８は、第１チップ１０の上部面１１ｂで水平にすべての方向に形成され、モールディング部２９の第１チップ１０の上部面１１ｂと接する部分が無いようにしてもよい。アンダーフィル物質およびモールディング物質の量は、多様に変更することができる。例えば、アンダーフィル物質の容積に対するモールディング物質の容積の比率は、所定の量であり得る（例えば、２以下、１以下、２以上、または１以上、など）。さらに、モールディング物質は、半導体装置３００に使用しなくてもよい。
【００３８】
本実施形態では、第２半導体チップ２０の第２半導体基板２１は、アンダーフィル部２８と接するが、モールディング部２９とは接触しない。ここで、第２半導体基板２１、アンダーフィル部２８、およびモールディング部２９の熱膨張係数（ＣＴＥ、Ｃｏｅｆｆｉｃｉｅｎｔ  ｏｆ  Ｔｈｅｒｍａｌ  Ｅｘｐａｎｓｉｏｎ）は、第２半導体基板２１、アンダーフィル部２８、およびモールディング部２９の順に増加するように配置される。また、アンダーフィル部２８およびモールディング部２９のモジュラス（ｍｏｄｕｌｕｓ）は、第２半導体基板２１のモジュラスより小さい。後述するように、このような構成によって、半導体基板や配線の発熱に起因した、半導体基板またはその周辺における反り現象等の構造上の歪みによる半導体装置３００への悪影響を回避することができる。
【００３９】
例えば、第２半導体基板２１としてシリコン基板を利用する場合、シリコン基板の熱膨張係数は約３．２ｐｐｍ／Ｋであり、モジュラスは３０ＧＰａ以上であり得る。このとき、アンダーフィル部２８は熱膨張係数が約１０〜２０ｐｐｍ／Ｋであり、モジュラスが５−１０ＧＰａであるエポキシ樹脂で形成されてもよく、モールディング部２９は熱膨張係数が約３０〜１００ｐｐｍ／Ｋであり、モジュラスが２０ＧＰａであるエポキシモールディングコンパウンド（ＥＭＣ、Ｅｐｏｘｙ  Ｍｏｌｄｉｎｇ  Ｃｏｍｐｏｕｎｄ）である。このように、第２半導体基板２１の熱膨張係数とモールディング部２９の熱膨張係数との間の熱膨張係数比が０．０３〜０．１１程度と低いことに比べ、第２半導体基板２１の熱膨張係数とアンダーフィル部２８の熱膨張係数との間の熱膨張係数比は、０．１６〜０．３２である。さらに、前述した多様な構成要素の熱膨張係数の結果により、本実施形態に係る半導体基板３００の全体の熱膨張係数は、所定の近似値（例えば、６ｐｐｍ／Ｋ、４ｐｐｍ／Ｋなど）より小さくすることができる。
【００４０】
アンダーフィル部２８とモールディング部２９は、２種以上のシリコンハイブリッド（ｓｉｌｉｃｏｎ  ｈｙｂｒｉｄ）物質で構成されてもよいが、アンダーフィル部２８を構成するシリコンハイブリッド物質の熱膨張係数がモールディング部２９を構成するシリコンハイブリッド物質の熱膨張係数より小さい条件を満たすように構成することができる。
【００４１】
図２および図７を参照して、第２半導体チップ２０が第１半導体基板１１上に配置される場合と、第２半導体チップ２０が印刷回路基板４００上に配置される場合を比較する。
【００４２】
先に、図７を参照して、印刷回路基板４００上に第２半導体チップ２０を積層する場合について説明する。印刷回路基板４００の熱膨張係数は約１０〜２０ｐｐｍ／Ｋであり、モジュラスは数ＧＰａであるとする。また、アンダーフィル部４０１の熱膨張係数は約１０〜２０ｐｐｍ／Ｋであり、モジュラスは５〜１０ＧＰａであるとする。
【００４３】
半導体装置で反り（ｗａｒｐａｇｅ）現象は、ストレス程度から分かり、ストレスは熱膨張係数の差、モジュラス、および厚さ変形量の積により計算することができる。第２半導体チップ２０の下部が印刷回路基板４００である場合には、印刷回路基板４００とアンダーフィル部４０１の熱膨張係数の差が小さく、アンダーフィル部４０１のモジュラスも第２半導体基板２１のモジュラスより小さいため、モールディング部４０２の熱膨張係数およびモジュラスが反り現象に及ぼす影響は小さいだけでなく、影響が及ばない場合もある。
【００４４】
これとは異なり、図２のように第２半導体チップ２０を、第１半導体基板１１を含む第１半導体チップ１０上に積層する場合、第１半導体基板１１の熱膨張係数は約３．２ｐｐｍ／Ｋであるが、これはアンダーフィル部２８の熱膨張係数約１０〜２０ｐｐｍ／Ｋと大きな差異がある。また、第１半導体基板１１のモジュラスは３０ＧＰａ以上と非常に大きいため、反り現象が生じる可能性がある。したがって、本実施形態では、第１半導体基板１１の上部に形成される第２半導体基板２１、アンダーフィル部２８、およびモールディング部２９の熱膨張係数が、第２半導体基板２１、アンダーフィル部２８、およびモールディング部２９の順に増加するように配置する。すなわち、第２半導体基板２１は任意の熱膨張係数を有してもよいが、アンダーフィル部２８はこれより高い熱膨張係数を有し、モールディング部２９はアンダーフィル部２８よりさらに高い熱膨張係数を有する。例えば、積層されたチップの熱膨張係数は、モールディング部２９の熱膨張係数に比べ、相対的に小さくでき、例えば、約６ｐｐｍ／Ｋである。さらに、アンダーフィル部２８およびモールディング部２９のモジュラス（ｍｏｄｕｌｕｓ）は、第２半導体基板２１のモジュラスより小さくなるようにアンダーフィル部２８およびモールディング部２９の材料を選択する。これによって、半導体装置３００の反り現象を防止または減少させることができる。
【００４５】
また、貫通ビア１２を含む第１半導体チップ１０上に第２半導体チップ２０を積層すると、第２半導体チップ２０が導電部材２６を介して第１半導体チップ１０と接続される。この時、第１半導体チップ１０と第２半導体チップ２０との間の接続面から、熱が生じる。その結果、熱発生時に第２半導体基板２１、アンダーフィル部２８、およびモールディング部２９は各々膨張するが、このとき、熱膨張係数の差が大きい素材が互いに接しているとその界面では剥離が生じ易い。
【００４６】
したがって、本実施形態では、第２半導体基板２１とモールディング部２９との間に、第２半導体基板２１の熱膨張係数より大きく、モールディング部２９の熱膨張係数より小さい熱膨張係数を有するアンダーフィル部２８を配置する。同時に、アンダーフィル部２８を第２半導体チップ２０の下部および側壁３０と接するように形成する。これによって、モールディング部２９と第２半導体チップ２０との間の熱膨張係数の差により、これらの界面において剥離が発生する危険性を減少させることができる。また、モールディング部２９とアンダーフィル部２８とが接触により接着面を確保することも有効である。
【００４７】
図２に示す本実施形態で、第２半導体基板２１の上部面２１ａは、アンダーフィル部２８およびモールディング部２９の上面部同様、露出される。すなわち、第２半導体基板２１の上部面２１ａ、アンダーフィル部２８の上部面（２８ａ、２８ｂ）およびモールディング部２９の上部面２９ａは略同一平面（ｃｏｐｌａｎａｒ）である。換言すると、第２半導体基板２１の上部面２１ａ、アンダーフィル部２８の上部面（２８ａ、２８ｂ）およびモールディング部２９の上部面２９ａは、それらの間に段差がないか、または高さの大きな変化がないため、同一平面として形成される。このような平面構造は、例えば、グラインディング（ｇｒｉｎｄｉｎｇ）工程により、共に平坦化することができる。
【００４８】
本実施形態では、図２に示すように、第２半導体基板２１の上部面２１ａ、アンダーフィル部２８の上部面（２８ａ、２８ｂ）、およびモールディング部２９の上部面２９ａは、実質的に平面であり、同一高さであってもよい。または、図５Ａおよび図５Ｂに示すように、アンダーフィル部２８の上部面（２８ａおよび／または２８ｂ）は曲面形状であってもよい。図５Ａに示すようにアンダーフィル部２８の上部面（２８ａおよび／または２８ｂ）は、凹状であるか、または図５Ｂに示すように凸状である。このような構成とするために、アンダーフィル部２８をラッピング（ｌａｐｐｉｎｇ）する工程が使用されてもよい。この工程によって、ラッピングされたアンダーフィル部２８の上部面（２８ａおよび／または２８ｂ）は、曲面形状を有することができる。また、曲率はモールディング物質の上部面全体、アンダーフィル物質の上部面全体、および第２チップの上部面全体の各々に形成してもよい。上部面（２１ａ、２８ａ、２８ｂ、２９ａ）の最大高さ粗さ（Ｒｚ）は、例えば、５μｍ以内である。
【００４９】
図６Ａおよび図６Ｂを参照すると、アンダーフィル部２８の上部面（２８ａまたは２８ｂ）とモールディング部２９の上部面２９ａとの間に、段差（ａ）がある場合がある。これは、互いに異なる材料で形成されるアンダーフィル部２８と、モールディング部２９を共にラッピングすると、アンダーフィル部２８とモールディング部２９とのエッチング率の差により、アンダーフィル部２８の上部面２８ａとモールディング部２９の上部面２９ａとの間に段差（ａ）が生じるからである。アンダーフィル部２８の上部面２８ａとモールディング部２９の上部面２９ａとは、同一曲面形状であってもよい。上部面２８ｂは、上部面２８ａと類似の段差や曲面を有してもよい。
【００５０】
本実施形態では、第２半導体チップ２０の側壁３０から水平方向（Ｘ）のアンダーフィル部２８の上部面２８ａの長さ（例えば、ｄ３）は、第２半導体チップ２０の側壁３０から水平方向（Ｘ）に第１半導体チップ１０の上部面１１ｂでのアンダーフィル部２８の下部面の長さ（例えば、ｄ２）より短くてもよい。ｄ３およびｄ２（または上部面２８ｂに対応するｄ１およびｄ４）の距離は互いに任意の最大比率（ｍａｘｉｍｕｍ  ｒａｔｉｏ）を有し、例えば、ｄ３およびｄ２の距離の最大値は０．３である。すなわち、半導体装置３００を垂直に切断した断面において、アンダーフィル物質は、第１チップ１０の上部面１１ｂに沿って第１距離ｄ２（またはｄ４）伸延する。ここで、第１距離ｄ２は、第２チップ２０の第１側壁３０の真下の第１位置から、第２チップ２０下部に位置しない第１チップ１０の上部面１１ｂのアンダーフィル物質の縁の第２位置（例えば、アンダーフィル部２８とモールディング部２９と接する地点）までである。アンダーフィル物質は、第１（または第２）側壁３０から第２距離ｄ３（またはｄ１）だけ伸延する上部面（２８ａまたは２８ｂ）を含んでもよい。本実施形態では、全体パッケージを硬化するのに充分なモールディング物質を維持している間に発生する反り現象を最小化するため、第１距離（ｄ２）に対する第２距離（ｄ３）の比率は０．５またはそれ以下であり、第１距離（ｄ４）に対する第２距離（ｄ１）の比率は０．３またはそれ以下である。
【００５１】
本実施形態では、第２半導体チップ２０の側壁３０から水平方向（Ｘ）のアンダーフィル部２８の上部面２８ｂの長さ（ｄ１）は、少なくとも５μｍである。換言すると、第２半導体チップ２０の側壁３０からモールディング部２９とアンダーフィル部とが接する地点まで、水平方向（Ｘ）に伸延するアンダーフィル部２８の上部面２８ｂの最小長さ（ｄ１）は、５μｍである。ただし、長さｄ１は１００μｍ以上である。このように、ｄ１が５μｍ以上であるとき、半導体装置３００の反り現象と、第２半導体基板２１、アンダーフィル部２８およびモールディング部２９の間の界面から剥離する危険性とを最小化することができる。また、アンダーフィル部２８を構成する物質のうち、レジン剛性確保のために含まれるレジン充填物のサイズが数μｍであり、アンダーフィル物質の厚さが５μｍ未満である場合、レジン充填物が含まれ難くなることもある。
【００５２】
アンダーフィル部２８は、第２半導体チップ２０の一側に液状のアンダーフィル材料を含むディスペンサ（ｄｉｓｐｅｎｓｅｒ）を配置し、ディスペンサから液状のアンダーフィル材料を第２半導体チップ２０と第１半導体チップ１０との間に注入して形成してもよい。本実施形態では、ディスペンサが配置された一側に形成されたアンダーフィル部２８の一定領域で、第２半導体チップ２０の側壁３０から水平方向（Ｘ）に伸延するアンダーフィル部２８の上部面２８ａの長さ（ｄ３）は、アンダーフィル部２８の上部面の残りの領域より長くてもよい。すなわち、ｄ１は、ｄ３と互いに異なってもよい。
【００５３】
アンダーフィル部２８の側壁は、第２半導体基板２１の上部面２１ａから下部面に行くほど、第２半導体基板２１の側壁３０から水平方向（Ｘ）への厚さが厚くなるテーパー形状を有してもよい。
【００５４】
第１半導体チップ１０とアンダーフィル部２８が接する面において、第２半導体チップ２０の側壁３０から水平方向（Ｘ）に伸延するアンダーフィル部２８の長さ（ｄ２、ｄ４）は、例えば５００〜７００μｍである。第２半導体チップ２０の側壁に隣接する他の領域より厚く形成されたアンダーフィル部２８の一定領域において、第１半導体チップ１０とアンダーフィル部２８が接する面での第２半導体チップ２０の側壁３０から水平方向（Ｘ）に伸延するアンダーフィル部２８の長さ（ｄ２）も、７００μｍ以下である。本実施形態では、アンダーフィル部２８の一定領域において、ｄ２は、アンダーフィル部２８の他の領域において、第１半導体チップ１０とアンダーフィル部２８が接する面での第２半導体チップ２０の側壁３０から水平方向（Ｘ）に伸延するアンダーフィル部２８の長さ（ｄ４）より大きくてもよい。
【００５５】
ｄ２が７００μｍ以下であるとき、モールディング部２９と第１半導体チップ１０との接着面積を最も確保することができる。アンダーフィル部２８の長さ（ｄ２）が７００μｍを超過する場合、第１半導体チップ１０に印加される機械的ストレス（ｍｅｃｈａｎｉｃａｌ  ｓｔｒｅｓｓ）が急激に増加し、第１半導体チップ１０に反り現象を誘発する。これはチップクラック（ｃｒａｃｋ）となり、上下部チップのジョイント不良を発生させるため、アンダーフィル部２８の長さ（ｄ２）は７００μｍ以下にする必要がある。
【００５６】
本実施形態において、図示していないが、第２半導体チップ２０は貫通ビアを含んでもよく、また含まなくてもよい。
【００５７】
図８を参照して本発明の他の実施形態による半導体装置について説明する。図８は、本発明の他の実施形態による半導体装置の断面図である。図１〜図６と実質的に同一構成要素に対しては同一図面符号を使用し、該当構成要素に対する詳細な説明は省略する。
【００５８】
図８を参照すると、半導体装置３０１は第２半導体基板２１の上部面２１ａに接着特性を有しながら上部面２１ａに接して形成された熱伝達物質（ＴＩＭ：Ｔｈｅｒｍａｌ  Ｉｎｔｅｒｆａｃｅ  Ｍａｔｅｒｉａｌ）３３および熱伝達物質３３に接して形成されたヒートシンク（ｈｅａｔ  ｓｉｎｋ）３５をさらに含んでもよい。ヒートシンク３５は、熱導電率が高い物質を含んでもよい。例えば、ヒートシンク３５は金属板を含む。熱伝達物質３３およびヒートシンク３５は、アンダーフィル部２８の上部面２８ａおよびモールディング部２９の上部面２９ａにまで伸延して形成されてもよい。熱伝達物質３３は例えば、エポキシレジン（ｅｐｏｘｙ  ｒｅｓｉｎ）に銀（Ａｇ）のような金属、またはアルミナ（Ａｌ２Ｏ３）のような金属酸化物系の粒子を含む硬化性接着物質（ａｄｈｅｓｉｖｅ）およびダイヤモンド、窒化アルミニウム（ＡｌＮ）、アルミナ（Ａｌ２Ｏ３）、酸化亜鉛（ＺｎＯ）、銀（Ａｇ）などの粒子を含むペースト（ｐａｓｔｅ）形態の熱グリース（ｔｈｅｒｍａｌ  ｇｒｅａｓｅ）を使用してもよい。
【００５９】
第２半導体基板２１の上部面２１ａが熱伝達物質３３と接し、ヒートシンク３５が熱伝達物質３３と直接接することによって、熱放出効果を高めることができる。
【００６０】
図９を参照して本発明の他の実施形態による半導体装置について説明する。図９は、本発明の他の実施形態による半導体装置の断面図である。図１〜図８と実質的に同一構成要素に対しては同一図面符号を使用し、該当構成要素に対する詳細な説明は省略する。
【００６１】
図９を参照すると、半導体装置３０２では、図２に示した半導体装置３００が、パッケージ基板１００に実装される。パッケージ基板１００は、第１チップ１０および第２チップ２０と接続される回路パターン１０５を含んでもよい。第１チップ１０および第２チップ２０は、回路パターン１０５を介して半導体装置３０２の外部と電気的に接続できる。例えば、パッケージ基板１００は、回路パターン１０５が形成された印刷回路ボード（ＰＣＢ、Ｐｒｉｎｔｅｄ  Ｃｉｒｃｕｉｔ  Ｂｏａｒｄ）、フィルム基板などである。パッケージ基板１００は、第１導電部材１６を接続するためのボンディングパッド１０１を含んでもよい。
【００６２】
パッケージ基板１００は、半導体装置３０２と外部を連結するための導電部材１０２をさらに含んでもよい。例えば、半導体装置３０２は導電部材１０２を介してセットボード（ｓｅｔ  ｂｏａｒｄ、図示せず）に実装され得る。他の例として、パッケージ基板１００は、システムボードであり得る。第１チップおよび第２チップ（１０、２０）がウェハレベルパッケージ（ＷＬＰ：Ｗａｆｅｒ  Ｌｅｖｅｌ  Ｐａｃｋａｇｅ）である場合、第１チップおよび第２チップ（１０、２０）は別途のパッケージ基板１００なしでシステムボードに実装される。
【００６３】
パッケージ基板１００と第１チップ１０との間に充填材１０３を介在させてもよい。充填材１０３は、第１チップ１０をパッケージ基板１００に固定させる役割を果たす。充填材１０３は、前述したように、アンダーフィル物質と同様のアンダーフィル（ｕｎｄｅｒｆｉｌｌ）物質を含んでもよい。
【００６４】
半導体装置３０２において、ヒートシンク３６は、第２半導体基板２１の上部面２１ａからパッケージ基板１００の上部面まで伸延して形成され、パッケージ基板１００の上部面と接することができる。本実施形態において、ヒートシンク３６が熱伝達物質３３を介在し、第２半導体基板２１の上部面２１ａと連結されてパッケージ基板１００の上部面とも直接接することによって熱放出効果をさらに高めることができる。
【００６５】
図１０を参照して、本発明の他の実施形態による半導体装置について説明する。図１０は、本発明の他の実施形態による半導体装置の断面図である。図１〜図９と実質的に同一構成要素に対しては同一図面符号を使用し、該当構成要素に対する詳細な説明は省略する。
【００６６】
図１０を参照すると、半導体装置３０３でパッケージ基板１００と第１チップ１０との間に形成される充填材１０４が、第１チップ１０の側壁および第２チップ２０を囲むモールディング部２９の少なくとも一部を囲むように形成されてもよい。パッケージ基板１００の上部面からモールディング部２９の上部面２９ａまでの高さをｈとするとき、パッケージ基板１００の上部面からの充填材１０４の上部面までの高さは０．７ｈ以上であり得る。充填材１０４の高さが０．７ｈより小さい場合、充填材１０４が第２チップ２０の側面まで到達できず、第２チップ２０を支持する役割を十分に果たすことができない場合もある。また、充填材１０４が第２チップ２０の下段の一部まで到達しても充填材１０４の上部の厚さは数μｍだけで十分に厚くない場合もある。したがって、本実施形態では、充填材１０４が第２チップ２０の支持台の役割を十分に果たすためには、第２チップ２０の第２導電部材２６より高い高さである０．７ｈ以上で形成されることが好ましい。
【００６７】
図１１を参照して本発明の他の実施形態による半導体装置について説明する。図１１は、本発明の他の実施形態による半導体装置の断面図である。図１〜図１０と実質的に同一構成要素に対しては同一図面符号を使用し、該当構成要素に対する詳細な説明は省略する。
【００６８】
図１１を参照すると、半導体装置３０４では図２に示した半導体装置３００がパッケージ基板１００に実装され、図２に示す半導体装置３００をモールディングするパッケージモールディング部２２０をさらに含む。モールディング部２２０は、図２に示す半導体装置３００の第１チップ１０の側壁だけでなくモールディング部２９を囲むことにより接することができる。さらに、モールディング部２２０は充填材１０３を囲むことにより接することができる。
【００６９】
図１２を参照して本発明の他の実施形態による半導体装置について説明する。図１２は、本発明の他の実施形態による半導体装置の断面図である。図１〜図１１と実質的に同一構成要素に対しては同一図面符号を使用し、該当構成要素に対する詳細な説明は省略する。
【００７０】
図１２を参照すると、半導体装置３０５は、積層型半導体パッケージを含む。半導体装置３０５、は下部パッケージ１２１および下部パッケージ１２１上に積層された上部パッケージ１２２を含む。下部パッケージ１２１としては、図９〜図１１に示した半導体装置（３０２、３０３、３０４）のうちいずれか一つを利用することができる。図１２に示す実施形態は、図１０に示した半導体装置３０３を利用する。
【００７１】
本実施形態において、上部パッケージ１２２は上部基板１５０および上部基板１５０上に実装された少なくとも一つの半導体チップ（１５１、１５２）を含んでもよい。上部基板１５０は、例えば印刷回路ボード、フィルム基板などである。第１上部半導体チップ１５１は接着剤１６１を介して上部基板１５０の一面上に実装され、第２上部半導体チップ１５２は接着剤１６２を介して第１上部半導体チップ１５１上に実装されてもよい。
【００７２】
第１および第２上部半導体チップ（１５１、１５２）は、ワイヤー（１７５、１７６）を介して上部基板１５０の接続パッド１７０に電気的に接続することができる。または、チップ（１５１、１５２）は、貫通ビアによって電気的に接続することができる。上部基板１５０上に、上部半導体チップ（１５１、１５２）およびワイヤー（１７５、１７６）を覆う上部封止材１８０が形成されてもよい。本実施形態において、半導体装置３０５は、下部パッケージ１２１と上部パッケージ１２２を接合するためのジョイント部材２１０をさらに含んでもよい。ジョイント部材２１０は、下部パッケージ１２１のパッケージ基板１００および上部パッケージ１２２の上部基板１５０を電気的にまたは構造的に接続させる。
【００７３】
図１３および図１４を参照して本発明の他の実施形態による半導体装置について説明する。図１３および図１４は、本発明の他の実施形態による半導体装置の断面図である。図１〜図１２と実質的に同一構成要素に対しては同一図面符号を使用し、該当構成要素に対する詳細な説明は省略する。
【００７４】
図１３を参照すると、半導体装置３０６は、積層された複数のチップ（１０、５０、６０）を含む。図１３は３個の半導体チップが積層されていることを示すが、これは例示に過ぎず、追加の半導体チップを積層することができ、すべてのチップが半導体チップである必要はない。半導体装置３０６は、第１半導体チップ１０、第１半導体チップ１０上に積層される第２半導体チップ５０、第２半導体チップ５０上に積層される第３半導体チップ６０、第１半導体チップ１０ないし第３半導体チップ６０の間および第２半導体チップないし第３半導体チップ（５０、６０）の側壁全体を覆うアンダーフィル部６８およびアンダーフィル部６８の側壁を覆うモールディング部６９を含んでもよい。
【００７５】
本発明による一実施形態で、第１半導体チップ１０は、図２で説明した第１半導体チップ１０と同一であるため詳細な説明は省略する。第２半導体チップ５０は、第１半導体チップ１０と同一の貫通ビア５２を含んでもよい。一方、本実施形態において、最上部に位置する第３半導体チップ６０は、貫通ビアを含まなくてもよい。また、第１半導体チップ１０は、例えばロジックチップであり、モバイル（ｍｏｂｉｌｅ）ＣＰＵ等である。第２半導体チップないし第３半導体チップ（５０、６０）は、例えばメモリチップであり、ＤＲＡＭ、ワイド（ｗｉｄｅ）Ｉ／Ｏ  ＤＲＡＭ、フラッシュ（ｆｌａｓｈ）メモリ、またはＰＲＡＭ等である。第２半導体チップないし第３半導体チップ（５０、６０）は、同一種類のチップである。しかし、また他の種類のチップまたは他の配列が適用されてもよい。
【００７６】
アンダーフィル部６８は、第１半導体チップないし第３半導体チップ（１０、５０、６０）の間および第２半導体チップないし第３半導体チップ（５０、６０）の側壁を覆う。すなわち、アンダーフィル部６８は、最上部の第３半導体チップ６０の側壁まで伸延して形成され、第３半導体チップ６０の側壁を覆う。アンダーフィル部６８は、第２半導体チップないし第３半導体チップ（５０、６０）の側壁とモールディング部６９との間に形成される。モールディング部６９は、アンダーフィル部６８により最上部の第３半導体チップ６０から離隔される。本実施形態において、第２半導体チップないし第３半導体チップ（５０、６０）の側壁は、アンダーフィル部６８と接する。具体的には、第２半導体チップないし第３半導体チップ（５０、６０）の半導体基板が、アンダーフィル部６８と接し、モールディング部６９とは接しない。
【００７７】
積層された第１半導体チップないし第３半導体チップ（１０、５０、６０）のうち、最上部に位置する第３半導体チップ６０の半導体基板の上部面６１ａは、アンダーフィル部６８およびモールディング部６９から露出される。
【００７８】
本実施形態において、第３半導体チップ６０の側壁から水平方向（Ｘ）のアンダーフィル部６８の厚さ（ｄ１）は少なくとも５μｍ以上であり、第１半導体チップ１０とアンダーフィル部６８とが接する面での第２半導体チップ５０の側壁から水平方向（Ｘ）のアンダーフィル部６８の厚さ（ｄ２）は、７００μｍ以下である。
【００７９】
半導体装置３０６のアンダーフィル部６８は、第１サブアンダーフィル部６６および第１サブアンダーフィル部６６を覆う第２サブアンダーフィル部６７を含んでもよい。第１サブアンダーフィル部６６は、キャリア基板上で第２半導体チップないし第３半導体チップ（５０、６０）を積層するとき形成されたものであり、第２サブアンダーフィル部６７は、第１半導体チップ１０上に積層された第２半導体チップないし第３半導体チップ（５０、６０）を積層するとき形成されたものである。第１サブアンダーフィル部６６および第２サブアンダーフィル部６７は、第１サブアンダーフィル部６６および第２サブアンダーフィル部６７が互いに異なるステップで形成されたものであるが、同一のアンダーフィル物質から形成してもよい。しかし、第１サブアンダーフィル部６６および第２サブアンダーフィル部６７は、同一のアンダーフィル物質を形成しない場合、互いに異なる物質から形成してもよい。第１サブアンダーフィル部６６は、第２半導体チップ５０の下部面と第１半導体チップ１０の上部面との間には形成されない。第３半導体チップ６０の一側壁から水平方向（Ｘ）の第１サブアンダーフィル部６６の厚さ（ｄ５）は、第３半導体チップ６０の残りの側壁から水平方向（Ｘ）に伸延する第１サブアンダーフィル部６６の厚さ（ｄ５）と互いに同一である。
【００８０】
一方、図１４を参照すると、本実施形態において、第２半導体チップおよび第３半導体チップ（５０、６０）の一側壁に形成された第２サブアンダーフィル部６７の高さ（ｈ２）は、第２半導体チップおよび第３半導体チップ（５０、６０）の他の一側壁に形成された第２サブアンダーフィル部６７の高さ（ｈ３）と異なってもよい。
【００８１】
前述したように、第１サブアンダーフィル部６６および第２サブアンダーフィル部６７は同一物質であるか、互いに異なる物質であり得る。本実施形態において、第１サブアンダーフィル部６６および第２サブアンダーフィル部６７が互いに異なる物質である場合、第１サブアンダーフィル部６６の熱膨張係数は、第２サブアンダーフィル部６７の熱膨張係数より小さくてもよい。
【００８２】
半導体装置３０６は、最上部の第３半導体チップ６０の半導体基板の上部面６１ａに接する熱伝達物質３３および熱伝達物質３３に接するヒートシンク３５をさらに含んでもよい。熱伝達物質３３およびヒートシンク３５はアンダーフィル部６８の上部面６８ａおよびモールディング部６９の上部面６９ａまで伸延して形成されてもよい。熱伝達物質３３は、アンダーフィル部６８の上部面６８ａとモールディング部６９の上部面６９ａに接することができる。図１４に示すように、本実施形態において、熱伝達物質３３は半導体装置３０６の一側上に形成された第２サブアンダーフィル部６７の上部面とは接しない。
【００８３】
図１５を参照して本発明の他の実施形態による半導体装置について説明する。図１５は、本発明の他の実施形態による半導体装置の断面図である。図１〜図１４と実質的に同一構成要素に対しては同一図面符号を使用し、該当構成要素に対する詳細な説明は省略する。
【００８４】
図１５を参照すると、半導体装置３０７は積層された複数のチップ（１０、５０、７０、８０、９０）を含む。図１５では５個のチップが積層されていることを示し、本実施形態において、チップは半導体チップである。しかし、これは一例に過ぎず、半導体チップまたは非半導体チップ（ｎｏｎ−ｓｅｍｉｃｏｎｄｕｃｔｏｒ  ｃｈｉｐ）が含まれてもよい。半導体装置３０７は第１半導体チップ１０、第１半導体チップ１０上に積層される第２半導体チップ５０、第２半導体チップ５０上に積層される第３半導体チップ７０、第３半導体チップ７０上に積層される第４半導体チップ８０、第４半導体チップ８０上に積層される第５半導体チップ９０を含んでもよい。本実施形態において、第１半導体チップ１０はロジックチップ（例えば、コントローラを含む）であり、第２半導体チップないし第４半導体チップ（５０、７０、８０）はメモリチップである。半導体装置３０７は、第１半導体チップ１０ないし第５半導体チップ９０の間および第２半導体チップないし第５半導体チップ（５０、７０、８０、９０）の側壁を覆うアンダーフィル部７８およびアンダーフィル部７８の側壁を覆うモールディング部７９をさらに含んでもよい。本実施形態において、アンダーフィル部７８は、第２半導体チップないし第５半導体チップ（５０、７０、８０、９０）の側壁全体を覆うアンダーフィル物質を含み、モールディング部７９はアンダーフィル部７８の側壁全体を覆う。
【００８５】
本実施形態において、第１半導体チップ１０は図２で説明された第１半導体チップ１０と同一構造を有するため、詳細な説明は省略する。第２半導体チップないし第４半導体チップ（５０、７０、８０）は、第１半導体チップ１０と同一の貫通ビア（５２、７２、８２）を含んでもよい。一方、本実施形態において、最上部に位置する第５半導体チップ９０は、貫通ビアを含まなくてもよい。
【００８６】
アンダーフィル部７８は、第１半導体チップないし第５半導体チップ（１０、５０、７０、８０、９０）の間および第２半導体チップないし第５半導体チップ（５０、７０、８０、９０）の側壁を覆う。すなわち、アンダーフィル部７８は、最上部の第５半導体チップ９０の側壁まで伸延して形成され、第５半導体チップ９０の側壁を覆う。アンダーフィル部７８は、第２半導体チップないし第５半導体チップ（５０、７０、８０、９０）の側壁とモールディング部７９の間に形成される。モールディング部７９は、アンダーフィル部７８により最上部の第５半導体チップ９０から離隔される。第２半導体チップないし第５半導体チップ（５０、７０、８０、９０）の側壁は、アンダーフィル部７８と接する。具体的には、第２半導体チップないし第５半導体チップ（５０、７０、８０、９０）の半導体基板が、アンダーフィル部７８と接し、モールディング部７９とは接しない。
【００８７】
積層された第１半導体チップないし第５半導体チップ（１０、５０、７０、８０、９０）のうち最上部に位置する第５半導体チップ９０の半導体基板の上部面９１ａは、アンダーフィル部７８およびモールディング部７９から露出する。
【００８８】
第５半導体チップ９０の側壁から水平方向（Ｘ）に伸延するアンダーフィル部７８の厚さ（ｄ１）は、少なくとも５μｍ以上であり、第１半導体チップ１０とアンダーフィル部７８が接する面での第２半導体チップ５０の側壁から水平方向（Ｘ）に伸延するアンダーフィル部７８の厚さ（ｄ２）は、７００μｍ以下である。
【００８９】
半導体装置３０７のアンダーフィル部７８は、第１サブアンダーフィル部７６および第１サブアンダーフィル部７６を覆う第２サブアンダーフィル部７７を含んでもよい。第１サブアンダーフィル部７６は、キャリア基板上で、第２半導体チップないし第５半導体チップ（５０、７０、８０、９０）を積層するときに形成されたものであり、第２サブアンダーフィル部７７は第１半導体チップ１０上に積層された第２半導体チップないし第５半導体チップ（５０、７０、８０、９０）を積層するときに形成されたものである。第１サブアンダーフィル部７６および第２サブアンダーフィル部７７は、同一物質かまたは互いに異なる物質である。第１サブアンダーフィル部７６および第２サブアンダーフィル部７７が同一物質である場合、これらは同質のアンダーフィル物質を形成する。第１サブアンダーフィル部７６および第２サブアンダーフィル部７７が互いに異なる物質である場合、第１サブアンダーフィル部７６の熱膨張係数は、第２サブアンダーフィル部７７の熱膨張係数より小さくすることが好ましい。
【００９０】
半導体装置３０７は、最上部の第５半導体チップ９０の半導体基板の上部面９１ａに接着特性を有して接して形成された熱伝達物質３３、および熱伝達物質３３に接して形成されたヒートシンク３５をさらに含んでもよい。熱伝達物質３３およびヒートシンク３５は、アンダーフィル部７８の上部面７８ａおよびモールディング部７９の上部面７９ａにまで伸延して形成される。
【００９１】
図１６を参照して本発明の他の実施形態による半導体装置について説明する。図１６は、本発明の他の実施形態による半導体装置の断面図である。図１〜図１５と実質的に同一構成要素に対しては同一図面符号を使用し、該当構成要素に対する詳細な説明は省略する。
【００９２】
図１６を参照すると、半導体装置３０７（図１５）とは異なり、半導体装置３０８のアンダーフィル部８８は、第１サブアンダーフィル部ないし第４サブアンダーフィル部（８４、８５、８６、８７）を含んでもよい。半導体装置３０８は、第１半導体チップ１０上に第２半導体チップないし第５半導体チップ（５０、７０、８０、９０）を順次に積層して形成したものであるが、第１サブアンダーフィル部８４は、第１半導体チップ１０上に第２半導体チップ５０を積層するときに形成されたものである。第２サブアンダーフィル部８５は、第２半導体チップ５０上に第３半導体チップ７０を積層するときに形成されたものである。第３サブアンダーフィル部８６は、第３半導体チップ７０上に第４半導体チップ８０を積層するときに形成されたものであり、第４サブアンダーフィル部８７は、第４半導体チップ８０上に第５半導体チップ９０を積層するときに形成されたものである。
【００９３】
第１サブアンダーフィル部ないし第４サブアンダーフィル部（８４、８５、８６、８７）は、同一物質であるかまたは互いに異なる物質である。第１サブアンダーフィル部ないし第４サブアンダーフィル部（８４、８５、８６、８７）が同一物質である場合、これらは同質のアンダーフィル物質を形成する。第１サブアンダーフィル部ないし第４サブアンダーフィル部（８４、８５、８６、８７）が互いに異なる物質である場合、第１サブアンダーフィル部ないし第４サブアンダーフィル部（８４、８５、８６、８７）の熱膨張係数は、第１サブアンダーフィル部８４から第４サブアンダーフィル部８７に向かうほど順に大きくなる。
【００９４】
図１７を参照して本発明の他の実施形態による半導体装置について説明する。図１７は、本発明の他の実施形態による半導体装置の断面図である。図１〜図１６と実質的に同一構成要素に対しては同一図面符号を使用し、該当構成要素に対する詳細な説明は省略する。
【００９５】
図１７を参照すると、半導体装置３０９のアンダーフィル部９８は、第２半導体チップないし第５半導体チップ（５０、７０、８０、９０）の側壁を囲む。アンダーフィル部９８は、単一のアンダーフィル物質からなる。第１半導体チップ１０と第２半導体チップ５０との間には充填材１０４が介在し、積層された第２半導体チップないし第５半導体チップ（５０、７０、８０、９０）を第１半導体チップ１０上に固定することができる。充填材は、アンダーフィル物質と同一物質でもよいし互いに異なる物質を含んでもよい。
【００９６】
図１８を参照して本発明の他の実施形態による半導体装置について説明する。図１８は、本発明の他の実施形態による半導体装置の断面図である。図１〜図１７と実質的に同一構成要素に対しては同一図面符号を使用し、該当構成要素に対する詳細な説明は省略する。
【００９７】
図１８を参照すると、半導体装置３１０で、上部チップである第２半導体チップ２０は、貫通ビア２２を含む。熱伝達物質３３が電気的導体特性を有する場合、第２半導体チップ２０に形成された貫通ビア２２に接地電圧またはパワー電圧を印加すると、半導体装置３１０のＥＭＩ（Ｅｌｅｃｔｒｏ−Ｍａｇｎｅｔｉｃ  Ｉｎｔｅｒｆｅｒｅｎｃｅ）特性を改善することができる。
【００９８】
図１９を参照して本発明の他の実施形態による半導体装置について説明する。図１９は、本発明の他の実施形態による半導体装置の断面図である。図１〜図１８と実質的に同一構成要素に対しては同一図面符号を使用し、該当構成要素に対する詳細な説明は省略する。
【００９９】
図１９を参照すると、半導体装置３１１は、図２で説明した第２半導体チップ２０、アンダーフィル部２８およびモールディング部２９が、半導体基板１０９を含むチップ１０ａ上に形成されたものである。本実施形態において、チップ１０ａは、インターポーザ１０ａである。インターポーザ１０ａは基板１０９を含んでもよく、基板１０９は例えば、単一のウェハ、またはガラス基板から得られた半導体基板である。
【０１００】
基板１０９は、チップ２０が実装される互いに異なるダイ領域を含んでもよく、それぞれのダイ領域は集積回路を含んでもよい。また他の実施形態で、基板１０９は集積回路を含まない場合もある。
【０１０１】
インターポーザ１０ａ上に二つの第２半導体チップ２０が水平方向に互いに対応して実装される。例えば、二つの第２半導体チップ２０が半導体ウェハ基板の上部面上に実装される。インターポーザ１０ａは受動素子（例えば、キャパシタ（ｃａｐａｃｉｔｏｒ）、インダクタ（ｉｎｄｕｃｔｏｒ）、抵抗など）を含んでもよいし、含まなくてもよい。インターポーザ１０ａは、貫通ビア１０７を含んでもよく、配線パターン１０８を含んでもよい。インターポーザ１０ａは、ソルドボールのような導電性素子を介して電気的にまたは物理的に半導体チップ２０と接続できる。またインターポーザ１０ａは、例えば半導体チップ２０の貫通ビアを介して半導体チップ２０と直接接続できる。半導体チップ２０、アンダーフィル部２８、およびモールディング部２９は、二つの半導体チップ２０がいずれも基板１０９上に配置され、チップが基板１０９上に実装されたまま、半導体チップ２０の背面をエッチングする間、形成される。エッチング工程の後、基板１０９は、基板の一部と半導体チップの複数の組合せにより単数化（ｓｉｎｇｕｌａｔｅｄ）できる。
【０１０２】
前述した方法において、エッチング工程は、半導体チップ２０を薄くする一つ以上の工程、例えば、化学的機械的研磨工程および／またはグラインディングで行われてもよい。さらに、基板を単数化した後、基板の一部と半導体チップの組合せを他のチップまたは半導体パッケージ基板上に実装し得る。
【０１０３】
図２０〜図２１および図２および図８を参照して本発明の一実施形態による半導体装置の製造方法について説明する。図２０〜図２１は、本発明の一実施形態による半導体装置の製造方法を説明するための断面図である。図２と実質的に同一構成要素に対しては同一図面符号を使用し、該当構成要素に対する詳細な説明は省略する。
【０１０４】
図２０を参照すると、第１半導体チップ１０上に第２半導体チップ２０をフリップチップ方式でボンディングする。続いて第２半導体チップ２０の一側にディスペンサ１５０を配置して、ディスペンサ１５０から第１半導体チップ１０と第２半導体チップ２０との間に液状のアンダーフィル材１５１を注入する。
【０１０５】
図２１を参照すると、アンダーフィル材１５１は、アンダーフィル材１５１が第２半導体チップ２０の上部面２１ａの少なくとも一部を覆うように形成することができる。アンダーフィル材１５１を硬化した後に、モールディング材１６１を利用して第２半導体チップ２０をモールディングしてもよい。モールディング材１６１は、第２半導体チップ２０の上部面２１ａ全体を覆うように形成してもよい。
【０１０６】
図２１を参照すると、ラッピング工程を利用して第２半導体チップ２０の上部面２１ａ上に形成されたモールディング材１６１およびアンダーフィル材１５１をグラインディングし、第２半導体チップ２０の第２半導体基板２１の上部面２１ａ全体を露出させることができる。これによって、第２半導体基板２１の上部面２１ａも一部グラインディングされる。ラッピング工程時、アンダーフィル部２８もモールディング部２９から露出され、第２半導体基板２１の側壁とモールディング部２９との間にアンダーフィル部２８が介在する。グラインディング工程の結果により、第２半導体チップ２０をより薄くすることができる。また、第１チップも薄くすることができる。例えば、他の実施形態で、第１チップが第２チップと同一種類である場合、第１チップ１０の厚さは５０μｍ以下であり、第２チップ２０の厚さは５０μｍ以下である。その結果、本実施形態では、第１チップ１０の下部面と第２チップ２０の上部面との間の厚さは、１２０μｍ以下である。また、第１チップと第２チップが互いに異なる種類である場合、例えば、第１チップはロジックチップであり、第２チップはメモリチップである場合、第１チップ１０の厚さは５０μｍ以上であり、第２チップの厚さは５０μｍ以下である。このような構造は、第１チップ１０が第２チップ２０を積層することによる物理的損傷を防止できる。例えば、複数のメモリチップが第１チップ１０上に積層される場合、第１チップ１０はより大きい物理的硬度が必要であるため、第１チップ１０の厚さを５０μｍ以上で形成することができる。しかし、５０μｍは例示に過ぎず、この他の厚さが適用されてもよい。本実施形態では、第１チップ１０に対する臨界厚さを５０μｍとする。チップが臨界厚さ未満で形成される場合、顕著なウェハ反り現象が生じ、チップが臨界厚さ以上で形成される場合、反り現象が最小化される。
【０１０７】
一方、図８を参照すると、第２半導体基板２１の上部面２１ａ、アンダーフィル部２８の上部面２８ａおよびモールディング部２９の上部面２９ａに熱伝達物質３３をコーティング（ｃｏａｔｉｎｇ）し、熱伝達物質３３上にヒートシンク３５を付着してもよい。
【０１０８】
図２２〜図２７および図１５を参照して、本発明の他の実施形態による半導体装置の製造方法について説明する。図２２〜図２７は、本発明の他の実施形態による半導体装置の製造方法を説明するための断面図である。図１５と実質的に同一構成要素に対しては同一図面符号を使用し、該当構成要素に対する詳細な説明は省略する。
【０１０９】
図２２を参照すると、キャリア基板２００上に第２半導体チップ５０を配置して、第２半導体チップ５０上に第３半導体チップ７０をフリップチップ方式でボンディングする。本実施形態では、アンダーフィル材が第２半導体チップ５０とキャリア基板２００との間に充填されないように第２導電部材２６を隠すブロッキング膜２１０を形成することができる。
【０１１０】
図２３を参照すると、ブロッキング膜２１０上にディスペンサ１５０（図２０）を配置してディスペンサから液状のアンダーフィル材１５１を注入する。本実施形態において、アンダーフィル材１５１は、第２半導体チップ５０と第３半導体チップ７０との間を充填し、第２半導体チップ５０と第３半導体チップ７０の側壁全体および第３半導体チップ７０の上部面の少なくとも一部とを覆うように形成してもよい。
【０１１１】
図２４を参照すると、第３半導体チップ７０上に第４半導体チップ８０をフリップチップ方式でボンディングしてアンダーフィル材１５１を注入し、アンダーフィル材１５１が、第３半導体チップ７０と第４半導体チップ８０との間を充填し、第４半導体チップ８０の側壁全体および第４半導体チップ８０の上部面の少なくとも一部を覆うように形成する。隣接する積層されたチップの間の領域でアンダーフィル材１５１は互いに連結されてもよい。
【０１１２】
図２５を参照すると、第４半導体チップ８０上に第５半導体チップ９０をフリップチップ方式でボンディングしてアンダーフィル材１５１を注入し、アンダーフィル材１５１が第４半導体チップ８０と第５半導体チップ９０との間を充填し、第５半導体チップ９０の側壁全体および第５半導体チップ９０の上部面の少なくとも一部を覆うように形成する。本実施形態において、すべてのチップが積層されるまで、すなわちチップ積層工程の間、アンダーフィル材１５１は、液体物質として残存する。この工程の後、アンダーフィル材は硬化され、固体のアンダーフィル物質を形成することができる。
【０１１３】
図２５および図２６を参照すると、キャリア基板２００およびブロッキング膜２１０を第２半導体チップ５０から分離する。次に、個別積層チップ構造体１ａ間で切断して構造体同士を分離する。積層チップ構造体１ａは、第２半導体チップないし第５半導体チップ（５０、７０、８０、９０）の間の空間を埋めて、第２半導体チップないし第５半導体チップ（５０、７０、８０、９０）の側壁を囲む第１サブアンダーフィル部７６を含んでもよい。サブアンダーフィル部という構成により、積層チップ構造体１ａの構造を容易に強化でき、積層チップ構造体１ａの電子機器としての機能を安定化することができる。
【０１１４】
図２７を参照すると、積層チップ構造体１ａを第１チップ１０上にフリップチップ方式でボンディングすることができる。このとき、第１チップ１０は半導体チップである。次に、アンダーフィル材１５１を注入して、第２サブアンダーフィル部７７を形成する。第２サブアンダーフィル部７７は、第１半導体チップ１０と第２半導体チップ５０との間を充填し、第１サブアンダーフィル部７６および第５半導体チップ９０の上部面の少なくとも一部を覆うように形成する。
【０１１５】
次に、モールディング材１６１を利用して積層チップ構造体１ａをモールディングしてもよい。モールディング材１６１は、第５半導体チップ９０の上部面全体を覆うように形成してもよい。
【０１１６】
図１５を参照すると、ラッピング工程を利用して、第５半導体チップ９０の半導体基板の上部面９１ａ全体を露出させる。ラッピング工程時、アンダーフィル部７８もモールディング部７９から露出され、第２半導体チップないし第５半導体チップ（５０、７０、８０、９０）の側壁とモールディング部７９との間にアンダーフィル部７８が介在する。次に、第５半導体チップ９０の半導体基板の上部面９１ａ、アンダーフィル部７８の上部面７８ａおよびモールディング部７９の上部面７９ａに熱伝達物質３３をコーティングし、熱伝達物質３３上にヒートシンク３５を付着してもよい。
【０１１７】
図２８〜図３０および図１６を参照して本発明の他の実施形態による半導体装置の製造方法について説明する。図２８〜図３０は、本発明の他の実施形態による半導体装置の製造方法を説明するための断面図である。図１６と実質的に同一構成要素に対しては同一図面符号を使用し、該当構成要素に対する詳細な説明は省略する。
【０１１８】
図２８を参照すると、第１半導体チップ１０上に第２半導体チップ５０をフリップチップ方式でボンディングしてアンダーフィル材を注入し、第１サブアンダーフィル部８４を形成する。第１サブアンダーフィル部８４は、第１半導体チップ１０と第２半導体チップ５０との間を充填し、第２半導体チップ５０の側壁全体および第２半導体チップ５０の上部面の少なくとも一部を覆うように形成してもよい。
【０１１９】
図２９を参照すると、第２半導体チップ５０上に第３半導体チップ７０をフリップチップ方式でボンディングしてアンダーフィル材を注入し、第２サブアンダーフィル部８５を形成する。第２サブアンダーフィル部８５は、第２半導体チップ５０と第３半導体チップ７０との間を充填し、第３半導体チップ７０の側壁全体および第３半導体チップ７０の上部面の少なくとも一部を覆うように形成してもよい。
【０１２０】
図３０を参照すると、第３半導体チップ７０上に第４半導体チップ８０をフリップチップ方式でボンディングしてアンダーフィル材を注入し、第３サブアンダーフィル部８６を形成する。第３サブアンダーフィル部８６は、第３半導体チップ７０と第４半導体チップ８０との間を充填し、第４半導体チップ８０の側壁全体および第４半導体チップ８０の上部面の少なくとも一部を覆うように形成してもよい。
【０１２１】
次に、第４半導体チップ８０上に第５半導体チップ９０をフリップチップ方式でボンディングしてアンダーフィル材を注入し、第４サブアンダーフィル部８７を形成する。第４サブアンダーフィル部８７は、第４半導体チップ８０と第５半導体チップ９０との間を充填し、第５半導体チップ９０の側壁全体および第５半導体チップ９０の上部面の少なくとも一部を覆うように形成してもよい。本実施形態において、第１サブアンダーフィル部ないし第４サブアンダーフィル部は同一物質を含んでもよい。これによって、第１サブアンダーフィル部ないし第４サブアンダーフィル部は同質のアンダーフィル物質から成る構造を採用できる。
【０１２２】
次に、モールディング材１６１を利用して、積層された第２半導体チップないし第５半導体チップ（５０、７０、８０、９０）をモールディングする。モールディング材１６１は第５半導体チップ９０の上部面全体を覆うように形成してもよい。
【０１２３】
図１６を参照すると、ラッピング工程を利用して、第５半導体チップ９０の半導体基板の上部面９１ａ全体を露出させる。ラッピング工程時、アンダーフィル部８８もモールディング部８９から露出され、第２半導体チップないし第５半導体チップ（５０、７０、８０、９０）の側壁とモールディング部８９との間にアンダーフィル部８８が介在する。次に、第５半導体チップ９０の半導体基板の上部面９１ａ、アンダーフィル部８８の上部面８８ａおよびモールディング部８９の上部面８９ａに熱伝達物質３３をコーティングして、熱伝達物質３３上にヒートシンク３５を付着してもよい。
【０１２４】
図３１〜図３３および図１７を参照して本発明の他の実施形態による半導体装置の製造方法について説明する。図３１〜図３３は、本発明の他の実施形態による半導体装置の製造方法を説明するための断面図である。図１７と実質的に同一構成要素に対しては同一図面符号を使用し、該当構成要素に対する詳細な説明は省略する。
【０１２５】
図３１を参照すると、キャリア基板２００上に第２半導体チップないし第５半導体チップ（５０、７０、８０、９０）を順次にフリップチップ方式でボンディングする。
【０１２６】
図３２を参照すると、アンダーフィル材が第２半導体チップ５０とキャリア基板２００との間に充填されないように、第２導電部材２６を隠すブロッキング膜２１０を形成する。次に、ブロッキング膜２１０上にアンダーフィル材１５１を注入する。アンダーフィル材１５１は、第２半導体チップないし第５半導体チップ（５０、７０、８０、９０）の間を充填し、第２半導体チップないし第５半導体チップ（５０、７０、８０、９０）の側壁および第５半導体チップ９０の上部面の少なくとも一部を覆うように形成してもよい。アンダーフィル材は液体で注入し、以後硬化されて固体のアンダーフィル物質を形成することができる。
【０１２７】
次に、モールディング材１６１を利用して、積層された第２半導体チップないし第５半導体チップ（５０、７０、８０、９０）をモールディングする。モールディング材１６１は、第５半導体チップ９０の上部面全体を覆うように形成してもよい。
【０１２８】
図３３を参照すると、ラッピング工程を利用して、第５半導体チップ９０の半導体基板の上部面９１ａ全体を露出させる。ラッピング工程時、アンダーフィル部９８もモールディング部９９から露出され、第２半導体チップないし第５半導体チップ（５０、７０、８０、９０）の側壁とモールディング部９９との間にアンダーフィル部９８が介在する。
【０１２９】
次に、キャリア基板２００およびブロッキング膜２１０を第２半導体チップ５０から分離した後、個別積層チップ構造体９ａで切断することができる。個別積層チップ構造体９ａは、第２半導体チップないし第５半導体チップ（５０、７０、８０、９０）の側壁を囲むアンダーフィル部９８およびアンダーフィル部９８を囲むモールディング部９９を含んでもよい。
【０１３０】
図１７を参照すると積層チップ構造体９ａを第１半導体チップ１０上にフリップチップ方式でボンディングし、第２半導体チップ５０と第１半導体チップ１０との間に充填材１０４を注入し、積層チップ構造体９ａを第１半導体チップ１０上に固定させる。
【０１３１】
次に、第５半導体チップ９０の半導体基板の上部面９１ａ、アンダーフィル部９８の上部面９８ａおよびモールディング部９９の上部面９９ａに熱伝達物質３３をコーティングし、熱伝達物質３３上にヒートシンク３５を付着してもよい。
【０１３２】
図３４を参照して本発明の他の実施形態による半導体装置について説明する。図３４は、本発明の他の実施形態による半導体装置３０２の断面図である。図１〜図８と実質的に同一構成要素に対しては同一図面符号を使用し、該当構成要素に対する詳細な説明は省略する。
【０１３３】
図３４を参照すると、半導体装置３０２は、例えば、図２に示す半導体装置３００が、パッケージ基板１００上に実装される。半導体装置３００は、ウェハレベルモールディングを含んでもよく、例えば、第１アンダーフィル部２８と第１アンダーフィル部２８の外側壁を囲むモールディング部２９を含んでもよい。図２で説明したように、半導体装置３００の上部面は、グラインディング工程を利用して平坦化し得る。本実施形態において、半導体装置３００が形成された後、パッケージ基板１００上に半導体装置３００を実装する。
【０１３４】
パッケージ基板１００は、第１チップ１０および第２チップ２０と接続された回路パターン１０５を含んでもよい。第１チップ１０および第２チップ２０は、回路パターン１０５によって半導体装置３０２の外部装置と電気的に接続することができる。パッケージ基板１００は例えば、ＰＣＢまたは回路パターン１０５を有するフィルム基板である。パッケージ基板１００は、第１導電部材１６が各々接続されたボンディングパッド１０１を含んでもよい。
【０１３５】
パッケージ基板１００は半導体装置３０２と外部装置を連結するために使用される導電部材１０２をさらに含んでもよい。例えば、半導体装置３０２は、導電部材１０２によりセットボード（図示せず）上に実装される。また他の実施形態で、半導体基板１００はシステムボードである。
【０１３６】
その後、充填材１０３は、パッケージ基板１００および第１チップ１０の間に介在して第２アンダーフィル部を形成できる。充填材１０３は、第１チップ１０をパッケージ基板１００に固定させる。充填材１０３は、前述したようなアンダーフィル物質を含んでもよい。
【０１３７】
その後、オーバーモールド（ｏｖｅｒｍｏｌｄ：２２０）は、半導体装置３００を囲むように形成してもよい。本実施形態において、オーバーモールド２２０は、半導体基板１００の上部表面から延長され、充填材１０３および半導体装置３００の側面および上部面を含み、半導体装置３００を囲んでもよい。したがって、オーバーモールド２２０は、第２アンダーフィル部の側面、モールディング部２９の外側面および上部面、第１アンダーフィル部２８の上部面および第２チップ２０の上部面と接することができる。このような実施形態で、オーバーモールド２２０は、モールディング部２９と同一であるかまたは互いに異なる物質で形成されてもよく、熱膨張係数が、モールディング部２９と同一であるかまたはより大きくてもよい。
【０１３８】
図３５を参照して本発明の他の実施形態による半導体装置について説明する。図３５は、本発明の他の実施形態による半導体装置の断面図である。図３５に示す実施形態は、半導体装置３００（すなわち、第２チップ２０、第１アンダーフィル部２８およびモールディング部２９）の上部は、グラインディング工程が行われず、これによって、同一平面の上部面を含まないことを除いて、図３４と類似の実施形態である。上部をグライディングする代わりに、第１アンダーフィル部２８を形成する前に、第２チップ２０を薄膜化するためのグラインディングを行ってもよい。次に、第１アンダーフィル部２８を、第２チップ２０の側壁を囲み、第２チップ２０の上部面の一部上に伸延するように形成してもよい。その後、モールディング部２９を第１アンダーフィル部２８の上部一部と側壁を囲みながら覆って、第２チップ２０の上部面も覆うように形成してもよい。その後、半導体装置３００をパッケージ基板上に積層し、第２アンダーフィル部を形成する。最後に、パッケージ基板１００の上部面から伸延し、充填材１０３および半導体装置の側面および上部面を含む半導体装置３００を囲むようにオーバーモールド２２０を形成する。本実施形態では、オーバーモールド２２０は、第１アンダーフィル部２８または第２チップ２０と接しない。
【０１３９】
図３６は、本発明の一実施形態による半導体装置が適用されるメモリカード８００を示す概略図である。図３６を参照すると、メモリカード８００は、ハウジング８１０内に制御器８２０とメモリ８３０を含んでもよい。制御器８２０とメモリ８３０は、電気的な信号を交換することができる。例えば、制御器８２０の命令に応じて、メモリ８３０と制御器８２０は、データのやりとりをすることができる。これによって、メモリカード８００は、メモリ８３０にデータを保存したり、またはメモリ８３０からデータを外部に出力したりすることができる。
【０１４０】
制御器８２０またはメモリ８３０は、本実施形態による半導体装置のうち少なくとも一つを含んでもよい。例えば、制御器８２０はシステムインパッケージを含み、メモリ８３０はマルチチップパッケージを含んでもよい。または、制御器８２０および／またはメモリ８３０が、スタックドパッケージとして提供されてもよい。このようなメモリカード８００は、多様な携帯用機器のデータ保存媒体として利用できる。例えば、カード８００は、マルチメディアカード（ｍｕｌｔｉ  ｍｅｄｉａ  ｃａｒｄ：ＭＭＣ）または保安デジタル（ｓｅｃｕｒｅ  ｄｉｇｉｔａｌ：ＳＤ）カードを含んでもよい。
【０１４１】
図３７は、本発明の一実施形態による半導体装置が適用される電子システム９００を示すブロック図である。図３７を参照すると、電子システム９００は、本実施形態による半導体装置を少なくとも一つを含んでもよい。電子システム９００は、ＰＤＡ、携帯電話、カメラ、メディアプレーヤ、ラップトップ型のコンピュータなどのようなモバイル機器やデスクトップコンピュータなどのようなコンピュータなどを含んでもよい。例えば、電子システム９００は、メモリシステム９１２、プロセッサ９１４、ＲＡＭ９１６、およびユーザーインターフェース９１８を含んでもよく、これらはバス（Ｂｕｓ、９２０）を利用してデータ通信をすることができる。プロセッサ９１４は、プログラムを実行して電子システム９００を制御する役割を果たす。ＲＡＭ９１６は、プロセッサ９１４の動的メモリとして使用できる。例えば、プロセッサ９１４およびＲＡＭ９１６は、各々本実施形態による半導体装置を含んでもよい。または、プロセッサ９１４とＲＡＭ９１６とが、一つのパッケージに含まれてもよい。ユーザーインターフェース９１８は、電子システム９００にデータを入力または出力することに利用される。メモリシステム９１２は、プロセッサ９１４の操作のために必要なコード及びプロセッサ９１４によって処理されたデータまたは外部から入力されたデータを保存できる。メモリシステム９１２は、制御器およびメモリを含んでもよく、図３６のメモリカード８００と実質的に同一に構成されてもよい。
【０１４２】
電子システム９００は、多様な電子機器の電子制御装置に適用することができる。図３８は、電子システム９００（図３７）が携帯電話１０００に適用される例を示す。その他に、電子システム９００（図３７）は、携帯用ノートブック、ＭＰ３プレーヤ、ナビゲーション（Ｎａｖｉｇａｔｉｏｎ）、ソリッドステートディスク（Ｓｏｌｉｄ  ｓｔａｔｅ  ｄｉｓｋ、ＳＳＤ）、自動車、家電製品（Ｈｏｕｓｅｈｏｌｄ  ａｐｐｌｉａｎｃｅｓ）、またはその他の電子製品に適用することができる。
【０１４３】
以上添付された図面を参照して本発明の実施形態について説明したが、本発明は前記実施形態に限定されるものではなく、互いに異なる多様な形態で製造されてもよく、本発明の属する技術分野における通常の知識を有する者は、本発明の技術的思想や必須の特徴を変更しない範囲で他の具体的な形態で実施されることを理解できる。したがって、上記実施形態はすべての面で例示的なものであり、限定的でないものと理解しなければならない。
【符号の説明】
【０１４４】
１ａ      積層チップ構造体、
９ａ      積層チップ構造体、
１０      第１（半導体）チップ、
１０ａ    チップ（インターポーザ）、
１１      第１半導体基板、
１１ａ    第１面、
１１ｂ    第２面、
１２      貫通ビア、
１３      ビア絶縁膜、
１４      ビア電極、
１５      チップパッド、
１６      第１導電部材、
１７      層間絶縁膜、
１８      不動態皮膜、
１９      背面絶縁膜、
２０      第２（半導体）チップ、
２１      第２半導体基板、
２１ａ    上部面、
２２      貫通ビア、
２５      導電性パッド、
２６      （第２）導電部材、
２８      アンダーフィル部（物質）、
２９      モールディング部、
２９ａ    上部面、
３０      （第１）側壁、
３３      熱伝達物質、
３５      ヒートシンク、
３６      ヒートシンク、
５０      （第２半導体）チップ、
５２      貫通ビア、
６０      （第３半導体）チップ、
６１ａ    上部面、
６６      第１サブアンダーフィル部、
６７      第２サブアンダーフィル部、
６８      アンダーフィル部、
６８ａ    上部面、
６９      モールディング部、
６９ａ    上部面、
７０      第３半導体チップ、
７２      貫通ビア、
７６      第１サブアンダーフィル部、
７７      第２サブアンダーフィル部、
７８      アンダーフィル部、
７８ａ    上部面、
７９      モールディング部、
７９ａ    上部面、
８０      第４半導体チップ、
８２      貫通ビア、
８４      第１サブアンダーフィル部、
８５      第２サブアンダーフィル部、
８６      第３サブアンダーフィル部、
８７      第４サブアンダーフィル部、
８８      アンダーフィル部、
８８ａ    上部面、
８９      モールディング部、
８９ａ    上部面、
９０      第５半導体チップ、
９１ａ    上部面、
９８      アンダーフィル部、
９８ａ    上部面、
９９      モールディング部、
９９ａ    上部面、
１００    パッケージ基板（半導体基板）、
１０２    導電部材、
１０３    充填剤、
１０４    充填剤、
１０７    貫通ビア、
１１１    集積回路、
３００    半導体装置、
４０１    アンダーフィル部、
４０２    モールディング部、
ｄ１      第２距離、
ｄ２      第１距離、
ｄ３      第２距離、
ｄ４      第１距離、
ｈ        パッケージ基板の上部面からモールディング部材の上部面までの高さ。
【図１】
2012160707.tif 000003
【図２】
2012160707.tif 000004
【図３】
2012160707.tif 000005
【図４】
2012160707.tif 000006
【図５Ａ】
2012160707.tif 000007
【図５Ｂ】
2012160707.tif 000008
【図６Ａ】
2012160707.tif 000009
【図６Ｂ】
2012160707.tif 000010
【図７】
2012160707.tif 000011
【図８】
2012160707.tif 000012
【図９】
2012160707.tif 000013
【図１０】
2012160707.tif 000014
【図１１】
2012160707.tif 000015
【図１２】
2012160707.tif 000016
【図１３】
2012160707.tif 000017
【図１４】
2012160707.tif 000018
【図１５】
2012160707.tif 000019
【図１６】
2012160707.tif 000020
【図１７】
2012160707.tif 000021
【図１８】
2012160707.tif 000022
【図１９】
2012160707.tif 000023
【図２０】
2012160707.tif 000024
【図２１】
2012160707.tif 000025
【図２２】
2012160707.tif 000026
【図２３】
2012160707.tif 000027
【図２４】
2012160707.tif 000028
【図２５】
2012160707.tif 000029
【図２６】
2012160707.tif 000030
【図２７】
2012160707.tif 000031
【図２８】
2012160707.tif 000032
【図２９】
2012160707.tif 000033
【図３０】
2012160707.tif 000034
【図３１】
2012160707.tif 000035
【図３２】
2012160707.tif 000036
【図３３】
2012160707.tif 000037
【図３４】
2012160707.tif 000038
【図３５】
2012160707.tif 000039
【図３６】
2012160707.tif 000040
【図３７】
2012160707.tif 000041
【図３８】
2012160707.tif 000042