(57)【要約】【課題】ＥＭＩ発生の抑制。【解決手段】タイミング信号ＳＴＢに基づいて、第１〜第３の出力タイミングにおいて出力するための第１〜第３の出力制御信号Ｃ１〜Ｃ３を生成するアンプ出力制御回路１０１と、第１の出力制御信号Ｃ１に基づいて、階調電圧を出力する第１のアンプ回路ＡＣ１１〜ＡＣ１ｎと、第２の出力制御信号Ｃ２に基づいて、階調電圧を出力する第２のアンプ回路ＡＣ２１〜ＡＣ２ｎと、第３の出力制御信号Ｃ３に基づいて、階調電圧を出力する第３のアンプ回路ＡＣ３１〜ＡＣ３ｎと、を備える表示装置駆動回路。連続する第１及び第２の出力タイミングの時間間隔を第１の間隔ＴＩ１、連続する第２及び第３の出力タイミングの時間間隔ＴＩ２を第２の間隔、ＥＭＣ規格におけるＥＭＩの規制対象となる周波数の逆数を周期Ｔとすると、第１の間隔ＴＩ１と第２の間隔ＴＩ２との最大公約数が、周期Ｔの最小値よりも小さい。【選択図】図１
2012155300.tif 000002
【特許請求の範囲】
【請求項１】
入力されたタイミング信号に基づいて、連続する第１〜第３の出力タイミングにおいて出力するための第１〜第３の出力制御信号を生成するアンプ出力制御回路と、
前記第１の出力制御信号に基づいて、階調電圧を出力する第１のアンプ回路と、
前記第２の出力制御信号に基づいて、階調電圧を出力する第２のアンプ回路と、
前記第３の出力制御信号に基づいて、階調電圧を出力する第３のアンプ回路と、を備え、
連続する前記第１及び第２の出力タイミングの時間間隔を第１間隔、連続する前記第２及び第３の出力タイミングの時間間隔を第２間隔、ＥＭＣ規格におけるＥＭＩの規制対象となる周波数の逆数を周期Ｔとすると、
前記第１間隔と前記第２間隔との最大公約数が、前記周期Ｔの最小値よりも小さい表示装置駆動回路。
【請求項２】
入力されたタイミング信号に基づいて、連続する第１〜第３の出力タイミングにおいて出力するための第１〜第３の出力制御信号を生成するアンプ出力制御回路と、
前記第１の出力制御信号に基づいて、階調電圧を出力する第１のアンプ回路と、
前記第２の出力制御信号に基づいて、階調電圧を出力する第２のアンプ回路と、
前記第３の出力制御信号に基づいて、階調電圧を出力する第３のアンプ回路と、を備え、
連続する前記第１及び第２の出力タイミングの時間間隔を第１間隔、連続する前記第２及び第３の出力タイミングの時間間隔を第２間隔、ＥＭＣ規格におけるＥＭＩの規制対象となる周波数の逆数を周期Ｔとすると、
任意の前記周期Ｔに対して、前記第１間隔及び前記第２間隔の少なくとも一方が、前記周期Ｔの整数倍とならない表示装置駆動回路。
【請求項３】
前記アンプ出力制御回路は、
前記第１の出力制御信号が入力され、前記第２の出力制御信号を出力する第１の遅延回路と、
前記第２の出力制御信号が入力され、前記第３の出力制御信号を出力する第２の遅延回路と、を備え、
前記第１間隔が前記第１の遅延回路の遅延量であり、前記第２間隔が前記第２の遅延回路の遅延量であることを特徴とする請求項１又は２に記載の表示装置駆動回路。
【請求項４】
前記第１の遅延回路は、カスケード接続された第１の遅延インバータと、第１のインバータとを備え、
前記第２の遅延回路は、カスケード接続された第２の遅延インバータと、第２のインバータとを備えることを特徴とする請求項３に記載の表示装置駆動回路。
【請求項５】
前記第１のインバータの遅延量と前記第２のインバータの遅延量とが等しく、
前記第１の遅延インバータの遅延量と、前記第２の遅延インバータの遅延量とが異なることを特徴とする請求項４に記載の表示装置駆動回路。
【請求項６】
前記第１及び第２の遅延インバータが、それぞれ１対のＰＭＯＳトランジスタ及びＮＭＯＳトランジスタを備え、
前記第１の遅延インバータのＰＭＯＳトランジスタ及びＮＭＯＳトランジスタのチャネルの寸法の少なくとも一方と、前記第２の遅延インバータのＰＭＯＳトランジスタ及びＮＭＯＳトランジスタのチャネルの寸法の少なくとも一方とが異なることを特徴とする請求項４又は５に記載の表示装置駆動回路。
【請求項７】
前記第１及び第２の遅延インバータが、それぞれ１対のＰＭＯＳトランジスタ及びＮＭＯＳトランジスタを備え、
前記第１及び第２の遅延インバータの少なくとも一方が、出力に接続された容量をさらに備えることを特徴とする請求項４乃至６のいずれか一項に記載の表示装置駆動回路。
【請求項８】
前記第１及び第２の遅延インバータの少なくとも一方が、出力に接続された抵抗をさらに備えることを特徴とする請求項４乃至６のいずれか一項に記載の表示装置駆動回路。
【請求項９】
前記第１及び第２の遅延インバータが、それぞれ１対のＰＭＯＳトランジスタ及びＮＭＯＳトランジスタを備え、
前記第１及び第２の遅延インバータの少なくとも一方が、ＰＭＯＳトランジスタと電源との間に設けられた第１の抵抗及びＮＭＯＳトランジスタとグランドとの間に設けられた第２の抵抗をさらに備えることを特徴とする請求項４乃至６のいずれか一項に記載の表示装置駆動回路。
【請求項１０】
前記アンプ回路は、
差動増幅器と、当該差動増幅器の出力に接続されたスイッチ回路と、を備え、
前記スイッチ回路がオンとなることにより、前記階調電圧を出力することを特徴とする請求項１〜９のいずれか一項に記載の表示装置駆動回路。
【請求項１１】
前記第１〜第３のアンプ回路をそれぞれ複数有することを特徴とする請求項１〜１０のいずれか一項に記載の表示装置駆動回路。
【請求項１２】
第１のアンプ回路を第１の出力タイミングにおいて駆動し、
第２のアンプ回路を前記第１の出力タイミングと連続した第２の出力タイミングにおいて駆動し、
第３のアンプ回路を前記第２の出力タイミングと連続した第３の出力タイミングにおいて駆動し、
連続する前記第１及び第２の出力タイミングの時間間隔を第１間隔、連続する前記第２及び第３の出力タイミングの時間間隔を第２間隔、ＥＭＣ規格におけるＥＭＩの規制対象となる周波数の逆数を周期Ｔとすると、
前記第１間隔と前記第２間隔との最大公約数を、前記周期Ｔの最小値よりも小さくする表示装置駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示装置駆動回路及び表示装置駆動方法に関する。
【背景技術】
【０００２】
近年、テレビやパソコン用ディスプレイに使用される液晶表示装置の大画面化・高精細化に伴い、画像データに基づく階調信号を各画素に出力するための増幅器の数も増加している。そのため、ソースドライバには、消費電力を抑えつつ、より多くの増幅器をより高速に駆動することが要求されている。さらに、周辺機器に悪影響を及ぼすＥＭＩ（Electro Magnetic Interference）を抑制する必要もある。ＥＭＩを抑制するために、増幅器駆動時のピーク電源電流を低減する手法が知られている。
【０００３】
特許文献１では、１つのソースドライバ内における各アンプ回路の出力タイミングをずらすことによって、アンプ回路駆動による電源電流のピーク位置をずらしている。つまり、アンプ回路駆動によるピーク電流を分散することにより、ＥＭＩを抑制している。
【０００４】
図７は、特許文献１の図７である。図７には、ソースドライバ内のＮ個のアンプ回路３６−１〜３６−Ｎ及びアンプ回路駆動部３８が示されている。アンプ回路駆動部３８は、制御回路４０、遅延部４１、４３、遅延回路４２を備えている。さらに、遅延部４１は、（Ｎ／２）−１個の遅延回路４１−１、４１−２、・・・４１−（（Ｎ／２）−１）を備えている。また、遅延部４３は、（Ｎ／２）−１個の遅延回路４３−１、４３−２、・・・４３−（（Ｎ／２）−１）を備えている。
【０００５】
ここで、遅延回路４１−１、４１−２、・・・４１−（（Ｎ／２）−１）及び遅延回路４３−１、４３−２、・・・４３−（（Ｎ／２）−１）の遅延時間は、全て同じ第１遅延時間である。また、遅延回路４２の遅延時間は、第１遅延時間の半分の第２遅延時間である。このような構成により、各アンプ回路３６−１〜３６−Ｎの駆動タイミングの時間間隔は第２遅延時間に等しくなる。
【０００６】
また、特許文献２では、タイミングコントローラから各ソースドライバへ信号を出力するタイミングをずらしている。この信号には、ソースドライバからの出力タイミングを制御する制御信号も含まれる。その結果、ソースドライバからの出力もソースドライバ毎に異なる時刻になる。従って、ソースドライバ毎に増幅器駆動による電源電流のピーク位置もずれ、ＥＭＩが抑制される。
【０００７】
ここで、特許文献２のタイミングコントローラから各ソースドライバへの出力タイミングのずれは、例えばＦＩＦＯを使用することにより、タイミングコントローラ内の特定クロック（例えば、シリアルデータ伝送の転送クロック）の周期の整数倍（正の整数倍、つまり自然数倍）とすることにより生成される。つまり、ソースドライバの出力タイミングの時間間隔も、特定クロックの周期の整数倍となる。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２０１０−１７６０８３号公報
【特許文献２】特開２００９−１５２０３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
発明者は以下の課題を見出した。
ＥＭＩの発生量は、ＥＭＣ（Electro-magnetic Compatibility）規格により規制されている。ＥＭＣ規格の国際基準は、国際電気標準会議（ＩＥＣ：International Electrotechnical Commission：）の国際無線障害特別委員会（ＣＩＳＰＲ：International Special Committee on Radio Interference）により規定されたＣＩＳＰＲ２２である。日本では、このＣＩＳＰＲ２２を受け、情報処理装置等電波障害自主規制協議会（ＶＣＣＩ：Voluntary Control Council for Information Technology Equipment）により、ＶＣＣＩ規格として規定されている。ここで、ＣＩＳＰＲ２２及びＶＣＣＩ規格のいずれにおいても、ＥＭＩの規制対象となる最大周波数は現状１０００［ＭＨｚ］＝１［ＧＨｚ］である。
【００１０】
特許文献１において、例えば、図７のアンプ回路３６−１〜３６−Ｎの駆動タイミングの時間間隔ｔｄ＝２［ｎｓ］であるとすると、２［ｎｓ］周期で電源電流ピークが発生する。この電流ピークの発生による電源電流波形の周波数ｆは、ｆ＝１／ｔｄ＝１／２［ｎｓ］＝５００［ＭＨｚ］となる。即ち、ＥＭＣ規格による規制対象となる。
【００１１】
より詳細には、この周波数ｆの電源電流波形が、ライン毎に繰り返されることになる。ここで、この周波数ｆの電源電流波形が、ライン毎に打ち消しあえば、ＥＭＩは発生しない。しかしながら、この周波数ｆの電源電流波形が、ライン毎に共振する場合、ＥＭＣ規格の規制対象となるＥＭＩを発生してしまうおそれがあった。
【００１２】
また、特許文献２では、上述の通り、各ドライバの駆動タイミングの時間間隔ｔｄ＝（特定クロック周期）×ｎ（ｎは自然数）の値を取り得る。従って、時間間隔ｔｄは特許文献１のように一定になるとは限らない。しかしながら、時間間隔ｔｄが一定でなくても、時間間隔ｔｄの最大公約数を周期とするＥＭＩが発生し得る。この場合、この時間間隔ｔｄの最大公約数も、特定クロック周期×ｍ（ｍは自然数）となる。そのため、特定クロック周期の１／ｍの周波数を有するＥＭＩが発生し得ることになる。つまり、少なくとも特定クロックの周波数が１［ＧＨｚ］以下であれば、発生するＥＭＩの周波数はＥＭＣ規格の規制対象となる。そのため、特許文献１と同様に、ＥＭＣ規格の規制対象となるＥＭＩを発生してしまうおそれがあった。
【課題を解決するための手段】
【００１３】
本発明に係る表示装置駆動回路は、
入力されたタイミング信号に基づいて、連続する第１〜第３の出力タイミングにおいて出力するための第１〜第３の出力制御信号を生成するアンプ出力制御回路と、
前記第１の出力制御信号に基づいて、階調電圧を出力する第１のアンプ回路と、
前記第２の出力制御信号に基づいて、階調電圧を出力する第２のアンプ回路と、
前記第３の出力制御信号に基づいて、階調電圧を出力する第３のアンプ回路と、を備え、
連続する前記第１及び第２の出力タイミングの時間間隔を第１間隔、連続する前記第２及び第３の出力タイミングの時間間隔を第２間隔、ＥＭＣ規格におけるＥＭＩの規制対象となる周波数の逆数を周期Ｔとすると、
前記第１間隔と前記第２間隔との最大公約数が、前記周期Ｔの最小値よりも小さいものである。
【００１４】
本発明に係る表示装置駆動方法は、
第１のアンプ回路を第１の出力タイミングにおいて駆動し、
第２のアンプ回路を前記第１の出力タイミングと連続した第２の出力タイミングにおいて駆動し、
第３のアンプ回路を前記第２の出力タイミングと連続した第３の出力タイミングにおいて駆動し、
連続する前記第１及び第２の出力タイミングの時間間隔を第１間隔、連続する前記第２及び第３の出力タイミングの時間間隔を第２間隔、ＥＭＣ規格におけるＥＭＩの規制対象となる周波数の逆数を周期Ｔとすると、
前記第１間隔と前記第２間隔との最大公約数を、前記周期Ｔの最小値よりも小さくするものである。
【００１５】
本発明では、連続する前記第１及び第２の出力タイミングの時間間隔を第１間隔、連続する前記第２及び第３の出力タイミングの時間間隔を第２間隔、ＥＭＣ規格におけるＥＭＩの規制対象となる周波数の逆数を周期Ｔとすると、前記第１間隔と前記第２間隔との最大公約数が、前記周期Ｔの最小値よりも小さい。そのため、ＥＭＩの発生が抑制された表示装置駆動回路を提供することができる。
【発明の効果】
【００１６】
本発明によれば、ＥＭＩの発生が抑制された表示装置駆動回路を提供することができる。
【図面の簡単な説明】
【００１７】
【図１】実施の形態１に係る表示装置駆動回路を用いた表示装置のブロック図である。
【図２】実施の形態１に係る表示装置駆動回路による駆動タイミングを示すタイミングチャート及び電源電流波形である。
【図３】実施の形態２に係る表示装置駆動回路を示した回路図である。
【図４】アンプ出力制御回路１０１を構成する遅延回路ＤＣ１の回路図である。
【図５】アンプ出力制御回路１０１を構成する遅延回路ＤＣ１の回路図である。
【図６】アンプ出力制御回路１０１を構成する遅延回路ＤＣ１の回路図である。
【図７】特許文献１の図７である。
【発明を実施するための形態】
【００１８】
以下、本発明を適用した具体的な実施の形態について、図面を参照しながら詳細に説明する。ただし、本発明が以下の実施の形態に限定される訳ではない。また、説明を明確にするため、以下の記載及び図面は、適宜、簡略化されている。
【００１９】
（実施の形態１）
図１を参照して本発明の第１の実施の形態に係る表示装置駆動回路について説明する。図１は、実施の形態１に係る表示装置駆動回路を用いた表示装置のブロック図である。
【００２０】
図１に示すように、この表示装置は、実施の形態１に係る表示装置駆動回路であるソースドライバ（Source Driver）１００、タイミングコントローラ（Timing Controller）２００、ゲートドライバ（Gate Driver）３００、表示部４００、４ｎ本のソースラインＳＬ１１〜ＳＬ４ｎ、ｍ本のゲートラインＧＬ１〜ＧＬｍを備えている。
【００２１】
ここで、ソースドライバ１００は、アンプ出力制御回路（Amplifier Output Controller）１０１、４つのアンプ群ＡＧ１〜ＡＧ４を備えている。さらに、アンプ群ＡＧ１は、ｎ個のアンプ回路ＡＣ１１〜ＡＣ１ｎを備えている。アンプ群ＡＧ２は、ｎ個のアンプ回路ＡＣ２１〜ＡＣ２ｎを備えている。アンプ群ＡＧ３は、ｎ個のアンプ回路ＡＣ３１〜ＡＣ３ｎを備えている。アンプ群ＡＧ４は、ｎ個のアンプ回路ＡＣ４１〜ＡＣ４ｎを備えている。なお、アンプ群ＡＧの個数は４つに限定されるものではなく、３つ以上であればよい。また、各アンプ群ＡＧ１〜ＡＧ４に含まれるアンプ回路の個数は１つ以上であればよい。さらに、本実施の形態では、各アンプ群ＡＧ１〜ＡＧ４に含まれるアンプ回路の個数は、ｎ個ずつであり等しいが、これに限定されることはない。
【００２２】
また、表示部４００は、４ｎ本のソースラインＳＬ１１〜ＳＬ４ｎと、ｍ本のゲートラインＧＬ１〜ＧＬｍとの交差部に、４ｎ×ｍ個の画素ＰＥを有している。図示されていないが、画素ＰＥは、スイッチング素子であるＴＦＴと画素容量とを備えている。ＴＦＴのゲート端子はゲートラインＧＬに、ソース端子はソースラインＳＬに、ドレイン端子は画素容量に接続されている。また、例えば、液晶表示装置の場合、画素容量はＴＦＴのドレイン電極に接続された画素電極と、共通電極と、両電極間に挟まれた液晶層と、を備えている。
【００２３】
タイミングコントローラ（Timing Controller）２００は、ソースドライバ１００に対し、ソースドライバ制御信号ＳＤＣ、タイミング信号であるストローブ信号ＳＴＢ、画像データＤＡＴＡを送信する。また、タイミングコントローラ（Timing Controller）２００は、ゲートドライバ３００に対し、ゲートドライバ制御信号ＧＤＣを送信する。なお、ストローブ信号ＳＴＢは、画像制御信号である水平同期信号（Ｈｓｙｎｃ、不図示）に同期してタイミングコントローラ２００内で生成される信号であり、１ライン分の画像データＤ１１〜Ｄ４ｎ全てがアンプ回路ＡＣ１１〜ＡＣ４ｎの入力端子に設定されるタイミングを示す信号である。
【００２４】
ソースドライバ１００は、ソースドライバ制御信号ＳＤＣに基づいて、画像データＤＡＴＡから４ｎ個のアンプ回路ＡＣ１１〜ＡＣ４ｎに入力する階調電圧Ｄ１１〜Ｄ４ｎを生成する。また、ソースドライバ１００内のアンプ出力制御回路１０１は、ストローブ信号ＳＴＢに基づいて、出力制御信号Ｃ１〜Ｃ４を生成し、４つのアンプ群ＡＧ１〜ＡＧ４のそれぞれに出力する。より詳細には、アンプ群ＡＧ１のアンプ回路ＡＣ１１〜ＡＣ１ｎのそれぞれに、出力制御信号Ｃ１が入力される。アンプ群ＡＧ２のアンプ回路ＡＣ２１〜ＡＣ２ｎのそれぞれに、出力制御信号Ｃ２が入力される。アンプ群ＡＧ３のアンプ回路ＡＣ３１〜ＡＣ３ｎのそれぞれに、出力制御信号Ｃ３が入力される。アンプ群ＡＧ４のアンプ回路ＡＣ４１〜ＡＣ４ｎのそれぞれに、出力制御信号Ｃ４が入力される。
【００２５】
アンプ回路ＡＣ１１は、入力された階調電圧Ｄ１１を増幅する。そして、入力された出力制御信号Ｃ１に応じたタイミングにおいて、増幅した階調電圧をソースラインＳＬ１１に対して出力する。同様に、アンプ群ＡＧ１に属するアンプ回路ＡＣ１ｎは、出力制御信号Ｃ１に応じたタイミングにおいて、入力された階調電圧Ｄ１ｎを増幅した階調電圧をソースラインＳＬ１ｎに対して出力する。つまり、アンプ群ＡＧ１に属するアンプ回路ＡＣ１１〜ＡＣ１ｎは、ソースラインＳＬ１１〜ＳＬ１ｎに対して同時に出力する。
【００２６】
同様に、アンプ群ＡＧ２に属するアンプ回路ＡＣ２１〜ＡＣ２ｎは、入力された階調電圧Ｄ２１〜Ｄ２ｎを増幅した階調電圧を、ソースラインＳＬ２１〜ＳＬ２ｎに対して、入力された出力制御信号Ｃ２に応じたタイミングにおいて同時に出力する。アンプ群ＡＧ３に属するアンプ回路ＡＣ３１〜ＡＣ３ｎは、入力された階調電圧Ｄ３１〜Ｄ３ｎを増幅した階調電圧を、ソースラインＳＬ３１〜ＳＬ３ｎに対して、入力された出力制御信号Ｃ３に応じたタイミングにおいて同時に出力する。アンプ群ＡＧ４に属するアンプ回路ＡＣ４１〜ＡＣ４ｎは、入力された階調電圧Ｄ４１〜Ｄ４ｎを増幅した階調電圧を、ソースラインＳＬ４１〜ＳＬ４ｎに対して、入力された出力制御信号Ｃ４に応じたタイミングにおいて同時に出力する。
【００２７】
ゲートドライバ３００は、ゲートドライバ制御信号ＧＤＣに基づいて、ゲートラインＧＬ１〜ＧＬｍを順に選択する。具体的には、ゲートラインＧＬ１が選択されると、ゲートラインＧＬ１に接続された表示部４００の４ｎ個の画素ＰＥのＴＦＴがオンする。この状態で、アンプ群ＡＧ１〜ＡＧ４からソースラインＳＬ１１〜ＳＬ４ｎに対し、異なるタイミングで１回ずつ階調電圧が出力される。これにより、ゲートラインＧＬ１に接続された各画素ＰＥの液晶層に対して階調電圧が印加される。次に、ゲートラインＧＬ２が選択され、同様に、ゲートラインＧＬ２に接続された各画素ＰＥの液晶層に対して階調電圧が印加される。これが、最終のゲートラインＧＬｍまで繰り返され、１フレーム分の画像が描画される。
【００２８】
次に、図２を用いて、実施の形態１に係るソースドライバ１００の駆動タイミング及び電源電流波形について説明する。図２は、実施の形態１に係る表示装置駆動回路による駆動タイミングを示すタイミングチャート（ａ）及び電源電流波形（ｂ）である。
【００２９】
まず、図２（ａ）を用いて、ソースドライバ１００の駆動タイミングについて説明する。図２（ａ）に示すように、アンプ出力制御回路１０１に入力されるストローブ信号ＳＴＢは、時刻ｔ１でＬ（Ｌｏｗ）からＨ（Ｈｉｇｈ）へ切り換わる。アンプ出力制御回路１０１により、ストローブ信号ＳＴＢから生成される出力制御信号Ｃ１は、本実施の形態ではストローブ信号ＳＴＢと同じ時刻ｔ１に、ＬからＨへ切り換わる。これにより、出力制御信号Ｃ１が入力されるアンプ群ＡＧ１に属するアンプ回路ＡＣ１１〜ＡＣ１ｎがオフからオンに切り換わり、ソースラインＳＬ１１〜ＳＬ１ｎに対し、階調電圧が出力される。
【００３０】
次に、アンプ出力制御回路１０１により、ストローブ信号ＳＴＢから生成される出力制御信号Ｃ２は、時刻ｔ２に、ＬからＨへ切り換わる。これにより、出力制御信号Ｃ２が入力されるアンプ群ＡＧ２に属するアンプ回路ＡＣ２１〜ＡＣ２ｎがオフからオンに切り換わり、ソースラインＳＬ２１〜ＳＬ２ｎに対し、階調電圧が出力される。
【００３１】
次に、アンプ出力制御回路１０１により、ストローブ信号ＳＴＢから生成される出力制御信号Ｃ３は、時刻ｔ３に、ＬからＨへ切り換わる。これにより、出力制御信号Ｃ３が入力されるアンプ群ＡＧ３に属するアンプ回路ＡＣ３１〜ＡＣ３ｎがオフからオンに切り換わり、ソースラインＳＬ３１〜ＳＬ３ｎに対し、階調電圧が出力される。
【００３２】
最後に、アンプ出力制御回路１０１により、ストローブ信号ＳＴＢから生成される出力制御信号Ｃ４は、時刻ｔ４に、ＬからＨへ切り換わる。これにより、出力制御信号Ｃ４が入力されるアンプ群ＡＧ４に属するアンプ回路ＡＣ４１〜ＡＣ４ｎがオフからオンに切り換わり、ソースラインＳＬ４１〜ＳＬ４ｎに対し、階調電圧が出力される。なお、図２の例では、アンプ群ＡＧ１〜ＡＧ４がこの順番で駆動されるが、駆動する順番は、これに限定されることはない。
【００３３】
次に、図２（ｂ）を用いて、電源電流波形について説明する。時刻ｔ１でアンプ回路ＡＣ１１〜ＡＣ１ｎがオフからオンに切り換わることにより、破線で示した電源電流Ｉ１が発生する。この電源電流Ｉ１は、時刻ｔ１から急激に立ち上がってピークを示した後、充電が進むにつれて減少する。同様に、時刻ｔ２でアンプ回路ＡＣ２１〜ＡＣ２ｎがオフからオンに切り換わることにより、破線で示した電源電流Ｉ２が発生する。電源電流Ｉ２も電源電流Ｉ１と同様に推移する。同様に、時刻ｔ３でアンプ回路ＡＣ３１〜ＡＣ３ｎがオフからオンに切り換わることにより、破線で示した電源電流Ｉ３が発生する。電源電流Ｉ３も電源電流Ｉ１と同様に推移する。同様に、時刻ｔ４でアンプ回路ＡＣ４１〜ＡＣ４ｎがオフからオンに切り換わることにより、破線で示した電源電流Ｉ４が発生する。電源電流Ｉ４も電源電流Ｉ１と同様に推移する。
【００３４】
実際の電源電流波形は、電源電流Ｉ１〜Ｉ４を合成したものであり、図２（ｂ）において実線で示されている。この合成された電源電流波形のピークの間隔は、出力タイミングの間隔と同じになっている。
【００３５】
ここで、出力制御信号Ｃ１によるアンプ群ＡＧ１の出力タイミング（時刻ｔ１）と出力制御信号Ｃ２によるアンプ群ＡＧ２の出力タイミング（時刻ｔ２）との時間間隔（ｔ２−ｔ１）をＴＩ１とする。アンプ群ＡＧ２の出力タイミング（時刻ｔ２）と出力制御信号Ｃ３によるアンプ群ＡＧ３の出力タイミング（時刻ｔ３）との時間間隔（ｔ３−ｔ２）をＴＩ２とする。アンプ群ＡＧ３の出力タイミング（時刻ｔ３）と出力制御信号Ｃ４によるアンプ群ＡＧ４の出力タイミング（時刻ｔ４）との時間間隔（ｔ４−ｔ３）をＴＩ３とする。本実施の形態においては、時間間隔ＴＩ１≠ＴＩ２≠ＴＩ３が成立する。これに対し、特許文献１のように出力タイミングの間隔が一定値ＴＩであると、周波数ｆ＝１／ＴＩのＥＭＩが発生するおそれがある。しかしながら、本実施の形態では、少なくともＴＩ１≠ＴＩ２であるため、このようなＥＭＩが発生するおそれがない。なお、本実施の形態では、時間間隔ＴＩ１〜ＴＩ３が全て異なっているが、少なくとも２つの時間間隔が異なればよい。
【００３６】
また、本実施の形態では、時間間隔ＴＩ１〜ＴＩ３は特定クロック周期の整数倍（正の整数倍、つまり自然数倍）ではない。上述の通り、時間間隔が一定でなくても、時間間隔の最大公約数を周期とするＥＭＩが発生し得る。特許文献２のように、特定クロックの周期の整数倍の時間間隔であると、時間間隔の最大公約数も、特定クロック周期の整数倍となる。そのため、当該特定クロックの周波数又はそれ以下の周波数を有するＥＭＩが発生するおそれがある。しかしながら、本実施の形態では、時間間隔ＴＩ１〜ＴＩ３が特定クロック周期の整数倍ではないため、このようなＥＭＩが発生するおそれがない。
【００３７】
ここで、ＥＭＣ規格におけるＥＭＩの規制対象となる周波数をｆｅｍｉ［Ｈｚ］とし、その逆数である周期をＴｅｍｉ（＝１／ｆｅｍｉ［ｓ］）とする。一般化すると、全ての時間間隔ＴＩ１〜ＴＩ３が、ある上記周期Ｔｅｍｉの整数倍となると、規制対象のＥＭＩが発生し得る。換言すると、全ての時間間隔ＴＩ１〜ＴＩ３の最大公約数が、上記周期Ｔｅｍｉの範囲に含まれれば、規制対象のＥＭＩが発生し得る。逆に、任意の上記周期Ｔｅｍｉに対して、時間間隔ＴＩ１〜ＴＩ３の少なくともいずれか１つが、当該周期Ｔｅｍｉの整数倍とならなければ、規制対象となるＥＭＩの発生を防止することができる。換言すると、全ての時間間隔ＴＩ１〜ＴＩ３の最大公約数が、上記周期Ｔｅｍｉの範囲外であれば、規制対象となるＥＭＩの発生を防止することができる。
【００３８】
本実施の形態では、時間間隔ＴＩ１〜ＴＩ３の最大公約数を、ＥＭＣ規格におけるＥＭＩの規制対象となる周波数ｆｅｍｉ［Ｈｚ］の逆数である周期Ｔｅｍｉの最小値よりも小さくなるようにする。これにより、規制対象のＥＭＩの発生を防止することができる。例えば、上述の通り、ＣＩＳＰＲ２２及びＶＣＣＩ規格のいずれにおいても、ＥＭＩの規制対象となる最大周波数ｆｅｍｉ（ｍａｘ）は現状１［ＧＨｚ］である。この場合、時間間隔ＴＩ１〜ＴＩ３の最大公約数を１／１［ＧＨｚ］＝１［ｎｓ］より小さくすればよい。例えば、時間間隔ＴＩ１〜ＴＩ３のいずれか２つの差の絶対値を１［ｎｓ］よりも小さくすれば、自ずと時間間隔ＴＩ１〜ＴＩ３の最大公約数は１［ｎｓ］以下となる。これにより、発生するおそれがあるＥＭＩの周波数を規制対象外とすることができる。ＥＭＣ規格が改定された場合であっても、同様の思想により時間間隔の最大公約数を、ＥＭＣ規格におけるＥＭＩの規制対象となる周波数ｆｅｍｉ［Ｈｚ］の逆数である周期Ｔｅｍｉの最小値よりも小さくすればよい。
【００３９】
より分かり易く説明するため、具体例を考える。まず、比較例として、時間間隔ＴＩ１＝ＴＩ２＝ＴＩ３＝２．０［ｎｓ］とすると、時間間隔ＴＩ１〜ＴＩ３の最大公約数も２．０であるから、１／２．０［ｎｓ］＝５００［ＭＨｚ］のＥＭＩが発生するおそれがある。これに対し、本実施の形態の一実施例として、時間間隔ＴＩ１＝２．０［ｎｓ］を基準として、ＴＩ２＝ＴＩ１＋０．１［ｎｓ］、ＴＩ３＝ＴＩ１＋０．３［ｎｓ］とする。つまり、時間間隔ＴＩ１＝２．０［ｎｓ］、ＴＩ２＝２．１［ｎｓ］、ＴＩ３＝２．３［ｎｓ］とする。
【００４０】
ここで、時間間隔ＴＩ１〜ＴＩ３の最大公約数を求める。最大公約数は、整数の概念であるが、時間間隔ＴＩ１〜ＴＩ３を０．１［ｎｓ］により規格化することにより、容易に求めることができる。これにより、時間間隔ＴＩ１〜ＴＩ３がＴＩ１／０．１＝２０、ＴＩ２／０．１＝２１、ＴＩ３／０．１＝２３と整数化される。これら３つの整数の最大公約数は１であるから、時間間隔ＴＩ１＝２．０［ｎｓ］、ＴＩ２＝２．１［ｎｓ］、ＴＩ３＝２．３［ｎｓ］の最大公約数は１×０．１＝０．１［ｎｓ］となる。そのため、発生するおそれのあるＥＭＩの周波数ｆはｆ＝１／０．１［ｎｓ］＝１０ＧＨｚとなり、ＥＭＣ規格におけるＥＭＩの規制対象外となる。
【００４１】
現実的にも、電源線には随所にフィルターとしてバイパスコンデンサがあり、また寄生誘導及び寄生容量によるフィルター回路が形成されている。そのため、この周波数の電源電流が長い距離を伝搬することはない。従って、ＥＭＣ規格をクリアすれば、現実的にもＥＭＩによる悪影響は生じない。
【００４２】
さらに、いくつか具体例を考える。
２例目として、時間間隔ＴＩ１＝２．０［ｎｓ］を基準として、ＴＩ２＝ＴＩ１＋０．１［ｎｓ］、ＴＩ３＝ＴＩ１＋０．０５［ｎｓ］とする。つまり、時間間隔ＴＩ１＝２．０［ｎｓ］、ＴＩ２＝２．１［ｎｓ］、ＴＩ３＝２．０５［ｎｓ］とする。ここで、時間間隔ＴＩ１〜ＴＩ３の最大公約数を求める。上記と同様に、０．０１［ｎｓ］により規格化して時間間隔ＴＩ１〜ＴＩ３を整数化すると、ＴＩ１／０．０１＝２００、ＴＩ２'＝２１０、ＴＩ３'＝２０５となる。この最大公約数は５であるから、時間間隔ＴＩ１＝２．０［ｎｓ］、ＴＩ２＝２．１［ｎｓ］、ＴＩ３＝２．０５［ｎｓ］の最大公約数は５×０．０１＝０．０５［ｎｓ］となる。そのため、発生するおそれのあるＥＭＩの周波数ｆはｆ＝１／０．０５［ｎｓ］＝２０ＧＨｚとなり、ＥＭＣ規格におけるＥＭＩの規制対象外となる。
【００４３】
３例目として、時間間隔ＴＩ１＝２．０［ｎｓ］を基準として、ＴＩ２＝ＴＩ１×２−０．２［ｎｓ］、ＴＩ３＝ＴＩ１＋０．２［ｎｓ］（Ｎ：正の整数）とする。つまり、時間間隔ＴＩ１＝２．０［ｎｓ］、ＴＩ２＝３．８［ｎｓ］、ＴＩ３＝２．２［ｎｓ］とする。ここで、時間間隔ＴＩ１〜ＴＩ３の最大公約数を求める。０．１［ｎｓ］により規格化して時間間隔ＴＩ１〜ＴＩ３を整数化すると、ＴＩ１／０．１＝２０、ＴＩ２／０．１＝３８、ＴＩ３／０．１＝２２となる。この最大公約数は２であるから、時間間隔ＴＩ１＝２．０［ｎｓ］、ＴＩ２＝３．８［ｎｓ］、ＴＩ３＝２．２［ｎｓ］の最大公約数は２×０．１＝０．２［ｎｓ］となる。そのため、発生するおそれのあるＥＭＩの周波数ｆはｆ＝１／０．２［ｎｓ］＝５ＧＨｚとなり、ＥＭＣ規格におけるＥＭＩの規制対象外となる。
【００４４】
（実施の形態２）
次に、本発明の第２の実施の形態に係る表示装置駆動回路について説明する。図３は、本発明の第２の実施の形態に係る表示装置駆動回路の構成図である。本実施の形態に係る表示装置駆動回路であるソースドライバ１００は、実施の形態１に係るソースドライバ１００のより具体的な構成例である。
【００４５】
本実施の形態に係るアンプ出力制御回路１０１は、３つの遅延回路ＤＣ１〜ＤＣ３を備えている。ここで、遅延回路ＤＣ１は、カスケード接続された遅延インバータＤ−ＩＮＶ１とインバータＩＮＶ１とから構成されている。遅延回路ＤＣ２は、カスケード接続された遅延インバータＤ−ＩＮＶ２とインバータＩＮＶ２とから構成されている。遅延回路ＤＣ３は、カスケード接続された遅延インバータＤ−ＩＮＶ３とインバータＩＮＶ３とから構成されている。インバータＩＮＶ１〜ＩＮＶ３はいずれも同一の遅延量を有している。一方、遅延インバータＤ−ＩＮＶ１〜Ｄ−ＩＮＶ３は互いに異なる遅延量を有している。
【００４６】
図２に示した時間間隔ＴＩ１が遅延回路ＤＣ１の遅延量に相当する。同様に、時間間隔ＴＩ２が遅延回路ＤＣ２の遅延量に相当する。時間間隔ＴＩ３が遅延回路ＤＣ３の遅延量に相当する。
【００４７】
また、本実施の形態では、アンプ回路ＡＣ１１が、差動増幅器Ａ１１とスイッチＳＷ１１を備えている。差動増幅器Ａ１１の非反転入力端子には、階調電圧Ｄ１１が入力され、反転入力端子には差動増幅器Ａ１１の出力がフィードバックされている。また、差動増幅器Ａ１１の出力には、スイッチＳＷ１１の一端が接続されている。そして、スイッチＳＷ１１の他端が、ソースラインＳＬ１１に接続されている。従って、出力制御信号Ｃ１がＬからＨに切り換わるとスイッチＳＷ１１がオフからオンへ切り換わり、差動増幅器Ａ１１からの出力信号がソースラインＳＬ１１へ出力される。他のアンプ回路ＡＣについても同様である。なお、スイッチＳＷ１１の具体的構成は特に限定されないが、ＮＭＯＳトランジスタとＰＭＯＳトランジスタとのソースとドレイン及びドレインとソースをそれぞれ接続し、それぞれのゲートに逆の値の信号を印加してオンとオフとを制御するＣＭＯＳトランファゲートを用いることが好ましい。
【００４８】
次に、図４を用いて、遅延回路ＤＣ１の構成について説明する。遅延回路ＤＣ２、ＤＣ３についても同様の構成とすることができる。図４は、アンプ出力制御回路１０１を構成する遅延回路ＤＣ１の回路図である。遅延インバータＤ−ＩＮＶ１は、ＰＭＯＳトランジスタＰ１とＮＭＯＳトランジスタＮ１とを備える。ＰＭＯＳトランジスタＰ１のソースは電源ＶＤＤに接続され、ドレインはＮＭＯＳトランジスタＮ１のドレインに接続されている。ＮＭＯＳトランジスタＮ１のソースは接地されている（つまり、グランドＧＮＤに接続されている）。ＰＭＯＳトランジスタＰ１及びＮＭＯＳトランジスタＮ１のゲートには出力制御信号Ｃ１が共通に入力される。そして、ＰＭＯＳトランジスタＰ１及びＮＭＯＳトランジスタＮ１のドレイン同士が接続されたノードから遅延インバータＤ−ＩＮＶ１の出力信号が出力される。
【００４９】
インバータＩＮＶ１は、ＰＭＯＳトランジスタＰ１とＮＭＯＳトランジスタＮ１とを備える。ＰＭＯＳトランジスタＰ２のソースは電源ＶＤＤに接続され、ドレインはＮＭＯＳトランジスタＮ２のドレインに接続されている。ＮＭＯＳトランジスタＮ２のソースは接地されている。ＰＭＯＳトランジスタＰ２及びＮＭＯＳトランジスタＮ２のゲートには遅延インバータＤ−ＩＮＶ１の出力信号が共通に入力される。そして、ＰＭＯＳトランジスタＰ２及びＮＭＯＳトランジスタＮ２のドレイン同士が接続されたノードから出力制御信号Ｃ２が出力される。
【００５０】
遅延インバータＤ−ＩＮＶ１の遅延量を大きくするには、ＰＭＯＳトランジスタＰ１及びＮＭＯＳトランジスタＮ１のチャネル幅Ｗとチャネル長Ｌとの比（Ｗ／Ｌ）の少なくともいずれか一方を小さくする。例えば、遅延インバータＤ−ＩＮＶ１のＰＭＯＳトランジスタＰ１についてＷ／Ｌ＝２［μｍ］／５．０［μｍ］、ＮＭＯＳトランジスタＮ１についてＷ／Ｌ＝１［μｍ］／５．０［μｍ］とする。また、遅延インバータＤ−ＩＮＶ２のＰＭＯＳトランジスタ（不図示）についてＷ／Ｌ＝２［μｍ］／５．２［μｍ］、ＮＭＯＳトランジスタ（不図示）についてＷ／Ｌ＝１［μｍ］／５．２［μｍ］とする。そして、遅延インバータＤ−ＩＮＶ３のＰＭＯＳトランジスタ（不図示）についてＷ／Ｌ＝２［μｍ］／５．３［μｍ］、ＮＭＯＳトランジスタ（不図示）についてＷ／Ｌ＝１［μｍ］／５．３［μｍ］とする。これにより、遅延回路ＤＣ１〜ＤＣ３の遅延量を互いに異なるものとすることができる
【００５１】
次に、図５を用いて、遅延回路ＤＣ１の他の構成について説明する。遅延回路ＤＣ２、ＤＣ３についても同様の構成とすることができる。図５は、アンプ出力制御回路１０１を構成する遅延回路ＤＣ１の回路図である。遅延インバータＤ−ＩＮＶ１は、ＰＭＯＳトランジスタＰ１とＮＭＯＳトランジスタＮ１に加え、抵抗Ｒ、容量Ｃとを備えている。図４と同様に、ＰＭＯＳトランジスタＰ１のソースは電源ＶＤＤに接続され、ドレインはＮＭＯＳトランジスタＮ１のドレインに接続されている。ＮＭＯＳトランジスタＮ１のソースは接地されている。ＰＭＯＳトランジスタＰ１及びＮＭＯＳトランジスタＮ１のゲートには出力制御信号Ｃ１が共通に入力される。そして、ＰＭＯＳトランジスタＰ１及びＮＭＯＳトランジスタＮ１のドレイン同士が接続されたノードには抵抗Ｒの一端が接続されている。抵抗Ｒの他端には容量Ｃの一端が接続されている。容量Ｃの他端は接地されている。抵抗Ｒと容量Ｃとが接続されたノードから遅延インバータＤ−ＩＮＶ１の出力信号が出力される。ここで、ＲＣ時定数を変えることにより、遅延インバータＤ−ＩＮＶ１の遅延量を変えることができる。
【００５２】
なお、抵抗Ｒは必須ではなく、容量Ｃのみを接続してもよい。この場合、ＰＭＯＳトランジスタＰ１またはＮＭＯＳトランジスタＮ１のオンになっている方のオン抵抗と容量Ｃとの時定数で遅延時間が制御できる。逆に、容量Ｃも必須ではなく、抵抗Ｒのみを接続してもよい。この場合、抵抗ＲとＰＭＯＳトランジスタＰ２およびＮＭＯＳトランジスタＮ２のゲート容量との時定数で遅延時間が制御できる。
【００５３】
次に、図６を用いて、遅延回路ＤＣ１の他の構成について説明する。遅延回路ＤＣ２、ＤＣ３についても同様の構成とすることができる。図６は、アンプ出力制御回路１０１を構成する遅延回路ＤＣ１の回路図である。遅延インバータＤ−ＩＮＶ１は、ＰＭＯＳトランジスタＰ１とＮＭＯＳトランジスタＮ１に加え、抵抗Ｒ１、Ｒ２とを備える。ＰＭＯＳトランジスタＰ１のソースは抵抗Ｒ１の一端に接続され、抵抗Ｒ１の他端が電源ＶＤＤに接続されている。ＰＭＯＳトランジスタＰ１のドレインはＮＭＯＳトランジスタＮ１のドレインに接続されている。ＮＭＯＳトランジスタＮ１のソースは抵抗Ｒ２の一端に接続され、抵抗Ｒ２の他端が接地されている。ＰＭＯＳトランジスタＰ１及びＮＭＯＳトランジスタＮ１のゲートには出力制御信号Ｃ１が共通に入力される。そして、ＰＭＯＳトランジスタＰ１及びＮＭＯＳトランジスタＮ１のドレインが接続されたノードから遅延インバータＤ−ＩＮＶ１の出力信号が出力される。抵抗Ｒ１、Ｒ２の値を変化させることにより、遅延インバータＤ−ＩＮＶ１の遅延量を変えることができる。
【００５４】
ここで、抵抗Ｒ１及び抵抗Ｒ２は受動素子の抵抗に限らず、一定のバイアス値を与えたＭＯＳトランジスタで構成してもよい。この場合、バイアス値を適当に制御することにより遅延値を制御することができる。あるいは、一定のバイアス値に代えて、出力制御信号Ｃ１をゲートに印加したＭＯＳトランジスタでもよい。
【００５５】
また、図４〜図６を用いて説明した遅延量の変更方法は組み合わせて用いることができる。
【００５６】
実施の形態１及び実施の形態２では、ソースドライバ１００を構成するＩＣチップの概念を示さなかった。もちろん、１つのソースドライバチップが実施の形態のソースドライバ１００である場合がある。しかし、表示装置には複数のＩＣチップでソースドライバを構成するものがある。この場合、実施の形態のソースドライバ１００と同一の構成を持つ１つのソースドライバＩＣチップを複数実装し、共通にストローブ信号ＳＴＢを入力しても実施の形態と同様の効果は十分に得ることができる。
【００５７】
また、実施の形態のソースドライバ１００における１つ以上のアンプ群を１つのソースドライバＩＣチップとして複数のソースドライバＩＣチップを実装してもよい。各ソースドライバＩＣチップに、ソースドライバＩＣチップ外部のアンプ出力制御回路からのアンプ出力制御信号を入力しても同様に効果がある。
【００５８】
さらに、１つのソースドライバＩＣチップを実施の形態のソースドライバ１００と同様の構成にして複数のソースドライバＩＣチップを実装し、ソースドライバＩＣの外部にさらにアンプ出力制御回路を備える構成としてもよい。各ソースドライバＩＣチップに入力するストローブ信号ＳＴＢｎ（ｎはソースドライバの数以下の自然数）を各ソースドライバＩＣチップのストローブ信号として入力するように階層構造にするとさらに効果がある。
【００５９】
これらの場合も、表示部のソースラインに信号を出力するタイミングが、上記実施の形態において説明した条件を満たすようにすることが重要である。
【００６０】
以上説明したとおり、本実施の形態に係る表示装置駆動回路では、出力タイミングの時間間隔の最大公約数を、ＥＭＣ規格におけるＥＭＩの規制対象となる最大周波数に対応する周期よりも小さくする。これにより、ＥＭＣ規格の規制対象となるＥＭＩを発生することがない。つまり、ＥＭＩの発生が抑制された表示装置駆動回路を提供することができる。
【００６１】
以上、実施の形態を参照して本願発明を説明したが、本願発明は上記によって限定されるものではない。本願発明の構成や詳細には、発明のスコープ内で当業者が理解し得る様々な変更をすることができる。
【符号の説明】
【００６２】
Ａ１１  差動増幅器
ＡＣ１１−ＡＣ４ｎ  アンプ回路
ＡＧ１−ＡＧ４  アンプ群
Ｃ  容量
Ｃ１−Ｃ４  出力制御信号
Ｄ−ＩＮＶ１−Ｄ−ＩＮＶ３  遅延インバータ
Ｄ１１−Ｄ４ｎ  階調電圧
ＤＡＴＡ  画像データ
ＤＣ１−ＤＣ３  遅延回路
ＧＬ１−ＧＬｍ  ゲートライン
ＩＮＶ１−ＩＮＶ３  インバータ
Ｎ１、Ｎ２  ＮＭＯＳトランジスタ
Ｐ１、Ｐ２  ＰＭＯＳトランジスタ
ＰＥ  画素
Ｒ、Ｒ１、Ｒ２  抵抗
ＳＤＣ  ソースドライバ制御信号
ＳＬ１１-ＳＬ４ｎ  ソースライン
ＳＴＢ  ストローブ信号
ＳＷ１１  スイッチ
１００  ソースドライバ
１０１  アンプ出力制御回路
３００  ゲートドライバ
４００  表示部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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