(57)【要約】【課題】半導体デバイスを提供する。【解決手段】理論的な金属：酸素化学量論比を有する高kゲート誘電体、前記高ｋゲート誘電体の上部に設置された、Mを遷移金属として、組成がMxAlyで表されるアルミナイドを含むNMOS金属ゲート電極、および前記高ｋゲート誘電体の上部に設置された、アルミナイドを含まないPMOS金属ゲート電極、を有するCMOS半導体デバイス。【選択図】図１ｉ
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【特許請求の範囲】
【請求項１】
理論的な金属：酸素化学量論比を有する高kゲート誘電体、
前記高ｋゲート誘電体の上部に設置された、Mを遷移金属として、組成がMxAlyで表されるアルミナイドを含むNMOS金属ゲート電極、および
前記高ｋゲート誘電体の上部に設置された、アルミナイドを含まないPMOS金属ゲート電極、
を有するCMOS半導体デバイス。
【請求項２】
前記高kゲート誘電体は、ハフニウム酸化物、ジルコニウム酸化物およびアルミニウム酸化物からなる群から選定された材料を含み、
Ｍは、ジルコニウム、タングステン、タンタル、ハフニウムおよびチタンからなる群から選定された元素を含み、
前記PMOS金属ゲート電極は、ルテニウム、パラジウム、白金、コバルト、ニッケルおよび導電性金属酸化物からなる群から選定された材料を含むことを特徴とする請求項１に記載のCMOS半導体デバイス。
【請求項３】
前記NMOS金属ゲート電極は、仕事関数が3.9eVから4.3eVの間であり、前記PMOS金属ゲート電極は、仕事関数が4.9eVから5.2eVの間であることを特徴とする請求項１に記載のCMOS半導体デバイス。
【請求項４】
アルミナイドは、Mを遷移金属として、組成がMxAlyで表され、xは、1から4の間であり、yは、1から4の間であることを特徴とする請求項１に記載のCMOS半導体デバイス。
【請求項５】
アルミナイドは、ZrAl、ZrAl2、ZrAl3、WAl4、TaAl、HfAl、TiAl、TiAl2、TiAl3およびTi3Alからなる群から選定されることを特徴とする請求項４に記載のCMOS半導体デバイス。
【請求項６】
さらに前記NMOS金属ゲート電極は、アルミナイド上に形成された充填金属を有することを特徴とする請求項１乃至５のいずれか一つに記載のCMOS半導体デバイス。
【請求項７】
前記充填金属は、チタン窒化物、タングステン、チタン、アルミニウム、タンタル、タンタル窒化物、コバルト、銅およびニッケルからなる群から選定されることを特徴とする請求項６に記載のCMOS半導体デバイス。
【請求項８】
前記高kゲート誘電体は、原子層化学気相成膜処理プロセスを用いて、5Åから40Åの間の厚さとなるように形成され、
アルミナイドは、100Åから300Åの間の厚さであることを特徴とする請求項１乃至７のいずれか一つに記載のCMOS半導体デバイス。
【請求項９】
前記NMOS金属ゲート電極および前記PMOS金属ゲート電極の両方は、400℃で熱的に安定であることを特徴とする請求項１乃至８のいずれか一つに記載のCMOS半導体デバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体デバイスに関し、特に高kゲート誘電体および金属ゲート電極を有する半導体デバイスに関する。
【背景技術】
【０００２】
二酸化珪素からなる極めて薄いゲート誘電体を有するMOS電界効果トランジスタにおいては、許容限界を超えるゲートリーク電流が生じる場合がある。二酸化珪素に代えて、ある高k誘電体材料でゲート誘電体を構成した場合、ゲートリーク電流を抑制することができる。しかしながら、そのような誘電体は、ポリシリコンと両立させることはできないため、高kゲート誘電体を有するデバイスには、金属ゲート電極を使用することが望ましい。仕事関数が4.3eV未満のある金属を使用して、NMOSトランジスタ用の金属ゲート電極を製作することができる。しかしながら、これらの金属は、400℃を超える温度では熱安定性が悪く、高kゲート誘電体と反応して悪影響を及ぼす。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
このように、高kゲート誘電体を有し、400℃で安定で、仕事関数が4.3eV未満のNMOS金属ゲート電極を有する半導体デバイスに対して要望がある。本発明は、そのような半導体デバイスを提供することを目的とする。
【課題を解決するための手段】
【０００４】
図面に示された構成物には、スケールは示されていない。
【図面の簡単な説明】
【０００５】
【図１ａ】本発明の半導体デバイスを製作するために使用される、置換ゲート法の実施によって形成された断面構造を示した図である。
【図１ｂ】本発明の半導体デバイスを製作するために使用される、置換ゲート法の実施によって形成された断面構造を示した図である。
【図１ｃ】本発明の半導体デバイスを製作するために使用される、置換ゲート法の実施によって形成された断面構造を示した図である。
【図１ｄ】本発明の半導体デバイスを製作するために使用される、置換ゲート法の実施によって形成された断面構造を示した図である。
【図１ｅ】本発明の半導体デバイスを製作するために使用される、置換ゲート法の実施によって形成された断面構造を示した図である。
【図１ｆ】本発明の半導体デバイスを製作するために使用される、置換ゲート法の実施によって形成された断面構造を示した図である。
【図１ｇ】本発明の半導体デバイスを製作するために使用される、置換ゲート法の実施によって形成された断面構造を示した図である。
【図１ｈ】本発明の半導体デバイスを製作するために使用される、置換ゲート法の実施によって形成された断面構造を示した図である。
【図１ｉ】本発明の半導体デバイスを製作するために使用される、置換ゲート法の実施によって形成された断面構造を示した図である。
【発明を実施するための形態】
【０００６】
半導体デバイスについて説明する。半導体デバイスは、ゲート誘電体と、アルミナイドを含む金属ゲート電極とを有する。以下の記載では、本発明のより良い理解のため、多くの詳細例を説明する。ただし、ここに明確に示された多くの方法以外の方法で本発明を実施しても良いことは、当業者には明らかである。すなわち、本発明は、以下に示された特定の詳細例に限定されるものではない。
【０００７】
本発明のある実施例は、高kゲート誘電体を有し、その上には、アルミナイドを含むNMOS金属ゲート電極が形成される。高kゲート誘電体は、ハフニウム酸化物、ハフニウムシリコン酸化物、ランタン酸化物、ランタンアルミニウム酸化物、ジルコニウム酸化物、ジルコニウムシリコン酸化物、チタン酸化物、タンタル酸化物、バリウムストロンチウムチタン酸化物、バリウムチタン酸化物、ストロンチウムチタン酸化物、イットリウム酸化物、アルミニウム酸化物、鉛スカンジウムタンタル酸化物、鉛亜鉛ニオブ酸塩を含んでも良い。ハフニウム酸化物、ジルコニウム酸化物およびアルミニウム酸化物が、特に好適である。本願には、そのような高kゲート誘電体を形成するために使用される材料のいくつかの例を示すが、誘電体は、ゲート電流リークを抑制する他の材料で構成されても良い。
【０００８】
NMOS金属ゲート電極を形成するアルミナイドは、規則化合金（ordered  intermetallic  alloy）である。そのような合金の原子配置は、従来の金属合金の原子配置とは異なっている。従来のアルミニウム合金とは異なり、アルミナイド内の合金を形成する原子は、臨界秩序化温度未満に維持されている場合、周期的に配置され、超格子結晶構造を形成する。従来のアルミニウム合金と比較した場合、アルミナイドは、優れた構造安定性を示し、高温劣化に対する耐性を示す。
【０００９】
本発明の半導体デバイスの好適実施例では、アルミナイドは、MxAlyの組成を有し、ここでMは、遷移金属であり、yに対するxの比は、アルミナイドに含まれるアルミニウムに対する遷移金属の相対原子量（％）を表す。そのような組成を有するアルミナイドは、例えば、ジルコニウム、タングステン、タンタル、ハフニウム、チタン、および他の遷移金属を含み、アルミニウムと組み合わせた場合、所望の仕事関数および熱安定性を有する組成が得られる。また、本発明の半導体に含まれるアルミナイドは、複数の遷移金属を含んでも良く、これらの金属は、例えば、比較的少量のボロンまたはマグネシウムがドープされたアルミニウムを含む合金のような、アルミニウム合金を含む超格子結晶構造内で固定化される。
【００１０】
NMOS金属ゲート電極を形成する場合、そのようなアルミナイドは、MxAlyの組成を有することが好ましく、ここでxは、1から4の間であり、yは、1から4の間である。NMOS金属ゲート電極を形成する際に特に好適なアルミナイドには、ZrAl、ZrAl2、ZrAl3、WAl4、TaAl、HfAl、TiAl、TiAl2、TiAl3およびTi3Alが含まれる。得られたNMOS金属ゲート電極は、仕事関数が4.3eV未満であり、好ましくは約3.9eVから約4.3eVの間であり、より好ましくは約4.0eVから約4.2eVの間である。
【００１１】
NMOS金属ゲート電極を形成するアルミナイドは、十分に厚くして、その上部に形成されるいかなる材料も、その仕事関数に大きな影響を及ぼさないようにする必要がある。そのようなアルミナイドは、約20Åから約2000Åの厚さであることが好ましく、約100Åから約300Åの間の厚さであることがより好ましい。そのようなNMOS金属ゲート電極は、400℃で熱的に安定であることが好ましい。
【００１２】
本発明の半導体がCMOSデバイスの場合、これは、アルミナイドを含むNMOS金属ゲート電極に加えて、アルミナイドを含まないPMOS金属ゲート電極を含んでも良い。そのようなPMOS金属ゲート電極は、高kゲート誘電体上に形成されても良く、ルテニウム、パラジウム、白金、コバルト、ニッケル、または例えばルテニウム酸化物等の導電性金属酸化物のような、p型金属を含んでいても良い。ここでは、p型金属層を形成するために使用されるいくつかの金属の例を示すが、そのような層は、他の多くの材料で構成されても良い。
【００１３】
PMOS金属ゲート電極を形成する場合、そのようなp型金属は、仕事関数が約4.9eVから約5.2eVの間であることが好ましい。これらは、約20Åから約2000Åの間の厚さであることが好ましく、約100Åから約300Åの間の厚さであることがより好ましい。NMOS金属ゲート電極の形成用のアルミナイドと同様に、PMOS金属ゲート電極を形成する際に使用されるp型金属は、400℃で熱的に安定である必要がある。
【００１４】
図1a〜1iには、本発明の半導体デバイスを製作するために使用される置換ゲート法の実施によって形成される構造を示す。図1aは、CMOSデバイスを製作する際に形成される中間構造を示している。この構造は、基板100の第1の部分101および第2の部分102を有する。分離領域103は、第1の部分101と第2の部分102を分離する。誘電体層105の上に、第1のポリシリコン層104が形成され、誘電体層107の上に、第2のポリシリコン層106が形成される。第1のポリシリコン層104は、側壁スペーサ108、109によって囲まれ、第2のポリシリコン層106は、側壁スペーサ110、111によって囲まれる。誘電体層112は、層104と106を分離する。
【００１５】
基板100は、上部に半導体デバイスを構成するための基礎としての機能を有するいかなる材料を含んでも良い。分離領域103は、二酸化珪素またはトランジスタの活性領域を分離する他の材料を含む。誘電体層105と107は、各々が二酸化珪素、または基板を他の物質から分離させる他の材料を含む。この実施例では、第1のポリシリコン層104は、n型にドープされ、第2のポリシリコン層106は、p型にドープされている。第1および第2のポリシリコン層104および106は、約100から2000Åの間の厚さであっても良く、約500から1600Åの間の厚さであることがより好ましい。スペーサ108、109、110および111は、窒化珪素を含むことが好ましいが、誘電体層112は、二酸化珪素または低k材料を含んでも良い。
【００１６】
図1aの構造を形成するために、従来の処理ステップ、材料および装置を使用しても良いことは、当業者には明らかである。図のように、誘電体層112は、例えば従来の化学機械研磨法（CMP）ステップを介して、背面が研磨されていても良く、これにより、第1および第2のポリシリコン層104および106が露出される。図には示されていないが、図1aの構造は、従来の処理プロセスを用いて形成される他の多くの特徴物を有しても良い（例えば、窒化珪素エッチング停止層、ソースおよびドレインの領域、ならびに1または2以上のバッファ層）。
【００１７】
従来のイオン注入法と熱処理プロセスによってソースおよびドレインの領域が形成される場合、ポリシリコン層104と106の上に、ハードマスクが形成され、ハードマスク上にエッチング停止層が形成されることが好ましく、これにより、ソースおよびドレインの領域をシリサイドで被覆する際に、保護層104と106が保護される。そのようなハードマスクは、窒化珪素を含んでも良い。そのようなエッチング停止層は、シリコン、酸化物（例えば、二酸化珪素もしくは酸化ハフニウム）または炭化物（例えば炭化珪素）を含んでも良い。
【００１８】
そのようなエッチング停止層および窒化珪素ハードマスクは、これらの層が処理プロセスセスの各段階において、それらの役割を果たすように、誘電体層112が研磨される際に、層104および106の表面から研磨されても良い。図1aには、層104および106の上に事前に形成された、いかなるハードマスクまたはエッチング停止層も、層の表面から除去された段階の構造を示す。イオン注入処理プロセスを用いて、ソースおよびドレインの領域が形成される際に、層104と106は、ソースおよびドレインの領域が注入されると同時にドープされる。
【００１９】
図1aの構造が形成された後、第1のポリシリコン層104が除去される。好適実施例では、この層は、十分な温度で十分な時間、体積比で約2％から約30％の間の水酸化アンモニウムを含む水溶液に浸すことにより除去され、第2のポリシリコン層106はあまり除去されずに、実質的に全ての層104が除去される。浸漬ステップの間、周波数が約10kHzから約2000kHzの間で、約1から約10W／cm2の間で消滅する超音波エネルギーを提供することが好ましい。例えば、n型ポリシリコン層104は、約1350Åの厚さの場合、この層は、約25℃で約30分間、約15vol％の水酸化アンモニウムを含む脱イオン水溶液に暴露し、約1000kHzで、約5W／cm2で消失する超音波エネルギーを供与することにより除去される。
【００２０】
第1のポリシリコン層104が除去された後、誘電体層105が除去される。誘電体層105が二酸化珪素を含む場合、この層は、二酸化珪素を選択的にエッチングする処理プロセスを用いて除去されても良い。そのようなエッチング処理プロセスは、約1％のHFを含む脱イオン水溶液に、層105を暴露するステップを有しても良い。層105を暴露する時間は、制限する必要がある。層を除去するためのエッチング処理プロセスは、誘電体層112の一部を除去する可能性があるからである。これを考慮した場合、1％のHF系溶液を用いて、層105を除去する際、デバイスは、約60秒未満の間、溶液に暴露することが好ましく、約30秒間以下の間、溶液に暴露することがより好ましい。図1bに示すように、誘電体層105の除去によって、側壁スペーサ108と109の間に設置された誘電体層112内には溝113が形成される。
【００２１】
誘電体層105を除去した後、溝113内および基板100の上に、前述の材料の一つを有する高kゲート誘電体115が形成される。高kゲート誘電体115は、従来の原子層化学気相成膜法（CVD）処理プロセスを用いて、基板100上に形成されても良い。そのような処理プロセスでは、選定された流速で、CVD反応器内に金属酸化物前駆体（例えば金属塩化物）および蒸気が供給され、その後、選定された温度および圧力での処理により、基板100と高kゲート誘電体115の間に、原子的に平滑な界面が形成される。CVD反応器は、所望の厚さの誘電体を形成するのに十分な時間だけ処理される。ほとんどの場合、高kゲート誘電体115は、約60Å未満の厚さにされ、約5Åから約40Åの間の厚さであることが好ましい。
【００２２】
図1cに示すように、原子層CVD処理プロセスを用いて高kゲート誘電体115を形成した場合、その誘電体は、溝113の底部に形成される他、溝113の側部および誘電体層112上にも形成される。高kゲート誘電体115が酸化物を含む場合、これは、その製作に使用された処理プロセスに応じて、ランダム表面サイトで酸素空孔を示し、許容することのできない不純物レベルを呈する。誘電体115が成膜された後、不純物が誘電体から除去され、それが酸化されて、金属：酸素が化学量論的にほぼ理想的な誘電体が形成される。
【００２３】
高kゲート誘電体115から不純物を除去し、誘電体の酸素含有量を高めるため、高kゲート誘電体115は、体積比で約2％から約30％の間の過酸化水素を含む水溶液に暴露される。好適実施例では、高kゲート誘電体115は、体積比で約6.7％のH2O2を含む水溶液に、約25℃で約10分間暴露される。その暴露ステップの間、周波数が約1000kHzの約5W／cm2で消失する超音波エネルギーを付与することが好ましい。
【００２４】
示された実施例では、高kゲート誘電体115上に、第1の金属層116が直接形成され、図1dに示す構造が形成される。高kゲート誘電体115と同様に、第1の金属層116の一部は、溝113を描き、その層の一部は、誘電体層112の上部に至る。前述のように、第1の金属層116は、アルミナイド、好ましくはMxAlyの組成の一つを含み、ここでMは、遷移金属である。そのようなアルミナイドは、従来の物理気相成膜（PVD）処理プロセスを用いて、高kゲート誘電体115上に形成されても良い。そのような処理プロセスでは、高kゲート誘電体115の上に、合金ターゲット（または複数の純金属のターゲット）がスパッタリングされる。あるいは、アルミナイドは、複数の前駆体を使用するCVD処理プロセスを用いて形成しても良い。さらに、ナノ積層技術（PVD、CVDまたは原子層CVD処理プロセス）を用いて、超薄膜アルミニウム層と遷移金属の層を交互に成膜し、所望の方法で結晶化させてアルミナイド116を形成しても良い。
【００２５】
この実施例では、高kゲート誘電体115上に第1の金属層116を形成した後に、第1の金属層116の上に、第2の金属層121が形成される。図1eに示すように、第2の金属層121は、溝113の残りの部分を充填するとともに、誘電体層112を被覆する。第2の金属層121は、容易に研磨される金属を含むことが好ましく、従来の金属成膜処理プロセスを用いて、デバイス全体に成膜されることが好ましい。そのような充填金属は、窒化チタン、タングステン、チタン、アルミニウム、タンタル、窒化タンタル、コバルト、銅、ニッケル、または他の研磨され、溝113を十分に充填するいかなる金属を含んでも良い。充填金属が第1の金属層116を被覆した際に、第1の金属層116は、約20Åから約300Åの間の厚さになることが好ましく、約25Åから約200Åの間の厚さになることがより好ましい。充填金属がアルミナイド116を被覆しない場合、例えばアルミナイドが溝113を完全に充填する場合には、第1の金属層116は、最大2000Åの厚さにすることができる。前述のように、第1の金属層116は、仕事関数が約3.9eVから約4.3eVの間であることが好ましい。
【００２６】
図1eに示す構造が形成された後、上部の誘電体層112から、第2の金属層121、第1の金属層116、および高kゲート誘電体115が除去され、図1fに示す構造が形成される。CMPステップを適用して、これらの材料を誘電体層112上から除去しても良い。あるいは、CMPステップを用いて、第2の金属層121を除去し、その後、乾式エッチングステップ（必要であれば、さらに追加の湿式エッチングステップ）を適用して、第1の金属層116と高kゲート誘電体115を、誘電体層112上から除去しても良い。
【００２７】
第2の金属層121、第1の金属層116および高kゲート誘電体115を誘電体層112上から除去した後、p型ポリシリコン層106が除去される。層106は、超音波エネルギーの下、体積比で約20から約30％の間のTMAHを含む脱イオン水溶液に、これを十分な温度（例えば、約60℃から約90℃の間）で十分な時間、暴露することにより、第2の金属層121に対して選択的に除去されても良い。
【００２８】
第2のポリシリコン層106を除去した後、例えば誘電体層105の除去に使用されたものと同じ処理プロセスを用いて、図1gに示すように、誘電体層107が除去される。誘電体層107の除去によって、溝114が形成される。誘電体層の除去の後、溝114内および誘電体層112上に、高kゲート誘電体117が形成される。高kゲート誘電体115の形成に使用されたものと同じ処理プロセスステップおよび材料を用いて、高kゲート誘電体117が形成されても良い。
【００２９】
この実施例では、次に、高kゲート誘電体117の上に、第3の金属層120が設置される。第3の金属層120は、前述のp型金属の一つを含んでも良く、従来のPVDまたはCVD処理プロセスを用いて、高kゲート誘電体117上に形成されても良い。この実施例では、第3の金属層120は、約20Åから約300Åの間の厚さであることが好ましく、約25Åから約200Åの間の厚さであることがより好ましい。第3の金属層120は、仕事関数が約4.9eVから約5.2eVの間にあっても良い。
【００３０】
高kゲート誘電体117上に第3の金属層120が形成されてから、例えば第2の充填金属のような第4の金属層118が、第3の金属層120の上に形成され、図1hに示すような構造が形成される。第2の金属層121の形成に使用されたものと同じ処理プロセスおよび材料を使用して、第4の金属層118を形成しても良い。その後、誘電体層112を被覆する、第4の金属層118、第3の金属層120および高kゲート誘電体117の一部が除去され、図1iに示す構造が形成される。誘電体層112上から、第1の充填金属121、アルミナイド116および高kゲート誘電体115を除去する際に使用されたものと同じCMPおよび／またはステップを用いて、第2の充填金属118、第3の金属層120および高kゲート誘電体117を誘電体層112上から除去しても良い。
【００３１】
第4の金属層118、第3の金属層120および高kゲート誘電体117を誘電体層112上から除去した後、従来の成膜処理プロセスを用いて、得られた構造の上部に、被覆誘電体層（図示されていない）が成膜される。そのような被覆誘電体層の成膜後のデバイスを仕上げるための処理プロセスステップ、例えばデバイスの接触部、金属相互接続部、および不動態化層を形成するステップは、当業者には明らかであり、ここではこれ以上説明しない。
【００３２】
本発明の半導体デバイスは、400℃で熱的に安定で、仕事関数が4.3eV未満でのNMOS金属ゲート電極を有する。そのような金属ゲート電極によって、構造および温度安定性を有し、高容量半導体デバイスの製作に適したNMOSトランジスタが提供される。
【００３３】
前述の記載では、本発明の半導体デバイスを形成するために使用され得る、ある特定の材料について説明したが、多くの変更および置換が可能であることは、当業者には明らかであろう。従って、そのような全ての変更、修正、置換および追加は、特許請求の範囲に記載の本発明の思想および範囲に属すると見なされる。
【符号の説明】
【００３４】
１００  基板
１０１  第1の部分
１０２  第2の部分
１０３  分離領域
１０４  第1のポリシリコン層
１０５  誘電体層
１０６  第2のポリシリコン層
１０７  誘電体層
１０８−１１１  側壁スペーサ
１１２  誘電体層
１１３、１１４  溝
１１５、１１７  高kゲート誘電体
１１６  第１の金属層
１１８  第４の金属層
１２０  第３の金属層
１２１  第２の金属層
【図１ａ】
2012109598.tif 000003
【図１ｂ】
2012109598.tif 000004
【図１ｃ】
2012109598.tif 000005
【図１ｄ】
2012109598.tif 000006
【図１ｅ】
2012109598.tif 000007
【図１ｆ】
2012109598.tif 000008
【図１ｇ】
2012109598.tif 000009
【図１ｈ】
2012109598.tif 000010
【図１ｉ】
2012109598.tif 000011