(57)【要約】【課題】電界集中を緩和させることにより、高耐圧、高信頼性を得ることが可能な半導体装置とその製造方法を提供する。【解決手段】本発明の実施形態は、半導体基板と、半導体基板上に設けられるゲート電極と、ゲート電極を挟んで半導体基板上に設けられるソース電極及びドレイン電極と、ゲート電極の少なくともドレイン電極側のエッジの下部に設けられるリセスと、を備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に設けられるゲート電極と、
前記ゲート電極を挟んで前記半導体基板上に設けられるソース電極及びドレイン電極と、
前記ゲート電極の少なくとも前記ドレイン電極側のエッジの下部に設けられるリセスと、
を備えることを特徴とする半導体装置。
【請求項２】
前記ゲート電極は、少なくとも前記ドレイン電極側の前記リセス上に突出していることを特徴とする請求項1に記載の半導体装置。
【請求項３】
凸状の台座部を有する半導体基板と、
前記台座部上に少なくとも一方のエッジが突出するように設けられるゲート電極と、
前記ゲート電極の前記台座部より突出したエッジ側の前記半導体基板上に形成されるドレイン電極と、
前記ゲート電極を挟んで前記ドレイン電極の反対側に形成されるソース電極と、
を備えることを特徴とする半導体装置。
【請求項４】
半導体基板上に、ソース電極及びドレイン電極を形成し、
前記ソース電極及び前記ドレイン電極間の前記半導体基板上に、ゲート電極を形成し、
前記ゲート電極をマスクとしたエッチングにより、前記ゲート電極のエッジ下部に第1のリセスを形成する、
ことを特徴とする半導体装置の製造方法。
【請求項５】
前記ゲート電極を形成する前に、前記ソース電極及び前記ドレイン電極間の前記半導体基板に第２のリセスを形成することを特徴とする請求項４に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
高電圧で動作するＨＥＭＴ（High Electron Mobility Transistor）、ＦＥＴ（Field Effect Transistor）などのＲＦデバイスにおいて、ゲート周りの電圧分布（電界）は、耐圧や電流コラップスの発生に大きく影響する。特に、ゲートのドレイン側エッジの形状が密接に関係する。
【０００３】
例えば、基板上に、ＧａＮやＧａＡｓ系のデバイスに広く用いられる二層レジストを利用したリフトオフ法により形成されるゲートは、テーパーを有し、一般に台形ゲートと呼ばれる。このように形成されるゲートは、基板面に対してゲートエッジが鋭角となり、電界の集中が発生する。このような鋭角によって、バリアメタルの横を乗り越えゲートメタルとＧａＮやＧａＡｓが直接接触する場合は、ゲートシンキングの原因となり、デバイス特性劣化につながる。
【０００４】
これに対して、基板上にＳｉＮ膜を形成した後、開口部を形成し、その上に形成されるゲートは、その形状からＴ−ゲートと呼ばれる。このように形成されるゲートは、基板面に対してゲートエッジが鈍角（逆テーパー）となり、電界集中が抑制される。例えば、非特許文献１において、上述した台形ゲートと比較して、ゲートエッジ部の電界が６０％以上小さくなることが開示されている。
【０００５】
このように、ゲートエッジの形状に依存する電界集中を抑制することにより、電子のインジェクションや、ゲートシンキングの発生を抑え、高耐圧、高信頼性のＲＦデバイスを得ることが可能となる。
【０００６】
一方、非特許文献２において、ゲートのドレイン側エッジにＳｉＯ２バリアを設けることにより、リーク電流を減少させ、耐圧を向上させることができることが開示されている。
【先行技術文献】
【非特許文献】
【０００７】
【非特許文献１】Material, process, and device development of GaN-based HFETs on silicon substrates, J. W. Johnson, J. Gao, K. Lucht, J. Williamson, C. Strautin, J. Riddle, R. Therrien, P. Rajagopal, J.C. Roberts, A. Vescan,  J. D. Brown, A. Hanson, S. Singhal, R. Borges, E.L. Piner, and K.J. Linthicum , Electrochemical Society Proceedings 2004-06, pp.405-419 (2004)
【非特許文献２】L. Shen, R. Coffie, D. Buttari, S. Heikman, A. Chakraborty, A. Chini, S. Keller, S. P. DenBaars, and U. K. Mishra, IEEE ELECTRON DEVICE LETTERS, VOL. 25, NO. 1, JANUARY 2004, pp. 7 (2004)
【発明の概要】
【発明が解決しようとする課題】
【０００８】
ゲートの構造をＴ−ゲート構造とすることにより、電界集中を緩和させることができる。しかしながら、Ｔ−ゲートの形成には、エッチング量の厳密な制御が必要であり、ゲート形成工程における条件の小さな変動でも、オーバーエッチングによるテーパー角の変化や、エッチング残りなどの問題が生じ、特性が変動する。
【０００９】
そこで、本発明の一態様においては、電界集中を緩和させることにより、高耐圧、高信頼性を得ることが可能な半導体装置とその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１０】
上記の課題を解決するために、一実施態様の半導体装置は、半導体基板と、半導体基板上に設けられるゲート電極と、ゲート電極を挟んで半導体基板上に設けられるソース電極及びドレイン電極と、ゲート電極の少なくともドレイン電極側のエッジの下部に設けられるリセスと、を備えることを特徴とする。
【００１１】
また、一実施態様の半導体装置は、凸状の台座部を有する半導体基板と、台座部上に少なくとも一方のエッジが突出するように設けられるゲート電極と、ゲート電極の台座部より突出したエッジ側の前記半導体基板上に形成されるドレイン電極と、ゲート電極を挟んでドレイン電極の反対側に形成されるソース電極と、を備えることを特徴とする。
【００１２】
また、一実施態様の半導体装置の製造方法は、半導体基板上に、ソース電極及びドレイン電極を形成し、ソース電極及びドレイン電極間の半導体基板上に、ゲート電極を形成し、ゲート電極をマスクとしたエッチングにより、ゲート電極のエッジ下部に第1のリセスを形成する、ことを特徴とする。
【図面の簡単な説明】
【００１３】
【図１】一実施形態に係る半導体素子の断面図である。
【図２】一実施態様に係る半導体素子の製造工程のフローチャートである。
【図３Ａ】一実施態様に係る半導体素子の製造工程を示す図である。
【図３Ｂ】一実施態様に係る半導体素子の製造工程を示す図である。
【図３Ｃ】一実施態様に係る半導体素子の製造工程を示す図である。
【図４】一実施形態に係る半導体素子の断面図である。
【図５】一実施態様に係る半導体素子の製造工程のフローチャートである。
【図６Ａ】一実施態様に係る半導体素子の製造工程を示す図である。
【図６Ｂ】一実施態様に係る半導体素子の製造工程を示す図である。
【図６Ｃ】一実施態様に係る半導体素子の製造工程を示す図である。
【図６Ｄ】一実施態様に係る半導体素子の製造工程を示す図である。
【図６Ｅ】一実施態様に係る半導体素子の製造工程を示す図である。
【図７】一実施形態に係る半導体素子の断面図である。
【図８】一実施形態に係る半導体素子の断面図である。
【図９】一実施形態に係る半導体素子の断面図である。
【図１０】一実施形態に係る半導体素子の断面図である。
【発明を実施するための形態】
【００１４】
以下、実施の形態について、図を参照して説明する。
【００１５】
（実施形態１）
図１に本実施形態の半導体素子の断面図を示す。図１に示すように、例えばＧａＡｓ基板などの半導体基板１１に、リセス１２が設けられており、リセス１２中に、凸状の台座部１３が設けられている。台座部１３上には、ゲート電極１４が設けられ、ゲート電極１４のエッジ１４ａが半導体基板１１と離間するように、ゲート電極１４の幅は、台座部１３の幅より広くなっている。そして、リセス１２を挟むようにソース電極１５、ドレイン電極１６が設けられている。
【００１６】
このような構造の半導体素子は、以下のように形成される。
【００１７】
図２にフローチャートを示す。先ず、図３Ａに示すように、半導体基板１１上に、リフトオフ法などにより、ソース電極１５及びドレイン電極１６を形成する（Ｓｔｅｐ１−１）。
【００１８】
次いで、図３Ｂに示すように、フォトレジストにより、ゲートパターンを形成し、ベーとメタルを堆積させ、フォトレジストをリフトオフして、ゲート電極１４を形成する（Ｓｔｅｐ１−２）。
【００１９】
次いで、図３Ｃに示すように、ソース電極１５及びドレイン電極１６を含む領域上に、フォトレジスト１７によりリセスパターンを形成する（Ｓｔｅｐ１−３）。
【００２０】
そして、フォトレジスト１７をマスクとして、半導体基板１１をエッチングして、リセス１２を形成することにより、ゲート電極１４の下部に台座部１３を形成する。そして、フォトレジスト１７を除去する（Ｓｔｅｐ１−４）。このとき、等方性エッチングを行うことにより、ゲート電極１４の下面の一部（エッジ部）が露出し、台座部１５からゲート電極が突出した状態となる。このようにして、図1に示すような構造の半導体素子が形成される。ゲートメタルとしてよく使われるＡｇ、Ｔｉ、Ｗ等のメタルは、リセス形成時にエッチング液としてよく使われるＨＨ４Ｆにエッチングされないので、ゲートの形が変わることなくエッチングすることができる。
【００２１】
このようにして形成された半導体素子において、ゲート電極１４のドレイン電極１６側のエッジ１４ａは、半導体基板１１と接していないので、電界集中が抑えられる。従って、Ｔ−ゲート構造におけるテーパー角の制御と比較して制御が容易なゲート長（Ｌｇ）となる台座部１３の幅を制御することにより、電子のインジェクションや、ゲートシンキングの発生を抑え、高耐圧、高信頼性の半導体素子を得ることが可能となる。
【００２２】
また、台座部１３の幅がゲート長（Ｌｇ）となるため、よりＬｇを小さくすることができ、より高周波特性の優れた半導体素子を得ることが可能となる。
【００２３】
（実施形態２）
本実施形態の半導体素子は、実施形態１と同様の構造であるが、リセスを２段で形成している点で異なっている。
【００２４】
すなわち、図４に示すように、例えばＧａＡｓ基板などの半導体基板２１に、２段のリセス２２ａ、２２ｂが設けられており、リセス２２ｂ中に、凸状の台座部２３が設けられている。台座部２３上には、ゲート電極２４が設けられ、ゲート電極２４のエッジ２４ａが半導体基板２１と離間するように、ゲート電極２４の幅は、台座部２３の幅より広くなっている。そして、リセス２２ａを挟むようにソース電極２５、ドレイン電極２６が設けられている。
【００２５】
このような構造の半導体素子は、以下のように形成される。
【００２６】
図５にフローチャートを示す。先ず、図６Ａに示すように、半導体基板２１上に、リフトオフ法などにより、ソース電極２５及びドレイン電極２６を形成する（Ｓｔｅｐ２−１）。
【００２７】
次いで、図６Ｂに示すように、ソース電極２５及びドレイン電極２６を含む領域上に、フォトレジスト２７ａにより１ｓｔリセスパターンを形成する（Ｓｔｅｐ２−２）。
【００２８】
次いで、図６Ｃに示すように、フォトレジスト２７ａをマスクとして、半導体基板２１をエッチングして、１ｓｔリセス２２ａを形成し、フォトレジスト２７を除去する（Ｓｔｅｐ２−３）。
【００２９】
次いで、図６Ｄに示すように、フォトレジストにより、ゲートパターンを形成し、ベーとメタルを堆積させ、フォトレジストをリフトオフして、ゲート電極２４を形成する（Ｓｔｅｐ２−４）。
【００３０】
次いで、図６Ｅに示すように、ソース電極２５及びドレイン電極２６を含む領域上に、フォトレジスト２７ｂにより２ｎｄリセスパターンを形成する（Ｓｔｅｐ２−５）。
【００３１】
そして、フォトレジスト２７ｂをマスクとして、半導体基板２１をエッチングして、リセス２２ｂを形成することにより、ゲート電極２４の下部に台座部２３を形成する。そして、フォトレジスト２７ｂを除去する（Ｓｔｅｐ２−６）。このとき、等方性エッチングを行うことにより、ゲート電極２４の下面の一部（エッジ部）が露出し、台座部１５からゲート電極が突出した状態となる。このようにして、図４に示すような構造の半導体素子が形成される。
【００３２】
このようにして形成された半導体素子において、実施形態１と同様の効果を得ることができる。さらに、リセスを２段階に分けて形成しているので、深さ方向（台座部の高さ）のより精密な制御が可能となり、特性の安定性を向上させることが可能となる。
【００３３】
これら実施形態において、半導体基板として、ＧａＡｓ基板を用いているが、ＧａＮ基板や、ＩｎＮ基板などの化合物半導体基板を用いることもできる。
【００３４】
また、これら実施形態に挙げた構造に限定されるものではなく、リセスは少なくともドレイン電極側に形成されていればよい。例えば、図７に示すように、リセス３２をゲート電極３４下部のドレイン電極３６側のみに形成する構造や、図８に示すように、台座部４３上にゲート電極４４のソース電極４５側のエッジが載っている構造であってもよい。
【００３５】
また、図９、１０に示すように、ゲート電極５４のドレイン側エッジは必ずしも突出していなくてもよく、例えば異方性エッチングによりリセスを形成するなどにより、台座部５３（リセス５２壁面）とゲート電極５４の側面が同一平面となるように形成されていてもよい。
【００３６】
尚、これら実施形態は例示であり、発明の範囲はそれらに限定されない。
【符号の説明】
【００３７】
１１、２１…半導体基板
１２、２２ａ、２２ｂ、３２、５２…リセス
１３、２３、４３、５３…台座部
１４、２４、３４、４４、５４…ゲート電極
１５、２５、４５…ソース電極
１６、２６、３６…ドレイン電極
１７、２７ａ、２７ｂ…フォトレジスト
【図１】
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【図２】
2012134345.tif 000004
【図３Ａ】
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【図３Ｂ】
2012134345.tif 000006
【図３Ｃ】
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【図４】
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【図５】
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【図６Ａ】
2012134345.tif 000010
【図６Ｂ】
2012134345.tif 000011
【図６Ｃ】
2012134345.tif 000012
【図６Ｄ】
2012134345.tif 000013
【図６Ｅ】
2012134345.tif 000014
【図７】
2012134345.tif 000015
【図８】
2012134345.tif 000016
【図９】
2012134345.tif 000017
【図１０】
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