(57)【要約】【課題】両極性の入力電圧を変換可能であり、且つ、カウンタのカウント値が異常値であるか否かを判定することが可能な二重積分型Ａ／Ｄ変換器を提供する。【解決手段】第１積分期間の終了時におけるコンパレータ３の出力に基づいて積分器１の出力電圧Ｖoutの基準電圧ＶAGNDに対する大／小に基づく極性を“Ｈ”／“Ｌ”として判定して出力するとともに極性判定結果に応じて入力切替部２を制御する制御回路（制御部）５と、積分器１の出力電圧Ｖoutを基準電圧ＶAGNDよりも高い第１の比較基準電圧ＶH、基準電圧ＶAGNDよりも低い第２の比較基準電圧ＶLそれぞれと比較して各比較結果ごとに大／小に応じて“Ｈ”／“Ｌ”の出力を発生する比較手段７とを備える。ディジタル回路８は、カウンタ４のカウント値が最大値であり、且つ、制御回路５での極性判定結果と比較手段７による両方の比較結果とが異なるときに、カウント値を異常値と判定する異常判定手段を有する。【選択図】図１
2012114502.tif 000002
【特許請求の範囲】
【請求項１】
積分器において入力電圧を積分する第１積分期間が終了した後に基準電圧よりも高い第１の参照電圧あるいは前記基準電圧よりも低い第２の参照電圧を積分する第２積分期間が設けられる二重積分型Ａ／Ｄ変換器であって、前記積分器に前記入力電圧と前記第１の参照電圧と前記第２の参照電圧とのいずれかを択一的に入力させる入力切替部と、前記積分器の出力電圧を前記基準電圧と比較するコンパレータと、一定周期のクロックパルスをカウントしカウント値をディジタル値として出力するカウンタと、前記第１積分期間の終了時における前記コンパレータの出力に基づいて前記積分器の出力電圧の前記基準電圧に対する大／小に基づく＋／−の極性を“Ｈ”／“Ｌ”として判定して出力するとともに極性判定結果に応じて前記入力切替部を制御する機能、前記第２積分期間に前記カウンタのカウント動作を開始させ前記第２積分期間において前記コンパレータの出力が反転したときに前記カウンタのカウント動作を停止させる機能を有する制御部と、前記カウンタのカウント値に極性判定結果の極性とは逆の極性を表す符号を付加させる機能を有するディジタル回路と、前記積分器の出力電圧を前記基準電圧よりも高い第１の比較基準電圧、前記基準電圧よりも低い第２の比較基準電圧それぞれと比較して各比較結果ごとに大／小に応じて“Ｈ”／“Ｌ”の出力を発生する比較手段とを備え、前記ディジタル回路は、前記カウント値が最大値であり、且つ、前記制御部での極性判定結果と前記比較手段による両方の比較結果とが異なるときに、前記カウント値を異常値と判定する異常判定手段を有することを特徴とする二重積分型Ａ／Ｄ変換器。
【請求項２】
前記ディジタル回路は、前記異常判定手段により前記カウント値が異常値であると判定されたときには、前記カウンタのカウント値をゼロとして出力することを特徴とする請求項１記載の二重積分型Ａ／Ｄ変換器。
【請求項３】
前記第１の比較基準電圧として前記第１の参照電圧を兼用し、前記第２の比較基準電圧として前記第２の参照電圧を兼用することを特徴とする請求項１または請求項２記載の二重積分型Ａ／Ｄ変換器。
【請求項４】
前記比較手段は、前記積分器の出力電圧と前記第１の比較基準電圧とを比較する第２のコンパレータと、前記積分器の出力電圧と前記第２の比較基準電圧とを比較する第３のコンパレータとを有することを特徴とする請求項１ないし請求項３のいずれか１項に記載の二重積分型Ａ／Ｄ変換器。
【請求項５】
前記比較手段は、前記積分器の出力電圧と前記第１の比較基準電圧および前記第２の比較基準電圧とを比較するコンパレータと、前記コンパレータの前記基準電圧入力端への前記第１の比較基準電圧の入力をオンオフする第１のアナログスイッチと、前記コンパレータの前記基準電圧入力端への前記第２の比較基準電圧の入力をオンオフする第２のアナログスイッチとを有し、前記制御部は、前記第１のアナログスイッチと前記第２のアナログスイッチとを択一的にオンさせることを特徴とする請求項１ないし請求項３のいずれか１項に記載の二重積分型Ａ／Ｄ変換器。
【請求項６】
前記第１の参照電圧を発生する第１の参照電圧発生回路と、前記第２の参照電圧を発生する第２の参照電圧発生回路とを備え、前記制御部は、前記第２積分期間において、使用しない前記第１の参照電圧発生回路あるいは前記第２の参照電圧発生回路の回路動作を停止させることを特徴とする請求項１ないし請求項５のいずれか１項に記載の二重積分型Ａ／Ｄ変換器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、二重積分型Ａ／Ｄ変換器に関するものである。
【背景技術】
【０００２】
従来から、アナログ値をディジタル値に変換するＡ／Ｄ変換器の一種として、積分器を用いた二重積分型Ａ／Ｄ変換器が知られている。また、二重積分型Ａ／Ｄ変換器としては、両極性（バイポーラ）の入力電圧をディジタル値に変換することが可能なものが知られている（例えば、特許文献１）。
【０００３】
両極性の入力電圧を変換可能な二重積分型Ａ／Ｄ変換器では、抵抗とコンデンサと演算増幅器とを有する積分器が、変換対象の入力電圧を所定の第１積分期間だけ積分した後、入力電圧とは逆極性の参照電圧を積分する。ここで、積分器は、参照電圧を積分する第２積分期間においては出力電圧が基準電圧（例えば、０Ｖ）に戻るように動作する。なお、第２積分期間において積分器の出力電圧が基準電圧に戻るまでの時間は放電期間とも呼ばれている。
【０００４】
また、両極性の入力電圧を変換可能な二重積分型Ａ／Ｄ変換器では、積分器と、複数のアナログスイッチを具備し積分器に入力電圧と第１の参照電圧と第２の参照電圧とのいずれかを択一的に入力させる入力切替部と、積分器の出力電圧を基準電圧と比較するコンパレータ（比較器）と、入力切替部および積分器を制御する制御部と、コンパレータの出力に基づいて放電期間の間だけ一定周期のクロックパルスをカウントしカウント値をディジタル値として出力するカウンタとを備えた構成が一般的である。ここにおいて、制御部は、コンパレータの出力に基づいて積分器の第１積分期間の出力電圧の極性を判別し、その判別結果に基づいて、積分器に入力電圧とは逆極性の第１の参照電圧あるいは第２の参照電圧が入力されるように入力切替部を制御する。
【０００５】
両極性の入力電圧を変換可能な二重積分型Ａ／Ｄ変換器は、単極性（モノポーラ）の入力電圧のみを変換可能な二重積分型Ａ／Ｄ変換器に比べて、積分器の出力電圧範囲が広いことによって入力電圧のダイナミックレンジを広くできるという利点や、積分器での放電期間の長さが短いことによって変換レートを速くできるという利点がある。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００２−２７１２０３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本願発明者らは、両極性の入力電圧を変換可能な二重積分型Ａ／Ｄ変換器において、積分器の入力電圧が基準電圧付近の場合に、ディジタル値として異常値が発生してしまうことがあるという知見を得た。
【０００８】
本発明は上記事由に鑑みて為されたものであり、その目的は、両極性の入力電圧を変換可能であり、且つ、カウンタのカウント値が異常値であるか否かを判定することが可能な二重積分型Ａ／Ｄ変換器を提供することにある。
【課題を解決するための手段】
【０００９】
本発明の二重積分型Ａ／Ｄ変換器は、積分器において入力電圧を積分する第１積分期間が終了した後に基準電圧よりも高い第１の参照電圧あるいは前記基準電圧よりも低い第２の参照電圧を積分する第２積分期間が設けられる二重積分型Ａ／Ｄ変換器であって、前記積分器に前記入力電圧と前記第１の参照電圧と前記第２の参照電圧とのいずれかを択一的に入力させる入力切替部と、前記積分器の出力電圧を前記基準電圧と比較するコンパレータと、一定周期のクロックパルスをカウントしカウント値をディジタル値として出力するカウンタと、前記第１積分期間の終了時における前記コンパレータの出力に基づいて前記積分器の出力電圧の前記基準電圧に対する大／小に基づく＋／−の極性を“Ｈ”／“Ｌ”として判定して出力するとともに極性判定結果に応じて前記入力切替部を制御する機能、前記第２積分期間に前記カウンタのカウント動作を開始させ前記第２積分期間において前記コンパレータの出力が反転したときに前記カウンタのカウント動作を停止させる機能を有する制御部と、前記カウンタのカウント値に極性判定結果の極性とは逆の極性を表す符号を付加させる機能を有するディジタル回路と、前記積分器の出力電圧を前記基準電圧よりも高い第１の比較基準電圧、前記基準電圧よりも低い第２の比較基準電圧それぞれと比較して各比較結果ごとに大／小に応じて“Ｈ”／“Ｌ”の出力を発生する比較手段とを備え、前記ディジタル回路は、前記カウント値が最大値であり、且つ、前記制御部での極性判定結果と前記比較手段による両方の比較結果とが異なるときに、前記カウント値を異常値と判定する異常判定手段を有することを特徴とする。
【００１０】
この二重積分型Ａ／Ｄ変換器において、前記ディジタル回路は、前記異常判定手段により前記カウント値が異常値であると判定されたときには、前記カウンタのカウント値をゼロとして出力することが好ましい。
【００１１】
この二重積分型Ａ／Ｄ変換器において、前記第１の比較基準電圧として前記第１の参照電圧を兼用し、前記第２の比較基準電圧として前記第２の参照電圧を兼用することが好ましい。
【００１２】
この二重積分型Ａ／Ｄ変換器において、前記比較手段は、前記積分器の出力電圧と前記第１の比較基準電圧とを比較する第２のコンパレータと、前記積分器の出力電圧と前記第２の比較基準電圧とを比較する第３のコンパレータとを有することが好ましい。
【００１３】
この二重積分型Ａ／Ｄ変換器において、前記比較手段は、前記積分器の出力電圧と前記第１の比較基準電圧および前記第２の比較基準電圧とを比較するコンパレータと、前記コンパレータの前記基準電圧入力端への前記第１の比較基準電圧の入力をオンオフする第１のアナログスイッチと、前記コンパレータの前記基準電圧入力端への前記第２の比較基準電圧の入力をオンオフする第２のアナログスイッチとを有し、前記制御部は、前記第１のアナログスイッチと前記第２のアナログスイッチとを択一的にオンさせることが好ましい。
【００１４】
この二重積分型Ａ／Ｄ変換器において、前記第１の参照電圧を発生する第１の参照電圧発生回路と、前記第２の参照電圧を発生する第２の参照電圧発生回路とを備え、前記制御部は、前記第２積分期間において、使用しない前記第１の参照電圧発生回路あるいは前記第２の参照電圧発生回路の回路動作を停止させることが好ましい。
【発明の効果】
【００１５】
本発明の二重積分型Ａ／Ｄ変換器においては、両極性の入力電圧を変換可能であり、且つ、カウンタのカウント値が異常値であるか否かを判定することが可能となる。
【図面の簡単な説明】
【００１６】
【図１】実施形態１の二重積分型Ａ／Ｄ変換器の回路図である。
【図２】同上の要部回路図である。
【図３】同上の動作説明図である。
【図４】実施形態２の二重積分型Ａ／Ｄ変換器の回路図である。
【発明を実施するための形態】
【００１７】
（実施形態１）
以下、本実施形態の二重積分型Ａ／Ｄ変換器について図１〜図３に基づいて説明する。
【００１８】
本実施形態の二重積分型Ａ／Ｄ変換器は、両極性（バイポーラ）のアナログの入力電圧Ｖinをディジタル値に変換することが可能なものである。
【００１９】
本実施形態の二重積分型Ａ／Ｄ変換器は、積分器１と、積分器１への入力を切り替える入力切替部２とを備えている。また、二重積分型Ａ／Ｄ変換器は、積分器１の出力電圧Ｖoutを基準電圧ＶAGNDと比較するコンパレータ３と、一定周期のクロックパルスをカウントしカウント値をディジタル値として出力するカウンタ４とを備えている。さらに、二重積分型Ａ／Ｄ変換器は、積分器１、入力切替部２およびカウンタ４それぞれを制御する機能を有する制御部である制御回路５とを備えている。なお、制御回路５は、適宜のプログラムを搭載したマイクロコンピュータなどにより構成してもよいし、タイミングコントロール回路や、それぞれ所望の機能を実現するように設計した複数の回路などの組み合わせにより構成してもよい。
【００２０】
積分器１は、演算増幅器ＯＰ１を備え、演算増幅器ＯＰ１の反転入力端子に抵抗（入力抵抗）Ｒが接続されるとともに、演算増幅器ＯＰ１の反転入力端子と出力端子との間にコンデンサＣが接続されている。ここで、積分器１は、演算増幅器ＯＰ１の非反転入力端子の電位が、基準電圧ＶAGNDに設定されるように構成されている。要するに、積分器１は、演算増幅器ＯＰ１と抵抗ＲとコンデンサＣとを用いた反転積分器の構成となっており、抵抗ＲとコンデンサＣとの直列回路を有している。
【００２１】
これに対し、入力切替部２は、積分器１に入力電圧Ｖinと当該入力電圧Ｖinとは逆極性の第１の参照電圧ＶREF+あるいは第２の参照電圧ＶREF-とのいずれかを択一的に入力させることができる構成となっている。ここで、第１の参照電圧ＶREF+は、基準電圧ＶAGNDよりも所定電圧Ｖrefだけ高い電圧であって、ＶREF+＝ＶAGND＋Ｖrefであり、第２の参照電圧ＶREF-は、基準電圧ＶAGNDよりも所定電圧Ｖrefだけ低い電圧であり、ＶREF-＝ＶAGND−Ｖrefである。なお、基準電圧ＶAGNDは、二重積分型Ａ／Ｄ変換器の電源電圧ＶDDとグランド電圧（０Ｖ）との間に設定してある（図３参照）。
【００２２】
入力切替部２は、入力電圧Ｖinが入力される入力端子１０と積分器１との間に設けられたアナログスイッチＳＷ１と、第１の参照電圧ＶREF+を出力する第１の参照電圧発生回路９１と積分器１との間に設けられたアナログスイッチＳＷ２と、第２の参照電圧ＶREF-を出力する第２の参照電圧発生回路９２と積分器１との間に設けられたアナログスイッチＳＷ３とを備えている。要するに、入力切替部２は、複数のアナログスイッチＳＷ１〜ＳＷ３を具備している。
【００２３】
上述の入力端子１０に入力される入力電圧Ｖinとしては、例えば、図示しないセンサ（例えば、赤外線センサなど）の出力電圧をプリアンプ（図示せず）などにより増幅して得られた電圧信号がある。また、演算増幅器ＯＰ１の非反転入力端子が接続される基準電圧端子には、基準電圧ＶAGNDを出力する基準電圧発生回路９０を接続する。ここで、第１の参照電圧ＶREF+および第２の参照電圧ＶREF-は、基準電圧ＶAGNDから生成されていることが好ましい。すなわち、第１の参照電圧発生回路９１、第２の参照電圧発生回路９２は、基準電圧発生回路９０から出力される基準電圧ＶAGNDから第１の参照電圧ＶREF+、第２の参照電圧ＶREF-を生成するものが好ましい。基準電圧発生回路９０は、例えば、バンドギャップリファレンス回路８９の出力から基準電圧ＶAGNDを生成することが好ましい。
【００２４】
第１の参照電圧発生回路９１は、例えば、図２（ａ）に示すように演算増幅器ＯＰ１１と各２つずつの抵抗Ｒ１，Ｒ２とを用いて構成することができ、第１の参照電圧ＶREF+は、下記（１）式により表される。
【００２５】
【数１】
2012114502.tif 000003
【００２６】
また、第２の参照電圧発生回路９２は、例えば、図２（ｂ）に示すように演算増幅器ＯＰ１２と各２つずつの抵抗Ｒ１，Ｒ２とを用いて構成することができ、第２の参照電圧ＶREF-は、下記（２）式により表される。
【００２７】
【数２】
2012114502.tif 000004
【００２８】
上述の積分器１は、入力電圧Ｖinを第１積分期間Ｔ１（図３参照）だけ積分した後に、基準電圧ＶAGNDに対して入力電圧Ｖinとは逆極性の第１の参照電圧ＶREF+あるいは第２の参照電圧ＶREF-を積分する。ここで、積分器１は、第１の参照電圧ＶREF+あるいは第２の参照電圧ＶREF-を積分する第２積分期間Ｔ２（図３参照）に、コンデンサＣの電荷が放電される。
【００２９】
制御回路５は、第１積分期間Ｔ１には、演算増幅器ＯＰ１の反転入力端子に抵抗Ｒを介して入力電圧Ｖinが入力され、第２積分期間Ｔ２には、演算増幅器ＯＰ１の反転入力端子に抵抗Ｒを介して第１の参照電圧ＶREF+あるいは第２の参照電圧ＶREF-が入力されるように入力切替部２を制御する。ここにおいて、制御回路５は、アナログスイッチＳＷ１〜ＳＷ３のオンオフを制御する制御信号Ｓ１〜Ｓ３を出力する。この制御回路５は、第１積分期間Ｔ１の終了時におけるコンパレータ３の出力Ｖ3に基づいて積分器１の出力電圧Ｖoutの基準電圧ＶAGNDに対する大／小に基づくプラス（＋）／マイナス（−）の極性を“Ｈ”／“Ｌ”として判定して出力するとともに極性判定結果に応じて入力切替部２を制御する機能を有している。ここで、制御回路５は、コンパレータ３の出力Ｖ3に基づいて積分器１の出力電圧Ｖoutの極性を判定する。具体的には、制御回路５は、第１積分期間Ｔ１の終了時において、コンパレータ３の出力Ｖ3がＨレベルの場合には積分器１の出力電圧Ｖoutの極性を“Ｈ”（プラス）として判定して後述のディジタル回路８へ出力し、コンパレータ３の出力Ｖ3がＬレベルの場合には積分器１の出力電圧Ｖoutの極性を“Ｌ”（マイナス）と判定してディジタル回路８へ出力する。また、制御回路５は、積分器１の出力電圧Ｖoutについての極性判定結果に応じて、積分器１に第１の参照電圧ＶREF+と第２の参照電圧ＶREF-とのいずれか一方が入力されるように入力切替部２を制御する。要するに、制御回路５は、第１積分期間Ｔ１の終了時において、コンパレータ３の出力Ｖ3がＨレベルの場合には積分器１に第１の参照電圧ＶREF+を入力させ、コンパレータ３の出力Ｖ3がＬレベルの場合には積分器１に第２の参照電圧ＶREF-を入力させる。
【００３０】
これにより、積分器１の第１積分期間Ｔ１には、入力電圧ＶinとコンデンサＣの容量値と抵抗Ｒの抵抗値とで決まる第１の電流が流れてコンデンサＣが充電され、第２積分期間Ｔ２には、第１の参照電圧ＶREF+あるいは第２の参照電圧ＶREF-とコンデンサＣの容量値と抵抗Ｒの抵抗値とで決まる第２の電流が流れてコンデンサＣの電荷が放電される。
【００３１】
また、積分器１は、コンデンサＣに、リセット用のアナログスイッチＳＷ４が並列接続されている。したがって、積分器１は、リセット用のアナログスイッチＳＷ４をオンさせることにより、コンデンサＣの残留電荷を放電させるリセット期間Ｔ０（図３参照）を設けることができる。このアナログスイッチＳＷ４のオンオフは、上述の制御回路５からの制御信号Ｓ４によって制御される。カウンタ４のカウント値は、第２積分期間Ｔ２の後の読み出し期間Ｔ３（図３参照）にディジタル回路８を通して読み出される。
【００３２】
制御回路５は、リセット期間Ｔ０、第１積分期間Ｔ１、第２積分期間Ｔ２、読み出し期間Ｔ３がサイクリックに繰り返されるように、各アナログスイッチＳＷ１〜ＳＷ４のオンオフのタイミングを制御するとともにディジタル回路８を制御する。したがって、本実施形態の二重積分型Ａ／Ｄ変換器の変換レートは、リセット期間Ｔ０と第１積分期間Ｔ１と第２積分期間Ｔ２と読み出し期間Ｔ３との合計の時間により決まる。各アナログスイッチＳＷ１〜ＳＷ４は、ｎチャネルＭＯＳトランジスタにより構成することが好ましく、これにより、ｐチャネルＭＯＳトランジスタにより構成する場合に比べて、オン抵抗を低減できるとともに、高速動作が可能となる。
【００３３】
上述のカウンタ４は、一定周期のクロックパルスを出力するクロックパルス発生回路６からのクロックパルスをカウントする。このカウンタ４は、積分器１のリセット期間Ｔ０に、制御回路５からのリセット信号によってリセットされ、制御回路５からのカウント開始信号によって積分器１の第２積分期間Ｔ２の開始と同時に動作（カウント動作）が開始され、その後にコンパレータ３の出力Ｖ3が変化（反転）したときに制御回路５からの停止信号によって動作（カウント動作）が終了される。要するに、制御回路５は、第２積分期間Ｔ２にカウンタ４のカウント動作を開始させ第２積分期間Ｔ２においてコンパレータ３の出力が反転したときにカウンタ４のカウント動作を停止させる機能を有している。したがって、カウンタ４は、第２積分期間Ｔ２において積分器１の出力電圧Ｖoutが基準電圧ＶAGNDに戻るまでの放電期間Ｔ４（図３参照）のみクロックパルスをカウントしカウント値をディジタル値として出力する。ここにおいて、ディジタル回路８は、カウンタ４のカウント値に制御回路５での極性判定結果の極性とは逆の極性を表す符号を付加させる機能を有している。ディジタル回路８において、符号を付加させる機能は例えば、符号付加回路などによって実現すればよい。
【００３４】
積分器１の出力電圧Ｖoutの絶対値は、第１積分期間Ｔ１においては入力電圧Ｖinの値に比例した傾きで増加し、第２積分期間Ｔ２においては一定の傾きで減少するので、放電期間Ｔ４の長さは、入力電圧Ｖinに比例する。さらに説明すれば、第１積分期間Ｔ１の終了時における積分器１の出力電圧ＶoutをＶａとすると、
【００３５】
【数３】
2012114502.tif 000005
【００３６】
となる。したがって、第１積分期間Ｔ１は、
【００３７】
【数４】
2012114502.tif 000006
【００３８】
となる。一方、放電期間Ｔ４は、
【００３９】
【数５】
2012114502.tif 000007
【００４０】
となる。そして、（４）式および（５）式から、
【００４１】
【数６】
2012114502.tif 000008
【００４２】
となる。したがって、カウンタ４のカウント値は、入力電圧Ｖinに比例した値となる。なお、積分器１の第２積分期間Ｔ２は、積分器１のコンデンサＣの容量値と抵抗Ｒの抵抗値とで決まる時定数に基づいて決定すればよい。
【００４３】
カウンタ４としては、１２ビットのカウンタを用いている。ここで、カウンタ４は、カウント値がオーバーフローしたとき（カウント値がＦＦＦｈで飽和したとき）に、オーバーフローフラグがセットされる（Ｈレベルとなる）。なお、カウンタ４は、１２ビットのカウンタに限らず、例えば、８ビットのカウンタや１６ビットのカウンタなどを用いてもよい。また、クロックパルス発生部６は、例えば、発振器やクロックパルス発生回路などにより構成すればよい。また、クロックパルス発生部６は、制御回路５に設けてもよい。
【００４４】
積分器１の出力電圧Ｖoutのフルスケールは、二重積分型Ａ／Ｄ変換器から出力（本実施形態では、カウンタ４から出力）されるディジタル値のフルスケール（最大出力値）に対応する積分器１の出力電圧幅である。
【００４５】
本実施形態の二重積分型Ａ／Ｄ変換器は、積分器１の出力電圧Ｖoutを基準電圧ＶAGNDよりも高い第１の比較基準電圧ＶH、基準電圧ＶAGNDよりも低い第２の比較基準電圧ＶLそれぞれと比較して各比較結果ごとに大／小に応じて“Ｈ”（Ｈレベル）／“Ｌ”（Ｌレベル）の出力を発生する比較手段７を備えている。ここにおいて、比較手段７は、第２積分期間Ｔ２の終了時において上述の比較を行う。また、第１の比較基準電圧ＶHは、二重積分型Ａ／Ｄ変換器の入力の正のフルスケールと基準電圧ＶAGNDとの間に設定し、第２の比較基準電圧ＶLは、二重積分型Ａ／Ｄ変換器の入力の負のフルスケールと基準電圧ＶAGNDとの間に設定してある。
【００４６】
また、上述のディジタル回路８は、カウンタ４のカウント値が最大値であり、且つ、制御回路５での極性判定結果と比較手段７による両方の比較結果とが異なるときに、カウンタ４のカウント値を異常値と判定する異常判定手段（図示せず）を有している。そして、ディジタル回路８は、異常判定手段によりカウント値が異常値であると判定されたときには、カウンタ４のカウント値をゼロとして出力する。比較手段７およびディジタル回路８における判断手段については、後述する。
【００４７】
ところで、本願発明者は、本実施形態の二重積分型Ａ／Ｄ変換器において比較手段７および判断手段を備えていない基本例について研究開発を行っている際に下記の知見を得た。
【００４８】
物体の温度を検出する赤外線センサの出力電圧をプリアンプにより増幅して基本例の二重積分型Ａ／Ｄ変換器の入力電圧Ｖinとし、当該基本例の二重積分型Ａ／Ｄ変換器から出力されるディジタル値を用いて適宜の演算式による演算で物体の温度を求めた場合に、異常値（飛び値）が発生してしまうことがあるという知見を得た。この演算により求めた温度が異常値であるということは、二重積分型Ａ／Ｄ変換器により得られたディジタル値が異常値であるということになる。
【００４９】
ここで、赤外線センサとしては物体の温度の上昇に伴い出力電圧が低下する負特性を有するサーモパイルを感温部として備えたものを用いた。そして、本願発明者は、物体としての黒体の温度を連続的に変化させた場合に、黒体の温度と上述の演算式に求められた温度から換算した赤外線センサの出力電圧との関係を調べたところ、換算した赤外線センサの出力電圧に値飛びが発生してしまうことがあるという知見を得た。すなわち、換算した赤外線センサの出力電圧が、黒体の温度の連続的な変化に伴って連続的に変化している途中で値飛びを起こしてしまうことがあるという知見を得た。
【００５０】
本願発明者は、さらに、実験を重ねて鋭意研究を行い、入力電圧Ｖinの値を種々変更して入力電圧Ｖinの値とカウンタ４のカウント値とを対比したところ、異常値が発生したのは、積分器１の入力電圧Ｖinが基準電圧ＶAGND付近であり、且つ、第２積分期間Ｔ２にカウンタ４のオーバーフローフラグがセットされていた場合である、という知見を得た。また、積分器１の出力電圧Ｖout、基準電圧ＶAGND、コンパレータ３の出力Ｖ3、それぞれの波形をオシロスコープによって計測した結果から、積分器１の入力電圧Ｖinが基準電圧ＶAGND付近の場合には、積分器１の出力電圧Ｖout、コンパレータ３の出力Ｖ3それぞれの波形にチャタリングが生じており、第２積分期間Ｔ２において、積分器１の出力電圧Ｖoutが、第１積分期間Ｔ１の終了時における積分器１の出力電圧Ｖoutの平均値と同じ極性で時間経過とともに基準電圧ＶAGNDから離れる方向へ変化する現象が起こることがあるという知見を得た。しかしながら、積分器１の出力電圧Ｖoutと基準電圧ＶAGNDとは熱雑音によってランダムに変動するので、チャタリングがなくても熱雑音に起因して同様の現象が起こる可能性があると推測される。そこで、本願発明者は、異常値が発生する原因について、制御回路５において積分器１の出力電圧Ｖoutの極性が誤判定され（言い換えれば、積分器１の入力電圧Ｖinの極性が誤判定され）、カウンタ４のカウント値がオーバーフローしてしまう現象によるものと推定した。
【００５１】
これに対して、本実施形態の二重積分型Ａ／Ｄ変換器は、上述の比較手段７とディジタル回路８における異常判定手段とを備えている。比較手段７は、積分器１の出力電圧Ｖoutと第１の比較基準電圧ＶHとを比較する第２のコンパレータ７１と、積分器１の出力電圧Ｖoutと第２の比較基準電圧ＶLとを比較する第３のコンパレータ７２とを備えている。なお、第１の比較基準電圧ＶHは、例えば、第２のコンパレータ７１の基準電圧入力端に接続された第１端子１１に接続する第１の比較基準電圧発生回路（図示せず）から与えればよい。また、第２の比較基準電圧ＶLは、例えば、第３のコンパレータ７２の基準電圧入力端に接続された第２端子１２に接続する第２の比較基準電圧発生回路（図示せず）から与えればよい。
【００５２】
比較手段７の動作開始のタイミングは、例えば、制御回路５からのトリガ信号によって制御すればよいが、少なくとも、第２積分期間Ｔ２の終了時において、積分器１の出力電圧Ｖoutを第１の比較基準電圧ＶH、第２の比較基準電圧ＶLそれぞれと比較して各比較結果ごとに大／小に応じて“Ｈ”（Ｈレベル）／“Ｌ”（Ｌレベル）の出力を発生するように制御すればよい。
【００５３】
ところで、第１積分期間Ｔ１および第２積分期間Ｔ２における積分器１の出力電圧Ｖoutの変化のパターンとしては、図３のパターンＡ１〜Ａ１０の例が考えられる。パターンＡ１〜Ａ５は、入力電圧Ｖinの実際の極性がマイナスの場合で、それぞれ大きさが異なっており、パターンＡ１〜Ａ４は制御回路５の極性判定手段によって極性が正しく判定された例、パターンＡ５は極性判定手段によって極性が誤って判定された例である。また、変化パターンＡ６〜Ａ１０は、入力電圧Ｖinの実際の極性がプラスの場合で、それぞれ大きさが異なっており、パターンＡ６は極性判定手段によって極性が誤って判定された例、パターンＡ７〜Ａ１０は極性判定手段によって極性が正しく判定された例である。
【００５４】
パターンＡ１は、第１積分期間Ｔ１の終了時における積分器１の出力電圧Ｖoutが、正のフルスケールを大きく超えているときの例である。このパターンＡ１の場合、第２積分期間Ｔ２の終了時における比較手段７の各コンパレータ７１，７２の出力Ｖ71，Ｖ72は、それぞれ、Ｈレベル，Ｈレベルとなる。また、パターンＡ１の場合、第２積分期間Ｔ２の開始後に当該第２積分期間Ｔ２においてコンパレータ３の出力Ｖ3が反転せず、カウンタ４がオーバーフローするので、カウンタ４のカウント値は最大値となる。
【００５５】
パターンＡ２は、第１積分期間Ｔ１の終了時における積分器１の出力電圧Ｖoutが、正のフルスケールを少し超えているときの例である。このパターンＡ２の場合、第２積分期間Ｔ２の終了時における比較手段７の各コンパレータ７１，７２の出力Ｖ71，Ｖ72は、それぞれ、Ｌレベル，Ｈレベルとなる。また、パターンＡ２の場合、第２積分期間Ｔ２の開始後に当該第２積分期間Ｔ２においてコンパレータ３の出力Ｖ3が反転せず、カウンタ４がオーバーフローするので、カウンタ４のカウント値は最大値となる。
【００５６】
パターンＡ３は、第１積分期間Ｔ１の終了時における積分器１の出力電圧Ｖoutが、第１の比較基準電圧ＶHよりも高く且つ正のフルスケールに達していないときの例である。このパターンＡ３の場合、第２積分期間Ｔ２の終了時における比較手段７の各コンパレータ７１，７２の出力Ｖ71，Ｖ72は、それぞれ、Ｌレベル，Ｈレベルとなる。また、パターンＡ３の場合、カウンタ４のカウント値は、第２積分期間Ｔ２の開始後に当該第２積分期間Ｔ２においてコンパレータ３の出力Ｖ3が反転するまでの期間（放電期間Ｔ４に相当する）にカウントされるクロックパルスの数となる。要するに、カウンタ４のカウント値は、最大値未満となる。
【００５７】
パターンＡ４は、第１積分期間Ｔ１の終了時における積分器１の出力電圧Ｖoutが、第１の比較基準電圧ＶHよりも低く且つ基準電圧ＶAGNDよりも高いときの例である。このパターンＡ４の場合、第２積分期間Ｔ２の終了時における比較手段７の各コンパレータ７１，７２の出力Ｖ71，Ｖ72は、それぞれ、Ｌレベル，Ｌレベルとなる。また、パターンＡ４の場合、カウンタ４のカウント値は、第２積分期間Ｔ２の開始後に当該第２積分期間Ｔ２においてコンパレータ３の出力Ｖ3が反転するまでの期間（放電期間Ｔ４に相当する）にカウントされるクロックパルスの数となる。要するに、カウンタ４のカウント値は、最大値未満となる。
【００５８】
パターンＡ５は、第１積分期間Ｔ１の終了時における積分器１の出力電圧Ｖoutが、第１の比較基準電圧ＶHよりも低く且つ基準電圧ＶAGNDよりも高いが、出力電圧Ｖoutが基準電圧ＶAGNDに非常に近く、極性判定手段によって極性が誤って判定された例である。このパターンＡ５の場合、第２積分期間Ｔ２の終了時における比較手段７の各コンパレータ７１，７２の出力Ｖ71，Ｖ72は、それぞれ、Ｈレベル，Ｈレベルとなる。また、パターンＡ５の場合、第２積分期間Ｔ２の開始後に当該第２積分期間Ｔ２においてコンパレータ３の出力Ｖ3が反転せず、カウンタ４がオーバーフローするので、カウンタ４のカウント値は最大値となる。
【００５９】
パターンＡ６は、第１積分期間Ｔ１の終了時における積分器１の出力電圧Ｖoutが、第２の比較基準電圧ＶLよりも高く且つ基準電圧ＶAGNDよりも低いが、出力電圧Ｖoutが基準電圧ＶAGNDに非常に近く、極性判定手段によって極性が誤って判定された例である。このパターンＡ６の場合、第２積分期間Ｔ２の終了時における比較手段７の各コンパレータ７１，７２の出力Ｖ71，Ｖ72は、それぞれ、Ｌレベル，Ｌレベルとなる。また、パターンＡ６の場合、第２積分期間Ｔ２の開始後に当該第２積分期間Ｔ２においてコンパレータ３の出力Ｖ3が反転せず、カウンタ４がオーバーフローするので、カウンタ４のカウント値は最大値となる。
【００６０】
パターンＡ７は、第１積分期間Ｔ１の終了時における積分器１の出力電圧Ｖoutが、第２の比較基準電圧ＶLよりも高く且つ基準電圧ＶAGNDよりも低いときの例である。このパターンＡ７の場合、第２積分期間Ｔ２の終了時における比較手段７の各コンパレータ７１，７２の出力Ｖ71，Ｖ72は、それぞれ、Ｈレベル，Ｈレベルとなる。また、パターンＡ７の場合、カウンタ４のカウント値は、第２積分期間Ｔ２の開始後に当該第２積分期間Ｔ２においてコンパレータ３の出力Ｖ3が反転するまでの期間（放電期間Ｔ４に相当する）にカウントされるクロックパルスの数となる。要するに、カウンタ４のカウント値は、最大値未満となる。
【００６１】
パターンＡ８は、第１積分期間Ｔ１の終了時における積分器１の出力電圧Ｖoutが、第２の比較基準電圧ＶLよりも低く且つ負のフルスケールに達していないときの例である。このパターンＡ８の場合、第２積分期間Ｔ２の終了時における比較手段７の各コンパレータ７１，７２の出力Ｖ71，Ｖ72は、それぞれ、Ｌレベル，Ｈレベルとなる。また、パターンＡ８の場合、カウンタ４のカウント値は、第２積分期間Ｔ２の開始後に当該第２積分期間Ｔ２においてコンパレータ３の出力Ｖ3が反転するまでの期間（放電期間Ｔ４に相当する）にカウントされるクロックパルスの数となる。要するに、カウンタ４のカウント値は、最大値未満となる。
【００６２】
パターンＡ９は、第１積分期間Ｔ１の終了時における積分器１の出力電圧Ｖoutが、負のフルスケールを少し超えているときの例である。このパターンＡ９の場合、第２積分期間Ｔ２の終了時における比較手段７の各コンパレータ７１，７２の出力Ｖ71，Ｖ72は、それぞれ、Ｌレベル，Ｈレベルとなる。また、パターンＡ９の場合、第２積分期間Ｔ２の開始後に当該第２積分期間Ｔ２においてコンパレータ３の出力Ｖ3が反転せず、カウンタ４がオーバーフローするので、カウンタ４のカウント値は最大値となる。
【００６３】
パターンＡ１０は、第１積分期間Ｔ１の終了時における積分器１の出力電圧Ｖoutが、負のフルスケールを大きく超えているときの例である。このパターンＡ１０の場合、第２積分期間Ｔ２の終了時における比較手段７の各コンパレータ７１，７２の出力Ｖ71，Ｖ72は、それぞれ、Ｌレベル，Ｌレベルとなる。また、パターンＡ１０の場合、第２積分期間Ｔ２の開始後に当該第２積分期間Ｔ２においてコンパレータ３の出力Ｖ3が反転せず、カウンタ４がオーバーフローするので、カウンタ４のカウント値は最大値となる。
【００６４】
ここで、第１積分期間Ｔ１の終了時においての制御回路５の極性判定手段の出力Ｖ5（判定極性）と、第２積分期間Ｔ２におけるカウンタ４のカウント値と、第２積分期間Ｔ２の終了時においての各コンパレータ７１，７２，３それぞれの出力Ｖ71，Ｖ72，Ｖ3と、カウンタ４のカウント値の妥当性との関係は下記表１のようになる。
【００６５】
【表１】
2012114502.tif 000009
【００６６】
表１から、制御回路５の極性判定手段において極性が誤って判定された場合（パターンＡ５，Ａ６）には、極性判定手段の出力Ｖ5と比較手段７の各コンパレータ７１，７２の出力Ｖ71，Ｖ72の両方とが異なることが分かる。そこで、上述のディジタル回路８の異常判定手段は、カウンタ４のカウント値が最大値であり、且つ、制御回路５での第１積分期間の終了時の極性判定結果（極性判定手段の出力Ｖ5）と比較手段７による第２積分期間Ｔ２の終了時における両方の比較結果（第２のコンパレータ７１の出力Ｖ71および第３のコンパレータ７２の出力Ｖ72）とが異なるときに、カウンタ４のカウント値を異常値（飛び値）と判定する。具体的には、ディジタル回路８は、カウンタ４のカウント値が最大値であるか否かを判定する一致回路を備えており、異常判定手段は、一致回路の出力Ｖ6、極性判定手段の出力Ｖ5、第２のコンパレータ７１の出力Ｖ71および第３のコンパレータ７２の出力Ｖ72を入力としたときの出力ＶＸが下記表２に示す真理値表を満たす論理回路により構成すればよい。すなわち、異常判定手段は、Ｖ6がＨで、且つ、Ｖ5がＬ、Ｖ71がＨ、Ｖ72がＨのとき（パターンＡ５）、ＶＸがＨとなり、Ｖ6がＨで、且つ、Ｖ5がＨ、Ｖ71がＬ、Ｖ72がＬのとき（パターンＡ６）、ＶＸがＨとなり、それ以外のときはＶＸがＬとなる論理回路により構成すればよい。ここにおいて、極性判定手段による極性判定を行うタイミング（第１積分期間Ｔ１の終了時）と、比較手段７の各コンパレータ７１，７２で比較を行うタイミング（第２の積分期間Ｔ２の終了時）およびカウンタ４のカウント値が最大値であるか否かを判定するタイミングとが異なるので、ディジタル回路８には、極性判定手段の出力Ｖ5をラッチするラッチ回路を設けることが好ましい。また、ディジタル回路８は、異常判定手段によりカウント値が異常値であると判定したときには、読み出し期間Ｔ３にカウンタ４のカウント値をゼロとして出力する。
【００６７】
【表２】
2012114502.tif 000010
【００６８】
ところで、本実施形態では、基準電圧ＶAGNDを１．２Ｖに設定してあるが、これに限らず、例えば、０．６Ｖなどでもよい。また、上述の基本例の二重積分型Ａ／Ｄ変換器では、上述の赤外線センサの出力電圧をプリアンプにより増幅して入力電圧Ｖinとした場合に積分器１の出力電圧Ｖoutのチャタリングによる変動幅が±４０ｍＶ程度であった。そこで、本実施形態の二重積分型Ａ／Ｄ変換器を上述の基本例と同様の使用形態で使用する場合には、例えば、所定電圧Ｖrefを、例えば、５０ｍＶ〜１５０ｍＶ程度の範囲で適宜設定すればよい。また、この場合、例えば、リセット期間Ｔ０を０．３ｍｓｅｃ、第１積分期間Ｔ１を２ｍｓｅｃ、第２積分期間Ｔ２を０．８ｍｓｅｃ、読み出し期間Ｔ３を０．１ｍｓｅｃとすればよいが、これらの値は一例であり、特に限定するものではない。また、極性判定手段によって極性判定する際の「第１積分期間Ｔ１の終了時」とは、第１積分期間Ｔ１の終了時点に限らず、終了時点の直前（例えば、３０μｓｅｃ前）でもよい。
【００６９】
以上説明した本実施形態の二重積分型Ａ／Ｄ変換器は、積分器１において入力電圧Ｖinを積分する第１積分期間Ｔ１が終了した後に第１の参照電圧ＶREF+あるいは第２の参照電圧ＶREF-を積分する第２積分期間Ｔ２が設けられ、カウンタ４のカウント値に極性判定結果の極性とは逆の極性を表す符号を付加させる機能を有するディジタル回路８が、カウント値が最大値であり、且つ、制御回路５での極性判定結果と比較手段７による両方の比較結果とが異なるときに、カウント値を異常値と判定する異常判定手段を有していることにより、両極性の入力電圧Ｖinを変換可能とするように構成としながらも、カウンタ４のカウント値が異常値であるか否かを判定することが可能となる。
【００７０】
また、本実施形態の二重積分型Ａ／Ｄ変換器によれば、ディジタル回路８は、異常判定手段によりカウント値が異常値であると判定されたときには、カウンタ４のカウント値をゼロとして出力するので、ディジタル値として異常値が出力されるのを防止する（異常値が出力される可能性を低減する）ことが可能となる。
【００７１】
また、本実施形態の二重積分型Ａ／Ｄ変換器では、比較手段７が、積分器１の出力電圧Ｖoutと第１の比較基準電圧ＶHとを比較する第２のコンパレータ７１と、積分器１の出力電圧Ｖoutと第２の比較基準電圧ＶLとを比較する第３のコンパレータ７２とを有しているので、Ａ／Ｄ変換用のコンパレータ３と、比較手段７とが別回路で構成されるから、比較手段７がＡ／Ｄ変換動作へ与える影響を少なくすることが可能となる。
【００７２】
本実施形態の二重積分型Ａ／Ｄ変換器において用いる基準電圧ＶAGNDは、バンドギャップリファレンス回路を用いた基準電圧発生回路９０により生成されており、第１の比較基準電圧ＶHおよび第２の比較基準電圧ＶLは、基準電圧ＶAGNDから生成されている。したがって、基準電圧ＶAGND、第１の比較基準電圧ＶH、第２の比較基準電圧ＶLが時間や温度により変動するような場合でも、第１の比較基準電圧ＶHおよび第２の比較基準電圧ＶLが基準電圧ＶAGNDと同じ傾向で変動することとなる。これにより、基準電圧ＶAGNDの変動にかかわらず、第１の比較基準電圧ＶHおよび第２の比較基準電圧ＶLそれぞれの基準電圧ＶAGNDとの電圧差を略一定に保つことが可能となる。
【００７３】
また、本実施形態の二重積分型Ａ／Ｄ変換器では、第１の比較基準電圧ＶHとして第１の参照電圧ＶREF+を兼用し、第２の比較基準電圧ＶLとして第２の参照電圧ＶREF-を兼用することが好ましく、これにより、第１の比較基準電圧ＶHを出力する第１の比較基準電圧発生回路、第２の比較基準電圧ＶLを出力する第２の比較基準電圧発生回路を省略することが可能となる。
【００７４】
また、本実施形態の二重積分型Ａ／Ｄ変換器では、第２積分期間Ｔ２において、使用しない第１の参照電圧発生回路９１あるいは第２の参照電圧発生回路９２の回路動作を停止させることが好ましく、これにより、低消費電力化を図れる。
【００７５】
なお、上述の赤外線センサとしては、例えば感温部および当該感温部の出力電圧を取り出すためのＭＯＳトランジスタを具備する複数の画素部が、半導体基板の一表面側において２次元アレイ状に配置されており、全ての感温部の出力を時系列的に読み出すことが可能なものを用いることが考えられる。この場合には、赤外線センサとプリアンプとの間にマルチプレクサ（アナログマルチプレクサ）を設ければよい。また、感温部がサーモパイルにより構成された赤外線センサを温度センサとして用いる場合、半導体基板の温度を一定に保つことで冷接点の温度を一定温度に保つペルチェ素子を用いるようにすれば、赤外線センサの出力電圧をプリアンプで増幅してからＡ／Ｄ変換して得られるディジタル値を用いて温度を演算することができる。また、ペルチェ素子を用いず、冷接点の温度が周囲温度に依存して変動するような場合には、サーミスタにより冷接点の温度を測定し、赤外線センサの出力電圧およびサーミスタの出力電圧それぞれをプリアンプで増幅してからＡ／Ｄ変換して得られる各ディジタル値を用いて温度を演算すればよい。
【００７６】
（実施形態２）
本実施形態の二重積分型Ａ／Ｄ変換器の基本構成は実施形態１と略同じであり、図４に示すように、比較手段７の構成などが相違する。なお、実施形態１と同様の構成要素には同一の符号を付して説明を適宜省略する。
【００７７】
本実施形態における比較手段７は、コンパレータ７３と、コンパレータ７３の基準電圧入力端への第１の比較基準電圧ＶHの入力をオンオフする第１のアナログスイッチＳＷ１１と、コンパレータ７３の基準電圧入力端への第２の比較基準電圧ＶLの入力をオンオフする第２のアナログスイッチＳＷ１２とを有している。第１のアナログスイッチＳＷ１１は、コンパレータ３の基準電圧入力端と第１の比較基準電圧ＶHが入力される第１端子２１との間に設けてあり、第２のアナログスイッチＳＷ１２は、コンパレータ３の基準電圧入力端と第２の比較基準電圧ＶLが入力される第２端子２２との間に設けてある。
【００７８】
また、比較手段７は、第２積分期間Ｔ２の終了時に第１のアナログスイッチＳＷ１１と第２のアナログスイッチＳＷ１２とが順次オンとなるように、制御部である制御回路５によって制御される。要するに、本実施形態の二重積分型Ａ／Ｄ変換器では、制御回路５が、第１のアナログスイッチＳＷ１１および第２のアナログスイッチＳＷ１２のオンオフのタイミングを制御する機能を有している。ここにおいて、制御回路５は、コンパレータ７３の動作期間において、第１のアナログスイッチＳＷ１１、第２のアナログスイッチＳＷ１２の順、あるいは、第２のアナログスイッチＳＷ１２、第１のアナログスイッチＳＷ１１の順で、第１〜第２のアナログスイッチＳＷ１１〜ＳＷ１２を択一的にオンさせる。これにより、本実施形態の二重積分型Ａ／Ｄ変換器では、第１〜第２のアナログスイッチＳＷ１１〜ＳＷ１２が時分割で切り替えられ、コンパレータ７３の基準電圧入力端の電圧ＶREFが時分割で切り替えられるので、第１〜第２のアナログスイッチＳＷ１１〜ＳＷ１２のオンオフによるノイズを低減することが可能となる。ここにおいて、第１のアナログスイッチＳＷ１１および第２のアナログスイッチＳＷ１２は、第２積分期間Ｔ２において第２積分期間Ｔ２の終了時において順次オンされる。制御回路５による制御の一例としては、例えば、第２積分期間Ｔ２の終了時において、第１のアナログスイッチＳＷ１１を第２積分期間Ｔ２の終了時点の直前に択一的にオンさせ、第２のアナログスイッチＳＷ１２を第２積分期間Ｔ２の終了時点で択一的にオンさせる。
【００７９】
以上説明した本実施形態の二重積分型Ａ／Ｄ変換器は、実施形態１と同様、積分器１において入力電圧Ｖinを積分する第１積分期間Ｔ１が終了した後に第１の参照電圧ＶREF+あるいは第２の参照電圧ＶREF-を積分する第２積分期間Ｔ２が設けられ、カウンタ４のカウント値に極性判定結果の極性とは逆の極性を表す符号を付加させる機能を有するディジタル回路８が、カウント値が最大値であり、且つ、制御回路５での極性判定結果と比較手段７による両方の比較結果とが異なるときに、カウント値を異常値と判定する異常判定手段を有していることにより、両極性の入力電圧Ｖinを変換可能とするように構成としながらも、カウンタ４のカウント値が異常値であるか否かを判定することが可能となる。
【００８０】
また、本実施形態の二重積分型Ａ／Ｄ変換器によれば、実施形態１と同様、ディジタル回路８は、異常判定手段によりカウント値が異常値であると判定されたときには、カウンタ４のカウント値をゼロとして出力するので、ディジタル値として異常値が出力されるのを防止する（異常値が出力される可能性を低減する）ことが可能となる。
【００８１】
また、本実施形態の二重積分型Ａ／Ｄ変換器では、比較手段７を１つのコンパレータ７３と第１のアナログスイッチＳＷ１１と第２のアナログスイッチＳＷ１２とを用いて構成することができるので、実施形態１のように比較手段７を第２のコンパレータ７１と第３のコンパレータ７２とを用いて構成する場合に比べて、回路面積および消費電力を低減することが可能となる。
【符号の説明】
【００８２】
１  積分器
２  入力切替部
３  コンパレータ
４  カウンタ
５  制御回路（制御部）
６  クロックパルス発生部
７  比較手段
８  ディジタル回路
７１  第２のコンパレータ
７２  第３のコンパレータ
７３  コンパレータ
９１  第１の参照電圧発生回路
９２  第２の参照電圧発生回路
Ｔ１  第１積分期間
Ｔ２  第２積分期間
Ｖin  入力電圧
Ｖout  出力電圧
ＶAGND  基準電圧
ＶREF+  第１の参照電圧
ＶREF-  第２の参照電圧
ＶH  第１の比較基準電圧
ＶL  第２の比較基準電圧
ＳＷ１１  第１のアナログスイッチ
ＳＷ１２  第２のアナログスイッチ
【図１】
2012114502.tif 000011
【図２】
2012114502.tif 000012
【図３】
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【図４】
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