(57)【要約】【課題】異なる電位に対応する複数の外部電源配線間に間隔部分を有する半導体装置に対して，所定電源ピン数のテスタにより短絡試験を行う場合において，より多くの半導体装置の短絡試験を同時に行うことができる半導体装置を提供する。【解決手段】半導体装置は，コア回路と，該コア回路の周囲に配置され且つコア回路と外部装置間の信号を入出力する複数の入出力回路と，複数の入出力回路のうちの第一の入出力回路グループに第一の電位の電源を供給する第一の電源配線と，複数の入出力回路のうちの第二の入出力回路グループに第二の電位の電源を供給し且つ第一の電源配線と間隔をあけて直列に延びる第二の電源配線と，第三の電位の電源を供給する第三の電源配線とを備え，第三の電源配線から延びる配線パターンが，第一の電源配線と第二の電源配線間の間隔部分に設けられる。【選択図】図３
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【特許請求の範囲】
【請求項１】
コア回路と，
前記コア回路の周囲に配置され，前記コア回路と外部装置間の信号を入出力する複数の入出力回路と，
前記複数の入出力回路のうちの第一の入出力回路グループに第一の電位の電源を供給する第一の電源配線と，
前記複数の入出力回路のうちの第二の入出力回路グループに第二の電位の電源を供給し，前記第一の電源配線と間隔をあけて直列に延びる第二の電源配線と，
第三の電位の電源を供給する第三の電源配線とを備え，
前記第三の電源配線から延びる配線パターンが，前記第一の電源配線と前記第二の電源配線間の間隔部分に設けられることを特徴とする半導体装置。
【請求項２】
請求項１において，
前記第三の電源配線は，前記第一の電源配線及び前記第二の電源配線に並行して配置される電源配線であることを特徴とする半導体装置。
【請求項３】
請求項１において，
前記第三の電源配線は，前記第一の電源配線及び前記第二の電源配線と異なる配線層に配置され，配線層間を接続するスルーホールを介して，前記配線パターンは，前記第一の電源配線及び前記第二の電源配線間の間隔部分に延びることを特徴とする半導体装置。
【請求項４】
請求項１乃至３のいずれか１項において，
前記第一の電源配線は，前記第一の入出力回路グループに接続する外部装置の動作電圧に対応する前記第一の電位を前記第一の入出力グループに供給し，
前記第二の電源配線は，前記第二の入出力回路グループに接続する外部装置の動作電圧に対応する前記第二の電位を前記第二の入出力グループに供給し，
前記第三の電源配線は，前記コア回路の動作電圧に対応する前記第三の電位を前記コア回路に供給することを特徴とする半導体装置。
【請求項５】
請求項１乃至４のいずれか１項において，
さらに，第四の電位の電源を供給する第四の電源配線を備え，
前記第四の電源配線から延びる配線パターンが，前記第一の電源配線と前記第二の電源配線間の間隔部分に設けられる前記第三の電源配線から延びる配線パターンと間隔をあけて隣接して，前記第一の電源配線と前記第二の電源配線間の間隔部分に設けられることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は，内部のコア回路と外部に接続された外部機器間の信号を入出力する複数の入出力回路を備えた半導体装置に関する。
【背景技術】
【０００２】
大規模集積回路（LSI）などの半導体装置では，低消費電力化及び高速動作を実現するために，内部のコア回路の動作電圧が低くされ，外部機器の動作電圧と異なる場合がある。このため，半導体装置には，外部機器と接続するために，信号の電圧レベルを変換する入出力セル（入出力回路）が設けられている。
【０００３】
図１は，半導体装置及び入出力セルの構成例を示す図である。図１（ａ）は半導体装置の構成例を示し，チップ状の半導体装置１０は，中央部に設けられるコア回路１１と，コア回路１１の周囲に設けられる複数の入出力セル１２とを有する。さらに，コア回路１１に電源を供給するリング状の内部電源配線１３がコア回路１１の周囲に設けられ，内部電源配線１３を囲むように内部電源配線１３の外周部に，外部機器の動作電圧に対応する電源を供給するリング状の外部電源配線１４が設けられる。入出力セル１２は，半導体装置１０の外周縁部に設けられる信号端子１５と接続し，コア回路１１からの信号の電圧レベルを外部電源配線１４の電圧レベルに変換し，変換された信号を信号端子１５から外部機器に出力する。また，外部機器からの信号の電圧レベルを内部電源配線１３の電圧レベルに変換し，変換された信号をコア回路１１に入力する。
【０００４】
半導体装置は，多様な外部機器とのインターフェースに対応するために，異なる電位の複数の外部電源を内包する場合がある。このような場合，上述したリング状の外部電源配線１４を，電位が異なる外部電源毎に途中で分離して使用する。
【０００５】
図１（ｂ）は，分離された外部電源配線１４の一部分を模式的に示す図であり，図１（ａ）の点線囲み部を示す図である。異なる電位の外部電源配線１４−１，１４−２，１４−３は，直列状に間隔をあけて入出力セル１２間で分離されて配線される。
【０００６】
図１（ｃ）は入出力セル１２の構成例を示し，内部バッファ１２１は，コア回路１１からの信号をバッファし，内部電源配線１３からの電圧で動作する。レベルシフタ１３２は，内部バッファ１３１の信号の電圧レベルを外部電源配線１４から供給される電圧に変換する。出力バッファ１３３は，外部電源配線１４からの電圧で動作し，レベルシフタ１３２で電圧変換された信号をバッファし，外部機器と接続する信号端子１５に出力する。
【０００７】
また，入出力セルの外部電源配線に関して，固定電位の外部電源配線から引き出された固定電位端子を入出力セルの端部に設け， 入出力セルの端部に配置された信号入力用端子へ入力する信号の信号レベルを固定電位とする場合に，当該信号入力用端子と固定電位端子とを結ぶ配線を行う技術が知られている（特許文献１）。また，入出力セルを駆動するために用いている入出力セル領域のリング電源配線を，チップ内部に供給するように配線を引き出し，チップ内部の電源配線経路を増やす技術が知られている（特許文献２）。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００７−２８７７９７号公報
【特許文献２】特開２００９−２６８６８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
半導体装置は，出荷時に，ＬＳＩテスタ（以下，テスタと称する）により正常に動作するか試験され，その際，外部電源毎に外部電源配線が分離された検査対象の半導体装置（DUT: Device Under Test）に対しては，異なる電位の外部電源配線間の短絡試験が行われる。
【００１０】
テスタの電源ピンは，テスタヘッダの固定されたピンに割り当てられており，さらに，一つの電源ピンに対する信号ピン数も固定されている（例えば128本）。短絡試験を行うためには，各電源ピンを，異なる電位毎に各外部電源配線の信号端子に1対1に接続し，外部電源配線間の短絡を検出する。各電源ピンに異なる電位を与えた場合に，他の電源ピンの電位を検出することで，外部電源配線間の短絡を検出する。
【００１１】
図２は，半導体装置の複数の外部電源とテスタの電源ピンとの接続例を示す図である。入出力セル１２には，複数の外部電源にそれぞれ対応する外部電源配線１４−１，１４−２，１４−３，１４−４から，それぞれ異なる電位が供給される。外部電源配線１４−１，１４−２，１４−３，１４−４は間隔をあけて直列に配置される。テスタヘッダの電源ピンVS3，VS4は，それぞれ半導体装置の外部電源配線１４−３，１４−４の信号端子１５と接続している。一方で，図示されるように，電源ピンVS1を複数の外部電源配線１４−１と１４−２と接続すると，外部電源配線１４−１と１４−２間の短絡を検出できない。
【００１２】
このように，１つの電源ピンを，異なる複数の外部電源配線の信号端子と接続すると，当該複数の外部電源配線間の短絡を検出できないため，短絡試験を行う場合，テスタの電源ピンの数により，同時に試験できる半導体装置の数が限定される。
【００１３】
例えば，電源ピン16本及び信号ピン1024本（各電源ピン毎に128本の割り当て）のテスタを用いて，全体の信号端子数が128本の半導体装置を試験する場合，半導体装置の外部電源数が２つの場合，８つ(16/2)の半導体装置を同時に測定することができる。このとき， 8×128本＝1024本すべての信号ピンが用いられる。また，半導体装置の外部電源数が４つの場合，同様に４つ(16/4)の半導体装置を同時に測定することができる。このとき使用される信号ピン数は，4×128本＝512本であり，全1024本の信号ピンの半分が余る。さらに，半導体装置の外部電源数が８つの場合，同様に２つ(16/8)の半導体装置を同時に測定することができる。このとき，このとき使用される信号ピン数は，2×128本＝258本であり，全1024-258＝768本の信号ピンが余る。このように，外部電源数が増えるほど，テスタの信号ピンの余る数が増え，同時に試験できる半導体装置数は減少し，試験回数が増加する結果，試験コストが増大する。
【００１４】
そこで，本発明は，異なる電位に対応する複数の外部電源配線間に間隔部分を有する半導体装置に対して，所定電源ピン数のテスタにより短絡試験を行う場合において，より多くの半導体装置の短絡試験を同時に行うことができる半導体装置を提供することにある。
【課題を解決するための手段】
【００１５】
半導体装置は，コア回路と，該コア回路の周囲に配置され且つコア回路と外部装置間の信号を入出力する複数の入出力回路と，複数の入出力回路のうちの第一の入出力回路グループに第一の電位の電源を供給する第一の電源配線と，複数の入出力回路のうちの第二の入出力回路グループに第二の電位の電源を供給し且つ第一の電源配線と間隔をあけて直列に延びる第二の電源配線と，第三の電位の電源を供給する第三の電源配線とを備え，第三の電源配線から延びる配線パターンが，第一の電源配線と第二の電源配線間の間隔部分に設けられる。
【発明の効果】
【００１６】
第三の電源配線から延びる配線パターンを，第一の電源配線と第二の電源配線間の間隔部分に設けることにより，第一の電源配線と第二の電源配線間の短絡を，第一の電源配線と第三の電源配線間の短絡，又は第二の電源配線と第三の電源配線間の短絡として検出可能となる。さらに，その結果，半導体装置の短絡試験で使用するテスタの電源ピン数を減らすことができ，より多くの半導体装置の短絡試験を同時に行うことを可能とし，試験コストの削減，信頼性向上に寄与する。
【図面の簡単な説明】
【００１７】
【図１】半導体装置及び入出力セルの構成例を示す図である。
【図２】半導体装置の複数の外部電源とテスタの電源ピンとの接続例を示す図である。
【図３】本実施の形態における半導体装置の配線構造を説明する図である。
【図４】配線パターン２０を用いた短絡試験の動作を説明する図である。
【図５】第一の実施の形態における配線パターン２０の配線構造を示す図である。
【図６】第二の実施の形態における配線パターン２０の配線構造を示す図である。
【図７】第三の実施の形態における配線パターン２０の配線構造を示す図である。
【図８】第四の実施の形態における配線パターン２０の配線構造を示す図である。
【図９】第五の実施の形態における配線パターン２０の配線構造を示す図である。
【図１０】第六の実施の形態における配線パターン２０の配線構造を示す図である。
【図１１】第七の実施の形態における配線パターン２０の配線構造を示す図である。
【図１２】第八の実施の形態における配線パターン２０の配線構造を示す図である。
【図１３】第九の実施の形態における配線パターン２０の配線構造を示す図である。
【図１４】配線パターン２０が，複数の異なる電源配線から延長される配線例を示す図である。
【発明を実施するための形態】
【００１８】
図３は，本実施の形態における半導体装置の配線構造を説明する図である。図３では，半導体装置における複数の入出力セル１２が並列に配置された一部分を示す。それぞれ異なる電位を供給する複数の外部電源配線１４−１，１４−２，１４−３間は分離されており，直列に延びる各外部電源配線間の間隔部分には，例えば内部電源配線のような外部電源とは異なる別の電源（別の電源）の電源配線（別の電源配線）から延びる配線パターン２０が配置される。複数の配線パターン２０には，共通の電位が与えられ，各外部電源の電位とは異なる電位（0Vも含む）が与えられる。本実施の形態では，３つの外部電源数を例示するが，外部電源数は３つに限らず，任意の複数であってもよい。複数の外部電源配線１４−１，１４−２，１４−３を総称する場合に，外部電源配線１４と称する場合がある。
【００１９】
図４は，配線パターン２０を用いた短絡試験の動作を説明する図である。テスタヘッダの電源ピンVS1を，複数の外部電源配線１４−１，１４−２，１４−３から電源供給を受ける１つの入出力セル１２の信号端子１５と接続させ，別の電源ピンVS2を，配線パターン２０に接続する別の電源配線から電源供給を受ける入出力セル１２の信号端子１５と接続させる。すなわち，１つの電源ピンVS1を，複数の外部電源配線１４と接続する。
【００２０】
電源ピンVS1及び電源ピンVS2には，それぞれ別の電位を与える。例えば，電源ピンVS1に0.5Vを与え，電源ピンVS2に0Vを与えるとする。もちろん，電源ピンVS1とVS2に与える電位がこの逆であってもよい。
【００２１】
このとき，各外部電源配線１４間のいずれかが短絡していなければ，低い電位を与えられた電源ピンVS2では，与えられた電位（0V）が観測される。一方，外部電源配線１４間が短絡している場合，例えば外部電源配線１４−１と１４−２間に異物が存在して短絡状態にあると，その間にある配線パターン２０と外部電源配線１４−１及び１４−２との間も短絡状態になる。そうすると，電源ピンVS2では，電位が高い電源ピンVS１の電位（0.5V）が観測されることになり，外部電源配線１４間の短絡を検出することができる。外部電源配線１４−２と１４−３間が短絡している場合も同様に，電源ピンVS2において，与えた電位と異なる電位が観測されることで，外部電源配線１４間の短絡を検出することができる。電源ピンVS1は，複数の外部電源配線１４−１，１４−２，１４−３で共有されているため，どの外部電源配線１４間で短絡が起きているかは検出できず，複数の外部電源配線１４間のどこかで短絡が起きていることを検出することができる。出荷時の短絡試験は不良品の選別のために行われるので，短絡試験は，短絡の有無のみの検出で足りる。
【００２２】
また，外部電源配線と接続するテスタの電源ピンは，外部電源配線数によらず，１つの電源ピンで足りる。すなわち，複数の外部電源配線１４に共通の１つの電源ピンと，別の電源に接続する１つの電源ピンの２本の電源ピンで，外部電源配線数によらず，１つの半導体装置の短絡試験を行うことができる。従って，外部電源配線数の増加に伴って同時に短絡試験を行える半導体装置数が減少することはない。例えば，電源ピン16本のテスタを用いて短絡試験を行う場合，半導体装置の外部電源配線数が２つであっても，４つであっても，さらに，８つであっても，使用する電源ピン数は２本であるので，いずれの場合も８つの半導体装置を同時に試験することができる。
【００２３】
以下，配線パターン２０の配線構造について，具体的に説明する。
【００２４】
図５は，第一の実施の形態における配線パターン２０の配線構造を示す図である。第一の実施の形態では，図５（ａ）の平面図に示すように，入出力セル上において，外部電源配線１４−１，１４−２，１４−３の内周側に並行して配置される内部電源配線１３が別の電源として利用され，配線パターン２０は，内部電源配線１３から各外部電源配線１４間の隙間に引き出されて配置される。通常，内部電源の電位は，外部電源の電位よりも低い場合が多い。配線パターン２０は，接地電位を供給するグランド線から延長され，各外部電源配線１４間の隙間に引き出されて配置されてもよい。また，図５（ｂ）の配線層図に示すように，外部電源配線１４−１，１４−２，１４−３と内部電源配線１３は，最上位層にある場合は，外部電源配線１４−１，１４−２，１４−３のある最上位層において，各外部電源配線間に配線パターン２０が配置される。
【００２５】
図６は，第二の実施の形態における配線パターン２０の配線構造を示す図である。第二の実施の形態では，配線パターン２０は，第一の実施の形態と同様に，配線パターン２０は，入出力セル上において，外部電源配線１４−１，１４−２，１４−３の内周側に配置される内部電源配線１３から各外部電源配線１４間の隙間に引き出されて配置されるが，外部電源配線１４間の間隔部分（隙間）にスペーサセル２１を配置し，配線パターン２０はスペーサセル２１上に配置される。
【００２６】
図７は，第三の実施の形態における配線パターン２０の配線構造を示す図である。第三の実施の形態においても，第一の実施の形態と同様に，配線パターン２０は，入出力セル上において，外部電源配線１４−１，１４−２，１４−３の内周側に配置される内部電源配線１３から各外部電源配線１４間の隙間に引き出されて配置される。第三の実施の形態では，外部電源配線の一部とそれと間隔をおいた配線パターン２０が配置された入出力セル１２Ａを用いることで，各外部電源配線１４間の間隔部分に配線パターン２０を配置する。
【００２７】
図８は，第四の実施の形態における配線パターン２０の配線構造を示す図である。第四の実施の形態も，上述の第一の実施の形態と同様に，別の電源配線として，内部電源配線１３が利用される。一方，第一の実施の形態の場合と反対に，外部電源配線１４−１，１４−２，１４−３が内周側に配置されている。従って，内部電源配線１３が外周側に外部電源配線１４と並行して配置される場合に，外周側の内部電源配線１３から引き出された配線パターン２０が，内周側の各外部電源配線１４間の隙間に配置される。
【００２８】
図９は，第五の実施の形態における配線パターン２０の配線構造を示す図である。第五の実施の形態では，別の電源配線である内部電源配線１３が，外部電源配線１４−１，１４−２，１４−３の下層に配置される場合において，配線パターン２０は，下層の内部電源配線１３をスルーホールにより上層に延長され，外部電源配線１４−１，１４−２，１４−３間の隙間に配置される。図９（ａ）は，外部電源配線１４−１，１４−２，１４−３と内部電源配線１３が層状に重畳され，下層の内部電源配線１３から配線パターン２０が上層に延びている状態を模式的に示し，図９（ｂ）は，配線層の断面を示す。なお，外部電源配線１４−１，１４−２，１４−３と内部電源配線１３は配置される層が異なっていればよく，重畳していなくともよい。
【００２９】
図１０は，第六の実施の形態における配線パターン２０の配線構造を示す図である。第六の実施の形態は，上述の第五の実施の形態と逆の配線構造である。すなわち，内部電源配線１３が，外部電源配線１４−１，１４−２，１４−３の上層側に配置される場合において，配線パターン２０は，上層の内部電源配線１３をスルーホールにより下層に延長され，下層側の外部電源配線１４−１，１４−２，１４−３間の隙間に配置される。図１０（ａ）は，外部電源配線１４−１，１４−２，１４−３と内部電源配線１３が層状に重畳され，下層の内部電源配線１３から配線パターン２０が上層に延びている状態を模式的に示し，図１０（ｂ）は，配線層の断面を示す。
【００３０】
図１１は，第七の実施の形態における配線パターン２０の配線構造を示す図である。第七の実施の形態では，外部電源配線１４−１，１４−２，１４−３と異なる別の電源配線（内部電源配線，グランド線）が入出力セル１２上にない場合に，配線パターン２０は，コア回路１１内の電源配線２２から各外部電源配線１４間の隙間に引き出されて配置される。
【００３１】
図１２は，第八の実施の形態における配線パターン２０の配線構造を示す図である。第八の実施の形態では，配線パターン２０が，配線層の複数の層に配置される。例えば，外部電源配線１４−１，１４−２，１４−３が第４層と第５層（最上位層）に配置され，内部電源配線１３が，第３層と第５層（最上位層）に配置されている場合，図１２（ａ）に示すように，第５層の内部電源配線１３から引き出された配線パターン２０が，第５層の外部電源配線１４−１，１４−２，１４−３間の隙間に配置され，図１２（ｂ）に示すように，第３層の内部電源配線１３をスルーホールにより上層の第４層に延長された配線パターン２０が，第４層の外部電源配線１４−１，１４−２，１４−３間の隙間に配置される。
【００３２】
図１３は，第九の実施の形態における配線パターン２０の配線構造を示す図である。第九の実施の形態では，２つの配線パターン２０Ａ，２０Ｂが，外部電源配線１４間の各隙間に，離間して配置される。配線パターン２０Ａは，例えば，内周側の内部電源配線１３から引き出された配線であり，もう一つの配線パターン２０−２は，例えば，外部電源配線１４の配置された層より下層に配置された別の電源配線（例えばグランド線）からスルーホールにより上層に延長された配線である。外部電源配線間が短絡している場合は，その間にある２つの配線パターン２０Ａと２０Ｂ間も短絡していると考えられる。従って，テスタの電源ピンを２つの配線パターン２０Ａと２０Ｂと接続し，それぞれ異なる電位を与え，一方の別の電源配線において，他方の別の電源配線に与えた電位が観測された場合，外部電源配線間の短絡を検出することができる。
【００３３】
外部電源配線間に配置される配線パターン２０は，すべてが同一の電源から延長された配線でなくともよく，異なる別々の電源から延長された配線であってもよい。
【００３４】
図１４は，配線パターン２０が，複数の異なる電源配線から延長される配線例を示す図である。内周側の内部電源配線１３が，異なる別々の電源に対応する内部電源配線１３−１，１３−２に分かれている場合，電源配線１３−１側に沿った外周側の外部電源配線１４間の隙間には，内部電源配線１３−１から延長された配線パターン２０−１が配置され，内部電源配線１３−２側に沿った外周側の外部電源配線１４間の隙間には，内部電源配線１３−２から延長された配線パターン２０−２が配置される。
【００３５】
上述では，複数の外部電源配線間の隙間に，別の電源配線から延びる配線パターン２０を配置する例について説明したが，外部電源配線間に限られず，例えば，内部電源が複数設けられる場合は，分離した内部電源配線間に配線パターン２０が設けられてもよい。この場合，別の電源配線は，内部電源とは異なる別の電源からの配線，例えば，外部電源配線やグランド線から引き出されて延長され，内部電源配線間の間隔部分に配置される。
【符号の説明】
【００３６】
１０：半導体装置，１１：コア回路，１２：入出力回路（入出力セル），１３：内部電源配線，１４：外部電源配線，１５：信号端子，２０：配線パターン，２１：スペーサセル，２２：コア回路内電源配線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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