(57)【要約】【課題】電流量制御信号ＯＶＤＲの非活性化を開始した直後の第２の電圧Ｖ２のオーバーシュート又はアンダーシュートを抑制する。【解決手段】半導体装置１は、カレントミラーで構成されたオペアンプ６１を含み、第１の電圧Ｖ１から第２の電圧Ｖ２を生成するレギュレータ６と、電流量制御信号ＯＶＤＲを生成し、電流量制御信号ＯＶＤＲの第１の遷移によってカレントミラーが流す電流を増大させ、電流量制御信号ＯＶＤＲの第２の遷移によってカレントミラーが流す電流を減少させる制御回路８と、を備え、制御回路８は、第２の遷移に関連する電流量制御信号ＯＶＤＲの第２のスルーレートを、第１の遷移に関連する電流量制御信号ＯＶＤＲの第１のスルーレートよりも小さくするスルーレート処理部８０を含む。【選択図】図１
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【特許請求の範囲】
【請求項１】
カレントミラーで構成されたオペアンプを含み、第１の電圧から第２の電圧を生成する第１の内部電圧生成回路と、
電流量制御信号を生成し、前記電流量制御信号の第１の遷移によって前記カレントミラーが流す電流を増大させ、前記電流量制御信号の第２の遷移によって前記カレントミラーが流す電流を減少させる制御回路と、を備え、
前記制御回路は、前記第２の遷移に関連する前記電流量制御信号の第２のスルーレートを、前記第１の遷移に関連する前記電流量制御信号の第１のスルーレートよりも小さくするスルーレート処理部を含む、半導体装置。
【請求項２】
前記第１の内部電圧生成回路は、アクティブ信号が活性化されている場合に前記第１の電圧から前記第２の電圧を生成し、
前記制御回路は、前記アクティブ信号の活性化に応じて所定期間活性化されるワンショット信号を生成するワンショット信号生成部を含み、
前記スルーレート処理部は、前記ワンショット信号の非活性化におけるスルーレートを小さくすることにより、前記第２のスルーレートが前記第１のスルーレートより小さい前記電流量制御信号を生成する、
請求項１に記載の半導体装置。
【請求項３】
前記ワンショット信号は、前記アクティブ信号と、該アクティブ信号の遅延信号との否定論理積信号である、請求項２に記載の半導体装置。
【請求項４】
前記スルーレート処理部は、
前記電流量制御信号を出力する出力端子と、
前記出力端子と第１のノードとの間に接続された第１の容量素子と、
前記出力端子と前記第１のノードとの間に直列に接続された、入力端に前記ワンショット信号が供給される第１のトランジスタ及び第１の抵抗素子と、
前記出力端子と第２のノードとの間に接続され、入力端に前記ワンショット信号が供給される第２導電型の第２のトランジスタと、を含む、請求項２又は３に記載の半導体装置。
【請求項５】
前記スルーレート処理部は、
前記電流量制御信号を出力する出力端子と、
前記出力端子と第１のノードとの間に接続された第１の容量素子と、
前記出力端子と前記第１のノードとの間に直列に接続された、入力端に前記ワンショット信号が供給される第１のトランジスタ及び第１の定電流回路と、
前記出力端子と第２のノードとの間に接続され、入力端に前記ワンショット信号が供給される第２導電型の第２のトランジスタと、を含む、請求項２又は３に記載の半導体装置。
【請求項６】
前記オペアンプの非反転入力端子と第１のノードとの間に接続された第２の抵抗素子と、
前記第２の電圧の目標電圧を前記第２の抵抗素子の抵抗値で除してなる電流値の電流を、前記非反転入力端子に対して出力する第２の定電流回路と、
前記第１の内部電圧生成回路により生成される前記第２の電圧を電源として動作する内部回路と、を更に備え、
前記第１の内部電圧生成回路、前記内部回路、前記第２の定電流回路、及び前記第２の抵抗素子は単一のチップの内部に形成され、
前記第１の内部電圧生成回路、前記内部回路、及び前記第２の抵抗素子は、前記チップの外部に配線された共通の配線を介して、前記第１のノードに接続される、請求項１乃至５のいずれか一項に記載の半導体装置。
【請求項７】
前記第２の抵抗素子と並列に接続された第２の容量素子を、更に備える、請求項７に記載の半導体装置。
【請求項８】
前記第１の内部電圧生成回路は、制御端子が前記オペアンプの出力に接続され、一方の被制御端子に前記第１の電圧が供給され、他方の被制御端子から前記第２の電圧が出力される第１導電型のチャネルトランジスタを含み、
前記カレントミラーを構成する第２導電型の２つのトランジスタそれぞれの一方の被制御端子には、前記第１の電圧より高い第３の電圧が供給される、請求項１乃至７のいずれか一項に記載の半導体装置。
【請求項９】
前記第１の内部電圧生成回路は、制御端子が前記オペアンプの出力に接続され、一方の被制御端子に前記第１の電圧が供給され、他方の被制御端子から前記第２の電圧が出力される第２導電型のチャネルトランジスタを含み、
前記カレントミラーを構成する第２導電型の２つのトランジスタそれぞれの一方の被制御端子には前記第１の電圧が供給される、請求項１乃至７のいずれか一項に記載の半導体装置。
【請求項１０】
前記オペアンプは、前記アクティブ信号の電位に応じた電流を前記カレントミラーに供給する第１の電流供給トランジスタと、前記電流量制御信号の電位に応じた電流を前記カレントミラーに供給する前記第１の電流供給トランジスタに並列に接続する第２の電流供給トランジスタと、を含む、請求項１乃至９のいずれか一項に記載の半導体装置。
【請求項１１】
更に、アクティブ信号が活性化されているか否かにかかわらず、前記第１の電圧から前記第２の電圧を生成する第２の内部電源電圧生成回路をさらに備え、
前記第２の内部電源電圧生成回路の出力ノードは、前記第１の内部電源電圧生成回路の出力ノードと接続する、請求項１乃至１０のいずれか一項に記載の半導体装置。
【請求項１２】
一方の入力端子に第２の電圧の目標電圧が供給される差動増幅器と、前記差動増幅器に電流を供給する互いに並列に接続する第１及び第２の電流供給トランジスタと、制御端子が前記差動増幅器の出力端子に接続され、一方の被制御端子に第１の電圧が供給され、他方の被制御端子が前記差動増幅器の他方の入力端子に接続されるドライバトランジスタとを有し、前記ドライバトランジスタの前記他方の被制御端子から前記第２の電圧を出力する第１の内部電圧生成回路と、
前記第１の内部電圧生成回路の活性期間を示すアクティブ信号に基づいて、前記活性期間の開始に応じて所定期間活性化する電流量制御信号を生成する制御回路と、を備え、
前記アクティブ信号は、前記第１の電流供給トランジスタの制御端子に入力され、
前記電流量制御信号は、前記第２の電流供給トランジスタの制御端子に入力され、
前記制御回路は、前記電流量制御信号の非活性化時のスルーレートを、前記アクティブ信号の活性化時又は非活性化時のスルーレートに比べて小さくするスルーレート処理部を有する、半導体装置。
【請求項１３】
カレントミラーで構成されたオペアンプを含み、第１の電圧から第２の電圧を生成する第１の内部電圧生成回路を有する半導体装置の制御方法であって、
前記カレントミラーに流れる電流量を制御する電流量制御信号を第１のスルーレートで活性化させることにより、前記カレントミラーが流す電流を増大させるステップと、
前記電流量制御信号を第２のスルーレートで非活性化させることにより、前記カレントミラーが流す電流を減少させるステップとを備え、
前記第２のスルーレートは前記第１のスルーレートより小さい、半導体装置の制御方法。
【請求項１４】
前記第１の内部電圧生成回路は、アクティブ信号が活性化されている場合に前記第１の電圧から前記第２の電圧を生成し、
前記カレントミラーが流す電流を減少させるステップは、
前記アクティブ信号の活性化に応じて所定期間活性化されるワンショット信号を生成するステップと、
前記ワンショット信号の非活性化におけるスルーレートを小さくすることにより、前記第２のスルーレートが前記第１のスルーレートより小さい前記電流量制御信号を生成するステップと、を有する、請求項１３に記載の半導体装置の制御方法。
【請求項１５】
前記ワンショット信号を生成するステップは、前記アクティブ信号と、該アクティブ信号の遅延信号との否定論理積信号を生成することにより前記ワンショット信号を生成する、請求項１４に記載の半導体装置の制御方法。
【請求項１６】
前記電流量制御信号を生成するステップは、前記ワンショット信号が活性状態である間に第１の容量素子を充電し、前記ワンショット信号が非活性化されたタイミングで前記第１の容量素子の放電を開始することにより、前記ワンショット信号の非活性化におけるスルーレートを小さくする、請求項１４又は１５に記載の半導体装置の制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその制御方法に関し、特に外部電源電圧から内部電圧を生成する半導体装置及びその制御方法に関する。
【背景技術】
【０００２】
ＤＲＡＭ(Dynamic Random Access Memory)などの半導体装置には、外部電源電圧から内部電圧を生成するための内部電圧生成回路に２つのレギュレータを搭載するものがある。１つは、電流供給能力が小さいかわりに消費電力も小さいスタンバイ用レギュレータであり、他の１つは、電流供給能力及び消費電力がともに大きいアクティブ用レギュレータである。このような構成は、主として低消費電力化の観点から採用されているもので、スタンバイ用レギュレータは半導体装置の電源が投入されている間常に動作するよう構成される一方、アクティブ用レギュレータはアクティブ時のみ動作するよう構成される。
【０００３】
レギュレータは一般にオペアンプとドライバトランジスタを含んで構成されており、アクティブ用レギュレータの活性化は、オペアンプのコモンソースに設けられる電流供給トランジスタをオンさせることによって行われる。電流供給トランジスタをオンさせると、オペアンプ内のカレントミラーに電流が流れてドライバトランジスタがオンし、内部電圧が生成されるようになる。特許文献１〜３には、このような活性化制御を行う電圧生成回路の例が開示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００５−６２４８１号公報
【特許文献２】特開２００１−８４７６５号公報
【特許文献３】特開平１１−９６７５８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ところで、特許文献１に記載の電圧生成回路では、電流供給トランジスタが並列に２つ設けられており、一方の電流供給トランジスタは、スタンバイからアクティブへの切り替え時の一定期間のみオンとなるよう構成されている。このような構成を採用することで、特許文献１の［０００７］段落にも記載されているように、切り替え直後の内部電圧の降下をできるだけ抑えるとともに、降下後の反動による内部電圧のオーバーシュートも抑えることが可能になる。
【０００６】
しかしながら、上記構成には、上記一方の電流供給トランジスタをオフした直後、内部電圧に、別のオーバーシュート（ドライバトランジスタがＮ型チャネルＭＯＳトランジスタである場合）又はアンダーシュート（ドライバトランジスタがＰ型チャネルＭＯＳトランジスタである場合）が発生するという問題がある。これは、電流供給トランジスタを突然オフすることによってドライバトランジスタのゲート電位が一時的に上昇するためであり、このようなオーバーシュート又はアンダーシュートの抑制が求められている。
【課題を解決するための手段】
【０００７】
本発明による半導体装置は、カレントミラーで構成されたオペアンプを含み、第１の電圧から第２の電圧を生成する第１の内部電圧生成回路と、電流量制御信号を生成し、前記電流量制御信号の第１の遷移によって前記カレントミラーが流す電流を増大させ、前記電流量制御信号の第２の遷移によって前記カレントミラーが流す電流を減少させる制御回路と、を備え、前記制御回路は、前記第２の遷移に関連する前記電流量制御信号の第２のスルーレートを、前記第１の遷移に関連する前記電流量制御信号の第１のスルーレートよりも小さくするスルーレート処理部を含む、半導体装置である。
【０００８】
本発明の他の一側面による半導体装置は、一方の入力端子に第２の電圧の目標電圧が供給される差動増幅器と、前記差動増幅器に電流を供給する互いに並列に接続する第１及び第２の電流供給トランジスタと、制御端子が前記差動増幅器の出力端子に接続され、一方の被制御端子に第１の電圧が供給され、他方の被制御端子が前記差動増幅器の他方の入力端子に接続されるドライバトランジスタとを有し、前記ドライバトランジスタの前記他方の被制御端子から前記第２の電圧を出力する第１の内部電圧生成回路と、前記第１の内部電圧生成回路の活性期間を示すアクティブ信号に基づいて、前記活性期間の開始に応じて所定期間活性化する電流量制御信号を生成する制御回路と、を備え、前記アクティブ信号は、前記第１の電流供給トランジスタの制御端子に入力され、前記電流量制御信号は、前記第２の電流供給トランジスタの制御端子に入力され、前記制御回路は、前記電流量制御信号の非活性化時のスルーレートを、前記アクティブ信号の活性化時又は非活性化時のスルーレートに比べて小さくするスルーレート処理部を有する、半導体装置である。
【０００９】
本発明による半導体装置の制御方法は、カレントミラーで構成されたオペアンプを含み、第１の電圧から第２の電圧を生成する第１の内部電圧生成回路を有する半導体装置の制御方法であって、前記カレントミラーに流れる電流量を制御する電流量制御信号を第１のスルーレートで活性化させることにより、前記カレントミラーが流す電流を増大させるステップと、前記電流量制御信号を第２のスルーレートで非活性化させることにより、前記カレントミラーが流す電流を減少させるステップと、を備え、前記第２のスルーレートは前記第１のスルーレートより小さい、半導体装置の制御方法である。
【発明の効果】
【００１０】
本発明によれば、第２のスルーレート（電流量制御信号の非活性化時のスルーレート）を通常より小さくしているので、電流量制御信号の非活性化を開始した直後のオペアンプの出力電圧（ドライバトランジスタの制御端子の電圧）の一時的な上昇を抑制できる。したがって、電流量制御信号の非活性化を開始した直後の第２の電圧のオーバーシュート又はアンダーシュートを抑制できる。
【図面の簡単な説明】
【００１１】
【図１】本発明の原理を説明するための模式図である。
【図２】本発明の好ましい第１の実施形態による半導体装置の構成を示すブロック図である。
【図３】図２に示す電源回路に含まれる回路ブロックのうち、内部電圧ＶＰＥＲＩを生成するＶＰＥＲＩ生成回路を抜き出して示すブロック図である。同図には、ＶＰＥＲＩ生成回路の他に、目標電圧生成回路、ＤＬＬ回路、及び位相補償回路についても記載している。
【図４】本発明の好ましい第１の実施形態によるオペアンプとドライバ回路の内部構成を具体的に示す回路図である。
【図５】本発明の好ましい第１の実施形態によるスルーレート処理部とワンショット信号生成部の内部構成を具体的に示す回路図である。
【図６】本発明の好ましい第１の実施形態によるアクティブ信号ＡＣＴ、ワンショット信号Ｐ、及び電流量制御信号ＯＶＤＲの時間変化を示す図である。
【図７】上図は、本発明の好ましい第１の実施形態によるＶＰＥＲＩ生成回路によって生成される電源電圧ＶＰＥＲＩの時間変化を、下図は、本発明の好ましい第１の実施形態によるアクティブ信号ＡＣＴ及び電流量制御信号ＯＶＤＲの時間変化を、それぞれ示す図である。
【図８】本発明の好ましい第１の実施の形態の第１の変形例による半導体装置に含まれるスルーレート処理部の内部構成を具体的に示す回路図である。
【図９】本発明の好ましい第１の実施の形態の第２の変形例による半導体装置１に含まれるＶＰＥＲＩ生成回路内のオペアンプとドライバ回路の内部構成を具体的に示す回路図である。
【図１０】本発明の好ましい第２の実施の形態による半導体装置の構成を示すブロック図である。
【図１１】（ａ）は、本発明の好ましい第２の実施の形態による半導体装置の回路図を模式的に描いた図である。（ｂ）は、比較例として、本発明の好ましい第１の実施の形態による半導体装置の回路図を模式的に描いた図である。
【図１２】本発明の好ましい第３の実施の形態による半導体装置の構成を示すブロック図である。
【図１３】本発明の好ましい第３及び第４の実施の形態による電源電圧ＶＰＥＲＩに重畳されるノイズ量の周波数特性の測定結果を示す図である。
【図１４】本発明の好ましい第４の実施の形態による半導体装置に含まれるＶＰＥＲＩ生成回路の構成を示すブロック図である。
【発明を実施するための形態】
【００１２】
本発明の課題を解決する技術思想（コンセプト）の代表的な一例は、以下に示される。但し、本願の請求内容はこの技術思想に限られず、本願の請求項に記載の内容であることは言うまでもない。すなわち、本発明は、第１の電圧から第２の電圧を生成する第１の内部電圧生成回路に含まれるオペアンプのカレントミラーに流す電流について、減少させるときのスルーレートを増大させるときのスルーレートより小さくすることを技術思想とする。より具体的にいえば、第１の内部電圧生成回路はアクティブ信号に応じて活性化する回路であり、アクティブ信号の活性化に応じて所定期間活性化する電流量制御信号の非活性時のスルーレートを、活性時のスルーレートよりも小さくする。これにより、電流量制御信号の非活性化によってカレントミラーに流れる電流が減少する際のオペアンプの出力電圧の一時的な上昇を抑制できるので、オーバーシュート又はアンダーシュートを抑制できる。
【００１３】
図１は、本発明の原理を説明するための模式図である。
【００１４】
本発明による半導体装置１は、第１の電圧Ｖ１から第２の電圧Ｖ２（Ｖ２＜Ｖ１）を生成するレギュレータ６（第１の内部電圧生成回路）を備える。第１の電圧Ｖ１は、典型的には外部電圧である。第２の電圧Ｖ２は、図示していないが、内部電源配線を介して半導体装置１内の所定の負荷に供給される。
【００１５】
レギュレータ６は、オペアンプ６１とドライバ回路６５とを有する。オペアンプ６１はカレントミラーで構成される差動増幅器６２を含んでおり、差動増幅器６２の一方の入力端子には、目標電圧生成回路３から第２の電圧Ｖ２の目標電圧ＶＲＥＦが供給される。ドライバ回路６５はドライバトランジスタであり、その一方の被制御端子には第１の電圧Ｖ１が供給され、制御端子及び他方の被制御端子はそれぞれ、差動増幅器６２の出力端子及び差動増幅器６２の他方の入力端子に接続される。ドライバ回路６５は、Ｎ型チャネルであってもよいし、Ｐ型チャネルであってもよい。レギュレータ６の出力電圧Ｖ２は、ドライバ回路６５の他方の被制御端子から取り出される。以上の構成により、オペアンプ６１は、ドライバ回路６５の他方の被制御端子の電圧Ｖ２が目標電圧ＶＲＥＦに等しくなるよう、ドライバ回路６５のオンオフ制御を行うことになる。したがって、レギュレータ６の出力電圧Ｖ２は、目標電圧ＶＲＥＦに等しくなる。尚、「オン」とは電気的に導通することを示し、「オフ」とは電気的に非導通を示す。この明細書において適用される。
【００１６】
オペアンプ６１による上記のようなオンオフ制御は、常時行われるわけではなく、アクティブ信号ＡＣＴが活性状態である場合にのみ行われる。アクティブ信号ＡＣＴは、レギュレータ６の活性期間、すなわちレギュレータ６による第２の電圧Ｖ２の生成動作が必要とされる期間を示す信号であり、レギュレータ６の外部で生成される。アクティブ信号ＡＣＴによるオペアンプ６１の動作状態の切り替えは、オペアンプ６１内に備えられる第１及び第２の電流供給トランジスタ６３，６４を利用して行われる。
【００１７】
第１及び第２の電流供給トランジスタ６３，６４は、差動増幅器６２に電流を供給するトランジスタであり、差動増幅器６２と接地電位の間に並列に設けられる。第１及び第２の電流供給トランジスタ６３，６４のうちいずれか一方又は両方がオンであるとき、差動増幅器６２に電流が流れ、オペアンプ６１による上記のようなオンオフ制御が行われる。
【００１８】
アクティブ信号ＡＣＴは、第１の電流供給トランジスタ６３の制御端子に入力される。したがって、レギュレータ６の活性期間中第１の電流供給トランジスタ６３は常にオンとなっており、これによりレギュレータ６の出力電圧Ｖ２は目標電圧ＶＲＥＦに維持される。
【００１９】
一方、第２の電流供給トランジスタ６４の制御端子には、制御回路８から電流量制御信号ＯＶＤＲが入力される。電流量制御信号ＯＶＤＲは、レギュレータ６の活性期間の開始に応じて所定期間活性化する信号である。したがって、第２の電流供給トランジスタ６４は、レギュレータ６の活性期間の初期に一時的にオンとなる。第２の電流供給トランジスタ６４がオンとなっている間、差動増幅器６２に流れる電流の量がその分増加することになることから、アクティブ信号ＡＣＴが活性化された直後の第２の電圧Ｖ２の一時的な降下を抑制することが可能になる。また、降下後の反動による第２の電圧Ｖ２の一時的な増大（オーバーシュート）も抑制できる。これらにより、レギュレータ６の活性化後、安定して第２の電圧Ｖ２が生成されるようになるまでの時間（整定時間）が短縮されるという効果も得られる。さらに、仮に第２の電流供給トランジスタ６４をレギュレータ６の活性化期間中ずっとオンにしておいたとすると、チップ全体の電流消費量が大きくなるという問題が生ずるが、オンする期間をスタンバイからアクティブへの切り替え時の一定期間のみとすることで、このような増大も抑制される。
【００２０】
制御回路８は、アクティブ信号ＡＣＴに基づいて電流量制御信号ＯＶＤＲを生成する。具体的には、アクティブ信号ＡＣＴの活性化タイミングで電流量制御信号ＯＶＤＲを活性化させ（第１の遷移）、その後所定時間が経過した後、電流量制御信号ＯＶＤＲを非活性化する（第２の遷移）。
【００２１】
本発明の特徴は、制御回路８が、電流量制御信号ＯＶＤＲの非活性化時（第２の遷移）のスルーレート（所定時間あたりの変化量）を処理するスルーレート処理部８０を含んでいる点にある。スルーレート処理部８０は、非活性化時（第２の遷移）に関連する電流量制御信号ＯＶＤＲのスルーレート（第２のスルーレート）を、活性化時（第１の遷移）に関連する電流量制御信号ＯＶＤＲのスルーレート（第１のスルーレート）よりも小さくする。別の見方をすれば、電流量制御信号ＯＶＤＲの非活性化時のスルーレート（第２のスルーレート）を、アクティブ信号ＡＣＴの活性化時又は非活性化時のスルーレートに比べて小さくすると言うこともできる。
【００２２】
第２の電流供給トランジスタ６４を突然オフすると、ドライバ回路６５の制御端子の電位が一時的に上昇する。そのため、第２の電圧Ｖ２にオーバーシュート（ドライバ回路６５がＮ型チャネルである場合）又はアンダーシュート（ドライバ回路６５がＰ型チャネルである場合）が現れる。本発明では、上記のようなスルーレート処理部８０の処理によりドライバ回路６５の制御端子の電位の一時的な上昇が抑制されることから、このようなオーバーシュート又はアンダーシュートの発生が抑制される。
【００２３】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
【００２４】
図２は、本発明の好ましい第１の実施の形態による半導体装置１の構成を示すブロック図である。
【００２５】
本実施形態による半導体装置１はＤＲＡＭであり、図２に示すようにメモリセルアレイ１１を備えている。メモリセルアレイ１１には、互いに交差する複数のワード線ＷＬと複数のビット線ＢＬが設けられており、その交点にメモリセルＭＣが配置されている。ワード線ＷＬの選択はロウデコーダ１２によって行われ、ビット線ＢＬの選択はカラムデコーダ１３によって行われる。ビット線ＢＬは、センス回路１４内の対応するセンスアンプＳＡにそれぞれ接続されており、カラムデコーダ１３により選択されたビット線ＢＬは、センスアンプＳＡを介してアンプ回路１５に接続される。
【００２６】
ロウデコーダ１２及びカラムデコーダ１３の動作は、アクセス制御回路２０によって制御される。アクセス制御回路２０は、アドレス端子２１及びコマンド端子２２を介してそれぞれ外部から供給されるアドレス信号ＡＤＤ及びコマンド信号ＣＭＤを受け、これらアドレス信号ＡＤＤ及びコマンド信号ＣＭＤに基づいてロウデコーダ１２及びカラムデコーダ１３を制御する。また、アクセス制御回路２０は、アンプ回路１５の動作も制御する。
【００２７】
具体的には、コマンド信号ＣＭＤがアクティブ動作を示している場合には、アドレス信号ＡＤＤはロウデコーダ１２に供給される。これに応答して、ロウデコーダ１２はアドレス信号ＡＤＤが示すワード線ＷＬを選択し、これにより、対応するメモリセルＭＣがそれぞれビット線ＢＬに接続される。また、コマンド信号ＣＭＤがリード動作又はライト動作を示している場合には、アドレス信号ＡＤＤはカラムデコーダ１３に供給される。これに応答して、カラムデコーダ１３はアドレス信号ＡＤＤが示すビット線ＢＬをアンプ回路１５に接続する。したがって、コマンド信号ＣＭＤがリード動作を示している場合には、センスアンプＳＡを介してメモリセルアレイ１１から読み出されたリードデータＤＱが、アンプ回路１５及び入出力回路１６を介してデータ端子２４から外部に出力される。一方、コマンド信号ＣＭＤがライト動作を示している場合には、データ端子２４を介して外部から供給されたリードデータＤＱが、入出力回路１６、アンプ回路１５、及びセンスアンプＳＡを介してメモリセルＭＣに書き込まれる。
【００２８】
以上の各回路ブロックは、それぞれ所定の内部電圧を動作電源として使用する。これら内部電圧は、図２に示す電源回路１００によって生成される。電源回路１００は、電源端子３１，３２を介してそれぞれ供給される外部電位ＶＤＤ及び接地電位ＶＳＳを受け、これらに基づいて内部電圧ＶＰＰ，ＶＰＥＲＩ，ＶＡＲＹなどを生成する。尚、本明細書においてＶＤＤ，ＶＰＰ，ＶＰＥＲＩ，ＶＡＲＹとは、当該電位のレベルを示すほか、接地電位ＶＳＳに対する電位差（電圧）をも示す。例えば、「ＶＤＤ」とは、外部電位ＶＤＤの電位レベルそのものを指すほか、接地電位ＶＳＳに対する電位差（電圧）をも示す。ＶＰＰ，ＶＰＥＲＩ，ＶＡＲＹについても同様である。本実施形態では、ＶＰＰ＞ＶＤＤ＞ＶＰＥＲＩ≒ＶＡＲＹである。
【００２９】
内部電圧ＶＰＰは、ロウデコーダ１２において用いられる電圧である。ロウデコーダ１２は、アドレス信号ＡＤＤに基づき選択したワード線ＷＬをＶＰＰレベルに駆動し、これによりメモリセルＭＣに含まれるセルトランジスタをオンさせる。内部電圧ＶＡＲＹは、センス回路１４において用いられる電圧である。センス回路１４が活性化すると、ビット線対の一方をＶＡＲＹレベル、他方をＶＳＳレベルに駆動することにより、読み出されたリードデータの増幅を行う。内部電圧ＶＰＥＲＩは、アクセス制御回路２０などの大部分の周辺回路の動作電圧として用いられる。内部電圧ＶＰＥＲＩを動作電源として動作する回路には、入出力回路１６によるデータの出力タイミングを、クロック端子２３から入力される外部クロックと同期させるための内部クロックを生成するＤＬＬ回路４が含まれる。周辺回路の動作電圧としてＶＤＤよりも電圧の低い内部電圧ＶＰＥＲＩを用いることにより、低消費電力化が図られている。
【００３０】
図３は、電源回路１００に含まれる回路ブロックのうち、内部電圧ＶＰＥＲＩを生成するＶＰＥＲＩ生成回路２を抜き出して示すブロック図である。
【００３１】
図３には、ＶＰＥＲＩ生成回路２の他に、目標電圧生成回路３、ＤＬＬ回路４、及び位相補償回路５についても記載している。ＶＰＥＲＩ生成回路２の説明に先立ち、これらの回路について説明する。
【００３２】
目標電圧生成回路３は、電源電圧ＶＰＥＲＩの目標電圧ＶＲＥＦを生成する回路であり、ここでは定電圧生成回路としている。具体的には、電源電圧ＶＤＤを抵抗分割することによって目標電圧ＶＲＥＦを取り出す回路によって目標電圧生成回路３を構成すればよい。抵抗分割による目標電圧ＶＲＥＦの生成方式は、電圧生成方式と呼ばれる。これに対し、目標電圧ＶＲＥＦの生成には電流生成方式と呼ばれる方式を採用することも可能であるが、この点については、後述する第２の実施の形態で詳しく説明する。
【００３３】
ＤＬＬ回路４は、電源電圧ＶＰＥＲＩを動作電源として動作する周辺回路の一例として記載しているものである。ＤＬＬ回路４は、リードデータの出力が行われる場合にのみ内部クロックの生成を行う回路であり、リードデータの出力が行われない場合には休止状態となる。したがって、ＤＬＬ回路４の電流消費量は、リードデータの出力の有無に応じて大きく変動する。
【００３４】
位相補償回路５は、抵抗素子と容量素子の直列回路であり、後述するＶＰＥＲＩ出力端子２ａと接地端の間に、ＤＬＬ回路４と並列に接続される。位相補償回路５は、電源電圧ＶＰＥＲＩの波形を安定させるために設けられている。
【００３５】
さて、ＶＰＥＲＩ生成回路２の説明に入る。ＶＰＥＲＩ生成回路２は、図３に示すように、アクティブ用レギュレータ６（第１の内部電圧生成回路）と、スタンバイ用レギュレータ７（第２の内部電圧生成回路）と、制御回路８とを備えている。
【００３６】
レギュレータ６，７は、それぞれ電源電位ＶＤＤから周辺回路用の電源電圧ＶＰＥＲＩを生成し、ＶＰＥＲＩ出力端子２ａに出力する。ＶＰＥＲＩ出力端子２ａは、ＤＬＬ回路４の電源端に接続されており、これにより電源電圧ＶＰＥＲＩがＤＬＬ回路４に供給される。レギュレータ６は、上述したようにアクティブ信号ＡＣＴに応じて必要時にのみ電源電圧ＶＰＥＲＩを生成する一方、レギュレータ７は、少なくとも半導体装置１の電源が入っている間、常に電源電圧ＶＰＥＲＩを生成する。
【００３７】
アクティブ信号ＡＣＴは、例えばリードデータの出力が行われるときに活性化される信号である。上述したように、ＤＬＬ回路４は、リードデータの出力が行われる場合にのみ内部クロックの生成を行い、このときＤＬＬ回路４の電流消費量が増加する。アクティブ信号ＡＣＴは、この増加した電流消費量に十分対応できるようにするため、リードデータの出力が行われるときに活性化され、ＶＰＥＲＩ生成回路２の電流供給能力を増大させる。すなわち、アクティブ信号ＡＣＴが活性状態にあるときにはレギュレータ６，７の両方が電源電圧ＶＰＥＲＩを生成するので、レギュレータ７のみが電源電圧ＶＰＥＲＩを生成する場合に比べ、ＶＰＥＲＩ生成回路２の電流供給能力は増大する。
【００３８】
さて、レギュレータ６は、図３に示すように、オペアンプ６１とドライバ回路６５とを有している。オペアンプ６１はカレントミラーで構成される差動増幅器６２を含んでおり、差動増幅器６２の一方の入力端子には、目標電圧生成回路３から電源電圧ＶＰＥＲＩの目標電圧ＶＲＥＦが供給される。また、差動増幅器６２と接地電位の間には、第１及び第２の電流供給トランジスタ６３，６４が並列に設けられる。ドライバ回路６５はドライバトランジスタであり、その一方の被制御端子には電源電圧ＶＰＥＲＩが供給され、制御端子及び他方の被制御端子はそれぞれ、差動増幅器６２の出力端子及び差動増幅器６２の他方の入力端子に接続される。
【００３９】
図４は、オペアンプ６１とドライバ回路６５の内部構成を具体的に示す回路図である。同図に示すように、差動増幅器６２は、カレントミラーを構成するＰ型チャネルトランジスタＭ１，Ｍ２と、ドレインがトランジスタＭ１のドレインに接続されるＮ型チャネルトランジスタＭ３と、ドレインがトランジスタＭ２のドレインに接続されるＮ型チャネルトランジスタＭ４とを有する。ドライバ回路６５は、Ｎ型チャネルトランジスタＭ５によって構成される。
【００４０】
トランジスタＭ１，Ｍ２のソースには電源電圧ＶＰＰ（＞ＶＤＤ）が供給され、トランジスタＭ３のゲート（差動増幅器６２の一方の入力端子）には目標電圧ＶＲＥＦが供給される。トランジスタＭ１，Ｍ２のソースに電源電圧ＶＤＤより高い電源電圧ＶＰＰを供給するのは、電源電圧ＶＤＤの変動により、生成される電源電圧ＶＰＥＲＩが目標電圧ＶＲＥＦを下回ってしまうことを防止するためである。以下、詳しく説明する。
【００４１】
レギュレータ６では、ドライバ回路６５がＮ型チャネルであるトランジスタＭ５によって構成されていることから、トランジスタＭ１，Ｍ２のソースに供給される電源電圧をＶＸＸ（ＶＸＸはＶＰＰ又はＶＤＤ）とすると、生成可能な電源電圧ＶＰＥＲＩの最大値はＶＸＸ−Ｖｔとなる。ただし、ＶｔはトランジスタＭ５のしきい値電圧である。この最大値と目標電圧ＶＲＥＦとの差はＶＸＸ−Ｖｔ−ＶＲＥＦとなり、電源電圧ＶＰＥＲＩを目標電圧ＶＲＥＦに維持するためには、この差が０以上でなければならない。つまり、ＶＸＸ≧Ｖｔ＋ＶＲＥＦであることが、電源電圧ＶＰＥＲＩを目標電圧ＶＲＥＦに維持するために必要である。
【００４２】
電源電圧ＶＤＤは、通常ではＶＤＤ≧Ｖｔ＋ＶＲＥＦを満たしている。しかしながら、外部電源の変動等によって電源電圧ＶＤＤが変動する可能性があり、変動量によっては、ＶＤＤ≧Ｖｔ＋ＶＲＥＦを満たせなくなる場合がある。そこで、本実施の形態では、より確実にＶＸＸ≧Ｖｔ＋ＶＲＥＦが満たされるようにするため、電源電圧ＶＤＤより高い電源電圧ＶＰＰをトランジスタＭ１，Ｍ２のソースに供給するようにしている。
【００４３】
さて、トランジスタＭ４のゲート（差動増幅器６２の他方の入力端子）及びトランジスタＭ５のソース（ドライバ回路６５の一方の被制御端子）はともに、ＶＰＥＲＩ出力端子２ａに接続される。トランジスタＭ５のドレイン（ドライバ回路６５の他方の被制御端子）には、電源電圧ＶＤＤが供給される。トランジスタＭ２のドレイン（差動増幅器６２の出力端子）は、トランジスタＭ５のゲート（ドライバ回路６５の制御端子）と互いに接続される。
【００４４】
トランジスタＭ３，Ｍ４のソースは、互いに接続されるとともに、Ｎ型チャネルトランジスタＭ６，Ｍ７を介して接地端に接続される。トランジスタＭ６，Ｍ７はそれぞれ第１及び第２の電流供給トランジスタ６３，６４であり、トランジスタＭ３，Ｍ４のソース（コモンソース）と接地端の間に並列に接続される。トランジスタＭ６，Ｍ７の各ゲートには、それぞれアクティブ信号ＡＣＴ及び電流量制御信号ＯＶＤＲが入力される。なお、アクティブ信号ＡＣＴ及び電流量制御信号ＯＶＤＲはともに、ハイアクティブな信号である。
【００４５】
以上の構成により、アクティブ信号ＡＣＴが活性化されている間、カレントミラーを構成するトランジスタＭ１，Ｍ２には互いに等しい電流が流れ、これにより、ＶＰＥＲＩ出力端子２ａの電位が目標電圧ＶＲＥＦに維持される。詳しく説明すると、ＶＰＥＲＩ出力端子２ａの電位が目標電圧ＶＲＥＦより小さくなった場合、トランジスタＭ４に流れる電流が減少するが、これによりトランジスタＭ３，Ｍ４の共通ソース電位が下がる。するとトランジスタＭ３の電流が増加し、それにつられてトランジスタＭ１の電流も増加する。トランジスタＭ１，Ｍ２はカレントミラーを構成しているので、トランジスタＭ２の電流も増加する。このため、トランジスタＭ５のゲート電位が上がり、トランジスタＭ５を介してＶＰＥＲＩ出力端子２ａに供給される電流が増加する。これにより、ＶＰＥＲＩ出力端子２ａの電位は増大方向に変化する。一方、ＶＰＥＲＩ出力端子２ａの電位が目標電圧ＶＲＥＦより大きくなった場合、トランジスタＭ４の電流が増加するが、これによりトランジスタＭ３，Ｍ４の共通ソース電位が上がる。するとトランジスタＭ３の電流が減少し、それにつられてトランジスタＭ１の電流も減少する。トランジスタＭ１，Ｍ２はカレントミラーを構成しているので、トランジスタＭ２の電流も減少する。したがって、トランジスタＭ５のゲート電位が下がり、トランジスタＭ５を介してＶＰＥＲＩ出力端子２ａに供給される電流が減少する。これにより、ＶＰＥＲＩ出力端子２ａの電位は減少方向に変化する。
【００４６】
アクティブ信号ＡＣＴの活性化とともに電流量制御信号ＯＶＤＲが活性化すると、トランジスタＭ１〜Ｍ４に流れる電流の量が増加する。したがって、差動増幅器６２はより高速に動作することが可能になり、アクティブ信号ＡＣＴが活性化された直後の電源電圧ＶＰＥＲＩの一時的な降下を抑制することが可能になる。また、降下後の反動による電源電圧ＶＰＥＲＩの一時的な増大（オーバーシュート）も抑制できる。
【００４７】
一方、アクティブ信号ＡＣＴが活性状態であるときに電流量制御信号ＯＶＤＲが非活性化されると、トランジスタＭ１〜Ｍ４に流れる電流の量はその分減少する。ただし、しばらくの間、トランジスタＭ１，Ｍ２のゲート−ソース間電圧が電流量制御信号ＯＶＤＲの活性化開始時の値に保たれているため、その間トランジスタＭ１，Ｍ２及びトランジスタＭ３，Ｍ４の電流アンバランスが生じ、トランジスタＭ１，Ｍ２のドレイン電圧が上昇する。この上昇に伴ってトランジスタＭ５のゲート電位も上昇し、電流量制御信号ＯＶＤＲの非活性化を開始した直後に、一時的に電源電圧ＶＰＥＲＩが目標電圧ＶＲＥＦを超えて大きく上昇する原因となる。本実施の形態による半導体装置１では、電流量制御信号ＯＶＤＲの非活性化時のスルーレートを通常より小さくすることで、電流量制御信号ＯＶＤＲの非活性化を開始した直後のこのような電源電圧ＶＰＥＲＩのオーバーシュートが抑制されている。詳細については、後ほどより詳しく説明する。
【００４８】
図３に戻る。制御回路８は、図３に示すように、スルーレート処理部８０とワンショット信号生成部８１とを有している。ワンショット信号生成部８１は、アクティブ信号ＡＣＴの活性化に応じて所定期間活性化されるワンショット信号Ｐを生成する。スルーレート処理部８０は、ワンショット信号Ｐの非活性化におけるスルーレートを小さくすることにより、非活性化時のスルーレートが活性化時のスルーレートより小さい電流量制御信号ＯＶＤＲを生成する。電流量制御信号ＯＶＤＲは、上述したように、第２の電流供給トランジスタ６４の制御端子に入力される。
【００４９】
図５は、スルーレート処理部８０とワンショット信号生成部８１の内部構成を具体的に示す回路図である。同図に示すように、ワンショット信号生成部８１は、ディレイライン８２、インバータ８３、及びＮＡＮＤ回路８４を有し、スルーレート処理部８０は、Ｐ型チャネルトランジスタＭ１０とＮ型チャネルトランジスタＭ１１により構成される相補型トランジスタと、抵抗素子８６と、容量素子８７（第１の容量素子）とを有して構成される。電流量制御信号ＯＶＤＲは、スルーレート処理部８０の内部配線８０ｂを介して出力端子８０ａから出力される。Ｐ型チャネルトランジスタＭ１０のソース端は、電源電圧ＶＤＤが供給される第１のノードに接続する。Ｎ型チャネルトランジスタＭ１１のソース端は、抵抗素子８６を介して接地電圧が供給される第２のノードに接続する。Ｐ型チャネルトランジスタＭ１０のドレイン端とＮ型チャネルトランジスタＭ１１のドレイン端は、内部配線８０ｂに接続する。容量素子８７は、一端が内部配線８０ｂに接続し、他端が第２のノードに接続する。
【００５０】
図６は、アクティブ信号ＡＣＴ、ワンショット信号Ｐ、及び電流量制御信号ＯＶＤＲの時間変化を示す図である。同図において、横軸は時間であり、縦軸は電圧である。以下、この図６も参照しながら、スルーレート処理部８０及びワンショット信号生成部８１の動作について、詳しく説明する。
【００５１】
図５に示すように、ディレイライン８２にはアクティブ信号ＡＣＴが入力される。アクティブ信号ＡＣＴは、図６に示すように、ハイアクティブな信号（活性化期間にハイとなる信号）である。アクティブ信号ＡＣＴの活性化時及び非活性化時のスルーレートは、図６に示すように、実質的に無限大である。ディレイライン８２は、入力されたアクティブ信号ＡＣＴを所定時間ｔｗだけ遅延させ、インバータ８３に入力する。インバータ８３は、ディレイライン８２から入力された遅延信号を反転し、ＮＡＮＤ回路８４に入力する。
【００５２】
ＮＡＮＤ回路８４は、上記遅延信号の他、遅延されていないアクティブ信号ＡＣＴも入力される。したがって、ＮＡＮＤ回路８４の出力は、図６に示すように、アクティブ信号ＡＣＴの活性化タイミングで活性化し、所定時間ｔｗが経過したタイミングで非活性化するローアクティブのワンショット信号Ｐとなる。
【００５３】
ワンショット信号Ｐは、トランジスタＭ１０，Ｍ１１からなる相補型トランジスタの入力端に入力される。トランジスタＭ１０のソースには電源電圧ＶＤＤが供給され、トランジスタＭ１１のソースは抵抗素子８６を介して接地端に接続される。また、相補型トランジスタの出力端は、配線８０ｂに接続される。したがって、ワンショット信号Ｐがロウ（活性状態）であるとき、配線８０ｂには電源電圧ＶＤＤが供給され、出力端子８０ａの電位は電源電圧ＶＤＤとなる。一方、ワンショット信号Ｐがハイ（非活性状態）であるとき、配線８０ｂは接地端に接続され、出力端子８０ａの電位は接地電位ＶＳＳとなる。
【００５４】
容量素子８７は、配線８０ｂと接地端の間に接続される。したがって、ワンショット信号Ｐがロウとなって配線８０ｂに電源電圧ＶＤＤが供給され始めると、容量素子８７の充電が開始される。一方、ワンショット信号Ｐがハイとなって配線８０ｂが抵抗素子８６を介して接地端に接続されると、容量素子８７に蓄積されていた電荷の放電が開始される。この放電のスピードは、容量素子８７の電気容量及び抵抗素子８６の抵抗値によって決定される。尚、配線８０ｂと接地端の間に抵抗素子８６及び容量素子８７が直列に接続されていればよく、その順序は問わないことは、言うまでもない。更に、抵抗素子８６の構造及び材質は問わない。
【００５５】
このような容量素子８７の放電が行われることにより、ワンショット信号Ｐがハイとなっても、出力端子８０ａの電位は急には接地電位ＶＳＳにならない。言い換えれば、スルーレート処理部８０の処理により、電流量制御信号ＯＶＤＲの非活性化時のスルーレートが、図６に示すように通常のスルーレート（アクティブ信号ＡＣＴの活性化時及び非活性化時のスルーレート若しくは電流量制御信号ＯＶＤＲの活性化時のスルーレート）より小さく変更されている。このように、スルーレート処理部８０の処理によれば、電流量制御信号ＯＶＤＲの非活性化時のスルーレートを通常より小さくすることが実現される。
【００５６】
以下、電流量制御信号ＯＶＤＲの非活性化時のスルーレートを通常より小さくすることによる効果について、詳しく説明する。
【００５７】
図７の上図は、ＶＰＥＲＩ生成回路２によって生成される電源電圧ＶＰＥＲＩの時間変化を、下図は、アクティブ信号ＡＣＴ及び電流量制御信号ＯＶＤＲの時間変化を、それぞれ示す図である。これらの図において、横軸は時間であり、縦軸は電圧である。上図には、比較例として電流量制御信号ＯＶＤＲを使用しない場合（第２の電流供給トランジスタ６４を設けない場合）、及び非活性化時のスルーレート処理を行わない場合についても記載している。下図には、非活性化時のスルーレート処理を行わない場合の電流量制御信号ＯＶＤＲも示している。
【００５８】
図７の下図から明らかなように、電流量制御信号ＯＶＤＲの非活性化時のスルーレートは、スルーレート処理部８０の処理によって低下している。具体的な低下の大きさは、電流量制御信号ＯＶＤＲがローに戻るまでの時間（降下時間）ｔｆが、ワンショット信号Ｐの活性化期間ｔｗより長くなるように設定することが好ましい。例えば、レギュレータ６を最小加工寸法４５ｎｍで形成した場合、活性化期間ｔｗの好適値が１０ｎｓｅｃとなるので、降下時間ｔｆは１０ｎｓｅｃより大きい値とすることが好ましい。スルーレートの低下の大きさの設定は、図５に示した抵抗素子８６の抵抗値と容量素子８７の容量値を適宜調節することによって行えばよい。
【００５９】
図７の上図に示すように、電流量制御信号ＯＶＤＲを用いない場合には、電源電圧ＶＰＥＲＩは、アクティブ信号ＡＣＴの活性化直後に７０ｍＶ程度落ち込み、その後次第に目標電圧ＶＲＥＦに近づく。目標電圧ＶＲＥＦとなった後には、一度大きく目標電圧ＶＲＥＦを上回り（オーバーシュートし）、振動しながら次第に目標電圧ＶＲＥＦに収束する。
【００６０】
一方、非活性化時のスルーレート処理を行わない電流量制御信号ＯＶＤＲを用いる場合には、アクティブ信号ＡＣＴの活性化直後の電源電圧ＶＰＥＲＩの落ち込みは、４０ｍＶ程度まで抑えられる。また、電流量制御信号ＯＶＤＲを用いない場合のようなオーバーシュートは発生しない。ただし一方で、図７の上図に示すように、電流量制御信号ＯＶＤＲの非活性化を開始した直後、別のオーバーシュートが発生する。このオーバーシュートの発生後は、電流量制御信号ＯＶＤＲを用いない場合と同様、振動しながら次第に目標電圧ＶＲＥＦに収束する。
【００６１】
スルーレート処理部８０によるスルーレート処理を行うことによって、図７の上図に示すように、電流量制御信号ＯＶＤＲの非活性化を開始した直後のオーバーシュートも抑制される。これは、時間をかけて電流量制御信号ＯＶＤＲの非活性化を行うようにしたことで、図４に示したトランジスタＭ１，Ｍ２のドレイン電圧の一時的な上昇が抑制されていることによるものである。以下、詳しく説明する。
【００６２】
トランジスタＭ１，Ｍ２のゲートは容量を構成しており、電流量制御信号ＯＶＤＲが活性化している間、この容量には、電流量制御信号ＯＶＤＲが非活性である場合に比べて大きな電荷が蓄積される。言い換えれば、トランジスタＭ１，Ｍ２のゲート−ソース間電圧が、電流量制御信号ＯＶＤＲが非活性である場合に比べて大きくなる。この大きなゲート−ソース間電圧は、電流量制御信号ＯＶＤＲの非活性化を開始した直後もしばらく維持され、その間、トランジスタＭ２に流れる電流が一時的にトランジスタＭ４に流れる電流より大きくなる。このことがトランジスタＭ５のゲート電位を押し上げ、上記のようなオーバーシュートを発生させる。スルーレート処理部８０によるスルーレート処理を行えば、トランジスタＭ４に流れる電流がゆっくり小さくなるため、トランジスタＭ２に流れる電流とトランジスタＭ４に流れる電流との差の増加が抑制される。したがって、電流量制御信号ＯＶＤＲの非活性化を開始した直後の電源電圧ＶＰＥＲＩのオーバーシュートが抑制される。
【００６３】
以上説明したように、本実施の形態による半導体装置１によれば、電流量制御信号ＯＶＤＲの非活性化を開始した直後の電源電圧ＶＰＥＲＩのオーバーシュートを抑制することが可能になる。
【００６４】
また、オーバーシュートが抑制されることにより、アクティブ信号ＡＣＴを活性化してから電源電圧ＶＰＥＲＩが目標電圧ＶＲＥＦに収束するまでの所要時間（整定時間）が短縮されるという効果も得られる。
【００６５】
ここで、ＤＬＬ回路４が例えばＤＤＲ(Double-Data-Rate)３タイプのＤＲＡＭで用いられるものである場合、整定時間は２４ｎｓｅｃ以内とする必要がある。整定時間が２４ｎｓｅｃを超えると、ＤＬＬ回路４内のディレイライン（不図示）の遅延時間に誤差が生じ、ＤＲＡＭの出力に無視できないジッタが生ずる。整定時間は、位相補償回路５内の容量素子の容量を大きくすることによっても短縮可能であるが、仮に電流量制御信号ＯＶＤＲを用いずに２４ｎｓｅｃ以内の整定時間を実現しようとする場合、１０ｎＦ近い大容量が必要になる。これは、チップ面積の大幅な増加を意味する。電流量制御信号ＯＶＤＲを用いることで、このような大容量の容量素子を利用する必要がなくなることから、チップ面積を縮小することが可能になる。一方で、電流量制御信号ＯＶＤＲを用いるだけでは、１０ｎＦよりは小さいものの、ある程度大きな容量を有する容量素子がやはり必要になる。本実施の形態による半導体装置１によれば、スルーレート処理部８０によるスルーレート処理を行うことで整定時間をさらに短縮できるので、位相補償回路５内の容量素子の容量をさらに小さくすることが可能になる。
【００６６】
図８は、第１の実施の形態の第１の変形例による半導体装置１に含まれるスルーレート処理部８０の内部構成を具体的に示す回路図である。
【００６７】
図８に示すように、本変形例による半導体装置１は、スルーレート処理部８０が抵抗素子８６に代えて定電流回路８８を有している点で、第１の実施の形態による半導体装置１と異なっている。その他の点は、第１の実施の形態による半導体装置１と同様である。
【００６８】
定電流回路８８は、トランジスタＭ１１のソースと接地端との間に接続されるＮ型チャネルトランジスタＭ１２と、電源電圧ＶＹＹが供給される電源配線と接地端との間に接続されるＮ型チャネルトランジスタＭ１３と、電源電圧ＶＹＹが供給される電源配線とトランジスタＭ１３との間に挿入される抵抗素子８９とを有して構成される。電源電圧ＶＹＹは、電源電圧ＶＤＤ及び電源電圧ＶＰＥＲＩのいずれかとすることが好適である。トランジスタＭ１２，１３はカレントミラーを構成し、トランジスタＭ１２に流れる電流の値に対するトランジスタＭ１３に流れる電流の値の比（ミラー比）はｍである。これらの構成により、トランジスタＭ１２には、定電流Ｉが流れる。本変形例によるスルーレート処理部８０では、この定電流Ｉによって、容量素子８７の放電が実現される。この場合、上述した降下時間ｔｆは、ｔｆ＝ＶＹＹ×Ｃ１／Ｉとなる。ただし、Ｃ１は容量素子８７の電気容量である。
【００６９】
上記式によっても示されるように、本変形例では、ワンショット信号Ｐが非活性化した直後の容量素子８７の放電時間は、定電流Ｉの電流値によっても調節できる。定電流Ｉの電流値の調節は、電源電圧ＶＹＹを電源電圧ＶＤＤ及び電源電圧ＶＰＥＲＩのいずれとするかによって行ってもよいし、ミラー比ｍを調節することによって行ってもよいし、抵抗素子８９の抵抗値の調節によって行ってもよい。
【００７０】
本変形例によれば、抵抗素子８９の抵抗値がそれほど大きくなくても、定電流Ｉの電流値を小さくすることができる。定電流Ｉの電流値が小さいと、図５の例と比べ、容量素子８７に関して、小さい電気容量で同等の放電時間を確保できることになるので、回路レイアウト上、スルーレート処理部８０の占有面積を小さくすることが可能になる。
【００７１】
図９は、第１の実施の形態の第２の変形例による半導体装置１に含まれるＶＰＥＲＩ生成回路２内のオペアンプ６１とドライバ回路６５の内部構成を具体的に示す回路図である。
【００７２】
図９に示すように、本変形例による半導体装置１は、Ｎ型チャネルトランジスタＭ５がＰ型チャネルトランジスタＭ８に変更されている点、目標電圧ＶＲＥＦがトランジスタＭ３のゲートではなくトランジスタＭ４のゲートに供給され、トランジスタＭ４のゲートではなくトランジスタＭ３のゲートがＶＰＥＲＩ出力端子２ａに接続される点、及び、トランジスタＭ１，Ｍ２に供給される電源電圧が電源電圧ＶＰＰから電源電圧ＶＤＤに変更されている点で、第１の実施の形態による半導体装置１と異なっている。３つ目の点は、ドライバ回路６５がＰ型チャネルであるトランジスタＭ８によって構成されている場合には、上述したような電源電圧ＶＤＤの変動に伴う問題が生じないことから、トランジスタＭ１，Ｍ２に電源電圧ＶＤＤを供給するようにしたものである。その他の点は、第１の実施の形態による半導体装置１と同様である。
【００７３】
本変形例のように、ドライバ回路６５をＰ型チャネルトランジスタＭ８によって構成する場合、仮にスルーレート処理部８０による処理を行わないとすると、電流量制御信号ＯＶＤＲの非活性化を開始した直後、電源電圧ＶＰＥＲＩにアンダーシュート（目標電圧ＶＲＥＦからの落ち込み）が発生する。これは、電流量制御信号ＯＶＤＲが非活性化することによって第１の実施の形態で説明したものと同様の原理でトランジスタＭ６のゲート電位が上昇した場合、Ｐ型チャネルであるトランジスタＭ８のオン電流が、Ｎ型チャネルである場合とは逆に、減少するからである。
【００７４】
本変形例によれば、スルーレート処理部８０によってスルーレート処理された電流量制御信号ＯＶＤＲを用いるので、電流量制御信号ＯＶＤＲの非活性化を開始した直後のトランジスタＭ６のゲート電位の上昇が抑制される。したがって、上記のような電源電圧ＶＰＥＲＩのアンダーシュートが抑制される。
【００７５】
図１０は、本発明の好ましい第２の実施の形態による半導体装置１の構成を示すブロック図である。
【００７６】
図１０に示すように、本実施の形態による半導体装置１は、目標電圧生成回路３による目標電圧ＶＲＥＦの生成方式が電圧生成方式ではなく電流生成方式である点で、第１の実施の形態による半導体装置１と異なっている。その他の点では、第１の実施の形態による半導体装置１と同様であるので、同一の構成要素には同一の符号を付し、詳しい説明は省略する。
【００７７】
本実施の形態による半導体装置１は、図１０に示すように、電流値ＶＲＥＦ／Ｒ１の定電流を生成する定電流回路３５と、定電流回路３５の出力と接地端の間に接続された抵抗値Ｒ１の抵抗素子３６とを有しており、これら定電流回路３５及び抵抗素子３６によって目標電圧生成回路３が構成される。すなわち、抵抗素子３６の両端の電位がＶＲＥＦとなることから、ＶＰＥＲＩ生成回路２に入力される電圧は結局ＶＲＥＦに等しくなる。定電流回路３５は、バンドギャップリファレンス回路により構成することが好ましい。こうすることで、定電流回路３５の出力電流ＶＲＥＦ／Ｒ１に現れるノイズを大幅に低減することが可能になる。
【００７８】
ここで、ＶＰＥＲＩ生成回路２、目標電圧生成回路３、ＤＬＬ回路４など本実施の形態にかかる各回路は、単一の半導体チップ内に形成されている。したがって、これら相互の接続はチップ内の配線のみによって行われるが、各回路と電源配線との接続には、ボンディングワイヤやパッケージのリード配線などのチップ外の配線が介在することになる。図１０に示す配線Ｌ１，Ｌ２は、こうして介在するチップ外の配線を示している。同図に示すように、定電流回路３５と、その他の回路とは、互いに異なるチップ外の配線を介して、接地電位ＶＳＳが供給される電源配線に接続されている。こうすることで、その他の回路を流れる各種の信号が、定電流回路３５から出力される定電流に重畳されることを抑制できる。
【００７９】
一方、目標電圧生成回路３の回路要素のうち、抵抗素子３６については、ＶＰＥＲＩ生成回路２及びＤＬＬ回路４と共通の配線Ｌ１を介して、接地電位ＶＳＳが供給される電源配線に接続されている。こうすることで、本実施の形態による半導体装置１では、チップ外の配線間で発生するカップリングによるノイズが電源電圧ＶＰＥＲＩに重畳されてしまうことにより、ＤＬＬ回路４の動作が不安定になることを防止できる。以下、詳しく説明する。
【００８０】
図１１（ａ）は、本実施の形態による半導体装置１の回路図を模式的に描いた図である。また、図１１（ｂ）は、比較例として、第１の実施の形態による半導体装置１の回路図を模式的に描いた図である。図１１（ｂ）の例では、目標電圧生成回路３及びその他の回路が、それぞれチップ外の配線Ｌ２，Ｌ１を介して、接地電位ＶＳＳが供給される電源配線に接続されるものとしている。また、図１１（ａ）（ｂ）に示すノード４ａは、チップ内の配線とチップ外の配線Ｌ１との接続点である。
【００８１】
図１１（ａ）（ｂ）に示すように、チップ外の配線間では、比較的大きな相互インダクタンスＭが構成される。この相互インダクタンスＭがノイズ電位Ｖｎを発生するため、ＤＬＬ回路４の動作の基準となるノード４ａの電位（基準電位）は、ＶＳＳではなくＶＳＳ'＝ＶＳＳ＋Ｖｎとなる。
【００８２】
図１１（ｂ）の例では、目標電圧ＶＲＥＦは、配線Ｌ１とは関係のないところで生成される。したがって、ＶＰＥＲＩ生成回路２の入力端子に入力される目標電圧は、基準電位ＶＳＳ'から見てＶＲＥＦ＋Ｖｎとなる。ただし、ここでは配線Ｌ２で発生するノイズは無視している。このように目標電圧ＶＲＥＦにノイズ電位Ｖｎが重畳されることで、基準電位ＶＳＳ'から見た電源電圧ＶＰＥＲＩにも、図１１（ｂ）に示すように、同様のノイズ電位Ｖｎが重畳される。これは、ＤＬＬ回路４の動作が不安定になる原因となる。
【００８３】
一方、図１１（ａ）に示す本実施の形態では、目標電圧ＶＲＥＦは、ノード４ａとＶＰＥＲＩ生成回路２の入力端子との間に接続された抵抗素子３６の両端間の電位差である。したがって、ＶＰＥＲＩ生成回路２に入力される目標電圧は、基準電位ＶＳＳ'から見てＶＲＥＦであり、ノイズ電位Ｖｎが重畳されることはない。したがって、電源電圧ＶＰＥＲＩにもノイズ電位Ｖｎが重畳されることはなく、ＤＬＬ回路４の動作が不安定になることが防止されている。
【００８４】
以上説明したように、本実施の形態による半導体装置１によれば、チップ外の配線間で発生するカップリングによるノイズが電源電圧ＶＰＥＲＩに重畳されてしまうことにより、ＤＬＬ回路４の動作が不安定になることを防止できる。
【００８５】
図１２は、本発明の好ましい第３の実施の形態による半導体装置１の構成を示すブロック図である。
【００８６】
図１２に示すように、本実施の形態による半導体装置１は、目標電圧生成回路３とＶＰＥＲＩ生成回路２との間にローパスフィルタ９０を挿入している点で、第１の実施の形態による半導体装置１と異なっている。その他の点では、第１の実施の形態による半導体装置１と同様であるので、同一の構成要素には同一の符号を付し、詳しい説明は省略する。
【００８７】
ローパスフィルタ９０は、図１２に示すように、目標電圧生成回路３とＶＰＥＲＩ生成回路２とを結ぶ配線に挿入された抵抗値Ｒ１の抵抗素子９１と、抵抗素子９１とＶＰＥＲＩ生成回路２の間のノード９０ａと第２の実施の形態で説明したノード４ａ（チップ内の配線とチップ外の配線Ｌ１との接続点）との間に接続された電気容量Ｃ２の容量素子９２とによって構成される。ローパスフィルタ９０のカットオフ周波数ｆｃは、ｆｃ＝１／（２πＣ２Ｒ１）となる。
【００８８】
以上のようなローパスフィルタ９０を採用したことで、本実施の形態による半導体装置１では、目標電圧ＶＲＥＦから周波数ｆｃ以上の高周波ノイズを取り除くことが可能になる。これにより、周波数ｆｃ以上の高周波ノイズが電源電圧ＶＰＥＲＩに重畳されることが防止されている。
【００８９】
図１３は、電源電圧ＶＰＥＲＩに重畳されるノイズ量の周波数特性の測定結果を示す図である。同図には、電圧伝送方式による目標電圧ＶＲＥＦを用いて生成した電源電圧ＶＰＥＲＩと、電流伝送方式による目標電圧ＶＲＥＦを用いて生成した電源電圧ＶＰＥＲＩとの両方についてノイズ量の周波数特性を示しているが、本実施の形態では前者に着目する。同図から明らかなように、本実施の形態による半導体装置１では、電源電圧ＶＰＥＲＩに重畳される周波数ｆｃ以上の高周波ノイズが抑圧されている。
【００９０】
図１４は、本発明の好ましい第４の実施の形態による半導体装置１に含まれるＶＰＥＲＩ生成回路２の構成を示すブロック図である。
【００９１】
図１４に示すように、本実施の形態による半導体装置１は、電気容量Ｃ２の容量素子９４を有している点で、第２の実施の形態による半導体装置１と異なっている。その他の点では、第２の実施の形態による半導体装置１と同様であるので、同一の構成要素には同一の符号を付し、詳しい説明は省略する。
【００９２】
容量素子９４は、図１４に示すように、抵抗素子３６と並列に接続される。このように容量素子９４を接続したことで、本実施の形態による半導体装置１では、定電流回路３５から出力される定電流に重畳される高周波のノイズ成分を抑圧することが可能になっている。
【００９３】
再度図１３を参照すると、電流伝送方式によって目標電圧ＶＲＥＦを生成する場合、比較的低い周波数帯のノイズは、そもそも高度に抑圧されていることが理解される。これは、容量素子９４を採用したことによるものではなく、電流伝送方式の特性である。一方、電流伝送方式には、電圧伝送方式に比べ、高周波数帯で目標電圧ＶＲＥＦに高いノイズが重畳されるという特徴がある。これは、定電流回路３５には、バンドキャップリファレンス回路と、バンドキャップリファレンス回路で発生した電圧を電流に変換するアンプとが含まれるが、このアンプの応答速度があまり高くないことによるものである。本実施の形態による半導体装置１では、このような電流伝送方式特有の理由によって生ずる高周波数ノイズが容量素子９４によって取り除かれるので、図１３に示すように、電圧伝送方式と同等の高周波ノイズ特性を得ることが可能になる。
【００９４】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【００９５】
本願の技術思想は、正電圧及び負電圧を生成する内部電圧生成回路に適用できる。更に、図面で開示した各回路ブロック内の回路形式、その他の制御信号を生成する回路は、実施例が開示する回路形式に限られない。
【００９６】
本発明の半導体装置の技術思想は、様々な半導体装置に適用することができる。例えば、ＣＰＵ（Central Processing Unit）、ＭＣＵ（Micro Control Unit）、ＤＳＰ（Digital Signal Processor）、ＡＳＩＣ（Application Specific Integrated Circuit）、ＡＳＳＰ（Application Specific Standard Product）、メモリ（Memory）等の半導体装置全般に、本発明を適用することができる。このような本発明が適用された半導体装置の製品形態としては、例えば、ＳＯＣ（システムオンチップ）、ＭＣＰ（マルチチップパッケージ）やＰＯＰ（パッケージオンパッケージ）などが挙げられる。これらの任意の製品形態、パッケージ形態を有する半導体装置に対して本発明を適用することができる。
【００９７】
また、トランジスタは、電界効果トランジスタ（Field Effect Transistor; FET）であればよく、ＭＯＳ（Metal Oxide Semiconductor）以外にもＭＩＳ（Metal-Insulator Semiconductor）、ＴＦＴ（Thin Film Transistor）等の様々なＦＥＴに適用できる。更に、装置内の一部にバイポーラ型トランジスタを有しても良い。
【００９８】
更に、ＮＭＯＳトランジスタ（Ｎ型チャネルＭＯＳトランジスタ）は、第１導電型のトランジスタ、ＰＭＯＳトランジスタ（Ｐ型チャネルＭＯＳトランジスタ）は、第２導電型のトランジスタの代表例である。
【００９９】
また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【符号の説明】
【０１００】
１          半導体装置
２          ＶＰＥＲＩ生成回路
２ａ        ＶＰＥＲＩ出力端子
３          目標電圧生成回路
４          ＤＬＬ回路
５          位相補償回路
６          アクティブ用レギュレータ（第１の内部電圧生成回路）
７          スタンバイ用レギュレータ（第２の内部電圧生成回路）
８          制御回路
１１        メモリセルアレイ
１２        ロウデコーダ
１３        カラムデコーダ
１４        センス回路
１５        アンプ回路
１６        入出力回路
２０        アクセス制御回路
２１        アドレス端子
２２        コマンド端子
２３        クロック端子
２４        データ端子
３１，３２  電源端子
３５        定電流回路（第２の定電流回路）
３６        第２の抵抗素子
６１        オペアンプ
６２        差動増幅器
６３        第１の電流供給トランジスタ
６４        第２の電流供給トランジスタ
６５        ドライバ回路
８０        スルーレート処理部
８０ａ      出力端子
８０ｂ      配線
８１        ワンショット信号生成部
８２        ディレイライン
８３        インバータ
８４        ＮＡＮＤ回路
８６        抵抗素子（第１の抵抗素子）
８７        容量素子（第１の容量素子）
８８        定電流回路（第１の定電流回路）
８９        抵抗素子
９０        ローパスフィルタ
９０ａ      ノード
９１        抵抗素子
９２        容量素子
９４        容量素子（第２の容量素子）
１００      電源回路
ＡＣＴ      アクティブ信号
ＢＬ        ビット線
Ｌ１，Ｌ２  チップ外の配線
Ｍ１，Ｍ２，Ｍ８，Ｍ１０  Ｐ型チャネルトランジスタ
Ｍ３〜Ｍ７，Ｍ１１〜Ｍ１３  Ｎ型チャネルトランジスタ
ＭＣ        メモリセル
ＯＶＤＲ    電流量制御信号
Ｐ          ワンショット信号
ＳＡ        センスアンプ
ＷＬ        ワード線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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