(57)【要約】【課題】  半導体集積回路チップを実装基板に封止樹脂を用いて接合させた時などに、チップを構成する半導体基板に印加される応力を緩和し、応力による半導体素子特性のバラツキを低減させ、また回路動作中に効率的に放熱できるようにする。【解決手段】  半導体装置は、半導体基板１の表面上に形成された半導体回路形成層２、半導体回路形成層２内に形成され、半導体回路を構成するトランジスタ、半導体回路形成層２上に形成され、半導体回路と電気的に接続された電極５とを有する。さらにこの半導体装置において、半導体基板１の裏面側には凹部７が形成され、凹部７を含む裏面上に金属膜６が形成される。一例として半導体装置はその電極５と配線基板本体８のパッド電極９とが熱圧着されると共に封止樹脂１０で配線基板に接合される。【選択図】  図１
2012146734.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の表面上に形成された半導体回路形成層と、
前記半導体回路形成層内に形成されて、半導体回路を構成するトランジスタと、
前記半導体回路形成層の上に形成され、前記半導体回路と電気的に接続された電極と、
前記半導体基板の裏面側に形成された凹部と
を備えたことを特徴とする半導体装置。
【請求項２】
前記半導体基板の裏面上に金属膜が形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記凹部は前記半導体基板の一部を除去して形成されていることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記凹部は前記金属膜に形成されていることを特徴とする請求項２に記載の半導体装置。
【請求項５】
前記半導体基板上の単位面積当たりに占める前記凹部の面積は、前記半導体基板の面内において分布を有するように設定されていることを特徴とする請求項１〜４のいずれかに記載の半導体装置。
【請求項６】
前記半導体基板上の単位面積当たりに占める前記凹部の面積は、前記半導体基板の中央部から周辺部に向かって減少するように設定されていることを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記半導体基板の少なくとも裏面から表面まで貫通すると共に、導電性材料からなるプラグが形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項８】
前記半導体基板の少なくとも裏面から表面まで貫通すると共に、導電性材料からなるプラグが形成され、前記プラグは前記金属膜に接触していることを特徴とする請求項２に記載の半導体装置。
【請求項９】
前記金属膜はアルミニウムもしくは窒化アルミニウムからなることを特徴とする請求項２、４または８のいずれかに記載の半導体装置。
【請求項１０】
半導体基板の表面上に、半導体回路を構成するトランジスタを含む半導体回路形成層を形成する工程と、
前記半導体回路形成層の上に、前記半導体回路と電気的に接続された電極を形成する工程と、
前記半導体基板の裏面側に凹部を形成する工程と
を含むことを特徴とする半導体装置の製造方法。
【請求項１１】
前記半導体基板の裏面上に金属膜を形成する工程を含むことを特徴とする請求項１０に記載の半導体装置の製造方法。
【請求項１２】
前記半導体基板の裏面側に凹部を形成する工程は、前記半導体基板の裏面部を選択的に除去して凹部を形成する工程であることを特徴とする請求項１０または１１に記載の半導体装置の製造方法。
【請求項１３】
前記半導体基板の裏面を研磨し、前記半導体基板を薄化する工程と、前記半導体基板の薄化の後、前記半導体基板の裏面上に金属膜を形成する工程とをさらに含み、前記半導体基板の裏面側に凹部を形成する工程は、前記金属膜を選択的に除去して凹部を形成する工程であることを特徴とする請求項１０に記載の半導体装置の製造方法。
【請求項１４】
前記半導体基板の裏面から、少なくとも前記半導体基板を選択的にエッチングし、前記半導体基板の裏面から表面まで貫通する開口を形成する工程と、前記開口に導電性材料を埋め込んでプラグを形成する工程とをさらに含むことを特徴とする請求項１０または１１に記載の半導体装置の製造方法。
【請求項１５】
請求項１〜６のいずれかに記載の半導体装置が備える前記電極と、配線基板上に形成されたパッド電極とが接合され、且つ前記半導体装置と前記配線基板との間に樹脂が充填されて、前記半導体装置と前記配線基板が接合されていることを特徴とする実装体。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置、特に小型化、高密度実装に適した半導体装置の構造と、その半導体装置の製造方法に関するものである。
【背景技術】
【０００２】
最近、携帯電話をはじめとするエレクトロニクス製品は、小型軽量化や高機能化が進行しており、このような製品に搭載される半導体集積回路についても小型、高密度に実装することができるパッケージ方式が強く要求されている。これに応えるパッケージ形態の一つとして例えばウェハレベルＣＳＰ（Ｃｈｉｐ  Ｓｉｚｅ  Ｐａｃｋａｇｅ）がある。これはウェハを個片に切断して得られた半導体チップの大きさがそのままパッケージの大きさとなるものであり、またその厚さも非常に薄くすることができる。このような理由でウェハレベルＣＳＰはプリント基板などへの小型、高密度実装に適するものである。
【０００３】
図１０（ａ）は従来のウェハレベルＣＳＰを配線基板に実装した構造を示す断面図である。図１０（ａ）において、Ｓｉ（ＧａＡｓなども可能）からなる半導体基板５０の表面上には半導体回路形成層５１が形成されている。半導体回路形成層５１の内部構成は図示していないが、トランジスタや配線が層間絶縁膜で分離されて設けられている。そして配線の最上層には電気信号の入出力を行うための電極パッドが形成され、電極パッドはポリイミド樹脂層を含む表面保護膜で囲まれるとともにその上面は表面保護膜から露出している。
【０００４】
半導体回路形成層５１上には上記の電極パッドから表面保護膜上に引き出された再配線層５２が設けられている。再配線層５２の端子形成部分にはＣｕなどからなるメタルポスト５３が形成され、その頂上部には外部接続端子としてはんだなどからなる金属バンプ５５が接合されている。そして再配線層５２およびメタルポスト５３の周囲および半導体回路形成層５１の上面は封止樹脂層５４で覆われている。
【０００５】
ウェハレベルＣＳＰは以上のような構造を有している。一方このような半導体集積回路を実装するための実装基板は配線基板５６上に電極５７を有する。ＣＳＰ構造の半導体集積回路装置側の金属バンプ５５と電極５７とは熱圧着されて電気的接合が形成され、さらに半導体集積回路装置と配線基板５６との間に封止樹脂５８が注入され両者が接合されている。
【０００６】
上に述べたウェハレベルＣＳＰのパッケージ構造については例えば特許文献１に記載されている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００５−１５８９２９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
ウェハレベルＣＳＰのような構造を持つ半導体装置は図１０（ａ）に示したように、通常実装用の配線基板５６に封止樹脂５８によって接合される。この封止樹脂は一般にアンダーフィルと呼ばれ金属バンプ５５と配線基板側の電極５７との機械的接続を補強し信頼性を高めるためにほとんどの場合に必要とされるものである。しかしながら本願発明者らによればこの従来の構造には以下のような問題点があることが判明した。
【０００９】
まず第１に、封止樹脂５８は百数十度以上の温度下で熱硬化されるが、その時の封止樹脂の熱収縮によって半導体基板５０（ここでは半導体ウェハを切断して個片化されたダイまたはチップ）が封止樹脂５８側から大きな応力を受け、その応力は半導体基板５０が室温にもどった時も残留する。図１０（ｂ）は例えば半導体基板５０の表面部が封止樹脂５８側から受ける応力分布を示す模式図である。Ｘ軸は半導体基板５０の中心からの距離、Ｙ軸は応力の大きさを示す。半導体基板５０の表面部には直交座標軸に沿った３方向に応力成分が働くが図１０（ｂ）ではそのうちの主要な応力として半導体基板５０の表面に垂直な応力成分（Ｙ軸方向）のみを示し、上向き（矢印方向）を正としている。
【００１０】
図１０（ｂ）のように封止樹脂５８の接合応力は半導体基板５０を封止樹脂側に引き上げる方向に働き、しかも封止樹脂５８の材料特性に起因して応力の大きさは半導体基板面内で分布を持っている。半導体基板５０の中央部において応力が大きく、中央部からの距離が大きくなるに従って、つまり周辺部に向かって単調に減少する。このような応力は単に半導体基板５０に応力を発生させるに留まらず、半導体集積回路を構成するトランジスタにその特性変動をもたらす。しかも応力の大きさに図１０（ｂ）に示すような半導体基板内分布があることによって同一構造のトランジスタであってもその特性が半導体基板５０の中央部で設計値からの変化が大きく、周辺部に向かって特性変化が小さくなるという分布を持つ。
【００１１】
このようにトランジスタ特性が半導体基板５０（チップ）上において分布を有すると、半導体回路上の形成位置に依存した異なる特性で個々のトランジスタが動作を行うので、半導体集積回路装置全体としての特性が設計仕様の許容範囲を満たさなくなり、製造歩留まりを低下させる大きな要因となる。
【００１２】
第２に、図１０（ａ）のような実装形態では半導体集積回路装置は半導体基板５０の裏面が露出したまま半ばベアチップ実装されるので外部への放熱はされ易いが、それでも高速動作が要求される半導体装置やトランジスタなどの素子数が極めて多い高密度微細半導体装置などでは動作中に発生する熱の放熱効率が不十分となり、半導体基板５０の温度が上昇して回路が誤動作を起こす可能性が予想される。
【００１３】
本発明は上記問題点に鑑み、半導体装置を実装基板に封止樹脂を用いて接合させた時、その封止樹脂から半導体装置を構成している半導体基板に印加される応力を緩和し、半導体基板内の応力分布を低減させ、応力分布による半導体素子特性のバラツキを低減させることができる半導体装置、およびそれに加えて半導体装置の回路動作中に十分外部に放熱することが可能な半導体装置、さらにそれら半導体装置を製造するための方法を提供することを主な目的とするものである。
【課題を解決するための手段】
【００１４】
上記課題を解決するための本願発明に係る半導体装置は、半導体基板と、前記半導体基板の表面上に形成された半導体回路形成層と、前記半導体回路形成層内に形成されて、半導体回路を構成するトランジスタと、前記半導体回路形成層の上に形成され、前記半導体回路と電気的に接続された電極と、前記半導体基板の裏面側に形成された凹部とを備える。
【００１５】
この半導体装置には上記の構成に加えて、前記半導体基板の裏面上に金属膜が形成されていてもよく、その金属膜の材料は具体的にアルミニウムもしくは窒化アルミニウムから構成される材料とすることができる。そして一つの形態の半導体装置では前記凹部は前記半導体基板の一部を除去して形成されている。また他の形態の半導体装置では前記凹部は前記金属膜に形成される。
【００１６】
さらに半導体基板上の単位面積当たりに占める凹部の面積は、前記半導体基板の面内において分布を有するように形成されていることが望ましい。またそのような凹部のうち多くの場合、半導体基板上の単位面積当たりに占める凹部の面積が、前記半導体基板の中央部から周辺部に向かって減少するように形成されていることが特に望ましい。
【００１７】
本発明に係るさらに他の形態の半導体装置では、前記半導体基板の少なくとも裏面から表面まで貫通すると共に、導電性材料からなるプラグが形成される。半導体基板の裏面上に金属膜が形成されている場合、前記プラグは前記金属膜に接触していることが望ましい。
【００１８】
次に上記の課題を解決するための本発明に係る半導体装置の製造方法は、半導体基板の表面上に、半導体回路を構成するトランジスタを含む半導体回路形成層を形成する工程と、前記半導体回路形成層の上に、前記半導体回路と電気的に接続された電極を形成する工程と、前記半導体基板の裏面側に凹部を形成する工程とを含む。
【００１９】
この製造方法には、前記半導体基板の裏面上に金属膜を形成する工程を含んでいてもよい。また前記凹部を形成する一つの方法は、前記半導体基板の裏面部を選択的に除去して形成することである。凹部は金属膜にも形成できるがその場合、前記半導体基板の裏面を研磨し、前記半導体基板を薄化する工程と、前記半導体基板の薄化の後、前記半導体基板の裏面上に金属膜を形成する工程と、前記金属膜を選択的に除去して凹部を形成する工程とを含むようにすることが望ましい。
【００２０】
半導体装置に前記プラグを形成する場合は、前記半導体基板の裏面から、少なくとも前記半導体基板を選択的にエッチングし、前記半導体基板の裏面から表面まで貫通する開口を形成する工程と、前記開口に導電性材料を埋め込む工程とで形成できる。
【００２１】
本発明に係る半導体装置は、それが備える前記電極と、配線基板上に形成されたパッド電極とが接合され、且つ前記半導体装置と前記配線基板との間に樹脂が充填されて、前記半導体装置と前記配線基板が接合されている実装体とされうる。その時本発明による半導体装置は上記課題を解決するために特に有効となる。
【発明の効果】
【００２２】
上に述べたように本発明に係る半導体装置は、特に半導体基板の裏面側に形成された凹部を有している。例えば配線基板に半導体装置を実装するに際して、これら両者を接合するために用いる樹脂から半導体基板に対して応力が加えられた場合、凹部が存在するために半導体基板はその応力に応じて容易に変形するため、応力が開放されて低減する。
【００２３】
また本発明による凹部は、半導体基板上の単位面積当たりに占める面積が半導体基板の面内において分布を有するように形成される。従って外部からの応力に分布がある場合であっても、その応力の大きさに応じて半導体基板上の単位面積当たりに占める凹部の面積の分布を調整し、応力が半導体基板面内に亘って均一となるように低減させることが可能である。このようにして本発明によれば外部応力に起因するトランジスタなど半導体素子の特性の変動およびそのバラツキを抑制し半導体装置の誤動作などを防止することができる。
【００２４】
さらに本発明に係る半導体装置は、半導体基板の裏面上に金属膜を有する。この金属膜は半導体回路で発生する熱を速やかに伝導し外部へ放出する。これにより、動作中の半導体装置の温度上昇を抑制して誤動作を防止する。
【図面の簡単な説明】
【００２５】
【図１】（ａ）は本発明に係る半導体装置および該半導体装置を配線基板に接合した実装体の断面図、（ｂ）は本発明に係る半導体装置に印加された応力のチップ内分布を示す図、（ｃ）は本発明に係る半導体装置に形成されたトランジスタの特性変動率のチップ内分布を示す図。
【図２】図１（ａ）の断面に対応するチップの切断線を示す図。
【図３】本発明に係る半導体装置の半導体基板裏面に形成される溝状凹部パターンを示す図。
【図４】本発明に係る半導体装置の半導体基板裏面に形成される溝状凹部パターンを示す図。
【図５】本発明に係る半導体装置の半導体基板裏面に形成される溝状凹部パターンを示す図。
【図６】本発明に係る半導体装置の半導体基板裏面に形成される凹部パターンを示す図。
【図７】本発明に係る半導体装置の断面構造における変形例を示す図。
【図８】本発明に係る半導体装置の製造方法を示す工程断面図。
【図９】本発明に係る半導体装置の半導体基板裏面に形成される凹部の断面形状を示す図。
【図１０】（ａ）は従来の構造を有する半導体装置を配線基板に実装した時の断面図、（ｂ）は従来の半導体装置に印加された応力のチップ内分布を示す図。
【発明を実施するための形態】
【００２６】
以下、本発明について図面を参照しながら詳細に説明する。
【００２７】
（実施形態１）
図１（ａ）は、本発明に係る半導体装置を配線基板に接合して形成された実装体を示す断面図である。図１（ａ）において、シリコン単結晶基板などのような半導体基板１の表面上に所定の半導体回路が形成された半導体回路形成層２が設けられている。図１（ａ）には半導体回路形成層２の内部構造を図示していないが、半導体回路形成層２の最下層から半導体基板１の表面部にかけてトランジスタなど複数の半導体能動素子が形成されている。そしてトランジスタの上層には、必要に応じて容量素子、抵抗素子が設けられている。それと共にこれら素子の上層に金属配線、層間絶縁膜からなる多層配線構造が形成されている。
【００２８】
半導体回路形成層２の上には半導体装置外部との信号入出力を行うためのボンディングパッド３が形成され、半導体回路を構成する上記多層配線、例えば最上層の金属配線と電気的に接続されている。図１（ａ）ではボンディングパッド３は半導体基板１上の２箇所しか示されない。これは図２のように半導体基板１の平面上において、周辺部に沿って複数のボンディングパッド３が配列される半導体装置を想定し、そのＢ−Ｂ‘線の断面を図１（ａ）が示すためである。このボンディングパッド３は通常Ａｌ合金膜からなる。半導体回路層２の上面は、例えばプラズマＣＶＤ法で形成されたシリコン窒化膜を主体とする厚い保護膜４で被覆され、前記ボンディングパッド３の上面は開口によって露出している。
【００２９】
ボンディングパッド３上には、例えばＳｎ−Ａｇ系のはんだからなる突起形状のバンプ５が形成され、ボンディングパッド３と電気的に接続している。バンプ５の材料ははんだの他、メッキ法で形成されるＡｕやＣｕなども可能である。さらに本実施形態に係る半導体装置においては半導体基板１の裏面の所定の位置に溝形状の凹部７が形成されるとともにアルミニウム（Ａｌ）あるいは窒化アルミニウム（ＡｌＮ）などからなる金属膜６が形成される。金属膜６の膜厚は凹部７内部が完全に埋められることがなく、金属膜６の表面が凹部７の断面形状を反映する形状を有する程度に薄い膜厚とする。
【００３０】
以上述べた部分が本発明による半導体装置の構成であり、図１（ａ）に示す半導体装置はウエハをダイシング工程で個片化して得た１チップ（またはダイ）の状態であるとする。
【００３１】
このような半導体装置を実装するための配線基板の主な構成要素は配線基板本体８であり、その表面にはパッド電極９とパッド電極９に接続する銅配線（不図示）が形成されている。特に半導体素子数の大きい大規模な集積回路を実装する場合には、図示しないが配線基板本体８の内部にも多層配線が形成され、また図１（ａ）に示すように例えばそれら配線に接続する突起電極１１がパッド電極９とは反対側の面に設けられる。この配線基板は図１（ａ）に示すような１個の半導体装置のみを搭載するものに限らず、互いに異なる形態のパッケージに内蔵された複数の半導体装置を搭載するものであってもよい。
【００３２】
パッド電極９のそれぞれは半導体装置のバンプ５と対向する位置に設けられており、百数十度以上の温度での熱圧着により対応する両者が電気的に接合される。さらに半導体装置（半導体チップ）と配線基板本体８との間に封止樹脂（アンダーフィル）１０を充填して接合させ、バンプ接続を強化している。封止樹脂１０の材料として例えば通常のエポキシ系樹脂、酸化シリコンフィラー、カップリング剤、着色剤などの混合物を使用することができ、充填後百数十度以上の温度で熱硬化させる。
【００３３】
図１（ｂ）は本発明に係る実装体（図１（ａ））において、半導体基板１に印加されるチップ内応力分布を示す図である。図のＸ軸は半導体基板１の中心を原点として原点からの距離を示し、Ｙ軸は応力の、半導体基板１の表面に垂直な成分を示す。矢印は応力の向きを表し、上方すなわち半導体基板１から封止樹脂１０に向かう方向を正としている。時１（ｂ）が示す応力はトランジスタが形成される半導体基板１の表面部、図１（ａ）のＡ−Ａ‘線上のレベルにおける応力であり、またバンプ５の位置より内側の半導体基板領域における応力を示す。
【００３４】
図１（ｂ）によれば、封止樹脂１０の方向へ向かう応力は従来の半導体装置の場合と同様に半導体基板１の中央部で大きく、中央部から周辺部に向かって減少するように働く（例えば図１０（ａ）、（ｂ）参照）。しかしその大きさの絶対値は従来の半導体装置の場合と比較してかなり減少し、従って中央部と周辺部との応力差も減少して応力分布が一様な状態に近い。この結果は以下のような理由に基づくと考えられる。
【００３５】
半導体装置と配線基板との間に封止樹脂を充填した後、例えばそれを硬化させるために高温に加熱すると封止樹脂が収縮することによって、大きい応力が封止樹脂方向に半導体基板の表面に生じる。これは収縮する封止樹脂が半導体基板を封止樹脂方向に引き上げようとする力に抗して、半導体基板が、自ら変形しないように初期の形状を維持しようとするために生ずる。しかし、本発明に係る半導体装置では半導体基板の裏面に凹部が設けられたことにより、半導体基板構成材料（例えばシリコン単結晶）固有の弾性率は不変であるけれども見かけ上の弾性率が減少する。基板の見かけ上の弾性率が小さい場合には、封止樹脂の収縮変形に追随して半導体基板も容易に変形できるようになり、収縮応力が開放される。
【００３６】
本発明においては半導体基板裏面に凹部を形成するだけでなく、図１（ａ）に一例として示すようにその凹部７の密度が半導体基板１の中央部で大きく、周辺部で小さくなるように形成する。半導体基板の、凹部の密度が高い領域は見かけ上の弾性率が小さく変形が容易であり、その密度が小さい領域は見かけ上の弾性率が大きく変形し難い。従ってより大きい応力の発生すべき領域（半導体基板中央部）に、より高密度に凹部を配置して応力の緩和の程度を高くすると、半導体基板内の応力分布を均一化することができる。
【００３７】
半導体基板に印加される応力分布を均一にすることは、半導体回路を構成するトランジスタ特性の半導体基板（チップ）内分布の均一性を改善する。図１（ｃ）は図１（ａ）に示す半導体装置が有するトランジスタにおける、応力によるトランジスタ特性変動率（特性の基準値からの変動値／特性の基準値：単位％）の半導体基板内分布を示す図である。横軸は半導体基板１の中心からの距離を示し、縦軸はトランジスタ特性変動率であり、半導体基板の表面に垂直な応力成分に対応する変動率である。さらに図１（ｃ）は半導体回路が複数のＭＯＳ型トランジスタで構成される場合の図であり、トランジスタ特性としては例えばキャリアのチャンネル移動度やドレイン電流、相互コンダクタンスｇmなどを挙げることができる。図１（ｃ）には本発明に係る半導体装置に対する特性変動率分布（曲線ａ：Ｐチャネル型、曲線ｂ：Ｎチャネル型）と従来の半導体装置に対する特性変動率分布（曲線ｃ：Ｐチャネル型、曲線ｄ：Ｎチャネル型）を示す。
【００３８】
本発明に係る半導体装置に印加される応力が緩和されたことに対応して、トランジスタの特性変動率は従来の半導体装置より小さく、またその分布の均一性もより改善されている。従って半導体基板（チップ）のほぼ全面を占有する半導体回路内の位置に依存してトランジスタの特性がばらつき、半導体集積回路全体としての特性が設計仕様値を満たさなくなる不良発生が防止され、製造歩留まりが向上する。なお、Ｐチャネル型とＮチャネル型では同じ応力に対する変動方向が反対である。またＮチャネル型よりＰチャネル型の方が特性変動率が小さいが、これはＰチャネル型トランジスタは垂直応力より半導体基板表面に平行な応力に敏感であるためと考えられる。
【００３９】
図１（ａ）のように本発明に係る半導体装置は、半導体基板１の裏面に凹部７と共に金属膜６を備える。金属膜６は熱伝導率が半導体基板１より高いため、半導体装置の動作中に発生する熱を外部に効率的に放出することができる。特に凹部７を形成したことによって金属膜６の表面積が増大し、従来の半導体装置より放熱効率が向上するので温度上昇によって半導体回路が誤動作することを抑制できる。
【００４０】
半導体基板１の裏面の凹部は半導体基板１に印加される応力の大きさの分布に応じて、平面的に種々の分布パターンに形成することができる。図３〜図７は、半導体基板１（チップ）裏面に形成される凹部の平面パターンを示す図であり、応力が半導体基板１の中央部で大きく、周辺部で小さく働く場合の例である。これらの図の半導体基板１はチップ全体の形状を示し、ほぼ正方形である。
【００４１】
まず、図３（ａ）に示す凹部２１は、半導体基板１の裏面の中央部ほど狭ピッチ、周辺部ほど広ピッチで、チップの一方向の辺に平行に伸びる線状の溝である。この凹部は、少なくとも凹部２１の延びる方向と交差する方向、例えば凹部２１の方向に垂直な方向の応力分布を緩和することができる。図３（ｂ）に示す凹部２２は、チップの一端から他端まで延びる複数の線状の溝がチップの中央部ほど狭ピッチ、周辺部ほど広ピッチで互いに平行に形成され、しかもこのような線状の溝が異なる２方向に形成されて交差（図では互いに直交）するパターンを有する。
【００４２】
図４（ａ）に示す凹部２３はチップの裏面の中央部ほど狭ピッチ、周辺部ほど広ピッチで形成される線状の溝からなる。さらに線状の溝は複数の相似な矩形を形成し、チップの中央部には寸法の小さい矩形が多数配置され、周辺部には寸法の大きい矩形が中央部より少ない数で配置される。図４（ｂ）に示す凹部２４は図４（ａ）に示した凹部２３が有するパターンを４５°回転させたパターンを有する。
【００４３】
図５（ａ）に示す凹部２５は線状の溝であり、具体的にはチップ１の裏面の中心に溝状凹部で形成される最小の矩形が配置され、外側に向かってその矩形を囲むようにより大きい矩形が同心で順次形成されたパターンを有する。一般的には複数の矩形パターンが溝からなる凹部で描画され、大きい矩形がそれより小さい矩形を囲むパターンであればよい。また溝が形成するパターンは矩形だけでなく多角形であってもよい。図５（ｂ）に示す凹部２６もまた線状の溝であり、溝からなる複数の円が同心円状に配置されたパターンを有する。図５（ｂ）の場合は最小の円の中心がチップの中心と一致するように配置されている。
【００４４】
図３（ａ）〜図５（ｂ）に示したように半導体基板１の裏面に溝パターンを形成する場合、具体的にその溝幅を１０μｍ〜１００μｍとし、溝の深さを半導体基板１の厚さの１／３０〜１／３程度（半導体基板１の厚さが３００μｍ程度であれば１０μｍ〜１００μｍ）とすることが望ましい。
【００４５】
図６（ａ）に示す半導体基板１の裏面には、チップの中央部ほど小さく周辺部ほど大きい、半導体基板１自体からなる多角形（８角形）の島状領域が複数形成されている。そしてそれら島状領域の間が凹部２７となる。図６（ｂ）に示す凹部２８を含むパターンは図６（ａ）における多角形を円としたものである。
【００４６】
半導体基板１の裏面に形成するパターンを図３（ｂ）および図４（ａ）〜図６（ｂ）に示すパターンにすることにより、半導体基板１上の単位面積当たりに占める各凹部の面積（または各凹部の半導体基板１上での占有面積率）はチップの中央部で大きく周辺部に向かうどの方向へも小さくなる。図１の凹部７のような溝状の凹部に対しては「凹部の密度」と説明したが、これは上記の半導体基板上の単位面積当たりに占める凹部の面積、または凹部の半導体基板上での占有面積率と等価である。半導体基板１に印加される応力が半導体基板１上で中心対称である場合は、上記各図に示されたパターンを有する凹部がチップ全体にわたる応力の緩和に有効に働く。凹部は特に半導体基板１の対角線の交点をチップの中心とし、この中心を通りチップの平面に垂直な軸の回りの所定の角度の回転に関して回転対称となるパターンに形成することが望ましい。図３（ｂ）、図４（ａ）〜図６（ｂ）のパターンは９０°回転対象である。また半導体基板１に印加される応力がチップの中央部を通りチップの互いに直交する各辺に平行な帯状領域において大きい場合は図３（ｂ）の凹部２２を、また中央部を通る２本の対角線を含む帯状領域において大きい場合は図４（ｂ）の凹部２４を採用することによって特に有効に応力を緩和することができる。
【００４７】
図１（ａ）に本発明に係る半導体装置の一例を示したが、この他種々の変形が可能である。図７（ａ）は本発明による半導体装置の第１の変形例を示す断面図である。この半導体装置は図１（ａ）に説明した半導体装置において、半導体基板１（チップ）の周辺部に導電性材料からなるプラグ３０を形成したものである。プラグ３０は半導体回路形成層２の上面から半導体基板１の裏面まで貫通し金属膜６に接触するように設けられる。このような構造を有するプラグ３０を設けることによって、半導体回路形成層２内に設けられた多層配線層や半導体基板１の表面部に設けられたＭＯＳ型トランジスタからの発熱の一部を熱伝導性の高いプラグ３０に吸収し、速やかに金属膜６に導き放熱させることができる。
【００４８】
図７（ａ）のプラグ３０は半導体回路形成層２の上面から形成されているが、少なくとも半導体基板１の表面から裏面まで形成されていればよい。またこのプラグ３０の平面形状は円形や矩形、あるいは帯状、チップの周辺部を一周にわたって取り巻くリング状などが可能である。導電性材料としてはタングステンや銅などが使用できる。
【００４９】
図７（ｂ）は本発明による半導体装置の第２の変形例を示す断面図である。この半導体装置では半導体基板１の裏面に図１（ａ）の金属膜６より厚い金属膜３１が設けられる一方で、例えば実装体の厚さ制限を考慮し、半導体装置を所定の一定の厚さに揃えるために半導体基板１の厚さを図１（ａ）のものより薄くされる。そして金属膜３１の表面に凹部３２が、配線基板に半導体装置が接合された時に半導体基板１に印加される応力の大きさの分布に応じた密度分布あるいは面積分布で形成される。このような構造を有する半導体装置では、凹部３２によって半導体基板１と金属膜３１との複合基板の見かけ上の弾性率を低減させることができるので、図１（ａ）に示す半導体装置と同様な応力緩和効果が得られる。また、金属膜３１が厚いのでより放熱効率が向上するという利点も存在する。
【００５０】
（実施形態２）
図８は、本発明の第２の実施形態に係る半導体装置の製造方法を示す工程断面図である。図８の製造工程の対象とする半導体装置は図１（ａ）に示す半導体装置である。まず、図８（ａ）に示すように、シリコン単結晶基板のような半導体基板１上に半導体回路形成層２を通常の微細加工を含む拡散工程を用いて形成する。図８に示す半導体基板１は図１（ａ）とは異なり、ウェハ状態の基板である。第１の実施形態において述べたように、半導体回路形成層２の最下層から半導体基板１の表面部にかけてトランジスタなど複数の半導体能動素子が形成されている。そしてトランジスタの上層には、必要に応じて容量素子、抵抗素子が設けられる。それと共に各金属配線、層間絶縁膜からなる多層配線構造が形成される。
【００５１】
次に半導体回路形成層２の上に、例えばＡｌ合金膜からなるボンディングパッド３を形成し、上記多層配線、例えば最上層の金属配線と電気的に接続する。その後ボンディングパッド３および半導体回路層２上に、例えばプラズマＣＶＤ法でシリコン窒化膜を主体とする厚い保護膜４を堆積し、ボンディングパッド３の上面に開口を形成してボンディングパッド３の表面を露出させる。
【００５２】
次に図８（ｂ）に示すようにボンディングパッド３上に外部と電気信号の入出力を行うために例えばＳｎ−Ａｇ系のはんだからなるバンプ５を形成する。このバンプ５ははんだ以外にＡｕバンプ、Ｃｕバンプとすることができる。ＡｕやＣｕを用いる場合は、ボンディングパッド３上に開口を有するレジストパターンを形成し電解メッキ法を用いて開口内にＡｕまたはＣｕを選択的に堆積させる。
【００５３】
この後、図８（ｃ）に示すようにバンプ５および保護膜４が形成された表面に接着層４１を塗布し、接着層４１を介して半導体基板１と少なくとも同サイズの支持基板４０を貼り合わせ固定する。支持基板４０としてはその後の加工工程における機械的衝撃に耐え得るように硬質の材料で構成されることが望ましい。しかしながら可撓性の有機樹脂テープなどを半導体基板１の支持体にしてもよい。次いで半導体基板１の裏面が上方を向くように表裏反転し、必要に応じて半導体基板１の裏面を研磨して薄化する。これは後にパッケージに組み込まれた形態の半導体装置を配線基板に表面実装した時の実装体積を減少させ小型化する場合に必要とされるものである。
【００５４】
次に図８（ｄ）に示すように裏面に図示しないが所定の開口パターンを有するレジスト膜を形成する。その後、レジスト膜のパターンをマスクとして半導体基板１を選択的にエッチング・除去して凹部７を形成する。このエッチングには薬液によるウェットエッチングやプラズマエッチングを使用する。あるいはまた、凹部が図３（ａ）、（ｂ）に示すような単純な直線パターンの組み合わせである場合は、ダイシング用ホイールを用いて半導体基板１の裏面を研削・除去することで形成することもできる。
【００５５】
凹部７はその目的によって様々な断面形状に加工される。図９は凹部の断面形状を具体的に例示する図である。図９（ａ）の凹部７ａは矩形断面を有し、半導体基板１の見かけ上の弾性率を大きく低減させることができるので、応力を大幅に緩和するときに有効である。この凹部７ａは、半導体基板１の裏面上に形成したレジスト膜４２をマスクとして異方性プラズマエッチングで形成される。図９（ｂ）の凹部７ｂはＶ字状断面を有し、応力をそれほど緩和する必要のない場合に有効である。この凹部７ｂは半導体基板１の裏面結晶面方位にも依存するが、面方位が（１００）の場合、レジスト膜４２をマスクとして異方性ウェットエッチングを用いて容易に形成することができる。図９（ｃ）の凹部７ｃはＵ字状断面を有し、凹部７ａおよび７ｂの中間程度の応力緩和が要求される場合に有効である。凹部７ｃは、レジスト膜４２をマスクとして等方性のウェットエッチング、等方性のプラズマエッチングで形成できる。
【００５６】
図９は半導体基板１に凹部を形成する場合であるが、図７（ｂ）の半導体装置のように金属膜３１に形成される凹部３２の断面形状に矩形、Ｖ字、Ｕ字状断面を採用しても同様の効果が得られることは言うまでもない。
【００５７】
凹部７を形成した後、半導体基板１の裏面上にスパッタリング法などによりＡｌを主成分とする合金膜、ＡｌＮ膜などの金属膜６を堆積する。堆積膜厚は凹部７の形状が金属膜６の表面形状に転写される程度の薄い膜厚とする。場合によっては金属膜６が半導体基板１の表面部に与える応力の影響を小さくするため、スパッタリングにおける半導体基板１の温度、膜の堆積速度、Ａｒガス圧などを調整することが望ましい。金属膜６の堆積後は必要に応じて数百度以下で熱処理を行う。
【００５８】
上記以降の製造工程は図示していないが、金属膜６の堆積後、支持基板４０を装着したまま支持基板４０と共にウェハ状態の半導体装置にダイシングを行い、個片化して独立したチップ状とする。次いで接着層４１を溶解して支持基板４０を分離することによって半導体装置が完成する。さらに図１（ａ）に示すようにチップ状態の半導体装置のバンプ５と対応する配線基板のパッド電極９とを対向させて熱圧着した後、半導体装置と配線基板本体８との間に封止樹脂１０を液体状態で注入し熱硬化させて、半導体装置と配線基板との接合を確実なものとする。
【００５９】
配線基板と半導体装置との接合は、まずパッド電極９を含む配線基板本体８上全面にシート状の封止樹脂を貼り付けた後、半導体装置のバンプ５とパッド電極９とを熱圧着すると同時に封止樹脂を溶融・熱硬化させる方法で行ってもよい。
【００６０】
本実施形態の製造方法は図１（ａ）の半導体装置に関して説明した。しかしながら図７（ａ）の半導体装置を製造するときは、例えば図８（ｃ）の工程を終了後プラグ３０に対応する開口パターンを有するレジスト膜を半導体基板１の裏面に形成し、レジスト膜をマスクとして半導体基板１の裏面から半導体基板１および半導体回路層２を順次選択的にエッチングしてゆき、両者を貫通する開口を形成する。その後レジスト膜を除去し、形成した開口内にＷやＣｕなどの導電性材料を埋め込み、その後、図８（ｄ）の工程を実施すればよい。
【００６１】
図７（ｂ）の半導体装置を製造するときは、例えば図８（ｃ）の工程において半導体基板１の裏面を研磨して半導体基板１を薄化し、次に比較的厚い金属膜３１を堆積する。続いて金属膜３１の表面にダイシング用ホイールで溝状の凹部３２を形成するか、またはフォトリソ工程と選択的エッチングにより凹部３２を形成すればよい。
【００６２】
なお第１および第２の実施形態では、シリコン窒化膜を主体とする無機材料の保護膜４と、保護膜４の開口に形成されたバンプを有する半導体装置を直接配線基板（実装基板）に接合する例を示した。しかし本発明は、図１０に示すように表面保護膜上が封止樹脂層で覆われたウェハレベルＣＳＰ構造の半導体装置にも適用することができる。また、半導体基板材料としてシリコンの他ＧａＡｓなどにしてもよい。
【産業上の利用可能性】
【００６３】
本発明は、半導体基板が露出した半導体集積回路のチップ自体または半導体基板が半ば露出するような小型パッケージの形態の半導体集積回路を実装基板に封止樹脂を介して接合する場合に適している。また、ゲート長が６５ｎｍ以下であり特性が応力の影響を受けやすいＭＯＳ型トランジスタ、チャネル領域に積極的に応力を印加して特性を制御しているＭＯＳ型トランジスタ、Ｈｆ酸化膜系の高誘電率ゲート絶縁膜を有するＭＯＳ型トランジスタを含む半導体集積回路、多層配線の層間絶縁膜として、機械的に脆弱な低誘電率多孔性絶縁膜を用いる半導体集積回路に適用して有用なものである。
【符号の説明】
【００６４】
１  半導体基板
２  半導体回路形成層
３  ボンディングパッド
４  保護膜
５  バンプ
６、３１  金属膜
７、７ａ、７ｂ、７ｃ、２１、２２、２３、２４、２５、２６、２７、２８、３２  凹部
８  配線基板本体
９  パッド電極
１０  封止樹脂
１１  突起電極
３０  プラグ
４０  支持基板
４１  接着層
４２  レジスト膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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