(57)【要約】【課題】  カップリングノイズを低減すること。【解決手段】  半導体装置は、第１の回路と、第２の回路と、第１の配線と、一対のシールド線とを含む。第１の回路は、所定電圧を発生する電圧発生回路を含み、所定電圧を出力端に出力する。第１の配線は、第１の回路の出力端を第２の回路の入力端に結線する。一対のシールド線は、第１の配線を挟むように配置され、一方には電圧発生回路および第２の回路の少なくとも一方を駆動する電源電位が供給され、他方には電圧発生回路および第２の回路の少なくとも一方を駆動する接地電位が供給される。【選択図】      図１
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【特許請求の範囲】
【請求項１】
所定電圧を発生する電圧発生回路を含み、前記所定電圧を出力端に出力する第１の回路と、
第２の回路と、
前記第１の回路の出力端を前記第２の回路の入力端に結線する第１の配線と、
前記第１の配線を挟むように配置された一対のシールド線であって、一方には前記電圧発生回路および前記第２の回路の少なくとも一方を駆動する電源電位が供給され、他方には前記電圧発生回路および前記第２の回路の少なくとも一方を駆動する接地電位が供給される一対のシールド線と、
を備えることを特徴とする半導体装置。
【請求項２】
前記第１の回路、前記第２の回路、前記第１の配線、および、前記一対のシールド線は、同一の半導体チップ上に形成されている、
請求項１に記載の半導体装置。
【請求項３】
前記第１の回路は、更に、前記第１の出力回路の出力端の電位を前記所定電位と等しくなるように制御する送信回路を有し、
前記送信回路を介して前記第１の配線に前記所定電圧を出力する、
請求項２に記載の半導体装置。
【請求項４】
前記第１の配線は、受信回路を介して前記第２の回路の入力端に結線され、
前記受信回路は、前記第２の回路の入力端の電圧を前記第１の配線の所定電圧と等しくなるように制御する回路であり、
前記受信回路に電源電位および接地電位を供給する配線は、前記送信回路に電源電位および接地電池を供給する配線と同じパッドに接続されている、請求項３に記載の半導体装置。
【請求項５】
前記第１の回路は、前記電圧発生回路として内部電圧生成回路を有し、前記所定電圧は前記内部電圧生成回路で生成される基準電圧である、請求項４に記載の半導体装置。
【請求項６】
前記内部電圧生成回路に電源電位および接地電位を供給する配線は、前記半導体チップ上の他の回路に電源電位および接地電位を供給する配線とは異なるパッドに接続されている、請求項５に記載の半導体装置。
【請求項７】
前記一対のシールド線を固定する前記電源電位および前記接地電位は、前記内部電圧生成回路に電源電位および接地電位を供給する配線が接続された前記パッドから供給されている、請求項６に記載の半導体装置。
【請求項８】
前記送信回路および前記受信回路に電源電位および接地電位を供給する配線は、前記内部電圧生成回路に電源電位および接地電位を供給する配線と同じ前記パッドに接続されている、請求項６に記載の半導体装置。
【請求項９】
前記一対のシールド線を固定する前記電源電位および前記接地電位は、前記内部電圧生成回路、前記送信回路および前記受信回路に電源電位および接地電位を供給する配線が接続された前記パッドから供給されている、請求項８に記載の半導体装置。
【請求項１０】
前記一対のシールド線は、前記送信回路、前記受信回路または前記内部電圧生成回路に電源電位および接地電位を供給するための配線の一部を構成する、請求項９に記載の半導体装置。
【請求項１１】
前記第２の回路は、前記第１の配線の前記所定電圧を受けて負荷回路を駆動する負荷駆動回路からなる、請求項１乃至１０のいずれか１項に記載の半導体装置。
【請求項１２】
前記負荷駆動回路は、
第１および第２主電極ならびに制御電極を有する第１トランジスタと、
前記第１トランジスタの前記第１主電極の電圧が所定の電圧となるように前記第１トランジスタの前記第２主電極および前記制御電極間の電圧を制御する制御回路と、から構成され、
前記第１トランジスタの前記第１主電極の電圧を前記負荷回路に供給する、請求項１１に記載の半導体装置。
【請求項１３】
前記一対のシールド線は複数組ある、請求項１乃至１２のいずれか１項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、半導体チップ上の離れた領域に基準電圧などの所定電圧を伝達する技術に関する。
【背景技術】
【０００２】
半導体装置において、例えば、内部電圧生成回路によって生成した基準電圧（ＶＲＥＦ）などは、配線によって半導体チップ上に配線された種々の回路に伝達される。基準電圧を必要とする回路は、内部電圧生成回路の近くに配置されているものばかりでない。そのため、基準電圧は、半導体チップ上の離れた領域にも配線によって伝達される場合がある。
【０００３】
この他、各種回路の駆動に必要な命令信号や、記憶回路と入出力回路との間で授受される入出力データ信号なども、配線によって伝達される。
【０００４】
本発明に関連する先行特許文献も種々知られている。
【０００５】
例えば、特許文献１（特開２００６−１７３３８２号公報）は、データ出力用ＣＭＯＳドライバを構成するｐＭＯＳＦＥＴ及びｎＭＯＳＦＥＴのゲートに夫々接続された第１制御信号線及び第２制御信号線を外側から挟むようにして第１接地配線及び第２接地配線を配設した、ＤＲＡＭチップのデータ出力部を開示している。第１接地配線及び第２接地配線は、第１制御信号線と第２制御信号線のペアと他のペアとの間に介在し、それによって、第１制御信号線と第２制御信号線のペアを他のペアによるノイズからシールドする。
【０００６】
また、特許文献２（特開２０００−３５３７８５号公報）は、半導体チップ内の他の回路や結合容量の雑音の影響を防ぐことができ、基準電圧を安定して駆動回路に供給することができる、半導体装置を開示している。基準電圧ＶＲの配線の周囲にシールド用の配線を設けている。シールド用配線は、一定電圧（接地）に固定されている。基準電圧ＶＲの配線の、下方にシールド用配線を設けたことにより基板との容量結合による雑音を防止でき、左右にシールド用配線を設けたことにより隣接する配線との容量結合による雑音を防止でき、上方にもシールド用配線を設けることにより、上方の空間を通した容量結合による雑音をも防止できる。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００６−１７３３８２号公報
【特許文献２】特開２０００−３５３７８５号公報（図４２（ｄ）、段落［０１５１］）
【発明の概要】
【発明が解決しようとする課題】
【０００８】
配線中を伝達する電圧においては、他の回路や配線からの容量結合による雑音（カップリングノイズ）の影響が小さいことが望ましい。その理由は、半導体チップ内の他の回路から雑音（カップリングノイズ）を受けて基準電圧が変動するのを防ぐためである。
【０００９】
雑音（カップリングノイズ）を低減するための技術として、上述した特許文献１及び２に開示されているように、電圧を伝達する配線に沿ってシールド線を配線する技術が知られている。このシールド線は、比較的変動が少ない接地電位によって固定されることが一般的であり、他の回路や配線からのカップリングノイズを低減できる。
【００１０】
一方、本発明者らの検討によれば、電位が固定されたシールド線を伝達配線に並設するシールド方法に関して、以下の点で改善の余地があることを判明した。すなわち、シールド線を固定している接地電位または電源電位自体にもノイズが生じ得る。
【００１１】
そこで、接地電位または電源電位自体に雑音が発生するメカニズムについて説明する。
【００１２】
図１３に、受信側の駆動部と、駆動部内の負荷回路の一部の詳細とを示す。図１３（Ａ）は駆動部２０を示し、図１３（Ｂ）は図１（Ａ）の一点鎖線で囲んだ矩形部分の詳細図である。
【００１３】
図１３（Ａ）に示されるように、駆動部２０は、負荷回路２２と、負荷駆動回路２４とから構成される。負荷駆動回路２４は、その入力端２４ＩＮで、基準電圧ＶＲＥＦを受けて負荷回路２２を駆動する回路である。負荷駆動回路２４は、オペアンプから構成される比較回路（ＲＧ１）２４２と、ｐチャネルＭＯＳＦＥＴ（metal oxide semiconductor field effect transistor）２４４とから構成されている。比較回路２４２はレギュレータとも呼ばれる。比較回路２４２は、電源電位ＶＤＤと接地電位ＶＳＳとによって駆動される。比較回路２４２の出力端子はｐチャネルＭＯＳＦＥＴのゲート電極に供給されることで、当該ＭＯＳＦＥＴ２４４は比較回路２４２の出力電圧（デート電圧）に依存したドレイン電圧を内部生成電圧ＶＰＥＲＩとして生成する。内部生成電圧ＶＰＥＲＩは比較回路２４２の非反転入力端子（＋）に供給され、反転入力端子（−）に供給される基準電圧ＶＲＥＦと等しくなるように調整される。ｐチャネルＭＯＳＦＥＴ２４４のドレイン電極が、当該負荷駆動回路２４の出力端２４ＯＵＴとなっている。負荷駆動回路２４の出力端２４ＯＵＴは、内部生成電圧ＶＰＥＲＩが供給される内部電源線２６に接続されている。
【００１４】
負荷回路２２は、この内部電源線２６と、接地電位ＶＳＳが供給される接地線２８との間に接続されている。図示の負荷回路２２は、第１のフリップフロップ回路ＦＦ１と、第２のフリップフロップ回路ＦＦ２と、それらの間の接続されたロジック部分２２２と、から構成されている。図示のロジック部分２２２は、第１乃至第４のＣＭＯＳインバータ回路ＩＶ１，ＩＶ２，ＩＶ３およびＩＮ４から構成されている。第１乃至第４のＣＭＯＳインバータ回路ＩＶ１〜ＩＶ４の各々は、ｐチャネルＭＯＳＦＥＴとｎチャネルＭＯＳＦＥＴとから構成されている。
【００１５】
図１３（Ｂ）は、図１３（Ａ）の負荷回路２２の内、第１乃至第３のインバータ回路ＩＶ１〜ＩＶ３の部分を詳細に示した回路図である。
【００１６】
図１３（Ｂ）に示されるように、第１乃至第３のインバータ回路ＩＶ１〜ＩＶ３の各々において、ｐチャネルＭＯＳＦＥＴのソース電極は内部電源線２６に接続され、ｎチャネルＭＯＳＦＥＴのソースは接地線２８に接続され、ｐチャネルＭＯＳＦＥＴのドレイン電極とｎチャネルＭＯＳＦＥＴのドレイン電極は互いに出力ノードに接続され、ｐチャネルＭＯＳＦＥＴのゲート電極とｎチャネルＭＯＳＦＥＴのゲート電極は互いに入力ノードに接続されている。
【００１７】
第１のインバータ回路ＩＶ１の入力ノードは、第１のフリップフロップ回路ＦＦ１の出力端に接続されている。第１のインバータ回路ＩＶ１の出力ノードは第２のインバータ回路ＩＶ２の入力ノードに接続され、第２のインバータ回路ＩＶ２の出力ノードは第３のインバータ回路ＩＶ３の入力ノードに接続されている。第３のインバータ回路ＩＶ３の出力ノードは第４のインバータ回路ＩＶ４の入力ノードに接続されている。
【００１８】
図１３（Ｂ）の例では、第１のインバータ回路ＩＶ１の入力ノードは第１の電位ＶＡとなっており、第２のインバータ回路ＩＶ２の入力ノードは第２の電位ＶＢとなっており、第３のインバータ回路ＩＶ３の入力ノードは第３の電位ＶＣとなっている。この状況において、第１の電位ＶＡが論理“Ｌ”レベルすなわち接地電位ＶＳＳであるとする。その場合、第２の電位ＶＢは論理“Ｈ”レベルすなわち内部生成電圧ＶＰＥＲＩとなり、第３の電位ＶＣは論理“Ｌ”レベルすなわち接地電位ＶＳＳとなる。
【００１９】
この状況において、図１４に示されるように、第１の電位ＶＡが論理“Ｌ”レベルすなわち接地電位ＶＳＳから論理“Ｈ”レベルすなわち内部生成電圧ＶＰＥＲＩに遷移したとする。
【００２０】
この場合、図１３（Ｂ）に示されるように、第１および第２のインバータ回路ＩＶ１、ＩＶ２には貫通電流Ｉ０が流れ、第２のインバータ回路ＩＶ２の入力ノードから第１のインバータ回路ＩＶ１のｎチャネルＭＯＳＦＥＴのソース電極へ放電電流Ｉ１が流れ、第２のインバータ回路ＩＶ２のｐチャネルＭＯＳＦＥＴのソース電極から第３のインバータ回路ＩＶ３の入力ノードへ放電電流が流れる。
【００２１】
詳述すると、貫通電流Ｉ０は、入力が｛（ＶＰＥＲＩ−ＶＳＳ）／２｝レベル付近にある時の貫通電流である。放電電流Ｉ１は、次段を放電する、接地電位ＶＳＳへ引き抜く際の電流である。充電電流Ｉ２は、次段を充電する、内部生成電圧ＶＰＲＥＩへ押し上げる際の電流である。
【００２２】
図１４は、負荷回路２２における信号遷移の概要を示す波形図である。図１４において、横軸は時刻ｔを示し、縦軸は電圧Ｖを示す。
【００２３】
図１４に示されるように、箇所１では、貫通電流Ｉ０及び充電電流Ｉ２によって、内部電源線２６上の内部生成電圧ＶＰＥＲＩは一時的に降下する。同様に、箇所２では、貫通電流Ｉ０及び放電電流Ｉ１によって、接地線２８上の接地電位ＶＳＳは一時的に上昇する。これらの内部生成電圧ＶＰＥＲＩの下降および接地電位ＶＳＳの上昇が、電源配線（内部電源線２６および接地線２８）への雑音となる。
【００２４】
続いて、シールド線自体にこのようなノイズが生じることのデメリットについて説明する。
【００２５】
図１５は図１３（Ａ）に示した負荷駆動回路２４を示す回路図であり、図１６は、この負荷駆動回路２４に使用される、比較回路（レギュレータ）であるオペアンプ（ＲＧ１）２４２の周波数‐利得特性の概要を示す特性図である。図１６において、横軸は入力信号である基準電圧ＶＲＥＦの周波数ｆ［Ｈｚ］を示し、縦軸はオペアンプ（ＲＧ１）２４２の利得Ｇ（ｄＢ）を示す。利得Ｇは、（ＶＰＥＲＩ／ＶＲＥＦ）（ｄＢ）で表される。
【００２６】
図１６において、基準電圧ＶＲＥＦの周波数ｆが低域の第１の周波数ｆ１であるとき、オペアンプ（ＲＧ１）２４２の利得Ｇは低域利得Ｇ０を持つとする。また、オペアンプ（ＲＧ１）２４２の利得Ｇが０（ｄＢ）であるときの基準電圧ＶＲＥＦの周波数ｆを、利得ゼロ周波数ｆｕで表す。基準電圧ＶＲＥＦの周波数ｆが第１の周波数ｆ１より高く、利得ゼロ周波数ｆｕより高い第２の周波数ｆ２のとき、オペアンプ（ＲＧ１）２４２の利得Ｇは、低域利得Ｇ０より低く、０（ｄＢ）より高い（すなわち、０＜Ｇ＜Ｇ０）。一方、基準電圧ＶＲＥＦの周波数ｆが利得ゼロ周波数ｆｕより高い第３の周波数ｆ３では、オペアンプ（ＲＧ１）２４２の利得Ｇは、０（ｄＢ）より低い（すなわち、Ｇ＜０）。
【００２７】
すなわち、入力（基準電圧）ＶＲＥＦの周波数ｆが高いほど、オペアンプ（ＲＧ１）２４２の利得Ｇが小さくなる特性を示す。オペアンプ（ＲＧ１）２４２の利得Ｇが正であれば、オペアンプ（ＲＧ１）２４２は、入力ＶＲＥＦの振動振幅に対して増幅する作用がある。オペアンプ（ＲＧ１）２４２の利得Ｇが負であれば、オペアンプ（ＲＧ１）２４２は、入力ＶＲＥＦの振動振幅に対して減衰する作用がある。
【００２８】
図１７（ａ）〜（ｃ）に、これらの説明図を示す。図１７（ａ）〜（ｃ）の各々において、横軸は時刻ｔ［ｓ］を表し、縦軸は電圧［Ｖ］を表す。
【００２９】
図１７（ａ）は、入力（基準電圧）ＶＲＥＦの周波数ｆが第１の周波数ｆ１であるときに、負荷駆動回路２４から出力される内部生成電圧ＶＰＥＲＩの変化特性を示す。図１７（ｂ）は、入力（基準電圧）ＶＲＥＦの周波数ｆが第２の周波数ｆ２であるときに、負荷駆動回路２４から出力される内部生成電圧ＶＰＥＲＩの変化特性を示す。図１７（ｃ）は、入力（基準電圧）ＶＲＥＦの周波数ｆが第３の周波数ｆ３であるときに、負荷駆動回路２４から出力される内部生成電圧ＶＰＥＲＩの変化特性を示す。
【００３０】
図１７（ａ）に示されるように、入力（基準電圧）ＶＲＥＦの周波数ｆが第１の周波数ｆ１であるとき、例えば、入力（基準電圧）ＶＲＥＦが振幅Ａで振動したとする。この場合、負荷駆動回路２４から出力される内部生成電圧ＶＰＥＲＩの振幅はＧ０倍となる。
【００３１】
一方、図１７（ｂ）に示されるように、入力（基準電圧）ＶＲＥＦの周波数ｆが第１の周波数ｆ１であるときは、図１７（ａ）に示されるときより、負荷駆動回路２４から出力される内部生成電圧ＶＰＥＲＩの振幅は小さくなる。
【００３２】
さらに、図１７（ｃ）に示されるように、入力（基準電圧）ＶＲＥＦの周波数ｆが第３の周波数ｆ３であるときは、負荷駆動回路２４から出力される内部生成電圧ＶＰＥＲＩの振幅は減衰に向かい、最終的にはその振幅はゼロになる。
【００３３】
以上より、シールド線を介して入力（基準電圧）ＶＲＥＦにノイズ成分が生じると、入力（基準電圧）ＶＲＥＦの周波数ｆが利得ゼロ周波数ｆｕより低い（ｆ＜ｆｕ）周波数帯では、負荷駆動回路２４がその雑音を増幅して内部生成電圧ＶＰＥＲＩが振動してしまう。そのため、シールド線にはできるだけノイズ成分が加わらないことが求められている。
【００３４】
例えば、内部電圧生成回路にて生成した基準電圧ＶＲＥＦなどは、特に安定に各駆動回路に伝達されることが望まれる。一方、半導体チップの小型化、構成回路の高集積化に伴い、各駆動回路の配置自由度は低下する。このため、内部電圧生成回路から駆動回路までの距離は長くなる傾向にある。このような長距離配線では、上記シールド線自体のノイズの影響はより顕著になってくる。
【課題を解決するための手段】
【００３５】
本発明による半導体装置は、所定電圧を発生する電圧発生回路を含み、所定電圧を出力端に出力する第１の回路と、第２の回路と、第１の回路の出力端を第２の回路の入力端に結線する第１の配線と、第１の配線を挟むように配置された一対のシールド線であって、一方には電圧発生回路および第２の回路の少なくとも一方を駆動する電源電位が供給され、他方には電圧発生回路および第２の回路の少なくとも一方を駆動する接地電位が供給される一対のシールド線と、を有して構成される。
【発明の効果】
【００３６】
本発明によると、第１の配線が、一方に電源電位が供給され、他方に接地電位が供給される、一対のシールド線で挟まれているので、ノイズ伝達をより効果的にシールドすることができる。
【図面の簡単な説明】
【００３７】
【図１】本発明の第１の実施形態に係る半導体装置を示すブロック図である。
【図２】図１に示した半導体装置に使用される、負荷駆動回路の構成の詳細を説明するためのブロック図である。
【図３】図１に示した半導体装置において、第１の回路（制御部）の送信回路から送出された所定電圧（基準電圧）ＶＲＥＦが、伝達配線を介して、第２の回路（駆動部）の負荷駆動回路へ伝達される様子を示すブロック図である。
【図４】図１に示した半導体装置の作用効果を説明するために使用される、第１の実施形態に係る半導体装置を、内部電圧生成回路を省いて示すブロック図である。
【図５】図１に図示した半導体装置の、チップ上での具体例であるＤＲＡＭの概要を示すブロック図である。
【図６】図１に示した半導体装置中の送信回路（送信側ボルテージフォロワ）の出力部分の断面構造を示す横断面図および縦断面図である。
【図７】本発明の第２の実施形態に係る半導体装置を示すブロック図である。
【図８】本発明の第２の実施形態の第１の変形例に係る半導体装置を示すブロック図である。
【図９】本発明の第２の実施形態の第２の変形例に係る半導体装置を示すブロック図である。
【図１０】本発明の第２の実施形態の第３の変形例に係る半導体装置を示すブロック図である。
【図１１】本発明の第２の実施形態の第４の変形例に係る半導体装置を示すブロック図である。
【図１２】図１１に示した半導体装置の作用効果を説明するために使用される、第２の実施形態の第４の変形例に係る半導体装置を、内部電圧生成回路を省いて示すブロック図である。
【図１３】受信側の駆動部のブロック図と、駆動部内の負荷回路の一部の詳細を示す回路図である。
【図１４】図１３に示した負荷回路における信号遷移の概要を示す波形図である。
【図１５】図１３に示した駆動部中の負荷駆動回路を示す回路図である。
【図１６】図１５に示す負荷駆動回路に使用される、比較回路（レギュレータ）であるオペアンプ（ＲＧ１）の周波数‐利得特性の概要を示す特性図である。
【図１７】入力（基準電圧）ＶＲＥＦの周波数ｆが、それぞれ、第１乃至第３の周波数ｆ１、ｆ２およびｆ３であるときに、負荷駆動回路から出力される内部生成電圧ＶＰＥＲＩの変化特性を示す特性図である。
【図１８】図１に示した半導体装置の作用効果を説明するために使用される、関連する半導体装置を、内部電圧生成回路を省いて示すブロック図である。
【発明を実施するための形態】
【００３８】
図１を参照して、本発明の第１の実施形態に係る半導体装置１について説明する。
【００３９】
図示の半導体装置１は、送信側に備えられた第１の回路１０と、受信側に備えられた第２の回路２０とを備える。第１の回路１０は出力端１０ＯＵＴを持ち、第２の回路２０は入力端２０ＩＮを持つ。第１の回路１０の出力端１０ＯＵＴと第２の回路２０の入力端２０ＩＮとは、伝達配線（第１の配線）３０を介して接続されている。換言すれば、伝達配線３０は、第１の回路１０の出力端１０ＯＵＴを第２の回路２０の入力端２０ＩＮに結線する。
【００４０】
第１の回路１０は、基準電圧ＶＲＥＦを発生する内部電圧生成回路１２を含む。基準電圧ＶＲＥＦは所定電圧とも呼ばれ、内部電圧生成回路１２は電圧発生回路とも呼ばれる。第１の回路１０は、内部電圧生成回路（電圧発生回路）１２で生成された基準電圧（所定電圧）ＶＲＥＦを出力端１０ＯＵＴに出力する。
【００４１】
第１の回路１０は、送信回路１４を有していても良い。図示の送信回路１４は、オペアンプからなるボルテージフォロワから構成されている。この技術分野において周知のように、ボルテージフォロワは、インピーダンスを変換して、それに入力する入力電圧と等しい電圧を、そのままその出力電圧として出力する。換言すれば、ボルテージフォロワは、高入力／低出力インピーダンスを持ち、入力電圧に等しい電圧をそのまま出力する回路である。このようなボルテージフォロワは、例えば、非反転入力端子（＋）を入力端子とし、出力端子を反転入力端子（−）に直接帰還させた演算増幅器（オペアンプ）などによって構成される。送信回路１４は、内部電圧生成回路１２で生成された基準電圧ＶＲＥＦに等しい電圧を、そのまま出力電圧ＶＲＥＦとして、伝達配線３０に出力する。換言すれば、送信回路１４は、第１の回路１０の出力端１０ＯＵＴの電圧を所定電圧ＶＲＥＦと等しくなるように制御する。
【００４２】
詳述すると、送信回路１４を構成するオペアンプには、電源電位ＶＤＤと接地電位ＶＳＳとが供給される。このオペアンプ１４の非反転入力端子（＋）には基準電圧ＶＲＥＦが供給される。オペアンプ１４の反転入力端子（−）は、オペアンプ１４の出力端子に接続されている。オペアンプ１４の出力端子は、当該第１の回路１０の出力端１０ＯＵＴに接続されている。
【００４３】
第１の回路１０は、制御部とも呼ばれる。すなわち、制御部１０は、基準電圧ＶＲＥＦによって伝達配線３０の電圧を制御する。
【００４４】
第２の回路２０は、伝達配線３０の電圧によって動作するので、駆動部とも呼ばれる。第２の回路２０は、負荷回路２２と負荷駆動回路２４とから構成される。
【００４５】
次に、図２を参照して、負荷駆動回路２４の構成について詳細に説明する。尚、図２では、図１に示した送信回路１４と伝達配線３０とを省略している。
【００４６】
内部電圧生成回路１２で生成した基準電圧ＶＲＥＦは、伝達配線を介して種々の負荷駆動回路２４に伝達され、負荷回路２２の駆動に用いられる。
【００４７】
負荷駆動回路２４の入力端２４ＩＮは、駆動部２０の入力端２０ＩＮに接続されている（図１参照）。負荷駆動回路２４は、その入力端２４ＩＮで、基準電圧ＶＲＥＦを受けて負荷回路２２を駆動する回路である。負荷駆動回路２４は、オペアンプから構成される比較回路（制御回路）２４２と、ｐチャネルＭＯＳＦＥＴ２４４とから構成されている。前述したように、比較回路２４２はレギュレータとも呼ばれる。
【００４８】
比較回路２４２には、電源電位ＶＤＤと接地電位ＶＳＳとが供給される。比較回路２４２の反転入力端子（−）には基準電圧ＶＲＥＦが供給され、比較回路２４２の非反転入力端子（＋）には内部生成電圧ＶＰＥＲＩが供給されている。したがって、内部生成電圧ＶＰＥＲＩが基準電圧ＶＲＥＦよりも高いときには、その比較回路２４２の出力信号の電圧レベルは上昇する。
【００４９】
比較回路２４２の出力端子は、ｐチャネルＭＯＳＦＥＴ（第１トランジスタ）２４４のゲート電極（制御電極）に接続されている。ｐチャネルＭＯＳＦＥＴ２４４のソース電極（第２主電極）には電源電位ＶＤＤが供給され、ｐチャネルＭＯＳＦＥＴ２４４のドレイン電極（第１主電極）は比較回路２４２の非反転入力端子（＋）に接続されている。ｐチャネルＭＯＳＦＥＴ２４４のドレイン電極が、当該負荷駆動回路２４の出力端２４ＯＵＴとなっている。負荷駆動回路２４の出力端２４ＯＵＴは、内部生成電圧ＶＰＥＲＩが供給される内部電源線２６に接続されている。
【００５０】
ｐチャネルＭＯＳＦＥＴ２４４は、比較回路２４２の出力信号に応答して、外部電源ノード（汎用パッド）４２から内部電源線２６へ電流を供給する。言い換えれば、比較回路２４２は、ｐチャネルＭＯＳＦＥＴ２４４のドレイン電極の電圧（内部生成電圧ＶＰＥＲＩ）が所定の電圧となるように、ｐチャネルＭＯＳＦＥＴ２４２のソース電極およびゲート電極間の電圧を制御する。以下で、より詳しく説明する。
【００５１】
内部生成電圧ＶＰＥＲＩが一定の電圧レベル（基準電圧ＶＲＥＦのレベル）のとき、比較回路２４２の出力信号は所定の電圧レベルにある。負荷回路２２が動作して内部生成電圧ＶＰＥＲＩを使用した場合、内部電源線２６から負荷回路２２へ電流が流れ、内部生成電圧ＶＰＥＲＩの電圧レベルは低下する。内部生成電圧ＶＰＥＲＩは比較回路２４２の非反転入力端子（＋）に入力されているから、当該内部生成電圧ＶＰＥＲＩが低下すると、比較回路２４２の出力信号の電圧レベルも低下する。この出力信号はｐチャネルＭＯＳＦＥＴ２４４のゲート電圧であるから、応じてｐチャネルＭＯＳＦＥＴ２４４のコンダクタンスは増加し、電源電位ＶＤＤから内部電源線２６に流れる電流が増加する。一方、ｐチャネルＭＯＳＦＥＴ２４４を介して流れる電流が、負荷回路２２が消費する電流よりも多くなると、内部生成電圧ＶＰＥＲＩの電圧レベルが上昇する。内部生成電圧ＶＰＥＲＩの電圧レベルが上昇して基準電圧ＶＲＥＦよりも高くなると、比較回路３の出力信号の電圧レベルが上昇し、ｐチャネルＭＯＳＦＥＴ２４４のコンダクタンスが低下する。これにより、ｐチャネルＭＯＳＦＥＴ２４４から内部電源線２６へ流れる電流量は低減または遮断される。即ち、内部生成電圧ＶＰＥＲＩが基準電圧ＶＲＥＦよりも高くなった場合には、ｐチャネルＭＯＳＦＥＴ２４４は電流を遮断または供給電流量を低減し、内部生成電圧ＶＰＥＲＩが基準電圧ＶＲＥＦよりも低くなった場合には、ｐチャネルＭＯＳＦＥＴ２４４は多くの電流を電源電位ＶＤＤから内部電源線２６へ供給する。これによって、内部生成電圧ＶＰＥＲＩは基準電圧ＶＲＥＦの電圧レベルに維持される。
【００５２】
尚、負荷回路２２は、図１３に示したような、内部生成電圧ＶＰＥＲＩを一方動作電源電圧として動作する回路であってよい。或いは、負荷回路２２は、この内部生成電圧ＶＰＥＲＩと接地電位ＶＳＳから一定の中間電圧（例えば、｛（ＶＰＥＲＩ＋ＶＳＳ）／２｝）を生成する回路であってもよく、また所定の信号線をこの内部生成電圧ＶＰＥＲＩに充電する回路（例えば、センスアンプ）であってもよい。いずれの構成においても、この負荷回路２２は、動作時には内部生成電圧ＶＰＥＲＩを使用して動作する回路であればよい。
【００５３】
また、内部電圧生成回路１２を駆動する電源電位および接地電位は安定している必要がある。そのため、内部電圧生成回路１２に電源電位および接地電位を供給する配線は、他の回路に駆動電源を供給する配線とは異なる専用パッド４６、４８に接続されていることが望ましい（図１参照）。なぜなら、電源または接地電位を供給する配線を専用のパッドに接続することで、他の回路で生じた電源または接地電位のノイズの影響を低減できるからである。このような専用パッド４６、４８から供給される電源電位および接地電位を、それぞれ、安定電源電位ＶＤＤＲおよび安定接地電位ＶＳＳＲと表記する。
【００５４】
図１に戻って、電源電位ＶＤＤは汎用パッド４２から供給され、接地電位ＶＳＳは汎用パッド４４から供給される。一方、上述したように、安定電源電位ＶＤＤＲは送信側に近い専用パッド４６から供給され、安定接地電位ＶＳＳＲは送信側に近い専用パッド４８から供給される。
【００５５】
本第１の実施の形態に係る半導体装置１は、伝達配線３０を挟むように配置された一対のシールド線５０を更に備える。すなわち、一対のシールド線５０は、第１のシールド線５１と、第２のシールド線５２とから構成されている。第１のシールド線５１には、汎用パッド４２から電源給電配線を介して電源電圧ＶＤＤが供給され、第２のシールド線５２には、汎用パッド４４から電源給電配線を介して接地電位ＶＳＳが供給されている。
【００５６】
上述したように、第２の回路（駆動部）２０には、汎用パッド４２を介して電源電位ＶＤＤが供給されており、汎用パッド４４を介して電源電位ＶＳＳが供給されている。したがって、一対のシールド線５０の一方（すなわち、第１のシールド線５１）には、第２の回路２０を駆動する電源電位ＶＤＤが供給され、他方（すなわち、第２のシールド線５２）には、第２の回路２０を駆動する接地電位ＶＳＳが供給されている。
【００５７】
尚、本第１の実施形態では、第１のシールド線５１には電源電圧ＶＤＤが供給されているが、後述する他の実施形態や変形例で示すように、第１のシールド線５１に、電圧発生回路１２を駆動する安定電源電圧ＶＤＤＲを供給するようにしてもよい。同様に、本第１の実施形態では、第２のシールド線５２には接地電位ＶＳＳが供給されているが、後述する他の実施形態や変形例で示すように、第２のシールド線５２に、電圧発生回路１２を駆動する安定接地電圧ＶＤＤＲを供給するようにしてもよい。
【００５８】
また、後で詳述するように、一対のシールド線５０は、伝達配線３０に沿って絶縁膜９０（後述する）を介して配置される。そして、本第１の実施の形態では、一対のシールド線５０の一方（すなわち、第１のシールド線５１）は、第２の回路２０に供給される電源電位ＶＤＤによって固定され、他方（すなわち、第２のシールド線５２）は、第２の回路２０に供給される接地電位ＶＳＳによって固定される。
【００５９】
前述したように、第１のシールド線５１は、電圧発生回路１２に供給される安定電源電位ＶＤＤＲによって固定されてもよく、第２のシールド線５２は、電圧発生回路１２に供給される安定接地電位ＶＳＳＲによって固定されてもよい。
【００６０】
尚、図示の半導体装置１は、半導体チップ（以下、単に「チップ」ともよぶ）６０上に形成されている。
【００６１】
すなわち、本第１の実施形態による半導体装置（１）は、所定電圧（ＶＲＥＦ）を発生する電圧発生回路（１２）を含み、所定電圧（ＶＦＥＲ）を出力端（１０ＯＵＴ）に出力する第１の回路（１０）と、第２の回路（２０）と、第１の回路（１０）の出力端（１０ＯＵＴ）を第２の回路（２０）の入力端（２０ＩＮ）に結線する伝達配線（３０）と、伝達配線（３０）を挟むように配置された一対のシールド線（５０）であって、一方（５１）には電圧発生回路（１２）および第２の回路（２０）の少なくとも一方を駆動する電源電位（ＶＤＤ；ＶＤＤＲ）が供給され、他方（５２）には電圧発生回路（１２）および第２の回路（２０）の少なくとも一方を駆動する接地電位（ＶＳＳ；ＶＳＳＲ）が供給される一対のシールド線（５０）と、を有して構成される。
【００６２】
換言すれば、本第１の実施形態による半導体装置（１）は、所定電圧（ＶＲＥＦ）を発生する電圧発生回路（１２）を含み、所定電圧（ＶＲＥＦ）によって伝達配線（３０）の電圧（ＶＲＥＦ）を制御する制御部（１０）と、伝達配線（３０）の電圧（ＶＲＥＦ）によって動作する駆動部（２０）と、伝達配線（３０）に沿って絶縁膜（９０）を介して配置された一対のシールド線（５０）であって、一方（５１）は電圧発生回路（１２）および駆動部（２０）の少なくとも一方に供給される電源電位（ＶＤＤ；ＶＤＤＲ）によって固定され、他方（５２）は電圧発生回路（１２）および駆動部（２０）の少なくとも一方に供給される接地電位（ＶＳＳ；ＶＳＳＲ）によって固定された、一対のシールド線（５０）と、を有して構成されている。
【００６３】
このような構成の半導体装置１において、図３に示されるように、第１の回路（制御部）１０の送信回路１４から送出された所定電圧（基準電圧）ＶＲＥＦは、伝達配線３０を介して、第２の回路（駆動部）２０の負荷駆動回路２４へ伝達される。
【００６４】
すなわち、内部電圧生成回路１２から負荷駆動回路２４までの距離が離れている場合、送信回路（送信側ボルテージフォロワ）１４によってインピーダンス変換してから基準電圧ＶＲＥＦを伝達する。
【００６５】
次に、図４および図１８を参照して、本第１の実施形態に係る半導体装置１の作用効果を、関連する半導体装置１’と比較しながら説明する。図４は本第１の実施形態に係る半導体装置１を示すブロック図であり、図１８は関連する半導体装置１’を示すブロック図である。但し、図４および図１８ともに、第１の回路（制御部）１０に備えられている内部電圧生成回路１２の図示を省略してある。
【００６６】
最初に、図１８を参照して、関連する半導体装置１’の問題点について説明する。関連する半導体装置１’においては、伝達配線３０をシールドする一対のシールド線５０（５１，５２）には、両方とも接地電位ＶＳＳが供給されている。
【００６７】
このように、一対のシールド線５０を接地電位ＶＳＳで、長距離シールドした場合、一対のシールド線５０上に重畳されたシールドのノイズ成分Ｎｓｈにより、電源電位ＶＤＤとのノイズマージンが減少する。何故なら、ＶＳＳノイズ成分ＮＶＳＳは電源電位ＶＤＤとは逆相だからである。その結果、負荷駆動回路２４が負荷回路２２を駆動した瞬間の接地電位ＶＳＳの浮きＮｆｌｏが、基準電圧ＶＲＥＦにノイズ成分ＮＶＳＳとして重畳される。
【００６８】
図４を参照すると、本第１の実施形態に係る半導体装置１においては、前述したように、伝達配線３０をシールドする一対のシールド配線５０では、一方（第１のシールド線）５１には電源電位ＶＤＤが供給され、他方（第２のシールド線）５２には接地電位ＶＳＳが供給されている。
【００６９】
このように、一対のシールド線５０の一方（第１のシールド線）５１を電源電位ＶＤＤで、他方（第２のシールド線）５２を接地電位ＶＳＳで、長距離シールドした場合、一対のシールド線５０上には、シールドのノイズ成分Ｎｓｈが重畳される。ＶＳＳノイズ成分ＮＶＳＳは電源電位ＶＤＤとは逆相であり、ＶＤＤノイズ成分ＮＶＤＤは接地電位ＶＳＳとは逆相である。そのため、ＶＳＳノイズ成分ＮＶＳＳとＶＤＤノイズ成分ＮＶＤＤとは逆相同士で打ち消しあい、電源電位ＶＤＤ、接地電位ＶＳＳ両方からのノイズマージンＮｍａｇを確保することが可能である。
【００７０】
図５は、図１に図示した半導体装置１の、チップ６０上での具体例であるダイナミック・ランダムアクセスメモリ（ＤＲＡＭ）の概要を示すブロック図である。
【００７１】
図示のＤＲＡＭにおいては、内部電圧生成回路１２に、第１乃至第３の送信回路１４−１、１４−２、１４−３が接続されている。
【００７２】
第１の送信回路１４−１の入力端は、第１の伝達配線３０−１を介して、第１の負荷駆動回路２４−１の入力端に接続されている。第１の伝達配線３０−１は、一方のシールド線５１に電源電圧ＶＤＤが供給され、他方のシールド線５２に接地電位ＶＳＳが供給される、一対のシールド線（５１，５２）によってシールドされている。第１の負荷駆動回路２４−１は、第１の負荷回路２２−１としての制御回路を駆動する。この制御回路２２−１は、ＤＲＡＭ全体の動作を制御するための回路である。
【００７３】
図示のＤＲＡＭは、４つのメモリセルアレイ７２を含む。各メモリセルアレイ７２は、１ビットを記憶するメモリセルが行（ロー）方向と列（カラム）方向にマトリクス状に多数配置されたものである。外部から供給されるアドレス信号により、メモリセルアレイ７２のアクセス対象となるローアドレス又はカラムアドレスが指定される。
【００７４】
各メモリセルアレイ７２には、ローデコーダ７４が接続されるとともに、リードライトアンプ２２−２を介してカラムデコーダ７６が接続されている。ローデコーダ７４は、アドレス信号により指定されたローアドレスに対応する１本のワード線を選択すると共に、列（カラム）側に配置されたリードライトアンプ２２−２を活性化する。一方、カラムデコーダ７６は、アドレス信号により指定されたカラムアドレスに対応する１本のビット線（データ線）を選択する。
【００７５】
第２の送信回路１４−２の入力端は、第２の伝達配線３０−２を介して、第２の負荷駆動回路２４−２の入力端に接続されている。第２の伝達配線３０−２は、一方のシールド線５１に電源電圧ＶＤＤが供給され、他方のシールド線５２に接地電位ＶＳＳが供給される、一対のシールド線（５１，５２）によってシールドされている。第１の負荷駆動回路２４−２は、リードライトアンプ２２−２を駆動する。このリードライトアンプ２２−２は、第２の負荷回路として動作する。
【００７６】
第３の送信回路１４−３の入力端は、第３の伝達配線３０−３を介して、第３の負荷駆動回路２４−３の入力端に接続されている。第３の伝達配線３０−３は、一方のシールド線５１に電源電圧ＶＤＤが供給され、他方のシールド線５２に接地電位ＶＳＳが供給される、一対のシールド線（５１，５２）によってシールドされている。第３の負荷駆動回路２４−３は、第３の負荷回路２２−３としての入出力回路を駆動する。この入出力回路２２−３は、カラムデコーダ７６と入出力端子との間で、アドレス信号やデータを入出力する回路である。
【００７７】
このようにメモリ（ＤＲＡＭ）の大容量化、高性能化にともなって、伝達配線長は長くなる傾向にある。
【００７８】
図６（Ａ）および図６（Ｂ）を参照して、図１に示した半導体装置１中の送信回路（送信側ボルテージフォロワ）１４の出力部分の断面構造について説明する。図６（Ａ）は、送信回路（送信側ボルテージフォロワ）１４の出力部分の構造を示す横断面図であり、図６（Ｂ）は、図６（Ａ）の線XII-XIIについての縦断面である。尚、図６（Ａ）は図６（Ｂ）の第２メタル層についての横断面図である。
【００７９】
図６（Ｂ）に示されるように、送信回路（送信側ボルテージフォロア）１４の出力部分には、ＰチャネルＭＯＳＦＥＴとＮチャネルＭＯＳＦＥＴとが形成されている。図６（Ｂ）において、紙面に向かって左側にＰチャネルＭＯＳＦＥＴが形成され、紙面に向かって右側にＮチャネルＭＯＳＦＥＴが形成されている。
【００８０】
詳述すると、Ｐ型基板８０内に、高濃度Ｎウェル層８１が形成されている。Ｐ型基板８０の主面近傍で、Ｐ型基板８０と高濃度Ｎウェル層８１との境界は素子分離層８５で分離されている。この高濃度Ｎウェル層８１内に、Ｎウェル層８２とＰウェル層８３とが形成されている。図示の例では、紙面に向かって左側にＮウェル層８２が形成され、紙面に向かって右側にＰウェル層８３が形成されている。Ｐ型基板８０の主面と平行な面近傍で、高濃度Ｎウェル層８１とＮウェル層８２との境界は素子分離層８５で分離され、高濃度Ｎウェル層８１とＰウェル層８３との境界は素子分離層８５で分離されている。さらに、Ｐ型基板８０の主面と平行な面近傍で、Ｎウェル層８２とＰウェル層８３との境界も素子分離層８５で分離されている。
【００８１】
Ｐ型基板８０の左側の主面近傍にＰ＋層８６が形成されている。高濃度Ｎウェル層８１の左側の主面近傍に、素子分離層８５間にＮ＋層８７が形成されている。Ｎウェル層８２の左側の主面近傍には、その左端から素子分離層８５、Ｎ＋層８７、素子分離層８５、およびＰ＋層８６がこの順番に形成されている。一方、Ｎウェル層８２の右側の主面近傍には、素子分離層８５に近接してＰ＋層８６が形成されている。このＮウェル層８２の主面近傍に形成された一対のＰ＋層８６間に、Ｐ型チャネルが形成される。このＰ型チャネル上には、ゲート酸化膜８８を介してポリメタル層８９が形成され、このポリメタル層８９上に第１のゲート（Ｇ１）９１が形成されている。
【００８２】
したがって、Ｎウェル層８２上には、第１のゲート（Ｇ１）９１を持ち、この第１のゲート（Ｇ１）９１の左側のＰ＋層８６をソース、右側のＰ＋層８６をドレインとする、ＰチャネルＭＯＳＦＥＴが形成される。
【００８３】
Ｐウェル層８３の右側の主面近傍には、その右端から素子分離層８５、Ｐ＋層８６、素子分離層８５、およびＮ＋層８７がこの順番に形成されている。一方、Ｐウェル層８３の左側の主面近傍には、素子分離層８５に近接してＮ＋層８７が形成されている。このＰウェル層８３の主面近傍に形成された一対のＮ＋層８７間に、Ｎ型チャネルが形成される。このＮ型チャネル上には、ゲート酸化膜８８を介してポリメタル層８９が形成され、このポリメタル層８９上に第２のゲート（Ｇ２）９２が形成されている。
【００８４】
したがって、Ｐウェル層８３上には、第２のゲート（Ｇ２）９２を持ち、この第２のゲート（Ｇ１）９２の右側のＮ＋層８７をソース、左側のＮ＋層８７をドレインとする、ＮチャネルＭＯＳＦＥＴが形成される。
【００８５】
Ｐ型基板８０の主面上には、絶縁膜９０が形成されている。この絶縁膜９０中には、Ｐ＋層８６およびＮ＋層８７に、第１スルーホール９３を介して接続された、タングステン層９４が形成されている。また、絶縁膜９０中には、タングステン層９４に第２スルーホール９５を介して接続された、第１メタル層９６が形成されている。絶縁膜９０中には、第１メタル層９６に第３スルーホール９７を介して、第２メタル層９８が形成されている。さらに、絶縁膜９０中には、第２メタル層９８に第４スルーホール９９を介して接続された、第３メタル層１０１が形成されている。
【００８６】
図６（Ｂ）から明らかなように、第２メタル層９８に、基準電圧ＶＲＥＦを伝達するための伝達配線３０と、第１のシールド線５１と、第２のシールド線５２とが形成されている。
【００８７】
伝達配線３０は、第３スルーホール９７、第１メタル層９６、第２スルーホール９５、タングステン層９４、第１スルーホール９３を介して、ＰチャネルＭＯＳＦＥＴのドレイン（Ｐ＋層８６）およびＮチャネルＭＯＳＦＥＴのドレイン（Ｎ＋層８７）に接続されている。とにかく、送信回路１４から出力された基準電圧ＶＲＥＦは、第２メタル層９８に形成された伝達配線３０によって伝達される。
【００８８】
図６（Ｂ）において、第２メタル層９８の左側に第１のシールド線５１が形成され、右側に第２のシールド線５２が形成されている。第１のシールド線５１には、第３メタル層１０１から電源電位ＶＤＤが供給されている。また、第２のシールド線５２には、第３メタル層１０１から接地電位ＶＳＳが供給されている。したがって、第３メタル層１０１は電源給電配線として使用され、第１のシールド線５１は電源電位ＶＤＤに固定され、第２のシールド線５２は接地電位ＶＳＳに固定される。
【００８９】
また、Ｐ型基板８０の主面近傍に形成されたＰ＋層８６には、第３メタル層１０１から、電源電位ＶＤＤが、第４スルーホール９９、第２メタル層９８、第３スルーホール９７、第１メタル層９６、第２スルーホール９５、タングステン層９４、および第１スルーホール９３を介して供給される。
【００９０】
同様に、高濃度Ｎウェル層８１の主面近傍に形成されたＮ＋層８７、Ｎウェル層８２の主面近傍に形成されたＮ＋層８７、およびＮウェル層８２の主面近傍に形成されたＰ＋層８６（ソース）には、第３メタル層１０１から、電源電位ＶＤＤが、第４スルーホール９９、第２メタル層９８、第３スルーホール９７、第１メタル層９６、第２スルーホール９５、タングステン層９４、および第１スルーホール９３を介して供給される。
【００９１】
一方、Ｐウェル層８３の主面近傍に形成されたＰ＋層８６およびＮ＋層８７（ソース）には、第３メタル層１０１から、接地電位ＶＳＳが、第４スルーホール９９、第２メタル層９８、第３スルーホール９７、第１メタル層９６、第２スルーホール９５、タングステン層９４、および第１スルーホール９３を介して供給される。
【００９２】
次に、本発明の第１の実施形態による半導体装置１の特別な技術的特徴（ＳＴＦ）について説明する。
【００９３】
上述したように、本発明の第１の実施形態による半導体装置１では、伝達配線３０の両脇に、一方（第１のシールド線）５１が電源電位ＶＤＤ、他方（第２のシールド線）５２が接地電位ＶＳＳに固定された一対のシールド線５０が、伝達配線３０を挟むように配置されている。特に、これらシールドを固定する電源電位ＶＤＤおよび接地電位ＶＳＳは、それぞれ、負荷駆動回路２４（第２の回路２０）を駆動している電源電位ＶＤＤおよび接地電位ＶＳＳである。
【００９４】
別言すれば、本発明の第１の実施形態による半導体装置１は、所定電圧ＶＲＥＦを発生する電圧発生回路１２を含み、所定電圧ＶＲＥＦを出力端１０ＯＵＴに出力する第１の回路１０と、第２の回路２０と、記第１の回路１０の出力端１０ＯＵＴを第２の回路２０の入力端２０ＩＮに結線する伝達配線３０と、伝達配線３０を挟むように配置された一対のシールド線５０であって、一方５１には第２の回路２０を駆動している電源電位ＶＤＤが供給され、他方５２には第２の回路２０を駆動している接地電位ＶＳＳが供給される一対のシールド線５０と、を備える。
【００９５】
換言すれば、本発明の第１の実施形態による半導体装置１は、所定電圧ＶＲＥＦを発生する電圧発生回路１２を含み、所定電圧ＶＲＥＦによって伝達配線３０の電圧を制御する制御部１０と、伝達配線３０の電圧によって動作する駆動部２０と、伝達配線３０に沿って絶縁膜９０を介して配置された一対のシールド線５０であって、一方５１は駆動部２０に供給される電源電位ＶＤＤによって固定され、他方５２は駆動部２０に供給される接地電位ＶＳＳによって固定された、一対のシールド線５０と、を備える。
【００９６】
上記特徴によって、伝達配線３０への雑音の影響を低減することができる。以下、その理由について詳述する。
【００９７】
伝達配線３０に沿って接地電位ＶＳＳ（又は電源電位ＶＤＤ）に固定したシールド線を設けること自体（図１８参照）は、配線周辺に配置された回路からの雑音や、隣接配線からのカップリングノイズの提供を低減することに効果的である。しかしながら、関連する半導体装置１’では、接地電位ＶＳＳ（又は電源電位ＶＤＤ）自体にも雑音が生じることが懸念される。
【００９８】
次に、接地電位ＶＳＳ（又は電源電位ＶＤＤ）自体に雑音が生じるメカニズムについて説明する。
【００９９】
図１３および図１４を参照して説明したように、図１４の箇所１では、貫通電流Ｉ０及び充電電流Ｉ２によって、内部電源線２６上の内部生成電圧ＶＰＥＲＩは一時的に降下する。同様に、図１４の箇所２では、貫通電流Ｉ０及び放電電流Ｉ１によって、接地線２８上の接地電位ＶＳＳは一時的に上昇する。これらの内部生成電圧ＶＰＥＲＩの下降および接地電位ＶＳＳの上昇が、電源配線（内部電源線２６および接地線２８）への雑音となる。
【０１００】
したがって、伝達配線３０の周囲に配置したシールド線を接地電位ＶＳＳのみ（又は電源電位ＶＤＤのみ）に固定するシールド方法（図１８）では、これら固定電位自体に生じる雑音を低減することができない。
【０１０１】
そこで、本発明の第１の実施形態に係る半導体装置１では、伝達配線３０の両脇に配置した一対のシールド線５０のうち、一方（第１のシールド線）５１を電源電位ＶＤＤに固定し、他方（第２のシールド線）５２を接地電位ＶＳＳに固定する。特に、雑音の生成源となる負荷駆動回路２４を駆動している電源電位ＶＤＤおよび接地電位ＶＳＳによって、一対のシールド線５０を固定する。負荷駆動回路２４の駆動時に電源電位ＶＤＤおよび接地電位ＶＳＳに生じる雑音は、互いに逆相である。
【０１０２】
次に、再び、図１３および図１４を参照して、ＶＤＤノイズＮＶＤＤ（図４参照）とＶＳＳノイズＮＶＳＳ（図４参照）とが互いに逆相となる理由について説明する。
【０１０３】
図１３（Ｂ）に示されるように、貫通電流Ｉ０、放電電流Ｉ１、および充電電流Ｉ２は、内部生成電圧ＶＰＥＲＩが供給される内部電源線２６から接地電位ＶＳＳが供給される接地線２８へ流れる。そのため、図１４に示されるように、内部生成電圧ＶＰＥＲＩと接地電位ＶＳＳとが、互いに逆相の雑音となる。
【０１０４】
従って、例えば、一方のシールド線（第２のシールド線）５２を固定している接地電位ＶＳＳにノイズが生じた場合、他方のシールド線（第１のシールド線）５１を固定している電源電位ＶＤＤにはこれとは逆相のノイズが生じることになり、伝達配線３０に重畳されるカップリングノイズは互いに打ち消しあう。尚、互いに異なる回路を駆動する電源電位および接地電位を供給しても、これらは逆相のノイズにならないので効果がない。このように、本構成によれば、伝達配線３０に対する周辺回路や隣接配線からのノイズの低減に加え、シールド線５０自体に生じるノイズからのカップリングノイズをも低減することができる。
【０１０５】
図７を参照して、本発明の第２の実施形態に係る半導体装置１Ａについて説明する。
【０１０６】
図示の半導体装置１Ａは、受信側に受信回路（受信側ボルテージフォロワ）３２を更に設けた点を除いて、図１に示した半導体装置１と同様の構成を有する。図１に示す構成要素と同一の機能を有するものには同一の参照符号を付し、以下では説明の簡略化のために相違点についてのみ説明する。
【０１０７】
図示の受信回路３２は、送信側に設けた送信回路１４と同じ電源電位ＶＤＤおよび接地電位ＶＳＳで動作する。伝達配線３０の電圧は、この受信回路３２を介して、第２の回路（駆動部）２０に供給される。
【０１０８】
受信回路３２は、送信側に設けられた送信回路１４と同様の構成を有する。図示の受信回路３２は、オペアンプからなるボルテージフォロワから構成されている。この技術分野において周知のように、ボルテージフォロワは、インピーダンスを変換して、それに入力する入力電圧と等しい電圧をそのままその出力電圧として出力する。すなわち、ボルテージフォロワは、高入力／低出力インピーダンスを持ち、入力電圧に等しい電圧をそのまま出力する回路である。したがって、受信回路３２は、高入力インピーダンスを持ち、伝達配線３０の基準電圧（所定電圧）ＶＲＥＦに等しい電圧を、そのまま出力電圧ＶＲＥＦとして、第２の回路（駆動部）２０へ送出する。換言すれば、受信回路３２は、第２の回路２０の入力端２０ＩＮの電圧を伝達配線３０の所定電圧ＶＲＥＦと等しくなるように制御する回路である。
【０１０９】
詳述すると、受信回路３２を構成するオペアンプには、汎用パッド４２を介して電源電位ＶＤＤが、汎用パッド４４を介して接地電位ＶＳＳが供給される。このオペアンプ３２の非反転入力端子（＋）には、伝達配線３０の基準電圧（所定電圧）ＶＲＥＦが供給される。オペアンプ３２の反転入力端子（−）は、オペアンプ３２の出力端子に接続されている。オペアンプ３２の出力端子は、第２の回路２０の入力端２０ＩＮに接続されている
このような構成により、伝達配線３０の信号に長距離配線３０によって同相ノイズが発生したとしても、電源電位ＶＤＤ、接地電位ＶＳＳ、および基準電圧ＶＲＥＦが共に同相なので、受信回路３２の入力電位差は変わらない。したがって、受信回路３２の出力には影響しない。
【０１１０】
次に、本発明の第２の実施形態による半導体装置１Ａの特別な技術的特徴について説明する。
【０１１１】
上述したように、本発明の第２の実施形態による半導体装置１Ａでは、伝達配線３０の両脇に、一方（第１のシールド線）５１が電源電位ＶＤＤに、他方（第２のシールド線）５２が接地電位ＶＳＳに固定された一対のシールド線５０が、伝達配線３０を挟むように配置されている。特に、これらシールドを固定する電源電位ＶＤＤおよび接地電位ＶＳＳは、それぞれ、負荷駆動回路２４（第２の回路２０）を駆動している電源電位ＶＤＤおよび接地電位ＶＳＳである。
【０１１２】
すなわち、本発明の第２の実施形態に係る半導体装置１Ａは、図１に図示した、上記第１の実施形態に係る半導体装置１と同様の特別な技術的特徴（ＳＴＦ）を有している。
【０１１３】
上記特徴によって、伝達配線３０への雑音の影響を低減することができる。
【０１１４】
図８を参照して、本発明の第２の実施形態の第１の変形例に係る半導体装置１Ｂについて説明する。
【０１１５】
図示の半導体装置１Ｂは、後述するように、送信回路１４および受信回路３２への給電の仕方が相違する点を除いて、図７に示した半導体装置１Ａと同様の構成を有する。図７に示す構成要素と同一の機能を有するものには同一の参照符号を付し、以下では説明の簡略化のために相違点についてのみ説明する。
【０１１６】
送信回路（送信用ボルテージフォロワ）１４を駆動する電源を、送信側に近い専用パッド４６、４８から供給している。すなわち、送信回路（送信用ボルテージフォロワ）１４には、送信側に近い専用パッド４６を介して安定電源電位ＶＤＤＲが供給され、送信側に近い専用パッド４８を介して安定接地電位ＶＳＳＲが供給されている。このような構成を採用することにより、送信回路（送信用ボルテージフォロワ）１４から出力される信号（即ち、伝達対象信号）ＶＲＥＦ自体に生じるノイズを低減できる。
【０１１７】
このように、第１の変形例に係る半導体装置１Ｂでは、送信回路１４を駆動する電源電位および接地電位は、専用パッド４６、４７に接続する配線から供給されている。
【０１１８】
このとき、受信回路（受信用ボルテージフォロワ）３２の駆動電源は、送信回路（送信用ボルテージフォロワ）１４の駆動電源と同じパッドから供給されることが前提である。したがって、受信回路（受信用ボルテージフォロワ）３２の駆動電源も、送信側に近い専用パッド４６、４８から電源給電配線１０１を介して供給される。すなわち、受信回路（受信用ボルテージフォロワ）３２には、送信側に近い専用パッド４６から電源給電配線１０１を介して安定電源電位ＶＤＤＲが供給され、送信側に近い専用パッド４８から電源給電配線１０１を介して安定接地電位ＶＳＳＲが供給される。
【０１１９】
このように、第１の変形例に係る半導体装置１Ｂでは、受信回路３２を駆動する電源電位および接地電位は、送信回路１４と同じ専用配線４６、４８に接続する配線から供給される。
【０１２０】
次に、本発明の第２の実施形態の第１の変形例による半導体装置１Ｂの特別な技術的特徴について説明する。
【０１２１】
上述したように、本発明の第２の実施形態の第１の変形例による半導体装置１Ｂでは、伝達配線３０の両脇に、一方（第１のシールド線）５１が電源電位ＶＤＤに、他方（第２のシールド線）５２が接地電位ＶＳＳに固定された一対のシールド線５０が、伝達配線３０を挟むように配置されている。特に、これらシールドを固定する電源電位ＶＤＤおよび接地電位ＶＳＳは、それぞれ、負荷駆動回路２４（第２の回路２０）を駆動している電源電位ＶＤＤおよび接地電位ＶＳＳである。
【０１２２】
すなわち、本発明の第２の実施形態の第１の変形例に係る半導体装置１Ｂは、図１に図示した、上記第１の実施形態に係る半導体装置１と同様の特別な技術的特徴（ＳＴＦ）を有している。
【０１２３】
図９を参照して、本発明の第２の実施形態の第２の変形例に係る半導体装置１Ｃについて説明する。
【０１２４】
図示の半導体装置１Ｃは、後述するように、一対のシールド線５０への給電の仕方が相違する点を除いて、図７に示した半導体装置１Ａと同様の構成を有する。図７に示す構成要素と同一の機能を有するものには同一の参照符号を付し、以下では説明の簡略化のために相違点についてのみ説明する。
【０１２５】
すなわち、一対のシールド線５０において、一方（第１のシールド線）５１には、送信側に近い専用パッド４６を介して安定電源電位ＶＤＤＲが供給され、他方（第２のシールド線）５２には、送信側に近い専用パッド４８を介して安定電源電位ＶＳＳＲが供給されている。
【０１２６】
このように、一対のシールド線５０を固定する安定電源電位ＶＤＤＲおよび安定接地電位ＶＳＳＲを送信側に近い専用パッド４６、４８から供給することで、一対のシールド線５０自体に生じるノイズを低減できる。
【０１２７】
このように、第２の変形例に係る半導体装置１Ｃでは、一対のシールド線５０を固定する電源電位および接地電位は、専用パッド４６、４８に接続する配線から供給されている。
【０１２８】
次に、本発明の第２の実施形態の第２の変形例による半導体装置１Ｃの特別な技術的特徴について説明する。
【０１２９】
上述したように、本発明の第２の実施形態の第２の変形例による半導体装置１Ｃでは、伝達配線３０の両脇に、一方（第１のシールド線）５１が安定電源電位ＶＤＤＲに、他方（第２のシールド線）５２が安定接地電位ＶＳＳＲに固定された一対のシールド線５０が、伝達配線３０を挟むように配置されている。特に、これらシールドを固定する安定電源電位ＶＤＤＲおよび安定接地電位ＶＳＳＲは、それぞれ、内部電圧生成回路１２を駆動している安定電源電位ＶＤＤＲおよび安定接地電位ＶＳＳＲである。
【０１３０】
すなわち、本発明の第２の実施形態の第２の変形例に係る半導体装置１Ｃは、図１に図示した、上記第１の実施形態に係る半導体装置１と同様の特別な技術的特徴（ＳＴＦ）を有している。
【０１３１】
図１０を参照して、本発明の第２の実施形態の第３の変形例に係る半導体装置１Ｄについて説明する。
【０１３２】
図示の半導体装置１Ｄは、後述するように、送信回路１４、受信回路３２、および一対のシールド線５０への給電の仕方が相違する点を除いて、図７に示した半導体装置１Ａと同様の構成を有する。図７に示す構成要素と同一の機能を有するものには同一の参照符号を付し、以下では説明の簡略化のために相違点についてのみ説明する。
【０１３３】
送信回路（送信用ボルテージフォロワ）１４を駆動する電源を、送信側に近い専用パッド４６、４８から供給している。すなわち、送信回路（送信用ボルテージフォロワ）１４には、送信側に近い専用パッド４６を介して安定電源電位ＶＤＤＲが供給され、送信側に近い専用パッド４８を介して安定接地電位ＶＳＳＲが供給されている。
【０１３４】
同様に、受信回路（受信用ボルテージフォロワ）３２の駆動電源も、送信側に近い専用パッド４６、４８から供給される。すなわち、受信回路（受信用ボルテージフォロワ）３２には、送信側に近い専用パッド４６から電源給電配線１０１を介して安定電源電位ＶＤＤＲが供給され、送信側に近い専用パッド４８から電源給電配線１０１を介して安定接地電位ＶＳＳＲが供給される。
【０１３５】
また、一対のシールド線５０において、一方（第１のシールド線）５１には、送信側に近い専用パッド４６から電源給電配線１０１を介して安定電源電位ＶＤＤＲが供給され、他方（第２のシールド線）５２には、送信側に近い専用パッド４８から電源給電配線１０１を介して安定接地電位ＶＳＳＲが供給されている。
【０１３６】
すなわち、この第３の変形例は、上記第１の変形例と第２の変形例とを組合せたものに相当する。
【０１３７】
このような構成を採用することにより、送信回路（送信用ボルテージフォロワ）１４から出力される信号（即ち、伝達対象信号）ＶＲＥＦ自体に生じるノイズを低減できる。また、一対のシールド線５０を固定する安定電源電位ＶＤＤＲおよび安定接地電位ＶＳＳＲを、送信側に近い専用パッド４６、４８から供給することで、一対のシールド線５０自体に生じるノイズを低減できる。
【０１３８】
このように、第３の変形例に係る半導体装置１Ｄでは、送信回路１４を駆動する電源電位および接地電位は、専用パッド４６、４８に接続する配線から供給される。そして、受信回路３２を駆動する電源電位および接地電位も、送信側１４と同じ専用パッド４６、４８に接続する配線から供給されている。さらに、一対のシールド線５０を固定する電源電位および接地電位も、専用パッド４６、４８に接続する配線から供給されている。また、内部電圧生成回路１２を駆動する電源は、専用パッド４６、４８に接続する配線から供給されている。
【０１３９】
次に、本発明の第２の実施形態の第３の変形例による半導体装置１Ｄの特別な技術的特徴について説明する。
【０１４０】
上述したように、本発明の第２の実施形態の第３の変形例による半導体装置１Ｄでは、伝達配線３０の両脇に、一方（第１のシールド線）５１が安定電源電位ＶＤＤＲに、他方（第２のシールド線）５２が安定接地電位ＶＳＳＲに固定された一対のシールド線５０が、伝達配線３０を挟むように配置されている。特に、これらシールドを固定する安定電源電位ＶＤＤＲおよび安定接地電位ＶＳＳＲは、それぞれ、内部電圧生成回路１２を駆動している安定電源電位ＶＤＤＲおよび安定接地電位ＶＳＳＲである。
【０１４１】
すなわち、本発明の第２の実施形態の第３の変形例に係る半導体装置１Ｄは、図１に図示した、上記第１の実施形態に係る半導体装置１と同様の特別な技術的特徴（ＳＴＦ）を有している。
【０１４２】
図１１を参照して、本発明の第２の実施形態の第４の変形例に係る半導体装置１Ｅについて説明する。
【０１４３】
図示の半導体装置１Ｅは、後述するように、一対のシールド線５０を電源給電配線として併用している点を除いて、図１０に示した半導体装置１Ｄと同様の構成を有する。図１０に示す構成要素と同一の機能を有するものには同一の参照符号を付し、以下では説明の簡略化のために相違点についてのみ説明する。
【０１４４】
図１０に示した半導体装置１Ｄにおいては、内部電圧生成回路１２および送信回路１４には、送信側に近い専用パッド４６、４６から、安定電源電位ＶＤＤＲおよび安定電源電位ＶＳＳＲが供給されている。そして、一対のシールド線５０および受信回路３２には、この送信側に近い専用パッド４６、４８から、電源給電配線１０１を介して、安定電源電位ＶＤＤＲおよび安定電源電位ＶＳＳＲが供給されている。
【０１４５】
これに対して、図１１に示した半導体装置１Ｅにおいては、受信回路３２および一対のシールド線５０には、受信側に近い専用パッド４６Ａ、４８Ａから、安定電源電位ＶＤＤＲおよび安定電源電位ＶＳＳＲが供給されている。そして、送信回路１４および内部電圧生成回路１２には、この受信側に近い専用パッド４６Ａ、４８Ａから、電源給電配線を介してではなく一対のシールド線５０を介して、安定電源電位ＶＤＤＲおよび安定電源電位ＶＳＳＲが供給されている。
【０１４６】
このように、一対のシールド線５０を電源給電配線として併用することで、図６（Ｂ）に示した、絶縁膜９０中に形成した３層メタル配線を簡略化できる。すなわち、電源電位ＶＤＤおよび接地電位ＶＳＳを供給するための第３メタル層１０１を省略することができる。
【０１４７】
このような構成の半導体装置１Ｅは、送信部（内部電圧生成回路１２、送信回路１４）と受信部（受信回路３２、負荷駆動回路２４、負荷回路２２）とが離れている場合に有効である。
【０１４８】
尚、図１１に示した半導体装置１Ｅでは、受信側に近い専用パッド４６Ａ、４８Ａから安定電源電位ＶＤＤＲおよび安定接地電位ＶＳＳＲを供給しているが、送信側に近い専用パッド４６、４８から安定電源電位ＶＤＤＲおよび安定接地電位ＶＳＳＲを供給するようにしてもよい。この場合、内部電圧生成回路１２、送信回路１４、および一対のシールド線５０には、送信側に近い専用パッド４６、４８から、安定電源電位ＶＤＤＲおよび安定電源電位ＶＳＳＲが供給される。そして、受信回路３２には、この送信側に近い専用パッド４６、４８から、電源給電配線を介してではなく一対のシールド線５０を介して、安定電源電位ＶＤＤＲおよび安定電源電位ＶＳＳＲが供給されることになる。
【０１４９】
長距離にわたる配線層を省略化したい場合には、第４の変形例が有効であり、ノイズの影響をより低減したい場合には、上記第１乃至第３の変形例が有効である。
【０１５０】
次に、図１２を参照して、本第２の実施形態の第４の変形例に係る半導体装置１Ｅの作用効果について説明する。図１２は、半導体装置１Ｅを示すブロック図であるが、第１の回路（制御部）１０に備えられている内部電圧生成回路１２の図示を省略してある。
【０１５１】
半導体装置１Ｅにおいては、前述したように、伝達配線３０をシールドする一対のシールド配線５０では、一方（第１のシールド線）５１には安定電源電位ＶＤＤＲが供給され、他方（第２のシールド線）５２には安定接地電位ＶＳＳＲが供給されている。
【０１５２】
このように、一対のシールド線５０の一方（第１のシールド線）５１を安定電源電位ＶＤＤで、他方（第２のシールド線）５２を安定接地電位ＶＳＳで、長距離シールドした場合、安定電源ＶＳＳＲ（ＶＤＤＲ）は、電源ＶＤＤ（ＶＳＳ）に比べて充放電電流が少なく、変動が小さい。そのため、安定電源電位ＶＤＤおよび安定接地電位ＶＳＳをシールドとして適用すると、より大きな効果が期待できる。
【０１５３】
また、送信側の送信回路１４と同じ電源系ＶＤＤＲ−ＶＳＳＲを用いた受信回路３２を用意することで、長距離配線上にて同相ノイズが加わったとしても、受信回路３２の入力電位差は変わらないため、受信回路３２の出力変動を抑えることができる。
【０１５４】
このように、第４の変形例に係る半導体装置１Ｅでは、一対のシールド線５０は、送信回路１４、受信回路３２、又は、内部電圧生成回路１２に電源電位および接地電位を供給するための配線によって構成されている。
【０１５５】
次に、本発明の第２の実施形態の第４の変形例による半導体装置１Ｅの特別な技術的特徴（ＳＴＦ）について説明する。
【０１５６】
上述したように、本発明の第２の実施形態の第４の変形例による半導体装置１Ｅでは、伝達配線３０の両脇に、一方（第１のシールド線）５１が安定電源電位ＶＤＤＲに、他方（第２のシールド線）５２が安定接地電位ＶＳＳＲに固定された一対のシールド線５０が、伝達配線３０を挟むように配置されている。特に、これらシールドを固定する安定電源電位ＶＤＤＲおよび安定接地電位ＶＳＳＲは、それぞれ、内部電圧生成回路１２を駆動している安定電源電位ＶＤＤＲおよび安定接地電位ＶＳＳＲである。
【０１５７】
すなわち、本発明の第２の実施形態の第４の変形例に係る半導体装置１Ｅは、図１に図示した、上記第１の実施形態に係る半導体装置１と同様の特別な技術的特徴（ＳＴＦ）を有している。
【０１５８】
以上、本発明を、その実施の形態を参照して特に示し説明してきたが、本発明は上述した実施の形態に限定されない。当業者によって、請求の範囲に規定された本発明の精神と範囲を逸脱せずに、形式や詳細において種々の変形がなされると理解される。
【０１５９】
例えば、上記実施の形態では、一対のシールド線５０が伝達配線３０を挟むように配置するとして説明したが、その配置位置は、伝達配線３０に対して左右に配置されていても上下に配置されていても良い。すなわち、本発明の一対のシールド線５０は、伝達配線３０を挟むように配置されていれば、特定の配置位置に限定されない。
【０１６０】
上記第２の実施形態の第１乃至第４の変形例は、第１の実施形態にも適用できる。具体的には、第２の実施形態の第１乃至第４の変形例において、受信回路３２を持たない構成であって良い。
【０１６１】
また、上記一対のシールド線５０は一組だけに限定されず、複数組あっても良い。
【０１６２】
さらに、上記実施の形態では、一対のシールド線５０によってノイズから保護する伝達配線３０には、内部電圧生成回路１２で生成した基準電圧ＶＲＥＦを印加して伝送されるとして説明したが、伝達配線３０に印加される電圧はこれに限定されない。例えば、各種回路の駆動条件を決める命令信号などであっても良い。
【０１６３】
本発明は、様々な半導体装置に搭載することができる。即ち、半導体装置は、それぞれ情報記憶機能を備えたＣＰＵ（Central Processing Unit）、ＭＣＵ（Micro Control Unit）、ＤＳＰ（Digital Signal Processor）、ＡＳＩＣ（Application Specific Integrated Circuit）、ＡＳＳＰ（Application Specific Standard Circuit）等の半導体製品全般に、本願発明が適用できる。また本願を適用したデバイスは、ＳＯＣ（システムオンチップ）、ＭＣＰ（マルチチップパッケージ）やＰＯＰ（パッケージオンパッケージ）等の半導体装置に適用できる。また、トランジスタは、電界効果トランジスタ（Filed Effect Transistor; FET）であればよく、ＭＯＳ（Metal Oxide Semiconductor）以外にもＭＩＳ（Metal-Insulator Semiconductor）、ＴＦＴ（Thin Film Transistor）等の様々なＦＥＴに適用できる。トランジスタは、ＦＥＴ以外のトランジスタであっても良い。また、Ｐチャンネル型のトランジスタまたはＰＭＯＳトランジスタは、第１導電型のトランジスタ、Ｎチャンネル型のトランジスタまたはＮＭＯＳトランジスタは、第２導電型のトランジスタの代表例である。更に、Ｐ型の半導体基板に限らず、Ｎ型の半導体基板であっても良いし、ＳＯＩ（Silicon on Insulator）構造の半導体基板であっても、それ以外の半導体基板であっても良い。
【符号の説明】
【０１６４】
１、１Ａ、１Ｂ、１Ｃ、１Ｄ、１Ｅ    半導体装置
１０    第１の回路（制御部）
１０ＯＵＴ    出力端
１２    内部電圧生成回路（電圧発生回路）
１４    送信回路（送信側ボルテージフォロワ）
１４−１    第１の送信回路
１４−２    第２の送信回路
１４−３    第３の送信回路
２０    第２の回路（駆動部）
２０ＩＮ    入力端
２２    負荷回路
２２−１    制御回路（第１の負荷回路）
２２−２    リードライトアンプ（第２の負荷回路）
２２−３    入出力回路（第３の負荷回路）
２４    負荷駆動回路
２４−１    第１の負荷駆動回路
２４−２    第２の負荷駆動回路
２４−３    第３の負荷駆動回路
２４２    比較回路（レギュレータ）
２４４    ｐチャネルＭＯＳＦＥＴ
２６    内部電源線
２８    接地線
３０    伝達配線（第１の配線）
３０−１    第１の伝達配線（第１の配線）
３０−２    第２の伝達配線（第１の配線）
３０−３    第３の伝達配線（第１の配線）
３２    受信回路（受信側ボルテージフォロワ）
４２、４４    汎用パッド
４６、４８    送信側に近い専用パッド
４６Ａ、４８Ａ    受信側に近い専用パッド
５０    一対のシールド線
５１    第１のシールド線
５２    第２のシールド線
６０    半導体チップ（チップ）
７２    メモリセルアレイ
７４    ローデコーダ
７６    カラムデコーダ
８０    Ｐ型基板
８１    高濃度Ｎウェル層
８２    Ｎウェル層
８３    Ｎウェル層
８５    素子分離層
８６    Ｐ＋層
８７    Ｎ＋層
８８    ゲート酸化膜
８９    ポリメタル層
９０    絶縁膜
９１    第１のゲート
９２    第２のゲート
９３    第１スルーホール
９４    タングステン層
９５    第２スルーホール
９６    第１メタル層
９７    第３スルーホール
９８    第２メタル層
９９    第４スルーホール
１０１    第３メタル層
ＶＤＤ    電源電位
ＶＳＳ    接地電位
ＶＤＤＲ    安定電源電位
ＶＳＳＲ    安定接地電位
ＶＲＥＦ    基準電圧（所定電圧）
ＶＰＥＲＩ    内部生成電圧
【図１】
2012099735.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
2012099735.tif 000012
【図１１】
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【図１２】
2012099735.tif 000014
【図１３】
2012099735.tif 000015
【図１４】
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【図１５】
2012099735.tif 000017
【図１６】
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【図１７】
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【図１８】
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