(57)【要約】【課題】ゲート電圧に対する遅延調整を行わずに、クロスポイントの変動を抑えること。【解決手段】駆動部１００と出力部１０１は、カレントミラー構成により、プロセス、電圧、温度条件が変動しても共に同一の変動となるため、入力信号ＩＮＴの信号レベルが“Ｈ”から“Ｌ”に切り替わる際、ＭＯＳＦＥＴ３、６がオンしているときに、ＭＯＳＦＥＴ５、４がオフ状態からオン状態に速く切り替わることはない。従って、クロスポイントの変動を抑えることができる。また、この構成により、ゲート電圧ＰＬ、ＰＲ、ＮＬ、ＮＲは、電源電圧ＶＳＳからＶＤＤまでフルスイングされないため、ＭＯＳＦＥＴ３、６をオンさせ、ＭＯＳＦＥＴ５、４をオフさせる場合、ゲート電圧ＰＬの立ち下がりに対してゲート電圧ＮＬの立ち下がりに遅延をもたせたり、ゲート電圧ＮＲの立ち上がりに対してゲート電圧ＰＲの立ち上がりに遅延をもたせたりする必要がない。【選択図】図３
2012105135.tif 000002
【特許請求の範囲】
【請求項１】
直列接続され、ゲートに供給されるＰ型用ゲート電圧、Ｎ型用ゲート電圧に応じてそれぞれオンする第１のＰ型出力トランジスタ、第１のＮ型出力トランジスタを備え、前記第１のＰ型出力トランジスタと前記第１のＮ型出力トランジスタ間に設けられた正転出力ノードから出力信号を出力する第１の出力回路と、
直列接続され、ゲートに供給される前記Ｐ型用ゲート電圧、前記Ｎ型用ゲート電圧に応じてそれぞれオンする第２のＰ型出力トランジスタ、第２のＮ型出力トランジスタを備え、前記第２のＰ型出力トランジスタと前記第２のＮ型出力トランジスタ間に設けられた反転出力ノードから前記出力信号の反転信号である反転出力信号を出力する第２の出力回路と、
前記第１、２の出力回路に接続された駆動部と
を具備し、
前記駆動部は、
前記第１のＰ型出力トランジスタと共にカレントミラー回路を構成する第１のＰ型ミラートランジスタと、
前記第２のＮ型出力トランジスタと共にカレントミラー回路を構成する第１のＮ型ミラートランジスタと、
前記第２のＰ型出力トランジスタと共にカレントミラー回路を構成する第２のＰ型ミラートランジスタと、
前記第１のＮ型出力トランジスタと共にカレントミラー回路を構成する第２のＮ型ミラートランジスタと、
前記第１のＰ型ミラートランジスタと前記第１のＮ型ミラートランジスタ間に接続され、入力信号の信号レベルが第１のレベルであるとき、前記第１のＰ型出力トランジスタ、前記第２のＮ型出力トランジスタのゲートにそれぞれ前記Ｐ型用ゲート電圧、前記Ｎ型用ゲート電圧を供給して、前記出力信号、前記反転出力信号の信号レベルをそれぞれ第１のレベル、第２のレベルにする第１のスイッチ部と、
前記第２のＰ型ミラートランジスタと前記第２のＮ型ミラートランジスタ間に接続され、前記入力信号の信号レベルが第２のレベルであるとき、前記第１のＮ型出力トランジスタ、前記第２のＰ型出力トランジスタのゲートにそれぞれ前記Ｎ型用ゲート電圧、前記Ｐ型用ゲート電圧を供給して、前記出力信号、前記反転出力信号の信号レベルをそれぞれ第２のレベル、第１のレベルにする第２のスイッチ部と
を備えた差動出力回路。
【請求項２】
第１の電源電圧を供給する第１の電源と前記第１のＰ型出力トランジスタ、前記第２のＰ型出力トランジスタ間に接続された第１の電流源と、
前記第１の電源電圧より低い第２の電源電圧を供給する第２の電源と前記第１のＮ型出力トランジスタ、前記第２のＮ型出力トランジスタ間に接続された第２の電流源と
を更に具備する請求項１に記載の差動出力回路。
【請求項３】
前記第１の電源と前記第１のＰ型ミラートランジスタ、前記第２のＰ型ミラートランジスタ間に接続された第３の電流源と、
前記第２の電源と前記第１のＮ型ミラートランジスタ、前記第２のＮ型ミラートランジスタ間に接続された第４の電流源と
を更に具備する請求項２に記載の差動出力回路。
【請求項４】
前記第１の電流源と前記第３の電流源は、
ゲートに第１のバイアス電圧が供給され、前記第１のバイアス電圧に応じてオンするＰ型電流源トランジスタ
を備え、
前記第２の電流源と前記第４の電流源は、
ゲートに第２のバイアス電圧が供給され、前記第２のバイアス電圧に応じてオンするＮ型電流源トランジスタ
を備えた請求項３に記載の差動出力回路。
【請求項５】
前記正転出力ノードと前記反転出力ノード間には終端抵抗が設けられている
請求項１〜４のいずれかに記載の差動出力回路。
【請求項６】
前記第１のスイッチ部は、
前記第１のＰ型ミラートランジスタと前記第１のＮ型ミラートランジスタ間に接続された第１のトランスファーゲートであり、
ゲートに前記入力信号が供給され、前記入力信号の信号レベルが第１のレベルであるときにオンする第１のＮ型スイッチトランジスタと、
ゲートに前記入力信号の反転信号である反転入力信号が供給され、前記反転入力信号の信号レベルが第２のレベルであるときにオンする第１のＰ型スイッチトランジスタと
を備え、
前記第２のスイッチ部は、
前記第２のＰ型ミラートランジスタと前記第２のＮ型ミラートランジスタ間に接続された第２のトランスファーゲートであり、
ゲートに前記入力信号が供給され、前記入力信号の信号レベルが第１のレベルであるときにオンする第２のＮ型スイッチトランジスタと、
ゲートに前記反転入力信号が供給され、前記反転入力信号の信号レベルが第２のレベルであるときにオンする第２のＰ型スイッチトランジスタと
を備えた請求項１〜５のいずれかに記載の差動出力回路。
【請求項７】
前記駆動部は、
前記第１のＮ型ミラートランジスタと並列接続された第１のＮ型補助トランジスタと、
前記第２のＮ型ミラートランジスタと並列接続された第２のＮ型補助トランジスタと
を更に備えた請求項１〜６のいずれかに記載の差動出力回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、出力信号とその反転信号である反転出力信号とを出力することにより、一対の差動出力信号を出力する差動出力回路に関する。
【背景技術】
【０００２】
電子機器の高速化・多様化に伴い、電子機器から様々な電磁ノイズが放射されている。この電磁ノイズにより、他の機器が誤動作するという問題が発生し、その対策が必要となっている。このような電磁ノイズが周囲に電磁的影響を与えることを電磁妨害（ＥＭＩ；Ｅｌｅｃｔｒｏｍａｇｎｅｔｉｃ  Ｉｎｔｅｒｆｅｒｅｎｃｅ）という。
【０００３】
放射ノイズを低減する技術として、差動信号伝送という技術がある。この技術は、ＬＶＤＳ（Ｌｏｗ  Ｖｏｌｔａｇｅ  Ｄｉｆｆｅｒｅｎｔｉａｌ  Ｓｉｇｎａｌｉｎｇ）などの差動伝送方式で例示されるように、小振幅、且つ、差動により磁界を打ち消し合うため、放射ノイズが少なく、ＥＭＩ低減には有利である。
【０００４】
図１は、特開２０１０−８７５４５号公報に記載された差動出力回路（以下、従来の差動出力回路と称する）の構成を示している。
【０００５】
従来の差動出力回路２０２Ｃは、駆動部と出力部とを具備している。出力部は、出力回路（２３６、２３７）と、出力回路（２３８、２３９）と、電流源２３２と、電流源２３３とを備えている。
【０００６】
出力回路（２３６、２３７）は、直列接続されたＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタであるＰ型出力トランジスタ２３６、Ｎ型出力トランジスタ２３７を備えている。Ｐ型出力トランジスタ２３６、Ｎ型出力トランジスタ２３７は、ゲートに供給されるＰ型用ゲート電圧ＰＬ、Ｎ型用ゲート電圧ＮＬに応じてそれぞれオンする。出力回路（２３６、２３７）は、Ｐ型出力トランジスタ２３６とＮ型出力トランジスタ２３７間に設けられた正転出力ノードＮ１から出力信号ＯＵＴ１を出力する。
【０００７】
出力回路（２３８、２３９）は、直列接続されたＭＯＳトランジスタであるＰ型出力トランジスタ２３８、Ｎ型出力トランジスタ２３９を備えている。Ｐ型出力トランジスタ２３８、Ｎ型出力トランジスタ２３９は、ゲートに供給されるＰ型用ゲート電圧ＰＲ、Ｎ型用ゲート電圧ＮＲに応じてそれぞれオンする。出力回路（２３８、２３９）は、Ｐ型出力トランジスタ２３８とＮ型出力トランジスタ２３９間に設けられた反転出力ノードＮ２から出力信号ＯＵＴ１の反転信号である反転出力信号ＯＵＴ２を出力する。
【０００８】
正転出力ノードＮ１と反転出力ノードＮ２間には終端抵抗（図示しない）が設けられている。
【０００９】
電流源２３２は、電源電圧ＶＤＤを供給する第１電源とＰ型出力トランジスタ２３６、Ｐ型出力トランジスタ２３８間に接続されている。電流源２３２は、制御信号ＣＮＴＬに応じて導通する。電流源２３３は、電源電圧ＶＤＤより低い電源電圧ＶＳＳを供給する第２電源とＮ型出力トランジスタ２３７、Ｎ型出力トランジスタ２３９間に接続されている。電流源２３３は、制御信号ＣＮＴＬに応じて導通する。制御信号ＣＮＴＬは、外部から供給されてもよいし、内部ロジック２０１から供給されてもよい。
【００１０】
駆動部は、インバータ２３４、２３５、２４２、２４３と、ＮＡＮＤ回路２４０、２４１とを備えている。インバータ２３４、２３５、２４２、２４３、ＮＡＮＤ回路２４０、２４１は、ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタにより構成されている。
【００１１】
インバータ２３４には、内部ロジック２０１から入力信号が供給される。インバータ２３５には、内部ロジック２０１から入力信号の反転信号である反転入力信号が供給される。ＮＡＮＤ回路２４０は、出力がＰ型出力トランジスタ２３６のゲートに接続され、ＮＡＮＤ回路２４０には、インバータ２３４の出力と制御信号ＣＮＴＬとが供給される。インバータ２４２には、インバータ２３４の出力が供給される。ＮＡＮＤ回路２４１は、出力がＰ型出力トランジスタ２３８のゲートに接続され、ＮＡＮＤ回路２４１には、インバータ２３５の出力と制御信号ＣＮＴＬとが供給される。インバータ２４３には、インバータ２３５の出力が供給される。
【００１２】
従来の差動出力回路２０２Ｃは、制御信号ＣＮＴＬの信号レベルがハイレベル“Ｈ”であるとき、Ｐ型出力トランジスタ２３６、２３８の一方のトランジスタを選択的にオンし、他方のトランジスタを選択的にオフし、Ｎ型出力トランジスタ２３７、２３９の一方のトランジスタを選択的にオンし、他方のトランジスタを選択的にオフすることにより、出力信号ＯＵＴ１の信号レベルをハイレベル“Ｈ”、ロウレベル“Ｌ”の一方のレベルにし、反転出力信号ＯＵＴ２の信号レベルを他方のレベルにする。オンとなるトランジスタは、内部ロジック２０１からの入力信号に応じて選択される。また、制御信号ＣＮＴＬの信号レベルがロウレベル“Ｌ”であるとき、Ｐ型出力トランジスタ２３６、２３８を両方ともオフし、Ｎ型出力トランジスタ２３７、２３９の一方のトランジスタを選択的にオンし、他方のトランジスタを選択的にオフすることにより、出力信号ＯＵＴ１の信号レベルを他方のレベルにし、反転出力信号ＯＵＴ２の信号レベルを一方のレベルにする。このように、従来の差動出力回路２０２Ｃは、出力信号ＯＵＴ１とその反転信号である反転出力信号ＯＵＴ２とを出力することにより、一対の差動出力信号を出力することができる。
【先行技術文献】
【特許文献】
【００１３】
【特許文献１】特開２０１０−８７５４５号公報
【発明の概要】
【発明が解決しようとする課題】
【００１４】
従来の差動出力回路２０２Ｃでは、駆動部は、制御信号ＣＮＴＬと入力信号との論理レベル（信号レベル）により、出力部のＰ型出力トランジスタ２３６、２３８、Ｎ型出力トランジスタ２３７、２３９をオン／オフさせている。その駆動部において、インバータ２３４、２３５、２４２、２４３、ＮＡＮＤ回路２４０、２４１は、ＣＭＯＳトランジスタにより構成されているが、プロセス、電圧、温度条件の変化に伴い、トランジスタがオン／オフするタイミングにずれが生じる。このため、インバータ２３４、２３５、２４２、２４３、ＮＡＮＤ回路２４０、２４１内のＣＭＯＳトランジスタでオン／オフするタイミングにずれが生じる場合、出力部のＰ型出力トランジスタ２３６、２３８、Ｎ型出力トランジスタ２３７、２３９でもオン／オフするタイミングにずれが生じる。
【００１５】
例えば、（Ａ）入力信号、反転入力信号の信号レベルがそれぞれハイレベル“Ｈ”、ロウレベル“Ｌ”であるとき、Ｐ型用ゲート電圧ＰＬ、Ｎ型用ゲート電圧ＮＬの信号レベルがそれぞれハイレベル“Ｈ”、ロウレベル“Ｌ”であり、Ｐ型用ゲート電圧ＰＲ、Ｎ型用ゲート電圧ＮＲの信号レベルがそれぞれロウレベル“Ｌ”、ハイレベル“Ｈ”となる。この場合、出力部のＰ型出力トランジスタ２３６がオンし、Ｎ型出力トランジスタ２３７がオフし、Ｐ型出力トランジスタ２３８がオフし、Ｎ型出力トランジスタ２３９がオンするため、出力信号ＯＵＴ１、反転出力信号ＯＵＴ２の信号レベルがそれぞれハイレベル“Ｈ”、ロウレベル“Ｌ”となる。このとき、Ｐ型出力トランジスタ２３６から正転出力ノードＮ１、終端抵抗、反転出力ノードＮ２を経由してＮ型出力トランジスタ２３９を通る経路に電流が流れ、正転出力ノードＮ１、反転出力ノードＮ２にそれぞれ供給される出力信号ＯＵＴ１、反転出力信号ＯＵＴ２により、差動出力信号が得られる。
【００１６】
（Ｂ）入力信号、反転入力信号の信号レベルがそれぞれロウレベル“Ｌ”、ハイレベル“Ｈ”であるとき、Ｐ型用ゲート電圧ＰＬ、Ｎ型用ゲート電圧ＮＬの信号レベルがそれぞれロウレベル“Ｌ”、ハイレベル“Ｈ”であり、Ｐ型用ゲート電圧ＰＲ、Ｎ型用ゲート電圧ＮＲの信号レベルがそれぞれハイレベル“Ｈ”、ロウレベル“Ｌ”である。この場合、出力部のＰ型出力トランジスタ２３６がオフし、Ｎ型出力トランジスタ２３７がオンし、Ｐ型出力トランジスタ２３８がオンし、Ｎ型出力トランジスタ２３９がオフするため、出力信号ＯＵＴ１、反転出力信号ＯＵＴ２の信号レベルがそれぞれロウレベル“Ｌ”、ハイレベル“Ｈ”に切り替わる。このとき、Ｐ型出力トランジスタ２３８から反転出力ノードＮ２、終端抵抗、正転出力ノードＮ１を経由してＮ型出力トランジスタ２３７を通る経路に電流が流れ、正転出力ノードＮ１、反転出力ノードＮ２にそれぞれ供給される出力信号ＯＵＴ１、反転出力信号ＯＵＴ２により、反転した差動出力信号が得られる。
【００１７】
そこで、（Ａ）の場合から（Ｂ）の場合に切り替わる際、Ｐ型出力トランジスタ２３６がまだオンしているときに、Ｎ型出力トランジスタ２３７がオフ状態からオン状態に速く切り替わってしまった場合、Ｐ型出力トランジスタ２３６からＮ型出力トランジスタ２３７へ貫通電流が流れ、クロスポイントが変動する。また、Ｐ型出力トランジスタ２３６がオフしているときに、Ｎ型出力トランジスタ２３７がオン状態からオフ状態に速く切り替わってしまった場合でも、電流経路がなくなりクロスポイントが変動する。
【００１８】
クロスポイントが変動することにより、出力部のトランジスタのタイミングがずれることになる。本来、Ｐ型出力トランジスタ２３６、Ｎ型出力トランジスタ２３７がそれぞれオン、オフの状態であるにも関わらず、Ｐ型出力トランジスタ２３６、Ｎ型出力トランジスタ２３７が共にオン又はオフの状態が生じ、差動のバランスが崩れてしまう。その結果、ノイズ（コモンモードノイズという）が発生し、ＥＭＩ悪化の原因となる。
【００１９】
従来の差動出力回路２０２Ｃの問題点について具体的に説明する。
【００２０】
図２Ａに示されるように、Ｐ型出力トランジスタ２３６、２３８のソースは、電源電圧ＶＤＤを供給する第１電源に電流源２３２を介して接続されているため、Ｐ型出力トランジスタ２３６、２３８のソースに供給される電圧は、電源電圧ＶＤＤよりも低いＶＰとなる。Ｎ型出力トランジスタ２３７、２３９のソースは、電源電圧ＶＳＳを供給する第２電源に電流源２３３を介して接続されているため、Ｎ型出力トランジスタ２３７、２３９のソースに供給される電圧は、電源電圧ＶＳＳよりも高いＶＮとなる。ここで、ＶＤＤ＞ＶＰ＞ＶＮ＞ＶＳＳである。
【００２１】
図２Ｂに示されるように、Ｐ型出力トランジスタ２３６、２３８の閾値電圧をＶＴＰとし、Ｎ型出力トランジスタ２３７、２３９の閾値電圧をＶＴＮとした場合、Ｐ型出力トランジスタ２３６、２３８は、ＶＰ−ＶＴＰ以下の電圧でオンし、Ｎ型出力トランジスタ２３７、２３９は、ＶＮ＋ＶＴＮ以上の電圧でオンする。ここで、ＶＤＤ＞ＶＰ＞（ＶＰ−ＶＴＰ）＞（ＶＮ＋ＶＴＮ）＞ＶＮ＞ＶＳＳである。
【００２２】
Ｐ型出力トランジスタ２３６、２３８、Ｎ型出力トランジスタ２３７、２３９のゲートにそれぞれ供給されるＰ型用ゲート電圧ＰＬ、ＰＲ、Ｎ型用ゲート電圧ＮＬ、ＮＲは、駆動部により電源電圧ＶＳＳから電源電圧ＶＤＤまでフルスイングされる。従って、以下のような問題点がある。
【００２３】
例えば、Ｐ型出力トランジスタ２３６、Ｎ型出力トランジスタ２３９がオンするときに、Ｐ型出力トランジスタ２３８、Ｎ型出力トランジスタ２３７がオフする。この場合、Ｐ型用ゲート電圧ＰＬが電圧ＶＰ−ＶＴＰ以下であり、Ｎ型用ゲート電圧ＮＲが電圧ＶＮ＋ＶＴＮ以上であり、Ｐ型用ゲート電圧ＰＲが電圧ＶＰ−ＶＴＰより高く、Ｎ型用ゲート電圧ＮＬが電圧ＶＮ＋ＶＴＮより低くなる。そのためには、Ｐ型用ゲート電圧ＰＬにおける電源電圧ＶＤＤから電源電圧ＶＳＳへの立ち下がりに対して、Ｎ型用ゲート電圧ＮＬの立ち下がりに遅延をもたせ、Ｎ型用ゲート電圧ＮＲにおける電源電圧ＶＳＳから電源電圧ＶＤＤへの立ち上がりに対して、Ｐ型用ゲート電圧ＰＲの立ち上がりに遅延をもたせる必要がある。
【００２４】
同様に、Ｐ型出力トランジスタ２３８、Ｎ型出力トランジスタ２３７がオンするときに、Ｐ型出力トランジスタ２３６、Ｎ型出力トランジスタ２３９がオフする。この場合、Ｐ型用ゲート電圧ＰＲが電圧ＶＰ−ＶＴＰ以下であり、Ｎ型用ゲート電圧ＮＬが電圧ＶＮ＋ＶＴＮ以上であり、Ｐ型用ゲート電圧ＰＬが電圧ＶＰ−ＶＴＰより高く、Ｎ型用ゲート電圧ＮＲが電圧ＶＮ＋ＶＴＮより低くなる。そのためには、Ｐ型用ゲート電圧ＰＲにおける電源電圧ＶＤＤから電源電圧ＶＳＳへの立ち下がりに対して、Ｎ型用ゲート電圧ＮＲの立ち下がりに遅延をもたせ、Ｎ型用ゲート電圧ＮＬにおける電源電圧ＶＳＳから電源電圧ＶＤＤへの立ち上がりに対して、Ｐ型用ゲート電圧ＰＬの立ち上がりに遅延をもたせる必要がある。
【００２５】
このように、従来の差動出力回路２０２Ｃでは、フルスイングするＰ型用ゲート電圧ＰＬ、ＰＲ、Ｎ型用ゲート電圧ＮＬ、ＮＲに対して遅延を調整することは非常に困難である。ゲート電圧に対する遅延調整を行わずに、クロスポイントの変動を抑えることが望まれる。
【課題を解決するための手段】
【００２６】
以下に、発明を実施するための形態で使用される符号を括弧付きで用いて、課題を解決するための手段を記載する。この符号は、特許請求の範囲の記載と発明を実施するための形態の記載との対応を明らかにするために付加されたものであり、特許請求の範囲に記載されている発明の技術的範囲の解釈に用いてはならない。
【００２７】
本発明の差動出力回路は、第１の出力回路（３、４）と、第２の出力回路（５、６）と、第１、２の出力回路（３、４）（５、６）に接続された駆動部（１００）とを具備している。第１の出力回路（３、４）は、直列接続され、ゲートに供給されるＰ型用ゲート電圧（ＰＬ）、Ｎ型用ゲート電圧（ＮＬ）に応じてそれぞれオンする第１のＰ型出力トランジスタ（３）、第１のＮ型出力トランジスタ（４）を備え、第１のＰ型出力トランジスタ（３）と第１のＮ型出力トランジスタ（４）間に設けられた正転出力ノード（Ｎｄ０）から出力信号（Ｙ０）を出力する。第２の出力回路（５、６）は、直列接続され、ゲートに供給されるＰ型用ゲート電圧（ＰＲ）、Ｎ型用ゲート電圧（ＮＲ）に応じてそれぞれオンする第２のＰ型出力トランジスタ（５）、第２のＮ型出力トランジスタ（６）を備え、第２のＰ型出力トランジスタ（５）と第２のＮ型出力トランジスタ（６）間に設けられた反転出力ノード（Ｎｄ１）から出力信号（Ｙ０）の反転信号である反転出力信号（Ｙ１）を出力する。駆動部（１００）は、第１のＰ型ミラートランジスタ（９）と、第１のＮ型ミラートランジスタ（１２）と、第２のＰ型ミラートランジスタ（１４）と、第２のＮ型ミラートランジスタ（１８）と、第１のスイッチ部（１０、１１）と、第２のスイッチ部（１５、１６）とを備えている。第１のＰ型ミラートランジスタ（９）は、第１のＰ型出力トランジスタ（３）と共にカレントミラー回路を構成する。第１のＮ型ミラートランジスタ（１２）は、第２のＮ型出力トランジスタ（６）と共にカレントミラー回路を構成する。第２のＰ型ミラートランジスタ（１４）は、第２のＰ型出力トランジスタ（５）と共にカレントミラー回路を構成する。第２のＮ型ミラートランジスタ（１８）は、第１のＮ型出力トランジスタ（４）と共にカレントミラー回路を構成する。第１のスイッチ部（１０、１１）は、第１のＰ型ミラートランジスタ（９）と第１のＮ型ミラートランジスタ（１２）間に接続され、入力信号（ＩＮＴ）の信号レベルが第１のレベル（“Ｈ”）であるとき、第１のＰ型出力トランジスタ（３）、第２のＮ型出力トランジスタ（６）のゲートにそれぞれＰ型用ゲート電圧（ＰＬ）、Ｎ型用ゲート電圧（ＮＲ）を供給して、出力信号（Ｙ０）、反転出力信号（Ｙ１）の信号レベルをそれぞれ第１のレベル（“Ｈ”）、第２のレベル（“Ｌ”）にする。第２のスイッチ部（１５、１６）は、第２のＰ型ミラートランジスタ（１４）と第２のＮ型ミラートランジスタ（１８）間に接続され、入力信号（ＩＮＴ）の信号レベルが第２のレベル（“Ｌ”）であるとき、第１のＮ型出力トランジスタ（４）、第２のＰ型出力トランジスタ（５）のゲートにそれぞれＮ型用ゲート電圧（ＮＬ）、Ｐ型用ゲート電圧（ＰＲ）を供給して、出力信号（Ｙ０）、反転出力信号（Ｙ１）の信号レベルをそれぞれ第２のレベル（“Ｌ”）、第１のレベル（“Ｈ”）にする。
【発明の効果】
【００２８】
本発明の差動出力回路は、入力信号（ＩＮＴ）の信号レベルが第１のレベル（“Ｈ”）であるとき、第１のＰ型出力トランジスタ（３）、第２のＮ型出力トランジスタ（６）がオンするため、出力信号（Ｙ０）、反転出力信号（Ｙ１）の信号レベルがそれぞれ第１のレベル（“Ｈ”）、第２のレベル（“Ｌ”）になる。入力信号（ＩＮＴ）の信号レベルが第２のレベル（“Ｌ”）であるとき、第２のＰ型出力トランジスタ（５）、第１のＮ型出力トランジスタ（４）がオンするため、出力信号（Ｙ０）、反転出力信号（Ｙ１）の信号レベルがそれぞれ第２のレベル（“Ｌ”）、第１のレベル（“Ｈ”）になる。このように、本発明の差動出力回路は、出力信号（Ｙ０）とその反転信号である反転出力信号（Ｙ１）とを出力することにより、一対の差動出力信号を出力することができる。
【００２９】
本発明の差動出力回路では、駆動部（１００）と出力部｛第１、２の出力回路（３、４）（５、６）｝とのカレントミラー構成により、プロセス、電圧、温度条件が変動しても、駆動部（１００）と出力部｛第１、２の出力回路（３、４）（５、６）｝は共に同一の変動となるため、入力信号（ＩＮＴ）の信号レベルが第１のレベル（“Ｈ”）から第２のレベル（“Ｌ”）に切り替わる際、第１のＰ型出力トランジスタ（３）、第２のＮ型出力トランジスタ（６）がオンしているときに、第２のＰ型出力トランジスタ（５）、第１のＮ型出力トランジスタ（４）がオフ状態からオン状態に速く切り替わってしまうことはない。従って、クロスポイントの変動を抑えることができる。同様に、入力信号（ＩＮＴ）の信号レベルが第２のレベル（“Ｌ”）から第１のレベル（“Ｈ”）に切り替わる際、第１のＰ型出力トランジスタ（３）、第２のＮ型出力トランジスタ（６）がオフしているときに、第２のＰ型出力トランジスタ（５）、第１のＮ型出力トランジスタ（４）がオン状態からオフ状態に速く切り替わってしまうことはない。従って、クロスポイントの変動を抑えることができる。
【００３０】
また、本発明の差動出力回路では、駆動部（１００）と出力部｛第１、２の出力回路（３、４）（５、６）｝とのカレントミラー構成により、Ｐ型用ゲート電圧（ＰＬ、ＰＲ）、Ｎ型用ゲート電圧（ＮＬ、ＮＲ）は、電源電圧（ＶＳＳ）から電源電圧（ＶＤＤ）までフルスイングされない。このため、例えば、第１のＰ型出力トランジスタ（３）、第２のＮ型出力トランジスタ（６）をオンさせ、第２のＰ型出力トランジスタ（５）、第１のＮ型出力トランジスタ（４）をオフさせる場合、Ｐ型用ゲート電圧（ＰＬ）の立ち下がりに対して、Ｎ型用ゲート電圧（ＮＬ）の立ち下がりに遅延をもたせる必要がなく、Ｎ型用ゲート電圧（ＮＲ）の立ち上がりに対して、Ｐ型用ゲート電圧（ＰＲ）の立ち上がりに遅延をもたせる必要がない。同様に、第２のＰ型出力トランジスタ（５）、第１のＮ型出力トランジスタ（４）をオンさせ、第１のＰ型出力トランジスタ（３）、第２のＮ型出力トランジスタ（６）をオフさせる場合でも、Ｐ型用ゲート電圧（ＰＲ）の立ち下がりに対して、Ｎ型用ゲート電圧（ＮＲ）の立ち下がりに遅延をもたせる必要がなく、Ｎ型用ゲート電圧ＮＬの立ち上がりに対して、Ｐ型用ゲート電圧（ＰＬ）の立ち上がりに遅延をもたせる必要がない。
【００３１】
このように、本発明の差動出力回路では、ゲート電圧に対する遅延調整を行わずに、クロスポイントの変動を抑えることができる。
【図面の簡単な説明】
【００３２】
【図１】図１は、特開２０１０−８７５４５号公報に記載された差動出力回路（従来の差動出力回路）の構成を示している。
【図２Ａ】図２Ａは、従来の差動出力回路の出力部の各トランジスタのオン／オフにおいて、クロスポイントの変動を抑えることが困難であることを説明するための図である。
【図２Ｂ】図２Ｂは、従来の差動出力回路の出力部の各トランジスタのオン／オフにおいて、クロスポイントの変動を抑えることが困難であることを説明するための図である。
【図３】図３は、本発明の実施形態による差動出力回路の構成を示している。
【図４】図４は、本発明の実施形態による差動出力回路の動作を示すタイミングチャートである。
【図５Ａ】図５Ａは、本発明の実施形態による差動出力回路の出力部１０１の各トランジスタのオン／オフにおいて、クロスポイントの変動を抑える効果を説明するための図である。
【図５Ｂ】図５Ｂは、本発明の実施形態による差動出力回路の出力部１０１の各トランジスタのオン／オフにおいて、クロスポイントの変動を抑える効果を説明するための図である。
【図６】図６は、本発明の他の実施形態による差動出力回路の構成を示している。
【発明を実施するための形態】
【００３３】
以下に添付図面を参照して、本発明の実施形態による差動出力回路について詳細に説明する。
【００３４】
図３は、本発明の実施形態による差動出力回路の構成を示している。
【００３５】
本発明の実施形態による差動出力回路は、出力部１０１と駆動部１００とを具備している。
【００３６】
出力部１０１は、出力回路（３、４）と、出力回路（５、６）と、電流源１、２とを備えている。
【００３７】
出力回路（３、４）は、直列接続されたＭＯＳトランジスタであるＰ型出力トランジスタ３、Ｎ型出力トランジスタ４を備えている。Ｐ型出力トランジスタ３、Ｎ型出力トランジスタ４は、ゲートに供給されるＰ型用ゲート電圧ＰＬ、Ｎ型用ゲート電圧ＮＬに応じてそれぞれオンする。出力回路（３、４）は、Ｐ型出力トランジスタ３とＮ型出力トランジスタ４間に設けられた正転出力ノードＮｄ０から出力信号Ｙ０を出力する。
【００３８】
出力回路（５、６）は、直列接続されたＭＯＳトランジスタであるＰ型出力トランジスタ５、Ｎ型出力トランジスタ６を備えている。Ｐ型出力トランジスタ５、Ｎ型出力トランジスタ６は、ゲートに供給されるＰ型用ゲート電圧ＰＲ、Ｎ型用ゲート電圧ＮＲに応じてそれぞれオンする。出力回路（５、６）は、Ｐ型出力トランジスタ５とＮ型出力トランジスタ６間に設けられた反転出力ノードＮｄ１から、出力信号Ｙ０の反転信号である反転出力信号Ｙ１を出力する。
【００３９】
正転出力ノードＮｄ０と反転出力ノードＮｄ１間には終端抵抗Ｒが設けられている。
【００４０】
電流源１は、電源電圧ＶＤＤを供給する第１電源とＰ型出力トランジスタ３、Ｐ型出力トランジスタ５間に接続されている。電流源１は、ＭＯＳトランジスタであるＰ型電流源トランジスタである。Ｐ型電流源トランジスタ１は、ゲートにバイアス電圧ＶＢＰが供給され、バイアス電圧ＶＢＰに応じてオンする。
【００４１】
電流源２は、電源電圧ＶＤＤより低い電源電圧ＶＳＳを供給する第２電源とＮ型出力トランジスタ４、Ｎ型出力トランジスタ６間に接続されている。電流源２は、ＭＯＳトランジスタであるＮ型電流源トランジスタである。Ｎ型電流源トランジスタ２は、ゲートにバイアス電圧ＶＢＮが供給され、バイアス電圧ＶＢＮに応じてオンする。
【００４２】
駆動部１００は、Ｐ型ミラートランジスタ９と、Ｎ型ミラートランジスタ１２と、Ｐ型ミラートランジスタ１４と、Ｎ型ミラートランジスタ１８と、電流源７と、電流源８と、スイッチ部（１０、１１）と、スイッチ部（１５、１６）とを備えている。
【００４３】
Ｐ型ミラートランジスタ９は、Ｐ型出力トランジスタ３のゲートにゲートとドレインとが接続されたＭＯＳトランジスタであり、Ｐ型出力トランジスタ３と共にカレントミラー回路を構成する。
【００４４】
Ｎ型ミラートランジスタ１２は、Ｎ型出力トランジスタ６のゲートにゲートとドレインとが接続されたＭＯＳトランジスタであり、Ｎ型出力トランジスタ６と共にカレントミラー回路を構成する。
【００４５】
Ｐ型ミラートランジスタ１４は、Ｐ型出力トランジスタ５のゲートにゲートとドレインとが接続されたＭＯＳトランジスタであり、Ｐ型出力トランジスタ５と共にカレントミラー回路を構成する。
【００４６】
Ｎ型ミラートランジスタ１８は、Ｎ型出力トランジスタ４のゲートにゲートとドレインとが接続されたＭＯＳトランジスタであり、Ｎ型出力トランジスタ４と共にカレントミラー回路を構成する。
【００４７】
電流源７は、第１電源とＰ型ミラートランジスタ９、Ｐ型ミラートランジスタ１４間に接続されている。第３の電流源７は、ＭＯＳトランジスタであるＰ型電流源トランジスタである。Ｐ型電流源トランジスタ７は、ゲートにバイアス電圧ＶＢＰが供給され、バイアス電圧ＶＢＰに応じてオンする。
【００４８】
電流源８は、第２電源とＮ型ミラートランジスタ１２、Ｎ型ミラートランジスタ１８間に接続されている。第４の電流源８は、ＭＯＳトランジスタであるＮ型電流源トランジスタである。Ｎ型電流源トランジスタ８は、ゲートにバイアス電圧ＶＢＮが供給され、バイアス電圧ＶＢＮに応じてオンする。
【００４９】
スイッチ部（１０、１１）は、Ｐ型ミラートランジスタ９のドレインとＮ型ミラートランジスタ１２のドレイン間に接続されたトランスファーゲートである。トランスファーゲート（１０、１１）は、ＭＯＳトランジスタであるＮ型スイッチトランジスタ１１とＰ型スイッチトランジスタ１０により構成される。Ｎ型スイッチトランジスタ１１は、ゲートに入力信号ＩＮＴが供給され、入力信号ＩＮＴの信号レベルがハイレベル“Ｈ”であるときにオンする。Ｐ型スイッチトランジスタ１０は、ゲートに入力信号ＩＮＴの反転信号である反転入力信号ＩＮＢが供給され、反転入力信号ＩＮＢの信号レベルがロウレベル“Ｌ”であるときにオンする。即ち、トランスファーゲート（１０、１１）は、入力信号ＩＮＴの信号レベルがハイレベル“Ｈ”であるとき、Ｐ型出力トランジスタ３、Ｎ型出力トランジスタ６のゲートにそれぞれＰ型用ゲート電圧ＰＬ、Ｎ型用ゲート電圧ＮＲを供給する。Ｐ型出力トランジスタ３、Ｎ型出力トランジスタ６は、それぞれＰ型用ゲート電圧ＰＬ、Ｎ型用ゲート電圧ＮＲに応じてオンし、Ｎ型出力トランジスタ４、Ｐ型出力トランジスタ５はオフしている。このとき、出力信号Ｙ０、反転出力信号Ｙ１の信号レベルがそれぞれハイレベル“Ｈ”、ロウレベル“Ｌ”になる。
【００５０】
スイッチ部（１５、１６）は、Ｐ型ミラートランジスタ１４のドレインとＮ型ミラートランジスタ１８のドレイン間に接続されたトランスファーゲートである。トランスファーゲート（１５、１６）は、ＭＯＳトランジスタであるＮ型スイッチトランジスタ１６とＰ型スイッチトランジスタ１５により構成される。Ｎ型スイッチトランジスタ１６は、ゲートに入力信号ＩＮＴが供給され、入力信号ＩＮＴの信号レベルがハイレベル“Ｈ”であるときにオンする。Ｐ型スイッチトランジスタ１５は、ゲートに入力信号ＩＮＴの反転信号である反転入力信号ＩＮＢが供給され、反転入力信号ＩＮＢの信号レベルがロウレベル“Ｌ”であるときにオンする。トランスファーゲート（１５、１６）は、入力信号ＩＮＴの信号レベルがロウレベル“Ｌ”であるとき、Ｎ型出力トランジスタ４、Ｐ型出力トランジスタ５のゲートにそれぞれＮ型用ゲート電圧ＮＬ、Ｐ型用ゲート電圧ＰＲを供給する。Ｎ型出力トランジスタ４、Ｐ型出力トランジスタ５は、それぞれＮ型用ゲート電圧ＮＬ、Ｐ型用ゲート電圧ＰＲに応じてオンし、Ｐ型出力トランジスタ３、Ｎ型出力トランジスタ６はオフしている。このとき、出力信号Ｙ０、反転出力信号Ｙ１の信号レベルがそれぞれロウレベル“Ｌ”、ハイレベル“Ｈ”になる。
【００５１】
本発明の実施形態による差動出力回路は、入力信号ＩＮＴの信号レベルがハイレベル“Ｈ”であるとき、出力信号Ｙ０、反転出力信号Ｙ１の信号レベルをそれぞれハイレベル“Ｈ”、ロウレベル“Ｌ”にし、入力信号ＩＮＴの信号レベルがロウレベル“Ｌ”であるとき、出力信号Ｙ０、反転出力信号Ｙ１の信号レベルをそれぞれロウレベル“Ｌ”、ハイレベル“Ｈ”にする。このように、本発明の実施形態による差動出力回路は、出力信号Ｙ０とその反転信号である反転出力信号Ｙ１とを出力することにより、一対の差動出力信号を出力することができる。
【００５２】
図４は、本発明の実施形態による差動出力回路の動作を示すタイミングチャートである。
【００５３】
例えば、（Ａ）入力信号ＩＮＴ、反転入力信号ＩＮＢの信号レベルがそれぞれハイレベル“Ｈ”、ロウレベル“Ｌ”であるとき、Ｐ型用ゲート電圧ＰＬ、Ｎ型用ゲート電圧ＮＬの信号レベルがそれぞれハイレベル“Ｈ”、ロウレベル“Ｌ”であり、Ｐ型用ゲート電圧ＰＲ、Ｎ型用ゲート電圧ＮＲの信号レベルがそれぞれロウレベル“Ｌ”、ハイレベル“Ｈ”となる。この場合、出力部１０１のＰ型出力トランジスタ３がオンし、Ｎ型出力トランジスタ４がオフし、Ｐ型出力トランジスタ５がオフし、Ｎ型出力トランジスタ６がオンするため、出力信号Ｙ０、反転出力信号Ｙ１の信号レベルがそれぞれハイレベル“Ｈ”、ロウレベル“Ｌ”となる。このとき、Ｐ型出力トランジスタ３から正転出力ノードＮｄ０、終端抵抗Ｒ、反転出力ノードＮｄ１を経由してＮ型出力トランジスタ６を通る経路に電流が流れ、正転出力ノードＮｄ０、反転出力ノードＮｄ１にそれぞれ供給される出力信号Ｙ０、反転出力信号Ｙ１により、差動出力信号が得られる。
【００５４】
（Ｂ）入力信号ＩＮＴ、反転入力信号ＩＮＢの信号レベルがそれぞれロウレベル“Ｌ”、ハイレベル“Ｈ”であるとき、Ｐ型用ゲート電圧ＰＬ、Ｎ型用ゲート電圧ＮＬの信号レベルがそれぞれロウレベル“Ｌ”、ハイレベル“Ｈ”であり、Ｐ型用ゲート電圧ＰＲ、Ｎ型用ゲート電圧ＮＲの信号レベルがそれぞれハイレベル“Ｈ”、ロウレベル“Ｌ”である。この場合、出力部１０１のＰ型出力トランジスタ３がオフし、Ｎ型出力トランジスタ４がオンし、Ｐ型出力トランジスタ５がオンし、Ｎ型出力トランジスタ６がオフするため、出力信号Ｙ０、反転出力信号Ｙ１の信号レベルがそれぞれロウレベル“Ｌ”、ハイレベル“Ｈ”に切り替わる。このとき、Ｐ型出力トランジスタ５から反転出力ノードＮｄ１、終端抵抗Ｒ、正転出力ノードＮｄ０を経由してＮ型出力トランジスタ４を通る経路に電流が流れ、正転出力ノードＮｄ０、反転出力ノードＮｄ１にそれぞれ供給される出力信号Ｙ０、反転出力信号Ｙ１により、反転した差動出力信号が得られる。
【００５５】
本発明の実施形態による差動出力回路の効果について説明する。
【００５６】
図５Ａに示されるように、Ｐ型出力トランジスタ３、５のソースは、電源電圧ＶＤＤを供給する第１電源にＰ型電流源トランジスタ１を介して接続されているため、Ｐ型出力トランジスタ３、５のソースに供給される電圧は、電源電圧ＶＤＤよりも低いＶＰとなる。Ｎ型出力トランジスタ４、６のソースは、電源電圧ＶＳＳを供給する第２電源にＮ型電流源トランジスタ２を介して接続されているため、Ｎ型出力トランジスタ４、６のソースに供給される電圧は、電源電圧ＶＳＳよりも高いＶＮとなる。ここで、ＶＤＤ＞ＶＰ＞ＶＮ＞ＶＳＳである。
【００５７】
図５Ｂに示されるように、Ｐ型出力トランジスタ３、５の閾値電圧をＶＴＰとし、Ｎ型出力トランジスタ４、６の閾値電圧をＶＴＮとした場合、Ｐ型出力トランジスタ３、５は、ＶＰ−ＶＴＰ以下の電圧でオンし、Ｎ型出力トランジスタ４、６は、ＶＮ＋ＶＴＮ以上の電圧でオンする。ここで、ＶＤＤ＞ＶＰ＞（ＶＰ−ＶＴＰ）＞（ＶＮ＋ＶＴＮ）＞ＶＮ＞ＶＳＳである。
【００５８】
例えば、Ｐ型出力トランジスタ３、Ｎ型出力トランジスタ６がオンするときに、Ｐ型出力トランジスタ５、Ｎ型出力トランジスタ４がオフする。この場合、Ｐ型用ゲート電圧ＰＬが電圧ＶＰ−ＶＴＰ以下であり、Ｎ型用ゲート電圧ＮＲが電圧ＶＮ＋ＶＴＮ以上であり、Ｐ型用ゲート電圧ＰＲが電圧ＶＰ−ＶＴＰより高く、Ｎ型用ゲート電圧ＮＬが電圧ＶＮ＋ＶＴＮより低くなる。本発明の実施形態による差動出力回路では、駆動部１００と出力部１０１とのカレントミラー構成により、プロセス、電圧、温度条件が変動しても、駆動部１００と出力部１０１は共に同一の変動となるため、（Ａ）の場合から（Ｂ）の場合に切り替わる際、Ｐ型出力トランジスタ３、Ｎ型出力トランジスタ６がオンしているときに、Ｐ型出力トランジスタ５、Ｎ型出力トランジスタ４がオフ状態からオン状態に速く切り替わってしまうことはない。従って、クロスポイントの変動を抑えることができる。
【００５９】
また、本発明の実施形態による差動出力回路では、駆動部１００と出力部１０１とのカレントミラー構成により、Ｐ型用ゲート電圧ＰＬ、ＰＲ、Ｎ型用ゲート電圧ＮＬ、ＮＲは、電源電圧ＶＳＳから電源電圧ＶＤＤまでフルスイングされずに、Ｐ型用ゲート電圧ＰＬ、ＰＲの上限は電圧ＶＰ付近であり、Ｎ型用ゲート電圧ＮＬ、ＮＲの下限は電圧ＶＮ付近となる。このため、Ｐ型用ゲート電圧ＰＬの立ち下がりに対して、Ｎ型用ゲート電圧ＮＬの立ち下がりに遅延をもたせる必要がなく、Ｎ型用ゲート電圧ＮＲの立ち上がりに対して、Ｐ型用ゲート電圧ＰＲの立ち上がりに遅延をもたせる必要がない。
【００６０】
同様に、Ｐ型出力トランジスタ５、Ｎ型出力トランジスタ４がオンするときに、Ｐ型出力トランジスタ３、Ｎ型出力トランジスタ６がオフする。この場合、Ｐ型用ゲート電圧ＰＲが電圧ＶＰ−ＶＴＰ以下であり、Ｎ型用ゲート電圧ＮＬが電圧ＶＮ＋ＶＴＮ以上であり、Ｐ型用ゲート電圧ＰＬが電圧ＶＰ−ＶＴＰより高く、Ｎ型用ゲート電圧ＮＲが電圧ＶＮ＋ＶＴＮより低くなる。本発明の実施形態による差動出力回路では、駆動部１００と出力部１０１とのカレントミラー構成により、プロセス、電圧、温度条件が変動しても、駆動部１００と出力部１０１は共に同一の変動となるため、（Ｂ）の場合から（Ａ）の場合に切り替わる際、Ｐ型出力トランジスタ３、Ｎ型出力トランジスタ６がオフしているときに、Ｐ型出力トランジスタ５、Ｎ型出力トランジスタ４がオン状態からオフ状態に速く切り替わってしまうことはない。従って、クロスポイントの変動を抑えることができる。
【００６１】
また、本発明の実施形態による差動出力回路では、駆動部１００と出力部１０１とのカレントミラー構成により、Ｐ型用ゲート電圧ＰＬ、ＰＲ、Ｎ型用ゲート電圧ＮＬ、ＮＲは、電源電圧ＶＳＳから電源電圧ＶＤＤまでフルスイングされずに、Ｐ型用ゲート電圧ＰＬ、ＰＲの上限は電圧ＶＰ付近であり、Ｎ型用ゲート電圧ＮＬ、ＮＲの下限は電圧ＶＮ付近となる。このため、Ｐ型用ゲート電圧ＰＲの立ち下がりに対して、Ｎ型用ゲート電圧ＮＲの立ち下がりに遅延をもたせる必要がなく、Ｎ型用ゲート電圧ＮＬの立ち上がりに対して、Ｐ型用ゲート電圧ＰＬの立ち上がりに遅延をもたせる必要がない。
【００６２】
このように、本発明の実施形態による差動出力回路では、ゲート電圧に対する遅延調整を行わずに、クロスポイントの変動を抑えることができる。
【００６３】
なお、本発明の実施形態による差動出力回路において、他の構成として、例えば、図６に示されるように、駆動部１００は、更に、Ｎ型補助トランジスタ１３と、Ｎ型補助トランジスタ１７とを備えてもよい。Ｎ型補助トランジスタ１３、１７は、ＭＯＳトランジスタであり、それぞれ、Ｎ型ミラートランジスタ１２、１８と並列接続されている。Ｎ型補助トランジスタ１３、１７は、トランスファーゲート（１０、１１）、（１５、１６）がオフするときに、切断される電流経路のミラートランジスタのドレイン及びゲート電圧をより早く放電するための補助的なスイッチとして働き、出力部１０１の貫通電流がより流れないように差動のタイミングを調整することが可能である。
【符号の説明】
【００６４】
１    電流源（Ｐ型電流源トランジスタ）、
２    電流源（Ｎ型電流源トランジスタ）、
３    Ｐ型出力トランジスタ、
４    Ｎ型出力トランジスタ、
５    Ｐ型出力トランジスタ、
６    Ｎ型出力トランジスタ、
７    電流源（Ｐ型電流源トランジスタ）、
８    電流源（Ｎ型電流源トランジスタ）、
９    Ｐ型ミラートランジスタ、
１０    Ｐ型スイッチトランジスタ、
１１    Ｎ型スイッチトランジスタ、
１２    Ｎ型ミラートランジスタ、
１３    Ｎ型補助トランジスタ、
１４    Ｐ型ミラートランジスタ、
１５    Ｐ型スイッチトランジスタ、
１６    Ｎ型スイッチトランジスタ、
１７    Ｎ型補助トランジスタ、
１８    Ｎ型ミラートランジスタ、
１００    駆動部、
１０１    出力部、
ＩＮＢ    反転入力信号、
ＩＮＴ    入力信号、
ＰＬ      Ｐ型用ゲート電圧、
ＰＲ      Ｐ型用ゲート電圧、
Ｎｄ０    正転出力ノード、
Ｎｄ１    反転出力ノード、
ＮＬ      Ｎ型用ゲート電圧、
ＮＲ      Ｎ型用ゲート電圧、
Ｒ        終端抵抗、
ＶＢＮ    バイアス電圧、
ＶＢＰ    バイアス電圧、
ＶＤＤ    電源電圧、
ＶＳＳ    電源電圧、
Ｙ０      出力信号、
Ｙ１      反転出力信号、
２０１    内部ロジック、
２０２Ｃ  差動出力回路、
２３２    電流源、
２３３    電流源、
２３４    インバータ、
２３５    インバータ、
２３６    Ｐ型出力トランジスタ、
２３７    Ｎ型出力トランジスタ、
２３８    Ｐ型出力トランジスタ、
２３９    Ｎ型出力トランジスタ、
２４０    ＮＡＮＤ回路、
２４１    ＮＡＮＤ回路、
２４２    インバータ、
２４３    インバータ、
ＣＮＴＬ  制御信号、
Ｎ１      正転出力ノード、
Ｎ２      反転出力ノード、
ＯＵＴ１  出力信号、
ＯＵＴ２  反転出力信号
【図１】
2012105135.tif 000003
【図２Ａ】
2012105135.tif 000004
【図２Ｂ】
2012105135.tif 000005
【図３】
2012105135.tif 000006
【図４】
2012105135.tif 000007
【図５Ａ】
2012105135.tif 000008
【図５Ｂ】
2012105135.tif 000009
【図６】
2012105135.tif 000010