(57)【要約】【課題】モリセル領域内と周辺回路領域内およびそれらとの間に実施的に段差がない状態でメタル積層配線を形成し、段差部でメタル積層配線が断線する問題を回避する。センスアンプを構成するＮＭＯＳトランジスタとＰＭＯＳトランジスタのアンバランス動作を解消して動作遅延を軽減する。【解決手段】半導体装置は、半導体基板上にメモリセル領域と周辺回路領域とを有し、メモリセル領域と周辺回路領域に跨って延在し、メモリセル領域ではビット線を構成し、周辺回路領域では周辺回路用配線の一部とゲート電極の一部を構成するメタル積層配線を有する。メモリセル領域に配置されるメタル積層配線の底面の半導体基板上面からの高さが、周辺回路領域に配置されるメタル積層配線の底面の半導体基板上面からの高さと実質的に同じである。【選択図】図４
2012099793.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に、メモリセル領域と、周辺回路領域とを有する半導体装置であって、
前記メモリセル領域と前記周辺回路領域に跨って延在し、前記メモリセル領域ではビット線を構成し、前記周辺回路領域では前記ビット線に接続する周辺回路用配線の一部と前記周辺回路用配線に接続するゲート電極の一部を構成するメタル積層配線を有し、
前記メモリセル領域に配置される前記メタル積層配線の底面の前記半導体基板上面からの高さが、前記周辺回路領域に配置される前記メタル積層配線の底面の前記半導体基板上面からの高さと実質的に同じであることを特徴とする半導体装置。
【請求項２】
前記メモリセル領域に配置される前記メタル積層配線の底面の前記半導体基板上面からの高さと、前記周辺回路領域に配置される前記メタル積層配線の底面の前記半導体基板上面からの高さとのズレが５ｎｍ以内であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記メモリセル領域は、前記半導体基板上に、前記ビット線に接続され不純物を含有する多結晶シリコン膜を有するビット線コンタクトプラグを更に有することを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記ゲート電極の一部は、前記メタル積層配線の底面の方から順にチタンシリサイド膜、窒化チタン膜、第１金属のシリサイド膜、及び第１金属膜を有し、
前記ビット線は、前記ビット線コンタクトプラグの上では、前記メタル積層配線の底面の方から順にチタンシリサイド膜、窒化チタン膜、第１金属のシリサイド膜、及び第１金属膜を有し、
前記ビット線は、前記ビット線コンタクトプラグの上以外では、前記底面の方から順にチタン膜、窒化チタン膜、第１金属のシリサイド膜、及び第１金属膜を有することを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記第１金属は高融点金属であることを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記第１金属は、タングステン、コバルト、ニッケル及びタンタルからなる群から選択された少なくとも一種の金属であることを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記メモリセル領域は、埋め込みゲート電極と、前記埋め込みゲート電極と半導体基板の間に設けられたゲート絶縁膜と、前記半導体基板内の埋め込みゲート電極を挟んだ両側に設けられた第１及び第２の不純物拡散層とを更に有し、
前記ビット線コンタクトプラグは、前記第１の不純物拡散層に接続されることを特徴とする請求項３〜６の何れか１項に記載の半導体装置。
【請求項８】
前記第１の不純物拡散層は、前記埋め込みゲート電極よりも、前記半導体基板の上面から深い位置まで形成されることを特徴とする請求項７に記載の半導体装置。
【請求項９】
前記周辺回路領域は、前記ゲート電極を有するｎチャネルＭＯＳトランジスタ及びｐチャネルＭＯＳトランジスタを有し、
前記ｎチャネルＭＯＳトランジスタのゲート電極は、前記メタル積層配線の下に更にＮ型不純物を含む多結晶シリコン膜を有し、
前記ｐチャネルＭＯＳトランジスタのゲート電極は、前記メタル積層配線の下に更にＰ型不純物を含む多結晶シリコン膜を有することを特徴とする請求項１〜８の何れか１項に記載の半導体装置。
【請求項１０】
メモリセル領域と、周辺回路領域とを有する半導体基板の各々の領域に、素子分離領域で区画される複数の活性領域を形成する工程と、
前記メモリセル領域内の前記活性領域に交差する開口パターンを有するマスク絶縁膜を、前記半導体基板の上面に形成する工程と、
前記マスク絶縁膜をマスクとして前記半導体基板をエッチングしてゲートトレンチを形成する工程と、
前記ゲートトレンチ内にワード線となる埋め込みゲート電極を埋設形成する工程と、
前記埋め込みゲート電極および前記マスク絶縁膜を覆うようにキャップ絶縁膜を形成する工程と、
前記周辺回路領域に前記マスク絶縁膜と前記キャップ絶縁膜との合計膜厚に、実質的に等しい厚さの第１のシリコン膜を形成する工程と、
前記マスク絶縁膜及び前記キャップ絶縁膜の一部を除去して、前記ゲートトレンチに隣接する前記活性領域の表面を露出させる開口を形成する工程と、
前記開口内に第２のシリコン膜を埋設する工程と、
前記半導体基板の全面にメタル積層膜を成膜する工程と、
前記第１及び第２のシリコン膜に接するように前記メタル積層膜の一部を残留させることにより、前記メモリセル領域と前記周辺回路領域に跨って延在するメタル積層配線を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項１１】
前記第２のシリコン膜を埋設する工程では、ビット線コンタクトプラグを形成することを特徴とする請求項１０に記載の半導体装置の製造方法。
【請求項１２】
前記メタル積層配線を形成する工程において、前記メモリセル領域では前記メタル積層配線としてビット線を形成し、前記周辺回路領域では前記メタル積層配線として前記ビット線に接続する周辺回路用配線の一部と前記周辺回路用配線に接続するゲート電極の一部を形成することを特徴とする請求項１１に記載の半導体装置の製造方法。
【請求項１３】
前記第１のシリコン膜を形成する工程では、Ｎ型不純物を含む第１のシリコン膜と、Ｐ型不純物を含む第１のシリコン膜とを形成し、
前記メタル積層配線を形成する工程では、前記周辺回路領域において、前記メタル積層配線の下にＮ型不純物を含む第１のシリコン膜を有する第１のゲート電極と、前記メタル積層配線の下に前記Ｐ型不純物を含む第１のシリコン膜を有する第２のゲート電極とを形成し、
前記周辺回路領域において、前記第１のゲート電極を含むｎチャネルＭＯＳトランジスタ及び前記第２のゲート電極を含むｐチャネルＭＯＳトランジスタを形成する工程を更に有することを特徴とする請求項１２に記載の半導体装置の製造方法。
【請求項１４】
前記メタル積層膜を成膜する工程では、前記半導体基板の方から順にチタン膜、窒化チタン膜、第１金属のシリサイド膜、及び第１金属膜を成膜することを特徴とする請求項１０〜１３の何れか１項に記載の半導体装置の製造方法。
【請求項１５】
前記メタル積層膜を成膜する工程では、同一の装置内でチタン膜、窒化チタン膜、第１金属のシリサイド膜、及び第１金属膜を成膜することを特徴とする請求項１４に記載の半導体装置の製造方法。
【請求項１６】
前記第１金属は高融点金属であることを特徴とする請求項１４又は１５に記載の半導体装置の製造方法。
【請求項１７】
前記第１金属は、タングステン、コバルト、ニッケル又はタンタルであることを特徴とする請求項１６に記載の半導体装置の製造方法。
【請求項１８】
前記第２のシリコン膜を埋設する工程の前に、前記メモリセル領域内の活性領域のゲートトレンチを挟んだ両側に第１及び第２の不純物拡散層を形成する工程を更に有し、
前記開口を形成する工程では、前記第１の不純物拡散層を露出させるように開口を形成することを特徴とする請求項１０〜１７の何れか１項に記載の半導体装置の製造方法。
【請求項１９】
前記第１及び第２の不純物拡散層を形成する工程では、ゲートトレンチよりも前記半導体基板の上面から深い位置まで前記第１の不純物拡散層を形成することを特徴とする請求項１８に記載の半導体装置の製造方法。
【請求項２０】
前記第１のシリコン膜を形成する工程では、非晶質シリコン膜を形成し、
熱処理により、前記非晶質シリコン膜を多結晶シリコン膜に変換する工程を更に有することを特徴とする請求項１０〜１９の何れか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、半導体装置、特にＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）においては、デバイスの動作速度を向上させるために、ポリメタルゲート構造が多く採用されている。ポリメタルゲート構造は、多結晶シリコン膜上に金属膜を積層させたゲート電極構造であり、従来から用いられているポリサイドゲート構造よりもワード線の平面方向の抵抗（シート抵抗）を低くすることができる。
【０００３】
また、特許文献１には、多結晶シリコン膜と金属膜との間に窒化タングステン（ＷＮ）等の金属窒化物の膜を形成することにより、多結晶シリコン膜と金属膜との反応を抑制する技術が記載されている。しかし、多結晶シリコン膜上に直接、金属窒化物の膜を形成すると、後の熱処理において、多結晶シリコン膜と金属窒化物の膜とが反応し、金属シリサイド窒化物の膜が形成される。金属シリサイド窒化物の膜は、組成もしくは積層膜の構成によっては高抵抗になることがあり、その膜厚が厚くなると、低抵抗のポリメタルゲート電極は望めない。
【０００４】
特許文献２には、多結晶シリコン膜と金属窒化物の膜との間に、薄いシリサイド膜を介在させることにより、多結晶シリコン膜と金属窒化物の膜との反応を抑制する方法が提案されている。
【０００５】
一方、デバイスの高性能化や駆動電圧の低電圧化のため、デュアルゲート構造も採用されている。デュアルゲート構造は、ｎチャネルＭＯＳトランジスタのゲート電極にはＮ型不純物（リン等）を導入したＮ型シリコン膜を含むゲート電極、ｐチャネルＭＯＳトランジスタにはＰ型不純物（ボロン等）を導入したＰ型シリコン膜を含むゲート電極を用いた構造である。
【０００６】
特許文献２のような、多結晶シリコン膜、シリサイド膜、金属窒化物の膜を積層した構造のポリメタルゲート構造の電極を、デュアルゲート構造に適用した例を、図１及び２を参照して説明する。
【０００７】
図１Ａに示すように、半導体基板４１の所定の領域に、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）技術により、素子分離絶縁領域４２を形成する。半導体基板４１の所定領域に、Ｐ型不純物としてボロン（Ｂ）をドープしてＰウェル４６を形成し、Ｎ型不純物としてリン（Ｐ）をドープしてＮウェル４７を形成する。次に、半導体基板４１の表面を熱酸化することにより、厚さ約４ｎｍのゲート絶縁膜４３を形成する。ゲート絶縁膜４３上に、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法により、ノンドープの多結晶シリコン膜４４を、厚さ約１００ｎｍで形成する。Ｎウェル４７上の多結晶シリコン膜をレジストマスク４５ａで覆い、Ｐウェ４６上の多結晶シリコン膜に対してＮ型不純物としてリン（Ｐ）をイオン注入し、Ｎ型多結晶シリコン膜４４ａを形成する。
【０００８】
図１Ｂに示すように、レジストマスク４５ａを除去した後、Ｐウェル４６上の多結晶シリコン膜４４をレジストマスク４５ｂで覆い、Ｎウェル４７上の多結晶シリコン膜４４に対してＰ型不純物としてボロン（Ｂ）をイオン注入し、Ｐ型多結晶シリコン膜４４ｂを形成する。多結晶シリコン膜４４（Ｎ型多結晶シリコン膜４４ａ及びＰ型多結晶シリコン膜４４ｂ）の表面に形成された自然酸化膜（図示していない）を除去する。
【０００９】
図２に示すように、多結晶シリコン膜４４上に、シリサイド膜としてタングステンシリサイド（ＷＳｉ２）膜５０を形成する。このＷＳｉ２膜５０は、Ｎ型多結晶シリコン膜及びＰ型多結晶シリコン膜上に連続して形成される。この後、ＷＳｉ２膜５０上に、窒化タングステン（ＷＮ）膜及びタングステン（Ｗ）膜を順次、積層した後、パターニングを行うことによってポリメタル構造のゲート電極を形成する。
【００１０】
特許文献３には、ＤＲＡＭのワード線の抵抗低減に有利となるポリメタル構造において、多結晶シリコン膜、バリヤ膜、タングステン膜からなる基本構成の内、バリヤ膜を従来の窒化タングステン（ＷＮ）から窒化チタン（ＴｉＮ）に代えることによりバリヤ膜の耐熱性を向上できることが記載されている。また、多結晶シリコン膜とバリヤ膜の間にＴｉシリサイドなどの金属シリサイドを設け、バリヤ膜とＷ膜との間にバッファー膜としてのＷシリサイドを設けることが有効である、と記載されている。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開平１１−２３３４５１号公報
【特許文献２】特開２００３−１６３３４８号公報
【特許文献３】特開２００６−３１０８４２号公報
【発明の概要】
【発明が解決しようとする課題】
【００１２】
しかしながら、上記特許文献２のような、多結晶シリコン膜／ＷＳｉ２膜／ＷＮ膜／Ｗ膜のような積層構造のゲート電極は、製造工程における熱処理時などに、多結晶シリコン膜中の不純物がＷＳｉ２膜中を膜厚方向にＷＮ膜まで拡散して、ＷＮ膜中に存在することとなっていた。この結果、多結晶シリコン膜中の不純物濃度が低下し、ゲート電極の空乏化が進むこという問題が発生していた。また、上記ゲート電極を有するＭＯＳトランジスタの閾値電圧が設計値よりも高くなると共に、ばらつきが増大するという問題もあった。
【００１３】
また、上記特許文献３に記載されている、第１金属シリサイド膜／ＴｉＮ膜／第２金属シリサイド膜／Ｗ膜からなるメタル積層膜は、耐熱性の点では有効であるものの、このメタル積層膜をＤＲＡＭのビット線として用い、メモリセル領域から周辺回路領域まで延在する配線にすると、段差のある部分で断線しやすい問題があった。
【課題を解決するための手段】
【００１４】
上記課題を解決するため、一実施形態は、
半導体基板上に、メモリセル領域と、周辺回路領域とを有する半導体装置であって、
前記メモリセル領域と前記周辺回路領域に跨って延在し、前記メモリセル領域ではビット線を構成し、前記周辺回路領域では前記ビット線に接続する周辺回路用配線の一部と前記周辺回路用配線に接続するゲート電極の一部を構成するメタル積層配線を有し、
前記メモリセル領域に配置される前記メタル積層配線の底面の前記半導体基板上面からの高さが、前記周辺回路領域に配置される前記メタル積層配線の底面の前記半導体基板上面からの高さと実質的に同じであることを特徴とする半導体装置に関する。
【００１５】
また、前記メタル積層配線は、金属バッファ膜と、金属バッファ膜上のＴｉＮ膜と、ＴｉＮ膜上のＷシリサイド膜と、Ｗシリサイド膜上のＷ膜からなるものである。
【００１６】
他の実施形態は、
メモリセル領域と、周辺回路領域とを有する半導体基板の各々の領域に、素子分離領域で区画される複数の活性領域を形成する工程と、
前記メモリセル領域内の前記活性領域に交差する開口パターンを有するマスク絶縁膜を前記半導体基板の上面に形成する工程と、
前記マスク絶縁膜をマスクとして前記半導体基板をエッチングしてゲートトレンチを形成する工程と、
前記ゲートトレンチ内にワード線となる埋め込みゲート電極を埋設形成する工程と、
前記埋め込みゲート電極および前記マスク絶縁膜を覆うようにキャップ絶縁膜を形成する工程と、
前記周辺回路領域に前記マスク絶縁膜と前記キャップ絶縁膜との合計膜厚に、実質的に等しい厚さの第１のシリコン膜を形成する工程と、
前記マスク絶縁膜及び前記キャップ絶縁膜の一部を除去して、前記ゲートトレンチに隣接する前記活性領域の表面を露出させる開口を形成する工程と、
前記開口内に第２のシリコン膜を埋設する工程と、
前記半導体基板の全面にメタル積層膜を成膜する工程と、
前記第１及び第２のシリコン膜に接するように前記メタル積層膜の一部を残留させることにより、前記メモリセル領域と前記周辺回路領域に跨って延在するメタル積層配線を形成する工程と、
を有することを特徴とする半導体装置の製造方法に関する。
【発明の効果】
【００１７】
メモリセル領域内と周辺回路領域内およびそれらとの境界に実質的に段差がない状態でメタル積層膜からなるメタル積層配線を形成しているので、段差部で配線が断線する問題を回避できる。
また、周辺回路領域のゲート電極においては、シリコン膜中の不純物がシリコン膜の外に拡散することを防止して、ゲート電極の空乏化が進むことを防止できる。ＭＯＳトランジスタの閾値電圧が設計値よりも高くなると共にばらつきが増大することを防止できる。
これによりセンスアンプを構成するＮＭＯＳトランジスタとＰＭＯＳトランジスタのアンバランス動作を解消して動作遅延を軽減することができる。
【図面の簡単な説明】
【００１８】
【図１】関連する半導体装置の製造方法を表す図である。
【図２】関連する半導体装置の製造方法を表す図である。
【図３】第１実施例の半導体装置を表す平面図である。
【図４】第１実施例の半導体装置を表す断面図である。
【図５】第１実施例の半導体装置の製造方法を表す図である。
【図６】第１実施例の半導体装置の製造方法を表す図である。
【図７】第１実施例の半導体装置の製造方法を表す図である。
【図８】第１実施例の半導体装置の製造方法を表す図である。
【図９】第１実施例の半導体装置の製造方法を表す図である。
【図１０】第１実施例の半導体装置の製造方法を表す図である。
【図１１】第１実施例の半導体装置の製造方法を表す図である。
【図１２】第１実施例の半導体装置の製造方法を表す図である。
【図１３】第１実施例の半導体装置の製造方法を表す図である。
【図１４】第１実施例の半導体装置の製造方法を表す図である。
【図１５】第１実施例の半導体装置の製造方法を表す図である。
【図１６】第１実施例の半導体装置の製造方法を表す図である。
【図１７】第１実施例の半導体装置の製造方法を表す図である。
【図１８】第１実施例の半導体装置の製造方法を表す図である。
【図１９】第１実施例の半導体装置の製造方法を表す図である。
【図２０】第１実施例の半導体装置の製造方法を表す図である。
【図２１】第１実施例の半導体装置の製造方法を表す図である。
【図２２】第１実施例の半導体装置の製造方法を表す図である。
【図２３】第１実施例の半導体装置の製造方法を表す図である。
【図２４】第２実施例の半導体装置の製造方法を表す図である。
【図２５】第２実施例の半導体装置の製造方法を表す図である。
【図２６】第２実施例の半導体装置の製造方法を表す図である。
【図２７】第３実施例の半導体装置を表す断面図である。
【発明を実施するための形態】
【００１９】
以下では、図面を参照して、本発明の具体的な態様を説明する。なお、下記実施例は、本発明のより一層の深い理解のために示される具体例であって、本発明は、これらの実施例に何ら限定されるものではない。
【００２０】
（第１実施例）
以下、上記のゲート電極構成をＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）半導体装置に適用する例について図３〜図２３を用いて説明する。
【００２１】
最初に、図３〜図４を用いて、半導体装置の構成について説明する。図３はＤＲＡＭのメモリセル領域を含む平面図、図４Ａは、図３に示したＡ１−Ａ１’方向の断面図を示している。図４Ｂは周辺回路領域の断面図を示している。
【００２２】
図３の平面図を参照すると、Ｘ方向に延在し、メモリセル領域の端部に位置する周辺回路のセンスアンプ１００に接続される複数のビット線３０と、Ｘ方向に垂直に交差するＹ方向に延在するワード線となる複数の埋め込みゲート電極１４が配置されている。埋め込みゲート電極１４は、メモリセル領域の端部に位置する周辺回路領域のサブワードドライバー２００に接続されている。メモリセル領域とセンスアンプ１００およびサブワードドライバー２００で構成される周辺回路領域との間には、点線で示される境界が存在している。メモリセル領域はＸ方向を素子分離領域７で分断され、Ｙ方向を素子分離領域４で分断された複数の活性領域ＡＲ１とＡＲ２で構成されている。活性領域ＡＲ１は、Ｘ方向から約３０°右下がりに傾斜したＸ１方向に延在し、Ｙ方向に等ピッチで配置されている。一方、活性領域ＡＲ２は、Ｘ方向から約３０°右上がりに傾斜したＸ２方向に延在し、Ｙ方向に等ピッチで配置されている。ＡＲ１とＡＲ２は、Ｘ方向に交互に等ピッチで配置された構成となっている。各々の活性領域ＡＲには、Ｙ方向に延在する２本の埋め込みゲート電極１４が交差して配置されている。
【００２３】
２本の埋め込みゲート電極１４の間に位置する活性領域部分にはビット線３０に接続されるビット線拡散層９ｂ（第１の不純物拡散層の一部に相当する）が形成されている。また、活性領域ＡＲの両端に位置し、埋め込みゲート電極１４と素子分離領域７の間に位置する２つの活性領域部分には、キャパシタの下部電極３５に接続されるキャパシタ拡散層９ａ（第２の不純物拡散層に相当する）がそれぞれ形成されている。Ｙ方向に延在する埋め込み電極１４は、Ｙ方向に配置された複数の活性領域ＡＲと、複数の活性領域ＡＲの間に配置された複数の素子分離領域４に跨って形成されている。また、Ｘ方向に延在する複数のビット線３０の各々は、Ｘ方向に配置された複数の活性領域ＡＲのビット線拡散層９ｂを結ぶ直線上に形成されている。
【００２４】
個々の活性領域ＡＲには２つのセルトランジスタＴｒ１およびＴｒ２が形成されている。いずれも埋め込みゲート型のリセスチャネルＭＯＳトランジスタで構成されている。Ｔｒ１は、埋め込みゲート電極１４と、埋め込みゲート電極１４を挟んで両側に位置するキャパシタ拡散層（第２の不純物拡散層に相当する）９ａとビット線拡散層（第１の不純物拡散層の一部に相当する）９ｂとで構成されている。便宜上、キャパシタ拡散層９ａはドレイン領域であり、ビット線拡散層９ｂはソース領域となる。バイアス印加状態が逆転すれば各々の領域は入れ替わることとなる。Ｔｒ２は、埋め込みゲート電極１４と、埋め込みゲート電極１４を挟んで両側に位置するビット線拡散層９ｂとキャパシタ拡散層９ａとで構成されている。ビット線拡散層９ｂは２つのセルトランジスタに共有される構成となっている。
【００２５】
図４Ａの断面図を参照すると、ｐ型単結晶シリコン基板（以下、「基板」と記す）１の表面側に形成された素子分離領域７により活性領域ＡＲ１およびＡＲ２が区画されている。各々の活性領域ＡＲには２つのゲートトレンチ１１が形成されている。各々のゲートトレンチ１１の内面にはゲート絶縁膜１３が形成されている。さらに、ゲート絶縁膜１３に接してゲートトレンチ１１の底部を埋設するように、窒化チタン（ＴｉＮ）１４ａとタングステン（Ｗ）１４ｂの積層膜からなり、ワード線となる埋め込みゲート電極１４が形成されている。埋め込みゲート電極１４の上面に接して窒化シリコン膜からなるキャップ絶縁膜１５が形成されている。
【００２６】
各々のゲートトレンチ１１と素子分離領域７の間の基板１の表面にはドレイン領域となるキャパシタ拡散層９ａが形成されている。キャパシタ拡散層９ａの底面は、埋め込みゲート電極１４の上面より浅い位置となっているが、埋め込みゲート電極１４の上面と同じ位置まで近接してもかまわない。埋め込みゲート電極１４の上面より深い位置になるとゲート絶縁膜のリーク電流が増加する懸念があるので好ましくない。
【００２７】
一方、ゲートトレンチ１１で挟まれた基板１の表面にはソース領域となるビット線拡散層９ｂが形成されている。ビット線拡散層９ｂの底面は、ゲートトレンチ１１の最深部よりも深い位置となるように形成されている。また、各々のゲートトレンチ１１の底面と接する基板１の表面にはトレンチ拡散層１２が形成されている。一つ活性領域ＡＲ内で隣接するトレンチ拡散層１２は、ゲートトレンチ１１の最深部より深く形成されたビット線拡散層９ｂによって接続された状態となっている。したがって、ソース領域（第１の不純物拡散層に相当する）は、ビット線拡散層９ｂと、ビット線拡散層９ｂに接続するトレンチ拡散層１２とで構成される構成となる。
【００２８】
例えば、Ｔｒ１は、ゲートトレンチ１１の内面に形成されたゲート絶縁膜１３と、ゲート絶縁膜１３を覆うように埋設された埋め込みゲート電極１４と、ドレイン領域となるキャパシタ拡散層９ａと、ソース領域となるビット線拡散層９ｂおよびトレンチ拡散層１２で構成されている。Ｔｒ１のチャネル領域は、キャパシタ拡散層９ａの底面とトレンチ拡散層１２の上端部とで挟まれるゲートトレンチ１１の側壁部分であって、ゲート絶縁膜１３と接する基板１の表面となる。このような構成、すなわち隣接する埋め込みゲート電極１４の間の基板領域をチャネル領域とせずに、高濃度の不純物からなるビット線拡散層９ｂで置き換え、さらにゲートトレンチ１１の底部にトレンチ拡散層１２を形成しているので、各々のトランジスタのチャネル領域は、各々のゲートトレンチ１１のそれぞれ遠い側の側壁にしか形成されない構成となる。これにより、同一活性領域内に位置する２つの埋め込みゲート電極１４の各々に対応するメモリセルの内、一方のメモリセル（キャパシタ）が“１”情報を記憶している状態で、他方のメモリセルを構成する埋め込みゲート電極がオン、オフ動作を繰り返した時に、“１”状態にある一方のメモリセルの記憶状態を“０”に変化させてしまうディスターブ不良を回避できる構成となっている。
【００２９】
素子分離領域７の上面およびキャパシタ拡散層９ａが形成された基板１の上面には、ゲートトレンチ１１を形成する際のマスクとして用いた酸化シリコン膜からなるマスク絶縁膜１０が設けられている。さらに、マスク絶縁膜１０を覆い、埋め込みゲート電極１４上のゲートトレンチ１１を埋設するようにキャップ絶縁膜１５が設けられている。キャップ絶縁膜１５の上面は、マスク絶縁膜１０の膜厚とキャップ絶縁膜１５の膜厚（マスク絶縁膜１０上の膜厚）を足した分だけ基板１の上面から上方に位置している。各々のゲートトレンチ１１を埋設して、基板１の上面より上方に突き出るように形成され、互いに隣接するキャップ絶縁膜１５の間に位置するビット線拡散層９ｂの上面には、ビット線拡散層９ｂに接してシリコン膜からなるビット線コンタクトプラグ２２ａが設けられている。ビット線コンタクトプラグ２２ａの上面はキャップ絶縁膜１５の上面と面一となっている。
【００３０】
ビット線コンタクトプラグ２２ａの上面には、メタル積層膜からなるビット線３０が形成されている。ビット線３０は、ビット線コンタクトプラグ２２ａ又はキャップ絶縁膜１５の上面に接する金属バッファ膜２３、金属バッファ膜２３上に接するＴｉＮ膜２４、ＴｉＮ膜２４上に接するタングステンシリサイド（以下、「ＷＳｉ」と記す；第１金属のシリサイド膜に相当する）膜２５、ＷＳｉ膜２５上に接するＷ膜（第１金属膜に相当する）２６からなるメタル積層膜で構成されている。金属バッファ膜２３の金属にチタン（Ｔｉ）を用いた場合、シリコン膜からなるビット線コンタクトプラグ２２ａの上面に接する部分の金属バッファ膜２３はチタンシリサイド（以下、「ＴｉＳｉ」と記す）膜となっており、キャップ絶縁膜１５の上面に接する部分の金属バッファ膜２３はＴｉ膜となっている。Ｗ膜２６上には窒化シリコン膜からなるカバー絶縁膜２８が形成されている。カバー絶縁膜２８を含むビット線３０の側壁には、窒化シリコン膜からなるサイドウォール絶縁膜３１ａが形成されている。ビット線３０は、ビット線コンタクトプラグ２２ａの位置で縦方向にみるとポリメタル配線構造となっているが、ビット線コンタクトプラグ２２ａが存在しないキャップ絶縁膜１５上ではシリコン膜を含まないメタル配線構造となっている。したがって、Ｘ方向に延在するビット配線全体としてみた場合、シリコン膜がない分だけ配線の高さを低減させることができ、ビット配線の寄生容量を低減できる。したがって、キャパシタの容量が小さくなってもＤＲＡＭ動作の信頼性を向上させることができる。
【００３１】
カバー絶縁膜２８を覆うように第１層間絶縁膜３３が形成されている。第１層間絶縁膜３３にはキャパシタ拡散層９ａに接続するキャパシタコンタクトプラグ３４が複数、形成されている。キャパシタコンタクトプラグ３４の上面に接するキャパシタの下部電極３５が形成されている。下部電極３５はクラウン構造となっているが、柱状であっても構わない。また、下部電極自体の倒壊や捩れを防止するためのサポート膜が形成されるが、図では省略している。下部電極３５を覆うように、全面に容量絶縁膜（図では省略している）が形成されている。さらに、容量絶縁膜を覆う上部電極３６が形成されている。上部電極３６上には第２層間絶縁膜３７が形成され、コンタクトプラグ３８が形成されている。コンタクトプラグ３８に接続して上部配線３９が形成されている。
【００３２】
図４Ｂの断面図を参照すると、基板１に素子分離領域４によって区画された、ｎチャネルＭＯＳトランジスタが形成されるＮＭＯＳ領域とｐチャネルＭＯＳトランジスタが形成されるＰＭＯＳ領域が設けられている。基板がｐ型なので、ＰＭＯＳ領域にはｎｗｅｌｌが形成されている。各々の領域の基板１の表面にゲート絶縁膜１７が形成されている。ＮＭＯＳ領域のゲート絶縁膜１７上には、ｎ型不純物を含有する多結晶シリコン膜１８ａと、多結晶シリコン膜１８ａの上面に接する金属バッファ膜２３、金属バッファ膜２３上に接するＴｉＮ膜２４、ＴｉＮ膜２４上に接するＷＳｉ膜２５、ＷＳｉ膜２５上に接するＷ膜２６からなるメタル積層膜と、で構成されるゲート電極３０ａが形成されている。また、ＰＭＯＳ領域のゲート絶縁膜１７上には、ｐ型不純物を含有する多結晶シリコン膜１８ｂと、多結晶シリコン膜１８ｂの上面に接する金属バッファ膜２３、金属バッファ膜上に接するＴｉＮ膜２４、ＴｉＮ膜２４上に接するＷＳｉ膜２５、ＷＳｉ膜２５上に接するＷ膜２６からなるメタル積層膜と、で構成されるゲート電極３０ｂが形成されている。周辺回路領域においては、メタル積層膜３０は全て多結晶シリコン膜１８ｂ上に形成されているので、多結晶シリコン膜１８ｂに接する金属バッファ膜２３は全てＴｉＳｉ膜で構成されている。Ｗ膜２６上には窒化シリコン膜からなるカバー絶縁膜２８が形成されている。カバー絶縁膜２８を含むゲート電極３０ａ、３０ｂの側壁には、窒化シリコン膜からなるサイドウォール絶縁膜３１ｂが形成されている。ＮＭＯＳ領域の基板１表面には、ｎ型不純物を含有するソース／ドレイン拡散層３２ａが形成され、プレーナ型のｎチャネルＭＯＳトランジスタが構成されている。また、ＰＭＯＳ領域の基板１表面にはｐ型不純物を含有するソース／ドレイン拡散層３２ｂが形成され、プレーナ型のｐチャネルＭＯＳトランジスタが構成されている。
【００３３】
カバー絶縁膜２８を覆うように、第１層間絶縁膜３３が形成されている。第１層間絶縁膜には各々のソース／ドレイン拡散層３２ａ、３２ｂに接続するようにコンタクトプラグ３４ａが形成されている。コンタクトプラグ３４ａに接続するように、配線３５ａが形成されている。配線３５ａを覆うように、第３層間絶縁膜３７ａが形成されている。第３層間絶縁膜３７ａにはコンタクトプラグ３８ａが形成されている。コンタクトプラグ３８ａに接続するように上部配線３９ａが形成されている。
【００３４】
図４Ａに示したメモリセル領域において、ビット線３０は、ビット線コンタクトプラグ２２ａの位置でみるとポリメタル配線構造となっているが、ビット線コンタクトプラグ２２ａが存在しないキャップ絶縁膜１５上ではシリコン膜を含まないメタル配線構造となっている。したがって、Ｘ方向に延在するビット配線全体としてみた場合、シリコン膜がない分だけ配線の高さを低減させることができ、ビット配線の寄生容量を低減できる。したがって、キャパシタの容量が小さくなってもＤＲＡＭ動作の信頼性を向上させることができる。さらに具体的に言えば、ビット線３０とビット線拡散層９ｂとを接続するシリコン膜をキャップ絶縁膜１５に挟まれるビット線コンタクトプラグ２２ａとして形成しているので、Ｘ方向に延在するビット線３０は、ビット線コンタクトプラグ２２ａと接続する部分以外の領域ではＷ膜２６、ＷＳｉ膜２５、ＴｉＮ膜２４、Ｔｉ膜からなる金属バッファ膜２３からなる金属系導体のみで構成され、多結晶シリコン膜がビット線構成部材として含まれていない。したがって、ビット線３０自体の高さを低減することができ、ビット線３０の寄生容量を低減することができる構成となっている。ＤＲＡＭにおける蓄積電荷の検出感度は、キャパシタの容量とビット線の寄生容量のバランスで律則される。ビット線の寄生容量が大きければ、それに見合う大きなキャパシタ容量が得られなければＤＲＡＭの動作は困難となる。本実施例ではビット線の寄生容量を低減できる構成となっているので、微細化されてキャパシタ容量が小さくなっても動作可能なＤＲＡＭを提供することができる。
【００３５】
また、図４Ａに示したメモリセル領域、および図４Ｂに示した周辺回路領域において、周辺回路領域に形成されているゲート電極３０ａ、３０ｂを構成するシリコン膜１８ａ、１８ｂの厚さは、メモリセル領域のビット線コンタクトプラグ２２ａを構成するシリコン膜の厚さ（ビット線コンタクトプラグ２２ａの底面と上面との距離）と実質的に同じとなるように構成されている。すなわち、周辺回路領域のシリコン膜１８ａ、１８ｂの厚さと、メモリセル領域を構成するマスク絶縁膜１０とキャップ絶縁膜１５の合計膜厚のズレ（差）は、所定の範囲内となっている。ここでいう、「所定の範囲内」とは、シリコン膜１８ａ、１８ｂの膜厚方向における上面位置の、キャップ絶縁膜１５の膜厚方向における上面位置に対する上下方向のズレが±５ｎｍの範囲内であることを意味する。すなわち、メモリセル領域と周辺回路領域の境界には、シリコン膜１８ａ、１８ｂの膜厚方向における上面位置と、キャップ絶縁膜１５の膜厚方向における上面位置とに上下方向のズレが生じることにより段差が発生する。段差の発生は、いずれかが上方に突き出した状態となるが、いずれが上方に突き出した場合でも許容される段差の最大が５ｎｍ以下であることを意味している。±５ｎｍの範囲を超えると、メモリセル領域と周辺回路領域に跨って延在し、メモリセル領域ではビット線を構成し、周辺回路領域ではビット線に接続する周辺回路用配線の一部と周辺回路用配線に接続するゲート電極の一部を構成するメタル積層配線が段差部で断線する確率が増加する。
【００３６】
上記のように、周辺回路領域に形成される金属バッファ膜２３からＷ膜２６までのメタル積層配線と、メモリセル領域に形成される金属バッファ膜２３からＷ膜２６までのメタル積層配線とは基板１の表面から実質的に同じ高さの位置に形成されている。すなわち、メモリセル領域に配置されるメタル積層配線（ビット線）の底面６０ａの半導体基板上面６１からの高さと、周辺回路領域に配置されるメタル積層配線（ゲート電極３０ａ、３０ｂの一部の底面６０ｂ及び周辺回路用配線の一部）の底面の半導体基板上面６１からの高さ、のズレ（差）が所定の範囲内となっている。
【００３７】
したがって、メモリセル領域と前記周辺回路領域に跨ってメタル積層配線が延在し、メモリセル領域と周辺回路領域の間に段差がある場合、段差部でメタル積層膜が断線する問題を回避することができる。また、段差がほとんど存在しないため、リソグラフィやエッチング加工の精度を向上させてより微細なビット線、ゲート電極を構成することができる。
【００３８】
さらに、周辺回路領域のゲート電極を多結晶シリコン膜１８と、多結晶シリコン膜１８の上面に接するＴｉＳｉ膜からなる金属バッファ膜２３、金属バッファ膜２３上に接するＴｉＮ膜２４、ＴｉＮ膜２４上に接するＷＳｉ膜２５、ＷＳｉ膜２５上に接するＷ膜２６からなるメタル積層膜で構成しているので、多結晶シリコン膜中の不純物が多結晶シリコン膜の外に拡散することを防止して、ゲート電極の空乏化が進むことを防止する。ＭＯＳトランジスタの閾値電圧が設計値よりも高くなると共にばらつきが増大することを防止する。これによりセンスアンプを構成するｎチャネルＭＯＳトランジスタとｐチャネルＭＯＳトランジスタのアンバランス動作を解消して動作遅延を軽減することができる。
【００３９】
以下に、図５〜図１６を用いて、半導体装置の製造方法について説明する。各図のＡ図は、図３に示したメモリセル領域の平面図から一部抜き出した平面図である。Ｂ図はＡ図のＡ１−Ａ１’方向の断面図、Ｃ図はＡ図のＢ１−Ｂ１’ 方向の断面図である。Ｄ図は周辺回路領域の断面図である。
【００４０】
図５に示すように、メモリセル領域においてはＸ方向にスネーク状に折れ曲がって延在する帯状活性領域のパターンを有し、周辺回路領域においてはトランジスタが形成される活性領域のパターンを有するマスク２を基板１の表面に形成する。基板１にはｐ型の単結晶シリコン基板を用いる。マスク２には、窒化シリコン膜、非晶質カーボン膜、非晶質シリコン膜などの単層膜あるいは積層膜を用いることができる。基板１の表面に図示しない酸化シリコン膜を形成した後、マスク材料を全面に積層形成し、リソグラフィとドライエッチング法によりメモリセル領域、周辺回路領域の各々に活性領域のパターンとなるマスク２を形成する。
【００４１】
メモリセル領域に形成される、Ｘ方向にスネーク状に折れ曲がって延在する帯状活性領域のパターンは、Ｘ方向に対して右下がりとなるＸ１方向に延在する部分と、Ｘ方向に対して右上がりとなるＸ２方向に延在する部分とが交互に接続されてＸ方向に繰り返し配置される構成となっている。
【００４２】
次に、図６に示すように、マスク２をマスクとして基板１をドライエッチングし、深さ２５０〜３００ｎｍのトレンチ３を形成する。ここでは３００ｎｍとする。その後、酸化シリコン膜、窒化シリコン膜の積層膜をトレンチ３内に埋設し、マスク２を除去して第１の素子分離領域４を形成する。メモリセル領域においては、スネーク状の帯状活性領域が第１の素子分離領域４によりＹ方向に分断される。
【００４３】
次に、図７に示すように、メモリセル領域に形成されているスネーク状の帯状活性領域をＸ方向に分断するマスク５を基板１の表面に形成する。帯状活性領域が折れ曲がることによって生じる複数の頂点部分を露出するようにマスク５が形成される。マスク５にはマスク２と同じ材料を用いることができ、リソグラフィとドライエッチング法により形成される。
【００４４】
次に、図８に示すように、マスク５をマスクとして、表面が露出している基板１および第１素子分離領域４をドライエッチング法によりエッチングし、第１素子分離領域４と同じ深さのトレンチ６を形成する。その後、酸化シリコン膜、窒化シリコン膜の積層膜をトレンチ６内に埋設し、マスク５を除去して第２素子分離領域７を形成する。メモリセル領域においては、スネーク状の帯状活性領域が第２素子分離領域７によりＸ方向に分断される。これにより、メモリセル領域にはＸ方向を素子分離領域７で分断され、Ｙ方向を素子分離領域４で分断された、基板１からなる複数の活性領域ＡＲ１とＡＲ２が形成される。活性領域ＡＲ１は、Ｘ方向から約３０°右下がりに傾斜したＸ１方向に延在し、Ｙ方向に等ピッチで配置されている。一方、活性領域ＡＲ２は、Ｘ方向から約３０°右上がりに傾斜したＸ２方向に延在し、Ｙ方向に等ピッチで配置されている。ＡＲ１とＡＲ２は、Ｘ方向に交互に等ピッチ間隔となるように形成される。本実施例では、個々の活性領域のＹ方向の幅は３５ｎｍ、ピッチは７０ｎｍとしている。また、Ｘ方向の幅は、１７５ｎｍでピッチは２１０ｎｍとしている。最小加工寸法Ｆを３５ｎｍとした場合の６Ｆ２構成としている。また、素子分離領域７を形成する前後の工程において、周辺回路領域でｐチャネルＭＯＳトランジスタが形成されるＰＭＯＳ領域の基板１中にｎｗｅｌｌを形成する。具体的には、ＰＭＯＳ領域以外の領域をホトレジストマスクを形成し、イオン注入法によりボロン（Ｂ）を注入して形成する。
【００４５】
次に、図９に示すように、周辺回路領域を覆うホトレジストからなるマスク８を形成する。次いで全面にリン（Ｐ）などのｎ型不純物をイオン注入し、メモリセル領域内の活性領域ＡＲ１およびＡＲ２の表面部分にｎ型拡散層９を形成する。ｎ型拡散層９は最終的に形成されるセルトランジスタのソース拡散層あるいはドレイン拡散層となる。次いで、マスク８を除去する。
【００４６】
次に、図１０に示すように、基板１上の全面に厚さ４０ｎｍの酸化シリコン膜を形成し、リソグラフィとドライエッチング法により、メモリセル領域内に形成されるワード線領域を露出させるパターンを有するマスク絶縁膜１０を形成する。ワード線領域は複数の活性領域と第１素子分離領域４に跨ってＹ方向に延在するパターンとなる。ワード線領域は個々の活性領域に対して２本形成される。ワード線領域のＸ方向の幅は３５ｎｍとしている。次いで、マスク絶縁膜１０をマスクとして基板１をドライエッチングし、ワード線領域となる深さ１５０〜２００ｎｍのゲートトレンチ１１を形成する。ここではゲートトレンチ１１の最深部の深さを２００ｎｍとする。これにより、図９の段階で形成されたｎ型拡散層９は、後の工程で、キャパシタに接続されるキャパシタ拡散層９ａと、ビット線に接続されるビット線拡散層９ｂに分断される。このゲートトレンチ１１のドライエッチングにより、マスク絶縁膜１０は膜厚が４０ｎｍから２５ｎｍに減少している。
【００４７】
次に、図１１に示すように、イオン注入法を用い、全面にリンもしくはヒ素（Ａｓ）などのｎ型不純物を注入する。これにより、ゲートトレンチ１１の底部の基板表面にはトレンチ拡散層１２が形成される。ゲートトレンチ１１の最深部におけるトレンチ拡散層１２の深さ方向の幅は１０〜３０ｎｍとする。ここでは２０ｎｍとする。トレンチ拡散層１２の深さ方向の幅が３５ｎｍ以上になると、トレンチ拡散層１２が隣接する第２素子分離領域７に接してしまい、フローティングボディ状態となり、セルトランジスタの動作を阻害する懸念があるので好ましくない。したがって、トレンチ拡散層１２の深さ方向の幅は、ゲートトレンチ１１と第２素子分離領域７の間におけるＸ方向の幅より小さくなるように制御する。
【００４８】
次に、図１２に示すように、ゲートトレンチ１１の内面に厚さ５ｎｍの酸化シリコン膜からなるゲート絶縁膜１３を熱酸化法により形成する。次いで、厚さ５ｎｍのＴｉＮ１４ａをＣＶＤ法により形成し、さらに厚さ３０ｎｍのＷ１４ｂをＣＶＤ法により形成する。ゲートトレンチ１１のＸ方向の幅は３５ｎｍとしているので、この段階でゲートトレンチ１１は、ＴｉＮ１４ａとＷ１４ｂの積層膜で完全に埋設された状態となる。次いで、ＴｉＮ１４ａとＷ１４ｂからなる積層膜をドライエッチング法によりエッチバックしてゲートトレンチ１１内に埋設されたＴｉＮ１４ａとＷ１４ｂからなる埋め込みゲート電極１４を形成する。ゲートトレンチ１１の底部を埋設する埋め込みゲート電極１４の上面は、ゲートトレンチ１１の最深部の深さに対して１／２〜４／５の範囲となるように形成する。ここでは３／５となる１２０ｎｍとする。ゲートトレンチ１１の最深部の深さを２００ｎｍとしているので、埋め込みゲート電極１４の上面は、基板１の上面から８０ｎｍ深い位置に形成されている。埋め込みゲート電極１４はワード線を構成する。この工程におけるエッチバックによりマスク絶縁膜１０は、膜厚が２５ｎｍから２０ｎｍに減少している。また、ゲートトレンチ１１内に埋め込みゲート電極１４が形成される結果、埋め込みゲート電極１４の上方に新たなゲートトレンチ１１ａが形成される。
【００４９】
次に、図１３に示すように、新たなゲートトレンチ１１ａを埋設するように全面に厚さ２０ｎｍの窒化シリコン膜からなるキャップ絶縁膜１５をＣＶＤ法により形成する。これにより、ゲートトレンチ１１ａ以外の領域には、基板１の上面に厚さ２０ｎｍのマスク絶縁膜１０と厚さ２０ｎｍのキャップ絶縁膜１５からなる合計４０ｎｍの絶縁膜が形成されている。図１３Ｅは、図３の平面図に示した、メモリセル領域と周辺回路領域の間に位置する境界部の断面を示している。境界部は素子分離領域４上に位置している。周辺回路領域と同様にマスク絶縁膜１０とキャップ絶縁膜１５からなる厚さ４０ｎｍの積層絶縁膜が形成されている。
【００５０】
次に、図１４に示すように、メモリセル領域にホトレジストからなるマスク１６を形成し、周辺回路領域に露出しているキャップ絶縁膜１５およびマスク絶縁膜１０をドライエッチング法により除去する。これにより、周辺回路領域に基板上面が露出する。その後、マスク１６を除去する。
【００５１】
次に、図１５に示すように、周辺回路領域の基板１の表面に酸化シリコン膜からなる厚さ４ｎｍのゲート絶縁膜１７を熱酸化法により形成する。次いで、基板１の全面に厚さ４０ｎｍの非晶質シリコン膜（第１のシリコン膜に相当する）１８をＣＶＤ法により形成する。さらに、保護膜となる酸化シリコン膜１９を積層形成する。その後、周辺回路領域のＰＭＯＳ領域を覆うホトレジストパターンを形成し（図示せず）、それをマスクとしてＮＭＯＳ領域の非晶質シリコン膜にＰをイオン注入してｎ型不純物を含有する非晶質シリコン膜１８ａに変換する。ホトレジストパターンを除去した後、周辺回路領域のＰＭＯＳ領域を開口する新たなホトレジストパターンを形成し（図示せず）、それをマスクとしてＰＭＯＳ領域の非晶質シリコン膜にＢをイオン注入してｐ型不純物を含有する非晶質シリコン膜１８ｂに変換する。ホトレジストパターンを除去した後、メモリセル領域を開口するさらに新たなホトレジストパターン４０を形成する。図１５Ｆに、ホトレジストパターン４０を形成した段階におけるメモリセル領域と周辺回路領域の間に位置する境界の断面形状を示す。境界においては、非晶質シリコン膜１８ａと酸化シリコン膜１９はメモリセル領域に形成されているキャップ絶縁膜１５の上に乗り上げるように形成されている。この状態でホトレジストパターン４０の端部４０ａが酸化シリコン膜１９の段差側壁に接するようにホトレジストパターン４０を形成する。この後、上面が露出している酸化シリコン膜１９とその下に位置する非晶質シリコン膜１８ａを等速ドライエッチング法により除去する。これにより、メモリセル領域内には窒化シリコン膜からなるキャップ絶縁膜１５の上面が露出した状態となる。その後、ホトレジストパターン４０を除去すると、図１５Ｅに示すように、メモリセル領域のキャップ絶縁膜１５の上面と周辺回路領域の非晶質シリコン膜１８ａの上面とが面一となる境界部の断面形状が得られる。酸化シリコン膜と非晶質シリコン膜は共にフッ素含有プラズマを用いたドライエッチング法でエッチングすることができる。したがって、例えば、ＣＦ４と酸素を含有するプラズマにおいて、ＣＦ４と酸素のガス供給量を調整することにより各々等速でエッチングすることができる。
【００５２】
次に、図１６に示すように、メモリセル領域のビット線拡散層９ｂの上方を、Ｙ方向に延在するラインで開口するパターンを有するマスク２０を形成する。
【００５３】
次に、図１７に示すように、マスク２０をマスクとして上面が露出しているキャップ絶縁膜１５をドライエッチングし、さらに連続してマスク絶縁膜１０をドライエッチングしてビット線拡散層９ｂの上面を露出させる。この工程では、キャップ絶縁膜１５が窒化シリコン膜からなり、マスク絶縁膜１０が酸化シリコン膜からなるので、マスク絶縁膜１０を溶液エッチングにより自己整合で除去することもできる。すなわち、キャップ絶縁膜１５をドライエッチングしてマスク絶縁膜１０の上面が露出した段階でドライエッチングを停止し、次いで、上面が露出したマスク絶縁膜１０をＨＦ含有溶液によりエッチングする。ＨＦ含有溶液では窒化シリコン膜１５はほとんどエッチングされないので、マスク絶縁膜１０を自己整合的に除去することができる。これにより、ビット線拡散層９ｂ上にはＹ方向に延在するトレンチ２１が形成される。トレンチ２１の底面には、ビット線拡散層９ｂと第１素子分離領域４とがＹ方向に交互に露出する。
【００５４】
次に、図１８に示すように、マスク２０を除去する。これにより、開口２１は埋め込みゲート電極１４を保護するキャップ絶縁膜１５を側壁として構成される。開口２１の深さ、すなわちキャップ絶縁膜１５の側壁の高さは、マスク絶縁膜１０とキャップ絶縁膜１５の合計膜厚４０ｎｍとなっている。
【００５５】
次いで、キャップ絶縁膜１５をマスクとして全面にＰをイオン注入し、ビット線拡散層９ｂの底面をゲートトレンチ１１の最深部よりも深い位置まで形成する。このイオン注入では、注入エネルギーを変えて２段階で注入することができる。最初の段階でゲートトレンチ１１の中央、すなわち深さ１００ｎｍに投影飛程の中心が位置するように注入エネルギーを選択し、第２段階でゲートトレンチ１１の底部に投影飛程の中心が位置するように注入エネルギーを選択する。さらに細かく３段階で注入しても良い。深い位置へのイオン注入を行なう場合、キャップ絶縁膜の膜厚が薄すぎてマスクとして機能しなくなる場合があるが、この場合には、図１７で用いたマスク２０を除去せずに残して、イオン注入が終了した段階で除去すればよい。これにより、既に形成されている隣接トレンチ拡散層１２は深く形成されたビット線拡散層９ｂを介して接続されると共にビット線拡散層９ｂと一体化される。なお、深いビット線拡散層９ｂを形成した後、１０００℃、１０秒程度の熱処理を施して注入不純物を活性化させ、ｎ型半導体に変換する。この熱処理により、キャパシタ拡散層９ａを構成する不純物も活性化され、同じくｎ型半導体に変換する。また、周辺回路領域に形成されている非晶質シリコン膜１８ａ、１８ｂに含有されている不純物も活性化されると同時に多結晶シリコン膜に変換される。これにより、ｎ型半導体となる多結晶シリコン膜１８ａおよびｐ型半導体となる多結晶シリコン膜１８ｂにそれぞれ変換される。
【００５６】
次に、図１９に示すように、開口２１内に上面が露出しているビット線拡散層９ｂに接続し、開口２１を埋設するように、非晶質シリコン膜（第２のシリコン膜に相当する）２２をＣＶＤ法により全面に形成する。
【００５７】
次に、図２０に示すように、非晶質シリコン膜２２をドライエッチング法によりエッチバックし、開口２１内を埋設する非晶質シリコン膜２２ａを形成する。この段階では周辺回路領域には酸化シリコン膜１９が残存している。この状態で、全面にイオン注入することにより非晶質シリコン膜２２ａ中にＰを導入する。さらに、１０００℃、１０秒程度の熱処理を施して、多結晶化すると共に、導入されたＰを活性化させｎ型半導体に変換する。なお、非晶質シリコン膜２２をＣＶＤ法で成膜する段階でＰを含有する非晶質シリコン膜を形成することもできる。この場合、イオン注入によるＰの導入は不要となるが、熱処理は必要である。上記同様、１０００℃、１０秒程度の熱処理を施して、多結晶化すると共に、導入されたＰを活性化させｎ型半導体に変換する。このように、非晶質シリコン膜に不純物を含有させた状態で熱処理し多結晶シリコン膜に変換された膜の抵抗は、成膜段階で多結晶シリコン状態で形成された膜の抵抗よりも低くなる特長がある。したがって、コンタクト抵抗の低減に有利となる。
【００５８】
次いで、周辺回路領域に残存していた酸化シリコン膜１９をＨＦ含有溶液により選択的に除去する。この溶液エッチングでは窒化シリコン膜１５や多結晶シリコン膜２２ａ、１８ａ、１８ｂはエッチングされない。なお、図１５の段階で、周辺回路領域に形成した非晶質シリコン膜１８は、その上面がメモリセル領域に形成されているキャップ絶縁膜１５の上面と同じ高さとなる膜厚で形成している。したがって、図２０の段階では、メモリセル領域の表面を構成しているキャップ絶縁膜１５および多結晶シリコン膜２２ａの上面と、周辺回路領域の表面を構成している多結晶シリコン膜１８ａ、１８ｂの上面とは、基板１からの高さが同じ４０ｎｍであり、面一となっている。メモリセル領域と周辺回路領域の境界に５ｎｍより高い段差がある状態で、次工程のビット線およびゲート電極の加工を行なうと段差部分においてビット線が断線する問題が生じる。このため、メモリセル領域と周辺回路領域の境界に生じる段差は５ｎｍ以下とする必要がある。段差のないことが最も好ましい状態となる。ビット線幅が４０ｎｍ以下に微細化された半導体装置の製造では顕著に発生するようになる。本実施例でビット線形成前の段階でメモリセル領域と周辺回路領域の間に段差が生じないように制御しているのでこの問題を回避して製造歩留まりの低下を防止できる。
【００５９】
次に、図２１に示すように、メモリセル領域の表面と周辺回路領域の表面とが同じ高さに形成された状態で、基板１の全面に、ＰＶＤ法により厚さ２ｎｍのＴｉからなる金属バッファ膜２３、厚さ１０ｎｍのＴｉＮ膜２４、厚さ２ｎｍのＷＳｉ膜２５、厚さ２０ｎｍのＷ膜２６を順次積層し、メタル積層膜２７を形成する。金属バッファ膜２３は０．５〜５ｎｍの範囲、ＴｉＮ膜２４は１〜１０ｎｍの範囲、ＷＳｉ膜２５は０．２〜２ｎｍの範囲、Ｗ膜２６は１０〜３０ｎｍの範囲で適用することができる。なお、金属バッファ膜２３は、Ｔｉに代えて、ＴｉＳｉ膜を用いることもできる。本実施例では、メモリセル領域と周辺回路領域に段差がないので、段差被覆性が問題とならない。したがって、ＣＶＤ法を用いる必要がなく、ＰＶＤ法で形成することができる。Ｔｉ膜２３からＷ膜２６に至る全てのメタル積層膜２７をＰＶＤ法で形成することができるのでマルチチャンバーを有する同一装置内で、外部に取り出すことなく連続成膜することができる。これにより、各導体界面に不純物の付着がなく、純水な導体間の接触を維持することができる。次いで、Ｗ膜２６上に窒化シリコン膜からなるカバー絶縁膜２８をＣＶＤ法により全面に積層形成する。カバー絶縁膜２８をＣＶＤ法で形成する際の熱処理により、ビット線コンタクトプラグ２２ａ、シリコン膜１８ａ、１８ｂ上に形成されたＴｉ膜からなる金属バッファ膜２３は全てＴｉＳｉ膜に変換される。しかし、キャップ絶縁膜１５上に形成された金属バッファ膜２３はＴｉ膜がそのまま残存している。
【００６０】
次に、図２２に示すように、メモリセル領域でＸ方向に延在するビット線３０のパターンと、周辺回路領域でビット線３０に接続される周辺回路用配線パターンと、同じく周辺回路領域で周辺回路用配線に接続されるＮＭＯＳ領域のｎ型ゲート電極およびＰＭＯＳ領域のｐ型ゲート電極のパターンを有するマスク膜２９をリソグラフィとドライエッチング法により形成する。マスク膜２９はホトレジストや非晶質カーボン膜などを用いることができる。次いで、マスク膜２９をマスクとしてカバー絶縁膜２８、Ｗ膜２６、ＷＳｉ膜２５、ＴｉＮ膜２４、金属バッファ膜２３からなるメタル積層膜２７を順次、エッチングする。さらに、メモリセル領域では、Ｙ方向に隣接するビット線間に位置して開口２１内に埋設されている多結晶シリコン膜２２ａがエッチングされ、周辺回路領域では多結晶シリコン膜１８ａおよび１８ｂがエッチングされる。これにより、メモリセル領域にはビット線コンタクトプラグ２２ａを介してビット線拡散層９ｂに接続されるビット線３０が形成され、周辺回路領域にはｎ型シリコン膜１８ａとメタル積層膜で構成されるｎ型ゲート電極３０ａ、ｐ型シリコン膜１８ｂとメタル積層膜で構成されるｐ型ゲート電極３０ｂ、および各々のゲート電極とビット線３０を接続する周辺回路用配線３０ｃが形成される。ビット線３０は埋め込み形成されたビット線コンタクト２２ａ以外の領域ではメタル積層膜のみで形成され、周辺回路領域の各々のゲート電極および周辺回路用配線はシリコン膜上にメタル積層膜が形成されたポリメタル構造で形成される。
【００６１】
本実施例では、ビット線３０とビット線拡散層９ｂとを接続するシリコン膜をキャップ絶縁膜１５に挟まれるビット線コンタクトプラグ２２ａとして形成しているので、Ｘ方向に延在するビット線３０は、ビット線コンタクトプラグ２２ａと接続する部分以外の領域ではＷ膜２６、ＷＳｉ膜２５、ＴｉＮ膜２４、金属バッファ膜２３からなる金属系導体のみで構成され、多結晶シリコン膜がビット線構成部材として含まれていない。したがって、ビット線３０自体の高さを低減することができ、ビット線３０の寄生容量を低減することができる構成となっている。ＤＲＡＭにおける蓄積電荷の検出感度は、キャパシタの容量とビット線の寄生容量のバランスで律則される。ビット線の寄生容量が大きければ、それに見合う大きなキャパシタ容量が得られなければＤＲＡＭの動作は困難となる。本実施例ではビット線の寄生容量を低減できる構成となっているので、微細化されてキャパシタ容量が小さくなっても動作可能なＤＲＡＭを提供することができる。
【００６２】
次に、図２３に示すように、マスク膜２９を除去した後、メモリセル領域ではビット線３０の側壁を保護する窒化シリコン膜からなるサイドウオール絶縁膜３１ａが形成される。また、周辺回路領域ではゲート電極の側壁を保護するサイドウオール３１ｂが形成される。さらに、ＮＭＯＳ領域にはｎ型不純物拡散層３２ａからなるソース／ドレインが形成され、ＰＭＯＳ領域にはｐ型不純物拡散層からなるソース／ドレインが形成される。
【００６３】
以下、図４Ａ、Ｂに記載したように、第１層間絶縁膜３３を形成した後、メモリセル領域では容量コンタクトプラグ３４、キャパシタの下部電極３５、図示しない容量絶縁膜、上部電極３６、第２層間絶縁膜３７、コンタクトプラグ３８、上部配線３９が順次形成される。一方、周辺回路領域では第１層間絶縁膜３３、ソース／ドレインコンタクトプラグ３４ａ、配線３５ａ、第３層間絶縁膜３７ａ、コンタクトプラグ３８ａ、上部配線３９ａが形成される。メモリセル領域と周辺回路領域を併せてＤＲＡＭが形成される。
【００６４】
なお、本実施例では、メタル積層膜２７として、Ｔｉ膜からなる金属バッファ膜２３、ＴｉＮ膜２４、ＷＳｉ膜２５、Ｗ膜２６の構成について説明したが、Ｔｉ膜２３は、ＰＶＤで形成した段階ではＴｉ膜の状態であるが、シリコン膜上に形成されたＴｉ膜は、製造途中の熱処理によってシリコンと反応しＴｉシリサイド（ＴｉＳｉ）膜に変換されている。したがって、最終構造では、メモリセル領域のビット線コンタクトプラグ２２ａ上、および周辺回路領域のシリコン膜１８上のＴｉ膜は、ＴｉＳｉ膜となっている。メモリセル領域のキャップ絶縁膜１５上に形成されたビット線３０を構成するＴｉ膜２３は、最終構造でもＴｉ膜２３として保持される。したがって、ビット線コンタクトプラグ２２ａ上を除くビット線３０はＴｉ膜２３、ＴｉＮ膜２４、ＷＳｉ膜２５、Ｗ膜２６で構成されるが、ビット線コンタクトプラグ２２ａ上のビット線３０、ならびに周辺回路領域のゲート電極３０ａ、３０ｂの一部及び周辺回路用配線３０ｃの一部ではＴｉＳｉ膜、ＴｉＮ膜２４、ＷＳｉ膜２５、Ｗ膜２６の構成となっている。一方、Ｔｉ膜２３に代えて、ＴｉＳｉ膜２３を形成した場合は、全ての領域に渡って、ＴｉＳｉ膜２３、ＴｉＮ膜２４、ＷＳｉ膜２５、Ｗ膜２６の構成となる。
【００６５】
本実施例によれば、周辺回路領域に形成されるゲート電極３０ａ、３０ｂ及び周辺回路用配線３０ｃの最下層を構成するシリコン膜１８ａ、１８ｂの形成を、メモリセル領域を構成するキャップ絶縁膜１５の形成後に行なう構成となっている。したがって、シリコン膜１８の膜厚を、メモリセル領域に形成されているマスク絶縁膜１０とキャップ絶縁膜１５の合計膜厚と実質的に同じとなるように形成することができる。これにより、メタル積層膜形成前の段階においてメモリセル領域と周辺回路領域での段差の発生を回避することができる。その結果、段差がなくなるので、周辺回路領域へ接続されるビット線３０、すなわちメタル積層膜の段差部での断線を防止できる。また、全体が平坦な状態で金属バッファ膜２３、ＴｉＮ膜２４、ＷＳｉ膜２５、Ｗ膜２６からなるメタル積層膜を形成することができるので、単一材料しか形成できないＣＶＤ装置での成膜が不要となり、全て同一の装置内において、基板を外部に取り出すことなく連続して成膜することが可能となる。これにより、周辺回路領域に形成されるゲート電極３０ａ、３０ｂの各材料間の界面に不純物が存在して界面抵抗のばらつきが増大する問題を回避できる。
【００６６】
また、従来のゲート電極構造では、シリコン膜上にＣＶＤ法により形成するＷＳｉ膜、ＷＮ膜、Ｗ膜からなるメタル積層膜を形成する構成となっており、製造工程における熱処理時に、シリコン膜中の不純物がＷＳｉ膜中を膜厚方向にＷＮ膜まで拡散して、ＷＮ膜中に捕獲され、この結果、シリコン層中の不純物濃度が低下し、ゲート電極の空乏化が進むこという問題が発生していた。また、上記ゲート電極を有するＭＯＳトランジスタの閾値電圧が設計値よりも高くなると共に、ばらつきが増大するという問題もあった。界面抵抗のばらつき増大および閾値電圧のばらつき増大により周辺回路を構成するセンスアンプのＮＭＯＳトランジスタとＰＭＯＳトランジスタの動作のアンバランスが増大してセンス感度を低下させる問題があった。しかし、本実施例では、メタル積層膜をＴｉ膜からなる金属バッファ膜２３、ＴｉＮ膜２４、ＷＳｉ膜２５、Ｗ膜２６で構成していることから、上記の問題を回避できる効果がある。
【００６７】
なお、第１金属としてはタングステンに限定されるわけではなく、高融点金属を使用することが好ましい。高融点金属としては、タングステン、コバルト、ニッケル及びタンタルからなる群から選択された少なくとも一種の金属を挙げることができる。
【００６８】
（第２実施例）
前記第１実施例では、図１６の段階で、ゲートトレンチ１１を形成し、埋め込みゲート電極１４を形成し、キャップ絶縁膜１５を形成した後に、開口２１を形成してイオン注入により深いビット線拡散層９ｂを形成している。本実施例では、ゲートトレンチ１１を形成する前の段階で深いビット線拡散層９ｂを形成する半導体装置の製造方法について、図２４〜図２６を用いて説明する。
【００６９】
まず、第１実施例に記載した図５〜図８の工程にしたがって、Ｘ方向にスネーク状に延在する第１素子分離領域４、およびＹ方向に延在する第２素子分離領域７を形成し、島状に独立した複数の活性領域ＡＲ１およびＡＲ２を形成する。次に、図２４に示すように、Ｙ方向に延在し、複数の活性領域のビット線拡散層部分を露出させる開口２１ｂを有するマスク８ａを形成する。マスク８ａにはシリコン酸化膜上に非晶質カーボン膜を積層させた積層膜などを用いる。次いで、マスク８ａをマスクとして全面にＰをイオン注入し、開口２１ｂ内に露出する基板１にビット線拡散層９ｂを形成する。第１実施例と同様に、ビット線拡散層９ｂの底面を後の工程で形成するゲートトレンチ１１の最深部よりも深い位置まで形成する。このイオン注入では、注入エネルギーを変えて２段階で注入することができる。最初の段階でゲートトレンチ１１の中央、すなわち深さ１００ｎｍに投影飛程の中心が位置するように注入エネルギーを選択し、第２段階でゲートトレンチ１１の底部に投影飛程の中心が位置するように注入エネルギーを選択する。さらに細かく３段階で注入しても良い。
【００７０】
また、この段階では、基板１の他の領域に不純物拡散層が形成されていないので、例えば、９００℃、２時間程度の熱処理を付加することができる。したがって、比較的低い注入エネルギーで投影飛程の中心が、例えばゲートトレンチ１１の中央付近に位置するようにイオンを注入し、その後熱処理を付加することによって、注入された不純物をゲートトレンチ１１の底部より深い位置まで熱拡散させる方法を用いることもできる。この熱処理で不純物の活性化も達成される。なお、基板１の他の領域に既に不純物拡散層が形成されている状態で上記の熱処理を付加すると、既に形成されている不純物拡散層の深さも同時に深くなってしまうので好ましくない。
【００７１】
次に、図２５に示すように、周辺回路領域に形成されているマスク８ａを厚さ５ｎｍ程度の薄い酸化シリコン膜などからなる保護膜８ｂで覆った後、メモリセル領域に形成されているマスク８ａを除去する。次いで、全面にＰをイオン注入し、各々の活性領域のビット線拡散層９ｂに隣接する基板１の表面にキャパシタ拡散層９ａを形成する。この後、例えば、１０００℃、１０秒の短時間熱処理により、注入されたＰを活性化させる。深いビット線拡散層９ｂをイオン注入法のみで形成した場合には、この熱処理段階で同時に活性化される。なお、１０００℃、１０秒の熱処理では拡散層の深さの変動は極めて小さく、半導体装置の特性変動に及ぼす影響はない。
【００７２】
次に、図２６に示すように、周辺回路領域に形成されているマスク８ｂ，８ａを除去した後、第１実施例と同様に、基板１上の全面に厚さ４０ｎｍの酸化シリコン膜を形成し、リソグラフィとドライエッチング法により、メモリセル領域内に形成されるワード線領域（埋め込みゲート電極形成領域）を露出させるパターンを有するマスク絶縁膜１０を形成する。次いで、マスク絶縁膜１０をマスクとして基板１をドライエッチングし、ワード線領域となる深さ２００ｎｍのゲートトレンチ１１を形成する。次いで、全面にリンもしくはヒ素（Ａｓ）などのｎ型不純物をイオン注入する。注入した後、例えば、１０００℃、１０秒の熱処理を付加して不純物を活性化させ、ゲートトレンチ１１の底部の基板表面にトレンチ拡散層１２を形成する。ビット線拡散層９ｂ、キャパシタ拡散層９ａの形成における熱処理を個々の工程で実施せずに、トレンチ拡散層１２の熱処理で同時に行ってもよい。
【００７３】
以下、第１実施例の図１２に記載の工程へ戻って継続することができる。なお、深いビット線拡散層９ｂの形成は不要となるので、図１８の工程は省略することができる。
【００７４】
第１実施例ではトレンチ拡散層１２を先の形成し、後の工程で深いビット線拡散層９ｂを形成することにより隣接するトレンチ拡散層１２を接続してビット線拡散層９ｂと一体化している。これに対し、本実施例では、深いビット線拡散層９ｂを最初に形成し、トレンチ拡散層１２を後の工程で形成することによって、隣接するトレンチ拡散層１２を接続しビット線拡散層９ｂと一体化させる構成となっている。
【００７５】
第１実施例では、深いビット線拡散層９ｂを形成する段階で、キャパシタ拡散層９ａや周辺回路領域に形成されるゲート電極３０ａ、３０ｂ用の不純物含有多結晶シリコン膜が既に形成されている。したがって、深いビット線拡散層９ｂを形成するための１０００℃、１０秒の熱処理を施すと、周辺回路領域に形成されているｐ型シリコン膜１８ｂに含有されているＢがゲート絶縁膜１７を介して基板１表面に漏れる懸念がある。あるいは、深いビット線拡散層９ｂを形成するために、９００℃、２時間程度の熱処理を用いると、キャパシタ拡散層９ａの深さが深くなりすぎて所望のトランジスタ特性が得られなくなる懸念がある。本実施例では、深いビット線拡散層９ｂを最初に形成しているので、熱処理が他の構成部材に及ぼす影響を回避することができる。
【００７６】
（第３実施例）
本実施例は、周辺回路領域に、１つのＭＯＳトランジスタを有する半導体装置に関するものである。本実施例の半導体装置はメモリセル領域と周辺回路領域を有するが、以下では便宜上、周辺回路領域のＭＯＳトランジスタのみを説明する。
【００７７】
図２７は、本実施例の半導体装置を表す図である。図２７に示すように、半導体基板４１上に、ゲート絶縁膜４３、ゲート電極が設けられている。半導体基板４１内の、ゲート電極を挟んだ両側には、ソース及びドレイン領域５６が設けられている。ゲート電極の側壁には、サイドウォール５２が形成されている。この半導体基板４１、ゲート絶縁膜４３、ゲート電極、並びにソース及びドレイン領域５６とからＭＯＳトランジスタが形成されている。
【００７８】
ゲート電極は、ゲート絶縁膜４３側から順に、不純物を含有する多結晶シリコン膜４４、ＴｉＳｉ膜４８、ＴｉＮ膜４９、第１金属のシリサイド膜５０ａ、及び第１金属の膜５１を有する。多結晶シリコン膜上に、ＴｉＳｉ膜４８と、ＴｉＮ膜９を設けることにより、後の工程における熱処理時などに、多結晶シリコン膜中の不純物が第１金属のシリサイド膜にまで拡散することを防止できる。この結果、ゲート電極の空乏化が進むことを防止すると共に、ＭＯＳトランジスタの閾値電圧が設計値よりも高くなったり、ばらつきが増大することを防止することができる。また、第１金属のシリサイド膜を設けることにより、ゲート電極の比抵抗を低くすることができる。
【００７９】
ＭＯＳトランジスタは、ｎチャネルＭＯＳトランジスタであっても、ｐチャネルＭＯＳトランジスタであっても良い。例えば、Ｎ型不純物を含むＮ型多結晶シリコン膜、Ｐウェルからなる半導体基板、Ｎ型のソース及びドレイン領域を形成することにより、ｎチャネルＭＯＳトランジスタとすることができる。また、Ｐ型不純物を含むＰ型多結晶シリコン膜、Ｎウェルからなる半導体基板、Ｐ型のソース及びドレイン領域を形成することにより、ｐチャネルＭＯＳトランジスタとすることができる。何れのＭＯＳトランジスタであっても、ゲート電極中にＴｉＳｉ膜４８と、ＴｉＮ膜４９を設けることにより、多結晶シリコン膜中の不純物が第１金属のシリサイド膜５０ａにまで拡散することを、効果的に防止できる。
【００８０】
多結晶シリコン膜４４としては、表面に凹凸無く形成でき、微細加工に適したアモルファスシリコンで成膜し、後工程の熱処理で結晶化させた多結晶シリコンとするのが好ましい。第１金属は高融点金属であることが好ましい。この高融点金属としては、タングステン、コバルト、二ッケル及びタンタルからなる群から選択された少なくとも一種の金属を用いることができる。
【符号の説明】
【００８１】
１  基板
２、５、８、８ａ  マスク
３、６、２１  トレンチ
４、７  子分離領域
８ｂ  保護膜
９  ｎ型拡散層
９ａ  キャパシタ拡散層
９ｂ  ビット線拡散層
１０  マスク絶縁膜
１１、１１ａ  ゲートトレンチ
１２  トレンチ拡散層
１３、１７  ゲート絶縁膜
１４  埋め込みゲート電極
１４ａ  窒化チタン（ＴｉＮ）膜
１４ｂ  タングステン（Ｗ）膜
１５  キャップ絶縁膜
１６、２０、２９  マスク
１８  非晶質シリコン膜
１８ａ  ｎ型不純物を含有するシリコン膜
１８ｂ  ｐ型不純物を含有するシリコン膜
１９  酸化シリコン膜
２１、２１ｂ  開口
２２  非晶質シリコン膜
２２ａ  ビット線コンタクトプラグ
２３  チタンシリサイド（ＴｉＳｉ）膜又はチタン（Ｔｉ）膜
２４  窒化チタン（ＴｉＮ）膜
２５  タングステンシリサイド（ＷＳｉ）膜
２６  タングステン（Ｗ）膜
２７  メタル積層膜
２８  カバー絶縁膜
３０  ビット線
３０ａ  ｎ型ゲート電極
３０ｂ  ｐ型ゲート電極
３１ａ、３１ｂ  サイドウォール絶縁膜
３２ａ  ｎ型不純物を含有するソース／ドレイン拡散層
３２ｂ  ｐ型不純物を含有するソース／ドレイン拡散層
３３  第１層間絶縁膜
３４  キャパシタコンタクトプラグ
３４ａ  ソース／ドレインコンタクトプラグ
３５  下部電極
３５ａ  配線
３６  上部電極
３７  第２層間絶縁膜
３７ａ  第３層間絶縁膜
３８、３８ａ  コンタクトプラグ
３９、３９ａ  上部配線
４１  半導体基板
４２  素子分離絶縁領域
４３  ゲート絶縁膜
４４  不純物を含有する多結晶シリコン膜
４４ａ  Ｎ型多結晶シリコン膜
４４ｂ  Ｐ型多結晶シリコン膜
４５ａ、４５ｂ  レジストマスク
４６  Ｐウェル
４７  Ｎウェル
４８  チタンシリサイド（ＴｉＳｉ）膜
４９  窒化チタン（ＴｉＮ）膜
５０  タングステンシリサイド
５０ａ  第１金属のシリサイド膜
５１  第１金属の膜
５２  サイドウォール
５６  ソース及びドレイン領域
１００  センスアンプ
２００  サブワードドライバー
ＡＲ１、ＡＲ２  活性領域
Ｔｒ１、Ｔｒ２  セルトランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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