(57)【要約】【課題】導体ベースプレート上に実装するＳｉＣやダイヤモンドを基板とする高周波半導体チップの割れを防止する。【解決手段】導体ベースプレートと、導体ベースプレート上に配置された高周波半導体チップとを備え、高周波半導体チップは、四隅が面取りされている半導体装置。【選択図】図１
2012146910.tif 000002
【特許請求の範囲】
【請求項１】
導体ベースプレートと、
前記導体ベースプレート上に配置された高周波半導体チップと
を備え、前記高周波半導体チップは、四隅が面取りされていることを特徴とする半導体装置。
【請求項２】
前記高周波半導体チップは、前記導体ベースプレート上に導電性接着剤を用いて接続されたことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記高周波半導体チップは、前記四隅の面取り部において、角部の面取り寸法と辺部の面取り寸法が等しいことを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記高周波半導体チップは、前記四隅の面取り部において、角部が丸み部を備えることを特徴とする請求項１または２に記載の半導体装置。
【請求項５】
前記高周波半導体チップの入力側に配置された入力整合回路と、
前記高周波半導体チップの出力側に配置された出力整合回路と、
前記入力整合回路に接続された高周波入力端子と、
前記出力整合回路に接続された高周波出力端子と
を備え、前記高周波半導体チップと、前記入力整合回路と、前記出力整合回路とが１つのパッケージに収納されたことを特徴とする請求項１〜４のいずれか１項に記載の半導体装置。
【請求項６】
前記入力整合回路に接続された入力ストリップラインを備え、前記高周波入力端子は、前記入力ストリップラインを介して前記高周波半導体チップのゲート端子電極に接続されたことを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記出力整合回路に接続された出力ストリップラインを備え、前記高周波出力端子は、前記出力ストリップラインを介して前記高周波半導体チップの前記ドレイン端子電極に接続されたことを特徴とする請求項５に記載の半導体装置。
【請求項８】
前記高周波半導体チップは、
基板と、
前記基板の第１表面に配置され,それぞれ複数のフィンガーを有するゲートフィンガー電極、ソースフィンガー電極およびドレインフィンガー電極と、
前記基板の第１表面に配置され,前記ゲートフィンガー電極、前記ソースフィンガー電極および前記ドレインフィンガー電極ごとに複数のフィンガーをそれぞれ束ねて形成した複数のゲート端子電極、複数のソース端子電極およびドレイン端子電極と、
前記ソース端子電極の下部に配置されたＶＩＡホールと、
前記基板の第１表面と反対側の第２表面に配置され、前記ソース端子電極に対して前記ＶＩＡホールを介して接続された接地電極と
を備えることを特徴とする請求項１〜７のいずれか１項に記載の半導体装置。
【請求項９】
前記基板は、シリコンカーバイド基板若しくはダイヤモンド基板を備えることを特徴とする請求項８に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置に関する。
【背景技術】
【０００２】
窒化ガリウム（ＧａＮ: Gallium Nitride）高電子移動度トランジスタ（ＨＥＭＴ: High Electron Mobility Transistor）の実用化にともない、トランジスタチップ部分での発熱密度が高くなっている。これに対して、ＧａＮＨＥＭＴを形成する基板として、シリコンカーバイド（SiC：Silicon Carbide）やダイヤモンドを用いることで放熱性を高めている。
【０００３】
従来熱伝導率が高い接合材としてＡｕＳｎ半田（熱伝導率=５７Ｗ/ｍ・Ｋ）が用いられている。この半田の融点は、約２９０℃であり、実装温度は、約３００℃となっている。３００℃から室温に冷却する際、導体ベースプレートに用いているＣｕの線熱膨張係数(ＣＴＥ: Coefficient of Thermal Expansion)が約２０×１０-6／Ｋと大きいことに対して、ＳｉＣは約４〜６×１０-6／Ｋ，ダイヤモンドは１×１０-6／Ｋと小さいため、強い圧縮を受け、割れてしまう。
【０００４】
近年、熱伝導率がＡｕＳｎを越える接着剤（熱伝導率＝６０Ｗ／ｍ・Ｋ）が開発されたが、接着強度が十分ではないため、接着できる半導体チップのサイズに上限がある。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平０９−２８３６６８号公報
【特許文献２】特開平０５−３０８０８５号公報
【特許文献３】特開平０５−３２６７４２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明が解決しようとする課題は、特に金属製ベースに実装する、ＳｉＣやダイヤモンドを基板とする半導体チップの形状と実装方法に特徴を有するマイクロ波帯の半導体装置を提供することである。
【課題を解決するための手段】
【０００７】
本実施形態の半導体装置は、導体ベースプレートと、導体ベースプレート上に配置された高周波半導体チップとを備える。前記高周波半導体チップは、四隅が面取りされている。
【図面の簡単な説明】
【０００８】
【図１】（ａ）実施の形態に係る半導体装置において、高周波半導体チップの模式的平面パターン構成の拡大図、（ｂ）図１（ａ）のＪ部分の拡大図。
【図２】（ａ）実施の形態に係る半導体装置において、導体ベースプレート上に配置された高周波半導体チップの模式的平面パターン構成図、（ｂ）図２（ａ）のＩＩ−ＩＩ線に沿う模式的断面構造図。
【図３】実施の形態に係る半導体装置に適用する高周波半導体チップの構造例１であって、図１（ｂ）のＩ−Ｉ線に沿う模式的断面構造図。
【図４】実施の形態に係る半導体装置に適用する高周波半導体チップの構造例２であって、図１（ｂ）のＩ−Ｉ線に沿う模式的断面構造図。
【図５】実施の形態に係る半導体装置に適用する高周波半導体チップの構造例３であって、図１（ｂ）のＩ−Ｉ線に沿う模式的断面構造図。
【図６】実施の形態に係る半導体装置に適用する高周波半導体チップの構造例４であって、図１（ｂ）のＩ−Ｉ線に沿う模式的断面構造図。
【図７】実施の形態の変形例１に係る半導体装置において、高周波半導体チップの模式的平面パターン構成の拡大図。
【図８】比較例１に係る半導体装置において、高周波半導体チップの模式的平面パターン構成の拡大図。
【図９】実施の形態と比較例において、高周波半導体チップの長辺方向の長さＸ２と線熱膨張係数差ΔＣＴＥとの関係を示す図。
【図１０】比較例２に係る半導体装置において、面取り領域を深く形成した高周波半導体チップの模式的平面パターン構成図。
【図１１】実施の形態の変形例２に係る半導体装置において、応力緩和可能な面取り領域を有する高周波半導体チップの模式的平面パターン構成図。
【図１２】実施の形態および変形例１，２に係る半導体装置を搭載するパッケージの模式的鳥瞰構成であって、（ａ）メタルキャップ、（ｂ）メタルシールリング、（ｃ）金属壁、（ｄ）導体ベースプレート、絶縁層、絶縁層上に配置されたストリップライン、および絶縁層上に配置されるフィードスルー上層部の模式的構成図。
【図１３】実施の形態に係る半導体装置を搭載するパッケージの模式的平面構成図。
【図１４】実施の形態に係る半導体装置を搭載するパッケージの模式的断面構成であって、図１３のＩＩＩ−ＩＩＩ線に沿う模式的断面構造図。
【図１５】実施の形態に係る半導体装置を搭載するパッケージの実装方法を説明するフローチャート図。
【図１６】比較例に係る実装方法を説明するフローチャート図。
【発明を実施するための形態】
【０００９】
次に、図面を参照して、実施の形態を説明する。以下において、同じ要素には同じ符号を付して説明の重複を避け、説明を簡略にする。図面は模式的なものであり、現実のものとは異なることに留意すべきである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。
【００１０】
以下に示す実施の形態は、技術的思想を具体化するための装置や方法を例示するものであって、実施の形態は、各構成部品の配置などを下記のものに特定するものでない。この実施の形態は、特許請求の範囲において、種々の変更を加えることができる。
【００１１】
[第１の実施の形態]
（高周波半導体チップの構成）
実施の形態に係る半導体装置１に適用する高周波半導体チップ２４の模式的平面パターン構成の拡大図は、図１（ａ）に示すように表され、図１（ａ）のＪ部分の拡大図は、図１（ｂ）に示すように表される。また、実施の形態に半導体装置１において、導体ベースプレート２００上に配置された高周波半導体チップ２４の模式的平面パターン構成は、図２（ａ）に示すように表され、図２（ａ）のＩＩ−ＩＩ線に沿う模式的断面構造は、図２（ｂ）に示すように表される。
【００１２】
実施の形態に係る半導体装置１は、図１〜図２に示すように、導体ベースプレート２００と、導体ベースプレート２００上に配置された高周波半導体チップ２４とを備え、高周波半導体チップ２４は、四隅が面取りされている。ここで、図１に示すように、高周波半導体チップ２４の長辺方向の長さはＸ２、短辺方向の長さはＹ２で表される。また、四隅の面取り部の長辺方向の長さはＸ１、短辺方向の長さはＹ１で表される。
【００１３】
また、高周波半導体チップ２４は、導体ベースプレート２００上に導電性接着剤４０を用いて接続されている。すなわち、３００℃の加熱が必要となるＡｕＳｎ半田を用いる実装の代わりに、２００℃で硬化する導電性接着剤４０を用い、温度変化を小さくすることで、割れを防ぐことができる。ここで、導電性接着剤４０としては、例えば、銀ペースト、シルバーエポキシ接着剤などを適用可能である。
【００１４】
また、熱伝導率の値は、ＡｕＳｎでは、約５７Ｗ／ｍ・Ｋであるのに対して、例えば、シルバーエポキシ接着剤からなる導電性接着剤４０では、約６０Ｗ／ｍ・Ｋである。
【００１５】
また、高周波半導体チップ２４の四隅を面取りすることで、接着できる高周波半導体チップ２４のサイズの上限を、図９において後述するように、倍増することができる。
【００１６】
また、高周波半導体チップ２４は、基板１１０と、基板１１０上に配置された窒化物系化合物半導体層１１２と、窒化物系化合物半導体層１１２上に配置されたアルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１１８と、アルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１１８上に配置されたソースフィンガー電極１２０、ゲートフィンガー電極１２４およびドレインフィンガー電極１２２とを備える。窒化物系化合物半導体層１１２とアルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１１８との界面には、２次元電子ガス（２ＤＥＧ：Two Dimensional Electron Gas）層１１６が形成されている。
【００１７】
基板１１０は、シリコンカーバイド基板若しくはダイヤモンド基板を備える。
【００１８】
実施の形態に係る半導体装置は、図１〜図２に示すように、導体ベースプレート２００上に配置された高周波半導体チップ２４の四隅が面取りされていることによって、導体ベースプレート２００とシリコンカーバイド基板若しくはダイヤモンド基板１１０との間の線熱膨張係数ＣＴＥの差に伴う応力を分散し、緩和することができ、その結果、導体ベースプレート２００とシリコンカーバイド基板若しくはダイヤモンド基板１１０との間の剥がれを防止することができる。
【００１９】
また、実施の形態に係る半導体装置１に適用する高周波半導体チップ２４の構造例１〜４であって、図１（ｂ）のＩ−Ｉ線に沿う模式的断面構造例１〜４は、それぞれ図３〜図６に示すように表される。
【００２０】
実施の形態に係る半導体装置１に適用する高周波半導体チップ２４において、複数のＦＥＴセルＦＥＴ１〜ＦＥＴ１０は、図１〜図６に示すように、基板１１０と、基板１１０の第１表面に配置され、それぞれ複数のフィンガーを有するゲートフィンガー電極１２４、ソースフィンガー電極１２０およびドレインフィンガー電極１２２と、基板１１０の第１表面に配置され、ゲートフィンガー電極１２４、ソースフィンガー電極１２０およびドレインフィンガー電極１２２ごとに複数のフィンガーをそれぞれ束ねて形成した複数のゲート端子電極Ｇ１，Ｇ２，…，Ｇ１０、複数のソース端子電極Ｓ１１，Ｓ１２，Ｓ２１，Ｓ２２，…，Ｓ１０１，Ｓ１０２およびドレイン端子電極Ｄ１，Ｄ２，…，Ｄ１０と、ソース端子電極Ｓ１１，Ｓ１２，Ｓ２１，Ｓ２２，…，Ｓ１０１，Ｓ１０２の下部に配置されたＶＩＡホールＳＣ１１，ＳＣ１２，ＳＣ２１，ＳＣ２２，…，ＳＣ１０１，ＳＣ１０２と、基板１１０の第１表面と反対側の第２表面に配置され、ソース端子電極Ｓ１１，Ｓ１２，Ｓ２１，Ｓ２２，…，Ｓ１０１，Ｓ１０２に対してＶＩＡホールＳＣ１１，ＳＣ１２，ＳＣ２１，ＳＣ２２，…，ＳＣ１０１，ＳＣ１０２を介して接続された接地電極（図示省略）とを備える。
【００２１】
ゲート端子電極Ｇ１，Ｇ２，…，Ｇ１０には、ボンディングワイヤ１２が接続され、ドレイン端子電極Ｄ１，Ｄ２，…，Ｄ１０には、ボンディングワイヤ１４が接続される。
【００２２】
ＶＩＡホールＳＣ１１，ＳＣ１２，ＳＣ２１，ＳＣ２２，…，ＳＣ１０１，ＳＣ１０２の内壁に形成されたバリア金属層（図示省略）、およびバリア金属層上に形成され、ＶＩＡホールを充填する充填金属層（図示省略）を介して、ソース端子電極Ｓ１１，Ｓ１２，Ｓ２１，Ｓ２２，…，Ｓ１０１，Ｓ１０２は、接地電極に接続されている。
【００２３】
―構造例１―
図１（ｂ）のＩ−Ｉ線に沿う模式的断面構成として、実施の形態に係る半導体装置１に適用する高周波半導体チップ２４のＦＥＴセルの構造例１は、図３に示すように、シリコンカーバイド基板若しくはダイヤモンド基板１１０と、シリコンカーバイド基板若しくはダイヤモンド基板１１０上に配置された窒化物系化合物半導体層１１２と、窒化物系化合物半導体層１１２上に配置されたアルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１１８と、アルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１１８上に配置されたソースフィンガー電極１２０、ゲートフィンガー電極１２４およびドレインフィンガー電極１２２とを備える。窒化物系化合物半導体層１１２とアルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１１８との界面には、２次元電子ガス（２ＤＥＧ）層１１６が形成されている。図３に示す構造例１では、ヘテロ接合電界効果トランジスタ（ＨＦＥＴ：Hetero-junction Field Effect Transistor）若しくは高電子移動度トランジスタ（ＨＥＭＴ：High Electron Mobility Transistor）が示されている。
【００２４】
―構造例２―
図１（ｂ）のＩ−Ｉ線に沿う模式的断面構成として、実施の形態に係る半導体装置１に適用する高周波半導体チップ２４のＦＥＴセルの構造例２は、図４に示すように、シリコンカーバイド基板若しくはダイヤモンド基板１１０と、シリコンカーバイド基板若しくはダイヤモンド基板１１０上に配置された窒化物系化合物半導体層１１２と、窒化物系化合物半導体層１１２上に配置されたソース領域１２６およびドレイン領域１２８と、ソース領域１２６上に配置されたソースフィンガー電極１２０、窒化物系化合物半導体層１１２上に配置されたゲートフィンガー電極１２４およびドレイン領域１２８上に配置されたドレインフィンガー電極１２２とを備える。窒化物系化合物半導体層１１２とゲートフィンガー電極１２４との界面には、ショットキーコンタクト（Schottky Contact）が形成されている。図４に示す構造例２では、金属−半導体電界効果トランジスタ（ＭＥＳＦＥＴ：Metal Semiconductor Field Effect Transistor）が示されている。
【００２５】
―構造例３―
図１（ｂ）のＩ−Ｉ線に沿う模式的断面構成として、実施の形態に係る半導体装置１に適用する高周波半導体チップ２４のＦＥＴセルの構造例３は、図５に示すように、シリコンカーバイド基板若しくはダイヤモンド基板１１０と、シリコンカーバイド基板若しくはダイヤモンド基板１１０上に配置された窒化物系化合物半導体層１１２と、窒化物系化合物半導体層１１２上に配置されたアルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１１８と、アルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１１８上に配置されたソースフィンガー電極１２０およびドレインフィンガー電極１２２と、アルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１１８上のリセス部に配置されたゲートフィンガー電極１２４とを備える。窒化物系化合物半導体層１１２とアルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１１８との界面には、２ＤＥＧ層１１６が形成されている。図５に示す構造例３では、ＨＦＥＴ若しくはＨＥＭＴが示されている。
【００２６】
―構造例４―
図１（ｂ）のＩ−Ｉ線に沿う模式的断面構成として、実施の形態に係る半導体装置１に適用する高周波半導体チップ２４のＦＥＴセルの構造例４は、図６に示すように、シリコンカーバイド基板若しくはダイヤモンド基板１１０と、シリコンカーバイド基板若しくはダイヤモンド基板１１０上に配置された窒化物系化合物半導体層１１２と、窒化物系化合物半導体層１１２上に配置されたアルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１１８と、アルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１１８上に配置されたソースフィンガー電極１２０およびドレインフィンガー電極１２２と、アルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１１８上の２段リセス部に配置されたゲートフィンガー電極１２４とを備える。窒化物系化合物半導体層１１２とアルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１１８との界面には、２ＤＥＧ層１１６が形成されている。図６に示す構造例４では、ＨＦＥＴ若しくはＨＥＭＴが示されている。
【００２７】
また、上記の構造例１〜４においては、活性領域以外の窒化物系化合物半導体層１１２を電気的に不活性な素子分離領域として用いている。ここで、活性領域とは、ソースフィンガー電極１２０、ゲートフィンガー電極１２４およびドレインフィンガー電極１２２の直下の２ＤＥＧ層１１６、ソースフィンガー電極１２０とゲートフィンガー電極１２４間およびドレインフィンガー電極１２２とゲートフィンガー電極１２４間の２ＤＥＧ層１１６からなる。上記の構造例１〜４においては、この活性領域以外の窒化物系化合物半導体層１１２を電気的に不活性な素子分離領域として用いている。
【００２８】
素子分離領域の他の形成方法としては、アルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１８および窒化物系化合物半導体層１１２の深さ方向の一部まで、イオン注入により形成することもできる。イオン種としては、例えば、窒素（Ｎ）、アルゴン（Ａｒ）などを適用することができる。また、イオン注入に伴うドーズ量は、例えば、約１×１０14（ｉｏｎｓ／ｃｍ2）であり、加速エネルギーは、例えば、約１００ｋｅＶ〜２００ｋｅＶである。
【００２９】
素子分離領域上およびデバイス表面上には、パッシベーション用の絶縁層（図示省略）が形成されている。この絶縁層としては、例えば、ＰＥＣＶＤ（Plasma Enhanced Chemical Vapor Deposition）法によって堆積された窒化膜、アルミナ（Ａｌ2Ｏ3）膜、酸化膜（ＳｉＯ2）、酸窒化膜（ＳｉＯＮ）などで形成することができる。
【００３０】
ソースフィンガー電極１２０およびドレインフィンガー電極１２２は、例えば、Ｔｉ／Ａｌなどで形成される。ゲートフィンガー電極１２４は、例えばＮｉ／Ａｕなどで形成することができる。
【００３１】
なお、実施の形態に係る半導体装置に適用する高周波半導体チップ２４において、ゲートフィンガー電極１２４、ソースフィンガー電極１２０およびドレインフィンガー電極１２２の長手方向のパターン長は、マイクロ波／ミリ波／サブミリ波と動作周波数が高くなるにつれて、短く設定される。例えば、ミリ波帯においては、パターン長は、約２５μｍ〜５０μｍである。
【００３２】
また、ソースフィンガー電極１２０の幅は、例えば、約４０μｍ程度であり、ソース端子電極Ｓ１１，Ｓ１２，Ｓ２１，Ｓ２２，…，Ｓ１０１，Ｓ１０２の幅は、例えば、約１００μｍ程度である。また、ＶＩＡホールＳＣ１１，ＳＣ１２，ＳＣ２１，ＳＣ２２，…，ＳＣ１０１，ＳＣ１０２の形成幅は、例えば、約１０μｍ〜４０μｍ程度である。
【００３３】
（変形例１）
実施の形態の変形例１に係る半導体装置１において、導体ベースプレート２００上に配置された高周波半導体チップ２４の模式的平面パターン構成の拡大図は、図７に示すように表される。実施の形態の変形例１に係る半導体装置１においては、四隅の面取り部において、角部が丸み部ＣＲを備える。その他の構成は実施の形態に係る半導体装置と同様であるため、重複説明は省略する。
【００３４】
実施の形態の変形例１に係る半導体装置１においては、四隅の面取り部において、角部が丸み部ＣＲを備えることによって、四隅の面取り部において応力の集中を分散・緩和することができるため、導体ベースプレート２００と高周波半導体チップ２４との剥がれを防止することができる。
【００３５】
（比較例１）
比較例１に係る半導体装置において、高周波半導体チップ２４の模式的平面パターン構成の拡大図は、図８に示すように表される。比較例１に係る半導体装置においては、、高周波半導体チップ２４の、四隅の面取りを実施していない。このため、高周波半導体チップ２４の四隅において応力の集中を分散・緩和することができないため、導体ベースプレート２００と高周波半導体チップ２４との剥がれを防止することが難しい。
【００３６】
実施の形態と比較例１において、高周波半導体チップ２４の長辺方向の長さＸ２と線熱膨張係数差ΔＣＴＥとの関係を示す図は、図９に示すように表される。図９において、曲線ＤＣは、図８に示された比較例１の構造に対応し、曲線ＤＰは、図１に示された実施の形態の構造に対応している。
【００３７】
図９において、線熱膨張係数差ΔＣＴＥ＝５．０の条件は、導体ベースプレート２００がＣｕで形成され、基板１１０がＳｉＣで形成された例に対応する。また、線熱膨張係数差ΔＣＴＥ＝２０．０の条件は、導体ベースプレート２００がＣｕで形成され、基板１１０がダイヤモンドで形成された例に対応する。
【００３８】
基板１１０とそれを実装するパッケージの導体ベースプレート２００は線膨張係数がことなるため、温度の変化により応力が生じる。応力は、温度の変化量、線熱膨張係数ＣＴＥ、接合する部品の長手方向の長さＸ２に依存する。
【００３９】
図９から明らかなように、線熱膨張係数差ΔＣＴＥ＝５．０の場合には、比較例１に係る高周波半導体チップ２４の長辺方向の長さＸ２＝１０ｍｍであるのに対して、実施の形態に係る高周波半導体チップ２４の長辺方向の長さＸ２＝２０ｍｍである。
【００４０】
また、図９から明らかなように、線熱膨張係数差ΔＣＴＥ＝２０．０の場合には、比較例１に係る高周波半導体チップ２４の長辺方向の長さＸ２＝２．５ｍｍであるのに対して、実施の形態に係る高周波半導体チップ２４の長辺方向の長さＸ２＝５．０ｍｍである。
【００４１】
すなわち、図９から明らかなように、高周波半導体チップ２４の四隅を面取りすることで、接着できる高周波半導体チップ２４のサイズの上限を、倍増することができる。
【００４２】
（比較例２）
比較例２に係る半導体装置において、四隅の面取り領域ＤＡ１〜ＤＡ４を深く形成した高周波半導体チップの模式的平面パターン構成は、図１０に示すように表される。
【００４３】
一方、実施の形態の変形例２に係る半導体装置において、応力緩和可能な面取り部ＤＡ１〜ＤＡ４を有する高周波半導体チップ２４の模式的平面パターン構成は、図１１に示すように表される。
【００４４】
図１０に示す程度まで、面取り領域ＤＡ１〜ＤＡ４を深くすると、新たな応力集中点が、生じるので逆効果となる。
【００４５】
高周波半導体チップ２４は、図１１に示すように、四隅の面取り部ＤＡ１〜ＤＡ４において、角部の面取り寸法Ａと辺部の面取り寸法Ｂが等しいとき、最も応力緩和できる面取り深さとなる。
【００４６】
（パッケージ）
実施の形態および変形例１，２に係る半導体装置を搭載するパッケージの模式的鳥瞰構成であって、メタルキャップ１０は図１２（ａ）に示すように表され、メタルシールリング１４ａは図１２（ｂ）に示すように表され、金属壁１６は図１２（ｃ）に示すように表され、導体ベースプレート２００、入力側絶縁層２０ａ・出力側絶縁層２０ｂ、入力側絶縁層２０ａ・出力側絶縁層２０ｂ上に配置された入力ストリップライン１９ａ・出力ストリップライン１９ｂ、および入力側絶縁層２０ａ・出力側絶縁層２０ｂ上に配置されたフィードスルー上層部２２は図１２（ｄ）に示すように表される。
【００４７】
実施の形態および変形例１，２に係る半導体装置を搭載するパッケージは、図１２（ａ）〜図１２（ｄ）に示すように、メタルキャップ１０と、メタルシールリング１４ａと、金属壁１６と、導体ベースプレート２００と、導体ベースプレート２００上に配置された入力側絶縁層２０ａ・出力側絶縁層２０ｂと、入力側絶縁層２０ａ上に配置された入力ストリップライン１９ａと、出力側絶縁層２０ｂ上に配置された出力ストリップライン１９ｂと、入力側絶縁層２０ａ・出力側絶縁層２０ｂ上に配置されるフィードスルー上層部２２とを備える。
【００４８】
―導体ベースプレート２００―
導体ベースプレート２００は、例えば、モリブデン、銅モリブデン合金などの導電性金属によって形成されている。さらに、導体ベースプレート２００の表面には、例えば、Ａｕ、Ｎｉ、Ａｇ、Ａｇ−Ｐｔ合金、Ａｇ−Ｐｄ合金などのメッキ導体を形成してもよい。また、導体ベースプレート２００には、Ｃｕ／Ｍｏ／アルミナ基板などの積層構造を用いても良い。
【００４９】
―金属壁１６―
金属壁１６の材質としては、例えば、アルミニウム、モリブデン、銅モリブデン合金などの導電性金属によって形成されている。
【００５０】
また、金属壁１６は、絶縁性若しくは導電性の接着剤を介して、導体ベースプレート２００上に配置される。尚、金属壁１６は、フィードスルー部分においては、凸状のフィードスルー上層部２２（図１２および図１４参照）上に配置されている。凸状のフィードスルー上層部２２は、入力側絶縁層２０ａおよび出力側絶縁層２０ｂ上に配置され、絶縁層で形成される。ここで、入力側絶縁層２０ａおよび出力側絶縁層２０ｂは、フィードスルー下層部に相当する。
【００５１】
―メタルキャップ１０―
メタルキャップ１０は、図１２（ａ）に示すように、平板形状を備える。
【００５２】
金属壁１６上にメタルシールリング１４ａを介してメタルキャップ１０を配置する。
【００５３】
実施の形態に係る半導体装置１を搭載するパッケージは、３ＧＨｚ以上の高周波特性を有する。このため、高周波数（すなわち３ＧＨｚを越える周波数）のデバイス及び構成部品用のパッケージとして適用可能である。
【００５４】
―平面パターン構成―
実施の形態および変形例１，２に係る半導体装置を搭載するパッケージ２の模式的平面パターン構成は図１３に示すように表され、図１３のＩＩＩ−ＩＩＩ線に沿う模式的断面構造は図１４に示すように表される。
【００５５】
実施の形態および変形例１，２に係る半導体装置を搭載するパッケージ２は、図１２〜図１３に示すように、高周波半導体チップ２４と、高周波半導体チップ２４の入力側に配置された入力整合回路１７と、高周波半導体チップ２４の出力側に配置された出力整合回路１８と、入力整合回路１７に接続された高周波入力端子２１ａと、出力整合回路１８に接続された高周波出力端子２１ｂとを備える。ここで、高周波半導体チップ２４と、入力整合回路１７と、出力整合回路１８とが１つのパッケージに収納されている。
【００５６】
また、実施の形態および変形例１，２に係る半導体装置を搭載するパッケージ２は、図１３および図１４に示すように、入力整合回路１７に接続された入力ストリップライン１９ａを備え、高周波入力端子２１ａは、入力ストリップライン１９ａを介して高周波半導体チップ２４のゲート端子電極Ｇに接続されている。
【００５７】
また、実施の形態および変形例１，２に係る半導体装置を搭載するパッケージ２は、図１３および図１４に示すように、出力整合回路１８に接続された出力ストリップライン１９ｂを備え、高周波出力端子２１ｂは、出力ストリップライン１９ｂを介して高周波半導体チップ２４のドレイン端子電極Ｄに接続されている。
【００５８】
また、実施の形態および変形例１，２に係る半導体装置を搭載するパッケージ２は、図１２〜図１３に示すように、導体ベースプレート２００上に配置された高周波半導体チップ２４と、導体ベースプレート２００上に高周波半導体チップ２４の入力側に配置された入力回路基板２６と、導体ベースプレート２００上に高周波半導体チップ２４の出力側に配置された出力回路基板２８とを備える。
【００５９】
入力回路基板２６上には、入力整合回路１７が配置されている。また、出力回路基板２８上には、出力整合回路１８が配置されている。
【００６０】
入力整合回路１７は、ボンディングワイヤ１２を介して、高周波半導体チップ２４のゲート端子電極Ｇに接続され、出力整合回路１８は、ボンディングワイヤ１４を介して、高周波半導体チップ２４のドレイン端子電極Ｄに接続されている。
【００６１】
入力ストリップライン１９ａには、高周波入力端子２１ａが接続され、出力ストリップライン１９ｂには、高周波出力端子２１ｂが接続されている。
【００６２】
高周波入力端子２１ａは、入力ストリップライン１９ａと、ボンディングワイヤ１１と、入力整合回路１７とを介して、高周波半導体チップ２４のゲート端子電極Ｇに接続されている。
【００６３】
（パッケージの実装方法）
実施の形態に係る半導体装置を搭載するパッケージ２の実装方法を説明するフローチャートは、図１５に示すように表され、比較例に係る実装方法を説明するフローチャートは、図１６に示すように表される。
【００６４】
―比較例―
まず、図１６を参照して、比較例に係る実装方法を説明する。
【００６５】
（ａ）ステップＳＴ１１に示すように、導体ベースプレートのパッケージベース面上にＡｕＳｎ半田を配置する。
【００６６】
（ｂ）次に、ステップＳＴ１２に示すように、３００℃に加熱し、ＡｕＳｎ半田を溶融する。
【００６７】
（ｃ）次に、ステップＳＴ１３において、整合回路基板、半導体チップを溶融されたＡｕＳｎ半田上に配置する。
【００６８】
（ｄ）次に、ステップＳＴ１４において、自然冷却する。
【００６９】
（ｅ）次に、ステップＳＴ１５において、ボンディングワイヤ接続を実施する。
【００７０】
（ｆ）次に、ステップＳＴ１６において、メタルシールリング上のパッケージシール面にＡｕＳｎ半田を配置する。
【００７１】
（ｇ）次に、ステップＳＴ１７に示すように、３００℃に加熱し、ＡｕＳｎ半田を溶融する。
【００７２】
（ｈ）次に、ステップＳＴ１７に示すように、メタルキャップを溶融したＡｕＳｎ半田上に配置する。
【００７３】
（ｉ）次に、ステップＳＴ１８において、自然冷却する。
【００７４】
―実施の形態―
次に、図１４および図１５を参照して、実施の形態に係る半導体装置を搭載するパッケージ２の実装方法を説明する。
【００７５】
（ａ）ステップＳＴ１に示すように、導体ベースプレート２００のパッケージベース面上に導電性接着剤４０を塗布する。
【００７６】
（ｂ）次に、ステップＳＴ２に示すように、入力回路基板２６・出力回路基板２８、高周波半導体チップ２４を導電性接着剤４０上に載せる。
【００７７】
（ｃ）次に、ステップＳＴ３において、例えば、約２００℃に加熱して導電性接着剤４０を熱硬化する。
【００７８】
（ｄ）次に、ステップＳＴ４において、ボンディングワイヤ１１・１２・１４・１５の接続を実施する。
【００７９】
（ｅ）次に、ステップＳＴ５において、メタルシールリング１４ａ上のパッケージシール面に導電性接着剤４０ａを載せる。
【００８０】
（ｆ）次に、ステップＳＴ６に示すように、メタルキャップ１０を載せる。
【００８１】
（ｇ）次に、ステップＳＴ７において、例えば、約２００℃に加熱して導電性接着剤４０を熱硬化する。
【００８２】
実施の形態に係る半導体装置において、四隅が面取りされている構造と、導電性接着剤４０を用いる実装方法との関連性について、以下に説明する。
【００８３】
基板１１０とそれを実装するパッケージは線熱膨張係数ＣＴＥが異なるため、温度の変化により応力が生じる。応力は、温度の変化量、線熱膨張率、接合する部品の長手方向の長さＸ２に依存する。一方、導電性接着剤４０は、ＡｕＳｎ半田に比べて接着強度が弱い。導電性接着剤４０でより大きな基板１１０を実装するためには、応力の緩和が必要となる。応力を緩和するために、４隅を面取りする必要がある。
【００８４】
実施の形態に係る半導体装置を搭載するパッケージの実装方法によれば、３００℃の加熱が必要となるＡｕＳｎ半田を用いた実装の代わりに、２００℃で硬化する導電性接着剤を用い、温度変化を小さくすることで、高周波半導体チップの割れを防ぐことができる。
【００８５】
以上説明したように、実施の形態に係る半導体装置によれば、高周波半導体チップの四隅を面取りすることで、接着できる半導体チップサイズの上限を倍増することができる。
【００８６】
[その他の実施の形態]
実施形態およびその変形例を説明したが、この実施形態およびその変形例は、例として提示したものであり、発明の範囲を限定することは意図していない。この新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。この実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【００８７】
なお、実施の形態に係る半導体装置に搭載される高周波半導体チップとしては、ＦＥＴ、ＨＥＭＴに限らず、ＬＤＭＯＳ（Laterally Diffused Metal-Oxide-Semiconductor Field Effect Transistor）やヘテロ接合バイポーラトランジスタ（ＨＢＴ：Hetero-junction Bipolar Transistor）などの増幅素子、メムス（ＭＥＭＳ：Micro Electro Mechanical Systems）素子なども適用できることは言うまでもない。
【００８８】
このように、ここでは記載していない様々な実施の形態などを含む。
【符号の説明】
【００８９】
１…半導体装置
２…パッケージ
１０…メタルキャップ
１１、１２、１４、１５…ボンディングワイヤ
１４ａ…メタルシールリング
１６…金属壁
１７…入力整合回路
１８…出力整合回路
１９ａ…入力ストリップライン
１９ｂ…出力ストリップライン
２０ａ…入力側絶縁層
２０ｂ…出力側絶縁層
２１ａ…高周波入力端子
２１ｂ…高周波出力端子
２２…フィードスルー上層部
２４…高周波半導体チップ
２６…入力回路基板
２８…出力回路基板
４０、４０ａ…導電性接着剤
１１０…基板
１１２…窒化物系化合物半導体層（ＧａＮエピタキシャル成長層）
１１６…２次元電子ガス（２ＤＥＧ）層
１１８…アルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）
１２０…ソースフィンガー電極
１２２…ドレインフィンガー電極
１２４…ゲートフィンガー電極
１２６…ソース領域
１２８…ドレイン領域
２００…導体ベースプレート
Ｇ，Ｇ１，Ｇ２，…，Ｇ１０…ゲート端子電極
Ｓ，Ｓ１１，Ｓ１２，…，Ｓ１０１，Ｓ１０２…ソース端子電極
Ｄ，Ｄ１，Ｄ２，…，Ｄ１０…ドレイン端子電極
ＳＣ１１，ＳＣ１２，…，ＳＣ９１，ＳＣ９２，ＳＣ１０１，ＳＣ１０２…ＶＩＡホール
【図３】
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【図４】
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【図５】
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【図６】
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【図９】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１】
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【図２】
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【図７】
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【図８】
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【図１０】
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【図１１】
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