(57)【要約】【課題】  接続孔のホールサイズについて制御性良い半導体装置の製造方法を提供する。【解決手段】  実施形態の半導体装置の製造方法では、半導体基板上に上層絶縁膜が形成され、前記上層絶縁膜上にSiを含む非晶質膜が形成される。前記非晶質膜上に第１のレジスト膜が形成され、前記第１のレジスト膜に第１のレジストパターンが形成される。前記第１のレジスト膜をマスクとして、前記非晶質膜が加工され、前記上層絶縁膜が露出される。前記第１のレジストパターンが除去され、前記非晶質膜および露出した前記上層絶縁膜上に遷移金属膜が形成される。前記非晶質膜および前記遷移金属膜の熱反応により、前記非晶質膜よりも体積が大きいシリサイド膜が形成される。前記遷移金属膜が除去され、前記シリサイド膜をマスクとして、前記上層絶縁膜を加工し、前記上層絶縁膜に第１の溝が形成される。【選択図】図１
2012109321.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上方に上層絶縁膜を形成する工程と、
前記上層絶縁膜上にSiを含む非晶質膜を形成する工程と、
前記非晶質膜を円形状のホールを形成するように加工し、前記上層絶縁膜を露出する工程と、
前記非晶質膜および露出した前記上層絶縁膜上に遷移金属膜を形成する工程と、
前記非晶質膜および前記遷移金属膜の熱反応により、少なくとも前記非晶質膜と前記遷移金属膜の界面にシリサイド膜を形成する工程と、
前記遷移金属膜を除去する工程と、
前記シリサイド膜をマスクとして前記上層絶縁膜を加工し、前記上層絶縁膜に第１の溝を形成する工程と、
を備えた半導体装置の製造方法。
【請求項２】
半導体基板上方に下部配線を形成する工程と、
前記下部配線上にバリア層を形成する工程と、
前記バリア層上に上層絶縁膜を形成する工程と、
前記上層絶縁膜上にSiを含む非晶質膜を形成する工程と、
前記非晶質膜を円形状のホールを形成するように加工し、前記上層絶縁膜を露出する工程と、
前記非晶質膜および露出した前記上層絶縁膜上に遷移金属膜を形成する工程と、
前記非晶質膜および前記遷移金属膜の熱反応により、少なくとも前記非晶質膜と前記遷移金属膜の界面にシリサイド膜を形成する工程と、
前記遷移金属膜を除去する工程と、
前記シリサイド膜をマスクとして前記上層絶縁膜を加工し、前記バリア層を露出する工程と、
前記バリア層を加工し、前記下部配線を露出する工程と、
前記下部配線上にメタル配線を形成し、前記下部配線および前記メタル配線を電気的に接続する工程と、
を備えた半導体装置の製造方法。
【請求項３】
前記シリサイド膜を形成する工程が、前記非晶質膜を全てシリサイド化することにより行われる工程である請求項１又は請求項２に記載の半導体装置の製造方法。
【請求項４】
前記シリサイド膜が前記非晶質膜よりも体積が大きいことを特徴とする請求項１乃至請求項３に記載の半導体装置の製造方法。
【請求項５】
前記遷移金属膜はNiを含むものである請求項１乃至請求項４に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
大規模集積回路（Large Scale Integration:ＬＳＩ）における素子の微細化が進むことにより、上下層の配線を接続する接続孔のホールサイズおよびホール間の間隔を小さくする必要がある。
【０００３】
かかる状況においては、十分なフォーカスマージンを確保するために、設計パターンの寸法より大きなパターンでレジストを加工し、その後のレジストパターンを転写するプロセスによって、接続孔を設計パターンの寸法に縮小することが行われている。しかし、接続孔のホールサイズを設計パターンの寸法に制御良く縮小することが困難であるという問題があった。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００２−２１７４１１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明が解決しようとする課題は、接続孔のホールサイズについて制御性良い半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【０００６】
上記課題を解決するために、実施形態の半導体装置の製造方法では、半導体基板上に上層絶縁膜が形成され、前記上層絶縁膜上にSiを含む非晶質膜が形成される。前記非晶質膜上に第１のレジスト膜が形成され、前記第１のレジスト膜に第１のレジストパターンが形成される。前記第１のレジスト膜をマスクとして、前記非晶質膜が加工され、前記上層絶縁膜が露出される。前記第１のレジストパターンが除去され、前記非晶質膜および露出した前記上層絶縁膜上に遷移金属膜が形成される。前記非晶質膜および前記遷移金属膜の熱反応により、前記非晶質膜よりも体積が大きいシリサイド膜が形成される。前記遷移金属膜が除去され、前記シリサイド膜をマスクとして、前記上層絶縁膜を加工し、前記上層絶縁膜に第１の溝が形成される。
【図面の簡単な説明】
【０００７】
【図１】第１の実施形態に係る半導体装置の製造方法を示す半導体基板の断面図。
【図２】第１の実施形態に係る半導体装置の製造方法を示す半導体基板の断面図。
【図３】第１の実施形態に係る半導体装置の製造方法を示す半導体基板の平面図であり、図３（ａ）は図１（ｄ）における半導体基板の平面図を示し、図３（ｂ）は図１（ｇ）における半導体基板の平面図を示す。
【発明を実施するための形態】
【０００８】
以下、本発明の実施形態について図面を参照しながら説明する。
【０００９】
（第１の実施形態）
第１の実施形態に係る半導体装置の製造方法について以下説明する。
【００１０】
図１および図２は、第１の実施形態に係る半導体装置の製造方法を示す断面図である。
【００１１】
図１（ａ）のように、半導体基板１上にゲート絶縁膜２およびゲート電極３を積層し、フォトリソグラフィ法およびRIE(Reactive Ion Etching)によりエッチングする。その後、半導体基板１へのイオン注入によりソース領域およびドレイン領域（図示なし）を形成し、トランジスタを形成する。その後、図１（ｂ）のように、半導体基板１およびトランジスタ上に下層絶縁膜４として、例えばシリコン酸化膜をＣＶＤ(Chemical Vapor Deposition)法により形成する。その後、下層絶縁膜４中にコンタクトプラグ５および下部配線６を、例えばデュアルダマシンプロセスでCuを埋め込むことにより形成する。その後、図１（ｃ）のように、下層絶縁膜４および下部配線６上にバリア層７としてSiC膜を形成する。バリア層７は、コンタクトプラグ５および下部配線６からCuが拡散するのを防止するためのものである。バリア層７には、他にもSiN、SiCN等が用いられる。バリア層７の膜厚は、例えば35nm程度である。
【００１２】
次に、バリア層７上に上層絶縁膜８を形成する。上層絶縁膜８は、比誘電率が小さい材料を用いるのが良い。上層絶縁膜８には、例えばSiOC膜をＣＶＤ法により形成する。この場合、上層絶縁膜８の膜厚は260nm程度である。
【００１３】
次に、上層絶縁膜８上に、ＣＶＤ法によりSiを含む非晶質膜としてアモルファスシリコン膜９を形成する。アモルファスシリコン膜９の膜厚は、例えば20nmである。アモルファスシリコン以外のシリコン膜、例えば、ポリシリコン膜を用いることもできるが、アモルファスシリコン膜が望ましい。ポリシリコン膜では、結晶方位、粒径又は粒界によって下記で述べるシリサイド化の成長度合が異なり、円滑なマスク材とならず、また接続孔のホールサイズがばらつくためである。一方、アモルファスシリコン膜では、シリサイド化においても制御良く接続孔のホールサイズを制御することができる。なお、アモルファスシリコン膜９は、ＣＶＤ法に限らず、スパッタ法等によっても成膜することができる。
【００１４】
次に、アモルファスシリコン膜９上に、塗布法により第１のレジスト膜１０を形成する。その後、フォトリソグラフィ法により第１のレジスト膜１０を露光し、第１のレジスト膜１０を現像し、図１（ｃ）のように例えば円形の形状であるホールを有する第１のレジスト膜１０を形成する。なお、ホールの形状は、正確に円形状である必要はなく、楕円形状等であってもよい。この第１のレジスト膜１０のホールの形状およびホールサイズは、上層絶縁膜８の下層にある配線構造に接続する接続孔を形成するように設計する。ホールの形状は、略円形状であり、真円をも含む。ホールサイズとは、ホールの形状が、例えば真円形状の場合は直径をいい、例えば楕円形状の場合は短径をいう。このとき、第１のレジスト膜１０において、ホールの未開口欠陥を増加させないために、露光する光の解像限界よりも大きいサイズのホールを加工する。第１のレジスト膜１０のホールサイズは、例えば90nmである。
【００１５】
次に、第１のレジスト膜１０をマスクとして、RIEによりアモルファスシリコン膜９をエッチングする。アモルファスシリコン膜９のホールサイズは、例えば90nmである。
【００１６】
次に、図１（ｄ）のように、第１のレジスト膜１０をプラズマアッシング処理により除去し、図１（ｅ）のように、開口された上層絶縁膜８上を含むアモルファスシリコン膜９上全面に遷移金属膜１１を成膜する。遷移金属膜１１は、例えば、Ni、Co等が用いられる。これらの金属の中でも、300〜350℃程度の低温でシリサイド化できることから、Niを用いることが望ましい。
【００１７】
次に、RTA(Rapid Thermal Annealing)炉等で熱処理を行うことにより、図１（ｆ）のように、アモルファスシリコン膜９と遷移金属膜１１が接する部分にシリサイド膜１２を形成する。この熱処理は、例えば、窒素雰囲気下において330℃で120秒間行われる。このシリサイド膜１２の形成反応は、アモルファスシリコン膜９が熱反応し、消失することにより終了する。したがって、熱反応後には反応しなかった遷移金属膜１１が残存する。シリサイド膜１２は、アモルファスシリコン膜９と遷移金属膜１１が反応して形成されているため、シリサイド膜１２の体積は、アモルファスシリコン膜９の体積より大きくなる。これによって、シリサイド膜１２のホールサイズは、アモルファスシリコン膜９のホールサイズよりも小さくなる。例えば、膜厚20nmのアモルファスシリコン膜９をシリサイド化することにより、アモルファスシリコン膜９のホールサイズ90nmが、シリサイド膜９のホールサイズ60nm程度に小さくなる。また、シリサイド化に伴い、シリサイド膜１２の膜厚は、アモルファスシリコン膜９の膜厚よりも大きくなる。本実施形態においては、非晶質膜であるアモルファスシリコン膜９をシリサイド化しているため、制御良くホールサイズを制御することができる。
【００１８】
次に、図１（ｇ）のように、未反応の遷移金属膜１１を除去し、シリサイド膜１２および上層絶縁膜８を露出させる。遷移金属膜１１として、Ni膜を用いている場合は、例えば塩酸、過酸化水素水、および純水を含む塩酸過水を用いてシリサイド化していないNi膜を除去する。
【００１９】
図３は、第１の実施形態に係る半導体装置の製造方法を示す半導体基板の平面図であり、図３（ａ）は図１（ｄ）における半導体基板の平面図を示し、図３（ｂ）は図１（ｇ）における半導体基板の平面図を示す。図３（ａ）に示すシリサイド化する前のアモルファスシリコン９のホールサイズより、図３（ｂ）に示すようにシリサイド膜１２のホールサイズは小さくなる。
【００２０】
次に、図１（ｈ）のように、シリサイド膜１２をマスクとして、例えばC4F8ガスを用いたRIEにより上層絶縁膜８をエッチングし、バリア層７を露出させる。これにより、バリア層７への接続孔が形成され、第１の溝１３が形成される。ホールサイズが小さくなったシリサイド膜１２をマスクとしているため、ホール間の間隔が確保され、適切な接続孔のホールサイズを得ることができる。また、本実施形態に係る半導体装置の製造方法において、シリサイド膜１２と上層絶縁膜８として用いられるSiOC膜とは、選択比が少なくとも10以上ある。さらに、本実施形態においては、シリサイド化により膜厚が大きくなったシリサイド膜１２を用いている。したがって、シリサイド膜１２は、上層絶縁膜８として用いられるSiOC膜をRIEによりエッチングする際、マスクとして十分な機能を有する。
【００２１】
次に、図２（ｉ）のように、第１の溝１３およびシリサイド膜１２上に表面が平坦な埋め込み材１４を成膜する。埋め込み材１４には、塗布成膜可能な有機材料で、例えばH又はOの元素を含んだ有機物が用いられる。埋め込み材１４は、例えばシリサイド膜１２の上面から300nm程度の高さまで成膜する。
【００２２】
次に、表面が平坦である埋め込み材１４上に、シリコン酸化膜１５を形成する。例えば、塗布法およびアニールによりハードマスクとして膜厚50nmのＳＯＧ（Spin on Glass）膜を形成する。シリコン酸化膜１５は、ＣＶＤ法やスパッタ法により形成してもよい。
【００２３】
次に、シリコン酸化膜１５上に塗布法により第２のレジスト膜１６を形成し、フォトリソグラフィ法により配線パターンのパターニングとして、第２のレジスト膜１６を加工する。第２のレジスト膜１６のホールサイズは、下部配線と接触性の良い配線を形成するため、シリサイド膜１２のホールサイズよりも大きいものとする。
【００２４】
次に、図２（ｊ）のように、第２のレジスト膜１６をマスクとして、フッ素系のガスを用いたRIEにより、シリコン酸化膜１５をエッチングする。
【００２５】
次に、第２のレジスト膜１６およびシリコン酸化膜１５をマスクとして、RIEにより、埋め込み材１４をエッチングする。このとき、図２（ｋ）のように、第２のレジスト膜１６がエッチングされる。なお、第２のレジスト膜１６が残渣として残る場合は、プラズマアッシング処理により除去すればよい。
【００２６】
次に、図２（ｌ）のように、RIEによりシリサイド膜１２をエッチングし、部分的に上層絶縁膜８を露出させる。
【００２７】
次に、パターニングされたシリコン酸化膜１５および埋め込み材１４をマスクとして、C4F8ガスを用いたRIEにより上層絶縁膜８をエッチングする。このとき、図２（ｍ）のように、シリコン酸化膜１５がエッチングされる。上述の上層絶縁膜８のエッチングは、シリサイド膜１２の底面から例えば190nm程度まで行う。
【００２８】
次に、図２（ｎ）のように、残った埋め込み材１４をプラズマアッシングで除去し、シリサイド膜１２、上層絶縁膜８およびバリア層７を露出させる。これにより、第２の溝１７が形成される。第２の溝１７は、接続孔における溝と上述した上層絶縁膜８をエッチングしてできた溝を合わせたものをいう。
【００２９】
次に、上層絶縁膜８をマスクとして、CF4ガスを用いたRIEにより、バリア層７であるSiOC層をエッチングする。
【００３０】
次に、メタルバリア層（図示なし）を第２の溝１７およびシリサイド膜１２上に形成する。第２の溝１７に埋め込まれるメタル配線１８中のCu原子が、上層絶縁膜８に拡散するのを防止するためである。メタルバリア層には、例えばTa、TaN、TiN等が用いられ、膜厚は例えば10nm程度である。その後、メタルバリア層上にCuメッキシード層（図示なし）を形成する。
【００３１】
次に、図２（ｏ）のように、第２の溝１７に、電解めっきによりメタル配線１８としてCu膜を埋め込む。これにより、下部配線６上に、メタル配線１８が形成され、下部配線６とメタル配線１８とが電気的に接続される。本実施形態においては、シリサイド膜１２が残っている。このとき、例えばシリサイド膜１２としてニッケルシリサイド膜を用いると、導電膜として働くことができ、メタルバリア層等を合わせた全体のシート抵抗を低下することができる。そのため、電解めっきにおいて電圧降下を抑えることができ、Cu膜の埋設性およびウエハー内における均一性を向上することができる。
【００３２】
その後、図２（ｐ）のように、第１のＣＭＰ（Chemical Mechanical Polishing）プロセスにより、メタル配線１８を研磨し、シリサイド膜１２が露出するまで平坦化する。その後、図２（ｑ）のように、第２のＣＭＰプロセスにより、シリサイド膜１２およびメタル配線１８を上層絶縁膜８が露出するまで平坦化する。このとき、メタル配線１８は、上層絶縁膜８の上面から50nm程度下部まで研磨される。以上により、デュアルダマシン配線構造が形成される。
【００３３】
以上のように、絶縁膜を形成および加工する工程と、デュアルダマシン法によりCu配線を形成する工程を繰り返し、多層配線構造を形成することにより、配線プロセスが完了する。上述のように、アモルファスシリコン膜９とNiを用いた遷移金属膜１１が熱処理によりシリサイド化する場合、かかる熱処理に必要な温度は300〜350℃と低温で済むため、多層配線工程において、使用する金属原子が拡散せず、配線間の短絡および層間絶縁膜等の品質の劣化を起こすことなく、配線構造を形成することができる。
【００３４】
なお、上述した第１の実施形態において、アモルファスシリコン膜９上に遷移金属膜１１を形成し、熱処理によりシリサイド膜１２を形成したが、遷移金属膜１１を先に形成し、遷移金属膜１１上にアモルファスシリコン膜９を形成し、熱処理によりシリサイド膜１２を形成してもよい。この場合、シリサイド膜１２の形成に伴い、アモルファスシリコン膜９が残るため、アモルファスシリコン膜９を除去する必要がある。なお、この場合アモルファスシリコン膜９に限らず、他のシリコン膜でもよい。
【００３５】
以上のように、本発明の第１の実施形態によれば、第１のレジスト膜１０の加工する際は光の解像限界よりホールサイズを大きくできる。これによって、第１のレジスト膜１０を加工する際の未開口欠陥を減少させることができる。
【００３６】
また、上層絶縁膜８を加工する際は第１のレジスト膜１０よりホールサイズが小さくなったシリサイド膜１２をマスクとすることによって、上層絶縁膜８のホールサイズを適切なサイズに小さくすることができる。すなわち、上層絶縁膜８においてホール同士の連結が起こり難くなる。
【００３７】
本実施形態においてはアモルファスシリコン膜９を用いる。これにより、シリサイド化によって制御良くホールサイズを小さくすることができる。なお、上記熱反応において、シリサイド膜１２が上層絶縁膜８をRIEによりエッチングをする際にマスクとして機能すれば、アモルファスシリコン膜９の表面のみがシリサイド膜１２となるだけでもよく、アモルファスシリコン膜９が全てシリサイド化しなくてもよい。
【００３８】
さらに、シリサイド化の反応は、熱処理によりアモルファスシリコン膜９が完全にシリサイド化することにより終了する。これにより、成膜するアモルファスシリコン膜９の膜厚を制御することによって、シリサイド膜１２のホールサイズを制御することができる。
【００３９】
なお、本発明は、上述の実施形態にのみ限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々変更を加え得ることは勿論である。
【００４０】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの実施形態は、その他のさまざまな形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これらの実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【００４１】
１…半導体基板
２…ゲート絶縁膜
３…ゲート電極
４…下層絶縁膜
５…コンタクトプラグ
６…下部配線
７…バリア層
８…上層絶縁膜
９…アモルファスシリコン膜
１０…第１のレジスト膜
１１…遷移金属膜
１２…シリサイド膜
１３…第１の溝
１４…埋め込み材
１５…シリコン酸化膜
１６…第２のレジスト膜
１７…第２の溝
１８…メタル配線
【図１】
2012109321.tif 000003
【図２】
2012109321.tif 000004
【図３】
2012109321.tif 000005