(57)【要約】【課題】  信頼性が劣化しない磁気ランダムアクセスメモリ及びその製造方法を提供することである。【解決手段】  実施形態に係る磁気ランダムアクセスメモリは、半導体基板を持つ。前記半導体基板上に、前記半導体基板上層部に拡散層を有する選択トランジスタが設けられる。前記拡散層上にコンタクトプラグが設けられる。前記選択トランジスタを覆い、前記コンタクトプラグとの側面と接する保護膜が設けられる。前記コンタクトプラグ上に非晶質膜が設けられる。前記非晶質膜上に下部電極が設けられる。前記下部電極上に第１の磁性層が設けられる。前記第１の磁性層上に非磁性層が設けられる。前記非磁性層上に第２の磁性層が設けられる。前記第２の磁性層上に上部電極が設けられる。前記コンタクトプラグ上に、前記下部電極の側面と接する第１の側壁コンタクト膜が設けられる。【選択図】図１
2012160671.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に設けられ、かつ拡散層を有する選択トランジスタと、
前記拡散層上に設けられたコンタクトプラグと、
前記コンタクトプラグ上に設けられた非晶質膜と、
前記非晶質膜上に設けられた下部電極と、
前記下部電極上に設けられた第１の磁性層と、
前記第１の磁性層上に設けられた非磁性層と、
前記非磁性層上に設けられた第２の磁性層と、
前記第２の磁性層上に設けられた上部電極と、
前記コンタクトプラグ上に設けられ、前記下部電極の側面と接する側壁コンタクト膜と、
を備えた磁気ランダムアクセスメモリ。
【請求項２】
前記上部電極、前記第２の磁性層、前記非磁性層、および前記第１の磁性層の側面と接し、底面が前記非磁性層の底面の高さより低く、前記下部電極の底面の高さより高い側壁マスクを備えた請求項１に記載の磁気ランダムアクセスメモリ。
【請求項３】
前記側壁マスクの底面が、前記下部電極の上面の高さより低いことを特徴とする請求項２に記載の磁気ランダムアクセスメモリ。
【請求項４】
前記保護膜および前記コンタクトプラグと前記非晶質膜との間に金属膜が設けられ、前記側壁コンタクト膜は前記金属膜に含まれる金属原子を含むことを特徴とする請求項１乃至請求項３の何れか１項に記載の磁気ランダムアクセスメモリ。
【請求項５】
半導体基板上に拡散層を有する選択トランジスタを形成する工程と、
前記拡散層上にコンタクトプラグを形成する工程と、
前記コンタクトプラグ上に非晶質膜を形成する工程と、
前記非晶質膜の表面を研磨する工程と、
前記非晶質膜上に下部電極を形成する工程と、
前記下部電極上に第１の磁性層を形成する工程と、
前記第１の磁性層上に非磁性層を形成する工程と、
前記非磁性層上に第２の磁性層を形成する工程と、
前記第２の磁性層上に上部電極を形成する工程と、
前記上部電極、前記第２の磁性層、および前記非磁性層をエッチングする工程と、
エッチングされた前記上部電極、前記第２の磁性層、前記非磁性層の側面を覆う側壁マスクを形成する工程と、
前記コンタクトプラグが露出するまで、前記第１の磁性層、前記下部電極および前記非晶質膜をエッチングし、エッチングされた前記下部電極、前記第１の磁性層、前記非磁性層、前記第２の磁性層、および前記上部電極を備えた前記磁気抵抗効果素子を形成する工程と、
前記コンタクトプラグ、前記非晶質膜、および前記磁気抵抗効果素子を覆う側壁コンタクト材を堆積する工程と、
前記磁気抵抗効果素子上の前記側壁コンタクト材をエッチングすることにより、前記コンタクトプラグと前記下部電極を電気的に接続する側壁コンタクトを形成する工程と、
を備えた磁気ランダムアクセスメモリの製造方法。
【請求項６】
半導体基板上に拡散層を有する選択トランジスタを形成する工程と、
前記拡散層上にコンタクトプラグを形成する工程と、
前記コンタクトプラグ上に非晶質膜を形成する工程と、
前記非晶質膜の表面を研磨する工程と、
前記非晶質膜上に下部電極を形成する工程と、
前記下部電極上に第１の磁性層を形成する工程と、
前記第１の磁性層上に非磁性層を形成する工程と、
前記非磁性層上に第２の磁性層を形成する工程と、
前記第２の磁性層上に上部電極を形成する工程と、
前記上部電極、前記第２の磁性層、および前記非磁性層をエッチングする工程と、
エッチングされた前記上部電極、前記第２の磁性層、前記非磁性層の側面を覆う側壁マスクを形成する工程と、
前記コンタクトプラグが露出するまで、前記第１の磁性層、前記下部電極および前記非晶質膜をエッチングする工程と、
前記コンタクトプラグをエッチングすることにより、前記コンタクトプラグ上であって前記下部電極の側面に、前記コンタクトプラグの材料を堆積し、前記コンタクトプラグと前記下部電極を電気的に接続する側壁コンタクトを形成する工程と、
を備えた磁気ランダムアクセスメモリの製造方法。
【請求項７】
半導体基板上に拡散層を有する選択トランジスタを形成する工程と、
前記拡散層上にコンタクトプラグを形成する工程と、
前記コンタクトプラグ上に金属膜を形成する工程と、
前記金属膜上に非晶質膜を形成する工程と、
前記非晶質膜の表面を研磨する工程と、
前記非晶質膜上に下部電極を形成する工程と、
前記下部電極上に第１の磁性層を形成する工程と、
前記第１の磁性層上に非磁性層を形成する工程と、
前記非磁性層上に第２の磁性層を形成する工程と、
前記第２の磁性層上に上部電極を形成する工程と、
前記上部電極、前記第２の磁性層、および前記非磁性層をエッチングする工程と、
エッチングされた前記上部電極、前記第２の磁性層、前記非磁性層の側面を覆う側壁マスクを形成する工程と、
前記コンタクトプラグが露出するまで、前記第１の磁性層、前記下部電極および前記非晶質膜をエッチングする工程と、
前記金属膜エッチングすることにより、前記金属膜上であって前記下部電極の側面に、前記金属膜の原子と同一の原子を含む第１の側壁コンタクトを形成する工程と、
前記コンタクトプラグをエッチングすることにより、前記第コンタクトプラグ上であって前記第１の側壁コンタクトに接する第２の側壁コンタクトを形成する工程と、
を備えた磁気ランダムアクセスメモリの製造方法。
【請求項８】
前記上部電極、前記第２の磁性層、および前記非磁性層をエッチングする工程は、さらに前記第１の磁性層をエッチングするものであり、前記側壁マスクは、さらに前記第１の磁性層の側面を覆うものであることを特徴とする請求項５乃至請求項７の何れか１項に記載の磁気ランダムアクセスメモリの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、磁気ランダムアクセスメモリ及びその製造方法に関する。
【背景技術】
【０００２】
近年、トンネル磁気抵抗効果（TMR:Tunneling  Magneto  Resistive）を利用した磁気ランダムアクセスメモリ（MRAM:Magnetic Random Access Memory）が開発されている。この磁気ランダムアクセスメモリには、磁気トンネル接合（MTJ:Magnetic Tunnel Junction）を含む磁気抵抗効果素子が用いられており、大きな磁気抵抗変化率を有する。
【０００３】
磁気ランダムアクセスメモリにおけるメモリセルの微細化に伴い、コンタクトプラグ上に磁気抵抗効果素子が設けられる構造が検討されている。かかる構造の場合、磁気抵抗効果素子の信頼性は、コンタクトプラグの平坦性に依存することになる。一方、ＣＶＤ法等により、コンタクトホールにコンタクトプラグを形成する際に、均一に成膜されず、コンタクトプラグ中にシーム又はボイドが発生してしまう場合がある。係る場合、コンタクトプラグの平坦性、およびコンタクトプラグ上の磁気抵抗効果素子の平坦性も損なわれ、磁気抵抗効果素子における信頼性が劣化するという問題があった。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００５−１８３５７９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明が解決しようとする課題は、信頼性が劣化しない磁気ランダムアクセスメモリ及びその製造方法を提供することである。
【課題を解決するための手段】
【０００６】
実施形態に係る磁気ランダムアクセスメモリは、半導体基板を持つ。前記半導体基板上に、前記半導体基板上層部に拡散層を有する選択トランジスタが設けられる。前記拡散層上にコンタクトプラグが設けられる。前記選択トランジスタを覆い、前記コンタクトプラグとの側面と接する保護膜が設けられる。前記コンタクトプラグ上に非晶質膜が設けられる。前記非晶質膜上に下部電極が設けられる。前記下部電極上に第１の磁性層が設けられる。前記第１の磁性層上に非磁性層が設けられる。前記非磁性層上に第２の磁性層が設けられる。前記第２の磁性層上に上部電極が設けられる。前記コンタクトプラグ上に、前記下部電極の側面と接する第１の側壁コンタクト膜が設けられる。
【図面の簡単な説明】
【０００７】
【図１】第１の実施形態に係る磁気ランダムアクセスメモリにおけるメモリセルを示す断面図。
【図２】第１の実施形態に係る磁気ランダムアクセスメモリにおけるメモリセルを示す断面図。
【図３】第１の実施形態における磁気ランダムアクセスメモリの製造方法を示す断面図。
【図４】第１の実施形態における磁気ランダムアクセスメモリの製造方法を示す断面図。
【図５】第１の実施形態における磁気ランダムアクセスメモリの製造方法を示す断面図。
【図６】第２の実施形態における磁気ランダムアクセスメモリの製造方法を示す断面図。
【図７】第３の実施形態における磁気ランダムアクセスメモリを示す断面図。
【図８】第３の実施形態における磁気ランダムアクセスメモリの製造方法を示す断面図。
【発明を実施するための形態】
【０００８】
以下、本発明の実施形態について図面を参照しながら説明する。
【０００９】
（第１の実施形態）
第１の実施形態に係る磁気ランダムアクセスメモリについて以下説明する。図１および図２は、第１の実施形態に係る磁気ランダムアクセスメモリにおけるメモリセルを示すビットライン方向に平行な断面図である。
【００１０】
図１のように、半導体基板１上には、複数の選択トランジスタが設けられている。選択トランジスタには、ソース層Ｓ、ドレイン層Ｄ、ゲート絶縁膜２、およびゲート電極３が含まれる。また、ドレイン層Ｄは、選択トランジスタによって共有されている。すなわち、選択トランジスタは、ドレイン層Ｄを挟んで隣接している。
【００１１】
半導体基板１は、例えばｐ型のシリコン基板が用いられる。半導体基板１の上層部に設けられるソース層Ｓおよびドレイン層Ｄは、例えばｎ型の拡散層である。ドレイン層Ｄには、エクステンション層５および高濃度層６が設けられる。
【００１２】
半導体基板１上には、ゲート絶縁膜２およびゲート電極３が設けられている。ゲート絶縁膜２には、例えば、シリコン酸化膜が用いられ、ゲート電極３には、例えば、ポリシリコン等が用いられる。ゲート電極３上には、ワード線４が設けられ、例えばW等の導電膜が用いられる。
【００１３】
半導体基板１上には、ゲート絶縁膜２およびゲート電極３を覆うように、第１の保護膜７が設けられる。第１の保護膜７には、例えば、シリコン窒化膜等の絶縁膜が用いられる。第１の保護膜７のビット線方向の幅は、例えば40nm程度であり、
ワード線４上における第１の保護膜７の膜厚は、例えば50nm程度である。半導体基板１上であって、第１の保護膜７に接するように第２の保護膜８が設けられる。第２の保護膜８は、例えばシリコン窒化膜等の絶縁膜が用いられる。
【００１４】
ソース層Ｓ、ドレイン層Ｄ上および第２の保護膜８上には、バリアメタル膜（図示なし）が設けられる。バリアメタル膜は、例えば、Ti、TiN等からなる単層膜やチタンおよび窒化チタンからなる積層膜等の導電膜が用いられる。バリアメタル膜は、後述するコンタクトプラグ９と半導体基板１が直接接触することを防止し、コンタクトプラグ９に例えば用いられるW等の金属が半導体基板１に拡散することを抑制することができる。これにより、コンタクトプラグ９から半導体基板１を保護することができる。
【００１５】
バリアメタル膜上において、選択トランジスタ間には、コンタクトプラグ９が埋め込まれるように設けられている。コンタクトプラグ９には、例えばW、Cu等が用いられる。コンタクトプラグ９は、バリアメタル膜を介してドレイン層Ｄに電気的に接続されている。また、コンタクトプラグ９は、ワード線４との間に絶縁膜として第１の保護膜７および第２の保護膜８が設けられているため、ワード線４とは電気的に絶縁されている。コンタクトプラグ９中には、シーム１０が存在する場合がある。そのため、コンタクトプラグ９表面の平坦性は必ずしも良好のものではない。コンタクトプラグ９のビットライン方向の幅は、例えば50nm程度であり、膜厚は、例えば200nm程度である。
【００１６】
第１の保護膜７およびコンタクトプラグ９上には、非晶質膜１１が設けられる。非晶質膜１１には、例えば非晶質のシリコン酸化膜が用いられる。他にも、非晶質であれば金属膜であってもよい。非晶質膜１１の膜厚は、例えば100〜200nm程度である。非晶質膜１１を用いることにより、コンタクトプラグ９中のシーム１０の影響がなくなるため、コンタクトプラグ９の平坦性が良好でない場合においても、表面平坦性が高い非晶質膜１１を得ることができる。非晶質膜１１の表面平坦性は、例えばRa=0.2 nm以下のものである。なお、非晶質膜１１は、コンタクトプラグ９上にのみ設けられていてもよい。
【００１７】
非晶質膜１１上には、磁気抵抗効果素子１８が設けられる。磁気抵抗効果素子１８とは、下部電極１３、第１の磁性層１４、非磁性層１５、第２の磁性層１６、および上部電極１７が順に積層された構造を含むものをいう。
【００１８】
非晶質膜１１上には、下部電極１３が設けられる。下部電極１３には、例えばPt、Ir、Ru、Cu等を含む導電膜が用いられる。下部電極１３の膜厚は、例えば15nm程度である。
【００１９】
下部電極１３上には、第１の磁性層１４が設けられる。第１の磁性層１４は、例えば膜面に対して実質的に垂直に磁化を有する垂直磁化膜であり、磁化の向きが可変である磁化記憶層である。第１の磁性層１４には、例えば規則合金層が用いられ、FePd、FePt、CoPt、CoPd等が用いられる。第１の磁性層１４が磁化記憶層である場合、膜厚は、例えば6nm程度である。
【００２０】
なお、第１の磁性層１４は、膜面に対して平行に磁化を有する面内磁化膜であってもよい。
【００２１】
第１の磁性層１４上には、トンネル絶縁膜として非磁性層１５が設けられる。非磁性層１５は、NaCl構造の酸化物である。非磁性層１５には、MgO、CaO、SrO、TiO、VO、NbO等が用いられるが、他の材料でもよい。非磁性層１５の膜厚は、例えば10nm程度である。
【００２２】
非磁性層１５上には、第２の磁性層１６が設けられる。第２の磁性層１６は、例えば膜面に対して実質的に垂直に磁化を有する垂直磁化膜であり、磁化の向きが一方向に固定されている磁化参照層である。第２の磁性層１６には、例えばCoCr、CoPtやFePt、FePd、CoPt等の合金やCo/Pd、Co/Pt、Co/Ruが積層された膜が用いられる。なお、第２の磁性層１６は、膜面に対して平行に磁化を有する面内磁化膜であってもよい。第２の磁性層１６が磁化参照層である場合、膜厚は例えば30nm程度である。
【００２３】
第２の磁性層１６上には、上部電極１７が設けられる。上部電極１７には、Taの単層膜又はTa/TiAlNの積層膜が用いられる。また、他にも、上部電極１７には、例えばTa、TiAlxNy、TiN、WN、Wからなる単層膜又はこれらからなる積層膜が用いられる。上部電極１７の膜厚は、例えば100nm程度である。上部電極１７は、電極としてだけでなく、ハードマスクとしても機能するものである。  側壁マスク１９は、上部電極１７、第２の磁性層１６、非磁性層１５および第１の磁性層１４の側面と接するように設けられる。側壁マスク１９の底面は、非磁性層１５の底面の高さより低く、下部電極１３の底面の高さより高い。図２のように、特に側壁マスク１９の底面が下部電極１３の上面よりも低い場合、第１の側壁コンタクト２０と第１の磁性層１４の側面が接していないため、第１の磁性層１４からの磁場漏れを防止することができる。側壁マスク１９には、例えばSiN等の絶縁膜が用いられる。側壁マスク１９は、後述する第１の側壁コンタクト２０と上部電極１７が電気的に接続されるのを防ぐ機能を有する。また、側壁マスク１９はハードマスクとしての機能を有する。
【００２４】
コンタクトプラグ９上に、非晶質膜１１および下部電極１３の側面と接する第１の側壁コンタクト２０が設けられる。これにより、コンタクトプラグ９と下部電極１３の側面が電気的に接続される。第１の側壁コンタクト２０は、例えばTiNが用いられる。なお、図１のように、下部電極１３の側面に接続される第１の側壁コンタクト２０の一部は、第１の保護膜７上に設けられていてもよい。
【００２５】
次に、第１の実施形態に係る磁気ランダムアクセスメモリの製造方法について以下図３乃至図５を用いて説明する。
【００２６】
図３（ａ）のように、半導体基板１上にゲート絶縁膜２およびゲート電極３を形成する。その後、ゲート電極３上にワード線４を形成する。
【００２７】
次に、図３（ｂ）のように、半導体基板１、ゲート絶縁膜２、ゲート電極３、およびワード線４を覆う保護膜を堆積し、ＲＩＥ(Reactive Ion Etching)等でエッチバックすることにより、第１の保護膜７を形成する。その後、第１の保護膜７をマスクとして、イオン注入を行い、半導体基板１上層部に拡散層としてエクステンション層５を形成する。
【００２８】
次に、図３（ｃ）のように、半導体基板１上に、第１の保護膜７と接する保護膜を堆積し、ＲＩＥ等でエッチバックすることにより第２の保護膜８を形成する。このとき、例えば、第１の保護膜７の表面が露出するまでエッチングを行う。その後、第２の保護膜８をマスクとして、イオン注入を行い、半導体基板１上層部におけるエクステンション層５上部に拡散層として高濃度層６を形成する。
【００２９】
次に、半導体基板１上にバリアメタル膜（図示なし）を形成する。その後、図３（ｄ）のように、ＣＶＤ（Chemical Vapor Deposition）法により、バリアメタル膜上にコンタクトプラグ材としてW膜を堆積し、埋め込む。その後、ＣＭＰ(Chemical Mechanical Polishing)処理により、第１の保護膜７上面が露出するまで、コンタクトプラグ材を研磨し、コンタクトプラグ９を形成する。このとき、コンタクトプラグ９の上面の高さは、第１の保護膜７の上面の高さよりも低いものとする。このとき、コンタクトプラグ９内には、シーム１０が形成される場合があり、コンタクトプラグ９の平坦性が良好でない場合がある。
【００３０】
次に、図４（ａ）のように、第１の保護膜７およびコンタクトプラグ９上に非晶質膜１１として、例えばプラズマＣＶＤ法により非晶質シリコン酸化膜を形成する。このとき、非晶質膜１１の表面に、シーム１２が形成される場合がある。その後、図４（ｂ）のように、非晶質膜１１の表面をＣＭＰ処理により平坦化し、非晶質膜１１表面のシーム１２を取り除く。これにより、後述するように表面が平坦な非晶質膜１１上に磁気抵抗効果素子１８を形成することができる。このとき、非晶質膜１１は、シーム１０に埋まってもよい。その後、図４（ｃ）のように、非晶質膜１１上に下部電極１３、第１の磁性層１４、非磁性層１５、第２の磁性層１６、および上部電極１７からなる磁気抵抗効果素子１８を形成する。その後、上部電極１７上にハードマスクとしてＣＶＤ法によりシリコン酸化膜（図示なし）を形成する。
【００３１】
次に、上部電極１７上のシリコン酸化膜（図示なし）をマスクとして、上部電極１７をＲＩＥによりエッチングする。その後、図４（ｄ）のように、シリコン酸化膜および上部電極１７をマスクとして、第１の磁性層１４の一部、非磁性層１５、および第２の磁性層１６をＲＩＥ、ＩＢＥ(Ion Beam Etching)等によりエッチングする。ＲＩＥは、特に150〜300℃程度の高温状態において行ってもよい。
【００３２】
次に、スパッタ法により、コンタクトプラグ９、非晶質膜１１、および磁気抵抗効果素子１８を覆う側壁マスク材を形成する。その後、側壁マスク材をエッチバックし、上部電極１７の表面を露出させる。これによって、図５（ａ）のように、側壁マスク１９を形成する。このとき、第１の磁性層１４上における側壁マスク材もエッチングされる。
【００３３】
次に、図５（ｂ）のように、上部電極１７および側壁マスク１９をマスクとして、第１の磁性層１４、下部電極１３および非晶質膜１１をエッチングし、コンタクトプラグ９および第１の保護膜７を露出させる。
【００３４】
なお、側壁マスク１９を形成する前に、第２の磁性層１６、非磁性層１５、第１の磁性層１４、および下部電極１３の一部までエッチングし、その後側壁マスク１９を形成してもよい。この場合、上部電極１７および側壁マスク１９をマスクとして、下部電極１３および非晶質膜１１をエッチングする。
【００３５】
次に、図５（ｃ）のように、コンタクトプラグ９、第１の保護膜７、非晶質膜１１、側壁マスク１９および磁気抵抗効果素子１８を覆うように、例えばＣＶＤ法により側壁コンタクト材として例えばTiN膜を堆積する。
【００３６】
次に、図５（ｄ）のように、側壁コンタクト材をＲＩＥによりエッチバックし、上部電極１７を露出させる。これにより、コンタクトプラグ９上に、下部電極１３および第１の磁性層１４の側面と接する第１の側壁コンタクト２０を形成する。第１の側壁コンタクト２０は、コンタクトプラグ９と下部電極１３および第１の磁性層１４の側面とを電気的に接続するものである。なお、側壁マスク１９の底面の高さが、下部電極１３の上面よりも低い場合、第１の側壁コンタクト２０は、下部電極１３の側面と接するように形成され、第１の磁性層１４の側面とは接しない。この場合、第１の磁性層１４からの磁場漏れを防止し、磁気抵抗効果素子１８の磁化特性が劣化することを防止することができる。
【００３７】
次に、コンタクトプラグ９および第１の保護膜７の上面、第１の側壁コンタクト２０、側壁マスク１９、上部電極１７を覆う第３の保護膜（図示なし）を形成する。第３の保護膜は、SixNy、Al2O3、SiO2、SiAlO、TiO2、ZrO2の何れかからなる単層膜又はこれらのうち２種類以上の積層膜である。
【００３８】
次に、第３の保護膜上に第１の層間絶縁膜ＩＬＤ１を堆積する。その後、ＣＭＰ処理により、第１の層間絶縁膜ＩＬＤ１および第３の保護膜を上部電極１７の上面が露出するまで研磨する。このとき、層間絶縁膜ＩＬＤ１の上面の高さは、上部電極１７の上面の高さより低くなる。その後、上部電極１７の表面を覆うようにローカル配線ＬＩＣを形成し、その後、ローカル配線ＬＩＣを覆うように第２の層間絶縁膜ＩＬＤ２を堆積する。その後、ソース線コンタクトＳＣ、ビット線コンタクトＢＬ（図示なし）、ソース線ＳＬおよびビット線ＢＬ（図示なし）を形成し、図のように、本実施形態に係る磁気ランダムアクセスメモリを形成する。
【００３９】
以上のように、本発明の第１の実施形態によれば、コンタクトプラグ９および第１の保護膜７上に非晶質膜１１が設けられ、表面平坦性の高い非晶質膜１１上に磁気抵抗効果素子１８が設けられている。これにより、段差のない磁気抵抗効果素子１８が設けられ、信頼性が劣化しない磁気ランダムアクセスメモリを得ることができる。
【００４０】
さらに、第１の実施形態によれば、コンタクトプラグ９、第１の保護膜７、非晶質膜１１および磁気抵抗効果素子１８を覆うように側壁コンタクト材を堆積し、その後エッチバックにより、コンタクトプラグ９と下部電極１３の側面とを電気的に接続する第１の側壁コンタクト２０を形成している。側壁コンタクト材の膜厚を変化させることにより、第１の側壁コンタクト２０と下部電極１３の側面との電気的接続を良好に保てるよう制御することができる。
【００４１】
（第２の実施形態）
本発明の第２の実施形態による磁気ランダムアクセスメモリの製造方法について図６を用いて説明する。図６は、第２の実施形態に係る磁気ランダムアクセスメモリの製造方法を示す断面図である。第２の実施形態の構成について図１の第１の実施形態の磁気ランダムアクセスメモリの構成と同一部分は同一符号で示し、その詳細な説明を省略する。
【００４２】
第１の実施形態においては、第１の保護膜７、コンタクトプラグ９、非晶質膜１１、磁気抵抗効果素子１８および側壁マスク１９を覆う側壁コンタクト材を堆積し、側壁コンタクト材をエッチバックすることにより第１の側壁コンタクト２０を形成する。一方、第２の実施形態においては、コンタクトプラグ９を物理的にエッチングし、コンタクトプラグ９上に側壁コンタクト材を堆積し、第１の側壁コンタクト２０を形成する。
【００４３】
第１の実施形態と同様にして図３（ａ）乃至（ｄ）、図４（ａ）乃至（ｄ）のように、半導体基板１上に選択トランジスタを形成し、コンタクトプラグ９および第１の保護膜７上に非晶質膜１１、磁気抵抗効果素子１８および側壁マスク１９を形成する。
【００４４】
次に、イオンミリング等の物理的加工により、コンタクトプラグ９を加工する。これは、スパッタリング効果によりコンタクトプラグ９上に堆積されるコンタクトプラグ材が、下部電極１３の側面と接するまで行う。これにより、図６のように、コンタクトプラグ９と下部電極１３の側面が電気的に接続された第１の側壁コンタクト２０が形成される。この場合、コンタクトプラグ９と第１の側壁コンタクト２０は、例えばW等の同一の材料から構成される。また、第１の保護膜７を物理的加工した際、第１の保護膜７の材料である例えばSiNが堆積層２１として非晶質膜１１および下部電極１３の側面に堆積される。なお、物理的加工としてＩＢＥによりエッチングしてもよく、物理的加工の代わりに、高バイアス条件におけるＲＩＥにより、コンタクトプラグ９を加工してもよい。
【００４５】
その後、第１の実施形態と同様のプロセスを経て、磁気ランダムアクセスメモリが形成される。
【００４６】
以上のように、本発明の第２の実施形態によれば、コンタクトプラグ９および第１の保護膜７上に非晶質膜１１が設けられ、表面平坦性の高い非晶質膜１１上に磁気抵抗効果素子１８が設けられている。これにより、段差のない磁気抵抗効果素子１８が設けられ、信頼性が劣化しない磁気ランダムアクセスメモリを得ることができる。
【００４７】
さらに、第２の実施形態によれば、第１の実施形態における側壁コンタクト材を堆積することなく、第１の側壁コンタクト２０を形成している。すなわち、第２の実施形態に係る磁気ランダムアクセスメモリの製造方法を用いることにより、製造工程を少なくすることができ、製造コストを抑えることができる。
【００４８】
（第３の実施形態）
本発明の第３の実施形態による磁気ランダムアクセスメモリについて図７を用いて説明する。図７は、第３の実施形態に係る磁気ランダムアクセスメモリを示す断面図である。第３の実施形態の構成について図１の第１の実施形態の磁気ランダムアクセスメモリの構成と同一部分は同一符号で示し、その詳細な説明を省略する。
【００４９】
第３の実施形態が、第１の実施形態と異なる点は、図１のコンタクトプラグ９および第１の保護膜７と非晶質膜１１との間に金属膜２２が設けられている点である。なお、第１の側壁コンタクト２０と接するように第２の側壁コンタクト２３が設けられていてもよい。第２の側壁コンタクト２３は、コンタクトプラグ材と同一の組成で構成される。
【００５０】
本発明の第３の実施形態による磁気ランダムアクセスメモリの製造方法について図８を用いて説明する。図８は、第３の実施形態に係る磁気ランダムアクセスメモリの製造方法を示す断面図である。
【００５１】
第１の実施形態と同様にして図３（ａ）乃至（ｄ）のように、半導体基板１上に選択トランジスタ、第１の保護膜７およびコンタクトプラグ９を形成する。
【００５２】
次に、図８（ａ）のように、第１の保護膜７およびコンタクトプラグ９上に金属膜２２を形成する。このとき、金属膜２２は、シーム１０に埋まってもよい。金属膜２２は、例えばTa、Pt、TiN、W、TiAlN等の金属が用いられる。金属膜２２の表面平坦性は、コンタクトプラグ９に影響されるため、金属膜２２の表面平坦性は、必ずしも良好ではない。
【００５３】
次に、図８（ｂ）のように、金属膜２２上に非晶質膜１１を形成する。その後、非晶質膜１１上に第１の実施形態と同様に、磁気抵抗効果素子１８および側壁マスク１９を形成する。さらに、上部電極１７および側壁マスク１９をマスクとして、金属膜２２が露出するまで、非晶質膜１１をエッチングする。
【００５４】
次に、図８（ｃ）のように、イオンミリング等の物理的加工により、金属膜２２を加工する。スパッタリング効果によりコンタクトプラグ９上に金属膜２２と同じ組成の金属が堆積する。これにより、コンタクトプラグ９上に下部電極１３の側面と接する第１の側壁コンタクト２０が形成される。なお、第１の側壁コンタクト２０が下部電極１３の側面と接しない場合、さらにコンタクトプラグ９の物理的加工を行い、第１の側壁コンタクト２０上にコンタクトプラグ材を堆積させ、例えばWからなる第２の側壁コンタクト２３を形成してもよい。これにより、コンタクトプラグ９と下部電極１３の側面との電気的接続を良好に保つことができる。第１の保護膜７が加工された場合は、第１の側壁コンタクト２０上に第１の保護膜７として用いられる例えばSiNの堆積層２１が堆積される。
【００５５】
その後、第１の実施形態と同様のプロセスを経て、磁気ランダムアクセスメモリが形成される。
【００５６】
以上のように、本発明の第３の実施形態によれば、金属膜２２上に非晶質膜１１が設けられ、表面平坦性の高い非晶質膜１１上に磁気抵抗効果素子１８が設けられている。これにより、段差のない磁気抵抗効果素子１８が設けられ、信頼性が劣化しない磁気ランダムアクセスメモリを得ることができる。
【００５７】
さらに、第３の実施形態によれば、コンタクトプラグ９および第１の保護膜７上に、コンタクトプラグ９との接触面積の大きい金属膜２２が設けられている。これにより、コンタクトプラグ９と第１の側壁コンタクト２０との電気的接続を良好に保つことができる。
【００５８】
さらに、第３の実施形態によれば、金属膜２２に物理的加工を施すことにより、コンタクトプラグ９と下部電極１３の側面とを電気的に接続する第１の側壁コンタクト２０を形成している。金属膜２２の膜厚を変化させることにより、第１の側壁コンタクト２０と下部電極１３の側面との電気的接続を良好に保てるよう制御することができる。
【００５９】
なお、上述した第１の実施形態乃至第３の実施形態において、半導体基板１上に平面型の選択トランジスタが設けられていることを前提に説明したが、平面型の代わりに立体型の選択トランジスタ、例えばFINFET(Fin Field Effect Transistor)が設けられてもよい。
【００６０】
なお、上述した第１の実施形態乃至第３の実施形態において、第１の磁性層１４に磁化記憶層が用いられ、第２の磁性層１６に磁化参照層が用いられるものとして説明したが、第１の磁性層１４に磁化参照層が用いられ、第２の磁性層に磁化記憶層が用いられてもよい。
【００６１】
なお、上述した第１の実施形態乃至第３の実施形態において、下部電極１３と第１の磁性層１４との間に配向制御膜が設けられていてもよい。配向制御膜には、例えばPt、Ir、Ru等又はこれらの原子からなる膜の積層膜が用いられる。
【００６２】
なお、上述した第１の実施形態乃至第３の実施形態において、第２の磁性層１６と上部電極１７との間に磁化調整層が設けられていてもよい。磁化調整層は、磁化参照層からの漏れ磁場を調整し、磁気記憶層への磁気的影響を抑え、また磁化参照層の磁化を所定の一方向に固定するために設けられる反強磁性膜である。磁化調整層には、例えば、Fe、Ni、Pt、Pd、Ru、Os、IrとMnの合金であるFeMn、NiMn、PtMn、PdMn、PtPdMn、RuMn、OsMn、IrMn、CrPtMn等が用いられる。
【００６３】
なお、本発明は、上述の実施形態にのみ限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々変更を加え得ることは勿論である。
【００６４】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの実施形態は、その他のさまざまな形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これらの実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【００６５】
１…半導体基板
２…ゲート絶縁膜
３…ゲート電極
４…ワード線
５…エクステンション層
６…高濃度層
７…第１の保護膜
８…第２の保護膜
９…コンタクトプラグ
１０…シーム
１１…非晶質膜
１２…シーム
１３…下部電極
１４…第１の磁性層
１５…非磁性層
１６…第２の磁性層
１７…上部電極
１８…磁気抵抗効果素子
１９…側壁マスク
２０…第１の側壁コンタクト
２１…堆積層
２２…金属膜
２３…第２の側壁コンタクト
【図１】
2012160671.tif 000003
【図２】
2012160671.tif 000004
【図３】
2012160671.tif 000005
【図４】
2012160671.tif 000006
【図５】
2012160671.tif 000007
【図６】
2012160671.tif 000008
【図７】
2012160671.tif 000009
【図８】
2012160671.tif 000010