(57)【要約】【課題】電源および／またはグランドを介したスプリアス・ノイズ対策と、端子数の削減との両立を可能とする、半導体集積回路パッケージ、およびそれを備えた受信装置を実現する。【解決手段】ＭＯＰ−ＩＣ３は、Ｉ／Ｏ  ＰＡＤ２において、所定数のグランド端子６ｂおよび７ｂに関して、アナログ回路がグランド端子６ｂと接続されており、デジタル回路がグランド端子７ｂと接続されており、グランド端子６ｂおよび７ｂはいずれも、ダウンボンド１０および１１によりそれぞれ、リードフレーム４の裏面共通グランド５に接続されている。【選択図】図１
2012160613.tif 000002
【特許請求の範囲】
【請求項１】
アナログ回路およびデジタル回路を備えるとともに、所定数のグランド端子を備えた半導体集積回路と、
表面に上記半導体集積回路が設けられており、少なくとも裏面の一部が接地面となっているリードフレームとを備えた半導体集積回路パッケージであって、
上記所定数のグランド端子は、１または複数のグランド端子から成る第１グランド端子群と、該第１グランド端子群に含まれるグランド端子を除くグランド端子から成る第２グランド端子群とで構成されており、
上記アナログ回路は、上記第１グランド端子群に含まれるグランド端子と接続されており、
上記デジタル回路は、上記第２グランド端子群に含まれるグランド端子と接続されており、
上記所定数のグランド端子はいずれも、ダウンボンドにより、上記リードフレームの接地面に接続されていることを特徴とする半導体集積回路パッケージ。
【請求項２】
水晶振動子と、該水晶振動子を駆動させるための駆動回路とを備えた水晶発振回路をさらに備え、
上記駆動回路は、上記デジタル回路に内蔵されており、
上記水晶振動子は、上記半導体集積回路の外部に設けられるとともに、上記駆動回路に接続されていることを特徴とする請求項１に記載の半導体集積回路パッケージ。
【請求項３】
上記水晶発振回路は、上記半導体集積回路パッケージの主電源電圧よりも低いレベルの電圧を生成する内部電圧源により動作することを特徴とする請求項２に記載の半導体集積回路パッケージ。
【請求項４】
上記半導体集積回路は、上記半導体集積回路パッケージの主電源電圧よりも高いレベルの電圧を上記アナログ回路に対して入力する入力端子を備え、
上記アナログ回路は、
上記入力端子に入力された電圧を分圧する分圧用抵抗と、
上記分圧用抵抗により分圧された電圧におけるノイズを低減させる第１安定化容量とを備えるとともに、
一端が上記入力端子に接続されており、他端が上記アナログ回路が接続されるグランドに接続された、複数段のダイオードを備えることを特徴とする請求項１〜３のいずれか１項に記載の半導体集積回路パッケージ。
【請求項５】
上記入力端子から上記分圧用抵抗に対して５μＡ以下の電流を流した場合における、該電流の値に対する該分圧用抵抗の出力電圧の値の関係は、略比例であることを特徴とする請求項４に記載の半導体集積回路パッケージ。
【請求項６】
上記半導体集積回路は、負電圧を上記アナログ回路に対して印加する端子である負電圧印加端子を備え、
上記アナログ回路は、一端が上記負電圧印加端子に接続されており、他端が上記アナログ回路が接続されるグランドに接続された、複数段のダイオードを備えることを特徴とする請求項１〜５のいずれか１項に記載の半導体集積回路パッケージ。
【請求項７】
上記半導体集積回路は、
上記アナログ回路および上記デジタル回路を備え、かつ、一部がメタルにより形成されている入出力パッドと、
配線と、
上記配線における製造ばらつきを低減するためのダミーフィルメタルとを備え、
上記ダミーフィルメタルは、上記入出力パッドに形成されたメタルの真下に形成されていないことを特徴とする請求項１〜６のいずれか１項に記載の半導体集積回路パッケージ。
【請求項８】
上記半導体集積回路は、上記アナログ回路が接続される電源ラインと、上記アナログ回路が接続されるグランドとの間に、該アナログ回路の電源電圧におけるノイズを低減させるための第２安定化容量を備えることを特徴とする請求項１〜７のいずれか１項に記載の半導体集積回路パッケージ。
【請求項９】
上記半導体集積回路は、上記デジタル回路が接続される電源ラインと、上記デジタル回路が接続されるグランドとの間に、該デジタル回路の電源電圧におけるノイズを低減させるための第３安定化容量を備えることを特徴とする請求項１〜８のいずれか１項に記載の半導体集積回路パッケージ。
【請求項１０】
上記アナログ回路が接続される電源ラインと、上記デジタル回路が接続される電源ラインとは、分離した状態で設けられていることを特徴とする請求項１〜９のいずれか１項に記載の半導体集積回路パッケージ。
【請求項１１】
上記アナログ回路が接続される電源ラインと、上記デジタル回路が接続される電源ラインとは、同一であり、
上記アナログ回路の電源と、上記デジタル回路の電源とは、同一であることを特徴とする請求項１〜９のいずれか１項に記載の半導体集積回路パッケージ。
【請求項１２】
請求項１〜１１のいずれか１項に記載の半導体集積回路パッケージを備えたことを特徴とする受信装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アナログ回路およびデジタル回路が混載されて成る半導体集積回路パッケージ、およびそれを備えた受信装置に関するものである。
【背景技術】
【０００２】
衛星放送受信用のＬＮＢ（Low Noise Block down converter）モジュールでは、高周波信号を、局部発振周波数とミキシングすることで、中間周波数にダウンコンバートする必要がある。すなわち、図１０に示すとおり、上記ＬＮＢモジュールを構成するＭＯＰ−ＩＣ（Mixer, Oscillator, PLL-IC）１００は、以下の要領で、上記ダウンコンバートを実施する。まず、ＭＯＰ−ＩＣ１００に入力された１０．７〜１２．７ＧＨｚのＲＦ（Radio Frequency：無線周波）信号ＲＦＩＮは、ＲＦアンプ１０１により増幅される。ＲＦアンプ１０１により増幅された信号は、ミキサ１０２にて、ＶＣＯ（Voltage Controlled Oscillator：電圧制御発振器）１０３から供給される９．７５ＧＨｚまたは１０．６ＧＨｚの局部発振成分と混合され、９５０ＭＨｚ〜２．１５ＧＨｚの中間周波数にダウンコンバートされる。そして、該ダウンコンバートされた信号は、ＩＦ（Intermediate Frequency：中間周波）アンプ１０４により増幅され、ＩＦ信号ＩＦＯＵＴとして、ＭＯＰ−ＩＣ１００から出力される。なお、符号１０５の部材は、該局部発振成分を生成するためのＰＬＬ（Phase-Locked Loop）回路部であり、ＶＣＯ１０３および水晶振動子１０６と共に、一般的なＰＬＬ回路を構成する。ＰＬＬ回路部１０５は、チャージポンプ、位相比較器、分周器、およびプリスケーラ等を備えている。
【０００３】
さらに、特許文献１には、ＨＥＭＴ（High Electron Mobility Transistor：高電子移動度トランジスタ）等により構成されたプリアンプ用の電源制御機能を、図１０に示すＭＯＰ−ＩＣ１００に内蔵する技術が開示されている。該機能における動作メカニズムの一例として、ＭＯＰ−ＩＣ１００は、垂直偏波受信時と水平偏波受信時との切り替え用の信号として、ＭＯＰ−ＩＣ１００自身の主電源電圧よりも大きな電圧レベルの信号を、端子ＣＮＴ＿ＩＮより受ける。このとき、例えば、端子ＣＮＴ＿ＩＮの端子電圧が１１〜１３Ｖである場合、ＭＯＰ−ＩＣ１００は、ＨＥＭＴ制御回路１０７により、Vertical path（垂直偏波の経路）上にあるプリアンプに対して、バイアスを供給する（端子ＧＶおよびＤＶ）。一方、例えば、端子ＣＮＴ＿ＩＮの端子電圧が１６〜１８Ｖである場合、ＭＯＰ−ＩＣ１００は、ＨＥＭＴ制御回路１０７により、Horizontal path（水平偏波の経路）上にあるプリアンプに対して、バイアスを供給する（端子ＧＨおよびＤＨ）。ＭＯＰ−ＩＣ１００は、２ndプリアンプ用のバイアスを、常に供給する（端子Ｇ２およびＤ２）。
【０００４】
図１１は、ＭＯＰ−ＩＣ１００、プリアンプ（ＨＥＭＴ）、および水晶振動子１０６を中心とした接続を簡略的に示した図である。プリアンプ用の上記電源制御機能を達成するための電源制御回路では、ＨＥＭＴ３段分の、ゲート端子およびドレイン端子が必要となるため、必要となる半導体集積回路パッケージの端子数が増加する。
【０００５】
また、アナログ回路とデジタル回路とを混載した回路（以下、「アナログ・デジタル混載回路」と称する）をＩＣ（Integrated Circuit：集積回路）化する場合には、アナログ回路の電源とデジタル回路の電源とを分離すること（アイソレーションとも言う）によって、スプリアス・ノイズ対策を施したＩ／Ｏ  ＰＡＤ（Input/Output PAD：入出力パッド）を用いることが重要である。さらに、ＬＮＢモジュールにおいては、その低コスト化を重視する中で、外付けされる部品の点数削減が重要である。さらにまた、上記の電源制御機能に寄与する端子に関しては、主電源電圧（例えば、３．３Ｖ）よりも大きな電圧レベルの制御電圧（例えば、最大２１Ｖ）を受ける端子ＣＮＴ＿ＩＮ、ならびに各プリアンプ制御用の負電圧端子（端子ＧＶ、ＧＨ、およびＧ２）に発生するＥＳＤ（Electro-Static Discharge：静電放電）への対策技術が重要となる。
【０００６】
従来の典型的な、Ｉ／Ｏ  ＰＡＤおよび周辺部品における回路接続例を図１２に示す。図１２に示すＩ／Ｏ  ＰＡＤ１２０は、ＥＳＤ対策用Ｉ／Ｏ電源電位（３．３Ｖ）を有する電源ライン１２１と、ＥＳＤ対策用グランド（０Ｖ）配線１２２とが、アナログ回路とデジタル回路とで共有されている。つまり、Ｉ／Ｏ  ＰＡＤ１２０において、図中「Analog domain」で示したアナログ回路領域と、図中「Digital domain」で示したデジタル回路領域との区別は、ＥＳＤ対策技術に関しては、明確には為されていない。なお、ＰＡＤセル１２３は、Ｉ／Ｏ電源（３．３Ｖおよび０Ｖ）、ＥＳＤ対策用ダイオード素子、およびＰＡＤを備えており、これらは、電源と、アナログ回路用のグランドＡＧＮＤと、デジタル回路用のグランドＤＧＮＤとを除く各端子（端子ＸＩおよびＸＯ等）に接続される。
【０００７】
また、端子ＸＩおよびＸＯにおいては、ＰＬＬ回路部１０５におけるＰＬＬ動作の基準信号を生成するために必須とされる水晶振動子１０６の他、フィードバック抵抗ＲＦＢ、ダンピング抵抗Ｒｄｕｍｐ、および２つの負荷容量Ｃｌｏａｄという外付け部品４点、ならびにそれらの実装に十分な領域が必要となる。また、上記電源制御機能を実現するために必須とされる端子ＣＮＴ＿ＩＮにおいては、２つの分圧抵抗Ｒ１およびＲ２、安定化容量Ｃ１という外付け部品３点、ならびにそれらの実装に十分な領域が必要となる。
【０００８】
従来技術として、特許文献２には、端子間のアイソレーションを高める手法として、いわゆるアンチ・パラレル・ダイオード（Anti-parallel diode）技術が開示されている（図１３、さらには特許文献２の図７および段落〔００１５〕参照）。特許文献２には、アナログ回路のグランドとデジタル回路のグランドとを接地すると共に、ダイオード（図１３のダイオード１３１および１３２に対応）を極性の向きを互いに逆方向として設置する旨、記載されている。なお、この場合、アナログ回路のグランドおよびデジタル回路のグランドは、接地する必要性がある。なぜなら、仮に、デジタル回路のグランドが接地されなければ、デジタル回路のグランドは、ダイオードの閾値分のオフセット電圧を有することになるためである。
【０００９】
その他の従来技術として、特許文献３には、集積回路内において、デジタル回路で発生したデジタルノイズがアナログ回路に漏れ込み得る経路を断つ一手法として、デジタル回路用の電源端子およびグランドとは別に、ミキサ回路専用の電源端子およびグランドを設ける技術が開示されている（特許文献３の段落〔０００９〕参照）。特許文献３の図１を参照すると、特許文献３に係るＯＦＤＭ復調ＩＣには、電源分離に伴い追加されたグランド端子である、符号“５”の端子が追加されていることが分かる。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開２０１０−２６８２９６号公報（２０１０年１１月２５日公開）
【特許文献２】特開平６−１３５５５号公報（１９９４年１月２１日公開）
【特許文献３】特開２００９−１４６９６４号公報（２００９年７月２日公開）
【発明の概要】
【発明が解決しようとする課題】
【００１１】
アナログ・デジタル混載回路においては、上述したとおり、電源および／またはグランドを介したスプリアス・ノイズ対策と、端子数の削減との両立が求められている。
【００１２】
図１２に示す一般的なＩ／Ｏ  ＰＡＤ１２０は、電源ライン１２１およびＥＳＤ対策用グランド配線１２２がそれぞれ、アナログ回路とデジタル回路との間で直接接続されているため、これらの間でノイズのリークパスが存在する。
【００１３】
特許文献２に開示されているアンチ・パラレル・ダイオード技術（図１３参照）は、ダイオード１３１および１３２自身の寄生容量等を介して、ノイズのリークパスが少なからず存在する。つまり、アンチ・パラレル・ダイオード技術は、完全なアイソレーション対策とはなっておらず、上記のスプリアス・ノイズ対策が不十分であるという問題が発生する。
【００１４】
特許文献３に係るＯＦＤＭ復調ＩＣは、アナログ回路とデジタル回路との間のアイソレーション、ひいては上記のスプリアス・ノイズ対策が十分であるが、該アイソレーションに起因して、電源分離に伴い追加されたグランド端子の分、パッケージの端子数が既存の端子数に対して増加しているため、端子数の削減が不十分であるという問題が発生する。
【００１５】
本発明は、上記の問題に鑑みて為されたものであり、その目的は、電源および／またはグランドを介したスプリアス・ノイズ対策と、端子数の削減との両立を可能とする、半導体集積回路パッケージ、およびそれを備えた受信装置を提供することにある。
【課題を解決するための手段】
【００１６】
本発明の半導体集積回路パッケージは、上記の問題を解決するために、アナログ回路およびデジタル回路を備えるとともに、所定数のグランド端子を備えた半導体集積回路と、表面に上記半導体集積回路が設けられており、少なくとも裏面の一部が接地面となっているリードフレームとを備えた半導体集積回路パッケージであって、上記所定数のグランド端子は、１または複数のグランド端子から成る第１グランド端子群と、該第１グランド端子群に含まれるグランド端子を除くグランド端子から成る第２グランド端子群とで構成されており、上記アナログ回路は、上記第１グランド端子群に含まれるグランド端子と接続されており、上記デジタル回路は、上記第２グランド端子群に含まれるグランド端子と接続されており、上記所定数のグランド端子はいずれも、ダウンボンドにより、上記リードフレームの接地面に接続されていることを特徴としている。
【００１７】
上記の構成によれば、半導体集積回路における所定数のグランド端子を、アナログ回路に接続されるもの（第１グランド端子群）と、デジタル回路に接続されるもの（第２グランド端子群）とに分割することで、アナログ回路用のグランドとデジタル回路用のグランドとの分離を図っている。これにより、アナログ回路とデジタル回路との間のアイソレーション、ひいてはグランドを介したスプリアス・ノイズ対策を十分とすることが可能である。また、上記の構成によれば、アナログ回路用のグランドとデジタル回路用のグランドとを分離するために、所定数のグランド端子の数を追加する必要が無いので、該分離に起因した、半導体集積回路パッケージの端子数の増加を回避することが可能となる。結果、グランドを介したスプリアス・ノイズ対策が十分であることと、端子数の削減との両立が可能となる。
【００１８】
但し、単に上記所定数のグランド端子の分割により、アナログ回路用のグランドとデジタル回路用のグランドとを分離した場合、アナログ回路およびデジタル回路は、接地が不十分となり、この結果、ＥＳＤ耐性の劣化を引き起こす虞がある。
【００１９】
そこで、上記の構成によれば、所定数のグランド端子はいずれも、ダウンボンドにより、リードフレームの接地面に接続されている。リードフレームの接地面は一般的に、面積を非常に大きくして、寄生インダクタンスを極めて小さくすることができるため、理想により近い接地状態のグランドを半導体集積回路の真下に実現することが可能である。このようなリードフレームの接地面に、所定数のグランド端子の全てが接続されているため、ＥＳＤ対策において十分な接地を確保し、ＥＳＤ耐性の劣化を抑制することが可能である。
【００２０】
また、本発明の半導体集積回路パッケージは、水晶振動子と、該水晶振動子を駆動させるための駆動回路とを備えた水晶発振回路をさらに備え、上記駆動回路は、上記デジタル回路に内蔵されており、上記水晶振動子は、上記半導体集積回路の外部に設けられるとともに、上記駆動回路に接続されているのが好ましい。
【００２１】
上記の構成によれば、フィードバック抵抗、ダンピング抵抗、および負荷容量といった、水晶発振回路の駆動回路については、半導体集積回路に内蔵されている。これにより、半導体集積回路に対して外付けされる部品の点数を削減することができ、半導体集積回路パッケージの低コスト化が可能となる。
【００２２】
また、本発明の半導体集積回路パッケージの、上記水晶発振回路は、上記半導体集積回路パッケージの主電源電圧よりも低いレベルの電圧を生成する内部電圧源により動作するのが好ましい。
【００２３】
上記の構成によれば、水晶発振回路が出力する信号の振幅を低く抑えることができる。これにより、該信号によるスプリアス・ノイズのレベルを低下させることが可能となる。また、上記の構成によれば、水晶発振回路は、半導体集積回路パッケージの主電源により動作しない構成とすることが可能となり、このように構成することにより、水晶発振回路にて発生したノイズが、該主電源へとリークする虞を低減することが可能となる。
【００２４】
また、本発明の半導体集積回路パッケージの、上記半導体集積回路は、上記半導体集積回路パッケージの主電源電圧よりも高いレベルの電圧を上記アナログ回路に対して入力する入力端子を備え、上記アナログ回路は、上記入力端子に入力された電圧を分圧する分圧用抵抗と、上記分圧用抵抗により分圧された電圧におけるノイズを低減させる第１安定化容量とを備えるとともに、一端が上記入力端子に接続されており、他端が上記アナログ回路が接続されるグランドに接続された、複数段のダイオードを備えるのが好ましい。
【００２５】
上記の構成によれば、半導体集積回路パッケージの主電源電圧よりも高いレベルの電圧が入力される入力端子に発生するＥＳＤへの対策を施すことが可能となる。つまり、一端が入力端子に接続されており、他端がアナログ回路が接続されるグランドに接続された複数段のダイオードは、ＥＳＤに起因して、入力端子において過度な電位の上昇が発生した場合に導通し、電流が該グランドに流れるように動作する。また、一端が入力端子に接続されており、他端がアナログ回路が接続されるグランドに接続された複数段のダイオードは、ＥＳＤに起因して、入力端子において負電圧が発生した場合に導通し、電流が入力端子に流れるように動作する。そして、以上の動作を行う複数段のダイオードを設けることにより、ＥＳＤに起因して発生した電流を、アナログ回路が接続されるグランドまたは入力端子に逃がし、ＥＳＤに起因して、分圧用抵抗が破壊される虞を低減することができる。
【００２６】
また、本発明の半導体集積回路パッケージの、上記入力端子から上記分圧用抵抗に対して５μＡ以下の電流を流した場合における、該電流の値に対する該分圧用抵抗の出力電圧の値の関係は、略比例であるのが好ましい。
【００２７】
上記の構成によれば、分圧用抵抗の出力電圧の値を、該分圧用抵抗に対して流した電流の値で除算することにより、分圧用抵抗の抵抗値を容易に算出することが可能となる。これにより、特に、半導体集積回路におけるコンタクト・テスト時に、半導体集積回路が形成されるウエハ面内における、分圧用抵抗の抵抗値のばらつき分布を把握することが容易となる。
【００２８】
また、本発明の半導体集積回路パッケージの、上記半導体集積回路は、負電圧を上記アナログ回路に対して印加する端子である負電圧印加端子を備え、上記アナログ回路は、一端が上記負電圧印加端子に接続されており、他端が上記アナログ回路が接続されるグランドに接続された、複数段のダイオードを備えるのが好ましい。
【００２９】
上記の構成によれば、負電圧印加端子に発生するＥＳＤへの対策を施すことが可能となる。つまり、負電圧印加端子と、アナログ回路が接続されるグランドとの間に接続された複数段のダイオードは、ＥＳＤに起因して、負電圧印加端子において大幅な電位の降下が発生した場合に導通し、ＥＳＤ電流がＥＳＤ対策用グランド配線から負電圧印加端子に流れるように動作する。なお、該複数段のダイオードに対しては、ダイオードの段数に応じて、自身が導通する電圧（負電圧印加端子に印加される電圧）値を制御することが可能である。
【００３０】
また、本発明の半導体集積回路パッケージの、上記半導体集積回路は、上記アナログ回路および上記デジタル回路を備え、かつ、一部がメタルにより形成されている入出力パッドと、配線と、上記配線における製造ばらつきを低減するためのダミーフィルメタルとを備え、上記ダミーフィルメタルは、上記入出力パッドに形成されたメタルの真下に形成されていないのが好ましい。
【００３１】
上記の構成によれば、入出力パッドに形成されたメタルの真下において、ダミーフィルメタルが形成されていない。これにより、入出力パッドに形成されたメタルとダミーフィルメタルとの間に寄生容量が発生する要因を少なくすることができる。従って、半導体集積回路パッケージにおける、高周波に対する特性を改善することが可能となる。
【００３２】
また、本発明の半導体集積回路パッケージの、上記半導体集積回路は、上記アナログ回路が接続される電源ラインと、上記アナログ回路が接続されるグランドとの間に、該アナログ回路の電源電圧におけるノイズを低減させるための第２安定化容量を備えるのが好ましい。
【００３３】
上記の構成によれば、第２安定化容量を備えることにより、アナログ回路の電源電圧に発生するノイズを低減することができる。
【００３４】
また、本発明の半導体集積回路パッケージの、上記半導体集積回路は、上記デジタル回路が接続される電源ラインと、上記デジタル回路が接続されるグランドとの間に、該デジタル回路の電源電圧におけるノイズを低減させるための第３安定化容量を備えるのが好ましい。
【００３５】
上記の構成によれば、第３安定化容量を備えることにより、デジタル回路の電源電圧に発生するノイズを低減することができる。
【００３６】
また、本発明の半導体集積回路パッケージの、上記アナログ回路が接続される電源ラインと、上記デジタル回路が接続される電源ラインとは、分離した状態で設けられているのが好ましい。
【００３７】
上記の構成によれば、アナログ回路が接続される電源ラインと、デジタル回路が接続される電源ラインとが、分離されているため、アナログ回路とデジタル回路との間のアイソレーション、ひいてはグランドを介したスプリアス・ノイズ対策を、さらに十分に実施することができる。
【００３８】
また、本発明の半導体集積回路パッケージの、上記アナログ回路が接続される電源ラインと、上記デジタル回路が接続される電源ラインとは、同一であり、上記アナログ回路の電源と、上記デジタル回路の電源とは、同一であるのが好ましい。
【００３９】
上記の構成によれば、アナログ回路の電源およびデジタル回路の電源として、同じ電源が共用されている。これにより、半導体集積回路に入力すべき電源電圧の種類を削減することが可能となるため、電源電圧の入力端子についても同様に削減することが可能となり、端子数をさらに削減することが可能となる。
【００４０】
また、本発明の受信装置は、本発明の半導体集積回路パッケージを備えたことを特徴としている。
【００４１】
上記の構成によれば、受信装置において、本発明の半導体集積回路パッケージと同様の効果を奏する。
【発明の効果】
【００４２】
以上のとおり、本発明の半導体集積回路パッケージは、アナログ回路およびデジタル回路を備えるとともに、所定数のグランド端子を備えた半導体集積回路と、表面に上記半導体集積回路が設けられており、少なくとも裏面の一部が接地面となっているリードフレームとを備えた半導体集積回路パッケージであって、上記所定数のグランド端子は、１または複数のグランド端子から成る第１グランド端子群と、該第１グランド端子群に含まれるグランド端子を除くグランド端子から成る第２グランド端子群とで構成されており、上記アナログ回路は、上記第１グランド端子群に含まれるグランド端子と接続されており、上記デジタル回路は、上記第２グランド端子群に含まれるグランド端子と接続されており、上記所定数のグランド端子はいずれも、ダウンボンドにより、上記リードフレームの接地面に接続されている構成である。
【００４３】
従って、本発明は、電源および／またはグランドを介したスプリアス・ノイズ対策と、端子数の削減との両立が可能であるという効果を奏する。
【図面の簡単な説明】
【００４４】
【図１】本発明の一実施の形態に係る半導体集積回路パッケージの構成を示す図であり、（ａ）は同半導体集積回路パッケージのＩ／Ｏ  ＰＡＤにおける回路接続例を示しており、（ｂ）は同半導体集積回路パッケージの表面を示しており、（ｃ）は同半導体集積回路パッケージの裏面を示している。
【図２】図１に示す半導体集積回路パッケージのＩ／Ｏ  ＰＡＤおよび周辺部品における回路接続例を示す図である。
【図３】本発明の別の実施の形態に係る半導体集積回路パッケージのＩ／Ｏ  ＰＡＤおよび周辺部品における回路接続例を示す図である。
【図４】（ａ）は、本発明に係るデジタル回路における水晶発振回路の構成例を示す回路図であり、（ｂ）は、従来技術に係るデジタル回路における水晶発振回路の構成例を示す回路図である。
【図５】（ａ）は、本発明に係るアナログ回路における、半導体集積回路パッケージの主電源電圧よりも高いレベルの電圧が入力される入力端子およびその周辺回路の構成例を示す回路図であり、（ｂ）は、従来技術に係るアナログ回路における、同構成例を示す回路図である。
【図６】図５（ａ）に示す入力端子の端子電圧に対する、同端子から流れる電流の関係を示すグラフである。
【図７】（ａ）は、図５（ａ）に示す回路に対してコンタクト・テストを実施したときに、電流が流れる方向を示した図であり、（ｂ）は、同コンタクト・テストを実施したときの、図５（ａ）に示す回路の分圧用抵抗に流した電流に対する同分圧用抵抗の出力電圧の関係を示すグラフである。
【図８】（ａ）は、負電圧印加端子と、アナログ回路のグランドとの間に、複数段のダイオードを接続した構成を示す回路図であり、（ｂ）は、同複数段のダイオードの全体としての電流−電圧特性を示すグラフである。
【図９】（ａ）は、本発明に係る、入出力パッドに対するダミーフィルの配置関係を示す図であり、（ｂ）は、従来技術に係る、入出力パッドに対するダミーフィルの配置関係を示す図である。
【図１０】一般的なＭＯＰ−ＩＣの概略構成を示す回路ブロック図である。
【図１１】図１０に示すＭＯＰ−ＩＣ、プリアンプ（ＨＥＭＴ）、および水晶振動子を中心とした、回路の接続を簡略的に示した回路図である。
【図１２】従来一般的な半導体集積回路パッケージのＩ／Ｏ  ＰＡＤおよび周辺部品における回路接続例を示す図である。
【図１３】従来技術に係る、端子間のアイソレーションを高める手法の一例を示す回路図である。
【図１４】本発明に係る受信装置の構成の一例を示す図であり、図１１において、図１１に示す半導体集積回路のかわりに、図１に示す半導体集積回路パッケージを用いて構成した受信装置の構成を示す図である。
【発明を実施するための形態】
【００４５】
本発明では、ＥＳＤ用の、Ｉ／Ｏ電源および／またはグランド配線の電源分離によるスプリアス・ノイズ対策、端子数削減、外付け抵抗および容量素子の削減、主電源より大きい制御電圧端子および負電圧バイアス端子のＥＳＤ対策を実現した。
【００４６】
〔第１の実施の形態に係る半導体集積回路パッケージの構成〕
図１（ａ）〜（ｃ）は、第１の実施の形態に係るＱＦＮ（半導体集積回路パッケージ）１の構成を示す平面図である。なお、図１（ａ）はＱＦＮ（Quad Flat Non-Lead Package）１のＩ／Ｏ  ＰＡＤ２における回路接続例を示している。図１（ｂ）は、ＱＦＮ１の表面を示している。図１（ｃ）は、ＱＦＮ１の裏面を示している。
【００４７】
ＱＦＮ１は、周辺に端子パッドが付属した、リードが無い半導体集積回路パッケージである。ＱＦＮ１は、ＭＯＰ−ＩＣ（半導体集積回路）３と、リードフレーム４とを備えている。
【００４８】
ＭＯＰ−ＩＣ３は例えば、衛星放送受信用のＬＮＢモジュール（受信装置：図１１参照）の主要部であり、リードフレーム４に搭載された（すなわち、ＱＦＮ１の）形態で、該ＬＮＢモジュールに設けられるものである。ＭＯＰ−ＩＣ３は、Ｉ／Ｏ  ＰＡＤ（入出力パッド）２、アナログ回路、およびデジタル回路が、例えばシリコン半導体である半導体上に形成されて成る。
【００４９】
Ｉ／Ｏ  ＰＡＤ２は、上記アナログ回路および上記デジタル回路を備えている。なお、図１（ａ）〜（ｃ）においては、これらのアナログ回路およびデジタル回路を直接的に図示していないが、該アナログ回路が搭載されている領域を「Analog domain」として、また、該デジタル回路が搭載されている領域を「Digital domain」として、それぞれ示している。また、Ｉ／Ｏ  ＰＡＤ２は、後述するダイオードＤ１およびＤ２（図５（ａ）参照）をはじめ、電源ラインの電圧降下を防止するためのクランプ回路等、各種の回路を含む。ＩＣメーカによっては、水晶発振回路をＩ／Ｏ  ＰＡＤ２に内蔵する場合もある。
【００５０】
ＭＯＰ−ＩＣ３のアナログ回路は、例えば、図１０に示した、ＲＦアンプ１０１、ミキサ１０２、ＩＦアンプ１０４、およびＨＥＭＴ制御回路１０７を備えている。
【００５１】
一方、ＭＯＰ−ＩＣ３のデジタル回路は、例えば、図１０に示した、ＶＣＯ１０３およびＰＬＬ回路部１０５を備えている。また、ＭＯＰ−ＩＣ３のデジタル回路は、該デジタル回路に対して外付けされる水晶振動子２１（図２参照）を駆動するための、フィードバック抵抗ＲＦＢ、ダンピング抵抗Ｒｄｕｍｐ、および負荷容量Ｃｌｏａｄを備えている（この点、詳細については後述する）。さらに、デジタル回路は、ＰＬＬ回路部１０５を構成する、チャージポンプ回路（図示しない）をはじめとした各種回路用の電源を備えている。該チャージポンプ回路の電源は、スプリアス・ノイズのリークによる影響を強く受ける。このため、該チャージポンプ回路は、アナログ回路から遠い位置に配置するのが好ましい。
【００５２】
一方、リードフレーム４は、表面にＭＯＰ−ＩＣ３が設けられている。また、リードフレーム４は、裏面に裏面共通グランド（接地面）５が形成されている。
【００５３】
リードフレーム４に裏面共通グランド５を設ける構成は、一般的なＱＦＮパッケージにおいても広く適用されているものである。
【００５４】
すなわち、ＱＦＮパッケージの裏面共通グランドは、その面積を十分に大きくすることが可能であるため、寄生インダクタンスを極めて小さくすることができ、理想的なグランドノードであると言える。一般的なＱＦＮパッケージでは、ボンディングワイヤが、その性能に大きく影響するが、裏面共通グランドは、基板との接触面積を大きくすることが容易であるため、理想的なグランドにより近い接地面を、半導体集積回路の真下に、容易に実現することが可能である。
【００５５】
ＭＯＰ−ＩＣ３は、Ｉ／Ｏ  ＰＡＤ２に、アナログ回路に対する入力または出力端子であるアナログ回路用の入出力端子６ａ（以下、「入出力端子６ａ」と称する）を複数備えている。また、ＭＯＰ−ＩＣ３は、Ｉ／Ｏ  ＰＡＤ２に、該アナログ回路を接地するためのアナログ回路用のグランド端子６ｂ（以下、「グランド端子６ｂ」と称する）を複数備えている。
【００５６】
同様に、ＭＯＰ−ＩＣ３は、Ｉ／Ｏ  ＰＡＤ２に、デジタル回路に対する入力または出力端子であるデジタル回路用の入出力端子７ａ（以下、「入出力端子７ａ」と称する）を複数備えている。また、ＭＯＰ−ＩＣ３は、Ｉ／Ｏ  ＰＡＤ２に、該デジタル回路を接地するためのデジタル回路用のグランド端子７ｂ（以下、「グランド端子７ｂ」と称する）を複数備えている。
【００５７】
なお、本実施の形態では、グランド端子（第１グランド端子群）６ｂが６個であり、グランド端子（第２グランド端子群）７ｂが２個である場合を例示しているが、グランド端子６ｂおよび７ｂの個数は、これらに限定されない（所定数のグランド端子）。
【００５８】
複数の入出力端子６ａ、および複数のグランド端子６ｂは、電源ライン８ａによって、互いに接続されている。電源ライン８ａには、ＱＦＮ１の主電源（図示しない）によって、複数の入出力端子６ａにおけるある１つ以上の端子である、アナログ回路用の電源入力端子６ｃから、アナログ回路の電源電圧（例えば、３．３Ｖ）が印加されている。また、複数の入出力端子６ａ、および複数のグランド端子６ｂは、グランド配線８ｂによって、互いに接続されている。グランド配線８ｂは、接地されており、理想的には０Ｖとされている。
【００５９】
複数の入出力端子７ａ、および複数のグランド端子７ｂは、電源ライン９ａによって、互いに接続されている。電源ライン９ａには、ＱＦＮ１の主電源（図示しない）によって、複数の入出力端子７ａにおけるある１つ以上の端子である、デジタル回路用の電源入力端子７ｃから、デジタル回路の電源電圧（例えば、３．３Ｖ）が印加されている。また、複数の入出力端子７ａ、および複数のグランド端子７ｂは、グランド配線９ｂによって、互いに接続されている。グランド配線９ｂは、接地されており、理想的には０Ｖとされている。
【００６０】
ここで、アナログ回路のグランドであるグランド配線８ｂと、デジタル回路のグランドであるグランド配線９ｂとは、互いに分離した状態で設けられている。
【００６１】
より具体的に、図１２に示すＩ／Ｏ  ＰＡＤ１２０においては、アナログ回路とデジタル回路とで同じ、ＥＳＤ対策用グランド配線１２２が共用されていた。
【００６２】
すなわち、半導体集積回路パッケージにおいて、端子ピンの数が不足する傾向がある場合、ＥＳＤ対策用の電源およびＥＳＤ対策用のグランド用のＰＡＤを用意しない場合がある。この場合、例えば、ＥＳＤ対策用の電源、および集積回路の主要部の電源を共通化する。多くの半導体集積回路では、半導体ファウンドリにおけるデザインルール上の制約もあり、Ｉ／Ｏ  ＰＡＤの、ＥＳＤ対策用のグランド配線に関しては、アナログ回路とデジタル回路とで共通であるのが一般的である。つまり、ＥＳＤ対策用のグランドと、集積回路の主要部を構成する各回路のグランド端子とは、全て共通となる。なお、特定回路のグランドのみ、独立ピンとして分離することは可能であるが、Ｉ／Ｏ  ＰＡＤ内のグランドリングを分離することは稀であり、またこの場合、ピン（端子）数の増加が懸念される。
【００６３】
一方、図１（ａ）に示すとおり、ＭＯＰ−ＩＣ３は、ＥＳＤ対策用グランド配線１２２を、アナログ回路のグランドであるグランド配線８ｂと、デジタル回路のグランドであるグランド配線９ｂとに分割したＩ／Ｏ  ＰＡＤ２を備えた構成となっている。
【００６４】
つまり、Ｉ／Ｏ  ＰＡＤ２を備えたＭＯＰ−ＩＣ３は、アナログ回路およびデジタル回路において共用されていたグランドを、該アナログ回路のグランドと該デジタル回路のグランドとに分割した状態で設けられたものであると解釈することができる。
【００６５】
ＥＳＤ対策用グランド配線１２２を、グランド配線８ｂとグランド配線９ｂとに分割することにより、アナログ回路とデジタル回路との間のアイソレーション、ひいてはグランドを介したスプリアス・ノイズ対策が十分である。また、ＭＯＰ−ＩＣ３は、アナログ回路のグランドとデジタル回路のグランドとを分離するために、グランド端子を追加で設ける必要が無いので、該分離に起因して、ＱＦＮ１の端子数の増加を回避することが可能となる。結果、ＱＦＮ１では、グランドを介したスプリアス・ノイズ対策が十分であることと、端子数の削減との両立が可能となる。
【００６６】
上記の構成によれば、ＥＳＤ対策用の電源ラインまたはグランド配線を介した、スプリアス・ノイズの混入経路を完全に断つことができる。
【００６７】
但し、ＥＳＤ対策用グランド配線１２２を、グランド配線８ｂとグランド配線９ｂとに分割した場合、ＥＳＤ対策用グランド配線１２２を介して一体的に設けられていた各グランド端子についても同様に、グランド端子６ｂとグランド端子７ｂとに分割される。これにより、アナログ回路およびデジタル回路は、接地が不十分となり、この結果、ＥＳＤ耐性の劣化を引き起こす虞がある。特に、図１（ａ）に示す例では、該分割を行ったのみでは、グランド端子７ｂの数の少ないデジタル回路において、ＥＳＤ耐性が劣化することが懸念される。
【００６８】
そこで、ＱＦＮ１では、図１（ｂ）および（ｃ）に示すとおり、アナログ回路のグランド端子６ｂのそれぞれが、ダウンボンド１０により、リードフレーム４の裏面共通グランド５に接続されている。また、ＱＦＮ１では、図１（ｂ）および（ｃ）に示すとおり、デジタル回路のグランド端子７ｂのそれぞれが、ダウンボンド１１により、リードフレーム４の裏面共通グランド５に接続されている。このように、ＱＦＮ１では、裏面共通グランド５に、グランド端子６ｂおよび７ｂが接続されているため、ＥＳＤ対策において十分な接地を確保し、ＥＳＤ耐性の劣化を抑制することが可能である。これにより、パッケージ化後の製品としてのＱＦＮ１は、ＥＳＤ対策用グランド配線１２２を、グランド配線８ｂとグランド配線９ｂとに分割したことによる、ＥＳＤ耐性の劣化がほとんど生じない。
【００６９】
また、ＱＦＮ１のＭＯＰ−ＩＣ３は、Ｉ／Ｏ  ＰＡＤ２において、アナログ回路の電源ライン８ａとデジタル回路の電源ライン９ａとが、分離した状態で設けられている。これにより、アナログ回路とデジタル回路との間のアイソレーション、ひいてはグランドを介したスプリアス・ノイズ対策を、さらに十分に実施することができる。
【００７０】
図２は、ＱＦＮ１のＩ／Ｏ  ＰＡＤ２および周辺部品における回路接続例を示す図である。
【００７１】
図２に示すとおり、水晶振動子２１は、図１２に示すＩ／Ｏ  ＰＡＤ１２０の水晶振動子１０６と同様に、Ｉ／Ｏ  ＰＡＤ２に対して、ひいてはＭＯＰ−ＩＣ３に対して外付けされている。
【００７２】
一方、図２には示していないが、水晶振動子２１を所望の特性により駆動するための駆動回路を構成する部材、換言すれば、フィードバック抵抗ＲＦＢ、ダンピング抵抗Ｒｄｕｍｐ、および負荷容量Ｃｌｏａｄについては、Ｉ／Ｏ  ＰＡＤ２のデジタル回路に内蔵されているのが好ましい。また、図２には示していないが、上述したプリアンプ用の電源制御機能を実現するために、ＨＥＭＴ制御回路１０７に接続される端子ＣＮＴ＿ＩＮに関しては、分圧抵抗Ｒ１およびＲ２、ならびに安定化容量Ｃ１が、Ｉ／Ｏ  ＰＡＤ２のアナログ回路に内蔵されているのが好ましい。
【００７３】
これにより、ＭＯＰ−ＩＣ３に対して外付けされる部品の点数を削減することができ、ＱＦＮ１の低コスト化が可能となる。
【００７４】
図２に示すとおり、複数の入出力端子６ａはそれぞれ、端子ＣＮＴ＿ＩＮである端子２２ａ、例えば１２．７ＧＨｚのＲＦ信号が入力される端子２２ｂ、例えば−１Ｖの電圧が印加される端子ＧＨである端子２２ｃ、および例えば３．３Ｖの電源電圧を、電源ライン８ａを通じてＩ／Ｏ  ＰＡＤ２のアナログ回路に印加するための電源入力端子“ＡＶＤＤ３３”である端子２２ｄ等である。
【００７５】
また、図２に示すとおり、複数の入出力端子７ａはそれぞれ、水晶振動子２１の両端が接続されている端子ＸＩおよびＸＯである端子２３ａおよび２３ｂ、ならびに例えば３．３Ｖの電源電圧を、電源ライン９ａを通じてＩ／Ｏ  ＰＡＤ２のデジタル回路に印加するための電源入力端子“ＤＶＤＤ３３”である端子２３ｃ等である。
【００７６】
さらに、電源ライン８ａとグランド配線８ｂとの間には、コンデンサ（第２安定化容量）２４が設けられている。コンデンサ２４を設けることにより、アナログ回路の電源電圧に発生するノイズを低減することができる。
【００７７】
同様に、電源ライン９ａとグランド配線９ｂとの間には、コンデンサ（第３安定化容量）２５が設けられている。コンデンサ２５を設けることにより、デジタル回路の電源電圧に発生するノイズを低減することができる。
【００７８】
図２に示すコンデンサ２４および２５はいずれも、数百ｐＦのオーダーであるのが好ましい。これにより、レイアウトスペースを有効利用しつつ電源ノイズ耐性を向上することができる。コンデンサ２４および２５を設けることにより、Ｉ／Ｏ  ＰＡＤ２内部においては、１９１ｐＦのオンチップ容量を内蔵した。
【００７９】
〔第２の実施の形態に係る半導体集積回路パッケージの構成〕
図３は、第２の実施の形態に係るＱＦＮ３１のＩ／Ｏ  ＰＡＤ３２および周辺部品における回路接続例を示す図である。
【００８０】
Ｉ／Ｏ  ＰＡＤ３２は、アナログ回路の電源ライン８ａと、デジタル回路の電源ライン９ａとが分離されていない点で、図１（ａ）に示したＩ／Ｏ  ＰＡＤ２と異なる。すなわち、Ｉ／Ｏ  ＰＡＤ３２は、同じ電源ラインが、電源ライン８ａおよび９ａで共用されている。
【００８１】
さらに、この場合、アナログ回路の電源およびデジタル回路の電源は、同じ電源（図示しない）が共用されているのが好ましい。これにより、ＭＯＰ−ＩＣ３３に入力すべき電源電圧の種類を削減することが可能となるため、電源電圧の入力端子についても同様に削減することが可能となり、端子数をさらに削減することが可能となる。Ｉ／Ｏ  ＰＡＤ３２では、端子２３ｃを電源電圧の入力端子の用途として使用する必要がなく、端子２３ｃは、他の用途がない場合に、削減することが可能となる。
【００８２】
また、Ｉ／Ｏ  ＰＡＤ３２は、コンデンサ２５を備えていない点で、図１（ａ）に示したＩ／Ｏ  ＰＡＤ２と異なる。
【００８３】
〔デジタル回路における水晶発振回路の構成例〕
図４（ａ）は、上記デジタル回路における水晶発振回路の構成例を示す回路図であり、図４（ｂ）は、従来技術に係るデジタル回路における水晶発振回路の構成例を示す回路図である。なお、ここで水晶発振回路とは、水晶振動子２１、および水晶振動子２１を所望の特性により駆動するための駆動回路としての、フィードバック抵抗ＲＦＢ、ダンピング抵抗Ｒｄｕｍｐ、および負荷容量Ｃｌｏａｄを少なくとも備えた回路である。また、図４（ｂ）に示す水晶発振回路４０´は、一般的な水晶発振回路であり、図４（ａ）に示す水晶発振回路４０は、その応用例であると言える。
【００８４】
水晶振動子２１の電気的等価回路は一般的に、等価直列インダクタンス、等価直列容量、および等価直列抵抗の直列回路、ならびに該直列回路に対して並列に接続された並列容量から成るＬＣ共振器であると言える。ここで、等価直列インダクタンス、等価直列容量、および等価直列抵抗のそれぞれの発振は、等価直列抵抗の抵抗値が原因で、発振振幅が減衰する。この等価直列抵抗の抵抗値を、ＣＩ（Crystal Impedance）と呼ぶ。一方、図４（ａ）および（ｂ）に示す水晶発振回路４０および４０´では、インバータ４３のトランジスタｇｍ（図示しない）および負荷容量Ｃｌｏａｄによる回路的な工夫により、負性抵抗（Ｒｎｅｇ）を実現できる。上記ＣＩより、負性抵抗の絶対値が十分に大きいとき、ＣＩによる抵抗ロスをキャンセルして、発振が持続する。なお、｜Ｒｎｅｇ｜＞ＣＩ×５．５が、ばらつきを加味した一般的な目安である。
【００８５】
フィードバック抵抗ＲＦＢは、信号の増幅機能を有するインバータ４３の周波数帯域制限、および端子ＸＩ−端子ＸＯ間でのコモン電位の共通化に使用される。例えば、インバータ４３の利得が大き過ぎることに起因して、インバータ４３が発振周波数の３倍までの周波数帯域を有すると、不要な３倍高調波（いわゆる、３次オーバートーン）発振が発生する虞がある（例：２５ＭＨｚ×３＝７５ＭＨｚの不要発振）。このような、不要な発振を避けるべく、フィードバック抵抗ＲＦＢを用いている。
【００８６】
ダンピング抵抗Ｒｄｕｍｐは、水晶発振回路４０または４０´における励振レベルスペックを満たすために必要である。インバータ４３により増幅した、端子ＸＯに流れる電流の振幅が過度に大きくなると、温度に対する周波数特性が不均一になる等といった、周波数確度の乱れが発生する虞がある。このような、周波数確度の乱れを避け、水晶発振回路４０または４０´における励振レベルスペックを満たすために、ダンピング抵抗Ｒｄｕｍｐを用いている。
【００８７】
なお、水晶発振回路４０または４０´における励振レベルＰ〔単位：μＷ〕と、水晶振動子２１に流れる電流ＩＰＰの関係は、以下のように表される。
【００８８】
Ｐ＝Ｉ２ＲＭＳ×ＲＳ
ＩＲＭＳ＝（Ｐ／ＲＳ）１／２
ＩＰＰ＝（２√２）×ＩＲＭＳ
なお、上記の各数式において、ＩＲＭＳは水晶振動子２１に流れる電流の実効値（じっこうち、effective value、root mean square value、RMS）であり、ＲＳは水晶振動子２１の直列抵抗成分（Crystal impedance：CI）である。実効値ＩＲＭＳは、水晶振動子２１に流れる電流のピーク値Ｉｐの１／√２（Ｉｐ=ＩＲＭＳ／√２）になる。また、Ｉｐのピーク・トゥ・ピーク値を求めるので、Ｉｐを２倍する。よって上記の各数式が導かれる。
【００８９】
ここで、図４（ａ）および（ｂ）に示した「On-chip」なるブロック内に配された部材は、ＭＯＰ−ＩＣ３または１００に内蔵されたものであるとする。
【００９０】
図４（ａ）および（ｂ）に示す水晶発振回路４０および４０´はそれぞれ、以下の構成を有している。
【００９１】
端子ＸＩは、ダイオード４１のアノード、ダイオード４２のカソード、およびインバータ４３の入力端に接続されている。ダイオード４１のカソードは、端子ＤＶＤＤ３３（端子２３ｃ）を通じて、デジタル回路用の電源に接続されており、ダイオード４２のアノードは、端子ＤＧＮＤ（グランド端子７ｂ）を通じて、デジタル回路用のグランドに接続されている。
【００９２】
端子ＸＯは、ダイオード４４のアノード、およびダイオード４５のカソードに接続されている。ダイオード４４のカソードはデジタル回路の電源に接続されており、ダイオード４５のアノードはデジタル回路のグランドに接続されている。
【００９３】
インバータ４３は、デジタル回路のグランドに接続されている。そして、水晶振動子２１または１０６は、対応するＭＯＰ−ＩＣ３または１００に対して外付けされている。具体的に、水晶振動子２１または１０６は、一端が端子ＸＩに接続されており、他端がノードＸＯ´に接続されている。なお、図４（ａ）に示す回路においては、図４（ｂ）のノードＸＯ´が端子ＸＯに等しい。
【００９４】
ここで、図４（ａ）に示す水晶発振回路４０は、フィードバック抵抗ＲＦＢ、２つの負荷容量Ｃｌｏａｄ、およびダンピング抵抗Ｒｄｕｍｐが、ＭＯＰ−ＩＣ３に内蔵されている。図４（ａ）に示すフィードバック抵抗ＲＦＢは、一端がインバータ４３の入力端に接続されており、他端がインバータ４３の出力端に接続されている。図４（ａ）に示す負荷容量Ｃｌｏａｄの一方は、一端が端子ＸＩに接続されており、他端がデジタル回路のグランドに接続されている。図４（ａ）に示す負荷容量Ｃｌｏａｄの他方は、一端が端子ＸＯ（ノードＸＯ´）に接続されており、他端がデジタル回路のグランドに接続されている。図４（ａ）に示すダンピング抵抗Ｒｄｕｍｐは、一端がインバータ４３の出力端に接続されており、他端がノードＸＯ´（端子ＸＯ）に接続されている。
【００９５】
一方、図４（ｂ）に示す水晶発振回路４０´は、フィードバック抵抗ＲＦＢ、２つの負荷容量Ｃｌｏａｄ、およびダンピング抵抗Ｒｄｕｍｐの接続関係については、図４（ａ）に示す回路と概ね同様であるが、これらの各部材が、ＭＯＰ−ＩＣ１００に対して外付けされている。
【００９６】
端子ＸＩ−端子ＸＯ（ノードＸＯ´）間には、水晶振動子２１の励振レベルスペック（例えば、５０μＷ）を満たすべく、ダンピング抵抗Ｒｄｕｍｐが必要となる。励振レベルスペック（５０μＷ）を満たすべく、ダンピング抵抗Ｒｄｕｍｐの抵抗値は、１ｋΩとした。さらに、フィードバック抵抗ＲＦＢの抵抗値は５００ｋΩとし、各負荷容量Ｃｌｏａｄの静電容量は１２ｐＦとした。
【００９７】
また、図４（ａ）に示す水晶発振回路４０の電源は、レギュレータ（図示しない）により、デジタル回路の主電源（３．３Ｖ）ではなく、デジタル回路の内部で生成した電圧（例えば、１．２Ｖ）を使用しており、これにより、水晶発振回路４０が出力する信号の振幅を、１．２Ｖｐｐ（ピーク・トゥ・ピーク値）未満に抑えている。これにより、水晶発振回路４０では、水晶発振回路４０が出力する信号によるスプリアス・ノイズのレベルを下げている。同時にレギュレータ挿入により、水晶発振回路４０にて発生したノイズが、該主電源へとリークする虞を低減することが可能となる。負荷容量Ｃｌｏａｄの予備の追加容量であるダミー容量Ｃｄｕｍｍｙは、一端が１．２Ｖの電源に接続されており、他端がデジタル回路のグランドに接続されており、該電源の安定化容量として使用されている。
【００９８】
また、端子ＸＩおよびノードＸＯ´をＩ／Ｏ  ＰＡＤ２または３２に出すことで、外付け追加容量による調整が可能となる。
【００９９】
すなわち、水晶振動子２１の駆動回路をオンチップ化したＩＣである水晶発振回路４０においては、０Ｈｚ〜−９０ｋＨｚの良好な周波数確度（High bandローカル周波数＝１０．６ＧＨｚ、温度範囲−４０〜８０℃）が得られている。各負荷容量Ｃｌｏａｄの静電容量の値は、実測によるローカル周波数の確度に応じた最適化が必要である。さらに、水晶発振回路４０は、追加用のダミー容量Ｃｄｕｍｍｙが内蔵されており、ダミー容量Ｃｄｕｍｍｙは、負荷容量として使用しない場合、電源端子の安定化容量として使用される。水晶発振回路４０の最終設計時に、発振余裕度（負性抵抗）が十分であることを確認し、メタル修正により内蔵容量の最終調整を実施した。水晶発振回路４０の電源およびグランド端子は、デジタル回路の範疇に属するべきである。
【０１００】
水晶発振回路４０は、水晶振動子２１を所望の特性により駆動するための駆動回路を構成する部材、換言すれば、フィードバック抵抗ＲＦＢ、ダンピング抵抗Ｒｄｕｍｐ、および負荷容量Ｃｌｏａｄを、デジタル回路に内蔵した例である。これにより、ＭＯＰ−ＩＣ３に対して外付けされる部品の点数を削減することができ、ＱＦＮ１の低コスト化が可能となる。
【０１０１】
以上のとおり、水晶発振回路４０は、ＱＦＮ１（図１（ｂ）および（ｃ）参照）のデジタル回路の主電源の電圧レベルよりも低いレベルの電圧を生成する内部電圧源（１．２Ｖの電源）が生成した電圧を電源電圧として動作するのが好ましい。
【０１０２】
これにより、水晶発振回路４０が出力する信号の振幅を低く抑えることができる。また、該信号によるスプリアス・ノイズのレベルを低下させることが可能となる。また、水晶発振回路４０は、ＱＦＮ１の主電源により動作しない構成とすることが可能となり、このように構成することにより、水晶発振回路４０にて発生したノイズが、該主電源へとリークする虞を低減することが可能となる。
【０１０３】
〔アナログ回路における端子ＣＮＴ＿ＩＮ、およびその周辺回路の構成例〕
図５（ａ）は、上記アナログ回路における、ＱＦＮ１の主電源電圧よりも高いレベルの電圧が入力される入力端子である端子ＣＮＴ＿ＩＮ、およびその周辺回路の構成例を示す回路図であり、図５（ｂ）は、従来技術に係るアナログ回路における、同構成例を示す回路図である。なお、図５（ａ）に示す回路５０は、端子ＣＮＴ＿ＩＮ、および回路５０の後段に接続されるＨＥＭＴ制御回路１０７に発生するＥＳＤへの対策用の回路であり、同様のＥＳＤ対策用の回路である図５（ｂ）に示す回路５０´の応用例であると言える。
【０１０４】
ここで、図５（ａ）および（ｂ）に示した「On-chip」なるブロック内に配された部材は、図４（ａ）および（ｂ）と同じく、ＭＯＰ−ＩＣ３または１００に内蔵されたものであるとする。
【０１０５】
図５（ａ）および（ｂ）に示す回路５０および５０´はそれぞれ、以下の構成を有している。
【０１０６】
ダイオードＤ１のアノードおよびダイオードＤ２のカソードは、電圧検出回路５１に接続されている。ダイオードＤ１のカソードは、端子ＡＶＤＤ３３（端子２２ｄ）を通じて、アナログ回路用の電源に接続されており、ダイオードＤ２のアノードは、端子ＡＧＮＤ（グランド端子６ｂ）を通じて、アナログ回路用のグランドに接続されている。便宜上、図示を省略したが、ＨＥＭＴ制御回路１０７は、アナログ回路用の電源およびグランドに接続されている。
【０１０７】
ここで、図５（ａ）に示す回路５０は、端子ＣＮＴ＿ＩＮに入力された電圧を分圧するために設けられた２つの分圧抵抗（分圧用抵抗）Ｒ１およびＲ２、ならびに、分圧抵抗Ｒ１およびＲ２により分圧された電圧におけるノイズを低減させるための安定化容量（第１安定化容量）Ｃ１が、ＭＯＰ−ＩＣ３に内蔵されている。図５（ａ）に示す分圧抵抗Ｒ１は、一端が端子ＣＮＴ＿ＩＮに接続されており、他端がダイオードＤ１のアノードとダイオードＤ２のカソードとの間に接続されている。図５（ａ）に示す分圧抵抗Ｒ２は、一端がダイオードＤ１のアノードとダイオードＤ２のカソードとの間に接続されており、他端がアナログ回路のグランドに接続されている。図５（ａ）に示す安定化容量Ｃ１は、一端が電圧検出回路５１に接続されており、他端がアナログ回路のグランドに接続されている。
【０１０８】
一方、図５（ｂ）に示す回路５０´は、２つの分圧抵抗Ｒ１およびＲ２、ならびに安定化容量Ｃ１の接続関係については、図５（ａ）に示す回路と概ね同様であるが、これらの各部材が、ＭＯＰ−ＩＣ１００に対して外付けされている。
【０１０９】
さらに、図５（ａ）に示す回路５０は、ダイオードＤ３およびＤ４から成る２段（複数段）のダイオードを備えている。ダイオードＤ３のアノードは、ダイオードＤ４のカソードに接続されている。ダイオードＤ３のカソードは端子ＣＮＴ＿ＩＮに接続されており、ダイオードＤ４のアノードはアナログ回路のグランドに接続されている。
【０１１０】
図５（ａ）に示す回路５０は、端子ＣＮＴ＿ＩＮに分圧抵抗Ｒ１およびＲ２が接続されており、これらがＭＯＰ−ＩＣ３に内蔵されている。このため、ＭＯＰ−ＩＣ３に対して外付けされる部品を用いることなく、ＱＦＮ１の主電源より大きい電圧、例えば約２０Ｖの制御入力が可能である。
【０１１１】
各分圧抵抗Ｒ１およびＲ２の抵抗値は、Ｒ１＝４２０ｋΩ、Ｒ２＝８０ｋΩであり、内蔵された分圧抵抗全体の抵抗値は５００ｋΩである。そして、ノードＣＮＴ＿ＩＮ＿ｉｎｔの電圧は、２０Ｖの制御入力電圧が約１／６倍された、２．８８Ｖ程度となる（１８×８０／（４２０＋８０）＝２０×１／６．２５＝２．８８）。ノードＣＮＴ＿ＩＮ＿ｉｎｔの電圧は、ＱＦＮ１の主電源の電圧レベルである３．３Ｖよりも小さくなる。このため、ダイオードＤ１およびＤ２、ならびに後段の電圧検出回路５１等は、３．３Ｖ用デバイスで実現できる。
【０１１２】
端子ＣＮＴ＿ＩＮと、アナログ回路のグランドとの間に、ダイオードＤ３およびＤ４が接続されているため、最大で電圧レベルが２１Ｖまでの制御信号を与えても、異常動作は無い。
【０１１３】
すなわち、ＥＳＤに起因して、端子ＣＮＴ＿ＩＮからＭＯＰ−ＩＣ３に入力された電圧において、過度な電位上昇が発生した場合、ダイオードＤ３およびＤ４は、逆方向バイアスが与えられることによって、ブレークダウンを起こす。これにより、アナログ回路のグランドへと電流Ｉ１が流れ、分圧抵抗Ｒ１およびＲ２には過度の電流が流れないので、分圧用抵抗Ｒ１およびＲ２の破壊を防ぐことが可能である。ダイオードＤ３およびＤ４が無い回路５０´は、端子ＣＮＴ＿ＩＮに発生するＥＳＤに対して十分な耐性が得られず、ＥＳＤに起因して分圧抵抗Ｒ１およびＲ２が破壊される虞がある。
【０１１４】
回路５０において、端子ＣＮＴ＿ＩＮから回路５０に対して２０Ｖの電圧を印加した場合、分圧抵抗Ｒ１およびＲ２にて消費される電流は、４０μＡである。しかし、デザイン・マニュアルのオンチップPoly抵抗素子の電流制約として３００μＡ／μｍなる記載が存在する。さらに、６００μＡ／μｍを超える電流が分圧抵抗Ｒ１およびＲ２に流れると、分圧抵抗Ｒ１およびＲ２の破壊が起こり、絶対精度が大きく劣化してしまう虞がある。つまり、仮に抵抗値５００ｋΩの抵抗を、チップ面積への影響を考慮し、幅Ｗ＝１μｍで設計する場合、この抵抗には、３００μＡを超える電流が流れてはいけない。一方、ＨＢＭ（Human Body Model：2kV）およびＭＭ（Machine Model：200V）に代表されるＥＳＤの発生時は、チップ内の各素子の破壊を防ぐため、ＥＳＤ対策用のダイオードＤ３およびＤ４を介して、端子ＣＮＴ＿ＩＮに発生した過電流（最大１〜２Ａ程度）を、アナログ回路のグランドまたは端子ＣＮＴ＿ＩＮに接続された電源（図示しない）に逃がす必要がある。なお、ダイオードＤ１およびＤ２は、一般的なＩ／Ｏ  ＰＡＤに使用するダイオードであり、従来技術に係る図５（ａ）の場合と、図５（ｂ）の場合とで違いはない。
【０１１５】
一方、例えば、ＥＳＤに起因して、端子ＣＮＴ＿ＩＮからＭＯＰ−ＩＣ３に入力された電圧が、負電圧へと電位降下する場合、ダイオードＤ３およびＤ４は、順方向バイアスが与えられる。これにより、アナログ回路のグランドから、ダイオードＤ３およびＤ４を介して、端子ＣＮＴ＿ＩＮへと電流を流すことができる。これにより、分圧抵抗Ｒ１およびＲ２には過度の電流が流れないので、分圧抵抗Ｒ１およびＲ２の破壊を防ぐことが可能である。
【０１１６】
図６は、図５（ａ）に示す端子ＣＮＴ＿ＩＮの端子電圧（横軸）に対する、同端子から流れる電流（縦軸）の関係を示すグラフである。
【０１１７】
図６の実測結果より、端子ＣＮＴ＿ＩＮの端子電圧が、正側最大入力である２１Ｖ付近までは、ダイオードＤ３およびＤ４に流れる電流の変化が無い。端子ＣＮＴ＿ＩＮの端子電圧が、２３Ｖ付近より大きくなると、徐々に逆方向バイアスされたダイオードＤ３およびＤ４が応答し、これによって、ダイオードＤ３およびＤ４に流れる電流の値が大きくなっている。図５（ａ）に示す回路５０において、内蔵分圧抵抗である分圧抵抗Ｒ１およびＲ２、および後段の検波回路５１の電源およびグランド端子は、アナログ系に属すべきである。
【０１１８】
以上のとおり、上記アナログ回路は、ＱＦＮ１の主電源電圧（３．３Ｖ）よりも高いレベルの電圧（例えば、２０Ｖ）が入力される端子ＣＮＴ＿ＩＮを備え、端子ＣＮＴ＿ＩＮとアナログ回路のグランドとの間に、端子ＣＮＴ＿ＩＮに入力された電圧を分圧するための分圧抵抗Ｒ１およびＲ２と、分圧抵抗Ｒ１およびＲ２により分圧された電圧におけるノイズを低減させるための安定化容量Ｃ１と、一端が端子ＣＮＴ＿ＩＮに接続されており、他端がアナログ回路のグランドに接続された、複数段のダイオードＤ３およびＤ４とを備えるのが好ましい。
【０１１９】
これにより、ＱＦＮ１の主電源電圧よりも高いレベルの電圧が入力される端子ＣＮＴ＿ＩＮに発生するＥＳＤへの対策を施すことが可能となる。つまり、ダイオードＤ３およびＤ４は、ＥＳＤに起因して、端子ＣＮＴ＿ＩＮにおいて過度な電位の上昇が発生した場合に導通し、電流がアナログ回路のグランドに流れるように動作する。また、ダイオードＤ３およびＤ４は、ＥＳＤに起因して、端子ＣＮＴ＿ＩＮにおいて負電圧が発生した場合に導通し、電流が端子ＣＮＴ＿ＩＮに流れるように動作する。そして、以上の動作を行うダイオードＤ３およびＤ４を設けることにより、ＥＳＤに起因して発生した電流を、アナログ回路のグランドまたは端子ＣＮＴ＿ＩＮに逃がし、ＥＳＤに起因して、分圧抵抗Ｒ１およびＲ２が破壊される虞を低減することができる。
【０１２０】
一方、従来の集積回路で基準信号として必須とされる水晶発振回路用の端子ＸＩおよびＸＯ端子、および電源制御に必要な上記端子ＣＮＴ＿ＩＮの外付け抵抗および容量の部品点数削減に対する要望は強い。水晶発振回路の外付け抵抗素子、および外付け容量素子を内蔵する場合、素子定数を正しく設定しなければ負発振となり水晶発振回路（ＰＬＬ）が動作できなくなる。
【０１２１】
また、端子ＣＮＴ＿ＩＮの分圧抵抗を内蔵化する場合、主電源電圧（３．３Ｖ）より大きい２１Ｖが入力されてもオンチップ内臓抵抗が破壊しない抵抗設計とＥＳＤ対策技術が必要となる。
【０１２２】
〔アナログ回路におけるコンタクト・テストの実施〕
図７（ａ）は、図５（ａ）に示す回路５０に対してコンタクト・テストを実施したときに、電流が流れる方向を示した図である。図７（ｂ）は、同コンタクト・テストを実施したときの、分圧抵抗Ｒ１およびＲ２に流した電流（縦軸）に対する分圧抵抗Ｒ１およびＲ２の出力電圧（横軸）の関係を示すグラフである。
【０１２３】
図７（ａ）および（ｂ）には、コンタクト・テスト時の微小電流（０〜５μＡ）を流した際の電圧応答が、略正比例の関係となることを示している。上記微小電流を回路５０に流した時、ダイオードＤ３およびＤ４は一切応答せず、純粋に分圧抵抗Ｒ１およびＲ２に、上記微小電流が流れ込む。例えば、端子ＣＮＴ＿ＩＮから、５μＡの上記微小電流を、回路５０に流し込んだ際の、回路５０の端子ＣＮＴ＿ＩＮから出力される電圧が２．５Ｖである場合、分圧抵抗Ｒ１およびＲ２全体の抵抗値が５００ｋΩ程度であることが分かる。これにより、ＭＯＰ−ＩＣ３を構成する半導体チップ（図示しない）のウエハ面内における、分圧抵抗Ｒ１およびＲ２の抵抗値のばらつき分布を知ることができる。アナログ回路が備える分圧抵抗Ｒ１およびＲ２からの出力電圧の値を、分圧抵抗Ｒ１およびＲ２への入力電流の値で除算した値が、分圧抵抗Ｒ１およびＲ２全体の抵抗値を意味している。これにより、上記ウエハ面内における、分圧抵抗Ｒ１およびＲ２の抵抗値のばらつき分布を、コンタクト・テストにより把握することが容易となるという大きなメリットがある。
【０１２４】
以上のとおり、端子ＣＮＴ＿ＩＮからアナログ回路の分圧抵抗Ｒ１およびＲ２に微弱な電流を流した場合における、該電流の値に対する分圧抵抗Ｒ１およびＲ２の出力電圧の値の関係は、略比例であるのが好ましい。
【０１２５】
〔アナログ回路における端子ＧＨ、およびその周辺回路の構成例〕
図８（ａ）は、上記アナログ回路における負電圧印加端子である端子ＧＨ（Gate terminal at horizontal mode）と、アナログ回路のグランドとの間に、複数段のダイオードを接続した構成（すなわち、回路８０）を示す回路図である。図８（ｂ）は、同複数段のダイオードの全体としての電流（縦軸）−電圧（横軸）特性を示すグラフである。
【０１２６】
ここで、端子ＧＨに例えば−１Ｖの負電圧が印加されることは上述したが、端子ＧＨに負電圧を印加する目的は、以下にある。
【０１２７】
すなわち、Horizontal path（水平偏波の経路）上においてプリアンプを構成するＨＥＭＴは、ドレイン端子に、ＭＯＰ−ＩＣ３の端子ＤＨが接続される。また、該ＨＥＭＴのゲート端子には、ＭＯＰ−ＩＣ３の端子ＧＨが接続される。該ＨＥＭＴは通常、ゲート端子に負電圧を供給し、ドレイン端子に正電圧を供給することで動作する。そして、該ＨＥＭＴのゲート端子に供給すべき負電圧は、ＨＥＭＴ制御回路１０７が備えている負電圧発生回路８１から出力され、端子ＧＨを通じて、ＨＥＭＴのゲート端子に供給される（特許文献１、ならびに本願図１１参照）。従って、端子ＧＨには、負電圧を印加されることとなる。
【０１２８】
図８（ａ）に示す回路８０は、以下の構成を有している。
【０１２９】
端子ＧＨは、ダイオードＤ５のアノード、ダイオードＤ６のカソード、および負電圧発生回路８１に接続されている。ダイオードＤ５のカソードはアナログ回路の電源に接続されており、ダイオードＤ６のアノードはダイオードＤ７のカソードに接続されている。ダイオードＤ７のアノードはダイオードＤ８のカソードに接続されており、ダイオードＤ８のアノードはアナログ回路のグランドに接続されている。
【０１３０】
これにより、端子ＧＨに発生するＥＳＤへの対策を施すことが可能となる。つまり、端子ＧＨと、アナログ回路のグランドとの間に接続された３段のダイオードＤ６〜Ｄ８は、ＥＳＤに起因して、端子ＧＨにおいて大幅な電位の降下が発生した場合に導通し、電流がＥＳＤ対策用グランドから端子ＧＨに流れるように動作する。また、図８（ｂ）に示した、ダイオードＤ６〜Ｄ８の全体に印加された電圧の範囲８２、およびそれに対する電流の特性から明らかであるとおり、端子ＧＨが−１Ｖ程度になっても、ＥＳＤ対策用のダイオードＤ６〜Ｄ８は誤動作しない。
【０１３１】
以上のとおり、上記アナログ回路は、負電圧が印加される端子である端子ＧＨと、端子ＧＨと、上記アナログ回路のグランドとの間に接続された、複数段のダイオードＤ６〜Ｄ８とを備えるのが好ましい。
【０１３２】
なお、本発明を実施するための形態では、回路５０（図５（ａ）参照）における複数段のダイオードが、ダイオードＤ３およびＤ４の２段の構成である例を示した。同様に、本発明を実施するための形態では、回路８０（図８（ａ）参照）における複数段のダイオードが、ダイオードＤ６〜Ｄ８の３段の構成である例を示した。しかしながら、本発明に係る「複数段のダイオード」におけるダイオードの段数は、上記の各例に限定されるものではない。すなわち、回路５０における複数段のダイオードが、３段以上のダイオードの構成であってもよいし、回路８０における複数段のダイオードが、２段もしくは４段以上のダイオードの構成であってもよい。なお、回路８０における複数段のダイオードに対しては、ダイオードの段数に応じて、自身が導通する電圧（負電圧印加端子に印加される電圧）値を制御することが可能である。
【０１３３】
〔入出力パッドに対するダミーフィルの配置関係〕
図９（ａ）は、ＭＯＰ−ＩＣ３のＩ／Ｏ  ＰＡＤ２に対する、ダミーフィルの配置関係を示す図であり、図９（ｂ）は、従来技術に係る、同様の配置関係を示す図である。
【０１３４】
図９（ａ）は、Ｉ／Ｏ  ＰＡＤ２の直下のダミーフィル９１を取り去った状態である。メタル配線の製造品質を保つためメタル密度に関するルールが存在する。図９（ｂ）は、Top metalと１階層下のメタルとの間の寄生容量を、容量９２として図示したものである。高周波入力ＰＡＤに関しては、メタル密度ルールを満たす範囲で、ＰＡＤ（Ｉ／Ｏ  ＰＡＤ２）直下のダミーフィル９１を全て取り去るのが好ましい。これにより、寄生容量を最小化し、高周波性能の劣化を防ぐことが可能である。
【０１３５】
すなわち、ＭＯＰ−ＩＣ３は、一部がメタルにより形成されているＩ／Ｏ  ＰＡＤ２と、配線（図示しない）と、配線における製造ばらつきを低減するためのダミーフィル（ダミーフィルメタル）９１とを備える。そして、ダミーフィル９１は、Ｉ／Ｏ  ＰＡＤ２に形成されたメタルの真下に形成されていないか、または低減されているのが好ましい。
【０１３６】
上記の構成によれば、Ｉ／Ｏ  ＰＡＤ２の真下において、ダミーフィル９１の個数が低減されているか、またはダミーフィル９１が形成されていない。これにより、Ｉ／Ｏ  ＰＡＤ２とリードフレーム４との間に寄生容量が発生する要因を少なくすることができる。従って、ＱＦＮ１における、高周波に対する特性を改善することが可能となる。
【０１３７】
Ｉ／Ｏ  ＰＡＤ２は、ダウンボンド１０および１１を接続するメタルを、最上位層に備えている。ダミーフィル禁止領域を指定しない限り、ダミーフィルは、Ｉ／Ｏ  ＰＡＤ２の真下にも、自動的に敷き詰められてしまう。Ｉ／Ｏ  ＰＡＤ２は、面積が非常に大きいため、下位層のダミーフィルとの間に形成される寄生容量、すなわち容量９２は、Ｉ／Ｏ  ＰＡＤ２における高周波特性劣化の要因となり得る。よって、図９（ａ）のように、高周波入出力ＰＡＤ（最上位メタル）の下位層メタルダミーフィルである、ダミーフィル９１を削除するのが好ましい。例として、Ｉ／Ｏ  ＰＡＤ２が第６層メタルで形成される場合、下位層である第１層〜第５層のダミーメタル９１を全て削除するのが好ましい。
【０１３８】
〔付記事項〕
また、図４（ａ）、図５（ａ）および図７（ａ）、図８（ａ）、ならびに図９（ａ）に示した各構成は、具体例として、ＭＯＰ−ＩＣ３の構成として説明したが、これらの各構成は、ＭＯＰ−ＩＣ３３の構成として実現されてもよい。
【０１３９】
さらに、本発明に係る受信装置は、図１１に示したＭＯＰ−ＩＣ１００のかわりに、図１に示すＱＦＮ１または図３に示すＱＦＮ３１を用いることで、当業者であれば容易に実現することが可能である。上記の構成によれば、受信装置において、ＱＦＮ１または３１と同様の効果を奏する。
【０１４０】
図１４は、図１１において、ＭＯＰ−ＩＣ１００のかわりに、図１に示すＱＦＮ１を用いて構成した、受信装置１４０の構成を示す図である。受信装置１４０は、図１（ｃ）に示すＱＦＮ１（ＭＯＰ−ＩＣ３を内蔵）、プリアンプ（ＨＥＭＴ）１４１、１４２、および１４３、ならびに水晶振動子２１を中心とした、回路の接続を簡略的に示した図である。
【０１４１】
ユニバーサルＬＮＢの仕様によれば、端子ＣＮＴ＿ＩＮの電圧が１１．５〜１４Ｖであるとき、ＱＦＮ１は、ＨＥＭＴ制御回路１０７により、Vertical path上のプリアンプ１４１を構成するＨＥＭＴにバイアスを供給する（端子ＤＶおよびＧＶ）。なおこのとき、ＨＥＭＴ制御回路１０７は、端子ＤＶから正の電圧を出力し、この正の電圧を該ＨＥＭＴのドレインに供給する。またこのとき、ＨＥＭＴ制御回路１０７は、端子ＧＶから負の電圧を出力し、この負の電圧を該ＨＥＭＴのゲートに供給する。
【０１４２】
一方、ユニバーサルＬＮＢの仕様によれば、端子ＣＮＴ＿ＩＮの電圧が１６〜１９Ｖであるとき、ＱＦＮ１は、ＨＥＭＴ制御回路１０７により、Horizontal path上のプリアンプを構成するＨＥＭＴにバイアスを供給する（端子ＤＨおよびＧＨ）。なおこのとき、ＨＥＭＴ制御回路１０７は、端子ＤＨから正の電圧を出力し、この正の電圧を該ＨＥＭＴのドレインに供給する。またこのとき、ＨＥＭＴ制御回路１０７は、端子ＧＨから負の電圧を出力し、この負の電圧を該ＨＥＭＴのゲートに供給する。
【０１４３】
なお、２ｎｄプリアンプであるプリアンプ１４３を構成するＨＥＭＴ用のバイアスは、常に供給されている。すなわち、ＨＥＭＴ制御回路１０７は、端子Ｄ２から正の電圧を出力し、この正の電圧を該ＨＥＭＴのドレインに供給する。また、ＨＥＭＴ制御回路１０７は、端子Ｇ２から負の電圧を出力し、この負の電圧を該ＨＥＭＴのゲートに供給する。
【０１４４】
本発明は上述した各実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。
【産業上の利用可能性】
【０１４５】
本発明は、アナログ回路およびデジタル回路が混載されて成る半導体集積回路パッケージ、およびそれを備えた受信装置に利用可能である。このような、半導体集積回路パッケージとしては例えば、ＭＯＰ−ＩＣを備えたＱＦＮが挙げられる。また、このような、受信装置としては例えば、このＱＦＮを備えたＬＮＢが挙げられる。
【符号の説明】
【０１４６】
１、３１  ＱＦＮ（半導体集積回路パッケージ）
２、３２  Ｉ／Ｏ  ＰＡＤ（入出力パッド）
３、３３  ＭＯＰ−ＩＣ（半導体集積回路）
４  リードフレーム
５  裏面共通グランド（接地面）
６ｂ  アナログ回路用のグランド端子（第１グランド端子群）
７ｂ  デジタル回路用のグランド端子（第２グランド端子群）
８ａ  アナログ回路の電源ライン
８ｂ  アナログ回路のグランド配線（アナログ回路が接続されるグランド）
９ａ  デジタル回路の電源ライン
９ｂ  デジタル回路のグランド配線（デジタル回路が接続されるグランド）
１０  ダウンボンド
１１  ダウンボンド
２１  水晶振動子
２２ａ  端子ＣＮＴ＿ＩＮ（アナログ回路における、半導体集積回路パッケージの主電源電圧よりも高いレベルの電圧が入力される入力端子）
２２ｃ  端子ＧＨ（アナログ回路における負電圧印加端子）
２４  コンデンサ（第２安定化容量）
２５  コンデンサ（第３安定化容量）
４０  水晶発振回路
Ｒ１およびＲ２  分圧抵抗（分圧用抵抗）
Ｃ１  安定化容量（第１安定化容量）
Ｄ３およびＤ４  複数段のダイオード
Ｄ６〜Ｄ８  複数段のダイオード
９１  ダミーフィル（ダミーフィルメタル）
【図１】
2012160613.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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