(57)【要約】【課題】シェアードセンスアンプ方式でセルフブートを用いた半導体記憶装置において、回路面積を縮小し、消費電流を削減する。【解決手段】半導体記憶装置は複数のセンスアンプアレイ１４８と複数のドライバ部１１２−１１３、１１５−１１６とを具備する。センスアンプアレイ１４８はビット線対ｂｌｕ、／ｂｌｕとセンスアンプ部１０２とメモリアレイ部１０１とスイッチ部１１４、１１７とを備える。センスアンプ部はビット線対に接続される。メモリアレイ部はビット線対に接続され、センスアンプ部の両外側に設けられる。スイッチ部はメモリアレイ部とセンスアンプ部との間に設けられる。メモリアレイ部は複数のワード線ＷＬＵとビット線対との交点に設けられた複数のメモリセル１２８、１３０を含む。スイッチ部は、メモリセルの選択時に、ドライバ部が生成するスイッチ部を制御する信号に基づいて、セルデータを伝播する。【選択図】図５
2012146367.tif 000002
【特許請求の範囲】
【請求項１】
第１方向に延在し、第２方向に並んだ複数のセンスアンプアレイと、
前記複数のセンスアンプアレイに接続された複数のドライバ部と
を具備し、
前記複数のセンスアンプアレイの各々は、
前記第１方向に延伸するビット線対と、
前記ビット線対に接続されたセンスアンプ部と、
前記ビット線対に接続され、前記センスアンプ部の両側に設けられたプリチャージ部と、
前記ビット線対に接続され、各プリチャージ部の前記センスアンプ部と反対の側に設けられたメモリアレイ部と、
前記プリチャージ部と前記センスアンプ部との間の前記ビット線対上に設けられたスイッチ部と
を備え、
前記メモリアレイ部は、前記第２方向に延伸する複数のワード線と前記ビット線対との交点に対応して設けられた複数のメモリセルを含み、
前記プリチャージ部は、プリチャージ期間に前記ビット線対を所定の電位にプリチャージし、
前記スイッチ部は、前記メモリセルの選択時に、前記複数のドライバ部のいずれか一つが生成する前記スイッチ部を制御する信号に基づいて、メモリセルデータを伝播する
半導体記憶装置。
【請求項２】
請求項１に記載の半導体記憶装置において、
前記ドライバ部は、直列接続された２個のＮ型トランジスタを含み、
前記２個のＮ型トランジスタのうち、一方のＮ型トランジスタのソースは電源電位に、他方のＮ型トランジスタのソースはＧＮＤ電位にそれぞれ接続され、
前記一方のＮ型トランジスタの閾値電圧は、前記他方のＮ型トランジスタの閾値電圧よりも低い
半導体記憶装置。
【請求項３】
請求項１又は２に記載の半導体記憶装置において、
前記ドライバ部は、前記ビット線対がアクティブである場合のみ前記スイッチ部を駆動する
半導体記憶装置。
【請求項４】
請求項２に記載の半導体記憶装置において、
前記一方のＮ型トランジスタを駆動する選択部と、
前記他方のＮ型トランジスタを駆動する非選択部と
を更に具備し、
前記選択部の素子は前記電源電位で駆動される
半導体記憶装置。
【請求項５】
請求項１乃至４のいずれか一項に記載の半導体記憶装置において、
前記プリチャージ部は、プリチャージ電位がＧＮＤ電位である
半導体記憶装置。
【請求項６】
請求項１乃至４のいずれか一項に記載の半導体記憶装置において、
前記プリチャージ部は、プリチャージ電位が電源電位の１／２である
半導体記憶装置。
【請求項７】
請求項１乃至６のいずれか一項に記載の半導体記憶装置において、
前記ドライバ部は、前記ビット線対毎に設けられている
半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に関し、特にＤＲＡＭマクロを用いた半導体記憶装置に関する。
【背景技術】
【０００２】
近年、半導体記憶装置（例示：半導体集積回路装置）を搭載した製品において、高機能、高品質、小型軽量化のために大容量のＤＲＡＭマクロを搭載した製品が増加している。市場においては、製品の低消費電力化および更なる小型軽量化が要求されている。ＤＲＡＭマクロ分野においても、消費電力の低減および大容量化面積の縮小の要求が高まりつつある。
【０００３】
消費電力を低減する技術として、特開平１０−３０２４６９号公報に半導体記憶装置の技術が開示されている。この半導体記憶装置は、ビット線のトランスファーゲートを切り替えることにより一つのセンスアンプを二つのビット線対の増幅に共用するシェアードセンスアンプを用いたアレイ回路を有している。このアレイ回路は、データ伝播時に必要となるビット線トランスファーゲートのブートを昇圧電位の供給で直接行わず、センスアンプ活性時のビット線の上昇を受けたビット線トランスファーゲートのゲートをセルフブートする方法を用いている。以下詳細に説明する。
【０００４】
図１は、特開平１０−３０２４６９号公報の半導体記憶装置の構成例を示すブロック図である。図２は、図１におけるビット線対とセンスアンプとの関係を示す回路図である。図３は、図２におけるビット線トランスファーゲート駆動回路の回路図である。図４は、図１〜図３で示される半導体記憶装置の動作を示すタイミングチャートである。なお、図１〜図４における符号は特開平１０−３０２４６９号公報の符号をそのまま記載したものであり、本発明の実施の形態において使用される符号とは無関係である。
【０００５】
図１に示されるように、メモリセルアレイ１０、２０には、それぞれ複数のワード線ＷＬとそれと交差する複数のビット線対ＢＬ、／ＢＬ（／ＢＬは、ＢＬバーを意味する。以下他の符号を含めて同様とする。）が配置されている。それぞれの交差部には、メモリセルＭＣが配置される。それぞれのビット線対ＢＬ、／ＢＬの間には、センスアンプＳＡが配置される。ビット線対ＢＬ、／ＢＬとセンスアンプＳＡとの間には、ビット線対選択用のビット線トランスファーゲートＱ００、Ｑ０１、Ｑ０２、Ｑ０３、…（メモリセルアレイ１０用）、Ｑ１０、Ｑ１１、Ｑ１２、Ｑ１３、…（メモリセルアレイ２０用）が設けられる。それらのビット線トランスファーゲートＱ００、Ｑ０１、…は、ビット線トランスファーゲート駆動回路４２の出力ＢＬＴｌによりそのゲート電極が駆動される。それらのビット線トランスファーゲート１０、Ｑ１１、…は、ビット線トランスファーゲート駆動回路４４の出力ＢＬＴｒによりそのゲート電極が駆動される。以下では、図２のビット線トランスファーゲート駆動回路４２、４４を、図３のビット線トランスファーゲート駆動回路４２、４４とした具体例について説明する。
【０００６】
図２に示されるように、左右のメモリセルアレイ１０、２０内にそれぞれ複数のワード線ＷＬ１、複数のワード線ＷＬ２が設けられる（図２では各１本にのみを表示）。ワード線ＷＬ１、ＷＬ２とビット線／ＢＬとの交差部に、それぞれメモリセルＭＣ１、ＭＣ２が設けられる。メモリセルＭＣ１は１個のＮ型トランジスタＱ１と１個の容量Ｃ１とで構成される。メモリセルＭＣ２は１個のＮ型トランジスタＱ２と１個の容量Ｃ２とで構成される。ダミーワード線ＤＷＬ１、ＤＷＬ２が、ビット線トランスファーゲートＱ００、Ｑ０１と、ビット線トランスファーゲートＱ１０、Ｑ１１との間に配置される。ダミーワード線ＤＷＬ１とビット線ＢＬとの交差部には、ダミーセルＤＣ１が設けられる。ダミーワード線ＤＷＬ２とビット線／ＢＬとの交差部には、ダミーセルＤＣ２が設けられる。図２の例では、ダミーセルＤＣ１、ＤＣ２はそれぞれ所定の結合容量からなる。ダミーセルＤＣ１、ＤＣ２は、いずれも左右のメモリセルアレイ１０、２０で共用される。左右のメモリセルアレイ１０、２０の間のセンスアンプアレイ３０には、ＣＭＯＳのラッチ回路からなるセンスアンプＳＡと、ビット線対をグランド電位Ｖｓｓにプリチャージするビット線プリチャージ回路ＢＰとが設けられる。センスアンプＳＡは、Ｐ型ＭＯＳトランジスタＱ２５とＮ型ＭＯＳトランジスタＱ２６からなるＣＭＯＳインバータと、Ｐ型ＭＯＳトランジスタＱ２７とＮ型ＭＯＳトランジスタＱ２８からなるＣＭＯＳインバータとを交差接続してなる。そして、Ｎ型ＭＯＳトランジスタＱ２６、Ｑ２８の共通ソースはグランド電位に接続され、Ｐ型のＭＯＳトランジスタＱ２５、Ｑ２７の共通ソースには、センスアンプの活性化信号ＰＳＡが与えられる。ビット線プリチャージ回路ＢＰは、ビット線対をショートするＮ型トランジスタＱ２９とビット線対をグランド電位Ｖｓｓにする接地用のＮ型トランジスタＱ３０、Ｑ３１を有する。これらのトランジスタは、ビット線リセット信号ＢＲＳにより制御され導通される。
【０００７】
図３に示されるように、ビット線トランスファーゲート駆動回路４２、４４は、コントロール信号／ａｃｔを使用する。このコントロール信号／ａｃｔは、プリチャージ期間はＨｉｇｈ、アクティブ期間はＬｏｗになる制御信号である。メモリセルアレイ選択信号Ａ、／Ａがそれぞれのビット線トランスファーゲート駆動回路４２，４４に与えられる。この例では、ビット線トランスファーゲート駆動回路４２の出力はＮ型トランジスタＮ１０、Ｎ１１で構成され、レベル変換機能付きインバータ素子６２と通常のインバータ素子６３により駆動される。ＮＡＮＤゲート６１はコントロール信号／ａｃｔと選択信号Ａが入力される。ビット線トランスファーゲート駆動回路４２の出力の制御信号端ＢＬＴｌには、電源電圧Ｖｃｃから３段のクランプ用トランジスタダイオードＮ１４、Ｎ１５、Ｎ１６の閾値上がった電位にクランプするクランプ回路６７が接続される。同様に、ビット線トランスファーゲート駆動回路４４の出力はＮ型トランジスタＮ１２、Ｎ１３で構成され、レベル変換機能付きインバータ素子６５と通常のインバータ素子６６によりそれぞれ駆動される。ＮＡＮＤゲート６４はコントロール信号／ａｃｔと選択信号／Ａが入力される。ビット線トランスファーゲート駆動回路４４の出力の制御信号端ＢＬＴｒには、電源電圧Ｖｃｃから３段のクランプ用トランジスタダイオードＮ１４、Ｎ１５、Ｎ１６の閾値上がった電位にクランプするクランプ回路６８が接続される。
【０００８】
図４に示されるように、これらのビット線トランスファーゲート駆動回路４２、４４の動作において、プリチャージ期間、アクティブ期間、そして再度プリチャージ期間が順次行われる。アクティブ期間の終了時に、ビット線リセット信号ＢＲＳの発生によりプリチャージ回路ＢＰの各トランジスタＱ２９〜Ｑ３１が導通状態になり、ビット線対ＢＬ、／ＢＬがショートされると共にグランド電位Ｖｓｓにプリチャージされる。駆動回路４３の出力ｂｌｔｌは電源電圧Ｖｃｃ（例えば３Ｖ）のレベルにされ、コントロール信号ｃｇｌが昇圧電源Ｖｐｐ（例えば５Ｖ）にされる。同様に、駆動回路４４５の出力ｂｌｔｒは電源電圧Ｖｃｃのレベルにされ、コントロール信号ｃｇｒが昇圧電源Ｖｐｐにされる。その結果、駆動信号ＢＬＴｌとＢＬＴｒは共に電源電圧Ｖｃｃレベルになる。プリチャージ期間は、コントロール信号／ａｃｔがＨｉｇｈであり、両選択信号Ａ、／ＡがＨｉｇｈである。そのため、ＮＡＮＤゲート６１、６４の出力は共にＬｏｗ、インバータ素子６２、６５は昇圧電圧Ｖｐｐのレベルになる。その結果、Ｎ型トランジスタＮ１０、Ｎ１２が導通し、両制御信号ＢＬＴｌ、ＢＬＴｒは電源電圧Ｖｃｃレベルにある。
【０００９】
次に、アクティブ期間になると、コントロール信号／ａｃｔがＬｏｗになり、選択信号Ａ、／Ａの一方がＬｏｗになる。上記の例に従い、選択信号／ＡがＬｏｗになった場合を考える。ＮＡＮＤゲート６４の出力がＨｉｇｈ、インバータ素子６５の出力がＬｏｗとなる。Ｎ型トランジスタＮ１２が非導通となる。インバータ素子６６の出力がＨｉｇｈとなるので、Ｎ型トランジスタＮ１３が導通して、制御信号ＢＬＴｒはＬｏｗ（グランドレベル）に下がる。その結果、対応するビット線トランスファーゲートＱ１０、Ｑ１１が非導通となり、ビット線対（メモリセルアレイ２０側）をセンスアンプＳＡから分離する。一方、ＮＡＮＤゲート６１の出力がＨｉｇｈ、インバータ素子６２の出力がＬｏｗとなる。Ｎ型トランジスタＮ１０が非導通となる。インバータ素子６３の出力もＬｏｗであり、Ｎ型トランジスタＮ１１も非導通となる。その結果、制御信号ＢＬＴｌの信号線は、フローティング状態になる。制御信号ＢＬＴｌの信号線がフローティング状態になると、ビット線トランスファーゲートＱ００、Ｑ０１のゲート電極がビット線ＢＬ、／ＢＬの上昇に伴う容量カップリングＣ００、Ｃ０１で電源電圧Ｖｃｃより高く昇圧される。そして、Ｈｉｇｈ側のメモリセルに電源電圧Ｖｃｃレベルでの再書き込みが行われる。
【００１０】
関連する技術として特開２００２−１３３８６９号公報に半導体記憶装置が開示されている。この半導体記憶装置は、外部電源電圧を受けて動作する。この半導体記憶装置は、データレベルの一方が第１の電圧に相当する記憶データを伝達するための第１および第２のデータ線と、前記記憶データを保持するためのメモリセルとを備える。前記メモリセルは、前記データレベルを保持するための記憶ノードと、前記第１の電圧よりも高い第２の電圧に設定されるワード線の活性化に応答して、前記記憶ノードと前記第１および第２のデータ線の一方との間を電気的に結合するためのデータ伝達ゲートとを含む。活性化時において前記外部電源電圧よりも高く前記第２の電圧よりも低い第３の電圧に設定される制御信号に応答して、前記第１および第２のデータ線の各々を同一の所定電圧に設定するためのデータ線イコライズ回路をさらに備える。この技術は、上述のセルフブート方式とは異なり、従来のチャージポンプ方式により昇圧電位を生成している。
【００１１】
また、特開平８−１２５０３４号公報に半導体記憶装置が開示されている。この半導体記憶装置は、複数のＮおよびＰチャネルＭＯＳ半導体素子を含む。前記複数のＮおよびＰチャネルＭＯＳ半導体素子はＳＯＩ基板上に形成される。前記複数のＮおよびＰチャネルＭＯＳ半導体素子の各々は、ソース領域と、ドレイン領域と、そのソース領域およびドレイン領域間に位置するボディ領域とを有する。前記複数のＮチャネルＭＯＳ半導体素子のうち少なくとも１つのＮチャネルＭＯＳ半導体素子のボディ領域が電気的に固定される。前記複数のＰチャネルＭＯＳ半導体素子のうち少なくとも１つのＰチャネルＭＯＳ半導体素子のボディ領域が電気的にフローティング状態にされている。この技術では、電気的に固定という言及にとどまり、ビット線とセンスアンプを繋ぐトランジスタのゲートのブートに関する記載はない。
【００１２】
特開平９−６３２６６号公報に半導体記憶装置、および半導体回路装置が開示されている。この半導体記憶装置は、通常動作モードおよび前記通常動作モードよりも動作速度の遅い特殊動作モードを有する。半導体記憶装置は、第１および第２のセンスノードと、前記第１および第２のセンスノードに接続され、前記第１および第２のセンスノード間に生じた電位差を増幅するセンスアンプと、前記センスアンプの一方側に配置された第１のビット線対と、前記センスアンプの他方側に配置された第２のビット線対と、前記第１および第２のビット線対と交差する複数のワード線と、行アドレス信号に応答して前記ワード線を選択的に活性化する行デコーダと、前記第１および第２のセンスノードと前記第１のビット線対との間に接続された第１のスイッチ手段と、前記第１および第２のセンスノードと前記第２のビット線対との間に接続された第２のスイッチ手段と、前記通常動作モードでは、前記第１および第２のビット線対の一方を前記センスアンプに接続するように前記第１および第２のスイッチ手段を制御するとともに、前記特殊動作モードでは、前記第１および第２のビット線対の一方を前記センスアンプに接続し、前記接続された一方のビット線対にデータが読出された後に前記接続された一方のビット線対を前記センスアンプから切離し、前記センスアンプが活性化された後に前記切離された一方のビット線対を再び前記センスアンプに接続するように前記第１および第２のスイッチ手段を制御する制御手段とを備えた。この技術は、上述のセルフブート方式とは異なり、電源電位と昇圧電位をトランジスタ活性化時に切り替えてブートを実現させている。
【００１３】
特開平１１−２８８５９２号公報に半導体集積回路が開示されている。この半導体集積回路は、複数のデータ線対と複数のワード線の交点に設けられた複数のメモリセルと、前記複数のデータ線対のそれぞれに読み出されるメモリセルからの信号を第１電位または第２電位に増幅するための複数のセンスアンプと、前記複数のデータ線対を第３電位にプリチャージするためのプリチャージ回路と、前記第３電位を発生し、前記プリチャージ回路に前記第３電位を供給するための電圧発生回路と、複数のデータ線対の一方に接続されそれぞれに蓄積容量とＭＯＳトランジスタを含む複数のダミーメモリセルと、前記複数のダミーメモリセルの蓄積容量の一端に共通接続されたプレート電極と、前記プレート電極を前記第３電位から第４電位に駆動する手段とを備える。前記第４電位は、第１電位と前記第２電位の１／２の電位であり、前記第３電位は、前記第１電位と前記第４電位の間の電位、または前記第４電位と前記第２電位の間の電位である。この技術は、シェアードセンスアンプ方式ではなく、セルフブート方式でもない。
【先行技術文献】
【特許文献】
【００１４】
【特許文献１】特開平１０−３０２４６９号公報
【特許文献２】特開２００２−１３３８６９号公報
【特許文献３】特開平８−１２５０３４号公報
【特許文献４】特開平９−６３２６６号公報
【特許文献５】特開平１１−２８８５９２号公報
【発明の概要】
【発明が解決しようとする課題】
【００１５】
図１〜図４で説明した特開平１０−３０２４６９号公報の技術においては、昇圧電圧Ｖｐｐを生成する昇圧電圧Ｖｐｐ生成回路の消費電流が増大するという問題がある。その理由について以下に説明する。この技術においては、例えば、メモリセルＭＣ１（又はＭＣ２）に書き込まれたデータを読み出すとき、ビット線対ＢＬ、／ＢＬに生じる差電位をセンスアンプＳＡに伝播するために、経由するビット線トランスファーゲートＱ００、Ｑ０１（又はＱ１０、Ｑ１１）のゲート接点である駆動信号ＢＬＴｌ（又はＢＬＴｒ）の電圧値を、センスアンプＳＡの活性に伴うセルフブートにより電源電圧Ｖｃｃより高くし、メモリセルＭＣ１（又はＭＣ２）への書込み電圧をＶｃｃレベルにしている。
【００１６】
ここで、駆動信号ＢＬＴｌ、ＢＬＴｒは、メモリセルアレイ１０、２０のビット線列に沿って配線され、長配線で容量負荷が大きい。そのために、ビット線トランスファーゲートＱ００、Ｑ０１、Ｑ１０、Ｑ１１のゲートの駆動信号ＢＬＴｌ、ＢＬＴｒをＶｃｃ電位にプリチャージする必要がある。また、ビット線トランスファーゲートＱ００、Ｑ０１、Ｑ１０、Ｑ１１のゲート節点ＢＬＴｌ、ＢＬＴｒをＶｃｃ電位にプリチャージするために、ビット線トランスファーゲートＱ００、Ｑ０１、Ｑ１０、Ｑ１１のゲートを駆動するビット線トランスファーゲート駆動回路４２、４４のビット線トランスファーゲート活性素子であるＮ型トランジスタＮ１０、Ｎ１２のゲートに接続されるインバータ素子６２、６５の電源として昇圧電圧Ｖｐｐ電位（公知例ではＶｃｃ３Ｖに対して５Ｖ）の供給が必要である。そのため、昇圧電圧Ｖｐｐ電位の生成を行う昇圧電圧Ｖｐｐ生成回路の負荷が増大する。
【課題を解決するための手段】
【００１７】
以下に、発明を実施するための形態で使用される番号・符号を用いて、課題を解決するための手段を説明する。これらの番号・符号は、特許請求の範囲の記載と発明を実施するための形態との対応関係を明らかにするために括弧付きで付加されたものである。ただし、それらの番号・符号を、特許請求の範囲に記載されている発明の技術的範囲の解釈に用いてはならない。
【００１８】
本発明の半導体記憶装置は、第１方向に延在し、第２方向に並んだ複数のセンスアンプアレイ（１４８（１５０））と複数のドライバ部（１１２−１１３、１１５−１１６、１２１−１２２、１２４−１２５）とを具備している。複数のセンスアンプアレイ（１４８（１５０））の各々は、ビット線対（ｂｌｕ−ｂｌｃ−ｂｌｌ、／ｂｌｕ−／ｂｌｃ−／ｂｌｌ）と、センスアンプ部（１０２（１４９））と、プリチャージ部（１０９−１１１、１１８−１２０）と、メモリアレイ部（１０１、１０４）と、スイッチ部（１１４、１１７、１２３、１２６）とを備えている。ビット線対（ｂｌｕ、／ｂｌｕなど）は、第１方向に延伸する。センスアンプ部（１０２など）は、ビット線対（ｂｌｕ、／ｂｌｕなど）に接続されている。プリチャージ部（１０９−１１１など）は、ビット線対（ｂｌｕ、／ｂｌｕなど）に接続され、センスアンプ部（１０２など）の両側に設けられている。メモリアレイ部（１０１など）は、ビット線対（ｂｌｕ、／ｂｌｕなど）に接続され、各プリチャージ部（１０９−１１１など）のセンスアンプ部（１０２など）と反対の側に設けられている。スイッチ部（１１４など）は、プリチャージ部（１０９−１１１など）とセンスアンプ部（１０２など）との間のビット線対（ｂｌｕ、／ｂｌｕなど）上に設けられている。メモリアレイ部（１０１など）は、第２方向に延伸する複数のワード線（ＷＬＵ、ＷＬＬ）とビット線対（ｂｌｕ、／ｂｌｕなど）との交点に対応して設けられた複数のメモリセル（１２８、１３０、１３２、１３４）を含んでいる。プリチャージ部（１０９−１１１など）は、プリチャージ期間にビット線対（ｂｌｕ、／ｂｌｕなど）を所定の電位にプリチャージする。スイッチ部（１１４など）は、メモリセル（１２８など）の選択時に、複数のドライバ部（１１２−１１３など）のいずれか一つが生成するスイッチ部（１１４など）を制御する信号に基づいて、メモリセルデータを伝播する。
【００１９】
本発明は、複数のセンスアンプアレイ（１４８など）に対して、１個ではなく、複数個のドライバ部（１１２−１１３など）を設けている。従って、選択されアクティブとなったセンスアンプアレイ（１４８など）を担うドライバ部（１１２−１１３）のみ動作すれば良く、１個のドライバ部（１１２−１１３など）がチャージすべきスイッチ部（１１４など）のゲート節点ｇｕの数を削減させることができる。そのため、選択されアクティブとなったセンスアンプアレイ（１４８など）において、セルデータのライト、リードに必要なセンスアンプ部（１０２など）の活性に伴う、ビット線（ｂｌｃ）の上昇幅によるスイッチ部（１１４など）のゲート節点ｇｕのセルフブートにより、従来では必要だったワード線（ＷＬＵ）に用いている昇圧電位（Ｖｐｐ）の供給を受けることなく、［メモリセルデータ伝播に必要な駆動電位］＝［電源電位（ＶＣＣ）よりも高い昇圧電位］を確保することができる。そのため、ワード線（ＷＬＵ）に用いている昇圧電位（Ｖｐｐ）を生成する回路の負荷、および消費電流を削減することができる。
【発明の効果】
【００２０】
本発明により、シェアードセンスアンプ方式でセルフブートを用いた半導体記憶装置において、回路面積を縮小し、消費電流を削減することができる。
【図面の簡単な説明】
【００２１】
【図１】図１は、特開平１０−３０２４６９号公報の半導体記憶装置の構成例を示すブロック図である。
【図２】図２は、図１におけるビット線対とセンスアンプとの関係を示す回路図である。
【図３】図３は、図２におけるビット線トランスファーゲート駆動回路の回路図である。
【図４】図４は、図１〜図３で示される半導体記憶装置の動作を示すタイミングチャートである。
【図５】図５は、本発明の第１の実施の形態に係る半導体記憶装置の構成を示すブロック図である。
【図６】図６は、本発明の第１の実施の形態に係る半導体記憶装置の動作を示すタイミングチャートである。
【図７】図７は、本発明の第２の実施の形態に係る半導体記憶装置の構成を示すブロック図である。
【図８】図８は、本発明の第２の実施の形態に係る半導体記憶装置の動作を示すタイミングチャートである。
【発明を実施するための形態】
【００２２】
以下、本発明の半導体記憶装置の実施の形態に関して、添付図面を参照して説明する。
【００２３】
（第１の実施の形態）
本発明の第１の実施の形態に係る半導体記憶装置の構成について、添付図面を参照して説明する。図５は、本発明の第１の実施の形態に係る半導体記憶装置の構成を示すブロック図である。半導体記憶装置１は、複数のセンスアンプアレイ１４８と、複数のビット線トランスファーゲート選択回路１０５と、複数のビット線トランスファーゲート非選択回路１０６とを具備している。
【００２４】
センスアンプアレイ１４８は、センスアンプ部１０２と、セルデータ増幅の際にセンスアンプ部１０２を共用・シェアするセルアレイ部１０１、１０４と、リード／ライト系素子部１０３と、ビット線対イコライズ素子としてのＮ型トランジスタ１０９、１１０、１１１及びＮ型トランジスタ１１８、１１９、１２０と、ビット線トランスファーゲート素子としてのＮ型トランジスタ１１４、１１７及びＮ型トランジスタ１２３、１２６と、Ｎ型トランジスタ１１４、１１７及びＮ型トランジスタ１２３、１２６のゲート節点に電位供給するためのドライバ素子であって通常のＮ型トランジスタ（１１４，１１７，１２３，１２６など）よりは小さい閾値電圧で活性化する低ＶＴＮ型トランジスタ１１２、１１５及び通常のＮ型トランジスタ（１１４，１１７，１２３，１２６など）よりは小さい閾値電圧で活性化する低ＶＴＮ型トランジスタ１２１、１２４と、Ｎ型トランジスタ１１３、１１６及びＮ型トランジスタ１２２、１２５と、センスアンプで増幅する際のリファレンス電位生成用のダミーセル１４６、１４７を備えている。低ＶＴＮ型トランジスタ１１２、１１５及び低ＶＴＮ型トランジスタ１２１、１２４は、電源電圧ＶＣＣで駆動される。
【００２５】
セルアレイ部１０１は、複数のワード線ＷＬＵ０〜ＷＬＵｎ（ｎは任意）、ビット線対ｂｌｕ、／ｂｌｕ、セルデータ伝播スイッチであるＮ型トランジスタ１２７、１２９およびメモリセル１２８、１３０を含んでいる。セルアレイ部１０４は、複数のワード線ＷＬＬ０〜ＷＬＬｎ（ｎは任意）、ビット線対ｂｌｌ、／ｂｌｌ、セルデータ伝播スイッチであるＮ型トランジスタ１３１、１３３およびメモリセル１３２、１３４を含んでいる。セルアレイ部１０１、１０４何れを選択、活性化するかは、アレイ選択信号ＴＧＬＰ、ＴＧＵＰにより決定され、セルデータ増幅の際はセンスアンプ部１０２を共用・シェアする。
【００２６】
ワード線ＷＬＵ０、ＷＬＵ１は、それぞれセルデータ伝播スイッチであるＮ型トランジスタ１２７、１２９のゲートに接続される。Ｎ型トランジスタ１２７、１２９のソースは、それぞれメモリセル１２８、１３０に接続される。Ｎ型トランジスタ１２７、１２９のドレインは、それぞれビット線対ｂｌｕ、／ｂｌｕに接続される。さらにワード線ＷＬＵ０、ＷＬＵ１はセンスアンプアレイ１４８単位で複数のセルアレイ部１０１に接続されている。ワード線ＷＬＬ０、ＷＬＬ１は、それぞれセルデータ伝播スイッチであるＮ型トランジスタ１３１、１３３のゲートに接続される。Ｎ型トランジスタ１３１、１３３のソースは、それぞれメモリセル１３２、１３４に接続される。Ｎ型トランジスタ１３１、１３３のドレインは、それぞれビット線対ｂｌｌ、／ｂｌｌに接続される。さらにワード線ＷＬＬ０、ＷＬＬ１はセンスアンプアレイ１４８単位で複数のセルアレイ部１０４に接続されている。
【００２７】
ビット線ｂｌｕ、／ｂｌｕのビット線トランスファーゲート素子である高耐圧ではないＮ型トランジスタ１１４、１１７と、ビット線ｂｌｌ、／ｂｌｌのビット線トランスファーゲート素子である高耐圧ではないＮ型トランジスタ１２３、１２６とは、シェアードセンスアンプ部で共有シェアするセンスアンプ部１０２と、ライトリード系素子部１０３と、ダミーセル１４６、１４７とを挟んでいる。
【００２８】
セルアレイ部１０１内のビット線対ｂｌｕ、／ｂｌｕ及びセルアレイ部１０４内のビット線対ｂｌｌ、／ｂｌｌは、それぞれビット線トランスファーゲート素子である高耐圧ではないＮ型トランジスタ１１４、１１７及びＮ型トランジスタ１２３、１２６を介して、センスアンプ部１０２の増幅節点であるビット線対ｂｌｃ、／ｂｌｃに接続される。
【００２９】
センスアンプ部１０２は、Ｐ型ＭＯＳトランジスタ１３とＮ型ＭＯＳトランジスタ１４からなるＣＭＯＳインバータと、Ｐ型ＭＯＳトランジスタ１５とＮ型ＭＯＳトランジスタ１６からなるＣＭＯＳインバータとを交差接続してなる。そして、Ｎ型のＭＯＳトランジスタ１４、１６の共通ソースはグランド電位に接続され、Ｐ型のＭＯＳトランジスタ１３、１５の共通ソースはＰ型のＭＯＳトランジスタ１７のソースに接続される。Ｐ型のＭＯＳトランジスタ１７のドレインはＶＣＣに接続され、ゲートはセンスアンプ部１０２を駆動するセンスアンプ活性信号ＳＡＰを反転するインバータ素子１１の出力が接続される。
【００３０】
ライト／リード系素子部１０３はライト／リードバス、カラムスイッチ、アドレスデコーダ等で構成される。
【００３１】
ダミーセル１４６は、センスアンプ部１０２の増幅節点であるビット線／ｂｌｃとダミーセル１４６を駆動するダミーワード線ＤＷＬ０との間で形成される容量である。ダミーセル１４７は、センスアンプ部１０２の増幅節点であるビット線ｂｌｃとダミーセル１４７を駆動するダミーワード線ＤＷＬ１との間で形成される容量である。
【００３２】
ビット線トランスファーゲート素子である高耐圧ではないＮ型トランジスタ１１４、１１７のゲート節点ｇｕ、／ｇｕは、それぞれＮ型トランジスタを２つ縦に接続したドライバ（ＶＣＣをソースとする低ＶＴであるゲート長大の低ＶＴＮ型トランジスタ１１２とＧＮＤをソースとするＮ型トランジスタ１１３、ＶＣＣをソースとする低ＶＴであるゲート長大の低ＶＴＮ型トランジスタ１１５とＧＮＤをソースとするＮ型トランジスタ１１６でそれぞれ構成されている。）の出力として接続されている。低ＶＴＮ型トランジスタ１１２、１１５のゲートはビット線トランスファーゲート選択信号ＴＧＵと接続されている。Ｎ型トランジスタ１１３、１１６のゲートはビット線トランスファーゲート非選択信号ＳＴＢＵと接続されている。
【００３３】
ビット線トランスファーゲート素子である高耐圧ではないＮ型トランジスタ１２３、１２６のゲート節点ｇｌ、／ｇｌは、それぞれＮ型トランジスタを２つ縦に接続したドライバ（ＶＣＣをソースとする低ＶＴであるゲート長大の低ＶＴＮ型トランジスタ１２１とＧＮＤをソースとするＮ型トランジスタ１２２、ＶＣＣをソースとする低ＶＴであるゲート長大の低ＶＴＮ型トランジスタ１２４とＧＮＤをソースとするＮ型トランジスタ１２５とでそれぞれ構成されている。）の出力として接続されている。低ＶＴＮ型トランジスタ１２１、１２４のゲートはビット線トランスファーゲート選択信号ＴＧＬと接続されている。Ｎ型トランジスタ１２２、１２５のゲートはビット線トランスファーゲート非選択信号ＳＴＢＬと接続されている。
【００３４】
ビット線トランスファーゲート選択信号ＴＧＵと、ビット線トランスファーゲート非選択信号ＳＴＢＵは、センスアンプ列に沿ってセンスアンプ列上に配線され、センスアンプアレイ１４８に複数本接続されている。ビット線トランスファーゲート選択信号ＴＧＬと、ビット線トランスファーゲート非選択信号ＳＴＢＬは、センスアンプ列に沿ってセンスアンプ列上に配線され、センスアンプアレイ１４８に複数本接続されている。
【００３５】
ビット線対イコライズ用バランス素子として、ソース、ドレインをビット線対に、ゲートをイコライズ信号ＰＤＬＵにそれぞれ接続されたＮ型トランジスタ１０９が配置されている。ビット線イコライズ用ＧＮＤプリチャージ素子として、ドレインをビット線ｂｌｕ、／ｂｌｕ、ソースをＧＮＤ、ゲートをイコライズ信号ＰＤＬＵにそれぞれ接続されたＮ型トランジスタ１１０、１１１が配置されている。イコライズ信号ＰＤＬＵもワード線と同じようにセンスアンプ列に沿って配線され、センスアンプアレイ１４８に複数本接続されている。ビット線対イコライズ用バランス素子として、ソース、ドレインをビット線対に、ゲートをイコライズ信号ＰＤＬＬにそれぞれ接続されたＮ型トランジスタ１１８が配置されている。ビット線イコライズ用ＧＮＤプリチャージ素子として、ドレインをビット線ｂｌｌ、／ｂｌｌ、ソースをＧＮＤ、ゲートをイコライズ信号ＰＤＬＬにそれぞれ接続されたＮ型トランジスタ１１９、１２０が配置されている。イコライズ信号ＰＤＬＬもワード線と同じようにセンスアンプ列に沿って配線され、センスアンプアレイ１４８に複数本接続している。
【００３６】
ビット線トランスファーゲート選択回路は、センスアンプ部１０２を挟むように２個（１０５、１０７）配置されている。ビット線トランスファーゲート選択回路１０５は、入力としてアレイ選択信号ＴＧＵＰ、およびアレイ活性化信号／ａｃｔを有する。アレイ活性化信号／ａｃｔをインバータ素子１３４で反転した反転信号と、アレイ選択信号ＴＧＵＰと、遅延素子１３６を介したアレイ選択信号ＴＧＵＰの遅延信号の３つを入力としたＮＡＮＤゲート１３５の出力を、インバータ素子１３７に入力し、その出力をビット線トランスファーゲート選択信号ＴＧＵとして出力する。インバータ素子１３７は、電源電圧ＶＣＣで駆動される。
【００３７】
ビット線トランスファーゲート選択回路１０７は、入力としてアレイ選択信号ＴＧＬＰ、およびアレイ活性化信号／ａｃｔを有する。アレイ活性化信号／ａｃｔをインバータ素子１３８で反転した反転信号と、アレイ選択信号ＴＧＬＰと、遅延素子１４０を介したアレイ選択信号ＴＧＬＰの遅延信号の３つを入力としたＮＡＮＤゲート１３９の出力を、インバータ素子１４１に入力し、その出力をビット線トランスファーゲート選択信号ＴＧＬとして出力する。インバータ素子１４１は、電源電圧ＶＣＣで駆動される。
【００３８】
ビット線トランスファーゲート非選択回路は、センスアンプ部１０２を挟むように２個（１０６、１０８）配置されている。ビット線トランスファーゲート非選択回路１０６は、入力としてアレイ選択信号ＴＧＬＰ、およびアレイ活性化信号／ａｃｔを有する。アレイ活性化信号／ａｃｔと、アレイ選択信号ＴＧＬＰの２つを入力としたＮＯＲゲート１４２の出力を、インバータ素子１４３に入力し、その出力をビット線トランスファーゲート非選択信号ＳＴＢＵとして出力する。
【００３９】
ビット線トランスファーゲート非選択回路１０８は、入力としてアレイ選択信号ＴＧＵＰ、およびアレイ活性化信号／ａｃｔを有する。アレイ活性化信号／ａｃｔと、アレイ選択信号ＴＧＵＰの２つを入力としたＮＯＲゲート１４４の出力を、インバータ素子１４５に入力し、その出力をビット線トランスファーゲート非選択信号ＳＴＢＬとして出力する。
【００４０】
なお、図５の例では、Ｎ型トランジスタ１１４、１１７及びＮ型トランジスタ１２３、１２６のゲート節点に電位供給するためのドライバ素子であって通常のＮ型トランジスタ（１１４，１１７，１２３，１２６など）よりは小さい閾値電圧で活性化する低ＶＴＮ型トランジスタ１１２、１１５及び通常のＮ型トランジスタ（１１４，１１７，１２３，１２６など）よりは小さい閾値電圧で活性化する低ＶＴＮ型トランジスタ１２１、１２４の組は、ビット線対毎に設けられている。しかし、本発明はこの例に限定されるものではなく、それら低ＶＴＮ型トランジスタの組が２以上のビット線対毎に（ただし、少なくとも２組以上）設けられていても良い。その場合、それら低ＶＴＮ型トランジスタの設置面積を低減できる。
【００４１】
次に、本発明の第１の実施の形態に係る半導体記憶装置の動作について説明する。
図６は、本発明の第１の実施の形態に係る半導体記憶装置の動作を示すタイミングチャートである。この図では、タイミング期間ｔ１〜ｔ６における、ＷＬＵ、ＤＷＬ、ＰＤＬＵ及びＰＤＬＬ（ＰＤＬＵ／Ｌで表示）、／ａｃｔ、ＴＧＵ、ＴＧＬ、ＳＡＰ、及びｂｌｕ、／ｂｌｕの変化をグラフ上側（接地電位ＧＮＤ〜（電源電位ＶＣＣ）〜昇圧電位Ｖｐｐ）で示し、ｇｕ、／ｇｕ、ｂｌｃ、／ｂｌｃの変化をグラフ下側（接地電位ＧＮＤ〜電源電位ＶＣＣ）で示している。なお、アレイ選択信号ＴＧＵＰ、ＴＧＬＰ、ビット線トランスファーゲート非選択信号ＳＴＢＵ、ＳＴＢＬは記載を省略している。以下、この図の例では、図５の上側のセルアレイ部１０１のメモリセル１２８が選択される例を示す。その際、アレイ選択信号ＴＧＬＰはＬｏｗレベル（ＧＮＤ）、ＴＧＵＰはＨｉｇｈレベル（ＶＣＣ）になり、Ｎ型トランジスタ１２３、１２６はオフするので、セルアレイ部１０１と１０４で共用・シェアしているセンスアンプ部１０２は、セルアレイ部１０１のメモリセルのデータの増幅のために活性化する。説明は省略するが、図５の下側のセルアレイ部１０４のメモリセル１３２が選択される場合は、アレイ選択信号ＴＧＬＰとＴＧＵＰの状態が逆になるだけで、それ以降は同様の動作をする。
【００４２】
（１）スタンバイのタイミング期間ｔ１
ビット線対イコライズ信号ＰＤＬＵ、ＰＤＬＬのＨｉｇｈレベル（ＶＣＣ）により、ビット線対ｂｌｕ、／ｂｌｕがバランスし、プリチャージされている（ＧＮＤ）。その時間、ビット線トランスファーゲート選択回路１０５、１０７の出力であるビット線トランスファーゲート選択信号ＴＧＵ、ＴＧＬは、アレイ活性化信号／ａｃｔのＨｉｇｈレベル（ＶＣＣ）によりＬｏｗレベル（ＧＮＤ）となる。また、アレイ選択信号ＴＧＵＰ、ＴＧＬＰのデコード状態に関係なく、アレイ活性化信号／ａｃｔはＨｉｇｈレベル（ＶＣＣ）であるため、ビット線トランスファーゲート非選択信号ＳＴＢＵ、ＳＴＢＬ（図６にて図示されず）はＨｉｇｈレベル（ＶＣＣ）になり、セルフブート節点ｇｕ、／ｇｕ、ｇｌ、／ｇｌはＧＮＤレベルに初期化されている。
【００４３】
（２）スタンバイ解除、アレイ選択とセルフブート節点へのプリチャージ開始のタイミング期間ｔ２
アレイ選択信号ＴＧＵＰ、ＴＧＬＰのデコードとアレイ活性化信号／ａｃｔはＬｏｗ（ＧＮＤ）で、選択アレイ側（セルアレイ部１０１側）のビット線トランスファーゲート選択信号ＴＧＵがＨｉｇｈ（ＶＣＣ）となり、非選択アレイ側（セルアレイ部１０４側）のビット線トランスファーゲート選択信号ＴＧＬはＬｏｗ（ＧＮＤ）のままである。これにより共有・シェアしているセンスアンプ部１０２は、セルアレイ部１０１のメモリセルのデータの増幅のために活性化することになる。選択アレイ側のビット線トランスファーゲートである高耐圧ではないＮ型トランジスタ１１４、１１７のゲート入力信号（ｇｕ、／ｇｕ）を出力するビット線トランスファーゲート活性素子である低ＶＴＮ型トランジスタ１１２、１１５は、セルフブート節点ｇｕ、／ｇｕへプリチャージを開始する。それと並行して選択アレイ側のビット線イコライズ信号ＰＤＬＵがＬｏｗレベル（ＧＮＤ）になり、ビット線対ｂｌｕ、／ｂｌｕのバランス、プリチャージを解除する。
【００４４】
（３）ワード活性、セルフブート節点プリチャージのタイミング期間ｔ３
セルフブートの節点である高耐圧ではないＮ型トランジスタ１１４、１１７のゲート節点ｇｕ、／ｇｕは負荷容量が小さく、高耐圧ではないＮ型トランジスタ１１４、１１７の両方のゲート節点電位は
ＶＣＣ−Ｖｔｎ１１２（Ｖｔｎ１１２：低ＶＴＮ型トランジスタ１１２の閾値、
Ｖｔｎ１１２≒Ｖｔｎ１１５（：低ＶＴＮ型トランジスタ１１５の閾値、低ＶＴＮ型トランジスタ１１２と同じものを使用するため、閾値はプロセスばらつき分を含め、ほぼ同じ））
に設定される。並行してワード線ＷＬＵ０の活性（Ｖｐｐ）により、セル１２８のデータが、ビット線ｂｌｕに伝搬し、続いてビット線トランスファーゲートである高耐圧ではないＮ型トランジスタ１１４を経由して、センスアンプ内ビット線ｂｌｃに伝搬する。それと共に、ダミーワード線ＤＷＬ０の活性（Ｖｐｐ）により、ダミーセル１４６の容量分の電荷が、センスアンプ内ビット線／ｂｌｃに伝搬、ＧＮＤレベルから僅かに電位を持ち上げ、続いてビット線トランスファーゲートである高耐圧ではないＮ型トランジスタ１１７を経由して、ビット線／ｂｌｕに伝播する。
【００４５】
（４）センスアンプ活性、セルフブート開始のタイミング期間ｔ４
センスアンプ活性信号ＳＡＰの活性（ＶＣＣ）により、センスアンプ部１０２による増幅が開始され、センスアンプ内ビット線ｂｌｃ電位が上昇する。それが、ビット線トランスファーゲートである高耐圧ではないＮ型トランジスタ１１４を経由して、ビット線ｂｌｕ電位を上昇させる。ビット線ｂｌｕの電位上昇に伴い、ビット線トランスファーゲートである高耐圧ではないＮ型トランジスタ１１４のセルフブートゲート節点ｇｕがセルフブートによりＶＣＣ以上に上昇する。ＶＣＣ以上に上昇した電位がＶＣＣ＋Ｖｔｎ１１２（Ｖｔｎ１１２：低ＶＴＮ型トランジスタ１１２の閾値）に到達した時点で、メモリセル１２８への書き込み電圧（ビット線ｂｌｕの電位）がＶＣＣとなり、読み出す際に必要十分な電荷を確保することが可能となる。セルフブートゲート節点ｇｕはセンスアンプ部１０２の活性期間中、ｂｌｕの電位降下がないため、ブートされた電位を保持する。セルフブートゲート節点／ｇｕの電位はセンスアンプ部１０２活性の影響を受けることなく、低ＶＴＮ型トランジスタ１１５を経由したＶＣＣ−Ｖｔｎ１１５（Ｖｔｎ１１５：低ＶＴＮ型トランジスタ１１５の閾値）に落ち着く。
【００４６】
（５）内部初期化開始、およびセルフブート終了のタイミング期間ｔ５
メモリセル１２８の再書き込み電荷を確保した後、ワード線ＷＬＵ０、ダミーワード線ＤＷＬ０が非活性（ＧＮＤ）になる。続くセンスアンプ活性信号ＳＡＰの非活性（ＧＮＤ）を受け、ビット線トランスファーゲートである高耐圧ではないＮ型トランジスタ１１４のゲート節点ｇｕはＧＮＤレベルに向かう。アレイ活性化信号／ａｃｔのＨｉｇｈレベル（ＶＣＣ）を受けて、ビット線トランスファーゲート選択信号ＴＧＵはＬｏｗレベル（ＧＮＤ）となる。ビット線トランスファーゲート非選択信号ＳＴＢＵはＨｉｇｈレベル（ＶＣＣ）となり、ビット線／ｂｌｕのビット線トランスファーゲートである高耐圧ではないＮ型トランジスタ１１７のゲート節点／ｇｕも、ＧＮＤレベルに落ち着く。ビット線対ｂｌｕ、／ｂｌｕはビット線対イコライザＰＤＬＵのＨｉｇｈレベル（ＶＣＣ）を受け、ＧＮＤレベルにバランス、プリチャージされる。
【００４７】
（６）初期化が行われたタイミング期間ｔ６
以降、内部は、それまでのｔ１からｔ５を繰り返し動作する。
【００４８】
複数のワード線と、ワード線と交差する複数のビット線対により構成され、センスアンプのＰ型トランジスタとＮ型トランジスタの両方を共有するシェアードセンスアンプを用いる半導体記憶装置の場合、センスアンプからビット線へのデータＨｉｇｈ伝播時、トランスファーゲートのＶＴ（閾値）分の電位低下を避けるため、ビット線トランスファーゲートのゲートに昇圧電位を供給することが不可欠となる。特許文献１の例（図１〜図４）では、図３に示すように、ビット線のデータ伝播時にブートが不可欠のビット線トランスファーゲートを駆動する節点ＢＬＴｌ、ＢＬＴｒが長配線で容量負荷が大きいため、ブート前に十分な電荷を充電すべく、駆動用インバータ６２、６５に昇圧電圧Ｖｐｐを用い、前段のドライバであるＮ型トランジスタＮ１０、Ｎ１２のゲートに昇圧電位Ｖｐｐを印加し、その出力をＶＣＣとする構成であった。
【００４９】
しかし、本実施の形態では、図５に示すように、上記ブートが不可欠な節点をセンスアンプ列単位（センスアンプアレイ１４８毎）で分割したことにより、セルフブート節点ｇｕ（、／ｇｕ、ｇｌ、／ｇｌ）で示すようなビット線トランスファーゲートであるＮ型トランジスタ１１４（、１１７、１２３、１２６）のゲート容量と、セルフブート節点ｇｕ（、／ｇｕ、ｇｌ、／ｇｌ）に電位を供給するドライバである低ＶＴＮ型トランジスタ１１２とＮ型トランジスタ１１３（、低ＶＴＮ型トランジスタ１１５とＮ型トランジスタ１１６、低ＶＴＮ型トランジスタ１２１とＮ型トランジスタ１２２、低ＶＴＮ型トランジスタ１２４とＮ型トランジスタ１２５）の拡散層容量のみとすることでセルフブートがかかる節点の負荷を極小化、セルフブート実行前の電位確保を十分に確実にして効率良くブートがかかるようにしている。
【００５０】
それに加えて、更に図５の低ＶＴＮ型トランジスタ１１２（、１１５、１２１、１２４）で示すＶＣＣ供給側素子に低ＶＴトランジスタを使用することによって、セルフブート節点ｇｕ（、／ｇｕ、ｇｌ、／ｇｌ）に電位を供給するドライバのゲートにＶＣＣレベルの昇圧回路により生成される昇圧電位Ｖｐｐではなく通常の周辺回路に使用しているＶＣＣを印加し、出力電位を“ＶＣＣ−ＶＴＮ（低ＶＴトランジスタ（低ＶＴＮ型トランジスタ１１２（、１２１、１１５、１２４））の閾値）”、とすることができる。ＶＴＮが小さいため（ＶＣＣ−ＶＴＮ）をセルフブーストするとＶＣＣを超えることができるからである。低ＶＴトランジスタのＶＴＮは、通常のＮ型トランジスタに比べ小さいため、出力電位ＶＣＣ−ＶＴＮとＶＣＣの差は、ＳＡＰ活性に伴うセルフブートにより上昇する電位幅よりはるかに小さく、セルフブート時、センスアンプ１４９内Ｈｉｇｈ側ビット線ｂｌｃからメモリセル１０１内Ｈｉｇｈ側ビット線ｂｌｕに最大電位であるＶＣＣレベルを伝播できる出力、ＶＣＣ＋ＶＴＮをセルフブート節点ｇｕに出力することが十分可能である。そのため、ワード線ドライバを除く昇圧電位Ｖｐｐ生成回路の削除が可能になり、昇圧電位Ｖｐｐ供給能力の省電力化、具体的には、電圧比較等を含む昇圧電源生成回路、ポンピング回路、オシレータ等の規模縮小による消費電流の削減という効果がある。なお、本実施の形態では、特許文献１の例に比べブート直前のビット線トランスファーゲートのゲート節点電位が上記低ＶＴの閾値分だけ低くなるが、同節点の容量負荷が、特許文献１の例の長配線分に比べ著しく微小であるため、ブート電位不足にはならない。
【００５１】
（第２の実施の形態）
本発明の第１の実施の形態に係る半導体記憶装置の構成について、添付図面を参照して説明する。図７は、本発明の第２の実施の形態に係る半導体記憶装置の構成を示すブロック図である。この半導体記憶装置１ａは、第１の実施の形態の半導体記憶装置１（図５）で示されたビット線対をＧＮＤプリチャージ方式からＨｆＶｃｃ（≒ＶＣＣ×０．５）プリチャージ方式に変更した回路を用いている。半導体記憶装置１ａ（図７）は、半導体記憶装置１（図５）と比較して本発明の特徴部分に変更はないが、ＨｆＶｃｃプリチャージ方式を用いているので、回路構成に関して以下の３つの点で異なっている。
【００５２】
（ａ）第１の相違点は、
ＧＮＤプリチャージ方式では注目セルのビット線がＨｉｇｈなのかＬｏｗ判定するために必要とされた比較用リファレンスレベル生成のためのダミーワード系回路（ＤＷＬ０、ＤＷＬ１を含む）が不要になる。
（ｂ）第２の相違点は、
ＧＮＤプリチャージ方式ではビット線のイコライズレベル（ＧＮＤ）と、ＰＤＬＵ、ＰＤＬＬの活性時との電位差、いわゆるＶＧＳ（ゲート、ソース間電圧、実質ＶＣＣ）が十分あり、ビット線対は問題なくイコライズできるが、ＨｆＶｃｃ方式では、ビット線のイコライズレベルがＨｆＶｃｃ（≒ＶＣＣ×０．５）になってしまうため、いわゆるＶＧＳがＧＮＤプリチャージ方式の半分になってしまうため、ＰＤＬＵ、ＰＤＬＬの活性時の電位を昇圧する必要がある。ＰＤＬＵ、ＰＤＬＬの活性時の電位は、昇圧電位Ｖｐｐ電位までは必要ないものの、ＶＣＣより図７で示したＮ型トランジスタ１０９、１１０、１１１、１１８、１１９、１２０のＶＴを超える程度に昇圧した電位Ｖｐｐ２を必要とする。ただし、高耐圧トランジスタは使用せず、電位供給の最適化で対応可能な範囲内である。
（ｃ）半導体記憶装置１（図５）のセンスアンプ部１０２では、スウィング幅がＧＮＤからＶＣＣ近傍であった。しかし、本方式（半導体記憶装置１ａ（図７））のセンスアンプ部１４９では、スウィング幅がＨｆＶｃｃからＶＣＣ近傍になるため、セルフブートの昇圧幅が減少する。ただし、これも図７で示したＮ型トランジスタ１１４、１１７、１２３、１２６のチャネル幅Ｗ、および低ＶＴＮ型トランジスタ１１２、１１５、１２１、１２１のチャネル長Ｌの最適化で電位伝播に必要なブートレベルは十分に確保できる。
【００５３】
本実施の形態の半導体記憶装置１ａは、図７に示すような回路構成をしている。半導体記憶装置１と比較して、センスアンプ部１４９にセンスアンプ活性信号ＳＡＮが追加されている点とダミーワード系素子が削除されている点以外は、基本的に変更はない。
【００５４】
センスアンプ部１４９は、Ｐ型ＭＯＳトランジスタ１３とＮ型ＭＯＳトランジスタ１４からなるＣＭＯＳインバータと、Ｐ型ＭＯＳトランジスタ１５とＮ型ＭＯＳトランジスタ１６からなるＣＭＯＳインバータとを交差接続してなる。そして、Ｎ型ＭＯＳトランジスタ１４、  １６の共通ソースはＮ型のＭＯＳトランジスタ１８のソースに接続される。Ｎ型ＭＯＳトランジスタ１８のドレインはグランド電位に接続され、ゲートには、センスアンプ部１４９を駆動するセンスアンプ活性信号ＳＡＮを、インバータ素子１２で反転した信号を接続する。Ｐ型のＭＯＳトランジスタ１３、１５の共通ソースには、Ｐ型のＭＯＳトランジスタ１７のソースが接続される。Ｐ型のＭＯＳトランジスタ１７のドレインはＶＣＣに接続し、ゲートには、センスアンプ部１４９を駆動するセンスアンプ活性信号ＳＡＰを、インバータ素子１１で反転した信号を接続する。
【００５５】
制御とそれに伴う動作はプリチャージ電位とブート幅以外、第１の実施の形態と同様である。なお、第１の実施の形態におけるセンスアンプアレイ１４８は本実施の形態におけるセンスアンプアレイ１５０に相当する。
【００５６】
次に、本発明の第２の実施の形態に係る半導体記憶装置の動作について説明する。
図８は、本発明の第２の実施の形態に係る半導体記憶装置の動作を示すタイミングチャートである。この図では、タイミング期間ｔ１〜ｔ６における、ＷＬＵ、ＰＤＬＵ及びＰＤＬＬ（ＰＤＬＵ／Ｌで表示）、／ａｃｔ、ＴＧＵ、ＴＧＬ、ＳＡＰ及びＳＡＮ、及びｂｌｕ、／ｂｌｕの変化をグラフ上側（接地電位ＧＮＤ〜（ＨｆＶｃｃ）〜（電源電位ＶＣＣ）〜（昇圧電位Ｖｐｐ２）〜昇圧電位Ｖｐｐ）で示し、ｇｕ、／ｇｕ、ｂｌｃ、／ｂｌｃの変化をグラフ下側（接地電位ＧＮＤ〜（ＨｆＶｃｃ）〜電源電位ＶＣＣ）で示している。なお、アレイ選択信号ＴＧＵＰ、ＴＧＬＰ、ビット線トランスファーゲート非選択信号ＳＴＢＵ、ＳＴＢＬは記載を省略している。以下、この図の例では、図７の上側のセルアレイ部１０１のメモリセル１２８が選択される例を示す。その際、アレイ選択信号ＴＧＬＰはＬｏｗレベル（ＧＮＤ）、ＴＧＵＰはＨｉｇｈレベル（ＶＣＣ）になり、Ｎ型トランジスタ１２３、１２６はオフするので、セルアレイ部１０１と１０４で共用、シェアしているセンスアンプ部１０２は、セルアレイ部１０１のメモリセルのデータの増幅のために活性化する。説明は省略するが、図７の下側のセルアレイ部１０４のメモリセル１３２が選択される場合は、アレイ選択信号ＴＧＬＰとＴＧＵＰの状態が逆になるだけで、それ以降は同様の動作をする。
【００５７】
（１）スタンバイのタイミング期間ｔ１
ビット線をバランスするのに十分な昇圧電位Ｖｐｐ２（ＶＣＣ＋（Ｎ型トランジスタ１０９〜１１１、１１８〜１２０の閾値より高い電位））を供給するビット線対イコライズ信号ＰＤＬＵ、ＰＤＬＬはＨｉｇｈレベル（Ｖｐｐ２）により、ビット線対ｂｌｕ、／ｂｌｕがバランス、ＨｆＶｃｃ電位にプリチャージされている。それ以外は第１の実施の形態での（１）と同じであるため、記載を省略する。
【００５８】
（２）スタンバイ解除、アレイ選択とセルフブート節点へのプリチャージ開始のタイミング期間ｔ２
ビット線対のプリチャージ電位（ＨｆＶｃｃ）以外は第１の実施の形態での（２）と差異がないため、記載を省略する。
【００５９】
（３）ワード活性、セルフブート節点プリチャージのタイミング期間ｔ３
特許文献１の例（図１〜図４）では複数のセンスアンプアレイ３０に接続されて長配線となる制御信号ＢＬＴｌ、ＢＬＴｒに対し、本実施の形態ではセルフブートの節点である高耐圧ではないＮ型トランジスタ１１４、１１７のゲート節点ｇｕ、／ｇｕは負荷容量が小さく、高耐圧ではないＮ型トランジスタ１１４，１１７、両方のゲート節点電位は、
ＶＣＣ−Ｖｔｎ１１２（Ｖｔｎ１１２：低ＶＴＮ型トランジスタ１１２の閾値、
Ｖｔｎ１１２≒Ｖｔｎ１１５（：低ＶＴＮ型トランジスタ１１５の閾値、低ＶＴＮ型トランジスタ１１２と同じものを使用するため、閾値はプロセスばらつき分を含め、ほぼ同じ））
に設定される。並行してワード線ＷＬＵ０の活性（Ｖｐｐ）により、セル１２８のデータが、ビット線ｂｌｕに伝搬し、続いてビット線トランスファーゲートである高耐圧ではないＮ型トランジスタ１１４を経由して、センスアンプ内ビット線ｂｌｃに伝搬する。それと共に、センスアンプ内ビット線／ｂｌｃは、ビット線トランスファーゲートである高耐圧ではないＮ型トランジスタ１１７を経由してビット線／ｂｌｕと共にＨｆＶｃｃ電位を維持する。
【００６０】
（４）センスアンプ活性、セルフブート開始のタイミング期間ｔ４
センスアンプ活性信号ＳＡＰおよびＳＡＮの活性（ＶＣＣおよびＧＮＤ）により、センスアンプ部１４９による増幅が開始され、センスアンプ内ビット線ｂｌｃ電位が上昇し、センスアンプ内ビット線／ｂｌｃ電位が下降し始める。それが、ビット線トランスファーゲートである高耐圧ではないＮ型トランジスタ１１４を経由して、第１の実施の形態よりはＨｆＶｃｃ分だけ小さくビット線ｂｌｕの電位を上昇させる。ビット線ｂｌｕの電位上昇に伴い、ビット線トランスファーゲートである高耐圧ではないＮ型トランジスタ１１４のセルフブートゲート節点ｇｕがセルフブートによりＶＣＣ以上に上昇する。ＶＣＣ以上に上昇した電位がＶＣＣ＋Ｖｔｎ１１２（Ｖｔｎ１１２：低ＶＴＮ型トランジスタ１１２の閾値）に到達した時点で、メモリセル１２８への書き込み電圧（ビット線ｂｌｕの電位）がＶＣＣとなり、読み出す際に必要十分な電荷を確保することが可能となる。セルフブートゲート節点ｇｕはセンスアンプ部１４９の活性期間中、ｂｌｕの電位降下がないため、ブートされた電位を保持する。セルフブート節点／ｇｕの電位は最終的に、Ｎ型トランジスタ１１５を経由したＶＣＣ−Ｖｔｎ１１５（Ｖｔｎ１１５：低ＶＴＮ型トランジスタ１１５の閾値）に落ち着く。
【００６１】
（５）内部初期化開始、およびセルフブート終了のタイミング期間ｔ５
メモリセル１２８の再書き込み電荷を確保した後、ワード線ＷＬＵ０が非活性（ＧＮＤ）になる。続くセンスアンプ活性信号ＳＡＰおよびＳＡＮの非活性（ＧＮＤおよびＶＣＣ）を受け、ビット線トランスファーゲートである高耐圧ではないＮ型トランジスタ１１４のゲート節点ｇｕはＧＮＤレベルに向かう。アレイ活性化信号／ａｃｔはＨｉｇｈレベル（ＶＣＣ）を受けて、ビット線トランスファーゲート選択信号ＴＧＵはＬｏｗレベル（ＧＮＤ）となる。ビット線トランスファーゲート非選択信号ＳＴＢＵはＨｉｇｈレベル（ＶＣＣ）となり、ビット線／ｂｌｕのビット線トランスファーゲートである高耐圧ではないＮ型トランジスタ１１７のゲート節点／ｇｕも、ＧＮＤレベルに落ち着く。ビット線対ｂｌｕ、／ｂｌｕはビット線対イコライザＰＤＬＵのＨｉｇｈレベル（Ｖｐｐ２）を受け、ＨｆＶｃｃ電位にバランス、プリチャージされる。
【００６２】
（６）初期化が行われたタイミング期間ｔ６
以降、内部は、それまでのｔ１からｔ５を繰り返し動作する。
【００６３】
本実施の形態に示されるように、ビット線のプリチャージ方式における第１の実施の形態で示された技術は、１／２（Ｈａｌｆ）ＶＣＣ方式でも適用でき、第１の実施の形態と同様の効果も得られる。そのため、本発明は活用範囲が広い。
【００６４】
本発明は少なくとも以下の効果を有している。
（Ｉ）第１の効果として、消費電流の削減がある。その理由としては、本発明はビット線トランスファーゲート選択回路に昇圧電位Ｖｐｐ電位を供給することなくセルフブートを得られるため、昇圧電位Ｖｐｐ生成回路の負荷削減ができるからである。
（ＩＩ）第２の効果として、回路面積の縮小がある。その理由としては、昇圧電位Ｖｐｐ生成回路、および関連回路の規模縮小、アレイ内部における高耐圧トランジスタが不要となるからである。
【００６５】
本発明は上記各実施の形態に限定されず、本発明の技術思想の範囲内において、各実施の形態は適宜変形又は変更され得ることは明らかである。
【符号の説明】
【００６６】
１    半導体記憶装置
１０１、１０４    セルアレイ部
１０２、１４９    センスアンプ部
１０３    ライト／リード系素子部
１０５、１０７    ビット線トランスファーゲート選択回路
１０６、１０８    ビット線トランスファーゲート非選択回路
Ｑ２９、１０９、１１８    Ｎ型トランジスタ
Ｑ３０、Ｑ３１、１１０、１１１、１１９、１２０    Ｎ型トランジスタ
Ｎ１０、Ｎ１２    Ｎ型トランジスタ
１１２、１１５、１２１、１２４    低ＶＴＮ型トランジスタ
Ｎ１１、Ｎ１３、１１３、１１６、１２２、１２５    Ｎ型トランジスタ
１１４、１１７、１２３、１２６    Ｎ型トランジスタ
６２、６３、６５、６６    インバータ素子
Ｑ２５、Ｑ２７、１３、１５    Ｐ型ＭＯＳトランジスタ
Ｑ２６、Ｑ２８、１４、１６    Ｎ型ＭＯＳトランジスタ
１７    Ｐ型ＭＯＳトランジスタ
１８    Ｎ型ＭＯＳトランジスタ
１１、１２    インバータ素子
ＤＣ１、ＤＣ２、１４６、１４７    ダミーセル
Ｑ１、Ｑ２、１２７、１２９、１３１、１３３、    Ｎ型トランジスタ
Ｃ１、Ｃ２    容量
１２８、１３０、１３２、１３４    メモリセル
６１、６４、１３５、１３９    ＮＡＮＤゲート
１３７、１４１    インバータ素子
１４３、１４５    インバータ素子
１３６、１４０    遅延素子
１４２、１４４    ＮＯＲゲート
１０、２０    メモリセルアレイ
３０、１４８、１５０    センスアンプアレイ
ＭＣ１、ＭＣ２  メモリセル
ＢＬ、／ＢＬ、ｂｌｕ、／ｂｌｕ、ｂｌｌ、／ｂｌｌ    ビット線対
ＷＬ１、ＷＬ２、ＷＬＵ０〜ＷＬＵｎ、ＷＬＬ０〜ＷＬＬｎ    ワード線
ＤＷＬ１、ＤＷＬ２、ＤＷＬ０    ダミーワード線
ＳＡ    センスアンプ
ＢＰ    プリチャージ回路
Ｑ００〜Ｑ１１    ビット線トランスファーゲート
４２、４４    ビット線トランスファーゲート駆動回路
Ｃ００〜Ｃ１１    結合容量
Ｎ１４、Ｎ１５、Ｎ１６    クランプ用トランジスタダイオード
Ｖｐｐ    昇圧電圧
Ｖｐｐ２    昇圧電圧
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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