(57)【要約】【課題】高速量子化器および最適化された時間遅延を提供する。【解決手段】高速量子化器コンパレータの装置と方法は、３部を含む：プリアンプ部、再生ラッチ部、およびデータラッチ部。時間遅延は、再生ラッチ出力の最初の電圧を変えることによって減少される。電流源はコンパレータの底部に提供され、時間遅延最適化を可能にする。ＰＭＯＳ同等化スイッチが停止されたとき、クロック信号をフィードスルーにし、出力に電荷の注入を提供する。これらの電荷によって、コンパレータの時間遅延が可変となる。リセット時間が比較時間より長いために、非常に低い電流が出力電圧を決定する。【選択図】図２
2012109971.tif 000002
【特許請求の範囲】
【請求項１】
遅延時間を最適化するための高速量子化器コンパレータであって、
少なくとも再生ラッチであって、第１の再生ラッチ出力と第２の再生ラッチ出力との間に同等化スイッチを含む、再生ラッチと、
前記再生ラッチの底部に位置する電流源であって、リセット時間の間に、前記同等化スイッチが作動する、電流源と
を含むことを特徴とする高速量子化器コンパレータ。
【請求項２】
前記電流源は低ＤＣ電流を提供することを特徴とする請求項１に記載の高速量子化器コンパレータ。
【請求項３】
前記再生ラッチは、前記再生ラッチの底部に比較スイッチを含み、比較時間の間に、前記比較スイッチが作動することを特徴とする請求項１または２に記載の高速量子化器コンパレータ。
【請求項４】
前記再生ラッチの前方に接続された少なくともプリアンプと、
前記再生ラッチの次に接続された少なくともデータラッチと
をさらに含むことを特徴とする請求項１乃至３のいずれかに記載の高速量子化器コンパレータ。
【請求項５】
時間遅延は、前記プリアンプによって前記再生ラッチの再生ラッチ出力へ提供される最初の電圧を通じて減少され、最適化されることを特徴とする請求項４に記載の高速量子化器コンパレータ。
【請求項６】
変調器ループ遅延時間を最適化するための高速量子化器コンパレータのための方法であって、
ＤＣ電流によって再生ラッチの出力にバイアスをかけることと、
同等化スイッチを停止することと、
前記同等化スイッチの前記停止からクロック信号を送り込むことと、
前記同等化スイッチの前記停止から電荷を少なくとも第１の再生ラッチ出力と第２の再生ラッチ出力に注入することであって、時間遅延は少なくとも前記第１の再生ラッチ出力と前記第２の再生ラッチ出力への電荷の注入に基づき変化する、電荷を注入することと
を備えたことを特徴とする方法。
【発明の詳細な説明】
【技術分野】
【０００１】
（関連出願の相互参照）
本出願は、参照により本明細書に組み込まれている、２０１０年１１月１８日に出願した米国特許仮出願第６１／４１５，０４１号の利益を主張する。
【０００２】
本発明は、低歪みデルタシグマ変調器のためのアーキテクチャに関し、特に高速量子化器および最適化された時間遅延を提供する方法に関する。
【背景技術】
【０００３】
幅広い製品が、アナログデジタルコンバータ（ＡＤＣ）およびデジタルアナログコンバータ（ＤＡＣ）を形成する高速回路を組み込んでいる。これらはデルタシグマ（ΔΣ）変調器を含む。これら製品の性能予想は、常に、電力消費を制限または減少させながら、より良い線形性およびバンド幅を達成するように推進されている。信号処理の領域は通常、強化された仕様を要求する。これら要求は、サイズ、コスト、複雑性、電力、速度、信号バンド幅、ノイズおよび安定性などの相反する特性を伴う。この増加された性能を要求する製品は、オーディオ、ビデオ、およびＲＦの応用における、データおよび信号の送受信機を含む。
【０００４】
変調器の性能を向上させる方法は、高次の、低歪みのアーキテクチャを使用することを含んでいる。これは加算器の入力の数の増加および係数の増加を伴う。加算器の入力の増加によって効率的なフィードバックが得られる一方、不安定性も増加する。不安定性は、回路遅延、特にループ遅延の結果であることもある。
【０００５】
図１は、量子化器１５５を含む、既知の３次の変調器のブロック図１００である。言及したように、加算器の入力の数および係数が増加するにつれて、加算器フィードバック因子βは小さくなり、よって広いバンド幅または良い位相マージンを得るには電力消費が高くなる。図１の回路において、入力Ｕ１１０は加算ノード１０５および１１５に入力される。加算ノード１１５の出力は積算器１２０の入力に入力される。積算器１２０の出力は、フィードフォーワード経路１２５の入力および加算ノード１３０の入力に入力される。加算ノード１３０の出力は積算器１３５の入力に入力される。積算器１３５の出力は、フィードフォーワード経路１４０の入力および積算器１４５の入力に入力される。積算器１４５の出力は、フィードバック経路１５０の入力に入力され、この出力は加算ノード１３０に入力される。積算器１４５の出力も、加算ノード１０５に入力され、この出力は量子化器１５５に入力される。量子化器の出力は、ＤＡＣ１６０とデジタル出力フィードバック経路によって加算ノード１１５に戻り、また出力Ｖ１６５を提供する。
【０００６】
電力消費が増加することなく、安定性を維持しながら、低歪みおよび広いバンド幅を提供する技術が必要である。
【発明の概要】
【０００７】
実施形態は、低歪みアーキテクチャと減少されたループ遅延を提供し、安定性を制御する。ダブルサンプリング、量子化、およびダイナミックエレメントマッチング（ＤＥＭ）がオーバーラップ時間なしで遂行される。時間遅延を減少させることで、アナログ加算器の電力を節約することができる。
【０００８】
本発明の一実施形態は、遅延時間を最適化する高速量子化器コンパレータデバイスであり、少なくとも第１部のプリアンプと、少なくとも第２部の再生ラッチとを含み、再生ラッチの後部に電流源と、少なくとも第３部のデータラッチとを含み、時間遅延は、最初の電圧を通じて減少され、最適化される。
【０００９】
他の実施形態は、変調器ループ遅延時間を最適化するための高速量子化器コンパレータのための方法であり、この方法は、ＰＭＯＳ同等化スイッチを停止することと、ＰＭＯＳ同等化スイッチの停止からクロック信号を送り込むことと、ＰＭＯＳ同等化スイッチの停止から電荷を少なくとも再生ラッチ出力Ａと再生ラッチ出力Ｂに注入することとのステップを備え、時間遅延は、少なくとも再生ラッチ出力Ａと再生ラッチ出力Ｂへの電荷の注入に基づき、変化する。
【００１０】
ここに記述されている特長と利点は、包括的なものではなく、特に、多くの付加的な特徴と利点は、図、明細書および特許請求の範囲を見ることにより、当業者には明らかであろう。さらに、明細書内で使用されている言語は原則的に読みやすさと教授の目的で選択されており、発明の主題の範囲を限定するために選択されているのではない。
【図面の簡単な説明】
【００１１】
【図１】量子化器を含む既知の３次の変調器のブロック図である。
【図２】本発明の一実施形態に従って構築された高速量子化器コンパレータを示す回路図である。
【図３】本発明の一実施形態に従って構築された高速量子化器コンパレータの方法を示すフローチャートである。
【発明を実施するための形態】
【００１２】
以下の詳細な記述は、添付の図を参照しながら、現在主張している発明の例示の実施形態を提供する。記述は実例となるよう意図され、本発明の範囲を限定するものではない。実施形態は、当業者が主題の発明を実施することができるように十分詳細に記述されている。他の実施形態は、主題の発明の精神または範囲を逸脱することなくある程度の変更とともに実施されることができる。
【００１３】
図２は高速量子化器コンパレータ回路の実施形態２００を示す。回路は３ステージを含む：第１のプリアンプ部２０５、第２の再生ラッチ部２１０、および第３のデータラッチ部２１５。接続はＶＤＤ供給接続２２０および接地接続２２５を含む。入力はＶＢ２３０、ＩＮＰ２３５、およびＩＮＮ２４０を含む。スイッチはΦｃスイッチ２４５および２５０を含む。出力は再生ラッチ出力Ａ２５５、再生ラッチ出力Ｂ２６０、ＯＵＴ２６５および２７０を含む。
【００１４】
第２の再生ラッチ部２１０は、再生ラッチ出力Ａ２５５と再生ラッチ出力Ｂ２６０との間にＰＭＯＳ同等化スイッチ２４５を含む。第２の再生ラッチ部２１０は、コンパレータ再生ラッチ２１０の底部に、接地に接続されているＮＭＯＳ比較スイッチ２５０を含む。ＰＭＯＳ同等化スイッチ２４５とＮＭＯＳ比較スイッチ２５０とは、交互に作動、または停止される。
【００１５】
第１のプリアンプ部２０５はトランジスタ２７５を電流源として含む。
【００１６】
第２の再生ラッチ部２１０はトランジスタ２８０を電流源として含む。電流源２８０がコンパレータ再生ラッチ２１０の底部に位置することから、時間遅延を最適化することができる。
【００１７】
第１の期間は、信号Φｃ＝「Ｈ」のとき、比較時間である。第２の期間は、信号Φｃ＝「Ｌ」のとき、リセット時間である。
【００１８】
第１の期間において、ＰＭＯＳ同等化スイッチ２４５は、停止しているとき（ＮＭＯＳ比較スイッチ２５０が作動しているとき）再生ラッチ出力Ａ２５５および再生ラッチ出力Ｂ２６０に電荷を注入する。次に、第２の期間において、ＰＭＯＳ同等化スイッチ２４５は、作動しているとき（ＮＭＯＳ比較スイッチ２５０が停止しているとき）出力Ａおよび出力Ｂの電圧をリセットする。出力Ａおよび出力Ｂのリセット電圧は、ラッチ値を変更することができる。出力Ａおよび出力Ｂの同等化電圧は、ＰＭＯＳ同等化スイッチ２４５が作動しているときの再生ラッチの論理閾値と等しいため、注入された電荷の効果は減少されることができる。
【００１９】
第２の期間において、コンパレータ再生ラッチ２１０の底部に位置する電流源２８０は、ＮＭＯＳ比較スイッチ２５０が停止しているとき、低ＤＣ電流を提供することができる。リセット時間が比較時間より長いため、出力Ａ２５５および出力Ｂ２６０の電圧を設定するために低ＤＣ電流のみが必要である。
【００２０】
図３は高速量子化器コンパレータの方法を示すフローチャート３００である。方法のステップは、再生ラッチにバイアスをかけること３０５、出力Ａおよび出力Ｂに電荷を注入すること３１０、および出力Ａおよび出力Ｂのイニシャライズ時間を縮小することを備える。時間遅延は、再生ラッチ出力（ＡおよびＢ）の初期の電圧を変更することで減少し、よって提案されているコンパレータの遅延は最適化されることができる。リセット時間が比較時間より長いため、ＡおよびＢの電圧を設定するために非常に低い直流電流（ＤＣ）のみが必要である。
【００２１】
本発明の実施形態の上述の記述は実例と説明の目的で提供された。本提案のそれぞれおよびすべてのページと、この中のすべてのコンテンツは、特長付けられ、定義され、番号を付けられているが、すべての目的に対する本願の実質的な部分とみなされ、形式または本願内での位置に関わらない。本明細書は、包括的なものまたは本発明を開示された厳密な形式に限定することを意図していない。多くの変更および変形が、本開示を踏まえて可能である。
【図１】
2012109971.tif 000003
【図２】
2012109971.tif 000004
【図３】
2012109971.tif 000005