(57)【要約】【課題】書込み動作／消去動作を繰り返すことによる閾値電圧分布の幅の拡がりを抑制しつつ、良好なデータ保持特性を維持する。【解決手段】  メモリセルアレイは、チャネル領域上にゲート絶縁膜を介して形成された電荷蓄積膜と、その電荷蓄積膜上にゲート間絶縁膜を介して形成された制御ゲートとを備えたメモリセルを直列接続してなるメモリストリングを複数配列してなる。制御回路は、メモリセルアレイに対する各種動作を制御する。制御回路は、メモリセルに対する消去動作を実行する場合、その消去動作に先立って、制御ゲートに所定の電圧範囲に属する第１電圧を印加する一方、チャネル領域には前１電圧が有する値よりも小さい値を有する第２電圧を印加することにより、第１電圧と第２電圧との電位差によりメモリセルに対しストレスを与える消去前ストレス印加動作を実行する。【選択図】図１１Ａ
2012155806.tif 000002
【特許請求の範囲】
【請求項１】
チャネル領域上にゲート絶縁膜を介して形成された電荷蓄積膜と、前記電荷蓄積膜上にゲート間絶縁膜を介して形成された制御ゲートとを備えたメモリセルを直列接続してなるメモリストリングを複数配列してなるメモリセルアレイと、
前記メモリセルアレイに対する各種動作を制御する制御回路と
を備え、
前記制御回路は、前記メモリセルに対する消去動作を実行する場合、その消去動作に先立って、前記制御ゲートに所定の電圧範囲に属する第１電圧を印加する一方、前記チャネル領域には前記第１電圧が有する値よりも小さい値を有する第２電圧を印加することにより、前記第１電圧と前記第２電圧との電位差により前記メモリセルに対しストレスを与える消去前ストレス印加動作を実行可能に構成された
ことを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記制御回路は、前記消去前ストレス印加動作を実行する場合において、
前記メモリストリング中の偶数番目のメモリセルに前記第１電圧を印加しつつ、奇数番目のメモリセルに前記第１電圧が有する値よりも小さい値を有する第３電圧を印加する第１動作と、
前記メモリストリング中の奇数番目のメモリセルに前記第１電圧を印加しつつ、偶数番目のメモリセルに前記第３電圧を印加する第２動作と
を実行するように構成された請求項１記載の不揮発性半導体記憶装置。
【請求項３】
前記制御回路は、前記メモリセルからデータを読み出す読み出し動作により得られた読み出しデータの誤り発生の度合に応じて前記第１電圧、前記第２電圧又は前記第３電圧の値を変化させるよう構成されている請求項２記載の不揮発性半導体記憶装置。
【請求項４】
前記制御回路は、前記消去動作の実行を指示するコマンドが発行された場合に、前記消去前ストレス印加動作の実行する前に前記読み出し動作を実行し、前記読み出し動作により得られた読み出しデータの誤り発生の度合に応じて前記第１電圧又は前記第３電圧の値を変化させるよう構成された請求項３記載の不揮発性半導体記憶装置。
【請求項５】
前記制御回路は、前記メモリセルアレイに対して行われた書き込み動作及び消去動作の合計の回数を示す書き込み／消去回数が所定回数に達する毎に、又は所定の時間が経過する毎に前記消去前ストレス印加動作を実行するよう構成されている請求項１記載の不揮発性半導体記憶装置。
【請求項６】
前記制御回路は、前記書き込み／消去回数に応じて、前記消去前ストレス印加動作における前記第１電圧の値を変化させるよう構成されている請求項５記載の不揮発性半導体記憶装置。
【請求項７】
前記制御回路は、前記メモリセルに対する各種動作の命令を待機するスタンバイ状態において前記読み出し動作を実行し、前記読み出し動作により得られた読み出しデータの誤り発生の度合に応じて、次に実行される前記消去前ストレス印加動作において前記第１電圧又は前記第３電圧の値を変化させるよう構成された請求項３記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
データを不揮発に記憶することができ、大容量化を実現できる半導体記憶装置の１つとして、ＮＡＮＤ型フラッシュメモリが広く知られている。ＮＡＮＤ型フラッシュメモリのセルアレイは、複数のメモリセルを直列接続したＮＡＮＤセルユニットを配列して構成される。各ＮＡＮＤセルユニットの両端はそれぞれ選択ゲートトランジスタを介してビット線とソース線に接続される。ＮＡＮＤセルユニット内のメモリセルの制御ゲートはそれぞれ異なるワード線に接続される。
【０００３】
ＮＡＮＤ型フラッシュメモリのメモリセルは、ゲート絶縁膜上に形成された電荷蓄積膜（例えばポリシリコン等の導電膜からなるフローティングゲート）と、この電荷蓄積膜上にゲート間絶縁膜を介して形成されたコントロールゲートを有している。ＮＡＮＤ型フラッシュメモリは、電荷蓄積膜に蓄積される電荷の量を制御することによりメモリセルの閾値電圧を制御し、この閾値電圧の差に基づきデータを記憶する。
【０００４】
このようなＮＡＮＤ型フラッシュメモリにおいては、微細化の更なる進展、及び多値データ記憶方式の研究・開発が進むにつれ、メモリセルに対して書込み動作／消去動作を繰り返すことによる閾値電圧分布の幅の拡がりが問題となっている。その一方で、データ保持特性を維持向上させることも重要な課題となっている。書込み動作／消去動作を繰り返すことによる閾値電圧分布の幅の拡がりを抑制しつつ、良好なデータ保持特性を維持することが望まれている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００８−２７５１１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
この発明は、書込み動作／消去動作を繰り返すことによる閾値電圧分布の幅の拡がりを抑制しつつ、良好なデータ保持特性を維持することが出来る不揮発性半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
以下に説明する実施の形態の不揮発性半導体記憶装置は、メモリセルアレイと制御回路とを備えている。メモリセルアレイは、チャネル領域上にゲート絶縁膜を介して形成された電荷蓄積膜と、その電荷蓄積膜上にゲート間絶縁膜を介して形成された制御ゲートとを備えたメモリセルを直列接続してなるメモリストリングを複数配列してなる。制御回路は、メモリセルアレイに対する各種動作を制御する。前記制御回路は、前記メモリセルに対する消去動作を実行する場合、その消去動作に先立って、前記制御ゲートに第１電圧を印加する一方、前記チャネル領域には前記第１電圧が有する値よりも小さい値を有する第２電圧を印加することにより、前記電荷蓄積膜以外の領域に捕捉された電荷を放出させる前記第１電圧と前記第２電圧との電位差により前記メモリセルに対しストレスを与える消去前ストレス印加動作を実行可能に構成されている。
【図面の簡単な説明】
【０００８】
【図１】第１の実施の形態による不揮発性半導体記憶装置であるメモリカード２０の全体構成を示すブロック図である。
【図２】図１のメモリカード２０を、メモリチップ２１とコントローラ２２のロジックコントロールを渾然一体として見た機能ブロック図である。
【図３】メモリセルアレイ１の具体的な構成を示す回路図である。
【図４】メモリセルＭＣの構成を示す断面図である。
【図５】選択トランジスタＳ１、Ｓ２の構成を示す断面図である。
【図６】ＮＡＮＤセルユニットＮＵの構成を示す断面図である。
【図７】１つのメモリセルに２ビットの情報を記憶する場合における閾値電圧分布の状態図（閾値電圧Ｖｔｈとセル数との関係図）である。
【図８】１つのメモリセルに２ビットの情報を記憶する場合における書き込み動作（下位ページ書き込み）の概要を示す。
【図９】１つのメモリセルに２ビットの情報を記憶する場合における書き込み動作（上位ページ書き込み）の概要を示す。
【図１０】閾値電圧分布の分布幅が拡大する問題点を説明する図である。
【図１１Ａ】第１の実施の形態の不揮発性半導体記憶装置における消去前ストレス印加動作の一例を示す。
【図１１Ｂ】第１の実施の形態の不揮発性半導体記憶装置における消去前ストレス印加動作の一例を示す。
【図１２】第１の実施の形態の不揮発性半導体記憶装置における消去前ストレス印加動作の手順を示すフローチャートである。
【図１３】第１の実施の形態の効果を示す。
【図１４】第２の実施の形態による不揮発性半導体記憶装置であるメモリカード２０の全体構成を示すブロック図である。
【図１５】第２の実施の形態の不揮発性半導体記憶装置における消去前ストレス印加動作の手順を示すフローチャートである。
【図１６Ａ】第３の実施の形態の不揮発性半導体記憶装置における消去前ストレス印加動作の手順を示すフローチャートである。
【図１６Ｂ】第３の実施の形態の不揮発性半導体記憶装置における消去前ストレス印加動作の手順の変形例を示すフローチャートである。
【図１７Ａ】第４の実施の形態の不揮発性半導体記憶装置における消去前ストレス印加動作の手順を示すフローチャートである。
【図１７Ｂ】第４の実施の形態の不揮発性半導体記憶装置における消去前ストレス印加動作の手順の変形例を示すフローチャートである。
【図１８Ａ】第５の実施の形態の不揮発性半導体記憶装置における消去前ストレス印加動作の手順を示すフローチャートである。
【図１８Ｂ】第５の実施の形態の不揮発性半導体記憶装置における消去前ストレス印加動作の手順の変形例を示すフローチャートである。
【図１９】第６の実施の形態の不揮発性半導体記憶装置における消去前ストレス印加動作を示す概略図である。
【図２０】第６の実施の形態に係る不揮発性半導体記憶装置における消去前ストレス印加動作の別の例を示す概略図である。
【発明を実施するための形態】
【０００９】
次に、本発明の各種実施の形態を、図面を参照して詳細に説明する。
【００１０】
［第１の実施の形態］
まず、本発明の第１の実施の形態に係る半導体記憶装置を、図１等を参照して説明する。
【００１１】
［システムの全体構成］
図１は、第１の実施の形態による不揮発性半導体記憶装置であるメモリカード２０の全体構成を示すブロック図である。このメモリカード２０は、ＮＡＮＤ型フラッシュメモリチップ２１とその読み出し／書き込みを制御するメモリコントローラ２２によりモジュールを構成する。フラッシュメモリチップ２１は、複数のメモリチップの場合もある。
【００１２】
図１では二つのメモリチップｃｈｉｐ１、ｃｈｉｐ２を示しているが、その場合も一つのメモリコントローラ２２で制御される。メモリコントローラ２２は、メモリチップ２１との間でデータ転送を行うためのＮＡＮＤフラッシュインタフェース２３、データ転送制御の他、メモリカード全体の動作制御を行うＭＰＵ２４、ホストデバイスとの間でデータ転送を行うためのホストインタフェース２５、読み出し／書き込みデータ等を一時保持するバッファＲＡＭ２６、ＮＡＮＤ型フラッシュメモリ２１内のファームウェア（ＦＷ）の読み出し／書き込みのシーケンス制御等に用いられるハードウェアシーケンサ２７を有する１チップコントローラである。また、メモリコントローラ２２は、ＮＡＮＤ型フラッシュメモリ２１に対する書き込み動作又は消去動作が行われた回数を計数するカウンタ２８を備えている。
【００１３】
メモリカード２０に電源が投入されると、フラッシュメモリ２１内に格納されているファームウェア（制御プログラム）を自動的に読み出す初期化動作（パワーオン・イニシャルセットアップ動作）が行われ、これがデータレジスタ（バッファＲＡＭ）２６に転送される。この読み出し制御は、ハードウェアシーケンサ２７により行われる。
【００１４】
バッファＲＡＭ２６上にロードされたファームウェアにより、ＭＰＵ２４は、各種テーブルをバッファＲＡＭ２６上に作成したり、ホストデバイスからのコマンドを受けて、フラッシュメモリ２１をアクセスしたり、データ転送制御を行う。なお、ＮＡＮＤフラッシュインタフェース２３は、フラッシュメモリチップ２１に格納された冗長データに基づいて、読み出しデータの誤り訂正を行うためのＥＣＣ回路を備えている。
【００１５】
なお、フラッシュメモリチップ２１とコントローラチップ２２とが別チップであることは、このメモリシステムにとって本質的ではない。図２は、図１のメモリカード２０を、メモリチップ２１とコントローラ２２のロジックコントロールを渾然一体として見た機能ブロック構成を示している。また図３はそのメモリコア部のセルアレイ構成を示している。
【００１６】
［メモリセルアレイ１の構成］
メモリセルアレイ１は、図３に示すように、複数の電気的書き換え可能な複数の不揮発性メモリセル（図の例では６４個のメモリセル）ＭＣ０−ＭＣ６３が直列接続されてなるメモリストリングＭＳと、そのメモリストリングＭＳの両端に接続される選択ゲートトランジスタＳ１、Ｓ２を含むＮＡＮＤセルユニットＮＵを配列して構成される。複数のＮＡＮＤセルユニットＮＵがワード線ＷＬを共有して１つのブロックＢＬＫが形成される。
【００１７】
１つのブロックＢＬＫは、データ消去動作の一単位を形成する。また、１つのメモリセルＭＣに２ビットのデータが格納される場合（２ビット／セル）、１つのワード線ＷＬに沿って形成されるメモリセルＭＣにより、２ページ（上位ページＵＰＰＥＲ、下位ページＬＯＷＥＲ）のデータが格納される。１つのメモリセルアレイ１において１つのブロックＢＬＫ中のワード線ＷＬの数は、例えば６４本であり、その場合１ブロック中のページ数は６４×２＝１２８ページとなる。
【００１８】
図３に示すように、ＮＡＮＤセルユニットＮＵの一端は、選択ゲートトランジスタＳ１を介してビット線ＢＬに、他端は選択ゲートトランジスタＳ２を介して共通ソース線ＣＥＬＳＲＣに接続される。選択ゲートトランジスタＳ１、Ｓ２のゲートは選択ゲート線ＳＧＤ、ＳＧＳに接続される。また、メモリセルＭＣ０−ＭＣ６３の制御ゲートはそれぞれワード線ＷＬ０−ＷＬ６３に接続される。
【００１９】
ビット線ＢＬの一端側に、セルデータの読み出し及び書き込みに供されるセンスアンプ３ａが配置され、ワード線ＷＬの一端側にワード線及び選択ゲート線の選択駆動を行うロウデコーダ２（図３では図示せず）が配置される。
【００２０】
図２に示すように、コマンド、アドレス及びデータは、入出力制御回路１３を介して入力され、チップイネーブル信号／ＣＥ、書き込みイネーブル信号／ＷＥ、読み出しイネーブル信号／ＲＥその他の外部制御信号は、論理回路１４に入力され、タイミング制御に用いられる。コマンドは、コマンドレジスタ８でデコードされる。
【００２１】
制御回路６は、データの転送制御及び書き込み／消去／読み出しのシーケンス制御を行う。ステータスレジスタ１１は、Ｒｅａｄｙ／Ｂｕｓｙ端子にメモリカード２０のＲｅａｄｙ／Ｂｕｓｙ状態を出力する。これとは別に、メモリ２０の状態（Ｐａｓｓ／Ｆａｉｌ、Ｒｅａｄｙ／Ｂｕｓｙ等）をＩ／Ｏポートを介してホストに知らせるステータスレジスタ１２が用意されている。
【００２２】
アドレスは、アドレスレジスタ５を介して、ロウデコーダ（プリロウデコーダ２ａとメインロウデコーダ２ｂ）２やカラムデコーダ４に転送される。書き込みデータは、入出力制御回路１３、コントロール回路６及びデータバスＢＵＳを介してセンスアンプ回路３（センスアンプ３ａとデータレジスタ３ｂ）にロードされ、読み出しデータは制御回路６を介して、外部に出力される。
【００２３】
各動作モードに応じて必要とされる高電圧を発生するために、高電圧発生回路１０が設けられている。高電圧発生回路１０は、制御回路６から与えられる指令に基づいて所定の高電圧を発生する。
【００２４】
［メモリセルＭＣ及び選択ゲートＳ１、Ｓ２の構成］
図４及び図５は、メモリセルＭＣ及び選択ゲートＳ１、Ｓ２の断面構造を示している。基板４１にはメモリセルＭＣを構成するＭＯＳＦＥＴのソース、ドレインとして機能するｎ型拡散層４２が形成されている。２つのｎ型拡散層４２に挟まれた領域は、チャネル領域として機能する。また基板４１の上（チャネル領域）にはゲート絶縁膜４３を介して浮遊ゲート（ＦＧ）４４が形成される。浮遊ゲート４４は、その中に電荷を保持可能に構成され、その電荷量によってメモリセルＭＣの閾値電圧が決まる。この浮遊ゲート４４の上にはゲート間絶縁膜４５を介して制御ゲート（ＣＧ）４６が形成されている。
【００２５】
選択ゲートＳ１、Ｓ２は、基板４１と、この基板４１に形成されたソース、ドレインとしてのｎ型拡散層４７を備えている。基板４１の上にはゲート絶縁膜４８を介して制御ゲート４９が形成されている。
【００２６】
［ＮＡＮＤセルユニットＮＵ］
図６は、メモリセルアレイ１内の１つのＮＡＮＤセルユニットＮＵの断面を示している。この例において、１つのＮＡＮＤセルユニットＮＵは、図４に示す構成の６４個のメモリセルＭＣが直列接続されて構成されている。ＮＡＮＤセルユニットＮＵのドレイン側、ソース側には、図５に示す構成の第１の選択ゲートＳ１、第２の選択ゲートＳ２が設けられている。
【００２７】
［ＮＡＮＤ型フラッシュメモリにおける多値記憶］
次に、このように構成されたＮＡＮＤ型フラッシュメモリにおける多値記憶方式について図７〜図９を参照して説明する。ＮＡＮＤ型フラッシュメモリにおいては、図７に示すように、１つのメモリセルにおいて閾値電圧の値を例えば４通りに制御して、２ビットのデータを１つのメモリセルに記憶させることができる。以下では、４値データ記憶方式を例にとって説明する。それ以外の８値データ（３ビット）あるいはそれ以上の多値データ記憶方式を採用する場合でも、閾値電圧分布の数が異なるのみであり、基本原理は同様である。
【００２８】
２ビットの情報を記憶するためには、「１１」、「０１」、「１０」、「００」の４通りのデータに対応して４種類の閾値電圧分布（Ｅ、Ａ〜Ｃ）が設けられ、情報の書き込み及び読み出しを行うものである。すなわち、４通りの閾値電圧分布（Ｅ、Ａ〜Ｃ）の各々に４通りのビット情報（１１、０１、１０、００）のいずれかが割り付けられている。この２ビットのデータに対応して２つのサブページが形成される。即ち、上位ページＵＰＰＥＲ、下位ページＬＯＷＥＲの２つである。
【００２９】
この４通りのデータの読み出し動作時には、メモリセルＭＣに接続された選択ワード線ＷＬに読み出し電圧を印加して、メモリセルＭＣの導通・非導通を検出して行う。選択ワード線ＷＬに印加される読み出し電圧の電圧値は、メモリセルの４通りの閾値電圧分布に対応して、図７に示すような各閾値電圧分布の上限と下限との間の電圧ＶＡ、ＶＲ、ＶＣ（３通り）に設定され得る（図７参照）。読み出し電圧ＡＲは最も低い電圧で、ＢＲ、ＣＲの順に電圧値が大きくなる。なお、リード動作時に非選択メモリセルＭＣに印加される電圧Ｖｒｅａｄは、データ「１０」が割り付けられた閾値電圧分布Ｃの上限値よりも大きな電圧とされる。すなわち電圧Ｖｒｅａｄは、データの読み出しを行う場合に、ＮＡＮＤセル中の非選択メモリセルに対し印加される電圧であり、その保持データに拘わらず当該非選択メモリセルを導通させる。
【００３０】
図７において、電圧ＶＡＶ、ＶＢＶ、ＶＣＶは、各閾値電圧分布への書き込みを行う場合において書き込みが完了したかどうかを確認するために印加されるベリファイ電圧を示している。
【００３１】
さらに、Ｖｅｖは、メモリセルのデータを消去する場合において、その消去が完了したか否かを確認するためメモリセルに印加される消去ベリファイ電圧であり、負の値を有する。その大きさは、隣接メモリセルの干渉の影響を考慮して決定される。上述の各電圧の大小関係は、Ｖｅｖ＜ＶＡ＜ＶＡＶ＜ＶＢ＜ＶＢＶ＜ＶＣ＜ＶＣＶ＜Ｖｒｅａｄである。
なお、消去ベリファイ電圧Ｖｅｖは前述の通り負の値であるが、実際に消去ベリファイ動作においてメモリセルＭＣの制御ゲートに印加される電圧は、負の値ではなく、ゼロ又は正の値である。すなわち、実際の消去ベリファイ動作においては、メモリセルＭＣのバックゲートに正の電圧を与え、メモリセルＭＣの制御ゲートには、ゼロ又はバックゲート電圧より小さい正の値の電圧を印加している。換言すれば、消去ベリファイ電圧Ｖｅｖは、等価的に負の値を有する電圧である。
【００３２】
ブロック消去後のメモリセルの閾値電圧分布Ｅは、その上限値も負の値であり、データ“１１”が割り当てられる。また、書き込み状態のデータ“０１”、“１０”、“００”のメモリセルは、それぞれ正の閾値電圧分布Ａ、Ｂ、Ｃを有する（Ａ、Ｂ、Ｃの下限値も正の値である）。データ“０１”の閾値電圧分布Ａが最も電圧値が低く、データ“００”の閾値電圧分布Ｃが最も電圧値が高く、データ“１０”の閾値電圧分布Ｂは、データ“０１”とデータ“００”の中間の電圧値を有する。なお、図７に示す閾値電圧分布はあくまでも一例であって、本発明はこれに限定されるものではない。例えば、図７では閾値電圧分布Ａ，Ｂ，Ｃは全て正の閾値電圧分布であるとして説明したが、閾値電圧分布Ａは負の電圧の分布であり、閾値電圧分布Ｂ、Ｃが正の電圧の分布であるような場合も、本発明の範囲に含まれる。また、閾値電圧分布Ｅが正の電圧の分布であってもよい。
【００３３】
１つのメモリセルの２ビットデータは、下位ページデータと上位ページデータからなり、下位ページデータと上位ページデータは別々の書き込み動作、つまり、２回の書き込み動作により、メモリセルに書き込まれる。データ“＊＠”と標記するとき、＊は上位ページデータを、＠は下位ページデータを表している。
【００３４】
まず、下位ページデータの書き込みを、図８を参照して説明する。全てのメモリセルは、消去状態の閾値電圧分布Ｅを有し、データ“１１”を記憶しているものとする。図８に示すように、下位ページデータの書き込みを行うと、メモリセルの閾値電圧分布Ｅは、下位ページデータの値（“１”、或いは“０”）に応じて、２つの閾値電圧分布（Ｅ、Ｂ´）に分けられる。すなわち、下位ページデータの値が“１”の場合には、消去状態の閾値電圧分布Ｅを維持する。
【００３５】
一方、下位ページデータの値が“０”の場合には、メモリセルのトンネル酸化膜に高電界を印加し、フローティングゲート電極に電子を注入して、メモリセルの閾値電圧Ｖｔｈを所定量だけ上昇させる。具体的には、ベリファイ電位ＶＢＶ´を設定し、このベリファイ電圧ＶＢＶ´以上の閾値電圧となるまで書き込み動作が繰り返される。その結果、メモリセルは、書き込み状態（データ“１０”）に変化する。なお、データ“１０”の閾値電圧分布Ｂ´は、隣接セルへの書き込み動作の影響のため、データ“１１”に比べ広い分布となっている。
【００３６】
次に、上位ページデータの書き込みを、図９を参照して説明する。上位ページデータの書き込みは、チップの外部から入力される書き込みデータ（上位ページデータ）と、メモリセルに既に書き込まれている下位ページデータとに基づいて行われる。
【００３７】
即ち、図９に示すように、上位ページデータの値が“１”の場合には、メモリセルのトンネル酸化膜に高電界がかからないようにし、メモリセルの閾値電圧Ｖｔｈの上昇を防止する。その結果、データ“１１”（消去状態の閾値電圧分布Ｅ）のメモリセルは、データ“１１”をそのまま維持し、データ“１０”（閾値電圧分布Ｂ´）のメモリセルは、データ“１０”をそのまま維持する。ただし、上述のベリファイ電圧ＶＢＶ´よりも大きい正規のベリファイ電圧ＶＢＶを用いて閾値電圧分布の下限値を調整し、これにより閾値電圧分布の幅を狭めた閾値電圧分布Ｂを形成する。
【００３８】
一方、上位ページデータの値が“０”の場合には、メモリセルのトンネル酸化膜に高電界を印加し、フローティングゲート電極に電子を注入して、メモリセルの閾値電圧Ｖｔｈを所定量だけ上昇させる。その結果、データ“１１”（消去状態の閾値電圧分布Ｅ）のメモリセルは、閾値電圧分布Ａのデータ“０１”に変化し、データ“１０”のメモリセルは、閾値電圧分布Ｃのデータ“００”に変化する。このとき、ベリファイ電圧ＶＡＶ、ＶＣＶが用いられて、閾値電圧分布Ａ、Ｃの下限値が調整される。
【００３９】
以上が、一般的な４値記憶方式におけるデータ書き込み方式の一例である。これはあくまでも一例であり、閾値電圧分布に対するデータの割り付け、書き込み動作の手順などは、これ以外にも様々な方法が採用され得る。また、３ビット以上の多ビット記憶方式においても、上記の動作に更に上位のページデータに応じ、閾値電圧分布を８通りに分割する動作が加わるのみであるので、基本的な動作は同様である。
【００４０】
ところで、１つのメモリセルに対し書き込み・消去が繰り返し行われると、電荷蓄積膜以外の領域、例えば素子分離絶縁膜等トラップされる電荷の量が徐々に増加してしまう。このようなトラップ電荷の増加により、１つの閾値電圧分布の幅の拡がってしまい、データ読み出し等に支障が生じることがある（図１０参照）。
【００４１】
本実施の形態では、このようなトラップ電荷を放出させて閾値電圧分布の広がりを抑制するため、消去動作を実行する場合、その消去動作に先立って、メモリセルＭＣに対して所定のストレス電圧を印加する動作（消去前ストレス印加動作）を実行する。図１に示すコントローラ２２は、この消去前ストレス印加動作を制御するための制御回路として機能する。メモリセルＭＣに対する消去動作（ブロック単位）の実行前に実行される。
【００４２】
図１１Ａは、消去前ストレス印加動作において、１つのメモリストリングに対して印加される電圧を示している。図１１Ａに示すように、消去前ストレス印加動作は、１つのメモリストリングＭＳ内の偶数番目のメモリセルＭＣの制御ゲート（偶数番目のワード線ＷＬ）に、所定の電圧範囲に含まれる電圧ＶＳＰＳ（例えば１７〜１９Ｖ程度）を印加しつつ、奇数番目のメモリセルＭＣ（奇数番目のワード線ＷＬ）に電圧ＶＳＰＳより小さい電圧ＶＳＰＡＳＳ（例えば３Ｖ程度）を印加する動作（第１動作）と、メモリストリングＭＳ中の奇数番目のメモリセルＭＣに電圧ＶＳＰＳを印加しつつ、偶数番目のメモリセルＭＣに電圧ＶＳＰＡＳＳを印加する動作（第２動作）とに分けて実行することができる。
【００４３】
第１動作、第２動作のいずれにおいても、ビット線ＢＬには接地電圧ＶＳＳ（０Ｖ）を印加する一方、ドレイン側選択ゲートトランジスタＳ１のゲートには電源電圧ＶＤＤを印加し、これによりチャネルを接地電位ＶＳＳに充電する。これにより、電圧ＶＳＰＳが印加されたメモリセルＭＣにおいては、電圧ＶＳＰＳ（第１電圧）と接地電圧ＶＳＳ（第２電圧）との間の電位差により、メモリセルにストレスが与えられ、フローティングゲート浮遊ゲートＦＧ以外に捕捉された電荷が放出される。なお、第１動作と第２動作の実行順序は不問である。１回の消去前ストレス印加動作において、第１動作、第２動作がそれぞれ複数回ずつ行われてもよい。
偶数番目と奇数番目のメモリセルＭＣの制御ゲートに異なる電圧（ＶＳＰＳ、ＶＳＰＡＳＳ）を印加することにより、電荷がトラップされ易い素子分離絶縁膜への電荷を強めることができる。このため、比較的小さい電圧ＶＳＰＳであっても、効率よく不要なトラップ電荷を放出させることができる。小さな電圧ＶＳＰＳを用いることはデータ保持特性の維持向上に繋がるので、この方法はデータ保持特性の維持と閾値電圧分布の拡がりの抑制とを両立するために有効である。
また、図１１Ｂに示すように、メモリストリングＭＳ中の全ワード線ＷＬに対し、同時に電圧ＶＳＰＳを印加することも可能である。この方法の場合、電圧の切り換え回数が少ないので、より早い消去動作が求められている場合に有効である。
【００４４】
また、このストレス印加動作は、１回の消去動作が行われる毎に実行する必要は無く、図１２のフローチャートに示すように、複数回（Ｎ回、例えばＮ＝１０００）の書き込み動作、消去動作が行われる毎に１回行うのでもよい。すなわち、図１２に示すように、消去動作の実行を指示するＥＲＡＳＥコマンドが発行された場合（Ｓ１）、コントローラ２２は、カウンタ２８がカウントしていた書き込み動作／消去動作の実行回数ＮＷＥを参照する。そして、そのカウント数ＮＷＥがＮのＡ倍（Ａ・Ｎ、Ａは１以上の整数）と等しくなったときのみ、消去前ストレス印加動作を実行し（Ｓ２のＹ、Ｓ３）、それ以外のときは消去前ストレス印加動作は実行せずに消去動作を行う（Ｓ４）。なお、消去前ストレス印加動作は、上記のように固定されたＮ回毎に定期的に行う必要はなく、例えば書き込み／消去動作が増加するに従って、より頻繁に消去前ストレス印加動作を実行するのが好ましい（ＮＷＥ＝１００００までは１０００回毎に行い、ＮＷＥ＞１００００では、より５００回毎に行うなど）。
このような消去前ストレス印加動作を実行すると、図１３に示すように、複数回の書き込み動作／消去動作を繰り返した後においても、閾値分布電圧の分布幅の拡がりを抑制することが可能になる。
【００４５】
［第２の実施の形態］
次に、本発明の第２の実施の形態に係る半導体記憶装置を、図１４等を参照して説明する。図１４は、第２の実施の形態による不揮発性半導体記憶装置であるメモリカード２０の全体構成を示すブロック図である。図１４において、第１の実施の形態と同一の構成要素については同一の参照符号を付しており、以下では、それらの詳細な説明は省略する。
【００４６】
この第２の実施の形態では、所定回数毎に消去前ストレス印加動作を実行する代わりに、所定時間経過毎に消去前ストレス印加動作を実行する。このため、第２の実施の形態の不揮発性半導体記憶装置は、カウンタ２８の代わりに、直近に実行された消去前ストレス印加動作の時刻（直近実行時刻）Ｔｌａｓｔを記憶するＳＲＡＭ２９を備えている。
【００４７】
そして、現在時刻Ｔｐｒｅの情報を、例えばホストデバイス（図示せず）から受領する。図１５に示すように、この現在時刻Ｔｐｒｅと直近実行時刻Ｔｌａｓｔとを比較し、その差分Ｔｐｒｅ−Ｔｌａｓｔが所定値Ｔ１以上となったら、消去前ストレス印加動作を実行する（Ｓ２’のＹ）。それ以外では、消去前ストレス印加動作は実行せず、消去動作のみを実行する。
【００４８】
なお、カウンタ２８とＳＲＡＭ２９とを両方備え、カウント値ＮＷＥと、実行時刻Ｔｌａｓｔの両方に基づいて消去前ストレス動作を実行するか否かを決定することも可能である。
また、この第２の実施の形態では、図１１Ａの消去前ストレス印加動作、図１１Ｂの消去パルス印加動作のいずれを実行してもよい。
【００４９】
［第３の実施の形態］
次に、本発明の第３の実施の形態に係る半導体記憶装置を、図１６Ａ等を参照して説明する。不揮発性半導体記憶装置の全体構成は、図１に示すものと同一でよい。
【００５０】
本実施の形態では、消去前ストレス印加動作に用いる電圧ＶＳＰＳを、書き込み動作／消去動作の実行回数ＮＷＥが増加するに従って大きい値にすることを特徴としている。すなわち、図１６Ａに示すように、実行回数ＮＷＥがＮ１より小さい場合には、電圧ＶＳＰＳを最も小さい値ＶＳＰＳ１に設定する（Ｓ１２のＹ、Ｓ１３）。実行回数ＮＷＥがＮ１以上Ｎ２未満である場合には、電圧ＶＳＰＳを電圧ＶＳＰＳ１よりも大きい値ＶＳＰＳ２に設定する（Ｓ１４のＮ、Ｓ１５）。そして、実行回数がＮ２以上となった場合には、電圧ＶＳＰＳを電圧ＶＳＰＳ２よりも大きい値ＶＳＰＳ３に設定する（Ｓ１４のＹ、Ｓ１６）。
【００５１】
なお、図１６Ａに示す動作は、消去前ストレス印加動作を、Ｅｒａｓｅコマンドが発行される毎に実行する動作手順を示しているが、図１２のように、所定回数Ｎ回毎に消去前ストレス印加動作を実行し、そのときにカウント値ＮＷＥの大きさに従って電圧ＶＳＰＳの値を変更するようにしてもよい。具体的には、図１２のＳ２とＳ３との間に、Ｓ１２〜Ｓ１６のステップを挿入した動作を実行してもよい。
【００５２】
なお、図１６Ｂに示すように、電圧ＶＳＰＳの変更と共に、電圧ＶＳＰＡＳＳの値を異なる値ＶＳＰＡＳＳ１、ＶＳＰＡＳＳ２、ＶＳＰＡＳＳ３（ＶＳＰＡＳＳ１＜ＶＳＰＡＳＳ２＜ＶＳＰＡＳＳ３）を変更することも可能である（Ｓ１３’Ｓ１５’、Ｓ１６’）。また、この第３の実施の形態では、図１１Ａの消去前ストレス印加動作、図１１Ｂの消去パルス印加動作のいずれを実行してもよい。この場合にも、図１２のＳ２とＳ３との間に、図１６Ｂのｓ１２〜Ｓ１６’のステップを挿入した動作とすることができる。
【００５３】
［第４の実施の形態］
本発明の第４の実施の形態に係る半導体記憶装置を、図１７Ａ等を参照して説明する。不揮発性半導体記憶装置の全体構成は、図１に示すものと同一でよい。
【００５４】
この実施の形態では、図１７Ａに示すように、Ｅｒａｓｅコマンドが発行されると（Ｓ１）、メモリセルＭＣに対し読み出し動作が実行される（Ｓ２１）。コントローラ２２は、パリティデータに基づいて読み出しデータのエラー率（誤り発生率）Ｅを判定する（Ｓ２２）。そして、このエラー率Ｅの高低に基づいて、消去前ストレス印加動作において印加される電圧ＶＳＰＳの値を、例えばＶＳＰＳ１、ＶＳＰＳ２、ＶＳＰＳ３の３通りに変更する（ＶＳＰＡＳＳ１＜ＶＳＰＡＳＳ２＜ＶＳＰＡＳＳ３）。図１７Ａでは、エラー率ＥがＥ１未満の場合、Ｅ１以上Ｅ２未満の場合、Ｅ２以上の場合で、電圧ＶＳＰＳを切り替えている（Ｓ２３〜Ｓ２７）。
【００５５】
なお、図１７Ａに示す動作は、消去前ストレス印加動作を、Ｅｒａｓｅコマンドが発行される毎に実行する動作手順を示しているが、図１２のように、所定回数Ｎ回毎に消去前ストレス印加動作を実行し、そのときにエラー率Ｅの高低に従って電圧ＶＳＰＳの値を変更するようにしてもよい。すなわち、図１２のフローチャートと図１７Ａのフローチャートを合体させた動作手順を実行することも可能である。
【００５６】
また、図１７Ｂに示すように、電圧ＶＳＰＳの変更と共に、電圧ＶＳＰＡＳＳの値を異なる値ＶＳＰＡＳＳ１、ＶＳＰＡＳＳ２、ＶＳＰＡＳＳ３（ＶＳＰＡＳＳ１＜ＶＳＰＡＳＳ２＜ＶＳＰＡＳＳ３）に変更することも可能である。また、この第４の実施の形態でも、図１１Ａの消去前ストレス印加動作、図１１Ｂの消去パルス印加動作のいずれを実行してもよい。なお、上記の例では、エラー率Ｅを算出しているが、読み出し動作における誤り発生の度合が算出されればよく、そのような指標であれば、エラー率Ｅ以外にも、他の様々な指標が算出され得る。
【００５７】
［第５の実施の形態］
次に、本発明の第５の実施の形態に係る半導体記憶装置を、図１８Ａ等を参照して説明する。不揮発性半導体記憶装置の全体構成は、図１に示すものと同一でよい。
【００５８】
この実施の形態は、エラー率Ｅの高低に基づいて電圧ＶＳＰＳの大きさを変更する点で、第４の実施の形態と共通している。図１８Ａにおいて、図１７Ａと同一のステップについては同一の符号を付しているので、ここではその詳細な説明は省略する。
【００５９】
ただし、この実施の形態では、エラー率Ｅの判定のため読み出し動作を、メモリセルに対する各種動作を待機するスタンバイ状態において予め実行しておき、エラー率Ｅを保存しておく（Ｓ２１、Ｓ２２）。そして、Ｅｒａｓｅコマンドが受領された場合に、保存しておいたエラー率Ｅに基づいて、第４の実施の形態と同一の手順を実行する。この動作によれば、消去動作を指示するＥｒａｓｅコマンド毎に読み出し動作、エラー率Ｅの判定動作を行う必要がないので、消去動作の時間を第４の実施の形態に比べて短縮することができる。
【００６０】
なお、図１８Ａに示す動作は、消去前ストレス印加動作を、Ｅｒａｓｅコマンドが発行される毎に実行する動作手順を示しているが、図１２のように、所定回数Ｎ回毎に消去前ストレス印加動作を実行し、そのときにエラー率Ｅの高低に従って電圧ＶＳＰＳの値を変更するようにしてもよい。すなわち、図１２のフローチャートと図１８Ａのフローチャートを合体させた動作手順を実行することも可能である。
【００６１】
また、図１８Ｂに示すように、電圧ＶＳＰＳの変更と共に、電圧ＶＳＰＡＳＳの値を異なる値ＶＳＰＡＳＳ１、ＶＳＰＡＳＳ２、ＶＳＰＡＳＳ３（ＶＳＰＡＳＳ１＜ＶＳＰＡＳＳ２＜ＶＳＰＡＳＳ３）に変更することも可能である。また、この第５の実施の形態では、図１１Ａの消去前ストレス印加動作、図１１Ｂの消去パルス印加動作のいずれを実行してもよい。
【００６２】
［第６の実施の形態］
次に、本発明の第６の実施の形態に係る半導体記憶装置を、図１９を参照して説明する。不揮発性半導体記憶装置の全体構成は、図１に示すものと同一でよい。
【００６３】
この実施の形態では、第１の実施の形態の図１１Ａと同様に、消去前ストレス印加動作を、１つのメモリストリングＭＳ内の偶数番目のメモリセルＭＣの制御ゲートに所定のストレス電圧を印加しつつ、奇数番目のメモリセルＭＣにこのストレス電圧より小さい電圧を印加する動作（第１動作）と、メモリストリングＭＳ中の奇数番目のメモリセルＭＣに所定のストレス電圧を印加しつつ、偶数番目のメモリセルＭＣにこのストレス電圧より小さい電圧を印加する動作（第２動作）とに分けて実行するものである。
【００６４】
ただし、この実施の形態では、図１９に示すように、第１動作において印加されるストレス電圧ＶＳＰＳと、第２動作で印加されるストレス電圧ＶＳＰＳ’とが異なる値とされている（ＶＳＰＳ≠ＶＳＰＳ’）。その理由は、以下の通りである。
【００６５】
ＮＡＮＤ型フラッシュメモリでは、他の半導体装置と同様に微細化が求められているが、従来のリソグラフィ技術では要求される配線幅、配線ピッチを得ることが難しくなっている。そこで、ＮＡＮＤ型フラッシュメモリの製造技術として、いわゆる側壁転写プロセスが用いられることがある。側壁転写プロセスでは、リソグラフィ技術により形成されたラインアンドスペースパターンのハードマスクを形成し、そのハードマスクの側壁に対し側壁膜を形成する。その後、異方性エッチングを実行し、ラインアンドスペースパターンのハードマスクをエッチングし、側壁膜のみを残存させる。そして、この側壁膜をマスクとして材料膜をエッチングする。これによれば、露光装置の解像限界を超えるラインアンドスペースパターンが形成され得る。側壁転写プロセスについての詳細は、例えば特開２００８−２７９９１等に記載されている。
【００６６】
しかし、このような側壁転写プロセスにより得られたラインアンドスペースパターンは、偶数番目の配線と奇数番目の配線とで配線幅が異なってしまうことが多い。そのため、本実施の形態では、消去前ストレス印加動作において、偶数番目のメモリセルに印加するストレス電圧と、奇数番目に印加するストレス電圧とを異ならせている。これにより、全てのワード線ＷＬにおいて消去前ストレス印加動作の効果に差が生じないようにすることができる。なお、図２０に示すように、第１動作時に印加する電圧ＶＳＰＡＳＳと、第２動作時に印加する電圧ＶＳＰＡＳＳ’の値を異なる値とすることも可能である。
【００６７】
［その他］
以上、本発明のいくつかの実施の形態を説明したが、これらの実施の形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施の形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施の形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。例えば、上記実施形態では、２ビット以上のデータを１つのメモリセルに記憶する方式を例として説明したが、本発明はこれに限定されず、１つのメモリセルに１ビットを記憶する装置に本発明を適用することも可能であり、また、１つのメモリセルに３ビット以上の複数ビットを記憶する装置に本発明を適用することも可能である。
【符号の説明】
【００６８】
１・・・メモリセルアレイ、  ２ａ、２ｂ・・・ロウデコーダ、  ３ａ・・・センスアンプ回路、  ３ｂ・・・データレジスタ、  ４・・・カラムデコーダ、  ５・・・アドレスレジスタ、  ６・・・制御回路、  ８・・・コマンドレジスタ、  １０・・・高電圧発生回路、  １１、１２・・・ステータスレジスタ、  １３・・・入出力制御回路、  １４・・・論理回路、  ２０・・・メモリカード、  ２１・・・フラッシュメモリチップ、  ２２・・・メモリコントローラ、  ２３・・・ＮＡＮＤフラッシュインタフェース、  ２４・・・ＭＰＵ、  ２５・・・ホストインタフェース、  ２６・・・バッファＲＡＭ、  ２７・・・ハードウェアシーケンサ、  ２８・・・カウンタ、  ２９・・・ＳＲＡＭ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１Ａ】
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【図１１Ｂ】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６Ａ】
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【図１６Ｂ】
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【図１７Ａ】
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【図１７Ｂ】
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【図１８Ａ】
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【図１８Ｂ】
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【図１９】
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【図２０】
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