(57)【要約】【課題】Ｊ−ＦＥＴのピンチオフ電圧のばらつき低減を図ること、及び低いピンチオフ電圧の実現を図ることが課題となる。【解決手段】Ｐ型半導体基板５上にＮ型エピタキシャル層６を堆積する。前記Ｎ型エピタキシャル層６の表面にＮ＋型ソース層３を形成する。前記Ｎ型エピタキシャル層６の表面に前記Ｎ＋型ソース層３を取り囲んで１対のＰ＋型ゲート層２ａ、２ｂを形成する。前記Ｐ＋型ゲート層２ｂから離間した領域の前記Ｎ型エピタキシャル層６の表面にＮ＋型ドレイン層１を形成する。【選択図】  図１
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【特許請求の範囲】
【請求項１】
第１導電型の半導体基板と、
前記半導体基板上に形成された第２導電型のエピタキシャル層と、
前記エピタキシャル層を複数の領域に分離する第１導電型の分離層と、
前記エピタキシャル層の表面に形成された第２導電型のソース層と、
前記エピタキシャル層の表面に形成され前記ソース層を取り囲む一対の第１導電型のゲート層と、
前記エピタキシャル層の表面の前記ゲート層から離間した位置に形成されたドレイン層と、を具備することを特徴とする半導体装置。
【請求項２】
前記一対のゲート層と前記半導体基板が接地電位に固定され、前記ドレイン層に電圧が印加され前記ソース層が所定の電位に達したとき、前記一対のゲート層からそれぞれ前記ソース層に向かって拡がる空乏層同士が一体となり該ソース層を取り囲むように構成されることを特徴とする請求項１に記載の半導体装置。
【請求項３】
第１導電型の半導体基板と、
前記半導体基板上に形成された第２導電型のエピタキシャル層と、
前記エピタキシャル層を複数の領域に分離する第１導電型の分離層と、
前記エピタキシャル層の表面に形成された第２導電型のソース層と、
前記エピタキシャル層の表面に形成された第２導電型のドレイン層と、
前記エピタキシャル層の表面に形成された第１導電型のゲート層と、
前記ゲート層と前記ソース層の間の前記エピタキシャル層と前記半導体基板の界面から該エピタキシャル層に這い上がる第１導電型の埋め込み層と、を具備することを特徴とする半導体装置。
【請求項４】
前記ゲート層と前記半導体基板が接地電位に固定され、前記ドレイン層に電圧が印加されたとき前記ゲート層から前記エピタキシャル層に拡がる空乏層と前記埋め込み層から前記エピタキシャル層に拡がる空乏層が重なり合うように構成されたことを特徴とする請求項３に記載の半導体装置。
【請求項５】
第１導電型の半導体基板と、
前記半導体基板上に形成された第２導電型のエピタキシャル層と、
前記エピタキシャル層を複数の領域に分離する第１導電型の分離層と、
前記エピタキシャル層の表面に形成された第２導電型のソース層と、
前記エピタキシャル層の表面に形成された第２導電型のドレイン層と、
前記エピタキシャル層の表面に形成された第１導電型のゲート層と、
前記ゲート層と前記ドレイン層の間の前記エピタキシャル層と前記半導体基板の界面から該エピタキシャル層に這い上がる第１導電型の埋め込み層と、を具備することを特徴とする半導体装置。
【請求項６】
前記ゲート層と前記半導体基板が接地電位に固定され、前記ドレイン層に電圧が印加されたとき前記ゲート層から前記エピタキシャル層に拡がる空乏層と前記埋め込み層から前記エピタキシャル層に拡がる空乏層が重なり合うように構成されたことを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記ゲート層と前記ソース層が接地電位に固定され、前記ドレイン層に電圧が印加されたとき前記ゲート層から前記エピタキシャル層に拡がる空乏層と前記埋め込み層から前記エピタキシャル層に拡がる空乏層が重なり合うように構成されたことを特徴とする請求項５に記載の半導体装置。
【請求項８】
前記エピタキシャル層の不純物濃度が前記半導体基板の不純物濃度より高いことを特徴とする請求項１乃至請求項７の何れかに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、ピンチオフ電圧のばらつきが少なく、低ピンチオフ電圧が実現可能な接合型電界効果トランジスタに係るものである。
【背景技術】
【０００２】
半導体装置を構成するデバイスとして接合型電界効果トランジスタ（Ｊ−ＦＥＴ）があり、そのメリットを利用した種々の半導体装置が生産され、販売されている。
【０００３】
例えば、ＣＭＯＳ光電変換装置において、光電変換部の微細化、受光領域の拡大のため、ゲート電極のコンタクト等にメタル配線が不要なＪ−ＦＥＴが用いられる場合がある。この場合、Ｊ−ＦＥＴを使用することで、画素で発生する低周波のノイズが改善され、また、画素中のトランジスタサイズの縮小化が図れて高感度、高飽和の光電変換装置が実現される。
【０００４】
しかし、ＣＭＯＳ製造プロセスでＪ−ＦＥＴを形成する際、ＭＯＳトランジスタのサイドスペーサ形成時の異方性エッチングで、Ｊ−ＦＥＴ形成領域の半導体基板が削られ、Ｊ−ＦＥＴのピンチオフ電圧ＶＰがばらつくことがある。係るＶＰのばらつきを低減する方法が特許文献１に開示されている。ピンチオフ電圧ＶＰに関しては後述する。
【０００５】
また、エピタキシャル層をバックゲート層としてＪ−ＦＥＴを形成した場合、エピタキシャル層の比抵抗のばらつきがピンチオフ電圧ＶＰのばらつきや、低ピンチオフ電圧ＶＰの実現の障害となる。それらの問題を解決するため、イオン注入プロファイルを利用してゲート層、バックゲート層、チャネル層を形成したＪ−ＦＥＴが特許文献２に開示されている。
【０００６】
また、ＡＣ電源からドレインに高電圧を印加して、ソース側に発生するピンチオフ電圧ＶＰを利用して待機時消費電力の低減を図る技術が特許文献３に開示されている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２０１０−４５２９２号公報
【特許文献２】特開平６−８４９４８号公報
【特許文献３】特開２００８−７０２８５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
前記特許文献１等では所定のエッチング時にＪ−ＦＥＴ形成領域の半導体基板が削れてピンチオフ電圧ＶＰがばらつくことへの対処法や、エピタキシャル層の膜厚等のばらつきに起因するピンチオフ電圧ＶＰのばらつきに対し、イオン注入法を利用した対処法が記載されている。しかし、エピタキシャル層の膜厚等のばらつきに対して、該エピタキシャル層を利用しつつ、ピンチオフ電圧ＶＰのばらつき等の低減を図る方法は開示されていない。
【０００９】
エピタキシャル層の膜厚等のばらつきを認識した上で、ピンチオフ電圧ＶＰのばらつきを低減し、低ピンチオフ電圧ＶＰのＪ−ＦＥＴを実現することが課題となる。
【課題を解決するための手段】
【００１０】
本発明の半導体装置は、第１導電型の半導体基板と、前記半導体基板上に形成された第２導電型のエピタキシャル層と、前記エピタキシャル層を複数の領域に分離する第１導電型の分離層と、前記エピタキシャル層の表面に形成された第２導電型のソース層と、前記エピタキシャル層の表面に形成され前記ソース層を取り囲む一対の第１導電型のゲート層と、前記エピタキシャル層の表面の前記ゲート層から離間した位置に形成されたドレイン層と、を具備することを特徴とする。
【００１１】
また、本発明の半導体装置は、第１導電型の半導体基板と、前記半導体基板上に形成された第２導電型のエピタキシャル層と、前記エピタキシャル層を複数の領域に分離する第１導電型の分離層と、前記エピタキシャル層の表面に形成された第２導電型のソース層と、前記エピタキシャル層の表面に形成された第２導電型のドレイン層と、前記エピタキシャル層の表面に形成された第１導電型のゲート層と、前記ゲート層と前記ソース層の間の前記エピタキシャル層と前記半導体基板の界面から該エピタキシャル層に這い上がる第１導電型の埋め込み層と、を具備することを特徴とする。
【００１２】
また、本発明の半導体装置は、第１導電型の半導体基板と、前記半導体基板上に形成された第２導電型のエピタキシャル層と、前記エピタキシャル層を複数の領域に分離する第１導電型の分離層と、前記エピタキシャル層の表面に形成された第２導電型のソース層と、前記エピタキシャル層の表面に形成された第２導電型のドレイン層と、前記エピタキシャル層の表面に形成された第１導電型のゲート層と、前記ゲート層と前記ドレイン層の間の前記エピタキシャル層と前記半導体基板の界面から該エピタキシャル層に這い上がる第１導電型の埋め込み層と、を具備することを特徴とする。
【発明の効果】
【００１３】
本発明の半導体装置は、ピンチオフ電圧のばらつきが小さく、低いピンチオフ電圧からなるＪ−ＦＥＴを具備する。
【図面の簡単な説明】
【００１４】
【図１】本発明の第１の実施形態におけるＪ−ＦＥＴのＮ＋型ソース層とＰ＋型ゲート層間に拡がる空乏層の様子を示す断面図である。
【図２】比較例としてのＪ−ＦＥＴの平面図及びＰ＋型ゲート層からＮ型エピタキシャル層を介してＰ型半導体基板まで延在する空乏層の様子を示す断面図である。
【図３】ドレイン電極に印加する電圧ＶＤとソース電極に現れる電圧ＶＳの関係を示す図である。
【図４】本発明の第２の実施形態におけるＪ−ＦＥＴのＰ＋型ゲート層とＮ＋型ソース層側に配置されたＰ＋型這い上がり層間に拡がる空乏層の様子を示す断面図である。
【図５】本発明の第３の実施形態におけるＪ−ＦＥＴのＰ＋型ゲート層とＮ＋型ドレイン層側に配置されたＰ＋型這い上がり層間に拡がる空乏層の様子を示す断面図である。
【発明を実施するための形態】
【００１５】
〔第１の実施形態〕
本実施形態のＪ−ＦＥＴについて図１に基づき、図２に示す比較例と対比して説明する。本実施形態のＪ−ＦＥＴの平面図は、比較例の図２（Ａ）において、Ｐ＋型ゲート層２とは別にＮ＋型ソース層３とＰ＋型分離層４の間にもう１つリング状のＰ＋型ゲート層が形成された構成になる。
【００１６】
即ち、内側ゲート層をＰ＋型ゲート層２ｂ、外側のゲート層をＰ＋型ゲート層２ａとすると、中心部にＮ＋型ドレイン層１が配置され、その回りを同心円状に順次、Ｐ＋型ゲート層２ｂ、Ｎ＋型ソース層３、Ｐ＋型ゲート層２ａ、Ｐ＋型分離層４が取り囲んでいる。
【００１７】
図１に示す断面図では、本実施形態の発明の要旨を明確にすべく、Ｎ＋型ソース層３とＰ＋型ゲート層２ａ、２ｂ部分を拡大して示している。同図に示すように、Ｐ型半導体基板５上に不図示のＰ＋型分離層４で複数の領域に分離されたＮ型エピタキシャル層６が堆積される。
【００１８】
Ｎ型エピタキシャル層６の表面には、所定の領域にイオン注入等の所定の方法によりＰ＋型ゲート層２ａ及び２ｂが同時に形成される。また、Ｎ型エピタキシャル層６の表面で、Ｐ＋型ゲート層２ａとＰ＋型ゲート層２ｂ間の中央部分を中心に所定の幅のＮ＋型ソース層３が形成される。同時にＮ型エピタキシャル層６の表面のＰ＋型ゲート層２ｂから離間した所定の領域に不図示のＮ＋型ドレイン層１が形成される。
【００１９】
Ｎ＋型ソース層３等が形成されたＮ型エピタキシャル層６の表面には、所定のＣＶＤ法等により層間絶縁膜７が堆積され、該層間絶縁膜７に所定のフォトエッチング工程を経て形成されたコンタクトホールを介して、Ｎ＋型ソース層３と接続されるソース電極９、Ｐ＋型ゲート層２ａ、２ｂと接続されるゲート電極８及び不図示のＮ＋型ドレイン層１と接続される不図示のドレイン電極１０が形成される。
【００２０】
本実施形態のＪ−ＦＥＴのピンチオフ電圧ＶＰのばらつき低減、低ピンチオフ電圧ＶＰの実現について以下に説明する。それに先立ち、比較例の問題点を図２に基づいて説明する。同図に示す比較例では、Ｎ型エピタキシャル層６の表面にＮ＋型ソース層３、Ｎ＋型ドレイン層１が形成され、通常の通り、その間にＰ＋型ゲート層２が１個だけ形成される。
【００２１】
ドレイン電極１０には２００Ｖまたは２２０Ｖの商用ＡＣ電源から所定の回路で全波整流された高い電圧ＶＤが印加される。ゲート電極８は接地電位に保持される。一方、ソース電極９は接地ラインに接続されるのではなく所定の負荷デバイスや負荷回路等に接続される。
【００２２】
従って、ドレイン電極１０に電圧ＶＤが印加されるとソース電極９には所定の電圧ＶＳが出力される。電圧ＶＤは半波整流されたものでもよいが、電源として使用する場合、ソース電極９に出力される電圧ＶＳはコンデンサで平滑化する必要がある。
【００２３】
ドレイン電極１０に電圧ＶＤが印加されるとＮ＋型ドレイン層１の電位もＶＤになり、Ｎ＋型ドレイン層１と連続するＮ型エピタキシャル層６と、接地電位であるＰ＋型ゲート層２及びＰ型半導体基板５とのそれぞれの間で形成されるＰＮ接合に高い逆バイアスが印加される。
【００２４】
その結果、Ｐ型半導体基板５の不純物濃度よりＮ型エピタキシャル層６の不純物濃度が高いため、Ｐ＋型ゲート層２からＮ型エピタキシャル層６側へ拡がる空乏層１１ａと、Ｎ型エピタキシャル層６からＰ型半導体基板５側へ拡がる空乏層１１ｂが形成される。Ｐ型半導体基板５からＮ型エピタキシャル層６側には殆ど空乏層１１ｂは延びない。
【００２５】
Ｐ＋型ゲート層２からＮ型エピタキシャル層６側へ延びる空乏層１１ａがＰ型半導体基板５の表面に到達した段階で、Ｎ＋型ドレイン層１からＮ＋型ソース層３に延在するＮ型エピタキシャル層６からなる電流の通路、即ち、チャネルが空乏層１１ａ等で遮断（ピンチオフ）される。このときのドレイン電極１０の電圧ＶＤをピンチオフ電圧ＶＰという。
【００２６】
その後、更に、ドレイン電極１０の電圧ＶＤが高くなっても、それに応じて空乏層１１ａはＮ＋型ドレイン層１側へ、空乏層１１ｂはＰ型半導体基板５の内部に向かって拡がるだけで、ピンチオフ状態は継続される。従って、Ｎ＋型ソース層３の電位はピンチオフ電圧ＶＰに保持され、ソース電極３に電圧ＶＳ＝ＶＰの一定の電圧が継続して出力される。この出力電圧ＶＰをパワーＭＯＳトランジスタ等の半導体デバイスの電源として利用する。
【００２７】
なお、Ｎ型エピタキシャル層６の不純物濃度はＪ−ＦＥＴの最大耐圧が得られる値で決定される。Ｐ型半導体基板５の不純物濃度も同様にＪ−ＦＥＴの最大耐圧が得られる値に設計される。即ち、拡大する空乏層１１ａまたは１１ｂの幅で最大保証電圧を除した電界強度が、半導体基板が雪崩絶縁破壊を起こさないように決定される。  
【００２８】
次に、比較例のＪ−ＦＥＴのピンチオフ電圧ＶＰのばらつきについて、以下に説明する。前述の如くピンチオフ電圧ＶＰは、Ｐ＋型ゲート層２からＮ型エピタキシャル層６に延びる空乏層１１ａが、Ｐ型半導体基板５の表面に到達したときのドレイン電極１０の電圧ＶＤとして観察される。
【００２９】
従って、ピンチオフ電圧ＶＰはＮ型エピタキシャル層６の膜厚、比抵抗（不純物濃度）及びＰ＋型ゲート層２の深さのばらつきに応じたばらつきを有する。この内、Ｐ＋型ゲート層２の深さのばらつきは、該Ｐ＋型ゲート層２がボロン（Ｂ）等のイオン注入により形成され、熱処理されることからピンチオフ電圧ＶＰのばらつきへの影響は小さい。
【００３０】
Ｎ型エピタキシャル層６の膜厚、比抵抗のばらつきがピンチオフ電圧ＶＰのバラツキの主要因となる。一例としてＮ型エピタキシャル層６の膜厚が５．５μｍ±１０％、比抵抗が３．０Ω・ｃｍ±２０％の場合のピンチオフ電圧ＶＰのばらつきを理論計算してみた。Ｐ＋型ゲート層２の深さを１．５μｍとした場合、以下のような結果が得られた。
【００３１】
ＶＰはＶＰ＝（ｑＮＤａ２）／εＳεＳｉに以下の値を代入して計算した。
ｑ＝１．６×１０−１９（Ｃ）、ＮＤ＝１．５４×１０２１±２０％（／ｍ３）、εＳ＝８．８５４×１０−１２（Ｆ／ｍ）、εＳｉ＝１１．９、ａ＝４μｍ±１３．５％。
【００３２】
Ｎ型エピタキシャル層６の膜厚が規格センター値５．５μｍのときのａ＝５．５−１．５＝４μｍで、比抵抗値が規格センター値の３．０Ω・ｃｍのときのピンチオフ電圧ＶＰ＝１８．７Ｖ、Ｎ型エピタキシャル層６の膜厚が規格最小値である４．９５μｍのときのａ＝３．４５μｍで、比抵抗値が規格最大値の３．６Ω・ｃｍのときのピンチオフ電圧ＶＰ＝１１．６Ｖ、Ｎ型エピタキシャル層６の膜厚が規格最大値である６．０５μｍのときのａ＝４．５５μｍで、比抵抗値が規格最小値の２．４Ω・ｃｍのときのピンチオフ電圧ＶＰ＝３０．４Ｖが得られる。
【００３３】
この結果、ピンチオフ電圧ＶＰはセンター値の１８．７Ｖに対して−３８％〜＋６２％と大きくばらつくことが分った。実際のプロセスでＴＥＧを作成し確認したが略同等の結果が得られた。また、Ｐ＋型ゲート層２からＮ型エピタキシャル層６に延びる空乏層１１ａがＰ型半導体基板５と接することにより、初めてチャネルがピンチオフするため低ピンチオフ電圧ＶＰ電圧を得ることは難しい。
【００３４】
それに対して、本実施形態のＪ−ＦＥＴがピンチオフ電圧ＶＰのばらつきを低減することができ、また、低いピンチオフ電圧ＶＰも達成できることを、図１に基づいて以下に説明する。同図では、前述したように、本実施形態の特徴であるＮ＋型ソース層３と、それを挟む１対のＰ＋型ゲート層２ａ、２ｂ部分について拡大して示している。
【００３５】
図３（Ａ）には、不図示のドレイン電極１０に印加される電圧ＶＤとソース電極９に出力される電圧ＶＳの大きさの関係が示される。また、図３（Ｂ）には、実際にドレイン電極１０に入力するＡＣ電源から全波整流された電圧ＶＤとソース電極９に出力される電圧ＶＳの飽和値であるＶＰの関係が示される。
【００３６】
比較例の場合と同様に、Ｐ型半導体基板５上に不図示のＰ＋型分離層４で分離されたＮ型エピタキシャル層６が形成され、該Ｎ型エピタキシャル層６の表面にＮ＋型ソース層３と不図示のＮ＋型ドレイン層１が形成される。本実施形態の特徴は、Ｎ＋型ソース層３を挟んで左右にＰ＋型ゲート層２ａ、２ｂが同一マスクでボロン（Ｂ）等のイオン注入により同時に形成されていることである。
【００３７】
従って、Ｐ＋型ゲート層２ａとＰ＋型ゲート層２ｂ間の距離は、フォトエッチング工程で発生するばらつきはあるが、略フォトマスクの設計幅で決定される。結果的に、両ゲート間の距離のばらつきは、Ｎ型エピタキシャル層６の膜厚のばらつき±１０％に比べ非常に小さいものとなる。ここで、Ｐ＋型ゲート層２ａとＮ＋型ソース層３間、及びＰ＋型ゲート層２ｂとＮ＋型ソース層３間の間隔を、それぞれ比較例の図２に示すＰ＋型ゲート層２の最深部とＰ型半導体基板５の距離と同程度以下にする。
【００３８】
図３（Ａ）に示すように、不図示のドレイン電極１０に印加された電圧ＶＤの上昇と共にソース電極９の電圧ＶＳが上昇すると、Ｎ＋型ソース層３から延在するＮ型エピタキシャル層６と両Ｐ＋型ゲート層２ａ、２ｂで構成されるＰＮ接合には逆バイアスが印加され、両Ｐ＋型ゲート層２ａ、２ｂから、それぞれＮ＋型ソース層３に向かってＮ型エピタキシャル層６内に空乏層１１ａが延びる。
【００３９】
ソース電極９の電圧が、比較例で例示したピンチオフ電圧ＶＰと等しいＶＳ＝１８．７Ｖまで上昇したとき、図１に示すように、左右のＰ＋型ゲート層２ａ、２ｂからＮ＋型ソース層３側に拡がるそれぞれの空乏層１１ａが重なり合う状態となり、Ｎ＋型ソース層３が該空乏層１１ａ内に閉じ込められた状態が形成される。
【００４０】
即ち、不図示のＮ＋型ドレイン層１からＮ＋型ソース層３に向かう電流通路、即ちチャネルが遮断されたピンチオフ状態になる。従って、この場合、ソース電極９に出力される電圧ＶＳ＝１８．７Ｖはピンチオフ電圧ＶＰになる。不図示のドレイン電極１０の電圧ＶＤがこれ以上に上昇しても、更にＮ型エピタキシャル層６内に向かって空乏層１１ａが拡がるだけで、図３（Ａ）に示すように、ソース電極９の電圧ＶＳはピンチオフ電圧ＶＰを維持する。
【００４１】
ピンチオフ電圧ＶＰのばらつきは、Ｐ＋型ゲート層２ａ、２ｂ間の間隔がマスク寸法でほぼ決定されるため該間隔のばらつきは殆ど考慮する必要は少なく、主としてＮ型エピタキシャル層６の比抵抗（不純物濃度）のばらつきで決定される。比較例で示した計算と同様に算定すると、比抵抗が規格上限値の３．６Ω・ｃｍのとき、ピンチオフ電圧ＶＰ＝１５．６Ｖ、比抵抗が規格下限値の２．４Ω・ｃｍのとき、ピンチオフ電圧ＶＰ＝２３．５Ｖになる。
【００４２】
従って、本実施形態のピンチオフ電圧ＶＰは中心値１８．７Ｖに対して、−１７％から＋２５％の幅でばらつくことになる。しかし、比較例の場合のばらつき幅−３８％〜＋６２％に比べれば大きく改善される。実際は、Ｐ＋ゲート層２ａ、２ｂ形成用マスク形成時のフォトエッチング工程のばらつき分だけ、改善度が少なくなる。
【００４３】
ピンチオフ電圧ＶＰは、前述の如くＰ＋型ゲート層２ａ、２ｂとＮ＋型ソース層３の間隔の大小で調整することができる。該間隔を小さくすればピンチオフ電圧ＶＰを低くすることができる。比較例で計算した条件を使用した場合、該間隔を２μ程度にすればピンチオフ電圧ＶＰ＝５Ｖ程度の低ピンチオフ電圧ＶＰのＪ−ＦＥＴが実現できる。従って、該間隔を変化させることにより所望の低ピンチオフ電圧ＶＰを持つＪ−ＦＥＴを実現することが可能である。
〔第２の実施形態〕
本発明の実施形態について図４に基づいて、以下に説明する。比較例との相違点は、Ｐ＋型ゲート層２とＮ＋型ソース層３の間のＮ型エピタキシャル層６とＰ型半導体基板５の境界から、双方に渡って不純物が拡散され形成されたＰ＋型埋め込み層１２ａが存在することである。その他の構成は同一である。
【００４４】
Ｐ＋型ゲート層２とＰ＋型埋め込み層１２ａとがＮ型エピタキシャル層６内でその位置、プロファイルがずれている所に特徴がある。Ｎ型エピタキシャル層６が薄い場合でも、Ｐ＋型埋め込み層１２ａの這い上がり量を大きくして、互いのプロファイルが重なり合わないようにしてピンチオフ電圧ＶＰを調整できる。
【００４５】
同図に示すように接地電位のＰ＋型ゲート層２から高電位で低不純物濃度のＮ型エピタキシャル層６に向かって空乏層１１ａが拡がる。また、接地電位のＰ＋型埋め込み層１２ａからも高電位、低不純物濃度のＮ型エピタキシャル層６に向かって空乏層１１ｃが拡がる。空乏層１１ａと空乏層１１ｃが重なり合うとチャネルがピンチオフ状態になる。
【００４６】
Ｐ＋型埋め込み層１２ａがＮ＋型ソース層３側に設けられているため比較例に比し、ピンチオフ電圧ＶＰを低くすることができる。Ｐ＋型ゲート層２とＰ＋型埋め込み層１２ａの位置関係、Ｎ型エピタキシャル層６内の深さ方向の位置関係を調整することにより、更に低いピンチオフ電圧ＶＰからなるＪ−ＦＥＴを実現することができる。
【００４７】
本実施形態の場合、第１の実施形態の場合と異なりＮ型エピタキシャル層６の表面を使用することがないため、第１の実施形態よりチップサイズを小さくすることができる。また、Ｎ型エピタキシャル層６の膜厚が堆積時の基板温度が高いために厚くなったような場合、Ｐ＋型埋め込み層１２ａもＮ型エピタキシャル層６内をより上方まで這い上がるため、ピンチオフ電圧ＶＰが高くなるばらつきを妨げる方向に働くメリットもある。
〔第３の実施形態〕
本実施形態のＪ−ＦＥＴについて図５に基づいて以下に説明する。第２の実施形態との相違点は、Ｐ＋型埋め込み層１２ｂが、Ｐ＋型ゲート層２の不図示のＮ＋型ドレイン層１より側のＮ型エピタキシャル層６とＰ型半導体基板５の界面から、その双方に拡がっている点である。
【００４８】
この場合も、接地電位のＰ＋型ゲート層２及びＰ＋型埋め込み層１２ｂから高電位、低不純物濃度のＮ型エピタキシャル層６側に空乏層１１ａ、１１ｄが拡がり、双方の空乏層１１ａ、１１ｄが重なり合うことでチャネルがピンチオフ状態になるのは同様である。また、Ｐ＋型ゲート層２とＰ＋型埋め込み層１２ｂの位置関係、Ｎ型エピタキシャル層６内での深さ方向の位置関係によりピンチオフ電圧ＶＰを調整できる等も同様である。
【００４９】
本実施形態の場合、Ｎ型エピタキシャル層の電位が高いため空乏層１１ａ、１１ｅが拡がりやすくピンチオフ電圧ＶＰを低くすることができる。
【００５０】
また、高電位である不図示のＮ＋型ドレイン層１側でピンチオフさせているため、ソース電極９を接地電位にして使用するＪ−ＦＥＴの場合でも低ピンチオフ電圧ＶＰの実現が可能となる。
【符号の説明】
【００５１】
１  Ｎ＋型ドレイン層    ２，２ａ，２ｂ  Ｐ＋型ゲート層    ３  Ｎ＋型ソース層
４  Ｐ＋型分離層    ５  Ｐ型半導体基板    ６  Ｎ型エピタキシャル層    
７  層間絶縁膜    ８  ゲート電極    ９  ソース電極    １０  ドレイン電極
１１ａ，１１ｂ，１１ｃ，１１ｄ  空乏層    ＶＤ  ドレイン電圧    ＶＳ  ソース電圧
【図１】
2012114348.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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