(57)【要約】【課題】信号配線リソースを確保しながら、チップ中心部のＩＲドロップを少なくすることのできる半導体集積回路および電源配線方法を提供する。【解決手段】実施形態の半導体集積回路は、チップ内に等間隔で配線される下層電源配線１と直交する方向に所定の間隔で配線される上層電源配線が、下層電源配線との接続用のビア３が配線中央部にのみ配置された上層電源配線２Ａと、配線中央部を除く領域に上層電源配線２Ａへの配置個数よりも多数のビア３が配置された上層電源配線２Ｂとの対により構成され、上層電源配線２Ａの上層電源配線２Ｂに対する配線幅の比が、配線中央部を除く領域では、上層電源配線２Ａの上層電源配線２Ｂに対する供給電流比の逆数であり、配線中央部では、供給電流比の逆数よりも大きい。【選択図】  図１
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【特許請求の範囲】
【請求項１】
チップ内に等間隔で配線された第一層電源配線と、前記第一層電源配線との交点に配置されたビアを介して複数の前記第一層電源配線へ電源電流を供給する第二層電源配線とを備える半導体集積回路であって、
前記第二層電源配線が、
配線中央部にのみ前記ビアが配置された第１の第二層電源配線と、
配線中央部を除く領域に、前記第１の第二層電源配線への配置個数よりも多数の前記ビアが配置された第２の第二層電源配線と
の対により構成され、
前記第１の第二層電源配線の前記第２の第二層電源配線に対する配線幅の比が、
前記配線中央部を除く領域では、前記第１の第二層電源配線の前記第２の第二層電源配線に対する供給電流比の逆数であり、
前記配線中央部では、前記供給電流比の逆数よりも大きい
ことを特徴とする半導体集積回路。
【請求項２】
チップ内に等間隔で配線され半導体素子に接続される下層電源配線と、前記下層電源配線よりも上層に形成され両端部が電源端子に接続される配線であって、前記下層電源配線の配線方向と直交する方向に所定の間隔で配線され、前記下層電源配線との交点に配置されたビアを介して複数の前記下層電源配線へ前記両端部から電源電流を供給する上層電源配線とを備える半導体集積回路であって、
前記上層電源配線のそれぞれが、
配線中央部にのみ前記ビアが配置された第１の上層電源配線と、
配線中央部を除く領域に、前記第１の上層電源配線への配置個数よりも多数の前記ビアが配置された第２の上層電源配線と
の対により構成され、
前記第１の上層電源配線の前記第２の上層電源配線に対する配線幅の比が、
前記配線中央部を除く領域では、前記第１の上層電源配線の前記第２の上層電源配線に対する供給電流比の逆数であり、
前記配線中央部では、前記供給電流比の逆数よりも大きい
ことを特徴とする半導体集積回路。
【請求項３】
前記第２の上層電源配線が、前記配線中央部を除く領域にのみ配線されている
ことを特徴とする請求項２に記載の半導体集積回路。
【請求項４】
前記配線中央部における前記第１の上層電源配線の配線幅が、前記配線中央部を除く領域における前記第１の上層電源配線の配線幅と前記第２の上層電源配線の配線幅の合計に等しい
ことを特徴とする請求項３に記載の半導体集積回路。
【請求項５】
前記配線中央部における前記第１の上層電源配線の配線幅が、前記配線中央部を除く領域における前記第１の上層電源配線の配線幅よりも大きく、前記配線中央部を除く領域における前記第１の上層電源配線の配線幅と前記第２の上層電源配線の配線幅の合計よりも小さい
ことを特徴とする請求項３に記載の半導体集積回路。
【請求項６】
チップ内に等間隔で配線された第一層電源配線と、前記第一層電源配線との交点に配置されたビアを介して複数の前記第一層電源配線へ電源電流を供給する第二層電源配線とを備える半導体集積回路の電源配線方法であって、
前記第二層電源配線を、
配線中央部にのみ前記ビアを配置する第１の第二層電源配線と、
配線中央部を除く領域に、前記第１の第二層電源配線への配置個数よりも多数の前記ビアを配置する第２の第二層電源配線と
の対により構成し、
前記第１の第二層電源配線の前記第２の第二層電源配線に対する配線幅の比を、
前記配線中央部を除く領域では、前記第１の第二層電源配線の前記第２の第二層電源配線に対する供給電流比の逆数とし、
前記配線中央部では、前記供給電流比の逆数よりも大きくする
ことを特徴とする電源配線方法。
【請求項７】
チップ内に等間隔で配線され半導体素子に接続される下層電源配線と、前記下層電源配線よりも上層に形成され両端部が電源端子に接続される配線であって、前記下層電源配線の配線方向と直交する方向に所定の間隔で配線され、前記下層電源配線との交点に配置されたビアを介して複数の前記下層電源配線へ前記両端部から電源電流を供給する上層電源配線とを備える半導体集積回路の電源配線方法であって、
前記上層電源配線のそれぞれを、
配線中央部にのみ前記ビアを配置する第１の上層電源配線と、
配線中央部を除く領域に、前記第１の上層電源配線への配置個数よりも多数の前記ビアを配置する第２の上層電源配線と
により構成し、
前記第１の上層電源配線の前記第２の上層電源配線に対する配線幅の比を、
前記配線中央部を除く領域では、前記第１の上層電源配線の前記第２の上層電源配線に対する供給電流比の逆数とし、
前記配線中央部では、前記供給電流比の逆数よりも大きくする
ことを特徴とする電源配線方法。
【請求項８】
前記第２の上層電源配線を、前記配線中央部を除く領域にのみ配線する
ことを特徴とする請求項７に記載の電源配線方法。
【請求項９】
前記配線中央部における前記第１の上層電源配線の配線幅を、前記配線中央部を除く領域における前記第１の上層電源配線の配線幅と前記第２の上層電源配線の配線幅の合計に等しくする
ことを特徴とする請求項８に記載の電源配線方法。
【請求項１０】
前記配線中央部における前記第１の上層電源配線の配線幅を、前記配線中央部を除く領域における前記第１の上層電源配線の配線幅と、前記配線中央部を除く領域における前記第１の上層電源配線および前記第２の上層電源配線の配線幅の合計配線幅との間とする
ことを特徴とする請求項８に記載の電源配線方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体集積回路および電源配線方法に関する。
【背景技術】
【０００２】
半導体集積回路に搭載された半導体素子への電源供給は、チップ周辺に配置された電源パッドを介して、チップ内部に配線された電源配線によって行われる。近年、半導体製造プロセスの微細化の進展に伴い、半導体集積回路の金属配線の厚みは減少する傾向にある。その結果、配線抵抗が増大し、電源配線における電圧降下いわゆるＩＲドロップが増加している。
【０００３】
電源配線のＩＲドロップは、電源パッドからの配線距離が長くなるチップ中心部付近が最大となる。チップ中心部のＩＲドロップを改善する方法として、電源配線幅の拡張や電源配線本数の追加などの配線補強により、配線抵抗を下げることが考えられる。しかし、一方では、チップ中央付近は信号配線が集中しやすい場所でもあるため、上記の改善方法をとった場合、信号配線に割り当てる配線リソースが不足する、という問題が発生しやすくなる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００４−２７３８４４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
そこで、本発明の目的は、信号配線リソースを確保しながら、チップ中心部のＩＲドロップを少なくすることのできる半導体集積回路および電源配線方法を提供することにある。
【課題を解決するための手段】
【０００６】
実施形態の半導体集積回路は、チップ内に等間隔で配線される下層電源配線と直交する方向に所定の間隔で配線される上層電源配線が、前記下層電源配線との接続用のビアが配線中央部にのみ配置された第１の上層電源配線と、配線中央部を除く領域に前記第１の上層電源配線への配置個数よりも多数の前記ビアが配置された第２の上層電源配線との対により構成され、前記第１の上層電源配線の前記第２の上層電源配線に対する配線幅の比が、
前記配線中央部を除く領域では、前記第１の上層電源配線の前記第２の上層電源配線に対する供給電流比の逆数であり、前記配線中央部では、前記供給電流比の逆数よりも大きい。
【図面の簡単な説明】
【０００７】
【図１】本発明の実施形態に係る半導体集積回路の電源配線構造の概念を示す模式的チップ平面図。
【図２】本発明の実施形態に係る半導体集積回路のビアの構造の例を示す模式的断面図。
【図３】本発明の実施形態に係る半導体集積回路における上層配線の配線方法の説明図。
【図４】従来の配線方法の上層電源配線におけるＩＲドロップの算出例を示す図。
【図５】本発明の実施形態に係る半導体集積回路の上層電源配線のＩＲドロップ算出に関する等価回路図。
【図６】本発明の実施形態に係る半導体集積回路の上層電源配線のＩＲドロップの算出例を示す図。
【図７】本発明の実施形態に係る半導体集積回路の上層配線の別の配線例を示す図。
【発明を実施するための形態】
【０００８】
以下、本発明の実施の形態について図面を参照して説明する。なお、図中、同一または相当部分には同一の符号を付して、その説明は繰り返さない。
【０００９】
（実施形態）
図１は、本発明の実施形態に係る半導体集積回路の電源配線構造の概念を示す模式的チップ平面図である。
【００１０】
本実施形態の半導体集積回路は、チップ内の半導体素子へ電源電流を供給する電源配線として、チップ内に等間隔で配線され半導体素子に接続される下層電源配線１と、下層電源配線１の配線方向と直交する方向に所定の間隔で配線され、下層電源配線１との交点に配置されたビア３を介して、複数の下層電源配線１に接続される、下層電源配線１よりも上層に形成された上層電源配線２Ａ、２Ｂとを備える。
【００１１】
上層電源配線２Ａ、２Ｂは、一端が電源パッド１０へ接続され、電源パッド１０から供給される電源電流を、ビア３を介して下層電源配線１へ供給する。
【００１２】
従来の一般的な電源配線構造では、上層電源配線は、電流供給量に見合った配線幅の１本の配線で配線される。これに対して、本実施形態では、配線中央部にのみビア３が配置された上層電源配線２Ａと、配線中央部を除く領域にビア３が配置された上層電源配線２Ｂとの対により構成されている。
【００１３】
この上層電源配線の構成においては、上層電源配線２Ａよりも上層電源配線２Ｂへ多くのビア３が配置される。図１に示す例では、上層電源配線２Ｂは、中央部を除く領域にのみ配線されているが、それぞれに配置されたビア３の数を合計した合計個数は、上層電源配線２Ａへのビア３の配置個数よりも多い。
【００１４】
ここで、ビア３は、図２に示すように、上層電源配線２Ａ、２Ｂと下層電源配線１の間に中間配線層がある場合、それぞれの配線間にビアを垂直に積み重ねて接続するスタックトビア構造により形成される。
【００１５】
上述したように、本実施形態では、従来１本で配線されていた上層電源配線を２本の配線に分けているため、上層電源配線２Ａ、２Ｂの配線幅が従来よりも減少し、上層電源配線２Ａ、２Ｂの配線抵抗は従来よりも増加する。しかし、電源パッド１０からの配線距離が長くなるチップ中央部にビアが配置される上層電源配線２Ａは、少数のビアしか置かれないため、配線を流れる電流量が少ない。したがって、上層電源配線２Ａ、２Ｂの配線幅を適切に設定することにより、チップ中央部のＩＲドロップを従来よりも改善することができる。
【００１６】
この上層電源配線２Ａと上層電源配線２Ｂの配線幅の決定方法について、図３を用いて説明する。
【００１７】
上層電源配線の配線を開始するにあたっては、先ず、従来と同様に、１本の配線を引くものとして、その配線幅を決定する。図３（ａ）に、この１本の上層電源配線２を示す。上層電源配線２の配線幅Ｗは、各配線端から供給される総電流量ΣＩの大きさに応じて決定される。総電流量ΣＩの大きさは、上層電源配線２に配置されたビア３の個数に比例する。
【００１８】
次に、図３（ｂ）に示すように、上層電源配線２を配線幅Ｗ１の上層電源配線２Ａと配線幅Ｗ２の上層電源配線２Ｂとに分割する。このとき、２本の配線の配線幅の合計（Ｗ１＋Ｗ２）は、上層電源配線２の配線幅Ｗと等しくする。すなわち、
Ｗ１＋Ｗ２＝Ｗ
とする。
【００１９】
ここで、上層電源配線２Ａは配線中央部にのみビア３が配置され、上層電源配線２Ｂは配線中央部を除く領域にビア３が配置される。このビアに配置される個数に応じて、上層電源配線２Ａに供給される総電流量ΣＩ１と、上層電源配線２Ｂに供給される総電流量ΣＩ２が決まる。
【００２０】
そこで、上層電源配線２Ａと上層電源配線２Ｂの配線幅の比Ｗ１／Ｗ２を、それぞれの配線に供給される総電流量の比ΣＩ１／ΣＩ２の逆数とする。すなわち、
Ｗ１／Ｗ２＝ΣＩ２／ΣＩ１
とする。
【００２１】
ここで、上層電源配線２Ｂには、上層電源配線２Ａよりも多くのビア３を配置するので、ΣＩ２＞ΣＩ１である。したがって、Ｗ１＞Ｗ２となる。すなわち、上層電源配線２Ａの配線幅Ｗ１は上層電源配線２Ｂの配線幅Ｗ２よりも広くなる。そのため、単位配線長当たりの配線抵抗は、上層電源配線２Ａの方が、上層電源配線２Ｂよりも小さい。また、上層電源配線２Ａに流れる電流量も少ない。これにより、上層電源配線２Ａは、ビア３までの最長配線距離は長いが、ＩＲドロップの増加を抑えることができる。
【００２２】
一方、上層電源配線２Ｂは、単位配線長当たりの配線抵抗が上層電源配線２Ａよりも大きく、流れる電流量も多いが、ビア３までの最長配線距離が短いため、やはり、ＩＲドロップの増加を抑えることができる。
【００２３】
ここで、上層電源配線２Ｂに着目すると、その配線中央部は、電源電流の供給には何ら寄与しない領域である。したがって、この配線中央部は切除することができる。配線を切除することにより、上層電源配線２Ｂの配線中央部に空きスペースができる。そこで、この空きスペースへ、上層電源配線２Ａの中央部の配線幅を拡張する。
【００２４】
図３（ｃ）に、上層電源配線２Ｂの配線中央部を切除し、その空きスペースへ上層電源配線２Ａの中央部の配線幅を拡張した結果を示す。上層電源配線２Ａの中央部の配線幅を拡張することにより、上層電源配線２Ａの中央部の配線抵抗は低下する。その結果、上層電源配線２Ａの中央部のＩＲドロップが低下する。すなわち、チップ中央におけるＩＲドロップを改善することができる。
【００２５】
次に、この上層電源配線２Ａの配線中央部におけるＩＲドロップの改善について、図４〜図６を用いて具体例に説明する。
【００２６】
図４（ａ）は、従来の配線方法による上層電源配線２のＩＲドロップ算出に関する等価回路図である。ここでは、１０個のビア３が配置されるものとする。下層電源配線１が等間隔で配線されるため、この１０個のビア３も等間隔に配置される。
【００２７】
そこで、ビア３間の距離を１区間とすると、上層電源配線２は１１区間に分割され、各区間の配線抵抗は同じ値となる。ここでは、１区間の配線抵抗値をＲと表す。
【００２８】
また、各下層電源配線１には動作確率の等しい半導体素子が均等に接続されているものとし、各ビア３へ供給される電流量が等しいものとする。ここでは、各ビア３へ供給される電流量をＩと表す。したがって、上層電源配線２の各端から供給される総電流量ΣＩは、ΣＩ＝５Ｉとなる。
【００２９】
図４（ｂ）には、各区間の配線幅Ｗ、抵抗値、電流値、およびＩＲを単位とした各区間のＩＲドロップ値および累計ＩＲドロップ値を記載している。ここで、配線幅Ｗは、上層電源配線２の幅を基準とする相対値で表すものとする。
【００３０】
各区間のＩＲドロップ値は、その区間を流れる電流とその区間の配線抵抗値の積により算出される。配線端から中央に向かうほど流れる電流が小さくなるので、区間ＩＲドロップは、配線端から中央に向かって小さくなる。
【００３１】
累計ＩＲドロップは、区間ＩＲドロップを配線端から順次加算するので、配線中央に向かって次第に大きくなる。この例では、累計ＩＲドロップの最大値は１５ＩＲである。
【００３２】
図５は、分割後の上層電源配線２Ａ、２ＢのＩＲドロップ算出に関する等価回路図である。この例では、上層電源配線２Ａに４個のビア３が配置され、上層電源配線２Ｂには、左右３個ずつ、計６個のビア３が配置されている。
【００３３】
したがって、上層電源配線２Ａの各端から供給される総電流量ΣＩ１は、ΣＩ１＝２Ｉとなり、上層電源配線２Ｂの各端から供給される総電流量ΣＩ２は、ΣＩ２＝３Ｉとなる。
【００３４】
上層電源配線２Ａの配線幅Ｗ１と上層電源配線２Ｂの配線幅Ｗ２の比Ｗ１／Ｗ２は、
Ｗ１／Ｗ２＝ΣＩ２／ΣＩ１であるので、Ｗ１／Ｗ２＝３／２となる。したがって、Ｗ１、Ｗ２を分割前の配線幅Ｗに対する比で表すと、
Ｗ１＝３／５・Ｗ、Ｗ２＝２／５・Ｗ
となる。
【００３５】
配線抵抗は、配線幅に反比例するので、配線幅Ｗ１、Ｗ２の配線抵抗の配線幅Ｗの配線抵抗に対する比をそれぞれα、βと表すと、
α＝Ｗ／Ｗ１＝５／３、β＝Ｗ／Ｗ２＝５／２
となる。
【００３６】
上層電源配線２Ａは、区間Ｋ１、Ｋ２、Ｋ３、Ｋ９、Ｋ１０、Ｋ１１が配線幅Ｗ１なので、この区間の配線抵抗はαＲ＝５／３Ｒとなる。一方、区間Ｋ４、Ｋ５、Ｋ６、Ｋ７、Ｋ８は、配線幅Ｗなので、この区間の配線抵抗はＲとなる。
【００３７】
上層電源配線２Ｂは、区間Ｋ１、Ｋ２、Ｋ３、Ｋ９、Ｋ１０、Ｋ１１が配線幅Ｗ２なので、この区間の配線抵抗がβＲ＝５／２Ｒとなる。
【００３８】
図５（ａ）には上層電源配線２Ａについて、図５（ｂ）には上層電源配線２Ｂについて、各区間の配線幅Ｗ、抵抗値、電流値、およびＩＲを単位とした各区間のＩＲドロップ値および累計ＩＲドロップ値を記載している。
【００３９】
図５（ａ）に示すように、電源配線２Ａの中央部である区間Ｋ５、Ｋ６、Ｋ７における累計ＩＲドロップは１３ＩＲであり、配線分割前の同区間の累計ＩＲドロップ値１５ＩＲより減少している。
【００４０】
一方、図５（ｂ）に示すように、上層電源配線２Ｂの累計ＩＲドロップの最大値は１５ＩＲであり、配線分割前の累計ＩＲドロップの最大値である。すなわち、配線分割後も、上層電源配線２ＢのＩＲドロップの最大値は、分割前の値に収まっている。
【００４１】
このように本実施形態では、上層電源配線を配線幅の合計を一定に保ちながら２本に分割することにより、配線中央部のＩＲドロップを改善することができる。
【００４２】
また、ＩＲドロップに余裕がある場合は、図７に示すように、配線中央部における電源配線２Ａの配線幅を、Ｗ１＜Ｗ１１＜Ｗなる配線幅Ｗ１１に留めるようにしてもよい。これにより、配線中央部の空きスペースを信号配線リソース割り当て領域４とすることができ、チップ中央部における信号配線の混雑緩和に活用することができる。
【００４３】
このような本実施形態によれば、信号配線リソースを確保しながら、チップ中心部のＩＲドロップを少なくすることができる。
【００４４】
なお、本実施形態では、半導体素子に接続する配線を下層電源配線、電源電流を供給する配線を上層電源配線とし、上層電源配線を分割する例を示したが、下層電源配線と上層電源配線の配線目的を入れ替え、下層電源配線を分割するようにしてもよい。
【００４５】
また、本発明の実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００４６】
１  下層電源配線
２、２Ａ、２Ｂ  上層電源配線
３  ビア
４  信号配線リソース割り当て領域
１０  電源パッド
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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