(57)【要約】【課題】Ｎ本の低速信号を１本の高速信号に時分割多重化する信号多重化回路に関し、特に、多重化回路の最終段で高速クロックを使わないことでタイミング制約を無くした信号多重化回路（パラレル／シリアル変換回路）を提供する。【解決手段】パラレル信号を例えば隣り合う信号同士で排他的論理和をとることによってプリコードし、フリップフロップを用いてプリコード済みのパラレル信号を階段状に遅延させる。遅延済みの信号をＮ本の信号をＮ入力の排他的論理和回路に入力して最終的なシリアル出力を生成する。こうすると、最終段の排他的論理和回路にはクロック信号を入力する必要がないため、タイミング設計の困難さから解放されるのみならず、高速クロックを不要にできることから消費電力の低減も可能となる。【選択図】図７
2012114566.tif 000002
【特許請求の範囲】
【請求項１】
第１〜第Ｎ（Ｎは２以上の整数）パラレル信号を第１サイクル時間毎に所定の組み合わせ論理でプリコードし、前記第１サイクル時間毎に第１〜第Ｎプリコード信号を並列に出力するプリエンコーダ回路と、
前記第１プリコード信号を第２タイミングを起点に第１信号として出力すると共に、第Ｋ（Ｋは２以上Ｎ以下のそれぞれの整数）プリコード信号を第２タイミングを起点に「（前記第１サイクル時間／Ｎ）×（Ｋ−１）」の遅延を加えたのち第Ｋ信号として出力することで第１〜第Ｎ信号を出力する遅延回路ブロックと、
前記第１〜第Ｎ信号を前記プリコードに対応した組み合わせ論理でデコードすることで、前記第１〜第Ｎパラレル信号をシリアル信号に変換して出力するデコード回路とを有することを特徴とする信号多重化回路。
【請求項２】
請求項１記載の信号多重化回路において、
前記プリエンコーダ回路は、
前記第１サイクル時間を持つ第１クロック信号に同期してラッチ動作を行い、前記第１〜第Ｎプリコード信号を並列に出力する第１〜第Ｎ保持回路と、
第１〜第Ｎ排他的論理和回路とを備え、
前記第１排他的論理和回路は、前記第１パラレル信号と前記第Ｎ保持回路の出力信号を入力として、その排他的論理和演算結果を前記第１保持回路に出力し、
第Ｋ排他的論理和回路は、第Ｋパラレル信号と第（Ｋ−１）排他的論理和回路の出力信号を入力として、その排他的論理和演算結果を第Ｋ保持回路に出力し、
前記デコード回路は、前記第１〜第Ｎ信号を入力として排他的論理和演算を行うことを特徴とする信号多重化回路。
【請求項３】
請求項２記載の信号多重化回路において、
前記デコード回路は、Ｎが２のべき乗数で有る場合には、（ｌｏｇ２Ｎ）段で２入力の排他的論理和演算回路を縦続接続することで構成され、Ｎが２のべき乗数で無い場合には、Ｎ以上でかつ最も小さい２のべき乗数に基づく段数で２入力の排他的論理和演算回路を縦続接続すると共に、初段の一部の入力を固定値とすることで構成されることを特徴とする信号多重化回路。
【請求項４】
請求項３記載の信号多重化回路において、
前記２入力の排他的論理和演算回路の２入力は、第１および第２差動入力信号であり、
前記２入力の排他的論理和演算回路は、
一端に前記第１差動入力信号の第１極性が入力され、前記第２差動入力信号によってオン・オフが制御される第１トランジスタスイッチ回路と、
一端に前記第１差動入力信号の第２極性が入力される共に他端が前記第１トランジスタスイッチ回路の他端と共通に接続され、前記第２差動入力信号によってオン・オフが前記第１トランジスタスイッチ回路と相補的に制御される第２トランジスタスイッチ回路とを備えることを特徴とする信号多重化回路。
【請求項５】
請求項４記載の信号多重化回路において、
前記２入力の排他的論理和演算回路は、更に、
一端に前記第２差動入力信号の第１極性が入力され、前記第１差動入力信号によってオン・オフが制御される第３トランジスタスイッチ回路と、
一端に前記第２差動入力信号の第２極性が入力される共に他端が前記第３トランジスタスイッチ回路の他端と共通に接続され、前記第１差動入力信号によってオン・オフが前記第３トランジスタスイッチ回路と相補的に制御される第４トランジスタスイッチ回路と、
混合回路とを備え、
前記第１および第２トランジスタスイッチ回路の他端は、差動出力信号の第１極性に結合され、
前記第３および第４トランジスタスイッチ回路の他端は、前記差動出力信号の第２極性に結合され、
前記混合回路は、前記差動出力信号の第１極性に前記差動出力信号の第２極性の反転信号を合成することで前記差動出力信号の第１極性の波形を整形し、前記差動出力信号の第２極性に前記差動出力信号の第１極性の反転信号を合成することで前記差動出力信号の第２極性の波形を整形することを特徴とする信号多重化回路。
【請求項６】
請求項３記載の信号多重化回路において、
前記２入力の排他的論理和演算回路の２入力は、第１および第２差動入力信号であり、
前記２入力の排他的論理和演算回路は、
前記第１差動入力信号の第１極性と前記第２差動入力信号の第１極性および第２極性を入力として出力ノードに出力を行う第１回路ブロックと、
前記第１差動入力信号の第２極性と前記第２差動入力信号を第２極性および第１極性を入力として前記出力ノードに出力を行う第２回路ブロックとを備え、
前記第１回路ブロックは、
ソースに電源電圧が供給され、ドレインが前記出力ノードに接続された第１導電型の第１ＭＩＳトランジスタと、
ソースに接地電源電圧が供給され、ドレインが前記出力ノードに接続された第２導電型の第２ＭＩＳトランジスタと、
ソースに前記電源電圧が供給され、ドレインが前記第１ＭＩＳトランジスタのゲートに接続された前記第１導電型の第３および第４ＭＩＳトランジスタと、
ソースに前記接地電源電圧が供給され、ドレインが前記第２ＭＩＳトランジスタのゲートに接続された前記第２導電型の第５および第６ＭＩＳトランジスタと、
前記第１ＭＩＳトランジスタのゲートと前記第２ＭＩＳトランジスタのゲートの間にソース・ドレイン経路が接続された前記第１導電型の第７ＭＩＳトランジスタおよび前記第２導電型の第８ＭＩＳトランジスタとを備え、
前記第３および第５ＭＩＳトランジスタのゲートには、前記第１差動入力信号の第１極性が入力され、
前記第４および第８ＭＩＳトランジスタのゲートには、前記第２差動入力信号の第１極性および第２極性の一方が入力され、
前記第６および第７ＭＩＳトランジスタのゲートには、前記第２差動入力信号の第１極性および第２極性の他方が入力され、
前記第２回路ブロックは、前記第１回路ブロックと同一の回路構成を備え、各ＭＩＳトランジスタのゲート信号の極性が前記第１回路ブロックとは逆の関係になっていることを特徴とする信号多重化回路。
【請求項７】
請求項２記載の信号多重化回路において、
前記遅延回路ブロックは、
前記第１サイクル時間を持つ前記第１クロック信号が入力され、前記第１サイクル時間を持つと共にそれぞれ「前記第１サイクル時間／Ｎ」単位の位相差を持つ第２相〜第Ｎ相クロック信号を生成する遅延ロックループ回路と、
それぞれ前記第２相〜第Ｎ相クロック信号に同期してラッチ動作を行い、前記第２〜第Ｎ信号を出力する第２相用〜第Ｎ相用保持回路とを備え、
前記遅延ロックループ回路は、
前記第１クロック信号を初段入力として順次前段の出力を遅延させて後段に出力する複数の可変遅延回路と、
前記第１クロック信号の位相と前記複数の可変遅延回路の最終段からの出力信号の位相とを比較し、その比較結果に応じて前記複数の可変遅延回路の遅延時間を制御する位相比較器とを有することを特徴とする信号多重化回路。
【請求項８】
請求項２記載の信号多重化回路において、
前記遅延回路ブロックは、
シフトレジスタを含み、「前記第１サイクル時間／Ｎ」となる第２サイクル時間を持つ第２クロック信号を入力として、前記第１サイクル時間を持つと共にそれぞれ前記第２サイクル時間単位の位相差を持つ第２相〜第Ｎ相クロック信号を生成するカウンタ回路と、
それぞれ前記第２相〜第Ｎ相クロック信号に同期してラッチ動作を行い、前記第２〜第Ｎ信号を出力する第２相用〜第Ｎ相用保持回路とを有することを特徴とする信号多重化回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数の低速信号を１本の高速信号に時分割によって多重化する信号多重化（Multiplexer）回路に関し、特に、光通信システムの送信部で用いられる信号多重化回路（パラレル／シリアル変換回路）に適用して有益な技術に関するものである。
【背景技術】
【０００２】
例えば、特許文献１には、１／２パラレルシリアル変換回路を変換ユニットとして、これをツリー状に多段接続することで構成された１／２ｎパラレルシリアル変換回路が示されている。これによって、シリアル数が増加してもクロックスキューを抑え、クリティカルパスの形成を防ぐことができる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００２−９６２９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
近年、光通信システムでは、数十Ｇｂｐｓを超える高速通信が行われており、信号多重化回路（パラレル／シリアル変換回路）においては、高速なクロック信号ＣＬＫｉｎに同期した信号多重化処理（パラレル／シリアル変換）を行う必要がある。図１は、本発明が前提とする時分割による信号多重化回路（パラレル／シリアル変換回路）において、それを含めた光通信システムの構成例を示すブロック図である。図１に示す光通信システムは、光・電気変換ブロックＯＦＥ＿ＢＬＫと、パラレル／シリアル変換ブロック（ＳｅｒＤｅｓ：SERializer/DESerializer）ＳＤ＿ＢＬＫと、上位層論理ブロックＰＵによって構成される。ＯＦＥ＿ＢＬＫは、例えばフォトダイオード等を介して光入力データ信号ＩＮ＿ＯＰを電気信号に変換する光／電気変換回路ＯＥＣと、半導体レーザ等を介して電気信号を光出力データ信号ＯＵＴ＿ＯＰに変換する電気／光変換回路ＥＯＣを備えている。
【０００５】
ＳＤ＿ＢＬＫは、入力系回路として、ＯＥＣからの微小なデータ信号を所定電圧レベルのデータ信号に増幅する入力回路ＩＦ＿Ｉと、その出力となるデータ信号Ｄｉｎからデータ信号Ｄｏｕｔおよびクロック信号ＣＬＫｏｕｔを再生する信号再生回路ＣＤＲと、ＣＬＫｏｕｔを用いてシリアルデータとなるＤｏｕｔをパラレルデータ信号ＤＡＴｏに変換しかつＣＬＫｏｕｔの分周クロック信号ＣＬＫｏｕｔＤｉｖを出力するシリアル／パラレル変換回路ＳＰＣを備えている。上位層論理ブロックＰＵは、このＣＬＫｏｕｔＤｉｖとＤＡＴｏを受けて所定の情報処理を行う。また、ＳＤ＿ＢＬＫは、出力系回路として、信号多重化回路（パラレル／シリアル変換回路）ＰＳＣと、そのシリアルデータ信号に基づいた所定の電気信号によって電気／光変換回路ＥＯＣを駆動する出力回路ＩＦ＿Ｏを備えている。ＰＳＣは、ＰＵからのパラレルデータ信号ＤＡＴｉをクロック生成回路ＣＬＫ＿ＧＥＮで生成されたクロック信号ＣＬＫｉｎに同期するシリアルデータ信号に変換すると共に、ＰＵへ向けてＣＬＫｉｎの分周クロック信号ＣＬＫｉｎＤｉｖを出力する。
【０００６】
図２（ａ）、（ｂ）は、図１における信号多重化回路（パラレル／シリアル変換回路）ＰＳＣの動作例を示すものであり、図２（ａ）は４：１の場合の動作タイミングチャート、図２（ｂ）は２：１の場合の動作タイミングチャートである。図２（ａ）に示した４：１の場合には、４本のパラレル信号Ｐ０〜Ｐ３が信号多重化回路による時分割多重化処理に伴い１本のシリアル信号Ｓｏｕｔに変換される。このとき、シリアル信号Ｓｏｕｔにはパラレル信号がＰ０、Ｐ１、Ｐ２、Ｐ３の順番で出力される。時分割多重化したことにより、シリアル信号Ｓｏｕｔの１シンボルの時間幅は、パラレル信号Ｐ０〜Ｐ３の時間幅の１／４となる。同様に、図２（ｂ）に示した２：１の場合には、２本のパラレル信号Ｐ０、Ｐ１が信号多重化回路による時分割多重化処理に伴い１本のシリアル信号Ｓｏｕｔに変換される。シリアル信号Ｓｏｕｔの１シンボルの時間幅は、パラレル信号Ｐ０，Ｐ１の時間幅の１／２となる。
【０００７】
図３は、本発明の前提として検討した信号多重化回路（パラレル／シリアル変換回路）の構成例を示す回路ブロック図である。図３に示す信号多重化回路は、７個の２：１信号多重化回路（パラレル／シリアル変換回路）ＰＳ２１と、３個の２分周回路ＤＩＶ２によって構成され、これによって８：１の変換処理を行う。７個のＰＳ２１は、３段構成のツリー型に配置され、８本のパラレル信号Ｐ０〜Ｐ７を８本→４本→２本→１本と順に多重化していくことでＰ０〜Ｐ７からシリアル信号Ｓｏｕｔを生成する。
【０００８】
図４（ａ）、（ｂ）は、図３における各２：１信号多重化回路（パラレル／シリアル変換回路）ＰＳ２１のそれぞれ異なる構成例を示す回路図であり、図４（ｃ）は、図４（ａ）、（ｂ）の動作例を示す動作タイミングチャートである。図４（ａ）に示す２：１信号多重化回路ＰＳ２１は、２個のエッジトリガフリップフロップ回路ＦＦ１，ＦＦ２、レベルトリガラッチ回路ＬＴ、２：１セレクタ回路ＳＥＬ２、および遅延回路ＣＫ＿ＤＬＹからなる。図４（ｃ）に示すように、遅延回路ＣＫ＿ＤＬＹは、クロック信号ＣＬＫを１／４周期程度遅延させたＣＬＫｄを出力する。このクロックＣＬＫｄに同期して動作する２個のエッジトリガフリップフロップ回路ＦＦ１，ＦＦ２は、それぞれパラレル信号Ｐ０，Ｐ１のタイミングをＣＬＫｄの立ち上がりに揃えて、信号Ａ，Ｂを出力する。さらに、レベルトリガラッチ回路ＬＴは、信号Ｂを、ＣＬＫｄの立ち上がりに揃えなおして信号Ｃを出力する。この結果、信号Ａおよび信号Ｃは、互いにＣＬＫｄの半周期だけずれた位相となり、それぞれ２：１セレクタ回路ＳＥＬ２に入力される。
【０００９】
２：１セレクタ回路ＳＥＬ２は、遅延回路ＣＫ＿ＤＬＹを通る前の遅延されていないクロック信号ＣＬＫを選択信号として、信号Ａおよび信号Ｃのうちの１つを選択してシリアル信号Ｓｏｕｔを出力する。このとき、図４（ｃ）のタイミングチャートに示したように、ＣＬＫが“０”の期間では信号Ａは変化しない一定値であり、ＣＬＫが“１”の期間では信号Ｃは変化しない一定値であるため、ＳＥＬ２から出力されたシリアル信号Ｓｏｕｔは、１シンボルの時間幅がＴｓｙｍの信号となり、かつグリッチのない整形された信号となる。なお、実回路では、エッジトリガフリップフロップ回路ＦＦ１，ＦＦ２、およびレベルトリガラッチ回路ＬＴが有限の伝播遅延時間を持つため、遅延回路ＣＫ＿ＤＬＹを省略してＣＬＫｄをＣＬＫと同一の信号とした場合であっても、信号Ａおよび信号Ｃは、ＣＬＫの立ち上がりから遅れることになる。このため、実回路では、遅延回路ＣＫ＿ＤＬＹは多くの場合省略することが可能である。
【００１０】
一方、図４（ｂ）に示す２：１信号多重化回路（パラレル／シリアル変換回路）ＰＳ２１は、図４（ａ）における２つのエッジトリガフリップフロップ回路ＦＦ１，ＦＦ２が、レベルトリガラッチ回路ＬＴ１，ＬＴ２に置き換わった構成となっている。ＣＬＫｄが“１”の期間、パラレル信号Ｐ０とＰ１が変化しない一定値であることが保証されている場合には、この構成が使用可能である。図３に示したような、２：１信号多重化回路をツリー型に配置することで構成した８：１信号多重化回路では、２：１信号多重化回路として、図４（ｂ）の構成を使用することも可能である。一般に、レベルトリガラッチ回路は、エッジトリガフリップフロップ回路に比べて簡単な回路で実現できるため、２：１の信号多重化回路（パラレル／シリアル変換回路）として、図４（ｂ）の構成が使用可能な場合には、図４（ａ）の構成にかえて図４（ｂ）の構成を使用することでレイアウト面積の縮小や省電力化が図れる。
【００１１】
以上のように、図３および図４に示した構成によれば、２：１信号多重化回路（パラレル／シリアル変換回路）ＰＳ２１をツリー型に配置することで、ｎを整数として、２ｎ：１の信号多重化回路（パラレル／シリアル変換回路）を容易に実現できる。しかしながら、前述したような数十Ｇｂｐｓを超える高速通信に伴いクロック信号ＣＬＫの周波数が高くなると、図４（ａ）、（ｂ）の構成例では、２：１信号多重化回路の２：１セレクタ回路ＳＥＬ２に入力される信号Ａおよび信号Ｃと、そのセレクト信号となるＣＬＫとの間のタイミング設計が困難となる恐れがある。
【００１２】
図５（ａ）は、図４（ａ）の２：１信号多重化回路（パラレル／シリアル変換回路）を再掲したものであり、図５（ｂ）は、その問題点の一例を示す動作タイミングチャートである。なお、図５（ａ）では、前述した理由から遅延回路ＣＫ＿ＤＬＹが省略されている。図５（ｂ）では、クロック信号ＣＬＫの周期をＴＣＬＫ、エッジトリガフリップフロップ回路ＦＦ１，ＦＦ２およびレベルトリガラッチ回路ＬＴの伝播遅延時間をＴｐｄＦＦとしている。ＴＣＬＫは、シリアル信号Ｓｏｕｔの１シンボルの時間幅Ｔｓｙｍの２倍である。通信速度が高くなると、シリアル信号Ｓｏｕｔの１シンボルの時間幅Ｔｓｙｍが短くなる一方で、ＦＦ１，ＦＦ２およびＬＴの伝播遅延時間ＴｐｄＦＦは回路構成によって決まっており通信速度によらず一定である。そのため、高い通信速度では、ＦＦ１，ＦＦ２およびＬＴの伝播遅延時間ＴｐｄＦＦが、シリアル信号Ｓｏｕｔの１シンボルの時間幅Ｔｓｙｍよりも長くなることがある。図５（ｂ）の例では、ＴｐｄＦＦがＴｓｙｍ＝ＴＣＬＫ／２よりも大きい場合を示している。この場合、２：１セレクタ回路ＳＥＬ２への入力信号ＡおよびＣが、セレクト信号となるＣＬＫに対して遅れてしまうため、シリアル信号Ｓｏｕｔに不要なグリッチが生じることが分かる。
【００１３】
この問題を解決するために、例えば、位相補間器を用いてクロックの位相を最適に調整する方法が考えられる。図６（ａ）は、図４（ａ）に示した２：１信号多重化回路（パラレル／シリアル変換回路）に位相補間器を適用した構成例を示す回路図であり、図６（ｂ）は図６（ａ）の動作例を示す動作タイミングチャートである。図６（ａ）の２：１信号多重化回路は、図４（ａ）の２：１信号多重化回路における遅延回路ＣＫ＿ＤＬＹの代わりに位相補間器ＰＩを配置した構成となっている。位相補間器ＰＩは、クロック信号ＣＬＫの位相を位相制御ブロックＣＴＲＬ＿ＢＬＫからの制御信号ＰＨ＿ＣＴＲＬに基づいて回転させてＣＬＫｄとして出力する。
【００１４】
ＣＴＲＬ＿ＢＬＫは、ＣＬＫｄに同期して動作するエッジトリガフリップフロップ回路ＦＦ３、位相比較器ＰＤ、ローパスフィルタＬＰＦ、および制御論理からなる。ＦＦ３には、パラレル信号Ｐ０，Ｐ１と同期して０１０１…の値を持つパタン信号ＰＤｉｎが入力されている。このＦＦ３は、２：１信号多重化回路本体のエッジトリガフリップフロップ回路ＦＦ１，ＦＦ２と同一の回路構成であり、これらＦＦ１〜ＦＦ３の伝播遅延時間は互いに等しい。位相比較器ＰＤは、ＦＦ３の出力Ｄと、クロック信号ＣＬＫとの位相を比較し、ＣＬＫの“０”パルスが、信号Ｄが一定値である期間の中心から、前後どちらの方向にずれているかを判定して出力する。この判定結果は、ＬＰＦで平均化されたのち制御論理に入力され、これに基づいて制御論理が位相補間器ＰＩに向けて制御信号ＰＨ＿ＣＴＲＬを出力する。この結果、ＦＦ１，ＦＦ２およびＬＴの伝播遅延時間をＴｐｄＦＦに関わらず、信号Ｄが一定値である期間の中心にＣＬＫの“０”パルスが位置するように、ＣＬＫｄの位相が制御されることになる。したがって、２：１セレクタ回路ＳＥＬ２からは、グリッチのないきれいな波形が出力される。
【００１５】
図６（ａ）に示した２：１信号多重化回路（パラレル／シリアル変換回路）を用いると、動作中に電源電圧や環境温度の変動が生じた場合にも、安定して２：１信号多重化動作を行うことが可能である。すなわち、仮にＦＦ１，ＦＦ２およびＬＴの伝播遅延時間ＴｐｄＦＦが変化した場合でも、位相制御ブロックＣＴＲＬ＿ＢＬＫは、２：１セレクタ回路ＳＥＬ２に入力される信号ＡおよびＣの位相がＣＬＫの位相に対して常に最適となるようにフィードバック制御を行う。しかしながら、図６（ａ）に示した２：１信号多重化回路は、図４（ａ）、（ｂ）に示した２：１信号多重化回路に比べて消費電力が非常に大きいという問題がある。とくに、位相補間器ＰＩおよび位相比較器ＰＤは、高速のクロック信号ＣＬＫで動いており、消費電力が大きい。さらに、位相補間器ＰＩは、通常、０°、９０°、１８０°、２７０°の４相クロックを必要とするため、クロック信号ＣＬＫから４相クロックを生成する４相クロック生成回路が必要となる。この４相クロック生成回路も、高速のクロック信号ＣＬＫで動作させる必要があり消費電力が大きい。
【００１６】
本発明は、このようなことを鑑みてなされたものであり、その目的の一つは、高速化や低消費電力化を実現可能な信号多重化回路（パラレル／シリアル変換回路）を提供することにある。本発明の前記並びにその他の目的と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１７】
本願において開示される発明のうち、代表的な実施の形態の概要を簡単に説明すれば、次のとおりである。
【００１８】
本実施の形態による信号多重化回路は、プリエンコーダ回路と、その後段に設けられた遅延回路ブロックと、その後段に設けられたデコード回路とを備えている。プリエンコーダ回路は、第１〜第Ｎ（Ｎは２以上の整数）パラレル信号を第１サイクル時間毎に所定の組み合わせ論理でプリコードし、第１サイクル時間毎に第１〜第Ｎプリコード信号を並列に出力する。遅延回路ブロックは、第１プリコード信号を第２タイミングを起点に第１信号として出力すると共に、第Ｋ（Ｋは２以上Ｎ以下のそれぞれの整数）プリコード信号を第２タイミングを起点に「（第１サイクル時間／Ｎ）×（Ｋ−１）」の遅延を加えたのち第Ｋ信号として出力する。デコード回路は、第１〜第Ｎ信号をプリコードに対応した組み合わせ論理でデコードすることで、第１〜第Ｎパラレル信号をシリアル信号に変換して出力する。
【００１９】
具体的には、例えばＮ＝２の場合を例とすると、プリエンコーダ回路は、２本のパラレル信号を２つの排他的論理和回路によってプリコードしたものを２個のエッジトリガフリップフロップ回路でラッチする。ここで、片方のエッジトリガフリップフロップ回路の出力は、遅延回路ブロック（例えばレベルトリガラッチ回路）を介して半クロックサイクル遅延される。デコード回路は、エッジトリガフリップフロップ回路の出力と、レベルトリガラッチ回路の出力との間で排他的論理和演算を行うことで最終的なシリアル信号を出力する。すなわち、最終段の排他的論理和回路は、プリコードされたパラレル信号を時分割多重化すると同時にデコードしており、正しいシリアル信号を出力することになる。
【００２０】
このように本実施の形態による信号多重化回路は、信号多重化回路で通常必要とされる最終段のセレクタ回路を不要とし、その代わりに排他的論理和回路を用いている。通常の信号多重化回路における最終段のセレクタ回路は、２つの入力信号と、セレクト信号としてのクロック信号の合計３本の信号が入力されて多重化された信号を出力するものであったのに対して、本実施の形態による信号多重化回路における最終段の排他的論理和回路は、２つの入力信号のみから多重化された信号を出力する。これは、本実施の形態による信号多重化回路は、通常の信号多重化回路において高速動作時に特に問題となる、セレクタ回路に入力される信号とセレクタ信号との間のタイミング制約の問題が存在しないことを意味する。このため、複雑かつ消費電力の大きなタイミング調整用のフィードバック系を組む必要がなく、簡単かつ低消費電力で高速動作可能な信号多重化回路を実現することができる。
【００２１】
なお、本実施の形態による信号多重化回路では、通常の信号多重化回路で必要とされるセレクタ回路に変えて、高速動作可能な排他的論理和回路が必要となる。この際に、排他的論理和回路がセレクタ回路に比べて高速動作が困難となることが懸念される。しかしながら、高速通信で一般的な差動構成の回路では、排他的論理和回路はセレクタ回路と同一の回路構成で実現可能であるため、排他的論理和回路を用いた場合でも十分に高速動作を図ることができる。
【００２２】
また、例えば前述した本実施の形態による２：１信号多重化回路では、最終的なシリアル信号のタイミングが、レベルトリガラッチ回路による半クロックサイクルの遅延によって決定されることになる。この際に、例えば遅延同期ループ回路（ＤＬＬ）等を用いてクロック信号の位相を正確に調整することで、正確な半クロックサイクル遅延を実現し、出力されるシリアル信号のタイミングジッタを抑えることができる。
【発明の効果】
【００２３】
本願において開示される発明のうち、代表的な実施の形態によって得られる効果を簡単に説明すると、信号多重化回路（パラレル／シリアル変換回路）において高速化や低消費電力化が実現可能となる。
【図面の簡単な説明】
【００２４】
【図１】本発明が前提とする時分割による信号多重化回路（パラレル／シリアル変換回路）において、それを含めた光通信システムの構成例を示すブロック図である。
【図２】（ａ）、（ｂ）は、図１における信号多重化回路（パラレル／シリアル変換回路）の動作例を示すものであり、（ａ）は４：１の場合の動作タイミングチャート、（ｂ）は２：１の場合の動作タイミングチャートである。
【図３】本発明の前提として検討した信号多重化回路（パラレル／シリアル変換回路）の構成例を示す回路ブロック図である。
【図４】（ａ）、（ｂ）は、図３における各２：１信号多重化回路（パラレル／シリアル変換回路）のそれぞれ異なる構成例を示す回路図であり、（ｃ）は、（ａ）、（ｂ）の動作例を示す動作タイミングチャートである。
【図５】（ａ）は、図４（ａ）の２：１信号多重化回路（パラレル／シリアル変換回路）を再掲したものであり、（ｂ）は、その問題点の一例を示す動作タイミングチャートである。
【図６】（ａ）は、図４（ａ）に示した２：１信号多重化回路（パラレル／シリアル変換回路）に位相補間器を適用した構成例を示す回路図であり、（ｂ）は（ａ）の動作例を示す動作タイミングチャートである。
【図７】本発明の実施の形態１によるｎ：１信号多重化回路（パラレル／シリアル変換回路）において、その構成例を示す回路図である。
【図８】図７のｎ：１信号多重化回路（パラレル／シリアル変換回路）において、その詳細な動作例を示す模式図である。
【図９】図７における多重化／デコード回路の詳細な構成例を示す回路図である。
【図１０】図７における多重化／デコード回路の別の詳細な構成例を示す回路図である。
【図１１】図７における階段状遅延回路の詳細な構成例を示す回路図である。
【図１２】図１１における遅延ロックループの動作例を示す波形図である。
【図１３】本発明の実施の形態２によるｎ：１信号多重化回路（パラレル／シリアル変換回路）において、その構成例を示す回路図である。
【図１４】図１３における１／ｎ分周器の詳細を示すものであり、（ａ）はその構成例を示す回路図、（ｂ）は（ａ）における各クロックドインバータ回路の構成例を示す回路図、（ｃ）は（ａ）の動作例を示す波形図である。
【図１５】本発明の実施の形態３によるｎ：１信号多重化回路（パラレル／シリアル変換回路）において、その多重化／デコード回路に含まれる２入力排他的論理和回路の詳細な構成例を示す回路ブロック図である。
【図１６】図１５における２入力排他的論理和回路の詳細を示すものであり、（ａ）はその構成例を示す回路図、（ｂ）は（ａ）の模式的な動作例を示す波形図である。
【図１７】本発明の実施の形態４によるｎ：１信号多重化回路（パラレル／シリアル変換回路）において、その多重化／デコード回路に含まれる２入力排他的論理和回路の詳細な構成例を示す回路図である。
【発明を実施するための形態】
【００２５】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらは互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。
【００２６】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００２７】
また、実施の形態の各機能ブロックを構成する回路素子は、特に制限されないが、公知のＣＭＯＳ（相補型ＭＯＳトランジスタ）等の集積回路技術によって、単結晶シリコンのような半導体基板上に形成される。なお、実施の形態では、ＭＩＳＦＥＴ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）の一例としてＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタを用いる。図面において、Ｐチャネル型ＭＯＳトランジスタ（ＰＭＯＳトランジスタ）にはゲートに丸印の記号を付すことで、Ｎチャネル型ＭＯＳトランジスタ（ＮＭＯＳトランジスタ）と区別することとする。図面にはＭＯＳトランジスタの基板電位の接続は特に明記していないが、ＭＯＳトランジスタが正常動作可能な範囲であれば、その接続方法は特に限定しない。
【００２８】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００２９】
（実施の形態１）
図７は、本発明の実施の形態１によるｎ：１信号多重化回路（パラレル／シリアル変換回路）において、その構成例を示す回路図である。図７に示すｎ：１信号多重化回路（パラレル／シリアル変換回路）は、プリエンコーダ回路ＰＲＥＥＮＣと、階段状遅延回路ＳＤＬＹ＿ＬＡＤと、多重化／デコード回路ＭＵＸ＿ＤＥＣと、を備えている。プリエンコーダ回路ＰＲＥＥＮＣは、ｎ本のパラレル信号Ｐ０〜Ｐｎ−1と低速のクロック信号ＣＬＫ＿ＳＬが入力されて、低速のクロック信号ＣＬＫ＿ＳＬに同期したプリコードされたパラレル信号Ｅ０〜Ｅｎ−1を出力する。
【００３０】
階段状遅延回路ＳＤＬＹ＿ＬＡＤは、ｎ本のプリコードされたパラレル信号Ｅ０〜Ｅｎ−1を、１シンボル遅延回路ＳＤＬＹにより階段状に遅延させて出力する。具体的には、Ｅ０は遅延を介さずにそのままＡ０として出力され、Ｅ１は１シンボル時間Ｔｓｙｍの遅延を経たのちＡ１として出力され、Ｅ２はＴｓｙｍの２倍の時間の遅延を経たのちＡ２として出力され、以下同様に、ｊを整数として、ＥｊはＴｓｙｍのｊ倍の時間の遅延を経たのちＡｊとして出力される。多重化／デコード回路ＭＵＸ＿ＤＥＣは、入力信号Ａ０〜Ａｎ−１の間で組み合わせ論理を取ることにより、プリエンコーダ回路ＰＲＥＥＮＣでプリコードされたデータをデコードすると同時に時分割多重化して出力する。
【００３１】
ここで、本実施の形態による信号多重化回路では、プリエンコーダ回路ＰＲＥＥＮＣと多重化／デコード回路ＭＵＸ＿ＤＥＣが、ＰＲＥＥＮＣでプリコードしたデータをＭＵＸ＿ＤＥＣでデコードすると、元のデータに戻るという関係になっている必要がある。このような関係を実現する一例として、図７のＰＲＥＥＮＣは、ｎ個の２入力排他的論理和回路ＥＯＲ０〜ＥＯＲｎ−１と、ｎ個のエッジトリガフリップフロップ回路ＦＦ０〜ＦＦｎ−１から構成される。ＥＯＲ０は、ＦＦｎ−１の出力、すなわち低速クロック信号ＣＬＫ＿ＳＬによる１サイクル前のプリコード済みデータＥｎ−１と、現サイクルにおけるパラレル入力Ｐ０との間の排他的論理和を計算して出力する。また、ｊを１以上ｎ未満の整数として、２入力排他的論理和回路ＥＯＲｊは、ＥＯＲｊ−１の出力と、現サイクルにおけるパラレル入力Ｐｊとの間の排他的論理和を計算して出力する。
【００３２】
一方、ｋを０以上ｎ未満の整数として、エッジトリガフリップフロップ回路ＦＦｋは、それぞれ、低速クロック信号ＣＬＫ＿ＳＬに同期して２入力排他的論理和回路ＥＯＲｋの出力をリタイミングし、プリコードされたパラレル信号Ｅｋとして出力する。なお、ｎ個のエッジトリガフリップフロップ回路ＦＦ０〜ＦＦｎ−１はいずれもリセットなしのものを使用している。したがって、電源投入時の状態によってｎ個のエッジトリガフリップフロップ回路ＦＦ０〜ＦＦｎ−１の初期状態はランダムに決まる可能性があり、全く同じパラレル入力Ｐ０〜Ｐｎ−1の組に対して、エッジトリガフリップフロップ回路ＦＦｎ−１の初期状態に応じてプリコードされたパラレル信号Ｅ０〜Ｅｎ−１の組は２通りの可能性がある。ただし、２通りのどちらであっても信号多重化回路は正常に動作する。当然ながら、エッジトリガフリップフロップ回路としてリセット付きのエッジトリガフリップフロップ回路を使い、外部からのリセット信号によって初期値にリセットするという構成も可能である。
【００３３】
なお、本実施の形態によるｎ：１信号多重化回路（パラレル／シリアル変換回路）は、ＣＰＵ、ネットワークプロセッサ等の大規模集積回路（ＬＳＩ）の入出力回路に適用することを想定している。これらの大規模集積回路（ＬＳＩ）では、通常、入力されたデータに何らかの演算を施した結果を出力する。この場合、大規模集積回路（ＬＳＩ）に本来の演算処理と同時にｎ：１信号多重化回路に必要なプリエンコードも行わせる構成を用いることも可能である。すなわち、例えば、図１における上位層論理ブロックＰＵに図７のプリエンコーダ回路ＰＲＥＥＮＣと同様な機能を実現させ、ＰＵからのパラレル出力（ＤＡＴｉ）を図７におけるエンコード済みのパラレルデータＥ０〜Ｅｎ−１とする。こうすることで、大規模集積回路（ＬＳＩ）の本来の演算処理と、ｎ：１信号多重化回路に必要なエンコード処理とを一体として論理の最適化を行うことが可能となり、ｎ：１信号多重化回路（パラレル／シリアル変換回路）内にＰＲＥＥＮＣを配置する構成と比べて、全体として回路規模や消費電力を削減できる。
【００３４】
前述したように、プリエンコーダ回路ＰＲＥＥＮＣと多重化／デコード回路ＭＵＸ＿ＤＥＣは、ＰＲＥＥＮＣでプリコードしたデータをＭＵＸ＿ＤＥＣでデコードすると元のデータに戻るという関係になっている必要があるため、ＰＲＥＥＮＣの具体的な動作を決めるとＭＵＸ＿ＤＥＣの動作が決まる。図７に示したＰＲＥＥＮＣの構成例においては、対応するＭＵＸ＿ＤＥＣは、階段状遅延回路ＳＤＬＹ＿ＬＡＤを介してタイミングがずらされたｎ本のプリコードデータＡ０〜Ａｎ−１を入力として、Ａ０〜Ａｎ−１のうちで“１”の数が偶数であれば“０”、Ａ０〜Ａｎ−１のうちで“１”の数が奇数であれば“１”を出力するものとすればよい。このようなＭＵＸ＿ＤＥＣは、図７に示すように、Ａ０〜Ａｎ−１の排他的論理和回路により実現可能である。
【００３５】
図８は、図７のｎ：１信号多重化回路（パラレル／シリアル変換回路）において、その詳細な動作例を示す模式図である。ここでは、ｎ＝４の場合を例として、プリコードデータＡ０〜Ａ３と、多重化／デコード回路ＭＵＸ＿ＤＥＣからのシリアル出力ＳＬｏｕｔの時系列的な変化が示されている。図８に示すように、ｎ＝４の場合には、図７における１シンボル遅延回路ＳＤＬＹの遅延時間は、ＣＬＫ＿ＳＬの１周期（ＴＣＬＫ）の１／４の時間に設定される。ここで、ＣＬＫ＿ＳＬのｍサイクル目において、ＦＦ０〜ＦＦ３のラッチ入力を定めるパラレル信号Ｐ０〜Ｐ３の値をＰ０［ｍ］〜Ｐ３［ｍ］とし、ＦＦ０〜ＦＦ３のラッチ出力Ｅ０〜Ｅ３の値をＥ０［ｍ］〜Ｅ３［ｍ］とする。この場合、ＣＬＫ＿ＳＬのｍサイクル目の立ち上がりエッジを起点として、Ｅ０［ｍ］はそのままＡ０となり、Ｅ１［ｍ］はＳＤＬＹの遅延時間を経たのちＡ１となり、Ｅ２［ｍ］はＳＤＬＹの遅延時間×２を経たのちＡ２となり、Ｅ３［ｍ］はＳＤＬＹの遅延時間×３を経たのちＡ３となる。
【００３６】
また、図８に示すように、（Ａ０，Ａ１，Ａ２，Ａ３）は、あるシンボルサイクルで例えば（Ｅ０［１］，Ｅ１［０］，Ｅ２［０］，Ｅ３［０］）となり、ＳＤＬＹの遅延時間を経たシンボルサイクルで（Ｅ０［１］，Ｅ１［１］，Ｅ２［０］，Ｅ３［０］）となり、更にＳＤＬＹの遅延時間を経たシンボルサイクルで（Ｅ０［１］，Ｅ１［１］，Ｅ２［１］，Ｅ３［０］）となる。ここで、（Ｅ０［１］，Ｅ１［０］，Ｅ２［０］，Ｅ３［０］）をＭＵＸ＿ＤＥＣで演算すると、Ｅ０［１］に含まれるＰ０［１］のみが残る。同様に、（Ｅ０［１］，Ｅ１［１］，Ｅ２［０］，Ｅ３［０］）を演算すると、Ｅ１［１］に含まれるＰ１［１］のみが残り、（Ｅ０［１］，Ｅ１［１］，Ｅ２［１］，Ｅ３［０］）を演算すると、Ｅ２［１］に含まれるＰ２［１］のみが残る。したがって、ＳＬｏｕｔは、シンボルサイクル毎にＰ０［１］→Ｐ１［１］→Ｐ２［１］→（Ｐ３［１］→Ｐ０［２］→…）といった順に遷移し、これによってパラレル信号をシリアル信号に変換することが可能となる。
【００３７】
図９は、図７における多重化／デコード回路ＭＵＸ＿ＤＥＣの詳細な構成例を示す回路図である。ここでは、８：１信号多重化回路（パラレル／シリアル変換回路）を例として、図９の多重化／デコード回路ＭＵＸ_ＤＥＣは、ツリー上に配置された合計７個の２入力排他的論理和回路により構成されている。このように、入力の本数ｎが２のべき乗であるときには、図９の構成例と同様にして合計ｎ−１個の２入力排他的論理和回路をツリー上に配置することで、Ａ０〜Ａｎ−１のうちで“１”の数が偶数であれば“０”、Ａ０〜Ａｎ−１のうちで“１”の数が奇数であれば“１”を出力する多重化／デコード回路ＭＵＸ＿ＤＥＣを構成することが可能である。なお、図９の構成例では、初段の２入力排他的論理和回路は、Ａ０とＡ１，Ａ２とＡ３、等、隣り合う信号同士の排他的論理和を取ることにしているが、必ずしもＡ０〜Ａ７をこの順番で入力する必要はない。実際、２入力排他的論理和演算は交換可能かつ結合法則が成り立つため、図９のＭＵＸ＿ＤＥＣにおける入力Ａ０〜Ａ７の順番を任意に入れ替えたものが使用可能である。
【００３８】
また、本実施の形態１によるｎ：１信号多重化回路（パラレル／シリアル変換回路）では、シリアル出力ＳＬｏｕｔの遷移タイミングを階段状遅延回路ＳＤＬＹ＿ＬＡＤで作っている。したがって、多重化／デコード回路ＭＵＸ＿ＤＥＣは、ＳＤＬＹ＿ＬＡＤが作ったタイミングをくずさないように、入力Ａ０〜Ａｎ−１からシリアル出力ＳＬｏｕｔまでの伝播遅延が全て同じである必要がある。図９に示した多重化／デコード回路ＭＵＸ_ＤＥＣは、入力Ａ０〜Ａｎ−１からシリアル出力ＳＬｏｕｔまでに通過する２入力排他的論理和回路の段数が全て同じであり、この条件を満たしている。
【００３９】
図９の多重化／デコード回路ＭＵＸ＿ＤＥＣを基にして、ｎが２のべき乗でない場合における多重化／デコード回路ＭＵＸ＿ＤＥＣも容易に構成可能である。図１０は、図７における多重化／デコード回路ＭＵＸ＿ＤＥＣの別の詳細な構成例を示す回路図であり、ｎ＝５である場合の構成例を示すものである。ｎ＝５の場合の多重化／デコード回路ＭＵＸ＿ＤＥＣは、５以上でかつ最も小さい２のべき乗数であるｎ＝８の場合の多重化／デコード回路ＭＵＸ＿ＤＥＣ（図９）を元に、余分なＡ５〜Ａ７は“０”で固定することで実現可能である。このとき、Ａ６とＡ７を入力とする２入力排他的論理和回路は常に“０”を出力することになるため省略可能である。なお、図１０のＤＭＹ＿ＥＯＲで示した２入力排他的論理和回路は、論理的には不要であるが、前述したように、入力Ａ０〜Ａ４から出力となるシリアル信号Ｓｏｕｔまでの段数を揃え、その伝播遅延を全て同じにするために挿入されている。
【００４０】
図１１は、図７における階段状遅延回路ＳＤＬＹ＿ＬＡＤの詳細な構成例を示す回路図である。図１２は、図１１における遅延ロックループの動作例を示す波形図である。図１１に示すＳＤＬＹ＿ＬＡＤは、リタイミングブロックＲＥＴＭＲと、遅延ロックループＤＬＬ＿ＬＡＤを備える。ＲＥＴＭＲは、プリコードされたパラレル信号Ｅ０〜Ｅｎ−１をリタイミングしてＡ０〜Ａｎ−１として出力する。ＤＬＬ＿ＬＡＤは、低速クロック信号ＣＬＫ＿ＳＬを基に、ＲＥＴＭＲにおけるリタイミング動作で必要とされるｎ−１相のクロック信号ＣＬＫ＿ＳＬ＿Ｍ［１］〜ＣＬＫ＿ＳＬ＿Ｍ［ｎ−１］を生成する。
【００４１】
ＤＬＬ＿ＬＡＤは、図１２に示すように、ＣＬＫ＿ＳＬが入力されて、ＣＬＫ＿ＳＬと同一の周波数で、位相がそれぞれ２π／ｎだけ異なるｎ−１相のクロック信号ＣＬＫ＿ＳＬ＿Ｍ［１］〜ＣＬＫ＿ＳＬ＿Ｍ［ｎ−１］を生成する。その構成はよく知られている遅延ロックループと同一であり、順に縦続接続されたｎ個の可変遅延回路ＶＤＬＹ［０］〜ＶＤＬＹ［ｎ−１］、位相比較器ＰＤ＿ＤＬＬ、およびローパスフィルタＬＰＦ＿ＤＬＬを備える。ＰＤ＿ＤＬＬは、ＣＬＫ＿ＳＬの位相とＶＤＬＹ［ｎ−１］の出力位相とを比較し、ＬＰＦ＿ＤＬＬを介してこの位相比較結果を平均化し、この平均化された信号をＶＤＬＹ［０］〜ＶＤＬＹ［ｎ−１］の遅延時間を制御する制御信号ＤＬＬ＿ＣＴＲＬとして出力する。このフィードバックループにより、ＶＤＬＹ［０］〜ＶＤＬＹ［ｎ−１］の遅延時間は、常に、ＣＬＫ＿ＳＬの周期の１／ｎになるように制御される。
【００４２】
リタイミングブロックＲＥＴＭＲは、遅延ロックループＤＬＬ＿ＬＡＤが出力したｎ−１相のクロック信号ＣＬＫ＿ＳＬ＿Ｍ［１］〜ＣＬＫ＿ＳＬ＿Ｍ［ｎ−１］にそれぞれ同期して動作するｎ−１個のエッジトリガフリップフロップ回路ＦＦ＿ＬＡＤ１〜ＦＦ＿ＬＡＤｎ−１を備える。ＦＦ＿ＬＡＤ１〜ＦＦ＿ＬＡＤｎ−１は、それぞれプリコードされたパラレル信号Ｅ０〜Ｅｎ−１をＣＬＫ＿ＳＬ＿Ｍ［１］〜ＣＬＫ＿ＳＬ＿Ｍ［ｎ−１］でリタイミングし、出力信号Ａ０〜Ａｎ−１を出力する。この結果、ｊを０以上ｎ未満の整数として、出力信号Ａｊは、入力信号Ｅｊを１シンボル時間Ｔｓｙｍのｊ倍の時間だけ遅延させたものとなる。
【００４３】
以上、本実施の形態１によるｎ：１信号多重化回路（パラレル／シリアル変換回路）を用いることによる主要な効果を纏めると次のようになる。まず、図７に示したように、シリアル信号を出力する最終段を、クロック信号を用いない組み合わせ論理回路（多重化／デコード回路ＭＵＸ＿ＤＥＣ）で実現しているため、図５で説明したように、最終段のセレクタ回路において高速化が進むほどより顕著となるタイミング設計の困難さが解消される。また、この際には、図６に示したような位相補間器ＰＩ等を用いることなくタイミング設計の困難さを解消しているため、消費電力の増大を抑制できる。更に、図１１に示したように、遅延ロックループＤＬＬ＿ＬＡＤを用いて階段状遅延回路ＳＤＬＹ＿ＬＡＤを実現することで、図５、図６に示したような２シンボル時間を１サイクルとする高速なクロック信号ＣＬＫが不要となり、低速なクロック信号ＣＬＫ＿ＳＬで足りる。これによって、更なる低消費電力化等が図れる。このようなことから、代表的には、信号多重化回路（パラレル／シリアル変換回路）における高速化や低消費電力化が実現可能となる。
【００４４】
（実施の形態２）
図１３は、本発明の実施の形態２によるｎ：１信号多重化回路（パラレル／シリアル変換回路）において、その構成例を示す回路図である。本実施の形態２によるｎ：１信号多重化回路では、前述した実施の形態１によるｎ：１信号多重化回路の低速クロック信号ＣＬＫ＿ＳＬにかえて、高速クロック信号ＣＬＫｉｎが入力されている。ここで、ＣＬＫｉｎは、その周期がシリアル出力ＳＬｏｕｔの１シンボル時間Ｔｓｙｍと等しいものである。本実施の形態のｎ：１信号多重化回路（パラレル／シリアル変換回路）の適用先として有益な図１のような光通信システムの送信器では高速クロック信号ＣＬＫｉｎが利用できる場合が多い。
【００４５】
図１３に示すｎ：１信号多重化回路（パラレル／シリアル変換回路）は、１／ｎ分周器ＤＩＶＮ＿Ｍと、プリエンコーダ回路ＰＲＥＥＮＣと、リタイミングブロックＲＥＴＭＲと、多重化／デコード回路ＭＵＸ＿ＤＥＣとを備えている。ＤＩＶＮ＿Ｍは、高速クロック信号ＣＬＫｉｎが入力され、周期がＣＬＫｉｎの１／ｎでクロック相数がｎ相である、低速のｎ相クロック信号ＣＬＫｉｎＤＩＶ＿Ｍ［０］〜ＣＬＫｉｎＤＩＶ＿Ｍ［ｎ−１］を生成する。ＰＲＥＥＮＣ、ＲＥＴＭＲ、およびＭＵＸ＿ＤＥＣは、実施の形態１における構成と同一のものを使用できる。
【００４６】
ＤＩＶＮ＿Ｍによって生成されたｎ相クロック信号ＣＬＫｉｎＤＩＶ＿Ｍ［０］〜ＣＬＫｉｎＤＩＶ＿Ｍ［ｎ−１］は、それぞれ周期がＣＬＫｉｎの１／ｎで、隣り合うクロック相の間の位相差が２π／ｎである。このようなＤＩＶＮ＿Ｍは、例えばシフトレジスタを備えた分周器等を用いて容易に構成可能である。本実施の形態２におけるｎ：１信号多重化回路（パラレル／シリアル変換回路）では、高速クロック信号ＣＬＫｉｎをもとにしてリタイミング用のｎ相クロック信号を生成するため、低速のｎ相クロック信号ＣＬＫｉｎＤＩＶ＿Ｍ［０］〜ＣＬＫｉｎＤＩＶ＿Ｍ［ｎ−１］の、隣り合うクロック相間の位相差を正確に２π／ｎにできる。したがって、多重化／デコード回路ＭＵＸ＿ＤＥＣに入力される信号Ａ０〜Ａｎ−１において、隣り合う信号間のタイミング差が、正確に１シンボル時間Ｔｓｙｍと等しくなるため、シリアル出力ＳＬｏｕｔに含まれるジッタを小さくすることができる。
【００４７】
図１４は、図１３における１／ｎ分周器ＤＩＶＮ＿Ｍの詳細を示すものであり、図１４（ａ）はその構成例を示す回路図、図１４（ｂ）は図１４（ａ）における各クロックドインバータ回路の構成例を示す回路図、図１４（ｃ）は図１４（ａ）の動作例を示す波形図である。図１４（ａ）では、８相（ｎ＝８）クロック信号ＣＬＫｉｎＤＩＶ＿Ｍ［０］〜ＣＬＫｉｎＤＩＶ＿Ｍ［７］を生成するＤＩＶＮ＿Ｍの構成例が示されている。ここでは、４個のクロックドインバータ回路ＣＩＶが順に縦続接続され、最終段の出力がインバータ回路ＩＶを介して初段の入力に帰還された構成例が示されている。
【００４８】
クロックドインバータ回路ＣＩＶは、図１４（ｂ）に示すように、出力ノードＯｕｔと電源電圧の間に直列接続された２個のＰＭＯＳトランジスタと、Ｏｕｔと接地電源電圧の間に直列接続された２個のＮＭＯＳトランジスタから構成される。Ｏｕｔ側のＮＭＯＳトランジスタおよびＰＭＯＳトランジスタのゲートには、それぞれＣＬＫｉｎおよびその反転クロック信号／ＣＬＫｉｎが入力され、残りのＮＭＯＳトランジスタおよびＰＭＯＳトランジスタのゲートには入力ノードＩｎからの信号が入力される。このようなＣＩＶは、シフトレジスタとして機能する。したがって、図１４（ａ）における各ＣＩＶの出力ノードからは、それぞれＣＬＫｉｎの１周期単位で位相が異なる信号が出力され、その反転出力も使用することで、図１４（ｃ）に示すように、８相クロック信号ＣＬＫｉｎＤＩＶ＿Ｍ［０］〜ＣＬＫｉｎＤＩＶ＿Ｍ［７］が生成可能となる。
【００４９】
以上、本実施の形態２によるｎ：１信号多重化回路（パラレル／シリアル変換回路）を用いることで、代表的には、実施の形態１で述べた各種効果に加えて、シリアル出力ＳＬｏｕｔに含まれるジッタが小さい信号多重化回路が実現可能になる。
【００５０】
（実施の形態３）
本実施の形態３では、実施の形態１の図９等に示した各２入力排他的論理和回路の詳細な構成例について説明する。本実施の形態によるｎ：１信号多重化回路（パラレル／シリアル変換回路）では、高速化やシリアル出力ＳＬｏｕｔにおけるジッタ低減を図る上で、前述した階段状遅延回路ＳＤＬＹ＿ＬＡＤの性能に加えて多重化／デコード回路ＭＵＸ＿ＤＥＣの性能も重要となる。ＭＵＸ＿ＤＥＣのジッタ低減に関しては、図９および図１０で述べたように、入力から出力までの段数を均一にすることが有益であるが、これに加えて更に、各２入力排他的論理和回路単位でジッタを低減することが有益となる。
【００５１】
図１５は、本発明の実施の形態３によるｎ：１信号多重化回路（パラレル／シリアル変換回路）において、その多重化／デコード回路ＭＵＸ＿ＤＥＣに含まれる２入力排他的論理和回路の詳細な構成例を示す回路ブロック図である。図１５に示す２入力排他的論理和回路は、２個の２：１セレクタ回路ＳＥＬＰ＿ＥＯＲ，ＳＥＬＮ＿ＥＯＲと、Ｐ／Ｎ混合回路ＭＩＸ＿ＥＯＲで構成される。この２入力排他的論理和回路は、第１差動入力信号（Ａｐ（正極）、Ａｎ（負極））と第２差動入力信号（Ｂｐ（正極）、Ｂｎ（負極））を２入力としてその排他的論理和演算結果を差動出力信号（ＯｕｔＰ（正極）、ＯｕｔＮ（負極））として出力する回路となっている。
【００５２】
ＳＥＬＰ＿ＥＯＲは、ＡｐとＡｎを２入力としてその一方をＢｐ，Ｂｎの論理レベルに応じて選択ならびに出力し、その反対に、ＳＥＬＮ＿ＥＯＲは、ＢｐとＢｎを２入力としてその一方をＡｐ，Ａｎの論理レベルに応じて選択ならびに出力する。例えばＳＥＬＰ＿ＥＯＲは、（Ａｐ，Ｂｐ）が（０，０）の場合にはＡｐ（すなわち“０”）を出力し、（０，１）の場合にはＡｎ（すなわち“１”）を出力し、（１，０）の場合にはＡｐ（すなわち“１”）を出力し、（１，１）の場合にはＡｎ（すなわち“０”）を出力する。このように１個のセレクタ回路を用いることで排他的論理和演算を行うことができる。セレクタ回路は、後述するようにスイッチ回路によって実現できることから、高速化が図れる。ただし、１個のセレクタ回路で排他的論理和演算を実現した場合、出力の立ち上がり速度と立ち下がり速度が異なる恐れ（すなわちジッタが生じる恐れ）がある。そこで、ここでは、ＳＥＬＰ＿ＥＯＲとは逆の動作を行い逆の出力を行うＳＥＬＮ＿ＥＯＲを設け、ＳＥＬＰ＿ＥＯＲの出力とＳＥＬＮ＿ＥＯＲの出力をＭＩＸ＿ＥＯＲで混合（平均化）することでＯｕｔＰ，ＯｕｔＮを生成する構成としている。
【００５３】
図１６は、図１５における２入力排他的論理和回路の詳細を示すものであり、図１６（ａ）はその構成例を示す回路図、図１６（ｂ）は図１６（ａ）の模式的な動作例を示す波形図である。図１６（ａ）に示すように、図１５における２：１セレクタ回路ＳＥＬＰ＿ＥＯＲ，ＳＥＬＮ＿ＥＯＲのそれぞれは、２入力の一方を選択して出力する２個のＣＭＯＳスイッチ回路と、その共通出力ノードを入力としてその反転信号を出力するインバータ回路を備えている。ＳＥＬＰ＿ＥＯＲの場合には、２個のＣＭＯＳスイッチ回路のオン・オフがＢｐ，Ｂｎによって制御され、ＳＥＬＮ＿ＥＯＲの場合には、２個のＣＭＯＳスイッチ回路のオン・オフがＡｎ，Ａｐによって制御される。このようにＣＭＯＳスイッチ回路を用いてセレクタ回路を構成することで、例えばナンド演算回路等の論理ゲートを組み合わせて構成する場合と比較して高速化が図れる。Ｐ／Ｎ混合回路ＭＩＸ＿ＥＯＲは、ＳＥＬＰ＿ＥＯＲの出力を入力としてＳＥＬＮ＿ＥＯＲの出力を出力とするインバータ回路と、その逆に、ＳＥＬＮ＿ＥＯＲの出力を入力としてＳＥＬＰ＿ＥＯＲの出力を出力とするインバータ回路を備えている。
【００５４】
図１６（ａ）に示すような２：１セレクタ回路は、例えばＳＥＬＰ＿ＥＯＲを例とすると、Ｂｐ，Ｂｎが固定の状態でＡｐ，Ａｎが変化し、それを反映した出力がＳＥＬＰ＿ＥＯＲから出力されるまでの時間と、Ａｐ，Ａｎが固定の状態でＢｐ，Ｂｎが変化し、それを反映した出力がＳＥＬＰ＿ＥＯＲから出力されるまでの時間が異なる恐れがある。具体的には、Ｂｐ，Ｂｎが変化した場合、ＣＭＯＳスイッチ回路のゲートを駆動する必要があるため、Ａｐ，Ａｎが変化した場合に比べて出力が遅延する恐れがある。この場合、前述したようにＳＥＬＰ＿ＥＯＲとＳＥＬＮ＿ＥＯＲとでは相補的な動作が行われるため、図１６（ｂ）に示すように、ＳＥＬＰ＿ＥＯＲ出力とＳＥＬＮ＿ＥＯＲ出力とでタイミングが異なり、各出力において“Ｈ”レベルパルス幅と“Ｌ”レベルパルス幅が異なるような事態が生じ得る。
【００５５】
そこで、図１６（ａ）のＰ／Ｎ混合回路ＭＩＸ＿ＥＯＲは、ＳＥＬＰ＿ＥＯＲの出力タイミングにＳＥＬＮ＿ＥＯＲの出力タイミングをインバータ回路で混合することでＯｕｔＰを生成し、ＳＥＬＮ＿ＥＯＲの出力タイミングにＳＥＬＰ＿ＥＯＲの出力タイミングをインバータ回路で混合することでＯｕｔＮを生成する。その結果、図１６（ｂ）に示すように、ＯｕｔＰとＯｕｔＮはタイミングが揃った差動信号になると共に、ＯｕｔＰとＯｕｔＮのそれぞれにおける“Ｈ”レベルパルス幅と“Ｌ”レベルパルス幅も均一となる。
【００５６】
以上、本実施の形態３によるｎ：１信号多重化回路（パラレル／シリアル変換回路）を用いることで、代表的には、実施の形態１および２で述べた各種効果に加えて、更なる高速化や、シリアル出力に含まれるジッタの更なる低減を図ることが可能となる。なお、図１６（ａ）の２：１セレクタ回路ＳＥＬＰ＿ＥＯＲ，ＳＥＬＮ＿ＥＯＲでは、ＣＭＯＳスイッチ回路の出力をインバータ回路を介して出力したが、例えば、ＳＥＬＰ＿ＥＯＲにおいてＢｐとＢｎを入れ替え、ＳＥＬＮ＿ＥＯＲにおいてＡｎとＡｐを入れ替えること等で当該インバータ回路を削除することも可能である。
【００５７】
（実施の形態４）
本実施の形態４では、実施の形態１の図９等に示した各２入力排他的論理和回路の図１５とは異なる構成例について説明する。図１７は、本発明の実施の形態４によるｎ：１信号多重化回路（パラレル／シリアル変換回路）において、その多重化／デコード回路ＭＵＸ＿ＤＥＣに含まれる２入力排他的論理和回路の詳細な構成例を示す回路図である。図１７に示す２入力排他的論理和回路は、第１差動入力信号の正極側（Ａｐ）と第２差動入力信号（Ｂｐ（正極）、Ｂｎ（負極））に応じて出力信号ＯＵＴを生成する第１回路ブロックと、第２差動入力信号の負極側（Ａｎ）とＢｐ，Ｂｎに応じてＯＵＴを生成する第２回路ブロックを備えている。
【００５８】
第１回路ブロックは、ＰＭＯＳトランジスタＭＰ１〜ＭＰ４とＮＭＯＳトランジスタＭＮ１〜ＭＮ４から構成される。ＭＰ１およびＭＰ２は、ソースに電源電圧が供給され、ドレインがＭＰ４のゲートに共通接続される。ＭＮ１およびＭＮ２は、ソースに接地電源電圧が供給され、ドレインがＭＮ４のゲートに共通接続される。ＭＰ３およびＭＮ３は、ＭＰ４のゲートとＭＮ４のゲートの間にソース・ドレイン経路が接続される。ＭＰ４は、ソースに電源電圧が供給され、ドレインからＯＵＴを出力し、ＭＮ４は、ソースに接地電源電圧が供給され、ドレインからＯＵＴを出力する。ＭＰ１，ＭＮ１のゲートにはＡｐが入力され、ＭＰ２，ＭＮ３のゲートにはＢｎが入力され、ＭＮ２，ＭＰ３のゲートにはＢｐが入力される。第２回路ブロックは、第１回路ブロックと同様な回路構成を備えるが、第１回路ブロックとは各トランジスタのゲート信号が異なっており、各ゲート信号は第１回路ブロックにおける各ゲート信号の相補信号となっている。
【００５９】
第１回路ブロックにおいて、まず、Ｂｎが“１”（Ｂｐが“０”）の場合には、ＭＰ３，ＭＮ３がオン、ＭＰ２，ＭＮ２がオフとなり、ＭＰ１，ＭＮ１からなるＣＭＯＳインバータ回路の後段にＭＰ４，ＭＮ４からなるＣＭＯＳインバータ回路が接続されたような構成となる。その結果、Ａｐが“１”の場合にはＯＵＴが“１”となり、Ａｐが“０”の場合にはＯＵＴが“０”となる。一方、Ｂｎが“０”（Ｂｐが“１”）の場合にはＭＰ３，ＭＮ３がオフ、ＭＰ２，ＭＮ２がオンとなる。その結果、Ａｐの状態に関わらずＭＰ４，ＭＮ４はオフに駆動され、ＯＵＴは第２回路ブロックによって定められることになる。第２回路ブロックでは、第１回路ブロックとは逆の動作が行われ、Ｂｐが“１”（Ｂｎが“０”）の場合で、Ａｎが“１”（Ａｐが“０”）の場合にはＯＵＴが“１”となり、Ａｎが“０”（Ａｐが“１”）の場合にはＯＵＴが“０”となる。また、Ｂｐが“０”（Ｂｎが“１”）の場合、ＯＵＴは第１回路ブロックによって定められることになる。その結果、ＯＵＴからは、ＡｐとＢｐの排他的論理和演算結果が得られる。
【００６０】
このような構成例を用いると、例えば、Ｂｎが“１”（Ｂｐが“０”）の状態でＡｐが遷移した場合、第１回路ブロックではＭＰ１，ＭＮ１とＭＰ４，ＭＮ４の２段駆動を介してＡｐに応じたＯＵＴが生成される。また、これと並行して第２回路ブロックでは、ＭＰ２，ＭＮ２とＭＰ４，ＭＮ４の２段駆動を介してＯＵＴがハイインピーダンス状態になる。一方、Ａｐが“１”または“０”の状態でＢｎが“０”（Ｂｐが“１”）に遷移した場合、第１回路ブロックではＭＰ２，ＭＮ２とＭＰ４，ＭＮ４の２段駆動を介してＯＵＴがハイインピーダンス状態になり、これと並行して第２回路ブロックではＭＰ１，ＭＮ１とＭＰ４，ＭＮ４の２段駆動を介してＡｎに応じたＯＵＴが生成される。このように、図１７の構成例を用いると、ＡｐやＢｐが遷移した際に同一の段数を駆動したのちにＯＵＴが生成されるため、前述した図１６の２：１セレクタ回路ＳＥＬＰ＿ＥＯＲ，ＳＥＬＮ＿ＥＯＲで生じ得るジッタを低減することができる。すなわち、図１６のようなＰ／Ｎ混合回路ＭＩＸ＿ＥＯＲ等を用いずにジッタを低減できる。
【００６１】
以上、本実施の形態４によるｎ：１信号多重化回路（パラレル／シリアル変換回路）を用いることで、代表的には、実施の形態３の場合と同様に、実施の形態１および２で述べた各種効果に加えて、更なる高速化や、シリアル出力に含まれるジッタの更なる低減を図ることが可能となる。なお、図１７の構成例においても図１６（ａ）の場合と同様に、例えばＢｎとＢｐを入れ替えてＯＵＴにインバータ回路を追加するような構成とすることも可能である。
【００６２】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。
【産業上の利用可能性】
【００６３】
本実施の形態による信号多重化回路は、特に、数十Ｇｂｐｓを超える通信速度を備えた光通信システムにおいて、その送信部の回路に適用して有効なものである。
【符号の説明】
【００６４】
ＯＦＥ＿ＢＬＫ  光・電気変換ブロック
ＳＤ＿ＢＬＫ  パラレル／シリアル変換ブロック
ＰＵ  上位層論理ブロック
ＯＥＣ  光／電気変換回路
ＥＯＣ  電気／光変換回路
ＩＦ＿Ｉ  入力回路
ＣＤＲ  信号再生回路
ＳＰＣ  シリアル／パラレル変換回路
ＰＳＣ  信号多重化回路（パラレル／シリアル変換回路）
ＩＦ＿Ｏ  出力回路
ＣＬＫ＿ＧＥＮ  クロック生成回路
ＰＳ  ２：１信号多重化回路
ＤＩＶ２  ２分周回路
ＦＦ  エッジトリガフリップフロップ回路
ＬＴ  レベルトリガラッチ回路
ＣＫ＿ＤＬＹ  遅延回路
ＳＥＬ２  ２：１セレクタ回路
ＣＴＲＬ＿ＢＬＫ  位相制御ブロック
ＰＤ，ＰＤ＿ＤＬＬ  位相比較器
ＬＰＦ，ＬＰＦ＿ＤＬＬ  ローパスフィルタ
ＰＩ  位相補間器
ＰＲＥＥＮＣ  プリエンコーダ回路
ＳＤＬＹ＿ＬＡＤ  階段状遅延回路
ＥＯＲ，ＤＭＹ＿ＥＯＲ  ２入力排他的論理和回路
ＳＤＬＹ  １シンボル遅延回路
ＭＵＸ＿ＤＥＣ  多重化／デコード回路
ＲＥＴＭＲ  リタイミングブロック
ＤＬＬ＿ＬＡＤ  遅延ロックループ
ＶＤＬＹ  可変遅延回路
ＤＩＶＮ＿Ｍ  １／ｎ分周器
ＣＩＶ  クロックドインバータ回路
ＩＶ  インバータ回路
ＳＥＬＰ＿ＥＯＲ，ＳＥＬＮ＿ＥＯＲ  ２：１セレクタ回路
ＭＩＸ＿ＥＯＲ  Ｐ／Ｎ混合回路
ＭＰ  ＰＭＯＳトランジスタ
ＭＮ  ＮＭＯＳトランジスタ
【図１】
2012114566.tif 000003
【図２】
2012114566.tif 000004
【図３】
2012114566.tif 000005
【図４】
2012114566.tif 000006
【図５】
2012114566.tif 000007
【図６】
2012114566.tif 000008
【図７】
2012114566.tif 000009
【図８】
2012114566.tif 000010
【図９】
2012114566.tif 000011
【図１０】
2012114566.tif 000012
【図１１】
2012114566.tif 000013
【図１２】
2012114566.tif 000014
【図１３】
2012114566.tif 000015
【図１４】
2012114566.tif 000016
【図１５】
2012114566.tif 000017
【図１６】
2012114566.tif 000018
【図１７】
2012114566.tif 000019