(57)【要約】【課題】面積の縮小を図る。【解決手段】不揮発性半導体記憶装置は、複数のメモリストリング２００を具備し、各メモリストリングは、一対の柱状部Ａ、および一対の柱状部の下端を連結させるように形成された連結部Ｂを有する半導体層ＳＰと、柱状部に直交したコントロールゲートＣＧと、一対の柱状部の一方と直交し、コントロールゲートの上方に形成された第１選択ゲートＳＧＳと、一対の柱状部の他方と直交し、コントロールゲートの上方に形成され、第１選択ゲートと同一レベルでかつ一体である第２選択ゲートＳＧＤと、柱状部とコントロールゲートとの各交差部に形成されたメモリセルトランジスタＭＴｒと、柱状部と第１選択ゲートとの交差部に形成された第１選択トランジスタＳＳＴｒと、柱状部と第２選択ゲートとの交差部に形成された第２選択トランジスタＳＤＴｒと、を含む。【選択図】      図２
2012146350.tif 000002
【特許請求の範囲】
【請求項１】
マトリクス状に配置された複数のメモリストリングと、
前記複数のメモリストリングに印加される電圧を制御する制御回路と、
を具備し、
各前記メモリストリングは、
基板に対して垂直方向に延び、カラム方向に並ぶ一対の柱状部、および前記一対の柱状部の下端を連結させるように形成された連結部を有する半導体層と、
前記柱状部に直交してロウ方向に延び、前記基板の上方に前記基板に対して垂直方向に積層された複数のコントロールゲートと、
前記一対の柱状部の一方と直交してロウ方向に延び、前記複数のコントロールゲートの上方に形成された第１選択ゲートと、
前記一対の柱状部の他方と直交してロウ方向に延び、前記複数のコントロールゲートの上方に形成され、前記第１選択ゲートと同一レベルでかつ一体である第２選択ゲートと、
前記柱状部と前記複数のコントロールゲートとの各交差部に形成され、電流経路が直列に接続された複数のメモリセルトランジスタと、
前記柱状部と前記第１選択ゲートとの交差部に形成され、一端が前記複数のメモリセルトランジスタの一端に接続され、他端がソース線に接続された第１選択トランジスタと、
前記柱状部と前記第２選択ゲートとの交差部に形成され、一端が前記複数のメモリセルトランジスタの他端に接続され、他端がビット線に接続された第２選択トランジスタと、
を含み、
前記制御回路は、前記複数のメモリセルトランジスタのうち書き込み対象のメモリセルトランジスタに書き込みを行う前に、前記第１選択トランジスタに書き込みを行うことで前記第１選択トランジスタの閾値電圧を前記第２選択トランジスタの閾値電圧よりも高くする
ことを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記制御回路は、前記書き込み対象のメモリセルトランジスタの書き込みにおいて、前記第１選択ゲートおよび前記第２選択ゲートに前記第１選択トランジスタをオフにし、前記第２選択トランジスタをオンにする第１電圧を印加し、前記複数のコントロールゲートのうち前記書き込み対象のメモリセルトランジスタのコントロールゲートに書き込み電圧を印加することを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記制御回路は、
前記第１選択トランジスタの書き込みの前に、前記複数のメモリセルトランジスタに予備書き込み行うことで前記複数のメモリセルトランジスタの閾値電圧を正電圧にし、
前記第１選択トランジスタの書き込みにおいて、前記第１選択ゲートおよび前記第２選択ゲートに書き込み電圧を印加し、前記ビット線に前記第２選択トランジスタが書き込まれない第１電圧を印加し、前記ソース線に前記第１選択トランジスタが書き込まれる第２電圧を印加し、前記複数のコントロールゲートのうち予備書き込みされた前記複数のメモリセルトランジスタのコントロールゲートに予備書き込みされた前記複数のメモリセルトランジスタをオフにする第３電圧を印加する
ことを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項４】
前記複数のメモリセルトランジスタのうち前記第２選択トランジスタに接続されたメモリセルトランジスタは、ダミーメモリセルトランジスタであり、
前記制御回路は、前記第１選択トランジスタの書き込みにおいて、前記第１選択ゲートおよび前記第２選択ゲートに書き込み電圧を印加し、前記ビット線に前記第２選択トランジスタが書き込まれない第１電圧を印加し、前記ソース線に前記第１選択トランジスタが書き込まれる第２電圧を印加し、前記複数のコントロールゲートのうち前記ダミーメモリセルトランジスタのコントロールゲートに前記ダミーメモリセルトランジスタをオフにする第３電圧を印加する
ことを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項５】
前記複数のメモリセルトランジスタのうち前記第１選択トランジスタに接続されたメモリセルトランジスタは、第１ダミーメモリセルトランジスタであり、前記複数のメモリセルトランジスタのうち前記第２選択トランジスタに接続されたメモリセルトランジスタは、第２ダミーメモリセルトランジスタであり、
前記制御回路は、
前記第１選択トランジスタの書き込みの前に、前記第１ダミーメモリセルトランジスタおよび前記第２ダミーメモリセルトランジスタの書き込みを行うことで前記第１ダミーメモリセルトランジスタおよび前記第２ダミーメモリセルトランジスタの閾値電圧を正電圧にし、
前記第１選択トランジスタの書き込みにおいて、前記第１選択ゲートおよび前記第２選択ゲートに書き込み電圧を印加し、前記ビット線に前記第２選択トランジスタが書き込まれない第１電圧を印加し、前記ソース線に前記第１選択トランジスタが書き込まれる第２電圧を印加し、前記複数のコントロールゲートのうち書き込まれた前記第１ダミーメモリセルトランジスタおよび前記第２ダミーメモリセルトランジスタのコントロールゲートに書き込まれた前記第１ダミーメモリセルトランジスタおよび前記第２ダミーメモリセルトランジスタをオフにする第３電圧を印加する
ことを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項６】
前記連結部は、前記複数のコントロールゲートの下方に形成され、カラム方向およびロウ方向に拡がるバックゲート内に形成され、
前記連結部と前記バックゲートとでバックゲートトランジスタが構成され、
前記制御回路は、前記第１選択トランジスタの書き込みにおいて、前記第１選択ゲートおよび前記第２選択ゲートに書き込み電圧を印加し、前記ビット線に前記第２選択トランジスタが書き込まれない第１電圧を印加し、前記ソース線に前記第１選択トランジスタが書き込まれる第２電圧を印加し、前記バックゲートに前記バックゲートトランジスタをオフにする第３電圧を印加する
ことを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項７】
前記連結部は、前記複数のコントロールゲートの下方に形成され、カラム方向およびロウ方向に拡がるバックゲート内に形成され、
前記連結部と前記バックゲートとでバックゲートトランジスタが構成され、
前記制御回路は、
前記第１選択トランジスタの書き込みの前に、前記バックゲートトランジスタの書き込みを行うことで前記バックゲートトランジスタの閾値電圧を正電圧にし、
前記第１選択トランジスタの書き込みにおいて、前記第１選択ゲートおよび前記第２選択ゲートに書き込み電圧を印加し、前記ビット線に前記第２選択トランジスタが書き込まれない第１電圧を印加し、前記ソース線に前記第１選択トランジスタが書き込まれる第２電圧を印加し、前記バックゲートに書き込まれた前記バックゲートトランジスタをオフにする第３電圧を印加する
ことを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項８】
マトリクス状に配置された複数のメモリストリングを具備する不揮発性半導体記憶装置であって、
各前記メモリセルストリングは、
基板に対して垂直方向に延び、カラム方向に並ぶ一対の柱状部、および前記一対の柱状部の下端を連結させるように形成された連結部を有する半導体層と、
前記柱状部に直交してロウ方向に延び、前記基板の上方に前記基板に対して垂直方向に積層された複数のコントロールゲートと、
前記一対の柱状部の一方と直交してロウ方向に延び、前記複数のコントロールゲートの上方に形成された第１選択ゲートと、
前記一対の柱状部の他方と直交してロウ方向に延び、前記複数のコントロールゲートの上方に形成され、前記第１選択ゲートと同一レベルでかつ一体である第２選択ゲートと、
前記柱状部と前記複数のコントロールゲートとの各交差部に形成され、電流経路が直列に接続された複数のメモリセルトランジスタと、
前記柱状部と前記第１選択ゲートとの交差部に形成され、一端が前記複数のメモリセルトランジスタの一端に接続され、他端がソース線に接続された第１選択トランジスタと、
前記柱状部と前記第２選択ゲートとの交差部に形成され、一端が前記複数のメモリセルトランジスタの他端に接続され、他端がビット線に接続された第２選択トランジスタと、
を含むことを特徴とする不揮発性半導体記憶装置。
【請求項９】
前記第１選択トランジスタのチャネル領域の不純物濃度は、前記第２選択トランジスタのチャネル領域の不純物濃度より大きいことを特徴とする請求項８に記載の不揮発性半導体記憶装置。
【請求項１０】
前記一対の柱状部の一方と直交してロウ方向に延び、前記第１選択ゲートの上方に形成された第３選択ゲートと、
前記柱状部と前記第３選択ゲートとの交差部に形成され、一端が前記第１選択トランジスタの一端に接続され、他端がソース線に接続された第３選択トランジスタと、
をさらに具備することを特徴とする請求項８に記載の不揮発性半導体記憶装置。
【請求項１１】
前記一対の柱状部の他方と直交してロウ方向に延び、前記第２選択ゲートの上方に形成された第４選択ゲートと、
前記柱状部と前記第４選択ゲートとの交差部に形成され、一端が前記第２選択トランジスタの一端に接続され、他端がビット線に接続された第４選択トランジスタと、
をさらに具備することを特徴とする請求項１０に記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
従来のＬＳＩにおいて、素子はシリコン基板上の２次元平面内に集積されていた。このため、メモリの記憶容量を増加させるには、１つの素子の寸法を小さくする（微細化する）しかない。しかし、近年、その微細化もコスト的、技術的に困難なものになってきた。
【０００３】
上記問題を解決するため、メモリ層を３次元的に積層し、一括加工することにより３次元積層メモリを製造するアイデアが提案されている。さらに、この一括加工型３次元積層メモリとして、積層方向にＵ字型にＮＡＮＤストリングが形成されたパイプ型のＮＡＮＤ型フラッシュメモリが提案されている。このパイプ型のＮＡＮＤ型フラッシュメモリでは、一対のシリコンピラーとこれらを下端において連結するパイプとで１つのＮＡＮＤストリングが構成されている。より具体的には、シリコンピラーと積層された複数のワード線との各交差部にメモリセルトランジスタが配置されている。また、それらの上端において、一対のシリコンピラーのそれぞれと２つの選択ゲートとの各交差部に選択トランジスタが配置されている。これら２つの選択トランジスタのうち一方はビット線に接続され、他方はソース線に接続されている。
【０００４】
一括加工型３次元積層メモリでは、積層数の増加に伴ってチップ面積が増加してしまうという問題がある。これは、積層数を増やすことで、ワード線ドライバーの数とともに、ワード線とドライバーとを接続する配線の数が増加するためである。このようなドライバーや配線の増加に伴うチップ面積の拡大を抑制する必要がある。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００９−２０５７６４号公報
【特許文献２】特開２００９−１４６９５４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
面積の縮小を図る不揮発性半導体記憶装置を提供する。
【課題を解決するための手段】
【０００７】
本実施形態による不揮発性半導体記憶装置は、マトリクス状に配置された複数のメモリストリングと、前記複数のメモリストリングに印加される電圧を制御する制御回路と、を具備し、各前記メモリストリングは、基板に対して垂直方向に延び、カラム方向に並ぶ一対の柱状部、および前記一対の柱状部の下端を連結させるように形成された連結部を有する半導体層と、前記柱状部に直交してロウ方向に延び、前記基板の上方に前記基板に対して垂直方向に積層された複数のコントロールゲートと、前記一対の柱状部の一方と直交してロウ方向に延び、前記複数のコントロールゲートの上方に形成された第１選択ゲートと、前記一対の柱状部の他方と直交してロウ方向に延び、前記複数のコントロールゲートの上方に形成され、前記第１選択ゲートと同一レベルでかつ一体である第２選択ゲートと、前記柱状部と前記複数のコントロールゲートとの各交差部に形成され、電流経路が直列に接続された複数のメモリセルトランジスタと、前記柱状部と前記第１選択ゲートとの交差部に形成され、一端が前記複数のメモリセルトランジスタの一端に接続され、他端がソース線に接続された第１選択トランジスタと、前記柱状部と前記第２選択ゲートとの交差部に形成され、一端が前記複数のメモリセルトランジスタの他端に接続され、他端がビット線に接続された第２選択トランジスタと、を含み、前記制御回路は、前記複数のメモリセルトランジスタのうち書き込み対象のメモリセルトランジスタの書き込みの前に、前記第１選択トランジスタの書き込みを行うことで前記第１選択トランジスタの閾値電圧を前記第２選択トランジスタの閾値電圧よりも高くする。
【図面の簡単な説明】
【０００８】
【図１】第１の実施形態に係る不揮発性半導体記憶装置の全体構成例を示すブロック図。
【図２】第１の実施形態に係る不揮発性半導体記憶装置を示す概略構成図。
【図３】第１の実施形態に係る不揮発性半導体記憶装置の構造を示す断面図。
【図４】図３に示すＮＡＮＤストリングの拡大図。
【図５】第１の実施形態に関連するＮＡＮＤストリングの比較例を示す回路図。
【図６】第１の実施形態に係るＮＡＮＤストリングを示す回路図。
【図７】第１の実施形態に係る不揮発性半導体記憶装置の製造工程を示す断面図。
【図８】図８（ａ）は、第１の実施形態に関連する選択ゲートの比較例を示す平面図、図８（ｂ）は、第１の実施形態に係る選択ゲートを示す平面図。
【図９】第２の実施形態に係る不揮発性半導体記憶装置の構造を示す断面図。
【図１０】第２の実施形態に係る選択ゲートを示す平面図。
【図１１】第２の実施形態に係るＮＡＮＤストリングを示す回路図。
【図１２】第２の実施形態に係るＮＡＮＤストリングの書き込み時における電圧値を示すタイミングチャート。
【図１３】第２の実施形態の変形例に係る不揮発性半導体記憶装置の構造を示す断面図。
【図１４】第２の実施形態の変形例に係る選択ゲートを示す平面図。
【図１５】第３の実施形態に係るＮＡＮＤストリングを示す回路図。
【図１６】第３の実施形態に係るＮＡＮＤストリングの書き込み時における電圧値を示すタイミングチャート。
【図１７】第３の実施形態に係るＮＡＮＤストリングを示す回路図。
【図１８】第３の実施形態に係るＮＡＮＤストリングの書き込み時における電圧値を示すタイミングチャート。
【図１９】第３の実施形態に係るＮＡＮＤストリングを示す回路図。
【図２０】第３の実施形態に係るＮＡＮＤストリングを示す回路図。
【図２１】第３の実施形態に係るＮＡＮＤストリングの書き込み時における電圧値を示すタイミングチャート。
【図２２】第３の実施形態の変形例１に係るＮＡＮＤストリングを示す回路図。
【図２３】第３の実施形態の変形例１に係るＮＡＮＤストリングの書き込み時における電圧値を示すタイミングチャート。
【図２４】第３の実施形態の変形例２に係るＮＡＮＤストリングを示す回路図。
【図２５】第３の実施形態の変形例２に係るＮＡＮＤストリングの書き込み時における電圧値を示すタイミングチャート。
【図２６】第３の実施形態の変形例２に係るＮＡＮＤストリングを示す回路図。
【図２７】第３の実施形態の変形例２に係るＮＡＮＤストリングの書き込み時における電圧値を示すタイミングチャート。
【図２８】第３の実施形態の変形例３に係るＮＡＮＤストリングを示す回路図。
【図２９】第３の実施形態の変形例３に係るＮＡＮＤストリングの書き込み時における電圧値を示すタイミングチャート。
【図３０】第３の実施形態の変形例４に係るＮＡＮＤストリングを示す回路図。
【図３１】第３の実施形態の変形例４に係るＮＡＮＤストリングの書き込み時における電圧値を示すタイミングチャート。
【図３２】第３の実施形態の変形例４に係るＮＡＮＤストリングを示す回路図。
【図３３】第３の実施形態の変形例４に係るＮＡＮＤストリングの書き込み時における電圧値を示すタイミングチャート。
【発明を実施するための形態】
【０００９】
本実施形態を以下に図面を参照して説明する。図面において、同一部分には同一の参照符号を付す。
【００１０】
＜第１の実施形態＞
以下に、図１乃至図８を用いて、第１の実施形態に係る不揮発性半導体記憶装置について説明する。第１の実施形態は、ＮＡＮＤストリング（メモリストリング）において、ドレイン側選択ゲートとソース側選択ゲートとが同一レベルで、かつ一体であり、ソース側選択トランジスタのチャネル領域の不純物濃度が高い一括加工型３次元積層メモリの例である。
【００１１】
［構造］
図１乃至図４を用いて、第１の実施形態に係る不揮発性半導体記憶装置の構造について説明する。
【００１２】
図１は、第１の実施形態に係る不揮発性半導体記憶装置のブロック図を示している。
【００１３】
図１に示すように、不揮発性半導体記憶装置は、制御装置１（駆動装置）、ロウデコーダ２、カラムデコーダ３、センスアンプ４、およびメモリアレイ５を備えている。
【００１４】
制御装置１は、書き込み時、消去時および読み出し時においてメモリセルに供給される電圧を生成するとともに、外部より供給されたアドレスに応じて、ロウデコーダ２、カラムデコーダ３、およびセンスアンプ４を制御するように構成されている。
【００１５】
ロウデコーダ２は、制御装置１の制御に従い、ワード線ＷＬを選択するように構成されている。
【００１６】
カラムデコーダ３は、制御装置１の制御に従い、センスアンプ４を介してビット線ＢＬを選択するように構成されている。
【００１７】
メモリアレイ５は、複数のブロックを備えている。複数のブロックはそれぞれ、複数のワード線ＷＬおよびビット線ＢＬと、マトリクス状に配置された複数のメモリセルとを備えている。
【００１８】
センスアンプ４は、カラムデコーダ３の制御に従い、ページごとにメモリセルからビット線ＢＬに読み出されたデータを増幅するように構成されている。なお、センスアンプ４は、カラムデコーダ３と一体であってもよい。
【００１９】
図２は、第１の実施形態に係る不揮発性半導体記憶装置の概略構成図を示している。
【００２０】
図２に示すように、不揮発性半導体記憶装置１００は、メモリセルトランジスタ領域１２、複数のワード線駆動回路１３、複数の選択ゲート駆動回路１５、複数のソース線駆動回路１７、およびバックゲートトランジスタ駆動回路１８等を備えている。これらワード線駆動回路１３、選択ゲート駆動回路１５、ソース線駆動回路１７、およびバックゲートトランジスタ駆動回路１８等で制御回路１９が構成されている。
【００２１】
なお、図２における制御回路１９は、図１における制御装置１、ロウデコーダ２、カラムデコーダ３、およびセンスアンプ４とほぼ同義であり、図２におけるメモリセルトランジスタ領域１２は、図１におけるメモリアレイ５とほぼ同義である。すなわち、本実施形態の一例として、制御回路１９は、メモリセルトランジスタ領域１２（メモリアレイ５）の外側に配置されている。
【００２２】
メモリセルトランジスタ領域１２には、複数のワード線ＷＬ、複数のビット線ＢＬ、複数のソース線ＳＬ、バックゲートＢＧ、および複数の選択ゲートＳＧが設けられている。このメモリセルトランジスタ領域１２において、積層された複数のワード線ＷＬと後述するＵ字状シリコンピラーＳＰとの各交差位置に、データを記憶するメモリセルトランジスタが配置されている。なお、図２において、ワード線ＷＬが４層積層された例を示しているが、これに限らない。
【００２３】
ワード線駆動回路１３は、ワード線ＷＬに接続され、ワード線ＷＬに印加する電圧を制御する。また、ワード線駆動回路１３とワード線ＷＬとを接続する配線は全て、同レベルの配線層に形成されているが、これに限らず、異なるレベルの配線層に形成されていてもよい。また、図示せぬビット線駆動回路は、ビット線ＢＬに印加する電圧を制御する。
【００２４】
ソース線駆動回路１７は、ソース線ＳＬに接続され、ソース線ＳＬに印加する電圧を制御する。このソース線駆動回路１７は、全てのソース線ＳＬに接続されているが、これに限らず、各ソース線ＳＬに１つずつ設けられていてもよい。
【００２５】
バックゲート駆動回路１８は、バックゲートＢＧに接続され、バックゲートＢＧに印加する電圧を制御する。
【００２６】
選択ゲート駆動回路１５は、選択ゲートＳＧに接続され、選択ゲートＳＧに印加する電圧を制御する。この選択ゲートＳＧの詳細については、後述する。
【００２７】
図３は、図２に示すメモリセルトランジスタ領域１２のカラム方向に沿った断面図であり、第１の実施形態におけるメモリセルトランジスタ領域１２の構造を示している。図４は、図３に示すＮＡＮＤストリングの拡大図を示している。
【００２８】
図３に示すように、メモリセルトランジスタ領域１２において、基板２０上に、Ｕ字状シリコンピラーＳＰで構成される複数のＮＡＮＤストリング（メモリセルストリング）２００が形成されている。各ＮＡＮＤストリング２００は、複数のメモリセルトランジスタＭＴｒ、およびその両端に形成された２つの選択トランジスタ（ドレイン側選択トランジスタＳＤＴｒおよびソース側選択トランジスタＳＳＴｒ）を有している。
【００２９】
複数のメモリセルトランジスタＭＴｒは、Ｕ字状シリコンピラーＳＰと複数のコントロールゲートＣＧ（ワード線ＷＬ）との各交差位置に形成され、電流経路が直列に接続されている。図４に示すように、各メモリセルトランジスタＭＴｒは、Ｕ字状シリコンピラーＳＰとコントロールゲートＣＧとの間に、メモリ膜３２４を有している。このメモリ膜３２４は、Ｕ字状シリコンピラーＳＰの周囲に順に形成されたトンネル絶縁膜３２２、電荷蓄積層３２１、およびブロック絶縁膜３２０で構成されている。すなわち、各メモリセルトランジスタＭＴｒは、ＭＯＮＯＳ構造を有している。
【００３０】
ドレイン側選択トランジスタＳＤＴｒは、Ｕ字状シリコンピラーＳＰとドレイン側選択ゲートＳＧＤとの交差位置に形成されている。一方、ソース側選択トランジスタＳＳＴｒは、Ｕ字状シリコンピラーＳＰとソース側選択ゲートＳＧＳとの交差位置に形成されている。図４に示すように、ドレイン側選択トランジスタＳＤＴｒ、およびソース側選択トランジスタＳＳＴｒはそれぞれ、メモリセルトランジスタＭＴｒと同様に、ＭＯＮＯＳ構造を有している。
【００３１】
また、ドレイン側選択トランジスタＳＤＴｒ、およびソース側選択トランジスタＳＳＴｒは、複数のメモリセルトランジスタＭＴｒの上部に形成されている。また、ソース側選択トランジスタＳＳＴｒは、一端が複数のメモリセルトランジスタの一端に接続され、他端がソース線ＳＬに接続されている。一方、ドレイン側選択トランジスタＳＤＴｒは、一端が複数のメモリセルトランジスタの他端に接続され、他端がビット線ＢＬに接続されている。
【００３２】
Ｕ字状シリコンピラーＳＰは、カラム方向の断面においてＵ字状に形成されている。このＵ字状シリコンピラーＳＰは、積層方向に延びる一対の柱状部Ａ、および一対の柱状部Ａの下端を連結させるように形成されたパイプ部Ｂを有している。パイプ部Ｂは、バックゲートＢＧ内に設けられ、バックゲートトランジスタＢＧＴｒを構成している。また、Ｕ字状シリコンピラーＳＰは、一対の柱状部Ａの中心軸を結ぶ直線がカラム方向に平行になるように配置されている。また、Ｕ字状シリコンピラーＳＰは、ロウ方向およびカラム方向から構成される面内にマトリクス状となるように配置されている。さらに、図３に示すように、Ｕ字状シリコンピラーＳＰは、中空Ｈ１を有し、この中空Ｈ１に絶縁部３２５が充填されている。
【００３３】
複数のコントロールゲートＣＧは、バックゲートＢＧの上方に積層され、Ｕ字状シリコンピラーＳＰの柱状部Ｃに直交するように配置されている。各コントロールゲートＣＧは、ロウ方向に平行に延びている。また、各コントロールゲートＣＧは、カラム方向に隣接する２つのＮＡＮＤストリング２００におけるＵ字状シリコンピラーＳＰのうちの隣接する２つの柱状部Ａに共有されるように形成されている。
【００３４】
なお、図３において、コントロールゲートＣＧが１６層積層された例を示しているが、これに限らない。また、図示はしないが、カラム方向において奇数番目のコントロールゲートＣＧは、ブロック毎にロウ方向の一端でひとまとまりになっている。一方、カラム方向において偶数番目のコントロールゲートＣＧは、ブロック毎にロウ方向の他端でひとまとまりになっている。
【００３５】
バックゲートＢＧは、最下方のワード線ＷＬの下方に設けられている。バックゲートＢＧは、Ｕ字状シリコンピラーＳＰのパイプ部Ｂを覆うように、ロウ方向およびカラム方向に２次元的に広がって形成されている。
【００３６】
ドレイン側選択ゲートＳＧＤおよびソース側選択ゲートＳＧＳは、最上方のコントロールゲートＣＧの上方に設けられている。これらドレイン側選択ゲートＳＧＤおよびソース側選択ゲートＳＧＳは、ロウ方向に平行に延びている。また、ドレイン側選択ゲートＳＧＤおよびソース側選択ゲートＳＧＳは、Ｕ字状シリコンピラーＳＰの各柱状部Ａに交差するように形成され、カラム方向において互いに絶縁分離してラインアンドスペースで形成されている。
【００３７】
ここで、本実施形態におけるドレイン側選択ゲートＳＧＤおよびソース側選択ゲートＳＧＳは、各ＮＡＮＤストリング２００において、１つの選択ゲートＳＧとして形成されている。言い換えると、ドレイン側選択ゲートＳＧＤおよびソース側選択ゲートＳＧＳは、各ＮＡＮＤストリング２００において、同一レベルに配置され、一体となっている。また、図２に示すように、１つの選択ゲートＳＧ（ドレイン側選択ゲートＳＧＤおよびソース側選択ゲートＳＧＳ）に、１つの選択ゲート駆動回路１５が接続されている。
【００３８】
ソース線ＳＬは、選択ゲートＳＧの上方に設けられている。ソース線ＳＬは、カラム方向に隣接する２つのＮＡＮＤストリング２０におけるＵ字状シリコンピラーＳＰのうちの隣接する２つの柱状部Ａに共有されるように形成されている。ソース線ＳＬは、ロウ方向に平行に延び、カラム方向において互いに絶縁分離してラインアンドスペースで形成されている。
【００３９】
複数のビット線ＢＬは、ソース線ＳＬよりも上方に設けられている。各ビット線ＢＬは、カラム方向に延び、ロウ方向において互いに絶縁分離してラインアンドスペースで形成されている。
【００４０】
［書き込み方法］
図５および図６を用いて、第１の実施形態に係る不揮発性半導体記憶装置の書き込み方法について説明する。
【００４１】
図５（ａ）および（ｂ）は、通常のＮＡＮＤストリングの書き込み時の回路図を示し、第１の実施形態に係るＮＡＮＤストリング２００の書き込み時の回路図に対する比較例である。図６（ａ）および（ｂ）は、第１の実施形態に係るＮＡＮＤストリング２００の書き込み時の回路図を示している。
【００４２】
図５（ａ）および（ｂ）に示すように、通常の書き込み方法によれば、ソース側選択ゲートＳＧＳとドレイン側選択ゲートＳＧＤに異なる電圧が印加されている。
【００４３】
より具体的には、図５（ａ）に示すように、選択されたＮＡＮＤストリング２００では、ビット線ＢＬに電圧ＶＳＳ（例えば０Ｖ）が印加され、ソース線ＳＬに電圧ＶＤＤ（例えば３Ｖ）が印加される。また、ソース側選択ゲートＳＧＳに電圧ＶＳＳ（例えば０Ｖ）が印加され、ドレイン側選択ゲートＳＧＤに電圧ＶＤＤ（例えば３Ｖ）が印加される。また、図示はしないが、バックゲートＢＧに導通電圧が印加される。
【００４４】
さらに、選択されたＮＡＮＤストリング２００内の書き込み対象のメモリセルトランジスタＭＴｒのワード線ＷＬに書き込み電圧ＶＰＧＭ（例えば１８Ｖ）が印加され、非書き込み対象のメモリセルＭＴｒのワード線ＷＬに書き込みパス電圧ＶＰＡＳＳ（例えば１０Ｖ）が印加される。
【００４５】
このように、ビット線ＢＬに電圧ＶＳＳを印加し、ドレイン側選択ゲートＳＧＤに電圧ＶＤＤを印加することにより、ドレイン側選択ゲートＳＧＤをオン状態にしてチャネルに電圧ＶＳＳを転送する一方で、ソース線ＳＬに電圧ＶＤＤを印加し、ソース側選択ゲートＳＧＳに電圧ＶＳＳを印加することにより、ソース側選択ゲートＳＧＳをオフ状態にしてチャネルに電圧ＶＤＤが転送されないようにする。これにより、選択されたＮＡＮＤストリング２００への書き込みを可能にしている。
【００４６】
一方、図５（ｂ）に示すように、非選択のＮＡＮＤストリング２００では、ビット線ＢＬに電圧ＶＤＤが印加され、ソース線ＳＬ、ソース側選択ゲートＳＧＳ、およびドレイン側選択ゲートＳＧＤには、選択されたＮＡＮＤストリング２００と同様の電圧が印加される。このビット線ＢＬへの電圧ＶＤＤの印加により、ドレイン側選択ゲートＳＧＤの電位とビット線ＢＬの電位とが同電位になる。これにより、ドレイン側選択ゲートＳＧＤがオフ状態になり、メモリセルトランジスタＭＴｒのチャネルとコントロールゲートＣＧとの間の電位差が低減するため、メモリトランジスタＭＴｒには書き込みが行われない。
【００４７】
しかしながら、上記書き込み方法を第１の実施形態に適用した場合、以下の問題が生じる。
【００４８】
図６（ａ）および（ｂ）に示すように、第１の実施形態では、ドレイン側選択ゲートＳＧＤとソース側選択ゲートＳＧＳとが一体であるため、それぞれに同じ電圧が印加される。すなわち、図６（ａ）に示すように、選択されたＮＡＮＤストリング２００において、選択ゲートＳＧ（ドレイン側選択ゲートＳＧＤおよびソース側選択ゲートＳＧＳ）に電圧ＶＤＤが印加された場合、ビット線ＢＬからチャネルに転送された電圧ＶＳＳによってソース側選択ゲートＳＧＳもオン状態となる。このため、ソース線ＳＬに印加された電圧ＶＤＤがチャネルに転送され、書き込み動作に不備が生じてしまう。
【００４９】
この書き込み不備に対し、第１の実施形態では、ソース側選択ゲートＳＧＳ（ソース側選択トランジスタＳＳＴｒ）のチャネル領域の不純物濃度をドレイン側選択ゲートＳＧＤ（ドレイン側選択トランジスタＳＤＴｒ）のチャネル領域の不純物濃度より大きくする。より具体的には、ドレイン側選択トランジスタＳＤＴｒのチャネル領域の不純物濃度が５×１０１４ｃｍ−２程度であるのに対して、ソース側選択トランジスタＳＳＴｒのチャネル領域の不純物濃度は１×１０１５ｃｍ−２〜５×１０１５ｃｍ−２程度である。
【００５０】
これにより、ソース側選択ゲートＳＧＳの閾値電圧のみを電圧ＶＤＤ以上に設定することができる。すなわち、選択されたＮＡＮＤストリング２００において、ソース側選択ゲートＳＧＳおよびドレイン側選択ゲートＳＧＤに同様の電圧ＶＤＤを印加しても、ソース側選択ゲートＳＧＳをオフ状態にし、ドレイン側選択ゲートＳＧＤのみをオン状態にすることができる。したがって、ソース側選択ゲートＳＧＳとドレイン側選択ゲートＳＧＤとが一体化した構造において、書き込み対象のメモリセルトランジスタＭＴｒに通常通り書き込みを行うことができる。
【００５１】
［製造方法］
図７を用いて、第１の実施形態に係る不揮発性半導体記憶装置の製造方法について説明する。なお、バックゲートＢＧ、コントロールゲートＣＧ、選択ゲートＳＧ、およびＵ字状シリコンピラーＳＰの製造方法については周知であるため省略する。ここでは、主にソース側選択トランジスタＳＳＴｒのチャネル領域へのイオン注入法について説明する。
【００５２】
図７は、第１の実施形態に係る不揮発性半導体記憶装置の製造工程の断面図を示している。
【００５３】
図７に示すように、メモリセルトランジスタ領域１２において、基板２０上に、バックゲートＢＧ、コントロールゲートＣＧ、選択ゲートＳＧ（ドレイン側選択ゲートＳＧＤおよびソース側選択ゲートＳＧＳ）、およびＵ字状シリコンピラーＳＰが形成され、これらが絶縁膜で覆われた後、ソース側選択ゲートＳＧＳの上方の絶縁膜にホール５０が形成される。このホール５０には、後にソース線ＳＬが形成される。ホール５０を形成することにより、ソース側選択トランジスタＳＳＴｒのチャネル領域が露出する。
【００５４】
また、ホール５０の形成と同時に、メモリセルトランジスタ領域１２の終端において、コントロールゲートＣＧに接続されるコンタクトを形成するためのコンタクトホール５０ａが形成される。さらに、ホール５０の形成と同時に、周辺領域におけるトランジスタＴｒ（ゲート絶縁膜５２およびゲート電極５３）の各部に接続されるコンタクトを形成するためのコンタクトホール５０ｂが形成される。
【００５５】
次に、ソース側選択トランジスタＳＳＴｒのチャネル領域のみに、イオン注入をするためのＰＥＰ（Photolithography Etching Process）が行われる。より具体的には、まず、全面にレジスト５１が塗布される。これにより、メモリセルトランジスタ領域１２におけるホール５０、メモリセルトランジスタ領域１２の終端におけるコンタクトホール５０ａ、および周辺領域におけるコンタクトホール５０ｂにレジスト５１が充填される。その後、メモリセルトランジスタ領域１２に形成されたレジスト５１が除去される。これにより、ホール５０内のソース側選択トランジスタＳＳＴｒのチャネル領域が露出する。
【００５６】
ここで、レジスト５１の除去の際のリソグラフィ工程は、メモリセルトランジスタ領域１２と、その終端および周辺領域との間で行われる。すなわち、リソグラフィ工程は、比較的大きな領域間で行われるため、精度の高いＡｒＦレーザに限らず、それよりも精度の低いＩ線によって行われてもよい。
【００５７】
次に、露出されたソース側選択トランジスタＳＳＴｒのチャネル領域に、高加速イオン注入を行う。これにより、ソース側選択トランジスタＳＳＴｒのチャネル領域の不純物濃度は、ドレイン側選択トランジスタＳＤＴｒのチャネル領域の不純物濃度よりも大きくなる。その後、不純物イオンの安定化を図るために、熱処理を行うことが望ましい。
【００５８】
次に、メモリセルトランジスタ領域１２の終端および周辺領域に形成されたレジスト５１が除去され、コンタクトホール５０ａおよび５０ｂが開口する。その後、周知の技術により、ソース線ＳＬを形成すると同時に、コンタクトホール５０ａおよび５０ｂに導電材料が充填される。その後の工程は、周知であるため省略する。
【００５９】
［効果］
上記第１の実施形態によれば、１つのＮＡＮＤストリング２００において、ドレイン側選択ゲートＳＧＤとソース側選択ゲートＳＧＳとが同一のレベルに形成され、かつ一体である。すなわち、１つのＮＡＮＤストリング２００に、ドレイン側選択ゲートＳＧＤおよびソース側選択ゲートＳＧＳが１つの選択ゲートＳＧとして設けられている。これにより、メモリセルトランジスタ領域１２における選択ゲートＳＧの数を減少させる（半分にする）ことができる。これに伴い、選択ゲートＳＧを駆動させる周辺領域における選択ゲート駆動回路１５の数も減少させることができ、これらを接続する配線の数も減少させることができる。その結果、積層数の増加に伴うチップ面積の増加を抑制することができる。
【００６０】
ところで、通常、一括加工型３次元積層メモリでは、選択ゲートがポリシリコンでできているため、抵抗が非常に高くなってしまうという問題がある。また、図８（ａ）に示す本実施形態との比較例によれば、ドレイン側選択ゲートとソース側選択ゲートとがそれぞれ別々に存在する場合、その中央部にシリコンピラーが埋め込まれている。このため、導電部分が細くなり、実質、電流経路は選択ゲートの端部だけになってしまう。このため、選択ゲートの抵抗がさらに大きくなってしまう。したがって、選択ゲートは大きな抵抗値を有することになり、回路の動作速度が低下するといった問題が生じる。
【００６１】
この問題を解決するために、選択ゲートをシリサイドで形成し、抵抗を下げるという提案があるが、プロセス数の増加に加え、不純物の混入等によってそれほど抵抗が下がらない。また、セルアレイを分割することによって選択ゲートの抵抗を下げようとしても、セルアレイ分割によるトランスファー面積の増加に伴いチップ面積が大幅に増えてしまう。
【００６２】
これに対し、図８（ｂ）に示すように、本実施形態によれば、ドレイン側選択ゲートＳＧＤとソース側選択ゲートＳＧＳとが一体となり、Ｕ字状シリコンピラーＳＰにおける隣接する一対の柱状部Ａに共有されるように形成される。これにより、電流経路の面積を大きくすることができ、選択ゲートＳＧの抵抗を小さくすることができる。その結果、回路の動作速度を向上させることができる。
【００６３】
＜第２の実施形態＞
以下に、図９乃至図１２を用いて、第２の実施形態に係る不揮発性半導体記憶装置について説明する。第２の実施形態は、ＮＡＮＤストリングにおいて、ドレイン側選択ゲートとソース側選択ゲートとが同一レベルで、かつ一体であり、さらにソース側選択ゲート（ソース側選択トランジスタ）とソース線との間に新たにグローバルなソース側選択ゲートが設けられている一括加工型３次元積層メモリの例である。
【００６４】
なお、第２の実施形態において、上記第１の実施形態と同様の点については説明を省略し、異なる点について説明する。
【００６５】
［構造］
図９および図１０を用いて、第２の実施形態に係る不揮発性半導体記憶装置の構造について説明する。
【００６６】
図９は、図２に示すメモリセルトランジスタ領域１２のカラム方向に沿った断面図であり、第２の実施形態におけるメモリセルトランジスタ領域１２の構造を示している。
【００６７】
図９に示すように、第２の実施形態における不揮発性半導体記憶装置１００において、第１の実施形態と異なる点は、ソース側選択ゲートＳＧＳとソース線ＳＬとの間に、グローバルなソース側選択ゲートＧ−ＳＧＳが設けられている点である。言い換えると、ソース側選択ゲートＧ−ＳＧＳは、ソース側選択ゲートＳＧＳの上方で、かつソース線ＳＬの下方に形成されている。また、ソース側選択ゲートＧ−ＳＧＳは、ロウ方向に平行に延び、カラム方向に隣接する２つのＮＡＮＤストリング２０におけるＵ字状シリコンピラーＳＰのうちの隣接する２つの柱状部Ａに共有されるように形成されている。
【００６８】
図１０は、ソース側選択ゲートＧ−ＳＧＳの平面図を示している。
【００６９】
図１０に示すように、ソース側選択ゲートＧ−ＳＧＳは、ブロック毎にロウ方向の一端でひとまとまりになっている。言い換えると、ブロック内のソース側選択ゲートＧ−ＳＧＳは全て電気的に接続され、１つの図示せぬソース側選択ゲート駆動回路に接続されている。すなわち、ソース側選択ゲートＧ−ＳＧＳは、カラム方向に１つおきに隣接するコントロールゲートＣＧ（例えば、カラム方向において奇数番目のコントロールゲートＣＧ）と同様の構造を有し、ブロック内のソース側選択ゲートＧ−ＳＧＳは全て１つのソース側選択ゲート駆動回路によって制御される。
【００７０】
なお、ソース側選択ゲートＧ−ＳＧＳは、カラム方向に隣接する２つのＮＡＮＤストリング２０におけるＵ字状シリコンピラーＳＰのうちの隣接する２つの柱状部Ａに共有されず、それぞれの柱状部Ａに１つずつ形成されてもよい。
【００７１】
［書き込み方法］
図１１および図１２を用いて、第２の実施形態に係る不揮発性半導体記憶装置の書き込み方法について説明する。
【００７２】
図１１は、第２の実施形態に係るＮＡＮＤストリング２００の書き込み時の回路図を示している。
【００７３】
図１１に示すように、第２の実施形態では、ドレイン側選択ゲートＳＧＤとソース側選択ゲートＳＧＳとが一体であるため、それぞれに同じ電圧が印加される。これにより、書き込み動作に不備が生じてしまう。
【００７４】
この書き込み不備に対し、第２の実施形態では、ソース側選択ゲートＳＧＳとソース線ＳＬとの間に、グローバルなソース側選択ゲートＧ−ＳＧＳが設けられている。選択されたＮＡＮＤストリング２００において、このソース側選択ゲートＧ−ＳＧＳに電圧ＶＳＳを印加してオフ状態にすることで、ソース線ＳＬに印加された電圧ＶＤＤがチャネルに転送されることを防ぐことができる。
【００７５】
これにより、ソース側選択ゲートＳＧＳおよびドレイン側選択ゲートＳＧＤに同様の電圧を印加して両方をオン状態にしても、ソース側選択ゲートＧ−ＳＧＳをオフ状態にしておくことで書き込み対象のメモリセルトランジスタＭＴｒに通常通り書き込みを行うことができる。
【００７６】
図１２は、第２の実施形態に係るＮＡＮＤストリング２００への書き込み時に印加される電圧値のタイミングチャートを示している。
【００７７】
図１２に示すように、時刻ｔ０において書き込み動作が開始される。まず、時刻ｔ０において、ソース線ＳＬに電圧ＶＤＤが印加され、ビット線ＢＬ、書き込み対象のワード線ＷＬ、非書き込み対象のワード線ＷＬ、ソース側選択ゲートＧ−ＳＧＳ、および選択ゲートＳＧ（ドレイン側選択ゲートＳＧＤおよびソース側選択ゲートＳＧＳ）に電圧ＶＳＳが印加される。
【００７８】
次に、時刻ｔ１において、選択ゲートＳＧに電圧ＶＤＤが印加される。同時に、書き込み対象のワード線ＷＬ、および非書き込み対象のワード線ＷＬに電圧ＶＤＤが印加される。また、非選択のＮＡＮＤストリング２００に接続されたビット線ＢＬに電圧ＶＤＤが印加される。
【００７９】
次に、時刻ｔ２において、書き込み対象のワード線ＷＬ、および非書き込み対象のワード線ＷＬに書き込みパス電圧ＶＰＡＳＳが印加され、その後、時刻ｔ３において、書き込み対象のワード線ＷＬに書き込み電圧ＶＰＧＭが印加される。このようにして、書き込み対象のワード線ＷＬに接続されたメモリセルＭＴｒへの書き込みを行う。
【００８０】
その後、時刻ｔ４において、ビット線ＢＬ、書き込み対象のワード線ＷＬ、非書き込み対象のワード線ＷＬ、および選択ゲートＳＧに電圧ＶＳＳが印加され、書き込み動作が終了する。
【００８１】
なお、カップリングによる隣接セルの電位上昇を防ぐため、各ノードに印加される電圧を時刻ｔ１、ｔ２、およびｔ３で段階的に上昇させたが、時刻ｔ１で同時に上昇させてもよい。
【００８２】
［効果］
上記第２の実施形態によれば、第１の実施形態と同様の効果を得ることができる。
【００８３】
さらに、第２の実施形態では、ソース側選択ゲートＳＧＳとソース線ＳＬとの間に、ブロック毎にグローバルなソース側選択ゲートＧ−ＳＧＳが設けられている。これにより、ＮＡＮＤストリング２００においてドレイン側選択ゲートＳＧＤとソース側選択ゲートＳＧＳとを一体にすることで生じる書き込み不備を、第１の実施形態のようにドレイン側選択ゲートＳＧＤとソース側選択ゲートＳＧＳとの閾値電圧を変化させることなく解消することができる。
【００８４】
また、ソース側選択ゲートＧ−ＳＧＳを制御するソース側選択ゲート駆動回路は、ドレイン側選択ゲートＳＧＤとソース側選択ゲートＳＧＳを制御する選択ゲート線駆動回路１５とは独立して設けられている。これにより、ソース側選択ゲートＧ−ＳＧＳの制御は容易であり、第１の実施形態と比較してソース側の選択ゲートのオン／オフ特性を向上させることができる。
【００８５】
さらに、ソース側選択ゲートＧ−ＳＧＳはブロック毎にひとまとまりであり、１つのソース側選択ゲート駆動回路に接続されている。すなわち、周辺領域におけるソース側選択ゲート駆動回路の数および配線の数の増加を最小限にすることができ、チップ面積の増加を抑制することができる。
【００８６】
［変形例］
図１３および図１４を用いて、第２の実施形態の変形例に係る不揮発性半導体記憶装置の構造について説明する。
【００８７】
なお、変形例において、上記第２の実施形態と同様の点については説明を省略し、異なる点について説明する。
【００８８】
図１３は、図１に示すメモリセルトランジスタ領域１２のカラム方向に沿った断面図であり、第２の実施形態の変形例におけるメモリセルトランジスタ領域１２の構造を示している。
【００８９】
図１３に示すように、変形例において、第２の実施形態と異なる点は、ドレイン側選択ゲートＳＧＤとビット線ＢＬとの間に、グローバルなドレイン側選択ゲートＧ−ＳＧＤが設けられている点である。すなわち、ソース側選択ゲートＳＧＳとソース線ＳＬとの間だけではなく、ドレイン側選択ゲートＳＧＤとビット線ＢＬとの間にもグローバルなドレイン側選択ゲートＧ−ＳＧＤが設けられている。言い換えると、ドレイン側選択ゲートＧ−ＳＧＤは、ドレイン側選択ゲートＳＧＤの上方で、かつビット線ＢＬの下方に形成されている。また、ドレイン側選択ゲートＧ−ＳＧＤは、ロウ方向に平行に延び、カラム方向に隣接する２つのＮＡＮＤストリング２０におけるＵ字状シリコンピラーＳＰのうちの隣接する２つの柱状部Ａに共有されるように形成されている。
【００９０】
図１４は、ソース側選択ゲートＧ−ＳＧＳおよびドレイン側選択ゲートＧ−ＳＧＤの平面図を示している。
【００９１】
図１４に示すように、ソース側選択ゲートＧ−ＳＧＳは、ブロック毎にロウ方向の一端でひとまとまりになっている。言い換えると、ブロック内のソース側選択ゲートＧ−ＳＧＳは全て電気的に接続され、１つの図示せぬソース側選択ゲート駆動回路に接続されている。
【００９２】
一方、ドレイン側選択ゲートＧ−ＳＧＤは、ブロック毎にロウ方向の他端（ソース側選択ゲートＧ−ＳＧＳがひとまとまりになっている一端とは反対側）でひとまとまりになっている。言い換えると、ブロック内のドレイン側選択ゲートＧ−ＳＧＤは全て電気的に接続され、１つの図示せぬドレイン側選択ゲート駆動回路に接続されている。
【００９３】
すなわち、ソース側選択ゲートＧ−ＳＧＳは例えばカラム方向において奇数番目のコントロールゲートＣＧと同様の構造を有し、ドレイン側選択ゲートＧ−ＳＧＤは例えばカラム方向において偶数番目のコントロールゲートＣＧと同様の構造を有している。また、ブロック内のソース側選択ゲートＧ−ＳＧＳは全て１つのソース側選択ゲート駆動回路によって制御され、ブロック内のドレイン側選択ゲートＧ−ＳＧＤは全て１つのドレイン側選択ゲート駆動回路によって制御される。
【００９４】
なお、ソース側選択ゲートＧ−ＳＧＳおよびドレイン側選択ゲートＧ−ＳＧＤは、カラム方向に隣接する２つのＮＡＮＤストリング２０におけるＵ字状シリコンピラーＳＰのうちの隣接する２つの柱状部Ａに共有されず、それぞれの柱状部Ａに１つずつ形成されてもよい。
【００９５】
上記変形例によれば、ドレイン側選択ゲートＧ−ＳＧＤは、ソース側選択ゲートＧ−ＳＧＳと同様に、ドレイン側選択ゲートＳＧＤとソース側選択ゲートＳＧＳに対して独立して形成されている。これにより、第１の実施形態と比較して、ソース側の選択ゲートのオン／オフ特性だけでなく、ドレイン側の選択ゲートのオン／オフ特性も向上させることができる。
【００９６】
＜第３の実施形態＞
以下に、図１５乃至図２１を用いて、第３の実施形態に係る不揮発性半導体記憶装置について説明する。第３の実施形態は、ＮＡＮＤストリングにおいて、ドレイン側選択ゲートとソース側選択ゲートとが同一レベルで、かつ一体であり、さらにメモリセルトランジスタへの書き込みを可能にするため、その前にソース側選択トランジスタに書き込みを行うことで、ソース側選択トランジスタの閾値電圧のみを高くする一括加工型３次元積層メモリの例である。
【００９７】
なお、第３の実施形態において、上記第１の実施形態と同様の点については説明を省略し、異なる点について説明する。
【００９８】
［構造］
第３の実施形態における不揮発性半導体記憶装置１００は、第１の実施形態と同様の構造を有している。すなわち、不揮発性半導体記憶装置１００は、基板２０上に形成されたＵ字状シリコンピラーＳＰで構成される複数のＮＡＮＤストリング２００を有し、各ＮＡＮＤストリング２００は、複数のメモリセルトランジスタＭＴｒ、２つの選択トランジスタ（ドレイン側選択トランジスタＳＤＴｒおよびソース側選択トランジスタＳＳＴｒ）、およびバックゲートトランジスタＢＧＴｒを有している。また、ＮＡＮＤストリングにおいて、ドレイン側選択ゲートとソース側選択ゲートとが同一レベルで、かつ一体である。
【００９９】
特に、図３に示すように、第３の実施形態において、ドレイン側選択トランジスタＳＤＴｒ、およびソース側選択トランジスタＳＳＴｒはそれぞれ、Ｕ字状シリコンピラーＳＰとドレイン側選択ゲートＳＧＤとの間、およびＵ字状シリコンピラーＳＰとソース側選択ゲートＳＧＳとの間に、電荷蓄積層３２１を備え、ＭＯＮＯＳ構造を有している。すなわち、本実施形態におけるドレイン側選択トランジスタＳＤＴｒ、およびソース側選択トランジスタＳＳＴｒは、メモリセルトランジスタＭＴｒと同様の機能を有し、書き込み、消去動作が可能である。
【０１００】
なお、第３の実施形態において、ソース側選択ゲートＳＧＳ（ソース側選択トランジスタＳＳＴｒ）のチャネル領域の不純物濃度は、ドレイン側選択ゲートＳＧＤ（ドレイン側選択トランジスタＳＤＴｒ）のチャネル領域の不純物濃度より大きいほうが望ましいが、これに限らない。
【０１０１】
［書き込み方法］
図１５乃至図２１を用いて、第３の実施形態に係る不揮発性半導体記憶装置の書き込み方法について説明する。
【０１０２】
第３の実施形態では、ドレイン側選択ゲートＳＧＤとソース側選択ゲートＳＧＳとが一体であるため、それぞれに同じ電圧が印加される。これにより、書き込み動作に不備が生じてしまう。
【０１０３】
この書き込み不備に対し、第３の実施形態では、書き込み対象のメモリセルトランジスタＭＴｒへの書き込み動作は以下の手順で行われる。
【０１０４】
（１）選択されたＮＡＮＤストリング２００内のメモリセルトランジスタＭＴｒに予備書き込みを行い、閾値電圧を０Ｖ以上にする。
【０１０５】
（２）選択されたＮＡＮＤストリング２００内のソース側選択トランジスタＳＳＴｒに書き込みを行い、閾値電圧を高くする。
【０１０６】
（３）メモリセルトランジスタＭＴｒの消去を行った後、書き込み対象のメモリセルトランジスタＭＴｒにデータを書き込む。
【０１０７】
（４）ソース側選択トランジスタＳＳＴｒの消去を行い、閾値電圧を低くする（もとに戻す）。
【０１０８】
以下に、（１）〜（４）工程の詳細について説明する。
【０１０９】
（１）メモリセルトランジスタＭＴｒへの予備書き込み工程
図１５は、第３の実施形態に係るＮＡＮＤストリング２００内のメモリセルトランジスタＭＴｒへの予備書き込み時の回路図を示している。
【０１１０】
図１５に示すように、ＮＡＮＤストリング２００内のメモリセルトランジスタＭＴｒへの予備書き込みにおいて、ビット線ＢＬおよびソース線ＳＬに電圧ＶＳＳが印加され、ソース側選択ゲートＳＧＳおよびドレイン側選択ゲートＳＧＤに電圧ＶＤＤが印加される。また、図示はしないが、バックゲートＢＧに導通電圧が印加される。これにより、ソース側選択ゲートＳＧＳおよびドレイン側選択ゲートＳＧＤがオン状態となり、電圧ＶＳＳがチャネルに転送される。この状態で、ワード線ＷＬに書き込み電圧ＶＰＧＭが印加され、メモリセルトランジスタＭＴｒへの予備書き込みが行われる。この予備書き込みは、ブロック内の全てのＮＡＮＤストリング２００に対して一括で行われる。
【０１１１】
なお、予備書き込みは、ＮＡＮＤストリング２００内の全てのメモリセルトランジスタＭＴｒに行われることが望ましい。これにより、後述する（２）工程において、メモリセルトランジスタＭＴｒをカットオフしやすくなる。
【０１１２】
図１６は、選択されたＮＡＮＤストリング２００内のメモリセルトランジスタＭＴｒへの予備書き込み時に印加される電圧値のタイミングチャートを示している。
【０１１３】
図１６に示すように、時刻ｔ０においてメモリセルトランジスタＭＴｒへの予備書き込み動作が開始される。まず、時刻ｔ０において、ソース線ＳＬ、ビット線ＢＬ、ワード線ＷＬ、および選択ゲートＳＧ（ドレイン側選択ゲートＳＧＤおよびソース側選択ゲートＳＧＳ）に電圧ＶＳＳが印加される。
【０１１４】
次に、時刻ｔ１において、選択ゲートＳＧに電圧ＶＤＤが印加される。同時に、ワード線ＷＬに電圧ＶＤＤが印加される。
【０１１５】
次に、時刻ｔ２において、ワード線ＷＬに書き込みパス電圧ＶＰＡＳＳが印加され、チャネルに電圧ＶＳＳが転送される。その後、時刻ｔ３において、ワード線ＷＬに書き込み電圧ＶＰＧＭが印加される。このようにして、ワード線ＷＬに接続されたメモリセルトランジスタＭＴｒへの書き込みを行う。これにより、メモリセルトランジスタＭＴｒの閾値電圧を正電圧（０Ｖ以上）にして、（２）工程におけるソース側選択トランジスタＳＳＴｒへの書き込みが可能となる。
【０１１６】
その後、時刻ｔ４において、ワード線ＷＬおよび選択ゲートＳＧに電圧ＶＳＳが印加され、メモリセルトランジスタＭＴｒへの予備書き込み動作が終了する。
【０１１７】
なお、各ノードに印加される電圧を時刻ｔ１、ｔ２、およびｔ３で段階的に上昇させたが、時刻ｔ１で同時に上昇させてもよい。
【０１１８】
（２）ソース側選択トランジスタＳＳＴｒへの書き込み工程
図１７は、第３の実施形態に係るＮＡＮＤストリング２００内のソース側選択トランジスタＳＳＴｒへの書き込み時の回路図を示している。
【０１１９】
図１７に示すように、選択されたＮＡＮＤストリング２００内のソース側選択トランジスタＳＳＴｒへの書き込みにおいて、ビット線ＢＬに電圧［ＶＰＧＭ−ＶＰＡＳＳ］が印加され、ソース線ＳＬに電圧ＶＳＳが印加される。また、ソース側選択ゲートＳＧＳおよびドレイン側選択ゲートＳＧＤに書き込み電圧ＶＰＧＭが印加される。このとき、ワード線ＷＬにＶＳＳが印加される。
【０１２０】
ここで、ワード線ＷＬに接続されるメモリセルトランジスタＭＴｒは、初期状態において閾値電圧が負電圧である。このため、初期状態ではワード線ＷＬにＶＳＳ（例えば０Ｖ）が印加されると、メモリセルトランジスタＭＴｒがオン状態になってしまい、ビット線ＢＬに印加された電圧［ＶＰＧＭ−ＶＰＡＳＳ］がチャネルに転送される。その結果、ソース側選択トランジスタＳＳＴｒに書き込みを行うことができない。
【０１２１】
しかし、（１）工程において、メモリセルトランジスタＭＴｒに予備書き込みが行われ、閾値電圧は正電圧になっている。このため、ワード線ＷＬにＶＳＳ（例えば０Ｖ）が印加されても、メモリセルトランジスタＭＴｒをカットオフすることができる。これにより、ソース側選択トランジスタＳＳＴｒのみに書き込みを行うことができる。
【０１２２】
このように、２つの選択トランジスタのうちソース側選択トランジスタＳＳＴｒのみに書き込みを行うことで、ソース側選択トランジスタＳＳＴｒの閾値電圧をドレイン側選択トランジスタＳＤＴｒの閾値電圧よりも高くなる。
【０１２３】
図１８は、選択されたＮＡＮＤストリング２００内のソース側選択トランジスタＳＳＴｒへの書き込み時に印加される電圧値のタイミングチャートを示している。
【０１２４】
図１８に示すように、時刻ｔ０においてソース側選択トランジスタＳＳＴｒへの書き込み動作が開始される。まず、時刻ｔ０において、ソース線ＳＬ、ビット線ＢＬ、ワード線ＷＬ、および選択ゲートＳＧ（ドレイン側選択ゲートＳＧＤおよびソース側選択ゲートＳＧＳ）に電圧ＶＳＳが印加される。
【０１２５】
次に、時刻ｔ１において、選択ゲートＳＧに電圧ＶＤＤが印加される。同時に、選択されたＮＡＮＤストリング２００に接続されたビット線ＢＬに電圧ＶＤＤが印加される。
【０１２６】
次に、時刻ｔ２において、選択ゲートＳＧに書き込みパス電圧ＶＰＡＳＳが印加され、選択されたＮＡＮＤストリング２００に接続されたビット線ＢＬに電圧［ＶＰＧＭ−ＶＰＡＳＳ］が印加される。その後、時刻ｔ３において、選択ゲートＳＧに書き込み電圧ＶＰＧＭが印加される。このようにして、２つの選択トランジスタのうちソース側選択トランジスタＳＳＴｒのみに書き込みを行う。これにより、ソース側選択トランジスタＳＳＴｒの閾値電圧をドレイン側選択トランジスタＳＤＴｒの閾値電圧より高くして、（３）工程における書き込み対象のメモリセルトランジスタＭＴｒへの書き込みが可能となる。
【０１２７】
その後、時刻ｔ４において、選択されたＮＡＮＤストリング２００に接続されたビット線ＢＬおよび選択ゲートＳＧに電圧ＶＳＳが印加され、ソース側選択トランジスタＳＳＴｒへの書き込み動作が終了する。
【０１２８】
なお、各ノードに印加される電圧を時刻ｔ１、ｔ２、およびｔ３で段階的に上昇させたが、時刻ｔ１で同時に上昇させてもよい。
【０１２９】
（３）書き込み対象のメモリセルトランジスタＭＴｒへのデータの書き込み工程
まず、周知の方法により、予備書き込みされたメモリセルトランジスタＭＴｒの消去が行われる。より具体的には、ビット線ＢＬに電圧ＶＳＳが印加され、ソース線ＳＬに消去電圧ＶＥＲＡが印加される。また、選択ゲートＳＧをフローティング状態にし、ワード線ＷＬにＶＳＳが印加される。これにより、予備書き込みされたメモリセルトランジスタＭＴｒが消去される。
【０１３０】
その後、図６（ａ）に示すように、第１の実施形態と同様の方法で、書き込み対象のメモリセルトランジスタＭＴｒへのデータの書き込みが行われる。より具体的には、ビット線ＢＬに電圧ＶＳＳが印加され、ソース線ＳＬに電圧ＶＤＤが印加される。また、選択ゲートＳＧにＶＤＤが印加され、書き込み対象のメモリセルトランジスタＭＴｒに接続されたワード線ＷＬにＶＰＧＭが印加される。
【０１３１】
このとき、（２）工程において、ソース側選択トランジスタＳＳＴｒは書き込まれている（電荷蓄積層３２１に電子が蓄えられている）ため、その閾値電圧は電圧ＶＤＤ以上である。選択されたＮＡＮＤストリング２００において、ソース側選択ゲートＳＧＳおよびドレイン側選択ゲートＳＧＤに同様の電圧ＶＤＤを印加しても、ソース側選択ゲートＳＧＳをオフ状態にし、ドレイン側選択ゲートＳＧＤのみをオン状態にすることができる。したがって、ソース側選択ゲートＳＧＳとドレイン側選択ゲートＳＧＤとが一体化した構造において、書き込み対象のメモリセルトランジスタＭＴｒに通常通り書き込みを行うことができる。
【０１３２】
（４）ソース側選択トランジスタＳＳＴｒの消去工程
図１９は、第３の実施形態に係るＮＡＮＤストリング２００内のソース側選択トランジスタＳＳＴｒの消去時の回路図の一例を示している。
【０１３３】
図１９に示すように、選択されたＮＡＮＤストリング２００内のソース側選択トランジスタＳＳＴｒの消去において、ビット線ＢＬにＶＳＳが印加され、ソース線ＳＬに消去電圧ＶＥＲＡが印加される。また、ワード線ＷＬをフローティング状態にし、選択ゲートＳＧに電圧ＶＳＳが印加される。また、図示はしないが、バックゲートＢＧもフローティング状態にする。これにより、書き込まれたソース側選択トランジスタＳＳＴｒが消去される。
【０１３４】
なお、上述した消去方法でもよいが、ソース線ＳＬからビット線ＢＬへホールが流れることで、ボディ電位がＶＥＲＡまで上がらない可能性がある。これにより、ソース側選択トランジスタＳＳＴｒの消去が不十分となることを懸念して、以下の消去方法でもよい。
【０１３５】
まず、（３）工程におけるメモリセルトランジスタＭＴｒへのデータの書き込みが終了した後、ソース側選択トランジスタＳＳＴｒと同様の方法により、ドレイン側選択トランジスタＳＤＴｒへの書き込みを行う。これにより、ソース側選択トランジスタＳＳＴｒの閾値電圧とドレイン側選択トランジスタＳＤＴｒの閾値電圧とが同等になる。
【０１３６】
次に、図２０に示すように、選択されたＮＡＮＤストリング２００内のソース側選択トランジスタＳＳＴｒおよびドレイン側選択トランジスタＳＤＴｒを同時に消去する。より具体的には、ビット線ＢＬおよびソース線ＳＬに消去電圧ＶＥＲＡが印加される。また、ワード線ＷＬをフローティング状態にし、選択ゲートＳＧに電圧ＶＳＳが印加される。また、図示はしないが、バックゲートＢＧもフローティング状態にする。これにより、書き込まれたソース側選択トランジスタＳＳＴｒおよびドレイン側選択トランジスタＳＤＴｒが消去される。ビット線ＢＬにもＶＥＲＡを印加することにより、ボディ電位をＶＥＲＡまで上げることができ、ソース側選択トランジスタＳＳＴｒの消去を十分に行うことができる。
【０１３７】
図２１は、選択されたＮＡＮＤストリング２００内のソース側選択トランジスタＳＳＴｒの消去時に印加される電圧値のタイミングチャートを示している。
【０１３８】
図２１に示すように、時刻ｔ０においてソース側選択トランジスタＳＳＴｒの消去動作が開始される。まず、時刻ｔ０において、ソース線ＳＬ、ビット線ＢＬ、および選択ゲートＳＧに電圧ＶＳＳが印加され、ワード線ＷＬをフローティング状態にする。
【０１３９】
次に、時刻ｔ１において、ソース線ＳＬに電圧ＶＤＤが印加される。このとき、（i）図１９に示すように、ソース側選択トランジスタＳＳＴｒのみを消去する場合、ビット線ＢＬにはＶＳＳが印加されたままである。一方、（ii）図２０に示すように、ソース側選択トランジスタＳＳＴｒおよびドレイン側選択トランジスタＳＤＴｒを同時に消去する場合、ビット線ＢＬにＶＤＤが印加される。
【０１４０】
次に、時刻ｔ２において、ソース線ＳＬに電圧ＶＥＲＡが印加される。また、（i）の場合、ビット線ＢＬにはＶＳＳが印加されたままであり、（ii）の場合、ビット線ＢＬに電圧ＶＥＲＡが印加される。このようにして、ソース側選択トランジスタＳＳＴｒ（およびドレイン側選択トランジスタＳＤＴｒ）の消去を行う。
【０１４１】
その後、時刻ｔ４において、ソース線ＳＬ（およびビット線ＢＬ）に電圧ＶＳＳが印加され、ソース側選択トランジスタＳＳＴｒ（およびドレイン側選択トランジスタＳＤＴｒ）の消去動作が終了する。
【０１４２】
［効果］
上記第３の実施形態によれば、第１の実施形態と同様の効果を得ることができる。
【０１４３】
さらに、第３の実施形態では、書き込み対象のメモリセルトランジスタＭＴｒへの書き込みの前に、ソース側選択トランジスタＳＳＴｒに書き込みを行う。これにより、ソース側選択トランジスタＳＳＴｒの閾値電圧をドレイン側選択トランジスタＳＤＴｒの閾値電圧よりも高くする。これにより、ＮＡＮＤストリング２００においてドレイン側選択ゲートＳＧＤとソース側選択ゲートＳＧＳとを一体にすることで生じる書き込み不備を解消することができる。
【０１４４】
また、第３の実施形態では、第１の実施形態におけるイオン注入法と比較して、ソース側選択トランジスタＳＳＴｒの閾値電圧とドレイン側選択トランジスタＳＤＴｒの閾値電圧との差がより大きくなる。これにより、第１の実施形態と比較して、ソース側の選択ゲートのオン／オフ特性を向上させることができる。
【０１４５】
［変形例１］
図２２および図２３を用いて、第３の実施形態の変形例に係る不揮発性半導体記憶装置１の書き込み方法について説明する。変形例１では、第３の実施形態における書き込み方法の（２）工程において、ダミーメモリセルトランジスタ（ダミーワード線）をカットオフすることで、ソース側選択トランジスタＳＳＴｒのみに書き込みを行う例である。
【０１４６】
なお、変形例１において、上記第３の実施形態と同様の点については説明を省略し、異なる点について説明する。
【０１４７】
図２２は、第３の実施形態の変形例１に係るＮＡＮＤストリング２００内のソース側選択トランジスタＳＳＴｒへの書き込み時の回路図を示している。
【０１４８】
図２２に示すように、変形例１において、上記第３の実施形態と異なる点は、ドレイン側選択ゲートＳＧＤおよびソース側選択ゲートＳＧＳに隣接するワード線がそれぞれ、ドレイン側ダミーワード線Ｄ−ＷＬ−Ｄおよびソース側ダミーワード線Ｄ−ＷＬ−Ｓとして機能する点である。
【０１４９】
より具体的には、（２）工程において、ビット線ＢＬに電圧［ＶＰＧＭ−ＶＰＡＳＳ］が印加され、ソース線ＳＬに電圧ＶＳＳが印加される。また、ソース側選択ゲートＳＧＳおよびドレイン側選択ゲートＳＧＤに書き込み電圧ＶＰＧＭが印加される。
【０１５０】
このとき、ソース側ダミーワード線Ｄ−ＷＬ−Ｓおよびワード線ＷＬに電圧ＶＳＳが印加され、ドレイン側ダミーワード線Ｄ−ＷＬ−Ｄに電圧ＶＯＦＦが印加される。この電圧ＶＯＦＦは、ドレイン側ダミーワード線Ｄ−ＷＬ−Ｄの閾値電圧よりも小さい値であり、負電圧である。このため、ドレイン側ダミーワード線Ｄ−ＷＬ−Ｄに接続されたダミーのメモリセルトランジスタＭＴｒをカットオフすることができる。これにより、ソース側選択トランジスタＳＳＴｒのみに書き込みを行うことができる。
【０１５１】
このように、２つの選択トランジスタのうちソース側選択トランジスタＳＳＴｒのみに書き込みを行うことで、ソース側選択トランジスタＳＳＴｒの閾値電圧をドレイン側選択トランジスタＳＤＴｒの閾値電圧よりも高くすることができる。
【０１５２】
図２３は、変形例１における選択されたＮＡＮＤストリング２００内のソース側選択トランジスタＳＳＴｒへの書き込み時に印加される電圧値のタイミングチャートを示している。
【０１５３】
図２３に示すように、時刻ｔ０においてソース側選択トランジスタＳＳＴｒへの書き込み動作が開始される。まず、時刻ｔ０において、ソース線ＳＬ、ビット線ＢＬ、ワード線ＷＬ、ソース側ダミーワード線Ｄ−ＷＬ−Ｓ、ドレイン側ダミーワード線Ｄ−ＷＬ−Ｄ、および選択ゲートＳＧに電圧ＶＳＳが印加される。
【０１５４】
次に、時刻ｔ１において、選択ゲートＳＧに電圧ＶＤＤが印加される。同時に、選択されたＮＡＮＤストリング２００に接続されたビット線ＢＬに電圧ＶＤＤが印加される。また、ドレイン側ダミーワード線Ｄ−ＷＬ−Ｄに電圧ＶＳＳよりも小さい電圧ＶＯＦＦが印加される。
【０１５５】
次に、時刻ｔ２において、選択ゲートＳＧに書き込みパス電圧ＶＰＡＳＳが印加され、選択されたＮＡＮＤストリング２００に接続されたビット線ＢＬに電圧［ＶＰＧＭ−ＶＰＡＳＳ］が印加される。その後、時刻ｔ３において、選択ゲートＳＧに書き込み電圧ＶＰＧＭが印加される。このようにして、２つの選択トランジスタのうちソース側選択トランジスタＳＳＴｒのみに書き込みを行う。これにより、ソース側選択トランジスタＳＳＴｒの閾値電圧をドレイン側選択トランジスタＳＤＴｒの閾値電圧より高くして、（３）工程における書き込み対象のメモリセルトランジスタＭＴｒへの書き込みが可能となる。
【０１５６】
その後、時刻ｔ４において、選択されたＮＡＮＤストリング２００に接続されたビット線ＢＬ、ドレイン側ダミーワード線Ｄ−ＷＬ−Ｄ、および選択ゲートＳＧに電圧ＶＳＳが印加され、ソース側選択トランジスタＳＳＴｒへの書き込み動作が終了する。
【０１５７】
上記変形例１によれば、第３の実施形態における（２）工程において、ドレイン側ダミーワード線Ｄ−ＷＬ−Ｄに電圧ＶＯＦＦが印加される。これにより、ドレイン側ダミーワード線Ｄ−ＷＬ−Ｄに接続されたダミーメモリセルトランジスタをカットオフすることができ、ソース側選択トランジスタＳＳＴｒのみに書き込みを行うことができる。したがって、第３の実施形態における（１）工程が不要となる。同時に、第３の実施形態における（３）工程の予備書き込みされたメモリセルトランジスタＭＴｒの消去も不要となる。その結果、第３の実施形態と比較して、書き込み速度の向上を図ることができる。
【０１５８】
［変形例２］
図２４および図２７を用いて、第３の実施形態の変形例２に係る不揮発性半導体記憶装置の書き込み方法について説明する。変形例２では、第３の実施形態における書き込み方法の（１）工程においてダミーメモリセルトランジスタのみに書き込みを行い、（２）工程においてダミーメモリセルトランジスタをカットオフすることで、ソース側選択トランジスタＳＳＴｒのみに書き込みを行う例である。
【０１５９】
なお、変形例１において、上記第３の実施形態と同様の点については説明を省略し、異なる点について説明する。
【０１６０】
（１）工程
図２４は、第３の実施形態の変形例２に係るＮＡＮＤストリング２００内のダミーメモリセルトランジスタへの書き込み時の回路図を示している。
【０１６１】
図２４に示すように、変形例２において、上記第３の実施形態と異なる点は、ドレイン側選択ゲートＳＧＤおよびソース側選択ゲートＳＧＳに隣接するワード線がそれぞれ、ドレイン側ダミーワード線Ｄ−ＷＬ−Ｄおよびソース側ダミーワード線Ｄ−ＷＬ−Ｓとして機能する点である。
【０１６２】
変形例２では、（１）工程において、ドレイン側ダミーワード線Ｄ−ＷＬ−Ｄおよびソース側ダミーワード線Ｄ−ＷＬ−Ｓに接続されたダミーメモリセルトランジスタのみに書き込みを行う。より具体的には、ビット線ＢＬおよびソース線ＳＬに電圧ＶＳＳが印加され、ソース側選択ゲートＳＧＳおよびドレイン側選択ゲートＳＧＤに電圧ＶＤＤが印加される。また、図示はしないが、バックゲートＢＧに導通電圧が印加される。これにより、ソース側選択ゲートＳＧＳおよびドレイン側選択ゲートＳＧＤがオン状態となり、電圧ＶＳＳがチャネルに転送される。この状態で、ワード線ＷＬにＶＰＡＳＳが印加され、ドレイン側ダミーワード線Ｄ−ＷＬ−Ｄおよびソース側ダミーワード線Ｄ−ＷＬ−Ｓに書き込み電圧ＶＰＧＭが印加される。これにより、ダミーメモリセルトランジスタのみに書き込みが行われる。
【０１６３】
図２５は、変形例２における選択されたＮＡＮＤストリング２００内のダミーメモリセルトランジスタへの書き込み時に印加される電圧値のタイミングチャートを示している。
【０１６４】
図２５に示すように、時刻ｔ０においてダミーメモリセルトランジスタへの書き込み動作が開始される。まず、時刻ｔ０において、ソース線ＳＬ、ビット線ＢＬ、ワード線ＷＬ、ダミーワード線Ｄ−ＷＬ（ドレイン側ダミーワード線Ｄ−ＷＬ−Ｄおよびソース側ダミーワード線Ｄ−ＷＬ−Ｓ）、および選択ゲートＳＧに電圧ＶＳＳが印加される。
【０１６５】
次に、時刻ｔ１において、選択ゲートＳＧに電圧ＶＤＤが印加される。同時に、ワード線ＷＬおよびダミーワード線Ｄ−ＷＬに電圧ＶＤＤが印加される。
【０１６６】
次に、時刻ｔ２において、ワード線およびダミーワード線Ｄ−ＷＬに書き込みパス電圧ＶＰＡＳＳが印加され、チャネルに電圧ＶＳＳが転送される。その後、時刻ｔ３において、ダミーワード線Ｄ−ＷＬに書き込み電圧ＶＰＧＭが印加される。このようにして、ダミーワード線Ｄ−ＷＬに接続されたダミーメモリセルトランジスタへの書き込みを行う。これにより、ダミーメモリセルトランジスタの閾値電圧を正電圧（０Ｖ以上）にして、（２）工程におけるソース側選択トランジスタＳＳＴｒへの書き込みが可能となる。
【０１６７】
その後、時刻ｔ４において、ワード線ＷＬ、ダミーワード線Ｄ−ＷＬおよび選択ゲートＳＧに電圧ＶＳＳが印加され、ダミーメモリセルトランジスタへの書き込み動作が終了する。
【０１６８】
（２）工程
図２６は、第３の実施形態の変形例２に係るＮＡＮＤストリング２００内のソース側選択トランジスタＳＳＴｒへの書き込み時の回路図を示している。
【０１６９】
図２６に示すように、（２）工程において、ビット線ＢＬに電圧［ＶＰＧＭ−ＶＰＡＳＳ］が印加され、ソース線ＳＬに電圧ＶＳＳが印加される。また、ソース側選択ゲートＳＧＳおよびドレイン側選択ゲートＳＧＤに書き込み電圧ＶＰＧＭが印加され、ダミーワード線Ｄ−ＷＬおよびワード線ＷＬに電圧ＶＳＳが印加される。
【０１７０】
このとき、（１）工程において、ダミーワード線Ｄ−ＷＬに接続されるダミーメモリセルトランジスタに書き込みが行われ、閾値電圧は正電圧になっている。このため、ダミーワード線Ｄ−ＷＬにＶＳＳ（例えば０Ｖ）が印加されても、ダミーメモリセルトランジスタをカットオフすることができる。これにより、ソース側選択トランジスタＳＳＴｒのみに書き込みを行うことができる。
【０１７１】
このように、２つの選択トランジスタのうちソース側選択トランジスタＳＳＴｒのみ書き込みを行うことで、ソース側選択トランジスタＳＳＴｒの閾値電圧をドレイン側選択トランジスタＳＤＴｒの閾値電圧よりも高くすることができる。
【０１７２】
図２７は、変形例２における選択されたＮＡＮＤストリング２００内のソース側選択トランジスタＳＳＴｒへの書き込み時に印加される電圧値のタイミングチャートを示している。
【０１７３】
図２７に示すように、時刻ｔ０においてソース側選択トランジスタＳＳＴｒへの書き込み動作が開始される。まず、時刻ｔ０において、ソース線ＳＬ、ビット線ＢＬ、ワード線ＷＬ、ダミーワード線Ｄ−ＷＬ、および選択ゲートＳＧに電圧ＶＳＳが印加される。
【０１７４】
次に、時刻ｔ１において、選択ゲートＳＧに電圧ＶＤＤが印加される。同時に、選択されたＮＡＮＤストリング２００に接続されたビット線ＢＬに電圧ＶＤＤが印加される。
【０１７５】
次に、時刻ｔ２において、選択ゲートＳＧに書き込みパス電圧ＶＰＡＳＳが印加され、選択されたＮＡＮＤストリング２００に接続されたビット線ＢＬに電圧［ＶＰＧＭ−ＶＰＡＳＳ］が印加される。その後、時刻ｔ３において、選択ゲートＳＧに書き込み電圧ＶＰＧＭが印加される。このようにして、２つの選択トランジスタのうちソース側選択トランジスタＳＳＴｒのみに書き込みを行う。これにより、ソース側選択トランジスタＳＳＴｒの閾値電圧をドレイン側選択トランジスタＳＤＴｒの閾値電圧より高くして、（３）工程における書き込み対象のメモリセルトランジスタＭＴｒへの書き込みが可能となる。
【０１７６】
その後、時刻ｔ４において、選択されたＮＡＮＤストリング２００に接続されたビット線ＢＬ、および選択ゲートＳＧに電圧ＶＳＳが印加され、ソース側選択トランジスタＳＳＴｒへの書き込み動作が終了する。
【０１７７】
上記変形例２によれば、第３の実施形態における（１）工程において、ダミーメモリセルトランジスタのみに書き込みを行う。これにより、第３の実施形態における（２）工程において、ダミーメモリセルトランジスタをカットオフすることができ、ソース側選択トランジスタＳＳＴｒのみに書き込みを行うことができる。ダミーメモリセルトランジスタは、通常のメモリセルトランジスタＭＴｒとしては用いられない。このため、第３の実施形態における（３）工程において、ダミーメモリセルトランジスタの消去が不要となる。その結果、第３の実施形態と比較して、書き込み速度の向上を図ることができる。
【０１７８】
［変形例３］
図２８および図２９を用いて、第３の実施形態の変形例に係る不揮発性半導体記憶装置３の書き込み方法について説明する。変形例３では、第３の実施形態における書き込み方法の（２）工程において、バックゲートトランジスタ（バックゲート）をカットオフすることで、ソース側選択トランジスタＳＳＴｒのみに書き込みを行う例である。
【０１７９】
なお、変形例３において、上記第３の実施形態と同様の点については説明を省略し、異なる点について説明する。
【０１８０】
図２８は、第３の実施形態の変形例３に係るＮＡＮＤストリング２００内のソース側選択トランジスタＳＳＴｒへの書き込み時の回路図を示している。
【０１８１】
図２８に示すように、変形例３において、上記第３の実施形態と異なる点は、（２）工程において、バックゲートトランジスタＢＧＴｒをカットオフすることで、ソース側選択トランジスタＳＳＴｒへの書き込みを行う点である。
【０１８２】
より具体的には、（２）工程において、ビット線ＢＬに電圧［ＶＰＧＭ−ＶＰＡＳＳ］が印加され、ソース線ＳＬに電圧ＶＳＳが印加される。また、ソース側選択ゲートＳＧＳおよびドレイン側選択ゲートＳＧＤに書き込み電圧ＶＰＧＭが印加される。
【０１８３】
このとき、ワード線ＷＬに電圧ＶＳＳが印加され、バックゲートＢＧに電圧ＶＯＦＦが印加される。この電圧ＶＯＦＦは、バックゲートＢＧの閾値電圧よりも小さい値であり、負電圧である。このため、バックゲートトランジスタＢＧＴｒをカットオフすることができる。これにより、ソース側選択トランジスタＳＳＴｒのみに書き込みを行うことができる。
【０１８４】
このように、２つの選択トランジスタのうちソース側選択トランジスタＳＳＴｒのみに書き込みを行うことで、ソース側選択トランジスタＳＳＴｒの閾値電圧をドレイン側選択トランジスタＳＤＴｒの閾値電圧よりも高くすることができる。
【０１８５】
図２９は、変形例３における選択されたＮＡＮＤストリング２００内のソース側選択トランジスタＳＳＴｒへの書き込み時に印加される電圧値のタイミングチャートを示している。
【０１８６】
図２９に示すように、時刻ｔ０においてソース側選択トランジスタＳＳＴｒへの書き込み動作が開始される。まず、時刻ｔ０において、ソース線ＳＬ、ビット線ＢＬ、ワード線ＷＬ、バックゲートＢＧ、および選択ゲートＳＧに電圧ＶＳＳが印加される。
【０１８７】
次に、時刻ｔ１において、選択ゲートＳＧに電圧ＶＤＤが印加される。同時に、選択されたＮＡＮＤストリング２００に接続されたビット線ＢＬに電圧ＶＤＤが印加される。また、バックゲートＢＧに電圧ＶＳＳよりも小さい電圧ＶＯＦＦが印加される。
【０１８８】
次に、時刻ｔ２において、選択ゲートＳＧに書き込みパス電圧ＶＰＡＳＳが印加され、選択されたＮＡＮＤストリング２００に接続されたビット線ＢＬに電圧［ＶＰＧＭ−ＶＰＡＳＳ］が印加される。その後、時刻ｔ３において、選択ゲートＳＧに書き込み電圧ＶＰＧＭが印加される。このようにして、２つの選択トランジスタのうちソース側選択トランジスタＳＳＴｒのみに書き込みを行う。これにより、ソース側選択トランジスタＳＳＴｒの閾値電圧をドレイン側選択トランジスタＳＤＴｒの閾値電圧より高くして、（３）工程における書き込み対象のメモリセルトランジスタＭＴｒへの書き込みが可能となる。
【０１８９】
その後、時刻ｔ４において、選択されたＮＡＮＤストリング２００に接続されたビット線ＢＬ、バックゲートＢＧ、および選択ゲートＳＧに電圧ＶＳＳが印加され、ソース側選択トランジスタＳＳＴｒへの書き込み動作が終了する。
【０１９０】
上記変形例３によれば、第３の実施形態における（２）工程において、バックゲートＢＧに電圧ＶＯＦＦが印加される。これにより、バックゲートトランジスタＢＧＴｒをカットオフすることができ、ソース側選択トランジスタＳＳＴｒのみに書き込みを行うことができる。したがって、第３の実施形態における（１）工程が不要となる。同時に、第３の実施形態における（３）工程の予備書き込みされたメモリセルトランジスタＭＴｒの消去も不要となる。その結果、第３の実施形態と比較して、書き込み速度の向上を図ることができる。
【０１９１】
［変形例４］
図３０および図３３を用いて、第３の実施形態の変形例４に係る不揮発性半導体記憶装置の書き込み方法について説明する。変形例４では、第３の実施形態における書き込み方法の（１）工程においてバックゲートトランジスタのみに書き込みを行い、（２）工程においてバックゲートトランジスタをカットオフすることで、ソース側選択トランジスタＳＳＴｒのみに書き込みを行う例である。
【０１９２】
なお、変形例４において、上記第３の実施形態と同様の点については説明を省略し、異なる点について説明する。
【０１９３】
（１）工程
図３０は、第３の実施形態の変形例４に係るＮＡＮＤストリング２００内のバックゲートトランジスタＢＧＴｒへの書き込み時の回路図を示している。
【０１９４】
図３０に示すように、変形例４において、上記第３の実施形態と異なる点は、（１）工程において、バックゲートトランジスタＢＧＴｒのみに書き込みを行う点である。
【０１９５】
より具体的には、（１）工程において、ビット線ＢＬおよびソース線ＳＬに電圧ＶＳＳが印加され、ソース側選択ゲートＳＧＳおよびドレイン側選択ゲートＳＧＤに電圧ＶＤＤが印加される。これにより、ソース側選択ゲートＳＧＳおよびドレイン側選択ゲートＳＧＤがオン状態となり、電圧ＶＳＳがチャネルに転送される。この状態で、ワード線ＷＬにＶＰＡＳＳが印加され、バックゲートＢＧに書き込み電圧ＶＰＧＭが印加される。これにより、バックゲートトランジスタＢＧＴｒのみに書き込みが行われる。
【０１９６】
図３１は、変形例２における選択されたＮＡＮＤストリング２００内のバックゲートトランジスタＢＧＴｒへの書き込み時に印加される電圧値のタイミングチャートを示している。
【０１９７】
図３１に示すように、時刻ｔ０においてバックゲートトランジスタＢＧＴｒへの書き込み動作が開始される。まず、時刻ｔ０において、ソース線ＳＬ、ビット線ＢＬ、ワード線ＷＬ、バックゲートＢＧ、および選択ゲートＳＧに電圧ＶＳＳが印加される。
【０１９８】
次に、時刻ｔ１において、選択ゲートＳＧに電圧ＶＤＤが印加される。同時に、ワード線ＷＬおよびバックゲートＢＧに電圧ＶＤＤが印加される。
【０１９９】
次に、時刻ｔ２において、ワード線およびバックゲートＢＧに書き込みパス電圧ＶＰＡＳＳが印加され、チャネルに電圧ＶＳＳが転送される。その後、時刻ｔ３において、バックゲートＢＧに書き込み電圧ＶＰＧＭが印加される。このようにして、バックゲートトランジスタＢＧＴｒへの書き込みを行う。これにより、バックゲートトランジスタＢＧＴｒの閾値電圧を正電圧（０Ｖ以上）にして、（２）工程におけるソース側選択トランジスタＳＳＴｒへの書き込みが可能となる。
【０２００】
その後、時刻ｔ４において、ワード線ＷＬ、バックゲートＢＧおよび選択ゲートＳＧに電圧ＶＳＳが印加され、バックゲートトランジスタＢＧＴｒへの書き込み動作が終了する。
【０２０１】
（２）工程
図３２は、第３の実施形態の変形例４に係るＮＡＮＤストリング２００内のソース側選択トランジスタＳＳＴｒへの書き込み時の回路図を示している。
【０２０２】
図３２に示すように、変形例４において、上記第３の実施形態と異なる点は、（２）工程において、バックゲートトランジスタＢＧＴｒをカットオフする点である。
【０２０３】
より具体的には、（２）工程において、ビット線ＢＬに電圧［ＶＰＧＭ−ＶＰＡＳＳ］が印加され、ソース線ＳＬに電圧ＶＳＳが印加される。また、ソース側選択ゲートＳＧＳおよびドレイン側選択ゲートＳＧＤに書き込み電圧ＶＰＧＭが印加され、バックゲートＢＧおよびワード線ＷＬに電圧ＶＳＳが印加される。
【０２０４】
このとき、（１）工程において、バックゲートトランジスタＢＧＴｒに書き込みが行われ、閾値電圧は正電圧になっている。このため、バックゲートＢＧにＶＳＳ（例えば０Ｖ）が印加されても、バックゲートトランジスタＢＧＴｒをカットオフすることができる。これにより、ソース側選択トランジスタＳＳＴｒのみに書き込みを行うことができる。
【０２０５】
このように、２つの選択トランジスタのうちソース側選択トランジスタＳＳＴｒのみ書き込みを行うことで、ソース側選択トランジスタＳＳＴｒの閾値電圧をドレイン側選択トランジスタＳＤＴｒの閾値電圧よりも高くすることができる。
【０２０６】
図３３は、変形例４における選択されたＮＡＮＤストリング２００内のソース側選択トランジスタＳＳＴｒへの書き込み時に印加される電圧値のタイミングチャートを示している。
【０２０７】
図３３に示すように、時刻ｔ０においてソース側選択トランジスタＳＳＴｒへの書き込み動作が開始される。まず、時刻ｔ０において、ソース線ＳＬ、ビット線ＢＬ、ワード線ＷＬ、バックゲートＢＧ、および選択ゲートＳＧに電圧ＶＳＳが印加される。
【０２０８】
次に、時刻ｔ１において、選択ゲートＳＧに電圧ＶＤＤが印加される。また、選択されたＮＡＮＤストリング２００に接続されたビット線ＢＬに電圧［ＶＰＧＭ−ＶＰＡＳＳ］が印加される。
【０２０９】
次に、時刻ｔ２において、選択ゲートＳＧに書き込みパス電圧ＶＰＡＳＳが印加され、その後、時刻ｔ３において、選択ゲートＳＧに書き込み電圧ＶＰＧＭが印加される。このようにして、２つの選択トランジスタのうちソース側選択トランジスタＳＳＴｒのみに書き込みを行う。これにより、ソース側選択トランジスタＳＳＴｒの閾値電圧をドレイン側選択トランジスタＳＤＴｒの閾値電圧より高くして、（３）工程における書き込み対象のメモリセルトランジスタＭＴｒへの書き込みが可能となる。
【０２１０】
その後、時刻ｔ４において、選択されたＮＡＮＤストリング２００に接続されたビット線ＢＬ、および選択ゲートＳＧに電圧ＶＳＳが印加され、ソース側選択トランジスタＳＳＴｒへの書き込み動作が終了する。
【０２１１】
上記変形例４によれば、第３の実施形態における（１）工程において、バックゲートトランジスタＢＧＴｒのみに書き込みを行う。これにより、第３の実施形態における（２）工程において、バックゲートトランジスタＢＧＴｒをカットオフすることができ、ソース側選択トランジスタＳＳＴｒのみに書き込みを行うことができる。バックゲートトランジスタＢＧＴｒは、通常のメモリセルトランジスタＭＴｒとしては用いられない。このため、第３の実施形態における（３）工程において、バックゲートトランジスタＢＧＴｒの消去が不要となる。その結果、第３の実施形態と比較して、書き込み速度の向上を図ることができる。
【０２１２】
その他、本発明は、上記各実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で、種々に変形することが可能である。さらに、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。例えば、実施形態に示される全構成要件から幾つかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【符号の説明】
【０２１３】
１３…ワード線駆動回路、１５…選択ゲート駆動回路、１６…センスアンプ、１７…ソース線駆動回路、１８…バックゲート駆動回路、２０…基板、２００…ＮＡＮＤストリング（メモリストリング）、Ａ…柱状部、Ｂ…パイプ部（連結部）、ＳＰ…Ｕ字状シリコンピラー（半導体層）、ＣＧ…コントロールゲート、ＢＧ…バックゲート、ＳＧＳ…ソース側選択ゲート（第１選択ゲート）、ＳＧＤ…ドレイン側選択ゲート（第２選択ゲート）、Ｇ−ＳＧＳ…ソース側選択ゲート（第３選択ゲート）、Ｇ−ＳＧＤ…ドレイン側選択ゲート（第４選択ゲート）、ＳＬ…ソース線、ＢＬ…ビット線、ＭＴｒ…メモリセルトランジスタ、ＳＳＴｒ…ソース側選択トランジスタ、ＳＤＴｒ…ドレイン側選択トランジスタ、ＢＧＴｒ…バックゲートトランジスタ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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