(57)【要約】【課題】基板表面にシリサイド膜が形成された半導体装置において、ゲート電極パターンの粗密に関わらず、コンタクトの深さの差を緩和する。【解決手段】半導体装置１００は、活性領域（１０４）に、表面にシリコン酸化膜１２２ａが選択的に形成されたシリサイド膜１２０ａを形成する工程と、その上に、シリコン酸化膜１２０ａとの間でエッチング選択比を有するライナー絶縁膜１２４を形成する工程と、その上に、ライナー絶縁膜１２４との間でエッチング選択比を有する絶縁膜（１２６）を形成する工程と、絶縁膜（１２６）、ライナー絶縁膜１２４、およびシリコン酸化膜１２２ａを貫通してシリサイド膜１２０ａに達する第１のコンタクトホール１４４を形成する工程と、により製造される。【選択図】図５
2012114106.tif 000002
【特許請求の範囲】
【請求項１】
基板の活性領域に、表面にシリコン酸化膜が選択的に形成されたシリサイド膜を形成する工程と、
前記シリコン酸化膜上に、前記シリコン酸化膜との間でエッチング選択比を有するライナー絶縁膜を形成する工程と、
前記ライナー絶縁膜上に、前記ライナー絶縁膜との間でエッチング選択比を有する絶縁膜を形成する工程と、
前記絶縁膜、前記ライナー絶縁膜、および前記シリコン酸化膜を貫通して前記シリサイド膜に達する第１のコンタクトホールを形成する工程と、
を含む半導体装置の製造方法。
【請求項２】
請求項１に記載の半導体装置の製造方法において、
前記シリサイド膜を形成する工程において、前記基板の前記活性領域に前記シリサイド膜を形成するとともに当該シリサイド膜の表面を酸化することにより、前記シリコン酸化膜を形成する半導体装置の製造方法。
【請求項３】
請求項１または２に記載の半導体装置の製造方法において、
前記シリサイド膜を形成する工程は、
前記基板の前記活性領域上に金属膜を形成する工程と、
第１の熱処理を行い、前記活性領域に第１のシリサイド膜を形成する工程と、
未反応の前記金属膜を除去する工程と、
前記金属膜を除去する工程の後、前記第１の熱処理の温度よりも高い温度の第２の熱処理を行い、前記第１のシリサイド膜を、前記表面に前記シリコン酸化膜が選択的に形成された前記シリサイド膜として、当該第１のシリサイド膜よりも抵抗の低い第２のシリサイド膜に変化させる工程と、
を含み、
前記第２のシリサイド膜に変化させる工程において、前記第２の熱処理を、酸素を含む雰囲気下で行い、前記第２のシリサイド膜の表面に前記シリコン酸化膜を形成する半導体装置の製造方法。
【請求項４】
請求項１から３いずれかに記載の半導体装置の製造方法において、
前記第１のコンタクトホールを形成する工程において、前記第１のコンタクトホールとともに、前記絶縁膜、前記ライナー絶縁膜、および前記シリコン酸化膜を貫通して前記シリサイド膜に達する第２のコンタクトホールも形成し、
前記第１のコンタクトホールが形成される箇所における前記ライナー絶縁膜の膜厚が、前記第２のコンタクトホールが形成される箇所における前記ライナー絶縁膜の膜厚よりも厚い半導体装置の製造方法。
【請求項５】
請求項４に記載の半導体装置の製造方法において、
前記基板上には、隣接して設けられた第１のゲートおよび第２のゲートが形成されており、前記第１のゲートと前記第２のゲートとの間には、前記活性領域が形成されており、
前記ライナー絶縁膜を形成する工程において、当該ライナー絶縁膜は、前記第１のゲートおよび前記第２のゲート上、および前記第１のゲートと前記第２のゲートとの間の前記活性領域上にも形成され、
前記第１のコンタクトホールは、前記第１のゲートと前記第２のゲートとの間の前記活性領域上に形成される半導体装置の製造方法。
【請求項６】
請求項４または５に記載の半導体装置の製造方法において、
前記第１のコンタクトホールを形成する工程において、前記第２のコンタクトホールは、周囲にゲートが存在しない平坦部に形成された前記活性領域上に形成される半導体装置の製造方法。
【請求項７】
請求項４から６いずれかに記載の半導体装置の製造方法において、
前記第１のコンタクトホールを形成する工程は、
前記ライナー絶縁膜をエッチングストッパ膜として機能させる第１のエッチング条件で前記絶縁膜をエッチングして、当該絶縁膜に、それぞれ前記ライナー絶縁膜に達する前記第１のコンタクトホールおよび前記第２のコンタクトホールを形成する工程と、
前記シリコン酸化膜をエッチングストッパ膜として機能させる第２のエッチング条件で前記ライナー絶縁膜をエッチングして、当該ライナー絶縁膜を貫通するように前記第１のコンタクトホールおよび前記第２のコンタクトホールを掘り下げる工程と、
前記シリコン酸化膜を除去する条件で、前記第１のコンタクトホールおよび前記第２のコンタクトホールの底部に前記シリサイド膜を露出させる工程と、
を含む半導体装置の製造方法。
【請求項８】
請求項１から７いずれかに記載の半導体装置の製造方法において、
前記ライナー絶縁膜はシリコン窒化膜である半導体装置の製造方法。
【請求項９】
請求項１から８いずれかに記載の半導体装置の製造方法において、
前記表面に前記シリコン酸化膜が選択的に形成された前記シリサイド膜は、ニッケルモノシリサイド（ＮｉＳｉ）である半導体装置の製造方法。
【請求項１０】
請求項１から８いずれかに記載の半導体装置の製造方法において、
前記表面に前記シリコン酸化膜が選択的に形成された前記シリサイド膜は、プラチナ（Ｐｔ）が添加されたニッケルモノシリサイド（ＮｉＳｉ）である半導体装置の製造方法。
【請求項１１】
請求項１から１０いずれかに記載の半導体装置の製造方法において、
前記ライナー絶縁膜上に形成された前記絶縁膜は、層間絶縁膜である半導体装置の製造方法。
【請求項１２】
請求項３に記載の半導体装置の製造方法において、
前記金属膜はＮｉを含み、
前記第１のシリサイド膜を形成する工程において、前記第１のシリサイド膜は、ダイニッケルシリサイド（Ｎｉ２Ｓｉ）であり、
前記第２のシリサイド膜に変化させる工程において、前記第２のシリサイド膜は、ニッケルモノシリサイド（ＮｉＳｉ）である半導体装置の製造方法。
【請求項１３】
請求項３に記載の半導体装置の製造方法において、
前記金属膜はＮｉとＰｔを含み、
前記第１のシリサイド膜を形成する工程において、前記第１のシリサイド膜は、プラチナ（Ｐｔ）が添加されたダイニッケルシリサイド（Ｎｉ２Ｓｉ）であり、
前記第２のシリサイド膜に変化させる工程において、前記第２のシリサイド膜は、プラチナ（Ｐｔ）が添加されたニッケルモノシリサイド（ＮｉＳｉ）である半導体装置の製造方法。
【請求項１４】
活性領域を有する基板と、
前記活性領域の表面に形成されたシリサイド膜と、
前記シリサイド膜の表面に選択的に形成されたシリコン酸化膜と、
前記シリコン酸化膜上に形成され、前記シリコン酸化膜との間でエッチング選択比を有するライナー絶縁膜と、
前記ライナー絶縁膜上に形成され、前記ライナー絶縁膜との間でエッチング選択比を有する絶縁膜と、
前記絶縁膜、前記ライナー絶縁膜、および前記シリコン酸化膜を貫通して前記シリサイド膜に達する第１のコンタクトホール内に形成され、前記シリサイド膜と接続された第１のコンタクトと、
を含む半導体装置。
【請求項１５】
請求項１４に記載の半導体装置において、
前記絶縁膜、前記ライナー絶縁膜、および前記シリコン酸化膜を貫通して前記シリサイド膜に達する第２のコンタクトホール内に形成され、前記シリサイド膜と接続された第２のコンタクトをさらに含み、
前記第１のコンタクトが前記ライナー絶縁膜と接する最上面の高さが、前記第２のコンタクトが前記ライナー絶縁膜と接する最上面の高さよりも高い半導体装置。
【請求項１６】
請求項１５に記載の半導体装置において、
前記基板上に、隣接して設けられた第１のゲートおよび第２のゲートをさらに含み、
前記第１のゲートと前記第２のゲートとの間には、前記活性領域が形成されており、
前記第１のコンタクトは、前記第１のゲートと前記第２のゲートとの間の前記活性領域上に形成された半導体装置。
【請求項１７】
請求項１５または１６に記載の半導体装置において、
前記第２のコンタクトは、周囲にゲートが存在しない平坦部に形成された前記活性領域上に形成された半導体装置。
【請求項１８】
請求項１４から１７いずれかに記載の半導体装置において、
前記ライナー絶縁膜はシリコン窒化膜である半導体装置。
【請求項１９】
請求項１４から１８いずれかに記載の半導体装置において、
前記シリサイド膜は、ニッケルモノシリサイド（ＮｉＳｉ）である半導体装置。
【請求項２０】
請求項１４から１８いずれかに記載の半導体装置において、
前記シリサイド膜は、プラチナ（Ｐｔ）が添加されたニッケルモノシリサイド（ＮｉＳｉ）である半導体装置。
【請求項２１】
請求項１４から２０いずれかに記載の半導体装置において、
前記ライナー絶縁膜上に形成された前記絶縁膜は、層間絶縁膜である半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法および半導体装置に関し、とくに、基板表面にシリサイド膜が形成された半導体装置の製造方法および半導体装置に関する。
【背景技術】
【０００２】
トランジスタにおいて、コンタクト等との抵抗を低減するために、ソース・ドレイン領域等の活性領域に、シリサイド膜が形成されることがある。ゲート電極の材料としてポリシリコン等のシリコン材料を用いた場合、ゲート電極上にもシリサイド膜が形成されることがある。
【０００３】
特許文献１（特開２００８−０３４４７６号公報）には、ポリシリコンにより構成されたゲート電極表面およびシリコン基板の不純物領域表面にコバルトシリサイド膜が形成されたトランジスタが記載されている。ここで、トランジスタのシリコン窒化膜からなるサイドウォール上に、シリコン酸化膜から構成される第１のエッチングストッパ膜を形成した構成が記載されている。さらに、トランジスタ上および第１のエッチングストッパ膜上に、シリコン窒化膜から構成される第２のエッチングストッパ膜が形成されている。これにより、シェアードコンタクトホールの中に位置するサイドウォールがエッチングされてリーク電流が増加することを抑制できるとされている。なお、第１のエッチングストッパ膜は、レジストパターンをマスクとしたエッチングを行うことにより選択的に除去され、第１のエッチングストッパ膜は、サイドウォール上およびその周囲に位置するゲート電極および不純物領域上を除いて除去されている。
【０００４】
特許文献２（ＷＯ２００７／１１６９８２号パンフレット）には、Ｎｉシリサイドにより構成されたゲート電極上およびソース・ドレイン拡散領域表面に形成されたＮｉシリサイド上に、当該Ｎｉシリサイドを酸化または窒化して形成したバリア層領域が設けられた構成が記載されている。これにより、シリサイド層から層間絶縁膜へのＮｉの拡散が防止され、また、シリサイド層と層間絶縁膜との密着性を向上することができる、とされている。ソース・ドレイン拡散領域上のバリア層領域は、シリサイドの酸化または窒化により形成することが記載されている。
【０００５】
特許文献３（特開２００６−２５３２４８号公報）には、半導体基板の素子活性領域に形成されたシリサイド層上にライナー絶縁膜になるシリコン窒化膜が形成された構成が記載されている。シリコン窒化膜は、原子層蒸着法によりジクロロシランとアンモニアを用いて曝露するサイクルを繰り返すことにより成膜され、成膜段階におけるアンモニアガスの曝露時間は、表面反応が平衡状態になる緩和時間の２〜１０倍である。これにより、窒化膜中の塩素濃度を低減でき、Ｓｉ−Ｎ結合が増やすことができるため、ウェットエッチング耐性を向上できる、とされている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００８−０３４４７６号公報
【特許文献２】ＷＯ２００７／１１６９８２号パンフレット
【特許文献３】特開２００６−２５３２４８号公報
【特許文献４】特開２００５−２４４２４４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
特許文献３に記載されたようなライナー絶縁膜は、その上の層間絶縁膜をエッチングする際のエッチングストッパ膜としても機能する。しかし、本発明者らは、特許文献３に記載されたようなライナー絶縁膜を含む構成を、たとえば微細化が進み、かつ高密度のメモリセル領域を持った半導体素子の製造に適用しようとした場合に、以下のような問題があることを見出した。特許文献３に記載されたように、トランジスタが単独で存在する場合はそれほど問題ではないが、後述するように、最近の微細化進展に伴い、複数のゲート電極が近接した箇所では、ゲート電極間に形成されるライナーの膜厚が実質的に厚くなり、ゲート電極パターンの粗密によってライナー絶縁膜の膜厚が異なってしまう。そのため、ライナー絶縁膜をエッチングする際のコンタクトの開口タイミングに大きな差が生じるということが問題となる。
【課題を解決するための手段】
【０００８】
本発明によれば、
基板の活性領域に、表面にシリコン酸化膜が選択的に形成されたシリサイド膜を形成する工程と、
前記シリコン酸化膜上に、前記シリコン酸化膜との間でエッチング選択比を有するライナー絶縁膜を形成する工程と、
前記ライナー絶縁膜上に、前記ライナー絶縁膜との間でエッチング選択比を有する絶縁膜を形成する工程と、
前記絶縁膜、前記ライナー絶縁膜、および前記シリコン酸化膜を貫通して前記シリサイド膜に達する第１のコンタクトホールを形成する工程と、
を含む半導体装置の製造方法が提供される。
【０００９】
本発明によれば、
活性領域を有する基板と、
前記活性領域表面に形成されたシリサイド膜と、
前記シリサイド膜表面に選択的に形成されたシリコン酸化膜と、
前記シリコン酸化膜上に形成され、前記シリコン酸化膜との間でエッチング選択比を有するライナー絶縁膜と、
前記ライナー絶縁膜上に形成され、前記ライナー絶縁膜との間でエッチング選択比を有する絶縁膜と、
前記絶縁膜、前記ライナー絶縁膜、および前記シリコン酸化膜を貫通して前記シリサイド膜に達する第１のコンタクトホール内に形成され、前記シリサイド膜と接続された第１のコンタクトと、
を含む半導体装置が提供される。
【００１０】
この構成によれば、第１のコンタクトホールを形成するために、絶縁膜をエッチングする際には、ライナー絶縁膜をエッチングストッパ膜として機能させることができるとともに、ライナー絶縁膜をエッチングする際には、シリコン酸化膜をエッチングストッパ膜として機能させることができる。そのため、基板表面にシリサイド膜が形成された半導体装置において、ゲート電極パターンの粗密に関わらず、コンタクトの深さの差を緩和することができる。
【００１１】
なお、以上の構成要素の任意の組合せ、本発明の表現を方法、装置などの間で変換したものもまた、本発明の態様として有効である。
【発明の効果】
【００１２】
本発明によれば、基板表面にシリサイド膜が形成された半導体装置において、ゲート電極パターンの粗密に関わらず、コンタクトの深さの差を緩和することができる。
【図面の簡単な説明】
【００１３】
【図１】本発明の実施の形態における半導体装置の構成の一例を示す断面図である。
【図２】本発明の実施の形態における半導体装置の製造手順の一例を示す工程断面図である。
【図３】本発明の実施の形態における半導体装置の製造手順の一例を示す工程断面図である。
【図４】本発明の実施の形態における半導体装置の製造手順の一例を示す工程断面図である。
【図５】本発明の実施の形態における半導体装置の製造手順の一例を示す工程断面図である。
【図６】本発明の実施の形態における半導体装置の製造手順の一例を示す工程断面図である。
【図７】本発明の実施の形態における半導体装置の構成の一例を示す断面図である。
【図８】ゲート電極パターンの粗密がある構成において、シリサイド膜上にライナー絶縁膜が形成された場合の問題を説明するための工程断面図である。
【図９】ゲート電極パターンの粗密がある構成において、シリサイド膜上にライナー絶縁膜が形成された場合の問題を説明するための工程断面図である。
【図１０】ゲート電極パターンの粗密がある構成において、シリサイド膜上にライナー絶縁膜が形成された場合の問題を説明するための工程断面図である。
【発明を実施するための形態】
【００１４】
以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
【００１５】
まず、図８から図１０を参照して、ゲート電極パターンの粗密がある構成において、シリサイド膜上にライナー絶縁膜が形成された場合の問題を説明する。
【００１６】
図８（ａ）に示すように、半導体装置１０は、基板１２と、基板１２表面側に形成された不純物拡散領域１４と、基板１２上に形成された第１のゲート１６ａおよび第２のゲート１６ｂと、不純物拡散領域１４表面のうち第１のゲート１６ａおよび第２のゲート１６ｂが形成されていない領域に形成されたシリサイド膜２０ａとを含む。ここで、基板１２は、たとえばシリコン基板とすることができる。不純物拡散領域１４は、第１のゲート１６ａおよび第２のゲート１６ｂの浅いエクステンション領域およびソース・ドレイン領域を含む。第１のゲート１６ａおよび第２のゲート１６ｂは、それぞれ、ゲート絶縁膜１８、ゲート電極１９、ゲート電極１９表面に形成されたシリサイド膜２０ｂ、およびシリサイド膜２０ｂの両側方に形成されたサイドウォール２２を含む。ここで、ゲート電極１９は、たとえばポリシリコンにより構成することができる。
【００１７】
このような構成の半導体装置１０は、たとえば、以下の手順で形成することができる。まず、基板１２上にゲート絶縁膜１８およびゲート電極１９を構成する膜を形成して、ゲート形状にパターニングする。つづいて、ゲート絶縁膜１８およびゲート電極１９をマスクとしてエクステンション領域を形成する。次いでサイドウォール２２を形成する。サイドウォール２２は、たとえば、シリコン酸化膜（ＳｉＯ２膜）、またはシリコン酸化膜およびシリコン窒化膜の２層膜により構成することができる。サイドウォール２２は、基板１２上全面にこのような絶縁膜を成膜した後に異方性エッチングを行うことによって形成することができる。その後、サイドウォール２２をマスクとしてソース・ドレイン領域を形成する。
【００１８】
つづいて、シリコンと反応すると低抵抗の化合物（シリサイド）を形成する金属膜（不図示）および必要に応じてその上にキャップ膜（不図示）を基板１２上の全面に形成する。次いで、第１の熱処理を行って金属膜と基板１２のシリコンおよびゲート電極１９のシリコンを反応させて、それぞれシリサイド膜（不図示）を形成する。この後、シリコンと反応していない未反応の金属膜（およびキャップ膜）を除去する。
【００１９】
この後、第２の熱処理を行い、シリサイド膜をより低抵抗のシリサイド膜２０ａおよびシリサイド膜２０ｂとする。シリサイド膜２０ａおよびシリサイド膜２０ｂは、このようにして形成される。ここで、シリサイド膜２０ａおよびシリサイド膜２０ｂは、たとえばＴｉＳｉ２、ＣｏＳｉ２、またはＮｉＳｉとすることができる。
【００２０】
また、半導体装置１０は、基板１２上全面の第１のゲート１６ａおよび第２のゲート１６ｂ上に形成されたライナー絶縁膜２４を含む。ここで、ライナー絶縁膜２４を、たとえばシリコン窒化膜により構成することができる。ライナー絶縁膜２４を、たとえば化学気相成長法（ＣＶＤ：Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）により形成することができる。このような場合、たとえばメモリセル部（不図示）のように、第１のゲート１６ａと第２のゲート１６ｂとの間隔が狭い領域では、ゲートが形成されていない平坦部よりも、ライナー絶縁膜２４の膜厚が実質的に厚くなる。以上により、図８（ａ）に示した構成の半導体装置１０が形成される。
【００２１】
この後、基板１２上全面のライナー絶縁膜２４上に層間絶縁膜２６を形成する（図８（ｂ））。層間絶縁膜２６は、ライナー絶縁膜２４との間でエッチング選択比を有する材料により構成することができる。層間絶縁膜２６は、たとえばシリコン酸化膜により構成することができる。
【００２２】
つづいて、リソグラフィー工程で、層間絶縁膜２６上にコンタクトホールを形成するための開口部が形成されたレジスト膜（不図示）を形成し、当該レジスト膜をマスクとしてたとえば異方性ドライエッチングにより層間絶縁膜２６に第１のコンタクトホール４４および第２のコンタクトホール４６を形成する。第１のコンタクトホール４４は、第１のゲート１６ａと第２のゲート１６ｂとの間のライナー絶縁膜２４の膜厚が厚い箇所に形成され、また、第２のコンタクトホール４６は、ゲートが形成されていない平坦部のライナー絶縁膜２４の膜厚が薄い箇所に形成される。ここで、層間絶縁膜２６は、ライナー絶縁膜２４との間でエッチング選択比を有するため、第１のコンタクトホール４４および第２のコンタクトホール４６の開口は、底部にライナー絶縁膜２４を残した状態で止まる。その後、レジスト膜をたとえばアッシングにより除去する（図９（ａ））。
【００２３】
つづいて、層間絶縁膜２６をマスクとして、たとえばエッチングガスを変えて異方性ドライエッチングにより、第１のコンタクトホール４４および第２のコンタクトホール４６底部に露出したライナー絶縁膜２４をエッチングする。ここで、上述したように第１のコンタクトホール４４が形成される箇所と第２のコンタクトホール４６が形成される箇所とでは、ライナー絶縁膜２４の膜厚が異なる。また、サイドウォール２２上のライナー絶縁膜２４によって、第１のコンタクトホール４４の開口径が小さくなる。これにより、第１のコンタクトホール４４は、第２のコンタクトホール４６よりも大量のライナー絶縁膜２４をエッチングによって除去する必要がある。そのため、第１のコンタクトホール４４と第２のコンタクトホール４６が基板１２表面のシリサイド膜２０ａに達する開口タイミングが異なってしまう。つまり、膜厚の薄い第２のコンタクトホール４６においてライナー絶縁膜２４がエッチング除去された後にもまだ第１のコンタクトホール４４の底部にはライナー絶縁膜２４が残ったままとなっている（図９（ｂ））。そのため、この段階でエッチングを終了すると、第１のコンタクトホール４４内をたとえばＷやＣｕ等の導電材料で埋め込んでも、コンタクトがシリサイド膜２０ａと導通できない構成となる。
【００２４】
一方、ライナー絶縁膜２４の膜厚が厚い第１のコンタクトホール４４底部においてもライナー絶縁膜２４を除去しようとすると、第２のコンタクトホール４６においてオーバーエッチングが生じ、第２のコンタクトホール４６が基板１２表面のシリサイド膜２０ａを突き抜け、その下方の不純物拡散領域１４にまで到達することがある（図１０（ａ））。
【００２５】
この後、第１のコンタクトホール４４および第２のコンタクトホール４６内を導電材料で埋め込んで第１のコンタクト２８ａおよび第２のコンタクト２８ｂをそれぞれ形成する（図１０（ｂ））。しかし、第２のコンタクトホール４６がシリサイド膜２０ａを突き抜けていると、接合リークが増加する等の問題が生ずる。また、第２のコンタクトホール４６がシリサイド膜２０ａを突き抜けている場合は、第２のコンタクト２８ｂとシリサイド膜２０ａとの界面面積も減少するので、コンタクト抵抗も増加してしまう。
【００２６】
以上のように、ライナー絶縁膜を含む構成を、たとえば微細化が進み、かつ高密度のメモリセル部を持った半導体装置の製造に適用しようとすると、コンタクト接続不良、接合リークの増加、コンタクト抵抗の増加等の問題が生じる。以下の本実施の形態においては、このような問題を解決する半導体装置の構成を示す。
【００２７】
（第１の実施の形態）
図１は、本実施の形態における半導体装置の構成の一例を示す断面図である。
半導体装置１００は、基板１０２と、基板１０２表面側に形成された不純物拡散領域１０４（活性領域）と、基板１０２上に形成された第１のゲート１０６ａおよび第２のゲート１０６ｂと、不純物拡散領域１０４表面側のうち第１のゲート１０６ａおよび第２のゲート１０６ｂが形成されていない領域に形成されたシリサイド膜１２０ａとを含む。本実施の形態において、シリサイド膜１２０ａの表面には、さらにシリコン酸化膜１２２ａが形成されている。
【００２８】
ここで、基板１０２は、たとえばシリコン基板とすることができる。不純物拡散領域１０４は、第１のゲート１０６ａおよび第２のゲート１０６ｂの浅いエクステンション領域およびソース・ドレイン領域を含む。第１のゲート１０６ａおよび第２のゲート１０６ｂは、それぞれ、ゲート絶縁膜１０８、ゲート電極１１０、シリサイド膜１２０ｂ、およびシリコン酸化膜１２２ｂがこの順で積層した構成と、この積層構造の両側方に形成されたサイドウォール１１２とを含む。本実施の形態において、ゲート絶縁膜１０８は、たとえばシリコン酸化膜により構成することができる。また、ゲート絶縁膜１０８は、たとえば高誘電率膜を含む構成とすることもできる。ゲート電極１１０は、たとえばポリシリコンにより構成することができる。サイドウォール１１２は、たとえば、シリコン酸化膜（ＳｉＯ２膜）、またはシリコン酸化膜およびシリコン窒化膜の２層膜により構成することができる。
【００２９】
さらに、基板１０２上には、第１のゲート１０６ａおよび第２のゲート１０６ｂ上を覆うように、全面にライナー絶縁膜１２４が形成されている。本実施の形態において、ライナー絶縁膜１２４は、シリコン酸化膜１２２ａとは異なり、シリコン酸化膜１２２ａとの間でエッチング選択比を有する材料により構成することができる。ライナー絶縁膜１２４は、たとえばシリコン窒化膜により構成することができる。
【００３０】
さらに、ライナー絶縁膜１２４上には、層間絶縁膜１２６が形成されている。層間絶縁膜１２６も、ライナー絶縁膜１２４との間でエッチング選択比を有する材料により構成することができる。
【００３１】
また、層間絶縁膜１２６およびライナー絶縁膜１２４には、それぞれシリサイド膜１２０ａにまで達し、シリサイド膜１２０ａと接続された第１のコンタクト１２８ａおよび第２のコンタクト１２８ｂが設けられている。本実施の形態において、第１のコンタクト１２８ａは、第１のゲート１０６ａと第２のゲート１０６ｂとの間に形成されている。一方、第２のコンタクト１２８ｂは、ゲートが形成されていない平坦部に形成されている。このような構成により、本実施の形態において、第１のコンタクト１２８ａがライナー絶縁膜１２４と接する最上面の高さは、第２のコンタクト１２８ｂがライナー絶縁膜１２４と接する最上面の高さよりも高い構成となっている。
【００３２】
次に、本実施の形態における半導体装置１００の製造手順を説明する。図２から図６は、本実施の形態における半導体装置１００の製造手順を示す工程断面図である。
【００３３】
まず、公知の手順と同様に、基板１０２上にゲート絶縁膜１０８およびゲート電極１１０を構成する膜を形成して、ゲート形状にパターニングする。つづいて、ゲート絶縁膜１０８およびゲート電極１１０をマスクとしてソース・ドレイン・エクステンション（ＳＤＥ）領域を形成する。次いでサイドウォール１１２を形成する。サイドウォール１１２は、基板１０２上全面に絶縁膜を成膜した後に異方性エッチングを行うことによって形成することができる。その後、サイドウォール１１２をマスクとしてソース・ドレイン（ＳＤ）領域（不純物拡散領域１０４）を形成する。ここでは、ゲート電極１１０がポリシリコンにより構成された場合を例として説明する。
【００３４】
つづいて、以下のサリサイドプロセスにより、シリサイド膜１２０ａおよびシリサイド膜１２０ｂを形成する。まず、ゲート電極１１０および不純物拡散領域１０４上に形成された自然酸化膜を公知のケミカルドライクリーニング技術等を用いて除去する。次に、基板１０２のシリコンと反応すると低抵抗の化合物（シリサイド）を形成する金属膜１４０と、必要に応じてキャップ膜１４２を基板１０２上の全面に形成する。本実施の形態において、金属膜１４０としては、たとえばＮｉを用いることができる。キャップ膜１４２としては、たとえばＴｉＮを用いることができる。これにより、図２（ａ）に示した構成となる。また、金属膜１４０として、Ｃｏを用いることもできる。この場合、最終的に形成されるシリサイド膜１２０ａおよびシリサイド膜１２０ｂを、たとえばＣｏＳｉ２とすることができる。
【００３５】
次いで、第１の熱処理を行って金属膜１４０と基板１０２表面ならびに第１のゲート１０６ａおよび第２のゲート１０６ｂのゲート電極１１０表面のシリコンを反応させて、ニッケルモノシリサイド（ＮｉＳｉ）よりもＮｉの含有量率が高いシリサイド膜を形成する。たとえば、第１の熱処理として、ランプアニール法を用いて、２６０℃から３５０℃の温度で３０秒間、窒素雰囲気で熱処理を行うと、それぞれシリサイド膜１３０ａおよびシリサイド膜１３０ｂとしてダイニッケルシリサイド（Ｎｉ２Ｓｉ）を形成することができる。その後、シリコンと反応していない未反応の金属膜１４０およびキャップ膜１４２をたとえば硫酸過酸化水素混合液を用いて除去する（図２（ｂ））。
【００３６】
つづいて、第１の熱処理よりも高い温度で第２の熱処理を行い、シリサイド膜１３０ａおよびシリサイド膜１３０ｂを、それぞれ、より低抵抗のシリサイド膜１２０ａおよびシリサイド膜１２０ｂに変化させる。ここで、シリサイド膜１２０ａおよびシリサイド膜１２０ｂは、例えばニッケルモノシリサイド（ＮｉＳｉ）となる。このように、シリサイド膜１２０ａおよびシリサイド膜１２０ｂは、それぞれ、シリサイド膜１３０ａおよびシリサイド膜１３０ｂよりもシリサイド膜中のシリコン含有率が高い構成とすることができる。
【００３７】
さらに、本実施の形態において、第２の熱処理は、酸素を含む雰囲気下で行うことができる。ここで、酸素を含む雰囲気中の酸素濃度は、プロセスガスを構成する元素の中で最も高く設定することができる。酸素を含む雰囲気中の酸素濃度を、たとえば、５０体積％以上とすることができる。さらに、酸素を含む雰囲気中の酸素濃度を、９０体積％以上に設定することができる。また、酸素単体（１００％）とすることもできる。これにより、シリサイド膜１３０ａおよびシリサイド膜１３０ｂが低抵抗のシリサイド膜１２０ａおよびシリサイド膜１２０ｂに変化する際に、同時に、シリサイド膜１２０ａおよびシリサイド膜１２０ｂ表面に選択的にシリコン酸化膜（ＳｉＯ２膜）１２２ａおよびシリコン酸化膜１２２ｂが形成される（図３（ａ））。
【００３８】
参考文献（金属データブック  改訂３版  丸善株式会社  Ｐ９６）によれば、５００℃での酸化物の標準生成エネルギーは、ＳｉＯ２は約−１７５Ｋｃａｌ／ｍｏｌであるのに対し、ＮｉＯは約−８２Ｋｃａｌ／ｍｏｌであり、またＣｏ３Ｏ４は−７２Ｋｃａｌ／ｍｏｌである。このように、ＮｉＯやＣｏ３Ｏ４よりもＳｉＯ２の方が安定であるため、上記したように選択的にシリコン酸化膜（ＳｉＯ２膜）が形成される。つまり、たとえばＮｉやＣｏ等のように、酸化物の標準生成エネルギーがＳｉＯ２よりも高い元素であれば、シリサイド膜１２０ａおよびシリサイド膜１２０ｂ表面にシリコン酸化膜１２２ａおよびシリコン酸化膜１２２ｂの選択形成が可能である。
【００３９】
第２の熱処理として、たとえば、酸素単体雰囲気中で、ランプアニール法を用いて、５５０℃から６００℃、３０秒間の熱処理を行った場合、約３ｎｍから９ｎｍのシリコン酸化膜１２２ａおよびシリコン酸化膜１２２ｂを形成することができる。このとき、アニール温度を調整することにより、必要なシリコン酸化膜１２２ａおよびシリコン酸化膜１２２ｂの膜厚を得ることができる。また、酸素に加えて、窒素、アルゴン、ヘリウムなどの不活性ガスを混ぜ、酸素分圧を調整することにより、シリコン酸化膜の膜厚、ウエハ面内やパターン間の均一性を制御してもよい。また、第２の熱処理はランプアニール法のほかに、フラッシュランプアニール、ファーネスアニール、マイクロ波アニール、ヒーター加熱法を用いてもよい。また、酸素を含んだプラズマを用いることにより、シリサイド膜１３０ａおよび１３０ｂを酸化しながらウエハを加熱することもできる。
【００４０】
第２の熱処理におけるこの他の効果としては、以下の点が挙げられる。前述の金属膜を除去する工程において、サイドウォール１１２やＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）の絶縁膜（不図示）上に、微量の金属残渣が生じることも考えられる。本実施の形態における第２の熱処理のような酸化アニールによって、金属残渣を酸化、つまり絶縁物化することによって、ゲートとコンタクト間のリークや、拡散層間のリークを低減する効果も期待できる。
【００４１】
ここで、シリコン酸化膜１２２ａの膜厚は、ライナー絶縁膜１２４の膜厚、ライナー絶縁膜１２４の膜厚の分布、ライナー絶縁膜１２４をエッチング除去するときのエッチング条件によって異なるため、適宜必要な膜厚を設定することが出来る。シリコン酸化膜１２２ａの膜厚の下限値は、たとえば３ｎｍ以上とすることができる。これにより、後にライナー絶縁膜１２４をエッチングする際に、充分なオーバーエッチングマージンを確保することができ、シリコン酸化膜１２２ａをエッチングストッパ膜として機能させることができる。また、シリコン酸化膜１２２ａの膜厚の上限値は、たとえば１０ｎｍ以下、より好ましくは６ｎｍ以下とすることができる。これにより、シリサイド膜１２０ａおよびシリサイド膜１２０ｂの抵抗等に影響を与えないようにすることができる。したがって、本実施の形態において、シリコン酸化膜１２２ａの膜厚は、たとえば５ｎｍとすることができる。
【００４２】
つづいて、基板１０２上の全面に、ライナー絶縁膜１２４を形成する。ライナー絶縁膜１２４は、基板１０２にストレスを加え、トランジスタのチャネル（不図示）の移動度を増加させることが可能な材料により構成することができる。本実施の形態において、ライナー絶縁膜１２４は、シリコン窒化膜により構成することができる。また、ライナー絶縁膜１２４は、たとえばＣＶＤ法により形成することができる。このような場合、たとえばメモリセル部（不図示）のように、第１のゲート１０６ａと第２のゲート１０６ｂとの間隔が狭い領域では、ゲートが形成されていない平坦部よりも、ライナー絶縁膜１２４の膜厚が実質的に厚くなる。
【００４３】
ここで、ライナー絶縁膜１２４の膜厚は、ゲートが形成されていない平坦部で、たとえば３０ｎｍから５０ｎｍとすることができる。これにより、層間絶縁膜１２６に第１のコンタクトホール１４４および第２のコンタクトホール１４６を形成する際のエッチングストッパ膜として充分に機能させることができる。この場合において、第１のゲート１０６ａと第２のゲート１０６ｂとの間隔が狭い領域で、導通不良なくライナー絶縁膜１２４をエッチングするためには、ライナー絶縁膜１２４の膜厚の６０ｎｍから１００ｎｍに相当するエッチング時間が必要になる。すなわち、ゲートが形成されていない平坦部のライナー絶縁膜１２４に必要なエッチング時間に対して、２倍のエッチング時間が必要になる。このエッチング時間は、第１のゲート１０６ａと第２のゲート１０６ｂとの間隔やライナー絶縁膜１２４の成膜条件によって異なるため、適宜必要なエッチング時間を設定することができる。上記を考慮して、本実施の形態において、ライナー絶縁膜１２４の膜厚は、たとえば４０ｎｍとすることができる。
【００４４】
次いで、基板１０２上全面のライナー絶縁膜１２４上に層間絶縁膜１２６を形成する（図３（ｂ））。本実施の形態において、層間絶縁膜１２６は、シリコン酸化膜により構成することができる。
【００４５】
つづいて、既知のリソグラフィー工程で、第１のコンタクトホール１４４および第２のコンタクトホール１４６に対応する部分に開口部が形成されたレジスト膜（不図示）を形成する。次いで、当該レジスト膜をマスクとして、ライナー絶縁膜１２４をエッチングストッパ膜として機能させる第１のエッチング条件で、たとえば異方性ドライエッチングにより層間絶縁膜１２６に第１のコンタクトホール１４４および第２のコンタクトホール１４６を形成する。なお、第１のコンタクトホール１４４は、第１のゲート１０６ａと第２のゲート１０６ｂとの間のライナー絶縁膜１２４の膜厚が厚い箇所に形成される。一方、第２のコンタクトホール１４６は、ゲートが形成されていない平坦部のライナー絶縁膜１２４の膜厚が薄い箇所に形成される。ここで、層間絶縁膜１２６は、ライナー絶縁膜１２４との間でエッチング選択比を有するため、第１のコンタクトホール１４４および第２のコンタクトホール１４６の開口は、底部にライナー絶縁膜１２４を残した状態でライナー絶縁膜１２４の表面で止まる。その後、レジスト膜をたとえばアッシングにより除去する（図４（ａ））。
【００４６】
この後、たとえばエッチングガスを変えてシリコン酸化膜１２２ａをエッチングストッパ膜として機能させる第２のエッチング条件で、第１のコンタクトホール１４４および第２のコンタクトホール１４６が形成された層間絶縁膜１２６をマスクとして、異方性ドライエッチングによりライナー絶縁膜１２４をエッチングする。これにより、第１のコンタクトホール１４４および第２のコンタクトホール１４６の底部に露出したライナー絶縁膜１２４を掘り下げることができる。本実施の形態において、ライナー絶縁膜１２４がシリコン窒化膜の場合、たとえば下記の条件でエッチングを行うことができる。
圧力：３０ｍＴｏｒｒ以上１００ｍＴｏｒｒ以下
ガス：ＣＨ３Ｆ／Ｏ２／Ａｒ
上部電極パワー／下部電極パワー：５００Ｗ以上２０００Ｗ以下／１００Ｗ以上５００Ｗ以下
【００４７】
このような条件とすることにより、シリコン酸化膜１２２ａに対するライナー絶縁膜１２４のエッチング選択比を５〜２０程度に制御することができる。たとえば、シリコン酸化膜１２２ａに対するライナー絶縁膜１２４のエッチング選択比を１０とすることができる。この条件でエッチングを進めると、第２のコンタクトホール１４６が先にシリコン酸化膜１２２ａに到達する（図４（ｂ））。
【００４８】
さらに、第１のコンタクトホール１４４の底部にシリコン酸化膜１２２ａが露出するまで、ゲートが形成されていない平坦部に対して２倍の時間でエッチングをおこなう。このとき、ゲートが形成されていない平坦部のシリコン酸化膜１２２ａのエッチング量は４ｎｍとなる。よって、シリコン酸化膜１２２ａの膜厚をたとえば５ｎｍに設定すれば、シリサイド膜１２０ａまでエッチングされないようにすることができる（図５（ａ））。
【００４９】
つづいて、シリサイド膜１２０ａ上に形成されている薄いシリコン酸化膜１２２ａを除去する（図５（ｂ））。シリコン酸化膜１２２ａの除去は、たとえば、アンモニア（ＮＨ３）と三フッ化窒素（ＮＦ３）とを用いたケミカルドライ処理（特許文献４（特開２００５−２４４２４４公報）参照）や、アルゴンプラズマによる逆スパッタ等により行うことができる。なかでも、シリコン酸化膜１２２ａと同時にシリサイド膜１２０ａまでエッチングしないようにするためには、ケミカルドライ処理の方が好ましい。
【００５０】
次いで、第１のコンタクトホール１４４および第２のコンタクトホール１４６を導電膜１２８で埋め込む（図６）。ここで、導電膜１２８は、たとえばＷやＣｕにより構成することができる。導電膜１２８がＣｕである場合は、第１のコンタクトホール１４４および第２のコンタクトホール１４６内の底面および側面に、バリアメタル膜を形成し、その上にＣｕ膜を形成することができる。この後、第１のコンタクトホール１４４および第２のコンタクトホール１４６から露出した導電膜１２８を化学機械研磨法（ＣＭＰ：Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）等で除去することにより、図１に示す半導体装置１００が得られる。
【００５１】
次に、本実施の形態の構成の効果を説明する。
本実施の形態において、第１のコンタクトホール１４４および第２のコンタクトホール１４６を形成する際のエッチングストッパ膜として、ライナー絶縁膜１２４およびシリコン酸化膜１２２ａの二層膜を用いることができる。これにより、ゲート等のパターンに依存して層間絶縁膜１２６の膜厚に差が生じる影響を、ライナー絶縁膜１２４で緩和することができる。また、ゲート等のパターンに依存してライナー絶縁膜１２４の膜厚に差が生じる影響を、シリコン酸化膜１２２ａで緩和することができる。
【００５２】
層間絶縁膜１２６をシリコン酸化膜で構成するとともに、ライナー絶縁膜１２４をシリコン窒化膜で構成した場合、シリコン窒化膜とシリコン酸化膜とのエッチング選択比を高くすることができる。そのため、層間絶縁膜１２６のエッチング時にはライナー絶縁膜１２４をエッチングストッパ膜として用いることができ、シリコン酸化膜を選択的に加工除去できる条件でエッチングを行うことにより、層間絶縁膜１２６の厚さの違いの影響を緩和することができる。また、つづいて行うライナー絶縁膜１２４のエッチング時には、シリコン酸化膜１２２ａをエッチングストッパ膜として用いることができ、シリコン窒化膜を選択的に加工除去できる条件でエッチングを行うことにより、ライナー絶縁膜１２４の膜厚の違いの影響を緩和することができる。その結果、最後にシリサイド膜１２０ａ上のシリコン酸化膜１２２ａを除去する際にはオーバーエッチングを少なくでき、結果としてシリサイド膜１２０ａの掘れ込みを抑制することができる。以上の構成により、ゲート電極パターンの粗密に関わらず、シリサイド膜のエッチング量が均一なコンタクトを形成することができる。
【００５３】
また、本実施の形態において、第２の熱処理を、酸素を含む雰囲気下で行い、シリサイド膜１２０ａを形成するとともに、シリサイド膜１３０ａ表面を酸化してシリサイド膜１２０ａの表面にシリコン酸化膜１２２ａを形成している。そのため、シリサイド膜１２０ａ表面において、選択的に均一な膜厚のシリコン酸化膜１２２ａを形成することができる。これにより、たとえばＣＶＤ法によりシリコン酸化膜を形成する方法と比較しても、第１のゲート１０６ａと第２のゲート１０６ｂとの間の微細パターン部であっても、基板１０２の積層方向のシリコン酸化膜１２２ａの膜厚を薄くすることができる。これにより、上述したように、シリコン酸化膜１２２ａをケミカルドライ処理等で除去することができ、シリコン酸化膜１２２ａを除去する際のオーバーエッチング等により必要以上にシリサイド膜１２０ａ表面が掘り込まれるのを防ぐことができる。
【００５４】
特許文献２には、窒素雰囲気下で熱処理を行い、ソース・ドレイン領域上にＮｉＳｉ膜を形成した後、さらに酸化熱処理を行って、ＮｉとＳｉを含む酸化膜を形成する方法が記載されている。しかし、近年、半導体装置の微細化に伴って、ソース・ドレイン領域の接合深さも浅くせざるを得なくなっている。そのため、接合リークを抑えるにはできるだけ熱処理工程を減らす必要がある。特許文献２に記載されたような製造手順では、追加の熱処理を行う必要があり、接合リーク電流が増加するおそれがある。
【００５５】
一方、本実施の形態において、シリサイド膜１３０ａおよびシリサイド膜１３０ｂを低抵抗のシリサイド膜１２０ａおよびシリサイド膜１２０ｂに変化させるための第２の熱処理工程において、シリサイド膜の変化と同時にシリサイド膜の表面に選択的にシリコン酸化膜１２２ａおよびシリコン酸化膜１２２ｂを形成することができる。そのため、サーマルバジェットを増やすことなく、シリコン酸化膜１２２ａおよびシリコン酸化膜１２２ｂを形成することができる。これにより、簡易な工程とすることができるとともに、熱工程増加によるリーク電流増加の問題を回避することもできる。
【００５６】
なお、図７は、本実施の形態における半導体装置１００の構成を示す断面図である。
本実施の形態において、第１のゲート１０６ａと第２のゲート１０６ｂとの間における平坦部の間隔ａ、第１のコンタクト１２８ａのホール径（直径）ｂとすると、「ｂ＞ａ」とすることができる。このような構成において、第１のコンタクトホール１４４を開口するには、第２のコンタクトホール１４６よりも大量のライナー絶縁膜１２４をエッチングによって除去する必要がある。そのため、第１のコンタクトホール１４４と第２のコンタクトホール１４６が基板１０２表面のシリサイド膜１２０ａに達する開口タイミングが異なってしまう。したがって、本実施の形態を用いることにより、上記したようなライナー絶縁膜１２４の膜厚に差が生じる影響を、シリコン酸化膜１２２ａで緩和することができる。
【００５７】
（第２の実施の形態）
本実施の形態において、金属膜１４０、シリサイド１２０ａおよび１２０ｂを構成する材料が第１の実施の形態と異なる。本実施の形態においても、半導体装置１００の形状等は、第１の実施の形態において、図２から図６を参照して説明したものと同様とすることができる。
【００５８】
図２（ａ）を参照すると、本実施の形態では、金属膜１４０は、ＮｉにＰｔを添加した合金により構成することができる。なお、キャップ膜１４２は、たとえばＴｉＮにより構成することができる。Ｐｔ濃度に関しては、デバイスの特性等に応じて適宜設定することができる。このとき、金属膜１４０として、Ｎｉに添加するＰｔ濃度としては、たとえば１％〜２０％程度とすることができる。
【００５９】
次いで、第１の実施の形態と同じプロセスにより第１の熱処理を行って、シリサイド膜１３０ａおよびシリサイド膜１３０ｂとして、Ｐｔが添加されたダイニッケルシリサイド（Ｎｉ２Ｓｉ）を形成する。その後、シリコンと反応していない未反応の金属膜１４０およびキャップ膜１４２をたとえば硫酸過酸化水素混合液を用いて除去する（図２（ｂ））。
【００６０】
つづいて、第１の実施の形態と同じプロセスにより、酸素を含む雰囲気において第２の熱処理を行い、シリサイド膜１２０ａおよびシリサイド膜１２０ｂとして、Ｐｔが添加されたニッケルモノシリサイド（ＮｉＳｉ）を形成する（図３（ａ））。このとき、同時にシリサイド膜１２０ａおよびシリサイド膜１２０ｂ表面に、シリコン酸化膜１２２ａおよび１２２ｂを形成する。以降の工程は、第１の実施の形態と同様である。
【００６１】
そのほか、金属膜１４０は、Ｐｔに代えてＰｄを、Ｎｉに添加した合金により構成することができる。また、金属膜１４０として、Ｃｏを用いることもできる。この場合に、金属膜１４０は、ＮｉもしくはＣｏのいずれか一方もしくは両方をベースとして、ＰｔもしくはＰｄの一方もしくは両方を添加した合金膜により、またはそれらの合金膜を適宜積層した積層膜により構成してもよい。
【００６２】
本実施の形態によれば、金属膜１４０にＰｔ等の金属を添加している。これにより、第２の熱処理において、シリコン酸化膜１２２ａおよびシリコン酸化膜１２２ｂを、シリサイド膜１２０ａおよびシリサイド膜１２０ｂ内に過度に深く形成することなく、表面近傍のみに形成することができる。
【００６３】
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。
【００６４】
なお、以上の実施の形態においては、ゲート電極１１０がシリコン材料により構成され、ゲート電極１１０表面にもシリコン酸化膜１２２ｂが形成される例を示したが、ゲート電極１１０は、メタル材料等により構成することもできる。
【００６５】
また、以上の実施の形態においては、ライナー絶縁膜１２４上に、層間絶縁膜１２６が直接形成される構成を記載したが、ライナー絶縁膜１２４と層間絶縁膜１２６との間に他の膜を設けた構成とすることもできる。この場合、ライナー絶縁膜１２４上に形成された膜は、ライナー絶縁膜１２４との間でエッチング選択比を有する材料により構成することができる。一方、この場合は、層間絶縁膜１２６をライナー絶縁膜１２４とのエッチング選択比が小さい材料により構成することもできる。
【符号の説明】
【００６６】
１００ 半導体装置
１０２ 基板
１０４ 不純物拡散領域
１０６ａ 第１のゲート
１０６ｂ 第２のゲート
１０８ ゲート絶縁膜
１１０ ゲート電極
１１２ サイドウォール
１２０ａ シリサイド膜
１２０ｂ シリサイド膜
１２２ａ シリコン酸化膜
１２２ｂ シリコン酸化膜
１２４ ライナー絶縁膜
１２６ 層間絶縁膜
１２８ 導電膜
１２８ａ 第１のコンタクト
１２８ｂ 第２のコンタクト
１３０ａ シリサイド膜
１３０ｂ シリサイド膜
１４０ 金属膜
１４２ キャップ膜
１４４ 第１のコンタクトホール
１４６ 第２のコンタクトホール
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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