(57)【要約】【課題】ヒューズ配線を溶断する際に素子分離構造や半導体基板に与えるダメージを抑制することができる半導体装置を提供する。【解決手段】半導体装置１は、半導体基板１０と、半導体基板の主面の面内方向に互いに離間するように形成された一対の電極１２Ａ，１２Ｂと、これら電極１２Ａ，１２Ｂを被覆し、上面に凹部１３ｃを有する下層絶縁膜１３と、凹部１３ｃに形成されたヒューズ配線２０Ｃと、下層絶縁膜１３及びヒューズ配線２０Ｃを被覆する層間絶縁膜２１と、層間絶縁膜２１上に形成され、ヒューズ配線２０Ｃの直上にレーザトリミング用の開口部１ｈを有する上層絶縁膜３１とを備える。【選択図】図２
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【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の主面上に、当該主面の面内方向に互いに離間するように形成された一対の電極と、
前記一対の電極を被覆し、前記一対の電極の間で上面に凹部を有する下層絶縁膜と、
前記凹部に形成されたヒューズ配線と、
前記下層絶縁膜及び前記ヒューズ配線を被覆する層間絶縁膜と、
前記層間絶縁膜上に形成され、前記ヒューズ配線の直上にトリミング用の開口部を有する上層絶縁膜と
を備えることを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置であって、
前記下層絶縁膜上に、前記層間絶縁膜により被覆された一対の中間層電極をさらに備え、
前記一対の中間層電極は、前記一対の電極の直上に形成されている
ことを特徴とする半導体装置。
【請求項３】
請求項１または２に記載の半導体装置であって、
前記半導体基板の当該主面から突出する一対の埋め込み絶縁膜をさらに備え、
前記一対の埋め込み絶縁膜は、当該主面の面内方向に互いに離間するように形成されており、
前記一対の電極の一方は、前記一対の埋め込み絶縁膜の一方の上に形成され、
前記一対の電極の他方は、前記一対の埋め込み絶縁膜の他方の上に形成されている
ことを特徴とする半導体装置。
【請求項４】
請求項３に記載の半導体装置であって、前記ヒューズ配線は、前記一対の埋め込み絶縁膜が形成されない領域の直上に形成されていることを特徴とする半導体装置。
【請求項５】
請求項３または４に記載の半導体装置であって、前記埋め込み絶縁膜は、素子分離構造を形成していることを特徴とする半導体装置。
【請求項６】
請求項５に記載の半導体装置であって、前記埋め込み絶縁膜は、ＬＯＣＯＳ法により形成されたフィールド酸化膜であることを特徴とする半導体装置。
【請求項７】
請求項１から６のうちのいずれか１項に記載の半導体装置であって、
前記層間絶縁膜上に、前記上層絶縁膜により被覆された一対の上層電極をさらに備え、
前記一対の上層電極は、前記一対の電極の直上に形成されている
ことを特徴とする半導体装置。
【請求項８】
半導体基板の主面上に、当該主面の面内方向に互いに離間するように一対の電極を形成する工程と、
前記一対の電極を被覆する下層絶縁膜を形成する工程と、
前記下層絶縁膜の上面のうち前記一対の電極の間に形成されている凹部にヒューズ配線を形成する工程と、
前記下層絶縁膜及び前記ヒューズ配線を被覆する層間絶縁膜を形成する工程と、
前記層間絶縁膜上に上層絶縁膜を形成する工程と、
前記ヒューズ配線の直上において少なくとも前記上層絶縁膜をエッチングしてトリミング用の開口部を形成する工程と
を備えることを特徴とする半導体装置の製造方法。
【請求項９】
請求項８に記載の半導体装置の製造方法であって、
前記層間絶縁膜を形成する当該工程の前に、前記下層絶縁膜上に一対の中間層電極を形成する工程をさらに備え、
前記一対の中間層電極は、前記一対の電極の直上に形成されている
ことを特徴とする半導体装置の製造方法。
【請求項１０】
請求項８または９に記載の半導体装置の製造方法であって、
前記一対の電極を形成する当該工程の前に、前記半導体基板の当該主面から突出する一対の埋め込み絶縁膜を形成する工程をさらに備え、
前記一対の埋め込み絶縁膜は、当該主面の面内方向に互いに離間するように形成され、
前記一対の電極の一方は、前記一対の埋め込み絶縁膜の一方の上に形成され、
前記一対の電極の他方は、前記一対の埋め込み絶縁膜の他方の上に形成される
ことを特徴とする半導体装置の製造方法。
【請求項１１】
請求項８から１０のうちのいずれか１項に記載の半導体装置の製造方法であって、
前記上層絶縁膜を形成する当該工程の前に、前記層間絶縁膜上に一対の上層電極を形成する工程をさらに備え、
前記一対の上層電極は、前記一対の電極の直上に形成されている
ことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、レーザトリミング用のヒューズ素子を有する半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
従来より、半導体集積回路の製造後、その電気的特性の調整や機能の切り替えを実現するために、冗長回路としてのヒューズ素子を半導体集積回路内に組み込むことが行われている。ヒューズ素子は、レーザビームの照射により溶断されるヒューズ配線を有しており、このヒューズ配線は、抵抗素子、電源電圧端子もしくはアンプ回路などと電気的に接続されている。このヒューズ配線を溶断することにより、たとえば、電気抵抗値や出力電圧値やしきい値電圧の調整または変更を行うことができる。
【０００３】
このようなヒューズ素子の構造は、たとえば、特開２００１−３０８２７６号公報（特許文献１）に開示されている。図１は、特許文献１に開示されているヒューズ素子１００の構造を概略的に示す断面図である。
【０００４】
図１に示されるように、ヒューズ素子１００は、半導体基板１０１上に素子分離酸化膜１０２を介して形成されたトリミングヒューズ（ヒューズ配線）１１０と、このトリミングヒューズ１１０を被覆する絶縁膜１１１とを有する。絶縁膜１１１上には、複数層に亘って、メタル配線１２０，１２１，１３０，１３１，１４０，１４１と、シリコン酸化膜１２２，１３３と、ＳＯＧ膜（Ｓｐｉｎ−Ｏｎ−Ｇｌａｓｓ  ｆｉｌｍ）１２３，１３３と、パッシベーション膜１４２とが形成されている。そして、トリミングヒューズ１１０上のシリコン酸化膜１２２、シリコン酸化膜１３２及びパッシベーション膜１４２には、エッチング処理によりレーザトリミング用の開口部１００ｈが形成されている。この開口部１００ｈにレーザビームを照射することによりトリミングヒューズ１１０を溶断することができる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００１−３０８２７６号公報（請求項１、図１、段落００１４〜００１５など）
【発明の概要】
【発明が解決しようとする課題】
【０００６】
特許文献１のヒューズ素子１００では、開口部１００ｈの形成の際、過剰なエッチングによりトリミングヒューズ１１０が露出すると、半導体集積回路の信頼性の低下を招くので、トリミングヒューズ１１０の直上に一定の厚みの絶縁膜を保護膜として残す必要がある。しかしながら、シリコン酸化膜１２２，１３２及びパッシベーション膜１４２に対するエッチング条件を最適化することはむずかしいため、トリミングヒューズ１１０の直上の保護膜の厚みを高精度に制御することがむずかしく、その厚みがばらつくという問題がある。よって、その厚みに合わせてトリミング用のレーザビームの出力を最適化することもむずかしい。
【０００７】
それ故、トリミングヒューズ１１０の溶断の際には、レーザビームの過剰なエネルギーが素子分離酸化膜１０２や半導体基板１０１に吸収されて半導体集積回路にダメージを与えてしまい、歩留まりを低下させる原因となる場合がある。かかる問題を回避するためにレーザビームの出力を低くすると、トリミングヒューズ１１０を確実に溶断することがむずかしい。
【０００８】
上記に鑑みて本発明の目的は、ヒューズ配線を溶断する際に素子分離構造や半導体基板に与えるダメージを抑制することができる信頼性の高い半導体装置及びその製造方法を提供することである。
【課題を解決するための手段】
【０００９】
本発明の第１の態様による半導体装置は、半導体基板と、前記半導体基板の主面上に、当該主面の面内方向に互いに離間するように形成された一対の電極と、前記一対の電極を被覆し、前記一対の電極の間で上面に凹部を有する下層絶縁膜と、前記凹部に形成されたヒューズ配線と、前記下層絶縁膜及び前記ヒューズ配線を被覆する層間絶縁膜と、前記層間絶縁膜上に形成され、前記ヒューズ配線の直上にトリミング用の開口部を有する上層絶縁膜とを備えることを特徴とする。
【００１０】
本発明の第２の態様による半導体装置の製造方法は、半導体基板の主面上に、当該主面の面内方向に互いに離間するように一対の電極を形成する工程と、前記一対の電極を被覆する下層絶縁膜を形成する工程と、前記下層絶縁膜の上面のうち前記一対の電極の間に形成されている凹部にヒューズ配線を形成する工程と、前記下層絶縁膜及び前記ヒューズ配線を被覆する層間絶縁膜を形成する工程と、前記層間絶縁膜上に上層絶縁膜を形成する工程と、前記ヒューズ配線の直上において少なくとも前記上層絶縁膜をエッチングしてトリミング用の開口部を形成する工程とを備えることを特徴とする。
【発明の効果】
【００１１】
本発明によれば、ヒューズ配線は、下層絶縁膜の上面の凹部に形成されるので、ヒューズ配線の直上には、所望の厚みの保護膜を介してレーザトリミング用の開口部を形成することができる。また、このヒューズ配線を溶断する際には、レーザビームの過剰なエネルギーが下層絶縁膜に吸収されるので、半導体装置の特性劣化を抑制することができる。
【図面の簡単な説明】
【００１２】
【図１】従来のヒューズ素子の構造を概略的に示す断面図である。
【図２】本発明に係る実施の形態の半導体装置のヒューズ素子構造を概略的に示す断面図である。
【図３】図２の半導体装置の上面視図である。
【図４】本実施の形態の半導体装置のヒューズ素子構造の第１の製造工程を概略的に示す断面図である。
【図５】本実施の形態の半導体装置のヒューズ素子構造の第２の製造工程を概略的に示す断面図である。
【図６】本実施の形態の半導体装置のヒューズ素子構造の第３の製造工程を概略的に示す断面図である。
【図７】本実施の形態の半導体装置のヒューズ素子構造の第４の製造工程を概略的に示す断面図である。
【図８】本実施の形態の半導体装置のヒューズ素子構造の第５の製造工程を概略的に示す断面図である。
【図９】本実施の形態の半導体装置のヒューズ素子構造の第６の製造工程を概略的に示す断面図である。
【図１０】本実施の形態のヒューズ素子構造の適用例である可変抵抗回路を示す図である。
【発明を実施するための形態】
【００１３】
以下、本発明に係る実施の形態について図面を参照しつつ説明する。
【００１４】
図２は、本実施の形態の半導体装置１のヒューズ素子構造を概略的に示す断面図であり、図３は、この半導体装置１の上面視図である。図２は、図３のＩＩ−ＩＩ線に沿った断面を表している。
【００１５】
図２に示されるように、この半導体装置１は、半導体基板１０と、この半導体基板１０に形成された一対の埋め込み絶縁膜１１Ａ，１１Ｂとを有する。埋め込み絶縁膜１１Ａ，１１Ｂは、半導体基板１０の主面すなわち上面１０ｓから上方に突出（隆起）している。このような埋め込み絶縁膜１１Ａ、１１Ｂは、たとえば、公知のＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）法を用いて形成することができる。なお、半導体基板１０としてはシリコン基板を使用することができるが、これに限定されるものではない。シリコン基板に代えて、たとえば、シリコン以外の単結晶半導体、多結晶半導体あるいは化合物半導体からなる構造を含むバルク基板やＳＯＩ（Ｓｉｌｉｃｏｎ−Ｏｎ−Ｉｎｓｕｌａｔｏｒ）基板を使用してもよい。
【００１６】
埋め込み絶縁膜１１Ａ，１１Ｂ上にはそれぞれダミー電極１２Ａ，１２Ｂが形成されており、これらダミー電極１２Ａ，１２Ｂは、半導体基板１０の上面１０ｓの面内方向に互いに一定距離離間するように配置されている。ダミー電極１２Ａ，１２Ｂは、たとえば、ポリシリコン膜からなり、ＭＯＳＦＥＴ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ−Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）などの電界効果トランジスタのゲート電極（図示せず）と同一工程で当該ゲート電極と同時に形成することができる。
【００１７】
これらダミー電極１２Ａ，１２Ｂと埋め込み絶縁膜１１Ａ，１１Ｂと半導体基板１０とを被覆するように下層絶縁膜１３が成膜されている。下層絶縁膜１３としては、たとえば、ＰＳＧ（ｐｈｏｓｐｈｏｓｉｌｉｃａｔｅ  ｇｌａｓｓ）、ＢＳＧ（ｂｏｒｏｓｉｌｉｃａｔｅ  ｇｌａｓｓ）もしくはＢＰＳＧ（Ｂｏｒｏｐｈｏｓｐｈｏｓｉｌｉｃａｔｅ  ｇｌａｓｓ）といったシリコン酸化膜、あるいはシリコン酸窒化膜を成膜すればよい。
【００１８】
下層絶縁膜１３の上面には凹部１３ｃが形成されている。この凹部１３ｃは、ダミー電極１２Ａ，１２Ｂの上面と半導体基板１０の上面１０ｓとの間の段差に起因して形成されたものであり、また、ダミー電極１２Ａ，１２Ｂの高さは、埋め込み絶縁膜１１Ａ，１１Ｂの高さ分嵩上げされている。凹部１３ｃの形成位置は、埋め込み絶縁膜１１Ａ，１１Ｂが形成されない領域の直上となる。
【００１９】
この凹部１３ｃにヒューズ配線２０Ｃが形成される。また、凹部１３ｃの両側における下層絶縁膜１３の上面１３ｔａ，１３ｔｂには、ダミー配線（中間層電極）２０Ａ，２０Ｂが形成されている。これらダミー配線２０Ａ，２０Ｂの形成位置は、下層のダミー電極１２Ａ，１２Ｂの直上である。ダミー配線２０Ａ，２０Ｂとヒューズ配線２０Ｃの構造は、たとえば、アルミニウムやアルミニウム合金（Ａｌ−Ｓｉ，Ａｌ−ＣｕもしくはＡｌ−Ｓｉ−Ｃｕなど）を含む単層構造または積層構造とすることができる。その積層構造は、たとえば、アルミニウムやアルミニウム合金を含む下地膜と、チタンや窒化チタンを含むバリア膜とが積層されたものとすればよい。
【００２０】
これらヒューズ配線２０Ｃとダミー配線２０Ａ，２０Ｂと下層絶縁膜１３とを被覆するように、シリコン酸化膜あるいはシリコン酸窒化膜などの層間絶縁膜２１が形成されている。また、層間絶縁膜２１の上面の凹凸をなくすための充填膜２２が形成されている。充填膜２２としては、ＳＯＧ（Ｓｐｉｎ  Ｏｎ  Ｇｌａｓｓ）法により塗布形成された有機ＳＯＧ膜、あるいは、ＣＶＤ（化学気相成長）法により形成された絶縁膜が挙げられる。
【００２１】
この層間絶縁膜２１の上にダミー配線（上層電極）３０Ａ，３０Ｂが形成されている。これらダミー配線３０Ａ，３０Ｂの形成位置は、下層のダミー配線２０Ａ，２０Ｂの直上である。これらダミー配線３０Ａ，３０Ｂ及び充填膜２２を被覆する保護膜として、シリコン窒化膜などのパッシベーション膜３１が成膜されている。
【００２２】
そして、ヒューズ配線２０Ｃの直上において、パッシベーション膜３１を貫通し層間絶縁膜２１に達する深さを持つ開口部１ｈがエッチングにより形成されている。層間絶縁膜２１は、開口部１ｈの直下で０．１μｍ〜０．５μｍ程度の厚みＧｐを持つようにエッチング加工される。開口部１ｈの幅は、たとえば１７μｍ程度にすることができる。この開口部１ｈにレーザビームを照射することによりヒューズ配線２０Ｃを溶断することができる。
【００２３】
図２に示されるように、ヒューズ配線２０Ｃと半導体基板１０の上面１０ｓとの間、並びに、ヒューズ配線２０Ｃと埋め込み絶縁膜１１Ａ，１１Ｂとの間に下層絶縁膜１３が介在するので、レーザトリミング時のレーザビームのエネルギーは下層絶縁膜１３に吸収されて下層絶縁膜１３にダメージを与えるが、半導体基板１０と埋め込み絶縁膜１１Ａ，１１Ｂには、ほとんどダメージを与えることがない。したがって、レーザトリミングによる半導体装置１の特性劣化を抑制することができる。
【００２４】
上記ヒューズ素子構造を有する半導体装置１の製造方法を図４〜図９を以下に参照しつつ説明する。図４〜図９は、半導体装置１の製造工程の一例を概略的に示すための断面図である。
【００２５】
まず、図４に示されるように、半導体基板１０に一対の埋め込み絶縁膜１１Ａ，１１Ｂを形成する。これら埋め込み絶縁膜１１Ａ，１１Ｂが半導体基板１０の表面１０ｓから突出する高さｈ１は、たとえば０．３μｍ〜１．０μｍ程度である。ＬＯＣＯＳ法で埋め込み絶縁膜１１Ａ，１１Ｂを形成する場合は、たとえば、半導体基板１０の表面を高温で酸化させて薄いパッド酸化膜を形成し、このパッド酸化膜上に窒化膜のパターンを形成する。そして、この窒化膜を耐酸化マスクとして、半導体基板１０の表面を選択的に酸化することにより、高さｈ１が０．３５μｍ程度の埋め込み絶縁膜１１Ａ，１１Ｂを形成することができる。この後、窒化膜は除去される。
【００２６】
その後、図４の半導体基板１０の露出面１０ｓに熱酸化を施して薄い酸化膜（図示せず）を形成する。次いで、図４の構造上に、たとえばＬＰＣＶＤ（低圧化学気相成長）法によりポリシリコン膜を堆積させ、フォトリソグラフィ工程とエッチング工程によりこのポリシリコン膜をパターニングすることで、厚みがたとえば０．１５μｍ程度のダミー電極１２Ａ，１２Ｂを形成することができる（図５）。これらダミー電極１２Ａ，１２Ｂは、図示されないゲート電極と同一工程においてこれらゲート電極と同時に形成される。さらに、たとえばＡＰＣＶＤ（常圧化学気相成長）法により、これらダミー電極１２Ａ，１２Ｂと半導体基板１０の露出面１０ｓとを被覆するように、厚みがたとえば１μｍ程度のシリコン酸化膜を下層絶縁膜１３として堆積させる（図５）。
【００２７】
下層絶縁膜１３の堆積後は、スパッタリング法などのＰＶＤ（物理気相成長）法により、図５の構造上に、Ａｌ合金などの金属膜とＴｉやＴｉＮなどのバリアメタル膜とを順次堆積させ、フォトリソグラフィ工程とエッチング工程によりこれら金属膜及びバリアメタル膜をパターニングする。この結果、図６に示されるように、厚みがたとえば０．６μｍ程度のダミー配線２０Ａ，２０Ｂ及びヒューズ配線２０Ｃを形成することができる。さらに、たとえばプラズマＣＶＤ法により、これらダミー配線２０Ａ，２０Ｂ及びヒューズ配線２０Ｃを被覆するように全面に亘って厚みが０．７μｍ〜数μｍ程度のシリコン酸化膜を層間絶縁膜２１として成膜する（図６）。
【００２８】
層間絶縁膜２１の成膜後は、層間絶縁膜２１の表面の凹凸をならすために、層間絶縁膜２１上に、ＳｉＯ２を主成分とする液状材料を塗布し焼成することでＳＯＧ膜を形成し、その後、ＳＯＧ膜の表面をエッチバックにより平坦化する。この結果、図７に示されるように、層間絶縁膜２１の凹部に充填膜（ＳＯＧ膜）２２Ｐが形成される。なお、ＳＯＧ膜の代わりに、ＣＶＤ法により形成された絶縁膜を充填膜２２Ｐとしてもよい。
【００２９】
その後、スパッタリング法などのＰＶＤ（物理気相成長）法により、図７の構造上に、チタンなどのバリアメタル膜とＡｌ合金などの金属膜とを順次堆積させ、フォトリソグラフィ工程とエッチング工程によりこれらバリアメタル膜と金属膜とをパターニングする。この結果、図８に示されるように、厚みがたとえば０．８μｍ〜１μｍ程度のダミー配線３０Ａ，３０Ｂが形成される。さらに、たとえばプラズマＣＶＤ法により、これらダミー配線３０Ａ，３０Ｂを被覆するように、厚みがたとえば０．８μｍ程度のシリコン窒化膜を絶縁膜３１Ｐとして成膜する（図８）。
【００３０】
次に、図８の構造上に、全面に亘ってフォトレジストを塗布し、このフォトレジストを露光し現像することにより、図９に示すレジストパターン４０が形成される。次いで、このレジストパターン４０をマスクとして、絶縁膜３１Ｐと充填膜２２Ｐと層間絶縁膜２１とにドライエッチングを施すことにより、図１に示した本実施の形態の半導体装置１のヒューズ素子構造が作製される。
【００３１】
図１０は、半導体装置１のヒューズ素子構造の適用例である可変抵抗回路５０を示す図である。この抵抗回路５０は、電極端子５１Ａ，５１Ｂ間を直列に接続された抵抗素子５３Ｒ，…，５３Ｒと、各抵抗素子５３Ｒに並列に接続されたヒューズ素子５２Ｈとを有するものである。ヒューズ素子５２Ｈは、本実施の形態のヒューズ素子構造を有している。溶断されるヒューズ素子５２Ｈの個数に応じて電極端子５１Ａ，５１Ｂ間の電気抵抗を可変に設定することができる。
【００３２】
なお、本実施の形態のヒューズ素子構造は、可変抵抗回路５０に限定されるものではなく、レーザトリミング用のヒューズ素子を用いる任意の回路に本実施の形態のヒューズ素子構造を適用することが可能である。
【００３３】
以上に説明したように本実施の形態のヒューズ素子構造では、下層絶縁膜１３の上面の凹部１３ｃにヒューズ配線２０Ｃが形成されるので、開口部１ｈの直下において層間絶縁膜２１は、ヒューズ配線２０Ｃの保護とレーザトリミング（ヒューズ配線２０Ｃの確実な溶断）とに必要な厚みＧｐを持つことができる。また、ヒューズ配線２０Ｃの周りの領域にダミー配線２０Ａ，２０Ｂが配置されるので、層間絶縁膜２１の厚みＧｐの制御を容易に行うことができる。その理由は以下のとおりである。
【００３４】
図１の従来のヒューズ素子構造では、トリミングヒューズ１１０の上面と開口部１００ｈの底面との間に絶縁膜の一定の厚みを確保するために、４層もの配線構造を形成する必要がある。これに対し、本実施の形態では、ダミー電極１２Ａ，１２Ｂの上面と半導体基板１０の上面１０ｓとの間の段差を利用して形成された凹部１３ｃにヒューズ配線２０Ｃが形成される。この厚みＧｐは、パッシベーション膜３１、充填膜２２Ｐ及び層間絶縁膜２１に対するエッチングにより形成されるものであるが、エッチングレートの制御がむずかしいため、厚みＧｐにバラツキが生じることがある。たとえば、パッシベーション膜３１に合わせてエッチング条件を最適化すれば、下層の層間絶縁膜２１のエッチング深さを制御することがむずかしく、これにより厚みＧｐにバラツキが生じてしまう。このような場合でも、開口部１ｈの直下にある凹部１３ｃは、開口部１ｈの周辺領域下の下層絶縁膜１３の上面１３ｔａ，１３ｔｂよりも低い位置に形成されるので、ヒューズ配線２０Ｃの上面がエッチングにより露出することを確実に防止することができる。よって、従来のヒューズ素子構造よりも少ない層数で開口部１ｈの直下に所望の厚みＧｐを確保することができる。
【００３５】
さらに、半導体基板１０とヒューズ配線２０Ｃとの間、並びに、素子分離構造（埋め込み絶縁膜１１Ａ，１１Ｂ）とヒューズ配線２０Ｃとの間に下層絶縁膜１３が介在するので、レーザトリミング時に照射されるレーザビームの過剰なエネルギーは、下層絶縁膜１３に吸収され、半導体基板１０や素子分離構造（埋め込み絶縁膜１１Ａ，１１Ｂ）にダメージを与えることを防止することができる。
【００３６】
したがって、本実施の形態のヒューズ素子構造は、レーザトリミングによる半導体装置１の特性劣化を抑制することができる。
【００３７】
以上、図面を参照して本発明の実施の形態について述べたが、これらは本発明の例示であり、上記以外の様々な形態を採用することもできる。たとえば、上記の埋め込み絶縁膜１１Ａ，１１Ｂは、ＬＯＣＯＳ法により形成されるフィールド酸化膜に限定されるものではない。たとえば、エッチングにより半導体基板１０に溝を形成し、当該溝内から上方に突出する素子分離用の埋め込み絶縁膜１１Ａ，１１Ｂを形成することもできる。
【符号の説明】
【００３８】
１  半導体装置、  １ｈ  レーザトリミング用の開口部、  １０  半導体基板、  １１Ａ，１１Ｂ  埋め込み絶縁膜、  １２Ａ，１２Ｂ  ダミー電極、  １３  下層絶縁膜、  ２０Ａ，２０Ｂ  メタル配線（ダミー配線）、  ２０Ｃ  ヒューズ配線、  ２１  層間絶縁膜、  ２２  充填膜、  ３０Ａ，３０Ｂ  メタル配線（ダミー配線）、  ３１  パッシベーション膜、  ４０  レジストパターン、  ５０  抵抗回路、  ５１Ａ，５１Ｂ  電極端子、  ５３Ｒ  抵抗素子。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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