(57)【要約】【課題】自己と他の半導体装置とを接続するための配線の断線を容易に検出することが可能な半導体装置を提供する。【解決手段】半導体チップ１は、電源ノード５と、接地ノードＧ１と、ワイヤ１３を接続するためのパッド１１と、ワイヤ１３による半導体チップ５１と半導体チップ５２との間の電気的接続の不良を検出するための検出回路１４とを備える。検出回路１４は、電源ノード５とパッド１１との間に設けられた電圧発生回路１４ａと、電源ノード５と接地ノードＧ１との間に設けられ、パッド１１に所定の電圧が印加されることでオンするスイッチ回路ＳＷとを含む。電圧発生回路１４ａは、ワイヤ１３によって半導体チップ５１と半導体チップ５２との間の電気的接続が不良である場合に、スイッチ回路ＳＷをオンするための電圧をパッド１１に印加する。【選択図】図３
2012163466.tif 000002
【特許請求の範囲】
【請求項１】
半導体装置であって、
電源ノードと、
接地ノードと、
前記半導体装置と他の半導体装置との間に接続されるべき導電体を、前記半導体装置に接続するためのパッドと、
前記導電体による前記半導体装置と前記他の半導体装置との間の電気的接続の不良を検出するための検出回路とを備え、
前記検出回路は、
前記電源ノードと前記パッドとの間に設けられて、前記導電体による前記半導体装置と前記他の半導体装置との間の前記電気的接続が不良である場合に、所定の電圧を前記パッドに印加するように構成された電圧発生回路と、
前記電源ノードと前記接地ノードとの間に設けられて、前記電圧発生回路によって前記パッドに前記所定の電圧が与えられた場合にオン状態となるように構成されたスイッチ回路とを含む、半導体装置。
【請求項２】
前記スイッチ回路は、
前記電源ノードに接続されて、テストモード信号に応答してオンおよびオフされる第１のトランジスタと、
前記第１のトランジスタと前記接地ノードとの間に接続されるとともに、前記パッドに結合されたゲートを有する第２のトランジスタとを含み、
前記電気的接続の検出が有効であることを前記テストモード信号が表わす場合に、前記第１のトランジスタはオン状態とされる一方で、前記テストモード信号が前記電気的接続の検出が無効であることを表わす場合に、前記第１のトランジスタはオフ状態とされる、請求項１に記載の半導体装置。
【請求項３】
前記電圧発生回路は、
前記電源ノードと前記パッドとの間に接続された抵抗回路を含む、請求項２に記載の半導体装置。
【請求項４】
前記抵抗回路は、
前記電源ノードに接続された抵抗素子と、
前記抵抗素子と前記パッドとの間に接続されて、前記テストモード信号に応答してオンおよびオフされる第３のトランジスタとを含み、
前記電気的接続の検出が有効であることを前記テストモード信号が表わす場合に、前記第３のトランジスタはオン状態とされる一方で、前記テストモード信号が前記電気的接続の検出が無効であることを表わす場合に、前記第３のトランジスタはオフ状態とされる、請求項３に記載の半導体装置。
【請求項５】
前記抵抗回路は、
前記電源ノードと前記パッドとの間に直列に接続されて、各々が前記テストモード信号に応じてオンおよびオフされる第３および第４のトランジスタを含み、
前記半導体装置は、
前記電気的接続の検出が有効であることを前記テストモード信号が表わす場合に、前記テストモード信号に基づいて、前記第３のトランジスタを駆動するための制御信号を生成する信号生成回路をさらに備え、
前記信号生成回路は、前記第３のトランジスタがフルオンした場合に前記第３のトランジスタに流れる電流よりも小さい電流が前記第３のトランジスタに流れるように、前記制御信号を生成し、
前記電気的接続の検出が有効であることを前記テストモード信号が表わす場合に、前記第４のトランジスタは、オン状態とされる一方で、前記テストモード信号が前記電気的接続の検出が無効であることを表わす場合に、前記第４のトランジスタはオフ状態とされる、請求項３に記載の半導体装置。
【請求項６】
前記抵抗回路は、
前記電源ノードと前記パッドとの間に接続されて、前記電気的接続の検出が有効であることを前記テストモード信号が表わす場合にオン状態となる第３のトランジスタを含み、
前記第３のトランジスタのチャネル長は、前記第１のトランジスタのチャネル長よりも大きい、請求項３に記載の半導体装置。
【請求項７】
前記半導体装置および前記他の半導体装置は、同一パッケージ内に実装される、請求項１に記載の半導体装置。
【請求項８】
前記半導体装置は、ロジックチップであり、
前記他の半導体装置は、メモリチップである、請求項７に記載の半導体装置。
【請求項９】
第１の半導体チップと、
第２の半導体チップと、
前記第１の半導体チップと前記第２の半導体チップとの間に接続される導電体とを備え、
前記第１の半導体チップは、
第１の電源ノードと、
接地ノードと、
前記導電体に接続される第１のパッドと、
前記導電体による前記第１の半導体チップと前記第２の半導体チップとの間の電気的接続の不良を検出するための検出回路とを含み、
前記検出回路は、
前記第１の電源ノードと前記第１のパッドとの間に設けられて、前記導電体による前記第１の半導体チップと前記第２の半導体チップとの間の前記電気的接続が不良である場合に、所定の電圧を前記第１のパッドに印加するように構成された電圧発生回路と、
前記第１の電源ノードと前記接地ノードとの間に設けられて、前記電圧発生回路によって前記第１のパッドに前記所定の電圧が与えられた場合にオン状態となるように構成されたスイッチ回路とを含む、半導体装置。
【請求項１０】
前記スイッチ回路は、
前記第１の電源ノードに接続されて、テストモード信号に応答してオンおよびオフされる第１のトランジスタと、
前記第１のトランジスタと前記接地ノードとの間に接続されるとともに、前記第１のパッドに結合されたゲートを有する第２のトランジスタとを含み、
前記電気的接続の検出が有効であることを前記テストモード信号が表わす場合に、前記第１のトランジスタはオン状態とされる一方で、前記テストモード信号が前記電気的接続の検出が無効であることを表わす場合に、前記第１のトランジスタはオフ状態とされる、請求項９に記載の半導体装置。
【請求項１１】
前記電圧発生回路は、
前記第１の電源ノードと前記第１のパッドとの間に接続された抵抗回路を含み、
前記第２の半導体チップは、
前記導電体に接続される第２のパッドと、
第２の電源ノードと、
前記第２のパッドから前記第２の電源ノードへと向かう向きが順方向となるように、前記第２のパッドと前記第２の電源ノードとの間に接続されたダイオードとを備える、請求項１０に記載の半導体装置。
【請求項１２】
前記抵抗回路は、
前記第１の電源ノードに接続された抵抗素子と、
前記抵抗素子と前記第１のパッドとの間に接続された第３のトランジスタとを含み、
前記電気的接続の検出が有効であることを前記テストモード信号が表わす場合に、前記第３のトランジスタはオン状態とされる一方で、前記テストモード信号が前記電気的接続の検出が無効であることを表わす場合に、前記第３のトランジスタはオフ状態とされる、請求項１１に記載の半導体装置。
【請求項１３】
前記抵抗回路は、
前記第１の電源ノードと前記第１のパッドとの間に直列に接続され、各々が前記テストモード信号に応じてオンおよびオフされる第３および第４のトランジスタを含み、
前記第１の半導体チップは、
前記電気的接続の検出が有効であることを前記テストモード信号が表わす場合に、前記テストモード信号に基づいて、前記第３のトランジスタを駆動するための制御信号を生成する信号生成回路をさらに備え、
前記信号生成回路は、前記第３のトランジスタがフルオンした場合に前記第３のトランジスタに流れる電流よりも小さい電流が前記第３のトランジスタに流れるように、前記制御信号を生成し、
前記電気的接続の検出が有効であることを前記テストモード信号が表わす場合に、前記第４のＰＭＯＳトランジスタは、オン状態とされる一方で、前記テストモード信号が前記電気的接続の検出が無効であることを表わす場合に、前記第４のトランジスタはオフ状態とされる、請求項１１に記載の半導体装置。
【請求項１４】
前記抵抗回路は、
前記第１の電源ノードと前記第１のパッドとの間に接続されて、前記テストモード信号が有効である場合にオン状態となる第３のトランジスタを含み、
前記第２のＰＭＯＳトランジスタのチャネル長は、前記第１のトランジスタのチャネル長よりも大きい、請求項１１に記載の半導体装置。
【請求項１５】
前記第１および第２の半導体チップは、同一パッケージ内に実装される、請求項９に記載の半導体装置。
【請求項１６】
前記第１の半導体チップは、ロジックチップであり、
前記第２の半導体チップは、メモリチップである、請求項１５に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数の半導体チップを有する半導体装置に関する。特に本発明は、２つの半導体チップを接続する配線の良否を検出する機能を有する半導体装置に関する。
【背景技術】
【０００２】
複数の半導体チップが同一のパッケージに搭載した半導体製品がある。このような製品ではパッケージの端子（ピン）の数を削減することが求められる。したがって、２つの半導体チップ間で伝達される信号を、パッケージの外部ピンに結合させることが難しい。このような理由によって、内部配線、すなわちパッケージの内部に設けられた配線によって、それら２つのチップが接続される。
【０００３】
２つの半導体チップが良品であっても、それらを接続する内部配線に不良が存在する場合には半導体製品は不良となる。内部配線は外部端子には接続されていない。このため、２つのチップの動作を機能テストによって確認することにより、内部配線の良否が確認されていた。
【０００４】
しかし機能テストの場合には、半導体チップの不良と内部配線の不良とを区別することは困難である。このため、機能テストによって不良品と判別された半導体製品を解析する場合、不良原因を特定するために非常に多くの労力を要していた。
【０００５】
したがって、２つの半導体チップ間を接続する配線の断線を容易に検出するための技術が提案されている。たとえば特開２００８−１２２３３８号公報（特許文献１）に開示された検査方法は、ＩＣ（集積回路）間あるいは回路ブロック間を接続する配線に静的電流を流し、その電流の変化によって配線の異常を検出する。
【０００６】
たとえば、特開平１１−１８３５４８号公報（特許文献２）は、２つのＩＣの間の接続を試験する試験方法を開示する。すなわち、試験方法は、前段のＩＣの電源と後段のＩＣの電源との間に電圧差を発生させる。２つのＩＣの間の接続が正常である場合には、前段のＩＣの電源から、前段のＩＣの出力端子、配線、後段のＩＣの入力端子を経由して後段のＩＣの電源へと電流（リーク電流）が流れる。この電流に基づいて、接続状態が確認される。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００８−１２２３３８号公報
【特許文献２】特開平１１−１８３５４８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
特開２００８−１２２３３８号公報（特許文献１）および特開平１１−１８３５４８号公報（特許文献２）に記載の方法によれば、２つの半導体チップの間の配線が正常である場合には電流が流れるのに対して、その配線が断線している場合には電流が流れない。このような検査方法では、２つの半導体チップ間の配線の数が多い場合には、それら配線に流れる電流の合計値が大きくなる。１本の配線が断線した場合には、その合計値が減少する。しかしながら電流の減少量は、正常の場合における電流の合計値に対して小さい。このため、上記の方法によれば、内部配線が断線したことを容易に検出することは難しい。
【０００９】
本発明の目的は、自己と他の半導体装置とを接続するための配線の断線を容易に検出することが可能な半導体装置を提供することである。
【課題を解決するための手段】
【００１０】
この発明のある実施の形態によれば、半導体装置は、電源ノードと、接地ノードと、当該半導体装置と他の半導体装置との間に接続されるべき導電体を、当該半導体装置に接続するためのパッドと、導電体による当該半導体装置と他の半導体装置との間の電気的接続の不良を検出するための検出回路とを備える。検出回路は、電源ノードとパッドとの間に設けられて、導電体による当該半導体装置と他の半導体装置との間の電気的接続が不良である場合に、所定の電圧をパッドに印加するように構成された電圧発生回路と、電源ノードと接地ノードとの間に設けられて、電圧発生回路によってパッドに所定の電圧が与えられた場合にオン状態となるように構成されたスイッチ回路とを含む。
【００１１】
この発明の他の実施の形態によれば、半導体装置は、第１の半導体チップと、第２の半導体チップと、第１の半導体チップと第２の半導体チップとの間に接続される導電体とを備える。第１の半導体チップは、第１の電源ノードと、接地ノードと、導電体に接続される第１のパッドと、導電体による第１の半導体チップと第２の半導体チップとの間の電気的接続の不良を検出するための検出回路とを含む。検出回路は、第１の電源ノードと第１のパッドとの間に設けられて、導電体による第１の半導体チップと第２の半導体チップとの間の電気的接続が不良である場合に、所定の電圧を第１のパッドに印加するように構成された電圧発生回路と、第１の電源ノードと接地ノードとの間に設けられて、電圧発生回路によって第１のパッドに所定の電圧が与えられた場合にオン状態となるように構成されたスイッチ回路とを含む。
【発明の効果】
【００１２】
上記の実施の形態によれば、自己と他の半導体装置とを接続するための配線の断線を容易に検出することが可能な半導体装置を実現できる。
【図面の簡単な説明】
【００１３】
【図１】実施の形態１に係る半導体装置の概略的な構成を示したブロック図である。
【図２】図１に示した半導体チップ５１，５２が実装されたパッケージの一例を示した図である。
【図３】実施の形態１に係る断線検出回路およびその周辺部分の構成を示した図である。
【図４】パッド１１，１２を接続するワイヤが正常であるときの検出回路１４の動作を説明するための図である。
【図５】パッド１１，１２を接続するワイヤが断線した場合の検出回路１４の動作を説明するための図である。
【図６】実施の形態２に係る断線検出回路およびその周辺部分の構成を示した図である。
【図７】図６に示す信号Ｖｒｅｆを発生させるための回路の構成を示した図である。
【図８】実施の形態２に係る検出回路１４の動作を説明するための図である。
【図９】実施の形態３に係る断線検出回路およびその周辺部分の構成を示した図である。
【図１０】図９に示したＰＭＯＳトランジスタ１５，３０を模式的に説明した平面図である。
【図１１】実施の形態４に係る半導体装置の構成を模式的に示した図である。
【図１２】実施の形態５に係る半導体製品のパッケージの一例を示した図である。
【図１３】実施の形態５に係る半導体製品のパッケージの他の例を示した図である。
【図１４】実施の形態６に係る半導体装置の概略的な構成を示したブロック図である。
【図１５】実施の形態６に係る断線検出回路およびその周辺部分の構成を示した図である。
【発明を実施するための形態】
【００１４】
以下、この発明の実施の形態について図面を参照して詳しく説明する。なお、同一または相当する部分には同一の参照符号を付して、その説明を繰返さない。
【００１５】
［実施の形態１］
図１は、実施の形態１に係る半導体装置の概略的な構成を示したブロック図である。図１を参照して、半導体装置５０は、半導体チップ５１，５２を備える。半導体チップ５１，５２の種類は特に限定されるものではない。
【００１６】
半導体装置５０は、複数のワイヤ１３をさらに備える。複数のワイヤ１３の各々は、半導体チップ５１と半導体チップ５２との間に接続されて、半導体チップ５１と半導体チップ５２との間で信号を伝達する。
【００１７】
半導体チップ５１は、回路ブロック５１ａと、入出力部５１ｂと、複数の検出回路１４とを備える。入出力部５１ｂは、複数の出力回路１ａ，１ｂと、複数の入力回路１ｃと、複数の出力回路１ａ，１ｂおよび複数の入力回路１ｃにそれぞれ対応して設けられた複数のパッド１１とを備える。
【００１８】
半導体チップ５２は、回路ブロック５２ａと、入出力部５２ｂとを備える。入出力部５２ｂは、複数の入力回路２ａ，２ｂと、複数の出力回路２ｃと、複数の入力回路２ａ，２ｂおよび複数の出力回路２ｃにそれぞれ対応して設けられた複数のパッド１２とを備える。ワイヤ１３は半導体チップ５１のパッド１１と半導体チップ５２のパッド１２との間に接続される。したがって、ワイヤ１３を伝達する信号は、半導体装置５０の外部ピン（図示せず）とは結合されない。
【００１９】
出力回路１ａ，１ｂの各々は、回路ブロック５１ａから送られた信号を、パッド１１を通じて半導体チップ５１の外部へと出力する。複数の入力回路２ａ，２ｂの各々は、対応するワイヤ１３および対応するパッド１２を通じて信号を受信する。回路ブロック５２ａは、複数の入力回路２ａ，２ｂの各々が受信した信号に応答して動作する。
【００２０】
また、複数の出力回路２ｃの各々は、回路ブロック５２ａから送られた信号を、パッド１２を通じて半導体チップ５２の外部へと出力する。複数の入力回路１ｃの各々は、対応するワイヤ１３および対応するパッド１１を通じて信号を受信する。
【００２１】
複数の検出回路１４は、複数のワイヤ１３にそれぞれ対応して半導体チップ５１に設けられて、対応するワイヤ１３による半導体チップ５１，５２間の電気的接続の不良を検出する。以下の説明においては、このような不良の一例として、ワイヤの断線を示す。ただし、ワイヤ１３とパッド１１との接続が不良であること、あるいはワイヤ１３とパッド１２との接続が不良であることも上記の「不良」に含みうる。
【００２２】
さらに、本明細書では「配線」とは２つの半導体チップの間で信号を伝達するための導電体、言い換えれば２つの半導体チップを電気的に接続するための導電体を意味する。したがって「配線」の形態は特に限定されるものではない。図１に示したワイヤ１３は「配線」の１つの実施形態である。
【００２３】
なお、図１に示された半導体チップ５１は、２種類の出力回路を有しているが、同一の構成の出力回路が半導体チップ５１に用いられてもよい。同様に、同一の構成の入力回路が半導体チップ５２に用いられてもよい。出力回路および入力回路の構成は、半導体チップ５１，５２の間での信号の伝送の態様に依存して決定される。さらに出力回路および対応する入力回路の数は特に限定されるものではない。
【００２４】
図２は、図１に示した半導体チップ５１，５２が実装されたパッケージの一例を示した図である。図２を参照して、半導体チップ５１，５２は、たとえばＱＦＰ（Quad Flat Package）タイプのパッケージに実装される。具体的に説明すると、半導体チップ５１，５２は、ダイパッド５４に実装されて、樹脂５３によって封止される。半導体チップ５１，５２は外部端子５５を通じて外部と信号をやり取りする。ワイヤ１３により、半導体チップ５１，５２間で信号が伝達される。ただしワイヤ１３は外部端子５５には接続されていない。このためワイヤ１３の断線を検出するための回路が半導体チップ５１に配置される。
【００２５】
図３は、実施の形態１に係る断線検出回路およびその周辺部分の構成を示した図である。図３を参照して、検出回路１４は、半導体チップ５１に設けられて、出力回路１ａとパッド１１とを接続する配線に接続される。検出回路１４は、電源ノード５と接地ノードＧ１との間に設けられたスイッチ回路ＳＷと、電圧発生回路１４ａとを備える。
【００２６】
スイッチ回路ＳＷは、電源ノード５と接地ノードＧ１との間に直列に接続されたＰＭＯＳトランジスタ１５およびＮＭＯＳトランジスタ１７を含む。電源ノード５および接地ノードＧ１の各々は、図２で示した外部端子５５に接続される。
【００２７】
ＰＭＯＳトランジスタ１５のゲートにはテストモード信号／φＴＭが入力される。テストモード信号／φＴＭは、たとえば半導体チップ５１の回路ブロック５１ａ（図１参照）によって生成され、半導体チップ５１のモードを、ワイヤ１３の断線を検出するテストモードと、それ以外のモード（たとえば通常モードを含む）との間で切換える。テストモード時には信号／φＴＭが有効となる一方で、テストモード以外のモードでは、信号／φＴＭが無効となる。本発明の実施の形態では、信号／φＴＭのレベルがＬレベルのときに信号／φＴＭは有効であり、信号／φＴＭのレベルがＨレベルのときに信号／φＴＭは無効である。
【００２８】
ＮＭＯＳトランジスタ１７のゲートは、ノードＮ１を介してパッド１１に接続されている。このためノードＮ１の電圧はパッド１１の電圧に実質的に等しい。
【００２９】
ワイヤ１３が断線した場合に、電圧発生回路１４ａは、スイッチ回路ＳＷをオンするための所定の電圧を発生させる。電圧発生回路１４ａは、抵抗素子１８と、ＰＭＯＳトランジスタ１６とを含む。抵抗素子１８とＰＭＯＳトランジスタ１６とは、電源ノード５とパッド１１との間に直列に接続される。抵抗素子１８の一方端は電源ノードに接続される。ＰＭＯＳトランジスタ１６は、抵抗素子１８の他方端とパッド１１との間に接続される。ＰＭＯＳトランジスタ１６のゲートには上記のテストモード信号／φＴＭが入力される。
【００３０】
出力回路１ａは、ＰＭＯＳトランジスタ３およびＮＭＯＳトランジスタ４を含む。ＰＭＯＳトランジスタ３およびＮＭＯＳトランジスタ４は電源ノード５と接地ノードＧ１との間に直列に接続される。
【００３１】
一方、半導体チップ５２は、ワイヤ１３に接続されたパッド１２と、入力回路２ａとを含む。入力回路２ａは、保護ダイオード６，７と、ＰＭＯＳトランジスタ８と、ＮＭＯＳトランジスタ９とを含む。
【００３２】
保護ダイオード６のアノードはパッド１２に接続される。保護ダイオード６のカソードは電源ノード１０に接続される。保護ダイオード７のアノードは接地ノードＧ２に接続される。保護ダイオード７のカソードはパッド１２に接続される。
【００３３】
ＰＭＯＳトランジスタ８とＮＭＯＳトランジスタ９とは、電源ノード１０と接地ノードＧ２との間に直列に接続される。ＰＭＯＳトランジスタ８のゲートおよびＮＭＯＳトランジスタ９のゲートは、ともにパッド１２に接続される。
【００３４】
次に、図３に示した検出回路１４の動作について説明する。図４は、パッド１１，１２を接続するワイヤが正常であるときの検出回路１４の動作を説明するための図である。図４を参照して、ワイヤ１３の断線を検査するときには、まず、半導体チップ５１の電源ノード５の電圧を半導体チップ５２の電源ノード１０の電圧よりも高くする。具体例を示すと、半導体チップ５１の電源ノード５に、適切な所定の電圧（たとえば３．３Ｖ）を印加するとともに、半導体チップ５２の電源ノード１０の電圧を０Ｖに設定する。
【００３５】
次にテストモード信号／φＴＭの電圧レベルをＬレベルに設定する。ＰＭＯＳトランジスタ１６は、Ｌレベルのテストモード信号／φＴＭによりオンする。ワイヤ１３が正常である場合には、パッド１１，１２がワイヤ１３により電気的に接続されている。さらに、電源ノード５の電圧が、電源ノード１０の電圧よりも高い。したがって、抵抗素子１８、ＰＭＯＳトランジスタ１６、パッド１１、ワイヤ１３、パッド１２および保護ダイオード６を介して、電源ノード５から電源ノード１０へと電流Ｉ１が流れる。図４に示した破線の矢印は電流Ｉ１の経路を示す。
【００３６】
抵抗素子１８の抵抗値は、保護ダイオード６に順方向電流が流れるときの保護ダイオード６の抵抗値に比べて著しく大きい。たとえば抵抗素子１８の抵抗値は１０ＭΩである。したがって破線の矢印に示されるように電流Ｉ１が流れる場合、電圧発生回路１４ａは、パッド１１にほぼ０Ｖの電圧を発生させる。このため、ノードＮ１の電圧もほぼ０Ｖである。
【００３７】
ＰＭＯＳトランジスタ１５はＬレベルのテストモード信号／φＴＭによりオンする。しかしながら、ノードＮ１の電圧は、ＮＭＯＳトランジスタのしきい値電圧よりも低い（ほぼ０Ｖである）ため、ＮＭＯＳトランジスタ１７はオフしている。したがってスイッチ回路ＳＷはオフ状態である。
【００３８】
この場合には、主として検出回路１４に流れる電流Ｉ１は、抵抗素子１８およびＰＭＯＳトランジスタ１６を流れる電流となる。しかしながら抵抗素子１８の抵抗値が高いために、この電流Ｉ１は微小な電流となる。たとえば、抵抗素子１８の抵抗値が１０ＭΩであり、電源ノード５の電圧が３．３Ｖであり、電源ノード１０の電圧が０Ｖである場合には、抵抗素子１８に流れる電流Ｉ１は、およそ０．３３（μＡ）と見積もられる。
【００３９】
図５は、パッド１１，１２を接続するワイヤが断線した場合の検出回路１４の動作を説明するための図である。図５を参照して、ワイヤ１３が何らかの理由によって断線した場合には、電流がパッド１１からパッド１２へと流れない。この場合、抵抗素子１８およびＰＭＯＳトランジスタ１６を流れる電流によってノードＮ１が充電される。これによりパッド１１の電圧およびノードＮ１の電圧は、ＮＭＯＳトランジスタ１７のしきい値電圧を上回る電圧（Ｈ（High）レベルの電圧）となる。たとえば、ノードＮ１の電圧は、電源ノード５の電圧（たとえば３．３Ｖ）にほぼ等しい。この場合、ＮＭＯＳトランジスタ１７がオンする。
【００４０】
上記のように、ＰＭＯＳトランジスタ１５は、Ｌレベルのテストモード信号／φＴＭによってオンする。ＮＭＯＳトランジスタ１７がオンすることでスイッチ回路ＳＷがオンする。すなわちワイヤ１３が断線した場合には、電圧発生回路１４ａはスイッチ回路ＳＷをオンさせるための所定の電圧をパッド１１に印加する。
【００４１】
スイッチ回路ＳＷがオンすることにより、電源ノード５から接地ノードＧ１に向かって電流Ｉ２が流れる。ＰＭＯＳトランジスタ１５およびＮＭＯＳトランジスタ１７の各々のオン抵抗は小さい。したがって電源ノード５から接地ノードＧ１に向かって流れる電流Ｉ２は、図４に示した電流Ｉ１、すなわち、ワイヤ１３が正常である場合にパッド１１からパッド１２に向かって流れる電流に比べて大きい。たとえば電流Ｉ２は数ｍＡである。
【００４２】
このように、ワイヤ１３が断線しているか否かによって、電源ノード５から流れ出る電流の大きさが異なる。したがって、電源ノード５から流れ出る電流の値を測定することによって、ワイヤ１３が断線しているか否かを容易に検出できる。電源ノード５は外部端子に接続されている。したがって、当該外部端子に所定の電圧を与えて、その端子を流れる電流を検出することによって、ワイヤ１３が断線しているか否かを容易に検出できる。
【００４３】
以上のように実施の形態１によれば、第１の半導体チップと第２の半導体チップとを接続するワイヤが断線した場合には、第１の半導体チップの電源ノード（電源端子）から流出する電流が増大する。したがって、電源ノードから流出する電流を測定することによって、ワイヤの断線故障を容易に検出することができる。
【００４４】
ここで、ワイヤが断線した場合に電源端子から流れ出る電流が減少するように検出回路を構成したと仮定する。第１の半導体チップと第２の半導体チップとを接続するワイヤの本数が複数本であり、それらのワイヤの全てが正常である場合には、電源端子から流れ出る電流が大きい。複数本のワイヤのうちの１本のワイヤが断線したときの電流の減少量は、複数本のワイヤのすべてが正常の場合における電流値に比べて小さい。このため、１本のワイヤの断線を検出することが困難となる。
【００４５】
これに対して実施の形態１によれば、複数本のワイヤが正常であるときの電流値は小さい一方で、複数本のワイヤのうち少なくとも１本が断線した場合に電流が増大する。したがって実施の形態１によれば、容易に断線故障を検出することができる。
【００４６】
さらに実施の形態１によれば、テストモード信号／φＴＭが有効である場合（信号／φＴＭのレベルがＬレベルである場合）に、スイッチ回路ＳＷは、パッド１１の電圧（ノードＮ１の電圧）に応じてオンおよびオフする。一方、テストモード信号／φＴＭが無効である場合（信号／φＴＭのレベルがＨレベルである場合）には、ＰＭＯＳトランジスタ１５はオフ状態となる。このため、ワイヤ１３が断線しているか否かにかかわらずスイッチ回路ＳＷはオフ状態となる。
【００４７】
このように、テストモード信号によって、検出回路１４の機能を有効にするか、または無効にするかを切換える。たとえば検出回路１４の機能が常時有効である場合には、通常モードにおいて、検出回路１４が半導体チップ５１あるいは半導体チップ５２の動作に何らかの影響を及ぼす可能性が考えられる。実施の形態１によれば、通常モードでは、テストモード信号／φＴＭを無効にする。これによって、検出回路１４に起因する何らかの影響が半導体チップ５１あるいは半導体チップ５２の動作に及ぶ可能性を小さくすることができる。
【００４８】
［実施の形態２］
実施の形態２に係る半導体製品の全体構成は図１に示された構成と同様である。実施の形態２は、断線検出回路に含まれる電圧発生回路の構成の点において実施の形態１と異なる。
【００４９】
実施の形態１では、電圧発生回路は、高い抵抗値を有する抵抗素子を含む。しかしながら一般に抵抗値が高いほど抵抗素子のレイアウト面積が大きくなる。このため実施の形態１に係る検出回路の場合、そのレイアウト面積が大きくなる可能性がある。図１に示されるように、断線検出回路は、半導体チップ５１と半導体チップ５２とを接続するワイヤごとに半導体チップ５１に設けられる。すべての断線検出回路のレイアウト面積の合計は、ワイヤの本数が多くなるほど大きくなる。したがって実施の形態１に係る検出回路の構成によれば、半導体チップ５１のサイズが増大することが懸念される。実施の形態２では、断線検出回路のレイアウト面積を縮小可能な構成について説明される。
【００５０】
図６は、実施の形態２に係る断線検出回路およびその周辺部分の構成を示した図である。図３および図６を参照して、実施の形態２に係る断線検出回路は、電圧発生回路１４ａに代えて電圧発生回路１４ｂを備える点において実施の形態１に係る断線検出回路と異なる。電圧発生回路１４ｂは、抵抗素子１８に代えてＰＭＯＳトランジスタ２０を備える点において電圧発生回路１４ａと異なる。ＰＭＯＳトランジスタ２０のゲートには、信号Ｖｒｅｆが入力される。信号Ｖｒｅｆは、以下に説明する信号発生回路によって発生される。
【００５１】
図７は、図６に示す信号Ｖｒｅｆを発生させるための回路の構成を示した図である。図７を参照して、信号発生回路２１およびテストモード設定回路２８は、回路ブロック５１ａに含まれる。信号発生回路２１は、抵抗素子２２と、ＰＭＯＳトランジスタ２３と、ＮＭＯＳトランジスタ２４，２５と、ＰＭＯＳトランジスタ２６とを備える。
【００５２】
抵抗素子２２の一方端は電源ノード５に接続される。抵抗素子２２は、抵抗素子１８と同様に高い抵抗値を有する。
【００５３】
ＰＭＯＳトランジスタ２３は、抵抗素子２２の他方端とＮＭＯＳトランジスタのドレインとの間に接続される。ＰＭＯＳトランジスタ２３のゲートには、テストモード信号／φＴＭが入力される。テストモード設定回路２８は、テストモード信号／φＴＭを発生させる。テストモード設定回路２８は、たとえば半導体チップ５１の外部からの信号によりテストモード信号／φＴＭのレベルをＬレベルとＨレベルとの間で切換える。図６に示されるように、信号Ｖｒｅｆは、検出回路１４のスイッチ回路ＳＷに入力される。
【００５４】
ＮＭＯＳトランジスタ２４，２５は、カレントミラー回路を構成する。ＮＭＯＳトランジスタ２４のドレインは、ＮＭＯＳトランジスタ２４，２５の各々のゲートに接続される。ＮＭＯＳトランジスタ２５のドレインは、ノードＮ２において、ＰＭＯＳトランジスタ２６のゲートおよびドレインに接続される。ＰＭＯＳトランジスタ２６のソースは電源ノード５に接続される。信号Ｖｒｅｆは、ノードＮ２から出力されて、図６に示す検出回路１４（より具体的には電圧発生回路１４ｂ）に入力される。
【００５５】
なお、実施の形態２に係る半導体製品の他の部分の構成は、実施の形態１に係る半導体製品の対応する部分の構成と同様であるので、以後の説明は繰返さない。
【００５６】
図８は、実施の形態２に係る検出回路１４の動作を説明するための図である。ワイヤ１３の断線を検出する場合には、テストモード信号／φＴＭのレベルがＬレベルに設定される。これによりＰＭＯＳトランジスタ２６がオンする。ＰＭＯＳトランジスタ２６がオンすることによって抵抗素子２２、ＰＭＯＳトランジスタ２３およびＮＭＯＳトランジスタ２４に電流Ｉｏが流れる。抵抗素子２２の抵抗値が高い（たとえば抵抗値は１０ＭΩである）ため、この電流Ｉｏは微小な電流となる。
【００５７】
ＮＭＯＳトランジスタ２４，２５はカレントミラー回路を構成するので、抵抗素子２２に流れる電流Ｉｏと同じ大きさの電流（電流Ｉｏと表記する）がＮＭＯＳトランジスタ２５に流れる。ＰＭＯＳトランジスタ２６およびＮＭＯＳトランジスタ２５は電源ノード５と接地ノードＧ１との間に直列に接続されているので、ＰＭＯＳトランジスタ２６に流れる電流は、Ｉｏである。
【００５８】
信号Ｖｒｅｆの電圧は、電流ＩｏがＰＭＯＳトランジスタ２６に流れるためのＰＭＯＳトランジスタ２６のゲート電圧に等しい。電流Ｉｏが小さいため、電源ノード５の電圧と信号Ｖｒｅｆの電圧との差は小さい。すなわち信号Ｖｒｅｆの振幅が制限される。
【００５９】
図６を参照して、信号ＶｒｅｆがＰＭＯＳトランジスタ２０のゲートに入力される。信号Ｖｒｅｆの振幅が制限されているため、ＰＭＯＳトランジスタ２０の抵抗値は高くなる。このときにＰＭＯＳトランジスタ２０に流れる電流は、ＰＭＯＳトランジスタ２０がフルオンしたときにＰＭＯＳトランジスタ２０に流れる電流に比べて極めて小さい。すなわちＰＭＯＳトランジスタ２０は、抵抗素子１８と同様に抵抗回路として機能する。実施の形態１と同じく、ワイヤ１３の断線時には、電圧発生回路１４ｂは、スイッチ回路ＳＷをオンさせる所定の電圧をパッド１１（ノードＮ１）に発生させる。
【００６０】
信号発生回路２１は、複数の検出回路１４に信号Ｖｒｅｆを一括して供給する。このため、複数の検出回路１４と同数の信号発生回路を設けなくてもよい。さらに複数の検出回路１４の回路の各々は、大きなレイアウト面積を必要とする抵抗素子を含まない。したがって実施の形態２によれば、ワイヤの断線を容易に検出できるだけでなく、チップサイズの増大を回避することもできる。
【００６１】
［実施の形態３］
実施の形態３に係る半導体製品の全体構成は図１に示された構成と同様である。実施の形態３は、断線検出回路に含まれる電圧発生回路の構成の点において実施の形態１と異なる。
【００６２】
図９は、実施の形態３に係る断線検出回路およびその周辺部分の構成を示した図である。図３および図９を参照して、実施の形態３に係る断線検出回路は、電圧発生回路１４ａに代えてＰＭＯＳトランジスタ３０を備える点において実施の形態１に係る断線検出回路と異なる。ＰＭＯＳトランジスタ３０は、図３に示した電圧発生回路１４ａと同様の機能を有する。ＰＭＯＳトランジスタ３０のゲートには、テストモード信号／φＴＭが入力される。
【００６３】
図１０は、図９に示したＰＭＯＳトランジスタ１５，３０を模式的に説明した平面図である。図１０を参照して、「Ｄ」，「Ｓ」はＰＭＯＳトランジスタ１５，３０のドレイン領域およびソース領域をそれぞれ示す。「Ｇ」はＰＭＯＳトランジスタ１５，３０のゲート電極を示す。
【００６４】
ＰＭＯＳトランジスタ１５のチャネル幅およびＰＭＯＳトランジスタ３０のチャネル幅はともにＷである。一方、ＰＭＯＳトランジスタ１５のチャネル長Ｌ１よりも、ＰＭＯＳトランジスタ３０のチャネル長Ｌ２が大きい（Ｌ２＞Ｌ１）。ＰＭＯＳトランジスタ１５，３０は、同一の製造プロセスを経て形成される。従って、ＰＭＯＳトランジスタ１５，３０に与えられるゲート電圧が互いに等しい場合、ＰＭＯＳトランジスタ３０のオン抵抗は、ＰＭＯＳトランジスタ１５のオン抵抗よりも高い。
【００６５】
図９に戻り、ワイヤ１３の断線故障を検出する場合には、Ｌレベルのテストモード信号／φＴＭがＰＭＯＳトランジスタ１５，３０の各々のゲート電極に入力される。ＰＭＯＳトランジスタ３０のオン抵抗は、ＰＭＯＳトランジスタ１５のオン抵抗よりも高い。したがってＰＭＯＳトランジスタ３０に流れる電流は微小な電流となる。すなわち、テストモード信号／φＴＭのレベルがＬレベルの場合には、ＰＭＯＳトランジスタ３０は、抵抗素子１８（図３参照）と同じ機能を果たす。
【００６６】
テストモード信号／φＴＭのレベルがＨレベルである場合には、ＰＭＯＳトランジスタ３０がオフする。すなわち、この場合には、ＰＭＯＳトランジスタ３０は、ＰＭＯＳトランジスタ１６（図３参照）と同じ機能を果たす。
【００６７】
実施の形態３によれば、実施の形態１、２と同じく、ワイヤの断線を容易に検出できる。さらに実施の形態２と同じく、実施の形態３では、大きなレイアウト面積を必要とする抵抗素子が断線検出回路に含まれていない。実施の形態３では、大きなチャネル長を有するＰＭＯＳトランジスタが断線検出回路に含まれるものの、このＰＭＯＳトランジスタのレイアウト面積は、抵抗素子のレイアウト面積に比較して大幅に小さい。したがって実施の形態２と同様に、実施の形態３によればチップサイズの増大を回避することができる。
【００６８】
さらに実施の形態２では、テストモード信号／φＴＭから信号Ｖｒｅｆを生成するための回路が必要となる。実施の形態３では、このような回路を不要とすることができる。
【００６９】
［実施の形態４］
実施の形態４では、実施の形態１〜３のいずれかに係る断線検出回路を搭載した半導体製品の１つの具体的な形態を説明する。
【００７０】
図１１は、実施の形態４に係る半導体装置の構成を模式的に示した図である。図１１を参照して、半導体装置５０Ａは、半導体チップ６１，６２を備える。
【００７１】
半導体チップ６１は、ロジックチップである。半導体チップ６２は、メモリチップである。すなわち実施の形態４では、半導体装置５０Ａは、ロジックチップとメモリチップとを搭載したＳＩＰ（System In Package）として実現される。
【００７２】
具体的には、半導体チップ６１は、各種の論理演算を実行するロジック回路ブロック６１ａを備える。一方、半導体チップ６２は、情報を記憶するためのメモリ回路ブロック６２ａを備える。
【００７３】
検出回路１４は、ロジックチップ（半導体チップ６１）に配置されている。メモリチップ（半導体チップ６２）には検出回路１４が不要である。したがって、汎用のメモリチップをロジックチップ（半導体チップ６１）と組み合わせることができる。これにより、メモリチップの入手が容易となる。さらに、多様なＳＩＰ製品を低コストで実現できる。
【００７４】
［実施の形態５］
実施の形態５では、実施の形態１〜３のいずれかに係る断線検出回路を搭載した半導体製品の他のパッケージの例を説明する。
【００７５】
図１２は、実施の形態５に係る半導体製品のパッケージの一例を示した図である。図１２を参照して、半導体装置５０Ｂは、ＢＧＡ（Ball Grid Array）パッケージを有する。
【００７６】
半導体チップ５１，５２は基板５６に実装される。基板５６は多層配線基板であり、複数の配線５７を有する。半導体チップ５１のパッド１１と半導体チップ５２のパッド１２とは、ワイヤ１３および基板５６の配線５７によって接続される。また、外部端子としてボール電極５８が設けられる。半導体チップ５１，５２の各々は、ワイヤ１３、基板５６の配線５７を介してボール電極５８に接続される。
【００７７】
図１２に示された例の場合、半導体チップ５１と半導体チップ５２との接続が不良となる原因は、たとえば、ワイヤ１３の断線、基板５６の配線５７の断線、およびワイヤ１３と基板５６の配線５７との接続不良等である。半導体チップ５１が検出回路１４を備えていることにより、このような不良を検出できる。
【００７８】
図１３は、実施の形態５に係る半導体製品のパッケージの他の例を示した図である。図１３を参照して、半導体装置５０Ｃは、フリップチップボンド構造を有する。具体的には、半導体チップ５１，５２の各々は、ボール電極５９によって基板５６の配線５７に接続される。したがって半導体チップ５１のパッド１１および半導体チップ５２のパッド１２は、ボール電極５９および基板５６の配線５７によって互いに接続される。
【００７９】
図１３に示された例の場合、半導体チップ５１と半導体チップ５２との接続が不良となる原因は、たとえば、ボール電極５９と基板５６の配線５７との接続不良、あるいは基板５６の配線５７の断線等である。半導体チップ５１が検出回路１４を備えていることにより、このような不良を検出できる。
【００８０】
以上のように実施の形態５によれば、半導体装置のパッケージによらず、そのパッケージに収容された２つの半導体チップの間を接続する配線の不良を検出することができる。
【００８１】
［実施の形態６］
図１４は、実施の形態６に係る半導体装置の概略的な構成を示したブロック図である。図１４を参照して、複数の検出回路１４が半導体チップ５２に設けられる点で、半導体装置５０Ｄは半導体装置５０と異なる。具体的には、複数の検出回路１４はパッド１２と入力回路２ａ（または入力回路２ｂ）との間に設けられる。
【００８２】
図１５は、実施の形態６に係る断線検出回路およびその周辺部分の構成を示した図である。図１５を参照して、検出回路１４は、半導体チップ５２に設けられて、入力回路２ａとパッド１２とを接続する配線に接続される。この点において実施の形態６は実施の形態１と相違する。さらに、実施の形態６は、以下の点において実施の形態１と異なる。すなわち、スイッチ回路ＳＷは、電源ノード１０と接地ノードＧ２との間に設けられる。さらに、電圧発生回路１４ａを構成する抵抗素子１８とＰＭＯＳトランジスタ１６とは、電源ノード１０とパッド１２との間に直列に接続される。
【００８３】
実施の形態６に係る半導体製品の他の部分の構成は、実施の形態１に係る半導体製品の対応する内容と同じであるので以後の説明は繰返さない。
【００８４】
実施の形態６に係る構成によれば、ワイヤ１３の断線を検出する場合には、電源ノード１０に所定の電圧（たとえば３．３Ｖ、５Ｖ等であるがこれらに限定されない）が印加され、電源ノード５が接地される。テストモード信号／φＴＭのレベルがＬレベルに設定される。
【００８５】
ワイヤ１３が正常である場合、ＰＭＯＳトランジスタ３が、パッド１１から電源ノード５に順方向電流を流すダイオードとして機能する。したがって、パッド１２の電圧はほぼ０Ｖに等しい。このためスイッチ回路ＳＷがオフする。抵抗素子１８の抵抗値が大きいために、電源ノード１０から流れ出る電流は小さい。
【００８６】
一方、ワイヤ１３が断線した場合には、パッド１２の電圧およびノードＮ２の電圧レベルがＨレベルとなり、スイッチ回路ＳＷ（ＮＭＯＳトランジスタ１７）がオンする。したがって、電源ノード１０と接地ノードＧ２との間に、大きな電流が流れる。
【００８７】
このように、検出回路１４の動作は、半導体チップ５１に検出回路１４が配置される場合および半導体チップ５２に検出回路１４が配置される場合のいずれも同じである。したがって、実施の形態６によれば、電源ノード１０から流出する電流を測定することによって、ワイヤ１３の断線故障を容易に検出することができる。
【００８８】
また、実施の形態２に係る検出回路あるいは実施の形態３に係る検出回路を図１５に示された構成に適用することもできる。
【００８９】
また、実施の形態６に係る半導体装置のパッケージの種類は特に限定されず、実施の形態１と同様に、ＱＦＰパッケージでもよいし、実施の形態５と同様にＢＧＡパッケージあるいはフリップチップボンド構造でもよい。
【００９０】
今回開示された実施の形態はすべての点で例示であって制限的なものでないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【符号の説明】
【００９１】
１ａ，１ｂ，２ｃ  出力回路、１ｃ，２ａ，２ｂ  入力回路、３，８，１５，１６，２０，２３，２６，３０  ＰＭＯＳトランジスタ、４，９，１７，２４，２５  ＮＭＯＳトランジスタ、５，１０  電源ノード、６，７  保護ダイオード、１１，１２  パッド、１３  ワイヤ、１４  検出回路、１４ａ，１４ｂ  電圧発生回路、１８，２２  抵抗素子、２１  信号発生回路、２８  テストモード設定回路、５０，５０Ａ〜５０Ｄ  半導体装置、５１，５２，６１，６２  半導体チップ、５１ａ，５２ａ  回路ブロック、５１ｂ，５２ｂ  入出力部、５３  樹脂、５４  ダイパッド、５５  外部端子、５６  基板、５７  配線、５８，５９  ボール電極、６１ａ  ロジック回路ブロック、６２ａ  メモリ回路ブロック、Ｇ１，Ｇ２  接地ノード、Ｎ１，Ｎ２  ノード、ＳＷ  スイッチ回路。
【図１】
2012163466.tif 000003
【図２】
2012163466.tif 000004
【図３】
2012163466.tif 000005
【図４】
2012163466.tif 000006
【図５】
2012163466.tif 000007
【図６】
2012163466.tif 000008
【図７】
2012163466.tif 000009
【図８】
2012163466.tif 000010
【図９】
2012163466.tif 000011
【図１０】
2012163466.tif 000012
【図１１】
2012163466.tif 000013
【図１２】
2012163466.tif 000014
【図１３】
2012163466.tif 000015
【図１４】
2012163466.tif 000016
【図１５】
2012163466.tif 000017