(57)【要約】【課題】信頼性の高い低抵抗な半導体装置を提供する。【解決手段】実施形態の半導体装置の製造方法は、第１導電形の半導体層１の上に形成された第１導電形の第１の半導体層２の前記半導体層１とは反対側の第１の表面５上にポリシリコンを形成する工程と、前記ポリシリコンをエッチングする工程と、層間絶縁膜１１を形成する工程と、マスク１２を形成する工程と、前記層間絶縁膜１１をウエットエッチングする工程と、前記層間絶縁膜１１をドライエッチングする工程と、第１の電極２３を形成する工程と、第２の電極２２を形成する工程と、を備える。前記ウエットエッチングの工程で、リセス１３がゲート電極８上の前記層間絶縁膜１１の表面に形成される。前記ドライエッチングの工程で、前記マスク１２が除去された後に、前記リセス１３を有する前記層間絶縁膜１１の表面全体をドライエッチングによりエッチングする。【選択図】図６
2012160601.tif 000002
【特許請求の範囲】
【請求項１】
第１導電形の半導体層の上に形成された前記半導体層よりも第１導電形の不純物濃度が低い第１導電形の第１の半導体層の、前記半導体層とは反対側の第１の表面から前記第１の半導体層の内部に延伸するとともに、前記第１の表面に平行な第１の方向に延伸するトレンチが予め形成されており、前記トレンチの底面及び側壁上を覆うゲート絶縁膜が予め形成されており、前記トレンチの側壁の上端で前記ゲート絶縁膜と接続され前記第１の半導体層の第１の表面上を覆う絶縁膜が予め形成されており、前記ゲート絶縁膜を介して前記トレンチ内を埋め尽くすように前記絶縁膜を介して前記第１の半導体層の前記第１の表面上にポリシリコンを形成する工程と、
前記ポリシリコンから構成されるゲート電極が、その上面が前記第１の半導体層の前記第１の表面よりも前記トレンチの内側に位置するように前記ゲート絶縁膜を介して前記第１の方向に沿って前記トレンチ内に形成されるとともに、前記ポリシリコンから構成されるゲート配線層が、前記絶縁膜を介して前記第１の半導体層の前記第１の表面上に形成され、前記ゲート配線層は第１の部分を有し、前記第１の方向において前記ゲート電極の一端と前記ゲート配線層の前記第１の部分の一端とが前記第１の表面に垂直な方向で接続され、前記ゲート配線層の前記第１の部分は前記第１の方向と直交する第２の方向に延伸して形成されるように、前記ポリシリコンをエッチングする工程と、
前記ゲート電極の前記上面上、前記第１の半導体層の前記第１の表面上、及び前記ゲート配線層上を覆うように、層間絶縁膜を形成する工程と、
前記ゲート配線層の直上に前記層間絶縁膜を介して形成されたマスクが第１の部分を有し、前記マスクの前記第１の部分は、前記第１の方向において前記ゲート配線層の前記第１の部分を平面図にて露出しないように覆うとともに、前記ゲート配線層の前記第１の部分に沿って前記第２の方向に延伸して形成されるように、前記マスクを形成する工程と、
前記ゲート配線層の前記第１の部分に沿って前記第２の方向に延伸し前記ゲート電極上を交差する第１の側壁を有するリセスが前記ゲート電極上の前記層間絶縁膜の表面に形成され、前記リセスの底面に前記第１の半導体層の前記第１の表面が露出しないように、前記層間絶縁膜のうち前記マスクで覆われていない領域をウエットエッチングによりエッチングする工程と、
前記第１の半導体層の前記第１の表面のうち前記第２の方向で前記トレンチに隣接する部分及び前記トレンチの側壁の上端を前記リセスの前記底面に露出させて、前記ゲート電極の前記上面上で前記第１の半導体層の前記第１の表面より前記トレンチの内側に前記層間絶縁膜が残るように、前記マスクを除去した後、前記リセスを有する前記層間絶縁膜の表面全体をドライエッチングによりエッチングする工程と、
前記第１の表面とは反対側の前記半導体層の表面上に、前記半導体層に電気的に接続された第１の電極を形成する工程と、
前記ゲート電極の上に、前記ゲート電極と前記層間絶縁膜で絶縁され、前記第１の電極との間で前記ゲート電極により制御された電流が流れる第２の電極を形成する工程と、
を備えたことを特徴とする半導体装置の製造方法。
【請求項２】
第１導電形の半導体層の上に形成された前記半導体層よりも第１導電形の不純物濃度が低い第１導電形の第１の半導体層の、前記半導体層とは反対側の第１の表面から前記第１の半導体層の内部に延伸するとともに、前記第１の表面に平行な第１の方向に延伸するトレンチが予め形成されており、前記トレンチの底面及び側壁上を覆うゲート絶縁膜が予め形成されており、前記トレンチの側壁の上端で前記ゲート絶縁膜と接続され前記第１の半導体層の第１の表面上を覆う絶縁膜が予め形成されており、前記ゲート絶縁膜を介して前記トレンチ内を埋め尽くすように前記絶縁膜を介して前記第１の半導体層の前記第１の表面上にポリシリコンを形成する工程と、
前記ポリシリコンから構成されるゲート電極が、その上面が前記第１の半導体層の前記第１の表面よりも前記トレンチの内側に位置するように前記ゲート絶縁膜を介して前記第１の方向に沿って前記トレンチ内に形成されるとともに、前記ポリシリコンから構成されるゲート配線層が、前記絶縁膜を介して前記第１の半導体層の前記第１の表面上に形成され、前記ゲート配線層は第１の部分を有し、前記第１の方向において前記ゲート電極の一端と前記ゲート配線層の前記第１の部分の一端とが前記第１の表面に垂直な方向で接続され、前記ゲート配線層の前記第１の部分は前記第１の方向と直交する第２の方向に延伸して形成されるように、前記ポリシリコンをエッチングする工程と、
前記ゲート電極の前記上面上、前記第１の半導体層の前記第１の表面上、及び前記ゲート配線層上を覆うように、層間絶縁膜を形成する工程と、
前記ゲート配線層の直上に前記層間絶縁膜を介して形成されたマスクが第１の部分を有し、前記マスクの前記第１の部分は、前記第１の方向において前記ゲート配線層の前記第１の部分を平面図にて露出しないように覆うとともに、前記ゲート配線層の前記第１の部分に沿って前記第２の方向に延伸して形成されるように、前記マスクを形成する工程と、
前記ゲート配線層の前記第１の部分に沿って前記第２の方向に延伸し前記ゲート電極上を交差する第１の側壁を有するリセスが前記ゲート電極上の前記層間絶縁膜の表面に形成され、前記リセスの底面に前記第１の半導体層の前記第１の表面が露出しないように、前記層間絶縁膜のうち前記マスクで覆われていない領域をウエットエッチングによりエッチングする工程と、
前記第１の半導体層の前記第１の表面のうち前記第２の方向で前記トレンチに隣接する部分及び前記トレンチの側壁の上端を前記リセスの前記底面に露出させて、前記ゲート電極の前記上面上で前記第１の半導体層の前記第１の表面より前記トレンチの内側に前記層間絶縁膜が残るように、前記マスクを除去した後、前記リセスを有する前記層間絶縁膜の表面全体をドライエッチングによりエッチングする工程と、
前記第１の半導体層の前記第１の表面上に、前記トレンチの前記側壁で前記ゲート絶縁膜に隣接するように第２導電形の第２の半導体層を形成する工程と、
前記トレンチの前記側壁の上部で前記ゲート絶縁膜と隣接するように前記第１の半導体層よりも第１導電形不純物濃度が高い第１導電形の第３の半導体層を前記第２の半導体層の表面上に選択的に形成する工程と、
前記第１の表面とは反対側の前記半導体層の表面上に、前記半導体層に電気的に接続された第１の電極を形成する工程と、
前記第３の半導体層と前記ゲート電極の上に、前記第２の半導体層、前記第３の半導体層、及び前記第４の半導体層と電気的に接続された第２の電極を形成する工程と、
を備えたことを特徴とする半導体装置の製造方法。
【請求項３】
前記ポリシリコンをエッチングする工程において、
前記ゲート配線層を、前記ゲート配線層の前記第１の部分と直交して第１の方向に延伸する第２の部分を、前記第１の半導体層の前記第１の表面上に前記絶縁膜を介してさらに有するように形成し、
前記マスクを形成する工程において、
前記マスクを、前記第２の方向において前記ゲート配線層の前記第２の部分を平面図にて露出しないように覆い、前記ゲート配線層の前記第２の部分に沿って前記第１の方向に延伸する第２の部分をさらに有するように形成し、
前記ウエットエッチングの工程において、
前記リセスを、前記ゲート配線層の前記第２の部分に沿って前記第１の方向に延伸し、前記ゲート配線層の前記第２の部分と前記ゲート電極との間の前記第１の半導体層の前記第１の表面上に形成された第２の側壁を有するように形成することを特徴とする請求項２記載の半導体装置の製造方法。
【請求項４】
前記ドライエッチングの工程において、
前記第１の半導体層の前記第１の表面のうち前記リセスの前記第２の側壁と前記ゲート電極との間の部分を、さらに前記リセスの底面に露出させることを特徴とする請求項３記載の半導体装置の製造方法。
【請求項５】
前記第２の半導体層を形成する工程において、前記第１の半導体層の前記第１の表面に、前記トレンチの前記側壁で前記ゲート絶縁膜に隣接するように前記第２導電形の第２の半導体層を形成すると同時に、前記第１の半導体層の前記第１の表面のうち前記リセスの前記第２の側壁と前記ゲート電極との間の前記リセスの前記底面に露出させた前記部分に、第２導電形の第４の半導体層をさらに形成することを特徴とする請求項４記載の半導体装置の製造方法。
【請求項６】
前記第２の半導体層を形成する工程において、前記層間絶縁膜をドライエッチングによりエッチングする前記工程の後に、前記ゲート電極及び前記層間絶縁膜をマスクに用いて前記第１の半導体層の前記第１の表面上に第２導電形の不純物を注入することで、前記第２の半導体層及び前記第４の半導体層を同時に形成することを特徴とする請求項５記載の半導体装置の製造方法。
【請求項７】
前記第２導電形の不純物の注入を、イオン注入により行すことを特徴とする請求項６記載の半導体装置の製造方法。
【請求項８】
前記層間絶縁膜をドライエッチングによりエッチングする前記工程の後に、前記層間絶縁膜をマスクに用いて前記第２の半導体層よりも第２導電形不純物濃度が高い第２導電形の第５の半導体層を前記第４の半導体層の表面に選択的に形成する工程をさらに備えたことを特徴とする請求項５〜７のいずれか１つに記載の半導体装置の製造方法。
【請求項９】
前記リセスの前記第１の側壁又は前記第２の側壁は、前記第１の半導体層の前記第１の表面に対して垂直ではないことを特徴とする請求項３〜８のいずれか１つに記載の半導体装置の製造方法。
【請求項１０】
前記リセスの前記第１の側壁又は前記第２の側壁は、前記第１の半導体層側に向かうほど、前記ゲート配線層の前記第１の部分又は前記ゲート配線層の前記第２の部分から離れていくことを特徴とする請求項３〜８のいずれか１つに記載の半導体装置の製造方法。
【請求項１１】
前記リセスの前記第１の側壁又は前記第２の側壁は、前記第１の半導体層側に凹んでいることを特徴とする請求項１０記載の半導体装置の製造方法。
【請求項１２】
前記ゲート配線層の前記第１の部分と直交して第１の方向に延伸する第２の部分を、前記第１の半導体層の前記第１の表面上に前記絶縁膜を介してさらに形成し、
前記第１の半導体層の前記第１の表面上において、前記トレンチの前記側壁で前記ゲート絶縁膜に隣接する第２導電形の第２の半導体層をさらに形成し、前記ゲート電極と前記ゲート配線層の前記第２の部分との間に第２導電形の第４の半導体層をさらに形成し、
前記トレンチの前記側壁の上部で前記ゲート絶縁膜と隣接する第１導電形の第３の半導体層を前記第２の半導体層の表面上に選択的にさらに形成することを特徴とする請求項１記載の半導体装置の製造方法。
【請求項１３】
前記第２の半導体層及び前記第４の半導体層を、前記トレンチが形成される前に前記第１の半導体層の前記第１の表面上に形成することを特徴とする請求項１２記載の半導体装置の製造方法。
【請求項１４】
前記層間絶縁膜をドライエッチングによりエッチングする前記工程の後に、前記層間絶縁膜をマスクに用いて前記第２の半導体層よりも第２導電形不純物濃度が高い第２導電形の第５の半導体層を前記第４の半導体層の表面に選択的に形成する工程をさらに備えたことを特徴とする請求項１２又は１３に記載の半導体装置の製造方法。
【請求項１５】
前記ドライエッチングは、ＲＩＥであることを特徴とする請求項１〜１４のいずれか１つに記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Efffect Transistor）では、製造プロセスの微細化が進むことで、チップ内のチャネル密度があがり、低抵抗化が実現されている。トレンチ形ゲート電極を有するＭＯＳＦＥＴの方が、プレーナ形ゲート電極を有するＭＯＳＦＥＴよりも高密度にチャネルを形成することが可能なため、低抵抗のＭＯＳＦＥＴにはトレンチ形ゲート構造が有利である。また、トレンチ形ゲート構造のＭＯＳＦＥＴの方が、プレーナ形ゲート構造のＭＯＳＦＥＴよりもソース電極とソース層のコンタクト面積を大きくとることができるため、更に低抵抗化が可能となる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００９−３８２０８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
信頼性の高い低抵抗な半導体装置を提供する。
【課題を解決するための手段】
【０００５】
実施形態の半導体装置の製造方法は、第１導電形の半導体層の上に形成された前記半導体層よりも第１導電形の不純物濃度が低い第１導電形の第１の半導体層の前記半導体層とは反対側の第１の表面上にポリシリコンを形成する工程と、前記ポリシリコンをエッチングする工程と、層間絶縁膜を形成する工程と、マスクを形成する工程と、層間絶縁膜をウエットエッチングする工程と、層間絶縁膜をドライエッチングする工程と、第１の電極を形成する工程と、第２の電極を形成する工程と、を備える。
【０００６】
前記ポリシリコンを形成する前記工程では、前記第１の半導体層の前記半導体層とは反対側の第１の表面から前記第１の半導体層の内部に延伸するとともに、前記第１の表面に平行な第１の方向に延伸するトレンチが予め形成されている。前記トレンチの底面及び側壁上を覆うゲート絶縁膜が予め形成されている。前記トレンチの側壁の上端で前記ゲート絶縁膜と接続され前記第１の半導体層の第１の表面上を覆う絶縁膜が予め形成されている。前記ポリシリコンが、前記ゲート絶縁膜を介して前記トレンチ内を埋め尽くすように、前記絶縁膜を介して前記第１の半導体層の前記第１の表面上に形成される。
【０００７】
前記ポリシリコンをエッチングする前記工程では、前記ポリシリコンから構成されるゲート電極が、その上面が前記第１の半導体層の前記第１の表面よりも前記トレンチの内側に位置するように、前記ゲート絶縁膜を介して前記第１の方向に沿って前記トレンチ内に形成される。それとともに、前記ポリシリコンから構成されるゲート配線層が、前記絶縁膜を介して前記第１の半導体層の前記第１の表面上に形成され、前記ゲート配線層は第１の部分を有する。前記第１の方向において前記ゲート電極の一端と前記ゲート配線層の前記第１の部分の一端とが前記第１の表面に垂直な方向で接続される。前記ゲート配線層の前記第１の部分は、前記第１の方向と直交する第２の方向に延伸して形成される。
【０００８】
前記層間絶縁膜を形成する前記工程では、前記層間絶縁膜が、前記ゲート電極の前記上面上、前記第１の半導体層の前記第１の表面上、及び前記ゲート配線層上を覆うように形成される。
【０００９】
前記マスクを形成する前記工程では、前記マスクが前記ゲート配線層の直上に前記層間絶縁膜を介して形成されて第１の部分を有する。前記マスクの前記第１の部分は、前記第１の方向において前記ゲート配線層の前記第１の部分を平面図にて露出しないように覆うとともに、前記ゲート配線層の前記第１の部分に沿って前記第２の方向に延伸して形成される。
【００１０】
前記層間絶縁膜をウエットエッチングする前記工程では、前記層間絶縁膜のうち前記マスクで覆われていない領域をウエットエッチングによりエッチングして、リセスが、前記ゲート電極上の前記層間絶縁膜の表面に形成される。前記リセスは、前記ゲート配線層の前記第１の部分に沿って前記第２の方向に延伸し前記ゲート電極上を交差する第１の側壁を有する。前記第１の半導体層の前記第１の表面が、前記リセスの底面に露出しないように、前記層間絶縁膜がエッチングされる。
【００１１】
前記層間絶縁膜をドライエッチングする前記工程では、前記マスクが除去された後に、前記リセスを有する前記層間絶縁膜の表面全体をドライエッチングによりエッチングする。前記半導体基板の前記第１の表面のうち前記第２の方向で前記トレンチに隣接する部分及び前記トレンチの側壁の上端を前記リセスの前記底面に露出させる。
【００１２】
前記第１の電極を形成する前記工程では、前記第１の電極が、前記第１の表面とは反対側の前記半導体層の表面上に、前記半導体層に電気的に接続される。
【００１３】
前記第２の電極を形成する前記工程では、前記ゲート電極の上に、前記ゲート電極と前記層間絶縁膜で絶縁され、前記第１の電極との間で前記ゲート電極により制御された電流が流れる前記第２の電極が形成される。
【図面の簡単な説明】
【００１４】
【図１】第１の実施形態に係る半導体装置の平面図。
【図２】第１の実施形態に係る半導体装置の、（ａ）図１の平面図のＡ−Ａ線における断面図、（ｂ）図１の平面図のＢ−Ｂ線における断面図。
【図３】第１の実施形態に係る半導体装置の製造工程の一部の（ａ）図１の平面図のＡ−Ａ線における断面図、（ｂ）図１の平面図のＢ−Ｂ線における断面図。
【図４】第１の実施形態に係る半導体装置の製造工程の一部の（ａ）図１の平面図のＡ−Ａ線における断面図、（ｂ）図１の平面図のＢ−Ｂ線における断面図。
【図５】第１の実施形態に係る半導体装置の製造工程の一部の（ａ）図１の平面図のＡ−Ａ線における断面図、（ｂ）図１の平面図のＢ−Ｂ線における断面図。
【図６】第１の実施形態に係る半導体装置の製造工程の一部の（ａ）図１の平面図のＡ−Ａ線における断面図、（ｂ）図１の平面図のＢ−Ｂ線における断面図。
【図７】第１の実施形態に係る半導体装置の製造工程の一部の（ａ）図１の平面図のＡ−Ａ線における断面図、（ｂ）図１の平面図のＢ−Ｂ線における断面図。
【図８】第１の実施形態に係る半導体装置の製造工程の一部の（ａ）図１の平面図のＡ−Ａ線における断面図、（ｂ）図１の平面図のＢ−Ｂ線における断面図。
【図９】比較例の形態に係る半導体装置の製造工程の一部の（ａ）図１の平面図のＡ−Ａ線に相当する位置での断面図、（ｂ）図１の平面図のＢ−Ｂ線に相当する位置での断面図。
【図１０】比較例の形態に係る半導体装置の製造工程の一部の（ａ）図１の平面図のＡ−Ａ線に相当する位置での断面図、（ｂ）図１の平面図のＢ−Ｂ線に相当する位置での断面図。
【図１１】比較例の形態に係る半導体装置の製造工程の一部の（ａ）図１の平面図のＡ−Ａ線に相当する位置での断面図、（ｂ）図１の平面図のＢ−Ｂ線に相当する位置での断面図。
【図１２】比較例の形態に係る半導体装置の、（ａ）図１の平面図のＡ−Ａ線に相当する位置での断面図、（ｂ）図１の平面図のＢ−Ｂ線に相当する位置での断面図。
【発明を実施するための形態】
【００１５】
以下、本発明の実施の形態について図を参照しながら説明する。実施の形態中の説明で使用する図は、説明を容易にするための模式的なものであり、図中の各要素の形状、寸法、大小関係などは、実際の実施においては必ずしも図に示されたとおりとは限らず、本発明の効果が得られる範囲内で適宜変更可能である。
【００１６】
（第１の実施の形態）
第１の実施の形態について、図１から図７を用いて説明する。図１は、本発明の第１の実施形態に係る半導体装置のチップの平面図である。図２は、図１の平面図の（ａ）Ａ−Ａ方向線における断面図、及び（ｂ）Ｂ−Ｂ線における平面図である。図３から図８は、図１及び図２に示した半導体装置の製造方法を説明するための、製造工程の一部を示した図である。各図において、（ａ）は、図１の平面図のＡ−Ａ線における断面図であり、（ｂ）は図１の平面図のＢ−Ｂ線における断面図である。なお、実施形態に係る半導体装置は、一例としてシリコンを半導体材料に用いたｎチャネルＭＯＳＦＥＴであるが、ｐチャネルＭＯＳＦＥＴや、ＩＧＢＴなどの他の半導体装置にも適用可能である。
【００１７】
第１の実施形態に係る半導体装置１００は、図１及び図２に示したとおり、以下のように構成される。シリコンからなるｎ−形ドリフト層２（第１の半導体層）が、シリコンからなるｎ＋形ドレイン層１（半導体層）の上に形成され、ｎ＋形ドレイン層１とは反対側に第１の表面５を有する。ｎ−形ドリフト層２の第１の表面５に平行な図中のＹ方向（第１の方向）に延伸し、Ｙ方向に垂直で第１の表面５に平行なＸ方向（第２の方向）に配列された複数のトレンチ４が形成される。これらのトレンチ４は、ｎ−形ドリフト層２の第１の表面５からｎ＋形ドレイン層１側に向かってｎ−形ドリフト層２の内部に延伸する。
【００１８】
トレンチの底面及び側壁上にはゲート絶縁膜６が形成される。ゲート絶縁膜は、一例として熱酸化膜が用いられるが、ＣＶＤによるシリコン酸化膜、ＳｉＮやＳｉＮＯ等の窒化膜又はＡｌ２Ｏ３等のその他の誘電体膜を用いることも可能である。ポリシリコンからなるゲート電極８が、上記トレンチ４内にゲート絶縁膜６を介して埋込形成される。ゲート電極８は、Ｙ方向に沿ってストライプ状に延伸する。ゲート電極８の上面は、ｎ−形ドリフト層２の第１の表面５よりも下側（ｎ＋形ドレイン層１側）に位置するように形成される。絶縁膜７が、Ｙ方向におけるトレンチ４の両端の側壁の上端でゲート絶縁膜６と接続され、ｎ−形ドリフト層２の第１の表面５上に形成される。絶縁膜７は、ゲート絶縁膜６と同じ材料とすることもできるが、更にその下に他の絶縁体や誘電体の膜を設けることも可能である。
【００１９】
ゲート電極と同じポリシリコンからなるゲート配線層９が、ｎ−形ドリフト層２の第１の表面５上に絶縁膜７を介して形成され、ｎ−形ドリフト層２と絶縁される。ゲート配線層９は、第１の部分９ａと第２の部分９ｂとを有する。ゲート配線層９の第１の部分９ａは、その一端がＹ方向においてゲート電極８の一端と重なりあい、その重なった部分でポリシリコンからなる接続部１０によりゲート電極８の一端と接合される。すなわち、ゲート配線層９の第１の部分９ａの一端は、Ｙ方向においてゲート電極８の一端とｎ−形ドリフト層２の第１の表面５に垂直な方向（図中Ｚ方向）で接続される。さらにゲート配線層９の第１の部分９ａは、Ｙ方向と直交するＸ方向に延伸する。ゲート配線層９の第２の部分９ｂは、ゲート配線層９の第１の部分９ａと直交してＹ方向に延伸する。ゲート配線層の第１の部分と第２の部分とは、上記複数のトレンチ４内に形成されたゲート電極８を取り囲むように形成される。平面図においてゲート電極８が形成された領域は、素子領域と称される。素子領域では、後述するようにソース層が形成され、ドレイン電極２３から、ｎ＋形ドレイン層１、ｎ−形ドリフト層２、チャネル層、及びソース層１５を介してソース電極２２に電流が流れる。
【００２０】
素子領域の外側を囲むように、終端領域が形成される。終端領域は、ソース層が形成されていないので、ドレイン電極２３からソース電極２２に向かって電流が流れない。ゲート配線層９の第１の部分９ａと第２の部分９ｂとは、この終端領域のｎ−形ドリフト層２の第１の表面５上に、絶縁膜７を介して形成される。
【００２１】
層間絶縁膜１１が、ゲート電極８の上面及びゲート配線層９の第１の部分９ａの上面と第２の部分９ｂの上面とを覆うように形成される。ゲート電極８は、ゲート絶縁膜６及び層間絶縁膜１１により外部から絶縁され、ゲート配線層９は、絶縁膜７と層間絶縁膜１１により外部から絶縁される。ｎ−形ドリフト層２の第１の表面５のうちの隣り合うトレンチ４の間の部分、トレンチ４の側壁の上端、及びｎ−形ドリフト層２の第１の表面５のうちのゲート配線層９の第２の部分９ｂと最も外側にあるゲート電極８との間の部分は、その上部に層間絶縁膜が形成されず露出する。すなわち、ゲート配線層９の第１の部分９ａと第２の部分９ｂとで囲まれた領域内の層間絶縁膜１１の表面にリセス１３が形成される。リセス１３は、ゲート配線層９の第１の部分９ａに沿ってＸ方向に延伸する第１の側壁１３ａと、ゲート配線層９の第２の部分９ｂに沿って延伸する第２の側壁１３ｂとを有する。層間絶縁膜１１に形成されたリセス１３は、層間絶縁膜１１の下に形成された絶縁膜７を通り抜けており、ｎ−形ドリフト層２の第１の表面５のうちの隣り合うトレンチ４の間の部分、トレンチ４の側壁の上端、及びｎ−形ドリフト層２の第１の表面５のうちのゲート配線層９の第２の部分９ｂと最も外側にあるゲート電極８との間の部分が、リセス１３の底部に露出する。リセス１３の第１の側壁１３ａと第２の側壁１３ｂとは、層間絶縁膜１１と絶縁膜７により構成される。第１の側壁１３ａと第２の側壁１３ｂは、ｎ−形ドリフト層２の第１の表面５に対して垂直に形成されていないで、ｎ−形ドリフト層２側に向かうほど、ゲート配線層９の第１の部分９ａ又は第２の部分９ｂから離れていくように形成される。本実施形態では、第１の側壁１３ａと第２の側壁１３ｂは、ｎ−形ドリフト層２側に凹んだ形状を有するが、テーパー形状などであっても可能である。また、層間絶縁膜１１は、ゲート絶縁膜６及び絶縁膜７と同様の材料でよく、熱酸化膜、ＣＶＤによるシリコン酸化膜、ＳｉＮ又は、ＳｉＮＯ等の窒化膜、及びＡｌ２Ｏ３などの誘電体膜を用いることができる。
【００２２】
隣り合うトレンチ４間のｎ＋形ドレイン層１の表面には、ｐ形ベース層１４ａが形成される。ｐ形ベース層１４ａの底は、トレンチ４の底よりも第１の半導体層の第１の表面側にあり、トレンチ４の底よりも浅い。ｐ形ベース層終端部１４ｂが、ゲート配線層９の第２の部分９ｂと最も外側のトレンチ４との間に形成され、最も外側のトレンチ４のゲート絶縁膜６に隣接する。ｐ形ベース層終端部１４ｂは、隣り合うトレンチ４の間に形成されたｐ形ベース層１４ａと一体に形成された層であり、同じ不純物濃度で同じ深さまで形成される。ｐ形ガードリング層が、ゲート配線層９の第１の部分９ａと第２の部分９ｂの直下のｎ−形ドリフト層２の表面に形成され、ｐ形ベース層終端部１４ｂよりもｐ形不純物濃度が低く、その底は深く、ｐ形ベース層終端部１４ｂに接続される。
【００２３】
ｎ＋形ソース層１５が、隣り合うトレンチ４の間のｎ−形ドリフト層２の第１の表面５に形成されて、ｐ形ベース層１４ａの表面に選択的に形成される。ｎ＋形ソース層１５のｎ形不純物濃度は、ｎ−形ドリフト層２のｎ形不純物濃度よりも高い。ｎ＋形チャネルストッパ層１６が、ＭＯＳＦＥＴ１００のチップ端部（ダイシングされた部分）で、ｎ−形ドリフト層２の第１の表面５の層間絶縁膜１１及び絶縁膜７が取り除かれた部分に形成される。ｎ＋形チャネルストッパ層１６は、ｎ＋形ソース層１５と同じｎ形不純物濃度及び同じ深さを有する。
【００２４】
ｐ＋形キャリア排出層１８が、層間絶縁膜１１に形成されたリセス１３の第２の側壁１３ｂと最も外側のトレンチ４との間のｐ形ベース層終端部１４ｂの表面に形成され、ｐ形不純物濃度はｐ形ベース層終端部１４ｂよりも高く、その底はｎ＋形ソース層１５の底よりも深くｎ＋形ドレイン層１側に位置する。図示しないｐ＋形コンタクト層が、隣り合うトレンチ４の間のｎ−形ドリフト層２の第１の表面５上にｐ形ベース層１４ａと電気的に接続するように形成され、ｐ形ベース層１４ａの表面でＹ方向に沿ってｎ＋形ソース層１５と交互に配置される。ｐ＋形コンタクト層のｐ形不純物濃度及びｐ＋形コンタクト層の底の位置は、ｐ＋形キャリア排出層１８のｐ形不純物濃度及びｐ＋形キャリア排出層１８の底の位置と同じである。なお、このｐ形ベース層１４ａの表面でのｎ＋形ソース層１５とｐ＋形コンタクト層のＹ方向に沿った配置は、ゲート電極がストライプ状に形成されているときの一例であり、ゲート電極がメッシュ状若しくはオフセットメッシュ状、又はハニカム状に形成されているときは、既存のそれぞれに対応したｎ＋形ソース層１５とｐ＋形コンタクト層の配置とすればよい。
【００２５】
層間絶縁膜１１には、その表面からゲート配線層９の第１の部分９ａと第２の部分９ｂとにそれぞれ達する第１の開口部２０ａ及び第２の開口部２０ｂが形成される。この第１の開口部２０ａ及び第２の開口部２０ｂを介して、ゲート配線層９に電気的に接続されるゲートメタル配線２１が形成される。図１に示したようにチップコーナー部に形成されたゲートパッドからワイヤボンディング等により、ゲートメタル配線は、図示しない外部のゲート端子に電気的に接続される。これにより、ゲート電極８は、ゲート配線層９及びゲートメタル配線２１を介して、外部のゲート端子に電気的に接続される。ゲート配線層９で囲まれた内部の素子領域には、ソース電極２２が、層間絶縁膜１１を介してゲート電極８上に、ｎ＋形ソース層１５上に、ｐ＋形コンタクト層上に、及びｐ＋形キャリア排出層１８上に形成され、ｎ＋形ソース層１５、ｐ＋形コンタクト層、及びｐ＋形キャリア排出層１８と電気的に接続される。ソース電極２２は、ワイヤボンディング等により図示しないソース端子に電気的に接続される。ドレイン電極２３が、ｎ＋形ドレイン層１のｎ−形ドリフト層２とは反対側の表面に電気的に接続されるように形成される。ドレイン電極２３も、他の電極と同様に図示しないドレイン端子に電気的に接続される。
【００２６】
次に、本実施形態に係るＭＯＳＦＥＴ１００の動作及び特徴に関して以下に説明する。ソース電極２３に対して正の電圧をドレイン電極２３に印加した状態でゲート電極８に閾値をこえる正の電圧が印加されると、反転分布により生じた電子のチャネル層が、ｐ形ベース層１４ａのゲート絶縁膜６と隣接する領域に形成される。この結果、電子がソース電極２２から、ｎ＋形ソース層１５、チャネル層、ｎ−形ドリフト層、及びｎ＋形ドレイン層を経由して、ドレイン電極２３へ流れ、ＭＯＳＦＥＴ１００はオン状態となる。
【００２７】
ここで、ゲート電極８の上面上に形成された層間絶縁膜１１の上面が、ｎ−形ドリフト層２の第１の表面５よりもトレンチ４の内部に向かって（ｎ＋形ドレイン層側に）配置されることで、ｎ＋形ソース層１５は、ｎ−形ドリフト層２の第１の表面５を介してソース電極２２と電気的に接続されるだけでなく、トレンチ４の側壁の上端を介してもソース電極２２と電気的に接続される。このため、ｎ＋形ソース層１５とソース電極２２とのコンタクト抵抗が低くなるので、ＭＯＳＦＥＴ１００のオン抵抗が低くなる。ゲート電極８の上面上に形成された層間絶縁膜１１の厚さが薄いほど、トレンチ４の上端におけるｎ＋形ソース層１５とソース電極２２との接触面積が大きくなるので、ＭＯＳＦＥＴ１００のオン抵抗がさらに低減されることが可能となる。
【００２８】
また、後述の製造方法にて説明するが、層間絶縁膜１１に形成されたリセス１３の第１の側壁１３ａ及び第２の側壁１３ｂが上述のように、ｎ−形ドリフト層２の第１の表面に対して垂直でないことにより、垂直である場合に比べて、その下に形成されるｐ＋形キャリア排出層１８のゲート配線層９の第２の部分９ｂ側の端部の曲率が緩和される。この結果、ＭＯＳＦＥＴ１００がオフ状態のときにｎ−形ドリフト層２からｐ形ベース層終端部１４ｂに広がった空乏層の等電位線の間隔が、ｐ＋形キャリア排出層１８のゲート配線層９の第２の部分９ｂ側の端部において広がるので、電界集中が緩和されてＭＯＳＦＥＴ１００の耐圧が向上する。
【００２９】
次に、本実施形態に係るＭＯＳＦＥＴ１００の製造方法を図３〜図８を用いて説明する。図３〜図８は、本実施形態に係るＭＯＳＦＥＴ１００の製造工程の一部の、図２における断面と同じ断面図である。図３に示したように、ｎ＋形ドレイン層１の上に、ｎ−形ドリフト層２が形成される。これは、ｎ＋形シリコン基板の上にエピタキシャル成長によりｎ−形エピタキシャル層を形成することで得ることができるほか、ｎ−形基板の裏面にｎ形不純物をイオン注入して熱処理による拡散することによりｎ＋形エピタキシャル層を形成することでも得ることが可能であり、通常のＭＯＳＦＥＴの製造プロセスにより作成することが可能である。
【００３０】
ｐ形ガードリング層３が、ｎ−形ドリフト層２の第１の表面５の、ゲート配線層９の第１の部分９ａ及び第２の部分９ｂが形成されることになる位置に形成される。ｐ形ガードリング層３は、一例として、ｐ形不純物のイオン注入と熱処理による拡散で形成可能である。複数のトレンチ４が、一例としてＲＩＥ（Reactive Ion Etching）により、ｎ−形ドリフト層２の第１の表面上で、上記ｐ形ガードリング層３で囲まれた領域内に形成され、ｎ−形ドリフト層２の第１の表面５からｎ−形ドリフト層２の内部に向かって延伸するとともに、Ｙ方向にストライプ状に延伸する。トレンチ４のＹ方向における両端は、それぞれ、ｐ形ガードリング層３の対向する部分のそれぞれの内部に形成される。ゲート絶縁膜６が、トレンチ４の底面と側壁上を覆うように形成される。ゲート絶縁膜６は、熱酸化若しくはＣＶＤによるシリコン酸化膜で形成されることもできるが、ＳｉＮやＳｉＮＯなどでもよく、Ａｌ２Ｏ３等の他の誘電体膜でも可能である。絶縁膜７が、ゲート絶縁膜と同様にして同様の材料でｎ−形ドリフト層２の第１の表面５上を覆うように形成され、トレンチ４の側壁の上端でゲート絶縁膜６と接続される。絶縁膜７は、ゲート絶縁膜６と一体で形成されてもよく、予めｎ−形ドリフト層２の第１の表面５上に形成されている他の絶縁膜の上に形成されることも可能である。ポリシリコンが、ゲート絶縁膜６を介してトレンチ４内に埋め込まれるように、絶縁膜７を介してｎ−形ドリフト層２の第１の表面５上の全面に形成される。
【００３１】
次に、既存のシリコンプロセスのリソグラフィー技術を用いて形成された所望のパターンを有する図示しないレジストマスクを用いて、ポリシリコンがエッチングされることで、このポリシリコンからなるゲート電極８とゲート配線層９とが形成される。ゲート電極８は、トレンチ４内にゲート絶縁膜６を介して埋め込まれ、Ｙ方向に延伸し、その上面はｎ−形ドリフト層２の第１の表面５よりもトレンチ４の内部に後退して形成される。ゲート配線層９は、絶縁膜７を介してｎ−形ドリフト層２の第１の表面上に形成され、第１の部分９ａと第２の部分９ｂとを有する。ゲート配線層９の第１の部分９ａは、Ｙ方向においてその一端がゲート電極８の一端と重なりあい、その重なった部分でポリシリコンからなる接続部１０によりゲート電極８の一端と接合される。すなわち、ゲート配線層９の第１の部分９ａの一端は、Ｙ方向においてゲート電極８の一端とｎ−形ドリフト層２の第１の表面５に垂直な方向（図中Ｚ方向）で接続される。さらにゲート配線層９の第１の部分９ａは、Ｙ方向と直交するＸ方向に延伸する。ゲート配線層９の第２の部分９ｂは、ゲート配線層９の第１の部分９ａと直交してＹ方向に延伸する。ゲート配線層９の第１の部分９ａと第２の部分９ｂとは、上記複数のトレンチ４内に形成されたゲート電極８を取り囲むように形成される。最も外側のゲート電極８は、ゲート配線層９の第１の部分９ａと第２の部分９ｂとで囲まれた領域内に形成される。ゲート配線層９の第１の部分９ａ及び第２の部分９ｂは、それぞれ、ｎ−形ドリフト層２の第１の表面５上に形成されたｐ形ガードリング層３の直上に形成される。
【００３２】
次に、図４に示したように、層間絶縁膜１１が、トレンチ４内のゲート電極８の上面上及びｎ−形ドリフト層２の第１の表面５上の全体に形成される。層間絶縁膜１１は、ゲート絶縁膜６及び絶縁膜７と同様の材料でよく、熱酸化膜、ＣＶＤによるシリコン酸化膜、ＳｉＮ又は、ＳｉＮＯ等の窒化膜、及びＡｌ２Ｏ３などの誘電体膜を用いることができる。
【００３３】
次に、既存のシリコンプロセスのリソグラフィー技術を用いて、レジストマスク１２がゲート配線層９を覆うように、層間絶縁膜１１上に形成される。レジストマスク１２は、第１の部分１２ａと第２の部分１２ｂとを有する。レジストマスク１２の第１の部分１２ａは、Ｙ方向においてゲート配線層９の第１の部分９ａを平面図にて（Ｚ方向から見たとき）露出しないように覆い、ゲート配線層９の第１の部分９ａに沿ってＸ方向に延伸する。レジストマスク１２の第２の部分１２ｂは、Ｘ方向においてゲート配線層９の第２の部分９ｂを平面図にて露出しないように覆い、ゲート配線層９の第２の部分９ｂに沿ってＹ方向に延伸し、レジストマスク１２の第１の部分１２ａと直交する。レジストマスク１２は、ゲート配線層同様に、ＭＯＳＦＥＴ１００の終端領域において素子領域を取り囲む環状構造を有する。
【００３４】
次に、図５に示したように、層間絶縁膜１１の表面のうちレジストマスク１２から露出した部分が、ウエットエッチングにてエッチングされ、レジストマスク１２に沿ってその内側にリセス１３が形成される。リセス１３は、第１の側壁１３ａと第２の側壁１３ｂとを有し、底部にｎ−形ドリフト層２の第１の表面５が露出しない状態でウエットエッチングは停止される。ウエットエッチングのエッチング液は、既存のシリコンプロセスで使用されるものを用いることができる。リセス１３の第１の側壁１３ａは、ゲート配線層９の第１の部分９ａに沿ってＸ方向に延伸し、ゲート電極８上を交差し、ｎ−形ドリフト層２の第１の表面５に垂直に形成されていない。層間絶縁膜１１が、ウエットエッチングによりレジストマスク１２の第１の部分１２ａの端部で等方的にエッチングされるため、リセス１３の第１の側壁１３ａは、ｎ−形ドリフト層２側に向かうほどゲート配線層９の第１の部分９ａから離れていくように形成される。言い換えると、リセス１３の第１の側壁１３ａは、ｎ−形ドリフト層２側に凹んで形成される。  
なお、エッチング条件を変えることにより、リセス１３の第１の側壁１３ａは、テーパー状に形成されることも可能である。リセス１３の第２の側壁１３ｂは、ゲート配線層９の第２の部分９ｂに沿ってＹ方向に延伸し、ゲート電極８と平行に、且つゲート配線層９の第２の部分９ｂと最も外側のゲート電極８との間に形成される。リセス１３の第２の側壁１３ｂも第１の側壁１３ａと同様に、ｎ−形ドリフト層２の第１の表面５に垂直に形成されていない。層間絶縁膜１１がウエットエッチングによりレジストマスク１２の第２の部分１２ｂの端部で等方的にエッチングされるため、リセス１３の第２の側壁１３ｂも同様に、ｎ−形ドリフト層２側に向かうほどゲート配線層９の第２の部分９ｂから離れていくように形成される。言い換えると、リセス１３の第２の側壁１３ｂも、ｎ−形ドリフト層２側に凹んで形成される。上記のように層間絶縁膜１１をウエットエッチングすることにより、対向する上記第１の側壁１３ａとこれに直交して対向する上記第２の側壁１３ｂとを有するリセス１３が、ゲート配線層９の第１の部分９ａと第２の部分９ｂとで囲まれた領域内の層間絶縁膜１１の表面上に形成される。
【００３５】
次に、図６に示したように、レジストマスク１２を取り除いた後に、層間絶縁膜１１の表面全体をドライエッチングによりエッチングする。ドライエッチングは、一例としてＲＩＥで実施可能であるが、ＣＤＥ（Chemical Dry Etching）なども実施が可能である。なお、層間絶縁膜１１の表面が均一に制御よくエッチングできるエッチング方法であれば、ドライエッチング以外のエッチング方法でもよい。ＲＩＥで層間絶縁膜１１の表面全体を均一にエッチングすることで、上記のウエットエッチングにより層間絶縁膜１１の表面に形成されたリセス１３は、その形状を維持しながら、層間絶縁膜１１がエッチングされていく。ｎ−形ドリフト層２の第１の表面５のうち、隣り合うトレンチ４に挟まれた部分（Ｘ方向でトレンチに隣接する部分）及びリセス１３の第２の側壁１３ｂとゲート電極８のうち最も外側のゲート電極８との間の部分と、更にｎ−形ドリフト層２のトレンチ４の側壁の上端の部分とが、リセス１３の底面に露出したところでドライエッチングを終える。この結果、層間絶縁膜１１のうちのトレンチ４内のゲート電極８の上面上に形成された部分は、ｎ−形ドリフト層２の第１の表面５よりもｎ＋形ドレイン層１側に位置するように形成される。また、リセス１３の第１の側壁１３ａ及び第２の側壁１３ｂは、上記ウエットエッチングで形成された形状を維持し、ｎ−形ドリフト層２側に向かうほどゲート配線層９の第１の部分９ａ及び第２の部分９ｂからそれぞれ離れていくように形成される。言い換えると、リセス１３の第１の側壁１３ａ及び第２の側壁１３ｂは、ｎ−形ドリフト層２側に凹んだ形状を有する。このドライエッチングで、ＭＯＳＦＥＴ１００のチップが分離されるダイシングラインとなる部分に、層間絶縁膜１１の開口部２４が同時にエッチングされて形成されるが、プロセスの都合で別の工程でエッチングされることも可能である。
【００３６】
次に図７に示したように、ｐ形ベース層１４ａが、ｎ−形ドリフト層２の第１の表面５のうち隣り合うトレンチで挟まれた部分に形成され、トレンチ４の側壁でゲート絶縁膜６に隣接するように形成される。ｐ形ベース層１４ａのｐ形不純物濃度は、ｐ形ガードリング層よりも高く設定される。ｐ形ベース層１４ａの底は、トレンチ４内のゲート電極８の底よりも浅く、ｎ−形ドリフト層２の第１の表面５側に形成される。ｐ形ベース層終端部１４ｂは、ｐ形ベース層１４ａと同時にｎ−形ドリフト層２の第１の表面５のうちｐ形ガードリング層３と最も外側のゲート電極８との間に形成され、一端でゲート絶縁膜６と隣接し、その反対側の他端でｐ形ガードリング層３と接続される。ｐ形ベース層１４ａとｐ形ベース終端部１４ｂとは、ゲート配線層９上に形成された層間絶縁膜１１及びゲート電極８をマスクに用いてｐ形不純物をｎ−形ドリフト層２の第１の表面５に注入することで一体的に形成されることができる。不純物の注入としては、一例として、イオン注入した後に熱拡散をすることで実施可能である。このとき、必要であれば、ＭＯＳＦＥＴ１００のダイシングラインとなる層間絶縁膜１１の開口部２４は、図示しないマスクで覆われていてもよい。本実施形態のＭＯＳＦＥＴ１００の製造方法では、上述のように、ｐ形ベース層１４ａ及びｐ形ベース層終端部１４ｂは、ｎ−形ドリフト層２の第１の表面５にトレンチ４が形成された後に形成されるが、これはあくまでも一例である。ｐ形ベース層１４ａ及びｐ形ベース層終端部１４ｂは、ｐ形ガードリング層３と同様に、ｎ−形ドリフト層２の第１の表面５にトレンチ４が形成される前に、ｎ−形ドリフト層２の第１の表面５の所定の位置に予め形成されることも可能である。その後、トレンチ４が、ｎ−形ドリフト層２の第１の表面５（ｐ形ベース層１４ａが形成されている部分）からｐ形ベース層１４ａ及びｐ形ベース層１４ｂを貫通してｎ−形ドリフト層２の内部に達するように形成されることが可能である。
【００３７】
次に、ｎ＋形ソース層１５が、隣り合うトレンチ４の間のｎ−形ドリフト層２の第１の表面５に形成されたｐ形ベース層１４ａの表面に形成され、ｎ＋形ソース層１５のｎ形不純物濃度は、ｎ−形ドリフト層２のｎ形不純物濃度よりも高い。ｎ＋形ソース層１５は、下端部でゲート絶縁膜６を介してゲート電極８の上端と対向するように形成される。ｎ＋形ソース層１５は、ゲート電極８及びゲート配線層９上に形成された層間絶縁膜１１をマスクに用いてｎ形不純物をｎ−形ドリフト層２の第１の表面５（すなわち隣り合うトレンチ間に形成されたｐ形ベース層１４ａの表面）に注入することで、ｐ形ベース層１４ａの表面に形成される。ｎ形不純物の注入は、ｐ形ベース層１４ａと同様に一例としてイオン注入及びその後の熱拡散で実施可能である。このとき同時に、層間絶縁膜１１の開口部２４を介して、ＭＯＳＦＥＴ１００のチップのダイシングラインとなる部分のｎ−形ドリフト層２の第１の表面５上にｎ＋形チャネルストッパ層１６が形成される。なお、図７では、ｐ形ベース層終端部１４ｂの表面上にはｎ＋形ソース層が形成されていないが、上記ｎ形不純物の注入の時に、ｎ＋形ソース層がその表面に形成されていてもよい。後述のｐ＋形キャリア排出層が形成されるときに、ｐ形ベース層終端部１４ｂの表面は、ｐ形不純物により補償されてｐ形化するからである。
【００３８】
次に、図８に示したように、隣り合うトレンチ４に挟まれたｎ＋形ソース層１５を後述のｐ形不純物の注入から保護するために、レジストマスク１７がｎ＋形ソース層１５上に形成される。必要によりｎ＋形チャネルストッパ層１６も保護するために、レジストマスク１７で覆われる。レジストマスク１７は、Ｙ方向に沿って図示しない複数の開口部を有する。この開口部は、例えばＸ方向に延伸し、Ｙ方向に離間して配列されたストライプ状の開口部であってもよい。このレジストマスク１７、ゲート電極８、及びゲート配線層９上に形成された層間絶縁膜１１をマスクに用いて、ｐ形不純物がｎ−形ドリフト層２の第１の表面５に形成されたｐ形ベース層１４ａ及びｐ形ベース層終端部１４ｂのそれぞれの表面に注入される。この結果、図示しないｐ＋形コンタクト層が、隣り合うトレンチ４の間のｐ形ベース層１４ａの表面のうち上述のレジストマスク１７の開口部に対応する部分に選択的に形成されて、ｐ形ベース層１４ａと電気的に接続され、Ｙ方向にそってｎ＋形ソース層１５と交互に配列される。ｐ＋形コンタクト層が形成される部分にもともとｎ＋形ソース層１５が形成されていたとしても、ｐ形不純物が十分に注入されることで不純物が補償されてｐ＋形コンタクト層が形成可能である。また、上記ｐ＋形コンタクトがｐ形ベース層１４ａ上に選択的に形成されるのと同時に、ｐ＋形キャリア排出層１８が、ｐ形ベース終端部１４ｂの表面のうち、最も外側のゲート電極８とリセス１３の第２の側壁１３ｂとの間の部分に形成される。  
ここで、リセス１３の第２の側壁１３ｂの形状は、前述のウエットエッチングで形成された形状を維持し、ｎ−形ドリフト層２側に向かうほどゲート配線層９の第２の部分９ｂから離れていくように形成されている。言い換えると、リセス１３の第２の側壁１３ｂは、ｎ−形ドリフト層２側に凹んだ形状を有する。このため、ｐ形不純物がｐ形ベース層終端部１４ｂに注入される際に、リセス１３の第２の側壁１３ｂがマスクとなる層間絶縁膜１１の端部になるので、リセス１３の第２の側壁１３ｂからゲート配線層９の第２の部分９ｂに向かって、ｐ形ベース層１４ｂの表面上に注入されるｐ形不純物量が徐々に減少していく。その結果、リセス１３の第２の側壁１３ｂの形状がｎ−形ドリフト層２の第１の表面に対して垂直に形成されている場合に比べて、ｐ＋形キャリア排出層１８は、ゲート配線層９の第２の部分９ｂ側の端部において緩やかな曲率を有する形状になる。  
なお、図７のｎ＋形ソース層１５の形成時にｐ形ベース層終端部１４ｂの表面にはｎ＋形ソース層１５が形成されていなかったが、同時に形成されていたとしても、上記ｐ形不純物の注入が十分に行われれば、ｐ＋形キャリア排出層１８は、上記ｐ＋形コンタクト層と同様に不純物が補償されてｐ形ベース層終端部１４ｂ上に形成可能である。なお、上記ｐ形不純物の注入も、一例としてｐ形不純物のイオン注入とその後の熱処理による拡散で実施可能である。
【００３９】
次に、図２に示したように、レジストマスク１７を取り除いた後に、ゲート配線層９の第１の部分９ａ及び第２の部分９ｂに達する第１の開口部２０ａ及び第２の開口部２０ｂが既存のシリコンプロセス技術により形成される。なお、これらの開口部２０ａ及び２０ｂは、前述のドライエッチングで層間絶縁膜１１がエッチングされて、リセス１３の底部にｎ−形ドリフト層２の第１の表面５が露出する時に同時に形成されることも可能である。開口部２０ａ及び２０ｂの形成は、プロセスの都合に応じて適切な時期に実施すればよい。ゲートメタル配線２１が、層間絶縁膜１１の第１の開口部２０ａ及び２０ｂを介してゲート配線層９の第１の部分９ａ及び第２の部分９ｂに電気的に接続されるように形成される。ソース電極２２が、リセス１３内の、ｎ＋形ソース層１５上、ｐ＋形キャリア排出層１８上、及び層間絶縁膜１１を介したゲート電極８上に形成され、ｎ＋形ソース層１５、ｐ形ベース層１４ａ、及びｐ＋形キャリア排出層１８と電気的に接続される。  
ここで、ゲートメタル配線層２１及びソース電極２２は、ＭＯＳＦＥＴ１００のチップ表面全体に金属を形成した後に、既存のリソグラフィー技術とエッチング技術によりパターニングされることで形成可能である。ゲートメタル配線層２１及びソース電極２１は、例えば、アルミニウム、銅、金などの、半導体の電極として用いられる既存の金属材料でよい。ドレイン電極が、ｎ＋形ドレイン層１のｎ−形ドリフト層２とは反対側の表面に電気的に接続されるように形成される。ドレイン電極２３も、ソース電極２２及びゲート電極２１と同様に既存の金属材料であればよい。
【００４０】
以上説明した本実施形態に係る製造方法により、本実施形態に係るＭＯＳＦＥＴ１００が製造されることが可能である。
【００４１】
次に本実施形態に係るＭＯＳＦＥＴ１００の製造方法の効果を説明するために、比較例のＭＯＳＦＥＴの製造方法を説明する。なお、本実施の形態で説明した構成と同じ構成の部分には同じ参照番号または記号を用いその説明は省略する。本実施の形態との相異点について主に説明する。図９は、比較例に係るＭＯＳＦＥＴの製造方法の製造工程の一部の、（ａ）図１の平面図のＡ−Ａ線の位置に相当する位置での断面図、及び（ｂ）図１の平面図のＢ−Ｂ線に相当する位置での断面図である。図９の製造工程は、本実施形態に係るＭＯＳＦＥＴの製造方法における、図５及び図６にかけての製造工程に相当する。比較例のＭＯＳＦＥＴの製造方法は、本実施形態の製造方法の図４まで、すなわち、ゲート配線層９を覆うように層間絶縁膜の上にマスクが形成されるところまでは、本実施形態の製造方法と同じ製造工程を備える。
【００４２】
本実施形態のＭＯＳＦＥＴの製造方法では、図５に示したように、層間絶縁膜１１の表面のうちゲート配線層９を覆うレジストマスク１２から露出した部分を最初にウエットエッチングでエッチングを行うことで、前述の第１の側壁１３ａ及び第２の側壁１３ｂを有するリセス１３が形成される。その後、レジストマスク１２が取り除かれて、リセス１３を表面に有する層間絶縁膜１１の表面全体をドライエッチングによりエッチングすることで、ｎ−形ドリフト層２の第１の表面５のうち、隣り合うトレンチ４に挟まれた部分及びリセス１３の第２の側壁１３ｂとゲート電極８のうち最も外側のゲート電極８との間の部分と、更にｎ−形ドリフト層２のトレンチ４の側壁の上端の部分とが、リセス１３の底面に露出されてエッチングを終える。
【００４３】
これに対して、比較例のＭＯＳＦＥＴの製造方法では、図９に示したように、層間絶縁膜１１の表面のうちゲート配線層９を覆うレジストマスク１２から露出した部分を、直接ドライエッチングでエッチングを行うことで、第１の側壁１１３ａ及び第２の側壁１１３ｂを有するリセス１１３が形成される。この点で、本実施形態のＭＯＳＦＥＴの製造方法と相異する。以後のプロセスは後述するように本実施形態の製造方法と同じ製造工程を備える。
【００４４】
比較例の製造方法で層間絶縁膜１１の表面に形成されたリセス１１３の第１の側壁１１３ａ及び第２の側壁１１３ｂは、本実施形態に係るリセス１３の第１の側壁１３ａ及び第２の側壁１３ｂと同じように、ゲート配線層９の第１の部分９ａと第２の部分９ｂとに沿ってそれぞれ形成されるが、その形状が本実施形態に係るリセス１３と相異する。比較例の第１の側壁１１３ａ及び第２の側壁１１３ｂは、ドライエッチングが異方性エッチングなので、図９に示したように、レジストマスク１２の端部からｎ−形ドリフト層２の第１の表面５に向かってほぼ垂直に形成される。また、比較例のリセス１１３の底面と第１の側壁１１３ａ及び第２の側壁１１３ｂとが交差する部分では、直角に形成されずに、それぞれの側壁に沿ってリセス１１３の底面よりもさらにｎ−形ドリフト層２側に向かって凸部Ｔが形成される。以後、この凸部が形成される現象をトレンチングと称する。ドライエッチングでは、レジストマスク１２と層間絶縁膜１１の境界部は、層間絶縁膜１１の表面のエッチング速度に比べて、エッチング速度が速いという特徴がある。このため、表面にレジストマスク１２と層間絶縁膜１１が共に露出した状態でドライエッチングが行われると、図９に示したように、層間絶縁膜１１のエッチングは、レジストマスク１２の端部に沿って局所的に速いので、トレンチングが発生する。
【００４５】
本実施形態のＭＯＳＦＥＴの製造方法と同様に、図１０に示したように、ｎ−形ドリフト層２の第１の表面５が露出したところで、ドライエッチングを停止し、レジストマスク１２が取り除かれる。図１０（ａ）に示したように、比較例のＭＯＳＦＥＴの製造方法ではトレンチングが発生してしまうために、ゲート電極８上の層間絶縁膜１１の厚さを本実施形態のＭＯＳＦＥＴの製造方法に比べて薄くすることができない。比較例のＭＯＳＦＥＴの製造方法では、ゲート電極８上の層間絶縁膜１１の厚さが薄すぎると、層間絶縁膜１１の表面に形成されたリセス１１３の第１の側壁１１３ａとゲート電極８が交差する部分で、トレンチングにより生じた凸部Ｔにより層間絶縁膜１１に開口部が形成されるためである。この層間絶縁膜１１の開口が形成されると、この後に形成されたソース電極２２とゲート電極８との絶縁がとれなくなってしまう。したがって、このトレンチングによる凸部Ｔの部分で、ソート電極とゲート電極との絶縁がとれるのに十分な厚さを層間絶縁膜１１が有する必要がある。
【００４６】
その後、図１１に示したように、本実施形態に係るＭＯＳＦＥＴの製造方法と同様な工程を経て、ｐ形ベース層１４ａ、ｐ形ベース層終端部１４ｂ、ｎ＋形ソース層１５、チャネルストッパ層１６、ｐ＋形コンタクト層、及びｐ＋形キャリア排出層１１８が形成される。ここで、ｐ＋形キャリア排出層１１８は、本実施形態に係るＭＯＳＦＥＴの製造方法と同じような工程で、層間絶縁膜１１の表面に形成されたリセス１１３の第２の側壁１１３ｂと最も外側に形成されたゲート電極８をマスクに用いてｐ形不純物がｐ形ベース層終端部１４ｂの表面に注入されて形成される。しかしながら、比較例のＭＯＳＦＥＴの製造方法では、上述のように初めにウエットエッチングを行わずにドライエッチングで、レジストマスク１２から露出した層間絶縁膜１１の表面をエッチングしているために、層間絶縁膜１１に形成されたリセス１１３の第１の側壁１１３ａ及び第２の側壁１１３ｂが、ｎ−形ドリフト層２の第１の表面５に対してほぼ垂直に形成されており、この点で本実施形態に係るＭＯＳＦＥＴの製造方法と相異する。このため、ｐ形不純物が注入される際に、リセス１１３の第２の側壁１１３ｂがマスクとなる層間絶縁膜１１の端部になるので、ｐ形ベース層終端部１４ｂの表面に注入されるｐ形不純物量が、リセス１１３の第２の側壁１１３ｂからゲート配線層９の第２の部分９ｂに向かって急激に減少するので、ｐ＋形キャリア排出層１１８のゲート配線層９ｂ側の端部は、本実施形態に係るＭＯＳＦＥＴ１００のｐ＋形キャリア排出層１８のゲート配線層９ｂ側の端部より大きな曲率を有する。その後、図１２に示したように、本実施形態に係るＭＯＳＦＥＴの製造方法と同様な工程を経て、ゲートメタル配線２１、ソース電極２２、及びドレイン電極２３が形成される。
【００４７】
上記のように比較例のＭＯＳＦＥＴの製造方法により製造されたＭＯＳＦＥＴ１０１は、本実施形態の製造方法により製造されたＭＯＳＦＥＴ１００よりもトレンチ４内に埋め込まれたゲート電極８上に形成される層間絶縁膜１１が厚いので、層間絶縁膜１１の上面がｎ−形ドリフト層２の第１の表面５よりもｎ＋形ドレイン層側に形成されることが困難となる。また、比較例のＭＯＳＦＥＴの製造方法で製造されたＭＯＳＦＥＴ１０１のｐ＋形キャリア排出層１１８のゲート配線層９ｂ側の端部は、本実施形態に係るＭＯＳＦＥＴ１００のｐ＋形キャリア排出層１８のゲート配線層９ｂ側の端部より大きな曲率を有する。これらの特徴は、図９に示したように、レジストマスク８で露出した素子領域となる層間絶縁膜１１の表面を、ウエットエッチングを最初に実施することなく直接ドライエッチングでエッチングを実施して、層間絶縁膜１１の表面上にリセス１１３を形成したことが原因である。
【００４８】
これに対して、本実施形態に係るＭＯＳＦＥＴ１００の製造方法では、層間絶縁膜１１の表面のうちゲート配線層９を覆うレジストマスク１２から露出した部分を最初にウエットエッチングでエッチングを行うことで、前述の第１の側壁１３ａ及び第２の側壁１３ｂを有するリセス１３が形成される。その後、レジストマスク１２が取り除かれて、リセス１３を表面に有する層間絶縁膜１１の表面全体をドライエッチングによりエッチングして、ｎ−形ドリフト層２の第１の表面５のうち、隣り合うトレンチ４に挟まれた部分及びリセス１３の第２の側壁１３ｂとゲート電極８のうち最も外側のゲート電極８との間の部分と、更にｎ−形ドリフト層２のうちトレンチ４の側壁の上端の部分とが、リセス１３の底面に露出される。
【００４９】
このような工程を含むことで、本実勢形態に係るＭＯＳＦＥＴ１００の製造方法では、層間絶縁膜１１の表面に形成されたリセス１３の底面と第１の側壁１３ａ及び第２の側壁１３ｂとが交差する部分で、比較例のＭＯＳＦＥＴ１０１の製造方法と違いトレンチングが発生しない。このために、トレンチ４内に埋め込まれたゲート電極８の上面上に形成された層間絶縁膜８の厚さを薄くすることができ、トレンチ４の側壁の上端に露出するｎ＋形ソース層１５の表面積を増やすことができるので、本実施形態に係る製造方法で製造されたＭＯＳＦＥＴ１００は、比較例の製造方法で製造されたＭＯＳＦＥＴ１０１に比べて、ｎ＋形ソース層１５とソース電極の接触抵抗が低くなりオン抵抗が低くなる。
【００５０】
また、層間絶縁膜１１の表面に形成されたリセス１３の第１の側壁１３ａ及び第２の側壁１３ｂの形状が、ｎ−形ドリフト層２側に向かうほどゲート配線層９の第２の部分９ｂから離れていくように形成されている。言い換えると、リセス１３の第２の側壁１３ｂは、ｎ−形ドリフト層２側に凹んだ形状を有する。ｐ形不純物がｐ形ベース層終端部１４ｂに注入される際に、リセス１３の第２の側壁１３ｂがマスクとなる層間絶縁膜１１の端部になるので、リセス１３の第２の側壁１３ｂからゲート配線層９の第２の部分９ｂに向かって、ｐ形ベース層１４ｂの表面上に注入されるｐ形不純物量が徐々に減少していく。このため、リセス１３の第２の側壁１３ｂの形状がｎ−形ドリフト層２の第１の表面に対して垂直に形成されている場合に比べて、ｐ＋形キャリア排出層１８は、ゲート配線層９の第２の部分９ｂ側の端部において緩やかな曲率を有する形状になる。その結果、本実施形態に係る製造方法で製造されたＭＯＳＦＥＴ１００は、比較例の製造方法で製造されたＭＯＳＦＥＴ１０１に比べて、ｐ＋形キャリア排出層１８のゲート配線層９ｂ側の端部における電界集中が緩和されて、終端部での耐圧が向上する。
【００５１】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００５２】
１  ｎ＋形ドレイン層
２  ｎ−形ドリフト層
３  ｐ形ガードリング層
４  トレンチ
５  第１の表面
６  ゲート絶縁膜
７  絶縁膜
８  ゲート電極
９ａ  ゲート配線層の第１の部分、９ｂ  ゲート配線層の第２の部分
１０  接続部
１１  層間絶縁膜
１２ａ  レジストマスクの第１の部分、１２ｂ  レジストマスクの第２の部分
１３  リセス、１３ａ  リセスの第１の側壁、１３ｂ  リセスの第２の側壁
１４ａ  ｐ形ベース層、１４ｂ  ｐ形ベース層終端部
１５  ｎ＋形ソース層
１６  チャネルストッパ層
１７  レジストマスク
１８  ｐ＋形キャリア排出層
２０ａ、２０ｂ、２４  開口部
２１  ゲートメタル配線
２２  ソース電極
２３ドレイン電極
１００  ＭＯＳＦＥＴ
Ｔ  トレンチングによる凸部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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