(57)【要約】【課題】一定の大きさの領域内に形成するコンタクト部の数をより少なくできるようにした半導体装置、当該半導体装置を用いる表示装置、及び、当該表示装置を有する電子機器を提供する。【解決手段】駆動トランジスタ２２及び書込みトランジスタ２３の少なくとも２つのトランジスタを有する画素２０が２次元配置されて成る有機ＥＬ表示装置において、中間層である書込みトランジスタ２３の半導体層２３２を、コンタクト部８１，８７の側壁部に対して電気的に接続する、所謂、サイドコンタクトの技術を用いることで、コンタクト部の数の削減を図る。【選択図】図１４
2012155076.tif 000002
【特許請求の範囲】
【請求項１】
第１の配線層と第２の配線層との間に少なくとも１層の配線層を有し、
前記第１の配線層と前記第２の配線層とはコンタクト部を介して電気的に接続されており、
前記少なくとも１層の配線層は、前記コンタクト部の側壁部に対して電気的に接続されている
半導体装置。
【請求項２】
前記少なくとも１層の配線層は、所定の距離だけ離れて存在する２つの前記コンタクト部の各側壁部に対して電気的に接続されている
請求項１に記載の半導体装置。
【請求項３】
電気光学素子を含む画素内において、第１の配線層と第２の配線層との間に少なくとも１層の配線層を有し、
前記第１の配線層と前記第２の配線層とはコンタクト部を介して電気的に接続されており、
前記少なくとも１層の配線層は、前記コンタクト部の側壁部に対して電気的に接続されている
表示装置。
【請求項４】
前記電気光学素子は、電流駆動型の電気光学素子である
請求項３に記載の表示装置。
【請求項５】
前記画素は、映像信号を画素内に書き込む書込みトランジスタ及び当該書込みトランジスタによって書き込まれた映像信号に応じて前記電気光学素子を駆動する駆動トランジスタを有し、
前記駆動トランジスタのゲート電極は、前記第１の配線層に形成され、第１のコンタクト部を介して前記第２の配線層の配線と電気的に接続されており、
前記書込みトランジスタの半導体層は、前記少なくとも１層の配線層に形成され、前記第１のコンタクト部の側壁部に対して電気的に接続されている
請求項４に記載の表示装置。
【請求項６】
前記画素は、前記書込みトランジスタによって書き込まれた映像信号を保持する保持容量を有し、
前記保持容量の一方の電極は、前記第１の配線層に前記駆動トランジスタのゲート電極と一体的に形成されており、
前記第１のコンタクト部は、前記保持容量の一方の電極と前記第２の配線層の配線とを電気的に接続している
請求項５に記載の表示装置。
【請求項７】
前記映像信号を伝送する信号線は、前記第１の配線層に形成され、第２のコンタクト部を介して前記第２の配線層の配線と電気的に接続されており、
前記書込みトランジスタの半導体層は、一端部が前記第１のコンタクト部の側壁部に対して電気的に接続され、他端部が前記第２のコンタクト部の側壁部に対して電気的に接続されている
請求項６に記載の表示装置。
【請求項８】
電気光学素子を含む画素内において、第１の配線層と第２の配線層との間に少なくとも１層の配線層を有し、
前記第１の配線層と前記第２の配線層とはコンタクト部を介して電気的に接続されており、
前記少なくとも１層の配線層は、前記コンタクト部の側壁部に対して電気的に接続されている
表示装置を有する電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、半導体装置、表示装置、及び、電子機器に関する。
【背景技術】
【０００２】
複数の配線層を含む半導体装置において、これら複数の配線層をコンタクト部によって電気的に接続する（複数の配線層間でコンタクトを取る）ことがある。このとき、一定の大きさの領域内に形成するコンタクト部の数が少ない方が、当該領域内におけるコンタクト部のレイアウト面積を縮小できる。尚、コンタクト部は、配線層間の絶縁膜に形成されたコンタクトホールと、当該コンタクトホールに配線材料を埋め込むことによって形成されたコンタクトプラグとから成る。
【０００３】
ここで、一定の大きさの領域としては、例えば、液晶表示装置や有機ＥＬ表示装置等の平面型（フラットパネル型）の表示装置や、ＣＣＤイメージセンサやＣＭＯＳイメージセンサ等の固体撮像装置における画素領域を挙げることができる。例えば、平面型の表示装置にあっては、電気光学素子（発光素子）及び当該電気光学素子を駆動する駆動回路を含む画素が一定の大きさの領域をもって行列状に２次元配置されることになる。
【０００４】
そして、平面型の表示装置のうち、例えば有機ＥＬ表示装置は、有機材料のエレクトロルミネッセンス（ＥＬ；Electroluminescence）を利用し、有機薄膜に電界をかけると発光する現象を用いた有機ＥＬ素子を電気光学素子として用いている。有機ＥＬ表示装置は、他の平面型の表示装置に比べて次のような特長を持っている。
【０００５】
すなわち、有機ＥＬ素子は、１０Ｖ以下の印加電圧で駆動できるために低消費電力である。有機ＥＬ素子は自発光素子であるために、液晶表示装置に比べて、画像の視認性が高く、しかも、バックライト等の照明部材を必要としないために軽量化及び薄型化が容易である。更に、有機ＥＬ素子は、応答速度が数μｓｅｃ程度と非常に高速であるために動画表示時の残像が発生しない。
【０００６】
有機ＥＬ表示装置として、電気光学素子である有機ＥＬ素子を駆動する駆動回路が、書込みトランジスタ及び駆動トランジスタの少なくとも２つのトランジスタを有する構成のものが知られている（例えば、特許文献１参照）。ここで、書込みトランジスタは、映像信号の信号電圧を画素内に書き込む。駆動トランジスタは、書込みトランジスタによって書き込まれた信号電圧に応じて有機ＥＬ素子を発光駆動する。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００７−３１０３１１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
一定の大きさの領域が配置されて成る半導体装置、例えば、画素が行列状に２次元配置されて成る表示装置において、画素内に設けるコンタクト部の数が少ない方が、当該画素内におけるコンタクト部のレイアウト面積を縮小できるため、高精細化を図る上で有利である。特に、有機ＥＬ表示装置にあっては、画素内に少なくとも２つのトランジスタを含む駆動回路が配されることから、画素内に設けられるコンタクト部の数が多くなりがちであり、その対策が望まれる。
【０００９】
尚、ここでは、発明が解決しようとする課題について、有機ＥＬ表示装置の場合を例に挙げて説明したが、これに限られるものではない。すなわち、他の平面型の表示装置や、光電変換素子を含む画素が行列状に配置されて成る固体撮像装置、更には、表示装置や固体撮像装置に限らず、複数の配線層を含み、これら複数の配線層間でコンタクトを取る半導体装置全般に対して言える課題である。
【００１０】
そこで、本開示は、一定の大きさの領域内に形成するコンタクト部の数をより少なくできるようにした半導体装置、当該半導体装置を用いる表示装置、及び、当該表示装置を有する電子機器を提供することを目的とする。
【課題を解決するための手段】
【００１１】
上記の目的を達成するために、本開示では、
第１の配線層と第２の配線層との間に少なくとも１層の配線層を有し、
前記第１の配線層と前記第２の配線層とがコンタクト部を介して電気的に接続されて成る半導体装置において、
前記少なくとも１層の配線層を、前記コンタクト部の側壁部に対して電気的に接続した
構成を採っている。
【００１２】
上記構成の半導体装置において、第１の配線層と第２の配線層とがコンタクト部を介して電気的に接続されているのに対して、少なくとも１層の配線層は、コンタクト部の側壁部に対して電気的に接続されている。これにより、第１の配線層と第２の配線層と少なくとも１層の配線層との間で電気的な接続を行う、即ち、コンタクトを取るに当たって、コンタクト部は１つで済む。従って、少なくとも１層の配線層と第１の配線層または第２の配線層との間でコンタクト部を介して電気的に接続する構成を採る場合に比べて、一定の大きさの領域内に形成するコンタクト部の数を少なくできる。
【発明の効果】
【００１３】
本開示によれば、一定の大きさの領域内に形成するコンタクト部の数をより少なくできるために、当該領域内におけるコンタクト部のレイアウト面積の縮小化を図ることができる。
【図面の簡単な説明】
【００１４】
【図１】本開示が適用されるアクティブマトリクス型有機ＥＬ表示装置の構成の概略を示すシステム構成図である。
【図２】画素（画素回路）の具体的な回路構成の一例を示す回路図である。
【図３】本開示が適用される有機ＥＬ表示装置の基本的な回路動作の説明に供するタイミング波形図である。
【図４】本開示が適用される有機ＥＬ表示装置の基本的な回路動作の動作説明図（その１）である。
【図５】本開示が適用される有機ＥＬ表示装置の基本的な回路動作の動作説明図（その２）である。
【図６】駆動トランジスタの閾値電圧Ｖthのばらつきに起因する課題の説明（Ａ）、及び、駆動トランジスタの移動度μのばらつきに起因する課題の説明（Ｂ）に供する特性図である。
【図７】参考例１に係る画素のコンタクト部の構造を示す平面図である。
【図８】図７のＡ−Ａ′線に沿った矢視断面を示す断面図である。
【図９】図７のＢ−Ｂ′線に沿った矢視断面を示す断面図である。
【図１０】参考例２に係る画素のコンタクト部の構造を示す平面図である。
【図１１】図１０のＣ−Ｃ′線に沿った矢視断面を示す断面図である。
【図１２】図１０のＤ−Ｄ′線に沿った矢視断面を示す断面図である。
【図１３】実施形態に係る画素のコンタクト部の構造を示す平面図である。
【図１４】図１３のＥ−Ｅ′線に沿った矢視断面を示す断面図である。
【図１５】中間層をコンタクト部の側壁部に対して電気的に接続する構造例１についての説明図である。
【図１６】中間層をコンタクト部の側壁部に対して電気的に接続する構造例２についての説明図である。
【図１７】中間層をコンタクト部の側壁部に対して電気的に接続する構造例３についての説明図である。
【図１８】従来技術に係る画素のコンタクト部の構造の製造プロセスを声明する工程図（その１）である。
【図１９】従来技術に係る画素のコンタクト部の構造の製造プロセスを声明する工程図（その２）である。
【図２０】従来技術に係る画素のコンタクト部の構造の製造プロセスを声明する工程図（その３）である。
【図２１】実施形態に係る画素のコンタクト部の構造の製造プロセスを声明する工程図（その１）である。
【図２２】実施形態に係る画素のコンタクト部の構造の製造プロセスを声明する工程図（その２）である。
【図２３】実施形態に係る画素のコンタクト部の構造の製造プロセスを声明する工程図（その３）である。
【図２４】本開示が適用されるテレビジョンセットの外観を示す斜視図である。
【図２５】本開示が適用されるデジタルカメラの外観を示す斜視図であり、（Ａ）は表側から見た斜視図、（Ｂ）は裏側から見た斜視図である。
【図２６】本開示が適用されるノート型パーソナルコンピュータの外観を示す斜視図である。
【図２７】本開示が適用されるビデオカメラの外観を示す斜視図である。
【図２８】本開示が適用される携帯電話機を示す外観図であり、（Ａ）は開いた状態での正面図、（Ｂ）はその側面図、（Ｃ）は閉じた状態での正面図、（Ｄ）は左側面図、（Ｅ）は右側面図、（Ｆ）は上面図、（Ｇ）は下面図である。
【発明を実施するための形態】
【００１５】
以下、発明を実施するための形態（以下、「実施形態」と記述する）について図面を用いて詳細に説明する。なお、説明は以下の順序で行う。
１．本開示が適用される有機ＥＬ表示装置
１−１．システム構成
１−２．基本的な回路動作
１−３．画素のコンタクト部の構成
２．実施形態の説明
２−１．実施形態に係る画素のコンタクト部の構造
２−２．製造プロセス
２−３．実施形態の作用、効果
３．適用例
４．電子機器
【００１６】
＜１．本開示が適用される有機ＥＬ表示装置＞
［１−１．システム構成］
図１は、本開示が適用される平面型の表示装置、例えば、アクティブマトリクス型表示装置の構成の概略を示すシステム構成図である。
【００１７】
アクティブマトリクス型表示装置は、電気光学素子に流れる電流を、当該電気光学素子と同じ画素内に設けた能動素子、例えば絶縁ゲート型電界効果トランジスタによって制御する表示装置である。絶縁ゲート型電界効果トランジスタとしては、典型的には、ＴＦＴ（薄膜トランジスタ）が用いられる。
【００１８】
ここでは、一例として、デバイスに流れる電流値に応じて発光輝度が変化する電流駆動型の電気光学素子、例えば有機ＥＬ素子を、画素（画素回路）の発光素子として用いるアクティブマトリクス型有機ＥＬ表示装置の場合を例に挙げて説明するものとする。
【００１９】
図１に示すように、本適用例に係る有機ＥＬ表示装置１０は、有機ＥＬ素子を含む複数の画素２０と、当該画素２０が行列状に２次元配置されてなる画素アレイ部３０と、当該画素アレイ部３０の周辺に配置される駆動回路部とを有する構成となっている。駆動回路部は、書込み走査回路４０、電源供給走査回路５０及び信号出力回路６０等からなり、画素アレイ部３０の各画素２０を駆動する。
【００２０】
ここで、有機ＥＬ表示装置１０がカラー表示対応の場合は、カラー画像を形成する単位となる１つの画素（単位画素）は複数の副画素（サブピクセル）から構成され、この副画素の各々が図１の画素２０に相当することになる。より具体的には、カラー表示対応の表示装置では、１つの画素は、例えば、赤色（Ｒｅｄ；Ｒ）光を発光する副画素、緑色（Ｇｒｅｅｎ；Ｇ）光を発光する副画素、青色（Ｂｌｕｅ；Ｂ）光を発光する副画素の３つの副画素から構成される。
【００２１】
但し、１つの画素としては、ＲＧＢの３原色の副画素の組み合わせに限られるものではなく、３原色の副画素に更に１色あるいは複数色の副画素を加えて１つの画素を構成することも可能である。より具体的には、例えば、輝度向上のために白色（Ｗｈｉｔｅ；Ｗ）光を発光する副画素を加えて１つの画素を構成したり、色再現範囲を拡大するために補色光を発光する少なくとも１つの副画素を加えて１つの画素を構成したりすることも可能である。
【００２２】
画素アレイ部３０には、ｍ行ｎ列の画素２０の配列に対して、行方向（画素行の画素の配列方向）に沿って走査線３１1〜３１mと電源供給線３２1〜３２mとが画素行毎に配線されている。更に、ｍ行ｎ列の画素２０の配列に対して、列方向（画素列の画素の配列方向）に沿って信号線３３1〜３３nが画素列毎に配線されている。
【００２３】
走査線３１1〜３１mは、書込み走査回路４０の対応する行の出力端にそれぞれ接続されている。電源供給線３２1〜３２mは、電源供給走査回路５０の対応する行の出力端にそれぞれ接続されている。信号線３３1〜３３nは、信号出力回路６０の対応する列の出力端にそれぞれ接続されている。
【００２４】
画素アレイ部３０は、通常、ガラス基板などの透明絶縁基板上に形成されている。これにより、有機ＥＬ表示装置１０は、平面型（フラット型）のパネル構造となっている。画素アレイ部３０の各画素２０の駆動回路は、アモルファスシリコンＴＦＴまたは低温ポリシリコンＴＦＴを用いて形成することができる。低温ポリシリコンＴＦＴを用いる場合には、図１に示すように、書込み走査回路４０、電源供給走査回路５０、及び、信号出力回路６０についても、画素アレイ部３０を形成する表示パネル（基板）７０上に実装することができる。
【００２５】
書込み走査回路４０は、クロックパルスｃｋに同期してスタートパルスｓｐを順にシフト（転送）するシフトレジスタ回路等によって構成されている。この書込み走査回路４０は、画素アレイ部３０の各画素２０への映像信号の信号電圧書込みに際して、走査線３１（３１1〜３１m）に対して書込み走査信号ＷＳ（ＷＳ1〜ＷＳ m）を順次供給することによって画素アレイ部３０の各画素２０を行単位で順番に走査（線順次走査）する。
【００２６】
電源供給走査回路５０は、クロックパルスｃｋに同期してスタートパルスｓｐを順にシフトするシフトレジスタ回路等によって構成されている。この電源供給走査回路５０は、書込み走査回路４０による線順次走査に同期して、第１電源電位Ｖccpと当該第１電源電位Ｖccpよりも低い第２電源電位Ｖiniとで切り替わることが可能な電源電位ＤＳ（ＤＳ1〜ＤＳm）を電源供給線３２（３２1〜３２m）に供給する。後述するように、電源電位ＤＳのＶccp／Ｖiniの切替えにより、画素２０の発光／非発光の制御が行なわれる。
【００２７】
信号出力回路６０は、信号供給源（図示せず）から供給される輝度情報に応じた映像信号の信号電圧（以下、単に「信号電圧」と記述する場合もある）Ｖsigと基準電圧Ｖofsとを選択的に出力する。ここで、基準電圧Ｖofsは、映像信号の信号電圧Ｖsigの基準となる電位（例えば、映像信号の黒レベルに相当する電位）であり、後述する閾値補正処理の際に用いられる。
【００２８】
信号出力回路６０から出力される信号電圧Ｖsig／基準電圧Ｖofsは、信号線３３（３３1〜３３n）を介して画素アレイ部３０の各画素２０に対して、書込み走査回路４０による走査によって選択された画素行の単位で書き込まれる。すなわち、信号出力回路６０は、信号電圧Ｖsigを行（ライン）単位で書き込む線順次書込みの駆動形態を採っている。
【００２９】
（画素回路）
図２は、画素（画素回路）２０の具体的な回路構成の一例を示す回路図である。画素２０の発光部は、デバイスに流れる電流値に応じて発光輝度が変化する電流駆動型の電気光学素子である有機ＥＬ素子２１から成る。
【００３０】
図２に示すように、画素２０は、有機ＥＬ素子２１と、有機ＥＬ素子２１に電流を流すことによって当該有機ＥＬ素子２１を駆動する駆動回路とによって構成されている。有機ＥＬ素子２１は、全ての画素２０に対して共通に配線（所謂、ベタ配線）された共通電源供給線３４にカソード電極が接続されている。
【００３１】
有機ＥＬ素子２１を駆動する駆動回路は、駆動トランジスタ２２、書込みトランジスタ２３、保持容量２４、及び、補助容量２５を有する構成となっている。駆動トランジスタ２２及び書込みトランジスタ２３としてＮチャネル型のＴＦＴを用いることができる。但し、ここで示した、駆動トランジスタ２２及び書込みトランジスタ２３の導電型の組み合わせは一例に過ぎず、これらの組み合わせに限られるものではない。
【００３２】
ここで、画素２０内のトランジスタ、即ち、駆動トランジスタ２２及び書込みトランジスタ２３の少なくとも一方、好ましくは、両方のトランジスタ２２，２３として、周知のＬＤＤ構造のトランジスタが用いられる。ＬＤＤ構造によれば、ドレイン領域の近傍での電界集中が小さくなるため、ホットキャリアの発生を抑えることが可能になる。
【００３３】
駆動トランジスタ２２は、一方の電極（ソース／ドレイン電極）が有機ＥＬ素子２１のアノード電極に接続され、他方の電極（ソース／ドレイン電極）が電源供給線３２（３２1〜３２m）に接続されている。
【００３４】
書込みトランジスタ２３は、一方の電極（ソース／ドレイン電極）が信号線３３（３３1〜３３n）に接続され、他方の電極（ソース／ドレイン電極）が駆動トランジスタ２２のゲート電極に接続されている。また、書込みトランジスタ２３のゲート電極は、走査線３１（３１1〜３１m）に接続されている。
【００３５】
駆動トランジスタ２２及び書込みトランジスタ２３において、一方の電極とは、ソース／ドレイン領域に電気的に接続された金属配線を言い、他方の電極とは、ドレイン／ソース領域に電気的に接続された金属配線を言う。また、一方の電極と他方の電極との電位関係によって一方の電極がソース電極ともなればドレイン電極ともなり、他方の電極がドレイン電極ともなればソース電極ともなる。
【００３６】
保持容量２４は、一方の電極が駆動トランジスタ２２のゲート電極に接続され、他方の電極が駆動トランジスタ２２の他方の電極、及び、有機ＥＬ素子２１のアノード電極に接続されている。
【００３７】
補助容量２５は、一方の電極が有機ＥＬ素子２１のアノード電極に、他方の電極が共通電源供給線３４にそれぞれ接続されている。この補助容量２５は、有機ＥＬ素子２１の容量不足分を補い、保持容量２４に対する映像信号の書込みゲインを高めるために、必要に応じて設けられるものである。すなわち、補助容量２５は必須の構成要素ではなく、有機ＥＬ素子２１の等価容量が十分に大きい場合は省略可能である。
【００３８】
ここでは、補助容量２５の他方の電極を共通電源供給線３４に接続するとしているが、他方の電極の接続先としては、共通電源供給線３４に限られるものではなく、固定電位のノードであればよい。補助容量２５の他方の電極を固定電位のノードに接続することで、有機ＥＬ素子２１の容量不足分を補い、保持容量２４に対する映像信号の書込みゲインを高めるという所期の目的を達成することができる。
【００３９】
上記構成の画素２０において、書込みトランジスタ２３は、書込み走査回路４０から走査線３１を通してゲート電極に印加されるＨｉｇｈアクティブの書込み走査信号ＷＳに応答して導通状態となる。これにより、書込みトランジスタ２３は、信号線３３を通して信号出力回路６０から供給される、輝度情報に応じた映像信号の信号電圧Ｖsigまたは基準電圧Ｖofsをサンプリングして画素２０内に書き込む。この書き込まれた信号電圧Ｖsigまたは基準電圧Ｖofsは、駆動トランジスタ２２のゲート電極に印加されるとともに保持容量２４に保持される。
【００４０】
駆動トランジスタ２２は、電源供給線３２（３２1〜３２m）の電源電位ＤＳが第１電源電位Ｖccpにあるときには、一方の電極がドレイン電極、他方の電極がソース電極となって飽和領域で動作する。これにより、駆動トランジスタ２２は、電源供給線３２から電流の供給を受けて有機ＥＬ素子２１を電流駆動にて発光駆動する。より具体的には、駆動トランジスタ２２は、飽和領域で動作することにより、保持容量２４に保持された信号電圧Ｖsigの電圧値に応じた電流値の駆動電流を有機ＥＬ素子２１に供給し、当該有機ＥＬ素子２１を電流駆動することによって発光させる。
【００４１】
駆動トランジスタ２２は更に、電源電位ＤＳが第１電源電位Ｖccpから第２電源電位Ｖiniに切り替わったときには、一方の電極がソース電極、他方の電極がドレイン電極となってスイッチングトランジスタとして動作する。これにより、駆動トランジスタ２２は、有機ＥＬ素子２１への駆動電流の供給を停止し、有機ＥＬ素子２１を非発光状態にする。すなわち、駆動トランジスタ２２は、有機ＥＬ素子２１の発光／非発光を制御するトランジスタとしての機能をも併せ持っている。
【００４２】
この駆動トランジスタ２２のスイッチング動作により、有機ＥＬ素子２１が非発光状態となる期間（非発光期間）を設け、有機ＥＬ素子２１の発光期間と非発光期間の割合（デューティ）を制御することができる。このデューティ制御により、１表示フレーム期間に亘って画素が発光することに伴う残像ボケを低減できるために、特に動画の画品位をより優れたものとすることができる。
【００４３】
電源供給走査回路５０から電源供給線３２を通して選択的に供給される第１，第２電源電位Ｖccp，Ｖiniのうち、第１電源電位Ｖccpは有機ＥＬ素子２１を発光駆動する駆動電流を駆動トランジスタ２２に供給するための電源電位である。また、第２電源電位Ｖiniは、有機ＥＬ素子２１に対して逆バイアスを掛けるための電源電位である。この第２電源電位Ｖiniは、基準電圧Ｖofsよりも低い電位、例えば、駆動トランジスタ２２の閾値電圧をＶthとするときＶofs−Ｖthよりも低い電位、好ましくは、Ｖofs−Ｖthよりも十分に低い電位に設定される。
【００４４】
［１−２．基本的な回路動作］
続いて、上記構成の有機ＥＬ表示装置１０の基本的な回路動作について、図３のタイミング波形図を基に図４及び図５の動作説明図を用いて説明する。尚、図４及び図５の動作説明図では、図面の簡略化のために、書込みトランジスタ２３をスイッチのシンボルで図示している。
【００４５】
図３のタイミング波形図には、走査線３１の電位（書込み走査信号）ＷＳ、電源供給線３２の電位（電源電位）ＤＳ、信号線３３の電位（Ｖsig／Ｖofs）、駆動トランジスタ２２のゲート電位Ｖg及びソース電位Ｖsのそれぞれの変化を示している。
【００４６】
（前表示フレームの発光期間）
図３のタイミング波形図において、時刻ｔ11以前は、前の表示フレームにおける有機ＥＬ素子２１の発光期間となる。この前表示フレームの発光期間では、電源供給線３２の電位ＤＳが第１電源電位（以下、「高電位」と記述する）Ｖccpにあり、また、書込みトランジスタ２３が非導通状態にある。
【００４７】
このとき、駆動トランジスタ２２は飽和領域で動作するように設計されている。これにより、図４（Ａ）に示すように、駆動トランジスタ２２のゲート−ソース間電圧Ｖgsに応じた駆動電流（ドレイン−ソース間電流）Ｉdsが、電源供給線３２から駆動トランジスタ２２を通して有機ＥＬ素子２１に供給される。従って、有機ＥＬ素子２１が駆動電流Ｉdsの電流値に応じた輝度で発光する。
【００４８】
（閾値補正準備期間）
時刻ｔ11になると、線順次走査の新しい表示フレーム（現表示フレーム）に入る。そして、図４（Ｂ）に示すように、電源供給線３２の電位ＤＳが高電位Ｖccpから、信号線３３の基準電圧Ｖofsに対してＶofs−Ｖthよりも十分に低い第２電源電位（以下、「低電位」と記述する）Ｖiniに切り替わる。
【００４９】
ここで、有機ＥＬ素子２１の閾値電圧をＶthel、共通電源供給線３４の電位（カソード電位）をＶcathとする。このとき、低電位ＶiniをＶini＜Ｖthel＋Ｖcathとすると、駆動トランジスタ２２のソース電位Ｖsが低電位Ｖiniにほぼ等しくなるために、有機ＥＬ素子２１は逆バイアス状態となって消光する。
【００５０】
次に、時刻ｔ12で走査線３１の電位ＷＳが低電位側から高電位側に遷移することで、、図４（Ｃ）に示すように、書込みトランジスタ２３が導通状態となる。このとき信号出力回路６０から信号線３３に対して基準電圧Ｖofsが供給された状態にあるために、駆動トランジスタ２２のゲート電位Ｖgが基準電圧Ｖofsになる。また、駆動トランジスタ２２のソース電位Ｖsは、基準電圧Ｖofsよりも十分に低い電位、即ち、低電位Ｖiniにある。
【００５１】
このとき、駆動トランジスタ２２のゲート−ソース間電圧ＶgsはＶofs−Ｖiniとなる。ここで、Ｖofs−Ｖiniが駆動トランジスタ２２の閾値電圧Ｖthよりも大きくないと、後述する閾値補正処理を行うことができないために、Ｖofs−Ｖini＞Ｖthなる電位関係に設定する必要がある。
【００５２】
このように、駆動トランジスタ２２のゲート電位Ｖgを基準電圧Ｖofsに固定し、かつ、ソース電位Ｖsを低電位Ｖiniに固定して（確定させて）初期化する処理が、後述する閾値補正処理（閾値補正動作）を行う前の準備（閾値補正準備）の処理である。従って、基準電圧Ｖofs及び低電位Ｖiniが、駆動トランジスタ２２のゲート電位Ｖg及びソース電位Ｖsの各初期化電位となる。
【００５３】
（閾値補正期間）
次に、時刻ｔ13で、図４（Ｄ）に示すように、電源供給線３２の電位ＤＳが低電位Ｖiniから高電位Ｖccpに切り替わると、駆動トランジスタ２２のゲート電位Ｖgが基準電圧Ｖofsに保たれた状態で閾値補正処理が開始される。すなわち、ゲート電位Ｖgから駆動トランジスタ２２の閾値電圧Ｖthを減じた電位に向けて駆動トランジスタ２２のソース電位Ｖsが上昇を開始する。
【００５４】
ここでは、便宜上、駆動トランジスタ２２のゲート電位Ｖgの初期化電位Ｖofsを基準とし、当該初期化電位Ｖofsから駆動トランジスタ２２の閾値電圧Ｖthを減じた電位に向けてソース電位Ｖsを変化させる処理を閾値補正処理と呼んでいる。この閾値補正処理が進むと、やがて、駆動トランジスタ２２のゲート−ソース間電圧Ｖgsが駆動トランジスタ２２の閾値電圧Ｖthに収束する。この閾値電圧Ｖthに相当する電圧は保持容量２４に保持される。
【００５５】
尚、閾値補正処理を行う期間（閾値補正期間）において、電流が専ら保持容量２４側に流れ、有機ＥＬ素子２１側には流れないようにするために、有機ＥＬ素子２１がカットオフ状態となるように共通電源供給線３４の電位Ｖcathを設定しておくこととする。
【００５６】
次に、時刻ｔ14で、走査線３１の電位ＷＳが低電位側に遷移することで、図５（Ａ）に示すように、書込みトランジスタ２３が非導通状態となる。このとき、駆動トランジスタ２２のゲート電極が信号線３３から電気的に切り離されることによってフローティング状態になる。しかし、ゲート−ソース間電圧Ｖgsが駆動トランジスタ２２の閾値電圧Ｖthに等しいために、当該駆動トランジスタ２２はカットオフ状態にある。従って、駆動トランジスタ２２にドレイン−ソース間電流Ｉdsは流れない。
【００５７】
（信号書込み＆移動度補正期間）
次に、時刻ｔ15で、図５（Ｂ）に示すように、信号線３３の電位が基準電圧Ｖofsから映像信号の信号電圧Ｖsigに切り替わる。続いて、時刻ｔ16で、走査線３１の電位ＷＳが高電位側に遷移することで、図５（Ｃ）に示すように、書込みトランジスタ２３が導通状態になって映像信号の信号電圧Ｖsigをサンプリングして画素２０内に書き込む。
【００５８】
この書込みトランジスタ２３による信号電圧Ｖsigの書込みにより、駆動トランジスタ２２のゲート電位Ｖgが信号電圧Ｖsigになる。そして、映像信号の信号電圧Ｖsigによる駆動トランジスタ２２の駆動の際に、当該駆動トランジスタ２２の閾値電圧Ｖthが保持容量２４に保持された閾値電圧Ｖthに相当する電圧と相殺される。この閾値キャンセルの原理の詳細については後述する。
【００５９】
このとき、有機ＥＬ素子２１は、カットオフ状態（ハイインピーダンス状態）にある。従って、映像信号の信号電圧Ｖsigに応じて電源供給線３２から駆動トランジスタ２２に流れる電流（ドレイン−ソース間電流Ｉds）は、有機ＥＬ素子２１の等価容量及び補助容量２５に流れ込む。これにより、有機ＥＬ素子２１の等価容量及び補助容量２５の充電が開始される。
【００６０】
有機ＥＬ素子２１の等価容量及び補助容量２５が充電されることにより、駆動トランジスタ２２のソース電位Ｖsが時間の経過とともに上昇していく。このとき既に、駆動トランジスタ２２の閾値電圧Ｖthの画素毎のばらつきがキャンセルされており、駆動トランジスタ２２のドレイン−ソース間電流Ｉdsは当該駆動トランジスタ２２の移動度μに依存したものとなる。尚、駆動トランジスタ２２の移動度μは、当該駆動トランジスタ２２のチャネルを構成する半導体薄膜の移動度である。
【００６１】
ここで、映像信号の信号電圧Ｖsigに対する保持容量２４の保持電圧Ｖgsの比率、即ち、書込みゲインＧが１（理想値）であると仮定する。すると、駆動トランジスタ２２のソース電位ＶsがＶofs−Ｖth＋ΔＶの電位まで上昇することで、駆動トランジスタ２２のゲート‐ソース間電圧ＶgsはＶsig−Ｖofs＋Ｖth−ΔＶとなる。
【００６２】
すなわち、駆動トランジスタ２２のソース電位Ｖｓの上昇分ΔＶは、保持容量２４に保持された電圧（Ｖsig−Ｖofs＋Ｖth）から差し引かれるように、換言すれば、保持容量２４の充電電荷を放電するように作用する。換言すれば、ソース電位Ｖｓの上昇分ΔＶは、保持容量２４に対して負帰還がかけられたことになる。従って、ソース電位Ｖsの上昇分ΔＶは負帰還の帰還量となる。
【００６３】
このように、駆動トランジスタ２２に流れるドレイン−ソース間電流Ｉdsに応じた帰還量ΔＶでゲート‐ソース間電圧Ｖgsに負帰還をかけることで、駆動トランジスタ２２のドレイン−ソース間電流Ｉdsの移動度μに対する依存性を打ち消すことができる。この打ち消す処理が、駆動トランジスタ２２の移動度μの画素毎のばらつきを補正する移動度補正処理である。
【００６４】
より具体的には、駆動トランジスタ２２のゲート電極に書き込まれる映像信号の信号振幅Ｖin（＝Ｖsig−Ｖofs）が高い程ドレイン−ソース間電流Ｉdsが大きくなるため、負帰還の帰還量ΔＶの絶対値も大きくなる。従って、発光輝度レベルに応じた移動度補正処理が行われる。
【００６５】
また、映像信号の信号振幅Ｖinを一定とした場合、駆動トランジスタ２２の移動度μが大きいほど負帰還の帰還量ΔＶの絶対値も大きくなるため、画素毎の移動度μのばらつきを取り除くことができる。従って、負帰還の帰還量ΔＶは、移動度補正処理の補正量とも言える。移動度補正の原理の詳細については後述する。
【００６６】
（発光期間）
次に、時刻ｔ17で、走査線３１の電位ＷＳが低電位側に遷移することで、図５（Ｄ）に示すように、書込みトランジスタ２３が非導通状態となる。これにより、駆動トランジスタ２２のゲート電極は、信号線３３から電気的に切り離されるためにフローティング状態になる。
【００６７】
ここで、駆動トランジスタ２２のゲート電極がフローティング状態にあるときは、駆動トランジスタ２２のゲート−ソース間に保持容量２４が接続されていることにより、駆動トランジスタ２２のソース電位Ｖsの変動に連動してゲート電位Ｖgも変動する。
【００６８】
このように、駆動トランジスタ２２のゲート電位Ｖgがソース電位Ｖsの変動に連動して変動する動作が、換言すれば、保持容量２４に保持されたゲート−ソース間電圧Ｖgsを保ったまま、ゲート電位Ｖg及びソース電位Ｖsが上昇する動作がブートストラップ動作である。このブートストラップ動作の詳細については後述する。
【００６９】
駆動トランジスタ２２のゲート電極がフローティング状態になり、それと同時に、駆動トランジスタ２２のドレイン−ソース間電流Ｉdsが有機ＥＬ素子２１に流れ始めることにより、当該電流Ｉdsに応じて有機ＥＬ素子２１のアノード電位が上昇する。
【００７０】
そして、有機ＥＬ素子２１のアノード電位がＶthel＋Ｖcathを越えると、有機ＥＬ素子２１に駆動電流が流れ始めるため有機ＥＬ素子２１が発光を開始する。また、有機ＥＬ素子２１のアノード電位の上昇は、即ち、駆動トランジスタ２２のソース電位Ｖsの上昇に他ならない。そして、駆動トランジスタ２２のソース電位Ｖsが上昇すると、保持容量２４のブートストラップ動作により、駆動トランジスタ２２のゲート電位Ｖgも連動して上昇する。
【００７１】
このとき、ブートストラップゲインが１（理想値）であると仮定した場合、ゲート電位Ｖgの上昇量はソース電位Ｖsの上昇量に等しくなる。故に、発光期間中、駆動トランジスタ２２のゲート‐ソース間電圧Ｖgsは、Ｖsig−Ｖofs＋Ｖth−ΔＶで一定に保持される。そして、時刻ｔ18で信号線３３の電位が映像信号の信号電圧Ｖsigから基準電圧Ｖofsに切り替わる。
【００７２】
以上説明した一連の回路動作において、閾値補正準備、閾値補正、信号電圧Ｖsigの書込み（信号書込み）、及び、移動度補正の各処理動作は、１水平走査期間（１Ｈ）において実行される。また、信号書込み及び移動度補正の各処理動作は、時刻ｔ16−ｔ17の期間において並行して実行される。
【００７３】
〔分割閾値補正〕
尚、ここでは、閾値補正処理を１回だけ実行する駆動法を採る場合を例に挙げて説明したが、この駆動法は一例に過ぎず、この駆動法に限られるものではない。例えば、閾値補正処理を移動度補正及び信号書込み処理と共に行う１Ｈ期間に加えて、当該１Ｈ期間に先行する複数の水平走査期間に亘って分割して閾値補正処理を複数回実行する、所謂、分割閾値補正を行う駆動法を採ることも可能である。
【００７４】
この分割閾値補正の駆動法によれば、高精細化に伴う多画素化によって１水平走査期間として割り当てられる時間が短くなったとしても、閾値補正期間として複数の水平走査期間に亘って十分な時間を確保することができる。従って、１水平走査期間として割り当てられる時間が短くなっても、閾値補正期間として十分な時間を確保できるため、閾値補正処理を確実に実行できることになる。
【００７５】
〔閾値キャンセルの原理〕
ここで、駆動トランジスタ２２の閾値キャンセル（即ち、閾値補正）の原理について説明する。駆動トランジスタ２２は、飽和領域で動作するように設計されているために定電流源として動作する。これにより、有機ＥＬ素子２１には駆動トランジスタ２２から、次式（１）で与えられる一定のドレイン−ソース間電流（駆動電流）Ｉdsが供給される。
Ｉds＝（１／２）・μ（Ｗ／Ｌ）Ｃox（Ｖgs−Ｖth）2           ……（１）
ここで、Ｗは駆動トランジスタ２２のチャネル幅、Ｌはチャネル長、Ｃoxは単位面積当たりのゲート容量である。
【００７６】
図６（Ａ）に、駆動トランジスタ２２のドレイン−ソース間電流Ｉds対ゲート−ソース間電圧Ｖgsの特性を示す。図６（Ａ）の特性図に示すように、駆動トランジスタ２２の閾値電圧Ｖthの画素毎のばらつきに対するキャンセル処理（補正処理）を行わないと、閾値電圧ＶthがＶth1のときに、ゲート−ソース間電圧Ｖgsに対応するドレイン−ソース間電流ＩdsがＩds1になる。
【００７７】
これに対して、閾値電圧ＶthがＶth2（Ｖth2＞Ｖth1）のとき、同じゲート−ソース間電圧Ｖgsに対応するドレイン−ソース間電流ＩdsがＩds2（Ｉds2＜Ｉds1）になる。すなわち、駆動トランジスタ２２の閾値電圧Ｖthが変動すると、ゲート−ソース間電圧Ｖgsが一定であってもドレイン−ソース間電流Ｉdsが変動する。
【００７８】
一方、上記構成の画素（画素回路）２０では、先述したように、発光時の駆動トランジスタ２２のゲート−ソース間電圧ＶgsはＶsig−Ｖofs＋Ｖth−ΔＶである。従って、これを式（１）に代入すると、ドレイン−ソース間電流Ｉdsは、次式（２）で表される。
Ｉds＝（１／２）・μ（Ｗ／Ｌ）Ｃox（Ｖsig−Ｖofs−ΔＶ）2     ……（２）
【００７９】
すなわち、駆動トランジスタ２２の閾値電圧Ｖthの項がキャンセルされており、駆動トランジスタ２２から有機ＥＬ素子２１に供給されるドレイン−ソース間電流Ｉdsは、駆動トランジスタ２２の閾値電圧Ｖthに依存しない。その結果、駆動トランジスタ２２の製造プロセスのばらつきや経時変化等により、駆動トランジスタ２２の閾値電圧Ｖthが画素毎に変動したとしても、ドレイン−ソース間電流Ｉdsが変動しないために、有機ＥＬ素子２１の発光輝度を一定に保つことができる。
【００８０】
〔移動度補正の原理〕
次に、駆動トランジスタ２２の移動度補正の原理について説明する。図６（Ｂ）に、駆動トランジスタ２２の移動度μが相対的に大きい画素Ａと、駆動トランジスタ２２の移動度μが相対的に小さい画素Ｂとを比較した状態で特性カーブを示す。駆動トランジスタ２２をポリシリコン薄膜トランジスタなどで構成した場合、画素Ａや画素Ｂのように、画素間で移動度μがばらつくことは避けられない。
【００８１】
画素Ａと画素Ｂで移動度μにばらつきがある状態で、駆動トランジスタ２２のゲート電極に対して、例えば両画素Ａ，Ｂに同レベルの信号振幅Ｖin（＝Ｖsig−Ｖofs）を書き込んだ場合を考える。この場合、何ら移動度μの補正を行わないと、移動度μの大きい画素Ａに流れるドレイン−ソース間電流Ｉds1′と移動度μの小さい画素Ｂに流れるドレイン−ソース間電流Ｉds2′との間には大きな差が生じてしまう。このように、移動度μの画素毎のばらつきに起因してドレイン−ソース間電流Ｉdsに画素間で大きな差が生じると、画面のユニフォーミティ（一様性）が損なわれる。
【００８２】
ここで、先述した式（１）のトランジスタ特性式から明らかなように、移動度μが大きいとドレイン−ソース間電流Ｉdsが大きくなる。従って、負帰還における帰還量ΔＶは移動度μが大きくなるほど大きくなる。図６（Ｂ）に示すように、移動度μの大きな画素Ａの帰還量ΔＶ1は、移動度の小さな画素Ｂの帰還量ΔＶ2に比べて大きい。
【００８３】
そこで、移動度補正処理によって駆動トランジスタ２２のドレイン−ソース間電流Ｉdsに応じた帰還量ΔＶでゲート−ソース間電圧Ｖgsに負帰還をかけることにより、移動度μが大きいほど負帰還が大きくかかることになる。その結果、移動度μの画素毎のばらつきを抑制することができる。
【００８４】
具体的には、移動度μの大きな画素Ａで帰還量ΔＶ1の補正をかけると、ドレイン−ソース間電流ＩdsはＩds1′からＩds1まで大きく下降する。一方、移動度μの小さな画素Ｂの帰還量ΔＶ2は小さいために、ドレイン−ソース間電流ＩdsはＩds2′からＩds2までの下降となり、それ程大きく下降しない。結果的に、画素Ａのドレイン−ソース間電流Ｉds1と画素Ｂのドレイン−ソース間電流Ｉds2とはほぼ等しくなるために、移動度μの画素毎のばらつきが補正される。
【００８５】
以上をまとめると、移動度μの異なる画素Ａと画素Ｂがあった場合、移動度μの大きい画素Ａの帰還量ΔＶ１は移動度μの小さい画素Ｂの帰還量ΔＶ２に比べて大きくなる。つまり、移動度μが大きい画素ほど帰還量ΔＶが大きく、ドレイン−ソース間電流Ｉdsの減少量が大きくなる。
【００８６】
従って、駆動トランジスタ２２のドレイン−ソース間電流Ｉdsに応じた帰還量ΔＶで、ゲート−ソース間電圧Ｖgsに負帰還をかけることで、移動度μの異なる画素のドレイン−ソース間電流Ｉdsの電流値が均一化される。その結果、移動度μの画素毎のばらつきを補正することができる。すなわち、駆動トランジスタ２２に流れる電流（ドレイン−ソース間電流Ｉds）に応じた帰還量（補正量）ΔＶで、駆動トランジスタ２２のゲート−ソース間電圧Ｖgsに対して、即ち、保持容量２４に対して負帰還をかける処理が移動度補正処理となる。
【００８７】
上述したように、本開示が適用されるアクティブマトリクス型有機ＥＬ表示装置は、有機ＥＬ素子２１の駆動回路が、駆動トランジスタ２２及び書込みトランジスタ２３の少なくとも２つのトランジスタを有する構成となっている。有機ＥＬ表示装置としては、有機ＥＬ素子２１の駆動回路が、駆動トランジスタ２２及び書込みトランジスタ２３以外に、有機ＥＬ素子２１の発光／非発光を制御するトランジスタや、その他のトランジスタを有する構成のものもある。
【００８８】
但し、有機ＥＬ素子２１の駆動回路が、駆動トランジスタ２２及び書込みトランジスタ２３の２つのトランジスタを有する構成を採ることで、画素を構成する素子数が少なくて済み、画素のレイアウト面積を縮小できるため、表示パネルの高精細化を図る上で有利である。
【００８９】
このように、駆動トランジスタ２２及び書込みトランジスタ２３の少なくとも２つのトランジスタを有する有機ＥＬ表示装置２１では、先述したように、駆動トランジスタ２２のゲート電極と書込みトランジスタ２３の半導体層とが電気的に接続される。ここで、書込みトランジスタ２３の半導体層は、書込みトランジスタ２３のソース／ドレイン領域である。
【００９０】
［１−３．画素のコンタクト部の構造］
ここで、画素２０のコンタクト部の構造、より具体的には、駆動トランジスタ２２のゲート電極と書込みトランジスタ２３の半導体層とを電気的に接続するコンタクト部の構造について考察する。以下では、画素２０のコンタクト部の構造について、２つの構成例を参考例として挙げて説明する。
【００９１】
（参考例１）
図７は、参考例１に係る画素のコンタクト部の構造を示す平面図である。また、図８には、図７のＡ−Ａ′線に沿った矢視断面を示し、図９には、図７のＢ−Ｂ′線に沿った矢視断面を示す。
【００９２】
図７乃至図９において、透明絶縁基板、例えば、ガラス基板７１の上には、駆動トランジスタ２２のゲート電極２２１、書込みトランジスタ２３のゲート電極２３１、及び、信号線３３（３３1〜３３n）の１層目の配線３３１が形成されている。これらの配線（２２１，２３１，３３１）は、モリブデン（Ｍｏ）等の配線材料から成り、最下層の第１の配線層を構成している。
【００９３】
この第１の配線層には、保持容量２４の一方の電極２４１及び補助容量２５の一方の電極２５１もモリブデン（Ｍｏ）等の配線材料によって形成されている。そして、駆動トランジスタ２２のゲート電極２２１、書込みトランジスタ２３のゲート電極２３１、信号線３３の１層目の配線３３１、及び、容量２４，２５の各一方の電極２４１，２５１の上にはゲート絶縁膜７２が形成されている。
【００９４】
書込みトランジスタ２３において、ゲート電極２３１の上方には、ゲート絶縁膜７２を介して例えばポリシリコンからなる半導体層２３２が形成されている。ここで、半導体層２３２は配線層の概念に含まれる、即ち、配線層の一種であるとする。この半導体層２３２を含む配線層を中間層と呼ぶこととする。半導体層２３２において、ゲート電極２３１と対向する部位の領域がチャネル形成領域２３３となり、当該チャネル形成領域２３３の両端部側の領域がソース／ドレイン領域２３４，２３５となる。
【００９５】
半導体層２３２と同じ配線層には、保持容量２４の他方の電極２４２及び補助容量２５の他方の電極２５２も例えばポリシリコンによって形成されている。ゲート絶縁膜７２及び半導体層２３２の上には絶縁膜７３が積層されている。そして、絶縁膜７３の上には、走査線３１（３１1〜３１m）、電源供給線３２（３２1〜３２m）、及び、信号線３３（３３1〜３３n）の２層目の配線３３２が形成されている。これらの配線（３１，３２，３３２）は、アルミニウム（Ａｌ）等の配線材料から成り、最上層の第２の配線層を構成している。
【００９６】
信号線３３の２層目の配線３３２は、一端がコンタクト部８１によって一方の１層目の配線３３１と電気的に接続され、他端がコンタクト部８２によって他方の１層目の配線３３３と電気的に接続されている。駆動トランジスタ２２の一方のソース／ドレイン領域２２２は、コンタクト部８３によって電源供給線３２と電気的に接続されている。補助容量２５の一方の電極２５１は、コンタクト部８４によって有機ＥＬ素子１のカソード電極と電気的に接続されている。
【００９７】
信号線３３の２層目の配線３３２に繋がる配線３３４は、コンタクト部８５によって書込みトランジスタ２３の半導体層２３２、より具体的には、一方のソース／ドレイン領域２３４と電気的に接続されている。走査線３１は、コンタクト部８５によって書込みトランジスタ２３のゲート電極２３１と電気的に接続されている。
【００９８】
書込みトランジスタ２３の半導体層２３２、より具体的には、他方のソース／ドレイン領域２３５は、コンタクト部８７によって第２の配線層の配線３３５の一端と電気的に接続されている。配線３３５の他端は、コンタクト部８８によって保持容量２４の一方の電極２４１、即ち、駆動トランジスタ２２のゲート電極２２１と電気的に接続されている。
【００９９】
コンタクト部８１〜８８は、絶縁膜７３に形成されたコンタクトホールと、当該コンタクトホールに配線材料を埋め込むことによって形成されたコンタクトプラグから構成されている。
【０１００】
上述した参考例１に係る画素のコンタクト部の構造にあっては、駆動トランジスタ２２のゲート電極２２１と書込みトランジスタ２３の半導体層、即ち、他方のソース／ドレイン領域２３５とを電気的に接続するに当たり、図９に示すような構造を採っている。すなわち、駆動トランジスタ２２のゲート電極２２１に繋がる保持容量２４の一方の電極２４１を第２の配線層の配線３３５と電気的に接続し、当該配線３３５を書込みトランジスタ２３の他方のソース／ドレイン領域２３５と電気的に接続している。
【０１０１】
このように、駆動トランジスタ２２のゲート電極２２１と書込みトランジスタ２３の半導体層２３２とを電気的に接続するに当たり、両者を別の配線層（即ち、第２の配線層）を介して電気的に接続する構成を採ることで、２箇所のコンタクト部８７，８８が必要となる。これにより、画素２０内のコンタクト部のレイアウト面積が大きくなり、画素２０の微細化の妨げになるため、表示パネルのより高精細化を図る上で不利となる。
【０１０２】
（参考例２）
図１０は、参考例２に係る画素のコンタクト部の構造を示す平面図である。また、図１１には、図１０のＣ−Ｃ′線に沿った矢視断面を示し、図１２には、図１０のＤ−Ｄ′線に沿った矢視断面を示す。図１０乃至図１２において、図７乃至図９と同等部位には同一符号を付して示している。
【０１０３】
参考例１の場合には、駆動トランジスタ２２のゲート電極２２１と書込みトランジスタ２３の半導体層とを電気的に接続するに当たり、２箇所のコンタクト部８７，８８が必要となることが問題であった。これに対して、参考例２の場合には、図１０及び図１２から明らかなように、駆動トランジスタ２２のゲート電極２２１に繋がる保持容量２４の一方の電極２４１を書込みトランジスタ２３の他方のソース／ドレイン領域２３５の下方まで延在させる。そして、保持容量２４の一方の電極２４１と書込みトランジスタ２３の他方のソース／ドレイン領域２３５とをコンタクトホール部８７を介して直接電気的に接続するようにする。
【０１０４】
この参考例２に係る構造によれば、参考例１の場合に比べてコンタクト部を１個減らすことができる。その反面、参考例２の場合は、保持容量２４の一方の電極２４１と書込みトランジスタ２３の他方のソース／ドレイン領域２３５との間のゲート絶縁膜７２にコンタクトホール８９を形成する工程が追加で必要になるため、製造プロセスの工程数が増えるという問題がある。
【０１０５】
＜２．実施形態の説明＞
本開示の実施形態では、第１の配線層と第２の配線層との間に少なくとも１層の配線層を中間層として有し、第１の配線層と第２の配線層とがコンタクト部を介して電気的に接続されて成る半導体装置を前提としている。そして、当該半導体装置において、少なくとも１層の配線層、即ち、中間層を、コンタクト部の側壁部に対して電気的に接続した、所謂、サイドコンタクトの技術を用いた構成を採っている。
【０１０６】
本開示が適用される有機ＥＬ表示装置にあっては、画素構造において、モリブデン（Ｍｏ）等の配線材料から成る配線（２２１，２３１，３３１等）の層が最下層の第１の配線層となる。また、アルミニウム（Ａｌ）等の配線材料から成る配線（３１，３２，３３２等）の層が最上層の第２の配線層となる。そして、中間層である書込みトランジスタ２３の半導体層２３２が、少なくとも１層の配線層となる。中間層としては１層に限られるものではなく、２層以上であっても良い。
【０１０７】
第１の配線層と第２の配線層とがコンタクト部を介して電気的に接続されているのに対して、少なくとも１層の配線層、即ち、中間層がコンタクト部の側壁部に対して電気的に接続されていることで、次のような作用、効果を得ることができる。すなわち、第１の配線層と第２の配線層と少なくとも１層の配線層との間で電気的な接続を行う、即ち、コンタクトを取るに当たって、コンタクト部は１つで済む。
【０１０８】
従って、少なくとも１層の配線層と第１の配線層または第２の配線層との間でコンタクト部を介して電気的に接続する構成を採る場合に比べて、一定の大きさの領域内に形成するコンタクト部の数を少なくできる、その結果、当該領域内におけるコンタクト部のレイアウト面積の縮小化を図ることができる。
【０１０９】
［２−１．実施形態に係る画素のコンタクト部の構造］
以下に、例えば有機ＥＬ表示装置に適用した場合の、実施形態に係る画素のコンタクト部の構造について具体的に説明する。
【０１１０】
図１３は、実施形態に係る画素のコンタクト部の構造を示す平面図である。また、図１４は、図１３のＥ−Ｅ′線に沿った矢視断面を示す断面図である。図１３及び図１４において、図７乃至図９と同等部位には同一符号を付して示している。
【０１１１】
図１３及び図１４において、透明絶縁基板、例えば、ガラス基板７１の上には、駆動トランジスタ２２のゲート電極２２１、書込みトランジスタ２３のゲート電極２３１、及び、信号線３３（３３1〜３３n）の１層目の配線３３１が形成されている。これらの配線（２２１，２３１，３３１）は、モリブデン（Ｍｏ）等の配線材料から成り、最下層の第１の配線層を構成している。
【０１１２】
この第１の配線層には、保持容量２４の一方の電極２４１及び補助容量２５の一方の電極２５１もモリブデン（Ｍｏ）等の配線材料によって形成されている。特に、保持容量２４の一方の電極２４１は、書込みトランジスタ２３の部位まで延在して設けられている。そして、駆動トランジスタ２２のゲート電極２２１、書込みトランジスタ２３のゲート電極２３１、信号線３３の１層目の配線３３１、及び、容量２４，２５の各一方の電極２４１，２５１の上にはゲート絶縁膜７２が形成されている。
【０１１３】
書込みトランジスタ２３において、ゲート電極２３１の上方には、ゲート絶縁膜７２を介して例えばポリシリコンからなる半導体層２３２が形成されている。この半導体層２３２において、ゲート電極２３１と対向する部位の領域がチャネル形成領域２３３となり、当該チャネル形成領域２３３の両端部側の領域がソース／ドレイン領域２３４，２３５となる。
【０１１４】
半導体層２３２と同じ配線層には、保持容量２４の他方の電極２４２及び補助容量２５の他方の電極２５２も例えばポリシリコンによって形成されている。特に図１３から明らかなように、保持容量２４の他方の電極２４２は、一方の電極２４１の長さ方向のほぼ全面に亘って当該一方の電極２４１と対向して設けられている。
【０１１５】
ここで、一方の電極２４１が、書込みトランジスタ２３の部位まで延在して設けられていることから、保持容量２４の容量値を決める両電極の２４１，２４２の対向面積が、図７に示す参考例１の場合に比べて大きい。すなわち、保持容量２４の容量値を参考例１の場合よりも大きくできる。
【０１１６】
ゲート絶縁膜７２及び半導体層２３２の上には絶縁膜７３が積層されている。そして、絶縁膜７３の上には、走査線３１（３１1〜３１m）、電源供給線３２（３２1〜３２m）、信号線３３（３３1〜３３n）の２層目の配線３３２、及び、他の配線３３５等が形成されている。これらの配線（３１，３２，３３２，３３５）は、アルミニウム（Ａｌ）等の配線材料から成り、最上層の第２の配線層を構成している。
【０１１７】
信号線３３の２層目の配線３３２は、一端がコンタクト部８１によって一方の１層目の配線３３１と電気的に接続され、他端がコンタクト部８２によって他方の１層目の配線３３３と電気的に接続されている。駆動トランジスタ２２の一方のソース／ドレイン領域２２２は、コンタクト部８３によって電源供給線３２と電気的に接続されている。補助容量２５の一方の電極２５１は、コンタクト部８４によって有機ＥＬ素子１のカソード電極と電気的に接続されている。
【０１１８】
保持容量２４の一方の電極２４１は、駆動トランジスタ２２のゲート電極２２１と一体的に形成され、電気的に接続されている。そして、駆動トランジスタ２２のゲート電極２２１と繋がる保持容量２４の一方の電極２４１は、コンタクト部８７によって第２の配線層の配線３３５と電気的に接続されている。
【０１１９】
ここで、本実施形態では、書込みトランジスタ２３の半導体層２３２をコンタクト部８１とコンタクト部８７との間に亘って形成し、半導体層２３２の両端部を両コンタクト部８１，８７の側壁部に対して電気的に接続する（所謂、サイドコンタクト技術を用いる）点を特徴としている。より具体的には、半導体層２３２の一方のソース／ドレイン領域２３４側の端部をコンタクト部８１の側壁部に電気的に接続し、他方のソース／ドレイン領域２３５側の端部をコンタクト部８７の側壁部に電気的に接続している。すなわち、書込みトランジスタ２３の半導体層２３２は、所定距離だけ離れて存在する２つのコンタクト部８１，８７の各側壁部に対して電気的に接続されている。
【０１２０】
駆動トランジスタ２２のゲート電極２２１と書込みトランジスタ２３の半導体層２３２とを電気的に接続するに当たり、先述した参考例１の場合は、両者を別の配線層（即ち、第２の配線層）を介して電気的に接続していたため、２つのコンタクト部８７，８８を必要としていた。更に、信号線３３の１層目の配線３３１と書込みトランジスタ２３の半導体層２３２とを電気的に接続するに当たっても、２つのコンタクト部８１，８５を必要としていた。
【０１２１】
これに対して、本実施形態では、中間層である半導体層２３２をコンタクト部８１，８７の側壁部に対して電気的に接続した構成を採ることで、上記の２箇所のコンタクトを取るに当たって、当該２つのコンタクト部８１，８７で済むことになる。
【０１２２】
具体的には、半導体層２３２の一方のソース／ドレイン領域２３４側の端部がコンタクト部８１の側壁部に電気的に接続されることで、書込みトランジスタ２３の半導体層２３２がコンタクト部８１を介して信号線３３と電気的に接続される。また、他方のソース／ドレイン領域２３５側の端部がコンタクト部８７の側壁部に電気的に接続されることで、書込みトランジスタ２３の半導体層２３２がコンタクト部８７及び保持容量２４の一方の電極２４１を介して駆動トランジスタ２２のゲート電極２２１と電気的に接続される。
【０１２３】
ここで、中間層である半導体層２３２をコンタクト部８１，８７の側壁部に対して電気的に接続する具体的な構造について具体例（構造例１、構造例２、構造例３）を挙げて説明する。ここでは、駆動トランジスタ２２のゲート電極２２１と書込みトランジスタ２３の半導体層２３２とを電気的に接続するコンタクト部８７を例に挙げて説明する。
【０１２４】
（構造例１）
図１５は、中間層をコンタクト部の側壁部に対して電気的に接続する構造例１についての説明図であり、（Ａ）は平面図、（Ｂ）は断面図である。尚、図１５に示すコンタクト部８７については、図１４に示すコンタクト部８７と若干形状を異にしているが、ポイントとなる部分について違いは無い。後述する構造例２及び構造例３の場合についても同様である。
【０１２５】
コンタクト部８７は、ゲート絶縁膜７２及び絶縁膜７３に形成されたコンタクトホール９１と、当該コンタクトホール９１に配線材料を埋め込むことによって形成されたコンタクトプラグ９２とから成る。ここで、コンタクトホール９１の下端部において、ゲート絶縁膜７２の部位の穴サイズは、絶縁膜７３の部位の穴サイズの半分程度の大きさとなっている。
【０１２６】
このようなコンタクトホール９１の下端部の穴サイズの大小関係により、特に図１５の断面図（Ｂ）から明らかなように、コンタクトプラグ９２の下端部は、半分程度に切り欠かれた状態に形成されている。そして、このコンタクトプラグ９２の下端部の切り欠き部分において、書込みトランジスタ２３の半導体層２３２の端部がコンタクト部８７の側壁部に対して電気的に接続されている。
【０１２７】
（構造例２）
図１６は、中間層をコンタクト部の側壁部に対して電気的に接続する構造例２についての説明図であり、（Ａ）は平面図、（Ｂ）は断面図である。
【０１２８】
本構造例２の場合には、コンタクト部８７の全周壁、即ち、コンタクトプラグ９２の全周壁に対して、書込みトランジスタ２３の半導体層２３２の端部が電気的に接続する構成を採っている。構造例１の場合に比べて、コンタクトホール９１の形成が容易である。構造例１の構成を採るか、構造例２の構成を採るかは任意である。但し、電気的な特性を考慮すると、コンタクト部８７の側壁部と書込みトランジスタ２３の半導体層２３２との接触面積が大きい方が好ましい。
【０１２９】
（構造例３）
図１７は、中間層をコンタクト部の側壁部に対して電気的に接続する構造例２についての説明図であり、（Ａ）は平面図、（Ｂ）は断面図である。
【０１３０】
構造例１及び構造例２は、書込みトランジスタ２３の半導体層２３２の端部をコンタクト部８７の側壁部に対して電気的に接続するサイドコンタクトの例である。これに対し、構造例３は、サイドコンタクトの概念からは外れるが、コンタクト部の構造の一例として挙げる。
【０１３１】
本構造例３の場合は、書込みトランジスタ２３の半導体層２３２の端部を、コンタクト部８７の底面、即ち、コンタクトプラグ９２の底面と保持容量２４の一方の電極２４１の上面との間に挟んだ、所謂、サンドイッチ構造を採っている。構造例１及び構造例２の場合に比べて、書込みトランジスタ２３の半導体層２３２の端部を保持容量２４の一方の電極２４１（駆動トランジスタ２２のゲート電極２２１）に対して広い接触面積にて直接電気的に接続できる利点がある。
【０１３２】
［２−２．製造プロセス］
次に、実施形態に係る画素のコンタクト部の構造の製造プロセスについて、従来技術に係る画素のコンタクト部の構造の製造プロセスと対比して説明する。先ず、従来技術に係る画素のコンタクト部の構造の製造プロセスについて説明する。
【０１３３】
ここでは、図７乃至図９に示した参考例１に係る画素のコンタクト部の構造の場合を例に挙げて説明するものとするが、図１３及び図１４に示した実施形態に係る画素のコンタクト部の構造に対しても、以下に説明する製造プロセスを同様に適用することができる。
【０１３４】
図１８乃至図２０は、従来技術に係る画素のコンタクト部の構造の製造プロセスを説明する工程図である。図１８乃至図２０において、図８と同等部位には同一符号を付して示している。また、図１８乃至図２０については、図８に対して左右反転させた状態で示している。
【０１３５】
先ず、図１８において、ガラス基板７１の上に信号線３３の１層目の配線３３１や書込みトランジスタ２３のゲート電極２３１等を形成するモリブデン（Ｍｏ）等の配線材料９３を積層する（工程１）。次いで、配線材料９３を露光、エッチングして１層目の配線３３１や書込みトランジスタ２３のゲート電極２３１等を最下層の第１の配線層としてパターニングする（工程２）。
【０１３６】
次いで、ゲート絶縁膜７２を形成し、その上に、書込みトランジスタ２３の半導体層２３３を形成するポリシリコン等の半導体材料９４を積層する（工程３）。次いで、半導体材料９４をエッチングして書込みトランジスタ２３の半導体層２３３を、後で形成するコンタクト部８５の部位とコンタクト部８７の部位との間の長さになるように中間層としてパターニングする（工程４）。
【０１３７】
次に、図１９において、絶縁膜７３を形成し（工程５）、次いで、コンタクト部８１，８５，８７の各コンタクトホール８１A，８５A，８７Aをエッチングする（工程６）。このとき、コンタクトホール８１Aについては、ゲート絶縁膜７２を貫通して信号線３３の１層目の配線３３１に達するように形成する。次いで、絶縁膜７３上に信号線３３の２層目の配線３３２や他の配線３３４，３３５等を形成するアルミニウム（Ａｌ）等の配線材料９５を成膜するとともに、コンタクトホール８１A，８５A，８７A内に当該配線材料９５を埋め込む（工程７）。
【０１３８】
次に、図２０において、配線材料９５をエッチングして信号線３３の２層目の配線３３２や他の配線３３４，３３５等を最上層の第２の配線層として形成する（工程８）。これにより、信号線３３の１層目の配線３３１と書込みトランジスタ２３の半導体層２３３とが、コンタクト部８１，８５を通して第２の配線層の配線３３２，３３４を介して電気的に接続される。そして、信号線３３の２層目の配線３３２や他の配線３３４，３３５等を含む第２の配線層の上に平坦化膜９６を成膜して画素全体の平坦化を図る（工程９）。
【０１３９】
続いて、実施形態に係る画素のコンタクト部の構造の製造プロセスについて、図２１乃至図２３を用いて説明する。
【０１４０】
図２１乃至図２３は、実施形態に係る画素のコンタクト部の構造の製造プロセスを説明する工程図である。図２１乃至図２３において、図１８乃至図２０と同等部位には同一符号を付して示している。また、図２１乃至図２３についても、図８に対して左右反転させた状態で示している。
【０１４１】
先ず、図２１において、ガラス基板７１の上に信号線３３の１層目の配線３３１や書込みトランジスタ２３のゲート電極２３１等を形成するモリブデン（Ｍｏ）等の配線材料９３を積層する（工程１）。次いで、配線材料９３を露光、エッチングして１層目の配線３３１や書込みトランジスタ２３のゲート電極２３１等を最下層の第１の配線層としてパターニングする（工程２）。
【０１４２】
次いで、ゲート絶縁膜７２を形成し、その上に、書込みトランジスタ２３の半導体層２３３を形成するポリシリコン等の半導体材料９４を積層する（工程３）。次いで、半導体材料９４をエッチングして書込みトランジスタ２３の半導体層２３３を、後で形成するコンタクト部８１の部位とコンタクト部８７の部位との間の長さになるように中間層としてパターニングする（工程４）。このとき、半導体層２３３のコンタクト部８１側の端部については、当該コンタクト部８１の中心付近に位置するようにパターニングする。
【０１４３】
次に、図２２において、絶縁膜７３を形成し（工程５）、次いで、コンタクト部８１，８７の各コンタクトホール８１A，８７Aをエッチングする（工程６）。このとき、半導体層２３３のコンタクト部８１側の端部がコンタクトホール８７Aの中心付近に位置していることから、当該端部がエッチングストッパーとして作用する。これにより、コンタクトホール８７Aとしては、半導体層２３３の端部が存在しない部位については、ゲート絶縁膜７２を貫通して信号線３３の１層目の配線３３１に達する。
【０１４４】
次いで、絶縁膜７３上に信号線３３の２層目の配線３３２や他の配線３３５等を形成するアルミニウム（Ａｌ）等の配線材料９５を成膜するとともに、コンタクトホール８１A，８７A内に当該配線材料９５を埋め込む（工程７）。これにより、コンタクトホール８１A内の配線材料、即ち、コンタクトプラグは、その下端面にて信号線３３の１層目の配線３３１と電気的に接続されるとともに、その側端部にて書込みトランジスタ２３の半導体層２３３の端部と電気的に接続される。
【０１４５】
次に、図２３において、配線材料９５をエッチングして信号線３３の２層目の配線３３２や他の配線３３５等を最上層の第２の配線層として形成する（工程８）。その結果、信号線３３の１層目の配線３３１と信号線３３の２層目の配線３３２とがコンタクト部８１によって電気的に接続される。また、書込みトランジスタ２３の半導体層２３３が、コンタクト部８１の側端部に対して電気的に接続される。そして、信号線３３の２層目の配線３３２や他の配線３３４，３３５等を含む第２の配線層の上に平坦化膜９６を成膜して画素全体の平坦化を図る（工程９）。
【０１４６】
以上説明ことから明らかなように、実施形態に係る画素のコンタクト部の構造は、従来技術に係る画素のコンタクト部の構造と同じ工程数（上記の例では、平坦化膜９６の成膜まで９工程）で製造が可能であり、従来技術に比べて工程数が増えることはない。すなわち、書込みトランジスタ２３の半導体層２３３をコンタクト部８１の側壁部に対して電気的に接続する構成を採ったとしても、当該コンタクト部８１を介して信号線３３と電気的に接続するコンタクト部の構造を、従来技術と同じ工程数にて実現できる。
【０１４７】
ここでは、書込みトランジスタ２３の半導体層２３３を信号線３３と電気的に接続するコンタクト部の構造の場合を例に挙げてその製造プロセスについて説明したが、これは一例に過ぎない。すなわち、書込みトランジスタ２３の半導体層２３３を駆動トランジスタ２２のゲート電極２２１と電気的に接続するコンタクト部の構造の場合にも同様のことが言える。
【０１４８】
［２−３．実施形態の作用、効果］
以上説明したように、駆動トランジスタ２２及び書込みトランジスタ２３の少なくとも２つのトランジスタを含む画素２０が２次元配置されて成る有機ＥＬ表示装置において、中間層をコンタクト部の側壁部に対して電気的に接続する構成を採ることで、次のような作用、効果を得ることができる。尚、本実施形態にあっては、書込みトランジスタ２３の半導体層２３２等が中間層となっている。
【０１４９】
有機ＥＬ素子１の駆動回路が２個以上のトランジスタを有する画素構成の場合、図７に示すように、８個もの多くのコンタクト部８１〜８８を用いて異なる配線層間で電気的な接続を行う（コンタクトを取る）必要がある。そして、コンタクト部の数が多くなると、画素２０内（一定の大きさの領域内）におけるコンタクト部のレイアウト面積が大きくならざるを得ない。すると、画素２０の微細化、ひいては、表示装置の高精細化の妨げとなる。
【０１５０】
これに対して、先述したように、中間層である書込みトランジスタ２３の半導体層２３２をコンタクト部８１，８７の側壁部に対して電気的に接続した構成を採ることで、図７と図１３との対比から明らかなように、画素２０内に設けるコンタクト部の数を２個削減できる。具体的には、図７におけるコンタクト部８５，８８を削減できる。これにより、画素２０内におけるコンタクト部のレイアウト面積を縮小できるために、画素２０の微細化、ひいては、表示装置の高精細化を図ることができる。
【０１５１】
＜３．適用例＞
上記実施形態では、有機ＥＬ素子１の駆動回路が駆動トランジスタ２２及び書込みトランジスタ２３の２つのトランジスタを有する回路構成の場合を例に挙げて説明したが、画素回路２０としてはこの回路構成のものに限られるものではない。トランジスタの数、更には、トランジスタに限らず他の回路構成素子の数が増えれば、それだけ画素２０内に設けるコンタクト数が増える。従って、回路構成素子が多い画素に上記実施形態の技術を適用すれば、コンタクト数を削減する上でより大きな作用、効果を得ることができる。
【０１５２】
また、上記実施形態では、画素２０の電気光学素子として、有機ＥＬ素子を用いた有機ＥＬ表示装置に適用した場合を例に挙げて説明したが、本開示はこの適用例に限られるものではない。具体的には、本開示は、無機ＥＬ素子、ＬＥＤ素子、半導体レーザー素子など、デバイスに流れる電流値に応じて発光輝度が変化する電流駆動型の電気光学素子（発光素子）を用いた表示装置全般に対して適用可能である。
【０１５３】
更に、本開示は、表示装置の画素構造への適用に限られるものではなく、光電変換素子を含む画素が行列状に配置されて成る固体撮像装置、更には、複数の配線層を含み、これら複数の配線層間でコンタクトを取る半導体装置全般に対して適用可能である。
【０１５４】
＜４．電子機器＞
以上説明した本開示に係る表示装置は、電子機器に入力された映像信号、若しくは、電子機器内で生成した映像信号を、画像若しくは映像として表示するあらゆる分野の電子機器の表示部（表示装置）に適用できる。一例として、図２４〜図２８に示す様々な電子機器、例えば、デジタルカメラ、ノート型パーソナルコンピュータ、携帯電話等の携帯端末装置、ビデオカメラなどの表示部に適用することが可能である。
【０１５５】
このように、あらゆる分野の電子機器の表示部として本開示による表示装置を用いることにより、各種の電子機器の表示品位を高めることができる。すなわち、先述した実施形態の説明から明らかなように、本開示による表示装置は、トランジスタの寄生容量の影響による発光輝度の低下を抑制できるとともに、焼付きの低減を図ることができるため、各種の電子機器において、品位の高い、良好な表示画像をことができる。
【０１５６】
本開示に係る表示装置は、封止された構成のモジュール形状のものをも含む。一例として、画素アレイ部に透明なガラス等の対向部が貼り付けられて形成された表示モジュールが該当する。尚、表示モジュールには、外部から画素アレイ部への信号等を入出力するための回路部やＦＰＣ（フレキシブルプリントサーキット）等が設けられていてもよい。
【０１５７】
以下に、本開示が適用される電子機器の具体例について説明する。
【０１５８】
図２４は、本開示が適用されるテレビジョンセットの外観を示す斜視図である。本適用例に係るテレビジョンセットは、フロントパネル１０２やフィルターガラス１０３等から構成される映像表示画面部１０１を含み、その映像表示画面部１０１として本開示に係る表示装置を用いることにより作製される。
【０１５９】
図２５は、本開示が適用されるデジタルカメラの外観を示す斜視図であり、（Ａ）は表側から見た斜視図、（Ｂ）は裏側から見た斜視図である。本適用例に係るデジタルカメラは、フラッシュ用の発光部１１１、表示部１１２、メニュースイッチ１１３、シャッターボタン１１４等を含み、その表示部１１２として本開示に係る表示装置を用いることにより作製される。
【０１６０】
図２６は、本開示が適用されるノート型パーソナルコンピュータの外観を示す斜視図である。本適用例に係るノート型パーソナルコンピュータは、本体１２１に、文字等を入力するとき操作されるキーボード１２２、画像を表示する表示部１２３等を含み、その表示部１２３として本開示に係る表示装置を用いることにより作製される。
【０１６１】
図２７は、本開示が適用されるビデオカメラの外観を示す斜視図である。本適用例に係るビデオカメラは、本体部１３１、前方を向いた側面に被写体撮影用のレンズ１３２、撮影時のスタート／ストップスイッチ１３３、表示部１３４等を含み、その表示部１３４として本開示に係るを用いることにより作製される。
【０１６２】
図２８は、本開示が適用される携帯端末装置、例えば携帯電話機を示す外観図であり、（Ａ）は開いた状態での正面図、（Ｂ）はその側面図、（Ｃ）は閉じた状態での正面図、（Ｄ）は左側面図、（Ｅ）は右側面図、（Ｆ）は上面図、（Ｇ）は下面図である。本適用例に係る携帯電話機は、上側筐体１４１、下側筐体１４２、連結部（ここではヒンジ部）１４３、ディスプレイ１４４、サブディスプレイ１４５、ピクチャーライト１４６、カメラ１４７等を含んでいる。そして、ディスプレイ１４４やサブディスプレイ１４５として本開示に係る表示装置を用いることにより、本適用例に係る携帯電話機が作製される。
【符号の説明】
【０１６３】
１０…有機ＥＬ表示装置、２０…画素（画素回路）、２１…有機ＥＬ素子、２２…駆動トランジスタ、２３…書込みトランジスタ、２４…保持容量、３０…画素アレイ部、３１（３１1〜３１m）…走査線、３２（３２1〜３２m）…電源供給線、３３（３３1〜３３n）…信号線、３４…共通電源供給線、４０…書込み走査回路、５０…電源供給走査回路、６０…信号出力回路、７０…表示パネル
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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