(57)【要約】【課題】複雑な工程を回避すると共に、高い有効仕事関数値を得ることにより、高歩留まり及び高性能の半導体装置を実現できるようにする。【解決手段】ダミー電極２２をマスクとして、ｎ型活性領域１３にｐ型の不純物イオンを導入することにより、ｎ型活性領域１３におけるダミー電極２２の両側方にｐ型のソースドレイン領域２５ｐを形成し、形成されたソースドレイン領域２５ｐに熱処理を施す。熱処理を施した後に、ｎ型活性領域１３の上に、ダミー電極２２を覆うように層間絶縁膜２６を形成し、形成された層間絶縁膜２６からダミー電極２２を露出し、露出したダミー電極２２を除去する。続いて、層間絶縁膜２６におけるダミー電極２２が除去された凹部２６ａに、第２の金属電極２７を選択的に形成する。【選択図】図２
2012099549.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の半導体領域の上に、ゲート絶縁膜形成膜を形成する工程と、
前記ゲート絶縁膜形成膜の上に、第１の金属電極形成膜を形成する工程と、
前記第１の金属電極形成膜の上に、ダミー電極形成膜を形成する工程と、
前記ダミー電極形成膜、第１の金属電極形成膜及びゲート絶縁膜形成膜をパターニングすることにより、前記ダミー電極形成膜からダミー電極を形成し、前記第１の金属電極形成膜から第１の金属電極を形成し、前記ゲート絶縁膜形成膜からゲート絶縁膜を形成する工程と、
前記ダミー電極をマスクとして、前記半導体領域に第２導電型の不純物イオンを導入することにより、前記半導体領域における前記ダミー電極の両側方に拡散領域を形成し、形成された前記拡散領域に対して熱処理を施す工程と、
前記熱処理を施した後に、前記半導体領域の上に前記ダミー電極を覆うように層間絶縁膜を形成する工程と、
形成された前記層間絶縁膜から前記ダミー電極を露出し、前記層間絶縁膜から露出した前記ダミー電極を除去する工程と、
前記層間絶縁膜における前記ダミー電極が除去された凹部に、第２の金属電極を選択的に形成する工程とを備えていることを特徴とする半導体装置の製造方法。
【請求項２】
前記第１の金属電極は、チタンナイトライドからなることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第２の金属電極は、チタンナイトライドからなることを特徴とする請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
前記ゲート絶縁膜は、ハフニウムを含むことを特徴とする請求項１〜３のいずれか１項に記載の半導体装置の製造方法。
【請求項５】
前記ゲート絶縁膜形成膜を形成する工程と前記第１の金属電極形成膜を形成する工程との間に、
前記ゲート絶縁膜形成膜の上に、アルミニウムを含む第１のキャップ膜を形成する工程をさらに備え、
前記第１の金属電極形成膜は、前記第１のキャップ膜の上に形成し、
前記第１のキャップ膜は、前記第１の金属電極形成膜と共にパターニングすることを特徴とする請求項４に記載の半導体装置の製造方法。
【請求項６】
前記ゲート絶縁膜形成膜を形成する工程と前記第１の金属電極形成膜を形成する工程との間に、
前記ゲート絶縁膜形成膜の上に、ランタンを含む第２のキャップ膜を形成する工程と、
前記第２のキャップ膜を加熱することにより、前記ゲート絶縁膜形成膜にランタンを拡散する工程と、
加熱した後に、前記第２のキャップ膜を除去する工程とをさらに備えていることを特徴とする請求項４に記載の半導体装置の製造方法。
【請求項７】
前記ダミー電極を除去する工程において、アンモニア−過酸化水素水からなる溶液を用いることを特徴とする請求項１〜６のいずれか１項に記載の半導体装置の製造方法。
【請求項８】
前記第２の金属電極は、前記第１の金属電極と比べてゲート長方向の幅が広く形成されることを特徴とする請求項１〜７のいずれか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ゲート電極に金属を用いる半導体装置の製造方法に関する。
【背景技術】
【０００２】
近年、半導体装置に関して、低消費電力化と動作の高速化とが要求されている。半導体装置の高速化を実現するために、例えばＭＩＳＦＥＴ（Ｍetal Insulator Semiconductor Field Effect Transistor）のゲート容量を増大させることにより、該ＭＩＳＦＥＴの駆動電流を増加させる方法が採用されている。ゲート容量を増大するには、ゲート絶縁膜を薄膜化して基板とゲート電極との間隔を小さくする必要がある。この要求に応えるため、現在、ＭＩＳＦＥＴにおけるゲート絶縁膜の物理膜厚は、ＳｉＯＮ（シリコン酸窒化物）を用いた場合に、２ｎｍ程度にまで薄膜化されている。しかしながら、ゲート絶縁膜を薄膜化するだけでは、ゲートリークが増大するという問題が生じる。そこで、ゲート絶縁膜を薄膜化しつつゲートリークを抑えるために、シリコン酸化物（ＳｉＯ２）系の材料に代えて、Ｈｆ（ハフニウム）を含む酸化物等である高誘電体材料をゲート絶縁膜として用いることが検討されている。
【０００３】
また、ゲート絶縁膜の薄膜化に伴い、これまで用いられてきた多結晶シリコン（ポリシリコン）からなるゲート電極では、ゲート電極が空乏化してゲート容量が逆に低下するという問題も生じている。ゲート電極の空乏化によるゲート容量の低下量は、例えばシリコン酸化物（ＳｉＯ２）からなるゲート絶縁膜の膜厚に換算すると、膜厚を約０．５ｎｍ分だけ増加させることに相当する。ゲート電極の空乏化を抑えることができれば、ゲートリークを増大させることなく、ゲート絶縁膜の実効的な膜厚を薄くすることができる。ゲート絶縁膜がＳｉＯ２の場合に、膜厚を０．１ｎｍだけ薄くすると、薄膜化する前と比べてリーク電流が１０倍以上にまで増大する。このため、ゲート電極の空乏化を抑制することにより、実効的なゲート絶縁膜の膜厚を薄くすることの効果は極めて大きい。
【０００４】
そこで、ゲート電極の空乏化を抑制又は回避するため、ゲート電極の構成材料を多結晶シリコンから空乏化が生じない金属に置き換える検討がなされている。ところが、多結晶シリコンは、不純物の添加により不純物準位を形成することが可能であり、ｐ型ＭＩＳＦＥＴ用電極とｎ型ＭＩＳＦＥＴ用電極とを作り分けることができる。これに対し、金属を用いたゲート電極の場合は、多結晶シリコンのように不純物の添加による作り分けができない。このため、ｐ側領域の仕事関数（ＷＦ）値とｎ側領域の仕事関数（ＷＦ）値とのほぼ中央に相当する仕事関数（ＷＦ）値を有する金属を、ｐ型ＭＩＳＦＥＴ用電極及びｎ型ＭＩＳＦＥＴ用電極に共通の材料として用いることにより、ｐ型ＭＩＳＦＥＴとｎ型ＭＩＳＦＥＴとが互いに同一の閾値電圧Ｖｔを持つように設計している。
【０００５】
近年では、ＭＩＳＦＥＴに、より高速な動作が要求されることから、低閾値電圧化が不可欠であり、ｐ型ＭＩＳＦＥＴ用電極及びｎ型ＭＩＳＦＥＴ用電極の各々が、シリコンのバンドエッジに近い仕事関数（ＷＦ）値を有することが必要となってきている。なお、ここでいうバンドエッジとは、ｐ側領域においては、シリコンの価電子帯の上部（トップエッジ）の仕事関数値（＝約５．２ｅＶ）に近い高ＷＦ値を意味し、ｎ側領域においては、シリコンの伝導帯の底部（ボトムエッジ）の仕事関数値（＝約４．１ｅＶ）に近い低ＷＦ値を意味している。このため、ｐ側領域のＷＦ値とｎ側領域のＷＦ値とのほぼ中央に相当するＷＦ値を有する金属を、ｐ型ＭＩＳＦＥＴ及びｎ型ＭＩＳＦＥＴの電極材料とした半導体装置は、もはや実用的ではなくなってきている。
【０００６】
現在、ｐ型ＭＩＳＦＥＴ及びｎ型ＭＩＳＦＥＴのゲート電極として使用できる金属材料の探索が盛んに行われている。しかし、常温で適当なＷＦ値を示す材料であっても、ソースドレインの活性化等の高温処理を経ると、適当なＷＦ値が変動するということが明らかとなってきている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２０１０−０９８１５７号公報
【特許文献２】特開２００９−１９４３５２号公報
【特許文献３】特開２０１０−１３５７３５号公報
【非特許文献】
【０００８】
【非特許文献１】S. Kubicek et al, "IEDM Tech Dig.", ２００７年, ｐ．４９
【非特許文献２】P. D. Kirsch, "IEDM", ２００６年, ｐ．６２９
【発明の開示】
【発明が解決しようとする課題】
【０００９】
上述のゲート電極に用いた金属のＷＦ値が高温処理後に変動するという問題に対して、現在のところ、主に２つの対策がなされている。
【００１０】
第１の対策は、金属電極が形成されるゲート電極形成領域にポリシリコン又はシリコン酸化物系材料をダミー電極として形成してＭＩＳＦＥＴを作製し、必要な高温熱処理を実施した後に、ダミー電極を除去し、さらに除去した部分に金属電極を形成するという方法である。このように、ゲート構造を最後に形成することから、ゲートラスト方式（リプレイスメントゲート、ダマシンゲート）と呼ばれる場合が多い。ゲートラスト方式においては、電極を加工（パターニング）した後に、ダミーゲートを覆うように層間絶縁膜を形成し、その後、化学機械研磨（ＣＭＰ：Chemical mechanical polish）等により層間絶縁膜を平坦化しつつ除去し、ダミーゲート部分を露出する、いわゆる頭出しを行う場合が多い。その後、ダミーゲートを除去して、所望の金属電極を堆積する。従って、ｐ型ＭＩＳＦＥＴとｎ型ＭＩＳＦＥＴとでそれぞれ必要な仕事関数（ＷＦ）値を得るために、ｐ型ＭＩＳＦＥＴとｎ型ＭＩＳＦＥＴとでそれぞれ異なる電極材料を堆積する必要がある。このため、ダミーゲートを全面で除去し、ｐ型ＭＩＳＦＥＴ用（又はｎ型ＭＩＳＦＥＴ用）の金属電極を全面に堆積し、その後、ｎ型ＭＩＳＦＥＴ領域（又はｐ型ＭＩＳＦＥＴ領域）に形成された電極を除去し、今度は、ｎ型ＭＩＳＦＥＴ用（又はｐ型ＭＩＳＦＥＴ用）の金属電極を堆積する。その結果、ゲート絶縁膜は、２回の除去洗浄を経ることとなり、ゲート絶縁膜に膜べりが発生して、ＭＩＳＦＥＴの電気特性の変動及び信頼性の劣化を引き起こすおそれが高い。
【００１１】
上記の特許文献１においては、ダミーゲート構造をポリシリコン（Ｓｉ）とチタンナイトライド（ＴｉＮ）との２層構造とし、ポリシリコン部分のみを除去する方法が示されている。この方法を用いれば、ゲート絶縁膜の膜べりは回避できるものの、適当な有効仕事関数（ｅＷＦ）値を得るために、ｐ型ＭＩＳＦＥＴ用の電極材料及びｎ型ＭＩＳＦＥＴ用の電極材料をそれぞれの領域に形成する必要がある。ここで、有効仕事関数（ｅＷＦ）とは、ＭＩＳＦＥＴのＳｉ基板側に作用している実効的な仕事関数である。ＭＩＳＦＥＴのＶｔ（閾値電圧）又はＶｆｂ（フラットバンド電圧）は、理論的には、電極金属の仕事関数と、基板を構成するＳｉの物理定数及び不純物とから決定されるが、実際にはゲート絶縁膜中の電荷及び絶縁膜との界面に存在するダイポールの影響によって変動する。ここでは、それら全ての影響を分離せず、電極の仕事関数として算出した値を有効仕事関数と呼ぶ。このため、第１の金属電極の全面の堆積、一部のＦＥＴにおける第１の金属電極の除去、及び該一部のＦＥＴにおける第２の金属電極の再堆積が必要であることは同様である。このため、第１の金属電極の膜べりは回避することができない。また、ゲート構造の寸法は、年々小さくなっており、メタルゲートを適用する世代では４０ｎｍ以下となる。幅が４０ｎｍ以下のトレンチ（凹部）に第１の金属電極を埋め込むため、埋め込まれた第１の金属電極を除去する際には、トレンチの底部に第１の金属電極が残ったり、また、第２の金属電極の埋め込み不良が発生したりするなどの問題が生じり。このため、金属電極の堆積と除去とを２回繰り返すことは、歩留まりの低下に直結する。
【００１２】
第２の対策は、高誘電体膜とゲート電極との間に有効仕事関数（ｅＷＦ）値を制御又は調整（変調）するキャップ材を堆積し、ゲート絶縁膜の内部又は高誘電体膜と金属との界面にダイポールを形成することにより、該ｅＷＦ値を制御するという方法である（例えば、非特許文献１を参照。）。例えば、酸化ランタン（ＬａＯ）はｅＷＦ値を低下する効果が知られており、ｎ型ＭＩＳＦＥＴのゲート電極を形成するためのキャップ材料として期待されている（例えば、非特許文献２を参照。）。また、逆に酸化アルミニウム（ＡｌＯ）はｅＷＦ値を増大する効果が知られており、ｐ型ＭＩＳＦＥＴのゲート電極を形成するためのキャップ材料として期待されている。
【００１３】
また、上記の特許文献２に記載されているように、現在は、このＬａＯとＡｌＯとを用いた相補型ＭＯＳ（ＣＭＯＳ：Complementary Metal Oxide Semiconductor）回路の開発が行われている。この場合、トランジスタの形成方法は従来通り、ゲート構造を熱処理する前に形成するため、ゲートファースト方式と呼ばれる方法となる。また、ゲートファースト構造のメタルゲートの場合は、従来のポリシリコン電極で構築された後工程フローとの整合性等の理由から、金属電極の上にポリシリコンを堆積した２層構造の電極とする場合が多く、この構造はＭＩＰＳ（Metal Inserted Poly Silicon）構造と呼ばれる。
【００１４】
ゲートファースト方式は、ゲートラスト方式と比較して、加工上の問題は少ないが、ｅＷＦ値の制御が極めて困難である。特にｐ型ＭＩＳＦＥＴは、熱処理後にｅＷＦ値が低下する金属材料が多いことや、ダイポール形成材料である酸化アルミニウム（ＡｌＯ）は誘電率が低いことから、ゲート絶縁膜の容量を低減してしまう。このため、十分なｅＷＦ値を得られる程度にまで、ＡｌＯの使用量を増やすことができないなど、十分に高いｅＷＦ値を得ることができないという問題がある。
【００１５】
以上説明したように、ゲートラスト方式においては、製造工程の複雑さ、特に極細トレンチ部分でのｐ型ＭＩＳＦＥＴとｎ型ＭＩＳＦＥＴとの作り分け工程に問題が生じ、また、ゲートファースト方式においては、ＷＦ値の制御、特にｐ型ＭＩＳＦＥＴの高ｅＷＦ値化の実現が、主なメタルゲートＣＭＯＳの開発の問題となっている。
【００１６】
本発明は、前記の問題を解決し、複雑な工程を回避すると共に、高い有効仕事関数（ｅＷＦ）値を得ることにより、高歩留まり及び高性能の半導体装置を実現できるようにすることを目的とする。
【課題を解決するための手段】
【００１７】
前記の目的を達成するため、本発明は、半導体装置の製造方法を、まず、第１の金属電極とその上にダミー電極を形成した状態でパターニング並びに拡散領域の形成及び熱処理を行い、その後、ダミー電極を第２の金属電極で置換する構成とする。
【００１８】
具体的に、本発明に係る半導体装置の製造方法は、第１導電型の半導体領域の上にゲート絶縁膜形成膜を形成する工程と、ゲート絶縁膜形成膜の上に第１の金属電極形成膜を形成する工程と、第１の金属電極形成膜の上にダミー電極形成膜を形成する工程と、ダミー電極形成膜、第１の金属電極形成膜及びゲート絶縁膜形成膜をパターニングすることにより、ダミー電極形成膜からダミー電極を形成し、第１の金属電極形成膜から第１の金属電極を形成し、ゲート絶縁膜形成膜からゲート絶縁膜を形成する工程と、ダミー電極をマスクとして、半導体領域に第２導電型の不純物イオンを導入することにより、半導体領域におけるダミー電極の両側方の領域に拡散領域を形成し、形成された拡散領域に対して熱処理を施す工程と、熱処理を施した後に、半導体領域の上にダミー電極を覆うように層間絶縁膜を形成する工程と、形成された層間絶縁膜からダミー電極を露出し、層間絶縁膜から露出したダミー電極を除去する工程と、層間絶縁膜におけるダミー電極が除去された凹部に、第２の金属電極を選択的に形成する工程とを備えている。
【００１９】
本発明の半導体装置の製造方法によると、ゲート絶縁膜の上に第１の金属電極及びダミー電極を形成し、この状態で拡散領域を形成して熱処理を施す。その後、ダミー電極を除去し、除去した部分に第２の金属電極を形成する。従って、ダミー電極を除去する際には、ゲート絶縁膜が露出しないため、該ゲート絶縁膜に膜べり等のダメージを被るおそれがない。また、第２の金属電極は、熱処理の後に形成されるため、特に、ｐ型の半導体装置（ｐ型ＭＩＳＦＥＴ）の場合には、有効仕事関数（ｅＷＦ）値が低下することもない。従って、複雑な工程を回避すると共に高いｅＷＦ値を得られるので、高歩留まり及び高性能の半導体装置を実現することができる。
【００２０】
本発明の半導体装置の製造方法において、第１の金属電極は、チタンナイトライドからなっていてもよい。
【００２１】
また、本発明の半導体装置の製造方法において、第２の金属電極は、チタンナイトライドからなっていてもよい。
【００２２】
本発明の半導体装置の製造方法において、ゲート絶縁膜は、ハフニウムを含んでいてもよい。
【００２３】
この場合に、本発明の半導体装置の製造方法は、ゲート絶縁膜形成膜を形成する工程と第１の金属電極形成膜を形成する工程との間に、ゲート絶縁膜形成膜の上に、アルミニウムを含む第１のキャップ膜を形成する工程をさらに備え、第１の金属電極形成膜は、第１のキャップ膜の上に形成し、第１のキャップ膜は、第１の金属電極形成膜と共にパターニングしてもよい。
【００２４】
このようにすると、第２導電型がｐ型である場合に、ゲート絶縁膜にアルミニウムが拡散することにより、金属電極のｅＷＦ値を上昇させるため、ｐ型トランジスタの特性が良好となる。
【００２５】
またこの場合に、本発明の半導体装置の製造方法は、ゲート絶縁膜形成膜を形成する工程と第１の金属電極形成膜を形成する工程との間に、ゲート絶縁膜形成膜の上に、ランタンを含む第２のキャップ膜を形成する工程と、第２のキャップ膜を加熱することにより、ゲート絶縁膜形成膜にランタンを拡散する工程と、加熱した後に、第２のキャップ膜を除去する工程とをさらに備えていてもよい。
【００２６】
このようにすると、第２導電型がｎ型である場合に、ゲート絶縁膜にランタンが拡散することにより、金属電極のｅＷＦ値を低下させるため、ｎ型トランジスタの特性が良好となる。
【００２７】
本発明の半導体装置の製造方法は、ダミー電極を除去する工程において、アンモニア−過酸化水素水からなる溶液を用いてもよい。
【００２８】
本発明の半導体装置の製造方法において、第２の金属電極は、第１の金属電極と比べてゲート長方向の幅が広く形成されていてもよい。
【００２９】
ところで、チタンナイトライド（ＴｉＮ）等の金属は、有効仕事関数（ｅＷＦ）値に電極の膜厚依存性があり、電極の膜厚が厚くなる程ｅＷＦ値が高くなること、また、ｅＷＦ値は熱処理が施されると低下してしまうことなどが分かっている。なお、膜厚が厚い程ｅＷＦ値が高いという膜厚依存性は、熱処理の有無に影響されない。
【００３０】
さらに、本願発明者は、種々の実験を行った結果、ＴｉＮ等の金属電極は、熱処理によりｅＷＦ値が低下しても、その金属電極の上に、熱処理を経ていない電極材料を再度堆積すれば、ｅＷＦ値が上昇するという知見を得ている。
【００３１】
図１は上記の知見を説明するグラフ及び模式図であって、処理（ａ）〜（ｅ）の５通りに形成されたチタンナイトライド（ＴｉＮ）からなる金属電極のそれぞれのｅＷＦ値を表している。処理（ａ）に示す膜厚が１９ｎｍのＴｉＮで且つアニールを行わないｅＷＦ値に対して、処理（ｂ）のように、８００℃の熱処理を加えると、熱処理されたＴｉＮのｅＷＦ値は低下する。しかしながら、処理（ｃ）〜（ｅ）の場合に示すように、ＴｉＮを堆積し、アニール処理を行い、その後再度ＴｉＮを堆積した場合は、その場合のｅＷＦ値はアニールのみを行った処理（ｂ）と比べて高くなる。そのｅＷＦ値の増加量は、アニール後に堆積するＴｉＮの膜厚が厚くなるにつれて大きくなる。なお、処理（ｅ）を例に採ると、最初に膜厚が４ｎｍのＴｉＮ膜を堆積し、続いて８００℃のアニールを施し、その後、膜厚が１５ｎｍのＴｉＮ膜をさらに堆積するという処理を表している。従って、処理（ｅ）からは、処理（ａ）の膜厚が１９ｎｍでアニールされないＴｉＮとほぼ変わらないｅＷＦ値を得られることが分かる。
【００３２】
この知見を利用し、例えば上記の特許文献３等に記載された方法である、ＭＩＰＳ構造を採るゲートファースト方式により、ｐ型ＭＩＳＦＥＴとｎ型ＭＩＳＦＥＴとの作り分けを行うメタルゲートＣＭＯＳを構築した後に、ダミー電極であるポリシリコン膜を除去し、アニールを経ていないＴｉＮ等の電極材料に置き換えれば、ｐ型ＭＩＳＦＥＴとｎ型ＭＩＳＦＥＴとの複雑な作り分けの工程を経ないゲートラスト方式の追加によって、より高いｅＷＦ値を得ることができる。このとき、低いｅＷＦ値が必要なｎ型ＭＩＳＦＥＴのｅＷＦ値も上昇してしまうが、ｎ型ＭＩＳＦＥＴのｅＷＦ値は、誘電率が高くダイポールの効果が大きい酸化ランタン（ＬａＯ）等によってｅＷＦ値の調整が比較的に容易である。従って、第２の金属電極の堆積により、ｅＷＦ値の向上を見込んだｅＷＦ値の設定が可能である。
【００３３】
また、本発明によれば、ゲートファースト方式によりｐ型及びｎ型の各ＭＩＳＦＥＴの作り分けを行うことにより、ゲートラスト方式におけるプロセスの複雑化を回避することができる。さらに、ゲートラスト方式により、ｐ型及びｎ型の各ＭＩＳＦＥＴにおけるｅＷＦ値を全体的に高い方向にシフトすることができるため、プロセス中の高温処理によるｅＷＦ値の低下を回避することができる。
【００３４】
以上説明したように、ダミー電極を除去する際に、先に形成した第１の金属電極を除去することなく、ＭＩＳＦＥＴに第２の金属電極を埋め込む構成とすることにより、ゲート絶縁膜が薬品に直接に曝されることがない。これにより、ゲート絶縁膜の信頼性の劣化（膜の原子レベルの欠陥生成）がなく、さらには、ｐ型ＭＩＳＦＥＴの閾値変動がない。従って、ｐ型ＭＩＳＦＥＴ及びｎ型ＭＩＳＦＥＴの双方のｅＷＦ値を適正値に合わせることができる。
【発明の効果】
【００３５】
本発明に係る半導体装置の製造方法によると、複雑な工程を回避すると共に高い有効仕事関数（ｅＷＦ）値を得られることにより、高歩留まり及び高性能の半導体装置を実現することができる。
【図面の簡単な説明】
【００３６】
【図１】図１は本発明の効果を説明するためのチタンナイトライド（ＴｉＮ）に対する各処理後の有効仕事関数（ｅＷＦ）の値を示すグラフである。
【図２】図２は本発明の一実施形態に係る半導体装置を示す模式的な断面図である。
【図３】図３（ａ）〜図３（ｃ）は本発明の一実施形態に係る半導体装置の製造方法を示す工程順の断面図である。
【図４】図４（ａ）〜図４（ｃ）は本発明の一実施形態に係る半導体装置の製造方法を示す工程順の断面図である。
【図５】図５（ａ）〜図５（ｃ）は本発明の一実施形態に係る半導体装置の製造方法を示す工程順の断面図である。
【図６】図６（ａ）〜図６（ｃ）は本発明の一実施形態に係る半導体装置の製造方法を示す工程順の断面図である。
【図７】図７（ａ）及び図７（ｂ）は本発明の一実施形態に係る半導体装置の製造方法を示す工程順の断面図である。
【発明を実施するための形態】
【００３７】
（一実施形態）
本発明の一実施形態について図２を参照しながら説明する。
【００３８】
図２に示すように、本実施形態に係る半導体装置は、ｐ型トランジスタ領域１０ｐに形成されたｐ型ＭＩＳＦＥＴと、ｎ型トランジスタ領域１０ｎに形成されたｎ型ＭＩＳＦＥＴとを有する相補型ＭＩＳ（ＣＭＩＳ）構造を持つ半導体装置である。
【００３９】
具体的には、例えば、シリコン（Ｓｉ）からなる半導体基板１１の上部に形成された、シャロウトレンチ分離（ＳＴＩ：Shallow Trench Isolation）からなる素子分離領域１２によって、ｐ型トランジスタ領域１０ｐにはｎ型活性領域（ｎ−ウェル）１３が区画され、ｎ型トランジスタ領域１０ｎにはｐ型活性領域（ｐ−ウェル）１４が区画されて、互いに絶縁分離されている。
【００４０】
ｐ型トランジスタ領域１０ｐにおいて、ｎ型活性領域１３の上には、酸化シリコン（ＳｉＯ２）等からなる下地膜１５と、高誘電体からなるゲート絶縁膜１６と、酸化アルミニウム（ＡｌＯ）からなる第１のキャップ膜１７と、共にチタンナイトライド（ＴｉＮ）等からなるゲート電極３０を構成する第１の金属電極２１及び第２の金属電極２７とが順次積層されて形成されている。ゲート電極３０の両側面上には、酸化シリコン又は窒化シリコン等からなるサイドウォール２４が形成されている。
【００４１】
ｎ型活性領域１３の上部におけるゲート電極３０の両側方の領域には、ｐ型のエクステンション領域２３ｐが形成され、各エクステンション領域２３ｐの外側の領域には、ｐ型のソースドレイン領域２５ｐがそれぞれエクステンション領域２３ｐよりも深く且つ高濃度に形成されている。
【００４２】
一方、ｎ型トランジスタ領域１０ｎにおいて、ｐ型活性領域１４の上には、酸化シリコン（ＳｉＯ２）等からなる下地膜１５と、高誘電体からなるゲート絶縁膜１６と、共にチタンナイトライド（ＴｉＮ）等からなるゲート電極３０を構成する第１の金属電極２１及び第２の金属電極２７とが順次積層されて形成されている。ゲート電極３０の両側面上には、酸化シリコン等からなるサイドウォール２４が形成されている。
【００４３】
ｐ型活性領域１４の上部におけるゲート電極３０の両側方の領域には、ｎ型のエクステンション領域２３ｎが形成され、各エクステンション領域２３ｎの外側の領域には、ｎ型のソースドレイン領域２５ｎがそれぞれエクステンション領域２３ｎよりも深く且つ高濃度に形成されている。
【００４４】
ここで、両ＭＩＳＦＥＴにおけるゲート絶縁膜１６は、酸化ハフニウムシリコン（ＨｆＳｉＯ）又は酸窒化ハフニウムシリコン（ＨｆＳｉＯＮ）等を含む酸化ハフニウム（ＨｆＯ）系の高誘電体膜である。
【００４５】
また、ｎ型ＭＩＳＦＥＴにおいては、後述するように、ゲート絶縁膜１６の上に、酸化ランタン（ＬａＯ）からなる第２のキャップ膜を形成し、その後の熱拡散によって、有効仕事関数（ｅＷＦ）値の調整用のＬａを含む。なお、ｎ型ＭＩＳＦＥＴにおいては、ゲート絶縁膜１６はＬａを含んでおらず、また含んでいたとしても極めて微量である。
【００４６】
また、上記のように、本実施形態に係るＭＩＳＦＥＴは、ゲート電極３０の金属部分が２層構造であり、以下に示す製造方法から、上層の第２の金属電極２７のゲート長方向の幅は、下層の第１の金属電極２１のゲート長方向の幅よりも大きくなる。
【００４７】
以下、前記のように構成された半導体装置の製造方法について図３〜図７を参照しながら説明する。
【００４８】
まず、図３（ａ）に示すように、シリコンからなる半導体基板１１に素子分離領域１２を選択的に形成して、ｐ型トランジスタ領域１０ｐ及びｎ型トランジスタ領域１０ｎを形成する。その後、リソグラフィ法及びイオン注入法により、半導体基板１１におけるｐ型トランジスタ領域１０ｐに、ｎ型の不純物イオンであるヒ素（Ａｓ）イオン又はリン（Ｐ）イオンを注入してｎ型活性領域１３を形成する。続いて、ｎ型トランジスタ領域１０ｎに、ｐ型の不純物イオンであるボロン（Ｂ）イオンを注入してｐ型活性領域１４を形成する。なお、ｎ型活性領域１３とｐ型活性領域１４との形成順序は特に問われない。
【００４９】
続いて、半導体基板１１の主面上の全面に、厚さが１ｎｍ程度のＳｉＯ２からなる下地膜１５を形成する。下地膜１５は、酸素ガスを用いた急速熱酸化（ＲＴＯ：Rapid Thermal Oxidation）法等により形成すればよい。なお、酸素ガス以外のガス種を用いたＲＴＯ法を用いてもよく、また、加熱炉を用いた熱酸化法を用いてもよい。また、下地膜１５は、ＳｉＯ２に代えて、ＳｉＯＮでもよく、また、酸化性の薬液に浸漬して形成する、いわゆるケミカルオキサイド等としてもよい。
【００５０】
続いて、化学気相堆積（ＣＶＤ：chemical vapor deposition）法等により、下地膜１５の上に、膜厚が１．７ｎｍ程度の高誘電体からなるゲート絶縁膜形成膜１６Ａを堆積する。ここでは、ゲート絶縁膜形成膜１６Ａに、Ｈｆ／（Ｈｆ＋Ｓｉ）の組成比の値が６０％程度であるＨｆＳｉＯ膜を用いる。なお、ＨｆＳｉＯ膜に代えて、酸化ハフニウム（ＨｆＯ２）でもよく、さらには、Ｈｆの組成比の値を上記の値と変えた高誘電体膜を用いてもよい。また、ゲート絶縁膜形成膜１６Ａの膜厚は１．７ｎｍとしたが、半導体装置の用途又は該半導体装置に要求される能力によって変更してもよい。また、ハフニウム（Ｈｆ）に代えて、ジルコニウム（Ｚｒ）等の他の元素を含む高誘電体膜を用いてもよい。
【００５１】
続いて、ＨｆＳｉＯからなるゲート絶縁膜形成膜１６Ａに、プラズマを用いた窒化処理を施すことにより、ゲート絶縁膜形成膜１６ＡをＨｆＳｉＯＮとする。その後、１０００℃の窒素雰囲気でアニールを行って、ゲート絶縁膜形成膜１６Ａに対して焼き締めを行う。ここで、ゲート絶縁膜形成膜１６Ａに対する窒化処理は、該ゲート絶縁膜形成膜１６Ａ中に４ａｔｍ％程度の窒素が導入される程度に行っているが、半導体装置のターゲット又はその用途に応じて窒素濃度を変更してもよい。なお、ゲート絶縁膜形成膜１６Ａに対する窒化処理は、他の処理を行った後で且つ金属電極の堆積直前に行ってもよい。また、窒化処理後の焼き締めアニールは、温度が１０００℃の窒素雰囲気で行ったが、アニール温度は８００℃〜１１００℃の範囲であればよく、雰囲気ガスも窒化処理が可能であれば、窒素に限られない。
【００５２】
続いて、物理気相堆積（ＰＶＤ：physical vapor deposition）法により、窒化処理されたゲート絶縁膜形成膜１６Ａの上に、膜厚が０．７ｎｍのＡｌＯからなる第１のキャップ膜形成膜１７Ａを堆積する。ここでは、第１のキャップ膜形成膜１７Ａは、ＰＶＤ法を用いたが、原子層堆積（ＡＬＤ：atomic layer deposition）法又はＣＶＤ法を用いてもよい。また、第１のキャップ膜形成膜１７Ａの膜厚は、仕様により変更が可能である。
【００５３】
続いて、ＣＶＤ法等により、第１のキャップ膜形成膜１７Ａの上に、膜厚が５ｎｍ程度のチタンナイトライド（ＴｉＮ）からなるＨＭ（ハードマスク）金属膜１８を形成する。
【００５４】
次に、図３（ｂ）に示すように、リソグラフィ法により、ｐ型トランジスタ領域１０ｐを覆うレジスト膜１９を形成する。
【００５５】
次に、図３（ｃ）に示すように、形成されたレジスト膜１９をマスクとして、ＨＭ金属膜１８におけるｎ型トランジスタ領域１０ｎに形成された部分を除去する。
【００５６】
次に、図４（ａ）に示すように、レジスト膜１９をシンナー洗浄により除去する。続いて、ＰＶＤ法により、半導体基板１１の上の全面に、膜厚が２ｎｍ程度のＬａＯからなる第２のキャップ膜２０を堆積する。ここで、第２のキャップ膜２０の形成には、ＰＶＤ法を用いたが、ＡＬＤ法又はＣＶＤ法を用いてもよい。また、ＬａＯは２ｎｍ程度堆積したが、仕様により変更が可能である。
【００５７】
次に、図４（ｂ）に示すように、第２のキャップ膜２０が堆積された半導体基板１１をアニール処理することにより、ゲート絶縁膜形成膜１６Ａにおけるｎ型トランジスタ領域１０ｎに含まれる部分にランタン（Ｌａ）を拡散する。ここでのアニール温度は７００℃としている。
【００５８】
続いて、図４（ｃ）に示すように、ゲート絶縁膜形成膜１６Ａに拡散せずに残った第２のキャップ膜２０を除去する。第２のキャップ膜２０の除去方法は、特に問われないが、例えば塩酸（濃度３７質量％）を１０００倍に希釈した希塩酸（ｄＨＣｌ）を用いて１０秒間程度洗浄すればよい。なお、塩酸の希釈倍率及び洗浄時間は、第２のキャップ膜２０の膜厚及び熱処理時間等に応じて適宜変更すればよい。第２のキャップ膜２０を除去した後の、ゲート絶縁膜形成膜１６Ａに拡散し残留するＬａの量は、ＬａＯからなる第２のキャップ膜２０の膜厚に換算して０．６ｎｍ程度である。このゲート絶縁膜形成膜１６Ａに拡散するＬａの量は、第２のキャップ膜２０の膜厚とアニール温度とによって制御が可能である。すなわち、第２のキャップ膜２０を厚く堆積し、アニール温度を低温化すると、より拡散律速に近い領域となるので、ＬａＯの堆積膜厚分布の影響を受けにくくなる。その結果、比較的に均一なＬａの拡散分布を得ることができる。
【００５９】
一方、ｐ型トランジスタ領域１０ｐにおけるゲート絶縁膜形成膜１６Ａの上には、ＨＭ金属膜１８が形成されている。従って、ｐ型トランジスタ領域１０ｐにおいては、第２のキャップ膜２０からのランタン（Ｌａ）は、ＨＭ金属膜１８の上部にのみ拡散し、ゲート絶縁膜形成膜１６Ａには拡散しない。これにより、ｐ型トランジスタ領域１０ｐには、Ｌａが拡散していないゲート絶縁膜形成膜１６Ａが形成される。また、Ｌａが含まれたとしても極めて微量である。なお、アニール処理の温度及び時間は、必要とする有効仕事関数（ｅＷＦ）の値並びにゲート絶縁膜形成膜１６Ａの組成及び膜厚等により適宜変更すればよい。
【００６０】
次に、図５（ａ）に示すように、ＴｉＮからなるＨＭ金属膜１８を除去する。ＨＭ金属膜１８の除去は、ゲート絶縁膜形成膜１６Ａを劣化させることなく、且つ、ＨＭ金属膜１８における少なくともＬａが拡散した領域を除去できれば、いかなる方法を用いてもよい。例えば、ＨＭ金属膜１８がＴｉＮ膜であり、第２のキャップ膜２０がＬａＯ膜である場合には、過酸化水素水（Ｈ２Ｏ２）を用いて除去すればよい。また、硫酸−過酸化水素水（ＳＰＭ：sulfuric acid/hydrogen peroxide/water mix）又はアンモニア−過酸化水素水（ＡＰＭ：anmmonium hydroxide/hydrogen peroxide/water mix）等を用いてもよい。
【００６１】
次に、図５（ｂ）に示すように、ＣＶＤ法等により、半導体基板１１上の全面にＴｉＮからなる第１の金属電極形成膜２１Ａと、ポリシリコンからなるダミー電極形成膜２２Ａとを順次堆積する。
【００６２】
なお、第１の金属電極形成膜２１Ａ及びＨＭ金属膜１８は、ＴｉＮに限られない。例えば、チタン（Ｔｉ）又はタンタル（Ｔａ）を含む金属が好ましく、ＴｉＮに代えて、タンタルナイトライド（ＴａＮ）、タンタルカーバイド（ＴａＣ）又はタンタルカーバイドナイトライド（ＴａＣＮ）等を用いることができる。また、第１のキャップ膜形成膜１７Ａ及び第２のキャップ膜２０と組み合わせた際に、適当なｅＷＦ値を得られる材料であれば、第１の金属電極形成膜２１Ａ及びＨＭ金属膜１８には、他の金属材料を用いてもよい。
【００６３】
次に、図５（ｃ）に示すように、リソグラフィ法及び反応性イオンエッチング（ＲＩＥ：Reactive Ion Etching）法を用いて、ｐ型トランジスタ領域１０ｐにおいては、ダミー電極形成膜２２Ａ、第１の金属電極形成膜２１Ａ、第１のキャップ膜形成膜１７Ａ、ゲート絶縁膜形成膜１６Ａ及び下地膜１５を選択的にエッチングしてこれらをパターニングする。これと同時に、ｎ型トランジスタ領域１０ｎにおいては、ダミー電極形成膜２２Ａ、第１の金属電極形成膜２１Ａ、ゲート絶縁膜形成膜１６Ａ及び下地膜１５を選択的にエッチングしてこれらをパターニングする。これにより、ｐ型トランジスタ領域１０ｐにおいては、下地膜１５及び第１のキャップ膜１７を含むゲート絶縁膜１６と、ＴｉＮからなる第１の金属電極２１及びポリシリコンからなるダミー電極２２を有するダミーゲート構造が形成される。また、ｎ型トランジスタ領域１０ｎにおいては、下地膜１５を含み且つＬａが導入されたゲート絶縁膜１６と、ＴｉＮからなる第１の金属電極２１及びポリシリコンからなるダミー電極２２を有するダミーゲート構造が形成される。
【００６４】
次に、図６（ａ）に示すように、ｐ型トランジスタ領域１０ｐにおいて、ダミー電極２２をマスクとして、ｎ型活性領域１３に、例えばｐ型の不純物イオンであるＢイオンをイオン注入する。これにより、ｎ型活性領域１３におけるダミー電極２２の両側方の領域に、ｐ型のエクステンション領域２３ｐが形成される。続いて、ｎ型トランジスタ領域１０ｎにおいて、ダミー電極２２をマスクとして、ｐ型活性領域１４に、例えばｎ型の不純物イオンであるＡｓイオン又はＰイオンをイオン注入する。これにより、ｐ型活性領域１４におけるダミー電極２２の両側方の領域に、ｎ型のエクステンション領域２３ｎが形成される。なお、各エクステンション領域２３ｐ、２３ｎの形成順序は特に問われない。
【００６５】
続いて、ＣＶＤ法等により、半導体基板１１上の全面に、例えばシリコン酸化（ＳｉＯ２）膜を堆積し、堆積したＳｉＯ２膜をエッチバックすることにより、それぞれゲート絶縁膜を含む各ダミーゲート構造の両側面上に、ＳｉＯ２からなるサイドウォール２４を形成する。続いて、ｐ型トランジスタ領域１０ｐにおいて、ダミー電極２２及びサイドウォール２４をマスクとして、ｎ型活性領域１３に、例えばＢイオンをイオン注入する。これにより、ｎ型活性領域１３におけるサイドウォール２４の外側の領域に、エクステンション領域２３ｐと接続され且つ高濃度で接合深さが深いｐ型のソースドレイン領域２５ｐが形成される。続いて、ｎ型トランジスタ領域１０ｎにおいて、ダミー電極２２及びサイドウォール２４をマスクとして、ｐ型活性領域１４に、例えばＡｓイオン又はＰイオンをイオン注入する。これにより、ｐ型活性領域１４におけるサイドウォール２４の外側の領域に、エクステンション領域２３ｎと接続され且つ高濃度で接合深さが深いｎ型のソースドレイン領域２５ｎが形成される。なお、各ソースドレイン領域２５ｐ、２５ｎの形成順序は特に問われない。
【００６６】
続いて、形成されたエクステンション領域２３ｐ、２３ｎ及びソースドレイン領域２５ｐ、２５ｎに対して、注入された不純物イオンを活性化する、温度が８００℃程度のアニール処理を行う。
【００６７】
次に、図６（ｂ）に示すように、半導体基板１１の上の全面に、各サイドウォール２４を含めダミー電極２２を覆うように、ＴＥＯＳ（Tetra-Ethyl-Ortho-Silicate）をシリコン源とした酸化シリコン（ＳｉＯ２）からなる層間絶縁膜２６を堆積する。なお、ここでは、層間絶縁膜２６に段差被覆性に優れるＴＥＯＳ膜を用いたが、ＴＥＯＳ膜以外のＣＶＤ系のＳｉＯ２膜を用いてもよい。
【００６８】
次に、図６（ｃ）に示すように、化学機械研磨（ＣＭＰ）法等により、堆積した層間絶縁膜２６を研磨して、各ダミーゲート構造におけるポリシリコンからなるダミー電極２２を露出する。その後、例えば水酸化アンモニウム（ＮＨ３液）を用いて、層間絶縁膜２６から露出した各ダミー電極２２を選択的に除去する。これにより、層間絶縁膜２６に第１の金属電極２１がそれぞれ露出した凹部（ゲートトレンチ）２６ａを形成する。ここで、ダミー電極２２を除去するにはＮＨ３液を用いたが、低濃度のＡＰＭ等、他のシリコン溶解液を用いてもよい。
【００６９】
なお、従来のゲートラストプロセスは、ダミー電極を除去する際にゲート絶縁膜を露出するため、該ゲート絶縁膜の膜べりを抑制する必要がある。このため、ＮＨ３液等、使用可能な薬液が限定される。しかしながら、本実施形態のように、ダミー電極２２を除去した後に露出するのは、第１の金属電極２１を構成するＴｉＮである。従って、ＡＰＭ等の、よりパーティクル除去性が高い薬液を使用することが可能となる。また、プロセスによっては、ダミー電極２２は、ポリシリコンに代えて窒化シリコン（ＳｉＮ）等に変更が可能である。また、このとき、層間絶縁膜２６に形成される凹部２６ａのゲート長方向の幅は、第１の金属電極２１の幅よりも大きくなる場合がある。
【００７０】
次に、図７（ａ）に示すように、ＣＶＤ法等により、各凹部２６ａを埋めるように層間絶縁膜２６の上の全面に、ＴｉＮからなる第２の金属電極形成膜２７Ａを堆積する。なお、第２の金属電極形成膜２７Ａには、ＴｉＮを用いたが、ＴｉＮに限られない。例えば、アニール処理を受けない２度目の堆積により、図１に示したような有効仕事関数（ｅＷＦ）の値が上昇する他の金属材料を用いてもよい。
【００７１】
次に、図７（ｂ）に示すように、ＣＭＰ法等により、層間絶縁膜２６の上に堆積した余剰の第２の金属電極形成膜２７Ａを研磨して除去することにより、それぞれ、ゲートファースト方式による第１の金属電極２１及びゲートラスト方式による第２の金属電極２７からなるゲート電極３０を有するＭＩＳＦＥＴを得る。
【００７２】
以上説明したように、本実施形態によると、各ソースドレイン領域２５ｐ、２５ｎ等に対する高温のアニール処理は、第２の電極形成膜２７Ａを堆積する前に終了しているため、第２の電極形成膜２７Ａは高いｅＷＦの値を維持したまま、各ＭＩＳＦＥＴを形成することが可能となる。
【００７３】
また、従来のゲートラストプロセスは、ｐ型ＭＩＳＦＥＴとｎ型ＭＩＳＦＥＴとを作り分ける際に、ｐ型トランジスタ領域１０ｐ及びｎ型トランジスタ領域１０ｎのうちのいずれか一方の第２の金属電極形成膜２７Ａを再度除去する必要があるが、本実施形態によれば、層間絶縁膜２６にゲートトレンチを形成する工程は一度で済むため、金属材料の埋め込み不良等が発生するおそれを格段に小さくすることができる。
【００７４】
（実施形態の一変形例）
以下に、本実施形態の一変形例を説明する。
【００７５】
例えば、図６（ｃ）に示すダミー電極２２の除去工程において、ｎ型トランジスタ領域１０ｎをマスクしておくと、ｎ型ＭＩＳＦＥＴは、アニールによりｅＷＦ値が低下した第１の金属電極２１とダミー電極２２とによって最終的なゲート電極３０が構成される。これに対し、ｐ型ＭＩＳＦＥＴは、本実施形態と同様に、膜厚が相対的に厚く且つほぼアニールされていない第２の金属電極２７によって、高いｅＷＦ値を得ることができる。このため、ｐ型及びｎ型の各ＭＩＳＦＥＴにおけるｅＷＦ値の差をより大きくすることができる。すなわち、必要なｅＷＦ値によっては、酸化アルミニウム（ＡｌＯ）又は酸化ランタン（ＬａＯ）のようなｅＷＦ値を変調するキャップ膜１７、２０を設けなくても、ＣＭＯＳ回路を形成することが可能となる。その結果、より単純なＣＭＯＳ形成フローを実現することができる。
【００７６】
具体的には、ｐ型トランジスタ領域１０ｐ及びｎ型トランジスタ領域１０ｎにおいて、下地膜１５を介在させた酸化ハフニウム（ＨｆＯ２）又は酸窒化ハフニムシリコン（ＨｆＳｉＯＮ）からなるゲート絶縁膜１６をそれぞれ形成し、その後、各ゲート絶縁膜１６の上に厚さが４ｎｍ程度のＴｉＮからなる第１の金属電極２１をそれぞれ形成する。その後、各第１の金属電極２１の上に、ポリシリコンからなるダミー電極２２を形成する。これにより、ｎ型トランジスタ領域１０ｎにおいては、ＭＩＰＳ構造を持つｎ型ＭＩＳＦＥＴが形成される。続いて、ｐ型トランジスタ領域１０ｐにおいて、ダミー電極２２をＴｉＮからなる第２の金属電極２７によって置換する。
【００７７】
なお、ｎ型ＭＩＳＦＥＴで必要となるポリシリコンには、アンドープのポリシリコン膜を堆積し、堆積後のポリシリコン膜に不純物をドープしてもよく、また、不純物をドープしたポリシリコン膜を堆積してもよい。
【００７８】
また、ＭＩＰＳ構造となるｎ型ＭＩＳＦＥＴにおいては、ポリシリコン膜の少なくとも一部をシリサイド化してもよい。これにより、第１の金属電極２１及びポリシリコン電極を低抵抗化することができる。
【００７９】
また、ｎ型ＭＩＳＦＥＴにおいて、ポリシリコン電極は、ポリシリコンに代えて他の金属材料を用いてもよ。さらには、ゲート電極３０を第１の金属電極２１のみの構成として、第２の金属電極２７を省略することも可能である。
【産業上の利用可能性】
【００８０】
本発明に係る半導体装置の製造方法は、複雑な工程を回避すると共に高い有効仕事関数（ｅＷＦ）値を得られることにより、高歩留まり及び高性能の半導体装置を実現でき、ゲート電極に金属を用いる半導体装置の製造方法等に有用である。
【符号の説明】
【００８１】
１０ｐ  ｐ型トランジスタ領域
１０ｎ  ｎ型トランジスタ領域
１１    半導体基板
１２    素子分離領域
１３    ｎ型活性領域（半導体領域）
１４    ｐ型活性領域（半導体領域）
１５    下地膜
１６    ゲート絶縁膜
１６Ａ  ゲート絶縁膜形成膜
１７    第１のキャップ膜
１７Ａ  第１のキャップ膜形成膜
１８    ＨＭ金属膜
１９    レジスト膜
２０    第２のキャップ膜
２１    第１の金属電極
２１Ａ  第１の金属電極形成膜
２２    ダミー電極
２２Ａ  ダミー電極形成膜
２３ｐ  ｐ型のエクステンション領域
２３ｎ  ｎ型のエクステンション領域
２４    サイドウォール
２５ｐ  ｐ型のソースドレイン領域
２５ｎ  ｎ型のソースドレイン領域
２６    層間絶縁膜
２６ａ  凹部（ゲートトレンチ）
２７    第２の金属電極
２７Ａ  第２の金属電極形成膜
３０    ゲート電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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