(57)【要約】      （修正有）【課題】遅延素子の遅延時間のばらつきに対してＴＤＣの変換特性を一定とし線形性を実現可能なＴＤＣの提供。【解決手段】第１の信号ＤＡＴＡを順次遅延させる複数段の遅延素子１１１〜１１Ｎを有するディレイライン１０と、第２の信号ＣＬＫに応答して複数段の遅延素子の出力をサンプルする複数のフリップフロップ１２１〜１２Ｎと、相隣るフリップフロップの出力結果が切り替わるエッジ位置を、第１の信号の第２の信号に対する位相差として検出するエッジ検出器１３と、を備え、エッジ位置の検出結果に基づき、バイアス制御用の制御コードＩＣＮＴを生成するキャリブレーション制御回路１５と、制御コードに対応する複数段の遅延素子に対して供給するバイアス発生回路１４を備え、第１の信号の周波数範囲に対応した段数の遅延素子に、第１の信号のエッジが位置するように遅延素子１１１〜１１Ｎの遅延時間の校正を行う。【選択図】図１
2012114716.tif 000002
【特許請求の範囲】
【請求項１】
第１の信号を順次遅延させる複数段の遅延素子を有するディレイラインと、
前記複数段の遅延素子に対応してそれぞれ配設され、共通に入力される第２の信号に応答して前記複数段の遅延素子の出力をサンプルする複数のフリップフロップと、
前記複数のフリップフロップの出力を入力し、相隣るフリップフロップの出力結果が切り替わるエッジ位置を、前記第１の信号の前記第２の信号に対する位相差として検出するエッジ検出器と、
を備えたＴＤＣ（Ｔｉｍｅ−ｔｏ−Ｄｉｇｉｔａｌ  Ｃｏｎｖｅｒｔｅｒ）装置であって、
前記遅延素子は、電流源を電源パスに備え、前記電流源に印加されるバイアスに応じて遅延時間を可変させ、
前記エッジ位置の検出結果に基づき、バイアス制御用の制御コードを生成するキャリブレーション制御回路と、
前記キャリブレーション制御回路からの前記制御コードに対応するバイアスを生成し前記複数段の遅延素子に対して供給するバイアス発生回路と、
を備え、
キャリブレーション時、前記キャリブレーション制御回路では、前記エッジ検出器で検出される前記エッジ位置が、前記第１の信号の前記周波数レンジに対応して予め設定された遅延素子の段数に対応するように、前記バイアス発生回路を制御して、前記遅延素子の遅延時間のキャリブレーションを行う、ＴＤＣ装置。
【請求項２】
前記キャリブレーション制御回路は、被測定対象の前記第１の信号の周波数レンジと、前記周波数レンジに対応した遅延素子の設定段数情報とを関連付けて記憶保持する、請求項１記載のＴＤＣ装置。
【請求項３】
キャリブレーション時、予め定められた所定の周波数レンジの所定の位相差の第１の信号が前記ディレイラインに入力され、前記キャリブレーション制御回路は、前記バイアス発生回路を制御して、前記遅延素子の電流源を最大又は最小値から始めて所定ステップ単位で減少又は増加させ、前記エッジ検出器で検出される前記エッジ位置が、前記位相差に対応した予め定められた遅延素子の段数となるように制御する、請求項１又は２記載のＴＤＣ装置。
【請求項４】
前記キャリブレーション制御回路において、前記エッジ検出器で検出された前記エッジ位置が、遅延素子の段数に関して、予め定められた第１の段数以上であるか、又は、前記第１の段数よりも小さい第２の段数以下である場合には、前記バイアス発生回路を制御して、前記遅延素子の遅延時間を短くするか、又は長くするように制御するフェイル・セーフ機能を具備してなる、請求項１乃至３のいずれか１項に記載のＴＤＣ装置。
【請求項５】
請求項１乃至４のいずれか１項に記載のＴＤＣ装置を備えた半導体装置。
【請求項６】
第１の信号を順次遅延させる複数段の遅延素子を有するディレイラインと、
前記複数段の遅延素子に対応してそれぞれ配設され、共通に入力される第２の信号に応答して前記複数段の遅延素子の出力をサンプルする複数のフリップフロップと、
前記複数のフリップフロップの出力を入力し、相隣るフリップフロップの出力結果が切り替わるエッジ位置を、前記第１の信号の第２の信号に対する位相差として検出するエッジ検出器と、
を備えたＴＤＣ（Ｔｉｍｅ−ｔｏ−Ｄｉｇｉｔａｌ  Ｃｏｎｖｅｒｔｅｒ）のキャリブレーション方法であって、
前記遅延素子は、電流源を電源パスに備え、前記電流源に印加されるバイアスに応じて遅延時間が可変自在とされ、
キャリブレーション制御回路が、前記エッジ位置の検出結果に基づき、バイアス制御用の制御コードを生成し、
前記制御コードに対応するバイアスをバイアス発生回路で生成し、前記複数段の遅延素子に対して供給し、前記エッジ検出器で検出される前記エッジ位置が、前記第１の信号の前記周波数レンジに対応して予め設定された遅延素子の段数に対応するように、前記遅延素子の遅延時間のキャリブレーションを行う、ＴＤＣのキャリブレーション方法。
【請求項７】
被測定対象の前記第１の信号の周波数レンジと、前記周波数レンジに対応した遅延素子の設定段数情報とを関連付けて前記キャリブレーション制御回路で記憶保持する、請求項６記載のＴＤＣのキャリブレーション方法。
【請求項８】
キャリブレーション時、予め定められた所定の周波数レンジの所定の位相差の第１の信号が前記ディレイラインに入力され、前記遅延素子の電流源を最大又は最小値から始めて所定ステップ単位で減少又は増加させ、前記エッジ検出器で検出される前記エッジの位置が、前記位相差に対応した予め定められた遅延素子の段数となるように制御する、請求項６又は７記載のＴＤＣのキャリブレーション方法。
【請求項９】
前記検出された前記エッジ位置が、予め定められた遅延素子の所定の第１の段数以上であるか、又は、前記第１の段数よりも小さい第２の段数以下である場合、前記バイアス発生回路を制御して、前記遅延素子の遅延時間を短くするか、又は長くするように制御する、請求項６乃至８のいずれか１項に記載のＴＤＣのキャリブレーション方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、ＴＤＣ（Ｔｉｍｅ−ｔｏ−Ｄｉｇｉｔａｌ  Ｃｏｎｖｅｒｔｅｒ）とキャリブレーション方法に関する。
【背景技術】
【０００２】
デジタルＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）はアナログＰＬＬの各ブロックをデジタル化し、処理をデジタル化した位相同期ループである。デジタルＰＬＬは、アナログＰＬＬで問題となっていたループフィルタの回路面積等の問題を解消し、ＰＬＬのパラメータ変更時等の再設計を容易化し、回路の特性変動を抑制する等の利点を有する。
【０００３】
ＡＤＰＬＬ（Ａｌｌ  Ｄｉｇｉｔａｌ  ＰＬＬ：全デジタルＰＬＬ）等のデジタルＰＬＬは、リファレンスクロックＦＲＥＦとＤＣＯ（Ｄｉｇｉｔａｌｌｙ  Ｃｏｎｔｒｏｌｌｅｄ  Ｏｓｃｉｌｌａｔｏｒ）の出力ＣＫＶの位相差を測定するＴＤＣ、該ＴＤＣで測定された位相差（通常、リファレンスクロック１周期内の分数位相差）と、整数部分の位相差（リファレンスクロック１周期以上の位相差）とに基づき位相誤差を演算する位相誤差演算部と、該位相誤差演算部からの位相誤差を平滑化するデジタルフィルタと、該デジタルフィルタの出力で周波数が可変されるＤＣＯを備えている。デジタルＰＬＬについては、例えば特許文献１等が参照される。図８は、特許文献１に開示されている全デジタルＰＬＬの図１を引用したものである。図８において、１００は全デジタルＰＬＬ、１０２は累積器（アキュムレータ）、１０３は数値制御発振器（ＮＣＯ）、１０４はｄＶＣＯ（デジタル制御電圧制御発振器）、１０５は利得（ＧＡＩＮ）要素、１０６はシュミットトリガー回路等の波形整形器（ｄＶＣＯ１０４の正弦波を２値のデジタル信号に変換する）、１０８は天井要素、１１０は基準水晶発振器（ＦＲＥＦ：リファレンスクロック）、１１２は周波数基準クロックＣＫＲ、１１４はｄＶＣＯ１０４のクロック信号ＣＫＶ、１１６は周波数制御語（ＦＣＷ）、１２０はラッチ／レジスタ、２００は小位相検出器／小位相検出器システム、２０１はＴＤＣである。ＴＤＣ２０１にてリファレンスクロックＦＲＥＦとＣＫＶ（波形整形器１０６の出力）の位相誤差を検出し、デジタルフィルタにて平滑化し、ＤＣＯに入力する。小位相検出器（ｆｒａｃｔｉｏｎａｌ  ｐｈａｓｅ  ｄｅｔｅｃｔｏｒ）２００は、整数位相同期ループの量子化誤差を訂正する（詳細は特許文献１が参照される）。
【０００４】
図９は、図８に示したＴＤＣ２０１の構成例を示す図である。なお、図９は、特許文献１の図５を引用したものである。図９を参照すると、このＴＤＣは、ＤＣＯの出力ＣＫＶとリファレンスクロックＦＲＥＦを入力し、ＣＫＶの立ち上がり遷移のＦＲＥＦの立ち上がり遷移に対する位相差ＴＤＣ＿ＲＩＳＥと、ＣＫＶの立ち下り遷移のＦＲＥＦの立ち上がり遷移に対する位相差ＴＤＣ＿ＦＡＬＬを出力する。図９に示すように、ＴＤＣは、遅延素子（バッファまたはインバータ）とフリップフロップから構成され、その遅延素子が複数段直列接続されディレイラインを構成する。ＴＤＣは、ＣＫＶとＦＲＥＦ間の信号の微小な位相差をデジタル値として出力する。なお、ＴＤＣは、出力クロックＣＫＶの１周期以内で位相差を測定するため、ＣＫＶの１周期を測定できる長さに対応した個数（段数）の遅延素子、ラッチ回路（フリップフロップ）を備えるだけで十分である。
【０００５】
図１０は、図９のＴＤＣのタイミング動作の一例を示す図であり、図９において、遅延素子の段数を１０段（Ｌ＝１０）としている。図１０は、特許文献１の図６を引用したものである。ＴＤＣにおいて、ＤＣＯの出力ＣＫＶをＬ個の遅延素子で徐々に遅延させた信号Ｄ（０）〜Ｄ（９）を、各ＦＦで時刻ｔ１にリファレンスクロック信号ＦＲＥＦの立ち上がりで一斉にサンプリングし、Ｄ（０）〜Ｄ（９）の１０ビットのサンプリングデータＱ（０）〜Ｑ（９）（Ｑ［０：９］）として、例えば“００１１１１００００”を得る。エッジ検出器（「エンコーダ」ともいう）にて、サンプリングデータＱ（０）〜Ｑ（９）において０から１に値が変化する箇所と、１から０に値が変化する箇所を検出することで、リファレンスクロックＦＲＥＦの立ち上がり（タイミングｔ１）に対する出力クロックＣＫＶの立ち上がりの位相差と立ち下りの位相差を、遅延素子の段数で表すことができる。この場合、Ｑ［０：９］のうち１から０へ値が変化する箇所Ｑ［６］が、立ち上がりの情報となる（Ｑ［２−５］が１であり、Ｑ［６］で０となる）。また、１から０に値が変化する箇所Ｑ［２］が、立ち下りの情報となり（Ｑ［６−９］、Ｑ［０−１］が０であり、Ｑ［２］で１となる）、それぞれ、デジタルデータＴＤＣ＿ＲＩＳＥ、ＴＤＣ＿ＦＡＬＬとして出力される。すなわち、ＴＤＣによって出力クロックＣＫＶの立ち上がりは、ＦＲＥＦの立ち上がりに対してＴＤＣ内の遅延素子６段分位相が進んでおり、出力クロックＣＫＶの立ち下りはＦＲＥＦの立ち上がりに対してＴＤＣ内の遅延素子２段分位相が進んでいることが測定される。なお、図９では、遅延素子はインバータ（反転バッファ）で構成されているため、ＣＫＶとＤ（０）、隣接遅延素子の出力Ｄ（０）とＤ（１）、Ｄ（１）とＤ（２）、・・・は互いに逆相であるが、図１０では、見易くするため、Ｄ（０）、Ｄ（１）、Ｄ（２）、・・・Ｄ（９）はＣＫＶと同相の信号として表されている。
【０００６】
近時、半導体プロセスの微細化技術の進展に伴い、ＰＶＴ（プロセス、電圧、温度：製造におけるプロセスばらつきや、製品使用時の電源電圧、温度）変動により、デジタル遅延素子（バッファ、インバータなど）の遅延時間が変動する。遅延素子の遅延時間の変動が起こると、ＴＤＣの位相差の測定精度等その特性に劣化が生じる。このため、どの条件に対しても、ＴＤＣが正常に動作できるように、遅延時間を補正する必要がある。
【０００７】
なお、特許文献２では、クロック信号を可変ディレイラインに入力して遅延させ、可変ディレイラインに入力するクロック信号と可変ディレイラインの出力クロック（遅延信号）との位相差を比較し、その位相差が大きいときは、可変ディレイラインの遅延を減らすように、位相差に応じた制御電圧を、可変ディレイラインの遅延素子に供給してその遅延時間を補正する構成が開示されている。この特許文献２では、可変ディレイラインの入力と出力の位相差に基づき、可変ディレイラインの各段を構成する遅延素子（ＣＭＯＳインバータと高位側電源及び低位側電源間にそれぞれ接続される電流源トランジスタを有する）の電流源に供給するバイアス電圧を制御するバイアス発生回路を備えた構成が開示されている。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００２−７６８８６号公報（図１、図５、図６）
【特許文献２】特開２００７−２２１５９８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
関連技術の分析を以下に与える。
【００１０】
上記したように、ＰＶＴ変動等に対してＴＤＣが正常に動作できるように、ＴＤＣ内の遅延素子の遅延時間を補正して、ＴＤＣの位相差測定範囲を調整する必要がある。
【００１１】
ところで、ＴＤＣ内の遅延素子の遅延時間を補正することはせずに、ＴＤＣにおいて、測定対象の信号の１周期以上の遅延時間に対応する段数の遅延素子を、遅延のばらつきを考慮して予め用意しておき、遅延素子の遅延時間にばらつきが生じても、正常に位相差を測定可能とする手法もある。しかしながら、このように、ＴＤＣの遅延素子の段数を増やすことで、位相差の測定範囲を広げ、広い周波数レンジをカバーする構成とした場合、回路面積、消費電力の増加を招く。例えば、ＴＤＣにおいて、測定対象の信号周波数が、予め設定された位相差測定範囲の２倍である場合、設定段数の２倍以上の段数の遅延素子が必要とされる。
【００１２】
さらに、最先端プロセスで製造された半導体装置においては、トランジスタのしきい値、電源電圧、温度の変動により、ＴＤＣの遅延素子の遅延時間のばらつき量は、ばらつき範囲の上限と下限とで、例えば数倍のひらきが生じる場合がある。
【００１３】
遅延素子の遅延時間のばらつきにより、測定対象の位相差に対して、ＴＤＣの遅延素子の段数が足りなくなる場合が発生し、最悪、ＴＤＣが動作しなくなる可能性がある。一例として、図９において、ＴＤＣ内の遅延素子の遅延時間が短縮し（図１０においてＣＫＶと各段の遅延素子の出力Ｄ（０）、Ｄ（０）とＤ（１）・・・Ｄ（８）とＤ（９）の立ち上がりの時間間隔が短縮する）、測定対象の位相差に対して、ＴＤＣの遅延素子の段数が足りなくなり、ＣＫＶの立ち上がりとＦＲＥＦの立ち上がりの位相差が、各段の遅延素子の遅延時間の合計を超える場合、図１０の遅延出力Ｄ（０）〜Ｄ（９）のＨｉｇｈパルス（立ち上がり及び立ち下りエッジ）がいずれもＦＲＥＦの立ち上がりのタイミングｔ１よりも前に位置することになり、ＦＲＥＦの立ち上がりタイミングｔ１での各ＦＦのサンプル結果Ｑ（０）〜Ｑ（９）は全て０となる。
【００１４】
したがって、ＴＤＣの遅延素子の遅延時間にばらつきが生じた場合も、正常に位相差が測定できるように、遅延時間の制御が必要とされる。また、ＴＤＣにおける遅延素子の遅延時間のばらつきへの対策において、回路面積、消費電力の増大の抑制が望まれる。
【課題を解決するための手段】
【００１５】
本発明は、上記課題の少なくとも１つを解決するために、特に制限されるものではないが概略以下の構成とされる。
【００１６】
本発明によれば、第１の信号を順次遅延させる複数段の遅延素子を有するディレイラインと、
前記複数段の遅延素子に対応してそれぞれ配設され、入力される第２の信号に応答して前記複数段の遅延素子の出力をサンプルする複数のフリップフロップと、
前記複数のフリップフロップの出力を入力し、相隣るフリップフロップの出力結果が切り替わるエッジ位置を、前記第１の信号の第２の信号に対する位相差として検出するエッジ検出器と、
を備えたＴＤＣ（Ｔｉｍｅ−ｔｏ−Ｄｉｇｉｔａｌ  Ｃｏｎｖｅｒｔｅｒ）装置であって、
前記遅延素子は、電流源を電源パスに備え、前記電流源に印加されるバイアスに応じて遅延時間を可変させ、
前記エッジ位置の検出結果に基づき、バイアス制御用の制御コードを生成するキャリブレーション制御回路と、
前記キャリブレーション制御回路からの前記制御コードに対応するバイアスを生成し前記複数段の遅延素子に対して供給するバイアス発生回路と、
を備え、
キャリブレーション時、前記キャリブレーション制御回路では、前記エッジ検出器で検出される前記エッジの位置が、前記第１の信号の前記周波数レンジに対応して予め設定された遅延素子の段数に対応するように、前記バイアス発生回路を制御して前記遅延素子の遅延時間のキャリブレーションを行う、ＴＤＣ装置が提供される。
【００１７】
本発明によれば、第１の信号を順次遅延させる複数段の遅延素子を有するディレイラインと、前記複数段の遅延素子に対応してそれぞれ配設され、共通に入力される第２の信号に応答して前記複数段の遅延素子の出力をサンプルする複数のフリップフロップと、前記複数のフリップフロップの出力を入力し、相隣るフリップフロップの出力結果が切り替わるエッジ位置を、前記第１の信号の第２の信号に対する位相差として検出するエッジ検出器と、を備えたＴＤＣ（Ｔｉｍｅ−ｔｏ−Ｄｉｇｉｔａｌ  Ｃｏｎｖｅｒｔｅｒ）のキャリブレーション方法であって、
前記遅延素子は、電流源を電源パスに備え、前記電流源に印加されるバイアスに応じて遅延時間が可変自在とされ、
キャリブレーション制御回路が、前記エッジ検出結果に基づき、バイアス制御用の制御コードを生成し、
前記制御コードに対応するバイアスをバイアス発生回路で生成し、前記複数段の遅延素子に対して供給し、前記エッジ検出器で検出される前記エッジ位置が、前記第１の信号の前記周波数レンジに対応して予め設定された遅延素子の段数に対応するように、前記遅延素子の遅延時間のキャリブレーションを行う、ＴＤＣのキャリブレーション方法が提供される。
【発明の効果】
【００１８】
本発明によれば、ＴＤＣの遅延素子の遅延時間にばらつきが生じた場合でも、回路面積、消費電力の増大を抑制しながら、ＴＤＣの変換特性を一定とし線形性（ｌｉｎｅａｒｉｔｙ）を実現可能としている。
【図面の簡単な説明】
【００１９】
【図１】本発明の一実施形態の構成を示す図である。
【図２】本発明の一実施形態のタイミングチャートである。
【図３】入力位相差ｖｓ．ＴＤＣ出力コードの一例を示す図である。
【図４】本発明の一実施形態の遅延素子の構成を示す図である。
【図５】本発明の一実施形態における１段当りの遅延時間設定を説明する図である。
【図６】本発明の一実施形態におけるキャリブレーション手順を説明する流れ図である。
【図７】周波数レンジと設定段数を説明する図である。
【図８】特許文献１のＡＤＰＬＬを示す図である。
【図９】図８のＴＤＣの構成例を示す図である。
【図１０】図９のＴＤＣの動作を説明する図である。
【発明を実施するための形態】
【００２０】
本発明の実施形態について以下に説明する。本発明によれば、ＴＤＣの遅延素子の電流源に与えるバイアスを制御することで、ＴＤＣの遅延素子の遅延のばらつきに対して、所定の周波数帯の位相差が、予め設定された遅延素子の段数の範囲にて測定されるように制御し、遅延素子の遅延のばらつきに対してＴＤＣの変換特性が線形（一定）となるように制御する。
【００２１】
本発明の好ましい態様の一つによれば、第１の信号（ＤＡＴＡ）を順次遅延させる複数段の遅延素子（１１１〜１１Ｎ）を有するディレイライン（１０）を備え、各段の遅延素子は電流源を電源パスに備え、前記電流源に印加されるバイアスに応じて遅延時間を可変させる。前記複数段の遅延素子（１１１〜１１Ｎ）に対応してそれぞれ配設され、入力される第２の信号（ＣＬＫ）に応答して前記複数段の遅延素子（１１１〜１１Ｎ）の出力をサンプルする複数のフリップフロップ（１２１〜１２Ｎ）と、前記複数のフリップフロップ（１２１〜１２Ｎ）の出力を入力し、相隣るフリップフロップの出力結果が切り替わるエッジ位置を、前記第１の信号の第２の信号に対する位相差として検出するエッジ検出器（１３）と、前記エッジの検出結果に基づき、バイアス制御用の制御コード（ＩＣＮＴ）を生成するキャリブレーション制御回路（１５）と、キャリブレーション制御回路（１５）からの前記制御コード（ＩＣＮＴ）に対応するバイアスを生成し前記複数段の遅延素子（１１１〜１１Ｎ）の電流源に供給するバイアス発生回路（１４）と、を備えている。エッジ検出器（１３）で検出されるエッジ位置が、前記第１の信号（ＤＡＴＡ）の前記周波数範囲に対応して予め設定された遅延素子の段数に対応するように、前記遅延素子（１１）の遅延時間のキャリブレーションが行われ、ＴＤＣの遅延素子（１１）の遅延時間にばらつきが生じた場合でも、ＴＤＣの変換特性が、正常、且つ、一定（線形）となるようにしている。以下、添付図面を参照して実施形態に即して説明する。
【００２２】
＜実施形態１＞
図１は、本発明の一実施形態のＴＤＣの構成を示す図である。特に制限されるものでないが、本実施形態のＴＤＣは、好ましくは、半導体集積回路装置上に構成される。この場合、図１は、半導体集積回路装置上のＰＬＬに実装されたＴＤＣ部分の回路構成を拡大して示した図である。図１を参照すると、本実施形態のＴＤＣは、遅延素子１１を複数段備えたディレイライン１０と、各段の遅延素子１１１〜１１Ｎの出力を、クロック信号ＣＬＫでサンプルするフリップフロップ１２１〜１２Ｎと、複数のフリップフロップ１２１〜１２Ｎの出力を受け、ＤＡＴＡとＣＬＫの位相差をデジタルコードで出力するエッジ検出器１３を備えている。図１のフリップフロップ１２と、エンコーダ１３は、図９のフリップフロップと、エッジ検出器に対応している。ただし、図９のエッジ検出器がＴＤＣ＿ＲＩＳＥ、ＴＤＣ＿ＦＡＬＬを出力しているが、エンコーダ１３は、いずれか１方のみを出力する構成としてもよい。エンコーダ１３は、図９のエッジ検出回路と同様、両隣のフリップフロップの出力の不一致を検出するゲート回路群を備え、両隣の出力が異なるフリップフロップの位置から、ＤＡＴＡとＣＬＫの位相差を遅延素子の段数を単位とした値をデジタルコードに符号化して出力する。なお、エッジ検出器１３は、検出したエッジを符号化して出力するため「エンコーダ」とも呼ばれる。図１において、ＤＡＴＡは、ＤＣＯの出力のＣＫＶを相補の信号し、ＣＬＫをリファレンスクロックＦＲＥＦとしてもよい。
【００２３】
本実施形態においては、遅延素子１１は、その電源経路に電流源を備えている。すなわち、後に図４を参照して説明されるように、電源ＶＤＤと遅延用のバッファ（インバータ）の間、該バッファ（インバータ）とＶＳＳ間に、それぞれ第１、第２の電流源を備えている。
【００２４】
本実施形態においては、この遅延素子１１の第１、第２の電流源に、バイアス電圧Ｂｉａｓ＋、Ｂｉａｓ−を与えるバイアス発生回路１４と、バイアス発生回路１４を制御して遅延素子１１の遅延時間の校正（キャリブレーション）を行うキャリブレーション制御回路１５を備えている。
【００２５】
なお、特に制限されるものでないが、本実施形態において、各遅延素子１１は、その正転入力端子（＋）と反転入力端子（−）から、データ（ＤＡＴＡ＋、ＤＡＴＡ−）を入力して反転し、反転出力端子（−）と正転出力端子（＋）から差動出力する反転型バッファとして構成される。なお、図１において、差動で伝送されるデータ（ＤＡＴＡ＋、ＤＡＴＡ−）は、クロック信号ＣＬＫと位相比較される信号であり、図９のＣＫＶに対応し、ＣＬＫは、図９のリファレンスクロック信号ＦＲＥＦに対応している。なお、遅延素子１１を、図９のように、シングルエンド入力、シングルエンド出力のインバータ（反転バッファ）で構成してもよいことは勿論である。
【００２６】
各段のフリップフロップ１２は対応する段の遅延素子１１の出力をデータ端子Ｄに入力し、データ端子の信号をクロック入力端子に入力されるＣＬＫの立ち上がりでサンプルし、サンプルした値を出力端子Ｑから出力する。データ（ＤＡＴＡ＋、ＤＡＴＡ−）をディレイライン１０に差動入力し、データ（ＤＡＴＡ＋、ＤＡＴＡ−）を徐々に遅らせていき、１段当りの遅延時間×段数分だけ遅延させ、ＣＬＫの立ち上がりでフリップフロップ１２に取り込む。
【００２７】
本実施形態において、初段のフリップフロップ１２１は、初段の遅延素子１１１の反転出力端子（−）にデータ端子が接続され（反転出力をシングルエンド入力）、２段目のフリップフロップ１２２は２段目の遅延素子１１２の正転出力端子（＋）にデータ端子が接続され（正転出力をシングルエンド入力）、３段目のフリップフロップ１２３は３段目の遅延素子１１３の反転出力端子（−）にデータ端子が接続される（反転出力をシングルエンド入力）、・・・という具合に、各段のフリップフロップ１２のデータ端子には、交互に遅延素子１１の反転、正転出力が入力される。このため、例えばＤＡＴＡ＋の立ち上がり遷移（ＤＡＴＡ＋の相補信号であるＤＡＴＡ−は立ち下り遷移）に対して、各段の遅延素子１１の出力を入力するフリップフロップ１２のデータ端子には、ＤＡＴＡ＋と同相であり、且つ、初段の遅延素子１１から当該段の遅延素子１１の遅延時間の合計分遅延させた、立ち上がりが入力される。ＤＡＴＡ＋の立ち下り遷移（ＤＡＴＡ−の立ち上がり遷移）に対しても同様に、各段の遅延素子１１の出力を入力するフリップフロップ１２のデータ端子には、ＤＡＴＡ＋と同相であり、且つ、初段の遅延素子１１から当該段の遅延素子１１の遅延時間の合計分遅延させた、立ち下り波形が入力される。なお、図１において、図９と同様に、ＤＡＴＡ＋をクロック信号ＣＬＫでサンプルするフリップフロップをフリップフロップ１２１の前段（図１の左隣）に備えてもよいことは勿論である。
【００２８】
図２は、図１のＴＤＣの動作を説明するためのタイミングチャートである。図２において、ＤＡＴＡ＋と同相で遅延されるＤＡＴＡ＿Ｄ＿１〜ＤＡＴＡ＿Ｄ＿５は、図１の初段から５段目の遅延素子１１１〜１１５の出力である。図２に示す例では、ＤＡＴＡ＋の立ち下りとＣＬＫの立ち上がりの位相差を検出する場合が例示されている。すなわち、図２のエンコーダ１３の出力は、図９のエッジ検出器の出力ＴＤＣ＿ＦＡＬＬに対応している。ＣＬＫの立ち上がりに対するＤＡＴＡ＿Ｄ＿１〜ＤＡＴＡ＿Ｄ＿５の立ち下りの遅れ、進みの関係が逆転する地点の前後のフリップフロップ１２の出力が互いに異なる値であることを利用して（エンコーダ１３において前後のフリップフロップ１２の出力を入力する一致検出回路（不図示）で不一致を検出）、ＤＡＴＡ＋とＣＬＫの位相差に対応する遅延素子の段数を検出し、エンコーダ１０３の出力とする。ＴＤＣが必要な段数は、測定対象の信号周期（周波数）の１周期分となる。
【００２９】
図２の例では、初段の遅延素子１１１の出力信号ＤＡＴＡ＿Ｄ＿１をＣＬＫの立ち上がりに応答して初段のフリップフロップ１２１でサンプルした値は、２値の０、２段目の遅延素子１１２の出力信号ＤＡＴＡ＿Ｄ＿２をＣＬＫの立ち上がりに応答して２段目のフリップフロップ１２２でサンプルした値は、２値の１であり、ＤＡＴＡ＋の立ち下りのタイミングが、遅延素子１１の１段目と２段目の間にあるということが分かる。したがって、エンコーダ１０３の出力値は「２」となり（遅延素子１１単位での遅延時間であり、値は整数）、位相差は、遅延素子１１の２段分の遅延時間（ｔｄｅｌａｙ×２）に相当することになる。
【００３０】
図３に、ＴＤＣの変換特性（入出力特性）の例を示す。横軸は入力位相差（図１のＤＡＴＡの立ち上がり又は立ち下りとＣＬＫの立ち上がりの位相差）、縦軸は出力コード（デジタルコード）である。図３には、図１の遅延素子１１の遅延の大小と正常の場合が示されている。位相差の増加に従い、ＴＤＣの出力コードが線形（等間隔の階段状）に増加する特性が理想的な状態（正常）となる。階段特性の１ステップ当りの幅は、ＴＤＣの遅延素子１段の遅延時間に対応している。遅延素子１１の遅延時間が大きくなると、入出力特性の勾配（傾き）は小さくなり、逆に、遅延素子１１の遅延時間が小さくなると、入出力特性の勾配（傾き）は大きくなる。
【００３１】
遅延素子１１の遅延時間のばらつきが生じると、ＴＤＣの階段特性の１ステップがあるところでは、広くなったり、狭くなったりする。このため、位相差を検出する分解能の誤差が大きくなる。
【００３２】
本実施形態によれば、キャリブレーション制御回路１５とバイアス発生回路１４によって遅延素子１１の遅延時間のキャリブレーションを行い、図３のＴＤＣの変換特性（階段特性）を一定にする。
【００３３】
図４は、図１の遅延素子１１の構成例を示す図である。ドレイン同士が共通接続され出力ノード（反転出力ノード）ＯＵＴ−に接続され、ゲートが同士が共通接続され入力ノード（正転入力ノード）ＩＮ＋に接続されたＮＭＯＳトランジスタ１１−１とＰＭＯＳトランジスタ１１−３は第１のＣＭＯＳインバータを構成する。またドレイン同士が共通接続され出力ノード（正転出力ノード）ＯＵＴ＋に接続され、ゲート同士が共通接続され入力ノード（反転入力ノード）ＩＮ−に接続されたＮＭＯＳトランジスタ１１−２とＰＭＯＳトランジスタ１１−４は第２のＣＭＯＳインバータを構成する。ＮＭＯＳトランジスタ１１−１、１１−２のソースは共通接続され、電流源１１−５の一端に接続され、電流源１１−５の他端はＶＳＳ（ＧＮＤ）に接続される。ＰＭＯＳトランジスタ１１−３、１１−４のソースは共通接続され、電流源１１−６の一端に接続され、電流源１１−６の他端は電源ＶＤＤに接続される。第２のＣＭＯＳインバータの出力（反転出力ノード）ＯＵＴ−は抵抗を介して、第１のＣＭＯＳインバータの入力（正転入力ノード）ＩＮ＋に接続され、第１のＣＭＯＳインバータの出力（正転出力ノード）ＯＵＴ＋は抵抗を介して第２のＣＭＯＳインバータの入力（反転入力ノード）ＩＮ−に接続され、第１、第２のＣＭＯＳインバータの入力と出力が相互に接続された差動型ラッチを構成する。ＩＮ＋の信号がＨｉｇｈのとき、ＩＮ−の信号はＬｏｗであり、ＮＭＯＳトランジスタ１１−１がオン、ＰＭＯＳトランジスタ１１−４がオンし、ＯＵＴ＋はＬｏｗ、ＯＵＴ−はＨｉｇｈとなる。ＩＮ＋の信号がＬｏｗのとき、ＩＮ−の信号はＨｉｇｈであり、ＮＭＯＳトランジスタ１１−２がオン、ＰＭＯＳトランジスタ１１−３がオンし、ＯＵＴ＋はＨｉｇｈ、ＯＵＴ−はＬｏｗとなる。
【００３４】
電流源１１−５、１１−６には、バイアス発生回路１４から、バイアス電圧Ｂｉａｓ＋、Ｂｉａｓ−がそれぞれ供給される。なお、電流源１１−５はソースがＶＳＳ（ＧＮＤ）に接続され、ゲートにＢｉａｓ−を受け、ドレインがＮＭＯＳトランジスタ１１−１、１１−２の共通接続されたソースに接続されたＮＭＯＳトランジスタで構成してもよい。また、電流源１１−６は、ソースがＶＤＤに接続され、ゲートにＢｉａｓ＋を受け、ドレインがＰＭＯＳトランジスタ１１−３、１１−４の共通接続されたソースに接続されたＰＭＯＳトランジスタで構成してもよい。
【００３５】
本実施形態によれば、キャリブレーション制御回路１５からの制御コードにより、バイアス発生回路１４からのバイアス電圧Ｂｉａｓ＋、Ｂｉａｓ−を変えることで、遅延素子１１の遅延時間を補正する。電流源１１−５、１１−６をそれぞれＰＭＯＳトランジスタ、ＮＭＯＳトランジスタで構成した場合、バイアス発生回路１４がＢｉａｓ＋を上げ、Ｂｉａｓ−を下げることで、遅延素子１１の電流源１１−５、１１−６の電流値がともに増大する。電流源１１−５、１１−６の電流値が増大すると、ＰＭＯＳトランジスタ１１−３、１１−４によるＯＵＴ＋、ＯＵＴ−のＨｉｇｈ電位への充電時間（立ち上がり時間）と、ＮＭＯＳトランジスタ１１−１、１１−２によるＯＵＴ＋、ＯＵＴ−のＬｏｗ電位への放電時間（立ち下り時間）が短縮し、遅延素子１１の１段当りの遅延時間（伝播遅延時間：入力の立ち上がりから出力の立ち下りまでの伝播遅延時間（ｐｒｏｐａｇａｔｉｏｎ  ｄｅｌａｙ  ｔｉme）、及び、入力の立ち下りから出力の立ち上がりまでの伝播遅延時間）が短縮する。一方、バイアス発生回路１４がＢｉａｓ＋を下げ、Ｂｉａｓ−を上げると、遅延素子１１の電流源１１−５、１１−６の電流値が減少し、ＰＭＯＳトランジスタ１１−３、１１−４によるＯＵＴ＋、ＯＵＴ−のＨｉｇｈ電位への充電時間（立ち上がり時間）と、ＮＭＯＳトランジスタ１１−１、１１−２によるＯＵＴ＋、ＯＵＴ−のＬｏｗ電位への放電時間（立ち下り時間）が増大し、遅延素子１１の１段当りの遅延時間（伝播遅延時間）は増大する。
【００３６】
なお、バイアス発生回路１４は、キャリブレーション制御回路１５からの制御コードに対応した値のバイアス電圧Ｂｉａｓ＋、Ｂｉａｓ−を生成する任意の回路構成とされる。特に制限されないが、電流源１１−６、１１−５をＰＭＯＳトランジスタ、ＮＭＯＳトランジスタで構成する場合、バイアス発生回路１４は、キャリブレーション制御回路１５からの制御コードに対応した値の電流を出力するデジタルアナログ変換器（電流モードＤＡＣ）と、ソースが電源ＶＤＤに接続され、デジタルアナログ変換器の出力電流をドレインに受けるダイオード接続（ゲートとドレインが接続）された第１のＰＭＯＳトランジスタと、ソースが電源ＶＤＤに接続され、第１のＰＭＯＳトランジスタとゲートが共通接続され、カレントミラーを構成する第２のＰＭＯＳトランジスタと、ソースがＶＳＳに接続され、ドレインがカレントミラー回路の出力（第２のＰＭＯＳトランジスタのドレイン）に接続され、ダイオード接続されたＮＭＯＳトランジスタを備え、第１のＰＭＯＳトランジスタとＮＭＯＳトランジスタのゲートの電圧をＢｉａｓ＋、Ｂｉａｓ−としてもよい。
【００３７】
トランジスタのしきい値、電源電圧、温度が変化すると、遅延時間のばらつきが最大と最小で３倍程度あるとした場合、関連技術のＴＤＣでは、これに対応するため、遅延素子１１の段数として、正常の場合の段数の３倍程度用意しなくてはいけないことになる。これに対して、本実施形態によれば、遅延素子の遅延時間を校正（キャリブレーション）することで、遅延素子１１の段数を増加させることなく、動作可能としている。
【００３８】
また、本実施形態によれば、遅延素子１１に電流源１１−５、１１−６を付加したことにより、電源電圧ＶＤＤ／ＶＳＳが揺れたときに対するディレイライン１０の遅延時間への影響が抑えられる。これは、バイアス電圧でバイアスされる電流源１１−５、１１−６が定電流源として機能し、電源電圧ＶＤＤ／ＶＳＳの変動に対して、遅延素子１１のＣＭＯＳインバータは、定電流源の定電流で負荷を充放電できるためである。
【００３９】
図５には、ＴＤＣの遅延素子の段数と、周期の異なる入力信号（ＤＡＴＡ信号）波形との関係が、時間領域で模式的に示されている。図５を参照して、本実施形態における遅延素子１１の１段当りの遅延時間の設定について説明する。ＤＡＴＡ信号のデューティは５０％とする。
【００４０】
使用するＴＤＣの遅延素子１１の段数を１２８段（図１のＮ＝１２８）、測定するＤＡＴＡ信号の周波数レンジを４００−８００ＭＨｚとする。遅延素子１２８段数の中心１２８／２＝６４段を、中心とする。
【００４１】
この例ではＤＡＴＡ信号の周波数レンジは４００ＭＨｚから８００ＭＨｚ、すなわち、ＴＤＣは、２倍の周波数レンジを測定する。このため、遅延素子１１の６４段を中心に、片側に、それぞれ√２倍と、１／（√２）倍した段数を求める。この範囲が、ＴＤＣの使用段数範囲となる。すなわち、
６４ｘ√２＝９０、
６４ｘ１／（√２）＝４５
となる（ただし、端数は切り捨ててある）。
【００４２】
図５（ａ）に示すように、ディレイライン１０で用いられる遅延素子１１の段数の範囲は４５−９０となる。したがって、ＴＤＣにおいて、４５−９０段の２倍の段数レンジ（０−９０段）によって２倍の周波数レンジを測定することができる。
【００４３】
ＴＤＣは、この範囲で４００−８００ＭＨｚを測定する。４００−８００ＭＨｚの周波数レンジを、時間周期（ｔｉｍｅ  ｐｅｒｉｏｄ）に直すと、１２５０−２５００ｐｓの時間範囲となる。この周期の変化分を、ディレイライン１０を構成する４５−９０段の遅延素子１１の範囲で測定する。つまり、図５（ｂ）に示すように、遅延素子１１の０−４５段の範囲の中に８００ＭＨｚの信号が１周期ある。また、図５（ｃ）に示すように、遅延素子１１の０−９０段の範囲の中に４００ＭＨｚの信号が１周期あることになり、４００−８００ＭＨｚの間の周波数の信号は、ディレイライン１０の遅延素子１１の４５−９０段の間となる。
【００４４】
したがって、遅延素子１段当りの遅延時間は、
２５００／９０＝１２５０／４５＝２７．８ｐｓ
に設定すると、ちょうど、遅延素子１１の０−９０段の範囲の中に４００ＭＨｚの信号が１周期含まれることになる。そして、キャリブレーション制御回路１５、バイアス発生回路１４により、遅延素子１１の遅延時間を２７．８ｐｓに補正することで、周波数レンジ４００−８００ＭＨｚの信号は、ディレイライン１０の遅延素子１１の４５−９０段の範囲に入ることになる。
【００４５】
４００ＭＨｚ付近の信号を測定するときは、プロセスばらつき（ＴＤＣを搭載する半導体チップの製造プロセスのばらつき）があったとしても、遅延素子１１の４５段目にエッジ位置（遅延された測定対象信号のエッジに対応してフリップフロップの出力結果が切り替わる位置）があればよいことになる。
【００４６】
本実施形態によれば、フリップフロップ１２の出力をモニタし、初期キャリブレーションにおいて、設定段数（例えば４５段目）の遅延素子１１に接続されるフリップフロップ１２で出力が切り替わるように、キャリブレーション制御回路１５は、バイアス生成用の制御コード（Ｃｏｎｔｒｏｌ  Ｃｏｄｅ）ＩＣＮＴを生成してバイアス発生回路１４に供給する。
【００４７】
バイアス発生回路１４は、デジタル信号の制御コードＩＣＮＴの値に対応したバイアス電圧（単に「バイアス」ともいう）Ｂｉａｓ＋、Ｂｉａｓ−を生成し、遅延素子１１の電流源１１−６、１１−５に供給し、遅延素子１１の遅延を補正する。
【００４８】
キャリブレーション制御回路１５において、測定対象信号の周波数に応じた初期位置（遅延素子１１の段数）を決定することで（周波数レンジ４００−８００ＭＨｚの信号は４５−９０段）、その後、周波数が変動した場合でも、ＴＤＣでの位相差測定範囲は、遅延素子１１の４５−９０段の範囲に収まることになる。
【００４９】
測定対象信号（ＤＡＴＡ＋／ＤＡＴＡ−）の周波数レンジは、予め、キャリブレーション制御回路１５の記憶装置等（不図示）に設定しておく。
【００５０】
図７に、測定対象信号の周波数レンジとその設定段数（図１の遅延素子１１の段数）の対応関係の一例を示す。なお、図７では、周波数レンジ４００−８００ＭＨｚを１６に区分し（１区分＝２５ＭＨｚ）、各区分に応じて遅延素子１１の設定段数が決められている。キャリブレーション制御回路１５は、図７のテーブル形式の設定内容（周波数レンジと遅延素子の設定段数）を記憶装置（不図示）に保持しており、測定対象信号の周波数レンジに対応して遅延素子の設定段数を取得する。
【００５１】
ディレイライン１０の遅延素子１１の４５−９０段の範囲以外の範囲は、キャリブレーション制御回路１５によるキャリブレーション後における電源電圧、温度変動に対するマージンとする。ＴＤＣにおいて、例えば周波数４００ＭＨｚの信号測定時、ディレイライン１０において９０段の遅延素子１１を使用しているものとする。このとき、電源電圧、温度変動等により、遅延素子１段当りの遅延時間が遅く（長く）なったとすると、ディレイライン１０の９０−１２８段の範囲の遅延素子１１を使用してエッジ位置を測定する。
【００５２】
また、ＴＤＣにおいて、周波数８００ＭＨｚの信号測定時、ディレイライン１０において４５段の遅延素子１１を用いてキャリブレーションが行われ、その後、電源電圧、温度変動により、遅延素子１１の１段当りの遅延が速く（短く）なったとすると、遅延素子１１の４５段以下を使うことになるが、段数が少なすぎると、ＴＤＣの精度に影響する。その場合、本発明の第２の実施形態として後述されるフェイル・セーフ（Ｆａｌｅ−Ｓａｆｅ）機能を使う。
【００５３】
図６は、本実施形態のキャリブレーション制御回路１５の手順を説明するための流れ図である。図６を参照して、キャリブレーション手順を説明する。
【００５４】
＜手順１＞
キャリブレーションを開始する（Ｓ１）。キャリブレーション実行時、デイレイライン１０に入力される信号ＤＡＴＡ＋／ＤＡＴＡ−として、所定周波数レンジ（例えば４００ＭＨｚ等）の信号が入力される。
【００５５】
＜手順２＞
キャリブレーション制御回路１５は、バイアス発生回路１４に供給する制御コード（ＩＣＮＴ）を制御してバイアス発生回路１４からのＢｉａｓ＋、Ｂｉａｓ−を変化させ、遅延素子１１の電流源１１−５、１１−６の電流を最大の状態（遅延素子１１の遅延時間が最小）から１ステップずつ減らしていき（Ｓ２）、遅延素子１１の遅延を、１ステップ単位で遅くして行き、設定した遅延時間に対応するＴＤＣのディレイライン１０の出力段数に合わせる。図１において、ＣＬＫに対して設定した遅延（位相差）を有するキャリブレーション用の測定対象信号（ＤＡＴＡ＋／ＤＡＴＡ−）のエッジ位置が、遅延素子１１の設定段数に対応するように、遅延素子１１の遅延時間を調整する。なお、キャリブレーション制御回路１５がバイアス発生回路１４に供給する制御コード（ＩＣＮＴ）の値（デジタル値）を１つ変化させ、該制御コードの値の変化に対応してバイアス発生回路１４がＢｉａｓ＋、Ｖｉａｓ−を変化させることによる、遅延素子１１の遅延量の変化を、遅延素子１１の遅延時間の１ステップとする。
【００５６】
キャリブレーション制御回路１５は、フリップフロップ１２の出力（エッジ検出器１３の出力）から、設定した遅延時間に相当する遅延素子１１の段数を測定する（Ｓ３）。キャリブレーション制御回路１５は、エッジ検出器１３から測定対象信号ＤＡＴＡのエッジ位置を取得し、設定した遅延時間に対応した遅延素子１１の段数（何段目であるかという情報）を取得する。なお、図１では、キャリブレーション制御回路１５は、エッジ検出器１３から出力されるエッジ位置（フリップフロップ１２の出力が切り替わる位置）を入力しているが、本発明はかかる構成に制限されるものでなく、キャリブレーション制御回路１５はフリップフロップ１２１〜１２Ｎの出力を直接入力する構成としてもよい。
【００５７】
取得した遅延素子１１の段数が始めから設定段数以上となっている場合には、遅延素子１１の電流源１１−５、１１−６（図４）の電流を最大（遅延素子１１の遅延時間を最小）としてキャリブレーションを終了する。なお、電流源の電流値の設定範囲で適当な遅延時間となるように、好ましくは、遅延素子１１を構成するＰＭＯＳトランジスタ１１−３、１１−４、ＮＭＯＳトランジスタ１１−１、１１−２（図４）のサイズは予め最適化しておく。
【００５８】
＜手順３＞
遅延素子１１の電流源１１−５、１１−６（図４）の電流を１ステップ減少させても所望の段数（キャリブレーション制御回路１５のテーブル（図７）の段数のしきい値）に達しない場合には（Ｓ４のＮＯ分岐）、さらにもう１ステップ、電流源１１−５、１１−６の電流を減らす。このループ処理を、何回か繰り返し、設定した遅延時間に対応する遅延素子１１の設定段数に近づける。
【００５９】
＜手順４＞
キャリブレーション制御回路１５内のテーブル（図７の内容を保持）に設定された遅延素子１１の段数（測定対象信号の周波数レンジに対応して設定された段数）を超えたら、キャリブレーションを終了とする（ステップＳ４のＹＥＳ分岐）。
【００６０】
なお、キャリブレーション制御回路１５は、バイアス発生回路１４に供給する制御コード（ＩＣＮＴ）を制御してバイアス発生回路１４からのＢｉａｓ＋、Ｂｉａｓ−を変化させ、遅延素子１１の電流源１１−５、１１−６（図４）の電流を最小の状態（遅延素子１１の遅延時間が最大）から１ステップずつ増加させるように制御するようにしてもよい。
【００６１】
図６において、キャリブレーション終了後、遅延素子１の段数が１２８以上又は１６以下になった場合、以下に説明されるフェイル・セーフ（Ｆａｉｌ−Ｓａｆｅ）機能を実行する（Ｓ５）。
【００６２】
＜第２の実施形態＞
上記Ｆａｉｌ−Ｓａｆｅ機能は、初期キャリブレーション終了後のＴＤＣ動作中にも、アクティブに自動でキャリブレーションを行う機能である。本実施形態では、このＦａｉｌ−Ｓａｆｅ機能が、キャリブレーション制御回路１５に追加されている。以下、Ｆａｉｌ−Ｓａｆｅ機能についての動作を説明する。
【００６３】
キャリブレーション終了後、通常動作中に、電源電圧、温度変動等により、ＴＤＣのディレイライン１０の遅延素子１１の１段当りの遅延時間が変化し、ＴＤＣの遅延素子１１の使用段数に過不足が生じた場合、キャリブレーション制御回路１５では、これを検出し、ＴＤＣの遅延素子１１の遅延時間を制御する。
【００６４】
図６のＳ５において、フリップフロップ１２の出力を入力するキャリブレーション制御回路１５において、設定した遅延時間に相等する遅延素子１１の段数が１２８段以上であるか、１６段以下を検出した場合が、ＴＤＣのディレイライン１０の遅延素子１１の使用段数に過不足が生じた場合に対応する。
【００６５】
すなわち、ＴＤＣのディレイライン１０の遅延素子１１の使用段数に不足が生じる場合とは、電源電圧、温度変動により、遅延素子１段当りの遅延時間が極端に速くなる場合、ＴＤＣにおける遅延素子の段数が不足する。例えば、遅延素子の遅延時間が元の１／２倍になったとすると、前に測っていた周期の１／２周期の信号しか、ＣＬＫとの位相差を測定することができなくなる。その結果、予め用意されているＴＤＣのディレイライン１０の遅延素子１１の段数内に入力信号が１周期含まれず、測定対象信号の立ち上がりが無いという状態が起こり、ＴＤＣが機能しなくなる。
【００６６】
また、ＴＤＣのディレイライン１０の遅延素子１１の使用段数が過剰である場合とは、電源電圧、温度変動により、遅延素子１段当りの遅延時間が極端に遅くなる場合、遅延素子の段数が過剰となる。この場合、遅延素子１段当りの遅延時間が大きくなるため、ＴＤＣの分解能が大きくなり、１ステップが粗くなる。その結果、ＴＤＣにおいて、本来、測定されるべき位相差を測ることができなくなる。
【００６７】
この状況を避けるため、設定した段数付近に、測定対象信号のエッジ位置が来た場合、キャリブレーション制御回路１５は、エッジ位置の検出結果から、遅延素子１１の遅延を増加する制御を、バイアス発生回路１４に対して行い、バイアス発生回路１４により、遅延素子１１の電流源の電流を１ステップ減らし、遅延を増加させる。一方、遅延素子１１の段数が足りない場合には、さらにもう１ステップ遅延を増加させる。例えば１２８段の遅延素子を用意しておいた場合、キャリブレーション制御回路１５において、フリップフロップ１２の出力に基づき、エッジ位置の検出結果から、１２７段付近に遅延があると判断されると、キャリブレーション制御回路１５では、電流を１ステップ下げるように設定する制御コード（ＩＣＮＴ）をバイアス発生回路１４に伝える。バイアス発生回路１４は、制御コード（ＩＣＮＴ）に基づき、Ｂｉａｓ＋、Ｂｉａｓ−を変化させ、遅延素子１１の遅延を、遅延素子１１の電流源の１ステップの電流の減少分、遅くする。そして、エッジ位置が１２６段以下になったら、コードの変化をストップし、この制御を繰り返す。
【００６８】
また、遅延素子１１の遅延時間が遅くなる場合、例えば遅延素子１１の１２８段中の３２段以下にエッジ位置がきたら、キャリブレーション制御回路１５では、電流を１ステップ上げるように設定する制御コード（ＩＣＮＴ）をバイアス発生回路１４に伝える。バイアス発生回路１４は、制御コード（ＩＣＮＴ）に基づき、Ｂｉａｓ＋、Ｂｉａｓ−を変化させ、遅延素子１１の遅延を、遅延素子１１の電流源の１ステップの電流増加分、短くする。
【００６９】
このように、本実施形態によれば、Ｆａｉｌ−Ｓａｆｅ機能により、ＴＤＣが動作中に遅延素子１１の遅延時間が大きく変化した場合においても、正常に機能するように、制御コードを制御する。
【００７０】
Ｆａｉｌ−Ｓａｆｅ機能により、ＴＤＣの通常動作時に、遅延素子の段数に不足が生じた場合でも、正常な遅延時間に復帰することを可能とし、その結果、ＴＤＣの入出力の線形性の劣化を防ぐことができる。
【００７１】
本発明によれば、任意のデジタルＰＬＬ（全デジタルＰＬＬ（ＡＤＰＬＬ）を含む）内のＴＤＣに適用される。ＡＤＰＬＬでは、ＴＤＣで基準信号とフィードバック信号との微小な位相差を求める。キャリブレーション制御回路１５、バイアス発生回路１４により、遅延素子の遅延のばらつきに対して、ＴＤＣの変換特性を一定（正常な線形特性）となるように制御する。なお、デジタルＰＬＬは、図８に示した構成に制限されるものでなく、任意のＡＤＰＬＬのＴＤＣに適用可能である。
【００７２】
本発明によれば、製造プロセス変動、あるいは電源、温度変動等による遅延素子の遅延時間のばらつきに対して、ＴＤＣの変換特性が一定となるように制御する構成としたことで、半導体装置（デジタル集積回路）上に実装して好適とされる。
【００７３】
なお、上記の特許文献の各開示を、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【符号の説明】
【００７４】
１０  ディレイライン
１１、１１１〜１１Ｎ  遅延素子
１１−１、１１−２  ＮＭＯＳトランジスタ
１１−３、１１−４  ＰＭＯＳトランジスタ
１１−５、１１−６  電流源
１２、１２１〜１２Ｎ  フリップフロップ
１３  エッジ検出器（エンコーダ）
１４  バイアス発生回路
１５  キャリブレーション制御回路
１００  全デジタルＰＬＬ（Ａｌｌ  Ｄｉｇｉｔａｌ  ＰＬＬ：ＡＤＰＬＬ）
１０２  累積器（アキュムレータ）
１０３  数値制御発振器（ＮＣＯ）
１０４  ＤＣＯ（Ｄｉｇｉｔａｌｌｙ  Ｃｏｎｔｒｏｌｌｅｄ  Ｏｓｃｉｌｌａｔｏｒ）
１０５  利得（ＧＡＩＮ）要素
１０６  波形整形器
１０８  天井要素
１１０  基準水晶発振器（ＦＲＥＦ：リファレンスクロック）
１１２  周波数基準クロックＣＫＲ
１１４  クロック信号ＣＫＶ
１１６  周波数制御語（ＦＣＷ）
１２０  ラッチ／レジスタ
２００  小位相検出器／小位相検出器システム
２０１  ＴＤＣ
【図１】
2012114716.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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