(57)【要約】【課題】通常の極性面上（すなわちｃ軸方向）に形成するエンハンスメント型の窒化物半導体電界効果トランジスタとして、高い密度のドレイン電流を実現することが可能にする。【解決手段】窒化物半導体からなるチャネル層半導体６の上方の極性面方向に、チャネル層半導体６よりもバンドギャップの大きい窒化物半導体からなる障壁層半導体５が積層され、ゲート電極２の下方に存在する素子領域のうち少なくとも一部の素子領域を覆う第１領域２１内に存在する障壁層半導体５の層厚が、第１領域２１以外の素子領域を覆う第２領域２２内に存在する障壁層半導体５の層厚よりも薄く形成されるか、または、第１領域２１内には障壁層半導体５が存在しない状態で形成されるとともに、第２領域２２内に存在する障壁層半導体５中に、障壁層半導体５よりもバンドギャップが小さい単一層の量子井戸７または多重層の多重量子井戸を挿入した量子井戸構造が形成される構造にする。【選択図】図１
2012114320.tif 000002
【特許請求の範囲】
【請求項１】
キャリアを流すためのチャネル層半導体に窒化物半導体を用いた窒化物半導体電界効果トランジスタにおいて、前記チャネル層半導体の上方の極性面方向に、前記チャネル層半導体よりもバンドギャップの大きい窒化物半導体からなる障壁層半導体が積層され、ゲート電極の下方に存在する素子領域のうち少なくとも一部の素子領域を覆う第１領域内に存在する前記障壁層半導体の層厚が、前記第１領域以外の素子領域を覆う第２領域内に存在する前記障壁層半導体の層厚よりも薄く形成されるか、または、前記第１領域内には前記障壁層半導体が存在しない状態で形成されるとともに、前記第２領域内に存在する前記障壁層半導体中に、該障壁層半導体よりもバンドギャップが小さい単一層の量子井戸または多重層の多重量子井戸を挿入した量子井戸構造が形成されていることを特徴とする窒化物半導体電界効果トランジスタ。
【請求項２】
請求項１に記載の窒化物半導体電界効果トランジスタにおいて、前記第２領域内に存在する前記障壁層半導体の上方の極性面方向にソース電極とドレイン電極とが形成され、少なくとも前記第１領域が存在する前記障壁層半導体の上方の極性面方向には絶縁膜を介して前記ゲート電極が形成されていることを特徴とする窒化物半導体電界効果トランジスタ。
【請求項３】
請求項２に記載の窒化物半導体電界効果トランジスタにおいて、前記第１領域内に存在する前記障壁層半導体の層厚が、０ｎｍ以上１０ｎｍ以下の範囲のいずれかの厚みであり、前記絶縁膜の層厚が、１ｎｍ以上１００ｎｍ以下の範囲のいずれかの厚みであることを特徴とする窒化物半導体電界効果トランジスタ。
【請求項４】
請求項１ないし３のいずれかに記載の窒化物半導体電界効果トランジスタにおいて、前記量子井戸構造を形成する単一層の前記量子井戸の層厚または多重層の前記多重量子井戸の各量子井戸の層厚が、２ｎｍ以上１０ｎｍ以下の範囲のいずれかの厚みであり、量子井戸障壁層として前記多重量子井戸の各量子井戸の障壁層を形成する前記障壁層半導体の層厚が、１ｎｍ以上１０ｎｍ以下の範囲のいずれかの厚みであり、単一層の前記量子井戸、または、前記多重量子井戸の各量子井戸のうち最上層の量子井戸、の上方の極性面方向に存在する前記障壁層半導体の層厚が、１ｎｍ以上５０ｎｍ以下の範囲のいずれかの厚みであることを特徴とする窒化物半導体電界効果トランジスタ。
【請求項５】
請求項１ないし４のいずれかに記載の窒化物半導体電界効果トランジスタにおいて、前記障壁層半導体／前記チャネル層半導体それぞれの半導体材料の組み合わせとして、ＡｌＸＧａ１−ＸＮ／ＧａＮ(０＜Ｘ≦１)、ＡｌＸ１Ｇａ１−Ｘ１Ｎ／ＩｎＸ２Ｇａ１−Ｘ２Ｎ（０＜Ｘ１≦１、０≦Ｘ２≦１）、ＡｌＸ１Ｇａ１−Ｘ１Ｎ／ＡｌＸ２Ｇａ１−Ｘ２Ｎ（０＜Ｘ１≦１、０≦Ｘ２＜１、Ｘ１＞Ｘ２）、ＧａＮ／ＩｎＸＧａ１−ＸＮ（０＜Ｘ≦１）、ＩｎＸ１Ｇａ１−Ｘ１Ｎ／ＩｎＸ２Ｇａ１−Ｘ２Ｎ（０≦Ｘ１＜１、０＜Ｘ２≦１、Ｘ１＜Ｘ２）、ＩｎＸＡｌ１−ＸＮ／ＧａＮ（０≦Ｘ＜０．５）、ＩｎＸ１Ａｌ１−Ｘ１Ｎ／ＡｌＸ２Ｇａ１−Ｘ２Ｎ（０≦Ｘ１＜０．５、０≦Ｘ２＜１、Ｘ１＋Ｘ２＜１）、ＩｎＸ１Ａｌ１−Ｘ１Ｎ／ＩｎＸ２Ｇａ１−Ｘ２Ｎ（０≦Ｘ１＜１、０≦Ｘ２≦１）のうち、いずれかの半導体材料の組み合わせを用いて形成されていることを特徴とする窒化物半導体電界効果トランジスタ。
【請求項６】
請求項１ないし５のいずれかに記載の窒化物半導体電界効果トランジスタにおいて、量子井戸障壁層として単一層の前記量子井戸の障壁層を形成する前記障壁層半導体／単一層の前記量子井戸それぞれの半導体材料の組み合わせとして、ＡｌＸＧａ１−ＸＮ／ＧａＮ(０＜Ｘ≦１)、ＡｌＸ１Ｇａ１−Ｘ１Ｎ／ＩｎＸ２Ｇａ１−Ｘ２Ｎ（０＜Ｘ１≦１、０≦Ｘ２≦１）、ＡｌＸ１Ｇａ１−Ｘ１Ｎ／ＡｌＸ２Ｇａ１−Ｘ２Ｎ（０＜Ｘ１≦１、０≦Ｘ２＜１、Ｘ１＞Ｘ２）、ＧａＮ／ＩｎＸＧａ１−ＸＮ（０＜Ｘ≦１）、ＩｎＸ１Ｇａ１−Ｘ１Ｎ／ＩｎＸ２Ｇａ１−Ｘ２Ｎ（０≦Ｘ１＜１、０＜Ｘ２≦１、Ｘ１＜Ｘ２）、ＩｎＸＡｌ１−ＸＮ／ＧａＮ（０≦Ｘ＜０．５）、ＩｎＸ１Ａｌ１−Ｘ１Ｎ／ＡｌＸ２Ｇａ１−Ｘ２Ｎ（０≦Ｘ１＜０．５、０≦Ｘ２＜１、Ｘ１＋Ｘ２＜１）、ＩｎＸ１Ａｌ１−Ｘ１Ｎ／ＩｎＸ２Ｇａ１−Ｘ２Ｎ（０≦Ｘ１＜１、０≦Ｘ２≦１）のうち、単一層の前記量子井戸構造の形成が可能ないずれかの半導体材料の組み合わせを用いて形成されていることを特徴とする窒化物半導体電界効果トランジスタ。
【請求項７】
請求項１ないし５のいずれかに記載の窒化物半導体電界効果トランジスタにおいて、量子井戸障壁層として前記多重量子井戸の各量子井戸の障壁層を形成する前記障壁層半導体／前記多重量子井戸の各量子井戸それぞれの半導体材料の組み合わせとして、ＡｌＸＧａ１−ＸＮ／ＧａＮ(０＜Ｘ≦１)、ＡｌＸ１Ｇａ１−Ｘ１Ｎ／ＩｎＸ２Ｇａ１−Ｘ２Ｎ（０＜Ｘ１≦１、０≦Ｘ２≦１）、ＡｌＸ１Ｇａ１−Ｘ１Ｎ／ＡｌＸ２Ｇａ１−Ｘ２Ｎ（０＜Ｘ１≦１、０≦Ｘ２＜１、Ｘ１＞Ｘ２）、ＧａＮ／ＩｎＸＧａ１−ＸＮ（０＜Ｘ≦１）、ＩｎＸ１Ｇａ１−Ｘ１Ｎ／ＩｎＸ２Ｇａ１−Ｘ２Ｎ（０≦Ｘ１＜１、０＜Ｘ２≦１、Ｘ１＜Ｘ２）、ＩｎＸＡｌ１−ＸＮ／ＧａＮ（０≦Ｘ＜０．５）、ＩｎＸ１Ａｌ１−Ｘ１Ｎ／ＡｌＸ２Ｇａ１−Ｘ２Ｎ（０≦Ｘ１＜０．５、０≦Ｘ２＜１、Ｘ１＋Ｘ２＜１）、ＩｎＸ１Ａｌ１−Ｘ１Ｎ／ＩｎＸ２Ｇａ１−Ｘ２Ｎ（０≦Ｘ１＜１、０≦Ｘ２≦１）のうち、多重層の前記量子井戸構造の形成が可能ないずれかの半導体材料の組み合わせを用いて形成されていることを特徴とする窒化物半導体電界効果トランジスタ。
【請求項８】
請求項５ないし７のいずれかに記載の窒化物半導体電界効果トランジスタにおいて、前記チャネル層半導体がＧａＮ、前記障壁層半導体がＡｌ０．３Ｇａ０.７Ｎ、単一層の前記量子井戸または多重層の前記多重量子井戸の各量子井戸がＧａＮを用いて形成されていることを特徴とする窒化物半導体電界効果トランジスタ。
【請求項９】
請求項１ないし８のいずれかに記載の窒化物半導体電界効果トランジスタにおいて、単一層の前記量子井戸および量子井戸障壁層として単一層の前記量子井戸の障壁層を形成する前記障壁層半導体の少なくとも一部の領域に、または、前記多重量子井戸の各量子井戸および量子井戸障壁層として前記多重量子井戸の各量子井戸の障壁層を形成する前記障壁層半導体の少なくとも一部の領域に、ドーピング処理が施されていることを特徴とする窒化物半導体電界効果トランジスタ。
【請求項１０】
請求項１ないし９のいずれかに記載の窒化物半導体電界効果トランジスタにおいて、前記チャネル層半導体の下方側にバッファー層半導体をさらに追加した構造とすることを特徴とする窒化物半導体電界効果トランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、窒化物半導体電界効果トランジスタに関し、特に、高温・高出力・高耐圧のエンハンスメント型の高周波窒化物半導体電界効果トランジスタに関する。
【背景技術】
【０００２】
窒化物半導体を用いた窒化物半導体電界効果トランジスタ（窒化物半導体ＦＥＴ：Field  Effect  Transistor）（ヘテロ構造電界効果トランジスタ（ＨＦＥＴ：Heterostructure  Field  Effect  Transistor）を含む）は、次世代の高温・高出力・高耐圧の高周波トランジスタとして非常に有望であり、実用化に向けて現在盛んに研究が行われている。
【０００３】
窒化物半導体電界効果トランジスタ（窒化物半導体ＦＥＴ）（ヘテロ構造電界効果トランジスタ（ＨＦＥＴ）を含む）は、通常、極性面方向（すなわち＋ｃ面（（０００１）面）方向）に形成され、ヘテロ界面に大きな分極電荷が存在するために、一般に、キャリア供給のためのドーピング処理が施されていなくても、伝導に寄与するキャリアが、チャネル電子（２次元電子）としてチャネルに誘起される。
【０００４】
かくのごとき窒化物半導体電界効果トランジスタ（窒化物半導体ＦＥＴ）（ヘテロ構造電界効果トランジスタ（ＨＦＥＴ）を含む）の特徴は、大電流が得られ易いという有利な面がある一方、一般に、デバイス動作としては、閾値が負の、いわゆるデプレション型（あるいは、ノーマリーオン型）のデバイス動作に向いている。つまり、ゲート電極に電圧を印加しない状態（すなわちゲート電圧がゼロの時）であっても、ドレイン電圧の印加によってドレイン電流が流れ、ゲート電極に負の電圧を印加することによって、ドレイン電流がゼロになる（すなわちピンチオフする）というトランジスタ動作に向いている。
【０００５】
このため、これと相反するデバイス動作、すわなち、閾値が正の、いわゆるエンハンスメント型（あるいはノーマリーオフ型）のデバイス動作は、非特許文献１のM．Asif  Khanらによる“Enhancement  and  depletion  mode  ＧａＮ／ＡｌＧａＮ  heterostructure  field  effect  transistors”（Appl.  Phys.  Stat.  Lett.  ６８（４），１９９６．１）に記載されているように、ＧａＮ系のヘテロ構造電界効果トランジスタ（ＨＦＥＴ）においては実現可能ではあるものの、一般的な窒化物半導体電界効果トランジスタ（窒化物半導体ＦＥＴ）（ヘテロ構造電界効果トランジスタ（ＨＦＥＴ）を含む）としては、実現することが困難である。つまり、ゲート電極に電圧を印加しない状態（すなわちゲート電圧がゼロの時）においては、ドレイン電圧の印加によっても、ドレイン電流が流れず、ゲート電極に正の電圧を印加することによってドレイン電流が流れるというトランジスタ動作のデバイス動作は、一般的な窒化物半導体電界効果トランジスタ（窒化物半導体ＦＥＴ）（ヘテロ構造電界効果トランジスタ（ＨＦＥＴ）を含む）にとっては不利である。
【０００６】
さらに、また、いわゆるエンハンスメント型のデバイス動作では、ドレイン電流の大きさと正の閾値の大きさとの間は、一般に負の相関関係にあり、高い正の閾値を得るための工夫を施すと、ドレイン電流が低下してしまう、という問題点がある。
【０００７】
しかし、特に、電力応用においては、デプレション型のデバイス動作と同時に、エンハンスメント型のデバイス動作を、高い密度のドレイン電流とともに実現することが必須である。このため、通常の極性面上（すなわちｃ軸方向）に形成するエンハンスメント型のデバイスにおいて、高い密度のドレイン電流が実現可能な電界効果トランジスタ（ＦＥＴ）を開発することが強く望まれていた。
【先行技術文献】
【非特許文献】
【０００８】
【非特許文献１】M．Asif  Khan  al.,“Enhancement  and  depletion  mode  ＧａＮ／ＡｌＧａＮ  heterostructure  field  effect  transistors”，Appl.  Phys.  Stat.  Lett.  ６８（４），ｐｐ５１４−５１６（１９９６．１）．
【発明の概要】
【発明が解決しようとする課題】
【０００９】
前述したように、従来のエンハンスメント型の窒化物半導体電界効果トランジシタ（窒化物半導体ＦＥＴ）においては、ドレイン電流の増加を図ることが困難な状況にある点について、図５ないし図７を用いてさらに説明する。
【００１０】
図５は、従来型のエンハンスメント型窒化物半導体電界効果トランジシタ（窒化物半導体ＦＥＴ）の層構造および電極配置の典型例を模式的に示した断面図である。
【００１１】
図５に示すように、半導体基板の極性面である＋ｃ面上すなわち（０００１）面上に、チャネル層半導体６、障壁層半導体５のへテロ構造が形成され、障壁層半導体５の上に、ソース電極１、ドレイン電極３が配置され、さらに、ソース電極１、ドレイン電極３間には絶縁膜４が配置され、絶縁膜４の上にゲート電極２が配置されて、電界効果トランジスタが構成されている。ここで、ゲート電極２の下方に存在する障壁層半導体５の層厚を、チャネル電子の空乏を得るために、一般に薄く形成することが、エンハンスメント型の窒化物半導体電界効果トランジシタ（窒化物半導体ＦＥＴ）の特徴になっている。
【００１２】
図５の構造においては、高いゲート耐圧を得るために、前述のように、ゲート電極２と障壁層半導体５の間には、絶縁膜４が挿入された、いわゆる絶縁ゲート構造あるいはＭＩＳ（Metal-Insulator-Semiconductor）構造が用いられており、かかる絶縁ゲート構造においては、ゲート電極２の下方の領域に存在する障壁層半導体５の層厚は、より高い閾値を得るために、ゼロであっても構わないが、その場合には、一般に、チャネル界面の品質が劣化するため、キャリアとしてチャネル層半導体６を流れるチャネル電子の速度も低下し、ドレイン電流の低下が起こってしまう。
【００１３】
また、図５の構造においては、低いソース抵抗（ソース電極１からゲート電極２の下方の領域に存在するチャネル電子へのアクセス抵抗）を得るために、ソース電極１・ゲート電極２間およびゲート電極２・ドレイン電極３間における障壁層半導体５の層厚が、ゲート電極２の下方の領域に存在する障壁層半導体５の層厚に比べて厚い、いわゆるリセスゲート構造が用いられており、かかるリセスゲート構造を採用することも、典型的なエンハンスメント型の窒化物半導体電界効果トランジシタ（窒化物半導体ＦＥＴ）の特徴になっている。
【００１４】
図６は、図５の従来型のエンハンスメント型窒化物半導体電界効果トランジシタ（窒化物半導体ＦＥＴ）におけるチャネル電子の有無の様子を模式的に示した断面図である。
【００１５】
図６に示すように、チャネル層半導体６には、ゲート電極２の下方の領域においては、キャリアとなる電子が空乏した電子空乏領域１２が存在し、それ以外の領域においては、キャリアとして２次元電子１２が存在する状態になっている。
【００１６】
図７は、図６に示されている、図５の従来型のエンハンスメント型窒化物半導体電界効果トランジシタ（窒化物半導体ＦＥＴ）におけるチャネル電子の有無の様子を、電子分布の形で、窒化物半導体層の層構造のポテンシャル形状（チャネル・ポテンシャル形状）とともに模式的に示した説明図である。図７（Ａ）は、ゲート電極２の下方の領域におけるチャネル電子の有無の様子を窒化物半導体層の層構造のポテンシャル形状とともに示し、図７（Ｂ）は、ゲート電極２の下方以外の領域におけるチャネル電子の有無の様子を窒化物半導体層の層構造のポテンシャル形状とともに示している。
【００１７】
図７（Ａ）のゲート電極２の下方の領域および図７（Ｂ）のそれ以外の領域のいずれの領域においても、障壁層半導体５・チャネル層半導体６間のへテロ界面に正の分極電荷が存在する結果として、障壁層半導体５のポテンシャル形状は一般に高い傾きを有している。
【００１８】
しかし、図７（Ａ）に示すように、ゲート電極２の下方の領域においては、障壁層半導体５の層厚が薄いために、チャネル層半導体６のポテンシャル位置がフェルミ準位の下方にまで充分には押し下げられることがないために、チャネル電子が空乏して電子空乏領域１２が存在するようになる。これに対して、図７（Ｂ）に示すように、ゲート電極２の下方以外の領域においては、障壁層半導体５の層厚が充分に大きいために、チャネル層半導体６のポテンシャル位置がフェルミ準位の下方に充分に押し下げられて、２次元電子ガスとして２次元電子１２が誘起されている状態になる。
【００１９】
一般に、エンハンスメント型窒化物半導体電界効果トランジシタ（窒化物半導体ＦＥＴ）のドレイン電流を増大させるためには、ゲート電極２の下方以外の領域に存在する２次元電子１２の電子濃度を増大させ、ソース抵抗を低減させることが有効である。
【００２０】
しかしながら、そのための障壁層半導体５に対する通常の工夫には限界があるのが現状である。例えば、ＡｌＧａＮ／ＧａＮヘテロ構造（ＡｌＧａＮ：障壁層半導体５を形成する半導体材料、ＧａＮ：チャネル層半導体６を形成する半導体材料）において、ソース抵抗を低減させるために、Ａｌ組成の増大およびＡｌＧａＮ層厚の増大を図ることは、ヘテロ界面における２次元電子濃度を増大させることに或る程度までは有効である。しかし、同時に、ＡｌＧａＮからなる障壁層半導体５の障壁効果が増大してしまうので、ソース電極１から垂直方向の２次元電子１２までのアクセス抵抗も増大してしまうことになり、結局、ソース抵抗の低減には限界がある。
【００２１】
本発明は、かかる事情に鑑みてなされたものであり、窒化物半導体電界効果トランジスタ（窒化物半導体ＦＥＴ）（ヘテロ構造電界効果トランジスタ（ＨＦＥＴ）を含む）に関して、通常の極性面上（すなわちｃ軸方向）に形成するエンハンスメント型のデバイスにおいて、高い密度のドレイン電流を実現することが可能な電界効果トランジスタを提供することを、その目的としている。
【課題を解決するための手段】
【００２２】
本発明は、前述の課題を解決するために、窒化物半導体を用いた窒化物半導体電界効果トランジスタ（窒化物半導体ＦＥＴ：Field  Effect  Transistor）（ヘテロ構造電界効果トランジスタ（ＨＦＥＴ：Heterostructure  Field  Effect  Transistor）を含む）において、ゲート電極の下方の少なくとも一部の素子領域を覆う第１領域には、エンハンスメント動作を得るために必要な、チャネル電子の空乏が実現されている領域が存在し、前記第１領域以外の素子領域を覆う第２領域においては、障壁層半導体中に、単一層あるいは多重層の量子井戸構造が形成されている電界効果トランジスタとすることを特徴としている。
【００２３】
而して、複数のヘテロ界面（障壁層半導体とチャネル層半導体および単一層あるいは多重層の量子井戸それぞれとの間のヘテロ界面）に、分極効果に由来する電子がそれぞれ誘起される結果、前記第２領域内の素子領域における電気抵抗の大幅な低減が実現され、その結果として、高い密度のドレイン電流を得ることが可能となる。
【００２４】
具体的には、以下のごとき各技術手段から構成されている。
【００２５】
第１の技術手段は、キャリアを流すためのチャネル層半導体に窒化物半導体を用いた窒化物半導体電界効果トランジスタにおいて、前記チャネル層半導体の上方の極性面方向に、前記チャネル層半導体よりもバンドギャップの大きい窒化物半導体からなる障壁層半導体が積層され、ゲート電極の下方に存在する素子領域のうち少なくとも一部の素子領域を覆う第１領域内に存在する前記障壁層半導体の層厚が、前記第１領域以外の素子領域を覆う第２領域内に存在する前記障壁層半導体の層厚よりも薄く形成されるか、または、前記第１領域内には前記障壁層半導体が存在しない状態で形成されるとともに、前記第２領域内に存在する前記障壁層半導体中に、該障壁層半導体よりもバンドギャップが小さい単一層の量子井戸または多重層の多重量子井戸を挿入した量子井戸構造が形成されていることを特徴とする。
【００２６】
第２の技術手段は、前記第１の技術手段に記載の窒化物半導体電界効果トランジスタにおいて、前記第２領域内に存在する前記障壁層半導体の上方の極性面方向にソース電極とドレイン電極とが形成され、少なくとも前記第１領域が存在する前記障壁層半導体の上方の極性面方向には絶縁膜を介して前記ゲート電極が形成されていることを特徴とする。
【００２７】
第３の技術手段は、前記第２の技術手段に記載の窒化物半導体電界効果トランジスタにおいて、前記第１領域内に存在する前記障壁層半導体の層厚が、０ｎｍ以上１０ｎｍ以下の範囲のいずれかの厚みであり、前記絶縁膜の層厚が、１ｎｍ以上１００ｎｍ以下の範囲のいずれかの厚みであることを特徴とする。
【００２８】
第４の技術手段は、前記第１ないし第３の技術手段のいずれかに記載の窒化物半導体電界効果トランジスタにおいて、前記量子井戸構造を形成する単一層の前記量子井戸の層厚または多重層の前記多重量子井戸の各量子井戸の層厚が、２ｎｍ以上１０ｎｍ以下の範囲のいずれかの厚みであり、量子井戸障壁層として前記多重量子井戸の各量子井戸の障壁層を形成する前記障壁層半導体の層厚が、１ｎｍ以上１０ｎｍ以下の範囲のいずれかの厚みであり、単一層の前記量子井戸、または、前記多重量子井戸の各量子井戸のうち最上層の量子井戸、の上方の極性面方向に存在する前記障壁層半導体の層厚が、１ｎｍ以上５０ｎｍ以下の範囲のいずれかの厚みであることを特徴とする。
【００２９】
第５の技術手段は、前記第１ないし第４の技術手段のいずれかに記載の窒化物半導体電界効果トランジスタにおいて、前記障壁層半導体／前記チャネル層半導体それぞれの半導体材料の組み合わせとして、ＡｌＸＧａ１−ＸＮ／ＧａＮ(０＜Ｘ≦１)、ＡｌＸ１Ｇａ１−Ｘ１Ｎ／ＩｎＸ２Ｇａ１−Ｘ２Ｎ（０＜Ｘ１≦１、０≦Ｘ２≦１）、ＡｌＸ１Ｇａ１−Ｘ１Ｎ／ＡｌＸ２Ｇａ１−Ｘ２Ｎ（０＜Ｘ１≦１、０≦Ｘ２＜１、Ｘ１＞Ｘ２）、ＧａＮ／ＩｎＸＧａ１−ＸＮ（０＜Ｘ≦１）、ＩｎＸ１Ｇａ１−Ｘ１Ｎ／ＩｎＸ２Ｇａ１−Ｘ２Ｎ（０≦Ｘ１＜１、０＜Ｘ２≦１、Ｘ１＜Ｘ２）、ＩｎＸＡｌ１−ＸＮ／ＧａＮ（０≦Ｘ＜０．５）、ＩｎＸ１Ａｌ１−Ｘ１Ｎ／ＡｌＸ２Ｇａ１−Ｘ２Ｎ（０≦Ｘ１＜０．５、０≦Ｘ２＜１、Ｘ１＋Ｘ２＜１）、ＩｎＸ１Ａｌ１−Ｘ１Ｎ／ＩｎＸ２Ｇａ１−Ｘ２Ｎ（０≦Ｘ１＜１、０≦Ｘ２≦１）のうち、いずれかの半導体材料の組み合わせを用いて形成されていることを特徴とする。
【００３０】
第６の技術手段は、前記第１ないし第５の技術手段のいずれかに記載の窒化物半導体電界効果トランジスタにおいて、量子井戸障壁層として単一層の前記量子井戸の障壁層を形成する前記障壁層半導体／単一層の前記量子井戸それぞれの半導体材料の組み合わせとして、ＡｌＸＧａ１−ＸＮ／ＧａＮ(０＜Ｘ≦１)、ＡｌＸ１Ｇａ１−Ｘ１Ｎ／ＩｎＸ２Ｇａ１−Ｘ２Ｎ（０＜Ｘ１≦１、０≦Ｘ２≦１）、ＡｌＸ１Ｇａ１−Ｘ１Ｎ／ＡｌＸ２Ｇａ１−Ｘ２Ｎ（０＜Ｘ１≦１、０≦Ｘ２＜１、Ｘ１＞Ｘ２）、ＧａＮ／ＩｎＸＧａ１−ＸＮ（０＜Ｘ≦１）、ＩｎＸ１Ｇａ１−Ｘ１Ｎ／ＩｎＸ２Ｇａ１−Ｘ２Ｎ（０≦Ｘ１＜１、０＜Ｘ２≦１、Ｘ１＜Ｘ２）、ＩｎＸＡｌ１−ＸＮ／ＧａＮ（０≦Ｘ＜０．５）、ＩｎＸ１Ａｌ１−Ｘ１Ｎ／ＡｌＸ２Ｇａ１−Ｘ２Ｎ（０≦Ｘ１＜０．５、０≦Ｘ２＜１、Ｘ１＋Ｘ２＜１）、ＩｎＸ１Ａｌ１−Ｘ１Ｎ／ＩｎＸ２Ｇａ１−Ｘ２Ｎ（０≦Ｘ１＜１、０≦Ｘ２≦１）のうち、単一層の前記量子井戸構造の形成が可能ないずれかの半導体材料の組み合わせを用いて形成されていることを特徴とする。
【００３１】
第７の技術手段は、前記第１ないし第５の技術手段のいずれかに記載の窒化物半導体電界効果トランジスタにおいて、量子井戸障壁層として前記多重量子井戸の各量子井戸の障壁層を形成する前記障壁層半導体／前記多重量子井戸の各量子井戸それぞれの半導体材料の組み合わせとして、ＡｌＸＧａ１−ＸＮ／ＧａＮ(０＜Ｘ≦１)、ＡｌＸ１Ｇａ１−Ｘ１Ｎ／ＩｎＸ２Ｇａ１−Ｘ２Ｎ（０＜Ｘ１≦１、０≦Ｘ２≦１）、ＡｌＸ１Ｇａ１−Ｘ１Ｎ／ＡｌＸ２Ｇａ１−Ｘ２Ｎ（０＜Ｘ１≦１、０≦Ｘ２＜１、Ｘ１＞Ｘ２）、ＧａＮ／ＩｎＸＧａ１−ＸＮ（０＜Ｘ≦１）、ＩｎＸ１Ｇａ１−Ｘ１Ｎ／ＩｎＸ２Ｇａ１−Ｘ２Ｎ（０≦Ｘ１＜１、０＜Ｘ２≦１、Ｘ１＜Ｘ２）、ＩｎＸＡｌ１−ＸＮ／ＧａＮ（０≦Ｘ＜０．５）、ＩｎＸ１Ａｌ１−Ｘ１Ｎ／ＡｌＸ２Ｇａ１−Ｘ２Ｎ（０≦Ｘ１＜０．５、０≦Ｘ２＜１、Ｘ１＋Ｘ２＜１）、ＩｎＸ１Ａｌ１−Ｘ１Ｎ／ＩｎＸ２Ｇａ１−Ｘ２Ｎ（０≦Ｘ１＜１、０≦Ｘ２≦１）のうち、多重層の前記量子井戸構造の形成が可能ないずれかの半導体材料の組み合わせを用いて形成されていることを特徴とする。
【００３２】
第８の技術手段は、前記第５ないし第７の技術手段のいずれかに記載の窒化物半導体電界効果トランジスタにおいて、前記チャネル層半導体がＧａＮ、前記障壁層半導体がＡｌ０．３Ｇａ０.７Ｎ、単一層の前記量子井戸または多重層の前記多重量子井戸の各量子井戸がＧａＮを用いて形成されていることを特徴とする。
【００３３】
第９の技術手段は、前記第１ないし第８の技術手段のいずれかに記載の窒化物半導体電界効果トランジスタにおいて、単一層の前記量子井戸および量子井戸障壁層として単一層の前記量子井戸の障壁層を形成する前記障壁層半導体の少なくとも一部の領域に、または、前記多重量子井戸の各量子井戸および量子井戸障壁層として前記多重量子井戸の各量子井戸の障壁層を形成する前記障壁層半導体の少なくとも一部の領域に、ドーピング処理が施されていることを特徴とする。
【００３４】
第１０の技術手段は、前記第１ないし第９の技術手段のいずれかに記載の窒化物半導体電界効果トランジスタにおいて、前記チャネル層半導体の下方側にバッファー層半導体をさらに追加した構造とすることを特徴とする。
【発明の効果】
【００３５】
本発明の窒化物半導体電界効果トランジスタによれば、窒化物半導体を用いた窒化物半導体電界効果トランジスタ（窒化物半導体ＦＥＴ：Field  Effect  Transistor）（ヘテロ構造電界効果トランジスタ（ＨＦＥＴ：Heterostructure  Field  Effect  Transistor）を含む）として、ゲート電極の下方に存在する素子領域のうち少なくとも一部の素子領域を覆う第１領域内に存在する障壁層半導体の層厚を、前記第１領域以外の素子領域を覆う第２領域内に存在する障壁層半導体の層厚よりも薄く形成することにより、エンハンスメント動作を得るために必要な、チャネル電子が空乏する電子空乏領域を実現するとともに、前記第２領域内に存在する障壁層半導体中に、単一層の量子井戸あるいは多重層の多重量子井戸を挿入する構造を採用しているので、以下のごとき効果を奏することができる。
【００３６】
すなわち、ゲート電極の下方の前記第１領域内に電子空乏領域を形成することにより、エンハンスメント動作を実現するとともに、前記第２領域内に存在する障壁層半導体中に量子井戸構造を形成することにより、複数のヘテロ界面を形成することができ、それぞれのヘテロ界面には分極効果に由来する２次元電子を誘起することができるので、前記第２領域内の素子領域における電気抵抗の大幅な低減が実現され、その結果として、従来技術に比して非常に高い密度のドレイン電流を得ることが可能となる。
【図面の簡単な説明】
【００３７】
【図１】本発明によるエンハンスメント型窒化物半導体電界効果トランジシタの基本構造の一例を模式的に示した断面図である。
【図２】図１の本発明によるエンハンスメント型窒化物半導体電界効果トランジシタにおけるチャネル電子の有無の様子を模式的に示した断面図である。
【図３】図２に示されている、図１の本発明による高電流エンハンスメント型窒化物半導体電界効果トランジシタにおけるチャネル電子の有無の様子を、電子分布の形で、窒化物半導体層の層構造のポテンシャル形状とともに模式的に示した説明図である。
【図４】本発明によるエンハンスメント型窒化物半導体電界効果トランジシタの基本構造の異なる例を模式的に示した断面図である。
【図５】従来型のエンハンスメント型窒化物半導体電界効果トランジシタの層構造および電極配置の典型例を模式的に示した断面図である。
【図６】図５の従来型のエンハンスメント型窒化物半導体電界効果トランジシタにおけるチャネル電子の有無の様子を模式的に示した断面図である。
【図７】図６に示されている、図５の従来型のエンハンスメント型窒化物半導体電界効果トランジシタにおけるチャネル電子の有無の様子を、電子分布の形で、窒化物半導体層の層構造のポテンシャル形状とともに模式的に示した説明図である。
【発明を実施するための形態】
【００３８】
以下に、本発明に係る窒化物半導体電界効果トランジスタの好適な実施形態について、その一例を、図面を参照しながら詳細に説明する。
【００３９】
（本発明の特徴）
本発明の実施形態の説明に先立って、本発明の特徴についてその概要をまず説明する。本発明は、キャリアを流すためのチャネル層半導体に窒化物半導体を用いた高電流エンハンスメント型の電界効果トランジスタ（ＦＥＴ）またはヘテロ構造電界効果トランジスタ（ＨＦＥＴ）に関するものである。チャネル層半導体の上方の極性面方向（すなわち＋ｃ面方向）には、チャネル層半導体よりもバンドギャップの大きい窒化物半導体からなる障壁層半導体が積層され、ゲート電極の下方に存在する素子領域のうち少なくとも一部の素子領域を覆う第１領域内に存在する障壁層半導体の層厚が、前記第１領域以外の素子領域を覆う第２領域内に存在する障壁層半導体の層厚よりも薄く形成されるか、または、前記第１領域内には障壁層半導体が形成されていない状態にするとともに、前記第２領域内に存在する障壁層半導体中には、該障壁層半導体よりもバンドギャップが小さい単一または多重の量子井戸層を挿入した量子井戸構造が形成されていることを主要な特徴としている。
【００４０】
かくのごとき構造を採用することによって、高い密度のドレイン電流の実現が可能になる。
【００４１】
（本発明の実施形態）
次に、本発明に係る窒化物半導体電界効果トランジスタの実施形態について図１ないし図３を用いてまず説明する。
【００４２】
図１は、本発明によるエンハンスメント型窒化物半導体電界効果トランジシタ（窒化物半導体ＦＥＴ）の基本構造の一例を模式的に示した断面図であり、電界効果トランジシタの層構造および電極配置の一例を示している。
【００４３】
図１に示すエンハンスメント型窒化物半導体電界効果トランジシタ（窒化物半導体ＦＥＴ）の構造は、ゲート電極２の下方に存在する素子領域（絶縁膜４、障壁層半導体５、チャネル層半導体６）のうち、少なくとも一部の素子領域を覆う第１領域２１（すなわち、絶縁膜４、障壁層半導体５、チャネル層半導体６それぞれの一部の領域を上下方向に覆っている領域）に関しては、図５において説明した従来型のエンハンスメント型窒化物半導体電界効果トランジシタにおけるゲート電極２の下方の構造と全く同様であり、エンハンスメント型のデバイス動作を実現するために、チャネル電子が空乏する電子空乏領域が存在するように、障壁層半導体５の層厚を、第１領域２１以外の素子領域を覆う第２領域内に存在する障壁層半導体５の層厚よりも薄く形成するとともに、ゲート電極２と障壁層半導体５との間に絶縁膜４を介在させた構造としている。
【００４４】
一方、第２領域内の素子領域においては、図５において説明した従来型のエンハンスメント型窒化物半導体電界効果トランジシタとは異なり、障壁層半導体５中に、障壁層半導体５よりもバンドギャップの小さい窒化物半導体が、量子井戸７として挿入されて、量子井戸構造が形成されている。また、量子井戸構造が形成された障壁層半導体５の上方の極性面方向には、図５の場合と同様、ソース電極１とドレイン電極３とが形成されている。
【００４５】
図２は、図１の本発明によるエンハンスメント型窒化物半導体電界効果トランジシタ（窒化物半導体ＦＥＴ）におけるチャネル電子の有無の様子を模式的に示した断面図である。
【００４６】
図２に示すように、チャネル層半導体６には、ゲート電極２の下方に存在する第１領域２１においては、図６に示した従来型のエンハンスメント型窒化物半導体電界効果トランジシタ（窒化物半導体ＦＥＴ）の場合と同様、電子が空乏した電子空乏領域１２が存在し、それ以外の第２領域２２においては、２次元電子１２が存在している。しかし、本発明によるエンハンスメント型窒化物半導体電界効果トランジシタ（窒化物半導体ＦＥＴ）においては、図６の従来型のエンハンスメント型窒化物半導体電界効果トランジシタ（窒化物半導体ＦＥＴ）とは異なり、さらに、第２領域２２内に存在する障壁層半導体５中に挿入されている量子井戸７（小バンドギャップ窒化物半導体）にも２次元電子１２が存在する状態になっている。
【００４７】
図３は、図２に示されている、図１の本発明によるエンハンスメント型窒化物半導体電界効果トランジシタ（窒化物半導体ＦＥＴ）におけるチャネル電子の有無の様子を、電子分布の形で、窒化物半導体層の層構造のポテンシャル形状（チャネル・ポテンシャル形状）とともに模式的に示した説明図であり、図７の従来型のエンハンスメント型窒化物半導体電界効果トランジシタのチャネル電子の有無の様子とは異なる様相を呈する領域すなわち第２領域２２内の素子領域におけるチャネル電子の有無の様子を、窒化物半導体層の層構造のポテンシャル形状とともに示している。
【００４８】
図３に示すように、第２領域２２内の素子領域においては、障壁層半導体５に量子井戸７（小バンドギャップ窒化物半導体）を挿入しているので、下層側の障壁層半導体５・チャネル層半導体６間のへテロ界面のみならず、量子井戸７・上層側の障壁層半導体５間のヘテロ界面にも、正の分極電荷が存在する結果、チャネル層半導体６のポテンシャル位置のみならず量子井戸７のポテンシャル位置もフェルミ準位の下方に大きく押し下げられて、チャネル層半導体６、量子井戸７のいずれのヘテロ界面にも、２次元電子ガスとして２次元電子１２が誘起されている状態になる。
【００４９】
したがって、第２領域２２内に存在する障壁層半導体５に量子井戸７を挿入した図１に示すエンハンスメント型窒化物半導体電界効果トランジシタ（窒化物半導体ＦＥＴ）の構造においては、チャネル層半導体６と量子井戸７との２層の２次元電子１２が存在することによって、チャネルに平行な方向の抵抗が減少すると同時に、チャネルに垂直な方向の抵抗も減少し、その結果として、ソース抵抗を低減することができ、ドレイン電流を増大させることができる。
【００５０】
図１に示す本発明によるエンハンスメント型窒化物半導体電界効果トランジシタ（窒化物半導体ＦＥＴ）においては、障壁層半導体５には、単一層の量子井戸７が挿入されている例を示したが、図４に模式的に示すように、多重層構造の多重量子井戸を用いることによって、２次元電子ガスとして２次元電子１２が誘起されるヘテロ界面の層数をさらに増加させ、ドレイン電流を増大させるという本発明の効果をさらに拡大させることも可能である。
【００５１】
図４は、本発明によるエンハンスメント型窒化物半導体電界効果トランジシタ（窒化物半導体ＦＥＴ）の基本構造の異なる例を模式的に示した断面図であり、第２領域２２内に存在する障壁層半導体５に、図１の単一層の量子井戸７の代わりに、第１量子井戸８ａ〜第３量子井戸８ｃと量子井戸障壁層を形成する第１障壁層半導体５ａ〜第３障壁層半導体５ｃとからなる多重層（図７の例では３重層）の多重量子井戸８を挿入して多重量子井戸構造を形成している例を示している。
【００５２】
なお、障壁層半導体５内に単一層構造の量子井戸７または多重層構造の多重量子井戸８が存在する構造においては、多層の２次元電子１２が誘起されるので、一般に、かくのごとき構造をゲート電極２の下方の第１領域２１内の素子領域にも用いることは、デバイス動作上としては適切でない。
【００５３】
しかし、図１や図４に示すように、本実施形態におけるエンハンスメント型電界効果トランジシタ（窒化物半導体ＦＥＴ）においては、ゲート電極２の下方の第１領域２１内に存在する障壁層半導体５は、量子井戸構造が形成されていない薄層の障壁層半導体５のみから構成されており、第２領域２２内に存在する障壁層半導体５についてのみ、前述のような単一層または多重層の量子井戸構造を障壁層半導体５中に挿入した構造を採用している。したがって、ゲート電極２の下方の第１領域２１内の素子領域には単一層の２次元電子１２しか存在しない状態であり、デバイス動作上の問題はない。
【００５４】
かくのごとく、窒化物半導体電界効果トランジシタ（窒化物半導体ＦＥＴ）として、ゲート電極２の下方の第１領域２１内の素子領域においては、エンハンスメント動作を得るために必要な、チャネル電子の空乏が電子空乏領域１２として存在しており、一方、第２領域２２内の素子領域においては、障壁層半導体５中に、単一層の量子井戸７または多重層の多重量子井戸８が挿入されることにより、複数のヘテロ界面が形成され、複数のヘテロ界面それぞれに、分極効果に由来する２次元電子１２が誘起されて、第２領域２２内の素子領域における抵抗の大幅な低減が実現されるので、その結果として、高い密度のドレイン電流を得ることが可能となる。
【００５５】
（実施例１）
次に、図４に示したエンハンスメント型窒化物半導体電界効果トランジシタ（窒化物半導体ＦＥＴ）の具体的な構造例について、実施例１としてさらに説明する。
【００５６】
図４に示したエンハンスメント型窒化物半導体電界効果トランジシタ（窒化物半導体ＦＥＴ）においては、ゲート電極２の下方の第１領域２１内の素子領域（すなわち、チャネル電子の空乏が電子空乏領域１２として実現されている領域）において、トランジスタのキャリアが走行するチャネル層半導体６の上面には、層厚（膜厚）が０ｎｍ以上１０ｎｍ以下の範囲のいずれかの厚みであって、チャネル層半導体６よりもバンドギャップの大きい窒化物半導体からなる障壁層半導体５が積層されており、かつ、少なくとも第１領域２１内に存在する障壁層半導体５の上面には、層厚（膜厚）が１ｎｍ以上１００ｎｍ以下の範囲のいずれかの厚みの絶縁膜４が堆積されている。
【００５７】
ここで、第１領域２１内の素子領域において、積層される障壁層半導体５の層厚が１０ｎｍを超えると、ゲート電極２に電圧を印加していない状態（すなわちゲート電圧がゼロの時）であっても、チャネル層半導体６のチャネルに２次元電子が発生してしまい、エンハンスメント動作が得られなくなってしまうので、当該領域の障壁層半導体５の層厚は１０ｎｍ以下とすることが必要である。
【００５８】
また、当該第１領域２１内に存在する障壁層半導体５の層厚がゼロ、すなわち、障壁層半導体５が存在することなしに、チャネル層半導体６の直上に絶縁膜４が積層されている場合であっても、ゲート電極２に電圧を印加しない状態（すなわちゲート電圧がゼロの時）においては、チャネル層半導体６のチャネルに２次元電子は発生しないので、エンハンスメント動作のデバイスとして用いることができる。
【００５９】
したがって、第１領域２１内の素子領域においては、トランジスタのキャリアが走行するチャネル層半導体６の上に積層される障壁層半導体５の層厚は、０ｎｍ以上１０ｎｍ以下の範囲のいずれかの厚みであることが必要である。
【００６０】
一方、第２領域２２内の素子領域においては、すなわち、エンハンスメント動作を得るために必要な、チャネル電子の空乏が電子空乏領域１２として実現されている第１領域２１以外の領域を覆っている素子領域においては、チャネル層半導体６の上方に、チャネル層半導体６よりもバンドギャップの大きい窒化物半導体からなる障壁層半導体５が、第１領域２１内に存在する障壁層半導体５の層厚よりも厚く形成される。さらに、第２領域２２内に存在する障壁層半導体５には、該障壁層半導体５よりもバンドギャップの小さい窒化物半導体層からなる第１量子井戸８ａ〜第３量子井戸８ｃの各量子井戸と、各量子井戸の障壁層を形成する第１障壁層半導体５ａ〜第３障壁層半導体５ｃの各量子井戸障壁層と、が多重層の量子井戸構造となるように多重に挿入され、多重量子井戸８が形成されている。また、ソース電極１およびドレイン電極３は、多重量子井戸構造の最上層の第３障壁層半導体５ｃ上に形成される。
【００６１】
ここで、第２領域２２内の素子領域すなわち多重量子井戸構造が形成されている領域においては、多重量子井戸８を形成する第１量子井戸８ａ〜第３量子井戸８ｃの各量子井戸の層厚が２ｎｍ以上１０ｎｍ以下の範囲のいずれかの厚みであり、量子井戸障壁層として多重量子井戸８の各量子井戸の障壁層を形成する第１障壁層半導体５ａ〜第３障壁層半導体５ｃの各層の層厚が１ｎｍ以上１０ｎｍ以下の範囲のいずれかの厚みである。ただし、最上層の第３量子井戸８ｃの障壁層を形成するために極性面方向（＋ｃ面方向）の最上層に存在する障壁層半導体すなわち第３障壁層半導体５ｃの層厚は１ｎｍ以上５０ｎｍ以下の範囲のいずれかの厚みである。
【００６２】
つまり、第２領域２２内の素子領域すなわち多重量子井戸構造が形成される領域においては、多重量子井戸８を形成する第１量子井戸８ａ〜第３量子井戸８ｃの各量子井戸に２次元電子１２を存在させるために、各量子井戸の層厚は２ｎｍ以上の厚みが必要であるが、各量子井戸の層厚が１０ｎｍを超えると、２次元電子１２に対する垂直な方向の抵抗が高くなってしまうため、多重量子井戸８を形成する第１量子井戸８ａ〜第３量子井戸８ｃの各量子井戸の層厚は２ｎｍ以上１０ｎｍ以下の範囲のいずれかの厚みとすることが必要である。
【００６３】
一方、多重量子井戸構造が形成される領域における多重量子井戸８の各量子井戸の障壁層を形成する第１障壁層半導体５ａ〜第３障壁層半導体５ｃの各層の層厚は、第１量子井戸８ａ〜第３量子井戸８ｃの各量子井戸に２次元電子１２を閉じ込める量子井戸障壁層として機能させるために、１ｎｍ以上の厚みが必要であるが、各層の層厚が１０ｎｍを超えると、２次元電子１２に対して垂直な方向の量子井戸の抵抗が高くなってしまうため、多重量子井戸８の障壁層を形成する第１障壁層半導体５ａ〜第３障壁層半導体５ｃの各障壁層半導体の層厚は１ｎｍ以上１０ｎｍ以下の範囲のいずれかの厚みとすることが必要である。
【００６４】
ただし、多重量子井戸８の上方すなわち極性面方向（＋ｃ面方向）の最上層に存在する障壁層半導体すなわち第３障壁層半導体５ｃの層厚は、第２領域２２内の素子領域すなわち多重量子井戸構造が形成される領域におけるチャネル層半導体６の２次元電子１２の濃度を増大させたり、素子の耐圧を増大させたりするために、１０ｎｍを超える厚みにすることが必要な場合がある。しかし、如何なる場合であっても、５０ｎｍを超える必要はない。したがって、当該最上層に存在する障壁層半導体すなわち第３障壁層半導体５ｃの層厚は１ｎｍ以上５０ｎｍ以下の範囲のいずれかの厚みで充分である。
【００６５】
以上のような検討結果から、本実施例１においては、図４の各層の層厚および半導体材料について、ゲート電極２の下方に存在する第１領域２１の素子領域においては、層厚３ｎｍのＡｌ０．３Ｇａ０．７Ｎからなる障壁層半導体５が、層厚３μｍのＧａＮからなるチャネル層半導体６の上に積層されている。また、第２領域２２内の素子領域（多重量子井戸構造が形成される領域）においては、層厚３μｍのＧａＮからなるチャネル層半導体６の上に、下層側から順番に、層厚６ｎｍのＡｌ０．３Ｇａ０．７Ｎからなる障壁層半導体５、層厚４ｎｍのＧａＮからなる第１量子井戸８ａ、層厚６ｎｍのＡｌ０．３Ｇａ０．７Ｎからなる第１障壁層半導体５ａ、層厚４ｎｍのＧａＮからなる第２量子井戸８ｂ、層厚６ｎｍのＡｌ０．３Ｇａ０．７Ｎからなる第２障壁層半導体５ｂ、層厚４ｎｍのＧａＮからなる第３量子井戸８ｃ、層厚１０ｎｍのＡｌ０．３Ｇａ０．７Ｎからなる第３障壁層半導体５ｃ、が積層されている。
【００６６】
すなわち、第２領域２２内の素子領域（多重量子井戸構造が形成される領域）においては、層厚４ｎｍのＧａＮからなる第１量子井戸８ａ〜第３量子井戸８ｃ、層厚６ｎｍ（最上層は層厚１０ｎｍ）のＡｌ０．３Ｇａ０．７Ｎからなる第１障壁層半導体５ａ〜第３障壁層半導体５ｃが３重の層構造に形成された多重量子井戸８が、層厚６ｎｍのＡｌ０．３Ｇａ０．７Ｎからなる障壁層半導体５の上方に挿入されることにより、多重量子井戸構造を形成している。なお、量子井戸障壁層を形成する最上層の第３障壁層半導体５ｃの層厚については、他の第１、第２障壁層半導体５ａ，５ｂの層厚と同一の６ｎｍとして、残りの４ｎｍは上層側の障壁層半導体５を構成するものと解釈して、層厚４ｎｍの上層側の障壁層半導体５と層厚６ｎｍの下層側の障壁層半導体５との間に、層厚４ｎｍの第１量子井戸８ａ〜第３量子井戸８ｃ、層厚６ｎｍの第１障壁層半導体５ａ〜第３障壁層半導体５ｃからなる多重量子井戸８を挿入していると看做すこともできる。
【００６７】
かくのごとき多重量子井戸構造は、ｃ面サファイア基板あるいはＳｉＣ基板あるいはＳｉ基板等の半導体基板上に、層厚３μｍのＧａＮからなるチャネル層半導体６、および、それぞれが層厚４ｎｍのＧａＮからなる第１量子井戸８ａ〜第３量子井戸８ｃとそれぞれが層厚６ｎｍ（最上層は層厚１０ｎｍ）のＡｌ０．３Ｇａ０．７Ｎからなる第１障壁層半導体５ａ〜第３障壁層半導体５ｃとが３層に形成された多重量子井戸構造を含むＡｌ０．３Ｇａ０．７Ｎからなる障壁層半導体５を、有機金属気相成長法（ＭＯＶＰＥ：Metal  Organic  Vapor  Phase  Epitaxy）等の結晶成長法によって成長させた後、ドライエッチング法等の従来のプロセス技術によって成形して作製することができる。
【００６８】
しかる後、多重量子井戸構造が形成されている領域の障壁層半導体すなわち第３障壁層半導体５ｃ上にソース電極１、ドレイン電極３の電極金属を蒸着させて形成した後、図４におけるゲート絶縁膜として、層厚３０ｎｍのＡｌ２Ｏ３膜からなる絶縁膜４を、原子層堆積法（ＡＬＤ：Atomic  Layer  Deposition）等の堆積方法によって第３障壁層半導体５ｃの上に堆積し、さらに、絶縁膜４上にゲート電極２の電極金属を蒸着させて形成することによって、多重量子井戸構造を有するゲート長２μｍの窒化物半導体電界効果トランジスタ（窒化物半導体ＦＥＴ）を作製した。
【００６９】
作製した窒化物半導体電界効果トランジスタ（窒化物半導体ＦＥＴ）について、＋３Ｖなる閾値を有するエンハンスメント型のデバイス動作を行ったところ、２．０Ａ／ｍｍという高いドレイン電流密度を得ることができた。
【００７０】
ここで、比較のために、従来型の窒化物半導体電界効果トランジスタ（窒化物半導体ＦＥＴ）として、ゲート電極２の下方に存在する第１領域２１内の素子領域の構造は図４と同一であり、第２領域２２内に存在する障壁層半導体５には多重量子井戸が挿入されていない図５と同様の構造からなる窒化物半導体電界効果トランジスタ（窒化物半導体ＦＥＴ）を作製して、同様に、＋３Ｖなる閾値を有するエンハンスメント型のデバイス動作を行った。作製した従来型の窒化物半導体電界効果トランジスタ（窒化物半導体ＦＥＴ）におけるデバイス動作結果としては、ドレイン電流密度は０．７Ａ／ｍｍしか得ることができず、図４のごとき多重量子井戸構造を有する窒化物半導体電界効果トランジスタ（窒化物半導体ＦＥＴ）とすることによって、従来型の窒化物半導体電界効果トランジスタ（窒化物半導体ＦＥＴ）に比して、ドレイン電流の大幅な増加が得られていることが分かった。
【００７１】
なお、本実施例１においては、チャネル層半導体６としてＧａＮ、障壁層半導体５としてＡｌ０．３Ｇａ０．７Ｎを用いたが、本発明による窒化物半導体電界効果トランジスタ（窒化物半導体ＦＥＴ）は、かかる半導体材料のみに限るものではない。障壁層半導体５／チャネル層半導体６の組み合わせとして、障壁層半導体５よりもバンドギャップが小さい窒化物半導体をチャネル層半導体６として用いている限り、如何なる窒化物半導体を用いても良い。
【００７２】
例えば、障壁層半導体５／チャネル層半導体６それぞれを形成する半導体材料の組み合わせとして、ＡｌＸＧａ１−ＸＮ／ＧａＮ(０＜Ｘ≦１)、ＡｌＸ１Ｇａ１−Ｘ１Ｎ／ＩｎＸ２Ｇａ１−Ｘ２Ｎ（０＜Ｘ１≦１、０≦Ｘ２≦１）、ＡｌＸ１Ｇａ１−Ｘ１Ｎ／ＡｌＸ２Ｇａ１−Ｘ２Ｎ（０＜Ｘ１≦１、０≦Ｘ２＜１、Ｘ１＞Ｘ２）、ＧａＮ／ＩｎＸＧａ１−ＸＮ（０＜Ｘ≦１）、ＩｎＸ１Ｇａ１−Ｘ１Ｎ／ＩｎＸ２Ｇａ１−Ｘ２Ｎ（０≦Ｘ１＜１、０＜Ｘ２≦１、Ｘ１＜Ｘ２）、ＩｎＸＡｌ１−ＸＮ／ＧａＮ（０≦Ｘ＜０．５）、ＩｎＸ１Ａｌ１−Ｘ１Ｎ／ＡｌＸ２Ｇａ１−Ｘ２Ｎ（０≦Ｘ１＜０．５、０≦Ｘ２＜１、Ｘ１＋Ｘ２＜１）、ＩｎＸ１Ａｌ１−Ｘ１Ｎ／ＩｎＸ２Ｇａ１−Ｘ２Ｎ（０≦Ｘ１＜１、０≦Ｘ２≦１）、等の如何なる組み合わせであっても良い。
【００７３】
また、本実施例１においては、多重量子井戸８を形成する第１量子井戸８ａ〜第３量子井戸８ｃの各量子井戸層および第１障壁層半導体５ａ〜第３障壁層半導体５ｃの各量子井戸障壁層（各量子井戸の障壁層を形成する障壁層半導体）の半導体材料として、それぞれ、チャネル層半導体６と同じ材料のＧａＮおよび障壁層半導体５と同じ材料のＡｌ０．３Ｇａ０．７Ｎを用いたが、本発明による窒化物半導体電界効果トランジスタ（窒化物半導体ＦＥＴ）は、多重の量子井戸構造が障壁層半導体５中に形成されることが可能である限り、かかる半導体材料のみに限るものではなく、チャネル層半導体６および障壁層半導体５の材料と一致している必要はない。
【００７４】
例えば、各量子井戸障壁層／多重量子井戸８の各量子井戸それぞれを形成する半導体材料の組み合わせとして、多重量子井戸８の各量子井戸が各量子井戸障壁層よりもバンドギャップが小さい半導体材料であれば、障壁層半導体５／チャネル層半導体６の半導体材料と一致させることなく、ＡｌＸＧａ１−ＸＮ／ＧａＮ(０＜Ｘ≦１)、ＡｌＸ１Ｇａ１−Ｘ１Ｎ／ＩｎＸ２Ｇａ１−Ｘ２Ｎ（０＜Ｘ１≦１、０≦Ｘ２≦１）、ＡｌＸ１Ｇａ１−Ｘ１Ｎ／ＡｌＸ２Ｇａ１−Ｘ２Ｎ（０＜Ｘ１≦１、０≦Ｘ２＜１、Ｘ１＞Ｘ２）、ＧａＮ／ＩｎＸＧａ１−ＸＮ（０＜Ｘ≦１）、ＩｎＸ１Ｇａ１−Ｘ１Ｎ／ＩｎＸ２Ｇａ１−Ｘ２Ｎ（０≦Ｘ１＜１、０＜Ｘ２≦１、Ｘ１＜Ｘ２）、ＩｎＸＡｌ１−ＸＮ／ＧａＮ（０≦Ｘ＜０．５）、ＩｎＸ１Ａｌ１−Ｘ１Ｎ／ＡｌＸ２Ｇａ１−Ｘ２Ｎ（０≦Ｘ１＜０．５、０≦Ｘ２＜１、Ｘ１＋Ｘ２＜１）、ＩｎＸ１Ａｌ１−Ｘ１Ｎ／ＩｎＸ２Ｇａ１−Ｘ２Ｎ（０≦Ｘ１＜１、０≦Ｘ２≦１）、等の如何なる組み合わせであっても良い。
【００７５】
一例として、ゲート電極２の下方に存在する第１領域２１内の素子領域においては、層厚３ｎｍのＡｌ０．３Ｇａ０．７Ｎからなる障壁層半導体５が、層厚３μｍのＧａＮからなるチャネル層半導体６の上に積層されている本実施例１において、第２領域２２内の素子領域すなわち多重量子井戸構造が形成される領域においては、障壁層半導体５／チャネル層半導体６とは異なる半導体材料からなる多重量子井戸８の各層の組み合わせとして、層厚３μｍのＧａＮからなるチャネル層半導体６の上に、下層側から順番に、層厚（４＋２）ｎｍのＡｌ０．３Ｇａ０．７Ｎからなる障壁層半導体５、層厚４ｎｍのＩｎ０．１Ｇａ０．９Ｎからなる第１量子井戸８ａ、層厚６ｎｍのＡｌ０．４Ｇａ０．６Ｎからなる第１障壁層半導体５ａ、層厚４ｎｍのＩｎ０．１Ｇａ０．９Ｎからなる第２量子井戸８ｂ、層厚６ｎｍのＡｌ０．４Ｇａ０．６Ｎからなる第２障壁層半導体５ｂ、層厚４ｎｍのＩｎ０．１Ｇａ０．９Ｎからなる第３量子井戸８ｃ、層厚１０ｎｍのＡｌ０．４Ｇａ０．６Ｎからなる第３障壁層半導体５ｃ、が積層されている構造であっても良い。
【００７６】
すなわち、第２領域２２内の素子領域（多重量子井戸構造が形成される領域）においては、層厚４ｎｍのＩｎ０．１Ｇａ０．９Ｎからなる第１量子井戸８ａ〜第３量子井戸８ｃ、層厚６ｎｍ（最上層は層厚１０ｎｍ）のＡｌ０．４Ｇａ０．６Ｎからなる第１障壁層半導体５ａ〜第３障壁層半導体５ｃが３層に形成された多重量子井戸８が、層厚（４＋２）ｎｍのＡｌ０．３Ｇａ０．７Ｎからなる障壁層半導体５の上方側に挿入された多重量子井戸構造になっていても良い。
【００７７】
かくのごとき層厚の半導体材料を用いて構成する場合、多重量子井戸構造として、多重量子井戸８の最上層の第３障壁層半導体５ｃは、層厚１０ｎｍではなく、第１障壁層半導体５ａ、第２障壁層半導体５ｂと同様、層厚６ｎｍのＡｌ０．４Ｇａ０．６Ｎの量子井戸障壁層として形成されており、一方、多重量子井戸８の最下層となるチャネル層半導体６に最も近い第１量子井戸８ａの下方側には層厚２ｎｍのＡｌ０．３Ｇａ０.７Ｎが量子井戸障壁層として存在しているものとし、かくのごとき構造の多重量子井戸８を、上層側が層厚４ｎｍのＡｌ０．４Ｇａ０．６Ｎからなり、下層側が層厚４ｎｍのＡｌ０．３Ｇａ０．７Ｎ（上層側とは異なる成分比）からなる障壁層半導体５の中に挿入された構造と解釈しても良い。
【００７８】
以上のように、障壁層半導体５／チャネル層半導体６とは異なる半導体材料を用いて多重量子井戸構造を形成する場合であっても、多重層の量子井戸構造が障壁層半導体５中に形成されている限り、本実施例１において前述した構造の場合と同様、ドレイン電流の増大を図ることができ、本発明による窒化物半導体電界効果トランジスタ（窒化物半導体ＦＥＴ）としての効果を奏することができる。
【００７９】
また、多重量子井戸８を形成する第１量子井戸８ａ〜第３量子井戸８ｃの各層の量子井戸の構造が同一の構造であったり、多重量子井戸８を形成する第１障壁層半導体５ａ〜第３障壁層半導体５ｃの各量子井戸障壁層が対称であったりする必要もない。すなわち、構造の異なる量子井戸、非対称の量子井戸障壁層が含まれている多重量子井戸８の場合であっても、多重層の量子井戸構造が障壁層半導体５中に形成されている限り、本実施例１において前述した構造の場合と同様、ドレイン電流の増大を図ることができ、本発明による窒化物半導体電界効果トランジスタ（窒化物半導体ＦＥＴ）としての効果を奏することができる。
【００８０】
なお、本実施例１においては、多重層の量子井戸構造を形成する多重量子井戸８に対して不純物のドーピング処理を行っていないが、第１量子井戸８ａ〜第３量子井戸８ｃの各量子井戸、第１障壁層半導体５ａ〜第３障壁層半導体５ｃの各量子井戸障壁層の少なくとも一部の領域に、ソース抵抗をさらに低減するために、例えばシリコン（Ｓｉ）などを添加したドーピング処理が施されていても良く、かかるドーピング処理を行った場合においても、本実施例１において前述した構造の場合と同様、ドレイン電流のさらなる増大を図ることができ、本発明による窒化物半導体電界効果トランジスタ（窒化物半導体ＦＥＴ）としての効果を奏することができる。
【００８１】
さらには、本発明による窒化物半導体電界効果トランジスタ（窒化物半導体ＦＥＴ）の構造的な特徴は、障壁層半導体５とチャネル層半導体６との間のヘテロ界面よりも上方側の構造に関するものであるので、チャネル層半導体６の下方側の構造は如何なる構造であっても構わない。つまり、本実施例１においては、チャネル層半導体６として層厚３μｍのＧａＮを用いた、ＡｌＧａＮ／層厚３μｍのＧａＮからなるシングル・ヘテロ構造を採用している例を説明したが、本発明は、かかる場合に限るものではない。
【００８２】
例えば、チャネル層半導体６の層厚を４０ｎｍに薄くし、層厚１．５μｍのＡｌＧａＮからなるバッファー層半導体を該チャネル層半導体６の下方側にさらに追加して、層厚４０ｎｍのＧａＮのチャネル層半導体および層厚１．５μｍのＡｌＧａＮのバッファー層半導体を用いた、ＡｌＧａＮ／層厚４０ｎｍのＧａＮ／層厚１．５μｍのＡｌＧａＮからなるダブル・ヘテロ構造を採用する場合であっても、ＧａＮからなるチャネル層半導体６のヘテロ界面よりも上方側の構造に本発明による特徴的な構造を適用している限り、本実施例１において前述した構造の場合と同様、ドレイン電流の増大を図ることができ、本発明による窒化物半導体電界効果トランジスタ（窒化物半導体ＦＥＴ）としての効果を奏することができる。
【００８３】
（実施例２）
次に、図１に示したエンハンスメント型窒化物半導体電界効果トランジシタ（窒化物半導体ＦＥＴ）の具体的な構造例について、実施例２としてさらに説明する。
【００８４】
本実施例２のエンハンスメント型窒化物半導体電界効果トランジシタ（窒化物半導体ＦＥＴ）は、図１に示すように、図４の実施例１において、第２領域２２内の素子領域（多重量子井戸構造が形成される領域）において障壁層半導体５に挿入した多重層の多重量子井戸８の代わりに、障壁層半導体５に単一層の量子井戸７を挿入している構造であり、それ以外の構造については、図４の実施例１の場合と全く同じである。
【００８５】
本実施例２のエンハンスメント型窒化物半導体電界効果トランジシタ（窒化物半導体ＦＥＴ）を実施例１の場合と比較すると、実施例１の場合の多重量子井戸構造よりも２次元電子１２の総数が減少する結果として、一般に、ソース抵抗が増大するという不利な点を有するが、構造がより単純になる結果として、結晶成長およびデバイスプロセスがより簡便になるという、素子作製上の有利な点を有している。
【００８６】
実際に、本実施例２において、実施例１においては第２領域２２内の素子領域に第１量子井戸８ａ〜第３量子井戸８ｃという３重層の量子井戸が障壁層半導体５に挿入されている電界効果トランジシタ（ＦＥＴ）構造に対して、単一層の量子井戸７を形成するために、層厚３μｍのＧａＮからなるチャネル層半導体６の上に、下層側から順番に、層厚６ｎｍのＡｌ０．３Ｇａ０．７Ｎからなる障壁層半導体５、量子井戸数を１層のみとして層厚４ｎｍのＧａＮからなる第１量子井戸８ａと層厚１０ｎｍのＡｌ０．３Ｇａ０．７Ｎからなる第１障壁層半導体５ａ（なお、層厚１０ｎｍを層厚（４＋６）ｎｍとして、層厚４ｎｍのＡｌ０．３Ｇａ０．７Ｎからなる第１障壁層半導体５ａすなわち量子井戸障壁層と層厚６ｎｍのＡｌ０．３Ｇａ０．７Ｎからなる上層側の障壁層半導体５との２つの障壁層として解釈するようにしても良い）を積層して、単一層の量子井戸構造を有する窒化物半導体電界効果トランジシタ（窒化物半導体ＦＥＴ）を作製した。
【００８７】
作製した窒化物半導体電界効果トランジスタ（窒化物半導体ＦＥＴ）について、＋３Ｖなる閾値を有するエンハンスメント型のデバイス動作を行ったところ、ドレイン電流は、１．５Ａ／ｍｍと、多重量子井戸構造を備えている実施例１の場合よりも低下するものの、量子井戸構造を備えていない従来型の窒化物半導体電界効果トランジスタ（窒化物半導体ＦＥＴ）に比して、ドレイン電流の大幅な増加が得られていることが分かった。さらには、実施例２においては、単一層の量子井戸構造を形成する製造工程を用意すれば良いので、実施例１の場合よりもより簡便な結晶成長およびデバイスプロセスにより素子作製を行うことができ、より簡便に、本発明による窒化物半導体電界効果トランジスタ（窒化物半導体ＦＥＴ）としての効果を奏することができる。
【００８８】
なお、本実施例２においても、本発明の範囲内となる条件等は、実施例１の場合と全く同様である。すなわち、障壁層半導体５／チャネル層半導体６の組み合わせとして、障壁層半導体５よりもバンドギャップが小さい窒化物半導体をチャネル層半導体６として用いている限り、如何なる窒化物半導体を用いても良い。
【００８９】
また、量子井戸構造が障壁層半導体５中に形成されることが可能である限り、量子井戸７および該量子井戸７の障壁層を形成する量子井戸障壁層（つまり上層側の障壁層半導体５）の半導体材料がチャネル層半導体６および下層側の障壁層半導体５の材料と一致している必要はない。
【００９０】
例えば、量子井戸障壁層（上層側の障壁層半導体５）／量子井戸７それぞれを形成する半導体材料の組み合わせとして、量子井戸７が前記量子井戸障壁層よりもバンドギャップが小さい半導体材料であれば、下層側の障壁層半導体５／チャネル層半導体６の半導体材料と一致させることなく、ＡｌＸＧａ１−ＸＮ／ＧａＮ(０＜Ｘ≦１)、ＡｌＸ１Ｇａ１−Ｘ１Ｎ／ＩｎＸ２Ｇａ１−Ｘ２Ｎ（０＜Ｘ１≦１、０≦Ｘ２≦１）、ＡｌＸ１Ｇａ１−Ｘ１Ｎ／ＡｌＸ２Ｇａ１−Ｘ２Ｎ（０＜Ｘ１≦１、０≦Ｘ２＜１、Ｘ１＞Ｘ２）、ＧａＮ／ＩｎＸＧａ１−ＸＮ（０＜Ｘ≦１）、ＩｎＸ１Ｇａ１−Ｘ１Ｎ／ＩｎＸ２Ｇａ１−Ｘ２Ｎ（０≦Ｘ１＜１、０＜Ｘ２≦１、Ｘ１＜Ｘ２）、ＩｎＸＡｌ１−ＸＮ／ＧａＮ（０≦Ｘ＜０．５）、ＩｎＸ１Ａｌ１−Ｘ１Ｎ／ＡｌＸ２Ｇａ１−Ｘ２Ｎ（０≦Ｘ１＜０．５、０≦Ｘ２＜１、Ｘ１＋Ｘ２＜１）、ＩｎＸ１Ａｌ１−Ｘ１Ｎ／ＩｎＸ２Ｇａ１−Ｘ２Ｎ（０≦Ｘ１＜１、０≦Ｘ２≦１）、等の如何なる組み合わせであっても良い。
【００９１】
また、本実施例２においても、量子井戸７の少なくとも一部の領域に、ソース抵抗を低減するために、例えばシリコン（Ｓｉ）などの不純物を添加したドーピング処理が施されている場合であっても良い。さらには、チャネル層半導体６の下方側の構造が如何なる構造であっても構わなく、例えば、チャネル層半導体６の下方側にバッファー層半導体をさらに追加したダブルへテロ構造を採用した構造であっても良い。
【００９２】
（実施形態の効果）
以上に詳細に説明したように、本発明に係る実施形態における窒化物半導体を用いた窒化物半導体電界効果トランジスタ（窒化物半導体ＦＥＴ：Field  Effect  Transistor）（ヘテロ構造電界効果トランジスタ（ＨＦＥＴ：Heterostructure  Field  Effect  Transistor）を含む）においては、以下のような効果を奏することができる。
【００９３】
すなわち、ゲート電極２の下方に存在する素子領域のうち少なくとも一部の素子領域を覆う第１領域２１内に存在する障壁層半導体５の層厚を、第１領域２１以外の素子領域を覆う第２領域２２内に存在する障壁層半導体５の層厚よりも薄く形成することにより、エンハンスメント動作を得るために必要な、チャネル電子が空乏する電子空乏領域１２を実現するとともに、第２領域２２内に存在する障壁層半導体５中に、単一層の量子井戸７あるいは多重層の多重量子井戸８を挿入することにより、複数のヘテロ界面を形成することができ、それぞれのヘテロ界面には分極効果に由来する２次元電子１２を誘起することができるので、第２領域２２内の素子領域における電気抵抗の大幅な低減が実現され、その結果として、従来技術に比して非常に高い密度のドレイン電流を得ることが可能となる。
【符号の説明】
【００９４】
１…ソース電極、２…ゲート電極、３…ドレイン電極、４…絶縁膜、５…障壁層半導体、５ａ…第１障壁層半導体、５ｂ…第２障壁層半導体、５ｃ…第３障壁層半導体、６…チャネル層半導体、７…量子井戸、８…多重量子井戸、８ａ…第１量子井戸、８ｂ…第２量子井戸、８ｃ…第３量子井戸、１１…電子空乏領域、１２…２次元電子、２１…第１領域、２２…第２領域。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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