(57)【要約】【課題】特性をさらに向上させた半導体装置を提供する。【解決手段】実施形態の半導体装置は、第１主電極上のコレクタ層と、コレクタ層上の第２導電形ベース層と、第２導電形ベース層上の拡散層および第１導電形ベース層と、第１導電形ベース層の表面に選択的に設けられたエミッタ層と、それぞれの第１導電形ベース層と、それぞれの拡散層と、のあいだに設けられ、第１導電形ベース層および拡散層の表面から第２導電形ベース層に到達する第１トレンチ内に、第１絶縁膜を介して設けられた導電体層と、エミッタ層の表面から第１導電形ベース層を貫通し、第２導電形ベース層に到達する複数の第２トレンチ内に第２絶縁膜を介して設けられた制御電極と、エミッタ層および第１導電形ベース層に接続された第２主電極と、を備える。複数の第２トレンチのそれぞれが互いに対向する方向の断面において、エミッタ層数は、第２トレンチによって分割された第１導電形ベース層数よりも多い。【選択図】図１
2012099696.tif 000002
【特許請求の範囲】
【請求項１】
第１主電極と、
前記第１主電極の上に設けられた第１導電形のコレクタ層と、
前記第１導電形のコレクタ層の上に設けられた第２導電形のベース層と、
前記第２導電形のベース層の上に設けられ、交互に配列された第１導電形の拡散層および第１導電形のベース層と、
前記第１導電形のベース層の表面に選択的に設けられた第２導電形のエミッタ層と、
それぞれの前記第１導電形のベース層と、それぞれの前記第１導電形の拡散層と、のあいだに設けられ、前記第１導電形のベース層および前記第１導電形の拡散層の表面から前記第２導電形のベース層に到達する第１トレンチ内に、第１絶縁膜を介して設けられた導電体層と、
前記第２導電形のエミッタ層の表面から前記第１導電形のベース層を貫通し、前記第２導電形のベース層に到達する複数の第２トレンチ内に第２絶縁膜を介して設けられた制御電極と、
前記第２導電形のエミッタ層および前記第１導電形のベース層に接続された第２主電極と、
を備え、
前記複数の第２トレンチのそれぞれが互いに対向する方向の断面において、前記第２導電形のエミッタ層の数は、前記第２トレンチによって分割された前記第１導電形のベース層の数よりも多いことを特徴とする半導体装置。
【請求項２】
前記導電体層は、前記第２の主電極に電気的に接続されていることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記制御電極の両側に前記第２絶縁膜を介して前記第２導電形のエミッタ層が接していることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記第１導電形のコレクタ層は選択的に開口され、
前記開口において、前記第１の主電極と、前記第２導電形のベース層と、が接続されていることを特徴とする請求項１〜３のいずれか１つに記載の半導体装置。
【請求項５】
前記対向する方向において、前記第１導電形の拡散層の幅は、前記第１導電形のベース層の幅よりも広いことを特徴とする請求項１〜４のいずれか１つに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置に関する。
【背景技術】
【０００２】
電力用の半導体装置のひとつの例として、ＩＧＢＴ（Insulated Gate Bipolar Transistor）がある。ＩＧＢＴにおいては、コレクタ電極上に、ｐ形コレクタ層、ｎ形ベース層がこの順に積層され、その上に複数本のトレンチゲート電極が設けられている。トレンチゲート電極間の領域にはｐ形ベース層が設けられている。このｐ形ベース層の上層部分の一部に、エミッタ電極に接続されたｎ形エミッタ層が設けられている。
【０００３】
ＩＧＢＴにおいては、トレンチゲート電極に正電位が印加されることにより、ｐ形ベース層にＭＯＳチャネル（以下、単に「チャネル」とも称す。）が形成し、ｎ形エミッタ層から電子が導入されると共にｐ形コレクタ層から正孔が導入される。これにより、コレクタ電極とエミッタ電極との間に電流が流れる。
【０００４】
ＩＧＢＴのオン状態でのコレクタ電極とエミッタ電極との間のオン抵抗を下げるために、素子表面近傍の正孔の排出を抑制する方法がある。この方法では、ｎ形ベース層からエミッタ電極に排出される正孔の経路を、トレンチゲートで狭めることによって、素子表面近傍の蓄積キャリアの排出を抑制している。しかし、このような構造では、トレンチゲートで分離されたｐ形拡散層の電位が浮遊しているために、素子のスイッチング時にその電位が変動しゲート電位を変動させてしまう。これにより、ゲート電位がオーバーシュートしたり、アンダーシュートしたりする。
【０００５】
これに対し、トレンチゲート電極の両側にエミッタ電極に接続させたゲートを設け、ｐ形ベース層の電位変動をゲートによりシールドする方法がある。このような方法によれば、ゲート電位の変動が抑制されて、スイッチング動作が安定する。しかし、ゲートを設けたことにより、正孔の排出されるｐ形ベース層の面積が増加してしまい、正孔の排出抵抗が小さくなり、オン抵抗が低減しないという問題があった。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００２−０１６２５２号公報
【特許文献２】特開２００８−２２７２５１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明の実施形態は、特性をさらに向上させた半導体装置を提供する。
【課題を解決するための手段】
【０００８】
実施形態の半導体装置は、第１主電極と、前記第１主電極の上に設けられた第１導電形のコレクタ層と、前記第１導電形のコレクタ層の上に設けられた第２導電形のベース層と、前記第２導電形のベース層の上に設けられ、交互に配列された第１導電形の拡散層および第１導電形のベース層と、を備える。半導体装置は、前記第１導電形のベース層の表面に選択的に設けられた第２導電形のエミッタ層と、それぞれの前記第１導電形のベース層と、それぞれの前記第１導電形の拡散層と、のあいだに設けられ、前記第１導電形のベース層および前記第１導電形の拡散層の表面から前記第２導電形のベース層に到達する第１トレンチ内に、第１絶縁膜を介して設けられた導電体層と、を備える。半導体装置は、前記第２導電形のエミッタ層の表面から前記第１導電形のベース層を貫通し、前記第２導電形のベース層に到達する複数の第２トレンチ内に第２絶縁膜を介して設けられた制御電極と、前記第２導電形のエミッタ層および前記第１導電形のベース層に接続された第２主電極と、を備える。半導体装置では、前記複数の第２トレンチのそれぞれが互いに対向する方向の断面において、前記第２導電形のエミッタ層の数は、前記第２トレンチによって分割された前記第１導電形のベース層の数よりも多い。
【図面の簡単な説明】
【０００９】
【図１】第１の実施形態に係る半導体装置の要部断面模式図である。
【図２】第１の実施形態に係る半導体装置の要部平面模式図である。
【図３】第１の比較例に係る半導体装置の図であり、（ａ）は、要部断面模式図、（ｂ）は、ターンオフ波形を説明する図である。
【図４】第２の比較例に係る半導体装置の要部断面模式図であり、（ａ）は、要部断面模式図、（ｂ）は、ターンオフ波形を説明する図である。
【図５】第１の実施形態に係る半導体装置の作用効果を説明する図である。
【図６】第２の実施の形態に係る半導体装置の要部断面模式図である。
【発明を実施するための形態】
【００１０】
以下、図面を参照しつつ、本実施形態について説明する。以下の説明では、同一の部材には、同一の符号を付す。  
（第１の実施形態）  
図１は、第１の実施形態に係る半導体装置の要部断面模式図である。  
図２は、第１の実施形態に係る半導体装置の要部平面模式図である。  
図１には、図２のＸ−Ｘ’断面が示されている。図２には、図１に例示するエミッタ電極８１、絶縁層７０が表示されていない。Ｘ−Ｘ’断面とは、例えば、複数のトレンチ３０、３３のそれぞれが互いに対向する方向の切断面である。
【００１１】
図１、２に示す半導体装置１は、電力用の半導体装置（例えば、ＩＥＧＴ（Injection Enhanced Gate Transistor））である。半導体装置１は、第１の主電極であるコレクタ電極（第１の主電極）８０と、ｐ形コレクタ層１１と、ｎ−形ベース層１３と、ｐ形拡散層１５と、ｐ形ベース層１６と、ｎ＋形エミッタ層１７と、トレンチ２０、２３、３０、３３と、第２の主電極であるエミッタ電極（第２の主電極）８１と、を備える。ここで、「コレクタ」については、「ドレイン」と称してもよく、「エミッタ」については、「ソース」と称してもよい。また、不純物の導電形については、ｐ形を第１導電形とし、ｎ形を第２導電形とする。
【００１２】
半導体装置１においては、コレクタ電極８０の上に、ｐ形コレクタ層１１が設けられている。ｐ形コレクタ層１１の上には、ｎ−形ベース層１３が設けられている。ｎ−形ベース層１３の不純物濃度は、ｎ＋形エミッタ層１７の不純物濃度よりも低い。ｎ−形ベース層１３は、ドリフト層として機能する。
【００１３】
ｎ−形ベース層１３の上には、ｐ形拡散層１５と、ｐ形ベース層１６と、が交互に配列している。ｐ形ベース層１６の表面には、選択的にｎ＋形エミッタ層１７が設けられている。それぞれのｐ形ベース層１６と、それぞれのｐ形拡散層１５と、のあいだには、第１トレンチが設けられている。例えば、ｐ形拡散層１５およびｐ形ベース層１６の表面からコレクタ電極８０側に向かい、トレンチ２０と、トレンチ２３と、が設けられている。トレンチ２０、２３は、ｐ形拡散層１５およびｐ形ベース層１６を貫通している。トレンチ２０、２３の下端は、ｎ−形ベース層１３にまで到達している。トレンチ２０内には、絶縁膜２１を介して、例えば、導電体層２２が設けられている。トレンチ２３内には、絶縁膜２４を介して、例えば、導電体層２５が設けられている。
【００１４】
また、半導体装置１においては、トレンチ２０と、トレンチ２３と、のあいだに、ｎ＋形エミッタ層１７の表面からｐ形ベース層１６を貫通し、ｎ−形ベース層１３に到達する複数の第２トレンチが設けられている。
【００１５】
例えば、トレンチ３０、３３は、ｎ＋形エミッタ層１７、ｐ形ベース層１６を貫通している。トレンチ３０、３３の下端は、ｎ−形ベース層１３にまで到達している。トレンチ３０内には、絶縁膜３１を介して、例えば、導電体層３２が設けられている。トレンチ３３内には、絶縁膜３４を介して、例えば、導電体層３５が設けられている。
【００１６】
導電体層３２、３５は、ＭＯＳチャネルを制御する制御電極ある。すなわち、導電体層３２、３５は、トレンチゲート電極であり、図示しないゲート配線に電気的に接続されている。導電体層３２の両側に絶縁膜３１を介してｎ＋形エミッタ層１７が接している。導電体層３５の両側に絶縁膜３４を介してｎ＋形エミッタ層１７が接している。すなわち、導電体層３２、３５は、ｎ＋形エミッタ層１７と、ｎ−形ベース層１３と、のあいだの通電を制御する制御電極である。
【００１７】
ｐ形ベース層１６およびｎ＋形エミッタ層１７は、エミッタ電極８１に電気的に接続されている。さらに、トレンチ２０内の導電体層２２と、トレンチ２３内の導電体層２５とは、図示しない配線を通じて、エミッタ電極８１に電気的に接続されている。それぞれのトレンチ２０、２３、３０、３３の深さは、略同じである。
【００１８】
ｐ形拡散層１５、ｐ形ベース層１６の一部、ｎ＋形エミッタ層１７の一部およびトレンチ２０、２３、３０、３３の上には、絶縁層７０が設けられている。絶縁層７０の上には、エミッタ電極８１が設けられている。ｐ形ベース層１６の一部およびｎ＋形エミッタ層１７の一部の上の絶縁層７０は開口され、ｐ形ベース層１６およびｎ＋形エミッタ層１７と、エミッタ電極８１と、が電気的に接続されている。ｐ形拡散層１５は、エミッタ電極８１に電気的に接続されていない。
【００１９】
また、ｎ−形ベース層１３の主面に対し、垂直な方向からみて、それぞれのトレンチ２０、２３、３０、３３、ｎ＋形エミッタ層１７、ｐ形ベース層１６は、ストライプ状に延在している（図２参照）。それぞれのトレンチ２０、２３、３０、３３は、略平行である。
【００２０】
半導体装置１においては、トレンチ２０、２３のそれぞれが互いに対向する方向の断面において、ｎ＋形エミッタ層１７の数は、トレンチ３０、３３によって分割されたｐ形ベース層１６の数よりも多い。例えば、ｎ＋形エミッタ層１７は、トレンチ３０の両側に設けられ、トレンチ３０の側面に接している。また、ｎ＋形エミッタ層１７は、トレンチ３３の両側に設けられ、トレンチ３３の側面に接している。すなわち、半導体装置１において、ＭＯＳチャネルの数は、４個である。ｐ形ベース層１６は、トレンチ３０に対向するトレンチ２０の側面、またはトレンチ３３に対向するトレンチ２３の側面に接している。また、トレンチ３０と、トレンチ３３と、が互いに対向する側面には、ｐ形ベース層１６が接している。すなわち、ｐ形ベース層１６の数は、３個である。
【００２１】
また、実施形態において、「幅」は、トレンチ２０等が延在する方向に対し略垂直、且つｎ−形ベース層１３の主面と略平行な方向の幅で定義される。
【００２２】
複数のトレンチ３０、３３のそれぞれが互いに対向する方向において、ｐ形拡散層１５の幅は、ｐ形ベース層１６の幅よりも広くしてもよい。例えば、コレクタ電極８０上でｐ形ベース層１６が占める領域をメインセル９０とし、コレクタ電極８０の上でｐ形拡散層１５が占める領域をサブセル９１とした場合、サブセル９１の幅は、メインセル９０の幅の１〜５倍程度に調整されている。
【００２３】
メインセル９０およびサブセル９１は、トレンチ２０等が延在する方向に延在する。メインセル９０およびサブセル９１は、トレンチ２０等が延在する方向に対し略垂直に交互に配置されている。メインセル９０におけるｐ形ベース層１６およびｎ＋形エミッタ層１７の不純物濃度および面積は、ＭＯＳＦＥＴに要求される性能に応じて決定される。
【００２４】
なお、ｐ形コレクタ層１１、ｎ−形ベース層１３、ｐ形拡散層１５、ｐ形ベース層１６、ｎ＋形エミッタ層１７の主成分は、例えば、ケイ素（Ｓｉ）である。コレクタ電極８０、エミッタ電極８１の材質は、金属である。絶縁膜２１、２４、３１、３４の材質は、例えば、酸化ケイ素（ＳｉＯ２）である。導電体層２２、２５、３２、３５の材質は、例えば、ポリシリコンである。
【００２５】
次に、半導体装置１の作用効果について説明する。半導体装置１の作用効果を説明する前に、比較例に係る半導体装置１００、２００について説明する。  
図３は、第１の比較例に係る半導体装置の図であり、（ａ）は、要部断面模式図、（ｂ）は、ターンオフ波形を説明する図である。
【００２６】
図３（ａ）に示す半導体装置１００においては、上述したトレンチ２０、２３が設けられていない。また、ｎ＋形エミッタ層１７は、トレンチ３０の片側、およびトレンチ３３の片側に設けられている。すなわち、半導体装置１００において、ＭＯＳチャネルの数は、２個である。半導体装置１００の他の構成については、半導体装置１と同じである。
【００２７】
半導体装置１００のエミッタ電極８１の電位を、例えば、接地電位とし、コレクタ電極８０に接地電位よりも高い電位を印加した状態で、導電体層３２、３５に閾値以上の電位を印加する。すると、絶縁膜３１、３４に接するｐ形ベース層１６にチャネルが形成される。これにより、メインセル９０に形成されたＭＯＳＦＥＴがオン状態となり、ｎ＋形エミッタ層１７からチャネルを介してｎ−形ベース層１３に電子が流れる（図中の矢印ｅ参照）。一方、ｐ形コレクタ層１１からｎ−形ベース層１３に正孔が流れる（図中の矢印ｈ参照）。この結果、コレクタ電極８０と、エミッタ電極８１と、のあいだで、電流が流れる。
【００２８】
ここで、エミッタ電極８１は、メインセル９０のみに電気的に接続されており、サブセル９１には電気的に接続されていない。従って、正孔は、ｐ形ベース層１６を通じて、メインセル９０を介してのみエミッタ電極８１に排出される。半導体装置１００においては、メインセル９０の両側に、導電に寄与しないサブセル９１が設けられているため、正孔に対する障壁が形成される。正孔に対する障壁は、メインセル９０の幅がより狭くなるほど高くなる。
【００２９】
これにより、ｐ形ベース層１６からエミッタ電極８１へ流れる正孔電流が少なくなる。その結果、相対的にｎ＋形エミッタ層１７を介した電子の注入量が多くなり、ｐ形ベース層１６の下側のｎ−形ベース層１３においてキャリア濃度が高くなる。このため、半導体装置１００のオン抵抗は低くなる。
【００３０】
しかし、半導体装置１００においては、上述したトレンチ２０、２３が設けられていない。その結果、導電体層３２、３５は、ｐ形拡散層１５の電位変動の影響を受け易くなる。すなわち、半導体装置１００では、ゲートミラー容量を低減させることができない。半導体装置１００では、導電体層３２、３５を０〜１５Ｖの範囲で駆動する場合、導電体層３２、３５の電位が０Ｖより低くなるアンダーシューティングが生じる可能性がある。
【００３１】
図３（ｂ）に、半導体装置１００のスイッチング動作に係るターンオフ波形を示す。横軸は、時間であり、縦軸は、電圧または電流値である。横軸および縦軸は、規格値である。  図３（ｂ）には、ゲート電極である導電体層３２、３５とエミッタ電極８１とのあいだの電圧Ｖｇｅと、コレクタ電極８０とエミッタ電極８１とのあいだの電圧Ｖｃｅと、コレクタ電極８０とエミッタ電極８１とのあいだに流れる電流値Ｉｃが示されている。
【００３２】
矢印Ａで示す時に、導電体層３２、３５にオフ信号（すなわち、０（Ｖ））が入力されると、Ｂ−Ｄ間のミラー期間を経て、矢印Ｄで示す時に導電体層３２、３５の電圧が０（Ｖ）に向かう。期間Ｂ−Ｃでは、コレクタ電圧Ｖｃｅおよび電流Ｉｃはほとんど変化しないが、期間Ｃ−Ｄでは、電圧Ｖｃｅは急激に上昇し、導電体層３２、３５の電圧Ｖｇｅが０（Ｖ）に向かうのと略同時に、電流値Ｉｃは急激に減少する。
【００３３】
すなわち、図３（ｂ）には半導体装置１００は、オン状態からオフ状態に切り替わる様子が示されている。ただし、半導体装置１００では、導電体層３２、３５の電圧が０（Ｖ）よりも小さくなるアンダーシューティングが生じる（付号１５０で示す部分）。これは、導電体層３２、３５と、ｐ形拡散層１５と、のあいだに絶縁膜３１、３４が形成されているものの、導電体層３２、３５の電位が容量結合によってサブセル９１のｐ形拡散層１５の電位変動の影響を受けるためである。従って、半導体装置１００では、ＩＥＧＴである半導体装置１００と外部に設けられる制御ＩＣとの間に結合回路が必要となり、高コストになる。
【００３４】
また、エミッタ電極８１へ流れる正孔の通路がＷｐしかなく狭いため、チャネル電流が遮断される時間Ｄにおいて、高い正孔電流がｐ形ベース層１６に流れる。これにより、ｎ＋形エミッタ層１７とｐ形ベース層１６とｎ−形ベース層１３とで構成される寄生バイポーラ素子（ｎｐｎトランジスタ）がオンしやすく（所謂、ラッチアップ現象の発生）、素子が破壊し易いという問題がある。
【００３５】
図４は、第２の比較例に係る半導体装置の要部断面模式図であり、（ａ）は、要部断面模式図、（ｂ）は、ターンオフ波形を説明する図である。
【００３６】
図４（ａ）に示す半導体装置２００においては、トレンチ２０、２３が設けられている。トレンチ２０内の導電体層２２と、トレンチ２３内の導電体層２５とは、図示しない配線を通じて、エミッタ電極８１に電気的に接続されている。但し、トレンチ２０と、トレンチ２３と、のあいだには、トレンチ３０のみが設けられている。すなわち、トレンチ２０と、トレンチ２３と、のあいだに、ゲート電極である導電体層３２のみが設けられている。ｎ＋形エミッタ層１７は、トレンチ３０の両側に設けられている。半導体装置２００において、ＭＯＳチャネルの数は、２個である。半導体装置２００の他の構成については、半導体装置１と同じである。
【００３７】
半導体装置２００のオン状態では、正孔は、ｐ形ベース層１６を通じて、メインセル９０を介してのみエミッタ電極８１に排出される。これにより、ｐ形ベース層１６からエミッタ電極８１へ流れる正孔電流が少なくなる。その結果、相対的にｎ＋形エミッタ層１７を介した電子の注入量が多くなり、ｐ形ベース層１６の下側のｎ−形ベース層１３においてキャリア濃度が高くなる。
【００３８】
また、半導体装置２００においては、スイッチング時において、サブセル９１のｐ形拡散層１５の電位変動は、導電体層２２および導電体層２５によってシールドされる。すなわち、ゲート電極である導電体層３２は、ｐ形拡散層１５の電位変動の影響を受け難く、ゲートミラー容量が大きく減少する。
【００３９】
図４（ｂ）に、半導体装置２００のスイッチング動作に係るターンオフ波形を示す。横軸は、時間であり、縦軸は、電圧または電流値である。横軸および縦軸は、規格値である。図４（ｂ）には、図３（ｂ）と同様に、半導体装置２００のオン状態からオフ状態に切り替わる様子が示されている。
【００４０】
半導体装置２００では、導電体層３２のアンダーシューティングが生じない。これは、導電体層２２および導電体層２５によるシールド効果によって、導電体層３２の電位がサブセル９１のｐ形拡散層１５の電位変動の影響を受け難いためである。従って、半導体装置２００では、ＩＥＧＴである半導体装置２００と外部に設けられる制御ＩＣとの間において結合回路を設ける必要ななく、低コストになる。
【００４１】
しかし、半導体装置２００の断面において、正孔が排出されるｐ形ベース層１６の数が２個であるのに対し、ｎ−形ベース層１３に電子を注入するチャネルの数は増えていない。このため、半導体装置２００では、正孔が半導体装置１００よりも多く排出されることになり、半導体装置２００においては、オン抵抗が上昇してしまう問題がある。
【００４２】
半導体装置２００では、ｐ形ベース層１６の幅が半導体装置１００の２倍になっているため、時間Ｄでｐ形ベース層１６に流れる正孔電流は、半導体装置１００よりも低くなり、寄生パイポーラ素子が作動し難くなる。
【００４３】
これに対し、半導体装置１では、破壊耐量を更に向上させ、且つオン抵抗も低くすることができる。  
図５は、第１の実施形態に係る半導体装置の作用効果を説明する図である。  
半導体装置１のエミッタ電極８１の電位を、例えば、接地電位とし、コレクタ電極８０に接地電位よりも高い電位を印加した状態で、導電体層３２、３５に閾値以上の電位を印加する。すると、ｐ形ベース層１６における絶縁膜３１、３４に接する領域にチャネルが形成される。これにより、メインセル９０のＭＯＳＦＥＴがオン状態となり、ｎ＋形エミッタ層１７からチャネルを介してｎ−形ベース層１３に電子が流れる（図中の矢印ｅ参照）。一方、ｐ形コレクタ層１１からｎ−形ベース層１３に正孔が流れる（矢印ｈ参照）。この結果、コレクタ電極８０と、エミッタ電極８１と、のあいだで、電流が流れる。
【００４４】
このとき、エミッタ電極８１は、メインセル９０のみに接続されており、サブセル９１には接続されていない。ｎ−形ベース層１３内の正孔は、上述したｐ形ベース層１６を介してのみエミッタ電極８１に排出される。半導体装置１においては、導電に寄与しないサブセル９１が設けられているため、正孔に対する障壁が形成される。その結果、相対的にｎ＋形エミッタ層１７を介した電子の注入量が多くなり、ｐ形ベース層１６の下側のｎ−形ベース層１３のキャリア濃度が高くなる。
【００４５】
さらに、半導体装置１の断面において、正孔が排出されるｐ形ベース層１６の幅を半導体装置２００に比べ１．５倍に増加させて寄生バイポーラ素子の動作をより抑制していることに加え、ｎ−形ベース層１３に電子を注入するチャネルを半導体装置２００の２倍に増加させている。  
すなわち、半導体装置１の断面では、ｐ形ベース層１６より排出される正孔電流よりも、ｎ−形ベース層１３に電子を注入するためのチャネル電流をより多く増やしている。これにより、半導体装置１は、より破壊し難く且つオン抵抗が低くなる。
【００４６】
ここで、複数のトレンチ３０、３３のそれぞれが互いに対向する方向に略垂直な方向のチャネルの幅をＷｎ、複数のトレンチ３０、３３のそれぞれが互いに対向する方向のｐ形ベース層１６の幅をＷｐとする。すると、半導体装置２００では、メインセル９０の単位面積あたりのチャネル長（以下、単に「割合」と記す。）は、１／Ｗｐ（＝Ｗｎ/（Ｗｎ×Ｗｐ））になる。
【００４７】
半導体装置のオン抵抗をより低減させるには、その割合がより高くなることが望ましい。その理由は、その割合がより高くなるほど、ｎ−形ベース層１３に注入される電子の量が増えるか、あるいはｐ形ベース層１６から排出される正孔の量が抑えられるからである。
【００４８】
特に、ＭＯＳチャネルは、複数のトレンチ３０、３３のそれぞれが互いに対向する方向に略垂直な方向にストライプ状に形成されるため、１つでも多くのチャネル数を増加させたほうがｎ−形ベース層１３に注入される電子の量が顕著に増加する。
【００４９】
半導体装置１では、その割合は、４／３Ｗｐになる。すなわち、半導体装置１の割合は、半導体装置２００の割合の（４／３）倍になる。このため、半導体装置１においては、オン抵抗が半導体装置２００に比べより低くなる。半導体装置１においては、正孔の排出分を上回る電子の注入分を形成して、オン抵抗をさらに低減させている。
【００５０】
また、半導体装置１においては、導電体層３２および導電体層３５の両側に設けられた導電体層２２、２５がエミッタ電極８１に接続されている。このため、スイッチング時において、ｐ形拡散層１５の電位は、導電体層２２、２５によってシールドされる。すなわち、半導体装置１の導電体層３２、３５は、ｐ形拡散層１５の電位変動の影響を受け難く、ゲートミラー容量が大きく減少する。このため、半導体装置１のスイッチング動作では、導電体層３２、３５のアンダーシューティングが抑制される。これにより、半導体装置１においては、ＩＥＧＴである半導体装置１と外部に設けられる制御ＩＣの間に結合回路を設ける必要がなく、低コストになる。
【００５１】
このように、半導体装置１においては、低コストで破壊に強く、且つオン抵抗がより低くなる。
【００５２】
（第２の実施形態）  
図６は、第２の実施の形態に係る半導体装置の要部断面模式図である。  
図６に示す半導体装置２は、逆導通型の電力用半導体装置（例えば、ＲＣ（Reverse Conducting）−ＩＥＧＴ）である。半導体装置２では、コレクタ電極８０の上に、ｐ形コレクタ層１１が選択的に設けられている。例えば、メインセル９０においては、コレクタ電極８０の上に、ｐ形コレクタ層１１が選択的に開口され、この開口においてｎ形バッファ層１２と、コレクタ電極８０と、が接続している。すなわち、ｐ形コレクタ層１１の一部が取り除かれ、第１の主電極であるコレクタ電極８０がｐ形コレクタ層１１を介さず、ｎ−形ベース層１３に接続された部分がある。
【００５３】
半導体装置２においても、複数のトレンチ３０、３３のそれぞれが互いに対向する方向の断面において、ＭＯＳチャネルの数は、４個であり、ｐ形ベース層１６の数は、３個である。
【００５４】
このような半導体装置２においても、半導体装置１と同様の作用効果を有する。すなわち、半導体装置１と同様に、半導体装置２においては、導電に寄与しないサブセル９１が設けられているため、正孔に対する障壁が形成される。その結果、相対的にｎ＋形エミッタ層１７を介した電子の注入量が多くなり、ｐ形ベース層１６の下側のｎ−形ベース層１３のキャリア濃度が高くなる。
【００５５】
さらに、半導体装置２の断面において、正孔が排出されるｐ形ベース層１６の幅を半導体装置２００に比べ１．５倍に増加させて寄生バイポーラ素子の動作をより抑制していることに加え、ｎ−形ベース層１３に電子を注入するチャネルを半導体装置２００の２倍に増加させている。
【００５６】
すなわち、半導体装置２の断面では、ｐ形ベース層１６より排出される正孔電流よりも、ｎ−形ベース層１３に電子を注入するためのチャネル電流をより多く増やしている。これにより、半導体装置２は、より破壊し難く且つオン抵抗が低くなる。
【００５７】
また、半導体装置２においては、導電体層３２および導電体層３５の両側に設けられた導電体層２２、２５がエミッタ電極８１に接続されている。このため、スイッチング時において、ｐ形拡散層１５の電位は、導電体層２２、２５によってシールドされる。すなわち、半導体装置２の導電体層３２、３５は、ｐ形拡散層１５の電位変動の影響を受け難く、ゲートミラー容量が大きく減少する。このため、半導体装置２のスイッチング動作では、導電体層３２、３５のアンダーシューティングが抑制される。これにより、半導体装置２においては、ＩＥＧＴである半導体装置１と外部に設けられる制御ＩＣの間に結合回路を設ける必要がなく、低コストになる。
【００５８】
それに加えて半導体装置２においては、ｎ−形ベース層１３がコレクタ電極８０に接続されているために、コレクタ電極８０の電位を、例えば、接地電位とし、エミッタ電極８１に接地電位よりも高い電位を印加した場合（順バイアス）、エミッタ電極８１から、ｐ形ベース層１６、ｎ−形ベース層１３、コレクタ電極８０を通じて電流を流すことができる。
【００５９】
すなわち、半導体装置２のメインセル９０においては、ＭＯＳＦＥＴのほか、ダイオードが内蔵されている。例えば、メインセル９０には、コレクタ電極８０の上に、ｎ−形ベース層１３が設けられ、ｎ−形ベース層１３の上にｐ形ベース層１６が設けられている。ｐ形ベース層１６には、エミッタ電極８１が接続されている。すなわち、エミッタ電極８１をアノード、コレクタ電極８０をカソードとした場合、アノード・カソード間にｐｎダイオードが形成されている。
【００６０】
内蔵ダイオードにおいては、メインセル９０の幅をサブセル９１の幅より小さくすることにより、その面積をより小さくすることができる。このような構造によれば、アノード側からの正孔注入がより抑制され、順バイアスから逆バイアスに切り換えても、逆回復電流が減少し、ダイオードの応答性（レスポンス）が向上する。
【００６１】
以上、具体例を参照しつつ本発明の実施形態について説明した。しかし、本発明はこれらの具体例に限定されるものではない。すなわち、これら具体例に、当業者が適宜設計変更を加えたものも、本発明の特徴を備えている限り、本発明の範囲に包含される。
【００６２】
また、前述した各実施形態が備える各要素は、技術的に可能な限りにおいて複合させることができ、これらを組み合わせたものも本発明の特徴を含む限り本発明の範囲に包含される。  
また、本実施の形態では、ｐ形を第１導電形とし、ｎ形を第２導電形とした場合について説明したが、ｎ形を第１導電形とし、ｐ形を第２導電形とする構造についても実施の形態に含まれ、同様の効果を得る。その他、本発明はその要旨を逸脱しない範囲で種々変形して実施できる。
【００６３】
その他、本発明の思想の範疇において、当業者であれば、各種の変更例および修正例に想到し得るものであり、それら変更例および修正例についても本発明の範囲に属するものと了解される。
【００６４】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００６５】
１、２，１００、２００ 半導体装置
１１ ｐ形コレクタ層
１３ ｎ−形ベース層
１５ ｐ形拡散層
１６ ｐ形ベース層
１７ ｎ＋形エミッタ層
２０、２３ トレンチ（第１トレンチ）
２１、２４ 絶縁膜
２２、２５ 導電体層
３０、３３ トレンチ（第２トレンチ）
３１、３４ 絶縁膜
３２、３５ 導電体層
７０ 絶縁層
８０ コレクタ電極（第１主電極）
８１ エミッタ電極（第２主電極）
９０ メインセル
９１ サブセル
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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