(57)【要約】【課題】設計工数を増大させることなく消費電力の増大を抑制することが可能なソースドライバを提供すること。【解決手段】本発明にかかるソースドライバは、表示パネルのデータラインを駆動するソースドライバであって、自己の動作制御に用いられる複数の制御信号のうち少なくとも極性制御信号及びスタートパルス信号を重畳した重畳信号ＯＵＴ１が外部から入力されているか否かを判定するチップ判定回路２７と、チップ判定回路２７により重畳信号ＯＵＴ１が外部から入力されていると判定された場合には、重畳信号ＯＵＴ１に基づいて極性制御信号及びスタートパルス信号を識別するＰＯＬ／ＳＴＨ識別回路２１と、次段のソースドライバの動作制御に用いられる複数の制御信号のうち極性制御信号及びスタートパルス信号を重畳した重畳信号ＯＵＴ２を生成し、次段のソースドライバに対して出力するＰＯＬ／ＳＴＨマージ回路２４と、を備える。【選択図】図２
2012163734.tif 000002
【特許請求の範囲】
【請求項１】
表示パネルのデータラインを駆動するソースドライバであって、
自己の動作制御に用いられる複数の制御信号のうち少なくとも第１及び第２制御信号を重畳した第１重畳信号が外部から入力されているか否かを判定するチップ判定回路と、
前記チップ判定回路により前記第１重畳信号が外部から入力されていると判定された場合には、当該第１重畳信号に基づいて前記第１及び第２制御信号を識別する識別回路と、
次段のソースドライバの動作制御に用いられる複数の制御信号のうち前記第１及び第２制御信号に対応する第３及び第４制御信号を重畳した第２重畳信号を生成し、当該次段のソースドライバに対して出力する重畳回路と、を備えたソースドライバ。
【請求項２】
外部からの前記第１重畳信号と、外部からの前記第１制御信号と、のいずれか一方をチップ判定回路による判定結果に基づいて出力する第１セレクタと、
前記第１セレクタの出力信号に基づいて前記第１制御信号を検出し、前記第３制御信号として所定間隔のパルス信号を生成する第１パルス信号生成部と、をさらに備えた請求項１に記載のソースドライバ。
【請求項３】
前記識別回路により前記第２制御信号成分が抽出された信号と、前記第２制御信号としてのリセット信号と、のいずれか一方を前記チップ判定回路による判定結果に基づいて出力する第２セレクタと、
前記第２セレクタの出力信号に基づいて前記第２制御信号を検出し、前記第４制御信号として所定間隔のパルス信号を生成する第２パルス信号生成部と、をさらに備えた請求項１又は２に記載のソースドライバ。
【請求項４】
前記第１及び第２制御信号は、それぞれ極性制御信号及びスタートパルス信号であることを特徴とする請求項１〜３のいずれか一項に記載のソースドライバ。
【請求項５】
前記第３及び第４制御信号は、それぞれ次段のソースドライバに用いられる極性制御信号及びスタートパルス信号であることを特徴とする請求項１〜４のいずれか一項に記載のソースドライバ。
【請求項６】
表示パネルと、
前記表示パネルの複数のデータラインを駆動する縦続接続された複数の請求項１〜５のいずれか一項に記載されたソースドライバと、
前記表示パネルの複数のゲートラインを駆動する複数のゲートドライバと、
前記複数のソースドライバ及び複数のゲートドライバを少なくとも制御するコントローラと、を備えた表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ソースドライバ及びそれを備えた表示装置に関する。
【背景技術】
【０００２】
液晶表示装置等の表示装置において、ｍｉｎｉ−ＬＶＤＳインターフェース等のインターフェース技術は、電波放射（ＥＭＩ：Ｅｌｅｃｔｒｏｍａｇｎｅｔｉｃ  Ｉｎｔｅｒｆｅｒｅｎｃｅ）低減や、ソースドライバと当該ソースドライバを駆動するコントローラとの間を接続するバス幅（信号線数）の縮小、を目的として開発されたものである。
【０００３】
上記のようなインターフェース技術を用いた場合でも、高解像度の表示装置では、表示パネル上に配線されたデータライン等の信号線数が多いため、これら信号線を駆動するソースドライバの数も多くなり、その結果、ＥＭＩや消費電力が増大してしまう可能性がある。したがって、ソースドライバの数が増加した場合でも、可能な限りＥＭＩや消費電力の増大を抑制することが求められている。
【０００４】
また、テレビやＰＣモニタ等では、デザイン的な理由や製造コスト抑制のため、液晶パネル等の表示パネルにおいて狭額縁化が進んでいる。
【０００５】
このような要求に対する解決策が、特許文献１に開示されている。図１０は、特許文献１に開示されたディスプレイ装置（表示装置）内のソースドライバ群を示す図である。
【０００６】
図１０に示すように、３つのバス４０１〜４０３は、タイミングコントローラ（図示せず）３２０と第１ソースドライバ３１１との間に接続され、３つのバス４０４〜４０６は、タイミングコントローラ３２０と第２ソースドライバ３１５との間に接続され、３つのバス４０７〜４０９は、第１ソースドライバ３１１と第３ソースドライバ３１２との間に接続され、３つのバス４１０〜４１２は、第２ソースドライバ３１５と第４ソースドライバ３１６との間に接続されている。
【０００７】
各バス４０１，４０７は、クロック信号ＣＬＫＲを伝送するためのバスであり、各バス４０４，４１０は、クロック信号ＣＬＫＬを伝送するためのバスであり、各バス４０２，４０８は、動作制御信号ＣＤＩＯＲを伝送するためのバスであり、各バス４０５，４１１は、動作制御信号ＣＤＩＯＬを伝送するためのバスである。
【０００８】
また、各バス４０３，４０６，４０９及び４１２は、ディスプレイデータＤＡＴＡＲ，ＤＡＴＡＬ，ＤＡＴＡＲ１，ＤＡＴＡＬ１を対応するソースドライバ３１１，３１５，３１２，３１６に伝送するためのバスとしても使われる。ここで、各バス４０３，４０６，４０９，４１２は、複数のデータラインを備えている。
【０００９】
各ソースドライバ３１１，３１２，３１５，３１６は、所定区間の間にタイミングコントローラから第２バス４０２，４０５に伝送された信号の論理状態とデータバス４０３，４０６を構成する複数のデータラインのうち第１データラインに伝送された信号の論理状態との組み合わせに基づいてデータ開始信号とロード信号とをそれぞれ認識している。
【００１０】
また、タイミングコントローラ３２０は、所定区間の間に極性制御信号ＰＯＬを、各データバス４０３，４０６を構成する複数のデータラインのうち第２データラインに出力する。すなわち、極性制御信号ＰＯＬは、ディスプレイデータが伝送されていない区間に載せられてソースドライバに伝送される。
【００１１】
このように、図１０に示すバス構造のディスプレイ装置は、ソースドライバ間のバス幅（信号線数）を減少させることにより、ＥＭＩや消費電量の増大を抑制している。
【先行技術文献】
【特許文献】
【００１２】
【特許文献１】特開２００５−２０２４０８号公報
【発明の概要】
【発明が解決しようとする課題】
【００１３】
しかし、特許文献１に開示されたディスプレイ装置（表示装置）の場合、ソースドライバ間のバス幅（信号線数）を減らすために、タイミングコントローラ（コントローラ）の構成を変更する必要がある。
【００１４】
つまり、このタイミングコントローラは、例えば、ディスプレイデータが伝送されていない区間に、各データバス４０３，４０６を構成する複数のデータラインのうち第２データラインに極性制御信号ＰＯＬを載せて伝送する構成に変更する必要がある。
【００１５】
このように、従来技術のソースドライバ及びそれを備えた表示装置では、ソースドライバ間の信号線数を減らすためにタイミングコントローラの構成を変更する必要があった。また、この従来技術では、タイミング制御も複雑であった。これらの理由により、従来技術では、設計工数が増大するという問題があった。
【課題を解決するための手段】
【００１６】
本発明にかかるソースドライバは、表示パネルのデータラインを駆動するソースドライバであって、自己の動作制御に用いられる複数の制御信号のうち少なくとも第１及び第２制御信号を重畳した第１重畳信号が外部から入力されているか否かを判定するチップ判定回路と、前記チップ判定回路により前記第１重畳信号が外部から入力されていると判定された場合には、当該第１重畳信号に基づいて前記第１及び第２制御信号を識別する識別回路と、次段のソースドライバの動作制御に用いられる複数の制御信号のうち前記第１及び第２制御信号に対応する第３及び第４制御信号を重畳した第２重畳信号を生成し、当該次段のソースドライバに対して出力する重畳回路と、を備える。
【００１７】
上述のような回路構成により、コントローラの構成を変更することなく、ソースドライバ間の信号線数を減らすことができるため、設計工数を増大させることなく消費電力等の増大を抑制することができる。
【発明の効果】
【００１８】
本発明により、設計工数を増大させることなく消費電力等の増大を抑制することが可能なソースドライバ及びそれを備えた表示装置を提供することができる。
【図面の簡単な説明】
【００１９】
【図１】本発明の実施の形態１にかかるソースドライバ群を示す図である。
【図２】本発明の実施の形態１にかかるソースドライバ１，２を示すブロック図である。
【図３Ａ】本発明の実施の形態１にかかるソースドライバ１の動作を示すタイミングチャートである。
【図３Ｂ】本発明の実施の形態１にかかるソースドライバ２の動作を示すタイミングチャートである。
【図４】本発明の実施の形態１にかかるソースドライバ１に設けられたＰＯＬ／ＳＴＨ識別回路、ＰＯＬ読込み＆保持回路及びＰＯＬ／ＳＴＨマージ回路の回路構成を示す図である。
【図５】本発明の実施の形態１にかかるソースドライバ２に設けられたＰＯＬ／ＳＴＨ識別回路、ＰＯＬ読込み＆保持回路及びＰＯＬ／ＳＴＨマージ回路の回路構成を示す図である。
【図６】本発明の実施の形態１にかかるセレクトパルス生成回路の回路構成を示す図である。
【図７】本発明の実施の形態１にかかるセレクトパルス生成回路の動作を示すタイミングチャートである。
【図８】本発明の実施の形態１にかかるチップ判定回路の回路構成を示す図である。
【図９】本発明の実施の形態１にかかるチップ判定回路の動作を示すタイミングチャートである。
【図１０】従来技術のソースドライバ群を示す図である。
【発明を実施するための形態】
【００２０】
以下、図面を参照しつつ、本発明の実施の形態について説明する。なお、図面は簡略的なものであるから、この図面の記載を根拠として本発明の技術的範囲を狭く解釈してはならない。また、同一の要素には、同一の符号を付し、重複する説明は省略する。
【００２１】
実施の形態１
図１は、本発明の実施の形態１にかかるソースドライバ群を示す図である。このソースドライバ群は、駆動回路として液晶表示装置等の表示装置に設けられ、ソースドライバ群の駆動を制御しているコントローラの構成を変更することなく、ソースドライバ間の信号線数を減らすことができることを特徴とする。それにより、設計工数が増大することなく消費電力やＥＭＩの増大が抑制される。以下、具体的に説明する。
【００２２】
本実施の形態にかかるソースドライバ群は、上述のように、液晶表示装置等の表示装置に設けられる。表示装置は、一般的に、表示パネル（不図示）、ソースドライバ群（図１）、ゲートドライバ群（不図示）、コントローラ（不図示）及び電源（不図示）等によって構成される。表示パネルは、格子状に形成された複数のデータライン及び複数のゲートラインと、マトリクス状に配列された複数の画素電極と、データラインと対応する画素電極との間にそれぞれ接続された複数の薄膜トランジスタ（以下、単にＴＦＴと称す）と、を有する。なお、各ＴＦＴでは、ゲート電極が対応するゲートラインに接続され、ソース電極が対応するデータラインに接続され、ドレイン電極が対応する画素電極に接続される。
【００２３】
（コントローラ）
コントローラは、外部から水平同期信号、垂直同期信号及び表示データを受信し、これらに基づいてゲートドライバ群及びソースドライバ群の駆動を制御する。例えば、コントローラは、ソースドライバ群に対して、クロック信号（差動信号）ＣＬＫ、表示データ（差動信号）ＤＡＴＡ、ストローブ信号ＳＴＢ及び極性制御信号ＰＯＬを出力する。なお、表示データＤＡＴＡの極性は、極性制御信号ＰＯＬに基づいて決定される。
【００２４】
（ソースドライバ群）
ソースドライバ群は、図１に示すように複数のソースドライバによって構成され、表示パネル上の複数のデータラインを駆動する。例えば、ソースドライバ間のインターフェースには、ｍｉｎｉ−ＬＶＤＳ等のインターフェース技術が採用されている。なお、図１には３個のソースドライバ１〜３のみを図示しているが、その他のソースドライバもソースドライバ１〜３と同様の回路構成である。ソースドライバ１は、コントローラ（不図示）から出力されたクロック信号ＣＬＫ、表示データＤＡＴＡ、ストローブ信号ＳＴＢ及び極性制御信号ＰＯＬを入力し、クロック信号ＣＬＫ１、データＤＡＴＡ１、ストローブ信号ＳＴＢ１及び重畳信号ＯＵＴ１を出力する。ソースドライバ２は、ソースドライバ１から出力されたクロック信号ＣＬＫ１、データＤＡＴＡ１、ストローブ信号ＳＴＢ１及び重畳信号ＯＵＴ１を入力し、クロック信号ＣＬＫ２、データＤＡＴＡ２、ストローブ信号ＳＴＢ２及び重畳信号ＯＵＴ２を出力する。ソースドライバ３は、ソースドライバ２から出力されたクロック信号ＣＬＫ２、データＤＡＴＡ２、ストローブ信号ＳＴＢ２及び重畳信号ＯＵＴ２を入力し、クロック信号ＣＬＫ３、データＤＡＴＡ２、ストローブ信号ＳＴＢ３及び重畳信号ＯＵＴ３を出力する。
【００２５】
（ゲートドライバ群）
ゲートドライバ群は、複数のゲートドライバによって構成され、表示パネルの複数のゲートラインを連続的に駆動する。
【００２６】
（電源）
電源は、表示パネルを駆動するために必要な電圧と多様な電圧レベル、例えば、グレイスケール電圧とを発生させ、発生した電圧を表示パネル、ソースドライバ群及びゲートドライバ群に対して出力する。
【００２７】
表示装置において、ゲートドライバ群から各ゲートラインにはパルス状の走査信号が供給され、ゲートラインに供給された走査信号がオンレベルの場合、そのゲートラインに接続されているＴＦＴが全てターンオンする。また、ソースドライバ群から各ソースラインには表示データに基づく画像信号が供給され、ターンオンしたＴＦＴを介してこれら画像信号が画素電極に供給される。その後、走査信号がオフしてＴＦＴがターンオフすると、供給された画素信号にＴＦＴのフィードスルーによるオフセット電圧を加えた画素電圧が、次のフレームのゲートラインに走査信号が供給されるまでの間、液晶容量や補助容量等の画素容量によって保持される。そして、各ゲートラインに順次走査信号を供給することにより、全ての画素電極に所定の画像信号が供給され、フレーム周期で画像信号の書き換えを行うことにより画像を表示することができる。
【００２８】
（ソースドライバ群の詳細）
次に、ソースドライバ群についてさらに具体的に説明する。図２は、ソースドライバ群の一部を構成するソースドライバ１、２のブロック図である。なお、図２は、各ソースドライバの特徴的部分を図示しており、表示パネルのデータラインを駆動する回路部分については本実施の形態の特徴的部分でないため図示していない。
【００２９】
ソースドライバ１は、ＰＯＬ／ＳＴＨ識別回路（識別回路）１１と、シフト部１２と、ＰＯＬ読込み＆保持回路１３と、ＰＯＬ／ＳＴＨマージ回路（重畳回路）１４と、ＣＬＫ最適化回路１５と、ＳＴＢ最適化回路１６と、チップ判定回路１７（不図示）と、を備える。また、ソースドライバ２は、ＰＯＬ／ＳＴＨ識別回路（識別回路）２１と、シフト部２２と、ＰＯＬ読込み＆保持回路２３と、ＰＯＬ／ＳＴＨマージ回路（重畳回路）２４と、ＣＬＫ最適化回路２５と、ＳＴＢ最適化回路２６と、チップ判定回路２７（不図示）と、を備える。
【００３０】
ソースドライバ１において、ＰＯＬ／ＳＴＨ識別回路１１は、高電位側電源電圧ＶＤＤ、クロック信号ＣＬＫ及びストローブ信号ＳＴＢを入力し、シフト部１２及びＰＯＬ読込み＆保持回路１３に対してそれぞれ信号を出力する。シフト部１２は、ＰＯＬ／ＳＴＨ識別回路１１からの信号に加えてリセット信号ＲＥＳＥＴ及びクロック信号ＣＬＫをさらに入力し、信号Ｂ（スタートパルス信号ＳＴＨ１成分）をＰＯＬ／ＳＴＨマージ回路１４に対して出力する。ＰＯＬ読込み＆保持回路１３は、ＰＯＬ／ＳＴＨ識別回路１１からの信号に加えて極性制御信号ＰＯＬ、ストローブ信号ＳＴＢ及びクロック信号ＣＬＫをさらに入力し、信号Ａ（極性制御信号ＰＯＬ成分）をＰＯＬ／ＳＴＨマージ回路１４に対して出力する。ＰＯＬ／ＳＴＨマージ回路１４は、信号Ａ、信号Ｂに加えてクロック信号ＣＬＫをさらに入力し、重畳信号ＯＵＴ１を出力する。ＣＬＫ最適化回路１５は、クロック信号ＣＬＫのタイミングを調整してクロック信号ＣＬＫ１として出力する。ＳＴＢ最適化回路１６は、ストローブ信号ＳＴＢのタイミングを調整してストローブ信号ＳＴＢ１として出力する。なお、図示していないが、チップ判定回路１７は、判定信号を生成し、それぞれＰＯＬ／ＳＴＨ識別回路１１、シフト部１２及びＰＯＬ読込み＆保持回路１３に対して出力する。
【００３１】
ソースドライバ２において、ＰＯＬ／ＳＴＨ識別回路２１は、重畳信号ＯＵＴ１、クロック信号ＣＬＫ１及びストローブ信号ＳＴＢ１を入力し、シフト部２２に対して信号Ｅ（スタートパルス信号ＳＴＨ１成分）を出力するとともに、ＰＯＬ読込み＆保持回路２３に対して信号を出力する。シフト部２２は、ＰＯＬ／ＳＴＨ識別回路２１からの信号Ｅに加えてリセット信号ＲＥＳＥＴ及びクロック信号ＣＬＫ１をさらに入力し、信号Ｆ（スタートパルス信号ＳＴＨ２）をＰＯＬ／ＳＴＨマージ回路２４に対して出力する。ＰＯＬ読込み＆保持回路２３は、ＰＯＬ／ＳＴＨ識別回路２１からの信号に加えてストローブ信号ＳＴＢ１、クロック信号ＣＬＫ１及び高電位側電源電圧ＶＤＤにプルアップされた信号を入力し、信号Ｄ（極性制御信号ＰＯＬ成分）をＰＯＬ／ＳＴＨマージ回路２４に対して出力する。ＰＯＬ／ＳＴＨマージ回路２４は、信号Ｄ、信号Ｆに加えてクロック信号ＣＬＫ１をさらに入力し、重畳信号ＯＵＴ２を出力する。ＣＬＫ最適化回路２５は、クロック信号ＣＬＫ１のタイミングを調整してクロック信号ＣＬＫ２として出力する。ＳＴＢ最適化回路２６は、ストローブ信号ＳＴＢ１のタイミングを調整してストローブ信号ＳＴＢ２として出力する。なお、図示していないが、チップ判定回路２７は、判定信号を生成し、それぞれＰＯＬ／ＳＴＨ識別回路２１、シフト部２２及びＰＯＬ読込み＆保持回路２３に対して出力する。
【００３２】
（ソースドライバ群の詳細及び動作）
ソースドライバ１，２の詳細な回路構成及び動作について、図３Ａ、図３Ｂ、図４及び図５を用いて説明する。図３Ａ及び図３Ｂは、それぞれソースドライバ１，２の動作を示すタイミングチャートである。図４は、ソースドライバ１に含まれるＰＯＬ／ＳＴＨ識別回路１１、シフト部１２、ＰＯＬ読込み＆保持回路１３、ＰＯＬ／ＳＴＨマージ回路１４及びチップ判定回路１７の回路構成を示す図である。図５は、ソースドライバ２に含まれるＰＯＬ／ＳＴＨ識別回路２１、シフト部２２、ＰＯＬ読込み＆保持回路２３、ＰＯＬ／ＳＴＨマージ回路２４及びチップ判定回路２７の回路構成を示す図である。
【００３３】
図４に示すように、ＰＯＬ／ＳＴＨ識別回路１１は、セレクトパルス生成回路１１１と論理積回路（以下、単にＡＮＤと称す）１１２とを有する。シフト部１２は、セレクタ（第２セレクタ）１２１とシフトレジスタ（第２パルス信号生成部）１２２とを有する。ＰＯＬ読込み＆保持回路１３は、セレクタ（第１セレクタ）１３２と、縦続接続された複数のフリップフロップ（以下、単にＦＦと称す）１３３と、インバータ（以下、単にＩＮＶと称す）１３４と、論理和回路（以下、単にＯＲと称す）１３５と、を有する。なお、複数のＦＦ１３３とＩＮＶ１３４とＯＲ１３５とにより第１パルス信号生成部が構成される。ＰＯＬ／ＳＴＨマージ回路１４は、ＯＲ１４１と、ＦＦ１４２と、を有する。なお、本実施の形態では、シフト部１２がシフトレジスタ１２２を有する回路構成の場合を例に説明するが、シフトレジスタ１２２に代えてカウンタ回路を有する回路構成にも適宜変更可能である。
【００３４】
ＰＯＬ／ＳＴＨ識別回路１１において、セレクトパルス生成回路１１１は、ストローブ信号ＳＴＢ、クロック信号ＣＬＫ及びチップ判定回路１７からの判定信号を入力し、セレクトパルス信号を出力する。なお、後述するが、チップ判定回路１７は、ソースドライバ１が１チップ目（１段目）のソースドライバであるため、Ｈレベルの判定信号を出力する。それにより、セレクトパルス生成回路１１１は、Ｌレベルのセレクトパルス信号を出力し続ける。なお、セレクトパルス生成回路１１１の詳細については後述する。ＡＮＤ１１２は、高電位側電源電圧ＶＤＤとセレクトパルス信号との論理積を出力する。さらに、ＰＯＬ／ＳＴＨ識別回路１１は、高電位側電源電圧ＶＤＤをそのまま出力する。
【００３５】
ＰＯＬ読込み＆保持回路１３において、セレクタ１３２は、極性制御信号ＰＯＬ及び高電位側電源電圧ＶＤＤ（ＰＯＬ／ＳＴＨ識別回路１１の出力信号）のいずれかを、チップ判定回路１７からの判定信号に基づいて選択的に出力する。ここで、セレクタ１３２は、判定信号がＨレベルであるため極性制御信号ＰＯＬを選択して出力する。複数のＦＦ１３３のうち初段のＦＦは、ストローブ信号ＳＴＢの立ち上がりに同期して極性制御信号ＰＯＬを検出し次段のＦＦに対して出力する。２段目以降のＦＦは、クロック信号ＣＬＫの立ち上がりに同期して前段のＦＦの出力を検出し出力する。ＯＲ１３５は、複数のＦＦ１３３のうち、初段のＦＦの出力信号と、最終段のＦＦの出力信号をＩＮＶ１３４によって論理反転した信号と、の論理和を信号Ａとして出力する。なお、信号Ａは、次段のソースドライバ２に用いられる極性制御信号ＰＯＬの成分を有する。
【００３６】
ここで、２段目〜最終段のＦＦ１３３の個数は、例えば、２０個である。この場合、信号Ａは、極性制御信号ＰＯＬがＨレベルの期間中（時刻ｔ１〜ｔ１２）においてストローブ信号ＳＴＢの立ち上がりに同期して立ち上がり（時刻ｔ１）、２０クロックサイクル経過後に立ち下がる（時刻ｔ３）。他方、極性制御信号ＰＯＬがＬレベルの期間中（時刻ｔ１２以降）では、ストローブ信号ＳＴＢが再び立ち上がったとしても信号ＡはＬレベルを維持する。なお、信号ＡがＨレベルを示す期間は、２０クロックサイクルに限定されず、次段のソースドライバ２が極性制御信号ＰＯＬを認識できる程度に十分な期間であればよく、さらに、信号Ａが信号Ｂの立ち上がり前に立ち下がっていれば良い。
【００３７】
シフト部１２において、セレクタ１２１は、ＡＮＤ１１２の出力信号及びリセット信号ＲＥＳＥＴのいずれかを、チップ判定回路１７からの判定信号に基づいて選択的に出力する。ここで、セレクタ１２１は、判定信号がＨレベルであるためリセット信号ＲＥＳＥＴを選択して出力する。シフトレジスタ１２２は、信号ＲＥＳＥＴをソースドライバ１におけるスタートパルス信号として、所定の期間経過後にパルス形状の信号Ｂを出力する（時刻ｔ６〜ｔ８及び時刻ｔ１５〜ｔ１７）。なお、信号Ｂは、次段のソースドライバ２に用いられるスタートパルス信号ＳＴＨ１の成分を有する。
【００３８】
ＰＯＬ／ＳＴＨマージ回路１４において、ＯＲ１４１は、信号Ａ及び信号Ｂの論理和を信号Ｃとして出力する。そのため、信号Ｃは、次段のソースドライバ２に用いられるスタートパルス信号ＳＴＨ１及び極性制御信号ＰＯＬの各成分をいずれも有する。言い換えると、信号Ｃは、スタートパルス信号ＳＴＨ１及び極性制御信号ＰＯＬが重畳された信号である。本実施の形態では、このような信号を重畳信号と称している。ＦＦ１４２は、クロック信号ＣＬＫの立ち上がりに同期して信号Ｃを検出し重畳信号ＯＵＴ１として出力する。つまり、ＰＯＬ／ＳＴＨマージ回路１４は、信号Ｃを生成して１クロックサイクル経過後に重畳信号ＯＵＴ１として出力する。
【００３９】
ＣＬＫ最適化回路１５及びＳＴＢ最適化回路１６は、重畳信号ＯＵＴ１の出力タイミングに合わせるように、それぞれクロック信号ＣＬＫ及びストローブ信号ＳＴＢのタイミングを調整し、それぞれクロック信号ＣＬＫ１及びストローブ信号ＳＴＢ１として出力する。例えば、ＳＴＢ最適化回路１６は、ストローブ信号ＳＴＢを１クロックサイクル経過後にストローブ信号ＳＴＢ１として出力する。
【００４０】
図５に示すＰＯＬ／ＳＴＨ識別回路２１、シフト部２２、ＰＯＬ読込み＆保持回路２３、ＰＯＬ／ＳＴＨマージ回路２４及びチップ判定回路２７は、それぞれ図４に示すＰＯＬ／ＳＴＨ識別回路１１、シフト部１２、ＰＯＬ読込み＆保持回路１３、ＰＯＬ／ＳＴＨマージ回路１４及びチップ判定回路１７と同様の回路構成であるが、信号の入出力関係が異なる。以下では、相違点のみ説明する。
【００４１】
ＰＯＬ／ＳＴＨ識別回路２１において、セレクトパルス生成回路２１１は、ストローブ信号ＳＴＢ１、クロック信号ＣＬＫ１及びチップ判定回路２７からの判定信号を入力し、セレクトパルス信号を出力する。なお、後述するが、チップ判定回路２７は、ソースドライバ２が２チップ目（２段目）以降のソースドライバであるため、Ｌレベルの判定信号を出力する。それにより、セレクトパルス生成回路２１１は、セレクトパルス信号を、ストローブ信号ＳＴＢ１の立ち上がりに同期して立ち下げ（時刻ｔ２、ｔ１３）、例えば３０クロックサイクル経過後に立ち上げる（時刻ｔ５、ｔ１４）。なお、セレクトパルス生成回路２１１の詳細については後述する。ＡＮＤ２１２は、前段のソースドライバ１からの重畳信号ＯＵＴ１とセレクトパルス信号との論理積を信号Ｅとして出力する。ここで、重畳信号ＯＵＴ１は、極性制御信号ＰＯＬ成分として、ストローブ信号ＳＴＢ１の立ち上がりから２０クロックサイクル経過するまでの期間中（時刻ｔ２〜ｔ４）、Ｈレベルを示している。一方、セレクトパルス信号は、ストローブ信号ＳＴＢ１の立ち上がりから３０クロックサイクル経過するまでの期間中（時刻ｔ２〜ｔ５、時刻ｔ１３〜ｔ１４）、Ｌレベルを示している。したがって、ＡＮＤ２１２は、重畳信号ＯＵＴ１のうち、極性制御信号ＰＯＬ成分を含まずスタートパルス信号ＳＴＨ１成分のみ含むパルス形状の出力信号Ｅを出力する（時刻ｔ７〜ｔ９及び時刻ｔ１６〜ｔ１８）。さらに、ＰＯＬ／ＳＴＨ識別回路２１は、重畳信号ＯＵＴ１をそのまま出力する。
【００４２】
ＰＯＬ読込み＆保持回路２３において、セレクタ（第１セレクタ）２３２は、高電位側電源電圧ＶＤＤにプルアップされた信号及び重畳信号ＯＵＴ１（ＰＯＬ／ＳＴＨ識別回路２１の出力信号）のいずれかを、チップ判定回路２７からの判定信号に基づいて選択的に出力する。ここで、セレクタ２３２は、判定信号がＬレベルであるため重畳信号ＯＵＴ１を選択して出力する。複数のＦＦ２３３のうち初段のＦＦは、ストローブ信号ＳＴＢ１の立ち上がりに同期して重畳信号ＯＵＴ１を検出し次段のＦＦに対して出力する。２段目以降のＦＦは、クロック信号ＣＬＫの立ち上がりに同期して前段のＦＦの出力を検出し出力する。ＯＲ２３５は、複数のＦＦ２３３のうち、初段のＦＦの出力信号と、最終段のＦＦの出力信号をＩＮＶ２３４によって論理反転した信号と、の論理和を信号Ｄとして出力する。なお、信号Ｄは、次段のソースドライバ３に用いられる極性制御信号ＰＯＬの成分を有する。また、複数のＦＦ２３３とＩＮＶ２３４とＯＲ２３５とにより第１パルス信号生成部が構成される。
【００４３】
ここで、２段目〜最終段のＦＦ２３３の個数は、例えば、２０個である。この場合、信号Ｄは、重畳信号ＯＵＴ１がＨレベルの期間中（時刻ｔ２〜ｔ４）においてストローブ信号ＳＴＢ１の立ち上がりに同期して立ち上がり（時刻ｔ２）、２０クロックサイクル経過後に立ち下がる（時刻ｔ４）。他方、重畳信号ＯＵＴ１がＬレベルの期間中（例えば、時刻ｔ１３付近）では、ストローブ信号ＳＴＢが再び立ち上がったとしても信号ＤはＬレベルを維持する。このようにして、ＰＯＬ読込み＆保持回路２３は、重畳信号ＯＵＴ１のうち、極性制御信号ＰＯＬ成分のみ含む信号Ｄを出力する。なお、信号ＤがＨレベルを示す期間は、２０クロックサイクルに限定されず、次段のソースドライバ３が極性制御信号ＰＯＬを認識できる程度に十分な期間であればよく、さらに、信号Ｄが信号Ｆの立ち上がり前に立ち下がっていれば良い。
【００４４】
シフト部２２において、セレクタ（第２セレクタ）２２１は、ＡＮＤ２１２の出力信号及びリセット信号ＲＥＳＥＴのいずれかを、チップ判定回路２７からの判定信号に基づいて選択的に出力する。ここで、セレクタ２２１は、判定信号がＬレベルであるためＡＮＤ２１２の出力信号を選択して出力する。シフトレジスタ（第２パルス信号生成部）２２２は、セレクタ２２１から出力されたＡＮＤ２１２の出力信号（信号Ｅ）を、所定の期間経過後にパルス形状の信号Ｆとして出力する（時刻ｔ１０〜ｔ１１及び時刻ｔ１９〜ｔ２０）。なお、信号Ｆは、次段のソースドライバ３に用いられるスタートパルス信号ＳＴＨ２の成分を有する。
【００４５】
ＰＯＬ／ＳＴＨマージ回路２４において、ＯＲ２４１は、信号Ｄ及び信号Ｆの論理和を信号Ｈとして出力する。そのため、信号Ｈは、次段のソースドライバ３に用いられるスタートパルス信号ＳＴＨ２及び極性制御信号ＰＯＬの成分をいずれも有する。言い換えると、信号Ｈは、次段のソースドライバ３に用いられるスタートパルス信号ＳＴＨ２及び極性制御信号ＰＯＬが重畳された信号である。ＦＦ２４２は、クロック信号ＣＬＫ１の立ち上がりに同期して信号Ｈを検出し重畳信号ＯＵＴ２として出力する。つまり、ＰＯＬ／ＳＴＨマージ回路２４は、信号Ｈを生成して１クロックサイクル経過後に重畳信号ＯＵＴ２として出力する。
【００４６】
ＣＬＫ最適化回路２５及びＳＴＢ最適化回路２６は、重畳信号ＯＵＴ２の出力タイミングに合わせるように、それぞれクロック信号ＣＬＫ１及びストローブ信号ＳＴＢ１のタイミングを調整し、それぞれクロック信号ＣＬＫ２及びストローブ信号ＳＴＢ２として出力する。例えば、ＳＴＢ最適化回路２６は、ストローブ信号ＳＴＢ１を１クロックサイクル経過後にストローブ信号ＳＴＢ２として出力する。
【００４７】
ソースドライバ３以降の各ソースドライバは、前段のソースドライバから出力されたクロック信号（例えばＣＬＫ２）と、スタートパルス信号成分及び極性制御信号成分が重畳された重畳信号（例えばＯＵＴ２）と、ストローブ信号（例えばＳＴＢ２）と、を入力し、ソースドライバ２と同様の処理を経て、後段のソースドライバに向けてクロック信号（例えばＣＬＫ３）と、スタートパルス信号成分及び極性制御信号成分が重畳された重畳信号（例えばＯＵＴ３）と、ストローブ信号（例えばＳＴＢ３）と、を出力する。
【００４８】
（セレクトパルス生成回路の詳細）
次に、各ソースドライバに設けられたセレクトパルス生成回路の回路構成及び動作について、図６及び図７を用いて説明する。図６は、ソースドライバ１に備えられたセレクトパルス生成回路１１１の回路構成を示す図である。ソースドライバ１以外の他のソースドライバに備えられたセレクトパルス生成回路もセレクトパルス生成回路１１１と同様の回路構成であるため、その説明を省略する。図７は、ソースドライバ１〜３に備えられた各セレクトパルス生成回路の動作を示すタイミングチャートである。
【００４９】
図６に示すように、セレクトパルス生成回路１１１は、ＦＦ１１１２と、セレクタ１１１３と、縦続接続された複数のＦＦ１１１１と、を有する。複数のＦＦ１１１１のうち初段のＦＦは、クロック信号ＣＬＫの立ち上がりに同期してストローブ信号ＳＴＢを検出し次段のＦＦに対して出力する。複数のＦＦ１１１１のうち２段目以降のＦＦも、クロック信号ＣＬＫの立ち上がりに同期して前段のＦＦの出力を検出し出力する。ＦＦ１１１２は、ストローブ信号ＳＴＢの立ち上がりにより出力信号を初期化し、当該ストローブ信号ＳＴＢが立ち上がってから複数のＦＦ１１１１に基づく数クロックサイクル経過後にその立ち上がりに同期して高電位側電源電圧ＶＤＤ（Ｈレベル）を検出し出力する。
【００５０】
ここで、２段目〜最終段のＦＦ１１１１の個数は、例えば、３０個である。この場合、ＦＦ１１１２は、ストローブ信号ＳＴＢの立ち上がりにより出力信号をＬレベルに初期化した後、３０クロックサイクル経過後に出力信号を立ち上げる。
【００５１】
セレクタ１１１３は、ＦＦ１１１２の出力信号及び低電位側電源電圧ＶＳＳ（Ｌレベル）のいずれかを、チップ判定回路１７から出力された判定信号に基づいて選択的に出力する。セレクタ１１１３は、ソースドライバ１が１チップ目（１段目）のソースドライバであるため、低電位側電源電圧ＶＳＳを選択して出力する。つまり、セレクトパルス生成回路１１１は、図７に示すように、Ｌレベルのセレクトパルス信号を出力し続ける。
【００５２】
他方、ソースドライバ２以降の各ソースドライバに備えられたセレクトパルス生成回路の場合、ソースドライバ１の場合と異なり、コントローラからのクロック信号ＣＬＫ及びストローブ信号ＳＴＢに代えて、前段のソースドライバから出力されたクロック信号及びストローブ信号が供給される。また、セレクタ１１１３に対応するセレクタはＦＦ１１１２に対応するＦＦの出力信号を選択して出力する。つまり、ソースドライバ２以降の各ソースドライバは、図７に示すように、セレクトパルス信号を、入力されたストローブ信号（例えばＳＴＢ１、ＳＴＢ２）の立ち上がりに同期して立ち下げた後、３０クロックサイクル経過後に立ち上げる。
【００５３】
なお、セレクトパルス信号がＨレベルに立ち上がるタイミングは、ストローブ信号（例えばＳＴＢ１、ＳＴＢ２）の立ち上りから３０クロックサイクルに限られない。ソースドライバ２の場合を例に説明すると、セレクトパルス生成回路２１１の出力するセレクトパルス信号がＨレベルを示す期間は、前段のソースドライバ１からの重畳信号ＯＵＴ１に含まれるスタートパルス信号ＳＴＨ１及び極性制御信号ＰＯＬの各成分を識別できる程度に十分な期間であれば良い。したがって、図７を参照すれば、セレクトパルス信号がＬレベルを示す期間中に重畳信号ＯＵＴ１の極性制御信号ＰＯＬ成分が活性化され、セレクトパルス信号がＨレベルを示す期間中に重畳信号ＯＵＴ１のスタートパルス信号ＳＴＨ１成分が活性化されていればよい。
【００５４】
（チップ判定回路の詳細）
次に、各ソースドライバに設けられたチップ判定回路の回路構成及び動作について、図８及び図９を用いて説明する。図８は、ソースドライバ１に備えられたチップ判定回路１７の回路構成を示す図である。ソースドライバ１以外の他のソースドライバに備えられたチップ判定回路はチップ判定回路１７と同様の回路構成であるため、その説明を省略する。図９は、ソースドライバ１及びソースドライバ２以降のソースドライバに設けられた各チップ判定回路の動作を示すタイミングチャートである。なお、図９では、ストローブ信号ＳＴＢ，ＳＴＢ１のそれぞれの変化タイミングが同一となるように表示されている。
【００５５】
図８に示すように、チップ判定回路１７は、ＦＦ１７２と、縦続接続された複数のＦＦ１７１と、を有する。複数のＦＦ１７１のうち初段のＦＦは、クロック信号ＣＬＫの立ち上がりに同期してストローブ信号ＳＴＢを検出し次段のＦＦに対して出力する。複数のＦＦ１７１のうち２段目以降のＦＦも、クロック信号ＣＬＫの立ち上がりに同期して前段のＦＦの出力を検出し出力する。ＦＦ１７２は、複数のＦＦ１７１のうち最終段のＦＦの出力の立ち上がりに同期して高電位側電源電圧ＶＤＤ（Ｈレベル）を検出し、判定信号として出力する。
【００５６】
ここで、２段目〜最終段のＦＦ１３３の個数は、例えば、３０個である。この場合、ＦＦ１７２は、ストローブ信号ＳＴＢが立ち上がってから３０クロックサイクル経過後に、その立ち上がりに同期して高電位側電源電圧ＶＤＤ（Ｈレベル）を検出し、判定信号として出力する。つまり、チップ判定回路１７は、図９に示すように、ストローブ信号ＳＴＢの立ち上がりから３０クロックサイクル経過後に、ソースドライバ１が１チップ目のソースドライバであるとしてＨレベルの判定信号を出力する。言い換えると、チップ判定回路１７は、ソースドライバ１に前段のソースドライバから重畳信号が入力されていないと判定し、Ｈレベルの判定信号を出力する。
【００５７】
他方、ソースドライバ２以降のソースドライバに備えられた各チップ判定回路の場合、ソースドライバ１の場合と異なり、クロック信号ＣＬＫと、ストローブ信号ＳＴＢと、高電位側電源電圧ＶＤＤと、に代えて、それぞれ前段のソースドライバから出力された、クロック信号（例えばＣＬＫ１）と、ストローブ信号（例えばＳＴＢ１）と、スタートパルス信号成分及び極性制御信号成分が重畳された重畳信号（例えばＯＵＴ１）と、が供給される。なお、重畳信号（例えばＯＵＴ１）は、図９に示すように、ストローブ信号（例えばＳＴＢ１）の立ち上がりとともに立ち上がり、２０クロックサイクル経過後に立ち下がっている。つまり、重畳信号（例えばＯＵＴ１）は、ストローブ信号が立ち上がってから３０クロックサイクル経過後には既にＬレベルを示している。したがって、ソースドライバ２以降のソースドライバに備えられた各チップ判定回路は、ストローブ信号の立ち上がりから３０クロックサイクル経過後に、２チップ目のソースドライバであるとしてＬレベルの判定信号を出力する。言い換えると、ソースドライバ２以降のソースドライバに備えられた各チップ判定回路は、前段のソースドライバから重畳信号が入力されていると判定し、Ｌレベルの判定信号を出力する。
【００５８】
このように、ソースドライバ１に備えられたチップ判定回路とソースドライバ２以降のソースドライバとに備えられた各チップ判定回路とでは、出力される判定信号の論理値が互いに異なる。つまり、ソースドライバ１に備えられ判定信号により切り替えが制御される複数のセレクタと、ソースドライバ２以降のソースドライバに備えられ判定信号によって切り替えが制御される複数のセレクタとでは、出力信号として選択する信号が互いに異なる。それにより、ソースドライバ１とソースドライバ２以降のソースドライバとは、回路構成が同じであっても、互いに異なる動作を行うことができる。
【００５９】
以上のように、本実施の形態にかかるソースドライバは、前段のソースドライバから出力された重畳信号に含まれるスタートパルス信号及び当該極性制御信号をそれぞれ識別する機能を有する。また、本実施の形態にかかるソースドライバは、次段のソースドライバに用いられるスタートパルス信号（ＳＴＨ）及び極性制御信号（ＰＯＬ）を重畳して１本の信号線を介して当該次段のソースドライバに対して出力する機能を有する。
【００６０】
さらに、縦続接続された複数のソースドライバのうち、１チップ目（１段目）のソースドライバと、２チップ目（２段目）以降のソースドライバとは、チップ判定回路による判定信号に基づいて、互いに異なる動作を行うことができる。つまり、１チップ目のソースドライバはコントローラから出力された信号に基づいて動作し、２チップ目以降のソースドライバは前段のソースドライバから出力された信号に基づいて動作することができる。それにより、本実施の形態にかかる表示装置は、コントローラの構成を従来技術のものから変更することなく、縦続接続されたソースドライバ間の信号線数を減らすことができ、その結果、消費電力やＥＭＩの増大を抑制することができる。
【００６１】
即ち、基板上のチップ間接続配線数を減らすことができるので、カスケード峡額縁化が可能である。例えば、ソースドライバ間を接続する信号線数が２０本から１本減って１９本となった場合、５％の峡額縁化を実現することができる。また、従来の額縁幅を維持したとすれば、配線幅や配線間隔を広げることが可能である。例えば、電源の配線幅を広げ抵抗を下げて、電源電圧ドロップを緩和したり、配線間隔をあけて配線間の干渉を軽減したりする効果が期待できる。
【００６２】
なお、上記実施の形態では、ストローブ信号ＳＴＢがソースドライバを経由するごとに１クロックサイクルずつ遅延する。例えば、８チップのソースドライバが縦続接続された構成の場合、１チップ目と８チップ目のストローブ信号ＳＴＢ、ＳＴＢ７のタイミング差は７クロックサイクルとなる。これは、クロック周波数の高速化が進む中、表示パネルへの書き込み速度としては誤差程度であるため、問題はない。
【００６３】
なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。本実施の形態では、スタートパルス信号と極性制御信号とが１本の信号線に重畳された場合を例に説明したが、これに限られない。ソースドライバの動作制御に用いられる他の制御信号が１本の信号線に重畳される回路構成にも適宜変更可能である。また、２本の制御信号が１本の信号線に重畳される場合に限られず、３本以上の制御信号が１本の信号線に重畳される回路構成にも適宜変更可能である。
【符号の説明】
【００６４】
１〜３  ソースドライバ
１１，２１  ＰＯＬ／ＳＴＨ識別回路
１２，２２  シフト部
１３，２３  ＰＯＬ読込み＆保持回路
１４，２４  ＰＯＬ／ＳＴＨマージ回路
１５，２５  ＣＬＫ最適化回路
１６，２６  ＳＴＢ最適化回路
１７，２７  チップ判定回路
１１１，２１１  セレクトパルス生成回路
１１２，２１２  ＡＮＤ
１２１，２２１  セレクタ
１２２，２２２  シフトレジスタ
１３２，２３２  セレクタ
１３３，２３３  ＦＦ
１３４，２３４  ＩＮＶ
１３５，２３５  ＯＲ
１４１，２４１  ＯＲ
１４２，２４２  ＦＦ
１７１，１７２  ＦＦ
１１１１，１１１２  ＦＦ
１１１３  セレクタ
【図１】
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【図２】
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【図３Ａ】
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【図３Ｂ】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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