(57)【要約】【課題】同一の極性を有する複数の薄膜ＦＥＴの閾値電圧に差をつけて、半導体装置の性能の最適化を図ることができる。【解決手段】半導体基板１と、半導体基板１上に設けられた埋め込み絶縁膜２と、埋め込み絶縁膜２上に形成された薄膜ｎ型ＦＥＴ１００と、埋め込み絶縁膜２上に形成された薄膜ｐ型ＦＥＴ１０１と、埋め込み絶縁膜２上に形成された薄膜ｎ型ＦＥＴ１００ｂと、薄膜ｎ型ＦＥＴ１００のチャネル領域８と平面視で重なるように半導体基板１に設けられたｐ型ウェル領域４と、薄膜ｐ型ＦＥＴ１０１のチャネル領域８と平面視で重なるように半導体基板１に設けられたｐ型ウェル領域５と、薄膜ｎ型ＦＥＴ１００ｂのチャネル領域８と平面視で重なるように半導体基板１に設けられたｐ型ウェル領域４ｂと、を備え、ｐ型ウェル領域４、４ｂ、５は、ｎ型ウェル領域４０によって囲まれており、かつ互いに接触していない。【選択図】図１
2012099554.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に設けられた埋め込み絶縁膜と、
前記埋め込み絶縁膜上に形成された第１導電型の第１の薄膜ＦＥＴと、
前記埋め込み絶縁膜上に形成された逆導電型の第２の薄膜ＦＥＴと、
前記埋め込み絶縁膜上に形成された第１導電型の第３の薄膜ＦＥＴと、
前記第１の薄膜ＦＥＴのチャネル領域と平面視で重なるように前記半導体基板に設けられた第１のウェルと、
前記第２の薄膜ＦＥＴのチャネル領域と平面視で重なるように前記半導体基板に設けられた第２のウェルと、
前記第３の薄膜ＦＥＴのチャネル領域と平面視で重なるように前記半導体基板に設けられた第３のウェルと、
前記第１のウェルに第１の電圧を印加する第１の電圧源と、
前記第３のウェルに第１の電圧とは異なる第２の電圧を印加する第２の電圧源と、
を備え、
前記第１のウェルと前記第２のウェルと前記第３のウェルは、
互いに同一の極性を有しており、前記第１のウェル、前記第２のウェルおよび前記第３のウェルとは極性の異なる領域によって囲まれており、かつ互いに接触していない半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記第１のウェル、前記第２のウェルおよび前記第３のウェルを囲むように前記半導体基板に設けられた第４のウェルをさらに備え、
前記半導体基板の極性は、前記第１のウェル、前記第２のウェルおよび前記第３のウェルと同一であり、
前記第４のウェルの極性は、前記第１のウェル、前記第２のウェルおよび前記第３のウェルと異なる半導体装置。
【請求項３】
請求項１に記載の半導体装置において、
前記半導体基板は、前記第１のウェル、前記第２のウェルおよび前記第３のウェルとは異なる極性を有する半導体装置。
【請求項４】
請求項１ないし３いずれか１項に記載の半導体装置において、
前記ウェルが並んでいる方向で見たときに、少なくとも一つの前記ウェルの幅は、当該ウェルと平面視で重なるように位置する前記薄膜ＦＥＴの幅よりも狭い半導体装置。
【請求項５】
請求項１ないし４いずれか１項に記載の半導体装置において、
前記半導体基板のうち、ｎ型の極性を有する領域とｐ型の極性を有する領域が接する部分において、前記ｎ型の極性を有する領域に印加される電圧をＶｎ、前記ｐ型の極性を有する領域に印加される電圧をＶｐとし、前記半導体基板のエネルギーバンドギャップをＥｇとしたとき、Ｖｐ−Ｖｎ＜Ｅｇ／２である半導体装置。
【請求項６】
請求項１ないし５いずれか１項に記載の半導体装置において、
前記第１の薄膜ＦＥＴ、前記第２の薄膜ＦＥＴおよび前記第３の薄膜ＦＥＴは、論理回路またはＳＲＡＭ回路を構成する請求項１から５に記載の半導体装置。
【請求項７】
半導体基板、埋め込み絶縁膜、半導体層を順に積層してなるＳＯＩ基板を準備する工程と、
前記半導体基板に不純物を注入して、前記半導体基板が有する極性とは異なる極性を有する第４のウェルを形成する工程と、
前記半導体基板のうち前記第４のウェルを構成する領域に不純物を注入して、互いに接触しないように、前記第４のウェルと異なる極性を有する第１のウェル、第２のウェルおよび第３のウェルを形成する工程と、
平面視でチャネル領域が前記第１のウェルと重なるように、前記埋め込み絶縁膜上に第１導電型の第１の薄膜ＦＥＴを形成する工程と、
平面視でチャネル領域が前記第２のウェルと重なるように、前記埋め込み絶縁膜上に逆導電型の第２の薄膜ＦＥＴを形成する工程と、
平面視でチャネル領域が前記第３のウェルと重なるように、前記埋め込み絶縁膜上に第１導電型の第３の薄膜ＦＥＴを形成する工程と、
を備える半導体装置の製造方法。
【請求項８】
半導体基板、埋め込み絶縁膜、半導体層を順に積層してなるＳＯＩ基板を準備する工程と、
前記半導体基板に不純物を注入して、互いに接触しないように、前記半導体基板と異なる極性を有する第１のウェル、第２のウェルおよび第３のウェルを形成する工程と、
平面視でチャネル領域が前記第１のウェルと重なるように、前記埋め込み絶縁膜上に第１導電型の第１の薄膜ＦＥＴを形成する工程と、
平面視でチャネル領域が前記第２のウェルと重なるように、前記埋め込み絶縁膜上に逆導電型の第２の薄膜ＦＥＴを形成する工程と、
平面視でチャネル領域が前記第３のウェルと重なるように、前記埋め込み絶縁膜上に第１導電型の第３の薄膜ＦＥＴを形成する工程と、
を備える半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＳＯＩ基板を用いた半導体装置、および半導体装置の製造方法に関する。
【背景技術】
【０００２】
近年の微細なＭＩＳＦＥＴでは、短チャネル効果を抑制するためにチャネル領域の不純物濃度が高くなっている。しかし、デバイスの微細化に伴い、チャネル中の不純物の離散性に起因するトランジスタ特性のばらつきが非常に大きな問題となっている。このため、チャネル領域の不純物濃度を低くし、その影響を抑制することが望まれている。
【０００３】
チャネル領域の不純物濃度を低くするデバイスとして、完全空乏型ＳＯＩ−ＭＩＳＦＥＴが注目されている。完全空乏型ＳＯＩ−ＭＩＳＦＥＴではＳＯＩ基板の埋め込み絶縁膜によって反転層厚さが制限されるため、ＳＯＩチャネル領域の厚さを非常に薄くすることにより、チャネル不純物を完全に排除した状態でも、短チャネル効果を抑制することが可能である。しかし、一方で、チャネル不純物を排除した真性チャネルＳＯＩ−ＭＩＳＦＥＴでは、閾値電圧をチャネル不純物濃度で制御できない。また、閾値電圧はＳＯＩチャネル厚さによって変化させることができるが、細かい調整が難しい。そこで、ＳＯＩ基板に電圧を加えることにより閾値電圧等のＦＥＴの電気的特性を調整する方法が提案されている。
【０００４】
ＳＯＩ基板に電圧を加えるためのデバイス構造として、特許文献１または特許文献２のように、埋め込み絶縁膜中にバックゲート電極を配したダブルゲート型ＳＯＩ構造が提案されている。また、特許文献２および特許文献３では、ＳＯＩ基板下の基板領域に不純物を注入し、基板電極を配することにより、ＳＯＩ基板に基板電圧を加えるＳＯＩデバイス構造が提案されている。更に、特許文献４、特許文献５および特許文献６で提案されている構造では、ＳＯＩ基板下にトリプルウェル構造を作ることにより、隣接するデバイス間での基板電流を防ぎつつ、ＳＯＩ基板に任意の基板電圧を加えるＳＯＩデバイス構造が提案されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平５−４８１０４号公報
【特許文献２】特開２００１−２０３３５７号公報
【特許文献３】特開２００１−１６８３３８号公報
【特許文献４】特開２００６−４９６２８号公報
【特許文献５】特開２００９−１３５１４０号公報
【特許文献６】特開２００５−２６３５３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
近年の先端集積回路では閾値電圧の異なる同一極性のＭＩＳＦＥＴを同一基板上に２種類以上形成し、それらを適宜組み合わせて論理回路を設計することで性能を最適化することが一般的に行われる。しかし、複数のＳＯＩ−ＭＩＳＦＥＴを用いて論理回路を構成する場合において、同一のＳＯＩ基板上に設けられ、同一の極性を有する複数の薄膜ＦＥＴについて、閾値電圧に差をつけることは容易ではなかった。
【課題を解決するための手段】
【０００７】
本発明によれば、半導体基板と、
前記半導体基板上に設けられた埋め込み絶縁膜と、
前記埋め込み絶縁膜上に形成された第１導電型の第１の薄膜ＦＥＴと、
前記埋め込み絶縁膜上に形成された逆導電型の第２の薄膜ＦＥＴと、
前記埋め込み絶縁膜上に形成された第１導電型の第３の薄膜ＦＥＴと、
前記第１の薄膜ＦＥＴのチャネル領域と平面視で重なるように前記半導体基板に設けられた第１のウェルと、
前記第２の薄膜ＦＥＴのチャネル領域と平面視で重なるように前記半導体基板に設けられた第２のウェルと、
前記第３の薄膜ＦＥＴのチャネル領域と平面視で重なるように前記半導体基板に設けられた第３のウェルと、
前記第１のウェルに第１の電圧を印加する第１の電圧源と、
前記第３のウェルに第１の電圧とは異なる第２の電圧を印加する第２の電圧源と、
を備え、
前記第１のウェルと前記第２のウェルと前記第３のウェルは、
互いに同一の極性を有しており、前記第１のウェル、前記第２のウェルおよび前記第３のウェルとは極性の異なる領域によって囲まれており、かつ互いに接触しない半導体装置が提供される。
【０００８】
本発明によれば、複数の同一極性の薄膜ＦＥＴの直下にあるウェルは、互いに電気的に分離されている。このため、それぞれのウェルに異なる電圧を印加することができ、各ウェルの上部に位置する薄膜ＦＥＴの閾値電圧をそれぞれ独立に制御することが可能となる。よって、同一のＳＯＩ基板上に設けられ、同一の極性を有する複数の薄膜ＦＥＴについて、閾値電圧に差をつけて、半導体装置の性能の最適化を図ることができる。
【０００９】
本発明によれば、半導体基板、埋め込み絶縁膜、半導体層を順に積層してなるＳＯＩ基板を準備する工程と、前記半導体基板に不純物を注入して、前記半導体基板が有する極性とは異なる極性を有する第４のウェルを形成する工程と、前記半導体基板のうち前記第４のウェルを構成する領域に不純物を注入して、互いに接触しないように、前記第４のウェルと異なる極性を有する第１のウェル、第２のウェルおよび第３のウェルを形成する工程と、平面視でチャネル領域が前記第１のウェルと重なるように、前記埋め込み絶縁膜上に第１導電型の第１の薄膜ＦＥＴを形成する工程と、平面視でチャネル領域が前記第２のウェルと重なるように、前記埋め込み絶縁膜上に逆導電型の第２の薄膜ＦＥＴを形成する工程と、平面視でチャネル領域が前記第３のウェルと重なるように、前記埋め込み絶縁膜上に第１導電型の第３の薄膜ＦＥＴを形成する工程と、を備える半導体装置の製造方法が提供される。
【００１０】
本発明によれば、半導体基板、埋め込み絶縁膜、半導体層を順に積層してなるＳＯＩ基板を準備する工程と、前記半導体基板に不純物を注入して、互いに接触しないように、前記半導体基板と異なる極性を有する第１のウェル、第２のウェルおよび第３のウェルを形成する工程と、平面視でチャネル領域が前記第１のウェルと重なるように、前記埋め込み絶縁膜上に第１導電型の第１の薄膜ＦＥＴを形成する工程と、平面視でチャネル領域が前記第２のウェルと重なるように、前記埋め込み絶縁膜上に逆導電型の第２の薄膜ＦＥＴを形成する工程と、平面視でチャネル領域が前記第３のウェルと重なるように、前記埋め込み絶縁膜上に第１導電型の第３の薄膜ＦＥＴを形成する工程と、を備える半導体装置の製造方法が提供される。
【発明の効果】
【００１１】
本発明によれば、同一のＳＯＩ基板に設けられ、同一の極性を有する複数の薄膜ＦＥＴについて、閾値電圧に差をつけて、半導体装置の性能の最適化を図ることができる。
【図面の簡単な説明】
【００１２】
【図１】本実施形態に係る半導体装置を示す断面図である。
【図２】図１に示す半導体装置を示す平面図である。
【図３】図１に示す半導体装置の製造方法を示す断面図である。
【図４】図１に示す半導体装置の製造方法を示す断面図である。
【図５】図１に示す半導体装置の製造方法を示す断面図である。
【図６】図１に示す半導体装置の製造方法を示す断面図である。
【図７】図１に示す半導体装置におけるウェル領域の深さ方向のイオン化不純物密度分布を示す図である。
【図８】比較例に係る半導体装置を示す断面図である。
【図９】比較例に係る半導体装置および図１に示す半導体装置を示す断面図である。
【図１０】第２の実施形態に係る半導体装置を示す断面図である。
【図１１】第３の実施形態に係る半導体装置を示す断面図である。
【図１２】図１１に示す半導体装置を示す平面図である。
【図１３】図１１に示す半導体装置の変形例を示す平面図である。
【図１４】第４の実施形態に係る半導体装置を示す断面図である。
【図１５】図１に示す半導体装置の実施例を示す平面図である。
【図１６】図１に示す半導体装置の変形例を示す断面図である。
【発明を実施するための形態】
【００１３】
以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
【００１４】
図１は本実施形態に係る半導体装置を示す断面図である。本実施形態に係る半導体装置は、半導体基板１と、埋め込み絶縁膜２と、薄膜ｎ型ＦＥＴ１００と、薄膜ｎ型ＦＥＴ１００ｂと、薄膜ｐ型ＦＥＴ１０１と、ｐ型ウェル領域４と、ｐ型ウェル領域４ｂと、ｐ型ウェル領域５と、を備えている。なおこの場合において、薄膜ｎ型ＦＥＴ１００、薄膜ｎ型ＦＥＴ１００ｂ、薄膜ｐ型ＦＥＴ１０１について、ｎ型とｐ型を相互に変更するものであってもよい。薄膜ｎ型ＦＥＴ１００、１００ｂ、および薄膜ｐ型ＦＥＴ１０１は、例えば論理回路、またはＳＲＡＭ回路を構成する。
【００１５】
半導体基板１上には、埋め込み絶縁膜２が設けられている。埋め込み絶縁膜２上には、薄膜ｎ型ＦＥＴ１００、１００ｂと薄膜ｐ型ＦＥＴ１０１が形成されている。ｐ型ウェル領域４は、薄膜ｎ型ＦＥＴ１００のチャネル領域８と平面視で重なるように半導体基板１に設けられている。ｐ型ウェル領域４ｂは、薄膜ｎ型ＦＥＴ１００ｂのチャネル領域８と平面視で重なるように半導体基板１に設けられている。ｐ型ウェル領域５は、薄膜ｐ型ＦＥＴ１０１のチャネル領域８と平面視で重なるように半導体基板１に設けられている。ｐ型ウェル領域４、４ｂ、５は、互いに同一の極性を有していればよく、ｎ型であってもよい。また、ｐ型ウェル領域４、４ｂ、５は、ｐ型ウェル領域４、４ｂ、５とは極性の異なる領域によって囲まれている。さらに、ｐ型ウェル領域４、４ｂ、５は、互いに接触していない。以下、半導体装置の構成について詳細に説明する。
【００１６】
半導体基板１は、ｐ型の極性を有している。なお、半導体基板１の極性は、例えばｐ型ウェル領域４、４ｂ、５の極性と同一である。薄膜ｎ型ＦＥＴ１００、１００ｂと薄膜ｐ型ＦＥＴ１０１は、それぞれソース領域６、ドレイン領域７、チャネル領域８、ゲート絶縁膜９、ゲート電極１０からなる。チャネル領域８および埋め込み絶縁膜２の厚さは、例えばいずれも１０ｎｍである。ｐ型ウェル領域４、４ｂ、５は、半導体基板１内の埋め込み絶縁膜２に接する表面の部分に形成されている。また、ｐ型ウェル領域４、４ｂ、５は互いに接触しない位置に配置されており、側面および下面を含む周囲をｎ型ウェル領域４０によって囲まれている。なお、ｎ型ウェル領域４０の極性は、ｐ型ウェル領域４、４ｂ、５の極性と異なるものであればよい。また、ｎ型ウェル領域４０は、ｐ型ウェル領域４、４ｂ、５をそれぞれ囲み、かつ互いに接触しないように複数設けられていてもよい。
【００１７】
ｐ型ウェル領域４、４ｂ、５には、それぞれｐ型に高濃度ドープされたｐ型ウェル電極領域１０４、１０４ｂ、１０５が形成されている。ｐ型ウェル電極領域１０４、１０４ｂ、１０５の極性は、ｐ型ウェル領域４、４ｂ、５の極性と同一であればよい。ｎ型ウェル領域４０には、ｎ型に高濃度ドープされたｎ型ウェル電極領域１４０が形成されている。ｎ型ウェル電極領域１４０の極性は、ｎ型ウェル領域４０の極性と同一であればよい。ｐ型ウェル電極領域１０４、１０４ｂ、１０５、およびｎ型ウェル電極領域１４０の直上において、埋め込み絶縁膜２は開孔されている。
【００１８】
図２は、図１に示す半導体装置を示す平面図である。ソース領域６、ドレイン領域７、ゲート電極１０、ｐ型ウェル電極領域１０４、１０４ｂ、１０５、およびｎ型ウェル電極領域１４０の上には、導電性のコンタクトプラグ１５がそれぞれ形成されており、図示しない上層の配線にコンタクトプラグ１５を介して接続されている。ｐ型ウェル領域４、４ｂ、５、およびｎ型ウェル領域４０にはコンタクトプラグ１５を介してウェル電圧が印加される。
【００１９】
本実施形態に係る半導体装置は、ｐ型ウェル領域４に第１の電圧を印加する第１の電圧源（図示せず）と、ｐ型ウェル領域４ｂに第２の電圧を印加する第２の電圧源（図示せず）と、ｐ型ウェル領域５に第３の電圧を印加する第３の電圧源（図示せず）をさらに備えている。そして、ｐ型ウェル領域４、４ｂ、５は、ｎ型ウェル領域４０によって周囲を囲まれているため、互いに電気的に分離されている。よって、ｐ型ウェル領域４、４ｂ、５に、それぞれ異なるウェル電圧を印加することが可能である。このため、薄膜ｎ型ＦＥＴ１００、１００ｂの閾値電圧と薄膜ｐ型ＦＥＴ１０１の閾値電圧をすべて独立に制御することができる。
【００２０】
ｐ型ウェル領域４、４ｂにそれぞれ異なるウェル電圧を印加することにより、薄膜ｎ型ＦＥＴ１００と薄膜ｎ型ＦＥＴ１００ｂの閾値電圧に差をつけることができる。このとき、正の方向に高いウェル電圧を印加するほど薄膜ｎ型ＦＥＴの閾値電圧は低くなる。また、薄膜ｎ型ＦＥＴ１００と薄膜ｎ型ＦＥＴ１００ｂを薄膜ｐ型ＦＥＴとした場合においても、ｐ型ウェル領域４と４ｂにそれぞれ異なるウェル電圧を印加すれば、薄膜ｐ型ＦＥＴ間において閾値電圧に差をつけることができる。このとき、負の方向に高いウェル電圧を印加するほど薄膜ｐ型ＦＥＴの閾値電圧は低くなる。
【００２１】
半導体基板１はシリコンにより形成するのが好適である。半導体基板１がシリコンから成る場合、ｐ型ウェル領域４、４ｂ、５に印加されるウェル電圧をＶｐ、ｐ型ウェル領域４、４ｂ、５と直接接するｎ型ウェル領域４０に印加されるウェル電圧をＶｎとすると、ＶｐとＶｎはＶｐ−Ｖｎ＜０．６Ｖを満たすように設定することが好ましい。これにより、ウェル間のｐｎ接合に順方向電流が流れることによる電力消費や発熱を防止できる。ｐ型の半導体基板１とｎ型ウェル領域４０の間の電圧も同様の関係を満たすように設定することが好ましい。半導体基板１がシリコン以外の材料の場合には、その材料のエネルギーバンドギャップをＥｇとして、Ｖｐ−Ｖｎ＜Ｅｇ／２を満たすように設定すればよい。
【００２２】
次に、本発明の半導体装置の製造方法を説明する。図３〜６は、図１に示す半導体装置の製造方法を示す断面図である。図３は、ｐ型の半導体基板１、埋め込み絶縁膜２、ＳＯＩ層３からなる市販のＳＯＩ基板の断面図である。まず、図４に示すように、ＳＯＩ基板上面にフォトレジスト１４を塗布し、フォトリソグラフィによりフォトレジスト１４を部分的に除去する。そして、ＰまたはＡｓなどのイオン注入を行うことによって、図４に示すようにフォトレジスト１４が除去された部分の半導体基板１内に、ｎ型ウェル領域４０を形成する。続いて、図５に示すように、フォトレジスト１４を除去したあと再度フォトレジスト１４の塗布、フォトリソグラフィを行う。そして、ＢまたはＩｎなどのイオン注入を行うことによって、図５に示すようにフォトレジスト１４が除去された部分の半導体基板１内の埋め込み絶縁膜２に接する表面部分に、ｐ型ウェル領域４、４ｂ、５を形成する。このｐ型ウェル領域４、４ｂ、５を形成する工程において、ｐ型ウェル領域４、４ｂ、５は互いに接触せず、側面および下面がｎ型ウェル領域４０の内部に完全に囲まれるように形成する。
【００２３】
例えば、Ｐをドーズ量４×１０１３ｃｍ−２、注入エネルギー４５０ｋｅＶで注入し、Ｂをドーズ量３×１０１３ｃｍ−２、注入エネルギー５０ｋｅＶで注入し、活性化アニールを行った場合、深さ方向の不純物分布は図７のようになり、図５に示すｐ型ウェル領域４とｎ型ウェル領域４０のウェル構造が実現できる。ここで、図７では、ＳＯＩ層３の表面が深さ方向の座標原点となるようにしている。なお、不純物イオン注入工程において、ＳＯＩ層３の表面にダメージが入るのを防ぐため、ＳＯＩ層３の上面に酸化シリコン膜などの保護層を形成しておき、保護層を介して不純物イオンを注入したのち、保護層を除去する工程を用いてもよい。
【００２４】
次に、図６に示すように、ＳＯＩ層３をパターニングし、素子領域３０、３０ｂ、３１を形成する。このとき、素子領域３０はｐ型ウェル領域４の直上に、素子領域３０ｂはｐ型ウェル領域４ｂの直上に、素子領域３１はｐ型ウェル領域５の直上に位置するように形成する。なお、ｎ型ウェル領域４０の形成、ｐ型ウェル領域４、４ｂ、５の形成、素子領域３０、３０ｂ、３１の形成の順序はこの通りでなくともよい。
【００２５】
次いで、素子領域３０、３０ｂ、３１それぞれに、通常の方法でソース領域６、ドレイン領域７、ゲート絶縁膜９、ゲート電極１０を形成し、それぞれ薄膜ｎ型ＦＥＴ１００、１００ｂおよび薄膜ｐ型ＦＥＴ１０１を形成する。この場合において、薄膜ｎ型ＦＥＴ１００、１００ｂおよび薄膜ｐ型ＦＥＴ１０１のチャネル領域８が、平面視でそれぞれ素子領域３０、３０ｂ、３１と重なるように形成される。さらに、埋め込み絶縁膜２のうち、ｐ型ウェル電極領域１０４、１０４ｂ、１０５、およびｎ型ウェル電極領域１４０の上部に位置する部分それぞれに開孔を設ける。そして、ｐ型不純物イオン注入が不要な部分をフォトレジストで覆った状態でｐ型不純物イオン注入を行って、ｐ型ウェル電極領域１０４、１０４ｂ、１０５を形成する。また、ｎ型不純物イオン注入が不要な部分をフォトレジストで覆った状態でｎ型不純物イオン注入を行ってｎ型ウェル電極領域１４０を形成する。このようにして、図１に示す半導体装置の構造を得る。なお、ｐ型ウェル電極領域１０４、１０４ｂ、１０５、およびｎ型ウェル電極領域１４０は薄膜ｎ型ＦＥＴ１００、１００ｂおよび薄膜ｐ型ＦＥＴ１０１より先に形成してもよい。また、薄膜ｎ型ＦＥＴ１００、１００ｂおよび薄膜ｐ型ＦＥＴ１０１の、ソース領域６およびドレイン領域７への不純物イオン注入と同時に、ｐ型ウェル電極領域１０４、１０４ｂ、１０５、およびｎ型ウェル電極領域１４０への不純物イオン注入を行ってもよく、この場合にはイオン注入工程数を削減できる。
【００２６】
図１６は、図１に示す半導体装置の変形例を示す断面図である。本実施形態に係る半導体装置は、図１６に示すように、埋め込み絶縁膜２上に形成された薄膜ｐ型ＦＥＴ１０１ｂと、薄膜ｐ型ＦＥＴ１０１ｂのチャネル領域８と平面視で重なるように半導体基板１の埋め込み絶縁膜２に接する表面の部分に形成されたｐ型ウェル領域５ｂをさらに有する構成としてもよい。また、薄膜ｎ型ＦＥＴ１００ｂおよびｐ型ウェル領域４ｂを、薄膜ｐ型ＦＥＴ１０１ｂとｐ型ウェル領域５ｂで置き換えた構成としてもよい。この場合において、ｐ型ウェル領域５ｂは、ｐ型ウェル領域４、４ｂ、５とは接触しない位置に配置される。また、ｐ型ウェル領域４、４ｂ、５の極性がｎ型、ｎ型ウェル領域４０の極性がｐ型、半導体基板１の極性がｎ型である構成であってもよい。この場合、ｐ型ウェル電極領域１０４、１０４ｂ、１０５、およびｎ型ウェル電極領域１４０の極性はそれぞれｎ型、ｎ型、ｎ型、ｐ型となる。
【００２７】
次に、本実施形態の効果を説明する。論理回路やＳＲＡＭにおいて、一般に、ＦＥＴの閾値電圧が低いほどスイッチング速度を高速にできるが、一方でサブスレッショルド電流によるリーク電流が大きくなるというトレードオフの関係がある。したがって閾値電圧の異なる複数種類のＦＥＴを用意し、特に高速化が必要な部分のみ閾値電圧の低いＦＥＴ、そうでない部分には閾値電圧の高いＦＥＴを用いて論理回路やＳＲＡＭを構成することで、リークによる消費電力増加の抑制と動作の高速化を両立できる。しかし、薄膜ＦＥＴにおいて、チャネル不純物濃度を変えるなどの方法では閾値電圧に差をつけることが困難であった。
【００２８】
本実施形態に係る半導体装置によれば、複数の同一極性の薄膜ＦＥＴの直下にあるウェルは、互いに電気的に分離されている。このため、それぞれのウェルに異なる電圧を印加することができ、各ウェルの上部に位置する薄膜ＦＥＴの閾値電圧をそれぞれ独立に制御することが可能となる。よって、同一のＳＯＩ基板に設けられ、同一の極性を有する、複数の薄膜ＦＥＴについて、閾値電圧に差をつけて、半導体装置の性能の最適化を図ることができる。
【００２９】
図８は比較例に係る半導体装置を示す断面図である。比較例に係る半導体装置では、半導体基板１はｐ型であり、薄膜ｎ型ＦＥＴ１００ｂの直下にはｐ型ウェル領域４ｂが形成されている。また、ｐ型ウェル領域４ｂはｎ型ウェル領域４０によって囲まれている。さらに、薄膜ｐ型ＦＥＴ１０１の直下にはｎ型ウェル領域４２が形成されている。また、ｎ型ウェル領域４０には、ｎ型に高濃度ドープされたｎ型ウェル電極領域１４２が形成されている。一方で、図１に示すように、本発明に係る半導体装置は、薄膜ｎ型ＦＥＴ１００ｂの直下に位置するｐ型ウェル領域４ｂの極性が、薄膜ｐ型ＦＥＴ１０１の直下に位置するｐ型ウェル領域５と同一である。そして、ｐ型ウェル領域４ｂ、５が、ともにｎ型ウェル領域４０によって囲まれている。これらの点において、本実施形態に係る半導体装置は、比較例に係る半導体装置と異なる。
【００３０】
図９は、比較例に係る半導体装置および図１に示す半導体装置を示す断面図である。比較例と本実施形態において、隣接する薄膜ｎ型ＦＥＴ１００ｂと薄膜ｐ型ＦＥＴ１０１の間に存在する半導体基板１内のウェル構造について比較すると以下のことが言える。比較例に係るウェル構造では、薄膜ｎ型ＦＥＴ１００ｂ直下に位置するｐ型ウェル領域４ｂと、ｐ型の半導体基板１とを、確実に電気的に分離する必要がある。また、薄膜ｐ型ＦＥＴ１０１直下に位置するｎ型ウェル領域４２と、ｎ型ウェル領域４０とを、確実に電気的に分離する必要がある。よって図９（ａ）に示すように、ｐ型ウェル領域４ｂがｎ型ウェル領域４０の十分内側に位置するように、また、ｎ型ウェル領域４２がｎ型ウェル領域４０から十分離れて位置するように、それぞれ距離マージン（注入・拡散マージン）をとって設計しなければならない。しかも、ｎ型ウェル領域４０、ｐ型ウェル領域４ｂおよびｎ型ウェル領域４２は、それぞれ別々のフォトリソグラフィ工程およびイオン注入工程を経て形成される。このため、さらにフォトリソグラフィの位置合わせ余裕（位置合わせマージン）を考慮した設計をする必要がある。
【００３１】
本実施形態に係るウェル構造においても、薄膜ｎ型ＦＥＴ１００ｂ直下に位置するｐ型ウェル領域４ｂと、薄膜ｐ型ＦＥＴ１０１直下に位置するｐ型ウェル領域５とを確実に電気的に分離するための距離マージンは必要である。しかし、隣接する薄膜ｎ型ＦＥＴ１００ｂと薄膜ｐ型ＦＥＴ１０１の間にあるｐ型ウェル領域４ｂ、５の外縁は、ｎ型ウェル領域４０の十分内側に存在する。このため、ｐ型ウェル領域４ｂ、５とｐ型半導体基板１とが短絡する恐れは無く、ｐ型ウェル領域４ｂ、５の、ｎ型ウェル領域４０に対する距離マージンは考慮しなくてよい。また、ｐ型ウェル領域４ｂ、５は、同一のイオン注入工程によって形成されるため、フォトリソグラフィの位置合わせ余裕を含める必要が無く、ｐ型ウェル領域４ｂ、５の間の距離マージンは図９（ｂ）に示すように注入・拡散マージンだけで済む。このように、本実施形態に係るウェル構造は、比較例と比べて薄膜ｎ型ＦＥＴ１００ｂと薄膜ｐ型ＦＥＴ１０１間に存在するウェル間の分離マージンを削減できる。従って、薄膜ｎ型ＦＥＴと薄膜ｐ型ＦＥＴの間隔を詰めて、半導体装置における薄膜ＦＥＴの集積度を向上することが可能である。
【００３２】
また、比較例に係る半導体装置の製造工程では、半導体基板内のウェル形成に関し、ｎ型ウェル領域４０の形成、ｐ型ウェル領域４ｂの形成およびｎ型ウェル領域４２の形成のため、少なくとも３回のイオン注入工程が必要となる。これに対し、本実施形態に係る半導体装置の製造方法では、ｎ型ウェル領域４０の形成およびｐ型ウェル領域４ｂ、５の形成の２回のイオン注入工程で済む。従って、半導体装置の製造工程を簡略化することができる。
【００３３】
また、ｎ型ウェル領域４０が、ｐ型ウェル領域４、４ｂ、５をそれぞれ囲み、かつ互いに接触しないように複数設けられている場合には、複数のｎ型ウェル領域４０には、半導体基板１との間に順方向電流が発生しない範囲でそれぞれ異なるＶｎを印加することが可能である。このため、同一基板上であっても、ｐ型ウェル領域４、４ｂ、５に印加するＶｐの制御可能範囲を、異なるｎ型ウェル領域４０で囲まれた部分ごとに変更することができる。従って、同一の極性を有する複数の薄膜ＦＥＴにおける閾値電圧の差を、より広い範囲で制御することが可能とすることができる。
【００３４】
また、バルク基板を用いたＦＥＴの場合、ドレイン電極とウェルとの分離や他の素子との分離のため、ｎ型ＦＥＴはｐ型ウェル内、ｐ型ＦＥＴはｎ型ウェル内に形成する必要がある。これに対し、本実施形態のようにＳＯＩ基板を用いたＦＥＴの場合には、ＦＥＴと半導体基板は埋め込み絶縁膜によって分離されるため、ＦＥＴの極性と半導体基板内のウェル極性の間の制約が存在しない。
【００３５】
また、本実施形態によれば、埋め込み絶縁膜下のウェル領域に電圧を印加することにより、ＳＯＩ基板上の薄膜ＦＥＴの閾値電圧を調節できる。よって、薄膜ＦＥＴの閾値電圧を調節するためのバックゲート電極を埋め込み絶縁膜中に設ける必要がない。このため、ＳＯＩ基板上に設けられるフロント側のゲート電極の位置と、ＳＯＩ基板下に設けられるバック側のゲート電極の位置とがずれるという問題は生じ得ない。また、市販されている一般的なＳＯＩ基板を用いることができる。従って、半導体装置の製造が容易となる。
【００３６】
図１０は、第２の実施形態に係る半導体装置を示す断面図である。本実施形態に係る半導体装置においては、半導体基板１の極性はｎ型であり、ｎ型ウェル領域４０が存在せず、ｐ型ウェル領域４、４ｂ、５は半導体基板１の表面に直接形成されている。ｐ型ウェル領域４、４ｂ、５は、ｎ型の半導体基板１によって囲まれているため、互いに電気的に分離される。
【００３７】
本実施形態に係る半導体装置の製造方法は、当初の半導体基板１の極性がｎ型であるものを用いる。また、ｎ型ウェル領域４０を形成するためのフォトリソグラフィ工程およびｎ型不純物イオン注入工程を行わない。ただし、ｎ型ウェル領域４０を形成するのと同様のｎ型不純物のイオン注入を実施し、半導体基板１内のｎ型不純物濃度を適宜調整してもよい。ｐ型ウェル領域４、４ｂ、５の間に介在するｎ型領域の不純物濃度を高めることで、電圧による空乏層の伸びを抑え、短絡を防ぎつつｐ型ウェル領域４、４ｂ、５それぞれの間の距離を縮めることができる。このように、本実施形態においては、製造工程をさらに簡略化できる。なお、半導体基板１の極性がｐ型、ｐ型ウェル領域４、４ｂ、５の極性がｎ型である構成としてもよい。
【００３８】
図１１は、第３の実施形態に係る半導体装置を示す断面図である。図１２は、図１１に示す半導体装置を示す平面図である。本実施形態に係る半導体装置においては、ｐ型ウェル領域４、４ｂ、５が並んでいる方向で見たときに、ｐ型ウェル領域４、４ｂ、５の幅が、薄膜ｎ型ＦＥＴ１００、１００ｂおよび薄膜ｐ型ＦＥＴ１０１の幅よりもそれぞれ狭い。よって、隣接する薄膜ＦＥＴそれぞれの直下に位置するウェル領域同士の距離が、隣接する薄膜ＦＥＴ同士の距離よりも広い。ここで言う薄膜ＦＥＴの幅とは、薄膜ＦＥＴの素子領域の幅を意味する。素子領域は、埋め込み絶縁膜２上に島状に形成されたＳＯＩ層３により構成される。また、ウェル領域同士の距離とは、ウェル領域の外縁から、隣接するウェル領域の外縁までの距離を意味する。また、薄膜ＦＥＴ同士の距離とは、素子領域の外縁から、隣接する素子領域の外縁までの距離を意味する。なお、薄膜ｎ型ＦＥＴと薄膜ｐ型ＦＥＴが隣接する場合や、薄膜ｎ型ＦＥＴ同士が隣接する場合に限らず、隣接する薄膜ｐ型ＦＥＴ同士の直下に位置するウェル領域同士の距離が薄膜ＦＥＴ同士の距離より広い構成でもよい。
【００３９】
図１２に示すように、ｐ型ウェル領域４、４ｂ、５は、ｐ型ウェル領域４、４ｂ、５が並んでいる方向と垂直な方向に延びている。そして、ｐ型ウェル電極領域１０４、１０４ｂ、１０５は、ｐ型ウェル領域４、４ｂ、５のうち、薄膜ｎ型ＦＥＴ１００、１００ｂおよび薄膜ｐ型ＦＥＴ１０１と重なる部分から延びた部分にそれぞれ形成されている。図１２に示す構成では、隣接する薄膜ＦＥＴがドレイン電流の流れる方向と平行なチャネル長方向に配列され、チャネル長方向においてウェル領域同士の距離が薄膜ＦＥＴ同士の距離よりも広い構成となっている。
【００４０】
図１３は、図１１に示す半導体装置の変形例を示す平面図であり、図１２に示す半導体装置とは薄膜ＦＥＴの配列等が異なる。第３の実施形態に係る半導体装置は、図１３に示すように、隣接する薄膜ＦＥＴがドレイン電流の流れる方向と垂直なチャネル幅方向に配列され、チャネル幅方向においてウェル領域同士の距離が素子領域同士の距離よりも広い構成であってもよい。
【００４１】
本実施形態の構成では、薄膜ＦＥＴを構成する素子領域同士の間に、ウェル領域の外縁が存在しない。このため、素子領域同士の間にウェル領域を分離するための距離マージンを含める必要が無く、素子領域同士の距離をさらに詰めることができる。従って、半導体装置における薄膜ＦＥＴの集積度を向上できる。
【００４２】
図１４は、第４の実施形態に係る半導体装置を示す断面図である。第４の実施形態に係る半導体装置は、素子分離絶縁体１６をさらに備えている。素子分離絶縁体１６は、ＳＯＩ層３と埋め込み絶縁膜２を貫通して半導体基板１に形成されたトレンチに埋め込まれている。これにより、半導体基板１内のｐ型ウェル領域４、４ｂ、５は、互いに電気的に分離される。このように素子分離絶縁体１６を形成したトレンチ素子分離構造を併用した場合、ｐ型ウェル領域４、４ｂ、５を更に近接させることが容易となる。
（実施例）
【００４３】
図１５は、図１に示す半導体装置の実施例を示す平面図である。本実施例に係る半導体装置では、半導体基板１内にｎ型ウェル領域４０が形成され、ｎ型ウェル領域４０に囲まれた内部にｐ型ウェル領域４ａ、４ｂ、５ａ、５ｂが形成されている。ｐ型ウェル領域４ａの上部には、薄膜ｎ型ＦＥＴ１００、２００が形成されている。ｐ型ウェル領域４ｂの上部には、薄膜ｎ型ＦＥＴ３００が形成されている。ｐ型ウェル領域５ａの上部には、薄膜ｐ型ＦＥＴ１０１、２０１が形成されている。ｐ型ウェル領域５ｂの上部には、薄膜ｐ型ＦＥＴ３０１が形成されている。このように、本発明の半導体装置は、同一のウェル領域上に複数の薄膜ＦＥＴを形成した構成としてもよい。
【００４４】
薄膜ｎ型ＦＥＴ１００と薄膜ｎ型ＦＥＴ２００は、ソース領域またはドレイン領域を共有している。薄膜ｐ型ＦＥＴ１０１と薄膜ｐ型ＦＥＴ２０１は、ソース領域またはドレイン領域を共有している。薄膜ｎ型ＦＥＴ１００と薄膜ｐ型ＦＥＴ１０１は、ゲート電極１１０を共有している。薄膜ｎ型ＦＥＴ２００と薄膜ｐ型ＦＥＴ２０１は、ゲート電極２１０を共有している。薄膜ｎ型ＦＥＴ３００と薄膜ｐ型ＦＥＴ３０１は、ゲート電極３１０を共有している。各薄膜ＦＥＴのソース領域、ドレイン領域、ゲート電極上および各ウェル領域のウェル電極領域上には適宜コンタクトプラグが配置され、図示しない上層の配線に接続されている。
【００４５】
この構成の半導体装置に対し、例えば、ｎ型ウェル領域４０には＋１．２Ｖを印加し、ｐ型ウェル領域４ａに＋０．２Ｖ、ｐ型ウェル領域４ｂに０．０Ｖ、ｐ型ウェル領域５ａに＋０．８Ｖ、ｐ型ウェル領域５ｂに＋１．０Ｖを印加する。ｐ型ウェル領域４ａ、４ｂ、５ａ、５ｂはいずれも電気的に分離されているため、このようにそれぞれのウェル領域に異なる電圧を印加することができ、それぞれのウェル領域の上部に位置する薄膜ＦＥＴの閾値電圧をそれぞれ独立に制御できる。ｐ型ウェル領域４ａ、４ｂに異なる電圧を印加することで、ｐ型ウェル領域４ａ上に位置する薄膜ｎ型ＦＥＴ１００、２００の閾値電圧と、ｐ型ウェル領域４ｂ上に位置する薄膜ｎ型ＦＥＴ３００の閾値電圧とに、差をつけることができる。
【００４６】
回路をより高速に動作させる必要があるときには、ｐ型ウェル領域４ａ、４ｂに上記の値よりも正側の値の電圧を、ｐ型ウェル領域５ａ、５ｂに上記の値よりも負側の値の電圧を印加する。これにより薄膜ＦＥＴの閾値電圧を下げ、動作速度を高めることができる。回路を高速に動作させる必要がないときには、ｐ型ウェル領域４ａ、４ｂに上記の値よりも負側の値の電圧を、ｐ型ウェル領域５ａ、５ｂに上記の値よりも正側の値の電圧を印加する。これにより薄膜ＦＥＴの閾値電圧を上げ、薄膜ＦＥＴのサブスレッショルドリーク電流による消費電力を抑制することができる。なお、ウェル領域間で順方向電流が発生しないよう、ｎ型ウェル領域４０の電圧も適宜調整するのが望ましい。また、回路の動作速度、消費電力、リーク電流などの動作状況に応じて各ウェル領域に印加する電圧を調節することにより、製造ばらつき、温度変化、電源電圧の変化などによる回路性能のばらつきを補償することができる。
【００４７】
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。
【符号の説明】
【００４８】
１  半導体基板
２  埋め込み絶縁膜
３  ＳＯＩ層
３０、３０ｂ、３１  素子領域
４、４ａ、４ｂ、５、５ａ、５ｂ  ｐ型ウェル領域
４０、４２  ｎ型ウェル領域
６  ソース領域
７  ドレイン領域
８  チャネル領域
９  ゲート絶縁膜
１０、１１０、２１０、３１０  ゲート電極
１４  フォトレジスト
１５  コンタクトプラグ
１６  素子分離絶縁体
１００、１００ｂ、２００、３００  薄膜ｎ型ＦＥＴ
１０１、１０１ｂ、２０１、３０１  薄膜ｐ型ＦＥＴ
１０４、１０４ｂ、１０５  ｐ型ウェル電極領域
１４０、１４２  ｎ型ウェル電極領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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