(57)【要約】【課題】トランジスタの素子領域の端部に形成される寄生トランジスタの影響を軽減することができる不揮発性半導体記憶装置を提供する。【解決手段】半導体基板１０内に形成された素子領域１０Ａと、素子領域１０Ａ上に形成された第１のゲート絶縁膜１４と、第１のゲート絶縁膜１４上に形成された第１のゲート電極１５と、第１のゲート電極１５上に形成され、開口を有するゲート間絶縁膜１６と、ゲート間絶縁膜１６上に形成され、開口を介して第１のゲート電極１５と接する第２のゲート電極１２と、素子領域１０Ａ、第１のゲート絶縁膜１４および第１のゲート電極１５によって形成された積層構造を囲む素子分離領域１１とを備える。素子領域１０Ａの側面、第１のゲート絶縁膜１４の側面及び第１のゲート電極１５の側面と、素子分離領域１１との間には空隙１８Ａが形成されている。【選択図】図３
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【特許請求の範囲】
【請求項１】
半導体基板内に形成された第１の素子領域と、
前記第１の素子領域上に形成された第１のゲート絶縁膜と、
前記第１のゲート絶縁膜上に形成された第１のゲート電極と、
前記第１のゲート電極上に形成され、開口を有する第１のゲート間絶縁膜と、
前記第１のゲート間絶縁膜上に形成され、前記開口を介して前記第１のゲート電極と接する第２のゲート電極と、
前記第１の素子領域、前記第１のゲート絶縁膜および前記第１のゲート電極によって形成された積層構造を囲む第１の素子分離領域と、を具備し、
前記第１の素子領域の側面、前記第１のゲート絶縁膜の側面及び前記第１のゲート電極の側面と、前記第１の素子分離領域との間には第１の空隙が形成されていることを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記第１の素子分離領域の上方には前記第２のゲート電極が配置され、前記第１の素子分離領域と前記第２のゲート電極との間には第２の空隙が形成されていることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記半導体基板内に形成された複数の第２の素子領域と、
前記第２の素子領域上に形成された第２のゲート絶縁膜と、
前記第２のゲート絶縁膜上に形成された浮遊ゲート電極と、
前記浮遊ゲート電極上に形成された第２のゲート間絶縁膜と、
前記第２のゲート間絶縁膜上に形成された制御ゲート電極と、
前記複数の第２の素子領域に挟まれ、第３の空隙を有する第２の素子分離領域と、
をさらに具備することを特徴とする請求項１または２に記載の不揮発性半導体記憶装置。
【請求項４】
前記第１の空隙の深さは、前記第１の素子分離領域の底面より浅いことを特徴とする請求項１ないし３のいずれか一項に記載の不揮発性半導体記憶装置。
【請求項５】
半導体基板上に、ゲート絶縁膜、第１のゲート電極を順に積層する工程と、
前記半導体基板、前記ゲート絶縁膜および前記第１のゲート電極を加工することで、前記半導体基板に素子領域を形成する工程と、
前記素子領域、前記ゲート絶縁膜および前記第１のゲート電極を囲む素子分離領域を形成する工程と、
前記第１のゲート電極および前記素子分離領域上に、ゲート間絶縁膜及び第２のゲート電極を順に形成する工程と、
前記第２のゲート電極の下方に位置し、前記第１の素子領域の側面上、前記ゲート絶縁膜の側面上及び前記第１のゲート電極の側面上の前記素子分離領域をエッチングし、前記第１の素子領域の側面、前記ゲート絶縁膜の側面及び前記第１のゲート電極の側面と、前記素子分離領域との間に空隙を形成する工程と、
を具備することを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項６】
前記空隙を形成する工程において、前記素子分離領域の表面を前記素子領域の表面より低くすることを特徴とする請求項５に記載の不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、不揮発性半導体記憶装置及びその製造方法に関し、例えばＮＡＮＤ型フラッシュメモリ及びその製造方法に関するものである。
【背景技術】
【０００２】
ＮＡＮＤ型フラッシュメモリなどの電荷蓄積層に浮遊ゲートを持つ構造の不揮発性半導体記憶装置においては、メモリセル部のシュリンクトレンドに合わせて、周辺回路部に形成される周辺トランジスタのサイズ縮小も必須となっている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平１１−１６９９８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
周辺トランジスタの幅サイズを縮小した場合、素子分離領域に近接する素子領域（アクティブエリア）の端部に形成される寄生トランジスタの影響が大きくなり、閾値の低下や閾値低下に起因するオフリーク電流の増加を招いていた。素子領域の端部に寄生トランジスタが形成される原因は、主に素子分離領域内に埋め込まれた絶縁膜中の固定電荷や、製造工程中の素子分離領域へのチャージングであると考えられている。
【０００５】
トランジスタの素子領域の端部に形成される寄生トランジスタの影響を軽減することができる不揮発性半導体記憶装置を提供する。
【課題を解決するための手段】
【０００６】
一実施態様の不揮発性半導体記憶装置は、半導体基板内に形成された第１の素子領域と、前記第１の素子領域上に形成された第１のゲート絶縁膜と、前記第１のゲート絶縁膜上に形成された第１のゲート電極と、前記第１のゲート電極上に形成され、開口を有する第１のゲート間絶縁膜と、前記第１のゲート間絶縁膜上に形成され、前記開口を介して前記第１のゲート電極と接する第２のゲート電極と、前記第１の素子領域、前記第１のゲート絶縁膜および前記第１のゲート電極によって形成された積層構造を囲む第１の素子分離領域とを具備する。前記第１の素子領域の側面、前記第１のゲート絶縁膜の側面及び前記第１のゲート電極の側面と、前記第１の素子分離領域との間には第１の空隙が形成されていることを特徴とする。
【図面の簡単な説明】
【０００７】
【図１】実施形態のＮＡＮＤ型フラッシュメモリのレイアウト図である。
【図２】実施形態のＮＡＮＤ型フラッシュメモリにおける周辺トランジスタの平面図である。
【図３】実施形態のＮＡＮＤ型フラッシュメモリにおける周辺トランジスタの断面図である。
【図４】実施形態のＮＡＮＤ型フラッシュメモリにおける周辺トランジスタの断面図である。
【図５】実施形態のＮＡＮＤ型フラッシュメモリにおける周辺トランジスタ間の素子分離絶縁領域上の断面図である。
【図６】実施形態の変形例のＮＡＮＤ型フラッシュメモリにおける周辺トランジスタの断面図である。
【図７】実施形態のＮＡＮＤ型フラッシュメモリにおけるメモリセル部の平面図である。
【図８】実施形態のＮＡＮＤ型フラッシュメモリにおけるメモリセル部の断面図である。
【図９】実施形態のＮＡＮＤ型フラッシュメモリにおけるメモリセル部の断面図である。
【図１０】実施形態のＮＡＮＤ型フラッシュメモリにおける周辺トランジスタの製造方法を示す断面図である。
【図１１】実施形態のＮＡＮＤ型フラッシュメモリにおける周辺トランジスタの製造方法を示す断面図である。
【図１２】実施形態のＮＡＮＤ型フラッシュメモリにおける周辺トランジスタの製造方法を示す断面図である。
【図１３】実施形態のＮＡＮＤ型フラッシュメモリにおける周辺トランジスタの製造方法を示す断面図である。
【図１４】実施形態のＮＡＮＤ型フラッシュメモリにおける周辺トランジスタの製造方法を示す断面図である。
【図１５】実施形態のＮＡＮＤ型フラッシュメモリにおける周辺トランジスタの製造方法を示す断面図である。
【図１６】実施形態のＮＡＮＤ型フラッシュメモリにおけるメモリセル部の製造方法を示す断面図である。
【図１７】実施形態のＮＡＮＤ型フラッシュメモリにおけるメモリセル部の製造方法を示す断面図である。
【図１８】実施形態のＮＡＮＤ型フラッシュメモリにおけるメモリセル部の製造方法を示す断面図である。
【発明を実施するための形態】
【０００８】
以下、図面を参照して実施形態の不揮発性半導体記憶装置とその製造方法について説明する。ここでは、不揮発性半導体記憶装置として、ＮＡＮＤ型フラッシュメモリを例に取る。なお、以下の説明において、同一の機能及び構成を有する構成要素については、同一符号を付し、重複説明は必要な場合にのみ行う。
【０００９】
［１］ＮＡＮＤ型フラッシュメモリの構造
図１は、実施形態のＮＡＮＤ型フラッシュメモリのレイアウト図である。
【００１０】
図示するように、ＮＡＮＤ型フラッシュメモリ１００は、メモリセル部１０１、ローデコーダ１０２、センスアンプ１０３、及び周辺回路部１０４を備える。図１において、メモリセル部１０１の両端（左右端）には、ローデコーダ１０２が配置され、メモリセル部１０１の下端にはセンスアンプ１０３が配置されている。さらに、センスアンプ１０３の下側には、周辺回路部１０４が配置されている。
【００１１】
メモリセル部１０１は、行列状に配置された複数のＮＡＮＤセルユニットを有する。ＮＡＮＤセルユニットは、直列接続された複数のメモリセルトランジスタ（以下、メモリセル）ＭＣと、複数のメモリセルＭＣを挟むように両端に接続された選択ゲートトランジスタＳ１，Ｓ２を有する。メモリセルＭＣは、浮遊ゲート電極、及び制御ゲート電極を含む不揮発性メモリセルトランジスタからなる。
【００１２】
ＮＡＮＤセルユニットの一端は選択ゲートトランジスタＳ１を介してビット線ＢＬに接続され、ＮＡＮＤセルユニットの他端は選択ゲートトランジスタＳ２を介して共通ソース線ＳＬに接続される。同一行のメモリセルＭＣの制御ゲート電極は、ワード線ＷＬに接続されている。また、選択ゲートトランジスタＳ１，Ｓ２の制御ゲート電極は、選択ゲート線ＳＧＬにそれぞれ接続されている。
【００１３】
ローデコーダ１０２は、メモリセル部１０１内のメモリセルＭＣに接続された複数のワード線ＷＬから、アドレスに基づいて特定のワード線ＷＬを選択する。センスアンプ１０３は、メモリセルＭＣに接続されたビット線ＢＬからメモリセルＭＣに記憶されたデータを読み出す。周辺回路部１０４は、メモリセル部１０１内のメモリセルＭＣに対して書き込み、読み出し、及び消去を行うためのトランジスタ（以下、周辺トランジスタ）を含む回路を有する。
【００１４】
まず、周辺回路部１０４の周辺トランジスタの構造を述べ、続いてメモリセル部１０１の構造を述べる。なお、ここでは、周辺回路部１０４が含む周辺トランジスタの構造を述べるが、ローデコーダ１０２及びセンスアンプ１０３が含むトランジスタも同様な構造を有する。
【００１５】
［１−１］周辺トランジスタ
図２は、実施形態のＮＡＮＤ型フラッシュメモリにおける周辺回路部が含む周辺トランジスタの平面図である。
【００１６】
図示するように、半導体基板上には、素子分離絶縁領域１１にて分離された素子領域（アクティブエリア）１０Ａが配置されている。素子領域１０Ａにはトランジスタが形成される。さらに、素子領域１０Ａ上には、ゲート電極１２が配置されている。ゲート電極１２の両側の素子領域１０Ａには、コンタクトプラグ１３が接続されている。
【００１７】
図３及び図４は、ＮＡＮＤ型フラッシュメモリにおける周辺トランジスタの断面図である。図３は図２中のＡ−Ａ線（ゲート幅方向）に沿った断面であり、図４は図２中のＢ−Ｂ線（ゲート長方向）に沿った断面である。また、図５は、周辺トランジスタ間の素子分離絶縁領域１１上の断面図であり、図２中のＣ−Ｃ線（ゲート長方向）に沿った断面図である。
【００１８】
図３及び図４に示すように、半導体基板１０上には、素子分離絶縁領域１１にて分離された素子領域１０Ａが形成されている。素子領域１０Ａ上には、ゲート絶縁膜１４が形成されている。ゲート絶縁膜１４上には第１のゲート電極１５が形成され、第１のゲート電極１５上にはゲート間絶縁膜１６が形成されている。ゲート間絶縁膜１６上には、第２のゲート電極１２が形成され、さらに、第２のゲート電極１２上には層間絶縁膜１７が形成されている。
【００１９】
半導体基板１０は、例えばシリコンから形成される。素子分離絶縁領域１１は、例えばＳＴＩ(Shallow Trench Isolation)から形成される。ＳＴＩは、半導体基板１０の表面領域に設けられた溝に、絶縁膜（例えば、シリコン酸化膜）が埋め込まれて形成される。ゲート絶縁膜１４及び層間絶縁膜１７は、例えばシリコン酸化膜から形成される。
【００２０】
第１のゲート電極１５は、例えばポリシリコン膜、金属膜から形成される。ゲート間絶縁膜１６は、例えば、ＯＮＯ膜、またはＮＯＮＯＮ膜、ＮＯＡＯＮ膜、高誘電率を有する膜（High−ｋ膜）から形成される。ここで、Ｏはシリコン酸化膜を示し、Ｎはシリコン窒化膜もしくはシリコン酸窒化膜を、Ａは酸化アルミニウム膜を示す。例えば、前記ＯＮＯ膜は、シリコン酸化膜／シリコン窒化膜／シリコン酸化膜の順で積層された積層膜を示す。
【００２１】
第２のゲート電極１２は、例えば、積層されたポリシリコン膜１２Ａ及びシリサイド膜１２Ｂを有する。シリサイド膜としては、Ｎｉシリサイド、Ｃｏシリサイドが挙げられる。１２ＢはＷ等の金属膜でもかまわない。さらに、第１のゲート電極１５と第２のゲート電極１２間のゲート間絶縁膜１６には開口部が形成されており、この開口部を介して第１のゲート電極１５と第２のゲート電極１２とは電気的に接続されている。
【００２２】
また、図３に示すように、素子領域１０Ａの側面上、ゲート絶縁膜１４の側面上、及び第１のゲート電極１５の側面上には、素子分離絶縁領域１１が配置されている。素子領域１０Ａの側面、ゲート絶縁膜１４の側面及び第１のゲート電極１５の側面と、素子分離絶縁領域１１との間には、空隙１８Ａが形成されている。言い換えると、素子領域１０Ａの側面上、ゲート絶縁膜１４の側面上及び第１のゲート電極１５の側面上には、空隙１８Ａを介して素子分離絶縁領域１１が配置されている。空隙１８Ａの深さは、素子領域１０Ａの側面まで達していればよく、素子分離絶縁膜領域１１の底面まで達していなくてもよい。換言すると、空隙１８Ａは、素子領域１０Ａの上面端部に隣接して形成されていればよい。
【００２３】
また、図３及び図５に示すように、第２のゲート電極１２下の素子分離絶縁領域１１上には、ゲート間絶縁膜１６が形成されている。素子分離絶縁領域１１とゲート間絶縁膜１６（あるいは第２のゲート電極１２）との間には、空隙１８Ｂが形成されている。言い換えると、素子分離絶縁領域１１上には、空隙１８Ｂを介してゲート間絶縁膜１６が形成されている。ゲート間絶縁膜１６上には、第２のゲート電極１２が形成され、第２のゲート電極１２上には層間絶縁膜１７が形成されている。
【００２４】
さらに、図４に示すように、第１のゲート電極１５の両側の素子領域には、ソース／ドレイン拡散層１９が形成されている。ソース／ドレイン拡散層１９上の層間絶縁膜１７内には、ソース／ドレイン拡散層１９に接続されたコンタクトプラグ１３が形成されている。さらに、ゲート絶縁膜１４の側面上、第１のゲート電極１５の側面上、ゲート間絶縁膜１６の側面上、及び第２のゲート電極１２の側面上には、ゲート側壁絶縁膜２０が形成されている。図２に示した平面図ではゲート側壁絶縁膜は省略している。
【００２５】
なお、第１のゲート電極１５は、後述するメモリセルの浮遊ゲート電極と同じ材料で、同じ工程により形成される。第２のゲート電極１２は、メモリセルの制御ゲート電極と同じ材料で、同じ工程により形成される。
【００２６】
前述した構造を有する実施形態では、ＮＡＮＤ型フラッシュメモリの周辺トランジスタにおける素子分離絶縁領域（ＳＴＩ）１１に空隙を形成することにより、以下のような効果がある。
【００２７】
（１）寄生トランジスタ(エッジチャネル)の影響の軽減
素子分離絶縁領域内には、絶縁膜などの埋め込み材による固定電荷や製造工程中のチャージが蓄積されている。このため、これらの電荷が起因して周辺トランジスタの素子領域（アクティブエリア）端部で閾値が低くなり、オフリーク電流が増加する。さらに、トランジスタのチャネル幅サイズを小さくすることにより、素子領域端部の影響が顕著になる。
【００２８】
本実施形態の構造では、ゲート絶縁膜１４の側面及び素子領域１０Ａの側面と、素子分離絶縁領域１１との間に空隙１８Ａが形成されている。シリコン酸化膜の比誘電率はおよそ３．９であり、シリコン窒化膜の比誘電率はおよそ７．０である。対して、空気の比誘電率はおよそ１．０である。このように、誘電率の低い空隙１８Ａを素子領域の端部近傍の素子分離絶縁領域中に形成することにより、埋め込み材中の固定電荷の影響を抑制することができる。これにより、素子領域端部に形成されるエッジチャネルの形成を抑制することができる。言い換えると、素子領域端部に形成される寄生トランジスタの影響を軽減することができる。
【００２９】
なお、ゲート絶縁膜１４の側面上及び素子領域１０Ａの側面上に形成される空隙は、チャネル長の全域に亘って形成される必要はなく、チャネル長全域のうちの一部分に空隙が形成されるだけで前記効果を得ることができる。
【００３０】
（２）ゲート電圧シールド効果によるフィールド反転リークの抑制
図２に示したような隣接トランジスタ素子同士互いにひとつのゲート電極１２を共有する構造においては素子分離絶縁領域１１上にゲート電極１２が存在する。このような構造においては、ゲート電極１２とゲート間絶縁膜１６及び素子分離絶縁領域１１内の絶縁膜と半導体基板１０において擬似的なＭＯＳトランジスタ構造と考えることができる。このような構造において、ゲート電極１２に電圧が印加されるとゲート電極による電位により、半導体基板１０に反転層が形成される。上記構造においてはこの反転層を経由した隣接素子間リーク電流(フィールド反転リーク)が発生することが懸念される。
【００３１】
本実施形態の構造では、素子分離絶縁領域１１上のゲート電極１２の下に誘電率の低い空隙１８Ｂが形成されている。すなわち、素子分離絶縁領域１１とゲート電極１２との間に空隙１８Ｂが存在している。これにより、ゲート電圧によって素子分離絶縁領域１１下の半導体基板に反転層が形成されるのを抑制でき、フィールド反転リークを抑制する効果がある。
【００３２】
なお、図３に示した実施形態は、図６に示す構造を有していてもよい。図６は図３に示した実施形態の変形例であり、周辺トランジスタの断面図である。
【００３３】
図６に示すように、ゲート絶縁膜１４の側面が凹んでいる。これは、後述する製造方法に記載しているように、空隙の形成工程において、素子分離絶縁領域１１だけでなく、ゲート絶縁膜１４の側面もエッチングされる場合があるからである。その他の構造は、図３に示した構造と同様である。このような変形例でも、実施形態と同様な作用及び効果を得ることができる。
【００３４】
［１−２］メモリセル部
図７は、実施形態のＮＡＮＤ型フラッシュメモリにおけるメモリセル部の平面図である。
【００３５】
図示するように、半導体基板上には、素子分離絶縁領域１１にて分離された素子領域１０Ａが第１方向に複数配列されている。素子領域１０Ａは、第１方向と直交する第２方向に延伸している。素子領域１０Ａ上及び素子分離絶縁領域１１上には、制御ゲート電極（ワード線）１２が第２方向に複数配列されている。制御ゲート電極１２は第１方向に延伸している。
【００３６】
図８は、ＮＡＮＤ型フラッシュメモリにおけるメモリセル部の断面図であり、図７中のＤ−Ｄ線（第１方向）に沿ったワード線上の断面である。
【００３７】
図８に示すように、半導体基板１０上には、素子分離絶縁領域１１にて分離された素子領域１０Ａが形成されている。素子領域１０Ａ上には、ゲート絶縁膜１４が形成されている。ゲート絶縁膜１４上には浮遊ゲート電極１５が形成され、浮遊ゲート電極１５上にはゲート間絶縁膜１６が形成されている。ゲート間絶縁膜１６上には、制御ゲート電極１２が形成され、制御ゲート電極１２上には層間絶縁膜１７が形成されている。さらに、制御ゲート電極１２下の素子分離絶縁領域１１には、図８に示すように、空隙１８Ｃが形成されている。
【００３８】
浮遊ゲート電極１５は、例えばポリシリコン膜から形成される。制御ゲート電極１２は、例えば、積層されたポリシリコン膜１２Ａ及びシリサイド膜１２Ｂを有する。浮遊ゲート電極１５は、周辺トランジスタの第１のゲート電極１５と同じ材料で、同じ工程により形成される。制御ゲート電極１２は、周辺トランジスタの第２のゲート電極１２と同じ材料で、同じ工程により形成される。
【００３９】
図９は、ＮＡＮＤ型フラッシュメモリにおけるメモリセル部の断面図であり、図７中のＥ−Ｅ線（第１方向）に沿ったワード線を除く領域の断面である。
【００４０】
図９に示すように、半導体基板１０上には、素子分離絶縁領域１１にて分離された素子領域１０Ａが形成されている。素子分離絶縁領域１１の上面は凹んでいる。素子分離絶縁領域１１上及び素子領域１０Ａ上には、層間絶縁膜１７が形成されている。
【００４１】
［２］ＮＡＮＤ型フラッシュメモリの製造方法
実施形態のＮＡＮＤ型フラッシュメモリの製造方法として、周辺トランジスタとメモリセル部の製造方法について説明する。
【００４２】
［２−１］周辺トランジスタの製造方法
図１０〜図１５は、ＮＡＮＤ型フラッシュメモリにおける周辺トランジスタの製造方法を示す断面図である。図１０、図１１及び図１２は、図２中のＡ−Ａ線に沿った断面であり、図２図１３、図１４及び図１５は、図２中のＣ−Ｃ線に沿った断面である。
【００４３】
図１０に示すように、半導体基板１０に、ゲート絶縁膜１４、第１のゲート電極１５を順に積層する。次に、積層構造の一部を加工することにより、素子領域１０Ａを形成する。次に、絶縁膜を埋めこむことで、素子領域１０Ａを挟む素子分離絶縁領域１１を形成する。さらに、第１のゲート電極１５および素子分離絶縁領域１１上にゲート間絶縁膜１６を形成する。第１のゲート電極１５の上方に位置するゲート間絶縁膜１６の一部を開口した後、ポリシリコン膜１２Ａを形成する。次に、ゲート間絶縁膜１６、ポリシリコン膜１２Ａを加工することで、図１３に示す断面を得る。すなわち、半導体基板１０上に、素子分離絶縁領域１１が形成され、素子分離絶縁領域１１上の一部に、ゲート間絶縁膜１６、及びポリシリコン膜１２Ａが順に形成される。
【００４４】
その後、図１０に示した構造に対して、ウェットエッチングにより、第１のゲート電極１５の側面上、ゲート絶縁膜１４の側面上、及び素子領域１０Ａの側面上の素子分離絶縁領域１１をエッチングする。これにより、図１１に示すように、第１のゲート電極１５の側面、ゲート絶縁膜１４の側面、及び素子領域１０Ａの側面と、素子分離絶縁領域１１との間に空隙１８Ａを形成する。
【００４５】
さらに、前記ウェットエッチングにより、ゲート間絶縁膜１６下の素子分離絶縁領域１１をエッチングし、図１１及び図１４に示すように、素子分離絶縁領域１１とゲート間絶縁膜１６との間に空隙１８Ｂを形成する。
【００４６】
次に、図１２及び図１５に示すように、ポリシリコン膜１２Ａ上にシリサイド膜１２Ｂを形成する。詳述すると、ポリシリコン膜１２Ａ上に金属膜を堆積し、熱処理を行ってポリシリコン膜１２Ａと金属膜を反応させる。その後、未反応の金属膜を除去する。これにより、ポリシリコン膜１２Ａ上にシリサイド膜１２Ｂを形成する。金属膜には、例えばＮｉ、Ｔｉ、Ｃｏ、Ｐｔ、Ｐｄ、Ｔａ、Ｍｏなどが用いられる。
【００４７】
その後、シリサイド膜１２Ｂ上を含む半導体基板１０上に層間絶縁膜１７を形成する。このとき、空隙１８Ａ，１８Ｂは、層間絶縁膜１７によって埋め込まれることなく、空隙まま維持される。以上により、周辺トランジスタが製造される。
【００４８】
前述した製造方法では、素子分離絶縁領域１１に空隙を形成する工程が行われる。この空隙の形成工程において、図４に示すように、素子分離絶縁領域１１の表面は素子領域（アクティブエリア）１０Ａの表面より低い位置まで除去される。これにより、素子分離絶縁領域１１の埋め込み材の応力に起因して素子領域に発生する結晶欠陥を低減することができる。すなわち、埋め込み材は材料固有の応力を持ち、この応力が素子領域に結晶欠陥を発生させる一因になっている。本実施形態の製造方法では、ウェットエッチングにより素子分離絶縁領域１１を素子領域１０Ａより低い高さまで除去することにより、素子領域１０Ａにおける素子分離絶縁膜の応力による結晶欠陥の発生を抑制する効果を持つ。
【００４９】
［２−２］メモリセル部の製造方法
図１６、図１７及び図１８は、ＮＡＮＤ型フラッシュメモリにおけるメモリセル部の製造方法を示す断面図である。図１６（ａ）、図１７（ａ）、及び図１８（ａ）は、図７中のＤ−Ｄ線に沿った断面図であり、図１６（ｂ）、図１７（ｂ）、及び図１８（ｂ）は、図７中のＥ−Ｅ線に沿った断面図である。
【００５０】
図１６（ａ），（ｂ）に示すように、半導体基板１０に、素子分離絶縁領域１１と、素子分離絶縁領域１１にて分離された素子領域１０Ａを形成する。
【００５１】
次に、図１６（ａ）に示すように、半導体基板１０に、ゲート絶縁膜１４、浮遊ゲート電極１５を順に積層する。次に、積層構造の一部を加工することにより、素子領域１０Ａを形成する。次に、絶縁膜を埋めこむことで、素子領域１０Ａを挟む素子分離絶縁領域１１を形成する。さらに、浮遊ゲート電極１５および素子分離絶縁領域１１上にゲート間絶縁膜１６、ポリシリコン膜１２Ａを順に形成する。次に、浮遊ゲート電極１５、ゲート間絶縁膜１６、及びポリシリコン膜１２Ａを第１の方向に延伸するようにエッチングし、ワード線を形成する。このエッチングには、ウェットエッチングが用いられ、このウェットエッチングにより、図１６（ｂ）に示すように、素子分離絶縁領域１１の表面がエッチングされ、凹みが形成される。
【００５２】
その後、図１６（ａ），（ｂ）に示した構造に対して、ウェットエッチングにより、ポリシリコン膜１２Ａ下の素子分離絶縁領域１１をエッチングする。これにより、図１７（ａ）に示すように、ポリシリコン膜１２Ａと素子分離絶縁領域１１との間に空隙１８Ｃを形成する。
【００５３】
その後、図１８（ｂ）に示すように、素子領域１０Ａおよび素子分離絶縁領域１１上に、層間絶縁膜１７を堆積する。このとき、図１８（ａ）に示すように、空隙１８Ｃは、層間絶縁膜１７によって埋め込まれることなく、空隙のまま維持される。
【００５４】
次に、図１８（ａ）に示すように、ポリシリコン膜１２Ａ上にシリサイド膜１２Ｂを形成する。詳述すると、ポリシリコン膜１２Ａ上に金属膜を堆積し、熱処理を行ってポリシリコン膜１２Ａと金属膜を反応させる。その後、未反応の金属膜を除去する。これにより、ポリシリコン膜１２Ａ上にシリサイド膜１２Ｂを形成する。金属膜には、例えばＮｉ、Ｔｉ、Ｃｏ、Ｐｔ、Ｐｄ、Ｔａ、Ｍｏなどが用いられる。
【００５５】
その後、層間絶縁膜やコンタクト、配線を公知の方法で形成することにより、メモリセルが製造される。
【００５６】
なお、前述した周辺トランジスタとメモリセル部の製造工程において、同一符号の部材は同一の材料で、同一の工程により形成される。さらに、空隙１８Ａ，１８Ｂと空隙１８Ｃは同一の工程によって形成される。
【００５７】
本実施形態では、ＮＡＮＤ型フラッシュメモリの周辺回路部分に形成されるトランジスタにおいて、素子分離領域（ＳＴＩ）中に空隙が形成されている。これにより、素子分離領域中の固定電荷に起因する寄生トランジスタの形成を抑制でき、さらにトランジスタ幅サイズを縮小した時のトランジスタ特性の劣化を抑制することが可能である。
【００５８】
また、素子分離領域中に空隙を有するトランジスタ構造を形成して、素子分離領域とトランジスタを分離することにより、寄生トランジスタの影響を軽減でき、トランジスタ特性を維持したまま素子サイズを縮小することが可能である。
【００５９】
また、素子分離領域の埋め込み材の応力に起因する結晶欠陥を低減させることができる。さらに、ゲートが共通のトランジスタ間の、共通ゲート下の素子分離領域中に空隙が存在するため、フィールド反転耐圧を向上させることができる。
【００６０】
以上説明したように実施形態によれば、トランジスタの素子領域の端部に形成される寄生トランジスタの影響を軽減することができる不揮発性半導体記憶装置を提供できる。
【００６１】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００６２】
１０…半導体基板、１０Ａ…素子領域（アクティブエリア）、１１…素子分離絶縁領域、１２…第２のゲート電極（制御ゲート電極）、１２Ａ…ポリシリコン膜、１２Ｂ…シリサイド膜、１３…コンタクトプラグ、１４…ゲート絶縁膜、１５…第１のゲート電極（浮遊ゲート電極）、１６…ゲート間絶縁膜、１２…第２のゲート電極、１７…層間絶縁膜、１８Ａ，１８Ｂ…空隙、１９…ソース／ドレイン拡散層、２０…ゲート側壁絶縁膜、
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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