(57)【要約】【課題】セレクタを介して映像信号を画素回路に供給する構成を採る場合においても表示むらを抑制することのできる技術を提供する。【解決手段】表示装置、電子機器は、表示部と、保持容量と、映像信号と対応する駆動電圧を保持容量に書き込む書込トランジスタと、保持容量に書き込まれた駆動電圧に基づいて表示部を駆動する駆動トランジスタを有する画素回路が所定の方向に配列されている画素部を備える。画素部には、所定の方向に配列されている各書込トランジスタに映像信号を供給するための映像信号線が配されており、出力端に接続された映像信号線に映像信号を選択的に出力可能なＮ出力型の選択部を複数備える。モノクロ表示対応とする場合、選択部内及び隣接する選択部間の何れにおいても、最初に出力先として指定される出力端と最後に出力先として指定される出力端とが隣接しないようにする。カラー表示対応とする場合、色別に纏めて選択動作を行なう。【選択図】図１０
2012255873.tif 000002
【特許請求の範囲】
【請求項１】
表示部と、
保持容量と、
映像信号と対応する駆動電圧を保持容量に書き込む書込トランジスタと、
保持容量に書き込まれた駆動電圧に基づいて表示部を駆動する駆動トランジスタ、
とを有する画素回路が所定の方向に配列されている画素部を備え、
画素部には、所定の方向に配列されている各書込トランジスタに映像信号を供給するための映像信号線が配されており、更に、
出力端に接続された映像信号線に映像信号を選択的に出力可能なＮ出力型（Ｎは２以上の正の整数）の選択部を複数備えており、
各選択部における選択動作は、
選択部ごとに、最初に出力先として指定される出力端と最後に出力先として指定される出力端とが隣接しておらず、且つ、
隣接する選択部との関係においても、最初に出力先として指定される出力端と最後に出力先として指定される出力端とが隣接していない表示装置。
【請求項２】
出力端の選択間隔を１セレクト期間としたとき、隣接する出力端での選択タイミングの差は２セレクト期間以内である請求項１に記載の表示装置。
【請求項３】
外側の出力端から内側の出力端へと順に選択する請求項１に記載の表示装置。
【請求項４】
各選択部の出力端と出力先を制御する制御端との配置態様は全て同じである請求項１に記載の表示装置。
【請求項５】
選択部は、制御端に供給される制御信号に基づき入力端に供給された映像信号を取り込んで映像信号線に出力するスイッチ回路、を映像信号線ごとに有する請求項１に記載の表示装置。
【請求項６】
スイッチ回路は、トランスファーゲート構造である請求項５に記載の表示装置。
【請求項７】
表示部と、
保持容量と、
映像信号と対応する駆動電圧を保持容量に書き込む書込トランジスタと、
保持容量に書き込まれた駆動電圧に基づいて表示部を駆動する駆動トランジスタ、
とを有する画素回路が所定の方向に配列されている画素部を備え、
画素部には、所定の方向に配列されている各書込トランジスタに映像信号を供給するための映像信号線が配されており、更に、
出力端に接続された映像信号線に映像信号を選択的に出力可能なＮ出力型（Ｎは２以上の正の整数）の選択部を複数備えており、
画素部は、色別の表示部が所定の配列順で配列されており、
各選択部における選択動作は、
ある色に着目したとき、その色と同じ色の出力端が所定の順に全て選択され、その後に他の色について同様に行なわれる表示装置。
【請求項８】
各選択部における選択動作は、色別に着目した場合に、
出力端の選択間隔を１セレクト期間としたとき、同色の隣接する出力端の選択タイミングの差は１セレクト期間である請求項７に記載の表示装置。
【請求項９】
各選択部における選択動作は、色配列の各組に着目した場合に、
出力端の選択間隔を１セレクト期間としたとき、隣接する出力色での選択タイミングの差は２セレクト期間以内である請求項７に記載の表示装置。
【請求項１０】
色別に着目した場合に、色の配列順に従い、且つ、出力端の配列順に従い、選択が行なわれる請求項７に記載の表示装置。
【請求項１１】
選択部ごとに、最初に出力先として指定される出力端と最後に出力先として指定される出力端とが隣接しておらず、且つ、
隣接する選択部との関係においても、最初に出力先として指定される出力端と最後に出力先として指定される出力端とが隣接していない請求項７に記載の表示装置。
【請求項１２】
色別に着目した場合に、色の配列順に従わずに選択が行なわれる請求項１１に記載の表示装置。
【請求項１３】
色別に着目した場合に、出力端の配列順に従わずに選択が行なわれる請求項１１に記載の表示装置。
【請求項１４】
各選択部の出力端と色の配列順と出力先を制御する制御端との配置態様は全て同じである請求項７に記載の表示装置。
【請求項１５】
選択部は、制御端に供給される制御信号に基づき入力端に供給された映像信号を取り込んで映像信号線に出力するスイッチ回路、を映像信号線ごとに有する請求項７に記載の表示装置。
【請求項１６】
スイッチ回路は、トランスファーゲート構造である請求項１５に記載の表示装置。
【請求項１７】
表示部、保持容量、映像信号と対応する駆動電圧を保持容量に書き込む書込トランジスタ、及び、保持容量に書き込まれた駆動電圧に基づいて表示部を駆動する駆動トランジスタを具備した表示素子が配列された画素部と、
画素部に供給される映像信号を生成する信号生成部、
とを備え、
画素部には、所定の方向に配列されている各書込トランジスタに映像信号を供給するための映像信号線が配されており、更に、
出力端に接続された映像信号線に映像信号を選択的に出力可能なＮ出力型（Ｎは２以上の正の整数）の選択部を複数備えており、
各選択部における選択動作は、
選択部ごとに、最初に出力先として指定される出力端と最後に出力先として指定される出力端とが隣接しておらず、且つ、
隣接する選択部との関係においても、最初に出力先として指定される出力端と最後に出力先として指定される出力端とが隣接していない電子機器。
【請求項１８】
表示部、保持容量、映像信号と対応する駆動電圧を保持容量に書き込む書込トランジスタ、及び、保持容量に書き込まれた駆動電圧に基づいて表示部を駆動する駆動トランジスタを具備した表示素子が配列された画素部と、
画素部に供給される映像信号を生成する信号生成部、
とを備え、
画素部には、所定の方向に配列されている各書込トランジスタに映像信号を供給するための映像信号線が配されており、更に、
出力端に接続された映像信号線に映像信号を選択的に出力可能なＮ出力型（Ｎは２以上の正の整数）の選択部を複数備えており、
画素部は、色別の表示部が所定の配列順で配列されており、
各選択部における選択動作は、
ある色に着目したとき、その色と同じ色の出力端が所定の順に全て選択され、その後に他の色について同様に行なわれる電子機器。
【請求項１９】
表示部、保持容量、映像信号と対応する駆動電圧を保持容量に書き込む書込トランジスタ、及び、保持容量に書き込まれた駆動電圧に基づいて表示部を駆動する駆動トランジスタを具備した画素回路が配列された画素部の各画素回路を駆動する方法であって、
出力端に接続された映像信号線に映像信号を選択的に出力可能なＮ出力型（Ｎは２以上の正の整数）の選択部を複数使用し、
選択部ごとに、最初に出力先として指定される出力端と最後に出力先として指定される出力端とが隣接せず、且つ、
隣接する選択部との関係においても、最初に出力先として指定される出力端と最後に出力先として指定される出力端とが隣接しないように、
各選択部における選択動作を行なう表示装置の駆動方法。
【請求項２０】
表示部、保持容量、映像信号と対応する駆動電圧を保持容量に書き込む書込トランジスタ、及び、保持容量に書き込まれた駆動電圧に基づいて表示部を駆動する駆動トランジスタを具備した画素回路が配列された画素部の各画素回路を駆動する方法であって、
画素部は、色別の表示部が所定の配列順で配列されており、
出力端に接続された映像信号線に映像信号を選択的に出力可能なＮ出力型（Ｎは２以上の正の整数）の選択部を複数使用し、
ある色に着目したとき、その色と同じ色の出力端が所定の順に全て選択され、その後に他の色について同様に行なわれるように、各選択部における選択動作を行なう表示装置の駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本明細書で開示する技術は、表示装置、電子機器、及び、表示装置の駆動方法に関する。
【背景技術】
【０００２】
今日、表示素子（電気光学素子とも称される）を具備する画素回路（画素とも称される）を有する表示装置、表示装置を具備する電子機器が広く利用されている。画素の表示素子として、印加される電圧や流れる電流によって輝度が変化する電気光学素子を用いた表示装置がある。例えば、印加される電圧によって輝度が変化する電気光学素子としては液晶表示素子が代表例であり、流れる電流によって輝度が変化する電気光学素子としては、有機エレクトロルミネッセンス（Organic Electro Luminescence, 有機ＥＬ, Organic Light Emitting Diode, OLED；以下、有機ＥＬと記す） 素子が代表例である。後者の有機ＥＬ素子を用いた有機ＥＬ表示装置は、画素の表示素子として、自発光素子である電気光学素子を用いたいわゆる自発光型の表示装置である。
【０００３】
例えば、自発光型の表示装置の一例として、画素内部の表示素子に供給する映像信号（データ）を、同様に画素内部に設けた能動素子、例えば絶縁ゲート型電界効果トランジスタ（一般には、薄膜トランジスタ(Thin Film Transistor ;ＴＦＴ)等のトランジスタをスイッチングトランジスタとして使用して制御するアクティブマトリクス方式の開発が盛んに行なわれている（例えば特許第４２４００５９号公報や特許第４２４００６８号公報を参照）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特許第４２４００５９号公報
【特許文献２】特許第４２４００６８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ところで、表示装置においては、映像信号を画素回路に供給する際、１入力−Ｎ出力型（Ｎは２以上の正の整数）のセレクタ（信号選択回路）を設け、出力先を切り替えながら複数の画素回路に映像信号を供給する構成を採ることがある。しかしながらセレクタを用いると、表示むらの一種として、筋状のノイズが視認され、ユニフォミティが損なわれることが起こり得る。
【０００６】
したがって本開示の目的は、セレクタを介して映像信号を画素回路に供給する構成を採る場合においても表示むらを抑制することのできる技術を提供することにある。
【課題を解決するための手段】
【０００７】
本開示の第１の態様に係る表示装置は、表示部と、保持容量と、映像信号と対応する駆動電圧を保持容量に書き込む書込トランジスタと、保持容量に書き込まれた駆動電圧に基づいて表示部を駆動する駆動トランジスタ、とを有する画素回路が所定の方向に配列されている画素部を備える。画素部には、所定の方向に配列されている各書込トランジスタに映像信号を供給するための映像信号線が配されており、更に、出力端に接続された映像信号線に映像信号を選択的に出力可能なＮ出力型（Ｎは２以上の正の整数）の選択部を複数備えている。ここで、本開示の第１の態様に係る表示装置においては、各選択部における選択動作は、選択部ごとに、最初に出力先として指定される出力端と最後に出力先として指定される出力端とが隣接しておらず、且つ、隣接する選択部との関係においても、最初に出力先として指定される出力端と最後に出力先として指定される出力端とが隣接していない。本開示の第１の態様に係る表示装置の従属項に記載された各表示装置は、本開示の第１の態様に係る表示装置のさらなる有利な具体例を規定する。
【０００８】
本開示の第２の態様に係る表示装置は、表示部と、保持容量と、映像信号と対応する駆動電圧を保持容量に書き込む書込トランジスタと、保持容量に書き込まれた駆動電圧に基づいて表示部を駆動する駆動トランジスタ、とを有する画素回路が所定の方向に配列されている画素部を備える。画素部には、所定の方向に配列されている各書込トランジスタに映像信号を供給するための映像信号線が配されており、更に、出力端に接続された映像信号線に映像信号を選択的に出力可能なＮ出力型（Ｎは２以上の正の整数）の選択部を複数備えている。ここで、本開示の第２の態様に係る表示装置においては、画素部は、色別の表示部が所定の配列順で配列されており、各選択部における選択動作は、ある色に着目したとき、その色と同じ色の出力端が所定の順に全て選択され、その後に他の色について同様に行なわれる。本開示の第２の態様に係る表示装置の従属項に記載された各表示装置は、本開示の第２の態様に係る表示装置のさらなる有利な具体例を規定する。
【０００９】
本開示の第３の態様に係る電子機器は、表示部、保持容量、映像信号と対応する駆動電圧を保持容量に書き込む書込トランジスタ、及び、保持容量に書き込まれた駆動電圧に基づいて表示部を駆動する駆動トランジスタを具備した表示素子が配列された画素部と、画素部に供給される映像信号を生成する信号生成部とを備える。画素部には、所定の方向に配列されている各書込トランジスタに映像信号を供給するための映像信号線が配されており、更に、出力端に接続された映像信号線に映像信号を選択的に出力可能なＮ出力型（Ｎは２以上の正の整数）の選択部を複数備えている。ここで、本開示の第３の態様に係る電子機器においては、各選択部における選択動作は、選択部ごとに、最初に出力先として指定される出力端と最後に出力先として指定される出力端とが隣接しておらず、且つ、隣接する選択部との関係においても、最初に出力先として指定される出力端と最後に出力先として指定される出力端とが隣接していない。第３の態様に係る電子機器は、第１の態様に係る表示装置の従属項に記載された各技術・手法が同様に適用可能であり、それが適用された構成は、第３の態様に係る電子機器のさらなる有利な具体例を規定する。
【００１０】
本開示の第４の態様に係る電子機器は、表示部、保持容量、映像信号と対応する駆動電圧を保持容量に書き込む書込トランジスタ、及び、保持容量に書き込まれた駆動電圧に基づいて表示部を駆動する駆動トランジスタを具備した表示素子が配列された画素部と、画素部に供給される映像信号を生成する信号生成部とを備える。画素部には、所定の方向に配列されている各書込トランジスタに映像信号を供給するための映像信号線が配されており、更に、出力端に接続された映像信号線に映像信号を選択的に出力可能なＮ出力型（Ｎは２以上の正の整数）の選択部を複数備えている。ここで、本開示の第４の態様に係る電子機器においては、画素部は、色別の表示部が所定の配列順で配列されており、各選択部における選択動作は、ある色に着目したとき、その色と同じ色の出力端が所定の順に全て選択され、その後に他の色について同様に行なわれる。第４の態様に係る電子機器は、第２の態様に係る表示装置の従属項に記載された各技術・手法が同様に適用可能であり、それが適用された構成は、第４の態様に係る電子機器のさらなる有利な具体例を規定する。
【００１１】
本開示の第５の態様に係る表示装置の駆動方法は、表示部、保持容量、映像信号と対応する駆動電圧を保持容量に書き込む書込トランジスタ、及び、保持容量に書き込まれた駆動電圧に基づいて表示部を駆動する駆動トランジスタを具備した画素回路が配列された画素部の各画素回路を駆動する方法であって、先ず、出力端に接続された映像信号線に映像信号を選択的に出力可能なＮ出力型（Ｎは２以上の正の整数）の選択部を複数使用する。そして、本開示の第５の態様に係る表示装置の駆動方法においては、選択部ごとに、最初に出力先として指定される出力端と最後に出力先として指定される出力端とが隣接せず、且つ、隣接する選択部との関係においても、最初に出力先として指定される出力端と最後に出力先として指定される出力端とが隣接しないように、各選択部における選択動作を行なう。第５の態様に係る表示装置の駆動方法は、第１の態様に係る表示装置の従属項に記載された各技術・手法が同様に適用可能であり、それが適用された構成は、第５の態様に係る表示装置の駆動方法のさらなる有利な具体例を規定する。
【００１２】
本開示の第６の態様に係る表示装置の駆動方法は、表示部、保持容量、映像信号と対応する駆動電圧を保持容量に書き込む書込トランジスタ、及び、保持容量に書き込まれた駆動電圧に基づいて表示部を駆動する駆動トランジスタを具備した画素回路が配列された画素部の各画素回路を駆動する方法であって、先ず、画素部は、色別の表示部が所定の配列順で配列されており、出力端に接続された映像信号線に映像信号を選択的に出力可能なＮ出力型（Ｎは２以上の正の整数）の選択部を複数使用する。そして、本開示の第６の態様に係る表示装置の駆動方法においては、ある色に着目したとき、その色と同じ色の出力端が所定の順に全て選択され、その後に他の色について同様に行なわれるように、各選択部における選択動作を行なう。第６の態様に係る表示装置の駆動方法は、第２の態様に係る表示装置の従属項に記載された各技術・手法が同様に適用可能であり、それが適用された構成は、第６の態様に係る表示装置の駆動方法のさらなる有利な具体例を規定する。
【００１３】
要するに、本明細書で開示する技術において、第１の態様に係る表示装置、第３の態様に係る電子機器、第５の態様に係る表示装置の駆動方法は、特にモノクロ表示において好適な態様（第１の構成と記す）である。又、本明細書で開示する技術において、第２の態様に係る表示装置、第４の態様に係る電子機器、第６の態様に係る表示装置の駆動方法は、特にカラー表示において好適な態様（第２の構成と記す）である。
【００１４】
出力先として指定された出力端における信号電位は、例え同じ映像信号が供給されたとしても、選択タイミング相違（時間差）に起因する電位差が発生し得る。ここで、最初と最後とでは出力先として指定される時間差が最も大きく、例え同じ映像信号が供給されたとしても、両出力端における信号電位の差が最も大きくなる。よって、最初に出力先として指定される出力端と最後に出力先として指定される出力端とが隣接するように選択すると、両者の輝度差による筋状のむら（ノイズ）が顕著に観察され得る。
【００１５】
ここで、第１の構成における選択部（セレクタ）の出力端（つまりその出力端に接続されている映像信号線）の選択動作は、先ず、選択部ごとに、最初に出力先として指定される出力端と最後に出力先として指定される出力端とが隣接しないようにするとともに、隣接する選択部との関係においても最初に出力先として指定される出力端と最後に出力先として指定される出力端とが隣接しないようにする。分かり易く云えば、第１の構成における各選択部の選択動作は、選択部内及び選択部間の何れにおいても、最初に出力先として指定される出力端と最後に出力先として指定される出力端とが隣接しないようにする。つまり、第１の構成における選択動作においては、選択部内及び選択部間の何れにおいても、最初に出力先として指定される出力端と最後に出力先として指定される出力端とが隣接するように選択することを排除する。これにより、少なくとも、最初に出力先として指定される出力端と最後に出力先として指定される出力端とが隣接するように選択する場合よりも、表示むらを抑制することができる。
【００１６】
一方、第２の構成における選択部（セレクタ）の出力端（つまりその出力端に接続されている映像信号線）の選択動作は、カラー画素を構成する複数の色のそれぞれについて、色ごとに同色の出力端が所定の順に全て選択され、その後に他の色について同様に行なわれるように、各選択部における選択動作を行なう。分かり易く云えば、第２の構成における各選択部の選択動作は、色別に纏めて選択動作を行なうことで、同色用の映像信号線の選択の時間差が極力小さくなるようにする。これにより、少なくとも、他色用の映像信号線の選択を間に挟む場合よりも、単色ごとの輝度の差を抑えることができ、表示むらを抑制することができる。
【発明の効果】
【００１７】
第１の態様に係る表示装置、第３の態様に係る電子機器、第５の態様に係る表示装置の駆動方法によれば、或いは、第２の態様に係る表示装置、第４の態様に係る電子機器、第６の態様に係る表示装置の駆動方法駆動によれば、選択部を介して映像信号を画素回路に供給する構成を採る場合においても表示むらを抑制することができる。
【図面の簡単な説明】
【００１８】
【図１】図１は、アクティブマトリクス型表示装置の一構成例の概略を示すブロック図である。
【図２】図２は、カラー画像表示対応のアクティブマトリクス型表示装置の一構成例の概略を示すブロック図である。
【図３】図３は、発光素子（実質的には画素回路）を説明する図である。
【図４】図４は、画素回路の一形態を示す図である。
【図５】図５は、画素回路を備えた表示装置の全体概要を示す図である。
【図６】図６は、図４に示した画素回路の駆動方法を説明するタイミングチャートである。
【図７】図７は、映像信号の映像信号線への伝達インタフェースの基本構成を説明する図である。
【図８】図８は、映像信号の映像信号線への伝達インタフェースに使用されるセレクタの構成例を説明する図である。
【図９】図９（Ａ）〜図９（Ｃ）は、図８に示したセレクタにおける第１比較例の動作及び表示むらの発生原理を説明する図である。
【図１０】図１０（Ａ）〜図１０（Ｃ）は、本実施形態のサンプリングタイミングの原理を説明する図である。
【図１１】図１１（Ａ）〜図１１（Ｂ）は、実施例１を説明する図である。
【図１２】図１２（Ａ）〜図１２（Ｃ）は、実施例２を説明する図である。
【図１３】図１３は、実施例３のサンプリング順を示すタイミングチャートである。
【図１４】図１４（Ａ）〜図１４（Ｂ）は、実施例３における複数のセレクタ間における出力端の選択順の関係と、水平位置と輝度との関係（モノクロ表示時）を示す図である。
【図１５】図１５は、実施例４のサンプリング順を示すタイミングチャートである。
【図１６】図１６（Ａ）〜図１６（Ｃ）は、実施例４における複数のセレクタ間における出力端の選択順の関係と、水平位置と輝度との関係（カラー表示時）を示す図である。
【図１７】図１７は、実施例５のサンプリング順を示すタイミングチャートである。
【図１８】図１８（Ａ）〜図１８（Ｃ）は、実施例５における複数のセレクタ間における出力端の選択順の関係と、水平位置と輝度との関係（カラー表示時）を示す図である。
【図１９】図１９（Ａ）〜図１９（Ｅ）は実施例６（電子機器）を説明する図である。
【発明を実施するための形態】
【００１９】
以下、図面を参照して、本明細書で開示する技術の実施形態について詳細に説明する。各機能要素について形態別に区別する際にはアルファベット或いは“_n”（ｎは数字）或いはこれらの組合せの参照子を付して記載し、特に区別しないで説明する際にはこの参照子を割愛して記載する。図面においても同様である。
【００２０】
説明は以下の順序で行なう。
１．全体概要
２．表示装置の概要
３．発光素子
４．駆動方法：基本
５．画素回路の構成例と動作
画素回路、画素回路の動作、表示むら現象の発生原因、表示むら現象の対策手法
６．具体的な適用例：
セレクタを使用することに起因する表示むら現象の対処
実施例１：モノクロ表示対応（輝度差は２セレクト期間以内）
実施例２：カラー表示対応（色の配列順且つ端子の配列順）
実施例３：モノクロ表示対応（１つおきの選択）
実施例４：カラー表示対応（色の配列順に従わない且つ端子の配列順に従う）
実施例５：カラー表示対応（色の配列順に従う且つ端子の配列順に従わない）
実施例６：電子機器への適用事例
【００２１】
＜全体概要＞
先ず、基本的な事項について以下に説明する。
【００２２】
本実施形態の構成において、表示装置、或いは、電子機器は、表示部と、保持容量と、映像信号と対応する駆動電圧を保持容量に書き込む書込トランジスタと、保持容量に書き込まれた駆動電圧に基づいて表示部を駆動する駆動トランジスタとを有する画素回路が所定の方向に配列されている画素部を備える。画素部には、所定の方向に配列されている各書込トランジスタに映像信号を供給するための映像信号線が配されており、更に、出力端に接続された映像信号線に映像信号を選択的に出力可能なＮ出力型（Ｎは２以上の正の整数）の選択部を複数備えている。
【００２３】
ここで、画素回路、表示装置、電子機器、及び、画素回路（或いは表示装置）の駆動方法にあっては、モノクロ表示対応とする第１の構成の場合の選択部の選択動作としては、選択部内及び隣接する選択部間の何れにおいても、最初に出力先として指定される出力端と最後に出力先として指定される出力端とが隣接しないようにする。これにより、少なくとも、最初に出力先として指定される出力端と最後に出力先として指定される出力端とが隣接するように選択する場合よりも、隣接する出力端同士の輝度差を小さくでき、表示むらを抑制することができる。
【００２４】
又、画素回路、表示装置、電子機器、及び、画素回路（或いは表示装置）の駆動方法にあっては、カラー表示対応とする第２の構成の場合であれば、画素部には色別の表示部が所定の配列順で配列されており、この場合の選択部の選択動作としては、色別に纏めて選択動作を行なう。これにより、少なくとも、他色用の映像信号線の選択を間に挟む場合よりも、同色用の映像信号線の選択の時間差が小さくなるので、単色ごとの輝度の差を抑えることができ、表示むらを抑制することができる。
【００２５】
第１の構成においては、好ましくは、出力端の選択間隔を１セレクト期間としたとき、隣接する出力端での選択タイミングの差を２セレクト期間以内とするのがよい。例えば、片方の最も外側→他方の最も外側→片方の次の外側→他方の次の外側→…→中間と云うように、外側の出力端から内側の出力端へ向かって順に選択するとよい。
【００２６】
第１の構成においては、好ましくは、各選択部の出力端と出力先を制御する制御端との配置態様は全て同じであるとよい。
【００２７】
第１の構成においては、好ましくは、選択部は、制御端に供給される制御信号に基づき入力端に供給された映像信号を取り込んで映像信号線に出力するスイッチ回路、を映像信号線ごとに有するものであるとよい。スイッチ回路としては、ＣＭＯＳスイッチ等のトランスファーゲート構造を利用したものであるとよい。このような構成の選択部では、制御端と出力端とが１：１対応となるので、全ての出力端への同時出力も可能であるし、何れか１つの出力端のみの選択出力の双方が可能であり、映像信号線を介して閾値補正用の初期化電圧を供給する構成をとる場合に好適である。
【００２８】
第２の構成においては、好ましくは、各選択部における選択動作は、色別に着目した場合に、出力端の選択間隔を１セレクト期間としたとき、同色の隣接する出力端の選択タイミングの差を１セレクト期間とするとよい。
【００２９】
或いは、第２の構成においては、好ましくは、各選択部における選択動作は、色配列の各組に着目した場合に、出力端の選択間隔を１セレクト期間としたとき、隣接する出力色での選択タイミングの差を２セレクト期間以内にするとよい。因みに、選択態様によっては、当該選択動作によっても、色別に着目した場合にも、出力端の選択間隔を１セレクト期間としたとき、同色の隣接する出力端の選択タイミングの差を１セレクト期間とすることもできる。
【００３０】
第２の構成においては、色別に着目した場合に、色の配列順に従い、且つ、出力端の配列順に従い、各選択部における選択動作を行なうことができる。この場合、色を無視するとお、隣接する選択部間では最初に選択される出力端と最後に選択される出力端とが隣接する。
【００３１】
第２の構成においては、好ましくは、選択部ごとに、最初に出力先として指定される出力端と最後に出力先として指定される出力端とが隣接しておらず、且つ、隣接する選択部との関係においても、最初に出力先として指定される出力端と最後に出力先として指定される出力端とが隣接していないように、選択動作を行なうとよい。例えば、出力端の配列順には従うが、色別に着目した場合に、色の配列順に従わずに選択を行なうとよい。或いは、色の配列順には従うが、出力端の配列順に従わずに選択を行なうとよい。
【００３２】
第２の構成においては、好ましくは、各選択部の出力端と色の配列順と出力先を制御する制御端との配置態様は全て同じであるとよい。
【００３３】
第２の構成においては、好ましくは、選択部は、制御端に供給される制御信号に基づき入力端に供給された映像信号を取り込んで映像信号線に出力するスイッチ回路、を映像信号線ごとに有するものであるとよい。スイッチ回路としては、ＣＭＯＳスイッチ等のトランスファーゲート構造を利用したものであるとよい。このような構成の選択部では、制御端と出力端とが１：１対応となるので、全ての出力端への同時出力も可能であるし、何れか１つの出力端のみの選択出力の双方が可能であり、カラー表示対応とする場合においても映像信号線を介して閾値補正用の初期化電圧を供給する構成をとる場合に好適である。
【００３４】
デバイス構成としては、表示部がライン状或いは２次元マトリクス状に配列された画素部を備えるものでもよい。
【００３５】
表示部としては、例えば、有機エレクトロルミネッセンス発光部、無機エレクトロルミネッセンス発光部、ＬＥＤ発光部、半導体レーザー発光部等の自発光型の発光部を具備した発光素子（表示素子）を用いることができ、特に、有機エレクトロルミネッセンス発光部であるとよい。
【００３６】
＜表示装置の概要＞
以下の説明においては、対応関係の理解を容易にするため、回路構成部材の抵抗値や容量値（静電容量、キャパシタンス）等は、その部材に付されている符号と同一符号で示すことがある。
【００３７】
［基本］
先ず、発光素子を備えた表示装置の概要について説明する。以下の回路構成の説明においては、「電気的に接続」を単に「接続」と記載するし、この「電気的に接続」は、直接に接続されることに限らず、他のトランジスタ（スイッチングトランジスタが典型例である）その他の電気素子（能動素子に限らず受動素子でもよい）を介して接続されることも含む。
【００３８】
表示装置は、複数の画素回路（或いは単に画素とも称することもある）を備えている。各画素回路は、発光部と発光部を駆動する駆動回路とを具備する表示素子（電気光学素子）を有する。表示部としては、例えば、有機エレクトロルミネッセンス発光部、無機エレクトロルミネッセンス発光部、ＬＥＤ発光部、半導体レーザー発光部等の自発光型の発光部を具備した発光素子を用いることができる。尚、表示素子の発光部を駆動する方式としては定電流駆動型を採用するが、原理的には、定電流駆動型に限らず定電圧駆動型でもよい。
【００３９】
以下に説明する例においては、発光素子として、有機エレクトロルミネッセンス発光部を備えている場合で説明する。より詳細には、発光素子は、駆動回路と、駆動回路に接続された有機エレクトロルミネッセンス発光部（発光部ＥＬＰ）とが積層された構造を有する有機エレクトロルミネッセンス素子（有機ＥＬ素子）である。
【００４０】
発光部ＥＬＰを駆動するための駆動回路として各種の回路があるが、画素回路としては、５Ｔｒ／１Ｃ型、４Ｔｒ／１Ｃ型、３Ｔｒ／１Ｃ型、或いは２Ｔｒ／１Ｃ型等の駆動回路を備えた構成にすることができる。「αＴｒ／１Ｃ型」におけるαはトランジスタの数を意味し、「１Ｃ」は容量部が１つの保持容量Ｃcs（キャパシタ）を具備することを意味する。駆動回路を構成する各トランジスタは、好適には、全てがｎチャネル型のトランジスタから構成されているのが好ましいが、これには限らず、場合によっては、一部のトランジスタをｐチャネル型としてもよい。尚、半導体基板等にトランジスタを形成した構成とすることもできる。駆動回路を構成するトランジスタの構造は、特に限定するものではなく、ＭＯＳ型ＦＥＴを代表例とする絶縁ゲート型電界効果トランジスタ（一般には、薄膜トランジスタ（Thin Film Transistor ;ＴＦＴ））を使用できる。更には、駆動回路を構成するトランジスタはエンハンスメント型とデプレッション型の何れでもよいし、又、シングルゲート型とデュアルゲート型の何れでもよい。
【００４１】
何れの構成においても、表示装置は、基本的には、最小の構成要素として２Ｔｒ／１Ｃ型と同様に、発光部ＥＬＰ、駆動トランジスタＴＲD、書込トランジスタＴＲW（サンプリングトランジスタとも称される）、少なくとも書込走査部を具備する垂直走査部、信号出力部の機能を持つ水平駆動部、保持容量Ｃcsを備える。好ましくは、ブートストラップ回路を構成するべく、駆動トランジスタＴＲDの制御入力端（ゲート端）と主電極端（ソース／ドレイン領域）の一方（典型的にはソース端）との間に保持容量Ｃcsが接続される。駆動トランジスタＴＲDは、主電極端の一方が発光部ＥＬＰと接続され、主電極端の他方は電源線ＰＷＬと接続される。電源線ＰＷＬには、電源回路或いは電源電圧用の走査回路等から電源電圧（定常電圧或いはパルス状の電圧）が供給される。
【００４２】
水平駆動部は、発光部ＥＬＰにおける輝度を制御するための映像信号Ｖsigや閾値補正等に使用される基準電位（１種とは限らない）を表す広義の映像信号ＶＳを映像信号線ＤＴＬ（データ線とも称される）に供給する。書込トランジスタＴＲWは、主電極端の一方が映像信号線ＤＴＬに接続され、主電極端の他方が駆動トランジスタＴＲDの制御入力端に接続される。書込走査部は書込トランジスタＴＲWをオン／オフ制御する制御パルス（書込駆動パルスWS）を書込走査線ＷＳＬを介して書込トランジスタＴＲWの制御入力端に供給する。書込トランジスタＴＲWの主電極端の他端と駆動トランジスタＴＲDの制御入力端と保持容量Ｃcsの一端との接続点を第１ノードＮＤ1と称し、駆動トランジスタＴＲDの主電極端の一方と保持容量Ｃcsの他端との接続点を第２ノードＮＤ2と称する。
【００４３】
［構成例］
図１及び図２は、本開示に係る表示装置の一実施形態であるアクティブマトリクス型表示装置の一構成例の概略を示すブロック図である。図１は、一般的なアクティブマトリクス型表示装置の構成の概略を示すブロック図であり、図２は、そのカラー画像表示対応の場合の概略を示すブロック図である。
【００４４】
図１に示すように、表示装置１は、複数の表示素子としての有機ＥＬ素子（図示せず）を持った画素回路１０（画素とも称される）が表示アスペクト比である縦横比がＸ：Ｙ（例えば９：１６）の有効映像領域を構成するように配置された表示パネル部１００と、この表示パネル部１００を駆動制御する種々のパルス信号を発するパネル制御部の一例である駆動信号生成部２００（いわゆるタイミングジェネレータ）と、映像信号処理部２２０を備えている。駆動信号生成部２００と映像信号処理部２２０とは、１チップのＩＣ（Integrated Circuit；半導体集積回路）に内蔵され、本例では、表示パネル部１００の外部に配置されている。
【００４５】
尚、製品形態としては、図示のように、表示パネル部１００、駆動信号生成部２００、及び映像信号処理部２２０の全てを備えたモジュール（複合部品）形態の表示装置１として提供されることに限らず、例えば、表示パネル部１００のみで表示装置１として提供すしてもよい。又、表示装置１は、封止された構成のモジュール形状のものをも含む。例えば、画素アレイ部１０２に透明なガラス等の対向部に貼り付けられて形成された表示モジュールが該当する。透明な対向部には、カラーフィルタ、保護膜、遮光膜等が設けられてもよい。表示モジュールには、外部から画素アレイ部１０２への映像信号Ｖsigや各種の駆動パルスを入出力するための回路部やＦＰＣ（フレキシブルプリントサーキット）等が設けられていてもよい。
【００４６】
このような表示装置１は、様々な電子機器、例えば半導体メモリやミニディスク（ＭＤ）やカセットテープ等の記録媒体を利用した携帯型の音楽プレイヤー、デジタルカメラ、ノート型パーソナルコンピュータ、携帯電話等の携帯端末装置、ビデオカメラ等、電子機器に入力された映像信号や電子機器内で生成した映像信号を、静止画像や動画像（映像）として表示するあらゆる分野の電子機器の表示部に利用できる。
【００４７】
表示パネル部１００は、基板１０１の上に、画素回路１０がＭ行×Ｎ列のマトリクス状に配列された画素アレイ部１０２と、画素回路１０を垂直方向に走査する垂直駆動部１０３と、画素回路１０を水平方向に走査する水平駆動部１０６（水平セレクタ或いはデータ線駆動部とも称される）と、各駆動部（垂直駆動部１０３及び水平駆動部１０６）と外部回路とのインタフェースをとるインタフェース部１３０（ＩＦ）と、外部接続用の端子部１０８（パッド部）等が集積形成されている。即ち、垂直駆動部１０３や水平駆動部１０６やインタフェース部１３０等の周辺駆動回路が、画素アレイ部１０２と同一の基板１０１上に形成された構成となっている。第ｍ行目（ｍ＝１、２、３、…、Ｍ）、第ｎ列（ｎ＝１、２、３、…、Ｎ）に位置する発光素子（画素回路１０）を、図では１０_ｎ，ｍで示している。
【００４８】
インタフェース部１３０は、垂直駆動部１０３と外部回路とのインタフェースをとる垂直ＩＦ部１３３と、水平駆動部１０６と外部回路とのインタフェースをとる水平ＩＦ部１３６を有する。
【００４９】
垂直駆動部１０３と水平駆動部１０６とで、信号電位の保持容量への書込みや、閾値補正動作や、移動度補正動作や、ブートストラップ動作を制御する制御部１０９が構成される。この制御部１０９とインタフェース部１３０（垂直ＩＦ部１３３や水平ＩＦ部１３６）を含めて、画素アレイ部１０２の画素回路１０を駆動制御する駆動制御回路を構成している。
【００５０】
２Ｔｒ／１Ｃ型とする場合であれば、垂直駆動部１０３は、書込走査部（ライトスキャナＷＳ；Write Scan）や電源供給能力を有する電源スキャナとして機能する駆動走査部（ドライブスキャナＤＳ；Drive Scan）を有する。画素アレイ部１０２は、一例として、図示する左右方向の一方側もしくは両側から垂直駆動部１０３で駆動され、かつ図示する上下方向の一方側もしくは両側から水平駆動部１０６で駆動されるようになっている。
【００５１】
端子部１０８には、表示装置１の外部に配された駆動信号生成部２００から、種々のパルス信号が供給される。同様に、映像信号処理部２２０から映像信号Ｖsigが供給される。カラー表示対応の場合には、色別（本例ではＲ（赤）、Ｇ（緑）、Ｂ（青）の３原色）の映像信号Ｖsig_R、映像信号Ｖsig_G、映像信号Ｖsig_Bが供給される。
【００５２】
一例としては、垂直駆動用のパルス信号として、垂直方向の走査開始パルスの一例であるシフトスタートパルスSP（図はSPDS、SPWSの２種）や垂直走査クロックCK（図はCKDS、CKWSの２種）、必要に応じて位相反転した垂直走査クロックxCK（図はxCKDS、xCKWSの２種）、並びに特定タイミングのパルス出力を指示するイネーブルパルス等の必要なパルス信号が供給される。水平駆動用のパルス信号として、水平方向の走査開始パルスの一例である水平スタートパルスSPHや水平走査クロックCKH、必要に応じて位相反転した水平走査クロックxCKH、並びに特定タイミングのパルス出力を指示するイネーブルパルス等の必要なパルス信号が供給される。
【００５３】
端子部１０８の各端子は、配線１０９を介して、垂直駆動部１０３や水平駆動部１０６に接続される。例えば、端子部１０８に供給された各パルスは、必要に応じて図示を割愛したレベルシフタ部で電圧レベルを内部的に調整した後、バッファを介して垂直駆動部１０３の各部や水平駆動部１０６に供給される。
【００５４】
画素アレイ部１０２は、図示を割愛するが（詳細は後述する）、表示素子としての有機ＥＬ素子に対して画素トランジスタが設けられた画素回路１０が行列状に２次元配置され、画素配列に対して行ごとに垂直走査線ＳＣＬが配線されるとともに、列ごとに映像信号線ＤＴＬが配線された構成となっている。つまり、画素回路１０は、垂直走査線ＳＣＬを介して直駆動部１０３と接続され、又、映像信号線ＤＴＬを介して水平駆動部１０６と接続されている。具体的には、マトリクス状に配列された各画素回路１０に対しては、垂直駆動部１０３によって駆動パルスで駆動されるｎ行分の垂直走査線ＳＣＬ_1〜ＳＣＬ_nが画素行ごとに配線される。垂直駆動部１０３は、論理ゲートの組合せ（ラッチやシフトレジスタ等も含む）によって構成され、画素アレイ部１０２の各画素回路１０を行単位で選択する、即ち、駆動信号生成部２００から供給される垂直駆動系のパルス信号に基づき、垂直走査線ＳＣＬを介して各画素回路１０を順次選択する。水平駆動部１０６は、論理ゲートの組合せ（ラッチやシフトレジスタ等も含む）によって構成され、画素アレイ部１０２の各画素回路１０を列単位で選択する、即ち、駆動信号生成部２００から供給される水平駆動系のパルス信号に基づき、選択された画素回路１０に対し映像信号線ＤＴＬを介して映像信号ＶＳの内の所定電位（例えば映像信号Ｖsigレベル）をサンプリングして保持容量Ｃcsに書き込ませる。
【００５５】
本実施形態の表示装置１は、線順次駆動や点順次駆動が可能になっており、垂直駆動部１０３の書込走査部１０４及び駆動走査部１０５は線順次で（つまり行単位で）で画素アレイ部１０２を走査するとともに、これに同期して水平駆動部１０６が、画像信号を、１水平ライン分を同時に（線順次の場合）、或いは画素単位で（点順次の場合）、画素アレイ部１０２に書き込む。
【００５６】
カラー画像表示対応をとるには、画素アレイ部１０２には、例えば図２に示すように、色別（本例ではＲ（赤）、Ｇ（緑）、Ｂ（青）の３原色）のサブピクセルとして画素回路１０_R、画素回路１０_G、画素回路１０_Bを所定の配列順で縦ストライプ状に設ける。１組の色別のサブピクセルによりカラーの１画素が構成される。ここでは、サブピクセルレイアウトの一例として縦ストライプ状に各色のサブピクセルを配置したストライプ構造のものを示しているが、サブピクセルレイアウトはこのような配列例に限定されるものではない。サブピクセルを垂直方向にシフトさせた形態を採用してもよい。
【００５７】
尚、図１及び図２では、画素アレイ部１０２の一方側にのみ垂直駆動部１０３（詳しくはその構成要素）を配置する構成を示しているが、垂直駆動部１０３の各要素を画素アレイ部１０２を挟んで左右両側に配置する構成を採ることもできる。又、垂直駆動部１０３の各要素の一方と他方を左右の各別に配置する構成を採ることもできる。同様に、図１及び図２では、画素アレイ部１０２の一方側にのみ水平駆動部１０６を配置する構成を示しているが、画素アレイ部１０２を挟んで上下両側に水平駆動部１０６を配置する構成を採ることもできる。本例では、垂直シフトスタートパルス、垂直走査クロック、水平スタートパルス、水平走査クロック等のパルス信号を表示パネル部１００の外部から入力する構成としているが、これらの各種のタイミングパルスを生成する駆動信号生成部２００を表示パネル部１００上に搭載することもできる。
【００５８】
図示した構成は、表示装置の一形態を示したに過ぎず、製品形態としては、その他の形態をとることができる。即ち、表示装置は、画素回路１０を構成する素子を行列状に配置した画素アレイ部と、画素アレイ部の周辺に配置され、各画素を駆動するための走査線と接続された走査部を主要部とする制御部と、制御部を動作させるための各種の信号を生成する駆動信号生成部や映像信号処理部を備えて装置の全体が構成されていればよい。製品形態としては、画素アレイ部と制御部とを同一の基体（例えばガラス基板）上に搭載した表示パネル部と駆動信号生成部や映像信号処理部を別体とする図示のような形態（パネル上配置構成と称する）の他に、表示パネル部には画素アレイ部を搭載し、それとは別基板（例えばフレキシブル基板）上に制御部や駆動信号生成部や映像信号処理部等の周辺回路を搭載する形態（周辺回路パネル外配置構成と称する）を採ることができる。又、画素アレイ部と制御部とを同一の基体上に搭載して表示パネル部を構成するパネル上配置構成の場合、画素アレイ部のＴＦＴを生成する工程にて同時に制御部（必要に応じて駆動信号生成部や映像信号処理部も）用の各トランジスタを生成する形態（トランジスタ一体構成と称する）と、ＣＯＧ（Chip On Glass）実装技術により画素アレイ部が搭載された基体上に制御部（必要に応じて駆動信号生成部や映像信号処理部も）用の半導体チップを直接実装する形態（ＣＯＧ搭載構成と称する）を採ることもできる。或いは又、表示パネル部（少なくとも画素アレイ部を備える）のみで表示装置として提供することもできる。
【００５９】
＜発光素子＞
図３は、駆動回路を備えた発光素子１１（実質的には画素回路１０）を説明する図である。ここで、図３は、発光素子１１（画素回路１０）の一部分の模式的な一部断面図である。図３では、絶縁ゲート型電界効果トランジスタは薄膜トランジスタ（ＴＦＴ）であるとする。図示しないが、いわゆるバックゲート型の薄膜トランジスタ或いはＭＯＳ型のトランジスタを使用してもよい。
【００６０】
発光素子１１の駆動回路を構成する各トランジスタ及び容量部（保持容量Ｃcs）は支持体２０上に形成され、発光部ＥＬＰは、例えば、層間絶縁層４０を介して、駆動回路を構成する各トランジスタ及び保持容量Ｃcsの上方に形成されている。駆動トランジスタＴＲDの一方のソース／ドレイン領域は、発光部ＥＬＰに備えられたアノード電極に、コンタクトホールを介して接続されている。図３においては、駆動トランジスタＴＲDのみを図示する。書込トランジスタＴＲWやその他のトランジスタは隠れて見えない。発光部ＥＬＰは、例えば、アノード電極、正孔輸送層、発光層、電子輸送層、カソード電極等の周知の構成、構造を有する。
【００６１】
具体的には、駆動トランジスタＴＲDは、ゲート電極３１、ゲート絶縁層３２、半導体層３３、半導体層３３に設けられたソース／ドレイン領域３５、及び、ソース／ドレイン領域３５の間の半導体層３３の部分が該当するチャネル形成領域３４から構成されている。保持容量Ｃcsは、他方の電極３６、ゲート絶縁層３２の延在部から構成された誘電体層、及び、一方の電極３７（第２ノードＮＤ2に相当する）から成る。ゲート電極３１、ゲート絶縁層３２の一部、及び、保持容量Ｃcsを構成する他方の電極３６は、支持体２０上に形成されている。駆動トランジスタＴＲDの一方のソース／ドレイン領域３５は配線３８に接続され、一方のソース／ドレイン領域３５は一方の電極３７に接続されている。駆動トランジスタＴＲD及び保持容量Ｃcs等は、層間絶縁層４０で覆われており、層間絶縁層４０上に、アノード電極５１、正孔輸送層、発光層、電子輸送層、及び、カソード電極５３から成る発光部ＥＬＰが設けられている。図３においては、正孔輸送層、発光層、及び、電子輸送層を１層５２で表した。発光部ＥＬＰが設けられていない層間絶縁層４０の部分の上には、第２層間絶縁層５４が設けられ、第２層間絶縁層５４及びカソード電極５３上には透明な基板２１が配置されており、発光層にて発光した光は、基板２１を通過して、外部に出射される。一方の電極３７とアノード電極５１とは、層間絶縁層４０に設けられたコンタクトホールによって接続されている。カソード電極５３は、第２層間絶縁層５４、層間絶縁層４０に設けられたコンタクトホール５６、コンタクトホール５５を介して、ゲート絶縁層３２の延在部上に設けられた配線３９に接続されている。
【００６２】
＜駆動方法：基本＞
発光部の駆動方法に関して、以下に説明する。理解を容易にするべく、画素回路１０を構成する各トランジスタは、ｎチャネル型のトランジスタから構成されているとして説明する。又、発光部ＥＬＰは、アノード端が第２ノードＮＤ2に接続され、カソード端はカソード配線cath（その電位をカソード電位Ｖcathとする）に接続されるものとする。更には、ドレイン電流Ｉdsの値の大小によって、発光部ＥＬＰにおける発光状態（輝度）が制御される。発光素子の発光状態においては、駆動トランジスタＴＲDの２つの主電極端（ソース／ドレイン領域）は、一方（発光部ＥＬＰのアノード側）がソース端（ソース領域）として働き、他方がドレイン端（ドレイン領域）として働く。表示装置は、カラー表示対応のものであり、（Ｎ／３）×Ｍ個の２次元マトリクス状に配列された画素回路１０から構成され、カラー表示の一単位を成す１つの画素回路は、３つの副画素回路（赤色を発光する赤色発光画素回路１０_R、緑色を発光する緑色発光画素回路１０_G、青色を発光する青色発光画素回路１０_B）から構成されているとする。各画素回路１０を構成する発光素子は、線順次駆動されるとし、表示フレームレートをＦＲ（回／秒）とする。即ち、第ｍ行目（但し、ｍ＝１、２、３、…、Ｍ）に配列された（Ｎ／３）個の画素回路１０、より具体的には、Ｎ個の画素回路１０のそれぞれを構成する発光素子が同時に駆動される。換言すれば、１つの行を構成する各発光素子にあっては、その発光／非発光のタイミングは、それらが属する行単位で制御される。尚、１つの行を構成する各画素回路１０について映像信号を書き込む処理は、全ての画素回路１０について同時に映像信号を書き込む処理（同時書込み処理とも称する）でもよいし、画素回路１０毎に順次映像信号を書き込む処理（順次書込み処理とも称する）でもよい。何れの書込み処理とするかは、駆動回路の構成に応じて適宜選択すればよい。
【００６３】
ここで、第ｍ行目、第ｎ列（但し、ｎ＝１、２、３、…、Ｎ）に位置する発光素子（画素回路１０）に関する駆動動作を説明する。因みに、第ｍ行目、第ｎ列に位置する発光素子を、第（ｎ、ｍ）番目の発光素子或いは第（ｎ、ｍ）番目の発光素子画素回路と称する。第ｍ行目に配列された各発光素子の水平走査期間（第ｍ番目の水平走査期間）が終了するまでに、各種の処理（閾値補正処理、書込み処理、移動度補正処理、等）が行なわれる。尚、書込み処理や移動度補正処理は、第ｍ番目の水平走査期間内に行なわれる必要がある。一方、駆動回路の種類によっては、閾値補正処理やこれに伴う前処理を第ｍ番目の水平走査期間より先行して行なうことができる。
【００６４】
前述の各種の処理が全て終了した後、第ｍ行目に配列された各発光素子を構成する発光部を発光させる。尚、各種の処理が全て終了した後、直ちに発光部を発光させてもよいし、所定の期間（例えば、所定の行数分の水平走査期間）が経過した後に発光部を発光させてもよい。「所定の期間」は、表示装置の仕様や画素回路１０（つまり駆動回路）の構成等に応じて、適宜設定すればよい。以下では説明の便宜のため、各種の処理終了後、直ちに発光部を発光させるものとする。第ｍ行目に配列された各発光素子を構成する発光部の発光は、第（ｍ＋ｍ’）行目に配列された各発光素子の水平走査期間の開始直前まで継続される。「ｍ’」は、表示装置の設計仕様によって決定すればよい。即ち、或る表示フレームの第ｍ行目に配列された各発光素子を構成する発光部の発光は、第（ｍ＋ｍ’−１）番目の水平走査期間まで継続される。一方、第（ｍ＋ｍ’）番目の水平走査期間の始期から、次の表示フレームにおける第ｍ番目の水平走査期間内において書込み処理や移動度補正処理が完了するまで、第ｍ行目に配列された各発光素子を構成する発光部は、原則として非発光状態を維持する。非発光状態の期間（非発光期間とも称する）を設けることにより、アクティブマトリクス駆動に伴う残像ボケが低減され、動画品位をより良好にすることができる。但し、各画素回路１０（発光素子）の発光状態／非発光状態は、以上に説明した状態には限定されない。水平走査期間の時間長は、（１／ＦＲ）×（１／Ｍ）秒未満の時間長である。（ｍ＋ｍ’）の値がＭを越える場合、越えた分の水平走査期間は、次の表示フレームにおいて処理される。
【００６５】
トランジスタがオン状態（導通状態）にあるとは、主電極端間（ソース／ドレイン領域間）にチャネルが形成されている状態を意味し、一方の主電極端から他方の主電極端に電流が流れているか否かは問わない。トランジスタがオフ状態（非導通状態）にあるとは、主電極端間にチャネルが形成されていない状態を意味する。或るトランジスタの主電極端が他のトランジスタの主電極端に接続されているとは、或るトランジスタのソース／ドレイン領域と他のトランジスタのソース／ドレイン領域とが同じ領域を占めている形態を包含する。更には、ソース／ドレイン領域は、不純物を含有したポリシリコンやアモルファスシリコン等の導電性物質から構成することができるだけでなく、金属、合金、導電性粒子、これらの積層構造、有機材料（導電性高分子）から成る層から構成することができる。又、以下の説明で用いるタイミングチャートにおいて、各期間を示す横軸の長さ（時間長）は模式的なものであり、各期間の時間長の割合を示すものではない。
【００６６】
画素回路１０の駆動方法においては、前処理工程、閾値補正処理工程、映像信号書込み処理工程、移動度補正工程、発光工程を有する。前処理工程、閾値補正処理工程、映像信号書込み処理工程、及び、移動度補正工程を纏めて非発光工程とも称する。画素回路１０の構成によっては映像信号書込み処理工程と移動度補正工程とを同時に行なうこともある。各工程について概説する。
【００６７】
因みに、駆動トランジスタＴＲDは、発光素子の発光状態においては、以下の式（１）に従ってドレイン電流Ｉdsを流すように駆動される。ドレイン電流Ｉdsが発光部ＥＬＰを流れることで発光部ＥＬＰが発光する。更には、ドレイン電流Ｉdsの値の大小によって、発光部ＥＬＰにおける発光状態（輝度）が制御される。発光素子の発光状態においては、駆動トランジスタＴＲDの２つの主電極端（ソース／ドレイン領域）は、一方（発光部ＥＬＰのアノード端側）がソース端（ソース領域）として働き、他方がドレイン端（ドレイン領域）として働く。説明の便宜のため、以下の説明において、駆動トランジスタＴＲDの一方の主電極端を単にソース端と称し、他方の主電極端を単にドレイン端と呼ぶ場合がある。尚、実効的な移動度μ、チャネル長Ｌ、チャネル幅Ｗ、制御電極端の電位（ゲート電位Ｖg）とソース端の電位（ソース電位Ｖs）との電位差（ゲート・ソース間電圧）Ｖgs、閾値電圧Ｖth、等価容量Ｃox（（ゲート絶縁層の比誘電率）×（真空の誘電率）／（ゲート絶縁層の厚さ））、係数ｋ≡（１／２）・（Ｗ／Ｌ）・Ｃoxとする。
【００６８】
Ｉds＝ｋ・μ・（Ｖgs−Ｖth）2    （１）
【００６９】
以下の説明では、特段の断りのない限り、発光部ＥＬＰの寄生容量の静電容量Ｃelは、保持容量Ｃcsの静電容量Ｃcs及び駆動トランジスタＴＲDの寄生容量の一例であるゲート・ソース間の静電容量Ｃgsと比較して十分に大きな値であるとし、駆動トランジスタＴＲDのゲート端の電位（ゲート電位Ｖg）の変化に基づく駆動トランジスタＴＲDのソース領域（第２ノードＮＤ2）の電位（ソース電位Ｖs）の変化を考慮しない。
【００７０】
〔前処理工程〕
第１ノードＮＤ1と第２ノードＮＤ2との間の電位差が、駆動トランジスタＴＲDの閾値電圧Ｖthを越え、且つ、第２ノードＮＤ2と発光部ＥＬＰに備えられたカソード電極との間の電位差が、発光部ＥＬＰの閾値電圧ＶthELを越えないように、第１ノードＮＤ1に第１ノード初期化電圧（Ｖofs）を印加し、第２ノードＮＤ2に第２ノード初期化電圧（Ｖini）を印加する。例えば、発光部ＥＬＰにおける輝度を制御するための映像信号Ｖsigを０〜１０ボルト、電源電圧Ｖccを２０ボルト、駆動トランジスタＴＲDの閾値電圧Ｖthを３Ｖ、カソード電位Ｖcathを０ボルト、発光部ＥＬＰの閾値電圧ＶthELを３ボルトとする。この場合、駆動トランジスタＴＲDの制御入力端の電位（ゲート電位Ｖg、つまり第１ノードＮＤ1の電位）を初期化するための電位Ｖofsは０ボルト、駆動トランジスタＴＲDのソース端の電位（ソース電位Ｖsつまり第２ノードＮＤ2の電位）を初期化するための電位Ｖiniは−１０ボルトとする。
【００７１】
〔閾値補正処理工程〕
第１ノードＮＤ1の電位を保った状態で、駆動トランジスタＴＲDにドレイン電流Ｉdsを流して、第１ノードＮＤ1の電位から駆動トランジスタＴＲDの閾値電圧Ｖthを減じた電位に向かって第２ノードＮＤ2の電位を変化させる。この際には、前処理工程後の第２ノードＮＤ2の電位に駆動トランジスタＴＲDの閾値電圧Ｖthを加えた電圧を超える電圧（例えば発光時の電源電圧）を、駆動トランジスタＴＲDの主電極端の他方（第２ノードＮＤ2とは反対側）に印加する。この閾値補正処理工程において、第１ノードＮＤ1と第２ノードＮＤ2との間の電位差（換言すれば、駆動トランジスタＴＲDのゲート・ソース間電圧Ｖgs）が駆動トランジスタＴＲDの閾値電圧Ｖthに近づく程度は閾値補正処理の時間により左右される。よって、例えば閾値補正処理の時間を充分長く確保すれば第２ノードＮＤ2の電位は第１ノードＮＤ1の電位から駆動トランジスタＴＲDの閾値電圧Ｖthを減じた電位に達し、駆動トランジスタＴＲDはオフ状態となる。一方、例えば閾値補正処理の時間を短く設定せざるを得ない場合は、第１ノードＮＤ1と第２ノードＮＤ2との間の電位差が駆動トランジスタＴＲDの閾値電圧Ｖthより大きく、駆動トランジスタＴＲDはオフ状態とはならない場合がある。閾値補正処理の結果として、必ずしも駆動トランジスタＴＲDがオフ状態となることを要しない。尚、閾値補正処理工程においては、好ましくは、式（２）を満足するように電位を選択、決定しておくことで、発光部ＥＬＰが発光しないようにする。
【００７２】
（Ｖofs−Ｖth）＜（ＶthEL＋Ｖcath）    （２）
【００７３】
〔映像信号書込み処理工程〕
書込走査線ＷＳＬからの書込駆動パルスWSによりオン状態とされた書込トランジスタＴＲWを介して、映像信号線ＤＴＬから映像信号Ｖsigを第１ノードＮＤ1に印加し、第１ノードＮＤ1の電位をＶsigへと上昇させる。この電第１ノードＮＤ1の電位変化分（Ｖin＝Ｖsig−Ｖofs）に基づく電荷が、保持容量Ｃcs、発光部ＥＬＰの寄生容量Ｃel、駆動トランジスタＴＲDの寄生容量（例えばゲート・ソース間容量Ｃgs等）に振り分けられる。容量値Ｃelが、容量値Ｃcs及びゲート容量値Ｃgsと比較して十分に大きな値であれば、電位変化分（Ｖsig−Ｖofs）に基づく第２ノードＮＤ2の電位の変化は小さい。一般に、発光部ＥＬＰの寄生容量Ｃelの容量値Ｃelは、保持容量Ｃcsの容量値Ｃcs及びゲート容量値Ｃgsよりも大きい。この点を勘案して、特段の必要がある場合を除き、第１ノードＮＤ1の電位変化により生ずる第２ノードＮＤ2の電位変化は考慮しない。この場合、ゲート・ソース間電圧Ｖgsは、式（３）で表すことができる。
【００７４】
Ｖg＝Ｖsig
Ｖs ≒Ｖofs−Ｖth
Ｖgs≒Ｖsig−（Ｖofs−Ｖth）      （３）
【００７５】
〔移動度補正処理工程〕
書込トランジスタＴＲWを介して映像信号Ｖsigを保持容量Ｃcsの一端に供給しつつ（つまり映像信号Ｖsigと対応する駆動電圧を保持容量Ｃcsに書き込みつつ）、駆動トランジスタＴＲDを介して保持容量Ｃcsに電流を供給する。例えば、書込走査線ＷＳＬからの書込駆動パルスWSによりオン状態とされた書込トランジスタＴＲWを介して映像信号線ＤＴＬから映像信号Ｖsigを第１ノードＮＤ1に供給した状態で、駆動トランジスタＴＲDに電源を供給しドレイン電流Ｉdsを流して、第２ノードＮＤ2の電位を変化させ、所定期間経過後、書込トランジスタＴＲWをオフ状態にする。このときの第２ノードＮＤ2の電位変化分をΔＶ（＝電位補正値、負帰還量）とする。移動度補正処理を実行するための所定期間は、表示装置の設計の際、設計値として予め決定しておけばよい。尚、この際には、好ましくは、式（２Ａ）を満足するように移動度補正期間を決定する。こうすることで、移動度補正期間に発光部ＥＬＰが発光することはない。
【００７６】
（Ｖofs−Ｖth＋ΔＶ）＜（ＶthEL＋Ｖcath）    （２Ａ）
【００７７】
駆動トランジスタＴＲDの移動度μの値が大きい場合は電位補正値ΔＶは大きくなり、移動度μの値が小さい場合は電位補正値ΔＶは小さくなる。このときの駆動トランジスタＴＲDのゲート・ソース間電圧Ｖgs（つまり第１ノードＮＤ1と第２ノードＮＤ2との電位差）は、式（４）で表すことができる。ゲート・ソース間電圧Ｖgsは発光時の輝度を規定するが、電位補正値ΔＶは駆動トランジスタＴＲDのドレイン電流Ｉdsに比例し、ドレイン電流Ｉdsは移動度μに比例するので、結果的には、移動度μが大きいほど電位補正値ΔＶが大きくなるので、画素回路１０ごとの移動度μのばらつきを取り除くことができる。
【００７８】
Ｖgs≒Ｖsig−（Ｖofs−Ｖth）−ΔＶ      （４）
【００７９】
因みに、移動度補正処理を別な表現で規定すると、書込トランジスタＴＲWを介して映像信号を駆動トランジスタＴＲDの制御入力端及び保持容量の一端に供給しつつ駆動トランジスタＴＲDを介して保持容量に電流を供給する処理と云うこともできる。
【００８０】
〔発光工程〕
書込走査線ＷＳＬからの書込駆動パルスWSにより書込トランジスタＴＲWをオフ状態とすることにより第１ノードＮＤ1を浮遊状態とし、駆動トランジスタＴＲDに電源を供給して駆動トランジスタＴＲDを介して、駆動トランジスタＴＲDのゲート・ソース間電圧Ｖgs（第１ノードＮＤ1と第２ノードＮＤ2との間の電位差）に応じた電流Ｉdsを発光部ＥＬＰに流すことにより発光部ＥＬＰを駆動して発光させる。
【００８１】
〔駆動回路の構成による相違点〕
ここで、それぞれ典型的な、５Ｔｒ／１Ｃ型、４Ｔｒ／１Ｃ型、３Ｔｒ／１Ｃ型、２Ｔｒ／１Ｃ型での相違点は以下の通りである。５Ｔｒ／１Ｃ型では、駆動トランジスタＴＲDの電源側の主電極端と電源回路（電源部）との間に接続された第１トランジスタＴＲ1（発光制御トランジスタ）と、第２ノード初期化電圧を印加する第２トランジスタＴＲ2と、第１ノード初期化電圧を印加する第３トランジスタＴＲ3とを設ける。第１トランジスタＴＲ1、第２トランジスタＴＲ2、第３トランジスタＴＲ3は何れもスイッチングトランジスタである。第１トランジスタＴＲ1は、発光期間にオン状態としておき、オフ状態にして非発光期間に入り、その後の閾値補正期間に一度オン状態にし、更に移動度補正期間以降（次の発光期間も）オン状態とする。第２トランジスタＴＲ2は、第２ノードの初期化期間にのみオン状態としそれ以外はオフ状態とする。第３トランジスタＴＲ3は、第１ノードの初期化期間から閾値補正期間に亘ってのみオン状態としそれ以外はオフ状態とする。書込トランジスタＴＲWは、映像信号書込み処理期間から移動度補正処理期間に亘ってオン状態とされ、それ以外はオフ状態とされる。
【００８２】
４Ｔｒ／１Ｃ型では、５Ｔｒ／１Ｃ型から、第１ノード初期化電圧を印加する第３トランジスタＴＲ3が省略され、第１ノード初期化電圧は映像信号線ＤＴＬから映像信号Ｖsigと時分割で供給される。第１ノードの初期化期間に第１ノード初期化電圧を映像信号線ＤＴＬから第１ノードに供給するべく、書込トランジスタＴＲWは第１ノードの初期化期間にもオン状態とされる。典型的には、書込トランジスタＴＲWは、第１ノードの初期化期間から移動度補正処理期間に亘ってオン状態とされ、それ以外はオフ状態とされる。
【００８３】
３Ｔｒ／１Ｃ型では、５Ｔｒ／１Ｃ型から、第２トランジスタＴＲ2と第３トランジスタＴＲ3が省略され、第１ノード初期化電圧及び第２ノード初期化電圧は映像信号線ＤＴＬから映像信号Ｖsigと時分割で供給される。映像信号線ＤＴＬの電位は、第２ノードの初期化期間に第２ノードを第２ノード初期化電圧に設定し、その後の第１ノードの初期化期間に第１ノードを第１ノード初期化電圧に設定するべく、第２ノード初期化電圧と対応した電圧Ｖofs_Hを供給しその後に第１ノード初期化電圧Ｖofs_L（＝Ｖofs）にする。そして、これと対応して、書込トランジスタＴＲWは第１ノードの初期化期間及び第２ノードの初期化期間にもオン状態とされる。典型的には、書込トランジスタＴＲWは、第２ノードの初期化期間から移動度補正処理期間に亘ってオン状態とされ、それ以外はオフ状態とされる。
【００８４】
２Ｔｒ／１Ｃ型では、５Ｔｒ／１Ｃ型から、第１トランジスタＴＲ1と第２トランジスタＴＲ2と第３トランジスタＴＲ3が省略され、第１ノード初期化電圧は映像信号線ＤＴＬから映像信号Ｖsigと時分割で供給され、第２ノード初期化電圧は駆動トランジスタＴＲDの電源側の主電極端を、第１電位Ｖcc_H（＝５Ｔｒ／１Ｃ型のＶcc）と第２電位Ｖcc_L（＝５Ｔｒ／１Ｃ型のＶini）でパルス駆動することで与えられる。駆動トランジスタＴＲDの電源側の主電極端は、発光期間に第１電位Ｖcc_Hにされ、第２電位Ｖcc_Lにされることで非発光期間に入り、その後の閾値補正期間以降（次の発光期間も）に第１電位Ｖcc_Hにされる。第１ノードの初期化期間に第１ノード初期化電圧を映像信号線ＤＴＬから第１ノードに供給するべく、書込トランジスタＴＲWは第１ノードの初期化期間にもオン状態とされる。典型的には、書込トランジスタＴＲWは、第１ノードの初期化期間から移動度補正処理期間に亘ってオン状態とされ、それ以外はオフ状態とされる。
【００８５】
尚、ここでは、駆動トランジスタの特性ばらつきとして、閾値電圧及び移動度の双方について補正処理を行なう場合で説明したが、何れか一方のみについて補正処理を行なうようにしてもよい。
【００８６】
又、５Ｔｒ／１Ｃ型、４Ｔｒ／１Ｃ型、及び、３Ｔｒ／１Ｃ型の動作においては、書込み処理と移動度補正を別個に行なってもよいし、２Ｔｒ／１Ｃ型と同様に、書込み処理において移動度補正処理を併せて行なってもよい。具体的には、第１トランジスタＴＲ1（発光制御トランジスタ）をオン状態とした状態で、書込トランジスタＴＲWを介して、データ線ＤＴＬから映像信号ＶSigを第１ノードに印加すればよい。
【００８７】
＜画素回路の構成例と動作＞
以下に、素子特性のばらつき等を補正する技術が適用された画素回路の構成例と動作例について説明する。尚、アクティブマトリクス型の有機ＥＬパネルを使用する表示装置においては、例えば、パネル両側或いは片側に配置されている垂直走査部によってトランジスタの制御入力端に供給する各種のゲート信号（制御パルス）を作り、画素回路１０へ当該信号を印加する。更にはこのような有機ＥＬパネルを使用する表示装置においては、素子数削減及び高精細化のため、２Ｔｒ／１Ｃ型の画素回路１０を用いることがある。この点を勘案して、以下では、代表的に２Ｔｒ／１Ｃ型の構成への適用例で説明する。
【００８８】
［画素回路］
図４及び図５は、画素回路１０と、当該画素回路１０を備えた表示装置の一形態を示す図である。図４は基本構成（１画素分）を示し、図５は具体的な構成（表示装置の全体）を示す。尚、表示パネル部１００の基板１０１上において画素回路１０の周辺部に設けられた垂直駆動部１０３と水平駆動部１０６も合わせて示している。
【００８９】
表示装置１は、映像信号Ｖsig（詳しくは信号振幅Ｖin）に基づいて画素回路１０内の電気光学素子（本例では発光部ＥＬＰとして有機ＥＬ素子１２７を使用する）を発光させる。このため、表示装置１は、画素アレイ部１０２に行列状に配される画素回路１０内に、少なくとも、駆動電流を生成する駆動トランジスタ１２１（駆動トランジスタＴＲD）、駆動トランジスタ１２１の制御入力端（ゲート端が典型例）と出力端（ソース端が典型例）の間に接続された保持容量１２０（保持容量Ｃcs）、駆動トランジスタ１２１の出力端に接続された電気光学素子の一例である有機ＥＬ素子１２７（発光部ＥＬＰ）、及び、保持容量１２０に信号振幅Ｖinに応じた情報を書き込むサンプリングトランジスタ１２５（書込トランジスタＴＲW）を備える。この画素回路１０においては、保持容量１２０に保持された情報に基づく駆動電流Ｉdsを駆動トランジスタ１２１で生成して電気光学素子の一例である有機ＥＬ素子１２７に流すことで有機ＥＬ素子１２７を発光させる。
【００９０】
サンプリングトランジスタ１２５で保持容量１２０に信号振幅Ｖinに応じた情報を書き込むので、サンプリングトランジスタ１２５は、その入力端（ソース端もしくはドレイン端の一方）に信号電位（Ｖofs＋Ｖin）を取り込み、その出力端（ソース端もしくはドレイン端の他方）に接続された保持容量１２０に信号振幅Ｖinに応じた情報を書き込む。もちろん、サンプリングトランジスタ１２５の出力端は、駆動トランジスタ１２１の制御入力端にも接続されている。
【００９１】
尚、ここで示した画素回路１０の接続構成は、最も基本的な構成を示したもので、画素回路１０は、少なくとも前述の各構成要素を含むものであればよく、これらの構成要素以外（つまり他の構成要素）が含まれていてもよい。又、「接続」は、直接に接続されている場合に限らず、他の構成要素を介在して接続されている場合でもよい。例えば、接続間には、必要に応じて更に、スイッチング用のトランジスタや、ある機能を持った機能部等を介在させる等の変更が加えられることがある。典型的には、表示期間（換言すれば非発光時間）を動的に制御するためにスイッチング用のトランジスタを、駆動トランジスタ１２１の出力端と電気光学素子（有機ＥＬ素子１２７）と間に、もしくは駆動トランジスタ１２１の電源供給端（ドレイン端が典型例）と電源供給用の配線である電源線ＰＷＬ（本例では電源供給線１０５DSL）との間に配することがある。このような変形態様の画素回路であっても、後述の各実施例で説明する構成や作用を実現し得るものである限り、それらの変形態様も、本開示に係る表示装置の一実施形態を実現する画素回路１０である。
【００９２】
画素回路１０を駆動するための周辺部には、例えば、サンプリングトランジスタ１２５を水平周期で順次制御することで画素回路１０を線順次走査して、１行分の各保持容量１２０に映像信号Ｖsigの信号振幅Ｖinに応じた情報を書き込む書込走査部１０４、及び、書込走査部１０４での線順次走査に合わせて１行分の各駆動トランジスタ１２１の電源供給端に印加される電源供給を制御するための走査駆動パルス（電源駆動パルスDSL）を出力する駆動走査部１０５を具備する制御部１０９を設ける。制御部１０９には、書込走査部１０４での線順次走査に合わせて各水平周期内で基準電位（Ｖofs）と信号電位（Ｖofs＋Ｖin）で切り替わる映像信号Ｖsigがサンプリングトランジスタ１２５に供給されるように制御する水平駆動部１０６を設ける。
【００９３】
制御部１０９は、好ましくは、保持容量１２０に信号振幅Ｖinに対応する情報が書き込まれた時点でサンプリングトランジスタ１２５を非導通状態にして駆動トランジスタ１２１の制御入力端への映像信号Ｖsigの供給を停止させ、駆動トランジスタ１２１の出力端の電位変動に制御入力端の電位が連動するブートストラップ動作を行なうように制御するのがよい。制御部１０９は、好ましくは、ブートストラップ動作を、サンプリング動作の終了後の発光開始の初期でも実行するようにする。即ち、信号電位（Ｖofs＋Ｖin）がサンプリングトランジスタ１２５に供給されている状態でサンプリングトランジスタ１２５を導通状態にした後にサンプリングトランジスタ１２５を非導通状態にすることで、駆動トランジスタ１２１の制御入力端と出力端の電位差が一定に維持されるようにする。
【００９４】
制御部１０９は、好ましくはブートストラップ動作を、発光期間において電気光学素子（有機ＥＬ素子１２７）の経時変動補正動作を実現するように制御する。このため、制御部１０９は、保持容量１２０に保持された情報に基づく駆動電流Ｉdsが電気光学素子（有機ＥＬ素子１２７）に流れている期間は継続的にサンプリングトランジスタ１２５を非導通状態にしておくことで、制御入力端と出力端の電圧を一定に維持可能にして電気光学素子の経時変動補正動作を実現するとよい。発光時における保持容量１２０のブートストラップ動作により有機ＥＬ素子１２７の電流−電圧特性が経時変動しても駆動トランジスタ１２１の制御入力端と出力端の電位差をブートストラップした保持容量１２０により一定に保つことで、常に一定の発光輝度を保つようにする。又、好ましくは、制御部１０９は、基準電位（＝第１ノード初期化電圧Ｖofs）がサンプリングトランジスタ１２５の入力端（ソース端が典型例）に供給されている時間帯でサンプリングトランジスタ１２５を導通させることで駆動トランジスタ１２１の閾値電圧Ｖthに対応する電圧を保持容量１２０に保持するための閾値補正動作を行なうように制御する。
【００９５】
この閾値補正動作は、必要に応じて、信号振幅Ｖinに対応する情報の保持容量１２０への書込みに先行する複数の水平周期で繰り返し実行するとよい。ここで「必要に応じて」とは、１水平周期内の閾値補正期間では駆動トランジスタ１２１の閾値電圧に相当する電圧を十分に保持容量１２０へ保持させることができない場合を意味する。閾値補正動作の複数回の実行により、確実に駆動トランジスタ１２１の閾値電圧Ｖthに相当する電圧を保持容量１２０に保持させる。
【００９６】
更に好ましくは、制御部１０９は、閾値補正動作に先立って、サンプリングトランジスタ１２５の入力端に基準電位（Ｖofs）が供給されている時間帯でサンプリングトランジスタ１２５を導通させて閾値補正用の準備動作（放電動作や初期化動作）を実行するように制御する。閾値補正動作前に駆動トランジスタ１２１の制御入力端と出力端の電位を初期化しておく。より詳しくは、制御入力端と出力端と間に保持容量１２０を接続しておくことで、保持容量１２０の両端の電位差が閾値電圧Ｖth以上になるように設定する。
【００９７】
尚、２Ｔｒ／１Ｃ駆動構成における閾値補正に当たっては、制御部１０９には、書込走査部１０４での線順次走査に合わせて１行分の各画素回路１０に、駆動電流Ｉdsを電気光学素子（有機ＥＬ素子１２７）に流すために使用される第１電位Ｖcc_Hと第１電位Ｖcc_Hとは異なる第２電位Ｖcc_Lとを切り替えて出力する駆動走査部１０５を設けるのがよい。そして、駆動トランジスタ１２１の電源供給端子に第１電位Ｖcc_Hに対応する電圧が供給され、かつサンプリングトランジスタ１２１に信号電位（Ｖofs＋Ｖin）が供給されている時間帯でサンプリングトランジスタ１２５を導通させることで閾値補正動作を行なうように制御するのがよい。又、２ＴＲ駆動構成における閾値補正の準備動作に当たっては、駆動トランジスタ１２１の電源供給端に第２電位Ｖcc_L（＝第２ノード初期化電圧Ｖini）に対応する電圧が供給され、かつサンプリングトランジスタ１２５に基準電位（Ｖofs）が供給されている時間帯でサンプリングトランジスタ１２５を導通させて、駆動トランジスタ１２１の制御入力端（つまり第１ノードＮＤ1）の電位を基準電位（Ｖofs）に、又出力端（つまり第２ノードＮＤ2）の電位を第２電位Ｖcc_Lに初期化するのがよい。
【００９８】
更に好ましくは、制御部１０９は、閾値補正動作の後、駆動トランジスタ１２１に第１電位Ｖcc_Hに対応する電圧が供給され、サンプリングトランジスタ１２５に信号電位（Ｖofs＋Ｖin）が供給されている時間帯でサンプリングトランジスタ１２５を導通させることで保持容量１２０に信号振幅Ｖinの情報を書き込む際、駆動トランジスタ１２１の移動度μに対する補正分を保持容量１２０に書き込まれる情報に加えるように制御する。この際には、サンプリングトランジスタ１２５に信号電位（Ｖofs＋Ｖin）が供給されている時間帯内の所定位置で、その時間帯より短い期間だけサンプリングトランジスタ１２５を導通させるとよい。以下２Ｔｒ／１Ｃ駆動構成での画素回路１０の一例について具体的に説明する。
【００９９】
画素回路１０は、基本的にｎチャネル型の薄膜電界効果トランジスタで駆動トランジスタが構成されている。又、有機ＥＬ素子の経時劣化による当該有機ＥＬ素子への駆動電流Ｉdsの変動を抑制するための回路、即ち電気光学素子の一例である有機ＥＬ素子の電流−電圧特性の変化を補正して駆動電流Ｉdsを一定に維持する駆動信号一定化回路（その１）を備え、又駆動トランジスタの特性変動（閾値電圧ばらつきや移動度ばらつき）による駆動電流変動を防ぐ閾値補正機能や移動度補正機能を実現して駆動電流Ｉdsを一定に維持する駆動方式を採用した点に特徴を有する。
【０１００】
駆動トランジスタ１２１の特性変動（例えば閾値電圧や移動度等のばらつきや変動）による駆動電流Ｉdsに与える影響を抑制する方法としては、２ＴＲ構成の駆動回路をそのまま駆動信号一定化回路（その１）として採用しつつ、各トランジスタ（駆動トランジスタ１２１及びサンプリングトランジスタ１２５）の駆動タイミングを工夫することで対処する。画素回路１０は、２ＴＲ駆動の構成であり、素子数や配線数が少ないため、高精細化が可能であることに加えて、映像信号Ｖsigの劣化なくサンプリングできるため、良好な画質を得ることができる。
【０１０１】
画素回路１０は、保持容量１２０の接続態様に特徴を有し、有機ＥＬ素子１２７の経時劣化による駆動電流変動を防ぐ回路として、駆動信号一定化回路（その２）の一例であるブートストラップ回路を構成している。有機ＥＬ素子の電流−電圧特性に経時変化があった場合でも駆動電流を一定にする（駆動電流変動を防ぐ）ブートストラップ機能を実現する駆動信号一定化回路（その２）を備えた点に特徴を有する。
【０１０２】
画素回路１０は、書込みゲインやブートストラップゲインや移動度補正期間に関係する補助容量３１０を備える。但し、この補助容量３１０を備えることは必須ではない。画素回路１０を駆動するに当たっての基本的な制御動作は、補助容量３１０を備えていない画素回路１０におけるものと同様である。
【０１０３】
駆動トランジスタを始めとする各トランジスタとしてはＦＥＴ（電界効果トランジスタ）を使用する。この場合、駆動トランジスタについては、ゲート端を制御入力端として取り扱い、ソース端及びドレイン端の何れか一方（ここではソース端とする）を出力端として取り扱い、他方を電源供給端（ここではドレイン端とする）として取り扱う。
【０１０４】
具体的には図４及び図５に示すように、画素回路１０は、それぞれｎチャネル型の駆動トランジスタ１２１及びサンプリングトランジスタ１２５と、電流が流れることで発光する電気光学素子の一例である有機ＥＬ素子１２７とを有する。一般に、有機ＥＬ素子１２７は整流性があるためダイオードの記号で表している。尚、有機ＥＬ素子１２７には、寄生容量Ｃelが存在する。図では、この寄生容量Ｃelを有機ＥＬ素子１２７（ダイオード状のもの）と並列に示す。
【０１０５】
駆動トランジスタ１２１は、ドレイン端Ｄが第１電位Ｖcc_H或いは第２電位Ｖcc_Lを供給する電源供給線１０５DSLに接続され、ソース端Ｓが、有機ＥＬ素子１２７のアノード端Ａに接続され（その接続点は第２ノードＮＤ2でありノードＮＤ１２２とする）、有機ＥＬ素子１２７のカソード端Ｋが基準電位を供給する全画素回路１０共通のカソード配線cath（電位はカソード電位Ｖcath、例えばGND）に接続されている。尚、カソード配線cathは、それ用の単一層の配線（上層配線）のみとしてもよいし、例えばアノード用の配線が形成されるアノード層に、カソード配線用の補助配線を設けてカソード配線の抵抗値を低減するようにしてもよい。この補助配線は、画素アレイ部１０２（表示エリア）内に格子状又は列又は行状に配線され、上層配線と同電位で固定電位に設定される。
【０１０６】
サンプリングトランジスタ１２５は、ゲート端Ｇが書込走査部１０４からの書込走査線１０４WSに接続され、ドレイン端Ｄが映像信号線１０６HS（映像信号線ＤＴＬ）に接続され、ソース端Ｓが駆動トランジスタ１２１のゲート端Ｇに接続されている（その接続点は第１ノードＮＤ1でありノードＮＤ１２１とする）。サンプリングトランジスタ１２５のゲート端Ｇには、書込走査部１０４からアクティブＨの書込駆動パルスWSが供給される。サンプリングトランジスタ１２５は、ソース端Ｓとドレイン端Ｄとを逆転させた接続態様とすることもできる。
【０１０７】
駆動トランジスタ１２１のドレイン端Ｄは、電源スキャナとして機能する駆動走査部１０５からの電源供給線１０５DSLに接続されている。電源供給線１０５DSLは、この電源供給線１０５DSLそのものが、駆動トランジスタ１２１に対しての電源供給能力を備える点に特徴を有する。駆動走査部１０５は、駆動トランジスタ１２１のドレイン端Ｄに対して、それぞれ電源電圧に相当する高電圧側の第１電位Ｖcc_Hと閾値補正に先立つ準備動作に利用される低電圧側の第２電位Ｖcc_L（初期化電圧もしくはイニシャル電圧とも称される）とを切り替えて供給する。
【０１０８】
画素回路１０は、駆動トランジスタ１２１のドレイン端Ｄ側（電源回路側）を第１電位Ｖcc_Hと第２電位Ｖcc_Lの２値をとる電源駆動パルスDSLで駆動することで、閾値補正に先立つ準備動作を行なうことが可能になっている。第２電位Ｖcc_Lとしては、映像信号線１０６HSにおける映像信号Ｖsigの基準電位（Ｖofs）より十分低い電位とする。具体的には、駆動トランジスタ１２１のゲート・ソース間電圧Ｖgs（ゲート電位Ｖgとソース電位Ｖsの差）が駆動トランジスタ１２１の閾値電圧Ｖthより大きくなるように、電源供給線１０５DSLの低電位側の第２電位Ｖcc_Lを設定する。尚、基準電位（Ｖofs）は、閾値補正動作に先立つ初期化動作に利用されるとともに映像信号線１０６HSを予めプリチャージにしておくためにも利用される。
【０１０９】
このような画素回路１０では、有機ＥＬ素子１２７を駆動するときには、駆動トランジスタ１２１のドレイン端Ｄに第１電位Ｖcc_Hが供給され、ソース端Ｓが有機ＥＬ素子１２７のアノード端Ａ側に接続されることで、全体としてソースフォロワ回路を形成するようになっている。
【０１１０】
このような画素回路１０を採用する場合、駆動トランジスタ１２１の他に走査用に１つのスイッチングトランジスタ（サンプリングトランジスタ１２５）を使用する２ＴＲ駆動の構成を採るとともに、各スイッチングトランジスタを制御する電源駆動パルスDSL及び書込駆動パルスWSのオン／オフタイミングの設定により、有機ＥＬ素子１２７の経時劣化や駆動トランジスタ１２１の特性変動（例えば閾値電圧や移動度等のばらつきや変動）による駆動電流Ｉdsに与える影響を防ぐ。
【０１１１】
加えて、表示装置１においては、画素回路１０ごとに、ノードＮＤ１２２（駆動トランジスタ１２１のソース端Ｓ及び保持容量１２０の一方の端子と有機ＥＬ素子１２７のアノード端Ａの接続点）に容量値Ｃsubの容量素子である補助容量３１０を追加する。補助容量３１０の他方の端子（ノードＮＤ３１０と称する）の接続箇所に関わらず、補助容量３１０は、回路構成上、有機ＥＬ素子１２７（その寄生容量Ｃel）と電気回路的に並列接続される。ノードＮＤ３１０の接続箇所は、一例として、全ての有機ＥＬ素子１２７のカソード端Ｋが接続される全画素回路１０共通のカソード配線cath（上層配線でもよいし補助配線でもよい）とする。ノードＮＤ３１０の接続点は、これ以外にも、例えば自段（行）の電源供給線１０５DSLや、自段（行）以外の電源供給線１０５DSLや、任意の値（接地電位を含む）の固定電位点としてもよい。ノードＮＤ３１０の接続点が何れであるかによって、それぞれ長短（利点と欠点）があるが、ここではその説明を割愛する。
【０１１２】
保持容量１２０の容量値Ｃcsと有機ＥＬ素子１２７の寄生容量Ｃelの容量値Ｃelは、書込みゲインＧinとブートストラップゲインＧbstの間で折り合いを付け、各ゲインが適度なものとなるように決定する。補助容量３１０の容量値Ｃsubを調整することで書込みゲインＧinとブートストラップゲインＧbstを調整できる。このことを利用すると、ＲＧＢ３画素回路１０間で容量値Ｃsubを相対的に調整することで、ホワイトバランスをとることもできる。即ち、Ｒ、Ｇ、Ｂの各色用の有機ＥＬ素子１２７の発光効率が異なるので、補助容量３１０がない場合には、同一の駆動電流Ｉds（つまり同一の信号振幅Ｖin）のときにはホワイトバランスがとれないので、色別に信号振幅Ｖinを異ならせることでホワイトバランスをとることになる。これに対して、補助容量３１０の容量値ＣsubをＲＧＢ３画素回路１０間で相対的に調整することで、同一の駆動電流Ｉds（つまり同一の信号振幅Ｖin）のときにでもホワイトバランスがとれる。加えて、補助容量３１０を追加することで、閾値補正動作に影響を与えることなく、移動度μの補正に要する時間（移動度補正時間）を調整することができる。補助容量３１０を利用して移動度補正時間を調整可能にすることで、画素回路１０の駆動が高速化しても、十分に移動度の補正を行なうことができる。
【０１１３】
［画素回路の動作］
図６は、図４に示した画素回路１０に関する駆動タイミングの一例として、線順次方式で信号振幅Ｖinの情報を保持容量１２０に書き込む際の動作を説明するタイミングチャート（理想状態）である。図６においては、時間軸を共通にして、書込走査線１０４WSの電位変化、電源供給線１０５DSLの電位変化、映像信号線１０６HSの電位変化を表してある。これらの電位変化と並行に、駆動トランジスタ１２１のゲート電位Ｖg及びソース電位Ｖsの変化も表してある。基本的には、書込走査線１０４WSや電源供給線１０５DSLの１行ごとに、１水平走査期間だけ遅れて同じような駆動を行なう。
【０１１４】
図６中の信号のように各パルスのタイミングによって有機ＥＬ素子１２７に流れる電流値をコントロールする。図６のタイミング例では、電源駆動パルスDSLを第２電位Ｖcc_Lとすることで消光及びノードＮＤ１２２を初期化した後、第１ノード初期化電圧Ｖofsを映像信号線１０６HSに印加している際にサンプリングトランジスタ１２５をオン状態としてノードＮＤ１２１を初期化する（放電期間Ｃ及び初期化期間Ｄ：纏めて閾値補正準備期間）。そして、この状態で電源駆動パルスDSLを第１電位Ｖcc_Hとすることで閾値補正を行なう（閾値補正期間Ｅ）。その後、サンプリングトランジスタ１２５をオフ状態とし、映像信号線１０６HSに映像信号Ｖsigを印加する。その状態でサンプリングトランジスタ１２５をオン状態とすることにより信号を書き込むと同時に移動度補正を行なう（書込み＆移動度補正期間Ｈ）。信号を書き込んだ後、サンプリングトランジスタ１２５をオフ状態にすると発光を開始する（発光期間Ｉ）。このように移動度補正や閾値補正等、パルスの位相差によって駆動をコントロールする。
【０１１５】
このように、画素回路１０では、駆動タイミングを工夫することで、閾値補正回路や移動度補正回路が自動的に構成される。即ち、画素回路１０は、駆動トランジスタ１２１の特性ばらつき（本例では閾値電圧Ｖth及びキャリア移動度μのばらつき）による駆動電流Ｉdsに与える影響を防ぐために、閾値電圧Ｖth及びキャリア移動度μによる影響を補正して駆動電流を一定に維持する駆動信号一定化回路として機能するようになっている。ブートストラップ動作だけでなく、閾値補正動作と移動度補正動作とを実行しているため、ブートストラップ動作で維持されるゲート・ソース間電圧Ｖgsは、閾値電圧Ｖthに相当する電圧と移動度補正用の電位補正値ΔＶとによって調整されているため、有機ＥＬ素子１２７の発光輝度は駆動トランジスタ１２１の閾値電圧Ｖthや移動度μのばらつきの影響を受けることがないし、有機ＥＬ素子１２７の経時劣化の影響も受けない。その結果、表示装置１は、入力される映像信号Ｖsig（信号振幅Ｖin）に対応する安定した階調で表示でき、高画質の画像を得ることができる。
【０１１６】
又、画素回路１０は、ｎチャネル型の駆動トランジスタ１２１を用いたソースフォロア回路によって構成することができるために、現状のアノード・カソード電極の有機ＥＬ素子をそのまま用いても、有機ＥＬ素子１２７の駆動が可能になる。又、駆動トランジスタ１２１及びその周辺部のサンプリングトランジスタ１２５等も含めてｎチャネル型のみのトランジスタを用いて画素回路１０を構成することができ、トランジスタ作製においても低コスト化が図れる。
【０１１７】
［表示むら現象の発生原因］
図７〜図９は、表示装置１で発生する表示むら現象を説明する図である。ここで、図７は、映像信号Ｖsigの映像信号線１０６HSへの伝達インタフェースの基本構成を説明する図である。図８は、映像信号Ｖsigの映像信号線１０６HSへの伝達インタフェースに使用されるセレクタ（信号選択回路）の構成例を説明する図である。図９は、図８に示したセレクタにおける第１比較例の動作及び表示むらの発生原理を説明する図である。図９（Ａ）は、第１比較例のサンプリング順（セレクタタイミング）を示すタイミングチャートである。図９（Ｂ）は、図９（Ａ）に示したサンプリング順における水平位置と輝度との関係の一例を示す図である。図９（Ｃ）は、図９（Ａ）に示したサンプリング順の場合に発生する表示むらを説明する図である。
【０１１８】
表示装置１においては、セレクタ４００を設け、水平駆動部１０６と映像信号線１０６HSとの間にセレクタ４００を介在させることがある。セレクタ４００は、映像信号線１０６HSを選択する選択部の一例であって、出力端に接続された映像信号線１０６HSに映像信号Ｖsigを選択的に出力可能なものを用いる。例えば、水平駆動部１０６に配置可能なパッド数（つまり配線数）に対して、画素アレイ部１０２の列数或いは行数が多い場合への対処のためである。セレクタ４００としては、１入力−Ｎ出力型（Ｎは２以上の正の整数）が使用され、端子部１０８側を入力側とし、制御部１０９（ここでは水平駆動部１０６）側を出力側として使用される。１入力−Ｎ出力型のセレクタセレクタ４００を使用し、セレクタセレクタ４００の使用数をＭとする場合、基本的には（全ての出力端４０４を使用するとした場合）、映像信号線１０６HSの総数はＭ・Ｎとなる。
【０１１９】
ここで、端子部１０８と水平駆動部１０６との間に設けられたセレクタ４００に着目する。図８に示すように、セレクタセレクタ４００としては、例えば、１水平走査期間内に９回書込みを行なうべく１入力−９出力型とする。映像信号Ｖsigが映像信号処理部２２０から端子部１０８を介してセレクタ４００の入力端４０２に供給される。セレクタ４００の出力端４０４_n（ｎは出力端の番号）は、映像信号線１０６HSに接続される。
【０１２０】
セレクタ４００の制御端４０６_n（ｎは出力端の番号と対応）には、入力端４０２に供給された映像信号Ｖsigの出力先を指示する制御信号sel_n（ｎは出力端の番号と対応）が端子部１０８を介して駆動信号生成部２００から供給される。このような構成においては、セレクタ４００で出力先を切り替えながら複数の映像信号線１０６HS（つまり画素回路１０）に順番に映像信号Ｖsigを供給する。セレクタ４００を使用することで、セレクタごとに、対応する複数列の各映像信号線１０６HSに映像信号Ｖsigを切り替えて供給することができる。
【０１２１】
図８に示すように、セレクタ４００内には、出力端４０４ごとにスイッチ回路４１０が設けられている。スイッチ回路４１０は、好適にはトランスファーゲート構造のスイッチ回路（ＣＭＯＳスイッチが典型例）を利用した構成であるとよい。例えば、図示のように、スイッチ回路４１０は、ＮＭＯＳ４１４（ｎチャネル型のＭＯＳＦＥＴ）とＰＭＯＳ４１６（ｐチャネル型のＭＯＳＦＥＴ）とが相補接続されており、ＰＭＯＳ４１６の制御入力端側にはインバータ４２８が設けられている。
【０１２２】
スイッチ回路４１０は、ＮＭＯＳ４１４の制御入力端とインバータ４２８の入力端がスイッチ回路４１０の制御端４０６_nであり、制御端４０６_nにアクティブＨの制御信号sel_nが供給され、制御信号sel_nがＨレベルのときにオン状態となり入力端４０２の信号を取り込んで出力端４０４_nに接続された映像信号線１０６HSに出力する。図示しないが、インバータ４２８の出力端側をＮＭＯＳ４１４とする相補接続にすることもでき、この場合には、制御端４０６_nにはアクティブＬの制御信号sel_nが供給され、制御信号sel_nがＬレベルのときにオン状態となり入力端４０２の信号を取り込んで出力端４０４_nに接続された映像信号線１０６HSに出力する。
【０１２３】
このような構成のセレクタ４００は、制御端４０６_nのそれぞれについて制御端４０６_nが設けられており、全てのスイッチ回路４１０_nを同時にオンさせることもできるし、何れか１つのスイッチ回路４１０のみを順番にオンさせることもできる。
【０１２４】
図９（Ａ）には、そのスイッチ制御の一例が示されている。１入力−９出力型のセレクタ４００を使用しており、又、色配列の１組（つまりカラーの１画素）が、Ｒ画素、Ｇ画素、及びＢ画素の３つのサブ画素で構成されている。先ず、閾値補正を行なうべく、入力端４０２に第１ノード初期化電圧（Ｖofs）が供給されている状態で全ての制御端４０６_nへの制御信号sel_nをＨレベルとして全てのスイッチ回路４１０_nを一斉にオン状態とすることにより、一斉に第１ノード初期化電圧（Ｖofs）を映像信号線１０６HSに供給する（閾値補正期間Ｅ）。この後、入力端４０２に映像信号Ｖsig_nが供給されている状態で対応する制御端４０６_nへの制御信号sel_nを順番にＨレベルとしてスイッチ回路４１０_nを順にオン状態とすることにより、映像信号Ｖsig_1から映像信号Ｖsig_9までを順番に映像信号線１０６HSに供給し、その後に信号書込みや移動度補正を行なう（書込み＆移動度補正期間Ｈ）。つまり、映像信号Ｖsig_nの出力端４０４_nへのサンプリング順は、図９（Ａ）に示すように、出力端４０４_1（Ｒ画素）→出力端４０４_2（Ｇ画素）→出力端４０４_3（Ｂ画素）→出力端４０４_4（Ｒ画素）→出力端４０４_5（Ｇ画素）→出力端４０４_6（Ｂ画素）→出力端４０４_7（Ｒ画素）→出力端４０４_8（Ｇ画素）→出力端４０４_9（Ｂ画素）となっている。
【０１２５】
ここで、映像信号線１０６HSに映像信号Ｖsig_nが供給された後に書込駆動パルスWSがハイレベルとなりサンプリングトランジスタ１２５がオン状態となり信号電位Ｖin_nが画素回路１０（詳しくは保持容量１２０）に書き込まれるまでの期間は、信号電位Ｖin_nを映像信号線１０６HS（詳しくはその寄生容量）に保持し続けるフローティング期間となる。このフローティング期間内に、他の配線等のカップリングの影響を受けるため保持される電位が多少変動してしまうことが懸念される。
【０１２６】
更には、映像信号Ｖsig_1から映像信号Ｖsig_9までを順番に映像信号線１０６HSに供給するので、出力端４０４_nごとに期間差があるため、映像信号Ｖsig_n（信号電位Ｖin_n）が同じであっても、出力端４０４_nの電位に差が発生し、表示画像としては輝度が不連続に変化する輝度差が生じることが懸念される。
【０１２７】
例えば、各サンプリングタイミングの間隔（出力端４０４_nの選択間隔）を１セレクト期間（１ｓｅｌ）としたとき、図９（Ｂ）に示すように、最初に出力先として指示される出力端４０４_s（この例では出力端４０４_1）と最後に出力先として指示される出力端４０４_e（この例では出力端４０４_9）との間では最も時間経過が大きく（８ｓｅｌ分ある）、隣接画素間の輝度差は８ｓｅｌ分に対応した値であり、その輝度差が最も大きくなると考えられる。このため、図９（Ｃ）に示すように、出力端４０４_s（出力端４０４_1）と出力端４０４_e（出力端４０４_9）との境界位置（つまりセレクタ４００の境界）に対応する部分で筋状のノイズが視認され、ユニフォミティが損なわれる懸念がある。分かり易く云えば、セレクタ４００の境界でスジが見えるという現象が起こり得る。
【０１２８】
更には、カラー表示に着目すると、 同一のセレクタ４００内において、Ｒ画素→Ｇ画素→Ｂ画素→Ｒ画素→…の順に選択されている。このため、セレクタ４００内においても、又、隣接するセレクタ４００間においても、色別に着目した場合には輝度差が大きいし（３ｓｅｌ分）、カラーの１画素のそれぞれに着目した場合も輝度差が大きい（セレクタ４００間では６ｓｅｌ分）。
【０１２９】
［表示むら現象の対策手法］
図１０は、本実施形態のサンプリングタイミングの原理を説明する図である。図１０（Ａ）は、第１比較例の場合を示し、図１０（Ｂ）は、第２比較例の場合を示し、図１０（Ｃ）は、本実施形態の場合を示す。
【０１３０】
セレクタ４００を用いて映像信号Ｖsig_nを順番に映像信号線１０６HSに供給すると、出力端４０４_nごとに期間差があるため、映像信号Ｖsig_n（信号電位Ｖin_n）が同じであっても出力端４０４_nの電位に差が発生し表示むらの原因となってしまう。１入力−９出力型のセレクタ４００を使用する場合で例示する。図１０（Ａ）に示す第１比較例の場合は、最初に出力先として指定される出力端４０４_sを出力端４０４_1とし、最後に出力先として指定される出力端４０４_eを出力端４０４_9としているので、隣接するセレクタ４００間において、出力端４０４_sと出力端４０４_eとが隣接してしまい、出力端４０４_sと出力端４０４_eとの間では最も時間経過が大きく、輝度差も最も大きくなると考えられる。簡単に云えば、隣接するセレクタ４００間の境界と対応する部分での輝度差が最も大きくなる。一方、図１０（Ｂ）に示す第２比較例の場合は、最初に出力先として指定される出力端４０４_sを出力端４０４_5とし、最後に出力先として指定される出力端４０４_eを出力端４０４_4としているので、１つのセレクタ４００内において、出力端４０４_sと出力端４０４_eとが隣接しており、出力端４０４_sと出力端４０４_eとの間では最も時間経過が大きく、輝度差も最も大きくなると考えられる。簡単に云えば、１つのセレクタ４００内においても、最初に出力先として指示される出力端４０４_sと最後に出力先として指示される出力端４０４_eの境界と対応する部分での輝度差が最も大きくなる。このため、セレクタ４００を介して映像信号Ｖsig_nを画素回路１０に順に供給する構成を採る場合においても表示むらを抑制することのできる技術の開発要求がある。
【０１３１】
本実施形態は、この要求に対して、セレクタ４００（詳しくはスイッチ回路４１０）の切替タイミングを工夫することにより、出力端４０４_nごとの期間差に起因する表示むら現象を解消する。図９（Ａ）に示した第１比較例のタイミングに対して、セレクタサンプリング順序を入れ替える趣旨である。出力端４０４の選択タイミングを工夫することにより、回路構成としては変更することなく、筋状のノイズを抑制できる。
【０１３２】
具体的には、本実施形態の切替タイミングの原理が、図１０（Ｃ）に示されている。図１０（Ｃ）では、複数のセレクタ４００間における出力端の選択順（特に出力端４０４_sと出力端４０４_e）の関係が示されている。因みに、理解を容易にするべく、各セレクタ４００の出力端４０４_nとその出力先を制御する（つまり出力端４０４_nを選択する）制御端４０６_nとの配置態様は、全てのセレクタ４００（セレクタ４００_m-1、セレクタ４００_m、セレクタ４００_m+1）について同じであるとする。
【０１３３】
図示のように、セレクタ４００の出力端４０４（つまり、それに接続される映像信号線１０６HS）に着目したとき、少なくとも同一のセレクタ４００内において、好ましくは隣接する他のセレクタ４００との関係においても、最初に出力先として指定される出力端４０４_sと最後に出力先として指定される出力端４０４_eとが隣接しないように、スイッチ回路４１０を切り替える（つまり、サンプリング順序を設定する）点に特徴がある。これは、図９（Ｂ）や図１０（Ａ）や図１０（Ｂ）に示したように、出力端４０４_nごとに選択される期間差に起因する表示むらは、最初に出力先として指示される出力端４０４_sと最後に出力先として指示される出力端４０４_eとの間では最も時間経過が大きく、輝度差も最も大きくなると考えられることに基づいている。最初に出力先として指示される出力端４０４_sと最後に出力先として指示される出力端４０４_eとを隣接させなければ、少なくとも、最初に出力先として指示される出力端４０４_sと最後に出力先として指示される出力端４０４_eとを隣接させた場合よりも、隣接する出力端４０４_sと出力端４０４_Eとの電位差（それに基づく輝度差）を小さくでき、出力端４０４_nごとに選択される期間差に起因する表示むらを抑制することができる。
【０１３４】
図示した例は、最初に出力先として指定される出力端４０４_sを偶数行の何れかとし、先ず偶数行のみを降順に選択し、出力端４０４_2（最初の偶数行）に達したら、最後の奇数行（この例では出力端４０４_9）の選択に移り、更に奇数行のみを降順に選択し、出力端４０４_1（最初の奇数行）に達したら、最後の偶数行（この例では出力端４０４_8）の選択に移り、更に残りの偶数行のみを降順に選択する例である。簡単に云えば、１つおきに降順に選択する形態の一例である。図は、出力端４０４_sを出力端４０４_4にする場合で示しており、映像信号Ｖsig_nの出力端４０４_nへのサンプリング順は、出力端４０４_4→出力端４０４_2→出力端４０４_9→出力端４０４_7→出力端４０４_5→出力端４０４_3→出力端４０４_1→出力端４０４_8→出力端４０４_6となる。
【０１３５】
このような本実施形態のサンプリングタイミングによれば、隣接する出力端４０４（つまり映像信号線１０６HS）に関するサンプリングタイミングの差が各比較例のセレクタサンプリング順序よりも小さくなり、選択のタイミング差に起因する筋状のノイズを目立たなく（視認外と）することができる。
【０１３６】
第１比較例のサンプリングタイミングでは、セレクタ周期の境に筋状の表示むらが発生する。即ち、例えば１入力−９出力型のセレクタ４００を使用する場合であれば、１番目と９番目の境では映像信号線１０６HSへの電圧印加タイミングが大きく異なるため、この部分（各セレクタ４００の境界と対応する部分）に、筋状のノイズが視認され易い。
【０１３７】
これに対して、本実施形態のサンプリングタイミングでは、隣接する出力端４０４（映像信号線１０６HS）のサンプリングタイミングの差が小さくなり、各セレクタ４００の境界における選択のタイミング差に起因する筋状のノイズを視認外とすることができる。
【０１３８】
尚、このような本実施形態のサンプリングタイミングの原理から考えた場合、最も好適な態様は、次のようになる。モノクロ表示の場合であれば、任意の出力端４０４に対して、次の次に選択される出力端４０４を物理的に隣接させる場合である。つまり、各サンプリングタイミングの間隔を１セレクト期間（１ｓｅｌ）としたとき、隣接する出力端４０４間でのサンプリングタイミングの差を２セレクト期間（２ｓｅｌ）以下とする場合である。出力端４０４の総数が偶数の場合は、全ての出力端４０４について、隣接する出力端４０４間でのサンプリングタイミングの差が２セレクト期間となる。出力端４０４の総数が奇数の場合は、最も中間で出力先として指示される出力端４０４_mと隣接する出力端４０４と間でのサンプリングタイミングの差は１セレクト期間であり、残りの出力端４０４について、隣接する出力端４０４間でのサンプリングタイミングの差が２セレクト期間となる。
【０１３９】
カラー表示の場合であれば、カラーの１画素（色別のサブピクセルの集合）ごとの輝度の差を抑えるようにすればよい。基本的には、モノクロ表示の場合と相違はないが、カラー表示に特有のサンプリングタイミングをとり得る。簡単に云えば、色別に纏めて選択動作を行なうことで、同色用の映像信号線１０６HSの選択の時間差が極力小さくなるようにすることで、少なくとも、他色用の映像信号線１０６HSの選択を間に挟む場合よりも、表示むらを抑制するようにする。例えば、複数の色別のサブピクセルで組み合わされた１組ごとに、隣接する組（つまりカラーの１画素）間での輝度差が少なくなるようにサンプリング順序を設定すればよい。或いは、色に着目したとき、各色がほぼ同輝度となるようにサンプリング順序を設定すればよい。例えば、カラーの１画素がＲ画素、Ｇ画素、及びＢ画素の３つのサブ画素で構成される場合、ＲＧＢ各単色ごとの輝度の差を抑えるようにすればよい。このためには、同一のセレクタ４００内において、ある色に着目したとき、その色と同じ色の出力端４０４が順に先ず選択され、その後に他の色について同様に行なうのがよい。
【０１４０】
尚、理解し易いように、各セレクタ４００の出力端４０４_nとその出力先を制御する制御端４０６_nとの配置態様を全て同じであるとして説明したが、このことは必須でない。どのような態様であっても、最初に出力先として指定される出力端４０４_sと最後に出力先として指定される出力端４０４_eとが先ずはセレクタ４００内で隣接していなければよい。更に好ましくは、隣接する他のセレクタ４００との関係においても、最初に出力先として指定される出力端４０４_sと最後に出力先として指定される出力端４０４_eとが隣接してなければよい。
【０１４１】
＜具体的な適用例＞
以下に、セレクタを介して映像信号を画素回路に供給する構成を採る場合においても表示むらを抑制する本実施形態の技術の具体的な適用例について説明する。
【実施例１】
【０１４２】
図１１は、実施例１を説明する図である。図１１（Ａ）は、実施例１のサンプリング順（セレクタタイミング）を示すタイミングチャートである。図１１（Ｂ）は、図１１（Ａ）に示した実施例１のサンプリング順における水平位置と輝度との関係の一例を示す図である。
【０１４３】
実施例１は、隣接する出力端４０４間でのサンプリングタイミングの差を２セレクト期間以下とする場合である。特に、外側の出力端４０４から内側の出力端４０４へと順に選択することで、出力端４０４_sと出力端４０４_eとが、セレクタ４００内においても又隣接するセレクタ４００間においても、隣接しないようにしている。因みに、ＭＯＳ型ＦＥＴを駆動トランジスタＴＲDや書込トランジスタＴＲWに使用した場合の書込み＆移動度補正期間は２〜５ナノ秒（ｎｓｅｃ）程度と狭パルスにすることができ、このような狭パルスは素子の遅延差を利用して作ることができる。又、１ｓｅｌ期間は例えば約２マイクロ秒（μｓｅｃ）とする。
【０１４４】
各セレクタ４００の出力端４０４_nとその出力先を制御する（つまり出力端４０４_nを選択する）制御端４０６_nとの配置態様は、全てのセレクタ４００（セレクタ４００_m-1、セレクタ４００_m、セレクタ４００_m+1）について同じである。映像信号Ｖsig_nの出力端４０４_nへのサンプリング順は、図１１（Ａ）に示すように、出力端４０４_1→出力端４０４_9→出力端４０４_2→出力端４０４_8→出力端４０４_3→出力端４０４_7→出力端４０４_4→出力端４０４_6→出力端４０４_5となっている。１入力−９出力型のセレクタ４００を使用しており、出力端４０４の総数が奇数の場合であるので、最も中間で出力先として指示される出力端４０４_5と隣接する出力端４０４_6と間でのサンプリングタイミングの差は１セレクト期間であり、出力端４０４_5を除く残りの出力端４０４については、隣接する出力端４０４間でのサンプリングタイミングの差が２セレクト期間となっている。
【０１４５】
実施例１によれば、隣接画素間でのサンプリングタイミングの差を２ｓｅｌ期間以内としているので、隣接する画素間の輝度が連続的に配置されるため、隣接画素間の輝度差は１ｓｅｌ又は２ｓｅｌ分に対応した値であり、第１比較例で問題となるセレクタ４００間と対応する部分に発生する筋状のノイズを抑制することができる。
【実施例２】
【０１４６】
図１２は、実施例２を説明する図である。図１２（Ａ）は、実施例２のサンプリング順（セレクタタイミング）を示すタイミングチャートである。図１２（Ｂ）は、図１２（Ａ）に示した実施例２のサンプリング順における水平位置と輝度との関係の第１例を示す図である。図１２（Ｃ）は、図１２（Ａ）に示した実施例２のサンプリング順における水平位置と輝度との関係の第２例を示す図である。
【０１４７】
理解し易いように、各セレクタ４００の出力端４０４_n及び色の配置順並びにその出力先を制御する（つまり出力端４０４_nを選択する）制御端４０６_nとの配置態様は、全てのセレクタ４００（セレクタ４００_m-1、セレクタ４００_m、セレクタ４００_m+1）について同じであるとする。
【０１４８】
実施例２は、カラー表示の場合における適用例である。隣接するカラーの１画素ごとに、輝度の差を抑えるようにしている。例えば、映像信号Ｖsig_nの出力端４０４_nへのサンプリング順は、図１２（Ａ）に示すように、出力端４０４_1（Ｒ画素）→出力端４０４_4（Ｒ画素）→出力端４０４_7（Ｒ画素）→出力端４０４_2（Ｇ画素）→出力端４０４_5（Ｇ画素）→出力端４０４_8（Ｇ画素）→出力端４０４_3（Ｂ画素）→出力端４０４_6（Ｂ画素）→出力端４０４_9（Ｂ画素）となっている。つまり、何れの色についても、ある色に着目したとき、その色と同じ色の出力端４００を、その配列順に従って順に選択している。１入力−９出力型のセレクタ４００を使用しており、又、カラーの１画素がＲ画素、Ｇ画素、及びＢ画素の３つのサブ画素で構成されており、同色画素に着目したとき、隣接画素のサンプリングタイミングの差はαセレクト期間となる。αは、カラー画素の色配列がβ個（この例ではＲ、Ｇ、Ｂの３つ）であるとしたとき、セレクタ４００の出力端４０４の総数Ｎをβで除した値（この例ではＮ／β＝３）である。同一のセレクタ４００内において、色別に着目したとき、Ｒ画素の出力端４０４が順に先ず選択され、その後にＧ画素の出力端４０４が順に選択され、最後にＢ画素の出力端４０４が順に選択されている。即ち、各セレクタ４００における選択動作は、色別に着目した場合に、同色の隣接する出力端４０４の選択タイミングの差は１セレクト期間である。
【０１４９】
実施例２によれば、色を無視したときには、最初に出力先として指示される出力端４０４_sと最後に出力先として指示される出力端４０４_eとがセレクタ４００間において隣接される。しかしながら、図１２（Ｂ）に示す第１例のように、カラーの１画素のそれぞれに着目した場合、セレクタ４００内においても、又、隣接するセレクタ４００間においても、隣接するカラー画素間の輝度差は１ｓｅｌ分又は２ｓｅｌ分に対応した値であり、比較例よりも小さくなる。又、図１２（Ｃ）に示す第２例のように、同色画素に着目したときには、隣接画素間の輝度差は１ｓｅｌ分に対応した値であり、各色がほぼ同輝度となっている。ＲＧＢ各単色ごとの輝度の差を抑えられている。隣接する各ＲＧＢ単色ごとの輝度の差を抑制でき（１ｓｅｌ分となる）、結果として、各画素の輝度差に起因する表示むらを解消することができる。
【０１５０】
理解し易いように、各セレクタ４００の出力端４０４_n及び色の配列順並びにその出力先を制御する制御端４０６_nとの配置態様を全て同じであるとして説明したが、このことは必須でない。どのような態様であっても、カラーの１画素のそれぞれに着目した場合に、セレクタ４００内においても、又、隣接するセレクタ４００間においても、隣接するカラー画素間の輝度差が２ｓｅｌ分以下とすればよいし、同色画素に着目したときには、隣接画素間の輝度差を１ｓｅｌ分に対応した値とすればよい。
【実施例３】
【０１５１】
図１３〜図１４は、実施例３を説明する図である。図１３は、実施例３のサンプリング順（セレクタタイミング）を示すタイミングチャートである。図１４（Ａ）は、実施例３における複数のセレクタ４００間における出力端の選択順（特に出力端４０４_sと出力端４０４_e）の関係を示す図である。図１４（Ｂ）は、図１３に示した実施例３のサンプリング順における水平位置と輝度との関係（モノクロ表示時）を示す図である。
【０１５２】
実施例３は、１つおきに順に選択する態様であって、最初に出力先として指定される出力端４０４_sを奇数行（或いは偶数行）の何れかとし、奇数行ごと（或いは偶数行ごと）に昇順（或いは降順）に先ず選択し、その後に偶数行ごと（或いは奇数行ごと）に昇順（或いは降順）に選択し、更に、残りの奇数行（或いは偶数行）について、昇順（或いは降順）に選択する態様である。
【０１５３】
図示した例は、最初に出力先として指定される出力端４０４_sを奇数行の何れかとし、先ず奇数行のみを昇順に選択し、出力端４０４_9に達したら、最初の偶数行（この例では出力端４０４_2）の選択に移り、更に偶数行のみを昇順に選択し、最後の出力端（この例では出力端４０４_8）に達したら、出力端４０４_1の選択に移り、更に残りの奇数行のみを昇順に選択する例である。図は、出力端４０４_sを真ん中の出力端４０４_5にする場合で示しており、映像信号Ｖsig_nの出力端４０４_nへのサンプリング順は、出力端４０４_5→出力端４０４_7→出力端４０４_9→出力端４０４_2→出力端４０４_4→出力端４０４_6→出力端４０４_8→出力端４０４_1→出力端４０４_3となる。
【０１５４】
このような実施例３のサンプリングタイミングによれば、隣接する出力端４０４（つまり映像信号線１０６HS）に関するサンプリングタイミングの差は、セレクタ４００内及びセレクタ４００間の何れにおいても、４ｓｅｌ分又は５ｓｅｌ分となり、各比較例のセレクタサンプリング順序よりも小さくなり、選択のタイミング差に起因する筋状のノイズを目立たなくすることができる。
【実施例４】
【０１５５】
図１５〜図１６は、実施例４を説明する図である。図１５は、実施例４のサンプリング順（セレクタタイミング）を示すタイミングチャートである。図１６（Ａ）は、実施例４における複数のセレクタ４００間における出力端の選択順（特に出力端４０４_sと出力端４０４_e）の関係を示す図である。図１６（Ｂ）は、図１５に示した実施例４のサンプリング順における水平位置と輝度との関係の第１例（カラー表示時における画素ごとに着目した例）を示す図である。図１６（Ｃ）は、図１５に示した実施例４のサンプリング順における水平位置と輝度との関係の第２例（カラー表示時における色ごとに着目した例）を示す図である。
【０１５６】
実施例４は、カラー表示への適用例である実施例２に対する変形例（改良）であって、ある色に着目したとき、その色と同じ色の出力端４００をその配列順に従って順に選択する場合においても、同一のセレクタ４００内及び隣接する他のセレクタ４００間の何れにおいても、最初に出力先として指示される出力端４０４_sと最後に出力先として指示される出力端４０４_eとが隣接しないようにする態様である。
【０１５７】
実施例２では、カラー画素を構成するＲ、Ｇ、Ｂの３つのサブ画素の配列順がＲ→Ｇ→Ｂである場合に、サブ画素の色の配列順に従って、且つ、出力端４００の配列順に従って順に、色別の選択を順に行なっていた。このため、同一のセレクタ４００内において、ある色に着目したとき、その色と同じ色の出力端４０４が順に先ず選択され、その後に他の色について同様に行なっているものの、セレクタ４００の境界では、最初に選択される色（この例ではＲ）と最後に選択される色（この例ではＢ）とが隣接してしまっていた。
【０１５８】
実施例４では、同一のセレクタ４００内において、ある色に着目したとき、その色と同じ色の出力端４０４が順に先ず選択され、その後に他の色について同様に行ないつつ、色別の選択順をサブ画素の色の配列順とは異なるようにすることにより、実施例２における前記の事象を解消する。例えば、映像信号Ｖsig_nの出力端４０４_nへのサンプリング順は、図１５に示すように、出力端４０４_1（Ｒ画素）→出力端４０４_4（Ｒ画素）→出力端４０４_7（Ｒ画素）→出力端４０４_3（Ｂ画素）→出力端４０４_6（Ｂ画素）→出力端４０４_9（Ｂ画素）→出力端４０４_2（Ｇ画素）→出力端４０４_5（Ｇ画素）→出力端４０４_8（Ｇ画素）となっている。１入力−９出力型のセレクタ４００を使用しており、又、カラーの１画素がＲ画素、Ｇ画素、及びＢ画素の３つのサブ画素で構成されており、同色画素に着目したとき、隣接画素のサンプリングタイミングの差は３セレクト期間となっている。同一のセレクタ４００内において、色別に着目したとき、Ｒ画素の出力端４０４が順に先ず選択され、その後にＢ画素の出力端４０４が順に選択され、最後にＧ画素の出力端４０４が順に選択されている。
【０１５９】
実施例４によれば、色を無視したときにも、最初に出力先として指示される出力端４０４_sと最後に出力先として指示される出力端４０４_eとは、セレクタ４００内及びセレクタ４００間の何れにおいても隣接しない。図１５（Ｂ）に示す第１例のように、カラーの１画素のそれぞれに着目した場合、セレクタ４００内及び隣接するセレクタ４００間の何れにおいても、隣接するカラー画素間の輝度差は１ｓｅｌ分又は２ｓｅｌ分に対応した値であり、比較例よりも小さくなる。又、図１５（Ｃ）に示す第２例のように、同色画素に着目したときには、隣接画素間の輝度差は１ｓｅｌ分に対応した値であり、各色がほぼ同輝度となっている。ＲＧＢ各単色ごとの輝度の差を抑えられている。隣接する各ＲＧＢ単色ごとの輝度の差を抑制できる（１ｓｅｌ分となる）し、セレクタ４００境界においても出力端４０４_sと出力端４０４_eとは隣接しないので、結果として、同色についてだけでなく色を無視した場合にも、各画素の輝度差に起因する表示むらを抑制することができる。
【実施例５】
【０１６０】
図１７〜図１８は、実施例５を説明する図である。図１７は、実施例５のサンプリング順（セレクタタイミング）を示すタイミングチャートである。図１８（Ａ）は、実施例５における複数のセレクタ４００間における出力端の選択順（特に出力端４０４_sと出力端４０４_e）の関係を示す図である。図１８（Ｂ）は、図１７に示した実施例５のサンプリング順における水平位置と輝度との関係の第１例（カラー表示時における画素ごとに着目した例）を示す図である。図１８（Ｃ）は、図１７に示した実施例５のサンプリング順における水平位置と輝度との関係の第２例（カラー表示時における色ごとに着目した例）を示す図である。
【０１６１】
実施例５は、カラー表示への適用例である実施例２に対する変形例（改良）であって、ある色に着目したとき、色別の選択順をサブ画素の色の配列順に従って順に選択する場合においても、同一のセレクタ４００内及び隣接する他のセレクタ４００間の何れにおいても、最初に出力先として指示される出力端４０４_sと最後に出力先として指示される出力端４０４_eとが隣接しないようにする態様である。
【０１６２】
実施例２では、カラー画素を構成するＲ、Ｇ、Ｂの３つのサブ画素の配列順がＲ→Ｇ→Ｂである場合に、サブ画素の色の配列順に従って、且つ、出力端４００の配列順に従って順に、色別の選択を順に行なっていた。このため、同一のセレクタ４００内において、ある色に着目したとき、その色と同じ色の出力端４０４が順に先ず選択され、その後に他の色について同様に行なっているものの、セレクタ４００の境界では、最初に選択される色（この例ではＲ）と最後に選択される色（この例ではＢ）とが隣接してしまっていた。この対策として、実施例４では、出力端４００の配列順に従いつつ、サブ画素の配列順に従わない選択を行なう例を説明した。
【０１６３】
実施例２や実施例４では、ある色に着目したとき、その色と同じ色の出力端４００を、その配列順に従って順に選択していたが、このことは必須でない。色の配列順としつつ、出力端４００の配列順に従わない選択も可能であり、実施例５ではこれを採用する。即ち、同一のセレクタ４００内において、ある色に着目したとき、色別の選択順をサブ画素の色の配列順に従って選択し、その色と同じ色の出力端４０４をその配列順には従わずに先ず選択し、更に、次の色色について同様に行なうことにより、実施例２における前記の事象を解消する。
【０１６４】
例えば、映像信号Ｖsig_nの出力端４０４_nへのサンプリング順は、図１７に示すように、出力端４０４_1（Ｒ画素）→出力端４０４_7（Ｒ画素）→出力端４０４_4（Ｒ画素）→出力端４０４_2（Ｇ画素）→出力端４０４_8（Ｇ画素）→出力端４０４_5（Ｇ画素）→出力端４０４_3（Ｂ画素）→出力端４０４_9（Ｂ画素）→出力端４０４_6（Ｂ画素）となっている。この場合、図１８に示すように、同色の隣接する出力端４００の選択タイミングの差は１セレクト期間とはならないケースがあるが、同一のセレクタ４００内においても、又、隣接する他のセレクタ４００との関係においても、最初に出力先として指示される出力端４０４_sと最後に出力先として指示される出力端４０４_eとが隣接しないようにすることができる。ＲＧＢ各単色ごとの輝度の差を抑えられている。隣接する各ＲＧＢ単色ごとの輝度の差を抑制できる（２ｓｅｌ分以下となる）し、セレクタ４００境界においても出力端４０４_sと出力端４０４_eとは隣接しないので、結果として、同色についてだけでなく色を無視した場合にも、各画素の輝度差に起因する表示むらを抑制することができる。
【実施例６】
【０１６５】
図１９は実施例６を説明する図である。実施例６は、前述の隣接する出力端４０４間でのサンプリングタイミングの差に起因する筋状の表示むらを抑制・解消する技術が適用さた表示装置を搭載した電子機器についての事例である。本実施形態の表示むら抑制処理は、ゲーム機、電子ブック、電子辞書、携帯電話機等の各種の電子機器に使用される電流駆動型の表示素子を具備した表示装置に適用することができる。
【０１６６】
例えば、図１９（Ａ）は、電子機器７００が、画像表示装置の一例である表示モジュール７０４を利用したテレビジョン受像機７０２の場合の外観例を示す斜視図である。テレビジョン受像機７０２は、台座７０６に支持されたフロントパネル７０３の正面に表示モジュール７０４を配置した構造となっており、表示面にはフィルターガラス７０５が設けられている。図１９（Ｂ）は、電子機器７００がデジタルカメラ７１２の場合の外観例を示す図である。デジタルカメラ７１２は、表示モジュール７１４、コントロールスイッチ７１６、シャッターボタン７１７、その他を含んでいる。図１９（Ｃ）は、電子機器７００がビデオカメラ７２２の場合の外観例を示す図である。ビデオカメラ７２２は、本体７２３の前方に被写体を撮像する撮像レンズ７２５が設けられ、更に、表示モジュール７２４や撮影のスタート／ストップスイッチ７２６等が配置されている。図１９（Ｄ）は、電子機器７００がコンピュータ７３２の場合の外観例を示す図である。コンピュータ７３２は、下型筐体７３３ａ、上側筐体７３３ｂ、表示モジュール７３４、Ｗｅｂカメラ７３５、キーボード７３６等を含んでいる。図１９（Ｅ）は、電子機器７００が携帯電話機７４２の場合の外観例を示す図である。携帯電話機７４２は、折り畳み式であり、上側筐体７４３ａ、下側筐体７４３ｂ、表示モジュール７４４ａ、サブディスプレイ７４４ｂ、カメラ７４５、連結部７４６（この例ではヒンジ部）、ピクチャーライト７４７等を含んでいる。
【０１６７】
ここで、表示モジュール７０４、表示モジュール７１４、表示モジュール７２４、表示モジュール７３４、表示モジュール７４４ａ、サブディスプレイ７４４ｂは、本実施形態による表示装置を用いることにより作製される。これにより、各電子機器７００は、駆動トランジスタの閾値電圧や移動度のばらつき（更には、ｋのばらつき）に起因する輝度ばらつきを補正することができるだけでなく、セレクタを介して映像信号を画素回路に供給する構成を採る場合に、隣接する出力端４０４間でのサンプリングタイミングの差に起因する筋状の表示むらを抑制・解消することができ、高画質の表示を行なうことができる。
【０１６８】
以上、本明細書で開示する技術について実施形態を用いて説明したが、請求項の記載内容の技術的範囲は前記実施形態に記載の範囲には限定されない。本明細書で開示する技術の要旨を逸脱しない範囲で前記実施形態に多様な変更または改良を加えることができ、そのような変更または改良を加えた形態も本明細書で開示する技術の技術的範囲に含まれる。前記の実施形態は、請求項に係る技術を限定するものではなく、実施形態の中で説明されている特徴の組合せの全てが、本明細書で開示する技術が対象とする課題の解決手段に必須であるとは限らない。前述した実施形態には種々の段階の技術が含まれており、開示される複数の構成要件における適宜の組合せにより種々の技術を抽出できる。実施形態に示される全構成要件から幾つかの構成要件が削除されても、本明細書で開示する技術が対象とする課題と対応した効果が得られる限りにおいて、この幾つかの構成要件が削除された構成も、本明細書で開示する技術として抽出され得る。
【０１６９】
例えば、トランジスタをｎチャネルとｐチャネルで入れ替え、それに合わせて、電源や信号の極性を逆転させる等した相補型の構成にできることは云うまでもない。
【０１７０】
前記実施形態の記載を踏まえれば、特許請求の範囲に記載の請求項に係る技術は一例であり、例えば、以下の技術が抽出される。以下列記する。
［付記１］
表示部と、
保持容量と、
映像信号と対応する駆動電圧を保持容量に書き込む書込トランジスタと、
保持容量に書き込まれた駆動電圧に基づいて表示部を駆動する駆動トランジスタ、
とを有する画素回路が所定の方向に配列されている画素部を備え、
画素部には、所定の方向に配列されている各書込トランジスタに映像信号を供給するための映像信号線が配されており、更に、
出力端に接続された映像信号線に映像信号を選択的に出力可能なＮ出力型（Ｎは２以上の正の整数）の選択部を複数備えており、
各選択部における選択動作は、
選択部ごとに、最初に出力先として指定される出力端と最後に出力先として指定される出力端とが隣接しておらず、且つ、
隣接する選択部との関係においても、最初に出力先として指定される出力端と最後に出力先として指定される出力端とが隣接していない表示装置。
［付記２］
出力端の選択間隔を１セレクト期間としたとき、隣接する出力端での選択タイミングの差は２セレクト期間以内である付記１に記載の表示装置。
［付記３］
外側の出力端から内側の出力端へと順に選択する付記１又は付記２に記載の表示装置。
［付記４］
各選択部の出力端と出力先を制御する制御端との配置態様は全て同じである付記１乃至付記３の何れか１項に記載の表示装置。
［付記５］
表示部と、
保持容量と、
映像信号と対応する駆動電圧を保持容量に書き込む書込トランジスタと、
保持容量に書き込まれた駆動電圧に基づいて表示部を駆動する駆動トランジスタ、
とを有する画素回路が所定の方向に配列されている画素部を備え、
画素部には、所定の方向に配列されている各書込トランジスタに映像信号を供給するための映像信号線が配されており、更に、
出力端に接続された映像信号線に映像信号を選択的に出力可能なＮ出力型（Ｎは２以上の正の整数）の選択部を複数備えており、
画素部は、色別の表示部が所定の配列順で配列されており、
各選択部における選択動作は、
ある色に着目したとき、その色と同じ色の出力端が所定の順に全て選択され、その後に他の色について同様に行なわれる表示装置。
［付記６］
各選択部における選択動作は、色別に着目した場合に、
出力端の選択間隔を１セレクト期間としたとき、同色の隣接する出力端の選択タイミングの差は１セレクト期間である付記５に記載の表示装置。
［付記７］
各選択部における選択動作は、色配列の各組に着目した場合に、
出力端の選択間隔を１セレクト期間としたとき、隣接する出力色での選択タイミングの差は２セレクト期間以内である付記５又は付記６に記載の表示装置。
［付記８］
色別に着目した場合に、色の配列順に従い、且つ、出力端の配列順に従い、選択が行なわれる付記５乃至付記７の何れか１項に記載の表示装置。
［付記９］
選択部ごとに、最初に出力先として指定される出力端と最後に出力先として指定される出力端とが隣接しておらず、且つ、
隣接する選択部との関係においても、最初に出力先として指定される出力端と最後に出力先として指定される出力端とが隣接していない付記５乃至付記７の何れか１項に記載の表示装置。
［付記１０］
色別に着目した場合に、色の配列順に従わずに選択が行なわれる付記９に記載の表示装置。
［付記１１］
色別に着目した場合に、出力端の配列順に従わずに選択が行なわれる付記９に記載の表示装置。
［付記１２］
各選択部の出力端と色の配列順と出力先を制御する制御端との配置態様は全て同じである付記５乃至付記１１の何れか１項に記載の表示装置。
［付記１３］
選択部は、制御端に供給される制御信号に基づき入力端に供給された映像信号を取り込んで映像信号線に出力するスイッチ回路、を映像信号線ごとに有する付記１乃至付記１２の何れか１項に記載の表示装置。
［付記１４］
スイッチ回路は、トランスファーゲート構造である付記１３に記載の表示装置。
［付記１５］
表示部は自発光型である付記１乃至付記１４の何れか１項に記載の表示装置。
［付記１６］
表示部は有機エレクトロルミネッセンス発光部を有する付記１５に記載の表示装置。
［付記１７］
表示部、保持容量、映像信号と対応する駆動電圧を保持容量に書き込む書込トランジスタ、及び、保持容量に書き込まれた駆動電圧に基づいて表示部を駆動する駆動トランジスタを具備した表示素子が配列された画素部と、
画素部に供給される映像信号を生成する信号生成部、
とを備え、
画素部には、所定の方向に配列されている各書込トランジスタに映像信号を供給するための映像信号線が配されており、更に、
出力端に接続された映像信号線に映像信号を選択的に出力可能なＮ出力型（Ｎは２以上の正の整数）の選択部を複数備えており、
各選択部における選択動作は、
選択部ごとに、最初に出力先として指定される出力端と最後に出力先として指定される出力端とが隣接しておらず、且つ、
隣接する選択部との関係においても、最初に出力先として指定される出力端と最後に出力先として指定される出力端とが隣接していない電子機器。
［付記１８］
表示部、保持容量、映像信号と対応する駆動電圧を保持容量に書き込む書込トランジスタ、及び、保持容量に書き込まれた駆動電圧に基づいて表示部を駆動する駆動トランジスタを具備した表示素子が配列された画素部と、
画素部に供給される映像信号を生成する信号生成部、
とを備え、
画素部には、所定の方向に配列されている各書込トランジスタに映像信号を供給するための映像信号線が配されており、更に、
出力端に接続された映像信号線に映像信号を選択的に出力可能なＮ出力型（Ｎは２以上の正の整数）の選択部を複数備えており、
画素部は、色別の表示部が所定の配列順で配列されており、
各選択部における選択動作は、
ある色に着目したとき、その色と同じ色の出力端が所定の順に全て選択され、その後に他の色について同様に行なわれる電子機器。
［付記１９］
表示部、保持容量、映像信号と対応する駆動電圧を保持容量に書き込む書込トランジスタ、及び、保持容量に書き込まれた駆動電圧に基づいて表示部を駆動する駆動トランジスタを具備した画素回路が配列された画素部の各画素回路を駆動する方法であって、
出力端に接続された映像信号線に映像信号を選択的に出力可能なＮ出力型（Ｎは２以上の正の整数）の選択部を複数使用し、
選択部ごとに、最初に出力先として指定される出力端と最後に出力先として指定される出力端とが隣接せず、且つ、
隣接する選択部との関係においても、最初に出力先として指定される出力端と最後に出力先として指定される出力端とが隣接しないように、
各選択部における選択動作を行なう表示装置の駆動方法。
［付記２０］
表示部、保持容量、映像信号と対応する駆動電圧を保持容量に書き込む書込トランジスタ、及び、保持容量に書き込まれた駆動電圧に基づいて表示部を駆動する駆動トランジスタを具備した画素回路が配列された画素部の各画素回路を駆動する方法であって、
画素部は、色別の表示部が所定の配列順で配列されており、
出力端に接続された映像信号線に映像信号を選択的に出力可能なＮ出力型（Ｎは２以上の正の整数）の選択部を複数使用し、
ある色に着目したとき、その色と同じ色の出力端が所定の順に全て選択され、その後に他の色について同様に行なわれるように、各選択部における選択動作を行なう表示装置の駆動方法。
【符号の説明】
【０１７１】
１…表示装置、１０…画素回路、１１…発光素子、１００…表示パネル部、１０１…基板、１０２…画素アレイ部、１０３…垂直駆動部、１０４…書込走査部、１０５…駆動走査部、１０６…水平駆動部、１２０…保持容量、１２１…駆動トランジスタ、１２５…サンプリングトランジスタ（書込トランジスタ）、１２７…有機ＥＬ素子、１３０…インタフェース部、２００…駆動信号生成部、２２０…映像信号処理部、４００…セレクタ、４１０…スイッチ回路、７００…電子機器
【図１】
2012255873.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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