(57)【要約】      （修正有）【課題】データ保持特性を向上させ且つ消去時間の短縮を図れるようにした。【解決手段】メモリユニットの一端にはビット線が接続され、メモリトランジスタの制御ゲートにはワード線が接続され、選択トランジスタのゲートには制御ゲート線が接続される。制御回路は、ビット線、ワード線及び制御ゲート線に所定の電圧を印加して、メモリトランジスタのデータを消去する消去動作、消去動作に付随してメモリトランジスタの消去閾値レベルを正の閾値に移動させる補正書き込み動作、及び補正書き込みの結果の閾値が所定値に達したか否かを判定する補正書き込みベリファイ動作を制御する。制御回路は、補正書き込みに際し、共通のビット線に接続された複数のメモリユニットに対して同時に補正書き込みを実行し、補正書き込みが実行された複数のメモリユニットに対して順次前記補正書き込みベリファイ動作を実行する。【選択図】図８
2012160234.tif 000002
【特許請求の範囲】
【請求項１】
電気的に書き換え可能な複数のメモリトランジスタを積層構造により直列接続してなる複数のメモリストリング及びその両端に接続された選択トランジスタを有するメモリユニットと、
前記メモリユニットの一端に接続されたビット線と、
前記メモリトランジスタの制御ゲートに接続されたワード線と、
前記選択トランジスタのゲートに接続された制御ゲート線と、
前記ビット線、ワード線及び制御ゲート線に所定の電圧を印加して、前記メモリトランジスタのデータを消去する消去動作、前記消去動作に付随して前記メモリトランジスタの消去閾値レベルを正の閾値に移動させる補正書き込み動作、及び補正書き込みの結果の閾値が所定値に達したか否かを判定する補正書き込みベリファイ動作を制御する制御回路と
を備え、
前記制御回路は、前記補正書き込みに際し、共通の前記ビット線に接続された複数の前記メモリユニットに対して同時に補正書き込みを実行し、補正書き込みが実行された複数のメモリユニットに対して順次前記補正書き込みベリファイ動作を実行する
ことを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記メモリストリングは、
基板に対して垂直方向に延びる柱状部を含み、前記メモリトランジスタのボディとして機能する半導体層と、
前記柱状部の側面を取り囲むように形成されて、電荷を蓄積可能に構成された電荷蓄積層と、
前記電荷蓄積層を介して前記柱状部の側面を取り囲むように形成され、前記メモリトランジスタのゲートとして機能する複数の導電層とを備えた
ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
前記制御回路は、前記補正書き込みベリファイ動作により前記閾値電圧分布が前記所定値に達したと判定されたメモリトランジスタに対して、前記補正書き込みを禁止する
ことを特徴とする請求項１又は２記載の不揮発性半導体記憶装置。
【請求項４】
前記制御回路は、複数のラッチ回路を備え、
複数の前記ラッチ回路は、各々、前記メモリトランジスタの閾値電圧分布が前記所定値に達したか否かを記憶する
ことを特徴とする請求項１〜３のいずれか１項記載の不揮発性半導体記憶装置。
【請求項５】
前記メモリトランジスタは、多値データを記憶可能に構成されている
ことを特徴とする請求項１〜４のいずれか１項記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本明細書に記載の実施形態は、電気的にデータの書き換えが可能な不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
近年、平面的な微細化工程が困難になりつつあるという現状を踏まえ、メモリトランジスタを３次元的に配置した積層型の半導体記憶装置が多数提案されている。これら半導体記憶装置は、基板に対して垂直方向に延びる柱状半導体層、及びこの柱状半導体層の側面を、絶縁膜及び電荷蓄積層を介して取り囲む複数の導電層を有する。柱状半導体層は、複数のメモリトランジスタのボディ（チャネル）として機能する。複数の導電層は、各々、メモリトランジスタの制御ゲートとして機能する。
【０００３】
しかしながら、上記の積層型の半導体記憶装置では、制御ゲートや選択ゲートを構成する導電層と絶縁層とを交互に積層した後、メモリホールを形成し、このホール内に、例えばＭＯＮＯＳ膜を形成するので、構造的に電荷蓄積層は、複数の導電層に対して共通に１つだけ設けられることになる。したがって、隣接するメモリトランジスタ間において電荷の移動が生じ易く、データが充分に保持されないという問題がある。このため、消去時のしきい値を調整することにより、データの保持特性を向上させることも考えられるが、この場合、消去動作に時間がかかるという問題がある。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００７−２６６１４３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明は、データ保持特性を向上させ且つ消去時間の短縮を図れるようにした不揮発性半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【０００６】
一態様に係る不揮発性半導体記憶装置は、電気的に書き換え可能な複数のメモリトランジスタを積層構造により直列接続してなる複数のメモリストリング及びその両端に接続された選択トランジスタを有するメモリユニットを有する。メモリユニットの一端にはビット線が接続され、メモリトランジスタの制御ゲートにはワード線が接続され、選択トランジスタのゲートには制御ゲート線が接続される。制御回路は、ビット線、ワード線及び制御ゲート線に所定の電圧を印加して、メモリトランジスタのデータを消去する消去動作、消去動作に付随してメモリトランジスタの消去閾値レベルを正の閾値に移動させる補正書き込み動作、及び補正書き込みの結果の閾値が所定値に達したか否かを判定する補正書き込みベリファイ動作を制御する。制御回路は、補正書き込みに際し、共通のビット線に接続された複数のメモリユニットに対して同時に補正書き込みを実行し、補正書き込みが実行された複数のメモリユニットに対して順次前記補正書き込みベリファイ動作を実行する。
【図面の簡単な説明】
【０００７】
【図１】第１実施形態に係る不揮発性半導体記憶装置のブロック図である。
【図２】第１実施形態に係るメモリセルアレイ１の回路図である。
【図３】第１実施形態に係るメモリセルアレイ１の斜視図である。
【図４】第１実施形態に係るメモリセルアレイ１の断面図である。
【図５】図４の拡大図である。
【図６】メモリトランジスタＭＴｒに記憶される２ビットの４値データ（データ“１１”、“１０”、“０１”、“００”）とメモリトランジスタＭＴｒの閾値電圧分布との関係を示す図である。
【図７】比較例に係る補正書込み動作の実行順番を示す図である。
【図８】第１実施形態に係る補正書込み動作の実行順番を示す図である
【図９】第１実施形態に係るセンスアンプ３の構成を示すブロック図である。
【図１０】第１実施形態に係るデータラッチ回路ＤＬ１〜ＤＬ３の一例を示す回路図である。
【発明を実施するための形態】
【０００８】
以下、図面を参照して、不揮発性半導体記憶装置の一実施形態について説明する。
【０００９】
［第１実施形態］
先ず、図１を参照して、第１実施形態に係る不揮発性半導体記憶装置の構成について説明する。第１実施形態に係る不揮発性半導体記憶装置は、図１に示すように、メモリセルアレイ１、及び制御回路１Ａを有する。
【００１０】
メモリセルアレイ１は、データを不揮発に電気的に記憶する複数のメモリトランジスタを３次元マトリクス状に配列して構成されたもので、その具体的な回路構成、及びその積層構造は後述する。
【００１１】
制御回路１Ａは、メモリセルアレイ１に対して印加する電圧を制御する。制御回路１Ａは、ロウデコーダ２、センスアンプ３、カラムデコーダ４、及び制御信号生成部５を備える。ロウデコーダ２は、図１に示すように、取り込まれたブロックアドレス信号等をデコードし、メモリセルアレイ１を制御する。また、ロウデコーダ２は、センスアンプ３から供給される信号に基づき、後述するワード線ＷＬ、ソース側選択ゲート線ＳＧＳ、及びドレイン側選択ゲート線ＳＧＤの電圧を制御する。
【００１２】
センスアンプ３は、メモリセルアレイ１からデータを読み出す。カラムデコーダ４は、カラムアドレス信号をデコードし、センスアンプ３を制御する。制御信号生成部５は、基準電圧を昇圧させて、書き込みや消去時に必要となる高電圧を生成し、さらに制御信号を生成し、ロウデコーダ２、センスアンプ３、及びカラムデコーダ４を制御する。
【００１３】
次に、図２を参照して、メモリセルアレイ１の回路構成について説明する。図２に示すように、メモリセルアレイ１は、ビット線ＢＬ１、ＢＬ２、…、ＢＬｎ（総称して「ＢＬ」）、ソース線ＳＬ、及びメモリユニットＭＵ（１，１）〜ＭＵ（ｎ，ｎ）（総称して「ＭＵ」）を有する。
【００１４】
ビット線ＢＬは、複数のセルユニットＭＵのドレイン側端部に接続されている。ビット線ＢＬは、ロウ方向に所定ピッチをもってカラム方向に延びるように形成されている。ソース線ＳＬは、複数のセルユニットＭＵのソースに共通に接続されている。
【００１５】
図２に示す例では、メモリユニットＭＵは、ｎ行、ｎ列に亘りマトリクス状に設けられている。メモリユニットＭＵは、メモリストリングＭＳ、ドレイン側選択トランジスタＳＤＴｒ、及びソース側選択トランジスタＳＳＴｒを有する。
【００１６】
メモリストリングＭＳは、直列接続された複数のメモリトランジスタＭＴｒ１〜ＭＴｒ４（図示の例では４つ。総称して「ＭＴｒ」）にて構成されている。メモリトランジスタＭＴｒ１〜ＭＴｒ４は、その電荷蓄積層に蓄積される電荷の量が変化することで、その閾値電圧が変化する。閾値電圧が変化することにより、メモリトランジスタＭＴｒ１〜ＭＴｒ４が保持するデータが書き替えられる。
【００１７】
ドレイン側選択トランジスタＳＤＴｒは、メモリストリングＭＳのドレイン（メモリトランジスタＭＴｒ４のドレイン）とビット線ＢＬの間に接続されている。ソース側選択トランジスタＳＳＴｒは、メモリストリングＭＳのソース（メモリトランジスタＭＴｒ１ソース）とソース先ＳＬとの間に接続されている。
【００１８】
各メモリトランジスタＭＴｒ１〜ＭＴｒ４のゲートは、ワード線ＷＬ１〜ＷＬ４（総称して「ＷＬ」）にそれぞれ接続されている。
【００１９】
ロウ方向に一列に配列されたメモリユニットＭＵ（１，１），ＭＵ（１，２），…，ＭＵ（１，ｎ）のドレイン側選択トランジスタＳＤＴｒのゲートは、ドレイン側選択ゲート線ＳＧＤ１に共通接続されている。同様に、メモリユニットＭＵ（２，ｉ），ＭＵ（３，ｉ），…，ＭＵ（ｎ，ｉ）のドレイン側選択トランジスタＳＤＴｒのゲートは、ドレイン側選択ゲート線ＳＧＤ２、ＳＧＤ３、…、ＳＧＤｎにそれぞれ共通接続されている。
【００２０】
また、ロウ方向に一列に配列されたメモリユニットＭＵ（１，１），ＭＵ（１，２），…，ＭＵ（１，ｎ）のソース側選択トランジスタＳＳＴｒのゲートは、ソース側選択ゲート線ＳＧＳ１に共通接続されている。同様に、メモリユニットＭＵ（２，ｉ），ＭＵ（３，ｉ），…，ＭＵ（ｎ，ｉ）のソース側選択トランジスタＳＳＴｒのゲートは、ソース側選択ゲート線ＳＧＳ２、ＳＧＳ３、…、ＳＧＳｎに共通接続されている。
【００２１】
上記のような不揮発性半導体記憶装置の回路構成は、例えば図３及び図４に示す積層構造により実現されている。なお、図４（ａ）は図３のロウ方向断面、図４（ｂ）は図３のカラム方向の断面をそれぞれ示している。この例では、メモリセルアレイ１は、半導体基板１０と、この半導体基板１０上に順次積層されたソース側選択トランジスタ層２０、メモリ層３０、ドレイン側選択トランジスタ層４０、及び配線層５０とを有する。
【００２２】
半導体基板１０は、その上面に拡散層１１を有し、拡散層１１と共にソース線ＳＬとして機能する。ソース側選択トランジスタ層２０は、ソース側選択トランジスタＳＳＴｒとして機能する。メモリ層３０は、メモリストリングＭＳ（メモリトランジスタＭＴｒ１〜ＭＴｒ４）として機能する。ドレイン側選択トランジスタ層４０は、ドレイン側選択トランジスタＳＤＴｒとして機能する。配線層５０は、ビット線ＢＬ、及びその他の各種配線として機能する。
【００２３】
ソース側選択トランジスタ層２０は、図３及び４に示すように、半導体基板１０上に積層された絶縁層に形成されている。このソース側選択トランジスタ２０は、絶縁層に埋め込まれた複数のソース側導電層２１を有する。ソース側導電層２１は、ポリシリコン（ｐｏｌｙ−Ｓｉ）にて形成され、カラム方向に所定ピッチをもって配列され、ロウ方向に延びるように形成されている。ソース側導電層２１は、ソース側選択トランジスタＳＳＴｒのゲート、及びソース側選択ゲート線ＳＧＳとして機能する。
【００２４】
また、ソース側選択トランジスタ層２０は、図４に示すように、絶縁層及びソース側導電層２１を積層方向に貫通するように形成された複数のソース側ホール２２を有する。ソース側ホール２２は、ロウ方向及びカラム方向に複数マトリクス状に形成されている。このソース側ホール２２の内部に酸化シリコン（ＳｉＯ２）からなるソース側ゲート絶縁層２３を介してポリシリコン（ｐｏｌｙ−Ｓｉ）からなるソース側柱状半導体層２４を埋め込むことにより、ソース側選択トランジスタＳＳＴｒが形成されている。ソース側柱状半導体層２４は、ソース側選択トランジスタＳＳＴｒのボディ（チャネル）として機能する。
【００２５】
メモリ層３０は、ソース側選択トランジスタ層２０上に絶縁層を介して順次積層されたワード線導電層３１ａ〜３１ｄを有する。ワード線導電層３１ａ〜３１ｄは、各々、メモリトランジスタＭＴｒ１〜ＭＴｒ４のゲート、及びワード線ＷＬ１〜ＷＬ４として機能し、例えばポリシリコン（ｐｏｌｙ−Ｓｉ）により、ロウ方向及びカラム方向に２次元的に（板状に）広がるように形成されている。これらの絶縁層を介して積層されたワード線導電層３１ａ〜３１ｄを積層方向に貫通するように、ソース側選択トランジスタＳＳＴｒに対応した位置に、複数のメモリホール３２が形成され、このメモリホール３２の内部にメモリゲート絶縁層３３を介してメモリ柱状半導体層３４が埋め込まれることにより、メモリトランジスタＭＴｒ１〜ＭＴｒ４が形成されている。メモリ柱状半導体層３４は、例えばポリシリコン（ｐｏｌｙ−Ｓｉ）にて形成され、メモリトランジスタＭＴｒ１〜ＭＴｒ４のボディ（チャネル）として機能する。
【００２６】
メモリゲート絶縁層３３は、例えばＭＯＮＯＳ膜により形成される。図５は、図４の拡大図である。メモリゲート絶縁層３３は、メモリホール３２の側面側からメモリ柱状半導体層３４側へとそれぞれ所定の厚みをもって形成されたブロック絶縁層３３ａ、電荷蓄積層３３ｂ、及びトンネル絶縁層３３ｃを有する。ブロック絶縁層３３ａ、及びトンネル絶縁層３３ｃは、酸化シリコン（ＳｉＯ２）にて構成され、電荷蓄積層３３ｂは、窒化シリコン（ＳｉＮ）にて構成されている。
【００２７】
ドレイン側選択トランジスタ層４０は、複数のドレイン側導電層４１を有する。ドレイン側導電層４１は、例えば、ポリシリコン（ｐｏｌｙ−Ｓｉ）にて構成され、ドレイン側選択トランジスタＳＤＴｒのゲート、及びドレイン側選択ゲート線ＳＧＤとして機能する。
【００２８】
ドレイン側導電層４１は、メモリ柱状半導体層３４の直上に、カラム方向に所定ピッチをもって配置され、ロウ方向に延びるように形成されているまた、ドレイン側選択トランジスタ層４０は、ドレイン側導電層４１を貫通するように形成されたドレイン側ホール４２を有する。ドレイン側ホール４２は、メモリホール３２に整合する位置に形成されている。このドレイン側ホール３２の内部に酸化シリコン（ＳｉＯ２）からなるドレイン側ゲート絶縁層４３を介してポリシリコン（ｐｏｌｙ−Ｓｉ）からなるドレイン側柱状半導体層４４を埋め込むことにより、ドレイン側選択トランジスタＳＤＴｒが形成されている。ドレイン側柱状半導体層４４は、ドレイン側選択トランジスタＳＤＴｒのボディ（チャネル）として機能する。
【００２９】
配線層５０は、ビット線ＢＬとして機能するビット線層５１を有する。ビット線層５１は、例えばタングステン等の金属にて構成され、ドレイン側柱状半導体層４４の上面に接するように、ロウ方向に所定ピッチをもって配置され、カラム方向に延びるように形成されている。
【００３０】
次に、図６を参照して、不揮発性半導体記憶装置に記憶されるデータの概略を説明する。２ビット／セルを例にとると、メモリトランジスタＭＴｒの閾値電圧は、４通りの分布を持ち得るように構成されている。図６は、メモリトランジスタＭＴｒに記憶される２ビットの４値データ（データ“１１”、“１０”、“０１”、“００”）とメモリトランジスタＭＴｒの閾値電圧分布との関係を示している。ここで、“１１”は消去状態（Ｅ，ＥＯ）、“１０”、“０１”、“００”は、それぞれデータＡ，Ｂ，Ｃの書き込み状態を示している。
【００３１】
一般的な２次元配置による多値ＮＡＮＤフラッシュメモリの場合、比較例に示すように、消去状態（データ“１１”）を示す閾値電圧分布ＥＯの上限値は負の値に設定される。すなわち、閾値電圧分布ＥＯは電荷蓄積層に蓄積されたホール（正の電荷をもつキャリア）により設定される。しかし、本実施形態のように、図４に示す積層構造を持つメモリセルアレイ１の場合、隣接するメモリトランジスタＭＴｒで、電荷蓄積層が連続しており、時間の経過と共に、隣接するメモリトランジスタＭＴｒ間でキャリアの移動が起こり易い。したがって、図４に示す積層構造を持つメモリセルアレイ１において、上記比較例のような閾値電圧分布ＥＯを消去状態（データ“１１”）として採用すると、隣接するメモリトランジスタＭＴｒにおいて一方がホールを蓄積した消去状態となり、他方が電子を蓄積した書込み状態となると、隣接するメモリトランジスタＭＴｒ間においてキャリア（電子、ホール）が再結合し、時間経過と共にメモリトランジスタＭＴｒのデータが消失するおそれがある。
【００３２】
そこで、上記のような比較例に係る問題を解消するため、第１実施形態において、消去状態（“１１”）を示す閾値電圧分布Ｅの下限値を正の値に設定する。すなわち、閾値電圧分布Ｅは電荷蓄積層に蓄積された電子により設定する。これにより、第１実施形態は、図４に示す積層構造を持つメモリセルアレイ１においても、隣接するメモリトランジスタＭＴｒ間でキャリアの再結合が生じず、データの消失を抑制することができる。しかし、この場合、電荷蓄積層にホールが無い状態とするように、閾値電圧分布Ｅの分布幅は、閾値電圧分布ＥＯの分布幅よりも厳しく管理する必要がある。
【００３３】
上記のような閾値電圧分布Ｅを設定するため、第１実施形態の消去動作においては、消去動作により閾値電圧分布ＥＯとする制御の後、負の閾値電圧分布ＥＯを正の閾値電圧分布Ｅにシフト（補正）させる補正書込み動作が実行される。この補正書込み動作は、消去動作に付随して一括で行っても良いし、データ書き込み時に、書き込むワード線ＷＬｎの隣接ワード線ＷＬｎ−１，ＷＬｎ＋１に対して行うようにしても良い。補正書込み動作は、補正パルス印加動作、及び補正ベリファイ動作を含む。以下、消去動作及びその後の補正書き込み動作について説明する。
【００３４】
［消去動作］
まず、閾値電圧分布をＥＯとする消去動作を実行する。消去は、消去対象ブロックの全メモリトランジスタＭＴｒに対して一括で行われる。ビット線ＢＬ及びソース線ＳＬをＶＤＤに設定し、ドレイン側選択ゲート線ＳＧＤ及びソース側選択ゲート線ＳＧＳに電圧ＶＤＤを印加して選択トランジスタＳＤＴｒ，ＳＳＴｒをオン状態にする。そして、ワード線ＷＬ１〜ＷＬ４に０Ｖを印加する。
これにより、電荷蓄積層３３ｂに蓄積された電子が半導体のボディに移動し、代わりに電荷蓄積層３３ｂにはホールが蓄積されて、図６に示す負の閾値電圧分布ＥＯとなる。
【００３５】
［補正書き込み及びベリファイ動作］（比較例）
まず、本実施形態に係る補正書き込み及びベリファイ動作を説明するのに先立ち、比較例の補正書き込み及びベリファイ動作について説明する。
補正書き込みでは、負の閾値電圧分布ＥＯを正の閾値電圧分布ＥとするためにメモリトランジスタＭＴｒに書き込み電圧ＶｐｒｇｍＷ１，ＶｐｒｇｍＷ２，…を印加する。比較例では、図２における、同一の選択ゲート線ＳＧＤ，ＳＧＳに接続されている複数のメモリユニットＭＵ（ｋ，１），ＭＵ（ｋ，２），…，ＭＵ（ｋ，ｎ）（ｋは１，２，…，ｎのいずれか）に対して補正書き込みが同時に実行される。
【００３６】
図７のａは、図２の同一のビット線ＢＬ１ら接続されたメモリユニットＭＵ（１，１）〜ＭＵ（ｎ，１）を抜き出して記載したものである。いま、補正書き込みは、メモリユニットＭＵ（１，１）のメモリトランジスタＭＴｒ１→ＭＴｒ２→ＭＴｒ３→ＭＴＲ４→メモリユニットＭＵ（２，１）のメモリトランジスタＭＴｒ１→ＭＴｒ２…の順番で補正書き込みがなされるものとする。なお、メモリユニットＭＵ（１，１）のメモリトランジスタＭＴｒ１の補正書き込みは、これと同時にメモリユニットＭＵ（１，２），…，ＭＵ（１，ｎ）のメモリトランジスタＭＴｒ１の補正書き込みも実行されることに留意する必要がある。
【００３７】
補正書き込みでは、ビット線ＢＬを０Ｖにし、ドレイン側選択ゲート線ＳＧＤ１に電圧ＶＤＤを印加してドレイン側選択トランジスタＳＤＴｒをオン状態にすると共に、その他のドレイン側選択ゲート線ＳＧＤ２〜ＳＧＤｎに０Ｖを印加してドレイン側選択トランジスタＳＤＴｒをオフ状態にする。更に、ソース側選択ゲート線ＳＧＳに０Ｖを印加してソース側選択トランジスタＳＳＴｒをオフ状態にする。そして、選択ワード線ＷＬ１に、図７のｂに示すように、時刻ｔ１１で書き込み電圧ＶｐｇｍＥ１を印加すると共に、非選択ワード線ＷＬ２〜ＷＬ４に書き込みパス電圧Ｖｐａｓｓを印加する。これにより、メモリユニットＭＵ（１，１）のメモリトランジスタＭＴｒ１の閾値電圧分布が正の方に移動する。
【００３８】
次に書き込みベリファイを行う。書き込みベリファイでは、選択ゲート線ＳＧＤ１，ＳＧＳ１に電圧ＶＤＤを印加して選択トランジスタＳＤＴｒ，ＳＳＴｒをオン状態にし、その他の選択トランジスタＳＤＴｒ，ＳＳＴｒをオフ状態として、メモリユニットＭＵ（１，１）のみのセンスを可能にする。その状態で、時刻ｔ１２に選択ワード線ＷＬ１に書き込みベリファイ電圧ＶｅｒｙＥを印加すると共に、非選択ワード線ＷＬ２〜ＷＬ４に読み出しパス電圧Ｖｒｅａｄを印加する。これにより、センスアンプのセンスノードに蓄積された電荷が放電されたらフェイル、放電されなかったらパスとする。
【００３９】
書き込みベリファイ読み出しの結果、フェイルとなったら、次にステップアップさせた書き込み電圧ＶｐｇｍＥ２を選択ワード線ＷＬ１に印加して補正書き込み動作を続行する。書き込みベリファイ読み出しの結果、パスとなったら、ビット線ＢＬ１をＶＤＤレベルにして、以後の書き込みを禁止する。全てのビット線ＢＬ１〜ＢＬｎに接続された補正書き込みの対象であるメモリトランジスタＭＴｒ１がパス状態となったら、次のメモリトランジスタＭＴｒ２の補正書き込みを実行する。
【００４０】
［補正書き込み及びベリファイ動作］（第１実施形態）
以上の補正書き込みとベリファイ動作は、各ビット線ＢＬに接続された１つのメモリユニットＭＵに対してのみ補正書き込みを行う方式であるため、補正書き込みに時間がかかり、消去動作が長くなってしまうと言う問題がある。
そこで、本実施形態では、複数のメモリユニットＭＵに対する同時補正書き込みを行うことにより、消去動作の時間を削減する。
【００４１】
図８は、本実施形態の補正書き込みを説明するため、図７と対応させた図である。
この実施形態では、１つのビット線ＢＬに接続された複数のメモリユニットＭＵ、この例では、３つのメモリユニットＭＵ（１，１）〜ＭＵ（３，１）に対して同時に補正書き込み動作を実行する。
まず、補正書き込みでは、ビット線ＢＬを０Ｖにし、ドレイン側選択ゲート線ＳＧＤ１〜ＳＧＤ３に電圧ＶＤＤを印加してメモリユニットＭＵ（１，１）〜ＭＵ（３，１）のドレイン側選択トランジスタＳＤＴｒをオン状態にする。同時に、その他のドレイン側選択ゲート線ＳＧＤ４〜ＳＧＤｎに０Ｖを印加してドレイン側選択トランジスタＳＤＴｒをオフ状態にする。更に、ソース側選択ゲート線ＳＧＳに０Ｖを印加してソース側選択トランジスタＳＳＴｒをオフ状態にする。そして、選択ワード線ＷＬ１に、図８のｂに示すように、時刻ｔ２１で書き込み電圧ＶｐｇｍＥ１を印加すると共に、非選択ワード線ＷＬ２〜ＷＬ４に書き込みパス電圧Ｖｐａｓｓを印加する。これにより、メモリユニットＭＵ（１，１）〜ＭＵ（３，１）のメモリトランジスタＭＴｒ１の閾値電圧分布が正の方に移動する。
【００４２】
一方、メモリユニットＭＵ（４，１）〜ＭＵ（ｎ，１）内のメモリトランジスタＭＴｒ１はソース側選択トランジスタＳＳＴｒ及びドレイン側選択トランジスタＳＤＴｒがオフ状態であることによりフローティングとされている。したがって、ワード線ＷＬ１に書込みパルス電圧ＶｐｇｍＥ１が印加されても、メモリユニットＭＵ（４，１）〜ＭＵ（ｎ，１）内のメモリトランジスタＭＴｒ１のボディ（チャネル）はカップリングにより上昇することとなる。よって、メモリユニットＭＵ（４、１）〜ＭＵ（ｎ、１）内のメモリトランジスタＭＴｒ１の電荷蓄積層には高電圧がかからず、電子が注入されない。
【００４３】
次に書き込みベリファイを行う。書き込みベリファイは、メモリユニットＭＵ（１，１）、ＭＵ（２，１）、ＭＵ（３，１）の順に行う。パス／フェイルの結果は、後述するセンスアンプのラッチ回路に順次保持される。
まず、選択ゲート線ＳＧＤ１，ＳＧＳ１に電圧ＶＤＤを印加して選択トランジスタＳＤＴｒ，ＳＳＴｒをオン状態にし、その他の選択トランジスタＳＤＴｒ，ＳＳＴｒをオフ状態として、メモリユニットＭＵ（１，１）のみのセンスを実行する。その状態で、時刻ｔ２２に選択ワード線ＷＬ１に書き込みベリファイ電圧ＶｅｒｙＥを印加すると共に、非選択ワード線ＷＬ２〜ＷＬ４に読み出しパス電圧Ｖｒｅａｄを印加して、センスアンプのセンスノードの電位でパス／フェイルを判定する。
【００４４】
メモリユニットＭＵ（２，１），ＭＵ（３，１）についても同様の書き込みベリファイを行う。書き込みベリファイ読み出しの結果、フェイルとなったら、次にステップアップさせた書き込み電圧ＶｐｇｍＥ２を選択ワード線ＷＬ１に印加して補正書き込み動作を続行する。書き込みベリファイ読み出しの結果、パスとなったメモリユニットがあったら、以後、そのメモリユニットＭＵの書き込みを禁止する。
【００４５】
全てのビット線ＢＬ１〜ＢＬｎに接続された補正書き込みの対象であるメモリトランジスタＭＴｒ１がパス状態となったら、次のメモリトランジスタＭＴｒ２の補正書き込みを実行する。
【００４６】
次に、図９を参照して、本実施形態のおける補正書込み動作を実行可能とするセンスアンプ３の構成について説明する。２ビット／セルのメモリの場合、図９に示すように、センスアンプ３には、複数のセンスアンプ部ＳＡと共に、閾値レベルの演算を行うために、３つのデータラッチ回路ＤＬ１〜ＤＬ３と演算回路ＡＣとを有している。閾値レベルの演算は、データの書き込み及び読み出しの際に使用されるので、既知の閾値レベルである消去レベルＥを書き込む際には、３つのデータラッチ回路ＤＬ１〜ＤＬ３は不要となる。
そこで、本実施形態では、この３つのデータラッチ回路ＤＬ１〜ＤＬ３を用いて３つのメモリユニットＭＵの補正書き込みベリファイ結果を保持する。
【００４７】
このデータラッチ回路ＤＬ１〜ＤＬ３は、例えば図１０に示すよう、各々、ＳＲラッチＳＲＬ、スイッチＳＷ１を有する。スイッチＳＷ１は、演算回路ＡＣとＳＲラッチＳＲＬとの間に設けられ、ベリファイ動作の判定結果を記憶する際に導通状態とされる。また、データラッチＤＬ１は、更にスイッチＳＷ２を有する。スイッチＳＷ２は、外部入力端子とＳＲラッチＳＲＬとの間に設けられている。
【００４８】
［第２実施形態］
上記第１実施形態のＩ状のメモリ柱状半導体層を備えた不揮発性半導体記憶装置に本発明を適用したが、Ｕ字状のメモリ半導体層を備えた不揮発性半導体記憶装置にも適用可能である。
【００４９】
［その他実施形態］
以上、実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００５０】
１０…半導体基板、  ２０…ソース側選択トランジスタ層、  ３０…メモリ層、  ４０…ドレイン側選択トランジスタ層、  ５０…配線層、  ＭＵ…メモリユニット、  ＭＳ…メモリストリング、  ＭＴｒ１〜ＭＴｒ４…メモリトランジスタ、  ＳＳＴｒ…ソース側選択トランジスタ、  ＳＤＴｒ…ドレイン側選択トランジスタ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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