(57)【要約】【課題】小面積で、かつ、正電流と負電流とのマッチングの取れた精度のよいＤ／Ａ変換回路を提供する。【解決手段】バイアス回路によってバイアス電圧が与えられる第１導電型電流源トランジスタと、第２導電型電流源トランジスタと、を含み、制御信号の論理に応じて電流出力端子に正電流を流すか、負電流を流すか、電流を流さないかのいずれかの状態に設定される電流セルと、第２導電型電流源トランジスタにバイアス制御電圧を与えるバイアス電圧制御回路と、を含み、電流セルは、電流出力端子に電流を流さないときに、電流出力端子をバイパスして第１導電型電流源トランジスタと第２導電型電流源トランジスタとの間に電流を流すバイパス回路が設けられ、バイアス電圧制御回路は、バイパス回路の中間ノードの電圧が一定電圧となるようにバイアス制御電圧を制御する。【選択図】図１
2012114787.tif 000002
【特許請求の範囲】
【請求項１】
バイアス回路によってバイアス電圧が与えられる第１導電型電流源トランジスタと、前記第１導電型とは逆導電型の第２導電型電流源トランジスタと、を含み、制御信号の論理に応じて電流出力端子に正電流を流すか、負電流を流すか、電流を流さないかのいずれかの状態に設定される電流セルと、
前記第２導電型電流源トランジスタにバイアス制御電圧を与えるバイアス電圧制御回路と、
を含み、
前記電流セルは、前記電流出力端子に電流を流さないときに、前記電流出力端子をバイパスして前記第１導電型電流源トランジスタと前記第２導電型電流源トランジスタとの間に電流を流すバイパス回路が設けられ、
前記バイアス電圧制御回路は、前記バイパス回路の中間ノードの電圧が一定電圧となるように前記バイアス制御電圧を制御することを特徴とするＤ／Ａ変換回路。
【請求項２】
前記第１導電型電流源トランジスタが、ソースが第１の電源に、ゲートが前記バイアス回路に接続され、
前記第２導電型電流源トランジスタが、ソースが第２の電源に、ゲートが前記バイアス電圧制御回路に接続され、
ソースが前記第１導電型電流源トランジスタのドレインに、ドレインが前記電流出力端子に、ゲートが第１スイッチ制御信号に接続された第１導電型スイッチトランジスタと、
ソースが前記第２導電型電流源トランジスタのドレインに、ドレインが前記電流出力端子に、ゲートが第２スイッチ制御信号に接続された第２導電型スイッチトランジスタと、
をさらに含み、
前記バイパス回路が、
ソースが前記第１導電型電流源トランジスタのドレインに、ドレインが前記中間ノードに、ゲートが第３スイッチ制御信号に接続された第１導電型バイパススイッチトランジスタと、
ソースが前記第２導電型電流源トランジスタのドレインに、ドレインが前記中間ノードに、ゲートが第４スイッチ制御信号に接続された第２導電型バイパススイッチトランジスタと、
を含む電流セルであることを特徴とする請求項１に記載のＤ／Ａ変換回路。
【請求項３】
前記第１導電型バイパススイッチトランジスタが前記第１導電型スイッチトランジスタのトランジスタサイズと実質的に等しいトランジスタサイズを備え、
前記第２導電型バイパススイッチトランジスタが前記第２導電型スイッチトランジスタのトランジスタサイズと実質的に等しいトランジスタサイズを備えていることを特徴とする請求項２記載のＤ／Ａ変換回路。
【請求項４】
前記バイアス電圧制御回路は、
一対の差動入力端子の一方が前記中間ノードに接続され、前記一対の差動入力端子の他方が基準電源に接続された演算増幅回路と、
前記バイアス制御電圧を出力するバイアス電圧出力端子と、前記演算増幅回路の出力端子と、の間に接続されたスイッチと、
前記バイアス電圧出力端子と接地との間に接続された容量と、
を備え、
前記スイッチは、前記バイパス回路に電流を流すときに導通して前記演算増幅回路の出力端子を前記バイアス電圧出力端子に接続し、前記バイパス回路に電流を流さないときに非導通となり前記演算増幅回路の出力端子と前記バイアス電圧出力端子との接続を切り離すことを特徴とする請求項１乃至３いずれか１項記載のＤ／Ａ変換回路。
【請求項５】
前記バイアス電圧制御回路は、
一対の差動入力端子の一方が前記中間ノードに接続され、前記一対の差動入力端子の他方が基準電源に接続された演算増幅回路と、
前記バイアス制御電圧を出力するバイアス電圧出力端子と、前記演算増幅回路の出力端子と、の間に接続されたスイッチと、
前記バイアス電圧出力端子と接地との間に接続された容量と、
を備え、
前記第１乃至第４スイッチ制御信号を前記制御信号として出力すると共に、前記スイッチの導通／非導通を制御する制御回路であって、
前記第１導電型スイッチトランジスタ又は前記第２導電型スイッチトランジスタのいずれかを導通状態に制御するときに、前記第１導電型バイパススイッチトランジスタと、前記第２導電型バイパススイッチトランジスタと、前記スイッチと、をいずれも非導通に制御し、
前記第１導電型スイッチトランジスタ及び前記第２導電型スイッチトランジスタをいずれも非導通状態に制御するときに、前記第１導電型バイパススイッチトランジスタと前記第２導電型バイパススイッチトランジスタと前記スイッチとをいずれも導通状態に制御する制御回路を、
さらに備えることを特徴とする請求項２又は３記載のＤ／Ａ変換回路。
【請求項６】
前記第１導電型電流源トランジスタ、前記第１導電型スイッチトランジスタ、前記第１導電型バイパススイッチトランジスタがそれぞれＰＭＯＳトランジスタであって、かつ、
前記第２導電型電流源トランジスタ、前記第２導電型スイッチトランジスタ、前記第２導電型バイパススイッチトランジスタがそれぞれＮＭＯＳトランジスタであることを特徴とする請求項２、３、５いずれか１項記載のＤ／Ａ変換回路。
【請求項７】
前記第１導電型電流源トランジスタ、前記第１導電型スイッチトランジスタ、前記第１導電型バイパススイッチトランジスタがそれぞれＮＭＯＳトランジスタであって、かつ、
前記第２導電型電流源トランジスタ、前記第２導電型スイッチトランジスタ、前記第２導電型バイパススイッチトランジスタがそれぞれＰＭＯＳトランジスタであることを特徴とする請求項２、３、５いずれか１項記載のＤ／Ａ変換回路。
【請求項８】
前記電流出力端子に接続された電流電圧変換回路をさらに含むことを特徴とする請求項１乃至７いずれか１項記載のＤ／Ａ変換回路。
【請求項９】
前記電流電圧変換回路が演算増幅回路を用いた連続時間フィルタであることを特徴とする請求項８記載のＤ／Ａ変換回路。
【請求項１０】
前記電流電圧変換回路は、
反転入力端子が前記電流出力端子に接続され、非反転入力端子が基準電源に接続された演算増幅回路と、
前記演算増幅回路の出力端子と、前記反転入力端子と、の間に並列に接続された抵抗と、容量と、
を含むことを特徴とする請求項８又は９記載のＤ／Ａ変換回路。
【請求項１１】
前記電流セルを複数備え、前記複数の電流セルは、それぞれ、前記バイアス回路、前記電流出力端子、前記バイアス電圧制御回路に共通に接続され、入力されるデジタル信号の値に基づいて前記複数の電流セル毎に接続される前記制御信号により前記複数の電流セル毎に前記電流出力端子に前記正電流を流すか、前記負電流を流すか、前記電流を流さないか制御可能に構成され、
前記複数の電流セルがいずれも前記電流出力端子に電流を流さないときに、前記複数の電流セルは、それぞれ対応する前記バイパス回路に電流を流して前記バイアス電圧制御回路により前記バイアス制御電圧を制御することを特徴とする請求項１乃至１０いずれか１項記載のＤ／Ａ変換回路。
【請求項１２】
請求項１乃至１１いずれか１項記載のＤ／Ａ変換回路が半導体基板の上に形成されていることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、Ｄ／Ａ変換回路に関する。特に、電流セルを用いた連続時間型のΔΣ型Ｄ／Ａ変換回路に関する。
【背景技術】
【０００２】
デジタル信号をアナログ信号に変換する回路であるＤ／Ａ変換回路は、用途に応じて様々なタイプの回路が開発されて来ている。音声等比較的低周波な帯域で高精度なＤ／Ａ変換が必要な用途には、ΔΣ型のＤ／Ａ変換回路が用いられることが多い。中でも、最近、高速かつ高精度なＤ／Ａ変換が実現可能な回路方式として、連続時間型のΔΣ型Ｄ／Ａ変換回路が注目を浴びている。
【０００３】
従来、ΔΣ型Ｄ／Ａ変換回路のフィルタには、スイッチトキャパシタフィルタが主に用いられてきた。これはスイッチトキャパシタフィルタが連続時間フィルタに比べ精度と線形性の点で優れているためである。しかしスイッチトキャパシタフィルタで高精度を狙うためには、スイッチの熱雑音によって生じるノイズであるｋＴ／Ｃノイズを小さくする必要があり、容量サイズ、駆動アンプ等の面積を増大させる必要がある。一方、連続時間フィルタを用いると、ｋＴ／Ｃノイズが発生しないため、スイッチトキャパシタフィルタを用いる場合よりもサイズを小さく出来ると考えられる。
【０００４】
連続時間フィルタを用いた場合は素子ばらつきが問題となるため、ばらつきを修正するための補正技術の開発が現在さかんである。
【０００５】
ここで、電流セルを用いた従来の連続時間型のΔΣ型Ｄ／Ａ変換回路について説明する。このＤ／Ａ変換回路は、デジタル入力信号をΔΣ変換した後のＰＤＭ(Pulse Density Modulation：パルス密度変調)コード、またはＰＤＭコードをさらにデコードしたデジタル信号を、電流セルを用いてアナログ信号に変換するものである。
【０００６】
図１１（ａ）に従来の連続時間型のΔΣ型Ｄ／Ａ変換回路の回路ブロック図を示す。図１１（ａ）のＤ／Ａ変換回路２００は、制御信号ＣＮＴ１、ＣＮＴ２の論理に応じて正電流ＩＰ又は、負電流ＩＮを出力する電流セル２１０と、電流セル２１０が出力する電流ＩＰ、ＩＮを積分すると共に、電流を電圧に変換する電流電圧変換回路４０を備えている。この電流電圧変換回路４０は、連続時間フィルタとしてのフィルタ機能も備えている。
【０００７】
電流セル２１０は、正の定電流源となるＰ型ＭＯＳトランジスタである正電流源トランジスタＭＰ１を備えており、そのソースは正電圧電源ＶＤＤに、ゲートは、バイアス回路１（２０）に接続されている。正電流源トランジスタＭＰ１のドレインは、Ｐ型ＭＯＳトランジスタである正電流源スイッチトランジスタＭＰ２のソースに接続されており、正電流源スイッチトランジスタＭＰ２のドレインは、電流セル２１０の電流出力端子となるノードＶＸに接続され、ゲートは、正電流源スイッチトランジスタＭＰ２自体のスイッチングを制御する信号であるスイッチ制御信号ＣＮＴ１が接続されている。
【０００８】
また、電流セル２１０は、負の定電流源となるＮ型ＭＯＳトランジスタである負電流源トランジスタＭＮ１を備えており、そのソースは負電圧電源ＶＳＳに、ゲートは、バイアス回路２（２３０）に接続されている。負電流源トランジスタＭＮ１のドレインは、Ｎ型ＭＯＳトランジスタである負電流源スイッチトランジスタＭＮ２のソースに接続されており、負電流源スイッチトランジスタＭＮ２のドレインは、電流出力端子となるノードＶＸに接続され、ゲートには、負電流源スイッチトランジスタＭＮ２のスイッチングを制御する信号であるスイッチ制御信号ＣＮＴ２が接続されている。
【０００９】
バイアス回路１（２０）は、正電流源トランジスタＭＰ１に一定の定電流ＩＰが流れるように、正電流源トランジスタＭＰ１のゲートに一定のバイアス電圧を与える回路である。同様に、バイアス回路２（２３０）は、負電流源トランジスタＭＮ１に一定の定電流ＩＮが流れるように、負電流源トランジスタＭＮ１のゲートに一定のバイアス電圧を与える回路である。
【００１０】
電流電圧変換回路４０は、非反転入力端子が基準電源ＶＣＯＭに、反転入力端子が電流セル２１０の電流出力端子ＶＸに、それぞれ接続されたオペアンプである演算増幅回路ＯＰ１を備えている。基準電源ＶＣＯＭは、正電圧電源ＶＤＤの電圧と負電圧電源ＶＳＳの電圧の中間の電圧を出力する電源である。なお、基準電源ＶＣＯＭの電圧は、出力端子ＶＯＵＴの出力電圧の基準となる電圧であり、出力端子ＶＯＵＴの出力電圧は、基準電源ＶＣＯＭの電圧を基準に変化する。なお、演算増幅回路ＯＰ１への接続から、電流出力端子ＶＸの電圧は、常に基準電源ＶＣＯＭの電圧と等しくなるように制御される。従って、基準電源ＶＣＯＭの電圧は、正電圧電源ＶＤＤの電圧と負電圧電源ＶＳＳの電圧のちょうど１／２程度の電圧であることが好ましい。
【００１１】
また、演算増幅回路ＯＰ１の出力端子ＶＯＵＴと反転入力端子との間には、抵抗Ｒｆと容量Ｃｓが並列に接続されている。この抵抗Ｒｆと容量Ｃｓにより演算増幅回路ＯＰ１は、電流セル２１０の電流出力端子に流れる電流をＤ／Ａ変換回路２００全体の出力端子であるＶＯＵＴから出力する電圧に変換すると共に、所定の特性を有する連続時間フィルタとして機能し、スイッチ制御信号ＣＮＴ１、ＣＮＴ２の論理に基づいて、ΔΣ変調信号を復調したアナログ電圧信号が出力端子ＶＯＵＴから出力される。すなわち、出力端子ＶＯＵＴは、Ｄ／Ａ変換回路２００のアナログ電圧出力端子である。
【００１２】
次に、Ｄ／Ａ変換回路２００の動作について説明する。Ｄ／Ａ変換回路２００は図示しない制御回路により、“−１”、“０”、“１”の３値を取る入力コードからスイッチ制御信号ＣＮＴ１、ＣＮＴ２が生成され、それに基づいて、動作する。
【００１３】
入力コードが“−１”であるときは、スイッチ制御信号ＣＮＴ１、ＣＮＴ２が共にロウレベルとなり、正電流源スイッチトランジスタＭＰ２が導通し、負電流源スイッチトランジスタＭＮ２が非導通となるので、正の定電流ＩＰが、正電流源トランジスタＭＰ１から正電流源スイッチトランジスタＭＰ２、電流出力端子ＶＸを経由して電流電圧変換回路４０の抵抗Ｒｆへ流れる。演算増幅回路ＯＰ１は、反転入力端子と非反転入力端子との間に電位差がなくなるように出力端子ＶＯＵＴの電圧を制御するので、式（１）が成立する。なお、式（１）において、出力端子ＶＯＵＴの電圧値をＶＯＵＴ、基準電源ＶＣＯＭの電圧値をＶＣＯＭ、抵抗Ｒｆの抵抗値をＲｆとしている。
ＶＯＵＴ＝ＶＣＯＭ−Ｒｆ・ＩＰ      式（１）
【００１４】
入力コードが“１”であるときは、スイッチ制御信号ＣＮＴ１、ＣＮＴ２が共にハイレベルとなり、負電流源スイッチトランジスタＭＮ２が導通し、正電流源スイッチトランジスタＭＰ２が非導通となるので、負の定電流ＩＮが、出力端子ＶＯＵＴから抵抗Ｒｆ、電流出力端子ＶＸ、負電流源スイッチトランジスタＭＮ２を経由して、負電流源トランジスタＭＮ１へ流れる。演算増幅回路ＯＰ１は、反転入力端子と非反転入力端子との間に電位差がなくなるように出力端子ＶＯＵＴの電圧を制御するので、式（２）が成立する。
ＶＯＵＴ＝ＶＣＯＭ＋Ｒｆ・ＩＮ      式（２）
【００１５】
また、入力コードが“０”であるときは、スイッチ制御信号ＣＮＴ１がハイレベル、ＣＮＴ２がロウレベルとなり、正電流源スイッチトランジスタＭＰ２、負電流源スイッチトランジスタＭＮ２が共に非導通状態となり、電流出力端子ＶＸには、電流が流れなくなる。従って、式（３）が成立する。
ＶＯＵＴ＝ＶＣＯＭ      式（３）
【００１６】
正の定電流ＩＰと負の定電流ＩＮの絶対値が等しい理想的な場合のＤ／Ａ変換特性図を図１１（ｂ）に示す。図１１（ｂ）では、電流セル２１０に対する入力コードを横軸に、電圧ＶＯＵＴ−ＶＣＯＭの値を縦軸にした特性図である。正の定電流ＩＰと負の定電流ＩＮの値が等しい理想的な状態では、図１１（ｂ）に示す様に、入力コードの変化に対する
電圧ＶＯＵＴ−ＶＣＯＭの電圧値は、直線になる。
【００１７】
しかし、実際には、バイアス回路１（２０）が正電流源トランジスタＭＰ１のゲートに与える電圧と、バイアス回路２（２３０）が負電流源トランジスタＭＮ１のゲートに与える電圧と、が理想的に調整されていない限り、正の定電流ＩＰと負の低電流ＩＮの値は等しくならない。電流セル２１０の各ＭＯＳトランジスタの特性が設計値よりずれたり、バイアス電圧ＶＢＰ、ＶＢＮが変動すると、それに応じて定電流ＩＰとＩＮも変動してしまう。定電流ＩＰとＩＮの値にずれがあると、図１３に示すように、Ｄ／Ａ変換回路としての変換特性に非線形性が表れる。
【００１８】
次に、図１２に変換特性に非線形性が表れないように、改良した従来のＤ／Ａ変換回路を示す。図１２に示す従来のＤ／Ａ変換回路３００は、電流セル２１０と電流電圧変換回路４０を備えるが、この構成と動作は、図１１で説明した電流セル、電流電圧変換回路と同一である。また、バイアス回路２０は、図１１のバイアス回路１（２０）と同一である。従って、電流セル２１０、電流電圧変換回路４０、バイアス回路２０についての重複する説明は省略する。
【００１９】
一方、図１２のＤ／Ａ変換回路３００は、図１１のＤ／Ａ変換回路２００のバイアス回路２（２３０）が擬似電流セル３１０と演算増幅回路ＯＰ２に置き換わっている。図１２のＤ／Ａ変換回路３００について、すでに説明した図１１のＤ／Ａ変換回路２００と異なる部分について主に説明し、同一である部分については、説明を省略する。
【００２０】
図１２のＤ／Ａ変換回路３００において、擬似電流セル３１０は、正電流源トランジスタＭＰ１、負電流源トランジスタＭＮ１、正電流源スイッチトランジスタＭＰ２、負電流源スイッチトランジスタＭＮ２を備えており、その内部構成は、電流セル２１０の構成に等しい。また、内部の各トランジスタのトランジスタサイズ、電流駆動能力は、電流セル２１０の対応するトランジスタのトラジスタサイズ、電流駆動能力に等しい。また、擬似電流セル３１０の正電流源トランジスタＭＰ１のゲートは、電流セル２１０の正電流源トランジスタＭＰ１のゲートと共通にバイアス回路２０からバイアス電圧が与えられている。さらに、正電流源スイッチトランジスタＭＰ２のゲートは常にロウレベル、負電流源スイッチトランジスタＭＮ２のゲートは常にハイレベルが与えられており、常に正電圧電源ＶＤＤから正電流源トランジスタＭＰ１、正電流源スイッチトランジスタＭＰ２、負電流源スイッチトランジスタＭＮ２、負電流源トランジスタＭＮ１を経由して電流が流れている。
【００２１】
正電流源スイッチトランジスタＭＰ２と負電流源スイッチトランジスタＭＮ２のドレイン同士が接続されている擬似電流セル３１０の中間ノードＶＹは、演算増幅回路ＯＰ２の非反転入力端子に接続されている。演算増幅回路ＯＰ２の反転入力端子は演算増幅回路ＯＰ１の非反転入力端子と同じ基準電源ＶＣＯＭに接続されている。また、演算増幅回路ＯＰ２の出力端子は、擬似電流セル３１０の負電流源トランジスタＭＮ１のゲートと、電流セル２１０の負電流源トランジスタＭＮ１のゲートに共通に接続されている。
【００２２】
擬似電流セル３１０では、正電流源トランジスタＭＰ１のソースドレイン間を流れる電流は、そのまま負電流源トランジスタＭＮ１のソースドレイン間に常に流れている。そして、中間ノードＶＹは、演算増幅回路ＯＰ２の非反転入力端子に接続されているので、演算増幅回路ＯＰ２は、中間ノードＶＹの電圧が基準電源ＶＣＯＭの電圧と等しくなるように、負電流源トランジスタＭＮ１のゲートバイアス電圧を制御する。基準電源ＶＣＯＭの電圧は正電圧電源ＶＤＤと負電圧電源ＶＳＳとの中間電圧であるので、正電流源トランジスタＭＰ１のソースドレイン間を流れる電流が、負電流源トランジスタＭＮ１のソースドレイン間を流れる電流と等しくなり、かつ、中間ノードＶＹの電圧が基準電源ＶＣＯＭの電圧に等しくなるように、負電流源トランジスタＭＮ１のゲートバイアス電圧が制御されることになる。
【００２３】
演算増幅回路ＯＰ２の出力端子は、擬似電流セル３１０と同様に、電流セル２１０の負電流源トランジスタＭＮ１にも同じゲートバイアス電圧を与えている。電流セル２１０の各トランジスタのサイズは、擬似電流セル３１０のトランジスタサイズと同一であり、かつ、電流出力端子ＶＸの電圧は基準電源ＶＣＯＭの電圧に等しくなるように制御されるので、電流セル２１０は、電流源スイッチトランジスタＭＰ２、ＭＮ２がそれぞれ導通したときに、正電流を出力するときの電流値ＩＰと負電流を出力するときの電流値ＩＮの値が等しくなるように制御されることになる。
【００２４】
上記構成により、図１２のＤ／Ａ変換回路によれば、正の定電流値ＩＰの値は、負の定電流値ＩＮの値に常に等しくなるように、擬似電流セル３１０と演算増幅回路ＯＰ２により制御されるので、図１３に示すようなＤ／Ａ変換回路としての変換特性に非線形性が表れる不具合の発生が防げると考えられる。
【００２５】
なお、ΔΣ型のＤ／Ａ変換回路ではないが、電流セルを用いたＤ／Ａ変換回路において、擬似電流セルを用いて正の電流源の電流値と負の電流源の電流値が等しくなるように定電流補償回路を設けたＤ／Ａ変換回路が特許文献１に記載されている。
【先行技術文献】
【特許文献】
【００２６】
【特許文献１】特開２０００−０４０９６５号公報
【発明の概要】
【発明が解決しようとする課題】
【００２７】
なお、上記特許文献１の全開示内容はその引用をもって本書に繰込み記載する。
【００２８】
以下の分析は、本発明によって与えられたものである。図１１を用いて説明した従来のＤ／Ａ変換回路では、正の定電流と負の定電流の大きさを等しい状態に保つことが困難であり、正の定電流値と負の定電流値の間にずれがあるとＤ／Ａ変換回路の変換特性に非線形性が表れる。
【００２９】
一方、図１２を用いて説明した第２の従来のＤ／Ａ変換回路では、補償用に擬似電流セルを設ける必要があり、レイアウト面積が大きくなる。特に、大きなレイアウト面積を要する電流源トランジスタを電流セルと等しい数だけ設けなければならない。さらに、電流セルを複数設ける場合には、擬似電流セルも同一の数だけ設ける必要があり、レイアウト面積が大きくなるという問題がある。
【００３０】
レイアウト面積を大きくせずに、かつ、正の電流値と負の電流値との間の線形性を損なわないＤ／Ａ変換回路が嘱望されている。
【課題を解決するための手段】
【００３１】
本発明の第１の視点によれば、バイアス回路によってバイアス電圧が与えられる第１導電型電流源トランジスタと、前記第１導電型とは逆導電型の第２導電型電流源トランジスタと、を含み、制御信号の論理に応じて電流出力端子に正電流を流すか、負電流を流すか、電流を流さないかのいずれかの状態に設定される電流セルと、前記第２導電型電流源トランジスタにバイアス制御電圧を与えるバイアス電圧制御回路と、を含み、前記電流セルは、前記電流出力端子に電流を流さないときに、前記電流出力端子をバイパスして前記第１導電型電流源トランジスタと前記第２導電型電流源トランジスタとの間に電流を流すバイパス回路が設けられ、前記バイアス電圧制御回路は、前記バイパス回路の中間ノードの電圧が一定電圧となるように前記バイアス制御電圧を制御するＤ／Ａ変換回路が提供される。
【発明の効果】
【００３２】
本発明の第１の視点によれば、レイアウト面積を大きくせずに、かつ、正の電流値と負の電流値との間の線形性を損なわないＤ／Ａ変換回路が可能になる。
【図面の簡単な説明】
【００３３】
【図１】本発明の第１の実施形態によるＤ／Ａ変換回路の回路ブロック図である。
【図２】第１の実施形態によるＤ／Ａ変換回路において、入力コードが“０”である場合の回路動作を説明する図面である。
【図３】第１の実施形態によるＤ／Ａ変換回路において、入力コードが“−１”である場合の回路動作を説明する図面である。
【図４】第１の実施形態によるＤ／Ａ変換回路において、入力コードが“１”である場合の回路動作を説明する図面である。
【図５】第１の実施形態によるＤ／Ａ変換回路における入出力信号の波形図である。
【図６】比較例のＤ／Ａ変換回路のレイアウトイメージ図である。
【図７】第１の実施形態によるＤ／Ａ変換回路のレイアウトイメージ図である。
【図８】第２の実施形態によるＤ／Ａ変換回路の回路ブロック図である。
【図９】第３の実施形態によるＤ／Ａ変換回路の回路ブロック図である。
【図１０】（ａ）従来技術と（ｂ）本発明の第３の実施形態によるＤ／Ａ変換回路のＤ／Ａ変換特性図である。
【図１１】（ａ）従来のＤ／Ａ変換回路の回路ブロック図と、（ｂ）そのＤ／Ａ変換特性図である。
【図１２】別の従来技術によるＤ／Ａ変換回路の回路ブロック図である。
【図１３】定電流のミスマッチがある場合のＤ／Ａ変換特性を示す図である。
【発明を実施するための形態】
【００３４】
本発明の実施形態の概要について説明する。なお、概要の説明において、例示する図面番号、付記する図面参照符号は専ら理解を助けるための例示であり、図示の態様に限定することを意図するものではない。
【００３５】
図１に示すように、本発明の一実施形態によるＤ／Ａ変換回路は、バイアス回路２０によってバイアス電圧ＶＢＰが与えられる第１導電型電流源トランジスタＭＰ１と、第１導電型とは逆導電型の第２導電型電流源トランジスタＭＮ１と、を含み、制御信号（ＣＮＴ１、ＣＮＴ２）の論理に応じて電流出力端子ＶＸに正電流を流すか、負電流を流すか、電流を流さないかのいずれかの状態に設定される電流セル１０と、第２導電型電流源トランジスタＭＮ１にバイアス制御電圧ＶＢＮを与えるバイアス電圧制御回路３０と、を含む。電流セル１０は、電流出力端子ＶＸに電流を流さないときに、電流出力端子ＶＸをバイパスして第１導電型電流源トランジスタＭＰ１と第２導電型電流源トランジスタＭＮ１との間に電流を流すバイパス回路６０が設けられ、バイアス電圧制御回路３０は、バイパス回路の中間ノードＶＹの電圧が一定電圧となるようにバイアス制御電圧ＶＢＮを制御する。
【００３６】
すなわち、電流出力端子ＶＸに電流を流さないときに、電流セル１０の電流源トランジスタＭＰ１、ＭＮ１自体に電流を流し、電流源トランジスタＭＰ１、ＭＮ１のうち、一方に流れる電流値が他方に流れる電流値に等しくなるように、バイアス電圧制御回路３０が他方の電流源トランジスタに流す電流値を一方の電流源トランジスタに流れる電流値に等しくなるようにバイアス制御電圧ＶＢＮを制御する。従って、従来のＤ／Ａ変換回路３００のような擬似電流セル３１０は不要であり、電流源トランジスタＭＰ１、ＭＮ１自体を用いて電流が等しくなるように制御するので、高精度に正の電流値と負の電流値の値を等しくできる。
【００３７】
本発明において下記の形態が可能である。
［形態１］第１の視点のとおりである。
［形態２］電流セル１０は、第１導電型電流源トランジスタＭＰ１が、ソースが第１の電源ＶＤＤに、ゲートがバイアス回路２０に接続され、第２導電型電流源トランジスタＭＮ１が、ソースが第２の電源ＶＳＳに、ゲートがバイアス電圧制御回路３０に接続される。電流セル１０は、ソースが第１導電型電流源トランジスタＭＰ１のドレインに、ドレインが電流出力端子ＶＸに、ゲートが第１スイッチ制御信号ＣＮＴ１に接続された第１導電型スイッチトランジスタＭＰ２と、ソースが第２導電型電流源トランジスタＭＮ１のドレインに、ドレインが電流出力端子ＶＸに、ゲートが第２スイッチ制御信号ＣＮＴ２に接続された第２導電型スイッチトランジスタＭＮ２と、をさらに含む。電流セル１０のバイパス回路６０が、ソースが第１導電型電流源トランジスタＭＰ１のドレインに、ドレインが中間ノードＶＹに、ゲートが第３スイッチ制御信号ＣＮＴ３に接続された第１導電型バイパススイッチトランジスタＭＰ３と、ソースが第２導電型電流源トランジスタＭＮ１のドレインに、ドレインが中間ノードＶＹに、ゲートが第４スイッチ制御信号ＣＮＴ４に接続された第２導電型バイパススイッチトランジスタＭＮ３と、を含むことが好ましい。なお、付記した図面参照符号は図１に示す第１の実施形態の図面参照符号のみを示し、図８に示す第２の実施形態の図面参照符号等は、記載が煩雑になることから付していないことに留意されたい。
［形態３］第１導電型バイパススイッチトランジスタＭＰ３が第１導電型スイッチトランジスタＭＰ２のトランジスタサイズと実質的に等しいトランジスタサイズを備え、第２導電型バイパススイッチトランジスタＭＮ３が第２導電型スイッチトランジスタＭＮ２のトランジスタサイズと実質的に等しいトランジスタサイズを備えていることが好ましい。電流源トランジスタをノードＶＸに接続するスイッチトランジスタとノードＶＹに接続するスイッチトランジスタのトランジスタサイズを実質的に等しくすることで、ノードＶＸとＶＹの電圧が等しいとするならば、ノードＶＸに電流を流すときとノードＶＹに電流を流すときの電流値を等しくすることができる。
［形態４］バイアス電圧制御回路３０は、一対の差動入力端子の一方が中間ノードＶＹに接続され、一対の差動入力端子の他方が基準電源ＶＣＯＭに接続された演算増幅回路ＯＰ２と、バイアス制御電圧ＶＢＮを出力するバイアス電圧出力端子と演算増幅回路ＯＰ２の出力端子との間に接続されたスイッチＳＷ０と、バイアス電圧出力端子と接地ＧＮＤとの間に接続された容量Ｃ０と、を備え、スイッチＳＷ０は、バイパス回路６０に電流を流すときに導通して演算増幅回路ＯＰ２の出力端子をバイアス電圧出力端子に接続し、バイパス回路６０に電流を流さないときに非導通となり演算増幅回路ＯＰ２の出力端子とバイアス電圧出力端子との接続を切り離すことが好ましい。すなわち、形態３によれば、バイアス制御電圧制御回路３０は、電流出力端子ＶＸに電流を流さないときに、中間ノードＶＹの電圧が制御電圧ＶＣＯＭの電圧に等しくなるようにバイアス制御電圧ＶＢＮを制御し、電流出力端子ＶＸに電流を流すときは、バイアス制御電圧ＶＢＮを容量Ｃ０に保持することができる。
［形態５］バイアス電圧制御回路３０は、一対の差動入力端子の一方が中間ノードＶＹに接続され、一対の差動入力端子の他方が基準電源ＶＣＯＭに接続された演算増幅回路ＯＰ２と、バイアス制御電圧ＶＢＮを出力するバイアス電圧出力端子と演算増幅回路ＯＰ２の出力端子との間に接続されたスイッチＳＷ０と、バイアス電圧出力端子と接地ＧＮＤとの間に接続された容量Ｃ０と、を備え、第１乃至第４スイッチ制御信号ＣＮＴ１〜ＣＮＴ４を前記制御信号として出力すると共に、スイッチＳＷ０の導通／非導通を制御する制御回路５０であって、第１導電型スイッチトランジスタＭＰ１又は第２導電型スイッチトランジスタＭＮ１のいずれかを導通状態に制御するときに、第１導電型バイパススイッチトランジスタＭＰ３と第２導電型バイパススイッチトランジスタＭＮ３とスイッチＳＷ０とをいずれも非導通に制御し、第１導電型スイッチトランジスタＭＰ２及び第２導電型スイッチトランジスタＭＮ２をいずれも非導通状態に制御するときに、第１導電型バイパススイッチトランジスタＭＰ３と第２導電型バイパススイッチトランジスタＭＮ３とスイッチＳＷ０とをいずれも導通状態に制御する制御回路５０をさらに備えることが好ましい。形態４によれば、制御回路５０によって、電流セル１０とバイアス電圧制御回路３０の動作を制御することができる。
［形態６］図１に一例を示すように、第１導電型電流源トランジスタＭＰ１、第１導電型スイッチトランジスタＭＰ２、第１導電型バイパススイッチトランジスタＭＰ３がそれぞれＰＭＯＳトランジスタであって、かつ、第２導電型電流源トランジスタＭＮ１、第２導電型スイッチトランジスタＭＮ２、第２導電型バイパススイッチトランジスタＭＮ３がそれぞれＮＭＯＳトランジスタであってもよい。形態５によれば、ＣＭＯＳ半導体装置において本発明のＤ／Ａ変換回路を実現しようとする場合に正電流源の電流値に負電流源の電流値を合わせることができる。
［形態７］図８に一例を示すように、第１導電型電流源トランジスタＭＮ１、第１導電型スイッチトランジスタＭＮ２、第１導電型バイパススイッチトランジスタＭＮ３がそれぞれＮＭＯＳトランジスタであって、かつ、第２導電型電流源トランジスタＭＰ１、第２導電型スイッチトランジスタＭＰ２、第２導電型バイパススイッチトランジスタＭＰ３がそれぞれＰＭＯＳトランジスタであってもよい。形態６によれば、ＣＭＯＳ半導体装置において本発明のＤ／Ａ変換回路を実現しようとする場合に負電流源の電流値に正電流源の電流値を合わせることができる。
［形態８］電流出力端子ＶＸに接続された電流電圧変換回路４０をさらに含むことが好ましい。形態７によれば、デジタル信号をアナログ電圧信号に変換して出力することができる。
［形態９］電流電圧変換回路４０が演算増幅回路ＯＰ１を用いた連続時間フィルタであることが好ましい。形態８によれば、演算増幅回路ＯＰ１にフィルタ機能をさらに持たせてΔΣ型Ｄ／Ａ変換回路の連続時間フィルタとすることができる。
［形態１０］電流電圧変換回路４０は、反転入力端子が電流出力端子ＶＸに接続され、非反転入力端子が基準電源ＶＣＯＭに接続された演算増幅回路ＯＰ１と、演算増幅回路ＯＰ１の出力端子と、反転入力端子と、の間に並列に接続された抵抗Ｒｆと、容量Ｃｓと、を含むことが好ましい。形態９によれば、抵抗Ｒｆと、容量Ｃｓにより、電流電圧変換回路４０をΔΣ型Ｄ／Ａ変換回路の連続時間フィルタとすることもできる。
［形態１１］図９に一例を示すように、電流セル（１０−１〜１０−ｋ）を複数備え、複数の電流セル（１０−１〜１０−ｋ）は、それぞれ、バイアス回路２０、電流出力端子ＶＸ、バイアス電圧制御回路３０に共通に接続され、入力されるデジタル信号（ＳＩＧＮ、ＤＡＴＡ）の値に基づいて複数の電流セル（１０−１〜１０−ｋ）毎に接続される制御信号（ＣＮＴ１−１、ＣＮＴ１−２・・・）により複数の電流セル（１０−１〜１０−ｋ）毎に電流出力端子ＶＸに正電流を流すか、負電流を流すか、電流を流さないか制御可能に構成され、複数の電流セル（１０−１〜１０−ｋ）がいずれも電流出力端子ＶＸに電流を流さないときに、複数の電流セル（１０−１〜１０−ｋ）は、それぞれ対応するバイパス回路（６０：図１参照）に電流を流してバイアス電圧制御回路３０によりバイアス制御電圧ＶＢＮを制御する。形態１０によれば、複数の電流セルを並列に制御することにより、複数ビットのデジタル信号を同時にアナログ信号に変換することができる。
［形態１２］上記［形態１］乃至［形態１１］のＤ／Ａ変換回路が半導体基板の上に形成されている半導体装置であることが好ましい。上記Ｄ／Ａ変換回路を半導体基板の上に形成するとレイアウト面積を小さくすることができる。また、電流セル自体に電流を流して正電流と負電流が同一値になるようにバイアス電圧を制御するので、擬似電流セルと電流セルとの特性の違いが問題になることがなく、半導体装置への集積化に適している。
【００３８】
以上で概要の説明を終了し、以下、さらに具体的な実施形態について、図面を参照して説明する。
【００３９】
［第１の実施形態］
（第１の実施形態の構成）
図１は、第１の実施形態によるＤ／Ａ変換回路の回路ブロック図である。第１の実施形態によるＤ／Ａ変換回路１００は、制御信号ＣＮＴ１、ＣＮＴ２の論理に応じて、電流出力端子（電流出力ノード）ＶＸに正電流を流すか、負電流を流すか、電流を流さないかのいずれかの状態に設定される電流セル１０と、電流出力端子ＶＸに出力される電流を電圧に変換する電流電圧変換回路４０と、を備えている。
【００４０】
また、電流セル１０に含まれる正電流源トランジスタＭＰ１にゲートバイアスを与えるバイアス回路２０と、電流セル１０に含まれる負電流源トランジスタＭＮ１にゲートバイアスを与えるバイアス電圧制御回路３０と、入力されたデジタル値に基づいて、電流セル１０、バイアス電圧制御回路３０の動作を制御する制御回路５０を備える。
【００４１】
これらの構成のうち、バイアス回路２０、電流電圧変換回路４０は、従来の技術として図１１、図１２を用いて説明したバイアス回路２０、電流電圧変換回路４０とほぼ構成は同一であるので重複する説明は省略する。また、電流セル１０の内部の構成のうち、すでに従来の技術として図１１を用いて説明した電流セル２１０と同一の符号を付したトランジスタについては、電流セル２１０のトランジスタと同一であるので、これについても重複する説明は省略する。
【００４２】
電流セル１０は、電流出力端子ＶＸに電流を流さないときに、電流出力端子ＶＸを迂回して正電流源トランジスタＭＰ１から負電流源トランジスタＭＮ１に電流を流すバイパス回路６０を備えている。バイパス回路６０は、Ｐ型ＭＯＳトランジスタである正電流源側バイパススイッチトランジスタＭＰ３と、Ｎ型ＭＯＳトランジスタである負電流源側バイパススイッチトランジスタＭＮ３と、を備える。正電流源側バイパススイッチトランジスタＭＰ３は、ソースが正電流源トランジスタＭＰ１のドレインに接続され、ドレインが中間ノードＶＹに接続され、ゲートが第３スイッチ制御信号ＣＮＴ３に接続されている。また、負電流源側バイパススイッチトランジスタＭＮ３は、ソースが負電流源トランジスタＭＮ１のドレインに接続され、ドレインが中間ノードＶＹに接続され、ゲートが第４スイッチ制御信号ＣＮＴ４に接続されている。
【００４３】
バイアス電圧制御回路３０は、バイパス回路６０に電流を流したときの中間ノードＶＹの電圧値に基づいて、負電流源トランジスタＭＮ１のゲートに印加するバイアス制御電圧を制御する。バイアス電圧制御回路３０は、演算増幅回路ＯＰ２と、スイッチＳＷ０と、容量Ｃ０を備える。演算増幅回路ＯＰ２の反転入力端子は、基準電源ＶＣＯＭに接続される。基準電源ＶＣＯＭは、電流電圧変換回路４０の演算増幅回路ＯＰ１の非反転入力端子にも接続される共通の電源である。演算増幅回路ＯＰ２の非反転入力端子は、電流セル１０の中間ノードＶＹに接続される。演算増幅回路ＯＰ２の出力端子は、スイッチＳＷ０の一端に接続される。スイッチＳＷ０の他端は、容量Ｃ０の一端に接続されると共にバイアス電圧制御回路３０の出力信号として電流セル１０の負電流源トランジスタＭＮ１のゲートにバイアス制御電圧信号として接続されている。容量Ｃ０の他端は、接地ＧＮＤに接続されている。なお、接地ＧＮＤは、固定された電位であればよく、たとえば、負電源ＶＳＳと同一の固定電位であってもよい。
【００４４】
制御回路５０は、Ｄ／Ａ変換回路１００へのデジタル入力信号となる信号ＳＩＧＮ、ＤＡＴＡに基づいて、電流セル１０、バイアス電流制御回路３０を制御する制御信号ＣＮＴ１〜ＣＮＴ５を出力する。Ｄ／Ａ変換回路１００へのデジタル入力信号のうち、ＳＩＧＮは正負の符号を表す信号であり、ＤＡＴＡは、１ビットのデータ信号である。すなわち、Ｄ／Ａ変換回路１００へのデジタル入力信号としてＳＩＧＮとＤＡＴＡで１ビットの符号付データが入力されることになる。
【００４５】
制御回路５０が出力する制御信号ＣＮＴ１〜ＣＮＴ５のうち、ＣＮＴ１〜ＣＮＴ４は、電流セル１０の動作を制御する信号であり、ＣＮＴ５は、バイアス電圧制御回路３０のスイッチＳＷ０の導通／非導通（オン／オフ）を制御する信号である。電流セル１０の動作を制御する制御信号である第１乃至第４スイッチ制御信号ＣＮＴ１〜ＣＮＴ４は、それぞれ、正電流源スイッチトランジスタＭＰ２、負電流源スイッチトランジスタＭＮ２、正電流源側バイパススイッチトランジスタＭＰ３、負電流源側バイパススイッチトランジスタＭＮ３のゲートに接続され、それぞれ対応するトランジスタの導通／非導通（オン／オフ）を制御する。
【００４６】
（入力コードが“０”である場合の第１の実施形態の動作）
次に、第１の実施形態の動作について、図２乃至図５を用いて説明する。図２は、第１の実施形態によるＤ／Ａ変換回路１００において、入力コードが“０”である場合の回路動作を説明する図面である。入力コードが“０”である場合は、ＳＩＧＮ、ＤＡＴＡともに原則としてロウレベルの信号が制御回路５０に入力される。なお、入力コードが“０”、“−１”、“１”の３値しか取らない場合は、ＤＡＴＡ信号がロウレベルとなるのは、入力コードが“０”である場合に限られるので、ＤＡＴＡ信号がロウレベルであることからのみ、入力コードが“０”であることを判別し、ＳＩＧＮ信号は任意の値であってもよい。
【００４７】
入力コードが“０”の場合は、制御回路５０は、スイッチ制御信号ＣＮＴ１にハイレベル、スイッチ制御信号ＣＮＴ２にロウレベルを出力し、正電流源スイッチトランジスタＭＰ２、負電流源スイッチトランジスタＭＮ２をいずれも非導通に制御する。さらに、制御回路５０は、スイッチ制御信号ＣＮＴ３にロウレベル、スイッチ制御信号ＣＮＴ４とＣＮＴ５にハイレベルを出力し、正電流源側バイパススイッチトランジスタＭＰ３、負電流源側バイパススイッチトランジスタＭＮ３、スイッチＳＷ０をいずれも導通状態に制御する。すると、図２に破線の矢印で示すように、正電圧電源ＶＤＤから負電圧電源ＶＳＳに、正電流源トランジスタＭＰ１とバイパス回路６０と負電流源トランジスタＭＮ１とを経由して電流が流れる。
【００４８】
このときにバイアス制御回路３０のスイッチＳＷ０も導通するので、バイアス電圧制御回路３０は、バイパス回路６０の中間ノードＶＹが基準電源ＶＣＯＭの電圧に等しくなるように負電流源トランジスタＭＮ１のゲートに印加されるバイアス制御電圧ＶＢＮを制御する。すなわち、このとき、正電流源トランジスタＭＰ１のソースドレイン間に流れる電流と負電流源トランジスタＭＰ１のソースドレイン間に流れる電流は等しく、中間ノードＶＹの電圧は、基準電源ＶＣＯＭの電圧に等しくなるように制御される。
【００４９】
一方、電流電圧変換回路４０の演算増幅回路ＯＰ１により、電流出力端子であるノードＶＸの電圧は常に基準電源ＶＣＯＭの電圧に等しくなるように制御されている。従って、正電流源側バイパススイッチトランジスタＭＰ３と正電流源スイッチトランジスタＭＰ２の導通時のオン抵抗が互いに等しく、かつ、負電流源側バイパススイッチトランジスタＭＮ３と負電流源スイッチトランジスタＭＮ２の導通時のオン抵抗が互いに等しければ、正電流源側バイパススイッチトランジスタＭＰ３がオフし、正電流源スイッチトランジスタＭＰ２がオンして電流セル１０から電流出力端子ＶＸに流れる電流ＩＰと、負電流源側バイパススイッチトランジスタＭＮ３がオフし、負電流源スイッチトランジスタＭＮ２がオンして電流出力端子ＶＸから電流セル１０に流れる電流ＩＮが互いに等しく調整されることになる。このときの電流出力端子ＶＸの電圧は共に制御電圧の電圧値ＶＣＯＭに等しい電圧になる。また、バイアス電圧制御回路３０の出力端子には、容量Ｃ０が接地ＧＮＤとの間に設けられているので、バイアス制御電圧ＶＢＮの電圧値は、スイッチＳＷ０をオフした場合も維持されることになる。
【００５０】
また、入力コードが“０”の場合は、電流出力端子ＶＸには電流が流れないので、すでに説明したとおり、アナログ電圧出力端子の電圧ＶＯＵＴは、式（３）で示す電圧が出力される。
ＶＯＵＴ＝ＶＣＯＭ      式（３）
【００５１】
（入力コードが“−１”である場合の第１の実施形態の動作）
図３は、第１の実施形態によるＤ／Ａ変換回路１００において、入力コードが“−１”である場合の回路動作を説明する図面である。入力コードが“−１”である場合は、ＳＩＧＮ、ＤＡＴＡともにハイレベルの信号が制御回路５０に入力される。入力コードが“−１”の場合、制御回路５０は、スイッチ制御信号ＣＮＴ１にロウレベル、スイッチ制御信号ＣＮＴ２にロウレベルを出力し、正電流源スイッチトランジスタＭＰ２を導通（オン）状態、負電流源スイッチトランジスタＭＮ２を非導通（オフ）状態に制御する。また、制御回路５０は、スイッチ制御信号ＣＮＴ３にハイレベル、スイッチ制御信号ＣＮＴ４とＣＮＴ５にロウレベルを出力し、正電流源側バイパススイッチトランジスタＭＰ３、負電流源側バイパススイッチトランジスタＭＮ３、スイッチＳＷ０をいずれも非導通（オフ）状態に制御する。
【００５２】
すると、図３に破線の矢印で示すように、正電圧電源ＶＤＤからアナログ電圧出力端子ＶＯＵＴへ、正電流源トランジスタＭＰ１と正電流源スイッチトランジスタＭＰ２と電流出力端子ＶＸと抵抗Ｒｆを経由して電流ＩＰが流れる。このときに、アナログ電圧出力端子の電圧ＶＯＵＴはすでに説明したとおり、式（１）で示す電圧が出力される。
ＶＯＵＴ＝ＶＣＯＭ−Ｒｆ・ＩＰ      式（１）
【００５３】
このとき、電流セル１０の負電流源トランジスタＭＮ１のゲートに与えられる制御電圧ＶＢＮは、入力コードが“０”であるときに調整された制御電圧ＶＢＮが容量Ｃ０によって維持されている。
【００５４】
（入力コードが“１”である場合の第１の実施形態の動作）
図４は、第１の実施形態によるＤ／Ａ変換回路１００において、入力コードが“＋１”である場合の回路動作を説明する図面である。入力コードが“＋１”である場合は、ＳＩＧＮはロウレベル、ＤＡＴＡはハイレベルの信号が制御回路５０に入力される。入力コードが“＋１”の場合、制御回路５０は、スイッチ制御信号ＣＮＴ１、ＣＮＴ２にいずれもハイレベルを出力し、正電流源スイッチトランジスタＭＰ２を非導通（オフ）状態、負電流源スイッチトランジスタＭＮ２を導通（オン）に制御する。また、制御回路５０は、スイッチ制御信号ＣＮＴ３にハイレベル、スイッチ制御信号ＣＮＴ４とＣＮＴ５にロウレベルを出力し、正電流源側バイパススイッチトランジスタＭＰ３、負電流源側バイパススイッチトランジスタＭＮ３、スイッチＳＷ０をいずれも非導通（オフ）状態に制御する。
【００５５】
すると、図４に破線の矢印で示すように、アナログ電圧出力端子ＶＯＵＴから負電圧電源ＶＳＳへ、抵抗Ｒｆと電流出力端子ＶＸと負電流源スイッチトランジスタＭＮ２と負電流源トランジスタＭＮ１とを経由して電流ＩＮが流れる。このときに、アナログ電圧出力端子の電圧ＶＯＵＴはすでに説明したとおり、式（２）で示す電圧が出力される。
ＶＯＵＴ＝ＶＣＯＭ＋Ｒｆ・ＩＮ      式（２）
【００５６】
なお、このとき、電流セル１０の負電流源トランジスタＭＮ１のゲートに与えられる制御電圧ＶＢＮは、入力コードが“０”であるときに調整された制御電圧ＶＢＮが容量Ｃ０によって維持されている。すでに、説明したとおり、入力コードが“０”であるときには、電流ＩＮの値が電流ＩＰの値に等しくなるように制御電圧ＶＢＮが調整されている。従って、負電流ＩＮの値は、正電流ＩＰの値と精度よく一致するように制御することができる。
【００５７】
（第１の実施形態の動作全体のまとめ）
図５は、第１の実施形態によるＤ／Ａ変換回路１００における入出力信号の波形図である。図５（ａ）に示すとおり、Ｄ／Ａ変換回路１００に入力されるデジタル信号は、ＰＤＭコード信号であり、入力コード“＋１”又は“−１”が、間に“０”を挟んで入力されている。入力コードは図５（ａ）に示すようなＰＤＭコード信号に限られるわけではないが、一定の時間内に入力コード“０”が必ず入力されるような入力コードであることが好ましい。容量Ｃ０によって、入力コード“０”のときに、調整された制御電圧ＶＢＮを維持するためである。
【００５８】
図５（ｂ）には、アナログ電圧出力端子ＶＯＵＴから出力される電圧を示す。図２〜図４を用いた動作説明では、電流電圧変換回路４０に設けられている容量Ｃｓの存在を無視して説明したが、容量Ｃｓは積分回路として機能しており、入力コードをアナログ電圧に変化した信号が積分され、平滑化されてアナログ電圧出力端子ＶＯＵＴから出力される。また、入力デジタル信号がΔΣ変調されたＰＤＭ信号である場合は、電流電圧変換回路４０にＰＤＭ信号をアナログ電圧信号に復調する連続時間フィルタとしての機能を持たせるために必要である。
【００５９】
図５（ｃ）と（ｄ）に、図５（ａ）の時刻ｔ０からｔ１の期間を拡大して、（ｃ）Ｄ／Ａ変換回路１００に入力されるデジタル信号（電流セル入力コード）と、そのときの（ｄ）スイッチＳＷ０の状態を示す。電流セル１０は、入力コード“０”のときに、スイッチＳＷ０を導通（ＯＮ）させ、電流セル１０の制御電圧ＶＢＮをＩＰ＝ＩＮとなるように調整し、入力コード“０”以外のときに、調整した制御電圧ＶＢＮに基づいて、ＩＰ＝ＩＮとなるように電流を出力することができる。
【００６０】
（第１の実施形態の効果）
演算増幅回路ＯＰ１とＯＰ２との接続により、電流セル１０の電流出力端子ＶＸと中間ノードＶＹの電圧は、共に制御電圧ＶＣＯＭの電圧値に等しくなるように制御される。また、バイパス回路６０に電流が流れるときに、正電流源トランジスタＭＰ１に流れる電流ＩＰと負電流源トランジスタＭＮ１に流れる電流ＩＮの値は等しい。
【００６１】
さらに、正電流源側バイパススイッチトランジスタＭＰ３と正電流源スイッチトランジスタＭＰ２は、互いにトランジスタサイズの等しい特性が同等であるトランジスタを用いている。従って、正電流源トランジスタＭＰ１のドレインの電圧は、正電流源スイッチトランジスタＭＰ２が導通するときと、正電流源側バイパススイッチトランジスタＭＰ３が導通するときで等しくなる。よって、正電流源トランジスタＭＰ１のソースドレイン間を流れる電流ＩＰは、正電流源スイッチトランジスタＭＰ２が導通するときと、正電流源側バイパススイッチトランジスタＭＰ３が導通するときで等しくなる。
【００６２】
同様に、負電流源側バイパススイッチトランジスタＭＮ３と負電流源スイッチトランジスタＭＮ２は、互いにトランジスタサイズの等しい特性が同等であるトランジスタを用いているので、正電流源トランジスタＭＮ１のソースドレイン間を流れる電流ＩＮは、負電流源スイッチトランジスタＭＮ２が導通するときと、負電流源側バイパススイッチトランジスタＭＮ３が導通するときで等しくなる。
【００６３】
従って、電流セル１０の電流出力端子ＶＸから正電流ＩＰが流れるときと、負電流ＩＮが流れるときで、電流値の絶対値が等しくなり、電流電圧変換回路４０で電流電圧変換したときの線形性を保つことができる。
【００６４】
図６は、図１２を用いて従来の技術として説明したＤ／Ａ変換回路３００の電流セル２１０と擬似電流セル３１０についての比較例のレイアウトイメージ図である。電流セル２１０の正電流源トランジスタＭＰ１と負電流源トランジスタＭＮ１は、定電流源として機能するため、電流の精度が必要となる。従って、トランジスタのチャンネル長、チャンネル幅のばらつきが、加工精度の影響を受けないようにするため、また、短チャンネル効果や熱雑音の影響を受け難くするため、大きなサイズのトランジスタを用いる必要がある。
【００６５】
一方、正電流源スイッチトランジスタＭＰ２、負電流源スイッチトランジスタＭＮ２は、単にスイッチとして機能すればよいので、導通時のオン抵抗の絶対値が小さければよく、相対的な精度は必要とされないので、トランジスタのチャンネル長が最小寸法であるトランジスタを用いることができるので、小さい面積でレイアウトすることができる。また、レイアウト配置は、（図示しない）正電源ＶＤＤ電源配線と負電源ＶＳＳ電源配線との間に正電流源トランジスタＭＰ１、正電流源スイッチトランジスタＭＰ２、負電流源スイッチトランジスタＭＮ２、負電流源トランジスタＭＰ１の順番に配置するのが好適である。
【００６６】
また、擬似電流セル３１０の各トランジスタは、電流セルの各トランジスタと特性が同じである必要がある。したがって、擬似電流セル３１０は、電流セル２１０に隣接して電流セルと対称に配置している。面積的には、擬似電流セル３１０のレイアウト面積は、電流セルのレイアウト面積に等しいため、擬似電流セル３１０と電流セル２１０とのレイアウト面積は、電流セル２１０単体でのレイアウト面積の約２倍のレイアウト面積になる。
【００６７】
一方、図７は、第１の実施形態による電流セル１０のレイアウトイメージ図である。電流セル１０は、電流セル２１０に対して、正電流源側バイパススイッチトランジスタＭＰ３、負電流源側バイパススイッチトランジスタＭＮ３が加わっているが、正電流源側バイパススイッチトランジスタＭＰ３、負電流源側バイパススイッチトランジスタＭＮ３は、正電流源スイッチトランジスタＭＰ２、負電流源スイッチトランジスタＭＮ２と同様に、スイッチとして機能するトランジスタであるので、導通時のオン抵抗の絶対値が小さければよく、相対的な精度は必要とされないので、レイアウト面積を小さくすることができる。
【００６８】
正電流源トランジスタＭＰ１と負電流源トランジスタＭＰ１との間に正電流源スイッチトランジスタＭＰ２と負電流源スイッチトランジスタＭＮ２とを配置するならば、ＭＰ１とＭＮ１の面積に対してＭＰ２、ＭＮ２のレイアウト面積が小さいために、正電流源トランジスタＭＰ１と負電流源トランジスタＭＰ１との間の空いたスペースにＭＰ２、ＭＮ２と並列に正電流源側バイパススイッチトランジスタＭＰ３と負電流源側バイパススイッチトランジスタＭＮ３を配置してしまうようなレイアウト配置が可能である。そのような配置を行う場合には、電流セル２１０に対して、正電流源側バイパススイッチトランジスタＭＰ３、負電流源側バイパススイッチトランジスタＭＮ３が加わったとしても電流セル１０のレイアウト面積は、電流セル２１０単体のレイアウト面積に対して大きくならない。すなわち、実施形態１によれば、擬似電流セル３１０のレイアウトが不要となるので、電流セルに関するレイアウト面積を図６の比較例に対して約１／２とすることができる。
【００６９】
また、図１２に示すような擬似電流セルを用いる限り、擬似電流セルを電流セルと同一形状にして、電流セルの近傍に配置したとしても、擬似電流セルのトランジスタの特性が電流セルのトランジスタの特性と同一であるとは限らない。たとえば、ランダムばらつきがある場合、擬似電流セルを電流セルの近傍に、かつ、同一形状にレイアウトしたとしてもそのトランジスタの特性は同一であるとは限らない。
【００７０】
一方、実施形態１によれば、正電流源トランジスタと負電流源トランジスタの電流値の調整には、電流源トランジスタ自体を用いて電流値が同一となるように制御電圧を調整している。従って、従来例のような、擬似電流セルのトランジスタの特性と電流セルのトランジスタの特性との違いが問題となることがない。
【００７１】
［第２の実施形態］
図８は、第２の実施形態によるＤ／Ａ変換回路の回路ブロック図である。第２の実施形態によるＤ／Ａ変換回路１００Ａは、バイアス回路２０Ａの出力信号が電流セル１０の負電流源トランジスタＭＮ１のゲートに接続され、負電流源トランジスタ（第１導電型電流源トランジスタ）ＭＮ１のバイアス電圧がバイアス回路２０Ａによって与えられている。
【００７２】
また、バイアス電圧制御回路３０の出力信号が正電流源トランジスタＭＰ１のゲートに接続され、バイアス電圧制御回路３０が正電流源（第２導電型電流源トランジスタ）トランジスタＭＰ１にバイアス制御電圧ＶＢＰを与えている。
【００７３】
この構成により、第１の実施形態では、正電流源の電流値に合わせて、負電流源の電流値が調整されていたのに対して、第２の実施形態では、負電流源の電流値に合わせて、正電流源の電流値が調整されている点が異なる。それ以外については、第１の実施形態と第２の実施形態でその構成は同一である。第２の実施形態によっても第１の実施形態と同様な効果が得られる。
【００７４】
［第３の実施形態］
（第３の実施形態の構成）
第１、第２の実施形態では電流セルを一つしか使用していないため、入力コードの多値化は３値（−１，１，０）が限界であった。しかしＤ／Ａ変換器の特性を上げるために出力値をより多値化する必要が生じる場合がある。例えば、ΔΣ変調では量子化値が大きいほど量子化ノイズは小さくなる。
【００７５】
そのような場合、電流セルを複数設け、複数の電流セルのオンオフ動作を並列で制御することにより、量子化値を大きくし、量子化ノイズを小さくすることができる。
【００７６】
図９は、第３の実施形態によるＤ／Ａ変換回路の回路ブロック図である。図９に示す第３の実施形態のＤ/Ａ変換回路１００Ｂでは、４値以上の入力コードに対応するため、複数（ｋ個：ｋの値は２以上の任意の整数）の電流セル１０−１〜１０−ｋと、バイアス回路２０と、バイアス電圧制御回路３０と、電流電圧変換回路４０と、制御回路５０Ａを備えている。
【００７７】
電流セル１０−１〜１０−ｋは、第１の実施形態で説明した電流セル１０と同一の内部構成を備える。また、バイアス回路２０、バイアス電圧制御回路３０、電流電圧変換回路４０は、第１の実施形態と同一である。
【００７８】
バイアス回路２０は、ｋ個の電流セル（１０−１〜１０−ｋ）の正電源源トランジスタのゲートに共通に接続され、それぞれの正電流源トランジスタにバイアス電圧を与える。また、各電流セルの中間ノードＶＹは共通に接続され、バイアス電圧制御回路３０に入力し、バイアス電圧制御回路３０の出力信号は、ｋ個の電流セルの負電流源トランジスタのゲートに共通に接続され、それぞれの負電流源トランジスタにバイアス電圧を与える。ｋ個の電流セル（１０−１〜１０−ｋ）の電流出力端子ＶＸは共通に接続され、電流電圧変換回路４０に接続される。
【００７９】
また、制御回路５０Ａは、Ｄ／Ａ変換回路１００Ｂに対するデジタル入力信号である１ビットの符号ＳＩＧＮと複数ビットのデータ信号ＤＡＴＡに基づいて、ｋ個の電流セルと、バイアス電圧制御回路３０のスイッチＳＷ０を制御する。制御回路５０Ａから各電流セルへは、各電流セルのバイパス回路６０（図１参照）の導通／非導通を共通に制御する信号と、各電流セルの電流源スイッチトランジスタＭＰ２、ＭＮ２の導通／非導通を個別に制御する信号が出力される。また、制御回路５０Ａからバイアス電圧制御回路３０にスイッチＳＷ０の導通／非導通を制御する信号ＣＮＴ５が出力される。
【００８０】
制御回路５０Ａは、複数ビットのデータ信号ＤＡＴＡが全ビット、ロウレベルである場合は、ｋ個の電流セル（１０−１〜１０−ｋ）がいずれも電流出力端子ＶＸに電流を流さないように、正電流源スイッチトランジスタＭＰ１（図１参照）、負電流源スイッチトランジスタＭＮ１を非導通（オフ）に制御する。
【００８１】
また、ｋ個の電流セル（１０−１〜１０−ｋ）が、いずれもバイパス回路６０に電流を流すように正電流源側バイパススイッチトランジスタＭＰ３（図１参照）、負電流源側バイパススイッチトランジスタＭＮ３を導通（オン）に制御すると共に、バイアス電圧制御回路３０のスイッチＳＷ０を導通（オン）に制御する。すると、中間ノードＶＹの電圧が基準電圧ＶＣＯＭの電圧と等しくなるように負電流源トランジスタＭＮ１に与えるバイアス制御電圧ＶＢＮが制御される。
【００８２】
一方、複数ビットのデータ信号ＤＡＴＡがすべてロウレベルでないとき（いずれのビットがハイレベルであるとき）は、各電流セルのバイパス回路６０（図１参照）を遮断すると共に、スイッチＳＷ０をオフ状態に制御する。また、符号ＳＩＧＮの値と複数ビットのデータ信号ＤＡＴＡの値によって、各電流セルの正電流源スイッチトランジスタＭＰ１、負電流源スイッチトランジスタＭＮ１の導通、非導通を個別に制御する。
【００８３】
（第３の実施形態の動作）
例として電流セルの数が１０個である電流セル群（１０−１〜１０−ｋ：ｋ＝１０）である場合に、電流セル群への入力コードが０、±Ｎの場合の回路動作を説明する。ここでは、Ｎは１０以下の自然数であるとする。
【００８４】
（１）電流セル群への入力コードが“０”の場合
１０個の電流セル全ての入力コードが“０”となり電流電圧変換回路（連続時間フィルタ）４０側に電流が流れないため、ＶＯＵＴ＝ＶＣＯＭとなる。
【００８５】
また、この時、また、バイアス電圧制御回路３０の出力電圧ＶＢＮは、１０個の電流セルの正電流源トランジスタＭＰ１の電流の合計値と１０個の電流セルの負電流源トランジスタＭＮ１の電流の合計値にミスマッチがなく、中間ノードＶＹの電位が基準電源ＶＣＯＭの電圧値と等しくなる電圧値に制御されており、この電圧値を容量Ｃ０に保持させている。
【００８６】
（２）電流セル群への入力コードが“±Ｎ”の場合
１０個の電流セルの内、Ｎ個の電流セルへの入力コードが“±１”、（１０−Ｎ）個の電流セルへの入力コードが“０”となり、ＶＯＵＴ＝ＶＣＯＭ＋Ｎ・Ｒｆ・ＩＮ、またはＶＯＵＴ＝ＶＣＯＭ−Ｎ・Ｒｆ・ＩＰとなる。
【００８７】
なおこの時、容量Ｃ０には入力コードが“０”の時に蓄えられた電荷がそのまま保持されている。これはつまり、入力コードが“＋１０”の時と入力コードが“−１０”の時で連続時間フィルタに流れる電流値の絶対値は等しくなることを意味している。
【００８８】
（第３の実施形態の効果）
図１０に（ａ）従来技術と（ｂ）本発明の第３の実施形態によるＤ／Ａ変換回路のＤ／Ａ変換特性図を示す。図１０（ａ）、（ｂ）は、横軸に入力コードを、縦軸に出力電圧値をプロットしており、Ｄ／Ａ変換回路の伝達特性を表している。図１０（ａ）は、正電流源側の電流値ＩＰと負電流源側の電流値ＩＮとの値を等しくするような制御回路を備えていない図１１に示すような従来のＤ／Ａ変換回路である。
【００８９】
図１０（ａ）の従来技術では、入力コードが“＋１０”の時と“−１０”の時で電流出力端子ＶＸから電流電圧変換回路４０に流れる電流値が異なるため線形性が悪化している。図１０（ｂ）は、図９を用いて説明した第３の実施形態のＤ／Ａ変換回路１００Ｂの伝達特性であるが、入力コードが“＋１０”の時と“−１０”の時で連続時間フィルタに流れる電流値が等しくなるように補正しているため、図１０（ａ）に比べ線形性が良くなっている。なお、図１０（ｂ）においても、入力コード（０，＋１０，−１０）以外でばらつきを持っているのは、電流セル間の相対ばらつきの影響であるが、この影響はシャフリングによってキャンセルできる。なお、シャフリングは公知技術であり、本発明とは直接の関係がないため、ここでは説明は省略する。
【００９０】
以上、説明したように、第３の実施形態によるＤ／Ａ変換回路は、複数ビットを並列に変換するＤ／Ａ変換回路においても、線形性を保つことができる。また、擬似電流セルを用いず、電流セル自体の電流源トランジスタを用いて正電流源と負電流源の電流値が等しくなるように調整するため、面積が小さく、かつ、擬似電流セルと電流セルの電流源トランジスタの特性の差によって、線形性が悪化することもないという利点を有する。
【００９１】
上記第１乃至第３の実施形態によるＤ／Ａ変換回路は、半導体基板の上に半導体装置の機能の一部又は全部として形成することができる。特に、Ｄ／Ａ変換回路を半導体基板の上に形成した場合は、擬似電流セルを用いる必要がないので、レイアウト面積を小さくすることができる。また、擬似電流セルを用いずに、電流セルの電流源トランジスタ自体を用いて正電流と負電流の絶対値が等しくなるように制御するので、擬似電流セルと電流セルとの特性のばらつきにより、線形性が損なわれることがないという利点を備える。
【００９２】
本発明の全開示（特許請求の範囲及び図面を含む）の枠内において、さらにその基本的技術思想に基づいて、実施例ないし実施例の変更・調整が可能である。また、本発明の特許請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、特許請求の範囲及び図面を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【符号の説明】
【００９３】
１０、１０−１〜１０−ｋ、２１０：電流セル
２０、２０Ａ、２３０：バイアス回路
３０：バイアス電圧制御回路
４０：電流電圧変換回路
５０、５０Ａ：制御回路
６０：バイパス回路
１００、１００Ａ、１００Ｂ、２００、３００：Ｄ／Ａ変換回路
３１０：擬似電流セル
Ｃ０、Ｃｓ：容量
ＧＮＤ：接地
ＭＰ１：正電流源トランジスタ
ＭＮ１：負電流源トランジスタ
ＭＰ２：正電流源スイッチトランジスタ
ＭＮ２：負電流源スイッチトランジスタ
ＭＰ３：正電流源側バイパススイッチトランジスタ
ＭＮ３：負電流源側バイパススイッチトランジスタ
ＯＰ１、ＯＰ２：演算増幅回路（オペアンプ）
Ｒｆ：抵抗
ＳＷ０：スイッチ
ＶＣＯＭ：基準電源
ＶＤＤ：正電圧電源
ＶＯＵＴ：（Ｄ／Ａ変換回路のアナログ電圧）出力端子
ＶＳＳ：負電圧電源
ＶＸ：電流出力端子（ノード）
ＶＹ：中間ノード
ＣＮＴ１〜ＣＮＴ５：（スイッチ）制御信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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