(57)【要約】      （修正有）【課題】ｐ−ウェルイオン注入プロセスステップにおける欠陥の存在を無力化し、半導体デバイスの製造歩留りを向上させ、デバイス単価を低下させる。【解決手段】半導体層のウェル領域１１４を画定するために、半導体層中へとドーパントタイプを導入するステップであって、ウェル領域１１４がチャネル領域１２１を含むステップと、チャネル領域１２１を除外するがウェル領域１１４と実質的に一致する多重注入領域を画定するために、ウェル領域１１４中へとドーパントタイプを導入するステップとを含む。【選択図】図１
2012134492.tif 000002
【特許請求の範囲】
【請求項１】
半導体層のウェル領域を画定するために、前記半導体層中へとドーパントタイプを導入するステップであって、前記ウェル領域がチャネル領域を含む、導入するステップと、
前記チャネル領域を除外するが前記ウェル領域と実質的に一致する多重注入領域を画定するために、前記ウェル領域中へとドーパントタイプを導入するステップと
を含む方法。
【請求項２】
前記ウェル領域中へとドーパントタイプを導入する前記ステップが、半導体層中へとドーパントタイプを導入する前記ステップに続いて前記ウェル領域中へとドーパントタイプを導入するステップを含む、請求項１記載の方法。
【請求項３】
半導体層中へとドーパントタイプを導入する前記ステップが、前記半導体層中へとｐ−型ドーパントタイプを導入するステップを含む、請求項１記載の方法。
【請求項４】
半導体層中へとドーパントタイプを導入する前記ステップおよび前記ウェル領域中へとドーパントタイプを導入する前記ステップが、前記半導体層へと導入した前記ドーパントタイプの極性と同じ極性のドーパントタイプを前記ウェル領域中へと導入するステップを含む、請求項１記載の方法。
【請求項５】
前記ウェル領域中へとドーパントタイプを導入する前記ステップが、前記半導体層中へと導入した前記ドーパントタイプのドーズ量の約０．０１倍から約１００倍の間になるドーズ量で前記ウェル領域中にドーパントタイプを導入するステップを含む、請求項１記載の方法。
【請求項６】
オーミックコンタクト領域を画定するために、前記ウェル領域の一部分中へと第２のドーパントタイプを導入するステップをさらに含む、請求項１記載の方法。
【請求項７】
前記チャネル領域を形成するために、前記ウェル領域に対して前記オーミックコンタクト領域を自己整合させるステップをさらに含む、請求項６記載の方法。
【請求項８】
ウェル領域中へとドーパントを導入する前記ステップが、前記オーミックコンタクト領域を介して前記ウェル領域中へとドーパントを導入するステップを含む、請求項６記載の方法。
【請求項９】
前記オーミックコンタクト領域を介してウェル領域中へとドーパントタイプを導入する前記ステップが、アルミニウム、ホウ素、窒素、およびリンからなる群から選択される化学種を含む前記オーミックコンタクト領域を介して前記ウェル領域中へとドーパントタイプを導入するステップを含む、請求項８記載の方法。
【請求項１０】
半導体層中へとドーパントタイプを導入する前記ステップが、アルミニウム、ホウ素、窒素、およびリンからなる群から選択される化学種を含むドーパントタイプを導入するステップを含む、請求項１記載の方法。
【請求項１１】
前記ウェル領域中へとドーパントタイプを導入する前記ステップが、アルミニウム、ホウ素、窒素、およびリンからなる群から選択される化学種を含むドーパントタイプを導入するステップを含む、請求項１記載の方法。
【請求項１２】
半導体層中へとドーパントタイプを導入する前記ステップは、前記半導体層内の前記ドーパントタイプの得られる濃度が約１×１０17／ｃｍ3までであるように、前記半導体層中へとドーパントタイプを導入するステップを含む、請求項１記載の方法。
【請求項１３】
前記ウェル領域中へとドーパントタイプを導入する前記ステップは、前記多重注入領域内の前記ドーパントタイプの得られる濃度が約１×１０17／ｃｍ3までであるように、前記ウェル領域中へとドーパントタイプを導入するステップを含む、請求項１記載の方法。
【請求項１４】
第３の領域がチャネル領域から分離するように半導体層の第３の領域を画定するために、半導体層の第１のドーパントタイプを含む第１の領域を介して、実質的に、第２のドーパントタイプを含む第２の領域の一部分および前記半導体層の前記チャネル領域中へと、第２のドーパントタイプを導入するステップ
を含む方法。
【請求項１５】
前記半導体層の第３の領域を画定するために、半導体層の第１のドーパントタイプを含む第１の領域を介して、実質的に、第２のドーパントタイプを含む第２の領域の一部分および前記半導体層のチャネル領域中へと、第２のドーパントタイプを導入する前記ステップは、前記第３の領域中へと導入する前記ドーパントタイプのドーズ量が前記第２の領域中へと導入した前記ドーパントタイプのドーズ量の約０．０１倍から約１００倍の間になる前記半導体層の第３の領域を画定するために、半導体層の第１のドーパントタイプを含む第１の領域を介して、実質的に、第２のドーパントタイプを含む第２の領域の一部分および前記半導体層のチャネル領域中へと、第２のドーパントタイプを導入するステップを含む、請求項１４記載の方法。
【請求項１６】
第１のドーパントタイプを含む第１の領域と、
前記第１の領域に隣接し第２のドーパントタイプを含む第２の領域、およびチャネル領域と、
前記チャネル領域から分離した第２のドーパントタイプを含む第３の領域であって、前記第３の領域が前記第２の領域と実質的に一致する、第３の領域と
を含む半導体層
を含む、デバイス。
【請求項１７】
前記第３の領域内の前記ドーパントタイプ濃度が、前記第２の領域内の前記ドーパントタイプ濃度の約０．０１倍から約１００倍の間になる、請求項１６記載のデバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本明細書において提示する実施形態は、一般に半導体デバイスの分野に関する。より具体的には、本明細書において提示する実施形態は、例えば、半導体デバイスの製造歩留りの向上を実現することができる方法などの半導体デバイスを製造する方法に関する。
【背景技術】
【０００２】
例えば、炭化シリコン金属酸化膜半導体電界効果型トランジスタ（ＭＯＳＦＥＴ）デバイス用の典型的な製造プロセスでは、例えば、ｐ−ウェルイオン注入プロセスステップにおける欠陥の存在は、デバイスのソース領域とドレイン領域との間の電気的短絡につながることがあり、対応するデバイスを使用不能にする。
【０００３】
その結果としてのデバイス製造歩留りの低下が、かかる製造プロセスを介して製造したデバイスのデバイス単価を増加させる一因になる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】米国特許出願公開第２０１０／０１３３６２０号明細書
【発明の概要】
【０００５】
半導体デバイスの製造歩留りの向上をもたらすことができ、それによってデバイス単価を低下させることが可能であり用途が広く簡単な方法が、それゆえ強く望まれている。
【０００６】
実施形態は、既存の半導体デバイスの製造プロセスフロー内で少なくとも欠陥の存在を無力化させることができる方法に関する。実施形態は、やはり、前記方法を介して得ることができる半導体デバイスに関する。
【０００７】
方法は、半導体層のウェル領域を画定するために、半導体層中へとドーパントタイプを導入するステップであって、ウェル領域がチャネル領域を含む、導入するステップと、チャネル領域を除外するがウェル領域と実質的に一致する多重注入領域を画定するために、ウェル領域中へとドーパントタイプを導入するステップとを含む。
【０００８】
方法は、第３の領域がチャネル領域から分離するように半導体層の第３の領域を画定するために、半導体層の第１のドーパントタイプを含む第１の領域を介して、実質的に、第２のドーパントタイプを含む第２の領域の一部分および半導体層のチャネル領域中へと、第２のドーパントタイプを導入するステップを含む。
【０００９】
デバイスは、第１のドーパントタイプを含む第１の領域と、第１の領域に隣接し第２のドーパントタイプを含む第２の領域およびチャネル領域と、チャネル領域から分離した第２のドーパントタイプを含む第３の領域であって、第３の領域が第２の領域と実質的に一致する、第３の領域とを含む半導体層を含む。
【００１０】
これらおよび他の利点および特徴は、添付した図面に関連して与えられる実施形態の下記の詳細な説明からより容易に理解されるであろう。
【図面の簡単な説明】
【００１１】
【図１】一実施形態による例示的半導体デバイス製造プロセスフローの時間とともに変化する異なるステージの図である。
【図２】一実施形態による方法の図である。
【図３】一実施形態による図２に示した方法の例示的実装形態の図である。
【図４】一実施形態による例示的実装形態の図である。
【図５】一実施形態による方法の図である。
【図６】一実施形態による例示的半導体デバイスの図である。
【発明を実施するための形態】
【００１２】
下記の説明では、実施形態の特定の態様または特徴が、ある群のうちの少なくとも１つ要素およびその組み合わせを含むまたはそれから構成されると述べる場合には常に、その態様または特徴が、その群の要素のうちのいずれかを、単独でまたはその群の他の要素のうちのいずれかとの組み合わせを含むまたはそれにより構成される場合があることが理解される。
【００１３】
下記に詳細に説明するように、本明細書において提示する実施形態は、半導体デバイス製造プロセスフロー（ＳＤＦＰＦ）から半導体デバイス歩留りの改善を得るための方法に関する。ここに提案した方法は、既存のＳＤＦＰＦ内で即座に実施を可能にすることができ、これが前記方法の産業的な利点のうちの１つを表すことができる。前記方法を介して得ることができる半導体デバイスを、やはり下記に詳細に説明する。
【００１４】
マスキング層が、ＳＤＦＰＦ中に半導体層上に具体的なプロトコルにしたがって定期的に設けられエッチング除去される。既存のＳＤＦＰＦによる半導体デバイス歩留り低下の重要な原因は、様々なマスキング層のエッチング除去中に現れる欠陥の数を十分に制御できないことである。欠陥が現れる場合がある別の状況では、半導体層上の微粒子またはさもなければ望まれない粒子の存在を含む。かかる望まれない粒子は、ＳＤＦＰＦの個々のステップから適正で望ましい結果を取得することを妨げる望まれないマスキング層として働く。それゆえ、極めて一般的には、いずれかの望まれない粒子または領域の存在は、ＳＤＦＰＦのステップの適切でない実行、半導体層の環境、あるいは偶然に引き起こされるかを問わず、欠陥を発現させ、ＳＤＦＰＦから得ることができる半導体デバイス歩留りにとって重荷となっている。
【００１５】
ＳＤＦＰＦ中にどのようにして欠陥が生じるかを説明するために、例示的なＳＤＦＰＦ１００の異なるステージの時間とともに変化する図を示している図１を考える。矢印１０１は、図示したＳＤＦＰＦのステージ間の進行を示すが、複数の矢印１０１のうちのいずれかの矢印のどちらかの側に示したステージが、ＳＤＦＰＦ１００の連続するステージでない場合があることを明確にしておく。プロセス中の半導体デバイスがＳＤＦＰＦ１００の様々なステージを通って流れるので、図１に示したプロセス中の半導体デバイスは、様々な層１０２、および１０４を含み、その層の目的は、当業者によって確かめられるはずである。特に、図１に示したプロセス中の半導体デバイスは、ｎ−ドリフト層１０６を含み、例えば、イオン注入プロセスを介して、例えば、ｐ−ウェル領域を作ることを望まれている。イオン注入プロセスの原理および技術は、当業者には知られているはずである。図１は、また部分的にエッチング除去されているマスキング層１０８を示す。特に、図１は、マスキング層１０８の一部分１１０を示し、その部分１１０は、一例では、ｎ−ドリフト層１０６の上面上の領域１１２を覆ったマスキング層の一部分を除去しようと試みた以前に行ったエッチングステップの不完全な出来栄えのために領域１１２内のｎ−ドリフト層１０６の上面上に望まれずに残っている。言い換えると、エッチングステップの終了時の望ましい結果は、ｎ−ドリフト層１０６の上面上の領域１１２を覆っているマスキング層１０８の部分が完全に除去されることである。しかしながら、当業者には認識されるはずの様々な不測の理由および多くの場合に制御できない理由のために、マスキング層１０８の一部分１１０が、エッチングステップの終了時に領域１１２内のｎ−ドリフト層１０６の上面上に残る。
【００１６】
図１は、ＳＤＦＰＦ１００中の別の１つのステージにおけるプロセス中の半導体デバイスをさらに示し、そこではｐウェル領域１１４がイオン注入プロセス１１６後にｎ−ドリフト層１０６内に作られている。明らかに、注入プロセス１１６中にマスキング層１０８の一部分１１０が存在することは、ｐウェル領域１１４中に欠陥１１８を結果として生じさせる。図１は、ＳＤＦＰＦ１００のさらに別の１つのステージにおけるプロセス中の半導体デバイスをさらに示し、そこではｎ＋領域１２０がイオン注入プロセス１２２を介してｐウェル領域１１４内に作られている。チャネル領域１２１を画定するために、ｎ＋領域１２０の物理的境界がｐウェル領域１１４の物理的境界内に実質的に含まれるように、ｎ＋領域１２０を形成すべきであることを、当業者は認識するはずである。チャネル領域１２１が示されているｎ−ドリフト層１０６の横方向断面の上面図１２３を用いて、これを図示している。ＳＤＦＰＦ１００から得られる最終の完成した半導体デバイスの満足すべき動作が、とりわけ他の要因の中で、チャネル領域１２１の表面１２４の完全性、およびチャネル領域１２１の表面近くのｐウェル領域１１４のバルク領域１２６の完全性に依存するはずであることを、当業者は気付くはずである。チャネル領域１２１の表面１２４の完全性、およびチャネル領域１２１の表面近くのｐウェル領域１１４のバルク領域１２６の完全性を損なわないように、ｐウェル領域１１４の形成ステップに続くＳＤＦＰＦのすべての製造ステップを、それゆえ実行することができる。
【００１７】
明らかに、望ましくない電気的短絡１２８が、ｎ＋領域１２０とｎ−ドリフト層１０６との間に存在する。電気的短絡１２８の存在は、ｐウェル領域１１４中の欠陥１１８の結果として生じ（すなわち、由来し）、その欠陥１１８はマスキング層１０８の一部分１１０の存在のために作られる。明らかに、電気的短絡１２８の存在は、ＳＤＦＰＦ１００から得られた最終の完成した半導体デバイスがその意図した機能を満足に動作できなくなるようにさせる可能性があり、それによってＳＤＦＰＦ１００から得られるデバイス歩留りの低下をもたらす。
【００１８】
それゆえ極めて一般的には、欠陥の生成の原因とは無関係に欠陥（例えば、タイプ１１８）の存在は、ＳＤＦＰＦから得ることができる半導体デバイス歩留りの低下をもたらすはずであり、順に、ＳＤＦＰＦから得られる動作する半導体デバイスの単価の増加をもたらす。
【００１９】
したがって一実施形態によれば、図２に表示した流れ図を介して図示した方法２００を提案し、それを介して、既存のＳＤＦＰＦ（例えば、図１に図示したＳＤＦＰＦ１００）から得ることができるデバイス歩留りの向上が可能であるように、少なくとも欠陥（例えば、タイプ１１８）の存在を、無力化させることができる。方法２００は、２０２において、半導体層のウェル領域（例えば、タイプ１１４）を画定するために、半導体層（例えば、タイプ１０６）中へとドーパントタイプを導入するステップを含むことができ、ウェル領域がチャネル領域（例えば、タイプ１２１）を含む。一実施形態では、方法２００は、２０２において、半導体層中へとｐ−型ドーパントタイプを導入するステップを含むことができる。ｐ−型ドーパントタイプの適切な例は、当業者には知られているはずである。方法２００は、２０４において、チャネル領域を除外するがウェル領域と実質的に一致する多重注入領域を画定するために、ウェル領域中へとドーパントタイプを導入するステップをさらに含むことができる。一実施形態では、方法２００は、２０２および２０４において、半導体層中へと導入したドーパントタイプの極性と同じ極性のドーパントタイプをウェル領域中へと導入するステップを含むことができる。すなわち、２０２において記載したようなドーパントタイプおよび２０４において記載したようなドーパントタイプを、両者ともｐ−型とすることができる、または両者をｎ−型とすることができる。
【００２０】
一実施形態では、方法２００は、２０２において、半導体層中のドーパントタイプの得られる濃度が約１×１０18／ｃｍ3までとなるように、半導体層中へとドーパントタイプを導入するステップを含むことができる。別の一実施形態では、方法２００は、２０４において、多重注入領域中のドーパントタイプの得られる濃度が、立方センチメートル当たり（／ｃｍ3）約１×１０18までとなるように、ウェル領域中へとドーパントタイプを導入するステップを含むことができる。
【００２１】
一実施形態では、方法２００は、２０４において、２０２において半導体層中へと導入したドーパントタイプのドーズ量の約０．０１倍から約１００倍の間になるドーズ量でウェル領域中にドーパントタイプを導入するステップの特徴を含むことができる。別の一実施形態では、方法２００は、２０４において、方法２００のステップ２０２によって半導体層中へと導入したドーパントタイプのドーズ量の約０．１倍から約１０倍の間になるドーズ量でウェル領域中にドーパントタイプを導入するステップの特徴を含むことができる。さらに別の一実施形態では、方法２００は、２０４において、方法２００のステップ２０２によって半導体層中へと導入したドーパントタイプのドーズ量の約０．１倍から約５倍の間になるドーズ量でウェル領域中にドーパントタイプを導入するステップの特徴を含むことができる。
【００２２】
一実施形態では、方法２００は、２０２において、アルミニウム、ホウ素、窒素、およびリンから成る群から選択される化学種を含むドーパントタイプを導入するステップを含むことができる。一実施形態では、方法２００は、２０４において、アルミニウム、ホウ素、窒素、およびリンから成る群から選択される化学種を含むドーパントタイプを導入するステップを含むことができる。
【００２３】
一実施形態では、方法２００は、オーミックコンタクト領域を画定するために、ウェル領域の一部分に第２のドーパントタイプを導入するステップをさらに含むことができる。オーミックコンタクト領域の非限定的な例は、ｎ＋層４１２（図４、下記の議論参照）である。一実施形態では、方法２００は、２０４において、オーミックコンタクト領域を介してウェル領域中へとドーパントを導入するステップを含むことができる。本発明のさらに別の一実施形態では、方法２００は、２０４において、アルミニウム、ホウ素、窒素、およびリンから成る群から選択される化学種を含むオーミックコンタクト領域を介してウェル領域中へとドーパントタイプを導入するステップを含むことができる。
【００２４】
図３は、方法２００の実装形態３００の一例を図示する。図３は、プロセス中の半導体デバイス３０１の一例を示す。プロセス中の半導体デバイス３０１は、炭化シリコンｎ＋層３０２およびエピタキシャル炭化シリコンｎ−ドリフト層３０４を含むことができる。炭化シリコンｎ＋層３０２およびエピタキシャル炭化シリコンｎ−ドリフト層３０４の目的は、当業者によって確認可能であるはずである。さらにその上、マスキング層３０５を、エピタキシャル炭化シリコンｎ−ドリフト層３０４の上面上に設けることができる。一実施形態によれば、エピタキシャル炭化シリコンｎ−ドリフト層３０４の上表面上に存在するマスキング層３０５によるパターンにしたがってｐウェル領域３０８を画定するために、エピタキシャル炭化シリコンｎ−ドリフト層３０４中へとドーパントタイプを導入するために、イオン注入プロセス３０６を使用する。ｐウェル領域３０８は、チャネル領域３１０を含むことができる。引き続いて（矢印３１２を用いて図示したように）、一実施形態によれば、イオン注入プロセス３１４を使用して、エピタキシャル炭化シリコンｎ−ドリフト層３０４の上表面上に存在する以前に設けたマスキング層３１８によるパターンにしたがって、チャネル領域３１０を除外するがｐウェル領域３０８と実質的に一致する多重注入領域３１６を画定するために、ｐウェル領域３０８中へとドーパントタイプを導入することができ、それにより、例示的なプロセス中の半導体デバイス３１９を得ることができる。
【００２５】
方法２００による半導体デバイスの製造中に欠陥が現れ、その欠陥がその他の点ではｐウェル領域３０８内にエピタキシャル炭化シリコンｎ−ドリフト層３０４の望ましくない延伸を実効的に生じさせるはずである場合には、例えば、タイプ１１８の欠陥を、実質的に無力にすることができる。多重注入領域３１６を画定するためにドーパントタイプを導入するｐウェル領域３０８の一部分内に欠陥が存在する場合には、欠陥は実質的に無力にされるはずである、というのは、ｐウェル領域３０８中へのドーパントタイプの（例えば、方法２００の２０４における）繰り返し行う導入が、前記ドーパントタイプで欠陥を「埋める」はずであるためである。
【００２６】
さらにその上、マスキング層３１８がイオン注入プロセス中にチャネル領域３１０をマスクするように、マスキング層３１８をエピタキシャル炭化シリコンｎ−ドリフト層３０４上に設けることができる。いずれかの特定の科学的な考察または技術的な考察によって制限されずに、注入したイオンの（実質的に方向３２０に沿った）横方向の広がりが、チャネル領域３１０中へと侵入しないように、イオン注入プロセス３１４のパラメータを調節することができることを述べる。これに関連して、チャネル領域３１０内の電気的環境および物理的環境の状態がイオン注入プロセス３１４を実行する前の状態から実質的に変化しないままであるように、多重注入領域３１６を画定することを述べる。
【００２７】
方法２００の上記の説明は、半導体層中へとドーパントタイプを導入するステップに続いてウェル領域中へとドーパントタイプを導入するステップを考えている。しかしながら、別の一実施形態では、ウェル領域中へとドーパントタイプを導入するステップを、半導体層中へとドーパントタイプを導入するステップの前に遂行することができる。
【００２８】
一実施形態では、方法２００は、チャネル４１６を形成するためにｐウェル領域４１４に対してｎ＋領域４１２を自己整合させること考える。当業者には知られているはずの方法により、自己整合を実行することができる。
【００２９】
図４は、方法２００とは矛盾しない方法の実装形態４００の一例を図示し、この方法を介して、既存のＳＤＦＰＦ（例えば、図１に図示したタイプ）から得ることができるデバイス歩留りの向上を可能にすることができるように、少なくとも欠陥（例えば、タイプ１１８）の存在をおそらく無力化させることができる。図４は、プロセス中の半導体デバイス４０２の一例を示す。プロセス中の半導体デバイス４０２は、炭化シリコンｎ＋層４０４およびエピタキシャル炭化シリコンｎ−ドリフト層４０６を含むことができる。炭化シリコンｎ＋層４０４およびエピタキシャル炭化シリコンｎ−ドリフト層４０６の目的は、当業者によって確認可能であるはずである。さらにその上、マスキング層４０８を、エピタキシャル炭化シリコンｎ−ドリフト層４０６の上面上に設けることができる。エピタキシャル炭化シリコンｎ−ドリフト層４０６は、ｐ−型ドーパントタイプを含むｐ＋領域４１０、ｎ−型ドーパントタイプを含むｎ＋領域４１２、およびｐ−型ドーパントタイプを含むｐウェル領域４１４をさらに含むことができる。ｐウェル領域４１４は、チャネル領域４１６を含む。引き続いて（矢印４１７により図示したように）、第２のｐウェル領域４２０がチャネル領域４１６から分離するように、エピタキシャル炭化シリコンｎ−ドリフト層４０６の第２のｐウェル領域４２０を画定するために、ｎ＋領域４１２を介しておよびエピタキシャル炭化シリコンｎ−ドリフト層４０６の上表面上に存在するマスキング層４０８によるパターンに実質的にしたがって、実質的にｐウェル領域４１４の一部分中へとｐ−型ドーパントタイプを導入するために、イオン注入プロセス４１８を使用することができる。さらに、イオン注入プロセス４１８中に、マスキング層４０８がチャネル領域４１６をマスクするように、マスキング層４０８をエピタキシャル炭化シリコンｎ−ドリフト層４０６上に設けることができる。何らかの特定の科学的な考察または技術的な考察によって制限されずに、（実質的に方向４２２に沿った）イオンの横方向の広がりが、チャネル領域４１６中へと侵入しないことを確実にするために、イオン注入プロセス４１８のパラメータを調節できることを述べる。これに関連して、チャネル領域４１６内の電気的環境および物理的環境の状態がイオン注入プロセス４１８を実行する前の状態から実質的に変化しないままであるように、第２のｐウェル領域４２０を画定することができることを述べる。
【００３０】
それゆえ極めて一般的には、本発明の別の一実施形態によれば、それゆえ、図５の流れ図表示を用いて図示した方法５００を提案し、この方法を介して、既存のＳＤＦＰＦ（例えば、図１に図示したタイプ）から得ることができるデバイス歩留りの向上を可能にすることができるように、少なくとも欠陥（例えば、タイプ１１８）の存在をおそらく無力化させることができる。方法５００は、５０２において、第３の領域がチャネル領域から実質的に分離するように、半導体層の第３の領域（例えば、タイプ４２０）を画定するために、半導体層（例えば、タイプ４０６）の第１のドーパントタイプを含む第１の領域（例えば、タイプ４１２）を介して、実質的に、第２のドーパントタイプを含む第２の領域（例えば、タイプ４１４）の一部分および半導体層のチャネル領域（例えば、タイプ４１６）中へと、第２のドーパントタイプを導入するステップの特徴を含むことができる。
【００３１】
欠陥が方法５００による半導体デバイスの製造中に現れ、その欠陥がその他の点では実質的にｐウェル領域４１４内にエピタキシャル炭化シリコンｎ−ドリフト層４０６の望ましくない延伸を生じさせることがあり、順にエピタキシャル炭化シリコンｎ−ドリフト層４０６とｎ＋領域４１２との間の実効的な電気的短絡（タイプ１２８）をもたらす場合には、例えば、タイプ１１８の欠陥を、下記のように実質的に無力にすることができる。欠陥がｐウェル領域４１４の例の部分内に存在し、その部分内へと実質的に方法５００にしたがって、第２のｐウェル領域４２０を画定するために、ｎ＋領域４１２を介して実質的にｐウェル領域４１４の一部分中へとドーパントタイプを導入することができる場合には、欠陥は実質的に無力にされるはずである、というのは、ｐウェル領域４１４中へのドーパントタイプの前記（実質的に方法５００による）繰り返し行う導入が、前記ドーパントタイプで欠陥をおそらく「埋める」はずであり、エピタキシャル炭化シリコンｎ−層４０６とｎ＋領域４１２との間のすべての電気的短絡をおそらく実効的に働かなくするはずであるためである。概して、方法５００の実行を組み込んだＳＤＦＰＦを介して得ることができる半導体デバイス歩留りを、方法５００の実行を組み込んでいないＳＤＦＰＦを介して得ることができる半導体デバイス歩留りよりも、第２のｐウェル領域４２０によって占められるｐウェル領域４１４の体積に実質的に関係する大きさだけ向上させるはずであることを、当業者は認識するはずである。
【００３２】
一実施形態では、方法５００は、５０２において、第３の領域中へと導入するドーパントタイプのドーズ量が第２の領域中へと導入したドーパントタイプのドーズ量の約０．０１倍から約１００倍の間になる半導体層の第３の領域を画定するために、半導体層の第１のドーパントタイプを含む第１の領域を介して、実質的に、第２のドーパントタイプを含む第２の領域の一部分および半導体層のチャネル領域中へと、第２のドーパントタイプを導入するステップを含む。
【００３３】
図６は、本明細書において開示した方法（例えば、方法２００、４００の実施形態）にしたがって製造することができる半導体デバイス６００の一例を図示する。半導体デバイス６００は、炭化シリコンｎ＋層６０２およびエピタキシャル炭化シリコンｎ−ドリフト層６０４を含むことができる。炭化シリコンｎ＋層６０２およびエピタキシャル炭化シリコンｎ−ドリフト層６０４の目的は、当業者によって確認可能であるはずである。エピタキシャル炭化シリコンｎ−ドリフト層６０４は、ｐ−型ドーパントタイプを含むｐ＋領域６０６を含むことができる。エピタキシャル炭化シリコンｎ−ドリフト層６０４は、ｎ−型ドーパントタイプを含むｎ＋領域６０８をさらに含むことができる。エピタキシャル炭化シリコンｎ−ドリフト層６０４は、ｎ＋領域６０８に隣接してｐ−型ドーパントタイプを含むｐウェル領域６１０およびチャネル領域６１２をさらに含むことができる。ｐウェル領域の境界を、参照番号６１４により挿入図６１３を利用して示している。エピタキシャル炭化シリコンｎ−ドリフト層６０４は、チャネル領域６１２から分離したｐ−型ドーパントタイプを含む第２のｐウェル領域６１６をさらに含むことができ、ここでは第２のｐウェル領域６１６がｐウェル領域と実質的に一致する。
【００３４】
極めて一般的には、本発明の実施形態は、第１のドーパントタイプを含む第１の領域（例えば、タイプ６０８）、第１の領域に隣接する第２のドーパントタイプを含む第２の領域（例えば、タイプ６１０）およびチャネル領域（例えば、タイプ６１２）、ならびにチャネル領域から分離した第２のドーパントタイプを含む第３の領域（例えば、タイプ６１４）を含む半導体層（例えば、タイプ６０４）を含むデバイス（例えば、タイプ６００）をやはり含み、ここでは、第３の領域が第２の領域と実質的に一致する。
【００３５】
本明細書中の議論に基づいて、ウェル領域および／または多重注入領域内のドーパントタイプの量が、前記ウェル領域および／または前記多重注入領域内に、半導体層を実質的に作る材料の臨界電場の実質的な大きさである大きさの電場を生成するためには不十分である場合には、例えば、方法２００を、例えば、実質的に組み込んだ方法により得られる最終の完成した半導体デバイスの性能を損なうことがあることを、当業者は認識することができる。例えば、一実施形態では、結果として、ウェル領域によって占められる領域内のおよび／または多重注入領域によって占められる領域内の得られる電場を炭化シリコンの臨界電場に近づけるために、約１．３×１０13／ｃｍ2の電荷密度をもたらすように、半導体層が実質的に炭化シリコンから作られるときには、ウェル領域によって占められる領域内のおよび／または多重注入領域によって占められる領域内のドーパントの量を、十分にすべきである。例えば、方法４００を、例えば、実質的に組み込んだ方法により得られる最終の完成した半導体デバイスの性能について、同様な議論を適用する。
【００３６】
一実施形態では、第３の領域内のドーパントタイプ濃度が、第２の領域内のドーパントタイプ濃度の約０．０１倍から約１００倍の間にあることがある。本発明の別の一実施形態では、第３の領域内のドーパントタイプ濃度が、第２の領域内のドーパントタイプ濃度の約０．１倍から約１０倍の間にあることがある。本発明のさらに別の一実施形態では、第３の領域内のドーパントタイプ濃度が、第２の領域内のドーパントタイプ濃度の約０．１倍から約５倍の間にあることがある。
【００３７】
本明細書において説明した実施形態は、特許請求の範囲中に記載した本発明の要素に対応する要素を有する組成、構造、システム、および方法の例である。この記述した説明は、当業者が特許請求の範囲中に記載した本発明の要素に同じように対応する代替要素を有する実施形態を作ることおよび使用することを可能にすることができる。本発明の範囲は、したがって、特許請求の範囲の文字通りの言葉使いから逸脱しない組成、構造、システム、および方法を含み、特許請求の範囲の文字通りの言葉使いから実質的に逸脱しない他の構造、システム、および方法をさらに含む。ある特定の特徴および実施形態だけを、本明細書中に図示し、説明してきているが、多くの修正および変更を、関連技術における当業者には思い付くことができる。別記の特許請求の範囲は、すべてのかかる修正および変更をカバーする。
【００３８】
新規かつ特許証により保護されることが望まれる請求する内容は、特許請求の範囲に記載される。
【符号の説明】
【００３９】
１００  半導体デバイス製造プロセスフロー（ＳＤＦＰＦ）
１０２  層
１０４  層
１０６  ｎ−ドリフト層
１０８  マスキング層
１１０  マスキング層の一部分
１１２  ｎ−ドリフト層の上面上の領域
１１４  ｐウェル領域
１１６  イオン注入プロセス
１１８  欠陥
１２０  ｎ＋領域
１２１  チャネル領域
１２２  イオン注入プロセス
１２３  ｎ−ドリフト層の横方向断面の上面図
１２４  チャネル領域の表面
１２６  ｐウェル領域のバルク領域
１２８  電気的短絡
２００  方法
３００  方法の実装形態
３０１  プロセス中の半導体デバイス
３０２  炭化シリコンｎ＋層
３０４  エピタキシャル炭化シリコンｎ−ドリフト層
３０５  マスキング層
３０６  イオン注入プロセス
３０８  ｐウェル領域
３１０  チャネル領域
３１４  イオン注入プロセス
３１６  多重注入領域
３１８  マスキング層
３１９  プロセス中の半導体デバイス
４００  方法の実装形態
４０２  プロセス中の半導体デバイス
４０４  炭化シリコンｎ＋層
４０６  エピタキシャル炭化シリコンｎ−ドリフト層
４０８  マスキング層
４１０  ｐ＋領域
４１２  ｎ＋領域
４１４  ｐウェル領域
４１６  チャネル領域
４１８  イオン注入プロセス
５００  方法
６００  半導体デバイス
６０２  炭化シリコンｎ＋層
６０４  エピタキシャル炭化シリコンｎ−ドリフト層
６０６  ｐ＋領域
６０８  ｎ＋領域
６１０  ｐウェル領域
６１２  チャネル領域
６１３  挿入図
６１４  ｐウェル領域の境界
６１６  第２のｐウェル領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【外国語明細書】
2012134492000001.pdf