(57)【要約】【課題】下部電極、上部電極およびそれらの間の絶縁膜により構成される容量素子の下部電極および上部電極間の耐圧を向上させる。【解決手段】上部電極ＴＥならびに上部電極ＴＥのそれぞれの側壁の側壁酸化膜９およびサイドウォール１０と下部電極ＢＥとの間にＯＮＯ膜ＩＦを連続的に形成し、また、上部電極ＴＥの側壁に、側壁酸化膜９を介して真性半導体膜からなるサイドウォール１０を形成することにより、下部電極ＢＥおよび上部電極ＴＥ間にリーク電流が発生することを防ぐ。【選択図】図１
2012099530.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上の第１領域に形成された下部電極と、
前記下部電極上に形成された第１絶縁膜と、
前記第１絶縁膜の直上に形成された上部電極と、
前記第１絶縁膜の直上であって前記上部電極の側壁に第２絶縁膜を介して形成された真性半導体膜と、
を有する容量素子を含むことを特徴とする半導体装置。
【請求項２】
前記半導体基板上の第２領域に不揮発性メモリを有する半導体装置であって、
前記不揮発性メモリは、
前記第２領域に形成された底部電位障壁膜と、前記底部電位障壁膜上に形成された電荷蓄積膜と、前記電荷蓄積膜上に形成された上部電位障壁膜とを含む積層膜である第３絶縁膜と、
前記第３絶縁膜の直上に形成されたゲート電極と、
前記第３絶縁膜の直上であって前記ゲート電極の側壁に前記第２絶縁膜を介して形成された前記真性半導体膜と、
前記真性半導体膜の側壁であって前記第２絶縁膜と接する側壁の反対側の側壁に形成された絶縁体からなるサイドウォールと、
前記ゲート電極の両側の前記半導体基板の上面に形成されたソース・ドレイン領域と、
を有し、
前記真性半導体膜は前記不揮発性メモリのゲートとして機能せず、
前記第１絶縁膜は前記第３絶縁膜と同層の膜であり、前記底部電位障壁膜、前記電荷蓄積膜および前記上部電位障壁膜が順に積層された積層膜であることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記半導体基板上の第２領域に不揮発性メモリを有する半導体装置であって、
前記不揮発性メモリは、
前記第２領域に形成された底部電位障壁膜と、前記底部電位障壁膜上に形成された電荷蓄積膜と、前記電荷蓄積膜上に形成された上部電位障壁膜とを含む積層膜である第３絶縁膜と、
前記第３絶縁膜の直上に形成されたゲート電極と、
前記第３絶縁膜の直上であって前記ゲート電極の側壁に前記第２絶縁膜を介して形成された前記真性半導体膜と、
前記真性半導体膜の側壁であって前記第２絶縁膜と接する側壁の反対側の側壁に形成された絶縁体からなるサイドウォールと、
前記ゲート電極および前記真性半導体膜とを含む構造体の両側の前記半導体基板の上面に形成されたソース・ドレイン領域と、
を有し、
前記ゲート電極および前記真性半導体膜は前記ゲート電極上および前記真性半導体膜上に形成されたシリサイド層を介して電気的に接続され、
前記真性半導体膜は前記不揮発性メモリのゲートとして機能し、
前記第１絶縁膜は前記第３絶縁膜と同層の膜であり、前記底部電位障壁膜、前記電荷蓄積膜および前記上部電位障壁膜が順に積層された積層膜であることを特徴とする請求項１記載の半導体装置。
【請求項４】
前記上部電極、前記下部電極および前記真性半導体膜はそれぞれポリシリコン膜からなることを特徴とする請求項１記載の半導体装置。
【請求項５】
半導体基板上の第１領域に形成された容量素子および第２領域に形成された不揮発性メモリを有する半導体装置であって、
前記容量素子は、
前記第１領域に形成された下部電極と、
前記下部電極上に形成された第１絶縁膜と、
前記第１絶縁膜の直上に形成された上部電極と、
前記第１絶縁膜の直上であって前記上部電極の側壁に第２絶縁膜を介して形成された第４絶縁膜と、
前記第４絶縁膜の側壁であって前記第２絶縁膜と接する側壁の反対側の側壁に形成された絶縁膜からなる第１サイドウォールと、
を有し、
前記不揮発性メモリは、
前記第２領域に形成された底部電位障壁膜と、前記底部電位障壁膜上に形成された電荷蓄積膜と、前記電荷蓄積膜上に形成された上部電位障壁膜とを含む積層膜である第３絶縁膜と、
前記第３絶縁膜の直上に形成されたゲート電極と、
前記第３絶縁膜の直上であって前記ゲート電極の側壁に前記第２絶縁膜を介して形成された前記第４絶縁膜と、
前記第４絶縁膜の側壁であって前記第２絶縁膜と接する側壁の反対側の側壁に形成された絶縁膜からなる第２サイドウォールと、
前記ゲート電極の両側の前記半導体基板の上面に形成されたソース・ドレイン領域と、
を有し、
前記第１サイドウォールおよび第２サイドウォールは同層の膜からなり、前記半導体基板の主面に沿う方向において同じ幅を有していることを特徴とする半導体装置。
【請求項６】
半導体基板上の第１領域に形成された容量素子および第２領域に形成された電界効果トランジスタを有する半導体装置であって、
前記容量素子は、
前記第１領域に形成された下部電極と、
前記下部電極上に形成された底部電位障壁膜と、前記底部電位障壁膜上に形成された電荷蓄積膜と、前記電荷蓄積膜上に形成された上部電位障壁膜とを含む積層膜である第１絶縁膜と、
前記第１絶縁膜の直上に形成された上部電極と、
前記第１絶縁膜の直上であって前記上部電極の側壁に第２絶縁膜を介して形成された第１サイドウォールと、
前記第１サイドウォールの側壁であって前記第２絶縁膜と接する側壁の反対側の側壁に形成された絶縁膜からなる第２サイドウォールと、
を有し、
前記電界効果トランジスタは、
前記第２領域に形成された第５絶縁膜と、
前記第５絶縁膜上に形成されたゲート電極と、
前記ゲート電極の側壁に形成された第３サイドウォールと、
前記ゲート電極の両側の前記半導体基板の上面に形成されたソース・ドレイン領域と、
を有し、
前記第２サイドウォールおよび前記第３サイドウォールは同層の膜からなり、前記半導体基板の主面に沿う方向において同じ幅を有していることを特徴とする半導体装置。
【請求項７】
前記第１サイドウォールは真性半導体膜であるポリシリコン膜からなることを特徴とする請求項６記載の半導体装置。
【請求項８】
前記第１サイドウォールは酸化シリコン膜または窒化シリコン膜を主に含む絶縁膜からなることを特徴とする請求項６記載の半導体装置。
【請求項９】
半導体基板の主面の第１領域に形成された容量素子を有する半導体装置の製造方法であって、
（ａ）前記第１領域の前記半導体基板上に第１絶縁膜を介して第１導電膜を形成する工程と、
（ｂ）前記第１導電膜を加工して前記第１導電膜からなる下部電極を前記第１領域に形成する工程と、
（ｃ）前記下部電極上に第２絶縁膜を形成する工程と、
（ｄ）前記半導体基板の主面の全面上に第２導電膜を形成する工程と、
（ｅ）前記第１領域の前記第２導電膜を加工して前記第２導電膜からなる上部電極を前記下部電極の直上に形成する工程と、
（ｆ）前記半導体基板を熱処理して前記上部電極の側壁に側壁酸化膜を形成する工程と、
（ｇ）前記半導体基板の主面の全面上に真性半導体膜を形成した後、前記真性半導体膜を加工することにより、前記下部電極の直上であって前記上部電極の側壁に前記側壁酸化膜を介して前記真性半導体膜からなる第１サイドウォールを形成する工程と、
（ｈ）前記上部電極、前記側壁酸化膜、前記第１サイドウォールをマスクとして、露出している前記第２絶縁膜を除去し、前記下部電極、前記第２絶縁膜、前記上部電極および前記第１サイドウォールを有する前記容量素子を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項１０】
前記半導体基板上の第２領域に不揮発性メモリを有する半導体装置の製造方法であって、
前記（ｂ）工程では、前記第２領域の前記第１導電膜を除去し、
前記（ｃ）工程では、前記第１領域の前記下部電極上および前記第２領域の前記半導体基板上に、底部電位障壁膜、電荷蓄積膜および上部電位障壁膜を順次形成し、前記底部電位障壁膜、前記電荷蓄積膜および前記上部電位障壁膜からなる前記第２絶縁膜を形成し、
前記（ｅ）工程では、前記第２領域の前記第２絶縁膜上の前記第２導電膜を加工してゲート電極を形成し、
前記（ｅ）工程の後であって前記（ｆ）工程の前に、前記第２領域の前記半導体基板の主面に不純物を導入し、前記ゲート電極の両側の前記半導体基板の主面に半導体領域を形成し、
前記（ｇ）工程では、前記第２領域の前記真性半導体膜を加工することにより、前記ゲート電極の側壁に前記側壁酸化膜を介して前記真性半導体膜からなる前記第１サイドウォールを形成し、
前記（ｈ）工程では、前記第２領域の前記ゲート電極、前記側壁酸化膜および前記第１サイドウォールをマスクとして、露出している前記第２絶縁膜を除去し、
さらに、
（ｉ１）前記（ｈ）工程の後、前記第１サイドウォールの側壁であって前記側壁酸化膜に接する側壁の反対の側壁に絶縁膜からなる第２サイドウォールを形成する工程と、
（ｊ１）前記第２領域の前記ゲート電極、前記側壁酸化膜、前記第１サイドウォールおよび前記第２サイドウォールをマスクとして前記第２領域の前記半導体基板の主面に前記半導体領域と同じ導電型の不純物を前記半導体領域よりも高濃度で導入し、前記半導体基板の主面に拡散層を形成することで、前記第２絶縁膜、前記上部電極、前記第１サイドウォール、前記半導体領域および前記拡散層を有する前記不揮発性メモリを形成する工程と、
を有し、
前記第１サイドウォールは前記不揮発性メモリのゲートとして機能しないことを特徴とする請求項９記載の半導体装置の製造方法。
【請求項１１】
前記（ｊ１）工程では、前記第１領域の前記第１サイドウォールをフォトレジスト膜で覆った状態で前記第２領域に不純物を導入し、前記拡散層を形成することを特徴とする請求項１０記載の半導体装置の製造方法。
【請求項１２】
前記上部電極、前記下部電極および前記第１サイドウォールはポリシリコン膜からなることを特徴とする請求項１０記載の半導体装置の製造方法。
【請求項１３】
第２領域に不揮発性メモリを有する半導体装置の製造方法であって、
前記（ｂ）工程では、前記第２領域の前記第１導電膜を除去し、
前記（ｃ）工程では、前記第１領域の前記下部電極上および前記第２領域の前記半導体基板上に、底部電位障壁膜、電荷蓄積膜および上部電位障壁膜を順次形成し、前記底部電位障壁膜、前記電荷蓄積膜および前記上部電位障壁膜からなる前記第２絶縁膜を形成し、
前記（ｅ）工程では、前記第２領域の前記第２絶縁膜上の前記第２導電膜を加工してゲート電極を形成し、
前記（ｇ）工程では、前記第２領域の前記真性半導体膜を加工することにより、前記ゲート電極の側壁に前記側壁酸化膜を介して前記真性半導体膜からなる前記第１サイドウォールを形成し、
前記（ｈ）工程では、前記第２領域の前記ゲート電極、前記側壁酸化膜および前記第１サイドウォールをマスクとして、露出している前記第２絶縁膜を除去し、
さらに、
（ｈ２）前記（ｈ）工程の後、前記ゲート電極および前記第１サイドウォールをマスクとして前記第２領域の前記半導体基板の主面に不純物を導入し、前記ゲート電極および前記第１サイドウォールからなる構造体の両側の前記半導体基板の主面に半導体領域を形成し、
（ｉ２）前記（ｈ２）工程の後、前記第１サイドウォールの側壁であって前記側壁酸化膜に接する側壁の反対側の側壁に絶縁膜からなる第２サイドウォールを形成する工程と、
（ｊ２）前記第２領域の前記ゲート電極、前記側壁酸化膜、前記第１サイドウォールおよび前記第２サイドウォールをマスクとして前記第２領域の前記半導体基板の主面に前記半導体領域と同じ導電型の不純物を前記半導体領域よりも高濃度で導入し、前記半導体基板の主面に拡散層を形成することで、前記第２絶縁膜、前記上部電極、前記第１サイドウォール、前記半導体領域および前記拡散層を有する前記不揮発性メモリを形成する工程と、
（ｋ２）前記拡散層、前記第１サイドウォール、前記ゲート電極および前記上部電極のそれぞれの上部にシリサイド層を形成し、前記シリサイド層を介して前記第２領域の前記第１サイドウォールと前記ゲート電極とを電気的に接続する工程と、
を有し、
前記第１サイドウォールは前記不揮発性メモリのゲートとして機能することを特徴とする請求項９記載の半導体装置の製造方法。
【請求項１４】
半導体基板の主面の第１領域に形成された容量素子と、前記半導体基板の主面の第２領域に形成された不揮発性メモリとを有する半導体装置の製造方法であって、
（ａ）前記第１領域および前記第２領域の前記半導体基板上に第１絶縁膜を介して第１導電膜を形成する工程と、
（ｂ）前記第１導電膜を加工して前記第１導電膜からなる下部電極を前記第１領域に形成し、前記第２領域の前記第１導電膜を除去する工程と、
（ｃ）前記第２領域の半導体基板上および前記第１領域の前記下部電極上に、電位障壁膜、電荷蓄積膜および電位障壁膜を順次形成し、電位障壁膜、電荷蓄積膜および電位障壁膜からなる第２絶縁膜を形成する工程と、
（ｄ）前記第１領域および前記第２領域の前記第２絶縁膜上に第２導電膜を形成する工程と、
（ｅ）前記第１領域の前記第２導電膜を加工して前記第２導電膜からなる上部電極を前記下部電極の直上に形成し、前記第２領域の前記第２導電膜を加工してゲート電極を形成する工程と、
（ｆ）前記第２領域の前記半導体基板の主面に不純物を導入し、前記ゲート電極の両側の前記半導体基板の主面に半導体領域を形成する工程と、
（ｇ）前記半導体基板の主面の全面上に第３絶縁膜を形成した後、前記第３絶縁膜を加工することにより、前記下部電極の直上であって前記上部電極の側壁に前記第３絶縁膜からなる第１サイドウォールを形成し、前記ゲート電極の側壁に前記第３絶縁膜からなる第１サイドウォールを形成する工程と、
（ｈ）前記上部電極、前記ゲート電極および前記第１サイドウォールをマスクとして、露出している前記第２絶縁膜を除去し、前記下部電極、前記第２絶縁膜、前記上部電極および前記第１サイドウォールを有する前記容量素子を形成する工程と、
（ｉ）前記（ｈ）工程の後、前記第１サイドウォールの側壁であって前記上部電極または前記ゲート電極に接する側壁の反対側の側壁に絶縁膜からなる第２サイドウォールを形成する工程と、
（ｊ）前記第２領域の前記ゲート電極、前記第１サイドウォールおよび前記第２サイドウォールをマスクとして前記第２領域の前記半導体基板の主面に前記半導体領域と同じ導電型の不純物を前記半導体領域よりも高濃度で導入し、前記半導体基板の主面に拡散層を形成することで、前記第２絶縁膜、前記上部電極、前記第１サイドウォール、前記半導体領域および前記拡散層を有する前記不揮発性メモリを形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項１５】
半導体基板の主面の第１領域に形成された容量素子と、前記半導体基板の主面の第２領域に形成された電界効果トランジスタとを有する半導体装置の製造方法であって、
（ａ）前記第１領域および前記第２領域の前記半導体基板上に第１絶縁膜を介して第１導電膜を形成する工程と、
（ｂ）前記第１領域の前記第１導電膜を加工し、前記第１導電膜からなる下部電極を形成し、前記第２領域に前記第１導電膜を残す工程と、
（ｃ）前記半導体基板の主面の全面上に、電位障壁膜、電荷蓄積膜および電位障壁膜を順次形成し、電位障壁膜、電荷蓄積膜および電位障壁膜からなる第２絶縁膜を形成する工程と、
（ｄ）前記半導体基板の主面の全面上に第２導電膜を形成する工程と、
（ｅ）前記第１領域の前記第２導電膜を加工して前記第２導電膜からなる上部電極を前記下部電極の直上に形成し、前記第２領域の前記第２導電膜を除去する工程と、
（ｆ）前記半導体基板を熱処理して前記上部電極の側壁に側壁酸化膜を形成する工程と、
（ｇ）前記半導体基板の主面の全面上に膜を形成した後、前記膜を加工することにより、前記下部電極の直上であって前記上部電極の側壁に前記側壁酸化膜を介して前記膜からなる第１サイドウォールを形成する工程と、
（ｈ）前記上部電極、前記側壁酸化膜、前記第１サイドウォールをマスクとして、露出している前記第２絶縁膜を除去し、前記下部電極、前記第２絶縁膜、前記上部電極および前記第１サイドウォールを有する前記容量素子を形成し、前記第２領域の前記第２絶縁膜を除去する工程と、
（ｉ）前記第１領域をフォトレジスト膜で覆った状態で前記第２領域の前記第１導電膜を加工することにより、前記第１導電膜からなるゲート電極を形成する工程と、
（ｊ）前記第１領域をフォトレジスト膜で覆った状態で前記ゲート電極をマスクとして前記第２領域の前記半導体基板の主面に不純物を導入し、前記ゲート電極の両側の前記半導体基板の主面に半導体領域を形成する工程と、
（ｋ）前記半導体基板の主面の全面上に絶縁膜を形成し、前記絶縁膜を加工することにより、前記第１サイドウォールの側壁であって前記側壁酸化膜に接する側壁の反対側の側壁および前記ゲート電極の側壁のそれぞれに前記絶縁膜からなる第２サイドウォールを形成する工程と、
（ｌ）前記第１領域をフォトレジスト膜で覆った状態で前記第２領域の前記ゲート電極および前記第２サイドウォールをマスクとして前記第２領域の前記半導体基板の主面に前記半導体領域と同じ導電型の不純物を前記半導体領域よりも高濃度で導入し、前記半導体基板の主面に拡散層を形成することで、前記ゲート電極、前記半導体領域および前記拡散層を有する前記電界効果トランジスタを形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項１６】
前記第１サイドウォールは真性半導体膜であるポリシリコン膜からなることを特徴とする請求項１５記載の半導体装置の製造方法。
【請求項１７】
前記第１サイドウォールは酸化シリコン膜または窒化シリコン膜を主に含む絶縁膜からなることを特徴とする請求項１５記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、特に、多結晶シリコン膜／絶縁膜／多結晶シリコン膜から構成される容量（以下、単に「ＰＩＰ容量」という）素子を備えた半導体装置およびその製造方法に適用して有効な技術に関するものである。
【背景技術】
【０００２】
同一の半導体基板の主面に形成されたＭＩＳ（Metal Insulator Semiconductor）トランジスタ、容量素子および抵抗素子を備えた半導体装置は、自動車分野、電化製品分野などの様々な分野に適用されている。半導体基板の主面に形成される容量素子には、ＭＩＳ（Metal Insulator Semiconductor）容量、ＭＩＭ（Metal Insulator Metal）容量、およびＰＩＰ（polysilicon Insulator polysilicon）容量がある。
【０００３】
ＰＩＰ容量は、ＭＩＳ容量およびＭＩＭ容量と比較して極性による容量変化が少なく、安定した容量である。また、ＰＩＰ容量は、その電極端子を、ＭＩＳトランジスタのゲート電極を構成する多結晶シリコン膜と同一工程で形成された多結晶シリコン膜で構成すれば、工程の増加を抑えて形成することができる。
【０００４】
特許文献１（特開２００４−２００５０４号公報）には、半導体基板の素子分離領域上に順に形成された下部電極、誘電体膜および上部電極により構成される容量素子を有し、前記誘電体膜が２層の酸化シリコン膜および前記２層の酸化シリコン膜の間の窒化シリコン膜により構成されている半導体装置を形成することが記載されている。ここでは、前記誘電体膜を構成する窒化シリコン膜およびその下部の酸化シリコン膜を、前記上部電極の幅よりも広い幅で形成し、前記上部電極の端部よりも外側に前記誘電体膜の一部を延在させることが記載されている。ただし、特許文献１では、上部電極の側壁に形成されるサイドウォール（スペーサー）は前記半導体基板上に形成される電界効果トランジスタのエクステンション領域形成用のサイドウォールと同一工程で形成される絶縁膜であり、その部材は酸化シリコン膜などからなるものとしている。
【０００５】
特許文献２（特開２００３−２５８１０８号公報）には、半導体基板上に下部電極、誘電体膜、上部電極を順に積層したＭＩＭ型構造の静電容量素子を有する半導体装置の製造工程において、上部電極のエッジ直下の誘電体膜をエッチングダメージから保護するため、上部電極の側壁にサイドウォールを形成した後に露出している前記誘電体膜除去することが記載されている。ここでは、誘電体膜を等方性エッチングにより除去する際にサイドエッチが起こった場合、ＭＩＭ型容量の容量値が減少し、または容量値がばらつくことを問題視しているが、誘電体膜がサイドエッチされることによる容量素子の耐圧の変化についての記載はない。また、誘電体膜を上部電極のエッジからサイドウォールの幅の分だけ外側に広がるように形成することが記載されているが、サイドウォールの部材にはＳｉＮ膜を用いることが記載されており、サイドウォールをポリシリコン膜により形成することについては記載も示唆もされていない。また、上部電極の側壁のサイドウォールが、前記半導体基板上に形成される電界効果トランジスタのエクステンション領域形成用のサイドウォールと同一工程で形成される絶縁膜であるのか、あるいは前記エクステンション領域形成用のサイドウォールとは別工程で形成される絶縁膜であるのかについての記載はない。また、前記半導体基板上にＭＯＮＯＳ（Metal Oxide Nitride Oxide Semiconductor）型のメモリセル（以下単に「ＭＯＮＯＳメモリ」という）などの不揮発性記憶素子を形成する旨の記載もない。
【０００６】
特許文献３（特開平９−８２４５号公報）には、半導体基板上に順に形成され、Ｐｔ膜からなる下電極、容量絶縁膜およびＰｔ膜からなる上電極を備えた容量素子について記載されている。ここでは、容量絶縁膜の端部が上電極の端部より外側に形成されるようなレジストマスクを用いて容量絶縁膜を加工することにより、容量絶縁膜の加工時のドライエッチングにより容量絶縁膜の端部に発生するダメージを受けていない領域の容量絶縁膜のみを使用した容量素子を形成することが記載されている。なお、上電極および下電極の部材にはＰｔ（白金）などの金属膜または導電性酸化膜を用いることが記載されており、半導体膜を用いることは記載も示唆もされていない。また、上電極および下電極のそれぞれの側壁を含む表面はシリコン酸化膜からなる保護膜により覆われており、上電極および下電極のそれぞれの側壁に半導体膜が形成される旨の記載はない。また、前記半導体基板上にＭＯＮＯＳメモリなどの不揮発性記憶素子を形成する旨の記載もない。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００４−２００５０４号公報
【特許文献２】特開２００３−２５８１０８号公報
【特許文献３】特開平９−８２４５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
半導体基板上に順に成膜した第１多結晶シリコン膜からなる下部電極、容量絶縁膜、第２多結晶シリコン膜からなる上部電極の３層を含むＰＩＰ容量素子を形成する場合、半導体基板の主面上に形成された第１多結晶シリコン膜上に容量絶縁膜および第２多結晶シリコン膜を形成した後、同一のフォトレジスト膜をマスクとして第２多結晶シリコン膜および容量絶縁膜を加工する方法が考えられる。容量絶縁膜は例えば絶縁膜として酸化シリコン膜、窒化シリコン膜および酸化シリコン膜を順に積層した構造を有するＯＮＯ（oxide-nitride-oxide）膜であり、容量絶縁膜を除去する際は、下部電極、容量絶縁膜または上部電極などの他の領域または他の素子などがダメージを受けることを防ぐため、例えば熱リン酸（Ｈ２ＰＯ４）などを用いたウェットエッチングを用いる。このときのエッチングにより、容量絶縁膜は上部電極の端部よりも内側にオーバーエッチされ、容量絶縁膜の端部が容量絶縁膜の中央部に向かって上部電極の端部よりも後退する形となる。
【０００９】
ここで比較例として、前記加工によって上部電極を形成した後に、上部電極の側壁に例えば酸化シリコン膜、窒化シリコン膜、酸化シリコン膜を順に積層した絶縁膜からなるサイドウォールを形成したＰＩＰ容量素子の断面図を図１４を用いて示す。
【００１０】
図１４に示すように、半導体基板ＳＢ上には、容量素子ＰＣｇを構成する絶縁膜３ａ、下部電極ＢＥ、容量絶縁膜であるＯＮＯ膜ＩＦｇおよび上部電極ＴＥが順に形成されている。半導体基板ＳＢの主面に沿う方向では、ＯＮＯ膜ＩＦｇの幅は上部電極ＴＥの幅よりも狭く、上部電極ＴＥの端部はＯＮＯ膜ＩＦｇの端部よりも外側に位置している。上部電極ＴＥおよび下部電極ＢＥの側壁には酸化シリコン膜１２、窒化シリコン膜１３および酸化シリコン膜１４を順に形成した積層構造を有するサイドウォールＳＷが形成されており、上部電極ＴＥの側壁に形成されたサイドウォールＳＷの最下層の酸化シリコン膜１２は、ＯＮＯ膜ＩＦｇの端部よりも外側に形成されたひさし状の上部電極ＴＥの端部の直下の下部電極ＢＥとの間に入り込んで形成されている。
【００１１】
すなわち、上部電極ＴＥと下部電極ＢＥとの間にはＯＮＯ膜ＩＦｇが形成されているが、上部電極ＴＥの端部の近傍においては、上部電極ＴＥと下部電極ＢＥとの間にＯＮＯ膜ＩＦｇが形成されておらず、代わりに酸化シリコン膜１２が形成されている。このようなＰＩＰ容量素子を動作させた場合、ＯＮＯ膜ＩＦｇが形成されていない上部電極ＴＥ端部では、上部電極ＴＥと下部電極ＢＥとの間の耐圧が低下し、上部電極ＴＥおよび下部電極ＢＥ間にリーク電流が流れやすくなる問題がある。
【００１２】
本発明の目的は、容量素子の耐圧を向上させ、半導体装置の信頼性を向上させることにある。
【００１３】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１４】
本願において開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１５】
本発明の好ましい一実施の形態である半導体装置は、
半導体基板上の第１領域に形成された下部電極と、
前記下部電極上に形成された第１絶縁膜と、
前記第１絶縁膜の直上に形成された上部電極と、
前記第１絶縁膜の直上であって前記上部電極の側壁に第２絶縁膜を介して形成された真性半導体膜と、
を有するものである。
【００１６】
また、本発明の好ましい一実施の形態である半導体装置の製造方法は、
半導体基板の主面の第１領域に形成された容量素子を有する半導体装置の製造方法であって、
（ａ）前記第１領域の前記半導体基板上に第１絶縁膜を介して第１導電膜を形成する工程と、
（ｂ）前記第１導電膜を加工して前記第１導電膜からなる下部電極を前記第１領域に形成する工程と、
（ｃ）前記下部電極上に第２絶縁膜を形成する工程と、
（ｄ）前記半導体基板の主面の全面上に第２導電膜を形成する工程と、
（ｅ）前記第１領域の前記第２導電膜を加工して前記第２導電膜からなる上部電極を前記下部電極の直上に形成する工程と、
（ｆ）前記半導体基板を熱処理して前記上部電極の側壁に側壁酸化膜を形成する工程と、
（ｇ）前記半導体基板の主面の全面上に真性半導体膜を形成した後、前記真性半導体膜を加工することにより、前記下部電極の直上であって前記上部電極の側壁に前記側壁酸化膜を介して前記真性半導体膜からなる第１サイドウォールを形成する工程と、
（ｈ）前記上部電極、前記側壁酸化膜、前記第１サイドウォールをマスクとして、露出している前記第２絶縁膜を除去し、前記下部電極、前記第２絶縁膜、前記上部電極および前記第１サイドウォールを有する前記容量素子を形成する工程と、
を有するものである。
【発明の効果】
【００１７】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１８】
上記した本発明の好ましい一実施の形態によれば、容量素子の耐圧を向上させることができる。
【図面の簡単な説明】
【００１９】
【図１】本発明の実施の形態１である半導体装置の断面図である。
【図２】本発明の実施の形態１である半導体装置の製造方法を示す断面図である。（ａ）は製造工程中の本実施の形態１である半導体装置の断面図である。（ｂ）は図２（ａ）に続く半導体装置の製造方法を示す断面図である。
【図３】本発明の実施の形態１である半導体装置の製造方法を示す断面図である。（ａ）は図２（ｂ）に続く半導体装置の製造方法を示す断面図である。（ｂ）は図３（ａ）に続く半導体装置の製造方法を示す断面図である。
【図４】本発明の実施の形態１である半導体装置の製造方法を示す断面図である。（ａ）は図３（ｂ）に続く半導体装置の製造方法を示す断面図である。（ｂ）は図４（ａ）に続く半導体装置の製造方法を示す断面図である。
【図５】本発明の実施の形態１である半導体装置の製造方法を示す断面図である。（ａ）は図４（ｂ）に続く半導体装置の製造方法を示す断面図である。（ｂ）は図５（ａ）に続く半導体装置の製造方法を示す断面図である。
【図６】本発明の実施の形態１である半導体装置の製造方法を示す断面図である。（ａ）は図５（ｂ）に続く半導体装置の製造方法を示す断面図である。（ｂ）は図６（ａ）に続く半導体装置の製造方法を示す断面図である。
【図７】図６（ｂ）に続く半導体装置の製造方法を示す断面図である。
【図８】図７に続く半導体装置の製造方法を示す断面図である。
【図９】図８に続く半導体装置の製造方法を示す断面図である。
【図１０】本発明の実施の形態２である半導体装置の断面図である。
【図１１】本発明の実施の形態２である半導体装置の製造方法を示す断面図である。（ａ）は製造工程中の本実施の形態２である半導体装置の製造方法を示す断面図である。（ｂ）は図１１（ａ）に続く半導体装置の製造方法を示す断面図である。
【図１２】本発明の実施の形態３である半導体装置の断面図である。
【図１３】製造工程中の本実施の形態３である半導体装置の断面図である。
【図１４】比較例である半導体装置の断面図である。
【発明を実施するための形態】
【００２０】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なときを除き、同一または同様な部分の説明を原則として繰り返さない。
【００２１】
（実施の形態１）
本発明の実施の形態による半導体装置の一例を図１を用いて説明する。図１は半導体基板ＳＢ上に、不揮発性記憶素子であるＭＯＮＯＳメモリＭｎ、容量素子であるＰＩＰ容量素子ＰＣおよび電界効果トランジスタであるＭＩＳトランジスタ（ＭＩＳＦＥＴ（MIS Field Effect Transistor））Ｔｎを有する半導体装置の一部を示す断面図である。図１では、図の左から順にＭＯＮＯＳメモリＭｎ、ＰＩＰ容量素子ＰＣおよびＭＩＳトランジスタＴｎを示している。ここでは、ＭＯＮＯＳメモリＭｎおよびＭＩＳトランジスタＴｎはｎチャネル型のトランジスタであるものとする。ＭＩＳトランジスタＴｎは、ＭＯＮＯＳメモリＭｎを動作させるための周辺回路を構成し、ＭＯＮＯＳメモリＭｎよりも低い電圧で駆動する素子である。
【００２２】
図１に示すように、本実施の形態の半導体装置は半導体基板ＳＢを有し、半導体基板ＳＢ上にはＭＯＮＯＳメモリＭｎ、ＰＩＰ容量素子ＰＣおよびＭＩＳトランジスタＴｎが形成されている。半導体基板ＳＢの上面には、ＭＯＮＯＳメモリＭｎ、ＰＩＰ容量素子ＰＣおよびＭＩＳトランジスタＴｎのそれぞれの素子を分けるように溝（図示しない）が形成され、溝内には、例えば主に酸化シリコン膜からなる素子分離領域（図示しない）が形成されている。例えばｐ型の単結晶シリコンからなる半導体基板ＳＢの上面には、ｐ型の不純物（例えばＢ（ホウ素））が比較的低い濃度で導入されたｐ−型の半導体領域であるウエル２が形成されており、ＭＯＮＯＳメモリＭｎおよびＭＩＳトランジスタＴｎのそれぞれの下部の半導体基板ＳＢの上面には、ウエル２よりも浅い領域に、ｐ型の不純物（例えばＢ（ホウ素））が比較的低い濃度で導入されたチャネル領域（図示しない）が形成されている。
【００２３】
ＭＯＮＯＳメモリＭｎは、電位障壁膜であり、例えば酸化シリコン膜からなるボトム酸化膜５およびトップ酸化膜７と、ボトム酸化膜５およびトップ酸化膜７との間に介在する電荷蓄積膜である窒化シリコン膜６とからなる積層膜であるＯＮＯ膜ＩＦを有しており、ＯＮＯ膜上には、ポリシリコン膜からなるゲート電極ＣＧおよびその両側の側壁に形成された側壁酸化膜９およびサイドウォール１０が形成されている。ここでは、側壁酸化膜９は酸化シリコン膜からなり、サイドウォール１０は側壁酸化膜９を介してゲート電極ＣＧの側壁に形成されている。サイドウォール１０は半導体基板ＳＢ上にＯＮＯ膜ＩＦを介して形成されているが、半導体基板ＳＢの主面に沿う方向のサイドウォール１０の端部であって側壁酸化膜９と接している端部の反対側の端部の直下にはＯＮＯ膜ＩＦが形成されていない。つまり、ゲート電極ＣＧのゲート長方向のゲート電極ＣＧ、側壁酸化膜９およびサイドウォール１０の合計の幅は、ゲート電極ＣＧの下部のＯＮＯ膜ＩＦの同方向の幅よりも広い。なお、図では側壁酸化膜９およびトップ酸化膜７を区別して示しているが、実際には同じ酸化シリコン膜からなり一体となっている膜である。
【００２４】
ゲート電極ＣＧの両側の側壁には、側壁酸化膜９およびサイドウォール１０を介してサイドウォールＳＷが形成されている。サイドウォールＳＷは、半導体基板ＳＢ側から順に酸化シリコン膜１２、窒化シリコン膜１３および酸化シリコン膜１４を積層した積層膜により構成されている。すなわち、サイドウォール１０の側壁には、サイドウォール１０の側壁に接する酸化シリコン膜１２を介して窒化シリコン膜１３および酸化シリコン膜１４が順に形成されている。
【００２５】
上述したように、ゲート長方向のサイドウォール１０の端部は、同方向のＯＮＯ膜ＩＦの端部よりも外側に張り出したひさし形状になっているため、サイドウォール１０の端部の直下にはＯＮＯ膜ＩＦが形成されておらず、代わりにサイドウォールＳＷを構成する酸化シリコン膜１２がひさし形状のサイドウォール１０の端部の下部に入り込んで形成されている。すなわち、サイドウォール１０の端部では、半導体基板ＳＢの主面に対して垂直な方向において、サイドウォール１０と半導体基板ＳＢとの間に酸化シリコン膜１２が介在している領域がある。
【００２６】
サイドウォール１０、ＳＷの下部の半導体基板ＳＢの上面には、ｎ型の不純物（例えばＰ（リン））が比較的低い濃度で導入されたｎ−型の半導体着領域であるエクステンション領域１５が形成されている。また、ゲート電極ＣＧのゲート長方向の外側の領域であって、サイドウォールＳＷおよびエクステンション領域１５よりも外側の半導体基板ＳＢの上面には、ｎ型の不純物（例えばＰ（リン））がエクステンション領域１５よりも高い濃度で導入されたｎ＋型の半導体着領域である拡散層１６が形成されている。拡散層１６はエクステンション領域よりも深い接合深さで形成されており、エクステンション領域１５および拡散層１６はＭＯＮＯＳメモリＭｎのソース・ドレイン領域を構成し、前記ソース・ドレイン領域は、不純物濃度が高い低抵抗な拡散層１６と、拡散層１６よりも不純物濃度が低く高抵抗なエクステンション領域１５とを含むＬＤＤ（Lightly Doped Drain）構造を構成している。
【００２７】
また、ＰＩＰ容量素子ＰＣは、半導体基板ＳＢ上に絶縁膜３ａを介して形成された下部電極ＢＥと、下部電極ＢＥが形成上にＯＮＯ膜ＩＦを介して形成された上部電極ＴＥを有している。上部電極ＴＥはＭＯＮＯＳメモリＭｎのゲート電極ＣＧを構成するポリシリコン膜と同層のポリシリコン膜からなる膜であるが、下部電極ＢＥおよび上部電極ＴＥは半導体基板ＳＢの主面に沿う方向においてゲート電極ＣＧよりも広い幅を有している。なお、同方向の下部電極ＢＥの幅は上部電極ＴＥの幅よりも狭く、上部電極ＴＥの両側の端部は下部電極ＢＥの直上に形成されている。
【００２８】
下部電極ＢＥの両側の側壁には、ＯＮＯ膜ＩＦを介してサイドウォール１０が形成されている。下部電極ＢＥの側壁のＯＮＯ膜ＩＦおよびサイドウォール１０は、ＭＯＮＯＳメモリＭｎのＯＮＯ膜ＩＦおよびサイドウォール１０のそれぞれと同じ部材からなるが、下部電極ＢＥの側壁のＯＮＯ膜ＩＦは半導体基板ＳＢの主面および下部電極ＢＥの側壁に沿ってＬ字型に連続して形成されている。つまり、下部電極ＢＥの側壁のサイドウォール１０の下部には、半導体基板ＳＢの上面との間にＯＮＯ膜ＩＦが介在している。半導体基板ＳＢの主面に沿う方向において、下部電極ＢＥの側壁のサイドウォール１０の端部であって下部電極ＢＥの反対側の端部は、ＭＯＮＯＳメモリＭｎのサイドウォール１０と同様に、下部に形成されたＯＮＯ膜ＩＦの同方向の端部よりも外側に張り出したひさし形状を有している。また、ＭＯＮＯＳメモリＭｎと同様に、下部電極ＢＥの側壁のサイドウォール１０の外側の側壁にはサイドウォールＳＷが形成され、サイドウォール１０の外側の端部の下部にはＯＮＯ膜ＩＦではなくサイドウォールＳＷを構成する酸化シリコン膜１２が形成されている。なお、上部電極ＴＥと下部電極ＢＥとの間のＯＮＯ膜ＩＦを構成するトップ酸化膜７の膜厚は、サイドウォール１０と下部電極ＢＥとの間のＯＮＯ膜ＩＦを構成するトップ酸化膜７の膜厚とほぼ同一である。
【００２９】
下部電極ＢＥ上のＯＮＯ膜ＩＦはＭＯＮＯＳメモリＭｎのＯＮＯ膜ＩＦと同様に、ボトム酸化膜５、窒化シリコン膜６およびトップ酸化膜７からなる積層構造を有している。上部電極ＴＥの側壁には、ＭＯＮＯＳメモリＭｎと同様に側壁酸化膜９を介してサイドウォール１０が形成されており、サイドウォール１０、側壁酸化膜９および上部電極ＴＥは、下部電極ＢＥ上に形成されたＯＮＯ膜ＩＦ上に形成されている。ただし、半導体基板ＳＢの主面に沿う方向において、上部電極ＴＥの側壁のサイドウォール１０の端部であって側壁酸化膜９と接する端部の反対側の端部は、ＭＯＮＯＳメモリＭｎのサイドウォール１０と同様に、下部に形成されたＯＮＯ膜ＩＦの同方向の端部よりも外側に張り出したひさし形状を有している。また、ＭＯＮＯＳメモリＭｎと同様に、上部電極ＴＥの側壁のサイドウォール１０の外側の側壁にはサイドウォールＳＷが形成され、サイドウォール１０の外側の端部の下部にはＯＮＯ膜ＩＦではなくサイドウォールＳＷを構成する酸化シリコン膜１２が形成されている。
【００３０】
このように、本実施の形態では、下部電極ＢＥと上部電極ＴＥとの間のＯＮＯ膜ＩＦは、半導体基板ＳＢの主面に沿う方向の幅が上部電極ＴＥの同方向の幅よりも広く、同方向の上部電極ＴＥの端部よりも外側に延在して形成されている。言い換えれば、ＯＮＯ膜ＩＦの直上に上部電極ＴＥの側壁（エッジ部分）が形成されており、上部電極ＴＥの側壁の直下にＯＮＯ膜ＩＦが形成されていない領域はない。
【００３１】
また、ＭＩＳトランジスタＴｎは、半導体基板ＳＢ上に、絶縁膜３ａと同層の膜であるゲート絶縁膜３を介して形成されたポリシリコン膜からなるゲート電極Ｇ１と、ゲート電極Ｇ１の両側の半導体基板ＳＢの上面に形成されたエクステンション領域１７および拡散層１８を有している。エクステンション領域１７はｎ型の不純物（例えばＰ（リン））が比較的薄い濃度で導入された半導体領域であり、拡散層１８はｎ型の不純物（例えばＰ（リン））がエクステンション領域１７よりも濃い濃度で導入された半導体領域である。拡散層１８は、ゲート電極Ｇ１の直下のウエル２に対し、エクステンション領域１７よりも外側に形成されており、またエクステンション領域１７よりも深い接合深さで形成されている。エクステンション領域１７および拡散層１８はＭＩＳトランジスタＴｎのソース・ドレイン領域を構成している。また、ゲート電極Ｇ１の側壁には側壁酸化膜９、ＯＮＯ膜ＩＦまたはサイドウォール１０は形成されておらず、サイドウォールＳＷが形成されている。
【００３２】
サイドウォールＳＷは周辺ＭＩＳであるＭＩＳトランジスタＴｎのエクステンション領域１７の幅を規定して形成することを目的として形成されており、半導体基板ＳＢの主面に沿う方向において、半導体基板ＳＢの上面のエクステンション領域１７の幅は、半導体基板ＳＢの上面に接しているサイドウォールＳＷの幅とほぼ同様となる。また、同方向におけるＭＯＮＯＳメモリＭｎのエクステンション領域１５の幅は、側壁酸化膜９、サイドウォール１０およびサイドウォールＳＷの合計の幅とほぼ同様となる。
【００３３】
拡散層１６、１８、ゲート電極ＣＧ、Ｇ１、上部電極ＴＥおよび下部電極ＢＥのそれぞれの上面にはシリサイド層１９が形成されている。ただし、下部電極ＢＥ上のシリサイド層１９は、ＯＮＯ膜ＩＦおよびサイドウォールＳＷに覆われていない下部電極ＢＥの上面にのみ形成されている。また、シリサイド層１９はゲート電極ＣＧ、上部電極ＴＥの端部および下部電極ＢＥのそれぞれの側壁に形成されたサイドウォール１０の上面であってサイドウォールＳＷから露出している領域にも形成されている。
【００３４】
サイドウォール１０とゲート電極ＣＧとの間およびサイドウォール１０と上部電極ＴＥとの間のそれぞれの側壁酸化膜９の幅は極小さく、例えば１〜２ｎｍ程度である。このため、ゲート電極ＣＧ上のシリサイド層１９とゲート電極ＣＧの側壁のサイドウォール１０の上部のシリサイド層１９とは接続されて一体となっており、導電性のあるシリサイド層１９を介してゲート電極ＣＧおよびサイドウォール１０の上部は電気的に接続されている。同様に、上部電極ＴＥ上のシリサイド層１９と上部電極ＴＥの側壁のサイドウォール１０の上部のシリサイド層１９とは接続されて一体となっており、導電性のあるシリサイド層１９を介して上部電極ＴＥおよびサイドウォール１０の上部は電気的に接続されている。
【００３５】
なお、下部電極ＢＥ上のシリサイド層１９と下部電極ＢＥの側壁のサイドウォール１０上のシリサイド層１９とは、ここでは分離して電気的に接続されていないものとするが、接続して一体となっていても構わない。
【００３６】
シリサイド層１９、側壁酸化膜９、サイドウォール１０、ＳＷおよび素子分離領域（図示しない）を含む半導体基板ＳＢの主面上には、例えば窒化シリコン膜からなるストッパ絶縁膜２０と、例えば酸化シリコン膜などからなる層間絶縁膜２１が順に形成されている。ストッパ絶縁膜２０および層間絶縁膜２１には、層間絶縁膜２１の上面から各シリサイド層１９の上面に達するコンタクトホール２２が形成され、それぞれのコンタクトホール２２内には導電膜からなるコンタクトプラグ２３が形成されている。なお、図１ではゲート電極ＣＧ、Ｇ１および上部電極ＴＥのそれぞれの上部にコンタクトホール２２およびコンタクトプラグ２３が形成されている領域は示していない。
【００３７】
層間絶縁膜２１上にはストッパ絶縁膜２４を介して層間絶縁膜２５が形成されており、ストッパ絶縁膜２４および層間絶縁膜２５には、層間絶縁膜２５の上面からコンタクトプラグ２３の上面に達する配線溝２６が形成され、配線溝２６内には、導体膜からなる金属配線２７が形成されている。
【００３８】
コンタクトプラグ２３は、コンタクトホール２２の内壁および底部に形成されたバリア導体膜（図示しない）を介して形成された接続部材であり、ＭＯＮＯＳメモリＭｎおよびＭＩＳトランジスタＴｎのそれぞれのソース・ドレイン領域ならびに上部電極ＴＥおよび下部電極ＢＥと、金属配線２７とをそれぞれ電気的に接続している。コンタクトプラグ２３は例えばタングステンなどからなり、その側壁および底部に形成されたバリア導体膜は、例えば窒化チタンなどからなる。なお、図示していない領域において、ゲート電極ＣＧ、Ｇ１および上部電極ＴＥは、それぞれの上部に形成されたシリサイド層１９およびコンタクトプラグ２３を介して金属配線（図示しない）と電気的に接続されている。
【００３９】
ストッパ絶縁膜２０は例えば窒化シリコン膜からなり、コンタクトホール２２を形成する際にエッチングストッパ膜として働く。また、層間絶縁膜２１、２５は例えば酸化シリコン膜またはＳｉＯＣ膜などの絶縁膜からなる。ストッパ絶縁膜２４は例えば窒化シリコン膜からなり、配線溝２６を形成する際にエッチングストッパ膜として働く。
【００４０】
金属配線２７は、ＭＯＮＯＳメモリＭｎ、ＭＩＳトランジスタＴｎおよびＰＩＰ容量素子ＰＣに所定の電位を供給する配線であり、周知のダマシンプロセスによって形成されている。金属配線２７は、配線溝２６の内壁および底部に形成されたバリア導体膜と、前記バリア導体膜を介して配線溝２６内に充填された金属膜からなる。前記バリア導体膜は例えばＴａ（タンタル）とＴａＮ（窒化タンタル）との積層膜からなり、前記金属膜は、主にＣｕ（銅）からなる膜である。前記バリア導体膜は、前記金属膜内の金属元素が層間絶縁膜２５内などに拡散することを防ぐ目的で設けられている。なお、バリア導体膜の部材としては、タンタルの他に、チタン（Ｔｉ）、ルテニウム（Ｒｕ）、マンガン（Ｍｎ）またはそれらの化合物などを用いてもよい。
【００４１】
なお、金属配線２７は、ダマシン構造に限られず、アルミニウムを主体とした導体膜をパターニングして形成される配線構造としてもよい。
【００４２】
シリサイド層１９は、拡散層１６、１８とコンタクトプラグ２３との間に介在することで拡散層１６、１８とコンタクトプラグ２３との接触抵抗を低減する働きを有する。シリサイド層１９は金属とシリコンとの反応層であり、その材料としては、例えばニッケルシリサイド、コバルトシリサイド、プラチナシリサイドまたはチタンシリサイドなどを用いることができる。
【００４３】
図１に示すサイドウォール１０はいずれも同一工程で形成された同層の膜からなり、同様に、サイドウォールＳＷはいずれも同一工程で形成された同層の膜からなる。本実施の形態では、ゲート電極ＣＧ、Ｇ１、上部電極ＴＥおよび下部電極ＢＥには、それぞれｎ型の不純物（例えばＰ（リン））が導入されているものとする。サイドウォール１０は元々不純物が殆ど導入されていない真性半導体として形成されているが、ゲート電極ＣＧおよび上部電極ＴＥの側壁のサイドウォール１０には、薄い側壁酸化膜９を介してゲート電極ＣＧおよび上部電極ＴＥから少量のｎ型の不純物（例えばＰ（リン））がそれぞれ拡散している。
【００４４】
このとき、ゲート電極ＣＧおよび上部電極ＴＥのそれぞれの側壁のサイドウォール１０の端部であって側壁酸化膜９との界面の近傍のサイドウォール１０内の不純物濃度は、サイドウォール１０の反対側の端部の近傍のサイドウォール１０内の不純物濃度よりも高くなっており、側壁酸化膜９側の端部から反対側の端部にかけて不純物（例えばＰ（リン））の濃度が薄くなるように不純物が分布している。つまり、サイドウォール１０の端部であって側壁酸化膜９側の端部の反対側の端部は、ほとんど不純物を含まない真性半導体となっている。
【００４５】
また、半導体基板ＳＢ上にｎ型の不純物（例えばＰ（リン））をイオン注入して拡散層１６を形成する際、ゲート電極ＣＧの側壁のサイドウォール１０はマスクとして働くため、ＭＯＮＯＳメモリＭｎのサイドウォール１０の上部にはｎ型の不純物が導入されているが、それでもサイドウォール１０の、特にサイドウォール１０の端部であって側壁酸化膜９側の端部の反対側の端部は、ほとんど不純物を含まない真性半導体となっている。サイドウォール１０は元々真性半導体であり、ゲート電極ＣＧに比べて導電性が低い半導体膜であるが、ゲート電極ＣＧからの拡散および拡散層１６を形成する際のイオン注入により、サイドウォール１０の上部およびゲート電極ＣＧ側の端部にはｎ型の不純物（例えばＰ（リン））が低い濃度で導入されている。また、ゲート電極ＣＧと、ゲート電極ＣＧの側壁のサイドウォール１０とは、それぞれの上部に形成されたシリサイド層１９を介して電気的に接続されているため、サイドウォール１０はＭＯＮＯＳメモリＭｎの弱いゲート電極として機能するものと考えられる。
【００４６】
ここで、ＭＯＮＯＳメモリＭｎは、ゲート電極ＣＧの下部の電荷蓄積層である窒化シリコン膜６内に電子を出し入れすることにより情報の書込および消去を行うことができる。電子の出し入れの方法には２通りあり、窒化シリコン膜６の下面全面にトンネル電流で電子を出し入れすることにより書込・消去を行なう方法と、ホットキャリアを用いてドレイン領域を構成するエクステンション領域１５の近傍の窒化シリコン膜６端部に電子を入れて書込を行い、エクステンション領域１５の端部で発生するホットホールによって消去を行う方法とがある。トンネル電流を用いる方法は、書き換え回数を多くすることができ、高い信頼性が確保することができる一方で、ホットキャリアを用いる方法の場合、書込・消去の動作電圧を低くでき、かつ高速にすることができる。
【００４７】
また、ＰＩＰ容量素子ＰＣは下部電極ＢＥと上部電極ＴＥとの間にＯＮＯ膜ＩＦなどの誘電体膜またはその他の絶縁膜を形成することにより、上部電極ＴＥまたは下部電極ＢＥ内に電荷を保持するキャパシターとして機能する容量素子である。
【００４８】
また、ＭＩＳトランジスタＴｎは、ＭＯＮＯＳメモリＭｎを動作させるための周辺回路（ロジック）を構成し、例えば複数形成されたＭＯＮＯＳメモリＭｎを選択する働きを有する電界効果トランジスタである。
【００４９】
次に、比較例を用いて本実施の形態の半導体装置の効果を説明する。
【００５０】
図１４に、比較例としてＰＩＰ容量素子を有する半導体装置の断面図を示す。図１４に示すように、半導体基板ＳＢ上には、ＰＩＰ容量素子ＰＣｇを構成する絶縁膜３ａ、下部電極ＢＥ、容量絶縁膜であるＯＮＯ膜ＩＦｇおよび上部電極ＴＥが順に形成されている。下部電極ＢＥおよび上部電極ＴＥのそれぞれの上面にはシリサイド層１９が形成されている。なお、図をわかりやすくするため、図１４ではシリサイド層１９より上部に形成されたコンタクトプラグ、層間絶縁膜および金属配線などの図示を省略している。
【００５１】
半導体基板ＳＢの主面に沿う方向では、ＯＮＯ膜ＩＦｇの幅は上部電極ＴＥの幅よりも狭く、上部電極ＴＥの端部はＯＮＯ膜ＩＦｇの端部よりも外側に位置している。上部電極ＴＥおよび下部電極ＢＥのそれぞれの側壁には酸化シリコン膜１２、窒化シリコン膜１３および酸化シリコン膜１４を順に形成した積層構造を有するサイドウォールＳＷが形成されており、上部電極ＴＥの側壁に形成されたサイドウォールＳＷの最下層の酸化シリコン膜１２は、ＯＮＯ膜ＩＦｇの端部よりも外側に形成されたひさし状の上部電極ＴＥの端部の直下の下部電極ＢＥとの間に入り込んで形成されている。
【００５２】
なお、酸化シリコン膜１２は、熱処理により形成された側壁酸化膜およびＣＶＤ（Chemical Vapor Deposition：化学的気相成長）法で形成されたＴＥＯＳ（Tetra Ethyl Ortho Silicate）膜などからなる。
【００５３】
すなわち、上部電極ＴＥと下部電極ＢＥとの間にはＯＮＯ膜ＩＦｇが形成されているが、上部電極ＴＥの端部の近傍においては、上部電極ＴＥと下部電極ＢＥとの間にＯＮＯ膜ＩＦｇが形成されておらず、代わりに酸化シリコン膜１２が形成されている。ＯＮＯ膜ＩＦｇに比べて酸化シリコン膜１２の絶縁性は低いため、このようなＰＩＰ容量素子を動作させた場合、ＯＮＯ膜ＩＦｇが形成されていない上部電極ＴＥ端部では、上部電極ＴＥと下部電極ＢＥとの間の耐圧が低下し、上部電極ＴＥおよび下部電極ＢＥ間にリーク電流が流れやすくなる問題がある。図１４には、矢印でリーク電流の流れる経路を示している。
【００５４】
上記の問題は、ＯＮＯ膜ＩＦｇが上部電極ＴＥの端部よりも外側に延在して形成されず、上部電極ＴＥの端部とＯＮＯ膜ＩＦｇの端部とを揃えて形成しようとするために起こる。比較例の半導体装置の製造工程では、まず半導体基板ＳＢ上に加工された絶縁膜３ａおよび下部電極ＢＥを形成した後、半導体基板ＳＢの主面上の全面にＯＮＯ膜ＩＦｇおよびポリシリコン膜をＣＶＤ法および熱酸化法などにより形成した後、フォトリソグラフィ技術およびエッチングにより、同一のフォトレジスト膜をマスクとして前記ポリシリコン膜およびＯＮＯ膜ＩＦｇを加工し、前記ポリシリコン膜からなる上部電極ＴＥを形成し、その下部にＯＮＯ膜を残す。
【００５５】
このとき、前記ポリシリコン膜の加工は異方性エッチングを用いて行うが、ＯＮＯ膜ＩＦｇの加工は熱リン酸（Ｈ２ＰＯ４）などを用いたウェットエッチングにより行うため、ＯＮＯ膜ＩＦｇは上部電極ＴＥの端部よりも内側にオーバーエッチされ、ＯＮＯ膜ＩＦｇの端部がＯＮＯ膜ＩＦｇの中央部に向かって上部電極ＴＥの端部よりも後退する形となる。すなわち、実際には、上部電極ＴＥおよびＯＮＯ膜ＩＦｇのそれぞれの側壁は同一の面に揃わず、上部電極ＴＥの端部がひさし形状になることにより、上部電極ＴＥの形成後に形成される上部電極ＴＥのサイドウォールＳＷを構成する酸化シリコン膜１２が、後退したＯＮＯ膜ＩＦによって形成されたひさし形状の上部電極ＴＥの端部の下部の空間を埋めるように形成される。
【００５６】
このような構造を有するＰＩＰ容量素子ＰＣｇでは、上部電極ＴＥと下部電極ＢＥとの間に形成された酸化シリコン膜１２を介して上部電極ＴＥと下部電極ＢＥとの間にリーク電流が流れやすくなるため、上部電極ＴＥと下部電極ＢＥとの間の耐圧が低下し、半導体装置の信頼性が低下する問題がある。
【００５７】
そこで、本発明者は、図１に示すように、上部電極ＴＥと下部電極ＢＥとの間に酸化シリコン膜１２を介在させず、ＯＮＯ膜ＩＦを比較例の半導体装置に比べて外側に延在するように形成し、上部電極ＴＥの側壁の直下にもＯＮＯ膜ＩＦが配置されている半導体装置を検討した。
【００５８】
図１に示すように、本実施の形態の半導体装置では、上部電極ＴＥの両側の側壁の一方側壁のサイドウォール１０の下部からもう一方の側壁のサイドウォール１０の下部にかけてＯＮＯ膜ＩＦを連続的に形成させているため、上部電極ＴＥの下面と下部電極ＢＥとの間には、サイドウォールＳＷを構成する酸化シリコン膜１２が形成されていない。これにより、酸化シリコン膜１２よりも絶縁性が高いＯＮＯ膜ＩＦを上部電極ＴＥの直下の全ての領域に形成することで、図１４に示した比較例の半導体装置に比べて、上部電極ＴＥと下部電極ＢＥとの間の耐圧を高めることができる。
【００５９】
このとき、上述したように上部電極ＴＥの側壁のサイドウォール１０には、薄い側壁酸化膜９を介して上部電極ＴＥ内からｎ型の不純物（例えばＰ（リン））が拡散していることが考えられる。しかし、サイドウォール１０の端部であって側壁酸化膜９と接する端部の反対側の端部はほとんど不純物が導入されていない真性半導体であるため、サイドウォール１０の端部の直下にＯＮＯ膜ＩＦが形成されておらず、代わりに酸化シリコン膜１２が形成されていたとしても、酸化シリコン膜１２およびサイドウォール１０を介して上部電極ＴＥと下部電極ＢＥとの間にリーク電流が流れることを防ぐことができる。これは、例えばサイドウォール１０が上部電極ＴＥと同じような不純物濃度を有する半導体膜であった場合にくらべ、不純物濃度が低い真性半導体であるサイドウォール１０には強い電界が発生しないためである。
【００６０】
このことはＭＯＮＯＳメモリＭｎにおいても同様であり、ＭＯＮＯＳメモリＭｎのサイドウォール１０は弱いゲート電極として機能することが考えられる。しかし、サイドウォール１０の端部であって側壁酸化膜９と接する端部の反対側の端部はほとんど不純物が導入されていない真性半導体である。このため、サイドウォール１０の端部の直下にＯＮＯ膜ＩＦが形成されておらず、代わりに酸化シリコン膜１２が形成されていたとしても、酸化シリコン膜１２およびサイドウォール１０を介してゲート電極ＣＧと拡散層１６およびエクステンション領域１５からなるソース・ドレイン領域との間にリーク電流が流れることを防ぐことができる。
【００６１】
なお、後述するように、本実施の形態の半導体装置では、ＭＯＮＯＳメモリＭｎを構成するＯＮＯ膜ＩＦとＰＩＰ容量素子ＰＣを構成するＯＮＯ膜ＩＦとを同層の膜により形成することで製造工程を簡略化している。ただし、ＭＯＮＯＳメモリＭｎのゲート絶縁膜であるＯＮＯ膜ＩＦとＰＩＰ容量素子ＰＣの上部電極ＴＥと下部電極ＢＥとの間の絶縁膜とを別々に形成する場合は、ＰＩＰ容量素子ＰＣの上部電極ＴＥと下部電極ＢＥとの間の絶縁膜はＯＮＯ膜ＩＦに限らず誘電体膜（例えば窒化シリコン膜など）またはその他の絶縁膜により形成しても構わない。
【００６２】
次に、本実施の形態の半導体装置の製造方法について、図２〜図９を用いて説明する。図２（ａ）、図２（ｂ）、図３（ａ）、図３（ｂ）、図４（ａ）、図４（ｂ）、図５（ａ）、図５（ｂ）、図６（ａ）、図６（ｂ）、図７、図８および図９はＭＯＮＯＳメモリ、ＰＩＰ容量素子およびＭＩＳトランジスタを同一基板上に形成する場合の半導体装置の製造方法を示す断面図である。なお、図２〜図９では、左から順にＭＯＮＯＳメモリを形成する領域（ＭＯＮＯＳメモリ形成領域１Ａ）、ＰＩＰ容量素子を形成する領域（ＰＩＰ容量素子形成領域１Ｂ）およびＭＩＳトランジスタを形成する領域（ＭＩＳトランジスタ形成領域１Ｃ）を示している。
【００６３】
まず、図２（ａ）に示すように、例えば１〜１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコンなどからなる半導体基板（半導体ウエハ）ＳＢを準備する。続いて、ＭＯＮＯＳメモリ形成領域１ＡとＰＩＰ容量素子形成領域１Ｂとの間およびＰＩＰ容量素子形成領域１ＢとＭＩＳトランジスタ形成領域１Ｃとの間のそれぞれの半導体基板ＳＢの主面に素子分離層（図示しない）を形成する。素子分離層は酸化シリコンなどの絶縁体からなり、例えばＳＴＩ（Shallow Trench Isolation）法またはＬＯＣＯＳ（Local Oxidization of Silicon）法などにより形成される。例えば、半導体基板ＳＢに形成された溝（図示しない）に埋め込まれた絶縁膜により、素子分離層を形成することができる。
【００６４】
次に、半導体基板ＳＢの主面のＭＯＮＯＳメモリ形成領域１Ａ、ＰＩＰ容量素子形成領域１ＢおよびＭＩＳトランジスタ形成領域１Ｃに、ｐ−型のウエル２をそれぞれ形成する。このとき、ウエル２は、半導体基板ＳＢの上面に例えばホウ素（Ｂ）などのｐ型の不純物をイオン注入することなどによって形成される。なお、ＭＯＮＯＳメモリ形成領域１Ａ、ＰＩＰ容量素子形成領域１ＢおよびＭＩＳトランジスタ形成領域１Ｃのウエル２はそれぞれフォトリソグラフィ技術を用いて別工程により不純物を打ち分け、異なる不純物濃度とすることができる。
【００６５】
また、ウエル２を形成するためのイオン注入を行う前に、半導体基板ＳＢの上面にスルー膜として酸化シリコン膜（図示しない）を形成しておくことが望ましい。前記酸化シリコン膜は例えば熱酸化法、ＩＳＳＧ（In-Situ Steam Generation）酸化処理法またはＣＶＤ法により形成される絶縁膜であり、ウエル２を形成する際のイオン注入により半導体基板ＳＢがダメージを負うことを防ぐ働きを有する。この場合、前記イオン注入工程の後に前記酸化シリコン膜をウェットエッチングにより除去する。
【００６６】
次に、図２（ｂ）に示すように、半導体基板ＳＢ上に、例えば熱酸化法により酸化シリコンからなる絶縁膜３ａを形成した後、ＣＶＤ法などにより、絶縁膜３ａ上にポリシリコン膜４を形成（堆積）する。続いて、フォトリソグラフィ技術により、ＰＩＰ容量素子形成領域１Ｂのポリシリコン膜４のみにイオン注入によりｎ型の不純物（例えばＰ（リン））を導入する。このとき、ＭＯＮＯＳメモリ形成領域１ＡおよびＭＩＳトランジスタ形成領域１Ｃのポリシリコン膜４はフォトレジスト膜で覆い、ｎ型の不純物が導入されないようにする。
【００６７】
次に、図３（ａ）に示すように、フォトリソグラフィ技術を用いたエッチングにより、ＭＯＮＯＳメモリ形成領域１Ａのポリシリコン膜４および絶縁膜３ａならびにＰＩＰ容量素子形成領域１Ｂの一部のポリシリコン膜４および絶縁膜３ａを除去する。このとき、ＭＩＳトランジスタ形成領域１Ｃのポリシリコン膜４および絶縁膜３ａは加工しない。これにより、ＰＩＰ容量素子形成領域１Ｂには、ポリシリコン膜４からなる下部電極ＢＥが形成される。
【００６８】
続いて、ＭＯＮＯＳメモリ形成領域１Ａの半導体基板ＳＢの主面に、イオン注入によりｎ型の不純物（例えばＰ（リン））を比較的低い濃度で注入することで、ｎ−型のチャネル領域（図示しない）を形成する。チャネル領域を形成することにより、後の工程でＭＯＮＯＳメモリ形成領域１Ａに形成されてるＭＯＮＯＳメモリＭｎのしきい値電圧を調整することができる。
【００６９】
次に、図３（ｂ）に示すように、半導体基板ＳＢの主面上の全面に酸化シリコン膜からなるボトム酸化膜５、窒化シリコン膜６、酸化シリコン膜からなるトップ酸化膜７およびポリシリコン膜８を順次形成する。ボトム酸化膜５およびトップ酸化膜７は例えば熱酸化法により形成し、窒化シリコン膜６およびポリシリコン膜８は例えばＣＶＤ法により形成する。続いて、ポリシリコン膜８にｎ型の不純物（例えばＰ（リン））をイオン注入により導入する。
【００７０】
これにより、下部電極ＢＥの上面および側壁はボトム酸化膜５、窒化シリコン膜６およびトップ酸化膜７からなるＯＮＯ膜ＩＦにより覆われ、ＯＮＯ膜ＩＦ上にはポリシリコン膜８が形成される。なお、ボトム酸化膜５およびトップ酸化膜７は、熱酸化法に限らずＣＶＤ法などにより形成しても構わない。また、ポリシリコン膜８にｎ型の不純物（例えばＰ（リン））をイオン注入する際は、フォトリソグラフィ技術を用いてＭＯＮＯＳメモリ形成領域１ＡとＰＩＰ容量素子形成領域１Ｂとに別工程でイオン注入を行い、ポリシリコン膜８の不純物濃度をＭＯＮＯＳメモリ形成領域１ＡとＰＩＰ容量素子形成領域１Ｂとで異なる濃度としてもよい。
【００７１】
次に、図４（ａ）に示すように、フォトリソグラフィ技術を用いた異方性エッチングにより、ＭＩＳトランジスタ形成領域１Ｃのポリシリコン膜８を除去し、同一工程でＭＯＮＯＳメモリ形成領域１ＡおよびＰＩＰ容量素子形成領域１Ｂのポリシリコン膜８をそれぞれ一部除去する。このエッチング工程ではＰＩＰ容量素子形成領域１Ｂの下部電極ＢＥの直上のポリシリコン膜８のみを残す。これにより、ＭＯＮＯＳメモリ形成領域１Ａにはポリシリコン膜８からなるゲート電極ＣＧが半導体基板ＳＢの主面上にＯＮＯ膜ＩＦを介して形成され、ＰＩＰ容量素子形成領域１Ｂにはポリシリコン膜８からなる上部電極ＴＥが形成される。
【００７２】
このとき、下部電極ＢＥの下部のＯＮＯ膜ＩＦは除去しないが、実際にはポリシリコン膜８を除去する異方性エッチングにより、トップ酸化膜７の上面が１〜２ｎｍ程度除去されることが考えられる。
【００７３】
また、半導体基板ＳＢの主面に沿う方向の上部電極ＴＥの幅は、同方向の下部電極ＢＥの幅よりも狭くなるように加工され、同方向の上部電極ＴＥの端部は、同方向の下部電極ＢＥの端部よりも外側に形成されず、上部電極ＴＥは平面的にＰＩＰ容量素子形成領域１Ｂのポリシリコン膜４の側壁の内側にのみ形成される。
【００７４】
その後、ＭＯＮＯＳメモリ形成領域１Ａの半導体基板ＳＢの主面にｎ型の不純物（例えばＰ（リン））をイオン注入することにより、ＭＯＮＯＳメモリ形成領域１Ａの半導体基板ＳＢの主面にｎ−−型の半導体領域（図示しない）を形成する。前記ｎ−−型の半導体領域は、ゲート電極ＣＧの両側の領域の半導体基板ＳＢの上面に形成される。ここで、ＭＯＮＯＳメモリ形成領域にイオン注入を行う際は、ＰＩＰ容量素子形成領域１ＢおよびＭＩＳトランジスタ形成領域１Ｃはフォトマスクを用いて露光して形成したフォトレジスト膜で覆い、ＰＩＰ容量素子形成領域１ＢおよびＭＩＳトランジスタ形成領域１Ｃに不純物が導入されることを防ぐ。なお、前記ｎ−−型の半導体領域は、後の工程で図１に示すゲート電極ＣＧの側壁に形成され、ＭＯＮＯＳメモリＭｎのゲート電極として働くサイドウォール１０の下部の半導体基板ＳＢの上面の抵抗値を低減することを目的として形成される半導体領域である。
【００７５】
次に、図４（ｂ）に示すように、半導体基板ＳＢを熱処理し、露出しているＯＮＯ膜ＩＦ、ゲート電極ＣＧおよび上部電極ＴＥのそれぞれの表面に膜厚が１〜２ｎｍ程度の酸化膜を、例えば熱酸化法により形成する。これにより、ポリシリコン膜８（図４（ａ）参照）を加工する前記エッチング工程により、露出した上部を除去されたトップ酸化膜７は、ポリシリコン膜８が加工される前のトップ酸化膜７の膜厚とほぼ同様の膜厚となるため、例えばゲート電極ＣＧの直下の露出していないトップ酸化膜７と、ゲート電極ＣＧの両側の露出しているトップ酸化膜７とのそれぞれの膜厚はほぼ同一となる。
【００７６】
またこの酸化工程により、ゲート電極ＣＧおよび上部電極ＴＥのそれぞれの側壁および上面には、膜厚が１〜２ｎｍ程度の酸化シリコン膜が形成される。
【００７７】
続いて、半導体基板ＳＢの主面上の全面に、不純物が殆ど導入されていないシリコン膜などからなる真性半導体膜を例えばＣＶＤ法により形成した後、前記真性半導体膜を異方性エッチングで加工（エッチバック）し、ゲート電極ＣＧおよび上部電極ＴＥのそれぞれの上面を露出させる。これにより、ゲート電極ＣＧおよび上部電極ＴＥのそれぞれの上部の前記酸化シリコン膜は除去されるため、ゲート電極ＣＧおよび上部電極ＴＥのそれぞれの側壁には前記酸化シリコン膜からなる側壁酸化膜９が残る。
【００７８】
また、ゲート電極ＣＧおよび上部電極ＴＥのそれぞれの側壁には側壁酸化膜９を介して、前記真性半導体膜からなるサイドウォール１０が形成され、下部電極ＢＥの側壁にはＯＮＯ膜ＩＦを介してサイドウォール１０が形成される。それぞれのサイドウォール１０はＯＮＯ膜ＩＦ上に形成されている。なお、ここではトップ酸化膜７の上面に沿って形成された前記酸化シリコン膜はトップ酸化膜７と一体となりトップ酸化膜７を構成しているものとして説明する。
【００７９】
サイドウォール１０とゲート電極ＣＧとの間およびサイドウォール１０と上部電極ＴＥとの間にはそれぞれ側壁酸化膜９が形成されているが、側壁酸化膜９の膜厚は１〜２ｎｍ程度であり非常に薄いため、サイドウォール１０にはゲート電極ＣＧまたは上部電極ＴＥのそれぞれからｎ型の不純物（たとえばＰ（リン））が拡散する。ただし、サイドウォール１０の内部においてｎ型の不純物（たとえばＰ（リン））が特に多く拡散するのはサイドウォール１０と側壁酸化膜９との界面近傍のサイドウォール１０の端部のみであり、その反対側の端部にはｎ型の不純物は殆ど拡散しない。したがって、サイドウォール１０の端部であって側壁酸化膜９と接する端部の反対側の端部は、この後の工程により半導体装置が完成した後も真性半導体の状態を保つ。
【００８０】
次に、図５（ａ）に示すように、熱リン酸（Ｈ２ＰＯ４）などを用いたウェットエッチングを用いて、露出しているＯＮＯ膜ＩＦを除去する。これにより、ＭＯＮＯＳメモリ形成領域１Ａには、ゲート電極ＣＧ、側壁酸化膜９およびサイドウォール１０のそれぞれの下部にのみＯＮＯ膜ＩＦが残り、ＭＩＳトランジスタ形成領域１ＣのＯＮＯ膜ＩＦが除去される。また、ＰＩＰ容量素子形成領域１Ｂには、下部電極ＢＥの側壁にＬ字型のＯＮＯ膜ＩＦが下部電極ＢＥの両側の半導体基板ＳＢの主面上から連続して残り、上部電極ＴＥとその側壁の側壁酸化膜９およびサイドウォール１０とのそれぞれの直下のＯＮＯ膜ＩＦが残る。これにより、下部電極ＢＥ、ＯＮＯ膜ＩＦおよび上部電極ＴＥを有するＰＩＰ容量素子ＰＣが形成される。
【００８１】
このとき、ＯＮＯ膜ＩＦは上部電極ＴＥならびに上部電極ＴＥのそれぞれの側壁に形成された側壁酸化膜９およびサイドウォール１０の直下に連続して形成されており、上部電極ＴＥの直下にはいずれの領域においてもＯＮＯ膜ＩＦが形成されている。
【００８２】
続いて、ＭＩＳトランジスタ形成領域１Ｃのポリシリコン膜８にｎ型の不純物（例えばＰ（リン））をイオン注入により導入した後、フォトリソグラフィ技術を用いたエッチングによりポリシリコン膜４および絶縁膜３ａを加工し、ポリシリコン膜４からなるゲート電極Ｇ１および絶縁膜３ａからなるゲート絶縁膜３を形成する。ポリシリコン膜８にｎ型の不純物を導入する際は、ＭＩＳトランジスタ形成領域１Ｃ以外のＭＯＮＯＳメモリ形成領域１ＡおよびＰＩＰ容量素子形成領域１Ｂをフォトレジスト膜で覆い、ＭＯＮＯＳメモリ形成領域１ＡおよびＰＩＰ容量素子形成領域１Ｂにｎ型の不純物が導入されることを防ぐ。
【００８３】
次に、図５（ｂ）に示すように、ＭＯＮＯＳメモリ形成領域１Ａの半導体基板ＳＢの主面にｎ型の不純物（例えばＰ（リン））をイオン注入することにより、ＭＯＮＯＳメモリ形成領域１Ａの半導体基板ＳＢの主面にｎ−型の半導体領域であるエクステンション領域１５を形成する。エクステンション領域１５は、ゲート電極ＣＧの両側の領域の半導体基板ＳＢの上面に形成される。ここで、ＭＯＮＯＳメモリ形成領域１Ａにイオン注入を行う際は、ＰＩＰ容量素子形成領域１ＢおよびＭＩＳトランジスタ形成領域１Ｃはフォトマスクを用いて露光して形成したフォトレジスト膜で覆い、エクステンション領域１５を形成する領域以外に不純物が導入されることを防ぐ。
【００８４】
また、同様にして、ＭＩＳトランジスタ形成領域１Ｃの半導体基板ＳＢの主面にｎ−型の半導体領域であるエクステンション領域１７を形成する。エクステンション領域１７は、ゲート電極Ｇ１の両側の領域の半導体基板ＳＢの上面に形成される。つまり、エクステンション領域１７は、フォトリソグラフィ技術を用いてＭＩＳトランジスタ形成領域のみに形成する。すなわち、ＭＩＳトランジスタ形成領域１Ｃにイオン注入を行う際は、ＭＯＮＯＳメモリ形成領域１ＡおよびＰＩＰ容量素子形成領域１Ｂはフォトレジスト膜で覆うことで、エクステンション領域１７を形成する領域以外に不純物が導入されることを防ぐ。
【００８５】
次に、図６（ａ）に示すように、半導体基板ＳＢの主面上の全面に、酸化シリコン膜１２、窒化シリコン膜１３および酸化シリコン膜１４をＣＶＤ法などにより順次形成する。
【００８６】
次に、図６（ｂ）に示すように、異方性エッチングにより、酸化シリコン膜１４、窒化シリコン膜１３および酸化シリコン膜１２のそれぞれの一部を除去し、上部電極ＴＥ、下部電極ＢＥ、ゲート電極ＣＧ、Ｇ１および半導体基板ＳＢのそれぞれの上面を露出させる。これにより、上部電極ＴＥ、下部電極ＢＥ、ゲート電極ＣＧおよびＧ１のそれぞれの側壁に酸化シリコン膜１２、窒化シリコン膜１３および酸化シリコン膜１４からなるサイドウォールＳＷを形成する。なお、ゲート電極ＣＧおよび上部電極ＴＥのそれぞれの側壁には側壁酸化膜９およびサイドウォール１０を介してサイドウォールＳＷが形成され、下部電極ＢＥの側壁にはＯＮＯ膜ＩＦおよびサイドウォール１０を介してＳＷが形成される。
【００８７】
次に、図７に示すように、ＭＯＮＯＳメモリ形成領域１Ａの半導体基板ＳＢの主面にｎ型の不純物（例えばＰ（リン））をエクステンション領域１５を形成する工程よりも高濃度でイオン注入することにより、ＭＯＮＯＳメモリ形成領域１Ａの半導体基板ＳＢの主面にｎ＋型の半導体領域である拡散層１６を形成する。拡散層１６は、ゲート電極ＣＧの両側の領域の半導体基板ＳＢの上面であって、エクステンション領域１５よりも外側に形成される。これにより、ゲート電極ＣＧ、サイドウォール１０、ＯＮＯ膜ＩＦ、エクステンション領域１５および拡散層１６を有するＭＯＮＯＳメモリＭｎが形成される。
【００８８】
また、ＭＩＳトランジスタ形成領域１Ｃの半導体基板ＳＢの主面にｎ型の不純物（例えばＰ（リン））をエクステンション領域１７を形成する工程よりも高濃度でイオン注入することにより、ＭＩＳトランジスタ形成領域１Ｃの半導体基板ＳＢの主面にｎ＋型の半導体領域である拡散層１８を形成する。拡散層１８は、ゲート電極Ｇ１の両側の領域の半導体基板ＳＢの上面であって、エクステンション領域１７よりも外側に形成される。これにより、ゲート電極Ｇ１、エクステンション領域１７および拡散層１８を有するＭＩＳトランジスタＴｎが形成される。拡散層１６、１８はエクステンション領域１５、１７よりも高い不純物濃度を有しているため、エクステンション領域１５、１７よりも高い導電率を有している。
【００８９】
なお、ＭＯＮＯＳメモリＭｎの拡散層１６およびＭＩＳトランジスタＴｎの拡散層１８はそれぞれフォトリソグラフィ技術を用いて別工程により不純物を打ち分け、異なる不純物濃度とすることができる。また、拡散層１６、１８を形成する際は、フォトレジスト膜でＰＩＰ容量素子形成領域１Ｂを覆い、ＰＩＰ容量素子ＰＣに不純物が導入されることを防ぐ。特に、ＰＩＰ容量素子ＰＣのサイドウォール１０により高濃度の不純物が導入されることを防ぐことが重要である。
【００９０】
このとき、拡散層１６はゲート電極ＣＧ、側壁酸化膜９、サイドウォール１０およびＳＷをマスクとして半導体基板ＳＢに打ち込まれるため、真性半導体膜からなるサイドウォール１０の上部にもｎ型の不純物（たとえばＰ（リン））が導入されるが、当該サイドウォール１０の下部（底部）には殆ど不純物は導入されない。
【００９１】
次に、図８に示すように、周知のサリサイドプロセスにより、ゲート電極ＣＧ、Ｇ１、拡散層１６、１８、サイドウォール１０、上部電極ＴＥおよび下部電極ＢＥのそれぞれの露出している表面にシリサイド層１９を形成する。シリサイド化の手順としては、まず半導体基板ＳＢの主面上にスパッタリングで金属膜を堆積し、続いて半導体基板ＳＢを熱処理した後、未反応の金属膜をウェットエッチングで除去することで、シリサイド層１９を形成する。シリサイド層１９の部材としては、ニッケルシリサイド、コバルトシリサイド、チタンシリサイド、またはプラチナシリサイドを例示することができる。
【００９２】
このとき、ゲート電極ＣＧとサイドウォール１０との間の距離は側壁酸化膜９の膜厚である１〜２ｎｍ程度の長さであるため、ゲート電極ＣＧおよびその側壁のサイドウォール１０のそれぞれの上部のシリサイド層１９同士は形成工程において一体となり、サイドウォール１０およびゲート電極ＣＧは電気的に接続される。同様に、上部電極ＴＥおよびその側壁のサイドウォール１０のそれぞれの上部のシリサイド層１９同士は接続して一体となり、サイドウォール１０と上部電極ＴＥとは電気的に接続される。
【００９３】
その後、半導体基板ＳＢの主面上の全面に、例えばＣＶＤ法により窒化シリコン膜からなるストッパ絶縁膜２０および酸化シリコン膜からなる層間絶縁膜２１を順次形成（堆積）する。
【００９４】
次に、図９に示すように、層間絶縁膜２１の上面からゲート電極ＣＧ、Ｇ１、拡散層１６、１８、上部電極ＴＥおよび下部電極ＢＥのそれぞれの上面に形成されたシリサイド層１９に達するコンタクトホール２２を形成する。
【００９５】
続いて、コンタクトホール２２内にチタンまたは窒化チタン等の薄いバリア導体膜を形成した後、コンタクトホール２２内にタングステン膜を充填することにより、前記タングステン膜からなるコンタクトプラグ２３を形成する。なお、図示していない他の領域では、同工程によって、層間絶縁膜２１の上面からゲート電極ＣＧ、Ｇ１および上部電極ＴＥのそれぞれの上部に形成されたシリサイド層１９に達するコンタクトホールおよびコンタクトプラグが形成される。
【００９６】
続いて、周知の技術であるダマシンプロセスによって、層間絶縁膜２１およびコンタクトプラグ２３上にストッパ絶縁膜２４、層間絶縁膜２５および金属配線２７を形成することで、本実施の形態の半導体装置が完成する。
【００９７】
すなわち、層間絶縁膜２１およびコンタクトプラグ２３上に、ＣＶＤ法などによりストッパ絶縁膜２４および層間絶縁膜２５を順次形成した後、フォトリソグラフィ技術およびドライエッチングを用いて層間絶縁膜２５およびストッパ絶縁膜２４を加工し、層間絶縁膜２１およびコンタクトプラグ２３の上面を露出する配線溝２６を形成する。
【００９８】
その後、層間絶縁膜２５の上面および配線溝２６の内壁および底部に、タンタル、窒化タンタル等またはそれらの積層膜からなるバリア導体膜と、銅を主成分とする導体膜とをめっき法などにより形成する。続いて、前記バリア導体膜および前記導体膜をＣＭＰ（Chemical Mechanical Polishing）法により研磨して層間絶縁膜２５の上面を露出させることにより、配線溝２６の内部に、前記バリア導体膜および前記導体膜からなる金属配線２７が形成される。
【００９９】
本実施の形態では、上述したように上部電極ＴＥの両側の側壁の一方側壁のサイドウォール１０の下部からもう一方の側壁のサイドウォール１０の下部にかけてＯＮＯ膜ＩＦを連続的に形成させているため、上部電極ＴＥの下面と下部電極ＢＥとの間には、サイドウォールＳＷを構成する酸化シリコン膜１２が形成されていない。これにより、酸化シリコン膜１２よりも絶縁性が高いＯＮＯ膜ＩＦを上部電極ＴＥの直下の全ての領域に形成することで、図１４に示した比較例の半導体装置に比べて、上部電極ＴＥと下部電極ＢＥとの間の耐圧を高めることができる。
【０１００】
また、ＭＯＮＯＳメモリＭｎおよびＰＩＰ容量素子ＰＣを構成するＯＮＯ膜ＩＦは同一工程で形成された同層の絶縁膜であるため、上部電極ＴＥと下部電極ＢＥとの間の絶縁膜とＭＯＮＯＳメモリＭｎのＯＮＯ膜とを別の工程で異なる膜として形成する場合に比べて半導体装置の製造工程を簡略化することができる。
【０１０１】
また、上述したように、本実施の形態の半導体装置では、ＭＯＮＯＳメモリＭｎのサイドウォール１０にはゲート電極ＣＧからの拡散により、側壁酸化膜９と接する端部の近傍にｎ型の不純物（例えばＰ（リン））が導入され、かつサイドウォール１０とゲート電極ＣＧとはそれぞれの上部のシリサイド層１９により電気的に接続される。このため、ＭＯＮＯＳメモリＭｎの動作時には、真性半導体膜からなるサイドウォール１０は弱いゲート電極として機能する。
【０１０２】
この場合、ＭＯＮＯＳメモリＭｎのしきい値電圧または電荷保持などの特性を容易に制御するため、ゲート電極として機能するゲート電極ＣＧおよびサイドウォール１０の下部のＯＮＯ膜の膜厚は一定であることが好ましいが、図４（ａ）に示すゲート電極ＣＧおよび上部電極ＴＥの形成工程では、エッチングによりＯＮＯ膜ＩＦを構成するトップ酸化膜７の上面が一部除去され、露出しているトップ酸化膜７の表面は後退する。
【０１０３】
これに対し、本実施の形態では、図４（ｂ）を用いて説明した側壁酸化膜９を形成する酸化工程により、後退したトップ酸化膜７の膜厚を元に戻し、半導体装置の完成時にゲート電極ＣＧとサイドウォール１０とでそれぞれの下部のトップ酸化膜７の膜厚を均一に保っている。したがって、ゲート電極ＣＧとサイドウォール１０とでそれぞれの下部のトップ酸化膜７の膜厚に違いがあるＭＯＮＯＳメモリを形成する場合に比べて、ＭＯＮＯＳメモリＭｎの特性を容易に制御することが可能となり、半導体装置の信頼性を向上させることができる。
【０１０４】
また、ＭＯＮＯＳメモリを含むＭＩＳトランジスタのドレイン−ゲート間またはドレイン−ウエル間の耐圧を向上させる方法として、ドレインを構成する拡散層よりも低い不純物濃度を有するエクステンション領域を、チャネル領域と拡散層の間に設け、さらに当該ＭＩＳトランジスタよりも低い電圧で動作する低耐圧ＭＩＳトランジスタにくらべてエクステンション領域の幅を広く形成する方法が考えられる。しかし、この場合、ゲート長が３４０ｎｍのＭＩＳトランジスタでは、ゲート長方向の半導体基板の主面のエクステンション領域の幅は１５０ｎｍは必要であると考えられるため、エクステンション領域の１５０ｎｍの幅をより小さくすることが困難であり、半導体装置の微細化の妨げとなる。
【０１０５】
これに対し、本実施の形態の半導体装置では、上述したようにゲート電極として機能するサイドウォール１０の端部であって側壁酸化膜９と接する端部の反対側の端部を、殆ど不純物が導入されていない真性半導体とすることで、サイドウォール１０の幅を含むＭＯＮＯＳメモリＭｎのゲート長が３４０ｎｍであり、かつエクステンション領域１５の幅が１５０ｎｍ未満であっても、ドレイン−ゲート間の耐圧を保つことを可能としている。つまり、ゲート電極ＣＧの側壁に弱いゲート電極であるサイドウォール１０を形成することにより、ドレイン耐圧を確保した上でエクステンション領域１５の幅を狭めることができる。これは、サイドウォール１０の端部が真性半導体であって導電性が低く不純物濃度が低い領域となっており、この近傍では電界が弱まるためである。
【０１０６】
したがって、エクステンション領域１５の幅を狭めてもゲート−ドレイン間の耐圧を保つことができるため、ＭＯＮＯＳメモリＭｎの面積を縮小し、半導体装置を微細化することができる。
【０１０７】
また、図１４に示す比較例を用いて説明したように、ＯＮＯ膜ＩＦｇの端部が後退し、ひさし形状の上部電極ＴＥと下部電極ＢＥとの間にサイドウォールＳＷを構成する酸化シリコン膜１２が介在している場合、酸化シリコン膜１２を介して上部電極ＴＥと下部電極ＢＥとの間にリーク電流が発生しやすくなる問題がある。本実施の形態では、図１に示すように上部電極ＴＥと電気的に接続されたサイドウォール１０の端部と下部電極ＢＥとの間のＯＮＯ膜ＩＦが後退し、サイドウォール１０の端部と下部電極ＢＥとの間に酸化シリコン膜１２が介在しているが、上述したようにサイドウォール１０の端部は真性半導体からなるため、導電性および不純物濃度が低く電界が強まりにくい。したがって、下部電極ＢＥとサイドウォール１０との間にリーク電流が発生することを防ぐことが可能となり、サイドウォール１０と電気的に接続された上部電極ＴＥと下部電極ＢＥとの間の耐圧を高めることができる。
【０１０８】
この効果は、ＰＩＰ容量素子ＰＣだけではなくＭＯＮＯＳメモリＭｎにおいても同様であり、ＭＯＮＯＳメモリＭｎのドレイン領域を構成するエクステンション領域１５と、ゲート電極ＣＧの側壁のサイドウォール１０の端部との間にはＯＮＯ膜ＩＦが形成されておらず、酸化シリコン膜１２が形成されている領域がある。しかし、サイドウォール１０の端部は真性半導体であるため、サイドウォール１０とエクステンション領域１５との間にリーク電流が発生することを防ぐことができる。
【０１０９】
半導体基板上にＯＮＯ膜を介してゲート電極を形成し、ゲート電極の側壁にサイドウォールを形成する前にＯＮＯ膜をウェットエッチングにより除去した場合には、ＯＮＯ膜がゲート電極の端部よりも後退してゲート電極とソース・ドレイン領域との間の耐圧が低下する虞がある。これに対し、本実施の形態ではＯＮＯ膜ＩＦをゲート電極ＣＧの端部よりも外側に延在させ、さらにゲート電極ＣＧと電気的に接続されたサイドウォール１０の外側の端部を真性半導体とすることでドレイン−ゲート間の耐圧を高めることを可能としている。
【０１１０】
なお、本実施の形態では、例としてｎチャネル型のＭＩＳトランジスタおよびＭＯＮＯＳメモリを有する半導体装置について説明したが、本発明はｐチャネル型のＭＩＳトランジスタに適用しても構わない。この場合、図１に示すウエル２はｎ型のウエルとして形成し、エクステンション領域１５、１７、拡散層１６および１８はｐ型の半導体領域として形成する。また、ゲート電極ＣＧ、Ｇ１、上部電極ＴＥおよび下部電極ＢＥに導入する不純物は、ｐ型の不純部（例えばＢ（ホウ素））とすることが望ましい。
【０１１１】
また、本発明はｎチャネル型のＭＩＳトランジスタおよびＭＯＮＯＳメモリならびにｐチャネル型のＭＩＳトランジスタおよびＭＯＮＯＳメモリを有する半導体装置に適用しても構わない。すなわち、本発明は、ｎチャネル型のＭＩＳトランジスタおよびｐチャネル型のＭＩＳトランジスタを有するＣＭＩＳトランジスタ（Complementary ＭＩＳトランジスタ）に適用することができる。
【０１１２】
（実施の形態２）
次に、ＭＯＮＯＳメモリ、ＰＩＰ容量素子およびＭＩＳトランジスタを有する半導体装置であって、前記実施の形態１の半導体装置よりも膜厚が厚い側壁酸化膜を上部電極および各ゲート電極のそれぞれの側壁に形成する半導体装置について説明する。
【０１１３】
図１０に、本実施の形態の半導体装置の断面図を示す。図１０に示すように、本実施の形態の半導体装置は前記実施の形態１の半導体装置とほぼ同様の構造を有している。すなわち、ＰＩＰ容量素子ＰＣの上部電極ＴＥならびに上部電極ＴＥの側壁に形成された側壁酸化膜２８およびサイドウォール１０と下部電極ＢＥとの間には連続したＯＮＯ膜ＩＦが形成されており、同様に、ＭＯＮＯＳメモリＭｎのゲート電極ＣＧならびにゲート電極ＣＧの側壁に形成された側壁酸化膜２８およびサイドウォール１０と半導体基板ＳＢとの間には連続したＯＮＯ膜ＩＦが形成されている。したがって、前記実施の形態１の半導体装置と同様に、図１４に示した比較例の半導体装置に比べて、上部電極ＴＥと下部電極ＢＥとの間の耐圧を高めることができる。また、ゲート電極ＣＧとソース・ドレイン領域との耐圧を高めることができる。
【０１１４】
ただし、図１０に示す半導体装置では、上部電極ＴＥおよびゲート電極ＣＧのそれぞれの側壁に形成されている側壁酸化膜２８は、前記実施の形態１において図１に示した側壁酸化膜９に比べて膜厚が厚い。具体的には、側壁酸化膜２８の膜厚は例えば１０〜２０ｎｍ程度である。
【０１１５】
このため、上部電極ＴＥの側壁に側壁酸化膜２８を介して形成されたサイドウォール１０には、上部電極ＴＥ内の不純物は殆ど拡散せず、サイドウォール１０は、側壁酸化膜２８に接するサイドウォール１０の側壁の近傍も含めて真性半導体膜からなる点で、前記実施の形態１と異なる。同様に、ゲート電極ＣＧの側壁に側壁酸化膜２８を介して形成されたサイドウォール１０には、ゲート電極ＣＧ内の不純物は殆ど拡散しない。ただし、ゲート電極ＣＧの側壁に側壁酸化膜２８を介して形成されたサイドウォール１０は、拡散層１６を形成する際にマスクとして働くため、その上部にはｎ型の不純物が導入される。なお、図では側壁酸化膜２８およびトップ酸化膜７を区別して示しているが、実際には同じ酸化シリコン膜からなり一体となっている膜である。
【０１１６】
ここでは、図１０に示すように、ゲート電極ＣＧとその側壁のサイドウォール１０との間および上部電極ＴＥとその側壁のサイドウォール１０との間は前記実施の形態１の半導体装置に比べて大きく離れているが、ゲート電極ＣＧおよびサイドウォール１０のそれぞれの上部のシリサイド層１９同士は接続され、上部電極ＴＥおよびサイドウォール１０のそれぞれの上部のシリサイド層１９同士は接続されているものとする。ただし、上部電極ＴＥの側壁に側壁酸化膜２８を介して形成されたサイドウォール１０はその内部の殆どが真性半導体により構成されているため、ＰＩＰ容量素子ＰＣの電極の一部として機能することはない。
【０１１７】
またゲート電極ＣＧの側壁に側壁酸化膜２８を介して形成されたサイドウォール１０は、拡散層１６を形成する際にマスクとして働くため、ｎ型の不純物が導入されているが、ＭＯＮＯＳメモリＭｎの電極の一部として機能することはない。これは、側壁酸化膜２８を厚く形成しているため、ゲート電極ＣＧに覆われていない領域のＯＮＯ膜ＩＦを構成するトップ酸化膜７の膜厚は、ゲート電極ＣＧのそれぞれの直下のトップ酸化膜７の膜厚に比べて厚くなっているためである。
【０１１８】
このように、本実施の形態の半導体装置ではサイドウォール１０の不純物濃度を前記実施の形態１の半導体装置よりも低く、かつゲート電極ＣＧに覆われていない領域のＯＮＯ膜ＩＦを厚く形成しているため、ＯＮＯ膜ＩＦの側壁に形成された酸化シリコン膜１２を介した上部電極ＴＥおよび下部電極ＢＥ間のリーク電流の発生ならびにゲート電極ＣＧおよびソース・ドレイン領域間のリーク電流の発生を防ぐことができる。したがって、前記実施の形態１の半導体装置に比べて、ＭＯＮＯＳメモリＭｎおよびＰＩＰ容量素子ＰＣの耐圧を高めることができる。
【０１１９】
また、前記実施の形態１と同様に、ＭＯＮＯＳメモリＭｎおよびＰＩＰ容量素子ＰＣを構成するＯＮＯ膜ＩＦは同一工程で形成された同層の絶縁膜であるため、上部電極ＴＥと下部電極ＢＥとの間の絶縁膜とＭＯＮＯＳメモリＭｎのＯＮＯ膜とを別の工程で異なる膜として形成する場合に比べて半導体装置の製造工程を簡略化することができる。
【０１２０】
次に、本実施の形態の半導体装置の製造方法を、図１１（ａ）および図１１（ｂ）を用いて説明する。図１１（ａ）および図１１（ｂ）はＭＯＮＯＳメモリ、ＰＩＰ容量素子およびＭＩＳトランジスタを同一基板上に形成する場合の半導体装置の製造方法を示す断面図である。本実施の形態の半導体装置の製造方法は前記実施の形態１とほぼ同様であるが、前記実施の形態１では図５（ｂ）の工程でエクステンション領域１５を形成するのに対し、本実施の形態では、図４（ａ）に対応する工程でエクステンション領域１５を形成する。また、図４（ｂ）で形成した側壁酸化膜９とは異なり、図４（ｂ）に対応する工程では側壁酸化膜９よりも厚い膜厚を有する側壁酸化膜２８を形成する。
【０１２１】
まず、最初の製造工程は前記実施の形態１の図４（ａ）までは同様に行うため、詳しい説明は省略する。すなわち、半導体基板上に形成した下部電極上に、ＯＮＯ膜およびポリシリコン膜を堆積した後、ポリシリコン膜を加工してゲート電極および上部電極を形成し、続いてＭＯＮＯＳメモリ形成領域にｎ型の不純物（例えばＰ（リン））をイオン注入する。
【０１２２】
ただし、上記のゲート電極および上部電極を形成した後のイオン注入では、前記実施の形態１での図４（ａ）でのイオン注入にくらべて高い濃度でイオン注入を行う。これにより、図１１（ａ）に示すように、ｎ−型の半導体領域であるエクステンション領域１５をゲート電極ＣＧの両側の半導体基板ＳＢの上面に形成する。図１１（ａ）は、前記実施の形態１の図４（ａ）に対応する図であり、本実施の形態の半導体装置の製造方法を説明する断面図である。
【０１２３】
次に、図１１（ｂ）に示すように、図４（ｂ）の工程と同様にして、上部電極ＴＥおよびゲート電極ＣＧのそれぞれの側壁に、側壁酸化膜２８およびサイドウォール１０を順次形成する。ここで、側壁酸化膜２８は図４（ｂ）に示す側壁酸化膜９に対応するが、熱処理の時間または温度などを調整することにより、側壁酸化膜２８の膜厚は側壁酸化膜９よりも厚くなっている。具体的には、図１１（ｂ）に示す側壁酸化膜２８の膜厚は１０〜２０ｎｍ程度となる。また、これによって露出しているトップ酸化膜７の膜厚も前記実施の形態１に比べて厚くなり、ゲート電極ＣＧおよび上部電極のそれぞれの直下のトップ酸化膜７に比べ、その他の領域のトップ酸化膜７の方が膜厚が厚くなる。
【０１２４】
なお、側壁酸化膜２８は側壁酸化膜９（図４（ｂ）参照）に比べて膜厚が厚いため、ゲート電極ＣＧおよび上部電極ＴＥのそれぞれの側壁のサイドウォール１０内には殆ど拡散せず、この後の工程により半導体装置が完成した後も、サイドウォール１０は殆ど不純物が導入されていない真性半導体膜の状態を保つ。
【０１２５】
この後の工程は前記実施の形態１とほぼ同様に行うことで、図１０に示す本実施の形態の半導体装置が完成する。ただし、本実施の形態では、図４（ａ）の工程に対応する図１１（ａ）の工程においてエクステンション領域１５を既に形成しているため、図５（ｂ）を用いて説明した工程に対応する工程では、ＭＯＮＯＳメモリ形成領域１Ａにイオン注入を行う必要はなく、エクステンション領域１５を形成する工程は必要ない。
【０１２６】
すなわち、図１１（ｂ）に示す工程の後は、露出しているＯＮＯ膜ＩＦを除去した後、ＭＩＳトランジスタ形成領域１Ｃのみにイオン注入をしてエクステンション領域１７（図１０参照）を形成し、続いてサイドウォールＳＷを形成する。その後、拡散層１６、１８を形成した後、シリサイド層１９を形成し、続いて半導体基板ＳＢ上にストッパ絶縁膜２０および層間絶縁膜２１を順次形成する。その後、層間絶縁膜２１の上面からシリサイド層１９に達するコンタクトホール２２を形成した後、コンタクトホール２２の内部にコンタクトプラグ２３を埋め込み、ＣＭＰ法により層間絶縁膜２１の上面を露出させる。続いて、層間絶縁膜２１上およびコンタクトプラグ２３上にストッパ絶縁膜２４および層間絶縁膜２５を順次形成した後、周知のダマシン法により、コンタクトプラグ２３上であってストッパ絶縁膜２４および層間絶縁膜２５に形成された配線溝２６内に金属配線２７を形成することで、本実施の形態の半導体装置が完成する。
【０１２７】
本実施の形態の半導体装置の製造方法では、ＰＩＰ容量素子ＰＣの上部電極ＴＥならびに上部電極ＴＥの側壁に形成された側壁酸化膜２８およびサイドウォール１０と下部電極ＢＥとの間に連続したＯＮＯ膜ＩＦが形成しており、さらに側壁酸化膜２８を側壁酸化膜９（図１参照）よりも厚くし、サイドウォール１０に不純物が拡散することを防いでいる。
【０１２８】
同様に、ＭＯＮＯＳメモリＭｎのゲート電極ＣＧならびにゲート電極ＣＧの側壁に形成された側壁酸化膜２８およびサイドウォール１０と半導体基板ＳＢとの間に連続したＯＮＯ膜ＩＦが形成しており、さらに側壁酸化膜２８を側壁酸化膜９（図１参照）よりも厚くし、サイドウォール１０に不純物が拡散することを防いでいる。
【０１２９】
したがって、前記実施の形態１の半導体装置に比べて、上部電極ＴＥと下部電極ＢＥとの間の耐圧を高めることができる。また、ゲート電極ＣＧとソース・ドレイン領域との耐圧を高めることができる。
【０１３０】
また、前記実施の形態１では、図４（ａ）に示した工程において、フォトマスクを用いてフォトレジスト膜を形成し、ＭＯＮＯＳメモリ形成領域１Ａに不純物をイオン注入し、さらに、図５（ｂ）に示した工程でも、フォトマスクを用いてフォトレジスト膜を形成し、ＭＯＮＯＳメモリ形成領域１Ａに不純物をイオン注入し、エクステンション領域１５を形成している。
【０１３１】
これに対し、本実施の形態の半導体装置の製造工程では、図４（ａ）に対応する図１１（ａ）に示す工程においてＭＯＮＯＳメモリ形成領域にエクステンション領域１５を形成しているため、前記実施の形態１に比べて製造工程が簡略化されており、使用するフォトマスクも一枚省略されている。このため、半導体装置の製造コストを低減することができる。
【０１３２】
また、前記実施の形態１と同様に、ＭＯＮＯＳメモリＭｎおよびＰＩＰ容量素子ＰＣを構成するＯＮＯ膜ＩＦは同一工程で形成された同層の絶縁膜であるため、上部電極ＴＥと下部電極ＢＥとの間の絶縁膜とＭＯＮＯＳメモリＭｎのＯＮＯ膜とを別の工程で異なる膜として形成する場合に比べて半導体装置の製造工程を簡略化することができる。
【０１３３】
（実施の形態３）
次に、ＭＯＮＯＳメモリ、ＰＩＰ容量素子およびＭＩＳトランジスタを有する半導体装置であって、ゲート電極および上部電極のそれぞれの側壁に絶縁膜からなるサイドウォール２９を形成する半導体装置について説明する。
【０１３４】
図１２に、本実施の形態の半導体装置の断面図を示す。図１２に示すように、本実施の形態の半導体装置は前記実施の形態１の半導体装置とほぼ同様の構造を有している。すなわち、ＰＩＰ容量素子ＰＣの上部電極ＴＥならびに上部電極ＴＥの側壁に形成されたサイドウォール２９と下部電極ＢＥとの間には連続したＯＮＯ膜ＩＦが形成されており、同様に、ＭＯＮＯＳメモリＭｎのゲート電極ＣＧならびにゲート電極ＣＧの側壁に形成されたサイドウォール２９と半導体基板ＳＢとの間には連続したＯＮＯ膜ＩＦが形成されている。したがって、前記実施の形態１の半導体装置と同様に、図１４に示した比較例の半導体装置に比べて、上部電極ＴＥと下部電極ＢＥとの間の耐圧を高めることができる。また、ゲート電極ＣＧとソース・ドレイン領域との耐圧を高めることができる。
【０１３５】
ただし、図１２に示す半導体装置では、上部電極ＴＥおよびゲート電極ＣＧのそれぞれの側壁に形成されているサイドウォール２９の部材は、前記実施の形態１において図１に示した真性半導体膜からなるサイドウォール１０とは異なり、酸化シリコン膜または窒化シリコン膜などからなる絶縁膜である点で、前記実施の形態１と異なる。したがって、サイドウォール２９が上部電極ＴＥと共にＰＩＰ容量素子ＰＣの上部電極として働くことはなく、ゲート電極ＣＧと共にＭＯＮＯＳメモリＭｎのゲート電極として働くこともない。
【０１３６】
また、サイドウォール２９上にはシリサイド層１９は形成されておらず、ゲート電極ＣＧおよび上部電極ＴＥのそれぞれの側壁に側壁酸化膜が形成されていない点も前記実施の形態１と異なる。また、側壁酸化膜９（図１参照）を形成する熱処理を行わないため、ＯＮＯ膜ＩＦを構成するトップ酸化膜７の上面は後退したままとなり、上部電極ＴＥおよびゲート電極ＣＧのそれぞれの直下のトップ酸化膜７の膜厚に比べてその他の領域のトップ酸化膜７の膜厚は薄くなったままとなる。
【０１３７】
前記実施の形態１と同様に、本実施の形態の半導体装置の製造方法では、ＰＩＰ容量素子ＰＣの上部電極ＴＥならびに上部電極ＴＥの側壁に形成されたサイドウォール２９と下部電極ＢＥとの間に連続したＯＮＯ膜ＩＦを形成している。
【０１３８】
同様に、ＭＯＮＯＳメモリＭｎのゲート電極ＣＧならびにゲート電極ＣＧの側壁に形成されたサイドウォール２９と半導体基板ＳＢとの間に連続したＯＮＯ膜ＩＦを形成している。
【０１３９】
したがって、図１４を用いて説明した比較例の半導体装置に比べて、上部電極ＴＥと下部電極ＢＥとの間の耐圧を高めることができる。また、ゲート電極ＣＧとソース・ドレイン領域との耐圧を高めることができる。
【０１４０】
なお、本実施の形態では、図１２に示すサイドウォール２９は酸化シリコン膜または窒化シリコン膜などからなる絶縁膜であり、ＭＯＮＯＳメモリＭｎのゲート電極として機能しないため、ＭＯＮＯＳメモリＭｎのＯＮＯ膜ＩＦの膜厚を均一に保つ必要はない。
【０１４１】
また、前記実施の形態１と同様に、ＭＯＮＯＳメモリＭｎおよびＰＩＰ容量素子ＰＣを構成するＯＮＯ膜ＩＦは同一工程で形成された同層の絶縁膜であるため、上部電極ＴＥと下部電極ＢＥとの間の絶縁膜とＭＯＮＯＳメモリＭｎのＯＮＯ膜とを別の工程で異なる膜として形成する場合に比べて半導体装置の製造工程を簡略化することができる。
【０１４２】
次に、本実施の形態の半導体装置の製造方法を、図１３を用いて説明する。図１３はＭＯＮＯＳメモリ、ＰＩＰ容量素子およびＭＩＳトランジスタを同一基板上に形成する場合の半導体装置の製造方法を示す断面図である。本実施の形態の半導体装置の製造方法は前記実施の形態１とほぼ同様であるが、前記実施の形態１では図４（ｂ）の工程で側壁酸化膜９および真性半導体膜からなるサイドウォール１０を形成するのに対し、本実施の形態では、図４（ｂ）に対応する工程で側壁酸化膜を形成せず、絶縁膜からなるサイドウォール２９を形成する。
【０１４３】
まず、最初の製造工程は前記実施の形態２の図１１（ａ）までは同様に行うため、詳しい説明は省略する。すなわち、半導体基板上に形成した下部電極上に、ＯＮＯ膜およびポリシリコン膜を堆積した後、ポリシリコン膜を加工してゲート電極および上部電極を形成し、続いてＭＯＮＯＳメモリ形成領域にｎ型の不純物（例えばＰ（リン））をイオン注入し、エクステンション領域１５（図１３参照）を形成する。
【０１４４】
次に、図１３に示すように、エクステンション領域１５が形成された半導体基板ＳＢの主面上の全面に、例えば酸化シリコン膜からなる絶縁膜を例えばＣＶＤ法により形成した後、前記絶縁膜をエッチバックすることで、ゲート電極ＣＧ、下部電極ＢＥおよび上部電極ＴＥのそれぞれの側壁に前記絶縁膜からなるサイドウォール２９を形成する。
【０１４５】
このとき、図１３に示す工程の直前に露出していたトップ酸化膜７は、ゲート電極ＣＧおよび上部電極ＴＥを形成するエッチングにより上面が一部除去されて膜厚が薄くなっており、この後も上部電極ＴＥおよびゲート電極ＣＧのそれぞれの直下のトップ酸化膜７の膜厚に比べてその他の領域のトップ酸化膜７の膜厚は薄くなったままとなる。
【０１４６】
この後の工程は前記実施の形態２とほぼ同様に行うことで、図１０に示す本実施の形態の半導体装置が完成する。ただし、本実施の形態では、図８の工程に対応する工程では、サイドウォール２９の上部にはシリサイド層１９は形成されない。
【０１４７】
すなわち、図１３に示す工程の後は、露出しているＯＮＯ膜ＩＦを除去した後、ＭＩＳトランジスタ形成領域１Ｃのみにイオン注入をしてエクステンション領域１７（図１２参照）を形成し、続いてサイドウォールＳＷを形成する。その後、拡散層１６、１８を形成した後、ゲート電極ＣＧ、Ｇ１、上部電極ＴＥおよび下部電極ＢＥのそれぞれの上面にシリサイド層１９を形成する。続いて、半導体基板ＳＢ上にストッパ絶縁膜２０および層間絶縁膜２１を順次形成した後、層間絶縁膜２１の上面からシリサイド層１９に達するコンタクトホール２２を形成する。その後、コンタクトホール２２の内部にコンタクトプラグ２３を埋め込み、ＣＭＰ法により層間絶縁膜２１の上面を露出させる。続いて、層間絶縁膜２１上およびコンタクトプラグ２３上にストッパ絶縁膜２４および層間絶縁膜２５を順次形成した後、周知のダマシン法により、コンタクトプラグ２３上であってストッパ絶縁膜２４および層間絶縁膜２５に形成された配線溝２６内に金属配線２７を形成することで、本実施の形態の半導体装置が完成する。
【０１４８】
なお、ＯＮＯ膜ＩＦを構成する部材と同一の部材をサイドウォール２９に用いた場合、ＯＮＯ膜ＩＦの除去工程ではサイドウォール２９の表面が多少除去され、サイドウォール２９が少し小さくなる可能性がある。このようにサイドウォール２９が小さくなることを防ぐ観点から、サイドウォール２９の部材は窒化シリコン膜よりは酸化シリコン膜を用いることがより望ましい。
【０１４９】
本実施の形態の半導体装置の製造方法では、ＰＩＰ容量素子ＰＣの上部電極ＴＥおよび上部電極ＴＥの側壁に形成されたサイドウォール２９と下部電極ＢＥとの間に連続したＯＮＯ膜ＩＦが形成されている。
【０１５０】
同様に、ＭＯＮＯＳメモリＭｎのゲート電極ＣＧおよびゲート電極ＣＧの側壁に形成されたサイドウォール２９と半導体基板ＳＢとの間に連続したＯＮＯ膜ＩＦが形成されている。
【０１５１】
したがって、図１４を用いて説明した比較例の半導体装置に比べて、上部電極ＴＥと下部電極ＢＥとの間の耐圧を高めることができる。また、ゲート電極ＣＧとソース・ドレイン領域との耐圧を高めることができる。
【０１５２】
また、前記実施の形態１では、図４（ａ）に示した工程において、フォトマスクを用いてフォトレジスト膜を形成し、ＭＯＮＯＳメモリ形成領域１Ａに不純物をイオン注入し、さらに、図５（ｂ）に示した工程でも、フォトマスクを用いてフォトレジスト膜を形成し、ＭＯＮＯＳメモリ形成領域１Ａに不純物をイオン注入し、エクステンション領域１５を形成している。
【０１５３】
これに対し、本実施の形態の半導体装置の製造工程では、前記実施の形態２と同様に、図４（ａ）に対応する工程においてＭＯＮＯＳメモリ形成領域にエクステンション領域１５を形成しているため、前記実施の形態１に比べて製造工程が簡略化されており、使用するフォトマスクも一枚省略されている。このため、半導体装置の製造コストを低減することができる。
【０１５４】
また、前記実施の形態１と同様に、ＭＯＮＯＳメモリＭｎおよびＰＩＰ容量素子ＰＣを構成するＯＮＯ膜ＩＦは同一工程で形成された同層の絶縁膜であるため、上部電極ＴＥと下部電極ＢＥとの間の絶縁膜とＭＯＮＯＳメモリＭｎのＯＮＯ膜とを別の工程で異なる膜として形成する場合に比べて半導体装置の製造工程を簡略化することができる。
【０１５５】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【産業上の利用可能性】
【０１５６】
本発明は、容量素子を有する半導体装置に幅広く利用されるものである。
【符号の説明】
【０１５７】
１Ａ    ＭＯＮＯＳメモリ形成領域
１Ｂ    ＰＩＰ容量素子形成領域
１Ｃ    ＭＩＳトランジスタ形成領域
２      ウエル
３      ゲート絶縁膜
３ａ    絶縁膜
４      ポリシリコン膜
５      ボトム酸化膜
６      窒化シリコン膜
７      トップ酸化膜
８      ポリシリコン膜
９      側壁酸化膜
９ａ    酸化シリコン膜
１０    サイドウォール
１２    酸化シリコン膜
１３    窒化シリコン膜
１４    酸化シリコン膜
１５    エクステンション領域
１６    拡散層
１７    エクステンション領域
１８    拡散層
１９    シリサイド層
２０    ストッパ絶縁膜
２１    層間絶縁膜
２２    コンタクトホール
２３    コンタクトプラグ
２４    ストッパ絶縁膜
２５    層間絶縁膜
２６    配線溝
２７    金属配線
２８    側壁酸化膜
２９    サイドウォール
ＢＥ    下部電極
ＣＧ    ゲート電極
Ｇ１    ゲート電極
ＩＦ    ＯＮＯ膜
ＩＦｇ  ＯＮＯ膜
Ｍｎ    ＭＯＮＯＳメモリ
ＳＢ    半導体基板
ＳＷ    サイドウォール
ＴＥ    上部電極
Ｔｎ    ＭＩＳトランジスタ
【図１】
2012099530.tif 000003
【図２】
2012099530.tif 000004
【図３】
2012099530.tif 000005
【図４】
2012099530.tif 000006
【図５】
2012099530.tif 000007
【図６】
2012099530.tif 000008
【図７】
2012099530.tif 000009
【図８】
2012099530.tif 000010
【図９】
2012099530.tif 000011
【図１０】
2012099530.tif 000012
【図１１】
2012099530.tif 000013
【図１２】
2012099530.tif 000014
【図１３】
2012099530.tif 000015
【図１４】
2012099530.tif 000016