(57)【要約】【課題】周辺回路における回路動作の遅延を低減できる不揮発性半導体記憶装置を提供する。【解決手段】半導体基板１１上に所定間隔を空けて形成され、ゲート絶縁膜１、浮遊ゲート電極２、ゲート間絶縁膜３、及び制御ゲート電極４をそれぞれ有する複数のメモリセルＭＣと、メモリセルＭＣの浮遊ゲート電極２の側面、ゲート間絶縁膜３の側面、及び制御ゲート電極４の側面に形成され、空隙を有する側壁絶縁膜１８Ｂと、基板１１上に形成され、ゲート絶縁膜１、第１ゲート電極２、ゲート間絶縁膜３、及び制御ゲート電極４を有する周辺トランジスタＰＴと、周辺トランジスタＰＴの第１ゲート電極２の側面、ゲート間絶縁膜３の側面、及び制御ゲート電極４の側面に形成され、空隙１９Ａを有する側壁絶縁膜１８Ａとを備える。基板１１上の最も低い位置にある空隙１９Ａの上端は、ゲート間絶縁膜３より基板１１上の低い位置にある。【選択図】図１
2012109450.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に所定間隔を空けて形成され、前記半導体基板上に順に積層された第１ゲート絶縁膜、浮遊ゲート電極、第２ゲート絶縁膜、及び制御ゲート電極をそれぞれ有する複数のメモリセルトランジスタと、
前記メモリセルトランジスタの前記浮遊ゲート電極の側面、前記第２ゲート絶縁膜の側面、及び前記制御ゲート電極の側面に形成され、空隙を有する第１側壁絶縁膜と、
前記半導体基板上に形成され、前記半導体基板上に順に積層された第３ゲート絶縁膜、第１ゲート電極、第４ゲート絶縁膜、及び第２ゲート電極を有する周辺トランジスタと、
前記周辺トランジスタの前記第１ゲート電極の側面、前記第４ゲート絶縁膜の側面、及び前記第２ゲート電極の側面に形成され、空隙を有する第２側壁絶縁膜とを具備し、
前記第２側壁絶縁膜が有する前記空隙のうち前記半導体基板上の最も低い位置にある空隙の上端は、前記第４ゲート絶縁膜より前記半導体基板上の低い位置にあることを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記第２側壁絶縁膜が有する前記空隙は１つであることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記第２側壁絶縁膜が有する前記空隙の下端より前記半導体基板に近い領域には、シリコン酸化膜のみが配置されていることを特徴とする請求項２に記載の不揮発性半導体記憶装置。
【請求項４】
前記半導体基板上に形成され、前記半導体基板上に順に積層された第５ゲート絶縁膜、第３ゲート電極、第６ゲート絶縁膜、及び第４ゲート電極をそれぞれ有し、前記複数のメモリセルトランジスタの一端に配置された選択ゲートトランジスタと、
前記選択ゲートトランジスタの前記第３ゲート電極の側面、前記第６ゲート絶縁膜の側面、及び前記第４ゲート電極の側面に形成され、空隙を有する第３側壁絶縁膜と、
をさらに具備し、
前記第３側壁絶縁膜が有する前記空隙のうち前記半導体基板上の最も低い位置にある空隙の上端は、前記第６ゲート絶縁膜より前記半導体基板上の低い位置にあることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項５】
半導体基板上に順に積層された第１ゲート絶縁膜、浮遊ゲート電極、第２ゲート絶縁膜、及び制御ゲート電極を有するメモリセルトランジスタ、選択ゲートトランジスタ、及び前記半導体基板上に順に積層された第１ゲート絶縁膜、第２ゲート電極、第２ゲート絶縁膜、及び第２ゲート電極を有する周辺トランジスタのゲート電極を半導体基板上に形成する工程と、
前記ゲート電極の側面上、及び前記半導体基板上に犠牲膜を形成する工程と、
前記犠牲膜をエッチバックして、前記メモリセルトランジスタのゲート電極間、前記メモリセルトランジスタのゲート電極と前記選択ゲートトランジスタのゲート電極間に前記犠牲膜を残したまま、前記選択ゲートトランジスタのゲート電極の側面、及び前記周辺トランジスタのゲート電極の側面に前記犠牲膜を側壁膜として残す工程と、
前記選択ゲートトランジスタのゲート電極間、及び前記周辺トランジスタのゲート電極の両側の半導体基板上に、第１ライナー膜と第２ライナー膜を順に形成する工程と、
前記選択ゲートトランジスタのゲート電極間、及び前記周辺トランジスタのゲート電極の両側の前記第２ライナー膜上に層間絶縁膜を埋め込む工程と、
前記層間絶縁膜、前記シリコン窒化膜、前記シリコン酸化膜、及び前記犠牲膜の一部を除去し、前記ゲート電極の上面を露出させる工程と、
前記選択ゲートトランジスタのゲート電極間、及び前記周辺トランジスタのゲート電極の両側の前記シリコン窒化膜上に形成された前記層間絶縁膜を除去する工程と、
前記犠牲膜及び前記第２ライナー膜を除去する工程と、
前記第１ライナー膜の上部を前記第２ゲート絶縁膜よりも低くする工程と、
前記周辺トランジスタのゲート電極の側面に空隙を有する側壁絶縁膜を形成すると共に、前記メモリセルトランジスタのゲート電極間、及び前記メモリセルトランジスタのゲート電極と前記選択ゲートトランジスタのゲート電極間に空隙を有する側壁絶縁膜を形成する工程と、
を具備することを特徴とする不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、不揮発性半導体記憶装置及びその製造方法に関し、例えばＮＡＮＤ型フラッシュメモリに関するものである。
【背景技術】
【０００２】
ＮＡＮＤ型フラッシュメモリ等の電荷蓄積層に浮遊ゲートを持つ構造の不揮発性半導体記憶装置においては、そのアプリケーションの拡大により、より高速なデータの書き込み、読み出し、及び消去が求められている。このためには、ＮＡＮＤ型フラッシュメモリにおける周辺トランジスタ回路の高速化が必須である。つまり、周辺トランジスタ回路の遅延時間を減らすことが必要である。
【０００３】
周辺トランジスタ回路の遅延時間は、周辺トランジスタ回路が有するトランジスタや配線の寄生的な抵抗や容量によって決まっている。従来は、トランジスタのゲート側壁絶縁膜にシリコン酸化膜またはシリコン窒化膜が用いられている。シリコン酸化膜の比誘電率はおよそ３．９であり、シリコン窒化膜の比誘電率はおよそ７．０である。
【０００４】
周辺トランジスタ回路を構成するトランジスタには、トランジスタの寄生的な容量である、ゲートと拡散層間の容量や、ゲートと拡散層電極（コンタクトプラグ）間の容量がそれぞれ存在し、ゲートと拡散層間、及びゲートと拡散層電極間にシリコン酸化膜またはシリコン窒化膜が配置されているため、トランジスタの寄生的な容量が増大している。よって、遅延時間を減らすためには、これらの寄生的な成分を減らすことが重要となる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００９−１９４３０５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
周辺回路における回路動作の遅延を低減することができる不揮発性半導体記憶装置を提供する。
【課題を解決するための手段】
【０００７】
一実施態様の不揮発性半導体記憶装置は、半導体基板上に所定間隔を空けて形成され、前記半導体基板上に順に積層された第１ゲート絶縁膜、浮遊ゲート電極、第２ゲート絶縁膜、及び制御ゲート電極をそれぞれ有する複数のメモリセルトランジスタと、前記メモリセルトランジスタの前記浮遊ゲート電極の側面、前記第２ゲート絶縁膜の側面、及び前記制御ゲート電極の側面に形成され、空隙を有する第１側壁絶縁膜と、前記半導体基板上に形成され、前記半導体基板上に順に積層された第３ゲート絶縁膜、第１ゲート電極、第４ゲート絶縁膜、及び第２ゲート電極を有する周辺トランジスタと、前記周辺トランジスタの前記第１ゲート電極の側面、前記第４ゲート絶縁膜の側面、及び前記第２ゲート電極の側面に形成され、空隙を有する第２側壁絶縁膜とを具備する。前記第２側壁絶縁膜が有する前記空隙のうち前記半導体基板上の最も低い位置にある空隙の上端は、前記第４ゲート絶縁膜より前記半導体基板上の低い位置にあることを特徴とする。
【図面の簡単な説明】
【０００８】
【図１】第１実施形態のＮＡＮＤ型フラッシュメモリの構造を示す断面図である。
【図２】第１実施形態のＮＡＮＤ型フラッシュメモリの製造方法を示す断面図である。
【図３】第１実施形態のＮＡＮＤ型フラッシュメモリの製造方法を示す断面図である。
【図４】第１実施形態のＮＡＮＤ型フラッシュメモリの製造方法を示す断面図である。
【図５】第２実施形態のＮＡＮＤ型フラッシュメモリの構造を示す断面図である。
【図６】第２実施形態のＮＡＮＤ型フラッシュメモリの製造方法を示す断面図である。
【図７】第２実施形態のＮＡＮＤ型フラッシュメモリの製造方法を示す断面図である。
【図８】第２実施形態のＮＡＮＤ型フラッシュメモリの製造方法を示す断面図である。
【図９】第２実施形態のＮＡＮＤ型フラッシュメモリの製造方法を示す断面図である。
【発明を実施するための形態】
【０００９】
以下、図面を参照して実施形態の不揮発性半導体記憶装置について説明する。ここでは、不揮発性半導体記憶装置として、ＮＡＮＤ型フラッシュメモリを例に取る。なお、以下の説明において、同一の機能及び構成を有する構成要素については、同一符号を付し、重複説明は必要な場合にのみ行う。
【００１０】
［１］第１実施形態
第１実施形態のＮＡＮＤ型フラッシュメモリについて説明する。
【００１１】
（１）第１実施形態の構造
ＮＡＮＤ型フラッシュメモリは、メモリセルトランジスタ（以下、メモリセル）が形成されるメモリセルアレイ領域と、メモリセルに対して書き込み、読み出し、及び消去を行うための周辺回路が形成される周辺回路領域とを備える。
【００１２】
メモリセルアレイ領域は、複数のＮＡＮＤセルユニットを有する。ＮＡＮＤセルユニットは、直列接続された複数のメモリセルと、複数のメモリセルを挟むように両端に接続されたソース側選択ゲートトランジスタ及びドレイン側選択ゲートトランジスタとを有する。ＮＡＮＤセルユニットは行列状に配列されており、複数のＮＡＮＤセルユニットにおいて、ソース側選択ゲートトランジスタ同士が隣接するように、またドレイン側選択ゲートトランジスタ同士が隣接するように配置されている。以下、ソース側選択ゲートトランジスタ及びドレイン側選択ゲートトランジスタを選択ゲートトランジスタと記す。
【００１３】
周辺回路領域は、メモリセルに対して書き込み、読み出し、及び消去を行うためのトランジスタ（以下、周辺トランジスタ）を含む周辺回路を有する。
【００１４】
（１−１）メモリセルトランジスタと選択ゲートトランジスタ
図１（ａ）は、第１実施形態のＮＡＮＤ型フラッシュメモリにおけるメモリセルトランジスタＭＣと選択ゲートトランジスタＳＧの構造を示す断面図である。
【００１５】
図１（ａ）に示すように、半導体基板１１上には、ゲート絶縁膜（トンネル酸化膜）１が形成されている。ゲート絶縁膜１上には、第１ＮＡＮＤセルユニットを構成する、複数のメモリセルＭＣの積層ゲート５と選択ゲートトランジスタＳＧの積層ゲート５が形成されている。複数のメモリセルＭＣの積層ゲート５は、所定間隔を空けて配列されている。選択ゲートトランジスタＳＧの積層ゲート５は、複数のメモリセルＭＣの積層ゲート５のうちの端部の積層ゲートに隣接して配置されている。
【００１６】
さらに、半導体基板１１上には、第１ＮＡＮＤセルユニットに隣接して第２ＮＡＮＤセルユニットが配置されている。第２ＮＡＮＤセルユニットを構成する選択ゲートトランジスタＳＧの積層ゲートは、第１ＮＡＮＤセルユニットの選択ゲートトランジスタＳＧの積層ゲートに隣接して配置されている。
【００１７】
メモリセルＭＣの積層ゲート５は、ゲート絶縁膜１上に順に形成された浮遊ゲート電極２、ゲート間絶縁膜３、及び制御ゲート電極４を有する。制御ゲート電極４は、その上部にシリサイド層を有している。
【００１８】
選択ゲートトランジスタＳＧの積層ゲート５は、ゲート絶縁膜１上に順に形成された第１ゲート電極２、ゲート間絶縁膜３、及び制御ゲート電極４を有する。制御ゲート電極４は、その上部にシリサイド層を有している。なお、選択ゲートトランジスタＳＧの積層ゲート５は、ゲート間絶縁膜３が開口部を有しており、第１ゲート電極２と制御ゲート電極４が電気的に接続されている。
【００１９】
メモリセルＭＣの積層ゲート５間（以下、メモリセルＭＣ間と記す）の半導体基板１１、及びメモリセルＭＣの積層ゲート５と選択ゲートトランジスタＳＧの積層ゲート５間（以下、メモリセルＭＣと選択ゲートトランジスタＳＧ間と記す）の半導体基板１１には、低濃度拡散層２４が形成されている。さらに、選択ゲートトランジスタＳＧの積層ゲート間（以下、選択ゲートトランジスタＳＧ間と記す）の半導体基板１１には、低濃度拡散層２４と高濃度拡散層２５が形成されている。
【００２０】
選択ゲートトランジスタＳＧ間の半導体基板１１上には、例えば、ＴＥＯＳ（Tetraethylorthosilicate）からなる第１ライナー膜１４と、例えば、シリコン窒化膜からなる第２ライナー膜１５が形成され、第２ライナー膜１５上には層間絶縁膜１６が形成されている。
【００２１】
メモリセル、及び選択ゲートトランジスタＳＧの積層ゲートの側面には、シリコン酸化膜１２が形成されている。シリコン酸化膜１２上、制御ゲート電極４上及び層間絶縁膜１６上には、空隙（あるいはボイド）１９Ａ，１９Ｂ，１９Ｃ，１９Ｄを持つＴＥＯＳからなる層間絶縁膜１８が形成されている。
【００２２】
なお、空隙は層間絶縁膜１８に完全に囲まれていない場合も含まれる。例えば、層間絶縁膜１８と他の絶縁膜、例えば、第２ライナー膜１５によって空隙が形成されている場合も、層間絶縁膜１８は空隙を有すると定義する。また、シリコン酸化膜１２、第１ライナー膜１４及び層間絶縁膜１８は、例えば、ＳＥＭ観察、ＴＥＭ観察では区別出来ない場合がある。すなわち、層間絶縁膜１８を含む絶縁膜に囲まれた空隙１９Ａ、１９Ｂの２つが選択ゲートトランジスタＳＧの積層ゲートの側面に存在していればよい。
【００２３】
メモリセルＭＣ間には空隙１９Ｃが形成され、メモリセルＭＣと選択ゲートトランジスタＳＧ間には空隙１９Ｄが形成されている。さらに、選択ゲートトランジスタＳＧの積層ゲートと第１ライナー膜１４及び層間絶縁膜１６との間には、空隙１９Ａ，１９Ｂが形成されている。
【００２４】
すなわち、選択ゲートトランジスタＳＧ間の積層ゲートの側面に、空隙１９Ａ，１９Ｂを持つ側壁絶縁膜１８Ａが形成される。側壁絶縁膜１８Ａは、２つの空隙１９Ａ，１９Ｂを有する。空隙１９Ａは、ゲート絶縁膜１とゲート間絶縁膜３との間の側壁絶縁膜１８Ａに形成され、空隙１９Ｂは空隙１９Ａ上（あるいは第２ライナー膜１５上）の側壁絶縁膜１８Ａに形成されている。さらに、メモリセルＭＣ間、及びメモリセルＭＣと選択ゲートトランジスタＳＧ間に、空隙１９Ｃ，１９Ｄを持つ側壁絶縁膜１８Ｂが形成されている。
【００２５】
空隙１９Ａの上端はゲート間絶縁膜３よりも低い位置に存在する。また、空隙１９Ａは選択ゲートトランジスタＳＧの浮遊ゲート電極２と第２ライナー膜１５の間に形成されている。すなわち、後述するコンタクト２３Ａと空隙１９Ａの間には第２ライナー膜１５が配置されている。空隙１９Ａと半導体基板１１の間には層間絶縁膜１８、第１ライナー膜１４及びゲート絶縁膜１が配置されており、第２ライナー膜１５は存在しない。すなわち、空隙１９Ａと半導体基板１１の間に電荷トラップの多い膜、例えば、シリコン窒化膜は存在しない。その結果、選択ゲートトランジスタＳＧと半導体基板１１間の寄生容量をさらに低くすることができる。
【００２６】
空隙１９Ｂは層間絶縁膜１８を介して空隙１９Ａのほぼ上方に位置し、選択ゲートトランジスタＳＧの制御ゲート電極４に隣接する位置に存在する。空隙１９Ｂの上端は制御ゲート電極４の上面よりも低く、ゲート間絶縁膜３よりも高い。また、空隙１９Ｂの上端は層間絶縁膜１６の上面とほぼ同じ位置に存在する。また、選択ゲートトランジスタＳＧ間方向において、空隙１９Ｂの幅は、空隙１９Ａの幅よりも大きい。また、選択ゲートトランジスタＳＧ間方向において、空隙１９Ｂの中心は、空隙１９Ａの中心からずれている場合もある。
【００２７】
空隙１９ＣはメモリセルＭＣ間の制御ゲート電極４と浮遊ゲート電極２間に存在している。すなわち、空隙１９Ｃの高さ（浮遊ゲート電極３と制御ゲート電極４が積層される方向）は、空隙１９Ａ，１９Ｂの高さよりも高い。その結果、メモリセルＭＣ間の寄生容量を効果的に小さくすることができる。
【００２８】
空隙１９ＤはメモリセルＭＣと選択ゲートトランジスタＳＧ間の制御ゲート電極４と浮遊ゲート電極２間に存在している。すなわち、空隙１９Ｄの高さ（浮遊ゲート電極３と制御ゲート電極４が積層される方向）は、空隙１９Ａ，１９Ｂの高さよりも高い。その結果、選択ゲートトランジスタＳＧからメモリセルＭＣに向かう電界を効果的に弱めることができる。
【００２９】
空隙１９Ｃ，１９Ｄを有する層間絶縁膜１８上には、シリコン窒化膜２０が形成されている。選択ゲートトランジスタＳＧ間のシリコン窒化膜２０上には、層間絶縁膜２１が形成されている。さらに、シリコン窒化膜２０上及び層間絶縁膜２１上には、層間絶縁膜２２が形成されている。
【００３０】
さらに、選択ゲートトランジスタＳＧ間の拡散層２５上には、拡散層２５に接続されたコンタクトプラグ２３Ａが形成されている。
【００３１】
（１−２）周辺トランジスタ
図１（ｂ）は、第１実施形態のＮＡＮＤ型フラッシュメモリにおける周辺トランジスタの構造を示す断面図である。
【００３２】
図１（ｂ）に示すように、半導体基板１１上には、ゲート絶縁膜１が形成されている。ゲート絶縁膜１上には、周辺回路を構成する、複数の周辺トランジスタＰＴの積層ゲート５が形成されている。
【００３３】
周辺トランジスタＰＴの積層ゲート５は、ゲート絶縁膜１上に順に形成された第１ゲート電極２、ゲート間絶縁膜３、及び制御ゲート電極４を有する。制御ゲート電極４は、その上部にシリサイド層を有している。なお、周辺トランジスタＰＴの積層ゲート５は、ゲート間絶縁膜３が開口部を有しており、第１ゲート電極２と制御ゲート電極４が電気的に接続されている。
【００３４】
周辺トランジスタＰＴの両側の半導体基板１１には、低濃度拡散層２４と高濃度拡散層２５が形成されている。
【００３５】
周辺トランジスタＰＴの積層ゲート間（以下、周辺トランジスタ間と記す）の半導体基板１１上には、第１ライナー膜１４と第２ライナー膜１５が形成され、第２ライナー膜１５上には層間絶縁膜１６が形成されている。
【００３６】
周辺トランジスタＰＴの積層ゲートの側面には、シリコン酸化膜１２が形成されている。シリコン酸化膜１２上、制御ゲート電極４上及び層間絶縁膜１６上には、空隙１９Ａ，１９Ｂを持つ層間絶縁膜１８が形成されている。周辺トランジスタＰＴの積層ゲートと第１ライナー膜１４及び層間絶縁膜１６との間には、空隙１９Ａ，１９Ｂが形成されている。
【００３７】
すなわち、周辺トランジスタＰＴ間の積層ゲートの側面に、空隙１９Ａ，１９Ｂを持つ側壁絶縁膜１８Ａが形成される。側壁絶縁膜１８Ａは、２つの空隙１９Ａ，１９Ｂを有する。空隙１９Ａは、ゲート絶縁膜１とゲート間絶縁膜３との間の側壁絶縁膜１８Ａに形成され、空隙１９Ｂは空隙１９Ａ上（あるいは第２ライナー膜１５上）の側壁絶縁膜１８Ａに形成されている。
【００３８】
選択ゲートトランジスタＳＧの積層ゲートの側面に形成された空隙１９Ａ，１９Ｂと周辺トランジスタＰＴ間の積層ゲートの側面に形成された空隙１９Ａ、１９Ｂは同様の構造をしている。
【００３９】
層間絶縁膜１８上には、シリコン窒化膜２０が形成されている。選択ゲートトランジスタＳＧ間のシリコン窒化膜２０上には、層間絶縁膜２１が形成されている。さらに、シリコン窒化膜２０上及び層間絶縁膜２１上には、層間絶縁膜２２が形成されている。
【００４０】
周辺トランジスタＰＴの制御ゲート電極４上には、制御ゲート電極４に接続されたコンタクトプラグ２３Ｂが形成されている。
【００４１】
第１実施形態では、周辺トランジスタＰＴの積層ゲート５の側面に空隙１９Ａ，１９Ｂを有する側壁絶縁膜１８Ａが形成されている。すなわち周辺トランジスタＰＴのゲート側壁絶縁膜に空隙が形成されているため、積層ゲート５と拡散層２４，２５間の寄生容量を低減できる。これにより、周辺回路における動作、すなわちメモリセルトランジスタＭＣに対するデータの書き込み、読み出し、及び消去の動作を高速化することができる。
【００４２】
また、選択ゲートトランジスタＳＧの積層ゲート５の側面に空隙１９Ａ，１９Ｂを有する側壁絶縁膜１８Ａが形成されている。すなわち選択ゲートトランジスタＳＧのゲート側壁絶縁膜に空隙が形成されているため、積層ゲート５と拡散層２４，２５間の寄生容量、及び積層ゲート５とコンタクトプラグ２３Ａ間の寄生容量を低減できる。これにより、メモリセルトランジスタＭＣに対するデータの書き込み、読み出し、及び消去の動作を高速化することができる。
【００４３】
また、選択ゲートトランジスタＳＧの積層ゲート５に含まれる浮遊ゲート電極２の側面に形成された空隙１９Ａと制御ゲート電極４の側面に形成された空隙１９Ｂの２つを有することにより、寄生容量を大きく減らすことができる。
【００４４】
さらに、メモリセルトランジスタＭＣの積層ゲート５の側面に空隙１９Ｃ，１９Ｄを有する側壁絶縁膜１８Ｂが形成されている。すなわちメモリセルトランジスタＭＣの積層ゲート間に空隙が形成されているため、積層ゲート５間、及び積層ゲート５と拡散層２４間の寄生容量を低減できる。これにより、メモリセルトランジスタＭＣに対するデータの書き込み、読み出し、及び消去の動作を高速化することができる。
【００４５】
（２）第１実施形態の製造方法
図２〜図４は、第１実施形態のＮＡＮＤ型フラッシュメモリの製造方法を示す断面図である。図２（ａ）、図２（ｃ）、図２（ｅ）、図３（ａ）、図３（ｃ）、図３（ｅ）、図４（ａ）、図４（ｃ）、及び図４（ｅ）は、メモリセルＭＣと選択ゲートトランジスタＳＧの製造工程の断面図を示す。ここでは、４つのメモリセルとこれらメモリセルの一端に接続される選択ゲートトランジスタＳＧ、さらに隣接して配置される他の複数のメモリセルの一端に接続された選択ゲートトランジスタＳＧを示す。図２（ｂ）、図２（ｄ）、図２（ｆ）、図３（ｂ）、図３（ｄ）、図３（ｆ）、図４（ｂ）、図４（ｄ）、及び図４（ｆ）は、周辺トランジスタＰＴの製造工程の断面図を示す。
【００４６】
まず、従来のＮＡＮＤ型フラッシュメモリと同様に通常の工程により、図２（ａ）及び図２（ｂ）に示すように、半導体基板１１上にゲート絶縁膜１を形成し、ゲート絶縁膜１上にメモリセルＭＣ、選択ゲートトランジスタＳＧ、及び周辺トランジスタＰＴのそれぞれの積層ゲート５を形成する。さらに、積層ゲート５上にキャップ膜６を形成する。
【００４７】
メモリセルＭＣの積層ゲート５は、ゲート絶縁膜１上に順に形成された浮遊ゲート電極２、ゲート間絶縁膜３、及び制御ゲート電極４を有する。選択ゲートトランジスタＳＧ及び周辺トランジスタＰＴの積層ゲート５は、ゲート絶縁膜１上に順に形成された第１ゲート電極２、ゲート間絶縁膜３、及び制御ゲート電極４を有する。なお、選択ゲートトランジスタＳＧ及び周辺トランジスタＰＴの積層ゲート５は、ゲート間絶縁膜３が開口部を有しており、第１ゲート電極２と制御ゲート電極４が電気的に接続されている。
【００４８】
次に、メモリセルＭＣ、選択トランジスタＳＧ、及び周辺トランジスタＰＴのそれぞれの積層ゲート５上、及びゲート絶縁膜１上に、例えば、熱酸化によりシリコン酸化膜１２を形成する。
【００４９】
さらに、不純物のイオン注入を行い、積層ゲート５の両側の半導体基板１１に低濃度拡散層２４を形成する。すなわち、メモリセルＭＣ間、メモリセルＭＣと選択ゲートトランジスタＳＧ間、及び選択ゲートトランジスタ間の半導体基板１１に、低濃度拡散層２４を形成する。これと共に、周辺トランジスタＰＴの両側の半導体基板１１に低濃度拡散層２４を形成する。
【００５０】
次に、図２（ｃ）及び図２（ｄ）に示すように、ＣＶＤ（Chemical Vapor Deposition）によりシリコン酸化膜１２上に犠牲窒化膜（例えば、シリコン窒化膜）１３を形成する。これにより、メモリセルＭＣ間、メモリセルＭＣと選択ゲートトランジスタＳＧ間を犠牲窒化膜１３で埋め込む。これと共に、選択ゲートトランジスタＳＧ間において、積層ゲート５の側面に犠牲窒化膜１３を形成する。さらに、これと共に、周辺トランジスタＰＴの積層ゲート５上に犠牲窒化膜１３を形成する。
【００５１】
続いて、図２（ｅ）及び図２（ｆ）に示すように、異方性のＲＩＥ（Reactive Ion Etching）により犠牲窒化膜１３をエッチバックする。これにより、メモリセルＭＣ間、メモリセルＭＣと選択ゲートトランジスタＳＧ間を犠牲窒化膜１３で埋め込んだまま、選択ゲートトランジスタＳＧ間の積層ゲート５の側面に側壁絶縁膜１３を形成する。これと共に、周辺トランジスタＰＴの積層ゲート５の側面に側壁絶縁膜１３を形成する。また、このエッチバックにより、選択ゲートトランジスタＳＧ間のシリコン酸化膜１２とゲート絶縁膜１がエッチングされ、半導体基板１１が露出される。また、周辺トランジスタＰＴでは、側壁絶縁膜１３が形成されていない領域のシリコン酸化膜１２とゲート絶縁膜１がエッチングされ、半導体基板１１が露出される。なお、周辺トランジスタＰＴでは、側壁絶縁膜１３が形成されていない領域のシリコン酸化膜１２が座損する場合もある。
【００５２】
次に、図３（ａ）及び図３（ｂ）に示すように、犠牲窒化膜１３上、シリコン酸化膜１２上、及び半導体基板１１上に、ＣＶＤにより、例えば、ＴＥＯＳを堆積させ第１ライナー膜１４を形成する。第１ライナー膜１４の形成後、不純物のイオン注入を行い、選択ゲートトランジスタＳＧ間の半導体基板１１に、高濃度拡散層２５を形成する。これと共に、周辺トランジスタＰＴの両側の半導体基板１１に高濃度拡散層２５を形成する。
【００５３】
その後、ＣＶＤにより第１ライナー膜１４上に例えば、シリコン窒化膜を堆積させ第２ライナー膜１５を形成する。第２ライナー膜１５を形成した後、ＣＶＤにより層間絶縁膜１６、例えばシリコン酸化膜を形成する。その後、ＣＭＰ（Chemical Mechanical Polish）を行い、第２ライナー膜１５上の層間絶縁膜１６を研磨し、選択ゲートトランジスタＳＧ間、及び周辺トランジスタＰＴ間のみに層間絶縁膜１６を残す。なお、高濃度拡散層２５を形成した後、第２ライナー膜１５を形成する前に、ライナー酸化膜を形成してもよい。
【００５４】
次に、図３（ｃ）及び図３（ｄ）に示すように、ＲＩＥにより層間絶縁膜１６、第２ライナー膜１５、第１ライナー膜１４、犠牲窒化膜１３、シリコン酸化膜１２、及びキャップ膜６を除去し、制御ゲート電極４の上面を露出させる。このＲＩＥでは、層間絶縁膜１６、第２ライナー膜１５、第１ライナー膜１４、犠牲窒化膜１３、シリコン酸化膜１２は、制御ゲート電極４の上面と下面の間までエッチングされる。
【００５５】
次に、図３（ｅ）及び図３（ｆ）に示すように、例えば、ウェットエッチングにより犠牲窒化膜１３をエッチングする。このとき、第１ライナー膜１４と層間絶縁膜１６との間に挟まれた第２ライナー膜１５は、すべてエッチングされず、ゲート間絶縁膜３より低い位置に残る。すなわち、第２ライナー膜１５の先端が第１ゲート電極２の上面と下面の間に残るようにエッチングする。これは、第１ライナー膜１４と層間絶縁膜１６との間に挟まれた第２ライナー膜１５は、シリコン酸化膜１２と第１ライナー膜１４との間に挟まれた犠牲窒化膜１３よりも薄い。その結果、第１ライナー膜１４と層間絶縁膜１６との間に挟まれた第２ライナー膜１５にはエッチング液が進入しにくく、ゲート間絶縁膜３より低い位置に第２ライナー膜１５の下部が残存することになる。なお、エッチング条件によっては第２ライナー膜１５が全て除去される場合もある。  次に、図４（ａ）及び図４（ｂ）に示すように、例えば、ドライエッチング、または、ウエットエッチングなどを用いて、第１ライナー膜１４の上面をゲート間絶縁膜３よりも低くする。次に、メモリセルＭＣ、選択ゲートトランジスタＳＧ、及び周辺トランジスタＰＴの制御ゲート電極４の上部をシリサイド化する。すなわち、制御ゲート電極４上に金属膜、例えばＮｉを堆積し、熱処理を行う。その後、未反応のＮｉを除去する。これにより、制御ゲート電極４の一部あるいは全部をニッケルシリサイド膜に変化させる。金属膜には、Ｎｉの他に、例えばＴｉ、Ｃｏ、Ｐｔ、Ｐｄ、Ｔａ、Ｍｏなどが用いられる。なお、金属膜を露出した制御ゲート電極４の表面に堆積させる前に、例えば、ドライエッチング、または、ウエットエッチングで前処理を行う場合がある。この前処理と同時に、第１ライナー膜１４の上面をゲート間絶縁膜３よりも低くすることにより工程を簡略化することができる。
【００５６】
また、図４（ａ）及び図４（ｂ）では、第１ライナー膜１４の上面と第２ライナー膜１５の上面が一致しているが、両者の上面の位置は異なっていても良い。空隙１９Ａを形成するためには、第１ライナー膜１４と第２ライナー膜１５の上面をゲート間絶縁膜３よりも低くすることが好ましい。しかし、第１ライナー膜１４の上面がゲート間絶縁膜３よりも低くなっていれば空隙１９Ａを形成できる場合もある。
【００５７】
次に、図４（ａ）及び図４（ｂ）に示した構造上に、例えば、プラズマＣＶＤによりＴＥＯＳを堆積させ層間絶縁膜１８を形成する。プラズマＣＶＤは横方向の成長が速く埋め込み性が良くない（カバレージが悪い）堆積方法であるため、図４（ｃ）及び図４（ｄ）に示すように、選択ゲートトランジスタＳＧ間の積層ゲートの側面、及び周辺トランジスタＰＴの積層ゲートの側面に、空隙１９Ａ，１９Ｂを持つ側壁絶縁膜１８Ａが形成される。側壁絶縁膜１８Ａは、２つの空隙１９Ａ，１９Ｂを有する。空隙１９Ａは、ゲート絶縁膜１とゲート間絶縁膜３との間の側壁絶縁膜１８Ａに形成され、空隙１９Ｂは空隙１９Ａ上（あるいは第２ライナー膜１５上）の側壁絶縁膜１８Ａに形成されている。これと共に、メモリセルＭＣ間、及びメモリセルＭＣと選択ゲートトランジスタＳＧ間に、空隙１９Ｃ，１９Ｄを持つ側壁絶縁膜１８Ｂが形成される。
【００５８】
次に、図４（ｅ）及び図４（ｆ）に示すように、層間絶縁膜１８上にシリコン窒化膜２０を形成する。このシリコン窒化膜２０は、コンタクト孔の加工時にストッパ膜として働く。さらに、シリコン窒化膜２０上に層間絶縁膜２１を形成する。そして、ＣＭＰにより層間絶縁膜２１を研磨し、メモリセルＭＣ上、選択ゲートトランジスタＳＧ上、及び周辺トランジスタＰＴ上を平坦化する。続いて、シリコン窒化膜２０上及び層間絶縁膜２１上に層間絶縁膜２２を形成する。
【００５９】
その後、選択ゲートトランジスタＳＧ間にＲＩＥによりコンタクト孔を空け、図１（ａ）に示すように、コンタクト孔に金属を埋め込んで拡散層２５に接続されたコンタクトプラグ２３Ａを形成する。また、周辺トランジスタＰＴの制御ゲート電極４上にＲＩＥによりコンタクト孔を空け、図１（ｂ）に示すように、コンタクト孔に金属を埋め込んで制御ゲート電極４に接続されたコンタクトプラグ２３Ｂを形成する。
【００６０】
前述した第１実施形態の製造方法では、制御ゲート電極４に接続されるコンタクトプラグ２３Ｂの加工時において、コンタクト孔の位置ずれのマージンを大きく取ることができる。例えば、側壁絶縁膜に形成される空隙がシリサイド化された制御ゲート電極の上面付近の高さまで形成されている場合、コンタクト孔加工時にコンタクト孔の位置ずれがあると、コンタクト孔が空隙まで貫通するという懸念がある。貫通した場合、空隙にもコンタクトプラグ形成のための金属材料が入り込み、コンタクトプラグ２３Ｂが半導体基板１１とショートする可能性がある。
【００６１】
一方、本実施形態では、空隙１９Ｂの上部は制御ゲート電極の上面付近に形成されているが、空隙１９Ｂと空隙１９Ａとの間に層間絶縁膜１８が形成されている。そのため、コンタクト孔の合わせズレにより、コンタクト孔と空隙１８Ｂが貫通したとしても、空隙１９Ｂと空隙１９Ａとの間に層間絶縁膜１８によりコンタクト孔が半導体基板まで達するのを防ぐことができる。これにより、コンタクトプラグ２３Ｂと半導体基板１１がショートするのを防止することができる。
【００６２】
また、選択ゲートトランジスタＳＧが隣接する方向において、空隙１９Ａ，１９Ｂの中心をずらすことにより空隙１９Ａと空隙１９Ｂ間の距離を大きくすることができる。その結果、コンタクトプラグ２３Ｂと半導体基板１１がショートするのを効果的に防止することができる。
【００６３】
また、高濃度拡散層２５に接続されるコンタクトプラグ２３Ａの加工時において、コンタクト孔の位置ずれのマージンを大きく取ることができる。コンタクトプラグ２３Ａと空隙１９Ａの間には第２ライナー膜１５が存在しているからである。層間絶縁膜１６と第２ライナー膜１５のエッチング選択比が取れる条件でコンタクトプラグ２３Ａを形成するためのコンタクト孔を加工すれば、空隙１９Ａとコンタクト孔が貫通することを効果的に防止することができる。
【００６４】
［２］第２実施形態
第２実施形態のＮＡＮＤ型フラッシュメモリについて説明する。第１実施形態では、選択ゲートトランジスタＳＧ間及び周辺トランジスタＰＴの両側に第２ライナー膜１５及び層間絶縁膜１６が形成されている、第２実施形態では選択ゲートトランジスタＳＧ間及び周辺トランジスタＰＴの両側に第１ライナー膜１５と層間絶縁膜１６を残さない構造を有する。
【００６５】
（１）第２実施形態の構造
（１−１）メモリセルトランジスタと選択ゲートトランジスタ
図５（ａ）は、第２実施形態のＮＡＮＤ型フラッシュメモリにおけるメモリセルトランジスタＭＣと選択ゲートトランジスタＳＧの構造を示す断面図である。
【００６６】
図５（ａ）に示すように、半導体基板１１上には、ゲート絶縁膜（トンネル酸化膜）１が形成されている。ゲート絶縁膜１上には、第１ＮＡＮＤセルユニットを構成する、複数のメモリセルＭＣの積層ゲート５と選択ゲートトランジスタＳＧの積層ゲート５が形成されている。複数のメモリセルＭＣの積層ゲート５は、所定間隔を空けて配列されている。選択ゲートトランジスタＳＧの積層ゲート５は、複数のメモリセルＭＣの積層ゲート５のうちの端部の積層ゲートに隣接して配置されている。
【００６７】
さらに、半導体基板１１上には、第１ＮＡＮＤセルユニットに隣接して第２ＮＡＮＤセルユニットが配置されている。第２ＮＡＮＤセルユニットを構成する選択ゲートトランジスタＳＧの積層ゲートは、第１ＮＡＮＤセルユニットの選択ゲートトランジスタＳＧの積層ゲートに隣接して配置されている。
【００６８】
メモリセルＭＣの積層ゲート５は、ゲート絶縁膜１上に順に形成された浮遊ゲート電極２、ゲート間絶縁膜３、及び制御ゲート電極４を有する。制御ゲート電極４は、その上部にシリサイド層を有している。
【００６９】
選択ゲートトランジスタＳＧの積層ゲート５は、ゲート絶縁膜１上に順に形成された第１ゲート電極２、ゲート間絶縁膜３、及び制御ゲート電極４を有する。制御ゲート電極４は、その上部にシリサイド層を有している。なお、選択ゲートトランジスタＳＧの積層ゲート５は、ゲート間絶縁膜３が開口部を有しており、第１ゲート電極２と制御ゲート電極４が電気的に接続されている。
【００７０】
メモリセルＭＣ間の半導体基板１１、及びメモリセルＭＣと選択ゲートトランジスタＳＧ間の半導体基板１１には、低濃度拡散層２４が形成されている。さらに、選択ゲートトランジスタＳＧ間の半導体基板１１には、低濃度拡散層２４と高濃度拡散層２５が形成されている。
【００７１】
選択ゲートトランジスタＳＧ間の半導体基板１１上には、例えば、ＴＥＯＳからなる第１ライナー膜１４が形成されている。
【００７２】
メモリセル、及び選択ゲートトランジスタＳＧの積層ゲートの側面には、シリコン酸化膜１２が形成されている。シリコン酸化膜１２上、制御ゲート電極４上及び第１ライナー膜１４上には、空隙１９Ａ，１９Ｃ，１９Ｄを持つ層間絶縁膜１８が形成されている。メモリセルＭＣ間には空隙１９Ｃが形成され、メモリセルＭＣと選択ゲートトランジスタＳＧ間には空隙１９Ｄが形成されている。さらに、選択ゲートトランジスタＳＧの積層ゲートと第１ライナー膜１４との間には、空隙１９Ａが形成されている。すなわち、選択ゲートトランジスタＳＧ間の積層ゲートの側面に、空隙１９Ａを持つ側壁絶縁膜１８Ａが形成される。空隙１９Ａは、ゲート絶縁膜１とゲート間絶縁膜３との間の側壁絶縁膜１８Ａに形成されている。
【００７３】
なお、空隙は層間絶縁膜１８に完全に囲まれていない場合も含まれる。例えば、層間絶縁膜１８と他の絶縁膜、例えば、第１ライナー膜１４によって空隙が形成されている場合も、層間絶縁膜１８は空隙を有すると定義する。また、シリコン酸化膜１２、第１ライナー膜１４及び層間絶縁膜１８は、例えば、ＳＥＭ観察、ＴＥＭ観察では区別出来ない場合がある。すなわち、層間絶縁膜１８を含む絶縁膜に囲まれた空隙１９Ａ、１９Ｂの２つが選択ゲートトランジスタＳＧの積層ゲートの側面に存在していればよい。
【００７４】
さらに、メモリセルＭＣ間、及びメモリセルＭＣと選択ゲートトランジスタＳＧ間に、空隙１９Ｃ，１９Ｄを持つ側壁絶縁膜１８Ｂが形成されている。
【００７５】
空隙１９Ａの上端はゲート間絶縁膜３よりも低い位置に存在する。空隙１９Ａと半導体基板１１の間には層間絶縁膜１８、第１ライナー膜１４及びゲート絶縁膜１が配置されており、第２ライナー膜１５は存在しない。すなわち、空隙１９Ａと半導体基板１１の間に電荷トラップの多い膜、例えば、シリコン窒化膜は存在しない。その結果、選択ゲートトランジスタＳＧと半導体基板１１間の寄生容量をさらに低くすることができる。
【００７６】
空隙１９ＣはメモリセルＭＣ間の制御ゲート電極４と浮遊ゲート電極２間に存在している。すなわち、空隙１９Ｃの高さ（浮遊ゲート電極３と制御ゲート電極４が積層される方向）は、空隙１９Ａの高さよりも高い。その結果、メモリセルＭＣ間の寄生容量を効果的に小さくすることができる。
【００７７】
空隙１９ＤはメモリセルＭＣと選択ゲートトランジスタＳＧ間の制御ゲート電極４と浮遊ゲート電極２間に存在している。すなわち、空隙１９Ｄの高さ（浮遊ゲート電極３と制御ゲート電極４が積層される方向）は、空隙１９Ａの高さよりも高い。その結果、選択ゲートトランジスタＳＧからメモリセルＭＣに向かう電界を効果的に弱めることができる。
【００７８】
層間絶縁膜１８上には、シリコン窒化膜２０が形成されている。選択ゲートトランジスタＳＧ間のシリコン窒化膜２０上には、層間絶縁膜２１が形成されている。さらに、シリコン窒化膜２０上及び層間絶縁膜２１上には、層間絶縁膜２２が形成されている。
【００７９】
さらに、選択ゲートトランジスタＳＧ間の拡散層２５上には、拡散層２５に接続されたコンタクトプラグ２３Ａが形成されている。
【００８０】
（１−２）周辺トランジスタ
図５（ｂ）は、第２実施形態のＮＡＮＤ型フラッシュメモリにおける周辺トランジスタの構造を示す断面図である。
【００８１】
図５（ｂ）に示すように、半導体基板１１上には、ゲート絶縁膜１が形成されている。ゲート絶縁膜１上には、周辺回路を構成する、複数の周辺トランジスタＰＴの積層ゲート５が形成されている。
【００８２】
周辺トランジスタＰＴの積層ゲート５は、ゲート絶縁膜１上に順に形成された第１ゲート電極２、ゲート間絶縁膜３、及び制御ゲート電極４を有する。制御ゲート電極４は、その上部にシリサイド層を有している。なお、周辺トランジスタＰＴの積層ゲート５は、ゲート間絶縁膜３が開口部を有しており、第１ゲート電極２と制御ゲート電極４が電気的に接続されている。
【００８３】
周辺トランジスタＰＴの両側の半導体基板１１には、低濃度拡散層２４と高濃度拡散層２５が形成されている。周辺トランジスタ間の半導体基板１１上には、第１ライナー膜１４が形成されている。
【００８４】
周辺トランジスタＰＴの積層ゲートの側面には、シリコン酸化膜１２が形成されている。シリコン酸化膜１２上、制御ゲート電極４上及び第１ライナー膜１４上には、空隙１９Ａを持つ層間絶縁膜１８が形成されている。すなわち、周辺トランジスタＰＴの積層ゲートと第１ライナー膜１４との間には、空隙１９Ａが形成されている。選択ゲートトランジスタＳＧの積層ゲートの側面に形成された空隙１９Ａと周辺トランジスタＰＴ間の積層ゲートの側面に形成された空隙１９Ａは同様の構造をしている。
【００８５】
言い換えると、周辺トランジスタＰＴ間の積層ゲートの側面に、空隙１９Ａを持つ側壁絶縁膜１８Ａが形成される。空隙１９Ａは、ゲート絶縁膜１とゲート間絶縁膜３との間の側壁絶縁膜１８Ａに形成されている。  層間絶縁膜１８上には、シリコン窒化膜２０が形成されている。選択ゲートトランジスタＳＧ間のシリコン窒化膜２０上には、層間絶縁膜２１が形成されている。さらに、シリコン窒化膜２０上及び層間絶縁膜２１上には、層間絶縁膜２２が形成されている。
【００８６】
さらに、周辺トランジスタＰＴの制御ゲート電極４上には、制御ゲート電極４に接続されたコンタクトプラグ２３Ｂが形成されている。
【００８７】
第２実施形態では、周辺トランジスタＰＴの積層ゲート５の側面に空隙１９Ａを有する側壁絶縁膜１８Ａが形成されている。すなわち、周辺トランジスタＰＴのゲート側壁絶縁膜に空隙が形成されているため、積層ゲート５と拡散層２４，２５間の寄生容量を低減できる。これにより、周辺回路における動作、すなわちメモリセルトランジスタＭＣに対するデータの書き込み、読み出し、及び消去の動作を高速化することができる。
【００８８】
また、選択ゲートトランジスタＳＧの積層ゲート５の側面に空隙１９Ａを有する側壁絶縁膜１８Ａが形成されている。すなわち、選択ゲートトランジスタＳＧのゲート側壁絶縁膜に空隙が形成されているため、積層ゲート５と拡散層２４，２５間の寄生容量、及び積層ゲート５とコンタクトプラグ２３Ａ間の寄生容量を低減できる。これにより、メモリセルトランジスタＭＣに対するデータの書き込み、読み出し、及び消去の動作を高速化することができる。
【００８９】
さらに、メモリセルトランジスタＭＣの積層ゲート５の側面に空隙１９Ｃ，１９Ｄを有する側壁絶縁膜１８Ｂが形成されているため、すなわちメモリセルトランジスタＭＣの積層ゲート間に空隙が形成されているため、積層ゲート５間、及び積層ゲート５と拡散層２４間の寄生容量を低減できる。これにより、メモリセルトランジスタＭＣに対するデータの書き込み、読み出し、及び消去の動作を高速化することができる。
【００９０】
また、周辺トランジスタＰＴの両側の半導体基板上には、第１ライナー膜１４と層間絶縁膜１８を介してシリコン窒化膜２０が形成されている。すなわち、拡散層２４，２５とシリコン窒化膜２０との距離が離れているため、シリコン窒化膜２０にトラップされる電子を低減することができる。例えば、ゲート電極端に近い位置にシリコン窒化膜を形成すると、拡散層に印加される高電界により、シリコン窒化膜に電子がトラップされ、しきい値電圧などのトランジスタ特性が変化してしまう懸念が生じる。本実施形態では、拡散層とシリコン窒化膜との距離が第１ライナー膜１４と層間絶縁膜１８の分だけ離れているため、シリコン窒化膜にトラップされる電子を低減することができる。よって、周辺トランジスタの信頼性を向上させることができる。
【００９１】
選択ゲートトランジスタ間の半導体基板上には、第１ライナー膜１４と層間絶縁膜１８を介してシリコン窒化膜２０が形成されているため、すなわち拡散層２４，２５とシリコン窒化膜２０との距離が離れているため、シリコン窒化膜２０にトラップされる電子を低減することができる。これにより、前述と同様に、選択ゲートトランジスタの信頼性を向上させることができる。
【００９２】
（２）第２実施形態の製造方法
図６〜図９は、第２実施形態のＮＡＮＤ型フラッシュメモリの製造方法を示す断面図である。図６（ａ）、図６（ｃ）、図６（ｅ）、図７（ａ）、図７（ｃ）、図７（ｅ）、図８（ａ）、図８（ｃ）、図８（ｅ）、図９（ａ）、及び図９（ｃ）は、メモリセルＭＣと選択ゲートトランジスタＳＧの製造工程の断面図を示す。図６（ｂ）、図６（ｄ）、図６（ｆ）、図７（ｂ）、図７（ｄ）、図７（ｆ）、図８（ｂ）、図８（ｄ）、図８（ｆ）、図９（ｂ）、及び図９（ｄ）、は、周辺トランジスタＰＴの製造工程の断面図を示す。
【００９３】
図６（ａ）〜図６（ｆ）、及び図７（ａ）〜図７（ｄ）の工程は、前述した図２（ａ）〜図２（ｆ）、及び図３（ａ）〜図３（ｄ）の工程と同様であるため、記載を省略する。
【００９４】
図７（ｃ）及び図７（ｄ）に示すように、ＲＩＥにより制御ゲート電極４の上面を露出させた後、図７（ｅ）及び図７（ｆ）に示すように、ウェットエッチングにより層間絶縁膜１６を除去する。
【００９５】
次に、図８（ａ）及び図８（ｂ）に示すように、ウェットエッチングにより犠牲窒化膜１３と第２ライナー膜１５を除去する。ここで、第１の実施形態と異なり、第２ライナー膜１５は第１ライナー膜１４と層間絶縁膜１６に挟まれておらず、第２ライナー膜１５の一方の面が露出している。その結果、犠牲窒化膜１３を除去する工程で、第２ライナー膜１５もほぼ全て除去されることになる。
【００９６】
続いて、図８（ｃ）及び図８（ｄ）に示すように、例えば、ドライエッチング、または、ウエットエッチングなどを用いて、第１ライナー膜１４の上面をゲート間絶縁膜３よりも低くする。次に、メモリセルＭＣ、選択ゲートトランジスタＳＧ、及び周辺トランジスタＰＴの制御ゲート電極４の上部をシリサイド化する。すなわち、制御ゲート電極４上に金属膜、例えばＮｉを堆積し、熱処理を行う。その後、未反応のＮｉを除去する。これにより、制御ゲート電極４の一部あるいは全部をニッケルシリサイド膜に変化させる。金属膜には、Ｎｉの他に、例えばＴｉ、Ｃｏ、Ｐｔ、Ｐｄ、Ｔａ、Ｍｏなどが用いられる。なお、金属膜を露出した制御ゲート電極４の表面に堆積させる前に、例えば、ドライエッチング、または、ウエットエッチングで前処理を行う場合がある。この前処理と同時に、第１ライナー膜１４の上面をゲート間絶縁膜３よりも低くすることにより工程を簡略化することができる。
【００９７】
次に、図８（ｃ）及び図８（ｄ）に示した構造上に、例えば、プラズマＣＶＤによりＴＥＯＳを堆積させ層間絶縁膜１８を形成する。プラズマＣＶＤは横方向の成長が速く埋め込み性が良くない（カバレージが悪い）堆積方法であるため、図８（ｅ）及び図８（ｆ）に示すように、選択ゲートトランジスタＳＧ間の積層ゲートの側面、及び周辺トランジスタＰＴの積層ゲートの側面に、空隙１９Ａを持つ側壁絶縁膜１８Ａが形成される。空隙１９Ａは、ゲート絶縁膜１とゲート間絶縁膜３との間の側壁絶縁膜１８Ａに形成されている。これと共に、メモリセルＭＣ間、及びメモリセルＭＣと選択ゲートトランジスタＳＧ間に、空隙１９Ｃ，１９Ｄを持つ側壁絶縁膜１８Ｂが形成される。
【００９８】
ここで、第１の実施形態と異なり、層間絶縁膜１８を形成する際に層間絶縁膜１６は除去されている。すなわち、第１の実施形態の空隙１９Ｂに相当する部分は層間絶縁膜１８で埋め込むことが可能となり、選択ゲートトランジスタＳＧ間の積層ゲートの側面、及び周辺トランジスタＰＴの積層ゲートの側面に、空隙１９Ａのみが形成される。
【００９９】
次に、図９（ａ）及び図９（ｂ）に示すように、層間絶縁膜１８上にシリコン窒化膜２０を形成する。さらに、シリコン窒化膜２０上に層間絶縁膜２１を形成する。そして、ＣＭＰにより層間絶縁膜２１を研磨し、メモリセルＭＣ上、選択ゲートトランジスタＳＧ上、及び周辺トランジスタＰＴ上を平坦化する。続いて、図９（ｃ）及び図９（ｄ）に示すように、シリコン窒化膜２０上及び層間絶縁膜２１上に層間絶縁膜２２を形成する。
【０１００】
その後、選択ゲートトランジスタＳＧ間にＲＩＥによりコンタクト孔を空け、図５（ａ）に示すように、コンタクト孔に金属を埋め込んで拡散層２５に接続されたコンタクトプラグ２３Ａを形成する。また、周辺トランジスタＰＴの制御ゲート電極４上にＲＩＥによりコンタクト孔を空け、図５（ｂ）に示すように、コンタクト孔に金属を埋め込んで制御ゲート電極４に接続されたコンタクトプラグ２３Ｂを形成する。
【０１０１】
第２実施形態の製造方法では、制御ゲート電極４に接続されるコンタクトプラグ２３Ｂの加工時において、コンタクト孔の位置ずれのマージンを大きく取ることができる。例えば、側壁絶縁膜に形成される空隙がシリサイド化された制御ゲート電極の高さまで形成されている場合、コンタクト孔加工時にコンタクト孔の位置ずれがあると、コンタクト孔が空隙まで貫通するという懸念がある。貫通した場合、空隙にもコンタクトプラグ形成のための金属材料が入り込み、コンタクトプラグ２３Ｂが半導体基板１１とショートする可能性がある。
【０１０２】
一方、本実施形態では、制御ゲート電極の上面付近に空隙は形成されない。また、空隙１９Ａの上部はゲート間絶縁膜３よりも低い位置に形成されている。そのため、コンタクト孔の合わせズレにより、コンタクト孔が空隙１９Ａにまで達する可能性は低く、コンタクト孔が半導体基板まで達するのを防ぐことができる。これにより、コンタクトプラグ２３Ｂと半導体基板１１がショートするのを防止することができる。
【０１０３】
本実施形態は、トランジスタの寄生的な容量である、ゲートと拡散層間、ゲートと拡散層電極間の容量について着目したものである。
【０１０４】
従来は、ゲート側壁絶縁膜にシリコン酸化膜またはシリコン窒化膜が用いられている。シリコン酸化膜の比誘電率はおよそ３．９であり、シリコン窒化膜の比誘電率はおよそ７．０である。このとき、ゲートと拡散層間容量：Ｃ１、ゲートと拡散層電極間容量：Ｃ２がそれぞれ存在する。
【０１０５】
本実施形態においては、シリコン酸化膜やシリコン窒化膜よりも比誘電率の低い、空気（比誘電率およそ１．０）をゲート側壁絶縁膜中に形成している。これにより、本実施形態では、ゲートと拡散層間容量Ｃ１’（Ｃ１＞Ｃ１’）、ゲートと拡散層電極間容量Ｃ２’（Ｃ２＞Ｃ２’）になり、従来例と比較して寄生容量の低減が可能である。
【０１０６】
以上説明したように実施形態によれば、周辺回路における回路動作の遅延を低減することができる不揮発性半導体記憶装置を提供することができる。
【０１０７】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１０８】
１…ゲート絶縁膜、２…浮遊ゲート電極（第１ゲート電極）、３…ゲート間絶縁膜、４…制御ゲート電極、５…積層ゲート、１１…半導体基板、１２…シリコン酸化膜、１３…犠牲窒化膜、１４…第１ライナー膜、１５…第２ライナー膜、１６…層間絶縁膜、１８…層間絶縁膜、１８Ａ…側壁絶縁膜、１８Ｂ…側壁絶縁膜、１９Ａ，１９Ｂ，１９Ｃ，１９Ｄ…空隙、２０…シリコン窒化膜、２１，２２…層間絶縁膜、２３Ａ，２３Ｂ…コンタクトプラグ、２４…低濃度拡散層、２５…高濃度拡散層、ＭＣ…メモリセルトランジスタ、ＳＧ…選択ゲートトランジスタ、ＰＴ…周辺トランジスタ。
【図１】
2012109450.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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