(57)【要約】【課題】ΔΣ型Ａ／ＤコンバータのＰＳＲＲを改善する。【解決手段】スイッチドキャパシタ型のＤ／Ａコンバータ４は、デジタル出力信号ＤＯＵＴをアナログ帰還電圧ＶＦＢに変換する。Ｄ／Ａコンバータ４は、それぞれがデジタル出力信号ＤＯＵＴの各ビットごとに設けられたｍ個のスイッチ回路１０を備える。各スイッチ回路１０は、対応するビット（Ｖｄａｔａｉ）が１のときにオン、０のときにオフする第１スイッチ群（Ｍ１、Ｍ４）と、対応するビット（Ｖｄａｔａｉ）が０のときにオン、１のときにオフする第２スイッチ群（Ｍ２、Ｍ３）を含む。第１スイッチ群および第２スイッチ群の各スイッチ（Ｍ１〜Ｍ４）は、ＰチャンネルＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）で構成される。第１インバータ１２および第２インバータ１４それぞれの下側電源端子には、接地電圧が印加される。【選択図】図３
2012134696.tif 000002
【特許請求の範囲】
【請求項１】
アナログ入力電圧を受け、ｍビット（ｍは自然数）のデジタル出力信号に変換するΔΣ型Ａ／Ｄコンバータであって、
前記ｍビットのデジタル出力信号をアナログ帰還電圧に変換するスイッチドキャパシタ型のＤ／Ａコンバータと、
前記アナログ入力電圧と前記アナログ帰還電圧それぞれに所定の係数を乗じた電圧を加算し、加算結果を積分するスイッチドキャパシタ型の積分器と、
を備え、
前記Ｄ／Ａコンバータは、
それぞれが前記デジタル出力信号の各ビットごとに設けられ、それぞれが、対応するビットが１のときにオン、０のときにオフする第１スイッチ群と、前記対応するビットが０のときにオン、１のときにオフする第２スイッチ群を含む、ｍ個のスイッチ回路と、
前記第１スイッチ群の各スイッチにゲート信号を出力する第１インバータと、
前記第２スイッチ群の各スイッチにゲート信号を出力する第２インバータと、
を備え、
前記第１スイッチ群および前記第２スイッチ群の各スイッチは、ＰチャンネルＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）で構成され、
前記第１インバータおよび前記第２インバータそれぞれの下側電源端子には、接地電圧が印加されることを特徴とするΔΣ型Ａ／Ｄコンバータ。
【請求項２】
前記ＰチャンネルＭＯＳＦＥＴのバックゲートは、前記第１インバータおよび前記第２インバータの上側電源端子に入力される電圧よりも低い電位に固定されることを特徴とする請求項１に記載のΔΣ型Ａ／Ｄコンバータ。
【請求項３】
前記第１、第２インバータの上側電源端子には、ＤＣ／ＤＣコンバータの出力電圧が供給されることを特徴とする請求項１または２に記載のΔΣ型Ａ／Ｄコンバータ。
【請求項４】
アナログ入力電圧を受け、ｍビット（ｍは自然数）のデジタル出力信号に変換するΔΣ型Ａ／Ｄコンバータであって、
前記ｍビットのデジタル出力信号をアナログ帰還電圧に変換するスイッチドキャパシタ型のＤ／Ａコンバータと、
前記アナログ入力電圧と前記アナログ帰還電圧それぞれに所定の係数を乗じた電圧を加算し、加算結果を積分するスイッチドキャパシタ型の積分器と、
基準電圧を生成するバンドギャップリファレンス回路と、
前記基準電圧に応じた電圧を出力するリニアレギュレータと、
を備え、
前記Ｄ／Ａコンバータは、
それぞれが前記デジタル出力信号の各ビットごとに設けられ、それぞれが、対応するビットが１のときにオン、０のときにオフする第１スイッチ群と、前記対応するビットが０のときにオン、１のときにオフする第２スイッチ群を含む、ｍ個のスイッチ回路と、
前記第１スイッチ群の各スイッチにゲート信号を出力する第１インバータと、
前記第２スイッチ群の各スイッチにゲート信号を出力する第２インバータと、
を備え、
前記第１スイッチ群および前記第２スイッチ群の各スイッチは、ＮチャンネルＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）で構成され、
前記第１インバータおよび前記第２インバータの上側電源端子には、前記リニアレギュレータの出力電圧が供給されることを特徴とするΔΣ型Ａ／Ｄコンバータ。
【請求項５】
アナログ入力電圧を受け、ｍビット（ｍは自然数）のデジタル出力信号に変換するΔΣ型Ａ／Ｄコンバータであって、
前記ｍビットのデジタル出力信号をアナログ帰還電圧に変換するスイッチドキャパシタ型のＤ／Ａコンバータと、
前記アナログ入力電圧と前記アナログ帰還電圧それぞれに所定の係数を乗じた電圧を加算し、加算結果を積分するスイッチドキャパシタ型の積分器と、
基準電圧を生成するバンドギャップリファレンス回路と、
前記基準電圧に応じた電圧を出力するリニアレギュレータと、
を備え、
前記Ｄ／Ａコンバータは、
それぞれが前記デジタル出力信号の各ビットごとに設けられ、それぞれが、対応するビットが１のときにオン、０のときにオフする第１トランスファゲート群と、前記対応するビットが０のときにオン、１のときにオフする第２トランスファゲート群を含む、ｍ個のスイッチ回路と、
前記第１トランスファゲート群のＮチャンネルＭＯＳＦＥＴおよび前記第２トランスファゲート群のＰチャンネルＭＯＳＦＥＴにゲート信号を出力する第１インバータと、
前記第１トランスファゲート群のＰチャンネルＭＯＳＦＥＴおよび前記第２トランスファゲート群のＮチャンネルＭＯＳＦＥＴにゲート信号を出力する第２インバータと、
を備え、
前記第１インバータおよび前記第２インバータの下側電源端子には、接地電圧が印加され、
前記第１インバータおよび前記第２インバータの上側電源端子には、前記リニアレギュレータの出力電圧が印加されることを特徴とするΔΣ型Ａ／Ｄコンバータ。
【請求項６】
前記ｍビットのデジタル出力信号を生成する出力段をさらに備え、
前記出力段は、前記デジタル出力信号のビットごとに、
ラッチコンパレータと、
その一端が前記ラッチコンパレータの非反転入力端子と接続され、その他端にスイッチを介して差動の前記アナログ入力電圧のポジティブ信号または下側基準電圧が印加される第１キャパシタと、
その一端が前記ラッチコンパレータの反転入力端子と接続され、その他端にスイッチを介して差動の前記アナログ入力電圧のネガティブ信号または下側基準電圧が印加される第２キャパシタと、
その一端が前記ラッチコンパレータの非反転入力端子と接続され、その他端にスイッチを介して前記積分器の差動出力信号のポジティブ信号または下側基準電圧が印加される第３キャパシタと、
その一端が前記ラッチコンパレータの反転入力端子と接続され、その他端にスイッチを介して前記積分器の差動出力信号のネガティブ信号または下側基準電圧が印加される第４キャパシタと、
その一端が前記ラッチコンパレータの非反転入力端子と接続され、その他端にスイッチを介して上側基準電圧または下側基準電圧が印加され、その容量値がビットごとに重み付けされている第１量子化キャパシタと、
その一端が前記ラッチコンパレータの反転入力端子と接続され、その他端にスイッチを介して前記上側基準電圧または前記下側基準電圧が印加され、その容量値がビットごとに重み付けされている第２量子化キャパシタと、
を備えることを特徴とする請求項１から５のいずれかに記載のΔΣ型Ａ／Ｄコンバータ。
【請求項７】
前記アナログ入力電圧は、オーディオ信号であることを特徴とする請求項１から６のいずれかに記載のΔΣ型Ａ／Ｄコンバータ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スイッチドキャパシタを利用したΔΣ型Ａ／Ｄコンバータに関する。
【背景技術】
【０００２】
アナログ信号をデジタル信号に変換するＡ／Ｄコンバータとして、ΔΣ型Ａ／Ｄコンバータが知られている。ΔΣ型Ａ／Ｄコンバータは、ΔΣ型Ａ／Ｄコンバータは、帰還用のＤ／Ａコンバータ、積分器、量子化器を備える（たとえば特許文献１参照）。
【０００３】
特許文献１の図７に示されるように、Ｄ／Ａコンバータおよび積分器を、スイッチドキャパシタ型で構成する場合を考える。特許文献３に開示されるように、一般的なスイッチドキャパシタ型Ｄ／Ａコンバータでは、スイッチとして、ＮチャンネルＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）もしくはそれを利用したトランスファゲートが利用される。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００７−０４９２３２号公報
【特許文献２】特開２００３−２８３３３７号公報
【特許文献３】特開２００１−１１１４２７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明者は、スイッチとしてＮチャンネルＭＯＳＦＥＴを含むスイッチドキャパシタ型Ｄ／Ａコンバータについて検討し、以下の課題を認識するに至った。
【０００６】
図１は、スイッチドキャパシタ型Ｄ／Ａコンバータの構成の一部を示す回路図である。
スイッチドキャパシタ型Ｄ／Ａコンバータのスイッチは、デジタル信号の各ビットが１のときにオンする第１スイッチ群Ｍ１１と、０のときにオンする第２スイッチ群Ｍ１２に分類できる。そして、第１スイッチ群Ｍ１１および第２スイッチ群Ｍ１２には、インバータ５０２、５０４を経由したゲート信号Ｇ１、Ｇ２が供給される。
【０００７】
ＮチャンネルＭＯＳＦＥＴは、そのゲートにハイレベル電圧を印加したときにオン、ローレベル電圧を印加したときにオフとなる。インバータ５０２、５０４から出力されるゲート信号Ｇ１、Ｇ２は、ハイレベル電圧が電源電圧Ｖｄｄ、ローレベル電圧が接地電圧Ｖｇｎｄとなる。したがって各スイッチのオン抵抗は、電源電圧Ｖｄｄに依存する。つまり電源電圧Ｖｄｄにノイズが重畳されると、スイッチのオン抵抗が変動し、Ｄ／Ａコンバータの電源電圧変動除去比率（ＰＳＲＲ：Power Supply Rejection Ratio）が悪化するという問題がある。
【０００８】
特に電源電圧Ｖｄｄとしてチャージポンプ回路やスイッチングレギュレータなどのＤＣ／ＤＣコンバータの出力電圧を利用する場合、ＰＳＲＲの悪化が顕著となる。かかるＤ／Ａコンバータをオーディオ信号処理に利用すると、音質が劣化するという問題も生ずる。
【０００９】
以上の考察を、本発明の分野における共通の一般知識の範囲として捉えてはならない。さらに言えば、上記考察自体が、本出願人がはじめて想到したものである。
【００１０】
本発明は係る課題に鑑みてなされた物であり、そのある態様の例示的な目的のひとつは、ＰＳＲＲを改善したΔΣ型Ａ／Ｄコンバータの提供にある。
【課題を解決するための手段】
【００１１】
本発明のある態様は、アナログ入力電圧を受け、ｍビット（ｍは自然数）のデジタル出力信号に変換するΔΣ型Ａ／Ｄコンバータに関する。ΔΣ型Ａ／Ｄコンバータは、Ｄ／Ａコンバータおよび積分器を備える。Ｄ／Ａコンバータは、ｍビットのデジタル出力信号をアナログ帰還電圧に変換する。積分器は、アナログ入力電圧とアナログ帰還電圧それぞれに所定の係数を乗じた電圧を加算し、加算結果を積分する。Ｄ／Ａコンバータは、それぞれがデジタル出力信号の各ビットごとに設けられたｍ個のスイッチ回路と、第１インバータと、第２インバータと、を備える。各スイッチ回路はそれぞれ、対応するビットが１のときにオン、０のときにオフする第１スイッチ群と、対応するビットが０のときにオン、１のときにオフする第２スイッチ群を含む。第１インバータは、第１スイッチ群の各スイッチにゲート信号を出力する。第２インバータは、第２スイッチ群の各スイッチにゲート信号を出力する。第１スイッチ群および第２スイッチ群の各スイッチは、ＰチャンネルＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）で構成され、第１インバータおよび第２インバータそれぞれの下側電源端子には、接地電圧が印加される。
【００１２】
この態様によると、ＰチャンネルＭＯＳＦＥＴがオンすべき期間、そのゲートには接地電圧が印加されるため、スイッチのオン抵抗が、電源電圧の変動の影響を受けにくくなり、ＰＳＲＲを改善することができる。
【００１３】
ＰチャンネルＭＯＳＦＥＴのバックゲートは、第１インバータおよび第２インバータの上側電源端子に入力される電圧よりも低い電位に固定されてもよい。
ＰチャンネルＭＯＳＦＥＴのオン抵抗は、ＮチャンネルＭＯＳＦＥＴのオン抵抗よりも高い。そこでＰチャンネルＭＯＳＦＥＴのバックゲートを、電源電圧ではなく、それよりも低い電圧に固定することにより、オン抵抗を低め、ＰチャンネルＭＯＳＦＥＴの欠点を補うことができる。
【００１４】
第１、第２インバータの上側電源端子には、ＤＣ／ＤＣコンバータの出力電圧が供給されてもよい。
ＤＣ／ＤＣコンバータの出力電圧には、スイッチングノイズが重畳されているところ、スイッチとしてＰチャンネルＭＯＳＦＥＴを利用する場合、ＰＳＲＲはスイッチングノイズの影響を受けないという効果を得ることができる。
【００１５】
本発明の別の態様も、ΔΣ型Ａ／Ｄコンバータに関する。ΔΣ型Ａ／Ｄコンバータは、Ｄ／Ａコンバータ、積分器に加えて、基準電圧を生成するバンドギャップリファレンス回路と、基準電圧に応じた電圧を出力するリニアレギュレータと、を備える。Ｄ／Ａコンバータは、それぞれがデジタル出力信号の各ビットごとに設けられたｍ個のスイッチ回路と、第１インバータと、第２インバータと、を備える。ｍ個のスイッチ回路はそれぞれ、対応するビットが１のときにオン、０のときにオフする第１スイッチ群と、対応するビットが０のときにオン、１のときにオフする第２スイッチ群を含む。第１インバータは、第１スイッチ群の各スイッチにゲート信号を出力する。第２インバータは、第２スイッチ群の各スイッチにゲート信号を出力する。第１スイッチ群および第２スイッチ群の各スイッチは、ＮチャンネルＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）で構成され、第１インバータおよび第２インバータの上側電源端子には、リニアレギュレータの出力電圧が供給される。
【００１６】
リニアレギュレータは、バンドギャップリファレンス回路からの基準電圧に応じて電圧を生成するため、その出力電圧は高ＰＳＲＲを有し、第１、第２インバータから出力されるゲート信号のハイレベル電圧も、高ＰＳＲＲを有することになる。したがってスイッチとしてＮチャンネルＭＯＳＦＥＴを用いても、そのオン抵抗の変動を抑制でき、Ａ／ＤコンバータのＰＳＲＲの劣化を抑制し、もしくはＰＳＲＲを改善できる。
【００１７】
本発明のさらに別の態様もまた、ΔΣ型Ａ／Ｄコンバータである。このΔΣ型Ａ／Ｄコンバータは、Ｄ／Ａコンバータ、積分器、基準電圧を生成するバンドギャップリファレンス回路と、基準電圧に応じた電圧を出力するリニアレギュレータと、を備える。Ｄ／Ａコンバータは、それぞれがデジタル出力信号の各ビットごとに設けられたｍ個のスイッチ回路と、第１インバータと、第２インバータと、を備える。ｍ個のスイッチ回路はそれぞれ、対応するビットが１のときにオン、０のときにオフする第１トランスファゲート群と、対応するビットが０のときにオン、１のときにオフする第２トランスファゲート群を含む。第１インバータは、第１トランスファゲート群のＮチャンネルＭＯＳＦＥＴおよび第２トランスファゲート群のＰチャンネルＭＯＳＦＥＴにゲート信号を出力する。第２インバータは、第１トランスファゲート群のＰチャンネルＭＯＳＦＥＴおよび第２トランスファゲート群のＮチャンネルＭＯＳＦＥＴにゲート信号を出力する。第１インバータおよび第２インバータの下側電源端子には、接地電圧が印加され、第１インバータおよび第２インバータの上側電源端子には、リニアレギュレータの出力電圧が印加される。
【００１８】
この態様によると、ＰチャンネルＭＯＳＦＥＴのオン抵抗およびＮチャンネルＭＯＳＦＥＴのオン抵抗の変動を抑制でき、Ａ／ＤコンバータのＰＳＲＲの劣化を抑制し、もしくはＰＳＲＲを改善できる。
【００１９】
アナログ入力電圧は、オーディオ信号であってもよい。上述のいずれかの態様のＡ／Ｄコンバータによれば、高品質のオーディオ信号処理が実現できる。
【００２０】
なお、以上の構成要素を任意に組み合わせたもの、あるいは本発明の表現を、方法、装置などの間で変換したものもまた、本発明の態様として有効である。
【発明の効果】
【００２１】
本発明のある態様によれば、ＰＳＲＲを改善できる。
【図面の簡単な説明】
【００２２】
【図１】スイッチドキャパシタ型Ｄ／Ａコンバータの構成の一部を示す回路図である。
【図２】第１の実施の形態に係るΔΣ型Ａ／Ｄコンバータの構成を示すブロック図である。
【図３】ΔΣ型Ａ／Ｄコンバータの構成の一部を示す回路図である。
【図４】第２の実施の形態に係るΔΣ型Ａ／Ｄコンバータの電源部の構成を示す回路図である。
【図５】第３の実施の形態に係るΔΣ型Ａ／Ｄコンバータの一部の構成を示す回路図である。
【図６】図２のΔΣ型Ａ／Ｄコンバータの出力段の構成を示す回路図である。
【発明を実施するための形態】
【００２３】
以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。
【００２４】
本明細書において、「部材Ａが、部材Ｂと接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合のほか、部材Ａと部材Ｂが、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。
同様に、「部材Ｃが、部材Ａと部材Ｂの間に設けられた状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。
【００２５】
（第１の実施の形態）
図２は、第１の実施の形態に係るΔΣ型Ａ／Ｄコンバータ２の構成を示すブロック図である。ΔΣ型Ａ／Ｄコンバータ２は、Ｄ／Ａコンバータ４、１次積分器６、量子化器８を備える。ΔΣ型Ａ／Ｄコンバータ２は、アナログ入力電圧ＶＩＮを受け、ｍビット（ｍは自然数）のデジタル出力信号ＤＯＵＴに変換する。アナログ入力電圧ＶＩＮは、たとえばオーディオ信号である。
【００２６】
量子化器８はΔΣ型Ａ／Ｄコンバータ２の出力段（最終段）に設けられ、前段の積分器６からのアナログ電圧を、ｍビットのデジタル出力信号ＤＯＵＴに変換する。Ｄ／Ａコンバータ４は、ｍビットのデジタル出力信号ＤＯＵＴをアナログ帰還電圧ＶＦＢに変換する。積分器６は、アナログ入力電圧ＶＩＮとアナログ帰還電圧ＶＦＢそれぞれに所定の係数ｂ１、ｃ１を乗じた電圧を加算し、加算結果を積分する。積分器６の構成は特に限定されるものではないが、少なくともその初段には、１次積分器６ａが設けられる。
【００２７】
たとえば積分器６は、１次積分器６ａに加えて以下の構成を有する。乗算器５０は、１次積分器６ａの出力に係数ａ１を乗ずる。加算器５２は、乗算器６０の出力と、１次積分器６ａの出力を加算する。積分器５４は、加算器５２の出力を積分し、係数ｃ２を乗ずる。積分器５６は、積分器５４の出力を積分し、係数ｃ３を乗ずる。乗算器６０は、積分器５６の出力に、係数−ｇ１を乗ずる。乗算器６２は、積分器５６の出力に係数ａ３を乗ずる。加算器６４は、アナログ入力電圧ＶＩＮ、乗算器５０、５８、６２の出力を加算し、後段の量子化器８に出力する。
【００２８】
以上がΔΣ型Ａ／Ｄコンバータ２の全体構成である。
続いて、Ｄ／Ａコンバータ４および１次積分器６ａの具体的な構成を説明する。図３は、ΔΣ型Ａ／Ｄコンバータ２の構成の一部を示す回路図である。図３では、アナログ入力電圧ＶＩＮが差動形式で与えられる場合を示すが、本発明はそれには限定されず、シングルエンド形式であってもよい。
【００２９】
Ｄ／Ａコンバータ４は、ｍビット（ｍは自然数）のデジタル出力信号ＤＯＵＴを受け、その値に応じた差動のアナログ信号を出力する。デジタル出力信号ＤＯＵＴ［ｍ−１：０］の各ビットを、Ｖｄａｔａ１〜Ｖｄａｔａｍと記す。
【００３０】
Ｄ／Ａコンバータ４は、それぞれが入力データの各ビットＶｄａｔａ１〜Ｖｄａｔａｍごとに設けられたｍ個のスイッチ回路１０１〜１０ｍと、各ビットＶｄａｔａ１〜Ｖｄａｔａｍごとに設けられたｍ個の入力キャパシタペア（ＣｉＨ／ＣｉＬ）１〜（ＣｉＨ／ＣｉＬ）ｍ、スイッチＳＷ１〜ＳＷ４を備える。
【００３１】
Ｄ／Ａコンバータ４の端子ＰＨ、ＰＬにはそれぞれ、上側基準電圧ＶＨ、中間基準電圧ＶＭ、下側基準電圧ＶＬが与えられる。
【００３２】
スイッチ回路１０１〜１０ｍは同様に構成されるため、第１ビット目のスイッチ回路１０１に着目してその構成を説明する。スイッチ回路１０は、第１入力端子ＩＮＨ、第２入力端子ＩＮＬ、第１出力端子ＯＵＴｐ、第２出力端子ＯＵＴｎを備える。
【００３３】
スイッチ回路１０ｉは、データＶｄａｔａｉが１（ハイレベル）のとき、第１出力端子ＯＵＴｐと第１入力端子ＩＮＨを接続し、第２出力端子ＯＵＴｎと第２入力端子ＩＮＬを接続する。
【００３４】
スイッチ回路１０ｉは、データＶｄａｔａｉが１（ハイレベル）のとき、第１出力端子ＯＵＴｐと第１入力端子ＩＮＨを接続し、第２出力端子ＯＵＴｎと第２入力端子ＩＮＬを接続する。反対にスイッチ回路１０ｉは、データＶｄａｔａｉが０（ローレベル）のとき、第１出力端子ＯＵＴｐと第２入力端子ＩＮＬを接続し、第２出力端子ＯＵＴｎと第１入力端子ＩＮＨを接続する。
【００３５】
スイッチ回路１０ｉは、入力データの対応するビットＶｄａｔａｉが１のときにオン、０のときにオフする第１スイッチ群Ｍ１、Ｍ４と、対応するビットＶｄａｔａｉが０のときにオン、１のときにオフする第２スイッチ群Ｍ２、Ｍ４を含む。
【００３６】
本実施の形態において、スイッチＭ１〜Ｍ４は、ＰチャンネルＭＯＳＦＥＴで構成される。第２インバータ１４は、Ｖｄａｔａｉを反転し、第２スイッチ群Ｍ２、Ｍ３にゲート信号として供給する。第１インバータ１２は、第２インバータ１４の出力信号を反転し、第１スイッチ群Ｍ１、Ｍ４にゲート信号として供給する。
【００３７】
図２の右下に示すように、第１インバータ１２および第２インバータ１４それぞれの下側電源端子には、接地電圧（０Ｖ）が印加される。また第１インバータ１２および第２インバータ１４それぞれの上側電源端子には、電源電圧Ｖｄｄが印加される。電源電圧Ｖｄｄは、ＤＣ／ＤＣコンバータ４０によって生成される。
【００３８】
ＰチャンネルＭＯＳＦＥＴのバックゲートは、第１インバータ１２および第２インバータ１４の上側電源端子に入力される電圧Ｖｄｄよりも低い電位ＶＨに固定される。
【００３９】
入力キャパシタＣｉＨ１〜ＣｉＨｍの第１端子同士は共通に接続される。また入力キャパシタＣｉＨｉの第２端子は、スイッチ回路１０ｉの第１入力端子ＩＮＨと接続される。入力キャパシタＣｉＬ１〜ＣｉＬｍの第１端子同士は共通に接続される。また入力キャパシタＣｉＬｉの第２端子は、スイッチ回路１０ｉの第２入力端子ＩＮＬと接続される。
【００４０】
Ｄ／Ａコンバータ４は、クロック信号と同期して第１状態φ１と第２状態φ２を交互に繰り返す。図２の各スイッチのオン、オフ状態は、第１状態φ１に対応しており、図３においてオフしているスイッチは、第２状態φ２においてオンする。
【００４１】
第１スイッチＳＷ１は、入力キャパシタＣｉＨ１〜ＣｉＨｍの共通に接続された第１端子Ｐ１と、上側基準電圧ＶＨが印加される端子ＰＨの間に設けられる。第３スイッチＳＷ３は、入力キャパシタＣｉＨ１〜ＣｉＨｍの共通に接続された第１端子Ｐ１と、下側基準電圧ＶＬが印加される端子ＰＬの間に設けられる。
【００４２】
第２スイッチＳＷ２は、入力キャパシタＣｉＬ１〜ＣｉＬｍの共通に接続された第１端子Ｐ２と、上側基準電圧ＶＨが印加される端子ＰＨの間に設けられる。第４スイッチＳＷ４は、入力キャパシタＣｉＬ１〜ＣｉＬｍの共通に接続された第１端子Ｐ２と、下側基準電圧ＶＬが印加される端子ＰＬの間に設けられる。
【００４３】
電源回路４２は、上側基準電圧ＶＨを生成する。電源回路４２は、バンドギャップリファレンス回路３０、リニアレギュレータ４６、キャパシタＣ１０を含む。バンドギャップリファレンス回路３０は、１．２Ｖ程度に安定化された基準電圧ＶＲＥＦを生成する。バンドギャップリファレンス回路３０の出力端子には、キャパシタＣＢＧＲが接続される。基準電圧ＶＢＧＲを受け、それに応じた上側基準電圧ＶＨを生成する。キャパシタＣ１０は、上側基準電圧ＶＨを安定化するために設けられる。
【００４４】
１次積分器６ａは、スイッチＳＷ１１Ｐ／Ｎ〜ＳＷ１４Ｐ／Ｎ、キャパシタＣ１Ｐ／Ｎ、Ｃ２Ｐ／Ｎ、差動増幅器７を含む。
【００４５】
キャパシタＣ１Ｐは、差動増幅器７の非反転入力端子と反転出力端子の間に設けられる。入力端子ＰｉＰと差動増幅器７の非反転入力端子の間には、スイッチＳＷ１１Ｐ、キャパシタＣ２Ｐ、スイッチＳＷ１４Ｐが順に直列に設けられる。スイッチＳＷ１２Ｐは、スイッチＳＷ１１ＰとキャパシタＣ２Ｐの接続点と接地端子の間に設けられる。スイッチＳＷ１３Ｐは、キャパシタＣ２ＰとスイッチＳＷ１４Ｐの接続点と、接地端子の間に設けられる。
キャパシタＣ１Ｎ、Ｃ２Ｎ、スイッチＳＷ１１Ｎ〜ＳＷ１４Ｎも同様である。
【００４６】
Ｄ／Ａコンバータ４の出力端子ＯＵＴｎは、キャパシタＣ２ＰとスイッチＳＷ１４Ｐの接続点と結線される。Ｄ／Ａコンバータ４の出力端子ＯＵＴｐは、キャパシタＣ２ＮとスイッチＳＷ１４Ｎの接続点と結線される。
【００４７】
以上がΔΣ型Ａ／Ｄコンバータ２のＤ／Ａコンバータ４および積分器６の具体的な構成である。続いてその動作を説明する。ＰチャンネルＭＯＳＦＥＴであるスイッチ群Ｍ１〜Ｍ４は、インバータ１２、１４からのゲート信号がローレベル、つまり接地電圧０Ｖのときにオンする。接地電圧０Ｖは、電源電圧Ｖｄｄが変動しても、その影響を受けず、あるいは受けたとしてもその影響は非常に小さい。つまり、スイッチ群Ｍ１〜Ｍ４のオン抵抗は、電源電圧Ｖｄｄが変動したとしても、ほとんど変動しない。
【００４８】
したがって、図３のＤ／Ａコンバータ４によれば、スイッチＭ１〜Ｍ４にＮチャンネルＭＯＳＦＥＴを利用した場合に比べてＰＳＲＲ特性を改善することができる。具体的には、ＮチャンネルＭＯＳＦＥＴを利用した場合、ＰＳＲＲは６０ｄＢ程度であるのに対して、ＰチャンネルＭＯＳＦＥＴを利用することにより、８０ｄＢ程度まで改善することができる。これは非常に顕著な効果である。
以上のことから、ΔΣ型Ａ／Ｄコンバータ２は、特に高ＰＳＲＲが要求されるオーディオ信号処理に好適に利用することができる。
【００４９】
またＰチャンネルＭＯＳＦＥＴのオン抵抗は、同サイズのＮチャンネルＭＯＳＦＥＴのそれに比べて大きいため、ＮチャンネルＭＯＳＦＥＴを用いた場合と同じオン抵抗を得ようとすると、ＰチャンネルＭＯＳＦＥＴの面積は大きくする必要がある。
ＰチャンネルＭＯＳＦＥＴのバックゲートには電源電圧Ｖｄｄを印加するのが一般的であるが、図３のＤ／Ａコンバータ４では、スイッチＭ１〜Ｍ４のバックゲートに、電源電圧Ｖｄｄよりも低い電圧、具体的には上側基準電圧ＶＨが印加される。これにより、ＰチャンネルＭＯＳＦＥＴのオン抵抗を低下させることができ、ＰチャンネルＭＯＳＦＥＴのサイズをそれほど大きくする必要が無くなり、回路面積の増加を抑制できる。
【００５０】
上述のように、トランジスタＭ１〜Ｍ４のオン抵抗は、電源電圧Ｖｄｄの影響を受けない。したがって電源電圧Ｖｄｄとして、変動量（リップル）の大きなＤＣ／ＤＣコンバータ４０の出力電圧を利用することができる。ＤＣ／ＤＣコンバータの変換効率は、リニアレギュレータのそれよりも優れているため、Ｄ／Ａコンバータ４を用いることにより、システム全体の消費電力を低減することができる。
【００５１】
（第２の実施の形態）
第２の実施の形態は、第１の実施の形態とは異なるアプローチによってΔΣ型Ａ／ＤコンバータのＰＳＲＲを改善する技術を説明する。
【００５２】
図４は、第２の実施の形態に係るΔΣ型Ａ／Ｄコンバータ２ａの電源部の構成を示す回路図である。第２の実施の形態において、Ｄ／Ａコンバータのスイッチ回路１０を構成するスイッチＭ１〜Ｍ４は、ＮチャンネルＭＯＳＦＥＴで構成される。
【００５３】
ΔΣ型Ａ／Ｄコンバータ２ａの電源部は、ＤＣ／ＤＣコンバータ４０と、バンドギャップリファレンス回路３０、起動回路３２、第１リニアレギュレータ３４、第２リニアレギュレータ３６を備える。
【００５４】
ＤＣ／ＤＣコンバータ４０は、３Ｖ程度の入力電圧を受け、それを１．８Ｖ程度の電源電圧Ｖｄｄに変換する。入力電圧はたとえば電池電圧であってもよい。
【００５５】
バンドギャップリファレンス回路３０は、１．２Ｖ程度の基準電圧ＶＢＧＲを生成する。起動回路３２は、バンドギャップリファレンス回路３０を起動するために設けられる。バンドギャップリファレンス回路３０および起動回路３２は公知技術を用いて構成すればよい。バンドギャップリファレンス回路３０の出力端子には、キャパシタＣＢＧＲが接続される。なお、バンドギャップリファレンス回路３０の誤差増幅器ＥＡの電源端子には、電源電圧Ｖｄｄを供給してもよいし、後段の第１リニアレギュレータ３４によって生成される第２電源電圧Ｖｄｄ’を供給してもよい。
【００５６】
第１リニアレギュレータ３４は、基準電圧ＶＢＧＲを受けるボルテージフォロアを含み、１．２Ｖ程度の第２電源電圧Ｖｄｄ’を生成する。第２電源電圧Ｖｄｄ’は、第１インバータ１２および第２インバータ１４の上側電源端子に供給される。また第１リニアレギュレータ３４は、第２電源電圧Ｖｄｄ’を分圧し、コモン電圧Ｖｃｏｍを生成する。
【００５７】
第２リニアレギュレータ３６は、コモン電圧Ｖｃｏｍを受け、上側基準電圧ＶＨ、中間基準電圧ＶＭ、下側基準電圧ＶＬを生成する。第２リニアレギュレータ３６の上側基準電圧ＶＨが発生する端子には、平滑化用のキャパシタＣ１０が外付けされる。上側基準電圧ＶＨは、第１インバータ１２および第２インバータ１４の上側電源端子に供給される。
【００５８】
以上がΔΣ型Ａ／Ｄコンバータ２ａの構成である。上側基準電圧ＶＨは、基準電圧ＶＢＧＲにもとづき第１リニアレギュレータ３４および第２リニアレギュレータ３６により生成されるため、電源電圧Ｖｄｄの変動の影響を受けず、安定した電圧レベルを有する。したがって、ＮチャンネルＭＯＳＦＥＴであるトランジスタＭ１〜Ｍ４のオン抵抗は、電源電圧Ｖｄｄの変動の影響を受けにくくなる。
【００５９】
図４のΔΣ型Ａ／Ｄコンバータ２ａによれば、スイッチＭ１〜Ｍ４に、ＮチャンネルＭＯＳＦＥＴを利用しつつ、ＰＳＲＲを改善することができる。
【００６０】
なお、第１の実施の形態において第１インバータ１２および第２インバータ１４の上側電源端子に、図４の第１リニアレギュレータ３４により生成される第２電源電圧Ｖｄｄ’を供給してもよい。
【００６１】
（第３の実施の形態）
第３の実施の形態は、第１および第２の実施の形態の組み合わせと把握することができる。図５は、第３の実施の形態に係るΔΣ型Ａ／Ｄコンバータ２ｂの一部の構成を示す回路図である。ΔΣ型Ａ／Ｄコンバータ２の電源部は、図４の電源部と同様に構成すればよいため省略している。
【００６２】
ΔΣ型Ａ／Ｄコンバータ２ｂにおいて、スイッチ回路１０ｂを構成するスイッチは、トランスファゲートＴＧで構成される。トランスファゲートＴＧは、ＰチャンネルＭＯＳＦＥＴとＮチャンネルＭＯＳＦＥＴを含む。第１インバータ１２および第２インバータ１４の上側電源端子には、第２電源電圧Ｖｄｄ’が供給され、それらの下側電源端子には接地電圧０Ｖが供給される。
【００６３】
第３の実施の形態によれば、スイッチ回路１０を構成するスイッチのオン抵抗を低減しつつ、高いＰＳＲＲを得ることができる。
【００６４】
図６は、図２のΔΣ型Ａ／Ｄコンバータ２の出力段の構成を示す回路図である。図６には、加算器６４および量子化器８および乗算器５０、５８、６２が示される。図６の出力段は、デジタル出力信号ＤＯＵＴの第ｉビットの構成を示しており、同様の構成がデジタル出力信号ＤＯＵＴのビットごとに設けられる。なお、シングルビットのΔΣ型Ａ／Ｄコンバータ２の場合には、回路ブロック９は不要である。
【００６５】
出力段は、デジタル出力信号ＤＯＵＴの各ビットごとに、ラッチコンパレータＣＭＰ、キャパシタＣ３０１〜Ｃ３０８、第１、第２量子化キャパシタＣ２０１、Ｃ２０２を備える。
【００６６】
第１、第２量子化キャパシタＣ２０１、Ｃ２０２の容量値は、デジタル出力信号ＤＯＵＴのビットごとに重み付けされている。また、キャパシタＣ３０１〜Ｃ３０８はそれぞれ、乗算器５０、５８、６２の係数ａ１〜ａ３に応じた容量値を有する。
【００６７】
第１キャパシタＣ３０１、第３キャパシタＣ３０３、第５キャパシタＣ３０５、第７キャパシタＣ３０７および第１量子化キャパシタＣ２０１それぞれの一端は、ラッチコンパレータＣＭＰの非反転入力端子と接続される。
第２キャパシタＣ３０２、第４キャパシタＣ３０４、第６キャパシタＣ３０６、第８キャパシタＣ３０８および第２量子化キャパシタＣ２０２それぞれの一端は、ラッチコンパレータＣＭＰの反転入力端子と接続される。
【００６８】
第１キャパシタＣ３０１の他端には、スイッチを介して差動のアナログ入力電圧ＶＩＮのポジティブ信号（Ｐ）または下側基準電圧ＶＬが選択的に印加される。第２キャパシタＣ３０２の他端にはスイッチを介して差動のアナログ入力電圧ＶＩＮのネガティブ信号（Ｎ）または下側基準電圧ＶＬが選択的に印加される。
【００６９】
第３キャパシタＣ３０３の他端には、スイッチを介して積分器６ａの差動出力信号のポジティブ信号（Ｐ）または下側基準電圧ＶＬが選択的に印加される。
第４キャパシタＣ３０４の他端には、スイッチを介して積分器６ａの差動出力信号のネガティブ信号（Ｎ）または下側基準電圧ＶＬが選択的に印加される。
【００７０】
第５キャパシタＣ３０５の他端には、スイッチを介して積分器５４の差動出力信号のポジティブ信号（Ｐ）または下側基準電圧ＶＬが選択的に印加される。
第６キャパシタＣ３０６の他端には、スイッチを介して積分器５４の差動出力信号のネガティブ信号（Ｎ）または下側基準電圧ＶＬが選択的に印加される。
【００７１】
第７キャパシタＣ３０７の他端には、スイッチを介して積分器５６の差動出力信号のポジティブ信号（Ｐ）または下側基準電圧ＶＬが選択的に印加される。
第８キャパシタＣ３０８の他端には、スイッチを介して積分器５６の差動出力信号のネガティブ信号（Ｎ）または下側基準電圧ＶＬが選択的に印加される。
【００７２】
第１量子化キャパシタＣ２０１の他端には、スイッチマトリクスＳＷ２０ａ〜ｄを介して、上側基準電圧ＶＨ、下側基準電圧ＶＬが選択的に印加される。第２量子化キャパシタＣ２０２の他端には、スイッチマトリクスＳＷ２０を介して、上側基準電圧ＶＨ、下側基準電圧ＶＬが選択的に印加される。
【００７３】
以上、本発明について、実施の形態をもとに説明した。この実施の形態は例示であり、それらの各構成要素や各処理プロセスの組み合わせにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。以下、こうした変形例について説明する。
【００７４】
図２に示すキャパシタおよびスイッチのトポロジーは一例であり、本発明は、公知の、あるいは将来利用しうる様々なトポロジーのΔΣ型Ａ／Ｄコンバータに適用可能である。
実施の形態では、Ｄ／Ａコンバータおよび積分器が差動形式の場合を説明したが、本発明はシングルエンド形式にも適用できる。
【００７５】
実施の形態にもとづき、具体的な語句を用いて本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を逸脱しない範囲において、多くの変形例や配置の変更が認められる。
【符号の説明】
【００７６】
２…ΔΣ型Ａ／Ｄコンバータ、４…Ｄ／Ａコンバータ、６…積分器、６ａ…１次積分器、７…差動増幅器、８…量子化器、１０…スイッチ回路、１２…第１インバータ、１４…第２インバータ、３０…バンドギャップリファレンス回路、３２…起動回路、３４…第１リニアレギュレータ、３６…第２リニアレギュレータ、４０…ＤＣ／ＤＣコンバータ、４２…電源回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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