(57)【要約】【課題】トランスを大型化せずに、入力される電力の利用効率を向上することができる変圧回路を提供することにある。【解決手段】変圧回路は、１次巻線と２次巻線とを有するトランスと、１次巻線に直列に接続され、前記１次巻線に電圧を印加するか否かを切り替えるスイッチング素子と、２次巻線に直列に接続されているキャパシタとを備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
１次巻線と２次巻線とを有するトランスと、
前記１次巻線に直列に接続され、前記１次巻線に電圧を印加するか否かを切り替えるスイッチング素子と、
前記２次巻線に直列に接続されているキャパシタと
を備えることを特徴とする変圧回路。
【請求項２】
直列に接続されている前記２次巻線及び前記キャパシタと並列に接続されている第１ダイオード
を更に備えることを特徴とする請求項１に記載の変圧回路。
【請求項３】
前記２次巻線の両端のうち前記キャパシタが接続されていない一方に直列に接続されている第２ダイオード
を更に備えることを特徴とする請求項１又は請求項２に記載の変圧回路。
【請求項４】
請求項１に記載の変圧回路を複数備えており、
前記複数の変圧回路それぞれに備えられている１次巻線と並列に接続されている入力平滑キャパシタと、
前記複数の変圧回路それぞれに備えられている直列に接続されている前記２次巻線及び前記キャパシタと並列に接続されている出力平滑キャパシタと、
前記複数の変圧回路それぞれに備えられている各スイッチング素子に対して、各スイッチング素子を切り替えるタイミングが互いに異なるように制御する制御部と
を具備することを特徴とする変圧装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、変圧回路、及び変圧装置に関する。
【背景技術】
【０００２】
入力と出力とを絶縁しつつ、入力される直流電圧を変圧して出力する変圧回路では、トランスが用いられている。例えば、非特許文献１には、シングルエンディッドフライバック方式（以下、フライバック方式と称す）や、シングルエンディッドフォワード方式（以下、フォワード方式と称す）などの構成が記載されている。
【先行技術文献】
【非特許文献】
【０００３】
【非特許文献１】「電源について」、［online]、２００８年、コーセル株式会社、「２０１０年１０月６日検索」、インターネット＜ＵＲＬ；http://www.cosel.co.jp/jp/data/pdf/technotes.pdf＞
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、フライバック方式では、トランスに蓄えられたエネルギーを２次巻線に出力するため、出力する電力を増加させる場合、トランスを大型化する必要があった。また、フォワード方式では、１次巻線を非通電状態にした際にトランスに蓄えられるエネルギーを放出させる必要があり、スナバやクランパなどで熱に変えて放出しなければならず、入力した電力のうち無駄になる電力が大きくなってしまうという問題があった。すなわち、入力される電力が効率的に利用されていないという問題があった。
【０００５】
本発明は、上記の状況を鑑みてなされたものであり、その目的は、トランスを大型化せずに、入力される電力の利用効率を向上することができる変圧回路、及び変圧装置を提供することにある。
【課題を解決するための手段】
【０００６】
上記問題を解決するために、本発明は、１次巻線と２次巻線とを有するトランスと、前記１次巻線に直列に接続され、前記１次巻線に電圧を印加するか否かを切り替えるスイッチング素子と、前記２次巻線に直列に接続されているキャパシタとを備えることを特徴とする変圧回路である。
【０００７】
また、本発明は、上記に記載の発明において、直列に接続されている前記２次巻線及び前記キャパシタと並列に接続されている第１ダイオードを更に備えることを特徴とする。
また、本発明は、上記に記載の発明において、前記２次巻線の両端のうち前記キャパシタが接続されていない一方に直列に接続されている第２ダイオードを更に備えることを特徴とする。
【０００８】
また、本発明は、上記の発明に記載の変圧回路を複数備えており、前記複数の変圧回路それぞれに備えられている１次巻線と並列に接続されている入力平滑キャパシタと、前記複数の変圧回路それぞれに備えられている直列に接続されている前記２次巻線及び前記キャパシタと並列に接続されている出力平滑キャパシタと、前記複数の変圧回路それぞれに備えられている各スイッチング素子に対して、各スイッチング素子を切り替えるタイミングが互いに異なるように制御する制御部とを具備することを特徴とする変圧装置である。
【発明の効果】
【０００９】
この発明によれば、１次巻線を通電状態にした際に１次巻線に生じるエネルギーを、２次巻線を介してキャパシタに充電し、１次巻線を非通電状態にした際にキャパシタから放電するようにしたので、１次巻線を通電状態にしている間に生じる励磁電流によるエネルギーを有効に利用することができ、入力される電力の利用効率を向上させることができる。これにより、出力する電力を増加させる場合にトランスの大型化を防ぐことができる。
【図面の簡単な説明】
【００１０】
【図１】第１実施形態における変圧回路１００の構成を示す回路図である。
【図２】同実施形態における変圧回路１００の動作を示すグラフである。
【図３】同実施形態における変圧回路１００のシミュレーション結果の一例を示す図である。
【図４】同実施形態における変圧回路１００の変形例を示す回路図である。
【図５】第２実施形態における変圧装置２００の構成を示す回路図である。
【発明を実施するための形態】
【００１１】
以下、図面を参照して、本発明の実施形態における変圧回路、及び変圧装置を説明する。
【００１２】
（第１実施形態）
図１は、本発明に係る第１実施形態における変圧回路１００の構成を示す回路図である。同図に示すように変圧回路１００は、バッテリ１、入力平滑キャパシタ２、スイッチング素子３、制御部４、トランス５、キャパシタ６、ダイオード７と８、出力平滑キャパシタ９、及び出力端子１０を備えている。
【００１３】
バッテリ１は、所定の電圧の電力を供給する。入力平滑キャパシタ２は、一端がバッテリ１の高電位側の端子に接続され、他端がバッテリ１の低電位側の端子に接続されている。スイッチング素子３は、一端がバッテリ１の低電位側の端子に接続され、他端がトランス５の１次巻線５ａの一端に接続されている。また、スイッチング素子３は、制御部４から入力される制御信号に応じて、バッテリ１の低電位側の端子と、トランス５が有する１次巻線５ａの一端とを通電状態にするか否かを切り替える。
本実施形態では、スイッチング素子３は、ＮチャネルＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor；金属酸化膜電界効果トランジスタ）により構成されている。ＮチャネルＭＯＳＦＥＴは、ソースがバッテリ１の低電位側の端子に接続され、ドレインが１次巻線５ａの一端に接続され、ゲートが制御部４に接続されている。
【００１４】
制御部４は、スイッチング素子３を制御することにより、トランス５が有する１次巻線５ａにバッテリ１から電力を供給するか否かを切り替える制御信号を、ＭＯＳＦＥＴのゲートに出力する。トランス５は、１次巻線５ａと、２次巻線５ｂとを有している。１次巻線５ａと２次巻線５ｂとは線材の巻き方向が逆になっている。１次巻線５ａは、一端がスイッチング素子３に接続され、他端がバッテリ１の高電位側の端子に接続されている。
【００１５】
キャパシタ６は、一端が２次巻線５ｂの一端に接続され、他端が出力端子１０の低電位側端子１０ｂに接続されている。ダイオード７は、アノードが接続点Ｊ１においてキャパシタ６の他端に接続され、カソードが２次巻線５ｂの他端に接続され、直列に接続されている２次巻線５ｂとキャパシタ６とに並列に接続されている。
ダイオード８は、アノードが２次巻線５ｂの他端に接続され、カソードが出力端子１０の高電位側端子１０ａに接続されている。出力平滑キャパシタ９は、一端が出力端子１０の高電位側端子１０ａに接続され、他端が出力端子１０の低電位側端子１０ｂに接続されている。
【００１６】
図２は、本実施形態における変圧回路１００の動作を示すグラフである。同図において、縦軸は、スイッチング素子３としてのＭＯＳＦＥＴにおけるゲート・ソース間電圧Ｖｇｓ、及びドレイン・ソース間電圧Ｖｄｓと、出力端子１０における出力電圧Ｖｏと、２次巻線５ｂに流れる電流Ｉｓｅｃと、キャパシタ６に蓄えられる電荷量Ｑｃとを示し、横軸は時間を示している。ここで、制御部４は、スイッチング素子３としてのＭＯＳＦＥＴのゲートに制御信号を出力することにより、ゲート・ソース間電圧Ｖｇｓを制御している。
以下、図２を参照して、変圧回路１００の動作を説明する。
【００１７】
時刻ｔ１において、制御部４が、ゲート・ソース間電圧ＶｇｓをＭＯＳＦＥＴの閾値電圧より高い電圧にし、当該ＭＯＳＦＥＴをオン状態にしてスイッチング素子３を通電状態にする。これにより、ドレイン・ソース間電圧Ｖｄｓは低下し、１次巻線５ａは通電状態となり、トランス５にエネルギーが蓄積される（フライバック動作）。このとき、２次巻線５ｂに流れる電流Ｉｓｅｃの流れる向きが反転し、キャパシタ６に電荷が蓄積される（フォワード動作）。すなわち、キャパシタ６にエネルギーが蓄積される。また、出力電圧Ｖｏは徐々に低下する。
【００１８】
時刻ｔ２において、制御部４が、ゲート・ソース間電圧Ｖｇｓをスイッチング素子３のＭＯＳＦＥＴの閾値電圧より低い電圧（例えば、０［Ｖ］）にし、当該ＭＯＳＦＥＴをオフ状態にしてスイッチング素子３を非通電状態にする。これにより、ドレイン・ソース間電圧Ｖｄｓは上昇し、１次巻線５ａは非通電状態となり、２次巻線５ｂに流れる電流Ｉｓｅｃの流れる向きが反転して、トランス５に蓄積されたエネルギーが２次巻線５ｂに流れる電流Ｉｓｅｃとして出力される。このとき、キャパシタ６に蓄積されたエネルギーも出力され、キャパシタ６に蓄積された電荷量が減少する。すなわち、変圧回路１００からは、トランス５に蓄積されたエネルギーと、キャパシタ６に蓄積されたエネルギーとが出力されることになる。
【００１９】
以降、時刻ｔ３、ｔ５、ｔ７、…において、上述の時刻ｔ１と同様に、制御部４がスイッチング素子３を通電状態にし、時刻ｔ４、ｔ６、…において、上述の時刻ｔ２と同様に制御部４がスイッチング素子３を非通電状態にすることにより、バッテリ１が供給する電圧を変圧した電圧が出力端子１０から出力される。
すなわち、変圧回路１００は、制御部４が周期的にスイッチング素子３を通電・非通電を切り替えて、１次巻線５ａにバッテリ１が供給する電圧を印加するか否かを切り替えることにより、変圧した電圧を出力端子１０から出力する。
【００２０】
なお、トランス５が有する１次巻線５ａ及び２次巻線５ｂの巻数比と、スイッチング素子３における通電状態・非通電状態の比（デューティ比）とは、変圧回路１００に要求される変圧比に応じて設定される。
例えば、バッテリ１が供給する電圧に対して出力する出力電圧Ｖｏが高い場合、１次巻線５ａの巻数を２次巻線５ｂより少なくし、デューティ比を高く設定してトランス５に蓄積させるエネルギーを多くさせる。逆に、バッテリ１が供給する電圧に対して出力する電圧Ｖｏが低い場合、１次巻線５ａの巻数を２次巻線５ｂより多くし、デューティ比を低く設定してトランス５に蓄積させるエネルギーを低くさせる。
【００２１】
また、キャパシタ６の容量は、シミュレーションの結果や実測値などに基づいて、スイッチング素子３における通電・非通電の切り替え周期（スイッチング周波数）と、出力電圧Ｖｏとに応じて設定される。例えば、キャパシタ６の容量が小さいと、キャパシタ６の両端子間の電圧リップルが大きくなり、１次巻線５ａに流れる電流の実効値が大きくなってしまう。このとき、トランス５における損失が大きくなってしまう。したがって、キャパシタ６の容量は、スイッチング周波数と出力電圧Ｖｏとに応じて適切に設定する。
【００２２】
変圧回路１００は、上述の構成を有することにより、１次巻線５ａを通電状態にした際に１次巻線５ａに生じるエネルギーを、２次巻線５ｂを介してキャパシタ６に充電し、１次巻線５ａを非通電状態にした際にキャパシタ６から放電するようにしたので、１次巻線５ａを通電状態にしている間に生じる励磁電流によるエネルギーを有効に利用することができ、入力される電力の利用効率を向上させることができる。これにより、出力する電力を増加させる場合にトランス５の大型化を防ぐことができる。
【００２３】
図３は、本実施形態における変圧回路１００のシミュレーション結果の一例を示す図である。図３には、比較例として、同じ入出力仕様、及び同じ動作条件におけるフライバック方式のコンバータと、フォワード方式のコンバータとのシミュレーション結果が示されている。
同図に示すように、入力電圧Ｖｉｎを１２［Ｖ］にし、出力電圧Ｖｏを４８［Ｖ］にし、出力電力Ｐｏを１００［Ｗ］にしている。また、変圧回路１００、フライバック方式、及びフォワード方式において、１次巻線巻き数と２次巻線巻き数との比を、「４：８」、「４：１６」、「４：３２」にしている。スイッチング素子３におけるデューティ比を５０％とし、１次巻線の電線並列数を３６としている。また、変圧回路１００、フライバック方式、及びフォワード方式において、２次巻線の電線並列数を９、９、４としている。平均巻線長を０．０５６２［ｍ／Ｔ］にし、電線抵抗（Ω／ｍ）を０．２４５６にしている。
【００２４】
変圧回路１００、フライバック方式、及びフォワード方式において、１次巻線に流れる電流Ｉｐの包絡線波形の実効値は、１２．０５［Ａ］、１３．８８［Ａ］、１２．１６［Ａ］となり、２次巻線に流れる電流Ｉｓの包絡線波形の実効値は、４．１８５［Ａ］、３．４１９［Ａ］、１．４９３［Ａ］となっている。
１次巻線抵抗Ｒｐは０．００１５［Ω］であり、変圧回路１００、フライバック方式、及びフォワード方式において、２次巻線抵抗Ｒｓは０．０１２３［Ω］、０．０２４５［Ω］、０．１１０４［Ω］である。
【００２５】
また、変圧回路１００、フライバック方式、及びフォワード方式において、１次巻線の銅損Ｐｃｕ＿ｐは、０．２２３［Ｗ］、０．２９５［Ｗ］、０．２２７［Ｗ］になり、２次巻線の銅損Ｐｃｕ＿ｓは、０．２１５［Ｗ］、０．２８７［Ｗ］、０．２４６［Ｗ］になり、巻線銅損合計Ｐｃｕは、０．４３８［Ｗ］、０．５８２［Ｗ］、０．４７３［Ｗ］になっている。また、磁束密度Ｂｍは１１６［ｍＴ］であり、鉄損Ｐｆｅは０．６［Ｗ］であり、トランス全損失は、１．０３８［Ｗ］、１．１８２［Ｗ］、１．０７３［Ｗ］である。
巻線断面積については、φ０．３が０．０７１であり、１次巻線占有断面積Ｓｐが１０．２であり、変圧回路１００、フライバック方式、及びフォワード方式において、２次巻線占有断面積Ｓｓが５．１、１０．２、９．０であり、巻線占有断面積が１５．３、２０．４、１９．２となっている。
【００２６】
上述したように、本実施形態の変圧回路１００によれば、比較例として示したフライバック方式、及びフォワード方式の変圧回路に比べ、巻線断面積を低減することができる。これにより、トランス５において、鉄損及び銅損を削減して、電力の利用効率を向上させることができ、入力される電力を効率的に出力することができる。また、巻線断面積を低減させることができるので、トランス５を小型化することができる。
【００２７】
また、ダイオード７が、直列に接続されている２次巻線５ｂとキャパシタ６と並列に接続されていることにより、１次巻線５ａを通電状態にした際に、２次巻線５ｂと、キャパシタ６と、ダイオード７とからなる回路に電流が流れキャパシタ６にエネルギーを蓄積させることができる。
また、ダイオード８が、高電位側端子１０ａと低電位側端子１０ｂと間において、直列に接続されている２次巻線５ｂとキャパシタ６と直列に接続されていることにより、トランス５に蓄積されたエネルギーとともに、キャパシタ６に蓄積したエネルギーを出力端子１０から出力させることができ、バッテリ１が供給する電力を効率よく利用することができる。
【００２８】
なお、本実施形態の変圧回路１００において、図４に示す変更を加えてもよい。
図４は、本実施形態における変圧回路１００の変形例を示す回路図である。同図に示すように、変圧回路１０１は、ダイオード７のアノードと、接続点Ｊ１とに接続された制限用の抵抗１１を備えるようにしてもよい。このように、ダイオード７に対して直列に接続される制限用の抵抗１１を備えることにより、キャパシタ６にエネルギーを蓄積するときに生じる突入電流を制限し、変圧回路１０１の動作を安定させることができる。
また、キャパシタ６に蓄積されたエネルギーを放電する際の電流は、制限用の抵抗１１を流れないので、損失の増加を抑えつつ、突入電流を制限し、変圧回路１０１の動作を安定させることができる。
【００２９】
なお、図４において、変圧回路１０１は、制限用の抵抗１１に替えて、ダイオード７のアノードと、接続点Ｊ１とに接続されたインダクタを備えるようにしてもよい。インダクタは、制限用の抵抗１１と同様に、突入電流を制限することができる。また、インダクタは、抵抗のようにオーミック損を発生させないので、損失を増加させることなく、突入電流を制限し、変圧回路１０１の動作を安定させることができる。
【００３０】
（第２実施形態）
図５は、本発明に係る第２実施形態における変圧装置２００の構成を示す回路図である。同図に示すように、変圧装置２００は、バッテリ１、入力平滑キャパシタ２、Ｎ個の変圧回路２０−１〜２０−Ｎ、出力平滑キャパシタ９、出力端子１０、及び制御部２１を具備している。
本実施形態における変圧装置２００は、第１実施形態における変圧回路１００におけるスイッチング素子３、トランス５、キャパシタ６、ダイオード７及び８を一つの変圧回路２０とし、当該変圧回路２０を複数具備している点が、変圧回路１００と異なる。第１実施形態と同じ構成については、同一の符号を付して、重複する説明を省略する。
【００３１】
変圧回路２０−１〜２０−Ｎは、上述のように、それぞれがスイッチング素子３、トランス５、キャパシタ６、ダイオード７及び８を備えている。変圧回路２０−１〜２０−Ｎにおいて、トランス５が有する１次巻線５ａと、スイッチング素子３とは直列に接続されている。変圧回路２０−１〜２０−Ｎにおいて直列に接続されている１次巻線５ａ及びスイッチング素子３は、それぞれが入力平滑キャパシタ２と並列に接続されている。
【００３２】
また、トランス５が有する２次巻線５ｂは、一端がダイオード８のアノードに接続され、他端がキャパシタ６の一端に接続されている。ダイオード７は、アノードがキャパシタ６の他端に接続され、カソードが２次巻線５ｂの一端に接続されている。変圧回路２０−１〜２０−Ｎにおいて、直列に接続されているダイオード８と２次巻線５ｂとキャパシタ６とは、それぞれが出力平滑キャパシタ９と並列に接続されている。
【００３３】
制御部２１は、変圧回路２０−１〜２０−Ｎごとに異なる制御信号を変圧回路２０−１〜２０−Ｎに出力し、変圧回路２０−１〜２０−Ｎが備えるスイッチング素子３を制御して、１次巻線５ａそれぞれにバッテリ１が供給する電力を通電するか否かを切り替える。また、制御部２１は、１次巻線５ａそれぞれに通電するか否かを切り替えるタイミングが異なるように制御（マルチフェーズ制御）する。すなわち、制御部２１は、変圧回路２０−１〜２０−Ｎが備える各スイッチング素子３に対して、各スイッチング素子３を切り替えるタイミングが互いに異なるように制御をする。
例えば、予め定められた周期Ｔにおける、前半の（Ｔ／２）期間において、（Ｔ／（２Ｎ））ごとに、変圧回路２０−１〜２０−Ｎの順にスイッチング素子３を通電状態に切り替える。そして、後半の（Ｔ／２）期間において、（Ｔ／（２Ｎ））ごとに、変圧回路２０−１〜２０−Ｎの順にスイッチング素子３を非通電状態に切り替える。
【００３４】
変圧装置２００は、第１実施形態と同様に、変圧回路２０−１〜２０−Ｎが備えるトランス５の鉄損及び銅損を削減して、トランス５における電力の利用効率を向上させることができ、入力される電力の利用効率を向上させることができる。また、第１実施形態と同様に、入力される電力の利用効率を向上させつつ、トランス５を小型化することができ、変圧装置２００を小型化することができる。
また、制御部２１が、変圧回路２０−１〜２０−Ｎが備える各スイッチング素子３をマルチフェーズ制御することにより、入力平滑キャパシタ２に流れるリップル電流を低減させることができ、入力平滑キャパシタ２を小型化することができる。また、同様に、出力平滑キャパシタ９に流れるリップル電流を低減させることができ、出力平滑キャパシタ９を小型化することができる。その結果、変圧装置２００における電力の利用効率を向上させるとともに、変圧装置２００を小型化することができる。
【００３５】
上述の第１実施形態の変圧回路１００、第２実施形態の変圧装置２００は、効率よく昇圧を行うことができるので、１次電池や２次電池により供給される電圧を用いて駆動する装置であって、高電圧を要求する装置に適用することにより、電力の利用効率を改善させることができるとともに、装置を小型化することができる。例えば、高電圧が要求される照明用の変圧や、ＵＰＳ（Uninterruptible Power Supply；無停電電源装置）の前段の変圧などに用いることができる。
【００３６】
なお、上述の第１及び第２実施形態において、バッテリ１により入力電圧を供給する構成について説明したが、これに限らず、バッテリ１に替えて入力端子を設け、外部より直流電圧を入力するようにしてもよい。
【００３７】
また、上述の第１実施形態において、変圧回路１００は、トランス５が１つの２次巻線５ｂを備える構成について説明したが、これに限らず、トランス５が複数の２次巻線を備え、複数の出力電圧を出力するようにしてもよい。複数の２次巻線を有するトランス５を備えた変圧回路は、キャパシタ６を備えていることにより、フライバック方式の変圧回路に比べ、各２次巻線から出力される電圧を安定させることができ、クロスレギュレーション特性を改善させることができる。
【符号の説明】
【００３８】
１…バッテリ、２…入力平滑キャパシタ、３…スイッチング素子、４，２１…制御部、５…トランス、５ａ…１次巻線、５ｂ…２次巻線、６…キャパシタ、７，８…ダイオード、９…出力平滑キャパシタ、１０…出力端子、１０ａ…高電位側端子、１０ｂ…低電位側端子、１１…抵抗、２０−１，２０−Ｎ，１００，１０１…変圧回路、２００…変圧装置、Ｊ１…接続点
【図１】
2012105460.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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