(57)【要約】【課題】パンチスルーの発生を抑制しつつオン抵抗を低減することが可能な半導体装置を提供する。【解決手段】ＭＯＳＦＥＴ１は、炭化珪素基板１０と、活性層２０と、ゲート酸化膜３０と、ゲート電極４０とを備えている。活性層２０は、ゲート電極４０に電圧が印加されることによりゲート酸化膜３０に接触する領域に反転層２９が形成されるボディ領域２２を含む。ボディ領域２２は、反転層２９が形成される領域に配置され、低濃度の不純物を含む低濃度領域２２Ｂと、反転層２９におけるキャリアの移動方向において低濃度領域２２Ｂに隣接し、反転層２９が形成される領域に配置され、低濃度領域２２Ｂよりも高濃度の不純物を含む高濃度領域２２Ａとを有している。【選択図】図１
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【特許請求の範囲】
【請求項１】
炭化珪素からなる基板と、
炭化珪素からなり、前記基板上に形成されたエピタキシャル成長層と、
絶縁体からなり、前記エピタキシャル成長層に接触して配置されたゲート絶縁膜と、
前記ゲート絶縁膜に接触して配置されたゲート電極とを備え、
前記エピタキシャル成長層は、前記ゲート電極に電圧が印加されることにより前記ゲート絶縁膜に接触する領域に反転層が形成されるボディ領域を含み、
前記ボディ領域は、
前記反転層が形成される領域に配置され、低濃度の不純物を含む低濃度領域と、
前記反転層におけるキャリアの移動方向において前記低濃度領域に隣接し、前記反転層が形成される領域に配置され、前記低濃度領域よりも高濃度の不純物を含む高濃度領域とを有する、半導体装置。
【請求項２】
前記高濃度領域は、前記キャリアの移動方向において前記低濃度領域の下流側に配置される、請求項１に記載の半導体装置。
【請求項３】
チャネル長が０．５μｍ以下である、請求項１または２に記載の半導体装置。
【請求項４】
前記高濃度領域の不純物濃度は１×１０１７ｃｍ−３以上１×１０１８ｃｍ−３以下となっている、請求項１〜３のいずれか１項に記載の半導体装置。
【請求項５】
炭化珪素からなる基板を準備する工程と、
前記基板上に炭化珪素からなるエピタキシャル成長層を形成する工程と、
前記エピタキシャル成長層にボディ領域を形成する工程と、
前記エピタキシャル成長層上に接触するように絶縁体からなるゲート絶縁膜を形成する工程と、
電圧が印加されることにより前記ボディ領域の前記ゲート絶縁膜に接触する領域に反転層を形成するゲート電極を形成する工程とを備え、
前記ボディ領域を形成する工程は、
前記エピタキシャル成長層上に開口を有するマスク層を形成する工程と、
前記マスク層をマスクとしてイオン注入を実施することにより、第１の不純物濃度を有する第１濃度領域を前記反転層が形成される領域に形成する工程と、
前記マスク層をエッチングすることにより前記開口を拡大する工程と、
前記開口が拡大された前記マスク層をマスクとしてイオン注入を実施することにより、前記第１の不純物濃度とは異なる第２の不純物濃度を有する第２濃度領域を、前記反転層におけるキャリアの移動方向において前記第１濃度領域に隣接し、かつ前記反転層が形成される領域に形成する工程とを含む、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置およびその製造方法に関し、より特定的には、パンチスルーの発生を抑制しつつオン抵抗を低減することが可能な半導体装置およびその製造方法に関するものである。
【背景技術】
【０００２】
近年、半導体装置の高耐圧化、低損失化、高温環境下での使用などを可能とするため、半導体装置を構成する材料として炭化珪素の採用が進められつつある。炭化珪素は、従来から半導体装置を構成する材料として広く使用されている珪素に比べてバンドギャップが大きいワイドバンドギャップ半導体である。そのため、半導体装置を構成する材料として炭化珪素を採用することにより、半導体装置の高耐圧化、オン抵抗の低減などを達成することができる。また、炭化珪素を材料として採用した半導体装置は、珪素を材料として採用した半導体装置に比べて、高温環境下で使用された場合の特性の低下が小さいという利点も有している。
【０００３】
このような炭化珪素を材料として用いた半導体装置のうち、たとえばＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）やＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ）など、所定の閾値電圧を境にチャネル領域における反転層の形成の有無をコントロールし、電流を導通および遮断する半導体装置においては、チャネル領域における抵抗を抑制してオン抵抗を低減する方策について種々の検討がなされている（たとえば特許文献１および２参照）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００７−８０９７１号公報
【特許文献２】特開２００２−２６１０９５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ここで、炭化珪素が材料として採用され、上記反転層が形成される半導体装置においては、反転層が形成されるボディ領域の不純物濃度を高くするとチャネル移動度が低下するという問題が生じる。そのため、ボディ領域における不純物濃度は所定値以下、たとえば２×１０１６ｃｍ−３以下程度に抑制される。しかし、この場合、ボディ領域が完全に空乏化する状態（パンチスルー）を回避するためには、チャネル長を所定値以下、たとえば０．６μｍ以下にすることができない。その結果、チャネル長短縮によるオン抵抗の低減には限界がある。つまり、従来の技術では、パンチスルーの発生を抑制しつつオン抵抗を低減することは難しいという問題があった。
【０００６】
そこで、本発明の目的は、パンチスルーの発生を抑制しつつオン抵抗を低減することが可能な半導体装置およびその製造方法を提供することである。
【課題を解決するための手段】
【０００７】
本発明に従った半導体装置は、炭化珪素からなる基板と、炭化珪素からなり、基板上に形成されたエピタキシャル成長層と、絶縁体からなり、エピタキシャル成長層に接触して配置されたゲート絶縁膜と、ゲート絶縁膜に接触して配置されたゲート電極とを備えている。エピタキシャル成長層は、ゲート電極に電圧が印加されることによりゲート絶縁膜に接触する領域に反転層が形成されるボディ領域を含んでいる。そして、ボディ領域は、反転層が形成される領域に配置され、低濃度の不純物を含む低濃度領域と、反転層におけるキャリアの移動方向において低濃度領域に隣接し、反転層が形成される領域に配置され、低濃度領域よりも高濃度の不純物を含む高濃度領域とを有している。
【０００８】
本発明の半導体装置においては、ボディ領域のうち反転層が形成されるべき領域に低濃度の不純物を含む低濃度領域が配置されるため、チャネル移動度の低下が抑制される。そして、反転層が形成されるべき領域においてこの低濃度領域に隣接するように低濃度領域よりも高濃度の不純物を含む高濃度領域が配置されている。そのため、ボディ領域のうち反転層が形成されるべき領域における空乏層の広がりを小さくすることができる。その結果、チャネル長を短くしてもパンチスルーを有効に抑制することができる。つまり、本発明の半導体装置によれば、高いチャネル移動度を確保可能な低濃度領域とパンチスルーを抑制可能な高濃度領域とが反転層が形成されるべき領域に組み合わせて配置される。そのため、チャネル長を短くした場合でも、パンチスルーを抑制しつつ高いチャネル移動度を確保することができる。その結果、本発明の半導体装置によれば、パンチスルーの発生を抑制しつつオン抵抗を低減することができる。
【０００９】
なお、低濃度領域における不純物濃度は、十分に高いチャネル移動度を確保可能な濃度に抑制されることが好ましく、具体的には低濃度領域における不純物濃度は２×１０１６ｃｍ−３以下とされることが望ましい。
【００１０】
上記半導体装置においては、高濃度領域は、キャリアの移動方向において低濃度領域の下流側に配置されてもよい。これにより、高濃度領域の配置によるパンチスルーの抑制効果を高めることができる。
【００１１】
上記半導体装置においては、チャネル長が０．５μｍ以下であってもよい。このようなチャネル長の短い半導体装置に、本発明の半導体装置を好適に採用することができる。
【００１２】
上記半導体装置においては、高濃度領域の不純物濃度は１×１０１７ｃｍ−３以上１×１０１８ｃｍ−３以下となっていてもよい。不純物濃度が１×１０１７ｃｍ−３未満の場合、パンチスルーの抑制効果が不十分となるおそれがある。一方、不純物濃度が１×１０１８ｃｍ−３を超える場合、キャリア移動度の低下が大きくなりすぎるおそれがある。したがって、キャリア移動度への悪影響とパンチスルーの抑制効果とのバランスを考慮すると、高濃度領域の不純物濃度は１×１０１７ｃｍ−３以上１×１０１８ｃｍ−３以下であることが好ましい。
【００１３】
本発明に従った半導体装置の製造方法は、炭化珪素からなる基板を準備する工程と、基板上に炭化珪素からなるエピタキシャル成長層を形成する工程と、エピタキシャル成長層にボディ領域を形成する工程と、エピタキシャル成長層上に接触するように絶縁体からなるゲート絶縁膜を形成する工程と、電圧が印加されることによりボディ領域のゲート絶縁膜に接触する領域に反転層を形成するゲート電極を形成する工程とを備えている。ボディ領域を形成する工程は、エピタキシャル成長層上に開口を有するマスク層を形成する工程と、マスク層をマスクとしてイオン注入を実施することにより、第１の不純物濃度を有する第１濃度領域を反転層が形成される領域に形成する工程と、マスク層をエッチングすることにより開口を拡大する工程と、開口が拡大されたマスク層をマスクとしてイオン注入を実施することにより、第１の不純物濃度とは異なる第２の不純物濃度を有する第２濃度領域を、反転層におけるキャリアの移動方向において第１濃度領域に隣接し、かつ反転層が形成される領域に形成する工程とを含んでいる。
【００１４】
本発明の半導体装置の製造方法によれば、セルフアラインによるイオン注入を採用することにより、上記本発明の半導体装置を容易に製造することができる。
【発明の効果】
【００１５】
以上の説明から明らかなように、本発明の半導体装置およびその製造方法によれば、パンチスルーの発生を抑制しつつオン抵抗を低減することが可能な半導体装置およびその製造方法を提供することができる。
【図面の簡単な説明】
【００１６】
【図１】本発明の一実施の形態におけるＭＯＳＦＥＴの構造を示す概略断面図である。
【図２】ＭＯＳＦＥＴの製造手順の概略を示すフローチャートである。
【図３】ＭＯＳＦＥＴの製造方法を説明するための概略断面図である。
【図４】ＭＯＳＦＥＴの製造方法を説明するための概略断面図である。
【図５】ＭＯＳＦＥＴの製造方法を説明するための概略断面図である。
【図６】ＭＯＳＦＥＴの製造方法を説明するための概略断面図である。
【図７】ＭＯＳＦＥＴの製造方法を説明するための概略断面図である。
【図８】ＭＯＳＦＥＴの製造方法を説明するための概略断面図である。
【図９】実施の形態２におけるＭＯＳＦＥＴの構造を示す概略断面図である。
【図１０】実施の形態２におけるＭＯＳＦＥＴの製造手順の概略を示すフローチャートである。
【図１１】実施の形態２におけるＭＯＳＦＥＴの製造方法を説明するための概略断面図である。
【図１２】実施の形態２におけるＭＯＳＦＥＴの製造方法を説明するための概略断面図である。
【図１３】実施の形態２におけるＭＯＳＦＥＴの製造方法を説明するための概略断面図である。
【図１４】実施の形態２におけるＭＯＳＦＥＴの製造方法を説明するための概略断面図である。
【図１５】実施の形態２におけるＭＯＳＦＥＴの製造方法を説明するための概略断面図である。
【図１６】実施の形態２におけるＭＯＳＦＥＴの製造方法を説明するための概略断面図である。
【図１７】実施の形態２におけるＭＯＳＦＥＴの製造方法を説明するための概略断面図である。
【図１８】実施の形態２におけるＭＯＳＦＥＴの製造方法を説明するための概略断面図である。
【発明を実施するための形態】
【００１７】
以下、図面に基づいて本発明の実施の形態を説明する。なお、以下の図面において同一または相当する部分には同一の参照番号を付し、その説明は繰返さない。
【００１８】
（実施の形態１）
図１を参照して、本発明の一実施の形態である本実施の形態における半導体装置としてのＭＯＳＦＥＴ１は、炭化珪素基板１０と、炭化珪素基板１０の一方の主面上に配置され、炭化珪素からなるエピタキシャル成長層である活性層２０とを備えている。
【００１９】
炭化珪素基板１０は、単結晶炭化珪素からなり、窒素、リンなどの不純物（ｎ型不純物）を含むことにより導電型がｎ型（第１導電型）となっている。活性層２０には、炭化珪素基板１０とは反対側の主面において開口し、炭化珪素基板１０に向けて延びるとともに、活性層２０内に底部を有するトレンチ２８が形成されている。そして、活性層２０は、ドリフト層２１と、ボディ領域２２と、ｎ＋ソース領域２４と、ｐ＋コンタクト領域２５と、ｐ＋電界緩和領域２７とを含んでいる。
【００２０】
ドリフト層２１は、炭化珪素基板１０上に配置され、炭化珪素基板１０よりも低濃度のｎ型不純物を含むことにより導電型がｎ型となっている。トレンチ２８の底部は、ドリフト層２１内に位置する。ボディ領域２２は、ドリフト層２１上であってトレンチ２８の側壁に接するように配置されている。ボディ領域２２は、アルミニウム、硼素などの不純物（ｐ型不純物）を含むことにより導電型がｐ型（第２導電型）となっている。ｎ＋ソース領域２４は、ボディ領域２２上であってトレンチ２８の側壁に接するとともに、活性層２０の炭化珪素基板１０とは反対側の主面を含むように配置されている。ｎ＋ソース領域２４は、ドリフト層２１よりも高濃度のｎ型不純物を含むことにより、導電型がｎ型となっている。
【００２１】
ｐ＋コンタクト領域２５は、ボディ領域２２上であってｎ＋ソース領域２４から見てトレンチ２８とは反対側に位置するとともに、活性層２０の炭化珪素基板１０とは反対側の主面を含むように配置されている。ｐ＋コンタクト領域２５は、ｐ型不純物を含むことにより導電型がｐ型となっている。ｐ＋電界緩和領域２７は、ドリフト層２１内においてトレンチ２８の底部全域に接するとともに、トレンチ２８の側壁の一部に接する位置にまで延在している。ｐ＋電界緩和領域２７は、ｐ型不純物を含むことにより導電型がｐ型となっている。
【００２２】
また、ボディ領域２２は、ｎ＋ソース領域２４およびｐ＋コンタクト領域２５に接するように配置され、低濃度のｐ型不純物を含む低濃度領域２２Ｂと、低濃度領域２２Ｂおよびドリフト層２１に挟まれるように配置され、低濃度領域２２Ｂよりも高濃度のｐ型不純物を含む高濃度領域２２Ａとを含んでいる。低濃度領域２２Ｂにおけるｐ型不純物の濃度は、たとえば２×１０１６ｃｍ−３以下となっている。一方、高濃度領域２２Ａにおけるｐ型不純物の濃度は、たとえば１×１０１７ｃｍ−３以上１×１０１８ｃｍ−３以下となっている。
【００２３】
ＭＯＳＦＥＴ１は、さらにゲート酸化膜３０と、ゲート電極４０と、ソースコンタクト電極６０と、層間絶縁膜５０と、ソース配線７０と、ドレインコンタクト電極８０と、裏面保護電極９０とを備えている。
【００２４】
ゲート酸化膜３０は、たとえば二酸化珪素などの絶縁体からなり、トレンチ２８の底壁および側壁を覆うとともに、活性層２０の炭化珪素基板１０とは反対側の主面上にまで延在するように配置されている。ゲート電極４０は、ゲート酸化膜３０により覆われたトレンチ２８の内部を充填するように配置され、たとえばアルミニウムなどの導電体からなっている。
【００２５】
ソースコンタクト電極６０は、活性層２０上においてｎ＋ソース領域２４およびｐ＋コンタクト領域２５に接するように配置されている。すなわち、ソースコンタクト電極６０は、活性層２０上のゲート酸化膜３０に覆われていない領域に接するように配置されている。ソースコンタクト電極６０は、ニッケルなどの導電体からなっており、少なくとも活性層２０に接する領域がシリサイド化することによりｎ＋ソース領域２４とオーミックコンタクトを形成している。
【００２６】
層間絶縁膜５０は、ゲート電極４０上を覆うとともに、ゲート酸化膜３０上にまで延在するように配置されている。層間絶縁膜５０は、二酸化珪素などの絶縁体からなっている。ソース配線７０は、ソースコンタクト電極６０に接触し、ソースコンタクト電極６０および層間絶縁膜５０上を覆うように配置されている。ソース配線７０は、アルミニウムなどの導電体からなっている。
【００２７】
ドレインコンタクト電極８０は、炭化珪素基板１０の活性層２０とは反対側の主面上に接触して配置されている。ドレインコンタクト電極８０は、ニッケルなどの導電体からなっており、少なくとも炭化珪素基板１０に接する領域がシリサイド化することにより炭化珪素基板１０とオーミックコンタクトを形成している。裏面保護電極９０は、ドレインコンタクト電極８０上に接触し、ドレインコンタクト電極８０上を覆うように配置されている。裏面保護電極９０はアルミニウムなどの導電体からなっている。
【００２８】
次に、ＭＯＳＦＥＴ１の動作について説明する。図１を参照して、ゲート電極４０の電圧が閾値電圧未満の状態、すなわちオフ状態では、ドレインコンタクト電極８０および裏面保護電極９０に電圧が印加されても、ボディ領域２２とドリフト層２１との間のｐｎ接合が逆バイアスとなり、非導通状態となる。一方、ゲート電極４０に閾値電圧以上の電圧を印加すると、ボディ領域２２のゲート酸化膜３０と接触する付近に反転層２９が形成される。その結果、ｎ＋ソース領域２４とドリフト層２１とが電気的に接続され、矢印αに沿ってキャリアである電子が移動し、電流が流れる。
【００２９】
すなわち、トレンチ型ＭＯＳＦＥＴであるＭＯＳＦＥＴ１は、炭化珪素からなる炭化珪素基板１０と、炭化珪素からなり、炭化珪素基板１０上に形成されたエピタキシャル成長層としての活性層２０と、絶縁体からなり、活性層２０に接触して配置されたゲート絶縁膜としてのゲート酸化膜３０と、ゲート酸化膜３０に接触して配置されたゲート電極４０とを備えている。活性層２０は、ゲート電極４０に電圧が印加されることによりゲート酸化膜３０に接触する領域に反転層２９が形成されるボディ領域２２を含んでいる。そして、ボディ領域２２は、反転層２９が形成される領域を含むように配置され、低濃度の不純物を含む低濃度領域２２Ｂと、反転層２９におけるキャリアの移動方向（矢印αの方向）において低濃度領域２２Ｂに隣接し、反転層２９が形成される領域を含むように配置され、低濃度領域２２Ｂよりも高濃度の不純物を含む高濃度領域２２Ａとを有している。
【００３０】
ここで、本実施の形態のＭＯＳＦＥＴ１においては、高いチャネル移動度を確保可能な低濃度領域２２Ｂとパンチスルーを抑制可能な高濃度領域２２Ａとが、反転層２９が形成されるべきボディ領域２２中の領域に組み合わせて配置されている。そのため、チャネル長を短くした場合でも、パンチスルーを抑制しつつ高いチャネル移動度を確保することが可能となっている。その結果、本実施の形態のＭＯＳＦＥＴ１は、パンチスルーの発生を抑制しつつオン抵抗を低減することが可能な半導体装置となっている。
【００３１】
また、上記ＭＯＳＦＥＴ１においては、高濃度領域２２Ａをキャリアの移動方向（矢印αの方向）において低濃度領域２２Ｂの上流側に配置することも可能であるが、図１に示すように高濃度領域２２Ａをキャリアの移動方向（矢印αの方向）において低濃度領域２２Ｂの下流側に配置することにより、高濃度領域２２Ａの配置によるパンチスルーの抑制効果を高めることができる。
【００３２】
また、上記ＭＯＳＦＥＴ１においては、高濃度領域２２Ａおよび低濃度領域２２Ｂを含むボディ領域２２が採用されているため、チャネル長を０．５μｍ以下にまで短くしても、パンチスルーの発生を抑制することができる。さらに、このパンチスルーだけでなく、チャネル長を０．５μｍ以下にまで短くした場合に発生するおそれのある閾値電圧の低下、ドレイン電圧が高い場合に電流が飽和しなくなる現象、サブスレッショルド係数が劣化する現象なども、本実施の形態におけるＭＯＳＦＥＴ１においては上記構成により抑制される。
【００３３】
また、上記ＭＯＳＦＥＴ１においては、高濃度領域２２Ａの不純物濃度は１×１０１７ｃｍ−３以上１×１０１８ｃｍ−３以下であることが好ましい。これにより、パンチスルーの抑制効果とキャリア移動度への悪影響とのバランスが良好に確保される。
【００３４】
次に、本実施の形態におけるＭＯＳＦＥＴ１の製造方法の一例について、図２〜図８を参照して説明する。図２を参照して、本実施の形態におけるＭＯＳＦＥＴ１の製造方法では、まず工程（Ｓ１０）として基板準備工程が実施される。この工程（Ｓ１０）では、図３を参照して、たとえば昇華法により作製された単結晶炭化珪素のインゴットから採取された炭化珪素基板１０が準備される。
【００３５】
次に、工程（Ｓ２０）としてエピタキシャル成長工程が実施される。この工程（Ｓ２０）では、図３を参照して、エピタキシャル成長により炭化珪素基板１０の一方の主面上に、導電型がｎ型のドリフト層２１、導電型がｐ型の高濃度領域２２Ａ、導電型がｐ型の低濃度領域２２Ｂおよび導電型がｎ型のｎ＋ソース領域２４が順次形成される。ここで、導電型をｎ型とするためのｎ型不純物としては窒素、リンなどを採用することができる。また、導電型をｐ型とするためのｐ型不純物としては、アルミニウム、硼素などを採用することができる。
【００３６】
次に、工程（Ｓ３０）としてトレンチ形成工程が実施される。この工程（Ｓ３０）では、ｎ＋ソース領域２４の炭化珪素基板１０とは反対側の主面から低濃度領域２２Ｂおよび高濃度領域２２Ａを貫通し、ドリフト層２１にまで延在するトレンチ２８が形成される。具体的には、トレンチ２８は、たとえば以下手順により形成することができる。まず、ｎ＋ソース領域２４上に二酸化珪素からなる酸化物層を形成する。次に、酸化物層上にレジストを塗布し、露光および現像することによりトレンチ２８を形成すべき所望の領域に開口を有するレジスト膜を形成する。次に、当該レジスト膜をマスクとして酸化物層をエッチングし、トレンチ２８を形成すべき領域に開口を形成する。そして、レジスト膜を除去した後、開口が形成された酸化物層をマスクとして用いて、たとえばＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）によりトレンチ２８を形成する。
【００３７】
次に、工程（Ｓ４０）としてイオン注入工程が実施される。この工程（Ｓ４０）では、図４および図５を参照して、イオン注入によりｐ＋コンタクト領域２５およびｐ＋電界緩和領域２７が形成される。具体的には、上記工程（Ｓ３０）の場合と同様にイオン注入を実施すべき所望の領域に開口を有する酸化物層を形成し、これをマスクとして用いてｐ型不純物をイオン注入する。その後、所定の温度に加熱する活性化アニールが実施されることにより、ｐ＋コンタクト領域２５およびｐ＋電界緩和領域２７が形成される。
【００３８】
次に、工程（Ｓ５０）としてゲート酸化膜形成工程が実施される。この工程（Ｓ５０）では、図５および図６を参照して、熱酸化処理が実施されることにより、ゲート酸化膜３０となるべき熱酸化膜３０が形成される。この熱酸化膜３０は、トレンチの側壁および底壁を覆うとともに、ｎ＋ソース領域２４の上部表面を覆うように形成される。
【００３９】
次に、工程（Ｓ６０）としてゲート電極形成工程が実施される。この工程（Ｓ６０）では、図６および図７を参照して、工程（Ｓ３０）において形成され、工程（Ｓ５０）において側壁および底壁が熱酸化膜３０で覆われたトレンチ２８を充填するように、ゲート電極４０が形成される。ゲート電極４０の形成は、たとえばスパッタリングにより実施することができる。
【００４０】
次に、工程（Ｓ７０）としてコンタクト電極形成工程が実施される。この工程（Ｓ７０）では、図７および図８を参照して、ソースコンタクト電極６０およびドレインコンタクト電極８０が形成される。具体的には、たとえば二酸化珪素からなる層間絶縁膜５０が少なくともゲート電極４０の上部表面を覆うように形成される。次に、ｎ＋ソース領域２４およびｐ＋コンタクト領域２５においてソースコンタクト電極６０と接触すべき領域上の熱酸化膜３０および層間絶縁膜５０が、エッチングにより除去される。次に、たとえばソースコンタクト電極６０およびドレインコンタクト電極８０を形成すべき所望の領域にニッケル膜が蒸着法により形成される。その後、合金化アニールが実施されることにより、ニッケル膜の少なくとも一部がシリサイド化する。その結果、ｎ＋ソース領域２４とオーミックコンタクトを形成するソースコンタクト電極６０、および炭化珪素基板１０とオーミックコンタクトを形成するドレインコンタクト電極８０が形成される。
【００４１】
次に、工程（Ｓ８０）として配線形成工程が実施される。この工程（Ｓ８０）では、図８および図１を参照して、ソース配線７０と、裏面保護電極９０とが形成される。具体的には、たとえばソースコンタクト電極６０および層間絶縁膜５０を覆うとともに、ドレインコンタクト電極８０を覆うように、アルミニウムを蒸着する。以上のプロセスにより、本実施の形態におけるＭＯＳＦＥＴ１の製造方法は完了する。上記製造方法により、本実施の形態におけるＭＯＳＦＥＴ１を容易に製造することができる。
【００４２】
（実施の形態２）
次に、本発明の他の実施の形態である実施の形態２について説明する。図９を参照して、実施の形態２における半導体装置は、基本的には実施の形態１の半導体装置と同様の構造を有し、同様の効果を奏する。しかし、トレンチ型ＭＯＳＦＥＴ（ＵＭＯＳＦＥＴ）である実施の形態１の半導体装置とは異なり、実施の形態２の半導体装置はＤＭＯＳＦＥＴ（プレーナ型ＭＯＳＦＥＴ）の構造を有している。
【００４３】
具体的には、実施の形態２における半導体装置であるＭＯＳＦＥＴ１０１は、炭化珪素基板１１０と、炭化珪素基板１１０の一方の主面上に配置され、炭化珪素からなるエピタキシャル成長層である活性層１２０とを備えている。
【００４４】
炭化珪素基板１１０は、単結晶炭化珪素からなり、窒素、リンなどの不純物（ｎ型不純物）を含むことにより導電型がｎ型（第１導電型）となっている。活性層１２０は、ドリフト層１２１と、ボディ領域１２２と、ｎ＋ソース領域１２４と、ｐ＋コンタクト領域１２５とを含んでいる。
【００４５】
ドリフト層１２１は、炭化珪素基板１１０上に配置され、炭化珪素基板１１０よりも低濃度のｎ型不純物を含むことにより導電型がｎ型となっている。ボディ領域１２２は、活性層１２０の炭化珪素基板１１０とは反対側の主面を含むように配置されている。ボディ領域１２２は、アルミニウム、硼素などの不純物（ｐ型不純物）を含むことにより導電型がｐ型（第２導電型）となっている。ｎ＋ソース領域１２４は、活性層１２０の炭化珪素基板１１０とは反対側の主面を含むようにボディ領域１２２内に形成されている。ｎ＋ソース領域１２４は、ドリフト層１２１よりも高濃度のｎ型不純物を含むことにより、導電型がｎ型となっている。
【００４６】
ｐ＋コンタクト領域１２５は、活性層１２０の炭化珪素基板１１０とは反対側の主面を含むようにボディ領域１２２内に形成され、ｎ＋ソース領域１２４から見てボディ領域１２２の中央側に配置されている。ｐ＋コンタクト領域１２５は、ｐ型不純物を含むことにより導電型がｐ型となっている。
【００４７】
また、ボディ領域１２２は、ｎ＋ソース領域１２４およびｐ＋コンタクト領域１２５を取り囲むように配置され、高濃度のｐ型不純物を含む高濃度領域１２２Ａと、高濃度領域１２２Ａを取り囲むように配置され、高濃度領域１２２Ａよりも低濃度のｐ型不純物を含む低濃度領域１２２Ｂとを含んでいる。
【００４８】
ＭＯＳＦＥＴ１０１は、さらにゲート酸化膜１３０と、ゲート電極１４０と、ソースコンタクト電極１６０と、層間絶縁膜１５０と、ソース配線１７０と、ドレインコンタクト電極１８０と、裏面保護電極１９０とを備えている。
【００４９】
ゲート酸化膜１３０は、たとえば二酸化珪素などの絶縁体からなり、活性層１２０の炭化珪素基板１１０とは反対側の主面上においてｎ＋ソース領域１２４、高濃度領域１２２Ａおよび低濃度領域１２２Ｂに接触するように延在している。ゲート電極１４０は、ゲート酸化膜１３０上に接触して配置され、高濃度領域１２２Ａ上から低濃度領域１２２Ｂ上にまで延在している。ゲート電極１４０は、アルミニウムなどの導電体からなっている。
【００５０】
ソースコンタクト電極１６０は、活性層１２０上においてｎ＋ソース領域１２４およびｐ＋コンタクト領域１２５に接するように配置されている。ソースコンタクト電極１６０は、活性層１２０上のゲート酸化膜１３０に覆われていない領域に接するように配置されている。ソースコンタクト電極１６０は、ニッケルなどの導電体からなっており、少なくとも活性層１２０に接する領域がシリサイド化することによりｎ＋ソース領域１２４とオーミックコンタクトを形成している。
【００５１】
層間絶縁膜１５０は、ゲート電極１４０上を覆うとともに、ゲート酸化膜１３０上にまで延在するように配置されている。層間絶縁膜１５０は、二酸化珪素などの絶縁体からなっている。ソース配線１７０は、ソースコンタクト電極１６０に接触し、ソースコンタクト電極１６０および層間絶縁膜１５０上を覆うように配置されている。ソース配線１７０は、アルミニウムなどの導電体からなっている。
【００５２】
ドレインコンタクト電極１８０は、炭化珪素基板１１０の活性層１２０とは反対側の主面上に接触して配置されている。ドレインコンタクト電極１８０は、ニッケルなどの導電体からなっており、少なくとも炭化珪素基板１１０に接する領域がシリサイド化することにより炭化珪素基板１１０とオーミックコンタクトを形成している。裏面保護電極１９０は、ドレインコンタクト電極１８０上に接触し、ドレインコンタクト電極１８０上を覆うように配置されている。裏面保護電極１９０はアルミニウムなどの導電体からなっている。
【００５３】
次に、ＭＯＳＦＥＴ１０１の動作について説明する。図１を参照して、ゲート電極１４０の電圧が閾値電圧未満の状態、すなわちオフ状態では、ドレインコンタクト電極１８０および裏面保護電極１９０に電圧が印加されても、ボディ領域１２２とドリフト層１２１との間のｐｎ接合が逆バイアスとなり、非導通状態となる。一方、ゲート電極１４０に閾値電圧以上の電圧を印加すると、ボディ領域１２２のゲート酸化膜１３０と接触する付近に反転層１２９が形成される。その結果、ｎ＋ソース領域１２４とドリフト層１２１とが電気的に接続され、矢印αに沿ってキャリアである電子が移動し、電流が流れる。
【００５４】
すなわち、プレーナ型ＭＯＳＦＥＴであるＭＯＳＦＥＴ１０１は、炭化珪素からなる炭化珪素基板１１０と、炭化珪素からなり、炭化珪素基板１１０上に形成されたエピタキシャル成長層としての活性層１２０と、絶縁体からなり、活性層１２０に接触して配置されたゲート絶縁膜としてのゲート酸化膜１３０と、ゲート酸化膜１３０に接触して配置されたゲート電極１４０とを備えている。活性層１２０は、ゲート電極１４０に電圧が印加されることによりゲート酸化膜１３０に接触する領域に反転層１２９が形成されるボディ領域１２２を含んでいる。そして、ボディ領域１２２は、反転層１２９が形成される領域を含むように配置され、低濃度の不純物を含む低濃度領域１２２Ｂと、反転層１２９におけるキャリアの移動方向（矢印αの方向）において低濃度領域１２２Ｂに隣接し、反転層１２９が形成される領域を含むように配置され、低濃度領域１２２Ｂよりも高濃度の不純物を含む高濃度領域１２２Ａとを有している。
【００５５】
ここで、本実施の形態のＭＯＳＦＥＴ１０１においては、高いチャネル移動度を確保可能な低濃度領域１２２Ｂとパンチスルーを抑制可能な高濃度領域１２２Ａとが、反転層１２９が形成されるべきボディ領域１２２中の領域に組み合わせて配置されている。そのため、チャネル長を短くした場合でも、パンチスルーを抑制しつつ高いチャネル移動度を確保することが可能となっている。その結果、本実施の形態のＭＯＳＦＥＴ１０１は、パンチスルーの発生を抑制しつつオン抵抗を低減することが可能な半導体装置となっている。
【００５６】
次に、本実施の形態におけるＭＯＳＦＥＴ１０１の製造方法の一例について、図１０〜図１８を参照して説明する。図１０を参照して、本実施の形態におけるＭＯＳＦＥＴ１０１の製造方法では、まず工程（Ｓ１１０）として基板準備工程が実施される。この工程（Ｓ１１０）では、図１１を参照して、たとえば昇華法により作製された単結晶炭化珪素のインゴットから採取された炭化珪素基板１１０が準備される。
【００５７】
次に、工程（Ｓ１２０）としてエピタキシャル成長工程が実施される。この工程（Ｓ１２０）では、図１１を参照して、エピタキシャル成長により炭化珪素基板１１０の一方の主面上に、導電型がｎ型のドリフト層１２１が形成される。ここで、導電型をｎ型とするためのｎ型不純物としては窒素、リンなどを採用することができる。
【００５８】
次に、工程（Ｓ１３０）として第１イオン注入工程が実施される。この工程（Ｓ１３０）では、図１２を参照して、まずドリフト層１２１上に開口１９９Ａを有するマスク層１９９が形成される。マスク層１１９は、たとえば二酸化珪素からなるものを採用することができる。その後、マスク層１９９をマスクとしてイオン注入を実施することにより、ドリフト層１２１よりも高濃度のｎ型不純物を含むｎ＋領域１２４Ａが形成される。
【００５９】
次に、工程（Ｓ１４０）として第１等方性エッチング工程が実施される。この工程（Ｓ１４０）では、図１３を参照して、工程（Ｓ１３０）において使用されたマスク層１９９に対して等方性エッチングを実施することにより、矢印で示すように開口１９９Ａが拡大される。
【００６０】
次に、工程（Ｓ１５０）として、第２イオン注入工程が実施される。この工程（Ｓ１５０）では、工程（Ｓ１４０）において開口１９９Ａが拡大されたマスク層１９９をマスクとしてイオン注入を実施することにより、高濃度のｐ型不純物を含む高濃度領域１２２Ａが形成される。
【００６１】
次に、工程（Ｓ１６０）として第２等方性エッチング工程が実施される。この工程（Ｓ１６０）では、図１４を参照して、工程（Ｓ１５０）において使用されたマスク層１９９に対して等方性エッチングを実施することにより、矢印で示すように開口１９９Ａがさらに拡大される。
【００６２】
次に、工程（Ｓ１７０）として、第３イオン注入工程が実施される。この工程（Ｓ１７０）では、工程（Ｓ１６０）において開口１９９Ａが拡大されたマスク層１９９をマスクとしてイオン注入を実施することにより、高濃度領域１２２Ａよりも低い不純物濃度を有する低濃度領域１２２Ｂが形成される。
【００６３】
次に、工程（Ｓ１８０）として、第４イオン注入工程が実施される。この工程（Ｓ１８０）では、図１５を参照して、工程（Ｓ１７０）において使用されたマスク層１９９が一旦除去された後、適切な位置に開口１９９Ａを有するマスク層１９９が改めて形成される。その後、当該マスク層１９９をマスクとしてイオン注入を実施することにより、高濃度のｐ型不純物を含むｐ＋コンタクト領域１２５が形成される。このとき、ｎ＋領域１２４Ａのうちｐ＋コンタクト領域１２５が形成されなかった領域がｎ＋ソース領域１２４となる。
【００６４】
次に、工程（Ｓ１９０）としてゲート酸化膜形成工程が実施される。この工程（Ｓ１９０）では、図１５および図１６を参照して、工程（Ｓ１８０）において使用されたマスク層１９９が除去された上で、熱酸化処理が実施されることにより、ゲート酸化膜１３０となるべき熱酸化膜１３０が形成される。この熱酸化膜１３０は、ドリフト層１２１の炭化珪素基板１１０とは反対側の主面全体を覆うように形成される。
【００６５】
次に、工程（Ｓ２００）としてゲート電極形成工程が実施される。この工程（Ｓ２００）では、図１６および図１７を参照して、熱酸化膜１３０上に接触するように、ゲート電極１４０が形成される。ゲート電極１４０の形成は、たとえばスパッタリングにより実施することができる。
【００６６】
次に、工程（Ｓ２１０）としてコンタクト電極形成工程が実施される。この工程（Ｓ２１０）では、図１７および図１８を参照して、ソースコンタクト電極１６０およびドレインコンタクト電極１８０が形成される。具体的には、まずｎ＋ソース領域１２４およびｐ＋コンタクト領域１２５においてソースコンタクト電極１６０と接触すべき領域上の熱酸化膜１３０が、エッチングにより除去される。次に、たとえばソースコンタクト電極１６０およびドレインコンタクト電極１８０を形成すべき所望の領域にニッケル膜が蒸着法により形成される。また、二酸化珪素からなる層間絶縁膜１５０がゲート電極１４０、ソースコンタクト電極１６０となるべきニッケル膜および熱酸化膜１３０の上部表面を覆うように形成される。次に、合金化アニールが実施されることにより、ニッケル膜の少なくとも一部がシリサイド化する。その結果、ｎ＋ソース領域１２４とオーミックコンタクトを形成するソースコンタクト電極１６０、炭化珪素基板１１０とオーミックコンタクトを形成するドレインコンタクト電極１８０、および層間絶縁膜１５０が形成される。
【００６７】
次に、工程（Ｓ２２０）として配線形成工程が実施される。この工程（Ｓ２２０）では、図１８および図９を参照して、ソース配線１７０と、裏面保護電極１９０とが形成される。具体的には、たとえばソースコンタクト電極１６０上の層間絶縁膜１５０が除去された上で、ソースコンタクト電極１６０および層間絶縁膜１５０を覆うとともに、ドレインコンタクト電極１８０を覆うように、アルミニウムを蒸着する。以上のプロセスにより、本実施の形態におけるＭＯＳＦＥＴ１０１の製造方法は完了する。
【００６８】
つまり、本実施の形態におけるＭＯＳＦＥＴ１０１の製造方法は、炭化珪素基板１１０を準備する工程と、炭化珪素基板１１０上に炭化珪素からなるエピタキシャル成長層としてのドリフト層１２１を形成する工程と、ドリフト層１２１にボディ領域１２２を形成する工程と、ドリフト層１２１上に接触するように絶縁体からなるゲート酸化膜１３０を形成する工程と、電圧が印加されることによりボディ領域１２２のゲート酸化膜１３０に接触する領域に反転層１２９を形成するゲート電極１４０を形成する工程とを備えている。ボディ領域１２２を形成する工程は、ドリフト層１２１上に開口１９９Ａを有するマスク層１９９を形成する工程と、マスク層１９９をマスクとしてイオン注入を実施することにより、第１の不純物濃度を有する高濃度領域１２２Ａを反転層１２９が形成される領域に形成する工程と、マスク層１９９をエッチングすることにより開口１９９Ａを拡大する工程と、開口１９９Ａが拡大されたマスク層１９９をマスクとしてイオン注入を実施することにより、高濃度領域１２２Ａよりも不純物濃度が小さい低濃度領域１２２Ｂを、反転層１２９におけるキャリアの移動方向αにおいて高濃度領域１２２Ａに隣接し、かつ反転層１２９が形成される領域に形成する工程とを含んでいる。上記製造方法により、本実施の形態におけるＭＯＳＦＥＴ１０１を容易に製造することができる。
【００６９】
なお、上記実施の形態においては、本発明の半導体装置がトレンチ型ＭＯＳＦＥＴ（ＵＭＯＳＦＥＴ）およびＤＭＯＳＦＥＴ（プレーナ型ＭＯＳＦＥＴ）に適用される場合について説明したが、本発明の半導体装置はこれに限られず、所定の閾値電圧を境にチャネル領域における反転層の形成の有無をコントロールし、電流を導通および遮断する種々の半導体装置に適用することができる。具体的には、本発明の半導体装置は、たとえばＶＭＯＳＦＥＴ、ＩＧＢＴなどの半導体装置に広く適用することができる。
【００７０】
今回開示された実施の形態はすべての点で例示であって、制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味、および範囲内でのすべての変更が含まれることが意図される。
【産業上の利用可能性】
【００７１】
本発明の半導体装置は、パンチスルーの発生を抑制しつつオン抵抗を低減することが求められる半導体装置に、特に有利に適用され得る。
【符号の説明】
【００７２】
１，１０１  ＭＯＳＦＥＴ、１０，１１０  炭化珪素基板、２０，１２０  活性層、２１，１２１  ドリフト層、２２，１２２  ボディ領域、２２Ａ，１２２Ａ  高濃度領域、２２Ｂ，１２２Ｂ  低濃度領域、２４，１２４  ｎ＋ソース領域、１２４Ａ  ｎ＋領域、２５，１２５  ｐ＋コンタクト領域、２７  ｐ＋電界緩和領域、２８  トレンチ、２９，１２９  反転層、３０，１３０  ゲート酸化膜（熱酸化膜）、４０，１４０  ゲート電極、５０，１５０  層間絶縁膜、６０，１６０  ソースコンタクト電極、７０，１７０  ソース配線、８０，１８０  ドレインコンタクト電極、９０，１９０  裏面保護電極、１９９  マスク層、１９９Ａ  開口。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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