(57)【要約】【課題】横線ノイズを低減した高画質固体撮像装置を提供する。【解決手段】本発明の固体撮像装置の１形態は、行単位に選択される単位画素Ｐｎｍから画素信号を読み出す固体撮像装置であって、各単位画素に含まれる増幅トランジスタＭ４と、列毎に設けられ、選択された行に属する増幅トランジスタＭ４にバイアス電流を供給する第１トランジスタＭＬｍと、基準バイアス電圧を発生する電流源の１次側ミラートランジスタＭＦと、電流源の１次側ミラートランジスタＭＦのゲート端子から、第１のトランジスタＭＬｍのゲート端子に基準バイアス電圧を伝達する第１のバイアス信号線と、電流源の１次側ミラートランジスタＭＦのゲート端子と各第１のトランジスタＭＬｍのゲート端子との間の前記バイアス信号線に挿入されたサンプルホールド回路２５０とを備える。【選択図】図１
2012109888.tif 000002
【特許請求の範囲】
【請求項１】
行列状に配置された複数の単位画素を有し行単位に選択される単位画素から画素信号を読み出す固体撮像装置であって、
前記複数の単位画素のそれぞれに含まれ、画素信号を出力する増幅トランジスタと、
増幅された信号が読み出される列信号線と、
列毎に設けられ、選択された行に属する増幅トランジスタにバイアス電流を供給する第１のトランジスタと、
ドレイン端子とゲート端子とがショートされ、ソース端子と前記ドレイン端子間に供給される一定の基準バイアス電流により、前記ゲート端子に第１の基準バイアス電圧を発生する第２のトランジスタと、
前記第２のトランジスタの前記ゲート端子から、各前記第１のトランジスタのゲート端子に、前記第１の基準バイアス電圧を伝達することにより、前記基準バイアス電流に対して前記バイアス電流をミラー化するための第１のバイアス信号線と、
前記第２のトランジスタの前記ゲート端子と各第１のトランジスタの前記ゲート端子との間の前記第１のバイアス信号線に挿入された第１のサンプルホールド回路と
を備える固体撮像装置。
【請求項２】
前記第１のサンプルホールド回路は、
前記第２のトランジスタの前記ゲート端子と各第１トランジスタの前記ゲート端子との間の前記第１のバイアス信号線に挿入された第１のスイッチ素子と、
前記第１のトランジスタの前記ゲート端子とソース端子とに接続された第１の容量素子と
を備える請求項１に記載の固体撮像装置。
【請求項３】
前記単位画素のそれぞれは、
光を信号電荷に変化するフォトダイオードと、
信号電荷をホールドする浮遊拡散層と、
前記浮遊拡散層の信号電荷をリセットするリセットトランジスタと、
前記フォトダイオードから浮遊拡散層に信号電荷を転送する転送トランジスタと、
前記浮遊拡散層にホールドされた信号電荷に応じた前記画素信号を出力する前記増幅トランジスタと
を備え、
前記第１のスイッチ素子は、前記リセットトランジスタによるリセット動作を含む第１の読み出し期間から前記転送トランジスタによる転送動作を含む第２の読み出し期間までのバイアスホールド期間中はオフであり、
前記バイアスホールド期間の完了時にオンになる
請求項２に記載の固体撮像装置。
【請求項４】
列毎に設けられ、選択された行に属する前記増幅トランジスタにバイアス電流を供給する前記第１のトランジスタのドレイン端子の電圧を一定にする第３のトランジスタを備え、
前記第３のトランジスタのソース端子が前記第１のトランジスタのドレイン端子に接続され、前記第３のトランジスタのドレイン端子が前記列信号線に接続され、前記第３のトランジスタのゲート端子が第２のバイアス信号線を介して接続されたバイアス回路から第２の基準バイアス電圧を印加される
請求項１に記載の固体撮像装置。
【請求項５】
前記バイアス回路と各前記第３のトランジスタの前記ゲート端子との間の前記第２のバイアス信号線に挿入された第２のサンプルホールド回路とを備える
請求項４に記載の固体撮像装置。
【請求項６】
前記第２のサンプルホールド回路は、
前記バイアス回路と各前記第３トランジスタの前記ゲート端子との間の前記第２のバイアス信号線に挿入された第２のスイッチ素子と、
前記第３のトランジスタの前記ゲート端子と前記第１のトランジスタ側のソース端子とに接続された第２の容量素子と
を備える請求項５に記載の固体撮像装置。
【請求項７】
前記第２のスイッチ素子は、前記リセットトランジスタによるリセット動作を含む第１の読み出し期間から前記転送トランジスタによる転送動作を含む第２の読み出し期間までのバイアスホールド期間中はオフであり、
前記バイアスホールド期間の完了時にオンになる
請求項６に記載の固体撮像装置。
【請求項８】
前記第１の容量素子と前記第２の容量素子はＭＯＳ型容量であり、
前記第１の容量素子の第１のドレイン端と第１のソース端の上層には第１の金属配線層を備え、
前記第２の容量素子の第２のドレイン端と第２のソース端の上層には前記第１の金属配線層を備え、
前記第１のドレイン端、前記第１のソース端、前記第２のドレイン端、前記第２のソース端は前記第１の金属配線層で遮光されることを特徴とする
請求項２または６に記載の固体撮像装置。
【請求項９】
前記第１の容量素子と前記第２の容量素子はＭＩＭ型容量であり、
前記第１の容量素子の一方の電極を構成する第２の金属配線層はＧＮＤ電位であり、前記第２の容量素子の一方の電極を構成する第２の金属配線層はＧＮＤ電位であることを特徴とする
請求項２または６に記載の固体撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、特にビデオカメラ、ディジタルスチルカメラ用のイメージ入力装置に広範に用いられている固体撮像装置、カメラおよび固体撮像装置の駆動方法に関する。
【背景技術】
【０００２】
従来の固体撮像装置、特に撮像領域中のある一行の画素を選択し、選択された画素でそれぞれ生じた画素信号を並列に列信号線を介して読み出す列並列出力型のＭＯＳイメージセンサにおいては、複数または単一の画素部の列毎に相関二重検出（ＣＤＳ：Ｃｏｒｒｅｌａｔｅｄ  Ｄｏｕｂｌｅ  Ｓａｍｐｌｉｎｇ）回路を設け、画素の信号成分は、リセット成分とデータ成分（＝リセット成分＋信号成分）を相関二重検出することにより検出している。
【０００３】
近年、固体撮像装置の高解像度になってきたことから、今まで以上に低ノイズ化が望まれるようになってきている。一般に、固体撮像装置から発生するノイズは、その種類により横線ノイズと縦線ノイズとに大別できる。
【０００４】
縦線ノイズの大部分はＦＰＮ（Ｆｉｘｅｄ  Ｐａｔｔｅｒｎ  Ｎｏｉｓｅ）に起因したもので、ノイズが発生している列はデバイスごとに固定していることから固体撮像装置の後段に接続されたＤＳＰ（Ｄｉｇｉｔａｌ  Ｓｉｇｎａｌ  Ｐｒｏｃｅｓｓｏｒ）などの補正技術により、デバイスごとに最適化されて大部分を除去できる。
【０００５】
これに対して、横線ノイズには、列並列出力型のイメージセンサ特有のランダム横線ノイズや、また、ノイズが発生する行が被写体の高輝度部分に対応して随時変動する高輝度ストリーキングがあり、これらは、デバイスごとに補正することはできず、その絶対量の低減化が望まれている。
【０００６】
一般的には、画面全体にランダムに発生するランダムノイズは、視覚的に認識しにくいが、横線ノイズは視覚的に認識しやすいものである。このため、具体的には、横線ノイズはランダムノイズよりも１／１０倍程度の低ノイズ化が必要である。特許文献１には横線ノイズを改善できる技術が開示されている。
【０００７】
図６には、特許文献１に記載の従来方式が示されている。列信号線ＶＬ１〜ＶＬｍに流れるバイアス電流Ｉｂｉａｓ１〜Ｉｂｉａｓｍは、画素の増幅トランジスタＭ３の出力電圧が、定電流回路２４２の負荷トランジスタＭＬ１〜ＭＬｍのドレイン端子を介してゲート端子に印加されることによって決定され、いわゆる自己バイアス方式によって決定される。そして、ＣＤＳ期間は、定電流回路２４２の負荷トランジスタＭＬ１〜ＭＬｍのゲート端子とソース端子間に接続された容量素子Ｃ１によってゲート端子とソース端子間の電圧差Ｖｇｓの電圧が一定となり、一定電流が流れる。
【０００８】
この構成によれば、列ごとにゲート端子は接続されておらず独立であるため、列並列出力型のイメージセンサ特有のランダム横線ノイズが低減される。また、相関二重検出（ＣＤＳ）によりリセット成分とデータ成分（＝リセット成分＋信号成分）を読み出す期間中は、定電流回路２４２の負荷トランジスタＭＬ１〜ＭＬｍのゲート端子とソース端子間に接続された容量素子Ｃ１によってゲート端子とソース端子間の電圧差Ｖｇｓの電圧が一定となるため、ＧＮＤラインの電圧降下が変動しても、バイアス電流Ｉｂｉａｓ１〜Ｉｂｉａｓｍは一定電流となり、高輝度ストリーキングが低減される。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特許第３５００７６１号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
しかしながら、特許文献１に開示された従来技術では、横線ノイズを低減させることはできるが、下記２つの課題を有していた。
【００１１】
１つ目の課題は、低消費電力化の実現が困難であることである。従来方式では、定電流回路２４２に流れるバイアス電流Ｉｂｉａｓ１〜Ｉｂｉａｓｍは、画素の増幅トランジスタＭ３の出力電圧が、ドレイン端子を介してゲート端子に印加されることによって決定され、いわゆる自己バイアス方式によって決定される。このために、ばらつき変動が大きいという問題がある。特に、画素の増幅トランジスタＭ３のサイズは微細であり、このばらつきの影響が顕著である。また、近年の高画素化（例えば１０００万画素以上）にともなうプロセスルールの微細化により、画素欠陥の個数が増えてきており、バイアス電流Ｉｂｉａｓ１〜Ｉｂｉａｓｍのばらつき要因は増加してきている。
【００１２】
つまり、このバイアス電流が、自己バイアス方式で生成されているために、電源電圧変動や温度変動やデバイスばらつきによる影響を大きく受けてしまう。具体的には、近年必要とされる１μＡオーダーの精度は全くなく、そのために低消費電力化が困難であった。つまり、ばらつきの最小値を考慮して、ｔｙｐ設定で過大電流を流す必要があり、仮に、１列当たりの必要電流が２μＡであっても、ばらつきの最小値を考慮してｔｙｐ設定を１０μＡにすると、Ｖｄｄ＝３．３Ｖとして、３０００列あれば、消費電力はＶｄｄ・（１０μＡ-２μＡ）・３０００列＝７９ｍＷも過大に消費してしまう。
【００１３】
このため、最近のカメラセットの小型化による放熱性の劣化に対して、従来技術は課題を有しており、低消費電力化の技術開発は急務となっている。
【００１４】
２つ目の課題は、フォト検出部Ｄ１で検出された輝度レベルに対する増幅トランジスタＭ３の出力電圧のリニアリティの劣化である。従来方式では、負荷トランジスタＭＬ１〜ＭＬｍのゲート端子とソース端子間に接続された容量素子Ｃ１によってゲート端子とソース端子間の電圧差Ｖｇｓの電圧が保持されることを目的としていた。
【００１５】
しかしながら、列信号線ＶＬ１〜ＶＬｍが変動したときに、負荷トランジスタＭＬ１〜ＭＬｍのゲート端子との間の寄生容量Ｃｇｄ１によって、Ｖｇｓの電圧が変動してしまうことが起こる。つまり、定電流回路２５２に流れる電流Ｉｂｉａｓ１〜Ｉｂｉａｓｍが、増幅トランジスタＭ３の出力電圧に応じて変動してしまい、リニアリティの劣化が発生する。
【００１６】
特に、この寄生容量Ｃｇｄ１は、拡散工程で管理されていないため、列ごとの相対ばらつきを有しており、列ごとにリニアリティが異なってしてしまう。
【００１７】
そこで、本発明は、上述した従来の問題に鑑みてなされたものであって、その目的は、視覚的に認識しやすい横線ノイズを改善することができる高画質かつ低消費電力化を実現した固体撮像装置、カメラおよび固体撮像装置の駆動方法を提供することにある。
【００１８】
特に、低消費電力化に関しては、最近のカメラセットの小型化には好適である。
【課題を解決するための手段】
【００１９】
上記課題を解決するために本発明の１形態における固体撮像装置は、行列状に配置された複数の単位画素を有し行単位に選択される単位画素から画素信号を読み出す固体撮像装置であって、前記複数の単位画素のそれぞれに含まれ、画素信号を出力する増幅トランジスタと、増幅された信号が読み出される列信号線と、列毎に設けられ、選択された行に属する増幅トランジスタにバイアス電流を供給する第１のトランジスタと、ドレイン端子とゲート端子とがショートされ、ソース端子と前記ドレイン端子間に供給される一定の基準バイアス電流により、前記ゲート端子に第１の基準バイアス電圧を発生する第２のトランジスタと、前記第２のトランジスタの前記ゲート端子から、各前記第１のトランジスタのゲート端子に、前記第１の基準バイアス電圧を伝達することにより、前記基準バイアス電流に対して前記バイアス電流をミラー化するための第１のバイアス信号線と、前記第２のトランジスタの前記ゲート端子と各第１のトランジスタの前記ゲート端子との間の前記第１のバイアス信号線に挿入された第１のサンプルホールド回路とを備える。
【００２０】
この構成によれば、サンプルホールド回路は、カレントミラーの基準バイアス電流を生成する第２トランジスタにおいて生じるノイズ成分を除去することができる。最終的には、増幅トランジスタから出力される画素信号からもノイズ成分を除去し、横線ノイズを効果的に低減することができる。この結果、高画質の画像を得ることができる。
【００２１】
ここで、前記第１のサンプルホールド回路は、前記第２のトランジスタの前記ゲート端子と各第１トランジスタの前記ゲート端子との間の前記第１のバイアス信号線に挿入された第１のスイッチ素子と、前記第１のトランジスタの前記ゲート端子とソース端子とに接続された第１の容量素子とを備えるとしてもよい。
【００２２】
この構成によれば、第１のサンプルホールド回路を、スイッチ素子と容量素子とからなる単純な回路により形成することができる。
【００２３】
ここで、前記単位画素のそれぞれは、光を信号電荷に変化するフォトダイオードと、信号電荷をホールドする浮遊拡散層と、前記浮遊拡散層の信号電荷をリセットするリセットトランジスタと、前記フォトダイオードから浮遊拡散層に信号電荷を転送する転送トランジスタと、前記浮遊拡散層にホールドされた信号電荷に応じた前記画素信号を出力する前記増幅トランジスタとを備え、前記第１のスイッチ素子は、前記リセットトランジスタによるリセット動作を含む第１の読み出し期間から前記転送トランジスタによる転送動作を含む第２の読み出し期間までのバイアスホールド期間中はオフであり、前記バイアスホールド期間の完了時にオンになるとしてもよい。
【００２４】
この構成によれば、リセットトランジスタによるリセット動作を含む読み出し期間と前記転送トランジスタによる転送動作を含む読み出し期間までのＣＤＳ期間は、容量素子に電荷が保持されて一定電圧となる。この結果、後段のＣＤＳ回路によって、スイッチ素子によってサンプリングした瞬間に容量素子に重畳したノイズのＤＣ成分は完全にキャンセルすることができ、横線ノイズを効果的に低減することができる。この結果、高画質の画像を得ることができる。
【００２５】
ここで、前記固体撮像装置は、列毎に設けられ、選択された行に属する前記増幅トランジスタにバイアス電流を供給する前記第１のトランジスタのドレイン端子の電圧を一定にする第３のトランジスタを備え、前記第３のトランジスタのソース端子が前記第１のトランジスタのドレイン端子に接続され、前記第３のトランジスタのドレイン端子が前記列信号線に接続され、前記第３のトランジスタのゲート端子が第２のバイアス信号線を介して接続されたバイアス回路から第２の基準バイアス電圧を印加されるとしてもよい。
【００２６】
この構成によれば、画素の輝度レベルに応じた出力電圧のリニアリティの劣化を除去することができる。
【００２７】
ここで、前記固体撮像装置は、前記バイアス回路と各前記第３のトランジスタの前記ゲート端子との間の前記第２のバイアス信号線に挿入された第２のサンプルホールド回路とを備えるとしてもよい。
【００２８】
この構成によれば、サンプルホールド回路は、カスコードトランジスタのバイアス回路によって生じるノイズ成分を除去することができる。最終的には、増幅トランジスタから出力される画素信号からもノイズ成分を除去し、横線ノイズを効果的に低減することができる。この結果、高画質の画像を得ることができる。
【００２９】
ここで、前記第２のサンプルホールド回路は、前記バイアス回路と各前記第３トランジスタの前記ゲート端子との間の前記第２のバイアス信号線に挿入された第２のスイッチ素子と、前記第３のトランジスタの前記ゲート端子と前記第１のトランジスタ側のソース端子とに接続された第２の容量素子とを備えるとしてもよい。
【００３０】
この構成によれば、第２のサンプルホールド回路を、スイッチ素子と容量素子とからなる単純な回路により形成することができる。
【００３１】
ここで、前記第２のスイッチ素子は、前記リセットトランジスタによるリセット動作を含む第１の読み出し期間から前記転送トランジスタによる転送動作を含む第２の読み出し期間までのバイアスホールド期間中はオフであり、前記バイアスホールド期間の完了時にオンになるとしてもよい。
【００３２】
この構成によれば、リセットトランジスタによるリセット動作を含む読み出し期間と前記転送トランジスタによる転送動作を含む読み出し期間までのＣＤＳ期間は、容量素子に電荷が保持されて一定電圧となる。この結果、後段のＣＤＳ回路によって、スイッチ素子によってサンプリングした瞬間に容量素子に重畳したノイズのＤＣ成分は完全にキャンセルすることができ、横線ノイズを効果的に低減することができる。この結果、高画質の画像を得ることができる。
【００３３】
ここで、前記第１の容量素子と前記第２の容量素子はＭＯＳ型容量であり、前記第１の容量素子の第１のドレイン端と第１のソース端の上層には第１の金属配線層を備え、前記第２の容量素子の第２のドレイン端と第２のソース端の上層には前記第１の金属配線層を備え、前記第１のドレイン端、前記第１のソース端、前記第２のドレイン端、前記第２のソース端は前記第１の金属配線層で遮光されるとしてもよい。
【００３４】
この構成によれば、リセットトランジスタによるリセット動作を含む読み出し期間と前記転送トランジスタによる転送動作を含む読み出し期間までのＣＤＳ期間に、高輝度光が入射したときにＰＮ接合部を有するドレイン端とソース端で発生する不要電荷を抑えることができる。
【００３５】
ここで、前記第１の容量素子と前記第２の容量素子はＭＩＭ型容量であり、前記第１の容量素子の一方の電極を構成する第２の金属配線層はＧＮＤ電位であり、前記第２の容量素子の一方の電極を構成する第２の金属配線層はＧＮＤ電位であるとしてもよい。
【００３６】
この構成によれば、拡散層を使用せず配線層で構成できるため、チップサイズの拡大を抑えることができる。
【００３７】
また、本発明の１形態におけるカメラ、固体撮像装置の駆動方法は、上記と同様の構成を有する。
【発明の効果】
【００３８】
本発明に係る固体撮像装置によれば高解像度の固体撮像装置において発生する横線ノイズを効果的に低減し、低消費電力化との両立を実現できるという効果を奏する。
【図面の簡単な説明】
【００３９】
【図１】本発明の実施形態１に係る横線ノイズの低減化と低消費電力化の両立を実現することができる固体撮像装置の構成を示す回路図である。
【図２】本発明の実施の形態係るタイミングチャートである。
【図３】本発明の実施形態２に係る横線ノイズの低減化と低消費電力化の両立を実現することができる固体撮像装置の構成を示す回路図である。
【図４】本発明の実施形態３に係る横線ノイズの低減化と低消費電力化の両立を実現することができる固体撮像装置の構成を示す回路図である。
【図５】本発明の実施形態１に係る裏面照射型の固体撮像装置の構成を示す回路図である。
【図６】従来技術における固体撮像装置の構成を示す回路図である。
【発明を実施するための形態】
【００４０】
（第１の実施形態）
以下、本発明の第１の実施形態を、図面を参照しながら説明する。
【００４１】
図１は、本発明の実施の形態に係る固体撮像装置の構成を示す回路図である。
【００４２】
図１に示されているように、固体撮像装置は、列並列出力型のイメージセンサであり、画素アレイ２００、定電流回路２５２、タイミングジェネレータ１、行走査回路２を備えている。画素アレイ２００は、単位画素Ｐ１１〜Ｐｎｍがｎ×ｍ個の行列状に配列されて構成されている。定電流回路２５２は、列信号線ＶＬ１〜ＶＬｍを介して単位画素Ｐ１１〜Ｐｎｍと接続されている。
【００４３】
このような構成において、列（カラム）毎に１つずつの相関二重検出を行うＣＤＳ回路が画素アレイ２００の後段側に配置され、出力端子Ｖｏｕｔ１〜Ｖｏｕｔｍより、画素信号を示す電圧が出力される。ＣＤＳ動作では、リセット成分とデータ成分（＝リセット成分＋信号成分）を読み出す時、画素アレイ２００の選択された行（ロー）の画素が同一クロックで同時に、列毎に設けられたＣＤＳ回路に画素信号を伝達する。そして、各ＣＤＳ回路は取得した画素信号を順次後段に伝達する。
【００４４】
なお、ＣＤＳ回路は、リセット成分とデータ成分のアナログ信号を相関二重検出するアナログ型ＣＤＳ方式であっても、ＡＤ変換手段によってディジタル変換されたリセット成分とデータ成分のディジタル信号を相関二重検出するディジタル型ＣＤＳ方式であっても構わない。相関二重検出では、従来は、画素信号の検出では、リセット成分とデータ成分（＝リセット成分＋信号成分）のアナログ信号を相関二重検出することにより信号成分を検出する手段がとられていた。最近では、さらなる低ノイズ化と高速化のために、画素信号の検出において、列毎に設けられたＡＤ変換手段によってディジタル変換されたリセット成分とデータ成分（＝リセット成分＋信号成分）のディジタル信号を相関二重検出することにより検出する手段がとられることもある。
【００４５】
また、定電流回路２５２は、列信号線ＶＬ１〜ＶＬｍに接続され、列毎に設けられた負荷（ｌｏａｄ）トランジスタＭＬ１〜ＭＬｍ、及び、これらと電流ミラー回路を構成する電流源の１次側ミラートランジスタＭＦから構成されている。
【００４６】
負荷トランジスタＭＬ１〜ＭＬｍは、列毎に設けられ、選択された行に属する増幅トランジスタＭ３にバイアス電流を供給する。１つの負荷トランジスタと選択された行に属する１つの増幅トランジスタＭ３とは、ソースフォロア回路を構成する。
【００４７】
定電流回路２５２の１次側ミラートランジスタＭＦは、ドレイン端子とゲート端子とがショートされ、ドレイン端子は電流源２５１に接続され、ソース端子は接地されている。これにより、電流源の１次側ミラートランジスタＭＦは、ソース端子とドレイン端子間に一定の基準バイアス電流を発生し、ゲート端子に基準バイアス電圧ＶｂｉａｓＬを発生する。
【００４８】
定電流回路２５２の１次側ミラートランジスタＭＦのゲート端子と、各負荷トランジスタＭＬ１〜ＭＬｍのゲート端子とは、バイアス信号線により接続されている。このバイアス信号線は、電流源の１次側ミラートランジスタＭＦのゲート端子から、各負荷トランジスタＭＬ１〜ＭＬｍのゲート端子に基準バイアス電圧ＶｂｉａｓＬを供給する。電流源の１次側ミラートランジスタＭＦと各負荷トランジスタＭＬ１〜ＭＬｍとは、カレントミラーを構成する。前記基準バイアス電流Ｉｂｉａｓに対して、各負荷トランジスタの前記バイアス電流はミラー電流である。ミラー比は１対１でもよいし、任意に定められた比でもよく、正確に電流を設定することができる。
【００４９】
また、単位画素Ｐ１１〜Ｐｎｍの中で、例えば単位画素Ｐ１１は、光を受けて光電荷を発生する１つのフォト検出部Ｄ１と４つのＭＯＳトランジスタＭ１、Ｍ２、Ｍ３、Ｍ４とから構成されている。
【００５０】
これら４つのＭＯＳトランジスタは、フォト検出部Ｄ１により集められた光電荷をフローティング拡散（Ｆｌｏａｔｉｎｇ Ｄｉｆｆｕｓｉｏｎ）領域に転送するための転送トランジスタＭ１と、所望の値にフローティング拡散領域の電位をセットし、電荷を排出してフローティング拡散領域をリセットさせるためのリセットトランジスタＭ２と、フローティング拡散領域の電圧がゲートに印加されてソースフォロアバッファ増幅器の役割を果たす増幅トランジスタＭ３と、スイッチングすることでアドレス指定の役割を果たす選択トランジスタＭ４である。
【００５１】
上述した動作において、単位画素Ｐ１１〜Ｐｎｍの中で、フォト検出部Ｄ１の電圧は、周囲の光の明るさに応じて決定される。例えば、明るい光を受けたフォト検出部Ｄ１は、低い電圧を生じ、一方、暗い光を受けたフォト検出部Ｄ１は、相対的に高い電圧を生じる。
【００５２】
このようにノードＦＤ１の電圧は、選択された行の画素の増幅トランジスタＭ３と定電流回路２５２を構成する負荷トランジスタＭＬ１〜ＭＬｍとによってソースフォロア回路をなし、列信号線ＶＬ１〜ＶＬｍの各々の出力端子Ｖｏｕｔ１〜Ｖｏｕｔｍの出力電圧は、選択された行のノードＦＤ１の電圧と負荷トランジスタＭＬ１〜ＭＬｍに流れる各電流Ｉｂｉａｓ１〜Ｉｂｉａｓｍとによって決定される。
【００５３】
（本発明の構成）
定電流回路２５２の１次側ミラートランジスタＭＦのゲート端子は基準バイアス電圧ＶｂｉａｓＬを生成している。この１次側ミラートランジスタＭＦのゲート端子と各負荷トランジスタＭＬ１〜ＭＬｍのゲート端子との間には、サンプルホールド回路２５０が挿入されており、スイッチ素子ＳＷ１と容量素子Ｃ１で構成されている。スイッチ素子ＳＷ１をオンにすれば、基準バイアス電圧ＶｂｉａｓＬの電圧は、容量素子Ｃ１に供給される。逆に、スイッチ素子ＳＷ１をオフにすれば、各負荷トランジスタＭＬ１〜ＭＬｍのゲート端子とソース端子の電圧差は一定値にホールドされる。
【００５４】
また、このとき、容量素子Ｃ１がＭＯＳ型容量であれば、容量素子Ｃ１のドレイン端とソース端は金属配線層で覆って遮光し、これらＰＮ接合部で発生する不要電荷を抑える必要がある。
【００５５】
また、容量素子Ｃ１がＭＩＭ型容量であれば、容量素子Ｃ１の一方の電極を構成する金属配線層はＧＮＤ電位として、各負荷トランジスタＭＬ１〜ＭＬｍのソース端子と接続すればよい。この構成によれば、拡散層を使用せず配線層で構成できるため、チップサイズの拡大を抑えることができる。
【００５６】
また、容量素子Ｃ１とＣ２は、それぞれトランジスタＭＬ１〜ＭＬｍ、ＭＣ１〜ＭＣｍのゲート端子とバックゲート端子間の寄生容量を使用してもよい。
【００５７】
（ランダム横線ノイズ）
横線ノイズには、いくつかの要因が考えられるが、その中の１つは、画面上でダークから低照度での被写体で水平方向にランダムに横線が現れる現象であり、ランダム横線ノイズとも呼ばれる。
【００５８】
この現象は、列並列出力型のイメージセンサ特有であり、特に、負荷トランジスタ（Ｌｏａｄトランジスタ）のゲート端子が全列接続された構成では、負荷トランジスタのゲート電圧に重畳したＡＣノイズが、画素の増幅トランジスタの出力電圧として現れるために起こり、画面上に横線として現れる。
【００５９】
（高輝度ストリーキング）
また、横線ノイズの他の要因としては、画面上で明るい高輝度の被写体のある領域の水平方向に白っぽい帯が現れる現象であり、高輝度ストリーキングとも呼ばれる。
【００６０】
この現象は、明るい被写体と同じ行にある画素の出力信号が、明るい被写体の影響により、その行の上方や下方の画素の出力信号よりも相対的に小さくなるために、明るい被写体の左右に白っぽい帯が発生するために起こり、画面上に横帯として現れる。高輝度ストリーキングの発生メカニズムは、高輝度の信号が入射したとき、該当する列の負荷トランジスタＭＬｘのショートチャネル効果によって、高輝度が入射された列のバイアス電流Ｉｂｉａｓｘが減少して、ＧＮＤラインの電圧降下が小さくなる。この結果、高輝度が入射されてない列のゲート端子とソース端子間の電圧差Ｖｇｓの電圧が大きくなり、全列のバイアス電流Ｉｂｉａｓ１〜Ｉｂｉａｓｍは大きくなり、高輝度が入射されている画素を含む行では、白っぽい帯が発生する。
【００６１】
高輝度ストリーキングを低減するための従来技術およびその課題については、前述したとおりである。以下、本発明の第１の実施形態の技術によれば、従来技術の課題の１つである低消費電力化が達成され、さらにランダム横線ノイズの低減が可能になることを説明する。
【００６２】
（低消費電力化について）
本発明の第１の実施形態の構成により、基準バイアス電流Ｉｂｉａｓを正確にミラー比に応じて画素の増幅トランジスタに流すことができるので、従来回路のようにばらつきの最小値を考慮して、ｔｙｐ設定で過大電流を流す必要はなく、低消費電力を実現することができる。さらに、電流源２５１の電流Ｉｂｉａｓを電源電圧変動や温度変動の影響を受けにくくするために、バンドギャップレファレンス回路（ＢＧＲ）と呼ばれる定電圧回路・定電流回路から作成することによって、さらに電流精度を高めることができる。
【００６３】
これによって、従来は、必要なバイアス電流Ｉｂｉａｓ１〜Ｉｂｉａｓｍに対して、ばらつきの最小値を考慮して、ｔｙｐ設定では何倍もの過大電流を流す必要があったが、本方式によれば、電源電圧変動や温度変動の影響を受けないため、過大電流を流す必要はなくなる。
【００６４】
このため、最近のカメラセットの小型化による放熱性の劣化に対して、従来技術は問題であり、本低消費電力化の技術は小型化に対して最適である。
【００６５】
（ランダム横線ノイズについて）
さらに、リセット成分を読み出すための第１の読み出し期間からデータ成分（＝リセット成分＋信号成分）を読み出すための第２の読み出し期間までのＣＤＳ期間中は、この各負荷トランジスタＭＬ１〜ＭＬｍのゲート端子とソース端子の電圧差は一定値にホールドされ、ノイズのＤＣ成分はＣＤＳ回路でキャンセルされ、ランダム横線ノイズが発生することはない。ここで、前記第１の読み出し期間には、リセットトランジスタＭ２によるリセット動作が含まれ、前記第２の読み出し期間には、転送トランジスタＭ１による転送動作が含まれる。また、ＣＤＳ期間がバイアスホールド期間の一例である。
【００６６】
具体的な説明は以下の通りである。まず、画素信号が前記増幅トランジスタＭ３から列信号線ＶＬ１〜ＶＬｍに出力される前に（図２の時刻ｔ１０）、このスイッチ素子ＳＷ１によって、基準バイアスＶｂｉａｓＬの電圧は容量素子Ｃ１にサンプリングされる。このとき、基準バイアスＶｂｉａｓＬに重畳しているノイズ成分は、容量素子Ｃ１にＤＣ成分として重畳され、ＣＤＳ期間は（図２のＴｃｄｓ）はホールドされ続ける。
【００６７】
このＣＤＳ期間内には、列信号線ＶＬ１〜ＶＬｍの画素信号のリセット成分Ｖ１とデータ成分Ｖ２（＝リセット成分＋信号成分）がＣＤＳ回路に読み出され、信号成分のみが検出される。この結果、リセット成分とデータ成分の両方に含まれているノイズのＤＣ成分はＣＤＳ回路によって完全にキャンセルされ、ノイズ除去効果を高めることができる。
【００６８】
（高輝度ストリーキングについて）
また、高輝度が入射した際には、負荷トランジスタＭＬ１〜ＭＬｍのショートチャネル効果によるＧＮＤラインの電圧効果の変動は発生するが、各負荷トランジスタＭＬ１〜ＭＬｍのゲート端子とソース端子の電圧差は一定に保たれるので、従来例と同様に高輝度ストリーキングが発生することはない。
【００６９】
以上のように、本発明の実施形態１に係る固体撮像装置では、新たに、電流源の１次側ミラートランジスタＭＦのゲート端子から負荷トランジスタＭＬ１〜ＭＬｍのゲート端子に至る間にサンプルホールド回路２５０を設けていることを特徴とする。これによって、低消費電力化、ランダム横線ノイズの対策、高輝度ストリーキングの対策を実施することができる。
【００７０】
（ＣＤＳ方式によるノイズ低減効果）
また、回路ノイズに関しては、各トランジスタ素子や抵抗素子などの各デバイスからは、ホワイトノイズのサーマルノイズや周波数依存のある１／ｆノイズなどのデバイスノイズが発生している。ホワイトノイズに対する対策としては、ノイズ密度と信号通過帯域の積で決まるため、信号通過帯域を狭める手段が考えられる。一方、１／ｆノイズに対する対策としては、回路内のトランジスタのサイズを大きくすることやＣＤＳのサンプリング周波数を狭くする手段が考えられる。
【００７１】
まず、電流源２５１の電流Ｉｂｉａｓは、一般的に、電源電圧変動や温度変動の影響を受けにくくするために、バンドギャップレファレンス回路（ＢＧＲ）と呼ばれる定電圧回路・定電流回路から作成している。このため、各トランジスタ素子や抵抗素子などからはデバイスノイズが発生している。
【００７２】
さらに、バンドギャップレファレンス回路（ＢＧＲ）から電流源の１次側ミラートランジスタＭＦへの距離は、レイアウト的に離れていることが多く、このＩｂｉａｓが流れる配線と他のディジタル信号の配線が併走もしくはクロスしていれば、Ｉｂｉａｓにはこれらのディジタルノイズが重畳してしまう。
【００７３】
さらに、電流源の１次側ミラートランジスタＭＦのデバイスのサーマルノイズや１／ｆノイズなどのデバイスノイズも加算される。
【００７４】
この結果、電流源の１次側ミラートランジスタＭＦの電流Ｉｂｉａｓに重畳された電流ノイズや電流源の１次側ミラートランジスタＭＦのデバイスノイズは電流源の１次側ミラートランジスタＭＦのゲート電圧ＶｂｉａｓＬに変換される。
【００７５】
次に、本発明のサンプルホールド回路２５０がなければ、この負荷トランジスタＭＬ１〜ＭＬｍのゲート電圧に重畳された電圧ノイズは、電流Ｉｂｉａｓ１〜Ｉｂｉａｓ２に重畳する電流ノイズに変換され、そして、最終的には、選択された行の増幅トランジスタＭ３によって電圧ノイズに変換されて、列信号線ＶＬ１〜ＶＬｍの出力端子Ｖｏｕｔ１〜Ｖｏｕｔｍからの出力電圧に重畳する。
【００７６】
次に、ＣＤＳ回路が、先に格納されたリセット成分Ｖ１と後に格納されたデータ成分Ｖ２（＝リセット成分＋信号成分）との電圧差を利用し、単位画素Ｐ１１〜Ｐｎｍの信号成分を算出する。
【００７７】
このため、ＣＤＳの周波数（リセット成分Ｖ１とデータ成分Ｖ２を読み出す時間差）に比べて低い周波数の１／ｆノイズなどに関しては、リセット成分Ｖ１と後に格納されたデータ成分Ｖ２（＝リセット成分＋信号成分）との電圧差がゼロになるためＣＤＳによって除去できる。しかしながら、周波数の高いノイズ成分はＣＤＳによって除去できずに、逆に、サーマルノイズは√２倍に悪化してしまい、全列に対してノイズが重畳してしまう。この結果、ランダム横線ノイズとして視覚的に見えやすいものとなってしまう。
【００７８】
一方、本発明の実施形態１では、サンプルホールド回路２５０が追加されている。このとき、定電流回路２５２の１次側ミラートランジスタＭＦのゲート電圧の基準バイアス電圧ＶｂｉａｓＬに重畳されたノイズにはＤＣ〜ＡＣ成分が含まれているが、ＳＷ１がオフしてサンプリングした瞬間には、容量素子Ｃ１にＤＣ成分として重畳され、ＣＤＳ期間はホールドされ続ける。
【００７９】
つまり、ＣＤＳ期間中は、負荷トランジスタＭＬ１〜ＭＬｍのゲート端子とソース端子間の電圧が一定値であるため、バイアス電流Ｉｂｉａｓ１〜Ｉｂｉａｓｍは一定値となる。この結果、容量素子Ｃ１にノイズのＤＣ成分が重畳されていれも、ＣＤＳ回路がリセット成分Ｖ１とデータ成分Ｖ２（＝リセット成分＋信号成分）の電圧差を算出するために、ノイズのＤＣ成分は完全にキャンセルされる。
【００８０】
（タイミングチャートの説明）
本発明の実施の形態では、図２に示すタイミングチャートで各信号が制御される。
【００８１】
まず、タイミングジェネレータ１の出力信号であるリセット制御信号ＴＲＥＳ１〜ｎ、トランスファ制御信号ＴＴＸ１〜ｎ、セレクト制御信号ＴＳＥＬ１〜ｎは、行走査回路２によってそれぞれリセットトランジスタＭ２、転送トランジスタＭ１、選択トランジスタＭ４を駆動するのに最適な電圧に変換される。次に、それぞれ、リセット制御信号ＶＲＥＳ１〜ｎ、トランスファ制御信号ＶＴＸ１〜ｎ、セレクト制御信号ＶＳＥＬ１〜ｎとなり、垂直走査しながら行ごとに順次、列信号線ＶＬ１〜ＶＬｍに読み出されていく。
【００８２】
また、新たに、タイミングジェネレータ１から出力されるサンプルホールド選択信号ＳＨ１を設けている。ここで、タイミングジェネレータ１は、近年では、固体撮像装置と１チップ化されることが多いため、サンプルホールド選択信号ＳＨ１の追加や制御は容易に実現することができる。
【００８３】
この動作を説明すれば、まず、時刻ｔ１０で、セレクト制御信号ＶＳＥＬ１がＨｉｇｈレベルとなり単位画素Ｐ１１〜Ｐ１ｍの選択トランジスタＭ４をオンさせ１行目が選択される。
【００８４】
また、サンプルホールド選択信号ＳＨ１は、時刻ｔ１０で、タイミングジェネレータ１からＬｏｗレベルを出力して、サンプルホールド回路２５０を構成するスイッチ素子ＳＷ１はオフして、この瞬間の基準バイアス電圧ＶｂｉａｓＬの電圧を容量素子Ｃ１にサンプリングする。
【００８５】
ここで、セレクト制御信号ＶＳＥＬ１とサンプルホールド選択信号ＳＨ１は同期していてもしていなくても構わないが、タイミングジェネレータ１の回路構成としては同期している方が回路素子数を削減することができ好ましい。
【００８６】
次に、トランスファ制御信号ＶＴＸ１がＬｏｗレベルで転送トランジスタＭ１がオフされた状態で、時刻ｔ１１で、リセット制御信号ＶＲＥＳ１がＨｉｇｈレベルとなりリセットトランジスタＭ２をオンさせ、各単位画素Ｐ１１〜Ｐ１ｍのフローティング拡散ノードＦＤ１の電圧をリセットする。
【００８７】
次に、フローティング拡散ノードＦＤ１の電圧がリセットされた状態で、時刻ｔ１２で、リセット制御信号ＶＲＥＳ１がＬｏｗレベルとなりリセットトランジスタＭ２をオフする。
【００８８】
次に、各単位画素Ｐ１１〜Ｐ１ｍのフローティング拡散ノードＦＤ１の電圧が、増幅トランジスタＭ３によって増幅され、時刻ｔ１２から時刻ｔ１３の期間中に、列信号線ＶＬ１〜ＶＬｍを介して出力端子Ｖｏｕ１〜ＶｏｕｔｍよりＣＤＳ回路に読み出されリセット成分Ｖ１として格納する。
【００８９】
しばらくした後に、時刻ｔ１３で、トランスファ制御信号ＶＴＸ１がＨｉｇｈレベルとなり転送トランジスタＭ１をオンさせ、フォト検出部Ｄ１に蓄積された全ての光電荷は、フローティング拡散ノードＦＤ１に伝達される。その後、時刻ｔ１４で、トランスファ制御信号ＶＴＸ１がＬｏｗレベルとなり転送トランジスタＭ１をオフする。
【００９０】
そして、フローティング拡散ノードＦＤ１の電圧が、増幅トランジスタＭ３によって増幅され、時刻ｔ１４から時刻ｔ１５の期間中に、列信号線ＶＬ１〜ＶＬｍを介して出力端子Ｖｏｕ１〜ＶｏｕｔｍよりＣＤＳ回路に読み出され、データ成分Ｖ２（＝リセット成分＋信号成分）として格納される。その後、十分に安定した後（時刻ｔ１５）に、サンプルホールド選択信号ＳＨ１は再びＨｉｇｈレベルとなり、基準バイアス電圧ＶｂｉａｓＬの電圧は容量素子Ｃ１に充電されはじめる。
【００９１】
次に、ＣＤＳ回路が、先に格納されたリセット成分Ｖ１と後に格納されたデータ成分Ｖ２（＝リセット成分＋信号成分）との電圧差を利用し、各画素Ｐ１１〜Ｐ１ｍから出力される純粋な光に対する信号成分を算出する。リセット成分Ｖ１とデータ成分Ｖ２には、基準バイアス電圧ＶｂｉａｓＬをサンプリングした瞬間のノイズのＤＣ成分を含んでいるが、完全にキャンセルされて、ランダム横線ノイズはゼロとなる。
【００９２】
次に、２行目が選択されると同様にして、２行目の信号が列信号線ＶＬ１〜ＶＬｍを介して出力端子Ｖｏｕｔ１〜Ｖｏｕｔｍとして読み出される。３行目以降も同様である。
【００９３】
（まとめ）
以上説明したように、本発明の実施形態１に係る固体撮像装置では、新たに、前記電流源の１次側ミラートランジスタＭＦのゲート端子と各負荷トランジスタＭＬ１〜ＭＬｍのゲート端子との間にサンプルホールド回路２５０が挿入される。このサンプルホールド回路２５０を構成するスイッチ素子ＳＷ１は、カレントミラーの基準バイアス電流を生成する電流源の１次側ミラートランジスタＭＦにおいて生成された基準バイアス電圧ＶｂｉａｓＬを、時刻ｔ１０の瞬間に、ノイズを含んだＤＣ成分として容量素子Ｃ１にサンプリングして、ＣＤＳの期間中（Ｔｃｄｓ）にホールドする役目を果たす。
【００９４】
以上の構成により、基準バイアス電流Ｉｂｉａｓを正確にミラー比に応じて画素に流すことができる。このため、ばらつきの最小値を考慮して、ｔｙｐ設定で過大電流を流す必要はなく、低消費電力化を実現することができる。
【００９５】
さらに、ＣＤＳの期間中は、この各負荷トランジスタＭＬ１〜ＭＬｍのゲート端子とソース端子の電圧差は一定に保たれるので、前記したランダム横線ノイズが発生することはない。また、同様に高輝度ストリーキングが発生することもない。
【００９６】
なお、容量素子Ｃ１にバイアス電圧をホールドするＣＤＳ期間は、１Ｈ（１水平走査期間）として説明したが、１Ｖ（１垂直走査期間）としてもよい。
【００９７】
（第２の実施形態）
以下、本発明の第２の実施形態を、図３を参照しながら説明する。
【００９８】
まず、本発明の第２の実施形態に係る、撮像装置、固体撮像装置の装置構成は、図１に示した本発明の第１の実施形態に係る撮像装置、固体撮像装置に基づいている。
【００９９】
また、本発明の第２の実施形態に係るタイミングチャートは、図２に示した本発明の第１の実施形態に係るタイミングチャートと同じである。
【０１００】
本発明の実施形態２に係る固体撮像装置では、第１の実施形態に係る撮像装置に、カスコード回路２６３が追加されている。
【０１０１】
このカスコード回路２６３は、列信号線ＶＬ１〜ＶＬｍに接続されたカスコードトランジスタＭＣ１〜ＭＣｍ、および、このバイアス電圧ＶｂｉａｓＣを供給するバイアス回路ＶＢＩＡＳから構成されている。カスコードトランジスタＭＣ１〜ＭＣｍは、列毎に設けられ、負荷トランジスタＭＬ１〜ＭＬｍと出力端子Ｖｏｕｔ１〜Ｖｏｕｔｍの間に接続されている。
【０１０２】
まず、前述したように、選択された行の画素の増幅トランジスタＭ３は、定電流回路２５２を構成する負荷トランジスタＭＬ１〜ＭＬｍとによってソースフォロア構造をなし、列信号線ＶＬ１〜ＶＬｍの各々の出力端子Ｖｏｕｔ１〜Ｖｏｕｔｍの電圧は、選択された行のノードＦＤ１の電圧と負荷トランジスタＭＬ１〜ＭＬｍに流れる各電流Ｉｂｉａｓ１〜Ｉｂｉａｓｍとによって決定される。
【０１０３】
つまり、出力端子Ｖｏｕｔ１〜Ｖｏｕｔｍの電圧は、周囲の光の明るさに応じて決定される。例えば、明るい光を受けたフォト検出部は、低い電圧を生じ、一方、暗い光を受けたフォト検出部は、相対的に高い電圧を生じる。
【０１０４】
第１の実施形態で懸念されることは、従来技術の課題の一つであるフォト検出部Ｄ１で検出された輝度レベルに対する増幅トランジスタＭ３の出力電圧のリニアリティの劣化の問題が解決されないことであり、この問題が第２の実施形態において解決されることを説明する。以下の説明では、ｘは列番号を表しｘ＝１〜ｍとする。
【０１０５】
まず、図１において、負荷トランジスタＭＬｘのゲート端子とソース端子間の容量素子はＣ１である。また、負荷トランジスタＭＬｘのドレイン端子に接続された列信号線ＶＬｘと負荷トランジスタＭＬｘのゲート端子との間の寄生容量をＣｇｄ１とする。
【０１０６】
このとき、出力端子Ｖｏｕｔｘの電圧変動量ΔＶｏｕｔｘが、負荷トランジスタＭＬｘのドレイン電圧の変動量ΔＶｄ１ｘと等しく、ゲート電圧の変動量ΔＶｇ１ｘは、（式１）によって容量分割によって算出できる。
【０１０７】
ΔＶｇ１ｘ＝ΔＶｄ１ｘ・Ｃｇｄ１／（Ｃｇｄ１＋Ｃ１）                  （式１）
【０１０８】
また、このとき、バイアス電流Ｉｂｉａｓｘは、負荷トランジスタＭＬｘの相互コンダクタンスをＧｍｌとすれば（式２）で表すことができ、まとめると（式３）となる。仮にＧｍｌが大きくなる構成であれば、このΔＶｇ１ｘによって、電流Ｉｂｉａｓｘに影響を及ぼすおそれがある。
【０１０９】
つまり、列信号線ＶＬｘの出力端子Ｖｏｕｔｘからリセット成分Ｖ１を読み出すときと、データ成分Ｖ２（＝リセット成分＋信号成分）を読み出すときのバイアス電流値の変化ΔＩｂｉａｓｘは、（式３）で表すことができる。
【０１１０】
ΔＩｂｉａｓｘ＝ΔＶｇ１ｘ・Ｇｍｌ                                    （式２）
【０１１１】
ΔＩｂｉａｓｘ＝ΔＶｇ１ｘ・Ｇｍｌ
＝（ΔＶｄ１ｘ・Ｃｇｄ１／（Ｃｇｄ１＋Ｃ１））・Ｇｍｌ  （式３）
【０１１２】
したがって、負荷トランジスタＭＬｘの相互コンダクタンスＧｍｌが大きい場合、もしくは、レイアウト構成として寄生容量Ｃｇｄ１が大きい場合、もしくは、容量素子Ｃ１が小さいときには、フォト検出部Ｄ１で検出された輝度レベルに対する増幅トランジスタＭ３の出力電圧のリニアリティの劣化という課題が発生する。
【０１１３】
特に、この寄生容量Ｃｇｄ１は、拡散工程で管理されていないため、列ごとの相対ばらつきを有しており、列ごとにリニアリティが異なってしてしまう。
【０１１４】
このため、第２の実施形態としては、上記課題を解決するものであり、新たにカスコードトランジスタＭＣ１〜ＭＣｍを列毎に設け、負荷トランジスタＭＬ１〜ＭＬｍと出力端子Ｖｏｕｔ１〜Ｖｏｕｔｍの間に接続している。
【０１１５】
このカスコードの構成においては、リセット成分Ｖ１とデータ成分Ｖ２（＝リセット成分＋信号成分）の読み出しの際、出力端子Ｖｏｕｔ１〜Ｖｏｕｔｍに電圧変動があっても、負荷トランジスタＭＬ１〜ＭＬｍのドレイン電圧の変動量ΔＶｄ１〜ΔＶｄｍはゼロになる。このため、（式３）より、ΔＩｂｉａｓｘはゼロとなり、リニアリティ劣化や列ごとのリニアリティの相対ばらつきの課題は解決することができる。
【０１１６】
（まとめ）
以上の通り、カスコード回路２６３では、カスコードトランジスタＭＣ１〜ＭＣｍは、列毎に設けられ、負荷トランジスタＭＬ１〜ＭＬｍと出力端子Ｖｏｕｔ１〜Ｖｏｕｔｍの間に接続されている。これによって、低消費電力化の実現、および、フォト検出部Ｄ１で検出された輝度レベルに対する増幅トランジスタＭ３の出力電圧のリニアリティの劣化や列ごとのリニアリティの相対ばらつきの課題は解決することができる。
【０１１７】
（第３の実施形態）
以下、本発明の第３の実施形態を、図４を参照しながら説明する。
【０１１８】
まず、本発明の第３の実施形態に係る、撮像装置、固体撮像装置の装置構成は、図１に示した本発明の第１の実施形態に係る撮像装置、固体撮像装置に基づいている。
【０１１９】
また、本発明の第３の実施形態に係るタイミングチャートは、図１に示した本発明の第１の実施形態に係るタイミングチャートと同じである。
【０１２０】
本発明の実施形態３に係る固体撮像装置では、第１の実施形態に係る撮像装置に、サンプルホールド回路２６０を有するカスコード回路２６２が追加されている。
【０１２１】
このカスコード回路２６２は、列信号線ＶＬ１〜ＶＬｍに接続されたカスコードトランジスタＭＣ１〜ＭＣ２、及び、このバイアス電圧ＶｂｉａｓＣを供給するバイアス回路ＶＢＩＡＳから構成されている。カスコードトランジスタＭＣ１〜ＭＣｍは、列毎に設けられ、負荷トランジスタＭＬ１〜ＭＬｍと出力端子Ｖｏｕｔ１〜Ｖｏｕｔｍの間に接続されている。
【０１２２】
ここで、カスコード回路２６２では、カスコードのバイアス電圧ＶｂｉａｓＣを供給するバイアス回路ＶＢＩＡＳと各負荷トランジスタＭＣ１〜ＭＣ２のゲート端子との間のサンプルホールド回路２６０が挿入される。このサンプルホールド回路２６０を構成するスイッチ素子ＳＷ２は、バイアス電圧ＶｂｉａｓＣを容量素子Ｃ２にサンプルホールドする役目を果たす。
【０１２３】
また、このとき、容量素子Ｃ１およびＣ２がＭＯＳ型容量であれば、容量素子Ｃ１およびＣ２のそれぞれのドレイン端とソース端は金属配線層で覆って遮光し、これらＰＮ接合部で発生する不要電荷を抑える必要がある。
【０１２４】
また、容量素子Ｃ１およびＣ２がＭＩＭ型容量であれば、容量素子Ｃ１およびＣ２のそれぞれが有する２つの電極のうちの一方の電極を構成する金属配線層はＧＮＤ電位として、各負荷トランジスタＭＬ１〜ＭＬｍのソース端子と接続すればよい。この構成によれば、拡散層を使用せず配線層で構成できるため、チップサイズの拡大を抑えることができる。
【０１２５】
第２の実施形態で懸念されることとしては、トランジスタサイズによっては、わずかに、ランダム横線ノイズが劣化することであり、この問題が第３の実施形態において解決されることを説明する。以下の説明では、ｘは列番号を表しｘ＝１〜ｍとする。
【０１２６】
まず、図３において、負荷トランジスタＭＬ１〜ＭＬｍのドレインーソース間の抵抗をＲｌとする。また、カスコードトランジスタＭＣ１〜ＭＣｍのソース出力抵抗はＲｃ（＝１／Ｇｍｃ）とする。ＧｍｃはカスコードトランジスタＭＣ１〜ＭＣｍの相互コンダクタンスである。また、画素の増幅トランジスタＭ３のソース出力抵抗をＲａ（＝１／Ｇｍａ）とする。Ｇｍａは画素の増幅トランジスタＭ３の相互コンダクタンスである。また、カスコードトランジスタＭＣ１〜ＭＣｍのバイアス電圧ＶｂｉａｓＣに重畳するノイズ成分をΔＶｂｉａｓＣとする。
【０１２７】
このとき、増幅トランジスタＭ３のソース出力端子Ｖｏｕｔｘに発生する電圧ノイズΔＶｏｕｔｘは（式４）で算出できる。
【０１２８】
ΔＶＯＵＴｘ＝ΔＶｂｉａｓＣ・Ｒａ／（Ｒｃ＋Ｒｌ）                    （式４）
【０１２９】
このように、カスコードトランジスタＭＣ１〜ＭＣｍのバイアス電圧ＶｂｉａｓＣが全列接続されていれば、ノイズ成分は全列共通に同時に発生してしまい、トランジスタサイズによっては、わずかであるがランダム横線ノイズとなる可能性がある。なぜならば、前記の通り、ＣＤＳ回路によって、このノイズ成分の中で低周波成分は除去できるが、高周波成分は除去できないためである。
【０１３０】
第３の実施形態としては、上記課題を解決するものであり、新たにカスコードトランジスタＭＣ１〜ＭＣｍのバイアス電圧ＶｂｉａｓＣを供給するバイアス回路ＶＢＩＡＳと各カスコードトランジスタＭＣ１〜ＭＣｍのゲート端子との間には、サンプルホールド回路２６０を設けている。
【０１３１】
これによって、第１の実施形態での負荷トランジスタＭＬ１〜ＭＬｍでのサンプルホールド回路２５０と同様にランダム横線ノイズは除去することができる。
【０１３２】
なぜならば、ＣＤＳの期間は、各カスコードトランジスタＭＣ１〜ＭＣｍのゲート端子は接続されておらず独立であるため、バイアス電圧ＶｂｉａｓＣをサンプリングした瞬間（時刻ｔ１０）のノイズはＤＣ成分となり容量素子Ｃ２にホールドされ、ＣＤＳ回路によってキャンセルされるからである。
【０１３３】
さらに、この際には、第２の実施形態で対策したフォト検出部Ｄ１で検出された輝度レベルに対する増幅トランジスタＭ３の出力電圧のリニアリティへの影響を検討する必要があり、これについて説明する。
【０１３４】
まず、図４において、カスコードトランジスタＭＣ１〜ＭＣｍのゲート端子と負荷トランジスタＭＬ１〜ＭＬｍのソース端子間の容量素子はＣ２である。次に、カスコードトランジスタＭＣ１〜ＭＣｍのドレインに接続された列信号線ＶＬ１〜ＶＬｍとカスコードトランジスタＭＣ１〜ＭＣｍのゲートとの間の寄生容量Ｃｇｄ２とする。
【０１３５】
このとき、出力端子Ｖｏｕｔｘの電圧変動量ΔＶｏｕｔｘが、カスコードトランジスタＭＣｘのドレイン電圧の変動量ΔＶｄ２ｘと等しく、ゲート電圧の変動量ΔＶｇ２ｘは、容量分割によって、（式５）によって算出できる。
【０１３６】
ΔＶｇ２ｘ＝ΔＶｄ２ｘ・Ｃｇｄ２／（Ｃｇｄ２＋Ｃ２）                  （式５）
【０１３７】
また、このとき、カスコードトランジスタＭＣｘのゲート電圧の変動量が、負荷トランジスタＭＬｘのドレイン電圧の変動量と等しくなるので、負荷トランジスタＭＬｘのドレイン電圧の変動量ΔＶｄ１ｘは（式６）で表すことができる。
【０１３８】
ΔＶｄ１ｘ＝ΔＶｇ２ｘ
＝ΔＶｄ２ｘ・Ｃｇｄ２／（Ｃｇｄ２＋Ｃ２）                  （式６）
【０１３９】
このとき、輝度レベルに対するバイアス電流の変動量ΔＩｂｉａｓは、（式３）と（式６）を使って、（式７）で算出することができる。
【０１４０】
ΔＩｂｉａｓｘ＝ΔＶｇ１ｘ・Ｇｍｌ
＝（ΔＶｄ１ｘ・Ｃｇｄ１／（Ｃｇｄ１＋Ｃ１））・Ｇｍｌ
＝ΔＶｄ２ｘ・（Ｃｇｄ２／（Ｃｇｄ２＋Ｃ２））・
（Ｃｇｄ１／（Ｃｇｄ１＋Ｃ１））・Ｇｍｌ              （式７）
【０１４１】
このとき、（式７）より、容量分割値（Ｃｇｄ２／（Ｃｇｄ２＋Ｃ２））と（Ｃｇｄ１／（Ｃｇｄ１＋Ｃ１））の積は非常に小さくなり、ΔＩｂｉａｓｘはほぼゼロとなる。この結果、フォト検出部Ｄ１で検出された輝度レベルに対する増幅トランジスタＭ３の出力電圧のリニアリティの劣化の課題は解決することができる。
【０１４２】
（まとめ）
以上の通り、カスコード回路２６２では、カスコードのバイアス電圧ＶｂｉａｓＣを供給するバイアス回路ＶＢＩＡＳと各負荷トランジスタＭＣ１〜ＭＣｍのゲート端子との間のサンプルホールド回路２６０を挿入している。これによって、低消費電力化の実現、および、フォト検出部Ｄ１で検出された輝度レベルに対する増幅トランジスタＭ３の出力電圧のリニアリティの劣化や列ごとのリニアリティの相対ばらつきの改善、さらに、ランダム横線ノイズ、高輝度ストリーキングという課題を解決することができる。
【０１４３】
（補充）
本発明は、ＣＭＯＳ固体撮像装置などの、読み出し回路を備えた全ての固体撮像装置に適用され得る。
【０１４４】
なお、上記実施の形態の個体撮像装置には、本発明の範囲内において、例えば次のような変形が可能である。実施の形態においては、それぞれのＰＤに対しＦＤ、リセットトランジスタ、転送トランジスタ、増幅トランジスタおよび選択トランジスタが一つずつ存在するが、複数のＰＤおよび転送トランジスタが、ＦＤ、リセットトランジスタ、増幅トランジスタおよび選択トランジスタ等を共有するような構成であってもよい。
【０１４５】
また、ＣＤＳ回路は、リセット成分とデータ成分のアナログ信号を相関二重検出するアナログ型ＣＤＳ方式であっても、ＡＤ変換手段によってディジタル変換されたリセット成分とデータ成分のディジタル信号を相関二重検出するディジタル型ＣＤＳ方式であってもよい。
【０１４６】
また、容量素子Ｃ１とＣ２にホールドするＣＤＳ期間は、１Ｈ（１水平走査期間）として説明したが、１Ｖ（１垂直走査期間）としてもよい。
【０１４７】
また、容量素子Ｃ１とＣ２は、それぞれトランジスタＭＬ１〜ＭＬｍ、ＭＣ１〜ＭＣｍのゲート端子とバックゲート端子間の寄生容量を使用してもよい。
【０１４８】
また、容量素子Ｃ１とＣ２は、ＭＯＳ型の容量素子であっても、ＭＩＭ型の容量素子であっても、配線間の寄生容量素子を使用してもよい。
【０１４９】
また、本発明は表面照射型に限定されるものではなく、図５に示すようにフォト検出部ＢＤ１は基板表面側に形成され、光学レンズから入射された光が基板表面側で受光される裏面照射型の固体撮像装置を使用してもよい。
【０１５０】
このような変形に係る個体撮像装置は、全て本発明に含まれる。
【０１５１】
さらにまた、本発明に係る固体撮像装置は、上記実施の形態に限定されるものではない。上記実施の形態における任意の構成要素を組み合わせて実現される別の実施形態や、実施の形態に対して本発明の主旨を逸脱しない範囲で当業者が思いつく各種変形を施して得られる変形例や、本発明に係る固体撮像装置を内蔵した各種機器も本発明に含まれる。たとえば、本発明に係る固体撮像装置を内蔵するカメラも本発明に含まれる。
【産業上の利用可能性】
【０１５２】
以上説明したように、本発明は、横線ノイズの改善を、素子数が非常に少ない簡単な構成によって実現することができ、例えば、ＣＭＯＳ固体撮像装置、ディジタルスチルカメラ、ムービーカメラ、カメラ付き携帯電話機、監視カメラ等に適用できる。
【符号の説明】
【０１５３】
１  タイミングジェネレータ
２  行走査回路
２００  画素アレイ
２４０  サンプルホールド回路
２４２  定電流回路
２５０  サンプルホールド回路
２５２  定電流回路
２６０  サンプルホールド回路
２６２  カスコード回路
２６３  カスコード回路
ＶＬ１〜ＶＬｍ  列信号線
Ｐ１１〜Ｐｎｍ  単位画素
Ｄ１  フォト検出部
ＢＤ１  基板表面側のフォト検出部
ＦＤ１  フローティング拡散ノード
Ｍ１  転送トランジスタ
Ｍ２  リセットトランジスタ
Ｍ３  増幅トランジスタ
Ｍ４  選択トランジスタ
ＭＦ  電流源の１次側ミラートランジスタ
ＭＬ１〜ＭＬｍ  負荷トランジスタ
ＭＣ１〜ＭＣｍ  カスコードトランジスタ
ＳＷ１、ＳＷ２  スイッチ素子
Ｃ１、Ｃ２  容量素子
ＶＲＥＳ１〜ＶＲＥＳｎ  リセット制御信号
ＶＳＥＬ１〜ＶＳＥＬｎ  セレクト制御信号
ＶＴＸ１〜ＶＴＸｎ  トランスファ制御信号
ＴＲＥＳ１〜ＴＲＥＳｎ  リセット制御信号
ＴＳＥＬ１〜ＴＳＥＬｎ  セレクト制御信号
ＴＴＸ１〜ＴＴＸｎ  トランスファ制御信号
ＳＨ１  サンプルホールド選択信号
ＶＢＩＡＳ  バイアス回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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