(57)【要約】      （修正有）【課題】起動時における出力電圧の揺れを抑制することが可能な電流モード同期整流ＤＣ／ＤＣコンバータを提供する。【解決手段】電流モード同期整流ＤＣ／ＤＣコンバータは、起動時に出力電圧ＶＯの目標値を通常動作時よりも低く抑える基準電圧生成部１０４と、起動時にスイッチング動作の開始待機と駆動周波数低減の少なくとも一方を行う周波数可変タイプの発振器１１０Ａと、を有する。【選択図】図１
2012114987.tif 000002
【特許請求の範囲】
【請求項１】
起動時に出力電圧の目標値を通常動作時よりも低く抑えるソフトスタート機能部と、
起動時にスイッチング動作の開始待機と駆動周波数低減の少なくとも一方を行う出力安定化機能部と、
を有することを特徴とする電流モード同期整流ＤＣ／ＤＣコンバータ。
【請求項２】
互いに相補的なオン／オフ制御に応じて入力電圧から前記出力電圧を生成する出力トランジスタ及び同期整流トランジスタと；
所定の基準電圧を生成する基準電圧生成部と；
前記出力電圧に応じた帰還電圧と前記基準電圧との差分を増幅して誤差電圧を生成するエラーアンプと；
出力電流に応じた電流検出電圧を生成する電流検出部と；
同一の発振周波数でクロック信号とスロープ電圧を生成する発振器と；
前記誤差電圧と前記スロープ電圧との比較結果、及び、前記誤差電圧と前記電流検出電圧との比較結果に基づいて、パルス幅変調信号を生成するＰＷＭコンパレータと；
前記クロック信号によってセットされ、前記パルス幅変調信号によってリセットされるラッチ信号を生成するＲＳフリップフロップと；
前記ラッチ信号に基づいて前記出力トランジスタと前記同期整流トランジスタのゲート電圧を生成するドライバと；
を有することを特徴とする請求項１記載の電流モード同期整流ＤＣ／ＤＣコンバータ。
【請求項３】
前記基準電圧生成部は、前記ソフトスタート機能部として、起動時に前記基準電圧を緩やかに上昇させることを特徴とする請求項２に記載の電流モード同期整流ＤＣ／ＤＣコンバータ。
【請求項４】
前記発振器は、前記出力安定化機能部として、前記基準電圧に応じた発振周波数で前記クロック信号と前記スロープ電圧を生成することを特徴とする請求項３に記載の電流モード同期整流ＤＣ／ＤＣコンバータ。
【請求項５】
前記発振器は、
前記基準電圧を増幅した第１電圧を生成する増幅部と、
前記第１電圧にオフセットを与えて第２電圧を生成するオフセット設定部と、
バンドギャップ電圧を生成するバンドギャップ電圧生成部と、
前記第２電圧と前記バンドギャップ電圧のいずれか低い方と一致するように第３電圧を生成するバッファと、
前記第３電圧を電流信号に変換する電圧／電流変換部と、
前記電流信号に応じた発振周波数で前記クロック信号を生成するリングオシレータと、
前記クロック信号から前記スロープ電圧を生成するスロープ電圧生成部と、
を含むことを特徴とする請求項４に記載の電流モード同期整流ＤＣ／ＤＣコンバータ。
【請求項６】
前記電圧／電流変換部は、ベースが前記バッファの出力端に接続され、エミッタが抵抗を介して接地され、コレクタが前記リングオシレータに接続されたｎｐｎ型バイポーラトランジスタを含むことを特徴とする請求項５に記載の電流モード同期整流ＤＣ／ＤＣコンバータ。
【請求項７】
前記出力安定化機能部として、前記基準電圧が所定の閾値電圧に達するまでの間、前記誤差電圧をマスクするマスク回路を有することを特徴とする請求項３〜請求項６のいずれか１項に記載の電流モード同期整流ＤＣ／ＤＣコンバータ。
【請求項８】
前記マスク回路は、
前記閾値電圧を生成する閾値電圧生成部と、
前記基準電圧と前記閾値電圧とを比較するコンパレータと、
前記コンパレータの出力に応じて前記エラーアンプの出力端と接地端との間を導通／遮断するトランジスタと、
を含むことを特徴とする請求項７に記載の電流モード同期整流ＤＣ／ＤＣコンバータ。
【請求項９】
前記電流検出部は、
一端が前記出力トランジスタと前記同期整流トランジスタとの接続ノードに接続され、他端が前記電流検出電圧の出力端に接続されたスイッチと；
一端が前記電流検出電圧の出力端に接続され、他端が電源電圧の印加端に接続されたプルアップ抵抗と；
を含むことを特徴とする請求項１〜請求項８のいずれか１項に記載の電流モード同期整流ＤＣ／ＤＣコンバータ。
【請求項１０】
一端が前記出力トランジスタと前記同期整流トランジスタとの接続ノードに接続され、他端が前記出力電圧の出力端に接続されたインダクタと；
一端が前記出力電圧の出力端に接続され、他端が接地端に接続されるコンデンサと；
を有し、前記入力電圧を降圧して前記出力電圧を生成することを特徴とする請求項１〜請求項９のいずれか１項に記載の電流モード同期整流ＤＣ／ＤＣコンバータ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、入力電圧から所望の出力電圧を生成する電流モード同期整流ＤＣ／ＤＣコンバータに関するものである。
【背景技術】
【０００２】
従来より、熱損失が少なく、かつ、入出力較差が大きい場合に比較的効率が良い安定化電源手段の一つとして、出力トランジスタのオン／オフ制御（デューティ制御）によってエネルギ貯蔵素子（コンデンサやインダクタなど）を駆動することにより、入力電圧から所望の出力電圧を生成するスイッチング型ＤＣ／ＤＣコンバータ（いわゆるスイッチングレギュレータ）が広く一般的に用いられていた。
【０００３】
なお、高い変換効率が要求されるスイッチング型ＤＣ／ＤＣコンバータについては、整流素子のオン抵抗を極力低減すべく、整流素子としてダイオードではなく同期整流トランジスタを用い、これを出力トランジスタに対して相補的（排他的）にオン／オフ制御する同期整流方式が採用されていた。
【０００４】
また、負荷変動に対する高い応答特性が要求されるスイッチング型ＤＣ／ＤＣコンバータについては、電圧帰還ループのほかに、電流帰還ループを備えた電流モード制御方式が採用されていた。
【０００５】
図８は、電流モード同期整流ＤＣ／ＤＣコンバータの一従来例を示したブロック図である。本従来例のＤＣ／ＤＣコンバータは、帰還電圧ＦＢ（図８では、出力電圧ＶＯの分圧電圧）と基準電圧ＲＥＦとの差分に応じた誤差電圧ＥＲＲを生成する電圧帰還ループと、出力電流Ｉ１（図８では、出力トランジスタ２０１に流れるハイサイド電流）に応じた電流検出電圧ＩＤＥＴを生成する電流帰還ループを有し、両ループを用いた帰還制御によって出力トランジスタ２０１と同期整流トランジスタ２０２を相補的（排他的）にオン／オフ制御する構成とされていた。より具体的に述べると、本従来例のＤＣ／ＤＣコンバータは、上記の誤差電圧ＥＲＲとスロープ電圧ＳＬＯＰＥないしは電流検出電圧ＩＤＥＴとの比較結果に応じたデューティのパルス幅変調信号ＰＷＭを生成し、このパルス幅変調信号ＰＷＭに基づいて出力トランジスタ２０１と同期整流トランジスタ２０２を相補的（排他的）にオン／オフ制御する構成とされていた。
【０００６】
また、本従来例のＤＣ／ＤＣコンバータは、起動時の突入電流を防止する手段として、ソフトスタート機能を備えた構成とされていた。より具体的に述べると、本従来例のＤＣ／ＤＣコンバータは、起動時に生成される誤差電圧ＥＲＲが過大とならないように、イネーブル信号ＥＮが駆動許可時の論理レベル（図８ではハイレベル）に切り替えられた後、基準電圧ＲＥＦを緩やかに上昇させる構成とされていた（図９を参照）。
【０００７】
なお、本発明に関連する従来技術の一例としては、特許文献１（インバータ回路の駆動周波数をスイープする始動回路を備えた無電極放電ランプ用調光自在電子安定器）を挙げることができる。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】国際公開第２００７／０３６９９５号パンフレット
【発明の概要】
【発明が解決しようとする課題】
【０００９】
確かに、上記従来例の電流モード同期整流ＤＣ／ＤＣコンバータであれば、ソフトスタート機能を備えたことにより、起動時の突入電流を効果的に防止することが可能である。
【００１０】
しかしながら、上記従来例のＤＣ／ＤＣコンバータでは、基準電圧ＲＥＦの電圧値が安定動作領域（＝パルス幅変調信号ＰＷＭのデューティが最小値に設定されている状態で、安定に出力することが可能な出力電圧ＶＯの目標値）に達するまでの間、出力電圧ＶＯに揺れが生じてしまう、という問題があった（図９を参照）。
【００１１】
本発明は、本願の発明者らによって見い出された上記の問題点に鑑み、起動時における出力電圧の揺れを抑制することが可能な電流モード同期整流ＤＣ／ＤＣコンバータを提供することを目的とする。
【課題を解決するための手段】
【００１２】
上記の目的を達成するために、本発明に係る電流モード同期整流ＤＣ／ＤＣコンバータは、起動時に出力電圧の目標値を通常動作時よりも低く抑えるソフトスタート機能部と、起動時にスイッチング動作の開始待機と駆動周波数低減の少なくとも一方を行う出力安定化機能部と、を有する構成（第１の構成）とされている。
【００１３】
なお、上記第１の構成から成る電流モード同期整流ＤＣ／ＤＣコンバータは、互いに相補的なオン／オフ制御に応じて入力電圧から前記出力電圧を生成する出力トランジスタ及び同期整流トランジスタと；所定の基準電圧を生成する基準電圧生成部と；前記出力電圧に応じた帰還電圧と前記基準電圧の差分を増幅して誤差電圧を生成するエラーアンプと；出力電流に応じた電流検出電圧を生成する電流検出部と；同一の発振周波数でクロック信号とスロープ電圧を生成する発振器と；前記誤差電圧と前記スロープ電圧との比較結果、及び、前記誤差電圧と前記電流検出電圧との比較結果に基づいて、パルス幅変調信号を生成するＰＷＭコンパレータと；前記クロック信号によってセットされ、前記パルス幅変調信号によってリセットされるラッチ信号を生成するＲＳフリップフロップと；前記ラッチ信号に基づいて前記出力トランジスタと前記同期整流トランジスタのゲート電圧を生成するドライバと；を有する構成（第２の構成）にするとよい。
【００１４】
また、上記第２の構成から成る電流モード同期整流ＤＣ／ＤＣコンバータにおいて、前記基準電圧生成部は、前記ソフトスタート機能部として、起動時に前記基準電圧を緩やかに上昇させる構成（第３の構成）にするとよい。
【００１５】
また、上記第３の構成から成る電流モード同期整流ＤＣ／ＤＣコンバータにおいて、前記発振器は、前記出力安定化機能部として、前記基準電圧に応じた発振周波数で前記クロック信号と前記スロープ電圧を生成する構成（第４の構成）にするとよい。
【００１６】
また、上記第４の構成から成る電流モード同期整流ＤＣ／ＤＣコンバータにおいて、前記発振器は、前記基準電圧を増幅した第１電圧を生成する増幅部と、前記第１電圧にオフセットを与えて第２電圧を生成するオフセット設定部と、バンドギャップ電圧を生成するバンドギャップ電圧生成部と、前記第２電圧と前記バンドギャップ電圧のいずれか低い方と一致するように第３電圧を生成するバッファと、前記第３電圧を電流信号に変換する電圧／電流変換部と、前記電流信号に応じた発振周波数で前記クロック信号を生成するリングオシレータと、前記クロック信号から前記スロープ電圧を生成するスロープ電圧生成部と、を含む構成（第５の構成）にするとよい。
【００１７】
また、上記第５の構成から成る電流モード同期整流ＤＣ／ＤＣコンバータにおいて、前記電圧／電流変換部は、ベースが前記バッファの出力端に接続され、エミッタが抵抗を介して接地され、コレクタが前記リングオシレータに接続されたｎｐｎ型バイポーラトランジスタを含む構成（第６の構成）にするとよい。
【００１８】
また、上記第３〜第６いずれかの構成から成る電流モード同期整流ＤＣ／ＤＣコンバータは、前記出力安定化機能部として、前記基準電圧が所定の閾値電圧に達するまでの間、前記誤差電圧をマスクするマスク回路を有する構成（第７の構成）にするとよい。
【００１９】
また、上記第７の構成から成る電流モード同期整流ＤＣ／ＤＣコンバータにおいて、前記マスク回路は、前記閾値電圧を生成する閾値電圧生成部と、前記基準電圧と前記閾値電圧とを比較するコンパレータと、前記コンパレータの出力に応じて前記エラーアンプの出力端と接地端との間を導通／遮断するトランジスタと、を含む構成（第８の構成）にするとよい。
【００２０】
また、上記第１〜第８いずれかの構成から成る電流モード同期整流ＤＣ／ＤＣコンバータにおいて、前記電流検出部は、一端が前記出力トランジスタと前記同期整流トランジスタの接続ノードに接続され、他端が前記電流検出電圧の出力端に接続されたスイッチと；一端が前記電流検出電圧の出力端に接続され、他端が電源電圧の印加端に接続されたプルアップ抵抗と；を含む構成（第９の構成）にするとよい。
【００２１】
また、上記第１〜第９いずれかの構成から成る電流モード同期整流ＤＣ／ＤＣコンバータは、一端が前記出力トランジスタと前記同期整流トランジスタとの接続ノードに接続され、他端が前記出力電圧の出力端に接続されたインダクタと；一端が前記出力電圧の出力端に接続され、他端が接地端に接続されるコンデンサと；を有し、前記入力電圧を降圧して前記出力電圧を生成する構成（第１０の構成）にするとよい。
【発明の効果】
【００２２】
本発明によれば、起動時における出力電圧の揺れを抑制することが可能な電流モード同期整流ＤＣ／ＤＣコンバータを提供することが可能となる。
【図面の簡単な説明】
【００２３】
【図１】電流モード同期整流ＤＣ／ＤＣコンバータの第１実施形態を示すブロック図
【図２】発振器１１０Ａの一構成例を示す回路図
【図３】第１実施形態の起動波形を示すタイムチャート
【図４】電流モード同期整流ＤＣ／ＤＣコンバータの第２実施形態を示すブロック図
【図５】第２実施形態の起動波形を示すタイムチャート
【図６】電流モード同期整流ＤＣ／ＤＣコンバータの第３実施形態を示すブロック図
【図７】第３実施形態の起動波形を示すタイムチャート
【図８】電流モード同期整流ＤＣ／ＤＣコンバータの一従来例を示すブロック図
【図９】従来の起動波形を示すタイムチャート
【発明を実施するための形態】
【００２４】
＜第１実施形態＞
【００２５】
図１は、本発明に係る電流モード同期整流ＤＣ／ＤＣコンバータの第１実施形態を示すブロック図である。本実施形態の電流モード同期整流ＤＣ／ＤＣコンバータは、半導体装置１００（いわゆるスイッチング電源ＩＣ）と、これに外付けされるインダクタＬ１、コンデンサＣ１及びＣ２、並びに、抵抗Ｒ１〜Ｒ３を用いて構成されており、入力電圧ＶＩを降圧して所望の出力電圧ＶＯを生成する。
【００２６】
半導体装置１００には、出力トランジスタ１０１と、同期整流トランジスタ１０２と、エラーアンプ１０３と、基準電圧生成部１０４と、ＰＷＭコンパレータ１０５と、ＲＳフリップフロップ１０６と、ドライバ１０７と、スイッチ１０８と、プルアップ抵抗１０９と、発振器１１０Ａと、が集積化されている。なお、半導体装置１００には、上記した回路要素のほか、その他の保護回路（低入力誤動作防止回路や温度保護回路など）を適宜組み込んでも構わない。
【００２７】
インダクタＬ１の一端は、出力トランジスタ１０１と同期整流トランジスタ１０２との接続ノードに接続されている。インダクタＬ１の他端は、出力電圧ＶＯの出力端に接続されている。コンデンサＣ１の一端は、出力電圧ＶＯの出力端に接続されている。コンデンサＣ１の他端は、接地端に接続されている。つまり、インダクタＬ１とコンデンサＣ１により、出力トランジスタ１０１と同期整流トランジスタ１０２との接続ノードに現れるスイッチ電圧ＳＷを平滑して出力電圧ＶＯを生成するＬＣ平滑回路が形成されている。
【００２８】
抵抗Ｒ１及びＲ２は、出力電圧ＶＯの出力端と接地端との間に直列接続されており、互いの接続ノードは、帰還電圧ＦＢ（出力電圧ＶＯの分圧電圧）の引出端として、エラーアンプ１０３の非反転入力端（＋）に接続されている。つまり、抵抗Ｒ１及びＲ２により、出力電圧ＶＯを分圧して帰還電圧ＦＢを生成する抵抗分圧回路が形成されている。
【００２９】
抵抗Ｒ３とコンデンサＣ２は、エラーアンプ１０３の出力端と接地端との間に直列接続されている。つまり、抵抗Ｒ３とコンデンサＣ２により、エラーアンプ１０３の位相補償回路が形成されている。
【００３０】
出力トランジスタ１０１と同期整流トランジスタ１０２は、互いに相補的（排他的）なオン／オフ制御に応じて入力電圧ＶＩから出力電圧ＶＯを生成する。なお、本明細書中で用いている「相補的（排他的）」という文言は、出力トランジスタ１０１と同期整流トランジスタ１０２のオン／オフ状態が完全に逆転している場合のほか、貫通電流防止の観点から、出力トランジスタ１０１と同期整流トランジスタ１０２のオン／オフ遷移タイミングに所定の遅延が与えられている場合も含むものとする。
【００３１】
出力トランジスタ１０１のソースは、入力電圧ＶＩの印加端に接続されている。出力トランジスタ１０１のドレインは、インダクタＬ１の一端に接続されている。出力トランジスタ１０１のゲートは、ドライバ１０７に接続されている。同期整流トランジスタ１０２のソースは、接地端に接続されている。同期整流トランジスタ１０２のドレインは、インダクタＬ１の一端に接続されている。同期整流トランジスタ１０２のゲートは、ドライバ１０７に接続されている。
【００３２】
エラーアンプ１０３は、出力電圧ＶＯに応じた帰還電圧ＦＢと基準電圧ＲＥＦの差分を増幅して誤差電圧ＥＲＲを生成する。エラーアンプ１０３の非反転入力端（＋）は、帰還電圧ＦＢの印加端に接続されている。エラーアンプ１０３の反転入力端（−）は、基準電圧ＲＥＦの印加端に接続されている。エラーアンプ１０３の出力端は、ＰＷＭコンパレータ１０５の非反転入力端（＋）に接続される一方、抵抗Ｒ３及びコンデンサＣ２を介して接地端にも接続されている。
【００３３】
基準電圧生成部１０４は、出力電圧ＶＯの目標値に相当する基準電圧ＲＥＦを生成してエラーアンプ１０３の反転入力端（−）に出力する。また、本実施形態の電流モード同期整流ＤＣ／ＤＣコンバータにおいて、基準電圧生成部１０４は、ＤＣ／ＤＣコンバータの起動時（例えばイネーブル信号ＥＮのハイレベル遷移時）に、基準電圧ＲＥＦをゼロ値から緩やかに上昇させる構成とされている。このような構成を採用することにより、基準電圧生成部１０４は、ＤＣ／ＤＣコンバータの起動時に出力電圧ＶＯの目標値（＝基準電圧ＲＥＦ）を通常動作時よりも低く抑えるソフトスタート機能部として働くことになる。
【００３４】
ＰＷＭ［Pulse Width Modulation］コンパレータ１０５は、誤差電圧ＥＲＲとスロープ電圧ＳＬＯＰＥとの比較結果、及び、誤差電圧ＥＲＲと電流検出電圧ＩＤＥＴとの比較結果に基づいて、パルス幅変調信号ＰＷＭを生成する。ＰＷＭコンパレータ１０５の非反転入力端（＋）は、誤差電圧ＥＲＲの印加端（エラーアンプ１０３の出力端）に接続されている。ＰＷＭコンパレータ１０５の第１反転入力端（−）は、スロープ電圧ＳＬＯＰＥの印加端（発振器１１０Ａの第１出力端）に接続されている。ＰＷＭコンパレータ１０５の第２反転入力端（−）は、電流検出電圧ＩＤＥＴの印加端（スイッチ１０８とプルアップ抵抗１０９との接続ノード）に接続されている。ＰＷＭコンパレータ１０５の出力端は、ＲＳフリップフロップ１０６のリセット入力端（Ｒ）に接続されている。
【００３５】
ＲＳフリップフロップ１０６は、クロック信号ＣＬＫによってセットされ、パルス幅変調信号ＰＷＭによってリセットされるラッチ信号ＦＦを生成する。ＲＳフリップフロップ１０６のセット入力端（Ｓ）は、クロック信号ＣＬＫの印加端（発振器１１０Ａの第２出力端）に接続されている。ＲＳフリップフロップ１０６のリセット入力端（Ｒ）は、パルス幅変調信号ＰＷＭの印加端（ＰＷＭコンパレータ１０５の出力端）に接続されている。ＲＳフリップフロップ１０６の出力端（Ｑ）は、ドライバ１０７に接続される一方、スイッチ１０８の制御端にも接続されている。
【００３６】
ドライバ１０７は、ラッチ信号ＦＦに基づいて出力トランジスタ１０１と同期整流トランジスタ１０２のゲート電圧を各々生成し、出力トランジスタ１０１と同期整流トランジスタ１０２を相補的（排他的）にオン／オフさせる。
【００３７】
スイッチ１０８の一端は、スイッチ電圧ＳＷの印加端（出力トランジスタ１０１と同期整流トランジスタ１０２との接続ノード）に接続されている。スイッチ１０８の他端は、電流検出電圧ＩＤＥＴの出力端としてＰＷＭコンパレータ１０５の第２反転入力端（−）に接続されている。スイッチ１０８の制御端は、ラッチ信号ＦＦの印加端（ＲＳフリップフロップ１０６の出力端）に接続されている。すなわち、スイッチ１０８は、出力トランジスタ１０１と同期してスイッチング制御される。より具体的に述べると、スイッチ１０８は、出力トランジスタ１０１がオンされているときにオンとされ、オフされているときにオフとされる。プルアップ抵抗１０９の一端は、電流検出電圧ＩＤＥＴの出力端としてＰＷＭコンパレータ１０５の第２反転入力端（−）に接続されている。プルアップ抵抗１０９の他端は、電源電圧ＶＣＣの印加端に接続されている。従って、電流検出電圧ＩＤＥＴは、出力トランジスタ１０１のオン時にはスイッチ電圧ＳＷと一致し、出力トランジスタ１０１のオフ時には電源電圧ＶＣＣと一致する。このように、スイッチ１０８とプルアップ抵抗１０９により、出力トランジスタ１０１に流れる出力電流Ｉに応じた電流検出電圧ＩＤＥＴ（出力トランジスタ１０１のオン時に得られるスイッチ電圧ＳＷに相当）を生成する電流検出部が形成されている。なお、本実施形態では、出力トランジスタ１０１に流れる出力電流Ｉをモニタする構成を例に挙げたが、本発明の構成はこれに限定されるものではなく、インダクタＬ１に流れるインダクタ電流や、負荷に流れる負荷電流をモニタする構成としても構わない。
【００３８】
発振器１１０Ａは、同一の発振周波数ｆａで矩形波状のクロック信号ＣＬＫと鋸波状のスロープ電圧ＳＬＯＰＥを生成する。また、本実施形態の電流モード同期整流ＤＣ／ＤＣコンバータにおいて、発振器１１０Ａは、基準電圧ＲＥＦに応じた発振周波数ｆａでクロック信号ＣＬＫとスロープ電圧ＳＬＯＰＥを生成する周波数可変タイプとされている。このような構成を採用することにより、発振器１１０Ａは、ＤＣ／ＤＣコンバータの起動時に、スイッチング動作の駆動周波数低減を行う出力安定化機能部として働くことになる。なお、発振器１１０Ａの回路構成や具体的な動作については、後ほど詳述する。
【００３９】
まず、上記構成から成る電流モード同期整流ＤＣ／ＤＣコンバータの基本動作（ＤＣ／ＤＣ変換動作）について説明する。
【００４０】
エラーアンプ１０３は、帰還電圧ＦＢと基準電圧ＲＥＦとの差分を増幅して誤差電圧ＥＲＲを生成する。ＰＷＭコンパレータ１０５は、誤差電圧ＥＲＲとスロープ電圧ＳＬＯＰＥとを比較して、パルス幅変調信号ＰＷＭを生成する。このとき、パルス幅変調信号ＰＷＭの論理レベルは、誤差電圧ＥＲＲがスロープ電圧ＳＬＯＰＥよりも高電位であればハイレベルとなり、その逆であればローレベルとなる。すなわち、誤差電圧ＥＲＲが高電位であるほど、パルス幅変調信号ＰＷＭの一周期に占めるハイレベル期間が長くなり、逆に、誤差電圧ＥＲＲが低電位であるほど、パルス幅変調信号ＰＷＭの一周期に占めるハイレベル期間が短くなる。
【００４１】
また、ＰＷＭコンパレータ１０５には、出力電流Ｉに応じた電流検出電圧ＩＤＥＴが入力されており、電圧帰還ループと電流帰還ループを組み合わせた多重帰還ループが形成されている。出力トランジスタ１０１がオンすると、出力電流Ｉの増大に伴って出力トランジスタ１０１での電圧降下（＝出力電流Ｉ×出力トランジスタ１０１のオン抵抗Ｒｏｎ）も増大し、電流検出電圧ＩＤＥＴが低下する。ここで、電流検出電圧ＩＤＥＴが誤差電圧ＥＲＲを下回ると、パルス幅変調信号ＰＷＭは即座にローレベルとされ、出力トランジスタ１０１はオフとされる。その後、クロック信号ＣＬＫによってラッチ信号ＦＦが再びセットされると、パルス幅変調信号ＰＷＭがハイレベルとされて、出力トランジスタ１０１がオンとされる。
【００４２】
ドライバ１０７は、ラッチ信号ＦＦに基づいて出力トランジスタ１０１と同期整流トランジスタ１０２のゲート電圧を各々生成し、出力トランジスタ１０１と同期整流トランジスタ１０２を相補的（排他的）にオン／オフさせる。
【００４３】
このように、電流モード同期整流ＤＣ／ＤＣコンバータでは、出力電圧ＶＯと出力電流Ｉのモニタ結果に基づいて、出力トランジスタ１０１と同期整流トランジスタ１０２のオン／オフ制御が行われる。従って、急峻な負荷変動に誤差電圧ＥＲＲが追従できない場合であっても、トランジスタ１０１に流れる出力電流Ｉのモニタ結果に応じて、出力トランジスタ１０１及び同期整流トランジスタ１０２をオン／オフ制御することができるので、出力電圧ＶＯの変動を効果的に抑えることが可能となる。すなわち、電流モード同期整流ＤＣ／ＤＣコンバータであれば、コンデンサＣ１を大容量化する必要がないので、不要なコストアップやコンデンサＣ１の大型化を回避することも可能となる。
【００４４】
次に、上記構成から成る電流モード同期整流ＤＣ／ＤＣコンバータのソフトスタート制御について説明する。
【００４５】
ＤＣ／ＤＣコンバータの起動直後には、出力電圧ＶＯがゼロであるため、誤差電圧ＥＲＲが極めて大きくなり、パルス幅変調信号ＰＷＭのデューティが過大となって、インダクタＬ１やコンデンサＣ１に過大な突入電流が流れてしまうことになる。
【００４６】
そこで、本実施形態の電流モード同期整流ＤＣ／ＤＣコンバータにおいて、基準電圧生成部１０４は、ＤＣ／ＤＣコンバータの起動時に、基準電圧ＲＥＦをゼロ値から緩やかに上昇させる構成とされている。このような構成を採用することにより、誤差電圧ＥＲＲが過大となることを防止して、パルス幅変調信号ＰＷＭのデューティを徐々に高めていくことができるので、インダクタＬ１やコンデンサｃ１への突入電流を未然に防止することが可能となる。
【００４７】
次に、上記構成から成る電流モード同期整流ＤＣ／ＤＣコンバータの起動時における出力安定化制御について説明する。
【００４８】
図２は、発振器１１０Ａの一構成例を示す回路図である。図２に示すように、本構成例の発振器１１０Ａは、オペアンプＡ１と、オフセット設定部Ａ２と、バンドギャップ電圧生成部Ａ３と、オペアンプＡ４と、ｎｐｎ型バイポーラトランジスタＡ５と、リングオシレータＡ６と、スロープ電圧生成部Ａ７と、抵抗Ａ８（抵抗値：Ｒａ）と、抵抗Ａ９（抵抗値：Ｒｂ）と、抵抗Ａ１０（抵抗値：Ｒｃ）と、を含んでいる。
【００４９】
オペアンプＡ１の非反転入力端（＋）は、基準電圧ＲＥＦの印加端に接続されている。オペアンプＡ１の反転入力端（−）は、抵抗Ａ８と抵抗Ａ９との接続ノードに接続されている。オペアンプＡ１の出力端は、オフセット設定部Ａ２の入力端に接続されている。すなわち、オペアンプＡ１と抵抗Ａ８、Ａ９により、基準電圧ＲＥＦを増幅した第１電圧Ｖａ（＝｛（Ｒａ＋Ｒｂ）／Ｒｂ｝×ＲＥＦ）を生成する増幅部が形成されている。
【００５０】
オフセット設定部Ａ２は、第１電圧Ｖａに負のオフセットＶｏｆｆｓｅｔを与えて第２電圧Ｖｂ（＝Ｖａ−Ｖｏｆｆｓｅｔ、ただしＶｂ≧０）を生成する。なお、オフセットＶｏｆｆｓｅｔは、クロック信号ＣＬＫ及びスロープ電圧ＳＬＯＰＥの発振周波数ｆａを最低値に維持すべき期間に応じて適宜設定すればよい。
【００５１】
バンドギャップ電圧生成部Ａ３は、電源変動や周囲温度に依らない一定のバンドギャップ電圧ＶＢＧを生成する。
【００５２】
オペアンプＡ４の第１非反転入力端（＋）は、バンドギャップ電圧ＶＢＧの印加端に接続されている。オペアンプＡ４の第２非反転入力端（＋）は、第２電圧Ｖｂの印加端に接続されている。オペアンプＡ４の反転入力端（−）は、オペアンプＡ４の出力端（第３電圧Ｖｃの出力端）に接続されている。すなわち、オペアンプＡ４により、第２電圧Ｖｂとバンドギャップ電圧ＶＢＧのいずれか低い方と一致するように第３電圧Ｖｃを生成するバッファが形成されている。
【００５３】
トランジスタＡ５のベースは、オペアンプＡ４の出力端に接続されている。トランジスタＡ５のエミッタは、抵抗Ａ１０を介して接地端に接続されている。トランジスタＡ５のコレクタは、リングオシレータＡ６に接続されており、発振周波数ｆａを設定するための電流信号Ｉａ（＝｛Ｖｃ−Ｖｔｈ（Ａ５）｝／Ｒｃ）が流される。すなわち、トランジスタＡ５と抵抗Ａ１０により、第３電圧Ｖｃを電流信号Ｉａに変換する電圧／電流変換部が形成されている。なお、電圧／電流変換部を形成するトランジスタとして、ＭＯＳ電界効果トランジスタではなくバイポーラトランジスタを用いたことにより、素子ばらつきを低減して、より高精度な電圧／電流変換を行うことが可能となる。
【００５４】
リングオシレータＡ６は、電流信号Ｉａに比例した発振周波数ｆａでクロック信号ＣＬＫを生成する。なお、第３電圧ＶｃがトランジスタＡ５のオンスレッショルド電圧Ｖｔｈ（Ａ５）を上回るまでの間はトランジスタＡ５がオフとなるので、リングオシレータＡ６に供給される電流信号Ｉａがゼロ値となる。この間、リングオシレータＡ６は所定の最低周波数で発振する。
【００５５】
スロープ生成部Ａ７は、クロック信号ＣＬＫからスロープ電圧ＳＬＯＰＥを生成する。これにより、クロック信号ＣＬＫとスロープ電圧ＳＬＯＰＥを同一の発振周波数ｆａで生成することが可能となる。
【００５６】
図３は、第１実施形態の起動波形を示すタイムチャートであり、上から順に、イネーブル信号ＥＮ、基準電圧ＲＥＦ、第１電圧Ｖａ、第２電圧Ｖｂ、第３電圧Ｖｃ、発振周波数ｆａ、スイッチ電圧ＳＷ、及び、出力電圧ＶＯの挙動が模式的に示されている。
【００５７】
時刻ｔ１１において、イネーブル信号ＥＮがハイレベル（動作許可時の論理レベル）に遷移されると、基準電圧生成部１０４では基準電圧ＲＥＦの上昇が開始され、発振器Ａ１では第１電圧Ｖａの上昇が開始される。一方、第２電圧Ｖｂは、第１電圧Ｖａから負のオフセットＶｏｆｆｓｅｔだけ引き下げられているので、ゼロ値に維持されている。この時点で、第２電圧Ｖｂはバンドギャップ電圧ＶＢＧよりも低いので、第３電圧Ｖｃとしては第２電圧Ｖｂ（＝０Ｖ）が出力されている。従って、トランジスタＡ５はオフとされ、リングオシレータＡ６には電流信号Ｉａが流れないので、クロック信号ＣＬＫ及びスロープ電圧ＳＬＯＰＥの発振周波数ｆａ（延いては、スイッチ電圧ＳＷの発振周波数）は、所定の最低値に設定される。
【００５８】
時刻ｔ１１において、第１電圧Ｖａの上昇が開始されて以後、時刻ｔ１２において、第１電圧Ｖａの絶対値がオフセット電圧Ｖｏｆｆｓｅｔの絶対値よりも大きくなると、第２電圧Ｖｂの上昇が開始される。ただし、第３電圧Ｖｃ（＝第２電圧Ｖｂ）がトランジスタＡ５のオンスレッショルド電圧Ｖｔｈ（Ａ５）を上回るまでの間、トランジスタＡ５がオフとなり、リングオシレータＡ６には電流信号Ｉａが流れないので、クロック信号ＣＬＫ及びスロープ電圧ＳＬＯＰＥの発振周波数ｆａは、引き続き所定の最低値に設定される。
【００５９】
時刻ｔ１２において、第２電圧Ｖｂの上昇が開始されて以後、時刻ｔ１３において、第３電圧Ｖｃ（＝第２電圧Ｖｂ）がトランジスタＡ５のオンスレッショルド電圧Ｖｔｈ（Ａ５）を上回ると、トランジスタＡ５の導通度が徐々に大きくなる。従って、時刻ｔ１３以降、リングオシレータＡ６に供給される電流信号Ｉａが徐々に増大していくので、クロック信号ＣＬＫ及びスロープ電圧ＳＬＯＰＥの発振周波数ｆａは、徐々に高くなっていく。
【００６０】
時刻ｔ１３において、発振周波数ｆａの上昇が開始されて以後、時刻ｔ１４において、第２電圧Ｖｂがバンドギャップ電圧ＶＢＧを上回ると、第３電圧Ｖｃとしてバンドギャップ電圧ＶＢＧが出力されるようになる。従って、時刻ｔ１４以降、リングオシレータＡ６に供給される電流信号Ｉａは、バンドギャップ電圧ＶＢＧに応じた電流値（＝｛ＶＢＧ−Ｖｔｈ（Ａ５）｝／Ｒｃ）に固定されるので、クロック信号ＣＬＫ及びスロープ電圧ＳＬＯＰＥの発振周波数ｆａは、バンドギャップ電圧ＶＢＧに応じた発振周波数（すなわち、通常動作時の発振周波数）に固定される。
【００６１】
このように、第１実施形態では、電流モード同期整流ＤＣ／ＤＣコンバータのソフトスタート期間中において、通常動作時よりも低い発振周波数ｆａで起動した後、この発振周波数ｆａを徐々に高めていく構成が採用されている。このような構成としたことにより、基準電圧ＲＥＦが低いときに生じる出力電圧ＶＯの揺れを効果的に抑制し、出力電圧ＶＯをより早く安定状態に移行させることが可能となる。
【００６２】
＜第２実施形態＞
図４は、電流モード同期整流ＤＣ／ＤＣコンバータの第２実施形態を示すブロック図である。第２実施形態の基本的な構成は先述の第１実施形態と同様であるため、第１実施形態と同様の回路要素については、図１と同一の符号を付すことで重複した説明を省略し、以下では、第２実施形態に特有の回路要素について重点的な説明を行う。
【００６３】
まず、第２実施形態の電流モード同期整流ＤＣ／ＤＣコンバータは、周波数可変タイプの発振器１１０Ａに代えて、周波数固定タイプの発振器１１０Ｂを有する。発振器１１０Ｂは、図２の発振器１１０Ａを形成する回路要素のうち、オペアンプＡ１と、オフセット設定部Ａ２と、抵抗Ａ８及びＡ９と、を取り除いた回路構成とすればよい。
【００６４】
また、第２実施形態の電流モード同期整流ＤＣ／ＤＣコンバータは、起動時にスイッチング動作の開始待機を行う出力安定化機能部として、基準電圧ＲＥＦが所定の閾値電圧ＶＴＨに達するまでの間、誤差電圧ＥＲＲをマスクするマスク回路（コンパレータ１１１、閾値電圧生成部１１２、Ｎチャネル型ＭＯＳ電界効果トランジスタ１１３）を有する。
【００６５】
コンパレータ１１１は、反転入力端（−）に印加される基準電圧ＲＥＦと、非反転入力端（＋）に印加される閾値電圧ＶＴＨとを比較して、マスク信号ＭＳＫを生成する。マスク信号ＭＳＫは、基準電圧ＲＥＦが閾値電圧ＶＴＨよりも低いときにハイレベルとなり、基準電圧ＲＥＦが閾値電圧ＶＴＨよりも高いときにローレベルとなる。
【００６６】
閾値電圧生成部１１２は、閾値電圧ＶＴＨを生成してコンパレータ１１１の非反転入力端（＋）に印加する。なお、閾値電圧ＶＴＨは、出力トランジスタ１０１と同期整流トランジスタ１０２のスイッチング開始を待機させておく期間に応じて適宜設定すればよい。
【００６７】
トランジスタ１１３のドレインは、エラーアンプ１０３の出力端に接続されている。トランジスタ１１３のソースは、接地端に接続されている。トランジスタ１１３のゲートはマスク信号ＭＳＫの印加端（コンパレータ１１１の出力端）に接続されている。従って、トランジスタ１１３は、マスク信号ＭＳＫがローレベルであるときにオフとされ、マスク信号ＭＳＫがハイレベルであるときにオンとされる。すなわち、トランジスタ１１３は、マスク信号ＭＳＫに応じてエラーアンプ１０３の出力端と接地端との間を導通／遮断するスイッチ素子として機能する。
【００６８】
図５は、第２実施形態の起動波形を示すタイムチャートであり、上から順に、イネーブル信号ＥＮ、基準電圧ＲＥＦ、マスク信号ＭＳＫ、スイッチ電圧ＳＷ、及び、出力電圧ＶＯの挙動が模式的に示されている。
【００６９】
時刻ｔ２１において、イネーブル信号ＥＮがハイレベル（動作許可時の論理レベル）に遷移されると、基準電圧生成部１０４では基準電圧ＲＥＦの上昇が開始される。この時点で、基準電圧ＲＥＦは閾値電圧ＶＴＨよりも低いので、マスク信号ＭＳＫはハイレベルとなっている。従って、トランジスタ１１３がオンとされて、誤差電圧ＥＲＲがゼロ値に引き下げられるので、パルス幅変調信号ＰＷＭが常にローレベルとなり、出力トランジスタ１０１及び同期整流トランジスタ１０２のスイッチング動作が停止状態のままとなる。
【００７０】
時刻ｔ２１において、基準電圧ＲＥＦの上昇が開始されて以後、時刻ｔ２２において、基準電圧ＲＥＦが閾値電圧ＶＴＨを上回ると、マスク信号ＭＳＫがローレベルに遷移される。その結果、トランジスタ１１３がオフとされて、誤差電圧ＥＲＲがＰＷＭコンパレータ１０５に入力されるので、出力トランジスタ１０１及び同期整流トランジスタ１０２のスイッチング動作が開始される。
【００７１】
このように、第２実施形態では、電流モード同期整流ＤＣ／ＤＣコンバータのソフトスタート期間中において、基準電圧ＲＥＦの電圧値が安定動作領域（＝パルス幅変調信号ＰＷＭのデューティが最小値に設定されている状態で、安定に出力することが可能な出力電圧ＶＯの目標値）に達するまでの間、誤差電圧ＥＲＲをマスクして出力トランジスタ１０１と同期整流トランジスタ１０２のスイッチング開始を待機する構成が採用されている。このような構成としたことにより、基準電圧ＲＥＦが低いときに生じる出力電圧ＶＯの揺れを回避して、出力電圧ＶＯを右肩上がりに立ち上げることが可能となる。
【００７２】
＜第３実施形態＞
図６は、電流モード同期整流ＤＣ／ＤＣコンバータの第３実施形態を示すブロック図である。第３実施形態は、先述の第１実施形態と第２実施形態を組み合わせた構成である。すなわち、第３実施形態の電流モード同期整流ＤＣ／ＤＣコンバータは、図１の周波数可変タイプの発振器１１０Ａを有するとともに、図４のマスク回路（コンパレータ１１１、閾値電圧生成部１１２、Ｎチャネル型ＭＯＳ電界効果トランジスタ１１３）を有する。
【００７３】
図３は、第３実施形態の起動波形を示すタイムチャートであり、上から順に、イネーブル信号ＥＮ、基準電圧ＲＥＦ、第１電圧Ｖａ、第２電圧Ｖｂ、第３電圧Ｖｃ、発振周波数ｆａ、マスク信号ＭＳＫ、スイッチ電圧ＳＷ、及び、出力電圧ＶＯの挙動が模式的に示されている。
【００７４】
時刻ｔ３１において、イネーブル信号ＥＮがハイレベル（動作許可時の論理レベル）に遷移されると、基準電圧生成部１０４では基準電圧ＲＥＦの上昇が開始され、発振器Ａ１では第１電圧Ｖａの上昇が開始される。一方、第２電圧Ｖｂは、第１電圧Ｖａから負のオフセットＶｏｆｆｓｅｔだけ引き下げられているので、ゼロ値に維持されている。この時点で、第２電圧Ｖｂはバンドギャップ電圧ＶＢＧよりも低いので、第３電圧Ｖｃとしては第２電圧Ｖｂ（＝０Ｖ）が出力されている。従って、トランジスタＡ５はオフとされ、リングオシレータＡ６には電流信号Ｉａが流れないので、クロック信号ＣＬＫ及びスロープ電圧ＳＬＯＰＥの発振周波数ｆａ（延いては、スイッチ電圧ＳＷの発振周波数）は、所定の最低値に設定される。また、この時点で、基準電圧ＲＥＦは閾値電圧ＶＴＨよりも低いので、マスク信号ＭＳＫはハイレベルとなっている。従って、トランジスタ１１３がオンとされて、誤差電圧ＥＲＲがゼロ値に引き下げられるので、パルス幅変調信号ＰＷＭが常にローレベルとなり、出力トランジスタ１０１及び同期整流トランジスタ１０２のスイッチング動作が停止状態のままとなる。
【００７５】
時刻ｔ３１において、第１電圧Ｖａの上昇が開始されて以後、時刻ｔ３２において、第１電圧Ｖａの絶対値がオフセット電圧Ｖｏｆｆｓｅｔの絶対値よりも大きくなると、第２電圧Ｖｂの上昇が開始される。ただし、第３電圧Ｖｃ（＝第２電圧Ｖｂ）がトランジスタＡ５のオンスレッショルド電圧Ｖｔｈ（Ａ５）を上回るまでの間、トランジスタＡ５がオフとなり、リングオシレータＡ６には電流信号Ｉａが流れないので、クロック信号ＣＬＫ及びスロープ電圧ＳＬＯＰＥの発振周波数ｆａは、引き続き所定の最低値に設定される。また、この時点においても、基準電圧ＲＥＦは閾値電圧ＶＴＨよりも低いので、出力トランジスタ１０１及び同期整流トランジスタ１０２のスイッチング動作は、停止状態のままとされている。
【００７６】
時刻ｔ３２において、第２電圧Ｖｂの上昇が開始されて以後、時刻ｔ３３において、第３電圧Ｖｃ（＝第２電圧Ｖｂ）がトランジスタＡ５のオンスレッショルド電圧Ｖｔｈ（Ａ５）を上回ると、トランジスタＡ５の導通度が徐々に大きくなる。従って、時刻ｔ３３以降、リングオシレータＡ６に供給される電流信号Ｉａが徐々に増大していくので、クロック信号ＣＬＫ及びスロープ電圧ＳＬＯＰＥの発振周波数ｆａは、徐々に高くなっていく。ただし、この時点においても、基準電圧ＲＥＦは閾値電圧ＶＴＨよりも低いので、出力トランジスタ１０１及び同期整流トランジスタ１０２のスイッチング動作は、停止状態のままとされている。
【００７７】
時刻ｔ３１において、基準電圧ＲＥＦの上昇が開始されて以後、時刻ｔ３４において、基準電圧ＲＥＦが閾値電圧ＶＴＨを上回ると、マスク信号ＭＳＫがローレベルに遷移される。その結果、トランジスタ１１３がオフとされて、誤差電圧ＥＲＲがＰＷＭコンパレータ１０５に入力されるので、出力トランジスタ１０１及び同期整流トランジスタ１０２のスイッチング動作が開始される。この時点では、第２電圧Ｖｂがバンドギャップ電圧ＶＢＧよりも低いので、以降、クロック信号ＣＬＫとスロープ電圧ＳＬＯＰＥの発振周波数ｆａは、第２電圧Ｖｂの上昇に伴う電流信号Ｉａの増大に応じて、徐々に高くなっていく。
【００７８】
時刻ｔ３４において、出力トランジスタ１０１及び同期整流トランジスタ１０２のスイッチング動作が開始されて以後、時刻ｔ３５において、第２電圧Ｖｂがバンドギャップ電圧ＶＢＧを上回ると、第３電圧Ｖｃとしてバンドギャップ電圧ＶＢＧが出力されるようになる。従って、時刻ｔ３５以降、リングオシレータＡ６に供給される電流信号Ｉａは、バンドギャップ電圧ＶＢＧに応じた電流値（＝｛ＶＢＧ−Ｖｔｈ（Ａ５）｝／Ｒｃ）に固定されるので、クロック信号ＣＬＫ及びスロープ電圧ＳＬＯＰＥの発振周波数ｆａは、バンドギャップ電圧ＶＢＧに応じた発振周波数（すなわち、通常動作時の発振周波数）に固定される。
【００７９】
このように、第３実施形態では、第１実施形態の構成と第２実施形態の構成を組み合わせて実施することにより、先述の作用・効果（出力電圧ＶＯの揺れ抑制）を享受することはもちろん、スイッチング動作の開始待機期間や駆動周波数低減期間を極力短縮して、出力電圧ＶＯをより早く安定状態に移行させることが可能となる。
【００８０】
＜その他の変形例＞
なお、上記の実施形態では、入力電圧を降圧して所望の出力電圧を生成する降圧型のＤＣ／ＤＣコンバータに本発明を適用した構成を例に挙げて説明を行ったが、本発明の適用対象はこれに限定されるものではなく、本発明は昇圧型または昇降圧型のＤＣ／ＤＣコンバータにも広く適用することが可能である。
【００８１】
また、本発明の構成は、上記実施形態のほか、発明の主旨を逸脱しない範囲で種々の変更を加えることが可能である。すなわち、上記実施形態は、全ての点で例示であって、制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態の説明ではなく、特許請求の範囲によって示されるものであり、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。
【産業上の利用可能性】
【００８２】
本発明は、電流モード同期整流ＤＣ／ＤＣコンバータの安定起動を実現する上で好適に利用可能な技術である。
【符号の説明】
【００８３】
１００    半導体装置
１０１    出力トランジスタ（Ｐチャネル型ＭＯＳ電界効果トランジスタ）
１０２    同期整流トランジスタ（Ｎチャネル型ＭＯＳ電界効果トランジスタ）
１０３    エラーアンプ
１０４    基準電圧生成部
１０５    ＰＷＭコンパレータ
１０６    ＲＳフリップフロップ
１０７    ドライバ
１０８    スイッチ
１０９    プルアップ抵抗
１１０Ａ    発振器（周波数可変タイプ）
１１０Ｂ    発振器（周波数固定タイプ）
１１１    コンパレータ
１１２    閾値電圧生成部
１１３    Ｎチャネル型ＭＯＳ電界効果トランジスタ
Ｌ１    インダクタ
Ｃ１、Ｃ２    コンデンサ
Ｒ１〜Ｒ３    抵抗
Ａ１    オペアンプ
Ａ２    オフセット設定部
Ａ３    バンドギャップ電圧生成部
Ａ４    オペアンプ
Ａ５    ｎｐｎ型バイポーラトランジスタ
Ａ６    リングオシレータ
Ａ７    スロープ電圧生成部
Ａ８〜Ａ１０    抵抗
【図１】
2012114987.tif 000003
【図２】
2012114987.tif 000004
【図３】
2012114987.tif 000005
【図４】
2012114987.tif 000006
【図５】
2012114987.tif 000007
【図６】
2012114987.tif 000008
【図７】
2012114987.tif 000009
【図８】
2012114987.tif 000010
【図９】
2012114987.tif 000011