(57)【要約】【課題】ＭＯＳＦＥＴ特性を改善することができる半導体装置及びその製造方法を提供する。【解決手段】本発明の実施形態にかかる半導体装置は、基板と、基板の上方に形成されたゲート電極と、ゲート電極の下に形成されたゲート絶縁膜と、ゲート絶縁膜の下に、シリコン基板の材料に比して広いバンドギャップを持つチャネル層材料により形成されたチャネル層と、チャネル方向に沿ってチャネル層を挟むように基板に形成されたソース領域とドレイン領域と、チャネル層とソース領域との間のシリコン基板に、チャネル層のソース側端部とオーバーラップするように形成され、且つ、チャネル層とともにキャリアがトンネルするヘテロ界面を成すソースエクステンション層とを有する。【選択図】図１
2012146817.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
前記基板の上方に形成されたゲート電極と、
前記ゲート電極の下に形成されたゲート絶縁膜と、
前記ゲート絶縁膜の下に、前記基板の材料に比して広いバンドギャップを持つチャネル層材料により形成されたチャネル層と、
チャネル方向に沿って前記チャネル層を挟むように前記基板に形成されたソース領域とドレイン領域と、
前記チャネル層と前記ソース領域との間の前記基板に、前記チャネル層のソース側端部とオーバーラップするように形成され、且つ、前記チャネル層とともにキャリアがトンネルするヘテロ界面を成すソースエクステンション層と
を備える半導体装置。
【請求項２】
前記基板はシリコンからなり、且つ、前記チャネル層材料はシリコンカーバイドからなることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記チャネル層材料は、３Ｃ−ＳｉＣ、４Ｈ−ＳｉＣ、６Ｈ−ＳｉＣの少なくとも１つからなることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記ソースエクステンション層と前記チャネル層とのオーバーラップの前記チャネル方向に沿った長さは、前記チャネル層の前記チャネル方向の長さに対して５から１０％である、請求項１から３のいずれか１つに記載の半導体装置。
【請求項５】
前記チャネル層と前記ドレイン領域との間の前記基板に、前記チャネル層の前記ドレイン側端部とオーバーラップするように形成され、且つ、前記チャネル層とともにキャリアがトンネルするためのヘテロ界面を成すドレインエクステンション層をさらに備える、請求項１から４のいずれか１つに記載の半導体装置。
【請求項６】
基板上に、前記基板の材料に比して広いバンドギャップを持つチャネル層材料により形成されたチャネル層を形成し、
前記チャネル層の上にゲート絶縁膜を介してゲート電極を形成し、
前記チャネル層のソース側端部とオーバーラップするように、前記基板中にソースエクステンション層を形成し、
前記基板中に、前記ソースエクステンション層を介して前記チャネル層の前記ソース側端部と隣り合うように、ソース領域を形成し、
前記基板中に、前記チャンネル層のドレイン側端部と隣り合うように、ドレイン領域とを形成する、
ことを備える半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
現在、マイクロプロセッサやＡＳＩＣ（Application Specific Integrated Circuit）等のロジック型半導体集積回路の性能向上や、メモリ型半導体集積回路の大容量化等を実現するため、これら集積回路を構成する半導体素子においてそのサイズを縮小する微細化が進められている。
【０００３】
詳細には、半導体素子としてのＭＯＳＦＥＴ(Metal Oxide Semiconductor Field Effect Transistor)の微細化に際しては、制御ゲート電極の細線化（ショートチャネル化）が進むと同時に、ゲート絶縁膜の膜厚についての薄膜化が進み、チャネル不純物の高濃度化による接合リーク電流の増大や、しきい値のランダムばらつきの増大、ゲートトンネルリーク電流の増大といった問題が生じている。また、ＭＯＳＦＥＴの素子性能を向上させるため、ＳｉＧｅ等を用いた機械的応力を半導体素子に印加することによる、チャネル内のキャリア移動度の向上技術が用いられているが、これについても、半導体素子の微細化が進むことによる応力感度の低下や、結晶欠陥増大といった問題が生じている。
【０００４】
そこで、従来のＭＯＳＦＥＴの更なる高性能化、低消費電力化を達成させる手法として、拡散電流ではなくトンネル電流、具体的にはダイレクトトンネル電流を利用することで低消費電力化を実現させるトランジスタの研究が精力的に行われている。このトンネル電流を利用したトンネルトランジスタにおいては、トランジスタ特性におけるサブスレショルド領域のゲート電圧に対するドレイン電流の勾配(サブスレショルドスロープ)を、拡散電流を利用した場合の理論的限界値と比べて良好な値となすことが可能であり、低消費電力化が期待されている。
【先行技術文献】
【非特許文献】
【０００５】
【非特許文献１】F. Mayer et al.,“Impact of SOI,Si1-xGexOI and GeOI substrates on CMOS compatible Tunnel FET performance” Proc of IEDM,2008, p.163-167
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明は、ＭＯＳＦＥＴ特性を改善することができる半導体装置及びその製造方法を提供するものである。
【課題を解決するための手段】
【０００７】
本発明の実施形態によれば、半導体装置は、基板と、前記基板の上方に形成されたゲート電極と、前記ゲート電極の下に形成されたゲート絶縁膜と、前記ゲート絶縁膜の下に、前記基板の材料に比して広いバンドギャップを持つチャネル層材料により形成されたチャネル層と、チャネル方向に沿って前記チャネル層を挟むように前記基板に形成されたソース領域とドレイン領域と、前記チャネル層と前記ソース領域との間の前記基板に、前記チャネル層の前記ソース側端部とオーバーラップするように形成され、且つ、前記チャネル層とともにキャリアがトンネルするヘテロ界面を成すソースエクステンション層とを備える。
【図面の簡単な説明】
【０００８】
【図１】実施形態にかかる半導体装置の断面図である。
【図２】実施形態にかかる半導体装置の製造工程を説明するための断面図（その１）である。
【図３】実施形態にかかる半導体装置の製造工程を説明するための断面図（その２）である。
【図４】実施形態にかかる半導体装置のバンドダイアグラムである。
【発明を実施するための形態】
【０００９】
以下、図面を参照して、実施形態を説明する。ただし、本発明はこの実施形態に限定されるものではない。なお、全図面にわたり共通する部分には、共通する符号を付すものとし、重複する説明は省略する。また、図面は発明の説明とその理解を促すための模式図であり、その形状や寸法、比などは実際の装置とは異なる個所もあるが、これらは以下の説明と公知の技術を参酌して適宜、設計変更することができる。
【００１０】
本実施形態の半導体装置２１を、図１を用いて説明する。図１は、半導体装置２１のチャネル方向に沿った断面を示す。以下、トンネルＭＯＳＦＥＴを例に説明するが、本発明は、このような半導体装置に限定されるものではなく、他の種類の半導体装置においても用いることができる。
【００１１】
本実施形態の半導体装置２１は、図１に示されるように、シリコン基板１に一対の素子分離のためのＳＴＩ（Shallow Trench Isolation）１５が形成され、さらに、一対のＳＴＩ１５の間には、シリコン基板１の上方に形成されたゲート電極６と、ゲート電極６の下に形成されたゲート絶縁膜５と、ゲート絶縁膜５の下にシリコン基板１の材料に比して広いバンドギャップを持つチャネル層材料により形成されたチャネル層４と、チャネル方向に沿ってチャネル層４を挟むようにシリコン基板１に形成されたソース領域７とドレイン領域８と、チャネル層４とソース領域７との間のシリコン基板１にチャネル層４のソース側端部とオーバーラップするように形成されたソースエクステンション層３０と、チャネル層４とドレイン領域８との間のシリコン基板１に、チャネル層４のドレイン側端部とオーバーラップするように形成されたドレインエクステンション層３１とが形成されている。さらに、ゲート電極６の側壁は、ゲート電極６側から、第１のゲート電極側壁９及び第２のゲート電極側壁１２の順で覆われている。
【００１２】
また、図１では、半導体装置２１は、チャネル層４のドレイン側端部とオーバーラップするように形成されたドレインエクステンション層３１を有するが、本実施形態においては、ドレインエクステンション層３１を設けずに、チャネル層４とドレイン領域８とが接していても良い。
【００１３】
さらに詳細には、ゲート電極６は、例えば多結晶シリコン、窒化チタン（ＴｉＮ）、タングステン（Ｗ）、アルミニウム（Ａｌ）、炭化タンタル（ＴａＣ）、窒化タンタル（ＴａＮ）、窒化ケイ素タンタル（ＴａＳｉＮ）等からなる。また、ゲート電極６はヒ素等の不純物を含むこともでき、例えば不純物の濃度は１．５ｅ２０ｃｍ−３である。ゲート電極６のチャネル方向の長さは、例えば１００ｎｍである。
【００１４】
ゲート絶縁膜５は例えば酸化シリコンからなり、その厚さは例えば２ｎｍである。
【００１５】
チャネル層４はシリコンカーバイドから形成することができ、例えば５０ａｔ％の炭素を含むシリコンカーバイドから形成することができる。このシリコンカーバイドは、結晶構造を変えてバンドギャップを変えることから、用途に応じて、４Ｈ−ＳｉＣ、３Ｃ−ＳｉＣ、６Ｈ−ＳｉＣ等の結晶構造が異なるシリコンカーバイドを用いることができる。詳細には、４Ｈ−ＳｉＣ、６Ｈ−ＳｉＣは、ともに六方晶構造を持ち、結晶構造中の周期が、それぞれ４回周期、６回周期となっている。また、３Ｃ−ＳｉＣは立方晶構造を持つ。ここでは、４Ｈ−ＳｉＣを用いるものとして説明する。また、チャネル層４の厚さは例えば５ｎｍである。
【００１６】
チャネル層４の仕事関数をソースエクステンション層３０のものと合わせるため、チャネル層４はリン等の不純物を含むことができ、例えば不純物の濃度は６ｅ１７ｃｍ−３である。
【００１７】
チャネル方向に沿ってチャネル層４を挟むようにシリコン基板１に形成されたソース領域７及びドレイン領域８は、所定の濃度のヒ素等の不純物を含む。
【００１８】
ソースエクステンション領域３０及びドレインエクステンション領域３１は、それぞれチャネル層４とオーバーラップしている。言い換えると、ソースエクステンション領域３０及びドレインエクステンション領域３１は、それぞれチャネル層４の側面及び下面の一部と接している。ソースエクステンション領域３０又はドレインエクステンション領域３１とチャネル層４とのチャネル方向のオーバーラップの長さは、半導体装置２１の駆動電流を高くしつつ、半導体装置２１の他の特性とのバランスを考慮して、ゲート電極６のチャネル方向の長さに対して５から１０％程度であり、例えば、ゲート電極６のチャネル方向の長さが１００ｎｍであれば、ソースエクステンション領域３０又はドレインエクステンション領域３１とチャネル層４とのオーバーラップするチャネル方向長さは５ｎｍから１０ｎｍとなる。また、チャネル層４とオーバーラップしているソースエクステンション領域３０及びドレインエクステンション領域３１の厚みは例えば５ｎｍである。
【００１９】
ソースエクステンション領域３０及びドレインエクステンション領域３１は、ヒ素等の不純物を含むことができ、例えば不純物の濃度は１ｅ１９ｃｍ−３である。
【００２０】
さらに、ゲート電極６の側壁を覆う第１のゲート電極側壁９は、例えば厚さ２ｎｍの酸化シリコン膜からなる。また、第１のゲート電極側壁９を介してゲート電極６を覆う第２のゲート電極側壁は、例えば、厚さ３ｎｍの酸化シリコン膜と厚さ１０ｎｍの窒化シリコン膜からなる。
【００２１】
次に、本実施形態の半導体装置２１の製造方法を図２及び図３を用いて説明する。図２及び図３は、本実施形態のｎ型ＭＯＳＦＥＴ（半導体装置）２１の製造方法を説明するための工程断面図である。これらの図は、図１と同様に、半導体装置２１のチャネル方向に沿った断面に対応するものである。
【００２２】
図２（ａ）に示されるように、シリコン基板１の素子形成領域２を電気的に分離するために、素子形成領域２を挟むように一対のＳＴＩ１５を形成する。次に、シリコン基板１の表面にチャネル領域を形成するために、例えばボロンを、加速電圧が２ｋｅＶ、ドーズ量が３ｅ１３ｃｍ−２の条件でシリコン基板１の素子形成領域２に注入する。さらに、この状態で、例えば原料ガスとしてＳｉＨ４及びＣ３Ｈ８を用い温度１３５０℃の下での気相エピタキシャル成長を行い、シリコンカーバイドからなるチャネル層用膜２４を例えば厚さ５ｎｍとなるように形成する。そして、この状態で、チャネル層用膜２４に、例えばリンを、加速電圧が１ｋｅＶ、ドーズ量が５ｅ１３ｃｍ−２の条件で注入し、チャネル層用膜２４をｎ型とする。
【００２３】
次に図２（ｂ）に示されるように、シリコン基板１の素子形成領域２上にゲート絶縁膜５を、熱酸化法等を用いて例えば厚さ２ｎｍとなるように形成する。そして、ゲート絶縁膜５の上に、多結晶シリコンからなるゲート電極６をＣＶＤ（Chemical Vapor Deposition）法により所望の膜厚に堆積する。このゲート電極６を、レジスト等をマスクとして用いて、例えばＲＩＥ(Reactive Ion Etching)法を用いて加工する。
【００２４】
次に図２（ｃ）に示されるように、素子形成領域２のうち、ソース領域７及びドレイン領域８の表面を覆うチャネル層用膜２４の部分を取り除くために、ゲート電極６をマスクとしてＲＩＥ法を用いてチャネル層用膜２４に対して異方性エッチングを行い、チャネル層４を形成する。
【００２５】
さらに、図３（ａ）に示されるように、チャネル層用膜２４をエッチングする際に削られた素子形成領域２のシリコン基板１の表面を補うために、ソース領域７及びドレイン領域８のシリコン基板１の表面においてシリコンのエピタキシャル成長を行う。それにより、ソース領域７及びドレイン領域８のシリコン基板１の表面に例えば５ｎｍの厚さのシリコン層２５が形成される。
【００２６】
その後、図３（ｂ）に示されるように、ゲート電極９の側壁を覆うように、例えば酸化シリコンをＣＶＤ法等により２ｎｍ堆積する。さらに、酸化シリコンに対して例えばＲＩＥ法を用いて異方性エッチングを行い、第１のゲート電極側壁９を形成する。そして、この状態において、例えばヒ素を加速電圧が１ｋｅＶ、ドーズ量が１ｅ１５ｃｍ−２の条件でシリコン基板１のソース領域７及びドレイン領域８に注入して、不純物拡散層１１を形成する。この不純物拡散層１１のうち、ゲート電極６と重なる部分がソースエクステンション領域３０及びドレインエクステンション領域３１となる。
【００２７】
次に、図３（ｃ）に示されるように、第２のゲート電極側壁１２を形成するため、例えば酸化シリコンをＣＶＤ法等により３ｎｍ堆積し、さらに窒化シリコンをＣＶＤ法等により１０ｎｍ堆積する。その後、例えばＲＩＥ法を用いて酸化シリコン及び窒化シリコンに対し異方性エッチングを行う。この状態において、ソース領域７及びドレイン領域８を形成するために、不純物拡散層１１の一部にイオン注入を行う。この時、例えばヒ素を、加速電圧が２０ｋｅＶ、ドーズ量が３ｅ１５ｃｍ−２の条件で注入する。その後、注入した不純物を活性化するためのアニール工程を、例えば１０５０℃のスパイクアニールを用いて行い、半導体装置２１が形成される。
【００２８】
このような半導体装置２１においては、その動作原理は、通常のＭＯＳＦＥＴのようなチャネル領域に反転層を形成し動作させるものとは異なる。本実施形態の半導体装置２１の動作を、本実施形態にかかる半導体装置２１のバンドダイアグラムを示す図４を用いて説明する。
【００２９】
図４上段（半導体装置２１のオフ時のバンドダイアグラム）に示されるように、チャネル層４としてシリコンに比べワイドなエネルギーギャップを持つシリコンカーバイドを用いることにより、シリコンカーバイドからなるチャネル層４とシリコンからなるソースエクステンション領域３０とのヘテロ界面に、バンド障壁が形成される。
【００３０】
次に、ゲート電極６に電圧を印加することにより、図４下段（半導体装置２１のオン時のバンドダイアグラム、図４下段には実線で示される）に示されるように、チャネル層４とソースエクステンション領域３０とのヘテロ界面に形成されたバンド障壁が薄くなる。これにより、ソースエクステンション領域３０にあったキャリアは、薄いバンド障壁を越えて、チャネル層４へダイレクトトンネルすることができる。このダイレクトトンネルしたキャリアは、チャネル層４中をドレイン領域８へ向かって流れていく。このように、拡散電流ではなくトンネル電流を利用して動作することにより、トランジスタ特性におけるサブスレショルド領域のゲート電圧に対するドレイン電流のサブスレショルドスロープを、温度依存性を持つことなく、急峻にすることができる。すなわち、サブスレショルドスロープを、拡散電流を利用した場合の理論的限界値と比べて良好な値となすことができ、半導体装置２１の低消費電力化を行うことができる。
【００３１】
さらに本実施形態においては、ソースエクステンション領域３０をチャネル層４とオーバーラップさせることにより、ソースエクステンション領域３０からチャネル層４へ流れ込むトンネル電流が通過する領域を広くすることができることから、これまでのトンネル電流を利用した半導体装置に比べて、駆動電流を高くすることが出来る。
【００３２】
つまり、本実施形態によれば、低消費電力化と高電流駆動力との両立を成しえる半導体装置２１を提供することができる。よって、ＭＯＳＦＥＴ特性を改善することができる。
【００３３】
さらに、本発明は、上記実施形態に限定されるものではなく、これら以外の各種の形態を採ることができる。すなわち、本発明の趣旨を逸脱しない範囲で適宜変形して実施することができる。
【符号の説明】
【００３４】
１    シリコン基板
２    素子形成領域
４    チャネル層
５    ゲート絶縁膜
６    ゲート電極
７    ソース領域
８    ドレイン領域
９    第１のゲート電極側壁
１１  不純物拡散層
１２  第２のゲート電極側壁
１５  ＳＴＩ
２１  半導体装置
２４  チャネル層用膜
２５  シリコン層
３０  ソースエクステンション領域
３１  ドレインエクステンション領域
【図１】
2012146817.tif 000003
【図２】
2012146817.tif 000004
【図３】
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【図４】
2012146817.tif 000006