(57)【要約】【課題】クラック等の発生を抑制した半導体装置の製造方法を提供する。【解決手段】キャリア基板１０の上に複数の半導体チップ１１ａ〜１１ｄを積層したチップ積層体３Ａを形成する工程と、キャリア基板１０及び複数の半導体チップ１１ａ〜１１ｄの各隙間に第１の封止体４を充填しながら、チップ積層体３Ａを第１の封止体４で封止する工程と、配線基板２となる部分が複数並んで形成された母配線基板の一面に、この母配線基板とキャリア基板１０との間で複数の半導体チップ１１ａ〜１１ｄを挟み込むように、チップ積層体３Ａを配線基板２となる部分毎に実装する工程と、第１の封止体４で封止されたチップ積層体３Ａの全体を覆うように母配線基板の一面側を第２の封止体５で封止する工程と、母配線基板を配線基板２となる部分毎に切断することによって個々の半導体装置１に分割する工程とを含む。【選択図】図１
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【特許請求の範囲】
【請求項１】
キャリア基板の上に複数の半導体チップを積層したチップ積層体を形成する工程と、
前記キャリア基板及び前記複数の半導体チップの各隙間に第１の封止体を充填しながら、前記チップ積層体を第１の封止体で封止する工程と、
前記配線基板となる部分が複数並んで形成された母配線基板の一面に、この母配線基板と前記キャリア基板との間で前記複数の半導体チップを挟み込むように、前記チップ積層体を前記配線基板となる部分毎に実装する工程と、
前記第１の封止体で封止されたチップ積層体の全体を覆うように前記母配線基板の一面側を第２の封止体で封止する工程と、
前記母配線基板を前記配線基板となる部分毎に切断することによって個々の半導体装置に分割する工程とを含むことを特徴とする半導体装置の製造方法。
【請求項２】
前記チップ積層体を形成する工程は、前記キャリア基板となる部分が複数並んで設けられた母キャリア基板の一面に、前記複数の半導体チップを順次積層しながら前記キャリア基板となる部分毎に実装する工程と、
前記母キャリア基板を前記キャリア基板となる部分毎に切断することによって個々のチップ積層体に分割する工程とを含むことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記チップ積層体を前記第１の封止体で封止する工程を、前記母キャリア基板を切断して個々のチップ積層体に分割する工程の前に行うことを特徴とする請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
前記チップ積層体を前記第１の封止体で封止する工程を、前記母キャリア基板を切断して個々のチップ積層体に分割する工程の後に行うことを特徴とする請求項１又は２に記載の半導体装置の製造方法。
【請求項５】
前記チップ積層体を形成する工程は、一面側に第１の接続端子を有するキャリア基板と、一面側に第１の接続端子及び他面側に第２の接続端子と、これら第１の接続端子と第２の接続端子との間を接続する貫通電極とを有する複数の半導体チップとを用意し、それぞれの一面と他面とを対向させながら、それぞれの間にある前記第１の接続端子と前記第２の接続端子とを接合して積層することにより行うことを特徴とする請求項１〜４の何れか一項に記載の半導体装置の製造方法。
【請求項６】
前記チップ積層体を前記母配線基板に実装する工程は、前記配線基板となる部分に第３の接続端子が設けられた母配線基板を用意し、この母配線基板の前記配線基板となる部分毎に、前記チップ積層体の最上層に位置する半導体チップを下方に向けた状態で、この半導体チップの一面と前記配線基板となる部分とを対向させながら、その間にある前記第３の接続端子と前記第１の接続端子とを接合することにより行うことを特徴とする請求項１〜５の何れか一項に記載の半導体装置の製造方法。
【請求項７】
前記キャリア基板と前記配線基板には、同じ材質のものを用いることを特徴とする請求項１〜６の何れか一項に記載の半導体装置の製造方法。
【請求項８】
前記チップ積層体を前記配線基板となる部分毎に実装する際に、前記チップ積層体と前記配線基板となる部分との間に接着部材を設け、この接着部材を介して前記チップ積層体を前記配線基板となる部分に接着固定することを特徴とする請求項１〜７の何れか一項に記載の半導体装置の製造方法。
【請求項９】
前記母配線基板を切断する工程の前に、前記母配線基板の他面側に前記配線基板となる部分毎に外部接続端子を配置する工程を含むことを特徴とする請求項１〜８の何れか一項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
近年、半導体チップの集積度が年々向上し、それに伴ってチップサイズの大型化や、配線の微細化及び多層化などが進んでいる。一方、高密度実装化のためには、パッケージサイズの小型化及び薄型化が必要となっている。
【０００３】
このような要求に対して、ＭＣＰ(Multi Chip Package)と呼ばれる１つの配線基板の上に複数の半導体チップを高密度実装する技術が開発されている。その中でも、ＴＳＶ(Through Silicon Via)と呼ばれる貫通電極を有する半導体チップを積層したチップ積層体を配線基板の一面に実装したＣｏＣ(Chip on Chip)型の半導体パッケージ（半導体装置）が注目されている。
【０００４】
ＣｏＣ型の半導体パッケージの製造方法としては、配線基板上にチップ積層体を構成する複数の半導体チップを順次積載し、積載した半導体チップの各隙間にアンダーフィル材（第１の封止体）を充填した後、このアンダーフィル材を熱硬化させることで、チップ積層体を封止することが行われている。さらに、このアンダーフィル材を含むチップ積層体の全体を覆うように配線基板の一面をモールド樹脂（第２の封止体）で封止することが行われている（特許文献１を参照。）。
【０００５】
一方、ベースウエハに複数の半導体チップを搭載し、ベース基板を切断することで、複数の半導体チップを得る技術が提案されている（特許文献２を参照。）。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０１０−２５１３４７号公報
【特許文献２】特開２００６−１９４２９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
ところで、上述したチップ積層体は、複数の半導体チップを積層する構成のため、その厚みが厚くなり易く、薄型化を図るためには、この半導体チップの厚みを薄くする必要がある。しかしながら、半導体チップの厚みを薄くすると、上述したアンダーフィル材を熱硬化させる際に、このアンダーフィル材の硬化収縮や熱膨張等による内部ストレスが、半導体チップを積層したチップ積層体に加わることになる。
【０００８】
この場合、半導体チップに反り等の変形が発生し、上述したバンプ電極の接合部分（バンプ接合部）にストレスが加わることで、このバンプ接合部が破断したり、半導体チップにクラックが生じたりするといった問題が発生してしまう。
【０００９】
また、アンダーフィル材の供給時に周囲に形成されるフィレットの形状が安定しないため、アンダーフィル材の広がりによってはフィレット幅が大きくなり、パッケージサイズが大きくなってしまう。
【００１０】
そこで、上記特許文献１では、チップ積層体を構成する半導体チップの各隙間にアンダーフィル材を充填した後に、このチップ積層体を配線基板に搭載することで、半導体チップの接続部分に破断が生じたり、半導体チップにクラックが生じたりすることを抑制する技術が提案されている。
【００１１】
しかしながら、チップ積層体は、配線基板に搭載された後も封止工程やリフロー工程等で加熱されるため、各半導体チップを厚み方向に貫通する貫通電極が熱膨張することにより、これら半導体チップに応力が加わることになる。特に、半導体チップに加わる応力は、チップ積層体の最上層に位置する半導体チップで最大となる。
【００１２】
すなわち、アンダーフィル材により封止されたチップ積層体を、ガラス転移温度（Ｔｇ）以上に昇温させことで、貫通電極の膨張・収縮による応力が発生する。この応力は、最上層に位置する半導体チップ（配線基板から最も離れた半導体チップ）の貫通電極の最上面側で最大となるため、この最上層に位置する半導体チップの貫通電極の近傍にクラックが生じ易くなる。
【課題を解決するための手段】
【００１３】
本発明に係る半導体装置の製造方法は、キャリア基板の上に複数の半導体チップを積層したチップ積層体を形成する工程と、キャリア基板及び複数の半導体チップの各隙間に第１の封止体を充填しながら、チップ積層体を第１の封止体で封止する工程と、配線基板となる部分が複数並んで形成された母配線基板の一面に、この母配線基板とキャリア基板との間で複数の半導体チップを挟み込むように、チップ積層体を配線基板となる部分毎に実装する工程と、第１の封止体で封止されたチップ積層体の全体を覆うように母配線基板の一面側を第２の封止体で封止する工程と、母配線基板を配線基板となる部分毎に切断することによって個々の半導体装置に分割する工程とを含むことを特徴とする。
【発明の効果】
【００１４】
以上のように、本発明では、配線基板とキャリア基板との間で複数の半導体チップを挟み込むようにチップ積層体を配線基板の一面に実装することで、実装後の加熱により各半導体チップに加わる応力を低減し、これら半導体チップにクラック等が発生することを抑制することが可能である。また、各半導体チップの接合部分に加わるストレスも低減できるため、この接合部分が破断したり、半導体チップに反り等の変形が発生したりすることを抑制し、半導体装置の接続信頼性を高めることが可能である。
【図面の簡単な説明】
【００１５】
【図１】本発明を適用した半導体パッケージの一例を示す断面図である。
【図２Ａ】図１に示す半導体パッケージの製造工程を説明するための図であり、母キャリア基板を示す断面図である。
【図２Ｂ】図１に示す半導体パッケージの製造工程を説明するための図であり、母キャリア基板の上に複数の半導体チップを積層する工程を示す断面図である。
【図２Ｃ】図１に示す半導体パッケージの製造工程を説明するための図であり、アンダーフィル材を充填する工程を示す断面図である。
【図２Ｄ】図１に示す半導体パッケージの製造工程を説明するための図であり、母キャリア基板を切断する工程を示す断面図である。
【図３】図１に示す半導体パッケージの製造工程を説明するための図であり、母配線基板を示す断面図である。
【図４】図１に示す半導体パッケージの製造工程を説明するための図であり、母配線基板の上にチップ積層体を実装する工程を示す断面図である。
【図５】図１に示す半導体パッケージの製造工程を説明するための図であり、モールド樹脂で封止する工程を示す断面図である。
【図６】図１に示す半導体パッケージの製造工程を説明するための図であり、はんだボールを配置する工程を示す断面図である。
【図７】図１に示す半導体パッケージの製造工程を説明するための図であり、母配線基板を切断する工程を示す断面図である。
【図８】図１に示す半導体パッケージの製造工程を説明するための図であり、分割された半導体パッケージを示す断面図である。
【図９Ａ】図１に示す半導体パッケージの別の製造工程を説明するための図であり、母キャリア基板の上に複数の半導体チップを積層する工程を示す断面図である。
【図９Ｂ】図１に示す半導体パッケージの別の製造工程を説明するための図であり、母キャリア基板を切断する工程を示す断面図である。
【図９Ｃ】図１に示す半導体パッケージの別の製造工程を説明するための図であり、アンダーフィル材を充填する工程を示す断面図である。
【図９Ｄ】図１に示す半導体パッケージの別の製造工程を説明するための図であり、母配線基板の上にチップ積層体を実装する工程を示す断面図である。
【図１０Ａ】図１に示す半導体パッケージの変形例を説明するための図であり、母キャリア基板の上に複数のメモリーチップ及びＩＦチップを積層する工程を示す断面図である。
【図１０Ｂ】図１に示す半導体パッケージの変形例を説明するための図であり、アンダーフィル材を充填する工程を示す断面図である。
【図１０Ｃ】図１に示す半導体パッケージの変形例を説明するための図であり、母キャリア基板を切断する工程を示す断面図である。
【図１０Ｄ】図１に示す半導体パッケージの変形例を説明するための図であり、母配線基板の上にチップ積層体を実装する工程を示す断面図である。
【発明を実施するための形態】
【００１６】
以下、本発明を適用した半導体装置の製造方法について、図面を参照して詳細に説明する。
なお、以下の説明で用いる図面は、特徴をわかりやすくするために、便宜上特徴となる部分を拡大して示している場合があり、各構成要素の寸法比率などが実際と同じであるとは限らない。また、以下の説明において例示される材料、寸法等は一例であって、本発明はそれらに必ずしも限定されるものではなく、その要旨を変更しない範囲で適宜変更して実施することが可能である。
【００１７】
（半導体装置）
先ず、本発明を適用して製造される半導体装置の一例として、図１に示すＣｏＣ型の半導体パッケージ１について説明する。
この半導体パッケージ１は、図１に示すように、配線基板２と、この配線基板２の一面（上面）に実装されたチップ積層体３Ａと、このチップ積層体３Ａを封止する第１の封止体４と、この第１の封止体４を覆った状態で配線基板２の一面を封止する第２の封止体５と、配線基板２の他面（下面）に配置された複数のはんだボール（外部接続端子）６とを備えることによって、ＢＧＡ(Ball Grid Array)と呼ばれるパッケージ構造を有している。
【００１８】
配線基板２は、平面視で矩形状を為すプリント配線板からなり、このプリント配線板は、例えばガラスエポキシ樹脂等からなる絶縁基材の面上にＣｕ等の導電材料からなる導体パターン等を形成し、その表面をソルダーレジスト等の絶縁膜で被覆したものからなる。なお、本例では、厚み０．２ｍｍ程度の配線基板２を用いている。
【００１９】
この配線基板２の上面中央部には、チップ積層体３Ａが実装される実装領域２ａが設けられている。また、配線基板２の実装領域２ａには、複数のパッド電極（第３の接続端子）７が並んで設けられている。一方、配線基板２の他面（下面）には、複数の接続ランド８が並んで設けられている。そして、上記はんだボール６は、これら接続ランド８の上に配置されている。その他にも、配線基板２には、パッド電極７と接続ランド８との間を電気的に接続するためのビア（貫通電極）や配線パターンなどの引回し配線部９（図１中において模式的に示す。）が設けられている。また、配線基板２の表面は、上述したパッド電極７や接続ランド８が形成された部分を除いて、絶縁膜（図示せず。）で被覆されている。
【００２０】
チップ積層体３Ａは、キャリア基板１０の上に複数（本例では４つ）の半導体チップ１１ａ〜１１ｄが積層されたものからなる。このうち、キャリア基板１０は、平面視で矩形状を為すと共に、上記配線基板２よりも小さいプリント配線板からなる。また、このキャリア基板１０には、上記配線基板２と同じ材質で同じ厚みのプリント配線板を用いている。また、このキャリア基板１０は、一面側に複数の第１のバンプ電極（第１の接続端子）１２ａを有している。
【００２１】
一方、複数の半導体チップ１１ａ〜１１ｄは、平面視で矩形状を為すと共に、キャリア基板１０よりも小さい形状を有している。また、各半導体チップ１１ａ〜１１ｄは、それぞれ一面側に複数の第１のバンプ電極（第１の接続端子）１２ａと、他面側に複数の第２のバンプ電極（第２の接続端子）１２ｂと、これら第１のバンプ電極１２ａと第２のバンプ電極１２ｂとの間を接続する複数の貫通電極（ＴＳＶ）１３とを有している。なお、本例では、厚み５０μｍ程度の半導体チップ１１ａ〜１１ｄを用いている。
【００２２】
そして、これらキャリア基板１０及び複数の半導体チップ１１ａ〜１１ｄは、それぞれの一面と他面とを対向させながら、それぞれの間にある第１のバンプ電極１２ａと第２のバンプ電極１２ｂとを接合して積層されることによって、チップ積層体３Ａを構成している。
【００２３】
また、このチップ積層体３Ａは、最上層に位置する半導体チップ１１ｄを下方に向けた状態で、この半導体チップ１１ｄの他面と配線基板２の一面（実装領域２ａ）とを対向させながら、その間にある第１のバンプ電極１２ａとパッド電極７とを接合することによって、配線基板２の一面に実装されている。さらに、このチップ積層体３Ａは、配線基板２の一面と半導体チップ１１ｄの他面との間に充填された絶縁性の接着部材１４を介して配線基板２の実装領域２ａに接着固定されている。なお、チップ積層体３Ａは、配線基板２のパッド電極７上にワイヤーバンプ（接合部材）を設けて、このワイヤーバンプを介して第２のバンプ電極１２ｂとパッド電極７とを接合することによって、配線基板２の一面に実装することも可能である。
【００２４】
第１の封止体４は、チップ積層体３Ａを構成するキャリア基板１０及び複数の半導体チップ１１ａ〜１１ｄの各隙間に充填されたアンダーフィル材によって、チップ積層体３Ａを封止している。
【００２５】
第２の封止体５は、第１の封止体４で封止されたチップ積層体３Ａの全体を覆うモールド樹脂によって、配線基板２の一面側を全面的に封止している。
【００２６】
以上のような構造を有する半導体パッケージ１では、配線基板２とキャリア基板１０との間で複数の半導体チップ１１ａ〜１１ｄを挟み込むようにチップ積層体３Ａを配線基板２の一面に実装することで、実装後の加熱より各半導体チップ１１ａ〜１１ｄを厚み方向に貫通する貫通電極１３が熱膨張した場合に、各半導体チップ１１ａ〜１１ｄに加わる応力を配線基板２とキャリア基板１０が受けることになる。すなわち、一旦硬化されたアンダーフィル材の熱履歴による応力の集中箇所がキャリア基板１０となる。これにより、各半導体チップ１１ａ〜１１ｄに加わる応力を低減し、これら半導体チップ１１ａ〜１１ｄにクラック等が発生することを抑制することが可能である。
【００２７】
また、この半導体パッケージ１では、各半導体チップ１１ａ〜１１ｄの接合部分に加わるストレスも低減できる。特に、配線基板２とキャリア基板１０に同じ材質のものを用い、更に厚みを等しくすることで、これら配線基板２とキャリア基板１０との間で熱膨張係数の差異による応力を低減できる。これにより、配線基板２とキャリア基板１０との間に挟み込まれた半導体チップ１１ａ〜１１ｄの接合部分が破断したり、半導体チップ１１ａ〜１１ｄに反り等の変形が発生したりすることを抑制し、半導体パッケージ１の接続信頼性を高めることが可能である。
【００２８】
（半導体装置の製造方法）
次に、本発明を適用した半導体装置の製造方法として、上記図１に示す半導体パッケージ１の製造工程について説明する。
上記半導体パッケージ１を製造する際は、先ず、図２Ａ〜図２Ｄに示すように、キャリア基板１０の上に複数の半導体チップ１１ａ〜１１ｅを積層したチップ積層体３Ａを形成する。
【００２９】
具体的には、先ず、図２Ａに示すように、上記キャリア基板１０となる部分が複数並んで設けられた母キャリア基板１０Ａを用意する。この母キャリア基板１０Ａは、例えばガラスエポキシ基板からなり、上記キャリア基板１０となる部分がマトリックス状に複数並んで形成されると共に、最終的にダイシングラインＬに沿って切断することで、上記キャリア基板１０となる部分を個々のキャリア基板１０として切り出すことが可能となっている。
【００３０】
次に、図２Ｂに示すように、図示を省略する吸着ステージ上に、上記複数の第１のバンプ電極１２ａが形成された面（一面）を上方に向けた状態で、母キャリア基板１０Ａを載置する。そして、この母キャリア基板１０Ａは、吸着ステージに設けられた複数の吸引孔により吸引されながら、この吸着ステージ上に保持される。
【００３１】
この状態から、母キャリア基板１０Ａ上の上記キャリア基板１０となる部分に、ボンディングツール１００を用いて、１層目の半導体チップ１１ａを積層搭載（フリップチップ実装）する。
【００３２】
このフリップチップ実装では、ボンディングツール１００に設けられた吸引孔１０１により１層目の半導体チップ１１ａを吸引保持しながら、このボンディングツール１００が半導体チップ１１ａを第２のバンプ電極１２ｂが形成された面（他面）を下方に向けた状態で保持する。
【００３３】
このボンディングツール１００は、１層目の半導体チップ１１ａの他面と、その下にある上記キャリア基板１０となる部分の一面とを対向させながら、その間にある第１のバンプ電極１２ａと第２のバンプ電極１２ｂとの位置を合わせた状態で、１層目の半導体チップ１１ａを上記キャリア基板１０となる部分に載置する。そして、この状態でボンディングツール１００が加熱しながら荷重を加えることによって、第１のバンプ電極１２ａと第２のバンプ電極１２ｂとを熱圧着により接合（フリップチップボンディング）する。なお、この接合時には、荷重だけでなく、超音波も印加するようにしてもよい。
【００３４】
これにより、第１のバンプ電極１２ａと第２のバンプ電極１２ｂとの間が電気的に接続（フリップチップ接続）されて、１層目の半導体チップ１１ａが上記キャリア基板１０となる部分にフリップチップ実装される。
【００３５】
この状態から更に、上述した１層目の半導体チップ１１ａをフリップチップ実装する場合と同様の方法を用いて、この１層目の半導体チップ１１ａ上に２層目の半導体チップ１１ｂと、この２層目の半導体チップ１１ｂ上に３層目の半導体チップ１１ｃと、この３層目の半導体チップ１１ｃ上に４層目の半導体チップ１１ｄとを、順にフリップチップ実装する。そして、このようなボンディングツール１００を用いた操作を、母キャリア基板１０Ａの上記キャリア基板１０となる部分毎に繰り返す。
【００３６】
次に、図２Ｃに示すように、母キャリア基板１０Ａ上に積層された複数の半導体チップ１１ａ〜１１ｄの各隙間に、液状のアンダーフィル材４Ａを供給するディスペンサー２００を用いて、上記第１の封止体４となるアンダーフィル材４Ａを充填する。
【００３７】
このとき、アンダーフィル材４Ａは、毛細管現象により各隙間に浸透しながら充填される。また、各隙間から周囲にはみ出したアンダーフィル材４Ａは、上層側から下層側に向かって漸次幅方向に広がった形状となる。
【００３８】
この状態から、アンダーフィル材４Ａを例えば１５０℃程度で加熱（キュア）することで、このアンダーフィル材４Ａを硬化させる。これにより、母キャリア基板１０Ａの上記キャリア基板１０となる部分に積層された複数の半導体チップ１１ａ〜１１ｄの各隙間が上記第１の封止体４により封止される。そして、このようなディスペンサー２００を用いた操作を、母キャリア基板１０Ａの上記キャリア基板１０となる部分毎に繰り返す。
【００３９】
次に、図２Ｄに示すように、母キャリア基板１０Ａの他面側にダイシングテープ３００を貼着した後、ダイシングブレード４００を用いて、母キャリア基板１０Ａをダイシングテープ３００とは反対側からダイシングラインＬに沿って切断し、上記キャリア基板１０となる部分を個々のチップ積層体３Ａに分割する。これにより、上記第１の封止体４により封止されたチップ積層体３Ａを得ることができる。そして、このチップ積層体３Ａは、ダイシングテープ３００から引き剥がされた後、図示を省略する収納用トレイに収容されて、次工程へと送られる。
【００４０】
次に、図３に示すように、上記配線基板２となる部分が複数並んで形成された母配線基板２Ａを用意する。この母配線基板２Ａは、例えばガラスエポキシ基板からなり、上記配線基板２となる部分がマトリックス状に複数並んで形成されると共に、最終的にダイシングラインＬに沿って切断することで、上記配線基板２となる部分を個々の配線基板２として切り出すことが可能となっている。
【００４１】
そして、図４に示すように、この母配線基板２Ａの一面に、ディスペンサー（図示せず。）を用いて、ＮＣＰ(Non Conductive Paste)と呼ばれる液状の接着部材１４を上記配線基板２となる部分の実装領域２ａ毎に塗布した後、ボンディングツール５００を用いて、上記第１の封止体４により封止されたチップ積層体３Ａを母配線基板２Ａの上記配線基板２となる部分の実装領域２ａにフリップ実装する。
【００４２】
このフリップチップ実装では、ボンディングツール５００の吸引孔５０１によりチップ積層体３Ａを吸引保持しながら、このボンディングツール５００がキャリア基板１０を上方に向けた状態でチップ積層体３Ａを保持する。
【００４３】
このボンディングツール５００は、半導体チップ１１ｄの他面と上記配線基板２となる部分の実装領域２ａとを対向させながら、その間にある第１のバンプ電極１２ａとパッド電極７との位置を合わせた状態で、上記第１の封止体４により封止されたチップ積層体３Ａを上記配線基板２となる部分の実装領域２ａ上に載置する。そして、この状態でボンディングツール５００が加熱しながら荷重を加えることによって、第１のバンプ電極１２ａとパッド電極７とを熱圧着により接合（フリップチップボンディング）する。なお、この接合時には、荷重だけでなく、超音波も印加するようにしてもよい。
【００４４】
これにより、第１のバンプ電極１２ａとパッド電極７との間が電気的に接続（フリップチップ接続）されて、上記第１の封止体４により封止されたチップ積層体３Ａが母配線基板２Ａの配線基板２となる部分の実装領域２ａにフリップチップ実装される。
【００４５】
また、上記接着部材１４は、母配線基板２Ａの一面と半導体チップ１１ｄの他面との間からはみ出した状態で硬化される。これにより、上記第１の封止体４により封止されたチップ積層体３Ａは、この接着部材１４を介して母配線基板２Ａの配線基板２となる部分の実装領域２ａに接着固定される。そして、このようなボンディングツール５００を用いた操作を、母配線基板２Ａの上記配線基板２となる部分毎に繰り返す。
【００４６】
なお、上記チップ積層体３Ａの周囲からはみ出した第１の封止体４は、上記チップ積層体３Ａが上記配線基板２となる部分に実装された状態において、下層側から上層側に向かって漸次幅方向に広がる逆テーパー形状となっている。本発明では、このような逆テーパー形状を有する第１の封止体４によって、母配線基板２Ａの一面と半導体チップ１１ｄの他面との間からはみ出した接着部材１４の這い上がりを抑制できるため、ボンディングツール５００への接着部材１４の付着に起因するチップ積層体３Ａの割れや接合不良等の発生を低減できる。
【００４７】
次に、図５に示すように、上記第１の封止体４により封止されたチップ積層体３Ａを覆うように母配線基板２Ａの一面側を上記第２の封止体５となるモールド樹脂５Ａで封止する。具体的には、図示を省略するトランスファモールド装置を用いる。このトランスファモールド装置は、母配線基板２Ａの他面側を保持する下金型（固定型）と、母配線基板２Ａの一面側に対向してモールド樹脂５Ａが充填されるキャビティ空間を形成すると共に、下金型に対して相対的に接離自在に移動される上金型（可動型）とからなる一対の成型金型を備える。
【００４８】
そして、このトランスファモールド装置の成形金型に、上記第１の封止体４により封止されたチップ積層体３Ａが実装された母配線基板２Ａをセットした後、成形金型内のキャビティ空間内に加熱溶融されたモールド樹脂５Ａを注入する。このモールド樹脂５Ａには、例えばエポキシ樹脂等の熱硬化性樹脂が用いられる。
【００４９】
そして、この状態で、モールド樹脂５Ａを所定の温度（例えば１８０℃程度）で加熱（キュア）することで、モールド樹脂５Ａを硬化させる。さらに、所定の温度でベークすることで、モールド樹脂５Ａが完全に硬化される。これにより、母配線基板２Ａの一面側が上記第２の封止体５となるモールド樹脂５Ａで完全に封止される。
【００５０】
本発明では、上述したように、第１の封止体４で封止されたチップ積層体３Ａを母配線基板２Ａ上に実装した後、この母配線基板２Ａ上を上記第２の封止体５となるモールド樹脂５Ａで一括的に封止することで、ボイド（気泡）の発生を低減できる。
【００５１】
次に、図６に示すように、母配線基板２Ａの各配線基板２となる部分に設けられた上記接続ランド８上に、上記はんだボール６を配置する。具体的には、複数の吸着孔（図示せず。）が形成されたボールマウンターのマウントツール６００を用いて、複数のはんだボール６をマウントツール６００で吸着保持しながら、これら複数のはんだボール６にフラックスを転写形成した後、母配線基板２Ａの各配線基板２となる部分毎にはんだボール６を接続ランド８上に載置する。そして、母配線基板２Ａの全ての配線基板２となる部分にはんだボール６を載置した後、この母配線基板２Ａをリフローする。これにより、母配線基板２Ａの各配線基板２となる部分の接続ランド８上に、はんだボール６が配置される。
【００５２】
次に、図７に示すように、母配線基板２Ａを配線基板２となる部分毎に切断することによって個々の半導体パッケージ１に分割する。具体的には、母配線基板２Ａの第２の封止体５側にダイシングテープ７００を貼着した後、ダイシングブレード８００を用いて母配線基板２Ａをダイシングテープ７００とは反対側からダイシングラインＬに沿って切断する。これにより、半導体パッケージ１毎に分割される。そして、図８に示すように、これら半導体パッケージ１をダイシングテープ７００から引き剥がすことで、複数の半導体パッケージ１を一括して製造することができる。
【００５３】
以上のように、本発明では、母配線基板２Ａとキャリア基板１０との間で複数の半導体チップ１１ａ〜１１ｄを挟み込むようにチップ積層体３Ａを配線基板２となる部分に実装することで、実装後の封止工程やリフロー工程等の加熱より各半導体チップ１１ａ〜１１ｄを厚み方向に貫通する貫通電極１３が熱膨張した場合でも、各半導体チップ１１ａ〜１１ｄに加わる応力を低減し、これら半導体チップ１１ａ〜１１ｄにクラック等が発生することを抑制することが可能である。
【００５４】
また、本発明では、各半導体チップ１１ａ〜１１ｄの接合部分に加わるストレスも低減できる。特に、母配線基板２Ａとキャリア基板１０に同じ材質のものを用い、更に厚みを等しくすることで、これら母配線基板２Ａとキャリア基板１０との間で熱膨張係数の差異による応力を低減できる。これにより、母配線基板２Ａとキャリア基板１０との間に挟み込まれた半導体チップ１１ａ〜１１ｄの接合部分が破断したり、半導体チップ１１ａ〜１１ｄに反り等の変形が発生したりすることを抑制し、上記半導体パッケージ１の接続信頼性を高めることが可能である。
【００５５】
また、本発明では、上述した吸着ステージ上に母キャリア基板１０Ａを保持しながら、この母キャリア基板１０Ａ上にボンディングツール１００を用いて半導体チップ１１ａ〜１１ｄをフリップ実装することで、従来のような高温（例えば３００℃程度）による熱圧着が不要となり、例えば常温〜１５０℃程度での超音波接合が可能となるため、半導体チップ１１ａ〜１１ｄへの熱の影響を低減できる。
【００５６】
また、本発明では、母キャリア基板１０Ａを切断して個々のチップ積層体３Ａに分割するまで、この母キャリア基板１０Ａのまま取り扱うことができるため、組立工程の効率化を図ることが可能である。
【００５７】
なお、本発明は、上記実施形態のものに必ずしも限定されるものではなく、本発明の趣旨を逸脱しない範囲において種々の変更を加えることが可能である。
例えば、上記実施形態では、上記チップ積層体３Ａを第１の封止体４で封止する工程を、母キャリア基板１０Ａを切断して個々のチップ積層体３Ａに分割する工程の前に行う場合について説明したが、本発明では、上記チップ積層体３Ａを第１の封止体４で封止する工程を、母キャリア基板１０Ａを切断して個々のチップ積層体３Ａに分割する工程の後に行うことも可能である。
【００５８】
具体的には、図９Ａに示すように、上述した母キャリア基板１０Ａの上記キャリア基板１０となる部分毎に複数の半導体チップ１１ａ〜１１ｄを積層した状態から、図９Ｂに示すように、母キャリア基板１０Ａの他面側にダイシングテープ３００を貼着した後、ダイシングブレード４００を用いて、母キャリア基板１０ＡをダイシングラインＬに沿って切断し、上記キャリア基板１０に分割する。
【００５９】
そして、図９Ｃに示すように、キャリア基板１０上に積層された複数の半導体チップ１１ａ〜１１ｄの各隙間に、液状のアンダーフィル材４Ａを供給するディスペンサー２００を用いて、上記第１の封止体４となるアンダーフィル材４Ａを充填した後、このアンダーフィル材４Ａを硬化させる。これにより、上記第１の封止体４により封止されたチップ積層体３Ａを得ることができる。
【００６０】
そして、この第１の封止体４により封止されたチップ積層体３Ａは、図９Ｄに示すように、ダイシングテープ３００から引き剥がされた後、上記図４に示す工程と同様に、ボンディングツール５００を用いて、半導体チップ１１ｄの第１のバンプ電極１２ａとパッド電極７との間を電気的に接続（フリップチップ接続）しながら、母配線基板２Ａの上記配線基板２となる部分の実装領域２ａにフリップ実装されることになる。
【００６１】
本発明では、上述したように、母配線基板２Ａとキャリア基板１０との間で複数の半導体チップ１１ａ〜１１ｄを挟み込むようにチップ積層体３Ａを母配線基板２Ａの一面に実装することで、実装後の加熱により各半導体チップ１１ａ〜１１ｄに加わる応力を低減し、これら半導体チップ１１ａ〜１１ｄにクラック等が発生することを抑制することが可能である。また、各半導体チップ１１ａ〜１１ｄの接合部分に加わるストレスも低減できるため、この接合部分が破断したり、半導体チップ１１ａ〜１１ｄに反り等の変形が発生したりすることを抑制し、半導体パッケージ１の接続信頼性を高めることが可能である。
【００６２】
また、本発明では、上記チップ積層体３Ａの構成に必ずしも限定されるものではなく、例えば図１０Ａ〜図１０Ｄに示すようなチップ積層体３Ｂを配線基板２上に実装することも可能である。
【００６３】
具体的に、このチップ積層体３Ｂは、上記キャリア基板１０の上に、ＤＲＡＭ（Dynamic Random Access Memory）回路などが形成された複数（本例では４つ）のメモリーチップ（第１の半導体チップ）１１ａ〜１１ｄと、この上に、各メモリーチップ１１ａ〜１１ｄと配線基板２との間のインターフェースを取るためのＩＦ(InterFace)回路などが形成されたＩＦチップ（第２の半導体チップ）１１ｅとを積層した構造を有している。
【００６４】
このうち、複数のメモリーチップ１１ａ〜１１ｄは、平面視で矩形状を為すと共に、配線基板２よりも小さい形状を有している。また、各メモリーチップ１１ａ〜１１ｄは、それぞれ一面側に複数の第１のバンプ電極（第１の接続端子）１２ａと、他面側に複数の第２のバンプ電極（第２の接続端子）１２ｂと、これら第１のバンプ電極１２ａと第２のバンプ電極１２ｂとの間を接続する複数の貫通電極（ＴＳＶ）１３とを有している。
【００６５】
そして、図１０Ａに示すように、これら複数のメモリーチップ１１ａ〜１１ｄは、上記図２Ｂに示す場合と同様に、母キャリア基板１０Ａ上の上記キャリア基板１０となる部分に、ボンディングツール１００を用いて、それぞれの一面と他面とを対向させながら、それぞれの間にある第１のバンプ電極１２ａと第２のバンプ電極１２ｂとを接合して積層される。
【００６６】
一方、ＩＦチップ１１ｅは、平面視で矩形状を為すと共に、上記メモリーチップ１１ａ〜１１ｄよりも小さい形状を有している。また、ＩＦチップ１１ｅは、その一面側に複数の第１のバンプ電極（第１の接続端子）１２ａと、その他面側に複数の第２のバンプ電極（第２の接続端子）１２ｂと、これら第１のバンプ電極１２ａと第２のバンプ電極１２ｂとの間を接続する複数の貫通電極（ＴＳＶ）１３とを有している。
【００６７】
そして、図１０Ａに示すように、このＩＦチップ１１ｅは、ボンディングツール１００を用いて、その他面と、上記メモリーチップ１１ｄの一面とを対向させながら、その間にある第１のバンプ電極１２ａと第２のバンプ電極１２ｂとを接合して積層される。
【００６８】
なお、ＩＦチップ１１ｅの第１のバンプ電極１２ａは、配線基板２のパッド電極７との間隔に合わせて、上記メモリーチップ１１ａ〜１１ｄの第１のバンプ電極１２ａよりも広い間隔（２００μｍ以上）を有している。このため、ＩＦチップ１１ｅでは、第１のバンプ電極１２ａと貫通電極１３との間に、再配線のための配線パターン１５を設けて、配線基板２のパッド電極７との間隔調整を行っている。
【００６９】
そして、母キャリア基板１０Ａ上に複数のメモリーチップ１１ａ〜１１ｄ及びＩＦチップ１１ｅを積層した後は、図１０Ｂに示すように、これら複数のメモリーチップ１１ａ〜１１ｄ及びＩＦチップ１１ｅの各隙間に、液状のアンダーフィル材４Ａを供給するディスペンサー２００を用いて、上記第１の封止体４となるアンダーフィル材４Ａを充填した後、このアンダーフィル材４Ａを硬化させる。
【００７０】
その後は、図１０Ｃに示すように、上記図２Ｄに示す工程と同様に、母キャリア１０Ａの他面側にダイシングテープ３００を貼着した後、ダイシングブレード４００を用いて、母キャリア基板１０Ａをダイシングテープ３００とは反対側からダイシングラインＬに沿って切断し、上記キャリア基板１０となる部分を個々のチップ積層体３Ｂに分割する。これにより、上記第１の封止体４により封止されたチップ積層体３Ｂを得ることができる。
【００７１】
そして、このチップ積層体３Ｂは、図１０Ｄに示すように、ダイシングテープ３００から引き剥がされた後、上記図４に示す工程と同様に、ボンディングツール５００を用いて、ＩＦチップ１１ｅの第１のバンプ電極１２ａとパッド電極７との間を電気的に接続（フリップチップ接続）しながら、母配線基板２Ａの上記配線基板２となる部分の実装領域２ａにフリップ実装されることになる。
【００７２】
本発明では、母配線基板２Ａとキャリア基板１０との間で複数のメモリーチップ１１ａ〜１１ｄ及びＩＦチップ１１ｅを挟み込むようにチップ積層体３Ｂを母配線基板２Ａの一面に実装することで、実装後の加熱により各半導体チップ１１ａ〜１１ｅに加わる応力を低減し、これら半導体チップ１１ａ〜１１ｅにクラック等が発生することを抑制することが可能である。また、各半導体チップ１１ａ〜１１ｅの接合部分に加わるストレスも低減できるため、この接合部分が破断したり、半導体チップ１１ａ〜１１ｅに反り等の変形が発生したりすることを抑制し、半導体パッケージ１の接続信頼性を高めることが可能である。
【００７３】
なお、上記チップ積層体３Ｂは、メモリーチップ１１ａ〜１１ｄとＩＦチップ１１ｅとを組み合わせた構成となっているが、チップの種類や大きさ等については任意に変更することが可能である。
【００７４】
また、本発明では、上述した４段構成や５段構成のチップ積層体３Ａ，３Ｂの構成に必ずしも限定されるものではなく、チップ積層体の積層数については少なくとも２段以上であればよく、４段以下や６段以上としてもよい。また、第１のバンプ電極１２ａ、貫通電極１３及び第２のバンプ電極１２ｂの配置や数についても、上記チップ積層体３Ａ，３Ｂの構成に限らず、適宜変更して実施することが可能である。
【００７５】
また、本発明は、上記ＢＧＡ型の半導体パッケージ１に限らず、例えば、ＬＧＡ（Land Grid Array）型やＣＳＰ(Chip Size Package)型などの他の半導体パッケージにも適用可能である。
【符号の説明】
【００７６】
１…半導体パッケージ（半導体装置）  ２…配線基板  ２Ａ…母配線基板  ２ａ…実装領域  ２Ａ…母配線基板  ３Ａ，３Ｂ…チップ積層体  ４…第１の封止体  ４Ａ…アンダーフィル材  ５…第２の封止体  ５Ａ…モールド樹脂  ６…はんだボール（外部接続端子）  ７…パッド電極（第３の接続端子）  ８…接続ランド  ９…引回し配線部  １０…キャリア基板  １０Ａ…母キャリア基板  １１ａ〜１１ｄ…メモリーチップ（半導体チップ）  １１ｅ…ＩＦチップ（半導体チップ）  １２ａ…第１のバンプ電極（第１の接続端子）  １２ｂ…第２のバンプ電極（第２の接続端子）  １３…貫通電極  １４…接着部材  １００…ボンディングツール  ２００…ディスペンサー  ３００…ダイシングテープ  ４００…ダイシングブレード  ５００…ボンディングツール  ６００…マウントツール  ７００…ダイシングテープ  ８００…ダイシングブレード
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図２Ｃ】
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【図２Ｄ】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９Ａ】
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【図９Ｂ】
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【図９Ｃ】
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【図９Ｄ】
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【図１０Ａ】
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【図１０Ｂ】
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【図１０Ｃ】
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【図１０Ｄ】
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