(57)【要約】      （修正有）【課題】配線基板に搭載されるチップコンデンサの数を低減又は省略し、製造工程を簡略化することのできる技術を提供する。【解決手段】配線基板１００は、チップ部品を取り付けるための取付領域Ｆが形成された多層基板１１０と、多層基板１１０の取付領域Ｆが形成された面のうち取付領域Ｆとは重ならない位置に接続された補強部材とを備える。補強部材は、セラミックを主体として形成され、取付領域Ｆを内側に有する開口部Ｍと、内部にキャパシタ１２２と、を有している。【選択図】図１
2012109386.tif 000002
【特許請求の範囲】
【請求項１】
チップ部品を取り付けるための取付領域が形成された多層基板と、
前記多層基板の前記取付領域が形成された面のうち前記取付領域とは重ならない位置に接続された補強部材と、
を備える配線基板であって、
前記補強部材は、セラミックを主体として形成され、前記取付領域を内側に有する開口部と、内部にキャパシタと、を有している、
配線基板。
【請求項２】
請求項１記載の配線基板であって、
前記補強部材は、内部に前記キャパシタを複数有している、
配線基板。
【請求項３】
請求項１または請求項２に記載の配線基板であって、
前記多層基板には、前記チップ部品を複数取り付けるために、前記取付領域が複数形成されており、
前記補強部材には、前記開口部が複数形成されている、
配線基板。
【請求項４】
請求項１から請求項３のいずれか一項に記載の配線基板であって、
前記キャパシタは、第一電極層と第二電極層とがセラミック層を介して交互に積層してなる積層キャパシタである、
配線基板。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、配線基板に関するものである。
【背景技術】
【０００２】
従来から、ＣＰＵなどの半導体チップを搭載する配線基板が知られている（例えば、下記の特許文献１参照）。一般に、配線基板の表面には、いわゆるデカップリングコンデンサとして機能するチップコンデンサが多数搭載されている。このため、配線基板を補強するための部材（スティフナー）を配線基板に取り付ける場合には、チップコンデンサが配置されている箇所を避けた構成とする必要があり、省スペース化及び製造工程の簡略化が困難であった。なおこのような問題は、半導体チップを搭載するための配線基板に限らず、一般に、チップ部品を搭載するための配線基板全般に共通する問題であった。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００５−３０２９２４号公報
【特許文献２】特開２０１０−４０６６９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明は、上述した従来の課題の少なくとも一部を解決するためになされたものであり、配線基板に搭載されるチップコンデンサの数を低減又は省略し、製造工程を簡略化することのできる技術を提供することを目的とする。
【課題を解決するための手段】
【０００５】
本発明は、上述の課題の少なくとも一部を解決するために、以下の形態または適用例を取ることが可能である。
【０００６】
[適用例１]
チップ部品を取り付けるための取付領域が形成された多層基板と、
前記多層基板の前記取付領域が形成された面のうち前記取付領域とは重ならない位置に接続された補強部材と、
を備える配線基板であって、
前記補強部材は、セラミックを主体として形成され、前記取付領域を内側に有する開口部と、内部にキャパシタと、を有している、
配線基板。
この構成によれば、配線基板の強度を向上させることができるとともに、配線基板上に搭載されるチップコンデンサの数を低減又は省略し、製造工程を簡略化することができる。
【０００７】
[適用例２]
適用例１記載の配線基板であって、
前記補強部材は、内部に前記キャパシタを複数有している、
配線基板。
この構成によれば、大きな静電容量を確保することができる。
【０００８】
[適用例３]
適用例１または適用例２に記載の配線基板であって、
前記多層基板には、前記チップ部品を複数取り付けるために、前記取付領域が複数形成されており、
前記補強部材には、前記開口部が複数形成されている、
配線基板。
この構成によれば、複数のチップ部品を配線基板に取り付けることができる。
【０００９】
[適用例４]
適用例１から適用例３のいずれか一項に記載の配線基板であって、
前記キャパシタは、第一電極層と第二電極層とがセラミック層を介して交互に積層してなる積層キャパシタである、
配線基板。
この構成によれば、補強部材の内部にキャパシタを形成することができる。
【００１０】
なお、本発明は、種々の態様で実現することが可能である。例えば、配線基板の製造方法等の形態で実現することができる。
【図面の簡単な説明】
【００１１】
【図１】本発明の一実施例としての配線基板１００の構成を示す説明図である。
【図２】配線基板１００にチップ部品としての半導体チップ１０２を取り付けた状態を示す説明図である。
【図３】スティフナー１２０を多層基板１１０に取り付ける工程の一例を示す説明図である。
【図４】スティフナー１２０を多層基板１１０に取り付ける工程の他の例を示す説明図である。
【図５】第２実施例における配線基板１００ｂの構成を示す平面図である。
【図６】第３実施例における配線基板１００ｃの構成を示す説明図である。
【図７】第４実施例における配線基板１００ｄの構成を示す説明図である。
【図８】第５実施例における配線基板１００ｅの構成を示す説明図である。
【発明を実施するための形態】
【００１２】
次に、本発明の実施の形態を実施例に基づいて以下の順序で説明する。
Ａ．第１実施例：
Ａ１．配線基板の構成：
Ａ２．スティフナーの取り付け工程：
Ｂ．第２実施例：
Ｃ．第３実施例：
Ｄ．第４実施例：
Ｅ．第５実施例：
Ｆ．変形例：
【００１３】
Ａ．第１実施例：
Ａ１．配線基板の構成：
図１は、本発明の一実施例としての配線基板１００の構成を示す説明図である。図１（Ａ）は、配線基板１００の平面図であり、図１（Ｂ）は、図１（Ａ）におけるＢ−Ｂ断面を示す図である。図２は、配線基板１００にチップ部品としての半導体チップ１０２を取り付けた状態を示す説明図である。図２（Ａ）は、配線基板１００の平面図であり、図２（Ｂ）は、図２（Ａ）におけるＢ−Ｂ断面を示す図である。
【００１４】
配線基板１００は、半導体チップ１０２を、コンピュータのプリント基板（図示せず）に取り付けるためのコネクタとして機能する。配線基板１００は、多層基板１１０と、スティフナー１２０とを備えている。
【００１５】
多層基板１１０は、銅メッキ等で形成された配線層とエポキシ樹脂等の樹脂を主体として形成された樹脂絶縁層とが交互に積層されてなる略正方形の基板である。多層基板１１０の表面には、半導体チップ１０２を取り付けるための取付領域Ｆが形成されている（図１）。この取付領域Ｆには、半導体チップ１０２の端子と電気的に接続するための第１の端子群１１２が設けられている。また、多層基板１１０の取付領域Ｆが形成された面とは反対側の面には、プリント基板の端子と電気的に接続するための第２の端子群１１４が設けられている。第１の端子群１１２と第２の端子群１１４とは、多層基板１１０内に形成された配線層を介して電気的に接続されている。本実施例では、第１の端子群１１２として、フリップチップ接続のための端子が採用されており、第２の端子群１１４として、ピンが格子状に配置されたＰＧＡ（Ｐｉｎ  Ｇｒｉｄ  Ａｒｒａｙ）タイプが採用されている。
【００１６】
スティフナー１２０は、多層基板１１０を補強するための補強部材であり、多層基板１１０の取付領域Ｆが形成された面のうち、取付領域Ｆとは重ならない位置に取り付けられている。スティフナー１２０は、略正方形の形状を有しており、中央には開口部Ｍが形成されている。スティフナー１２０の開口部Ｍの内側からは、多層基板１１０に形成された取付領域Ｆが露出している。
【００１７】
本実施例では、スティフナー１２０は、セラミックを主体として形成されており、内部に複数のキャパシタ１２２を有している。キャパシタ１２２は、第一電極層１２３と第二電極層１２４とがセラミック層を介して積層された積層キャパシタとして構成されている。第一電極層１２３及び第二電極層１２４は、スティフナー１２０の厚み方向に形成された柱状の導体部を介して、多層基板１１０と電気的に接続されることとなり、このキャパシタ１２２は、いわゆるデカップリングコンデンサとして機能する。さらに、スティフナー１２０の内部にキャパシタ１２２を複数形成する場合、第一電極層１２３及び第二電極層１２４は、同一層内に位置して互いに電気的に独立する複数の電極パターンから構成される。
【００１８】
内部にキャパシタ１２２を有するスティフナー１２０の製造方法としては、例えば、チタン酸バリウム等を含むグリーンシートと呼ばれる誘電体シートの表面に、ニッケル、銀や、パラジウムなどの導体を含んだペーストをスクリーン印刷法によって印刷することによって電極層を形成し、電極層が形成された誘電体シートを積み重ねて一体化した後に焼成するといった方法を採用することができる。なお、柱状の導体部の形成方法としては、電極層を形成した誘電体シートにレーザー照射やパンチングなどの周知の方法によって貫通孔を形成し、貫通孔内にニッケル等の導体を含むペーストを圧入する方法を採用することができる。
【００１９】
このように、第１実施例では、スティフナー１２０の内部にキャパシタ１２２が設けられているので、配線基板１００に搭載されるチップコンデンサの数を低減又は省略することができる。このため、チップコンデンサを別途配置するためのスペースを省略することができるとともに、チップコンデンサとスティフナーを別々に実装する場合に比べて、製造工程を簡略化することが可能となる。さらに、スティフナー１２０の内部には複数の電極層を緻密に積層することができるとともに、スティフナー１２０の内部の広範囲に複数のキャパシタ１２２を形成することができるので、大きな静電容量を容易に確保することも可能となる。
【００２０】
Ａ２．スティフナーの取り付け工程：
図３は、スティフナー１２０を多層基板１１０に取り付ける工程の一例を示す説明図である。この図３に示した例では、スティフナー１２０の表面に露出するキャパシタ１２２の電極（端子）にＰＶＤ等の周知の薄膜形成方法を用いて、銅のメタライズを行なった後、多層基板１１０の外周部の部品接続用の端子に対して半田印刷を行なう。次に、部品接続用の端子上に、スティフナー１２０の表面に露出するキャパシタ１２２の電極を位置合わせしてから、熱処理を行うことによってスティフナー１２０と多層基板１１０とを接合する。このようにすれば、スティフナー１２０を多層基板１１０に取り付けることができる。
【００２１】
図４は、スティフナー１２０を多層基板１１０に取り付ける工程の他の例を示す説明図である。この図４に示した例では、スティフナー１２０の表面に露出するキャパシタ１２２の電極にメタライズを行なった後、多層基板１１０の外周部の部品接続用の端子に対して半田印刷を行なう。そして、スティフナー１２０と多層基板１１０との間に樹脂材１４０を挟んで圧着し、熱処理を行なうことによって、スティフナー１２０と多層基板１１０とを接合する。このような方法によっても、スティフナー１２０を多層基板１１０に取り付けることができる。なお、樹脂材１４０のホール部１４２に導電ペーストを充填した後に、スティフナー１２０と多層基板１１０とを接合してもよい。
【００２２】
Ｂ．第２実施例：
図５は、第２実施例における配線基板１００ｂの構成を示す平面図である。図１に示した第１実施例との違いは、半導体チップ１０２を複数取り付けるために、多層基板１１０ｂに４つの取付領域Ｆ１,Ｆ２,Ｆ３,Ｆ４が形成されている点と、スティフナー１２０ｂに４つの開口部Ｍ１，Ｍ２，Ｍ３，Ｍ４が形成されている点であり、他の構成は第１実施例と同じである。
【００２３】
このようにすれば、上記第１実施例と同様の効果を奏する上に、複数の半導体チップ１０２を配線基板１００ｂに取り付けることが可能となる。さらに、複数の取付領域の間にもスティフナー１２０ｂが存在するので、配線基板１００ｂの強度を向上させることができる。また、複数の取付領域の間に存在するスティフナー１２０ｂの内部にもキャパシタ１２２を設けることができるので、キャパシタ１２２と半導体チップ１０２との距離を短くすることができ、デカップリングコンデンサとしての電気的特性を向上させることができる。
【００２４】
Ｃ．第３実施例：
図６は、第３実施例における配線基板１００ｃの構成を示す説明図である。図１に示した第１実施例との違いは、スティフナー１２０ｃに、自身の厚み方向に貫通する複数のスルーホール部１２６が形成されている点と、キャパシタ１２２の電極層の一部がスルーホール部１２６の内側に形成された電極に接続されている点と、スルーホール部１２６の内部から延びた電極がキャパシタ１２２の端子として多層基板１１０に接続されている点であり、他の構成は第１実施例と同じである。
【００２５】
このようにすれば、上記第１実施例と同様の効果を奏する上に、スルーホール部１２６が形成されているため、キャパシタ１２２の複数の電極層における電気的な接続を容易に実現することが可能となる。
【００２６】
Ｄ．第４実施例：
図７は、第４実施例における配線基板１００ｄの構成を示す説明図である。図１に示した第１実施例との違いは、スティフナー１２０ｄの幅の一部が狭くなっている点（換言すれば、スティフナー１２０の開口部Ｍが大きくなっている点）であり、他の構成は第１実施例と同じである。
【００２７】
このようにすれば、上記第１実施例と同様の効果を奏する上に、配線基板１００ｄにおける取付領域Ｆをさらに広くすることができるので、よりサイズの大きな半導体チップ１０２を配線基板１００ｄに取り付けることが可能となる。また、取付領域Ｆとスティフナー１２０ｄとの間にスペースが形成されるため、半導体チップ１０２を配線基板１００ｄに取り付ける際の作業工程を容易にすることも可能となる。
【００２８】
Ｅ．第５実施例：
図８は、第５実施例における配線基板１００ｅの構成を示す説明図である。図１に示した第１実施例との違いは、第三電極層１２５が形成されている点であり、他の構成は第１実施例と同じである。このようにすれば、上記第１実施例と同様の効果を奏する上に、キャパシタ１２２の静電容量をさらに大きくすることができる。なお、キャパシタ１２２の電極層は４層以上としてもよい。
【００２９】
Ｆ．変形例：
なお、この発明は上記の実施例や実施形態に限られるものではなく、その要旨を逸脱しない範囲において種々の態様において実施することが可能であり、例えば次のような変形も可能である。
【００３０】
変形例１：
上記実施例では、多層基板１１０及びスティフナー１２０の形状は略正方形であったが、多層基板１１０及びスティフナー１２０の形状は略正方形に限らず、例えば、長方形や、円形等の形状であってもよい。
【００３１】
変形例２：
上記実施例では、第２の端子群１１４はＰＧＡタイプであったが、第２の端子群１１４はＢＧＡ（Ｂａｌｌ  Ｇｒｉｄ  Ａｒｒａｙ）タイプやＬＧＡ（Ｌａｎｄ  Ｇｒｉｄ  Ａｒｒａｙ）タイプ等であってもよい。
【００３２】
変形例３：
上記実施例では、スティフナー１２０は内部に複数のキャパシタ１２２を有していたが、スティフナー１２０は静電容量の大きい単一のキャパシタを内部に有することとしてもよい。
【００３３】
変形例４：
上記実施例では、多層基板１１０には１つ又は４つの取付領域が形成されていたが、取付領域の数は１つや４つに限られず、２つや３つ、５つ以上の複数であってもよい。同様に、スティフナー１２０に形成される開口部の数は１つや４つに限られず、２つや３つ、５つ以上の複数であってもよい。
【符号の説明】
【００３４】
１００…配線基板
１００ｂ…配線基板
１００ｃ…配線基板
１００ｄ…配線基板
１００ｅ…配線基板
１０２…半導体チップ
１１０…多層基板
１１０ｂ…多層基板
１１２…第１の端子群
１１４…第２の端子群
１２０…スティフナー
１２０ｂ…スティフナー
１２０ｃ…スティフナー
１２０ｄ…スティフナー
１２２…キャパシタ
１２３…第一電極層
１２４…第二電極層
１２５…第三電極層
１２６…スルーホール部
１４０…樹脂材
１４２…ホール部
Ｆ…取付領域
Ｆ１…取付領域
Ｆ２…取付領域
Ｆ３…取付領域
Ｆ４…取付領域
Ｍ…開口部
Ｍ１…開口部
Ｍ２…開口部
Ｍ３…開口部
Ｍ４…開口部
【図１】
2012109386.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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