(57)【要約】      （修正有）【課題】半導体層の膜厚均一性を向上させたチャネルエッチ型ＴＦＴとその製造方法を提供する。【解決手段】酸化物半導体からなるチャネル層４を形成した後、該チャネル層４の上にＩｎ、Ｚｎ、Ｇａを含む酸化物からなり、上記酸化物半導体よりもエッチングレートが速く、抵抗率が３．３８×１０7Ωｃｍ以下である犠牲層５を形成し、その上にソース電極６及びドレイン電極７を形成して、該ソース電極６とドレイン電極７の間に露出した犠牲層５をウェットエッチング除去することにより、半導体層膜厚の均一性を向上させ、ＴＦＴ特性とその均一性と、をより向上させることができる。【選択図】図２
2012146956.tif 000002
【特許請求の範囲】
【請求項１】
基板上に、ゲート電極と、ゲート絶縁層と、酸化物半導体からなるチャネル層と、ソース電極と、ドレイン電極とを有するチャネルエッチ型薄膜トランジスタであって、
前記チャネル層と、前記ソース電極及びドレイン電極とが、犠牲層を介して電気的に接続されており、
前記犠牲層が、Ｉｎ、Ｚｎ、Ｇａを含む酸化物からなり、前記犠牲層のエッチングレートが前記チャネル層のエッチングレートよりも速く、
前記犠牲層の抵抗率が３．３８×１０7Ωｃｍ以下であることを特徴とするチャネルエッチ型薄膜トランジスタ。
【請求項２】
前記チャネル層のエッチングレートに対する前記犠牲層のエッチングレートの比が２以上であるチャネルエッチ型薄膜トランジスタ。
【請求項３】
前記犠牲層の膜厚が５ｎｍ以上１０００ｎｍ以下である請求項１に記載のチャネルエッチ型薄膜トランジスタ。
【請求項４】
前記チャネル層が、Ｉｎ、Ｚｎ、Ｇａのうちの少なくとも一つを含む酸化物からなる請求項１又は２に記載のチャネルエッチ型薄膜トランジスタ。
【請求項５】
前記チャネル層と前記犠牲層とが同一の組成を有する酸化物からなる請求項１〜４のいずれか１項に記載のチャネルエッチ型薄膜トランジスタ。
【請求項６】
基板上にゲート電極を形成するゲート電極形成工程と、
前記ゲート電極上にゲート絶縁層を形成するゲート絶縁層形成工程と、
前記ゲート絶縁層の上に酸化物半導体からなるチャネル層を形成するチャネル層形成工程と、
前記チャネル層の上に、Ｉｎ、Ｚｎ、Ｇａを含む酸化物からなり、前記チャネル層よりもエッチングレートが速く、抵抗率が３．３８×１０7Ωｃｍ以下である犠牲層を形成する犠牲層形成工程と、
前記犠牲層の上にドレイン電極とソース電極とを形成する電極形成工程と、
前記ドレイン電極とソース電極との間に露出した犠牲層をウェットエッチングして前記チャネル層を露出させるウェットエッチング工程と、
を前記の順序で有することを特徴とするチャネルエッチ型薄膜トランジスタの製造方法。
【請求項７】
基板上に酸化物半導体からなるチャネル層を形成するチャネル層形成工程と、
前記半導体層の上に、Ｉｎ、Ｚｎ、Ｇａを含む酸化物からなり、前記チャネル層よりもエッチングレートが速く、抵抗率が３．３８×１０7Ωｃｍ以下である犠牲層を形成する犠牲層形成工程と、
前記犠牲層の上にドレイン電極とソース電極とを形成する電極形成工程と、
前記ドレイン電極とソース電極との間に露出した犠牲層をウェットエッチングして前記チャネル層を露出させるウェットエッチング工程と、
前記ドレイン電極、ソース電極、チャネル層上にゲート絶縁層を形成するゲート絶縁層形成工程と、
前記ゲート絶縁層上にゲート電極を形成するゲート電極形成工程と、
を前記の順序で有することを特徴とするチャネルエッチ型薄膜トランジスタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、酸化物半導体を用いたチャネルエッチ型薄膜トランジスタ及びその製造方法に関する。より詳しくは、ドレイン電極及びソース電極のドライエッチングによりダメージを受けたチャネル層の一部をウェットエッチングにより除去した構造の薄膜トランジスタとその製造方法に関する。
【背景技術】
【０００２】
近年、薄膜トランジスタ（ＴＦＴ）を駆動素子に用いた液晶ディスプレイや有機ＥＬディスプレイが実用化されている。ＴＦＴの半導体層には、主として非晶質Ｓｉや多結晶Ｓｉが用いられるが、Ｓｉ以外の半導体材料の研究も盛んである。最近では、Ｉｎ、Ｇａ、Ｚｎを含む酸化物（Ｉｎ−Ｇａ−Ｚｎ−Ｏ）からなる非晶質酸化物をＴＦＴの半導体層に用いた例が報告されている。この非晶質酸化物ＴＦＴは、低温プロセスでの作製が可能であることや大面積化が容易であることなどの利点を有している。
【０００３】
また、ＴＦＴの構造は様々であるが、大画面ディスプレイ用のＴＦＴには、チャネルエッチ型構造の非晶質Ｓｉ−ＴＦＴが多く用いられている。チャネルエッチ型とは、チャネル層となる半導体層の上部に電極材料を堆積した後、ドライエッチングによってパターニングし、ソース電極及びドレイン電極とした構造である。従来、Ｉｎ−Ｇａ−Ｚｎ−Ｏを含む非晶質酸化物ＴＦＴでは、下記のとおり、安定性と均一性とが両立した高性能のチャネルエッチ型ＴＦＴが容易でなく、チャネル保護型が主流である。半導体材料を問わず、チャネル保護型はチャネルエッチ型より構造が複雑で、製造コストが高い。そこで非晶質Ｓｉ−ＴＦＴと同じチャネルエッチ型の非晶質酸化物ＴＦＴが望まれている。
【０００４】
Ｉｎ−Ｇａ−Ｚｎ−Ｏの非晶質酸化物からなる半導体層を用いて、チャネルエッチ型ＴＦＴを作製する場合、ドレイン電極及びソース電極のドライエッチング時に、半導体層もドライエッチングに曝されてダメージを受ける。このダメージにより、ＴＦＴの特性が悪影響を受ける。非晶質酸化物ＴＦＴのオフ動作は完全空乏状態により実現されているため、半導体チャネル層が薄い。非晶質Ｓｉ−ＴＦＴのようなオーバーエッチプロセスの採用も困難である。そこで、酸性水溶液を用いたウェットエッチングで、ダメージ層を取り除く手法が提案されている（特許文献１、２、非特許文献１）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００９−００４７８７号公報
【特許文献２】特開２０１１−０５４８１２号公報
【非特許文献】
【０００６】
【非特許文献１】Ｃ．−Ｊ．Ｋｉｍ  ｅｔ．ａｌ，Ｅｌｅｃｔｒｏｃｈｅｍ．Ｓｏｌｉｄ−Ｓｔａｔｅ  Ｌｅｔｔ．１２（４），Ｈ９５−Ｈ９７（２００９）
【発明の概要】
【発明が解決しようとする課題】
【０００７】
特許文献１及び非特許文献１が開示する従来の手法では、酸化物半導体を用いたチャネルエッチ型ＴＦＴの作製工程のうち、酸化物半導体層のダメージ層をウェットエッチングで取り除く工程を導入することで、ＴＦＴ特性を向上させることができた。しかしながら、高々数ｎｍの極表層に過ぎないダメージ層を、数ｍのガラス基板全域に亘ってウェットエッチングで均一に除去することは極めて困難である。係る手法で得られるＴＦＴの半導体層は膜厚均一性が不十分であり、より均一な膜厚の半導体層を備えたチャネルエッチ型ＴＦＴが求められていた。
【０００８】
これに対して特許文献２では、半導体チャネル層の上にそれよりウェットエッチングレートが大きい犠牲層を設け、エッチングレートの選択性により均一な膜厚を実現する手法が開示されている。犠牲層の導入自体は従来から知られる技術思想である。犠牲層は半導体チャネル層とソース／ドレイン電極の間に挟まれて残るために、ＴＦＴの直列抵抗成分となり、その駆動力を低下させる。従って、犠牲層の抵抗率は十分に低くなければならない。特許文献２では、犠牲層として、半導体チャネル層とは構成元素や組成の異なる酸化物半導体層を犠牲層に用いている。ウェットエッチングレートの差異の大きさを与える犠牲層の構成元素・組成と低い抵抗率は必ずしも両立しない。また、構成元素や組成の異なる酸化物半導体層を半導体チャネル層上に堆積するためには、チャネル層用とは異なるスパッタターゲット／スパッタチャンバを工程に追加する必要がある。これでは、チャネルエッチ型に比べて工程数を低減する筈のバックチャネルエッチ型を採用する効果が小さくなる場合がある。特許文献２が開示する方法には、これら二つの解決すべき技術課題が存在する。
【０００９】
本発明は、上記課題に鑑みてなされたものである。製造コストの増大とＴＦＴ性能の低下を招かず、半導体層の膜厚とＴＦＴ特性の均一性を向上させたチャネルエッチ型ＴＦＴとその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１０】
本発明の第１は、基板上に、ゲート電極と、ゲート絶縁層と、酸化物半導体からなるチャネル層と、ソース電極と、ドレイン電極とを有するチャネルエッチ型薄膜トランジスタであって、
前記チャネル層と、前記ソース電極及びドレイン電極とが、犠牲層を介して電気的に接続されており、
前記犠牲層が、Ｉｎ、Ｚｎ、Ｇａを含む酸化物からなり、前記犠牲層のエッチングレートが前記チャネル層のエッチングレートよりも速く、前記犠牲層の抵抗率が３．３８×１０7Ωｃｍ以下であることを特徴とする。
【００１１】
本発明の第２は、基板上にゲート電極を形成するゲート電極形成工程と、
前記ゲート電極上にゲート絶縁層を形成するゲート絶縁層形成工程と、
前記ゲート絶縁層の上に酸化物半導体からなるチャネル層を形成するチャネル層形成工程と、
前記チャネル層の上に、Ｉｎ、Ｚｎ、Ｇａを含む酸化物からなり、前記チャネル層よりもエッチングレートが速く、抵抗率が３．３８×１０7Ωｃｍ以下である犠牲層を形成する犠牲層形成工程と、
前記犠牲層の上にドレイン電極とソース電極とを形成する電極形成工程と、
前記ドレイン電極とソース電極との間に露出した犠牲層をウェットエッチングして前記チャネル層を露出させるウェットエッチング工程と、
を前記の順序で有することを特徴とするチャネルエッチ型薄膜トランジスタの製造方法である。
【００１２】
本発明の第３は、基板上に酸化物半導体からなるチャネル層を形成するチャネル層形成工程と、
前記半導体層の上に、Ｉｎ、Ｚｎ、Ｇａを含む酸化物からなり、前記チャネル層よりもエッチングレートが速く、抵抗率が３．３８×１０7Ωｃｍ以下である犠牲層を形成する犠牲層形成工程と、
前記犠牲層の上にドレイン電極とソース電極とを形成する電極形成工程と、
前記ドレイン電極とソース電極との間に露出した犠牲層をウェットエッチングして前記チャネル層を露出させるウェットエッチング工程と、
前記ドレイン電極、ソース電極、チャネル層上にゲート絶縁層を形成するゲート絶縁層形成工程と、
前記ゲート絶縁層上にゲート電極を形成するゲート電極形成工程と、
を前記の順序で有することを特徴とするチャネルエッチ型薄膜トランジスタの製造方法である。
【発明の効果】
【００１３】
本発明によれば、酸化物半導体をチャネル層に用いたチャネルエッチ型ＴＦＴにおいて、ウェットエッチング処理後の半導体層膜厚の均一性を向上させ、ＴＦＴ特性とその均一性と、をより向上させることができる。酸化物半導体として、犠牲層と同じＩｎ、Ｇａ、Ｚｎを含む酸化物を用いる（さらに構成元素、組成を同一にする）ことで、チャネル層と犠牲層とを同一の装置で連続して形成することができ、製造効率がよい。その結果、コストを抑制できる。また、低いスパッタパワー密度で堆積したＩｎ、Ｇａ、Ｚｎを含む酸化物犠牲層は抵抗率が低く、ＴＦＴの直列抵抗を増大しないために、高い駆動力を維持できる。さらに、犠牲層の低抵抗率はソース／ドレイン電極とのコンタクト抵抗も減ずる。よって、本発明によれば、ＴＦＴ特性に優れたチャネルエッチ型ＴＦＴを再現性及び均一性よく、且つ高効率で提供することができる。
【図面の簡単な説明】
【００１４】
【図１】本発明のチャネルエッチ型ＴＦＴの一実施形態の製造工程の一例を示す断面模式図である。
【図２】本発明のチャネルエッチ型ＴＦＴの一実施形態の製造工程の一例を示す断面模式図である。
【図３】本発明のチャネルエッチ型ＴＦＴの他の実施形態の構成を示す断面模式図である。
【図４】Ｉｎ、Ｇａ、Ｚｎを含む酸化物を成膜する際のＤＣスパッタパワー条件と得られる膜のエッチングレートとの関係を示す図である。
【図５】Ｉｎ、Ｇａ、Ｚｎを含む酸化物の組成とエッチグレートとの関係を示す模式図である。
【発明を実施するための形態】
【００１５】
以下に、本発明のチャネルエッチ型薄膜トランジスタ（ＴＦＴ）とその製造方法について詳細に説明する。
【００１６】
本発明のチャネルエッチ型ＴＦＴは、ＴＦＴの基本構成であるゲート電極と、ゲート絶縁層と、チャネル層と、ソース電極と、ドレイン電極とを備え、さらに、該チャネル層と、ソース電極及びドレイン電極とが、犠牲層を介して電気的に接続されている。そして、係る犠牲層は、Ｉｎ、Ｚｎ、Ｇａを含む酸化物（Ｉｎ−Ｇａ−Ｚｎ−Ｏ）からなり、前記チャネル層よりもエッチングレートが速い（高い）ことを特徴とする。
【００１７】
本発明のチャネルエッチ型ＴＦＴはボトムゲート型、トップゲート型、さらにはダブルゲート型のいずれにも適用され、ゲートの位置により、その製造工程が異なる。しかしながら、いずれの型においても、酸化物半導体からなるチャネル層を形成し、その上に犠牲層、さらにソース電極とドレイン電極とを形成し、犠牲層をウェットエッチングしてチャネル層を露出させる工程は共通である。
【００１８】
ボトムゲート型のＴＦＴの場合、製造工程は以下の通りである。
１）基板上にゲート電極を形成するゲート電極形成工程
２）前記ゲート電極上にゲート絶縁層を形成するゲート絶縁層形成工程
３）前記ゲート絶縁層の上に酸化物半導体からなるチャネル層を形成するチャネル層形成工程
４）前記チャネル層の上に、Ｉｎ、Ｚｎ、Ｇａを含む酸化物からなり、前記チャネル層よりもエッチングレートが速い犠牲層を形成する犠牲層形成工程
５）前記犠牲層の上にドレイン電極とソース電極とを形成する電極形成工程
６）前記ドレイン電極とソース電極との間に露出した犠牲層をウェットエッチングして前記チャネル層を露出させるウェットエッチング工程。
【００１９】
また、トップゲート型のＴＦＴの場合、製造工程は以下の通りである。
１）基板上に酸化物半導体からなるチャネル層を形成するチャネル層形成工程
２）前記半導体層の上に、Ｉｎ、Ｚｎ、Ｇａを含む酸化物からなり、前記チャネル層よりもエッチングレートが速い犠牲層を形成する犠牲層形成工程
３）前記犠牲層の上にドレイン電極とソース電極とを形成する電極形成工程
４）前記ドレイン電極とソース電極との間に露出した犠牲層をウェットエッチングして前記チャネル層を露出させるウェットエッチング工程
５）前記ドレイン電極、ソース電極、チャネル層上にゲート絶縁層を形成するゲート絶縁層形成工程
６）前記ゲート絶縁層上にゲート電極を形成するゲート電極形成工程。
【００２０】
図１，図２に本発明のチャネルエッチ型ＴＦＴの一実施形態であるボトムゲート型ＴＦＴの製造工程の一例を示す。本例のＴＦＴは、図２（ｆ）に示すように、基板１の上に、ゲート電極２、ゲート絶縁層３、チャネル層４、犠牲層５、ドレイン電極６、ソース電極７が順に積層した構造を有する。
【００２１】
基板１は、絶縁性の基板である。具体的には、ガラス基板や、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレン・ナフタレート（ＰＥＮ）、ポリイミド、ポリカーボネートなどの有機材料をフィルム、並びに薄板で用いることができる。また、絶縁層を表面にコーティングしたステンレス基板などを用いることが可能である。
【００２２】
先ず、基板１上に、ゲート電極２形成用の導電膜を堆積する。導電膜材料としては、金属や導電性の金属酸化物（ＭＯx、但しＭは金属元素）が用いられる。また、ポリスチレンスルホン酸をドープしたポリエチレンジオキシチオフェン（ＰＥＤＯＴ：ＰＳＳ）などの有機導電性材料を用いることができる。また、係る膜は単層であっても、２層以上の複数膜の積層であっても良い。成膜法としては、化学気層堆積法（ＣＶＤ）、スパッタ法、パルスレーザー蒸着法及び電子ビーム蒸着法などの気相法を用いるのが好ましい。成膜後、係る導電膜をパターニングすることによって、ゲート電極２を形成する（図１（ａ））。尚、成膜法としては上記の方法に限られるものではなく、スピンコート法、スプレー塗布法、インクジェット印刷、スクリーン印刷などを用いてもよい。
【００２３】
次に、前記ゲート電極２上にゲート絶縁層３を堆積する。ゲート絶縁層３としては、酸化物、炭化物、窒化物、弗化物、及びそれらの化合物で構成される群から選択される無機材料又は有機材料からなる。例えば、少なくとも１種の金属元素を含む金属酸化物膜が好ましく用いられ、中でも、ＳｉＯ2、Ａｌ2Ｏ3、Ｇａ2Ｏ3、Ｉｎ2Ｏ3、ＭｇＯ、ＣａＯ、ＳｒＯ、ＢａＯ、ＺｎＯが好ましく用いられる。また、Ｎｂ2Ｏ5、Ｔａ2Ｏ5、ＴｉＯ2、ＺｒＯ2、ＨｆＯ2、ＣｅＯ2、Ｌｉ2Ｏ、Ｎａ2Ｏ、Ｋ2Ｏ、Ｒｂ2Ｏ、Ｓｃ2Ｏ3、Ｙ2Ｏ3、Ｌａ2Ｏ3、Ｎｄ2Ｏ3、Ｓｍ2Ｏ3、Ｇｄ2Ｏ3、Ｄｙ2Ｏ3、Ｅｒ2Ｏ3、Ｙｂ2Ｏ3も好ましく用いられる。またこの他に、金属窒化物（ＭＮx、但しＭは金属元素）や、金属酸窒化物（ＭＯxＮy、但しＭは金属元素）を用いても良い。さらに、ＰＥＴ、ＰＥＮ、ポリイミド、ポリカーボネート、パリレンなどの有機絶縁性材料を用いても良い。また、ゲート絶縁層３は単層であっても、複数膜の積層であっても良い。成膜法としては、ＣＶＤ、スパッタ法、パルスレーザー蒸着法及び電子ビーム蒸着法などの気相法を用いるのが好ましい。但し、成膜法はこれらの方法に限られるものではなく、スピンコート法、スプレー塗布法、インクジェット印刷、スクリーン印刷などを用いてもよい。
【００２４】
次に、前記ゲート絶縁層３上にチャネル層となる酸化物半導体層４’を堆積する（図１（ｃ））。酸化物半導体としては、ＺｎＯを主たる構成成分とする酸化物、Ｉｎ2Ｏ3を主たる構成成分とする酸化物、Ｇａ2Ｏ3を主たる構成成分とする酸化物、及びこれらのうち２種以上を含む複合酸化物を主たる構成元素とする酸化物が好ましい。中でも、Ｉｎ2Ｏ3とＺｎＯを含み、その合計がモル比で全体の半分以上含む酸化物が望ましい。本発明においては、犠牲層５をＩｎ−Ｇａ−Ｚｎ−Ｏで形成するため、酸化物半導体層４’もＩｎ−Ｇａ−Ｚｎ−Ｏを用いることにより、酸化物半導体層４’と犠牲層５とを連続して製造することができるため、好ましい。また、酸化物半導体としては、ＳｎＯ2やＴｉＯxなどの酸化物半導体を含むことも可能であり、その他の酸化物半導体を含むものを用いてもよい。成膜法としては、ＣＶＤ、スパッタ法、パルスレーザー蒸着法及び電子ビーム蒸着法などの気相法を用いるのが好ましい。しかし、成膜法はこれらの方法に限られるものではなく、スピンコート法、スプレー塗布法、インクジェット印刷、スクリーン印刷などを用いてもよい。
【００２５】
酸化物半導体層４’の膜厚は酸化物半導体材料によって異なり、一般的には０．５乃至１００ｎｍが好ましい。特に、Ｉｎ−Ｇａ−Ｚｎ−Ｏを用いた場合には、良好な動作を得やすい１０乃至７０ｎｍがより好ましく、ＴＦＴをオフ状態にすることが容易である１０乃至５０ｎｍが最も好ましい。
【００２６】
次に、酸化物半導体層４’上に犠牲層５となるＩｎ−Ｇａ−Ｚｎ−Ｏ層５’を堆積する。犠牲層５は、Ｉｎ−Ｇａ−Ｚｎ−Ｏ、即ち、ＺｎＯ、Ｉｎ2Ｏ3、Ｇａ2Ｏ3の混合物からなる。
【００２７】
酸化物半導体層４’と犠牲層５とは構成元素が共通していることが好ましい。さらに酸化物半導体層４’と犠牲層５とは組成が同一であることが好ましい。本発明において「組成が同一」とは「組成比が異なる」場合も含む、即ち組成が同一であれば組成比は異なっていても良い。またこの場合、エッチング特性に大きく影響を与えない（例えばエッチングレートが２倍以上変動する等）範囲で、酸化物半導体層４’と犠牲層５とで異なる元素がさらに含有されることは許容され得る。Ｉｎ−Ｇａ−Ｚｎ−Ｏは堆積する時のＤＣスパッタパワー条件を変えることでエッチングレートを制御することができる。図４に、Ｉｎ−Ｇａ−Ｚｎ−Ｏの堆積時のスパッタパワー（パワー密度）と得られる膜のエッチングレートとの関係を示す。エッチングレートの違いは、Ｉｎ−Ｇａ−Ｚｎ−Ｏの密度（原子質量密度）や表面積が異なることに起因すると推測される。スパッタパワー密度が低いと、Ｉｎ−Ｇａ−Ｚｎ−Ｏ層の原子質量密度が低下し、結果としてウェットエッチングにおけるエッチレートが低下する。
【００２８】
具体的なデータを下記表１に示す。
【００２９】
【表１】
2012146956.tif 000003
【００３０】
表１から分かるように、Ｉｎ−Ｇａ−Ｚｎ−Ｏの密度は、スパッタパワー、スパッタ時の成膜圧力、スパッタターゲットと基板との距離などをパラメーターとして、適宜制御することができる。このＩｎ−Ｇａ−Ｚｎ−Ｏの密度の変化に応じて、エッチングレートを数十倍変化させることができる。
【００３１】
図５は、ＩｎとＧａとＺｎの組成が１つの基板上で連続的に変化しているサンプルのエッチングレートを観察した結果である。Ｉｎ−Ｇａ−Ｚｎ−ＯはＧａの組成がＩｎ或いはＺｎの組成に比べ大きいほどエッチングレートが遅い傾向がある。この関係を利用して、酸化物半導体層４’よりもエッチングレートが速いＩｎ−Ｇａ−Ｚｎ−Ｏ層５’を得る。
【００３２】
尚、Ｉｎ−Ｇａ−Ｚｎ−Ｏ層５’としては、単層であっても、複数膜の積層であってもよい。また、スパッタパワー密度を下げるとＩｎ−Ｇａ−Ｚｎ−Ｏ層５’の抵抗率が低下する。低抵抗とすることで、チャネル層４とドレイン電極７及びソース電極８との間の電気的接触を改善させる効果を持たせることができる。即ち、直列抵抗成分が減少すると同時に、ドレイン電極７及びソース電極８とのコンタクト抵抗も低減する。
【００３３】
前記Ｉｎ−Ｇａ−Ｚｎ−Ｏ層５’の成膜法としては、ＣＶＤ法、スパッタ法、パルスレーザー蒸着法及び電子ビーム蒸着法などの気相法を用いるのが好ましい。しかし、成膜法はこれらの方法に限られるものではなく、スピンコート法、スプレー塗布法、インクジェット印刷、スクリーン印刷などを用いてもよい。
【００３４】
次いで、前記酸化物半導体層４’とＩｎ−Ｇａ−Ｚｎ−Ｏ層５’とをパターニングすることによって、チャネル層４と犠牲層５を形成する（図１（ｄ））。必要であれば、パターニング後にプラズマ処理や熱処理を行っても良い。例えば、Ａｒ、Ｏ2、Ｎ2Ｏ、Ｎ2、Ｈ2、Ｈ2Ｏ、ＣＦ4、Ｃｌ2、或いはこれらの混合ガスなどを用いたプラズマ処理を行っても良い。また、乾燥大気、Ｎ2、Ｏ2、Ｈ2Ｏ、Ｈ2、或いはこれらの混合ガスなどの雰囲気中での熱処理を行っても良い。
【００３５】
次に、チャネル層４と犠牲層５の上に導電膜を堆積し、パターニングしてドレイン電極６とソース電極７とを形成する（図１（ｅ））。導電膜としては、金属、導電性の金属酸化物（ＭＯx、ただしＭは金属元素）、金属酸窒化物（ＭＯxＮy、但しＭは金属元素）、有機導電性材料を用いることができる。また、導電膜は単層であっても、複数膜の積層であっても良い。導電膜の成膜法としては、ＣＶＤ、スパッタ法、パルスレーザー蒸着法及び電子ビーム蒸着法などの気相法を用いるのが好ましい。しかし、成膜法はこれらの方法に限られるものではなく、スピンコート法、スプレー塗布法、インクジェット印刷、スクリーン印刷などを用いてもよい。必要であれば、パターニング後に前記プラズマ処理や前記熱処理を行っても良い。
【００３６】
次に、犠牲層５をウェットエッチングし、ドレイン電極６とソース電極７との間にチャネル層４を露出させる（図２（ｆ））。エッチング液は酢酸、塩酸、過塩素酸、フッ酸、硝酸、リン酸などの酸性の溶液を用いることができる。また、アンモニアやテトラメチルアンモニウムなどを含む塩基性の溶液も用いることができる。犠牲層５とチャネル層４のエッチング選択比を大きく取る事で、エッチング後のチャネル層４の膜厚均一性を改善することができる。犠牲層５をウェットエッチングする際は等方的なエッチングがされると考えられる。犠牲層５の横方向へのサイドエッチングが進行する。サイドエッチングを防ごうと考えた場合、ドレイン電極６及びソース電極７も同時にウェットエッチングするウェットエッチング液を用いることができる。例えば、Ｍｏと酸化物半導体を同時にウェットエッチングするためのウェットエッチング液として、アンモニア水溶液や、リン酸と硝酸の混合液などが使用できる。電極の表面をエッチングしやすく処理することもできる。例えば、Ｍｏ電極であれば、酸素プラズマ処理や熱処理によって表面にＭｏ酸化物を形成し、Ｍｏ酸化物と酸化物半導体が同時に塩酸などの酸に溶けるようにすることができる。以上の工程の後、必要であれば、前記プラズマ処理や前記熱処理を行っても良い。
【００３７】
以上が本発明の、ボトムゲート型ＴＦＴの製造工程である。
【００３８】
本発明のＴＦＴには、さらに絶縁層や保護層や電極層や半導体層などの層を追加で形成しても良い。図２（ｇ）は上記の工程で得られたＴＦＴの上にさらに第１の保護層８と第２の保護層９とを積層した構成を示す。これら保護層８，９としては、ＳｉＯ2やＳｉＯＮやＳｉＮやポリイミドなどが好ましく用いられる。
【００３９】
また、図２（ｈ）は、保護層８，９にドレイン電極６及びソース電極７との電気的接触をとるためのコンタクトホール１０を形成した状態を示す。
【００４０】
本発明のＴＦＴは、その上部に、受光素子や発光素子、半導体メモリ、半導体論理回路などの半導体装置を形成し、センサーやディスプレイなどの機能を持たせることができる。もちろん、前記半導体装置の上部に本発明のＴＦＴを形成し、センサーやディスプレイなどの機能をもたせることができる。
【００４１】
本発明の効果が特に有効になるチャネル層４と犠牲層５のウェットエッチングレート及び膜厚について述べる。
【００４２】
本発明において、犠牲層５を導入することにより、チャネル層４の膜厚バラツキは犠牲層５のエッチングバラツキ分だけ増大する。犠牲層５のウェットエッチングレートをチャネル層４のウェットエッチングレートで割った値をＲ（エッチングレートの比）とする。犠牲層５を導入したＴＦＴのウェットエッチング後のチャネル層４の膜厚バラツキの増加はＲ分の１に減少するはずであり、Ｒは大きいほど好ましい。Ｒの値は、チャネル層４と犠牲層５の材料選択が容易である２以上が好ましい。また、Ｉｎ−Ｇａ−Ｚｎ−Ｏをチャネル層４の酸化物半導体として用いる場合は図４に示す組成領域に対して、犠牲層５もスパッタパワーを小さくしたＩｎ−Ｇａ−Ｚｎ−Ｏで作製できる４以上がより好ましい。また、Ｇａが少ない組成の半導体層の使用が困難になるけれども均一性を桁レベルで向上させられる１０以上がさらに好ましい。
【００４３】
犠牲層５の最小膜厚は犠牲層材料やドレイン電極６及びソース電極７のドライエッチング条件によって異なると推測される。Ｉｎ−Ｇａ−Ｚｎ−Ｏをチャネル層４に用いた場合、本件で使用したドライエッチングによるダメージ深さは透過型電子顕微鏡観察により５ｎｍ程度であった。よって、犠牲層５の膜厚は５ｎｍ以上であることが好ましい。また、犠牲層膜厚の上限値は、犠牲層５のウェットエッチング時のサイドエッチングを考慮し、チャネル長と同じオーダーの大きさ以下である１０００ｎｍ以下が好ましい。よって、本発明に係る犠牲層５の好ましい膜厚は５ｎｍ以上１０００ｎｍ以下である。さらに、保護膜などを堆積する際の被覆性を考慮すると保護層膜厚と同等以下である６００ｎｍ以下がより好ましく、犠牲層５の成膜時間を半導体層成膜時間と同等にするためには１００ｎｍ以下がより好ましい。
【００４４】
図２（ｆ）に示すように、犠牲層５はウェットエッチング後にドレイン電極６及びソース電極７とチャネル層４との間に残る。犠牲層５の抵抗値が高い場合、ＴＦＴ特性に悪影響を及ぼす。チャネル長が短いＴＦＴほど、犠牲層５の抵抗がＴＦＴ特性に影響しやすい。ここでは、チャネル長が３μｍのＴＦＴを考える。ドレイン電極６及びソース電極７と半導体とが重なる長さを１０μｍ、チャネル幅をＷμｍ、犠牲層膜厚を５ｎｍとし、犠牲層の抵抗率をＲGΩｃｍとする。また、ゲート絶縁層厚を２００ｎｍ、ゲート絶縁体の比誘電率を４、電界効果移動度を１０ｃｍ2／Ｖｓとする。駆動時のゲート電圧ＶGから閾値電圧Ｖthを引いた値ＶG-thが、１５、１０、５、１Ｖである場合を考える。グラジュアルチャネル近似を用いて線形領域での半導体抵抗値を見積もると、ＶG-thの値に合わせて、１．１３×１０6、１．６９×１０6、３．３９×１０6、１．６９×１０7をＷの値で割ったものとなる。犠牲層抵抗値は５ＲGをＷの値で割ったものとなる。犠牲層抵抗値がオン状態の半導体抵抗値の１０倍以下になる条件でＲGを計算すると、ＲGはＶG-thが１Ｖ以上であれば使用可能な３．３８×１０7Ωｃｍ以下が好ましく、ＶG-thが５Ｖ以上であれば使用可能な６．７８×１０6Ωｃｍ以下がより好ましい。また、ＶG-thが１０Ｖ以上であれば使用可能な３．３８×１０6Ωｃｍ以下がより好ましく、ＶG-thが１５Ｖ以上であれば使用可能な２．２６×１０6Ωｃｍ以下がさらに好ましい。
【００４５】
次に、本発明のチャネルエッチ型トランジスタとして、トップゲート型ＴＦＴとダブルゲート型ＴＦＴの例を挙げる。
【００４６】
トップゲート型の場合、図１，図２に例示したボトムゲート型ＴＦＴの製造工程とは一部順序に違いがある。即ち、図３（ａ）に示したように、基板１の上に、チャネル層４、犠牲層５、ドレイン電極６、ソース電極７、上部ゲート絶縁層３０、上部ゲート電極２０が順に積層された構造を有する。各層の形成方法は、ボトムゲート型ＴＦＴと同じであり、上部ゲート絶縁層３０はゲート絶縁層３と同様に、上部ゲート電極２０はゲート電極２と同様に形成すればよい。
【００４７】
ダブルゲート型の場合、図３（ｂ）に示したように、基板１の上に、ゲート電極２、ゲート絶縁層３、チャネル層４、犠牲層５、ドレイン電極６、ソース電極７、上部ゲート絶縁層３０、上部ゲート電極２０が順に積層した構造を有する。各層の形成方法は、ボトムゲート型ＴＦＴ及びトップゲート型ＴＦＴと同じで良い。ダブルゲートＴＦＴは、２つのゲート電極２，２０を有しており、各々の電極の電位を自由に制御することが可能である。また、ゲート電極は、フローティングで使用する場合もある。２つのゲート電極の両方、或いはボトムゲート側のみ、トップゲート側のみでＴＦＴを駆動することができる。またさらに、ゲート電極は遮光層として用いることができる。
【実施例】
【００４８】
（実施例１）
図１，図２の工程に従って、ボトムゲート型のチャネルエッチ型ＴＦＴを作製した。以下に各工程について説明する。
【００４９】
基板１には、ガラス基板（Ｃｏｒｎｉｎｇ社製１７３７）を用いた。ガラス基板の厚さは０．５ｍｍである。まず、基板１上に、Ａｒガスの雰囲気中でＤＣマグネトロンスパッタ法により、厚さ１００ｎｍのＭｏ薄膜を成膜した。次いで、堆積したＭｏ薄膜を、フォトリソグラフィ法とドライエッチング法により微細加工して、ゲート電極２を形成した（図１（ａ））。
【００５０】
次に、ゲート電極２上に、ゲート絶縁層３としてプラズマＣＶＤ法により厚さ２００ｎｍのＳｉＯ2薄膜を成膜した（図１（ｂ））。
【００５１】
次に、ゲート絶縁層３上に、ＤＣマグネトロンスパッタ法により、厚さ４０ｎｍのＩｎ−Ｇａ−Ｚｎ−Ｏ薄膜（酸化物半導体層４’）を成膜した（図１（ｃ））。成膜条件は、投入ＤＣパワーを３．７Ｗ／ｃｍ2とした。こうして成膜したＩｎ−Ｇａ−Ｚｎ−Ｏ薄膜は非晶質であり、Ｉｎ：Ｇａ：Ｚｎ：Ｏの組成比は約１：１：１：４である。
【００５２】
次に、酸化物半導体層４’上に、ＤＣマグネトロンスパッタ法により、厚さ３０ｎｍのＩｎ−Ｇａ−Ｚｎ−Ｏ薄膜を成膜した。成膜条件は、投入ＤＣパワーを０．３８Ｗ／ｃｍ2とした。こうして成膜したＩｎ−Ｇａ−Ｚｎ−Ｏ薄膜は非晶質であり、Ｉｎ：Ｇａ：Ｚｎ：Ｏの組成比は約１：１：１：４である。図４に示したように、低パワー成膜のＩｎ−Ｇａ−Ｚｎ−Ｏ薄膜はウェットエッチングレートが速い。理由は表面積が大きいためと考えられる。次に、上記２層のＩｎ−Ｇａ−Ｚｎ−Ｏ薄膜を、フォトリソグラフィ法と、塩酸を用いたウェットエッチングでパターニングし、半導体層４と犠牲層５を形成した（図１（ｄ））。
【００５３】
次に、犠牲層５上に、ＤＣマグネトロンスパッタ法により、厚さ２００ｎｍのＭｏ薄膜を成膜し、フォトリソグラフィ法とドライエッチング法により微細加工して、ドレイン電極６及びソース電極７を形成した（図２（ａ））。
【００５４】
次に、３５〜３７％塩酸と脱イオン水が体積比で１：４０になるように混合されたエッチング液を用いて、犠牲層５のウェットエッチングを行なった（図２（ｂ））。
【００５５】
次に、ドレイン電極６及びソース電極７の上に、第１の保護層８として、プラズマＣＶＤ法により、厚さ３００ｎｍのＳｉＯ2薄膜を成膜し、続いて、第２の保護層９として、プラズマＣＶＤ法により、厚さ３００ｎｍのＳｉＯＮ薄膜を成膜した（図２（ｃ））。
【００５６】
次に、電極との電気的接触をとるためのコンタクトホール１０を、バッファードフッ酸を用いて形成した（図２（ｄ））。
【００５７】
また、比較例１として、犠牲層５を形成しない以外は上記と同じ工程でＴＦＴを作製した。
【００５８】
表２に、本実施例１のＴＦＴと、比較例１のＴＦＴのチャネル層４の膜厚均一性を、Ｖthの標準偏差σで評価した結果を示す。標準偏差σは実施例、比較例それぞれのＴＦＴを１３個ずつ作製して求めた。
【００５９】
【表２】
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【００６０】
表２からも明らかなように、犠牲層５を導入することで、σの値が４．５Ｖから２．２Ｖに向上している。Ｖthの均一性は、膜厚均一性の向上を意味しており、ウェットエッチング後のチャネル層４の膜厚均一性を向上させることができることを示している。
【符号の説明】
【００６１】
１：基板、２，２０：ゲート電極、３，３０：ゲート絶縁層、４：チャネル層、５：犠牲層、６：ソース電極、７：ドレイン電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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