(57)【要約】【課題】ＬＤＭＯＳトランジスタのオン耐圧を改善する。【解決手段】フィールドドレイン絶縁部１２０は、第１絶縁膜１２６及び高誘電率絶縁膜１２４を有している。第１絶縁膜１２６は、平面視で少なくともフィールドドレイン絶縁部１２０の中央部に位置している。高誘電率絶縁膜１２４は、フィールドドレイン絶縁部１２０の底面の縁のうち少なくともドレイン領域１４２に近接する部分に位置しており、第１絶縁膜１２６よりも誘電率が高い。また高誘電率絶縁膜１２４は、平面視でフィールドドレイン絶縁部１２０の中央部には位置していない。【選択図】図１
2012160685.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板に形成された第１導電型の第１導電型ウエルと、
前記半導体基板に形成され、前記第１導電型ウエルに隣接して形成された第２導電型の第２導電型ウエルと、
前記第１導電型ウエルの一部と前記第２導電型ウエルの一部とにまたがって前記半導体基板上に配置されたゲート絶縁膜と、
前記ゲート絶縁膜上に配置されたゲート電極と、
前記第１導電型ウエルの表層に形成された第２導電型の第２不純物領域と、
前記第２導電型ウエルの表層に形成され、前記ゲート電極と平面視で離間して形成された第２導電型の第１不純物領域と、
少なくとも一部が前記ゲート絶縁膜の下に形成され、前記ゲート絶縁膜の下から前記第１不純物領域までの間の、前記第２導電型ウエルの表層に形成されたフィールドドレイン絶縁部と、を備え、
前記フィールドドレイン絶縁部は、
平面視で少なくとも前記フィールドドレイン絶縁部の中央部に位置している第１絶縁膜と、
前記フィールドドレイン絶縁部の底面の縁のうち、少なくとも前記第１不純物領域に平面視で近接する領域に配置され、前記第１絶縁膜よりも誘電率が高い高誘電率絶縁膜と、
を有する半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記高誘電率絶縁膜は、前記フィールドドレイン絶縁部の底面の中央部には配置されていない、半導体装置。
【請求項３】
請求項１又は２に記載の半導体装置において、
前記第１不純物領域はドレイン領域である半導体装置。
【請求項４】
請求項１〜３のいずれか一項に記載の半導体装置において、
前記高誘電率絶縁膜は、前記フィールドドレイン絶縁部の底面の縁のうち、前記第２不純物領域側にも形成されている半導体装置。
【請求項５】
請求項４に記載の半導体装置において、
前記高誘電率絶縁膜は、前記フィールドドレイン絶縁部の底面の縁の全周に形成されている半導体装置。
【請求項６】
請求項１〜３のいずれか一項に記載の半導体装置において、
前記フィールドドレイン絶縁部の底面が多角形であり、
前記高誘電率絶縁膜は、前記第１不純物領域に平面視で近接する前記底面の一辺に形成されている、半導体装置。
【請求項７】
請求項６に記載の半導体装置において、
前記高誘電率絶縁膜は、前記第２不純物領域に平面視で近接する前記底面の一辺にも形成されている、半導体装置。
【請求項８】
請求項１〜７のいずれか一項に記載の半導体装置において、
前記高誘電率絶縁膜の幅は、前記ゲート電極の延伸方向に直交する方向における前記フィールドドレイン絶縁部の幅の１０％以上４０％以下である半導体装置。
【請求項９】
請求項１〜８のいずれか一項に記載の半導体装置において、
前記基板はシリコン基板であり、
前記フィールドドレイン絶縁部は、前記基板に形成された溝に埋め込まれており、
前記溝の底面及び側面には酸化シリコン膜が形成されている半導体装置。
【請求項１０】
請求項１〜９のいずれか一項に記載の半導体装置において、
前記第１絶縁膜は酸化シリコン膜であり、
前記高誘電率絶縁膜は、窒化シリコン膜、酸化ハフニウム膜、酸化タンタル、酸化チタン、酸化イットリウム、五酸化ニオブ、または酸化ジルコニウムの少なくとも一つである半導体装置。
【請求項１１】
請求項１〜１０のいずれか一項に記載の半導体装置において、
前記ゲート絶縁膜、前記ゲート電極、前記第１不純物領域、前記第２不純物領域、及び前記フィールドドレイン絶縁部は、トランジスタを構成しており、
前記トランジスタを他の領域から分離する素子分離膜を備え、
前記素子分離膜は、前記第１絶縁膜で形成されており、かつ前記高誘電率絶縁膜を有していない半導体装置。
【請求項１２】
半導体基板に溝を形成する工程と、
前記溝に絶縁膜を埋め込むことにより、フィールドドレイン絶縁部を形成する工程と、
前記半導体基板上にゲート絶縁膜及びゲート電極を形成する工程と、
前記半導体基板に、第１不純物領域及び第２不純物領域を、平面視で前記ゲート電極を介して互いに対向する位置に形成する工程と、
を備え、
前記半導体基板は、第１導電型の第１導電型ウエルと、前記第１導電型ウエルに隣接する第２導電型の第２導電型ウエルとを有しており、
前記ゲート絶縁膜は、前記第１導電型ウエルの一部と前記第２導電型ウエルの一部とにまたがって前記半導体基板上に配置され、
前記第２不純物領域は、第２導電型であり、かつ前記第１導電型ウエルの表層に形成されており、
前記第１不純物領域は、第２導電型であり、前記第２導電型ウエルの表層に形成され、前記ゲート電極と平面視で離間して形成されており、
前記フィールドドレイン絶縁部は、少なくとも一部が前記ゲート絶縁膜の下に形成され、前記ゲート絶縁膜の下から前記第１不純物領域までの間の、前記第２導電型ウエルの表層に形成されており、
前記フィールドドレイン絶縁部を形成する工程において、
前記溝に高誘電率膜を形成し、当該高誘電率膜をエッチバックすることにより、前記溝の底面の縁のうち少なくとも前記第１不純物領域に対向する部分に、前記高誘電率膜を形成する工程と、
を備える半導体装置の製造方法。
【請求項１３】
請求項１２に記載の半導体装置の製造方法において、
前記高誘電率膜を形成する工程の後に、前記溝の残りの部分に、前記高誘電率よりも誘電率が低い第１絶縁膜を埋め込む工程と、
を備える半導体装置の製造方法。
【請求項１４】
請求項１２または１３に記載の半導体装置の製造方法において、
前記基板はシリコン基板であり、
前記溝を形成する工程と、前記フィールドドレイン絶縁部を形成する工程との間に、前記溝の底面及び側面に酸化シリコン膜を形成する工程を有する半導体装置の製造方法。
【請求項１５】
請求項１２〜１４のいずれか一項に記載の半導体装置の製造方法において、
前記ゲート絶縁膜、前記ゲート電極、前記第１不純物領域、前記第２不純物領域、及び前記フィールドドレイン絶縁部は、トランジスタを構成しており、
前記溝を形成する工程の前に、前記基板に、前記トランジスタを他の領域から分離する素子分離膜を埋め込む工程を備える半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＬＤＭＯＳトランジスタを有する半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
高耐圧トランジスタの一つとして、ＬＤＭＯＳトランジスタが知られている。ＬＤＭＯＳトランジスタでは、基板のうちゲート電極とドレイン拡散領域との間の領域に、フィールドドレイン絶縁部が形成される。フィールドドレイン絶縁部は、ドレイン・基板間の耐圧（ＢＶｄｓ）を向上させるために、設けられている。特許文献１に記載の技術によれば、フィールドドレイン絶縁部は、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）構造を有する素子分離膜と同じプロセスにより形成される。また特許文献２及び特許文献３に記載の技術によれば、フィールドドレイン絶縁部は、ＬＯＣＯＳ構造を有している。特に特許文献３では、素子分離膜もＬＯＣＯＳ構造を有している。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特表２００８−５３５２３５号公報
【特許文献２】特開２００６−３２４３４６号公報
【特許文献３】特開２００９−０５９９４９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ＬＤＭＯＳトランジスタには、オン耐圧が求められる。本発明者は、オン耐圧を改善することができるように、検討を行った。
【課題を解決するための手段】
【０００５】
本発明によれば、半導体基板と、
前記半導体基板に形成された第１導電型の第１導電型ウエルと、
前記半導体基板に形成され、前記第１導電型ウエルに隣接して形成された第２導電型の第２導電型ウエルと、
前記第１導電型ウエルの一部と前記第２導電型ウエルの一部とにまたがって前記半導体基板上に配置されたゲート絶縁膜と、
前記ゲート絶縁膜上に配置されたゲート電極と、
前記第１導電型ウエルの表層に形成された第２導電型の第２不純物領域と、
前記第２導電型ウエルの表層に形成され、前記ゲート電極と平面視で離間して形成された第２導電型の第１不純物領域と、
少なくとも一部が前記ゲート絶縁膜の下に形成され、前記ゲート絶縁膜の下から前記第１不純物領域までの間の、前記第２導電型ウエルの表層に形成されたフィールドドレイン絶縁部と、を備え、
前記フィールドドレイン絶縁部は、
平面視で少なくとも前記フィールドドレイン絶縁部の中央部に位置している第１絶縁膜と、
前記フィールドドレイン絶縁部の底面の縁のうち、少なくとも前記第１不純物領域に平面視で近接する領域に配置され、前記第１絶縁膜よりも誘電率が高い高誘電率絶縁膜と、
を有する半導体装置が提供される。
【０００６】
第１不純物領域をドレインとして使用した場合、フィールドドレイン絶縁部のうち第１不純物領域の近傍に位置する領域で電界が集中する。この場合、第１不純物領域の近傍に位置する領域でインパクトイオン化が発生し、オン耐圧が低下してしまう。これに対して本発明では、フィールドドレイン絶縁部の底面の縁のうち少なくとも第１不純物領域に近接する部分に、第１絶縁膜よりも誘電率が高い高誘電率絶縁膜を配置している。このため、フィールドドレイン絶縁部のうち第１不純物領域の近傍に位置する領域で電界が集中することを抑制できる。従って、オン耐圧が改善される。
【０００７】
本発明によれば、半導体基板に溝を形成する工程と、
前記溝に絶縁膜を埋め込むことにより、フィールドドレイン絶縁部を形成する工程と、
前記半導体基板上にゲート絶縁膜及びゲート電極を形成する工程と、
前記半導体基板に、第１不純物領域及び第２不純物領域を、平面視で前記ゲート電極を介して互いに対向する位置に形成する工程と、
を備え、
前記半導体基板は、第１導電型の第１導電型ウエルと、前記第１導電型ウエルに隣接する第２導電型の第２導電型ウエルとを有しており、
前記ゲート絶縁膜は、前記第１導電型ウエルの一部と前記第２導電型ウエルの一部とにまたがって前記半導体基板上に配置され、
前記第２不純物領域は、第２導電型であり、かつ前記第１導電型ウエルの表層に形成されており、
前記第１不純物領域は、第２導電型であり、前記第２導電型ウエルの表層に形成され、前記ゲート電極と平面視で離間して形成されており、
前記フィールドドレイン絶縁部は、少なくとも一部が前記ゲート絶縁膜の下に形成され、前記ゲート絶縁膜の下から前記第１不純物領域までの間の、前記第２導電型ウエルの表層に形成されており、
前記フィールドドレイン絶縁部を形成する工程において、
前記溝に高誘電率膜を形成し、当該高誘電率膜をエッチバックすることにより、前記溝の底面の縁のうち少なくとも前記第１不純物領域に対向する部分に、前記高誘電率膜を形成する工程と、
を備える半導体装置の製造方法が提供される。
【発明の効果】
【０００８】
本発明によれば、ＬＤＭＯＳトランジスタのオン耐圧を改善することができる。
【図面の簡単な説明】
【０００９】
【図１】実施形態に係る半導体装置の構成を示す断面図である。
【図２】図１のＢ−Ｂ´である
【図３】図１及び図２に示した半導体装置の製造方法を示す断面図である。
【図４】図１及び図２に示した半導体装置の製造方法を示す断面図である。
【図５】図１及び図２に示した半導体装置の製造方法を示す断面図である。
【図６】図１及び図２に示した半導体装置の第１の変形例を示す平面図である
【図７】図６に示した半導体装置の平面図である
【図８】図１及び図２に示した半導体装置の第２の変形例を示す平面図である
【図９】ＬＤＭＯＳトランジスタにおいてオン耐圧が低下する理由を説明するための模式図である。
【図１０】参考例に係る半導体装置の構成を示す断面図である。
【図１１】ＬＤＭＯＳトランジスタにおける、ゲート電極にオン電圧を印加したときの電界分布のシミュレーション結果を示す図である。
【図１２】ＬＤＭＯＳトランジスタが、図７，図８，図１０それぞれに示した構造を有していた場合におけるドレイン電流―ドレイン電圧特性（Ｉｄ−Ｖｄ特性）を示す図である。
【図１３】ＬＤＭＯＳトランジスタにおいてオフ耐圧が低下する理由を説明するための模式図である。
【図１４】図１０に示した構造を基準としたときの、図７及び図８に示した構造におけるオン耐圧及びオフ耐圧ＢＶｄｓの大きさを示す図である。
【図１５】フィールドドレイン絶縁部の幅ｗ２（図１参照）に対する高誘電率絶縁膜の幅ｗ１（図１参照）の比率Ｘが、オン耐圧及びオフ耐圧ＢＶｄｓに与える影響を示す図である。
【発明を実施するための形態】
【００１０】
以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
【００１１】
図１は、実施形態に係る半導体装置の構成を示す断面図である。この半導体装置は、ＬＤＭＯＳ（Laterally Diffused Metal Oxide Semiconductor）トランジスタを有している。具体的には、この半導体装置は、半導体基板１０、ゲート絶縁膜１３２、ゲート電極１３４、第１不純物領域（ドレイン領域：例えばｎ型の不純物領域）１４２、第２不純物領域（ソース領域：例えばｎ型の不純物領域）１４４、及びフィールドドレイン絶縁部１２０を有している。半導体基板１０は、例えばシリコン基板である。ゲート絶縁膜１３２は、半導体基板１０上に形成されている。ゲート電極１３４は、ゲート絶縁膜１３２上に形成されている。ゲート絶縁膜１３２は、例えば酸化シリコン膜であり、ゲート電極１３４はポリシリコン膜である。ドレイン領域１４２及びソース領域１４４は、平面視でゲート電極１３４を介して互いに対向している。詳細には、ドレイン領域１４２は、平面視でゲート電極１３４から離間している。フィールドドレイン絶縁部１２０は、半導体基板１０に形成されている。フィールドドレイン絶縁部１２０は、平面視でゲート電極１３４及びドレイン領域１４２の間に位置している。詳細には、フィールドドレイン絶縁部１２０は、少なくとも一部がゲート絶縁膜１３２の下に位置しており、第２導電型ウェル１４の表層のうち、ゲート絶縁膜１３２の下からドレイン領域１４２までの領域に位置している。
【００１２】
フィールドドレイン絶縁部１２０は、第１絶縁膜１２６及び高誘電率絶縁膜１２４を有している。第１絶縁膜１２６は、平面視で少なくともフィールドドレイン絶縁部１２０の中央部に位置している。高誘電率絶縁膜１２４は、フィールドドレイン絶縁部１２０の底面の縁のうち少なくともドレイン領域１４２側に位置する部分に位置しており、第１絶縁膜１２６よりも誘電率が高い。また本実施形態において、高誘電率絶縁膜１２４は、平面視でフィールドドレイン絶縁部１２０の中央部には位置していない。以下、詳細に説明する。
【００１３】
本実施形態において、ＬＤＭＯＳトランジスタは、素子形成領域に形成されている。この素子形成領域は、素子分離膜２０によって他の領域から分離されている。素子分離膜２０は、例えば酸化シリコン膜であり、半導体基板１０に形成された溝に埋め込まれている。素子分離膜２０は、高誘電率絶縁膜１２４を有していない。すなわち素子分離膜２０は、フィールドドレイン絶縁部１２０とは異なる構造を有している。
【００１４】
平面視で、ソース領域１４４とフィールドドレイン絶縁部１２０の間にはスペースが設けられている。そして、このスペース上及びフィールドドレイン絶縁部１２０のうちソース領域１４４に対向する領域に、ゲート絶縁膜１３２及びゲート電極１３４が形成されている。このため、半導体基板１０のうちソース領域１４４とフィールドドレイン絶縁部１２０の間に位置する領域が、ＬＤＭＯＳトランジスタのチャネル領域となる。なお、ゲート絶縁膜１３２及びゲート電極１３４は、ドレイン領域１４２上及びソース領域１４４上には位置していない。
【００１５】
素子形成領域に位置する半導体基板１０には、第１導電型ウェル１２（例えばｐ型のウェル）及び第２導電型ウェル１４（例えばｎ型のウェル）が、互いに隣接して設けられている。第１導電型ウェル１２の表層にはソース領域１４４が設けられており、第２導電型ウェル１４の表層にはドレイン領域１４２が設けられている。そしてドレイン領域１４２、ソース領域１４４、及び基板コンタクト部１４６それぞれの表層には、例えばシリサイド層（図示せず）が形成されている。ドレイン領域１４２、ソース領域１４４、及び基板コンタクト部１４６の上には、それぞれ金属等の電極１４２ａ，１４４ａ，１４６ａが形成される。第１導電型ウェル１２と第２導電型ウェル１４の境界は、ＬＤＭＯＳトランジスタのチャネル領域と重なっている。すなわちゲート絶縁膜１３２は、第１導電型ウェル１２の一部と第２導電型ウェル１４の一部とにまたがって半導体基板１０上に配置されている。
【００１６】
そして第１導電型ウェル１２には、第１導電型の基板コンタクト部１４６が設けられている。基板コンタクト部１４６は、第１導電型ウェル１２よりも高濃度の不純物領域であり、ソース領域１４４を介してフィールドドレイン絶縁部１２０とは反対側に設けられている。本実施形態において、基板コンタクト部１４６はソース領域１４４に隣接しており、またソース領域１４４と同電位になっている。
【００１７】
フィールドドレイン絶縁部１２０は、ドレイン領域１４２に接しており、また半導体基板１０に形成された溝１６に埋め込まれている。ゲート電極１３４の延伸方向に直交する方向におけるフィールドドレイン絶縁部１２０の幅ｗ２は、ドレイン領域１４２及びソース領域１４４の幅よりも広い。溝１６の底面及び側面には、酸化シリコン膜１２２が形成されている。酸化シリコン膜１２２は、例えば熱酸化膜である。そして溝１６の底面の縁には、高誘電率絶縁膜１２４が形成されている。高誘電率絶縁膜１２４は、窒化シリコン（ＳｉＮ）膜、酸化ハフニウム（ＨｆＯ２）膜、酸化タンタル、酸化チタン、酸化イットリウム、五酸化ニオブ、及び酸化ジルコニウムの少なくとも一つにより形成されている。そして溝１６の内部のうち高誘電率絶縁膜１２４が位置していない空間には、第１絶縁膜１２６が埋め込まれている。第１絶縁膜１２６は、例えば酸化シリコン（ＳｉＯ２）膜である。
【００１８】
高誘電率絶縁膜１２４は、サイドウォール形状を有している。本実施形態では、高誘電率絶縁膜１２４は、溝１６の底面の縁の全周に形成されている。すなわち高誘電率絶縁膜１２４は、溝１６の底面の縁のうちゲート電極１３４の下方に位置する部分（ソース領域１４４側に位置する部分）にも形成されている。平面視において、高誘電率絶縁膜１２４の幅ｗ１（酸化シリコン膜１２２の幅を含む）は、ゲート電極１３４の延伸方向に直交する方向におけるフィールドドレイン絶縁部１２０の幅ｗ２の、１０％以上４０％以下である。
【００１９】
本図に示す例において、素子分離膜２０の深さとフィールドドレイン絶縁部１２０の深さは、互いに等しい。ただし、フィールドドレイン絶縁部１２０は、素子分離膜２０よりも浅くても良いし、深くても良い。
【００２０】
図２は、図１のＢ−Ｂ´断面図である。図１は、図２のＡ−Ａ´断面図に相当している。なお、説明のため、図２ではゲート絶縁膜１３２及びゲート電極１３４は点線で示している。
【００２１】
本図に示す例において、フィールドドレイン絶縁部１２０の平面形状は多角形、より詳細には矩形である。そして上記したように、高誘電率絶縁膜１２４は、フィールドドレイン絶縁部１２０の底面のうち、少なくとも、平面視でドレイン領域１４２に近接する一辺に形成されている。好ましくは、高誘電率絶縁膜１２４は、フィールドドレイン絶縁部１２０の底面のうち、平面視でソース領域１４４に近接する一辺にも形成されている。本実施形態では、溝１６の底面の縁の全周に形成されている。また、ゲート電極１３４の延伸方向（図中上下方向）で見た場合、ドレイン領域１４２、ソース領域１４４、及び基板コンタクト部１４６は、同じ幅を有しているが、フィールドドレイン絶縁部１２０よりも幅が小さくなっている。
【００２２】
図３〜図５は、図１及び図２に示した半導体装置の製造方法を示す断面図である。この半導体装置の製造方法は、以下の工程を有している。まず、半導体基板１０に溝１６を形成する。次いで、溝１６に絶縁膜を埋め込むことにより、フィールドドレイン絶縁部１２０を形成する。次いで、半導体基板１０上にゲート絶縁膜１３２及びゲート電極１３４を形成する。次いで、ドレイン領域１４２及びソース領域１４４を形成する。フィールドドレイン絶縁部１２０を形成する工程は、以下の工程を有する。まず、溝１６に高誘電率膜２００を形成し、高誘電率膜２００をエッチバックすることにより、高誘電率絶縁膜１２４を形成する。そして、溝１６の残りの部分に第１絶縁膜１２６を埋め込む。以下、詳細に説明する。
【００２３】
まず、図３（ａ）に示すように、半導体基板１０に溝を形成し、この溝の中に絶縁膜を埋め込む。これにより、素子分離膜２０が形成される。
【００２４】
次いで図３（ｂ）に示すように、半導体基板１０にマスク膜（図示せず）を形成し、このマスク膜をマスクとして半導体基板１０をエッチングする。これにより、半導体基板１０には溝１６が形成される。次いで、半導体基板１０を熱酸化する。これにより、溝１６の底面及び側面に、酸化シリコン膜１２２が形成される。ここで、半導体基板１０の表面のうち素子分離膜２０が形成されていない領域にも、酸化シリコン膜１２２が形成される。
【００２５】
なお、酸化シリコン膜１２２はＣＶＤ法により形成されても良い。この場合、酸化シリコン膜１２２は、素子分離膜２０上にも形成される。
【００２６】
次いで図４（ａ）に示すように、溝１６の中、半導体基板１０上、及び素子分離膜２０上に、高誘電率膜２００を形成する。高誘電率膜２００は、例えばプラズマＣＶＤ法により形成される。
【００２７】
次いで図４（ｂ）に示すように、高誘電率膜２００をエッチバックする。これにより、溝１６の底面の縁の全周に、高誘電率絶縁膜１２４が形成される。
【００２８】
次いで図５（ａ）に示すように、溝１６の中、半導体基板１０上、及び素子分離膜２０上に、絶縁膜２１０を形成する。絶縁膜２１０は、例えばプラズマＣＶＤ法により形成される。
【００２９】
次いで図５（ｂ）に示すように、絶縁膜２１０のうち素子分離膜２０上及び半導体基板１０上に位置する部分を、ＣＭＰ法を用いて除去する。これにより、第１絶縁膜１２６が形成される。このようにして、フィールドドレイン絶縁部１２０は形成される。
【００３０】
その後、半導体基板１０に第１導電型ウェル１２及び第２導電型ウェル１４を形成する。次いで、ゲート絶縁膜１３２及びゲート電極１３４を形成する。次いで、半導体基板１０に第１導電型の不純物を選択的に注入することにより、基板コンタクト部１４６を形成する。また、半導体基板１０に第２導電型の不純物を選択的に注入することにより、ドレイン領域１４２及びソース領域１４４を形成する。その後、電極１４２ａ，１４４ａ，１４６ａを形成する。このようにして、図１及び図２に示した半導体装置が形成される。
【００３１】
図６は、図１及び図２に示した半導体装置の第１の変形例を示す断面図である。図７は、図６に示した半導体装置の平面図である。図６は図７のＡ−Ａ´断面図に相当している。本図に示す半導体装置は、高誘電率絶縁膜１２４が溝１６の底面の縁のうちドレイン領域１４２に対向する辺にのみ形成されている点を除いて、図１及び図２に示した半導体装置と同様の構成である。
【００３２】
図８は、図１及び図２に示した半導体装置の第２の変形例を示す平面図である。図８のＡ−Ａ´断面図は、図１と同様である。本図に示す半導体装置は、高誘電率絶縁膜１２４が溝１６の底面の縁のうち、ドレイン領域１４２に対向する辺、及びゲート電極１３４の下方に位置する辺にのみ形成されている点を除いて、図１及び図２に示した半導体装置と同様の構成である。
【００３３】
なお、図６〜図８に示した半導体装置は、例えば図４に示した工程の後、図５に示した工程の前において、高誘電率絶縁膜１２４のうち残したい部分をレジスト膜で覆った上で、高誘電率絶縁膜１２４をエッチングにより除去することで、形成される。
【００３４】
次に、本実施形態の作用及び効果について説明する。まず、図９を用いて、フィールドドレイン絶縁部１２０が、酸化シリコン膜１２２（本図では図示省略）を除いて単一の材料（例えば第１絶縁膜１２６）のみで形成された場合を考える。このような構造を有している場合において、ゲート電極１３４にオン電圧が印加され、ソース領域１４４にソース電圧Ｖｓ＝０Ｖが印加され、ドレイン領域１４２に所定の大きさのドレイン電圧が印加されたとする（すなわちトランジスタがオンの状態）。この場合、フィールドドレイン絶縁部１２０のうちドレイン領域１４２の近傍に位置する部分では、電位の勾配が大きくなる。
【００３５】
フィールドドレイン絶縁部１２０において電位の勾配が大きい強電界領域が存在する場合、半導体基板１０のうち強電界領域の近傍に位置する部分では、インパクトイオン化が発生しやすくする。インパクトイオン化とは、電界により加速された電子と結晶格子との衝突により、多数の電子・正孔対が発生する現象である。図９に示す例では、ドレイン領域１４２の近傍に位置する部分でインパクトイオン化が発生する。このような場所で発生する電子・正孔対は、オン耐圧を低下させる。
【００３６】
そこで、本発明者は、トランジスタがオフの状態において、フィールドドレイン絶縁部１２０に生じる電界集中を緩和することができれば、インパクトイオン化が抑制され、その結果、ＬＤＭＯＳトランジスタのオン耐圧が向上すると考え、図１及び図２に示した構造、図６及び図７に示した構造、並びに図８に示した構造それぞれを創出した。
【００３７】
なお、図１０（参考例）に示すように、フィールドドレイン絶縁部１２０の全体を高誘電率絶縁膜１２４で形成することも考えられる。しかし、以下のシミュレーション結果から、図１及び図２に示した構造、図６及び図７に示した構造、並びに図８に示した構造と比較して、図１０に示した構造では、オン耐圧の向上効果が劣ることが判明した。
【００３８】
図１１の各図は、ＬＤＭＯＳトランジスタにおける、ゲート電極１３４にオン電圧を印加したときの電界分布のシミュレーション結果を示している。このシミュレーションでは、フィールドドレイン絶縁部１２０の高誘電率絶縁膜１２４として、ＨｆＯ２を使用し、第１絶縁膜１２６としては酸化シリコン膜を使用した。また、ドレイン電圧Ｖｄとしては４０．１７Ｖを使用した。なお、ソース電圧Ｖｓとしては０Ｖを使用した。
【００３９】
図１１（ａ）は、ＬＤＭＯＳトランジスタが図１０（参考例）に示した構造を有している場合を示しており、図１１（ｂ）は、ＬＤＭＯＳトランジスタが図７（第１の変形例）に示した構造を有している場合を示しており、図１１（ｃ）は、ＬＤＭＯＳトランジスタが図１（実施形態）または図８（第２の変形例）に示した構造を有している場合を示している。本図に示すように、図１１（ｂ）及び図１１（ｃ）に示した例では、図１１（ａ）に示した例と比較して、ドレイン領域１４２の近傍における電界の勾配が緩和されている。これは、ＬＤＭＯＳトランジスタのオン耐圧が向上することを示している。
【００４０】
図１２は、ＬＤＭＯＳトランジスタが、図７，図８，図１０それぞれに示した構造を有していた場合におけるドレイン電流―ドレイン電圧特性（Ｉｄ−Ｖｄ特性）を示している。ゲート電極１３４に一定のオン電圧を印加した状態でドレイン電圧Ｖｄを上げた場合、図７，図８に示した構造では、図１０に示した構造と比較して、ドレイン電流が急増する状態になるために必要なドレイン電圧が高くなっている。この結果からも、本実施形態及び変形例に係るＬＤＭＯＳトランジスタは、図１０に示した構造と比較して、オン耐圧が向上することがわかる。
【００４１】
なお、ＬＤＭＯＳトランジスタにはオフ耐圧ＢＶｄｓも要求される。図１３に示すように、フィールドドレイン絶縁部１２０が単一の材料により形成されている場合、ゲート電極１３４にゲート電圧Ｖｇ＝０Ｖが印加され、ソース領域１４４にソース電圧Ｖｓ＝０Ｖが印加され、ドレイン領域１４２に所定のドレイン電圧が印加されたとする（すなわちトランジスタがオフの状態）。この場合、ゲート電極１３４の下方に位置するフィールドドレイン絶縁部１２０には、電界が集中しやすい。
【００４２】
これに対しては、図１及び図２に示した構造、及び図８に示した構造が効果的である。これらの構造は、フィールドドレイン絶縁部１２０の底面の縁のうちゲート電極１３４の下方に位置する領域にも、高誘電率絶縁膜１２４を有しているためである。
【００４３】
図１４は、図１０に示した構造を基準としたときの、図７及び図８に示した構造におけるオン耐圧及びオフ耐圧ＢＶｄｓの大きさを示している。図７及び図８に示した構造は、いずれも、図１０に示した構造と比較してオン耐圧は向上している。一方、オフ耐圧ＢＶｄｓについては、図１０の構造が最も大きかったものの、図８に示す構造は、図７に示す構造と比較して、オフ耐圧が高かった。この結果から、オン耐圧及びオフ耐圧を両立させるためには、図１及び図２に示した構造、または図８に示した構造が好適であることが分かる。
【００４４】
図１５は、フィールドドレイン絶縁部１２０の幅ｗ２（図１参照）に対する高誘電率絶縁膜１２４の幅ｗ１（図１参照）の比率Ｘが、オン耐圧及びオフ耐圧ＢＶｄｓに与える影響を示している。なお、本図に示す例において、フィールドドレイン絶縁部１２０には酸化シリコン膜１２２が含まれているため、Ｘ＝８％が、高誘電率絶縁膜１２４が存在していない場合（すなわち図９に示した構造）に対応している。またＸ＝５０％が、図１０に示した構造に対応している。この図から、１０％≦Ｘ≦４０％、好ましくは１０％≦Ｘ≦３０％、さらに好ましくは２０％≦Ｘ≦３０％が、オン耐圧及びオフ耐圧ＢＶｄｓを両立するために適切であることが分かる。
【００４５】
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。
【符号の説明】
【００４６】
１０ 半導体基板
１２ 第１導電型ウェル
１４ 第２導電型ウェル
１６ 溝
２０ 素子分離膜
１２０ フィールドドレイン絶縁部
１２２ 酸化シリコン膜
１２４ 高誘電率絶縁膜
１２６ 第１絶縁膜
１３２ ゲート絶縁膜
１３４ ゲート電極
１４２ ドレイン領域
１４２ａ 電極
１４４ ソース領域
１４４ａ 電極
１４６ 基板コンタクト部
１４６ａ 電極
２００ 高誘電率膜
２１０ 絶縁膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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