(57)【要約】【課題】トランジスタがアンバランスであってもチャージポンプ回路に最適なバイアス電圧を与えられる遅延制御回路を提供する。【解決手段】所定の信号を受けて電流入出力端子から充放電を行うチャージポンプ回路と、電流入出力端子の端子電圧に基づく電圧が電源として供給される遅延回路と、チャージポンプ回路の充放電電流の基準となるバイアス電圧を生成するバイアス生成回路と、を備え、チャージポンプ回路及び遅延回路が、それぞれ、第１導電型トランジスタと、第２導電型トランジスタを含んで構成され、バイアス生成回路が、第１導電型トランジスタの相互コンダクタンスと第２導電型トランジスタの相互コンダクタンスの和に基づいて、バイアス電圧を生成する。チャージポンプ回路の充放電により遅延回路の電源電圧を制御し、これにより遅延回路の遅延時間を制御する。【選択図】図１
2012160927.tif 000002
【特許請求の範囲】
【請求項１】
所定の信号を受けて電流入出力端子から充放電を行うチャージポンプ回路と、
前記電流入出力端子の端子電圧に基づく電圧が電源として供給される遅延回路と、
前記チャージポンプ回路に充放電電流の基準となるバイアス電圧を与えるバイアス生成回路と、
を備え、
前記チャージポンプ回路及び前記遅延回路が、それぞれ、第１導電型トランジスタと、前記第１導電型トランジスタと導電型の異なる第２導電型トランジスタを含んで構成され、
前記バイアス生成回路が、前記第１導電型トランジスタの相互コンダクタンスと前記第２導電型トランジスタの相互コンダクタンスの和に基づいて、前記バイアス電圧を生成することを特徴とする遅延制御回路。
【請求項２】
前記バイアス生成回路は、
前記電流入出力端子の端子電圧がバイアス電圧として与えられる第１導電型基準電流生成トランジスタと、前記電流入出力端子の端子電圧がバイアス電圧として与えられる第２導電型基準電流生成トランジスタと、を備え、前記第１導電型基準電流生成トランジスタに流れる電流と前記第２導電型基準電流生成トランジスタに流れる電流とを加算してバイアス電流を生成するバイアス電流生成回路と、
前記バイアス電流の電流値に基づいて、前記チャージポンプ回路の第１導電型トランジスタに与える第１のバイアス電圧と、前記チャージポンプ回路の第２導電型トランジスタに与える第２のバイアス電圧と、を前記バイアス電圧として生成するバイアス電圧生成回路と、
を含むことを特徴とする請求項１記載の遅延制御回路。
【請求項３】
前記チャージポンプ回路は、
前記第１のバイアス電圧が与えられて流れる電流の大きさが制御される第１導電型電流源トランジスタと、
前記第２のバイアス電圧が与えられて流れる電流の大きさが制御される第２導電型電流源トランジスタと、
第１の電源と前記電流入出力端子との間に前記第１導電型電流源トランジスタと直列に接続され、第１の前記所定の信号により導通／非導通が制御され、導通するときに前記第１導電型電流源トランジスタにより大きさが制御される電流を前記第１の電源と前記電流入出力端子との間に流す第１導電型スイッチトランジスタと、
第２の電源と前記電流入出力端子との間に前記第２導電型電流源トランジスタと直列に接続され、第２の前記所定の信号により導通／非導通が制御され、導通するときに前記第２導電型電流源トランジスタにより大きさが制御される電流を前記第２の電源と前記電流入出力端子に流す第２導電型スイッチトランジスタと、
を備えることを特徴とする請求項２記載の遅延制御回路。
【請求項４】
前記バイアス電流生成回路は、
前記電流入出力端子の端子電圧を入力し、これに比例する電圧を出力するレギュレータアンプと、
電流ミラー回路と、を備え、
前記第１導電型基準電流生成トランジスタは、ソースが前記レギュレータアンプの出力端子に、ゲートが固定電位に、ドレインが前記電流ミラー回路の電流入力端に、それぞれ接続され、
前記第２導電型基準電流生成トランジスタは、ゲートに前記電流入出力端子の端子電圧を入力し、ソースが前記第２の電源へと接続され、ドレインが前記電流ミラー回路の電流出力端と接続されて前記バイアス電流を生成し、
前記バイアス電圧生成回路は、前記バイアス電流を電流電圧変換して前記第１のバイアス電圧、及び前記第２のバイアス電圧を生成することを特徴とする請求項３記載の遅延制御回路。
【請求項５】
前記チャージポンプ回路の出力電圧を入力してこれに比例する電圧を出力するレギュレータアンプを含み、前記レギュレータアンプの出力電圧を前記遅延回路の電源として供給する前記遅延回路の電源回路をさらに含むことを特徴とする請求項１乃至４いずれか１項記載の遅延制御回路。
【請求項６】
前記電流入出力端子に接続されたローパスフィルタをさらに含み、
前記遅延回路の前記電源回路は、前記ローパスフィルタによって濾波された前記チャージポンプ回路の出力電圧に基づいて、前記遅延回路に電源を供給することを特徴とする請求項５記載の遅延制御回路。
【請求項７】
前記ローパスフィルタは、前記電流入出力端子と接地との間に直列に接続された抵抗と容量とを備えることを特徴とする請求項６記載の遅延制御回路。
【請求項８】
前記チャージポンプ回路を第１のチャージポンプ回路としたときに、前記第１のチャージポンプ回路と並列に接続された第２のチャージポンプ回路をさらに備え、
前記ローパスフィルタは、
前記第１のチャージポンプの電流入出力端子と接地との間に接続された第１の容量と、
前記第１のチャージポンプ回路の電流入出力端子が非反転入力端子に接続され、第２のチャージポンプ回路の電流入出力端子が反転入力端子と出力端子とに接続され、前記バイアス生成回路により前記バイアス電圧が与えられて出力抵抗が制御されるゼロ点調整用アンプと、
前記ゼロ点調整用アンプの出力端子と接地との間に接続された第２の容量と、
を含むことを特徴とする請求項６記載の遅延制御回路。
【請求項９】
前記遅延回路の出力信号と、基準クロック信号と、の位相を比較し、比較結果に基づいて、前記所定の信号を生成する位相比較回路をさらに含むことを特徴とする請求項１乃至８いずれか１項記載の遅延制御回路。
【請求項１０】
前記遅延回路は、複数の遅延素子が縦続接続され、出力段の位相が反転して初段の入力に接続されたリングオシレータであり、
前記遅延制御回路は、前記リングオシレータが前記基準クロック信号と同期して発振するように前記リングオシレータの発振周波数及び位相を制御するＰＬＬ回路であることを特徴とする請求項９記載の遅延制御回路。
【請求項１１】
前記遅延回路が、前記基準クロック信号を入力し、前記基準クロック信号の位相を遅延させて出力する遅延回路であり、
前記遅延制御回路がＤＬＬ回路であることを特徴とする請求項９記載の遅延制御回路。
【請求項１２】
前記第１導電型トランジスタと前記第２導電型トランジスタのうち、一方がＰＭＯＳトランジスタ、他方がＮＭＯＳトランジスタであることを特徴とする請求項１乃至１１いずれか１項記載の遅延制御回路。
【請求項１３】
前記第１導電型基準電流生成トランジスタと、前記第２導電型基準電流生成トランジスタと、前記遅延回路に含まれる第１導電型トランジスタ及び第２導電型トランジスタと、がいずれもデプレッション型電界効果トランジスタであることを特徴とする請求項１乃至１２いずれか１項記載の遅延制御回路。
【請求項１４】
前記バイアス生成回路は、前記遅延回路の遅延時間を一定としたときに前記第１導電型トランジスタと第２導電型トランジスタの相互コンダクタンスのばらつきによる前記チャージポンプ回路の出力電圧のばらつきを補償して前記バイアス電圧が前記遅延回路の遅延時間に依存する電流を流す電圧となるように制御することを特徴とする請求項１乃至１３いずれか１項記載の遅延制御回路。
【請求項１５】
第１の信号に応答して第１導電型充電用トランジスタに流れる電流を電流入出力端子から充電する充電回路と、
第２の信号に応答して第２導電型放電用トランジスタに流れる電流を前記電流入出力端子から放電する放電回路と、
前記放電電流の値が前記充電電流の値に等しく、かつ、電流値が第１導電型トランジスタの相互コンダクタンスと第２導電型トランジスタの相互コンダクタンスとの和に比例するように前記充電用トランジスタ及び前記放電用トランジスタにバイアス電圧を与えるバイアス生成回路と、
を備えることを特徴とするチャージポンプ回路。
【請求項１６】
前記バイアス生成回路は、
前記電流入出力端子の端子電圧がバイアス電圧として与えられる第１導電型基準電流生成トランジスタと、前記電流入出力端子の端子電圧がバイアス電圧として与えられる第２導電型基準電流生成トランジスタと、を備え、前記第１導電型基準電流生成トランジスタに流れる電流と前記第２導電型基準電流生成トランジスタに流れる電流とを加算してバイアス電流を生成するバイアス電流生成回路と、
前記バイアス電流に比例する電流を前記充電用トランジスタに流す第１の電流ミラー回路と、
前記バイアス電流に比例する電流を前記放電用トランジスタに流す第２の電流ミラー回路と、
を備えることを特徴とする請求項１５記載のチャージポンプ回路。
【請求項１７】
前記バイアス電流生成回路は、
前記電流入出力端子の端子電圧を入力し、これに比例する電圧を出力するレギュレータアンプと、
電流入力端が前記第１導電型基準電流生成トランジスタのドレインに接続され、電流出力端が前記バイアス電流の出力端子に接続された第３の電流ミラー回路と、
をさらに備え、
前記第１導電型基準電流生成トランジスタは、ソースが前記レギュレータアンプの出力端子に、ゲートが固定電位に、それぞれ接続され、
前記第２導電型基準電流生成トランジスタは、ゲートに前記電流入出力端子の端子電圧を入力し、ソースが負荷回路を介して固定電位に接続され、ドレインが前記第３の電流ミラー回路の電流出力端と接続され、前記第１導電型基準電流生成トランジスタに流れる電流と前記第２導電型基準電流生成トランジスタに流れる電流が加算されて前記バイアス電流を生成することを特徴とする請求項１６記載のチャージポンプ回路。
【請求項１８】
前記充電回路が、
第１の電源と前記電流入出力端子との間に前記充電用トランジスタと直列に接続され、前記第１の信号を受けて導通非導通が制御される第１導電型スイッチトランジスタをさらに含み、
前記放電回路が、
第２の電源と前記電流入出力端子との間に前記放電用トランジスタと直列に接続され、
前記第２の信号を受けて導通非導通が制御される第２導電型スイッチトランジスタをさらに含むことを特徴とする請求項１５乃至１７いずれか１項記載のチャージポンプ回路。
【請求項１９】
ＰＭＯＳトランジスタとＮＭＯＳトランジスタとを有するＣＭＯＳ回路によってそれぞれ構成される位相比較回路と、チャージポンプ回路と、電圧制御発振回路と、を含み、前記位相比較回路によって前記電圧制御発振回路の発振クロックを外部から与えられる基準クロックと発振周波数及び位相について比較し、その比較結果に基づいて、前記チャージポンプ回路が前記電圧制御発振回路に与える電源の充放電を行うＰＬＬ回路において、
ＰＭＯＳトランジスタの相互コンダクタンスと、ＮＭＯＳトランジスタの相互コンダクタンスと、の和に基づいて基準電流を生成するステップと、
前記基準電流の値に基づいて、前記チャージポンプ回路の充電電流と、放電電流と、を一定に制御するステップと、
を備えることを特徴とするチャージポンプ回路の充放電電流制御方法。
【請求項２０】
前記基準電流を生成するステップが、
前記電圧制御発振回路に与える電源の電圧と固定電位との電位差に比例する電圧をＰＭＯＳトランジスタのゲートソース間に与えて当該ＰＭＯＳトランジスタのドレイン電流に変換するステップと、
前記電圧制御発振回路に与える電源の電圧に比例する電圧をＮＭＯＳトランジスタのゲートに与えて当該ＮＭＯＳトランジスタのドレイン電流に変換するステップと、
前記ＰＭＯＳトランジスタのドレイン電流と前記ＮＭＯＳトランジスタのドレイン電流とを加算し、前記基準電流を生成するステップと、
を備え、
前記充電電流と、放電電流と、を一定に制御するステップが、
前記充電電流を流すときに、前記基準電流に比例する充電電流を流すステップと、
前記放電電流を流すときに、前記基準電流に比例する放電電流を流すステップと、
を備えることを特徴とする請求項１９記載のチャージポンプ回路の充放電電流制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、遅延制御回路、チャージポンプ回路、及びチャージポンプ回路における充放電電流制御方法に関する。特に、ＰＬＬ回路やＤＬＬ回路などチャージポンプ回路の出力電圧に基づいて遅延回路の遅延時間やリングオシレータの発振周波数を制御する遅延制御回路において、チャージポンプ回路の出力電圧に基づいて、チャージポンプ回路の充放電電流の大きさを制御する適応バイアス型の遅延制御回路に関する。
【背景技術】
【０００２】
非特許文献１には、適応バイアス型（アダプティブバイアス型）のＰＬＬ（Phase-Locked Loop）回路、ＤＬＬ（Delay-Locked Loop）回路が記載されている。非特許文献１では、ＣＭＯＳ構成の遅延回路（ＰＬＬ回路の場合、遅延回路はリングオシレータ）の電源電圧を変えて遅延回路の遅延時間（リングオシレータの発振周波数）を変える場合に、遅延回路に与える電源電圧に基づいて、ＰＬＬ、ＤＬＬの制御ループに含まれるチャージポンプ回路に与えるバイアス電圧、及び、遅延回路の電源供給に用いられるアンプに与えるバイアス電圧を制御している。この様に制御することにより、遅延回路の遅延時間（リングオシレータの発振周波数）に合わせて、チャージポンプ回路の充放電電流、電源アンプの出力抵抗を最適化している。遅延回路の遅延時間（リングオシレータの発振周波数）を広範囲に変えても、制御ループのダンピングファクターを一定にし、低ジッターが実現できると記載されている。
【０００３】
また、特許文献１には、従来の基準電圧発生回路が記載されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平１１−４５１２５号公報（米国特許第６１６０３９１号明細書に相当）
【非特許文献】
【０００５】
【非特許文献１】S. Sidiropoulos et al. "Adaptive Bandwidth DLLs and PLLs using Regulated Supply CMOS Buffers", in Proc. Symposium on VLSI Circuits, pp. 124-127, June 2000
【発明の概要】
【発明が解決しようとする課題】
【０００６】
なお、上記特許文献１及び非特許文献１の全開示内容はその引用をもって本書に繰込み記載する。
【０００７】
以下の分析は、本発明によって与えられたものである。ＣＭＯＳのＰＭＯＳトランジスタとＮＭＯＳトランジスタのように、遅延回路を第１導電型のトランジスタと第２導電型のトランジスタで構成すると、図５に示すように、遅延回路の遅延時間は同じであっても、第１導電型のトランジスタと第２導電型のトランジスタの特性のばらつきによって、遅延回路の電源電圧は同じにはならない。特に第１導電型のトランジスタと第２導電型のトランジスタの特性がアンバランスにばらつくと、遅延回路の電源電圧に基づいて、ＰＬＬやＤＬＬの制御ループの動作電流を制御しても、動作電流が制御ループにとって最適なものにならず、所望の特性が得られない。なお、この問題については、実施形態の説明の中でさらに詳しく説明する。
【課題を解決するための手段】
【０００８】
本発明の第１の視点によれば、所定の信号を受けて電流入出力端子から充放電を行うチャージポンプ回路と、前記電流入出力端子の端子電圧に基づく電圧が電源として供給される遅延回路と、前記チャージポンプ回路に充放電電流の基準となるバイアス電圧を与えるバイアス生成回路と、を備え、前記チャージポンプ回路及び前記遅延回路が、それぞれ、第１導電型トランジスタと、前記第１導電型トランジスタと導電型の異なる第２導電型トランジスタを含んで構成され、前記バイアス生成回路が、前記第１導電型トランジスタの相互コンダクタンスと前記第２導電型トランジスタの相互コンダクタンスの和に基づいて、前記バイアス電圧を生成する遅延制御回路が提供される。
【０００９】
本発明の第２の視点によれば、第１の信号に応答して第１導電型充電用トランジスタに流れる電流を電流入出力端子から充電する充電回路と、第２の信号に応答して第２導電型放電用トランジスタに流れる電流を前記電流入出力端子から放電する放電回路と、前記放電電流の値が前記充電電流の値に等しく、かつ、電流値が第１導電型トランジスタの相互コンダクタンスと第２導電型トランジスタの相互コンダクタンスとの和に比例するように前記充電用トランジスタ及び前記放電用トランジスタにバイアス電圧を与えるバイアス生成回路と、を備えるチャージポンプ回路が提供される。
【００１０】
本発明の第３の視点によれば、ＰＭＯＳトランジスタとＮＭＯＳトランジスタとを有するＣＭＯＳ回路によってそれぞれ構成される位相比較回路と、チャージポンプ回路と、電圧制御発振回路と、を含み、前記位相比較回路によって前記電圧制御発振回路の発振クロックを外部から与えられる基準クロックと発振周波数及び位相について比較し、その比較結果に基づいて、前記チャージポンプ回路が前記電圧制御発振回路に与える電源の充放電を行うＰＬＬ回路において、ＰＭＯＳトランジスタの相互コンダクタンスと、ＮＭＯＳトランジスタの相互コンダクタンスと、の和に基づいて基準電流を生成するステップと、前記基準電流の値に基づいて、前記チャージポンプ回路の充電電流と、放電電流と、を一定に制御するステップと、を備えることを特徴とするチャージポンプ回路の充放電電流制御方法が提供される。
【発明の効果】
【００１１】
本発明の各視点によれば、第１導電型トランジスタと第２導電型トランジスタの特性がアンバランスにばらついた場合であっても、チャージポンプ回路の充放電電流の最適化が可能になる。
【図面の簡単な説明】
【００１２】
【図１】本発明の第１の実施形態による遅延制御回路（ＰＬＬ回路）全体のブロック図である。
【図２】図１におけるバイアス電流生成回路の構成の一例を示す回路ブロック図である。
【図３】図２におけるレギュレータアンプの構成の一例を示す回路ブロック図である。
【図４】図１におけるチャージポンプ回路の構成の一例を示す回路ブロック図である。
【図５】比較例におけるトランジスタのしきい値とＶＣＯ制御電圧とチャージポンプ回路バイアス電流との関係を示す説明図である。
【図６】第１の実施形態におけるトランジスタのしきい値とＶＣＯ制御電圧とチャージポンプ回路バイアス電流との関係を示す説明図である。
【図７】本発明の第２の実施形態による遅延制御回路（ＰＬＬ回路）全体のブロック図である。
【図８】本発明の第３の実施形態による遅延制御回路（ＤＬＬ回路）全体のブロック図である。
【図９】本発明の比較例となる適応バイアス型ＰＬＬ回路の回路ブロック図である。
【発明を実施するための形態】
【００１３】
［実施形態の概要］
本発明の実施形態の概要について説明する。図１に一例を示すように所定の信号（ＵＰＢ、ＤＮ）を受けて電流入出力端子ＣＩＯから充放電を行うチャージポンプ回路１０と、電流入出力端子ＣＩＯの端子電圧ＶＰＭＰに基づく電圧ＶＣが電源として供給される遅延回路２０と、チャージポンプ回路１０に充放電電流の基準となるバイアス電圧（Ｖｂｉａｓｐ、Ｖｂｉａｓｎ）を与えるバイアス生成回路３０と、を備える。さらに図４も参照すると、チャージポンプ回路１０及び遅延回路２０が、それぞれ、第１導電型トランジスタ（ＭＰ９、ＭＰ１０、ＭＶＰ０〜ＭＶＰ２）と、第１導電型トランジスタと導電型の異なる第２導電型トランジスタ（ＭＮ１２、ＭＮ１３）を含んで構成される。さらに、バイアス生成回路３０が、第１導電型トランジスタの相互コンダクタンスと第２導電型トランジスタの相互コンダクタンスの和に基づいて、バイアス電圧を生成する。
【００１４】
従って、チャージポンプ回路の充放電流は、第１導電型トランジスタの相互コンダクタンスと第２導電型トランジスタの相互コンダクタンスの和に比例する電流が流れるようになる。遅延回路の信号の伝達速度（遅延時間の逆数）は、おおよそ第１導電型トランジスタの相互コンダクタンスと第２導電型トランジスタの相互コンダクタンスの和に比例するので、たとえ、第１導電型トランジスタの相互コンダクタンスの値と第２導電型トランジスタの相互コンダクタンスの値がアンバランスにばらついた場合であってもチャージポンプ回路の充放電電流の電流値が最適化できる。
【００１５】
なお、この概要で引用した図面及び付記した図面参照符号は専ら理解を助けるための例示であり、図示の態様に限定することを意図するものではない。
【００１６】
［従来技術の問題点の補足説明］
次に、本発明の各実施形態の詳細な説明に入る前に、従来技術の問題点についてもう少し詳しく説明しておく。図９は、本発明の比較例となる適応バイアス型ＰＬＬ回路の回路ブロック図である。図９は、すでに説明した非特許文献１の開示内容に基づいて発明者が作成した図面である。
【００１７】
図９の比較例となる適応バイアス型ＰＬＬ回路９００の構成について説明する。位相比較回路４０は、外部から与えられた基準クロックＲＥＦＣＬＫと、適応バイアス型ＰＬＬ回路９００全体の出力クロック信号であるＣＬＫＯＵＴと、の周波数、位相を比較する。位相比較回路４０は、基準クロックＲＥＦＣＬＫの周波数、位相に対して出力クロック信号ＣＬＫＯＵＴの周波数、位相が遅れていることを検出した場合、制御信号ＵＰＢにロウレベルを出力する。一方、出力クロック信号ＣＬＫＯＵＴの周波数、位相が、基準クロックＲＥＦＣＬＫと揃っているか、遅れている場合には、制御信号ＵＰＢは、ハイレベルを出力する。
【００１８】
また、位相比較回路４０は、基準クロックＲＥＦＣＬＫの周波数、位相に対して出力クロック信号ＣＬＫＯＵＴの周波数、位相が進んでいることを検出した場合は、制御信号ＤＮにハイレベルを出力する。一方、出力クロック信号ＣＬＫＯＵＴの周波数、位相が、基準クロックＲＥＦＣＬＫと揃っているか、遅れている場合には、制御信号ＤＮは、ロウレベルを出力する。位相比較回路４０が出力する制御信号ＵＰＢ、ＤＮは、チャージポンプ回路１０に接続される。
【００１９】
チャージポンプ回路１０は、制御信号ＵＰＢ、ＤＮの論理レベルに基づいて、電流入出力端子ＣＩＯから充放電を行う。図４は、チャージポンプ回路１０の内部の構成を示す回路ブロック図である。図４に示すように、チャージポンプ回路１０は、充電回路１５と放電回路１６を備えている。
【００２０】
充電回路１５は、ソースが電源ＶＤＤに、ゲートが第１のバイアス電圧Ｖｂｉａｓｐに、接続されたＰＭＯＳトランジスタである充電用の電流源トランジスタＭＰ９と、ソースが電流源トランジスタＭＰ９のドレインに、ゲートが制御信号ＵＰＢに、ドレインが電流入出力端子ＣＩＯに、接続されたＰＭＯＳトランジスタであるスイッチトランジスタＭＰ１０を備える。
【００２１】
放電回路１６は、ソースが電源ＶＳＳに、ゲートが第２のバイアス電圧Ｖｂｉａｓｎに、接続されたＮＭＯＳトランジスタである放電用の電流源トランジスタＭＮ１２と、ソースが電流源トランジスタＭＮ１２のドレインに、ゲートが制御信号ＤＮに、ドレインが電流入出力端子ＣＩＯに、接続されたＮＭＯＳトランジスタであるスイッチトランジスタＭＮ１３を備える。
【００２２】
図９に戻って説明を続ける。チャージポンプ回路１０の電流入出力端子ＣＩＯは、ループフィルタ６０に接続される。ループフィルタ６０は、電流入出力端子ＣＩＯと電源ＶＳＳとの間に直列に接続された固定抵抗Ｒｚと容量Ｃｐとを備える。ループフィルタ６０によって濾波された電流入出力端子ＣＩＯの端子電圧（ループフィルタ６０の出力電圧）ＶＰＭＰは、遅延回路２０の電源回路となるレギュレータアンプ５０の非反転入力端子ＩＮＰに接続される。また、ＶＰＭＰは、バイアス生成回路９３０にも接続されている。
【００２３】
レギュレータアンプ５０の出力端子ＯＵＴは反転入力端子ＩＮＭに接続され、レギュレータアンプ５０は、非反転入力端子ＩＮＰに入力されたループフィルタ６０によって濾波された電流入出力端子ＣＩＯの端子電圧ＶＰＭＰに等しい電圧を出力端子ＯＵＴから出力する。レギュレータアンプ５０の出力端子ＯＵＴは、遅延回路２０の電源に接続され、遅延回路２０に電源電圧ＶＣを供給する。遅延回路２０の電源電圧ＶＣはループフィルタ６０によって濾波された電流入出力端子ＣＩＯの端子電圧ＶＰＭＰにほぼ等しい電圧である。なお、レギュレータアンプ５０の動作電流は、バイアス生成回路９３０から与えられる第２のバイアス電圧Ｖｂｉａｓｎによって制御され、電源回路としての出力インピーダンスもバイアス電圧Ｖｂｉａｓｎによって制御されることになる。
【００２４】
遅延回路２０は、それぞれ、ＰＭＯＳトランジスタＭＶＰ０とＮＭＯＳトランジスタＭＶＮ０、ＰＭＯＳトランジスタＭＶＰ１とＮＭＯＳトランジスタＭＶＮ１、ＰＭＯＳトランジスタＭＶＰ２とＮＭＯＳトランジスタＭＶＮ２からなる３つのＣＭＯＳインバータ回路を含んでいる。この３つのインバータ回路は、前段の出力端子が後段の入力端子に縦続接続され、最終段の出力端子が初段の入力端子に接続されることにより、リングオシレータとして機能する。このリングオシレータは、電源電圧ＶＣの電圧値により発振周波数が制御されるので、ＰＬＬ制御ループの中では、電圧制御発振器（ＶＣＯ：Voltage Controlled Oscillator）として機能する。このリングオシレータを成す遅延回路２０の出力信号は、分周回路４１によって分周され、出力クロック信号ＣＬＫＯＵＴとして、外部に出力されると共に、位相比較回路４０に帰還接続される。
【００２５】
バイアス生成回路９３０は、チャージポンプ回路１０の出力電圧ＶＰＭＰを入力し、この電圧値に基づいて、チャージポンプ回路１０に与える第１、第２のバイアス電圧Ｖｂｉａｓｐ、Ｖｂｉａｓｎを制御する。また、第２のバイアス電圧Ｖｂｉａｓｎは、遅延回路２０の電源となるレギュレータアンプ５０にも与えられて、レギュレータアンプ５０の動作電流を制御する。
【００２６】
バイアス生成回路９３０は、チャージポンプ回路１０の出力電圧ＶＰＭＰがそれぞれゲートに接続されたＮＭＯＳトランジスタＭＮ２１とＭＮ２２を備える。ＮＭＯＳトランジスタＭＮ２２のソースは、電源ＶＳＳに接続され、ドレインは、ＮＭＯＳトランジスタＭＮ２１のソースに直列に接続されている。この直列に接続されたＮＭＯＳトランジスタＭＮ２１とＭＮ２２によりチャージポンプ回路１０の出力電圧ＶＰＭＰを電流Ｉｂｉａｓに変換する。複数のトランジスタＭＮ２１、ＭＮ２２を直列に接続しているのは、一つには、電流量Ｉｂｉａｓの電流値の調整のためと、電源ＶＳＳとＮＭＯＳトランジスタＭＮ２１のソースとの間に負荷回路を設けることにより、ＮＭＯＳトランジスタＭＮ２１を飽和領域で動作させるためである。複数直列に接続されるＮＭＯＳトランジスタは３個以上であってもよい。最も基本的には、ソースが固定電圧に接続された一つのＮＭＯＳトランジスタのゲートに出力電圧ＶＰＭＰを接続することによっても、出力電圧ＶＰＭＰの電圧を電流Ｉｂｉａｓに変換することができる。
【００２７】
ＮＭＯＳトランジスタＭＮ２１のドレインは、ＰＭＯＳトランジスタＭＰ２のゲートとドレインに接続され、ＰＭＯＳトランジスタのＭＰ２のソースは電源ＶＤＤに接続されている。さらに、ＰＭＯＳトランジスタＭＰ２のゲート及びドレインはＰＭＯＳトランジスタＭＰ３のゲートにも接続されている。ＰＭＯＳトランジスタＭＰ３のソースは電源ＶＤＤに接続されている。このＰＭＯＳトランジスタＭＰ２とＭＰ３は電流ミラー回路として機能し、ＰＭＯＳトランジスタＭＰ２のソースドレイン間に流れる電流Ｉｂｉａｓに比例する電流をＰＭＯＳトランジスタＭＰ２のソースドレイン間に流す。電流ミラー回路としては、ＰＭＯＳトランジスタＭＰ２のドレインが電流の入口となり、ＰＭＯＳトランジスタＭＰ３のドレインが電流の出口となる。
【００２８】
さらに、ＰＭＯＳトランジスタＭＰ３のドレインは、ＮＭＯＳトランジスタＭＮ５、ＭＮ６、チャージポンプ回路１０の電流源トランジスタＭＮ１２（図４参照）からなる第２の電流ミラー回路の電流入力端子（ＮＭＯＳトランジスタＭＮ５のドレイン）に接続されている。さらに、ＮＭＯＳトランジスタＭＮ５のドレインは、ＮＭＯＳトランジスタＭＮ５、ＭＮ６、電流源トランジスタＭＮ１２のゲートにそれぞれ接続されている。また、ＮＭＯＳトランジスタＭＮ５のドレインは、レギュレータアンプ５０の図示しない電流源ＮＭＯＳトランジスタのゲートにも接続されている。また、ＮＭＯＳトランジスタＭＮ５、ＭＮ６のソースは、いずれも電源ＶＳＳに接続されている。この第２の電流ミラー回路によって、ＮＭＯＳトランジスタＭＮ５のソースドレイン間に流れる電流により生じるソースドレイン間電圧によって、第２のバイアス電圧Ｖｂｉｓａｓｎが生成される。さらに、この第２のバイアス電圧Ｖｂｉｓａｓｎによって、チャージポンプ回路１０の放電電流とレギュレータアンプ５０の動作電流が制御される。
【００２９】
また、ＮＭＯＳトランジスタＭＮ６のドレインは、ＰＭＯＳトランジスタＭＰ４とチャージ回路１０の電流源トランジスタＭＰ９（図４参照）からなる第３の電流ミラー回路の電流入力端子（ＰＭＯＳトランジスタＭＰ４のドレイン）に接続されている。さらに、ＰＭＯＳトランジスタＭＰ４のドレインは、ＰＭＯＳトランジスタＭＰ４、電流源トランジスタＭＰ９のゲートに、それぞれ接続されている。また、ＰＭＯＳトランジスタＭＰ４のソースは電源ＶＤＤに接続されている。この第３の電流ミラー回路によって、ＰＭＯＳトランジスタＭＰ４のソースドレイン間に流れる電流により生じるソースドレイン間電圧によって、第１のバイアス電圧Ｖｂｉｓａｓｐが生成される。この第１のバイアス電圧Ｖｂｉｓａｓｐによって、チャージポンプ回路１０の充電電流が制御される。
【００３０】
このＮＭＯＳトランジスタＭＮ２１とＭＮ２２による電圧電流変換回路と、ＰＭＯＳトランジスタＭＰ２とＭＰ３による第１の電流ミラー回路、ＮＭＯＳトランジスタＭＮ５とＭＮ６と、チャージポンプ回路の電流源ＮＭＯＳトランジスタＭＮ１２による第２の電流ミラー回路、ＰＭＯＳトランジスタＭＰ４と、チャージポンプ回路の電流源ＰＭＯＳトランジスタＭＰ９による第３の電流ミラー回路により、チャージポンプ回路１０の出力電圧ＶＰＭＰの電圧に基づいて、チャージポンプ回路の充放電電流の大きさを制御することができる。また、各電流ミラー回路のトランジスタサイズを適切に設定することにより、チャージポンプ回路１０の充電するときの充電電流の大きさと、放電するときの放電電流の大きさを比較的精度よく、等しい電流値にすることができる。
【００３１】
この比較例となる適応バイアス型ＰＬＬ回路９００によれば、遅延回路２０の電源電圧ＶＣの基準となる電圧であるチャージポンプ回路１０の出力電圧ＶＰＭＰに基づいて、チャージポンプ回路１０の充放電電流を制御しているので、遅延回路２０の遅延時間、すなわち、ＶＣＯの発振周波数が広い範囲で変化した場合であって、チャージポンプ回路１０やレギュレータアンプ５０等のＰＬＬ制御ループの特性をその発振周波数に合わせた値に設定することができるので、遅延回路の遅延時間（リングオシレータの発振周波数）を広範囲に変えても、制御ループのダンピングファクターを一定にし、低ジッターであるＰＬＬ回路が実現できる。
【００３２】
しかし、この比較例の適応バイアス型ＰＬＬ回路９００は、ＮＭＯＳトランジスタＭＮ２１とＭＮ２２を用いて、ループフィルタの出力電圧を電流に変換している。一方、遅延回路２０はＣＭＯＳ構成であるので、ＮＭＯＳトランジスタとＰＭＯＳトランジスタを用いている。従って、ＮＭＯＳトランジスタとＰＭＯＳトランジスタの特性がばらついた場合、特に、ＮＭＯＳトランジスタとＰＭＯＳトランジスタの特性がアンバランスにばらついた場合、遅延回路２０の遅延時間、ＶＣＯの発振周波数に対して、チャージポンプ回路１０の充放電電流の大きさ、遅延回路２０に電源を供給するレギュレータアンプ５０の出力インピーダンスが最適なものとならない場合がある。
【００３３】
図５に、比較例となる適応バイアス型ＰＬＬ回路９００について、回路を構成するＰＭＯＳトランジスタとＮＭＯＳトランジスタの特性のばらつき（ＣＡＳＥ  Ａ〜ＣＡＳＥ  Ｄ）と、ＶＣＯ制御電圧（左軸）とチャージポンプ回路等に流すバイアス電流（右軸）の大きさのばらつきを示す。トランジスタの特性のばらつきのうち、ＣＡＳＥ  Ａは、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタの閾値が共に低い方にばらついた場合である。同様に、ＣＡＳＥ  Ｂは、ＰＭＯＳトランジスタの閾値が高い方にばらつき、ＮＭＯＳトランジスタの閾値が低い方にばらついた場合である。逆に、ＣＡＳＥ  Ｃは、ＰＭＯＳトランジスタの閾値が低い方にばらつき、ＮＭＯＳトランジスタの閾値が高い方にばらついた場合である。さらに、ＣＡＳＥ  Ｄは、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタの閾値が共に高い方にばらついた場合である。なお、トランジスタの閾値が低い方にばらつくのは、トランジスタの相互コンダクタンスが低い方にばらつく一例であり、トランジスタの閾値が高い方にばらつくのは、トランジスタの相互コンダクタンスが高い方にばらつく一例である。閾値のばらつき以外の理由で相互コンダクタンスがばらついた場合も図５と同じ結果になる。
【００３４】
本来、ＶＣＯの発振周波数（遅延回路の遅延時間）が一定であれば、ＶＣＯ制御電圧や回路を構成するトランジスタの特性のばらつきによらず、チャージポンプ回路の充放電電流等ＰＬＬの制御ループの特性は、一定であることがＰＬＬ制御ループの特性としては望ましい。しかし、実際にはその様にはならない。
【００３５】
ＶＣＯ制御電圧は、トランジスタの閾値が低いと電源電圧が低くとも遅延回路（リングオシレータ）は高速に動作するので、発振周波数を一定と考えた場合は、ＰＭＯＳトランジスタ、ＮＭＯＳトランジスタの閾値が共に低いＣＡＳＥ  Ａの場合が最も制御電圧が低くなる。逆に、トランジスタの閾値が高いと電源電圧を高くしなければ、遅延回路は所望の速度で動作しないので、ＣＡＳＥ  Ｄの場合が最も制御電圧は高くなる。ＣＡＳＥ  Ｂ、ＣＡＳＥ  Ｃのように、ＰＭＯＳトランジスタ、ＮＭＯＳトランジスタのうち、一方が高く、他方が低い場合、制御電圧の高さは、その中間レベルになる。
【００３６】
一方、バイアス電流値は、図９に示すように、ＮＭＯＳトランジスタを用いて電圧電流変換した場合には、ＶＣＯ制御電圧の大きさと、ＮＭＯＳトランジスタの特性のばらつきの両方に依存してバイアス電流が影響を受ける。ＣＡＳＥ  Ａのように、ＰＭＯＳトランジスタ、ＮＭＯＳトランジスタの閾値が共に低い方にばらつくと、ＶＣＯの制御電圧は低くなるので、バイアス電流は少なくなる方へ作用する。しかし、ＮＭＯＳトランジスタの閾値が低く相互コンダクタンスｇｍが高くなるのでバイアス電流は増加する方向に作用する。このＶＣＯの制御電圧が低くなることによる作用とＮＭＯＳトランジスタの閾値が低いことによる直接の作用が打ち消しあって、ＣＡＳＥ  Ａの場合は、バイアス電流は適切な電流値に設定できる。
【００３７】
ＣＡＳＥ  Ｂのように、ＰＭＯＳトランジスタの閾値が高い方、ＮＭＯＳトランジスタの閾値が低い方にばらつくと、ＶＣＯ制御電圧の大きさは、標準的な値になるので、ＶＣＯ制御電圧のばらつきを介してバイアス電流の大きさに影響を与えることはない。しかし、ＮＭＯＳトランジスタの閾値が低い方にばらつくので、ＮＭＯＳトランジスタの閾値のばらつきがバイアス電流に直接影響を与え、バイアス電流は大きくなる方向にばらつく。なお、ＮＭＯＳトランジスタの閾値をＶｔｎとして、（ＶＣＯの制御電圧ＶＣ）＝（バイアス生成回路の入力段のＮＭＯＳトランジスタＭＮ２１のゲート電圧ＶＰＭＰ）とすると、バイアス電流Ｉｂｉａｓは、（ＶＰＭＰ−Ｖｔｎ）の２乗に比例した値となる。
【００３８】
ＣＡＳＥ  Ｃのように、ＰＭＯＳトランジスタの閾値が低い方、ＮＭＯＳトランジスタの閾値が高い方にばらつくと、ＶＣＯ制御電圧の大きさは、標準的な値になるので、ＶＣＯ制御電圧のばらつきを介してバイアス電流の大きさに影響を与えることはない。しかし、ＮＭＯＳトランジスタの閾値が高い方にばらつくので、ＮＭＯＳトランジスタの閾値のばらつきがバイアス電流に直接影響を与え、バイアス電流は小さくなる方向にばらつく。
【００３９】
最後に、ＣＡＳＥ  Ｄのように、ＰＭＯＳトランジスタ、ＮＭＯＳトランジスタの閾値が共に高い方にばらつくと、ＶＣＯの制御電圧は高くなるので、バイアス電流は多くなる方へ作用する。しかし、ＮＭＯＳトランジスタの閾値が高く相互コンダクタンスｇｍが低くなるのでバイアス電流は減少する方向に作用する。このＶＣＯの制御電圧が高くなることによる作用とＮＭＯＳトランジスタの閾値が高いことによる直接の作用が打ち消し合って、ＣＡＳＥ  Ｄの場合は、バイアス電流は適切な電流値に設定できる。
【００４０】
上記ＣＡＳＥ  Ａ〜Ｄのうち、ＣＡＳＥ  ＢのＰＭＯＳトランジスタの閾値が高い方にばらつき、ＮＭＯＳトランジスタの閾値が低い方にばらついた場合は、以下の問題が生じる。
【００４１】
第１には、バイアス電流を生成するＮＭＯＳトランジスタの相互コンダクタンスが高いためにバイアス電流は大きな電流が流れることになるが、ＰＭＯＳトラジスタの相互コンダクタンスが低いため、チャージポンプ回路１０のＰＭＯＳトランジスタＭＰ９、レギュレータアンプ５０のＰＭＯＳトランジスタのゲートオーバードライブ電圧（Ｖｇｓ−Ｖｔｈ）が増加する。ゲートオーバードライブ電圧の増加によって飽和マージンが減少し、チャージポンプ回路の出力電圧ＶＰＭＰ、遅延回路の電源電圧ＶＣの電源ノイズ除去比が悪化する。
【００４２】
第２には、チャージポンプ回路の出力電圧ＶＰＭＰを非反転入力端子に入力するレギュレータアンプ５０の入力レンジが狭くなることから、レギュレータアンプ５０の最大出力電圧であるＶＣｍａｘレベルが低下する。レギュレータアンプ５０の最大出力電圧ＶＣｍａｘが低下すると、ＶＣＯの最大発振周波数が低下し、ＰＬＬ回路としての最高動作周波数が減少する。
【００４３】
第３には、バイアス電流が過剰に増加するため、消費電流が増加する。
【００４４】
一方、ＣＡＳＥ  ＣのＰＭＯＳトランジスタの閾値が低い方にばらつき、ＮＭＯＳトランジスタの閾値が高い方にばらついた場合は、バイアス電流が少なくなりすぎ、応答性が遅くなる。例えば、ノイズ等の何らかの原因で周波数がずれた場合に正常な周波数への復帰が遅くなる。
【００４５】
すなわち、ＰＭＯＳトランジスタとＮＭＯＳトランジスタの閾値（トランジスタの相互コンダクタンス）がアンバランスにばらついたときが特に問題となる。
【００４６】
［本発明の作用について］
この問題に対して本発明では、図２に回路の一例を示すように、第１導電型トランジスタＭＰ１の相互コンダクタンスと第２導電型トランジスタ（ＭＮ１＋ＭＮ２）の相互コンダクタンスの和に基づいて、バイアス電流Ｉｂｉａｓを生成する。または、チャージポンプ回路の出力電圧に基づく電圧ＶＰＭＰを第１導電型トランジスタにバイアス電圧として与えて第１の電流を第１導電型電流源トランジスタＭＰ１に流し、チャージポンプ回路の出力電圧に基づく電圧を第２導電型トランジスタにバイアス電圧として与えて第２の電流を第２導電型電流源トランジスタ（ＭＮ１＋ＭＮ２）に流し、第１の電流と第２の電流を加算した電流に基づいてバイアス電流Ｉｂｉａｓを生成する。これにより、図６に示すとおり、第１導電型トランジスタと第２導電型トランジスタの特性がアンバランスにばらつく場合であっても、遅延回路の遅延時間が一定であれば、それに対応する一定のバイアス電流を生成することができる。その具体的な実現方法については、各実施形態の説明の中で説明する。
【００４７】
［第１の実施形態］
図１は、本発明の第１の実施形態による遅延制御回路１００の全体のブロック図である。図１の遅延制御回路１００は、具体的には、チャージポンプ回路１０の出力電圧ＶＰＭＰによって、チャージポンプ回路１０の充放電電流や遅延回路２０の電源回路となるレギュレータアンプの動作電流を制御する適応バイアス型のＰＬＬ回路である。すでに説明した図９の比較例と回路構成が共通である部分については、共通の符号を付し、重複する説明は省略して説明する。従って、重複する部分の詳細な説明は、図９の比較例の説明も参考にされたい。
【００４８】
図１において、位相比較回路４０は、外部から与えられた基準クロックＲＥＦＣＬＫと、遅延制御回路１００全体の出力クロック信号であるＣＬＫＯＵＴと、の周波数、位相を比較し、その結果に基づいて、制御信号ＵＰＢ、ＤＮを出力する。
【００４９】
チャージポンプ回路１０は、制御信号ＵＰＢ、ＤＮの論理レベルに基づいて、電流入出力端子ＣＩＯから充放電を行う。図４は、チャージポンプ回路１０の構成を示す回路ブロック図である。チャージポンプ回路１０は、充電回路１５と放電回路１６を備えている。チャージポンプ回路１０の構成自体は、図９に示す比較例と同一である。
【００５０】
チャージポンプ回路１０の電流入出力端子ＣＩＯは、ループフィルタ６０に接続される。ループフィルタ６０は、電流入出力端子ＣＩＯと電源ＶＳＳとの間に直列に接続された固定抵抗Ｒｚと容量Ｃｐとを備える。固定抵抗Ｒｚは、位相調整用の抵抗である。また、ループフィルタ６０によって濾波された電流入出力端子ＣＩＯの端子電圧（ループフィルタ６０の出力電圧）ＶＰＭＰは、遅延回路２０の電源回路となるレギュレータアンプ５０の非反転入力端子ＩＮＰに接続される。
【００５１】
遅延回路２０の電源回路となるレギュレータアンプ５０の出力端子ＯＵＴは反転入力端子ＩＮＭに接続され、レギュレータアンプ５０は、非反転入力端子ＩＮＰに入力されたループフィルタ６０によって濾波された電流入出力端子ＣＩＯの端子電圧ＶＰＭＰに等しい電圧を出力端子ＯＵＴから出力する。レギュレータアンプ５０の出力端子ＯＵＴは、遅延回路２０の電源に接続され、遅延回路２０に電源電圧ＶＣを供給する。遅延回路２０の電源電圧ＶＣはループフィルタ６０によって濾波された電流入出力端子ＣＩＯの端子電圧ＶＰＭＰにほぼ等しい電圧である。なお、レギュレータアンプ５０の動作電流、出力インピーダンスは、バイアス生成回路３０から与えられる第２のバイアス電圧Ｖｂｉａｓｎによって制御される。レギュレータアンプ５０の内部の回路構成としては、後で説明する。図３に示すレギュレータアンプ３２と同一の回路を用いることができる。但し、レギュレータアンプ３２のバイアス電圧入力端子Ｖｂｉａｓｎには、固定バイアス電圧が与えられるのに対して、レギュレータアンプ５０のバイアス電圧入力端子Ｖｂｉａｓｎには、バイアス生成回路３０により、ループフィルタ６０の出力電圧と、ＰＭＯＳトランジスタの相互コンダクタンスのばらつき、及びＮＭＯＳトランジスタの相互コンダクタンスのばらつきに依存したバイアス電圧が与えられる点が異なる。
【００５２】
遅延回路２０は、３つのインバータ回路がリング状に接続され、リングオシレータを構成する。このリングオシレータは、電源電圧ＶＣの電圧値により発振周波数が制御され、電圧制御発振器ＶＣＯとして機能する。このリングオシレータを成す遅延回路２０の出力信号は、分周回路４１によって分周され出力クロック信号ＣＬＫＯＵＴとして、外部に出力されると共に、位相比較回路４０に帰還接続される。
【００５３】
バイアス生成回路３０は、チャージポンプ回路１０の出力電圧ＶＰＭＰを入力し、この電圧値に基づいて、チャージポンプ回路１０に与える第１、第２のバイアス電圧Ｖｂｉａｓｐ、Ｖｂｉａｓｎを生成する。また、第２のバイアス電圧Ｖｂｉａｓｎは、遅延回路２０の電源となるレギュレータアンプ５０にも与えられて、レギュレータアンプ５０の動作電流、出力インピーダンスを制御する。
【００５４】
バイアス生成回路３０は、チャージポンプ回路１０の出力電圧ＶＰＭＰからバイアス電流にＩｂｉａｓを生成するバイアス電流生成回路３１を備えている。バイアス電流生成回路３１で生成したバイアス電流Ｉｂｉａｓを第１乃至第３の電流ミラー回路により第１のバイアス電圧Ｖｂｉａｓｐ、第２のバイアス電圧Ｖｂｉａｓｎを生成し、チャージポンプ回路１０の充放電電流、レギュレータアンプ５０の動作電流及び出力インピーダンスを制御する点は、図９の比較例の適応バイアス型ＰＬＬ回路９００と基本的に同一である。
【００５５】
なお、上記第１乃至第３の電流ミラー回路のうち、第１の電流ミラー回路はＰＭＯＳトランジスタＭＰ２とＭＰ３を含む。第２の電流ミラー回路はバイアス生成回路３０のＮＭＯＳトランジスタＭＮ５、ＭＮ６の他、チャージポンプ回路１０のＮＭＯＳトランジスタＭＮ１２（図４参照）、レギュレータアンプ５０の電流源トランジスタ（図３のＮＭＯＳトランジスタＭＮ９に相当）が含まれる。第３の電流ミラー回路は、バイアス生成回路３０のＰＭＯＳトランジスタＭＰ４とチャージポンプ回路１０のＰＭＯＳトランジスタＭＰ９（図４参照）が含まれる。
【００５６】
図２は、バイアス電流生成回路３１の構成の一例を示す回路ブロック図である。バイアス電流生成回路３１は、チャージポンプ回路１０の出力電圧ＶＰＭＰを入力し、これに比例する電圧を出力するレギュレータアンプ３２を備えている。チャージポンプ回路１０の出力電圧ＶＰＭＰは、レギュレータアンプ３２の非反転信号入力端子ＩＮＰに入力され、レギュレータアンプ３２の反転信号入力端子ＩＮＭは、出力端子ＯＵＴと接続されている。また、レギュレータアンプ３２のバイアス電圧入力端子Ｖｂｉａｓｎには、電源電圧ＶＤＤ、チャージポンプ回路１０の出力電圧ＶＰＭＰに依存しない固定バイアス電圧が与えられている。このような固定バイアス電圧を与える回路としては、特許文献１に記載されているような周知の基準電圧発生回路を用いることができる。
【００５７】
図２では、レギュレータアンプ３２は、非反転信号入力端子ＩＮＰに入力されたチャージポンプ回路１０の出力電圧ＶＰＭＰに等しい電圧を出力端子ＯＵＴから出力する。従って、出力端子ＯＵＴの電圧をＶＰＭＰＭＩＲとするとＶＰＭＰＭＩＲの電圧値は、ＶＰＭＰの電圧値にほぼ等しい。
【００５８】
レギュレータアンプ３２の出力端子ＯＵＴは、第１の電流源トランジスタとなるＰＭＯＳトランジスタＭＰ１のソースに接続される。ＰＭＯＳトランジスタＭＰ１のゲートは電源ＶＳＳに接続されているので、ＰＭＯＳトランジスタＭＰ１のゲートソース間には、電源ＶＳＳの電圧を０Ｖとしたときに、電圧ＶＰＭＰの符号を反転させた「−ＶＰＭＰ」が印加される。すなわち、ＰＭＯＳトランジスタＭＰ１を電流源トランジスタと考えた場合、ゲートの電位が固定されているので、ＰＭＯＳトランジスタＭＰ１のソースに印加する電圧によって、ドレインから出力する電流を制御するバイアス電圧がソースに与えられていると考えることができる。このソースに与えられるバイアス電圧は、実質的にチャージポンプ回路１０の出力電圧ＶＰＭＰに等しい。
【００５９】
ここで、第１の電流源トランジスタＰＭＯＳトランジスタＭＰ１は、電圧ＶＰＭＰが上昇すれば、ドレイン電流が増加し、電圧ＶＰＭＰが下降すれば、ドレイン電流が減少するように制御されることになる。
【００６０】
ＰＭＯＳトランジスタＭＰ１のドレインは、ＮＭＯＳトランジスタＭＮ３のゲートとドレイン及びＮＭＯＳトランジスタＭＮ４のゲートに接続される。ＮＭＯＳトランジスタＭＮ３とＭＮ４のソースは共に電源ＶＳＳに接続される。このＮＭＯＳトランジスタＭＮ３とＭＮ４は電流ミラー回路を構成し、ＰＭＯＳトランジスタＭＰ１のドレインから出力する電流に等しい電流をＮＭＯＳトランジスタＭＮ４のドレインから出力する。ただし、ＰＭＯＳトランジスタＭＰ１のドレインから電流が流出し、ＮＭＯＳトランジスタＭＮ４のドレインには、電流が流れ込むので、電流の流れる方向は逆である。
【００６１】
また、ＮＭＯＳトランジスタＭＮ２のソースは電源ＶＳＳに接続され、ドレインは、ＮＭＯＳトランジスタＭＮ１のソースに接続されている。また、ＮＭＯＳトランジスタＭＮ１、ＭＮ２のゲートには、共にチャージポンプ回路１０の出力電圧ＶＰＭＰが与えられる。このＮＭＯＳトランジスタＭＮ１とＭＮ２は、全体として第２の電流源トランジスタとして機能し、電源ＶＳＳの電圧を０Ｖとすれば、ゲートに与えられた電圧ＶＰＭＰによって、ＮＭＯＳトランジスタＭＮ１のドレインに流れる電流が制御される。
【００６２】
さらに、ＮＭＯＳトランジスタＭＮ１のドレインは、ＮＭＯＳトランジスタＭＮ４のドレインと接続され、バイアス電流生成回路３１のバイアス電流出力端子へと接続されている。すなわち、ＮＭＯＳトランジスタＭＮ４のドレインに流れる電流とＮＭＯＳトランジスタＭＮ１のドレインに流れる電流がここで加算されてバイアス電流Ｉｂｉａｓが生成される。ＮＭＯＳトランジスタＭＮ４のドレインに流れる電流は、ＰＭＯＳトランジスタである第１の電流源トランジスタＭＰ１に流れる電流に等しいので、ここでＰＭＯＳの第１の電流源トラジスタに流れる電流と、ＮＭＯＳの第２の電流源トランジスタに流れる電流が加算されてバイアス電流Ｉｂｉａｓとなってバイアス電流生成回路３１から出力される。
【００６３】
ここで、ＰＭＯＳの第１の電流源トランジスタＭＰ１の相互コンダクタンスをｇｍｐとして、ＮＭＯＳの第２の電流源トランジスタＭＮ１＋ＭＮ２の相互コンダクタンスをｇｍｎとする。第１の電流源トランジスタＭＰ１、第２の電流源トランジスタＭＮ１＋ＭＮ２には、共に共通のバイアス電圧ＶＰＭＰが与えられていると考えることができるので、バイアス電流生成回路３１において、入力電圧ＶＰＭＰが変化したときの出力電流Ｉｂｉａｓの変化は式（１）で表される。
【００６４】
ΔＩｂｉａｓ＝ｇｍｐ＊ΔＶＰＭＰ＋ｇｍｎ＊ΔＶＰＭＰ
＝ΔＶＰＭＰ＊（ｇｍｐ＋ｇｍｎ）            式（１）
【００６５】
すなわち、バイアス電流生成回路３１全体で考えた場合、バイアス電流生成回路３１全体の入力電圧の変化ΔＶＰＭＰに対する出力電流の変化ΔＩｂｉａｓは、ＰＭＯＳトランジスタＭＰ１の相互コンダクタンスｇｍｐとＮＭＯＳトランジスタＭＮ１＋ＭＮ２の相互コンダクタンスｇｍｎの和に等しいことになる。ただし、ＰＭＯＳトランジスタとＮＭＯＳトランジスタでは、バイアス電圧の与える向きを反転する必要があるので、ＰＭＯＳトランジスタＭＰ１へバイアス電圧ＶＰＭＰを与えるに際して、レギュレータアンプ３２を用いて、ＰＭＯＳトランジスタＭＰ１のソースへ実質的にバイアス電圧ＶＰＭＰに等しい電圧を与え、ゲートを固定電位（一例として電源ＶＳＳ）に接続している。また、電流の流れる向きを反転させるため、ＮＭＯＳトランジスタＭＮ３とＭＮ４とで構成する電流ミラー回路を用いて電流の流れる向きを反転した上、ＰＭＯＳトランジスタＭＰ１のドレインに流れる電流と、ＮＭＯＳトランジスタＭＮ１＋ＭＮ２のドレインに流れる電流を加算してバイアス電流Ｉｂｉａｓを生成している。
【００６６】
次に、図３は、レギュレータアンプ３２の構成の一例を示す回路ブロック図である。ＮＭＯＳトランジスタＭＮ９は、差動対を構成するＮＭＯＳトランジスタＭＮ７とＭＮ８の電流源となるトランジスタである。ＮＭＯＳトランジスタＭＮ９のソースは、電源ＶＳＳに接続され、ゲートには、バイアス電圧Ｖｂｉａｎｓが接続される。
【００６７】
また、ＮＭＯＳトランジスタＭＮ９のドレインには、差動対をなすＮＭＯＳトランジスタＭＮ７とＭＮ８のソースが接続されている。ＮＭＯＳトランジスタＭＮ７のゲートは、反転信号入力端子ＩＮＭに接続され、ＮＭＯＳトランジスタＭＮ８のゲートは、非反転信号入力端子ＩＮＰに接続される。
【００６８】
ＮＭＯＳトランジスタＭＮ７のドレインは、負荷回路となるＰＭＯＳトランジスタＭＰ５のゲートとドレインに接続され、ＰＭＯＳトランジスタＭＰ６のゲートに接続されている。また、ＰＭＯＳトランジスタＭＰ５、ＭＰ６のソースは共に電源ＶＤＤに接続されている。
【００６９】
差動対の他方ＮＭＯＳトランジスタＭＮ８のドレインは、負荷回路となるＰＭＯＳトランジスタＭＰ７のゲートとドレインに接続され、ＮＭＯＳトランジスタＭＮ８のドレインは、さらに、レギュレータアンプ３２の出力トランジスタとなるＰＭＯＳトランジスタＭＰ８のゲートに接続されている。また、ＰＭＯＳトランジスタＭＰ７、ＭＰ８のソースは共に電源ＶＤＤに接続されている。
【００７０】
ＰＭＯＳトランジスタＭＰ６のドレインは、ＮＭＯＳトランジスタＭＮ１０のゲートとドレイン、及び出力トランジスタとなるＮＭＯＳトランジスタＭＮ１１のゲートに接続されている。ＮＭＯＳトランジスタＭＮ１０、ＭＮ１１のソースは、電源ＶＳＳに接続されている。また、プッシュプルの出力トラジスタとなるＮＭＯＳトランジスタＭＮ１１とＰＭＯＳトランジスタＭＰ８のドレインは、出力端子ＯＵＴに接続されている。
【００７１】
［第１の実施形態の効果］
図６に、実施形態１の遅延制御回路（適応バイアス型ＰＬＬ回路）１００について、回路を構成するＰＭＯＳトランジスタとＮＭＯＳトランジスタの特性のばらつき（ＣＡＳＥ  Ａ〜ＣＡＳＥ  Ｄ）と、ＶＣＯ制御電圧（左軸）とチャージポンプ回路等に流すバイアス電流の大きさのばらつき（右軸）を示す。ＣＡＳＥ  Ａ〜ＣＡＳＥ  Ｄの４つのケースは、いずれも図５と同一のケースであるので詳細な説明は省略する。図５と同様に、トランジスタの閾値のばらつきは、トランジスタの相互コンダクタンスのばらつきの一例である。
【００７２】
遅延回路２０の回路構成は、図９の比較例と変わりはないので、ＶＣＯ制御電圧は、遅延回路の遅延時間（ＶＣＯの発振周波数）が同一であっても、トランジスタの閾値（相互コンダクタンス）の影響を受けてばらつく。すなわち、ＰＭＯＳトランジスタ、ＮＭＯＳトランジスタの閾値が共に低い（相互コンダクタンスが共に高い）ＣＡＳＥ  Ａの場合が最も制御電圧が低くなる。逆に、ＰＭＯＳトランジスタ、ＮＭＯＳトランジスタの閾値が共に高い（相互コンダクタンスが共に低い）ＣＡＳＥ  Ｄの場合が最も制御電圧が高くなる。ＣＡＳＥ  Ｂ、ＣＡＳＥ  Ｃのように、ＰＭＯＳトランジスタ、ＮＭＯＳトランジスタのうち、一方が高く、他方が低い場合、制御電圧の高さは、その中間レベルになる。
【００７３】
しかし、実施形態１の遅延制御回路１００では、ＰＭＯＳトランジスタの相互コンダクタンスとＮＭＯＳトランジスタの相互コンダクタンスの和に基づいて、ＶＣＯ制御電圧（実際はチャージポンプ回路１０の出力電圧ＶＰＭＰでありＶＣＯ制御電圧ＶＣそのものではないが、ＶＰＭＰは実質的にＶＣＯ制御電圧ＶＣに等しい）をバイアス電流Ｉｂｉａｓに変換している。従って、バイアス電流生成回路３１により、ＶＣＯ制御電圧ＶＣに相当する電圧ＶＰＭＰからバイアス電流Ｉｂｉａｓを生成する際に、ＰＭＯＳトランジスタとＮＭＯＳトランジスタの相互コンダクタンス（一例としてトランジスタの閾値）のアンバランスなばらつきは補正され、トランジスタのアンバランスなばらつきがあってもほぼ一定の最適なバイアス電流を生成することができる。
【００７４】
半導体集積回路の製造工程において、ＭＯＳトランジスタの相互コンダクタンスのばらさきに最も大きく効くのがトランジスタの閾値電圧Ｖｔｈである。従って、閾値Ｖｔｈの変動の観点から、第１の実施形態をまとめると以下の通りになる。
【００７５】
ＰＬＬの制御電圧ＶＰＭＰ（＝ＶＣ）はＶＣＯの内部遅延に比例する。ＶＣＯの内部遅延はＴｄ＝Ｃｌｏａｄ＊Ｒｏｎにより決定され、ＲｏｎはＶＣＯを構成するインバータのＰＭＯＳ、ＮＭＯＳのオン抵抗と考えることができるため、式（２）、式（３）が成立する。
【００７６】
VC(=VPMP)∝Ronp∝1/(Wmvp/Lmvp*(VC-Vthp)        式（２）
【００７７】
VC(=VPMP)∝Ronn∝1/(Wmvn/Lmvn*(VC-Vthp)        式（３）
【００７８】
式（２）において、ＷｍｖｐとＬｍｖｐはそれぞれＶＣＯ回路のＰＭＯＳトラジスタのチャンネル幅とチャンネル長である。また、式（３）において、ＷｍｖｎとＬｍｖｎはそれぞれＶＣＯ回路のＮＭＯＳトラジスタのチャンネル幅とチャンネル長である。
【００７９】
式（２）、（３）より、ＶＣＯ回路の電源電圧ＶＣは、ＮＭＯＳトランジスタとＰＭＯＳトランジスタの閾値Ｖｔｈ依存性を持つ。一方、バイアス電流生成回路３１が生成する基幹バイアス電流Ｉｂｉａｓは、以下の式（４）により表される。
【００８０】
Ibias∝Wmn1/Lmn1*(VPMP-Vthn)2+Wmp1/Lmp1*(VPMP-Vthp)2        式（４）
【００８１】
式（４）において、Ｗｍｎ１、Ｌｍｎ１はそれぞれバイアス電流生成回路３１のＮＭＯＳトランジスタＭＮ１のチャンネル幅とチャンネル長であり、Ｗｍｐ１、Ｌｍｐ１はそれぞれバイアス電流生成回路３１のＰＭＯＳトランジスタＭＰ１のチャンネル幅とチャンネル長である。
【００８２】
上記式（４）より基幹バイアス電流ＩｂｉａｓはＮＭＯＳトランジスタの閾値ＶｔｈｎとＰＭＯＳトランジスタの閾値Ｖｔｈｐに依存性を持つ。
【００８３】
上記式（２）、式（３）より、電圧ＶＣは、Ｖｔｈｎ、Ｖｔｈｐがそれぞれ大きくなると大きくなる。式（４）より、ＩｂｉａｓはＶｔｈｎ又はＶｔｈｐのいずれかが大きくなれば小さくなる。従って、ＮＭＯＳトランジスタとＰＭＯＳトランジスタのそれぞれのＶｔｈ変動に対する電圧ＶＣの変動に対し、Ｉｂｉａｓも連動して変動することでバイアス電流の変動を抑制する。
【００８４】
［第２の実施形態］
図７は、第２の実施形態による遅延制御回路全体のブロック図である。図７に示す第２の実施形態の遅延制御回路１００Ａも第１の実施形態による遅延制御回路１００と同様に、チャージポンプ回路１０の出力電圧（実質的に電圧制御発振器ＶＣＯの電源電圧）に基づいて、バイアス電流を制御する適応バイアス型のＰＬＬ回路である。第２の実施形態の遅延制御回路１００Ａは、第１のチャージポンプ回路１０に加えて第２のチャージポンプ回路１１を備えていることと、ループフィルタ（ローパスフィルタ）６０Ａの内部の回路構成が異なっている。それ以外の構成については、第１の実施形態の遅延制御回路１００と構成、動作は同一であるので、同一である部分については、同一の符号を付し、重複する説明は省略する。
【００８５】
第２のチャージポンプ回路１１は、第１のチャージポンプ回路１０と内部の構成は同一であり、入力信号の接続も第１のチャージポンプ回路１０と共通している。従って、第２のチャージポンプ回路１１についての内部の構成の説明と動作の説明についても重複する説明を省略する。
【００８６】
ループフィルタ（ローパスフィルタ）６０Ａは、第１の容量Ｃｐと、第２の容量Ｃｚと、ゼロ点調整用アンプ６１と、を備える。第１の容量Ｃｐは、一端が第１のチャージポンプ回路１０の電流入出力端子ＣＩＯに接続され、他端が電源ＶＳＳに接続されている。
【００８７】
ゼロ点調整用アンプ６１は、非反転入力端子ＩＮＰが第１のチャージポンプ回路１０の電流入出力端子ＣＩＯに接続され、反転入力端子ＩＮＭが、出力端子ＯＵＴと第２のチャージポンプ回路１１の電流入出力端子ＣＩＯ２に接続されている。また、第２の容量Ｃｚは、一端がゼロ点調整用アンプ６１の出力端子ＯＵＴに接続され、他端が電源ＶＳＳに接続されている。
【００８８】
ゼロ点調整用アンプ６１のバイアス電圧入力端子Ｖｂｉａｓｎには、バイアス生成回路３０から第２のバイアス電圧Ｖｂｉａｓｎが与えられる。ゼロ点調整用アンプ６１の内部回路としては、図３に示すレギュレータアンプ３２と同一構成の差動増幅回路を用いることができる。
【００８９】
ゼロ点調整用アンプ６１は、位相調整用のアンプである。バイアス生成回路３０から与えられるバイアス電圧Ｖｂｉａｓｎに応じて、出力インピーダンスの値が変化する。第１の実施形態で、位相調整用に設けられていた抵抗Ｒｚが固定抵抗であったのに対して、第２の実施形態では、バイアス生成回路３０により、ＶＣＯの発振周波数に応じて、最適な出力インピータダンスの値を設定することができ、ＶＣＯの発振周波数の広い範囲でより安定したＰＬＬ制御ループの特性が得られる。
【００９０】
［第３の実施形態］
図８は、第３の実施形態による遅延制御回路全体のブロック図である。図８の遅延制御回路１００Ｂは、チャージポンプ回路１０の出力電圧ＶＰＭＰ（実質的に遅延回路２０Ａの電源電圧ＶＣ）に基づいて、ＤＬＬ制御ループのバイアス電流を制御する適応バイアス型のＤＬＬ回路である。
【００９１】
第３の実施形態の遅延制御回路１００Ｂは、第１の実施形態の遅延制御回路１００と、制御ループがＰＬＬであるかＤＬＬであるか違うだけで、基本的な構成は同一である。従って、第１の実施形態の遅延制御回路１００と同一である部分は、同一の符合を付し、重複する説明は省略する。ＰＬＬ回路１００の場合は、遅延回路２０は、複数の縦続接続されたインバータ回路について最終段の出力の位相を反転させて初段に入力することにより、自励させていたが、ＤＬＬ回路１００Ｂにおいては、縦続接続された遅延回路２０Ａの遅延素子の初段の入力クロック信号として外部から基準クロック信号ＲＥＦＣＬＫを接続し、遅延回路２０Ａで基準クロック信号ＲＥＦＣＬＫの位相を遅らせ、波形整形回路２１で波形を整形して出力クロック信号を生成し、位相比較回路４０に入力している。その他の構成は、第１の実施形態と同一である。
【００９２】
すなわち、本発明による遅延制御回路の適用は、ＰＬＬ回路に限られるものではなく、ＤＬＬ回路にももちろん適用することが可能であり、第１導電型トランジスタと、第２導電型トランジスタの相互コンダクタンスがアンバランスにばらついた場合であっても、チャージポンプ回路等のＤＬＬ制御系に対して、クロック信号の周波数に合わせた最適なバイアスを与えることができる。
【００９３】
［各実施形態の変形例］
第１乃至第３の実施形態において、図２のバイアス電流生成回路３１のＰＭＯＳトランジスタＭＰ１、ＮＭＯＳトランジスタＭＮ１、遅延回路２０、２０Ａに含まれるＰＭＯＳトランジスタＭＶＰ０、ＭＶＰ１、ＭＶＰ２、ＮＭＯＳトランジスタＭＶＮ０、ＭＶＮ１、ＭＶＮ２にデプレッション型のＭＯＳトランジスタを用いることもできる。デプレッション型のトランジスタを用いることにより、常にトランジスタを飽和領域で動作させることができる。トランジスタを飽和領域で動作させることにより、チャージポンプ回路１０の出力電圧ＶＰＭＰとバイアス電流との関係をリニアにすることができる。
【００９４】
また、本発明の遅延制御回路は、ＰＬＬ回路やＤＬＬ回路のように帰還ループを有する遅延制御回路に必ずしも限られるものではなく、外部から制御信号ＵＰＢ、ＤＮを受けてチャージポンプ回路によって遅延時間を制御する遅延制御回路に適用することも可能である。また、第１導電型のトランジスタと第２導電型のトランジスタを用いて充放電を行うチャージポンプ回路であれば、遅延時間を制御するものではないチャージポンプ回路に適用することも可能である。また、ＣＭＯＳ回路に本発明を適用する場合、電源ＶＤＤの電圧値が電源ＶＳＳの電圧値より高電圧である場合には、第１導電型トランジスタとしてＰＭＯＳトランジスタ、第２導電型トランジスタとしてＮＭＯＳトランジスタを用いるのが好適であるが、電源ＶＤＤの電圧値が電源ＶＳＳの電圧値より低い場合には、第１導電型トランジスタとしてＮＭＯＳトランジスタ、第２導電型トランジスタとしてＰＭＯＳトランジスタを用いることが好適である。さらに、好適な実施例としては、ＣＭＯＳ回路であるものを示したが、ＰＮＰトランジスタやＮＰＮトランジスタなど、第１導電型トラジスタ、または／及び、第２導電型トランジスタについて、ＰＭＯＳトランジスタ、ＮＭＯＳトランジスタ以外のトランジスタを用いることも可能である。
【産業上の利用可能性】
【００９５】
本発明は、第１導電型トランジスタと第２導電型トランジスタとが用いられ、チャージポンプを備える回路に適用可能である。
【００９６】
本発明の全開示（特許請求の範囲及び図面を含む）の枠内において、さらにその基本的技術思想に基づいて、実施例ないし実施例の変更・調整が可能である。また、本発明の特許請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、特許請求の範囲及び図面を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【符号の説明】
【００９７】
１０、１１：チャージポンプ回路
１５：充電回路
１６：放電回路
２０：遅延回路（リングオシレータ：電圧制御発振器）
２０Ａ：遅延回路
２１：波形整形回路（インバータ）
３０、９３０：バイアス生成回路
３１：バイアス電流生成回路
３２：レギュレータアンプ
４０：位相比較回路
４１：分周回路
５０：レギュレータアンプ（遅延回路の電源回路）
６０、６０Ａ：ローパスフィルタ（ループフィルタ）
６１：ゼロ点調整用アンプ
１００、１００Ａ：遅延制御回路（ＰＬＬ回路）
１００Ｂ：ＤＬＬ回路（遅延制御回路）
９００：適応バイアス型ＰＬＬ回路
ＣＩＯ、ＣＩＯ２：電流入出力端子
Ｃｐ、Ｃｚ：容量
Ｒｚ：抵抗
ＭＰ１〜ＭＰ８、ＭＶＰ０〜ＭＶＰ２：ＰＭＯＳトランジスタ
ＭＰ９：ＰＭＯＳトランジスタ（充電用トランジスタ：電流源トランジスタ）
ＭＰ１０：ＰＭＯＳトランジスタ（放電用トランジスタ：電流源トランジスタ）
ＭＮ１〜ＭＮ１３、ＭＮ２１、ＭＮ２２、ＭＶＮ０〜ＭＶＮ２：ＮＭＯＳトランジスタ
ＣＬＫＯＵＴ：出力クロック信号
ＲＥＦＣＬＫ：基準クロック信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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