(57)【要約】【課題】ＥＳＤ保護回路の配線部の寄生容量を低減する。【解決手段】一つの実施形態によれば、ＥＳＤ保護回路は、複数のダイオードから構成されるＥＳＤ保護ダイオード、第一の空隙部、及び第二の空隙部が設けられる。ＥＳＤ保護ダイオードは、信号線と低電位側電源の間に設けられ、信号線に印加される静電気が入力される。第一の空隙部は、信号線と複数のダイオードの少なくともいずれか１つを接続する第一の配線と複数のダイオードが形成される半導体基板の間に設けられる。第二の空隙部は、複数のダイオードの間を接続する第二の配線と半導体基板の間に設けられる。【選択図】  図２
2012146717.tif 000002
【特許請求の範囲】
【請求項１】
信号線と低電位側電源の間に設けられ、前記信号線に印加される静電気が入力される複数のダイオードから構成されるＥＳＤ保護ダイオードと、
前記信号線と前記複数のダイオードの少なくともいずれか１つを接続する第一の配線と前記複数のダイオードが形成される半導体基板の間に設けられる第一の空隙部と、
前記複数のダイオードの間を接続する第二の配線と前記半導体基板の間に設けられる第二の空隙部と、
を具備することを特徴とするＥＳＤ保護回路。
【請求項２】
静電気が印加される信号線に接続される信号端子と、
カソードが前記信号端子に接続され、アノードが低電位側電源に接続される第一のダイオードと、
アノードが前記信号端子に接続される第二のダイオードと、
カソードが前記第二のダイオードのカソードに接続され、アノードが前記低電位側電源に接続されるツェナーダイオードと、
前記第一のダイオードのカソード端子或いは前記第二のダイオードのアノード端子と前記信号端子の間を接続する第一の配線と、
前記第一のダイオード、前記第二のダイオード、及び前記ツェナーダイオードが形成される半導体基板と前記第一の配線の間に設けられる第一の空隙部と、
前記第一のダイオードのカソード電極と前記第二のダイオードのアノード電極の間を接続する第二の配線と、
前記第二の配線と前記半導体基板の間に設けられる第二の空隙部と、
前記第二のダイオードのカソード電極と前記ツェナーダイオードのカソード電極の間を接続する第三の配線と、
前記第三の配線と前記半導体基板の間に設けられる第三の空隙部と、
を具備することを特徴とするＥＳＤ保護回路。
【請求項３】
前記空隙部は、側面及び底面の半導体基板上に絶縁膜が形成されていることを特徴とする請求項１又は２に記載のＥＳＤ保護回路。
【請求項４】
前記空隙部は、上面、側面及び底面の半導体基板上に第一の絶縁膜が形成され、前記配線を覆うように第二の絶縁膜が形成されていることを特徴とする請求項１又は２に記載のＥＳＤ保護回路。
【請求項５】
前記空隙部の直下には、前記半導体基板を貫通する貫通部が設けられることを特徴とする請求項１乃至４のいずれか１項に記載のＥＳＤ保護回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、ＥＳＤ保護回路に関する。
【背景技術】
【０００２】
電子機器や電子システムでは、外部から信号端子に印加される静電気に対して内部回路を保護する静電気放電（ＥＳＤ  electrostatic discharge）保護回路が設けられる。ＥＳＤ保護回路を構成する素子には、低容量で、静電気放電（ＥＳＤ）保護機能の高い保護素子が要求される。
【０００３】
この要求に対して、例えば複数のダイオードを組み合わせて低容量化したクローバ（crowbar）型ＥＳＤ保護回路が提案されている。近年、信号周波数帯域の高周波化の進展に伴い、ＥＳＤ保護回路にはより一層の低容量化が求められている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】米国特許出願公開第２０１０／０００２４６９号明細書
【非特許文献】
【０００５】
【非特許文献１】ＳＴマイクロエレクトロニクス株式会社、アプリケーションノート、クローバ型保護ダイオード「ＡＮ３２０」
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明は、配線部の寄生容量を低減できるＥＳＤ保護回路を提供することにある。
【課題を解決するための手段】
【０００７】
一つの実施形態によれば、ＥＳＤ保護回路は、複数のダイオードから構成されるＥＳＤ保護ダイオード、第一の空隙部、及び第二の空隙部が設けられる。ＥＳＤ保護ダイオードは、信号線と低電位側電源の間に設けられ、信号線に印加される静電気が入力される。第一の空隙部は、信号線と複数のダイオードの少なくともいずれか１つを接続する第一の配線と複数のダイオードが形成される半導体基板の間に設けられる。第二の空隙部は、複数のダイオードの間を接続する第二の配線と半導体基板の間に設けられる。
【図面の簡単な説明】
【０００８】
【図１】第一の実施形態に係るＥＳＤ保護回路を示す回路図である。
【図２】第一の実施形態に係るＥＳＤ保護回路を示す平面図である。
【図３】図２のＡ−Ａ線に沿う断面図である。
【図４】図２のＢ−Ｂ線に沿う断面図である。
【図５】第一の実施形態に係るＥＳＤ保護回路の等価回路図である。
【図６】第一の実施形態に係る等価回路図を説明する図である。
【図７】第一の実施形態に係る等価回路図を説明する図である。
【図８】変形例のＥＳＤ保護回路を示す回路図である。
【図９】変形例のＥＳＤ保護回路を示す回路図である。
【図１０】第二の実施形態に係るＥＳＤ保護回路を示す平面図である。
【図１１】図１０のＣ−Ｃ線に沿う断面図である。
【図１２】図１０のＤ−Ｄ線に沿う断面図である。
【図１３】第二の実施形態に係るＥＳＤ保護回路の製造工程を示す断面図である。
【図１４】第二の実施形態に係るＥＳＤ保護回路の製造工程を示す断面図である。
【図１５】第二の実施形態に係るＥＳＤ保護回路の製造工程を示す断面図である。
【図１６】第二の実施形態に係るＥＳＤ保護回路の製造工程を示す断面図である。
【図１７】第三の実施形態に係るＥＳＤ保護回路を示す断面図である。
【発明を実施するための形態】
【０００９】
以下本発明の実施形態について図面を参照しながら説明する。
【００１０】
（第一の実施形態）
まず、本発明の第一の実施形態に係るＥＳＤ保護回路について、図面を参照して説明する。図１はＥＳＤ保護回路を示す回路図である。図２はＥＳＤ保護回路を示す平面図である。図３は図２のＡ−Ａ線に沿う断面図である。図４は図２のＢ−Ｂ線に沿う断面図である。本実施形態では、ＥＳＤ保護回路の配線直下に空隙部を設けて、配線部の寄生容量を低減している。
【００１１】
図１に示すように、ＥＳＤ（electrostatic discharge  静電気放電）保護回路９１は、信号線Ｌｓと低電位側電源（接地電位）Ｖｓｓの間に設けられ、ダイオードＤ１乃至３から構成される。ＥＳＤ保護回路９１は、複数のダイオードから構成されるCrowbar型ＥＳＤダイオードである。ＥＳＤ保護回路９１は、信号線Ｌｓを介して、電子機器や半導体集積回路などに設けられる回路部１００の信号端子Ｐｌｓに印加される静電気に対して、回路部１００を保護する機能を有する。
【００１２】
ダイオードＤ１は、カソードが信号線Ｌｓに接続され、アノードが低電位側電源（接地電位）Ｖｓｓに接続される。ダイオードＤ２は、アノードが信号線Ｌｓに接続される。ダイオードＤ３は、カソードがダイオードＤ２のカソードに接続され、アノードが低電位側電源（接地電位）Ｖｓｓに接続される。低電位側電源（接地電位）Ｖｓｓは、回路部１００の接地端子Ｐｖｓｓに接続される。
【００１３】
図２に示すように、ダイオードＤ１は、不純物濃度が低いＮ−層２とＰ層１及びＰ層３が接合部を形成する低容量なダイオードである。ダイオードＤ１は、Ｎ−層２の中央部にＮ＋層７が配置され、Ｎ＋層７に接続されるカソード電極である電極８が設けられる。
【００１４】
ダイオードＤ２は、不純物濃度が低いＮ−層２とＰ＋層６が接合部を形成する低容量なダイオードである。ダイオードＤ２は、Ｎ−層２の周囲にＮ層４が配置され、Ｐ＋層６に接続されるアノード電極である電極９が設けられ、Ｎ層４に接続されるカソード電極である電極１０が設けられる。
【００１５】
ダイオードＤ３は、不純物濃度が高いＮ＋層７とＰ＋層５が接合部を形成し、ダイオードＤ１及びＤ２よりも容量が大きなツェナーダイオードである。ダイオードＤ３は、Ｎ＋層７に接続されるカソード電極である電極１１が設けられる。
【００１６】
信号端子１５は、静電気が印加される信号線Ｌｓに接続され、絶縁膜を介してＮ−層２上に設けられる。配線１２は、信号端子１５と電極９を接続する。配線１３は、電極８と電極９を接続する。配線１４は、電極１０と電極１１を接続する。配線１２乃至１４の直下には空隙部が設けられ、ダイオードＤ１乃至３が形成される半導体基板と配線１２乃至１４の間は、空気が充填される。詳細は後述する。ここでは、配線１２が信号端子１５と電極９を接続しているが、代わりに配線１２が信号端子１５と電極８を接続してもよい。
【００１７】
図３に示すように、Ｐ層１の第一主面（表面）には、Ｎ−エピタキシャル層であるＮ−層２が形成される。Ｐ層１の第一主面と相対向する第二主面（裏面）には、Ｐ層１よりも不純物濃度が高いＰ＋層１６が形成される。Ｐ層１、Ｎ−層２、及びＰ＋層１６は、例えばＥＳＤ保護回路９１の半導体基板として用いられる。Ｐ＋層１６の第一主面と相対向する第二主面（裏面）には、低電位側電源（接地電位）に接続される接地電極１７が設けられる。
【００１８】
Ｐ層１の第一主面（表面）には、Ｎ−層２に隣接配置され、Ｎ−層２とは逆導電型のＰ層３が形成される。Ｐ層１の第一主面（表面）には、Ｐ層１よりも不純物濃度が高いＰ＋層５が形成される。Ｐ層１の第一主面（表面）には、Ｎ−層２とＰ層３の間、Ｎ−層２とＰ＋層５の間にはそれぞれ、Ｎ−層２よりも不純物濃度が高いＮ層４が形成される。
【００１９】
Ｐ＋層５の第一主面（表面）には、Ｎ層４よりも不純物濃度が高いＮ＋層７が設けられる。Ｐ層３の間のＮ−層２の第一主面（表面）には、Ｎ＋層７が設けられる。Ｎ層４の間のＮ−層２の第一主面（表面）には、Ｐ層１よりも不純物濃度が高いＰ＋層６が設けられる。Ｎ−層２のＮ＋層７上には電極８が設けられる。Ｐ＋層６上には電極９が設けられる。Ｎ−層２とＰ＋層５の間のＮ層４上には電極１０が設けられる。Ｐ＋層５のＮ＋層７上には電極１１が設けられる。
【００２０】
電極８と電極９は、配線１３で接続される。電極１０と電極１１は、配線１４で接続される。配線１３の直下のＮ＋層７と接するＮ−層２、Ｐ層３、Ｎ層、及びＰ＋層６と接するＮ−層２の第一主面（表面）上には、絶縁膜２１が設けられず、空隙部３１が形成され、空隙部３１には空気が充填される。配線１４の直下のＰ＋層５の第一主面（表面）上には、絶縁膜２１が設けられず、空隙部３１が形成される。なお、空隙部３１を除く半導体基板上には絶縁膜２１が設けられる。
【００２１】
図４に示すように、Ｐ＋層６上の電極９と絶縁膜２１上の信号端子１５は、配線１２で接続される。配線１２の直下のＰ＋層６と接するＮ−層２、Ｎ層、及びＮ−層２の第一主面（表面）上には、絶縁膜２１が設けられず、空隙部３１が形成され、空隙部３１には空気が充填される。ここで、配線１２と信号端子１５は、同一の金属材料を使用して同一工程で形成されているが、異なる金属材料を用いてもよい。
【００２２】
次に、ＥＳＤ保護回路の配線部の寄生容量について、図５乃至７を参照して説明する。図５はＥＳＤ保護回路の等価回路図である。図６及び７は等価回路図を説明する図である。
【００２３】
図５に示すように、ダイオードＤ１は、等価的な接合容量Ｃ１と寄生容量Ｃ１１を有する。ダイオードＤ２は、等価的な接合容量Ｃ２と寄生容量Ｃ２１乃至２５を有する。ダイオードＤ３は、等価的な接合容量Ｃ３と寄生容量Ｃ３１を有する。
【００２４】
図６に示すように、接合容量Ｃ１はＮ−層２とＰ層１及びＰ層３の間の接合容量である。接合容量Ｃ２はＮ−層２とＰ＋層６の間の接合容量である。接合容量Ｃ３はＮ＋層７とＰ＋層５の間の接合容量である。寄生容量Ｃ１１は、配線１３とＰ層３の間の空気絶縁された容量である。寄生容量Ｃ２１は、配線１３とＮ層４の間の空気絶縁された容量である。寄生容量Ｃ２２は、配線１３とＮ−層２の間の空気絶縁された容量である。寄生容量Ｃ３１は、配線１４とＰ＋層５の間の空気絶縁された容量である。
【００２５】
図７に示すように、寄生容量Ｃ２３は、配線１２とＰ＋層６に接するＮ−層２の間の空気絶縁された容量である。寄生容量Ｃ２４は、配線１２とＮ層４の間の空気絶縁された容量である。寄生容量Ｃ２５は、配線１２とＮ−層２の間の空気絶縁された容量である。
【００２６】
ここで、本実施形態の寄生容量と空隙部３１が設けられずに絶縁膜２１が残置された場合の寄生容量の比較を行う。
【００２７】
絶縁膜２１が残置されたときの配線１３とＰ層３の間の容量をＣ１１１、配線１３とＮ層４の間の容量をＣ２１１、配線１３とＮ−層２の間の容量をＣ２２１、配線１２とＰ＋層６に接するＮ−層２の間の容量をＣ２３１、配線１２とＮ層４の間の容量をＣ２４１、配線１２とＮ−層２の間の容量をＣ２５１、配線１４とＰ＋層５の間の容量をＣ３１１とし、絶縁膜２１を比誘電率４を有するシリコン酸化膜（ＳｉＯ２）、空気の比誘電率を１とすると、C111＝4C11、C211＝4C21、C221＝4C22、C231＝4C23、C241＝4C24、C251＝4C25、C311＝4C31と表される。
【００２８】
即ち、空隙部３１を設けることにより、絶縁膜２１が残置された場合と比較し、配線部の寄生容量を（１／４）に低減することができる。
【００２９】
上述したように、本実施形態のＥＳＤ保護回路では、ダイオードＤ１乃至３が設けられる。配線１２は信号端子１５と電極９の間を接続する。配線１３は電極８と電極９の間を接続する。配線１４は電極１０と電極１１の間を接続する。配線１２と半導体基板の間に第一の空隙部が設けられる。配線１３と半導体基板の間に第二の空隙部が設けられる。配線１４と半導体基板の間に第三の空隙部が設けられる。第一乃至三の空隙部は空気が充填される。
【００３０】
このため、ＥＳＤ保護回路９１の配線部の寄生容量を大幅に低減することができる。空隙部は、ＥＳＤ保護回路９１のＥＳＤ保護機能には影響を与えない。
【００３１】
なお、本実施形態では配線と半導体基板の間に空隙部３１を設けているが必ずしもこれに限定されるものではない。例えば、図８のＥＳＤ保護回路９１ａに示すように、空隙部３１の側面、底面の半導体基板上に絶縁膜４２を設けてもよい。この場合、半導体基板表面が露呈されないのでＥＳＤ保護回路９１ａの特性及び信頼性が向上する。また、本実施形態では電極と配線を別個に形成しているが、図８に示すように、代わりに配線４２を用いて直接ダイオードと接続させてもよい。
【００３２】
また、本実施形態ではＥＳＤ保護回路をダイオードＤ１乃至３で構成しているが必ずしもこれに限定されるものではない。例えば、図９のＥＳＤ保護回路９１ｂに示すように、ダイオードＤ１１ａ、ダイオードＤ１１ｂ、ダイオードＤ１２ａ、ダイオードＤ１２ｂの４つのダイオードから構成してもよい。ここで、ダイオードＤ１１ａ及びダイオードＤ１１ｂは、トリガダイオードを構成し、ダイオードＤ１２ａ及びダイオードＤ１２ｂは、カソードが互いに接するツェナーダイオードである。
【００３３】
（第二の実施形態）
次に、本発明の第二の実施形態に係るＥＳＤ保護回路について、図面を参照して説明する。図１０はＥＳＤ保護回路を示す平面図である。図１１は図１０のＣ−Ｃ線に沿う断面図である。図１２は図１０のＤ−Ｄ線に沿う断面図である。本実施形態では、ＥＳＤ保護回路の配線と半導体基板の間に空隙部を設けて寄生容量を低減し、ＥＳＤ保護回路の配線部を絶縁膜で覆っている。
【００３４】
以下、第一の実施形態と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。
【００３５】
図１０に示すように、ＥＳＤ保護回路９２は、ダイオードＤ１乃至３から構成される。ＥＳＤ保護回路９２には、配線１２乃至１４及びその側面部と半導体基板の間に空隙部５１が設けられる。空隙部５１には、空隙部５１の形成用として複数の開口部５２が設けられる。
【００３６】
図１１に示すように、ＥＳＤ保護回路９２には、空隙部５１の上面（配線と接する面）、側面（絶縁膜２１の側面と接する面）、及び底面（半導体基板表面）に絶縁膜５３が設けられる。配線１３、配線１４、及び絶縁膜２１上には、配線１３及び１４を覆うように絶縁膜５４が設けられる。
【００３７】
図１２に示すように、ＥＳＤ保護回路９２には、空隙部５１の上面（配線と接する面）、側面（絶縁膜２１の側面と接する面）、及び底面（半導体基板表面）に絶縁膜５３が設けられる。絶縁膜５３の上面部は、絶縁膜５３がエッチングされた開口部５２が形成される。配線１４、絶縁膜２１、及び絶縁膜５３上には、配線１４を覆うように絶縁膜５４が設けられる。開口部５２直下の空隙部５１には、開口部５２を介して絶縁膜５４ａ（絶縁膜５４と同一の膜）が堆積される。
【００３８】
次に、ＥＳＤ保護回路の製造方法について図１３乃至１６を参照して説明する。図１３乃至１６はＥＳＤ保護回路の製造工程を示す断面図である。
【００３９】
図１３に示すように、Ｐ＋層１６、Ｐ層１、及びＮ−層２から構成される半導体基板のＮ−層２に、Ｐ＋層５、Ｐ＋層６、及びＮ＋層８をそれぞれ形成する。電極８乃至１１の形成後に絶縁膜２１を堆積し、図示しないレジスト膜をマスクにして絶縁膜２１をエッチングして開口部を形成する。
【００４０】
次に、図１４に示すように、レジスト膜を除去後、開口部の側面及び底面に絶縁膜５３を形成する。絶縁膜５３上に開口部を覆うように有機膜５５を埋め込む。この有機膜５５上に絶縁膜５３を形成して、有機膜５５の周囲を絶縁膜５３で覆う。ここで、絶縁膜５３には、例えばシリコン窒化膜を８ｎｍ形成している。有機膜５５には、例えばポリシラザン（Polysilazane）膜を用いている。ポリシラザン膜の形成方法は、ジブチルエーテルと過水素化ポリシラザン混合物を半導体基板上に塗布（スピンコート）し、例えば４５０°Ｃ程度のウエット酸化処理を実施して膜中のカーボンを酸素に置換させシリコン酸化膜を形成する。なお、ポリシラザン膜の代わりにＨＳＧ膜などの無機ＳＯＧ（Spin on Glass）膜を用いてもよい。
【００４１】
続いて、図１５に示すように、配線１２乃至１４及び信号端子１５の形成後、図示しないレジスト膜をマスクとして絶縁膜５３をエッチングして開口部５２を形成する。
【００４２】
そして、図１６に示すように、レジスト膜をマスクとして、開口部５２から、例えば弗酸（ＨＦ）を２％に希釈した希弗酸（希ＨＦ）溶液を用いて空隙部５１中の有機膜５５をエッチングする。ここで、シリコン窒化膜である絶縁膜５３は、希弗酸（希ＨＦ）溶液にほとんどエッチングされない（有機膜５５に対して選択比が非常に大きい）。この結果、配線部１２乃至１４、及びその側面部と半導体基板の間に周囲を絶縁膜５３で覆われた空隙部５１が形成される。
【００４３】
空隙部５１の形成後、絶縁膜２１、絶縁膜５３、及び配線１２乃至１４上に、配線１２乃至１４の周囲を覆うように絶縁膜５４を形成する。
【００４４】
上述したように、本実施形態のＥＳＤ保護回路では、ダイオードＤ１乃至３が設けられる。配線１２と半導体基板の間に周囲を絶縁膜５３で覆われた第一の空隙部が設けられる。配線１３と半導体基板の間に周囲を絶縁膜５３で覆われた第二の空隙部が設けられる。配線１４と半導体基板の間に周囲を絶縁膜５３で覆われた第三の空隙部が設けられる。第一乃至三の空隙部は空気が充填される。配線１２乃至１４、及び絶縁膜２１上には、配線１２乃至１４を覆うように絶縁膜５４が設けられる。
【００４５】
このため、ＥＳＤ保護回路９２の配線部の寄生容量を大幅に低減することができる。また、第一の実施形態よりも特性及び信頼性の向上したＥＳＤ保護回路９２を提供することができる。空隙部は、ＥＳＤ保護回路９２のＥＳＤ保護機能には影響を与えない。
【００４６】
（第三の実施形態）
次に、本発明の第三の実施形態に係るＥＳＤ保護回路について、図面を参照して説明する。図１７はＥＳＤ保護回路を示す平面図である。本実施形態では、ＥＳＤ保護回路の配線直下に空隙部及び貫通部を設けて配線部の寄生容量を低減している。
【００４７】
以下、第一の実施形態と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。
【００４８】
図１７に示すように、ＥＳＤ保護回路９３には、配線１２乃至１４及びその側面部と半導体基板の間に空隙部３１が設けられる。ＥＳＤ保護回路９３は、ダイオードＤ１乃至３から構成される。配線１３及び１４の空隙部３１直下のダイオードの接合部よりも外側の半導体基板を貫通するように貫通部６１が設けられる。図示していないが配線１２の空隙部３１直下にも貫通部６１が設けられる。
【００４９】
ここで、貫通部６１を設けることにより、配線１３とＰ層３の間の空気絶縁された寄生容量Ｃ１１ａは、第一の実施形態の寄生容量Ｃ１１よりも低減される。配線１３とＮ層４の間の空気絶縁された寄生容量Ｃ２１ａは、第一の実施形態の寄生容量Ｃ２１よりも低減される。配線１４とＰ＋層５の間の空気絶縁された寄生容量Ｃ３１ａは、第一の実施形態の寄生容量Ｃ３１よりも低減される。配線１２とＮ−層２の間の空気絶縁された寄生容量Ｃ２３ａ（図示しない）は、第一の実施形態の寄生容量Ｃ２３よりも低減される。配線１２とＮ層４の間の空気絶縁された寄生容量Ｃ２４ａ（図示しない）は、第一の実施形態の寄生容量Ｃ２４よりも低減される。配線１２とＮ−層２の間の空気絶縁された寄生容量Ｃ２５ａ（図示しない）は、第一の実施形態の寄生容量Ｃ２５よりも低減される。
【００５０】
即ち、貫通部６１を設けることにより、配線部の寄生容量を第一の実施形態よりも低減することができる。
【００５１】
上述したように、本実施形態のＥＳＤ保護回路では、ダイオードＤ１乃至３が設けられる。配線１２と半導体基板の間に周囲を絶縁膜５３で覆われた第一の空隙部が設けられる。配線１３と半導体基板の間に周囲を絶縁膜５３で覆われた第二の空隙部が設けられる。配線１４と半導体基板の間に周囲を絶縁膜５３で覆われた第三の空隙部が設けられる。第一乃至三の空隙部直下には、半導体基板を貫通する貫通部６１が設けられる。
【００５２】
このため、第一の実施形態よりもＥＳＤ保護回路９３の配線部の寄生容量を低減することができる。空隙部及び貫通部６１は、ＥＳＤ保護回路９３のＥＳＤ保護機能には影響を与えない。
【００５３】
本発明は、上記実施形態に限定されるものではなく、発明の趣旨を逸脱しない範囲で、種々、変更してもよい。
【００５４】
第三の実施形態では、配線部の直下に基板を貫通する貫通部６１を設けているが、必ずしもこれに限定されるものではない。貫通部６１の代わりに、例えばＰ層１上のＰ層３、Ｎ層４をエッチングしてＰ層１の表面が露呈するように溝部を設けてもよい。
【００５５】
また、ＥＳＤ保護回路は、３つ或いは４つのダイオードから構成されているが必ずしもこれに限定されるものではない。２つ或いは５つ以上のダイオードから構成されるＥＳＤ保護回路にも適用することができる。
【００５６】
以上、幾つかの実施形態について述べたが、これらの実施形態は単に例として示したもので、本発明の範囲を限定することを意図したものではない。実際、ここにおいて述べた新規なＥＳＤ保護回路は、種々の他の形態に具体化されても良いし、更に、本発明の主旨或いはスピリットから逸脱することなく、ここにおいて述べたＥＳＤ保護回路の形態における種々の省略、置き換え及び変更を行ってもよい。付随する請求項及びそれらの均等物は、本発明の範囲及び主旨或いはスピリットに入るようにそのような形態或いは変形を含むことを意図している。
【符号の説明】
【００５７】
１、３  Ｐ層
２  Ｎ−層
４  Ｎ層
５、６、１６  Ｐ＋層
７  Ｎ＋層
８〜１１  電極
１２〜１４、４２  配線
１５、Ｐｌｓ  信号端子
１７  接地電極
２１、４１、５３、５４、５４ａ  絶縁膜
３１、５１  空隙部
５２  開口部
５５  有機膜
６１  貫通部
９１、９１ａ、９１ｂ、９２、９３  ＥＳＤ保護回路
１００  回路部
Ｃ１〜３  接合容量
Ｃ１１、Ｃ２１〜２５、Ｃ３１、Ｃ１１ａ、Ｃ２１ａ、Ｃ３１ａ  寄生容量
Ｄ１〜３、Ｄ１１ａ、Ｄ１１ｂ、Ｄ１２ａ、Ｄ１２ｂ  ダイオード
Ｌｓ  信号線
Ｐｖｓｓ  接地端子
Ｖｓｓ  低電位側電源（接地電位）
【図１】
2012146717.tif 000003
【図２】
2012146717.tif 000004
【図３】
2012146717.tif 000005
【図４】
2012146717.tif 000006
【図５】
2012146717.tif 000007
【図６】
2012146717.tif 000008
【図７】
2012146717.tif 000009
【図８】
2012146717.tif 000010
【図９】
2012146717.tif 000011
【図１０】
2012146717.tif 000012
【図１１】
2012146717.tif 000013
【図１２】
2012146717.tif 000014
【図１３】
2012146717.tif 000015
【図１４】
2012146717.tif 000016
【図１５】
2012146717.tif 000017
【図１６】
2012146717.tif 000018
【図１７】
2012146717.tif 000019