(57)【要約】      （修正有）【課題】ＭＯＳＦＥＴなどのパワーデバイスの制御パッドの最上面金属拡がり抵抗を減少させることができる半導体パッケージを提供する。【解決手段】第１の電極を含む第１の主表面及び第２の電極１２６及び制御電極１２０を含む第２の主表面を有する半導体デバイスを備え、前記制御電極は前記第２の主表面のコーナに配置され、前記第１の電極、前記第２の電極及び前記制御電極は平面支持体１２８表面にボンディングワイヤなしで電気的に接続する。【選択図】図１Ｂ
2012146960.tif 000002
【特許請求の範囲】
【請求項１】
第１の電極を含む第１の主表面及び第２の電極及び制御電極を含む第２の主表面を有する半導体デバイスを備え、
前記制御電極は前記第２の主表面のコーナに配置され、
前記第１の電極、前記第２の電極及び前記制御電極は平面支持体表面にボンディングワイヤなしで電気的に接続可能である、
半導体パッケージ。
【請求項２】
前記第２の電極は複数の間隔を置いて配置されたパッドを備える、請求項１記載の半導体パッケージ。
【請求項３】
前記半導体パッケージは前記間隔を置いて配置されたパッドの間に配置された複数のビアを有する前記平面支持体表面にはんだ付けされる、請求項２記載の半導体パッケージ。
【請求項４】
前記第２の電極及び前記制御電極は前記第２の主表面上で格子パターンを形成する、請求項１記載の半導体パッケージ。
【請求項５】
前記第２の電極及び前記制御電極は前記第２の出力表面上で少なくとも２行及び少なくとも２列を含む格子パターンを形成する、請求項１記載の半導体パッケージ。
【請求項６】
前記半導体デバイスは電界効果トランジスタ（ＦＥＴ）を構成する、請求項１記載の半導体パッケージ。
【請求項７】
前記第１の電極はドレイン電極であり、前記第２の電極はソース電極であり、前記制御電極はゲート電極である、請求項１記載の半導体パッケージ。
【請求項８】
前記制御電極は前記第２の主表面の短い方の寸法に沿って少なくとも中間まで延在する、請求項１記載の半導体パッケージ。
【請求項９】
前記第２の主表面の長い方の寸法に沿って配置され、前記制御電極に接続されたゲートバスを更に備える、請求項１記載の半導体パッケージ。
【請求項１０】
前記第１の電極、前記第２の電極及び前記制御電極は前記平面支持体表面上の複数のトレースに機械的に電気的にはんだで接続される、請求項１記載の半導体パッケージ。
【請求項１１】
平坦ウェブ部分及び前記平坦ウェブ部分の縁から延びる少なくとも一つの周辺リム部分を有する導電クリップ、及び
前記ウェブ部分に電気的に接続された第１の電極を含む第１の主表面及び第２の電極及び制御電極を含む第２の主表面を有する半導体デバイスを備え、
前記制御電極は前記第２の主表面のコーナに配置され、
前記少なくとも一つの周辺リム部分、前記第２の電極及び前記制御電極は平面支持体表面にはんだ付け可能である、
半導体パッケージ。
【請求項１２】
前記第２の電極は複数の間隔を置いて配置されたパッドを備える、請求項１１記載の半導体パッケージ。
【請求項１３】
前記半導体パッケージは前記間隔を置いて配置されたパッドの間に配置された複数のビアを有する前記平面支持体表面にはんだ付けされる、請求項１２記載の半導体パッケージ。
【請求項１４】
前記第２の電極及び前記制御電極は前記第２の主表面上で格子パターンを形成する、請求項１１記載の半導体パッケージ。
【請求項１５】
前記第２の電極及び前記制御電極は前記第２の出力表面上で少なくとも２行及び少なくとも２列を含む格子パターンを形成する、請求項１１記載の半導体パッケージ。
【請求項１６】
前記半導体デバイスは電界効果トランジスタ（ＦＥＴ）を構成する、請求項１１記載の半導体パッケージ。
【請求項１７】
前記第１の電極はドレイン電極であり、前記第２の電極はソース電極であり、前記制御電極はゲート電極である、請求項１１記載の半導体パッケージ。
【請求項１８】
前記制御電極は前記第２の主表面の短い方の寸法に沿って少なくとも中間まで延在する、請求項１１記載の半導体パッケージ。
【請求項１９】
前記第２の主表面の長い方の寸法に沿って配置され、前記制御電極に接続されたゲートバスを更に備える、請求項１１記載の半導体パッケージ。
【請求項２０】
前記第１の電極、前記第２の電極及び前記制御電極は前記平面支持体表面上の複数のトレースに機械的に電気的にはんだで接続される、請求項１１記載の半導体パッケージ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は一般に半導体デバイスに関する。より詳しくは、本発明は半導体デバイスのパッケージングに関する。
【背景技術】
【０００２】
関連出願
本願は、２０１１年１月１０日に出願された “Reduction of On-Resistance and Top Metal Spreading Resistance in Semiconductor Packaging with Application to Power Transistor Packaging”と題する米国仮出願第６１／４６０，９８０号の優先権を主張し、その出願日の利益を享受するものであり、その開示内容は参照により本願明細書に援用されるものとする。
【０００３】
ＭＯＳＦＥＴなどのパワーデバイス用の従来のパッケージ設計は、重要な商業上の利益として、カスタマ集積化の容易さを強調している。従って、多くのパワーパッケージ、例えばインターナショナル・レクティフィヤー社のDirectFET（登録商標）パッケージ、はパッケージ化されるデバイスダイの短い方の寸法の中心に制御パッドを配置するパッケージ設計を使用している。例えば、パワーパッケージは垂直導通型ＦＥＴの短い方の寸法の中心に配置されたゲートパッドを含み得る。このパッケージ設計により与えられる長さ方向の対称性は、印刷回路板（ＰＣＢ）などの支持表面に取り付ける際に、ダイパッド上におけるはんだ濡れ力の平衡化を促進する。その結果、カスタマ及びエンドユーザは、ダイの傾き、ミスアライメント及び他の集積誤差などの問題に対してあまり気にすることなく、パッケージ化されたパワーデバイスを極めて容易に集積化することができる。
【０００４】
あいにく、制御パッドの中心配置はいくつかの欠点を示す。一つの欠点は、制御パッドの中心配置では、製造容易性及び信頼性のためにベストプラクティスな設計規則に従い、ダイパッドとパッケージ境界との間に最小ギャップを規定するために、ダイ上の制御パッドの周囲に追加のスペースを残すことがしばしば必要とされることにある。別の欠点は、中心ゲート位置が電流の流れを妨げるためにパッケージは最上面金属拡がり抵抗の増大を示し、総合デバイスオン抵抗を不利に増大することにある。
【０００５】
これまで、このような最上面金属拡がり抵抗は総合オン抵抗の小さな割合を構成するのみであった。しかし、パッケージ設計の絶え間ない開発及び改良によってパワーパッケージの総合オン抵抗への他のファクタの寄与分が減少され、それによって最上面金属拡がり抵抗がパッケージオン抵抗の大きな割合を占めるようになってきた。従って、最上面金属拡がり抵抗を減少させることが今やさらに緊急の問題になってきている。
【発明の概要】
【発明が解決しようとする課題】
【０００６】
提案されている一つの解決方法は、拡がり抵抗の影響を緩和するためにダイパッド上の最上面金属層を厚くするものであるが、このような解決方法は不所望にコストを増大し、パッケージ高さ及び形状因子を増大する。提案されている別の解決方法はソースパッドの表面積を増大するものである。しかしながら、このような解決方法は上述した最小パッドギャップを規定するベストプラクティスな設計規則と矛盾する。
【０００７】
従って、改善されたデバイス効率及び性能に対する商業上のニーズを満たすために、ベストプラクティスな設計規則を順守したまま、最上面金属拡がり抵抗を低減し、よって半導体パッケージ、特にパワートランジスタパッケージの総合オン抵抗を低減する、ユニークでコストエフェクティブな解決方法が必要とされている。
【図面の簡単な説明】
【０００８】
【図１Ａ】従来の半導体パッケージの斜視図を示す。
【図１Ｂ】本発明の実施形態による半導体パッケージの斜視図を示す。
【図１Ｃ】本発明の実施形態による半導体パッケージの斜視図を示す。
【図１Ｄ】本発明の実施形態による半導体パッケージの斜視図を示す。
【図２Ａ】最上面金属のために単層金属（ＳＬＭ）を用いる従来の半導体パッケージの斜視図を示す。
【図２Ｂ】最上面金属のために二重層金属（ＤＬＭ）を用いる従来の半導体パッケージの斜視図を示す。
【図２Ｃ】本発明の実施形態による半導体パッケージの斜視図を示す。
【図２Ｄ】本発明の実施形態による半導体パッケージの斜視図を示す。
【図２Ｅ】本発明の実施形態による半導体パッケージの斜視図を示す。
【図２Ｆ】本発明の実施形態による半導体パッケージの斜視図を示す。
【図３Ａ】本発明のいくつかの実施形態による半導体パッケージの概略図を示す。
【図３Ｂ】図３Ａの半導体パッケージを受け取る支持表面の概略図を示す。
【発明を実施するための形態】
【０００９】
低減されたオン抵抗及び最上面金属拡がり抵抗を有する、パワートランジスタパッケージング用の半導体パッケージが添付図面の少なくとも一つに図に示され、それに関連して説明され、特許請求の範囲により完全に記載される。
【００１０】
本願は、低減されたオン抵抗及び最上面金属拡がり抵抗を有する、パワートランジスタパッケージング用の半導体パッケージを対象にする。以下の記載は本発明の実施に関する特定の情報を含む。当業者は、本発明は本願明細書に具体的に記載される方法と異なる方法で実施することもできることは認識されよう。更に、本発明の特定の細部のいくつかについては本発明を不明瞭にしないために説明されていない。本願に記述されていない特定の細部は当業者に知られていることである。
【００１１】
本願の図面及びそれらに付随する詳細な説明は本発明の単なる模範的な実施形態に向けられている。簡潔にするために、本発明の原理を利用する本発明の他の実施形態は本願明細書に具体的に説明されず、図面により具体的に示されない。
【００１２】
図１Ａは従来の半導体パッケージの斜視図を示す。図１Ａの線図１００は、導電クリップ１２８と、ゲートパッド１２０、ゲートバス１２２及びソースパッド１２６ａ及び１２６ｂを含むＦＥＴデバイスとを含むパッケージを示す。図に示す例は模範的なパッケージデバイスとして単一ＦＥＴを使用するが、ダイオード、ＩＧＢＴ又は複数の共通パッケージ化デバイスなどの他のデバイス構成を使用することもできる。
【００１３】
図１Ａに示すＦＥＴのパッケージは、インターナショナル・レクティフィヤー社から入手可能なHex 3MXダイに相当するものとし得る。図１Ａに示されるように、このパッケージは、米国特許第６，６２４，５２２号明細書に記載されているように、対向する主表面上の電極をボンドワイヤなしで平面支持体表面に接続することができるように構成されている。尚、この米国特許はインターナショナル・レクティフィヤー社に譲渡されており、その開示内容は参照することにより本明細書に組み込まれるものとする。もっと正確に言えば、ダイの反対側主表面（図示せず）は導電クリップ１２８と接触するドレインパッドを含むと仮定すると、ゲートパッド１２０からのゲート、ソースパッド１２６ａ及び１２６ｂからのソース及び導電クリップ１２８からのドレインを含むすべての電極を、ボンディングワイヤを使用することなく、印刷回路板（ＰＣＢ）などの平面支持体表面にはんだで機械的に電気的に直接取り付けることができる。このような直接取り付けは導電クリップ１２８の形状によって可能になり、導電クリップ１２８はドレイン電極を平面支持体表面に接続するためにデバイスダイを受け取る平坦ウェブ部分と平坦ウェブ部分の縁から延びる周辺リム部分を含む。
【００１４】
図１Ａに示されるように、ゲートパッド１２０は、通常の如く、エンドユーザ集積化を容易にするためにダイの短い方の寸法の中心に配置されている。ゲートパッド１２０は、長い方の寸法に沿ってダイの中心を横切って走るゲートバス１２２にも接続される。図１Ａに示されるパッケージは拡がり抵抗測定モデルのための対照パッケージとみなすことができ、その計算された最上面金属拡がり抵抗を１００％と設定した。図１Ａ〜図１Ｄのための模範的な拡がり抵抗測定モデルは以下のパラメータで設定することができる。
【００１５】
材料                    抵抗率（Ωｍ）        厚さ（μｍ）
Ｘ    Ｙ    Ｚ        
はんだ                  1,45Ｅ-07(X,Y,Z)       90
アルミニウム(最上面金属) 2,56E-08(X,Y,Z)       4
ＦＥＴチャネル          ∞    ∞    0.665     1,5
シリコン                1.40E-05(X,Y,Z)       200
ダイ付着                1.00E-06(X,Y,Z)       30
導電クリップ（銅）      1.70E-08(X,Y,Z)       250
表１：拡がり抵抗測定モデルのための模範的なパラメータ
【００１６】
次に、図１Ｂ，１Ｃ及び１Ｄは、本発明のいくつかの実施形態による半導体パッケージの斜視図を示す。最初に図１Ｂに移り説明すると、与えられた変化はダイの見えている主表面上のゲートパッド１２０の中心位置からコーナ位置への転移である。図１Ａ及び図１Ｂのパッケージ構成に適用された表１の上記の測定モデルの試験結果によれば、ゲートパッド単独のコーナ位置への転移は最上面金属拡がり抵抗を約８２％に減少し、約１８％の減少率であった。
【００１７】
図１Ｃに移り説明すると、図１Ｂにおけるゲートパッド１２０の転移はゲートパッド１２０をゲートバス１２２に接続しそこなっているため、図１Ｃのパッケージはダイを横切って延びるゲートバス１２２にゲートパッド１２０を接続する金属区分１２１を付加している。図１Ｃに示すパッケージの最上面金属拡がり抵抗も対照パッケージの測定抵抗の約８２％であった。
【００１８】
図１Ｄに移り説明すると、ゲートパッド１２０がダイの見えている主表面の短い方の寸法に沿って少なくともその中間まで延在するようにゲートパッド１２０のアスペクト比が変更されている。このようにすると、図１Ｃの金属区分１２１を必要とすることなくゲートバス１２２への直接接続が達成される。ゲートパッド１２０のアスペクト比を変更するだけで図１Ｃと図１Ｄとの間のゲートパッドの表面積は同一のままにすることができる。上記の拡がり抵抗測定モデルでの図１ｄのパッケージの試験は対照パッケージの測定抵抗の７８％の拡がり抵抗を生じ、図１Ｃの設計から約３％の改善が得られた。
【００１９】
従って、上記の拡がり抵抗測定モデルからの結果は、第１の短い方の寸法の中心よりもコーナに位置させる方が最上面金属拡がり抵抗を約１８％だけ減少できること、及びゲートパッドがダイの短い方の寸法に沿って少なくともその中間まで延在するようにゲートパッドのアスペクト比を変更することにより最上面金属拡がり抵抗を更に約３％だけ減少できることを証明している。
【００２０】
今や最上面金属拡がり抵抗に対するゲートパッドのコーナ配置の効果が解ったので、二層金属（ＤＬＭ）の最上面金属及び種々のダイパッド配置の効果を図２Ａ，２Ｂ，２Ｃ，２Ｄ，２Ｅ及び２Ｆと関連して検討することができる。図２Ａに移り説明すると、図２Ａは最上面金属のために単層金属（ＳＬＭ）を使用し得る従来の半導体パッケージの斜視図を示し、前記単層金属は０．６ミクロンの厚さのアルミニウムとすることができる。図２Ａの線図２００はゲートパッド２００、ゲートバス２２２、ソースパッド２２４ａ及び２２４ｂ、及び導電クリップ２２８を含む。図１Ａと同様に、図２Ａに示す半導体パッケージも試験対照として使用することができ、同様にインターナショナル・レクティフィヤーから入手し得るHex3MXダイを含むものとし得る。ゲートパッド２２０は１．０１×０，９１ｍｍの寸法を有し、ソースパッド２２４ａ及び２２４ｂの各々は０．８２×１．４０ｍｍの寸法を有し、ゲートバス２２２は１１４ミクロンの幅を有するものとし得る。図２Ａ〜２Ｆのための模範的な拡がり抵抗測定モデルは以下のパラメータで設定することができる。
【００２１】
材料                    抵抗率（Ωｍ）        厚さ（μｍ）
Ｘ    Ｙ    Ｚ        
はんだ                  1,45Ｅ-07(X,Y,Z)       90
アルミニウム(最上面金属) 2,56E-08(X,Y,Z)       SLM: 6
DLM: 1.5及び8
ＦＥＴチャネル          ∞    ∞    0.0481   1,5
(R*AA=10mΩmm2)
シリコン                1.40E-05(X,Y,Z)       200
ダイ付着                1.00E-06(X,Y,Z)       30
導電クリップ（銅）      1.70E-08(X,Y,Z)       250
表２：拡がり抵抗測定モデルのための模範的なパラメータ
【００２２】
図２Ｃ，２Ｄ，２Ｅ及び２Ｆは本発明のいくつかの実施形態による半導体パッケージの斜視図を示す。図２Ａから図２Ｂに移り説明すると、半導体パッケージは今や最上面金属のために単層金属（ＳＬＭ）ではなく二層金属（ＤＬＭ）を使用する。もっと正確に言えば、１．５ミクロンの第１金属厚がゲートパッド２２０に使用され、８ミクロンの第２金属厚がゲートバスに使用される。ゲートバスは各ダイの長い方の寸法に沿ってダイを横切って延在するが、パッド配置を明瞭にするために図２Ｂ〜２Ｆでは省略されている。上記の拡がり抵抗測定モデルを図２Ａ及び２Ｂに適用すると、図２Ａの半導体パッケージは０．１４３ｍΩの最上面金属拡がり抵抗及び１．０９７ｍΩの総合デバイス抵抗を示すが、図２Ｂの半導体パッケージは０．１１１ｍΩの最上面金属拡がり抵抗及び０．９９７ｍΩの総合デバイス抵抗を示した。従って、このモデルは、ＤＬＭ最上面金属構成が同じダイのＳＬＭ最上面金属構成に比較して最上面金属拡がり抵抗とオン抵抗の両方を減少させることを証明していること明らかである。
【００２３】
図２Ｂから図２Ｃに移り説明すると、半導体パッケージは今やゲートパッド２２０に対してコーナ配置を使用し、ソースパッド２２４ａ及び２２４ｂの表面積を最大にしている。もっと正確に言えば、ソースパッド２２４ａの表面積は１．１９×１．９９ｍｍに増大し、ソースパッド２２４ｂの表面積は１，１９×３．４４ｍｍに増大することができる。上記の拡がり抵抗測定モデルを図２Ｃに適用すると、図２Ｃの半導体デバイスパッケージは０．０１６ｍΩの最上面金属拡がり抵抗及び０．８９０ｍΩの総合デバイス抵抗を示した。従って、最上面金属拡がり抵抗が図２Ｂの半導体デバイスパッケージにより得られた結果の１５％未満に劇的に減少されるとともに、総合デバイス抵抗も更に減少されること明らかである。よって、このモデルは、コーナ配置のゲートパッド構成及びソースパッドの大きな表面積が通常の中心配置のゲートパッド構成及びソースパッドの小さい表面積に比較して最上面金属拡がり抵抗とオン抵抗の両方を減少させることを証明していること明らかである。あいにく、ソースパッドの２４ａ及び２４ｂの大きな表面積及び不平衡で非対称なパッド配置は図２Ｃのパッケージを扱いにくくし、支持表面に取り付ける際に大きな集積誤差を生じる傾向がある。
【００２４】
よって、図２Ｃから図２Ｄに移り説明すると、半導体パッケージはゲートパッド２２０に対して標準の中心配置に戻され、２つの大きなソースパッドの代わりに複数の離間されたパッド２２４ａ，２２４ｂ，２２４ｃ，２２４ｄ及び２２４ｅを使用する。図２Ｄに示されるように、ゲート及びソースパッドは２行３列の格子パターンに配置されるが、これらのパッドは、特定のパッケージサイズ及び他のパラメータに応じて任意の所望の方法で、例えば２行２列の格子パターン、３行３列の格子パターン又は他の任意の構成に配置することができる。ゲートパッド２２０のサイズは、周囲のソースパッド２２ａ〜２２４ｅから大きなギャップ間隔を与えるために０．６×０．６ｍｍに縮小することもできる。ソースパッド２２４ａ及び２２４ｂは１．１９×０．７１９ｍｍの大きさにされるが、ソースパッド２２４ｃ，２２４ｄ及び２２４ｅは１．１９×０．８８ｍｍの大きさにされる。図２Ｄの半導体ダイの対称で平衡のとれたパッド配置及び適度の大きさにされたダイパッドは支持表面上への容易な集積化を促進する。更に、上記の拡がり抵抗測定モデルを図２Ｄに適用すると、図２Ｄの半導体デバイスパッケージは０．０１１ｍΩの最上面金属拡がり抵抗及び０．８４７ｍΩの総合デバイス抵抗を示した。従って、このモデルは、図２Ｄのパッドの平衡のとれた相隔たるパッド配置が依然として、通常のパッケージ設計の集積容易の利点を維持しながら、減少した最上面金属拡がり抵抗及びオン抵抗を提供することを証明していること明らかである。
【００２５】
図２Ｄから図２Ｅに移り説明すると、ゲートパッド２２０はコーナ位置へ移転され、ソースパッド２２４ａ及び２２４ｂはソースパッド２２４ｃ、２２４ｄ及び２２４ｅと同じ表面積に変更されている。上記の拡がり抵抗測定モデルを図２Ｅに適用すると、図２Ｅの半導体デバイスパッケージは０．０１５ｍΩの最上面金属抵抗及び０．８５２ｍΩの総合デバイス抵抗を示した。最上面金属拡がり抵抗及びオン抵抗は図２Ｄの結果と比較してやや増大するが、この総合最上面金属拡がり抵抗及びオン抵抗は依然として図２Ｂの結果と比較して大幅に減少している。わずかな増大はデバイスダイ上のソースパッド２２４ａ〜２２４ｅの不均等分布によって生じ得る。
【００２６】
図２Ｅから図２Ｆに移り説明すると、ソースパッド２２４ａ〜２２４ｅが１．１５×０．６５ｍｍのより小さい表面積に変更され、パッド間により大きいギャップ間隔が与えられている。大きなギャップ間隔は図２Ｆの半導体デバイスパッケージを受け取る支持表面に複数のビアを設けることを可能にする。もっと正確に言えば、半導体デバイスパッケージを平面支持体表面にはんだ付けした後に、平面支持体表面に設けられたビアを半導体デバイスのパッドの下及び間で利用することができる。
【００２７】
今や最上面金属拡がり抵抗及びデバイスオン抵抗に対する二層金属（ＤＬＭ）最上面金属及び種々のダイパッド配置の効果が解ったので、目標設計及び市場のためにベストプラクティスな設計規則及一般に認められた製造公差を守りながら種々のダイパッド配置を実際に製造する容易性について図３Ａ及び３Ｂで検討する。
【００２８】
図３Ａは本発明のいくつかの実施形態による半導体パッケージの概略図を示す。半導体デバイスパッケージ３１０ａ，３１０ｂ，３１０ｃ，３１０ｄ及び３１０ｅの各々は、例えばインターナショナル・レクティフィヤー社から入手し得るDirectFET（登録商標）の中型パッケージを備えるものとし得る。このパッケージは４．６０×３．９０ｍｍの内部ダイ受入領域を有し、この受入領域は導電クリップの壁の縁の間に少なくとも２００ミクロンの十分なギャップを与えるために４．２０×３．５０ｍｍに縮小される。更に、製造容易性のために、パッドは導電クリップの壁の縁から少なくとも３００ミクロン離して定置されるべきである。パッド間にビアの設置を可能にするために、パッド間にＸ及びＹ軸方向に０，４ｍｍ及びＺ軸方向に０．６ｍｍの最小ギャップを強制することもできる。従って、半導体デバイスパッケージ３１０ａ〜３１０ｅは上記の設計考察後の種々の模範的なダイパッド構成を示し、半導体パッケージデバイス３１０ｃ及び３１０ｄは更に縮小されたパッドサイズに相当する。
【００２９】
図３Ｂに移り説明すると、図３Ｂは図３Ａの半導体パッケージを受け取る支持表面の概略図を示す。支持表面３１２ａ，３１２ｂ，３１２ｃ，３１２ｄ及び３１２ｅは図３Ａの半導体デバイスパッケージ３１０ａ，３１０ｂ，３１０ｃ，３１０ｄ及び３１０ｅをそれぞれ受け取るための平面支持体表面上の所要の銅トレースを示す。極端に小さいギャップ３１４ａ（０．０５ｍｍ）及び３１４ｂ（０，０１ｍｍ）により示されるように、支持表面３１２ａ及び３１２ｅの所要のトレースは実現が困難かもしれない製造精度を要求し、銅トレース間に少なくとも０．１５ｍｍのギャップを要求する。従って、半導体デバイスパッケージ３１０ａ及び３１０ｅのパッド配置は現在の製造技術の観点から好ましくなく、従って半導体デバイスパッケージ３１０ｂのパッド配置はパッケージを受け取る対応する平面支持表面の製造を容易にするために好ましい。
【００３０】
こうして、反対主表面上にボンディングワイヤを用いずに平面支持体表面に接続し得る電極を有するとともに最上面金属拡がり抵抗を低減するためにコーナ位置に配置された制御電極を有する半導体デバイスを含む半導体デバイスパッケージが記載された。制御電極をコーナ位置へ移すことによって、制御電極の３つの辺ではなく２つの辺をソースパッドから離間させなければならなくなるだけであるから、ダイ表面積のより大きな部分を最上面金属のために利用することが可能になる。ゲートパッドのサイズを縮小することによって、最上面金属のために利用し得る面積が更に増大し得る。ソース及びゲートパッドを間隔を置いて格子状に配置することによって、平衡のとれた対称なパッド配置を有する通常のパッケージ設計の集積容易の利点を維持しながら、最上面金属拡がり抵抗を減少させることができる。このような格子間隔を増大することによって、ダイパッドの間において、半導体デバイスパッケージを受け取る平面支持体表面にビアを設けることもできる。製造容易性及び信頼性のためのベストプラクティスな設計規則を注意深く守ることによって、このような半導体デバイスパッケージは、最上面金属拡がり抵抗の低減によるデバイスオン抵抗の低減によってデバイス性能をさらに向上させながら、低いコスト及び高い生産効率で製造することができる。
【００３１】
本発明の以上の説明から、本発明のコンセプトは本発明の範囲を逸脱することなく種々の技術を使用して実施できること明らかである。更に、本発明は特定の実施形態を参照して説明したが、当業者は、本発明の精神及び範囲から逸脱することなく形態及び細部に多くの変更を加えることができることを認識されよう。従って、開示の実施形態はあらゆる面で例示であり、限定を意図しない。更に、本発明は本願明細書に開示された特定の実施形態に限定されず、本発明の範囲から逸脱することなく多くの再配置、変更及び置換が可能であることにも理解されたい。
【図１Ａ】
2012146960.tif 000003
【図１Ｂ】
2012146960.tif 000004
【図１Ｃ】
2012146960.tif 000005
【図１Ｄ】
2012146960.tif 000006
【図２Ａ】
2012146960.tif 000007
【図２Ｂ】
2012146960.tif 000008
【図２Ｃ】
2012146960.tif 000009
【図２Ｄ】
2012146960.tif 000010
【図２Ｅ】
2012146960.tif 000011
【図２Ｆ】
2012146960.tif 000012
【図３Ａ】
2012146960.tif 000013
【図３Ｂ】
2012146960.tif 000014
【外国語明細書】
2012146960000001.pdf