(57)【要約】【課題】半導体装置の歩留りの向上を図る。【解決手段】フリップチップ接続タイプのＢＧＡ９において、半導体チップ１の電極パッド１ｃと半田バンプ８を介して電気的に接続される配線基板２の１本の信号用配線２ｅに対して、複数の信号用配線２ｅや複数のフィルドビア２ｉａを設けてスルーホール配線２ｄに接続することにより、特定部位がオープン不良等となった場合でも他方の配線（パス）が繋がっているため、ＢＧＡ９を動作可能にすることができ、ＢＧＡ９の歩留りの向上を図る。【選択図】図３
2012146733.tif 000002
【特許請求の範囲】
【請求項１】
上面、前記上面に形成された複数の端子、前記上面とは反対側の下面、及び前記下面に形成された複数のランド、前記複数の端子と前記複数のランドとをそれぞれ電気的に接続する複数のスルーホール配線を有する配線基板と、
主面及び前記主面に形成された複数の電極パッドを有し、前記配線基板の前記上面上に搭載された半導体チップと、
前記配線基板の前記複数の端子と前記半導体チップの前記複数の電極パッドとをそれぞれ電気的に接続する複数の導電性部材と、
前記配線基板の前記複数のランドにそれぞれ設けられた複数の外部端子と、
を有し、
前記配線基板に、前記複数の端子の何れかと電気的に接続する信号用配線と、前記信号用配線と電気的に接続する複数の第１ビアが設けられ、
少なくとも１本の前記信号用配線が前記複数の第１ビアを介して前記複数のスルーホール配線の何れかと電気的に接続されていることを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、前記複数のスルーホール配線の何れかと、これに電気的に接続する前記外部端子とが、複数の第２ビアを介して電気的に接続されていることを特徴とする半導体装置。
【請求項３】
請求項２記載の半導体装置において、前記複数の第１ビア及び前記複数の第２ビアは、それぞれに積層されていることを特徴とする半導体装置。
【請求項４】
請求項３記載の半導体装置において、前記信号用配線の下に絶縁層を介してＧＮＤプレーンが形成され、前記ＧＮＤプレーンの前記信号用配線と対向する箇所に複数の孔部が設けられていることを特徴とする半導体装置。
【請求項５】
請求項４記載の半導体装置において、前記配線基板は、コア層の上下に絶縁層と配線層とが積み上げられて形成された基板であることを特徴とする半導体装置。
【請求項６】
上面、前記上面に形成された複数の端子、前記上面とは反対側の下面、及び前記下面に形成された複数のランド、前記複数の端子と前記複数のランドとをそれぞれ電気的に接続する複数のスルーホール配線を有する配線基板と、
主面及び前記主面に形成された複数の電極パッドを有し、前記配線基板の前記上面上に搭載された半導体チップと、
前記配線基板の前記複数の端子と前記半導体チップの前記複数の電極パッドとをそれぞれ電気的に接続する複数の導電性部材と、
前記配線基板の前記複数のランドにそれぞれ設けられた複数の外部端子と、
を有し、
前記配線基板に、前記複数の端子の何れかと電気的に接続する信号用配線と、前記信号用配線と電気的に接続する複数の第１ビアが設けられ、
少なくとも１本の前記信号用配線が同一層で複数の信号用分岐配線に分岐しており、
前記複数の信号用分岐配線が前記複数の第１ビアを介して前記複数のスルーホール配線の何れかと電気的に接続されていることを特徴とする半導体装置。
【請求項７】
請求項６記載の半導体装置において、前記信号用配線の前記信号用分岐配線への分岐は、前記半導体チップの外側の領域で行われていることを特徴とする半導体装置。
【請求項８】
請求項７記載の半導体装置において、前記信号用配線の下に絶縁層を介してＧＮＤプレーンが形成され、前記ＧＮＤプレーンの前記信号用配線と対向する箇所に複数の孔部が設けられていることを特徴とする半導体装置。
【請求項９】
請求項８記載の半導体装置において、前記配線基板は、コア層の上下に絶縁層と配線層とが積み上げられて形成された基板であることを特徴とする半導体装置。
【請求項１０】
上面、前記上面に形成された複数の端子、前記上面とは反対側の下面、及び前記下面に形成された複数のランド、前記複数の端子と前記複数のランドとをそれぞれ電気的に接続する複数のスルーホール配線を有する配線基板と、
主面及び前記主面に形成された複数の電極パッドを有し、前記配線基板の前記上面上に搭載された半導体チップと、
前記配線基板の前記複数の端子と前記半導体チップの前記複数の電極パッドとをそれぞれ電気的に接続する複数の導電性部材と、
前記配線基板の前記複数のランドにそれぞれ設けられた複数の外部端子と、
を有し、
前記配線基板に、前記複数の端子の何れかとそれぞれ電気的に接続し、かつ絶縁層を介して積層された第１信号用配線及び第２信号用配線と、前記第１及び第２信号用配線と電気的に接続する複数の第１ビアが設けられ、
少なくとも１本の前記第１及び第２信号用配線がそれぞれ前記複数の第１ビアを介して前記複数のスルーホール配線の何れかと電気的に接続されていることを特徴とする半導体装置。
【請求項１１】
請求項１０記載の半導体装置において、前記配線基板は、コア層の上下に絶縁層と配線層とが積み上げられて形成された基板であることを特徴とする半導体装置。
【請求項１２】
上面、前記上面に形成された複数の第１接続用端子、前記上面とは反対側の下面、及び前記下面に形成された複数の第２接続用端子、前記複数の第１接続用端子と前記複数の第２接続用端子とをそれぞれ電気的に接続する複数のスルーホール配線を有する実装基板と、
複数の外部端子を有し、前記実装基板の前記上面上に搭載された電子装置と、
前記実装基板の前記複数の第１接続用端子と前記電子装置の前記複数の外部端子とをそれぞれ電気的に接続する複数の導電性部材と、
を有し、
前記実装基板に、前記複数の第１接続用端子の何れかと電気的に接続する信号用配線と、前記信号用配線と電気的に接続する複数の第１ビアが設けられ、
少なくとも１本の前記信号用配線が前記複数の第１ビアを介して前記複数のスルーホール配線の何れかと電気的に接続されていることを特徴とする電子装置の実装構造。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及び電子装置の実装構造に関し、特に、配線基板を有する半導体装置や実装基板を用いた実装構造の信頼性向上に適用して有効な技術に関する。
【背景技術】
【０００２】
配線基板を有する半導体モジュールとして、配線基板と、該配線基板に形成された配線と電気的に接続された半導体装置と、該配線基板の該半導体装置を実装した側に配置され、該配線と電気的に接続された外部との接続部分となる外部接続端子とを備えた構造が開示されている（例えば、特許文献１）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００３−３１７２４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
パッケージ基板（配線基板）や実装基板では、搭載される半導体装置や電子装置の多ピン化によって配線の微細化が進んでおり、配線幅が狭くなってきている。
【０００５】
その結果、パッケージ基板や実装基板では、配線やビアの切れかけ品が増加の傾向にある。このような切れかけ品は、組み立て工程の検査では良品と判定されて顧客に出荷されることがある。
【０００６】
しかしながら、その後の顧客実装の際の熱ストレス等によって切れかけの配線やビアが完全に切れてオープン不良に至ることがあり課題である。
【０００７】
具体的に説明すると、パッケージ基板や実装基板では、基板の信号線に対して入力から出力まで１パスで設計している。これにより、高密度配線化が可能となるが、配線幅が狭くなってきたことで、配線やビアの切れかけ品が増加の傾向にある。
【０００８】
ここで、図２１〜図２４は、比較例として配線やビアの切れかけ品の具体例を示すものである。例えば、図２１のＰ部では基板２３の配線２０が部分的に細くなる配線細りが発生している。また、図２２のＱ部では、基板２３の配線２０が部分的に肉薄状態となっており、これらは熱ストレスが印加されると断線に至る可能性が高い。また、図２３のＲ部では、ビアランド２１上のビア２２の切れかけが発生しており、さらに図２４のＳ部では、ビア２２のビアランド２１からの剥がれかけが発生している。これらも熱ストレスが印加されると断線に至る可能性が高い。
【０００９】
図２１〜図２４の比較例に示すような切れかけ状態で、出荷前もしくは出荷時に基板単体でのテストあるいはパッケージ（半導体装置）での電気テストを行うと、合格品と判定される場合があり、顧客への出荷となる。
【００１０】
その後、出荷先での顧客実装時のリフロー等によって熱ストレスがかかるとオープン不良に至ることがあり、この顧客実装時にオープン不良となることが課題である。
【００１１】
なお、前記特許文献１に記載された半導体モジュールの構造において、その図５に、配線を太くして断線を防止する内容が記載されているが、切れかけ状態となっている配線において熱ストレスが印加されても断線に至らない程度に配線を太くしようとすると、電気的特性の低下が懸念される。
【００１２】
本発明は、上記課題に鑑みてなされたものであり、その目的は、半導体装置の歩留りの向上を図ることができる技術を提供することにある。
【００１３】
また、本発明の他の目的は、半導体装置の品質の向上を図ることができる技術を提供することにある。
【００１４】
さらに、本発明の他の目的は、半導体装置の信頼性の向上を図ることができる技術を提供することにある。
【００１５】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面で明示する。
【課題を解決するための手段】
【００１６】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、以下のとおりである。
【００１７】
代表的な実施の形態による半導体装置は、上面、前記上面に形成された複数の端子、前記上面とは反対側の下面、及び前記下面に形成された複数のランド、前記複数の端子と前記複数のランドとをそれぞれ電気的に接続する複数のスルーホール配線を有する配線基板と、主面及び前記主面に形成された複数の電極パッドを有し、前記配線基板の前記上面上に搭載された半導体チップと、前記配線基板の前記複数の端子と前記半導体チップの前記複数の電極パッドとをそれぞれ電気的に接続する複数の導電性部材と、前記配線基板の前記複数のランドにそれぞれ設けられた複数の外部端子と、を有している。さらに前記配線基板に、前記複数の端子の何れかと電気的に接続する信号用配線と、前記信号用配線と電気的に接続する複数の第１ビアが設けられ、少なくとも１本の前記信号用配線が前記複数の第１ビアを介して前記複数のスルーホール配線の何れかと電気的に接続されているものである。
【００１８】
また、代表的な実施の形態による他の半導体装置は、上面、前記上面に形成された複数の端子、前記上面とは反対側の下面、及び前記下面に形成された複数のランド、前記複数の端子と前記複数のランドとをそれぞれ電気的に接続する複数のスルーホール配線を有する配線基板と、主面及び前記主面に形成された複数の電極パッドを有し、前記配線基板の前記上面上に搭載された半導体チップと、前記配線基板の前記複数の端子と前記半導体チップの前記複数の電極パッドとをそれぞれ電気的に接続する複数の導電性部材と、前記配線基板の前記複数のランドにそれぞれ設けられた複数の外部端子と、を有している。さらに前記配線基板に、前記複数の端子の何れかと電気的に接続する信号用配線と、前記信号用配線と電気的に接続する複数の第１ビアが設けられ、少なくとも１本の前記信号用配線が同一層で複数の信号用分岐配線に分岐しており、前記複数の信号用分岐配線が前記複数の第１ビアを介して前記複数のスルーホール配線の何れかと電気的に接続されているものである。
【００１９】
また、代表的な実施の形態による他の半導体装置は、上面、前記上面に形成された複数の端子、前記上面とは反対側の下面、及び前記下面に形成された複数のランド、前記複数の端子と前記複数のランドとをそれぞれ電気的に接続する複数のスルーホール配線を有する配線基板と、主面及び前記主面に形成された複数の電極パッドを有し、前記配線基板の前記上面上に搭載された半導体チップと、前記配線基板の前記複数の端子と前記半導体チップの前記複数の電極パッドとをそれぞれ電気的に接続する複数の導電性部材と、前記配線基板の前記複数のランドにそれぞれ設けられた複数の外部端子と、を有している。さらに前記配線基板に、前記複数の端子の何れかとそれぞれ電気的に接続し、かつ絶縁層を介して積層された第１信号用配線及び第２信号用配線と、前記第１及び第２信号用配線と電気的に接続する複数の第１ビアが設けられ、少なくとも１本の前記第１及び第２信号用配線がそれぞれ前記複数の第１ビアを介して前記複数のスルーホール配線の何れかと電気的に接続されているものである。
【００２０】
また、代表的な実施の形態による電子装置の実装構造は、上面、前記上面に形成された複数の第１接続用端子、前記上面とは反対側の下面、及び前記下面に形成された複数の第２接続用端子、前記複数の第１接続用端子と前記複数の第２接続用端子とをそれぞれ電気的に接続する複数のスルーホール配線を有する実装基板と、複数の外部端子を有し、前記実装基板の前記上面上に搭載された電子装置と、前記実装基板の前記複数の第１接続用端子と前記電子装置の前記複数の外部端子とをそれぞれ電気的に接続する複数の導電性部材と、を有している。さらに前記実装基板に、前記複数の第１接続用端子の何れかと電気的に接続する信号用配線と、前記信号用配線と電気的に接続する複数の第１ビアが設けられ、少なくとも１本の前記信号用配線が前記複数の第１ビアを介して前記複数のスルーホール配線の何れかと電気的に接続されているものである。
【発明の効果】
【００２１】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下のとおりである。
【００２２】
半導体装置や電子装置等の製品の歩留りの向上を図ることができる。また、前記製品の品質の向上を図ることができる。さらに前記製品の信頼性の向上を図ることができる。
【図面の簡単な説明】
【００２３】
【図１】本発明の実施の形態１の半導体装置の構造の一例を一部破断して示す斜視図である。
【図２】図１に示す半導体装置の構造の一例を示す断面図である。
【図３】図２のＡ部の構造の一例を拡大して示す部分拡大断面図である。
【図４】図３に示す信号用配線の一例を示す部分平面図である。
【図５】図３に示す信号用配線の一例を示す部分平面図である。
【図６】図３に示す信号用配線の一例を示す部分平面図である。
【図７】図２のＡ部の構造の第１変形例を拡大して示す部分拡大断面図である。
【図８】図２のＡ部の構造の第２変形例を拡大して示す部分拡大断面図である。
【図９】図２のＡ部の構造の第３変形例を拡大して示す部分拡大断面図である。
【図１０】図２のＡ部の構造の第４変形例を拡大して示す部分拡大断面図である。
【図１１】図２のＡ部の構造の第５変形例を拡大して示す部分拡大断面図である。
【図１２】本発明の実施の形態１の第６変形例の半導体装置の構造を示す断面図である。
【図１３】本発明の実施の形態１の第７変形例の半導体装置の構造を示す部分拡大断面図である。
【図１４】本発明の実施の形態１の第８変形例の電子装置（半導体装置）の実装構造を示す部分拡大断面図である。
【図１５】本発明の実施の形態２の半導体装置の構造の一例を示す部分拡大断面図である。
【図１６】図１５に示す信号用分岐配線の一例を示す部分平面図である。
【図１７】図１５に示す信号用分岐配線の一例を示す部分平面図である。
【図１８】本発明の実施の形態２の変形例の半導体装置を拡大して示す部分拡大断面図である。
【図１９】本発明の実施の形態３の半導体装置の配線基板における信号用配線とＧＮＤプレーンの構造の一例を示す部分拡大斜視図である。
【図２０】図１９のＡ−Ａ線に沿って切断した構造を示す部分拡大断面図である。
【図２１】比較例の配線における配線細り状態を示す部分平面図である。
【図２２】比較例の配線における肉薄状態を示す部分断面図である。
【図２３】比較例のビアにおける切れかけ状態を示す断面図である。
【図２４】比較例のビアにおける剥がれかけ状態を示す断面図である。
【発明を実施するための形態】
【００２４】
以下の実施の形態では特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【００２５】
さらに、以下の実施の形態では便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明などの関係にある。
【００２６】
また、以下の実施の形態において、要素の数など（個数、数値、量、範囲などを含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合などを除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良いものとする。
【００２７】
また、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
【００２８】
また、以下の実施の形態において、構成要素等について、「Ａからなる」、「Ａよりなる」、「Ａを有する」、「Ａを含む」と言うときは、特にその要素のみである旨明示した場合等を除き、それ以外の要素を排除するものでないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００２９】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。
【００３０】
（実施の形態１）
図１は本発明の実施の形態１の半導体装置の構造の一例を一部破断して示す斜視図、図２は図１に示す半導体装置の構造の一例を示す断面図、図３は図２のＡ部の構造の一例を拡大して示す部分拡大断面図、図４〜図６はそれぞれ図３に示す信号用配線の一例を示す部分平面図である。
【００３１】
図１及び図２に示す本実施の形態１の半導体装置は、配線基板２の上面２ａ上に半導体チップ１がフリップチップ実装で半田接続されて成る半導体パッケージであり、本実施の形態１では、前記半導体装置の一例として、配線基板２の下面２ｂに複数の外部端子である半田ボール５がグリッド状に設けられたＢＧＡ９を取り上げて説明する。
【００３２】
ＢＧＡ９の詳細構成について説明すると、上面２ａ、上面２ａに形成された図３に示す複数の端子であるフリップチップ用電極２ｃと、上面２ａとは反対側の下面２ｂ、及び下面２ｂに形成された複数のランド２ｊを有する配線基板（ＢＧＡ基板またはパッケージ基板等ともいう）２と、主面１ａ及び主面１ａに形成された複数の電極パッド１ｃを有し、かつ配線基板２の上面２ａにフリップチップ接続された半導体チップ１と、配線基板２の下面２ｂの複数のランド２ｊにそれぞれ設けられた複数の外部端子である半田ボール５とを有している。
【００３３】
すなわち、ＢＧＡ９は、半導体チップ１が配線基板２上にフェイスダウン実装でフリップチップ接続されているものであり、半導体チップ１の主面１ａと配線基板２の上面２ａとが対向した状態で配線基板２上に搭載されている。その際、半導体チップ１は配線基板２に半田接続で電気的に接続されており、複数の半田バンプ８を介してフリップチップ接続されている。
【００３４】
なお、配線基板２と半導体チップ１との間に位置するフリップチップ接続部及びその周囲にはアンダーフィル樹脂６が充填されており、フリップチップ接続部を固めて保護している。
【００３５】
また、配線基板２の上面２ａの周縁部には、半導体チップ１を囲んだ状態にスティフナリング７が取り付けられている。スティフナリング７は、リング状テープ７ａによって配線基板２に接着されている。スティフナリング７の上部にはヒートスプレッダ４が設けられている。ヒートスプレッダ４は、半導体チップ１上の放熱樹脂１３とスティフナリング７／ヒートスプレッダ４間の接着材（例えばテープ材）７ｂとを介して、スティフナリング７及び半導体チップ１の裏面１ｂに接合されている。
【００３６】
すなわち、半導体チップ１は、スティフナリング７とヒートスプレッダ４とによって囲まれた構造となっている。
【００３７】
これにより、半導体チップ１から発せられる熱は放熱樹脂１３を介してヒートスプレッダ４に伝わり、ヒートスプレッダ４から外方に放散されるとともに、半田バンプ（導電性部材）８を介して配線基板２を経て半田ボール５から実装基板１５（図１４参照）に伝わる。また、前記熱はヒートスプレッダ４から接着材７ｂ及びスティフナリング７を介して配線基板２に伝わり、配線基板２を経て半田ボール５から実装基板１５へと伝わって放散される。
【００３８】
ここで、配線基板２は、図３に示すように、基材の層であるコア層２ｈと、その上下に形成された絶縁層であるビルドアップ層２ｆと、ビルドアップ層２ｆの表側の面（配線基板２の上面２ａ）上の配線層２ｐに形成された複数のフリップチップ用電極２ｃと、ビルドアップ層２ｆの裏側の面（配線基板２の下面２ｂ）上の配線層２ｐに形成された複数のランド２ｊとを有している。
【００３９】
なお、それぞれのフリップチップ用電極２ｃの周囲、及び複数のランド２ｊの周囲には絶縁膜であるソルダレジスト膜２ｇが形成されている。
【００４０】
また、図３に示すように、上面２ａ側のフリップチップ用電極２ｃとこれに対応する下面２ｂ側のランド２ｊとは、配線層２ｐに形成された信号用配線２ｅ、コア層２ｈに形成されたスルーホール配線２ｄ（単にスルーホールともいう）、スルーホール配線２ｄが接続されたスルーホールランド２ｑ、ビルドアップ層２ｆに形成されたフィルドビア（第１ビア、第２ビア）２ｉａ，２ｎａやスタッガードビア（第１ビア、第２ビア）２ｉｂ，２ｎｂ、各ビアが形成されるビアランド２ｍ等を介して電気的に接続されている。なお、スルーホール配線２ｄ内には、孔埋め樹脂２ｋが充填されている。
【００４１】
ここで、半導体チップ１は、例えば、シリコンによって形成され、さらにアンダーフィル樹脂６は、例えば、エポキシ系樹脂である。また、スティフナリング７やヒートスプレッダ４は、熱伝導率の高い金属によって形成され、さらにフリップチップ接続の半田バンプ８及び外部端子である半田ボール５は、鉛フリー半田等の半田材からなり、例えば、Ｓｎ−Ａｇ−Ｃｕ系の鉛フリー半田からなる。フリップチップ接続のバンプ部はＡｕ／半田等の構造でも良い。
【００４２】
また、配線基板２におけるフリップチップ用電極２ｃ、信号用配線２ｅ、フィルドビア２ｉａ，２ｎａ、スタッガードビア２ｉｂ，２ｎｂ、ビアランド２ｍ及びスルーホール配線２ｄ及びスルーホールランド２ｑ等は、例えば、純銅または銅に少量（１％以下）のアルミニウム、シリコン（Ｓｉ）等の不純物が添加された銅合金から成る。
【００４３】
次に、本実施の形態１のＢＧＡ９に組み込まれた配線基板２の詳細構造について説明する。
【００４４】
図３に示す配線基板２は、６層の配線層２ｐが設けられたビルドアップ基板である。前記ビルドアップ基板は、薄膜をコア層から順に積層していくビルドアップ法を用いて形成された基板であり、配線基板２では、前記ビルドアップ法を用いてコア層２ｈの上下にビルドアップ層（絶縁層）２ｆと配線層２ｐとが順に積み上げられて形成されている。
【００４５】
その際、コア層２ｈには、配線基板２の上面２ａ側の端子や配線と下面２ｂ側のランド２ｊ（半田ボール５）とを電気的に接続するスルーホール配線２ｄが形成されており、さらにこのスルーホール配線２ｄの上下面（コア層２ｈの上下面）には、それぞれスルーホールランド２ｑが形成されている。また、これらスルーホールランド２ｑにはスタッガードビア２ｉｂ，２ｎｂがそれぞれ電気的に接続して設けられており、さらにスタッガードビア２ｉｂ，２ｎｂにはそれぞれ複数のフィルドビア２ｉａ，２ｎａが接続され、上面２ａ側においては、これら複数のフィルドビア２ｉａがビアランド２ｍを介して１本の信号用配線２ｅと電気的に接続している。
【００４６】
すなわち、配線基板２では、１本の信号用配線２ｅに対して複数のビアが接続されている。図３に示す例では、１本の信号用配線２ｅに対して２つのビア（フィルドビア２ｉａ，２ｎａ）が上面２ａ側と下面２ｂ側とにそれぞれ形成されている。
【００４７】
このように配線基板２では、その上面２ａに複数の信号用配線２ｅが設けられ、これら複数の配線基板２のうちの少なくとも１本は、複数のフリップチップ用電極２ｃの何れかと電気的に接続し、さらにこの１本の信号用配線２ｅに対してはこの信号用配線２ｅと電気的に接続する２つのフィルドビア（第１ビア）２ｉａが設けられている。
【００４８】
したがって、本実施の形態１のＢＧＡ９では、その配線基板２において、複数のフィルドビア２ｉａを介して複数のスルーホール配線２ｄの何れかと電気的に接続する少なくとも１本の信号用配線２ｅが設けられている。
【００４９】
なお、配線基板２においては、その上面２ａ側に設けられた全ての信号用配線２ｅがそれぞれに複数のフィルドビア２ｉａを介して複数のスルーホール配線２ｄの何れかと電気的に接続するものであってもよいことは言うまでもなく、あるいは複数の信号用配線２ｅがそれぞれに複数のフィルドビア２ｉａを介して複数のスルーホール配線２ｄの何れかと電気的に接続するものであってもよい。
【００５０】
また、信号用配線２ｅやランド２ｊと電気的に接続する複数のビアは、フィルドビア２ｉａ，２ｎａ及びスタッガードビア２ｉｂ，２ｎｂのいずれであってもよい。
【００５１】
ここで、図４〜図６は、信号用配線２ｅと複数（ここでは２つ）のビア（フィルドビア２ｉａ）との接続形態を示すものであり、図４は、信号用配線２ｅの先端が二股状に分かれたビアランド２ｍと接続されており、その二股状のビアランド２ｍの両端部にフィルドビア２ｉａが接続されている。また、図５は、信号用配線２ｅの先端が円形のビアランド２ｍと接続されており、この円形のビアランド２ｍに２つのフィルドビア２ｉａが接続されている。さらに、図６は、信号用配線２ｅの先端部に２つのフィルドビア２ｉａが直接接続された構造のものである。
【００５２】
なお、スルーホール配線２ｄは、例えば、直径１００〜３００μｍ、スルーホールランド２ｑは、例えば、直径２５０〜５００μｍ、フィルドビア２ｉａは、例えば、直径約５０μｍ、ビアランド２ｍは、例えば、直径約１００μｍ（１つのビア当たり）、半田ボール接続用のランド２ｊは、例えば、直径約５００μｍであるが、各数値は、これらに限定されるものではない。
【００５３】
以上のように本実施の形態１のＢＧＡ９では、その配線基板２において半導体チップ１の電極パッド１ｃと電気的に接続された１本の信号用配線２ｅに対して複数のビアが設けられた構造となっている。これにより、出荷検査等で合格となった製品（例えば、ＢＧＡ９等の半導体装置や電子装置）の出荷後の実装時のリフロー等で、熱ストレスが印加されて特定部位（例えば、フィルドビア２ｉａ）が断線や剥がれ等で不良（例えば、オープン不良）となった場合においても、他方のパス（接続不良となったフィルドビア２ｉａ以外の他方のフィルドビア２ｉａ）によって電気的に接続が保たれているため、ＢＧＡ９（半導体装置、電子装置）を動作可能にすることができる。
【００５４】
これにより、製品（例えば、ＢＧＡ９等の半導体装置、電子装置）の歩留りの向上を図ることができる。
【００５５】
また、前記製品の品質の向上を図ることができる。
【００５６】
さらに、前記製品の信頼性の向上を図ることができる。
【００５７】
また、前記特定部位が断線や剥がれ等で不良となった場合でも、他方のパス（配線やビア）が繋がっているため、電気的特性の低下は抑制することができる。
【００５８】
さらに、図３に示すＢＧＡ９では、各スルーホール配線２ｄとこれに対応した半田ボール５とが、複数（ここでは、２つ）の第２ビアであるフィルドビア２ｎａを介して電気的に接続されている。すなわち、半田ボール５とスルーホール配線２ｄとの間（半田ボール５に近い箇所）でもフィルドビア２ｎａを同一層で２つ接続することで、不良率を低減することができる。
【００５９】
次に、本実施の形態１の変形例について説明する。
【００６０】
図７は図２のＡ部の構造の第１変形例を拡大して示す部分拡大断面図、図８は図２のＡ部の構造の第２変形例を拡大して示す部分拡大断面図、図９は図２のＡ部の構造の第３変形例を拡大して示す部分拡大断面図、図１０は図２のＡ部の構造の第４変形例を拡大して示す部分拡大断面図、図１１は図２のＡ部の構造の第５変形例を拡大して示す部分拡大断面図である。また、図１２は本発明の実施の形態１の第６変形例の半導体装置の構造を示す断面図、図１３は本発明の実施の形態１の第７変形例の半導体装置の構造を示す部分拡大断面図、図１４は本発明の実施の形態１の第８変形例の電子装置（半導体装置）の実装構造を示す部分拡大断面図である。
【００６１】
図７に示す第１変形例は、本実施の形態１の配線構造を４層の配線層２ｐが形成された４層基板に適用した例である。図７に示す配線基板２もビルドアップ基板であり、１本の信号用配線２ｅに対して複数（ここでは、２つ）のビア（フィルドビア２ｉａ，２ｎａ）が形成された構造となっている。
【００６２】
その際、コア層２ｈには、配線基板２の上面２ａ側の端子や配線と下面２ｂ側のランド２ｊ（半田ボール５）とを電気的に接続するスルーホール配線２ｄが形成されており、さらにこのスルーホール配線２ｄの上下面（コア層２ｈの上下面）には、それぞれスルーホールランド２ｑが形成されている。また、これらスルーホールランド２ｑにはそれぞれ２つのフィルドビア２ｉａ，２ｎａが接続され、上面２ａ側においては、これら２つのフィルドビア２ｉａがビアランド２ｍを介して１本の信号用配線２ｅと電気的に接続している。
【００６３】
つまり、第１変形例のＢＧＡ９においても、その配線基板２では、１本の信号用配線２ｅに対して複数のビアが接続されている。
【００６４】
このように４層の配線基板２においても、前述の図３に示す６層の配線基板２と同様に、実装時のリフロー等で、熱ストレスが印加されて特定部位（例えば、フィルドビア２ｉａ）が断線や剥がれ等で不良（例えば、オープン不良）となった場合においても、他方のパス（接続不良となったフィルドビア２ｉａ以外の他方のフィルドビア２ｉａ）によって電気的に接続が保たれているため、ＢＧＡ９（半導体装置、電子装置）を動作可能にすることができる。
【００６５】
これにより、製品（例えば、ＢＧＡ９等の半導体装置、電子装置）の歩留りの向上を図ることができる。
【００６６】
また、前記製品の品質の向上を図ることができる。
【００６７】
さらに、前記製品の信頼性の向上を図ることができる。
【００６８】
また、図７に示す第１変形例のＢＧＡ９においても、各スルーホール配線２ｄとこれに対応した半田ボール５とが、複数（ここでは、２つ）の第２ビアであるフィルドビア２ｎａを介して電気的に接続されている。つまり、半田ボール５とスルーホール配線２ｄとの間（半田ボール５に近い箇所）でもフィルドビア２ｎａを同一層で２つ接続することで、不良の発生率を低減することができる。
【００６９】
さらに、４層の配線基板２においてフィルドビア２ｉａ，２ｎａを採用することにより、ビア設計の自由度を増やすことができる。
【００７０】
次に、図８に示す第２変形例は、ＢＧＡ９の６層の配線基板２（ビルドアップ基板）において、複数のフィルドビア（第１ビア）２ｉａ及び複数のフィルドビア（第２ビア）２ｎａが、それぞれに積層されているものである。
【００７１】
すなわち、コア層２ｈに形成されたスルーホール配線２ｄの上下面のそれぞれのスルーホールランド２ｑに、２つのフィルドビア２ｉａ，２ｎａがそれぞれビアランド２ｍを介して積層されて配置されている。また、上面２ａ側においては、これら２つのフィルドビア２ｉａがビアランド２ｍを介して１本の信号用配線２ｅと電気的に接続している。
【００７２】
つまり、第２変形例のＢＧＡ９においても、その配線基板２では、１本の信号用配線２ｅに対して複数のビアが接続されている。
【００７３】
図８に示す第２変形例の配線基板２では、複数のフィルドビア２ｉａ，２ｎａをそれぞれ多層化したことで、１本の信号用配線２ｅとスルーホール配線２ｄとの間、さらに１つの半田ボール５とスルーホール配線２ｄとの間にそれぞれ４つのフィルドビア２ｉａを介在させることができるため、さらに不良の発生率の低減化を図ることができる。
【００７４】
特に、コア層２ｈの上下面のスルーホールランド２ｑに直接接続するビアの数を上下面それぞれ複数個にすることで、ビア断線のリスクを軽減することができる。
【００７５】
また、図９に示す第３変形例は、ＢＧＡ９の４層の配線基板２（ビルドアップ基板）において、上面２ａ側および下面２ｂ側にそれぞれ配置する複数のビアをスタッガードビア２ｉｂ，２ｎｂとするものである。すなわち、上面２ａ側では、１本の信号用配線２ｅと複数のスタッガードビア２ｉｂをそれぞれ直接接続し、一方、下面２ｂ側では、半田ボール５を接続するランド２ｊの外周部に複数のスタッガードビア２ｎｂを直接接続している。
【００７６】
４層の配線基板２においてスタッガードビア２ｉｂ，２ｎｂを採用することで、配線基板２の製造コストを低く抑えてＢＧＡ９の低コスト化を図ることができる。
【００７７】
以上のように図８に示す第２変形例及び図９に示す第３変形例においても、図７に示す第１変形例によって得られる効果と同様の効果を得ることができる。
【００７８】
次に、図１０に示す第４変形例は、ＢＧＡ９の６層の配線基板２（ビルドアップ基板）において、１本の信号用配線２ｅに対して複数のフィルドビア（第１ビア）２ｉａ及び複数のフィルドビア（第２ビア）２ｎａを設けるとともに、半導体チップ１と電気的に接続する半田バンプ（導電性部材）８も同じ１本の信号用配線２ｅに対して複数接続するものである。
【００７９】
すなわち、第４変形例のＢＧＡ９では、半導体チップ１の複数の電極パッド１ｃのうち、同一信号の電極パッド１ｃの複数の半田バンプ８に対して１本の信号用配線２ｅを接続するものである。
【００８０】
これにより、この信号用配線２ｅと半導体チップ１との間のバンプ接続に対しても、オープン不良等の不良の発生の低減化を図ることができる。
【００８１】
また、図１１に示す第５変形例は、ＢＧＡ９の４層の配線基板２（ビルドアップ基板）において、第４変形例と同様に、１本の信号用配線２ｅに対して複数のフィルドビア（第１ビア）２ｉａ及び複数のフィルドビア（第２ビア）２ｎａを設けるとともに、半導体チップ１と電気的に接続する半田バンプ（導電性部材）８も同じ１本の信号用配線２ｅに対して複数接続するものである。
【００８２】
すなわち、第５変形例のＢＧＡ９においても、半導体チップ１の複数の電極パッド１ｃのうち、同一信号の電極パッド１ｃの複数の半田バンプ８に対して１本の信号用配線２ｅを接続するものである。
【００８３】
これにより、第４変形例と同様に、この信号用配線２ｅと半導体チップ１との間のバンプ接続に対しても、オープン不良等の不良の発生の低減化を図ることができる。
【００８４】
なお、図１０に示す第４変形例及び図１１に示す第５変形例においても、図７に示す第１変形例によって得られる効果と同様の効果を得ることができる。
【００８５】
次に、図１２に示す第６変形例のＢＧＡ９は、図１〜図３に示すＢＧＡ９の半導体チップ１上に設けられたヒートスプレッダ４を、小型で、かつ薄型のヒートスプレッダ３に置き換えたものである。
【００８６】
つまり、図１〜図３に示すＢＧＡ９では、半導体チップ１は、スティフナリング７とヒートスプレッダ４とによって完全に囲まれた構造であったのに対して、図１２の第６変形例のＢＧＡ９では、半導体チップ１の上部のみがヒートスプレッダ３によって覆われた構造となっており、半導体チップ１の側面や配線基板２のチップ外側の領域は露出した構造となっている。ただし、配線基板２そのものの構造については、図１〜図３に示すＢＧＡ９の配線基板２と全く同様である。
【００８７】
次に、図１３に示す第７変形例のＢＧＡ１０は、本実施の形態１の配線基板２をワイヤボンディングタイプの半導体装置に適用した例である。
【００８８】
つまり、図１〜図３に示すＢＧＡ９では、半導体チップ１は、配線基板２に対して複数の半田バンプ８を介してフリップチップ接続されているのに対して、図１３の第７変形例のＢＧＡ１０は、半導体チップ１が配線基板２に対してワイヤ接続されたものである。したがって、半導体チップ１は、その主面１ａを上に向けて配線基板２上にフィルム等のダイボンド材１２を介してフェイスアップ実装されており、半導体チップ１の電極パッド１ｃとこれに対応する配線基板２の上面２ａのボンディングリード２ｒとが、金線等のワイヤ（導電性部材）１４によって電気的に接続されている。
【００８９】
また、半導体チップ１や複数のワイヤ１４は、封止用樹脂からなる封止体１１によって樹脂封止されている。
【００９０】
なお、配線基板２そのものの構造については、図７に示すＢＧＡ９の配線基板２と全く同様である。
【００９１】
したがって、図１２に示す第６変形例のＢＧＡ９及び図１３に示す第７変形例のＢＧＡ１０においても、図７に示す第１変形例のＢＧＡ９によって得られる効果と同様の効果を得ることができる。
【００９２】
次に、図１４に示す第８変形例は、ＢＧＡ９等の半導体装置や電子装置の実装構造を示すものであり、半導体装置や電子装置が実装される実装基板１５が、図３〜図１１に示す構造の何れかと同様の構造を備えるものである。
【００９３】
すなわち、実装基板１５には、図７に示す配線基板２と同様に、上面２ａと、上面２ａに形成された複数のフリップチップ用の第１接続用端子２ｕと、上面２ａとは反対側の下面２ｂと、下面２ｂまたは内部に形成された複数の第２接続用端子２ｖと、複数の第１接続用端子２ｕと複数の第２接続用端子２ｖとをそれぞれ電気的に接続する複数のスルーホール配線２ｄとが設けられている。
【００９４】
なお、実装基板１５上にはＢＧＡ９等の電子装置が半田実装されている。すなわち、ＢＧＡ９は、複数の外部端子である半田ボール５を有しており、実装基板１５の上面２ａ上に半田バンプ（導電性部材）１６を介して搭載されている。したがって、ＢＧＡ９と実装基板１５の複数の第１接続用端子２ｕとが半田バンプ１６を介して電気的に接続されている。
【００９５】
図１４の第８変形例の実装基板１５においても、図７の配線基板２と同様に、複数の第１接続用端子２ｕの何れかと電気的に接続する信号用配線２ｅと、信号用配線２ｅと電気的に接続する複数のフィルドビア（第１ビア）２ｉａが設けられており、１本の信号用配線２ｅが複数のフィルドビア２ｉａを介して複数のスルーホール配線２ｄの何れかと電気的に接続された実装構造となっている。
【００９６】
なお、下面２ｂ側の第２接続用端子２ｖは、実装基板１５の内部に埋め込まれた内部配線であってもよい。
【００９７】
このようなＢＧＡ９（電子装置）の実装構造においても、その歩留りの向上を図ることができ、図７に示す第１変形例の構造によって得られる効果と同様の効果を得ることができる。
【００９８】
（実施の形態２）
図１５は本発明の実施の形態２の半導体装置の構造の一例を示す部分拡大断面図、図１６は図１５に示す信号用分岐配線の一例を示す部分平面図、図１７は図１５に示す信号用分岐配線の一例を示す部分平面図、図１８は本発明の実施の形態２の変形例の半導体装置を拡大して示す部分拡大断面図である。
【００９９】
図１５に示す本実施の形態２の半導体装置（ＢＧＡ９）は、その配線基板２において信号用配線２ｅの切れかけを対策したものであり、６層の配線層２ｐを有するビルドアップ基板の表層の信号用配線２ｅにおいてこの信号用配線２ｅを同一層で複数配線に分岐したものである。一例として、図１６に示す構造では、１つの信号用配線２ｅを２つに分岐して信号用分岐配線２ｗとしている。
【０１００】
すなわち、配線基板２に、複数のフリップチップ用電極（端子）２ｃの何れかと電気的に接続する表層の信号用配線２ｅと、信号用配線２ｅと電気的に接続する複数の第１ビアであるフィルドビア２ｉａが設けられており、１本の信号用配線２ｅが同一層（表層）で複数（ここでは、２つ）の信号用分岐配線２ｗに分岐されている。さらに、２つの信号用分岐配線２ｗがそれぞれ複数の第１ビアであるフィルドビア２ｉａを介して複数のスルーホール配線２ｄの何れかと電気的に接続されている。
【０１０１】
このように信号用分岐配線２ｗが二股に分岐されていることで、どちらか一方が実装時の熱ストレス等で断線したとしても、他方の信号用分岐配線２ｗがスルーホール配線２ｄと電気的に接続されているため、ＢＧＡ９は正常な動作を行うことができる。
【０１０２】
つまり、１本の信号用配線２ｅに対してこれを分岐して複数の信号用分岐配線２ｗを設けることにより、特定部位が不良となった場合でも他方のパス（配線）が繋がっていることで、ＢＧＡ９等の半導体装置や電子装置を動作可能にすることができる。
【０１０３】
これにより、半導体装置や電子装置等の製品の歩留りの向上を図ることができる。
【０１０４】
また、前記製品の品質の向上を図ることができる。
【０１０５】
さらに、前記製品の信頼性の向上を図ることができる。
【０１０６】
なお、図１６に示すように、信号用配線２ｅの信号用分岐配線２ｗへの分岐が半導体チップ１の外側の領域（ファンアウト領域）で行われていることにより、配線密度が高い箇所での分岐を避けることができ、信号用分岐配線２ｗを十分な配線幅で形成することができる。
【０１０７】
これにより、信号用配線２ｅ及び信号用分岐配線２ｗにおける熱ストレスによる断線等の配線不良の低減化を図ることができる。
【０１０８】
また、信号用配線２ｅの信号用分岐配線２ｗへの分岐が半導体チップ１の外側の領域（ファンアウト領域）で行われていることにより、層数を増やすことなく信号用分岐配線２ｗを形成することができる。
【０１０９】
また、図１７に示す例は、分岐されたそれぞれの信号用分岐配線２ｗの端部をビアランド２ｍに接続し、このビアランド２ｍに複数（ここでは２つ）のフィルドビア２ｉａが接続された構造を示している。
【０１１０】
これにより、どちらか一方の信号用分岐配線２ｗやフィルドビア２ｉａでオープン不良が発生したとしても他方の信号用分岐配線２ｗやフィルドビア２ｉａがスルーホール配線２ｄと電気的に接続されているため、ＢＧＡ９を正常に動作させることができる。
【０１１１】
次に、本実施の形態２の変形例について説明する。
【０１１２】
図１８に示す変形例のＢＧＡ９は、配線基板２におけるもう１つの信号用配線２ｅを同一層ではなく別層に設けた構造のものである。
【０１１３】
すなわち、配線基板２に、複数のフリップチップ用電極２ｃの何れかとそれぞれ電気的に接続し、かつ絶縁層であるビルドアップ層２ｆを介して積層配置された第１信号用配線２ｓ及び第２信号用配線２ｔと、第１信号用配線２ｓ及び第２信号用配線２ｔと電気的に接続する複数の第１ビアであるフィルドビア２ｉａが設けられている。つまり、第１信号用配線２ｓと第２信号用配線２ｔとは、ビルドアップ層２ｆを介して上下に対向する状態で配置されており、さらにそれぞれ１本の第１信号用配線２ｓと第２信号用配線２ｔとが同一の複数（ここでは２つ）のフィルドビア２ｉａに接続され、これらフィルドビア２ｉａ及びスタッガードビア２ｉｂを介して複数のスルーホール配線２ｄの何れかと電気的に接続されている。
【０１１４】
これにより、第１信号用配線２ｓ及び第２信号用配線２ｔのうち、どちらか一方の配線でオープン不良が発生したとしても他方の配線がフィルドビア２ｉａやスタッガードビア２ｉｂを介してスルーホール配線２ｄと電気的に接続されているため、ＢＧＡ９を正常に動作させることができる。また、パッケージ実装時の熱ストレスによる断線等の配線不良の低減化を図ることができる。
【０１１５】
なお、同一層で信号用配線２ｅを分岐させる場合に比べて、別層で配線を形成する方が同一層の隣接した配線間を跨ぐ不良を無くすことが可能で、さらにオープン不良の発生の低減化を図ることができる。
【０１１６】
以上のように本実施の形態２のＢＧＡ９においても、実施の形態１のＢＧＡ９の場合と同様の効果を得ることができる。
【０１１７】
（実施の形態３）
図１９は本発明の実施の形態３の半導体装置の配線基板における信号用配線とＧＮＤプレーンの構造の一例を示す部分拡大斜視図、図２０は図１９のＡ−Ａ線に沿って切断した構造を示す部分拡大断面図である。
【０１１８】
図１９及び図２０に示す構造は、配線基板２において、半田バンプ８と電気的に接続された配線幅が太い信号用配線２ｅと、その信号用配線２ｅの下に絶縁層であるビルドアップ層２ｆを介してＧＮＤプレーン２ｘとが形成されており、ＧＮＤプレーン２ｘの信号用配線２ｅと対向する箇所に複数の孔部（デガスホール）２ｙが設けられているものである。
【０１１９】
この場合、信号用配線２ｅの配線幅を太くしたことで、オープン不良になりにくくするとともに、配線幅を太くしたことで起こるインピーダンスの低下については、下部のＧＮＤプレーン２ｘに複数の孔部２ｙを形成することでインピーダンスの低下を抑制するものである。
【０１２０】
これにより、パッケージ実装時の熱ストレスによる断線等の配線不良の低減化を図ることができる。
【０１２１】
つまり、本実施の形態３の半導体装置においても、実施の形態１の半導体装置（ＢＧＡ９）の場合と同様の効果を得ることができる。
【０１２２】
なお、孔部２ｙは連続的に形成されていてもよい。
【０１２３】
以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記発明の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【０１２４】
例えば、実施の形態１〜３で説明した配線基板２の構造については、各実施の形態単独の構造を適用したものであってもよいし、３つの実施の形態のうちの２つもしくは３つを組み合わせた構造であってもよい。
【０１２５】
また、前記実施の形態１〜３では、半導体装置がＢＧＡの場合を説明したが、前記半導体装置は、前記実施の形態１〜３で説明した少なくとも何れかの配線基板２を有したものであれば、ＢＧＡ以外の半導体装置であってもよい。
【０１２６】
さらに、実施の形態１で説明した電子装置は、実施の形態１〜３で説明した配線基板２と同様の構造を備えた実装基板１５上に実装可能なものであれば、基板タイプの半導体装置に限るものではなく、さらに半導体装置以外の抵抗やコンデンサ等の電子部品等であってもよい。
【産業上の利用可能性】
【０１２７】
本発明は、基板を有する半導体装置や電子装置に好適である。
【符号の説明】
【０１２８】
１  半導体チップ
１ａ  主面
１ｂ  裏面
１ｃ  電極パッド
２  配線基板
２ａ  上面
２ｂ  下面
２ｃ  フリップチップ用電極（端子）
２ｄ  スルーホール配線
２ｅ  信号用配線
２ｆ  ビルドアップ層（絶縁層）
２ｇ  ソルダレジスト膜
２ｈ  コア層
２ｉａ  フィルドビア（第１ビア）
２ｉｂ  スタッガードビア（第１ビア）
２ｊ  ランド
２ｋ  孔埋め樹脂
２ｍ  ビアランド
２ｎａ  フィルドビア（第２ビア）
２ｎｂ  スタッガードビア（第２ビア）
２ｐ  配線層
２ｑ  スルーホールランド
２ｒ  ボンディングリード
２ｓ  第１信号用配線
２ｔ  第２信号用配線
２ｕ  第１接続用端子
２ｖ  第２接続用端子
２ｗ  信号用分岐配線
２ｘ  ＧＮＤプレーン
２ｙ  孔部
３  ヒートスプレッダ
４  ヒートスプレッダ
５  半田ボール（外部端子）
６  アンダーフィル樹脂
７  スティフナリング
７ａ  リング状テープ
７ｂ  接着材
８  半田バンプ（導電性部材）
９  ＢＧＡ（半導体装置、電子装置）
１０  ＢＧＡ（半導体装置、電子装置）
１１  封止体
１２  ダイボンド材
１３  放熱樹脂
１４  ワイヤ（導電性部材）
１５  実装基板
１６  半田バンプ（導電性部材）
２０  配線
２１  ビアランド
２２  ビア
２３  基板
【図１】
2012146733.tif 000003
【図２】
2012146733.tif 000004
【図３】
2012146733.tif 000005
【図４】
2012146733.tif 000006
【図５】
2012146733.tif 000007
【図６】
2012146733.tif 000008
【図７】
2012146733.tif 000009
【図８】
2012146733.tif 000010
【図９】
2012146733.tif 000011
【図１０】
2012146733.tif 000012
【図１１】
2012146733.tif 000013
【図１２】
2012146733.tif 000014
【図１３】
2012146733.tif 000015
【図１４】
2012146733.tif 000016
【図１５】
2012146733.tif 000017
【図１６】
2012146733.tif 000018
【図１７】
2012146733.tif 000019
【図１８】
2012146733.tif 000020
【図１９】
2012146733.tif 000021
【図２０】
2012146733.tif 000022
【図２１】
2012146733.tif 000023
【図２２】
2012146733.tif 000024
【図２３】
2012146733.tif 000025
【図２４】
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