(57)【要約】【課題】誤書込みを防止することが可能な記憶装置を提供する。【解決手段】複数のメモリセルが直列に接続されたＮＡＮＤセルユニットと、ＮＡＮＤセルユニットの一方の端子に接続する第１の選択トランジスタと、ＮＡＮＤセルユニットの他方の端子に接続する第２の選択トランジスタと、第１の選択トランジスタと接続するソース線と、該ソース線と交差し、且つ第２の選択トランジスタと接続するビット線とを有し、第１の選択トランジスタ及び第２の選択トランジスタは、チャネル領域が酸化物半導体層で形成されたトランジスタである。【選択図】図２
2012160721.tif 000002
【特許請求の範囲】
【請求項１】
複数のメモリセルが直列に接続されたＮＡＮＤセルユニットと、
前記ＮＡＮＤセルユニットの一方の端子に接続する第１の選択トランジスタと、
前記ＮＡＮＤセルユニットの他方の端子に接続する第２の選択トランジスタと、
前記第１の選択トランジスタと接続するソース線と、
前記第２の選択トランジスタと接続するビット線とを有し、
前記第１の選択トランジスタ及び前記第２の選択トランジスタは、チャネル領域が酸化物半導体層で形成されたトランジスタであることを特徴とする記憶装置。
【請求項２】
複数のメモリセルが直列に接続されたＮＡＮＤセルユニットと、
前記ＮＡＮＤセルユニットの第１の端子とソース線との間で接続された第１の選択トランジスタと、
前記ＮＡＮＤセルユニットの第２の端子とビット線との間で接続された第２の選択トランジスタとを有し、
前記第１の選択トランジスタ及び前記第２の選択トランジスタは、チャネル領域が酸化物半導体層で形成されたトランジスタであることを特徴とする記憶装置。
【請求項３】
第１の端子がソース線に接続し、第２の端子が、直列に接続したメモリセルを有するＮＡＮＤセルユニットの第１の端子に接続する第１の選択トランジスタと、
第１の端子がビット線に接続し、第２の端子が、前記直列に接続したメモリセルを有するＮＡＮＤセルユニットの第２の端子に接続する第２の選択トランジスタとを有し、
前記第１の選択トランジスタ及び前記第２の選択トランジスタは、チャネル領域が酸化物半導体層で形成されたトランジスタであることを特徴とする記憶装置。
【請求項４】
請求項１乃至請求項３のいずれか一項において、前記第１の選択トランジスタ及び前記第２の選択トランジスタは、前記ＮＡＮＤセルユニット上に形成された絶縁層を介して、前記ＮＡＮＤセルユニットと重畳することを特徴とする記憶装置。
【請求項５】
請求項１乃至請求項４のいずれか一項において、前記酸化物半導体層は、Ｉｎ、Ｇａ、ＳｎおよびＺｎから選ばれた二種以上の元素を含むことを特徴とする記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電気的に、書込み、読出し及び消去が可能な不揮発性記憶装置に関する。
【背景技術】
【０００２】
記憶装置には、揮発性メモリに分類されるＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）、ＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）、不揮発性メモリに分類されるマスクＲＯＭ（Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）、ＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）、ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ  Ｅｒａｓａｂｌｅ  ａｎｄ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）、フラッシュメモリ、強誘電体メモリなどがある。上記の記憶装置の中でも、フラッシュメモリは、データの書込みと消去を繰り返し行うことができ、電源の供給がなくてもデータの保持が可能な不揮発性メモリであるために、利便性が高く、また、物理的な衝撃に強いため、主にＵＳＢメモリ、メモリーカードなどの携帯型の記憶媒体に用いられ、市場に広く出回っている。
【０００３】
フラッシュメモリには、複数のメモリセルが直列に接続された構造を有するＮＡＮＤ型と、複数のメモリセルがマトリクス状に接続された構造を有するＮＯＲ型とがあるが、いずれのフラッシュメモリも、記憶素子として機能するトランジスタを各メモリセルに有する。そして、この記憶素子として機能するトランジスタは、フローティングゲートとよばれる電荷を蓄積するための層を、制御ゲートと、半導体基板で形成されるチャネル領域との間に有しており、フローティングゲートにおける電荷の蓄積によりデータの記憶を行うことができる（特許文献１参照）。
【０００４】
また、ＮＡＮＤ型の記憶装置は、隣接する複数のメモリセルがソース及びドレイン（不純物領域）を共有することで直列接続されたＮＡＮＤセルユニットを複数有する。各ＮＡＮＤセルユニットの一端は、第１の選択トランジスタを介して共通ソース線に接続する。また、各ＮＡＮＤセルユニットの他端は、第２の選択トランジスタを介してビット線に接続する。また、記憶装置において、各ＮＡＮＤセルユニットに接続する第１の選択トランジスタの選択ゲートがそれぞれ接続されている。また、各ＮＡＮＤセルユニットに接続する第２の選択トランジスタの選択ゲートがそれぞれ接続されている。また、同じ行のメモリセルの制御ゲートはそれぞれ接続されている。
【０００５】
ＮＡＮＤ型の記憶装置において、メモリセルを消去状態、すなわち”１”の状態とした後、”０”を書込む。”０”を書込む際は、第１の選択トランジスタ及び第２の選択トランジスタの一方をオフ状態とし、他方をオン状態とする。一方、”１”を保持する際は、第１の選択トランジスタ及び第２の選択トランジスタの両方をオフ状態とする。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開平１１−１２１７２１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、”１”を保持する際は、第１の選択トランジスタ及び第２の選択トランジスタにはわずかなリーク電流が生じてしまい、誤書込みの原因となる。または、第２の選択トランジスタのオフ状態を保つために、第２の選択トランジスタを制御するための制御回路を別途設ける必要があり、記憶装置の大型化の原因となっている。
【０００８】
そこで、本発明の一態様は、誤書込みを防止することが可能な記憶装置を提供することを課題とする。
【課題を解決するための手段】
【０００９】
本発明の一態様は、複数のメモリセルが直列に接続されたＮＡＮＤセルユニットと、ＮＡＮＤセルユニットの一方の端子に接続する第１の選択トランジスタと、ＮＡＮＤセルユニットの他方の端子に接続する第２の選択トランジスタと、第１の選択トランジスタと接続するソース線と、該ソース線と交差し、且つ第２の選択トランジスタと接続するビット線とを有し、第１の選択トランジスタ及び第２の選択トランジスタは、チャネル領域が酸化物半導体層で形成されたトランジスタであることを特徴とする。
【００１０】
また、本発明の一態様は、複数のメモリセルが直列に接続されたＮＡＮＤセルユニットと、ＮＡＮＤセルユニットの第１の端子とソース線との間で接続された第１の選択トランジスタと、ＮＡＮＤセルユニットの第２の端子とビット線との間で接続された第２の選択トランジスタとを有し、第１の選択トランジスタ及び第２の選択トランジスタは、チャネル領域が酸化物半導体層で形成されたトランジスタであることを特徴とする。
【００１１】
また、本発明の一態様は、第１の端子がソース線に接続し、第２の端子が、直列に接続したメモリセルの第１の端子に接続する第１の選択トランジスタと、第１の端子がビット線に接続し、第２の端子が、直列に接続したメモリセルの第２の端子に接続する第２の選択トランジスタとを有し、第１の選択トランジスタ及び第２の選択トランジスタは、チャネル領域が酸化物半導体層で形成されたトランジスタであることを特徴とする。
【００１２】
なお、第１の選択トランジスタ及び第２の選択トランジスタは、絶縁層を介してＮＡＮＤセルユニットと重畳している。
【００１３】
また、酸化物半導体層は、Ｉｎ、Ｇａ、Ｓｎ及びＺｎから選ばれた二種以上の元素を含む。
【発明の効果】
【００１４】
選択トランジスタとして、酸化物半導体層をチャネル領域に用いたトランジスタを用いることで、記憶装置の誤書込みを防止することができる。
【図面の簡単な説明】
【００１５】
【図１】本発明の一実施の形態に係る記憶装置を説明する上面図である。
【図２】本発明の一実施の形態に係る記憶装置を説明する断面図である。
【図３】本発明の一実施の形態に係る記憶装置を説明する回路図である。
【図４】本発明の一実施の形態に係る記憶装置の動作を説明する回路図である。
【図５】本発明の一実施の形態に係る記憶装置の動作を説明する回路図である。
【図６】本発明の一実施の形態に係る記憶装置の動作を説明する回路図である。
【図７】本発明の一実施の形態に係る記憶装置を説明するブロック図である。
【図８】本発明の一実施の形態に係る記憶装置の作製方法を説明する断面図である。
【図９】本発明の一実施の形態に係る記憶装置の作製方法を説明する断面図である。
【図１０】本発明の一実施の形態に係る記憶装置の作製方法を説明する断面図である。
【図１１】本発明の一実施の形態に係る記憶装置を説明する断面図である。
【発明を実施するための形態】
【００１６】
本発明の実施の形態について、図面を参照して以下に説明する。ただし、本発明は以下の説明に限定されるものではない。本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解されるからである。したがって、本発明は以下に示す実施の形態の記載内容のみに限定して解釈されるものではない。なお、図面を用いて本発明の構成を説明するにあたり、同じものを指す符号は異なる図面間でも共通して用いる。
【００１７】
なお、各実施の形態の図面等において示す各構成の、大きさ、層の厚さ、または領域は、明瞭化のために誇張されて表記している場合がある。よって、必ずしもそのスケールに限定されない。
【００１８】
なお、本明細書にて用いる第１、第２、第３といった序数を用いた用語は、構成要素を識別するために便宜上付したものであり、その数を限定するものではない。
【００１９】
また、電圧とは、ある電位と、基準の電位（例えばグラウンド電位）との電位差のことを示す場合が多い。よって、電圧、電位、電位差を、各々、電位、電圧、電圧差と言い換えることが可能である。
【００２０】
なお、トランジスタにおけるソース電極とドレイン電極は、いずれも半導体層に接続するものであり、ゲート電極に電圧が印加された時にソース電極及びドレイン電極の間に電位差に応じて電流を流すため、ソース電極及びドレイン電極は動作によって入れ替わることがあり場所による特定が困難なケースがある。そこで、トランジスタの構造を説明する場合に、一対の電極と呼称する。または、一対の電極の一方、他方と呼称する。または、ソース電極、ドレイン電極と呼称する。なお、こうした呼称の仕方による意味の差は特にない。
【００２１】
また、「接続」とは、異なる素子が直接接続する構造のほかに、異なる素子の間に、配線、素子、電極等を有して電気的に接続する構造も含む。
【００２２】
（実施の形態１）
本実施の形態では、メモリセルのチャネル領域の電位を制御する選択トランジスタを、酸化物半導体層を有するトランジスタで形成したＮＡＮＤ型の記憶装置について、図１乃至図３を用いて説明する。
【００２３】
図３は、記憶装置に含まれるＮＡＮＤ型メモリセルアレイを示す回路図である。第１の選択トランジスタＳ１を介して、ＮＡＮＤセルユニットＮ１がソース線ＳＬに接続し、第２の選択トランジスタＳ２を介してＮＡＮＤセルユニットＮ１がビット線ＢＬに接続する。ＮＡＮＤセルユニットＮ１は、複数のメモリセル（Ｍ０〜Ｍ３１）が直列に接続されている。即ち、第１の選択トランジスタＳ１のソース及びドレインの一方はソース線ＳＬと接続する。ＮＡＮＤセルユニットＮ１の一方の端子は、第１の選択トランジスタＳ１のソース及びドレインの他方と接続する。ＮＡＮＤセルユニットＮ１の他方の端子は、第２の選択トランジスタＳ２のソース及びドレインの一方と接続する。第２の選択トランジスタＳ２のソース及びドレインの他方はビット線ＢＬと接続する。また、複数のＮＡＮＤセルユニット、第１の選択トランジスタＳ１、及び第２の選択トランジスタＳ２が複数集まってブロックＢＬＫ１を構成している。
【００２４】
第１の選択トランジスタＳ１は、ブロックＢＬＫ１の同一行に位置する他の第１の選択トランジスタと選択ゲート線ＳＧ１が共通接続される。第２の選択トランジスタＳ２は、ブロックＢＬＫ１の同一行に位置する他の第２の選択トランジスタと選択ゲート線ＳＧ２が共通接続される。ＮＡＮＤセルユニットＮ１におけるメモリセルは、ブロックＢＬＫ１の同一行に位置する他のメモリセルとワード線が共通接続される。図３においては、ブロックＢＬＫ１のワード線は３２本である（ワード線ＷＬ０〜ＷＬ３１）。
【００２５】
次に、第１の選択トランジスタＳ１、ＮＡＮＤセルユニットＮ１、及び第２の選択トランジスタＳ２の上面構造及び断面構造について、図１及び図２を用いて説明する。
【００２６】
図１は、ＮＡＮＤセルユニットＮ１の上面図であり、一点破線Ａ−Ｂの断面図を図２に示す。なお、図３に示す第１の選択トランジスタＳ１及び第２の選択トランジスタＳ２はそれぞれ、図２に示す選択トランジスタ１４１及び選択トランジスタ１４３に相当する。
【００２７】
ＮＡＮＤセルユニットＮ１は、隣接する複数のメモリセル１１５がソース及びドレイン（不純物領域１０５）を共有することで、直列接続している。また、複数のメモリセル１１５上には、絶縁層１１７が設けられる。また、絶縁層１１７上には、選択トランジスタ１４１及び選択トランジスタ１４３が設けられる。
【００２８】
選択トランジスタ１４１の一対の電極の一方の電極１２９は、ソース線ＳＬとして機能する。また、選択トランジスタ１４１の一対の電極の他方の電極１２７は、絶縁層１１７に形成された開口部１２６を介してメモリセル１１５の一方の端部である不純物領域１０５と接続する。
【００２９】
選択トランジスタ１４３の一対の電極の一方の電極１３１は、絶縁層１１７に形成された開口部１３０を介してメモリセル１１５の他方の端部である不純物領域１０５と接続する。また、選択トランジスタ１４３の一対の電極の他方の電極１３３は、選択トランジスタ１４１及び選択トランジスタ１４３上に形成された絶縁層１３９及び絶縁層１４５の開口部１４６を介して、導電層１４７と接続する。なお、導電層１４７は、ビット線ＢＬとして機能する。本実施の形態においては、選択トランジスタ１４１及び選択トランジスタ１４３を、酸化物半導体層をチャネル領域に用いたトランジスタで形成することを特徴とする。
【００３０】
酸化物半導体はエネルギーギャップが広いため、酸化物半導体層をチャネル領域に用いたトランジスタは、オフ電流が極めて低い。このため、選択トランジスタ１４１及び選択トランジスタ１４３を、酸化物半導体層を用いたトランジスタで形成することで、リーク電流を低減できる。このため、記憶装置の誤書込みを防止することができる。また、選択トランジスタは絶縁層を介してＮＡＮＤセルユニットと重畳しているため、記憶装置の高集積化が可能である。
【００３１】
次に、メモリセル１１５の構造の一形態について、以下に説明する。
【００３２】
メモリセル１１５は、不純物領域１０５を有する半導体基板１０１、半導体基板１０１上で積層する第１の絶縁層１０７、フローティングゲート電極１０９、第２の絶縁層１１１、及び制御ゲート電極１１３で構成される。半導体基板１０１に形成されるチャネル領域は、半導体基板１０１に形成される不純物領域１０５の間に位置し、且つフローティングゲート電極１０９及び制御ゲート電極１１３と重畳する領域である。
【００３３】
半導体基板としては、代表的には、ｎ型またはｐ型の導電型を有する単結晶シリコン基板（シリコンウェハー）、化合物半導体基板（ＳｉＣ基板、サファイア基板、ＧａＮ基板等）を用いることができる。また、ＳＯＩ（Ｓｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板として、鏡面研磨ウェハーに酸素イオンを注入した後、高温加熱することにより、表面から一定の深さに酸化層を形成させるとともに、表面層に生じた欠陥を消滅させて作られた所謂ＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ  ｂｙ  ＩＭｐｌａｎｔｅｄ  ＯＸｙｇｅｎ）基板や、水素イオン注入により形成された微小ボイドの熱処理による成長を利用して半導体基板を劈開するスマートカット法や、ＥＬＴＲＡＮ法（Ｅｐｉｔａｘｉａｌ  Ｌａｙｅｒ  Ｔｒａｎｓｆｅｒ：キャノン社の登録商標）等を用いて形成したＳＯＩ基板を用いてもよい。
【００３４】
一対の不純物領域１０５は、メモリセル１１５においてソース及びドレインとして機能する領域である。不純物領域１０５は、半導体基板１０１がｐ型である場合には、ｎ型不純物であるリン若しくはヒ素を添加することで形成される。また、半導体基板１０１がｎ型である場合には、ｐ型不純物であるボロンを添加することで形成される。なお、不純物領域１０５におけるｎ型不純物またはｐ型不純物の濃度は、１×１０１９／ｃｍ３以上１×１０２１／ｃｍ３以下である。本実施の形態では、半導体基板１０１としてｐ型の半導体基板を用い、一対の不純物領域１０５として、ｎ型の不純物領域を形成する。
【００３５】
第１の絶縁層１０７は、不揮発性メモリ素子においてトンネル絶縁層として機能しうる。第２の絶縁層１１１は、不揮発性メモリ素子においてコントロール絶縁層として機能しうる。第１の絶縁層１０７は、酸化シリコン若しくは酸化シリコンと窒化シリコンとの積層構造で形成することが好ましい。この第１の絶縁層１０７は１ｎｍ以上１０ｎｍ以下、好ましくは１ｎｍ以上５ｎｍ以下の厚さに形成することが好ましい。
【００３６】
第２の絶縁層１１１は、酸化シリコン、窒化シリコン、酸窒化シリコン、酸化アルミニウムなどの一層若しくは複数層を用いる。第２の絶縁層１１１の厚さは１ｎｍ以上２０ｎｍ以下、好ましくは５ｎｍ以上１０ｎｍ以下で形成する。
【００３７】
フローティングゲート電極１０９は、導電層、多結晶シリコン層、シリコン量子構造体等で形成することができる。導電層は、タングステン、タンタル、チタン、モリブデン、クロム、ニッケルから選ばれた元素でなる層、または上記元素の窒化物でなる層（代表的には、窒化タングステン層、窒化タンタル層、窒化チタン層）、または上記元素を組み合わせた合金層（代表的にはＭｏ−Ｗ合金層、Ｍｏ−Ｔａ合金層）、または上記元素のシリサイド層（代表的にはタングステンシリサイド層、チタンシリサイド層、ニッケルシリサイド層）を用いることができる。また、多結晶シリコン層には、リンやボロンなどの不純物を添加してもよい。シリコン量子構造体とは、結晶粒径が数ｎｍの結晶性シリコンである。シリコン量子構造体は、シリコンドットともよばれる。
【００３８】
また、フローティングゲート電極１０９の代わりに、窒化シリコン、窒化ゲルマニウム等で形成された電荷蓄積層を用いてもよい。
【００３９】
制御ゲート電極１１３は、タンタル、タングステン、チタン、モリブデン、クロム、ニオブ等から選択された金属、またはこれらの金属を主成分とする合金材料若しくは化合物材料を用いることが好ましい。また、リン等の不純物を添加した多結晶シリコンを用いることができる。また、金属窒化物層と上記の金属層の積層構造で制御ゲート電極１１３を形成してもよい。金属窒化物としては、窒化タングステン、窒化モリブデン、窒化チタンを用いることができる。金属窒化物層を設けることにより、金属層の密着性を向上させることができ、剥離を防止することができる。
【００４０】
なお、図示しないが、隣接するＮＡＮＤセルユニットを素子分離層で分離している。
【００４１】
また、第１の絶縁層１０７、フローティングゲート電極１０９、第２の絶縁層１１１、及び制御ゲート電極１１３の側壁には、絶縁層で形成されるスペーサを有してもよい。当該スペーサにより、フローティングゲート電極１０９及び制御ゲート電極１１３の端部においてリーク電流を防ぐ効果がある。また、このスペーサを利用して、スペーサの下方に低濃度不純物領域を形成することができる。低濃度不純物領域は低濃度ドレイン（ＬＤＤ）として機能する。低濃度不純物領域は必須の構成とはならないが、この領域を設けることにより、ドレイン端の電界を緩和して、メモリセルの劣化を抑制することができる。
【００４２】
また、図示しないが、半導体基板１０１がｎ型である場合には、ｐ型不純物が注入されたｐウェル領域を形成し、当該領域においてｐ型トランジスタを作製してもよい。また、半導体基板１０１がｐ型である場合には、ｎ型不純物が注入されたｎウェル領域を形成し、当該領域において、ｎ型トランジスタを作製してもよい。ｐウェル領域またはｎウェル領域におけるｎ型不純物またはｐ型不純物の濃度は、５×１０１５／ｃｍ３以上１×１０１６／ｃｍ３以下である。
【００４３】
メモリセル１１５上には、絶縁層１１７が設けられる。絶縁層１１７は、メモリセル１１５と、選択トランジスタ１４１及び選択トランジスタ１４３とを絶縁するための層間絶縁層として機能する。絶縁層１１７は、酸化シリコン層、窒化シリコン層、酸化窒化シリコン層、窒化酸化シリコン層等を用いることができる。または、エポキシ樹脂、ポリイミド、ポリアミド、ポリビニルフェノール、ベンゾシクロブテン、アクリル等の有機材料、若しくはシロキサン樹脂等のシロキサン材料からなる層を用いることができる。また、絶縁層１１７をＳｉＯＦ、ＳｉＯＣ、ＤＬＣ、ポーラスシリカ等の比誘電率がおよそ４以下の低比誘電率材料を用いて形成することが好ましい。なお、比誘電率４以下の低比誘電率材料はｌｏｗ−ｋ材料ともいわれる。このようにｌｏｗ−ｋ材料を用いて絶縁層を形成することで、配線間容量を下げることができ、消費電力の低減が可能である。
【００４４】
選択トランジスタ１４１は、絶縁層１１７上に設けられたゲート電極１２１と、絶縁層１１７及びゲート電極１２１を覆うゲート絶縁層１２５と、ゲート絶縁層１２５上に設けられる一対の電極１２７、１２９と、ゲート絶縁層１２５及び一対の電極１２７、１２９とに接する酸化物半導体層１３５と、で構成される。また、選択トランジスタ１４１の一対の電極の一方の電極１２９がソース線ＳＬとして機能する。また、一対の電極の他方の電極１２７は、絶縁層１１７及びゲート絶縁層１２５に形成された開口部１２６を介してメモリセル１１５の不純物領域１０５に接続する。
【００４５】
選択トランジスタ１４３は、絶縁層１１７上に設けられたゲート電極１２３と、絶縁層１１７及びゲート電極１２３を覆うゲート絶縁層１２５と、ゲート絶縁層１２５上に設けられる一対の電極１３１、１３３と、ゲート絶縁層１２５及び一対の電極１３１、１３３とに接する酸化物半導体層１３７と、で構成される。また、一対の電極の一方の電極１３１は、絶縁層１１７及びゲート絶縁層１２５に形成された開口部１３０を介してメモリセル１１５の不純物領域１０５に接続する。また、選択トランジスタ１４３の一対の電極の他方の電極１３３は、選択トランジスタ１４１及び選択トランジスタ１４３上に形成された絶縁層１３９及び絶縁層１４５の開口部１４６を介して、ビット線ＢＬとして機能する導電層１４７と接続する。
【００４６】
ゲート電極１２１、１２３は、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた金属元素、上述した金属元素を成分とする合金、または上述した金属元素を組み合わせた合金などを用いることができる。また、マンガン、ジルコニウムのいずれか一または両方から選択された金属元素を用いてもよい。また、ゲート電極１２１、１２３は、単層構造でも、二層以上の積層構造としてもよい。例えば、シリコンを含むアルミニウム層の単層構造、アルミニウム層上にチタン層を積層する二層構造、窒化チタン層上にチタン層を積層する二層構造、窒化チタン層上にタングステン層を積層する二層構造、窒化タンタル層上にタングステン層を積層する二層構造、チタン層と、そのチタン層上にアルミニウム層を積層し、さらにその上にチタン層を形成する三層構造などがある。また、アルミニウムに、チタン、タンタル、タングステン、モリブデン、クロム、ネオジム、スカンジウムから選ばれた元素の層、複数組み合わせた合金層、または窒化物層を用いてもよい。
【００４７】
また、ゲート電極１２１、１２３は、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの透光性を有する導電性材料を用いることもできる。また、上記透光性を有する導電性材料と、上記金属元素の積層構造とすることもできる。
【００４８】
また、ゲート電極１２１、１２３とゲート絶縁層１２５との間に、ゲート絶縁層１２５に接する層として、窒素を含むＩｎ−Ｇａ−Ｚｎ系酸化物層、窒素を含むＩｎ−Ｓｎ系酸化物、窒素を含むＩｎ−Ｇａ系酸化物層、窒素を含むＩｎ−Ｚｎ系酸化物層、窒素を含むＳｎ系酸化物層、窒素を含むＩｎ系酸化物層、金属窒化層（ＩｎＮ、ＺｎＮなど）等を設けることが好ましい。これらの層は５ｅＶ、好ましくは５．５ｅＶ以上の仕事関数を有し、トランジスタの電気特性のしきい値電圧を正にすることができ、所謂ノーマリーオフのスイッチング素子を実現できる。例えば、窒素を含むＩｎ−Ｇａ−Ｚｎ系酸化物を用いる場合、少なくとも酸化物半導体層より高い窒素濃度、具体的には７原子％以上のＩｎ−Ｇａ−Ｚｎ系酸化物を用いる。
【００４９】
ゲート絶縁層１２５は、加熱により酸素の一部が放出する酸化物絶縁層を用いて形成する。加熱により酸素の一部が放出する酸化物絶縁層としては、化学量論比を満たす酸素よりも多くの酸素を含む酸化物絶縁層を用いることが好ましい。加熱により酸素の一部が放出する酸化物絶縁層は、加熱により酸化物半導体層１３７に酸素を拡散させることができる。ゲート絶縁層１２５に用いることが可能な酸化物絶縁層は、代表的には、酸化シリコン層、酸化窒化シリコン層、窒化酸化シリコン層、酸化アルミニウム層、酸化窒化アルミニウム層、酸化ガリウム層、酸化ハフニウム層、酸化イットリウム層等を用いることができる。
【００５０】
一対の電極１２７、１２９、１３１、１３３は、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた金属元素、上述した金属元素を成分とする合金、または上述した金属元素を組み合わせた合金などを用いることができる。また、マンガン、マグネシウム、ジルコニウム、ベリリウムのいずれか一または複数から選択された金属元素を用いてもよい。また、一対の電極１２７、１２９、１３１、１３３は、単層構造でも、二層以上の積層構造としてもよい。例えば、シリコンを含むアルミニウム層の単層構造、チタン層上にアルミニウム層を積層する二層構造、窒化チタン層上にチタン層を積層する二層構造、窒化チタン層上にタングステン層を積層する二層構造、窒化タンタル層上にタングステン層を積層する二層構造、チタン層と、そのチタン層上にアルミニウム層を積層し、さらにその上にチタン層を形成する三層構造などがある。また、アルミニウムに、チタン、タンタル、タングステン、モリブデン、クロム、ネオジム、スカンジウムから選ばれた元素の層、複数組み合わせた合金層、または窒化層を用いてもよい。半導体基板１０１に接する領域に、チタン層、窒化チタン層、窒化タンタル層等のバリア層を設けることで、アルミニウムやアルミニウムシリコンのヒロックの発生を防止することができる。また、還元性の高い元素であるチタン層をバリア層として形成すると、半導体基板が大気に触れることにより酸化し形成される絶縁層が半導体基板上に形成されていたとしても、この絶縁層を還元し、半導体基板と良好なコンタクトをとることができる。
【００５１】
酸化物半導体層１３５、１３７は、四元系金属酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物や、三元系金属酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物や、二元系金属酸化物であるＩｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｇａ系酸化物などを用いることができる。また、上記酸化物半導体にＳｉＯ２を含んでもよい。ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物とは、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）を有する酸化物層である。なお、酸化物半導体層１３５、１３７として、上記金属酸化物に１×１０１７／ｃｍ３以上５×１０１９／ｃｍ３未満の窒素が含まれていてもよい。
【００５２】
なお、酸化物半導体層１３５、１３７に形成することが可能な金属酸化物は、エネルギーギャップが２ｅＶ以上、好ましくは２．５ｅＶ以上、より好ましくは３ｅＶ以上である。このように、エネルギーギャップの広い酸化物半導体を用いることで、トランジスタのオフ電流を低減することができる。
【００５３】
また、酸化物半導体層１３５、１３７のキャリア密度が５×１０１４／ｃｍ３未満、好ましくは１×１０１２／ｃｍ３未満、より好ましくは１×１０１１／ｃｍ３以下である。また、酸化物半導体層１３５、１３７においてドナーとして寄与する水素や酸素欠陥は少ないことが好ましく、水素濃度が１×１０１６／ｃｍ３以下が好ましい。
【００５４】
酸化物半導体層１３５、１３７の水素濃度を低減することで、トランジスタの電気特性及び信頼性を高めることができる。
【００５５】
酸化物半導体層１３５、１３７は、非晶質状態を用いることができる。または、非晶質及び結晶の混合状態を用いることができる。
【００５６】
または、酸化物半導体層１３５、１３７として、非単結晶であって、そのａｂ面に垂直な方向から観察して、三角形、または、六角形、または正三角形、正六角形の原子配列を有し、且つ、ｃ軸に垂直な方向から観察して、金属原子が層状、または、金属原子と酸素原子が層状に配列した相を含む材料、すなわちＣＡＡＣ酸化物半導体（ｃ−ａｘｉｓ  ａｌｉｇｎｅｄ  ｃｒｙｓｔａｌｉｎｅ  ｏｘｉｄｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ）を用いてもよい。
【００５７】
ＣＡＡＣ酸化物半導体は単結晶ではないが、また、非晶質のみから形成されているものでもない。また、ＣＡＡＣ酸化物半導体は結晶化した部分（結晶部分）を含むが、１つの結晶部分と他の結晶部分の境界を明確に判別できないこともある。
【００５８】
ＣＡＡＣ酸化物半導体を構成する酸素の一部あるいは全部は窒素で置換されてもよい。また、ＣＡＡＣ酸化物半導体を構成する個々の結晶部分のｃ軸は一定の方向（例えば、ＣＡＡＣ酸化物半導体層を支持する基板面やＣＡＡＣ酸化物半導体層の表面や層面、界面等に垂直な方向）に揃っていてもよい。あるいは、ＣＡＡＣ酸化物半導体を構成する個々の結晶部分のａｂ面の法線は一定の方向（例えば、基板面、表面、層面、界面等に垂直な方向）を向いていてもよい。
【００５９】
ＣＡＡＣ酸化物半導体は、その組成等に応じて、導体であったり、半導体であったり、絶縁体であったりする。また、その組成等に応じて、可視光に対して透明であったり不透明であったりする。
【００６０】
このようなＣＡＡＣ酸化物半導体の例として、層状に形成され、層表面、或いは、基板面、或いは、界面に垂直な方向から観察すると三角形、または、六角形の原子配列が認められ、且つ、その層断面を観察すると金属原子、または、金属原子と酸素原子（あるいは窒素原子）の層状配列が認められる材料を挙げることもできる。
【００６１】
ＣＡＡＣ酸化物半導体を用いるトランジスタは、トランジスタに対する光照射やＢＴ試験前後でのしきい値電圧の変化量が少ないため、安定した電気的特性を有する。
【００６２】
選択トランジスタ１４１及び選択トランジスタ１４３のチャネル領域を酸化物半導体層を用いて形成することで、１×１０−１９Ａ／μｍ以下、さらには１×１０−２０Ａ／μｍ以下とオフ電流を低減することができる。このため、選択トランジスタ１４１及び選択トランジスタ１４３を、酸化物半導体層をチャネル領域に用いたトランジスタで形成することで、リーク電流を低減できる。このため、記憶装置の誤書込みを防止することができる。
【００６３】
なお、本実施の形態で示した選択トランジスタ１４１及び選択トランジスタ１４３の構造として、絶縁層１１７上に形成されるゲート電極と、ゲート電極上に形成されるゲート絶縁層と、ゲート絶縁層を介してゲート電極と重畳する酸化物半導体層と、酸化物半導体層及びゲート絶縁層上に形成される一対の電極とを有するボトムゲート構造を用いることができる。
【００６４】
または、本実施の形態で示した選択トランジスタ１４１及び選択トランジスタ１４３の構造として、絶縁層１１７上に形成される酸化物半導体層と、酸化物半導体層上に形成される一対の電極と、酸化物半導体層及び一対の電極上に形成されるゲート絶縁層と、ゲート絶縁層を介して酸化物半導体層と重畳するゲート電極とを有するトップゲート構造を用いることができる。
【００６５】
または、本実施の形態で示した選択トランジスタ１４１及び選択トランジスタ１４３の構造として、絶縁層１１７上に形成される一対の電極と、一対の電極上に形成される酸化物半導体層と、酸化物半導体層及び一対の電極上に形成されるゲート絶縁層と、ゲート絶縁層を介して酸化物半導体層と重畳するゲート電極とを有するトップゲート構造を用いることができる。
【００６６】
絶縁層１３９は、ゲート絶縁層１２５と同様の材料及び構造を適宜用いることができる。
【００６７】
絶縁層１４５は、絶縁層１１７と同様の材料及び構造を適宜用いることができる。
【００６８】
次に、本実施の形態に示すＮＡＮＤ型の記憶装置のデータの書込み、消去、及び読出しについて、図４乃至図６を用いて説明する。
【００６９】
はじめに、データの書込みについて説明する。
【００７０】
書込み動作では、ＮＡＮＤセルユニットＮ１が消去状態、つまりＮＡＮＤセルユニットＮ１の各メモリセルのしきい値が負電圧の状態にしてから実行される。なお、しきい値電圧が負電圧の場合は”１”の状態、しきい値電圧が正の場合は”０”の状態である。このため、消去状態は、全てのメモリセルに”１”が書き込まれた状態ともいえる。また、書込みは、ソース線ＳＬ側のメモリセルＭ０から順に行う。メモリセルＭ０への書込みを例として以下に説明する。
【００７１】
図４（Ａ）は、”０”書込みをする場合、選択ゲート線ＳＧ２に例えばＶｃｃ（電源電圧）を印加して第２の選択トランジスタＳ２をオンにすると共にビット線ＢＬを０Ｖ（接地電圧）にする。選択ゲート線ＳＧ１は０Ｖとして、第１の選択トランジスタＳ１はオフとする。次に、メモリセルＭ０のワード線ＷＬ０を高電圧Ｖｐｇｍ（２０Ｖ程度）とし、これ以外のワード線を電源電圧Ｖｃｃより少し高い中間電圧Ｖｐａｓｓ（１０Ｖ程度）にする。ビット線ＢＬの電圧は０Ｖなので、選択されたメモリセルＭ０のチャネル領域の電位は０Ｖとなる。ワード線ＷＬ０とチャネル領域との間の電位差が大きいため、メモリセルＭ０のフローティングゲート電極にはファウラー−ノルドハイム（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ）型（Ｆ−Ｎ型）トンネル電流（以下、Ｆ−Ｎトンネル電流と示す。）により、メモリセルＭ０のフローティングゲート電極に電子が注入される。これにより、メモリセルＭ０のしきい値電圧が正の状態（メモリセルＭ０に”０”が書込まれた状態）となる。
【００７２】
一方、”１”の状態が保持されたメモリセルは、図４（Ｂ）に示すように、ビット線ＢＬを例えばＶｃｃ（電源電圧）にすると、第２の選択トランジスタＳ２のソースの電位が上昇し、Ｖｃｃ−Ｖｔｈ（Ｖｔｈは第２の選択トランジスタＳ２のしきい値電圧とする。）に達すると、第２の選択トランジスタＳ２がオフとなる。その際、ＮＡＮＤセルユニットのメモリセルのチャネルの電位もＶｃｃ−Ｖｔｈまで充電される。従って、メモリセルＭ０のチャネル領域はフローティング状態となる。次に、ワード線ＷＬ０に高電圧Ｖｐｇｍ（２０Ｖ）、それ以外のワード線に中間電圧Ｖｐａｓｓ（１０Ｖ）を印加すると、各ワード線とチャネル領域との容量カップリングにより、チャネル領域の電圧がＶｃｃ−Ｖｔｈから上昇し、例えばメモリセルＭ０のチャネル領域の電圧は８Ｖ程度となる。メモリセルＭ０のチャネル領域の電圧が高電圧に昇圧されるため、”０”の書込みの場合と異なり、ワード線ＷＬ０とチャネル領域の間の電位差が小さい。したがって、メモリセルＭ０のフローティングゲート電極には、Ｆ−Ｎトンネル電流による電子注入が起こらず、電子はチャネル領域に残存する。よって、メモリセルＭ０のしきい値電圧は、負の状態（”１”の状態）に保たれる。
【００７３】
次に、データの消去について説明する。
【００７４】
消去動作をする場合は、図５（Ａ）に示すように、選択されたブロック内の全てのワード線に負の高電圧（−Ｖｅｒｓ）を印加する。また、ビット線ＢＬ、選択ゲート線ＳＧ１、及び選択ゲート線ＳＧ２に開放電圧（Ｏｐｅｎ）を印加し、ソース線ＳＬに０Ｖを印加し、ビット線ＢＬ及びソース線ＳＬをフローティング状態とする。これにより、ブロックの全てのメモリセルにおいてフローティングゲート電極中の電子がトンネル電流により半導体層に放出される。この結果、これらのメモリセルのしきい値電圧が負方向にシフトする。
【００７５】
または、図５（Ｂ）に示すように、選択されたブロック内の全てのワード線を０Ｖする。また、半導体基板１０１に正の高電圧（＋Ｖｅｒｓ）を印加する。また、ビット線ＢＬ、選択ゲート線ＳＧ１、及び選択ゲート線ＳＧ２に開放電圧（Ｏｐｅｎ）を印加し、ソース線ＳＬに０Ｖを印加し、ビット線ＢＬ、ソース線ＳＬをフローティング状態とする。これにより、ブロックの全てのメモリセルにおいてフローティングゲート電極中の電子がトンネル電流により半導体基板に放出される。この結果、これらのメモリセルのしきい値電圧が負方向にシフトする。
【００７６】
次に、データの読出しについて説明する。
【００７７】
図６に示す読出し動作では、読出しの選択がされたメモリセルＭ０のワード線ＷＬ０を電圧Ｖｒ（例えば０Ｖ）とし、非選択のメモリセルのワード線ＷＬ１〜３１及び選択ゲート線ＳＧ１、ＳＧ２を電源電圧Ｖｃｃより少し高い読出し用中間電圧Ｖｒｅａｄとする。また、ソース線ＳＬに０Ｖを印加し、ビット線ＢＬに電源電圧Ｖｃｃを印加する。これにより、読出しの選択がされたメモリセルＭ０に電流が流れるか否かを検出する。つまり、メモリセルＭ０に記憶されたデータが”０”の場合、メモリセルＭ０はオフなので、ビット線ＢＬは放電しない。一方、メモリセルＭ０に記憶されたデータが”１”の場合、メモリセルＭ０はオンするので、ビット線ＢＬが放電する。
【００７８】
本実施の形態に示す記憶装置は、第１の選択トランジスタＳ１及び第２の選択トランジスタＳ２を、酸化物半導体層をチャネル領域に有するトランジスタで形成する。酸化物半導体層をチャネル領域に有するトランジスタは、オフ電流が極めて低いため、”１”の状態の場合、第１の選択トランジスタＳ１及び第２の選択トランジスタＳ２においてリーク電流が生じず、ＮＡＮＤセルユニットＮ１を確実にフローティングとすることができる。この結果、各ワード線とチャネル領域との容量カップリングにより、記憶されたデータが”１”のメモリセルにおいてチャネル領域の電圧がＶｃｃ−Ｖｔｈから上昇し、ワード線ＷＬとチャネル領域との電位差を小さくすることができる。この結果、別途制御回路を設けずとも”１”の保持を確実に行うことが可能であり、誤書込みを抑制することができる。また、記憶装置の小型化が可能である。
【００７９】
次に、記憶装置の構成について、図７を用いて説明する。
【００８０】
図７は、図３に示すブロックＢＬＫ１を複数有するメモリセルアレイを備えた記憶装置のブロック図である。記憶装置３００は、メモリセルアレイ３０１、コラムデコーダ３０２、ローデコーダ３０３、インターフェース回路３０４を有する。メモリセルアレイ３０１は、マトリクス状に配置された複数のメモリセルを有する。
【００８１】
インターフェース回路３０４は、外部から受信した信号をもとに、コラムデコーダ３０２及びローデコーダ３０３を駆動するための信号を生成すると共に、読出したメモリセルのデータを外部に出力する。
【００８２】
コラムデコーダ３０２は、インターフェース回路３０４からメモリセルを駆動するための信号を受け取り、書込みまたは読出しを行うためのビット線に送る信号を生成する。ローデコーダ３０３は、インターフェース回路３０４からメモリセルを駆動するための信号を受け取り、書込みもしくは読出しを行うためのワード線に送る信号を生成する。コラムデコーダ３０２からビット線へ出力する信号及びローデコーダ３０３からワード線へ出力する信号により、メモリセルアレイ３０１の中においてアクセスを行うメモリセルが一意に定まる。
【００８３】
本実施の形態に示す記憶装置は、選択トランジスタを、酸化物半導体層を用いたトランジスタで形成する。当該トランジスタはオフ電流の極めて低いため、リーク電流を低減できる。このため、記憶装置の誤書込みを防止することができる。また、選択トランジスタは絶縁層を介してＮＡＮＤセルユニットと重畳しているため、記憶装置の高集積化が可能である。
【００８４】
（実施の形態２）
本実施の形態では、本実施の形態１に示す記憶装置の作製方法について、図８乃至図１０を用いて説明する。
【００８５】
半導体基板１０１上に第１の絶縁層、第１の導電層、第２の絶縁層、及び第２の導電層を形成する。第１の絶縁層、第１の導電層、第２の絶縁層、及び第２の導電層はそれぞれ、実施の形態１に示す第１の絶縁層１０７、フローティングゲート電極１０９、第２の絶縁層１１１、及び制御ゲート電極１１３に示す材料及び構造を適宜用いることができる。
【００８６】
第１の絶縁層は、プラズマＣＶＤ法や減圧ＣＶＤ法により形成してもよいが、好ましくはプラズマ処理による固相酸化若しくは固相窒化で形成するとよい。半導体基板１０１を、プラズマ処理により酸化または窒化することにより形成した絶縁層は、緻密で絶縁耐圧が高く信頼性に優れているためである。第１の絶縁層は、後に形成されるフローティングゲート電極１０９に電荷を注入するためのトンネル絶縁層として用いるので、このように丈夫であると厚さを薄くしても、絶縁性を保つことが可能であるため好ましい。
【００８７】
プラズマ処理による固相酸化処理若しくは固相窒化処理として、マイクロ波（代表的には２．４５ＧＨｚ）で励起され、電子密度が１×１０１１／ｃｍ３以上１×１０１３／ｃｍ３以下、且つ電子温度が０．５ｅＶ以上１．５ｅＶ以下のプラズマを利用することが好ましい。
【００８８】
当該プラズマ処理により半導体基板１０１の表面を酸化する場合には、酸素雰囲気下（例えば、酸素若しくは一酸化二窒素と希ガス（Ｈｅ、Ｎｅ、Ａｒ、Ｋｒ、Ｘｅの少なくとも一つを含む）との雰囲気下、または酸素若しくは一酸化二窒素と水素と希ガスとの雰囲気下）で行う。また、プラズマ処理により窒化をする場合には、窒素雰囲気下（例えば、窒素と希ガス（Ｈｅ、Ｎｅ、Ａｒ、Ｋｒ、Ｘｅの少なくとも一つを含む）との雰囲気下、窒素と水素と希ガスとの雰囲気下、またはアンモニアと希ガスとの雰囲気下）でプラズマ処理を行う。希ガスとしては、例えばＡｒを用いることができる。また、ＡｒとＫｒとを混合したガスを用いてもよい。
【００８９】
第１の導電層及び第２の導電層は、スパッタリング法、ＣＶＤ法、蒸着法等で形成する。
【００９０】
第２の絶縁層は、スパッタリング法、ＣＶＤ法、蒸着法等で形成する。
【００９１】
次に、フォトリソグラフィ工程により第２の導電層上にマスクを形成した後、エッチング工程により第１の絶縁層、第１の導電層、第２の絶縁層、及び第２の導電層をエッチングして、図８（Ａ）に示すように、第１の絶縁層１０７、フローティングゲート電極１０９、第２の絶縁層１１１、及び制御ゲート電極１１３を形成する。
【００９２】
次に、第１の絶縁層１０７、フローティングゲート電極１０９、第２の絶縁層１１１、及び制御ゲート電極１１３をマスクとして、半導体基板１０１に不純物を添加した後、不純物の活性化のための加熱処理を行って、図８（Ｂ）に示すように、不純物領域１０５を形成する。不純物は、イオンドーピング法、イオン注入法等を適宜用いる。半導体基板１０１がｐ型である場合には、不純物としてリン若しくはヒ素を添加する。また、半導体基板１０１がｎ型である場合には、不純物としてボロンを添加する。
【００９３】
以上の工程により、複数のメモリセル１１５が直列に接続したＮＡＮＤセルユニットＮ１を形成することができる。
【００９４】
次に、図８（Ｃ）に示すように、半導体基板１０１及びメモリセル１１５上に絶縁層１１７を形成する。絶縁層１１７は、スパッタリング法、ＣＶＤ法、塗布法、印刷法等を適宜用いて半導体基板１０１及びメモリセル１１５上に絶縁層を形成した後、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法により当該絶縁層を平坦化して形成する。平坦化された絶縁層１１７を用いることで、後に形成する選択トランジスタ１４１及び選択トランジスタ１４３における電気特性のばらつきを低減することができる。また、歩留まり高く選択トランジスタ１４１及び選択トランジスタ１４３を形成することができる。
【００９５】
次に、絶縁層１１７上に導電層を形成した後、フォトリソグラフィ工程により当該導電層上にマスクを形成し、当該マスクを用いて導電層をエッチングして、絶縁層１１７上にゲート電極１２１、１２３を形成する。ゲート電極１２１、１２３となる導電層は、スパッタリング法、ＣＶＤ法、蒸着法等で形成する。
【００９６】
次に、絶縁層１１７及びゲート電極１２１、１２３上にゲート絶縁層１２５を形成する（図９（Ａ）参照）。ゲート絶縁層１２５は、スパッタリング法、ＣＶＤ法、蒸着法等で形成する。
【００９７】
次に、ゲート絶縁層１２５上に、フォトリソグラフィ工程によりマスクを形成した後、当該マスクを用いて、絶縁層１１７及びゲート絶縁層１２５をエッチングして、開口部１２６、１３０を形成する。
【００９８】
次に、ゲート絶縁層１２５、及び開口部１２６、１３０上に導電層を形成した後、フォトリソグラフィ工程により当該導電層上にマスクを形成し、当該マスクを用いて導電層をエッチングして、絶縁層１１７及びゲート絶縁層１２５上に一対の電極１２７、１２９、１３１、１３３を形成する。一対の電極１２７、１２９、１３１、１３３となる導電層は、スパッタリング法、ＣＶＤ法、蒸着法等で形成する（図９（Ｂ）参照）。
【００９９】
次に、ゲート絶縁層１２５及び一対の電極１２７、１２９、１３１、１３３上に酸化物半導体層を形成する。酸化物半導体層は、スパッタリング法、塗布法、印刷法、パルスレーザー蒸着法等により形成することができる。
【０１００】
なお、１５０℃以上４５０℃以下、好ましくは２００℃以上３５０℃以下に基板を加熱しながら、上記酸化物半導体層を形成することによって、膜中への水分（水素を含む）などの混入を防ぐことができる。また、ｃ軸配向結晶材料で形成される酸化物半導体層を形成することができる。
【０１０１】
また、酸化物半導体層を形成する前に、加熱処理を行って、半導体基板１０１及び一対の電極１２７、１２９、１３１、１３３の間に含まれる全ての層から水素を脱離させることが好ましい。なお、当該加熱処理において、ゲート絶縁層１２５から酸素が脱離しない程度の温度で加熱処理を行うことが好ましい。
【０１０２】
次に、加熱処理を行う。加熱処理温度は、１５０℃以上６５０℃以下、好ましくは２００℃以上５００℃以下である。また、加熱処理の加熱時間は１分以上２４時間以下とする。なお、加熱の温度を徐々に上昇させた後、一定温度としてもよい。当該加熱により、酸化物半導体層に含まれる水素濃度を低減することができる。また、当該加熱処理により、ゲート絶縁層１２５に含まれる酸素が酸化物半導体層へ拡散し、酸化物半導体層の酸素欠陥を低減することができる。
【０１０３】
加熱処理においては、希ガス（代表的にはアルゴン）雰囲気、酸素雰囲気、窒素雰囲気、乾燥空気雰囲気、または、希ガス（代表的にはアルゴン）及び酸素の混合雰囲気、若しくは希ガス及び窒素の混合雰囲気とすることが好適である。具体的には、水素などの不純物が、数ｐｐｍ程度、または数ｐｐｂ程度にまで除去された高純度ガス雰囲気とすることが好適である。
【０１０４】
加熱処理に用いる加熱処理装置は特に限られず、抵抗発熱体などの発熱体からの熱伝導または熱輻射によって、被処理物を加熱する装置を備えていてもよい。例えば、加熱処理装置として、電気炉や、ＧＲＴＡ（Ｇａｓ  Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）装置、ＬＲＴＡ（Ｌａｍｐ  Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）装置等のＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）装置を用いることができる。ＬＲＴＡ装置は、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置である。ＧＲＴＡ装置は、高温のガスを用いて加熱処理を行う装置である。
【０１０５】
次に、酸化物半導体層上に、フォトリソグラフィ工程によりマスクを形成した後、当該マスクを用いて、酸化物半導体層をエッチングして、酸化物半導体層１３５、１３７を形成する。
【０１０６】
次に、ゲート絶縁層１２５、一対の電極１２７、１２９、１３１、１３３、及び酸化物半導体層１３５、１３７上に絶縁層１３９を形成してもよい（図９（Ｃ）参照。）。絶縁層１３９は、スパッタリング法、ＣＶＤ法、蒸着法等で形成する。
【０１０７】
絶縁層１３９を形成した後、水素及び水分をほとんど含まない雰囲気下（窒素雰囲気、酸素雰囲気、乾燥空気雰囲気（例えば、水分については露点−４０℃以下、好ましくは露点−６０℃以下）など）で加熱処理（温度範囲１５０℃以上６５０℃以下、好ましくは２００℃以上５００℃以下）を行ってもよい。
【０１０８】
以上の工程により、選択トランジスタ１４１及び選択トランジスタ１４３を作製することができる。
【０１０９】
次に、絶縁層１４５を形成する。絶縁層１４５は、絶縁層１１７と同様に形成することができる。
【０１１０】
次に、絶縁層１４５上に、フォトリソグラフィ工程によりマスクを形成した後、当該マスクを用いて、絶縁層１４５をエッチングして、開口部１４６を形成する。次に、絶縁層１４５及び開口部１４６に導電層を形成した後、フォトリソグラフィ工程により当該導電層上にマスクを形成し、当該マスクを用いて導電層をエッチングして、絶縁層１４５上に導電層１４７を形成する。導電層１４７となる導電層は、スパッタリング法、ＣＶＤ法、蒸着法等で形成する（図１０参照）。
【０１１１】
以上の工程により、ＮＡＮＤセルユニットと、オフ電流が極めて低い選択トランジスタ１４１及び選択トランジスタ１４３を作製することができる。即ち、誤書込みを防止することができる記憶装置を作製することができる。また、選択トランジスタは絶縁層を介してＮＡＮＤセルユニットと重畳しているため、高集積化された記憶装置を作製することができる。
【０１１２】
（実施の形態３）
本実施の形態では、実施の形態１及び実施の形態２とは異なる構造を有する、酸化物半導体層を用いたトランジスタについて説明する。
【０１１３】
図１１（Ａ）に示すトランジスタ９０１は、絶縁層１１７上に形成された、活性層として機能する酸化物半導体層９０３と、酸化物半導体層９０３上に形成された一対の電極９０４、９０５と、酸化物半導体層９０３、一対の電極９０４、９０５上のゲート絶縁層９０６と、ゲート絶縁層９０６上において酸化物半導体層９０３と重なる位置に設けられたゲート電極９０７とを有する。
【０１１４】
図１１（Ａ）に示すトランジスタ９０１は、ゲート電極９０７が酸化物半導体層９０３の上に形成されているトップゲート型であり、なおかつ、一対の電極９０４、９０５が酸化物半導体層９０３の上に形成されているトップコンタクト型である。そして、トランジスタ９０１は、一対の電極９０４、９０５と、ゲート電極９０７とが重なっていない。すなわち、一対の電極９０４、９０５とゲート電極９０７との間には、ゲート絶縁層９０６の膜厚よりも大きい間隔が設けられている。よって、トランジスタ９０１は、一対の電極９０４、９０５とゲート電極９０７との間に形成される寄生容量を小さく抑えることができるので、高速動作を実現することができる。
【０１１５】
また、酸化物半導体層９０３は、ゲート電極９０７が形成された後に酸化物半導体層９０３にｎ型の導電性を付与するドーパントを添加することで得られる、一対の高濃度領域９０８を有する。また、酸化物半導体層９０３のうち、ゲート絶縁層９０６を間に挟んでゲート電極９０７と重なる領域がチャネル領域９０９である。酸化物半導体層９０３では、一対の高濃度領域９０８の間にチャネル領域９０９が設けられている。高濃度領域９０８を形成するためのドーパントの添加は、イオン注入法を用いることができる。ドーパントは、例えばヘリウム、アルゴン、キセノンなどの希ガスや、窒素、リン、ヒ素、アンチモンなどの１５族原子などを用いることができる。
【０１１６】
例えば、窒素をドーパントとして用いた場合、高濃度領域９０８中の窒素原子の濃度は、５×１０１９／ｃｍ３以上１×１０２２／ｃｍ３以下であることが望ましい。
【０１１７】
ｎ型の導電性を付与するドーパントが添加されている高濃度領域９０８は、酸化物半導体層９０３中の他の領域に比べて導電性が高くなる。よって、高濃度領域９０８を酸化物半導体層９０３に設けることで、一対の電極９０４、９０５の間の抵抗を下げることができる。
【０１１８】
また、Ｉｎ−Ｇａ−Ｚｎ系酸化物半導体を酸化物半導体層９０３に用いた場合、窒素を添加した後、３００℃以上６００℃以下で１時間程度加熱処理を施すことにより、高濃度領域９０８中の酸化物半導体はウルツ鉱型の結晶構造を有するようになる。高濃度領域９０８中の酸化物半導体がウルツ鉱型の結晶構造を有することで、さらに高濃度領域９０８の導電性を高め、一対の電極９０４、９０５の間の抵抗を下げることができる。なお、ウルツ鉱型の結晶構造を有する酸化物半導体を形成して、一対の電極９０４、９０５の間の抵抗を効果的に下げるためには、窒素をドーパントとして用いた場合、高濃度領域９０８中の窒素原子の濃度を、１×１０２０／ｃｍ３以上７ａｔｏｍｓ％以下とすることが望ましい。しかし、窒素原子が上記範囲よりも低い濃度であっても、ウルツ鉱型の結晶構造を有する酸化物半導体が得られる場合もある。
【０１１９】
また、酸化物半導体層９０３は、ＣＡＡＣ酸化物半導体で構成されていても良い。酸化物半導体層９０３がＣＡＡＣ酸化物半導体で構成されている場合、非晶質の場合に比べて酸化物半導体層９０３の導電率を高めることができるので、一対の電極９０４、９０５の間の抵抗を下げることができる。
【０１２０】
そして、一対の電極９０４、９０５の間の抵抗を下げることで、トランジスタ９０１の微細化を進めても、高いオン電流と、高速動作を確保することができる。また、トランジスタ９０１の微細化により、メモリセルの占める面積を縮小化し、セルアレイの単位面積あたりの記憶容量を高めることができる。
【０１２１】
図１１（Ｂ）に示すトランジスタ９１１は、絶縁層１１７上に形成された一対の電極９１４、９１５と、一対の電極９１４、９１５上に形成された活性層として機能する酸化物半導体層９１３と、酸化物半導体層９１３、一対の電極９１４、９１５上のゲート絶縁層９１６と、ゲート絶縁層９１６上において酸化物半導体層９１３と重なる位置に設けられたゲート電極９１７とを有する。
【０１２２】
図１１（Ｂ）に示すトランジスタ９１１は、ゲート電極９１７が酸化物半導体層９１３の上に形成されているトップゲート型であり、なおかつ、一対の電極９１４、９１５が酸化物半導体層９１３の下に形成されているボトムコンタクト型である。そして、トランジスタ９１１は、トランジスタ９０１と同様に、一対の電極９１４、９１５と、ゲート電極９１７とが重なっていないので、一対の電極９１４、９１５とゲート電極９１７との間に形成される寄生容量を小さく抑えることができ、高速動作を実現することができる。
【０１２３】
また、酸化物半導体層９１３は、ゲート電極９１７が形成された後に酸化物半導体層９１３にｎ型の導電性を付与するドーパントを添加することで得られる、一対の高濃度領域９１８を有する。また、酸化物半導体層９１３のうち、ゲート絶縁層９１６を間に挟んでゲート電極９１７と重なる領域がチャネル領域９１９である。酸化物半導体層９１３では、一対の高濃度領域９１８の間にチャネル領域９１９が設けられている。
【０１２４】
高濃度領域９１８は、上述した、トランジスタ９０１が有する高濃度領域９０８の場合と同様に、イオン注入法を用いて形成することができる。そして、高濃度領域９１８を形成するためのドーパントの種類については、高濃度領域９０８の場合を参照することができる。
【０１２５】
例えば、窒素をドーパントとして用いた場合、高濃度領域９１８中の窒素原子の濃度は、５×１０１９／ｃｍ３以上１×１０２２／ｃｍ３以下であることが望ましい。
【０１２６】
ｎ型の導電性を付与するドーパントが添加されている高濃度領域９１８は、酸化物半導体層９１３中の他の領域に比べて導電性が高くなる。よって、高濃度領域９１８を酸化物半導体層９１３に設けることで、一対の電極９１４、９１５の間の抵抗を下げることができる。
【０１２７】
また、Ｉｎ−Ｇａ−Ｚｎ系酸化物半導体を酸化物半導体層９１３に用いた場合、窒素を添加した後、３００℃以上６００℃以下程度で加熱処理を施すことにより、高濃度領域９１８中の酸化物半導体はウルツ鉱型の結晶構造を有するようになる。高濃度領域９１８中の酸化物半導体がウルツ鉱型の結晶構造を有することで、さらに高濃度領域９１８の導電性を高め、一対の電極９１４、９１５の間の抵抗を下げることができる。なお、ウルツ鉱型の結晶構造を有する酸化物半導体を形成して、一対の電極９１４、９１５の間の抵抗を効果的に下げるためには、窒素をドーパントとして用いた場合、高濃度領域９１８中の窒素原子の濃度を、１×１０２０／ｃｍ３以上７ａｔｏｍｓ％以下とすることが望ましい。しかし、窒素原子が上記範囲よりも低い濃度であっても、ウルツ鉱型の結晶構造を有する酸化物半導体が得られる場合もある。
【０１２８】
また、酸化物半導体層９１３は、ＣＡＡＣ酸化物半導体で構成されていても良い。酸化物半導体層９１３がＣＡＡＣ酸化物半導体で構成されている場合、非晶質の場合に比べて酸化物半導体層９１３の導電率を高めることができるので、一対の電極９１４、９１５の間の抵抗を下げることができる。
【０１２９】
そして、一対の電極９１４、９１５の間の抵抗を下げることで、トランジスタ９１１の微細化を進めても、高いオン電流と、高速動作を確保することができる。また、トランジスタ９１１の微細化により、メモリセルの占める面積を縮小化し、セルアレイの単位面積あたりの記憶容量を高めることができる。
【０１３０】
図１１（Ｃ）に示すトランジスタ９２１は、絶縁層１１７上に形成された、活性層として機能する酸化物半導体層９２３と、酸化物半導体層９２３上に形成された一対の電極９２４、９２５と、酸化物半導体層９２３、一対の電極９２４、９２５上のゲート絶縁層９２６と、ゲート絶縁層９２６上において酸化物半導体層９２３と重なる位置に設けられたゲート電極９２７とを有する。さらに、トランジスタ９２１は、ゲート電極９２７の側部に設けられた、絶縁層で形成されたサイドウォール９３０を有する。
【０１３１】
図１１（Ｃ）に示すトランジスタ９２１は、ゲート電極９２７が酸化物半導体層９２３の上に形成されているトップゲート型であり、なおかつ、一対の電極９２４、９２５が酸化物半導体層９２３の上に形成されているトップコンタクト型である。そして、トランジスタ９２１は、トランジスタ９０１と同様に、一対の電極９２４、９２５と、ゲート電極９２７とが重なっていないので、一対の電極９２４、９２５とゲート電極９２７との間に形成される寄生容量を小さく抑えることができ、高速動作を実現することができる。
【０１３２】
また、酸化物半導体層９２３は、ゲート電極９２７が形成された後に酸化物半導体層９２３にｎ型の導電性を付与するドーパントを添加することで得られる、一対の高濃度領域９２８と、一対の低濃度領域９２９とを有する。また、酸化物半導体層９２３のうち、ゲート絶縁層９２６を間に挟んでゲート電極９２７と重なる領域がチャネル領域９３１である。酸化物半導体層９２３では、一対の高濃度領域９２８の間に一対の低濃度領域９２９が設けられ、一対の低濃度領域９２９の間にチャネル領域９３１が設けられている。そして、一対の低濃度領域９２９は、酸化物半導体層９２３中の、ゲート絶縁層９２６を間に挟んでサイドウォール９３０と重なる領域に設けられている。
【０１３３】
高濃度領域９２８及び低濃度領域９２９は、上述した、トランジスタ９０１が有する高濃度領域９０８の場合と同様に、イオン注入法を用いて形成することができる。そして、高濃度領域９２８を形成するためのドーパントの種類については、高濃度領域９０８の場合を参照することができる。
【０１３４】
例えば、窒素をドーパントとして用いた場合、高濃度領域９２８中の窒素原子の濃度は、５×１０１９／ｃｍ３以上１×１０２２／ｃｍ３以下であることが望ましい。また、例えば、窒素をドーパントとして用いた場合、低濃度領域９２９中の窒素原子の濃度は、５×１０１８／ｃｍ３以上５×１０１９／ｃｍ３未満であることが望ましい。
【０１３５】
ｎ型の導電性を付与するドーパントが添加されている高濃度領域９２８は、酸化物半導体層９２３中の他の領域に比べて導電性が高くなる。よって、高濃度領域９２８を酸化物半導体層９２３に設けることで、一対の電極９２４、９２５の間の抵抗を下げることができる。また、低濃度領域９２９をチャネル領域９３１と高濃度領域９２８の間に設けることで、短チャネル効果による閾値電圧のマイナスシフトを軽減することができる。
【０１３６】
また、Ｉｎ−Ｇａ−Ｚｎ系酸化物半導体を酸化物半導体層９２３に用いた場合、窒素を添加した後、３００℃以上６００℃以下程度で加熱処理を施すことにより、高濃度領域９２８中の酸化物半導体はウルツ鉱型の結晶構造を有するようになる。さらに、低濃度領域９２９も、窒素の濃度によっては、上記加熱処理によりウルツ鉱型の結晶構造を有する場合もある。高濃度領域９２８中の酸化物半導体がウルツ鉱型の結晶構造を有することで、さらに高濃度領域９２８の導電性を高め、一対の電極９２４、９２５の間の抵抗を下げることができる。なお、ウルツ鉱型の結晶構造を有する酸化物半導体を形成して、一対の電極９２４、９２５の間の抵抗を効果的に下げるためには、窒素をドーパントとして用いた場合、高濃度領域９２８中の窒素原子の濃度を、１×１０２０／ｃｍ３以上７ａｔｏｍｓ％以下とすることが望ましい。しかし、窒素原子が上記範囲よりも低い濃度であっても、ウルツ鉱型の結晶構造を有する酸化物半導体が得られる場合もある。
【０１３７】
また、酸化物半導体層９２３は、ＣＡＡＣ酸化物半導体で構成されていても良い。酸化物半導体層９２３がＣＡＡＣ酸化物半導体で構成されている場合、非晶質の場合に比べて酸化物半導体層９２３の導電率を高めることができるので、一対の電極９２４、９２５の間の抵抗を下げることができる。
【０１３８】
そして、一対の電極９２４、９２５の間の抵抗を下げることで、トランジスタ９２１の微細化を進めても、高いオン電流と、高速動作を確保することができる。また、トランジスタ９２１の微細化により、メモリセルの占める面積を縮小化し、セルアレイの単位面積あたりの記憶容量を高めることができる。
【０１３９】
図１１（Ｄ）に示すトランジスタ９４１は、絶縁層１１７上に形成された一対の電極９４４、９４５と、一対の電極９４４、９４５上に形成された活性層として機能する酸化物半導体層９４３と、酸化物半導体層９４３、一対の電極９４４、９４５上のゲート絶縁層９４６と、ゲート絶縁層９４６上において酸化物半導体層９４３と重なる位置に設けられたゲート電極９４７とを有する。さらに、トランジスタ９４１は、ゲート電極９４７の側部に設けられた、絶縁層で形成されたサイドウォール９５０を有する。
【０１４０】
図１１（Ｄ）に示すトランジスタ９４１は、ゲート電極９４７が酸化物半導体層９４３の上に形成されているトップゲート型であり、なおかつ、一対の電極９４４、９４５が酸化物半導体層９４３の下に形成されているボトムコンタクト型である。そして、トランジスタ９４１は、トランジスタ９０１と同様に、一対の電極９４４、９４５と、ゲート電極９４７とが重なっていないので、一対の電極９４４、９４５とゲート電極９４７との間に形成される寄生容量を小さく抑えることができ、高速動作を実現することができる。
【０１４１】
また、酸化物半導体層９４３は、ゲート電極９４７が形成された後に酸化物半導体層９４３にｎ型の導電性を付与するドーパントを添加することで得られる、一対の高濃度領域９４８と、一対の低濃度領域９４９とを有する。また、酸化物半導体層９４３のうち、ゲート絶縁層９４６を間に挟んでゲート電極９４７と重なる領域がチャネル領域９５１である。酸化物半導体層９４３では、一対の高濃度領域９４８の間に一対の低濃度領域９４９が設けられ、一対の低濃度領域９４９の間にチャネル領域９５１が設けられている。そして、一対の低濃度領域９４９は、酸化物半導体層９４３中の、ゲート絶縁層９４６を間に挟んでサイドウォール９５０と重なる領域に設けられている。
【０１４２】
高濃度領域９４８及び低濃度領域９４９は、上述した、トランジスタ９０１が有する高濃度領域９０８の場合と同様に、イオン注入法を用いて形成することができる。そして、高濃度領域９４８を形成するためのドーパントの種類については、高濃度領域９０８の場合を参照することができる。
【０１４３】
例えば、窒素をドーパントとして用いた場合、高濃度領域９４８中の窒素原子の濃度は、５×１０１９／ｃｍ３以上１×１０２２／ｃｍ３以下であることが望ましい。また、例えば、窒素をドーパントとして用いた場合、低濃度領域９４９中の窒素原子の濃度は、５×１０１８／ｃｍ３以上５×１０１９／ｃｍ３未満であることが望ましい。
【０１４４】
ｎ型の導電性を付与するドーパントが添加されている高濃度領域９４８は、酸化物半導体層９４３中の他の領域に比べて導電性が高くなる。よって、高濃度領域９４８を酸化物半導体層９４３に設けることで、一対の電極９４４、９４５の間の抵抗を下げることができる。また、低濃度領域９４９をチャネル領域９５１と高濃度領域９４８の間に設けることで、短チャネル効果による閾値電圧のマイナスシフトを軽減することができる。
【０１４５】
また、Ｉｎ−Ｇａ−Ｚｎ系酸化物半導体を酸化物半導体層９４３に用いた場合、窒素を添加した後、３００℃以上６００℃以下程度で加熱処理を施すことにより、高濃度領域９４８中の酸化物半導体はウルツ鉱型の結晶構造を有するようになる。さらに、低濃度領域９４９も、窒素の濃度によっては、上記加熱処理によりウルツ鉱型の結晶構造を有する場合もある。高濃度領域９４８中の酸化物半導体がウルツ鉱型の結晶構造を有することで、さらに高濃度領域９４８の導電性を高め、一対の電極９４４、９４５の間の抵抗を下げることができる。なお、ウルツ鉱型の結晶構造を有する酸化物半導体を形成して、一対の電極９４４、９４５の間の抵抗を効果的に下げるためには、窒素をドーパントとして用いた場合、高濃度領域９４８中の窒素原子の濃度を、１×１０２０／ｃｍ３以上７ａｔｏｍｓ％以下とすることが望ましい。しかし、窒素原子が上記範囲よりも低い濃度であっても、ウルツ鉱型の結晶構造を有する酸化物半導体が得られる場合もある。
【０１４６】
また、酸化物半導体層９４３は、ＣＡＡＣ酸化物半導体で構成されていても良い。酸化物半導体層９４３がＣＡＡＣ酸化物半導体で構成されている場合、非晶質の場合に比べて酸化物半導体層９４３の導電率を高めることができるので、一対の電極９４４、９４５の間の抵抗を下げることができる。
【０１４７】
そして、一対の電極９４４、９４５の間の抵抗を下げることで、トランジスタ９４１の微細化を進めても、高いオン電流と、高速動作を確保することができる。また、トランジスタ９４１の微細化により、メモリセルの占める面積を縮小化し、セルアレイの単位面積あたりの記憶容量を高めることができる。
【０１４８】
なお、酸化物半導体を用いたトランジスタにおいて、ソース領域またはドレイン領域として機能する高濃度領域をセルフアラインプロセスにて作製する方法の一つとして、酸化物半導体層の表面を露出させて、アルゴンプラズマ処理をおこない、酸化物半導体層のプラズマにさらされた領域の抵抗率を低下させる方法が開示されている（Ｓ．  Ｊｅｏｎ  ｅｔ  ａｌ．  ”１８０ｎｍ  Ｇａｔｅ  Ｌｅｎｇｔｈ  Ａｍｏｒｐｈｏｕｓ  ＩｎＧａＺｎＯ  Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ  ｆｏｒ  Ｈｉｇｈ  Ｄｅｎｓｉｔｙ  Ｉｍａｇｅ  Ｓｅｎｓｏｒ  Ａｐｐｌｉｃａｔｉｏｎ”，  ＩＥＤＭ  Ｔｅｃｈ．  Ｄｉｇ．，  ｐ．５０４，  ２０１０．）。
【０１４９】
しかしながら、上記作製方法では、ゲート絶縁層を形成した後に、ソース領域またはドレイン領域となるべき部分を露出するべく、ゲート絶縁層を部分的に除去する必要がある。よって、ゲート絶縁層が除去される際に、下層の酸化物半導体層も部分的にオーバーエッチングされ、ソース領域またはドレイン領域となるべき部分の膜厚が小さくなってしまう。その結果、ソース領域またはドレイン領域の抵抗が増加し、また、オーバーエッチングによるトランジスタの特性不良が起こりやすくなる。
【０１５０】
トランジスタの微細化を進めるには、加工精度の高いドライエッチング法を採用する必要がある。しかし、上記オーバーエッチングは、酸化物半導体層とゲート絶縁層の選択比が十分に確保できないドライエッチング法を採用する場合に、顕著に起こりやすい。
【０１５１】
例えば、酸化物半導体層が十分な厚さであればオーバーエッチングも問題にはならないが、チャネル長を２００ｎｍ以下とする場合には、短チャネル効果を防止する上で、チャネル領域となる部分の酸化物半導体層の厚さは２０ｎｍ以下、好ましくは１０ｎｍ以下であることが求められる。そのような薄い酸化物半導体層を扱う場合には、酸化物半導体層のオーバーエッチングは、上述したような、ソース領域またはドレイン領域の抵抗が増加、トランジスタの特性不良を生じさせるため、好ましくない。
【０１５２】
しかし、本発明の一態様のように、酸化物半導体層へのドーパントの添加を、酸化物半導体層を露出させず、ゲート絶縁層を残したまま行うことで、酸化物半導体層のオーバーエッチングを防ぎ、酸化物半導体層への過剰なダメージを軽減することができる。また、加えて、酸化物半導体層とゲート絶縁層の界面も清浄に保たれる。従って、トランジスタの特性及び信頼性を高めることができる。
【０１５３】
本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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