(57)【要約】【課題】クロストークを大幅に削減した高画質画像を表示可能な液晶表示装置を提供する。【解決手段】入力信号をサンプリングするスイッチング素子６１が含まれる表示画素が複数個マトリクス状に配列された液晶表示装置において、多相化された多相化画像信号のうちの同一サンプリング期間の信号を加算する加算回路３１と、加算回路の出力を１サンプリング分だけ遅延させる時間遅延回路３２と、加算回路の出力と時間遅延回路の出力との差分を算出する差分回路３３と、差分回路から出力された差分に所定値を乗算する乗算回路３４と、乗算回路の出力を入力された多相化画像信号に加算し、入力信号としてスイッチング素子によるサンプリングに供する他の加算回路１２を備えている。【選択図】図１
2012037708.tif 000002
【特許請求の範囲】
【請求項１】
入力信号をサンプリングするスイッチング素子と、
前記スイッチング素子におけるサンプリングにより得られた信号の電圧を保持する補助容量と、
前記補助容量に保持された電圧が印加される画素電極と、
所定の電圧が印加される共通電極と、
前記画素電極と共通電極との間に封入された液晶表示部材
とからなる表示画素が複数個マトリクス状に配列された液晶表示装置において、
多相化された多相化画像信号のうちの同一サンプリング期間の信号を加算する加算回路と、
前記加算回路の出力を１サンプリング分だけ遅延させる時間遅延回路と、
前記加算回路の出力と前記時間遅延回路の出力との差分を算出する差分回路と、
前記差分回路から出力された差分に所定値を乗算する乗算回路と、
前記乗算回路の出力を入力された多相化画像信号に加算し、前記入力信号として前記スイッチング素子によるサンプリングに供する他の加算回路
とを備えたことを特徴とする液晶表示装置。
【請求項２】
前記乗算回路で乗算に使用される所定値は、時間的に異なるサンプリング期間の多相化画像信号間で発生するクロストークの量に応じて多相化画像信号毎に定められることを特徴とする請求項１記載の液晶表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、多相化された画像信号によって高画質画像を表示する液晶表示装置に関するものである。
【背景技術】
【０００２】
従来、液晶表示装置においては、表示画素に含まれるスイッチング素子の応答特性や補助容量の周波数特性が良好でない場合に対応するために、画像信号をｎ相（ｎは２以上の整数）の多相信号に変換して入力することが行われている。すなわち、元の画像信号を多相化することにより、その占有周波数帯域を１／ｎに低下させ、ｎ本の入力信号線を用いて液晶表示装置に入力することが行われている。
【０００３】
図４は、特許文献１の「従来の技術」の欄に記載されている液晶表示装置の一例を示す図である。この液晶表示装置は、マトリックス状に配置された複数の表示画素ＰＸと、これら複数の表示画素ＰＸを駆動するための列信号線駆動回路５１および行信号線駆動回路５２とを備えている。
【０００４】
行信号線駆動回路５２は、行信号線Ｇ１、Ｇ２、・・・、Ｇｊを用いて各行の表示画素ＰＸに含まれるスイッチング素子のＯＮ／ＯＦＦを制御し、列信号駆動回路５１は、信号線Ｄ（１）１〜Ｄ（Ｘ）ｎを用いて、各列の表示画素ＰＸに含まれる補助容量６２に画像信号を書き込む。
【０００５】
複数の列信号線Ｄ（１）１〜Ｄ（Ｘ）ｎと複数の行信号線Ｇ１〜Ｇｊは、シリコンに代表される半導体基板上に、交差するように形成されるとともに、この交差部分に表示画素ＰＸが形成され、表示パネルが構成されている。
【０００６】
複数の表示画素ＰＸの各々は、スイッチング素子としてのトランジスタ６１、信号電圧保持用のコンデンサである補助容量６２、画素電極６３、共通電極６４および液晶部材６５から構成されている。以下、一例として、列信号線Ｄ（１）１と行信号線Ｇ１の交差部分に配置された表示画素ＰＸ（１，１）について説明する。
【０００７】
表示画素ＰＸ（１，１）において、トランジスタ６１のドレインには列信号線Ｄ（１）１が、制御端子であるゲートには行信号線Ｇ１が、ソースには補助容量６２の一端および画素電極６３がそれぞれ接続されている。液晶部材６５は、画素電極６３と共通電極６４との間に封入されている。また、全ての表示画素ＰＸの共通電極６４にはＣＯＭ信号が供給され、補助容量６２の他端にはＣＣ信号が供給される。
【０００８】
列信号駆動回路５１は、外部から送られてくる水平スタート信号ＨＳＴおよび水平クロック信号ＨＣＫに基づいて、外部から送られてくる多相化画像信号ＶＩＤＥＯ（Ｋ）［ｉ］（ただし、ｉ＝１〜ｎ）を所定のタイミングで順次にサンプリングして列信号線Ｄ（１）１〜Ｄ（１）ｎ、Ｄ（２）１〜Ｄ（２）ｎ、・・・、Ｄ（Ｘ）１〜Ｄ（Ｘ）ｎへ順次に出力する。すなわち、列信号駆動回路５１は、ｎ個の入力端子から同時に多相化画像信号を取り込み、所定のタイミングで各組の列信号線Ｄ（Ｋ）１〜Ｄ（Ｋ）ｎ（ただし、Ｋ＝１〜Ｘ）へ順次に出力する。
【０００９】
具体的には、１水平走査期間をＨとすると、列信号駆動回路５１は、多相化画像信号をＨ／Ｘの期間毎にサンプリングし、最初のＨ／Ｘの期間におけるｎ個のサンプリング信号を列信号線Ｄ（１）１〜Ｄ（１）ｎへ並列に出力し、次のＨ／Ｘの期間におけるｎ個のサンプリング信号を列信号線Ｄ（２）１〜Ｄ（２）ｎへ並列に出力し、以下同様の処理を行って、最後のＨ／Ｘの期間におけるｎ個のサンプリング信号を列信号線Ｄ（Ｘ）１〜Ｄ（Ｘ）ｎへ並列に出力する。
【００１０】
行信号線駆動回路５２は、外部から送られてくる垂直スタート信号ＶＳＴおよび垂直クロック信号ＶＣＫに基づいて、１フレーム分の走査期間内に走査信号を行信号線Ｇ１〜Ｇｊへ順次に出力する動作を、フレーム単位で繰り返し実行する。例えば、走査信号が行信号線Ｇ１に出力されたときは、その走査信号が第１行目のＫ×ｎ個の表示画素ＰＸ内部のトランジスタ６１のゲートに送られ、該トランジスタ６１をＯＮ状態にし、ドレイン−ソース間を導通させる。
【００１１】
これにより、列信号線駆動回路５１でサンプリングされた画像信号は、各組の列信号線Ｄ（１）１〜Ｄ（１）ｎ、Ｄ（２）１〜Ｄ（２）ｎ、・・・、Ｄ（Ｘ）１〜Ｄ（Ｘ）ｎへ順次に並列に出力される。その結果、列信号線Ｄ（１）１〜Ｄ（１）ｎ、Ｄ（２）１〜Ｄ（２）ｎ、・・・、Ｄ（Ｘ）１〜Ｄ（Ｘ）ｎが接続されているトランジスタ６１のドレイン−ソース間を経由して補助容量６２が充電される。また、行信号線駆動回路５２は、列信号線駆動回路５１における水平走査期間Ｈ毎に走査信号を行信号線Ｇ１〜Ｇｊに順次に出力し、走査信号を出力した行信号線に対応する表示画素ＰＸ内部の補助容量６２に対して列信号線Ｄ（１）１〜Ｄ（１）ｎ、Ｄ（２）１〜Ｄ（２）ｎ、・・・、Ｄ（Ｘ）１〜Ｄ（Ｘ）ｎに出力されている画像信号を蓄積させる。
【００１２】
以上の動作により、第１行目（Ｇ１）から最終行（Ｇｊ）までの全ての表示画素ＰＸ内部の補助容量６２に１フレーム分の画像信号が蓄積され、各表示画素ＰＸでは、補助容量６２に蓄積された画像信号に対応する電圧が画素電極６３に印加される。
【００１３】
ＣＯＭ信号は、画像信号の極性と同極性の信号として共通電極６４に供給され、一般的な液晶表示装置では、ＣＯＭ信号の電圧は液晶部材６５の閾値電圧に設定されている。そして、液晶部材６５を交流駆動するために、画像信号はフレーム毎またはフィールド毎に反転され、その信号電圧レベル（信号分電圧）とＣＯＭ信号の電圧との差を実効電圧として液晶部材６５に光変調動作を行わせる。
【００１４】
また、ＣＣ信号は、補助容量６２に蓄積された画像信号の電圧を調整するために使用される。すなわち、ＣＣ信号は、液晶の適正な光変調動作を確保するための電圧を、各表示画素ＰＸ内部の補助容量６２に印加するために使用される。
【００１５】
以上のように構成される液晶表示装置においては、ＣＣ信号は、全ての表示画素ＰＸの内部の補助容量６２に共通に供給される。したがって、各表示画素ＰＸの内部の補助容量６２にＣＣ信号を印加するための回路を介して補助容量６２に蓄積されている画像信号のクロストークが発生し、その結果、画像の表示品質が低下する。そこで、各組単位で垂直方向に接続された表示画素ＰＸ群毎に独立したＣＣ信号線からＣＣ信号を供給するように構成して少なくとも水平方向に隣接した表示画素ＰＸ間でのクロストークを防止し、画像の表示品質を向上させた液晶表示装置も知られている。
【００１６】
しかしながら、この液晶表示装置は、表示画素ＰＸの内部の補助容量６２によるクロストークは抑制できるが、多数のＣＣ信号線を別途に形成し、これらを補助容量６２に接続するための回路が必要である。その結果、多数の信号線のための配線領域を確保する必要があるので基板が大きくなり、半導体プロセスの複雑化によって歩留まりの低下と製造コストの増大を招く。
【００１７】
そこで、これらの問題を解消するために、特許文献１は、多相化画像信号によって画像表示を行う液晶表示装置において、多数のＣＣ信号線を別途形成することなく、図４に示した構成によって、各表示画素ＰＸの画像信号のクロストークを制御できる液晶表示装置を開示している。
【００１８】
この液晶表示装置は、図５に示すように、多相化画像信号が入力される列信号線駆動回路５１の入力側に信号処理回路が追加されて構成されている。信号処理回路は、ｎ相に多相化されたデジタルの画像データＶＩＤＥＯｄ［ｉ］（ｉ＝１〜ｎ）が入力される信号線にそれぞれ設けられた単相処理部１−ｉと、ｎ相の全ての画像データＶＩＤＥＯｄ［ｉ］を用いて補償データを作成する補償データ作成部２とからなる。
【００１９】
単相処理部１−ｉは、遅延回路１１、加算回路１２およびＤ／Ａ変換器１３からなる。遅延回路１１は、外部から送られてくるクロックＣＬＫに同期して、画像データＶＩＤＥＯｄ［ｉ］を一定時間（補償データ作成部２で処理に要する時間）だけ遅延させて加算回路１２に送る。加算回路１２は、遅延回路１１からの遅延された画像データＶＩＤＥＯｄ［ｉ］に、報償データ作成部２からの補償データΔＶｑを加算し、加算値ＩｎＡｄｄＤａｔａ［ｉ］としてＤ／Ａ変換器１３に送る。Ｄ／Ａ変換器１３は、加算回路１２から送られてくるデジタル信号をアナログ信号に変換し、画像信号ＶＩＤＥＯ［ｉ］として列信号線補償回路５１に送る。
【００２０】
補償データ作成部２は、加算回路２１および乗算回路２２からなる。加算回路２１は、ｎ相分の画像データＶＩＤＥＯｄ［ｉ］を全て加算し、加算値として乗算回路２２に送る。乗算回路２２は、加算回路２１からの加算値に一定の乗算係数Ａｃを乗じ、補償データΔＶｑとして単相処理部１−ｉの加算回路１２に送る。
【００２１】
この構成によれば、補助容量６２に蓄積された電荷がわずかに他の組の表示画素ＰＸに流れ、これによって画像信号ＶＩＤＥＯ［ｉ］が書き込まれた表示画素ＰＸ内部の画素電極６３の電圧が変動することで生ずる、組単位で画像信号ＶＩＤＥＯｄ［ｉ］のクロストークを補償することが可能となる。すなわち、クロストーク量に対応する画素電極６３の電圧変動量は同時に書き込まれる画像信号ＶＩＤＥＯ［ｉ］の加算値にほぼ比例した傾向を示すため、補償データ作成部２の出力を単相処理部１−ｉの加算回路１２で画像データＶＩＤＥＯｄ［ｉ］に加算し、それをＤ／Ａ変換器１３でアナログ信号に変換することで、電圧変動量を補償した画像信号ＶＩＤＥＯ［ｉ］を生成し、その結果、組単位で時間的に同一サンプル（同一サンプル期間）のクロストーク量を相殺した画像信号ＶＩＤＥＯ［ｉ］を画素電極に供給することでクロストークを補償した高画質画像の表示が可能になる。
【先行技術文献】
【特許文献】
【００２２】
【特許文献１】特開２００４−２０６０５０号公報
【発明の概要】
【発明が解決しようとする課題】
【００２３】
しかしながら、上述した従来の液晶表示装置では、同一サンプリング期間の多相化画像信号の総和にクロストーク量に応じた係数を乗算するとともに、その１種類の乗算結果のみを各多相化画像信号に加算するように構成されているので、次のような問題がある。例えば、相数を８とした場合、画像信号Ｖｉｄｅｏ１〜Ｖｉｄｅｏ８の配線は、図６（ａ）に示すように、シリコンに代表される半導体基板上に導体を成形することにより実現されている。ここで、図６（ａ）は上面図および図６（ｂ）は矢印ＡＡ’で切断した断面図である。なお、図６（ｃ）は配線モデルを示す図であり、インピーダンスＺａおよびＺｂによって相互に関与している状態が表されている。
【００２４】
この配線の場合、１相から８相でクロストークの量が異なる。図７（ａ）に示すように、信号レベル「黒」から、１サンプリング期間だけ信号レベル「白」を入力した場合、図７（ｂ）に示す波形のようにクロストークすることが実験により確認された。具体的には、Ｖｉｄｅｏ２は、Ｖｉｄｅｏ１，３および４の影響を受けて立ち上がりが良好である。Ｖｉｄｅｏ３についても同様である。一方、Ｖｉｄｅｏ１は、Ｖｉｄｅｏ２，３および４が片側にしか存在しないため、クロストークの影響で立ち上がりが悪くなる。Ｖｉｄｅｏ４についても同様である。Ｖｉｄｅｏ５は、Ｖｉｄｅｏ１−４の影響を受けてクロストークが生じるが、Ｖｉｄｅｏ２および３よりは少ない。Ｖｉｄｅｏ６からＶｉｄｅｏ７に向かうほど、Ｖｉｄｅｏ１−４から離れるため、クロストークは減少する。これは絶縁性基板の配線間インピーダンスによって生じる同一サンプル期間のクロストークであるが、更には前記配線間インピーダンスによって次サンプル（次サンプル期間）にまでクロストークが生じたものである。このクロストーク現象は時間的に近接または隣接する異なるサンプリング期間の間の信号総和の差分に大きく影響されるので、従来のクロストークの補正では良好な補正効果が得られない。
【００２５】
すなわち、乗算係数Ａｃが一つとかないため、前記配線間インピーダンスに応じて各単相処理部毎に異なる補正データを与えることができない。更に、同一時点のＶｉｄｅｏ１−８の信号に対する補正データを処理する構成となっているため、前記配線間インピーダンスによって生じる次サンプルへのクロストークを補正することができないものである。
【００２６】
そこで、本発明は、従来に比してクロストークを大幅に削減した高画質画像を表示可能な液晶表示装置を提供することを課題とする。
【課題を解決するための手段】
【００２７】
上記の課題を解決するために、本発明は、前記配線間で生じるクロストークと前のサンプリングによるクロストークを配線毎に補正するものである。すなわち、本発明は、入力信号をサンプリングするスイッチング素子と、スイッチング素子におけるサンプリングにより得られた信号の電圧を保持する補助容量と、補助容量に保持された電圧が印加される画素電極と、所定の電圧が印加される共通電極と、画素電極と共通電極との間に封入された液晶表示部材とからなる表示画素が複数個マトリクス状に配列された液晶表示装置において、多相化された多相化画像信号のうちの同一サンプリング期間の信号を加算する加算回路と、加算回路の出力を１サンプリング分だけ遅延させる時間遅延回路と、加算回路の出力と時間遅延回路の出力との差分を算出する差分回路と、差分回路から出力された差分に所定値を乗算する乗算回路と、乗算回路の出力を入力された多相化画像信号に加算し、入力信号としてスイッチング素子によるサンプリングに供する他の加算回路を備えたことを特徴とする。
【発明の効果】
【００２８】
本発明は、従来に比してクロストークを大幅に削減した高画質画像を表示可能な液晶表示装置を提供できる。
【図面の簡単な説明】
【００２９】
【図１】本発明の実施例１に係る液晶表示装置の要部の構成を抽出して示すブロック図である。
【図２】本発明の実施例１に係る液晶表示装置の画像信号のクロストーク量およびクロストーク補正係数の例を示す図である。
【図３】本発明の実施例１に係る液晶表示装置において、元信号が入力されてから補正結果が出力されるまでの各ブロックの処理結果を具体的な数値例で示す図である。
【図４】特許文献１の「従来の技術」の欄に記載されている液晶表示装置の一例を示す図である。
【図５】従来の液晶表示装置の要部の構成を抽出して示す図である。
【図６】従来の液晶表示装置の配線を説明するための図である。
【図７】従来の液晶表示装置の動作を説明するための図である。
【発明を実施するための形態】
【００３０】
以下、本発明の実施の形態について、図面を参照しながら詳細に説明する。
【実施例１】
【００３１】
本発明の実施例１に係る液晶表示装置は、図１に示すように、図４に示した液晶表示装置の列信号線駆動回路５１の入力側に多相化画像信号を処理する信号処理回路が追加されて構成されている。なお、以下では、相数ｎが「８」であるものとして説明する。また、背景技術の欄で説明した事項については、背景技術の欄で使用した符号と同じ符号を付して説明を省略または簡略化する。
【００３２】
信号処理回路は、８相に多相化されたデジタルの画像データＶＩＤＥＯ［ｉ］（ｉ＝１〜８）が列信号駆動回路５１に入力される信号線にそれぞれ設けられた単相処理部１−ｉと、８相の全ての画像データＩｎＤａｔａ［ｉ］を用いて補正データを作成する補正データ作成部３とからなる。なお、単相処理部１−ｉの各々の構成は、補正データ作成部３から各別の補正データが送られてくる点を除けば全て同じであるので、単相処理部１−ｉの構成のみを示し、他は省略している。
【００３３】
単相処理部１−ｉは、遅延回路１１、加算回路１２およびＤ／Ａ変換器１３からなる。遅延回路１１は、外部から送られてくるクロックＣＬＫに同期して、画像データを一定時間（補正データ作成部３で処理に要する時間）だけ遅延させて加算回路１２に送る。加算回路１２は、本発明の他の加算回路に対応し、遅延回路１１からの遅延された画像データに、補正データ作成部３からの補正データＣｍｐＤａｔａｉを加算し、加算結果をＤ／Ａ変換器１３に送る。Ｄ／Ａ変換器１３は、加算回路１２から送られてくるデジタル信号をアナログ信号に変換し、画像信号Ｖｉｄｅｏ［ｉ］として列信号線補償回路５１に送る。
【００３４】
補正データ作成部３は、加算回路３１、時間遅延回路３２、差分回路３３および乗算回路３４からなる。加算回路３１は、８相分の画像データＩｎＤａｔａｉを全て加算し、その結果である加算値ＡｄｄＤａｔａを時間遅延回路３２および差分回路３３に送る。
【００３５】
時間遅延回路３２は、加算回路３１から送られてくる加算値ＡｄｄＤａｔａを、例えば１サンプリング時間だけ遅延し、遅延データＡｄｄＤａｔａ＿Ｑとして差分回路３３に送る。
【００３６】
差分回路３３は、加算回路３１から送られてくる加算値ＡｄｄＤａｔａと、時間遅延回路３２から送られてくる遅延データＡｄｄＤａｔａ＿Ｑとの差を計算し、差分データＤｅｌｔａＤａｔａとして乗算回路３４に送る。
【００３７】
乗算回路３４は、差分回路３３から送られてくる差分データＤｅｌｔａＤａｔａと、クロストーク量に応じて定められた８個のクロストーク補正係数ＭｌｔＤａｔａ［ｉ］とを乗算し、補正データＣｍｐＤａｔａ［ｉ］として単相処理部１−１〜１−８にそれぞれ送る。なお、クロストーク補正係数ＭｌｔＤａｔａ［ｉ］は図示しないテーブル（レジスタ）に代表されるデータ記憶部に予め記憶されている。また、更に高精度に補正する手段として、画像データＩｎＤａｔａ［ｉ］の階調レベル或いは加算値ＡｄｄＤａｔａの値で変化するクロストーク量を補正するために，画像データＩｎＤａｔａ［ｉ］の階調レベル或いは加算値ＡｄｄＤａｔａの値に応じて乗算係数を変えるルックアップデーブルからクロストーク補正係数ＭｌｔＤａｔａ［ｉ］を生成してもよい。
【００３８】
図２は、クロストーク補正係数ＭｌｔＤａｔａ［ｉ］の例を示す図である。これらクロストーク補正係数は、各画像信号に対応させて、あらかじめテーブルに記憶されている。これらの係数は実験で最もクロストークが少なくなるように係数を変化させて得たものであるが，図６（c）の配線モデルに示すインピーダンス回路から計算によってクロストーク量を求め、クロストーク補正係数を定めても良い。いずれにしてもクロストークが補正可能な補正係数であればこれに限らない。
【００３９】
図３は、元信号としての画像データＩｎＤａｔａ［ｉ］が入力されてから補正結果が出力されるまでの各ブロックの処理結果を、サンプリング期間ｔ−３、ｔ−２、ｔ−１およびｔについて、具体的な数値例で示したものである。
【００４０】
図３（ａ）は、入力される画像データＩｎＤａｔａ［ｉ］を示しており、サンプリング期間ｔ−１において、画像データＩｎＤａｔａ１〜４に白レベルを示す「１」が、画像データＩｎＤａｔａ５〜８に黒レベルを示す「０」が入力されている。
【００４１】
図３（ｂ）は、補正前のビデオレベル、つまりクロストークが発生している状態の画像信号Ｖｉｄｅｏ１〜８のレベルを示している。すなわち、時間（ｔ−１）時点でＶｉｄｅｏ１〜４は白レベルを示す「１」となるべきであるが、これより低いレベルであって且つ相毎に異なるレベルとなっている。これは時間（ｔ−２）のレベル「０」から時間（ｔ−１）のレベル「１」への変化つまり次サンプル期間にクロストークが生じたものであり、主に各相間の配線の結合インピーダンスが原因である。また、ＩｎＤａｔａ５〜８は時間（ｔ−２）と（ｔ−１）間でレベル「０」と変化はないが、Ｖｉｄｅｏ５〜８ではレベル「０」とはならず相毎に異なるレベルとなっている。これは主に共通電極または各相間の配線の結合インピーダンスが原因で次サンプル期間に生じたクロストークである。
【００４２】
図３（ｃ）は、入力される画像データＩｎＤａｔａ［ｉ］の総和（信号総和：加算回路３１の出力）、時間遅延回路３２の出力および差分回路３３の出力を示している。
【００４３】
図３（ｄ）は、図３（ｃ）で示す差分回路３３の出力にクロストーク量に応じた係数を乗じる乗算回路３４の出力を示している。この出力がクロストークを打ち消す（補正する）データとなる。
【００４４】
図３（ｅ）は、図３（ｄ）の乗算回路３４の出力を画像データＩｎＤａｔａ［ｉ］に加算する加算回路１２の出力を示している。この出力は生じるクロストークを打ち消す（補正する）データを画像データに印加したものである。
【００４５】
図３（ｆ）は、図３（ｅ）の補正データをＶｉｄｅｏ１〜８に入力した補正結果を示している。この補正データでもクロストークが生じるが、図３（ｂ）の網掛け部分と図３（ｆ）の網掛け部分とを比較すると、大幅にクロストークが補正されていることが理解できる。詳細な説明、図示は省略するが更に高精度に補正する手段として、画像データＩｎＤａｔａ［ｉ］の階調レベル或いは加算値ＡｄｄＤａｔａの値に応じて乗算係数を変えるルックアップデーブルからクロストーク補正係数ＭｌｔＤａｔａ［ｉ］を生成する構成としても良い。これは、画像データレベルに応じてダイナミックに補正係数を変えることで高精度なクロストーク補正が実現できるものである。
【００４６】
以上説明したように、本発明の実施例１に係る液晶表示装置によれば、従来では補正することができなかった次サンプル期間への配線間クロストークを補正した高画質の表示画像を得ることができる。
【００４７】
また、特許文献１の補償データ作成部と実施例１の補正データ作成部とは作用効果が異なり、実施例１の補正データ作成部は、並列に設置することができる。すなわち、同一サンプル期間のクロストークを補正する特許文献１の補償データ作成部と次サンプル期間のクロストークを補正する実施例１の補正データ作成部の出力を、実施例１の単相処理部の加算回路で加算することで更に高精度のクロストーク補正が可能となる。
【産業上の利用可能性】
【００４８】
本発明は、投射型ディスプレイ、ビューファインダまたはヘッドマウントディスプレイ等に利用することができる。
【符号の説明】
【００４９】
１−１〜１−８  単相処理部
２  補正データ作成部
１１  遅延回路
１２  加算回路
１３  Ｄ／Ａ変換器
３１  加算回路
３２  時間遅延回路
３３  差分回路
３４  乗算回路
６１  スイッチング素子
６２  補助容量
６３  画素電極
６４  共通電極
６５  液晶部材
【図１】
2012037708.tif 000003
【図２】
2012037708.tif 000004
【図３】
2012037708.tif 000005
【図４】
2012037708.tif 000006
【図５】
2012037708.tif 000007
【図６】
2012037708.tif 000008
【図７】
2012037708.tif 000009