(57)【要約】【課題】回路規模および消費電力の増大を伴わずに低ノイズ特性を実現し、Ｓ／Ｎ比の高い正確な静電容量検出が可能な静電容量検出回路を提供する。【解決手段】被検出キャパシタＣｓの容量値を電圧に変換して出力する静電容量検出回路であって、演算増幅器Ａ１の反転入力端子と演算増幅器Ａ１の出力端子との間に直列に第１のスイッチＳ１及びホールドキャパシタＣｈを接続する。そして、フェーズ１（第１のサンプリング期間）で第１のスイッチＳ１をオフし、フェーズ２（第２のサンプリング期間）で第１のスイッチＳ１をオンすることで、ホールドキャパシタＣｈに、フェーズ２の電荷のみを保持させるようにする。【選択図】      図１
2012037439.tif 000002
【特許請求の範囲】
【請求項１】
演算増幅器とキャパシタとスイッチとを備え、前記スイッチを制御することによりサンプリング動作を２回行い、１回目と２回目のチャージ電圧の差を取ることでノイズ成分を除去しつつ、被検出キャパシタの容量値を電圧に変換して出力する静電容量検出回路であって、
前記演算増幅器の反転入力端子と前記演算増幅器の出力端子との間に直列に接続される第１のスイッチ及びホールドキャパシタを備えることを特徴とする静電容量検出回路。
【請求項２】
前記１回目のサンプリング動作を行う第１のサンプリング期間と、前記２回目のサンプリング動作を行い、前記出力データが確定する第２のサンプリング期間とを生成する制御部を備えることを特徴とする請求項１に記載の静電容量検出回路。
【請求項３】
前記制御部は、
前記第１のサンプリング期間に前記第１のスイッチを非導通状態とし、前記第２のサンプリング期間に前記第１のスイッチを導通状態とすることで、前記ホールドキャパシタに、前記第２のサンプリング期間の電荷のみを保持させるように制御することを特徴とする請求項２に記載の静電容量検出回路。
【請求項４】
前記チャージ電圧が印加される入力端子を備え、
前記１回目と２回目のチャージ電圧は、前記演算増幅器の非反転入力端子に接続される基準電圧を基準として絶対値が等しく、且つ正負の符号が異なる電圧であることを特徴とする請求項１〜３の何れか１項に記載の静電容量検出回路。
【請求項５】
前記チャージ電圧が印加される入力端子を備え、
前記キャパシタ及び前記スイッチは、
前記入力端子と前記演算増幅器の反転入力端子との間に接続される前記被検出キャパシタと、
前記反転入力端子と前記演算増幅器の出力端子との間に接続されるフィードバックキャパシタと、
前記反転入力端子と前記演算増幅器の出力端子との間に接続される第２のスイッチと、
を備えることを特徴とする請求項１〜４の何れか１項に記載の静電容量検出回路。
【請求項６】
前記チャージ電圧が印加される入力端子を備え、
前記キャパシタ及び前記スイッチは、
前記入力端子と前記演算増幅器の反転入力端子との間に接続される前記被検出キャパシタと、
前記反転入力端子と前記演算増幅器の出力端子との間に接続される第２のスイッチと、
前記演算増幅器の出力端子に一端が接続される第３のスイッチと、
前記反転入力端子と前記第３のスイッチの他端との間に接続されるフィードバックキャパシタと、
前記第３のスイッチと前記フィードバックキャパシタとの間のノードと、基準電位との間に接続される第４のスイッチと、
を備えることを特徴とする請求項１〜４の何れか１項に記載の静電容量検出回路。
【請求項７】
前記チャージ電圧が印加される入力端子を備え、
前記キャパシタ及び前記スイッチは、
前記入力端子と前記演算増幅器の反転入力端子との間に接続される前記被検出キャパシタと、
前記演算増幅器の出力端子に一端が接続される第３のスイッチと、
前記反転入力端子と前記第３のスイッチの他端との間に接続される第１のフィードバックキャパシタと、
前記第３のスイッチと前記第１のフィードバックキャパシタとの間のノードと、基準電位との間に接続される第４のスイッチと、
前記反転入力端子に一端が接続される第６のスイッチと、
前記演算増幅器の出力端子と前記第６のスイッチの他端との間に接続される第２のフィードバックキャパシタと、
前記第６のスイッチと前記第２のフィードバックキャパシタとの間のノードと、基準電位との間に接続される第５のスイッチと、
を備えることを特徴とする請求項１〜４の何れか１項に記載の静電容量検出回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、物理量を検出する容量式センサ装置に用いられる静電容量検出回路に関する。
【背景技術】
【０００２】
従来の容量検出回路としては、例えば特許文献１に記載の技術がある。この技術は、高抵抗値の抵抗を用いない構成とすることで容量検出回路のチップ面積を小さくすると共に、電源投入時やリセット時等において、容量を急速充電することで、容量を安定して検出できるまでの時間を短くするものである。
図１２は、上記従来の容量検出回路の構成を示す図である。
この容量検出回路は、演算増幅器１０１と、基準電源１０２と、フォードバック容量１０３と、ＭＯＳトランジスタ１０４とを備える。演算増幅器１０１の反転入力端子には被検出キャパシタ１２０が接続されており、該被検出キャパシタ１２０は、物理量に応じて容量値が変化する差動の容量１２０ａ，１２０ｂから構成されている。容量１２０ａ，１２０ｂは、一端が共通接続され、他端がそれぞれ直流電源１２１，１２２に接続されている。
【０００３】
この容量検出回路は、ＭＯＳトランジスタ１０４をオンとすることで被検出キャパシタ１２０を充電し、次にＭＯＳトランジスタ１０４をオフとすることで充電した電荷をフィードバック容量１０３へ移動させ、出力値を得るものである。したがって、直流電源１２１、１２２からみた見た演算増幅器１０１の出力端子Ｖｏまでの周波数特性は、図１３に示すようになる。ここで、この伝達関数は被検出キャパシタ１２０ａ，１２０ｂを同相変化の容量、直流電源１２１，１２２を共通、被検出キャパシタ１２０とフィードバック容量１０３の容量値が等しいと仮定して小信号解析をしたものである。また、ＭＯＳトランジスタ１０４のオン、オフ切り替え周波数をｆｓとしている。この図１３では、直流から２ｆｓまでの範囲を記載しているが、伝達関数は周期関数であるので、同様の波形が高域まで繰り返される。
【０００４】
図１３からも明らかなように、ｆｓよりも離れた周波数に分布するノイズ成分を除去する効果が確認できる。具体的には、ｆｓを０ｄＢとした場合、回路利得が−３ｄＢとなる周波数は、ｆｓ±ｆｓ／２であるので、特に、直流〜ｆｓ／２及び３／２×ｆｓ〜２ｆｓの周波数領域に分布するノイズ成分を除去する効果がある。
また、図１２に示す容量検出回路の演算増幅器１０１の非反転入力端子から見た出力端子Ｖｏの周波数特性を図１４に示す。図１４から分かるように、演算増幅器１０１が発生するノイズ成分を除去しつつ、被検出キャパシタ１２０の容量値を検出可能である。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００１−２４９１５１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
ところで、上記従来の容量検出回路にあっては、十分な電荷の充放電を行うためには、直流電源１２１，１２２及び演算増幅器１０１はｆｓよりも十分に広い帯域を持つ必要がある。しかしながら、この場合、ｆｓ／２以上に分布するノイズ成分の影響が大きく、折り返しノイズの影響を考慮すると、直流電源１２１，１２２及び演算増幅器１０１にノイズ成分が含まれる場合、被検出キャパシタ１２０の容量値を正確に検出することが難しいという問題がある。
そこで、本発明は、回路規模及び消費電力の増大を伴わずに低ノイズ特性を実現し、Ｓ／Ｎ比の高い正確な容量検出が可能な静電容量検出回路を提供することを目的としている。
【課題を解決するための手段】
【０００７】
上記目的を達成するために、本発明に係る静電容量検出回路は、演算増幅器とキャパシタとスイッチとを備え、前記スイッチを制御することによりサンプリング動作を２回行い、１回目と２回目のチャージ電圧の差を取ることでノイズ成分を除去しつつ、被検出キャパシタの容量値を電圧に変換して出力する静電容量検出回路であって、前記演算増幅器の反転入力端子と前記演算増幅器の出力端子との間に直列に接続される第１のスイッチ及びホールドキャパシタを備えることを特徴としている。
【０００８】
また、上記において、前記１回目のサンプリング動作を行う第１のサンプリング期間と、前記２回目のサンプリング動作を行い、前記出力データが確定する第２のサンプリング期間とを生成する制御部を備え、該制御部は、前記第１のサンプリング期間に前記第１のスイッチを非導通状態とし、前記第２のサンプリング期間に前記第１のスイッチを導通状態とすることで、前記ホールドキャパシタに、前記第２のサンプリング期間の電荷のみを保持させるように制御することが望ましい。
【０００９】
これにより、急峻なバンドパスフィルタ特性を持つことができるので、直流からサンプリング周波数ｆｓまでのノイズ成分を大幅に除去することができ、特に折り返しノイズの低減を大幅に行うことができる。その結果、Ｓ／Ｎ比の高い静電容量検出を行うことができるという効果がある。
さらに、急峻なバンドパスフィルタ特性を比較的小さい容量のキャパシタとスイッチのみで実現することができるため、回路規模の増大および消費電力の増大を伴わずに、低ノイズ化を実現することができる。
【００１０】
さらに、本発明に係る静電容量検出回路は、上記において、前記チャージ電圧が印加される入力端子を備え、前記１回目と２回目のチャージ電圧は、前記演算増幅器の非反転入力端子に接続される基準電圧を基準として絶対値が等しく、且つ正負の符号が異なる電圧であることを特徴としている。
これにより、被検出キャパシタの容量値の変化を適切に検出することができる。
【００１１】
また、本発明に係る静電容量検出回路は、上記において、前記チャージ電圧が印加される入力端子を備え、前記キャパシタ及び前記スイッチは、前記入力端子と前記演算増幅器の反転入力端子との間に接続される前記被検出キャパシタと、前記反転入力端子と前記演算増幅器の出力端子との間に接続されるフィードバックキャパシタと、前記反転入力端子と前記演算増幅器の出力端子との間に接続される第２のスイッチと、を備えることを特徴としている。
【００１２】
このとき、第１のサンプリング期間に第２のスイッチを導通状態とし、第２のサンプリング期間に第２のスイッチを非導通状態とすることで、第１のサンプリング期間の入力電圧と第２のサンプリング期間の入力電圧との差分を、被検出キャパシタ及びフィードバックキャパシタの容量比に応じた利得で増幅することができる。このように、簡易な回路構成でノイズ成分の除去機能および増幅機能を果たすことができる。
【００１３】
また、本発明に係る静電容量検出回路は、上記において、前記チャージ電圧が印加される入力端子を備え、前記キャパシタ及び前記スイッチは、前記入力端子と前記演算増幅器の反転入力端子との間に接続される前記被検出キャパシタと、前記反転入力端子と前記演算増幅器の出力端子との間に接続される第２のスイッチと、前記演算増幅器の出力端子に一端が接続される第３のスイッチと、前記反転入力端子と前記第３のスイッチの他端との間に接続されるフィードバックキャパシタと、前記第３のスイッチと前記フィードバックキャパシタとの間のノードと、基準電位との間に接続される第４のスイッチと、を備えることを特徴としている。
これにより、演算増幅器が持つオフセットをキャンセルするオートゼロ機能を備える静電容量検出回路とすることができる。
【００１４】
さらに、本発明に係る静電容量検出回路は、上記において、前記チャージ電圧が印加される入力端子を備え、前記キャパシタ及び前記スイッチは、前記入力端子と前記演算増幅器の反転入力端子との間に接続される前記被検出キャパシタと、前記演算増幅器の出力端子に一端が接続される第３のスイッチと、前記反転入力端子と前記第３のスイッチの他端との間に接続される第１のフィードバックキャパシタと、前記第３のスイッチと前記第１のフィードバックキャパシタとの間のノードと、基準電位との間に接続される第４のスイッチと、前記反転入力端子に一端が接続される第６のスイッチと、前記演算増幅器の出力端子と前記第６のスイッチの他端との間に接続される第２のフィードバックキャパシタと、前記第６のスイッチと前記第２のフィードバックキャパシタとの間のノードと、基準電位との間に接続される第５のスイッチと、とを備えることを特徴としている。
これにより、演算増幅器が持つオフセットをキャンセルするオートゼロ機能を備えると共に、演算増幅器の出力電圧の変動量を少なくし、演算増幅器の高いスルーレートを要求しない静電容量検出回路とすることができる。
【発明の効果】
【００１５】
以上説明したように、本発明の静電容量検出回路は、回路規模および消費電力の増大を伴わずに、チャージ電圧及び演算増幅器が有するノイズを効果的に抑制することができ、Ｓ／Ｎ比の高い正確な静電容量検出を行うことができるという効果が得られる。
【図面の簡単な説明】
【００１６】
【図１】第１の実施形態における静電容量検出回路の回路図である。
【図２】図１に示す回路のタイミングチャートである。
【図３】Ｖｉｎから見た演算増幅器の出力端子までの周波数特性である。
【図４】演算増幅器の非反転入力端子から見た出力端子までの周波数特性である。
【図５】第２の実施形態における静電容量検出回路の回路図である。
【図６】図５に示す回路のタイミングチャートである。
【図７】演算増幅器の非反転入力端子から見た出力端子までの周波数特性である。
【図８】第３の実施形態における静電容量検出回路の回路図である。
【図９】図８に示す回路のタイミングチャートである。
【図１０】第４の実施形態における静電容量検出回路の回路図である。
【図１１】図１０に示す回路のタイミングチャートである。
【図１２】従来の静電容量検出回路の回路図である。
【図１３】従来の直流電源から見た演算増幅器の出力端子までの周波数特性である。
【図１４】従来の演算増幅器の非反転入力端子から見た出力端子までの周波数特性である。
【発明を実施するための形態】
【００１７】
以下、本発明の実施の形態を、図面を参照して説明する。
（第１の実施形態）
図１は、本発明の第１の実施形態に係る静電容量検出回路の回路図である。
この静電容量検出回路は、演算増幅器Ａ１と、演算増幅器Ａ１の出力端子Ｖｏｕｔに接続された演算回路ＯＰ１とを有する。演算増幅器Ａ１の反転入力端子と、チャージ電圧が印加される入力端子Ｖｉｎとの間には、被検出キャパシタ（サンプリングキャパシタ）Ｃｓが接続されている。また、演算増幅器Ａ１の非反転入力端子は基準電位に接続されている。
【００１８】
演算増幅器Ａ１の反転入力端子と演算増幅器Ａ１の出力端子Ｖｏｕｔとの間には、第１のスイッチＳ１及びホールドキャパシタＣｈが直列に接続されている。具体的には、第１のスイッチＳ１の一端が演算増幅器Ａ１の反転入力端子に接続され、ホールドキャパシタＣｈの一端が演算増幅器Ａ１の出力端子Ｖｏｕｔに接続され、第１のスイッチＳ１の他端とホールドキャパシタＣｈの他端とが接続された状態となっている。
さらに、演算増幅器Ａ１の反転入力端子と演算増幅器Ａ１の出力端子Ｖｏｕｔとの間には、フィードバックキャパシタＣｆが接続されていると共に、演算増幅器Ａ１の反転入力端子と演算増幅器Ａ１の出力端子Ｖｏｕｔとの間には、第２のスイッチＳ２が接続されている。
【００１９】
また、入力端子Ｖｉｎには、第１０のスイッチＳ１０と、第１１のスイッチＳ１１とが接続されている。第１０のスイッチＳ１０は、オン状態（導通状態）で入力端子Ｖｉｎにチャージ電圧Ｖ１を供給できるようになっている。また、第１１のスイッチＳ１１は、オン状態（導通状態）で入力端子Ｖｉｎにチャージ電圧Ｖ２を供給できるようになっている。
ここで、チャージ電圧Ｖ１，Ｖ２は、基準電位を基準として絶対値が等しく、且つ正負の符号が異なる電圧である。すなわち、基準電圧は（Ｖ１−Ｖ２）／２に設定されている。
【００２０】
このように、本実施形態における静電容量検出回路は、演算増幅器Ａ１とキャパシタとスイッチと演算回路ＯＰ１とを備えている。そして、後述する図２に示すスイッチ制御によりサンプリング動作を２回行い、チャージ電圧に含まれるノイズ成分のうち１回目と２回目のサンプリングにおいて共通に含まれるノイズ成分と、演算増幅器Ａ１に含まれるノイズ成分のうち１回目と２回目のサンプリングにおいて共通に含まれるノイズ成分とを除去して、出力信号を得るものである。これにより、演算回路ＯＰ１で、既知のＣｆ、Ｖ１、Ｖ２及び抽出したＶｏｕｔの関係から、被検出キャパシタＣｓの容量値を検出することができる。
【００２１】
図２は、第１，第２，第１０及び第１１のスイッチＳ１，Ｓ２，Ｓ１０及びＳ１１を制御する制御信号と、入力端子Ｖｉｎに印加するチャージ電圧のタイミングチャートである。
この図２において、制御信号がハイレベルとなる区間は各スイッチがオン状態（導通状態）となる区間を示し、制御信号がローレベルとなる区間は各スイッチがオフ状態（非導通状態）となる区間を示している。また、図中Δｔは、第１及び第１１のスイッチＳ１及びＳ１１と第２及び第１０のスイッチＳ２及びＳ１０とを同時にオンさせないようにするためのノーオーバーラップ区間であり、例えば１ｎ秒等に設定する。
【００２２】
すなわち、この静電容量検出回路では、第１及び第１１のスイッチＳ１及びＳ１１がオフで第２及び第１０のスイッチＳ２及びＳ１０がオンとなっている状態から、第１及び第１１のスイッチＳ１及びＳ１１がオンで第２及び第１０のスイッチＳ２及びＳ１０がオフとなる状態へ移行する際には、先ず、オン状態である第２及び第１０のスイッチＳ２及びＳ１０をオフし、そのΔｔ経過後に第１及び第１１のスイッチＳ１及びＳ１１をオンするようにする。
【００２３】
一方、第１及び第１１のスイッチＳ１及びＳ１１がオンで第２及び第１０のスイッチＳ２及びＳ１０がオフとなっている状態から、第１及び第１１のスイッチＳ１及びＳ１１がオフで第２及び第１０のスイッチＳ２及びＳ１０がオンとなる状態へ移行する際には、先ず、オン状態である第１及び第１１のスイッチＳ１及びＳ１１をオフし、そのΔｔ経過後に第２及び第１０のスイッチＳ２及びＳ１０をオンするようにする。
ここでは、第１及び第１１のスイッチＳ１及びＳ１１がオフで第２及び第１０のスイッチＳ２及びＳ１０がオンとなる、１回目のサンプリング期間（第１のサンプリング期間）をフェーズ１とし、第１及び第１１のスイッチＳ１及びＳ１１がオンで第２及び第１０のスイッチＳ２及びＳ１０がオフとなる、２回目のサンプリング期間（第２のサンプリング期間）をフェーズ２とする。
【００２４】
本実施形態では、第２及び第１０のスイッチＳ２及びＳ１０がオンとなるフェーズ１の期間にフィードバックキャパシタＣｆの電荷を放電し、且つ被検出キャパシタＣｓに１回目の電圧チャージを行う。次に、第２及び第１０のスイッチＳ２及びＳ１０がオフとなるフェーズ２の期間に２回目の電圧チャージを行い、このとき静電容量の検出がなされて出力電圧が確定し、静電容量検出が完了する。
【００２５】
確定した電圧値は、第２及び第１０のスイッチＳ２及びＳ１０がオンとなる期間のチャージ電圧および第２及び第１０のスイッチＳ２及びＳ１０がオフとなる期間のチャージ電圧に含まれる共通のノイズ成分が除去されたものとなる。さらに、この確定した電圧値は、第２及び第１０のスイッチＳ２及びＳ１０がオンとなる期間の演算増幅器Ａ１および第２及び第１０のスイッチＳ２及びＳ１０がオフとなる期間の演算増幅器Ａ１に含まれる共通のノイズ成分が除去されたものとなる。
【００２６】
加えて、フェーズ１で、ホールドキャパシタＣｈが前回のフェーズ２の電荷のみを保持できるよう、第１のスイッチＳ１をオフとし、フェーズ２で、ホールドキャパシタＣｈが新たな電荷を保持するために、第１のスイッチＳ１をオンとするようにしている。
この動作により、キャパシタＣｆおよびＣｈと、サンプリング周波数ｆｓにより回路の時定数が制限され、急峻なバンドパスフィルタの効果が得られる。この点について以下に詳述する。
【００２７】
フェーズ２が完了する時刻をｔとし、サンプリング周期をＴ（＝１／ｆｓ）とすると、フェーズ１が完了する時刻は（ｔ−Ｔ／２）と表される。そして、時刻ｔにおける入力電圧をＶｉｎ（ｔ）、出力電圧をＶｏｕｔ（ｔ）とすると、フェーズ２におけるキャパシタＣｓ、Ｃｆ、Ｃｈの電荷Ｑｓ2、Ｑｆ2、Ｑｈ2はそれぞれ（１）〜（３）式に示すようになる。
Ｑｓ2＝Ｃｓ×Ｖｉｎ（ｔ）  ………（１）
Ｑｆ2＝Ｃｆ×Ｖｏｕｔ（ｔ）  ………（２）
Ｑｈ2＝Ｃｈ×Ｖｏｕｔ（ｔ）  ………（３）
【００２８】
また、フェーズ１におけるキャパシタＣｓ、Ｃｆ、Ｃｈの電荷Ｑｓ1、Ｑｆ1、Ｑｈ1はそれぞれ（４）〜（６）式に示すようになる。
Ｑｓ1＝Ｃｓ×Ｖｉｎ（ｔ−Ｔ／２）  ………（４）
Ｑｆ1＝Ｃｆ×０  ………（５）
Ｑｈ1＝Ｃｈ×Ｖｏｕｔ（ｔ−Ｔ／２）  ………（６）
【００２９】
ここで、フェーズ１におけるキャパシタＣｈの電荷は、前回のフェーズ２が完了する時刻（ｔ−Ｔ）の電荷を保持するよう、第１のスイッチＳ１により制御しているので、キャパシタＣｈの電荷量は、時刻（ｔ−Ｔ／２）と時刻（ｔ−Ｔ）とで等しい。
よって、前記（６）式は、
Ｑｈ1＝Ｃｈ×Ｖｏｕｔ（ｔ−Ｔ）  ………（７）
と置き換えることができる。
【００３０】
ここで、フェーズ１とフェーズ２との間に電荷保存則を適用し、ｚをｚ平面のパラメータとし、ｚ-1を１サンプリング遅延とすると、静電容量検出が完了するフェーズ２の伝達関数Ｈ（ｚ）は、
Ｈ（ｚ）＝〔Ｃｓ／｛Ｃｆ＋Ｃｈ（１−ｚ-1）｝〕×（ｚ-1/2−１）  ………  （８）
によって算出される。
【００３１】
前記（８）式から、静電容量検出回路のサンプリング周波数ｆｓにおける回路利得は、フェーズ１及びフェーズ２のチャージ電圧が演算増幅器Ａ１の基準電位を基準に絶対値の等しい正負の電圧とすると、２×Ｃｓ／Ｃｆとなる。また、キャパシタＣｈはサンプリング周波数ｆｓにおける回路利得に影響を与えないことがわかる。また、キャパシタＣｆとＣｈとの比が回路の周波数応答の減衰特性に関与していることがわかる。
図３は、前記（８）式で示される伝達関数を周波数軸に表したものである。この図３に示す周波数特性は、キャパシタをＣｓ＝Ｃｆ＝Ｃｈとしたときの例である。なお、図３では直流から２ｆｓまでの範囲を記載しているが、伝達関数は周期関数であるので、同様の波形が高域まで繰り返される。
【００３２】
また、入力端子Ｖｉｎを接地とし、演算増幅器Ａ１の非反転入力端子から出力端子までの伝達関数Ｈ（ｚ）を、前述と同様に電荷保存則を適用して算出すると、次式で表される。
Ｈ（ｚ）＝｛Ｃｆ＋Ｃｈ（１−ｚ-1）＋Ｃｓ（１−ｚ-1/2）｝／｛Ｃｆ＋Ｃｈ（１−ｚ-1）｝  ………  （９）
【００３３】
上記（９）式から、キャパシタＣｈはサンプリング周波数ｆｓにおける回路利得に影響を与えないことがわかる。また、キャパシタＣｆとＣｈとの比が回路の周波数応答の減衰特性に関与していることがわかる。
図４は、前記（９）式で示される伝達関数を周波数軸に表したものである。この図４に示す周波数特性は、キャパシタをＣｓ＝Ｃｆ＝Ｃｈとしたときの例である。なお、図４では直流から２ｆｓまでの範囲を記載しているが、伝達関数は周期関数であるので、同様の波形が高域まで繰り返される。
【００３４】
ところで、図１２に示す一般的な静電容量検出回路の伝達関数Ｈ（ｚ）は、被検出キャパシタをＣ１２０、フィードバックキャパシタをＣ１０３とし、前述と同様に電荷保存則を適用して算出すると、次式で表される。
Ｈ（ｚ）＝Ｃ１２０／Ｃ１０３×（ｚ-1/2−１）  ………  （１０）
上記（１０）式で示される伝達関数を周波数軸に表すと図１３に示すようになる。図３と図１３との比較からも明らかなように、図１に示す本実施形態の静電容量検出回路では、チャージ電圧に含まれるノイズ成分に対して非常に急峻なバンドパスフィルタを形成できることがわかる。
【００３５】
また、図１２に示す一般的な静電容量検出回路の、演算増幅器の非反転入力端子から出力端子までの伝達関数Ｈ（ｚ）は、前述と同様に電荷保存則を適用して算出すると、次式で表される。
Ｈ（ｚ）＝Ｃ１２０／Ｃ１０３×（１−ｚ-1/2）＋１  ………  （１１）
上記（１１）式で示される伝達関数を周波数軸に表すと図１４に示すようになる。図４と図１４との比較からも明らかなように、図１に示す本実施形態の静電容量検出回路では、演算増幅器が発生するノイズに対して非常に急峻なバンドパスフィルタを形成できることがわかる。
【００３６】
図１２に示す一般的な静電容量検出回路では、キャパシタの値によらず、ナイキスト周波数ｆｓ／２でのノイズ減衰量はｆｓのノイズに対し３ｄＢであるのに対し、図１に示す本実施形態の静電容量検出回路では、例えば、キャパシタＣｆとＣｈの比をＣｆ：Ｃｈ＝１：５に選ぶと、ナイキスト周波数ｆｓ／２でのノイズ減衰量はｆｓのノイズに対し２３．８ｄＢと非常に大きな減衰量を実現できる。また、キャパシタＣｆとＣｈの比として、この例よりも大きい比を選択すれば、更に減衰量を増やすことができる。
【００３７】
このように、上記第１の実施形態では、チャージ電圧及び演算増幅器が発生するノイズに対し、サンプリング周波数ｆｓ以外のノイズ成分を大幅に減衰させることができ、特に折り返しノイズの発生を大幅に抑制し、Ｓ／Ｎ比の高い信号成分を抽出することが可能である。よって、既知のＣｆ、Ｖ１、Ｖ２及び抽出したＶｏｕｔの関係から、被検出キャパシタＣｓの正確な静電容量検出を実施することが可能である。
また、急峻なバンドパスフィルタ特性を比較的小さい容量のキャパシタＣｆとスイッチのみで実現することができるため、回路規模の増大及び消費電力の増大を伴わずに、低ノイズ化を実現することができる。
【００３８】
（第２の実施形態）
次に、本発明における第２の実施形態について説明する。
この第２の実施形態は、演算増幅器Ａ１が持つオフセットをキャンセルすることができるオートゼロ機能を備えたものである。
図５は、第２の実施形態における静電容量検出回路の回路図である。
この図５に示す静電容量検出回路は、前述した図１に示す静電容量検出回路において、第３のスイッチＳ３及び第４のスイッチＳ４が追加されていることを除いては図１と同様の構成を有するため、図１と同様の構成を有する部分には図１と同一符号を付し、構成の異なる部分を中心に説明する。
フィードバックキャパシタＣｆの一端は演算増幅器Ａ１の反転入力端子に接続されており、このフィードバックキャパシタＣｆの他端と演算増幅器Ａ１の出力端子との間には、第３のスイッチＳ３が接続されている。また、フィードバックキャパシタＣｆと第３のスイッチＳ３との間のノードと、基準電位との間には、第４のスイッチＳ４が接続されている。
【００３９】
図６は、第１〜第４のスイッチＳ１〜Ｓ４及び第１０，第１１のスイッチＳ１０，Ｓ１１を制御する制御信号と、入力端子に印加するチャージ電圧のタイミングチャートである。
この図６において、制御信号がハイレベルとなる区間は各スイッチがオン状態（導通状態）となる区間を示し、制御信号がローレベルとなる区間は各スイッチがオフ状態（非導通状態）となる区間を示している。また、図中Δｔは、第１，第３及び第１１のスイッチＳ１，Ｓ３及びＳ１１と、第２，第４及び第１０のスイッチＳ２，Ｓ４及びＳ１０とを同時にオンさせないようにするためのノーオーバーラップ区間であり、例えば１ｎ秒等に設定する。
【００４０】
すなわち、この静電容量検出回路では、第１，第３及び第１１のスイッチＳ１，Ｓ３及びＳ１１がオフで第２，第４及び第１０のスイッチＳ２，Ｓ４及びＳ１０がオンとなっている状態から、第１，第３及び第１１のスイッチＳ１，Ｓ３及びＳ１１がオンで第２，第４及び第１０のスイッチＳ２，Ｓ４及びＳ１０がオフとなる状態へ移行する際には、先ず、オン状態である第２，第４及び第１０のスイッチＳ２，Ｓ４及びＳ１０をオフし、そのΔｔ経過後に第１，第３及び第１１のスイッチＳ１，Ｓ３及びＳ１１をオンするようにする。
【００４１】
一方、第１，第３及び第１１のスイッチＳ１，Ｓ３及びＳ１１がオンで第２，第４及び第１０のスイッチＳ２，Ｓ４及びＳ１０がオフとなっている状態から、第１，第３及び第１１のスイッチＳ１，Ｓ３及びＳ１１がオフで第２，第４及び第１０のスイッチＳ２，Ｓ４及びＳ１０がオンとなる状態へ移行する際には、先ず、オン状態である第１，第３及び第１１のスイッチＳ１，Ｓ３及びＳ１１をオフし、そのΔｔ経過後に第２，第４及び第１０のスイッチＳ２，Ｓ４及びＳ１０をオンするようにする。
【００４２】
ここでは、第１，第３及び第１１のスイッチＳ１，Ｓ３及びＳ１１がオフで第２，第４及び第１０のスイッチＳ２，Ｓ４及びＳ１０がオンとなる、１回目のサンプリング期間（第１のサンプリング期間）をフェーズ１とし、第１，第３及び第１１のスイッチＳ１，Ｓ３及びＳ１１がオンで第２，第４及び第１０のスイッチＳ２，Ｓ４及びＳ１０がオフとなる、２回目のサンプリング期間（第２のサンプリング期間）をフェーズ２とする。
【００４３】
本実施形態では、前述した第１の実施形態と同様に、フェーズ１で、ホールドキャパシタＣｈが前回のフェーズ２の電荷のみを保持できるよう、第１のスイッチＳ１をオフとし、フェーズ２で、ホールドキャパシタＣｈが新たな電荷を保持するために、第１のスイッチＳ１をオンとするようにしている。
この動作により、キャパシタＣｆおよびＣｈと、サンプリング周波数ｆｓにより回路の時定数が制限され、急峻なバンドパスフィルタの効果が得られる。
【００４４】
ここで、フェーズ２が完了する時刻をtとし、サンプリング周期をＴ（＝１／ｆｓ）とすると、フェーズ１が完了する時刻は、ｔ−Ｔ／２と表現される。時刻ｔにおける入力電圧をＶｉｎ（ｔ）、出力電圧をＶｏｕｔ（ｔ）とすると、図５に示す回路の伝達関数は前記（８）式で表され、第１の実施形態と同様の効果を得ることができる。
また、演算増幅器Ａ１の非反転入力端子から出力端子までの伝達関数Ｈ（ｚ）は、前述と同様に電荷保存則を適用して算出すると、次式で表される。
Ｈ（ｚ）＝｛Ｃｈ（１−ｚ-1）−（Ｃｓ＋Ｃｆ）（１−ｚ-1/2）｝／｛Ｃｆ＋Ｃｈ（１−ｚ-1）｝  ………（１２）
【００４５】
つまり、第３のスイッチＳ３及び第４のスイッチＳ４を設け、第１のスイッチＳ１をオフするフェーズ１で、第３のスイッチＳ３をオフ、第４のスイッチＳ４をオンとし、第１のスイッチＳ１をオンするフェーズ２で、第３のスイッチＳ３をオン、第４のスイッチＳ４をオフする構成とするので、演算増幅器Ａ１が持つオフセットをキャンセルすることができ、演算増幅器が発生するノイズによる影響を大幅に軽減することが可能となる。
【００４６】
上記（１２）式で示される伝達関数を周波数軸に表すと図７に示すようになる。ここで、図７に示す周波数特性は、キャパシタをＣｓ＝Ｃｆ＝Ｃｈとしたときの例である。
図７と図１４との比較からも明らかなように、図５に示す本実施形態による回路では、非常に急峻なバンドパスフィルタを形成しノイズを除去し、演算増幅器が持つオフセットを除去できることがわかる。
したがって、既知のＣｆ、Ｖ１、Ｖ２及び抽出したＶｏｕｔの関係から、被検出キャパシタＣｓの正確な静電容量検出を実施することができる。
【００４７】
（第３の実施形態）
次に、本発明における第３の実施形態について説明する。
この第３の実施形態は、演算増幅器Ａ１が持つオフセットをキャンセルすることができるオートゼロ機能を備え、また、演算増幅器の出力電圧Ｖｏｕｔの変動量を少なくし、演算増幅器の高いスルーレートを要求しないようにするものである。
図８は、第３の実施形態における静電容量検出回路の回路図である。
この図８に示す静電容量検出回路は、前述した図５に示す静電容量検出回路において、第２のスイッチＳ２を削除し、フィードバックキャパシタＣｆを第１のフィードバックキャパシタＣｆ１に置換し、第２のフィードバックキャパシタＣｆ２、第５のスイッチＳ５及び第６のスイッチＳ６が追加されていることを除いては図５と同様の構成を有する。そのため、図５と同様の構成を有する部分には図５と同一符号を付し、構成の異なる部分を中心に説明する。
【００４８】
演算増幅器Ａ１の反転入力端子には、第６のスイッチＳ６の一端が接続されており、この第６のスイッチＳ６の他端と演算増幅器Ａ１の出力端子との間には、第２のフィードバックキャパシタＣｆ２が接続されている。また、第６のスイッチＳ６と第２のフィードバックキャパシタＣｆ２との間のノードと、基準電位との間には、第５のスイッチＳ５が接続されている。
【００４９】
図９は、第１〜第６のスイッチＳ１〜Ｓ６、第１０及び第１１のスイッチＳ１０及びＳ１１を制御する制御信号のタイミングチャートである。
この図９において、制御信号がハイレベルとなる区間は各スイッチがオン状態（導通状態）となる区間を示し、制御信号がローレベルとなる区間は各スイッチがオフ状態（非導通状態）となる区間を示している。また、図中Δｔは、第１、第３、第５及び第１１のスイッチＳ１、Ｓ３、Ｓ５及びＳ１１と、第４、第６及び第１０のスイッチＳ４、Ｓ６及びＳ１０とを同時にオンさせないようにするためのノーオーバーラップ区間であり、例えば１ｎ秒等に設定する。
【００５０】
すなわち、この静電容量検出回路では、第１、第３、第５及び第１１のスイッチＳ１、Ｓ３、Ｓ５及びＳ１１がオフで第４、第６及び第１０のスイッチＳ４、Ｓ６及びＳ１０がオンとなっている状態から、第１、第３、第５及び第１１のスイッチＳ１、Ｓ３、Ｓ５及びＳ１１がオンで第４、第６及び第１０のスイッチＳ４、Ｓ６及びＳ１０がオフとなる状態へ移行する際には、先ず、オン状態である第４、第６及び第１０のスイッチＳ４、Ｓ６及びＳ１０をオフし、そのΔｔ経過後に第１、第３、第５及び第１１のスイッチＳ１、Ｓ３、Ｓ５及びＳ１１をオンするようにする。
【００５１】
一方、第１、第３、第５及び第１１のスイッチＳ１、Ｓ３、Ｓ５及びＳ１１がオンで第４、第６及び第１０のスイッチＳ４、Ｓ６及びＳ１０がオフとなっている状態から、第１、第３、第５及び第１１のスイッチＳ１、Ｓ３、Ｓ５及びＳ１１がオフで第４、第６及び第１０のスイッチＳ４、Ｓ６及びＳ１０がオンとなる状態へ移行する際には、先ず、オン状態である第１、第３、第５及び第１１のスイッチＳ１、Ｓ３、Ｓ５及びＳ１１をオフし、そのΔｔ経過後に第４、第６及び第１０のスイッチＳ４、Ｓ６及びＳ１０をオンするようにする。
【００５２】
ここでは、第１、第３、第５及び第１１のスイッチＳ１、Ｓ３、Ｓ５及びＳ１１がオフで第４、第６及び第１０のスイッチＳ４、Ｓ６及びＳ１０がオンとなる、１回目のサンプリング期間（第１のサンプリング期間）をフェーズ１とし、第１、第３、第５及び第１１のスイッチＳ１、Ｓ３、Ｓ５及びＳ１１がオンで第４、第６及び第１０のスイッチＳ４、Ｓ６及びＳ１０がオフとなる、２回目のサンプリング期間（第２のサンプリング期間）をフェーズ２とする。
【００５３】
本実施形態では、前述した第１及び第２の実施形態と同様に、フェーズ１で、ホールドキャパシタＣｈが前回のフェーズ２の電荷のみを保持できるよう、第１のスイッチＳ１をオフとし、フェーズ２で、ホールドキャパシタＣｈが新たな電荷を保持するために、第１のスイッチＳ１をオンとするようにしている。
この動作により、キャパシタＣｆ１およびＣｈと、サンプリング周波数ｆｓにより回路の時定数が制限され、急峻なバンドパスフィルタの効果が得られる。
【００５４】
ここで、フェーズ２が完了する時刻をtとし、サンプリング周期をＴ（＝１／ｆｓ）とすると、フェーズ１が完了する時刻は、ｔ−Ｔ／２と表現される。時刻ｔにおける入力電圧をＶｉｎ（ｔ）、出力電圧をＶｏｕｔ（ｔ）とすると、図８に示す回路の伝達関数は、下記（１３）式で表され、第１の実施形態と同様の効果を得ることができる。
Ｈ（ｚ）＝〔Ｃｓ／｛Ｃｆ１＋Ｃｈ（１−ｚ-1）｝〕×（ｚ-1/2−１）  ………  （１３）
【００５５】
さらに、第２のフィードバックキャパシタＣｆ２、第５のスイッチＳ５および第６のスイッチＳ６を設け、第１のスイッチＳ１をオフするフェーズ１で、第５のスイッチＳ５をオフ、第６のスイッチＳ６をオンとし、第１のスイッチＳ１をオンするフェーズ２で、第５のスイッチＳ５をオン、第６のスイッチＳ６をオフする構成とするので、演算増幅器Ａ１の出力電圧Ｖｏｕｔの変動量を少なくし、演算増幅器Ａ１の高いスルーレートを要求しない回路とすることができる。
【００５６】
（第４の実施形態）
次に、本発明における第４の実施形態について説明する。
この第４の実施形態は、前述した第１の実施形態において、演算増幅器を全差動型にしたものである。
図１０は、第４の実施形態における静電容量検出回路の回路図である。
この静電容量検出回路は、全差動演算増幅器Ａ２と、第１の入力端子Ｖｉｎａと、第２の入力端子Ｖｉｎｂと、全差動演算増幅器Ａ２の非反転出力端子に接続された第１の出力端子Ｖｏｕｔａと、全差動演算増幅器Ａ２の反転出力端子に接続された第２の出力端子Ｖｏｕｔｂと、演算回路ＯＰ２とを有する。
【００５７】
全差動演算増幅器Ａ２の反転入力端子と第１の入力端子Ｖｉｎａとの間には、被検出キャパシタＣｓａが接続されている。
また、全差動演算増幅器Ａ２の反転入力端子と全差動演算増幅器Ａ２の非反転出力端子との間には、第１のスイッチＳ１ａ及びホールドキャパシタＣｈａが直列に接続されている。具体的には、第１のスイッチＳ１ａの一端が全差動演算増幅器Ａ２の反転入力端子に接続され、ホールドキャパシタＣｈａの一端が全差動演算増幅器Ａ２の非反転出力端子に接続され、第１のスイッチＳ１ａの他端とホールドキャパシタＣｈａの他端とが接続された状態となっている。
【００５８】
さらに、全差動演算増幅器Ａ２の反転入力端子と全差動演算増幅器Ａ２の非反転出力端子との間には、フィードバックキャパシタＣｆａが接続されていると共に、全差動演算増幅器Ａ２の反転入力端子と全差動演算増幅器Ａ２の非反転出力端子との間には、第２のスイッチＳ２ａが接続されている。
また、全差動演算増幅器Ａ２の非反転入力端子と第２の入力端子Ｖｉｎｂとの間には、被検出キャパシタＣｓｂが接続されている。
【００５９】
そして、全差動演算増幅器Ａ２の非反転入力端子と全差動演算増幅器Ａ２の反転出力端子との間には、第１のスイッチＳ１ｂ及びホールドキャパシタＣｈｂが直列に接続されている。具体的には、第１のスイッチＳ１ｂの一端が全差動演算増幅器Ａ２の非反転入力端子に接続され、ホールドキャパシタＣｈｂの一端が全差動演算増幅器Ａ２の反転出力端子に接続され、第１のスイッチＳ１ｂの他端とホールドキャパシタＣｈｂの他端とが接続された状態となっている。
さらに、全差動演算増幅器Ａ２の非反転入力端子と全差動演算増幅器Ａ２の反転出力端子との間には、フィードバックキャパシタＣｆｂが接続されていると共に、全差動演算増幅器Ａ２の非反転入力端子と全差動演算増幅器Ａ２の反転出力端子との間には、第２のスイッチＳ２ｂが接続されている。
【００６０】
また、この静電容量検出回路は、第１０〜第１３のスイッチＳ１０〜Ｓ１３を有する。第１０のスイッチＳ１０は、第１の入力端子Ｖｉｎａにチャージ電圧Ｖ１を供給するための電圧供給路に設けられ、第１１のスイッチＳ１１は、第１の入力端子Ｖｉｎａにチャージ電圧Ｖ２を供給するための電圧供給路に設けられている。さらに、第１２のスイッチＳ１２は、第２の入力端子Ｖｉｎｂにチャージ電圧Ｖ１を供給するための電圧供給路に設けられ、第１３のスイッチＳ１３は、第２の入力端子Ｖｉｎｂにチャージ電圧Ｖ２を供給するための電圧供給路に設けられている。
【００６１】
図１１は、第１のスイッチＳ１ａ，Ｓ１ｂ、第２のスイッチＳ２ａ，Ｓ２ｂ、及び第１０〜第１３のスイッチＳ１０〜Ｓ１３を制御する制御信号と、入力端子に印加するチャージ電圧のタイミングチャートである。
この図１１において、制御信号がハイレベルとなる区間は各スイッチがオン状態（導通状態）となる区間を示し、制御信号がローレベルとなる区間は各スイッチがオフ状態（非導通状態）となる区間を示している。また、図中Δｔは、第１のスイッチＳ１ａ，Ｓ１ｂ、第１１及び第１２のスイッチＳ１１及びＳ１２と第２のスイッチＳ２ａ，Ｓ２ｂ、第１０及び第１３のスイッチＳ１０及びＳ１３とを同時にオンさせないようにするためのノーオーバーラップ区間であり、例えば１ｎ秒等に設定する。
【００６２】
すなわち、この静電容量検出回路では、第１のスイッチＳ１ａ，Ｓ１ｂ、第１１及び第１２のスイッチＳ１１及びＳ１２がオフで第２のスイッチＳ２ａ，Ｓ２ｂ、第１０及び第１３のスイッチＳ１０及びＳ１３がオンとなっている状態から、第１のスイッチＳ１ａ，Ｓ１ｂ、第１１及び第１２のスイッチＳ１１及びＳ１２がオンで第２のスイッチＳ２ａ，Ｓ２ｂ、第１０及び第１３のスイッチＳ１０及びＳ１３がオフとなる状態へ移行する際には、先ず、オン状態である第２のスイッチＳ２ａ，Ｓ２ｂ、第１０及び第１３のスイッチＳ１０及びＳ１３をオフし、そのΔｔ経過後に第１のスイッチＳ１ａ，Ｓ１ｂ、第１１及び第１２のスイッチＳ１１及びＳ１２をオンするようにする。
【００６３】
一方、第１のスイッチＳ１ａ，Ｓ１ｂ、第１１及び第１２のスイッチＳ１１及びＳ１２がオンで第２のスイッチＳ２ａ，Ｓ２ｂ、第１０及び第１３のスイッチＳ１０及びＳ１３がオフとなっている状態から、第１のスイッチＳ１ａ，Ｓ１ｂ、第１１及び第１２のスイッチＳ１１及びＳ１２がオフで第２のスイッチＳ２ａ，Ｓ２ｂ、第１０及び第１３のスイッチＳ１０及びＳ１３がオンとなる状態へ移行する際には、先ず、オン状態である第１のスイッチＳ１ａ，Ｓ１ｂ、第１１及び第１２のスイッチＳ１１及びＳ１２をオフし、そのΔｔ経過後に第２のスイッチＳ２ａ，Ｓ２ｂ、第１０及び第１３のスイッチＳ１０及びＳ１３をオンするようにする。
【００６４】
ここでは、第１のスイッチＳ１ａ，Ｓ１ｂ、第１１及び第１２のスイッチＳ１１及びＳ１２がオフで第２のスイッチＳ２ａ，Ｓ２ｂ、第１０及び第１３のスイッチＳ１０及びＳ１３がオンとなる、１回目のサンプリング期間（第１のサンプリング期間）をフェーズ１とする。そして、第１のスイッチＳ１ａ，Ｓ１ｂ、第１１及び第１２のスイッチＳ１１及びＳ１２がオンで第２のスイッチＳ２ａ，Ｓ２ｂ、第１０及び第１３のスイッチＳ１０及びＳ１３がオフとなる、２回目のサンプリング期間（第２のサンプリング期間）をフェーズ２とする。
【００６５】
本実施形態では、フェーズ１で、ホールドキャパシタＣｈａ，Ｃｈｂが前回のフェーズ２の電荷のみを保持できるよう、第１のスイッチＳ１ａ，Ｓ１ｂをオフとし、フェーズ２で、ホールドキャパシタＣｈａ，Ｃｈｂが新たな電荷を保持するために、第１のスイッチＳ１ａ，Ｓ１ｂをオンとするようにしている。
この動作により、キャパシタＣｆａ，ＣｆｂおよびＣｈａ，Ｃｈｂと、サンプリング周波数ｆｓにより回路の時定数が制限され、急峻なバンドパスフィルタの効果が得られる。
【００６６】
ここで、フェーズ２が完了する時刻をtとし、サンプリング周期をＴ（＝１／ｆｓ）とすると、フェーズ１が完了する時刻は、ｔ−Ｔ／２と表現される。時刻ｔにおける入力電圧をＶｉｎａ（ｔ），Ｖｉｎｂ（ｔ）、出力電圧をＶｏｕｔａ（ｔ），Ｖｏｕｔｂ（ｔ）とすると、図１０に示す回路の伝達関数は、Ｖｉｎａ−Ｖｏｕｔａ間の伝達関数をＨａ（ｚ）、Ｖｉｎｂ−Ｖｏｕｔｂ間の伝達関数をＨｂ（ｚ）とすると、下記（１４）式および（１５）式で表され、第１の実施形態と同様の効果を得ることができる。
Ｈａ（ｚ）＝〔Ｃｓａ／｛Ｃｆａ＋Ｃｈａ（１−ｚ-1）｝〕×（ｚ-1/2−１）  ………  （１４）
Ｈｂ（ｚ）＝〔Ｃｓｂ／｛Ｃｆｂ＋Ｃｈｂ（１−ｚ-1）｝〕×（ｚ-1/2−１）  ………  （１５）
【００６７】
（変形例）
なお、上記第４の実施形態においては、前述した第１の実施形態の回路を全差動回路化する場合について説明したが、第２及び第３の実施形態についても同様に全差動回路化を実施することができる。
また、上記各実施形態においては、第１のスイッチとホールドキャパシタとの接続関係を、演算増幅器の入力端子→第１のスイッチ→ホールドキャパシタ→演算増幅器の出力端子、という順に直列に接続する場合について説明したが、演算増幅器の入力端子→ホールドキャパシタ→第１のスイッチ→演算増幅器の出力端子、という順に接続しても同様の効果が得られる。
【符号の説明】
【００６８】
Ｓ１〜Ｓ６、Ｓ１０〜Ｓ１３  スイッチ
Ｓ１ａ、Ｓ２ａ、Ｓ１ｂ、Ｓ２ｂ  スイッチ
Ｃｓ、Ｃｓａ、Ｃｓｂ  被検出キャパシタ
Ｃｆ、Ｃｆ１、Ｃｆ２、Ｃｆａ、Ｃｆｂ  フィードバックキャパシタ
Ｃｈ、Ｃｈａ、Ｃｈｂ  ホールドキャパシタ
Ａ１  演算増幅器
Ａ２  全差動演算増幅器
ＯＰ１、ＯＰ２  演算回路
Ｖｉｎ、Ｖｉｎａ、Ｖｉｎｂ  入力端子
Ｖｏｕｔ、Ｖｏｕｔａ、Ｖｏｕｔｂ  出力端子
【図１】
2012037439.tif 000003
【図２】
2012037439.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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