(57)【要約】      （修正有）【課題】パッケージの電極部と整合回路との間で生ずるインピーダンスの不整合を改善することができる高周波半導体装置を提供すること。【解決手段】入出力用電極部１６、１７を有するパッケージ１１とパッケージ内部に載置された半導体チップ１２と半導体チップおよび入出力用電極部にそれぞれ電気的に接続された入出力整合回路パターン２２、３１と、入出力整合回路パターンと入出力用電極部１６、１７とをそれぞれ接続する第１、第５の導体線２３、３２と、入力整合回路パターン２２および出力整合回路パターン３１上にそれぞれ載置された小型チップコンデンサ２４、３３と、これらの小型チップコンデンサと入力用電極部とを接続する第２、第６の導体線２５、３４と、を具備し、小型チップコンデンサは、小型チップコンデンサの容量および第２、第６の導体線２５、３４のインダクタンスによって決定される共振周波数が、使用周波数帯に含まれる容量を有する。【選択図】図１
2012099609.tif 000002
【特許請求の範囲】
【請求項１】
入力用電極部および出力用電極部を有するパッケージと、
このパッケージ内部に載置された半導体チップと、
この半導体チップに接続された入力整合回路パターンおよび出力整合回路パターンと、
前記入力整合回路パターンまたは前記出力整合回路パターンのうち、少なくとも一方の上に載置された小型チップコンデンサと、
前記入力用電極部と前記入力整合回路パターンとの間、および前記出力用電極部と前記出力整合回路パターンとの間、をそれぞれ接続する複数の導体線と、
を具備し、
前記複数の導体線の少なくとも１本は、前記小型チップコンデンサを介して前記入力整合回路パターンまたは前記出力整合回路パターンに接続され、
前記小型チップコンデンサは、前記入力用電極部と前記入力整合回路パターンとの間、若しくは前記出力用電極部と前記出力整合回路パターンとの間における、前記小型チップコンデンサ、および前記小型チップコンデンサに接続された前記導体線を含む経路の容量およびインダクタンスによって決定される共振周波数が、使用周波数帯に含まれる容量を有するものであることを特徴とする高周波半導体装置。
【請求項２】
前記小型チップコンデンサは、前記入力整合回路パターン、または前記出力整合回路パターンのうち、少なくとも一方の上に複数載置されたことを特徴とする請求項１に記載の高周波半導体装置。
【請求項３】
複数の前記小型チップコンデンサは、前記入力用電極部と前記入力整合回路パターンとの間、若しくは前記出力用電極部と前記出力整合回路パターンとの間に並列に接続されたことを特徴とする請求項２に記載の高周波半導体装置。
【請求項４】
前記入力整合回路パターンまたは前記出力整合回路パターンのうち、少なくとも一方の整合回路パターンは、主整合回路パターン、およびこの主整合回路パターンとは離間して形成された島状の副整合回路パターンからなり、
複数の前記小型チップコンデンサは、前記副整合回路パターン上に載置されるとともに、
前記入力用電極部と前記入力整合回路パターンとの間、若しくは前記出力用電極部と前記出力整合回路パターンとの間に直列に接続されたことを特徴とする請求項２に記載の高周波半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、高周波半導体装置に関する。
【背景技術】
【０００２】
従来の高周波半導体装置として、例えば内部整合型マイクロ波電力ＦＥＴは、パッケージ内部に、電力増幅用のＦＥＴチップ、整合用回路等を有するものである。
【０００３】
このような従来の高周波半導体装置において、パッケージは、入出力用の電極部をそれぞれ有し、これらの電極部と整合回路とは、高周波整合をとるために、並列に設けられた複数の金属ワイヤ等の導体線により接続される。
【０００４】
しかし、これらの複数の導体線の数は、電極部の狭い電極幅に制限される。従って、電極部と整合回路との間で良好な整合を実現するため、各導体線のインダクタンスによるインピーダンスを下げるために、パッケージの電極部と整合回路との間を、多くの導体線により接続することは困難である。さらに、各導体線のインダクタンスによるインピーダンスは、装置に入力されるＲＦ信号が高周波になるほど大きくなる。従って、電極部と整合回路との間、具体的には、電極部と導体線との間、および導体線と整合回路との間で、それぞれインピーダンスの不整合が発生する問題がある。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平５−１３６６０７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明の実施形態は、この問題に鑑みてなされたものであり、パッケージの電極部と整合回路との間で生ずるインピーダンスの不整合を改善することができる高周波半導体装置を提供することを目的とするものである。
【課題を解決するための手段】
【０００７】
本発明の実施形態に係る高周波半導体装置は、入力用電極部および出力用電極部を有するパッケージと、このパッケージ内部に載置された半導体チップと、この半導体チップに接続された入力整合回路パターンおよび出力整合回路パターンと、前記入力整合回路パターンまたは前記出力整合回路パターンのうち、少なくとも一方の上に載置された小型チップコンデンサと、前記入力用電極部と前記入力整合回路パターンとの間、および前記出力用電極部と前記出力整合回路パターンとの間、をそれぞれ接続する複数の導体線と、を具備し、前記複数の導体線の少なくとも１本は、前記小型チップコンデンサを介して前記入力整合回路パターンまたは前記出力整合回路パターンに接続され、前記小型チップコンデンサは、前記入力用電極部と前記入力整合回路パターンとの間、若しくは前記出力用電極部と前記出力整合回路パターンとの間における、前記小型チップコンデンサ、および前記小型チップコンデンサに接続された前記導体線を含む経路の容量およびインダクタンスによって決定される共振周波数が、使用周波数帯に含まれる容量を有するものであることを特徴とするものである。
【図面の簡単な説明】
【０００８】
【図１】第１の実施形態に係る高周波半導体装置の構成を示す水平断面図である。
【図２】図１の一点鎖線Ａ−Ａ´に沿って示す高周波半導体装置の部分断面図である。
【図３】図１の高周波半導体装置の等価回路である。
【図４】従来の高周波半導体装置の等価回路である。
【図５】パッケージに補償回路が設けられた高周波半導体装置の等価回路である。
【図６】図３乃至図５に示すそれぞれの高周波半導体装置の反射特性を示すグラフである。
【図７】第２の実施形態に係る高周波半導体装置の一部を拡大して示す上面図である。
【図８】第３の実施形態に係る高周波半導体装置の一部を拡大して示す上面図である。
【図９】第３の実施形態の変形例に係る高周波半導体装置の一部を拡大して示す上面図である。
【発明を実施するための形態】
【０００９】
以下に、本発明の実施形態に係る高周波半導体装置ついて、図面を参照して詳細に説明する。
【００１０】
（第１の実施形態）
図１は、第１の実施形態に係る高周波半導体装置を示す水平断面図である。また、図２は、図１の一点鎖線Ａ−Ａ´に沿って示す高周波半導体装置の部分断面図である。図１、図２に示される高周波半導体装置は、例えばセラミック、金属等からなるパッケージ１１内に、高周波帯で動作する半導体チップ１２等が載置されたものである。
【００１１】
半導体チップ１２は、例えば電力増幅素子、すなわち、複数のＦＥＴが並列に配列されたＦＥＴチップである。すなわち、図１の高周波半導体装置は、内部整合型マイクロ波電力ＦＥＴである。なお、この半導体チップ１２は、例えば、複数のバイポーラトランジスタが並列に配列されたトランジスタチップ等の電力増幅素子であってもよい。
【００１２】
図１および図２に示すように、パッケージ１１は、ベースプレート１３（金属平面１３）、ベースプレート１３上に設けられた第１の枠体１４、第１の枠体１４上に設けられた第２の枠体１５、および第２の枠体１５上に設けられた蓋体（図示せず）、によって構成されたものである。
【００１３】
第１の枠体１４上には、入力用電極部１６、および出力用電極部１７が、それぞれ対向する位置に形成されている。第１の枠体１４上の第２の枠体１５は、これらの入力用電極部１６および出力用電極部１７の両端が、パッケージ１１の外部および内部において露出するように設けられている。このような入力用電極部１６および出力用電極部１７は、それぞれマイクロストリップラインからなる。
【００１４】
図１に示すように、入力用電極部１６のうち、パッケージ１１の外部において露出する部分には、入力リード１８が、例えば半田により接続されている。同様に、出力用電極部１７のうち、パッケージ１１の外部において露出する部分には、出力リード１９が、例えば半田により接続されている。
【００１５】
以下に、第１の実施形態に係る高周波半導体装置のパッケージ１１の内部構成、特に入力側の構成を説明する。
【００１６】
図１に示すように、入力用電極部１６のうち、パッケージ１１の内部において露出する部分と、半導体チップ１２と、の間には、入力整合回路２０が設けられている。
【００１７】
この入力整合回路２０は、ベースプレート１３上に載置された第１の誘電体基板２１と、この表面に形成された入力整合回路パターン２２と、によって構成されている。
【００１８】
入力整合回路パターン２２は、入力用電極部１６から半導体チップ１２に向かって線路幅が広くなるように形成されている。この入力整合回路パターン２２のうち、線路幅が広い一端は、後に詳述するが、入力用大型チップコンデンサ２６を介して半導体チップ１２と電気的に接続されている。また、線路幅が狭い他端は、入力用電極部１６と、入力用電極パターン間導体線２３（以下、第１の導体線２３と称する）により、接続されている。
【００１９】
入力整合回路パターン２２上には、入力用小型チップコンデンサ２４が載置されている。この入力用小型チップチップコンデンサ２４は、図２に示すように、所望の誘電率を有する誘電体２４−１の表面に表面電極２４−２を有し、誘電体２４−１の裏面に裏面電極２４−３を有するものであり、裏面電極２４−３が、入力整合回路パターン２２上に、例えば半田等の導体を介して固定されることにより、入力整合回路パターン２２上に載置されている。
【００２０】
この入力用小型チップコンデンサ２４は、この表面電極２４−２と、入力用電極部１６とが、入力用電極チップ間導体線２５（以下、第２の導体線２５と称する）により接続されることにより、入力用電極１６に接続されている。
【００２１】
ここで、入力用小型チップコンデンサ２４は、この容量および第２の導体線２５のインダクタンスによって決定される共振周波数が、使用周波数帯、すなわち、高周波半導体装置に入力されるＲＦ信号の周波数帯に含まれる容量を有するものである。これにより、使用周波数帯において、第２の導体線２５および入力用小型チップコンデンサ２４を通る経路のインピーダンスを、共振により急激に低下させることができる。従って、入力用電極部１６と入力整合回路パターン２２との間で生ずるインピーンダンスの不整合が改善される。
【００２２】
入力整合回路２０と半導体チップ１２との間には、入力用大型チップコンデンサ２６が設けられている。この入力用大型チップコンデンサ２６は、サイズが異なる他は入力用小型チップコンデンサ２４と同様に構成されたものであり、裏面電極（図示せず）が、ベースプレート１３上に、例えば半田等の導体を介して固定されることにより、ベースプレート１３上に載置されている。
【００２３】
この入力用大型チップコンデンサ２６は、この表面電極２６−２が、入力整合回路パターン２２のうち、線路幅が広い一端に、並列に配列された複数の入力用パターンチップ間導体線２７（以下、第３の導体線２７と称する）によって接続されることにより、入力整合回路パターン２２に接続されている。さらに、入力用大型チップコンデンサ２６は、この表面電極２６−２が、半導体チップ１２と、並列に配列された複数の入力用チップ間導体線２８（以下、第４の導体線２８と称する）によって接続されることにより、半導体チップ１２に接続されている。
【００２４】
なお、半導体チップ１２が例えばＦＥＴチップである場合、入力用大型チップコンデンサ２６の表面電極２６−２は、ＦＥＴチップのゲート端子に接続される。
【００２５】
ここで、入力用大型チップコンデンサ２６は、この容量、複数の第３の導体線２７、および複数の第４の導体線２８によって決定される共振周波数が、使用周波数帯に含まれる容量を有するものである。これにより、使用周波数帯において、複数の第３の導体線２７、入力用大型チップコンデンサ２６の表面電極２６−２、複数の第４の導体線２８を通る経路のインピーダンスを、共振により急激に低下させることができる。
【００２６】
なお、入力用大型チップコンデンサ２６は、必ずしも載置される必要はない。すなわち、入力用大型チップコンデンサ２６が載置されない場合、入力整合回路パターン２２のうち、線路幅が広い一端は、ＦＥＴチップ１２に、並列に設けられた複数の導体線（図示せず）によって接続される。このとき、入力整合回路パターン２２とＦＥＴチップ１２との間に設けられる複数の導体線（図示せず）のの合成インダクタンスが、使用周波数帯において無視できる程度に小さければ、入力用大型チップコンデンサ２６は、必ずしも載置される必要はない。
【００２７】
次に、第１の実施形態に係る高周波半導体装置のパッケージ１１の内部構成、特に出力側の構成を説明する。出力側は、入力側とほぼ同様に構成される。
【００２８】
すなわち、図１に示すように、出力用電極部１７のうち、パッケージ１１の内部において露出する部分と、半導体チップ１２と、の間には、出力整合回路２９が設けられている。
【００２９】
この出力整合回路２９は、ベースプレート１３上に載置された第２の誘電体基板３０と、この表面に形成された出力整合回路パターン３１と、によって構成されている。
【００３０】
出力整合回路パターン３１は、出力用電極部１７から半導体チップ１２に向かって線路幅が広くなるように形成されている。この出力整合回路パターン３１のうち、線路幅が広い一端は、後述する出力用大型チップコンデンサ３５を介して半導体チップ１２と電気的に接続されている。また、線路幅が狭い他端は、出力用電極部１７と、出力用電極パターン間導体線３２（以下、第５の導体線３２と称する）により、接続されている。
【００３１】
出力整合回路パターン３１上には、出力用小型チップコンデンサ３３が載置されている。この出力用小型チップコンデンサ３３は、図２に示される入力用小型チップチップコンデンサ２４と同様に構成されたものである。
【００３２】
この出力用小型チップコンデンサ３３は、この表面電極３３−２と、出力用電極部１７とが、出力用電極チップ間導体線３４（以下、第６の導体線３４と称する）により接続されることにより、出力用電極１７に接続されている。
【００３３】
ここで、出力用小型チップコンデンサ３３は、この容量および第６の導体線３４のインダクタンスによって決定される共振周波数が、使用周波数帯に含まれる容量を有するものである。これにより、使用周波数帯において、出力用小型チップコンデンサ３３および第６の導体線３４を通る経路のインピーダンスを、共振により急激に低下させることができる。従って、出力用電極部１７と出力整合回路パターン３１との間で生ずるインピーンダンスの不整合が改善される。
【００３４】
出力整合回路２９と半導体チップ１２との間には、出力用大型チップコンデンサ３５が設けられている。この出力用大型チップコンデンサ３５は、入力用大型チップコンデンサ２６と同様に構成されたものである。
【００３５】
この出力用大型チップコンデンサ３５は、この表面電極３５−２が、出力整合回路パターン３１のうち、線路幅が広い一端に、並列に配列された複数の出力用パターンチップ間導体線３６（以下、第７の導体線３６と称する）によって接続されることにより、出力整合回路パターン３１に接続されている。さらに、出力用大型チップコンデンサ３５は、この表面電極３５−２が、半導体チップ１２と、並列に配列された複数の出力用チップ間導体線３７（以下、第８の導体線３７と称する）によって接続されることにより、半導体チップ１２に接続されている。
【００３６】
なお、半導体チップ１２が例えばＦＥＴチップである場合、出力用大型チップコンデンサ３５の表面電極３５−２は、ＦＥＴチップのドレイン端子に接続される。
【００３７】
ここで、出力用大型チップコンデンサ３５は、この容量、複数の第７の導体線３６、および複数の第８の導体線３７によって決定される共振周波数が、使使用周波数帯に含まれる容量を有するものである。これにより、使用周波数帯において、複数の第８の導体線３７、出力用大型チップコンデンサ３５の表面電極３５−２、複数の第７の導体線３６を通る経路のインピーダンスを、共振により急激に低下させることができる。
【００３８】
なお、この出力用大型チップコンデンサ３５も、入力用大型チップコンデンサ２６と同様の理由により、必ずしも載置される必要はない。なお、出力用大型チップコンデンサ３５が載置されない場合には、出力整合回路パターン３１のうち、線路幅が広い一端は、半導体チップ１２に、並列に設けられた複数の導体線によって接続される。
【００３９】
なお、以上に説明した本実施形態に係る高周波半導体装置において、第１乃至第８の導体線２３、２５、２７、２８、３２、３４、３６、３７は、例えば金等の金属からなるワイヤからなる。以降の説明においても同様に、各種導体線は、例えば金等の金属からなるワイヤからなる。
【００４０】
以上に説明した高周波半導体装置に、ＤＣバイアス、および例えば１０ＧＨｚのＲＦ信号を入力するものとして、以下に、この高周波半導体装置の動作を説明する。なお、この場合、高周波半導体装置内の入力用小型チップコンデンサ２４、出力用小型チップコンデンサ３３、入力用大型チップコンデンサ２６、および出力用大型チップコンデンサ３５は、それぞれの容量および、それぞれのコンデンサ２４、２６、３３、３５に接続される導体線２３、２５、２７、２８、３２、３４、３６、３７のインダクタンスによって決定される共振周波数が、使用周波数帯に含まれる容量、具体的には、１０ＧＨｚの使用周波数に一致する容量を有するものである。
【００４１】
ＤＣバイアスおよびＲＦ信号は、パッケージ１１の外部において予め重畳された状態で、入力リード１８から入力される。
【００４２】
ＤＣバイアスおよびＲＦ信号が入力用電極部１６に到達すると、ＲＦ信号成分は、入力用電極部１６と入力整合回路パターン２２との間で反射せずに、第２の導体線２５および入力用小型チップコンデンサ２４からなる経路を通って、入力用整合回路パターン２２に到達する。これは、入力用小型チップコンデンサ２４および第２の導体線２５によって決定される共振周波数が、使用周波数帯に含まれ、ＲＦ信号成分からみた第２の導体線２５および入力用小型チップコンデンサ２４からなる経路のインピーダンスが無視できる程度に小さく、入力用電極部１６と入力整合回路パターン２２との間のインピーダンスの不整合が改善されているためである。
【００４３】
一方、ＤＣバイアス成分は、入力用小型チップコンデンサ２４を含む経路には流れず、第１の導体線２３を通って、入力整合回路パターン２２に到達する。
【００４４】
入力用整合回路パターン２２に到達したＤＣバイアスおよびＲＦ信号は、複数の第３の導体線２７、入力用大型チップコンデンサ２４の表面電極２４−２、複数の第４の導体線２８を介して、半導体チップ１２に到達する。
【００４５】
半導体チップ１２に入力されたＤＣバイアスおよびＲＦ信号のうち、ＲＦ信号成分は、所望の処理がなされて直流成分とともに出力される。例えば半導体チップ１２がＦＥＴチップである場合、直流成分とともに、ＲＦ信号成分が増幅されて出力される。
【００４６】
半導体チップ１２から出力された直流成分を含むＲＦ信号は、複数の第８の導体線３７、出力用大型チップコンデンサ３３の表面電極３３−２、複数の第７の導体線３６、を通って、出力整合回路パターン３１に到達する。
【００４７】
出力整合回路パターン３１に到達した直流成分を含むＲＦ信号のうち、ＲＦ信号成分は、出力整合回路パターン３１と出力用電極部１７との間で反射せずに、出力用小型チップコンデンサ３３および第６の導体線３４からなる経路を通って、出力用電極部１７に到達する。これは、出力用小型チップコンデンサ３３および第６の導体線３４によって決定される共振周波数が、使用周波数帯に含まれ、ＲＦ信号成分からみた出力用小型チップコンデンサ３３および第６の導体線３４からなる経路のインピーダンスが無視できる程度に小さく、出力整合回路パターン３１と出力用電極部１７との間のインピーダンスの不整合が改善されているためである。
【００４８】
一方、直流成分は、出力用小型チップコンデンサ３３を含む経路には流れず、第５の導体線３２を通って、出力用電極部１７に到達する。
【００４９】
出力用電極部１７に到達した直流成分を含むＲＦ信号は、出力リード１９から装置外部に出力される。
【００５０】
以上に説明した高周波半導体装置における、使用周波数と、入力用電極部１６と入力整合回路パターン２２との間で反射されるＲＦ信号の電力（反射波電力）との関係（以下、反射特性と称する）を、以下の図３に示す等価回路を用いたシミュレーションにより算出した。
【００５１】
図３は、シミュレーションに適用した本実施形態に係る高周波半導体装置の等価回路図である。図３に示す等価回路図は、入力用電極部１６に相当する第１の抵抗４０と、第２の導体線２５に相当する第１のインダクタ４１と、第１の導体線２３に相当する第２のインダクタ４２と、入力用小型チップコンデンサ２４に相当するキャパシタ４３と、入力整合回路２０を含むこれ以降の回路に相当する第２の抵抗４４と、によって構成される。
【００５２】
他端が接地された第１の抵抗４０の一端には、第１、第２のインダクタ４１、４２の一端が並列に接続される。第１のインダクタ４１の他端には、直列にキャパシタ４３の一端が接続される。このキャパシタ４３の他端および第２のインダクタ４２の他端は、他端が接地された第２の抵抗４４の一端に接続される。
【００５３】
この等価回路において、第１の抵抗４０、第２の抵抗４４のインピーダンスは５０Ωとした。また、第１、第２のインダクタ４１、４２のインダクタンスはそれぞれ１ｎＨとし、キャパシタ４３の容量は、この容量と第１のインダクタ４１のインダクタンスとで決定される共振周波数が１１ＧＨｚとなるように、０．２２ｐＦとした。
【００５４】
また、図３に示す等価回路による反射特性と比較するために、従来の高周波半導体装置による、入力用電極部と入力整合回路パターンとの間の反射特性、および比較例として、補償回路が設けられた高周波半導体装置における、入力用電極部と入力整合回路パターンとの間の反射特性を、それぞれの等価回路を用いてシミュレーションにより算出した。
【００５５】
図４は、シミュレーションに適用した従来の高周波半導体装置の等価回路図を示す。図４に示す等価回路は、図３の等価回路と比較して、キャパシタ４３が除かれた他は、全て同一の回路である。従って、第１のインダクタ４１の他端は、第２のインダクタ４２と同様に、他端が接地された第２の抵抗４４の一端に接続される。
【００５６】
図５は、シミュレーションに適用した補償回路を有する高周波半導体装置の等価回路図を示す。図５に示す等価回路は、図４の等価回路と比較して、図４の等価回路における第１の抵抗の一端４０と、第１、第２のインダクタ４１、４２の一端との間に、補償用インダクタ４５および補償用キャパシタ４６からなる補償回路４７が設けられた点が異なる。
【００５７】
すなわち、図５に示す等価回路において、第１の抵抗４０の一端と第１、第２のインダクタ４１、４２の一端との間には、補償用インダクタ４５が接続されている。さらに、補償用インダクタ４５と第１、第２のインダクタ４１、４２の一端との間には、他端が接地された補償用キャパシタ４６の一端が接続されている。
【００５８】
なお、この補償回路４７は、第１の抵抗４０のインピーンダンスと、補償回路４７、第１、第２のインダクタ４１、４２、および第２の抵抗４４の合成インピーダンスと、が整合するように形成された、分布定数的なインピーンダンスの変換回路である。シミュレーションにおいて、補償用インダクタ４５のインダクタンスは０．３３ｎＨ、補償用キャパシタ４６の容量は０．１８ｐＦとした。
【００５９】
このような補償回路４７は、実際の装置においては、入力用電極部１６の一部に、補償用キャパシタ４６としての所望の長さのオープンスタブと、補償用インダクタ４５としての所望の線路幅の伝送線路と、を形成することにより実現される。
【００６０】
以上の図３乃至図５の各等価回路を用いて、各高周波半導体装置による、入力用電極部１６（補償回路４７が設けられた入力用電極部）と入力整合回路パターン２２との間の反射特性を、シミュレーションにより算出した。
【００６１】
図６は、各高周波半導体装置の反射特性を示すシミュレーション結果である。同図の横軸はＲＦ信号の周波数[ＧＨｚ]、縦軸は反射波の電力[ｄＢ]を示す。また、同図中の□は、図３に示される本実施形態に係る高周波半導体装置の等価回路における反射波電力、同図中の▽は、図４に示される従来の高周波半導体装置の等価回路における反射波電力、同図中の×は、図５に示される比較例に係る高周波半導体装置の等価回路における反射波電力、をそれぞれ示す。
【００６２】
図６から明らかなように、図３の等価回路の場合、装置に許容される周波数帯域を、反射波電力が−１５ｄＢ以下となる帯域と定めれば、装置に許容される周波数帯域は１０ＧＨｚ〜１３ＧＨｚであった。特に１１ＧＨｚの場合には、反射波電力が最も小さく、−３０ｄＢであった。これは、第１のインダクタ４１およびキャパシタ４３による直列共振作用によると考えられる。
【００６３】
なお、この等価回路の場合、許容される周波数帯域の幅は３ＧＨｚ程度であるが、通信における実用上は問題ない帯域幅となっている。
【００６４】
これに対して、図４の等価回路の場合、周波数の上昇とともに、反射波電力も上昇した。これは、ＲＦ信号の周波数が高いほど、第１、第２のインダクタ４１、４２の合成インダクタンス成分が無視できなくなり、第１、第２のインダクタ４１、４２の合成インダクタンスと第２の抵抗４４との合成インピーダンスが５０Ωからずれためであると考えられる。
【００６５】
この等価回路の場合、装置に許容される周波数帯域は６ＧＨｚ以下であり、高周波に十分に対応可能な回路ではないことが確認された。
【００６６】
また、図５の等価回路の場合、図４の等価回路とほぼ同様に、周波数の上昇とともに、反射波電力も上昇するが、１０ＧＨｚ〜１７ＧＨｚの帯域内においては、反射波電力がおよそ‐１５ｄＢでほぼ一定であった。これは、補償回路４７が、分布定数的なインピーンダンス変換回路として作用したためである。
【００６７】
この等価回路の場合、装置に許容される周波数帯域は１０ＧＨｚ〜１７ＧＨｚであり、許容される周波数帯域の幅は７ＧＨｚ程度と広い。しかし、この等価回路は、図３の等価回路のように、直列共振作用を利用した回路ではない。従って、図５の等価回路は、図３の等価回路と比較して、装置に許容される周波数帯域内における反射波電力が増加した。
【００６８】
図６に示すシミュレーション結果からも明らかなように、本実施形態に係る高周波半導体装置によれば、入力整合回路パターン２２上に入力用小型チップコンデンサ２４を載置し、入力用電極部１６は、入力用小型チップコンデンサ２４を介して、入力整合回路パターン２２と、第２の導体線２５により接続される。同様に、本実施形態に係る高周波半導体装置によれば、出力整合回路パターン３１上に出力用小型チップコンデンサ３３を載置し、出力用電極部１７は、この出力用小型チップコンデンサ１７を介して、出力整合回路パターン３１と、第６の導体線３４により接続される。この際、入力用小型チップコンデンサ２４および出力用小型チップコンデンサ３３は、それぞれの容量と、これらに接続される導体線２５、３４のインダクタンスとの共振周波数が、使用周波数帯に含まれるような容量のものが適用されている。
【００６９】
従って、入力用電極部１６と入力整合回路パターン２２との間で生ずるインピーダンスの不整合が改善されると同時に、出力用電極部１７と出力整合回路パターン３１との間で生ずるインピーダンスの不整合が改善された高周波半導体装置が提供される。
【００７０】
また、本実施形態に係る高周波半導体装置によれば、比較例にかかる補償回路４７を有する高周波半導体装置と比較して、容易に製造可能な高周波半導体装置が提供される。
【００７１】
すなわち、補償回路４７を有する高周波半導体装置の場合、パッケージの補償回路４７を有する電極部と整合回路パターンとを接続する導体線の長さが、装置の種類毎に異なる場合、装置毎に導体線のインダクタンスが異なる。この場合、長さが異なる導体線に対応するように、例えば補償用キャパシタ４６として機能するオープンスタブの長さを変更する、補償用インダクタ４５として機能する伝送線路の長さおよび線路幅を変更する、等のように、装置の種類毎に補償回路４７を変更しなければならない。従って、装置の種類毎に、パッケージを再設計しなければならず、汎用性が乏しいパッケージを適用しなければならない。
【００７２】
これに対して、本実施形態に係る高周波半導体装置によれば、第２の導体線２５および第６の導体線３４の長さが装置毎に異なった場合でも、長さが異なるこれらの導体線２５、３４に対応した容量の入力用小型チップコンデンサ２４、出力用小型チップコンデンサ３３を載置するだけでよい。従って、装置の種類毎にパッケージ１１を再設計する必要はなく、汎用性に優れたパッケージ１１を適用して高周波半導体装置を製造すればよい。
【００７３】
従って、本実施形態に係る高周波半導体装置によれば、比較例にかかる補償回路４７を有する高周波半導体装置と比較して、容易に製造可能な高周波半導体装置が提供される。
【００７４】
以下の各実施形態に係る高周波半導体装置の説明においては、入力側の構成のみを図示するとともに説明する。出力側の構成については、第１の実施形態において説明したように、各実施形態に係る装置の入力側の構成とほぼ同様であるため、説明および図示を省略する。
【００７５】
（第２の実施形態）
図７は、第２の実施形態に係る高周波半導体装置を説明するための図であって、図１の部分Ｂに相当する箇所の拡大図である。
【００７６】
図７に示すように、第２の実施形態に係る高周波半導体装置は、入力整合回路パターン２２上に、複数の入力用小型チップコンデンサ２４が載置されるとともに、これらのコンデンサ２４のそれぞれと、入力用電極部１６とが、複数の第２導体線２５により並列に接続された装置である。
【００７７】
複数の入力用小型チップコンデンサ２４は、これらのそれぞれの容量と、それぞれに接続される第２の導体線２５のインダクタンスとによって決定される共振周波数が、使用周波数帯に含まれる容量を有するものである。
【００７８】
なお、装置の出力側についても、これと同様に構成される。
【００７９】
このような第２の実施形態に係る高周波半導体装置であっても、第１の実施形態に係る高周波半導体装置と同様に、入力用電極部１６と入力整合回路パターンとの間で生ずるインピーダンスの不整合が改善されると同時に、出力用電極部１７と出力整合回路パターン３１との間で生ずるインピーダンスの不整合が改善される。
【００８０】
さらに、第１の実施形態に係る高周波半導体装置と同様に、補償回路４７を有する高周波半導体装置と比較して、容易に製造可能な高周波半導体装置が提供される。
【００８１】
また、第２の実施形態に係る高周波半導体装置においては、パッケージ１１の入力用電極部１６と入力整合回路パターン２２との間において、ＲＦ信号が通過する経路（入力用小型チップコンデンサ２４および第２の導体線２５からなる経路）が並列に複数形成されると同時に、パッケージ１１の出力用電極部１７と出力整合回路パターン３１との間において、ＲＦ信号が通過する経路（第６の導体線３４および出力用小型チップコンデンサ３３からなる経路）が並列に複数形成される。従って、各第２の導体線２５および各第６の導体線３４に流れるＲＦ信号の電力は、第１の実施形態係る高周波半導体装置と比較して低下する。これにより、耐熱性に優れた高周波半導体装置が提供される。
【００８２】
（第３の実施形態）
図８は、第３の実施形態に係る高周波半導体装置を説明するための図であって、図１の部分Ｂに相当する箇所の拡大図である。
【００８３】
図８に示すように、第３の実施形態に係る高周波半導体装置は、入力用電極部１６に対して、第２の導体線２５を介して、複数の入力用小型チップコンデンサ２４ａ、２４ｂが直列に接続される点が異なる。
【００８４】
すなわち、第３の実施形態に係る高周波半導体装置において、入力整合回路パターン５０は、主入力整合回路パターン５１と、この主入力整合回路パターン５１とは離間して形成された島状の副入力整合回路パターン５２と、によって構成される。島状の副入力整合回路パターン５２は、主入力整合回路パターン５１と入力用パターン間導体線５３（以下、第９の導体線５３と称する）により接続されている。
【００８５】
また、複数の入力用小型チップコンデンサ２４ａ、２４ｂは、副入力整合回路パターン５２上に載置されている。
【００８６】
そして、複数の入力用小型チップコンデンサ２４ａ、２４ｂのうち、任意の一つは、第２の導体線２５により、入力用電極部１６と接続されている。
【００８７】
このように載置された複数の入力用小型チップコンデンサ２４は、これらの容量、これらのコンデンサ２５間の副入力整合回路パターン５２のインダクタンス、第２の導体線２５のインダクタンス、および第９の導体線５３のインダクタンス、によって決定される共振周波数が、使用周波数帯に含まれる容量を有するものである。
【００８８】
なお、装置の出力側についても、これと同様に構成される。
【００８９】
以上に説明した第３の実施形態に係る高周波半導体装置であっても、第１の実施形態に係る高周波半導体装置と同様に、入力用電極部１６と入力整合回路パターン５０との間で生ずるインピーダンスの不整合が改善されると同時に、出力用電極部１７と出力整合回路パターン（図示せず）との間で生ずるインピーダンスの不整合が改善される。
【００９０】
さらに、第１の実施形態に係る高周波半導体装置と同様に、補償回路４７を有する高周波半導体装置と比較して、製造が容易な高周波半導体装置が提供される。
【００９１】
また、第３の実施形態に係る高周波半導体装置においては、第１の実施形態に係る高周波半導体装置と比較して、設計が容易な高周波半導体装置が提供される。
【００９２】
すなわち、入力用小型チップコンデンサ２４によっては、一つのチップコンデンサのみでは、所望の容量が実現できない場合がある。この場合、複数の入力用小型チップコンデンサ２４を直列に接続することによる合成容量によって、所望の容量を実現すればよい。
【００９３】
例えば図１に示されるような入力整合回路パターン２２上に、合成容量によって所望の容量を実現する場合、全ての入力用小型チップコンデンサ２４は、図１に示されるような入力整合回路パターン２２上に載置される必要がある。従って、入力整合回路パターン２４の形状は、適用される全ての複数の入力用小型チップコンデンサ２４が載置可能なパターンになるように形成しなければならない。
【００９４】
これに対して、本実施形態に係る高周波半導体装置においては、島状の副入力整合回路パターン５２を、全ての入力用小型チップコンデンサ２４が載置可能なように形成すればよく、主入力整合回路パターン５１の形状は、入力用小型チップコンデンサ２４に制限されることなく、容易に設計可能である。
【００９５】
これと同様の理由により、主出力整合回路パターン（図示せず）の形状も、出力用小型チップコンデンサ３３に制限されることなく、容易に設計可能である。
【００９６】
従って、第３の実施形態に係る高周波半導体装置においては、第１の実施形態に係る高周波半導体装置と比較して、設計が容易な高周波半導体装置が提供される。
【００９７】
なお、この第３の実施形態に係る高周波半導体装置において、副入力整合回路パターン５２上に載置される入力用小型チップコンデンサ２４の数、および副出力整合回路パターン（図示せず）上に載置される出力用小型チップコンデンサ３３の数は、ともに制限されない。
【００９８】
図９は、第３の実施形態に係る高周波半導体装置の変形例を示す、図８に相当する拡大図である。図９に示すように、この変形例に係る高周波半導体装置において、島状の副入力整合回路パターン５２は、互いに離間して形成された第１の副入力整合回路パターン５２−１および第２の副入力整合回路パターン５２−２からなる。
【００９９】
これらの第１の副入力整合回路パターン５２−１および第２の副入力整合回路パターン５２−２上には、それぞれ入力用小型チップコンデンサ２４ａ、２４ｂが２個ずつ載置されている。
【０１００】
第１の副入力整合回路パターン５２−１上の一方の入力用小型コンデンサ２４ａは、入力用電極部１６と、第２の導体線２５により接続されている。また、第２の副入力整合回路パターン５２−２上の一方の入力用小型コンデンサ２４ａは、主入力整合回路パターン５１と、第９の導体線５３により接続されている。
【０１０１】
さらに、第１の副入力整合回路パターン５２−１上の他方の入力用小型チップコンデンサ２４ｂは、第２の副入力整合回路パターン５２−２上の他方の入力用小型チップコンデンサ２４ｂと、入力用コンデンサ間導体線５４（以下、第１０の導体線５４と称する）により、接続されている。
【０１０２】
すなわち、入力用電極部１６と主入力整合回路パターン５１との間には、複数の入力用小型コンデンサ２４ａ、２４ｂが、直列に接続されている。
【０１０３】
このように載置された複数の入力用小型コンデンサ２４ａ、２４ｂは、これらの容量、これらのコンデンサ２４ａ、２４ｂ間の副入力整合回路パターン５２−１、５２−２のインダクタンス、第２の導体線２５のインダクタンス、第９の導体線５３のインダクタンス、および第１０の導体線５４のインダクタンスによって決定される共振周波数が、使用周波数帯に含まれる容量を有するものである。
【０１０４】
なお、装置の出力側についても、これと同様に構成される。
【０１０５】
以上に説明した第３の実施形態の変形例に係る高周波半導体装置であっても、第３の実施形態に係る高周波半導体装置と同様に、入力用電極部１６と入力整合回路パターン５０との間で生ずるインピーダンスの不整合が改善されると同時に、出力用電極部１７と出力整合回路パターン（図示せず）との間で生ずるインピーダンスの不整合が改善される。
【０１０６】
さらに、第３の実施形態に係る高周波半導体装置と同様に、補償回路４７を有する高周波半導体装置と比較して、製造が容易な高周波半導体装置が提供される。
【０１０７】
また、第３の実施形態に係る高周波半導体装置と同様に、設計が容易な高周波半導体装置が提供される。
【０１０８】
以上に、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の趣旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これらの実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【０１０９】
例えば、上述の各実施形態および変形例に係る高周波半導体装置においては、半導体チップ１２の中心を通り、半導体チップ１２の長辺方向に伸びる直線を軸として、左右対称に形成された。しかし、これらの各装置は、その構成が、左右非対称であってもよい。
【０１１０】
また、上述の各実施形態においては、小型チップコンデンサ２４、２４ａ、２４ｂ、３３は、入力側、出力側の両方に形成された。しかし、例えば入力整合回路パターン２２、５０と出力整合回路パターン３１とが異なるパターンである場合等、いずれか一方においてのみ、パッケージ１１の電極部１６、１７と整合回路パターン２２、５０、３３との間を接続する導体線のインダクタンスが無視できず、電極部１６、１７と整合回路パターン２２、５０との間でインピーダンスの不整合が生じる場合もある。このような場合には、インピーダンスの不整合が生じるいずれか一方の整合回路パターン２２、３１上にのみ、小型チップコンデンサ２４、２４ａ、２４ｂ、３３が載置されればよい。
【符号の説明】
【０１１１】
１１・・・パッケージ
１２・・・半導体チップ
１３・・・ベースプレート
１４・・・第１の枠体
１５・・・第２の枠体
１６・・・入力用電極部
１７・・・出力用電極部
１８・・・入力リード
１９・・・出力リード
２０・・・入力整合回路
２１・・・第１の誘電体基板
２２・・・入力整合回路パターン
２３・・・入力用電極パターン間導体線（第１の導体線）
２４、２４ａ、２４ｂ・・・入力用小型チップコンデンサ
２４−１・・・誘電体
２４−２・・・表面電極
２４−３・・・裏面電極
２５・・・入力用電極チップ間導体線（第２の導体線）
２６・・・入力用大型チップコンデンサ
２６−２・・・表面電極
２７・・・入力用パターンチップ間導体線（第３の導体線）
２８・・・入力用チップ間導体線（第４の導体線）
２９・・・出力整合回路
３０・・・第２の誘電体基板
３１・・・出力整合回路パターン
３２・・・出力用電極パターン間導体線（第５の導体線）
３３・・・出力用小型チップコンデンサ
３３−２・・・表面電極
３４・・・出力用電極チップ間導体線（第６の導体線）
３５・・・出力用大型チップコンデンサ
３５−２・・・表面電極
３６・・・出力用パターンチップ間導体線（第７の導体線）
３７・・・出力用チップ間導体線（第８の導体線）
４０・・・第１の抵抗
４１・・・第１のインダクタ
４２・・・第２のインダクタ
４３・・・キャパシタ
４４・・・第２の抵抗
４５・・・補償用インダクタ
４６・・・補償用キャパシタ
４７・・・補償回路
５０・・・入力整合回路パターン
５１・・・主入力整合回路パターン
５２・・・副入力整合回路パターン
５３・・・入力用パターン間導体線（第９の導体線）
５４・・・入力用コンデンサ間導体線（第１０の導体線）
【図１】
2012099609.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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