(57)【要約】【課題】本発明は、光電変換膜が半導体基板上に積層された積層型の半導体装置に関する。【解決手段】半導体基板と、半導体基板上に形成され、交互に積層された層間絶縁膜と配線層とからなる多層配線層と、多層配線層内において、半導体基板の周縁に沿って環状に形成されたシールリングとを備え、シールリングは、各配線層に形成された環状のシール配線と、各層間絶縁膜に少なくとも１つ形成された環状のシールビアとが積層された構造であり、シールビアを介して積層方向に隣接する少なくとも１組のシール配線では、下方のシール配線の外周面の位置が、上方のシール配線の外周面の位置よりも外側にあることを特徴とする半導体装置。【選択図】図２
2012160547.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に形成され、交互に積層された層間絶縁膜と配線層とからなる多層配線層と、
前記多層配線層内において、前記半導体基板の周縁に沿って環状に形成されたシールリングと
を備え、
前記シールリングは、
各配線層に形成された環状のシール配線と、各層間絶縁膜に少なくとも１つ形成された環状のシールビアとが積層された構造であり、
シールビアを介して積層方向に隣接する少なくとも１組のシール配線では、下方のシール配線の外周面の位置が、上方のシール配線の外周面の位置よりも外側にある
ことを特徴とする半導体装置。
【請求項２】
さらに、前記多層配線層上に形成されたパッシベーション膜
を備え、
前記パッシベーション膜における前記環状のシールリング上の領域が開口され、
当該開口を塞ぐように、環状のキャップ層が形成されている
ことを特徴とする請求項１に記載の半導体装置。
【請求項３】
シールビアを介して前記積層方向に隣接する少なくとも１組のシール配線では、下方のシール配線の環の水平幅が、上方のシール配線の環の水平幅より大きくなっている
ことを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
シールビアを介して積層方向に隣接する少なくとも１組のシールビアでは、下方のシールビアの数が、上方のシールビアの数より多くなっている
ことを特徴とする請求項１から３のいずれかに記載の半導体装置。
【請求項５】
シールビアを介して積層方向に隣接する少なくとも１組のシール配線では、上方のシール配線の厚みが、下方のシール配線の厚みよりも大きくなっている
ことを特徴とする請求項１から４のいずれかに記載の半導体装置。
【請求項６】
前記シールリングにおける、外側のシールビアの外周面の位置が、当該シールビア直上にあるシール配線の外周面の位置と同じである
ことを特徴とする請求項１から５のいずれかに記載の半導体装置。
【請求項７】
前記配線層内のシールリングと並行して、リング径の小さな環状のシールリングをさらに１以上備える
ことを特徴とする請求項１から６のいずれかに記載の半導体装置。
【請求項８】
さらに、前記多層配線層上に形成されたパッシベーション膜と、
前記配線層内のシールリングと並行して形成された、リング径の小さな環状のさらに１以上のシールリングと
を備え、
リング径の異なる２つのシールリングの間に、シールリングに沿って形成された環状の開口を有する
ことを特徴とする請求項１に記載の半導体装置。
【請求項９】
積層方向に隣接するシール配線の全ての組では、下方のシール配線の外周面の位置が、上方のシール配線の外周面の位置よりも外側にある
ことを特徴とする請求項１から８のいずれかに記載の半導体装置。
【請求項１０】
前記層間絶縁膜の少なくとも１層が、低誘電率絶縁材料からなる
ことを特徴とする請求項１から９のいずれかに記載の半導体装置。
【請求項１１】
半導体基板と、
前記半導体基板上に形成され、層間絶縁膜と配線層とが交互に積層された多層配線層と、
前記多層配線層内において、前記半導体基板の周縁に沿って環状に形成されたシールリングと
を備え、
前記シールリングは、
各配線層に形成された環状のシール配線と、各層間絶縁膜に少なくとも１つ形成された環状のシールビアとが交互に積層された構造であり、
シールビアを介して積層方向に隣接するシール配線では、下方のシール配線の外周面の位置が、上方のシール配線の外周面の位置よりも外側にあり、実質上シール配線の外周が下側に拡がった傾斜面になっている
ことを特徴とする半導体装置。
【請求項１２】
前記シール配線外側の前記傾斜面は、前記多層配線層の底面に対して４５°〜７５°の角度で傾斜している
ことを特徴とする請求項１１に記載の半導体装置。
【請求項１３】
半導体装置の製造方法であって、
前記半導体基板上に、交互に積層された層間絶縁膜と配線層とからなる多層配線層を形成する工程と、
ダイシングすることにより、各半導体装置に分割する工程
を含み、
前記層間絶縁膜を形成するとともに、ビアとシールビアとを形成し、
前記配線層を形成すると共に、配線とシール配線とを形成し、
積層方向に隣接する少なくとも１組のシール配線では、下方のシール配線の外周面の位置が、上方のシール配線の外周面の位置よりも外側にある
ことを特徴とする半導体装置の製造方法。
【請求項１４】
前記多層配線層を形成する工程の後であって、
前記ダイシングすることにより、各半導体装置に分割する工程の前に、
前記多層配線層上に、パッシベーション膜を形成する工程
を含み、
前記シール配線と前記シールビアとが積層された構造である、リング径の異なるシールリングが少なくとも２つ以上形成され、
前記パッシベーション膜には、リング径の異なる２つのシールリングの間に、シールリングに沿って形成された環状の開口部が形成される
ことを特徴とする請求項１３に記載の半導体装置の製造方法。
【請求項１５】
前記ダイシングすることにより、各半導体装置に分割する工程は、
前記多層配線層の最下層まで、ダイシングソーによって切れ込みを入れる工程と、
その後、各半導体装置に分割する工程と
を含むことを特徴とする請求項１３または１４に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、シールリングを備えた半導体装置及びその製造方法に関し、特にシールリングの外周形状の工夫に関する。
【背景技術】
【０００２】
従来、半導体装置の一例として、図１２に示すように、集積回路が形成された半導体チップ９００がある。半導体チップ９００は、半導体基板９１０、半導体基板９１０上に形成された多層配線層９８８、多層配線層９８８上に形成されたパッシベーション膜９９０，９９２、パッシベーション膜９９２上に形成された有機保護膜９９８、多層配線層９８８内に形成された配線構造９４０、配線構造９４０上に形成されたパッド電極９９４、及び多層配線層９８８内に形成されたシールリング９８０を備えている。多層配線層９８８は、層間絶縁膜９２０，９２２，９２４，９２６，９２８と配線層９３０，９３２，９３４，９３６，９３８とが交互に積層されてなる。シールリング９８０は、各配線層９３０，９３２，９３４，９３６，９３８に形成されたシール配線９７０，９７２，９７４，９７６，９７８と、各層間絶縁膜９２０，９２２，９２４，９２６，９２８に形成されたシールビア９６０，９６２，９６４，９６６，９６８とからなる。シールビア９６０，９６２，９６４，９６６，９６８は、積層方向に隣接したシール配線９７０，９７２，９７４，９７６，９７８同士を接続する。
【０００３】
半導体チップ９００の製造は、半導体ウェハの特定の領域に集積回路を形成し、集積回路が形成された領域の周囲における多層配線層９８８をダイシングし、さらに半導体ウェハを個々の半導体チップ９００に分割する、というプロセスで行われる。当該プロセスで多層配線層９８８をダイシングする際、ダイシングソーが接触している箇所を発端として、多層配線層９８８内を半導体基板９１０に水平な方向に伝播する機械的ストレスが発生する。
【０００４】
このため、半導体チップ９００では、多層配線層９８８内にシールリング９８０を設け、多層配線層９８８内を伝播する機械的ストレスをある程度受け止められる構成を採っている。これによって、集積回路まで伝播する機械的ストレスを低減できる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００６−１４１４０４号公報
【特許文献２】特開２００５−２６８３９５号公報
【特許文献３】特開平１１−２０４５２５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
ところで、近年の半導体装置の微細化により、半導体基板に対する配線の寄生容量の割合が高くなり、これを解決するため検討がなされている。その一つに、層間絶縁膜及び配線層における絶縁膜の材料として、従来よりも比誘電率の低い低誘電率材料（いわゆるＬｏｗ−ｋ材料）が導入されることが考えられている。しかし、特許文献１に開示されているように、低誘電率材料は従来の絶縁膜材料と比べ、機械的ストレスによって剥離しやすいことが知られている。多層配線層が剥離すると、集積回路が破損することとなる。そこで、ダイシングの際に、シールリングより内側の多層配線層に伝わる機械的ストレスを小さくしたいという要望がある。
【０００７】
なお、低誘電率材料を用いない場合においても、より安定した半導体チップの製造の観点から、シールリングより内側に伝わる機械的ストレスをできるだけ小さくすることが望ましい。
【０００８】
本発明は、ダイシングの際に、従来よりも、シールリングより内側の多層配線層に伝わるストレスを小さくできる構造を備えた、半導体装置とその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
上記目的を達成するために、本発明に係る半導体装置は、半導体基板と、半導体基板上に形成され、交互に積層された層間絶縁膜と配線層とからなる多層配線層と、多層配線層内において、半導体基板の周縁に沿って環状に形成されたシールリングとを備え、シールリングは、各配線層に形成された環状のシール配線と、各層間絶縁膜に少なくとも１つ形成された環状のシールビアとが積層された構造であり、シールビアを介して積層方向に隣接する少なくとも１組のシール配線では、下方のシール配線の外周面の位置が、上方のシール配線の外周面の位置よりも外側にあることを特徴とする。
【００１０】
また、本発明に係る半導体装置の製造方法は、半導体装置の製造方法であって、半導体基板上に、交互に積層された層間絶縁膜と配線層とからなる多層配線層を形成する工程と、ダイシングすることにより、各半導体装置に分割する工程を含み、層間絶縁膜を形成するとともに、ビアとシールビアとを形成し、配線層を形成すると共に、配線とシール配線とを形成し、積層方向に隣接する少なくとも１組のシール配線では、下方のシール配線の外周面の位置が、上方のシール配線の外周面の位置よりも外側にあることを特徴とする。
【発明の効果】
【００１１】
本発明の半導体装置では、シールビアを介して積層方向に隣接するシール配線の少なくとも１組では、下方のシール配線の外周面の位置が、上方のシール配線の外周面の位置よりも外側にある。すなわち、シール配線の外周面が略階段状に形成されている。
【００１２】
ところで、ダイシングの際に発生する機械的ストレスは、多層配線層内を半導体基板に水平な方向に伝播し、シールリングの外周面に到達する。多層配線層は薄く、ダイシングは素早く行われるため、当該ストレスは、多層配線層全体の幅で伝わることとなる。そのため、略階段状のシール配線の外周面は、巨視的に見ると下方ほど外側に拡がった略斜面であるといえる。
【００１３】
そのため、シールリングの外周面に到達したストレスは、シールリング内を伝わった後シールリングより内側の多層配線層に伝わる水平方向のストレスと、シールリング内には伝わらず多層配線層内を斜面に沿って上方へ向かうストレスとになる。略斜面に到達したストレスは、斜面に沿って上方へ抜けやすい。よって、シールリングより内側の多層配線層に伝わる水平方向のストレスは、シールリングの外周面に到達したストレスより小さくなる。
【００１４】
上述のように、本発明の半導体装置におけるシールリングの外周面は略階段状なので、多層配線層のダイシングの際に、シールリングより内側の多層配線層に伝わるストレスを小さくできる、といえる。
【図面の簡単な説明】
【００１５】
【図１】本発明の実施の形態１に係る半導体チップの全体構成を模式的に示す平面図である。
【図２】図１に示した半導体チップの断面図である。
【図３】図１に示した半導体チップの寸法と効果とを説明する図である。
【図４】図１に示した半導体チップの製造工程の一部を模式的に示す工程断面図である。
【図５】図１に示した半導体チップの製造工程の一部を模式的に示す工程断面図である。
【図６】図１に示した半導体チップの製造工程の一部を模式的に示す工程断面図である。
【図７】図１に示した半導体チップの製造工程の一部を模式的に示す工程断面図である。
【図８】本発明の実施の形態２に係る半導体チップの断面図である。
【図９】本発明の実施の形態３に係る半導体チップの断面図である。
【図１０】本発明の実施の形態４に係る半導体チップの断面図である。
【図１１】本発明の実施の形態５に係る半導体チップの断面図である。
【図１２】従来の半導体チップの断面図である。
【発明を実施するための形態】
【００１６】
[実施の形態１]
１．半導体チップ１００の全体構成
図１に示すように、半導体チップ１００を平面視したとき、パッシベーション膜９２と、パッシベーション膜９２上に形成された有機保護膜９８とが図示の位置関係に存在する。また、有機保護膜９８の外周には、パッシベーション膜９２からパッド電極９４が露出しており、さらにパッド電極の外周には、パッシベーション膜９２からキャップ層９６が露出している。
【００１７】
図２は、図１に示した半導体チップ１００のＡ−Ａ断面図である。半導体基板上１０に、多層配線層８８が形成され、多層配線層８８上に、パッシベーション膜９０，９２が形成され、パッシベーション膜９２上に、有機保護膜９８が形成されている。多層配線層８８は、複数の層間絶縁膜２０，２２，２４と配線層３０，３２，３４とが交互に積層されてなる。
【００１８】
多層配線層８８内には、配線構造８２が形成されている。配線構造８２は、各層間絶縁膜２０，２２，２４に形成されたビア４０，４２，４４と、各配線層３０，３２，３４に形成された配線５０，５２，５４とが交互に積層されてなる。配線構造８２の最上層である配線５４は、パッド電極９４で被覆されている。配線構造８２の最下層であるビア４０は、半導体基板１０内に形成された活性層１２に接続されている。すなわち、配線構造８２は信号電荷を転送するための配線である。
【００１９】
なお、図２に示す断面構造は、説明を容易にするための模式的なものである。すなわち、図２においては、パッド電極９４の直下に配線構造８２が形成されているように示しているが、実際の配線構造８２においては、各配線層３０，３２，３４において、各配線５０，５２，５４は半導体基板１０と水平方向に引き回され、ビア４０，４２，４４によって上下の配線と接続されている。
【００２０】
多層配線層８８内には、さらに、半導体基板１０の周縁に沿って図１に示すように環状にシールリング８０が形成されている。シールリング８０は、図２に示すように各配線層３０，３２，３４に形成された環状のシール配線７０，７２，７４と、各層間絶縁膜２０，２２，２４に形成された環状のシールビア６０，６２，６４とが交互に積層されてなる。シールリング８０の最上層であるシール配線７４は、水分や不純物の浸入によるシールリング８０の腐食を防ぐためのキャップ層９６で被覆されている。シールリング８０の最下層であるシールビア６０は、半導体基板１０内に形成された導電層１４に接続されている。シール配線及びシールビアは、例えばＣｕ（銅）、Ｗ（タングステン）等の導電材料からなる。また、キャップ層９６は、例えば、Ａｌ（アルミニウム）等の導電材料からなる。
【００２１】
なお、この実施例では、シールビア６０は、内側のシールビア６０ａと外側のシールビア６０ｂとの二重構造となっている。同様に、シールビア６２は、内側のシールビア６２ａと外側のシールビア６２ｂとの二重構造、シールビア６４は、内側のシールビア６４ａと外側のシールビア６４ｂとの二重構造となっている。
２．シールリング８０の構造の詳細
シールビアを介して積層方向に隣接する２組のシール配線に注目すると、すべての組において、下方のシール配線の外周面の位置が、上方のシール配線の外周面の位置よりも外側にある。すなわち、隣接するシール配線７０，７２の組において、下方のシール配線７０の外周面の位置が、上方のシール配線７２の外周面の位置よりも外側にある。同様に、隣接するシール配線７２，７４の組において、下方のシール配線７２の外周面の位置が、上方のシール配線７４の外周面の位置よりも外側にある。よって、シール配線７０，７２，７４の外周面は、上方から下方に向かうにつれ拡がった略階段状となっている。一方、シール配線７０，７２，７４の内周面の位置はいずれも同じである。
【００２２】
このように、各シール配線７０，７２，７４の外周面の位置が、上方から下方に向かうにつれ外側に拡がり、シール配線７０，７２，７４の内周面の位置がいずれも同じなので、図３（ａ）で示すように、各シール配線７０，７２，７４の水平幅Ｗ１、Ｗ２、Ｗ３は、上方から下方へ向うにつれて大きくなっている。また、各シール配線７０，７２，７４厚みｄ１、ｄ２、ｄ３は、すべて等しい。各層間絶縁膜２０，２２，２４内のシールビア６０ａ及び６０ｂ，６２ａ及び６２ｂ，６４ａ及び６４ｂの数は、それぞれ同じである。外側のシールビア６０ｂの外周面の位置は、直上のシール配線７０の外周面の位置と同じである。同様に、シールビア６２ｂの外周面の位置は、直上のシール配線７２の外周面の位置と同じであり、シールビア６４ｂの外周面の位置は、直上のシール配線７４の外周面の位置と同じである。
【００２３】
図３（ｂ）で示すように、各シール配線７０，７２，７４の外周面の位置が、上方から下方に向かうにつれ外側に拡がり、シールリング８０全体を見たとき、略階段状となっている。また、多層配線層８８は薄く、ダイシングは素早く行われるため、ダイシングの際に発生するストレスは、多層配線層８８全体の幅で伝わることとなる。そのため、略階段状のシール配線７０，７２，７４の外周面は、巨視的に見ると、下方ほど外側に拡がった略斜面であるといえる。
３．半導体チップ１００の製造方法
本発明の実施の形態１における半導体チップ１００の製造方法について、図４〜９を用いて要部となる工程を説明する。
【００２４】
図４（ａ）に示すように、半導体基板１０内の特定の領域にトランジスタ等を構成する活性層１２と、半導体基板１０内の活性層１２よりも外側に導電層１４とを形成する。活性層１２と導電層１４とは、同時に形成される。
【００２５】
図４（ｂ）に示すように、半導体基板１０上に積層された層間絶縁膜２０内であって、活性層１２上にビア４０と、導電層１４上にシールビア６０とを形成する。具体的には、半導体基板１０上に層間絶縁膜の材料、例えば、ＳｉＯ２（酸化シリコン）、ＴＥＯＳ（ＴｅｔｒａＭｅｔｈｙｌ  Ｏｒｔｈｏ  Ｓｉｌｉｃａｔｅ）などを堆積し、活性層１２上にビアホールを有し導電層１４上に溝状凹部を有する層間絶縁膜２０を、リソグラフィ法及びドライエッチング法を用い形成する。次に、層間絶縁膜２０に設けられたビアホール及び溝状凹部に、例えば、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法を用いてＷからなる導電膜を埋め込む。さらに、例えば、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法を用い、ビアホール及び溝状凹部からはみ出した余分な導電膜を除去することにより、ビア４０と２本のシールビア６０ａ，６０ｂとを形成する。
【００２６】
図４（ｃ）に示すように、層間絶縁膜２０上に積層された配線層３０内であって、ビア４０上に配線５０と、シールビア６０上にシール配線７０とを形成する。具体的には、層間絶縁膜２０上に配線層の材料を堆積し、ビア４０上に配線溝を有し２本のシールビア６０上にシール配線溝を有する配線層３０を、リソグラフィ法及びドライエッチング法を用いて形成する。次に、配線層３０に設けられた配線溝及びシール配線溝に、例えば、電気めっき法を用い、Ｃｕからなる導電膜を埋め込む。さらに、例えば、ＣＭＰ法を用い、配線溝及びシール配線溝からはみ出した余分な導電膜を除去することにより、配線５０とシール配線７０とを形成する。配線５０はビア４０と、シール配線７０は２本のシールビア６０ａ，６０ｂと、それぞれ接続される。
【００２７】
図５（ａ）に示すように、層間絶縁膜２０，２２，２４、配線層３０，３２，３４、配線５０，５２，５４、ビア４０，４２，４４、シール配線７０，７２，７４、及びシールビア６０，６２，６４を形成する。シール配線７０，７２，７４及びシールビア６０，６２，６４は、図５，６の製造工程を繰り返して形成される。シール配線７２の外周面の位置は、シール配線７０の外周面の位置よりも外側にあり、シール配線７４の外周面の位置は、シール配線７２の外周面の位置よりも外側にある。すなわち、シール配線７０，７２，７４の外周面は、上方から下方に向かうにつれ拡がった略階段状である。また、シールビア６４の外周面の位置と、シールビア６４の直上のシール配線７４の外周面の位置とが同じであり、シールビア６０，６２とシール配線７０，７２との位置関係もそれぞれ同じとなっている。
【００２８】
図５（ｂ）に示すように、配線５４、シール配線７４、及び層間絶縁膜３４上に、開口９０ａ，９０ｂを有するパッシベーション膜９０を形成する。具体的には、配線５４、シール配線７４、及び層間絶縁膜３４上に、パッシベーション膜の材料を堆積し、リソグラフィ法及びドライエッチング法を用いて、配線５４上及びシール配線７４上のパッシベーション膜９０を部分的に開口し、開口９０ａ，９０ｂを有するパッシベーション膜９０を形成する。
【００２９】
図６（ａ）に示すように、開口９０ａ，９０ｂに、パッド電極９４とキャップ層９６とを形成する。具体的には、開口９０ａ，９０ｂ上を含むパッシベーション膜９０上の全面に亘って、例えば、スパッタ法によりＡｌ膜を堆積し、さらに、リソグラフィ法及びドライエッチング法を用い、Ａｌ膜を配線５４及びシール配線７４上にパターニングして、パッド電極９４とキャップ層９６とを形成する。パッド電極９４は配線５４に、キャップ層９６はシール配線７４に、それぞれ接続される。
【００３０】
図６（ｂ）に示すように、パッシベーション膜９０上に、開口を有し当該開口でパッド電極９４及びキャップ層９６が露出されたパッシベーション膜９２を形成する。具体的には、パッド電極９４上及びキャップ層９６上を含むパッシベーション膜９０上に、さらに、パッシベーション膜９２の材料を堆積し、リソグラフィ法及びドライエッチング法を用いてパッシベーション膜９２を形成する。
【００３１】
次に、図７（ａ）に示すように、開口を有する有機保護膜９８を形成する。具体的には、パッド電極９４上、キャップ層９６上、及びパッシベーション膜９２上の全面に亘って、例えば、ポリイミドポリベンゾオキサゾール等からなる液状樹脂を、スピンコート法により塗布し、さらに、リソグラフィ法によって露光及び現像し、有機保護膜９８を形成する。
【００３２】
さらに、図７（ｂ）に示すように、半導体チップ１００を形成する。具体的には、層間絶縁膜２０に達するまでダイシングソーを押し当ててダイシングを行い、半導体チップ１００を得る。
５．効果
この構成では、積層方向に隣接するシール配線７０，７２の組において、下方のシール配線７０の外周面の位置が、上方のシール配線７２の外周面の位置よりも外側にある。同様に、隣接するシール配線７２，７４の組において、下方のシール配線７２の外周面の位置が、上方のシール配線７４の外周面の位置よりも外側にある。
【００３３】
そのため、図３（ｂ）で示すように、シール配線７０，７２，７４の外周面が略階段状であり、巨視的には斜面となっている。ダイシングの際に発生するストレスＦ１は、斜面状のシール配線７０，７２，７４の外周面に到達すると、シールリング８０内を伝わった後シールリング８０より内側の多層配線層８８に伝わる水平方向のストレスＦ２と、シールリング内に伝わらず多層配線層８８を斜面に沿って上方へ向かうストレスＦ３とになる。略斜面に到達したストレスは、斜面に沿って上方へ抜けやすい。よって、シールリング８０より内側の多層配線層８８に伝わる水平方向のストレスＦ２は、シールリング８０の外周面に到達したストレスＦ１より小さくなる。そのため、シール配線７０，７２，７４の外周面が略階段状であることで、シールリングより内側の多層配線層に伝わるストレスを小さくできる。シールリングの外周面である斜面と多層配線層８８の底面との角度Θは、４５°〜７５°が望ましい。
【００３４】
図３（ａ）で示すように、シール配線７０，７２，７４の水平幅Ｗ１，Ｗ２，Ｗ３は、上方から下方へ向うにつれて大きくなっているため、下方に位置するシール配線の方が上方に位置するシール配線よりも、シール配線の剥がれへの耐力が向上し、シールリング８０の破壊を抑制することができる。
なお、シールリング８０の破壊とは、シールリング８０の分断、シールリング８０全体の剥離、及びシールリング８０が曲がる等の変形を含む。
【００３５】
外側のシールビア６０ｂの外周面の位置は、直上のシール配線７０の外周面の位置と同じである。仮に、外側に位置するシールビア６０ｂの外周面の位置が、直上のシール配線７０の外周面の位置より内側にある場合、多層配線層８８からシールビア６０に向かうストレスは、外側に位置するシールビア６０ｂの外周面と直上のシール配線７０の外周面との接続部に達すると、シール配線７０を持ち上げる分力が発生し、シール配線７０が剥がれやすくなってしまう。この構成では、外側のシールビア６０ｂ，６２ｂ，６４ｂの外周面の位置が、直上のシール配線７０，７２，７４の外周面の位置と同一であるため、シール配線７０，７２，７４を持ち上げる分力は発生せず、シール配線７０，７２，７４の剥がれが抑制できる。その結果、シールリング８０の破壊を抑制することができる。
【００３６】
また、パッシベーション膜９０，９２が、キャップ層９６を露出するように開口され、パッシベーション膜９０，９２はシールリング８０の内側と外側で分離されているため、ダイシングの際に多層配線層８８を剥がす上方向のストレスが発生し、当該ストレスがパッシベーション膜９０，９２に伝わっても、開口より内側にある集積回路にストレスが伝播しにくい。
【００３７】
さらに、集積回路が形成されている領域をシールリング８０が囲んでいるので、集積回路に水分や不純物が入り込みチップ内の集積回路が破損するリスクを、低減することができる。
[実施の形態２] 
１．半導体チップ２００の構成
図８は、本発明の実施の形態２における、半導体チップ２００の断面図である。下記以外の構成は、半導体チップ１００と同じなので説明を省略する。
【００３８】
各シール配線２７０，２７２，２７４の外周面の位置が上方から下方に向かうにつれ外側に拡がるとともに、内周面の位置も上方から下方に向かうにつれ外側に拡がっている。そのため、シール配線２７０，２７２，２７４の水平幅Ｗ１，Ｗ２，Ｗ３が同じとなっている。
【００３９】
また、シールリング２８０の外側に、半導体素子の特性あるいは半導体製造プロセス途中の種々のプロセス値を確認するためのＰＣＭ（Ｐｒｏｃｅｓｓ  Ｃｏｎｔｒｏｌ  Ｍｏｎｉｔｏｒ）が形成されている。
２．半導体チップ２００の製造方法
半導体チップ２００の製造方法は、上述の半導体チップ１００の製造方法と略同一である。なお、ＰＣＭ８６は、シールビア２６０，２６２，２６４、及びシール配線２７０，２７２，２７４を形成するとき、同時に形成される。
３．効果
すべてのシール配線２７０，２７２，２７４の水平幅が同じであっても、シール配線２７０，２７２，２７４の外周面が、上方から下方に向かうにつれ拡がった略階段状に形成できる。そのため、実施の形態１と同じ原理により、従来よりもシールリング２８０より内側の多層配線層２８８に伝わるストレスを小さくできる。
【００４０】
また、本実施例ではＰＣＭ８６が半導体チップ２００に残留している場合を説明しているが、ＰＣＭ８６とシールリング２８０の外側にある多層配線層２８８が、斜面に沿って上方へ向かうストレスＦ３によって除去されることも考えられる。この場合、ＰＣＭ８６に生じるバリが、ボンディングワイヤーや実装のためのリードと短絡して、電気的不良を発生させることを防止することができる。
[実施の形態３] 
１．半導体チップ３００の構成
図９は、本発明の実施の形態３における、半導体チップ３００の断面図である。下記以外の構成は、半導体チップ１００と同じなので説明を省略する。
【００４１】
層間絶縁膜３２０，３２２，３２４及び配線層３３０，３３２，３３４における絶縁膜は、比誘電率の低い低誘電率材料からなる。シール配線３７０，３７２，３７４，３７６，３７８の厚みは、上方のシール配線３７６，３７８の厚みが、下方の配線層３３０，３３２，３３４内のシール配線３７０，３７２，３７４の厚みよりも大きくなっている。また、下方のシールビア３６０，３６２，３６４の数が、上方のシールビア３６６，３６８の数よりも多くなっている。
２．効果
下方の層間絶縁膜３２０，３２２，３２４内のシールビア３６０，３６２，３６４の数が、上方の層間絶縁膜３２６，３２８内のシールビア３６６，３６８の数よりも多い。そのため、下方のシールビア３６０，３６２，３６４は、上方向に持ち上げる力によりシールビア３６０，３６２，３６４とシール配線３７０，３７２，３７４との剥がれを抑制することができ、シールビア３６０，３６２，３６４の機械的強度が向上できる。
【００４２】
また、上方のシール配線の厚み３７６，３７８が、低誘電率材料からなる下方の配線層３３０，３３２，３３４に位置するシール配線３７０，３７２，３７４よりも大きくなっているため、上方のシール配線３７６，３７８の剥がれへの耐力が向上する。
【００４３】
よって、シール配線３７０，３７２，３７４，３７６，３７８及びシールビア３６０，３６２，３６４，３６６，３６８の機械的強度が向上するため、従来よりも壊れにくいシールビア３８０が実現できる。
[実施の形態４] 
１．半導体チップ４００の構成
図１０は、本発明の実施の形態４における、半導体チップ４００の断面図である。下記以外の構成は、半導体チップ３００と同じなので説明を省略する。
【００４４】
積層方向に隣接するシールビアの組４６０，４６２において、下方のシールビア４６０の数が、上方のシールビア４６２の数よりも多くなっている。同様に、積層方向に隣接するすべてのシールビアの組４６２，４６４、４６４，４６６、４６６，４６８のシールビアの数において、下方のシールビアの数が、上方のシールビアの数よりも多くなっている。
２．効果
この構成では、上述の原理により、実施の形態３よりもシールビア４６０，４６２，４６４，４６６，４６８の機械的強度が向上する。そのため、実施の形態３よりも壊れにくいシールリング４８０が実現できる。
［実施の形態５］
１．半導体チップ５００の構成
図１１は、本発明の実施の形態５おける、半導体チップ５００の断面図である。下記以外の構成は、半導体チップ１００と同じなので説明を省略する。
【００４５】
半導体チップ５００には、環状のシールリング５８０ａ，５８０ｂが形成されている。
内側のシールリング５８０ａでは、すべてのシール配線５７１，５７３，５７５の外周面の位置と、シール配線５７１，５７３，５７５の厚み及び水平幅と、シールビア５６１，５６３，５６５の数とが同じである。
【００４６】
外側のシールリング５８０ｂでは、各シール配線５７０，５７２，５７４の外周面の位置が上方から下方に向かうにつれ外側に拡がるとともに、内周面の位置も上方から下方に向かうにつれ外側に拡がっている。そのため、シール配線５７０，５７２，５７４の水平幅Ｗ１，Ｗ２，Ｗ３が同じとなっている。また、シールビア５６０，５６２，５６４の数は、各層間絶縁膜ごとにそれぞれ同じである。
【００４７】
パッシベーション膜５９０，５９２には、隣接するシールリング５８０ａ，５８０ｂの間に、シールリング５８０ａ，５８０ｂに沿って、環状の開口５８１が形成されている。この開口５８１により、パッシベーション膜５９０，５９２はシールリング５８０ｂの外側領域と内側領域とに分離されている。
２．効果
シールリング５８０を二重に形成することにより、仮に、外側のシールリング５８０ｂがダイシングの際の機械的ストレスにより破壊されても、内側のシールリング５８０ａは破壊されずに残る。よって、従来よりも壊れにくいシールリング５８０を実現することができる。
【００４８】
また、パッシベーション膜５９０，５９２は、シールリング５８０ｂの外側領域と内側領域とに分離されているため、ダイシングの際に多層配線層５８８を剥がすような斜面に沿って上方へ向かうストレスが発生し、当該ストレスがパッシベーション膜５９０，５９２に伝わっても、開口５８１より内側にある集積回路にストレスが伝播しにくい。
【００４９】
なお、開口５８１により、パッシベーション膜５９０，５９２を介したストレスの伝播は抑制できるので、キャップ層５９６を露出するような開口はあっても無くても良い。
［変形例］
１．シールリングの構造
実施の形態では、シールビアを介して積層方向に隣接するすべての組のシール配線で、下方のシール配線の外周面の位置が、上方のシール配線の外周面の位置よりも外側にあるよう、シールリングが形成されていた。しかしながら、シールビアを介して積層方向に隣接する少なくとも１組のシール配線で、下方のシール配線の外周面の位置が、上方のシール配線の外周面の位置よりも外側にある構造を採ってもよい。例えば、シール配線が４つ積層されたシールリングにおいて、上方にある２つのシール配線の外周面が同じ位置にあり、下方にある２つのシール配線の外周面が同じ位置にあり、上方２つのシール配線の位置と比べると外側にある、という構造を採っても良い。この構造でも、上方２つのシール配線と下方２つのシール配線との外周面が略階段状となっており、この外周面を斜面と見なすことができ、上述の原理よりシールリングより内側の多層配線層に伝わるストレスを小さくできる効果が得られるためである。
２．半導体ウェハの製造方法
実施の形態では配線、ビア、シール配線、シールビアの形成のために、平坦化を行なうダマシン法を用いたが、これには限らず、平坦化を伴わない積層方法を用いても良い。
【００５０】
層間絶縁膜にビアホールを形成する際に、溝状凹部を同時に形成したが、これには限らず、ビアホールと溝状凹部とを別々に形成しても良い。
３．半導体ウェハのダイシング工法
実施の形態では、半導体ウェハを個々の半導体チップに分離する方法として、ダイシングソーを用いて２段階で切断する方法を用いたが、これには限らず、例えば、ブレードを用いて１回で切断する方法や、レーザーを用いて切断する方法等を用いても良い。
４．その他
なお、本発明に係る半導体チップの構成などは、上記実施の形態に係る半導体チップの構成に限定されるものではなく、本発明の効果を奏する範囲において、種々の変形および応用が可能である。そして、技術的思想を逸脱しない範囲において、上述の各工程で使用したプロセスを他の等価なプロセスに置換することが可能である。また、工程順を入れ替えることも、材料種を変更することも可能である。
【産業上の利用可能性】
【００５１】
本発明は、半導体チップに利用でき、半導体ウェハを個々の半導体チップに分割するためのダイシングの際の集積回路領域へのストレスの伝播を抑制し、低誘電率層間絶縁膜を用いるような場合においても、高歩留まりで安価に信頼性の高い半導体チップを実現するのに有用である。
【符号の説明】
【００５２】
１０  半導体基板
８０，２８０，３８０，４８０，５８０,９８０  シールリング
９４  パッド電極
９６  キャップ層
１００，２００，３００，４００，５００，９００  半導体チップ
【図１】
2012160547.tif 000003
【図２】
2012160547.tif 000004
【図３】
2012160547.tif 000005
【図４】
2012160547.tif 000006
【図５】
2012160547.tif 000007
【図６】
2012160547.tif 000008
【図７】
2012160547.tif 000009
【図８】
2012160547.tif 000010
【図９】
2012160547.tif 000011
【図１０】
2012160547.tif 000012
【図１１】
2012160547.tif 000013
【図１２】
2012160547.tif 000014