(57)【要約】【課題】活性領域におけるイオン濃度のばらつきを抑制すること。【解決手段】半導体装置の製造方法は、半導体基板にイオンを注入するための第１開口を有し、第１層ウェルを形成するための第１マスクを半導体基板上に形成する工程と、第１マスクを用いて半導体基板に第１イオンを注入して、第１領域及び第２領域を有する第１層ウェルを形成する工程と、半導体基板にイオンを注入するための第２開口を有し、第２層ウェルを形成するための第２マスクを半導体基板上に形成する工程と、第２マスクを用いて半導体基板に第２イオンを注入して、第１層ウェルより下方に位置する第２層ウェルを形成する工程と、を含む。第１領域を第２領域より第１層ウェルの外縁寄りに形成する。第１イオンを注入する際に、第１マスクの第１内壁面で反射した第１イオンを第１領域に供給する。第２イオンを注入する際に、第２マスクの第２内壁面で反射した第２イオンを第２領域に供給する。【選択図】図３
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【特許請求の範囲】
【請求項１】
半導体基板にイオンを注入するための第１開口を有し、第１層ウェルを形成するための第１マスクを前記半導体基板上に形成する工程と、
前記第１マスクを用いて前記半導体基板に第１イオンを注入して、第１領域及び第２領域を有する前記第１層ウェルを形成する工程と、
前記半導体基板にイオンを注入するための第２開口を有し、第２層ウェルを形成するための第２マスクを前記半導体基板上に形成する工程と、
前記第２マスクを用いて前記半導体基板に第２イオンを注入して、前記第１層ウェルより下方に位置する前記第２層ウェルを形成する工程と、を含み、
前記第１領域を前記第２領域より前記第１層ウェルの外縁寄りに形成し、
前記第１イオンを注入する際に、前記第１マスクの前記第１開口の第１内壁面で反射した前記第１イオンを前記第１領域に供給し、
前記第２イオンを注入する際に、前記第２マスクの前記第２開口の第２内壁面で反射した前記第２イオンを前記第２領域に供給することを特徴とする半導体装置の製造方法。
【請求項２】
前記第２層ウェルの端部の少なくとも一部が前記第１層ウェルの前記外縁よりも前記第２領域の端部寄りに位置するように前記第２層ウェルを形成することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第１層ウェルを形成する層に、前記第２領域を他の領域と区画するための素子分離領域を形成する工程をさらに含み、
前記第２層ウェルの前記端部の少なくとも一部が、前記素子分離領域を形成する領域の下方に位置するように前記第２層ウェル及び前記素子分離領域を形成することを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項４】
半導体基板にイオンを注入するための第１開口を有し、第１層ウェルを形成するための第１マスクを前記半導体基板上に形成する工程と、
前記第１マスクをマスクとして用いて前記半導体基板に第１イオンを注入して、１対のＭＯＳトランジスタを形成するための第１領域及び第２領域を有する第１層ウェルを形成する工程と、
前記半導体基板にイオンを注入するための第２開口を有し、第２層ウェルを形成するための第２マスクを前記半導体基板上に形成する工程と、
前記第２マスクをマスクとして用いて前記半導体基板に第２イオンを注入して、前記第１層ウェルの下方に位置する第２層ウェルを形成する工程と、を含み、
前記第１マスクは、前記第１マスクの前記第１開口の第１内壁面で反射した前記第１イオンが前記第１領域に導入されるように形成し、
前記第２マスクは、前記第２マスクの前記第２開口の第２内壁面で反射した前記第２イオンが前記第２領域に導入されるように形成することを特徴とする半導体装置の製造方法。
【請求項５】
前記第１領域は、前記第２領域よりも前記第１層ウェルの外縁側に形成することを特徴とする請求項４に記載の半導体装置の製造方法。
【請求項６】
前記第２マスクの前記第２内壁面の少なくとも一部が前記第１層ウェルの外縁よりも前記第２領域の端部寄りに位置するように前記第２マスクを形成することを特徴とする請求項１〜５のいずれか一項に記載の半導体装置の製造方法。
【請求項７】
前記第１層ウェルを形成する層に、前記第２領域を他の領域と区画するための素子分離領域を形成する工程をさらに含み、
前記第２マスクの前記第２内壁面の少なくとも一部が、前記素子分離領域を形成する領域上に位置するように前記第２マスク及び前記素子分離領域を形成することを特徴とする請求項１〜６のいずれか一項に記載の半導体装置の製造方法。
【請求項８】
前記第１領域を覆うように前記第２マスクを形成することを特徴とする請求項１〜７のいずれか一項に記載の半導体装置の製造方法。
【請求項９】
前記第１マスクの前記第１開口は、前記第１内壁面が上方に面するようなテーパ形状を有することを特徴とする請求項１〜８のいずれか一項に記載の半導体装置の製造方法。
【請求項１０】
前記第２マスクの前記第２開口は、前記第２内壁面が上方に面するようなテーパ形状を有することを特徴とする請求項１〜９のいずれか一項に記載の半導体装置の製造方法。
【請求項１１】
前記第１領域に第１ＭＯＳトランジスタを形成する工程と、
前記第２領域に第２ＭＯＳトランジスタを形成する工程と、
前記第１ＭＯＳトランジスタ及び前記第２トランジスタを１対のＭＯＳトランジスタとして有するセンスアンプ回路を形成する工程と、をさらに含むことを特徴とする請求項１〜１０のいずれか一項に記載の半導体装置の製造方法。
【請求項１２】
前記第１イオンと前記第２イオンは同じイオンであることを特徴とする請求項１〜１１のいずれか一項に記載の半導体装置の製造方法。
【請求項１３】
半導体基板と、
前記半導体基板の第１層目に形成された第１層ウェルと、
前記半導体基板の第２層目に形成された第２層ウェルと、を備え、
前記第１層ウェルは、第２領域、及び前記第２領域より前記第１層ウェルの外縁側に位置する第１領域を有し、
前記第２層ウェルは、少なくとも前記第２領域の下方を延在し、
前記第２層ウェルの端部の少なくとも一部は、前記第１層ウェルの前記外縁より前記第２領域の端部の近くに存在することを特徴とする半導体装置。
【請求項１４】
前記第２領域と他の領域とを区画する素子分離領域をさらに備え、
前記第２層ウェルの前記端部の少なくとも一部は、前記素子分離領域の下方に位置することを特徴とする請求項１３に記載の半導体装置。
【請求項１５】
前記第１領域に形成された第１ＭＯＳトランジスタと、
前記第２領域に形成された第２ＭＯＳトランジスタと、をさらに備え、
前記第１ＭＯＳトランジスタ及び前記第２トランジスタは、センスアンプを構成する１対のＭＯＳトランジスタであることを特徴とする請求項１３又は１４に記載の半導体装置。
【請求項１６】
前記第１層ウェルは第３領域をさらに有し、
前記第１層ウェルにおいて、前記第１領域、前記第２領域及び前記第３領域の順に配列し、
前記第２層ウェルは、前記第３領域及び前記第２領域の下方を延在し、
前記第２層ウェルの端部の少なくとも一部は、前記第１層ウェルの前記外縁より前記第１領域と前記第２領域の境界の近くに存在することを特徴とする請求項１３〜１５のいずれか一項に記載の半導体装置。
【請求項１７】
前記第１層ウェルは第３領域をさらに有し、
前記第１層ウェルにおいて、前記第１領域、前記第２領域及び前記第３領域の順に配列し、
前記第２層ウェルは、前記第１領域及び前記第２領域の下方を延在し、
前記第２層ウェルの端部の少なくとも一部は、前記第１層ウェルの前記外縁より前記第２領域と前記第３領域の境界の近くに存在することを特徴とする請求項１３〜１５のいずれか一項に記載の半導体装置。
【請求項１８】
前記第１層ウェルと前記第２層ウェルとは同じ導電型を有することを特徴とする請求項１３〜１７のいずれか一項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
ＤＲＡＭ（Dynamic Random Access Memory）等の半導体装置においては、半導体基板に３層構造のウェルを形成するトリプルウェルが用いられている。トリプルウェルは、例えば、Ｐ型半導体基板と、当該Ｐ型半導体基板に形成されたＮ型ウェル（以下、「ディープＮウェル」という）と、当該Ｎ型ウェル内に、Ｐ型半導体基板とは電気的に分離されたＰ型ウェル（以下「Ｐウェル」という）と、を備える（例えば、特許文献１及び特許文献２参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０００−０５８６７６号公報
【特許文献２】特開２００３−３４７４２１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
以下の分析は、本発明の観点から与えられる。
【０００５】
ＤＲＡＭにおいては、記憶データに応じたビット線間の電位差を増幅するために、各ビット線にセンスアンプを接続している。
【０００６】
図１５に、一般的なＤＲＡＭのメモリセルレイアウトを示す模式図を示す。ＤＲＡＭは、マトリクス状に配置された複数のメモリセル領域ＭＣＡと、Ｘ方向に隣接するメモリセル領域ＭＣＡ間に設けられたサブワード領域ＳＷＤと、Ｙ方向に隣接するメモリセル領域ＭＣＡ間に設けられたセンスアンプ領域ＳＡＡと、を有する。ここで、Ｘ方向とはサブワード線ＳＷＬの延在方向であり、図１５に示したセンスアンプ領域ＳＡＡの長手方向と一致する。また、Ｙ方向とはビット線ＢＬの延在方向であり、サブワード領域ＳＷＤの長手方向と一致する。
【０００７】
図１６に、メモリセルの等価回路図を示す。メモリセル領域ＭＣＡには、複数（例えば２５６ｋ個）のメモリセルＭＣが配置されている。メモリセルＭＣは、図１６に示すように、ビット線ＢＬとプレート電位供給線ＰＬとの間に直列接続されたセルトランジスタＴｒ及びセルキャパシタＣによって構成されている。セルトランジスタＴｒのゲート電極は対応するサブワード線ＳＷＬに接続されている。これにより、サブワード線ＳＷＬがハイレベルとなると、対応するセルトランジスタＴｒがオンし、対応するビット線ＢＬにセルキャパシタＣが電気的に接続されることになる。
【０００８】
メモリセルＭＣにデータを書き込む際には、記憶すべきデータに応じて、セルキャパシタＣに高位側書き込み電位ＶＡＲＹ（例えば１．３Ｖ）、又は、低位側書き込み電位ＶＳＳＡ（例えば０Ｖ）を供給する。
【０００９】
一方、メモリセルＭＣからデータを読み出す際には、ビット線ＢＬを中間電位、すなわち（ＶＡＲＹ−ＶＳＳＡ）の半分の電位（例えば０．６５Ｖ）にプリチャージした後、セルトランジスタＴｒをオンさせる。これにより、セルキャパシタＣに高位側書き込み電位ＶＡＲＹが書き込まれていた場合には、ビット線ＢＬの電位は中間電位から僅かに上昇し、セルキャパシタＣに低位側書き込み電位ＶＳＳＡが書き込まれていた場合には、ビット線ＢＬの電位は中間電位から僅かに低下する。
【００１０】
このようなデータの書き込み及びデータの読み出しに伴うビット線ＢＬの駆動は、センスアンプ領域ＳＡＡに配置されるセンスアンプＳＡによって行われる。
【００１１】
図１７に、図１５に示したセンスアンプを含む領域Ｐの模式図を示す。同図に示すように、センスアンプ領域ＳＡＡには多数のセンスアンプＳＡ（図１７には、４つのセンスアンプＳＡ０〜ＳＡ３を記載）が設けられ、各センスアンプＳＡはＹ方向に隣接するメモリセル領域ＭＣＡ内をＹ方向に延在する一対のビット線ＢＬと接続されている。ＤＲＡＭの高集積化に対応するために、近年ではオープンビット線方式と称されるセンスアンプの接続方式が主流となっている。このオープンビット線方式では、各センスアンプＳＡは当該センスアンプＳＡから見て互いに異なる方向（図１７では、上方向と下方向）に隣接する２つのメモリセル領域ＭＣＡ内にそれぞれ延在する一対のビット線ＢＬと接続される。図１７では、センスアンプＳＡｉ（ｉ＝０〜３の整数）に接続する一対のビット線ＢＬを、それぞれビット線ＢｉＴ，ＢｉＢとして表示している。なお、「Ｔ」は真、「Ｂ」は補を示している。
【００１２】
オープンビット線方式では、図１７に示すように、各メモリセル領域ＭＣＡ内のビット線ＢＬは、１本おきにセンスアンプ領域ＳＡＡ内のセンスアンプＳＡと接続している。センスアンプＳＡに接続していないビット線ＢＬは、当該メモリセル領域ＭＣＡを挟んで反対側に位置するセンスアンプ領域ＳＡＡ内のセンスアンプＳＡと接続している。
【００１３】
図１８に、センスアンプＳＡ０の具体的な回路構成を示す。他のセンスアンプＳＡ１〜ＳＡ３も同様の回路構成を有する。センスアンプＳＡは４つのノード、すなわち、一対の電源ノードａ，ｂと、一対の信号ノードｃ，ｄと、を有している。電源ノードａは高位側駆動配線ＶＰに接続されており、電源ノードｂは低位側駆動配線ＶＮに接続されている。また、信号ノードｃ，ｄは、対応するビット線対Ｂ０Ｔ，Ｂ０Ｂにそれぞれ接続されている。センスアンプＳＡの活性化は、高位側駆動配線ＶＰ及び低位側駆動配線ＶＮに、それぞれ上述した高位側書き込み電位ＶＡＲＹ及び、低位側書き込み電位ＶＳＳＡを供給することにより行う。
【００１４】
また、センスアンプＳＡはＰチャネル型ＭＯＳトランジスタＴｒ１，Ｔｒ２と、Ｎチャネル型ＭＯＳトランジスタＴｒ３，Ｔｒ４と、を有している。トランジスタＴｒ１とトランジスタＴｒ３とは、電源ノードａと電源ノードｂとの間に直列接続されており、２つのトランジスタの接続部が一方の信号ノードｄに接続され、これらのゲート電極が他方の信号ノードｃに接続されている。同様に、トランジスタＴｒ２とトランジスタＴｒ４とは、電源ノードａと電源ノードｂとの間に直列接続されており、２つのトランジスタの接続部が一方の信号ノードｃに接続され、これらのゲート電極が他方の信号ノードｄに接続されている。
【００１５】
メモリセルＭＣに対して書き込みや読み出しを行う際には、ビット線対Ｂ０Ｔ，Ｂ０Ｂに電位差が生ずる。ビット線Ｂ０Ｔの電位がバービット線Ｂ０Ｂの電位より高くなった場合には、トランジスタＴｒ２，Ｔｒ３がオン状態となり、トランジスタＴｒ１，Ｔｒ４がオフ状態となる。したがって、電源ノードａと信号ノードｃとが接続され、ビット線Ｂ０Ｔに高位側書き込み電位ＶＡＲＹが供給される。また、電源ノードｂと信号ノードｄとが接続され、バービット線Ｂ０Ｂに低位側書き込み電位ＶＳＳＡが供給される。
【００１６】
一方、ビット線Ｂ０Ｔの電位がバービット線Ｂ０Ｂの電位より低くなった場合には、トランジスタＴｒ１，Ｔｒ４がオン状態となり、トランジスタＴｒ２，Ｔｒ３がオフ状態となる。したがって、電源ノードａと信号ノードｄとが接続され、バービット線Ｂ０Ｂに高位側書き込み電位ＶＡＲＹが供給される。また、電源ノードｂと信号ノードｃとが接続され、ビット線Ｂ０Ｔに低位側書き込み電位ＶＳＳＡが供給される。
【００１７】
このようにして、センスアンプによる増幅動作が行われる。
【００１８】
しかしながら、ビット線間の電位差は非常に微小であるため、センスアンプには高い感度が要求される。上述のセンスアンプの動作で明らかなように、１対となっているＰチャネル型トランジスタＴｒ１とＴｒ２の動作特性（しきい値電圧等）が揃っていること、および１対となっているＮチャネル型トランジスタＴｒ３とＴｒ４の動作特性が揃っていることが、動作感度の向上のために重要である。
【００１９】
近年の半導体装置に微細化に対応して、トランジスタのゲート長も縮小しており、各トランジスタの動作特性にばらつきが生じやすくなっている。特にＰチャネル型トランジスタにおいては、短チャネル効果が顕在化しやすく、Ｎチャネル型トランジスタ以上に動作特性のばらつきが発生しやすい。このため、背景技術に係るＤＲＡＭではセンスアンプ回路内で１対となって配置されているＰチャネル型トランジスタＴｒ１とＴｒ２の動作特性の差異（アンバランス）によって、センスアンプの感度が低下すると言う現象が起きやすかった。センスアンプの感度低下が生じると、半導体装置の製造歩留まりが低下してしまうという問題が生じてしまう。
【００２０】
本発明者は、センスアンプ回路を構成する１対のＭＯＳトランジスタ、特にＰチャネル型ＭＯＳトランジスタ（以下、「ＰＭＯＳ」と記載）の動作特性のばらつきを引き起こす原因の１つとして、Ｎ型ウェル（以下「Ｎウェル」と記載）の形成方法に問題のあることを見出した。まず、その内容について説明する。
【００２１】
図８に、センスアンプを構成するＭＯＳトランジスタのレイアウトの概略平面図を示す。センスアンプ領域ＳＡＡの占有面積を削減するために、Ｎチャネル型ＭＯＳトランジスタ（以下、「ＮＭＯＳ」と記載）は図８の中央部分（ＳＡＮ領域）にまとめて配置されている。ＳＡＮ領域の上下にはＳＡＰ領域が設けられ、ＰＭＯＳが配置されている。各トランジスタの活性領域９４１は、その外周部をＳＴＩ等の素子分離領域で区画されている。各トランジスタのゲート電極９４８の両側に位置する活性領域９４１がソース／ドレイン電極となる。
【００２２】
ＮＭＯＳ、ＰＭＯＳ共に占有面積を削減するために、隣接するトランジスタのソース／ドレイン電極の一方を共有するように配置されている。このソース／ドレイン電極の共有部分にはコンタクトプラグ９４９が配置され、図示していない配線を介してＰＭＯＳ、ＮＭＯＳそれぞれに所定の電位が供給される。図８には、ビット線としてＢ０Ｔ、Ｂ０Ｂ、Ｂ１Ｔ、Ｂ１Ｂの４本のみを示す。ビット線の途中に記載した黒丸は、当該ビット線が下方のゲート電極またはソース／ドレイン電極にコンタクトプラグを介して接続していることを示す。
【００２３】
センスアンプ領域ＳＡＡ内には、図８で示したセンスアンプ回路の他に、センスアンプへの信号の入出力を制御するためのＹスイッチ回路や、ビット線のプリチャージ回路等も配置される。これらのセンスアンプ以外の回路は一般的にＮＭＯＳによって形成される。
【００２４】
図９に、図１７のＩＸ−ＩＸ線における半導体装置の概略断面図を示す。図９は、センスアンプ領域ＳＡＡ内のウェルの配置を、メモリセル領域ＭＣＡの一部も含めて示してある。半導体装置９００には、センスアンプ回路のＮＭＯＳを配置するＳＡＮ領域、センスアンプ回路のＰＭＯＳを配置するＳＡＰ領域、Ｙスイッチ回路等のセンスアンプ回路以外の回路を配置するＹＮ領域、及びメモリセルが形成されるＭＣＡ領域が存在する。
【００２５】
Ｐ型半導体基板９０１の第１層目においては、ＳＡＮ領域に第１Ｐウェル９２１が形成され、ＳＡＰ領域にＮウェル９２４が形成され、ＹＮ領域に第２Ｐウェル９２２が形成され、そしてＭＣＡ領域には第３Ｐウェル９２３が形成されている。各領域間には、素子分離領域９３１が形成され、ＭＣＡ領域及びＹＮ領域にはＮＭＯＳ（図９において不図示）が形成されている。Ｐ型半導体基板９０１の第２層目においては、ディープＮ型ウェル（以下、「ディープＮウェル」と記載）９１１が形成されている。ディープＮウェル９１１は、ＭＣＡ領域及びＹＮ領域の下部に形成され、その端部がＳＡＰ領域のＮウェル９２４の端部に接触するように形成されている。
【００２６】
ＭＣＡ領域の第３Ｐウェル９２３をディープＮウェル９１１上に配置することにより、第３Ｐウェル９２３の電位を半導体基板９０１とは独立して設定することができる。ＭＣＡ領域には半導体装置９００内でゲート長の最も短いトランジスタが配置されるが、第３Ｐウェル９２３に印加するバイアスを調整することで、ＭＣＡ領域配置するトランジスタの動作を最適化できる。
【００２７】
ＳＡＮ領域の第１Ｐウェル９２１は、ディープＮウェル９１１の外の領域に配置することで、ＭＣＡ領域の第３Ｐウェル９２３と異なる電位を印加できる。これにより、ウェル電位に依存したしきい値電圧の上昇等を抑制し、センスアンプの回路動作特性を向上できる。
【００２８】
ＳＡＰ領域のＮウェル９２４は、ＳＡＮ領域の第１Ｐウェル９２１とＹＮ領域の第２Ｐウェル９２２の間を電気的に分離する機能も有している。ＳＡＰ領域の第Ｎウェル９２４をＰＭＯＳ用のＮウェルとして用いると共に、隣接するＰウェル９２１，９２２間の分離の機能を持たせることで、センスアンプ領域ＳＡＡの占有面積を削減することが可能となる。
【００２９】
図１０に、図８にＲで示した範囲におけるＳＡＮ領域の一部とＳＡＰ領域の拡大図を示す。ビット線はＢ１ＴとＢ１Ｂの２本のみ記載した。ＳＡＮ領域は第１Ｐウェル９２１の中に配置され、素子分離領域９３１によって各ＮＭＯＳの活性領域９４１が区画されている。第１Ｐウェル９２１には、電位を固定するためのコンタクトプラグを接続するためのＰ型不純物拡散領域（以下、Ｐウェルコン領域と記載）９４４が設けられている。
【００３０】
ＳＡＰ領域はＮウェル９２４の中に配置され、素子分離領域９３１によって各ＰＭＯＳの活性領域９４１が区画されている。Ｎウェル９２４には、電位を固定するためのコンタクトプラグを接続するためのＮ型不純物拡散領域（以下、Ｎウェルコン領域と記載）９４３が設けられている。ラッチアップの発生を防止するため、Ｐウェルコン領域９４４とＮウェルコン領域９４３は、対向するように直線状に配置されることが一般的に行われている。
【００３１】
図１１に、図１０のＸＩ−ＸＩ線における概略断面図を示す。各ウェルはイオン注入を用いて、所定のドーズ量の不純物を半導体基板に導入することで形成される。ここで、Ｎウェル９２４を形成する際のイオン注入の工程に起因する問題点について説明する。
【００３２】
Ｎウェル９２４は、左から順に、第１活性領域９４１ａ、第２活性領域９４１ｂ及びＮウェルコン領域９４３を有する。各領域は、素子分離領域９３１によって区画されている。ディープＮウェル９１１は、第２Ｐウェルの下方を延在し、Ｎウェル９２４のＮウェルコン領域９４３にまで掛かっているが、第１活性領域９４１ａ及び第２活性領域９４１ｂの下方には延在していない。
【００３３】
図１２に、図１１に示す半導体装置におけるディープＮウェルを形成する方法を説明するための概略断面図を示す。図１１は、ディープＮウェル９１１及びＮウェル９２４がまだ形成されていない状態を示す。半導体基板９０１上には、ディープＮウェル９１１を形成する領域を露出する第１フォトレジスト膜９４５が形成されている。第１フォトレジスト膜９４５は、イオン注入の際のマスクとして用いられる。図１２においては、第１フォトレジスト膜は、第１活性領域９４１ａ及び第２活性領域９４１ｂをマスクし、Ｎウェルコン領域９４３を露出するように形成されている。ディープＮウェル９１１は、Ｎウェル用の不純物として、例えばリンイオン（Ｐ＋）を注入することによって形成される。
【００３４】
図１２は、ディープＮウェル９１１を形成する際のリンのイオン注入の工程を模式的に表している。イオン注入は、所定の深さのディープＮウェルを形成するため、９００ｋｅＶ〜１０００ｋｅＶの比較的高いエネルギーで実施される。マスクとして用いる第１フォトレジスト膜９４５は、この高いエネルギーのＮ型第２イオンＱ１，Ｑ２をストップするために、十分な厚みを要するように形成される。このため、第１フォトレジスト膜の側面９４５ａは、上方を面するような斜面（開口の場合にはテーパ形状）になりやすい。
【００３５】
第１フォトレジスト膜９４５以外の領域内に打ち込まれたＮ型第２イオンＱ１（白矢印）は、そのまま半導体基板９０１内に導入される。一方、第１フォトレジスト膜９４５の第１内壁面９４５ａに打ち込まれたＮ型第２イオンＱ２（黒矢印）は、第１内壁面９４５ａで反射されて、半導体基板９０１の表面に到達する。この反射によって半導体基板９０１の表面に到達する第２イオンＱ２は、エネルギーが失われており、半導体基板９０１の表面近傍に留まることになる。このような第１フォトレジスト膜９４５の第１内壁面９４５ａでの反射現象によって半導体基板９０１に導入されるイオンの量は、第１フォトレジスト膜９４５の第１内壁面９４５ａに近いほど多くなる。
【００３６】
このとき、第１活性領域９４１ａ及び第２活性領域９４１ｂは、第１フォトレジスト膜９４５で覆われているので、第１内壁面９４５ａで反射された第２イオンＱ２は、第１活性領域９４１ａ及び第２活性領域９４１ｂには供給されない。
【００３７】
図１３に、図１１に示す半導体装置におけるＮウェルを形成する方法を説明するための概略断面図を示す。図１３は、ディープＮウェルが形成された後の状態を示す。半導体基板９０１上には、Ｎウェル９２４を形成する領域に開口を有する第２フォトレジスト膜９４６が形成されている。第２フォトレジスト膜９４６は、イオン注入の際のマスクとして用いられる。Ｎウェル９２４は、Ｎウェル用の不純物として、例えばリンイオン（Ｐ＋）を注入することによって形成される。
【００３８】
図１３は、Ｎウェル９２４を形成する際のリンのイオン注入の工程を模式的に表している。イオン注入は、所定の深さのＮウェルを形成するため、３００ｋｅＶ〜４００ｋｅＶの比較的高いエネルギーで実施される。マスクとして用いる第２フォトレジスト膜９４６は、この高いエネルギーのＮ型第１イオンＱ３，Ｑ４をストップするために、十分な厚みを要するように形成されるため、開口の内壁面（第２側面）９４６ａは、図１３に示すようにテーパ形状になりやすい。
【００３９】
第２フォトレジスト膜９４６の開口の領域内に打ち込まれたＮ型第１イオンＱ３（白矢印）は、そのまま半導体基板９０１内に導入される。一方、第２フォトレジスト膜９４６の第２側面９４６ａに打ち込まれたＮ型第１イオンＱ４（黒矢印）は、その一部が第２フォトレジスト膜９４６の第２側面９４６ａで反射されて、半導体基板９０１の表面、特に第１活性領域９４１ａに到達する。この反射によって第１活性領域９４１ａの表面に到達するＮ型第１イオンＱ４は、エネルギーが失われており、第１活性領域９４１ａの表面近傍に留まることになる。このような第２フォトレジスト膜９４６の第２側面９４６ａでの反射現象によって半導体基板９０１に導入されるイオンの量は、第２フォトレジスト膜９４６の第２側面９４６ａに近いほど多くなる。
【００４０】
図１４に、図１１に示す半導体装置におけるＮウェル形成後の概略断面図を示す。図１４において、左側のＰＭＯＳの第１活性領域９４１ａは、第２フォトレジスト膜９４６の左側開口端部から第１距離ｄ１の位置に配置されている。一方、右側のＰＭＯＳの第２活性領域９４１ｂは、第２フォトレジスト膜９４６の左側開口端部から第３距離ｄ３の位置に配置されている。左側開口端部と第２活性領域９４１ｂとの間には、第１活性領域９４１ａが存在しているので、第３距離ｄ３は、当然第１距離ｄ１よりも大きくなる。
【００４１】
また、図１４において、右側のＰＭＯＳの第２活性領域９４１ｂと第２フォトレジスト膜９４６の右側開口端部との間には、Ｎウェルコン用のＮ型不純物拡散領域９４３が存在し、Ｎウェルコン用のＮ型不純物拡散領域９４３は、右側開口端部から第２距離ｄ２の位置に配置されている。右側のＰＭＯＳの第２活性領域９４１ｂは、第２フォトレジスト膜９４６の右側開口端部から第４距離ｄ４の位置に配置されている。第１距離ｄ１と第２距離ｄ２とは同程度に設定されるため、第４距離ｄ４は第１距離ｄ１よりも大きな値となる。
【００４２】
このため、Ｎウェル９２４を形成する際のイオン注入において、左側の第１活性領域９４１ａには、第２フォトレジスト膜９４６の第２側面９４６ａでの反射に起因したＮ型第１イオンが、右側の第２活性領域９４１ｂよりも多く注入されることになる。これにより、第１活性領域９４１ａのＰＭＯＳのチャネル領域のＮ型不純物濃度が上昇して、しきい値電圧（絶対値）が高くなってしまう。第１活性領域９４１ａのＰＭＯＳと第２活性領域９４１ｂのＰＭＯＳとは１組でセンスアンプ回路を構成するため、一方のＰＭＯＳのしきい値電圧が他方よりも高くなる現象（アンバランス）が発生すると、センスアンプの動作感度が低下してしまうことになる。
【００４３】
このように図９に示すようなセンスアンプ回路ではＮウェル内のＰＭＯＳの位置に起因して、しきい値電圧のアンバランスが置きやすいという問題がある。
【００４４】
この問題を回避する手段の１つとしては、図１４において、Ｎウェル９２４の幅を拡大して、左側の第１活性領域９４１ａから第２フォトレジスト膜９４６までの第１距離ｄ１を大きくすることが考えられる。しかしながら、この手段では、センスアンプ回路の占有面積が増大してしまい、半導体装置（半導体チップ）のサイズが大きくなってしまう。
【課題を解決するための手段】
【００４５】
本発明の第１視点によれば、半導体基板にイオンを注入するための第１開口を有し、第１層ウェルを形成するための第１マスクを半導体基板上に形成する工程と、第１マスクを用いて半導体基板に第１イオンを注入して、第１領域及び第２領域を有する第１層ウェルを形成する工程と、半導体基板にイオンを注入するための第２開口を有し、第２層ウェルを形成するための第２マスクを半導体基板上に形成する工程と、第２マスクを用いて半導体基板に第２イオンを注入して、第１層ウェルより下方に位置する第２層ウェルを形成する工程と、を含む半導体装置の製造方法が提供される。第１領域を第２領域より第１層ウェルの外縁寄りに形成する。第１イオンを注入する際に、第１マスクの第１開口の第１内壁面で反射した第１イオンを第１領域に供給する。第２イオンを注入する際に、第２マスクの第２開口の第２内壁面で反射した第２イオンを第２領域に供給する。
【００４６】
本発明の第２視点によれば、半導体基板にイオンを注入するための第１開口を有し、第１層ウェルを形成するための第１マスクを半導体基板上に形成する工程と、第１マスクをマスクとして用いて半導体基板に第１イオンを注入して、１対のＭＯＳトランジスタを形成するための第１領域及び第２領域を有する第１層ウェルを形成する工程と、半導体基板にイオンを注入するための第２開口を有し、第２層ウェルを形成するための第２マスクを半導体基板上に形成する工程と、第２マスクをマスクとして用いて半導体基板に第２イオンを注入して、第１層ウェルの下方に位置する第２層ウェルを形成する工程と、を含む半導体装置の製造方法が提供される。第１マスクは、第１マスクの第１開口の第１内壁面で反射した第１イオンが第１領域に導入されるように形成する。第２マスクは、第２マスクの第２開口の第２内壁面で反射した第２イオンが第２領域に導入されるように形成する。
【００４７】
本発明の第３視点によれば、半導体基板と、半導体基板の第１層目に形成された第１層ウェルと、半導体基板の第２層目に形成された第２層ウェルと、を備える、半導体装置が提供される。第１層ウェルは、第２領域、及び第２領域より第１層ウェルの外縁側に位置する第１領域を有する。第２層ウェルは、少なくとも第２領域の下方を延在する。第２層ウェルの端部の少なくとも一部は、第１層ウェルの外縁より第２領域の端部の近くに存在する。
【発明の効果】
【００４８】
本発明は、以下の効果のうち少なくとも１つを有する。
【００４９】
本発明の半導体の製造方法においては、第１領域と第２領域の両領域に、マスクの側面で反射されたイオンを供給するようにしている。これにより、マスクの側面で反射されたイオンが一方の領域のみに供給される場合と比べて、第１領域にイオン濃度と第２領域におけるイオン濃度の差を小さくすることができる。これにより、第１領域及び第２領域のそれぞれにＭＯＳトランジスタを形成した場合に、両ＭＯＳトランジスタの閾値電圧の差をより小さくすることができる。両トランジスタをセンスアンプ回路に用いた場合には、センスアンプ回路の動作特性のアンバランスの発生を抑制することができる。したがって、より高性能な半導体装置を製造することができる。
【００５０】
本発明の半導体装置においては、その製造過程において第１領域と第２領域のイオン濃度差がより小さくなるようにイオン注入される。これにより、本発明の半導体装置によれば、閾値電圧のアンバランスが小さく、動作感度がより高いセンスアンプ回路を構成することができる。
【図面の簡単な説明】
【００５１】
【図１】本発明の第１実施形態に係る半導体装置の概略断面図。
【図２】図１に示す半導体装置におけるＮウェル部分の概略部分断面図。
【図３】本発明の第１実施形態に係る半導体装置の製造方法を説明するための概略工程図。
【図４】本発明の第１実施形態に係る半導体装置の製造方法を説明するための概略工程図。
【図５】最初にディープＮウェルを形成するイオン注入した状態の半導体装置の概略断面図。
【図６】本発明の第２実施形態に係る半導体装置の概略断面図。
【図７】図６に示す半導体装置におけるＮウェル部分の概略部分断面図。
【図８】センスアンプを構成するＭＯＳトランジスタのレイアウトの概略平面図。
【図９】図１７のＩＸ−ＩＸ線における半導体装置の概略断面図。
【図１０】図８にＲで示した範囲におけるＳＡＮ領域の一部とＳＡＰ領域の拡大図。
【図１１】図１０のＸＩ−ＸＩ線における概略断面図。
【図１２】図１１に示す半導体装置におけるディープＮウェルを形成する方法を説明するための概略断面図。
【図１３】図１１に示す半導体装置におけるＮウェルを形成する方法を説明するための概略断面図。
【図１４】図１１に示す半導体装置におけるＮウェル形成後の概略断面図。
【図１５】一般的なＤＲＡＭのメモリセルレイアウトを示す模式図。
【図１６】メモリセルの等価回路図。
【図１７】図１５に示したセンスアンプを含む領域Ｐの模式図。
【図１８】センスアンプＳＡ０の具体的な回路構成。
【発明を実施するための形態】
【００５２】
上記各視点の好ましい形態を以下に記載する。
【００５３】
上記第１視点の好ましい形態によれば、第２層ウェルの端部の少なくとも一部が第１層ウェルの外縁よりも第２領域の端部寄りに位置するように第２層ウェルを形成する。
【００５４】
上記第１視点の好ましい形態によれば、半導体装置の製造方法は、第１層ウェルを形成する層に、第２領域を他の領域と区画するための素子分離領域を形成する工程をさらに含む。第２層ウェルの端部の少なくとも一部が、素子分離領域を形成する領域の下方に位置するように第２層ウェル及び素子分離領域を形成する。
【００５５】
上記第２視点の好ましい形態によれば、第１領域は、第２領域よりも第１層ウェルの外縁側に形成する。
【００５６】
上記第１視点及び第２視点の好ましい形態によれば、第２マスクの第２内壁面の少なくとも一部が第１層ウェルの外縁よりも第２領域の端部寄りに位置するように第２マスクを形成する。
【００５７】
上記第１視点及び第２視点の好ましい形態によれば、半導体装置の製造方法は、第１層ウェルを形成する層に、第２領域を他の領域と区画するための素子分離領域を形成する工程をさらに含む。第２マスクの第２内壁面の少なくとも一部が素子分離領域を形成する領域上に位置するように第２マスク及び素子分離領域を形成する。
【００５８】
上記第１視点及び第２視点の好ましい形態によれば、第１領域を覆うように第２マスクを形成する。
【００５９】
上記第１視点及び第２視点の好ましい形態によれば、第１マスクの第１開口は、第１内壁面が上方に面するようなテーパ形状を有する。
【００６０】
上記第１視点及び第２視点の好ましい形態によれば、第２マスクの第２開口は、第２内壁面が上方に面するようなテーパ形状を有する。
【００６１】
上記第１視点及び第２視点の好ましい形態によれば、半導体装置の製造方法は、第１領域に第１ＭＯＳトランジスタを形成する工程と、第２領域に第２ＭＯＳトランジスタを形成する工程と、第１ＭＯＳトランジスタ及び第２トランジスタを１対のＭＯＳトランジスタとして有するセンスアンプ回路を形成する工程と、をさらに含む。
【００６２】
上記第１視点及び第２視点の好ましい形態によれば、第１イオンと第２イオンは同じイオンである。
【００６３】
上記第３視点の好ましい形態によれば、半導体装置は、第２領域と他の領域とを区画する素子分離領域をさらに備える。第２層ウェルの端部の少なくとも一部は、素子分離領域の下方に位置する。
【００６４】
上記第３視点の好ましい形態によれば、半導体装置は、第１領域に形成された第１ＭＯＳトランジスタと、第２領域に形成された第２ＭＯＳトランジスタと、をさらに備える。第１ＭＯＳトランジスタ及び第２トランジスタは、センスアンプを構成する１対のＭＯＳトランジスタである。
【００６５】
上記第３視点の好ましい形態によれば、第１層ウェルは第３領域をさらに有する。第１層ウェルにおいて、第１領域、第２領域及び第３領域の順に配列する。第２層ウェルは、第３領域及び第２領域の下方を延在する。第２層ウェルの端部の少なくとも一部は、第１層ウェルの外縁より第１領域と第２領域の境界の近くに存在する。
【００６６】
上記第３視点の好ましい形態によれば、第１層ウェルは第３領域をさらに有する。第１層ウェルにおいて、第１領域、第２領域及び第３領域の順に配列する。第２層ウェルは、第１領域及び第２領域の下方を延在する。第２層ウェルの端部の少なくとも一部は、第１層ウェルの外縁より第２領域と第３領域の境界の近くに存在する。
【００６７】
上記第３視点の好ましい形態によれば、第１層ウェルと第２層ウェルとは同じ導電型を有する。
【００６８】
本発明の第１実施形態に係る半導体装置について説明する。図１に、本発明の第１実施形態に係る半導体装置の概略断面図を示す。図１は、図９に対応する図面である。
【００６９】
半導体装置１００はトリプルウェルを有する。半導体装置１００は、Ｐ型半導体基板１０１と、第２層目に形成されたディープＮウェル１１１と、を備える。また、半導体装置１００は、第１層目に形成された、第１Ｐウェル１２１と、第２Ｐウェル１２２と、第３Ｐウェル１２３と、Ｎウェル１２４と、を備える。第１Ｐウェル１２１は、Ｎウェル１２４に隣接している。Ｎウェル１２４は、第２Ｐウェル１２２に隣接している。第２Ｐウェル１２２は、第３Ｐウェル１２３に隣接している。このとき、第３Ｐウェル１２３がＭＣＡ領域となり、第２Ｐウェル１２２がＹＮ領域となり、Ｎウェル１２４がＳＡＰ領域となり、第１Ｐウェル１２１がＳＡＮ領域となる。各領域は、素子分離領域１３１によって区画されている。
【００７０】
図２に、図１に示す半導体装置におけるＮウェル部分の概略部分断面図を示す。図２は、図１１に対応する図である。Ｎウェル１２４は、例えばセンスアンプ回路を構成する１対のＰＭＯＳを形成するための第１活性領域１４１ａ及び第２活性領域１４１ｂと、電位を固定するためのコンタクトプラグを接続するためのＮウェルコン領域１４３と、を有する。図２において、ディープＮウェル１１１が形成されている側（第２Ｐウェル１２２側）から、Ｎウェルコン領域１４３、第２活性領域１４１ｂ、第１活性領域１４１ａの順に形成されている。第１活性領域１４１ａは、第２活性領域１４１ｂよりもＮウェル１２４の外縁側（端部側）に形成されている。図２において、第２活性領域１４１ｂは、Ｎウェル１２４の中央部分に形成されている。各領域は、素子分離領域１３１によって区画されている。
【００７１】
ディープＮウェル１１１は、第３Ｐウェル１２３及び第２Ｐウェル１２２の下方全体に延在していると共に、Ｎウェル１２４と電気的に導通するように配置されている。Ｎウェル１２４の下方において、ディープＮウェル１１１は、Ｎウェルコン領域１４３及び第２活性領域１４１ｂの下方に延在する。ディープＮウェル１１１の端部（の少なくとも一部）１１１ａは、Ｎウェル１２４の外縁及び第１活性領域１４１ａの左側端部よりも第２活性領域１４１ｂの近くに、より好ましくは、第１活性領域１４１ａと第２活性領域１４１ｂの間（境界）の近くに位置する。より好ましくは、ディープＮウェル１１１の端部１１１ａは、第１活性領域１４１ａと第２活性領域１４１ｂの間の素子分離領域１３１の下方に位置する。この場合、ディープＮウェル１１１の端部１１１ａから第２活性領域１４１ｂの端部までの第５距離ｄ５は、第１活性領域１４１ａと第２活性領域１４１ｂの間の素子分離領域１３１の幅よりも小さくなる。
【００７２】
第１実施形態に係る上記以外の形態は、図８〜図１４に示す半導体装置と同様である。
【００７３】
本発明の半導体装置１００は、第１活性領域１４１ａと第２活性領域１４１ｂのイオン濃度の差がより小さくなるように製造される。これにより、半導体装置１００が、第１活性領域１４１ａに形成された第１ＰＭＯＳ（図２に不図示）及び第２活性領域１４１ｂに形成された第２ＰＭＯＳ（図２不図示）を有し、第１ＰＭＯＳ及び第２ＰＭＯＳを１対のＭＯＳトランジスタとするセンスアンプ回路を有する場合、１対のＰＭＯＳの閾値電圧のアンバランスを抑制することができる。これにより、動作感度の高いセンスアンプ回路を有する半導体装置を得ることができる。
【００７４】
次に、半導体装置１００の製造方法について説明する。図３及び図４に、本発明の第１実施形態に係る半導体装置の製造方法を説明するための概略工程図を示す。ここでは、素子分離領域１３１及び第２Ｐウェル１２２が形成されている状態において、まずディープＮウェル１１１を形成し、その後にＮウェル１２４を形成する製造方法を例にして、本発明の半導体装置１００の製造方法を説明する。図３及び図４においては、形成前の領域を点線で示すとともに、その領域の符号を括弧書きで示してある。
【００７５】
Ｐ型半導体基板１０１には、第２Ｐウェル１２２が形成されていると共に、第１活性領域１４１ａ、第２活性領域１４１ｂ及びＮウェルコン領域に合わせて素子分離領域１３１が形成されている。まず、半導体基板１０１上に、ディープＮウェル１１１を形成する領域を露出するように、第２マスクとして第２フォトレジスト膜１４５を形成する（図３（ａ））。第２フォトレジスト膜１４５は、ディープＮウェル１１１を形成する領域に第２開口を有する。
【００７６】
ディープＮウェル１１１を形成する際のイオン注入は、例えば９００ｋｅＶ〜１０００ｋｅＶで実施するので、第２フォトレジスト膜１４５はマスクとして作用する程度の厚さを有するように形成されるので、第２フォトレジスト膜１４５の第２開口は、第２内壁面（第２側面）１４５ａは、第２内壁面１４５ａが上方に面するようなテーパ形状を有するようになる。そこで、第２活性領域１４１ｂを形成する領域と、第２フォトレジスト膜１４５の開口の直近の端部との距離を第５距離ｄ５とすると、第５距離ｄ５は、ディープＮウェル１１１を形成するための第２イオンを注入する際に、第２フォトレジスト膜１４５の第２内壁面１４５ａによって反射されたイオンが第１活性領域１４１ａの導入されないように設定すると好ましい。すなわち、第２フォトレジスト膜１４５の第２内壁面１４５ａは、Ｎウェル１２４の外縁よりも第２活性領域１４１ｂ寄りにあると好ましい。また、第５距離ｄ５は、その反射イオンが第２活性領域１４１ｂに導入されるように設定すると好ましい。この場合、第２フォトレジスト膜１４５は、第１活性領域１４１ａを形成する領域をマスクするが、第２活性領域１４１ｂを形成する領域をマスクしないようにすると好ましい。例えば、第２フォトレジスト膜１４５の第２内壁面１４５ａは、第１活性領域１４１ａと第２活性領域１４１ｂの間（素子分離領域１３１上）にあると好ましい。このとき、第５距離ｄ５は、第１活性領域１４１ａと第２活性領域１４１ｂの間の素子分離領域１３１の幅以下となると好ましい。
【００７７】
次に、ディープＮウェル１１１を形成するための第２イオンＱ１，Ｑ２（Ｎ型イオン、例えばリンイオン）を注入する（図３（ｂ））。第２イオンＱ１（白矢印）が半導体基板１０１の第２層目に注入されることによりディープＮウェル１１１が形成される。第２フォトレジスト膜１４５の第２開口の端部の一部が第１活性領域１４１ａと第２活性領域１４１ｂの間にある場合、ディープＮウェル１１１の端部１１１ａは、第１活性領域１４１ａと第２活性領域１４１ｂの間の素子分離領域１３１の下方に位置することになる。
【００７８】
第２イオンの一部Ｑ２（黒矢印）は、第２フォトレジスト膜１４５の第２内壁面１４５ａに衝突すると共に、第２内壁面１４５ａで反射する。第２内壁面１４５ａで反射した第２イオンＱ２は、第２活性領域１４１ｂに供給される。しかし、第２内壁面１４５ａとの衝突によって第２イオンＱ２のエネルギーは失われているので、反射イオンＱ２は、第２活性領域１４１ｂの表面近傍に留まることになる。反射イオンＱ２は、第１活性領域１４１ａには供給されない。
【００７９】
次に、第２フォトレジスト膜１４５を除去する。
【００８０】
次に、半導体基板１０１上に、Ｎウェル１２４を形成するための第１マスクとして第１フォトレジスト膜１４６を形成する（図４（ｃ））。第１フォトレジスト膜１４６は、Ｎウェル１２４を形成する領域を露出するような、すなわち第１活性領域１４１ａ、第２活性領域１４１ｂ及びＮウェルコン領域１４３を露出するような第１開口を有するように形成する。第１フォトレジスト膜１４６の第１開口は、第１内壁面（第１側面）１４６ａが上方に面するようなテーパ形状を有する。そこで、第１フォトレジスト膜１４６は、ディープＮウェル１１１を形成するためのイオン注入の際に、第１フォトレジスト膜１４６のテーパ形状の第１内壁面１４６ａによって反射された第１イオンが第１活性領域１４１ａに導入されるような位置に形成すると好ましい。第１フォトレジスト膜１４６の第１開口の一方の（直近の）端部から第１活性領域１４１ａまでの第１距離ｄ１と、第１フォトレジスト膜１４６の他方の（直近の）端部からＮウェルコン領域１４３までの第２距離ｄ２は同程度とする。第１フォトレジスト膜１４６の一方の端部から第２活性領域１４１ｂまでの第３距離ｄ３及び第１フォトレジスト膜１４６の他方の端部から第２活性領域１４１ｂまでの第４距離ｄ４は、第１距離ｄ１及び第２距離ｄ２よりも長くなる。したがって、この場合、第１フォトレジスト膜１４６の第１内壁面１４６ａでイオンが反射されても、反射イオンは、第１活性領域１４１ａ及びＮウェルコン領域１４３には到達するが、第２活性領域１４１ｂには到達しない。
【００８１】
次に、Ｎウェル１２４を形成するための第１イオンＱ３，Ｑ４（Ｎ型イオン、例えばリンイオン）を注入する（図４（ｄ））。第１イオンＱ３（白矢印）が半導体基板１０１の第１層目に注入されることによりＮウェル１２４が形成される。
【００８２】
第１イオンの一部Ｑ４（黒矢印）は、第１フォトレジスト膜１４６の第１内壁面１４６ａに衝突するとともに、第１内壁面１４６ａで反射する。第１内壁面１４６ａで反射したイオンＱ２は、第１活性領域１４１ａ及びＮウェルコン領域１４３に供給されるが、遠い位置にある第２活性領域１４１ｂには到達しない。しかし、第１内壁面１４６ａで反射した第１イオンＱ４は、衝突によってエネルギーが失われているので、第１活性領域１４１ａの表面近傍に留まることになる。
【００８３】
次に、第１フォトレジスト膜１４６を除去し、半導体装置１００を製造することができる（図２）。
【００８４】
ここで、各ウェルの具体的なイオン注入条件の一例を表１に示す。
【００８５】
【表１】
2012114274.tif 000003
【００８６】
上記製造方法の例においては、素子分離領域１３１が存在する状態でイオン注入をしているが、イオンは、素子分離領域１３１を貫通して所定の領域に注入される。また、素子分離領域１３１は、イオン注入後に形成してもよい。すなわち、Ｎウェル１２４又はディープＮウェル１１１を形成した後に、素子分離領域１３１を形成する工程を設けてもよい。この場合、ディープＮウェル１１１及び第２フォトレジスト膜１４５は、素子分離領域１３１の形成予定の領域（すなわち第１活性領域１４１ａ及び第２活性領域１４１ｂの形成予定の領域）に応じて位置合わせすると好ましい。
【００８７】
上記製造方法の例においては、第２Ｐウェル１２２を形成した後に、ディープＮウェル１１１を形成するイオン注入し、その後Ｎウェル１２４を形成するイオン注入をしているが、各ウェルを形成するイオン注入する順序は特に限定されない。図５に、最初にディープＮウェルを形成するイオン注入した状態の半導体装置の概略断面図を示す。例えば、図５に示すように、最初にディープＮウェル１１１を形成するイオンを注入し、その後に、Ｐウェル及びＮウェルを形成するイオンを注入してもよい。Ｎウェル１２４及びＰウェル１２２は、注入する不純物濃度がディープＮウェル１１１よりも高いので、ディープＮウェル１１１の形成に引き続きイオン注入を実施することで、打ち返し状態となり、所定の位置に形成することができる。
【００８８】
上記製造方法の例においては、ＳＡＰ領域において、Ｎウェルコン領域１４３の配置の影響で、１対になるＰＭＯＳの活性領域１４１ａ，１４１ｂとＮウェル１２４の外縁との距離ｄ１，ｄ４が異なる場合について説明したが、第１距離ｄ１と第４距離ｄ４とが異なる要因は、Ｎウェルコン領域１４３の配置に限定されず、その他の要因（例えば、近くに配置される他の回路素子との干渉防止等）によって第１距離ｄ１と第４距離ｄ４が異なる形態にも本発明は適用することができる。
【００８９】
本発明の製造方法においては、ディープＮウェル１１１形成工程において、第２活性領域１４１ｂに、マスクの内壁面（側面）によって反射されたイオン（反射イオン）が供給され、第１活性領域１４１ａには反射イオンは供給されない。Ｎウェル１２４形成工程においては、第１活性領域１４１ａに反射イオンが供給され、第２活性領域１４１ｂには反射イオンは供給されない。一方、図１３に示す形態においては、ディープＮウェル９１１形成工程においては、第１活性領域９４１ａにも第２活性領域９４１ｂにも反射イオンは供給されない。Ｎウェル９２４形成工程においては、第２活性領域９４１ｂには反射イオンは供給されないが、第１活性領域９４１ａには反射イオンが供給される。したがって、図１３に示す形態においては、第１活性領域９４１ａにしか反射イオンが供給されず、第１活性領域９４１ａと第２活性領域９４１ｂのイオン濃度の差が大きくなっている。しかし、本発明の製造方法によれば、第１活性領域１４１ａ及び第２活性領域１４１ｂの両方に１工程ずつ反射イオンを供給することができ、イオン濃度の差をより小さくすることができる。これにより、第１活性領域１４１ａ及び第２活性領域１４１ｂにおけるＭＯＳトランジスタの閾値電圧の差が大きくなることを抑制することができ、例えばセンスアンプ回路の動作感度を向上させることができる。また、本発明の製造方法によれば、ディープＮウェルの形成工程におけるマスクパターンを変更するだけで、新たな製造工程の追加を行うことなく、センスアンプ回路の動作特性を改善することが可能となる。
【００９０】
本発明の第２実施形態に係る半導体装置及びその製造方法について説明する。図６に、本発明の第２実施形態に係る半導体装置の概略断面図を示す。
【００９１】
半導体装置２００はトリプルウェルを有する。半導体装置２００は、Ｐ型半導体基板２０１と、第２層目に形成されたディープＮウェル２１１と、を備える。また、半導体装置２００は、第１層目に形成された、第１Ｐウェル２２１と、第２Ｐウェル２２２と、第３Ｐウェル２２３と、Ｎウェル２２４と、を備える。
【００９２】
図７に、図６に示す半導体装置におけるＮウェル部分の概略部分断面図を示す。Ｎウェル２２４は、例えばセンスアンプ回路を構成する１対のＰＭＯＳを形成するための第１活性領域２４１ａ及び第２活性領域２４１ｂと、電位を固定するためのコンタクトプラグを接続するためのＮウェルコン領域２４３と、を有する。図７において、第２Ｐウェル２２２側から、Ｎウェルコン領域２４３、第２活性領域２４１ｂ、第１活性領域２４１ａの順に形成されている。第１活性領域２４１ａは、第２活性領域２４１ｂよりもＮウェル２２４の外縁側（端部側）に形成されている。図７において、第２活性領域２４１ｂは、Ｎウェル２２４の中央部分に形成されている。各領域は、素子分離領域２３１によって区画されている。
【００９３】
ディープＮウェル２１１は、第１Ｐウェル１２１の下方全体に延在していると共に、Ｎウェル２２４と電気的に導通するように配置されている。Ｎウェル２２４の下方において、ディープＮウェル２１１は、第１活性領域２４１ａ及び第２活性領域２４１ｂの下方に延在する。ディープＮウェル２１１の端部（の少なくとも一部）２１１ａは、Ｎウェル２２４の外縁及びＮウェルコン領域２４３の右側端部よりも第２活性領域２４１ｂの近くに、より好ましくは、第２活性領域２４１ｂとＮウェルコン領域２４３の間（境界）の近くに位置する。より好ましくは、ディープＮウェル２１１の端部２１１ａは、第２活性領域２４１ｂとＮウェルコン領域２４３の間の素子分離領域２３１の下方に位置する。
【００９４】
半導体装置２００の製造方法は、第１実施形態と同様である。すなわち、ディープＮウェル２１１を形成する際に、フォトレジスト膜の内壁面によって反射されたイオンを第２活性領域２４１ｂに導入する。Ｎウェル２２４を形成する際に、フォトレジスト膜の内壁面によって反射されたイオンを第１活性領域２４１ａに導入する。これにより、第１活性領域２４１ａ及び第２活性領域２４１ｂの双方に反射イオンを供給することができ、イオン濃度のアンバランスを改善することができる。
【００９５】
第２実施形態における他の形態は、第１実施形態と同様であり、ここでの説明は省略する。
【００９６】
本発明の半導体装置及びその製造方法においては、上記説明に用いた導電型とは逆のトリプルウェル構造であっても構わない。
【００９７】
本発明の半導体装置及びその製造方法は、上記実施形態に基づいて説明されているが、上記実施形態に限定されることなく、本発明の範囲内において、かつ本発明の基本的技術思想に基づいて、上記実施形態に対し種々の変形、変更及び改良を含むことができることはいうまでもない。また、本発明の請求の範囲の枠内において、種々の開示要素の多様な組み合わせ・置換ないし選択が可能である。
【００９８】
本発明のさらなる課題、目的及び展開形態は、請求の範囲を含む本発明の全開示事項からも明らかにされる。
【符号の説明】
【００９９】
１００，２００            半導体装置
１０１，２０１            半導体基板
１１１，２１１            ディープＮウェル
１１１ａ，２１１ａ          端部
１２１，２２１            第１Ｐウェル
１２２，２２２            第２Ｐウェル
１２３，２２３            第３Ｐウェル
１２４，２２４            Ｎウェル
１３１，２３１            素子分離領域
１４１ａ，２４１ａ          第１活性領域
１４１ｂ，２４１ｂ          第２活性領域
１４３，２４３            Ｎウェルコン領域
１４５            第２フォトレジスト膜（第２マスク）
１４５ａ          第２内壁面（側面）
１４６            第１フォトレジスト膜（第１マスク）
１４６ａ          第１内壁面（側面）
９００            半導体装置
９０１            半導体基板
９１１            ディープＮウェル
９２１            第１Ｐウェル
９２２            第２Ｐウェル
９２３            第３Ｐウェル
９２４            Ｎウェル
９３１            素子分離領域
９４１            活性領域
９４３            Ｎウェルコン領域
９４４            Ｐウェルコン領域
９４５            第１フォトレジスト膜
９４５ａ          第１内壁面
９４６            第２フォトレジスト膜
９４６ａ          第２内壁面
９４８            ゲート電極
９４９            コンタクトプラグ
Ｑ１，Ｑ２        第２イオン
Ｑ３，Ｑ４        第１イオン
ＢＬ（ＢｉＢ，ＢｉＢ）              ビット線
Ｃ                セルキャパシタ
ＭＣＡ            メモリセル領域
ＰＬ              プレート電位供給線ＰＬ
ＳＡ              センスアンプ
ＳＡＡ            センスアンプ領域
ＳＷＤ            サブワード領域
ＳＷＬ            サブワード線
Ｔｒ１、Ｔｒ２，Ｔｒ３，Ｔｒ４          トランジスタ
ＶＳＳＡ          低位側書き込み電位
ＶＡＲＹ          高位側書き込み電位
ＶＮ              低位側駆動配線
ＶＰ              高位側駆動配線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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