(57)【要約】【課題】電源分離領域内の配線密度を低下させる。【解決手段】動作モードに応じて電源電圧が供給される電源線ＶＶＤＤと、常に電源電圧が供給される電源線ＶＤＤと、通常モードで電源線ＶＶＤＤを電源線ＶＤＤに接続するか、またはスリープモードで電源線ＶＶＤＤを接地電位とするか、を切り替える電源切替回路（１０４、１１１、１１０が相当）と、電源線ＶＶＤＤから電源供給されスリープモードでは動作を停止する第１回路ブロック１０１と、電源線ＶＤＤからの電源供給によって常に動作可能とする第２回路ブロック１０３と、電源線ＶＶＤＤの電位が接地電位近傍にあるか否かにそれぞれ応じて、第２回路ブロック１０３の入力端をハイレベルにするか、第１回路ブロック１０１の出力信号を第２回路ブロック１０３に伝達可能とするか、を制御する入力制御回路（１１４、１１８が相当）と、を備える。【選択図】図１
2012114717.tif 000002
【特許請求の範囲】
【請求項１】
動作モードに応じて電源電圧が供給される第１の電源線と、
動作モードに係らず電源電圧が供給される第２の電源線と、
第１の動作モードにおいて前記第１の電源線を前記第２の電源線に接続するか、または第２の動作モードにおいて前記第１の電源線を所定電位とするか、を切り替える電源切替回路と、
前記第１の電源線から電源供給され第２の動作モードでは動作を停止する第１の回路ブロックと、
前記第２の電源線からの電源供給によって動作モードに係らず動作可能とする第２の回路ブロックと、
前記第１の電源線の電位が前記所定電位を含む所定の範囲内にあるか否かにそれぞれ応じて、前記第２の回路ブロックの入力端を所定の論理値に固定するか、前記第２の回路ブロックの入力端に前記第１の回路ブロックの出力端の信号を伝達可能とするか、を制御する入力制御回路と、
を備えることを特徴とする半導体装置。
【請求項２】
前記電源切替回路は、第１および第２の動作モードを表すスリープ信号を入力し、前記スリープ信号が活性化される場合、前記第１の電源線を所定電位とし、スリープ信号が非活性化される場合、前記第１の電源線を前記第２の電源線に接続することを特徴とする請求項１記載の半導体装置。
【請求項３】
前記電源切替回路は、
前記第１および第２の電源線間に接続され、スリープ信号が非活性化される場合に短絡される第１導電型トランジスタと、
前記第１の電源線と前記所定電位間に接続され、スリープ信号が活性化され、かつ前記第１の電源線の電位が前記所定の範囲を外れる場合に短絡される第１の第２導電型トランジスタと、
前記第１の電源線と前記所定電位間に接続され、前記第１の電源線の電位が前記所定の範囲内である場合に短絡される第２の第２導電型トランジスタと、
を備えることを特徴とする請求項２記載の半導体装置。
【請求項４】
前記第１導電型トランジスタは、前記第１および第２の第２導電型トランジスタに比べて駆動能力が高いことを特徴とする請求項３記載の半導体装置。
【請求項５】
前記入力制御回路は、一方の入力を前記第１の回路ブロックの出力端に接続し、他方の入力に前記第１の電源線の電位が前記所定の範囲内であるか否かを表す論理値を入力し、出力を前記第２の回路ブロックの入力端に接続する論理ゲート回路を備えることを特徴とする請求項１記載の半導体装置。
【請求項６】
前記入力制御回路は、前記第２の電源線が配線されることなく前記第１の電源線が配線される電源分離領域の周辺部に配設されることを特徴とする請求項５記載の半導体装置。
【請求項７】
前記第１の回路ブロックは、前記電源分離領域内に配設されることを特徴とする請求項６記載の半導体装置。
【請求項８】
前記第１の回路ブロックは、前記第１の電源線の電位が前記所定の範囲を外れる場合に動作可能とされることを特徴とする請求項１、５、７のいずれか一に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に電源供給を遮断して待機状態にした回路におけるフローティング防止技術に関する。
【背景技術】
【０００２】
半導体集積回路において、半導体製造プロセスの微細化が進み、以下のような要因による消費電流の増加が顕在化している。
・ＭＯＳトランジスタを構成するゲート酸化膜が薄膜化してゲートリークが増大する。
・ゲートチャネル間の実効長が小さくなったことによるチャネルリークが増大する。
・半導体チップに搭載する集積回路規模が増大する。
【０００３】
これらの要因によって半導体集積回路全体の消費電力が大きくなってきている。そこで、半導体集積回路が待機状態になった場合に電源スイッチにより電源供給を停止する電源分離領域を半導体集積回路に設けて、待機時の消費電力を削減する技術が知られている。
【０００４】
半導体集積回路の電源分離領域の回路が待機状態となる場合、電源分離領域への電源供給が行われないので、電源分離領域から出力する出力信号ラインレベルは電位が確定しないフローティング状態となってしまう。この場合、電源分離領域から出力する出力信号ラインが電源供給制御されない電源の分離領域（以降、電源非分離領域と称す）に信号伝播する際、入力段論理ゲートの入力レベルが固定されなくなる。したがって、回路の動作が不安定状態となり、電源とグラウンド間に貫通電流が発生してしまう。
【０００５】
このような問題を解決するため、電源分離領域の出力信号ラインのレベルを確定するフローティング防止回路が適用される。例えば特許文献１に記載の半導体集積回路は、電源スイッチにより制御される電源分離領域が待機状態になった時に電源分離領域から出力された信号レベルを固定レベルにして、常に電源供給している電源非分離領域にフローティングレベルを伝播させないようにしている。
【０００６】
図６は、特許文献１に記載の半導体集積回路の回路図である。半導体集積回路は、スイッチ制御回路１０、プレート電圧発生回路１２、スリープスイッチ１４、第１回路ブロック１６、フローティング防止回路１８および第２回路ブロック２０を備える。
【０００７】
スイッチ制御回路１０は、半導体集積回路の動作モードに応じてスリープ信号（スイッチ制御信号）ＳＬＰを出力する。スリープ信号ＳＬＰは、通常動作モードでは低レベルに保持され、低電力モードであるスリープモードでは高レベルに保持される。
【０００８】
プレート電圧発生回路１２は、半導体集積回路が通常動作モードからスリープモードに切り替わるとき、およびスリープモードから通常動作モードに切り替わるときに、第１プレート線ＰＬ１にパルス状の第１プレート電圧信号ＰＬ１を生成する。
【０００９】
スリープスイッチ１４は、ソース、ドレインおよびゲートが電源線ＶＤＤ、電源線ＶＶＤＤおよびスリープ信号ＳＬＰの信号線にそれぞれ接続されたｐＭＯＳトランジスタで構成される。スリープスイッチ１４は、通常動作モード中に低レベルのスリープ信号ＳＬＰを受けてオンし、スリープモード中に高レベルのスリープ信号ＳＬＰを受けてオフする。スリープスイッチ１４がオンすることで、電源線ＶＶＤＤは電源線ＶＤＤに接続される。ここで、電源線ＶＤＤには、常に電源電圧が供給されている。電源電圧は、外部端子を介して半導体集積回路の外部から供給されてもよく（外部電源電圧）、外部電源電圧を半導体集積回路内で降圧して生成されてもよい。
【００１０】
第１回路ブロック１６は、不揮発性ラッチ回路として機能する。第１回路ブロック１６は、電源端子に電源線ＶＶＤＤを介して電源電圧を受けているときに、クロック信号ＣＫ、ＣＫＸに同期して入力信号ＩＮ１をラッチする。すなわち、第１回路ブロック１６は、スリープ信号ＳＬＰが低レベルのときに電源線ＶＶＤＤから電源供給されて動作し、スリープ信号ＳＬＰが高レベルのときに電源線ＶＶＤＤからの電源供給が遮断されて動作しない。
【００１１】
第２回路ブロック２０は、例えば、デコーダ等の機能を有している。第２回路ブロック２０は、入力信号ＩＮ２および図示しない他の入力信号に応じて動作する。第２回路ブロック２０の電源端子は、電源線ＶＤＤ、接地線ＶＳＳにそれぞれ直接接続されている。すなわち、第２回路ブロック２０は、電源線ＶＶＤＤの電位に依存せず常に動作する。
【００１２】
フローティング防止回路１８は、スリープ信号ＳＬＰを入力し、スリープ信号ＳＬＰが低レベルのときに第１回路ブロック１６にラッチされた信号（出力信号ＯＵＴ１）を第２回路ブロック２０に転送する。また、スリープ信号ＳＬＰが高レベルのときに第２ブロック回路２０の入力ＩＮ２を高レベルに固定しフローティングレベルになることを防止する。フローティング防止回路１８の電源端子は、電源線ＶＤＤ、接地線ＶＳＳにそれぞれ直接接続されている。すなわち、フローティング防止回路１８は、スリープ信号ＳＬＰに依存せず常に動作する。
【先行技術文献】
【特許文献】
【００１３】
【特許文献１】特許第３８２５７５６号公報
【発明の概要】
【発明が解決しようとする課題】
【００１４】
以下の分析は本発明において与えられる。
【００１５】
ここで、従来の半導体集積回路を半導体集積チップに配置した時のレイアウトについて考察する。図７は、従来の半導体集積回路を半導体集積チップに配置した時のレイアウトの典型的な例を模式的に示す図である。
【００１６】
図７において、半導体チップ２０２は、外部接続端子２０３ａ、２０３ｂ、２０３ｃと、外部接続端子２０３ａから電源線ＶＤＤに電源を供給するレイアウトブロック（ＶＤＤ供給用外部バッファ）２０４と、外部接続端子２０３ｂから接地線ＶＳＳに電源を供給するレイアウトブロック（ＶＳＳ供給用外部バッファ）２０５と、外部接続端子２０３ｃからスリープ信号ＳＬＰが与えられるレイアウトブロック（外部信号入力バッファ）２０６と、不図示の第１回路ブロック１６およびフローティング防止回路１８を配置する電源分離領域２０７と、不図示の第２回路ブロック２０を配置する電源非分離領域２０８と、接地線ＶＳＳと、電源非分離領域２０８に設けられる電源線ＶＤＤと、電源分離領域２０７に設けられる電源線ＶＶＤＤと、スリープ信号ＳＬＰを電源分離領域２０７内の外周部に配置しているフローティング防止回路１８に信号分配するリピータバッファ２００と、を備える。電源線ＶＤＤ、電源線ＶＶＤＤ、接地線ＶＳＳは、それぞれ一の方向に第１メタル２０９によって配線され、一の方向と直交する他の方向に第２メタル２１０によって配線され、第１メタル２０９と第２メタル２１０間が適宜第１−２メタル接続ＶＩＡ２１１によって接続される。
【００１７】
レイアウトブロック２０４に設けているスリープスイッチ１４（Ｐ型ＭＯＳトランジスタ）は、ソースを電源線ＶＤＤに、ドレインを電源線ＶＶＤＤに接続し、レイアウトブロック２０６中の外部信号入力バッファから出力されるスリープ信号ＳＬＰをゲートに接続している。なお、スリープスイッチ１４として示すＰ型ＭＯＳトランジスタは、電源線ＶＤＤと電源線ＶＶＤＤとスリープ信号ＳＬＰの接続関係を分かりやすくする為、トランジスタの回路記号で表記しているが、実際にはレイアウトにてＰ型ＭＯＳトランジスタで構成される。
【００１８】
フローティング防止回路１８は、電源分離領域２０７の外周部に配置され、不図示の第１回路ブロック１６の出力信号ＯＵＴ１とスリープ信号ＳＬＰとを入力し、フローティング防止回路出力信号ＩＮ２を出力する。なお、入力信号と出力信号および電源線ＶＤＤと接地線ＶＳＳとの接続関係が分かりやすくなるように、図７ではゲート及びトランジスタの回路記号で表記しているが、実際にはレイアウトにてＰ型およびＮ型ＭＯＳトランジスタで構成される。
【００１９】
スリープ信号ＳＬＰは、半導体チップ２０２の外部から外部接続端子２０３ｃ経由でレイアウトブロック（外部信号入力バッファ）２０６に入力され、スリープスイッチ１４のゲートに供給される。さらに、電源分離領域２０７内の外周部に配置している全てのフローティング防止回路１８に対して、駆動負荷分散の為にツリー構造にされた配線、およびリピータバッファ２００を経由して供給される。このため、スリープ信号ＳＬＰに係る配線は、リピータバッファ２００を経由して複数本に分割して配線されることとなる。
【００２０】
以上のように、従来の半導体集積回路をレイアウトする場合、スリープ信号ＳＬＰに係る信号配線が全てのフローティング防止回路１８に対して配線される。したがって、リピータバッファ２００が必要とされる場合が多く、また電源分離領域中の配線数が増えて配線領域における配線密度が高まってしまう。
【課題を解決するための手段】
【００２１】
本発明の１つのアスペクト（側面）に係る半導体装置は、動作モードに応じて電源電圧が供給される第１の電源線と、動作モードに係らず電源電圧が供給される第２の電源線と、第１の動作モードにおいて第１の電源線を第２の電源線に接続するか、または第２の動作モードにおいて第１の電源線を所定電位とするか、を切り替える電源切替回路と、第１の電源線から電源供給され第２の動作モードでは動作を停止する第１の回路ブロックと、第２の電源線からの電源供給によって動作モードに係らず動作可能とする第２の回路ブロックと、第１の電源線の電位が所定電位を含む所定の範囲内にあるか否かにそれぞれ応じて、第２の回路ブロックの入力端を所定の論理値に固定するか、第２の回路ブロックの入力端に第１の回路ブロックの出力端の信号を伝達可能とするか、を制御する入力制御回路と、を備える。
【発明の効果】
【００２２】
本発明によれば、第１の回路ブロックが配置される電源分離領域内の配線密度を低下させることができる。
【図面の簡単な説明】
【００２３】
【図１】本発明の第１の実施例に係る半導体装置の回路図である。
【図２】本発明の第１の実施例に係る半導体装置の各信号レベルを示したタイミング図である。
【図３】本発明の第１の実施例に係る半導体装置のレイアウトの一例を模式的に示す図である。
【図４】本発明の第２の実施例に係る半導体装置の回路図である。
【図５】本発明の第２の実施例に係る半導体装置の各信号レベルを示したタイミング図である。
【図６】従来の半導体集積回路の回路図である。
【図７】従来の半導体集積回路を半導体集積チップに配置した時のレイアウトの典型的な例を模式的に示す図である。
【発明を実施するための形態】
【００２４】
以下、本発明を実施するための形態について、概説する。なお、以下の概説に付記した図面参照符号は、専ら理解を助けるための例示であり、図示の態様に限定することを意図するものではない。
【００２５】
本発明の一実施形態に係る半導体装置は、動作モードに応じて電源電圧が供給される第１の電源線（図１のＶＶＤＤ）と、動作モードに係らず電源電圧が供給される第２の電源線（図１のＶＤＤ）と、第１の動作モードにおいて第１の電源線を第２の電源線に接続するか、または第２の動作モードにおいて第１の電源線を所定電位とするか、を切り替える電源切替回路（図１の１０４、１１１、１１０が相当）と、第１の電源線から電源供給され第２の動作モードでは動作を停止する第１の回路ブロック（図１の１０１）と、第２の電源線からの電源供給によって動作モードに係らず動作可能とする第２の回路ブロック（図１の１０３）と、第１の電源線の電位が所定電位を含む所定の範囲内にあるか否かにそれぞれ応じて、第２の回路ブロックの入力端を所定の論理値に固定するか、第２の回路ブロックの入力端に第１の回路ブロックの出力端の信号を伝達可能とするか、を制御する入力制御回路（図１の１１４、１１８が相当）と、を備える。
【００２６】
半導体装置において、電源切替回路は、第１および第２の動作モードを表すスリープ信号（図１のＳＬＰ）を入力し、スリープ信号が活性化される場合、第１の電源線を所定電位とし、スリープ信号が非活性化される場合、第１の電源線を第２の電源線に接続することが好ましい。
【００２７】
半導体装置において、電源切替回路は、第１および第２の電源線間に接続され、スリープ信号が非活性化される場合に短絡される第１導電型トランジスタ（図１の１０４）と、第１の電源線と所定電位間に接続され、スリープ信号が活性化され、かつ第１の電源線の電位が所定の範囲を外れる場合に短絡される第１の第２導電型トランジスタ（図１の１１６）と、第１の電源線と所定電位間に接続され、第１の電源線の電位が所定の範囲内である場合に短絡される第２の第２導電型トランジスタ（図１の１１２）と、を備えるようにしてもよい。
【００２８】
半導体装置において、第１導電型トランジスタは、第１および第２の第２導電型トランジスタに比べて駆動能力が高いことが好ましい。
【００２９】
半導体装置において、入力制御回路は、一方の入力を第１の回路ブロックの出力端に接続し、他方の入力に第１の電源線の電位が所定の範囲内であるか否かを表す論理値を入力し、出力を第２の回路ブロックの入力端に接続する論理ゲート回路（図１の１１８が相当）を備えるようにしてもよい。
【００３０】
半導体装置において、入力制御回路は、第２の電源線が配線されることなく第１の電源線が配線される電源分離領域（図３の２０７ａ）の周辺部に配設されるようにしてもよい。
【００３１】
半導体装置において、第１の回路ブロックは、電源分離領域内に配設されることが好ましい。
【００３２】
半導体装置において、第１の回路ブロックは、第１の電源線の電位が所定の範囲を外れる場合に動作可能とされることが好ましい。
【００３３】
以上のような半導体装置によれば、入力制御回路は、第１の電源線の電位に基づいて動作し、動作モードに係る信号を必要としない。したがって、第１の回路ブロックおよび入力制御回路が配置される電源分離領域において、動作モードに係る信号の配線が不要であり、電源分離領域内の配線が簡素化され、配線密度を低下させることができる。
【００３４】
以下、実施例に即し、図面を参照して詳しく説明する。
【実施例１】
【００３５】
図１は、本発明の第１の実施例に係る半導体装置の回路図である。図１において、半導体装置は、第１回路ブロック１０１、フローティング防止回路１０２、第２回路ブロック１０３、スリープスイッチ１０４、電源ラインディスチャージ回路１１１、電源線ＶＤＤ、電源線ＶＶＤＤ、接地線ＶＳＳを備える。電源線ＶＤＤは、半導体装置が動作する際に電源電圧を常時供給する。電源線ＶＶＤＤは、第１回路ブロック１０１が配される電源分離領域に電源電圧を供給する。
【００３６】
第１回路ブロック１０１は、電源供給として電源線ＶＶＤＤと接地線ＶＳＳに接続され、信号ＩＮ１を入力し、信号ＯＵＴ１をフローティング防止回路１０２に出力する。
【００３７】
フローティング防止回路１０２は、インバータゲート１１４とＮ型ＭＯＳトランジスタ１１２とで構成される電源ライン感知回路１１０と、２入力のＯＲゲート１１８とを備える。なお、インバータゲート１１４とＯＲゲート１１８の電源供給は、図示していないが電源線ＶＤＤと接地線ＶＳＳとからなされる。
【００３８】
インバータゲート１１４は、電源線ＶＶＤＤを入力とし、電源ライン感知信号１１３をＯＲゲート１１８とＮ型ＭＯＳトランジスタ１１２のゲートとに出力する。なお、インバータゲート１１４の論理閾値電圧は、後述のＡＮＤゲート１１７の論理閾値電圧と同じ電圧になるように構成される。Ｎ型ＭＯＳトランジスタ１１２は、ドレインを電源線ＶＶＤＤに接続し、ソースを接地線ＶＳＳに接続する。ＯＲゲート１１８は、電源ライン感知信号１１３と第１回路ブロック１０１からの出力信号ＯＵＴ１とを入力し、第２回路ブロック１０３に対し入力信号ＩＮ２を出力する。
【００３９】
第２回路ブロック１０３は、電源供給として電源線ＶＤＤと接地線ＶＳＳに接続され、フローティング防止回路１０２から入力信号ＩＮ２を入力する。
【００４０】
スリープスイッチ１０４は、Ｐ型ＭＯＳトランジスタで構成され、スリープ信号ＳＬＰをゲートの入力とし、ソースを電源線ＶＤＤに接続し、ドレインを電源線ＶＶＤＤに接続する。尚、第１回路ブロック１０１の電源供給を行うスリープスイッチ（Ｐ型ＭＯＳトランジスタ）１０４は、オン状態での内部抵抗を下げるためにトランジスタサイズをＮ型トランジスタ１１２及び１１６に比べて充分大きくし、すなわち、駆動能力を高くしておく。
【００４１】
電源ラインディスチャージ回路１１１は、２入力のＡＮＤゲート１１７とＮ型ＭＯＳトランジスタ１１６を備える。ＡＮＤゲート１１７は、スリープ信号ＳＬＰと電源線ＶＶＤＤを入力とし、出力信号１１５をＮ型ＭＯＳトランジスタ１１６のゲートに出力する。なお、ＡＮＤゲート１１７の電源供給は、図示しないが電源線ＶＤＤと接地線ＶＳＳからなされる。Ｎ型ＭＯＳトランジスタ１１６は、ドレインを電源線ＶＶＤＤに接続し、ソースを接地線ＶＳＳに接続する。
【００４２】
ここで、スリープスイッチ１０４、電源ラインディスチャージ回路１１１、インバータゲート１１４、Ｎ型ＭＯＳトランジスタ１１２が、動作モードに応じて電源線ＶＶＤＤの電位を切り替える電源切替回路として機能する。また、インバータゲート１１４、ＯＲゲート１１８が、第２回路ブロック１０３の入力端をフローティング状態とならないように制御する入力制御回路として機能する。
【００４３】
次に、以上のような構成の半導体装置の動作について説明する。図２は、本発明の第１の実施例に係る半導体装置の各信号レベルを示したタイミング図である。
【００４４】
第１回路ブロック１０１を待機状態（第２の動作モード）に設定する場合、タイミングｔ１において、スリープ信号ＳＬＰは、ローレベルからハイレベルにされる。これによって、スリープスイッチ１０４は、オフ状態となりソースに接続している電源線ＶＤＤからドレインに接続している電源線ＶＶＤＤを遮断する。同時に、ＡＮＤゲート１１７は、電源線ＶＶＤＤのハイレベルとスリープ信号ＳＬＰのローレベルからハイレベルに信号が遷移したのを受けて、ＡＮＤゲート出力信号１１５をローレベルからハイレベルに変化させる。Ｎ型ＭＯＳトランジスタ１１６は、オン状態になって電源線ＶＶＤＤに蓄積されている電荷をディスチャージする。ディスチャージされた電源線ＶＶＤＤの電圧が、低下してＡＮＤゲート１１７の論理閾値電位に達した時に、ＡＮＤゲート１１７の出力信号１１５は、ハイレベルからローレベルになる。これによって、Ｎ型ＭＯＳトランジスタ１１６はオフ状態となって、電源線ＶＶＤＤの電荷のディスチャージが停止される。この状態では、第１回路ブロック１０１は、動作状態にあって、信号ＯＵＴ１として不安定なレベルを出力することは無い。
【００４５】
次に、電源線ＶＶＤＤの電圧がＡＮＤゲート１１７の論理閾値電圧に達したことで、インバータゲート１１４は、ＡＮＤゲート１１７と同じ論理閾値電圧で動作するので、インバータゲート１１４の出力信号である電源ライン感知信号１１３は、ローレベルからハイレベルに遷移する。したがって、Ｎ型ＭＯＳトランジスタ１１２は、電源ライン感知信号１１３のハイレベルを受けてオン状態となり、電源線ＶＶＤＤの電圧を接地線ＶＳＳの電圧と同じになるように電源線ＶＶＤＤに蓄積されている電荷をさらにディスチャージする。これによって、インバータゲート１１４の入力電圧をローレベルに確定する。
【００４６】
ＯＲゲート１１８は、インバータゲート１１４の出力である電源ライン感知信号１１３のハイレベル信号を入力し、第１回路ブロック出力信号ＯＵＴ１の信号レベルに関係なく、ハイレベルを出力する。尚、電源ライン感知信号１１３に対応する負荷容量（Ｎ型ＭＯＳトランジスタ１１２のゲート容量とＯＲゲート１１８のゲート容量）は小さく、第１回路ブロック１０１に接続している電源線ＶＶＤＤの寄生容量がディスチャージするまでに、電源ライン感知信号１１３に接続している負荷容量のチャージが完了する。この状態では、第１回路ブロック１０１は、動作状態になく、信号ＯＵＴ１として不安定なレベルを出力し得る。しかし、電源ライン感知信号１１３の電位はハイレベルに固定されているので、ＯＲゲート１１８は、第１回路ブロック１０１の出力信号ＯＵＴ１の信号レベルに関係なく、ハイレベルを出力することができる。
【００４７】
一方、第１回路ブロック１０１を動作させる場合（第１の動作モード）には、タイミングｔ２において、スリープ信号ＳＬＰがハイレベルからローレベルにされる。スリープスイッチ１０４はオン状態となり、電源線ＶＤＤから電源線ＶＶＤＤに電源供給がなされる。そして、電源線ＶＶＤＤの電圧がインバータゲート１１４の論理閾値電圧を超えた時に、電源ライン感知信号１１３はハイレベルからローレベルに遷移してＮ型ＭＯＳトランジスタ１１２がオフ状態になる。
【００４８】
なお、内部抵抗の低いスリープスイッチ（Ｐ型ＭＯＳトランジスタ）１０４に関し、第１回路ブロック１０１の電源供給を行う場合、オン状態のＮ型トランジスタ１１２及び１１６と電源線ＶＶＤＤ上でバス衝突（バスファイト）が発生する。しかしながら、スリープスイッチ（Ｐ型ＭＯＳトランジスタ）１０４のサイズは大きい（駆動能力が高い）ので、電源線ＶＶＤＤの電圧は、上昇してインバータゲート１１４およびＡＮＤゲート１１７の論理閾値電圧を超えることができる。
【００４９】
ＯＲゲート１１８は、電源ライン感知信号１１３のローレベルを受けて、第１回路ブロック１０１の出力信号ＯＵＴ１をフローティング防止回路１０２の出力信号ＩＮ２の出力として正論理で通過させる。
【００５０】
次に、以上のような半導体装置のレイアウトについて説明する。図３は、本発明の第１の実施例に係る半導体装置のレイアウトの一例を模式的に示す図である。図３において、図１、図７と同一の符号は、同一物を表し、その説明を省略する。
【００５１】
図３に示す半導体チップ２０２ａにおいて、電源線ＶＶＤＤの電源供給を制御する信号ＳＬＰに係る配線は、フローティング防止回路１０２に接続されることなく、レイアウトブロック（ＶＤＤ供給用外部バッファ）２０４ａ内に設けている電源ディスチャージ回路１１１のＡＮＤゲート１１７とスリープスイッチ１０４とに接続される。フローティング防止回路１０２は、電源分離領域２０７ａ内の外周部に配置され、電源線ＶＤＤと電源線ＶＶＤＤの両方に接続される。
【００５２】
図７に示す従来のレイアウトでは、スリープ信号ＳＬＰに係る配線が電源分離領域２０７内のフローティング防止回路１８に接続される。これに対し、本実施例の半導体装置では、スリープ信号ＳＬＰに係る配線を電源分離領域２０７ａ内のフローティング防止回路１０２に接続する必要がなく、従来のリピータバッファ２００も不要である。したがって、本実施例に係る半導体装置によれば、スリープ信号ＳＬＰに係る配線が電源分離領域２０７ａ内に配置されることがなく、電源分離領域２０７ａ内の配線が簡素化され、配線密度を低下させることができる。
【実施例２】
【００５３】
図４は、本発明の第２の実施例に係る半導体装置の回路図である。図４において、図１と同一の符号は、同一物を表し、その説明を省略する。図４の半導体装置は、第１回路ブロック１０１、フローティング防止回路１２７、第２回路ブロック１０３、スリープスイッチ１２３、電源ラインディスチャージ回路１２５、電源線ＶＤＤ、接地線ＶＳＳ、ＶＶＳＳを備える。電源線ＶＤＤ、接地線ＶＳＳは、半導体装置が動作する際に電源電圧を常時供給する。接地線ＶＶＳＳは、第１回路ブロック１０１が配される電源分離領域に接地電圧を供給する。
【００５４】
図４の半導体装置は、図１におけるＶＤＤ、ＶＶＤＤ、ＳＬＰ、ＶＳＳをそれぞれＶＳＳ、ＶＶＳＳ、ＳＬＰＢ、ＶＤＤに置き換えている。また、図１におけるＰ型ＭＯＳトランジスタ１０４、Ｎ型ＭＯＳトランジスタ１１２、１１６、ＡＮＤゲート１１７、ＯＲゲート１１８をそれぞれＮ型ＭＯＳトランジスタ１２３、Ｐ型ＭＯＳトランジスタ１２１、１２０、ＯＲゲート１１９、ＡＮＤゲート１２２に置き換えている。
【００５５】
以上のような構成の半導体装置は、基本的な構成が実施例１と同等であり、ＶＤＤが接地であって、ＶＳＳ、ＶＶＳＳが低電位側の供給電源として見なされ、実施例１の半導体装置と信号の論理レベルが反転しただけであって同様の動作を行う。すなわち、図５に示すタイミング図のようにスリープ信号ＳＬＰＢがＶＳＳのレベル（ローレベル）となった場合に、接地線ＶＶＳＳの電位が上昇して接地線ＶＶＳＳからの第１回路ブロック１０１への電源供給が停止される。
【００５６】
実施例２の半導体装置においても、実施例１と同様にスリープ信号ＳＬＰＢに係る配線が電源分離領域内に配置されることがなく、電源分離領域内の配線が簡素化され、配線密度を低下させることができる。
【００５７】
なお、前述の特許文献等の各開示を、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせ、ないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【符号の説明】
【００５８】
１０１  第１回路ブロック
１０３  第２回路ブロック
１０２、１２７  フローティング防止回路
１０４  スリープスイッチ（Ｐ型ＭＯＳトランジスタ）
１１０、１２６  電源ライン感知回路
１１１、１２５  電源ラインディスチャージ回路
１１２、１１６  Ｎ型ＭＯＳトランジスタ
１１４  インバータゲート
１１７、１２２  ＡＮＤゲート
１１８、１１９  ＯＲゲート
１２０、１２１  Ｐ型ＭＯＳトランジスタ
１２３  スリープスイッチ（Ｎ型ＭＯＳトランジスタ）
２０２ａ  半導体チップ
２０３ａ、２０３ｂ、２０３ｃ  外部接続端子
２０４ａ、２０５、２０６  レイアウトブロック
２０７ａ  電源分離領域
２０８  電源非分離領域
２０９  第１メタル
２１０  第２メタル
２１１  第１−２メタル接続ＶＩＡ
ＶＤＤ、ＶＶＤＤ  電源線
ＶＳＳ、ＶＶＳＳ  接地線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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