(57)【要約】【課題】処理負荷を軽減することができるデジタルフィルタ等を提供する。【解決手段】サンプリング部１は、シリアルのデジタル信号をサンプリングする。バッファＢ０乃至Ｂ１５は、直近の複数回に渡るデジタル信号のサンプリング値を保持する。係数信号出力部Ａ０乃至Ａ１６と、反転器Ｅ０乃至Ｅ１６と、スイッチＦ０乃至Ｆ１６と、加算器Ｄ１乃至Ｄ１６とは、サンプリング部１によって保持された各回のデジタル信号がハイレベルである場合には、その回に対応するタップ係数をフィルタ出力値に加算し、保持されたデジタル信号がローレベルである場合には、その回に対応するタップ係数をフィルタ出力値から減算する。【選択図】図２
2012160907.tif 000002
【特許請求の範囲】
【請求項１】
シリアルのデジタル信号をサンプリングするサンプリング部と、
直近の複数回に渡るデジタル信号のサンプリング値を保持する保持部と、
前記保持部によって保持された各回のデジタル信号のサンプリング値がハイレベルである場合には、その回のタップ係数に基づくハイレベルに対応する値をフィルタ出力値に加算し、前記保持されたデジタル信号のサンプリング値がローレベルである場合には、その回のタップ係数に基づくローレベルに対応する値をフィルタ出力値から減算する演算部と、
を備えるデジタルフィルタ。
【請求項２】
前記保持部は、
前記サンプリング部に対して直列に接続され、それぞれがデジタル信号のサンプリング値を所定時間遅延して出力する複数の遅延バッファを備え、
前記演算部は、
前記サンプリング部及び前記各遅延バッファから出力される各回のデジタル信号のサンプリング値にそれぞれ対応して設けられ、各回のタップ係数の値を有する第１の信号を出力する複数の係数信号出力部と、
前記各係数信号出力部にそれぞれ対応して設けられ、前記第１の信号の符号反転信号である第２の信号を出力する複数の反転部と、
前記サンプリング部及び前記各遅延バッファから出力されるデジタル信号のサンプリング値にそれぞれ対応して設けられ、対応するデジタル信号のサンプリング値がハイレベルである場合には前記第１の信号を出力し、対応するデジタル信号のサンプリング値がローレベルである場合には前記第２の信号を出力する複数のスイッチと、
前記複数のスイッチから出力された信号の総和を出力する加算部と、
を備える、
ことを特徴とする請求項１に記載のデジタルフィルタ。
【請求項３】
前記複数の遅延バッファは、全体でリングバッファを構成し、
前記サンプリング部でサンプリングされたデジタル信号のサンプリング値は、前記リングバッファを構成する遅延バッファのうち、最古のデジタル信号のサンプリング値が格納された遅延バッファに入力される、
ことを特徴とする請求項１又は２に記載のデジタルフィルタ。
【請求項４】
請求項１乃至３のいずれか一項に記載のデジタルフィルタと、
前記デジタルフィルタから出力されたデジタル信号をアナログ信号に変換して出力するＤ／Ａコンバータと、
Ｄ／Ａコンバータから出力されたアナログ信号から高調波成分を除去するアナログフィルタと、
を備える無線装置。
【請求項５】
直近の複数回に渡るデジタル信号のサンプリング値を保持する保持工程と、
前記保持工程において保持された各回のデジタル信号のサンプリング値がハイレベルである場合には、フィルタ出力値に、その回のタップ係数に基づくハイレベルに対応する値を加算し、前記保持されたデジタル信号のサンプリング値がローレベルである場合には、その回のタップ係数に基づくローレベルに対応する値を減算する演算工程と、
を含むフィルタリング方法。
【請求項６】
コンピュータを、
シリアルのデジタル信号をサンプリングするサンプリング部、
直近の複数回に渡るデジタル信号のサンプリング値を保持する保持部、
前記保持部によって保持された各回のデジタル信号のサンプリング値がハイレベルである場合には、フィルタ出力値に、その回のタップ係数に基づくハイレベルに対応する値を加算し、前記保持されたデジタル信号のサンプリング値がローレベルである場合には、その回のタップ係数に基づくローレベルに対応する値を減算する演算部、
として機能させるプログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、入力されたデジタル信号の高調波成分を除去するデジタルフィルタ、該デジタルフィルタを備える無線装置、入力されたデジタル信号の高調波成分を除去するフィルタリング方法及びコンピュータに実行させるプログラムに関する。
【背景技術】
【０００２】
デジタル信号の高調波成分を除去するデジタルフィルタは、無線装置などに汎用的に用いられている。例えば、スペクトラム拡散通信の無線通信装置において、デジタル信号の不要測波帯の除去などに用いられたデジタルフィルタが開示されている（例えば、特許文献１参照）。
【０００３】
このようなデジタルフィルタは、ＣＤＣＳＳ（Contiuous Digital-Controlled-Squelch-System）デコード処理装置等にも用いられる（例えば、特許文献２参照）。ＣＤＣＳＳは、無線機で使用されるシグナリングの１つである。
【０００４】
図１０には、従来のデジタルフィルタ９９の基本構成が示されている。図１０に示すように、デジタルフィルタ９９は、ＦＩＲ（Finite Impulse Response）フィルタである。デジタルフィルタ９９は、サンプリング部１と、出力部２と、１６個のバッファＢ０乃至Ｂ１５と、１７個の乗算器Ｃ０乃至Ｃ１６と、１６個の加算器Ｄ１乃至Ｄ１６とを備える。
【０００５】
サンプリング部１には、シリアルのデジタル信号のサンプリング値ｘ［ｎ］（ｎは自然数）をサンプリングする。出力部２は、フィルタ出力ｙ［ｎ］を出力する。
【０００６】
バッファＢ０乃至Ｂ１５は、所定のサンプリング間隔で、保持していたデジタル信号のサンプリング値を出力するとともに、入力されるデジタル信号のサンプリング値を新たに保持する。例えば、サンプリング部１から入力されたデジタル信号のサンプリング値がｘ［ｎ］であるとすると、そのときにバッファＢ０乃至Ｂ１５からそれぞれｘ［ｎ−１］乃至ｘ［ｎ−１６］が出力されるようになる。ここで、ｘ［ｎ−ｉ］は、ｉサンプリング前のデジタル信号のサンプリング値である。
【０００７】
乗算器Ｃ０乃至Ｃ１６は、入力されたデジタル信号の値ｘ［ｎ］乃至ｘ［ｎ−１６］に対して、対応するタップ係数ｃ0乃至ｃ16を乗算して出力する。加算器Ｄ１乃至Ｄ１６は、乗算器Ｃ０乃至Ｃ１６からの出力ｃ0ｘ［ｎ］乃至ｃ16ｘ［ｎ−１６］を加算した値（総和）を出力部２に出力する。この結果、出力部２から出力されるフィルタ出力ｙ［ｎ］は、次式のようになる。
【０００８】
【数１】
2012160907.tif 000003
上記式（１）は、次式のように一般化される。
【０００９】
【数２】
2012160907.tif 000004
ここで、Ｎは、自然数である。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開平１１−３３０９１３号公報
【特許文献２】特開２００７−２２１５０１号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
上述のように、デジタル信号の高調波成分の除去に用いられるＦＩＲフィルタでは、乗算処理を含む積和演算処理が行われるのが一般的である。乗算処理は、ＦＩＲフィルタを実現するコンピュータにとっては非常に負荷の大きい処理である。フィルタ次数が増えれば増えるほど、乗算処理の数も増えるので、積和演算処理の処理負荷は無視できないものになる。
【００１２】
本発明は、上記実情に鑑みてなされたものであり、処理負荷を軽減することができるデジタルフィルタ、無線装置、フィルタリング方法及びプログラムを提供することを目的とする。
【課題を解決するための手段】
【００１３】
上記目的を達成するために、本発明の第１の観点に係るデジタルフィルタは、
シリアルのデジタル信号をサンプリングするサンプリング部と、
直近の複数回に渡るデジタル信号のサンプリング値を保持する保持部と、
前記保持部によって保持された各回のデジタル信号のサンプリング値がハイレベルである場合には、その回のタップ係数に基づくハイレベルに対応する値をフィルタ出力値に加算し、前記保持されたデジタル信号のサンプリング値がローレベルである場合には、その回のタップ係数に基づくローレベルに対応する値をフィルタ出力値から減算する演算部と、
を備える。
【００１４】
また、前記保持部は、
前記サンプリング部に対して直列に接続され、それぞれがデジタル信号のサンプリング値を所定時間遅延して出力する複数の遅延バッファを備え、
前記演算部は、
前記サンプリング部及び前記各遅延バッファから出力される各回のデジタル信号のサンプリング値にそれぞれ対応して設けられ、各回のタップ係数の値を有する第１の信号を出力する複数の係数信号出力部と、
前記各係数信号出力部にそれぞれ対応して設けられ、前記第１の信号の符号反転信号である第２の信号を出力する複数の反転部と、
前記サンプリング部及び前記各遅延バッファから出力されるデジタル信号のサンプリング値にそれぞれ対応して設けられ、対応するデジタル信号のサンプリング値がハイレベルである場合には前記第１の信号を出力し、対応するデジタル信号のサンプリング値がローレベルである場合には前記第２の信号を出力する複数のスイッチと、
前記複数のスイッチから出力された信号の総和を出力する加算部と、
を備える、
こととしてもよい。
【００１５】
また、前記複数の遅延バッファは、全体でリングバッファを構成し、
前記サンプリング部でサンプリングされたデジタル信号のサンプリング値は、前記リングバッファを構成する遅延バッファのうち、最古のデジタル信号のサンプリング値が格納された遅延バッファに入力される、
こととしてもよい。
【００１６】
また、本発明の第２の観点に係る無線装置は、
本発明のデジタルフィルタと、
前記デジタルフィルタから出力されたデジタル信号をアナログ信号に変換して出力するＤ／Ａコンバータと、
Ｄ／Ａコンバータから出力されたアナログ信号から高調波成分を除去するアナログフィルタと、
を備える。
【００１７】
本発明の第３の観点に係るフィルタリング方法は、
直近の複数回に渡るデジタル信号のサンプリング値を保持する保持工程と、
前記保持工程において保持された各回のデジタル信号のサンプリング値がハイレベルである場合には、フィルタ出力値に、その回のタップ係数に基づくハイレベルに対応する値を加算し、前記保持されたデジタル信号のサンプリング値がローレベルである場合には、その回のタップ係数に基づくローレベルに対応する値を減算する演算工程と、
を含む。
【００１８】
本発明の第４の観点に係るプログラムは、
コンピュータを、
シリアルのデジタル信号をサンプリングするサンプリング部、
直近の複数回に渡るデジタル信号のサンプリング値を保持する保持部、
前記保持部によって保持された各回のデジタル信号のサンプリング値がハイレベルである場合には、フィルタ出力値に、その回のタップ係数に基づくハイレベルに対応する値を加算し、前記保持されたデジタル信号のサンプリング値がローレベルである場合には、その回のタップ係数に基づくローレベルに対応する値を減算する演算部、
として機能させる。
【発明の効果】
【００１９】
本発明に係るデジタルフィルタでは、乗算処理が行われないので、処理負荷を軽減することができる。
【図面の簡単な説明】
【００２０】
【図１】本発明の実施形態に係る無線装置の構成を示すブロック図である。
【図２】図１の無線装置を構成するデジタルフィルタの構成を示すブロック図である。
【図３】入力されるデジタル信号の一例を示すグラフである。
【図４】タップ係数の一例を示すグラフである。
【図５】図４で定義されるデジタルフィルタの振幅応答を示すグラフである。
【図６】図６（Ａ）は、入力されるデジタル信号の一例を示すグラフである。図６（Ｂ）は、デジタルフィルタから出力される信号の一例を示すグラフである。
【図７】図７（Ａ）は、入力されるデジタル信号の振幅応答の一例を示すグラフである。図７（Ｂ）は、デジタルフィルタから出力される信号の振幅応答の一例を示すグラフである。
【図８】デジタルフィルタのプログラム処理のフローチャートである。
【図９】図９（Ａ）乃至図９（Ｃ）は、リングバッファの動作を説明するための図である。
【図１０】従来のデジタルフィルタの基本構成を示すブロック図である。
【発明を実施するための形態】
【００２１】
この発明の実施の形態について、図面を参照して詳細に説明する。
【００２２】
図１には、本実施形態に係る無線装置２００の構成が示されている。図１では、無線装置２００の構成要素のうち、ＣＤＣＳＳ矩形波から高調波成分を除去するための構成要素が図示されている。図１に示すように、無線装置２００は、デジタルフィルタ１００と、Ｄ／Ａコンバータ１０１と、アナログフィルタ１０２と、を備える。
【００２３】
デジタルフィルタ１００は、デジタル信号であるＣＤＳＣＣ矩形波を入力し、入力したＣＤＳＣＣ矩形波から高調波成分を除去して出力する。Ｄ／Ａコンバータ１０１は、デジタルフィルタ１００から出力されたデジタル信号をアナログ信号に変換する。アナログフィルタ１０２は、このアナログ信号が含む、Ｄ／Ａ変換によって生じる高調波成分を除去する。
【００２４】
図２には、デジタルフィルタ１００の構成が示されている。デジタルフィルタ１００は、ＦＩＲ（Finite Impulse Response）フィルタである。図２に示すように、デジタルフィルタ１００は、サンプリング部１と、出力部２と、バッファＢ０乃至Ｂ１５と、係数信号出力部Ａ０乃至Ａ１６と、反転器Ｅ０乃至Ｅ１６と、スイッチＦ０乃至Ｆ１６と、加算器Ｄ１乃至Ｄ１６とを備える。
【００２５】
サンプリング部１は、一定のサンプリング間隔で、シリアルのデジタル信号をサンプリングする。図３には、サンプリング部１に入力されるデジタル信号の一例が示されている。図３に示すように、デジタル信号は、＋１の値と、−１の値との２つの値をとる。デジタル信号のビットレートは、１３４．４ｂｐｓである。サンプリング部１は、このビットレートの例えば８倍（１３４．４×８＝１．０７５ｋＨｚ）のサンプリング周波数でデジタル信号のサンプリングを行う。これにより、サンプリング部１でのサンプリング間隔は、０.９３０１ｍｓｅｃとなる。
【００２６】
出力部２は、デジタルフィルタ１００の出力信号ｙ［ｎ］を出力する。このｙ［ｎ］がデジタルフィルタ１００のフィルタ出力となる。
【００２７】
遅延バッファとしてのバッファＢ０乃至Ｂ１５は、サンプリング部１に対して直列に接続されている。バッファＢ０乃至Ｂ１５は、入力されるデジタル信号のサンプリング値を所定時間遅延して出力する。バッファＢ０乃至Ｂ１５は、一定のサンプリング間隔で、すなわち、サンプリング部１でデジタル信号がサンプリングされる度に、保持していたデジタル信号のサンプリング値を出力するとともに、入力されるデジタル信号のサンプリング値を新たに保持する。
【００２８】
すなわち、サンプリング部１でサンプリングされたデジタル信号のサンプリング値をｘ［ｎ］とすると、バッファＢ０乃至Ｂ１５から出力されるデジタル信号のサンプリング値は、それぞれｘ［ｎ−１］乃至ｘ［ｎ−１６］となる。
【００２９】
係数信号出力部Ａ０乃至Ａ１６は、サンプリング部１及び各バッファＢ０乃至Ｂ１５から出力されるデジタル信号のサンプリング値ｘ［ｎ］乃至ｘ［ｎ−１６］にそれぞれ対応して設けられている。係数信号出力部Ａ０乃至Ａ１６は、サンプリング部１及び各バッファＢ０乃至Ｂ１５から出力されるデジタル信号に対応するタップ係数の値ｃ0乃至ｃ16を有する信号（第１の信号）を出力する。この第１の信号が、タップ係数ｃ0乃至ｃ16に基づくハイレベルに対応する信号である。図４には、デジタルフィルタ１００で用いられるタップ係数ｃ0乃至ｃ16の一例が示されている。
【００３０】
反転器Ｅ０乃至Ｅ１６は、各係数信号出力部Ａ０乃至Ａ１６にそれぞれ対応して設けられている。反転器Ｅ０乃至Ｅ１６は、第１の信号を入力し、入力した信号の符号反転信号である信号（第２の信号）をそれぞれ出力する。
【００３１】
スイッチＦ０乃至Ｆ１６は、サンプリング部１及びバッファＢ０乃至Ｂ１５から出力されるデジタル信号のサンプリング値ｘ［ｎ］乃至ｘ［ｎ−１６］にそれぞれ対応して設けられている。スイッチＦ０乃至Ｆ１６は、対応するデジタル信号のサンプリング値に応じて、タップ係数の値を有する信号（第１の信号）とその符号反転信号（第２の信号）とのいずれかを選択して出力する。
【００３２】
より具体的には、スイッチＦ０乃至Ｆ１６は、対応するデジタル信号のサンプリング値がハイレベルである場合には、第１の信号を出力する。また、スイッチＦ０乃至Ｆ１６は、対応するデジタル信号のサンプリング値がローレベルである場合には、第２の信号を出力する。
【００３３】
加算器Ｄ１乃至Ｄ１６は、直列に接続されている。加算器Ｄ１乃至Ｄ１６は、前段の加算器からの出力と、対応するスイッチＦ０乃至Ｆ１６から出力されたデジタル信号とを加算して、後段に出力する。すなわち、加算部としての加算器Ｄ１乃至Ｄ１６は、スイッチＦ０乃至Ｆ１６から出力された信号の総和を出力する。この総和がフィルタ出力ｙ［ｎ］となる。
【００３４】
出力部２は、ｙ［ｎ］をＤ／Ａコンバータ１０１（図１参照）に出力する。なお、ｙ［ｎ］は次式で表される。
【数３】
2012160907.tif 000005
上記式（３）では、Ｓiは、ｘ［ｎ−ｉ］がハイレベルであれば１となり、ｘ［ｎ−ｉ］がローレベルであれば−１となることを示している。
【００３５】
この式（３）は、次式で一般化される。
【数４】
2012160907.tif 000006
【００３６】
図５には、タップ係数Ｃ０乃至Ｃ１６で構成されるデジタルフィルタの振幅応答が示されている。図５に示すように、このデジタルフィルタを用いれば、３００Ｈｚ以上の高調波成分を効果的に除去できるのがわかる。
【００３７】
例えば、タップ係数Ｃ０乃至Ｃ１６を有するデジタルフィルタ１００に入力されるデジタル信号として、図６（Ａ）に示すようなデジタル信号が入力された場合、デジタルフィルタ１００は、図６（Ｂ）に示すような信号を出力する。
【００３８】
図７（Ａ）には、図６（Ａ）に示すデジタル信号のスペクトルが示され、図７（Ｂ）には、図６（Ｂ）に示す信号のスペクトルが示されている。図７（Ａ）と図７（Ｂ）とを比較するとわかるように、デジタルフィルタ１００から出力されるデジタル信号では、高調波成分が大幅に低減されている。
【００３９】
以上詳細に説明したように、本実施形態に係るデジタルフィルタ１００では、乗算処理が行われないので、処理負荷を軽減することができる。
【００４０】
このデジタルフィルタをＣＤＣＳＳ矩形波に適用することで、音声帯域内に漏れる高調波を、ＤＡ出力時に可能な限り除去することができる。
【００４１】
なお、本実施形態では、バッファＢ０乃至Ｂ１５が、保持部に対応し、係数信号出力部Ａ０乃至Ａ１６と、反転器Ｅ０乃至Ｅ１６と、スイッチＦ０乃至Ｆ１６と、加算器Ｄ１乃至Ｄ１６とが、演算部に対応する。保持部は、直近の複数回に渡るデジタル信号のサンプリング値を保持する。演算部は、保持部によって保持された各回のデジタル信号のサンプリング値がハイレベルである場合には、その回のタップ係数に基づくハイレベルに対応する値をフィルタ出力値に加算し、保持されたデジタル信号のサンプリング値がローレベルである場合には、その回のタップ係数に基づくローレベルに対応する値をフィルタ出力値から減算する。
【００４２】
なお、このデジタルフィルタ１００は、ハードウエアでもソフトウエアでも構築することができる。図８には、このデジタルフィルタ１００の処理プログラムのフローチャートが示されている。
【００４３】
図８に示すように、まず、デジタルフィルタ１００としてのコンピュータ（サンプリング部１）は、デジタル信号のサンプリング値ｘ［ｎ］をサンプリングするとともに、コンピュータ（保持部）が、デジタル信号のサンプリング値ｘ［ｎ−１］乃至ｘ［ｎ−１６］を保持する（ステップＳ０）。続いて、コンピュータは、カウンタ値ｉを０に初期化し、フィルタ出力ｙ［ｎ］を０に初期化する（ステップＳ１）。
【００４４】
続いて、コンピュータ（演算部）は、デジタル信号の値ｘ［ｎ−ｉ］がハイレベル（Ｈｉｇｈ）であるか否かを判定する（ステップＳ２）。ｘ［ｎ−ｉ］がハイレベルであれば（ステップＳ２；Ｙｅｓ）、コンピュータ（演算部）は、ｙ［ｎ］にタップ係数ｃiを加算する（ステップＳ３）。一方、ｘ［ｎ−ｉ］がハイレベルでなければ（ステップＳ２；Ｎｏ）、コンピュータ（演算部）は、ｙ［ｎ］からｃiを減算する（ステップＳ４）。
【００４５】
ステップＳ３又はＳ４終了後、コンピュータは、カウンタ値ｉを１インクリメントする（ステップＳ５）。続いて、コンピュータは、ｉがＮを超えたか否かを判定する（ステップＳ６）。ｉがＮを超えていなければ（ステップＳ６；Ｎｏ）、コンピュータは、ステップＳ２に戻る。
【００４６】
以降、ｉがＮを超えるまで（ステップＳ６；Ｙｅｓ）、コンピュータは、ステップＳ２→Ｓ３（又はＳ４）→Ｓ５→Ｓ６を繰り返す。この繰り返しにより、ｙ［ｎ］に、タップ係数ｃiが加算又は減算されていく。ｉがＮを超えると（ステップＳ６）、コンピュータは、処理を終了する。そして、処理が終了した時点のｙ［ｎ］が、デジタルフィルタ１００の出力となる。
【００４７】
このように、デジタルフィルタ１００として動作するコンピュータでは、乗算処理を行わないので、処理負荷が著しく軽減される。
【００４８】
なお、バッファＢ０乃至Ｂ１５を、リングバッファとすることも可能である。図９（Ａ）乃至図９（Ｃ）には、このリングバッファの動作の一例が示されている。このリングバッファを構成する各遅延バッファには、それぞれアドレス１乃至１６が付与されている。
【００４９】
このリングバッファには、いずれか１つのアドレスを示すポインタが付与される。入力されたデジタル信号のサンプリング値ｘ［ｎ］は、ポインタが示す遅延バッファに格納される。例えば、図９（Ａ）に示すようにポインタがアドレス０を示している場合には、アドレス０にｘ［ｎ］が格納される。このとき、アドレス１乃至１６に格納されるデータは、すでに過去に入力されたデジタル信号のサンプリング値ｘ［ｎ−１］乃至ｘ［ｎ−１６］であるとみなされ、上記式（４）の演算に用いられる。ｘ［ｎ］格納後、ポインタは、アドレス１６を示すように更新される。
【００５０】
次のサンプリング周期で、新たなデジタル信号のサンプリング値ｘ［ｎ］がサンプリングされると、このｘ［ｎ］は、図９（Ｂ）に示すように、アドレス１６に格納される。この時点で、アドレス０乃至１５に格納されているサンプリング値は、それぞれｘ［ｎ−１］乃至ｘ［ｎ−１６］であるとみなされ、上記式（４）の演算に用いられる。ｘ［ｎ］格納後、ポインタは、アドレス１５を示すように更新される。
【００５１】
次のサンプリング周期で、新たなデジタル信号のサンプリング値ｘ［ｎ］がサンプリングされると、このｘ［ｎ］は、図９（Ｃ）に示すように、アドレス１５に格納される。この時点で、アドレス０乃至１４、１６に格納されているサンプリング値は、それぞれｘ［ｎ−２］乃至ｘ［ｎ−１６］、ｘ［ｎ−１］であるとみなされ、上記式（４）の演算に用いられる。ｘ［ｎ］格納後、ポインタは、アドレス１４を示すように更新される。
【００５２】
このように、バッファＢ０乃至Ｂ１５を、リングバッファとすることで、バッファＢ０乃至バッファＢ１５間のデータ入出力処理を省略することができるので、コンピュータの処理負担をさらに軽減することができる。
【００５３】
乗算処理を不要としたことで、本実施形態に係るデジタルフィルタ１００は、８ビットＣＰＵ等の処理能力の低いＣＰＵにも実装可能である。また、ＣＰＵの動作クロックを低下させることができるので、消費電力も低減することができる。また、ローパスフィルタとしてのアナログフィルタ１０２（図１参照）の次数を削減できるので、無線装置２００を小型化することも可能である。
【００５４】
なお、本実施形態に係るデジタルフィルタ１００では、次数を１６としたが、本発明がこれには限られないのは勿論である。
【００５５】
また、本実施形態では、シリアルのデジタル信号が取り得る値を、＋１と−１としたが、＋１と０であってもよいし、他の数値をとるようにしてもよい。
【００５６】
また、本実施形態では、波形のサンプリングレートを、ＣＤＣＳＳのビットレートの８倍としたが、これには限られない。
【００５７】
なお、上記実施の形態において、実行されるプログラムは、フレキシブルディスク、ＣＤ−ＲＯＭ（Compact Disk Read-Only Memory）、ＤＶＤ（Digital Versatile Disk）、ＭＯ（Magneto-Optical Disk）等のコンピュータ読み取り可能な記録媒体に格納して配布し、そのプログラムをインストールすることにより、上述の処理を実行するシステムを構成することとしてもよい。
【００５８】
また、プログラムをインターネット等の通信ネットワーク上の所定のサーバ装置が有するディスク装置等に格納しておき、例えば、搬送波に重畳させて、ダウンロード等するようにしてもよい。
【００５９】
また、上述の機能を、ＯＳ（Operating System）が分担して実現する場合又はＯＳとアプリケーションとの協働により実現する場合等には、ＯＳ以外の部分のみを媒体に格納して配布してもよく、また、ダウンロード等してもよい。
【００６０】
本発明は、本発明の広義の精神と範囲を逸脱することなく、様々な実施形態及び変形が可能とされるものである。また、上述した実施形態は、本発明を説明するためのものであり、本発明の範囲を限定するものではない。すなわち、本発明の範囲、実施形態ではなく、特許請求の範囲によって示される。そして、特許請求の範囲内及びそれと同等の発明の意義の範囲内で施される様々な変形が、本発明の範囲内とみなされる。
【産業上の利用可能性】
【００６１】
本発明は、無線装置全般に適用することができる他、デジタルフィルタが用いられる各種機器に好適である。
【符号の説明】
【００６２】
１  サンプリング部
２  出力部
９９、１００  デジタルフィルタ
１０１  Ｄ／Ａコンバータ
１０２  アナログフィルタ
２００  無線装置
Ａ０〜Ａ１６  係数信号出力部
Ｂ０〜Ｂ１５  バッファ
Ｃ０〜Ｃ１６  乗算器
Ｄ１〜Ｄ１６  加算器
Ｅ０〜Ｅ１６  反転器
Ｆ０〜Ｆ１６  スイッチ
【図１】
2012160907.tif 000007
【図２】
2012160907.tif 000008
【図３】
2012160907.tif 000009
【図４】
2012160907.tif 000010
【図５】
2012160907.tif 000011
【図８】
2012160907.tif 000012
【図９】
2012160907.tif 000013
【図１０】
2012160907.tif 000014
【図６】
2012160907.tif 000015
【図７】
2012160907.tif 000016