(57)【要約】【課題】本発明は、チップ積層体を構成する複数の半導体チップ間、及びチップ積層体と配線基板と間の電気的接続信頼性を向上させることの可能な半導体装置及びその製造方法を提供することを課題とする。【解決手段】配線基板１１の主面１１ａに積層され、貫通電極３７を有した複数の半導体チップ３１，３２よりなり、かつ貫通電極３７を介して、複数の半導体チップ３１，３２及び配線基板１１が電気的に接続されたチップ積層体１２と、少なくとも複数の半導体チップ３１，３２の間、及びチップ積層体１２と配線基板１１の主面１１ａとの間に設けられ、チップ積層体１２を封止する第１の封止体１４と、配線基板１１の主面１１ａに設けられ、第１の封止体１４を覆う第２の封止体１５と、を有し、第１の封止体１４の弾性力を第２の封止体１５の弾性力よりも小さくする。【選択図】図１
2012109437.tif 000002
【特許請求の範囲】
【請求項１】
配線基板と、
前記配線基板の主面に積層され、貫通電極を有した複数の半導体チップよりなり、かつ前記貫通電極を介して、複数の前記半導体チップ及び前記配線基板が電気的に接続されたチップ積層体と、
少なくとも複数の前記半導体チップの間、及び前記チップ積層体と前記配線基板の主面との間に設けられ、前記チップ積層体を封止する第１の封止体と、
前記配線基板の主面に設けられ、前記第１の封止体を覆う第２の封止体と、
を有し、
前記第１の封止体の弾性力は、前記第２の封止体の弾性力よりも小さいことを特徴とする半導体装置。
【請求項２】
前記チップ積層体の外周側面を覆うように、前記第１の封止体を配置したことを特徴とする請求項１記載の半導体装置。
【請求項３】
前記配線基板の主面と対向する面とは反対側に位置する前記チップ積層体の面を覆うように、前記第１の封止体を配置したことを特徴とする請求項１または２記載の半導体装置。
【請求項４】
前記第１の封止体の材料としてシリコーンゴムを用いることを特徴とする請求項１ないし３のうち、いずれか１項記載の半導体装置。
【請求項５】
複数の前記半導体チップに設けられた前記貫通電極の端にバンプを設け、
前記バンプを介して、複数の前記半導体チップを電気的に接続したことを特徴とする請求項１ないし４のうち、いずれか１項記載の半導体装置。
【請求項６】
前記配線基板の主面に、貫通電極を有した半導体チップを複数積層させることで、複数の前記半導体チップよりなり、前記配線基板と電気的に接続されたチップ積層体を形成する工程と、
少なくとも複数の前記半導体チップの間、及び前記チップ積層体と前記配線基板の主面との間に、第１の封止体を形成する工程と、
前記配線基板の主面に、前記第１の封止体を覆う第２の封止体を形成する工程と、
を含み、
前記第１の封止体を形成する工程では、前記第２の封止体よりも弾性力の小さい材料を用いて、前記第１の封止体を形成することを特徴とする半導体装置の製造方法。
【請求項７】
前記第１の封止体を形成する工程では、前記チップ積層体の外周側面を覆うように、前記第１の封止体を形成することを特徴とする請求項６記載の半導体装置の製造方法。
【請求項８】
前記第１の封止体を形成する工程では、前記配線基板の主面と対向する面とは反対側に位置する前記チップ積層体の面を覆うように、前記第１の封止体を形成することを特徴とする請求項６または７記載の半導体装置の製造方法。
【請求項９】
前記第１の封止体を形成する工程では、シリコーンゴムを用いて前記第１の封止体を形成することを特徴とする請求項６ないし８のうち、いずれか１項記載の半導体装置の製造方法。
【請求項１０】
前記チップ積層体を形成する工程の前に、複数の前記半導体基板に設けられた前記貫通電極の端にバンプを形成し、
前記チップ積層体を形成する工程では、前記バンプを介して、複数の前記半導体チップ及び前記配線基板を電気的に接続することを特徴とする請求項６ないし９のうち、いずれか１項記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、半導体チップの多機能化、高速化と、それに伴う高密度実装化を実現するため、半導体チップ内に貫通電極を形成してバンプによるフリップチップ積層を行う所謂ＣｏＣ（チップオンチップ）技術が開発されつつある。
【０００３】
このようなＣｏＣ技術を適用した従来の半導体装置として、特許文献１には、インターポーザ基板上に配置され、複数の半導体チップが積層されることで構成されたチップ積層体と、該チップ積層体のチップ間に充填されたアンダーフィル材と、前記チップ積層体とアンダーフィル材を覆うモールド樹脂と、を有した半導体装置が開示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００７−２１４２２０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、上記複数の半導体チップは、貫通電極を形成するために、薄板化されているため、モールド樹脂やアンダーフィル材の硬化収縮による応力（半導体装置の内部応力）により、半導体チップが変形してしまう。
【０００６】
これにより、半導体チップ自体、半導体チップ間を電気的に接続する接合部、及び半導体チップとインターポーザ基板との接続部が破損（破断）する虞があった。
このような破損が発生した場合、半導体装置の電気的接続信頼性が低下してしまう。
【課題を解決するための手段】
【０００７】
本発明の一観点によれば、配線基板と、前記配線基板の主面に積層され、貫通電極を有した複数の半導体チップよりなり、かつ前記貫通電極を介して、複数の前記半導体チップ及び前記配線基板が電気的に接続されたチップ積層体と、少なくとも複数の前記半導体チップの間、及び前記チップ積層体と前記配線基板の主面との間に設けられ、前記チップ積層体を封止する第１の封止体と、前記配線基板の主面に設けられ、前記第１の封止体を覆う第２の封止体と、を有し、前記第１の封止体の弾性力は、前記第２の封止体の弾性力よりも小さいことを特徴とする半導体装置が提供される。
【発明の効果】
【０００８】
本発明の半導体装置によれば、少なくとも複数の半導体チップの間、及びチップ積層体と配線基板の主面との間を封止する第１の封止体と、配線基板の主面に設けられ、第１の封止体を覆う第２の封止体と、を設け、かつ第１の封止体の弾性力を第２の封止体の弾性力よりも小さくすることで、半導体装置の内部で発生する内部応力を複数の半導体チップに伝わりにくくすることが可能となる。
【０００９】
これにより、複数の半導体チップの破損を抑制することが可能になると共に、半導体チップ間の接続部、及び最下層に配置された半導体チップと配線基板との接続部に内部応力を伝わりにくくすることが可能となる。
よって、複数の半導体チップ間、及びチップ積層体と配線基板と間の電気的接続信頼性を向上できる。
【図面の簡単な説明】
【００１０】
【図１】本発明の実施の形態に係る半導体装置の概略を示す断面図である。
【図２】本発明の実施の形態に係る半導体装置を製造する際に用いる配線母基板の平面図である。
【図３】本発明の実施の形態に係る半導体装置の製造工程を示す断面図（その１）である。
【図４】本発明の実施の形態に係る半導体装置の製造工程を示す断面図（その２）である。
【図５】本発明の実施の形態に係る半導体装置の製造工程を示す断面図（その３）である。
【図６】本発明の実施の形態に係る半導体装置の製造工程を示す断面図（その４）である。
【図７】本発明の実施の形態に係る半導体装置の製造工程を示す断面図（その５）である。
【図８】本発明の実施の形態に係る半導体装置の製造工程を示す断面図（その６）である。
【図９】本発明の実施の形態に係る半導体装置の製造工程を示す断面図（その７）である。
【図１０】本発明の実施の形態に係る半導体装置の製造工程を示す断面図（その８）である。
【図１１】本発明の実施の形態に係る半導体装置の製造工程を示す断面図（その９）である。
【図１２】本発明の実施の形態に係る半導体装置の製造工程を示す断面図（その１０）である。
【発明を実施するための形態】
【００１１】
以下、図面を参照して本発明を適用した実施の形態について詳細に説明する。なお、以下の説明で用いる図面は、本発明の実施の形態の構成を説明するためのものであり、図示される各部の大きさや厚さや寸法等は、実際の半導体装置の寸法関係とは異なる場合がある。
【００１２】
（実施の形態）
図１は、本発明の実施の形態に係る半導体装置の概略を示す断面図である。
図１を参照するに、本実施の形態の半導体装置１０は、ＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）型の半導体装置であり、略四角形とされた配線基板１１と、チップ積層体１２と、第１の封止体１４と、第２の封止体１５と、外部接続端子１７と、を有する。
【００１３】
配線基板１１は、基板本体２１と、接続パッド２２と、ランド２３と、配線パターン２４と、ソルダーレジスト２６，２７と、を有する。
基板本体２１は、略四角形とされており、平坦な上面２１ａ及び下面２１ｂを有する。基板本体２１としては、例えば、ポリイミド樹脂よりなるフレキシブル基板を用いることができる。この場合、基板本体２１の厚さは、例えば、１００μｍとすることができる。
【００１４】
接続パッド２２は、基板本体２１の上面２１ａに設けられている。接続パッド２２には、チップ積層体１２が実装されている。これにより、接続パッド２２は、チップ積層体１２と電気的に接続されている。
ランド２３は、基板本体２１の下面２１ｂに設けられている。ランド２３には、外部接続端子１７が搭載されている。
【００１５】
配線パターン２４は、基板本体２１に内設されている。配線パターン２４の一方の端部は、接続パッド２２と接続されており、配線パターン２４の他方の端部は、ランド２３と接続されている。
【００１６】
ソルダーレジスト２６は、接続パッド２２の上面２２ａ（チップ積層体１２が搭載される面）を露出するように、基板本体２１の上面２１ａに設けられている。
本実施の形態の半導体装置１０に設けられた配線基板１１の場合、配線基板１１の主面１１ａとは、接続パッド２２の上面２２ａ及びソルダーレジスト２６の上面２６ａにより構成される面のことをいう。
ソルダーレジスト２７は、ランド２３の下面（外部接続端子１７が搭載される面）を露出するように、基板本体２１の下面２１ｂに設けられている。
【００１７】
チップ積層体１２は、配線基板１１の主面１１ａ（具体的には、接続パッド２２の上面２２ａ）上に、１つの半導体チップ３１と、３つの半導体チップ３２と、が順次積層された構成とされている。
半導体チップ３１は、ＩＦ（Ｉｎｔｅｒｆａｃｅ）用の半導体チップであり、半導体基板３５と、回路素子層３６と、貫通電極３７と、バンプ３８，３９と、を有する。
【００１８】
回路素子層３６は、半導体基板３５の表面３５ａに形成されている。回路素子層３６には、半導体チップ３１上に積層された複数の半導体チップ３２を制御するＩＦ回路が形成されている。
貫通電極３７は、半導体基板３５及び回路素子層３６を貫通するように設けられている。貫通電極３７は、回路素子層３６と電気的に接続されている。
バンプ３８は、貫通電極３７の上端に設けられている。バンプ３９は、貫通電極３７の下端に設けられており、配線基板１１に設けられた接続パッド２２と接続されている。これにより、半導体チップ３１は、配線基板１１と電気的に接続されている。
【００１９】
半導体チップ３２は、半導体チップ３１に設けられた回路素子層３６の替わりに、回路素子層４２を設けた以外は、半導体チップ３１と同様に構成される。回路素子層４２には、ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）が形成されている。
３つの半導体チップ３２のうち、最下層に配置された半導体チップ３２のバンプ３９は、半導体チップ３１のバンプ３８と接続されている。これにより、最下層に配置された半導体チップ３２は、半導体チップ３１と電気的に接続されている。
【００２０】
３つの半導体チップのうち、真ん中に配置された半導体チップ３２のバンプ３９は、最下層に配置された半導体チップ３１のバンプ３８と接続されている。これにより、真ん中に配置された半導体チップ３２は、最下層に配置された半導体チップ３２と電気的に接続されている。
３つの半導体チップ３２のうち、最上層に配置された半導体チップ３２のバンプ３９は、真ん中に配置された半導体チップ３１のバンプ３８と接続されている。これにより、最上層に配置された半導体チップ３２は、真ん中に配置された半導体チップ３２と電気的に接続されている。
つまり、上記構成とされた複数の半導体チップ３１，３２は、バンプ３８，３９及び貫通電極３７を介して、電気的に接続されている。
【００２１】
第１の封止体１４は、複数の半導体チップ３１，３２の間（隙間）、チップ積層体１２と配線基板１１の主面１１ａとの間（隙間）、チップ積層体１２の外周側面１２ａ、及びチップ積層体１２の上面１２ｂ（配線基板１１の主面１１ａと対向する面とは反対側に位置するチップ積層体１２の面）に設けられており、複数の半導体チップ３１，３２（チップ積層体１２）を封止している。
第１の封止体１４は、第１の封止体１４を覆う第２の封止体１５よりも小さい弾性力（ヤング率）とされている。
【００２２】
このように、複数の半導体チップ３１，３２の間、及びチップ積層体１２と配線基板１１の主面との間を封止する第１の封止体１４を設けると共に、第１の封止体１４を覆う第２の封止体１５よりも第１の封止体１４の弾性力（ヤング率）を小さくすることにより、半導体装置１０の内部で発生する内部応力を複数の半導体チップ３１，３２に伝わりにくくすることが可能となる。
【００２３】
これにより、複数の半導体チップ３１，３２の破損を抑制することが可能になると共に、半導体チップ３１，３２間の接続部（具体的には、バンプ３８とバンプ３９とが接続される部分）、半導体チップ３２間の接続部（具体的には、バンプ３８とバンプ３９とが接続される部分）、及び半導体チップ３１と配線基板１１との接続部（具体的には、バンプ３９と接続パッド２２とが接続される部分）に内部応力を伝わりにくくすることが可能となる。
よって、複数の半導体チップ３１，３２間、及びチップ積層体１２と配線基板１１と間の電気的接続信頼性を向上させることができる。
【００２４】
また、第１の封止体１４の材料としては、アンダーフィル樹脂、具体的には、例えば、シリコーンゴムを用いるとよい。
このように、第１の封止体１４の材料としてシリコーンゴムを用いることで、半導体チップ３１，３２間の接続部、半導体チップ３２間の接続部、及び半導体チップ３１と配線基板１１との接続部に内部応力を伝わりにくくすることができる。
【００２５】
第２の封止体１５は、配線基板１１の主面１１ａに、第１の封止体１４を覆うように設けられている。第２の封止体１５の材料としては、第１の封止体１４よりも弾性力（ヤング率）の大きいモールド樹脂を用いる。
【００２６】
外部接続端子１７は、配線基板１１のランド２３に設けられている。これにより、外部接続端子１７は、配線基板１１を介して、チップ積層体１２と電気的に接続されている。外部接続端子１７は、マザーボード等の実装基板（図示せず）に接続される端子である。外部接続端子１７としては、例えば、半田ボールを用いることができる。
【００２７】
本実施の形態の半導体装置によれば、複数の半導体チップ３１，３２の間、及びチップ積層体１２と配線基板１１の主面１１ａとの間を封止する第１の封止体１４と、配線基板１１の主面１１ａに設けられ、第１の封止体１４を覆う第２の封止体１５と、を設けると共に、第１の封止体１４の弾性力（ヤング率）を第２の封止体１５の弾性力よりも小さくすることにより、半導体装置１０の内部で発生する内部応力を複数の半導体チップ３１，３２に伝わりにくくすることが可能となる。
【００２８】
これにより、複数の半導体チップ３１，３２の破損を抑制することが可能になると共に、半導体チップ３１，３２間の接続部、半導体チップ３２間の接続部、及び半導体チップ３１と配線基板１１との接続部に内部応力を伝わりにくくすることが可能となる。
よって、複数の半導体チップ３１，３２間、及びチップ積層体１２と配線基板１１と間の電気的接続信頼性を向上させることができる。
【００２９】
なお、第１の封止体１４は、少なくとも複数の半導体チップ３１，３２の間、及びチップ積層体１２と配線基板１１の主面１１ａとの間を封止するように設けられておればよく、この場合、半導体チップ３１，３２間の接続部、半導体チップ３２間の接続部、及び半導体チップ３１と配線基板１１との接続部の電気的接続信頼性を向上させることができる。
【００３０】
また、図１に示す半導体装置１０では、配線基板１１の主面１１ａに、４つの半導体チップ３１，３２を積層させた場合を例に挙げて説明したが、配線基板１１の主面１１ａに、積層させる半導体チップ３１，３２の数は、２つ以上であればよく、図１に示す半導体装置１０の構成に限定されない。
【００３１】
図２は、本発明の実施の形態に係る半導体装置を製造する際に用いる配線母基板の平面図である。図２において、図１に示す配線基板１１と同一構成部分には同一符号を付す。
ここで、本実施の形態の半導体装置１０を製造する際に使用する配線母基板５０について説明する
図２を参照するに、配線母基板５０は、マトリックス状に配置され、半導体装置１０が形成される複数の半導体装置形成領域Ａと、各半導体装置形成領域Ａを囲むダイシングライン５２と、複数の半導体装置形成領域Ａの外側に配置された枠部５３と、枠部５３に所定の間隔で配置され、配線母基板５０を搬送・位置決めする際に使用する位置決め孔５４と、を有する。
半導体装置形成領域Ａには、隣接する半導体装置形成領域Ａに形成された配線基板１１と一体に形成された配線基板１１が形成されている。つまり、配線母基板５０は、複数の配線基板が連結された構成とされている。
【００３２】
上記構成とされた配線母基板５０は、ＭＡＰ（Ｍｏｌｄ Ａｒｒａｙ Ｐｒｏｃｅｓｓ）方式で処理される基板である。配線母基板５０は、ダイシングライン５２に沿って切断されることで、個片化された複数の配線基板１１となる。なお、枠部２３には、図示しないダイシング用の位置決めマークが形成されている。
【００３３】
図３〜図９は、本発明の実施の形態に係る半導体装置の製造工程を示す断面図である。図３〜図９において、図１に示す本実施の形態の半導体装置１０及び図２に示す配線母基板５０と同一構成部分には、同一符号を付す。
【００３４】
次に、図３〜図９を参照して、本実施の形態の半導体装置１０の製造方法について説明する。
始めに、図３に示す工程では、先に説明した図２に示す配線母基板５０を準備する。次いで、接続パッド２２の上面２２ａに、図示していないバンプを形成する。このバンプ（図示せず）は、例えば、ボンディング装置により、接続パッド２２の上面２２ａにＡｕワイヤを超音波熱圧着後、該Ａｕワイヤの後端を引き切ることで形成する（ワイヤスタッドバンプ方式）。
【００３５】
次いで、図４に示す工程では、接続パッド２２の上面２２ａに形成された図示していないバンプと、半導体チップ３１に設けられたバンプ３９とを接触させ、その後、低温（例えば、１５０℃）によりバンプ（図示せず）とバンプ３９とを溶融させることで、配線母基板５０の接続パッド２２に半導体チップ３１を仮固着する。
【００３６】
次いで、半導体チップ３１に設けられたバンプ３８と、半導体チップ３２に設けられたバンプ３９とが接触するように、半導体チップ３１上に半導体チップ３２を配置する。その後、低温（例えば、１５０℃）によりバンプ３８，３９を溶融させることで、半導体チップ３１上に、半導体チップ３２を仮固着する。
【００３７】
次いで、半導体チップ３１上に半導体チップ３２を搭載する方法と同様な手法により、半導体チップ３２上に、２つの半導体チップ３２を順次仮固着する。
その後、積層した複数の半導体チップ３１，３２を、高温（例えば、３００℃）に加熱し、かつ荷重を印加することにより、半導体チップ３１のバンプ３９と配線母基板５０のバンプ（図示せず）、半導体基板３２のバンプ３９と半導体基板３１のバンプ３８、及び
半導体基板３２のバンプ３８と半導体基板３２のバンプ３９を完全に圧着する。
【００３８】
これにより、複数の半導体チップ３１，３２間が電気的に接続され、かつ配線母基板５０（配線基板１１）と電気的に接続されたチップ積層体１２が形成される。
このとき、半導体チップ３１と半導体チップ３２との間、半導体チップ３２と半導体チップ３２との間、及び半導体チップ３１と配線母基板５０（配線基板１１）との間には、隙間が形成される。
【００３９】
なお、上記説明では、仮固着後に、荷重を印加することで、複数の半導体チップ３１，３２及び配線母基板５０を電気的に接続する場合を例に挙げて説明したが、例えば、超音波を印加して、複数の半導体チップ３１，３２及び接続パッド２２を電気的に接続してもよい。また、複数の半導体チップ３１，３２のうちの１つの半導体チップを積層する毎に、仮固着せずに、高温加圧する本圧着を実施してもよい。
【００４０】
次いで、図５に示す工程では、半導体チップ３１と半導体チップ３２との間（隙間）、半導体チップ３２と半導体チップ３２との間（隙間）、及び半導体チップ３１と配線基板１１との間（隙間）を充填し、チップ積層体１２の外周側面１２ａ及び上面１２ｂを覆うと共に、チップ積層体１２（積層された複数の半導体チップ３１，３２）を封止する第１の封止体１４を形成する。
【００４１】
具体的には、第２の封止体１５よりも弾性力（ヤング率）の小さいアンダーフィル樹脂６１（第１の封止体１４の母材）をチップ積層体１２の上面１２ｂに滴下供給することで、毛細管現象により、半導体チップ３１と半導体チップ３２との間（隙間）、半導体チップ３２と半導体チップ３２との間（隙間）、及び半導体チップ３１と配線基板１１との間（隙間）を充填する。
このとき、チップ積層体１２の上面１２ｂは、滴下供給されたアンダーフィル樹脂６１により覆われる。また、チップ積層体１２の外周側面１２ａは、重力によりチップ積層体１２の下方に移動するアンダーフィル樹脂６１により覆われる。
【００４２】
これにより、半導体チップ３１と半導体チップ３２との間、半導体チップ３２と半導体チップ３２との間、及び半導体チップ３１と配線基板１１との間を充填し、かつチップ積層体１２の外周側面１２ａ及び上面１２ｂを覆うアンダーフィル樹脂６１が形成される。なお、この段階のアンダーフィル樹脂６１は、硬化していない。
【００４３】
次いで、上記アンダーフィル樹脂６１を硬化させることで、第２の封止体１５よりも弾性力（ヤング率）が小さく、かつチップ積層体１２を封止する第１の封止体１４が形成される。
具体的には、アンダーフィル樹脂６１として熱硬化性樹脂を用いた場合、硬化前のアンダーフィル樹脂６１を１５０℃の温度で熱硬化させる。第１の封止体１４の母材となるアンダーフィル樹脂６１としては、例えば、シリコーンゴムを用いることができる。
【００４４】
次いで、図６に示す工程では、配線母基板５０の主面５０ａに、複数の第１の封止体１４を封止し、かつ第１の封止体１４よりも弾性力（ヤング率）の大きく、平坦な上面１５ａを有した第２の封止体１５を形成する。
第２の封止体１５は、例えば、トランスファーモールド法により形成する。トランスファーモールド法を用いる場合、上下の金型（図示せず）の内部に形成されたキャビティ（図示せず）に図５に示す構造体を配置し、次いで、キャビティ内に、例えば、エポキシ樹脂等の熱硬化性樹脂を充填し、次いで、キャビティ内のエポキシ樹脂を加熱により熱硬化させることで、第２の封止体１５を形成する。その後、図６に示す構造体を上下の金型（図示せず）から取り出す。
【００４５】
なお、図６では、トランスファーモールド法により、第２の封止体１５を形成する場合を例に挙げて説明したが、モールド樹脂の流動の影響が小さいコンプレッションモールド装置を用いて（言い換えれば、圧縮成型方式により）、第２の封止体１５を形成してもよい。
【００４６】
次いで、図７に示す工程では、図６に示す構造体を上下反転させる。次いで、配線母基板５０に設けられたランド２３に、外部接続端子１７を搭載する。
具体的には、ボールマウントツール（図示せず）に設けられた複数の吸着孔（図示せず）に外部接続端子１７を吸着させ、次いで、吸着された外部接続端子１７にフラックス（図示せず）を転写形成する。
【００４７】
次いで、半導体装置形成領域Ａに配置された複数のランド２３に、フラックス（図示せず）が形成された外部接続端子１７を一括して搭載する。次いで、配線母基板５０に設けられた全てのランド２３に対して外部接続端子１７を搭載し、その後、配線母基板５０を加熱することで外部接続端子１７をランド２３に固定する。
これにより、配線母基板５０の複数の半導体装置形成領域Ａに、それぞれ半導体装置１０が形成される。なお、この段階では、複数の半導体装置１０は、隣接する半導体装置１０と連結されており、個片化されていない。
【００４８】
次いで、図８に示す工程では、図７に示す構造体（具体的には、チップ積層体１２、第１の封止体１４、及び第２の封止体１５が形成された配線母基板５０）に設けられた第２の封止体１５の上面１５ａに、ダイシングテープ６３を貼り付ける。これにより、図７に示す構造体は、ダイシングテープ６３により支持される。
次いで、図示していないダイシング装置に設けられたダイシングブレード（図示せず）により、ダイシングライン５２に沿って、配線母基板５０及び第２の封止体１５を切断することで、複数の半導体装置１０が個片化される。
【００４９】
次いで、図９に示す工程では、図８に示すダイシングテープ６３に貼り付けられた複数の半導体装置１０をピックアップする。その後、ピックアップした複数の半導体装置１０を上下反転させることで、図９に示す複数の半導体装置１０が製造される。
【００５０】
本実施の形態の半導体装置の製造方法によれば、配線母基板５０の主面５０ａ（配線基板１１の主面１１ａ）に、貫通電極３７を有した半導体チップ３１，３２を複数積層させることで、複数の半導体チップ３１，３２よりなり、配線母基板５０（配線基板１１）と電気的に接続されたチップ積層体１２を形成し、次いで、第２の封止体１５よりも弾性力の小さい材料を用いて、半導体チップ３１と半導体チップ３２との間、半導体チップ３２と半導体チップ３２との間、及びチップ積層体１２と配線母基板５０の主面５０ａとの間を充填すると共に、チップ積層体１２の上面１２ｂ及び外周側面１２ａを覆う第１の封止体１４を形成し、次いで、配線母基板５０の主面５０ａに、第１の封止体１４を覆う第２の封止体１５を形成することにより、半導体装置１０の内部で発生する内部応力を複数の半導体チップ３１，３２に伝わりにくくすることが可能となる。
【００５１】
これにより、複数の半導体チップ３１，３２の破損を抑制することが可能になると共に、半導体チップ３１，３２間の接続部、半導体チップ３２間の接続部、及び半導体チップ３１と配線基板１１との接続部に内部応力を伝わりにくくすることが可能となる。
よって、複数の半導体チップ３１，３２間、及びチップ積層体と配線基板１１と間の電気的接続信頼性を向上できる。つまり、本実施の形態の半導体装置１０の歩留まりを向上させることができる。
【００５２】
以上、本発明の好ましい実施の形態について詳述したが、本発明はかかる特定の実施の形態に限定されるものではなく、特許請求の範囲内に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
【００５３】
図１０及び図１１は、第１の封止体のヤング率（弾性力）及び熱膨張係数（ＣＴＥ）と最大応力との関係をシミュレーションした結果を示す図である。図１０は、横軸にヤング率、縦軸に最大応力をプロットした図である。また、図１１は、横軸に熱膨張係数、縦軸に最大応力をプロットした図である。
【００５４】
なお、図１０では、第１の封止体１４の熱膨張係数が、３０ｐｐｍ／℃の場合、１００ｐｐｍ／℃の場合、３００ｐｐｍ／℃の場合についてシミュレーションを行なった。また、図１１では、第１の封止体１４のヤング率（弾性力）が、０．１ＭＰａの場合、２ＭＰａの場合、１０ＭＰａの場合についてシミュレーションを行なった。
また、図１０及び図１１では、１つの半導体チップ３１上に８つの半導体チップ３２を積層させたチップ積層体１２を配線基板１１上に配置した場合についてシミュレーションを行なった。
【００５５】
ここで、図１０及び図１１を参照して、第１の封止体のヤング率（弾性力）及び熱膨張係数（ＣＴＥ）と最大応力との関係をシュミレーションした結果について説明する。
図１０及び図１１を参照するに、第１の封止体１４のヤング率（弾性力）及び熱膨張係数が大きくなると、チップ積層体１２を構成する複数の半導体チップ３１，３２にかかる最大応力は大きくなる。
【００５６】
また、半導体チップ３１，３２にかかる最大応力が５０ＭＰａ以上になると、半導体チップ３１，３２自体、半導体チップ３１と半導体チップ３２との接続部、半導体チップ３２間の接続部、及び半導体チップ３１と配線基板１１との接続部に、クラックが発生して、チップ積層体１２、及びチップ積層体１２と配線基板１１との間の電気的接続信頼性が低下する。
【００５７】
図１２は、クラックが発生する応力を５０ＭＰａとした場合の第１の封止体のヤング率と熱膨張係数の関係を示す図である。
図１２を参照するに、半導体チップ３１，３２自体、半導体チップ３１と半導体チップ３２との接続部、半導体チップ３２間の接続部、及び半導体チップ３１と配線基板１１との接続部に、クラックが発生しないようにするためには、第１の封止体１４のヤングが率０．２ＭＰａの場合、第１の封止体１４の熱膨張係数を１〜３００ｐｐｍ／℃にする必要がある。
また、第１の封止体１４のヤング率が２ＭＰａの場合、第１の封止体１４の熱膨張係数を１〜１００ｐｐｍ／℃にする必要がある。また、第１の封止体１４のヤング率が１０ＭＰａの場合、第１の封止体１４の熱膨張係数を１〜５０ｐｐｍ／℃にする必要がある。
【産業上の利用可能性】
【００５８】
本発明は、半導体装置及びその製造方法に適用可能である。
【符号の説明】
【００５９】
１０…半導体装置、１１…配線基板、１１ａ，５０ａ…主面、１２…チップ積層体、１２ａ…外周側面、１２ｂ，１５ａ，２１ａ，２２ａ，２６ａ…上面、１４…第１の封止体、１５…第２の封止体、１７…外部接続端子、２１…基板本体、２１ｂ…下面、２２…接続パッド、２３…ランド、２４…配線パターン、２６，２７…ソルダーレジスト、３１，３２…半導体チップ、３５…半導体基板、３５ａ…表面、３６，４２…回路素子層、３８，３９…バンプ、５０…配線母基板、５２…ダイシングライン、５３…枠部、５４…位置決め孔、６１…アンダーフィル樹脂、６３…ダイシングテープ、Ａ…半導体装置形成領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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