(57)【要約】【課題】対向する二つの記憶素子のコントロールゲートのゲート長に起因する記憶素子の特性のばらつきを抑制する。【解決手段】上記の課題を解決するために、不揮発性半導体記憶装置（１）を以下のように構成する。第１不揮発性メモリセル（１ａ）は、第１チャネル領域（１１ａ）と、第１フローティングゲート（５ａ）と、第１コントロールゲート（６ａ）とを含むものとする。また、第２不揮発性メモリセル（１ｂ）は、第２チャネル領域（１１ｂ）と、第２フローティングゲート（５ｂ）と、第２コントロールゲート（６ｂ）とを含むものとする。ここにおいて、第１チャネル領域（１１ａ）は、第１フローティングゲート側チャネル領域（１３ａ）と、第１コントロールゲート側チャネル領域（１２ａ）とを備え、第１コントロールゲート側チャネル領域（１２ａ）は不純物濃度が濃い高濃度ポケット領域（１０）を備える。【選択図】図２
2012109390.tif 000002
【特許請求の範囲】
【請求項１】
第１不揮発性メモリセルと、
基板に設けられた第１ソース／ドレイン領域を前記第１不揮発性メモリセルと共有し、前記第１不揮発性メモリセルに対向するように配置された第２不揮発性メモリセルと
を具備し、
前記第１不揮発性メモリセルは、
前記基板に設けられた前記第２ソース／ドレイン領域と前記第１ソース／ドレイン領域との間に対応する第１チャネル領域と、
第１ゲート絶縁膜を介して前記第１チャネル領域の上に設けられた第１フローティングゲートと、
第１トンネル絶縁膜を介して前記第１フローティングゲートの隣に設けられた第１コントロールゲートと
を含み、
前記第２不揮発性メモリセルは、
前記基板に設けられた前記第３ソース／ドレイン領域と前記第１ソース／ドレイン領域との間に対応する第２チャネル領域と、
第２ゲート絶縁膜を介して前記第２チャネル領域の上に設けられた第２フローティングゲートと、
第２トンネル絶縁膜を介して前記第２フローティングゲートの隣に設けられた第２コントロールゲートと
を含み、
前記第１チャネル領域は、
前記第１フローティングゲートの下の第１フローティングゲート側チャネル領域と、
前記第１コントロールゲートの下に対応し、前記第１フローティングゲート側チャネル領域と前記第１ソース／ドレイン領域との間の第１コントロールゲート側チャネル領域と
を備え、
前記第１コントロールゲート側チャネル領域は、
前記第１ソース／ドレイン領域に接続し、前記第１フローティングゲート側チャネル領域よりも不純物濃度が濃い高濃度ポケット領域を含む
不揮発性半導体記憶装置。
【請求項２】
請求項１に記載の不揮発性半導体記憶装置において、
前記第１コントロールゲートは、
前記第２コントロールゲートのゲート長より短い第１ゲート長を有し、
前記高濃度ポケット領域は、
前記第１ゲート長に依存して決定する前記第１不揮発性メモリセルの閾値電圧が、前記第２不揮発性メモリセルの閾値電圧と同じになるような濃度の不純物を有する
不揮発性半導体記憶装置。
【請求項３】
請求項１または２に記載の不揮発性半導体記憶装置において、
前記第１コントロールゲート側チャネル領域は、
前記高濃度ポケット領域と前記第１フローティングゲート側チャネル領域との間に設けられ、前記第１フローティングゲート側チャネル領域と同じ不純物濃度の通常濃度領域を含む
不揮発性半導体記憶装置。
【請求項４】
請求項２または３に記載の不揮発性半導体記憶装置において、
前記第１コントロールゲートは、
前記第１ソース／ドレイン領域を挟んで前記第２コントロールゲートに対向して設けられ、設計時に決定した理想のコントロールゲート長より短いゲート長を前記第１ゲート長として有する
不揮発性半導体記憶装置。
【請求項５】
請求項１から４の何れか一項に記載の不揮発性半導体記憶装置において、
前記第２チャネル領域は、
前記第２フローティングゲートの下の第２フローティングゲート側チャネル領域と、
前記第２コントロールゲートの下に対応し、前記第２フローティングゲート側チャネル領域と前記第１ソース／ドレイン領域との間の第２コントロールゲート側チャネル領域と
を備え、
前記第２フローティングゲート側チャネル領域と前記第２コントロールゲート側チャネル領域との各々は、前記第１フローティングゲート側チャネル領域と同じ不純物濃度である
不揮発性半導体記憶装置。
【請求項６】
請求項１から５の何れか一項に記載の不揮発性半導体記憶装置において、
前記第１コントロールゲートは、
前記第１トンネル絶縁膜から連続して設けられた第１コントロールゲート絶縁膜を介して前記基板の上に設けられ、
前記第１フローティングゲートの上を覆う前記第１トンネル絶縁膜を介して前記第１フローティングゲートの一部を覆い、
前記第２コントロールゲートは、
前記第２トンネル絶縁膜から連続して設けられた第２コントロールゲート絶縁膜を介して前記基板の上に設けられ、
前記第２フローティングゲートの上を覆う前記第２トンネル絶縁膜を介して前記第２フローティングゲートの一部を覆う
不揮発性半導体記憶装置。
【請求項７】
フローティングゲートを形成するフローティングゲート形成ステップと、
前記フローティングゲートを部分的に覆うコントロールゲートを形成するコントロールゲート形成ステップと、
前記コントロールゲートの下の基板に高濃度ポケット領域を形成するポケット領域形成ステップと
を具備し、
前記コントロールゲート形成ステップは、
（ａ）前記コントロールゲートのゲート長を測定するステップと、
（ｂ）前記測定するステップを実行することによって得られた測定結果に基づいて、設計時に決定した理想のゲート長よりも短いゲート長のコントロールゲートを、補正対象コントロールゲートとして特定するステップと
を備え、
前記ポケット領域形成ステップは、
（ｃ）前記補正対象コントロールゲートの下に、不純物をイオン注入するステップと
を備える
不揮発性半導体記憶装置の製造方法。
【請求項８】
請求項７に記載の不揮発性半導体記憶装置の製造方法において、
前記コントロールゲート形成ステップは、
（ｄ）前記フローティングゲートと前記基板とを覆う絶縁膜を形成するステップと、
（ｅ）前記絶縁膜の上にポリシリコン膜を形成するステップと、
（ｆ）前記ポリシリコン膜をエッチングして前記コントロールゲートのパターンを形成するステップと、
を備え、
前記（ｃ）ステップは、
前記（ｆ）ステップでの前記エッチングによって前記ポリシリコン膜が除去されることで露出した前記基板の面に対し、前記不純物を斜めにイオン注入するステップを含む
不揮発性半導体記憶装置の製造方法。
【請求項９】
請求項８に記載の不揮発性半導体記憶装置の製造方法において、
前記（ｆ）ステップは、
前記ポリシリコン膜の上に、第１方向に沿って延伸する開口部を有するレジストを形成するステップと、
前記レジストの前記開口部によって露出した前記ポリシリコン膜を除去するステップと
を含み、
前記（ｃ）ステップは、
前記第１方向に直角な第２方向に沿って、前記不純物を斜めにイオン注入するステップ
を含む
不揮発性半導体記憶装置の製造方法。
【請求項１０】
請求項７から９の何れか一項に記載の不揮発性半導体記憶装置の製造方法において、さらに、
前記ポケット領域形成ステップを実行するか否かの判定を行う判定ステップを具備し、
前記コントロールゲート形成ステップは、さらに、
（ｇ）前記測定するステップを実行することによって得られた測定結果に基づいて、前記補正対象コントロールゲートが形成されていないことを示す補正対象不存在情報を出力するステップを備え、
前記判定ステップは、
前記補正対象不存在情報に基づいて前記ポケット領域形成ステップの実行をスキップさせる
不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置および不揮発性半導体記憶装置の製造方法に関し、特にスプリットゲート型の不揮発性半導体記憶装置および不揮発性半導体記憶装置の製造方法に関する。
【背景技術】
【０００２】
データの書き換えが可能で、電力の供給が遮断されても書き込まれたデータを保持し続けることができる半導体記憶装置（以下、不揮発性半導体記憶装置と記載する）が知られている。不揮発性半導体記憶装置は、複数の記憶素子を備えている。従来普及していた不揮発性半導体記憶装置の記憶素子の構造として、データを記憶するフローティングゲートトランジスタと、その記憶素子のデータを読み出すときに動作する選択トランジスタとを備えているものが知られている。そのフローティングゲートトランジスタは、電荷を蓄積するフローティングゲートと、動作電圧が印加されるコントロールゲートを備えている。また、選択トランジスタは選択ゲートを備えている。
【０００３】
情報処理装置の進歩に対応して、不揮発性半導体記憶装置に対しても動作の高速化や構造の微細化などが求められてきている。そのような要求に対応して、フローティングゲートトランジスタと選択トランジスタとが一体的に形成された構造の記憶素子を有する不揮発性半導体記憶装置が普及している。その記憶素子は、フローティングゲートの上部を覆うとともに、そのフローティングゲートの隣に並んで配置されたコントロールゲートを備え、そのコントロールゲートが選択ゲートの機能を提供している。さらに、上記のような一体型の構造を有し、隣り合う記憶素子が対称的に配置された構造の不揮発性半導体記憶装置（以下、スプリットゲート型不揮発性半導体記憶装置と記載する）が知られている。
【０００４】
現在普及しているスプリットゲート型不揮発性半導体記憶装置の製造工程において、コントロールゲートは、リソグラフィ技術を用いたパターニングによって形成されている。対向する二つの記憶素子のコントロールゲートの各々のゲート長は、コントロールゲートのリソグラフィでのフローティングゲートに対する位置合わせによって決定する。そのフローティングゲートに対する位置合わせにずれが発生した場合、対向する二つの記憶素子のコントロールゲートのゲート長がそれぞれ異なってしまうことがある。
【０００５】
スプリットゲート型不揮発性半導体記憶装置においてコントロールゲートの実効的なゲート長のばらつきを低減する技術が知られている（例えば、特許文献１参照）。図１は特許文献１に記載の不揮発性半導体記憶装置１００の構成を示す断面図である。図１に示されているように、不揮発性半導体記憶装置１００は、第１メモリセル１００ａと第１メモリセル１００ｂとを備えている。第１メモリセル１００ａは、シリコン基板１０１上のトンネル酸化膜１０３上に形成されるフローティングゲート１０４ａと、選択酸化膜１０５ａと、そのフローティングゲート１０４ａを被覆するトンネル酸化膜１０３を介してフローティングゲート１０４ａに重なるように形成されるコントロールゲート１０６ａと、フローティングゲート１０４ａコントロールゲート１０６ａに隣接するように基板表層に形成されるソース・ドレイン領域１０７とを備えている。
【０００６】
同様に、第１メモリセル１００ｂは、フローティングゲート１０４ｂと、選択酸化膜１０５ｂと、そのフローティングゲート１０４ｂを被覆するトンネル酸化膜１０３を介してフローティングゲート１０４ｂ上に重なるように形成されるコントロールゲート１０６ｂと、フローティングゲート１０４ｂとコントロールゲート１０６ｂに隣接するように基板表層に形成されるソース・ドレイン領域１０７とを備えている。
【０００７】
特許文献１に記載の技術では、不揮発性半導体記憶装置１００において、隣り合うフローティングゲートトランジスタ部（第１メモリセル１００ａと第１メモリセル１００ｂ）がソース・ドレイン領域１０７を共有する場合、そのソース・ドレイン領域１０７の位置を、隣り合うフローティングゲートトランジスタ部（第１メモリセル１００ａと第１メモリセル１００ｂ）の各フローティングゲートのマスク合わせ工程と同じ工程により決定することで、各選択ゲートトランジスタの実効的なゲート長（実効ゲート長Ｌａ、実効ゲート長Ｌｂ）のばらつきを抑制し、実効ゲート長Ｌａ＝実効ゲート長Ｌｂとなるように不揮発性半導体記憶装置１００を形成している。
【０００８】
その特許文献１には、不揮発性半導体記憶装置１００を製造するための製造工程が記載されている。その製造工程において、シリコン基板１０１上にゲート酸化膜とフローティングゲート用ポリシリコン膜を形成し、このフローティングゲート用ポリシリコン膜上に第１の開口部を複数個有するシリコン窒化膜を形成する。このシリコン窒化膜をマスクにしてフローティングゲート用ポリシリコン膜を選択酸化して、隣り合うフローティングゲートトランジスタ部のフローティングゲートが形成される領域の上に選択酸化膜を形成する。このときドレイン領域が形成される領域の上にダミー選択酸化膜を形成する。
【０００９】
次に、レジスト膜で選択酸化膜を覆い、ダミー選択酸化膜を除去して第２の開口部を形成する。その後、レジスト膜及びシリコン窒化膜をマスクにして、第２の開口部の下のフローティングゲート用ポリシリコン膜を異方性エッチングで除去してゲート酸化膜上に第３の開口部を形成する。
【００１０】
続いて、第３の開口部よりシリコン基板表層にＮ型の不純物（例えば、リンイオンやヒ素イオン）を注入してソース・ドレイン領域１０７を形成する。更に、レジスト膜とシリコン窒化膜を除去し、その後に、第３の開口部を含む全面に新たなポリシリコン膜を形成する。続いて、新たなポリシリコン膜とフローティングゲート用ポリシリコン膜とを異方性エッチングで除去することで、選択酸化膜１０５がマスクとして作用させ、この選択酸化膜１０５下にフローティングゲート１０４を形成する。
【００１１】
そして、フローティングゲート１０４及び選択酸化膜１０５を被覆するようにトンネル酸化膜１０３を形成した後に、このトンネル酸化膜１０３を介して前記フローティングゲート１０４上に重なる領域を持つコントロールゲート１０６を形成する。
【先行技術文献】
【特許文献】
【００１２】
【特許文献１】特開２０００−２２８５１１号公報
【発明の概要】
【発明が解決しようとする課題】
【００１３】
特許文献１に記載の技術では、フローティングゲートの位置を決めるパターニングとソース拡散層の位置を決めるパターニングを同じリソグラフィ工程で行っている。具体的には、ドレイン拡散層の位置をリソグラフィによって決め、ドレイン拡散層を形成した後でコントロールゲートをパターニングしている。それにより位置合わせ精度によらず実効的なゲート長（Ｌａ、Ｌｂ）が決まるため左右のトランジスタ（第１メモリセル１００ａ、第１メモリセル１００ｂ）の特性ばらつきを小さくしている。
【００１４】
特許文献１に記載の技術では、コントロールゲートを形成した後にソース拡散層とドレイン拡散層とを形成する製造工程と比較して、相当数の工程が追加されている。具体的には、例えば、フローティングゲート用ポリシリコン膜の上の選択酸化膜を保護する工程や、ダミー選択酸化膜を除去した後、ドレイン拡散層上のポリシリコンと酸化膜をエッチングする工程などが追加されている。また、フローティングゲートを形成するエッチングを行う際に、ドレイン拡散層を保護する工程が追加されている。
本発明が解決しようとする課題は、製造工程における工数の増加を抑制しつつ、対向する二つの記憶素子のコントロールゲートのゲート長に起因する記憶素子の特性のばらつきを低減する技術を提供することにある。
【課題を解決するための手段】
【００１５】
以下に、［発明を実施するための形態］で使用される番号を用いて、［課題を解決するための手段］を説明する。これらの番号は、［特許請求の範囲］の記載と［発明を実施するための形態］との対応関係を明らかにするために付加されたものである。ただし、それらの番号を、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。
【００１６】
上記の課題を解決するために、第１不揮発性メモリセル（１ａ）と、基板（２）に設けられた第１ソース／ドレイン領域（３ａ）を第１不揮発性メモリセル（１ａ）と共有し、第１不揮発性メモリセル（１ａ）に対向するように配置された第２不揮発性メモリセル（１ｂ）とを具備する不揮発性半導体記憶装置（１）を以下のように構成する。
ここで、第１不揮発性メモリセル（１ａ）は、基板（２）に設けられた第２ソース／ドレイン領域（４ａ）と第１ソース／ドレイン領域（３ａ）との間に対応する第１チャネル領域（１１ａ）と、第１ゲート絶縁膜（７ａ）を介して第１チャネル領域（１１ａ）の上に設けられた第１フローティングゲート（５ａ）と、第１トンネル絶縁膜（８ａ）を介して第１フローティングゲート（５ａ）の隣に設けられた第１コントロールゲート（６ａ）とを含むものとする。
また、第２不揮発性メモリセル（１ｂ）は、基板（２）に設けられた第３ソース／ドレイン領域（４ｂ）と第１ソース／ドレイン領域（３ａ）との間に対応する第２チャネル領域（１１ｂ）と、第２ゲート絶縁膜（７ｂ）を介して第２チャネル領域（１１ｂ）の上に設けられた第２フローティングゲート（５ｂ）と、第２トンネル絶縁膜（８ｂ）を介して第２フローティングゲート（５ｂ）の隣に設けられた第２コントロールゲート（６ｂ）とを含むものとする。
ここにおいて、第１チャネル領域（１１ａ）は、第１フローティングゲート（５ａ）の下の第１フローティングゲート側チャネル領域（１３ａ）と、第１コントロールゲート（６ａ）の下に対応し、第１フローティングゲート側チャネル領域（１３ａ）と第１ソース／ドレイン領域（３ａ）との間の第１コントロールゲート側チャネル領域（１２ａ）とを備えることが好ましい。そして、第１コントロールゲート側チャネル領域（１２ａ）には、第１ソース／ドレイン領域（３ａ）に接続し、第１フローティングゲート側チャネル領域（１３ａ）よりも不純物濃度が濃い高濃度ポケット領域（１０）を備える。
【００１７】
また、その不揮発性半導体記憶装置は、例えば以下のような製造方法で製造されることが好ましい。その製造方法において、フローティングゲートを形成するフローティングゲート形成ステップと、フローティングゲートを部分的に覆うコントロールゲートを形成するコントロールゲート形成ステップと、コントロールゲートの下の基板に高濃度ポケット領域を形成するポケット領域形成ステップとを実施する。ここにおいて、コントロールゲート形成ステップは、
［ａ］コントロールゲートのゲート長を測定するステップと、
［ｂ］測定するステップを実行することによって得られた測定結果に基づいて、設計時に決定した理想のゲート長よりも短いゲート長のコントロールゲートを、補正対象コントロールゲートとして特定するステップとを備えていることが好ましい。そして、ポケット領域形成ステップは、
［ｃ］補正対象コントロールゲートの下に、不純物をイオン注入するステップを備えることが好ましい。
【発明の効果】
【００１８】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、製造工程における工数の増加を抑止しつつ、対向する二つの記憶素子のコントロールゲートのゲート長に起因する記憶素子の特性のばらつきを抑制することが可能となる。
【図面の簡単な説明】
【００１９】
【図１】図１は特許文献１に記載の不揮発性半導体記憶装置１００の構成を示す断面図である。
【図２】図２は、本実施形態の不揮発性半導体記憶装置１の構成を例示する断面図である。
【図３】図３は、ゲート長と閾値電圧との関係を例示するグラフである。
【図４】図４は、ポケット注入量と閾値電圧との関係を例示するグラフである。
【図５】図５は、ポケット注入量と閾値電圧とを実測した結果を参考的に例示するグラフである。
【図６】図６は、本実施形態の不揮発性半導体記憶装置１の製造工程の第１段階を例示する断面図である。
【図７】図７は、本実施形態の不揮発性半導体記憶装置１の製造工程の第２段階を例示する断面図である。
【図８】図８は、本実施形態の不揮発性半導体記憶装置１の製造工程の第３段階を例示する断面図である。
【図９】図９は、本実施形態の不揮発性半導体記憶装置１の製造工程の第４段階を例示する断面図である。
【図１０】図１０は、本実施形態の不揮発性半導体記憶装置１の製造工程の第５段階を例示する断面図である。
【図１１】図１１は、本実施形態の不揮発性半導体記憶装置１の製造工程の第６段階を例示する断面図である。
【図１２】図１２は、本実施形態の不揮発性半導体記憶装置１の製造工程の第７段階を例示する断面図である。
【図１３】図１３は、本実施形態の不揮発性半導体記憶装置１の製造工程の第８段階を例示する断面図である。
【図１４】図１４は、本実施形態の不揮発性半導体記憶装置１の製造工程の第９段階を例示する断面図である。
【図１５】図１５は、本実施形態の不揮発性半導体記憶装置１の製造工程の第１０段階を例示する断面図である。
【図１６】図１６は、本実施形態の不揮発性半導体記憶装置１の製造工程の第１１段階を例示する断面図である。
【図１７】図１７は、本実施形態の不揮発性半導体記憶装置１の製造工程の第１２段階を例示する断面図である。
【図１８】図１８は、本実施形態の不揮発性半導体記憶装置１の製造工程の第１３段階を例示する断面図である。
【図１９】図１９は、本実施形態の不揮発性半導体記憶装置１の製造工程の第１４段階を例示する断面図である。
【発明を実施するための形態】
【００２０】
以下、本発明の実施の形態を図面に基づいて説明する。なお、実施の形態を説明するための図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。図２は、本実施形態の不揮発性半導体記憶装置１の構成を例示する断面図である。本実施形態の不揮発性半導体記憶装置１は、第１不揮発性メモリセル１ａと第２不揮発性メモリセル１ｂとを備え、それらは、基板２に設けられた第１ソース／ドレイン領域３を挟んで対向するように配置されている。図２の第１不揮発性メモリセル１ａと第２不揮発性メモリセル１ｂは、不揮発性半導体記憶装置１の製造工程におけるコントロールゲートの形成段階で、フローティングゲートに対する位置合わせずれが生じたときの構成を例示している。
【００２１】
図２に示されているように、第１不揮発性メモリセル１ａは、第１ソース／ドレイン領域３と、第２ソース／ドレイン領域４ａと、第１フローティングゲート５ａと、第１コントロールゲート６ａと、高濃度ポケット領域１０とを備えている。第１フローティングゲート５ａは、第１フローティングゲート絶縁膜７ａを介して基板２の上に設けられている。また、第１フローティングゲート５ａの上には、第１選択酸化膜９ａが設けられている。
【００２２】
第１コントロールゲート６ａは、第１トンネル絶縁膜８ａを介して第１フローティングゲート５ａの隣に配置されている。また、第１トンネル絶縁膜８ａは、第１トンネル絶縁膜８ａ第１選択酸化膜９ａの上を覆っている。第１コントロールゲート６ａは、第１トンネル絶縁膜８ａと第１選択酸化膜９ａを挟んで第１フローティングゲート５ａの一部を覆うように設けられている。さらに、第１トンネル絶縁膜８ａは、第１コントロールゲート６ａと基板２との間に設けられている。第１コントロールゲート６ａは、その第１トンネル絶縁膜８ａをゲート絶縁膜として作用させて選択トランジスタの機能を提供している。
【００２３】
第１不揮発性メモリセル１ａは、第１ソース／ドレイン領域３と第２ソース／ドレイン領域４ａとの間に、第１チャネル長ｃｈ１の第１チャネル領域１１ａを備えている。その第１チャネル領域１１ａは、第１コントロールゲート側チャネル領域１２ａと第１フローティングゲート側チャネル領域１３ａと高濃度ポケット領域１０とを含んでいる。第１コントロールゲート側チャネル領域１２ａは、第１コントロールゲート６ａの第１コントロールゲート長ＣＧＬ１に対応した領域である。第１フローティングゲート側チャネル領域１３ａは、第１フローティングゲート５ａの実効的なゲート長に対応した領域である。
【００２４】
同様に、第２不揮発性メモリセル１ｂは、第１ソース／ドレイン領域３と、第３ソース／ドレイン領域４ｂと、第２フローティングゲート５ｂと、第２コントロールゲート６ｂとを備えている。第２フローティングゲート５ｂは、第２フローティングゲート絶縁膜７ｂを介して基板２の上に設けられている。また、第２フローティングゲート５ｂの上には、第２選択酸化膜９ｂが設けられている。
【００２５】
第２コントロールゲート６ｂは、第２トンネル絶縁膜８ｂを介して第２フローティングゲート５ｂの隣に配置されている。また、第２トンネル絶縁膜８ｂは、第２選択酸化膜９ｂの上を覆っている。第２コントロールゲート６ｂは、第２トンネル絶縁膜８ｂと第２選択酸化膜９ｂを挟んで第２フローティングゲート５ｂの一部を覆うように設けられている。さらに、第２トンネル絶縁膜８ｂは、第２コントロールゲート６ｂと基板２との間に設けられている。第２コントロールゲート６ｂは、その第２トンネル絶縁膜８ｂをゲート絶縁膜として作用させて選択トランジスタの機能を提供している。
【００２６】
第２不揮発性メモリセル１ｂは、第１ソース／ドレイン領域３と第３ソース／ドレイン領域４ｂとの間に、第２チャネル長ｃｈ２の第２チャネル領域１１ｂを備えている。その第２チャネル領域１１ｂは、第２コントロールゲート側チャネル領域１２ｂと第２フローティングゲート側チャネル領域１３ｂとを含んでいる。第２コントロールゲート側チャネル領域１２ｂは、第２コントロールゲート６ｂの第２コントロールゲート長ＣＧＬ２に対応した領域である。第２フローティングゲート側チャネル領域１３ｂは、第２フローティングゲート５ｂの実効的なゲート長に対応した領域である。
【００２７】
第１コントロールゲート長ＣＧＬ１は、第１コントロールゲート６ａが選択トランジスタのゲートとして作用するときの実効的なゲート長である。本実施形態の第１コントロールゲート６ａは、コントロールゲートの形成時の位置合わせずれに起因して、基準コントロールゲート長ＣＧＬよりもゲート長ずれ量ΔＬだけ短い第１コントロールゲート長ＣＧＬ１で形成されている。第２コントロールゲート長ＣＧＬ２は、第２コントロールゲート６ｂが選択トランジスタのゲートとして作用するときの実効的なゲート長である。本実施形態の第２コントロールゲート６ｂは、コントロールゲートの形成時の位置合わせずれに起因して、基準コントロールゲート長ＣＧＬよりもゲート長ずれ量ΔＬだけ長い第２コントロールゲート長ＣＧＬ２で形成されている。
【００２８】
ここで、図２を参照すると、本実施形態の不揮発性半導体記憶装置１において、第１不揮発性メモリセル１ａの第１コントロールゲート側チャネル領域１２ａには、高濃度ポケット領域１０が設けられている。また、第２不揮発性メモリセル１ｂは、高濃度ポケット領域１０に対応する領域を有することなく構成されている。その高濃度ポケット領域１０は、第１コントロールゲート６ａの下の基板２に、第１ソース／ドレイン領域３に接するように設けられている。
【００２９】
上述のように、第１コントロールゲート６ａの第１コントロールゲート長ＣＧＬ１は、基準コントロールゲート長ＣＧＬよりも短くなっている。基準コントロールゲート長ＣＧＬは、短チャネル効果の影響が少ない範囲で最も短い長さに設定されている。したがって、第１コントロールゲート６ａのように、その基準コントロールゲート長ＣＧＬよりも短い第１コントロールゲート長ＣＧＬ１では、閾値電圧が小さくなってしまう。高濃度ポケット領域１０を設けることで、第１不揮発性メモリセル１ａの閾値電圧を、第１コントロールゲート６ａのゲート長が基準コントロールゲート長ＣＧＬである場合の閾値電圧と同様にすることができる。
【００３０】
ここで、不揮発性半導体記憶装置１の動作を説明する。第１不揮発性メモリセル１ａまたは第２不揮発性メモリセル１ｂの選択は、１本のコントロールゲートと、図時されていないドレイン拡散層に接続する１本のビット線を選択することで実行される。書込時にはソースに正電圧（例えば４．５Ｖ）とコントロールゲートに正電圧（例えば８．５Ｖ）を印加し、ドレインを接地する。この時ドレインからソースへ流れる電子の一部が、コントロールゲートの下部のチャネルで加速され、一部がフローティングゲートに注入されることで書込が行われる。消去時はコントロールゲートに正電圧（例えば１１Ｖ）を印加し、他はＧＮＤとすることでフローティングゲートの電子をコントロールゲートに引き抜くことで行う。
【００３１】
読み出し時にはソースを接地し、コントロールゲートに正電圧（例えば２Ｖ）、ドレインに正電圧（例えば１Ｖ）を印加することで、ドレイン−ソース間に電流が流れる。この時、フローティングゲート中に電子が蓄積されている状態（書込状態）では電流は小さく、電子が蓄積されていない又は殆ど電子が蓄積されていない状態（消去状態）では電流が大きくなる。この特性を利用して第１不揮発性メモリセル１ａまたは第２不揮発性メモリセル１ｂに記憶されたデータを読み出す。左右のコントロールゲートをゲート電極とするトランジスタの特性が異なると、書込みと読み出しに特性差を生じることになる。本実施形態の不揮発性半導体記憶装置１は、コントロールゲートの位置合わせずれ量に応じた高濃度ポケット領域１０を備えている。その高濃度ポケット領域１０の作用によって、非対称なゲート長のコントロールゲート６が形成された場合であっても、左右のコントロールゲートをゲート電極とするトランジスタの特性のばらつきを抑制させることができる。
【００３２】
図３は、本実施形態の不揮発性半導体記憶装置１において、コントロールゲート６（第１コントロールゲート６ａ、第２コントロールゲート６ｂ）が選択トランジスタのゲートとして作用するときの実効的なゲート長と、その選択トランジスタの閾値電圧との関係を例示するグラフである。図３に示されているように、基準コントロールゲート長ＣＧＬは、短チャネル効果の影響が少ない範囲で最も短い長さに設定されている。基準コントロールゲート長ＣＧＬと第１コントロールゲート長ＣＧＬ１の差分がゲート長ずれ量ΔＬのとき、閾値電圧は、基準閾値Ｖｔ１から閾値変動量ΔＶｔだけ減少し、変動後閾値電圧Ｖｔ２になる。
【００３３】
図４は、本実施形態の不揮発性半導体記憶装置１において、コントロールゲート６（第１コントロールゲート６ａ、第２コントロールゲート６ｂ）の下にポケット注入を行う場合の注入量と閾値電圧との関係を例示するグラフである。図４に示されているように、ポケット注入を行った場合、不純物の注入量を増加させると、その注入量に依存して閾値電圧を大きくすることが可能である。上述の第１コントロールゲート長ＣＧＬ１を測定することで、基準コントロールゲート長ＣＧＬとの差分ゲート長ずれ量ΔＬを算出する。そのゲート長ずれ量ΔＬに基づいて、閾値変動量ΔＶｔと変動後閾値電圧Ｖｔ２とを特定することで、図４のグラフに基づいて高濃度ポケット領域１０の不純物注入量を決定することができる。
【００３４】
図５は、コントロールゲート６のゲート長を所定の長さに固定した時のポケット注入量と閾値電圧とを実測した結果を参考的に例示するグラフである。そのグラフには、ゲート長を一定の長さにし、ポケット注入量を複数段階で変化させた場合の閾値電圧がプロットされている。図５を参照すると、ポケット注入を行った場合、不純物の注入量に対応して線形的に閾値電圧が大きくなることが示されている。なお、図５に例示する相関は、本実施形態の理解を容易にするためのものであり、ポケット注入量と閾値電圧と相関が線形性の場合のみに限定されるものではない。
【００３５】
以下に、本実施形態の不揮発性半導体記憶装置１の製造工程について説明を行う。なお、以下に述べる製造工程の説明においては、第１不揮発性メモリセル１ａと第２不揮発性メモリセル１ｂとの区別が不要な場合には、参照符号の枝符号の“ａ”、“ｂ”を省略し、第１不揮発性メモリセル１ａと第２不揮発性メモリセル１ｂとの区別が必要な場合に、参照符号に枝符号の“ａ”、“ｂ”を付加して説明を行っていく。
【００３６】
図６は、本実施形態の不揮発性半導体記憶装置１の製造工程における、第１段階の半導体材料の構成を例示する断面図である。不揮発性半導体記憶装置１の製造工程における第１段階では、基板２の上に酸化膜２１とポリシリコン膜２２とを順に形成し、そのポリシリコン膜２２を覆うように窒化膜２３を形成する。酸化膜２１は、後の工程によって形状が変えられてフローティングゲート絶縁膜７に加工される。ポリシリコン膜２２は、後の工程によって形状が変えられてフローティングゲート５に加工される。
【００３７】
図７は、本実施形態の不揮発性半導体記憶装置１の製造工程における、第２段階を例示する断面図である。その第２段階において、フローティングゲート５が形成される領域に開口を有するレジスト２４を、窒化膜２３の上に形成する。そのレジスト２４を用いて、窒化膜２３を異方性エッチングによって選択的に除去して、窒化膜２３に開口部２５を形成する。
【００３８】
図８は、本実施形態の不揮発性半導体記憶装置１の製造工程における、第３段階を例示する断面図である。その第３段階において、レジスト２４を除去する。図８に示されているように、第３段階における半導体材料は、窒化膜２３に形成された開口部２５によって、ポリシリコン膜２２の一部が露出した状態になっている。また、レジスト２４で覆われていた窒化膜２３の表面が露出している。
【００３９】
図９は、本実施形態の不揮発性半導体記憶装置１の製造工程における、第４段階を例示する断面図である。その第４段階において、開口部を有する窒化膜２３をマスクにして、ポリシリコン膜２２を選択的に酸化させて選択酸化膜９を形成する。
【００４０】
図１０は、本実施形態の不揮発性半導体記憶装置１の製造工程における、第５段階を例示する断面図である。その第５段階において、窒化膜２３を除去する。図１０に示されているように、第５段階における半導体材料は、ポリシリコン膜２２のフローティングゲート５が形成される領域に、選択酸化膜９が形成されている。
【００４１】
図１１は、本実施形態の不揮発性半導体記憶装置１の製造工程における、第６段階を例示する断面図である。その第６段階において、選択酸化膜９をマスクとして作用させて、ポリシリコン膜２２を異方性エッチングによって選択的に除去する。それによって、フローティングゲート５を形成する。その後、選択酸化膜９とフローティングゲート５とをマスクとして作用させて、酸化膜２１を異方性エッチングによって選択的に除去する。それによって、自己整合的にフローティングゲート絶縁膜７を形成する。
【００４２】
図１２は、本実施形態の不揮発性半導体記憶装置１の製造工程における、第７段階を例示する断面図である。その第７段階において、製造過程の半導体材料の全面を覆うように、酸化膜２６を形成する。その後、その酸化膜２６の上にポリシリコン膜２７を形成する。酸化膜２６は、後の工程によって、形状が変えられてトンネル絶縁膜８に加工される。ポリシリコン膜２７は、後の工程で形状が変えられてコントロールゲート６となる。図１２に示されているように、第７段階における半導体材料は、酸化膜２１が、露出していた基板２の表面と、フローティングゲート絶縁膜７の側面と、フローティングゲート５の側面と、選択酸化膜９の上面とを覆っている。ポリシリコン膜２７は、後の工程で形状が変えられたときに、コントロールゲート６としての機能を提供できるような膜厚で形成されている。
【００４３】
図１３は、本実施形態の不揮発性半導体記憶装置１の製造工程における、第８段階を例示する断面図である。その第８段階において、コントロールゲート６が形成される領域を覆うレジスト２８を形成する。そのレジスト２８が理想的な位置に配置された場合、後の工程によって形成されるコントロールゲート６も、理想的な形状で形成される。以下に述べる製造工程の説明は、レジスト２８が、第１不揮発性メモリセル１ａが形成される領域側にずれて配置された場合に対応している
【００４４】
図１４は、本実施形態の不揮発性半導体記憶装置１の製造工程における、第９段階を例示する断面図である。その第９段階において、レジスト２８をマスクにして、ポリシリコン膜２７を異方性エッチングによって選択的に除去する。それによって、レジスト２８の下のポリシリコン膜２７は、コントロールゲート６の形状に加工される。
【００４５】
図１５は、本実施形態の不揮発性半導体記憶装置１の製造工程における、第１０段階を例示する断面図である。その第１０段階において、レジスト２８を除去する。図１５に示されているように、第１０段階における半導体材料は、対向するコントロールゲート６が、ゲート長が異なるように形成されている。本実施形態の不揮発性半導体記憶装置１の製造工程において、レジスト２８を除去した後、そのコントロールゲート６のゲート長の計測を行う。その計測の結果、上述の基準コントロールゲート長ＣＧＬよりも短いコントロールゲート６が形成されているとき、後述する図１６〜図１８の工程を実施する。その計測の結果、上述の基準コントロールゲート長ＣＧＬよりも短いコントロールゲート６が形成されていなかった場合、後述する図１６〜図１８の工程を省略する。また、その第１０段階において、ＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）を形成するための不純物注入を行ってもよい。
【００４６】
図１６は、本実施形態の不揮発性半導体記憶装置１の製造工程における、第１１段階を例示する断面図である。その第１１段階において、フローティングゲート５の上部と、後の工程でソース／ドレイン領域４が形成される領域を覆うレジスト２９を形成する。図１６に示されているように、第１１段階における半導体材料には、後の工程で第１ソース／ドレイン領域３が形成される領域に開口部を有するレジスト２９が形成されている。それによって、対向するコントロールゲート６の間のトンネル絶縁膜８は、その表面が露出され、それ以外の領域のトンネル絶縁膜８は、レジスト２９で保護される。
【００４７】
図１７は、本実施形態の不揮発性半導体記憶装置１の製造工程における、第１２段階を例示する断面図である。その第１２段階において、高濃度ポケット領域１０を形成するための不純物を注入する。このとき、上述の第１０段階での測定結果に基づいて、規定の基準コントロールゲート長ＣＧＬよりも短いコントロールゲート６が形成されている場合、そのコントロールゲート６の下にのみ不純物が入り込むように、所定の角度で不純物注入を行う。角度を付けて１方向からのみ第１コントロールゲート６ａの下に不純物（例えば、ボロン）を追加注入するだけなので、工程の追加数は最小１工程のみで実現可能である。
【００４８】
その時のドーズ量と注入エネルギーとは、図３に例示したゲート長‐閾値電圧特性のグラフや、図４に例示したポケット注入量‐閾値電圧特性のグラフから得られる値に基づいて決定する。具体的には、ゲート長寸法が短くなってＶｔが低くなる分を閾値変動量ΔＶｔとする。その閾値変動量ΔＶｔ分を補うために、図４に示す関係図から注入量を決定する。追加注入を行うことで、ゲート長が細くＶｔが低くなった分の補正を行うことが出来、左右の選択トランジスタのばらつきを低減することが出来る。
【００４９】
図１８は、本実施形態の不揮発性半導体記憶装置１の製造工程における、第１３段階を例示する断面図である。その第１３段階において、レジスト２９を除去する。図１８に示されているように、第１３段階における半導体材料には、後の工程で高濃度ポケット領域１０となる不純物注入領域が形成されている。
【００５０】
図１９は、本実施形態の不揮発性半導体記憶装置１の製造工程における、第１４段階を例示する断面図である。その第１４段階において、基板２に不純物を注入して第１ソース／ドレイン領域３とソース／ドレイン領域４とを形成する。図１９に示されているように、第１４段階における半導体材料には、規定の基準コントロールゲート長ＣＧＬよりも短いコントロールゲート６の下にのみ高濃度ポケット領域１０が設けられ、その高濃度ポケット領域１０の作用によって、対向する第１不揮発性メモリセル１ａと第２不揮発性メモリセル１ｂとの閾値電圧を同じ電圧にしている。なお、第２不揮発性メモリセル１ｂのコントロールゲート６は、基準コントロールゲート長ＣＧＬよりも長いゲート長を有している。図３に例示したゲート長‐閾値電圧特性のグラフを参照すると、コントロールゲート６のゲート長が基準コントロールゲート長ＣＧＬよりも長い場合の閾値の変動は微小である。したがって、本実施形態のように第１不揮発性メモリセル１ａに高濃度ポケット領域１０を形成することによって、第１不揮発性メモリセル１ａと第２不揮発性メモリセル１ｂとの特性のばらつきを低減させることが可能となる。
【００５１】
以上、本願発明の実施の形態を具体的に説明した。本願発明は上述の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。
【符号の説明】
【００５２】
１…不揮発性半導体記憶装置
１ａ…第１不揮発性メモリセル
１ｂ…第２不揮発性メモリセル
２…基板
３…第１ソース／ドレイン領域
４…ソース／ドレイン領域
４ａ…第２ソース／ドレイン領域
４ｂ…第３ソース／ドレイン領域
５…フローティングゲート
５ａ…第１フローティングゲート
５ｂ…第２フローティングゲート
６…コントロールゲート
６ａ…第１コントロールゲート
６ｂ…第２コントロールゲート
７…フローティングゲート絶縁膜
７ａ…第１フローティングゲート絶縁膜
７ｂ…第２フローティングゲート絶縁膜
８…トンネル絶縁膜
８ａ…第１トンネル絶縁膜
８ｂ…第２トンネル絶縁膜
９…選択酸化膜
９ａ…第１選択酸化膜
９ｂ…第２選択酸化膜
１０…高濃度ポケット領域
１１ａ…第１チャネル領域
１１ｂ…第２チャネル領域
１２ａ…第１コントロールゲート側チャネル領域
１２ｂ…第２コントロールゲート側チャネル領域
１３ａ…第１フローティングゲート側チャネル領域
１３ｂ…第２フローティングゲート側チャネル領域
２１…酸化膜
２２…ポリシリコン膜
２３…窒化膜
２４…レジスト
２５…開口部
２６…酸化膜
２７…ポリシリコン膜
２８…レジスト
２９…レジスト
ｃｈ１…第１チャネル長
ｃｈ２…第２チャネル長
ＣＧＬ…基準コントロールゲート長
ＣＧＬ１…第１コントロールゲート長
ＣＧＬ２…第２コントロールゲート長
Ｖｔ１…基準閾値
Ｖｔ２…変動後閾値電圧
ΔＶｔ…閾値変動量
ΔＬ…ゲート長ずれ量
１００…不揮発性半導体記憶装置
１００ａ…第１メモリセル
１００ｂ…第１メモリセル
１０１…シリコン基板
１０３…トンネル酸化膜
１０４ａ…フローティングゲート
１０４ｂ…フローティングゲート
１０５ａ…選択酸化膜
１０５ｂ…選択酸化膜
１０６ａ…コントロールゲート
１０６ｂ…コントロールゲート
１０７…ソース・ドレイン領域
Ｌａ…実効ゲート長
Ｌｂ…実効ゲート長
【図１】
2012109390.tif 000003
【図２】
2012109390.tif 000004
【図３】
2012109390.tif 000005
【図４】
2012109390.tif 000006
【図５】
2012109390.tif 000007
【図６】
2012109390.tif 000008
【図７】
2012109390.tif 000009
【図８】
2012109390.tif 000010
【図９】
2012109390.tif 000011
【図１０】
2012109390.tif 000012
【図１１】
2012109390.tif 000013
【図１２】
2012109390.tif 000014
【図１３】
2012109390.tif 000015
【図１４】
2012109390.tif 000016
【図１５】
2012109390.tif 000017
【図１６】
2012109390.tif 000018
【図１７】
2012109390.tif 000019
【図１８】
2012109390.tif 000020
【図１９】
2012109390.tif 000021