(57)【要約】【課題】複数のメモリセルを３次元状に配置し、かつ、メモリセルにＭＯＮＯＳ型トランジスタを使用するＮＡＮＤ型不揮発性メモリにおいて、データ保持特性の劣化を抑制することができる技術を提供する。【解決手段】ギャップ絶縁層ＧＩＬ１の右端部側に凹部ＣＵが形成されている。このとき、この凹部ＣＵの形状を反映するように、凹部ＣＵの内部に上部電位障壁層ＥＢ２と電荷蓄積層ＥＣが形成されており、この凹部ＣＵの形状を反映した電荷蓄積層ＥＣの内側に形成される下部電位障壁層ＥＢ１によって、凹部ＣＵが完全に埋め込まれている。このため、凹部ＣＵを埋め込んだ下部電位障壁層ＥＢ１の表面は平坦になっており、この平坦になっている下部電位障壁層ＥＢ１の内側に柱状半導体部ＰＳが形成される。【選択図】図８
2012146773.tif 000002
【特許請求の範囲】
【請求項１】
電気的に書き換え可能な複数のメモリセルを直列に接続したメモリストリングスを半導体基板上に複数有する不揮発性半導体記憶装置であって、
前記メモリストリングスのそれぞれは、
（ａ）前記半導体基板に対して垂直方向に延びる柱状半導体部と、
（ｂ）前記柱状半導体部に接する下部電位障壁層と、
（ｃ）前記下部電位障壁層に接する電荷蓄積層と、
（ｄ）前記電荷蓄積層に接する上部電位障壁層と、
（ｅ）前記上部電位障壁層に接する複数の制御ゲート電極と、
（ｆ）前記複数の制御ゲート電極間を絶縁する絶縁膜とを備え、
前記メモリストリングスの前記垂直方向を含む一断面形状は、前記柱状半導体部の最外周表面から前記複数の制御ゲート電極のそれぞれまでの距離に比べて、前記柱状半導体部の前記最外周表面から前記絶縁膜までの距離の方が長い凹凸形状を有し、
前記上部電位障壁膜の断面形状と前記電荷蓄積層の断面形状は、前記凹凸形状を反映した形状である一方、前記柱状半導体部の前記最外周表面の断面形状は直線形状となっていることを特徴とする不揮発性半導体記憶装置。
【請求項２】
請求項１記載の不揮発性半導体記憶装置であって、
前記凹凸形状を構成する凹部内に形成される前記上部電位障壁膜の膜厚をｄｔｏｐ、前記凹凸形状を構成する前記凹部内に形成される前記電荷蓄積膜の膜厚をｄｔｒａｐ、前記凹凸形状を構成する前記凹部内に形成される前記下部電位障壁膜の膜厚をｄｂｏｔ、前記絶縁膜の膜厚をＸとした場合、以下の第１条件および第２条件、
条件１：Ｘ＝２ｄｔｏｐ＋２ｄｔｒａｐ＋ｄｂｏｔ
条件２：ｄｂｏｔ＞０
を満たすことを特徴とする不揮発性半導体記憶装置。
【請求項３】
請求項１記載の不揮発性半導体記憶装置であって、
隣接する前記メモリストリングスで共用される前記複数の制御ゲート電極のそれぞれの幅をＷ、前記柱状半導体部の前記最外周表面から前記絶縁膜までの距離と、前記柱状半導体部の前記最外周表面から前記複数の制御ゲート電極のそれぞれまでの距離の差をＤとする場合、Ｄ≦Ｗ／３を満たすことを特徴とする不揮発性半導体記憶装置。
【請求項４】
請求項１記載の不揮発性半導体記憶装置であって、
前記上部電位障壁膜および前記下部電位障壁膜は、酸化シリコン膜から形成され、
前記電荷蓄積層は、窒化シリコン膜あるいは酸化アルミニウム膜から形成されていることを特徴とする不揮発性半導体記憶装置。
【請求項５】
電気的に書き換え可能な複数のメモリセルを直列に接続したメモリストリングスを半導体基板上に複数有する不揮発性半導体記憶装置の製造方法であって、
（ａ）前記半導体基板上に絶縁膜と導体膜とを交互に積層して積層膜を形成する工程と、
（ｂ）前記（ａ）工程後、前記積層膜を貫通する孔を形成する工程と、
（ｃ）前記（ｂ）工程後、前記孔の側面に露出する前記絶縁膜をエッチングすることにより、前記半導体基板の垂直方向を含む一断面での前記孔の断面形状を凹凸形状にする工程と、
（ｄ）前記（ｃ）工程後、前記凹凸形状を形成した前記孔の内部に上部電位障壁層を形成する工程と、
（ｅ）前記（ｄ）工程後、前記孔の内部において、前記上部電位障壁層に接するように電荷蓄積層を形成する工程と、
（ｆ）前記（ｅ）工程後、前記孔の内部において、前記電荷蓄積層に接するように下部電位障壁層を形成する工程と、
（ｇ）前記（ｆ）工程後、前記孔の内部において、前記下部電位障壁層に接するように柱状半導体部を形成する工程とを備え、
前記（ｃ）工程で形成された前記凹凸形状を構成する凹部が前記下部電位障壁層を形成する前記（ｆ）工程後の段階で埋め込まれることを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項６】
請求項５記載の不揮発性半導体記憶装置の製造方法であって、
前記（ｄ）工程で形成する前記上部電位障壁層、前記（ｅ）工程で形成する前記電荷蓄積層、および、前記（ｆ）工程で形成する前記下部電位障壁層は、異なる原料ガスを交互に供給して薄膜を成膜する原子層化学気相成長法を使用して形成されることを特徴とする不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置およびその製造技術に関し、特に、ＮＡＮＤ型の不揮発性半導体記憶装置およびその製造技術に適用して有効な技術に関する。
【背景技術】
【０００２】
特開２００７−２６６１４３号公報（特許文献１）には、メモリセルを３次元に配置したＮＡＮＤ型の不揮発性半導体記憶装置が記載されている。
【０００３】
特開２００９−２２４４６６号公報（特許文献２）には、メモリセルを３次元に配置した不揮発性半導体記憶装置において、メモリストリング内（ホールパターン内）の電荷蓄積膜となる窒化シリコン膜を縦方向（垂直方向）に分離する技術が記載されている。具体的には、交互に積層した絶縁膜と制御ゲート電極（導体膜）にホールパターンを形成する際、ドライエッチング技術を駆使することにより、ホールパターンの断面において、制御ゲート電極の側壁を逆テーパ形状に加工し、かつ、絶縁膜の側壁を順テーパ形状に加工する。そして、ホールパターン内に上部電位障壁層となる酸化シリコン膜と電荷蓄積層となる窒化シリコン膜を形成した後、順テーパ形状をした絶縁膜の側壁に形成されている窒化シリコン膜だけを除去し、逆テーパ形状をした制御ゲート電極の側壁にだけ窒化シリコン膜を選択的に残存させる。その後、ホールパターン内に下部電位障壁層となる酸化シリコン膜とチャネル領域となる柱状半導体部を形成する。このように特許文献２には、ホールパターンの側壁形状を制御して、局所的に窒化シリコン膜をエッチングすることにより、３次元状に積層されたメモリセルの窒化シリコン膜を分離するように構成する技術が記載されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００７−２６６１４３号公報
【特許文献２】特開２００９−２２４４６６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
不揮発性メモリ（不揮発性半導体記憶装置）は、電気的に書き換え可能で、電源を切っても半永久的に情報を記憶し続けることができるメモリである。この不揮発性メモリは、ＭＯＳ（Metal Oxide Semiconductor）トランジスタのゲート電極下に、酸化シリコン膜で囲まれた導電性の浮遊ゲート電極やトラップ性絶縁膜など電荷蓄積層を有しており、浮遊ゲート電極やトラップ性絶縁膜での電荷蓄積状態によってトランジスタのしきい値が異なることを利用して情報を記憶する。
【０００６】
このトラップ性絶縁膜とは、電荷の蓄積可能なトラップ準位を有する絶縁膜をいい、一例として、窒化シリコン膜等があげられる。トラップ性絶縁膜を有する不揮発性メモリでは、トラップ性絶縁膜への電荷の注入・放出によってＭＯＳトランジスタのしきい値をシフトさせ記憶素子として動作させる。このようなトラップ性絶縁膜を電荷蓄積層とする不揮発性メモリのメモリセルをＭＯＮＯＳ（Metal Oxide Nitride Oxide Semiconductor）型トランジスタと呼んでおり、電荷蓄積層に導電性の浮遊ゲート電極を使用する場合に比べ、離散的なトラップ準位に電荷を蓄積するためにデータ保持の信頼性に優れる。また、データ保持の信頼性に優れているためにトラップ性絶縁膜上下の酸化シリコン膜の膜厚を薄膜化でき、書き込み・消去動作の低電圧化が可能である等の利点を有する。
【０００７】
このように、不揮発性メモリは、電荷蓄積層の構成の相違から、電荷蓄積層に浮遊ゲート電極を使用した不揮発性メモリと、電荷蓄積層にトラップ準位を有する絶縁膜を使用した不揮発性メモリに分けることができるが、本明細書では、上述した利点を有するＭＯＮＯＳ型トランジスタをメモリセルとする不揮発性メモリを対象とする。
【０００８】
さらに、不揮発性メモリは、そのレイアウト構成の相違から、ＮＡＮＤ型と呼ばれる不揮発性メモリと、ＮＯＲ型と呼ばれる不揮発性メモリに大別される。
【０００９】
ＮＯＲ型不揮発性メモリは、各ビット線に沿ってメモリトランジスタ（メモリセル）が並列に配置されているタイプの不揮発性メモリである。すなわち、１本のビット線に接続されている複数のメモリトランジスタでは、このビット線に複数のメモリトランジスタのそれぞれのドレイン領域が接続されている一方、複数のメモリトランジスタのそれぞれのソース領域がグランドに接続されている。上述した構成をしているＮＯＲ型不揮発性メモリは、ランダムアクセスが可能であるとともに、高速読み出しが可能である利点を有している。その反面、ＮＯＲ型不揮発性メモリでは、各メモリトランジスタのソース領域をグランドに接続する必要があり、集積度を充分に高くすることが困難である側面も有する。このような特性を有するＮＯＲ型不揮発性メモリは、例えば、メモリカード、携帯電話機、システムＬＳＩ（Large Scale Integration）の組み込み用記憶部などに利用されている。
【００１０】
これに対し、ＮＡＮＤ型不揮発性メモリは、メモリトランジスタがビット線方向に直列に接続されているタイプの不揮発性メモリである。すなわち、ＮＡＮＤ型不揮発性メモリは、ビット線とソース線（グランド線）の間に複数のメモリトランジスタが直列に接続された構成をしている。上述した構成をしているＮＡＮＤ型不揮発性メモリは、ＮＯＲ型不揮発性メモリに比べて、読み出し速度が低速であるが、集積度を高密度にできる利点を有している。したがって、このように構成されているＮＡＮＤ型不揮発性メモリは、集積密度が高いため、例えば、デジタルカメラやスマートカードなどの大容量の不揮発性メモリとして使用されている。本明細書では、ＮＡＮＤ型と呼ばれる不揮発性メモリと、ＮＯＲ型と呼ばれる不揮発性メモリのうち、特に、大容量の不揮発性メモリとして使用されるＮＡＮＤ型不揮発性メモリを対象とする。
【００１１】
上述した不揮発性メモリでは、半導体素子の微細化による大容量化が急ピッチで進められており、現在、ハーフピッチが４０ｎｍ以下の製品が開発ターゲットとなっている。ところが、フォトリソグラフィ技術で加工できる物理限界が近いことから、複数のメモリセルを２次元状に配置する不揮発性メモリでの高集積化は困難になってきている。そこで、近年、複数のメモリセルを３次元状に配置することにより、さらなる集積密度を向上させて、大容量の不揮発性メモリを実現する試みが行われている。特に、ＮＡＮＤ型不揮発性メモリは、大容量化に適した構造をしているため、ＮＡＮＤ型不揮発性メモリにおいて、複数のメモリセルを３次元状に配置する技術が提案されている。
【００１２】
しかし、複数のメモリセルを３次元状に配置し、かつ、メモリセルにＭＯＮＯＳ型トランジスタを使用するＮＡＮＤ型不揮発性メモリにおいては、以下に示すような現象が問題となる。例えば、トラップ準位を有する絶縁膜の１つである窒化シリコン膜を電荷蓄積層に使用した不揮発性メモリでは、窒化シリコン膜のトラップ準位（欠陥準位）に捕獲された電子が窒化シリコン膜中を拡散する現象が生じる。これは、窒化シリコン膜のトラップ準位に捕獲されている電子が自己電界や熱的なデトラップにより、トラップ準位から飛び出て窒化シリコン膜中を拡散する現象であり、この現象の大小がメモリセルの信頼性を大きく左右する。特に、複数のメモリセルを３次元状に配置し、かつ、メモリセルにＭＯＮＯＳ型トランジスタを使用するＮＡＮＤ型不揮発性メモリにおいては、上述した電子の拡散現象により、消去時間が増大する問題点が発生する。
【００１３】
ＭＯＮＯＳ型トランジスタにおいては、電荷蓄積層と半導体基板（チャネル領域）との間に下部電位障壁層が設けられており、電荷蓄積層への電子の注入や電荷蓄積層からの電子の放出（あるいは電荷蓄積層への正孔の注入）は、この下部電位障壁層を介して行われる。したがって、消去時間が長くなるということは、下部電位障壁層を介した電荷蓄積層からの電子の放出頻度（あるいは下部電位障壁層を介した電荷蓄積層への正孔の注入頻度）が増大することを意味する。そして、下部電位障壁層を介した電荷蓄積層からの電子の放出頻度（あるいは下部電位障壁層を介した電荷蓄積層への正孔の注入頻度）が増大するということは、それだけ下部電位障壁層がダメージを受けやすくなることを意味する。つまり、消去時間の増大は、下部電位障壁層のダメージを増加させる直接的な原因となり、この結果、不揮発性メモリのデータ保持特性（リテンション特性）が劣化する問題点が発生する。
【００１４】
本発明の目的は、特に、複数のメモリセルを３次元状に配置し、かつ、メモリセルにＭＯＮＯＳ型トランジスタを使用するＮＡＮＤ型不揮発性メモリにおいて、データ保持特性の劣化を抑制することができる技術を提供することにある。
【００１５】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１６】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１７】
代表的な実施の形態における不揮発性半導体記憶装置は、電気的に書き換え可能な複数のメモリセルを直列に接続したメモリストリングスを半導体基板上に複数有する不揮発性半導体記憶装置である。ここで、前記メモリストリングスのそれぞれは、（ａ）前記半導体基板に対して垂直方向に延びる柱状半導体部と、（ｂ）前記柱状半導体部に接する下部電位障壁層と、（ｃ）前記下部電位障壁層に接する電荷蓄積層とを備える。そして、（ｄ）前記電荷蓄積層に接する上部電位障壁層と、（ｅ）前記上部電位障壁層に接する複数の制御ゲート電極と、（ｆ）前記複数の制御ゲート電極間を絶縁する絶縁膜とを備える。このとき、前記メモリストリングスの前記垂直方向を含む一断面形状は、前記柱状半導体部の最外周表面から前記複数の制御ゲート電極のそれぞれまでの距離に比べて、前記柱状半導体部の前記最外周表面から前記絶縁膜までの距離の方が長い凹凸形状を有する。そして、前記上部電位障壁膜の断面形状と前記電荷蓄積層の断面形状は、前記凹凸形状を反映した形状である一方、前記柱状半導体部の前記最外周表面の断面形状は直線形状となっていることを特徴とするものである。
【００１８】
また、代表的な実施の形態における不揮発性半導体記憶装置の製造方法は、電気的に書き換え可能な複数のメモリセルを直列に接続したメモリストリングスを半導体基板上に複数有する不揮発性半導体記憶装置の製造方法である。ここで、（ａ）前記半導体基板上に絶縁膜と導体膜とを交互に積層して積層膜を形成する工程と、（ｂ）前記（ａ）工程後、前記積層膜を貫通する孔を形成する工程とを備える。そして、（ｃ）前記（ｂ）工程後、前記孔の側面に露出する前記絶縁膜をエッチングすることにより、前記半導体基板の垂直方向を含む一断面での前記孔の断面形状を凹凸形状にする工程と、（ｄ）前記（ｃ）工程後、前記凹凸形状を形成した前記孔の内部に上部電位障壁層を形成する工程とを備える。さらに、（ｅ）前記（ｄ）工程後、前記孔の内部において、前記上部電位障壁層に接するように電荷蓄積層を形成する工程と、（ｆ）前記（ｅ）工程後、前記孔の内部において、前記電荷蓄積層に接するように下部電位障壁層を形成する工程とを備える。続いて、（ｇ）前記（ｆ）工程後、前記孔の内部において、前記下部電位障壁層に接するように柱状半導体部を形成する工程とを備える。このとき、前記（ｃ）工程で形成された前記凹凸形状を構成する凹部が前記下部電位障壁層を形成する前記（ｆ）工程後の段階で埋め込まれることを特徴とするものである。
【発明の効果】
【００１９】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００２０】
特に、複数のメモリセルを３次元状に配置し、かつ、メモリセルにＭＯＮＯＳ型トランジスタを使用するＮＡＮＤ型不揮発性メモリにおいて、データ保持特性の劣化を抑制することができる。
【図面の簡単な説明】
【００２１】
【図１】ＮＡＮＤ型不揮発性メモリの回路構成例を示す回路図である。
【図２】３次元構造をした従来のＮＡＮＤ型不揮発性メモリの構造を示す断面図である。
【図３】所定のメモリトランジスタ（メモリセル）にベリファイ書き込み動作を実施し、メモリトランジスタのしきい値電圧を最終確認する場合の初期状態を模式的に示す図である。
【図４】所定のメモリトランジスタ（メモリセル）にベリファイ書き込み動作を実施し、メモリトランジスタのしきい値電圧を最終確認する場合の多数回書き換え後の状態を模式的に示す図である。
【図５】メモリトランジスタ間のギャップ絶縁層に対向する電荷蓄積層にまで電子が拡散した場合の等価回路図である。
【図６】特定のメモリトランジスタ（メモリセル）に記憶されている情報を読み出す場合のコントロールゲート電極に印加する電圧と、読み出し電流との関係を示すグラフである。
【図７】追加消去による状態変化を示すグラフである。
【図８】本発明の実施の形態１におけるＮＡＮＤ型不揮発性メモリのメモリストリングの一部を記述した断面図である。
【図９】第１比較例の構造を示す断面図である。
【図１０】第２比較例の構造を示す断面図である。
【図１１】本実施の形態１の構造を示す断面図である。
【図１２】隣接するホールパターンを示す断面図である。
【図１３】書き換え初期の状態でのＮＡＮＤ型不揮発性メモリの一部を示す断面図である。
【図１４】書き換え動作を繰り返し、かつ、電子を長時間保持した状態のＮＡＮＤ型不揮発性メモリの一部を示す図である。
【図１５】実施の形態１における不揮発性メモリの製造工程を示す断面図である。
【図１６】図１５に続く不揮発性メモリの製造工程を示す断面図である。
【図１７】図１６に続く不揮発性メモリの製造工程を示す断面図である。
【図１８】図１７に続く不揮発性メモリの製造工程を示す断面図である。
【図１９】図１８に続く不揮発性メモリの製造工程を示す断面図である。
【図２０】図１９に続く不揮発性メモリの製造工程を示す断面図である。
【図２１】図２０に続く不揮発性メモリの製造工程を示す断面図である。
【図２２】実施の形態２における不揮発性メモリの一部を示す断面図である。
【図２３】実施の形態３における不揮発性メモリの一部を示す断面図である。
【発明を実施するための形態】
【００２２】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００２３】
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
【００２４】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
【００２５】
同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうではないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００２６】
また、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。なお、図面をわかりやすくするために平面図であってもハッチングを付す場合がある。
【００２７】
（実施の形態１）
＜ＮＡＮＤ型不揮発性メモリの回路構成＞
図１は、ＮＡＮＤ型不揮発性メモリの回路構成例を示す回路図である。図１に示すように、ＮＡＮＤ型不揮発性メモリは、ソース線ＳＬとビット線ＢＬとを有し、このソース線ＳＬとビット線ＢＬの間に選択トランジスタＳＴ１、ＳＴ２と、それぞれのメモリセルを構成するメモリトランジスタＭＴ１〜ＭＴ４が直列に接続されている。つまり、図１では、ソース線ＳＬに選択トランジスタＳＴ１が接続され、ビット線ＢＬに選択トランジスタＳＴ２が接続されている。そして、この選択トランジスタＳＴ１と選択トランジスタＳＴ２の間にメモリトランジスタＭＴ１〜ＭＴ４が直列に接続されている。ソース線ＳＬとビット線ＢＬとの間に直列接続されたメモリトランジスタＭＴ１〜ＭＴ４からなる構成要素をメモリストリングＭＳ１と呼ぶ。メモリトランジスタＭＴ１〜ＭＴ４のそれぞれが１つのメモリセルを構成しているため、図１に示すメモリストリングＭＳ１では、例えば、４ビットのメモリが直列に接続されていることになる。同様に、ソース線ＳＬとビット線ＢＬの間には、メモリストリングＭＳ２およびメモリストリングＭＳ３が接続されている。したがって、図１では、ソース線ＳＬとビット線ＢＬとの間に、例えば、３つのメモリストリングＭＳ１〜ＭＳ３が並列に接続されていることになる。一例として、これらの３つのメモリストリングＭＳ１〜ＭＳ３からメモリマットが構成される。すなわち、ＮＡＮＤ型不揮発性メモリにおいて、メモリマットは、ソース線ＳＬとビット線ＢＬの間に並列接続された複数のメモリストリングＭＳ１〜ＭＳ３から構成され、複数のメモリストリングＭＳ１〜ＭＳ３のそれぞれは、ソース線ＳＬとビット線ＢＬの間に直列接続されたメモリトランジスタＭＴ１〜ＭＴ４から構成されていることになる。
【００２８】
＜従来のＮＡＮＤ型不揮発性メモリにおける３次元構造＞
上述したような回路構成をしているＮＡＮＤ型不揮発性メモリでは、半導体素子の微細化による大容量化が急ピッチで進められており、現在、ハーフピッチが４０ｎｍ以下の製品が開発ターゲットとなっている。ところが、フォトリソグラフィ技術で加工できる物理限界が近いことから、複数のメモリセルを２次元状に配置する不揮発性メモリでの高集積化は困難になってきている。そこで、近年、複数のメモリセルを３次元状に配置することにより、さらなる集積密度を向上させて、大容量の不揮発性メモリを実現する試みが行われている。特に、ＮＡＮＤ型不揮発性メモリは、大容量化に適した構造をしているため、ＮＡＮＤ型不揮発性メモリにおいて、複数のメモリセルを３次元状に配置する技術がある。
【００２９】
図２は、３次元構造をした従来のＮＡＮＤ型不揮発性メモリの構造を示す断面図である。この図２では、ＮＡＮＤ型不揮発性メモリの一部分だけを表記している。図２において、３次元構造をした従来のＮＡＮＤ型不揮発性メモリでは、コントロールゲート電極（制御ゲート電極）（ワード線）ＣＧ１〜ＣＧ４となる導体膜と、ギャップ絶縁層ＧＩＬ１〜ＧＩＬ３となる絶縁膜を交互に形成した積層膜に、この積層膜を貫通するホールパターンＨＰが形成されている。そして、このホールパターンＨＰ内に、内壁側から、例えば、酸化シリコン膜からなる上部電位障壁層ＥＢ２と、窒化シリコン膜からなる電荷蓄積層ＥＣと、酸化シリコン膜からなる下部電位障壁層ＥＢ１が形成され、さらに、下部電位障壁層ＥＢ１の内側領域にチャネル層となる柱状半導体部ＰＳが形成されている。
【００３０】
このように構成されている３次元構造をした従来のＮＡＮＤ型不揮発性メモリでは、図２の上下方向にメモリトランジスタ（メモリセル）が積層されてメモリストリングＭＳ１およびメモリストリングＭＳ２を形成している。具体的に、図１のメモリトランジスタＭＴ１は、図２に示すコントロールゲート電極ＣＧ１と、上部電位障壁層ＥＢ２と、電荷蓄積層ＥＣと、下部電位障壁層ＥＢ１から構成されている。同様に、図１のメモリトランジスタＭＴ２〜ＭＴ４は、図２に示すコントロールゲート電極ＣＧ２〜ＣＧ４と、上部電位障壁層ＥＢ２と、電荷蓄積層ＥＣと、下部電位障壁層ＥＢ１から構成されている。このことから、図１のメモリトランジスタＭＴ１〜ＭＴ４のそれぞれに図２のコントロールゲート電極ＣＧ１〜ＣＧ４が対応しており、図１のメモリトランジスタＭＴ１〜ＭＴ４のそれぞれの構成要素である上部電位障壁層ＥＢ２と、電荷蓄積層ＥＣと、下部電位障壁層ＥＢ１が一体化して形成されている。したがって、例えば、メモリトランジスタＭＴ１〜ＭＴ４を直列接続した図１に示すメモリストリングＭＳ１が、図２に示す３次元構造によって実現されていることがわかる。
【００３１】
以上のような３次元構造をした従来のＮＡＮＤ型不揮発性メモリでは、メモリストリングの上下に形成された選択トランジスタＳＴ１、ＳＴ２（図１参照）と、積層膜で形成されたコントロールゲート電極ＣＧ１〜ＣＧ４を選択することにより、任意のメモリトランジスタ（メモリセル）への書き換えや読み出しが可能となっている。メモリトランジスタ（メモリセル）への情報の書き込みや消去は、図２に示す電荷蓄積層ＥＣへの電子の注入や引き抜きによって行なわれる。ここでは、例えば、図２に示すコントロールゲート電極ＣＧ１〜ＣＧ４とチャネル層となる柱状半導体部ＰＳの間に所定の電位差を与えることにより、電荷蓄積層ＥＣへの電子の注入や電荷蓄積層ＥＣからの電子の引き抜きが実現される。
【００３２】
図２に示す３次元構造のＮＡＮＤ型不揮発性メモリは、電荷蓄積層ＥＣにポリシリコン膜などの導電膜を使用する浮遊ゲート型不揮発性メモリと異なり、電荷蓄積層ＥＣに、例えば、窒化シリコン膜のようなトラップ準位（欠陥準位）を有する絶縁膜を使用するＭＯＮＯＳ型不揮発性メモリである。すなわち、図２に示す３次元構造のＮＡＮＤ型不揮発性メモリは、例えば、窒化シリコン膜のトラップ準位に電子を捕獲させたり、窒化シリコン膜のトラップ準位から電子を放出させたりすることにより書き込みや消去を行なう離散分離型不揮発性メモリである。なお、窒化シリコン膜からの電子の引き抜き（消去動作）に代えて、消去動作を窒化シリコン膜への正孔の注入により実現することもできる。
【００３３】
ＮＡＮＤ型不揮発性メモリの書き換え動作は、所定のメモリトランジスタ（メモリセル）への電子注入（書き込み動作）と、メモリトランジスタのしきい値電圧の確認動作を繰り返す、いわゆるベリファイ書き換え動作によって実施される。図３は、所定のメモリトランジスタ（メモリセル）にベリファイ書き込み動作を実施し、メモリトランジスタのしきい値電圧を最終確認する場合の状態を模式的に示している。図３は、図２に示す構造の一部分の拡大図であり、コントロールゲート電極ＣＧ１〜ＣＧ３からなる３つのメモリトランジスタ（メモリセル）ＭＴ１〜ＭＴ３の一部が示されている。図３では、メモリトランジスタＭＴ１とメモリトランジスタＭＴ２の電荷蓄積層ＥＣ（窒化シリコン膜）に電子（黒丸で示している）が注入されており、メモリトランジスタＭＴ２のしきい値電圧をベリファイ読み出しする状態を一例として示している。メモリトランジスタＭＴ２のしきい値電圧を読み出す場合、メモリトランジスタＭＴ２以外のメモリトランジスタをオン状態にして、メモリトランジスタＭＴ２のコントロールゲート電極ＣＧ２に所望の電圧を印加する。このとき、検出される電流（ビット線電流）が所定値よりも大きいか、あるいは、小さいかにより、メモリトランジスタＭＴ２のしきい値電圧を判定する。
【００３４】
図３に示す３次元構造のＮＡＮＤ型不揮発性メモリでは、製造プロセス的な困難性から、上下に隣接するメモリトランジスタを拡散層で接続することができない。このため、隣接するメモリトランジスタ間を絶縁するギャップ絶縁層に相対する柱状半導体部に反転層（チャネル層）を形成して、上下に配置されているメモリトランジスタ間に電流を流す必要がある。ここで、上下に配置されている２つのコントロールゲート電極に挟まれた絶縁層をギャップ絶縁層と定義している。図３に示すように、コントロールゲート電極ＣＧ１〜ＣＧ３に対向する柱状半導体部ＰＳの表面には、各コントロールゲート電極ＣＧ１〜ＣＧ３に印加する電圧に起因した電界により、チャネル層（反転層）ＣＨ１〜ＣＨ３が形成される。一方、ギャップ絶縁層ＧＩＬ１〜ＧＩＬ２に対向する柱状半導体部ＰＳの表面には、隣接するコントロールゲート電極ＣＧ１〜ＣＧ３からの漏れ電界により、チャネル層（反転層）ＣＨＧ１〜ＣＨＧ２が形成される。このようにして、３次元状に積層形成されたメモリストリングの縦方向（図３の上下方向）に検出電流を流すことが可能となる。この結果、メモリトランジスタＭＴ２のしきい値電圧を判定することができる。
【００３５】
＜３次元構造をした従来のＮＡＮＤ型不揮発性メモリの問題点＞
しかし、複数のメモリトランジスタ（メモリセル）を３次元状に配置し、かつ、メモリトランジスタ（メモリセル）にＭＯＮＯＳ型トランジスタを使用するＮＡＮＤ型不揮発性メモリにおいては、以下に示すような現象が問題となる。例えば、トラップ準位を有する絶縁膜の１つである窒化シリコン膜を電荷蓄積層ＥＣに使用した不揮発性メモリでは、窒化シリコン膜のトラップ準位（欠陥準位）に捕獲された電子が窒化シリコン膜中を拡散する現象が生じる。これは、窒化シリコン膜のトラップ準位に捕獲されている電子が自己電界や熱的なデトラップにより、トラップ準位から飛び出て窒化シリコン膜中を拡散する現象であり、この現象の大小がメモリセルの信頼性を大きく左右する。特に、複数のメモリトランジスタ（メモリセル）を３次元状に配置し、かつ、メモリトランジスタ（メモリセル）にＭＯＮＯＳ型トランジスタを使用するＮＡＮＤ型不揮発性メモリにおいては、上述した電子の拡散現象により、消去時間が増大する問題点が発生する。
【００３６】
以下に、図面を参照しながら、この問題点について詳細に説明する。例えば、書き換え回数が少なく、情報の保持時間も短い場合には、図３に示すように、コントロールゲート電極ＣＧ１、ＣＧ２と対向する電荷蓄積層ＥＣの領域にだけ電子が存在する。ところが、電子は、熱的な拡散を伴うので、時間の経過とともに一部の電子が上下方向へ拡散する。具体的には、書き換え回数の増加や保持時間の長期化によって、図４に示すように、ギャップ絶縁層ＧＩＬ１〜ＧＩＬ２に対向する電荷蓄積層ＥＣの領域にも電子の一部が拡散する。ここでは、メモリトランジスタＭＴ１〜ＭＴ３を例として示しているが、すべてのメモリトランジスタで電子の拡散現象が生じる。このギャップ絶縁層ＧＩＬ１〜ＧＩＬ２に対向する電荷蓄積層ＥＣに拡散した電子の影響により、ギャップ絶縁層ＧＩＬ１〜ＧＩＬ２に対向する柱状半導体部ＰＳの表面にチャネル層（反転層）ＣＨＧ１〜ＣＨＧ２が形成されにくくなる。なぜなら、ギャップ絶縁層ＧＩＬ１〜ＧＩＬ２に対向する柱状半導体部ＰＳの表面には、コントロールゲート電極ＣＧ１〜ＣＧ３からの漏れ電界によって、チャネル層（反転層）ＣＨＧ１〜ＣＨＧ２が形成されるが、ギャップ絶縁層ＧＩＬ１〜ＧＩＬ２に対向する電荷蓄積層ＥＣに電子が拡散すると、この拡散した電子によって、漏れ電界の電気力線が終端され、漏れ電界が柱状半導体部ＰＳの表面にまで達しにくくなるからである。このように柱状半導体部ＰＳの表面に、コントロールゲート電極ＣＧ１〜ＣＧ３からの漏れ電界が達しにくくなるということは、この漏れ電界によって誘起されるチャネル層（反転層）ＣＨＧ１〜ＣＨＧ２が形成されにくくなることを意味する。このようにギャップ絶縁層ＧＩＬ１〜ＧＩＬ２に対向する柱状半導体部ＰＳの表面にチャネル層（反転層）ＣＨＧ１〜ＣＨＧ２が形成されにくくなると電流が流れにくくなる。このことは、メモリトランジスタＭＴ１〜ＭＴ３間の抵抗が増加することを意味する。さらに、ギャップ絶縁層ＧＩＬ１〜ＧＩＬ２には、コントロールゲート電極ＣＧ１〜ＣＧ３が存在しないため、ギャップ絶縁層ＧＩＬ１〜ＧＩＬ２に対向する電荷蓄積層ＥＣの領域にまで拡散した電子の引き抜き、あるいは、正孔の注入は非常に困難になる。すなわち、ギャップ絶縁層ＧＩＬ１〜ＧＩＬ２に対向する電荷蓄積層ＥＣの領域にまで拡散した電子を取り除くことは、非常に困難になる。このことから、書き換え回数の増加に伴い、ギャップ絶縁層ＧＩＬ１〜ＧＩＬ２に対向する柱状半導体部ＰＳの表面に形成される電流経路の抵抗値が増加してしまう。
【００３７】
図５は、メモリトランジスタ間のギャップ絶縁層に対向する電荷蓄積層にまで電子が拡散した場合の等価回路図である。図５に示すように、ソース線ＳＬに選択トランジスタＳＴ１が接続され、ビット線ＢＬに選択トランジスタＳＴ２が接続されている。そして、選択トランジスタＳＴ１と選択トランジスタＳＴ２の間にメモリトランジスタＭＴ１〜ＭＴ４が直列接続されている。そして、各メモリトランジスタＭＴ１〜ＭＴ４間に反転層抵抗Ｒが直列に接続されており、この反転層抵抗Ｒは、書き換え回数の増加に伴い大きくなる。
【００３８】
図６は、特定のメモリトランジスタ（メモリセル）に記憶されている情報を読み出す場合のコントロールゲート電極に印加する電圧（Ｖｃｇ）と、読み出し電流（Ｉｄ）との関係を示すグラフである。図６において、横軸はコントロールゲート電極に印加する印加電圧（Ｖｃｇ）を示しており、縦軸は読み出し電流（Ｉｄ）を示している。また、図６において、グラフ（１）は、書き換え初期における電圧（Ｖｃｇ）と読み出し電流（Ｉｄ）との関係を示しており、グラフ（２）は、多数回書き換え後における印加電圧（Ｖｃｇ）と読み出し電流（Ｉｄ）との関係を示している。図６に示すように、書き換え初期においては、反転層抵抗が小さいため、グラフ（１）の傾きは急峻である。これに対し、書き換えを繰り返した多数回書き換え後では、反転層抵抗が大きくなり、グラフ（２）の傾きは、グラフ（１）に比べてなだらかになる。これは、多数回書き換え後になると、読み出し電流（Ｉｄ）が低下することを意味する。すなわち、図６に示す読み出し電流Ｉ０を得るために、書き換え初期では、電圧（しきい値電圧）ＶＡを印加すればよいのに対し、多数回書き換え後では、電圧ＶＡよりも高い電圧（しきい値電圧）ＶＢを印加しなければならない。つまり、メモリトランジスタのしきい値電圧が、書き換え初期から多数回書き換え後になると、大きくなるのである。
【００３９】
実際の動作においては、所定のしきい値電圧（電圧ＶＡ）になるまで消去動作を繰り返す。つまり、図６に示すように、多数回書き換え後では、読み出し電流Ｉ０を得るために電圧（しきい値電圧）ＶＢを印加しなければならないが、多数回書き換え後のメモリトランジスタのしきい値電圧を電圧ＶＡにするため、消去動作を追加するのである。すなわち、図７に示すように、多数回書き換え後のメモリトランジスタにおいては、コントロールゲート電極に印加する電圧（Ｖｃｇ）と、読み出し電流（Ｉｄ）との関係はグラフ（２）で表わされることから、読み出し電流Ｉ０を得るために、電圧ＶＢを印加する必要がある。そこで、多数回書き換え後のメモリトランジスタに対して、しきい値電圧を電圧ＶＢから電圧ＶＡへ低下させるため、消去動作を追加する。この結果、図７に示すように、多数回書き換え後のメモリトランジスタにおいて、コントロールゲート電極に印加する電圧（Ｖｃｇ）と、読み出し電流（Ｉｄ）との関係はグラフ（２）からグラフ（３）へシフトする。このことから、多数回書き換え後のメモリトランジスタでの消去時間を、書き換え初期におけるメモトランジスタの消去動作よりも長くすることにより、多数回書き換え後のメモリトランジスタのしきい値電圧を、書き換え初期におけるメモトランジスタのしきい値電圧と等しくすることができる。
【００４０】
以上のことから、メモリトランジスタとしてＭＯＮＯＳ型トランジスタを使用するＮＡＮＤ型不揮発性メモリにおいては、上述した電子の拡散現象により、書き換え回数が多くなると、消去時間が増大することがわかる。
【００４１】
ＭＯＮＯＳ型トランジスタにおいては、電荷蓄積層と半導体基板（チャネル領域）との間に下部電位障壁層が設けられており、電荷蓄積層への電子の注入や電荷蓄積層からの電子の放出（あるいは電荷蓄積層への正孔の注入）は、この下部電位障壁層を介して行われる。したがって、消去時間が長くなるということは、下部電位障壁層を介した電荷蓄積層からの電子の放出頻度（あるいは下部電位障壁層を介した電荷蓄積層への正孔の注入頻度）が増大することを意味する。そして、下部電位障壁層を介した電荷蓄積層からの電子の放出頻度（あるいは下部電位障壁層を介した電荷蓄積層への正孔の注入頻度）が増大するということは、それだけ下部電位障壁層がダメージを受けやすくなることを意味する。つまり、消去時間の増大は、下部電位障壁層のダメージを増加させる直接的な原因となり、この結果、不揮発性メモリのデータ保持特性（リテンション特性）が劣化する問題点が発生するのである。
【００４２】
＜上述した問題を解決する一手段＞
上述した問題を解決する一手段として、特許文献２に記載された技術がある。この特許文献２には、メモリセルを３次元に配置した不揮発性半導体記憶装置において、メモリストリング内（ホールパターン内）の電荷蓄積膜となる窒化シリコン膜を縦方向（垂直方向）に分離する技術が記載されている。具体的には、交互に積層した絶縁膜と制御ゲート電極（導体膜）からなる積層膜にホールパターンを形成する際、ドライエッチング技術を駆使することにより、ホールパターンの断面において、制御ゲート電極の側壁を逆テーパ形状に加工し、かつ、絶縁膜の側壁を順テーパ形状に加工する。そして、ホールパターン内に上部電位障壁層となる酸化シリコン膜と電荷蓄積層となる窒化シリコン膜を形成した後、順テーパ形状をした絶縁膜の側壁に形成されている窒化シリコン膜だけを除去し、逆テーパ形状をした制御ゲート電極の側壁にだけ窒化シリコン膜を選択的に残存させる。その後、ホールパターン内に下部電位障壁層となる酸化シリコン膜とチャネル領域となる柱状半導体部を形成する。このように特許文献２には、ホールパターンの側壁形状を制御して、局所的に窒化シリコン膜をエッチングすることにより、３次元状に積層されたメモリセルの窒化シリコン膜を分離する。この技術によれば、メモリセルごとに電荷蓄積層となる窒化シリコン膜が分離され、絶縁層（ギャップ絶縁層）側に窒化シリコン膜が存在しないため、電子の拡散が抑制され、消去時間の増加を抑制することができる。したがって、上述した不揮発性メモリのデータ保持特性（リテンション特性）が劣化する問題点を解決できると考えられる。
【００４３】
しかし、特許文献２に記載された技術では、以下に示すような別の課題が発生する。具体的に、この課題を列挙すると次のようになる。
【００４４】
（１）積層膜にホールパターンを形成する際、制御電極と絶縁膜の側壁のテーパ形状（テーパ角度）を制御する方法は、技術的に非常に難易度が高く、スループットも大幅に低下する。
【００４５】
（２）下地にダメージを与えないように窒化シリコン膜をドライエッチングすることが非常に困難である。窒化シリコン膜の下地は、下部電位障壁層となる酸化シリコン膜であり、この酸化シリコン膜が上述したドライエッチングによるダメージを受ける結果、不揮発性メモリのデータ保持特性が劣化する可能性が大きくなる。
【００４６】
（３）メモリストリングのビット数を増やすと、ホールパターンのアスペクト比が非常に大きくなり、ホールパターンの開口部近傍に形成されている制御電極と、ホールパターンの底面近傍に形成されている制御電極の両方を、均一なテーパ形状に加工することが現実的に困難である。
【００４７】
以上のように、特許文献２に記載された技術は、大容量のＮＡＮＤ型不揮発性メモリを均一、かつ、高歩留まりで形成することが非常に困難であることがわかる。
【００４８】
そこで、本実施の形態１では、３次元構造をしたＮＡＮＤ型不揮発性メモリにおいて、難易度の高い技術を使用することなく、データ保持特性（リテンション特性）の劣化を抑制することができる工夫を施している。以下に、この工夫を施した本実施の形態１における技術的思想について説明する。
【００４９】
＜本実施の形態１におけるＮＡＮＤ型不揮発性メモリの３次元構造＞
図８は、本実施の形態１におけるＮＡＮＤ型不揮発性メモリのメモリストリングの一部を記述した断面図である。本実施の形態１におけるＮＡＮＤ型不揮発性メモリには、メモリトランジスタ（メモリセル）を３ビット分直列に接続したメモリストリングを１６本（４×４アレイ）有するメモリマットが形成されており、図８では、メモリストリングの一部の断面構造が図示されている。
【００５０】
まず、図８では図示しない半導体基板上に、例えば、ＭＩＳＦＥＴからなる第１選択トランジスタが形成されており、この第１選択トランジスタのソース領域がソース配線と接続されている。一方、第１選択トランジスタのドレイン領域がメモリストリングに接続されている。具体的に、第１選択トランジスタのドレイン領域は、第１選択トランジスタを覆う層間絶縁層ＩＬ１を貫通するように形成されたプラグＰＬＧと接続されている。図８では、この層間絶縁層ＩＬ１に形成されたプラグＰＬＧの上部が図示されている。このプラグＰＬＧを形成した層間絶縁層ＩＬ１には、ギャップ絶縁層ＧＩＬ０〜ＧＩＬ３となる絶縁膜と、コントロールゲート電極（制御ゲート電極）（ワード線）ＣＧ１〜ＣＧ３となる導体膜が交互に形成されて積層膜が形成されている。そして、ギャップ絶縁層ＧＩＬ３上に、層間絶縁層ＩＬ２が形成されている。この積層膜および層間絶縁層ＩＬ２には、積層膜および層間絶縁層ＩＬ２を貫通するホールパターンＨＰが形成されている。そして、このホールパターンＨＰ内に、内壁側から、例えば、酸化シリコン膜からなる上部電位障壁層ＥＢ２と、窒化シリコン膜からなる電荷蓄積層ＥＣと、酸化シリコン膜からなる下部電位障壁層ＥＢ１が形成され、さらに、下部電位障壁層ＥＢ１の内側領域にチャネル層となる柱状半導体部ＰＳが形成されている。なお、層間絶縁膜ＩＬ２上には、図示しない第２選択トランジスタが形成され、この第２選択トランジスタのソース領域が柱状半導体部ＰＳと接続される一方、第２選択トランジスタのドレイン領域は、図示しないビット線と接続されている。
【００５１】
このように構成されている３次元構造をした従来のＮＡＮＤ型不揮発性メモリでは、図８の上下方向（垂直方向）にメモリトランジスタ（メモリセル）が積層されてメモリストリングを形成している。具体的に、メモリトランジスタＭＴ１は、図８に示すコントロールゲート電極ＣＧ１と、上部電位障壁層ＥＢ２と、電荷蓄積層ＥＣと、下部電位障壁層ＥＢ１から構成されている。同様に、メモリトランジスタＭＴ２〜ＭＴ３は、図８に示すコントロールゲート電極ＣＧ２〜ＣＧ３と、上部電位障壁層ＥＢ２と、電荷蓄積層ＥＣと、下部電位障壁層ＥＢ１から構成されている。このことから、メモリトランジスタＭＴ１〜ＭＴ３のそれぞれに図８のコントロールゲート電極ＣＧ１〜ＣＧ３が対応しており、メモリトランジスタＭＴ１〜ＭＴ３のそれぞれの構成要素である上部電位障壁層ＥＢ２と、電荷蓄積層ＥＣと、下部電位障壁層ＥＢ１が一体化して形成されている。したがって、例えば、メモリトランジスタＭＴ１〜ＭＴ３を直列接続したメモリストリングが、図８に示す３次元構造によって実現されていることがわかる。
【００５２】
ここで、本実施の形態１の特徴は、メモリストリングを構成するメモリトランジスタＭＴ１〜ＭＴ３の積層方向（垂直方向）を含むＮＡＮＤ型不揮発性メモリの一断面形状が、柱状半導体部ＰＳの最外周表面から複数のコントロールゲート電極ＣＧ１〜ＣＧ３のそれぞれまでの距離に比べて、柱状半導体部ＰＳの最外周表面からギャップ絶縁層ＧＩＬ１〜ＧＩＬ３のそれぞれまでの距離の方が長い凹凸形状を有している点にある。そして、上部電位障壁膜ＥＢ２の断面形状と電荷蓄積層ＥＣの断面形状は、凹凸形状を反映した形状である一方、柱状半導体部ＰＳの最外周表面の断面形状は直線形状となっている点に本実施の形態１における特徴がある。
【００５３】
つまり、本実施の形態１では、図８に示すように、コントロールゲート電極ＣＧ１〜ＣＧ３とギャップ絶縁層ＧＩＬ１〜ＧＩＬ３からなる積層膜を貫通するホールパターンＨＰの内壁側にコントロール電極ＣＧ１〜ＣＧ３の端部が突き出て凸部が形成されている。言い換えれば、コントロールゲート電極ＣＧ１〜ＣＧ３とギャップ絶縁層ＧＩＬ１〜ＧＩＬ３からなる積層膜を貫通するホールパターンＨＰの内壁からギャップ絶縁層ＧＩＬ１〜ＧＩＬ３の端部が引っ込んで、ホールパターンＨＰの内側に凹部ＣＵが形成されているとも言える。そして、この凹部ＣＵの形状を反映するように、ホールパターンＨＰの内壁に上部電位障壁層ＥＢ２と電荷蓄積層ＥＣが形成されており、この凹部ＣＵの形状を反映した電荷蓄積層ＥＣの内側に形成される下部電位障壁層ＥＢ１によって、凹部ＣＵが完全に埋め込まれている。このため、凹部ＣＵを埋め込んだ下部電位障壁層ＥＢ１の表面は平坦になっており、この平坦になっている下部電位障壁層ＥＢ１の内側に柱状半導体部ＰＳが形成される。したがって、ホールパターンＨＰに埋め込まれる柱状半導体部ＰＳの形状は、例えば、円柱形状となる。なお、本実施の形態１では、柱状半導体部ＰＳの形状を円柱形状としているが、これに限らず、内部が空洞の円筒形状をしていてもよい。つまり、本明細書で柱状半導体部ＰＳという場合、円柱形状や角柱形状の他に円筒形状という形状も含まれる。
【００５４】
このように本実施の形態１では、ホールパターンＨＰの内壁に形成された凹部ＣＵを備え、凹部ＣＵの内部に形成される上部電位障壁膜ＥＢ２の断面形状と電荷蓄積層ＥＣの断面形状は、凹部ＣＵの形状を反映した形状である一方、柱状半導体部ＰＳの最外周表面の断面形状は直線形状となっている点に特徴点がある。この特徴点による本実施の形態１による利点を比較例と対比しながら説明する。
【００５５】
＜比較例と比較した場合における本実施の形態１の利点＞
図９は、第１比較例の構造を示す断面図である。図９において、コントロールゲート電極ＣＧ１とコントロールゲート電極ＣＧ２の間にギャップ絶縁層ＧＩＬ１が形成されている。そして、このギャップ絶縁層ＧＩＬ１の右端部と、コントロールゲート電極ＣＧ１やコントロールゲート電極ＣＧ２の右端部との間には段差が形成されており、この段差によって、ギャップ絶縁層ＧＩＬ１の右端部側に凹部ＣＵが形成されている。このとき、第１比較例では、この凹部ＣＵの内部に、凹部ＣＵの形状を反映した上部電位障壁層ＥＢ２と、凹部ＣＵの形状を反映した電荷蓄積層ＥＣと、凹部ＣＵの形状を反映した下部電位障壁層ＥＢ１が形成されている。凹部ＣＵは、これらの上部電位障壁層ＥＢ２と電荷蓄積層ＥＣと下部電位障壁層ＥＢ１で完全に埋め込まれておらず、チャネル層となる柱状半導体部ＰＳの一部も凹部ＣＵに埋め込まれている。したがって、第１比較例においては、柱状半導体部ＰＳの断面形状も凹凸形状をしていることになる。
【００５６】
このように構成されている第１比較例において、コントロールゲート電極ＣＧ１とコントロールゲート電極ＣＧ２とを絶縁するギャップ絶縁層ＧＩＬ１の膜厚をＸ、凹部ＣＵの内部における上部電位障壁層ＥＢ２の膜厚をｄｔｏｐ、凹部ＣＵの内部における電荷蓄積層ＥＣの膜厚をｄｔｒａｐ、凹部ＣＵの内部における下部電位障壁層ＥＢ１の膜厚をｄｂｏｔとすると、Ｘ＞２ｄｔｏｐ＋２ｄｔｒａｐ＋２ｄｂｏｔ（条件Ａ）の関係が成立する。この関係が成立する第１比較例では、図９に示すように、電荷蓄積層ＥＣに蓄積されている電子（黒丸）は、凹部ＣＵの内部側へ拡散する。したがって、凹部ＣＵに埋め込まれていない柱状半導体部ＰＳの領域と凹部ＣＵの内部側へ拡散した電子との距離は離れる。このことから、凹部ＣＵに埋め込まれていない柱状半導体部ＰＳの領域が拡散した電子の影響を受けにくくなるため、凹部ＣＵに埋め込まれていない柱状半導体部ＰＳの領域にチャネル層が形成されやすくなると考えられる。ところが、第１比較例においては、凹部ＣＵの内部に柱状半導体部ＰＳの一部が埋め込まれている。この場合、凹部ＣＵに埋め込まれた柱状半導体部ＰＳの領域と凹部ＣＵの内部側へ拡散した電子との距離は変わらない。このため、凹部ＣＵの内部に埋め込まれた柱状半導体部ＰＳの領域では、拡散した電子の影響を受けやすくなり、凹部ＣＵの内部に埋め込まれた柱状半導体部ＰＳの領域にチャネル層が形成されにくくなる。このように、第１比較例では、凹部ＣＵに埋め込まれていない柱状半導体部ＰＳの領域でチャネル層が形成されやすくなるが、凹部ＣＵに埋め込まれた柱状半導体部ＰＳの領域ではチャネル層が形成されにくいままである。したがって、第１比較例では、柱状半導体部ＰＳの全体にわたってチャネル層を形成しやすくすることができないため、柱状半導体部ＰＳの表面に形成される電流経路の抵抗値が増加してしまうことを効果的に抑制することができないのである。
【００５７】
続いて、第２比較例について説明する。図１０は、第２比較例の構造を示す断面図である。図１０において、コントロールゲート電極ＣＧ１とコントロールゲート電極ＣＧ２の間にギャップ絶縁層ＧＩＬ１が形成されている。そして、このギャップ絶縁層ＧＩＬ１の右端部と、コントロールゲート電極ＣＧ１やコントロールゲート電極ＣＧ２の右端部との間には段差が形成されており、この段差によって、ギャップ絶縁層ＧＩＬ１の右端部側に凹部ＣＵが形成されている。このとき、第２比較例では、この凹部ＣＵの内部に、凹部ＣＵの形状を反映した上部電位障壁層ＥＢ２と、電荷蓄積層ＥＣが形成されており、上部電位障壁層ＥＢ２と電荷蓄積層ＥＣによって凹部ＣＵは完全に埋め込まれている。したがって、第２比較例においては、下部電位障壁層ＥＢ１の断面形状と、柱状半導体部ＰＳの断面形状は平坦になる。
【００５８】
このように構成されている第２比較例において、コントロールゲート電極ＣＧ１とコントロールゲート電極ＣＧ２とを絶縁するギャップ絶縁層ＧＩＬ１の膜厚をＸ、凹部ＣＵの内部における上部電位障壁層ＥＢ２の膜厚をｄｔｏｐ、凹部ＣＵの内部における電荷蓄積層ＥＣの膜厚をｄｔｒａｐとすると、Ｘ＝２ｄｔｏｐ＋ｄｔｒａｐ（条件Ｂ）の関係が成立する。この関係が成立する第２比較例では、図１０に示すように、電荷蓄積層ＥＣに蓄積されている電子（黒丸）は、凹部ＣＵの内部側（左右方向）へは拡散せず、垂直方向（上下方向）へ拡散する。この場合、柱状半導体部ＰＳの領域と、垂直方向へ拡散した電子との距離は変わらない。したがって、柱状半導体部ＰＳの表面領域では、拡散した電子の影響を受けやすくなり、柱状半導体部ＰＳの表面領域にチャネル層が形成されにくくなる。この結果、第２比較例でも、柱状半導体部ＰＳの表面に形成される電流経路の抵抗値が増加してしまうことを効果的に抑制することができないのである。
【００５９】
これに対し、次に、本実施の形態１におけるＮＡＮＤ型不揮発性メモリについて説明する。図１１は、本実施の形態１の構造を示す断面図である。図１１において、コントロールゲート電極ＣＧ１とコントロールゲート電極ＣＧ２の間にギャップ絶縁層ＧＩＬ１が形成されている。そして、このギャップ絶縁層ＧＩＬ１の右端部と、コントロールゲート電極ＣＧ１やコントロールゲート電極ＣＧ２の右端部との間には段差が形成されており、この段差によって、ギャップ絶縁層ＧＩＬ１の右端部側に凹部ＣＵが形成されている。このとき、この凹部ＣＵの形状を反映するように、凹部ＣＵの内部に上部電位障壁層ＥＢ２と電荷蓄積層ＥＣが形成されており、この凹部ＣＵの形状を反映した電荷蓄積層ＥＣの内側に形成される下部電位障壁層ＥＢ１によって、凹部ＣＵが完全に埋め込まれている。このため、凹部ＣＵを埋め込んだ下部電位障壁層ＥＢ１の表面は平坦になっており、この平坦になっている下部電位障壁層ＥＢ１の内側に柱状半導体部ＰＳが形成される。したがって、本実施の形態１において、柱状半導体部ＰＳの断面形状は直線形状となる。
【００６０】
このように構成されている本実施の形態１のＮＡＮＤ型不揮発性メモリにおいて、コントロールゲート電極ＣＧ１とコントロールゲート電極ＣＧ２とを絶縁するギャップ絶縁層ＧＩＬ１の膜厚をＸ、凹部ＣＵの内部における上部電位障壁層ＥＢ２の膜厚をｄｔｏｐ、凹部ＣＵの内部における電荷蓄積層ＥＣの膜厚をｄｔｒａｐ、凹部ＣＵの内部における下部電位障壁層ＥＢ１の膜厚をｄｂｏｔとすると、Ｘ＝２ｄｔｏｐ＋２ｄｔｒａｐ＋ｄｂｏｔ、かつ、ｄｂｏｔ＞０（条件Ｃ）の関係が成立する。
【００６１】
この関係が成立する本実施の形態１では、図１１に示すように、電荷蓄積層ＥＣに蓄積されている電子（黒丸）は、凹部ＣＵの内部側へ拡散する。したがって、柱状半導体部ＰＳの表面領域と凹部ＣＵの内部側へ拡散した電子との距離は離れる。このことから、柱状半導体部ＰＳの表面領域が拡散した電子の影響を受けにくくなるため、柱状半導体部ＰＳの領域にチャネル層が形成されやすくなる。特に、本実施の形態１では、上述した第１比較例のように柱状半導体部ＰＳの一部が凹部ＣＵに埋め込まれた構造をしていないため、凹部ＣＵの内部側へ拡散した電子による影響でチャネル層が形成されにくくなるという柱状半導体部ＰＳの表面領域はない。このため、本実施の形態１によれば、第１比較例に示す条件Ａや第２比較例に示す条件Ｂと異なる構成条件（条件Ｃ）を満たすＮＡＮＤ型不揮発性メモリの構造を実現することにより、柱状半導体部ＰＳの表面領域において、拡散した電子の影響を受けにくくすることができる。この結果、本実施の形態１におけるＮＡＮＤ型不揮発性メモリにおいては、柱状半導体部ＰＳの表面領域にチャネル層が形成されやすくなり、柱状半導体部ＰＳの表面領域に形成される電流経路の抵抗値が増加してしまうことを効果的に抑制することができる。このことから、本実施の形態１におけるＮＡＮＤ型不揮発性メモリでは、書き換え回数の増加に伴う反転層抵抗の増加を抑制することができ、それによって、消去時間の増大を抑制することができる。これにより、本実施の形態１におけるＮＡＮＤ型不揮発性メモリによれば、消去時間の増大に起因するデータ保持特性（リテンション特性）の劣化を効果的に抑制することができる。
【００６２】
＜本実施の形態１のさらなる特徴＞
続いて、本実施の形態１におけるＮＡＮＤ型不揮発性メモリのさらなる特徴について説明する。本実施の形態１では、図１１に示すように、コントロールゲート電極ＣＧ１とコントロールゲート電極ＣＧ２の間にギャップ絶縁層ＧＩＬ１が形成されている。そして、このギャップ絶縁層ＧＩＬ１の右端部と、コントロールゲート電極ＣＧ１やコントロールゲート電極ＣＧ２の右端部との間には段差が形成されており、この段差によって、ギャップ絶縁層ＧＩＬ１の右端部側に凹部ＣＵが形成されている。この凹部ＣＵは、ギャップ絶縁層ＧＩＬ１の一部をエッチングすることにより形成されるが、本実施の形態１では、このギャップ絶縁層ＧＩＬ１のエッチング量（後退量）を規定している点に特徴がある。
【００６３】
例えば、図１２に示すように、３次元構造をしたＮＡＮＤ型不揮発性メモリでは、上下方向（積層方向、垂直方向）だけでなく、横方向にも隣接するメモリトランジスタ（メモリセル）が存在する。ここで、図１２に示すように、隣接するホールパターンＨＰ間のコントロールゲート電極ＣＧ２の電極幅をＷ、ギャップ絶縁層ＧＩＬ１の後退量をＤ、残存するギャップ絶縁層ＧＩＬ１の幅をＬと定義すると、後退量Ｄは、ＮＡＮＤ型不揮発性メモリの電気的な特性よりも製造歩留まりによって決定される。本出願人の検討によると、残存するギャップ絶縁層ＧＩＬ１の幅Ｌを、コントロールゲート電極ＣＧ２の電極幅Ｗの１／３以上とするように構成することで、３次元構造をしたＮＡＮＤ型不揮発性メモリの製造歩留まりの低下はほとんど見られないことを見出した。つまり、本実施の形態１において、凹部ＣＵを形成する際のギャップ絶縁層ＧＩＬ１の後退量Ｄを隣接するホールパターンＨＰ間に存在するコントロールゲート電極ＣＧ２の電極幅Ｗの１／３以下（Ｄ≦Ｗ／３）にすることにより、本実施の形態１におけるＮＡＮＤ型不揮発性メモリの製造歩留まりの低下を抑制することができるのである。
【００６４】
＜本実施の形態１の効果＞
次に、本実施の形態１における３次元構造をしたＮＡＮＤ型不揮発性メモリによる効果について、図面を参照しながら説明する。図１３は、本実施の形態１におけるＮＡＮＤ型不揮発性メモリの一部を示す断面図である。図１３では、メモリトランジスタ（メモリセル）ＭＴ１〜ＭＴ３が図示されており、これらのメモリトランジスタＭＴ１〜ＭＴ３のうち、メモリトランジスタＭＴ１とメモリトランジスタＭＴ２に電子を注入した直後の状態（書き込み動作直後の状態）が示されている。図１３に示すように、書き込み直後の状態では、メモリトランジスタＭＴ１のコントロールゲート電極ＣＧ１直下の電荷蓄積層ＥＣと、メモリトランジスタＭＴ２のコントロールゲート電極ＣＧ２直下の電荷蓄積層ＥＣにだけ電子が注入されており、ギャップ絶縁層ＧＩＬ１やギャップ絶縁層ＧＩＬ２に相対する電荷蓄積層ＥＣに電子が拡散していないことがわかる。
【００６５】
一方、図１４は、書き換え動作を繰り返し、かつ、電子を長時間保持した状態を示す図である。図１４に示すように、書き換え動作の繰り返しや保持時間の長期化によって、電荷蓄積層ＥＣに注入された電子は、電荷蓄積層ＥＣ中を拡散して上下方向（積層方向、垂直方向）へ拡散する。
【００６６】
しかし、本実施の形態１におけるＮＡＮＤ型不揮発性メモリでは、メモリトランジスタＭＴ１〜ＭＴ３を絶縁するギャップ絶縁層ＧＩＬ１〜ＧＩＬ２に凹部ＣＵが形成されており、この凹部ＣＵの形状を反映するように電荷蓄積層ＥＣが形成されている。このため、電荷蓄積層ＥＣに蓄積されている電子（黒丸）は、凹部ＣＵの内部側へ拡散する。したがって、柱状半導体部ＰＳの表面領域と凹部ＣＵの内部側へ拡散した電子との距離は離れる。このことから、柱状半導体部ＰＳの表面領域が拡散した電子の影響を受けにくくなるため、柱状半導体部ＰＳの領域にチャネル層が形成されやすくなる。つまり、本実施の形態１におけるＮＡＮＤ型不揮発性メモリにおいても、メモリトランジスタＭＴ１やメモリトランジスタＭＴ２に注入した電子の一部は、ギャップ絶縁層ＧＩＬ１〜ＧＩＬ２に相対する電荷蓄積層ＥＣ中へ拡散するが、電荷蓄積層ＥＣが凹部ＣＵの形状を反映しているため、拡散した電子は、柱状半導体部ＰＳの表面領域（チャネル層）から離れる方向へ移動することになる。この結果、本実施の形態１によれば、反転層抵抗の増加は大幅に抑制される。したがって、本実施の形態１によれば、３次元構造をしたＮＡＮＤ型不揮発性メモリの書き換え回数の増加に伴う反転層抵抗の増大を大幅に抑制することが可能となり、消去時間の増加も抑制される。これにより、本実施の形態１における３次元構造をしたＮＡＮＤ型不揮発性メモリによれば、書き換え回数の制限を大幅に緩和することができるとともに、データ保持特性（リテンション特性）の大幅な低下を抑制できるという顕著な効果を得ることができる。
【００６７】
＜本実施の形態１におけるＮＡＮＤ型不揮発性メモリの製造方法＞
本実施の形態１におけるＮＡＮＤ型不揮発性メモリは上記のように構成されており、以下に、その製造方法について、図面を参照しながら説明する。
【００６８】
まず、通常の半導体製造技術を使用することにより、半導体基板上に、例えば、ＭＩＳＦＥＴからなる選択トランジスタを形成し、この選択トランジスタを覆うように、半導体基板上に層間絶縁層を形成する。そして、フォトリソグラフィ技術およびエッチング技術を使用することにより、層間絶縁層を貫通するコンタクトホールを形成する。このコンタクトホールの底部には、選択トランジスタを構成する一方の拡散層が露出するようにする。次に、このコンタクトホール内に、例えば、チタン／窒化チタン膜の積層膜からなるバリア導体膜を形成した後、コンタクトホールを埋め込むように、例えば、タングステン膜からなる導体膜を形成する。その後、層間絶縁層上に形成されている不要なチタン／窒化チタン膜およびタングステン膜を、例えば、ＣＭＰ（Chemical Mechanical Polishing）」法により研磨して除去する。これにより、層間絶縁層の表面が平坦化され、かつ、層間絶縁層に埋め込まれたプラグを形成することができる。図１５では、上述した層間絶縁層ＩＬ１の上部と、この層間絶縁層ＩＬ１に埋め込まれたプラグＰＬＧの一部が図示されている。
【００６９】
続いて、図１６に示すように、例えば、減圧化学気相成長法（以下、ＬＰ−ＣＶＤ法と呼ぶ）を使用して、厚さが４０ｎｍの酸化シリコン膜ＩＬＦ０、ＩＬＦ１、ＩＬＦ２、ＩＬＦ３と、リンを導入した厚さが４０ｎｍのアモルファスシリコン膜（非晶質シリコン膜）を交互に積層して形成する。そして、酸化シリコン膜ＩＬＦ３上に、厚さが５０ｎｍの窒化シリコン膜からなる層間絶縁層ＩＬ２を形成する。
【００７０】
この後、加熱温度が９００℃で、かつ、加熱時間が３０秒のランプアニールを実施し、アモルファスシリコン膜を活性化することにより、ポリシリコン膜（多結晶シリコン膜）ＰＦ１、ＰＦ２、ＰＦ３を形成する。
【００７１】
続いて、図１７に示すように、フォトリソグラフィ技術およびエッチング技術を使用することにより、酸化シリコン膜ＩＦＬ０〜ＩＬＦ３とポリシリコン膜ＰＦ１〜ＰＦ３からなる積層膜および最上層の層間絶縁層ＩＬ２を加工する。具体的には、酸化シリコン膜ＩＦＬ０〜ＩＬＦ３とポリシリコン膜ＰＦ１〜ＰＦ３からなる積層膜および最上層の層間絶縁層ＩＬ２を貫通するホールパターンＨＰを形成する。このとき、ホールパターンＨＰの底部には、プラグＰＬＧの表面が露出する。なお、本実施の形態１において、ホールパターンＨＰの直径を６０ｎｍとしており、隣接するホールパターンＨＰ間の最小間隔は、例えば、６０ｎｍに設定される。以上のようにして、酸化シリコン膜ＩＬＦ０〜ＩＬＦ３からなるギャップ絶縁層ＧＩＬ０〜ＧＩＬ３と、ポリシリコン膜ＰＦ１〜ＰＦ３からなるコントロールゲート電極ＣＧ１〜ＣＧ３が加工される。
【００７２】
次に、図１８に示すように、半導体基板の洗浄を実施した後、０．５％の希フッ酸水溶液を使用することにより、ホールパターンＨＰの内壁に露出しているギャップ絶縁層ＧＩＬ０〜ＧＩＬ３の一部をエッチングする。このとき、ギャップ絶縁層ＧＩＬ０〜ＧＩＬ３のエッチング量（後退量）は、製造歩留まりを考慮して、コントロールゲート電極ＣＧ１〜ＣＧ３の電極幅（隣接するホールパターンＨＰ間の最小間隔）の１／３以下にすることが望ましい。本実施の形態１では、ポリシリコン膜ＰＦ１〜ＰＦ３のパターンエッジからギャップ絶縁層ＧＩＬ０〜ＧＩＬ３の端部が約２０ｎｍほど後退するように調整している。このようにして、ホールパターンＨＰの内壁に凹凸形状を形成することができ、ギャップ絶縁層ＧＩＬ０〜ＧＩＬ３の端部に凹部ＣＵを形成することができる。
【００７３】
その後、図１９に示すように、ＣＶＤ法を使用することにより、ホールパターンＨＰ内を含む層間絶縁層ＩＬ２上に、例えば、厚さが８ｎｍの酸化シリコン膜からなる上部電位障壁層ＥＢ２を形成し、この上部電位障壁層ＥＢ２上に、例えば、厚さが７ｎｍの窒化シリコン膜からなる電荷蓄積層ＥＣを形成する。本実施の形態１では、酸化シリコン膜からなる上部電位障壁層ＥＢ２と、窒化シリコン膜からなる電荷蓄積層ＥＣの形成に原子層吸着ＣＶＤ法（以下、ＡＬＤ−ＣＶＤ法）を使用している。具体的に、上部電位障壁層ＥＢ２を構成する酸化シリコン膜は、５５０℃の石英チャンバにジクロロシラン（ＳｉＨ２Ｃｌ２）とオゾン（Ｏ３）を交互に導入することにより形成される。一方、電荷蓄積層ＥＣを構成する窒化シリコン膜は、６００℃の石英チャンバにジクロロシラン（ＳｉＨ２Ｃｌ２）とアンモニア（ＮＨ３）を交互に導入することにより形成される。
【００７４】
ここで、本実施の形態１で重要な点は、上部電位障壁層ＥＢ２となる酸化シリコン膜、および、電荷蓄積層ＥＣとなる窒化シリコン膜が、ＡＬＤ−ＣＶＤ法を用いることにより、アスペクト比の大きいホールパターンＨＰ内の凹部ＣＵにおいても均一に成膜されることである。例えば、原料ガスを同時に導入して絶縁膜を形成する一般的なＬＰ−ＣＶＤ法では、段差被覆性が悪いため凹部ＣＵで不均一な膜厚となってしまう。これに対し、ＡＬＤ−ＣＶＤ法は、異なる原料ガスを交互に導入して成膜処理を実施するため、段差被覆性に優れており、本実施の形態１で形成した凹部ＣＵにおいても均一な膜厚の膜を成膜することができる。このことから、本実施の形態１では、ＡＬＤ−ＣＶＤ法による成膜技術を使用することにより、３次元的に積層形成されるメモリセル間の特性ばらつきを抑制することができる。
【００７５】
本実施の形態１では、図１９に示すように、上部電位障壁層ＥＢ２と電荷蓄積層ＥＣを形成した段階で、ホールパターンＨＰの内壁に形成されている凹部ＣＵは完全に埋め込まれておらず、この後の工程で形成する下部電位障壁層で凹部ＣＵが埋め込まれる点に特徴がある。本実施の形態１では、コントロールゲート電極ＣＧ１〜ＣＧ３を絶縁するギャップ絶縁層ＧＩＬ０〜ＧＩＬ３の膜厚を４０ｎｍに設定しているので、電荷蓄積層ＥＣとなる窒化シリコン膜を形成した後も凹部ＣＵに１０ｎｍのスペースが形成されている。
【００７６】
続いて、図２０に示すように、ホールパターンＨＰの内部に下部電位障壁層ＥＢ１となる酸化シリコン膜を厚さ６ｎｍで形成する。この酸化シリコン膜により、ホールパターンＨＰの内壁に形成されている凹部ＣＵは完全に埋め込まれ、下部電位障壁層ＥＢ１の表面は平坦形状となる。なお、下部電位障壁層ＥＢ１を構成する酸化シリコン膜の形成にも、段差被覆性に優れるＡＬＤ−ＣＶＤ法を使用している。
【００７７】
次に、図２１に示すように、異方性エッチング法を使用することにより、ホールパターンＨＰの底部に積層形成されている上部電位障壁層ＥＢ２と電荷蓄積層ＥＣと下部電位障壁層ＥＢ１とを除去し、ホールパターンＨＰの底部にプラグＰＬＧの表面を露出させる。
【００７８】
そして、洗浄を実施した後、チャネル層となる厚さ３０ｎｍのアモルファスシリコン膜（ノンドープアモルファスシリコン膜）をＬＰ−ＣＶＤ法を使用することにより形成する。その後、加熱温度が９００℃で、かつ、加熱時間が３０秒のランプアニールを実施することにより、アモルファスシリコン膜を結晶化してポリシリコン膜（多結晶シリコン膜）とする。さらに、層間絶縁層ＩＬ２上に形成されている不要なポリシリコン膜を、例えば、ＣＭＰ法を使用することにより除去し、ホールパターンＨＰ内に柱状半導体部ＰＳを形成する（図８参照）。
【００７９】
その後、絶縁膜を堆積し、各コントロールゲート電極ＣＧ１〜ＣＧ３と接続するための配線や、メモリストリングをビット線に接続する選択トランジスタなどを形成することにより、本実施の形態１における３次元構造をしたＮＡＮＤ型不揮発性メモリを製造することができる。
【００８０】
本実施の形態１では、酸化シリコン膜ＩＦＬ０〜ＩＬＦ３とポリシリコン膜ＰＦ１〜ＰＦ３を交互に積層して積層膜を形成し、さらにこの積層膜上に層間絶縁層ＩＬ２を形成した後、ホールパターンＨＰを形成している。そして、ホールパターンＨＰを形成した後、ホールパターンＨＰの断面形状を凹凸形状にするエッチング工程を追加している。本実施の形態１における不揮発性メモリの製造方法は、従来の不揮発性メモリの製造方法に対して、このエッチング工程を一工程追加するだけで本実施の形態１における不揮発性メモリを形成することができる。このことから、難易度の高い技術を使用することなく、データ保持特性（リテンション特性）の劣化を抑制することができる不揮発性メモリを製造することができるのである。
【００８１】
本実施の形態１における不揮発性メモリ（図８の構造）と、従来構造の不揮発性メモリ（図２の構造）を用いて、書き換え動作に伴う消去時間の増加を比較したところ、本実施の形態１における不揮発性メモリは、従来構造の不揮発性メモリに比べて、消去時間の増加を約１／５〜１／１０に抑制することができた。また、データ保持特性を比較したところ（しきい値電圧の変動量を０．２Ｖで比較）、書き換え回数が約１桁向上した。このように本実施の形態１における不揮発性メモリによれば、従来構造の不揮発性メモリに比べて、信頼性を大幅に向上できることが確認された。
【００８２】
なお、本実施の形態１では、上部電位障壁層ＥＢ２に酸化シリコン膜を使用し、電荷蓄積層ＥＣに窒化シリコン膜を使用する例について説明しているが、本発明の技術的思想はこれに限らず、上部電位障壁層ＥＢ２にアルミナ膜（Ａｌ２Ｏ３）を使用し、電荷蓄積層ＥＣに窒化シリコン膜を使用する場合や、上部電位障壁層ＥＢ２に酸化シリコン膜を使用し、電荷蓄積層ＥＣにＡＬＤ−ＣＶＤ法で形成したアルミナ膜を使用する場合にも適用することができる。これらの場合も本実施の形態１と同様の効果が得られる。
【００８３】
（実施の形態２）
前記実施の形態１では、下部電位障壁層ＥＢ１を構成する酸化シリコン膜をＡＬＤ−ＣＶＤ法を使用して形成する例について説明したが、本実施の形態２では、下部電位障壁層ＥＢ１を構成する酸化シリコン膜を減圧酸化法で形成する例について説明する。
【００８４】
図２２は、本実施の形態２におけるＮＡＮＤ型不揮発性メモリの一部を拡大して示す断面図である。図２２において、コントロールゲート電極ＣＧ１とコントロールゲート電極ＣＧ２の間にギャップ絶縁層ＧＩＬ１が形成されている。そして、このギャップ絶縁層ＧＩＬ１の右端部と、コントロールゲート電極ＣＧ１やコントロールゲート電極ＣＧ２の右端部との間には段差が形成されており、この段差によって、ギャップ絶縁層ＧＩＬ１の右端部側に凹部ＣＵが形成されている。このとき、この凹部ＣＵの形状を反映するように、凹部ＣＵの内部に上部電位障壁層ＥＢ２と電荷蓄積層ＥＣが形成されており、この凹部ＣＵの形状を反映した電荷蓄積層ＥＣの内側に形成される下部電位障壁層ＥＢ１によって、凹部ＣＵが完全に埋め込まれている。このため、凹部ＣＵを埋め込んだ下部電位障壁層ＥＢ１の表面は平坦になっており、この平坦になっている下部電位障壁層ＥＢ１の内側に柱状半導体部ＰＳが形成される。したがって、本実施の形態２において、柱状半導体部ＰＳの断面形状は直線形状となる。
【００８５】
本実施の形態２と前記実施の形態１との相違点は、上部電位障壁層ＥＢ２と下部電位障壁層ＥＢ１の形成方法である。前記実施の形態１では、上部電位障壁層ＥＢ２と下部電位障壁層ＥＢ１の形成にＡＬＤ−ＣＶＤ法を使用したが、本実施の形態２では、上部電位障壁層ＥＢ２と下部電位障壁層ＥＢ１の形成に熱酸化法を使用している。ただし、熱酸化法といっても、通常の乾燥酸素によるドライ酸化法や、水蒸気を用いたウェット酸化法では、目的とする構造を形成できないため、本実施の形態２では、減圧酸化法を使用している。
【００８６】
具体的には、９００℃の減圧雰囲気中になっている石英チャンバ内に、水素と酸素を同時に流し、半導体基板の表面で原子状酸素（Ｏ）等の酸素を含む酸化種を発生させる減圧酸化法を使用している。減圧酸化法で発生する酸化種は、酸化力が非常に強く、耐酸化性を有する窒化シリコン膜をも酸化させることができ、窒化シリコン膜の表面上に６ｎｍ程度の酸化シリコン膜を容易に形成できる。また、減圧酸化法により形成した酸化シリコン膜は、膜質や段差被覆性についても非常に優れている。
【００８７】
本実施の形態２でも、前記実施の形態１と同様に、上部電位障壁層ＥＢ２となる酸化シリコン膜の膜厚が８ｎｍ、電荷蓄積層ＥＣとなる窒化シリコン膜の膜厚が７ｎｍ、下部電位障壁層ＥＢ１となる酸化シリコン膜の膜厚が６ｎｍとなるようにしている。したがって、本実施の形態２における不揮発性メモリの構造は、前記実施の形態１における不揮発性メモリの構造とほぼ同様の構造をしているが、酸化シリコン膜から構成されるギャップ絶縁層ＧＩＬ１の表面では、酸化が生じないため、前記実施の形態１とは異なり、ギャップ絶縁層ＧＩＬ１の表面に、電荷蓄積層ＥＣとなる窒化シリコン膜が直接接触するようになる。このように構成されている本実施の形態２における不揮発性メモリにおいても、前記実施の形態１における不揮発性メモリと同様の効果を得ることができる。
【００８８】
（実施の形態３）
前記実施の形態１では、上部電位障壁層ＥＢ２を一層の酸化シリコン膜から形成する例について説明したが、本実施の形態３では、上部電位障壁層を積層膜から形成する例について説明する。
【００８９】
図２３は、本実施の形態３におけるＮＡＮＤ型不揮発性メモリの一部を拡大して示す断面図である。図２３において、コントロールゲート電極ＣＧ１とコントロールゲート電極ＣＧ２の間にギャップ絶縁層ＧＩＬ１が形成されている。そして、このギャップ絶縁層ＧＩＬ１の右端部と、コントロールゲート電極ＣＧ１やコントロールゲート電極ＣＧ２の右端部との間には段差が形成されており、この段差によって、ギャップ絶縁層ＧＩＬ１の右端部側に凹部ＣＵが形成されている。このとき、この凹部ＣＵの形状を反映するように、凹部ＣＵの内部に上部電位障壁層ＥＢ２Ａ、ＥＢ２Ｂと電荷蓄積層ＥＣが形成されており、この凹部ＣＵの形状を反映した電荷蓄積層ＥＣの内側に形成される下部電位障壁層ＥＢ１によって、凹部ＣＵが完全に埋め込まれている。このため、凹部ＣＵを埋め込んだ下部電位障壁層ＥＢ１の表面は平坦になっており、この平坦になっている下部電位障壁層ＥＢ１の内側に柱状半導体部ＰＳが形成される。したがって、本実施の形態３において、柱状半導体部ＰＳの断面形状は直線形状となる。
【００９０】
本実施の形態３と前記実施の形態１との相違点は、前記実施の形態１では、上部電位障壁層ＥＢ２を一層の酸化シリコン膜から形成しているのに対し、本実施の形態３では、上部電位障壁層を積層膜から形成している点である。
【００９１】
具体的に、本実施の形態３において、上部電位障壁層は、ＡＬＤ−ＣＶＤ法で形成したアルミナ膜からなる上部電位障壁層ＥＢ２Ａと、酸化シリコン膜からなる上部電位障壁層ＥＢ２Ｂとの積層膜から構成されている。本実施の形態３では、上部電位障壁層ＥＢ２Ａを構成するアルミナ膜の膜厚を７ｎｍ、上部電位障壁層ＥＢ２Ｂを構成する酸化シリコン膜の膜厚を３ｎｍに設定している。また、電荷蓄積層ＥＣとなる窒化シリコン膜の膜厚を６ｎｍ、下部電位障壁層ＥＢ１となる酸化シリコン膜の膜厚を５ｎｍとしている。したがって、本実施の形態３においては、上部電位障壁層ＥＢ２Ａ、ＥＢ２Ｂと電荷蓄積層ＥＣと下部電位障壁層ＥＢ１の４層から構成されることになるが、本実施の形態３でも、電荷蓄積層ＥＣである窒化シリコン膜を形成した段階でも凹部ＣＵは埋め込まれておらず、凹部ＣＵにスペースが存在する点で、前記実施の形態１と同様の構造をしている。本発明の技術的思想は、電荷蓄積層ＥＣを形成した段階で凹部ＣＵが埋め込まれていない点が重要であり、本実施の形態３のように、上部電位障壁層ＥＢ２Ａと上部電位障壁層ＥＢ２Ｂとを設けても問題はない。このように構成されている本実施の形態３における不揮発性メモリにおいても、前記実施の形態１における不揮発性メモリと同様の効果を得ることができる。
【００９２】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【００９３】
前記実施の形態では、コントロールゲート電極にリンを導入したポリシリコン膜を使用しているが、これに限らず、ボロンを導入したポリシリコン膜や、シリサイド膜、あるいは、窒化チタン（ＴｉＮ）膜などを用いることもできる。本発明の重要な点は、コントロールゲート電極に使用する材料と、ギャップ絶縁層に使用する材料とのエッチング選択比がとれることであり、ギャップ絶縁層を選択的に低ダメージでエッチングして、ギャップ絶縁層だけを後退させることが必要とされる。
【産業上の利用可能性】
【００９４】
本発明は、半導体装置、特に、３次元構造をしたＮＡＮＤ型不揮発性メモリを製造する製造業に幅広く利用することができる。
【符号の説明】
【００９５】
ＢＬ  ビット線
ＣＧ１  コントロールゲート電極
ＣＧ２  コントロールゲート電極
ＣＧ３  コントロールゲート電極
ＣＧ４  コントロールゲート電極
ＣＨ１  チャネル層
ＣＨ２  チャネル層
ＣＨ３  チャネル層
ＣＨＧ１  チャネル層
ＣＨＧ２  チャネル層
ＣＵ  凹部
ＥＢ１  下部電位障壁層
ＥＢ２  上部電位障壁層
ＥＢ２Ａ  上部電位障壁層
ＥＢ２Ｂ  上部電位障壁層
ＥＣ  電荷蓄積層
ＧＩＬ０  ギャップ絶縁層
ＧＩＬ１  ギャップ絶縁層
ＧＩＬ２  ギャップ絶縁層
ＧＩＬ３  ギャップ絶縁層
ＨＰ  ホールパターン
ＩＬ１  層間絶縁層
ＩＬ２  層間絶縁層
ＩＬＦ０  酸化シリコン膜
ＩＬＦ１  酸化シリコン膜
ＩＬＦ２  酸化シリコン膜
ＩＬＦ３  酸化シリコン膜
ＭＳ１  メモリストリング
ＭＳ２  メモリストリング
ＭＳ３  メモリストリング
ＭＴ１  メモリトランジスタ
ＭＴ２  メモリトランジスタ
ＭＴ３  メモリトランジスタ
ＭＴ４  メモリトランジスタ
ＰＦ１  ポリシリコン膜
ＰＦ２  ポリシリコン膜
ＰＦ３  ポリシリコン膜
ＰＬＧ  プラグ
ＰＳ  柱状半導体部
Ｒ  反転層抵抗
ＳＬ  ソース線
ＳＴ１  選択トランジスタ
ＳＴ２  選択トランジスタ
【図１】
2012146773.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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