(57)【要約】      （修正有）【課題】信頼性が高い記憶装置及びその製造方法を提供する。【解決手段】記憶装置１は、複数の微小導電体が隙間３２を介して集合したナノマテリアル集合層２３と、隙間３２内に配置された絶縁材料２５と、を備える。微小導電体はカーボンナノチューブ３１であり、カーボンナノチューブ３１が延びる方向は、ナノマテリアル集合層２３の下面に対して垂直な方向よりも、下面に対して平行な方向に近く、ナノマテリアル集合層２３の下面に接した下部電極層２２と、ナノマテリアル集合層２３の上面に接した上部電極層２４と、をさらに備え、下部電極層２２及び上部電極層２４の双方に接した微小導電体が存在しない。【選択図】図２
2012114412.tif 000002
【特許請求の範囲】
【請求項１】
複数の微小導電体が隙間を介して集合したナノマテリアル集合層と、
前記隙間内に配置された絶縁材料と、
を備えた記憶装置。
【請求項２】
前記微小導電体はカーボンナノチューブであり、
前記カーボンナノチューブが延びる方向は、前記ナノマテリアル集合層の下面に対して垂直な方向よりも、前記下面に対して平行な方向に近い請求項１記載の記憶装置。
【請求項３】
前記絶縁材料は、塗布法によって前記隙間内に充填されたものである請求項１または２に記載の記憶装置。
【請求項４】
前記ナノマテリアル集合層の下面に接した下部電極層と、
前記ナノマテリアル集合層の上面に接した上部電極層と、
をさらに備え、
前記下部電極層及び前記上部電極層の双方に接した微小導電体が存在しない請求項１〜３のいずれか１つに記載の記憶装置。
【請求項５】
前記絶縁材料は、少なくともシリコン、酸素、炭素及び水素を含有し、疎水性である請求項１〜４のいずれか１つに記載の記憶装置。
【請求項６】
前記絶縁材料はメチルシルセスキオキサンである請求項１〜５のいずれか１つに記載の記憶装置。
【請求項７】
第１の方向に延びる複数本のワード線を含むワード線配線層と、
前記第１の方向に対して交差する第２の方向に延びる複数本のビット線を含むビット線配線層と、
をさらに備え、
前記ワード線配線層及び前記ビット線配線層は交互に積層されており、
前記ナノマテリアル集合層は、各前記ワード線と各前記ビット線との間に配置されたピラーの一部である請求項１〜６のいずれか１つに記載の記憶装置。
【請求項８】
複数の微小導電体が隙間を介して集合したナノマテリアル集合層と、
前記隙間内に配置された絶縁材料と、
前記ナノマテリアル集合層の下面に接した下部電極層と、
前記ナノマテリアル集合層の上面に接した上部電極層と、
前記ナノマテリアル集合層の側面を覆う絶縁層と、
を備え、
前記ナノマテリアル集合層の前記上面に対して垂直な方向からみて、
前記ナノマテリアル集合層の前記側面は、前記下部電極の側面もしくは前記上部電極の側面よりも前記ナノマテリアル集合層の中心側に位置している記憶装置。
【請求項９】
前記複数の微小導電体のそれぞれは、カーボンナノチューブである請求項８記載の記憶装置。
【請求項１０】
前記絶縁層は、少なくともシリコン、酸素、炭素及び水素を含有し、疎水性である請求項８または９に記載の記憶装置。
【請求項１１】
前記カーボンナノチューブが延びる方向は、前記ナノマテリアル集合層の下面に対して垂直な方向よりも、前記下面に対して平行な方向に近い請求項９または１０に記載の記憶装置。
【請求項１２】
前記絶縁材料は、塗布法によって前記隙間内に充填されたものである請求項８〜１１のいずれか１つに記載の記憶装置。
【請求項１３】
前記ナノマテリアル集合層の下面に接した下部電極層と、
前記ナノマテリアル集合層の上面に接した上部電極層と、
をさらに備え、
前記下部電極層及び前記上部電極層の双方に接した微小導電体が存在しない請求項８〜１２のいずれか１つに記載の記憶装置。
【請求項１４】
前記絶縁材料はメチルシルセスキオキサンである請求項８〜１３のいずれか１つに記載の記憶装置。
【請求項１５】
第１の方向に延びる複数本のワード線を含むワード線配線層と、
前記第１の方向に対して交差する第２の方向に延びる複数本のビット線を含むビット線配線層と、
をさらに備え、
前記ワード線配線層及び前記ビット線配線層は交互に積層されており、
前記ナノマテリアル集合層は、各前記ワード線と各前記ビット線との間に配置されたピラーの一部である請求項８〜１４のいずれか１つに記載の記憶装置。
【請求項１６】
複数の微小導電体が隙間を介して集合したナノマテリアル集合層を形成する工程と、
前記隙間内に絶縁材料を充填する工程と、
を備えた記憶装置の製造方法。
【請求項１７】
前記絶縁材料を充填する工程は、前記絶縁材料を塗布する工程を有する請求項１６記載の記憶装置の製造方法。
【請求項１８】
前記ナノマテリアル集合層及び前記充填された絶縁材料を加熱する工程をさらに備えた請求項１６または１７に記載の記憶装置の製造方法。
【請求項１９】
前記ナノマテリアル集合層を加熱する工程と、
前記充填された絶縁材料を加熱する工程と、
をさらに備え、
前記ナノマテリアル集合層を加熱する工程は、前記絶縁材料を充填する工程の前に実施する請求項１６または１７に記載の記憶装置の製造方法。
【請求項２０】
前記ナノマテリアル集合層の上面に、前記微小導電体に対するエッチング速度よりも前記絶縁材料に対するエッチング速度の方が高いプラズマを接触させる工程と、
前記絶縁材料からなる堆積層上に導電性材料を堆積させて上部電極層を形成する工程と、
をさらに備えた請求項１６〜１９のいずれか１つに記載の記憶装置の製造方法。
【請求項２１】
前記ナノマテリアル集合層の上面に、前記絶縁材料に対するエッチング速度よりも前記微小導電体に対するエッチング速度の方が高いプラズマを接触させる工程と、
前記絶縁材料からなる堆積層上に導電性材料を堆積させて上部電極層を形成する工程と、
をさらに備えた請求項１６〜１９のいずれか１つに記載の記憶装置の製造方法。
【請求項２２】
前記ナノマテリアル集合層の上面を研磨することにより、前記微小導電体における前記絶縁材料からなる堆積層の上面から突出した部分を除去する工程と、
前記堆積層上に導電性材料を堆積させて上部電極層を形成する工程と、
をさらに備えた請求項１６〜１９のいずれか１つに記載の記憶装置の製造方法。
【請求項２３】
前記微小導電体をカーボンナノチューブとする請求項１６〜２２のいずれか１つに記載の記憶装置の製造方法。
【請求項２４】
第１の方向に延びる複数本のワード線を含むワード線配線層を形成する工程と、
前記第１の方向に対して交差する第２の方向に延びる複数本のビット線を含むビット線配線層を形成する工程と、
前記絶縁材料を充填した前記ナノマテリアル集合層を選択的に除去してピラーを形成する工程と、
をさらに備え、
前記ワード線配線層を形成する工程及び前記ビット線配線層を形成する工程を交互に実施し、
前記ナノマテリアル集合層を形成する工程、前記絶縁材料を充填する工程及び前記ピラーを形成する工程は、前記ワード線配線層を形成する工程と前記ビット線配線層を形成する工程との間に実施する請求項１６〜２３のいずれか１つに記載の記憶装置の製造方法。
【請求項２５】
前記隙間内に前記絶縁材料を充填した後、前記ナノマテリアル集合層の前記隙間内に前記絶縁材料を充填させた構造体の側面から前記ナノマテリアル集合層の一部を選択的にエッチングする請求項１６記載の記憶装置の製造方法。
【請求項２６】
前記絶縁材料は、少なくともシリコン、酸素、炭素及び水素を含有する請求項１６〜２５のいずれか１つに記載の記憶装置。
【請求項２７】
水素イオン、酸素イオン、水素ラジカル、および酸素ラジカルの群から選択される少なくとも１つを含むガスを用いて、前記構造体の前記側面から前記ナノマテリアル集合層の一部を選択的にエッチングする請求項２５または２６に記載の記憶装置の製造方法。
【請求項２８】
下部電極層の上に前記構造体を形成し、前記構造体の上に上部電極層を形成して、前記下部電極層、前記構造体、および前記上部電極層を含む積層体を形成した後、前記積層体を選択的にエッチングして前記構造体の前記側面を表出させ、前記側面から前記ナノマテリアル集合層の一部を選択的にエッチングする請求項２５〜２７のいずれか１つに記載の記憶装置の製造方法。
【請求項２９】
前記積層体を選択的にエッチングするガス種と、前記ナノマテリアル集合層の一部を選択的にエッチングするガス種と、が異なる請求項２８記載の記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、記憶装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、特定の金属酸化物系の材料に電圧を印加すると、電圧印加前の抵抗率と印加した電圧の大きさによって、この材料が低抵抗状態と高抵抗状態の２つの状態をもつ現象が発見され、その現象を利用した新たな不揮発性記憶装置が注目を集めている。この不揮発性記憶装置をＲｅＲＡＭ（resistance random access memory）という。ＲｅＲＡＭの実デバイス構造に関しては、高集積化の観点から、ＷＬ（ワードライン）とＢＬ（ビットライン）の交点にメモリセルを配置する３次元クロスポイント構造が提案されている。そして、ＲｅＲＡＭの製品化に際しては、信頼性の向上が要求されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００８−４１９５４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の実施形態の目的は、信頼性が高い記憶装置及びその製造方法を提供することである。
【課題を解決するための手段】
【０００５】
実施形態に係る記憶装置は、複数の微小導電体が隙間を介して集合したナノマテリアル集合層と、前記隙間内に配置された絶縁材料と、を備える。
【図面の簡単な説明】
【０００６】
【図１】第１の実施形態に係る記憶装置を例示する斜視図である。
【図２】第１の実施形態に係る記憶装置のピラーを例示する模式的断面図である。
【図３】第１の実施形態におけるピラーの形成方法を例示するフローチャート図である。
【図４】（ａ）及び（ｂ）は、第１の実施形態に係る記憶装置の製造方法を例示する工程断面図である。
【図５】（ａ）及び（ｂ）は、第１の実施形態に係る記憶装置の製造方法を例示する工程断面図である。
【図６】比較例に係る記憶装置のピラーを例示する模式的断面図である。
【図７】横軸にピラーに印加するパルス数をとり、縦軸にピラーに流れる電流量をとって、実施例に係る記憶装置のスイッチング特性を例示するグラフ図である。
【図８】横軸に絶縁材料の有無をとり、縦軸に密着強度をとって、絶縁材料がナノマテリアル集合層の密着強度に及ぼす影響を例示するグラフ図である。
【図９】第２の実施形態におけるピラーの形成方法を例示するフローチャート図である。
【図１０】第３の実施形態におけるピラーの形成方法を例示するフローチャート図である。
【図１１】第４の実施形態におけるピラーの形成方法を例示するフローチャート図である。
【図１２】第４の実施形態に係る記憶装置のピラーを例示する模式的断面図である。
【図１３】第５の実施形態におけるピラーの形成方法を例示するフローチャート図である。
【図１４】第６の実施形態に係る記憶装置の製造方法を例示する工程断面図である。
【図１５】第６の実施形態に係る記憶装置の製造方法を例示する工程断面図である。
【図１６】第６の実施形態に係る記憶装置の製造方法を例示する工程図であり、（ａ）は、上面工程図、（ｂ）は、断面工程図である。
【図１７】比較例に係る記憶装置の製造方法を例示する断面工程図である。
【図１８】第６の実施形態に係る記憶装置の製造方法を例示する断面工程図である。
【図１９】第６の実施形態に係る記憶装置の変形例を例示する上面模式図である。
【図２０】第７の実施形態におけるピラーの形成方法を例示するフローチャート図である。
【図２１】第７の実施形態に係る記憶装置のピラーを例示する模式的断面図である。
【発明を実施するための形態】
【０００７】
以下、図面を参照しつつ、本発明の実施形態について説明する。
先ず、第１の実施形態について説明する。
図１は、本実施形態に係る記憶装置を例示する斜視図であり、
図２は、本実施形態に係る記憶装置のピラーを例示する模式的断面図である。
本実施形態に係る記憶装置は不揮発性記憶装置であり、より具体的には、微小導電体を用いたＲｅＲＡＭである。
【０００８】
図１に示すように、本実施形態に係る記憶装置１においては、シリコン基板１１が設けられており、シリコン基板１１の上層部分及び上面上には、記憶装置１の駆動回路（図示せず）が形成されている。シリコン基板１１上には、駆動回路を埋め込むように、例えばシリコン酸化物からなる層間絶縁膜１２が設けられており、層間絶縁膜１２上にはメモリセル部１３が設けられている。
【０００９】
メモリセル部１３においては、シリコン基板１１の上面に平行な一方向（以下、「ワード線方向」という）に延びる複数本のワード線ＷＬを含むワード線配線層１４と、シリコン基板１１の上面に平行な方向であって、ワード線方向に対して交差、例えば直交する方向（以下、「ビット線方向」という）に延びる複数本のビット線ＢＬを含むビット線配線層１５とが、絶縁層を介して交互に積層されている。ワード線ＷＬ同士、ビット線ＢＬ同士、ワード線ＷＬとビット線ＢＬとは、相互に接していない。
【００１０】
そして、各ワード線ＷＬと各ビット線ＢＬとの最近接点には、シリコン基板１１の上面に対して垂直な方向（以下、「上下方向」という）に延びるピラー１６が設けられている。ピラー１６は、ワード線ＷＬとビット線ＢＬとの間に形成されている。１本のピラー１６により、１つのメモリセルが構成されている。すなわち、不揮発性記憶装置１は、ワード線ＷＬとビット線ＢＬとの最近接点毎にメモリセルが配置されたクロスポイント型の装置である。ワード線ＷＬ、ビット線ＢＬ及びピラー１６の相互間は、層間絶縁膜（図示せず）によって埋め込まれている。
【００１１】
以下、図２を参照して、ピラー１６の構成を説明する。
図２に示すように、各ピラー１６においては、下方から上方に向かって、シリコンダイオード層２１、下部電極層２２、ナノマテリアル集合層２３、及び上部電極層２４がこの順に積層されている。また、後述するように、ナノマテリアル集合層２３の内部には、絶縁材料２５が埋め込まれている。シリコンダイオード層２１は例えばワード線ＷＬ（図１参照）に接しており、上部電極層２４は例えばビット線ＢＬ（図１参照）に接している。また、下部電極層２２はナノマテリアル集合層２３の下面に接しており、上部電極層２４はナノマテリアル集合層２３の上面に接している。なお、ワード線ＷＬとシリコンダイオード層２１との間には、拡散の防止及び密着性の向上を目的として、バリアメタル層が形成されていてもよい。更に、ピラー１６の側面上には例えばシリコン窒化物からなる側壁（図示せず）が設けられている。
【００１２】
シリコンダイオード層２１は例えばポリシリコンからなり、ワード線ＷＬ側から順に、導電形がｎ＋形のｎ形層、真性半導体からなるｉ形層、及び導電形がｐ＋形のｐ形層が積層されている。これにより、シリコンダイオード層２１は、例えば、ビット線ＢＬにワード線ＷＬよりも高い電位が供給された場合にのみ電流を流し、逆方向の電流は流さない選択素子層として機能する。
【００１３】
下部電極層２２はタングステン（Ｗ）、窒化チタン（ＴｉＮ）、窒化タングステン（ＷＮ）、窒化タンタル（ＴａＮ）又はチタンシリサイド（ＴｉＳｉ）等の導電性材料によって形成されている。
【００１４】
ナノマテリアル集合層２３は、微小導電体としてのカーボンナノチューブ（carbon nanotube：ＣＮＴ）３１が隙間３２を介して緩く集合した層である。各ＣＮＴ３１の形状は筒状であり、その長さは例えば５００ｎｍ程度である。大部分のＣＮＴ３１が延びる方向は、ナノマテリアル集合層２３の下面に対して垂直な方向（上下方向）よりも、下面に対して平行な方向に近い。また、下部電極層２２及び上部電極層２４の双方に接したＣＮＴ３１は存在しない。また、ナノマテリアル集合層２３のアスペクト比は１以下である。すなわち、ナノマテリアル集合層２３の厚さは幅以下である。
【００１５】
そして、隙間３２内には、絶縁材料２５が配置されている。絶縁材料２５は、例えば、分子量が比較的小さく、疎水性であり、アンモニアに対する耐性があり、縮合反応等によって密着性を確保でき、充填にあたりＣＮＴに損傷を与えない材料であることが好ましく、例えば、シリコン（Ｓｉ）、酸素（Ｏ）、炭素（Ｃ）及び水素（Ｈ）を含むＳＯＤ（spin on dielectric：塗布絶縁材料）とすることができ、例えば、ＭＳＱ（methylsilsesquioxane：メチルシルセスキオキサン）とすることができる。隙間３２内には、このような絶縁材料２５が、実質的に空隙なく充填されている。
【００１６】
上部電極層２４は、下部電極層２２と同様な導電性材料によって形成されている。上部電極層２４の下部には、ナノマテリアル集合層２３を構成するＣＮＴ３１の一部が埋め込まれている。また、上部電極層２４の下面は絶縁材料２５に接している。
【００１７】
各ピラー１６においては、シリコンダイオード層２１は、ピラー１６に電流を流すか否かを切り替える選択素子層として機能する。また、ナノマテリアル集合層２３は、印加される電圧又は電流によって「低抵抗状態」と「高抵抗状態」とが切り替わり、これにより、２値のデータを記憶する記憶層として機能する。そして、選択素子層及び記憶層を備えることにより、各ピラー１６はメモリセルとして機能する。ナノマテリアル集合層２３において、下部電極層２２及び上部電極層２４の双方に接したＣＮＴ３１は存在しないことが好ましい。これにより、「高抵抗状態」にあるナノマテリアル集合層２３の抵抗値が高くなり、メモリセルの動作マージンを十分に確保することができる。
【００１８】
次に、本実施形態に係る不揮発性記憶装置の製造方法について説明する。
図３は、本実施形態に係る記憶装置の製造方法のうち、ピラーの形成方法を例示するフローチャート図であり、
図４（ａ）及び（ｂ）、図５（ａ）及び（ｂ）は、本実施形態に係る記憶装置の製造方法を例示する工程断面図である。
【００１９】
先ず、図１に示すように、シリコン基板１１の上面に、メモリセル部１３を駆動するための駆動回路を形成する。次に、シリコン基板１１上に層間絶縁膜１２を形成する。次に、層間絶縁膜１２内に、駆動回路まで到達するコンタクト（図示せず）を形成する。次に、例えばダマシン法によって層間絶縁膜１２の上層部分内にタングステンを埋め込み、複数本のワード線ＷＬをワード線方向に延びるように相互に平行に形成する。これらのワード線ＷＬにより、ワード線配線層１４が形成される。
【００２０】
以下、図２〜図５を参照して、ピラー１６の形成方法について説明する。
先ず、図２及び図３のステップＳ１に示すように、例えばＣＶＤ（chemical vapor deposition：化学気相成長）法により、ワード線配線層１４上にアモルファスシリコンを堆積させて、シリコンダイオード層２１を形成する。このとき、アモルファスシリコンを堆積させながら各不純物を導入して、ｎ形層、ｉ形層及びｐ形層を連続的に形成する。なお、必要に応じて、ワード線配線層１４とシリコンダイオード層２１との間に、例えば窒化チタン（ＴｉＮ）からなるバリアメタル層（図示せず）を形成してもよい。
【００２１】
次に、図２及び図３のステップＳ２に示すように、例えばＰＶＤ（physical vapor deposition：物理気相成長）法により、シリコンダイオード層２１上にタングステン又は窒化チタン等の導電性材料を堆積させて、下部電極層２２を形成する。
【００２２】
次に、シリコン基板１１上に上述の各層が形成された構造体（以下、単に「基板」という）を塗布装置（図示せず）に装入する。そして、図３のステップＳ３に示すように、ホットプレートにより、プリベーク（塗布前熱処理）を行う。このとき、例えば、雰囲気は窒素雰囲気とし、加熱温度は２００〜３００℃とし、加熱時間は５分間とする。その後、基板温度を室温まで降下させる。
【００２３】
次に、図３のステップＳ４及び図４（ａ）に示すように、スピンコート法により、ＣＮＴ３１が分散された分散液を基板上に塗布する。すなわち、基板を例えば毎分１０００〜２０００回転程度の回転数で回転させながら、例えば１ｃｍ３程度の分散液を基板上に滴下し、塗り広げる。その後、分散液を乾燥させる。この塗布及び乾燥を、必要な回数だけ繰り返す。これにより、ナノマテリアル集合層２３が形成される。ナノマテリアル集合層２３においては、複数本のＣＮＴ３１が集合しており、ＣＮＴ３１間には隙間３２が形成されている。また、分散液が乾燥して厚さが減少する過程で、ＣＮＴ３１が延びる方向は、水平方向、すなわち、ワード線方向とビット線方向がなす平面に平行な方向に近づく。また、分散液の塗布及び乾燥を複数回繰り返しているため、ナノマテリアル集合層２３全体を厚さ方向に貫くＣＮＴ３１は存在しない。
【００２４】
次に、図３のステップＳ５に示すように、塗布装置のホットプレートにより、ポストベーク（塗布後熱処理）を行う。このとき、例えば、雰囲気を窒素雰囲気とし、加熱温度を２００〜３００℃とし、加熱時間を５分間とする。その後、基板温度を室温まで降下させる。
【００２５】
次に、図３のステップＳ６及び図４（ｂ）に示すように、スピンコート法により、絶縁材料２５を溶質とする溶液、例えばＭＳＱ溶液を基板上に塗布する。このＭＳＱ溶液に含まれるＭＳＱの分子量は２０００程度とする。具体的には、基板を例えば毎分１０００〜２０００回転程度の回転数で回転させながら、例えば１ｃｍ３程度の絶縁材料溶液を基板上に滴下し、塗り広げる。その後、この溶液を乾燥させる。これにより、絶縁材料２５が層状に堆積し、堆積層が形成される。このとき、乾燥後の絶縁材料２５の堆積層の厚さがナノマテリアル集合層２３の厚さを超えないようにする。すなわち、ナノマテリアル集合層２３の下部のみにおいて、隙間３２内に絶縁材料２５を充填する。一方、ナノマテリアル集合層２３の上部においては、隙間３２内に絶縁材料２５を埋め込まないようにして、ＣＮＴ３１を露出させておく。これにより、絶縁材料２５からなる堆積層の上面からＣＮＴ３１の一部が突出する。
【００２６】
次に、図３のステップＳ７に示すように、塗布装置のホットプレートを用いて、ポストベーク（塗布後熱処理）を行う。このとき、例えば、雰囲気を大気雰囲気とし、加熱温度を１００〜２００℃とする。その後、基板温度を室温まで降下させて、基板を塗布装置から取り出す。
【００２７】
次に、図３のステップＳ８に示すように、基板を縦型炉に装入し、アニール（熱処理）する。このアニール処理は、図３のステップＳ５及びＳ７に示すポストベーク処理よりも、高温長時間の熱処理とする。例えば、ステップＳ８に示すアニール処理においては、雰囲気を窒素雰囲気とし、加熱温度を５００〜６００℃とし、加熱時間を１時間とする。これにより、ＣＮＴ３１間で架橋反応が生じ、ＣＮＴ３１同士が緩く結合する。また、絶縁材料２５において、ＭＳＱ分子間でＯＨ基脱水縮合反応が生じ、架橋反応が生じる。その後、基板を室温まで冷却し、縦型炉から取り出す。
【００２８】
次に、図３のステップＳ９及び図５（ａ）に示すように、基板を例えばＰＶＤ装置に装入し、ＰＶＤ法により、ナノマテリアル集合層２３の上方から、導電性材料、例えば、タングステン又は窒化チタンを堆積させる。このとき、導電性材料は、隙間３２内に進入し、絶縁材料２５からなる堆積層上に堆積して、ＣＮＴ３１の露出していた部分を覆う。これにより、上部電極層２４が形成され、その下部にはＣＮＴ３１が埋め込まれる。このようにして、ＣＮＴ３１のうち、絶縁材料２５によって埋め込まれた部分はナノマテリアル集合層２３を構成し、導電性材料によって埋め込まれた部分は上部電極層２４の一部となる。
【００２９】
次に、図３のステップＳ１０に示すように、上部電極層２４上に、例えばシリコン酸化物からなるハードマスク（図示せず）を形成する。次に、ハードマスク上にレジスト膜（図示せず）を形成し、リソグラフィ法によりパターニングして、ピラー１６を形成する予定の領域に残留させる。次に、パターニングしたレジスト膜をマスクとしてＲＩＥ（reactive ion etching：反応性イオンエッチング）等の異方性エッチングを施し、ハードマスクをパターニングする。
【００３０】
次に、図３のステップＳ１１及び図５（ｂ）に示すように、パターニングされたハードマスクをマスクとして、ＲＩＥ等の異方性エッチングを施す。これにより、上部電極層２４、ナノマテリアル集合層２３、下部電極層２２及びシリコンダイオード層２１が選択的に除去されて、ピラー１６が形成される。
【００３１】
次に、図３のステップＳ１２に示すように、例えばフッ酸系の薬液、例えば、ＤＨＦ（diluted hydrofluoric acid：希フッ酸）又はＢＨＦ（buffered hydrofluoric acid：バッファードフッ酸）を用いてウェット洗浄し、ピラー１６の側面上に付着した副生成物（図示せず）を除去する。
【００３２】
次に、図３のステップＳ１３に示すように、例えば、原料ガスとしてアンモニアガス（ＮＨ３）を用いたＣＶＤ法により、シリコン窒化物を堆積させて、ピラー１６の側面上に側壁（図示せず）を形成する。次に、シリコン酸化物等の絶縁材料を堆積させて、ピラー１６間を埋め込み、層間絶縁膜（図示せず）を形成する。次に、上部電極層２４をストッパとしてＣＭＰ（chemical mechanical polishing：化学的機械研磨）を施し、層間絶縁膜の上面を平坦化する。
【００３３】
次に、図１に示すように、ピラー１６及び層間絶縁膜の上方に、複数本のビット線ＢＬを形成する。これにより、ビット線配線層１５が形成される。次に、上述と同様な方法により、シリコンダイオード層２１、下部電極層２２、ナノマテリアル集合層２３及び上部電極層２４をこの順に積層し、パターニングしてピラー１６を形成し、洗浄し、側壁を形成し、層間絶縁膜で埋め込む。このようにして、ビット線ＢＬ上にピラー１６を形成する。このピラー１６を形成する際には、上述のワード線ＷＬ上に形成したピラー１６に対して、シリコンダイオード層２１におけるｎ形層、ｉ形層及びｐ形層の積層順序を逆にする。以後、同様な方法により、ワード線配線層１４、複数本のピラー１６、ビット線配線層１５及び複数本のピラー１６を繰り返し形成する。これにより、本実施形態に係る記憶装置１が製造される。
【００３４】
次に、本実施形態の効果について説明する。
本実施形態によれば、ナノマテリアル集合層２３の隙間３２内に絶縁材料２５が配置されている。これにより、ナノマテリアル集合層２３の機械的強度が向上する。この結果、ピラー１６がナノマテリアル集合層２３の部分で倒壊したり、ナノマテリアル集合層２３を破断面として破断することを防止できる。この結果、記憶装置１の信頼性を高めることができる。
【００３５】
また、本実施形態においては、図３のステップＳ６及び図４（ｂ）に示す工程において、ナノマテリアル集合層２３の下部に形成された隙間３２内に絶縁材料２５を充填し、絶縁材料２５からなる堆積層を形成している。これにより、図３のステップＳ９及び図５（ａ）に示す工程において、導電性材料を堆積させて上部電極層２４を形成する際に、導電性材料がナノマテリアル集合層２３の下部に進入することを規制できる。この結果、上部電極層２４の下面が絶縁材料２５の堆積層の上面によって規定されるため、上部電極層２４の下面が平坦になる。これにより、ナノマテリアル集合層２３の厚さが均一になり、記憶層としての特性も均一になる。この結果、記憶装置１の信頼性が向上する。
【００３６】
また、絶縁材料２５の存在によりナノマテリアル集合層２３の機械的強度が向上するため、図３のステップＳ１１及び図５（ｂ）に示す工程において、ＲＩＥを行ってピラー１６を形成する際に、ピラー１６の倒壊を防止することができる。更に、絶縁材料２５が埋め込まれているため、ＲＩＥを行う際に、下部電極層２２の上面が隙間３２を介してエッチングされることがない。このため、下部電極層２２の形状安定性が向上する。更にまた、絶縁材料２５の存在により、図３のステップＳ１３に示す工程において、側壁を形成する際に、側壁の材料がナノマテリアル集合層２３の側面から内部に進入することを防止できる。以上の理由により、記憶装置１の信頼性を向上させることができる。
【００３７】
更に、本実施形態においては、絶縁材料２５を塗布法によって堆積させている。これにより、絶縁材料２５の埋め込み性が良好になり、ナノマテリアル集合層２３の下部まで確実に到達させることができる。また、塗布法は膜厚の制御性が高いため、絶縁材料２５をナノマテリアル集合層２３の下部のみに埋め込むことができる。更に、塗布法によれば、ＣＮＴ３１に損傷を与えることがない。
【００３８】
これに対して、仮に、絶縁材料２５をＰＶＤ法によって堆積させると、ＰＶＤ法は埋め込み性が低いため、絶縁材料２５をナノマテリアル集合層２３の下部まで確実に到達させることは困難である。また、絶縁材料２５の堆積厚さの制御も困難である。また、仮に、絶縁材料２５をＣＶＤ（chemical vapor deposition：化学気相成長）法によって堆積させると、埋め込み性は良好であるものの、絶縁材料２５がＣＮＴ３１の表面に均一に付着してしまい、ナノマテリアル集合層２３の下部のみに層状に堆積させることが困難になる。また、ＣＶＤ成膜時の雰囲気により、ＣＮＴ３１が酸化されたり、窒化されたり、プラズマによって損傷を受けたりしてしまう。
【００３９】
更にまた、本実施形態においては、絶縁材料２５を分子量が比較的小さい材料とすることにより、高い埋め込み性を実現することができ、絶縁材料２５をナノマテリアル集合層２３の下部まで確実に到達させることができる。また、絶縁材料２５を、縮合反応等によって架橋反応が生じる材料とすることにより、絶縁材料２５とＣＮＴ３１との間の密着性を確保することができる。更に、絶縁材料２５を不活性雰囲気中の加熱処理によって架橋反応が生じる材料とすることにより、加熱処理に伴ってＣＮＴに損傷を与えることがない。更にまた、絶縁材料２５を疎水性の材料とすることにより、図３のステップＳ１２に示す工程において、ピラー１６をウェット洗浄する際に、洗浄液によって絶縁材料２５が排出されてしまうことを抑制できる。更にまた、絶縁材料２５をアンモニアに対して耐性のある材料とすることにより、図３のステップＳ１３に示す側壁形成工程において、アンモニアガスを原料ガスとしてＣＶＤを行う際に、絶縁材料２５が損傷を受けることを防止できる。以上の条件を満たす絶縁材料には、例えば、シリコン（Ｓｉ）、酸素（Ｏ）、炭素（Ｃ）及び水素（Ｈ）を含む絶縁材料（ＳｉＯＣＨ）があり、例えば、ＭＳＱがある。
【００４０】
更にまた、本実施形態においては、図３のステップＳ４に示す工程においてＣＮＴ分散液を塗布・乾燥し、ステップＳ６に示す工程において絶縁材料溶液を塗布・乾燥した後、ステップＳ８に示すようにアニール処理を施し、ＣＮＴ３１間の架橋と絶縁材料２５の分子間の架橋を同時に行っている。これにより、加熱工程の回数を減らし、記憶装置１の製造コストを低減させることができる。
【００４１】
次に、本実施形態の比較例について説明する。
図６は、本比較例に係る記憶装置のピラーを例示する模式的断面図である。
図６に示すように、本比較例に係る記憶装置においては、ナノマテリアル集合層２３内に絶縁材料２５（図２参照）が埋め込まれていない。このような記憶装置は、前述の第１の実施形態において説明した製造方法について、図３のステップＳ６及びＳ７に示す工程を省略することにより、製造することができる。
【００４２】
本比較例においては、ナノマテリアル集合層２３の隙間３２内に絶縁材料２５（図２参照）が配置されていないため、ナノマテリアル集合層２３の機械的強度が低い。また、上部電極層２４を形成する際に、導電性材料がナノマテリアル集合層２３の隙間３２内に深く進入してしまうため、上部電極層２４の下面の平坦性が低くなる。これに伴い、上部電極層２４の上面の平坦性も低くなる。このため、メモリセルの特性が不均一になる。更に、導電性材料が隙間３２内を通過して下部電極層２２まで到達すると、ナノマテリアル集合層２３が短絡してしまう可能性もある。
【００４３】
更にまた、本比較例においては、隙間３２内に絶縁材料２５が埋め込まれていないため、ピラー１６を形成するためのＲＩＥ工程において、エッチングのためのイオンがナノマテリアル集合層２３の隙間３２内を通過して下部電極層２２に到達し、下部電極層２２が不均一にエッチングされてしまう。この結果、下部電極層２２の形状安定性が低下する。更にまた、ピラー１６をウェット洗浄したときに、ピラー１６がナノマテリアル集合層２３の部分で破断し、倒壊しやすくなる。更にまた、側壁を形成するときに、側壁の材料がナノマテリアル集合層２３内に進入してしまう。これらの理由により、本比較例に係る記憶装置は、信頼性が低い。
【００４４】
次に、本実施形態の試験例について説明する。
図７は、横軸にピラーに印加するパルス数をとり、縦軸にピラーに流れる電流量をとって、実施例に係る記憶装置のスイッチング特性を例示するグラフ図であり、
図８は、横軸に絶縁材料の有無をとり、縦軸に密着強度をとって、絶縁材料がナノマテリアル集合層の密着強度に及ぼす影響を例示するグラフ図である。
【００４５】
本試験例においては、前述の第１の実施形態において説明した方法により、実施例に係る記憶装置を製造した。また、前述の比較例において説明した方法により、比較例に係る記憶装置を製造した。上述の如く、実施例に係る記憶装置においては、絶縁材料２５（図２参照）が設けられており、比較例に係る記憶装置においては、絶縁材料２５が設けられていない。
【００４６】
そして、実施例に係る記憶装置において、ピラーにパルス電圧を印加した。これにより、図７に示すように、ナノマテリアル集合層２３においてセット動作及びリセット動作が繰り返し実行され、「高抵抗状態」と「低抵抗状態」とを繰り返し発現させることができた。このように、本実施例に係る記憶装置においては、ピラー１６がメモリセルとして機能することが確認された。
【００４７】
また、実施例及び比較例に係る記憶装置について、ナノマテリアル集合層２３の密着強度を測定した。具体的には、ナノマテリアル集合層２３について、スクラッチ試験を行った。この結果、図８に示すように、実施例に係る記憶装置におけるナノマテリアル集合層２３の密着強度は、比較例に係る記憶装置におけるナノマテリアル集合層２３の密着強度の１．５倍であった。これにより、絶縁材料２５の効果が確認された。
【００４８】
次に、第２の実施形態について説明する。
図９は、本実施形態に係る記憶装置の製造方法のうち、ピラーの形成方法を例示するフローチャート図である。
図９に示すように、本実施形態に係る記憶装置の製造方法は、前述の第１の実施形態に係る記憶装置の製造方法（図３参照）と比較して、ステップＳ５に示すナノマテリアル集合層のポストベーク工程と、ステップＳ６に示す絶縁材料の塗布・乾燥工程との間に、ステップＳ２１に示すアニール工程が設けられている点が異なっている。
【００４９】
すなわち、本実施形態においては、図９のステップＳ５に示すポストベーク工程が終了したら、基板を室温まで冷却し、塗布装置から取り出す。次に、図９のステップＳ２１に示すように、基板を縦型炉に装入し、基板に対してアニール処理を施す。このステップＳ２１に示すアニール処理は、ステップＳ８に示すアニール処理と同程度の熱処理とする。例えば、ステップＳ２１に示すアニール処理においては、雰囲気を窒素雰囲気とし、加熱温度を５００〜６００℃とし、加熱時間を１時間とする。これにより、ＣＮＴ３１間で架橋反応が生じ、ＣＮＴ３１同士が緩く結合する。その後、基板が室温まで冷却されたら、基板を縦型炉から取り出す。次に、基板を塗布装置に再度装入する。以後、ステップＳ６以降の工程を実施する。本実施形態における上記以外の製造方法は、前述の第１の実施形態と同様である。
【００５０】
本実施形態によれば、図９のステップＳ５に示すポストベーク工程の後、ステップＳ２１に示すアニール処理を施して、ＣＮＴ３１間で架橋反応を生じさせ、その後、ステップＳ６に示すように、絶縁材料を塗布している。これにより、ＣＮＴ３１の架橋反応の際にはＣＮＴ３１間に絶縁材料２５が存在しないため、ＣＮＴ３１同士をより確実に結合させることができる。本実施形態における上記以外の効果は、前述の第１の実施形態と同様である。
【００５１】
次に、第３の実施形態について説明する。
図１０は、本実施形態に係る記憶装置の製造方法のうち、ピラーの形成方法を例示するフローチャート図である。
図１０に示すように、本実施形態に係る記憶装置の製造方法は、前述の第１の実施形態に係る記憶装置の製造方法（図３参照）と比較して、ステップＳ８に示すアニール工程と、ステップＳ９に示す上部電極層の形成工程との間に、ステップＳ２２に示すプラズマ処理工程が設けられている点が異なっている。
【００５２】
すなわち、本実施形態においては、図１０のステップＳ８に示すアニール工程が終了したら、基板を室温まで冷却し、塗布装置から取り出す。次に、図１０のステップＳ２２に示すように、基板をプラズマ処理装置に装入する。そして、ＣＮＴ３１に対するエッチング速度よりも絶縁材料２５に対するエッチング速度の方が高いプラズマ、例えば、希ガスのプラズマを発生させ、これを基板の上面、すなわち、ナノマテリアル集合層２３の上面に接触させる。これにより、ＣＮＴ３１における絶縁材料２５からなる堆積層の上面から突出した部分の表面に付着した絶縁材料２５を除去する。その後、基板をプラズマ処理装置から取り出し、ＰＶＤ装置に装入する。以後、ステップＳ９以降の工程を実施する。本実施形態における上記以外の製造方法は、前述の第１の実施形態と同様である。
【００５３】
本実施形態によれば、図１０のステップＳ８までに示す工程において、隙間３２内に絶縁材料２５を充填させた後、ステップＳ２２に示すように、希ガスのプラズマを用いてＣＮＴ３１に付着した不要な絶縁材料２５を除去し、その後、ステップＳ９に示すように、上部電極層２４を形成している。これにより、ＣＮＴ３１と上部電極層２４とをより確実に接続することができる。本実施形態における上記以外の効果は、前述の第１の実施形態と同様である。
【００５４】
次に、第４の実施形態について説明する。
図１１は、本実施形態に係る記憶装置の製造方法のうち、ピラーの形成方法を例示するフローチャート図であり、
図１２は、本実施形態に係る記憶装置のピラーを例示する模式的断面図である。
【００５５】
図１１に示すように、本実施形態に係る記憶装置の製造方法は、前述の第１の実施形態に係る記憶装置の製造方法（図３参照）と比較して、ステップＳ８に示すアニール工程と、ステップＳ９に示す上部電極層の形成工程との間に、ステップＳ２３に示すアッシング工程が設けられている点が異なっている。これにより、図１２に示すように、本実施形態に係る記憶装置においては、ＣＮＴ３１の上面と絶縁材料２５の上面が略同一平面をなし、上部電極層２４には、ＣＮＴ３１が埋め込まれていない。
【００５６】
すなわち、本実施形態においては、図１１のステップＳ８に示すアニール工程が終了したら、基板を室温まで冷却して、塗布装置から取り出す。次に、図１１のステップＳ２３に示すように、基板をプラズマ処理装置に装入する。そして、絶縁材料２５に対するエッチング速度よりもＣＮＴ３１に対するエッチング速度の方が高いプラズマ、例えば、窒素と水素（Ｎ２／Ｈ２）の混合プラズマ、アンモニア（ＮＨ３）のプラズマ又は酸素（Ｏ２）のプラズマを発生させ、これを基板に接触させる。これにより、図１２に示すように、ＣＮＴ３１における絶縁材料２５からなる堆積層の上面から突出した部分が、アッシングされて除去される。この結果、ＣＮＴ３１の上面と絶縁材料２５の上面が略同一平面となり、絶縁材料２５からなる堆積層の上面が平坦になる。その後、基板をプラズマ処理装置から取り出し、塗布装置に再度装入し、ステップＳ９以降の工程を実施する。本実施形態における上記以外の製造方法は、前述の第１の実施形態と同様である。
【００５７】
本実施形態によれば、図１１のステップＳ８までに示す工程において、隙間３２内に絶縁材料２５を充填させた後、ステップＳ２３に示すように、プラズマ処理を施して、ＣＮＴ３１における絶縁材料２５の堆積層から突出した部分を除去し、その後、ステップＳ９に示すように、上部電極層２４を形成する。これにより、上部電極層２４の下面をより一層平坦にすることができる。本実施形態における上記以外の効果は、前述の第１の実施形態と同様である。
【００５８】
次に、第５の実施形態について説明する。
図１３は、本実施形態に係る記憶装置の製造方法のうち、ピラーの形成方法を例示するフローチャート図である。
【００５９】
図１３に示すように、本実施形態に係る記憶装置の製造方法は、前述の第１の実施形態に係る記憶装置の製造方法（図３参照）と比較して、ステップＳ８に示すアニール工程と、ステップＳ９に示す上部電極層の形成工程との間に、ステップＳ２４に示すＣＭＰ工程が設けられている点が異なっている。また、本実施形態に係る記憶装置においては、前述の第４の実施形態に係る記憶装置（図１２参照）と同様に、ＣＮＴ３１の上面と絶縁材料２５の上面が略同一平面をなし、上部電極層２４には、ＣＮＴ３１が埋め込まれていない。
【００６０】
すなわち、本実施形態においては、図１３のステップＳ８に示すアニール工程が終了し、基板が室温まで冷却された後、基板を塗布装置から取り出す。次に、図１３のステップＳ２４に示すように、基板をＣＭＰ装置に装入し、基板の上面に対してＣＭＰを施す。これにより、図１２に示すように、ＣＮＴ３１における絶縁材料２５からなる堆積層の上面から突出した部分が除去される。その後、基板をＣＭＰ装置から取り出し、ＰＶＤ装置に装入し、ステップＳ９以降の工程を実施する。本実施形態における上記以外の製造方法は、前述の第１の実施形態と同様である。また、本実施形態の効果は、前述の第４の実施形態と同様である。
【００６１】
次に、第６の実施形態について説明する。  
図１４および図１５は、第６の実施形態に係る記憶装置の製造方法を例示する工程断面図である。
【００６２】
第６の実施形態においては、図４（ａ）〜図５（ａ）と同様の製造過程を経て、予め図５（ａ）に示す状態を準備する。図１４（ａ）に示す状態は、図５（ａ）に示す状態と同様である。
【００６３】
例えば、上述した基板をＰＶＤ装置に装入し、ＰＶＤ法により、ナノマテリアル集合層２３の上方から、導電性材料、例えば、タングステン又は窒化チタンを堆積させる。このとき、導電性材料は、隙間３２内に進入し、絶縁材料２５からなる堆積層上に堆積して、ＣＮＴ３１の露出していた部分を覆う。これにより、上部電極層２４が形成され、その下部にはＣＮＴ３１が埋め込まれる。
【００６４】
ここで、ナノマテリアル集合層２３の隙間３２内に絶縁材料２５を充填させた層を構造体５０とすると、この段階において、下部電極層２２の上に構造体５０が形成され、構造体５０の上に上部電極層２４が形成される。また、下部電極層２２、構造体５０、および上部電極層を含む層を積層体５１とする。
【００６５】
続いて、積層体５１が形成された後、上部電極層２４上に、例えばシリコン酸化物からなるハードマスク（図示せず）を形成する。次に、ハードマスク上にレジスト膜（図示せず）を形成し、リソグラフィ法によりパターニングして、ピラー１６を形成する予定の領域に残留させる（図示せず）。次に、パターニングしたレジスト膜をマスクとしてＲＩＥ等の異方性エッチングを施し、ハードマスクをパターニングする（図示せず）。
【００６６】
次に、図１４（ｂ）に示すように、パターニングされたハードマスクをマスクとして、ＲＩＥ等の異方性エッチングを施す。これにより、上部電極層２４、ナノマテリアル集合層２３、下部電極層２２及びシリコンダイオード層２１が選択的に除去されて、ピラー１６が形成される。このようにして、積層体５１が選択的にエッチングされて、構造体５０の側面５０ｗが表出する。積層体５１をエッチングするガスは、例えば、酸素（Ｏ２）とフッ化炭素（ＣＦｘ）ガスとの混合ガスである。
【００６７】
次に、図１５（ａ）に示すように、構造体５０の側面５０ｗに、水素（Ｈ）イオン、酸素（Ｏ）イオン、水素（Ｈ）ラジカル、および酸素（Ｏ）ラジカルの群から選択される少なくとも１つを含む活性ガス５２を晒す。これにより、構造体５０の側面５０ｗからナノマテリアル集合層２３が選択的にエッチングされる。あるいは、ナノマテリアル集合層２３自体に欠陥が生じる。この状態を、図１５（ｂ）に示す。
【００６８】
図１５（ｂ）に示すように、ナノマテリアル集合層２３の側面は、その一部が除去されて構造体５０の側面５０ｗからピラー１６の中心に向かって後退している。ナノマテリアル集合層２３が後退した部分には、ナノマテリアル集合層２３が取り除かれた絶縁材料、すなわち、絶縁層５５が形成される。
【００６９】
下部電極層２２から上部電極層２４に向かう方向に対して垂直な方向の絶縁層５５の厚さは、ナノマテリアル集合層２３の一部をエッチングするエッチング時間で調整される。すなわち、このエッチング時間が長くなるほど、絶縁層５５の厚さが厚くなる。ナノマテリアル集合層２３の一部をエッチングするガスとしては、ナノマテリアル集合層２３をより当方的にエッチングすることができる水素（Ｈ）ラジカルもしくは酸素（Ｏ）ラジカルを選択することが望ましい。
【００７０】
このように、第６の実施形態では、積層体５１を選択的にエッチングして構造体５０の側面５０ｗを表出させた後、側面５０ｗからナノマテリアル集合層２３の一部を選択的にエッチングする。積層体５１を選択的にエッチングするガス種と、ナノマテリアル集合層２３を選択的にエッチングするガス種と、は異なっている。
【００７１】
図１６は、第６の実施形態に係る記憶装置の製造方法を例示する工程図であり、（ａ）は、上面工程図、（ｂ）は、断面工程図である。
【００７２】
ナノマテリアル集合層２３をエッチングした後、ピラー１６の側面に保護層５６を形成する。保護層５６の材質は、例えば、窒化シリコン（Ｓｉ３Ｎ４）である。保護層５６の形成によって、ピラー１６外からピラー１６内に水分等が入り難くなる。
このように、第６の実施形態に係る記憶装置２は、複数の微小導電体が隙間３２を介して集合したナノマテリアル集合層２３と、隙間３２内に配置された絶縁材料２５と、を備える。さらに、記憶装置２は、ナノマテリアル集合層２３の下面に接した下部電極層２２と、ナノマテリアル集合層２３の上面に接した上部電極層２４と、ナノマテリアル集合層２３の側面を覆う絶縁層５５と、を備える。
【００７３】
ナノマテリアル集合層２３の上面に対して垂直な方向からみて、ナノマテリアル集合層２３の側面２３ｗは、下部電極層２２の側面２２ｗもしくは上部電極層２４の側面２４ｗよりもナノマテリアル集合層２３の中心側に位置している。換言すれば、ナノマテリアル集合層２３が存在する領域は、絶縁材料２５が存在する領域の内側にある。
【００７４】
例えば、絶縁材料２５が存在する領域の面積に対して、ナノマテリアル集合層２３が存在する領域の面積は、９０％以下である。複数の微小導電体のそれぞれは、カーボンナノチューブである。絶縁材料２５は、少なくともシリコン、酸素、炭素及び水素を含有し、疎水性である。
【００７５】
記憶装置２においては、記憶装置１に比べ、各ピラー１６におけるナノマテリアル集合層２３の幅が狭くなっている。ここで、「幅」とは、ナノマテリアル集合層２３の上面に対して略平行な方向における幅である。
【００７６】
これにより、記憶装置２は、記憶装置１に比べて動作電流がより低くなる。例えば、絶縁材料２５が存在する領域の面積に対して、ナノマテリアル集合層２３が存在する領域の面積が５０％のとき、絶縁材料２５が存在する領域の面積に対して、ナノマテリアル集合層２３が存在する領域の面積が１００％のときに比べ、上部電極層２４と下部電極層２２との間を導通する電流経路が１／２になった場合には、動作電流が概ね１／２になる。また、「低抵抗状態」と「高抵抗状態」が記憶装置１に比べて低電圧で得られる。つまり、これらの効果により低消費電力動作が可能になる。
【００７７】
また、ナノマテリアル集合層２３の周りは、絶縁層５５によって覆われている。換言すれば、記憶装置２においては、筒状の絶縁層５５内にナノマテリアル集合層２３が配置された構造を有する。すなわち、ナノマテリアル集合層２３は、その外周に設けられた絶縁層５５によって支持されている。これにより、ナノマテリアル集合層２３の機械的強度は記憶装置１と比べて同程度に維持可能になる。また、絶縁材料２５は、スピンコート法により形成されたＳＯＧ（Spin On Glass）層である。従って、絶縁材料２５（絶縁層５５）と、下部電極層２２および上部電極層２４との密着性は良好になる。これにより、ピラー１６がナノマテリアル集合層２３の部分で倒壊したり、ナノマテリアル集合層２３を破断面としてピラー１６が破断したりすることが抑制される。
【００７８】
また、絶縁層５５には、絶縁材料２５からＣＮＴ３１が取り除かれた層である。従って、絶縁層５５には、数ナノオーダーの多数の孔が存在している。すなわち、記憶装置２においてはナノマテリアル集合層２３の周りの寄生容量が記憶装置１に比べて低くなる。
また、積層体５１を選択的にエッチングして構造体５０の側面５０ｗを表出させる処理と、側面５０ｗからナノマテリアル集合層２３の一部を選択的にエッチングする処理と、は同じエッチング装置内においてガス種を切り換えるだけで実施できる。従って、第６の実施形態では、製造コストの上昇を招かない。
【００７９】
なお、ナノマテリアル集合層２３の一部を除去せずプロセスを進行させた場合は、例えば、以下のような不具合が起きる。
図１７は、比較例に係る記憶装置の製造方法を例示する断面工程図である。  
図１７（ａ）に示すように、ピラー１６を形成した後、構造体５０の側壁に残渣６０が付着したとする。このような残渣６０が導電性を有すると、図１７（ｂ）に示すように、
下部電極層２２と上部電極層２４との間がＣＮＴ３１と残渣６０とを経由して常時導通してしまう。
【００８０】
図１８は、第６の実施形態に係る記憶装置の製造方法を例示する断面工程図である。  
これに対し、第６の実施形態では、以下に示す有利な点を有する。例えば、ピラー１６を形成した後、構造体５０の側壁に残渣６０が付着したとしても、ナノマテリアル集合層２３と残渣６０との間には、絶縁層５５が既に形成されている。従って、下部電極層２２と上部電極層２４との間は、ＣＮＴ３１と残渣６０とを経由して電気的に短絡することはない。
【００８１】
図１９は、第６の実施形態に係る記憶装置の変形例を例示する上面模式図である。  
ナノマテリアル集合層２３の一部を除去した後においては、図１６（ａ）に示す形態とは限らず、図１９に示す形態であってもよい。例えば、ナノマテリアル集合層２３の上面に対して垂直な方向からみて、ナノマテリアル集合層２３は、矩形状である必要はなく、その角が曲面になった構造でもよい。
【００８２】
また、実施形態において、ピラー１６を複数に重ねてもよい。これにより、より記録密度の高い記憶装置が形成される。
【００８３】
次に、第７の実施形態について説明する。
図２０は、第７の実施形態に係る記憶装置の製造方法のうち、ピラーの形成方法を例示するフローチャート図である。
図２１は、第７の実施形態に係る記憶装置のピラーを例示する模式的断面図である。
【００８４】
図２０に示すように、本実施形態に係る記憶装置の製造方法のステップＳ１〜ステップＳ１１は、前述の第５の実施形態に係る記憶装置の製造方法（図１３参照）と同じである。
本実施形態では、ステップＳ１１に係る異方性エッチングを行った後、図１５（ａ）に示すように、ナノマテリアル集合層２３の側面のエッチングを施す（ステップＳ３０）。この後、ウェット洗浄（ステップＳ１２）を行い、側壁（保護層５６）を形成する（ステップＳ１３）。
【００８５】
本実施形態に係る記憶装置においては、前述の第５の実施形態に係る記憶装置と同様に、ＣＮＴ３１の上面と絶縁材料２５の上面が略同一平面をなし、上部電極層２４には、ＣＮＴ３１が埋め込まれていない。
【００８６】
これにより、図２１に示すように、ＣＮＴ３１における絶縁材料２５からなる堆積層の上面から突出した部分が除去された構造が得られる。
【００８７】
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明及びその等価物の範囲に含まれる。
【００８８】
例えば、絶縁材料２５は隙間３２内に実質的にボイドが形成されないように緻密に埋め込まれていてもよく、又は、ＣＮＴ３１と同程度若しくはそれ以下のサイズのボイドが形成された多孔質構造であってもよい。多孔質構造である場合は、ボイドはナノマテリアル集合層２３の全体に形成されていてもよく、下部のみに形成されていてもよく、厚さ方向の中央部のみに形成されていてもよい。
【００８９】
また、前述の各実施形態においては、ナノマテリアル集合層２３内に、下部電極層２２及び上部電極層２４の双方に接したＣＮＴ３１が存在しない例を示した。しかしながら、ごく少数であれば、ナノマテリアル集合層２３を厚さ方向に貫き、下部電極層２２及び上部電極層２４の双方に接したＣＮＴ３１が存在してもよい。この場合においても、ナノマテリアル集合層２３が「低抵抗状態」であるときの抵抗値と、「高抵抗状態」であるときの抵抗値との間で差をつけることができ、ナノマテリアル集合層２３を記憶層として機能させることができる。
【００９０】
更に、前述の各実施形態は、相互に組み合わせて実施することができる。例えば、前述の第２の実施形態のように、ＣＮＴ３１に対するアニール処理と絶縁材料２５に対するアニール処理を別の工程で行い、且つ、前述の第３の実施形態のように、希ガスのプラズマ処理を施して、ＣＮＴ３１に付着した絶縁材料２５を除去してもよい。
【００９１】
以上説明した実施形態によれば、信頼性が高い記憶装置及びその製造方法を実現することができる。
【符号の説明】
【００９２】
１、２：記憶装置、１１：シリコン基板、１２：層間絶縁膜、１３：メモリセル部、１４：ワード線配線層、１５：ビット線配線層、１６：ピラー、２１：シリコンダイオード層、２２：下部電極層、２３：ナノマテリアル集合層、２４：上部電極層、２５：絶縁材料、３１：カーボンナノチューブ（ＣＮＴ）、３２：隙間、５０：構造体、５０ｗ：側面、５１：積層体、５２：活性ガス、５５：絶縁層、５６：保護層、６０：残渣、ＢＬ：ビット線、ＷＬ：ワード線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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