(57)【要約】【課題】回路特性を調整するためのトリミング時間を短縮する。【解決手段】切断ポイントが座標Ｙ１に配列されたラダーヒューズＬＦＡと、切断ポイントが座標Ｙ２に配列されたラダーヒューズＬＦＢとを備える。回路特性を調整するための補正データが第１の範囲内にある場合はラダーヒューズＬＦＡ，ＬＦＢの両方に対してトリミング動作を行い、回路特性を調整するための補正データが第２の範囲内にある場合はラダーヒューズＬＦＡに対してトリミング動作を行うことなく、ラダーヒューズＬＦＢに対してトリミング動作を行う。これにより、補正データが第２の範囲内である場合には、ラダーヒューズＬＦＡに対してレーザ照射する必要がない。このため、例えば量産段階で必要となる調整範囲をラダーヒューズＬＦＢに割当てれば、１回のスキャンでトリミングを完了することが可能となる。【選択図】図３
2012160538.tif 000002
【特許請求の範囲】
【請求項１】
第１の回路と、
前記第１の回路の特性を補正するための補正データを記憶する複数の光学ヒューズと、を備え、
前記複数の光学ヒューズは、Ｙ座標が異なるＮ個（Ｎ≧２）のラダーヒューズを含み、
前記Ｎ個のラダーヒューズのそれぞれは、切断ポイントが一つのＹ座標と複数のＸ座標の交点にそれぞれ位置する複数の光学ヒューズで構成され、
前記補正データが第１の範囲内にある場合には、それぞれが、少なくとも一つの光学ヒューズが切断されたＮ個のラダーヒューズの出力によって前記補正データの値が示され、
前記補正データが第２の範囲内にある場合には、いずれの光学ヒューズも切断されていないＭ個（１≦Ｍ＜Ｎ）のラダーヒューズの出力と、少なくとも一つの光学ヒューズが切断されたＮ−Ｍ個のラダーヒューズの出力と、によって前記補正データの値が示される、半導体装置。
【請求項２】
前記第１の範囲は、前記第２の範囲よりも広い、請求項１に記載の半導体装置。
【請求項３】
前記Ｍ個のラダーヒューズは前記補正データの上位ビットに割り当てられ、
前記Ｎ−Ｍ個のラダーヒューズは前記補正データの下位ビットに割り当てられている、請求項１又は２に記載の半導体装置。
【請求項４】
更に、前記補正データを構成する複数ビットのそれぞれを、前記Ｍ個のラダーヒューズに割り当てるか前記Ｎ−Ｍ個のラダーヒューズに割り当てるかを選択するスイッチ部を備える、請求項１乃至３のいずれか一項に記載の半導体装置。
【請求項５】
更に、前記スイッチ部を制御するＲＯＭを有する、請求項４に記載の半導体装置。
【請求項６】
前記Ｍ個のラダーヒューズを構成する複数の光学ヒューズの切断ポイントのＸ座標は、前記Ｎ−Ｍ個のラダーヒューズを構成する複数の光学ヒューズの切断ポイントのＸ座標に対してずれている、請求項１乃至５のいずれか一項に記載の半導体装置。
【請求項７】
更に、前記Ｎ個のラダーヒューズに対してそれぞれ設けられ、対応する光学ヒューズが切断されているか否かを判定する複数の第２の回路を備え、
前記複数の第２の回路が示す判定結果が、前記補正データとして前記第１の回路に供給される、請求項１乃至６のいずれか一項に記載の半導体装置。
【請求項８】
前記複数の第２の回路は、それぞれ対応するラダーヒューズが含む複数の光学ヒューズがそれぞれ切断されているか否かを判定する複数の判定回路を含む、請求項７に記載の半導体装置。
【請求項９】
前記第１の回路は電圧生成回路であり、前記補正データは前記電圧生成回路から出力される電圧値を補正するためのデータである、請求項１乃至８のいずれか一項に記載の半導体装置。
【請求項１０】
前記第１の回路は信号遅延回路であり、前記補正データは前記信号遅延回路に供給される信号の遅延量を補正するためのデータである、請求項１乃至８のいずれか一項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置及びその製造方法に関し、特に、回路特性を補正するための補正データを記憶する複数の光学ヒューズを備えた半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
半導体装置には、製造段階においてヒューズトリミングを行うことにより回路特性の調整を行う必要のある所定の回路が存在することがある。ヒューズトリミングは、いわゆるオンザフライ方式で行われる。オンザフライ方式においては、例えば、Ｙ座標を固定した状態でレーザ照射位置または半導体装置（半導体ウェハ）をＸ軸方向に走査しながら、Ｘ軸上に配列された複数の光学ヒューズを選択的に切断する。具体的には、レーザ照射位置が切断対象の光学ヒューズのＸ座標と一致したタイミングでレーザを発光させ、これにより所望の光学ヒューズを切断する。当該Ｙ座標に対するスキャンが完了すると、別のＹ座標にレーザ照射位置を移動させ、再びＸ軸方向への走査を行う。オンザフライ方式によるヒューズトリミングは、レーザ照射位置と半導体装置（半導体ウェハ）とを互いに位置合わせ（アライメント）した後に実行される。ここで、レーザ照射位置または半導体装置（半導体ウェハ）のＹ座標を変化させる回数が多い程、光学ヒューズの総切断時間に占めるＹ軸の移動時間の割合が増し、トリミングに要する時間が長くなる。更に、移動回数に応じて、レーザ照射部と半導体ウェハとを再度位置合わせする必要が生ずる場合、トリミングに要する時間が長くなる。
【０００３】
一方、トリミングによる回路特性の調整幅は、当該半導体装置の製造熟度と密接な関連を持つ。これは、熟度が低い試作段階と熟度が高い量産段階とで、必要な調整幅が異なるからである。例えば、当該回路の特性設計値が「５」であり、トリミングによる調整可能範囲が「１」〜「９」の範囲であるとすると、試作段階では、「１」〜「９」までの全バンドを使用する場合がある一方、量産段階では必要な調整範囲は「４」〜「６」のバンドで足りる。
【０００４】
この場合、「１」〜「９」をプログラミングするための光学ヒューズを同一のＹ軸上に配置すれば、試作段階であるか量産段階であるかに関わらず、Ｘ軸方向へのスキャンを１回行うことでトリミングが完了する。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平７−２７３２００号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、レイアウトの制約上、これらの光学ヒューズを同一のＹ軸上に配置できないケースがあり、この場合には２以上のＹ軸上に光学ヒューズを分散配置する必要が生じる（特許文献１参照）。しかしながら、このような配置を行うと、例えば、量産段階では必要な調整範囲が「４」〜「６」と狭いにも関わらず、切断すべき光学ヒューズのＹ座標が第１のＹ座標と第２のＹ座標の両方に分散することがあり、トリミング時間（複数の光学ヒューズの総切断時間）が長くなってしまう。
【課題を解決するための手段】
【０００７】
本発明の一側面による半導体装置は、第１の回路と、前記第１の回路の特性を補正する補正データを記憶する複数の光学ヒューズと、を備え、前記複数の光学ヒューズは、切断ポイントが第１のＹ座標と複数のＸ座標の交点にそれぞれ位置する複数の光学ヒューズで構成される第１のラダーヒューズと、切断ポイントが第２のＹ座標と複数のＸ座標の交点にそれぞれ位置する複数の光学ヒューズで構成される第２のラダーヒューズと、を少なくとも含んで構成され、前記補正データが第１の範囲内にある場合には、少なくとも一つの光学ヒューズが切断された前記第１のラダーヒューズの出力と、少なくとも一つの光学ヒューズが切断された前記第２のラダーヒューズの出力と、によって前記補正データの値が示され、前記補正データが第２の範囲内にある場合には、いずれの光学ヒューズも切断されていない前記第１のラダーヒューズの出力と、少なくとも一つの光学ヒューズが切断された前記第２のラダーヒューズの出力と、によって前記補正データの値が示される。
【０００８】
本発明の他の側面による半導体装置は、第１の回路と、前記第１の回路の特性を補正する補正データを記憶する複数の光学ヒューズと、を備え、前記複数の光学ヒューズは、Ｙ座標が異なるＮ個（Ｎ≧２）のラダーヒューズを含み、前記Ｎ個のラダーヒューズのそれぞれは、切断ポイントが一つのＹ座標と複数のＸ座標の交点にそれぞれ位置する複数の光学ヒューズで構成され、前記補正データが第１の範囲内にある場合には、それぞれが、少なくとも一つの光学ヒューズが切断されたＮ個のラダーヒューズの出力によって前記補正データの値が示され、前記補正データが第２の範囲内にある場合には、いずれの光学ヒューズも切断されていないＭ個（１≦Ｍ＜Ｎ）のラダーヒューズの出力と、少なくとも一つの光学ヒューズが切断されたＮ−Ｍ個のラダーヒューズの出力と、によって前記補正データの値が示される。
【０００９】
本発明の一側面による半導体装置の製造方法は、第１の回路の特性を補正する補正データが第１の範囲内にある場合には、Ｙ座標を第１のＹ座標に固定したままレーザ照射位置をＸ方向にスキャンしながら第１のラダーヒューズに含まれる複数の光学ヒューズの少なくとも一つを切断し、更に、Ｙ座標を第１のＹ座標から第２のＹ座標に移動し、Ｙ座標を前記第２のＹ座標に固定したままレーザ照射位置をＸ方向にスキャンしながら第２のラダーヒューズに含まれる複数の光学ヒューズの少なくとも一つを切断し、よって、少なくとも第１及び第２のラダーヒューズを切断することによって、前記第１の回路の特性を前記第１の範囲内に補正し、前記補正データが第２の範囲内にある場合には、前記第１のラダーヒューズに含まれる複数の光学ヒューズのいずれも切断することなく、Ｙ座標を前記第２のＹ座標に固定したままレーザ照射位置をＸ方向にスキャンしながら前記第２のラダーヒューズに含まれる複数の光学ヒューズの少なくとも一つを切断し、よって、少なくともレーザ照射位置を前記第１のＹ座標と前記第２のＹ座標の間で移動させることなく、前記第２のラダーヒューズのみを切断することによって、前記第１の回路の特性を前記第２の範囲内に補正する。
【００１０】
本発明の他の側面による半導体装置の製造方法は、第１の回路の特性を補正する補正データが第１の範囲内にある場合には、レーザ照射位置のＹ座標をＮ回（Ｎ≧１）移動させて、複数のＹ座標のそれぞれにおいて、Ｙ座標を固定したまま前記レーザ照射位置をＸ方向にスキャンしながら対応するラダーヒューズに含まれる複数の光学ヒューズの少なくとも一つを切断し、前記補正データが第２の範囲内にする場合には、前記レーザ照射位置のＹ座標をＭ回（０≦Ｍ＜Ｎ）移動させて、１または複数のＹ座標のそれぞれにおいて、Ｙ座標を固定したまま前記レーザ照射位置をＸ方向にスキャンしながら対応するラダーヒューズに含まれる複数の光学ヒューズの少なくとも一つを切断する。
【発明の効果】
【００１１】
本発明によれば、補正データが第２の範囲内にある場合には、第１のラダーヒューズに対してレーザ照射する必要がない。このため、例えば、量産段階で必要となる調整範囲を第２のラダーヒューズに割り当てれば、レーザ照射位置または半導体装置（半導体ウェハ）のＹ座標の移動回数を減少させることができ、トリミング時間（複数の光学ヒューズの総切断時間）を減少できる。
【図面の簡単な説明】
【００１２】
【図１】本発明の原理を説明するための図であり、（ａ）は光学ヒューズの模式的なレイアウトを示し、（ｂ）は補正データの調整可能範囲を示している。
【図２】本発明の好ましい実施形態による半導体装置１０の全体構成を示すブロック図である。
【図３】ヒューズ回路部１００の構成を示す模式図である。
【図４】判定回路１１０の回路図である。
【図５】判定回路１１０の動作を説明するための動作波形図である。
【図６】デコーダ１２０の主要部の構成を示す回路図である。
【図７】電源回路３０の主要部の一部の構成を示す回路図である。
【図８】ヒューズを用いて行う内部電圧ＶＡのレベル調整を説明する模式図である。
【図９】試作段階における内部電圧ＶＡの調整可能範囲と量産段階における内部電圧ＶＡの調整可能範囲との関係を説明するための模式図である。
【図１０】変形例によるヒューズ回路部１００ａの回路図である。
【図１１】他の変形例によるヒューズ回路部１００ｂの回路図である。
【発明を実施するための形態】
【００１３】
本発明の課題を解決する技術思想（コンセプト）の代表的な一例は、以下に示される。但し、本願の請求内容はこの技術思想に限られず、本願の請求項に記載の内容であることは言うまでもない。すなわち、互いにＹ座標の異なる第１及び第２のラダーヒューズに回路特性を補正するための補正データを記憶させるに際し、補正データを広い範囲で使用する必要がある場合には第１及び第２のラダーヒューズの両方を切断し、補正データを狭い範囲で使用する場合には第１のラダーヒューズを切断することなく、第２のラダーヒューズを切断することを技術思想とする。これにより、例えば、試作段階のように補正データを広い範囲で使用する必要がある場合には、第１及び第２のラダーヒューズの両方を切断することにより補正データの選択幅を十分に確保することができるとともに、量産段階のように補正データを殆ど狭い範囲でしか使用する必要がない場合には、第１のラダーヒューズを切断する必要がないことから、トリミング時間（複数の光学ヒューズの総切断時間）を短縮することが可能となる。
【００１４】
図１は本発明の原理を説明するための図であり、図１（ａ）は光学ヒューズの模式的なレイアウトを示し、図１（ｂ）は補正データの調整可能範囲を示している。
【００１５】
図１（ａ）に示すように、本発明においては複数の光学ヒューズＦが用いられ、その一部は第１のＹ座標（Ｙ１）に配列された第１のラダーヒューズＬＦＡを構成し、他の一部は第２のＹ座標（Ｙ２）に配列された第２のラダーヒューズＬＦＢを構成する。第１のラダーヒューズＬＦＡを構成する各光学ヒューズＦのＸ座標は互いに異なり、第２のラダーヒューズＬＦＢを構成する各光学ヒューズＦのＸ座標も互いに異なる。尚、本発明においてＸ座標とＹ座標は互いに直交する方向であれば足り、絶対的な方向を意味するものではない。
【００１６】
これらの光学ヒューズＦは、初期状態（所謂半導体ウェハの前工程が終了した時点）においては電気的に導通状態にある。そして、製造段階（半導体ウェハの試験工程）においてレーザ照射装置が光学ヒューズＦにレーザ照射を行うと、電気的に非導通状態に遷移する。導通状態から非導通状態に遷移した光学ヒューズＦは元の導通状態に戻すことはできない。したがって、１個の光学ヒューズＦによって１ビットの情報を不可逆的且つ不揮発的に記憶することができる。光学ヒューズＦによって記憶される情報は、当該半導体装置（半導体ウェハから分割された複数のチップのそれぞれ）に含まれる所定の回路の回路特性を補正するための補正データである。つまり、製造段階（試験工程）において所定の回路の回路特性を測定し、その結果に基づいて光学ヒューズＦに補正データをプログラムすることにより、当該回路が所望の特性に補正される。このようなレーザ照射による特性調整動作は、ヒューズトリミングと呼ばれる。尚、半導体ウェハを半導体装置と読み替えることもできる。
【００１７】
ヒューズトリミングは、いわゆるオンザフライ方式で行われる。オンザフライ方式によるヒューズトリミングは、レーザ照射位置と半導体装置（半導体ウェハ）とを互いに位置合わせ（アライメント）した後に実行される。したがって、第１のラダーヒューズＬＦＡに対してオンザフライ方式でトリミングを行う場合には、Ｙ座標を第１のラダーヒューズＬＦＡのＹ座標（Ｙ１）に固定した状態で、レーザ照射位置をＸ軸方向に走査することにより、第１のラダーヒューズＬＦＡを構成する複数の光学ヒューズＦを選択的に切断する。同様に、第２のラダーヒューズＬＦＢに対してオンザフライ方式でトリミングを行う場合には、Ｙ座標を第２のラダーヒューズＬＦＢのＹ座標（Ｙ２）に固定した状態で、レーザ照射位置をＸ軸方向に走査することにより、第２のラダーヒューズＬＦＢを構成する複数の光学ヒューズＦを選択的に切断する。Ｙ座標（Ｙ１）からＹ座標（Ｙ２）へオンザフライの座標を変更する回数が増大する場合、レーザ照射のスポット座標の精度を高めるために、再度アライメントを行うことが望ましい。尚、アライメントは、チップまたは半導体ウェハ上のアレイメントマーク（アライメント用のレイアウトパターン）を基準としてレーザ照射装置と半導体ウェハを位置合わせすることにより行う。アライメント時においては、半導体ウェハを基準としてレーザ照射装置を移動しても良いし、レーザ照射装置を基準として半導体ウェハを移動しても良い。
【００１８】
第１のラダーヒューズＬＦＡは、補正データの調整可能範囲を広く設定する場合に使用する。具体的には、図１（ｂ）に示すように、補正データの調整可能範囲をＡ＋Ｂ＋Ｃとする場合には、第１のラダーヒューズＬＦＡと第２のラダーヒューズＬＦＢの両方を使用する。この場合、補正データは±βの範囲で調整可能となる。これに対し、補正データの調整可能範囲をＢに限定する場合には、第２のラダーヒューズＬＦＢのみを使用する。この場合、補正データは±α（但しα＜β）の範囲で調整可能となる。図１（ｂ）において「０」と表記されているのは、第１及び第２のラダーヒューズＬＦＡ，ＬＦＢのいずれも切断しない場合に得られる当該回路の特性値を意味し、理想的には設計値と一致する。しかしながら、「０」における特性値はプロセス条件などによってばらつくため、これを設計値に近づけるためにヒューズトリミングが行われる。
【００１９】
ここで、第１例として、試作段階のように当該半導体装置の製造熟度が低い場合には、実際に得られる特性値と設計値との乖離が大きいことから、ヒューズトリミングによる補正データの調整可能範囲を広く設定する必要がある。この場合には、第１及び第２のラダーヒューズＬＦＡ，ＬＦＢの両方を使用する。これに対し、量産段階のように当該半導体装置の製造熟度が高い場合には、殆どの場合、実際に得られる特性値と設計値との乖離が小さいため、ヒューズトリミングによる補正データの調整可能範囲を広く設定する必要はなく、例えば補正データの調整可能範囲は±αで足りる。この場合には、第１のラダーヒューズＬＦＡに対するヒューズトリミングを行うことなく、第２のラダーヒューズＬＦＢに対してヒューズトリミングを行うだけでよい。
【００２０】
また、第２例として、半導体ウェハ間または半導体ウェハのロット間の製造ばらつきによっても第１例と同様なことがいえる。例えば２５枚の半導体ウェハで一つのロットが定義される。製造装置において半導体ウェハを処理するとき、製造装置内の半導体ウェハの位置によって、半導体ウェハ毎に特性が変化する。ロットにおいても同様である。
【００２１】
このように、補正データの調整可能範囲が±αの範囲で良い場合、第２のラダーヒューズＬＦＢに対するヒューズトリミングのみによって補正データが生成されるよう、補正データと光学ヒューズＦとの関係を割り当てることにより、量産段階におけるトリミング時間（複数の光学ヒューズの総切断時間）を短縮することが可能となる。
【００２２】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
【００２３】
図２は、本発明の好ましい実施形態による半導体装置１０の全体構成を示すブロック図である。
【００２４】
本実施形態による半導体装置１０はＤＲＡＭであり、図２に示すようにメモリセルアレイ１１を備えている。メモリセルアレイ１１には、互いに交差する複数のワード線ＷＬと複数のビット線ＢＬが設けられており、その交点にメモリセルＭＣが配置されている。ワード線ＷＬの選択はロウデコーダ１２によって行われ、ビット線ＢＬの選択はカラムデコーダ１３によって行われる。ビット線ＢＬは、センス回路１４内の対応するセンスアンプＳＡにそれぞれ接続されており、カラムデコーダ１３により選択されたビット線ＢＬは、センスアンプＳＡを介してアンプ回路１５に接続される。
【００２５】
ロウデコーダ１２、カラムデコーダ１３、センス回路１４及びアンプ回路１５の動作は、アクセス制御回路２０によって制御される。アクセス制御回路２０には、アドレス端子２１及びコマンド端子２２を介してそれぞれ外部からアドレス信号ＡＤＤ及びコマンド信号ＣＭＤが供給される。アクセス制御回路２０は、アドレス信号ＡＤＤ及びコマンド信号ＣＭＤを受け、これらに基づいてロウデコーダ１２、カラムデコーダ１３、センス回路１４及びアンプ回路１５を制御する。
【００２６】
具体的には、コマンド信号ＣＭＤが半導体装置１０のアクティブ動作を示している場合には、アドレス信号ＡＤＤはロウデコーダ１２に供給される。これに応答して、ロウデコーダ１２はアドレス信号ＡＤＤが示すワード線ＷＬを選択し、これにより対応するメモリセルＭＣがそれぞれビット線ＢＬに接続される。その後、アクセス制御回路２０は、所定のタイミングでセンス回路１４を活性化させる。
【００２７】
一方、コマンド信号ＣＭＤが半導体装置１０のリード動作又はライト動作を示している場合には、アドレス信号ＡＤＤはカラムデコーダ１３に供給される。これに応答して、カラムデコーダ１３はアドレス信号ＡＤＤが示すビット線ＢＬをアンプ回路１５に接続する。リード動作時においては、センスアンプＳＡを介してメモリセルアレイ１１から読み出されたリードデータＤＱがアンプ回路１５を介してデータ端子２３から外部に出力される。また、ライト動作時においては、データ端子２３を介して外部から供給されたリードデータＤＱがアンプ回路１５及びセンスアンプＳＡを介してメモリセルＭＣに書き込まれる。
【００２８】
これら各回路ブロックは、それぞれ所定の内部電圧を動作電源として使用する。これら内部電源は、図２に示す電源回路３０によって生成される。電源回路３０は、電源端子３１，３２を介してそれぞれ供給される外部電位ＶＤＤ及び接地電位ＶＳＳを受け、これらに基づいて内部電圧ＶＰＰ，ＶＰＥ，ＶＡＲＹなどを生成する。尚、本明細書においてＶＤＤ，ＶＰＰ，ＶＰＥ，ＶＡＲＹとは、当該電位のレベルを示すほか、接地電位ＶＳＳに対する電位差（電圧）をも示す。例えば、「ＶＤＤ」とは、外部電位ＶＤＤの電位レベルそのものを指すほか、接地電位ＶＳＳに対する電位差（電圧）をも示す。ＶＰＰ，ＶＰＥ，ＶＡＲＹについても同様である。本実施形態では、
ＶＰＰ＞ＶＤＤ＞ＶＰＥ≒ＶＡＲＹ
である。内部電位ＶＰＰは外部電位ＶＤＤを昇圧することによって生成され、内部電位ＶＰＥ，ＶＡＲＹは外部電位ＶＤＤを降圧することによって生成される。
【００２９】
内部電圧ＶＰＰは、主にロウデコーダ１２において用いられる電圧である。ロウデコーダ１２は、アドレス信号ＡＤＤに基づき選択したワード線ＷＬをＶＰＰレベルに駆動し、これによりメモリセルＭＣに含まれるセルトランジスタをオン（導通）させる。内部電圧ＶＡＲＹは、センス回路１４において用いられる電圧である。センス回路１４が活性化すると、ビット線対の一方をＶＡＲＹレベル、他方をＶＳＳレベルに駆動することにより、読み出されたリードデータの増幅を行う。内部電圧ＶＰＥは、アクセス制御回路２０などの大部分の周辺回路の動作電圧として用いられる。これら周辺回路の動作電圧として外部電圧ＶＤＤよりも電圧の低い内部電圧ＶＰＥを用いることにより、半導体装置１０の低消費電力化が図られている。
【００３０】
電源回路３０よって生成される各種内部電圧のレベルは、ヒューズ回路部１００によって調整される。したがって、本実施形態における電源回路３０は、ヒューズ回路部１００によって特性が補正される「第１の回路」に相当する。以下の説明においては、電源回路３０が生成する内部電圧ＶＡ（図２には図示せず）の調整動作について説明する。
【００３１】
図３は、ヒューズ回路部１００の構成を示す模式図である。
【００３２】
図３に示すように、ヒューズ回路部１００は、それぞれ複数の光学ヒューズからなる第１及び第２のラダーヒューズＬＦＡ，ＬＦＢと、各光学ヒューズの状態を判定する判定回路１１０と、判定回路１１０からの出力信号をデコードするデコーダ１２０とを備える。
【００３３】
第１のラダーヒューズＬＦＡは、第１のＹ座標（Ｙ１）に配列された複数の光学ヒューズＦＡ１，ＦＡ２・・・によって構成され、第２のラダーヒューズＬＦＢは第２のＹ座標（Ｙ２）に配列された複数の光学ヒューズＦＢ１，ＦＢ２・・・によって構成される。各光学ヒューズの中心座標は、トリミング時における切断ポイントに相当する。したがって、第１のラダーヒューズＬＦＡに対してトリミングを行う場合には、Ｙ座標を第１のラダーヒューズＬＦＡのＹ座標（Ｙ１）に固定した状態で、レーザ照射位置をＸ軸方向に走査しながら、第１のラダーヒューズＬＦＡを構成する複数の光学ヒューズＦＡ１，ＦＡ２・・・を選択的に切断する。同様に、第２のラダーヒューズＬＦＢに対してトリミングを行う場合には、Ｙ座標を第２のラダーヒューズＬＦＢのＹ座標（Ｙ２）に固定した状態で、レーザ照射位置をＸ軸方向に走査しながら、第２のラダーヒューズＬＦＢを構成する複数の光学ヒューズＦＢ１，ＦＢ２・・・を選択的に切断する。
【００３４】
本実施形態においては、第１のラダーヒューズＬＦＡを構成する複数の光学ヒューズＦＡ１，ＦＡ２・・・の切断ポイントのＸ座標は、第２のラダーヒューズＬＦＢを構成する複数の光学ヒューズＦＢ１，ＦＢ２・・・の切断ポイントのＸ座標に対してずれている。これにより、図３に示すように全体として光学ヒューズがジグザグにレイアウトされることになる。このようなレイアウトとすれば、第１のラダーヒューズＬＦＡを構成する複数の光学ヒューズＦＡ１，ＦＡ２・・・と第２のラダーヒューズＬＦＢを構成する複数の光学ヒューズＦＢ１，ＦＢ２・・・との距離を離すことができる。よって、複数の光学ヒューズＦＡ１，ＦＡ２のピッチ、及び複数の光学ヒューズＦＢ１，ＦＢ２のピッチを、それぞれ縮小できることから、ヒューズ回路部１００の占有面積を縮小することが可能となる。但し、本発明においてこのようなジグザグのレイアウトとすることは必須ではない。
【００３５】
各光学ヒューズは、一端がＶＳＳ配線に共通接続され、他端がそれぞれ対応する判定回路１１０に接続されている。ＶＳＳ配線とは、接地電位ＶＳＳが供給される配線である。これにより各判定回路１１０へ入力されるヒューズ信号Ａ１ａ〜Ａ４ａ，Ｂ１ａ〜Ｂ４ａは、対応する光学ヒューズが未切断状態であればＶＳＳレベルとなり、対応する光学ヒューズＦが切断されていればフローティング状態となる。各判定回路１１０には上記のヒューズ信号の他、プリチャージ信号ＰＲＥが共通に供給されており、プリチャージ信号ＰＲＥの変化によって対応する光学ヒューズが切断されているか否かを判定する。判定回路１１０によって生成される判定信号Ａ１ｂ〜Ａ４ｂ，Ｂ１ｂ〜Ｂ４ｂは、デコーダ１２０に供給される。デコーダ１２０は、判定信号Ａ１ｂ〜Ａ４ｂ，Ｂ１ｂ〜Ｂ４ｂをデコードすることによって選択信号ＳＥＬを生成する。選択信号ＳＥＬは図２に示す電源回路３０に供給され、その値によって各種内部電圧のレベルを補正する。
【００３６】
図４は、判定回路１１０の回路図である。図４に示す判定回路１１０は光学ヒューズＦＡ１に対応する判定回路１１０であるが、他の光学ヒューズに対応する判定回路１１０も同じ回路構成を有している。
【００３７】
図４に示すように、判定回路１１０は、ヒューズ信号Ａ１ａを受けて判定信号Ａ１ｂを生成する２段のインバータ１１１，１１２と、ＶＰＥ配線とインバータ１１１の入力ノードとの間に接続されたＰチャンネル型のＭＯＳトランジスタ１１３，１１４とを備えている。トランジスタ１１３のゲート電極にはプリチャージ信号ＰＲＥが供給され、トランジスタ１１４のゲート電極にはインバータ１１１の出力信号が供給される。
【００３８】
図５は、判定回路１１０の動作を説明するための動作波形図である。
【００３９】
図５に示すように、時刻ｔ１以前においてはプリチャージ信号ＰＲＥがハイレベルであり、トランジスタ１１３はオフ状態である。このため、各ヒューズ信号Ａ１ａ〜Ａ４ａ，Ｂ１ａ〜Ｂ４ａは、対応する光学ヒューズが未切断状態であればＶＳＳレベルとなり、対応する光学ヒューズＦが切断されていればフローティング状態となる。
【００４０】
時刻ｔ１においてプリチャージ信号ＰＲＥがローレベルに変化すると、トランジスタ１１３がオンするため、各ヒューズ信号Ａ１ａ〜Ａ４ａ，Ｂ１ａ〜Ｂ４ａのレベルは対応する光学ヒューズの切断状態に関わらずハイレベル（ＶＰＥＲＩ）にプリチャージされる。その後、時刻ｔ２においてプリチャージ信号ＰＲＥがハイレベルに戻ると、トランジスタ１１３は再びオフ状態となる。その結果、各ヒューズ信号Ａ１ａ〜Ａ４ａ，Ｂ１ａ〜Ｂ４ａは、対応する光学ヒューズが未切断状態であればＶＳＳレベルに戻る一方、対応する光学ヒューズＦが切断されていればハイレベル（ＶＰＥＲＩ）を保持する。尚、ハイレベル（ＶＰＥＲＩ）は、内部電圧ＶＰＥであっても外部電位ＶＤＤであってもよい。
【００４１】
各ヒューズ信号Ａ１ａ〜Ａ４ａ，Ｂ１ａ〜Ｂ４ａのレベルは、判定回路１１０を構成するインバータ１１１及びトランジスタ１１４からなるラッチ回路によってラッチされ、判定信号Ａ１ｂ〜Ａ４ｂ，Ｂ１ｂ〜Ｂ４ｂとして出力されることになる。判定信号Ａ１ｂ〜Ａ４ｂ，Ｂ１ｂ〜Ｂ４ｂは、デコーダ１２０に供給される。
【００４２】
図６は、デコーダ１２０の主要部の構成を示す回路図である。
【００４３】
図６は、デコーダ１２０を構成する回路の一部として、判定信号Ａ１ｂ，Ｂ１ｂ，Ｂ２ｂをデコードする回路部分を示しており、判定信号Ａ１ｂ，Ｂ１ｂ，Ｂ２ｂの論理レベルの組み合わせによって８ビットの選択信号ＳＥＬ０〜ＳＥＬ７のいずれか１ビットをハイレベルに活性化させる。図６においてＢと表記された選択信号ＳＥＬ０〜ＳＥＬ３は、判定信号Ａ１ｂがローレベルである場合に活性化されうる信号群を示している。換言すれば、光学ヒューズＦＡ１が未切断である場合に活性化されうる信号群である。この信号群Ｂによる電圧調整範囲は、図１（ｂ）に示した調整可能範囲Ｂに対応する。
【００４４】
これに対し、図６においてＡ又はＣと表記された選択信号ＳＥＬ４〜ＳＥＬ７は、判定信号Ａ１ｂがハイレベルである場合に活性化されうる信号群を示している。換言すれば、光学ヒューズＦＡ１が切断状態である場合に活性化されうる信号群である。これら信号群Ａ及びＣによる電圧調整範囲は、図１（ｂ）に示した調整可能範囲Ａ及びＣにそれぞれ対応する。
【００４５】
図７は、電源回路３０の主要部の一部の構成を示す回路図である。
【００４６】
図７は、電源回路３０を構成する回路の一部として、所定の内部電圧ＶＡを生成する回路部分を示している。この回路部分は、例えば電源回路３０が有する周知なレギュレータ（不図示）を制御するオペアンプ（不図示）へ基準電圧として供給する内部電圧ＶＡを示している。図７に示す回路部分は、電源電位ＶＰＥ１と接地電位ＶＳＳとの間に直列接続された９個の抵抗素子Ｒ１〜Ｒ９と、これら抵抗素子によって生成された内部電圧ＶＰＥ１１〜ＶＰＥ１８のいずれか一つを選択するトランスファゲート２００〜２０７とを備える。電源電位ＶＰＥ１は、図２の電源回路３０が出力する内部電圧ＶＰＥに相当する。
【００４７】
内部電圧ＶＰＥ１１のレベルは、次式で与えられる。
【００４８】
【数１】
2012160538.tif 000003
【００４９】
内部電圧ＶＰＥ１５のレベルは、次式で与えられる。
【００５０】
【数２】
2012160538.tif 000004
【００５１】
内部電圧ＶＰＥ１８のレベルは、次式で与えられる。
【００５２】
【数３】
2012160538.tif 000005
【００５３】
他の内部電圧レベルも同様の式によって与えられ、その結果、内部電圧ＶＰＥ１１〜ＶＰＥ１８の関係は、ＶＰＥ１１＞ＶＰＥ１２>ＶＰＥ１３・・・ＶＰＥ１７＞ＶＰＥ１８となる。抵抗素子Ｒ１〜Ｒ９の抵抗値は任意である。
【００５４】
一方、トランスファゲート２００〜２０７は、それぞれ対応する選択信号ＳＥＬ０〜ＳＥＬ７に基づいて導通する。したがって、導通状態となるのはトランスファゲート２００〜２０７の中の一つのみであり、導通したトランスファゲートに対応する内部電圧ＶＰＥ１１〜ＶＰＥ１８のいずれか一つが内部電圧ＶＡとして出力されることになる。
【００５５】
図８は、ヒューズを用いて行う内部電圧ＶＡのレベル調整を説明するための模式図である。また、図９は、試作段階における内部電圧ＶＡの調整可能範囲と量産段階における内部電圧ＶＡの調整可能範囲との関係を説明するための模式図である。
【００５６】
図８及び図９においてＶＡａと表記しているのが実際に得られる内部電圧ＶＡの基準レベルであり、ハッチングで示されているのがトリミングによる電圧の調整量である。図８に示すように、トリミングによる電圧の調整幅を＋α１〜−α２の範囲に設定する場合には、内部電圧ＶＰＥ１３〜ＶＰＥ１６のいずれかが選択される。これに対し、トリミングによる電圧の調整幅を＋β１〜−β２の範囲に拡大する場合には、内部電圧ＶＰＥ１１〜ＶＰＥ１８のいずれかが選択される。
【００５７】
ここで、内部電圧ＶＰＥ１３〜ＶＰＥ１６のいずれかを選択する場合、つまり調整幅を＋α１〜−α２の範囲に設定する場合には、選択信号ＳＥＬ０〜ＳＥＬ３のうち任意の選択信号を活性化できれば足り、他の選択信号ＳＥＬ４〜ＳＥＬ７が活性化可能である必要はない。このことは、図６を用いて説明したとおり、使用する選択信号ＳＥＬ０〜ＳＥＬ３が信号群Ｂに設定されることを意味するため、光学ヒューズＦＡ１は必ず未切断状態で良いことになる。これにより、実際のトリミングにおいては、図３に示した第２のラダーヒューズＬＦＢに対してトリミングを実行すれば足り、第１のラダーヒューズＬＦＡに対してトリミングを実行する必要がなくなる。
【００５８】
これに対し、内部電圧の選択可能範囲を内部電圧ＶＰＥ１１〜ＶＰＥ１８に拡大する場合、つまり調整幅を＋β１〜−β２の範囲に拡大する場合には、プログラムすべき内容に応じて第１及び第２のラダーヒューズＬＦＡ，ＬＦＢの両方に対してトリミングを実行すればよい。
【００５９】
このことは、３ビットの判定信号Ａ１ｂ，Ｂ１ｂ，Ｂ２ｂのうち、判定信号Ａ１ｂがバイナリ信号の上位ビットを構成し、判定信号Ｂ１ｂ，Ｂ２ｂがバイナリ信号の下位ビットを構成することを意味する。
【００６０】
したがって、例えば、試作段階のように半導体装置１０の製造熟度が低い場合には、内部電圧ＶＡの調整可能範囲を広く設定する必要があるため、第１及び第２のラダーヒューズＬＦＡ，ＬＦＢの両方を使用し、量産段階のように半導体装置１０の製造熟度が高い場合には、第２のラダーヒューズＬＦＢだけを使用すればよい。これにより、試作段階においては内部電圧ＶＡの調整可能範囲を広く確保することができるとともに、量産段階のように内部電圧ＶＡの調整可能範囲を限定可能である場合には、第１のラダーヒューズＬＦＡを切断する必要がないことから、トリミング時間（複数の光学ヒューズの総切断時間）を短縮することが可能となる。
【００６１】
尚、半導体ウェハの状態でトリミングを実施する場合を詳述する。半導体ウェハは、Ｘ方向及びＹ方向にマトリックス状に展開された複数のチップで構成される。複数のチップのそれぞれは、第１及び第２のラダーヒューズを含んでいる。半導体ウェハの状態で、複数のチップのすべてが試験される。レーザ照射装置は、試験後に、複数のチップの第１及び第２のラダーヒューズを、それぞれ対応する試験結果に基づいて切断する。半導体ウェハ上においてＹ軸を共通とするＸ方向に展開された複数のチップ（第１のＸ列）の試験結果（補正データ）がすべて第２の範囲内であるとき、レーザ照射装置は第１のＸ列に対して第２のラダーヒューズのみを切断する。他方、第１のＸ列に含まれる少なくとも一つのチップの試験結果（補正データ）が第１の範囲内を示すとき、レーザ照射装置は第１のＸ列に対し、第１のラダーヒューズが示すＹ軸へ移動して対応する前記少なくとも一つのチップが含む第１のラダーヒューズを切断し、その後、第２のラダーヒューズが示すＹ軸へ移動して第２のラダーヒューズを切断する。第２、第３のＸ列にそれぞれ展開する複数のチップに対しても、同様に処理する。
【００６２】
図１０は、変形例によるヒューズ回路部１００ａの回路図である。
【００６３】
図１０に示すヒューズ回路部１００ａは、判定回路１１０とデコーダ１２０との間にスイッチ部１３０が設けられている点において、図３に示したヒューズ回路部１００と相違している。その他の点については、図３に示したヒューズ回路部１００と同一であることから、同一の要素には同一の符号を付し、重複する説明は省略する。
【００６４】
スイッチ部１３０は、判定回路１１０から出力される判定信号の入れ替えを行う回路である。具体的には、判定信号Ａｉｂ及び判定信号Ｂｉｂ（ｉは１〜４）をそのまま判定信号Ａｉｃ及び判定信号Ｂｉｃとして出力するか、或いは、判定信号Ｂｉｃ及び判定信号Ａｉｃとして入れ替えて出力するかを選択する。図１０に示す例では、判定信号Ａ１ｂ〜Ａ４ｂ，Ｂ１ｂ〜Ｂ４ｂがすべてそのまま判定信号Ａ１ｃ〜Ａ４ｃ，Ｂ１ｃ〜Ｂ４ｃとして出力されるよう設定された状態を示している。
【００６５】
このようなスイッチ部１３０を設けることにより、デコーダ１２０に入力される判定信号Ａ１ｃ〜Ａ４ｃ，Ｂ１ｃ〜Ｂ４ｃのそれぞれを第１のラダーヒューズＬＦＡに割り当てるか第２のラダーヒューズＬＦＢに割り当てるか切り替えることが可能となる。これにより、量産段階において例えば内部電圧ＶＡの調整可能範囲を限定する場合、実際の限定範囲に応じてスイッチ部１３０の切り替えを行うことにより、どのような限定範囲であっても第１のラダーヒューズＬＦＡの切断を不要とすることが可能となる。
【００６６】
スイッチ部１３０の具体的な構成については特に限定されないが、マスクパターンの変更によってスイッチ部１３０の機能を実現することが可能である。この場合、試作段階から量産段階に移行する際に、調整可能範囲をどのように限定するかに応じてスイッチ部１３０を構成する配線層を変更すればよい。
【００６７】
或いは、図１１に示すヒューズ回路部１００ｂのように、スイッチ部１３０を制御するＲＯＭ回路１４０を設けても構わない。ＲＯＭ回路１４０としては、電気的に書き込み可能なアンチヒューズ回路などを挙げることができる。ＲＯＭ回路１４０を用いれば、マスクパターンの変更が不要となる。
【００６８】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【００６９】
例えば、上記実施形態では、補正の対象が内部電圧のレベルである場合を例に説明したが、本発明において、トリミングによる補正対象がこれに限定されるものではなく、他のパラメータを補正するためのトリミングに適用することも可能である。例えば、アクセス制御回路２０内において、第１の信号と第２の信号の時間差（遅延量）を変更するトリミングに適用できる。一例として、第１の信号はワード線ＷＬを活性する信号であり、第２の信号はセンスアンプＳＡを活性する信号である。第２の信号は、信号遅延回路によってその遅延量が調整される。
【００７０】
また、上記実施形態では、補正データをバイナリ形式でプログラムする場合を例に説明したが、補正データのプログラムをバイナリ形式で行うことは必須でなく、光学ヒューズを１つ切断するごとに補正データが１ピッチ変化するようプログラムしても構わない。
【００７１】
また、ヒューズ回路部１００においては、判定回路１１０は、様々な回路形式でよい。更に、第１及び第２のラダーヒューズＬＦＡ，ＬＦＢに対して、一つの判定回路とすることも可能である。
【００７２】
また、ＲＯＭ回路１４０においては、アンチヒューズ回路に代えて、第２のラダーヒューズＬＦＢ内に、スイッチ部１３０を制御する光学ヒューズを更に設けても良い。第２のラダーヒューズＬＦＢは、試作段階及び量産段階においても適用されるヒューズであるからである。
【００７３】
また、オンザフライ方式においては、半導体ウェハ上においてＹ座標（Ｙ１）が同一である第１及び第２のチップに対し、第１のチップに含まれる第２のラダーヒューズＬＦＢと第２のチップに含まれる第２のラダーヒューズＬＦＢとを連続的にプログラムすることができる。すなわち、チップごとにＹ座標の移動を行う必要はなく、例えばＸ方向へのスキャン及び光学ヒューズの切断を、Ｘ方向に展開される複数のチップに対して一括として実施することができる。
【００７４】
また、上記実施形態では、Ｙ軸が異なる２つのラダーヒューズを例に説明したが、３つ以上のラダーヒューズを用いても構わない。例えば、第１例として、Ｙ軸が異なる３つのラダーヒューズ（第１乃至第３のラダーヒューズ）を設け、試作段階では３つのラダーヒューズを切断し、量産段階では１つのラダーヒューズ（第３のラダーヒューズ）または２つのラダーヒューズ（第２及び第３のラダーヒューズ）を切断する。第２例として、４つのラダーヒューズ（第１乃至第４のラダーヒューズ）を設け、試作段階では４つのラダーヒューズを切断し、量産段階では２つのラダーヒューズ（第３及び第４のラダーヒューズ）を切断する。いずれにおいても、レーザ照射位置のＹ座標の移動を削減でき、トリミング時間（複数の光学ヒューズの総切断時間）を減少させることができる。第１及び第２の例においても、本願の技術範囲に含まれることは言うまでもない。
【００７５】
また、オンザフライ方式によるヒューズトリミングは、半導体ウェハ上を基準（固定）としてレーザ照射位置を移動させる第１の方式でも良いし、レーザ照射位置を基準（固定）として半導体ウェハを移動させる第２の方式でも良い。例えばこの明細書において、レーザ照射位置をＸ方向にスキャンするという表現は、第１及び第２の方式は実質的に同じことを示している。よって、どちらの方式も本願の技術範囲に含まれることは言うまでもない。
【００７６】
本願の技術思想は、光学ヒューズを有する半導体装置に適用できる。更に、図面で開示した各回路ブロック内の回路形式、その他の制御信号を生成する回路は、上記実施形態において開示する回路形式限られない。
【００７７】
本発明の半導体装置の技術思想は、光学ヒューズを有する様々な半導体装置に適用することができる。例えば、ＣＰＵ（Central Processing Unit）、ＭＣＵ（Micro Control Unit）、ＤＳＰ（Digital Signal Processor）、ＡＳＩＣ（Application Specific Integrated Circuit）、ＡＳＳＰ（Application Specific Standard Product）、メモリ（Memory）等の半導体装置全般に、本発明を適用することができる。このような本発明が適用された半導体装置の製品形態としては、例えば、ＳＯＣ（システムオンチップ）、ＭＣＰ（マルチチップパッケージ）やＰＯＰ（パッケージオンパッケージ）などが挙げられる。これらの任意の製品形態、パッケージ形態を有する半導体装置に対して本発明を適用することができる。
【００７８】
また、トランジスタとして電界効果トランジスタ（Field Effect Transistor; FET）を用いる場合には、ＭＯＳ（Metal Oxide Semiconductor）以外にもＭＩＳ（Metal-Insulator Semiconductor）、ＴＦＴ（Thin Film Transistor）等の様々なＦＥＴに適用できる。更に、装置内に一部のバイポーラ型トランジスタを有しても良い。
【００７９】
更に、ＮＭＯＳトランジスタ（Ｎ型チャネルＭＯＳトランジスタ）は、第１導電型のトランジスタ、ＰＭＯＳトランジスタ（Ｐ型チャネルＭＯＳトランジスタ）は、第２導電型のトランジスタの代表例である。
【００８０】
また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【００８１】
以下、本発明の態様の一部を付記として記載する。
（付記１）
第１の回路の特性を補正する補正データが第１の範囲内にある場合には、レーザ照射位置のＹ座標をＮ回（Ｎ≧１）移動させて、複数のＹ座標のそれぞれにおいて、Ｙ座標を固定したまま前記レーザ照射位置をＸ方向にスキャンしながら対応するラダーヒューズに含まれる複数の光学ヒューズの少なくとも一つを切断し、
前記補正データが第２の範囲内にある場合には、前記レーザ照射位置のＹ座標をＭ回（０≦Ｍ＜Ｎ）移動させて、１または複数のＹ座標のそれぞれにおいて、Ｙ座標を固定したまま前記レーザ照射位置をＸ方向にスキャンしながら対応するラダーヒューズに含まれる複数の光学ヒューズの少なくとも一つを切断する、半導体装置の製造方法。
（付記２）
前記第１の範囲は、前記第２の範囲よりも広い、付記１に記載の半導体装置の製造方法。
（付記３）
前記第１の回路をそれぞれ含む複数のチップが、半導体ウェハのＸ及びＹ方向に展開され、
前記Ｘ方向へのスキャン及び前記光学ヒューズの切断は、前記Ｘ方向に展開される前記複数のチップに対して一括して実施する、付記１または２に記載の半導体装置の製造方法。
（付記４）
前記第１の回路をそれぞれ含む複数のチップが、半導体ウェハのＸ及びＹ方向に展開され、
前記Ｎ回の移動及びＭ回の移動は、前記Ｙ方向に展開される前記複数のチップのそれぞれにおいて実施する、付記１乃至３のいずれか一項に記載の半導体装置の製造方法。
（付記５）
第１の回路の特性を補正する補正データが第１の範囲内にある場合には、
Ｙ座標を第１のＹ座標に固定したままレーザ照射位置をＸ方向にスキャンしながら第１のラダーヒューズに含まれる複数の光学ヒューズの少なくとも一つを切断し、更に、
Ｙ座標を第１のＹ座標から第２のＹ座標に移動し、
Ｙ座標を前記第２のＹ座標に固定したままレーザ照射位置をＸ方向にスキャンしながら第２のラダーヒューズに含まれる複数の光学ヒューズの少なくとも一つを切断し、
よって、少なくとも第１及び第２のラダーヒューズを切断することによって、前記第１の回路の特性を前記第１の範囲内に補正し、
前記補正データが第２の範囲内にある場合には、
前記第１のラダーヒューズに含まれる複数の光学ヒューズのいずれも切断することなく、Ｙ座標を前記第２のＹ座標に固定したままレーザ照射位置をＸ方向にスキャンしながら前記第２のラダーヒューズに含まれる複数の光学ヒューズの少なくとも一つを切断し、
よって、少なくともレーザ照射位置を前記第１のＹ座標と前記第２のＹ座標の間で移動させることなく、前記第２のラダーヒューズのみを切断することによって、前記第１の回路の特性を前記第２の範囲内に補正する、半導体装置の製造方法。
（付記６）
前記第１の範囲は、前記第２の範囲よりも広い、付記５に記載の半導体装置の製造方法。
（付記７）
第１の回路と、
前記第１の回路の特性を補正する補正データを記憶する複数の光学ヒューズと、を備え、
前記複数の光学ヒューズは、
切断ポイントが第１のＹ座標と複数のＸ座標の交点にそれぞれ位置する複数の光学ヒューズで構成される第１のラダーヒューズと、
切断ポイントが第２のＹ座標と複数のＸ座標の交点にそれぞれ位置する複数の光学ヒューズで構成される第２のラダーヒューズと、を少なくとも含んで構成され、
前記補正データが第１の範囲内にある場合には、少なくとも一つの光学ヒューズが切断された前記第１のラダーヒューズの出力と、少なくとも一つの光学ヒューズが切断された前記第２のラダーヒューズの出力と、によって前記補正データの値が示され、
前記補正データが第２の範囲内にある場合には、いずれの光学ヒューズも切断されていない前記第１のラダーヒューズの出力と、少なくとも一つの光学ヒューズが切断された前記第２のラダーヒューズの出力と、によって前記補正データの値が示される、半導体装置。
（付記８）
前記第１の範囲は、前記第２の範囲よりも広い、付記７に記載の半導体装置。
（付記９）
前記第１のラダーヒューズは、前記補正データの上位ビットに割り当てられ、
前記第２のラダーヒューズは、前記補正データの下位ビットに割り当てられている、付記７又は８に記載の半導体装置。
（付記１０）
更に、前記補正データを構成する複数ビットのそれぞれを、前記第１のラダーヒューズに割り当てるか前記第２のラダーヒューズに割り当てるかを選択するスイッチ部を備える、付記７乃至９のいずれか一項に記載の半導体装置。
（付記１１）
更に、前記スイッチ部を制御するＲＯＭを有する、付記１０に記載の半導体装置。
（付記１２）
前記第１のラダーヒューズを構成する複数の光学ヒューズの切断ポイントのＸ座標は、前記第２のラダーヒューズを構成する複数の光学ヒューズの切断ポイントのＸ座標に対してずれている、付記７乃至１１のいずれか一項に記載の半導体装置。
（付記１３）
更に、前記第１及び第２のラダーヒューズを構成する複数の光学ヒューズに対してそれぞれ設けられ、対応する光学ヒューズが切断されているか否かを判定する複数の第２の回路を備え、
前記複数の第２の回路が示す判定結果が、前記補正データとして前記第１の回路に供給される、付記７乃至１２のいずれか一項に記載の半導体装置。
（付記１４）
前記第１の回路は電圧生成回路であり、前記補正データは前記電圧生成回路から出力される電圧値を補正するためのデータである、付記７乃至１３のいずれか一項に記載の半導体装置。
【符号の説明】
【００８２】
１０      半導体装置
１１      メモリセルアレイ
１２      ロウデコーダ
１３      カラムデコーダ
１４      センス回路
１５      アンプ回路
２０      アクセス制御回路
２１      アドレス端子
２２      コマンド端子
２３      データ端子
３０      電源回路
３１，３２    電源端子
１００，１００ａ，１００ｂ    ヒューズ回路部
１１０    判定回路
１１１，１１２    インバータ
１１３，１１４    トランジスタ
１２０    デコーダ
１３０    スイッチ部
１４０    ＲＯＭ回路
２００〜２０７    トランスファゲート
Ａ１ａ〜Ａ４ａ，Ｂ１ａ〜Ｂ４ａ    ヒューズ信号
Ａ１ｂ〜Ａ４ｂ，Ｂ１ｂ〜Ｂ４ｂ    判定信号
Ａ１ｃ〜Ａ４ｃ，Ｂ１ｃ〜Ｂ４ｃ    判定信号
ＦＡ１，ＦＡ２・・・，ＦＢ１，ＦＢ２・・・    光学ヒューズ
ＬＦＡ    第１のラダーヒューズ
ＬＦＢ    第２のラダーヒューズ
Ｒ１〜Ｒ９    抵抗素子
ＳＥＬ０〜ＳＥＬ７    選択信号
ＶＡ      内部電圧
ＶＰＰ，ＶＰＥ，ＶＡＲＹ，ＶＰＥ１１〜ＶＰＥ１８    内部電圧
【図１】
2012160538.tif 000006
【図２】
2012160538.tif 000007
【図３】
2012160538.tif 000008
【図４】
2012160538.tif 000009
【図５】
2012160538.tif 000010
【図６】
2012160538.tif 000011
【図７】
2012160538.tif 000012
【図８】
2012160538.tif 000013
【図９】
2012160538.tif 000014
【図１０】
2012160538.tif 000015
【図１１】
2012160538.tif 000016