(57)【要約】【課題】積層型の半導体装置においてインターフェースチップからコアチップへのクロック信号の供給を不要とする。【解決手段】外部から供給されるコマンド信号ＣＭＤ及びクロック信号ＣＫを受けて、各々がクロック信号ＣＫに同期し、且つ、互いにタイミングが異なる複数のリード制御信号Ｒ１，Ｒ２を出力するリードタイミング制御回路１００を有するインターフェースチップＩＦと、インターフェースチップＩＦに積層され、コマンド信号ＣＭＤが示す動作をリード制御信号Ｒ１，Ｒ２に同期してそれぞれ実行する複数の内部回路を有するコアチップＣＣ０〜ＣＣ７とを備える。本発明によれば、コアチップに内でのレイテンシ制御が不要となることから、コアチップにクロック信号を供給する必要がなくなる。【選択図】図８
2012099189.tif 000002
【特許請求の範囲】
【請求項１】
外部から供給される第１のコマンド信号及びクロック信号を受けて、各々が前記クロック信号に同期し、且つ、互いにタイミングが異なる複数の第２のコマンド信号を出力するタイミング制御回路を有する第１のチップと、
前記第１のチップに積層され、前記第１のコマンド信号が示す動作を前記複数の第２のコマンド信号に同期してそれぞれ実行する複数の内部回路を有する第２のチップと、を備えることを特徴とする半導体装置。
【請求項２】
前記第２のチップには、前記第１のチップから前記クロック信号が供給されないことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第２のチップはメモリセルアレイ及びデータバスをさらに有し、
前記複数の内部回路は、アドレス信号に基づいて前記メモリセルアレイと前記データバスとを接続するカラムスイッチと、前記データバス上のデータを増幅するデータアンプとを含み、
前記カラムスイッチ及び前記データアンプは、前記複数の第２のコマンド信号に同期して活性化されることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記メモリセルアレイは、前記複数の第２のコマンド信号の一つに同期してプリチャージ動作を行うことを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記第２のチップを複数備え、
前記第１のチップは、前記複数の第２のコマンド信号を前記複数の第２のチップに共通に供給し、
前記第１のチップは、前記複数の第２のコマンド信号のそれぞれに同期して、前記複数の第２のチップを特定するチップアドレスを前記複数の第２のチップに共通に供給し、
前記複数の内部回路は、前記チップアドレスと該チップに割り当てられたチップアドレスとが一致したことに応答して活性化されることを特徴とする請求項１乃至４のいずれか一項に記載の半導体装置。
【請求項６】
前記第１のチップは、前記第２のチップから出力されるリードデータを外部に出力するＦＩＦＯ回路をさらに有し、
前記ＦＩＦＯ回路の動作タイミングは、前記複数の第２のコマンド信号の一つによって制御されることを特徴とする請求項１乃至５のいずれか一項に記載の半導体装置。
【請求項７】
外部からアドレス信号及び第１のコマンド信号が供給されるインターフェースチップと、
互いに異なるチップアドレスが割り当てられた複数のコアチップと、を備え、
前記インターフェースチップは、前記第１のコマンド信号を遅延させることにより第２のコマンド信号を生成する第１のコマンド遅延回路と、第１のチップアドレスを取得しこれを遅延させることにより第２のチップアドレスを生成する第１のチップアドレス遅延回路とを含み、前記第２のコマンド信号と前記第２のチップアドレスを前記複数のコアチップに共通に供給し、
前記複数のコアチップは、前記第２のチップアドレスと該コアチップに割り当てられたチップアドレスとが一致したことに応答して第１の一致信号を活性化させる第１の判定回路と、前記第１の一致信号が活性化したことに応答して前記第２のコマンド信号に同期した動作を行う第１の内部回路とをそれぞれ含む、ことを特徴とする半導体装置。
【請求項８】
前記複数のコアチップは、メモリセルアレイと、前記メモリセルアレイに対してロウアクセスを行うロウアクセス回路と、前記メモリセルアレイに対してカラムアクセスを行うカラムアクセス回路とをそれぞれ有し、
前記第１のコマンド信号は、カラムアクセスを行う場合に発行されるコマンドであり、
前記第１の内部回路は、前記カラムアクセス回路に含まれることを特徴とする請求項７に記載の半導体装置。
【請求項９】
前記インターフェースチップは、前記第１又は第２のコマンド信号を遅延させることにより前記第２のコマンド信号よりも活性化するタイミングが遅い第３のコマンド信号を生成する第２のコマンド遅延回路と、前記第１又は第２のチップアドレスを遅延させることにより前記第２のチップアドレスよりも活性化するタイミングが遅い第３のチップアドレスを生成する第２のチップアドレス遅延回路とを含み、前記第３のコマンド信号と前記第３のチップアドレスを前記複数のコアチップに共通に供給し、
前記複数のコアチップは、前記第３のチップアドレスと該コアチップに割り当てられたチップアドレスとが一致したことに応答して第２の一致信号を活性化させる第２の判定回路と、前記第２の一致信号が活性化したことに応答して前記第３のコマンド信号に同期した動作を行う第２の内部回路とをそれぞれ含み、
前記第１の内部回路には、前記カラムアクセス回路に含まれるカラムスイッチ及びデータアンプの少なくとも一方が含まれ、
前記第２の内部回路には、前記カラムアクセス回路に含まれるカラムスイッチ及びデータアンプの少なくとも他方が含まれる、ことを特徴とする請求項８に記載の半導体装置。
【請求項１０】
前記第１のコマンド信号がリード動作を示している場合、前記複数のコアチップは、前記第２のコマンド信号に応答してカラムスイッチを活性化させ、前記第３のコマンド信号に応答してデータアンプを活性化させることにより、前記メモリセルアレイから読み出されたリードデータを前記インターフェースチップに出力することを特徴とする請求項９に記載の半導体装置。
【請求項１１】
前記第１のコマンド信号がライト動作を示している場合、前記複数のコアチップは、前記第２のコマンド信号に応答してデータアンプを活性化させ、前記第３のコマンド信号に応答してカラムスイッチを活性化させることにより、前記インターフェースチップから供給されたライトデータを前記メモリセルアレイに書き込むことを特徴とする請求項９又は１０に記載の半導体装置。
【請求項１２】
前記インターフェースチップは、前記第１乃至第３のコマンド信号のいずれかを遅延させることにより第４のコマンド信号を生成する第３のコマンド遅延回路と、前記第１乃至第３のチップアドレスのいずれかを遅延させることにより第４のチップアドレスを生成する第３のチップアドレス遅延回路とを含み、前記第４のコマンド信号と前記第４のチップアドレスを前記複数のコアチップに共通に供給し、
前記複数のコアチップは、前記第４のチップアドレスと該コアチップに割り当てられたチップアドレスとが一致したことに応答して第３の一致信号を活性化させる第３の判定回路と、前記第３の一致信号が活性化したことに応答して前記第４のコマンド信号に同期して前記メモリセルアレイのプリチャージを行う第３の内部回路とをそれぞれ含む、ことを特徴とする請求項９乃至１１のいずれか一項に記載の半導体装置。
【請求項１３】
前記第１のチップアドレスは、前記第１のコマンド信号に同期して外部から供給される前記アドレス信号の一部であることを特徴とする請求項７乃至１２のいずれか一項に記載の半導体装置。
【請求項１４】
前記インターフェースチップは、前記第１のコマンド信号に同期して外部から供給される前記アドレス信号の一部に基づいて前記第１のチップアドレスを生成するチップアドレス生成回路をさらに有することを特徴とする請求項７乃至１２のいずれか一項に記載の半導体装置。
【請求項１５】
前記チップアドレス生成回路は、前記アドレス信号に含まれるバンクアドレスに基づいて前記第１のチップアドレスを生成することを特徴とする請求項１４に記載の半導体装置。
【請求項１６】
前記インターフェースチップと前記複数のコアチップが互いに積層されており、少なくとも前記複数のコアチップに設けられた貫通電極を介して前記インターフェースチップと前記複数のコアチップが電気的に接続されていることを特徴とする請求項７乃至１５のいずれか一項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、特に、インターフェース機能を有するフロントエンド部と、メモリコアを含むバックエンド部とがそれぞれ別個の半導体チップに集積されてなる半導体装置に関する。
【背景技術】
【０００２】
ＤＲＡＭ（Dynamic Random Access Memory）などの半導体記憶装置に要求される記憶容量は年々増大している。この要求を満たすため、近年、複数のメモリチップを積層したマルチチップパッケージと呼ばれるメモリデバイスが提案されている。しかしながら、マルチチップパッケージにて用いられるメモリチップは、それ自身が単体でも動作する通常のメモリチップであることから、各メモリチップには外部（例えば、メモリコントローラ）とのインターフェースを行ういわゆるフロントエンド部が含まれている。このため、夫々のメモリチップ内のメモリコアに割り当て可能な占有面積は、全チップ面積からフロントエンド部の占有面積を減じた面積に制限され、１チップ当たり（一つのメモリチップ当たり）の記憶容量を大幅に増大させることは困難である。
【０００３】
しかも、フロントエンド部を構成する回路はロジック系の回路であるにもかかわらず、メモリコアを含むバックエンド部と同時に作製されるために、フロントエンド部のトランジスタを高速化することが困難であるという問題もあった。
【０００４】
このような問題を解決する方法として、フロントエンド部とバックエンド部をそれぞれ別個のチップに集積し、これらを積層することによって一つの半導体記憶装置を構成する方法が提案されている（特許文献１参照）。この方法によれば、バックエンド部が集積されたコアチップについては、メモリコアに割り当て可能な占有面積が増大することから、１チップ当たり（一つのコアチップ当たり）の記憶容量を増大させることが可能となる。一方、フロントエンド部が集積されたインターフェースチップについては、メモリコアとは異なるプロセスで作製できるため、高速なトランジスタによって回路を形成することが可能となる。しかも、１つのインターフェースチップに対して複数のコアチップを割り当てることができるため、全体として非常に大容量且つ高速な半導体記憶装置を提供することが可能となる。
【０００５】
一方、ＤＲＡＭなどの半導体装置においては、外部のコントローラから発行されるコマンドをデコードすることによって内部制御信号を生成し、内部制御信号に基づいて各種の動作、例えばワード線の活性化、カラムスイッチの活性化、データアンプの活性化などの動作が行われる。これらの動作は、クロック信号を用いてタイミング制御され、これにより各種回路ブロックはそれぞれ最適なタイミングで活性される。一例として、リードコマンドが発行されると、所定のタイミングでカラムスイッチが活性化され、その後、所定のタイミングでデータアンプが活性化されることにより、メモリセルアレイからリードデータが読み出される。
【０００６】
近年のＤＲＡＭにおいては、リードコマンドなどのカラム系のコマンドを本来の発行タイミングよりも先行して発行するポステッドＣＡＳ方式が採用されている。ポステッドＣＡＳ方式のＤＲＡＭにおいては、リードコマンドなどのカラム系のコマンドが発行されると、内部制御信号をチップ内でラッチし、アディティブレイテンシ（ＡＬ）に相当する期間だけこれを遅延させた後、各種回路ブロックに供給する。このようなレイテンシ制御は、積層型の半導体装置においても各メモリチップ内で行われていた（特許文献２参照）。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００７−１５８２３７号公報
【特許文献２】特開２００６−２７７８７０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかしながら、積層型の半導体装置においてレイテンシ制御を各メモリチップ内で行うためには、レイテンシをカウントするためのレイテンシカウンタを各メモリチップに設ける必要がある。このため、メモリチップのチップ面積が増大するという問題があった。
【０００９】
しかも、レイテンシカウンタを動作させるために各メモリチップにクロック信号を供給する必要がある。クロック信号は、各種の内部制御信号に比べて信号幅が非常に短い信号であることから、例えばインターフェースチップから複数のコアチップに対してクロック信号を共通に供給する場合、クロック配線の寄生容量成分及び寄生抵抗成分によって波形が潰れ、レイテンシのカウントが困難となるおそれが生じる。
【００１０】
特に、特許文献１に記載された半導体装置のように、貫通電極を用いて信号の伝送を行うタイプの半導体装置においては、貫通電極の寄生容量成分が比較的大きいために、上記の問題はより顕著となる。また、貫通電極の抵抗値が何らかの原因で設計値よりも高抵抗となっている場合にも、上記の問題は顕著となる。
【課題を解決するための手段】
【００１１】
本発明の一側面による半導体装置は、外部から供給される第１のコマンド信号及びクロック信号を受けて、各々が前記クロック信号に同期し、且つ、互いにタイミングが異なる複数の第２のコマンド信号を出力するタイミング制御回路を有する第１のチップと、前記第１のチップに積層され、前記第１のコマンド信号が示す動作を前記複数の第２のコマンド信号に同期してそれぞれ実行する複数の内部回路を有する第２のチップと、を備えることを特徴とする。
【００１２】
本発明の他の側面による半導体装置は、外部からアドレス信号及び第１のコマンド信号が供給されるインターフェースチップと、互いに異なるチップアドレスが割り当てられた複数のコアチップと、を備え、前記インターフェースチップは、前記第１のコマンド信号を遅延させることにより第２のコマンド信号を生成する第１のコマンド遅延回路と、第１のチップアドレスを取得しこれを遅延させることにより第２のチップアドレスを生成する第１のチップアドレス遅延回路とを含み、前記第２のコマンド信号と前記第２のチップアドレスを前記複数のコアチップに共通に供給し、前記複数のコアチップは、前記第２のチップアドレスと該コアチップに割り当てられたチップアドレスとが一致したことに応答して第１の一致信号を活性化させる第１の判定回路と、前記第１の一致信号が活性化したことに応答して前記第２のコマンド信号に同期した動作を行う第１の内部回路とをそれぞれ含む、ことを特徴とする。
【発明の効果】
【００１３】
本発明によれば、第１のコマンド信号を受ける第１のチップ（インターフェースチップ）内で第１のコマンド信号を遅延させることによって第２のコマンド信号を生成し、生成された第２のコマンド信号を第２のチップ（コアチップ）に供給していることから、第２のチップ内に第１のコマンド信号を遅延させる回路を設ける必要が無くなる。これに伴い、第１のチップから第２のチップにクロック信号を供給する必要もなくなることから、特に貫通電極を用いて複数のチップを相互に接続するタイプの半導体装置において、上記の問題を解決することが可能となる。
【図面の簡単な説明】
【００１４】
【図１】本発明の好ましい実施形態による半導体装置１０の構造を説明するための模式的な断面図である。
【図２】コアチップに設けられた貫通電極ＴＳＶの種類を説明するための図である。
【図３】図２（ａ）に示すタイプの貫通電極ＴＳＶ１の構造を示す断面図である。
【図４】ＬＲＡ−１方式のアドレス割り付けを説明するための模式図である。
【図５】ＬＲＡ−２方式のアドレス割り付けを説明するための模式図である。
【図６】ＬＲＡ−３方式のアドレス割り付けを説明するための模式図である。
【図７】ＰＲＡ方式のアドレス割り付けを説明するための模式図である。
【図８】インターフェースチップＩＦの構成を示すブロック図である。
【図９】コアチップＣＣ０〜ＣＣ７の構成を示すブロック図である。
【図１０】リード制御回路１００の回路図である。
【図１１】ライト制御回路２００の回路図である。
【図１２】オートプリチャージ制御回路３００の回路図である。
【図１３】リード動作を説明するためのタイミング図である。
【図１４】ライト動作を説明するためのタイミング図である。
【図１５】オートプリチャージ動作を説明するためのタイミング図である。
【図１６】変形例を示すブロック図である。
【図１７】他の変形例を示すブロック図である。
【図１８】チップアドレス生成回路４００のブロック図である。
【発明を実施するための形態】
【００１５】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
【００１６】
図１は、本発明の好ましい実施形態による半導体装置１０の構造を説明するための模式的な断面図である。
【００１７】
図１に示すように、本実施形態による半導体装置１０は、互いに同一の機能、構造を持ち、夫々同一の製造マスクで製作された８枚のコアチップＣＣ０〜ＣＣ７と、コアチップＣＣ０〜ＣＣ７とは異なる製造マスクで製作された１枚のインターフェースチップＩＦと、１枚のインターポーザＩＰとが積層された構造を有している。コアチップＣＣ０〜ＣＣ７及びインターフェースチップＩＦはシリコン基板を用いた半導体チップであり、いずれもシリコン基板を貫通する多数の貫通電極ＴＳＶ（Through Silicon Via）によって上下に隣接するチップと電気的に接続されている。一方、インターポーザＩＰは樹脂からなる回路基板であり、その裏面ＩＰｂには複数の外部端子（半田ボール）ＳＢが形成されている。
【００１８】
コアチップＣＣ０〜ＣＣ７は、単体で動作する通常のＳＤＲＡＭ（Synchronous Dynamic Random Access Memory）に含まれる回路ブロックのうち、外部とのインターフェースを行ういわゆるフロントエンド部が削除された半導体チップである。言い換えれば、バックエンド部に属する回路ブロックのみが集積された半導体チップである。フロントエンド部に含まれる回路ブロックとしては、メモリセルアレイとデータ入出力端子との間で入出力データのパラレル／シリアル変換を行うパラレルシリアル変換回路や、データの入出力タイミングを制御するＤＬＬ（Delay Locked Loop）回路などが挙げられる。詳細については後述する。
【００１９】
一方、インターフェースチップＩＦは、単体で動作する通常のＳＤＲＡＭに含まれる回路ブロックのうち、フロントエンド部のみが集積された半導体チップである。インターフェースチップＩＦは、８枚のコアチップＣＣ０〜ＣＣ７に対する共通のフロントエンド部として機能する。したがって、外部からのアクセスは全てインターフェースチップＩＦを介して行われ、データの入出力もインターフェースチップＩＦを介して行われる。
【００２０】
本実施形態では、インターポーザＩＰとコアチップＣＣ０〜ＣＣ７との間にインターフェースチップＩＦが配置されているが、インターフェースチップＩＦの位置については特に限定されず、コアチップＣＣ０〜ＣＣ７よりも上部に配置しても構わないし、インターポーザＩＰの裏面ＩＰｂに配置しても構わない。インターフェースチップＩＦをコアチップＣＣ０〜ＣＣ７の上部にフェースダウンで又はインターポーザＩＰの裏面ＩＰｂにフェースアップで配置する場合には、インターフェースチップＩＦに貫通電極ＴＳＶを設ける必要はない。また、インターフェースチップＩＦは、２つのインターポーザＩＰに挟まれるように配置しても良い。
【００２１】
インターポーザＩＰは、半導体装置１０の機械的強度を確保するとともに、電極ピッチを拡大するための再配線基板として機能する。つまり、インターポーザＩＰの上面ＩＰａに形成された電極９１をスルーホール電極９２によって裏面ＩＰｂに引き出し、裏面ＩＰｂに設けられた再配線層９３によって、外部端子ＳＢのピッチを拡大している。図１には、２個の外部端子ＳＢのみを図示しているが、実際には多数の外部端子が設けられている。外部端子ＳＢのレイアウトは、規格により定められたＳＤＲＡＭにおけるそれと同じである。したがって、外部のコントローラからは１個のＳＤＲＡＭとして取り扱うことができる。
【００２２】
図１に示すように、最上部のコアチップＣＣ０の上面はＮＣＦ（Non-Conductive Film）９４及びリードフレーム９５によって覆われており、コアチップＣＣ０〜ＣＣ７及びインターフェースチップＩＦの各チップ間のギャップはアンダーフィル９６で充填され、またその周囲は封止樹脂９７によって覆われている。これにより、各チップが物理的に保護される。
【００２３】
コアチップＣＣ０〜ＣＣ７に設けられた貫通電極ＴＳＶの大部分は、積層方向から見た平面視で、すなわち図１に示す矢印Ａから見た場合に、同じ位置に設けられた他層の貫通電極ＴＳＶと短絡されている。つまり、図２（ａ）に示すように、平面視で同じ位置に設けられた上下の貫通電極ＴＳＶ１が短絡され、これら貫通電極ＴＳＶ１によって１本の配線が構成されている。各コアチップＣＣ０〜ＣＣ７に設けられたこれらの貫通電極ＴＳＶ１は、当該コアチップ内の内部回路４にそれぞれ接続されている。したがって、インターフェースチップＩＦから図２（ａ）に示す貫通電極ＴＳＶ１に供給される入力信号（コマンド信号、アドレス信号など）は、コアチップＣＣ０〜ＣＣ７の内部回路４に共通に入力される。また、コアチップＣＣ０〜ＣＣ７から貫通電極ＴＳＶ１に供給される出力信号（データなど）は、ワイヤードオアされてインターフェースチップＩＦに入力される。
【００２４】
これに対し、一部の貫通電極ＴＳＶについては、図２（ｂ）に示すように、平面視で同じ位置に設けられた他層の貫通電極ＴＳＶ２と直接接続されるのではなく、当該コアチップＣＣ０〜ＣＣ７に設けられた内部回路５を介して接続されている。つまり、各コアチップＣＣ０〜ＣＣ７に設けられたこれら内部回路５が貫通電極ＴＳＶ２を介してカスケード接続されている。この種の貫通電極ＴＳＶ２は、各コアチップＣＣ０〜ＣＣ７に設けられた内部回路５に所定の情報を順次転送するために用いられる。このような情報としては、後述する層アドレス情報が挙げられる。
【００２５】
さらに他の一部の貫通電極ＴＳＶについては、図２（ｃ）に示すように、平面視で異なる位置に設けられた他層の貫通電極ＴＳＶと短絡されている。この種の貫通電極ＴＳＶ群３に対しては、平面視で所定の位置Ｐに設けられた貫通電極ＴＳＶ３ａに各コアチップＣＣ０〜ＣＣ７の内部回路６が接続されている。これにより、各コアチップに設けられた内部回路６に対して選択的に情報を入力することが可能となる。このような情報としては、不良チップ情報が挙げられる。
【００２６】
このように、コアチップＣＣ０〜ＣＣ７に設けられた貫通電極ＴＳＶは、図２（ａ）〜（ｃ）に示す３タイプ（ＴＳＶ１〜ＴＳＶ３）が存在する。上述の通り、大部分の貫通電極ＴＳＶは図２（ａ）に示すタイプであり、アドレス信号、コマンド信号などは図２（ａ）に示すタイプの貫通電極ＴＳＶ１を介して、インターフェースチップＩＦからコアチップＣＣ０〜ＣＣ７に供給される。また、リードデータ及びライトデータについても、図２（ａ）に示すタイプの貫通電極ＴＳＶ１を介してインターフェースチップＩＦに入出力される。これに対し、図２（ｂ），（ｃ）に示すタイプの貫通電極ＴＳＶ２，ＴＳＶ３は、互いに同一の構造を有するコアチップＣＣ０〜ＣＣ７に対して、個別の情報を与えるために用いられる。
【００２７】
図３は、図２（ａ）に示すタイプの貫通電極ＴＳＶ１の構造を示す断面図である。
【００２８】
図３に示すように、貫通電極ＴＳＶ１はシリコン基板８０及びその表面の層間絶縁膜８１を貫通して設けられている。貫通電極ＴＳＶ１の周囲には絶縁リング８２が設けられており、これによって、貫通電極ＴＳＶ１とトランジスタ領域との絶縁が確保される。図３に示す例では絶縁リング８２が二重に設けられており、これによって貫通電極ＴＳＶ１とシリコン基板８０との間の静電容量が低減されている。
【００２９】
シリコン基板８０の裏面側における貫通電極ＴＳＶ１の端部８３は、裏面バンプ８４で覆われている。裏面バンプ８４は、下層のコアチップに設けられた表面バンプ８５と接する電極である。表面バンプ８５は、各配線層Ｌ０〜Ｌ３に設けられたパッドＰ０〜Ｐ３及びパッド間を接続する複数のスルーホール電極ＴＨ１〜ＴＨ３を介して、貫通電極ＴＳＶ１の端部８６に接続されている。これにより、平面視で同じ位置に設けられた表面バンプ８５と裏面バンプ８４は、短絡された状態となる。尚、図示しない内部回路との接続は、配線層Ｌ０〜Ｌ３に設けられたパッドＰ０〜Ｐ３から引き出される内部配線（図示せず）を介して行われる。
【００３０】
ここで、インターフェースチップＩＦ及びコアチップＣＣ０〜ＣＣ７の詳細な回路構成について説明する前に、本実施形態による半導体装置１０のアドレス割り付けについて説明する。
【００３１】
本実施形態による半導体装置１０は、モード選択によってアドレス割り付けを変更することが可能である。半導体装置１０には、大きく分けてＬＲＡ（Logical Rank Address）方式とＰＲＡ（Physical Rank Address）方式が用意されている。ＬＲＡ方式とは、それぞれ異なるコアチップＣＣ０〜ＣＣ７に設けられた複数のバンクをコントローラから見て１つのバンクとして取り扱うアドレス割り付け方式である。これに対し、ＰＲＡ方式とは、各コアチップＣＣ０〜ＣＣ７に設けられた複数のバンクをそれぞれ１つのバンクとして取り扱うアドレス割り付け方式である。さらに、本実施形態では、ＬＲＡ方式に３タイプ用意されており、便宜上、それぞれＬＲＡ−１方式、ＬＲＡ−２方式、ＬＲＡ−３方式と呼ぶ。以下、各方式について具体的に説明する。
【００３２】
図４は、ＬＲＡ−１方式のアドレス割り付けを説明するための模式図である。図４〜図７においては一つのマス目がバンクを示している。したがって、一つのコアチップにはバンク０〜バンク７が含まれていることになる。
【００３３】
図４に示すように、ＬＲＡ−１方式とは、ロウアクセス時（アクティブコマンドＡＣＴの発行時）に供給されるアドレス信号の一部Ｘｎ＋２，Ｘｎ＋１，Ｘｎ（チップアドレス）に基づいてコアチップＣＣ０〜ＣＣ７のいずれかを選択するとともに、ロウアクセス時及びカラムアクセス時に供給されるバンクアドレス信号ＢＡ０〜ＢＡ２に基づいてバンク０〜バンク７のいずれかを選択する方式である。コントローラからは、異なるコアチップＣＣ０〜ＣＣ７に含まれる同じ番号の８個のバンクが１つのバンクとして認識される。
【００３４】
この方式では、カラムアクセス時（カラムコマンド発行時）にチップアドレスは供給されないが、コントローラは異なるコアチップＣＣ０〜ＣＣ７に含まれる同じ番号の８個のバンクを１つのバンクとして認識していることから、カラムアクセス時にチップアドレスを供給しなくても、どのコアチップＣＣ０〜ＣＣ７に対するカラムアクセスであるのか判別可能である。なぜなら、カラムアクセス時に指定されるバンクがアクティブ状態であるコアチップは、必ず１つだからである。
【００３５】
例えば、図４において丸印で囲ったバンクがアクティブ状態であるとすると、カラムアクセス時に指定されるバンクがバンク０であれば、バンク０がアクティブ状態であるコアチップＣＣ０にてカラムアクセスが行われ、カラムアクセス時に指定されるバンクがバンク１であれば、バンク１がアクティブ状態であるコアチップＣＣ２にてカラムアクセスが行われる、といった具合である。
【００３６】
このように、ＬＲＡ−１方式においては、コアチップＣＣ０〜ＣＣ７の選択がロウアクセス時に行われる。また、コントローラからは１個のＤＲＡＭとして認識されることから、使用されるチップ選択信号（ＣＳ）も１ビットとなる。これにより、例えば、１回のロウアクセスでアクセスされるメモリセル数は１ｋバイトとなり、ランク数は１となる。
【００３７】
図５は、ＬＲＡ−２方式のアドレス割り付けを説明するための模式図である。
【００３８】
図５に示すように、ＬＲＡ−２方式とは、２ビットのチップ選択信号ＣＳ０，ＣＳ１に基づいてコアチップＣＣ０〜ＣＣ３かコアチップＣＣ４〜ＣＣ７を選択し、さらに、ロウアクセス時に供給されるアドレス信号の一部Ｘｎ＋１，Ｘｎ（チップアドレス）に基づいて、選択された４つのコアチップの中からいずれか１つのコアチップを選択する方式である。バンクアドレス信号ＢＡ０〜ＢＡ２については、ロウアクセス時及びカラムアクセス時の両方において供給される。
【００３９】
この方式では、チップ選択信号を用いてコアチップＣＣ０〜ＣＣ３又はコアチップＣＣ４〜ＣＣ７を選択していることから、コントローラから見たランク数は２となる。また、ＬＲＡ−１方式と同様、コアチップＣＣ０〜ＣＣ７の選択がロウアクセス時に確定することから、例えば、１回のロウアクセスでアクセスされるメモリセル数は、ＬＲＡ−１方式と同様１ｋバイトとなる。尚、この方式においてもカラムアクセス時にはチップアドレスは供給されないが、これによる問題が生じない点はＬＲＡ−１方式と同様である。
【００４０】
この方式においては、コアチップＣＣ０〜ＣＣ３とコアチップＣＣ４〜ＣＣ７とがチップ選択信号ＣＳ０，ＣＳ１によって区別されることから、コアチップＣＣ０〜ＣＣ３に属するバンクと、コアチップＣＣ４〜ＣＣ７に属するバンクは、コントローラから見て別のバンクとして取り扱われる。したがって、図５に示す例のように、コアチップＣＣ０のバンク０とコアチップＣＣ５のバンク０が同時にアクティブ状態となり得る。
【００４１】
図６は、ＬＲＡ−３方式のアドレス割り付けを説明するための模式図である。
【００４２】
図６に示すように、ＬＲＡ−３方式とは、ロウアクセス時に供給されるアドレス信号の一部Ｘｎ＋２，Ｘｎに基づいてコアチップＣＣ０とＣＣ２、コアチップＣＣ１とＣＣ３、コアチップＣＣ４とＣＣ６、コアチップＣＣ５とＣＣ７のいずれかを選択し、さらに、カラムアクセス時に供給されるアドレス信号の一部Ｙｎ＋１に基づいて、選択された２つのコアチップの中からいずれか１つのコアチップを選択する方式である。バンクアドレス信号ＢＡ０〜ＢＡ２については、ロウアクセス時及びカラムアクセス時の両方において供給される。
【００４３】
この方式では、ロウアクセス時に供給されるアドレス信号の一部Ｘｎ＋２，Ｘｎと、カラムアクセス時に供給されるアドレス信号の一部Ｙｎ＋１によってコアチップＣＣ０〜ＣＣ７の選択が行われる。このため、チップアドレスはＸｎ＋２，Ｘｎ，Ｙｎ＋１となる。また、ロウアクセス時には２つのコアチップがアクティブ状態となることから、１回のロウアクセスでアクセスされるメモリセル数は、ＬＲＡ−１方式及びＬＲＡ−２方式の２倍となり、例えば２ｋバイトである。ランク数は、ＬＲＡ−１方式と同様１ランクである。
【００４４】
図７は、ＰＲＡ方式のアドレス割り付けを説明するための模式図である。
【００４５】
図７に示すように、ＰＲＡ方式とは、ロウアクセス時及びカラムアクセス時とも、アドレス信号の一部であるチップアドレスＰ２，Ｐ１，Ｐ０と、バンクアドレス信号ＢＡ０〜ＢＡ２が供給される方式である。この方式においては、コントローラからは全てのバンクが互いに異なるバンクとして認識される。つまり、本実施形態では６４バンクとして認識される。したがって、アクティブ状態となるバンクの数及び組み合わせは任意であり、最大で６４個のバンク全てがアクティブ状態となり得る。
【００４６】
以上が各アドレス割り付け方式の詳細である。これらのアドレス割り付け方式は、モード選択によって切り替えることが可能である。
【００４７】
次に、半導体装置１０の具体的な回路構成について説明する。以下の説明においては、半導体装置１０の動作モードがＰＲＡ方式に設定されている場合を例に説明する。
【００４８】
図８及び図９は本発明の好ましい実施形態による半導体装置の構成を示すブロック図であり、図８はインターフェースチップＩＦの構成を詳細に示し、図９はコアチップＣＣの構成を詳細に示している。
【００４９】
図８に示すように、インターポーザＩＰに設けられた外部端子には、クロック端子１１、コマンド端子１２、アドレス端子１３ａ，１３ｂ、データ入出力端子１４が含まれている。その他、データストローブ端子、キャリブレーション端子及び電源端子なども設けられているが、これらについては図示を省略してある。これら外部端子のうち、電源端子を除く全ての外部端子はインターフェースチップＩＦに接続されており、コアチップＣＣ０〜ＣＣ７には直接接続されない。
【００５０】
クロック端子１１は外部クロック信号ＣＫが供給される端子であり、供給された外部クロック信号ＣＫは、入力バッファＩＢを介してクロック生成回路２１に供給される。クロック生成回路２１は内部クロック信号ＩＣＬＫを生成する回路であり、生成された内部クロック信号ＩＣＬＫは、インターフェースチップＩＦ内の各種回路ブロックに供給される。一方、本実施形態においては、内部クロック信号ＩＣＬＫが貫通電極ＴＳＶを介してコアチップＣＣ０〜ＣＣ７に供給されることはない。これは、後述するように本実施形態による半導体装置１０では、コアチップＣＣ０〜ＣＣ７内においてクロック信号を使用しないからであり、この点は本発明の重要な特徴の一つである。
【００５１】
内部クロック信号ＩＣＬＫは、ＤＬＬ回路２２及びクロック生成回路２３に供給される。ＤＬＬ回路２２は、出力用クロック信号ＬＣＬＫを生成する回路であり、生成された出力用クロック信号ＬＣＬＫは、出力バッファ回路２４に供給される。クロック生成回路２３は、カラム動作において使用するリードライトクロック信号ＩＣＬＫＲＷを生成する。リードライトクロック信号ＩＣＬＫＲＷは、リード制御回路１００、ライト制御回路２００及びオートプリチャージ制御回路３００に供給される。これらリード制御回路１００、ライト制御回路２００及びオートプリチャージ制御回路３００の詳細については後述する。リード制御回路１００、ライト制御回路２００及びオートプリチャージ制御回路３００については、「タイミング制御回路」と呼ぶことがある。
【００５２】
コマンド端子１２は、ロウアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥ、チップセレクト信号／ＣＳ、及びオンダイターミネーション信号ＯＤＴなどからなるコマンド信号が供給される端子である。これらのコマンド信号は、入力バッファＩＢを介してコマンドデコーダ３１に供給される。コマンドデコーダ３１は、コマンド信号をデコードすることによって各種内部制御信号を生成する回路である。コマンドデコーダ３１から出力される内部制御信号としては、アクティブコマンドＡＣＴに応答して出力されるアクティブ制御信号ＩＡＣＴ、リードコマンドＲＤに応答して出力されるリード制御信号Ｒ０、ライトコマンドＷＲに応答して出力されるライト制御信号Ｗ０、モードレジスタセットコマンドＭＲＳに応答して出力されるモードレジスタセット制御信号ＩＭＲＳが含まれる。
【００５３】
これらの内部制御信号のうち、アクティブ制御信号ＩＡＣＴはラッチ回路Ｌ１０にラッチされ、リード制御信号Ｒ０はラッチ回路Ｌ１１にラッチされ、ライト制御信号Ｗ０はラッチ回路Ｌ１２にラッチされる。これらラッチ回路Ｌ１０〜Ｌ１２は、いずれも内部クロック信号ＩＣＬＫに同期してラッチ動作を行う。ラッチ回路Ｌ１０〜Ｌ１２にラッチされたこれら内部制御信号は、貫通電極ＴＳＶを介してコアチップＣＣ０〜ＣＣ７に共通に供給される。また、ラッチ回路Ｌ１１にラッチされたリード制御信号Ｒ０についてはリード制御回路１００にも供給され、ラッチ回路Ｌ１２にラッチされたライト制御信号Ｗ０についてはライト制御回路２００にも供給される。一方、モードレジスタセット制御信号ＩＭＲＳについては、モードレジスタ３２に供給される。
【００５４】
アドレス端子１３ａは、アドレス信号ＡＤＤ（Ａ０〜Ａ１３）及びバンクアドレス信号ＢＡ０〜ＢＡ２が供給される端子であり、供給されたアドレス信号ＡＤＤ及びバンクアドレス信号ＢＡ０〜ＢＡ２は、入力バッファＩＢを介してラッチ回路Ｌ２０に供給される。一方、アドレス端子１３ｂは、チップアドレスＰ０〜Ｐ２が供給される端子であり、供給されたチップアドレスＰ０〜Ｐ２は、入力バッファＩＢを介してラッチ回路Ｌ２１に供給される。チップアドレスＰ０〜Ｐ２とは、ＰＲＡモードに設定されている場合においてコアチップＣＣ０〜ＣＣ７を選択するために使用するアドレスであり、ＬＲＡモードに設定されている場合のアドレス信号の上位ビットＡ１４〜Ａ１６に対応する。これらラッチ回路Ｌ２０，Ｌ２１は、いずれも内部クロック信号ＩＣＬＫに同期してラッチ動作を行う。
【００５５】
ラッチ回路Ｌ２０，Ｌ２１にラッチされたこれらのアドレスは、貫通電極ＴＳＶを介してコアチップＣＣ０〜ＣＣ７に共通に供給されるとともに、モードレジスタ３２にも供給される。これにより、モードレジスタセット制御信号ＩＭＲＳが活性化している場合には、これらアドレスの値によってモードレジスタ３２の内容が書き換えられる。また、ラッチ回路Ｌ２１にラッチされたチップアドレスＰ０〜Ｐ２については、リード制御回路１００、ライト制御回路２００及びオートプリチャージ制御回路３００にも供給される。さらに、バンクアドレス信号ＢＡ０〜ＢＡ２及びアドレス信号Ａ１０については、オートプリチャージ制御回路３００にも供給される。図８に示すように、ラッチ回路Ｌ２１にラッチされたチップアドレスＰ０〜Ｐ２を「ＬＡＤＤ０」と呼ぶ。
【００５６】
データ入出力端子１４は、リードデータＤＱ又はライトデータＤＱの入出力を行うための端子であり、出力バッファ回路２４及び入力バッファ回路２５に接続されている。出力バッファ回路２４は、パラレルシリアル変換回路２６及びＦＩＦＯ回路２７を介して供給されるリードデータを受け、これを出力用クロック信号ＬＣＬＫに同期してデータ入出力端子１４に出力する回路である。一方、入力バッファ回路２５は、データ入出力端子１４を介して供給されるライトデータを受け、これをパラレルシリアル変換回路２６に供給する回路である。パラレルシリアル変換回路２６は、コアチップＣＣ０〜ＣＣ７から貫通電極ＴＳＶを介して供給されるパラレルなリードデータをシリアル変換するとともに、入力バッファ回路２５から供給されるシリアルなライトデータをパラレルに変換する回路である。また、ＦＩＦＯ回路２７は、シリアルなリードデータを受け、これをＦＩＦＯ制御回路２８による制御のもと出力バッファ回路２４に所望のタイミングで供給する回路である。ＦＩＦＯ制御回路２８は、所望のレイテンシでリードデータが出力されるよう、タイミング信号ＦＩＦＯＲＳをＦＩＦＯ回路２７に供給する。
【００５７】
このように、パラレルシリアル変換回路２６とコアチップＣＣ０〜ＣＣ７との間においては、基本的に、シリアル変換されていないパラレルデータが入出力される。つまり、単独で動作する通常のＳＤＲＡＭでは、チップ外部との間でのデータの入出力がシリアルに行われる（つまり、データ入出力端子は１ＤＱ当たり１個である）のに対し、コアチップＣＣ０〜ＣＣ７とインターフェースチップＩＦとの間においては、データの入出力がパラレルに行われる。この点は、通常のＳＤＲＡＭとコアチップＣＣ０〜ＣＣ７との重要な相違点である。但し、プリフェッチしたパラレルデータを全て異なる貫通電極ＴＳＶを用いて入出力することは必須でなく、コアチップＣＣ０〜ＣＣ７側にて部分的なパラレル／シリアル変換を行うことによって、１ＤＱ当たり必要な貫通電極ＴＳＶの数を削減しても構わない。後述するように、本実施形態においては、インターフェースチップＩＦとコアチップＣＣ０〜ＣＣ７との間のリードデータ又はライトデータの転送を２回に分けて行っている。これについては後述する。
【００５８】
図１０は、リード制御回路１００の回路図である。
【００５９】
図１０に示すように、リード制御回路１００は、リードライトクロック信号ＩＣＬＫＲＷに同期したカウント動作を行うカウンタ回路１０１〜１０４と、内部クロック信号ＩＣＬＫに同期したラッチ動作を行うラッチ回路Ｌ３１〜Ｌ３４とを備えている。
【００６０】
カウンタ回路１０１は、アディティブレイテンシＡＬをカウントするためのカウンタであり、その入力ノードにはリード制御信号Ｒ０が供給される。したがって、リード制御信号Ｒ０が活性化すると、リードライトクロック信号ＩＣＬＫＲＷに同期してアディティブレイテンシＡＬをカウントした後、リード制御信号Ｒ０ａが出力される。リード制御信号Ｒ０ａはラッチ回路Ｌ３１にてラッチされ、リード制御信号Ｒ１として出力される。
【００６１】
カウンタ回路１０２は、バースト長指定信号ＢＬ８が活性化している場合にリード制御信号Ｒ０ａをさらにカウントするためのカウンタであり、そのカウント数は２である。バースト長指定信号ＢＬ８は、バースト長ＢＬが８である場合に活性化される信号であり、モードレジスタ３２より供給される。したがって、バーストＢＬが８以外（例えばＢＬ＝４）である場合にはカウンタ回路１０２はスルーされる。カウンタ回路１０２の出力であるリード制御信号Ｒ０ｂはラッチ回路Ｌ３２にてラッチされ、リード制御信号Ｒ２として出力される。
【００６２】
カウンタ回路１０３，１０４はカウンタ回路１０１，１０２のレプリカであり、ラッチ回路Ｌ３３，Ｌ３４はラッチ回路Ｌ３１，Ｌ３２のレプリカである。図１０に示すように、カウンタ回路１０３の入力ノードには、チップアドレスＬＡＤＤ０（Ｐ０〜Ｐ２）が供給される。これにより、ラッチ回路Ｌ３３からはカウンタ回路１０３によって遅延されたチップアドレスＬＡＤＤ１Ｒが出力され、ラッチ回路Ｌ３４からはカウンタ回路１０３，１０４によって遅延されたチップアドレスＬＡＤＤ２Ｒが出力される。
【００６３】
上述の通り、カウンタ回路１０３，１０４はそれぞれカウンタ回路１０１，１０２のレプリカであることから、リード制御信号Ｒ１の出力タイミングとチップアドレスＬＡＤＤ１Ｒの出力は同時となり、且つ、リード制御信号Ｒ２の出力タイミングとチップアドレスＬＡＤＤ２Ｒの出力は同時となる。これらカウンタ回路１０１〜１０４のカウント数は、モードレジスタ３２の設定値によって変化させることができる。
【００６４】
図１１は、ライト制御回路２００の回路図である。
【００６５】
図１１に示すように、ライト制御回路２００は、リードライトクロック信号ＩＣＬＫＲＷに同期したカウント動作を行うカウンタ回路２０１〜２０６と、内部クロック信号ＩＣＬＫに同期したラッチ動作を行うラッチ回路Ｌ４１〜Ｌ４４とを備えている。
【００６６】
カウンタ回路２０１は、アディティブレイテンシＡＬをカウントするためのカウンタであり、その入力ノードにはライト制御信号Ｗ０が供給される。したがって、ライト制御信号Ｗ０が活性化すると、リードライトクロック信号ＩＣＬＫＲＷに同期してアディティブレイテンシＡＬをカウントした後、ライト制御信号Ｗ０ａが出力される。カウンタ回路２０２は、ＣＡＳライトレイテンシＣＷＬをカウントするためのカウンタであり、その入力ノードにはライト制御信号Ｗ０ａが供給される。したがって、ライト制御信号Ｗ０ａが活性化すると、リードライトクロック信号ＩＣＬＫＲＷに同期してＣＡＳライトレイテンシＣＷＬをカウントした後、ライト制御信号Ｗ０ｂが出力される。ライト制御信号Ｗ０ｂはラッチ回路Ｌ４１にてラッチされ、ライト制御信号Ｗ１として出力される。
【００６７】
カウンタ回路２０３は、バースト長指定信号ＢＬ８が活性化している場合にライト制御信号Ｗ０ｂをさらにカウントするためのカウンタであり、そのカウント数は２である。したがって、バーストＢＬが８以外（例えばＢＬ＝４）である場合にはカウンタ回路２０３はスルーされる。カウンタ回路２０３の出力であるライト制御信号Ｗ０ｃはラッチ回路Ｌ４２にてラッチされ、ライト制御信号Ｗ２として出力される。
【００６８】
カウンタ回路２０４〜２０６はカウンタ回路２０１〜２０３のレプリカであり、ラッチ回路Ｌ４３，Ｌ４４はラッチ回路Ｌ４１，Ｌ４２のレプリカである。図１１に示すように、カウンタ回路２０４の入力ノードには、チップアドレスＬＡＤＤ０（Ｐ０〜Ｐ２）が供給される。これにより、ラッチ回路Ｌ４３からはカウンタ回路２０４，２０５によって遅延されたチップアドレスＬＡＤＤ１Ｗが出力され、ラッチ回路Ｌ４４からはカウンタ回路２０４〜２０６によって遅延されたチップアドレスＬＡＤＤ２Ｗが出力される。
【００６９】
上述の通り、カウンタ回路２０４〜２０６はそれぞれカウンタ回路２０１〜２０３のレプリカであることから、ライト制御信号Ｗ１の出力タイミングとチップアドレスＬＡＤＤ１Ｗの出力は同時となり、且つ、ライト制御信号Ｗ２の出力タイミングとチップアドレスＬＡＤＤ２Ｗの出力は同時となる。これらカウンタ回路２０１〜２０６のカウント数は、モードレジスタ３２の設定値によって変化させることができる。
【００７０】
図１２は、オートプリチャージ制御回路３００の回路図である。
【００７１】
図１２に示すように、オートプリチャージ制御回路３００は、リードオートプリチャージ制御部３１０と、ライトオートプリチャージ制御部３２０を備えている。これらリードオートプリチャージ制御部３１０及びライトオートプリチャージ制御部３２０には、ラッチ回路Ｌ５１〜Ｌ５３の出力が供給される。ラッチ回路Ｌ５１〜Ｌ５３は、アドレス信号Ａ１０、バンクアドレス信号ＢＡ０〜ＢＡ２及びチップアドレスＬＡＤＤ０をそれぞれリード制御信号Ｒ１又はライト制御信号Ｗ１に応答してラッチする回路である。アドレス信号Ａ１０は、オートプリチャージ動作の有無を指定する信号であり、リードコマンドＲＤ又はライトコマンドＷＲに同期して、他のアドレス信号ＡＤＤと同時に入力される信号である。アドレス信号Ａ１０がハイレベルである場合には、リード動作後又はライト動作後にオートプリチャージ動作が行われる。これに対し、アドレス信号Ａ１０がローレベルである場合にはオートプリチャージ動作は行われず、リード動作後又はライト動作後にプリチャージコマンドを発行する必要がある。
【００７２】
リードオートプリチャージ制御部３１０は、リードオートプリチャージ活性化回路３１１と、カウンタ回路３１２〜３１４と、バンクアドレスデコーダ３１５と、チップアドレス出力回路３１６とを含んでいる。リードオートプリチャージ活性化回路３１１は、ラッチ回路Ｌ５１の出力及びリード制御信号Ｒ１を受け、これらの両方が活性化している場合にリードオートプリチャージ信号ＲＡＰ０を生成する。リードオートプリチャージ信号ＲＡＰ０は、カウンタ回路３１２によるカウント動作によって遅延され、リードオートプリチャージ信号ＲＡＰ１として出力される。リードオートプリチャージ信号ＲＡＰ１は、バンクアドレスデコーダ３１５及びチップアドレス出力回路３１６に供給される。
【００７３】
カウンタ回路３１２のカウント動作は、リードライトクロック信号ＩＣＬＫＲＷに同期して行われる。カウンタ回路３１２によるリードライトクロック信号ＩＣＬＫＲＷのカウント数は４である。カウンタ回路３１３，３１４はカウンタ回路３１２のレプリカである。したがって、これらカウンタ回路３１３，３１４のカウント動作はリードライトクロック信号ＩＣＬＫＲＷに同期して行われ、そのカウント数はカウンタ回路３１２と同数に設定される。
【００７４】
図１２に示すように、カウンタ回路３１３にはラッチ回路Ｌ５２からバンクアドレス信号ＢＡ（ＢＡ０〜ＢＡ２）が供給される。したがって、カウンタ回路３１３から出力されるバンクアドレス信号ＢＡの出力タイミングは、リードオートプリチャージ信号ＲＡＰ１と同期する。また、カウンタ回路３１４にはラッチ回路Ｌ５３からチップアドレスＬＡＤＤ０が供給される。したがって、カウンタ回路３１４から出力されるチップアドレスＬＡＤＤ３の出力タイミングも、リードオートプリチャージ信号ＲＡＰ１と同期する。
【００７５】
バンクアドレスデコーダ３１５は、リードオートプリチャージ信号ＲＡＰ１の活性化に応答してバンクアドレス信号ＢＡをデコードする回路である。デコード結果であるバンク指定信号Ｂ０〜Ｂ７は、リードライトクロック信号ＩＣＬＫＲＷに同期してラッチ回路Ｌ６１にラッチされ、それぞれオートプリチャージ信号ＡＰ０〜ＡＰ７として出力される。チップアドレス出力回路３１６は、リードオートプリチャージ信号ＲＡＰ１の活性化に応答してチップアドレスＬＡＤＤ３を取り込み、チップアドレスＬＡＤＤ４として出力する回路である。チップアドレスＬＡＤＤ４の出力タイミングは、バンクアドレスデコーダ３１５によるバンク指定信号Ｂ０〜Ｂ７の出力タイミングと同期するよう設計される。チップアドレスＬＡＤＤ４は、リードライトクロック信号ＩＣＬＫＲＷに同期してラッチ回路Ｌ６２にラッチされ、チップアドレスＬＡＤＤ５として出力される。
【００７６】
かかる構成により、リードコマンドＲＤの発行時にオートプリチャージが指定されている場合には（Ａ１０＝Ｈ）、リード制御回路１００に含まれるカウンタ回路１０１によるカウント動作と、リードオートプリチャージ制御部３１０に含まれるカウンタ回路３１２によるカウント動作が完了した後、オートプリチャージ信号ＡＰ０〜ＡＰ７が出力される。このとき、同時にチップアドレスＬＡＤＤ５も出力されることになる。
【００７７】
図１２に示すように、ライトオートプリチャージ制御部３２０の回路構成はリードオートプリチャージ制御部３１０と同様であり、リード制御信号Ｒ１の代わりにライト制御信号Ｗ１が供給される点が相違している。また、カウンタ回路３２２のカウント数は、モードレジスタ３２の設定値によって変化させることができる。かかる構成により、ライト制御信号Ｗ１が活性化すると、ライトオートプリチャージ活性化回路３２１によってライトオートプリチャージ信号ＷＡＰ０が活性化し、これがカウンタ回路３２２に供給される。カウンタ回路３２２の出力であるライトオートプリチャージ信号ＷＡＰ１は、バンクアドレスデコーダ３２５及びチップアドレス出力回路３２６に供給され、これらを活性化させる。バンクアドレスデコーダ３２５は、カウンタ回路３２３から出力されるバンクアドレス信号ＢＡをデコードし、バンク指定信号Ｂ０〜Ｂ７を生成する。バンク指定信号Ｂ０〜Ｂ７はラッチ回路Ｌ６１に入力される。また、チップアドレス出力回路３２６は、カウンタ回路３２４から出力されるチップアドレスＬＡＤＤ３を受け、チップアドレスＬＡＤＤ４として出力する。チップアドレスＬＡＤＤ４はラッチ回路Ｌ６２に入力される。
【００７８】
かかる構成により、ライトコマンドＷＲの発行時にオートプリチャージが指定されている場合には（Ａ１０＝Ｈ）、ライト制御回路２００に含まれるカウンタ回路２０１によるカウント動作と、ライトオートプリチャージ制御部３２０に含まれるカウンタ回路３２２によるカウント動作が完了した後、オートプリチャージ信号ＡＰ０〜ＡＰ７が出力される。このとき、同時にチップアドレスＬＡＤＤ５も出力されることになる。
【００７９】
以上がインターフェースチップＩＦの概要である。上述したリード制御回路１００、ライト制御回路２００及びオートプリチャージ制御回路３００の出力は、図８に示すように、貫通電極ＴＳＶを介してコアチップＣＣ０〜ＣＣ７に供給される。アドレス信号についても同様である。尚、図８に示した貫通電極は、いずれも図２（ａ）に示したタイプの貫通電極ＴＳＶ１である。したがって、インターフェースチップＩＦ側からこれら貫通電極ＴＳＶ１を介して出力される信号は、全てのコアチップＣＣ０〜ＣＣ７に対して共通に供給されることになる。次に、コアチップＣＣ０〜ＣＣ７の回路構成について説明する。
【００８０】
図９はコアチップＣＣ０の回路図である。コアチップＣＣ０〜ＣＣ７は互いに同じ回路構成を有しているため、図９では代表してコアチップＣＣ０の構造のみを示している。
【００８１】
図９に示すように、コアチップＣＣ０に含まれるメモリセルアレイ５０は、８バンクに分割されている。尚、バンクとは、個別にコマンドを受け付け可能な単位である。言い換えれば、夫々のバンクは互いに非排他的に独立して動作することができる。メモリセルアレイ５０内においては、複数のワード線ＷＬと複数のビット線ＢＩＬが交差しており、その交点にはメモリセルＭＣが配置されている（図９においては、１本のワード線ＷＬ、１本のビット線ＢＩＬ及び１個のメモリセルＭＣのみを示している）。ワード線ＷＬの選択はロウデコーダ６１によって行われ、選択されたワード線ＷＬがワードドライバ５１によって駆動される。また、ビット線ＢＩＬはセンス回路５３内の対応するセンスアンプに接続されている。センスアンプの選択はカラムデコーダ６２によって行われ、カラムスイッチ５２は選択されたセンスアンプをデータアンプ７０に接続する。
【００８２】
ロウデコーダ６１には、ロウアドレスラッチ回路６３を介してロウアドレスＲＡが供給される。ロウアドレスラッチ回路６３は、判定回路７１の出力である一致信号ＨＩＴ１が活性化したことに応答して、貫通電極ＴＳＶを介して供給されるアドレス信号ＡＤＤをラッチする。これら回路の他、ロウアクセスに用いられる回路ブロックを「ロウアクセス回路」と呼ぶことがある。また、カラムデコーダ６２には、カラムアドレスラッチ回路６４を介してカラムアドレスＣＡが供給される。カラムアドレスラッチ回路６４は、判定回路７２の出力である一致信号ＨＩＴ２が活性化したことに応答して、貫通電極ＴＳＶを介して供給されるアドレス信号ＡＤＤをラッチする。これら回路の他、カラムアクセスに用いられる回路ブロックを「カラムアクセス回路」と呼ぶことがある。
【００８３】
判定回路７１，７２は、貫通電極ＴＳＶを介してインターフェースチップＩＦより供給されるチップアドレスＬＡＤＤ０と、当該コアチップＣＣ０〜ＣＣ７に割り当てられた固有のチップアドレスＬＩＤとを比較し、両者が一致した場合に一致信号ＨＩＴ１，ＨＩＴ２をそれぞれ活性化させる。チップアドレスＬＩＤは、チップアドレス保持回路６５に保持されている。チップアドレス保持回路６５は、図２（ｂ）に示したタイプの貫通電極ＴＳＶ２を介してコアチップＣＣ０〜ＣＣ７間で縦続接続されており、これにより、各コアチップＣＣ０〜ＣＣ７にそれぞれ異なるチップアドレスＬＩＤが設定される。
【００８４】
さらに、本実施形態においてはコアチップＣＣ０〜ＣＣ７に判定回路７３〜７７が設けられている。判定回路７３〜７７は、チップアドレス保持回路６５に保持されているチップアドレスＬＩＤと、貫通電極ＴＳＶを介してインターフェースチップＩＦより供給されるチップアドレスＬＡＤＤ１Ｒ、ＬＡＤＤ２Ｒ、ＬＡＤＤ１Ｗ、ＬＡＤＤ２Ｗ及びＬＡＤＤ５とをそれぞれ比較し、両者が一致した場合に一致信号ＨＩＴ３〜ＨＩＴ７をそれぞれ活性化させる。このうち一致信号ＨＩＴ３〜ＨＩＴ６は、カラムスイッチ制御回路４１及びデータアンプ制御回路４２に供給され、これら回路の動作タイミングを制御する。また、一致信号ＨＩＴ７は、ワードドライバ５１及びセンス回路５３などに供給され、メモリセルアレイ５０のプリチャージタイミングを制御する。
【００８５】
以上がコアチップＣＣ０〜ＣＣ７の基本的な回路構成である。
【００８６】
次に、本実施形態による半導体装置１０の動作について、ＰＲＡ方式が選択されている場合を例に説明する。
【００８７】
図１３は、リード動作を説明するためのタイミング図である。
【００８８】
図１３に示す例では、外部クロック信号ＣＫのアクティブエッジ−１に同期して、アクティブコマンドＡＣＴが発行されるとともに、ロウアドレスＲＡが入力されている。ロウアドレスには、チップアドレスＬＡＤＤ及びバンクアドレスＢＡが含まれている。コマンドデコーダ３１は、アクティブコマンドＡＣＴに応答してアクティブ制御信号ＩＡＣＴを生成し、これをラッチ回路Ｌ１０に供給する。ラッチ回路Ｌ１０にラッチされたアクティブ制御信号ＩＡＣＴは、貫通電極ＴＳＶを介して各コアチップＣＣ０〜ＣＣ７に供給される。また、ロウアドレスも各コアチップＣＣ０〜ＣＣ７に供給される。上述の通り、ロウアドレスにはチップアドレス及びバンクアドレスが含まれているため、チップアドレスＬＡＤＤにより指定されるコアチップ内の、バンクアドレスＢＡにより指定されるバンクがアクティブ状態となる。
【００８９】
次に、外部クロック信号ＣＫのアクティブエッジ０に同期して、リードコマンドＲＤが発行されるとともに、カラムアドレスＣＡが入力される。ＰＲＡ方式においては、カラムアドレスにチップアドレスＬＡＤＤ及びバンクアドレスＢＡが含まれている。コマンドデコーダ３１は、リードコマンドＲＤに応答してリード制御信号Ｒ０を生成し、これをラッチ回路Ｌ１１に供給する。ラッチ回路Ｌ１１にラッチされたリード制御信号Ｒ０は、リード制御回路１００に供給される。また、カラムアドレスＣＡも各コアチップＣＣ０〜ＣＣ７に供給される。カラムアドレスＣＡに含まれるチップアドレスＬＡＤＤについてはラッチ回路Ｌ２１を介してリード制御回路１００に供給される。
【００９０】
図１３に示すように、本例ではアディティブレイテンシＡＬの値が７である。つまり、リードコマンドＲＤの発行タイミングが本来のタイミングよりも、７クロックサイクル分先行している。このことは、図１０に示したカウンタ回路１０１，１０３のカウント数が７に設定されていることを意味する。したがって、リードコマンドＲＤの発行に応答して生成されたリード制御信号Ｒ０は、７クロックサイクルだけ遅延された後、内部クロック信号ＩＣＬＫに同期してリード制御信号Ｒ１として出力されることになる。さらに、本例では、図１０に示したカウンタ回路１０２，１０４のカウント数が２に設定されており、バースト長ＢＬが８に設定されている場合にはリード制御信号Ｒ１の活性化から２クロックサイクル遅れてリード制御信号Ｒ２が活性化することになる。
【００９１】
符号ｒ１に示すように、リード制御信号Ｒ１の活性化タイミングはチップアドレスＬＡＤＤ１Ｒの出力タイミングと同期している。このため、各コアチップＣＣ０〜ＣＣ７には、リード制御信号Ｒ１に同期してチップアドレスＬＡＤＤ１Ｒが供給される。これにより、コアチップＣＣ０〜ＣＣ７のうち、チップアドレスＬＡＤＤ１Ｒにより指定されるコアチップ内の判定回路７３のみが一致信号ＨＩＴ３を活性化させる。これに同期してカラムスイッチ制御回路４１はカラムスイッチ５２を活性化させ、センスアンプにより増幅されたリードデータをデータバスＤＢに出力する。データバスＤＢは、カラムスイッチ５２とデータアンプ７０とを接続する配線である。
【００９２】
これにより、データバスＤＢ上には、メモリセルアレイ５０からプリフェッチされた全てのリードデータが現れることになる。そして、一致信号ＨＩＴ３により活性化されたデータアンプ制御回路４２は、これらリードデータの半分に対応するデータアンプ７０を活性化させ、貫通電極ＴＳＶを介してインターフェースチップＩＦに出力する。
【００９３】
また、符号ｒ２に示すように、リード制御信号Ｒ２の活性化タイミングはチップアドレスＬＡＤＤ２Ｒの出力タイミングと同期している。このため、各コアチップＣＣ０〜ＣＣ７には、リード制御信号Ｒ２に同期してチップアドレスＬＡＤＤ２Ｒが供給される。これにより、コアチップＣＣ０〜ＣＣ７のうち、チップアドレスＬＡＤＤ２Ｒにより指定されるコアチップ内の判定回路７４のみが一致信号ＨＩＴ４を活性化させる。そして、一致信号ＨＩＴ４により活性化されたデータアンプ制御回路４２は、リードデータの残り半分に対応するデータアンプ７０を活性化させ、貫通電極ＴＳＶを介してインターフェースチップＩＦに出力する。
【００９４】
このようにして２回に分けて転送されたリードデータは、インターフェースチップＩＦ内のパラレルシリアル変換回路２６によって順次シリアル変換され、ＦＩＦＯ回路２７に転送される。ＦＩＦＯ回路２７の動作を制御するＦＩＦＯ制御回路２８は、リード制御信号Ｒ１に基づいてタイミング信号ＦＩＦＯＲＳを１回活性化させ、これにより１回目に転送されたリードデータの出力タイミングを制御する。さらに、リード制御信号Ｒ２に基づいてタイミング信号ＦＩＦＯＲＳをもう１回活性化させ、これにより２回目に転送されたリードデータの出力タイミングを制御する。その結果、データ入出力端子１４からは、全てのリードデータＤＱがシリアルに出力されることになる。図１３に示す例では、ＣＡＳレイテンシＣＬの値が８であり、したがって、リードコマンドＲＤが発行されてから１５クロックサイクル（＝ＡＬ＋ＣＬ）後に、リードデータの出力が開始されている。
【００９５】
このように、リード制御信号Ｒ０をインターフェースチップＩＦ内で遅延させることによってリード制御信号Ｒ１，Ｒ２を生成するとともに、リード制御信号Ｒ１，Ｒ２に同期してそれぞれチップアドレスＬＡＤＤ１Ｒ，ＬＡＤＤ２ＲをコアチップＣＣ０〜ＣＣ７に供給していることから、コアチップＣＣ０〜ＣＣ７内においてはレイテンシ制御が不要となる。これにより、コアチップＣＣ０〜ＣＣ７にレイテンシカウンタなどを設ける必要が無くなるとともに、インターフェースチップＩＦからコアチップＣＣ０〜ＣＣ７に内部クロック信号ＩＣＬＫを供給する必要もなくなる。
【００９６】
図１４は、ライト動作を説明するためのタイミング図である。
【００９７】
図１４に示す例では、外部クロック信号ＣＫのアクティブエッジ−１に同期して、アクティブコマンドＡＣＴが発行されるとともに、ロウアドレスＲＡが入力されている。さらに、外部クロック信号ＣＫのアクティブエッジ０に同期して、ライトコマンドＷＲが発行されるとともに、カラムアドレスＣＡが入力されている。
【００９８】
図１４に示すように、本例ではアディティブレイテンシＡＬの値が７であり、ＣＡＳライトレイテンシＣＷＬの値が６である。このことは、図１１に示したカウンタ回路２０１のカウント数が７（＝ＡＬ）に設定され、カウンタ回路２０２のカウント数が６（＝ＣＷＬ）に設定されていることを意味する。したがって、ライトコマンドＷＲの発行に応答して生成されたライト制御信号Ｗ０は、１３クロックサイクルだけ遅延された後、内部クロック信号ＩＣＬＫに同期してライト制御信号Ｗ１として出力されることになる。さらに、本例では、図１１に示したカウンタ回路２０３，２０６のカウント数が２に設定されており、バースト長ＢＬが８に設定されている場合にはライト制御信号Ｗ１の活性化から２クロックサイクル遅れてライト制御信号Ｗ２が活性化することになる。
【００９９】
符号ｗ１に示すように、ライト制御信号Ｗ１の活性化タイミングはチップアドレスＬＡＤＤ１Ｗの出力タイミングと同期している。このため、各コアチップＣＣ０〜ＣＣ７には、ライト制御信号Ｗ１に同期してチップアドレスＬＡＤＤ１Ｗが供給される。これにより、コアチップＣＣ０〜ＣＣ７のうち、チップアドレスＬＡＤＤ１Ｗにより指定されるコアチップ内の判定回路７５のみが一致信号ＨＩＴ５を活性化させる。これに同期してデータアンプ７０が活性化され、インターフェースチップＩＦからパラレルに転送された前半の４ビットのライトデータがデータバスＤＢに出力される。
【０１００】
また、符号ｗ２に示すように、ライト制御信号Ｗ２の活性化タイミングはチップアドレスＬＡＤＤ２Ｗの出力タイミングと同期している。このため、各コアチップＣＣ０〜ＣＣ７には、ライト制御信号Ｗ２に同期してチップアドレスＬＡＤＤ２Ｗが供給される。これにより、コアチップＣＣ０〜ＣＣ７のうち、チップアドレスＬＡＤＤ２Ｗにより指定されるコアチップ内の判定回路７６のみが一致信号ＨＩＴ６を活性化させる。これに同期してデータアンプ７０が活性化され、インターフェースチップＩＦからパラレルに転送された後半の４ビットのライトデータがデータバスＤＢに出力される。
【０１０１】
これにより、データバスＤＢ上には、インターフェースチップＩＦから転送された全てのライトデータが現れることになる。そして、一致信号ＨＩＴ６に同期してカラムスイッチ制御回路４１が活性化され、これらライトデータがパラレルにメモリセルアレイ５０に書き込まれる。
【０１０２】
このように、本実施形態では、ライト動作において必要なレイテンシ制御についてもインターフェースチップＩＦ内で行っていることから、上述の通り、コアチップＣＣ０〜ＣＣ７にレイテンシカウンタなどを設ける必要が無くなるとともに、インターフェースチップＩＦからコアチップＣＣ０〜ＣＣ７に内部クロック信号ＩＣＬＫを供給する必要もなくなる。
【０１０３】
図１５は、オートプリチャージ動作を説明するためのタイミング図である。
【０１０４】
図１５には、リード動作後にオートプリチャージ動作を行う例が示されている。リード動作については、図１３を用いて説明したとおりである。図１５に示す例では、リード制御信号Ｒ１が活性化した後、４クロックサイクル後にリードオートプリチャージ信号ＲＡＰ１が活性化している。このことは、カウンタ回路３１２のカウント数が４に設定されていることを意味する。その後、リードライトクロック信号ＩＣＬＫＲＷに同期して、バンクアドレスＢＡにより指定されるオートプリチャージ信号ＡＰ０〜ＡＰ７のいずれかが活性化し、これがコアチップＣＣ０〜ＣＣ７に供給される。
【０１０５】
符号ａｐ１に示すように、オートプリチャージ信号ＡＰ０〜ＡＰ７の活性化タイミングはチップアドレスＬＡＤＤ５の出力タイミングと同期している。このため、各コアチップＣＣ０〜ＣＣ７には、オートプリチャージ信号ＡＰ０〜ＡＰ７に同期してチップアドレスＬＡＤＤ５が供給される。これにより、コアチップＣＣ０〜ＣＣ７のうち、チップアドレスＬＡＤＤ５により指定されるコアチップ内の判定回路７７のみが一致信号ＨＩＴ７を活性化させる。これにより、当該コアチップ内のオートプリチャージ信号ＡＰ０〜ＡＰ７により指定されるバンクがプリチャージされる。
【０１０６】
このように、本実施形態では、プリチャージ動作において必要な遅延動作についてもインターフェースチップＩＦ内で行っていることから、上述の通り、コアチップＣＣ０〜ＣＣ７に遅延回路などを設ける必要が無くなるとともに、インターフェースチップＩＦからコアチップＣＣ０〜ＣＣ７に内部クロック信号ＩＣＬＫを供給する必要もなくなる。
【０１０７】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【０１０８】
例えば、上記実施形態では、チップアドレスＬＡＤＤのデコード動作をコアチップＣＣ０〜ＣＣ７において行っているが、チップアドレスＬＡＤＤのデコード動作をインターフェースチップＩＦ内で行っても構わない。この場合、図１６に示すように、デコーダ２５０及びレプリカとなるカウンタ回路２６０〜２６７を設け、その出力であるイネーブル信号ＥＮ０〜ＥＮ７をコアチップＣＣ０〜ＣＣ７に供給すればよい。この場合、イネーブル信号ＥＮ０〜ＥＮ７を図２（ｃ）に示したタイプの貫通電極ＴＳＶ３を用いてコアチップＣＣ０〜ＣＣ７に転送すれば、コアチップＣＣ０〜ＣＣ７側に判定回路を設ける必要もなくなる。さらに、図１７に示すように、イネーブル信号ＥＮ０〜ＥＮ７と内部制御信号との論理積を取ったコマンドＣ０〜Ｃ７を生成し、これを図２（ｃ）に示したタイプの貫通電極ＴＳＶ３を用いてコアチップＣＣ０〜ＣＣ７に転送すれば、カラム動作を行うコアチップにのみコマンドを選択的に供給することが可能となる。
【０１０９】
また、上記実施形態では、ＰＲＡ方式が選択されている場合を例に説明したが、本発明は、ＬＲＡ方式が選択されている場合においても適用可能である。ＬＲＡ方式においては、カラムコマンド発行時にチップアドレスＬＡＤＤが供給されないが、バンクアドレスＢＡからチップアドレスＬＡＤＤを生成することが可能である。例えば、図４に示したＬＲＡ−１方式のアドレス割り付けが選択されている場合、各バンクにおいてアクティブ状態となっているコアチップは１つであることから、カラムコマンド発行時に供給されるバンクアドレスＢＡによってチップアドレスＬＡＤＤを特定することが可能である。つまり、図１８に示すように、バンクアドレスＢＡをデコードするデコーダ４１０と、バンクごとにチップアドレスを保持するチップアドレス保持回路４２０〜４２７とを含むチップアドレス生成回路４００をインターフェースチップＩＦ内に設け、アクティブコマンドＡＣＴの発行時に指定されたチップアドレスＬＡＤＤ（ＲＯＷ）を指定されたバンクに対応するチップアドレス保持回路４２０〜４２７に保持すればよい。そして、カラムコマンド発行時に供給されるバンクアドレスＢＡに基づき、対応するチップアドレス保持回路４２０〜４２７からチップアドレスを読み出せば、ＬＲＡ方式においてもカラムコマンド発行時にチップアドレスＬＡＤＤ（ＣＯＬＵＭＮ）を取得することが可能となる。
【０１１０】
また、本発明において、インターフェースチップＩＦ内で遅延された内部制御信号（例えばリード制御信号Ｒ１）とこれに対応するチップアドレス（例えばチップアドレスＬＡＤＤ１Ｒ）の出力タイミングが同時であることは必須でなく、両者が同期していることによりコアチップＣＣ０〜ＣＣ７側においてこれらを対応づけて処理できる限り、両者の出力タイミングに差があっても構わない。
【符号の説明】
【０１１１】
１０      半導体装置
１１      クロック端子
１２      コマンド端子
１３ａ，１３ｂ    アドレス端子
１４      データ入出力端子
２１      クロック生成回路
２２      ＤＬＬ回路
２３      クロック生成回路
２４      出力バッファ回路
２５      入力バッファ回路
２６      パラレルシリアル変換回路
２７      ＦＩＦＯ回路
２８      ＦＩＦＯ制御回路
３１      コマンドデコーダ
３２      モードレジスタ
４１      カラムスイッチ制御回路
４２      データアンプ制御回路
５０      メモリセルアレイ
５１      ワードドライバ
５２      カラムスイッチ
５３      センス回路
６１      ロウデコーダ
６２      カラムデコーダ
６３      ロウアドレスラッチ回路
６４      カラムアドレスラッチ回路
６５      チップアドレス保持回路
７０      データアンプ
７１〜７７    判定回路
１００    リード制御回路
１０１〜１０４    カウンタ回路
２００    ライト制御回路
２０１〜２０６    カウンタ回路
３００    オートプリチャージ制御回路
３１０    リードオートプリチャージ制御部
３２０    ライトオートプリチャージ制御部
３１２〜３１４，３２２〜３２４    カウンタ回路
ＣＣ０〜ＣＣ７    コアチップ
ＤＢ      データバス
ＨＩＴ１〜ＨＩＴ７    一致信号
ＩＦ      インターフェースチップ
ＩＰ      インターポーザ
ＬＡＤＤ  チップアドレス
ＴＳＶ１〜ＴＳＶ３    貫通電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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