(57)【要約】【課題】本発明は、マイクロ波帯やミリ波帯において、１つの集積回路で複数の機能を実現する集積回路と、その集積回路が表面実装される中継基板とに関し、特性の劣化の原因となる広帯域設計をすることなく、多様に異なる帯域に柔軟に対応可能とすることを目的とする。【解決手段】基板上に個別に形成された複数の回路と、前記基板上で前記複数の回路に隔たって形成され、前記複数の回路の何れにも接続され得る特定の回路とを備え、前記特定の回路と前記複数の回路とは、表面実装型の中継基板との突起電極を介する接続に供されるパッドを有する。【選択図】図１
2012160494.tif 000002
【特許請求の範囲】
【請求項１】
基板上に個別に形成された複数の回路と、
前記基板上で前記複数の回路に隔たって形成され、前記複数の回路の何れにも接続され得る特定の回路とを備え、
前記特定の回路と前記複数の回路とは、
表面実装型の中継基板との突起電極を介する接続に供されるパッドを有する
ことを特徴とする集積回路。
【請求項２】
集積回路が表面実装される中継基板であって、
前記集積回路に組み込まれ、あるいは組み込まれ得る異なった複数の回路の何れかと、前記複数の回路とは別に前記集積回路に組み込まれた特定の回路との突起電極を介する接続に供される回路が形成された
ことを特徴とする中継基板。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、マイクロ波帯やミリ波帯において、１つの集積回路で複数の機能を実現する集積回路と、その集積回路が表面実装される中継基板とに関する。
【背景技術】
【０００２】
近年、光ファイバ網の普及や移動体通信の高速化に伴い、大容量伝送の需要が高まっている。高い周波数域は、その広帯域性や高速性を活かして多くの情報を高速に伝送できる通信手段として期待されている。しかしながら、高い周波数がゆえ装置を実現する為の技術的なハードルは高く、集積回路も周波数バンドごとの専用設計になってしまうため高価である。
【０００３】
例えば、所望の帯域の高周波信号を増幅する増幅器については、一般に、図７(a) に示すように能動素子であるＦＥＴの入力側および出力側にインピーダンス整合回路(MS：Matching Section)が付加され、かつ図７(b) に実線で示すように特定の周波数ｆｏで利得が得られる狭帯域の仕様で設計される。
【０００４】
しかしながらこの場合、特定の周波数でのみ利得を持つ専用の仕様に基づく設計となるために、他の帯域の増幅器としての使用はできない。
【０００５】
一方、図７(b) に点線で示すような広帯域の仕様に基づいて設計された場合には、複数の異なる帯域における使用が可能となり、汎用性が高まる。また、集積回路は、製造プロセスの性質上、数量が多くなればその量産効果により単価が下がる。
しかし、広帯域増幅器は、狭帯域増幅器と比較して利得が低いために、実際には適用され難かった。
【０００６】
なお、本発明に関連した先行技術には、例えば、後述する特許文献１に開示されるように、「増幅部と、該増幅部と信号入力端子との間に設けた入力整合回路と、前記増幅部と信号出力端子との間に設けた出力整合回路を具備するマルチバンド高周波増幅回路において、前記増幅部は前記入力整合回路と前記出力整合回路との間に並列接続した複数の能動素子からなり、前記複数の能動素子の少なくとも１つについてその動作点を変化可能とし、前記それぞれの能動素子の動作点の組み合わせに応じて、前記入力整合回路及び前記出力整合回路の整合周波数が決定されるようにする」ことによって、「動作周波数帯域を可変できる」点に特徴があるマルチバンド高周波増幅回路」がある。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特許第３５６３３２１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
従来の高周波集積回路は、既述の通りに目的や用途に応じた専用の設計が行われることで性能が確保され、回路の小型および無調整化による高周波回路のコストダウンが図られている。
しかしながら、量産効果による低価格化を実現するためには、広帯域化し、少量多品種製品に対応することが必要である。
【０００９】
一方、集積回路の広帯域設計は、狭帯域設計と比較すると、増幅器の利得の低下や雑音指数の増加、周波数変換器の変換損失の増加といった効率の低下や、発振器の位相雑音の増加など電気的特性の劣化を伴う。
したがって、能動素子の性能を十分に引き出しながら、複数の帯域で良好な特性を確保することが強く要望される。
【００１０】
本発明は、特性劣化の原因となる広帯域設計をすることなく、多様に異なる帯域に対して柔軟に対応可能な集積回路および中継基板を提供することを目的とする。
【課題を解決するための手段】
【００１１】
請求項１に記載の発明では、複数の回路は、基板上に個別に形成される。特定の回路は、前記基板上で前記複数の回路に隔たって形成され、前記複数の回路の何れにも接続され得る。前記特定の回路と前記複数の回路とは、表面実装型の中継基板との突起電極を介する接続に供されるパッドを有する。
【００１２】
すなわち、基板上に形成された複数の回路の何れも、上記突起電極が配置されるパッドと本発明に係る集積回路が表面実装される中継基板とを介して、その基板上に別途形成された特定の回路と接続され得る。
【００１３】
請求項２に記載の発明では、集積回路が表面実装される中継基板であって、前記集積回路に予め組み込まれあるいは組み込まれ得る複数の回路の何れかと、前記集積回路に組み込まれた特定の回路との突起電極を介する接続に供される回路が形成される。
【００１４】
すなわち、本発明に係る中継基板に表面実装される集積回路では、組み込まれた複数の回路の何れも、上記突起電極が配置されるパッドとその中継基板とを介して、その集積回路に別途組み込まれた特定の回路と接続され得る。
【発明の効果】
【００１５】
本発明に係る集積回路は、突起電極、パッドおよび中継基板を介する接続により所望の機能、性能、特性等が実現され、導入線インダクタンスや浮遊容量に起因する特性等の劣化が最小限度に抑えられつつ構成が標準化される。
【００１６】
また、本発明に係る中継基板に表面実装される集積回路は、突起電極、パッドおよび中継基板を介する接続により所望の機能、性能、特性等が実現され、導入線インダクタンスや浮遊容量に起因する特性等の劣化が最小限度に抑えられつつ構成が標準化される。
【００１７】
したがって、本発明が適用されたシステムや装置では、従来例に比べて、特性や仕様が異なる所望の複数の回路の集積回路化が可能となり、価格性能比だけではなく、総合的な信頼性および実装性が大幅に高められる。
【図面の簡単な説明】
【００１８】
【図１】本発明の一実施形態を示す図である。
【図２】本実施形態における集積回路の構成を示す図である。
【図３】本実施形態における中継基板の構成を示す図(1) である。
【００１９】
【図４】本実施形態における中継基板の構成を示す図(2) である。
【図５】本実施形態によって形成される２通りの回路の構成を示す図である。
【図６】本実施形態の周波数特性を示す図である。
【図７】従来の集積回路の構成および周波数特性を示す図である。
【発明を実施するための形態】
【００２０】
以下、図面に基づいて本発明の実施形態について詳細に説明する。
図１は、本発明の一実施形態を示す図である。
【００２１】
本実施形態は、図１に示すように、集積回路５０と、その集積回路５０がバンプ５，６，７，８，９，１０を介して接続される中継基板５２とから構成されるフェイスダウン（フリップチップ）実装型の集積回路である。
【００２２】
集積回路５０は、図２（ａ），（ｂ）に示すように、基板５０ＣＢと、その基板５０ＣＢ上に実装されあるいは形成された以下の要素とから構成される。
【００２３】
(1) 異なる周波数ｆ１、ｆ２にそれぞれ適合した入力整合回路１１、１２
(2) これらの入力整合回路１１、１２の入力に個別に接続され、かつ既述のバンプ５を介する中継基板５２との接続に何れか一方のみが供されるパッド１１ｐ、１２ｐ
(3) 入力整合回路１１、１２の出力に個別に接続され、かつ既述のバンプ６を介する中継基板５２との接続に何れか一方のみが供されるパッド１１Ｐ、１２Ｐ
【００２４】
(4) 不平衡型の増幅器を構成する増幅素子５１
(5) その増幅素子５１の入力（ゲート）に接続されて上記パッド１１Ｐ、１２Ｐの近傍に配置され、かつ既述のバンプ７を介する中継基板５２との接続に供されるパッド５１ｐ
(6) 上記増幅素子５１の出力（ドレイン）に接続され、かつ既述のバンプ８を介する中継基板５２との接続に供されるパッド５１Ｐ
【００２５】
(7) 既述の周波数ｆ１、ｆ２にそれぞれ適合した出力整合回路１３、１４
(8) これらの出力整合回路１３、１４の入力に個別に接続されて上記パッド５１Ｐの近傍に配置され、かつ既述のバンプ９を介する中継基板５２との接続に何れか一方のみが供されるパッド１３ｐ、１４ｐ
(9)出力整合回路１３、１４の出力に個別に接続され、かつ既述のバンプ１０を介する中継基板５２との接続に何れか一方のみが供されるパッド１３Ｐ、１４Ｐ
【００２６】
なお、図２（ａ），（ｂ）にハンチングにより示されるＴ字状の枠は、図３に示され、かつ後述するように中継基板５２上の対応する領域に形成されたパターンである。
【００２７】
また、入力整合回路１１、１２および出力整合回路１３、１４の機能は、上記増幅器（増幅素子５１）とのインピーダンス整合に限定されず、例えば、雑音指数の低減、出力電力の増加その他の如何なるものであってもよい。
【００２８】
一方、中継基板５２は、図１、図３および図４に示すように、基板５２ＣＢと、その基板５２ＣＢの実装面またはハンダ面に形成された以下の要素とから構成される。
(1) 既述のパッド１１ｐ、１２ｐの双方に重なり得る矩形ないし略Ｔ字状の領域に導体パターンとして形成された信号入力パターン１６
(2) その信号入力パターン１６に導通し、後述する高周波信号の入力に供されるスルーホール２２
【００２９】
(3) パッド１１Ｐ、１２Ｐ、５１ｐの何れにも重なり得る略Ｔ字状の領域に導体パターンとして形成された増幅素子入力パターン１７
(4) パッド５１Ｐ、１３ｐ、１４ｐの何れにも重なり得る略Ｔ字状の領域に導体パターンとして形成された増幅素子出力パターン１８
(5) パッド１３Ｐ、１４Ｐの双方に重なり得る矩形ないし略Ｔ字状の領域に導体パターンとして形成された信号出力パターン１９
【００３０】
(6) その信号出力パターン１９に導通し、後述する半田面を介する外部への高周波信号の引き渡しに供されるスルーホール２３
(7) 上記信号入力パターン１６、増幅素子入力パターン１７、増幅素子入力パターン１８および信号出力パターン１９が形成された実装面の裏面である半田面に、スルーホール２２、２３にそれぞれ導通する矩形の導体パターンとして形成された信号入力ハンダ面パターン２０および信号出力ハンダ面パターン２１
【００３１】
(8) 上記ハンダ面の内、既述の集積回路５０と対向する中央部に矩形のプレーンとして形成されたＧＮＤパターン２４
以下、図１〜図４を参照して、本実施形態の作用を説明する。
【００３２】
本発明の特徴は、本実施形態では、以下の点にある。
(1) 基板５０ＣＢ上におけるパッド１１ｐ、１１Ｐ、１２ｐ、１２Ｐ、５１ｐ、５１Ｐ、１３ｐ、１３Ｐ、１４ｐ、１４Ｐと、基板５２ＣＢ上における信号入力パターン１６、増幅素子入力パターン１７、増幅素子出力パターン１８および信号出力パターン１９との配置
(2) 集積回路５０が中継基板５２上にフェイスダウン実装される際におけるバンプ５〜１０の配置
【００３３】
本実施形態によって形成される回路が周波数ｆ１に適応した増幅器であるべき場合には、バンプ５〜１０は、図２（ａ）に示すように、パッド１１ｐ、１１Ｐ、５１ｐ、５１Ｐ、１３ｐ、１３Ｐ上にそれぞれ配置されることによって、上記集積回路５０と中継基板５２との間における電気的な接続を実現する。
【００３４】
したがって、本実施形態によって形成される増幅器は、図２、図３および図４に示すように、縦続接続された以下の要素から構成される。
(1) スルーホール２２
(2) 信号入力パターン１６
(3) バンプ５
(4) パッド１１ｐ
【００３５】
(5) 周波数ｆ１に適合した入力整合回路１１
(6) パッド１１Ｐ
(7) バンプ６
(8) 増幅素子入力パターン１７
(9) バンプ７
(10)バッド５１ｐ
【００３６】
(11)増幅素子５１
(12)パッド５１Ｐ
(13)バンプ８
(14)増幅素子出力パターン１８
(15)バンプ９
(16)パッド１３ｐ
【００３７】
(17)周波数ｆ１に適合した出力整合回路１３
(18)バッド１３Ｐ
(19)バンプ１０
(20)信号出力パターン１９
(21)スルーホール２３
【００３８】
また、本実施形態によって形成される回路が周波数ｆ２に適応した増幅器であるべき場合には、バンプ５〜１０は、図２（ｂ）に示すように、パッド１２ｐ、１２Ｐ、５１ｐ、５１Ｐ、１４ｐ、１４Ｐ上にそれぞれ配置されることによって、上記集積回路５０と中継基板５２との間における電気的な接続を実現する。
【００３９】
したがって、本実施形態によって形成される増幅器は、図２、図３および図４に示すように、縦続接続された以下の要素から構成される。
(1) スルーホール２２
(2) 信号入力パターン１６
(3) バンプ５
(4) パッド１２ｐ
(5) 周波数ｆ２に適合した入力整合回路１２
【００４０】
(6) パッド１２Ｐ
(7) バンプ６
(8) 増幅素子入力パターン１７
(9) バンプ７
(10)バッド５１ｐ
(11)増幅素子５１
(12)パッド５１Ｐ
【００４１】
(13)バンプ８
(14)増幅素子出力パターン１８
(15)バンプ９
(16)パッド１４ｐ
(17)周波数ｆ２に適合した出力整合回路１４
【００４２】
(18)バッド１４Ｐ
(19)バンプ１０
(20)信号出力パターン１９
(21)スルーホール２３
【００４３】
すなわち、集積回路５０と、その集積回路５０がフェイスダウン実装される接続基板５２との電気的な接続を実現するバンプ５〜９の位置が既述の２通りの何れかに設定されることにより、図５（ａ）、（ｂ）にそれぞれ示すように、周波数ｆ１、ｆ２にそれぞれ適応した入力整合回路と出力整合回路との対の増幅素子５１との組み合わせが確実に達成され、このような組み合わせとして実現される増幅器の帯域は、図６に点線と破線とで示すように、これらの周波数ｆ１、ｆ２をそれぞれ含む所望の帯域に設定される。
【００４４】
したがって、本実施形態によれば、集積回路５０に予め組み込まれ、かつ周波数ｆ１、ｆ２にそれぞれ適応した回路の組み合わせが、導入線インダクタンスや浮遊容量に起因する特性の劣化が最小限度に抑えられつつ、特性や仕様が異なる所望の集積回路を柔軟に実現するための構成の標準化が安価に確度高く実現される。
【００４５】
なお、本実施形態では、高周波(マイクロ波／ミリ波)帯としてよく採用されるシリコン（Ｓｉ）系集積回路、あるいはガリウム砒素（ＧａＡｓ）、窒化ガリウム（ＧａＮ）、インジウムリン（ＩｎＰ）などの化合物系集積回路に、本発明が適用されている。
【００４６】
しかし、本発明は、このような集積回路に限定されず、用いられ得る回路や素子が予め組み込まれてフェイスダウン実装の対象となり、そのフェイスダウン実装のために用いられるバンプの位置や個数の組み合わせに応じた所望の回路や素子の選択を実現する集積回路であるならば、如何なるものであってもよい。
【００４７】
また、本実施形態では、本発明は、異なる周波数ｆ１、ｆ２の何れにも適応可能な高周波増幅器に適用されている。
【００４８】
しかし、本発明に係る集積回路は、このような高周波増幅器に併せて（代えて）、例えば、発振器、逓倍器、周波数変換器等が組み込まれてもよく、あるいは能動素子を含むことなく構成された濾波器、移相器、減衰器等が組み込まれてもよい。
【００４９】
さらに、このようにして組み込まれる回路や素子の下記の事項は、如何なるものであってもよい。
(1) パットおよびバンプを介して接続されるべき端子の数
(2) 機能
(3) 構成
(4) 組み合わせおよび数
【００５０】
また、本実施形態では、既述のバンプ５〜１０は、例えば、金、アルミ，銅，半田などのように、集積回路５０と中継基板５２との間における電気的な接合を実現可能な導電性材料から構成されるならば、如何なる突起物であってもよい。
【００５１】
さらに、このような突起物は、例えば、半導体チップ上の表面に形成される場合には、めっき法、印刷法、蒸着法の何れにより形成されてもよい。
【００５２】
また、本実施形態では、中継基板５２に対する集積回路５０のフェイスダウン実装（両者の間における電気的な接合および物理的な接合）は、例えば、誘電体で形成された中継基板５２に、予めバンプが取り付けられた集積回路５０が熱と超音波との双方あるいは何れか一方により圧着されて接合され、あるいは半田ボールなどのろう材によって溶融されて接合されることによって実現されてもよい。
【００５３】
さらに、このようなフェイスダウン実装の過程では、バンプ５〜１０は、何れも、集積回路５０と中継基板５２との何れに先に取り付けられてもよい。
【００５４】
また、本実施形態では、中継基板５２の素材は、誘電体などの絶縁材料、セラミック系などのハード基板、樹脂系などのソフト基板の何れであっても構わない。
【００５５】
さらに、本実施形態では、中継基板５２には、信号入力パターン１６、増幅素子入力パターン１７、増幅素子出力パターン１８、信号出力パターン１９、信号入力半田面パターン２０、信号出力半田面パターン２１、スルーホール２３、２５およびＧＮＤパターン２４のようなパターン回路のみが形成されている。
しかし、本実施形態では、中継基板５２には、バンプを介して接続される集積回路５０上の回路や素子と連係する受動回路や能動回路が配置されてもよい。
【００５６】
また、本実施形態では、集積回路５０上に隔たって配置された２つの異なる回路がそれぞれ２つのバンプおよび中継基板５２を介して直列に接続されている。
しかし、本発明は、このような構成に限定されず、例えば、集積回路５０上に位置された特定の回路と他の複数の回路との並列の接続が、１つのバンプと、中継基板５２上のパターンと、このパターンに接続される複数のバンプとを介して実現されてもよい。
【００５７】
さらに、本発明は、上述した実施形態に限定されず、本発明の範囲において多様な実施形態の構成が可能であり、構成要素の全てまたは一部に如何なる改良が施されてもよい。
【符号の説明】
【００５８】
５，６，７，８，９，１０  バンプ
１１ｐ，１１Ｐ，１２ｐ，１２Ｐ，１３ｐ，１３Ｐ，１４ｐ，１４Ｐ，５１ｐ，５１Ｐ  パッド
１１，１２  入力整合回路
１３，１４  出力整合回路
１６  信号入力パターン
１７  増幅素子入力パターン
１８  増幅素子出力パターン
１９  信号出力パターン
２０  信号入力ハンダ面パターン
２１  信号出力ハンダ面パターン
２２，２３  スルーホール
２４  ＧＮＤパターン
５０  集積回路
５０ＣＢ，５２ＣＢ  基板
５１  増幅素子
５２  中継基板
【図１】
2012160494.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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