(57)【要約】【課題】良好な伝送性能と小さい配置面積を両立可能なデータバスを備える半導体装置を提供する。【解決手段】本発明の半導体装置は、配線層Ｍ１、Ｍ２と、複数のデータ入出力端子と、Ｎ本のデータ線（ＤＵ、ＤＬ）を含むデータバスとを備え、Ｎ本のデータ線は所定の配線長の長短に応じた２種類のデータ線群を含む。配線層Ｍ１、Ｍ２にはデータ線（ＤＬ、ＤＵ）の各々に隣接する複数のシールド線（Ｓａ、Ｓｂ、Ｓｃ）が配置され、各データ線（ＤＬ、ＤＵ）は、配線層Ｍ１、Ｍ２の積層方向で互いに重ならない位置に配置される。このような配線構造により、各データ線（ＤＬ、ＤＵ）の間のカップリング容量を抑え、データバスのクロストークを防止することができる。【選択図】図７
2012114215.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の上部に形成される第１の配線層と、
前記第１の配線層の上層に形成される第２の配線層と、
データを入出力する複数のデータ入出力端子と、
前記第１及び第２の配線層に配置され、所定の回路と前記複数のデータ入出力端子との間でデータを伝送するＮ本（Ｎ：２以上の整数）のデータ線を含むデータバスと、
を備え、
前記Ｎ本のデータ線のうち、Ｍ本（Ｍ：Ｍ＜Ｎを満たす整数）の第１データ線はそれぞれ所定の配線長より短い配線長を有するとともに、残余のＮ−Ｍ本の第２データ線はそれぞれ前記所定の配線長より長い配線長を有し、
前記第１及び第２の配線層には、前記Ｎ本のデータ線の各々に隣接する複数のシールド線が配置され、
前記Ｎ本のデータ線は、前記第１及び第２の配線層の積層方向で互いに重ならない位置に配置される、
ことを特徴とする半導体装置。
【請求項２】
前記Ｍ本の第１データ線は前記第１の配線層に配置され、前記Ｎ―Ｍ本の第２データ線は前記第２の配線層に配置されることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第２データ線は、前記第１データ線の幅よりも広い幅に形成されることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記複数のシールド線は、１本の前記データ線と積層方向で対向配置されるシールド線と、少なくとも２本の前記データ線と積層方向で対向配置されるシールド線とを含むことを特徴とする請求項１に記載の半導体装置。
【請求項５】
前記複数のシールド線は、固定電位に接続された１又は２以上のシールド線を含むことを特徴とする請求項１に記載の半導体装置。
【請求項６】
それぞれの前記データ線及び前記シールド線の幅と、隣接する各１対の前記データ線及び前記シールド線の間隔とは、前記Ｎ本のデータ線の各１対の間のカップリング容量が所定値を超えないように設定されていることを特徴とする請求項１に記載の半導体装置。
【請求項７】
それぞれの前記データ線及び前記シールド線の幅と、隣接する各１対の前記データ線及び前記シールド線の間隔とは、それぞれの前記データ線の配線抵抗と配線容量の積である時定数が等しい値になるように設定されていることを特徴とする請求項４に記載の半導体装置。
【請求項８】
データを入出力する複数のデータ入出力端子と、所定の回路と前記複数のデータ入出力端子との間でデータを伝送するＮ本（Ｎ：２以上の整数）のデータ線を含むデータバスと、を備える半導体装置のレイアウト方法であって、
半導体基板の上部の第１の配線層に、前記Ｎ本のデータ線のうちのＭ本（Ｍ：Ｍ＜Ｎを満たす整数）の第１データ線と、各々の前記第１データ線に隣接する複数のシールド線とを配置し、
前記第１の配線層の上層の第２の配線層に、前記Ｎ本のデータ線のうちの残余のＮ−Ｍ本の第２データ線と、各々の前記第２データ線に隣接する複数のシールド線とを配置し、
前記Ｍ本の第１データ線はそれぞれ所定の配線長より短い配線長で形成するとともに、前記Ｎ−Ｍ本の第２データ線はそれぞれ前記所定の配線長より長い配線長で形成し、
前記Ｎ本のデータ線を、前記第１及び第２の配線層の積層方向で互いに重ならない位置に配置する、
ことを特徴とする半導体装置のレイアウト方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、データを伝送するデータ線群を含むデータバスと、このデータバスの伝送データを外部との間で入出力する複数のデータ入出力端子とを備える半導体装置に関する。
【背景技術】
【０００２】
近年、複数のメモリセルにデータを記憶可能なＤＲＡＭ（Dynamic Random Access Memory）等の半導体装置の大容量化と高速化に伴い、高密度に配置したデータバスを経由して伝送データを外部との間で高速に転送可能な構成が要求される。一般的なＤＲＡＭの形態として、例えば、後述の図１〜図４に示す構成を想定すると、メモリセルＭＣから読み出されたデータは、内部回路を経由してデータバスＤＢ１に伝送され、高速なクロックに同期してデータバスＤＢ１からＤＱパッド群に転送され外部に出力される。ＤＱパッド群は、例えば、後述の図６のＤＱパッド領域Ｒ４に示すように配置されるので（ＤＱパッド０〜１５）、データバスＤＢ１から複数のＤＱパッドに延伸されるデータ線群を有している。この場合、複数のデータ線が互いに近接配置される状態で高速なデータ転送が行われると、隣接データ線間のカップリングに起因するノイズ等によって伝送品質が劣化する恐れがある。そのため、従来から、並列に配置される複数のデータ線の伝送品質を良好にするための配線構造が提案されている（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００９−２３１５１３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
図１７は、上記データバスＤＢ１の複数のデータ線を配置するための一般的な構造例であり、データバスＤＢ１のＤＱパッド領域Ｒ４（図１）の左端付近の断面構造図を示している。すなわち、データバスＤＢ１の複数のデータ線Ｄは、上層の配線層Ｍ２では同じ幅の複数のデータ線Ｄが同じ間隔で並列に配置され、隣接データ線間にカップリング容量Ｃｃが存在する。一方、下層の配線層Ｍ１にはノイズ対策のために電源等に接続される広い幅の配線が配置されるが、かかる対策のみでカップリング容量Ｃｃを十分に抑制することは困難である。
【０００５】
ここで、図１８を用いて、データバスＤＢ１を経由する高速なデータ転送に伴う問題点を説明する。図１８（Ａ）は、データバスＤＢ１をモデル化した伝送回路を表している。また、図１８（Ｂ）は、図１８（Ａ）の中央の着目配線に関し、入力信号Ａの波形と、伝送信号Ｂの波形と、出力信号Ｃの波形とを示している。入力信号Ａは、両側に隣接する２本の配線からカップリング容量Ｃｃの影響によるクロストークを受ける結果、伝送信号Ｂの波形にはなまりが生じる。このとき、データバスＤＢ１の配線群が同じタイミングで動作し、そのレベル（ハイ／ロー）がランダムに変化するため、両側の隣接配線の状態は次の３通りが考えられる。
（状態１）両方の隣接配線が着目配線と同相に変化する。
（状態２）一方の隣接配線が着目配線と同相に変化し、他方の隣接配線が着目配線と逆相に変化する。
（状態３）両方の隣接配線が着目配線と逆相に変化する。
【０００６】
これにより、伝送波形Ｂは、上記３通りの状態に対応して異なる振る舞いをする。すなわち、伝送波形Ｂがハイに立ち上がるタイミングは、図１８（Ｂ）の右側に拡大して示すように、状態１に対応するタイミングｔ１と、状態２に対応するタイミングｔ２と、状態３に対応するタイミングｔ３との３通りがある。その結果、出力信号Ｃの波形には、図１８（Ｂ）の下側に示すように、状態１、２、３に応じて異なる遅延Δｔが生じる。この現象を前提にすると、着目配線からデータを受け取る回路は、状態１、２、３のタイミングのずれを許容できるように設計する必要があるが、かかる設計はクロックと同等の高速動作の環境下では実現困難である。そのため、他の方策により、データバスＤＢ１の隣接データ線間のカップリング容量Ｃｃを低減することが望ましい。
【０００７】
データバスＤＢ１の隣接データ線間のカップリング容量Ｃｃを低減する第１の方策は、図１７の構造を基本にしつつ、各データ線Ｄの間隔を広げることである。このように間隔を広げることで、図１７のカップリング容量Ｃｃ自体は小さくなるが、間隔を広げた分だけ広い配置領域が必要となり、チップサイズの増加につながるとともに、クロストークの抑制効果も十分ではないという問題がある。
【０００８】
図１９は、データバスＤＢ１の隣接データ線間のカップリング容量Ｃｃを低減する第２の方策を説明する構造図である。図１９に示すように、隣接するデータ線Ｄの間にシールド線Ｓを配置することで、カップリング容量Ｃｃを十分に低減してクロストークを抑えることができる。しかし、第２の方策の場合、図１７とデータ線Ｄの本数及び配置間隔がいずれも同じであるとしたとき、シールド線Ｓの追加により単純に配線数が倍増するので、チップサイズの増加は避けられないという問題がある。
【０００９】
図２０は、第１の方策と第２の方策の間を取った第３の方策を説明する構造図である。図２０に示すように、２個１組のデータ線Ｄを隣接させつつ、その両側にはシールド線Ｓが配置されている。これにより、第１の方策よりもクロストークの抑制効果は高く、かつ第２の方策よりも配置領域を小さくすることができる。しかし、図１７に比べると、広い配置領域が必要であり、この場合もチップサイズの増加につながるという問題がある。
【００１０】
このように、従来の半導体装置においては、高速なデータ伝送に用いるデータバスの配線構造を実現する場合、良好な伝送性能の確保とチップサイズの増加防止の両方の要求を満足する設計は困難であった。
【課題を解決するための手段】
【００１１】
上記課題を解決するために、本発明の半導体装置は、半導体基板の上部に形成される第１の配線層と、前記第１の配線層の上層に形成される第２の配線層と、データを入出力する複数のデータ入出力端子と、前記第１及び第２の配線層に配置され、所定の回路と前記複数のデータ入出力端子との間でデータを伝送するＮ本（Ｎ：２以上の整数）のデータ線を含むデータバスとを備えて構成される。本発明の半導体装置においては、前記Ｎ本のデータ線のうち、Ｍ本（Ｍ：Ｍ＜Ｎを満たす整数）の第１データ線はそれぞれ所定の配線長より短い配線長を有するとともに、残余のＮ−Ｍ本の第２データ線はそれぞれ前記所定の配線長より長い配線長を有し、前記第１及び第２の配線層には、前記Ｎ本のデータ線の各々に隣接する複数のシールド線が配置され、前記Ｎ本のデータ線は、前記第１及び第２の配線層の積層方向で互いに重ならない位置に配置される。
【００１２】
本発明の半導体装置によれば、半導体装置内のデータバスを経由して複数の入出力端子との間でデータを伝送する場合、配線長の異なる２種類のデータ線群を含むＮ本のデータ線によりデータバスを構成し、Ｎ本のデータ線を第１及び第２の配線層に配置し、各々のデータ線にシールド線を隣接させるとともに、積層方向でデータ線同士が重ならないように配置した。かかる配線構造により、配線長の短い第１データ線と、配線長の長い第２データ線は、それぞれの線の幅や隣接シールド線との間隔等の寸法条件を最適に設定することで、データ線同士のカップリング容量を確実に低減することができる。この場合、同一配線層内のデータ線同士のカップリング容量に加え、積層方向で斜めに向き合うデータ線同士の間隔を確保し、そのカップリング容量も有効に低減することができる。そのため、データバスの配置領域を拡大することなく、データバスのクロストークの影響を抑制して伝送品質を向上させることができる。
【発明の効果】
【００１３】
以上述べたように本発明によれば、半導体装置の高速なデータ転送に用いるデータバスを２層の配線層に形成し、データバスの各データ線の配線長に応じて寸法条件を適切に設定し、シールド線によるシールド効果を高める配線構造を実現することができる。よって、データ線同士のカップリング容量を十分に低減してクロストークの影響による伝送性能の劣化を防止し、データバスを小さい配置領域で構成することができる。従って、チップサイズを増加させることなくデータバスの伝送性能を良好に保つことが可能な半導体装置を実現することができる。
【図面の簡単な説明】
【００１４】
【図１】本実施形態のＤＲＡＭの概略の全体構成を示すブロック図である。
【図２】図１のアンプ領域のデータアンプ及びライトアンプの回路構成の一例を示す図である。
【図３】図１の中央領域のデータバス間バッファの回路構成の一例を示す図である。
【図４】図１のＤＱ領域の入出力回路の単位回路の構成例を示す図である。
【図５】本実施形態のＤＲＡＭの読み出し動作に関し、図４の回路構成における動作波形の一例を示す図である。
【図６】図１のＤＱ領域において本発明の特徴的な配線構造を示す図である。
【図７】図６のデータバスに関し、リード用バッファ領域における断面構造図を示す図である。
【図８】図７の断面構造図に対して各データ線及び各シールド線の幅と隣接配線間の間隔を付記した図である。
【図９】図６のＤＱ領域に含まれる単位ＤＱ領域のレイアウトを示す図である。
【図１０】図９のセルを含む範囲を拡大して示す図である。
【図１１】第１の比較例の配線構造を示す図である。
【図１２】第２の比較例の配線構造を示す図である。
【図１３】第３の比較例の配線構造を示す図である。
【図１４】本発明の配線構造の第１の変形例を示す図である。
【図１５】本発明の配線構造の第２の変形例を示す図である。
【図１６】本発明の配線構造の第３の変形例を示す図である。
【図１７】従来のデータバスの複数のデータ線を配置するための一般的な構造例を示す図である。
【図１８】従来のデータバスを経由する高速なデータ転送に伴う問題点を説明する図である。
【図１９】従来のデータバスの隣接データ線間のカップリング容量を低減する第２の方策を説明する構造図である。
【図２０】従来のデータバスの隣接データ線間のカップリング容量を低減する第３の方策を説明する構造図である。
【発明を実施するための形態】
【００１５】
以下、本発明の好ましい実施形態について説明する。以下では、半導体装置の一例であるＤＲＡＭ（Dynamic Random Access Memory）に対して本発明を適用する場合の実施形態について添付図面を参照しながら詳しく説明する。
【００１６】
図１は、本実施形態のＤＲＡＭの概略の全体構成を示すブロック図である。図１に示すＤＲＡＭは、メモリセル領域Ｒ１と、アンプ領域Ｒ２と、中央領域Ｒ３と、ＤＱ領域Ｒ４とに区分されている。メモリセル領域Ｒ１には、複数のワード線（不図示）と複数のビット線ＢＬとの交点に配置される複数のメモリセルＭＣと、それぞれのビット線ＢＬの一端に接続される複数のセンスアンプＳＡと、それぞれのセンスアンプＳＡと選択的に接続される複数の入出力線Ｉ／Ｏとが設けられている。なお、メモリセル領域Ｒ１には、ワード線延伸方向の端部に配置されるＸデコーダＸＤＥＣと、ビット線延伸方向の端部に配置されるＹデコーダＹＤＥＣとが付随している。
【００１７】
メモリセル領域Ｒ１において、アクセス対象のメモリセルＭＣの読み出し動作時は、メモリセルＭＣに電荷として保持される情報がビット線ＢＬに読み出されてセンスアンプＳＡによって増幅される。センスアンプＳＡによって増幅されたリードデータは入出力線Ｉ／Ｏに伝送される。一方、アクセス対象のメモリセルＭＣの書き込み動作時は、後述の経路で入出力線Ｉ／Ｏに伝送されるライトデータがセンスアンプＳＡ及びビット線ＢＬを経由してメモリセルＭＣに書き込まれる。
【００１８】
アンプ領域Ｒ２には、それぞれの入出力線Ｉ／ＯとデータバスＤＢ２との間に配置される複数のデータアンプＤＡ及び複数のライトアンプＷＡが設けられている。データアンプＤＡは、入出力線Ｉ／Ｏを経由して伝送されるリードデータを増幅して、データバスＤＢ２に送出する。ライトアンプＷＡは、データバスＤＢ２を経由して伝送されるライトデータを保持して増幅し、入出力線Ｉ／Ｏに送出する。
【００１９】
図２は、アンプ領域Ｒ２のデータアンプＤＡ及びライトアンプＷＡの回路構成の一例を示している。データアンプＤＡは、複数のＭＯＳトランジスタと論理回路から構成され、入出力線Ｉ／Ｏを構成する１対の配線ＩＯＴ、ＩＯＢの差電圧として入力されるリードデータを増幅し、それをデータバスＤＢ２の配線に出力する。また、ライトアンプＷＡは、複数のＭＯＳトランジスタと複数のインバータから構成され、データバスＤＢ２の配線から入力されるライトデータを保持して増幅し、それを上記１対の配線ＩＯＴ、ＩＯＢの差電圧として出力する。図中、データの経路を２本の点線矢印にて示すように、読み出し動作時にはリードデータが経路Ｐｒ１に沿って流れるとともに、書き込み動作時にはライトデータが経路Ｐｗ１に沿って流れる。なお、図２では、各回路に供給される各種電源、グランド、制御信号の表記については省略するものとし、以下の図３及び図４でも同様とする。
【００２０】
次に、図１の中央領域Ｒ３には、データバスＤＢ１とデータバスＤＢ２との間に配置されるデータバス間バッファＢＤＤが設けられている。すなわち、データバス間バッファＢＤＤは、データバスＤＢ２から受け取ったリードデータをバッファリングしてデータバスＤＢ１に送出し、データバスＤＢ１から受け取ったライトデータをバッファリングしてデータバスＤＢ２に送出する双方向のバッファである。
【００２１】
図３は、中央領域Ｒ３のデータバス間バッファＢＤＤの回路構成の一例を示している。図３のデータバス間バッファＢＤＤは、複数のＭＯＳトランジスタと複数のインバータから構成され、データバスＤＢ２の配線から入力されるリードデータを保持してデータバスＤＢ１の配線に出力するとともに、データバスＤＢ１の配線から入力されるライトデータを保持してデータバスＤＢ２の配線に出力する。図中、データの経路を２本の点線矢印にて示すように、読み出し動作時にはリードデータが経路Ｐｒ２に沿って流れるとともに、書き込み動作時にはライトデータが経路Ｐｗ２に沿って流れる。なお、データバスＤＢ１及びデータバスＤＢ２の各々がＮ本のデータ線によって構成される場合、図３のデータバス間バッファＢＤＤをＮ個配置する必要がある。
【００２２】
次に、図１のＤＱ領域Ｒ４には、外部接続されるＤＱパッド群（図１では不図示）と、データバスＤＢ１（本発明のデータバス）とＤＱパッド群との間に配置される入出力回路ＣＩＯと、中央領域Ｒ３の近傍に配置される複数のリード用バッファＢＲ（本発明の所定の回路）が設けられている。ＤＱパッド群は、ＤＲＡＭのＩ／Ｏ数に対応する複数のＤＱパッド（本発明の複数のデータ入出力端子）を含む。入出力回路ＣＩＯは、各々のＤＱパッド付近に配置される複数のライト用バッファＢＷと、リードデータをＤＱパッド群に転送する複数のリードデータ転送回路ＣＲ（図４）とを含む。中央領域Ｒ３のデータバス間バッファＢＤＤからデータバスＤＢ１に転送されるリードデータは、リード用バッファＢＲ、入出力回路ＣＩＯのリードデータ転送回路ＣＲ、ＤＱパッド群の順に転送され、ＤＱパッド群から外部転送される。また、外部から受け取ったライトデータは、ＤＱパッド群、ライト用バッファＢＷ、データバスＤＢ１の順に転送され、データバス間バッファＢＤＤに送られる。
【００２３】
図４は、ＤＱ領域Ｒ４の入出力回路ＣＩＯの単位回路の構成例を示している。図４に示すように、入出力回路ＣＩＯの単位回路には、データバスＤＢ１のうちの２本のデータ線Ｄ１、Ｄ２と、特定のＤＱパッドとの間に配置されるリードデータ転送回路ＣＲ及びライト用バッファＢＷが含まれる。リードデータ転送回路ＣＲは、複数のＭＯＳトランジスタから構成され、上記データ線Ｄ１、Ｄ２を経由して入力されるリードデータである２ビットのデータＤａｔａ１、Ｄａｔａ２を、所定周期のクロックＣＫ及び反転クロックＣＫＢに同期して、ＤＱパッドにシリアル転送する。ライト用バッファＢＷは、複数のＭＯＳトランジスタと複数のインバータから構成され、ＤＱパッドから入力初段部を介して入力されるライトデータを２系統に分岐して保持し、それを上記データ線Ｄ１、Ｄ２のパラレルデータであるデータＤａｔａ１、Ｄａｔａ２として転送する。図中、データの経路を２本の点線矢印にて示すように、読み出し動作時にはリードデータが経路Ｐｒ３に沿って流れるとともに、書き込み動作時にはライトデータが経路Ｐｗ３に沿って流れる。
【００２４】
図５は、本実施形態のＤＲＡＭの読み出し動作に関し、図４の回路構成における動作波形の一例を示している。読み出し動作時には、メモリセルＭＣからのリードデータ（データＤａｔａ１、Ｄａｔａ２）がセンスアンプＳＡ、データアンプＤＡでそれぞれ増幅された後、データバスＤＢ２、データバス間バッファＢＤＤ、データバスＤＢ１、リード用バッファＢＲを経由して、図４のリードデータ転送回路ＣＲに到達する。そして、図５に示すように、上述のクロックＣＫ／ＣＫＢに同期し、ＤＱ信号としてデータＤａｔａ１、Ｄａｔａ２が交互にＤＱパッドから出力される。
【００２５】
なお、Ｉ／Ｏ数に応じた所定数のＤＱパッドに関しては、図５の動作波形は共通のタイミングで制御される。すなわち、実際のＤＲＡＭのＩ／Ｏ数は、例えば×８、×１６、×３２等、多様に設定され、これに対応してＤＱパッドの個数は８個、１６個、３２個のようになる。このような場合であっても、複数のＤＱパッドは共通のクロックＣＫ／ＣＫＢに同期して同時に動作するので、データバスＤＢ１におけるデータ転送のタイミングは全てのＤＱパッドについて一致している必要がある。
【００２６】
また、図４の入出力回路では、２本のデータ線Ｄ１、Ｄ２を経由して２ビットのリードデータを入出力回路ＣＩＯにパラレル転送し、それを１個のＤＱパッドにシリアル転送する例を示したが、パラレル転送のビット数ｎは、ＤＲＡＭの規格に応じて適宜に設定することができる。例えば、ＤＤＲ２（Double Data Rate 2）の場合はｎ＝２、ＤＤＲ３（Double Data Rate 3）の場合はｎ＝４に設定される。この場合、データバスＤＢ１を構成するデータ線の本数は、ｎ×Ｉ／Ｏ数になる。例えば、Ｉ／Ｏ数が１６で、ｎ＝４の場合、データバスＤＢ１は全部で６４（４×１６）本のデータ線により構成する必要がある。
【００２７】
次に図６は、図１のＤＱ領域Ｒ４において、本発明の特徴的な配線構造を示している。図６では、ＤＱ領域Ｒ４内に１６個のＤＱパッドが配置されることを想定する。そして、１６個のＤＱパッドを、データの下位８ビットに対応する８個のＤＱパッド０〜７と、データの上位８ビットに対応する８個のＤＱパッド８〜１５の２グループに分けるものとする。ＤＱ領域Ｒ４は、図６の左側から順に、リード用バッファ領域ＲＢと、下位ＤＱ領域ＲＬと、上位ＤＱ領域ＲＵとに区分される。また、下位ＤＱ領域ＲＬ及び上位ＤＱ領域ＲＵの各々は、それぞれが１個のＤＱパッドを含む８個の単位ＤＱ領域Ｒｄ（計１６個の単位ＤＱ領域Ｒｄ）に区分される。
【００２８】
リード用バッファ領域ＲＢには、前述した複数のリード用バッファＢＲが配置されている。下位ＤＱ領域ＲＬには、下位側のＤＱパッド０〜７が配置され、上位ＤＱ領域ＲＵには、上位側のＤＱパッド８〜１５が配置される。各々のＤＱパッドを含む単位ＤＱ領域Ｒｄには、１つのライト用バッファＢＷを含む入出力回路ＣＩＯの単位回路（図４）が配置される。なお、図６では回路表記を簡略化しており、各々のリード用バッファＢＲと各々のライト用バッファＢＷを２個１組のインバータで示し、それ以外の回路部分は省略している。
【００２９】
図６に示すように、データバスＤＢ１は、リード用バッファ領域ＲＢと１６個のＤＱパッドとの間に延伸される１６本のデータ線群で表される。なお、図６では簡単のためパラレル転送については表記していない。本実施形態の配線レイアウトの特徴の一つは、データバスＤＢ１のデータ線群のうち、上位ＤＱ領域ＲＵのＤＱパッド８〜１５との間の８本のデータ線ＤＵ（実線矢印で表す）をＤＲＡＭの上層の配線層Ｍ２（本発明の第２の配線層）に形成するとともに、下位ＤＱ領域ＲＬのＤＱパッド０〜７との間の８本のデータ線ＤＬ（破線矢印で表す）を配線層Ｍ２の下層の配線層Ｍ１（本発明の第１の配線層）に形成することである。図６からわかるように、リード用バッファ領域ＲＢから見て、上位ＤＱ領域ＲＵに延伸される各データ線ＤＵは、下位ＤＱ領域ＲＬに延伸される各データ線ＤＬに比べて配線長が短く、概ね半分になっている。
【００３０】
図７は、図６のデータバスＤＢ１に関し、リード用バッファ領域ＲＢのＢ−Ｂ’断面における基本の断面構造図を示している。ＤＲＡＭの配線層Ｍ１、Ｍ２には、データバスＤＢ１のデータ線群に加えて、データバスＤＢ１のデータ線群をシールドするためのシールド線群が形成される。具体的には、上層の配線層Ｍ２には複数のデータ線ＤＵが配置され、下層の配線層Ｍ１には複数のデータ線ＤＬが配置されている。また、上層の配線層Ｍ２には各データＤＵ線の間に複数のシールド線Ｓａが配置され、下層の配線層Ｍ１には各データ線ＤＬの間に複数のシールド線Ｓｂ、Ｓｃが配置されている。このように同層の配線層（Ｍ１、Ｍ２）においては、データ線とシールド線が交互に配置されるので、隣接データ線間（ＤＵ間またはＤＬ間）のカップリングを小さくすることができる。
【００３１】
なお、図７では、全部で８本のデータ線を含む基本構造に対応しているが、実際のデータバスＤＢ１のデータ線の本数に対応させる必要がある。そのため、図７の基本構造を繰り返し配置することで、多数のデータ線を含むデータバスＤＢ１に適用すればよい。正確には、図７の基本構造から、一方の端部に位置する１組のシールド線Ｓａ、Ｓｂを取り除いたものを単位構造として繰り返し配置すればよい。例えば、ＤＱパッドの個数（Ｉ／Ｏ数）が１６で、パラレル転送のビット数ｎ＝４である場合は、４×１６＝６４本のデータ線が必要となるので、８つの上記単位構造を繰り返し配置すればよい。
【００３２】
図７の上下方向の位置関係に着目すると、２本のデータ線ＤＵ毎に、その直下に幅の広いシールド線Ｓｃが対向配置されている。そして、配線層Ｍ２の各データ線ＤＵに対し、その下層の各データ線ＤＬが斜め下方に対向する位置関係にある。図７の例では、各々のデータ線ＤＵの右斜め下方又は左斜め下方にデータ線ＤＬが位置するので、最短距離の位置関係にある１対のデータ線ＤＬ、ＤＵの間隔を十分に確保することができる。つまり、上下に対向するデータ線同士はシールド線によりシールドされないが、距離を置いて配置できるため、その分カップリングを抑制することができる。
【００３３】
さらに、仮に１層の配線層のみを用いて図７と同数のデータ線群及びシールド線群をそれぞれ配置するには、かなりの配置領域を要するのに対し、図７の例では２層の配線層Ｍ１、Ｍ２を用いているため、配置領域のサイズ（図７の横幅）を小さくすることができる。よって、同じ条件のデータバスＤＢ１を構成する場合、本実施形態の配線レイアウトを採用すれば、チップサイズの縮小に有利となる。
【００３４】
次に、図６及び図７に示した本実施形態の配線レイアウトに関する具体的な設計条件を説明する。従来のデータバスＤＢ１の配線構造に由来する問題点として既に説明したように（図１８参照）、データバスＤＢ１の伝送性能を確保するには、各データ線間の転送タイミングのバラツキを低減することが重要である。ここで、配線層Ｍ２のデータ線ＤＵと配線層Ｍ１のデータ線ＤＬの伝送遅延が等しければ、両者の転送タイミングも等しくなる。そのため、各データ線ＤＵ、ＤＬの容量Ｃと抵抗Ｒとによって定まる時定数τ＝ＣＲが揃っていることが望ましい。以下、配線層Ｍ２のデータ線ＤＵと配線層Ｍ１のデータ線ＤＬのそれぞれの時定数τを一致させるための設計条件を導く。
【００３５】
図６において、遠端側の上位ＤＱ領域ＲＵに延伸される配線層Ｍ２のデータ線ＤＵの配線長に比べ、近端側の下位ＤＱ領域ＲＬに延伸される配線層Ｍ１のデータ線ＤＬの配線長はほぼ半分とみなすことができる。例えば、リード用バッファＢＲからＤＱパッド１４、１５までの長さをＬａとし、リード用バッファＢＲからＤＱパッド６、７までの長さＬｂとして両者を対比すれば、概ね、Ｌａ：Ｌｂ＝２：１の関係を満たしている。このような寸法条件の下で、配線層Ｍ１、Ｍ２のそれぞれの層抵抗が同一であると仮定すると、データ線ＤＵ、ＤＬのそれぞれの抵抗Ｒを一致させるには、配線長Ｌａを有するデータ線ＤＵの幅を、その半分の配線長Ｌｂを有するデータ線ＤＬの幅の２倍に設定すればよい。つまり、配線層Ｍ１のデータ線ＤＬは、配線層Ｍ２のデータ線ＤＵに比べ、長さと幅がともに半分となる。従って、データ線ＤＬの容量Ｃは、データ線ＤＵに比べて小さい値になる。そのため、配線層Ｍ１におけるデータ線ＤＬの配線間隔は、配線層Ｍ２におけるデータ線ＤＵの容量Ｃと一致する程度まで、小さくすることが可能となる。
【００３６】
以下、本実施形態の配線レイアウトにおける寸法条件の設定手法を説明する。図８は、図７の断面構造図に対し、各データ線及び各シールド線の幅ｗと、隣接配線間の間隔ｇを付記したものである。図８に示すように、配線層Ｍ２においては、各データ線ＤＵが共通の幅ｗ１を有し、各シールド線Ｓａが交互に幅ｗ２、ｗ３を有している。また、配線層Ｍ１においては、３本のシールド線Ｓｂが幅ｗ４を有し、各データ線ＤＬが共通の幅ｗ５を有し、２本のシールド線Ｓｃが幅ｗ６を有している。一方、配線層Ｍ２においては、隣接する配線同士が２通りの間隔ｇ１、ｇ２で配置され、配線層Ｍ１においては、隣接する配線同士が２通りの間隔ｇ３、ｇ４で配置される。さらに、上下の配線層Ｍ１、Ｍ２の間で、１対のデータ線ＤＵ、ＤＬ同士が斜め方向の最短の間隔ｇ７で配置される。
【００３７】
配線層Ｍ２において、データ線ＤＵの幅ｗ１と間隔ｇ１、ｇ２については、データバスＤＢ１の伝送特性を満足する値にそれぞれ設定され、ｇ１＜ｇ２の関係が満たされる。上述したように、時定数τ及び容量Ｃの設計条件に基づき、配線層Ｍ１のデータ線ＤＬの幅ｗ５と、配線層Ｍ２のデータ線ＤＵの幅ｗ１については、ｗ１＞ｗ５の関係を満たすように設定できる。この場合、配線層Ｍ１の層抵抗が、配線層Ｍ２の層抵抗のｋ倍であると仮定すると、前述した配線長の違い（Ｌａ＝２×Ｌｂ）を考慮して、ｗ５＝０．５×ｗ１×ｋと設定できる。配線層Ｍ１、Ｍ２が同一の層抵抗である場合（ｋ＝１）、ｗ５＝０．５×ｗ１となることは前述した通りである。
【００３８】
配線層Ｍ１のデータ線ＤＬは、配線層Ｍ２のデータ線ＤＵに比べ、配線長も幅も小さいため、その分だけ容量値が小さくなることから、配線層Ｍ１のデータ線ＤＬの容量値を増加させる余地がある。そのため、図８に示すように、各データ線と各シールド線との間隔に関し、配線層Ｍ１の間隔ｇ３、ｇ４を配線層Ｍ２の間隔ｇ１、ｇ２よりも小さく設定できる。この間隔ｇ３、ｇ４を適切に設定することにより、データ線ＤＬの所望の容量値を調整可能となる。
【００３９】
一方、配線層Ｍ１の間隔ｇ３、ｇ４を小さく設定することでスペースが増加するので、その分だけシールド線Ｓｃの幅ｗ６を拡大することができる。これにより、シールド線Ｓｃの抵抗が十分に低下する。また、例えば電源やグランドなどの固定電位をシールド線Ｓｃに接続してもよい。この場合、シールド線Ｓｃの直上に対向する配線層Ｍ２のシールド線Ｓａの間をビアで接続して電源やグランドを供給してもよい。なお、配線層Ｍ１のシールド線Ｓｂに関しても、配線層Ｍ２のシールド線Ｓａとビアで接続し、電源やグランドを供給してもよい。
【００４０】
また、配線層Ｍ２のシールド線Ｓａの幅ｗ２、ｗ３と、配線層Ｍ１のシールド線Ｓｂの幅ｗ４は、いずれも小さく設定し、配線層Ｍ２の間隔ｇ１及び配線層Ｍ１の間隔ｇ３も小さく設定することで、上下の配線層Ｍ１、Ｍ２間で斜め方向に対向する各１対のデータ線ＤＵ、ＤＬの間隔ｇ７を大きく取ることができる。これにより、配線層Ｍ１、Ｍ２の各データ線間のカップリングを小さくすることができる。
【００４１】
以上述べた各寸法条件が相まって、前述したように、図８の配置領域のサイズｄを小さくし、全体のレイアウト面積を縮小することができる。
【００４２】
次に、図９を参照して、図６のＤＱ領域Ｒ４に含まれる単位ＤＱ領域Ｒｄのレイアウトについて説明する。既に説明したように、図６のレイアウトでは、データバスＤＢ１の配線層Ｍ２、Ｍ１の各データ線が横方向に配線される。そして、配線層Ｍ２、Ｍ１のさらに下層の配線層Ｍ０には、トランジスタのソースに供給する電源用（グランド用も含む）の電源配線が形成される。図９に示すように、配線層Ｍ０の電源配線Ｖ（Ｍ０）は縦方向に配線されている。一方、配線層Ｍ１には電源配線Ｖ（Ｍ１）が横方向に配線されるので、配線層Ｍ０の電源配線Ｖ（Ｍ０）と配線層Ｍ１の電源配線Ｖ（Ｍ１）がメッシュ状に配置され、メッシュで区画された部分にセルＣｅが構成される。
【００４３】
図１０は、図９のセルＣｅを含む範囲を拡大して示している。セルＣｅ内の両側には２個のトランジスタが形成されている。縦方向に延びる配線層Ｍ０の電源配線Ｖ（Ｍ０）は、ビアＶ０を介して各々のトランジスタのソースＳと接続されている。また、電源配線Ｖ（Ｍ０）は、ビアＶ１を介して配線層Ｍ１の電源配線Ｖ（Ｍ１）と接続されている。ここで、ビアＶ０とビアＶ１の間の距離が長いと、電源配線Ｖ（Ｍ０）の部分的な抵抗Ｒ０が無視できなくなる。
【００４４】
図１０（Ａ）では、横方向に延びる配線層Ｍ１の電源配線Ｖ（Ｍ１）が１本だけ配置されるが、図１０（Ｂ）に示すように、電源配線Ｖ（Ｍ１）を所定間隔で繰り返し配置してメッシュ状にすることが望ましい。これにより、セルＣｅ内のトランジスタのソースは、１個のビアＶ０を介して両方向の２個のビアＶ１までの２系統の接続経路を経由して電源配線Ｖ（Ｍ１）と接続可能となり、抵抗Ｒ０の影響を抑制することができる。この場合、図１０（Ａ）の抵抗Ｒ０は、図１０（Ｂ）では抵抗Ｒ０／２に半減することができる。
【００４５】
なお、配線層Ｍ１のシールド線Ｓｃ（図７）は、その幅ｗ６が広く抵抗が低いため、配線層Ｍ０の電源配線Ｖ（Ｍ０）に電源を供給するための配線として適している。この場合、上述したように、シールド線Ｓｃから直上の配線層Ｍ２のシールド線Ｓａとの間をビアで接続して同電位にすることで、より一層抵抗を下げることができる。
【００４６】
次に、本発明の配線構造を採用する場合の効果を確認するためのシミュレーション結果について説明する。以下では、本発明の配線構造を採用しない場合の３つのレイアウト例を比較例として図１１〜図１３に示し、本発明の配線構造を採用する場合との比較を行う。各レイアウト例に対するシミュレーションでは、それぞれの条件の下で所定のデータ線のカップリング容量を求めて比較を行った。カップリング容量の評価に際しては、着目データ線の全体の容量のうち、隣接配線とのカップリング容量が占める比率（％）を求めた。以下のシミュレーションの結果に関し、隣接配線間のクロストークの影響を抑制するためには、データ線容量のうちカップリング容量が占める比率を概ね１０％以下に抑える必要がある。
【００４７】
図１１は、第１の比較例の配線構造を示している。第１の比較例は、配線層Ｍ２に一定の間隔及び一定の幅でデータ線群を配置し、配線層Ｍ１に幅の広い配線を配置している。データ線群は、上位ＤＱ領域ＲＵに延伸されるデータ線ＤＵと、下位ＤＱ領域ＲＬに延伸されるデータ線ＤＬが交互に配置される。寸法条件は、各データ線の幅ｗ＝０．４μｍ、間隔ｇ＝０．８μｍ、８本のデータ線を含む配置領域のサイズｄ＝９．６μｍとする。また、配線層Ｍ１、Ｍ２はアルミニウムにより形成されるものとし、以下の図１２及び図１３でも同様とする。図１１の配線構造に対し、シミュレーションによってデータ線間のカップリング容量Ｃｃを求め、データ線容量に占めるカップリング容量Ｃｃの比率を得た。その結果、データ線ＤＵに着目したときのカップリング容量Ｃｃの比率が１２．５％となり、データ線ＤＬに着目したときのカップリング容量Ｃｃの比率が２５％となった。よって、例えば、両側をデータ線ＤＵに挟まれた１本のデータ線ＤＬに着目した場合、両側のカップリング容量Ｃｃを考慮すると、その比率は併せて５０％となり、クロストーク対策には不十分である。なお、データ線ＤＵ側とデータ線ＤＬ側の結果の違いは、既に説明したように近端側の下位ＤＱ領域ＲＬと遠端側の上位ＤＱ領域ＲＵに至る配線長の違い（約１対２）に依存するものである。
【００４８】
図１２は、第２の比較例の配線構造を示している。第２の比較例は、第１の比較例に類似する配置であるが、その寸法条件が異なっている。すなわち、各データ線の幅ｗについては、ｗ＝０．４μｍであり図１１と同様であるが、間隔ｇについてはｇ＝２μｍと大きく取られている。また、８本のデータ線を含む配置領域のサイズｄについても、図１１よりも大きく取られ、ｄ＝１９．２μｍとなっている。図１２の配線構造に対し、シミュレーションによってデータ線間のカップリング容量Ｃｃを求め、データ線容量に占めるカップリング容量Ｃｃの比率を得た。その結果、データ線ＤＵに着目したときのカップリング容量Ｃｃの比率が５％となり、データ線ＤＬに着目したときのカップリング容量Ｃｃの比率が１０％となった。よって、例えば、両側をデータ線ＤＵに挟まれた１本のデータ線ＤＬに着目した場合、両側のカップリング容量Ｃｃを考慮すると、その比率は併せて２０％となる。この結果は、図１１よりも向上しているが、クロストーク対策には不十分であり、かつ配置領域のサイズの面で不利になる。
【００４９】
図１３は、第３の比較例の配線構造を示している。第３の比較例は、第１及び第２の比較例と異なり、配線層Ｍ２にデータ線とシールド線が交互に配置されるとともに、１本置きに配置されるデータ線群はデータ線ＤＵとデータ線ＤＬが交互に配置されている。各データ線と各シールド線の幅ｗ及び間隔ｇは、ｗ＝０．４μｍ、ｇ＝０．８μｍであり、図１１と同様である。一方、８本のデータ線及び８本のシールド線を含む配置領域のサイズｄについては、ｄ＝１９．２μｍとなり、図１２と同様である。図１３の配線構造に対し、シミュレーションによってデータ線間のカップリング容量Ｃｃを求め、データ線容量に占めるカップリング容量Ｃｃの比率を得た。その結果、データ線ＤＵに着目したときのカップリング容量Ｃｃの比率が１％以下となり、データ線ＤＬに着目したときのカップリング容量Ｃｃの比率が１％以下となった。この結果は、クロストーク対策には適しているが、配置領域のサイズの面で不利になる。
【００５０】
次に、本発明の配線構造を採用したレイアウト例は、図８と同様の配線構造を有している。そして、図８の具体的な寸法条件として、配線層Ｍ２に関して、ｗ１＝ｗ２＝ｗ３＝０．４μｍ、ｇ１＝０．４８μｍ、ｇ２＝０．７２μｍとし、配線層Ｍ１に関して、ｗ４＝ｗ５＝０．２８μｍ、ｗ６＝１．７８μｍ、ｇ３＝０．２８μｍ、ｇ４＝０．３４μｍとする。また、配置領域のサイズｄについては、ｄ＝８μｍとなっている。このような配線構造に対し、シミュレーションによってデータ線間のカップリング容量Ｃｃを求め、データ線容量に占めるカップリング容量Ｃｃの比率を得た。その結果、配線層Ｍ２のデータ線ＤＵに着目したときのカップリング容量Ｃｃの比率が１％以下となり、配線Ｍ１のデータ線ＤＬに着目したときのカップリング容量Ｃｃの比率が１％以下となった。また、斜め上下に位置するデータ線ＤＵ、ＤＬ同士では、配線層Ｍ２のデータ線ＤＵに着目したときのカップリング容量Ｃｃの比率が８％以下となり、配線層Ｍ１のデータ線ＤＬに着目したときのカップリング容量Ｃｃの比率が４％以下となった。
【００５１】
以上のように、本発明の配線構造を採用した場合、各データ線容量のうちカップリング容量が占める比率は最大でも１０％を超えないので、クロスストークの影響を抑制する効果が得られるとともに、その場合に必要な配置領域のサイズは、図１２及び図１３の場合に比べて４２％程度まで縮小することができる。従って、本発明の配線構造により、良好な伝送性能の確保とチップサイズの増加防止の両方の要求を満たすことができる。
【００５２】
本実施形態では、本発明の配線構造を適用した半導体装置の例について具体的に説明したが、本発明の配線構造は本実施形態に示した形態に限られることがなく、以下に挙げる多様な変形例がある。
【００５３】
図１４は、本発明の配線構造の第１の変形例を示している。第１の変形例は、図７の基本構造のうち、配線層Ｍ１の幅の広いシールド線Ｓｃに代えて、幅の狭いシールド線Ｓｂとその両側の２本のテスト用信号線Ｔを配置したものである。シールド線が電源配線（固定電位に接続される配線）を兼ね、例えば下層の配線層Ｍ０から十分な電源供給が行われる場合、抵抗を下げるために幅を広げる必要性は小さくなる。そのため、上述のシールド線Ｓｃを細らせたシールド線Ｓｂに置き換えることで、その両側のスペースを電位変動の影響が少ないテスト用信号線Ｔを配置して有効活用することができる。なお、テスト用信号線Ｔは直上のデータ線ＤＵと対向するため、電位変動が大きい配線は望ましくないが、テスト用途には限らず多様な用途の配線を配置することができる。
【００５４】
図１５は、本発明の配線構造の第２の変形例を示している。第２の変形例は、配線層Ｍ１、Ｍ２のそれぞれに、配線長の長いデータ線Ｄａと配線長の短いデータ線Ｄｂとを混在させて配置したものである。この場合、各データ線Ｄａの共通の幅ｗａは、各データ線Ｄｂの共通の幅ｗｂよりも広くなっている。一方、データ線Ｄａ、Ｄｂと隣接シールド線との間隔は抵抗や容量に応じて適宜に設定されるが、上下で斜め方向に対向するデータ線間は十分な間隔が取られている。また、各シールド線Ｓａ、Ｓｂ、Ｓｃは、積層方向に対向するデータ線Ｄａ、Ｄｂとの位置関係に応じて異なる幅に設定される。第２の変形例は、図７の基本構造とは異なり、両方の配線層Ｍ１、Ｍ２に配置される複数のデータ線Ｄａが遠端側の上位ＤＱ領域ＲＵに延伸され、両方の配線層Ｍ１、Ｍ２に配置される複数のデータ線Ｄｂが近端側の下位ＤＱ領域ＲＬに延伸されるので、配線層Ｍ１、Ｍ２と各ＤＱ領域ＲＵ、ＲＬとの対応関係は一律にはならない点が特徴的である。
【００５５】
図１６は、本発明の配線構造の第３の変形例を示している。第３の変形例は、配線層Ｍ２のデータ線Ｄａと配線層Ｍ１のデータ線Ｄｂを同じ配線長にしたものである。すなわち、図７の基本構造とは異なり、各データ線Ｄａ、Ｄｂの配置がＤＱパッド群の位置に依存しない形態となっている。図１６に示すように、配線層Ｍ２のデータ線Ｄａ及びシールド線Ｓａの共通の幅ｗａと共通の間隔ｇａは、配線層Ｍ１のデータ線Ｄｂ及びシールド線Ｓｂの共通の幅ｗｂ及び共通の間隔ｇｂとに対し、ｗａ＜ｗｂの関係とｇａ＞ｇｂの関係を満たすように設定されている。
【００５６】
図１６の配線構造に対し、図１１〜図１３で説明したシミュレーションによってデータ線容量に占めるカップリング容量Ｃｃの比率を求めた。このときの寸法条件は、
ｗａ＝０．４μｍ、ｇａ＝０．８μｍ、ｗｂ＝０．６μｍ、ｇｂ＝０．６μｍとし、上記シミュレーションを行った結果、データ線Ｄａに着目したときのカップリング容量Ｃｃの比率が１％以下となり、データ線Ｄｂに着目したときのカップリング容量Ｃｃの比率が１％以下となり、データ線Ｄａ、Ｄｂの間のカップリング容量Ｃｃの比率が４．５％となった。
【００５７】
なお、第３の変形例において、図１６の幅ｗａ、ｗｂ及び間隔ｇａ、ｇｂは、各データ線の抵抗や容量、あるいは配線層Ｍ１、Ｍ２の層抵抗に応じて適宜に設定することができる。この場合、カップリング容量Ｃｃを抑制できる限り、ｗａ＝ｗｂ、ｇａ＝ｇｂの関係に設定することも可能である。
【００５８】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能である。例えば、図６では、データバスＤＢ１の各データ線がライト用バッファＢＲから各々の単位ＤＱ領域Ｒｄまで延伸される構成を示したが、かかる構成に限定されることなく、所定の回路と複数の入出力端子との間でデータを伝送する多様な形態のデータバスを用いる構成に対して本発明を広く適用することできる。また、メモリセルＭＣ、ビット線ＢＬ、センスアンプＳＡ、データバスＤＢ２等の回路群を設けない場合であっても本発明の適用は可能である。
【００５９】
本実施形態では、本発明をＤＲＡＭに対して適用する場合を説明したが、本実施形態を適用可能な半導体装置は、ＤＲＡＭに加えて、ＣＰＵ（Central Processing Unit）、ＭＣＵ（Micro Control Unit）、ＤＳＰ（Digital Signal Processor）、ＡＳＩＣ（Application Specific Integrated Circuit）、ＡＳＳＰ（Application Specific Standard Product）等の半導体装置全般が含まれる。
【符号の説明】
【００６０】
ＢＤＤ…データバス間バッファ
ＢＬ…ビット線
ＢＲ…リード用バッファ
ＢＷ…ライト用バッファ
Ｃｅ…セル
ＣＩＯ…入出力回路
ＣＲ…リードデータ転送回路
ＤＡ…データアンプ
ＤＢ１、ＤＢ２…データバス
Ｄ、Ｄ１、Ｄ２、ＤＬ、ＤＵ、Ｄａ、Ｄｂ…データ線
Ｉ／Ｏ…入出力線
ＭＣ…メモリセル
Ｍ１、Ｍ２…配線層
Ｒ１…メモリセル領域
Ｒ２…アンプ領域
Ｒ３…中央領域
Ｒ４…ＤＱ領域
ＲＢ…リード用バッファ領域
Ｒｄ…単位ＤＱ領域
ＲＬ…下位ＤＱ領域
ＲＵ…上位ＤＱ領域
ＳＡ…センスアンプ
Ｓ、Ｓａ、Ｓｂ、Ｓｃ…シールド線
ＷＡ…ライトアンプ
ＸＤＥＣ…Ｘデコーダ
ＹＤＥＣ…Ｙデコーダ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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