(57)【要約】【課題】２値駆動方式において定電流源を用いることなく発光電流のばらつきを抑制しかつ低損失な表示装置及びその駆動方法を提供する。【解決手段】複数の画素が配列された画素部１０を備える表示装置１であって、画素１０Ａは、入力された映像信号に基づき、導通状態及び非導通状態を切り換える薄膜トランジスタスイッチ１１Ａと、薄膜トランジスタスイッチ１１Ａが導通状態の場合に、正電圧パルス及び負電圧パルスが交互に印加されることにより発生する双方向電流を整流し、当該整流された電流を薄膜トランジスタスイッチ１１Ａに単方向に流し、当該整流された電流が流れることにより発光する有機ＥＬ素子１０１〜１０４とを備える。【選択図】図２
2012163633.tif 000002
【特許請求の範囲】
【請求項１】
複数の発光画素が配列された表示部を備える表示装置であって、
前記複数の発光画素のそれぞれは、
入力された映像信号に基づき、導通状態及び非導通状態を切り換えるスイッチ部と、
前記スイッチ部が導通状態の場合に、基準電位よりも高電位の電圧パルス及び低電位の電圧パルスが交互に印加されることにより発生する双方向電流を整流し、当該整流された電流を前記スイッチ部に単方向に流し、前記整流された電流が流れることにより発光する発光整流部とを備える
表示装置。
【請求項２】
前記複数の発光画素のそれぞれは、さらに、
前記発光整流部と基準電極との間に直列挿入され、前記発光整流部から前記基準電極へ流れる電流により充電され、当該電流と逆方向に流れる電流により放電する反転コンデンサを備える
請求項１に記載の表示装置。
【請求項３】
前記スイッチ部は、ゲート電極、ソース電極及びドレイン電極を有するスイッチ素子を備え、
前記発光整流部は、
第１〜第４の整流素子を備え、前記第１〜第４の整流素子のうち少なくとも１つは前記整流された電流が流れることにより発光し、
前記第１の整流素子のアノード電極は、前記第３の整流素子のカソード電極及び前記反転コンデンサの一方の端子に接続され、
前記第２の整流素子のアノード電極は、前記第４の整流素子のカソード電極に接続され、前記第２の整流素子のアノード電極と前記第４の整流素子のカソード電極との接続点に前記高電位の電圧パルス及び前記低電位の電圧パルスが印加され、
前記第１の整流素子のカソード電極及び前記第２の整流素子のカソード電極は、前記スイッチ素子のドレイン電極に接続され、
前記第３の整流素子のアノード電極及び前記第４の整流素子のアノード電極は、前記スイッチ素子のソース電極に接続される
請求項２に記載の表示装置。
【請求項４】
前記表示装置は、さらに、
発光画素行ごとに配置された走査線と、
発光画素列ごとに配置されたデータ線と、
発光画素行を選択するための走査信号を、前記走査線を介して前記表示部に出力する走査線制御回路と、
前記走査線制御回路から出力される前記走査信号に同期して、前記スイッチ部の導通及び非導通を切り換えるための、前記映像信号に対応したデータ信号を、前記データ線を介して前記スイッチ部に出力するデータ線制御回路と、
前記高電位の電圧パルス及び前記低電位の電圧パルスを交互に発生して前記接続点に印加するパルス発生部とを備え、
前記発光整流部は、前記スイッチ部が導通状態である場合に、前記接続点と前記反転コンデンサとの電位差により発生する前記整流された電流に応じて発光する
請求項３に記載の表示装置。
【請求項５】
前記スイッチ部は、さらに、
前記スイッチ素子のソース電極及びゲート電極に接続されたコンデンサと、
カソード電極が前記スイッチ素子のゲート電極に接続されアノード電極が前記データ線に接続された第５の整流素子とを備え、
前記スイッチ素子のソース電極は、発光画素行ごとに配置された前記走査線に接続され、
前記データ信号により前記スイッチ部が導通状態となった発光画素は、前記パルス発生部が前記高電位の電圧パルス及び前記低電位の電圧パルスを全画素の前記接続点に一斉に印加することにより一斉に発光する
請求項４に記載の表示装置。
【請求項６】
前記スイッチ部は、さらに、
前記スイッチ素子のソース電極及びゲート電極に接続されたコンデンサと、
カソード電極が前記スイッチ素子のゲート電極に接続されアノード電極が前記データ線に接続された第５の整流素子とを備え、
前記接続点は、発光画素行ごとに配置された前記走査線に接続され、
前記走査線制御回路は、前記パルス発生部を含み、前記高電位の電圧パルス及び前記低電位の電圧パルスを常に前記接続点に出力し、また、前記走査信号を行順次に前記接続点に出力し、
前記データ信号により前記スイッチ部が行順次に導通状態となった発光画素は、行順次に発光する
請求項４に記載の表示装置。
【請求項７】
前記表示装置は、さらに、
消去線と、
前記コンデンサに保持された、前記データ信号に対応した電圧を消去するための消去信号を、前記消去線を介して前記スイッチ素子のゲート電極に出力する消去線制御回路とを備え、
前記スイッチ部は、さらに、
アノード電極が前記スイッチ素子のゲート電極に接続されカソード電極が前記消去線に接続された第６の整流素子を備え、
前記発光整流部が発光している発光画素は、前記消去線制御回路から前記消去信号が印加されることにより消灯する
請求項５または６に記載の表示装置。
【請求項８】
前記第１〜第４の整流素子のうち少なくとも１つは、有機ＥＬ素子である
請求項３〜７のうちいずれか１項に記載の表示装置。
【請求項９】
前記第１〜第４の整流素子のうち少なくとも１つは、無機ＥＬ素子である
請求項３〜７のうちいずれか１項に記載の表示装置。
【請求項１０】
複数の発光画素が配列された表示部を備える表示装置の駆動方法であって、
入力された映像信号に基づき、各発光画素の有するスイッチ部の導通状態及び非導通状態を切り換える第１ステップと、
双方向電流を整流し、当該整流された電流を前記スイッチ部に単方向に流し、前記整流された電流が流れることにより発光する、各発光画素の有する発光整流部に、基準電位よりも高電位の電圧パルス及び低電位の電圧パルスを交互に印加する第２ステップとを含む
表示装置の駆動方法。
【請求項１１】
前記複数の発光画素のそれぞれは、さらに、
前記発光整流部と基準電極との間に直列挿入され、前記発光整流部から前記基準電極へ流れる電流により充電され、当該電流と逆方向に流れる電流により放電する反転コンデンサを備え、
前記スイッチ部は、ゲート電極、ソース電極及びドレイン電極を有するスイッチ素子を備え、
前記発光整流部は、
第１〜第４の整流素子を備え、前記第１〜第４の整流素子のうち少なくとも１つは前記整流された電流が流れることにより発光し、前記第１の整流素子のアノード電極が、前記第３の整流素子のカソード電極及び前記反転コンデンサの一方の端子に接続され、前記第２の整流素子のアノード電極が、前記第４の整流素子のカソード電極に接続され、前記第２の整流素子のアノード電極と前記第４の整流素子のカソード電極との接続点に前記高電位の電圧パルス及び前記低電位の電圧パルスが印加され、前記第１の整流素子のカソード電極及び前記第２の整流素子のカソード電極は、前記スイッチ素子のドレイン電極に接続され、前記第３の整流素子のアノード電極及び前記第４の整流素子のアノード電極は、前記スイッチ素子のソース電極に接続され、
前記スイッチ素子のソース電極は、発光画素行ごとに配置された前記走査線に接続され、
前記第１ステップは、
発光画素行を選択するための走査信号を、発光画素行ごとに配置された走査線を介して前記スイッチ素子のソース電極に出力する走査信号出力ステップと、
前記走査信号出力ステップで出力された前記走査信号に同期して、前記スイッチ部の導通及び非導通を切り換えるためのデータ信号を、発光画素列ごとに配置されたデータ線を介して前記スイッチ素子のゲート電極に出力するデータ信号出力ステップとを含み、
前記第２ステップでは、
前記データ信号出力ステップで出力された前記データ信号により前記スイッチ部が導通状態となった発光画素が一斉に発光するよう、前記高電位の電圧パルス及び前記低電位の電圧パルスの交流電圧を全発光画素の前記接続点に一斉に印加する
請求項１０に記載の表示装置の駆動方法。
【請求項１２】
前記複数の発光画素のそれぞれは、さらに、
前記発光整流部と基準電極との間に直列挿入され、前記発光整流部から前記基準電極へ流れる電流により充電され、当該電流と逆方向に流れる電流により放電する反転コンデンサを備え、
前記スイッチ部は、ゲート電極、ソース電極及びドレイン電極を有するスイッチ素子を備え、
前記発光整流部は、
第１〜第４の整流素子を備え、前記第１〜第４の整流素子のうち少なくとも１つは前記整流された電流が流れることにより発光し、前記第１の整流素子のアノード電極が、前記第３の整流素子のカソード電極及び前記反転コンデンサの一方の端子に接続され、前記第２の整流素子のアノード電極が、前記第４の整流素子のカソード電極に接続され、前記第２の整流素子のアノード電極と前記第４の整流素子のカソード電極との接続点に前記高電位の電圧パルス及び前記低電位の電圧パルスが印加され、前記第１の整流素子のカソード電極及び前記第２の整流素子のカソード電極は、前記スイッチ素子のドレイン電極に接続され、前記第３の整流素子のアノード電極及び前記第４の整流素子のアノード電極は、前記スイッチ素子のソース電極に接続され、
前記接続点は、発光画素行ごとに配置された前記走査線に接続され、
前記第１ステップは、
発光画素行を選択するための走査信号を、発光画素行ごとに配置された走査線を介して前記スイッチ素子の前記接続点に出力する走査信号出力ステップと、
前記走査信号出力ステップで出力された前記走査信号に同期して、前記スイッチ部の導通及び非導通を切り換えるためのデータ信号を、発光画素列ごとに配置されたデータ線を介して前記スイッチ素子のゲート電極に出力するデータ信号出力ステップとを含み、
前記第２ステップでは、
前記データ信号出力ステップで出力された前記データ信号により前記スイッチ部が行順次に導通状態となった発光画素が行順次に発光するよう、前記高電位の電圧パルス及び前記低電位の電圧パルスを常に前記接続点に出力する
請求項１０に記載の表示装置の駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示装置及びその駆動方法に関し、特に、画素毎にトランジスタが設けられ、画素の発光を制御するアクティブマトリクス型表示装置及びその駆動方法に関する。
【背景技術】
【０００２】
有機及び無機ＥＬ（Ｅｌｅｃｔｒｏ  Ｌｕｍｉｎｅｓｃｅｎｃｅ）、又はＬＥＤ（Ｌｉｇｈｔ  Ｅｍｉｔｔｉｎｇ  Ｄｉｏｄｅ）等のような発光素子をアレイ状に組み合わせ、ドットマトリクスにより文字表示を行うディスプレイは、テレビ、携帯端末等に広く利用されている。特に、自発光素子を用いたこれらのディスプレイは、液晶を用いたディスプレイと異なり、照明のためのバックライトを必要としない、視野角が広い、応答速度が速い等の特徴を有し、注目を集めている。中でも、低温ポリシリコン等による薄膜トランジスタとこれらの発光素子とを組み合わせたアクティブマトリクス型と呼ばれるディスプレイは、単純マトリクス駆動のディスプレイと比較して、低消費電力、高輝度、高コントラスト、高精細等の優位性を持っており近年注目されている。
【０００３】
一般的にコンピュータの端末、パソコンのモニタ、テレビ等の動画表示を行うためには、各画素の輝度が変化する階調表示が出来ることが必要不可欠である。従来から用いられている階調表示方法としては、大きくアナログ階調制御方式及びディジタル階調制御方式に分けられる。
【０００４】
図１２は、アナログ階調制御方式による従来の電流駆動型表示パネルの構成の一例を示す回路ブロック図である。同図に記載された電流駆動型表示パネル５００は、マトリクス状に配置された複数の画素５２０と、画素列ごとに配置された複数の信号線５０１と、画素列ごとに配置された複数のラッチ５１１及びＤ／Ａコンバータ５１２と、画素行ごとに配置された複数の走査線５０２と、ラッチ５１１及びＤ／Ａコンバータ５１２を介して信号線５０１に接続されたフレームメモリ５１０と、走査線５０２に接続されたゲートドライバ５１３とを備える。画素５２０は、信号電圧の画素５２０への書き込みを制御するスイッチ５１４と、保持容量５１５と、信号電圧を発光電流に変換するＰチャネル薄膜トランジスタ５１６と、発光素子５１７とを有する。
【０００５】
フレームメモリ５１０からのＮビットのディジタル階調データＤ０〜ＤＮ−１は、一旦ラッチ５１１に保持された後、Ｄ／Ａコンバータ５１２によりアナログ電圧値に変換され、信号線５０１に伝達される。選択期間では、ゲートドライバ５１３によりスイッチ５１４がＯＮとなり、信号線５０１のアナログ電圧値はＰチャネル薄膜トランジスタ５１６のゲートに印加される。これにより、Ｐチャネル薄膜トランジスタ５１６のゲート−ソース間には、（アナログ電圧値−電源電圧（ＶＤＤ））の電圧がかかる。その結果、信号線５０１のアナログ電圧値はＰチャネル薄膜トランジスタ５１６により電圧電流変換され、発光素子５１７には当該アナログ電圧値に応じた一定の電流値が流れ、発光素子５１７が発光する。また非選択期間では、スイッチ５１４がＯＦＦとなるが、保持容量５１５により信号線５０１のアナログ電圧値が保持されているので、Ｐチャネル薄膜トランジスタ５１６のゲート−ソース間には上記電圧が印加され続け、非選択期間においても発光素子５１７には一定の電流が流れ続け、発光は持続される。
【０００６】
図１３は、画素のＰチャネル薄膜トランジスタと有機ＥＬ素子との動特性のシミュレーション結果を示すグラフである。電源電圧（ＶＤＤ）を５Ｖ、対向電圧（−ＶＥＥ）を−７．５Ｖと仮定し、パラメータとして、Ｐチャネル薄膜トランジスタのゲート−ソース間電圧Ｖｇｓをとっている。横軸は、Ｐチャネル薄膜トランジスタのソース−ドレイン間電圧Ｖｄｓまたは有機ＥＬ素子のアノード−カソード間電圧Ｖｅｌを表し、縦軸はＰチャネル薄膜トランジスタのドレイン電流Ｉｄまたは有機ＥＬ素子に流れる電流Ｉｅを表している。グラフにおいて、Ｐチャネル薄膜トランジスタと有機ＥＬ素子との動作曲線の交点が動作点であり、当該動作点が有機ＥＬ素子に流れる電流値Ｉｅを表している。
【０００７】
図１４は、Ｐチャネル薄膜トランジスタと有機ＥＬ素子との動作曲線の交点をプロットしたグラフである。同図に表されたグラフのように、これらの動作点をプロットしていくと、信号線のアナログ信号電圧と有機ＥＬ素子に流れる電流値との関係が得られる。一般に、有機ＥＬ素子等の発光素子では、流れる電流値と輝度は比例するので、図１４のグラフは信号電圧−輝度特性と考えてもよい。図１４より、アナログ信号電圧と輝度とは比例しているのではなく、ガンマ特性がかかったような特性を示しているので、ディジタルの階調データをそのままアナログ信号に変換するだけで、ガンマ特性のかかった階調表示が実現できることがわかる。
【０００８】
ただし、図１４に示された特性以外のガンマ特性を実現する場合には、ディジタルの階調データをそのままアナログ信号に変換するのではなく、別途Ｄ／Ａコンバータに工夫を凝らす必要がある。
【０００９】
一方、図１５は、ディジタル階調制御方式による従来の電流駆動型表示パネルの構成の一例を示す回路ブロック図である。同図に記載された電流駆動型表示パネル６００は、マトリクス状に配置された複数の画素６２０と、画素列ごとに配置された複数の信号線６０１と、画素列ごとに配置された複数のラッチ６１１及びＶＯＮＶＯＦＦ出力回路６１２と、画素行ごとに配置された複数の走査線６０２と、ラッチ６１１及びＶＯＮＶＯＦＦ出力回路６１２を介して信号線６０１に接続されたフレームメモリ６１０と、走査線６０２に接続されたゲートドライバ６１３と、時分割駆動制御回路６１９とを備える。画素６２０は、信号電圧の画素６２０への書き込みを制御するスイッチ６１４と、保持容量６１５と、信号電圧を発光電流に変換するＰチャネル薄膜トランジスタ６１６と、発光素子６１７と、発光素子６１７の発光を制御するスイッチ６１８とを有する。ディジタル階調制御方式としては、面積階調方式や時分割駆動方式等があるが、ここでは時分割駆動方式を説明する。
【００１０】
図１６は、時分割駆動方式によるディジタル階調制御方式を説明する図である。同図に示すように、時分割駆動方式は、１フレームを、重み付けされたいくつかのサブフレームに分割し、ディジタルの階調データにあわせて対応するサブフレームをＯＮまたはＯＦＦさせることにより階調表示を行う方式である。
【００１１】
以下、時分割駆動方式によるディジタル階調制御方式を詳細に説明する。図１５に示された時分割駆動制御回路６１９により、フレームメモリ６１０からのＮビットのディジタル階調データＤ０〜ＤＮ−１は一旦ラッチ６１１に保持された後、ＶＯＮＶＯＦＦ出力回路６１２に入力される。ＶＯＮＶＯＦＦ出力回路６１２は、時分割駆動制御回路６１９により、ディジタル階調データのＤ０〜ＤＮ−１のビットに対応したサブフレームに応じて出力信号が選択される。すなわち、第１サブフレームではＤ０、第２サブフレームではＤ１、・・・、第ＮサブフレームではＤＮ−１が選択される。そして、ＶＯＮＶＯＦＦ出力回路６１２は、ディジタル階調データの選択ビットが１のときはＯＮ出力電圧ＶＯＮを、０のときはＯＦＦ出力電圧ＶＯＦＦを信号線６０１に出力する。ＯＮ出力電圧ＶＯＮ及びＯＦＦ出力電圧ＶＯＦＦは、図１７Ｂに示す特性から決められる。
【００１２】
図１７Ａは、ディジタル階調制御方式における薄膜トランジスタ及び発光素子の回路構成の一例を示す図であり、図１７Ｂは、ディジタル階調制御方式におけるＯＮ出力電圧及びＯＦＦ出力電圧を説明するグラフである。図１７Ｂに表されたグラフの横軸は、図１７Ａの回路構成におけるゲート電圧ＶＧを示しており、図１７Ｂに表されたグラフの縦軸は、図１７Ａの回路構成における発光電流Ｉｅを示している。図１７Ｂに表されたように、画素の有する駆動用の薄膜トランジスタは、閾値電圧にばらつきを有するため、印加されるゲート電圧ＶＧがアナログ値をもって変化する場合には、有機ＥＬ素子を流れる発光電流Ｉｅがばらついてしまう。ディジタル階調制御方式では、発光電流Ｉｅのばらつきの大きいゲート電圧範囲を使用せず、ＶＯＮ電圧及びＶＯＦＦ電圧の２値が使用される。
【００１３】
図１５に示されるように、ＶＯＮＶＯＦＦ出力回路６１２から信号線６０１に出力された信号電圧は、ゲートドライバ６１３により順次、スイッチ６１４がＯＮされて保持容量６１５に書き込まれていく。ただし、この期間ではスイッチ６１８はＯＦＦになっているので、発光素子６１７には電流が流れず発光はしない。ゲートドライバ６１３により、走査線が順次選択され画面全体の保持容量６１５にＯＮまたはＯＦＦの信号電圧が書き込まれると、時分割駆動制御回路６１９により、スイッチ６１８が一斉にＯＮされて発光する。
【００１４】
重み付けされたサブフレームの期間、発光素子６１７が発光すると、時分割駆動制御回路６１９によりスイッチ６１８はＯＦＦされ、再びゲートドライバ６１３により走査が始まる。以上、図１６に示されるように、書き込み期間と発光期間とが繰り返されることにより、階調データに応じた階調表示が行われる。
【００１５】
このように、時分割駆動によるディジタル階調制御方式では、基本的にＯＮまたはＯＦＦの２値駆動であり、入力電圧としては図１７Ｂに示すＶＯＮ電圧及びＶＯＦＦ電圧だけであるので、アナログ階調制御方式と比べてＤ／Ａコンバータがない。その分、時分割駆動によるディジタル階調制御方式は、制御が簡単で回路規模が小さいというメリットを有する(特許文献１)。
【００１６】
さらに、薄膜トランジスタの閾値電圧ばらつきにより、前述した２値駆動方式においても、依然として発光素子の輝度を一定に制御することは困難な場合があるので、当該閾値電圧のばらつきを抑制するためにカレントミラー回路を用いた補正方法が提案されている（特許文献２）。
【先行技術文献】
【特許文献】
【００１７】
【特許文献１】特開２００３−９９０００号公報
【特許文献２】特開２００８−１８１１５９号公報
【発明の概要】
【発明が解決しようとする課題】
【００１８】
前述したディジタル階調制御方式における２値駆動方式では、図１５に記載されたＰチャネル薄膜トランジスタ６１６のゲートにＶＯＮ電圧が印加された場合に流れる発光電流のばらつきを抑制するために、定電流源が用いられる。この定電流源は、Ｐチャネル薄膜トランジスタ６１６のドレイン−ソース間電圧Ｖｄｓがゲート−ソース間電圧Ｖｇｓよりも大きい領域である飽和領域を利用することにより実現されている。図１３に表された薄膜トランジスタのＶｄｓ−Ｉｄ特性において、飽和領域ではＶｄｓの変化に対してＩｄの変化が小さいので、薄膜トランジスタが定電流源化できることが解る。
【００１９】
しかしながら、飽和領域での薄膜トランジスタを定電流源として利用した場合、薄膜トランジスタのオン抵抗が大きいため、ドレイン−ソース間における電圧降下を要因とする電力損失が発生するという課題がある。
【００２０】
本発明は、上記課題に鑑みてなされたものであり、２値駆動方式において定電流源を用いることなく発光電流のばらつきを抑制しかつ低損失な表示装置及びその駆動方法を提供することを目的とする。
【課題を解決するための手段】
【００２１】
上記課題を解決するために、本発明の一態様に係る表示装置は、複数の発光画素が配列された表示部を備える表示装置であって、前記複数の発光画素のそれぞれは、入力された映像信号に基づき、導通状態及び非導通状態を切り換えるスイッチ部と、前記スイッチ部が導通状態の場合に、基準電位よりも高電位の電圧パルス及び低電位の電圧パルスが交互に印加されることにより発生する双方向電流を整流し、当該整流された電流を前記スイッチ部に単方向に流し、前記整流された電流が流れることにより発光する発光整流部とを備えることを特徴とする。
【００２２】
このような構成によれば、発光画素の有するスイッチ部は、定電流源である必要はなく、発光画素に流れる発光電流の開閉状態を切り換えるスイッチ機能を有していればよい。また、表示部の階調制御に必要となるのは、外部交流電圧の供給及びその印加時間制御、ならびに発光画素毎に設けられたスイッチ部のオンオフ動作であるため、従来の定電流源で発生していた電圧降下が原理的にゼロとなる。よって、スイッチ部に発光電流が流れるときの、スイッチ部での電圧降下を低減でき、表示パネルの電力損失を大幅に低減することができる。
【００２３】
また、前記複数の発光画素のそれぞれは、さらに、前記発光整流部と基準電極との間に直列挿入され、前記発光整流部から前記基準電極へ流れる電流により充電され、当該電流と逆方向に流れる電流により放電する反転コンデンサを備えることが好ましい。
【００２４】
これにより、正負の交流電圧パルス印加端子と反転コンデンサとの間に発光整流部が配置されることとなり、上記印加端子と反転コンデンサとの間で発生する双方向電流により反転コンデンサの充放電が繰り返される。この反転コンデンサの充放電により、発光整流部を流れる双方向電流は所定の期間において安定した電流値を有することとなる。よって、定電流源を用いることなく発光電流のばらつきを抑制しかつ低損失なディジタル階調制御が可能となる。
【００２５】
また、前記スイッチ部は、ゲート電極、ソース電極及びドレイン電極を有するスイッチ素子を備え、前記発光整流部は、第１〜第４の整流素子を備え、前記第１〜第４の整流素子のうち少なくとも１つは前記整流された電流が流れることにより発光し、前記第１の整流素子のアノード電極は、前記第３の整流素子のカソード電極及び前記反転コンデンサの一方の端子に接続され、前記第２の整流素子のアノード電極は、前記第４の整流素子のカソード電極に接続され、前記第２の整流素子のアノード電極と前記第４の整流素子のカソード電極との接続点に前記高電位の電圧パルス及び前記低電位の電圧パルスが印加され、前記第１の整流素子のカソード電極及び前記第２の整流素子のカソード電極は、前記スイッチ素子のドレイン電極に接続され、前記第３の整流素子のアノード電極及び前記第４の整流素子のアノード電極は、前記スイッチ素子のソース電極に接続されることが好ましい。
【００２６】
この構成によれば、スイッチ素子が導通状態で上記高電位の電圧パルスが上記接続点に印加されたときには、発光電流は、上記接続点→第３の整流素子→スイッチ素子→第２の整流素子→反転コンデンサを通過し、反転コンデンサは充電され、第３の整流素子及び第２の整流素子が発光し得る。一方、スイッチ素子が導通状態で上記低電位の電圧パルスが上記接続点に印加されたときには、発光電流は、反転コンデンサ→第１の整流素子→スイッチ素子→第４の整流素子→上記接続点を通過し、反転コンデンサは放電され、第１の整流素子及び第４の整流素子が発光し得る。
【００２７】
また、前記表示装置は、さらに、発光画素行ごとに配置された走査線と、発光画素列ごとに配置されたデータ線と、発光画素行を選択するための走査信号を、前記走査線を介して前記表示部に出力する走査線制御回路と、前記走査線制御回路から出力される前記走査信号に同期して、前記スイッチ部の導通及び非導通を切り換えるための、前記映像信号に対応したデータ信号を、前記データ線を介して前記スイッチ部に出力するデータ線制御回路と、前記高電位の電圧パルス及び前記低電位の電圧パルスを交互に発生して前記接続点に印加するパルス発生部とを備え、前記発光整流部は、前記スイッチ部が導通状態である場合に、前記接続点と前記反転コンデンサとの電位差により発生する前記整流された電流に応じて発光してもよい。
【００２８】
この構成によれば、表示装置が、発光画素選択及び交流電圧パルス発生の機能を有する。
【００２９】
また、前記スイッチ部は、さらに、前記スイッチ素子のソース電極及びゲート電極に接続されたコンデンサと、カソード電極が前記スイッチ素子のゲート電極に接続されアノード電極が前記データ線に接続された第５の整流素子とを備え、前記スイッチ素子のソース電極は、発光画素行ごとに配置された前記走査線に接続され、前記データ信号により前記スイッチ部が導通状態となった発光画素は、前記パルス発生部が前記高電位の電圧パルス及び前記低電位の電圧パルスを全画素の前記接続点に一斉に印加することにより一斉に発光してもよい。
【００３０】
これによれば、全発光画素で一斉に発光動作をさせることが可能となる。
【００３１】
また、前記スイッチ部は、さらに、前記スイッチ素子のソース電極及びゲート電極に接続されたコンデンサと、カソード電極が前記スイッチ素子のゲート電極に接続されアノード電極が前記データ線に接続された第５の整流素子とを備え、前記接続点は、発光画素行ごとに配置された前記走査線に接続され、前記走査線制御回路は、前記パルス発生部を含み、前記高電位の電圧パルス及び前記低電位の電圧パルスを常に前記接続点に出力し、また、前記走査信号を行順次に前記接続点に出力し、前記データ信号により前記スイッチ部が行順次に導通状態となった発光画素は、行順次に発光してもよい。
【００３２】
これにより、走査線制御回路が上記走査電圧パルスを発光動作のための正負パルスに重畳して出力するので、走査線制御回路が上記走査電圧パルスを出力し電源線制御回路が発光動作のための正負パルスを出力する場合と比較して、各画素に結線される配線の数を少なくすることが可能である。
【００３３】
また、前記表示装置は、さらに、消去線と、前記コンデンサに保持された、前記データ信号に対応した電圧を消去するための消去信号を、前記消去線を介して前記スイッチ素子のゲート電極に出力する消去線制御回路とを備え、前記スイッチ部は、さらに、アノード電極が前記スイッチ素子のゲート電極に接続されカソード電極が前記消去線に接続された第６の整流素子を備え、前記発光整流部が発光している発光画素は、前記消去線制御回路から前記消去信号が印加されることにより消灯してもよい。
【００３４】
これにより、発光動作していた発光画素を消灯することが可能となる。
【００３５】
また、前記第１〜第４の整流素子のうち少なくとも１つは、有機ＥＬ素子であってもよい。
【００３６】
また、前記第１〜第４の整流素子のうち少なくとも１つは、無機ＥＬ素子であってもよい。
【００３７】
また、本発明は、このような特徴的な手段を備える表示装置として実現することができるだけでなく、表示装置に含まれる特徴的な手段をステップとする表示装置の駆動方法として実現することができる。
【発明の効果】
【００３８】
本発明の表示装置及びその駆動方法によれば、表示部の階調制御に必要となるのは、外部交流電圧の供給及びその印加時間制御、ならびに発光画素毎に設けられたスイッチ部のオンオフ動作であるため、従来の定電流源で発生していた電圧降下が原理的にゼロとなる。よって、ディスプレイの消費電力を大幅に低減することができる。
【図面の簡単な説明】
【００３９】
【図１】本発明の実施の形態１に係る表示装置の機能ブロック図である。
【図２】本発明の実施の形態１に係る表示装置が有する画素部の回路構成図である。
【図３】本発明の実施の形態１に係る表示装置が有する走査線制御回路の内部回路図である。
【図４】本発明の表示装置が有する消去線制御回路の内部回路図である。
【図５】本発明の表示装置が有する電源線制御回路の内部回路図である。
【図６】本発明の実施の形態１に係る表示装置の駆動タイミングチャートである。
【図７Ａ】本発明の表示装置が有する画素への書き込み動作を説明する状態遷移図である。
【図７Ｂ】本発明の表示装置が有する画素への第１の発光動作を説明する状態遷移図である。
【図７Ｃ】本発明の表示装置が有する画素への第２の発光動作を説明する状態遷移図である。
【図７Ｄ】本発明の表示装置が有する画素への消去動作を説明する状態遷移図である。
【図８】本発明の実施の形態２に係る表示装置が有する画素部の回路構成図である。
【図９】本発明の実施の形態２に係る表示装置が有する走査線制御回路の内部回路図である。
【図１０】本発明の実施の形態２に係る走査線制御回路の駆動タイミングチャートである。
【図１１】本発明の実施の形態２に係る表示装置の動作タイミングチャートである。
【図１２】アナログ階調制御方式による従来の電流駆動型表示パネルの構成の一例を示す回路ブロック図である。
【図１３】画素部のＰチャネル薄膜トランジスタと有機ＥＬ素子との動特性のシミュレーション結果を示すグラフである。
【図１４】Ｐチャネル薄膜トランジスタと有機ＥＬ素子との動作曲線の交点をプロットしたグラフである。
【図１５】ディジタル階調制御方式による従来の電流駆動型表示パネルの構成の一例を示す回路ブロック図である。
【図１６】時分割駆動方式によるディジタル階調制御方式を説明する図である。
【図１７Ａ】ディジタル階調制御方式における薄膜トランジスタ及び発光素子の回路構成の一例を示す図である。
【図１７Ｂ】ディジタル階調制御方式におけるＯＮ出力電圧及びＯＦＦ出力電圧を説明するグラフである。
【発明を実施するための形態】
【００４０】
以下、本発明を実施するための形態について、図面を参照しながら説明する。
【００４１】
（実施の形態１）
＜表示装置の構成＞
図１は、本発明の実施の形態１に係る表示装置の機能ブロック図である。同図に記載された表示装置１は、サブフィールド処理回路２と、電源線制御回路３と、走査線制御回路４と、消去線制御回路５と、データ線制御回路６と、画素部１０とを備える。
【００４２】
サブフィールド処理回路２は、入力された映像信号に応じて、画素部１０の画素ごとに発光させるサブフレームを割り当て、電源線制御回路３、走査線制御回路４、消去線制御回路５及びデータ線制御回路６に制御信号を出力する。
【００４３】
走査線制御回路４は画素部１０に走査電圧を印加し、データ線制御回路６は画素部１０に信号電圧を印加し、消去線制御回路５は画素部１０に消去電圧を印加し、電源線制御回路３は画素部１０に電源電圧を印加する。以下、上述した表示装置１の構成要素について詳細に説明する。
【００４４】
図２は、本発明の実施の形態１に係る表示装置が有する画素部の回路構成図である。画素部１０は、ディスプレイの解像度（ｍ×ｎ）に応じたマトリクス状に配置された複数の発光画素が配置された表示部であるが、図２には、画素部１０の一部である、隣接する４発光画素が記載されている。図２に記載された画素部１０は、隣接する４つの発光画素と、画素列ごとに配置されたデータ線ＤＴ１及びＤＴ２と、画素行ごとに配置された走査線ＳＣ１及びＳＣ２と、電源線Ｖ１及びＶ２と、消去線Ｅ１及びＥ２とを備える。
【００４５】
また、表示部である画素部１０が有する複数の発光画素は、全て同じ回路構成となっており、例えば、図２に記載された画素１０Ａは、薄膜トランジスタスイッチ１１Ａと、有機ＥＬ素子１０１〜１０４と、ダイオード１０５及び１０６と、コンデンサ１２Ａ及び１３Ａとを備える発光画素である。また、画素１０Ｂは、薄膜トランジスタスイッチ１１Ｂと、有機ＥＬ素子１０７〜１１０と、ダイオード１１１及び１１２と、コンデンサ１２Ｂ及び１３Ｂとを備える発光画素である。ここで、画素１０Ａの各構成要素及びそれらの接続状態を説明する。
【００４６】
電源線Ｖ２は、２行目の画素行に配置され、直列接続された有機ＥＬ素子１０２及び１０４の接続点に接続され、電源線制御回路３から供給された正負の電圧パルスを当該接続点に印加する。これにより、有機ＥＬ素子１０１〜１０４には、正負の双方向電流が供給される。
【００４７】
なお、本実施の形態では、ｎ行ごとに配置された電源線Ｖ１〜Ｖｎは、同じパルス電圧が同じタイミングで印加されるので、全ての電源線が接続された共通線となっていてもよい。これにより、電源線制御回路３の駆動負荷が低減される。
【００４８】
有機ＥＬ素子１０１〜１０４は、電流駆動型の発光素子であり、ブリッジ接続されている。
【００４９】
薄膜トランジスタスイッチ１１Ａは、例えば、ｎチャネルのＭＯＳＦＥＴであり、入力された映像信号に基づいてゲート−ソース間に閾値電圧以上の電圧が印加されることにより、ドレイン−ソース間を導通状態とするスイッチ素子である。
【００５０】
コンデンサ１２Ａは、電源線Ｖ２から供給された電流を、上記ダイオードブリッジを介して充電し、また、充電された電荷を、上記ダイオードブリッジを介して電源線Ｖ２へ放電する反転コンデンサである。
【００５１】
コンデンサ１３Ａは、データ線ＤＴ１から供給されたデータ電圧に対応した電荷を、ダイオード１０５を介して蓄積し、また、蓄積された電荷を、ダイオード１０６を介して消去線Ｅ２へ放電する。
【００５２】
消去線Ｅ２は、２行目の画素行に配置され、消去電圧が印加されることにより、コンデンサ１３Ａに蓄積された電荷を放電する。
【００５３】
なお、本実施の形態では、ｎ行ごとに配置された消去線Ｅ１〜Ｅｎは、同じ消去電圧が同じタイミングで印加されるので、全ての消去線が接続された共通線となっていてもよい。これにより、消去線制御回路５の駆動負荷が低減される。
【００５４】
第３の整流素子である有機ＥＬ素子１０３のカソードと第１の整流素子である有機ＥＬ素子１０１のアノードとの接続点にコンデンサ１２Ａの一方の電極である第１電極が接続され、コンデンサ１２Ａの他方の電極である第２電極は基準電極であるＧＮＤ電極に接続されている。また、第４の整流素子である有機ＥＬ素子１０４のカソードと第２の整流素子である有機ＥＬ素子１０２のアノードとの接続点に電源線Ｖ２が接続されている。また、有機ＥＬ素子１０１のカソード及び有機ＥＬ素子１０２のカソードには、薄膜トランジスタスイッチ１１Ａのドレインが接続され、有機ＥＬ素子１０３のアノード及び有機ＥＬ素子１０４のアノードには、薄膜トランジスタスイッチ１１Ａのソース及び走査線ＳＣ２が接続されている。また、薄膜トランジスタスイッチ１１Ａのゲート−ソース端子間には、コンデンサ１３Ａが接続されている。また、薄膜トランジスタスイッチ１１Ａのゲートには、ダイオード１０５のカソード及びダイオード１０６のアノードが接続されている。また、第５の整流素子であるダイオード１０５のアノードは、データ線ＤＴ１に接続され、第６の整流素子であるダイオード１０６のカソードには、消去線Ｅ２が接続されている。薄膜トランジスタスイッチ１１Ａと、コンデンサ１３Ａと、ダイオード１０５と、ダイオード１０６とは、スイッチ部を構成する。
【００５５】
上記回路構成により、薄膜トランジスタスイッチ１１Ａのゲート−ソース間に、閾値電圧よりも十分大きいデータ電圧がデータ線ＤＴ１及びダイオード１０５を介して印加されることにより、薄膜トランジスタスイッチ１１Ａのドレイン−ソース間はオン抵抗の低い導通状態となる。そして、電源線Ｖ２から供給される正負の電流に対して、上記ダイオードブリッジにより薄膜トランジスタスイッチ１１Ａに流れる電流は単方向となるため、単一のスイッチで有機ＥＬ素子１０１〜１０４のオンオフ制御が可能となる。
【００５６】
つまり、有機ＥＬ素子１０１〜１０４で構成された上記ダイオードブリッジは、薄膜トランジスタスイッチ１１Ａが導通状態の場合に、正の電圧パルス及び負の電圧パルスが交互に印加されることにより発生する双方向電流を整流し、当該整流された電流を薄膜トランジスタスイッチ１１Ａに単方向に流し、当該整流された電流が流れることにより発光する発光整流部を構成している。
【００５７】
なお、本実施の形態において、ダイオードブリッジの構成要素を、全て発光素子である有機ＥＬ素子としているが、４つの素子のうち少なくとも一素子を発光素子とすればよく、その他を非発光のダイオードで構成することも可能である。
【００５８】
また、本実施の形態では、発光素子として有機ＥＬ素子を用いているが、当該発光素子は電流駆動型の発光素子であればよく、例えば、無機ＥＬ素子であってもよい。
【００５９】
次に、走査線制御回路４について説明する。走査線制御回路４は、サブフィールド処理回路２からの制御信号により、書き込み期間において発光画素行を選択するための走査信号を、走査線を介して画素部に出力する。
【００６０】
図３は、本発明の実施の形態１に係る表示装置が有する走査線制御回路の内部回路図である。走査線制御回路４は、出力ラインである走査線ＳＣ１〜ＳＣｎに、それぞれ非選択電圧Ｖｓｃｎまたは走査信号であるＧＮＤ電圧を供給するための２つのスイッチをライン毎に配置した回路構成となっている。画素行数がｎである場合には、走査線制御回路４は、ｎ本の走査線ＳＣ１〜ＳＣｎを介して画素部１０に接続されている。各走査線には、走査線制御回路４の信号に応じて、任意の順序で１ライン毎に走査線ＳＣ１〜ＳＣｎに非選択電圧ＶｓｃｎまたはＧＮＤ電圧を供給することが可能である。もちろん、走査線ＳＣ１、ＳＣ２、・・・ＳＣｎという様に、行順次に走査電圧を印加することも可能であり、あるいは、全ての走査線に対し同時に非選択電圧ＶｓｃｎまたはＧＮＤ電圧を供給することも可能である。非選択電圧パルスまたはＧＮＤ電圧パルスを印加するタイミングについては、後述する。
【００６１】
図３に記載された回路において、例えば、走査線ＳＣ１にＧＮＤ電圧を印加し、その他の走査線に非選択電圧Ｖｓｃｎを印加する場合には、走査線制御回路４は、スイッチＳＷ４１Ｂ及びスイッチＳＷ４２Ａ、ＳＷ４３Ａ、・・・ＳＷ４ｎＡをＯＮ状態とし、スイッチＳＷ４１Ａ及びスイッチＳＷ４２Ｂ、ＳＷ４３Ｂ、・・・ＳＷ４ｎＢをＯＦＦ状態とする。
【００６２】
次に、消去線制御回路５について説明する。消去線制御回路５は、サブフィールド処理回路２からの制御信号により、コンデンサ１３Ａに保持された、データ信号に対応した電圧を消去するための消去信号を、消去線を介して薄膜トランジスタスイッチのゲートに出力する。
【００６３】
図４は、本発明の表示装置が有する消去線制御回路の内部回路図である。消去線制御回路５は、発光画素行ごとに配置された消去線Ｅ１〜Ｅｎに、それぞれ消去電圧ＶＥもしくはＧＮＤ電圧を供給するための２つのスイッチをライン毎に配置した回路構成となっている。画素行数がｎである場合は、消去線制御回路５は、ｎ本の消去線Ｅ１〜Ｅｎを介して画素部１０に接続されている。各消去線には、消去線制御回路５の信号に応じて、任意の消去線に消去電圧ＶＥまたはＧＮＤ電圧を供給することが可能である。勿論、消去線Ｅ１、Ｅ２、・・・Ｅｎという様に、行順次に消去電圧を印加することも可能であり、あるいは、全ての消去線に対しを同時に消去電圧ＶＥやＧＮＤ電圧を供給することも可能である。消去電圧パルスを印加するタイミングについては、後述する。
【００６４】
図４に記載された回路において、例えば、消去線Ｅ１に消去電圧ＶＥを印加し、その他の走査線にＧＮＤ電圧を印加する場合には、消去線制御回路５は、スイッチＳＷ５１Ａ及びスイッチＳＷ５２Ｂ、ＳＷ５３Ｂ、・・・ＳＷ５ｎＢをＯＮ状態とし、スイッチＳＷ５１Ｂ及びスイッチＳＷ５２Ａ、ＳＷ５３Ａ、・・・ＳＷ５ｎＡをＯＦＦ状態とする。
【００６５】
次に、電源線制御回路３について説明する。電源線制御回路３は、サブフィールド処理回路２からの制御信号により、正負の電圧パルスを交互に発生して各電源線に印加するパルス発生部である。
【００６６】
図５は、本発明の表示装置が有する電源線制御回路の内部回路図である。同図に記載された電源線制御回路３は、各画素がＲ（赤色）画素、Ｇ（緑色）画素、Ｂ（青色）画素のいずれかの画素であって各発光素子の閾値電圧が異なる場合に、色毎に異なる電源電圧を印加できる回路構成となっている。例えば、赤色に対してはＶＲが、緑色に対してはＶＧが、青色に対してはＶＢが印加されるため、それぞれ所望の振幅に応じた正パルス用のスイッチ及び負パルスの用スイッチが配置され、Ｒ画素、Ｇ画素、Ｂ画素独立にパルス電源電圧を印加することが可能となっている。なお、これら３つのパルス電源電圧は同一であってもよい。その場合には、一対の正パルス用のスイッチ及び負パルス用のスイッチのみで回路構成が可能となる。
【００６７】
電源線制御回路３は、画素部１０の電源線に正負の電源電圧を印加するために、例えば、Ｒ画素の電源線には、任意の正の直流電圧ＶＲ及び任意の負の直流電圧−ＶＲが直列に接続され、その中点をＧＮＤ電位とし、直列接続されていない方の端子に、それぞれ、スイッチＳＷ３ＡＲ及びＳＷ３ＢＲが接続されている。例えば、Ｒ画素に正の電圧ＶＲを供給する場合には、スイッチＳＷ３ＡＲをＯＮ状態にする。また負の電圧−ＶＲを供給する場合には、スイッチＳＷ３ＢＲをＯＮ状態にする。ここで、正負の電圧振幅は同一でも異なっても良い（図５では、電圧振幅を同じとしている）。
【００６８】
次に、データ線制御回路６について説明する。データ線制御回路６は、サブフィールド処理回路２からの制御信号により、書き込み期間において走査線制御回路４から出力される走査信号に同期して、薄膜トランジスタスイッチの導通及び非導通を切り換えるための、映像信号に対応したデータ信号を、データ線を介して薄膜トランジスタスイッチに出力する。データ線制御回路６も走査線制御回路４とほぼ同様の回路構成であるため、図示を省略するが、映像信号に応じた駆動信号により、画素部１０の解像度に応じた画素列数ｍ本のデータ線を同時に制御可能とするためのメモリ機能を有している。
【００６９】
＜表示装置の動作＞
以下、図２、図６及び図７Ａ〜図７Ｄを用いて、表示装置１の動作について述べる。図６は、本発明の実施の形態１に係る表示装置の駆動タイミングチャートである。
【００７０】
［書込み期間］
書き込み期間における動作は、入力された映像信号に基づき、各画素の有する薄膜トランジスタスイッチの導通状態及び非導通状態を切り換える第１ステップである。このため、走査線制御回路４は、走査線ごとに、非選択電圧Ｖｓｃｎまたは、選択電圧であるＧＮＤ電圧を印加する。これにより、選択された走査線が接続された画素行に属する画素に対して、対応するデータ線からのデータ電圧が印加され、薄膜トランジスタスイッチのゲート電圧が制御される。
【００７１】
図６の駆動タイミングチャートは、例として、走査線ＳＣ１より行順次に走査した場合の、走査線ＳＣ２に接続された画素行に属する画素１０Ａ及び１０Ｂについての動作を表している。また、サブフィールド処理回路２による処理により、図６におけるサブフィールド期間ｔ０〜ｔ２では、画素１０Ａが発光状態で画素１０Ｂが非発光状態であり、図６におけるサブフィールド期間ｔ３〜ｔ５では、画素１０Ａが非発光状態で画素１０Ｂが発光状態であるものと仮定している。
【００７２】
時刻ｔ０〜時刻ｔ１及び時刻ｔ３〜時刻ｔ４では、走査線制御回路４は、各走査線に対し行順次に走査信号であるＧＮＤ電圧を供給し、それ以外の非選択の走査線に非選択電圧Ｖｓｃｎを供給する。
【００７３】
時刻ｔ０〜時刻ｔ１の期間において、まず、走査線制御回路４は、走査線ＳＣ１に対しＧＮＤ電圧を供給し、それ以外の走査線に非選択電圧Ｖｓｃｎを供給する。このとき、データ線ＤＴ１の電圧ＶＤＴ１がＧＮＤ電圧であるので、走査線ＳＣ１及びデータ線ＤＴ１に接続された画素に対して、書き込みは発生せず、当該画素はオフ状態となる。次に、走査線制御回路４は、走査線ＳＣ２にＧＮＤ電圧を供給し、その他の走査線には、非選択電圧Ｖｓｃｎを供給する。このとき、データ線ＤＴ１の電圧ＶＤＴ１がＶｄａｔａであるので、書き込みが発生し、走査線ＳＣ２及びデータ線ＤＴ１が接続された画素１０Ａの薄膜トランジスタスイッチ１１Ａはオン状態となる。
【００７４】
上述した時刻ｔ０〜時刻ｔ１の期間における走査線制御回路４の動作は、発光画素行を選択するための走査信号を、発光画素行ごとに配置された走査線を介して薄膜トランジスタスイッチのソース電極に出力する走査信号出力ステップに相当する。また、上述した時刻ｔ０〜時刻ｔ１の期間におけるデータ線制御回路６の動作は、走査信号出力ステップで出力された走査信号に同期して、薄膜トランジスタスイッチの導通及び非導通を切り換えるためのデータ信号を、発光画素列ごとに配置されたデータ線を介して薄膜トランジスタスイッチのゲート電極に出力するデータ信号出力ステップに相当する。
【００７５】
図７Ａは、本発明の表示装置が有する画素への書き込み動作を説明する状態遷移図である。すなわち、データ線ＤＴ１にＶｄａｔａが印加された場合、図７Ａに示されるように、データ線ＤＴ１→ダイオード１０５→コンデンサ１３Ａ→走査線ＳＣ２の順に電流が流れ、コンデンサ１３Ａが充電される。
【００７６】
このとき、コンデンサ１３Ａの充電電圧は（Ｖｄａｔａ−ＶＧＮＤ）となり、画素１０Ａの薄膜トランジスタスイッチ１１Ａのゲート−ソース間に保持される。この保持電圧が薄膜トランジスタスイッチ１１Ａの閾値電圧以上となった場合に、薄膜トランジスタスイッチ１１Ａがオン状態となり、走査線ＳＣ２の書込み動作が終了する。
【００７７】
なお、非選択電圧Ｖｓｃｎは、信号電圧Ｖｄａｔａ以上であることが望ましい。これにより、非選択の走査線にはＶｄａｔａ以上の非選択電圧Ｖｓｃｎが印加されているので、画素１０Ａで発生したコンデンサ１３Ａへの充電動作は起こらず、選択した走査線が接続された画素行のみに対して、コンデンサへの充電動作が起こる。
【００７８】
その後、走査線ＳＣ２の電圧をＶｄａｔａ以上に保持することで、コンデンサ１３Ａに書き込まれた保持電圧は、データ線ＤＴ１の電圧ＶＤＴ１がＶｄａｔａであってもＧＮＤであっても、ダイオード１０５が逆バイアス状態となるため変動しない。
【００７９】
時刻ｔ０〜時刻ｔ１の期間の次フィールドである時刻ｔ３〜時刻ｔ４の期間においては、書き込み動作の対象となる画素が、図２に記載された画素１０Ｂとなっている。走査線制御回路４は、時刻ｔ０〜時刻ｔ１の期間において画素１０Ａに対して実行した書き込み動作と同様の動作を、画素１０Ｂに対して実行する。
【００８０】
以上のように、所望の画素に対し走査線毎に書き込み動作を行うことで、サブフィールド毎に全画素に対して書き込み制御を行うことが可能となる。
【００８１】
［発光期間］
発光期間では、各画素に接続された電源線に正負のパルス電圧を供給し、書き込み期間においてオン状態にされた画素に対して発光動作を行う。この発光動作は第２ステップに相当する。
【００８２】
時刻ｔ１〜時刻ｔ２の期間において、電源線制御回路３は、まず、電源線Ｖ２の電圧ＶＶ２を有機ＥＬ素子１０２及び１０３の閾値電圧以上の正の電圧に保持する。
【００８３】
図７Ｂは、本発明の表示装置が有する画素への第１の発光動作を説明する状態遷移図である。同図に示されたように、電源線Ｖ２の電圧ＶＶ２をＨＩＧＨレベルとすることにより、書込み期間ｔ０〜ｔ１において、薄膜トランジスタスイッチ１１Ａがオン状態となっている画素１０Ａに、電源線Ｖ２→有機ＥＬ素子１０２→薄膜トランジスタスイッチ１１Ａ→有機ＥＬ素子１０３→コンデンサ１２Ａの経路で発光電流が流れる。なお、図６には、上記発光電流を、有機ＥＬ素子１０２に流れる発光電流Ｉ１０２及び有機ＥＬ素子１０３に流れる発光電流Ｉ１０３として表している。その後、この発光電流により、コンデンサ１２Ａの電位が上昇し、電圧ＶＶ２と有機ＥＬ素子１０２及び１０３の閾値電圧とがバランスした時に上記発光電流は停止する。
【００８４】
時刻ｔ１〜時刻ｔ２に期間において、電源線制御回路３は、次に、電源線Ｖ２の電圧ＶＶ２を、その絶対値が有機ＥＬ素子１０１及び１０４の閾値電圧以上となる負の電圧に保持する。
【００８５】
図７Ｃは、本発明の表示装置が有する画素への第２の発光動作を説明する状態遷移図である。同図に示されたように、電源線Ｖ２の電圧ＶＶ２をＬＯＷレベル（負電圧）とすることにより、書き込み期間ｔ０〜ｔ１において薄膜トランジスタスイッチ１１Ａがオン状態となっている画素１０Ａに、コンデンサ１２Ａ→有機ＥＬ素子１０１→薄膜トランジスタスイッチ１１Ａ→有機ＥＬ素子１０４→電源線Ｖ２の経路で発光電流が流れる。なお、図６には、上記発光電流を、有機ＥＬ素子１０１に流れる発光電流Ｉ１０１及び有機ＥＬ素子１０４に流れる発光電流Ｉ１０４として表している。その後、この発光電流により、コンデンサ１２Ａの電位が下降し、電圧ＶＶ２と有機ＥＬ素子１０１及び１０４の閾値電圧とがバランスした時に上記発光電流は停止する。
【００８６】
図７Ｂ及び図７Ｃに示されたように、コンデンサ１２Ａは、有機ＥＬ素子１０１〜１０４で構成されたダイオードブリッジらＧＮＤ電極へ流れる電流により充電され、当該電流と逆方向に流れる電流により放電する。これにより、画素１０Ａのダイオードブリッジは、薄膜トランジスタスイッチ１１Ａが導通状態である場合に、有機ＥＬ素子１０２及び１０４の接続点とコンデンサ１２Ａとの電位差により発生する充電電流及び放電電流に応じて、双方向において発光する。
【００８７】
また、薄膜トランジスタスイッチが導通状態となった画素は、電源線制御回路３が正負の交流電圧パルスを全画素の上記接続点に一斉に印加することにより一斉に発光する。
【００８８】
また、書き込み期間ｔ０〜ｔ１においてオフ状態となっている画素１０Ｂには、発光電流は流れない。
【００８９】
上述した発光期間における画素の発光電流の積算値は、電圧ＶＶ２をパルス状に正負に印加する回数に比例するため、発光期間における電源線の電圧パルス数と書き込み期間における薄膜トランジスタスイッチのオンオフ制御により、各画素の発光輝度を制御することが可能となる。
【００９０】
時刻ｔ１〜時刻ｔ２の期間の次フィールドである時刻ｔ４〜時刻ｔ５の期間においては、発光動作の対象となる画素が、図２に記載された画素１０Ｂとなっている。電源線制御回路３は、時刻ｔ１〜時刻ｔ２の期間において画素１０Ａに対して実行した書き込み動作と同様の動作を、画素１０Ｂに対して実行する。
【００９１】
以上のように、事前に書き込み動作を行った画素に対して、サブフィールド毎に一斉に発光動作を行うことが可能となる。
【００９２】
［消去期間］
消去期間では、書き込み動作によりオン状態となった薄膜トランジスタスイッチのゲート電圧を再びゼロにするための消去電圧を印加し、画素を消灯させる消去動作を行う。
【００９３】
時刻ｔ２〜時刻ｔ３に期間において、電源線制御回路３は電圧ＶＶ２をＧＮＤ電圧にし、走査線制御回路４は走査線ＳＣ２を非選択電位である非選択電圧Ｖｓｃｎに保持する。この状態で、消去線制御回路５は消去線Ｅ２をＧＮＤ電圧とする。
【００９４】
図７Ｄは、本発明の表示装置が有する画素への消去動作を説明する状態遷移図である。同図に示されるように、消去線Ｅ２の電圧ＶＥ２をＬＯＷレベル（ＧＮＤ電圧）とすることにより、書込み期間ｔ０〜ｔ１に薄膜トランジスタスイッチ１１Ａのゲート−ソース間に保持された保持電圧をゼロにするよう、コンデンサ１３Ａ→ダイオード１０６→消去線Ｅ２の経路で放電電流が流れる。
【００９５】
つまり、ダイオードブリッジが発光している発光画素は、消去線制御回路５から消去信号が印加されることにより消灯する。
【００９６】
この消去動作以降では、再び電源線Ｖ２に正負のパルス電圧を印加しても、画素回路に発光電流は流れない。
【００９７】
時刻ｔ５以降の期間においては、消去動作の対象となる画素が、図２に記載された画素１０Ｂとなっている。消去線制御回路５は、時刻ｔ２〜時刻ｔ３の期間において画素１０Ａに対して実行した消去動作と同様の動作を、画素１０Ｂに対して実行する。
【００９８】
以上説明した表示装置１の動作は、書込み動作、発光動作及び消去動作という一連の単位を１サブフィールドとし、当該サブフィールドを繰り返し実行する。
【００９９】
本実施の形態においては、書き込み動作における走査線電圧制御は行順次に走査線を走査することにより実行され、発光動作における電源線電圧制御及び消去動作における消去線電圧制御は、全画素一斉に実行される。
【０１００】
本実施の形態によれば、画素の有する薄膜トランジスタスイッチは、定電流源である必要はなく、画素回路のオンオフ状態を切り換えるスイッチ機能を有していればよい。よって、例えば、薄膜トランジスタスイッチに印加する信号電圧、つまり、ゲート−ソース間電圧を、ドレイン−ソース間電圧Ｖｄｓに対して十分大きく設定しておくことにより、薄膜トランジスタの線形領域を利用することができるので、ドレイン電流Ｉｄのオン抵抗を限りなく０にすることが可能となる。よって、薄膜トランジスタスイッチのドレイン−ソース間に発光電流が流れるときの電圧降下を低減でき、表示パネルの電力損失を大幅に低減することができる。つまり、画素回路の発光電流は、薄膜トランジスタの飽和領域を利用した定電流源により生成されるのではなく、電源線制御回路３から供給される正負のパルス信号及び画素部毎に設けられた薄膜トランジスタスイッチのオンオフ動作により実現される。これにより、定電流源を用いることなく発光電流のばらつきを抑制しかつ低損失なディジタル階調制御が可能となる。
【０１０１】
また、本発明の表示装置により、損失発生要因となるカレントミラー回路が不要となり、損失を低減可能となる。
【０１０２】
（実施の形態２）
実施の形態１では、書込み期間と発光期間とを複数の画素行でまとめて時間的に分割して動作させているが、各画素行において書き込み動作終了から発光動作開始までの待ち時間が生ずるため、全体の駆動時間が長くなる。本実施の形態では、例えば、走査線ＳＣ１が接続された画素行の書込み動作が終了した際に、走査線ＳＣ２が接続された画素行の書込み動作が終了するのを待たずに、直ちに発光動作に移行する場合の表示装置について説明する。
【０１０３】
図８は、本発明の実施の形態２に係る表示装置が有する画素部の回路構成図である。本実施の形態に係る表示装置が有する画素部２０には、実際にはディスプレイの解像度（ｍ×ｎ）に応じたマトリクス状に配置された複数の画素が配置されているが、図８には、画素部２０の一部である、隣接する４画素が記載されている。図８に記載された画素部２０は、隣接する４つの画素と、画素列ごとに配置された信号線ＤＴ１及びＤＴ２と、画素行ごとに配置された走査線ＳＣ１及びＳＣ２と、消去線Ｅ１及びＥ２とを備える。
【０１０４】
また、画素部２０の有する複数の画素は、全て同じ回路構成となっており、例えば、図８に記載された画素２０Ａは、薄膜トランジスタスイッチ１１Ａと、有機ＥＬ素子１０１〜１０４と、ダイオード１０５及び１０６と、コンデンサ１２Ａ及び１３Ａとを備える。また、画素１０Ｂは、薄膜トランジスタスイッチ１１Ｂと、有機ＥＬ素子１０７〜１１０と、ダイオード１１１及び１１２と、コンデンサ１２Ｂ及び１３Ｂとを備える。ここで、画素１０Ａの各構成要素及びそれらの接続状態を説明する。図８に記載された画素部２０の回路構成は、図２に記載された画素部１０の回路構成と比較して、電源線Ｖ１及びＶ２がなく、電源線Ｖ１及びＶ２の代わりに、走査線ＳＣ１及びＳＣ２が有機ＥＬ素子の直列接続点に接続されている点が異なる。以下、図２に記載された画素部１０と同じ点は説明を省略し、画素２０Ａの各構成要素及びそれらの接続状態について異なる点のみ説明する。
【０１０５】
有機ＥＬ素子１０４のカソードと有機ＥＬ素子１０２のアノードとの接続点に走査線ＳＣ２が接続されている。
【０１０６】
走査線ＳＣ２は、２行目の画素行に配置され、上記接続点に接続され、走査線制御回路４から供給された正負の電圧パルスを当該接続点に印加する。これにより、有機ＥＬ素子１０１〜１０４には、正負の電流が供給される。つまり、走査線ＳＣ２は、画素行の選択及び非選択を行うための走査電圧を画素に印加する機能と、発光電流を生成するための正負の電圧パルスを画素に印加する機能とを兼用している。
【０１０７】
コンデンサ１２Ａは、走査線ＳＣ２から供給された電流を、４つの有機ＥＬ素子からなるダイオードブリッジを介して充電し、また、充電された電荷を、上記ダイオードブリッジを介して走査線ＳＣ２へ放電する。
【０１０８】
上記回路構成により、薄膜トランジスタスイッチ１１Ａのゲート−ソース間に、薄膜トランジスタスイッチ１１Ａの閾値電圧よりも十分大きい信号電圧をデータ線ＤＴ１及びダイオード１０５を介して印加することにより、薄膜トランジスタスイッチ１１Ａのドレイン−ソース間はオン抵抗の低い導通状態となる。そして、走査線ＳＣ２から供給される正負の電流に対して、上記ダイオードブリッジにより薄膜トランジスタスイッチ１１Ａに流れる電流は単方向となるため、単一のスイッチで有機ＥＬ素子１０１〜１０４のオンオフ制御が可能となる。
【０１０９】
次に、走査線制御回路４について説明する。走査線制御回路４は、サブフィールド処理回路２からの制御信号により、書き込み期間において各走査線に走査電圧を印加する。
【０１１０】
図９は、本発明の実施の形態２に係る表示装置が有する走査線制御回路の内部回路図である。同図に記載された走査線制御回路は２つの機能を持ち、１つは画素部２０に正負のパルス電圧を印加する機能であり、もう１つは、正負のパルス電圧にバイアス電圧−Ｖｂを重畳させた走査電圧を画素行毎に印加する機能である。走査線制御回路は、走査線ＳＣ１〜ＳＣｎに、それぞれ、正パルス電圧Ｖｆ、負パルス電圧−Ｖｆ、走査電圧（Ｖｆ−Ｖｂ）及び走査電圧（−Ｖｆ−Ｖｂ）を供給するためのパルス発生用スイッチＳＷ４ＡＨ及びＳＷ４ＡＬと、走査線に対応して配置されたスイッチＳＷ４１Ａ〜ＳＷ４ｎＡ及びＳＷ４１Ｂ〜ＳＷ４ｎＢとを備える。画素行数がｎである場合には、走査線制御回路は、ｎ本の走査線ＳＣ１〜ＳＣｎを介して画素部２０に接続されている。各走査線には、走査線制御回路の信号に応じて、任意の順序で１画素行毎に走査線ＳＣ１〜ＳＣｎに走査電圧を供給することが可能である。もちろん、走査線ＳＣ１、ＳＣ２、・・・ＳＣｎという様に、行順次に走査電圧を印加することも可能であり、あるいは、全ての走査線に対し同時に走査電圧を供給することも可能である。走査電圧パルスを印加するタイミングについては、後述する。
【０１１１】
図９に記載された回路において、画素部２０の走査線に正負のパルス電圧を印加するために、例えば、全画素に正のパルス電圧Ｖｆを供給する場合には、パルス発生用スイッチＳＷ４ＡＨをＯＮ状態、ＳＷ４ＡＬをＯＦＦ状態、スイッチＳＷ４１Ａ、ＳＷ４２Ａ、・・・、ＳＷ４ｎＡをＯＮ状態、スイッチＳＷ４１Ｂ、ＳＷ４２Ｂ、・・・、ＳＷ４ｎＢをＯＦＦ状態とする。また、全画素に負のパルス電圧（−Ｖｆ）を供給する場合には、パルス発生用スイッチＳＷ４ＡＬをＯＮ状態、パルス発生用スイッチＳＷ４ＡＨをＯＦＦ状態、スイッチＳＷ４１Ａ、ＳＷ４２Ａ、・・・、ＳＷ４ｎＡをＯＮ状態、スイッチＳＷ４１Ｂ、ＳＷ４２Ｂ、・・・、ＳＷ４ｎＢをＯＦＦ状態にする。
【０１１２】
また、図９に記載された回路において、例えば、走査線ＳＣ１に走査電圧（Ｖｆ−Ｖｂ）を印加し、その他の走査線に正のパルス電圧を印加する場合には、走査線制御回路は、パルス発生用スイッチＳＷ４ＡＨをＯＮ状態、ＳＷ４ＡＬをＯＦＦ状態、スイッチＳＷ４１Ｂ及びスイッチＳＷ４２Ａ、ＳＷ４３Ａ、・・・、ＳＷ４ｎＡをＯＮ状態、スイッチＳＷ４１Ａ及びスイッチＳＷ４２Ｂ、ＳＷ４３Ｂ、・・・、ＳＷ４ｎＢをＯＦＦ状態とする。
【０１１３】
また、図９に記載された回路において、例えば、走査線ＳＣ１に走査電圧（−Ｖｆ−Ｖｂ）を印加し、その他の走査線に負のパルス電圧を印加する場合には、走査線制御回路は、パルス発生用スイッチＳＷ４ＡＬをＯＮ状態、ＳＷ４ＡＨをＯＦＦ状態、スイッチＳＷ４１Ｂ及びスイッチＳＷ４２Ａ、ＳＷ４３Ａ、・・・、ＳＷ４ｎＡをＯＮ状態、スイッチＳＷ４１Ａ及びスイッチＳＷ４２Ｂ、ＳＷ４３Ｂ、・・・、ＳＷ４ｎＢをＯＦＦ状態とする。
【０１１４】
＜表示装置の動作＞
以下、図８、図１０及び図１１を用いて、表示装置の動作について述べる。図１０は、本発明の実施の形態２に係る走査線制御回路の駆動タイミングチャートであり、図１１は、本発明の実施の形態２に係る表示装置の動作タイミングチャートである。本実施の形態において、実施の形態１と動作面で異なる点は、図１０に表された走査線制御回路が、常に正負のパルス電圧を全画素行に印加していることと、各画素行の選択（書き込み）を行う走査信号である走査電圧が発光動作のための上記正負パルスに重畳された電圧となっていることである。なお、図１０の上部には、１行目の走査線ＳＣ１における期間（消去・書き込み、発光）を明示している。
【０１１５】
上記走査電圧パルスを発光動作のための正負パルスに重畳することにより、各画素に結線される配線の数を、実施の形態１に比べて少なくすることが可能である。さらに、書き込み動作終了後の待ち時間が存在しないため、全体の駆動時間を大幅に短縮することが可能である。最も短くすることが可能となるのは、上記走査信号を全画素行の書き込みに必要な時間のみで駆動した場合である。この場合、発光時間は、他のラインの書き込み動作を行っている時間を充当することとなる。
【０１１６】
以下、動作面において実施の形態１と大きく異なる、書き込み動作と発光動作とを中心に説明する。
【０１１７】
図１０に示されるように、走査線制御回路４は、常に、全ての走査線に対して同じタイミングで正負のパルス電圧を交互に各走査線へ出力している。このとき、上記正負のパルス電圧は、整流された発光電流となり、発光整流部である有機ＥＬ素子のダイオードブリッジ回路を流れる。よって、有機ＥＬ素子の閾値電圧をＶｅｌと定義した場合、Ｖｅｌよりも高い正のパルス電圧Ｖｆもしくは、（−Ｖｅｌ）よりも低い負のパルス電圧（−Ｖｆ）が供給されている。
【０１１８】
上記正負のパルス電圧が、常に、各発光画素へ供給されている状態で、書き込み動作において、各画素の有する薄膜トランジスタスイッチのオンオフ状態を制御する。この場合、書き込み動作時の走査電圧は、重畳元となる正負のパルス電圧に依存し、（Ｖｆ−Ｖｂ）、または（−Ｖｆ−Ｖｂ）となっている。この走査電圧は書き込みを行うタイミングにより交互に変化しているため、どちらの走査電圧の場合でも正しく書き込みを行えるようなデータ電圧Ｖｄａｔａが必要となる。このとき、パルス電圧Ｖｆよりも十分振幅が大きなバイアス電圧Ｖｂを設定することで、より書き込み動作を正確に行うことが出来る。例えば、図１０において、走査線ＳＣ１及びＳＣ２は、書き込み動作のための走査電圧は（Ｖｆ−Ｖｂ）であるのに対し、走査線ＳＣ３及びＳＣ４は、書き込み動作のための走査電圧は（−Ｖｆ−Ｖｂ）となっている。
【０１１９】
また、データ電圧Ｖｄａｔａは、走査電圧として最小値となる値（つまり−Ｖｆ−Ｖｂ）を、書き込み電圧のオフ状態の電圧とし、書き込み電圧のオン電圧を各画素の薄膜トランジスタスイッチのゲート−ソース間の閾値電圧以上となる値に設定する。これにより、例えば、図８の画素２０Ａでは、データ線ＤＴ１→ダイオード１０５→コンデンサ１３Ａ→ダイオード１０４→走査線ＳＣ２（−Ｖｆ−Ｖｂ）の順に電流が流れ、コンデンサ１３Ａを充電する。このコンデンサ１３Ａの電圧が薄膜トランジスタスイッチ１１Ａの閾値電圧以上となった場合に薄膜トランジスタスイッチ１１Ａがオン状態となり、走査線ＳＣ２による２行目の画素行の書き込み動作が終了する。
【０１２０】
次に、書き込まれた画素は、消去動作が行われるまでの間、正負のパルス電圧により、直ちに発光動作を行う。この発光動作は、実施の形態１で述べた発光動作と同様である。図１１のタイミングチャートでは、時刻ｔ１０〜ｔ１３のサブフィールド期間では１行目の画素（図８の左上部の画素）が発光し、時刻ｔ１４〜ｔ１７のサブフィールド期間では２行目の画素２０Ｂが発光し、時刻ｔ１６及びｔ１７以降のサブフィールド期間では上記両方の画素が発光する例を表している。例えば、画素２０Ｂでは、時刻ｔ１４で書き込み動作が行われ、時刻ｔ１４〜ｔ１５の期間において、有機ＥＬ素子１０７〜１１０で構成されるダイオードブリッジが、走査線制御回路４から有機ＥＬ素子１０８及び１１０の接続点に供給された正負のパルス電圧により発生する双方向電流を整流し、当該整流された電流を薄膜トランジスタスイッチ１１Ｂに単方向に流し、当該整流された電流が流れることにより発光する。
【０１２１】
これにより、走査線制御回路４は、正負の交流電圧パルスを常に上記接続点に出力し、また、走査信号である走査電圧（Ｖｆ−Ｖｂ）または（−Ｖｆ−Ｖｂ）を行順次に上記接続点に出力し、データ信号により薄膜トランジスタスイッチが行順次に導通状態となった発光画素は、行順次に発光する。
【０１２２】
一方、書き込まれなかった画素は、上記正負のパルス電圧を印加されても、薄膜トランジスタスイッチがオフ状態であるため発光しない。
【０１２３】
次に、消去線制御回路５は、画素行ごとに配置された消去線Ｅ１〜Ｅｎに対して、行順次に消去電圧ＶＥを供給する。これにより、発光動作していた画素は、行順次に消灯する。
【０１２４】
上記で説明した書き込み動作、発光動作及び消灯動作が、他の画素行についても順次実行されるが、このとき、非選択画素に対するデータ電圧Ｖｄａｔａの干渉の有無が重要となる。
【０１２５】
実施の形態１では、書き込み動作と発光動作とが時間的に分離されていたため、発光動作中にデータ線の電位が変動することが無かった。これに対し、本実施の形態においては、書き込み動作が終わったラインに対し、直ちに発光動作に移行するため、発光動作中にデータ線電位が変動することになる。このとき、データ線電位は、正負のパルス電圧振幅に対して十分低い電圧（−Ｖｂ）を基準とした電位であるため、例えば、画素２０Ａのダイオード１０５のカソードが−Ｖｆ近傍であることに対し、ダイオード１０５のアノードの電位であるデータ線電位は十分低い電位となるため、ダイオード１０５は常に逆バイアス状態となるので、発光期間において、データ線電位を変動させても、既に書き込まれたラインに対する動作に影響は無い。
【０１２６】
本実施の形態によれば、実施の形態１と同様に、画素の有する薄膜トランジスタスイッチは、定電流源である必要はなく、画素回路のオンオフ状態を切り換えるスイッチ機能を有していればよい。よって、例えば、薄膜トランジスタスイッチに印加する信号電圧、つまり、ゲート−ソース間電圧を、ドレイン−ソース間電圧Ｖｄｓに対して十分大きく設定しておくことにより、薄膜トランジスタの線形領域を利用することができるので、ドレイン電流Ｉｄのオン抵抗を限りなく０にすることが可能となる。よって、薄膜トランジスタスイッチのドレイン−ソース間に発光電流が流れるときの電圧降下を低減でき、表示パネルの電力損失を大幅に低減することができる。また、本発明の表示装置により、損失発生要因となるカレントミラー回路が不要となり、損失を低減可能となる。
【０１２７】
さらに、本実施の形態では、書き込み期間と発光期間とを重畳させて駆動することが可能となるので、総駆動時間を短縮することができ、高精細な画素部でも高階調な表示を実現することができる。
【０１２８】
以上、本発明に係る表示装置及びその駆動方法について実施に形態１及び２に基づき説明したが、本発明に係る表示装置及びその駆動方法は、上述した実施の形態１及び２に限定されるものではない。実施の形態１及び２に対して、本発明の主旨を逸脱しない範囲で当業者が思いつく各種変形を施して得られる変形例や、本発明に係る表示装置を内蔵した各種機器も本発明に含まれる。
【産業上の利用可能性】
【０１２９】
本発明の表示装置及びその駆動方法は、特に、ディジタル階調制御方式で輝度を変動させるアクティブ型ディスプレイに有用である。
【符号の説明】
【０１３０】
１    表示装置
２    サブフィールド処理回路
３    電源線制御回路
４    走査線制御回路
５    消去線制御回路
６    データ線制御回路
１０、２０    画素部
１０Ａ、１０Ｂ、２０Ａ、２０Ｂ    画素
１１Ａ、１１Ｂ    薄膜トランジスタスイッチ
１０１、１０２、１０３、１０４、１０７、１０８、１０９、１１０、２０２、２０８    有機ＥＬ素子
１０５、１０６、１１１、１１２    ダイオード
１２Ａ、１２Ｂ、１３Ａ、１３Ｂ、２２Ａ、２２Ｂ、２３Ａ、２３Ｂ    コンデンサ
５００、６００    電流駆動型表示パネル
５０１、６０１    信号線
５０２、６０２、ＳＣ１、ＳＣ２、ＳＣｎ    走査線
５１０、６１０    フレームメモリ
５１１、６１１    ラッチ
５１２    Ｄ／Ａコンバータ
５１３、６１３    ゲートドライバ
５１４、６１４、６１８、ＳＷ３ＡＢ、ＳＷ３ＢＢ、ＳＷ３ＡＧ、ＳＷ３ＢＧ、ＳＷ３ＡＲ、ＳＷ３ＢＲ、ＳＷ４１Ａ、ＳＷ４１Ｂ、ＳＷ４２Ａ、ＳＷ４２Ｂ、ＳＷ４３Ａ、ＳＷ４３Ｂ、ＳＷ４ｎＡ、ＳＷ４ｎＢ、ＳＷ５１Ａ、ＳＷ５１Ｂ、ＳＷ５２Ａ、ＳＷ５２Ｂ、ＳＷ５３Ａ、ＳＷ５３Ｂ、ＳＷ５ｎＡ、ＳＷ５ｎＢ    スイッチ
５１５、６１５    保持容量
５１６、６１６    Ｐチャネル薄膜トランジスタ
５１７、６１７    発光素子
５２０、６２０    画素
６１２    ＶＯＮＶＯＦＦ出力回路
６１９    時分割駆動制御回路
ＤＴ１、ＤＴ２    データ線
Ｅ１、Ｅ２、Ｅｎ    消去線
ＳＷ４ＡＨ、ＳＷ４ＡＬ    パルス発生用スイッチ
Ｖ１、Ｖ２、Ｖｎ    電源線
【図１】
2012163633.tif 000003
【図２】
2012163633.tif 000004
【図３】
2012163633.tif 000005
【図４】
2012163633.tif 000006
【図５】
2012163633.tif 000007
【図６】
2012163633.tif 000008
【図７Ａ】
2012163633.tif 000009
【図７Ｂ】
2012163633.tif 000010
【図７Ｃ】
2012163633.tif 000011
【図７Ｄ】
2012163633.tif 000012
【図８】
2012163633.tif 000013
【図９】
2012163633.tif 000014
【図１０】
2012163633.tif 000015
【図１１】
2012163633.tif 000016
【図１２】
2012163633.tif 000017
【図１３】
2012163633.tif 000018
【図１４】
2012163633.tif 000019
【図１５】
2012163633.tif 000020
【図１６】
2012163633.tif 000021
【図１７Ａ】
2012163633.tif 000022
【図１７Ｂ】
2012163633.tif 000023