(57)【要約】【課題】コントロールゲートの低抵抗化とボイドの抑制とを両立させることができる半導体記憶装置を提供する。【解決手段】半導体記憶装置は、半導体基板の上方に設けられ電荷を蓄積可能なフローティングゲートと、フローティングゲートの上方に設けられ該フローティングゲートに蓄積された電荷量を制御するコントロールゲートとを含むメモリセルを備えている。コントロールゲートは、エッチングで加工可能な金属または金属シリサイドから成る下層コントロールゲート部分と、下層コントロールゲート部分とは異なる材料を用いた上層コントロールゲート部分とを備えている。【選択図】図２
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【特許請求の範囲】
【請求項１】
半導体基板の上方に設けられ電荷を蓄積可能なフローティングゲートと、前記フローティングゲートの上方に設けられ該フローティングゲートに蓄積された電荷量を制御するコントロールゲートとを含むメモリセルを備え、
前記コントロールゲートは、
エッチングで加工可能な金属または金属シリサイドを用いた下層コントロールゲート部分と、
前記下層コントロールゲート部分とは異なる材料を用いた上層コントロールゲート部分とを備えていることを特徴とする半導体記憶装置。
【請求項２】
前記下層コントロールゲート部分は、タングステンシリサイド、タングステンまたは窒化チタンを用い、
前記上層コントロールゲート部分は、ニッケルシリサイドまたはコバルトシリサイドを用いることを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記コントロールゲートは、前記下層コントロールゲート部分と前記上層コントロールゲート部分との間にシリコンから成る中間コントロールゲート部分をさらに備えていることを特徴とする請求項１または請求項２に記載の半導体記憶装置。
【請求項４】
電荷を蓄積可能なフローティングゲートと、該フローティングゲートに蓄積された電荷量を制御するコントロールゲートとを含むメモリセルを備えた半導体記憶装置の製造方法であって、
半導体基板の上方に配列された前記フローティングゲートを形成し、
前記フローティングゲートの上方に、エッチングで加工可能な金属または金属シリサイドを用いた下層コントロールゲート材料を堆積し、
前記下層コントロールゲート材料上にポリシリコン層を堆積し、
前記下層コントロールゲート材料および前記ポリシリコン層を前記コントロールゲートのパターンに加工して下層コントロールゲート部分を形成し、
前記ポリシリコン層をシリサイド化することによって上層コントロールゲート部分を形成することを具備した半導体記憶装置の製造方法。
【請求項５】
前記下層コントロールゲート部分は、タングステンシリサイド、タングステンまたは窒化チタンを用い、
前記上層コントロールゲート部分は、ニッケルシリサイドまたはコバルトシリサイドを用いることを特徴とする請求項４に記載の半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体記憶装置およびその製造方法に関する。  
【背景技術】
【０００２】
不揮発性半導体記憶装置の一つとして、ＮＡＮＤ型フラッシュメモリが知られている。ＮＡＮＤ型フラッシュメモリは、電荷を蓄積するフローティングゲートと、フローティングゲート内の電荷量を制御するコントロールゲートとを有する複数のメモリセルを備える。
【０００３】
コントロールゲートは、ワード線としての機能も有する。ワード線の細線化が進むにつれ、ワード線の低抵抗化は益々重要となっている。そのため、コントロールゲートは、その抵抗を低下させるためにシリサイド化されることがある。
【０００４】
ワード線を低抵抗化するために、コントロールゲートの底部まで金属を拡散させるフルシリサイド化（いわゆる、ＦＵＳＩ）を行う場合もある。ＦＵＳＩを用いた場合、ワード線の抵抗を低下させることができるが、大量の金属をシリコンゲートに拡散させ、この金属をシリコンと反応させる。このため、コントロールゲート中のシリコンが浸食されて、コントロールゲート中にボイドが生じる可能性がある。コントロールゲート中にボイドが存在すると、書込み不良等の不具合が生じることが懸念される。
【０００５】
一方、ボイドの発生を抑制するために、シリサイド化をコントロールゲートの上部で止めると、コントロールゲートのフローティングゲート間にある部分はシリサイド化されない。この場合、コントロールゲートの下部は抵抗の大きいポリシリコンのままであるため、コントロールゲート全体の抵抗は、フルシリサイド化されたコントロールゲートに比べて大きくなる。これでは、微細化に対して要求されるワード線抵抗のスペックを達成できなくなってしまう。
【０００６】
このように、従来からコントロールゲートの低抵抗化とボイドの抑制とはトレードオフの関係にあり、両方を同時に成立させることは困難であった。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２０１０−１２３８９０号公報
【特許文献２】特開２０１０−１１８５９６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
コントロールゲートの低抵抗化とボイドの抑制とを両立させることができる半導体記憶装置を提供する。
【課題を解決するための手段】
【０００９】
本実施形態による半導体記憶装置は、半導体基板の上方に設けられ電荷を蓄積可能なフローティングゲートと、フローティングゲートの上方に設けられ該フローティングゲートに蓄積された電荷量を制御するコントロールゲートとを含むメモリセルを備えている。コントロールゲートは、エッチングで加工可能な金属または金属シリサイドを用いた下層コントロールゲート部分と、下層コントロールゲート部分とは異なる材料を用いた上層コントロールゲート部分とを備えている。
【図面の簡単な説明】
【００１０】
【図１】第１の実施形態に従った半導体記憶装置の構成を示す平面図。
【図２】図１のＡ−Ａ線またはＢ−Ｂ線に沿った断面図。
【図３】第１の実施形態によるメモリの製造方法を示す断面図。
【図４】図３に続く、メモリの製造方法を示す断面図。
【図５】図４に続く、メモリの製造方法を示す断面図。
【図６】図５に続く、メモリの製造方法を示す断面図。
【図７】図６に続く、メモリの製造方法を示す断面図。
【図８】第２の実施形態に従った半導体記憶装置の構成を示す断面図。
【発明を実施するための形態】
【００１１】
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。
【００１２】
（第１の実施形態）
図１は、第１の実施形態に従った半導体記憶装置の構成を示す平面図である。半導体記憶装置は、例えば、ＮＡＮＤ型フラッシュメモリ（以下、単にメモリとも言う）であるが、特に限定しない。
【００１３】
本実施形態によるメモリは、半導体装置上に形成されたアクティブエリアＡＡおよび素子分離領域ＳＴＩ（Shallow Trench Isolation）を備えている。素子分離領域ＳＴＩは、カラム方向（ビット線の延伸方向）に延伸するようにストライプ状に形成されている。アクティブエリアＡＡは、素子分離領域ＳＴＩにより規定されており、同様にカラム方向に延伸するようにストライプ状に形成されている。アクティブエリアＡＡおよび素子分離領域ＳＴＩは、ロウ方向に交互に配列されている。
【００１４】
アクティブエリアＡＡの上方には、フローティングゲート（図１では図示せず）が設けられており、フローティングゲートの上方にコントロールゲートＣＧが設けられている。コントロールゲートＣＧは、ワード線ＷＬとしての機能と、メモリセルのゲートとしての機能を兼ねている。コントロールゲートＣＧは、カラム方向とほぼ直交するロウ方向（ワード線の延伸方向）に延伸している。
【００１５】
ドレイン側の選択ゲート線ＳＧＤおよびソース側の選択ゲート線ＳＧＳもコントロールゲートＣＧと同様にロウ方向に延伸している。
【００１６】
図２（Ａ）は、図１のＡ−Ａ線に沿った断面図である。図２（Ｂ）は、図１のＢ−Ｂ線に沿った断面図である。図２（Ａ）に示すように、半導体基板（例えば、シリコン基板）１０にアクティブエリアＡＡと素子分離領域ＳＴＩとが交互に形成されている。
【００１７】
アクティブエリアＡＡ上にメモリセルＭＣが形成されている。メモリセルＭＣは、トンネル絶縁膜２０と、フローティングゲートＦＧと、ゲート絶縁膜３０と、コントロールゲートＣＧと、拡散層６０とを備えている。トンネル絶縁膜２０は、半導体基板１０上に設けられている。フローティングゲートＦＧは、トンネル絶縁膜２０を介して半導体基板１０のアクティブエリアＡＡ上に設けられている。フローティングゲートＦＧは、メモリセルＭＣごとに対応して設けられており、トンネル絶縁膜２０を介して電荷を蓄積し、あるいは、電荷を放出することによってデータを記憶する。メモリセルＭＣがＮ型ＦＥＴ（Field Effect Transistor）で構成されている場合、フローティングゲートＦＧは、電子を蓄積し、あるいは、電子を放出することによってデータを記憶することができる。ゲート絶縁膜３０は、フローティングゲートＦＧ上に設けられている。
【００１８】
コントロールゲートＣＧは、ゲート絶縁膜３０を介してフローティングゲートＦＧ上に設けられており、フローティングゲートＦＧ内に蓄積される電荷量を制御する。本実施形態では、コントロールゲートＣＧは、下層コントロールゲート部分４０と、上層コントロールゲート部分５０とを備える二層構造を有する。
【００１９】
下層コントロールゲート部分４０は、ＲＩＥ（Reactive Ion Etching）法でパターニング可能な金属または金属シリサイドを用いており、例えば、タングステンシリサイド（ＷＳｉ）、タングステン（Ｗ）または窒化チタン（ＴｉＮ）を用いる。上部コントロールゲート部分５０は、金属シリサイドを用い、例えば、ニッケルシリサイド（ＮｉＳｉ）またはコバルトシリサイド（ＣｏＳｉ）を用いる。
【００２０】
下層コントロールゲート部分４０の材料は、加工のし易さと抵抗が低いことの両方を重視して選択されている。下層コントロールゲート部分４０は、金属シリサイドであるのでポリシリコンと比較すれば抵抗は低い。
【００２１】
一方、上層コントロールゲート部分５０の材料は、下層コントロールゲート部分４０とは異なる材料で形成されており、パターニングのし易さを重視して選択されている。従って、上層コントロールゲート部分５０の材料は、例えばＲＩＥにてパターンニングされたポリシリコン膜からシリサイド化された金属シリサイドを用いるとよい。
【００２２】
図２（Ｂ）に示すように、拡散層６０は、隣接する複数のメモリセルＭＣに共有されており、それにより、複数のメモリセルＭＣが直列に接続されている。直列に接続された複数のメモリセルＭＣは、メモリセルストリングＣＳを構成する。
【００２３】
メモリセルストリングＣＳは、拡散層６１を介して選択トランジスタＳＴＳまたはＳＴＤに接続されている。メモリセルストリングＣＳは、ソース側の選択トランジスタＳＴＳを介してセルソースＣＥＳＲＣに接続されており、ドレイン側の選択トランジスタＳＴＤを介してビット線ＢＬに接続されている。隣接するメモリセルＭＣのゲート（ＦＧ，ＣＧ）間、選択トランジスタＳＴのゲートとメモリセルＭＣのゲート（ＦＧ，ＣＧ）との間には、層間絶縁膜ＩＬＤが充填されている。
【００２４】
選択ゲート線ＳＧＤおよびＳＧＳは、選択トランジスタＳＴＤおよびＳＴＳを駆動させる。駆動された選択トランジスタＳＴＤおよびＳＴＳは導通状態となり、メモリセルストリングＣＳをビット線ＢＬとセルソースＣＥＳＲＣとの間に電気的に接続する。これにより、ビット線ＢＬとセルソースＣＥＳＲＣとの間の電圧がメモリセルストリングＣＳに印加され得る。
【００２５】
そして、メモリセルストリングＣＳのうち非選択のメモリセルＭＣに接続されたワード線ＷＬを駆動することによって、非選択のメモリセルＭＣをオン状態にする。これにより、ビット線ＢＬとセルソースＣＥＬＳＲＣとの間において選択メモリセルＭＣが接続され、選択メモリセルＭＣにデータを選択的に書き込み、あるいは、選択メモリセルＭＣからデータを選択的に読み出すことができる。
【００２６】
本実施形態によるメモリのコントロールゲートＣＧは、下層コントロールゲート部分４０および上層コントロールゲート部分５０を備える二層構造を有する。これにより、コントロールゲートＣＧは、その内部にボイドの発生を抑制し形成することができる。また、コントロールゲートＣＧは、その全体がシリコンよりも抵抗の低い金属シリサイド、金属あるいは金属化合物を用いている。これにより、本実施形態によるコントロールゲートＣＧは、ポリシリコンを用いたゲートよりも抵抗が低くなる。
【００２７】
以下、本実施形態によるメモリの製造方法を説明する。
【００２８】
図３（Ａ）〜図６（Ｂ）は、第１の実施形態によるメモリの製造方法を示す断面図である。図３〜図６の（Ａ）は、図１のＡ−Ａ線に沿った断面に対応しており、図３〜図６の（Ｂ）は、図１のＢ−Ｂ線に沿った断面に対応している。
【００２９】
まず、熱酸化工程を用いて半導体基板１０上にトンネル絶縁膜２０を形成する。次に、ＣＶＤ（Chemical Vapor Deposition）法を用いて、トンネル絶縁膜２０上にフローティングゲートＦＧの材料を堆積する。フローティングゲートＦＧの材料は、例えば、ポリシリコンである。フローティングゲートＦＧの材料上にハードマスク（図示せず）を堆積し、リソグラフィを用いてハードマスクをアクティブエリアＡＡのパターンに加工する。このハードマスクをマスクとして用いて、ＲＩＥ（Reactive Ion Etching）でフローティングゲートＦＧの材料、トンネル絶縁膜２０および半導体基板１０の上部を異方的にエッチングする。これにより、素子分離領域の部分にトレンチが形成される。次に、絶縁膜（例えば、シリコン酸化膜）をトレンチ内に充填し、この絶縁膜をエッチングバックすることによって、図３（Ａ）に示すように、素子分離領域ＳＴＩが形成される。素子分離領域ＳＴＩの絶縁膜の上面は、フローティングゲートＦＧの上面と底面との間に位置する。
【００３０】
次に、ＣＶＤ法を用いて、フローティングゲートＦＧの材料と素子分離領域ＳＴＩ上にゲート絶縁膜３０の材料を堆積する。ゲート絶縁膜３０の材料は、例えば、シリコン酸化膜、シリコン窒化膜およびシリコン酸化膜からなるＯＮＯ膜でよい。さらに、ＣＤＶ法を用いて、ゲート絶縁膜３０の材料上に下層コントロールゲート部分４０の材料を堆積する。これにより、図３（Ａ）および図３（Ｂ）に示す断面構造が得られる。
【００３１】
下層コントロールゲート部分４０の材料は、シリコンと比べて金属の拡散を抑制することができ、シリコンよりも低抵抗であり、かつ、ＲＩＥ法によるエッチングでパターニングが可能な材料、例えば、タングステンシリサイド(ＷＳｉ)、タングステン（Ｗ）、窒化チタン（ＴｉＮ）のような材料を用いる。下層コントロールゲート部分４０は、シリコンをシリサイド化して形成されるのではなく、シリサイド（または金属）を堆積することによって形成される。よって、下層コントロールゲート部分４０にはボイドが発生しにくい。
【００３２】
下層コントロールゲート部分４０の材料の堆積後、リソグラフィおよびＲＩＥを用いて、選択トランジスタＳＴＳ、ＳＴＤの領域、および、周辺回路部（図示せず）のトランジスタの領域にある下層コントロールゲート部分４０およびＯＮＯ膜１２０を部分的にエッチングする。これにより、選択トランジスタＳＴＳ、ＳＴＤのゲート、および、周辺回路部（図示せず）のトランジスタのゲートに開口４３が形成される。これにより、図４（Ａ）および図４（Ｂ）に示す断面構造が得られる。
【００３３】
さらに、図５（Ａ）に示すように、上層コントロールゲート部分５０の材料を下層コントロールゲート部分４０の材料上に堆積する。このとき堆積される上層コントロールゲート部分５０の材料は、ＲＩＥ法で加工の容易な材料であり、例えば、ポリシリコンである。上層コントロールゲート部分５０の材料は、開口４３内にも充填され、図５（Ｂ）に示すように、フローティングゲートＦＧとコントロールゲートＣＧとを電気的に導通させる導通部１６０を形成する。これにより、選択トランジスタＳＴＳ、ＳＴＤ、および、周辺回路部のトランジスタでは、上層コントロールゲート部分５０がフローティングゲートＦＧと接続される。即ち、選択トランジスタＳＴＳ、ＳＴＤ、および、周辺回路部のトランジスタでは、それぞれフローティングゲートＦＧとコントロールゲートＣＧとが一つのゲートとして機能することになる。
【００３４】
次に、図６（Ｂ）に示すように、リソグラフィおよびＲＩＥを用いて、メモリセルＭＣのゲートを加工する。より詳細には、リソグラフィでコントロールゲートＣＧのパターンに加工されたハードマスク等を用いて、ＲＩＥで上層コントロールゲート部分５０の材料、下層コントロールゲート部分４０の材料、ゲート絶縁膜３０、フローティングゲートＦＧの材料を順次エッチングする。これにより、フローティングゲートＦＧ、ゲート絶縁膜３０、下層コントロールゲート部分４０、上層コントロールゲート部分５０が形成される。
【００３５】
次に、図６（Ａ）および図６（Ｂ）に示すように、メモリセルＭＣの間の半導体基板１０に不純物を導入し、拡散層６０、６１を形成する。
【００３６】
次に、図７（Ｂ）に示すように、メモリセルＭＣ、選択トランジスタＳＴＳ、ＳＴＤ、周辺回路部のトランジスタ上に層間絶縁膜ＩＬＤを堆積する。層間絶縁膜ＩＬＤは、例えば、シリコン酸化膜、シリコン窒化膜等でよい。
【００３７】
次に、ＣＭＰ（Chemical Mechanical Polishing）法を用いて、コントロールゲートＣＧの上面が露出されるまで、層間絶縁膜ＩＬＤを研磨する。さらに、スパッタ等を用いて、コントロールゲートＣＧおよび層間絶縁膜ＩＬＤ上にシリサイド用の金属膜１５０を堆積する。これにより、図７（Ａ）および図７（Ｂ）に示す断面構造が得られる。
【００３８】
金属膜１５０の材料は、シリサイドになることによって、できるだけ抵抗が低くなる材料であることが好ましい。この段階では、既に、ポリシリコンを用いた上層コントロールゲート部分５０は加工済みの状態である。このため、上層コントロールゲート部分５０は、シリサイド化後に加工する必要がないので、金属膜１５０は、上層コントロールゲート部分５０の加工のし易さを考慮することなく選択され得る。即ち、金属膜１５０は、配線抵抗のスペックを達成するために抵抗の低くなる材料にすればよい。
【００３９】
次に、上層コントロールゲート部分５０を金属膜１５０でシリサイド化するために熱処理する。ここで、下層コントロールゲート部分４０は、例えば、タングステンシリサイド(ＷＳｉ)、タングステン（Ｗ）、窒化チタン（ＴｉＮ）のようなシリサイド、金属または金属化合物を用いている。従って、上層コントロールゲート部分５０のシリサイド化の際に、下層コントロールゲート部分４０は、金属との反応性の高いシリコンよりも、金属の拡散を効果的に抑制することができる。
【００４０】
ポリシリコン層を用いた上層コントロールゲート部分５０を実質的に全てシリサイド化することによって、上層コントロールゲート部分５０は、下層コントロールゲート部分４０上に直接形成される。
【００４１】
その後、コントロールゲートＣＧ上に層間絶縁膜を堆積し、コンタクトおよび配線等を既知の方法で形成することによって本実施形態によるメモリが完成する。
【００４２】
本実施形態では、上部コントロールゲート部分５０は、ポリシリコンをシリサイド化することによって形成されているが、下層コントロールゲート部分４０は、シリサイド、金属あるいは金属化合物を堆積させることにより形成されている。即ち、下層コントロールゲート部分４０は、すでに金属を含んだ状態で堆積されているので、上部コントロールゲート部分５０をフルシリサイド化しても、コントロールゲートＣＧ内にボイドが発生しにくい。
【００４３】
例えば、図７（Ａ）に示すように、コントロールゲートＣＧが、ロウ方向に隣接するフローティングゲートＦＧ間に埋め込まれている場合、コントロールゲートＣＧをフルシリサイド化すると、隣接するフローティングゲートＦＧ間のコントロールゲートＣＧ内にボイドが発生し易い。しかし、本実施形態では、下層コントロールゲート部分４０が、隣接するフローティングゲートＦＧ間に予め埋め込まれているので、隣接するフローティングゲートＦＧ間においてもコントロールゲートＣＧ内にボイドは発生しにくい。
【００４４】
シリサイド化工程において、金属膜１５０の金属は、下層コントロールゲート部分４０内へ拡散する可能性もある。しかし、下層コントロールゲート部分４０にはシリサイド反応するシリコンの量がシリコン層より少ない。このため、本実施形態は、コントロールゲートを全てシリコン層で形成した後、そのシリコン層をフルシリサイド化する場合よりも、シリサイド化に要する金属量が少なくて済む。従って、下層コントロールゲート部分４０に金属が拡散しても、コントロールゲートＣＧにボイドが発生することを抑制することができる。
【００４５】
このように、コントロールゲートＣＧ内のボイドを抑制することによって、メモリセルＭＣのフローティングゲートＦＧとコントロールゲートＣＧとの間における容量結合を高く維持することができる。これは、データの書込みまたは読出しの信頼性を向上させることができる。
【００４６】
ポリシリコン層からなる上層コントロールゲート部分５０を実質的に全てシリサイド化することによって、上層コントロールゲート部分５０は、下層コントロールゲート部分４０上に直接形成される。これにより、コントロールゲートＣＧの抵抗値を低下させることができる。
【００４７】
また、上層コントロールゲート部分５０は、パターニングされた後でシリサイド化されるため、加工の容易性を考慮すること無く、できるだけ低抵抗な材料を選択すればよい。これにより、コントロールゲートＣＧ全体の抵抗値を低下させることができる。
【００４８】
以上から、本実施形態は、コントロールゲートＣＧの低抵抗化およびボイドの抑制の両立を図ることができる。
【００４９】
（第２の実施形態）
図８（Ａ）および図８（Ｂ）は、第２の実施形態に従った半導体記憶装置の構成を示す断面図である。第２の実施形態は、コントロールゲートＣＧにおいて、下層コントロールゲート部分４０と上層コントロールゲート部分５０との間に中間コントロールゲート部分４５を備えている。中間コントロールゲート部分４５は、ポリシリコンを用い、シリサイド化されていない。即ち、コントロールゲートＣＧは、三層構造を有する。第２の実施形態のその他の構成は、第１の実施形態の構成と同様でよい。
【００５０】
また、第２の実施形態によるメモリの製造方法は、図７（Ａ）、図７（Ｂ）を参照して説明したシリサイド工程において、上層コントロールゲート部分５０のシリサイド化を途中で停止し、その上部をシリサイド化すればよい。第２の実施形態のその他の工程は、第１の実施形態の対応する工程と同様でよい。
【００５１】
選択トランジスタＳＴのゲートおよび周辺回路部のトランジスタのゲートにおいて、コントロールゲートＣＧは、導通部１６０を介してフローティングゲートＦＧと導通しており、一体としてゲートを構成する。従って、上層コントロールゲート部分５０をフルシリサイド化する場合、金属層１５０の金属が、導通部１６０を介して選択トランジスタＳＴおよび周辺回路部のトランジスタのフローティングゲートＦＧの部分まで到達してしまうことがある。コントロールゲートＣＧは、金属シリサイドまたは金属であり、フローティングゲートＦＧはポリシリコンで形成されている。このため、フローティングゲートＦＧの部分のシリコンがシリサイド化に用いられてしまうので、フローティングゲートＦＧ内にボイドが発生する可能性がある。
【００５２】
このような問題が生じる場合には、第２の実施形態のように上層コントロールゲート部分５０をフルシリサイド化せずに、その上部のみをシリサイド化する。これにより、選択トランジスタＳＴのゲートおよび周辺回路部のトランジスタのゲートにボイドが発生することを防止することができる。また、シリサイド化がゲート酸化膜まで到達してしまい、閾値電圧が変動してしまうことも防止することができる。さらに、シリサイド化にバラつきがあった場合であって、複数の導通部１６０のうち一部の導通部１６０がシリサイド化され、他の導通部１６０がシリサイド化されない等、導通部１６０部分の抵抗がばらついてしまうことも防止できる。これは、周辺部における抵抗素子の抵抗値のバラツキの抑制に貢献する。
【００５３】
尚、上記第１および第２の実施形態は、ＮＡＮＤ型フラッシュメモリだけでなく、ＮＯＲ型フラッシュメモリ等の半導体記憶装置に適用することができる。
【符号の説明】
【００５４】
１０・・・半導体基板、２０・・・トンネル絶縁膜、３０・・・ゲート絶縁膜、４０・・・下層コントロールゲート部分、４５・・・中間コントロールゲート部分、５０・・・上層コントロールゲート部分、ＦＧ・・・フローティングゲート、ＣＧ・・・コントロールゲート、ＡＡ・・・アクティブエリア、ＳＴＩ・・・素子分離領域、ＭＣ・・・メモリセル、ＷＬ・・・ワード線、ＳＴＳ，ＳＴＤ・・・選択トランジスタ、ＩＬＤ・・・層間絶縁膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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