(57)【要約】  【課題】  所望する電気的特性が変化することを抑制した、電子部品を供給することにある。  【解決手段】  複数の絶縁体層５ａ〜５ｉが積層された直方体状の積層体２と、積層体２の積層方向に沿った四側面のうち一側面２ｃに設けられた外部接続端子３と、外部接続端子３と電気的に接続され、絶縁体層５間に設けられた回路パターン６とを備えていることから、回路パターン６と配線基板の複数のランドとは互いに広い面積で対向する位置関係ではなくなる。その結果、回路パターン６と複数のランド間で不要な容量の発生を抑制でき、所望の電気的特性を得ることが可能な電子部品１を提供することができる。【選択図】  図３
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【特許請求の範囲】
【請求項１】
複数の絶縁体層が積層された直方体状の積層体と、
該積層体の積層方向に沿った四側面のうち一側面に設けられた外部接続端子と、
該外部接続端子と電気的に接続され、前記絶縁体層間に設けられた回路パターンとを備える電子部品。
【請求項２】
請求項１に記載の電子部品と、
一主面に前記外部接続端子と対応する複数のランドを有する配線基板とを有しており、
前記電子部品が、前記一側面の前記外部接続端子を前記複数のランドに対向させた状態で前記配線基板の前記一主面上に実装されていることを特徴とする電子装置。
【請求項３】
前記外部接続端子は、前記積層体の積層方向に沿って延びていることを特徴とする請求項２に記載の電子装置。
【請求項４】
前記配線基板の前記複数のランドは、前記積層体の積層方向に沿って延びていることを特徴とする請求項３に記載の電子装置。
【請求項５】
前記回路パターンは、コンデンサおよびインダクタの少なくとも一部を構成することを特徴とする請求項１に記載の電子部品。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電子部品および電子装置に関するものである。
【背景技術】
【０００２】
ノイズを減衰させるフィルタとして、例えば、複数の絶縁体層が積層された積層体と、積層体の積層方向に沿った四側面にそれぞれ設けられた複数の共通端子と、複数の共通端子と電気的に接続され、絶縁体層間に設けられた回路パターンとを備えた電子部品が提案されている（例えば、特許文献１を参照。）。
【０００３】
このようなフィルタ部品は積層体の積層方向と垂直な主面を実装面として、配線基板の一主面に実装される。各共通端子は積層体の実装面に設けられており、この実装面を配線基板の一主面に対向させ、共通端子と配線基板の一主面に設けられている複数のランドとを半田接合することによって、フィルタ部品が配線基板上に実装される。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開2006−311506号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、上述した従来の実装構造体においては積層体内の回路パターンと配線基板のランドとが広い面積で対向することに起因して、両者間で大きな容量が発生してしまい、所望する電気的特性が得られなくなる場合がある。
【０００６】
本発明は、以上のような問題点に鑑みて案出されたものであり、その目的は、電子部品を配線基板に実装した際に、不要な容量が発生するのを抑制することが可能な電子部品を提供することにある。
【課題を解決するための手段】
【０００７】
本発明の電子部品は、複数の絶縁体層が積層された直方体状の積層体と、該積層体の積層方向に沿った四側面のうち一側面に設けられた外部接続端子と、該外部接続端子と電気的に接続され、前記絶縁体層間に設けられた回路パターンとを備えているものである。
【０００８】
本発明の電子装置は、上記の電子部品と、一主面に前記外部接続端子と対応する複数のランドを有する配線基板とを有しており、前記電子部品が、前記一側面の前記外部接続端子を前記複数のランドに対向させた状態で前記配線基板の前記一主面上に実装されていることを特徴とするものである。
【発明の効果】
【０００９】
本発明の電子部品によれば、複数の絶縁体層が積層された直方体状の積層体と、積層体の積層方向に沿った四側面のうち一側面に設けられた外部接続端子と、外部接続端子と電気的に接続され、絶縁体層間に設けられた回路パターンとを備えていることから、外部接続端子を配線基板の複数のランドに接続する際、外部接続端子が設けられている積層体の一側面を実装面として用いることにより、配線基板のランドに対して回路パターンが対向する面積を小さくすることができる。その結果、回路パターンと複数のランド間で不要な容量が発生するのを抑制できる。
【図面の簡単な説明】
【００１０】
【図１】本発明の電子部品の実施の形態の一例を示す斜視図である。
【図２】本発明の電子装置の実施の形態の一例を示す側面図である。
【図３】図２に示す電子装置の内部構造を模式的に示す分解斜視図である。
【図４】図３に示す電子部品の等価回路図である。
【図５】本発明の電子部品の実施の形態の他の例である、回路パターンの説明図である。
【図６】本発明の電子装置の実施の形態の他の例を示す側面図である。
【図７】本発明の電子部品の実施の形態の他の例を示す分解斜視図である。
【図８】図７に示す回路パターンの等価回路図である。
【図９】本発明の電子部品の実施の形態の他の例を示す分解斜視図である。
【図１０】図９に示す回路パターンの等価回路図である。
【図１１】本発明の電子部品の実施の形態の他の例を示す分解斜視図である。
【図１２】図１１に示す回路パターンの等価回路図である。
【図１３】従来の電子部品の実施の形態の一例を示す分解斜視図である。
【図１４】従来の電子部品の実施の形態の他の例を示す分解斜視図である。
【図１５】従来の電子部品の実施の形態の他の例を示す分解斜視図である。
【発明を実施するための形態】
【００１１】
以下に、本発明の電子部品の実施の形態の一例について図面を参照しつつ詳細に説明する。
【００１２】
図１および図３に示すように、電子部品１は、積層体２と、外部接続端子３と、電子回路４とを備えている。
【００１３】
電子部品１は、例えば、携帯電話または小型ＰＣ（Personal Computer）等の移動体通
信機器内部における、ＬＣＤ，メモリー部，ＲＦ回路およびカメラ部等の各構成部への信号を伝送するための信号ライン等で用いられる。この信号ラインには外部からのノイズが混入しやすいので、電子部品１は、このノイズを減衰させるノイズフィルタ素子として使用される。また、電子部品１は、携帯電話または小型ＰＣ等の他に、例えば、カーナビゲーションシステムやテレビ等の、一般的に高周波信号が使用されるデジタル機器にも使用される。
【００１４】
積層体２は、複数の絶縁体層５が積層されて成り、直方体状である。この積層体２は、１層当たり例えば５μｍ〜300μｍの厚みに形成された矩形状の複数の絶縁体層５を、例
えば２〜50層積層して成る直方体状の絶電体ブロックである。
【００１５】
また、積層体２の寸法は、積層体２の長辺の長さを、例えば１〜３ｍｍとし、積層体２の短辺の長さを、例えば0.5〜２ｍｍとし、積層体２の高さを、例えば0.3〜２ｍｍとする。
【００１６】
絶縁体層５の材料としては、例えば、誘電体セラミック材料が用いられ、必要に応じて焼結助剤、低融点ガラス材料等を用いても良い。誘電体セラミック材料としては、例えばＴｉＯ２−Ｎｄ２Ｏ３−ＢａＴｉＯ３系等セラミック材料が用いられる。焼結助剤としては、例えば、ＢｉＶＯ４、ＣｕＯ、Ｌｉ２Ｏ、Ｂ２Ｏ３等が用いられる。
【００１７】
積層体２は、図１に示すように、互いに対向する第１の主面２ａ及び第２の主面２ｂと、互いに対向する第１の側面２ｃ及び第２の側面２ｄと、互いに対向する第３の側面２ｅ及び第４の側面２ｆとを有する略直方体状に形成されている。
【００１８】
回路パターン６は、外部接続端子３と電気的に接続され、絶縁体層５間に設けられている。この回路パターン６は、コンデンサおよびインダクタの少なくとも一部を構成することにより、電子回路４を形成する。
【００１９】
図３に示す例においては、絶縁体層５ａ〜５ｉが積層されて積層体２となっている。これら絶縁体層５間に回路パターン６が形成されることにより、電子回路４としてフィルタ回路が形成されている。図３に示す例において、このフィルタ回路において、絶縁体層５ａ〜５ｆ上の回路パターン６ａ〜６ｆは、絶縁体層５ａ〜５ｅを貫通するビアホール導体によって、互いに接続されて所定の巻き数を有するコイル状のインダクタ素子Ｌ１を構成している。また、絶縁体層５ｈ、５ｉ上の回路パターン６ｈ、６ｉは第１コンデンサ素子Ｃ１を構成している。また、絶縁体層５ｇ、５ｈ上の回路パターン６ｇ、６ｈは第２コンデンサ素子Ｃ２を構成している。
【００２０】
絶縁体層５ａ、５ｉ上の回路パターン６ａ、６ｉは入力端子３ａに接続されている。絶縁体層５ｆ、５ｇ上の回路パターン６ｆ、６ｇは出力端子３ｂに接続されている。絶縁体層５ｈ上の回路パターン６ｈはグランド端子３ｃに接続されている。
【００２１】
なお、図３では、絶縁体層５ａ〜５ｉを９層用いて積層体２を形成した例を示したが、絶縁体層５ａ上に、回路パターン６ａを覆うようにさらに１又は複数の絶縁体層５を配置させても良い。また、絶縁体層５ｉの回路パターン６ｉが形成されていない面に、さらに１又は複数の絶縁体層５が配置されていてもよい。
【００２２】
以上の構成の電子回路４は、図４に示すような、両端が一対の入出力端子３ａ、３ｂにそれぞれ接続されたインダクタ素子Ｌと、入力端子３ａおよび接地端子３ｃの間に配置された第１コンデンサ素子Ｃ１と、入力端子３ｂおよび接地端子３ｃの間に配置された第２コンデンサ素子Ｃ２とから成る等価回路として表される。
【００２３】
絶縁体層５ａ〜５ｉに形成される回路パターン６ａ〜６ｉの材料としては、ＡｇまたはＡｇ−Ｐｄ合金もしくはＡｇ−Ｐｔ合金等のＡｇを主成分とする合金などから成る導電材料、あるいはＣｕまたはＣｕ−Ｚｎ合金，Ｃｕ−Ｓｎ合金，Ｃｕ−Ａｇ合金もしくはＣｕ−Ｎｉ合金等のＣｕを主成分とする合金などから成る導電材料を用いることができ、各種電極の厚みは、例えば５μｍ〜25μｍに適宜設定される。
【００２４】
外部接続端子３は、図１に示す例では、積層体２の積層方向に沿った四側面のうち一側面２ｃ（第１の側面２ｃ）に設けられている。なお、図１に示す例において積層体２の第１の側面２ｃに設けられた外部接続端子３は、それぞれ入力端子３ａ、出力端子３ｂ、グランド端子３ｃとして機能する。
【００２５】
図１に示す例では、外部接続端子３は、積層体２の積層方向に沿って帯状に設けられている。この外部接続端子３は、例えば長さが0.3〜２ｍｍであり、幅が0.2ｍｍ〜0.3ｍｍ
である。また、外部接続端子３の厚みは、例えば10μｍ〜25μｍである。
【００２６】
また、これら外部接続端子３の形状は、第１の側面２ｃにおいて、積層体２の積層方向に対して斜めである帯状または楕円形状等であってもよいものである。外部接続端子３は、スクリーン印刷又は金属箔の転写等の方法によって形成される。
【００２７】
以上の構成の電子部品１は、図２および図３に示すように、一主面に外部接続端子３と対応する複数のランド７ａ〜７ｃを有する配線基板８に実装される。そして、電子部品１は、一側面（第１の側面２ｃ）の複数の外部接続端子３を複数のランド７ａ〜７ｃに対向させた状態で配線基板８の一主面上に実装される。
【００２８】
電子部品１の実装面は、図２に示すように、第１の側面２ｃである。このように、電子部品１は、外部接続端子３が第１の側面２ｃに設けられているので、この側面２ｃを実装面とできる。
【００２９】
このような構成により、配線基板８のランド７に対して回路パターン６が対向する面積を小さくすることができる。その結果、回路パターン６と複数のランド７間で不要な容量が発生するのを抑制できる。
【００３０】
配線基板８の材料としては、例えば、酸化アルミニウム質焼結体、窒化アルミニウム質焼結体、ムライト質焼結体、炭化珪素質焼結体、ガラスセラミックス焼結体等のセラミック材料が用いられる。また、ポリイミド樹脂、エポキシ樹脂等の有機樹脂材料を用いてもよい。また、セラミックスまたはガラス等の無機材料をエポキシ樹脂等の有機樹脂材料に混合させて成る複合材等を用いてもよい。
【００３１】
ランド７は、外部接続端子３と対応するように、配線基板８の一主面に設けられている。このランド７は、Ｗ、Ｃｕ、Ａｇ、Ａｕ、Ｐｄ、Ｔａ、Ｍｎ等の金属材料により形成される。このランド７の形成手段としては、メタライズ層、めっき層、蒸着等による金属の薄膜層として外部接続端子３を積層体２に被着させる手段を用いることができる。例えば、Ｗ及びＡｇから成るペーストを配線基板８の一主面となるグリーンシートにメタライズ層として印刷してこれをグリーンシートとともに焼成する方法が用いられる。また、金属箔を転写することによって、ランド７を形成してもよい。
【００３２】
ランド７および接続端子３は、接合材（図示せず。）を介して電気的に接続される。この接合材は、Ｓｎ−Ａｇ系またはＳｎ−Ａｇ−Ｃｕ系等の半田、Ａｕ−Ｓｎ等の低融点ろう材、Ａｇ−Ｇｅ系等の高融点ろう材、導電性有機樹脂、あるいはシーム溶接・電子ビーム溶接等の溶接法による接合を可能とするような金属材料等により形成されている。
【００３３】
また、本例の電子部品１によれば、コンデンサを構成するような面積の広い回路パターン６を、積層方向のどこに位置させたとしても、配線基板８のランド７と回路パターン６との間での不要な容量発生を抑制することができる。よって、電子部品１内の回路を設計する際に、回路パターン６の配置の自由度を向上させることができるので好ましい。
【００３４】
また、外部接続端子３が設けられた一側面は、四側面２ｃ〜２ｆのうちの短辺を有する側面２ｅ（２ｆ）であることが好ましい。この構成により、この短辺を有する側面２ｅ（２ｆ）を配線基板に対する実装面とすることができる。よって、回路パターン６の短手方向を配線基板８側にすることができる。従って、図５に示すように、回路パターン６の厚み幅と配線基板８のランド７との対向領域をさらに減少させることができる。結果、ランド７と回路パターン６との間における不要な容量の発生をさらに抑制させることができる。
【００３５】
また、図３に示す例の回路パターン６の、外部接続端子３の配列方向の長さは、外部接続端子１つ分の幅以下であることが好ましい。これによって、回路パターン６の厚み幅と、ランド７との対向領域の面積をさらに軽減することができる。よって、ランド７と回路パターン６との間における不要な容量の発生をさらに抑制させることができる。
【００３６】
例えば、外部接続端子３の幅は、積層体２の外表面に引き出されている部分の回路パターン６の幅と略同一であることが好ましい。略同一とは、外部接続端子３の幅と回路パターン６の引き出し部の幅との差が、外部接続端子３の幅の５％以内ということである。外部接続端子３の幅を、回路パターン６の幅と比較して大きすぎないように制御することで
、外部接続端子３と回路パターン６の厚み幅との対向領域の面積が増大することを抑制できる。よって、外部接続端子３と回路パターンとの間における不要な容量発生を抑制させることができる。
【００３７】
また、図３に示す例においては、外部接続端子３は積層方向に沿って延びるように設けられている。このような構成によって、外部接続端子３は、積層方向の面積を広くできる。よって、ランド７と接続する際に位置ずれによる電気的接続不良を防ぐことができる。
【００３８】
また、例えば、外部接続端子３は積層方向に部分的に形成することが好ましい。このような構成によって、他の回路パターンの厚み幅との間で、不要な容量の発生を抑制できる。
【００３９】
なお、このときの配線基板８の複数のランド７は、積層体２の積層方向に沿って延びていることが好ましい。この構成によれば、前述したように積層方向に延びている外部接続端子３とランド７との接触面積を増大できる。よって、両者間の電気抵抗を軽減することができる。
【００４０】
電子部品１は、以下に示すようなセラミックグリーンシート積層法によって作製される。
【００４１】
具体的には、まず、例えばＴｉＯ２−Ｎｄ２Ｏ３−ＢａＴｉＯ３から成る誘電体セラミック材料粉末に適当な有機溶剤等を添加し混合して泥漿状にするとともに、ドクターブレード法等を用いることによってセラミックグリーンシートを形成する。
【００４２】
次に、得られたセラミックグリーンシートにスクリーン印刷法等によって、各種回路パターン６ａ〜６ｉを形成して、これらを積層し圧着して積層体２の成形体を形成する。
【００４３】
次に、この積層体２の成形体を所定の大きさに分割して、800〜1050℃で焼成すること
により焼結した積層体２が得られる。
【００４４】
次に、得られた積層体２の角部に、マイクロクラックの除去および欠けの発生を防止する目的で、バレル研磨等による面取りを施す。
【００４５】
次に、面取りが施された積層体２の表面に、Ａｇ，Ａｇ−Ｐｄ合金またはＡｇ−Ｐｔ合金等から成る導電材料から成るグランド端子３ｃおよび入出力端子３ａ、３ｂを形成する。このとき、グランド端子３ｃおよび入出力端子３ａ、３ｂとなる導体ペーストを、積層体２の表面にスクリーン印刷法等によって所定パターンに塗布する。次に、導体ペーストが塗布された積層体２を焼成して、グランド端子３ｃおよび入出力端子３ａ、３ｂを形成する。そして、グランド端子３ｃおよび入出力端子３ａ、３ｂの表面に、必要に応じてＮｉメッキ層，Ａｕメッキ層，Ｓｎメッキ層または半田メッキ層等のメッキ層を形成して、電子部品１を得る。
【００４６】
なお、本発明は上述した実施の形態の例に限定されるものではなく、本発明の要旨を逸脱しない範囲において種々の変更，改良等が可能である。
【００４７】
例えば、図６に示すように、外部接続端子３を、積層体２の一側面（２ｃ）に設け、他の外部接続端子３を一側面（２ｃ）に隣接する側面（２ｆ、２ｅ）に設けるとともに、他の外部接続端子３と電気的に接続されるランド７は、平面視で積層体２と重ならないように配置されていることが好ましい。
【００４８】
このような構成によって、他の外部接続端子３と接続されるランド７は、積層体２内の回路パターン６の厚み幅と対向しなくなるので、不要な容量の発生をさらに抑制させることができる。
【００４９】
なお、図６に示す例においては、他の外部接続端子３とランド７とは、前述したのと同様の材料から成る接合材９を介して接続されている。
【００５０】
図７と図１３とは、ともに図８に示した等価回路を構成する。図９と図１４とは、ともに図１０に示した等価回路を構成する。図１１と図１５とは、ともに図１２に示した等価回路を構成する。
【００５１】
このように、図７、図９、図１１に示す例の電子部品と、図１３〜図１５に示す例の従来の電子部品とは、等価回路は同じであるが、外部接続端子３が積層体２の一側面２ｃに設けられている点が異なる。これによって、上述したように、配線基板８のランド７に対して回路パターン６が対向する面積を小さくすることができる。その結果、回路パターン６と複数のランド７間で不要な容量が発生するのを抑制できる。さらに、図７、図９、図１１に示す例においては、外部接続端子３と、回路パターン６とが、ビアホール導体を介することなく電気的に接続されている構成となる。よって、積層体２中に存在するビアホール導体は、異なる絶縁体層５間の回路パターン６同士を接続するものに限られる。他方、図１３〜図１５に示す例においては、外部接続端子３が積層体２の主面に設けられているので、外部接続端子３と、回路パターン６とが、ビアホール導体を介して接続されている。結果、図７、図９、図１１に示す例の構成によれば、図１３〜図１５と比較して、積層体２中において外部接続端子３と回路パターン６とを接続するビアホール導体の分だけ、ビアホール導体の全体の数を減少させることができる。
【００５２】
例えば、図１３〜図１５においては、回路パターン６ａと外部接続端子３ａとを接続するために、絶縁体層５ａ〜５iを貫通するビアホール導体を設けているが、図７、図９、
図１１に示す例の構成によれば、回路パターン６ａを外部接続端子３ａに直接接続させているので、その分ビアホール導体を省略している。よって、図１３〜図１５と比較して、積層体２中のビアホール導体の数を減少させることができる。
【００５３】
このように、積層体２中のビアホール導体の数を減少させることができれば、回路パターン６の形成可能な面積を広くできるので、回路パターン６の設計の自由度が向上する。また、同じ大きさの回路パターン６を形成するにしても、回路パターン６の形成面積を小さくできるので、積層体２の小型化を図ることができる。
【符号の説明】
【００５４】
１：電子部品
２：積層体
３（３ａ〜３ｃ）：外部接続端子
４：電子回路
５（５ａ〜５ｉ）：絶縁体層
６（６ａ〜６ｉ）：回路パターン
７（７ａ〜７ｃ）：ランド
８：配線基板
Ｌ（Ｌ１，Ｌ２）：インダクタ素子
Ｃ（Ｃ１，Ｃ２）：コンデンサ素子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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