(57)【要約】【課題】薄型化可能であるとともに、半導体チップを被覆するように形成される樹脂部の表面平坦性に優れた半導体パッケージの製造方法及び半導体パッケージを提供することを課題とする。【解決手段】本半導体パッケージの製造方法は、第１の支持層が第２の支持層上に積層されてなる支持体の、前記第１の支持層に開口部を形成し、前記開口部内に前記第２の支持層を露出させる第１工程と、前記開口部内に露出している前記第２の支持層上に、半導体チップを配置する第２工程と、前記第１の支持層上に、前記半導体チップを被覆する樹脂部を形成する第３工程と、前記樹脂部上に、前記半導体チップと電気的に接続する配線構造を形成する第４工程と、を有する。【選択図】図１９
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【特許請求の範囲】
【請求項１】
第１の支持層が第２の支持層上に積層されてなる支持体の、前記第１の支持層に開口部を形成し、前記開口部内に前記第２の支持層を露出させる第１工程と、
前記開口部内に露出している前記第２の支持層上に、半導体チップを配置する第２工程と、
前記第１の支持層上に、前記半導体チップを被覆する樹脂部を形成する第３工程と、
前記樹脂部上に、前記半導体チップと電気的に接続する配線構造を形成する第４工程と、
を有する半導体パッケージの製造方法。
【請求項２】
前記第１の支持層上に電極端子が形成されており、
前記第３工程において、前記樹脂部に前記電極端子を露出させる貫通孔を形成し、
前記第４工程において、前記貫通孔を介して前記電極端子と電気的に接続する前記配線構造を形成する、請求項１に記載の半導体パッケージの製造方法。
【請求項３】
前記第１の支持層と前記第２の支持層とを除去する第５工程を有する請求項１又は請求項２に記載の半導体パッケージの製造方法。
【請求項４】
前記第１の支持層を残した状態で前記第２の支持層を除去する第５工程を有する請求項１に記載の半導体パッケージの製造方法。
【請求項５】
前記樹脂部の前記配線構造と接する面と反対側の面上に、前記半導体チップ及び前記電極端子を囲む枠状部が残るように、前記第１の支持層と前記第２の支持層とを除去する第５工程を有する請求項２に記載の半導体パッケージの製造方法。
【請求項６】
前記第１の支持層は銅又は銅合金よりなり、前記第２の支持層はニッケル又はニッケル合金よりなる、請求項１から請求項５のいずれかに記載の半導体パッケージの製造方法。
【請求項７】
前記第１の支持層は銅又は銅合金よりなり、前記第２の支持層は樹脂材料よりなる、請求項１から請求項５のいずれかに記載の半導体パッケージの製造方法。
【請求項８】
半導体チップと、
前記半導体チップの回路形成面を被覆する本体部と、前記半導体チップの側面を被覆するテーパ形状の側壁部とを含み、前記半導体チップの前記回路形成面と反対側の面が前記本体部の一方の面から突出するように前記半導体チップを被覆する樹脂部と、
前記本体部の前記一方の面と反対側の面上に形成されており、前記半導体チップと電気的に接続された配線構造と、
を有する半導体パッケージ。
【請求項９】
前記本体部の前記一方の面に形成されており、前記配線構造と電気的に接続された電極端子を有する請求項８に記載の半導体パッケージ。
【請求項１０】
前記本体部の前記一方の面上に、前記半導体チップ及び前記電極端子を囲むように形成された枠状部を有する請求項９に記載の半導体パッケージ。
【請求項１１】
前記本体部の前記一方の面上に、前記側壁部に接するように形成された第１の支持層を有する、請求項８に記載の半導体パッケージ。
【請求項１２】
前記第１の支持層の前記本体部に接する面と反対側の面と、前記半導体チップの前記回路形成面と反対側の面とは同一面を形成しており、
前記第１の支持層の前記反対側の面上と、前記半導体チップの前記反対側の面上とに形成された第２の支持層を有する、請求項１１に記載の半導体パッケージ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体チップと、半導体チップを被覆する樹脂部とを有する半導体パッケージの製造方法及び半導体パッケージに関する。
【背景技術】
【０００２】
従来より、半導体チップと、半導体チップを被覆する樹脂部とを有する半導体パッケージが知られている。
【０００３】
このような半導体パッケージの一例においては、半導体チップの側面及び能動面、すなわち回路形成面が樹脂部により覆われている。そして、樹脂部上に、半導体チップと電気的に接続された配線層と、絶縁層とが積層されてなる配線構造が形成されている。
【０００４】
このような半導体パッケージの製造方法の一例として、以下のような製造方法が知られている。
【０００５】
例えば、支持体を準備し、準備した支持体上に、半導体チップを、半導体チップの能動面と反対側の面が支持体の表面に接するように搭載する。そして、搭載した半導体チップを樹脂部により封止する。その後、樹脂部上に配線層と絶縁層とを積層し、配線構造を形成する。そして、支持体を除去することによって、半導体パッケージを製造する。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特許第４２７１５９０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
半導体パッケージの薄型化に伴って、樹脂部も薄型化を要求されることがある。例えば、半導体パッケージの製造工程において、一部の領域で支持体を表面から所定深さまで除去して凹部を形成し、形成した凹部に半導体チップを配置し、樹脂部、配線構造を形成した後、支持体を除去することによって、半導体パッケージを製造する。このような方法により、半導体チップの周囲の領域における樹脂部の厚さを薄くする場合がある。
【０００８】
しかし、例えばエッチング等により支持体を表面から均一な深さで除去することは困難である。そのため、形成した凹部の深さに面内ばらつきが発生し、半導体チップを被覆するように形成される樹脂部の表面平坦性に劣る虞があった。
【０００９】
本発明は、上記の点に鑑みて、薄型化可能であるとともに、半導体チップを被覆するように形成される樹脂部の表面平坦性に優れた半導体パッケージの製造方法及び半導体パッケージを提供することを課題とする。
【課題を解決するための手段】
【００１０】
本半導体パッケージの製造方法は、第１の支持層が第２の支持層上に積層されてなる支持体の、前記第１の支持層に開口部を形成し、前記開口部内に前記第２の支持層を露出させる第１工程と、前記開口部内に露出している前記第２の支持層上に、半導体チップを配置する第２工程と、前記第１の支持層上に、前記半導体チップを被覆する樹脂部を形成する第３工程と、前記樹脂部上に、前記半導体チップと電気的に接続する配線構造を形成する第４工程と、を有することを要件とする。
【００１１】
本半導体パッケージは、半導体チップと、前記半導体チップの回路形成面を被覆する本体部と、前記半導体チップの側面を被覆するテーパ形状の側壁部とを含み、前記半導体チップの前記回路形成面と反対側の面が前記本体部の一方の面から突出するように前記半導体チップを被覆する樹脂部と、前記本体部の前記一方の面と反対側の面上に形成されており、前記半導体チップと電気的に接続された配線構造と、を有することを要件とする。
【発明の効果】
【００１２】
開示の技術によれば、薄型化可能であるとともに、半導体チップを被覆するように形成される樹脂部の表面平坦性に優れた半導体パッケージの製造方法及び半導体パッケージを提供することができる。
【図面の簡単な説明】
【００１３】
【図１】第１の実施の形態に係る半導体パッケージを例示する断面図である。
【図２】第１の実施の形態に係る半導体パッケージの製造工程を例示する断面図（その１）である。
【図３】第１の実施の形態に係る半導体パッケージの製造工程を例示する断面図（その２）である。
【図４】第１の実施の形態に係る半導体パッケージの製造工程を例示する断面図（その３）である。
【図５】第１の実施の形態に係る半導体パッケージの製造工程を例示する断面図（その４）である。
【図６】第１の実施の形態に係る半導体パッケージの製造工程を例示する断面図（その５）である。
【図７】第１の実施の形態に係る半導体パッケージの製造工程を例示する断面図（その６）である。
【図８】第１の実施の形態に係る半導体パッケージの製造工程を例示する断面図（その７）である。
【図９】第１の実施の形態に係る半導体パッケージの製造工程を例示する断面図（その８）である。
【図１０】第１の実施の形態に係る半導体パッケージの製造工程を例示する断面図（その９）である。
【図１１】第１の実施の形態に係る半導体パッケージの製造工程を例示する断面図（その１０）である。
【図１２】第１の実施の形態に係る半導体パッケージの製造工程を例示する断面図（その１１）である。
【図１３】第１の実施の形態に係る半導体パッケージの製造工程を例示する断面図（その１２）である。
【図１４】第１の実施の形態に係る半導体パッケージの製造工程を例示する断面図（その１３）である。
【図１５】第１の実施の形態に係る半導体パッケージの製造工程を例示する断面図（その１４）である。
【図１６】第１の実施の形態に係る半導体パッケージの製造工程を例示する断面図（その１５）である。
【図１７】第１の実施の形態に係る半導体パッケージの製造工程を例示する断面図（その１６）である。
【図１８】第１の実施の形態に係る半導体パッケージの製造工程を例示する断面図（その１７）である。
【図１９】第１の実施の形態に係る半導体パッケージの製造工程を例示する断面図（その１８）である。
【図２０】第１の実施の形態に係る半導体パッケージの製造工程を例示する断面図（その１９）である。
【図２１】第１の実施の形態に係る半導体パッケージの製造工程を例示する断面図（その２０）である。
【図２２】第１の実施の形態に係る半導体パッケージの製造工程を例示する断面図（その２１）である。
【図２３】第１の実施の形態に係る半導体パッケージの製造工程を例示する断面図（その２２）である。
【図２４】第１の実施の形態に係る半導体パッケージの他の例を例示する断面図（その１）である。
【図２５】第１の実施の形態に係る半導体パッケージの他の例を例示する断面図（その２）である。
【図２６】第１の実施の形態の第１の変形例に係る半導体パッケージを例示する断面図である。
【図２７】第１の実施の形態の第１の変形例に係る半導体パッケージの製造工程を例示する断面図（その１）である。
【図２８】第１の実施の形態の第１の変形例に係る半導体パッケージの製造工程を例示する断面図（その２）である。
【図２９】第１の実施の形態の第１の変形例に係る半導体パッケージの製造工程を例示する断面図（その３）である。
【図３０】第１の実施の形態の第１の変形例に係る半導体パッケージの製造工程を例示する断面図（その４）である。
【図３１】第１の実施の形態の第２の変形例に係る半導体パッケージの製造工程を例示する断面図（その１）である。
【図３２】第１の実施の形態の第２の変形例に係る半導体パッケージの製造工程を例示する断面図（その２）である。
【図３３】第１の実施の形態の第２の変形例に係る半導体パッケージの製造工程を例示する断面図（その３）である。
【図３４】第１の実施の形態の第２の変形例に係る半導体パッケージの製造工程を例示する断面図（その４）である。
【図３５】第２の実施の形態に係る半導体パッケージを例示する断面図である。
【図３６】第２の実施の形態に係る半導体パッケージの製造工程を例示する断面図（その１）である。
【図３７】第２の実施の形態に係る半導体パッケージの製造工程を例示する断面図（その２）である。
【図３８】第２の実施の形態に係る半導体パッケージの製造工程を例示する断面図（その３）である。
【図３９】第２の実施の形態に係る半導体パッケージの製造工程を例示する断面図（その４）である。
【図４０】第３の実施の形態に係る半導体パッケージを例示する断面図である。
【図４１】第３の実施の形態に係る半導体パッケージの製造工程を例示する断面図である。
【図４２】第１の実施の形態に係る半導体パッケージの他の製造工程を例示する断面図（その１）である。
【図４３】第１の実施の形態に係る半導体パッケージの他の製造工程を例示する断面図（その２）である。
【図４４】第１の実施の形態に係る半導体パッケージの他の製造工程を例示する断面図（その３）である。
【図４５】第１の実施の形態に係る半導体パッケージの他の製造工程を例示する断面図（その４）である。
【発明を実施するための形態】
【００１４】
以下、図面を参照して発明を実施するための形態について説明する。
【００１５】
〈第１の実施の形態〉
［第１の実施の形態に係る半導体パッケージの構造］
図１は、第１の実施の形態に係る半導体パッケージを例示する断面図である。図１を参照するに、半導体パッケージ１０は、半導体チップ２０と、樹脂部３０と、配線構造４０とを有する。
【００１６】
半導体チップ２０は、半導体基板よりなる。また、半導体チップ２０は、例えば配線構造４０と同一側の面２０ａに、図示しない半導体集積回路及び電極パッド２１が形成されている。なお、以降、半導体チップ２０において、半導体集積回路及び電極パッド２１が形成されている面２０ａを回路形成面２０ａと称する場合がある。
【００１７】
半導体基板として、例えばシリコン（Ｓｉ）基板とすることができる。
【００１８】
半導体チップ２０の大きさ（平面視）は、例えば８ｍｍ×８ｍｍ程度とすることができる。半導体チップ２０の厚さは、例えば７５μｍ程度（適用可能な範囲：５０〜１２５μｍ）とすることができる。
【００１９】
なお、半導体チップ２０の回路形成面２０ａと反対側の面（背面）２０ｂには、粘着層２２が形成されていてもよい。図１では、背面２０ｂに粘着層２２が形成されている例を示す。また、粘着層２２の厚さは、例えば２０μｍ程度とすることができる。従って、粘着層２２の厚さを含めた半導体チップ２０の厚さＴ１は、例えば９５μｍ（適用可能な範囲：７０〜１４５μｍ）程度とすることができる。
【００２０】
また、以降では、粘着層２２の半導体チップ２０と反対側の面を、半導体チップ２０の背面２０ｂという場合がある。
【００２１】
樹脂部３０は、本体部３１と、側壁部３２とを有する。半導体パッケージの製造工程の説明において後述するように、樹脂部３０は、例えばエポキシ系樹脂、ポリイミド系樹脂等の樹脂材料よりなり、一体で形成される。
【００２２】
本体部３１は、半導体チップ２０の回路形成面２０ａを被覆する。本体部３１は、本体部３１の配線構造４０と同一側の面３１ａ、すなわち、本体部３１の配線構造４０と接する面３１ａが平坦になるように形成されている。本体部３１の配線構造４０と接する面３１ａと反対側の面３１ｂは、半導体チップ２０の背面２０ｂよりも配線構造４０側に位置している。すなわち、半導体チップ２０は、背面２０ｂが本体部３１の面３１ｂから突出するとともに、回路形成面２０ａ側の一部が本体部３１に埋め込まれている。本体部３１の厚さＴ２は、例えば５０μｍ（適用可能な範囲：４５〜１２０μｍ）とすることができる。
【００２３】
側壁部３２は、半導体チップ２０の側面２０ｃを被覆する。側壁部３２は、半導体チップ２０の背面２０ｂ側から回路形成面２０ａ側に向かって幅が増加するようなテーパ形状を有する。これは、半導体パッケージの製造工程の説明において後述するように、支持体の第１の支持層に形成される開口部が、深さ方向に向かって開口幅が減少するようなテーパ形状を有するためである。これにより、図２５を用いて後述するように、半導体チップ２０上に搭載した第２の半導体チップ６０と半導体チップ２０との間にアンダーフィル樹脂６２を充填する際に、発生した気泡がアンダーフィル樹脂６２中に巻き込まれにくくなる。側壁部３２の高さＴ３は、例えば７０μｍ（適用可能な範囲：３５〜１０５μｍ）とすることができる。
【００２４】
なお、半導体チップ２０の厚さＴ１を例えば９５μｍ、側壁部３２の高さＴ３を例えば７０μｍとするとき、半導体チップ２０は、回路形成面２０ａからＴ１−Ｔ３である２５μｍの厚さの部分が、本体部３１に埋め込まれている。
【００２５】
側壁部３２を設けず、半導体チップ２０全体を樹脂部３０に埋め込む場合には、樹脂部３０の厚さとして、Ｔ２＋Ｔ３の厚さ（例えば５０μｍ＋７０μｍ＝１２０μｍ）が必要となる。一方、第１の実施の形態に係る半導体パッケージでは、半導体チップ２０の周囲の領域における本体部３１の厚さは、Ｔ２（例えば５０μｍ）で足りるため、樹脂部３０の厚さを薄くすることができる。
【００２６】
本体部３１の面３１ｂには、電極端子３３が形成されている。電極端子３３として、例えば面３１ｂ側から面３１ａ側に向かって、第１の電極層３４と第２の電極層３５とが積層されてなるものを用いることができる。第１の電極層３４の例としては、金（Ａｕ）層や、第２の電極層３５上にＮｉ層とＡｕ層をこの順番で積層したＮｉ／Ａｕ層、Ｎｉ層とＰｄ層とＡｕ層をこの順番で積層したＮｉ／Ｐｄ／Ａｕ層等を挙げることができる。また、第２の電極層３５の例としては、Ｃｕ層等を上げることができる。また、電極端子３３の直径を例えば２００μｍ程度とすることができる。また、電極端子３３上には、はんだバンプ３６が搭載されている。
【００２７】
配線構造４０は、配線層と絶縁層とが交互に積層されてなる。配線層は任意の層数とすることができ、絶縁層は、各配線層が互いに絶縁されるような層数とすることができる。図１に示す例では、配線構造４０は、第１配線層４１と、第２配線層４２と、第１絶縁層４３とを有する。
【００２８】
配線構造４０は、本体部３１の面３１ａ上（図１では面３１ａの下側）に形成されている。配線構造４０の厚さＴ４は、例えば８０〜４００μｍとすることができる。なお、配線構造４０の厚さＴ４が８０〜４００μｍの範囲であるのは、２〜６層の配線層を積層した場合である。
【００２９】
第１配線層４１は、本体部３１の面３１ａ上（図１では面３１ａの下側）に形成されており、本体部３１を貫通するビアホール３０ｘを介して、半導体チップ２０の回路形成面２０ａに形成された電極パッド２１と電気的に接続されている。また、第１配線層４１は、本体部３１を貫通するビアホール３０ｙを介して、電極端子３３と電気的に接続されている。
【００３０】
第１絶縁層４３は、第１配線層４１を被覆するように本体部３１の面３１ａ上（図１では面３１ａの下側）に形成されている。第２配線層４２は、第１絶縁層４３上（図１では第１絶縁層４３の下側）に形成されており、第１絶縁層４３を貫通する第１ビアホール４３ｘを介して第１配線層４１と電気的に接続されている。
【００３１】
第１配線層４１、第２配線層４２として、例えばＣｕを用いることができる。また、第１絶縁層４３として、例えばエポキシ系樹脂などの樹脂材を用いることができる。
【００３２】
ソルダーレジスト層４４は、第２配線層４２を被覆するように第１絶縁層４３上（図１では第１絶縁層４３の下側）に形成されている。ソルダーレジスト層４４は開口部４４ｘを有し、開口部４４ｘ内には第２配線層４２の一部が露出している。
【００３３】
なお、ソルダーレジスト層４４の開口部４４ｘ内に露出する第２配線層４２上（図１では第２配線層４２の下側）に金属層を形成してもよい。金属層の例としては、金（Ａｕ）層や、ニッケル（Ｎｉ）層とＡｕ層をこの順番で積層したＮｉ／Ａｕ層、Ｎｉ層とパラジウム（Ｐｄ）層とＡｕ層をこの順番で積層したＮｉ／Ｐｄ／Ａｕ層等を挙げることができる。又、金属層に代えて、ソルダーレジスト層４４の開口部４４ｘ内に露出する第２配線層４２上にＯＳＰ（Ｏｒｇａｎｉｃ  Ｓｏｌｄｅｒａｂｉｌｉｔｙ  Ｐｒｅｓｅｒｖａｔｉｖｅ）処理を施しても構わない。
【００３４】
ソルダーレジスト層４４の開口部４４ｘ内に露出する第２配線層４２上（図１では第２配線層４２の下側）には、はんだボール４５が搭載されている。
【００３５】
また、半導体チップ２０に接続される配線層と、電極端子３３に接続される配線層とは、相互に接続されていてもよい。
【００３６】
［第１の実施の形態に係る半導体パッケージの製造方法］
続いて、第１の実施の形態に係る半導体パッケージの製造方法について説明する。図２〜図２３は、第１の実施の形態に係る半導体パッケージの製造工程を例示する断面図である。図２〜図２３において、図１と同一部分については、同一符号を付し、その説明は省略する場合がある。なお、図２〜図２３では、図１と上下反転して表示されている。
【００３７】
また、図２〜図２３におけるＥは、図２３に示す工程の後、図２３に示す構造体を切断する位置を示している。以下の製造工程の説明においては、図面上、一つの開口部を形成し、半導体チップを配置し、樹脂部、配線構造を形成し、半導体パッケージを形成していくことを示している。しかし、実際は、複数の開口部を形成し、複数の半導体チップを配置し、樹脂部、配線構造を形成した後、最後にＥ部分で切断し、複数の半導体パッケージを得る。
【００３８】
始めに、図２に示す工程では、支持体５０を準備する。
【００３９】
支持体５０は、第１の支持層５１、第２の支持層５２、第３の支持層５３が、一方の面５０ａから反対側の面５０ｂに向かって、順次積層されてなる。すなわち、支持体５０は、第１の支持層５１が面５０ａ側の最表層になるように、第１の支持層５１、第２の支持層５２、第３の支持層５３が順次積層されてなる。
【００４０】
面５０ａを上面、面５０ｂを下面とすると、支持体５０は、第３の支持層５３上に第２の支持層５２が積層されてなるとともに、第２の支持層５２上に第１の支持層５１が積層されてなる。
【００４１】
第１の支持層５１、第２の支持層５２、第３の支持層５３の材料としては、例えば銅（Ｃｕ）やその合金、ニッケル（Ｎｉ）やその合金、４２合金（ニッケルと鉄（Ｆｅ）を含む合金であって、ニッケルの重量％が４２％程度であるもの）等のＮｉ−Ｆｅ合金等の金属、アルミニウム（Ａｌ）やその合金、セラミックその他各種の材料を用いることができる。
【００４２】
第２の支持層５２は、後述する図４に示す工程で用いるエッチング液による第２の支持層５２のエッチング速度が、同一のエッチング液による第１の支持層５１のエッチング速度よりも小さいことが好ましい。すなわち、第２の支持層５２のエッチング速度に対する第１の支持層５１のエッチング速度の比である選択比が高いことが好ましい。
【００４３】
一方、第３の支持層５３は、特に限定されないが、例えば第１の支持層５１と同一の材質よりなるものであってもよい。
【００４４】
以下では、Ｃｕの金属板又は金属箔よりなる第１の支持層５１、Ｎｉの金属板又は金属箔よりなる第２の支持層５２、Ｃｕの金属板又は金属箔よりなる第３の支持層５３を積層してなる支持体５０を準備する例について説明する。
【００４５】
第１の支持層５１の厚さＴ５、第２の支持層５２の厚さＴ６、第３の支持層５３の厚さＴ７は、特に限定されないが、例えば第１の支持層５１をＣｕ層、第２の支持層５２をＮｉ層、第３の支持層５３をＣｕ層とするとき、例えばＴ５を７０μｍ、Ｔ６を１０μｍ、Ｔ７を７０μｍとすることができる。なお、第１の支持層５１の厚さＴ５と、側壁部３２の高さＴ３とは、略等しくなる。
【００４６】
また、予め、Ｃｕ／Ｎｉ／Ｃｕからなる３層の金属箔（クラッド材）を用いてもよく、あるいは、その金属箔のＣｕ部分を、電解めっきにより厚さを変えたものを用いてもよい。
【００４７】
なお、第１の実施の形態の第２の変形例において後述するように、支持体として、第１の支持層、第２の支持層のみが積層されたものであってもよい。
【００４８】
次に、図３に示す工程では、支持体５０上に、開口部５１ｘを形成するための開口部５４ｘを有するレジスト層５４を形成する。
【００４９】
具体的には、支持体５０の面５０ａ上にレジスト液を塗布してレジスト層を形成し、レジスト層を露光及び現像することにより、開口部５４ｘを有するレジスト層５４とする。なお、開口部５４ｘを有するレジスト層５４は、シート状のレジスト（ドライフィルムレジスト）のラミネートで形成しても良い。レジスト層５４の材料としては、例えばエポキシ系樹脂やイミド系樹脂等を含む感光性樹脂組成物を用いることができる。レジスト層５４の厚さは、例えば５０〜１００μｍ程度とすることができる。また、開口部５４ｘは、半導体チップ２０を搭載する領域と平面視において重複する部分に形成することができ、例えば８ｍｍ×８ｍｍの矩形形状とすることができる。
【００５０】
次いで、図４に示す工程では、開口部５４ｘの部分の第１の支持層５１をエッチングにより除去し、第１の支持層５１に開口部５１ｘを形成する。
【００５１】
開口部５４ｘの部分の例えばＣｕよりなる第１の支持層５１を、例えばアンモニア系のアルカリ性エッチング液を用いたウェットエッチングにより除去することによって、第１の支持層５１に開口部５１ｘを形成し、形成した開口部５１ｘ内に第２の支持層５２を露出させる。すなわち、開口部５１ｘの底面に第２の支持層５２を露出させる。
【００５２】
前述したように、第２の支持層５２のエッチング速度に対する第１の支持層５１のエッチング速度の比である選択比が高いことが好ましい。このとき、第２の支持層５２が露出するまではエッチングが進行し、第２の支持層５２が露出した後はエッチングが停止する。そのため、開口部５１ｘの開口深さは、第１の支持層５１の厚さＴ５に略等しくなり、開口部５１ｘの開口深さの面内ばらつきを低減することができる。
【００５３】
具体的には、第１の支持層５１をＣｕ層とし、第２の支持層５２をＮｉ層とし、エッチング液として例えば塩化アンモニウム系等のアンモニア系アルカリ性エッチング液を用いるとき、例えば、選択比が１００以上であることが好ましい。
【００５４】
このとき、図４に示すように、開口部５１ｘの内壁面は、支持体５０の面５０ａに対して垂直ではなく、傾斜している。そして、開口部５１ｘは、深さ方向に向かって開口幅が減少するようなテーパ形状を有する。これは、第１の支持層５１がエッチング液により等方的にエッチングされるためである。また、これにより、図９に示す工程で形成される側壁部３２が、半導体チップ２０の背面２０ｂ側から回路形成面２０ａ側に向かって幅が増加するようなテーパ形状を有する。
【００５５】
次いで、図５に示す工程では、レジスト層５４を除去し、電極端子３３を形成するための開口５６ｘを有するレジスト層５６を形成する。
【００５６】
始めに、レジスト層５４を、例えば水酸化ナトリウム（ＮａＯＨ）等のアルカリ性溶液を用いた剥離工程により除去する。その後、図３に示す工程と同様に、第１の支持層５１上に、電極端子３３を形成するための開口部５６ｘを有するレジスト層５６を形成する。
【００５７】
次いで、図６に示す工程では、レジスト層５６の開口部５６ｘに露出する第１の支持層５１上に、Ａｕ層、Ｐｄ層、Ｎｉ層をこの順に積層して、第１の電極層３４を形成する。次いで、電解めっきにより、第１の電極層３４上にＣｕ層を積層し、第２の電極層３５を形成する。
【００５８】
次いで、図７に示す工程では、図５に示す工程と同様に、レジスト層５６を除去し、電極端子３３を形成する。
【００５９】
次いで、図８に示す工程では、開口部５１ｘ内に露出している第２の支持層５２上に、半導体チップ２０を配置する。
【００６０】
具体的には、半導体チップ２０を、開口部５１ｘ内に露出している第２の支持層５２に背面２０ｂが接するように配置する。
【００６１】
なお、半導体チップ２０の背面２０ｂには、予め粘着層２２を形成しておいてもよい。粘着層２２の材料としては、例えばエポキシ系樹脂等の接着剤を用いることができる。粘着層２２の厚さは、例えば２０μｍ程度とすることができる。
【００６２】
このようにして開口部５１ｘ内に配置した各半導体チップ２０を加圧する。これにより、各半導体チップ２０は、開口部５１ｘ内に露出している第２の支持層５２上に、フェイスアップの状態で粘着層２２を介して固定される。
【００６３】
次いで、図９〜図１２に示す工程では、樹脂部３０を形成し、その後、第１配線層４１を形成する。
【００６４】
まず、図９に示す工程では、樹脂部３０を形成する。
【００６５】
始めに、支持体５０の面５０ａ上に、すなわち、第１の支持層５１上に、半導体チップ２０と電極端子３３を被覆するように樹脂部３０を形成する。例えば、図８に示す構造体上に、エポキシ系又はポリイミド系の樹脂フィルムを積層することによって、樹脂部３０を形成する。具体的には、半硬化状態の熱硬化性エポキシ系の樹脂フィルムを、半導体チップ２０と電極端子３３とを被覆するように支持体５０上に積層し、真空雰囲気で加熱・加圧することにより硬化させ、樹脂部３０とする。
【００６６】
前述したように、樹脂部３０は、半導体チップ２０の回路形成面２０ａを被覆する本体部３１と、半導体チップ２０の側面２０ｃを被覆する側壁部３２とを有するように、形成される。
【００６７】
本体部３１の厚さＴ２は、例えば５０μｍ（適用可能な範囲：４５〜１２０μｍ）とすることができる。また、前述したように、開口部５１ｘの開口深さは、第１の支持層５１の厚さＴ５に略等しく、開口部５１ｘの開口深さの面内ばらつきが低減されている。従って、本体部３１の配線構造４０と同一側の面３１ａの表面平坦性を向上させることができる。なお、側壁部３２の高さＴ３は、第１の支持層５１の厚さＴ５に略等しい。
【００６８】
また、前述したように、開口部５１ｘは、深さ方向に向かって開口幅が減少するようなテーパ形状を有する。従って、側壁部３２は、半導体チップ２０の背面２０ｂ側から回路形成面２０ａ側に向かって幅が増加するようなテーパ形状を有する。
【００６９】
次いで、図９に示す工程では、本体部３１に、レーザ加工法等を用いて、回路形成面２０ａの電極パッド２１が露出するように、本体部３１を貫通するビアホール３０ｘを形成する。また、同様に、レーザ加工法等を用いて、電極端子３３が露出するように、本体部３１を貫通するビアホール３０ｙを形成する。
【００７０】
次いで、図９〜図１２に示す工程では、第１配線層４１を形成する。第１配線層４１としては、例えば銅（Ｃｕ）等を用いることができる。第１配線層４１は、例えばセミアディティブ法により形成される。以下、図９〜図１２に示す工程では、セミアディティブ法による工程の例を説明する。
【００７１】
まず、図９に示す工程では、例えば無電解めっき法により、ビアホール３０ｘ、３０ｙの内壁、ビアホール３０ｘ内に露出する電極パッド２１上、ビアホール３０ｙ内に露出する電極端子３３上、及び本体部３１の面３１ａ上に、Ｃｕシード層４１ａを形成する。
【００７２】
次いで、図１０に示す工程では、Ｃｕシード層４１ａ上に第１配線層４１に対応する開口部４１ｃを備えたレジスト層４１ｂを形成する。
【００７３】
次いで、図１１に示す工程では、例えばＣｕシード層４１ａを給電層に利用した電解めっき法により、レジスト層４１ｂの開口部４１ｃにＣｕ層パターン４１ｄを形成する。
【００７４】
次いで、図１２に示す工程では、レジスト層４１ｂを除去し、その後、Ｃｕ層パターン４１ｄをマスクにしてＣｕシード層４１ａをエッチングする。これにより、本体部３１の面３１ａ上に、ビアホール３０ｘ内に露出した回路形成面２０ａの電極パッド２１、及び、ビアホール３０ｙ内に露出した電極端子３３と電気的に接続する第１配線層４１を得る。すなわち、第１配線層４１は、ビアホール３０ｘ内のビア導体と、ビアホール３０ｙ内のビア導体と、樹脂部３０上の配線パターンとを含んでいる。そして、図１２以降では、Ｃｕ層パターン４１ｄと、ビアホール３０ｘ、３０ｙの内壁に残っているＣｕシード層４１ａとを、第１配線層４１として一体で図示する。
【００７５】
なお、第１配線層４１の形成方法としては、図９〜図１２を用いて説明したセミアディティブ法の他にサブトラクティブ法などの各種の配線形成方法を用いることができる。
【００７６】
次いで、図１３に示す工程では、第１絶縁層４３を形成する。
【００７７】
第１配線層４１を被覆するように、本体部３１の面３１ａ上に第１絶縁層４３を形成する。第１絶縁層４３の材料としては、エポキシ系樹脂、ポリイミド系樹脂などの樹脂材を用いることができる。第１絶縁層４３は、例えば、半硬化状態の熱硬化性エポキシ系の樹脂フィルムを、第１配線層４１及び本体部３１の面３１ａ上に積層し、真空雰囲気で加熱・加圧することにより硬化させ形成できる。
【００７８】
次いで、図１４に示す工程では、第１絶縁層４３に、レーザ加工法等を用いて、第１配線層４１が露出するように、第１絶縁層４３を貫通する第１ビアホール４３ｘを形成する。
【００７９】
なお、第１絶縁層４３として感光性樹脂膜を用い、フォトリソグラフィによりパターニングして第１ビアホール４３ｘを形成する方法を用いてもよいし、スクリーン印刷により開口部が設けられた樹脂膜をパターニングして第１ビアホール４３ｘを形成する方法を用いてもよい。
【００８０】
次いで、図１５〜図１８に示す工程では、図９〜図１２に示す工程と同様に、第２配線層４２を形成する。第２配線層４２としては、例えば銅（Ｃｕ）等を用いることができる。第２配線層４２は、例えばセミアディティブ法により形成される。
【００８１】
始めに、図１５に示す工程では、図９に示す工程と同様に、第１ビアホール４３ｘの内壁、第１ビアホール４３ｘ内に露出する第１配線層４１上、及び第１絶縁層４３上に、Ｃｕシード層４２ａを形成する。
【００８２】
次いで、図１６に示す工程では、図１０に示す工程と同様に、Ｃｕシード層４２ａ上に第２配線層４２に対応する開口部４２ｃを備えたレジスト層４２ｂを形成する。
【００８３】
次いで、図１７に示す工程では、図１１に示す工程と同様に、例えばＣｕシード層４２ａを給電層に利用した電解めっき法により、レジスト層４２ｂの開口部４２ｃにＣｕ層パターン４２ｄを形成する。
【００８４】
次いで、図１８に示す工程では、図１２に示す工程と同様に、レジスト層４２ｂを除去し、その後、Ｃｕ層パターン４２ｄをマスクにしてＣｕシード層４２ａをエッチングする。これにより、第１絶縁層４３上に、第１ビアホール４３ｘ内に露出した第１配線層４１と電気的に接続する第２配線層４２を得る。なお、図１８以降では、Ｃｕ層パターン４２ｄと、第１ビアホール４３ｘの内壁に残っているＣｕシード層４２ａとを、第２配線層４２として一体で図示する。
【００８５】
このようにして、本体部３１の面３１ａ上に、所定のビルドアップ配線層が形成される。第１の実施の形態では、２層のビルドアップ配線層（第１配線層４１、第２配線層４２）を形成したが、ｎ層（ｎは１以上の整数）のビルドアップ配線層を形成してもよい。
【００８６】
次いで、図１９に示す工程では、ソルダーレジスト層４４を形成し、開口部４４ｘを形成する。
【００８７】
第２配線層４２を被覆するように、第１絶縁層４３上にソルダーレジストを塗布し、ソルダーレジスト層４４を形成する。次いで、ソルダーレジスト層４４を露光、現像することで開口部４４ｘを形成する。これにより、第２配線層４２の一部は、ソルダーレジスト層４４の開口部４４ｘ内に露出する。ソルダーレジスト層４４の材料としては、例えばエポキシ系樹脂やイミド系樹脂等を含む感光性樹脂組成物を用いることができる。また、ソルダーレジスト層４４の開口部４４ｘ内に露出する第２配線層４２は、マザーボード等と接続される電極パッドとして機能する。
【００８８】
なお、ソルダーレジスト層４４の開口部４４ｘ内に露出する第２配線層４２上に金属層を形成してもよい。金属層は、例えば無電解めっきにより形成することができる。金属層の例としては、Ａｕ層や、Ｎｉ層とＡｕ層をこの順番で積層したＮｉ／Ａｕ層、Ｎｉ層とＰｄ層とＡｕ層をこの順番で積層したＮｉ／Ｐｄ／Ａｕ層等を挙げることができる。又、金属層に代えて、ソルダーレジスト層４４の開口部４４ｘ内に露出する第２配線層４２上にＯＳＰ（Ｏｒｇａｎｉｃ  Ｓｏｌｄｅｒａｂｉｌｉｔｙ  Ｐｒｅｓｅｒｖａｔｉｖｅ）処理を施しても構わない。
【００８９】
次いで、図２０に示す工程では、支持体５０の第３の支持層５３を除去する。第３の支持層５３が例えばＣｕよりなるときは、例えば塩化アンモニウム系等のアンモニア系アルカリ性エッチング液等を用いたエッチングにより除去することができる。
【００９０】
次いで、図２１に示す工程では、支持体５０の第２の支持層５２を除去する。第２の支持層５２が例えばＮｉよりなるときは、例えば硫酸系、過酸化水素系等のエッチング液等を用いたエッチングにより除去することができる。
【００９１】
次いで、図２２に示す工程では、支持体５０の第１の支持層５１を除去する。第１の支持層５１が例えばＣｕよりなるときは、例えば塩化アンモニウム系等のアンモニア系アルカリ性エッチング液等を用いたエッチングにより除去することができる。
【００９２】
次いで、図２３に示す工程では、ソルダーレジスト層４４の開口部４４ｘ内に露出する第２配線層４２上にはんだボール４５を搭載するとともに、電極端子３３上にはんだバンプ３６を搭載する。
【００９３】
その後、図２３に示す構造体を、隣接する半導体チップ間の位置である例えばＥの位置で切断して個片化する。これにより、図１に示す半導体パッケージ１０が完成する。
【００９４】
［第１の実施の形態に係る半導体パッケージの構造の他の例］
第１の実施の形態に係る半導体パッケージ１０に他の半導体チップを搭載して他の例としてもよく、更に搭載した半導体チップとの間にアンダーフィル樹脂を充填して他の例としてもよい。以下、図２４及び図２５を参照し、このような第１の実施の形態に係る半導体パッケージの他の例について説明する。
【００９５】
図２４及び図２５は、第１の実施の形態に係る半導体パッケージの他の例を例示する断面図である。
【００９６】
図２４を参照するに、半導体パッケージ１０Ａは、第１の実施の形態に係る半導体パッケージ１０に加え、半導体パッケージ１０の半導体チップ２０側に搭載された、第２の半導体チップ６０を有する。すなわち、半導体パッケージ１０Ａは、半導体チップ２０と、樹脂部３０と、配線構造４０と、第２の半導体チップ６０とを有する。
【００９７】
第２の半導体チップ６０は、半導体チップ２０と同様に、例えばＳｉ基板等の半導体基板よりなる。また、第２の半導体チップ６０は、例えば配線構造４０と同一側の面６０ａに、図示しない半導体集積回路及び電極パッド６１が形成されている。なお、以降、第２の半導体チップ６０において、半導体集積回路及び電極パッド６１が形成されている面６０ａを回路形成面６０ａと称する場合がある。
【００９８】
第２の半導体チップ６０は、樹脂部３０の配線構造４０と反対側に、回路形成面６０ａが樹脂部３０と対向した状態で、搭載されている。また、第２の半導体チップ６０の電極パッド６１は、はんだバンプ３６を介し、電極端子３３と電気的に接続されている。
【００９９】
そのため、第２の半導体チップ６０の大きさ（平面視）は、半導体チップ２０の大きさ（平面視）よりも大きくすることができ、例えば１０ｍｍ×１０ｍｍ程度とすることができる。第２の半導体チップ６０の厚さは、例えば７５μｍ程度（適用可能な範囲：５０〜１２５μｍ）とすることができる。
【０１００】
なお、第２の半導体チップ６０に代えて、半導体パッケージや、キャパシタ、インダクタ等の他の電子部品を搭載しても良い。
【０１０１】
図２５を参照するに、半導体パッケージ１０Ｂは、前述した半導体パッケージ１０Ａにおいて、半導体チップ２０と第２の半導体チップ６０との間にアンダーフィル樹脂６２が充填されている。
【０１０２】
半導体パッケージ１０Ｂでは、前述したように、側壁部３２は、半導体チップ２０の背面２０ｂ側から回路形成面２０ａ側に向かって幅が増加するようなテーパ形状を有する。
【０１０３】
ここで、側壁部３２が、テーパ形状を有しておらず、半導体チップ２０の背面２０ｂ側から回路形成面２０ａ側に向かって幅が略一定である場合を比較例とする。比較例では、半導体チップ２０上に搭載した第２の半導体チップ６０と半導体チップ２０との間にアンダーフィル樹脂６２を充填する際に、側壁部３２の付近で発生した気泡が滞留し、周縁側に逃げ難い。その結果、発生した気泡がアンダーフィル樹脂６２中に巻き込まれる虞がある。
【０１０４】
一方、半導体パッケージ１０Ｂでは、側壁部３２がテーパ形状を有するため、半導体チップ２０と第２の半導体チップ６０との間にアンダーフィル樹脂６２を充填する際に、発生した気泡がアンダーフィル樹脂６２中に巻き込まれにくくなる。
【０１０５】
以上、第１の実施の形態によれば、半導体パッケージの製造工程において、第１の支持層と第２の支持層とが積層されてなる支持体の第１の支持層に開口部を形成し、形成した開口部内に第２の支持層を露出させる。これにより、薄型化可能であるとともに、半導体チップを被覆するように形成される樹脂部の表面平坦性に優れた半導体パッケージが得られる。
【０１０６】
〈第１の実施の形態の第１の変形例〉
第１の実施の形態の第１の変形例では、本体部の配線構造と接する面と反対側の面上に、枠状部が形成されている例を示す。第１の実施の形態の第１の変形例において、第１の実施の形態と共通する部分についてはその説明を省略し、第１の実施の形態と異なる部分を中心に説明する。
【０１０７】
［第１の実施の形態の第１の変形例に係る半導体パッケージの構造］
図２６は、第１の実施の形態の第１の変形例に係る半導体パッケージを例示する断面図である。図２６を参照するに、半導体パッケージ１０Ｃは、本体部３１の配線構造４０と接する面３１ａと反対側の面３１ｂ上に、枠状部５０Ａが形成されている点が、図２５に示す半導体パッケージ１０Ｂと異なる。以下、半導体パッケージ１０Ｃについて、半導体パッケージ１０Ｂと同一構造部分については説明を省略し、半導体パッケージ１０Ｂと異なる部分を中心に説明をする。
【０１０８】
第１の実施の形態の第１の変形例に係る半導体パッケージ１０Ｃの半導体チップ２０、樹脂部３０、配線構造４０、第２の半導体チップ６０は、それぞれ第１の実施の形態に係る半導体パッケージの他の例である半導体パッケージ１０Ｂの半導体チップ２０、樹脂部３０、配線構造４０、第２の半導体チップ６０と同一であり、説明を省略する。
【０１０９】
枠状部５０Ａは、例えば、本体部３１の面３１ｂ上であって、周縁側に、半導体チップ２０及び電極端子３３を囲むように形成されている。
【０１１０】
枠状部５０Ａは、後述する半導体パッケージの製造工程において、アンダーフィル樹脂を充填する際に、アンダーフィル樹脂が周縁側に流れ出すのを防止するためのものである。
【０１１１】
枠状部５０Ａは、後述する半導体パッケージの製造工程において、半導体チップ２０を支持する支持体５０の一部が残ったものであってもよい。これにより、支持体５０をアンダーフィル樹脂の流れ出しを防止するために利用することができる。
【０１１２】
［第１の実施の形態の第１の変形例に係る半導体パッケージの製造方法］
第１の実施の形態の第１の変形例に係る半導体パッケージの製造方法は、図２０〜図２３を除き、図２〜図２３を用いて説明した第１の実施の形態に係る半導体パッケージの製造方法と同様であり、同様の工程についての説明を省略する。
【０１１３】
第１の実施の形態の第１の変形例では、図１９に示す工程の後、図２０〜図２３に示す工程に代え、図２７〜図３０に示す工程を行う。
【０１１４】
図２７〜図３０は、第１の実施の形態の第１の変形例に係る半導体パッケージの製造工程を例示する断面図である。図２７〜図３０において、図２６と同一部分については、同一符号を付し、その説明は省略する場合がある。また、図２７〜図３０におけるＥは、図３０に示す工程の後、図３０に示す構造体を切断する位置を示している。また、図２７では、図２６と上下反転して表示されている。
【０１１５】
図２７に示す工程では、本体部３１の面３１ｂ上に半導体チップ２０及び電極端子３３を囲む枠状部５０Ａが残るように、第３の支持層５３、第２の支持層５２、第１の支持層５１を除去する。
【０１１６】
例えば図３に示す工程と同様に、支持体５０の面５０ｂ上に、枠状部５０Ａを形成するための開口部を有するレジスト層を形成する。そして、図２０〜図２２に示す工程と同様の工程を行い、開口部内で第３の支持層５３、第２の支持層５２、第１の支持層５１を順次除去することによって、枠状部５０Ａを形成する。
【０１１７】
次いで、図２８に示す工程では、図２３に示す工程と同様に、はんだボール４５を搭載するとともに、はんだバンプ３６を搭載する。
【０１１８】
次いで、図２９に示す工程では、樹脂部３０の配線構造４０と反対側に、回路形成面６０ａが樹脂部３０と対向した状態で、第２の半導体チップ６０を搭載する。このとき、第２の半導体チップ６０は、電極パッド６１が、電極端子３３と平面視で重なるような位置に搭載される。そして、第２の半導体チップ６０が搭載された状態で熱処理を行って、電極パッド６１を、はんだバンプ３６を介し、電極端子３３と電気的に接続する。
【０１１９】
次いで、図３０に示す工程では、半導体チップ２０と第２の半導体チップ６０との間にアンダーフィル樹脂６２を充填する。本体部３１の面３１ｂ上に、半導体チップ２０及び電極端子３３を囲む枠状部５０Ａが形成されているため、アンダーフィル樹脂６２が周縁側に流れ出すことを防止できる。また、枠状部５０Ａの開口寸法を調節することにより、充填するアンダーフィル樹脂６２の量を所定量に制御することができる。
【０１２０】
第１の実施の形態の第１の変形例でも、半導体パッケージの製造工程において、第１の支持層と第２の支持層とが積層されてなる支持体の第１の支持層に開口部を形成し、形成した開口部内に第２の支持層を露出させる。これにより、薄型化可能であるとともに、半導体チップを被覆するように形成される樹脂部の表面平坦性に優れた半導体パッケージが得られる。
【０１２１】
〈第１の実施の形態の第２の変形例〉
第１の実施の形態の第２の変形例では、支持体が第１の支持層と第２の支持層のみからなる例を示す。第１の実施の形態の第２の変形例において、第１の実施の形態と共通する部分についてはその説明を省略し、第１の実施の形態と異なる部分を中心に説明する。
【０１２２】
第１の実施の形態の第２の変形例に係る半導体パッケージは、第１の実施の形態に係る半導体パッケージと同一であり、説明を省略する。
【０１２３】
［第１の実施の形態の第２の変形例に係る半導体パッケージの製造方法］
図３１〜図３４は、第１の実施の形態の第２の変形例に係る半導体パッケージの製造工程を例示する断面図である。図３１〜図３４において、図１と同一部分については、同一符号を付し、その説明は省略する場合がある。また、図３１〜図３４におけるＥは、図３４に示す工程の後、図３４に示す構造体を切断する位置を示している。また、図３１〜図３４では、図１と上下反転して表示されている。
【０１２４】
第１の実施の形態の第２の変形例に係る半導体パッケージの製造方法は、支持体が第３の支持層を有していない点を除き、図２〜図２３を用いて説明した第１の実施の形態に係る半導体パッケージの製造方法と同様である。従って、以下において、図２〜図２３に示す工程と共通する部分についての説明を省略する場合がある。
【０１２５】
始めに、図３１に示す工程では、図２に示す工程と同様に、支持体５０Ｂを準備する。
【０１２６】
ただし、第１の実施の形態の第２の変形例では、支持体５０Ｂは、第１の支持層５１、第２の支持層５２が、積層されてなる。
【０１２７】
面５０ａを上面とすると、支持体５０Ｂは、第２の支持層５２上に第１の支持層５１が積層されてなる。
【０１２８】
第１の実施の形態と同様に、第２の支持層５２のエッチング速度に対する第１の支持層５１のエッチング速度の比である選択比が高いことが好ましい。従って、以下では、Ｃｕの金属板又は金属箔よりなる第１の支持層５１、Ｎｉの金属板又は金属箔よりなる第２の支持層５２が積層されてなる支持体５０Ｂを準備する例について説明する。
【０１２９】
次いで、図３２に示す工程では、図３、図４に示す工程と同様に、第１の支持層５１に開口部５１ｘを形成し、形成した開口部５１ｘ内に第２の支持層５２を露出させる。そして、図５〜図７に示す工程と同様に、第１の支持層５１上に電極端子３３を形成する。
【０１３０】
次いで、図３３に示す工程では、図８に示す工程と同様に、開口部５１ｘ内に半導体チップ２０を配置する。
【０１３１】
次いで、図３４に示す工程では、図９〜図１９に示す工程と同様に、樹脂部３０、第１配線層４１、第１絶縁層４３、第２配線層４２、ソルダーレジスト層４４を順次形成する。なお、図３４に示す工程を行って得られた構造体は、図２０に示す工程を行って得られた構造体と同一構造である。
【０１３２】
その後、図２１、図２２に示す工程と同様の工程を行って、支持体５０Ｂの第２の支持層５２、第１の支持層５１を除去する。そして、図２３に示す工程と同様の工程を行って、はんだボール４５を搭載するとともに、はんだバンプ３６を搭載する。更に、図２３に示す構造体を例えばＥの位置で切断して個片化する。これにより、図１に示す半導体パッケージ１０が完成する。
【０１３３】
〈第２の実施の形態〉
第２の実施の形態では、支持体の第１の支持層が残されている例を示す。第２の実施の形態において、第１の実施の形態と共通する部分についてはその説明を省略し、第１の実施の形態と異なる部分を中心に説明する。
【０１３４】
［第２の実施の形態に係る半導体パッケージの構造］
図３５は、第２の実施の形態に係る半導体パッケージを例示する断面図である。図３５を参照するに、半導体パッケージ１０Ｄは、本体部３１の面３１ｂ上に、支持体５０の第１の支持層５１が残されている点が、図１に示す半導体パッケージ１０と異なる。以下、半導体パッケージ１０Ｄについて、半導体パッケージ１０と同一構造部分については説明を省略し、半導体パッケージ１０と異なる部分を中心に説明をする。
【０１３５】
半導体パッケージ１０Ｄは、電極端子３３、ビアホール３０ｙが形成されていない点、及び、第１の支持層５１を有する点を除いて、半導体パッケージ１０と同一構造である。
【０１３６】
樹脂部３０は、本体部３１と、側壁部３２とを有する。側壁部３２は、半導体パッケージ１０の側壁部３２と同一構造である。本体部３１は、面３１ｂに電極端子３３、ビアホール３０ｙが形成されていない点を除いて、半導体パッケージ１０の本体部３１と同一構造である。
【０１３７】
第１の支持層５１は、本体部３１の面３１ｂに、側壁部３２に接するように形成されている。第１の支持層５１は、後述する半導体パッケージの製造工程において、支持体５０の第１の支持層５１が除去されず、残ったものである。従って、第１の支持層５１の本体部３１に接する面と反対側の面５１ｂと、半導体チップ２０の背面２０ｂとは、同一面を形成する。
【０１３８】
なお、第２の実施の形態でも、第１の実施の形態の第２の変形例と同様に、支持体として、第１の支持層、第２の支持層のみが積層されたものであってもよい。
【０１３９】
第２の実施の形態では、本体部の配線構造と反対側の面上に、支持体として第１の支持層を側壁部に接するように設ける。従って、半導体チップの周囲の領域で、樹脂部を薄型化できるとともに、半導体パッケージを補強することができる。
【０１４０】
［第２の実施の形態に係る半導体パッケージの製造方法］
図３６〜図３９は、第２の実施の形態に係る半導体パッケージの製造工程を例示する断面図である。図３６〜図３９において、図３５と同一部分については、同一符号を付し、その説明は省略する場合がある。また、図３６〜図３９におけるＥは、図３９に示す工程の後、図３９に示す構造体を切断する位置を示している。また、図３６〜図３９では、図３５と上下反転して表示されている。
【０１４１】
第２の実施の形態に係る半導体パッケージの製造方法は、電極端子３３、ビアホール３０ｙを形成しない点、及び、第１の支持層５１を残す点を除き、図２〜図２３を用いて説明した第１の実施の形態に係る半導体パッケージの製造方法と同様である。従って、以下において、図２〜図２３に示す工程と共通する部分についての説明を省略する場合がある。
【０１４２】
始めに、図３６に示す工程では、図２〜図８に示す工程と同様に、支持体５０を準備し、準備した支持体５０の第１の支持層５１に開口部５１ｘを形成し、形成した開口部５１ｘ内に半導体チップ２０を配置する。ただし、図３６に示す工程では、図２〜図８に示す工程のうち、図５〜図７に示す工程を行わない。従って、支持体５０上に電極端子３３を形成しない。
【０１４３】
第２の実施の形態の製造工程では、第１の実施の形態と同様に、例えばＣｕの金属箔よりなる第１の支持層５１、例えばＮｉの金属箔よりなる第２の支持層５２、例えばＣｕの金属箔よりなる第３の支持層５３よりなる支持体５０を用いることができる。
【０１４４】
次いで、図３７に示す工程では、図９〜図１９に示す工程と同様に、樹脂部３０、第１配線層４１、第１絶縁層４３、第２配線層４２、ソルダーレジスト層４４を順次形成する。ただし、図９に示す工程と同様の工程では、ビアホール３０ｘを形成するものの、ビアホール３０ｙを形成しない。
【０１４５】
次いで、図３８に示す工程では、図２０、図２１に示す工程と同様の工程を行って、支持体５０の第３の支持層５３、第２の支持層５２を除去する。
【０１４６】
次いで、図３９に示す工程では、図２３に示す工程と同様の工程を行って、はんだボール４５を搭載する。更に、図３９に示す構造体を例えばＥの位置で切断して個片化する。これにより、図３５に示す半導体パッケージ１０Ｄが完成する。
【０１４７】
第２の実施の形態でも、半導体パッケージの製造工程において、第１の支持層と第２の支持層とが積層されてなる支持体の第１の支持層に開口部を形成し、形成した開口部内に第２の支持層を露出させる。これにより、薄型化可能であるとともに、半導体チップを被覆するように形成される樹脂部の表面平坦性に優れた半導体パッケージが得られる。
【０１４８】
〈第３の実施の形態〉
第３の実施の形態では、支持体が全て残されている例を示す。第３の実施の形態において、第２の実施の形態と共通する部分についてはその説明を省略し、第２の実施の形態と異なる部分を中心に説明する。
【０１４９】
［第３の実施の形態に係る半導体パッケージの構造］
図４０は、第３の実施の形態に係る半導体パッケージを例示する断面図である。図４０を参照するに、半導体パッケージ１０Ｅは、本体部３１の面３１ｂ上に、第２の支持層５２、第３の支持層５３も残されている点が、図３５に示す半導体パッケージ１０Ｄと異なる。以下、半導体パッケージ１０Ｅについて、半導体パッケージ１０Ｄと同一構造部分については説明を省略し、半導体パッケージ１０Ｄと異なる部分を中心に説明をする。
【０１５０】
半導体パッケージ１０Ｅは、第２の支持層５２及び第３の支持層５３を有する点を除いて、半導体パッケージ１０Ｄと同一構造である。
【０１５１】
第２の支持層５２及び第３の支持層５３は、第１の支持層５１の本体部３１と反対側の面５１ｂ上と、半導体チップ２０の背面２０ｂ上とに、第２の支持層５２、第３の支持層５３の順に形成されている。第２の支持層５２、第３の支持層５３は、後述する半導体パッケージの製造工程において、それぞれ支持体５０の第２の支持層５２、第３の支持層５３が除去されず、残ったものである。
【０１５２】
第２の実施の形態に係る半導体パッケージ１０Ｄと同様に、Ｃｕの金属箔よりなる第１の支持層５１、Ｎｉの金属箔よりなる第２の支持層５２、Ｃｕの金属箔よりなる第３の支持層５３が積層されてなる支持体５０を用いることができる。
【０１５３】
なお、第３の実施の形態でも、第１の実施の形態の第２の変形例と同様に、支持体として、第１の支持層、第２の支持層のみが積層されたものであってもよい。
【０１５４】
第３の実施の形態では、第１の支持層の本体部と反対側の面上と、半導体チップの背面上とに、第２の支持層、第３の支持層を設ける。従って、半導体チップの周囲の領域で、樹脂部を薄型化できるとともに、半導体パッケージを更に補強することができる。
【０１５５】
例えば、第１の支持層５１、第２の支持層５２、第３の支持層５３をめっきにより形成する場合、製造に要する時間が長くなる虞があるとともに、各層の厚さの面内ばらつきが増加する虞がある。
【０１５６】
一方、第３の実施の形態では、Ｃｕの金属箔よりなる第１の支持層５１、Ｎｉの金属箔よりなる第２の支持層５２、Ｃｕの金属箔よりなる第３の支持層５３よりなる支持体５０を準備する。Ｃｕの金属箔及びＮｉの金属箔は、例えば圧延加工により、短時間で均一な厚さの層を容易に形成することができる。従って、半導体パッケージの製造時間を短縮できるとともに、樹脂部の表面平坦性を向上させることができる。
【０１５７】
［第３の実施の形態に係る半導体パッケージの製造方法］
第３の実施の形態に係る半導体パッケージの製造方法は、図３８、図３９を除き、図３６〜図３９を用いて説明した第２の実施の形態に係る半導体パッケージの製造方法と同様であり、同様の工程についての説明を省略する。
【０１５８】
第３の実施の形態では、図３７に示す工程の後、図３８、図３９に示す工程に代え、図４１に示す工程を行う。
【０１５９】
図４１は、第３の実施の形態に係る半導体パッケージの製造工程を例示する断面図である。図４１において、図４０と同一部分については、同一符号を付し、その説明は省略する場合がある。また、図４１におけるＥは、図４１に示す工程の後、図４１に示す構造体を切断する位置を示している。また、図４１では、図４０と上下反転して表示されている。
【０１６０】
図４１に示す工程では、図２３に示す工程と同様の工程を行って、はんだボール４５を搭載する。更に、図４１に示す構造体を例えばＥの位置で切断して個片化する。これにより、図４０に示す半導体パッケージ１０Ｅが完成する。
【０１６１】
〈第４の実施の形態〉
第４の実施の形態では、第１の実施の形態に係る半導体パッケージ（図１参照）の他の製造方法の例を示す。第４の実施の形態において、第１の実施の形態と共通する部分についてはその説明を省略し、第１の実施の形態と異なる部分を中心に説明する。
【０１６２】
図４２〜図４５は、第１の実施の形態に係る半導体パッケージの他の製造工程を例示する断面図である。図４２〜図４５において、図１と同一部分については、同一符号を付し、その説明は省略する場合がある。また、図４２〜図４５におけるＥは、図４５に示す工程の後、更に図２２及び図２３と同様の工程を実施し、その後、図２３に相当する構造体を切断する位置を示している。また、図４２〜図４５では、図１と上下反転して表示されている。
【０１６３】
第４の実施の形態に係る半導体パッケージの製造方法は、支持体５０が支持体７０に置換された点、支持体７０の第２の支持層７２を除去する方法が異なる点を除き、図２〜図２３を用いて説明した第１の実施の形態に係る半導体パッケージの製造方法と同様である。従って、以下において、図２〜図２３に示す工程と共通する部分についての説明を省略する場合がある。
【０１６４】
始めに、図４２に示す工程では、支持体７０を準備する。
【０１６５】
支持体７０は、第１の支持層７１、第２の支持層７２、第３の支持層７３が、一方の面７０ａから反対側の面７０ｂに向かって、順次積層されてなる。すなわち、支持体７０は、第１の支持層７１が面７０ａ側の最表層になるように、第１の支持層７１、第２の支持層７２、第３の支持層７３が順次積層されてなる。
【０１６６】
面７０ａを上面、面７０ｂを下面とすると、支持体７０は、第３の支持層７３上に第２の支持層７２が積層されてなるとともに、第２の支持層７２上に第１の支持層７１が積層されてなる。
【０１６７】
第１の支持層７１の材料としては、例えば銅（Ｃｕ）やその合金等の各種の金属を用いることができる。第２の支持層７２の材料としては、例えばエポキシ系樹脂等の各種の樹脂材料を用いることができる。第３の支持層７３の材料としては、例えば銅（Ｃｕ）やその合金等の各種の金属を用いることができる。但し、第３の支持層７３の材料は、必ずしも第１の支持層７１と同一の材質でなくてもよい。
【０１６８】
第１の支持層７１の厚さＴ５、第２の支持層７２の厚さＴ６、第３の支持層７３の厚さＴ７は、特に限定されないが、Ｔ５を７０μｍ、Ｔ６を３０μｍ、Ｔ７を７０μｍとすることができる。
【０１６９】
支持体７０の作製方法の一例を以下に示す。まず、例えば、銅箔からなる第３の支持層７３上に、第２の支持層７２となるＢステージ状態（半硬化状態）のフィルム状エポキシ系樹脂をラミネートする。フィルム状エポキシ系樹脂としては、例えば、熱硬化性樹脂を用いることができる。そして、フィルム状エポキシ系樹脂上に銅箔からなる第１の支持層７１を積層する。そして、フィルム状エポキシ系樹脂を加熱しながら第１の支持層７１を第３の支持層７３側に押圧してフィルム状エポキシ系樹脂を硬化させる。硬化したフィルム状エポキシ系樹脂が第２の支持層７２となる。
【０１７０】
次いで、図３と同様な工程を実施後、図４３に示す工程では、開口部５４ｘの部分の第１の支持層７１をエッチングにより除去し、第１の支持層７１に開口部７１ｘを形成する。
【０１７１】
開口部５４ｘの部分の例えばＣｕよりなる第１の支持層７１を、例えばアンモニア系のアルカリ性エッチング液を用いたエッチングにより除去することによって、第１の支持層７１に開口部７１ｘを形成し、形成した開口部７１ｘ内に第２の支持層７２を露出させる。すなわち、開口部７１ｘの底面に第２の支持層７２を露出させる。この際、樹脂材料からなる第２の支持層７２がエッチングストッパ層となるため、第１の支持層７１のみが除去される。そのため、開口部７１ｘの開口深さは、第１の支持層７１の厚さＴ５に略等しくなり、開口部７１ｘの開口深さの面内ばらつきを低減することができる。
【０１７２】
次いで、図５〜図１９と同様な工程を実施後、図４４に示す工程では、支持体７０の第３の支持層７３を除去する。第３の支持層７３が例えばＣｕよりなるときは、例えば塩化アンモニウム系等のアンモニア系アルカリ性エッチング液等を用いたエッチングにより除去することができる。
【０１７３】
この際、樹脂材料からなる第２の支持層７２がエッチングストッパ層となるため、第３の支持層７３のみが除去される。但し、第２配線層４２がＣｕである場合には、第２配線層４２をマスクする必要がある。この工程により、樹脂材料からなる第２の支持層７２が最表層に露出する。
【０１７４】
次いで、図４５に示す工程では、図４４に示す支持体７０の第２の支持層７２を除去する。第２の支持層７２は、例えば、機械的な研磨や研削、或いはウェットブラスト等の各種ブラスト処理等により除去することができる。
【０１７５】
次いで、図４５に示す工程の後、図２２及び図２３と同様の工程を実施し、その後、図２３に相当する構造体を例えばＥの位置で切断して個片化する。これにより、図１に示す半導体パッケージ１０が完成する。
【０１７６】
このように、金属材料が積層された構造の支持体に代えて、樹脂材料を介して金属材料が積層された構造の支持体を用いてもよい。
【０１７７】
なお、第４の実施の形態に関し、第１の実施の形態の第１の変形例、第１の実施の形態の第２の変形例、第２の実施の形態、第３の実施の形態のように変形をすることが可能である。この際、第１の実施の形態の第２の変形例のように変形する場合には、第２の支持層７２の厚さを第４の実施の形態の場合よりも厚くしてもよい。
【０１７８】
以上、好ましい実施の形態について詳説したが、上述した実施の形態に制限されることはなく、特許請求の範囲に記載された範囲を逸脱することなく、上述した実施の形態に種々の変形及び置換を加えることができる。
【符号の説明】
【０１７９】
１０、１０Ａ〜１０Ｅ  半導体パッケージ
２０、６０  半導体チップ
２０ａ、２０ｂ、２０ｃ、３１ａ、３１ｂ、５０ａ、５０ｂ、５１ｂ、６０ａ、７０ａ、７０ｂ  面
３０  樹脂部
３１  本体部
３２  側壁部
３３  電極端子
４０  配線構造
４１、４２  配線層
４３  絶縁層
４４  ソルダーレジスト層
５０、５０Ｂ、７０  支持体
５０Ａ  枠状部
５１〜５３、７１〜７３  支持層
５１ｘ、７１ｘ  開口部
【図１】
2012146963.tif 000003
【図２】
2012146963.tif 000004
【図３】
2012146963.tif 000005
【図４】
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【図５】
2012146963.tif 000007
【図６】
2012146963.tif 000008
【図７】
2012146963.tif 000009
【図８】
2012146963.tif 000010
【図９】
2012146963.tif 000011
【図１１】
2012146963.tif 000012
【図１２】
2012146963.tif 000013
【図１３】
2012146963.tif 000014
【図１４】
2012146963.tif 000015
【図１５】
2012146963.tif 000016
【図１６】
2012146963.tif 000017
【図１７】
2012146963.tif 000018
【図１８】
2012146963.tif 000019
【図１９】
2012146963.tif 000020
【図２０】
2012146963.tif 000021
【図２１】
2012146963.tif 000022
【図２２】
2012146963.tif 000023
【図２３】
2012146963.tif 000024
【図２４】
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【図２５】
2012146963.tif 000026
【図２６】
2012146963.tif 000027
【図２７】
2012146963.tif 000028
【図２８】
2012146963.tif 000029
【図２９】
2012146963.tif 000030
【図３０】
2012146963.tif 000031
【図３１】
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【図３２】
2012146963.tif 000033
【図３３】
2012146963.tif 000034
【図３４】
2012146963.tif 000035
【図３５】
2012146963.tif 000036
【図３６】
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【図３７】
2012146963.tif 000038
【図３８】
2012146963.tif 000039
【図３９】
2012146963.tif 000040
【図４０】
2012146963.tif 000041
【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図１０】
2012146963.tif 000047