(57)【要約】【課題】  正極出力と負極出力との差分値に基づく良否判定にかかる時間を短縮して、被試験デバイスの階調テストに要する時間を短縮する半導体試験装置を提供する。【解決手段】  本発明の代表的な構成は、ＦＰＤドライバ１０２の階調テストを行う半導体試験装置１００において、ＦＰＤドライバ１０２のピンから出力される正極出力または負極出力をＡ／Ｄ変換するＡ／Ｄ変換器１１２ａ〜１１２ｎと、Ａ／Ｄ変換された正極出力または負極出力の一方を記憶しておくメモリ１１８と、メモリ１１８に記憶された正極出力または負極出力の一方を出力したものと同じピンについて、Ａ／Ｄ変換された負極出力または正極出力の他方の入力を受けて、正極出力と負極出力との差分値を逐次演算する差分演算回路１１４と、を有することを特徴とする。【選択図】図１
2012127854.tif 000002
【特許請求の範囲】
【請求項１】
被試験デバイスの階調テストを行う半導体試験装置において、
前記被試験デバイスのピンから出力される正極出力または負極出力をＡ／Ｄ変換するＡ／Ｄ変換器と、
Ａ／Ｄ変換された前記正極出力または負極出力の一方を記憶しておくメモリと、
前記メモリに記憶された前記正極出力または負極出力の一方を出力したものと同じピンについて、Ａ／Ｄ変換された負極出力または正極出力の他方の入力を受けて、正極出力と負極出力との差分値を逐次演算する差分演算回路と、
を有することを特徴とする半導体試験装置。
【請求項２】
前記正極出力、前記負極出力、および該正極出力と該負極出力との差分値について、少なくとも最大値および最小値を求める演算回路をさらに有することを特徴とする請求項１に記載の半導体試験装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＦＰＤ（Flat Panel Display）ドライバなどの被試験デバイス（DUT: Device Under Test）の階調テストを行う半導体試験装置に関する。
【背景技術】
【０００２】
ＦＰＤ（液晶ディスプレイ、プラズマディスプレイ）等の表示品質を確保するために、これを駆動するＦＰＤドライバ等の一部の被試験デバイスでは、所定の階調テストが実施されている。かかる階調テストでは、一般に、被試験デバイスの各ピンから出力される正極出力（正極電圧）、負極出力（負極電圧）、これらの差分値のそれぞれにおいて、最大値、最小値、総和を演算して良否の判定を行う。
【０００３】
特許文献１には、上記階調テストを実施する半導体試験装置について記載されている。特許文献１の段落００４７、００４８に記載されているように、従来、各ピンの正極出力と負極出力との差分値に基づく良否判定では、正極出力と負極出力とがそれぞれメモリに保存された後に、これらをメモリから読み出して演算を行っていた。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１０−１５６６２８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
半導体試験装置では、製品として出荷する膨大な数の被試験デバイスを試験（階調テスト）する必要があるため、被試験デバイスを次々と入れ替えながら継続的に試験を行っていて、さらなる高速化（試験時間の短縮）が要求されている。被試験デバイスの試験にかかる時間というのは、純粋な被試験デバイスの電気的な試験にかかる時間のみではなく、その後の演算処理も含めた全体的な時間がプロセスタイムとなる。したがって、半導体試験装置の高速化を図るためには、半導体試験装置や被試験デバイスの駆動速度の高速化ばかりではなく、その他の処理時間の短縮を図ることが重要である。
【０００６】
しかしながら、上記特許文献１に代表される従来技術では、正極出力と負極出力との差分値に基づく良否判定を実行する際に、正極出力と負極出力とがメモリに保存された後にこれらを読み出して演算を行うため、時間がかかりがちであり、高速化を阻む要因となっていた。
【０００７】
本発明は、このような課題に鑑みてなされたものであり、正極出力と負極出力との差分値に基づく良否判定にかかる時間を短縮して、被試験デバイスの階調テストに要する時間を短縮する半導体試験装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記課題を解決するために本発明の代表的な構成は、被試験デバイスの階調テストを行う半導体試験装置において、被試験デバイスのピンから出力される正極出力または負極出力をＡ／Ｄ変換するＡ／Ｄ変換器と、Ａ／Ｄ変換された正極出力または負極出力の一方を記憶しておくメモリと、メモリに記憶された正極出力または負極出力の一方を出力したものと同じピンについて、Ａ／Ｄ変換された負極出力または正極出力の他方の入力を受けて、正極出力と負極出力との差分値を逐次演算する差分演算回路と、を有することを特徴とする。
【０００９】
かかる構成では、メモリに正極出力または負極出力の一方が記憶された状態において、差分演算回路へ負極出力または正極出力の他方が入力されると、その入力と同時に、正極出力と負極出力との差分値が求められる。そのため、正極出力と負極出力との差分値に基づく良否判定にかかる時間を短縮することができ、被試験デバイスの階調テストに要する時間を短縮できる。
【００１０】
上記正極出力、上記負極出力、およびこの正極出力とこの負極出力との差分値について、少なくとも最大値および最小値を求める演算回路をさらに有するとよい。これにより、被試験デバイスの良否の判定を好適に実施することができる。
【発明の効果】
【００１１】
本発明によれば、正極出力と負極出力との差分値に基づく良否判定にかかる時間を短縮して、被試験デバイスの階調テストに要する時間を短縮する半導体試験装置を提供可能である。
【図面の簡単な説明】
【００１２】
【図１】本実施形態にかかる半導体試験装置の概略構成を示す機能ブロック図である。
【図２】図１に示す半導体試験装置において、正極電圧と負極電圧との差分値に基づき良否の判定を行う際にかかる時間を示した図である。
【図３】比較例としての半導体試験装置の概略構成を示す機能ブロック図である。
【図４】図３に示す半導体試験装置において、正極電圧と負極電圧との差分値に基づき良否の判定を行う際にかかる時間を示した図である。
【発明を実施するための形態】
【００１３】
以下に添付図面を参照しながら、本発明の好適な実施形態について詳細に説明する。かかる実施形態に示す寸法、材料、その他具体的な数値等は、発明の理解を容易とするための例示に過ぎず、特に断る場合を除き、本発明を限定するものではない。なお、本明細書および図面において、実質的に同一の機能、構成を有する要素については、同一の符号を付することにより重複説明を省略し、また、本発明に直接関係のない要素は図示を省略する。
【００１４】
図１は、本実施形態にかかる半導体試験装置１００の概略構成を示す機能ブロック図である。図１に示すように、半導体試験装置１００は、被試験デバイス（DUT: Device Under Test）としてのＦＰＤドライバ１０２の階調テストを行う。半導体試験装置１００は、複数枚のＬＣＤカード１１０ａ〜１１０ｎ、プリント基板１２０、テストシステムコントローラ（TSC: Test System Controller）１２６を含んで構成される。
【００１５】
ＦＰＤドライバ１０２は、複数のピン（例えば３８４〜７６８本のピン）を備え、各ピンからＦＰＤ（液晶ディスプレイ、プラズマディスプレイ）を制御する多段階の電圧を出力する。例えば、２５６階調の場合には各ピンより２５６段階で電圧が出力され、１０２４階調の場合には各ピンより１０２４段階で電圧が出力される。また、各ピンはＦＰＤの画面が焼きつかないように、正極電圧（正極出力）と負極電圧（負極出力）とを交互に出力する。
【００１６】
ＦＰＤドライバ１０２の各ピンには、ＬＣＤカード１１０ａ〜１１０ｎの各ピンが接続される。ＬＣＤカード１１０ａ〜１１０ｎは、１枚でＦＰＤドライバ１０２の一定数のピン（例えば４８本のピン）に接続可能である。ここでは、１つのＦＰＤドライバ１０２に対して、複数枚のＬＣＤカード１１０ａ〜１１０ｎ（例えば２８枚のＬＣＤカード）が設けられる。
【００１７】
ＬＣＤカード１１０ａ〜１１０ｎは、それぞれ同じ構成であるため、以下ではＬＣＤカード１１０ａを挙げて説明する。ＬＣＤカード１１０ａは、Ａ／Ｄ変換器１１２ａ〜１１２ｎ、差分演算回路１１４、第１の演算回路１１６、メモリ１１８を有する。
【００１８】
Ａ／Ｄ変換器１１２ａ〜１１２ｎは、ＦＰＤドライバ１０２の各ピンからの正極電圧または負極電圧をＡ／Ｄ変換する。Ａ／Ｄ変換器１１２ａ〜１１２ｎにてＡ／Ｄ変換された正極電圧または負極電圧は、それぞれ、後段に備えられた差分演算回路１１４、第１の演算回路１１６へと入力される。
【００１９】
第１の演算回路１１６は、Ａ／Ｄ変換器１１２ａ〜１１２ｎにてＡ／Ｄ変換された正極電圧の最大値、最小値、総和を求め、プリント基板１２０の第２の演算回路１２２へと出力する。また、第１の演算回路１１６は、Ａ／Ｄ変換器１１２ａ〜１１２ｎにてＡ／Ｄ変換された負極電圧の最大値、最小値、総和を求め、プリント基板１２０の第２の演算回路１２２へと出力する。すなわち、第１の演算回路１１６は、ＬＣＤカード１１０ａが接続されたＦＰＤドライバ１０２の各ピンの正極電圧、負極電圧それぞれの最大値、最小値、総和を求め、プリント基板１２０の第２の演算回路１２２へと出力する。
【００２０】
メモリ１１８には、Ａ／Ｄ変換器１１２ａ〜１１２ｎにてＡ／Ｄ変換された正極電圧または負極電圧が、差分演算回路１１４、第１の演算回路１１６を通過して入力される。メモリ１１８はＲＡＭやＲＯＭで構成され、これらの正極電圧または負極電圧を記憶する。メモリ１１８に記憶された正極電圧または負極電圧は、差分演算回路１１４へと入力される。
【００２１】
差分演算回路１１４は、メモリ１１８に記憶された正極電圧または負極電圧の一方を出力したものと同じピンについて、Ａ／Ｄ変換された負極電圧または正極電圧の他方の入力を受けて、これらの差分値を逐次演算する。具体的には、ＦＰＤドライバ１０２のあるピンの正極電圧がメモリ１１８に記憶されており、このピンの負極電圧が差分演算回路１１４に入力されると、差分演算回路１１４はこれらの差分値を演算する。
【００２２】
差分演算回路１１４により演算された各ピンの正極電圧と負極電圧との差分値は、第１の演算回路１１６へと入力される。第１の演算回路１１６は、これらの差分値に対しても、最大値、最小値、総和を求め、プリント基板１２０の第２の演算回路１２２へと出力する。
【００２３】
上述した構成により、プリント基板１２０の第２の演算回路１２２には、ＬＣＤカード１１０ａが接続したＦＰＤドライバ１０２の各ピンの正極電圧、負極電圧、正極電圧と負極電圧との差分値のそれぞれにおける、最大値、最小値、総和が入力される。プリント基板１２０は、第２の演算回路１２２、デジタルコンパレータ１２４を有する。
【００２４】
上記では、１枚のＬＣＤカード１１０ａを挙げて説明したが、実際には半導体試験装置１００には、複数枚のＬＣＤカード１１０ａ〜１１０ｎが搭載される。第２の演算回路１２２には、複数枚のＬＣＤカード１１０ａ〜１１０ｎが出力した正極電圧、負極電圧、正極電圧と負極電圧との差分値それぞれの最大値、最小値、総和が入力される。
【００２５】
第２の演算回路１２２は、上記入力を受けて、複数枚のＬＣＤカード１１０ａ〜１１０ｎ全体での、正極電圧、負極電圧、正極電圧と負極電圧との差分値それぞれの最大値、最小値、総和を求める。換言すれば、ＦＰＤドライバ１０２の全てのピンにおける正極電圧、負極電圧、正極電圧と負極電圧との差分値のそれぞれの最大値、最小値、総和を求める。そして、その結果（演算結果）をデジタルコンパレータ１２４へと出力する。
【００２６】
デジタルコンパレータ１２４は、第２の演算回路１２２の演算結果、すなわちＦＰＤドライバ１０２の全てのピンにおける正極電圧、負極電圧、正極電圧と負極電圧との差分値それぞれの最大値、最小値、総和が、予め設定された上限値と下限値との間に入っているかどうかを比較する。上限値と下限値との間に入っている場合には、そのＦＰＤドライバ１０２がＰＡＳＳ（良）と判定され、入っていない場合にはＦＡＩＬ（否）と判定される。
【００２７】
テストシステムコントローラ１２６はＣＰＵ１２８を有し、ＣＰＵ１２８がデジタルコンパレータ１２４の良否の判定結果を取得する。なお、デジタルコンパレータ１２４の上限値、下限値の設定は、例えばこのＣＰＵ１２８によって行われるように構成してよい。
【００２８】
図２は、図１に示す半導体試験装置１００において、正極電圧と負極電圧との差分値に基づき良否の判定を行う際にかかる時間を示した図である。本実施形態では、各ＬＣＤカード１１０ａ〜１１０ｎの内部に差分演算回路を設けたため、Ａ／Ｄ変換されたデータ（正極電圧、負極電圧）の取り込みと同時に（並行して）、正極電圧と負極電圧との差分値を求めることができる。よって、Ａ／Ｄ変換されたデータの取り込みと並行して、正極電圧と負極電圧との差分値の最大値、最小値、総和を求め、上下限判定を実行することができる。
【００２９】
これにより、Ａ／Ｄ変換されたデータを取り込むデータ取込時間Ｘ１、正極電圧と負極電圧との差分値を演算して、この差分値の最大値、最小値、総和を求める演算時間Ｘ２、デジタルコンパレータ１２４にて上下限判定を実行する判定時間Ｘ３を並列的に設定することができる。
【００３０】
以下、本実施形態の理解を深めるために、比較例を挙げて説明する。図３は、比較例としての半導体試験装置２００の概略構成を示す機能ブロック図である。なお、本実施形態と実質的に同一の機能、構成を有する要素については、同一の符号を付することにより重複説明を省略する。
【００３１】
図３に示すように、半導体試験装置２００は、複数枚のＬＣＤカード２１０ａ〜２１０ｎ、プリント基板１２０、テストシステムコントローラ２２４を含んで構成され、ＦＰＤドライバ１０２の階調テストを行う。
【００３２】
半導体試験装置２００において、ＦＰＤドライバ１０２の各ピンの正極電圧、負極電圧の最大値、最小値、総和は、上記と同様に第１の演算回路１１６および第２の演算回路１２２により求められ、デジタルコンパレータ１２４で上下限判定が実行される。
【００３３】
一方、半導体試験装置２００において、ＦＰＤドライバ１０２の各ピンの正極電圧と負極電圧との差分値の最大値、最小値、総和は、ＬＣＤカード２１０ａ〜２１０ｎに差分演算回路１１４に相等するものが存在しないため、以下の手順により求められる。
【００３４】
まず、各ＬＣＤカード２１０ａ〜２１０ｎにてＡ／Ｄ変換された正極電圧および負極電圧が各メモリ（ＬＣＤカード２１０ａの場合はメモリ２１８）に格納される。次に、テストシステムコントローラ１２６のＣＰＵ１２８が、各ＬＣＤカード２１０ａ〜２１０ｎのメモリに記憶されたＦＰＤドライバ１０２の各ピンの正極電圧と負極電圧とを、テストシステムコントローラ２２６の内部のメモリ２３０に転送する。
【００３５】
次に、ＣＰＵ１２８がそのメモリ２３０からＦＰＤドライバ１０２の各ピンの正極電圧と負極電圧とを読み出し、正極電圧と負極電圧との差分値を演算する。次に、全てのピンにおける正極電圧と負極電圧との差分値の最大値、最小値、総和を求める。そして、ＣＰＵ１２８が、この差分値の最大値、最小値、総和が所定の範囲内であるかどうか上下限判定を実行する。
【００３６】
図４は、図３に示す半導体試験装置２００において、正極電圧と負極電圧との差分値に基づき良否の判定を行う際にかかる時間を示した図である。図４に示すように、半導体試験装置２００では、Ａ／Ｄ変換器１１２ａ〜１１２ｎにてＡ／Ｄ変換されたデータ（正極電圧、負極電圧）を取り込んだ後に、各ＬＣＤカード２１０ａ〜２１０ｎのメモリ（メモリ２１８）からテストシステムコントローラ２２６のメモリ２３０にそのデータを転送し、ＣＰＵ１２８がメモリ２３０からそのデータを読み出す。これより、Ａ／Ｄ変換されたデータを取り込むデータ取込時間Ｙ１の後に、メモリ間の転送、ＣＰＵ１２８の読み出しに要する転送時間Ｙ２が必要となる。
【００３７】
また、転送時間Ｙ２の完了後、ＣＰＵ１２８が正極電圧と負極電圧との差分値を演算して、差分値の最大値、最小値、総和を求める演算時間Ｙ３、ＣＰＵ１２８が演算結果の上下限判定を実行する判定時間Ｙ４が必要となる。
【００３８】
上記比較例と比較すれば理解されるように、本実施形態によれば、メモリ間の転送、ＣＰＵアクセスに必要な転送時間を要せず、データ取込時間Ｘ１、演算時間Ｘ２、判定時間を並列的に設定することができるので、正極電圧と負極電圧との差分値に基づく良否判定に要する時間を短縮できる。故に、ＦＰＤドライバ１０２の階調テストに要する時間を短縮できる。
【００３９】
具体例としては、比較例にかかる構成では、１つのＦＰＤドライバ１０２の階調テストに１００ミリ秒から３００ミリ秒かかるのに対し、本実施形態にかかる構成では１つのＦＰＤドライバ１０２の階調テストを５０ミリ秒から１５０ミリ秒で完了することができる。
【００４０】
以上、添付図面を参照しながら本発明の好適な実施形態について説明したが、本発明はかかる例に限定されないことは言うまでもない。当業者であれば、特許請求の範囲に記載された範疇内において、各種の変更例または修正例に想到し得ることは明らかであり、それらについても当然に本発明の技術的範囲に属するものと了解される。
【産業上の利用可能性】
【００４１】
本発明は、被試験デバイスの階調テストを行う半導体試験装置に利用することができる。
【符号の説明】
【００４２】
１００…半導体試験装置、１０２…ＦＰＤドライバ、１１０ａ〜１１０ｎ…ＬＣＤカード、１１２ａ〜１１２ｎ…Ａ／Ｄ変換器、１１４…差分演算回路、１１６…第１の演算回路、１１８…メモリ、１２０…プリント基板、１２２…第２の演算回路、１２４…デジタルコンパレータ、１２６…テストシステムコントローラ、１２８…ＣＰＵ、２００…半導体試験装置、２１０ａ〜２１０ｎ…ＬＣＤカード、２１８…メモリ、２２６…テストシステムコントローラ、２３０…メモリ、Ｘ１…データ取込時間、Ｘ２…演算時間、Ｘ３…判定時間、Ｙ１…データ取込時間、Ｙ２…転送時間、Ｙ３…演算時間、Ｙ４…判定時間
【図１】
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【図２】
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【図３】
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【図４】
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