(57)【要約】【課題】配線加工時のエッチングレートの極端な上昇を抑え、プロセスを安定化させる。【解決手段】炭化珪素基板１上に形成された炭化珪素層２０の上に、ソース電極８、ゲート電極９、層間絶縁膜１０、層間絶縁膜１０上に形成されたソース電極上部配線１１およびゲート電極上部配線１２とが形成され、ソース電極上部配線１１とゲート電極上部配線１２の下には、これらの上部配線を構成する金属が炭化珪素層２０に拡散することを抑制するためのバリアメタル１６が形成されている。層間絶縁膜１０には、炭化珪素層２０上に形成されたソース電極８およびゲート電極９に到達するようにコンタクトホール１３、１５が形成されており、バリアメタル１６はコンタクトホール内の電極と上部配線との界面、層間絶縁膜１０の側壁と上部配線との界面、および側壁の上端部近傍と上部配線との界面にのみ形成されている。【選択図】図１
2012160485.tif 000002
【特許請求の範囲】
【請求項１】
炭化珪素基板と、
前記炭化珪素基板上に形成された炭化珪素層と、
前記炭化珪素層上に形成された電極層と、
前記炭化珪素層と前記電極層の上に形成された絶縁膜と、
前記絶縁膜上に形成された金属配線層と、
前記金属配線層の下に形成され、前記金属配線層を構成する金属が前記炭化珪素層に拡散することを抑制するバリアメタル層とを有し、
前記絶縁膜には、前記炭化珪素層上に形成された前記電極層に到達するようにコンタクトホールが形成されており、
前記バリアメタル層は前記コンタクトホール内の前記電極層と前記金属配線層との界面、前記絶縁膜の側壁と前記金属配線層との界面、および前記側壁の上端部近傍と前記金属配線層との界面にのみ形成されている、半導体装置。
【請求項２】
前記炭化珪素層は第１の導電型を有しており、かつ、
前記第１の導電型を有する炭化珪素層内に形成された第２導電型のウェル領域と、
前記ウェル領域内に形成され、かつ当該ウェル領域の第２導電型不純物濃度よりも高濃度の第２導電型不純物濃度を有するコンタクト領域と、
前記ウェル領域内に、前記コンタクト領域を包囲するように形成された第１導電型のソース領域と、
を有し、
さらに、
前記半導体層上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記コンクト領域および前記ソース領域の少なくとも一部の上に形成されたソース電極と、
前記半導体基板の裏面に形成されたドレイン電極と、
を備え、
前記電極層は前記ゲート電極と前記ソース電極である、請求項１に記載の半導体装置。
【請求項３】
前記側壁の上端部近傍と前記金属配線層との界面に形成されたバリアメタルは、前記コンタクトホールの前記側壁上端部から０．５μｍ以上２μｍ以下である、請求項１または２に記載の半導体装置。
【請求項４】
前記金属配線層の厚さが２μｍ以上である、請求項１または２に記載の半導体装置。
【請求項５】
前記バリアメタル層はチタン及び窒化チタンの積層にて形成されている、請求項１または２に記載の半導体装置。
【請求項６】
前記金属配線層はアルミニウムで形成されている、請求項１または２に記載の半導体装置。
【請求項７】
（Ａ）炭化珪素基板上に炭化珪素層を形成する工程と、
（Ｂ）前記炭化珪素層にウェル領域、ソース領域、およびコンタクト領域を形成する工程と、
（Ｃ）前記炭化珪素層上にゲート酸化膜を形成する工程と、
（Ｄ）前記ゲート酸化膜上にゲート電極を形成する工程と、
（Ｅ）前記炭化珪素層上にソース電極を形成する工程と、
（Ｆ）前記炭化珪素層と前記ゲート電極および前記ソース電極上に絶縁膜を形成する工程と、
（Ｇ）前記ゲート電極および前記ソース電極が露出するように前記絶縁膜にコンタクトホールを形成する工程と、
（Ｈ）前記絶縁膜上および前記コンタクトホールの底部および側壁に第１の導電膜を形成する工程と、
（Ｉ）前記第１の導電膜上にフォトレジストを塗布する工程と、
（Ｊ）前記フォトレジストを前記コンタクトホール上および当該コンタクトホールの端部周辺上のみが残るようにパターニングする工程と、
（Ｋ）前記第１の導電膜を前記フォトレジストを介してエッチングし、バリアメタル層を形成する工程と、
（Ｌ）前記フォトレジストを除去する工程と、
（Ｍ）前記絶縁膜上および前記バリアメタル層上に第２の導電膜を形成する工程と、
（Ｎ）前記第２の導電膜をウェットエッチングにより配線に加工する工程と、
を含む、半導体装置の製造方法。
【請求項８】
前記工程（Ｊ）は、前記フォトレジストを、前記コンタクトホールの端部から０．５μｍ以上２μｍ以下でパターニングする、請求項７記載の半導体装置の製造方法。
【請求項９】
前記工程（Ｎ）は、前記第２の導電膜が膜厚が２μｍ以上となるように加工する、請求項７記載の半導体装置の製造方法。
【請求項１０】
前記工程（Ｈ）は、前記第１の導電膜を、チタンと窒化チタンの積層にて形成する、請求項７記載の半導体装置の製造方法。
【請求項１１】
前記工程（Ｍ）は、前記第２の導電膜をアルミニウムにて形成する、請求項７記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は炭化珪素を用いた半導体装置およびその製造方法に関するものである。
【背景技術】
【０００２】
炭化珪素（シリコンカーバイド：ＳｉＣ）は、珪素（Ｓｉ）に比べてバンドギャップの大きな高硬度の半導体材料であり、パワー素子、耐環境素子、高温動作素子、高周波素子等の種々の半導体装置に応用されている。中でも、スイッチング素子や整流素子などのパワーデバイスへの応用が注目されている。
【０００３】
ＳｉＣを用いたパワーデバイスの代表的なスイッチング素子として、ＭＯＳＦＥＴとＭＥＳＦＥＴがある。これらのスイッチング素子は、当該スイッチング素子の構成要素であるゲート電極への印加電圧を制御することにより、オン状態と、オフ状態とを切り替えることが出来る。オン状態では数Ａ（アンペア）以上のドレイン電流を流すことができる。また、オフ状態ではドレイン電流は流れず、数百Ｖ以上の高耐圧を実現することが出来る。
【０００４】
また、他にも整流素子として、ショットキーダイオードやｐｎダイオードが報告されており、いずれも大電流、高耐圧を実現する整流素子として期待されている。
【０００５】
ＳｉＣはＳｉに比べ、絶縁破壊電界が高く、また熱伝導度も大きいことから、高耐圧化、低損失化が容易である。このため、同一性能を実現させるためには、Ｓｉパワーデバイスに対して、デバイスの大きさ（面積、厚さなど）を大幅に縮小することが可能となる。
【０００６】
以下、ＳｉＣを用いたスイッチング素子の一つである縦型ＭＯＳＦＥＴの断面構造を、図面を参照しながら説明する。
【０００７】
図６は、二重注入型の炭化珪素ＭＯＳＦＥＴの構成を説明するための模式的な断面図である（例えば特許文献１を参照）。
【０００８】
炭化珪素ＭＯＳＦＥＴは、低抵抗のｎ型ＳｉＣ基板１０１の主面上に、エピタキシャル成長により形成された炭化珪素層１２０と、炭化珪素層１２０の上にゲート絶縁膜１０６を介して設けられたゲート電極１０９と、炭化珪素層１２０の表面に接するソース電極１０８と、ＳｉＣ基板１０１の裏面上に設けられたドレイン電極１０７とを備えている。
【０００９】
また、炭化珪素層１２０には、ＳｉＣ基板１０１の導電型と異なる導電型（ここではｐ型）を有するウェル領域１０３と、炭化珪素層１２０のうちウェル領域１０３が形成されていない部分から構成されるドリフト領域１０２とが形成されている。ドリフト領域１０２は、ＳｉＣ基板１０１よりも低濃度でｎ型不純物を含むｎ−型の炭化珪素層である。さらに、ウェル領域１０３の内部には、高濃度でｎ型不純物を含むｎ型ソース領域１０５、および、ソース領域１０５に囲まれるように配置され、ウェル領域１０３よりも高い濃度でｐ型不純物を含むｐ＋型コンタクト領域１０４が形成されている。ウェル領域１０３、ソース領域１０４およびコンタクト領域１０５は、炭化珪素層１２０に対して不純物イオンを注入することによって形成されている。
【００１０】
コンタクト領域１０４およびソース領域１０５は、それぞれ、ソース電極１０８に対してオーミック接触を形成している。従って、ウェル領域１０３は、コンタクト領域１０４を介してソース電極１０８と電気的に接続される。
【００１１】
ゲート絶縁膜１０６およびゲート電極１０９は、図６に示すように、１つのウェル領域１０３の内部のソース領域１０５の端部から、ウェル領域間のドリフト領域１０２をまたいで隣接するウェル領域１０３の内部のソース領域１０５の端部までを覆っている。
【００１２】
炭化珪素層１２０、ソース電極１０８およびゲート電極１０９は、層間絶縁膜１１０によって覆われている。層間絶縁膜１１０には、ソース電極１０８およびゲート電極１０９にそれぞれ達するコンタクトホール１１３、１１５が設けられている。ソース電極１０８は、コンタクトホール１１３の表面上に形成されたバリアメタル１１６を介して、ソース電極上部配線１１１に接続され、ゲート電極１０９は、コンタクトホール１１５の表面上に形成されたバリアメタル１１６を介して、ゲート電極上部配線１１２に接続されている。なお、これらの上部配線１１１、１１２は、例えば、厚さが３μｍのアルミニウム（Ａｌ）膜にて形成され、バリアメタル１１６は積層の全膜厚が５０ｎｍのＴｉ／ＴｉＮ膜から形成されている。バリアメタル１１６は、上部配線１１１、１１２を構成するアルミニウムがＳｉＣ基板１０１に拡散し、リーク電流や機能部の破壊を抑制するために形成されている。
【００１３】
このようなＭＯＳＦＥＴでは、ゲート電極１０９に所定の電圧を印加すると、ゲート電極１０９の下にあるｐ型ウェル領域１０３の表面近傍に反転層が形成されるため、この反転層がチャネル層として機能し、ドレイン電極１０７から基板１０１、ドリフト領域１０２、チャネル層、ソース領域１０５を経由してソース電極１０８へ電流が流れ、オン状態となる。一方、ゲート電極１０９の電位を接地レベルに設定すると、チャネル層が形成されないので、ドレイン電極１０７からソース電極１０８へは電流が流れずオフ状態となる。
【先行技術文献】
【特許文献】
【００１４】
【特許文献１】特開２００４−１１１５９６号公報
【発明の概要】
【発明が解決しようとする課題】
【００１５】
図６に示すＭＯＳＦＥＴは次のような問題を有している。Ｓｉパワーデバイスに比べてＳｉＣの場合には、チップ面積が大幅に小さくなるが、デバイスに流れる電流量は変化しないため、配線に流れる電流密度は相対的に大きくなる。配線及びコンタクト部の信頼性を確保するためには、配線部の膜厚は厚くし、コンタクト面積は大きくする必要がある。そのため一般に、配線部の膜厚はＳｉパワーデバイスに比べて厚くし、前述したように上部配線としてのアルミニウム膜が３μｍ程度となることも珍しくない。
【００１６】
ここで、配線の加工技術としては大きく分けて、ウェットエッチング技術とドライエッチング技術があるが、ドライエッチングの方が異方性が強く、寸法精度及び再現性が高いため、一般の半導体素子の配線加工方法として用いられることが多い。ただ、ドライエッチングの場合には、配線膜厚が厚くなると寸法精度が劣化するとともに、エッチングマスクとなるフォトレジスト（以下、レジスト、と省略）膜との選択比がウェットエッチングに比べて低いため、配線膜厚が２μｍ程度までしか使えないという問題がある。従って、配線膜厚が厚いＳｉＣのパワーデバイスの配線加工にはウェットエッチングを用いる方が、好ましいと言える。
【００１７】
しかしながら、ウェットエッチングを用いた場合も、配線のアルミニウムとバリアメタルのＴｉの標準電極電位の差により局部電池が形成されるため、図６のように、配線のアルミニウムとその直下にバリアメタルが積層された場合、アルミニウムのエッチングレートは、バリアメタルが形成されていないアルミニウム単膜の場合に比べて著しく大きくなる、という問題が発生する。これについて以下に詳述する。
【００１８】
配線のアルミニウムのみ堆積された場合は、局部電池が形成されないため、一様なスピードでアルミニウムのエッチングが進む。一方、アルミニウム配線の下地にバリアメタルを堆積した場合は、アルミニウムのエッチングが進んで、バリアメタルがウェットエッチングの薬液に触れると（バリアメタルの表面が現れると）、バリアメタル表面で電子の消費反応（一般には、２Ｈ＋＋２ｅ−によって、Ｈ２が発生）が起こり、アルミニウムエッチング時に発生した電子を消費する反応を引き起こしてしまう。このため、電子を供給するアルミニウムエッチングの反応速度が上がり、この結果、アルミニウムのエッチングレートが著しく早くなってしまう。
【００１９】
エッチングレートの著しい増加は、レジスト上のマスクパターンに対する寸法精度を劣化させ、これにより、アルミニウム配線の寸法はマスクパターンに比べて小さくなってしまう。また所望の寸法を有した配線の再現性確保も難しくなる。
【００２０】
本発明は、上述した問題を解決し、配線膜厚を厚くしながらも配線部のウェットエッチレートを安定化させ、レジスト上のマスクパターンに対する寸法精度を確保することが出来、高い歩留まりと信頼性を確保することを目的とする。
【課題を解決するための手段】
【００２１】
上記目的を達成するために、本発明の半導体装置は、
炭化珪素基板と、
前記炭化珪素基板上に形成された炭化珪素層と、
前記炭化珪素層上に形成された電極層と、
前記炭化珪素層と前記電極層の上に形成された絶縁膜と、
前記絶縁膜上に形成された金属配線層と、
前記金属配線層の下に形成され、前記金属配線層を構成する金属が前記炭化珪素層に拡散することを抑制するバリアメタル層とを有し、
前記絶縁膜には、前記炭化珪素層上に形成された前記電極層に到達するようにコンタクトホールが形成されており、前記バリアメタル層は前記コンタクトホール内の前記電極層と前記金属配線層との界面、前記絶縁膜の側壁と前記金属配線層との界面、および前記側壁の上端部近傍と前記金属配線層との界面にのみ形成されている。
【００２２】
また、上記目的を達成するために、本発明の半導体装置の製造方法は、
（Ａ）炭化珪素基板上に炭化珪素層を形成する工程と、
（Ｂ）前記炭化珪素層にウェル領域、ソース領域、およびコンタクト領域を形成する工程と、
（Ｃ）前記炭化珪素層上にゲート酸化膜を形成する工程と、
（Ｄ）前記ゲート酸化膜上にゲート電極を形成する工程と、
（Ｅ）前記炭化珪素層上にソース電極を形成する工程と、
（Ｆ）前記炭化珪素層と前記ゲート電極および前記ソース電極上に絶縁膜を形成する工程と、
（Ｇ）前記ゲート電極および前記ソース電極が露出するように前記絶縁膜にコンタクトホールを形成する工程と、
（Ｈ）前記絶縁膜上および前記コンタクトホールの底部および側壁に第１の導電膜を形成する工程と、
（Ｉ）前記第１の導電膜上にフォトレジストを塗布する工程と、
（Ｊ）前記フォトレジストを前記コンタクトホール上および当該コンタクトホールの端部周辺上のみが残るようにパターニングする工程と、
（Ｋ）前記第１の導電膜を前記フォトレジストを介してエッチングし、バリアメタル層を形成する工程と、
（Ｌ）前記フォトレジストを除去する工程と、
（Ｍ）前記絶縁膜上および前記バリアメタル層上に第２の導電膜（１１、１２）を形成する工程と、
（Ｎ）前記第２の導電膜をウェットエッチングにより配線に加工する工程と、
を含むものである。
【発明の効果】
【００２３】
本発明による半導体装置とその製造方法によれば、配線膜厚を厚くしながらも配線部のウェットエッチングレートを安定化させ、レジスト上のマスクパターンに対する寸法精度を確保することが出来、高い歩留まりと信頼性を確保出来る。
【図面の簡単な説明】
【００２４】
【図１】本発明の第１の実施形態に係る縦型ＭＯＳＦＥＴの断面構造図
【図２】（ａ）（ｂ）は本発明の第２の実施形態に係る縦型ＭＯＳＦＥＴの製造方法の工程断面図
【図３】（ａ）（ｂ）は本発明の第２の実施形態に係る縦型ＭＯＳＦＥＴの製造方法の工程断面図
【図４】（ａ）（ｂ）は本発明の第２の実施形態に係る縦型ＭＯＳＦＥＴの製造方法の工程断面図
【図５】（ａ）（ｂ）は本発明の第２の実施形態に係る縦型ＭＯＳＦＥＴの製造方法の工程断面図
【図６】従来の縦型ＭＯＳＦＥＴの断面構造図
【発明を実施するための形態】
【００２５】
（実施の形態１）
以下、図面を参照しながら、本発明による半導体素子の第１の実施形態を説明する。本実施形態の半導体素子は、炭化珪素を用いた縦型ＭＯＳＦＥＴである。
【００２６】
図１は、本実施形態の炭化珪素を用いた縦型ＭＯＳＦＥＴの断面構造図である。
【００２７】
図１において、炭化珪素ＭＯＳＦＥＴは、低抵抗のｎ型炭化珪素基板（以下、ｎ型ＳｉＣ基板）１の主面上に、エピタキシャル成長により形成された炭化珪素層２０と、炭化珪素層２０の上にゲート絶縁膜６を介して設けられたゲート電極９と、炭化珪素層２０の表面に接するソース電極８と、ＳｉＣ基板１の裏面上に設けられたドレイン電極７とを備えている。
【００２８】
また、炭化珪素層２０には、ＳｉＣ基板１の導電型と異なる導電型（ここではｐ型）を有するウェル領域３と、炭化珪素層２０のうちウェル領域３が形成されていない部分から構成されるドリフト領域２とが形成されている。ドリフト領域２は、ＳｉＣ基板１よりも低濃度でｎ型不純物を含むｎ−型の炭化珪素層である。さらに、ウェル領域３の内部には、高濃度でｎ型不純物を含むｎ型ソース領域５、および、ソース領域５に囲まれるように配置され、ウェル領域３よりも高い濃度でｐ型不純物を含むｐ＋型コンタクト領域４が形成されている。ウェル領域３、ソース領域５およびコンタクト領域４は、炭化珪素層２０に対して不純物イオンを注入することによって形成されている。
【００２９】
コンタクト領域４およびソース領域５は、それぞれ、ソース電極８に対してオーミック接触を形成している。従って、ウェル領域３は、コンタクト領域４を介してソース電極８と電気的に接続される。
【００３０】
ゲート絶縁膜６およびゲート電極９は、図１に示すように、１つのウェル領域３の内部のソース領域５の端部から、ウェル領域間のドリフト領域２をまたいで隣接するウェル領域３の内部のソース領域５の端部までを覆っている。
【００３１】
炭化珪素層２０、ソース電極８およびゲート電極９は、層間絶縁膜１０によって覆われている。層間絶縁膜１０には、ソース電極８およびゲート電極９にそれぞれ達するコンタクトホール１３、１５が設けられている。ソース電極８は、コンタクトホール１３の表面に形成されたバリアメタル１６を介して、ソース電極上部配線１１に接続され、ゲート電極９は、コンタクトホール１５の表面上に形成されたバリアメタル１６を介して、ゲート電極上部配線１２に接続されている。なお、ソース電極上部配線１１、ゲート電極上部配線１２は例えばアルミニウム（Ａｌ）で形成される。
【００３２】
ここで、バリアメタル１６は、ソース電極上部配線１１及びゲート電極上部配線１２の下面全面には存在せず、図１に示すように、ソース電極上部配線１１及びゲート電極上部配線１２の一部は層間絶縁膜１０と直接接する構造となっている。この点が、従来例で述べた構造（図５）と異なる点である。
【００３３】
このバリアメタル１６がコンタクトホール１３、１５の端から延びている寸法は、コンタクトホール開口のためのマスクとの合わせずれの影響があるため０．５μｍ以上２．０μｍ以下であることが望ましい。また、バリアメタル１６は、コンタクトホール１３、１５の内部への堆積を容易に実現しかつ、このバリアメタル上に形成されるアルミニウム配線との密着性を高めるために、Ｔｉ及びＴｉＮの積層膜から形成されることが望ましく、密着性を確保しながらアルミニウムのバリア性を確保するために、膜厚は例えば５０〜１００ｎｍであることが望ましい。また、ＳｉＣパワーデバイスにおいてはＳｉパワーデバイスに比べてチップ面積を大幅に小さくできるが電流密度は相対的に高くなるので、ソース電極上部配線１１及びゲート電極上部配線１２は厚さは、配線に流れる電流密度が高くならないように、２μｍ以上のアルミニウム（Ａｌ）膜で形成されることが望ましい。
【００３４】
バリアメタル１６がソース電極上部配線１１及びゲート電極上部配線１２の下面全面には存在せず、ソース電極上部配線１１とゲート電極上部配線１２が層間絶縁膜１０と接する領域を増やすことにより、バリアメタル１６と上部配線（Ａｌ配線）１１、１２との接する面積が少なくなる。
【００３５】
このように、ソース電極上部配線１１とゲート電極上部配線１２が層間絶縁膜１０と接する領域を増やし、バリアメタル１６と上部配線（Ａｌ配線）１１、１２との接する面積を少なくすることにより、Ａｌ配線１１、１２の形成時においてバリアメタル１６が露出することがなくなり、Ａｌ配線１１、１２とバリアメタル１６の標準電極電位の差による局部電池効果が生じなくなる。つまり、Ａｌ配線１１、１２のエッチング速度は一様となり、局部電池効果による増速は発生しなくなる。これにより、ソース電極上部配線１１の膜厚及びゲート電極上部配線１２の膜厚を厚くしながらも、それらの配線加工時のウェットエッチレートを安定化させ、寸法精度を確保することが出来、高い歩留まりと信頼性を確保した、炭化珪素を用いた半導体装置を提供することが出来る。
【００３６】
なお、本実施形態ではソース領域５、ドレイン電極８、ゲート電極９のいずれもシリサイド層を有さない形態で説明を行ったが、全てもしくは一部をシリサイドを有する構造とした場合にも同様の効果を得ることが出来る。
【００３７】
（実施の形態２）
以下、図面を参照しながら、本発明による半導体素子の第２の実施形態を説明する。本実施形態は、上述した実施の形態１に係る炭化珪素を用いた縦型ＭＯＳＦＥＴの製造方法である。
【００３８】
図２〜図４は、本実施形態の炭化珪素を用いた縦型ＭＯＳＦＥＴの製造工程を説明するための各工程での断面構造図である。
【００３９】
まず、図２（ａ）に示すように、炭化珪素基板１の主面上に炭化珪素をエピタキシャル成長させることにより、炭化珪素層２０を形成する。炭化珪素基板１として、例えば（０００１）Ｓｉ面より＜１１−２０＞方向に向かって８度のオフ角を有する４Ｈ−ＳｉＣ基板を用いる。炭化珪素基板１の導電型はｎ型であり、その不純物濃度は例えば１×１０18ｃｍ-3以上５×１０19ｃｍ-3以下である。炭化珪素層２０は、例えば原料ガスとしてシラン（ＳｉＨ4）およびプロパン（Ｃ3Ｈ8）、キャリアガスとして水素（Ｈ2）、ドーパントガスとして窒素（Ｎ2）ガスを用いて、熱ＣＶＤ法で形成することができる。ここでは、炭化珪素基板１よりも不純物濃度の低いｎ型の炭化珪素層２０をエピタキシャル成長にて形成する。炭化珪素層２０の不純物濃度や厚さは、ＭＯＳＦＥＴに要求される仕様によって異なるが、例えば耐圧が６００ＶのＭＯＳＦＥＴを製造しようとすると、炭化珪素層２０の不純物濃度が１×１０15ｃｍ-3以上５×１０16ｃｍ-3以下、厚さが５μｍ以上であることが望ましい。
【００４０】
次に、図２（ｂ）に示すように、炭化珪素層２０に不純物イオンを注入することにより、ｐ型のウェル領域３、ｐ型のコンタクト領域４、およびｎ型のソース領域５を形成する。図示は省略しているが、これらの領域３、４、５は、例えば次のようにして形成される。まず、炭化珪素層２０の上にＣＶＤ法で酸化シリコン膜を堆積した後、フォトリソグラフィーおよびドライエッチングによって、酸化シリコン膜のパターニングを行い、ウェル領域形成用の注入マスクを得る。この後、注入マスクの上方から、炭化珪素層２０にｐ型の不純物イオン（例えばアルミニウムイオン、ホウ素イオンなど）を注入することにより、炭化珪素層２０の表面領域にｐ型のウェル領域３となる注入層を形成する。イオン注入の際の基板温度は、注入による欠陥を低減するために、例えば５００℃以上に設定されることが好ましい。注入後、フッ酸を用いて注入マスクを除去する。続いて、同様の方法で、コンタクト領域形成用の注入マスクを形成した後、炭化珪素層２０にｐ型の不純物イオンを注入することにより、ｐ型のコンタクト領域４となる注入層を形成する。さらに、ソース領域形成用の注入マスクを形成した後、炭化珪素層２０にｎ型の不純物イオン（例えば窒素イオン、リンイオンなど）を注入することにより、ソース領域５となる注入層を形成する。次いで、これらの注入層に対して、アルゴンなどの不活性雰囲気中で１７００℃程度の温度で３０分間の活性化アニールを行うことにより、それぞれ、ウェル領域３、コンタクト領域４およびソース領域５を得る。
【００４１】
上記方法で得られたウェル領域３の不純物濃度は、例えば１×１０15ｃｍ-3以上１×１０17ｃｍ-3以下であり、ウェル領域３の深さは、ピンチオフを防止するために例えば０．５μｍ前後とする。コンタクト領域４の不純物濃度は、ウェル領域３の不純物濃度よりも高く、例えば１×１０18ｃｍ-3以上である。コンタクト領域４の不純物濃度がウェル領域３の不純物濃度よりも高いと、コンタクト領域４と、後に形成するソース電極との間にオーミック接合を形成しやすくなる。また、コンタクト領域４の深さは３００ｎｍ程度とする。ソース領域５の不純物濃度は、少なくとも１×１０19ｃｍ-3以上、好ましくは６×１０19ｃｍ-3以上、より好ましくは１×１０20ｃｍ-3である。ソース領域５の深さは例えば３００ｎｍ程度である。
【００４２】
次いで、図３（ａ）に示すように、炭化珪素層２０の表面（主面）にゲート絶縁膜６、ソース電極８、ゲート電極９を、裏面にドレイン電極７を形成する。ゲート絶縁膜６は、例えば炭化珪素層２０の表面を熱酸化することによって形成できる。具体的には、ウェハ状の炭化珪素基板１を石英管内に保持し、石英管内を１１００℃の温度に保った状態で、バブリングした酸素を流量２．５ＳＬＭ（ｌ／ｓ）で導入して、炭化珪素層２０の表面を熱酸化させる。熱酸化を行う時間は、例えば３時間とする。これにより、炭化珪素層２０の表面に、ゲート絶縁膜６として、厚さが約４０ｎｍのシリコン酸化膜（熱酸化膜）が得られる。
【００４３】
この後、ゲート絶縁膜６上にゲート電極９を形成する。ゲート電極９は、耐熱性および導電性に優れた多結晶シリコンを用いて形成されることが好ましい。多結晶シリコンの融点は１４２０℃であり、後の工程で行われるソース電極を形成する際の熱処理の温度（例えば１０００℃）よりも十分に高いからである。
【００４４】
ゲート電極９の形成方法の一例を詳しく説明する。まず、ゲート絶縁膜６の上に、減圧ＣＶＤ法を用いて多結晶シリコン膜（図示せず）を堆積させる。具体的には、原料ガスとしてシラン、ホスフィンを用い、圧力を９５Ｐａ、成長温度を５５０℃に８時間保つことによって、ｎ型の不純物濃度が７×１０20ｃｍ-3、厚さが５００ｎｍの多結晶シリコン膜を得る。この多結晶シリコン膜に対して、フォトリソグラフィーおよびドライエッチングによりパターニングを行い、ゲート電極９を得る。ゲート電極９は、ウェル領域３の表面のうちチャネルが形成される部分、すなわち、ソース領域５とドリフト領域２（炭化珪素層２０のうちウェル領域３が形成されていない部分から構成される領域）の間に位置する部分１４を少なくとも覆っていればよく、そのパターンは特に限定されない。
【００４５】
また、ソース電極８は、例えばｐ型のコンタクト領域４、およびｎ型のソース領域５の全面もしくは一部の上にニッケルを堆積することによって形成される。
【００４６】
ソース電極８の形成方法の一例を詳しく説明する。ｐ型のコンタクト領域４、およびｎ型のソース領域５を含む全面にニッケル（図示せず）をスパッタ法を用いて１００ｎｍ堆積させる。このニッケル上にフォトリソグラフィー及びエッチングによるパターニングを行い、ｐ型のコンタクト領域４、およびｎ型のソース領域５の全面もしくは一部の上のみにニッケルを残すことにより、ソース電極８が形成される。
【００４７】
ソース電極８は、ｐ型のコンタクト領域４、およびｎ型のソース領域５の各々の領域の一部分を覆う必要があるが、パターンは特に限定されてず、ｐ型のコンタクト領域４、およびｎ型のソース領域５の全面を覆っていても問題はない。
【００４８】
次に、図３（ａ）に示すように、ゲート絶縁膜６、ゲート電極９、ソース電極８および主面側に露出している炭化珪素層２０を覆うように層間絶縁膜１０を形成する。本実施形態では、層間絶縁膜１０として、高い絶縁破壊電圧を有し、かつ、容易に形成できる酸化シリコン膜を形成する。酸化シリコン膜は、例えば常圧ＣＶＤ法を用いて形成でき、その厚さは例えば１μｍである。
【００４９】
ドレイン電極７は、例えば炭化珪素基板１の裏面側にチタンを堆積後、熱処理を行うことによりチタンシリサイド化することによって形成される。
【００５０】
具体的には、炭化珪素基板１の裏面に２００ｎｍのチタンをスパッタ法や蒸着法を用いて堆積後、窒素雰囲気下で９００℃１分の熱処理を行うことにより、炭化珪素基板中のシリコンとチタンを反応させ、チタンシリサイド層を形成する。
【００５１】
続いて、図３（ｂ）に示すように、層間絶縁膜１０に、ソース電極８に到達するコンタクトホール１３を設ける。コンタクトホール１３は、公知のフォトリソグラフィーおよびドライエッチングを用いて形成できる。ドライエッチングとして、例えばＣＨＦ3やＣＦ4を用いた反応性イオンエッチング（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ；  ＲＩＥ）を行ってもよい。
【００５２】
次に、図３（ｂ）に示すように、層間絶縁膜１０に、炭化珪素層２０のゲート電極９に到達するコンタクトホール１５を形成する。コンタクトホール１５は、コンタクトホール１３と同様に、公知のフォトリソグラフィーおよびドライエッチングを用いて形成する。
【００５３】
次に、図４（ａ）に示すように、層間絶縁膜１０、コンタクトホール１３、１５上の全面にバリアメタル１６を形成する。バリアメタル１６は、チタン（Ｔｉ）及び窒化チタン（ＴｉＮ）を反応性スパッタ法により、トータル膜厚５０ｎｍ程度となるように成膜する。
【００５４】
次に、図４（ｂ）に示すように、フォトレジスト３０を塗布し、コンタクトホール１３、１５およびその端部周辺以外の部分を露光し、開口する。このフォトレジスト３０をマスクとし、バリアメタル１６をドライエッチもしくはウェットエッチにて加工する。ウェットエッチの場合は、燐酸と過酸化水素水の混合溶液を用い、１０分程度のエッチングを行う。バリアメタル１６のエッチング後、フォトレジスト３０の除去を行う。これにより、バリアメタル１６がコンタクトホール１３、１５内のソース電極８とゲート電極９の上と側壁面、及び側壁面の上端部の近傍上のみに残り、それ以外の部分は層間絶縁膜１０が表出する（図５（ａ））。
【００５５】
次に、アルミニウム（Ａｌ）を蒸着もしくはスパッタ法により３μｍほど堆積する。そして、公知のフォトリソグラフィーおよびウェットエッチングを用いてソース電極上部配線１１とゲート電極上部配線１２を形成する（図５（ｂ））。このウェットエッチングには燐酸、硝酸、酢酸の混合溶液を用いる。この工程により、バリアメタル層１６はコンタクトホール１３，１５内のソース電極８とソース電極上部配線１１との界面、ゲート電極９とゲート電極上部配線１２との界面、層間絶縁膜１０の側壁とＡｌ配線１１、１２との界面、および前記側壁の上端部近傍と前記金属配線層との界面にのみ形成される。
【００５６】
以上の工程により作製した本実施形態に係る縦型ＭＯＥＦＥＴは、バリアメタル１６とＡｌ配線１１、１２との接する面積を少なくしたことにより、Ａｌとバリアメタル１６の標準電極電位の差による局部電池効果が小さくなる。これにより、エッチングレートが小さくなり、尚且つ局所的なエッチングレートのばらつきも抑制することが出来、寸法精度を確保するとともに、加工形状の安定化も繋がる。
【００５７】
なお、上述した実施形態においては、炭化珪素基板１、炭化珪素層２０、ソース領域５の導電型をｎ型とし、ウェル領域３とコンタクト領域４の導電型がｐ型である場合について説明したが、本発明はこれに限定されることなく、これらの導電型を逆転させ、炭化珪素基板１、炭化珪素層２０、ソース領域５の導電型をｐ型とし、ウェル領域３とコンタクト領域４の導電型をｎ型とするようにしてもかまわない。
【００５８】
また、上述した実施形態においては、縦型ＭＯＳＦＥＴの場合を例にして説明したが、本発明は配線層の下にバリアメタル層を形成する他のデバイス構造、例えば横型ＭＯＳＦＥＴやＭＩＳＦＥＴにも適用可能である。横型ＭＯＳＦＥＴの場合は、基板裏面にドレイン電極を形成せずに、本実施形態で述べた半導体層上に形成したソース電極を、一方をソース電極、他方をドレイン電極として用いればよい。
【産業上の利用可能性】
【００５９】
本発明によると、配線膜厚を厚くしながらも配線部のウェットエッチレートを安定化させ、レジスト上のマスクパターンに対する寸法精度を確保することが出来、高い歩留まりと信頼性を確保した、半導体装置及び半導体装置の製造方法を提供できる。
【符号の説明】
【００６０】
１    ｎ型ＳｉＣ基板
２    ドリフト領域
３    ウェル領域
４    ｐ＋型コンタクト領域
５    ソース領域
６    ゲート絶縁膜
８    ソース電極
９    ゲート電極
１０    層間絶縁膜
１１    ソース電極上部配線
１２    ゲート電極上部配線
１３    ソース部コンタクトホール
１５    ゲート部コンタクトホール
１６    バリアメタル
３０    フォトレジスト
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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