(57)【要約】【課題】半導体装置の性能を向上させる。【解決手段】半導体基板１の主面にゲート絶縁膜用の界面層３、Ａｌ含有膜４、Ｈｆ含有膜５、Ａｌ含有膜６及びマスク層７を形成してから、ｎチャネル型ＭＩＳＦＥＴ形成予定領域であるｎＭＩＳ形成領域１Ａのマスク層７とＡｌ含有膜６を選択的に除去する。それから、ｎＭＩＳ形成領域１ＡのＨｆ含有膜５上とｐチャネル型ＭＩＳＦＥＴ形成予定領域であるｐＭＩＳ形成領域１Ｂのマスク層７上に希土類含有膜８を形成し、熱処理を行って、ｎＭＩＳ形成領域１ＡのＨｆ含有膜５を希土類含有膜８と反応させ、ｐＭＩＳ形成領域１ＢのＨｆ含有膜５をＡｌ含有膜４，６と反応させる。その後、未反応の希土類含有膜８とマスク層７を除去してから、メタルゲート電極を形成する。【選択図】図１１
2012109339.tif 000002
【特許請求の範囲】
【請求項１】
ｎチャネル型の第１ＭＩＳＦＥＴを半導体基板の第１領域に有し、ｐチャネル型の第２ＭＩＳＦＥＴを前記半導体基板の第２領域に有する半導体装置の製造方法であって、
（ａ）前記半導体基板を用意する工程、
（ｂ）前記半導体基板上の前記第１領域および前記第２領域に、酸化シリコンまたは酸窒化シリコンからなる絶縁層を形成する工程、
（ｃ）前記第１領域および前記第２領域の前記絶縁層上に、Ａｌを含有する第１Ａｌ含有膜を形成する工程、
（ｄ）前記（ｃ）工程後、前記第１および第２ＭＩＳＦＥＴのゲート絶縁膜用で、かつＨｆを含有するＨｆ含有膜を、前記第１領域および前記第２領域の前記第１Ａｌ含有膜上に形成する工程、
（ｅ）前記（ｄ）工程後、前記第１領域および前記第２領域の前記Ｈｆ含有膜上に、Ａｌを含有する第２Ａｌ含有膜を形成する工程、
（ｆ）前記（ｅ）工程後、前記第１領域および前記第２領域の前記第２Ａｌ含有膜上にマスク層を形成する工程、
（ｇ）前記（ｆ）工程後、前記第１領域の前記マスク層および前記第２Ａｌ含有膜を除去し、前記第２領域の前記マスク層および前記第２Ａｌ含有膜を残す工程、
（ｈ）前記（ｇ）工程後、希土類元素を含有する希土類含有膜を、前記第１領域の前記Ｈｆ含有膜上および前記第２領域の前記マスク層上に形成する工程、
（ｉ）前記（ｈ）工程後、熱処理を行って、前記第１領域の前記Ｈｆ含有膜を前記希土類含有膜と反応させ、前記第２領域の前記Ｈｆ含有膜を前記第１Ａｌ含有膜と反応させる工程、
（ｊ）前記（ｉ）工程後、前記（ｉ）工程にて反応しなかった前記希土類含有膜、および前記マスク層を除去する工程、
（ｋ）前記（ｊ）工程後、前記第１領域に前記第１ＭＩＳＦＥＴ用の第１ゲート電極を、前記第２領域に前記第２ＭＩＳＦＥＴ用の第２ゲート電極を形成する工程、
を有することを特徴とする半導体装置の製造方法。
【請求項２】
請求項１記載の半導体装置の製造方法において、
前記第１ゲート電極および前記第２ゲート電極は、それぞれメタルゲート電極であることを特徴とする半導体装置の製造方法。
【請求項３】
請求項２記載の半導体装置の製造方法において、
前記（ｉ）工程では、前記熱処理により、前記第１領域の前記Ｈｆ含有膜は前記希土類含有膜および前記第１Ａｌ含有膜と反応し、前記第２領域の前記Ｈｆ含有膜は前記第１Ａｌ含有膜および前記第２Ａｌ含有膜と反応することを特徴とする半導体装置の製造方法。
【請求項４】
請求項３記載の半導体装置の製造方法において、
前記Ｈｆ含有膜は、ＨｆＯ膜、ＨｆＯＮ膜、ＨｆＳｉＯＮ膜またはＨｆＳｉＯ膜であることを特徴とする半導体装置の製造方法。
【請求項５】
請求項４記載の半導体装置の製造方法において、
前記マスク層は、窒化金属からなることを特徴とする半導体装置の製造方法。
【請求項６】
請求項５記載の半導体装置の製造方法において、
前記第１Ａｌ含有膜は、酸化アルミニウム膜、窒化アルミニウム膜または酸窒化アルミニウム膜であることを特徴とする半導体装置の製造方法。
【請求項７】
請求項６記載の半導体装置の製造方法において、
前記第２Ａｌ含有膜は、酸化アルミニウム膜、窒化アルミニウム膜または酸窒化アルミニウム膜であることを特徴とする半導体装置の製造方法。
【請求項８】
請求項７記載の半導体装置の製造方法において、
前記マスク層は、窒化チタン膜または窒化タンタル膜からなることを特徴とする半導体装置の製造方法。
【請求項９】
請求項８記載の半導体装置の製造方法において、
前記マスク層は、窒化チタン膜からなることを特徴とする半導体装置の製造方法。
【請求項１０】
請求項９記載の半導体装置の製造方法において、
前記希土類含有膜は、ランタンを含有することを特徴とする半導体装置の製造方法。
【請求項１１】
請求項１０記載の半導体装置の製造方法において、
前記希土類含有膜は、酸化ランタン膜からなることを特徴とする半導体装置の製造方法。
【請求項１２】
請求項１１記載の半導体装置の製造方法において、
前記（ｋ）工程は、
（ｋ１）前記（ｊ）工程後、前記半導体基板上の前記第１領域および前記第２領域に金属膜を形成する工程、
（ｋ２）前記（ｋ１）工程後、前記金属膜をパターニングして、前記第１領域に前記第１ゲート電極を、前記第２領域に前記第２ゲート電極を形成する工程、
を有することを特徴とする半導体装置の製造方法。
【請求項１３】
請求項１２記載の半導体装置の製造方法において、
前記（ｋ１）工程後で、前記（ｋ２）工程前に、
（ｋ３）前記金属膜上にシリコン膜を形成する工程、
を更に有し、
前記（ｋ２）工程では、前記シリコン膜および前記金属膜をパターニングして、前記第１領域に前記第１ゲート電極を、前記第２領域に前記第２ゲート電極を形成することを特徴とする半導体装置の製造方法。
【請求項１４】
請求項１３記載の半導体装置の製造方法において、
前記（ｊ）工程では、前記（ｉ）工程にて反応しなかった前記希土類含有膜、および前記マスク層を、ウェットエッチングによって除去することを特徴とする半導体装置の製造方法。
【請求項１５】
請求項２記載の半導体装置の製造方法において、
前記（ｃ）工程後で、前記（ｄ）工程前に、
（ｃ１）前記第１領域の前記第１Ａｌ含有膜を除去し、前記第２領域の前記第１Ａｌ含有膜を残す工程、
を更に有し、
前記（ｄ）工程では、前記第１領域の前記半導体基板上と前記第２領域の前記第１Ａｌ含有膜上に前記Ｈｆ含有膜が形成されることを特徴とする半導体装置の製造方法。
【請求項１６】
請求項１５記載の半導体装置の製造方法において、
前記（ｉ）工程では、前記熱処理により、前記第１領域の前記Ｈｆ含有膜は前記希土類含有膜と反応し、前記第２領域の前記Ｈｆ含有膜は前記第１Ａｌ含有膜および前記第２Ａｌ含有膜と反応することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、特に、高誘電率ゲート絶縁膜およびメタルゲート電極を有するＭＩＳＦＥＴを備えた半導体装置の製造技術に適用して有効な技術に関する。
【背景技術】
【０００２】
半導体基板上にゲート絶縁膜を形成し、ゲート絶縁膜上にゲート電極を形成し、イオン注入などによりソース・ドレイン領域を形成することで、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）を形成することができる。ゲート電極としては、ポリシリコン膜を使用することが一般的である。
【０００３】
しかしながら、近年、ＭＩＳＦＥＴ素子の微細化に伴いゲート絶縁膜の薄膜化が進み、ポリシリコン膜をゲート電極に使用した場合におけるゲート電極の空乏化の影響が無視できなくなってきている。このため、ゲート電極としてメタルゲート電極を用いてゲート電極の空乏化現象を抑制する技術がある。
【０００４】
また、ＭＩＳＦＥＴ素子の微細化に伴いゲート絶縁膜の薄膜化が進み、薄い酸化シリコン膜をゲート絶縁膜として使用すると、ＭＩＳＦＥＴのチャネル部とゲート電極との間で、電子や正孔が酸化シリコン膜によって形成される障壁をトンネルするようになり、いわゆるトンネル電流が発生し、ゲートリーク電流が大きくなってしまう。このため、ゲート絶縁膜として、酸化シリコン膜より誘電率の高い材料（高誘電率材料）を使用することにより、容量を同じにしても物理的膜厚を増加させることで、リーク電流を低減する技術がある。
【０００５】
特開２００２−３１４０７２号公報（特許文献１）、特開２０１０−４５２１０号公報（特許文献２）や非特許文献１には、メタルゲート電極および高誘電率ゲート絶縁膜を有するＭＩＳＦＥＴに関する技術が記載されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００２−３１４０７２号公報
【特許文献２】特開２０１０−４５２１０号公報
【非特許文献】
【０００７】
【非特許文献１】H. Shinohara et al., SSDM2009, p.789.
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本発明者の検討によれば、次のことが分かった。
【０００９】
メタルゲート電極を用いた場合、ゲート電極の空乏化の問題は解決できるが、ポリシリコンゲート電極を用いた場合に比べて、ｎチャネル型ＭＩＳＦＥＴおよびｐチャネル型ＭＩＳＦＥＴの両方でしきい値電圧の絶対値が大きくなってしまい、低しきい値デバイスの性能が低下するという問題がある。このため、メタルゲート電極を適用する場合には、低しきい値化（しきい値電圧の絶対値の低下）を可能とし、低しきい値デバイスの性能向上を実現することが望まれる。しかしながら、ｎチャネル型ＭＩＳＦＥＴとｐチャネル型ＭＩＳＦＥＴとでメタルゲート電極とゲート絶縁膜の構成が同じ場合、ゲート電極およびゲート絶縁膜材料の組み合わせにより、ｎチャネル型ＭＩＳＦＥＴあるいはｐチャネル型ＭＩＳＦＥＴの一方の低しきい値化を図ると、他方は逆に高しきい値化してしまう。
【００１０】
そこで、ｎチャネル型ＭＩＳＦＥＴおよびｐチャネル型ＭＩＳＦＥＴのそれぞれのしきい値電圧を独立に制御可能とするために、ｎチャネル型ＭＩＳＦＥＴのゲート絶縁膜とｐチャネル型ＭＩＳＦＥＴのゲート絶縁膜とに異なる絶縁材料を選択することが有効である。
【００１１】
ゲート絶縁膜用の高誘電率膜（Ｈｉｇｈ−ｋ膜）として、Ｈｆを含有する高誘電率膜であるＨｆ系ゲート絶縁膜が優れているが、ｎチャネル型ＭＩＳＦＥＴにおけるＨｆ系ゲート絶縁膜に希土類元素（特に好ましくはランタン）を導入すると、ｎチャネル型ＭＩＳＦＥＴを低しきい値化することができる。また、ｐチャネル型ＭＩＳＦＥＴにおけるＨｆ系ゲート絶縁膜にアルミニウム（Ａｌ）を導入すると、ｐチャネル型ＭＩＳＦＥＴを低しきい値化することができる。このため、ｎチャネル型ＭＩＳＦＥＴにおけるＨｆ系ゲート絶縁膜に希土類元素（特にランタン）を選択的に導入し、ｐチャネル型ＭＩＳＦＥＴにおけるＨｆ系ゲート絶縁膜にアルミニウムを選択的に導入することにより、ｎチャネル型ＭＩＳＦＥＴとｐチャネル型ＭＩＳＦＥＴの両方を低しきい値化することができる。
【００１２】
ｎチャネル型ＭＩＳＦＥＴにおけるＨｆ系ゲート絶縁膜に希土類元素（特にランタン）を選択的に導入し、かつｐチャネル型ＭＩＳＦＥＴにおけるＨｆ系ゲート絶縁膜にアルミニウムを選択的に導入する手法として、本発明者はマスク層を用いたプロセスを検討している。以下、本発明者が検討したマスク層を用いたプロセスについて説明する。
【００１３】
まず、半導体基板の主面に、酸化シリコン膜または酸窒化シリコン膜からなる界面層を形成してから、この界面層上に酸化ハフニウム膜などのＨｆ含有膜を形成し、このＨｆ含有膜上に酸化アルミニウム膜などのＡｌ含有膜を形成し、このＡｌ含有膜上に窒化チタン膜などのマスク層を形成する。それから、ｎチャネル型ＭＩＳＦＥＴ形成予定領域のマスク層とＡｌ含有膜を選択的に除去し、ｐチャネル型ＭＩＳＦＥＴ形成予定領域のマスク層とＡｌ含有膜は残す。それから、半導体基板の主面上に酸化ランタン膜などの希土類含有膜を形成する。これにより、ｎチャネル型ＭＩＳＦＥＴ形成予定領域ではＨｆ含有膜上に希土類含有膜が形成され、ｐチャネル型ＭＩＳＦＥＴ形成予定領域ではマスク層上に希土類含有膜が形成された状態となる。この状態で熱処理を行うことで、ｎチャネル型ＭＩＳＦＥＴ形成予定領域では、Ｈｆ含有膜と希土類含有膜とが反応して、希土類元素を含有するＨｆ系高誘電率ゲート絶縁膜が形成され、ｐチャネル型ＭＩＳＦＥＴ形成予定領域では、Ｈｆ含有膜とＡｌ含有膜とが反応して、Ａｌを含有するＨｆ系高誘電率ゲート絶縁膜が形成される。熱処理後、熱処理で反応しなかった希土類含有膜およびマスク層を除去し、その後、メタルゲート電極を形成する。
【００１４】
上記マスク層は、熱処理時にマスク層上の希土類含有膜がマスク層の下のＡｌ含有膜やＨｆ含有膜と反応するのを防止するために使用される。しかしながら、熱処理時にマスク層上の希土類含有膜の希土類元素がマスク層中を拡散して、マスク層の下の層にまで導入されてしまう虞があることが、本発明者の検討により分かった。ｐチャネル型ＭＩＳＦＥＴのＨｆ系高誘電率ゲート絶縁膜に希土類元素が導入されてしまうと、ｐチャネル型ＭＩＳＦＥＴを高しきい値化するように作用する虞がある。また、ｐチャネル型ＭＩＳＦＥＴのＨｆ系ゲート絶縁膜にＡｌを導入することでｐチャネル型ＭＩＳＦＥＴの低しきい値化を図れるが、ｐチャネル型ＭＩＳＦＥＴにおけるＨｆ系ゲート絶縁膜において、特にＨｆ系ゲート絶縁膜と界面層との界面付近にＡｌが存在することが、低しきい値化に大きく作用する。
【００１５】
従って、製造工程を工夫してＭＩＳＦＥＴのしきい値電圧を効率よく低下させることで、半導体装置の性能向上を図ることが望まれる。
【００１６】
本発明の目的は、半導体装置の性能向上を図ることができる技術を提供することにある。
【００１７】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１８】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１９】
代表的な実施の形態による半導体装置の製造方法は、ｎチャネル型の第１ＭＩＳＦＥＴを半導体基板の第１領域に有し、ｐチャネル型の第２ＭＩＳＦＥＴを前記半導体基板の第２領域に有する半導体装置の製造方法である。そして、（ａ）前記半導体基板を用意する工程、（ｂ）前記半導体基板上の前記第１領域および前記第２領域に、酸化シリコンまたは酸窒化シリコンからなる絶縁層を形成する工程、（ｃ）前記第１領域および前記第２領域の前記絶縁層上に、Ａｌを含有する第１Ａｌ含有膜を形成する工程、を有している。また、（ｄ）前記（ｃ）工程後、前記第１および第２ＭＩＳＦＥＴのゲート絶縁膜用で、かつＨｆを含有するＨｆ含有膜を、前記第１領域および前記第２領域の前記第１Ａｌ含有膜上に形成する工程、（ｅ）前記（ｄ）工程後、前記第１領域および前記第２領域の前記Ｈｆ含有膜上に、Ａｌを含有する第２Ａｌ含有膜を形成する工程、も有している。また、（ｆ）前記（ｅ）工程後、前記第１領域および前記第２領域の前記第２Ａｌ含有膜上にマスク層を形成する工程、（ｇ）前記（ｆ）工程後、前記第１領域の前記マスク層および前記第２Ａｌ含有膜を除去し、前記第２領域の前記マスク層および前記第２Ａｌ含有膜を残す工程、も有している。また、（ｈ）前記（ｇ）工程後、希土類元素を含有する希土類含有膜を、前記第１領域の前記Ｈｆ含有膜上および前記第２領域の前記マスク層上に形成する工程、（ｉ）前記（ｈ）工程後、熱処理を行って、前記第１領域の前記Ｈｆ含有膜を前記希土類含有膜と反応させ、前記第２領域の前記Ｈｆ含有膜を前記第１Ａｌ含有膜と反応させる工程、も有している。また、（ｊ）前記（ｉ）工程後、前記（ｉ）工程にて反応しなかった前記希土類含有膜、および前記マスク層を除去する工程、（ｋ）前記（ｊ）工程後、前記第１領域に前記第１ＭＩＳＦＥＴ用の第１ゲート電極を、前記第２領域に前記第２ＭＩＳＦＥＴ用の第２ゲート電極を形成する工程、も有している。
【発明の効果】
【００２０】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００２１】
代表的な実施の形態によれば、半導体装置の性能向上を図ることができる。
【図面の簡単な説明】
【００２２】
【図１】本発明の一実施の形態である半導体装置の要部断面図である。
【図２】本発明の一実施の形態である半導体装置の製造工程の一部を示す製造プロセスフロー図である。
【図３】本発明の一実施の形態である半導体装置の製造工程の一部を示す製造プロセスフロー図である。
【図４】本発明の一実施の形態である半導体装置の製造工程中の要部断面図である。
【図５】図４に続く半導体装置の製造工程中の要部断面図である。
【図６】図５に続く半導体装置の製造工程中の要部断面図である。
【図７】図６に続く半導体装置の製造工程中の要部断面図である。
【図８】図７に続く半導体装置の製造工程中の要部断面図である。
【図９】図８に続く半導体装置の製造工程中の要部断面図である。
【図１０】図９に続く半導体装置の製造工程中の要部断面図である。
【図１１】図１０に続く半導体装置の製造工程中の要部断面図である。
【図１２】図１１に続く半導体装置の製造工程中の要部断面図である。
【図１３】図１２に続く半導体装置の製造工程中の要部断面図である。
【図１４】図１３に続く半導体装置の製造工程中の要部断面図である。
【図１５】図１４に続く半導体装置の製造工程中の要部断面図である。
【図１６】図１５に続く半導体装置の製造工程中の要部断面図である。
【図１７】図１６に続く半導体装置の製造工程中の要部断面図である。
【図１８】図１７に続く半導体装置の製造工程中の要部断面図である。
【図１９】図１８に続く半導体装置の製造工程中の要部断面図である。
【図２０】図１９に続く半導体装置の製造工程中の要部断面図である。
【図２１】ｐチャネル型ＭＩＳＦＥＴのしきい値電圧の説明図である。
【図２２】本発明の他の実施の形態である半導体装置の製造工程の一部を示す製造プロセスフロー図である。
【図２３】本発明の他の実施の形態である半導体装置の製造工程中の要部断面図である。
【図２４】図２３に続く半導体装置の製造工程中の要部断面図である。
【図２５】図２４に続く半導体装置の製造工程中の要部断面図である。
【図２６】図２５に続く半導体装置の製造工程中の要部断面図である。
【図２７】図２６に続く半導体装置の製造工程中の要部断面図である。
【図２８】図２７に続く半導体装置の製造工程中の要部断面図である。
【図２９】図２８に続く半導体装置の製造工程中の要部断面図である。
【図３０】図２９に続く半導体装置の製造工程中の要部断面図である。
【発明を実施するための形態】
【００２３】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００２４】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【００２５】
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
【００２６】
（実施の形態１）
本実施の形態の半導体装置を図面を参照して説明する。
【００２７】
図１は、本発明の一実施の形態である半導体装置、ここではＣＭＩＳＦＥＴ（Complementary Metal Insulator Semiconductor Field Effect Transistor）を有する半導体装置の要部断面図である。
【００２８】
図１に示されるように、本実施の形態の半導体装置は、半導体基板１のｎＭＩＳ形成領域（第１領域）１Ａに形成されたｎチャネル型ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor：ＭＩＳ型電界効果トランジスタ）Ｑｎと半導体基板１のｐＭＩＳ形成領域（第２領域）１Ｂに形成されたｐチャネル型ＭＩＳＦＥＴＱｐとを有している。
【００２９】
すなわち、ｐ型の単結晶シリコンなどからなる半導体基板１は、素子分離領域２によって規定されて互いに電気的に分離されたｎＭＩＳ形成領域１ＡおよびｐＭＩＳ形成領域１Ｂを有しており、ｎＭＩＳ形成領域１Ａの半導体基板１にｐ型ウエルＰＷが形成され、ｐＭＩＳ形成領域１Ｂの半導体基板１にｎ型ウエルＮＷが形成されている。ｎＭＩＳ形成領域１Ａのｐ型ウエルＰＷの表面上には、ｎチャネル型ＭＩＳＦＥＴＱｎのゲート絶縁膜として機能するＨｆ含有絶縁膜（高誘電率ゲート絶縁膜）ＧＩａを介して、ｎチャネル型ＭＩＳＦＥＴＱｎのゲート電極（メタルゲート電極）ＧＥ１が形成されている。また、ｐＭＩＳ形成領域１Ｂのｎ型ウエルＮＷの表面上には、ｐチャネル型ＭＩＳＦＥＴＱｐのゲート絶縁膜として機能するＨｆ含有絶縁膜（高誘電率ゲート絶縁膜）ＧＩｂを介して、ｐチャネル型ＭＩＳＦＥＴＱｐのゲート電極（メタルゲート電極）ＧＥ２が形成されている。
【００３０】
Ｈｆ含有絶縁膜ＧＩａ，ＧＩｂは、半導体基板１（ｐ型ウエルＰＷおよびｎ型ウエルＮＷ）の表面（シリコン面）上に直接的に形成せずに、Ｈｆ含有絶縁膜ＧＩａと半導体基板１（ｐ型ウエルＰＷ）との界面、およびＨｆ含有絶縁膜ＧＩｂと半導体基板１（ｎ型ウエルＮＷ）との界面に、薄い酸化シリコン膜または酸窒化シリコン膜からなる絶縁性の界面層（絶縁層、絶縁膜）３を形成している。酸化シリコンまたは酸窒化シリコンからなる界面層３を設けることで、ゲート絶縁膜と半導体基板（のシリコン面）の界面をＳｉＯ２／Ｓｉ（またはＳｉＯＮ／Ｓｉ）構造にし、トラップなどの欠陥数を減らして、駆動能力や信頼性を向上させることができる。
【００３１】
Ｈｆ含有絶縁膜ＧＩａとＨｆ含有絶縁膜ＧＩｂとは、それぞれ酸化シリコンよりも誘電率（比誘電率）が高い絶縁材料膜、いわゆるＨｉｇｈ−ｋ膜（高誘電率膜）である。なお、本願において、Ｈｉｇｈ−ｋ膜、高誘電率膜あるいは高誘電率ゲート絶縁膜と言うときは、酸化シリコン（ＳｉＯｘ、代表的にはＳｉＯ２）よりも誘電率（比誘電率）が高い膜を意味する。また、本願において、Ｈｆを含有するゲート絶縁膜をＨｆ系ゲート絶縁膜と称する場合もある。
【００３２】
ｐチャネル型ＭＩＳＦＥＴＱｐのゲート絶縁膜（高誘電率ゲート絶縁膜）として機能するＨｆ含有絶縁膜ＧＩｂは、Ｈｆ（ハフニウム）とＯ（酸素）とを主成分として含有する絶縁材料からなり、更にＡｌ（アルミニウム）を含有していることを特徴の一つとしている。このＨｆ含有絶縁膜ＧＩｂは、Ｈｆ（ハフニウム）とＯ（酸素）とＡｌ（アルミニウム）とを必須の構成元素として含有するが、それ以外に更にＮ（窒素）とＳｉ（シリコン、ケイ素）の一方または両方を含有することもできる。Ｈｆ含有絶縁膜ＧＩｂがＡｌ（アルミニウム）を含有するのは、ｐチャネル型ＭＩＳＦＥＴＱｐの低しきい値化を図るためである。従って、Ｈｆ含有絶縁膜ＧＩｂとして、ＨｆＡｌＯ膜、ＨｆＡｌＯＮ膜、ＨｆＡｌＳｉＯＮ膜またはＨｆＡｌＳｉＯ膜を好適に用いることができる。
【００３３】
なお、ＭＩＳＦＥＴの低しきい値化とは、そのＭＩＳＦＥＴのしきい値（しきい値電圧）の絶対値を小さく（低く）することに対応し、ＭＩＳＦＥＴの高しきい値化とは、そのＭＩＳＦＥＴのしきい値（しきい値電圧）の絶対値を大きく（高く）することに対応する。
【００３４】
ここで、ＨｆＡｌＯ膜は、ハフニウム（Ｈｆ）とアルミニウム（Ａｌ）と酸素（Ｏ）とで構成された絶縁材料膜であり、ＨｆＡｌＯＮ膜は、ハフニウム（Ｈｆ）とアルミニウム（Ａｌ）と酸素（Ｏ）と窒素（Ｎ）とで構成された絶縁材料膜である。また、ＨｆＡｌＳｉＯＮ膜は、ハフニウム（Ｈｆ）とアルミニウム（Ａｌ）とシリコン（Ｓｉ）と酸素（Ｏ）と窒素（Ｎ）とで構成された絶縁材料膜であり、ＨｆＡｌＳｉＯ膜は、ハフニウム（Ｈｆ）とアルミニウム（Ａｌ）とシリコン（Ｓｉ）と酸素（Ｏ）とで構成された絶縁材料膜である。
【００３５】
なお、ＨｆＡｌＳｉＯＮ膜（またはＨｆＡｌＳｉＯＮ）と表記した場合、ＨｆＡｌＳｉＯＮ膜（またはＨｆＡｌＳｉＯＮ）におけるＨｆとＡｌとＳｉとＯとＮの原子比は１：１：１：１：１に限定されるものではない。このことは、ＨｆＡｌＯ膜、ＨｆＡｌＯＮ膜、ＨｆＡｌＳｉＯ膜、ＨｆＬｎＯ膜、ＨｆＬｎＯＮ膜、ＨｆＬｎＳｉＯＮ膜、ＨｆＬｎＳｉＯ膜、ＨｆＬｎＡｌＯ膜、ＨｆＬｎＡｌＯＮ膜、ＨｆＬｎＡｌＳｉＯＮ膜、ＨｆＬｎＡｌＳｉＯ膜、ＨｆＯ膜、ＨｆＯＮ膜、ＨｆＳｉＯＮ膜、ＨｆＳｉＯ膜、ＴｉＮ膜、ＴａＮ膜などについても同様である。
【００３６】
ｎチャネル型ＭＩＳＦＥＴＱｎのゲート絶縁膜（高誘電率ゲート絶縁膜）として機能するＨｆ含有絶縁膜ＧＩａは、Ｈｆ（ハフニウム）とＯ（酸素）とを主成分として含有する絶縁材料からなり、更に希土類元素（特に好ましくはＬａ（ランタン））を含有していることを特徴の一つとしている。このＨｆ含有絶縁膜ＧＩａは、Ｈｆ（ハフニウム）とＯ（酸素）と希土類元素とを必須の構成元素として含有するが、それ以外に更にＮ（窒素）とＳｉ（シリコン、ケイ素）の一方または両方を含有することもできる。Ｈｆ含有絶縁膜ＧＩａが希土類元素を含有するのは、ｎチャネル型ＭＩＳＦＥＴＱｎの低しきい値化を図るためである。また、本実施の形態の製造方法（この製造方法については後述する）に従って製造された本実施の形態の半導体装置では、Ｈｆ含有絶縁膜ＧＩａは、更にＡｌ（アルミニウム）も含有しているが、後述の実施の形態２の製造方法に従って製造された半導体装置では、Ｈｆ含有絶縁膜ＧＩａは、Ａｌ（アルミニウム）を含有していない。
【００３７】
なお、本願において、希土類または希土類元素とは、ランタン（Ｌａ）からルテチウム（Ｌｕ）までのランタノイドに、スカンジウム（Ｓｃ）およびイットリウム（Ｙ）を加えたものを言うものとする。
【００３８】
従って、Ｈｆ含有絶縁膜ＧＩａが含有する希土類元素をＬｎと表記すると、Ｈｆ含有絶縁膜ＧＩａとして、ＨｆＬｎＯ膜、ＨｆＬｎＯＮ膜、ＨｆＬｎＳｉＯＮ膜、ＨｆＬｎＳｉＯ膜、ＨｆＬｎＡｌＯ膜、ＨｆＬｎＡｌＯＮ膜、ＨｆＬｎＡｌＳｉＯＮ膜、ＨｆＬｎＡｌＳｉＯ膜を好適に用いることができる。また、ｎチャネル型ＭＩＳＦＥＴＱｎの低しきい値化を図るためにＨｆ含有絶縁膜ＧＩａが含有する希土類元素Ｌｎは、Ｌａ（ランタン）が特に好ましい。
【００３９】
ここで、ＨｆＬｎＯ膜は、ハフニウム（Ｈｆ）と希土類元素（Ｌｎ）と酸素（Ｏ）とで構成された絶縁材料膜であり、ＨｆＬｎＯＮ膜は、ハフニウム（Ｈｆ）と希土類元素（Ｌｎ）と酸素（Ｏ）と窒素（Ｎ）とで構成された絶縁材料膜である。また、ＨｆＬｎＳｉＯＮ膜は、ハフニウム（Ｈｆ）と希土類元素（Ｌｎ）とシリコン（Ｓｉ）と酸素（Ｏ）と窒素（Ｎ）とで構成された絶縁材料膜であり、ＨｆＬｎＳｉＯ膜は、ハフニウム（Ｈｆ）と希土類元素（Ｌｎ）とシリコン（Ｓｉ）と酸素（Ｏ）とで構成された絶縁材料膜である。また、ＨｆＬｎＡｌＯ膜は、ハフニウム（Ｈｆ）と希土類元素（Ｌｎ）とアルミニウム（Ａｌ）と酸素（Ｏ）とで構成された絶縁材料膜であり、ＨｆＬｎＡｌＯＮ膜は、ハフニウム（Ｈｆ）と希土類元素（Ｌｎ）とアルミニウム（Ａｌ）と酸素（Ｏ）と窒素（Ｎ）とで構成された絶縁材料膜である。また、ＨｆＬｎＡｌＳｉＯＮ膜は、ハフニウム（Ｈｆ）と希土類元素（Ｌｎ）とアルミニウム（Ａｌ）とシリコン（Ｓｉ）と酸素（Ｏ）と窒素（Ｎ）とで構成された絶縁材料膜であり、ＨｆＬｎＡｌＳｉＯ膜は、ハフニウム（Ｈｆ）と希土類元素（Ｌｎ）とアルミニウム（Ａｌ）とシリコン（Ｓｉ）と酸素（Ｏ）とで構成された絶縁材料膜である。
【００４０】
各ゲート電極ＧＥ１，ＧＥ２は、ゲート絶縁膜（ｎＭＩＳ形成領域１ＡではＨｆ含有絶縁膜ＧＩａ、ｐＭＩＳ形成領域１ＢではＨｆ含有絶縁膜ＧＩｂ）上に形成されてゲート絶縁膜（ｎＭＩＳ形成領域１ＡではＨｆ含有絶縁膜ＧＩａ、ｐＭＩＳ形成領域１ＢではＨｆ含有絶縁膜ＧＩｂ）に接する金属膜（金属層、メタルゲート膜）９と、この金属膜９上のシリコン膜１０との積層膜（積層構造）で構成されている。ゲート電極ＧＥ１，ＧＥ２のうち、ゲート電極ＧＥ１はｎＭＩＳ形成領域１Ａに形成され、ゲート電極ＧＥ２はｐＭＩＳ形成領域１Ｂに形成されている。
【００４１】
ゲート電極ＧＥ１は、高誘電率ゲート絶縁膜であるＨｆ含有絶縁膜ＧＩａに接する金属膜９を有し、ゲート電極ＧＥ２は、高誘電率ゲート絶縁膜であるＨｆ含有絶縁膜ＧＩｂに接する金属膜９を有しており、各ゲート電極ＧＥ１，ＧＥ２は、いわゆるメタルゲート電極（金属ゲート電極）である。
【００４２】
なお、本願において、金属膜（金属層）とは、金属伝導を示す導電膜（導電層）を言い、単体の金属膜（純金属膜）や合金膜だけでなく、金属伝導を示す金属化合物膜（窒化金属膜や炭化金属膜など）も含むものとする。このため、金属膜９は、金属伝導を示す導電膜であり、金属級に抵抗率が低い。金属膜９として特に好ましいのは、窒化チタン（ＴｉＮ）膜、窒化タンタル（ＴａＮ）膜、窒化タングステン（ＷＮ）膜、炭化チタン（ＴｉＣ）膜、炭化タンタル（ＴａＣ）膜、炭化タングステン（ＷＣ）膜または窒化炭化タンタル（ＴａＣＮ）膜である。
【００４３】
ｎＭＩＳ形成領域１Ａのｐ型ウエルＰＷには、ｎチャネル型ＭＩＳＦＥＴＱｎのＬＤＤ（Lightly doped Drain）構造のソース・ドレイン領域として、ｎ−型半導体領域（エクステンション領域、ＬＤＤ領域）ＥＸ１とそれよりも高不純物濃度のｎ＋型半導体領域（ソース・ドレイン領域）ＳＤ１とが形成されている。また、ｐＭＩＳ形成領域１Ｂのｎ型ウエルＮＷには、ｐチャネル型ＭＩＳＦＥＴＱｐのＬＤＤ構造のソース・ドレイン領域として、ｐ−型半導体領域（エクステンション領域、ＬＤＤ領域）ＥＸ２とそれよりも高不純物濃度のｐ＋型半導体領域（ソース・ドレイン領域）ＳＤ２とが形成されている。ｎ＋型半導体領域ＳＤ１は、ｎ−型半導体領域ＥＸ１よりも不純物濃度が高くかつ接合深さが深く、ｐ＋型半導体領域ＳＤ２は、ｐ−型半導体領域ＥＸ２よりも不純物濃度が高くかつ接合深さが深い。
【００４４】
ゲート電極ＧＥ１，ＧＥ２の側壁上には、絶縁体（絶縁膜）からなるサイドウォールスペーサ（側壁スペーサ、側壁絶縁膜、サイドウォール）ＳＷが形成されている。ｎＭＩＳ形成領域１Ａにおいて、ｎ−型半導体領域ＥＸ１はゲート電極ＧＥ１に整合して形成され、ｎ＋型半導体領域ＳＤ１はゲート電極ＧＥ１の側壁上に設けられたサイドウォールスペーサＳＷに整合して形成されている。また、ｐＭＩＳ形成領域１Ｂにおいて、ｐ−型半導体領域ＥＸ２はゲート電極ＧＥ２に整合して形成され、ｐ＋型半導体領域ＳＤ２はゲート電極ＧＥ２の側壁上に設けられたサイドウォールスペーサＳＷに整合して形成されている。すなわち、ｎ−型半導体領域ＥＸ１は、ゲート電極ＧＥ１の側壁上に形成されたサイドウォールスペーサＳＷの下に位置して、ｎチャネル型ＭＩＳＦＥＴＱｎのチャネル領域とｎ＋型半導体領域ＳＤ１との間に介在し、ｐ−型半導体領域ＥＸ２は、ゲート電極ＧＥ２の側壁上に形成されたサイドウォールスペーサＳＷの下に位置して、ｐチャネル型ＭＩＳＦＥＴＱｐのチャネル領域とｐ＋型半導体領域ＳＤ２との間に介在している。ｎ＋型半導体領域ＳＤ１、ｐ＋型半導体領域ＳＤ２およびシリコン膜１０の表面上には、サリサイド（Salicide：Self Aligned Silicide）技術を用いて、コバルトシリサイド層またはニッケルシリサイド層などの金属シリサイド層（図示せず）を形成することもできる。
【００４５】
更に、後述の絶縁膜（層間絶縁膜）１１、コンタクトホールＣＴ、プラグＰＧ、ストッパ絶縁膜１２、絶縁膜１３および配線Ｍ１（後述の図１９および図２０参照）や、更に上層の多層配線構造が形成されているが、ここでは図示およびその説明は省略する。
【００４６】
次に、本実施の形態の半導体装置の製造工程を図面を参照して説明する。
【００４７】
図２および図３は、本実施の形態の半導体装置、ここではＣＭＩＳＦＥＴを有する半導体装置の製造工程の一部を示す製造プロセスフロー図である。図４〜図２０は、本実施の形態の半導体装置、ここではＣＭＩＳＦＥＴを有する半導体装置の製造工程中の要部断面図である。
【００４８】
まず、図４に示されるように、例えば１〜１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコンなどからなる半導体基板（半導体ウエハ）１を準備（用意）する（図２のステップＳ１）。本実施の形態の半導体装置が形成される半導体基板１は、ｎチャネル型のＭＩＳＦＥＴが形成される領域であるｎＭＩＳ形成領域１Ａと、ｐチャネル型のＭＩＳＦＥＴが形成される領域であるｐＭＩＳ形成領域１Ｂとを有している。それから、半導体基板１の主面に素子分離領域２を形成する（図２のステップＳ２）。素子分離領域２は酸化シリコンなどの絶縁体からなり、例えばＳＴＩ（Shallow Trench Isolation）法により形成される。例えば、半導体基板１に形成された溝（素子分離溝）に埋め込まれた絶縁膜により、素子分離領域２を形成することができる。
【００４９】
次に、図５に示されるように、半導体基板１のｎチャネル型ＭＩＳＦＥＴを形成する領域（ｎＭＩＳ形成領域１Ａ）にｐ型ウエルＰＷを形成し、ｐチャネル型ＭＩＳＦＥＴを形成する領域（ｐＭＩＳ形成領域１Ｂ）にｎ型ウエルＮＷを形成する（図２のステップＳ３）。このステップＳ３において、ｐ型ウエルＰＷは、例えばホウ素（Ｂ）などのｐ型の不純物をイオン注入することなどによって形成され、ｎ型ウエルＮＷは、例えばリン（Ｐ）またはヒ素（Ａｓ）などのｎ型の不純物をイオン注入することなどにより形成される。また、ｐ型ウエルＰＷおよびｎ型ウエルＮＷの形成前または形成後に、半導体基板１の上層部に対して、後で形成されるＭＩＳＦＥＴのしきい値調整用のイオン注入（いわゆるチャネルドープイオン注入）を必要に応じて行なうこともできる。
【００５０】
次に、例えばフッ酸（ＨＦ）水溶液を用いたウェットエッチングなどにより半導体基板１の表面の自然酸化膜を除去することによって、半導体基板１の表面を清浄化（洗浄）する。これにより、半導体基板１（ｐ型ウエルＰＷおよびｎ型ウエルＮＷ）の表面（シリコン面）が露出される。
【００５１】
次に、半導体基板１の表面（すなわちｐ型ウエルＰＷおよびｎ型ウエルＮＷの表面）上に、絶縁層として、酸化シリコン膜または酸窒化シリコン膜からなる界面層（絶縁層、絶縁膜）３を形成する（図２のステップＳ４）。
【００５２】
界面層３の膜厚は薄く、好ましくは０．５〜２ｎｍ、例えば１ｎｍ程度とすることができる。ステップＳ４において、界面層３は、例えば熱酸化法などを用いて形成することができる。また、界面層３を酸窒化シリコン膜とする場合は、例えば、Ｎ２ＯとＯ２とＨ２とを用いた高温短時間酸化法、あるいは、酸化シリコン膜を形成した後にプラズマ中で窒化処理を行う手法などにより、形成することができる。
【００５３】
ステップＳ４で界面層３を形成してから、この界面層３上に後述のＡｌ含有膜４を形成することで、トラップなどの欠陥数を減らして、駆動能力や信頼性を向上させることができる。
【００５４】
次に、図６に示されるように、半導体基板１の主面上に、すなわち界面層３上に、Ａｌ含有膜（Ａｌ含有層、第１Ａｌ含有膜）４を形成する（図２のステップＳ５）。ステップＳ５において、Ａｌ含有膜４は、半導体基板１の主面全面に形成されるため、ｎＭＩＳ形成領域１ＡおよびｐＭＩＳ形成領域１Ｂの両方に形成される。このＡｌ含有膜４は、主として、ｐチャネル型ＭＩＳＦＥＴＱｐの低しきい値化を図るために形成される。
【００５５】
Ａｌ含有膜４は、Ａｌ（アルミニウム）を含有する材料膜であり、Ａｌ（アルミニウム）を主成分として含有している。Ａｌ含有膜４としては、酸化アルミニウム膜（ＡｌＯ膜、代表的にはＡｌ２Ｏ３膜）が最も好ましいが、それ以外にも、窒化アルミニウム膜（ＡｌＮ膜）または酸窒化アルミニウム膜（アルミニウム酸窒化物膜、ＡｌＯＮ膜）を好適に用いることができる。Ａｌ含有膜４は、スパッタリングなどのＰＶＤ（Physical Vapor Deposition）法、またはＡＬＤ（Atomic Layer Deposition：原子層堆積）法などによって形成することができ、その膜厚（形成膜厚）は、好ましくは１ｎｍ以下、例えば０．２ｎｍ程度（Ａｌの原子密度として１．２×１０１５／ｃｍ２程度）とすることができる。形成したＡｌ含有膜４におけるＡｌの原子密度（面密度）の好適な範囲としては、例えば５×１０１３／ｃｍ２〜６×１０１５／ｃｍ２程度を例示できる。
【００５６】
次に、図７に示されるように、半導体基板１の主面上に、すなわちＡｌ含有膜４上に、Ｈｆ含有膜（Ｈｆ含有層）５を形成する（図２のステップＳ６）。ステップＳ６において、Ｈｆ含有膜５は、半導体基板１の主面全面に形成されるため、ｎＭＩＳ形成領域１ＡおよびｐＭＩＳ形成領域１Ｂの両方に形成される。このＨｆ含有膜５は、上記ｎチャネル型ＭＩＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥＴＱｐの高誘電率ゲート絶縁膜（すなわち上記Ｈｆ含有絶縁膜ＧＩａ，ＧＩｂ）形成用のベースとなる絶縁膜である。
【００５７】
Ｈｆ含有膜５は、ハフニウム（Ｈｆ）を含有する絶縁膜であり、より特定的には、ハフニウム（Ｈｆ）と酸素（Ｏ）を含有する絶縁材料からなる。Ｈｆ含有膜５は、好ましくは、ＨｆＯ膜（酸化ハフニウム膜、代表的なのはＨｆＯ２膜）、ＨｆＯＮ膜（酸窒化ハフニウム膜）、ＨｆＳｉＯＮ膜（ハフニウムシリコンオキシナイトライド膜）またはＨｆＳｉＯ膜（ハフニウムシリケート膜）である。このうち、ＨｆＯＮ膜をＨｆ含有膜５として用いれば、耐熱性向上やリーク電流の更なる低減を図ることができる。従って、Ｈｆ含有膜５は、ハフニウム（Ｈｆ）と酸素（Ｏ）を主成分として含有する絶縁膜とみなすことができ、更にＮ（窒素）とＳｉ（シリコン、ケイ素）の一方または両方を含有することもできる。また、Ｈｆ含有膜５は、希土類元素（特にＬａ）とＡｌを含有しないことが好ましい。Ｈｆ含有膜５の膜厚（形成膜厚）は、好ましくは１〜３ｎｍ、例えば２ｎｍ程度とすることができる。
【００５８】
ここで、ＨｆＯ膜は、ハフニウム（Ｈｆ）と酸素（Ｏ）とで構成された絶縁材料膜であり、ＨｆＯＮ膜は、ハフニウム（Ｈｆ）と酸素（Ｏ）と窒素（Ｎ）とで構成された絶縁材料膜であり、ＨｆＳｉＯＮ膜は、ハフニウム（Ｈｆ）とシリコン（Ｓｉ）と酸素（Ｏ）と窒素（Ｎ）とで構成された絶縁材料膜であり、ＨｆＳｉＯ膜は、ハフニウム（Ｈｆ）とシリコン（Ｓｉ）と酸素（Ｏ）とで構成された絶縁材料膜である。
【００５９】
ステップＳ６のＨｆ含有膜５形成工程は、例えば次のようにして行うことができる。
【００６０】
Ｈｆ含有膜５がＨｆＳｉＯＮ膜の場合には、ＡＬＤ（Atomic Layer Deposition：原子層堆積）法またはＣＶＤ（Chemical Vapor Deposition：化学的気相成長）法を用いてまずＨｆＳｉＯ膜を堆積する。それから、このＨｆＳｉＯ膜をプラズマ窒化処理のような窒化処理によって窒化する（すなわちＨｆＳｉＯ膜を窒化してＨｆＳｉＯＮ膜にする）ことによって、ＨｆＳｉＯＮ膜を形成することができる。この窒化処理の後に、不活性または酸化雰囲気中で熱処理する場合もある。
【００６１】
Ｈｆ含有膜５がＨｆＯＮ膜の場合には、ＡＬＤ法またはＣＶＤ法を用いてまずＨｆＯ膜（代表的にはＨｆＯ２膜）を堆積してから、このＨｆＯ膜をプラズマ窒化処理のような窒化処理によって窒化する（すなわちＨｆＯ膜をＨｆＯＮ膜にする）ことによって、ＨｆＯＮ膜を形成することができる。この窒化処理の後に、不活性または酸化雰囲気中で熱処理する場合もある。
【００６２】
Ｈｆ含有膜５がＨｆＯ膜（代表的にはＨｆＯ２膜）の場合には、ＡＬＤ法またはＣＶＤ法を用いてＨｆＯ膜（代表的にはＨｆＯ２膜）を堆積すればよく、窒化処理を行う必要はない。その後、不活性または酸化雰囲気中で熱処理する場合もある。
【００６３】
Ｈｆ含有膜５がＨｆＳｉＯ膜の場合には、ＡＬＤ法またはＣＶＤ法を用いてＨｆＳｉＯ膜を堆積すればよく、窒化処理を行う必要はない。その後、不活性または酸化雰囲気中で熱処理する場合もある。
【００６４】
上記ステップＳ６でＨｆ含有膜５を形成した後、図８に示されるように、半導体基板１の主面上に、すなわちＨｆ含有膜５上に、Ａｌ含有膜（Ａｌ含有層、第２Ａｌ含有膜）６を形成する（図２のステップＳ７）。このステップＳ７において、Ａｌ含有膜６は、半導体基板１の主面全面に形成されるため、ｎＭＩＳ形成領域１ＡおよびｐＭＩＳ形成領域１ＢのＨｆ含有膜５上に形成される。このＡｌ含有膜６は、主として、後述の希土類含有膜８から希土類元素がｐＭＩＳ形成領域１ＢのＨｆ含有膜５中に拡散するのを抑制または防止するために形成される。また、Ａｌ含有膜６のＡｌが、ｐＭＩＳ形成領域１Ｂに形成されるｐチャネル型ＭＩＳＦＥＴＱｐを低しきい値化する作用もある。
【００６５】
Ａｌ含有膜６は、Ａｌ（アルミニウム）を含有する材料膜であり、Ａｌ（アルミニウム）を主成分として含有している。Ａｌ含有膜６としては、酸化アルミニウム膜（ＡｌＯ膜、代表的にはＡｌ２Ｏ３膜）が最も好ましいが、それ以外にも、窒化アルミニウム膜（ＡｌＮ膜）または酸窒化アルミニウム膜（アルミニウム酸窒化物膜、ＡｌＯＮ膜）を好適に用いることができる。Ａｌ含有膜６は、スパッタリングなどのＰＶＤ法、またはＡＬＤ法などによって形成することができ、その膜厚（形成膜厚）は、好ましくは１ｎｍ以下、例えば０．３ｎｍ程度（Ａｌの原子密度として１．７×１０１５／ｃｍ２程度）とすることができる。形成したＡｌ含有膜６におけるＡｌの原子密度（面密度）の好適な範囲としては、例えば５×１０１３／ｃｍ２〜６×１０１５／ｃｍ２程度を例示できる。
【００６６】
次に、図９に示されるように、半導体基板１の主面上に、すなわちＡｌ含有膜６上に、マスク層７を形成する（図２のステップＳ８）。
【００６７】
ステップＳ８において、マスク層７は、半導体基板１の主面全面に形成されるため、ｎＭＩＳ形成領域１ＡおよびｐＭＩＳ形成領域１ＢのＡｌ含有膜６上に形成される。マスク層７は、例えばスパッタリング法などのＰＶＤ法、またはＡＬＤ法などを用いて形成することができ、その膜厚（形成膜厚）は、好ましくは１０〜５０ｎｍ、例えば３０ｎｍ程度とすることができる。
【００６８】
マスク層７は、好ましくは窒化金属膜からなるが、より好ましくは窒化チタン（ＴｉＮ）膜または窒化タンタル（ＴａＮ）膜であり、特に好ましいのは窒化チタン（ＴｉＮ）膜である。マスク層７は、後で形成する希土類含有膜８がｐＭＩＳ形成領域１ＢのＨｆ含有膜５やＡｌ含有膜６と反応するのを抑制または防止するために形成される。この反応防止の機能や、加工がし易く、除去もし易いことが望ましい点を考慮すると、マスク層７として、上記材料は好適である。
【００６９】
ステップＳ８でマスク層７を形成した段階では、ｎＭＩＳ形成領域１ＡおよびｐＭＩＳ形成領域１Ｂの両方において、半導体基板１（ウエル領域）上に、界面層３、Ａｌ含有膜４、Ｈｆ含有膜５、Ａｌ含有膜６およびマスク層７が下から順に積層された状態となっている。
【００７０】
次に、図１０に示されるように、ｎＭＩＳ形成領域１Ａのマスク層７およびＡｌ含有膜６をエッチング（好ましくはウェットエッチング、あるいはドライエッチングとウェットエッチングとの併用）によって選択的に除去し、ｐＭＩＳ形成領域１Ｂのマスク層７およびＡｌ含有膜６を残す（図２のステップＳ９）。これにより、ｎＭＩＳ形成領域１Ａでは、Ｈｆ含有膜５が露出され、一方ｐＭＩＳ形成領域１Ｂでは、Ｈｆ含有膜５上にＡｌ含有膜６およびその上のマスク層７が形成された状態が維持される。
【００７１】
具体的には、ステップＳ９では、マスク層７上にｐＭＩＳ形成領域１Ｂを覆いかつｎＭＩＳ形成領域１Ａを露出するフォトレジストパターン（図示せず）を形成してから、該フォトレジストパターンをエッチングマスクとして用いて、ｎＭＩＳ形成領域１Ａのマスク層７をエッチング（好ましくはウェットエッチング）して除去し、続いて、ｎＭＩＳ形成領域１ＡのＡｌ含有膜６をエッチング（好ましくはウェットエッチング）して除去する。その後、フォトレジストパターンは除去する。
【００７２】
マスク層７として窒化チタン膜を用いた場合には、ステップＳ９でｎＭＩＳ形成領域１Ａのマスク層７を除去するためのエッチング液として、例えば過酸化水素水などを用いることができる。また、フォトレジストパターン（図示せず）をエッチングマスクとして用いて、ｎＭＩＳ形成領域１Ａのマスク層７をエッチング（好ましくはウェットエッチング）して除去してから、このフォトレジストパターンを除去し、その後、残存するマスク層７をエッチングマスクとして用いて、ｎＭＩＳ形成領域１ＡのＡｌ含有膜６をエッチング（好ましくはウェットエッチング）して除去することもできる。また、エッチング液を調整することにより、フォトレジストパターン（図示せず）をエッチングマスクとして用いて、ｎＭＩＳ形成領域１Ａのマスク層７をウェットエッチングする際に、ｎＭＩＳ形成領域１ＡのＡｌ含有膜６も一緒にウェットエッチングすることも可能である。
【００７３】
また、ステップＳ９において、ｎＭＩＳ形成領域１ＡのＡｌ含有膜６を残すことも可能であるが、上述のようにｎＭＩＳ形成領域１ＡのＡｌ含有膜６を除去する方が好ましい。これは、ｎＭＩＳ形成領域１ＡにＡｌ含有膜６が残っていると、このＡｌ含有膜６が、ｎチャネル型ＭＩＳＦＥＴを高しきい値化する作用を有することと、後述のステップＳ１１の熱処理時に希土類含有膜８の希土類がＨｆ含有膜５に拡散しにくくなるためである。
【００７４】
次に、図１１に示されるように、半導体基板１の主面上に、希土類含有膜（希土類含有層）８を形成する（図２のステップＳ１０）。ステップＳ１０において、希土類含有膜８は、半導体基板１の主面全面に形成されるため、ｎＭＩＳ形成領域１ＡおよびｐＭＩＳ形成領域１Ｂの両方に形成される。この希土類含有膜８は、主として、ｎチャネル型ＭＩＳＦＥＴＱｎの低しきい値化を図るために形成される。
【００７５】
上記ステップＳ９のエッチング工程でｎＭＩＳ形成領域１Ａのマスク層７およびＡｌ含有膜６を除去しかつｐＭＩＳ形成領域１Ｂのマスク層７およびＡｌ含有膜６を残していたので、ステップＳ１０では、希土類含有膜８は、ｎＭＩＳ形成領域１ＡではＨｆ含有膜５上に形成され、ｐＭＩＳ形成領域１Ｂではマスク層７上に形成される。このため、ｎＭＩＳ形成領域１Ａでは希土類含有膜８とＨｆ含有膜５とが接触しているが、ｐＭＩＳ形成領域１Ｂでは、希土類含有膜８とＡｌ含有膜６（およびＨｆ含有膜５）とは、間にマスク層７が介在するため互いに接触していない状態となる。
【００７６】
希土類含有膜８は、希土類元素を含有する材料膜であり、希土類元素を主成分として含有し、特に好ましくはＬａ（ランタン）を含有している。安定性の観点から、希土類含有膜８は、好ましくは酸化希土類膜（希土類酸化物層）であり、特に好ましくは酸化ランタン膜（酸化ランタンとして代表的なのはＬａ２Ｏ３）である。希土類含有膜８は、Ｈｆ（ハフニウム）を含有していない。この希土類含有膜８は、主として、ｎチャネル型ＭＩＳＦＥＴＱｎの低しきい値化を図るために形成される。希土類含有膜８は、スパッタリングなどのＰＶＤ法、またはＡＬＤ法などによって形成することができ、その膜厚（形成膜厚）は、好ましくは１ｎｍ以下、例えば０．５ｎｍ程度（Ｌａの原子密度として１．２×１０１５／ｃｍ２程度）とすることができる。形成した希土類含有膜８における希土類元素の原子密度（面密度）の好適な範囲としては、例えば５×１０１３／ｃｍ２〜２．４×１０１５／ｃｍ２程度を例示できる。
【００７７】
ステップＳ１０で希土類含有膜８を形成した段階では、ｎＭＩＳ形成領域１Ａにおいては、半導体基板１（ｐ型ウエルＰＷ）上に、界面層３、Ａｌ含有膜４、Ｈｆ含有膜５及び希土類含有膜８が下から順に積層された状態となり、一方ｐＭＩＳ形成領域１Ｂにおいては、半導体基板１（ｎ型ウエルＮＷ）上に、界面層３、Ａｌ含有膜４、Ｈｆ含有膜５、Ａｌ含有膜６、マスク層７及び希土類含有膜８が下から順に積層された状態となっている。
【００７８】
次に、半導体基板１に対して熱処理を施す（図２のステップＳ１１）。ステップＳ１１の熱処理工程は、熱処理温度を好ましくは６００〜１０００℃の範囲内、例えば８５０℃程度とし、不活性ガス雰囲気中（窒素ガス雰囲気中でもよい）で行うことができる。
【００７９】
このステップＳ１１の熱処理により、ｎＭＩＳ形成領域１Ａにおいて、Ｈｆ含有膜５が希土類含有膜８と反応し、ｐＭＩＳ形成領域１Ｂにおいて、Ｈｆ含有膜５がＡｌ含有膜４と反応する。すなわち、ステップＳ１１の熱処理により、希土類含有膜８を構成する希土類元素が、ｎＭＩＳ形成領域１ＡのＨｆ含有膜５に拡散（導入）し、Ａｌ含有膜４を構成するＡｌが、ｐＭＩＳ形成領域１ＢのＨｆ含有膜５に拡散（導入）する。
【００８０】
なお、ｐＭＩＳ形成領域１Ｂにおいては、Ｈｆ含有膜５の下にＡｌ含有膜４を形成しているだけでなく、Ｈｆ含有膜５の上にＡｌ含有膜６を形成しているため、ステップＳ１１の熱処理により、ｐＭＩＳ形成領域１ＢのＨｆ含有膜５は、Ａｌ含有膜４だけでなく、Ａｌ含有膜６とも反応し得る。このため、ステップＳ１１の熱処理により、Ａｌ含有膜４を構成するＡｌだけでなく、Ａｌ含有膜６を構成するＡｌも、ｐＭＩＳ形成領域１ＢのＨｆ含有膜５に拡散（導入）し得る。
【００８１】
また、ｎＭＩＳ形成領域１Ａにおいては、Ｈｆ含有膜５の上に希土類含有膜８を形成しているだけでなく、Ｈｆ含有膜５の下にＡｌ含有膜４を形成しているため、ステップＳ１１の熱処理により、ｎＭＩＳ形成領域１ＡのＨｆ含有膜５は、希土類含有膜８だけでなく、Ａｌ含有膜４とも反応し得る。このため、ステップＳ１１の熱処理により、希土類含有膜８を構成する希土類元素だけでなく、Ａｌ含有膜４を構成するＡｌも、ｎＭＩＳ形成領域１ＡのＨｆ含有膜５に拡散（導入）し得る。一方、後述の実施の形態２では、ｎＭＩＳ形成領域１ＡのＨｆ含有膜５の下にＡｌ含有膜４は形成されていないため、ステップＳ１１の熱処理により、ｎＭＩＳ形成領域１ＡのＨｆ含有膜５は、希土類含有膜８と反応するが、Ａｌ含有膜４とは反応しない。
【００８２】
このステップＳ１１の熱処理により、ｎＭＩＳ形成領域１Ａでは、Ａｌ含有膜４とＨｆ含有膜５と希土類含有膜８とが反応（混合、ミキシング、相互拡散）して、図１２に示されるように、Ａｌ含有膜４とＨｆ含有膜５と希土類含有膜８との反応層（混合層、ミキシング層）であるＨｆ含有絶縁膜ＧＩａが形成される。別の見方をすると、ステップＳ１１の熱処理により、ｎＭＩＳ形成領域１Ａでは、希土類含有膜８の希土類元素やＡｌ含有膜４のＡｌがＨｆ含有膜５に導入されて、Ｈｆ含有膜５が、Ｈｆ含有絶縁膜ＧＩａとなる。
【００８３】
また、ステップＳ１１の熱処理により、ｐＭＩＳ形成領域１Ｂでは、Ａｌ含有膜４とＨｆ含有膜５とＡｌ含有膜６とが反応（混合、ミキシング、相互拡散）して、図１２に示されるように、Ａｌ含有膜４とＨｆ含有膜５とＡｌ含有膜６との反応層（混合層、ミキシング層）であるＨｆ含有絶縁膜ＧＩｂが形成される。別の見方をすると、ステップＳ１１の熱処理により、ｐＭＩＳ形成領域１Ｂでは、Ａｌ含有膜４，６のＡｌがＨｆ含有膜５に導入されて、Ｈｆ含有膜５が、Ｈｆ含有絶縁膜ＧＩｂとなる。
【００８４】
ｐＭＩＳ形成領域１Ｂでは、希土類含有膜８はマスク層７上に形成されており、ｐＭＩＳ形成領域１Ｂの希土類含有膜８は、マスク層７と反応しにくいため、ステップＳ１１の熱処理後、マスク層７上に残存している。
【００８５】
また、ステップＳ１１の熱処理時には、Ａｌ含有膜４やＨｆ含有膜５と下部の界面層３との反応を抑制して、界面層３としての酸化シリコン膜または酸窒化シリコン膜を残存させることが好ましい。すなわち、ｎＭＩＳ形成領域１Ａにおいて、Ｈｆ含有絶縁膜ＧＩａと半導体基板１（ｐ型ウエルＰＷ）との間に界面層３としての酸化シリコン膜または酸窒化シリコン膜を残存させ、またｐＭＩＳ形成領域１Ｂにおいて、Ｈｆ含有絶縁膜ＧＩｂと半導体基板１（ｎ型ウエルＮＷ）との間に界面層３としての酸化シリコン膜または酸窒化シリコン膜を残存させることが好ましい。これにより、駆動力や信頼性の劣化を抑制した良好なデバイスを作製することができる。
【００８６】
Ｈｆ含有膜５は、ハフニウム（Ｈｆ）と酸素（Ｏ）とを主成分として含有し、Ａｌ含有膜４，６は、Ａｌ（アルミニウム）を主成分として含有しているため、ｐＭＩＳ形成領域１ＢにおいてＨｆ含有膜５とＡｌ含有膜４，６とが反応して形成されたＨｆ含有絶縁膜ＧＩｂは、ハフニウム（Ｈｆ）と酸素（Ｏ）とアルミニウム（Ａｌ）とを主成分として含有する絶縁膜である。また、Ｈｆ含有膜５が更に窒素（Ｎ）も含有していた場合には、Ｈｆ含有絶縁膜ＧＩｂも、更に窒素（Ｎ）も含有したものとなり、また、Ｈｆ含有膜５が更にＳｉ（シリコン、ケイ素）も含有していた場合には、Ｈｆ含有絶縁膜ＧＩｂも、更にＳｉ（シリコン、ケイ素）も含有したものとなる。
【００８７】
このため、Ａｌ含有膜４，６が酸化アルミニウム膜の場合には、Ｈｆ含有膜５の種類によって、Ｈｆ含有絶縁膜ＧＩｂは以下のような組成の膜となり得る。すなわち、Ｈｆ含有膜５がＨｆＯ膜（代表的にはＨｆＯ２膜）の場合は、Ｈｆ含有絶縁膜ＧＩｂはＨｆＡｌＯ膜となり、また、Ｈｆ含有膜５がＨｆＯＮ膜の場合は、Ｈｆ含有絶縁膜ＧＩｂはＨｆＡｌＯＮ膜となり、また、Ｈｆ含有膜５がＨｆＳｉＯ膜の場合は、Ｈｆ含有絶縁膜ＧＩｂはＨｆＡｌＳｉＯ膜となり、また、Ｈｆ含有膜５がＨｆＳｉＯＮ膜の場合は、Ｈｆ含有絶縁膜ＧＩｂはＨｆＡｌＳｉＯＮ膜となる。Ａｌ含有膜４，６が窒化アルミニウム膜または酸窒化アルミニウム膜の場合には、Ｈｆ含有膜５の種類によって、Ｈｆ含有絶縁膜ＧＩｂは以下のような組成の膜となり得る。すなわち、Ｈｆ含有膜５がＨｆＯ膜（代表的にはＨｆＯ２膜）またはＨｆＯＮ膜の場合は、Ｈｆ含有絶縁膜ＧＩｂはＨｆＡｌＯＮ膜となり、また、Ｈｆ含有膜５がＨｆＳｉＯ膜またはＨｆＳｉＯＮ膜の場合は、Ｈｆ含有絶縁膜ＧＩｂはＨｆＡｌＳｉＯＮ膜となる。
【００８８】
Ｈｆ含有膜５は、ハフニウム（Ｈｆ）と酸素（Ｏ）とを主成分として含有し、希土類含有膜８は、希土類元素（Ｌｎ）を主成分として含有しているため、ｎＭＩＳ形成領域１ＡにおいてＨｆ含有膜５と希土類含有膜８とが反応して形成されたＨｆ含有絶縁膜ＧＩａは、ハフニウム（Ｈｆ）と酸素（Ｏ）と希土類元素（Ｌｎ）とを主成分として含有する絶縁膜である。Ａｌ含有膜４もＨｆ含有絶縁膜ＧＩａの形成に寄与しているため、Ｈｆ含有絶縁膜ＧＩａは、更にアルミニウム（Ａｌ）も含有している（但し後述の実施の形態２の場合はＨｆ含有絶縁膜ＧＩａはＡｌを含有しない）。Ｈｆ含有絶縁膜ＧＩａが含有する希土類元素Ｌｎは、希土類含有膜８が含有していた希土類元素Ｌｎと同じである。また、Ｈｆ含有膜５が更に窒素（Ｎ）も含有していた場合には、Ｈｆ含有絶縁膜ＧＩａも、更に窒素（Ｎ）も含有したものとなり、また、Ｈｆ含有膜５が更にＳｉ（シリコン、ケイ素）も含有していた場合には、Ｈｆ含有絶縁膜ＧＩａも、更にＳｉ（シリコン、ケイ素）も含有したものとなる。
【００８９】
従って、Ｈｆ含有膜５がＨｆＳｉＯＮ膜の場合には、Ｈｆ含有絶縁膜ＧＩａはＨｆＬｎＡｌＳｉＯＮ膜となり、Ｈｆ含有膜５がＨｆＳｉＯ膜の場合には、Ｈｆ含有絶縁膜ＧＩａはＨｆＬｎＡｌＳｉＯ膜となり、Ｈｆ含有膜５がＨｆＯＮ膜の場合は、Ｈｆ含有絶縁膜ＧＩａはＨｆＬｎＡｌＯＮ膜となり、Ｈｆ含有膜５がＨｆＯ膜（代表的にはＨｆＯ２膜）の場合は、Ｈｆ含有絶縁膜ＧＩａはＨｆＬｎＡｌＯ膜となる。
【００９０】
ステップＳ１１の熱処理工程を行った後、図１３に示されるように、ステップＳ１１の熱処理工程で反応しなかった希土類含有膜８（未反応の希土類含有膜８、特にマスク層７上に残存する希土類含有膜８）を、エッチング（好ましくはウェットエッチング）によって除去し、それから、マスク層７をエッチング（好ましくはウェットエッチング）によって除去する（図２のステップＳ１２）。また、他の形態として、ステップＳ１２において、ステップＳ１１の熱処理工程で反応しなかった希土類含有膜８（未反応の希土類含有膜８、特にマスク層７上に残存する希土類含有膜８）と、マスク層７とを、一緒に除去（好ましくはウェットエッチングにより除去）することもできる。
【００９１】
また、詳細は後述するが、ステップＳ１１の熱処理を行うと、ｐＭＩＳ形成領域１Ｂに形成されているＡｌ含有膜６のうち、下層部はＨｆ含有絶縁膜５と反応するが、上層部分は希土類含有膜８からマスク層７を通って拡散してきた希土類元素と反応し、この希土類元素と反応した部分（上層部分）は、ステップＳ１２でマスク層７を除去する際に、一緒に除去され得る。
【００９２】
ステップＳ１２のエッチング工程により、ｎＭＩＳ形成領域１ＡではＨｆ含有絶縁膜ＧＩａが露出し、ｐＭＩＳ形成領域１ＢではＨｆ含有絶縁膜ＧＩｂが露出した状態となる。ステップＳ１２のエッチング（ウェットエッチング）には、例えば硫酸と過酸化水素の混合液などを好適に用いることができる。
【００９３】
次に、図１４に示されるように、ｎＭＩＳ形成領域１ＡおよびｐＭＩＳ形成領域１Ｂを含む半導体基板１の主面上に、すなわちｎＭＩＳ形成領域１ＡのＨｆ含有絶縁膜ＧＩａおよびｐＭＩＳ形成領域１ＢのＨｆ含有絶縁膜ＧＩｂ上に、メタルゲート（金属ゲート電極）用の金属膜（金属層、メタルゲート膜）９を形成する（図３のステップＳ１３）。
【００９４】
金属膜９は、好ましくは、窒化チタン（ＴｉＮ）膜、窒化タンタル（ＴａＮ）膜、窒化タングステン（ＷＮ）膜、炭化チタン（ＴｉＣ）膜、炭化タンタル（ＴａＣ）膜、炭化タングステン（ＷＣ）膜または窒化炭化タンタル（ＴａＣＮ）膜である。金属膜９は、例えばスパッタリング法などにより形成することができる。金属膜９の膜厚（形成膜厚）は、例えば５〜２０ｎｍ程度とすることができる。
【００９５】
次に、図１５に示されるように、半導体基板１の主面上に、すなわち金属膜９上に、シリコン膜１０を形成する（図３のステップＳ１４）。シリコン膜１０は、多結晶シリコン膜または非晶質シリコン膜とすることができるが、成膜時には非晶質シリコン膜であった場合でも、成膜後の熱処理（例えば後述のステップＳ１９の活性化アニール処理）で多結晶シリコン膜となる。シリコン膜１０の膜厚は、例えば３０〜８０ｎｍ程度とすることができる。また、他の形態として、シリコン膜１０として、Ｇｅ（ゲルマニウム）を含むシリコン膜（シリコンゲルマニウム膜）を用いることもできる。
【００９６】
ステップＳ１３で形成する金属膜９の厚みを厚くすることでステップＳ１４のシリコン膜１０の形成工程を省略する（すなわちゲート電極ＧＥ１，ＧＥ２をシリコン膜１０無しの金属膜９で形成する）ことも可能であるが、ステップＳ１４で金属膜９上にシリコン膜１０を形成する（すなわちゲート電極ＧＥ１，ＧＥ２を金属膜９とその上のシリコン膜１０との積層膜で形成する）方が、より好ましい。その理由は、金属膜９の厚みが厚すぎると、金属膜９が剥離しやすくなる問題や、あるいは金属膜９をパターニングする際のオーバーエッチングによる基板ダメージの問題が生じる可能性があるが、金属膜９とシリコン膜１０との積層膜でゲート電極を形成することで、金属膜９のみでゲート電極を形成する場合に比べて金属膜９の厚みを薄くすることができるため、上記問題を改善できるからである。また、金属膜９上にシリコン膜１０を形成した場合、これまでのポリシリコンゲート電極（ポリシリコンからなるゲート電極）の加工方法やプロセスを踏襲できるため、微細加工性、製造コストおよび歩留まりの点でも優位である。
【００９７】
次に、シリコン膜１０および金属膜９の積層膜をパターニングすることにより、図１６に示されるように、金属膜９および金属膜９上のシリコン膜１０からなるゲート電極ＧＥ１，ＧＥ２を形成する（図３のステップＳ１５）。ステップＳ１５のパターニング工程（ゲート電極ＧＥ１，ＧＥ２形成工程）は、例えば、フォトリソグラフィ法を用いてシリコン膜１０上にフォトレジストパターン（図示せず）を形成してから、このフォトレジストパターンをエッチングマスクとして用いて、シリコン膜１０および金属膜９の積層膜をエッチング（好ましくはドライエッチング）してパターニングすることにより、行うことができる。その後、このフォトレジストパターンは除去される。
【００９８】
ゲート電極ＧＥ１は、ｎＭＩＳ形成領域１Ａにおいて、Ｈｆ含有絶縁膜ＧＩａ上に形成され、ゲート電極ＧＥ２は、ｐＭＩＳ形成領域１Ｂにおいて、Ｈｆ含有絶縁膜ＧＩｂ上に形成される。すなわち、金属膜９および金属膜９上のシリコン膜１０からなるゲート電極ＧＥ１が、ｎＭＩＳ形成領域１Ａのｐ型ウエルＰＷの表面上に、ゲート絶縁膜としてのＨｆ含有絶縁膜ＧＩａを介して形成され、金属膜９および金属膜９上のシリコン膜１０からなるゲート電極ＧＥ２が、ｐＭＩＳ形成領域１Ｂのｎ型ウエルＮＷの表面上に、ゲート絶縁膜としてのＨｆ含有絶縁膜ＧＩｂを介して形成される。Ｈｆ含有絶縁膜ＧＩａとＨｆ含有絶縁膜ＧＩｂとは、いずれも酸化シリコンよりも誘電率（比誘電率）が高く、高誘電率ゲート絶縁膜として機能する。
【００９９】
ステップＳ１５でシリコン膜１０および金属膜９をパターニングするドライエッチング工程の後に、ゲート電極ＧＥ１で覆われない部分のＨｆ含有絶縁膜ＧＩａとゲート電極ＧＥ２で覆われない部分のＨｆ含有絶縁膜ＧＩｂとを除去するためのウェットエッチングを行うことが、より好ましい。ゲート電極ＧＥ１の下部に位置するＨｆ含有絶縁膜ＧＩａとゲート電極ＧＥ２の下部に位置するＨｆ含有絶縁膜ＧＩｂとは、ステップＳ１５のドライエッチングおよびその後のウェットエッチングで除去されずに残存して、高誘電率ゲート絶縁膜となる。一方、ゲート電極ＧＥ１で覆われない部分のＨｆ含有絶縁膜ＧＩａとゲート電極ＧＥ２で覆われない部分のＨｆ含有絶縁膜ＧＩｂとは、ステップＳ１５でシリコン膜１０および金属膜９をパターニングする際のドライエッチングや、その後のウェットエッチングで除去される。
【０１００】
次に、図１７に示されるように、ｎＭＩＳ形成領域１Ａにおけるｐ型ウエルＰＷのゲート電極ＧＥ１の両側の領域にリン（Ｐ）またはヒ素（Ａｓ）などのｎ型不純物をイオン注入することによりｎ−型半導体領域ＥＸ１を形成し、また、ｐＭＩＳ形成領域１Ｂにおけるｎ型ウエルＮＷのゲート電極ＧＥ２の両側の領域にホウ素（Ｂ）などのｐ型不純物をイオン注入することによりｐ−型半導体領域ＥＸ２を形成する（図３のステップＳ１６）。ｎ−型半導体領域ＥＸ１形成用のイオン注入時には、ｐＭＩＳ形成領域１Ｂはイオン注入阻止マスクとしてのフォトレジスト膜（図示せず）で覆っておき、ｎＭＩＳ形成領域１Ａの半導体基板１（ｐ型ウエルＰＷ）にゲート電極ＧＥ１をマスクとしてイオン注入する。また、ｐ−型半導体領域ＥＸ２形成用のイオン注入時には、ｎＭＩＳ形成領域１Ａはイオン注入阻止マスクとしての他のフォトレジスト膜（図示せず）で覆っておき、ｐＭＩＳ形成領域１Ｂの半導体基板１（ｎ型ウエルＮＷ）にゲート電極ＧＥ２をマスクとしてイオン注入する。ｎ−型半導体領域ＥＸ１を先に形成しても、あるいはｐ−型半導体領域ＥＸ２を先に形成してもよい。
【０１０１】
次に、図１８に示されるように、ゲート電極ＧＥ１，ＧＥ２の側壁上に、絶縁体（絶縁膜）からなるサイドウォールスペーサ（側壁スペーサ、側壁絶縁膜、サイドウォール）ＳＷを形成する（図３のステップＳ１７）。例えば、半導体基板１上にゲート電極ＧＥ１，ＧＥ２を覆うように酸化シリコン膜と窒化シリコン膜とを下から順に形成してから、この酸化シリコン膜と窒化シリコン膜との積層膜を異方性エッチング（エッチバック）することによって、ゲート電極ＧＥ１，ＧＥ２の側壁上に残存する酸化シリコン膜および窒化シリコン膜からなるサイドウォールスペーサＳＷを形成することができる。なお、図面の簡略化のために、図１８では、サイドウォールスペーサＳＷを構成する酸化シリコン膜および窒化シリコン膜を一体化して示してある。
【０１０２】
次に、ｎＭＩＳ形成領域１Ａのｐ型ウエルＰＷにｎ＋型半導体領域ＳＤ１をイオン注入により形成し、ｐＭＩＳ形成領域１Ｂのｎ型ウエルＮＷにｐ＋型半導体領域ＳＤ２を他のイオン注入により形成する（図３のステップＳ１８）。
【０１０３】
ｎ＋型半導体領域ＳＤ１は、ｎＭＩＳ形成領域１Ａにおけるｐ型ウエルＰＷのゲート電極ＧＥ１およびサイドウォールスペーサＳＷの両側の領域に、リン（Ｐ）またはヒ素（Ａｓ）などのｎ型の不純物をイオン注入することにより、形成することができる。ｎ＋型半導体領域ＳＤ１は、ｎ−型半導体領域ＥＸ１よりも不純物濃度が高くかつ接合深さが深い。このｎ＋型半導体領域ＳＤ１形成用のイオン注入時には、ｐＭＩＳ形成領域１Ｂはイオン注入阻止マスクとしてのフォトレジスト膜（図示せず）で覆っておき、ｎＭＩＳ形成領域１Ａの半導体基板１（ｐ型ウエルＰＷ）に、ゲート電極ＧＥ１およびその側壁上のサイドウォールスペーサＳＷをマスクとしてイオン注入する。このため、ｎ−型半導体領域ＥＸ１は、ゲート電極ＧＥ１に整合して形成され、ｎ＋型半導体領域ＳＤ１はサイドウォールＳスペーサＷに整合して形成される。
【０１０４】
ｐ＋型半導体領域ＳＤ２は、ｐＭＩＳ形成領域１Ｂにおけるｎ型ウエルＮＷのゲート電極ＧＥ２およびサイドウォールスペーサＳＷの両側の領域にホウ素（Ｂ）などのｐ型の不純物をイオン注入することにより、形成することができる。ｐ＋型半導体領域ＳＤ２は、ｐ−型半導体領域ＥＸ２よりも不純物濃度が高くかつ接合深さが深い。このｐ＋型半導体領域ＳＤ２形成用のイオン注入時には、ｎＭＩＳ形成領域１Ａはイオン注入阻止マスクとしての他のフォトレジスト膜（図示せず）で覆っておき、ｐＭＩＳ形成領域１Ｂの半導体基板１（ｎ型ウエルＮＷ）に、ゲート電極ＧＥ２およびその側壁上のサイドウォールスペーサＳＷをマスクとしてイオン注入する。このため、ｐ−型半導体領域ＥＸ２は、ゲート電極ＧＥ２に整合して形成され、ｐ＋型半導体領域ＳＤ２はサイドウォールスペーサＳＷに整合して形成される。ｎ＋型半導体領域ＳＤ１を先に形成しても、あるいはｐ＋型半導体領域ＳＤ２を先に形成してもよい。
【０１０５】
ｎＭＩＳ形成領域１Ａのゲート電極ＧＥ１を構成するシリコン膜１０は、ｎ−型半導体領域ＥＸ１形成用のイオン注入工程やｎ＋型半導体領域ＳＤ１形成用のイオン注入工程でｎ型の不純物が導入されて、ｎ型のシリコン膜となる。また、ｐＭＩＳ形成領域１Ｂのゲート電極ＧＥ２を構成するシリコン膜１０は、ｐ−型半導体領域ＥＸ２形成用のイオン注入やｐ＋型半導体領域ＳＤ２形成用のイオン注入工程でｐ型の不純物が導入されて、ｐ型のシリコン膜となる。
【０１０６】
なお、ｎ＋型半導体領域ＳＤ１はｎチャネル型ＭＩＳＦＥＴＱｎのソース・ドレイン領域として機能し、ｐ＋型半導体領域ＳＤ２はｐチャネル型ＭＩＳＦＥＴＱｐのソース・ドレイン領域として機能するので、ステップＳ１８は、ｎチャネル型ＭＩＳＦＥＴＱｎのソース・ドレイン領域形成用のイオン注入と、ｐチャネル型ＭＩＳＦＥＴＱｐのソース・ドレイン領域形成用のイオン注入とを行なう工程とみなすことができる。
【０１０７】
ステップＳ１８でｎ+型半導体領域ＳＤ１形成用のイオン注入とｐ＋型半導体領域ＳＤ２形成用のイオン注入とを行った後、導入した不純物の活性化のための熱処理（アニール処理、活性化アニール）を行う（図３のステップＳ１９）。ステップＳ１６，Ｓ１８のイオン注入でｎ−型半導体領域ＥＸ１、ｐ−型半導体領域ＥＸ２、ｎ＋型半導体領域ＳＤ１、ｐ＋型半導体領域ＳＤ２およびシリコン膜１０などに導入された不純物を、ステップＳ１９の熱処理により活性化することができる。ステップＳ１９の熱処理は、例えば、９００℃〜１１００℃の熱処理温度で、不活性ガス雰囲気中、より好ましくは窒素雰囲気中で行うことができる。
【０１０８】
このようにして、図１８に示されるような構造が得られ、ｎＭＩＳ形成領域１Ａに、電界効果トランジスタとしてｎチャネル型ＭＩＳＦＥＴＱｎが形成され、また、ｐＭＩＳ形成領域１Ｂに、電界効果トランジスタとしてｐチャネル型ＭＩＳＦＥＴＱｐが形成される。
【０１０９】
ゲート電極ＧＥ１がｎチャネル型ＭＩＳＦＥＴＱｎのゲート電極（メタルゲート電極）として機能し、ゲート電極ＧＥ１の下のＨｆ含有絶縁膜ＧＩａ（およびその下の界面層３）が、ｎチャネル型ＭＩＳＦＥＴＱｎのゲート絶縁膜として機能する。そして、ｎチャネル型ＭＩＳＦＥＴＱｎのソースまたはドレインとして機能するｎ型の半導体領域（不純物拡散層）が、ｎ＋型半導体領域ＳＤ１およびｎ−型半導体領域ＥＸ１により形成される。また、ゲート電極ＧＥ２がｐチャネル型ＭＩＳＦＥＴＱｐのゲート電極（メタルゲート電極）として機能し、ゲート電極ＧＥ２の下のＨｆ含有絶縁膜ＧＩｂ（およびその下の界面層３）が、ｐチャネル型ＭＩＳＦＥＴＱｐのゲート絶縁膜として機能する。そして、ｐチャネル型ＭＩＳＦＥＴＱｐのソースまたはドレインとして機能するｐ型の半導体領域（不純物拡散層）が、ｐ＋型半導体領域ＳＤ２およびｐ−型半導体領域ＥＸ２により形成される。また、サリサイド（Salicide：Self Aligned Silicide）プロセスにより、ソース・ドレインを構成するｎ＋型半導体領域ＳＤ１およびｐ＋型半導体領域ＳＤ２の上部や、ゲート電極ＧＥ１，ＧＥ２を構成するシリコン膜１０の上部に、コバルトシリサイドまたはニッケルシリサイドなどからなる金属シリサイド層（図示せず）を形成することもできる。
【０１１０】
次に、図１９に示されるように、半導体基板１の主面上に、ゲート電極ＧＥ１，ＧＥ２およびサイドウォールスペーサＳＷを覆うように、絶縁膜（層間絶縁膜）１１を形成する。絶縁膜１１は、例えば、酸化シリコン膜の単体膜や、あるいは薄い窒化シリコン膜とその上の厚い酸化シリコン膜との積層膜などからなる。絶縁膜１１の形成後、絶縁膜１１の表面（上面）を、例えばＣＭＰ（Chemical Mechanical Polishing）法を使用して平坦化する。
【０１１１】
次に、絶縁膜１１上に形成したフォトレジストパターン（図示せず）をエッチングマスクとして用いて、絶縁膜１１をドライエッチングすることにより、絶縁膜１１にコンタクトホール（貫通孔、孔）ＣＴを形成する。コンタクトホールＣＴは、ｎ＋型半導体領域ＳＤ１およびｐ＋型半導体領域ＳＤ２や、ゲート電極ＧＥ１，ＧＥ２の上部などに形成される。
【０１１２】
次に、コンタクトホールＣＴ内に、タングステン（Ｗ）などからなる導電性のプラグ（接続用導体部）ＰＧを形成する。プラグＰＧを形成するには、例えば、コンタクトホールＣＴの内部（底部および側壁上）を含む絶縁膜１１上に、バリア導体膜（例えばチタン膜、窒化チタン膜、あるいはそれらの積層膜）を形成する。それから、このバリア導体膜上にタングステン膜などからなる主導体膜をコンタクトホールＣＴを埋めるように形成し、絶縁膜１１上の不要な主導体膜およびバリア導体膜をＣＭＰ法またはエッチバック法などによって除去することにより、プラグＰＧを形成することができる。なお、図面の簡略化のために、図１９では、プラグＰＧを構成するバリア導体膜および主導体膜（タングステン膜）を一体化して示してある。
【０１１３】
次に、図２０に示されるように、プラグＰＧが埋め込まれた絶縁膜１１上に、ストッパ絶縁膜（エッチングストッパ用絶縁膜）１２および配線形成用の絶縁膜（層間絶縁膜）１３を順次形成する。ストッパ絶縁膜１２は、絶縁膜１３への溝加工の際にエッチングストッパとなる膜であり、絶縁膜１３に対してエッチング選択性を有する材料を用い、例えば、ストッパ絶縁膜１２を窒化シリコン膜とし、絶縁膜１３を酸化シリコン膜とすることができる。
【０１１４】
次に、シングルダマシン法により第１層目の配線Ｍ１を形成する。まず、フォトレジストパターン（図示せず）をマスクとしたドライエッチングによって絶縁膜１３およびストッパ絶縁膜１２の所定の領域に配線溝（配線Ｍ１形成用の溝）を形成した後、半導体基板１の主面上（すなわち配線溝の底部および側壁上を含む絶縁膜１３上）にバリア導体膜（例えば窒化チタン膜、タンタル膜または窒化タンタル膜など）を形成する。続いて、ＣＶＤ法またはスパッタリング法などによりバリア導体膜上に銅のシード層を形成し、さらに電解めっき法などを用いてシード層上に銅めっき膜を形成し、銅めっき膜により配線溝の内部を埋め込む。それから、配線溝内以外の領域の銅めっき膜、シード層およびバリアメタル膜をＣＭＰ法により除去して、配線溝内に、銅を主導電材料とする第１層目の配線Ｍ１を形成する。なお、図面の簡略化のために、図２０では、配線Ｍ１を構成する銅めっき膜、シード層およびバリア導体膜を一体化して示してある。
【０１１５】
配線Ｍ１は、プラグＰＧを介してｎチャネル型ＭＩＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥＴＱｐのソースまたはドレイン用のｎ＋型半導体領域ＳＤ１およびｐ＋型半導体領域ＳＤ２などと電気的に接続されている。その後、デュアルダマシン法などにより２層目以降の配線を形成するが、ここでは図示およびその説明は省略する。また、配線Ｍ１およびそれよりも上層の配線は、ダマシン配線に限定されず、配線用の導電体膜をパターニングして形成することもでき、例えばタングステン配線またはアルミニウム配線などとすることもできる。
【０１１６】
次に、本実施の形態の特徴について、より詳細に説明する。
【０１１７】
本実施の形態では、ｎチャネル型ＭＩＳＦＥＴＱｎのゲート絶縁膜として、酸化シリコンよりも誘電率が高いＨｆ含有絶縁膜ＧＩａを用い、ｐチャネル型ＭＩＳＦＥＴＱｐのゲート絶縁膜として、酸化シリコンよりも誘電率が高いＨｆ含有絶縁膜ＧＩｂを用いている。すなわち、酸化シリコンより誘電率（比誘電率）の高い材料膜、いわゆるＨｉｇｈ−ｋ膜（高誘電率膜）であるＨｆ含有絶縁膜ＧＩａ，ＧＩｂを、ｎチャネル型ＭＩＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥＴＱｐのゲート絶縁膜に用いている。このため、ｎチャネル型ＭＩＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥＴＱｐのゲート絶縁膜に酸化シリコン膜を用いた場合に比べて、Ｈｆ含有絶縁膜ＧＩａとＨｆ含有絶縁膜ＧＩｂの物理的膜厚を増加させることができるため、ゲートリーク電流を低減することができる。
【０１１８】
また、本実施の形態では、ｎチャネル型ＭＩＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥＴＱｐのゲート電極ＧＥ１，ＧＥ２は、ゲート絶縁膜（ここでは界面層３およびＨｆ含有絶縁膜ＧＩａ，ＧＩｂ）上に位置する金属膜９を有しており、いわゆるメタルゲート電極（金属ゲート電極）である。このため、ゲート電極の空乏化現象を抑制し、寄生容量をなくすことができるため、ＭＩＳＦＥＴ素子の小型化（ゲート絶縁膜の薄膜化）も可能になる。
【０１１９】
また、本実施の形態では、ｐチャネル型ＭＩＳＦＥＴＱｐにおいて、ｐチャネル型ＭＩＳＦＥＴＱｐのＨｆ系の高誘電率ゲート絶縁膜であるＨｆ含有絶縁膜ＧＩｂにアルミニウム（Ａｌ）を導入しているので、ｐチャネル型ＭＩＳＦＥＴＱｐを低しきい値化することができる。一方、ｎチャネル型ＭＩＳＦＥＴＱｎにおいては、ｎチャネル型ＭＩＳＦＥＴＱｎのＨｆ系の高誘電率ゲート絶縁膜であるＨｆ含有絶縁膜ＧＩａに希土類元素（より好ましくはＬａ）を導入しているので、ｎチャネル型ＭＩＳＦＥＴＱｎを低しきい値化することができる。すなわち、ｎチャネル型ＭＩＳＦＥＴＱｎとｐチャネル型ＭＩＳＦＥＴＱｐの両方を低しきい値化することができる（ｎチャネル型ＭＩＳＦＥＴＱｎとｐチャネル型ＭＩＳＦＥＴＱｐのしきい値電圧の絶対値を小さくすることができる）。
【０１２０】
ｎチャネル型ＭＩＳＦＥＴのＨｆ系ゲート絶縁膜に希土類元素（特にＬａ）を導入した場合の低しきい値化の作用とｐチャネル型ＭＩＳＦＥＴのＨｆ系ゲート絶縁膜にアルミニウム（Ａｌ）を導入した場合の低しきい値化の作用とを比べると、前者の方が大きい。このため、ｎチャネル型ＭＩＳＦＥＴよりもｐチャネル型ＭＩＳＦＥＴの方が、低しきい値化しにくいと言える。このため、ｐチャネル型ＭＩＳＦＥＴの低しきい値化を図るためには、ｐチャネル型ＭＩＳＦＥＴのＨｆ系ゲート絶縁膜にＡｌを導入するだけでなく、ｐチャネル型ＭＩＳＦＥＴのＨｆ系ゲート絶縁膜に希土類元素(特にＬａ)が導入されないようにすることが重要である。これは、ｐチャネル型ＭＩＳＦＥＴのＨｆ系ゲート絶縁膜に希土類元素(特にＬａ)が導入されてしまうと、この希土類元素が、ｐチャネル型ＭＩＳＦＥＴを高しきい値化するように作用するためである。
【０１２１】
マスク層７をｐＭＩＳ形成領域１Ｂに選択的に形成した状態で希土類含有膜８を形成することで、ｎＭＩＳ形成領域１Ａでは、Ｈｆ含有膜５に接するように希土類含有膜８を形成することができるとともに、ｐＭＩＳ形成領域１Ｂでは、希土類含有膜８はマスク層７上に形成される。このため、上記ステップＳ１１の熱処理を行うと、ｎＭＩＳ形成領域１Ａでは、Ｈｆ含有膜５と希土類含有膜８とが反応するが、ｐＭＩＳ形成領域１Ｂでは、希土類含有膜８がマスク層７の下の層と反応するのを、マスク層７によって抑制または防止することができる。
【０１２２】
しかしながら、本発明者の検討により、次のことが分かった。
【０１２３】
マスク層７は、その下に形成したＡｌ含有膜６，４やＨｆ含有膜５と反応しがたい材料により形成することで、ｐチャネル型ＭＩＳＦＥＴのＨｆ系ゲート絶縁膜（ここではＨｆ含有絶縁膜ＧＩｂ）の形成に対してマスク層７が悪影響を及ぼさないようにしている。また、マスク層７を、希土類含有膜８と反応しがたい材料により形成することで、希土類含有膜８とマスク層７との反応を抑制し、後で不要となったマスク層７を除去する際（上記ステップＳ１２に対応）に、マスク層７上の希土類含有膜８とマスク層７自身とを、容易かつ的確に除去することができるようになる。
【０１２４】
一般に、金属窒化物は、単体金属（純金属）に比べて化学的に安定であり、特にＴｉ（チタン）またはＴａ（タンタル）の窒化物膜は、希土類含有膜８、Ａｌ含有膜６，４あるいはＨｆ含有膜５と反応しにくい。このため、ｐＭＩＳ形成領域１Ｂにおいて、マスク層７を、好ましくは窒化金属、より好ましくは窒化チタン（ＴｉＮ）または窒化タンタル（ＴａＮ）、特に好ましくは窒化チタン（ＴｉＮ）、で構成することで、マスク層７がＡｌ含有膜６，４やＨｆ含有膜５とステップＳ１１の熱処理で反応するのを抑制することができる。また、マスク層７の材料は、希土類含有膜８の希土類元素の拡散に対するバリア性が高く、加工がし易く、また、除去もしやすい（ウェットエッチングにより除去しやすい）性質を有していることが好ましく、これらの点でも、マスク層７に使用する材料として上記材料は好適である。
【０１２５】
しかしながら、反応しにくく、希土類元素の拡散に対するバリア性が高い上記材料（窒化金属膜、好ましくは窒化チタン膜または窒化タンタル膜、より好ましくは窒化チタン膜）でマスク層７を形成したとしても、マスク層７上に形成された希土類含有膜８中の希土類元素が、マスク層７中を拡散するのを完全に防止することは困難である。このため、マスク層７上に希土類含有膜８が形成された状態で熱処理（ステップＳ１１の熱処理に相当する熱処理）が行われると、この熱処理時に希土類含有膜８からマスク層７中を拡散した希土類元素Ｌｎがマスク層７を通過してマスク層７の下の層にまで到達してしまい、形成されたＨｆ系ゲート絶縁膜中に希土類元素Ｌｎが含有されてしまう可能性がある。ｐＭＩＳ形成領域１ＢのＨｆ系ゲート絶縁膜に希土類元素が導入されてしまうと、この希土類元素は、ｐチャネル型ＭＩＳＦＥＴＱｐのしきい値の絶対値を増大させるように作用するため、何らかの対策を行って、希土類元素に起因したｐチャネル型ＭＩＳＦＥＴの高しきい値化を防ぎ、Ａｌによるｐチャネル型ＭＩＳＦＥＴＱｐの低しきい値化の効果を的確に享受できるようにすることが望まれる。
【０１２６】
これに対処するために、マスク層７自身を工夫することで希土類元素Ｌｎがマスク層７を通過しにくくすることも考えられるが、一旦マスク層７を通過してしまった希土類元素Ｌｎに対しては効力が低いため、希土類元素Ｌｎがマスク層７を通過してしまった場合でも有効な対策を見つけることは、極めて有益である。
【０１２７】
また、ｐチャネル型ＭＩＳＦＥＴのＨｆ系ゲート絶縁膜にＡｌを導入することでｐチャネル型ＭＩＳＦＥＴの低しきい値化を図れるが、ｐチャネル型ＭＩＳＦＥＴにおけるＨｆ系ゲート絶縁膜において、特にＨｆ系ゲート絶縁膜と界面層（界面層３に相当）との界面付近にＡｌが存在することが低しきい値化に大きく作用する一方、前記界面付近に希土類元素（特にＬａ）が存在すると、この希土類元素が高しきい値化の作用を示す。このため、ｐチャネル型ＭＩＳＦＥＴのＨｆ系ゲート絶縁膜（Ｈｆ含有絶縁膜ＧＩｂ）において、界面層３との界面（境界）付近にＡｌが高濃度で存在するが、前記界面付近に希土類元素（特にランタン）ができるだけ存在しないようにすることが、ｐチャネル型ＭＩＳＦＥＴの低しきい値化にとって重要である。
【０１２８】
そこで、本発明者が検討したところ、ｐＭＩＳ形成領域１Ｂにおいて、マスク層７の下の層を、Ａｌ含有膜４、Ｈｆ含有膜５およびＡｌ含有膜６の積層構造（すなわちＡｌ含有膜６，４でＨｆ含有膜５を上下に挟んだ構造）としておき、この状態でステップＳ１１の熱処理を行うことが有効であることを見いだした。以下、具体的に説明する。
【０１２９】
すなわち、本実施の形態では、ステップＳ１１の熱処理を行う前に、ｐＭＩＳ形成領域１Ｂにおいて、半導体基板１（ｎ型ウエルＮＷ）上に、界面層３、Ａｌ含有膜４、Ｈｆ含有膜５、Ａｌ含有膜６、マスク層７および希土類含有膜８が順に形成され、これらが積層された状態で、ステップＳ１１の熱処理が行われる。Ｈｆ含有膜５形成前にＡｌ含有膜４を形成しておき、このＡｌ含有膜４上にＨｆ含有膜５を形成し、このＨｆ含有膜５上にＡｌ含有膜６を形成することが重要である。
【０１３０】
本実施の形態において、Ａｌ含有膜４は、主として、ｐＭＩＳ形成領域１Ｂに形成するｐチャネル型ＭＩＳＦＥＴの低しきい値化のために設けられる。Ａｌは、ｐチャネル型ＭＩＳＦＥＴの低しきい値化のために有効な元素であるが、Ｈｆ系ゲート絶縁膜にＡｌを単に導入するよりも、Ｈｆ系ゲート絶縁膜において、界面層３との界面（境界）付近にＡｌが存在することが、ｐチャネル型ＭＩＳＦＥＴの低しきい値化に大きく寄与する。Ａｌは、希土類元素（特にランタン）に比べて拡散しにくい性質（拡散係数が小さい）を有している。このため、Ｈｆ含有膜５の下（より特定的にはＨｆ含有膜５と界面層３との間）にＡｌ含有膜４を配置しておくことで、ステップＳ１１の熱処理で形成されたＨｆ系ゲート絶縁膜（Ｈｆ含有絶縁膜ＧＩｂ）において、界面層３との界面（境界）付近にＡｌを高濃度に偏在させることができるため、Ｈｆ系ゲート絶縁膜（Ｈｆ含有絶縁膜ＧＩｂ）にＡｌを導入したことによるｐチャネル型ＭＩＳＦＥＴの低しきい値化の効果を高めることができる。
【０１３１】
次に、ｐＭＩＳ形成領域１ＢにＡｌ含有膜４だけでなく、Ａｌ含有膜６も必要な理由について説明する。
【０１３２】
マスク層７上に希土類含有膜８が形成された状態でステップＳ１１の熱処理が行われる。このため、この熱処理時に希土類含有膜８からマスク層７中を拡散した希土類元素Ｌｎがマスク層７を通過してＡｌ含有膜６にまで到達する可能性があるが、たとえ希土類元素Ｌｎがマスク層７を通過してＡｌ含有膜６にまで到達したとしても、この希土類元素Ｌｎは、Ａｌ含有膜６に捕獲（トラップ）され、それよりも下層側（すなわちＨｆ含有膜５）には拡散しなくなる。従って、マスク層７とＨｆ含有膜５との間に、希土類元素Ｌｎを捕獲可能なＡｌ含有膜６を設けたことで、ステップＳ１１の熱処理時に希土類含有膜８からの希土類元素Ｌｎがマスク層７を通過できたとしても、この希土類元素ＬｎがＨｆ含有膜５にまで拡散するのを抑制または防止することができる。つまり、Ａｌ含有膜６は、マスク層７中を拡散（通過）した希土類含有膜８からの希土類元素ＬｎがＨｆ系ゲート絶縁膜（ここではＨｆ含有絶縁膜ＧＩｂ）中に導入されてしまうのを防止する機能（作用）を有している。
【０１３３】
Ａｌ含有膜６が希土類元素Ｌｎを捕獲できるのは、希土類元素ＬｎはＨｆ含有膜５（ＨｆＯ膜、ＨｆＯＮ膜、ＨｆＳｉＯＮ膜またはＨｆＳｉＯ膜）中を拡散しやすいのに対して、希土類元素ＬｎはＡｌ含有膜６中を拡散しにくいことが、その理由の１つであり、また、Ａｌが希土類元素Ｌｎと反応しやすいことも、その理由の他の１つである。
【０１３４】
希土類元素Ｌｎを捕獲した部分のＡｌ含有膜６（例えばＡｌ含有膜６の上層部分）は、ステップＳ１２でマスク層７を除去（エッチング）する際に、一緒に除去され得る。また、希土類元素Ｌｎを捕獲した部分のＡｌ含有膜６（例えばＡｌ含有膜６の上層部分）が、たとえステップＳ１２で除去されずにＨｆ系ゲート絶縁膜（Ｈｆ含有絶縁膜ＧＩｂ）の上部に残ったとしても、Ｈｆ系ゲート絶縁膜（Ｈｆ含有絶縁膜ＧＩｂ）の上部にのみ存在する希土類元素Ｌｎは高しきい値化の作用は非常に小さいため、希土類元素Ｌｎに起因してｐチャネル型ＭＩＳＦＥＴのしきい値化が高くなるのを抑制または防止できる。すなわち、ｐチャネル型ＭＩＳＦＥＴのＨｆ系ゲート絶縁膜において、界面層３との界面（境界）付近に存在する希土類元素は高しきい値化の作用を有するが、それに比べて、Ｈｆ系ゲート絶縁膜の上部（上層部）に存在する希土類元素は、高しきい値化の作用は非常に小さい。Ａｌ含有膜６により、希土類含有膜８からの希土類元素ＬｎがＨｆ含有膜５へ拡散するのを抑制または防止できることで、希土類元素ＬｎがＨｆ系ゲート絶縁膜（Ｈｆ含有絶縁膜ＧＩｂ）と界面層３との界面付近にまで拡散するのを抑制または防止でき（すなわち界面層３との界面付近の希土類濃度を低減でき）、それによって、希土類元素Ｌｎに起因してｐチャネル型ＭＩＳＦＥＴのしきい値化が高くなるのを抑制または防止できる。
【０１３５】
また、Ａｌ含有膜６以外の材料膜を希土類元素Ｌｎの捕獲層としてＨｆ含有膜５上に設けた場合には、この捕獲層からＨｆ含有膜５側への元素の拡散の影響が懸念される。それに対して、本実施の形態では、希土類元素Ｌｎの捕獲層としてＡｌ含有膜６をＨｆ含有膜５上に設けており、このＡｌ含有膜６は、Ｈｆ系ゲート絶縁膜（ここではＨｆ含有絶縁膜ＧＩｂ）に導入されても悪影響を及ぼさない元素（Ａｌ，Ｏ，Ｎ）によって構成されている。このため、Ａｌ含有膜６を構成する元素がＨｆ含有膜５側へ拡散してＨｆ系ゲート絶縁膜（ここではＨｆ含有絶縁膜ＧＩｂ）に導入されたとしても、それが悪影響を及ぼすのを防止できる。更に、Ａｌ含有膜６を構成するＡｌがＨｆ含有膜５側へ拡散してＨｆ系ゲート絶縁膜（ここではＨｆ含有絶縁膜ＧＩｂ）に導入されると、このＡｌもｐチャネル型ＭＩＳＦＥＴの低しきい値化に寄与できるため、ｐチャネル型ＭＩＳＦＥＴの低しきい値化の効果を更に高めることができる。
【０１３６】
従って、マスク層７中を拡散（通過）した希土類含有膜８からの希土類元素ＬｎがＨｆ系ゲート絶縁膜（ここではＨｆ含有絶縁膜ＧＩｂ）中に導入されてしまうのを防止できる層で、かつ、自身の元素がＨｆ系ゲート絶縁膜（Ｈｆ含有絶縁膜ＧＩｂ）に導入されたときに悪影響が生じずに、低しきい値化も促進できる層として、Ａｌ含有膜６は極めて優れている。
【０１３７】
このように、本実施の形態では、Ａｌ含有膜４とＡｌ含有膜６の両方を形成したことで、ｐチャネル型ＭＩＳＦＥＴのＨｆ系ゲート絶縁膜（Ｈｆ含有絶縁膜ＧＩｂ）において、界面層３との界面（境界）付近にＡｌが高濃度で存在するが、前記界面付近に希土類元素（特にランタン）ができるだけ存在しないようにすることができる。従って、ｐＭＩＳ形成領域１Ｂに形成するｐチャネル型ＭＩＳＦＥＴを効率的にかつ的確に低しきい値化することができる。これにより、半導体装置の性能を向上させることができる。
【０１３８】
図２１は、ｐチャネル型ＭＩＳＦＥＴのしきい値電圧の説明図である。図２１のグラフの縦軸は、ｐチャネル型ＭＩＳＦＥＴのしきい値電圧に対応している。図２１のグラフには、サンプルＡ、サンプルＢ、サンプルＣおよびサンプルＤの４種類のｐチャネル型ＭＩＳＦＥＴについて、しきい値電圧を測定した結果が示されている。
【０１３９】
ここで、サンプルＡは、本実施の形態とは異なり、ｐＭＩＳ形成領域１Ｂにおいて、Ａｌ含有膜４とＡｌ含有膜６のいずれも形成しなかった場合のｐチャネル型ＭＩＳＦＥＴに対応している。また、サンプルＢは、本実施の形態とは異なり、ｐＭＩＳ形成領域１Ｂにおいて、Ａｌ含有膜４は形成するが、Ａｌ含有膜６は形成しなかった場合（この場合上記Ｈｆ含有膜５に接して上記マスク層７が形成される）のｐチャネル型ＭＩＳＦＥＴに対応している。また、サンプルＣは、本実施の形態とは異なり、ｐＭＩＳ形成領域１Ｂにおいて、Ａｌ含有膜６は形成するが、Ａｌ含有膜４は形成しなかった場合（この場合上記界面層３に接して上記Ｈｆ含有膜５が形成される）のｐチャネル型ＭＩＳＦＥＴに対応している。また、サンプルＤは、本実施の形態のように、Ａｌ含有膜４とＡｌ含有膜６の両方を形成した場合のｐチャネル型ＭＩＳＦＥＴに対応している。
【０１４０】
本実施の形態とは異なり、ｐＭＩＳ形成領域１Ｂにおいて、Ａｌ含有膜４とＡｌ含有膜６のいずれも形成しなかった場合（図２１のサンプルＡに対応）には、ｐＭＩＳ形成領域１ＢのＨｆ系ゲート絶縁膜にＡｌが導入されないため、ｐＭＩＳ形成領域１ＢのＨｆ系ゲート絶縁膜にＡｌを導入した場合に比べて、形成されるｐチャネル型ＭＩＳＦＥＴのしきい値電圧が高くなってしまう。すなわち、Ａｌによるｐチャネル型ＭＩＳＦＥＴの低しきい値化の効果を得られない。
【０１４１】
また、本実施の形態とは異なり、ｐＭＩＳ形成領域１Ｂにおいて、Ａｌ含有膜４は形成するが、Ａｌ含有膜６を形成しなかった場合（図２１のサンプルＢに対応）には、Ｈｆ含有膜５の下にＡｌ含有膜４を設けていたことで、形成されたＨｆ系ゲート絶縁膜において、界面層（界面層３に相当）との界面（境界）付近にＡｌが高濃度に偏在し、このＡｌがｐチャネル型ＭＩＳＦＥＴを低しきい値化するように作用する。しかしながら、この場合、Ｈｆ含有膜５上にＨｆ含有膜５に接してマスク層７が形成され、マスク層７上に希土類含有膜８が形成された状態でステップＳ１１の熱処理が行われるため、この熱処理時に希土類含有膜８からマスク層７中を拡散した希土類元素Ｌｎがマスク層７を通過してマスク層７の下の層にまで到達してしまい、形成されたＨｆ系ゲート絶縁膜中に希土類元素Ｌｎが含有されてしまう。この際、Ａｌに比べて希土類元素Ｌｎの方がＨｆ含有膜５を拡散しやすい性質を有しているため、Ｈｆ系ゲート絶縁膜において、界面層（界面層３に相当）との界面（境界）付近にまで希土類元素Ｌｎが拡散してしまう。このため、ｐチャネル型ＭＩＳＦＥＴにおいて、Ａｌによる低しきい値化の作用が、希土類元素Ｌｎによる高しきい値化の作用に相殺されてしまうため、Ａｌ含有膜４を形成したことにより期待されるしきい値よりも、希土類元素Ｌｎが導入されてしまった分、しきい値が高くなってしまう。従って、Ａｌによる低しきい値化の効果が抑制されてしまう。
【０１４２】
また、本実施の形態とは異なり、ｐＭＩＳ形成領域１Ｂにおいて、Ａｌ含有膜６は形成するが、Ａｌ含有膜４を形成しなかった場合（図２１のサンプルＣに対応）には、希土類含有膜８の希土類元素Ｌｎがマスク層７を拡散（通過）したとしても、Ａｌ含有膜６に捕獲（トラップ）されるため、ｐチャネル型ＭＩＳＦＥＴのＨｆ系ゲート絶縁膜中に希土類元素が導入されてしまうことによる高しきい値化を抑制できる。しかしながら、希土類元素Ｌｎに比べてＡｌはＨｆ含有膜５中を拡散しにくいため、形成されたＨｆ系ゲート絶縁膜において、Ａｌは上層側に高濃度に偏在し、界面層３との界面（境界）付近ではＡｌ濃度が低くなってしまう。また、Ｈｆ系ゲート絶縁膜の上層側に高濃度に偏在するＡｌは、マスク層７の除去時に一緒に除去されやすい。このため、Ａｌによる低しきい値化の効果は限定的である。すなわち、サンプルＣは、サンプルＡに比べると、しきい値電圧の絶対値を低下できているが、低しきい値化の効果は限定的であり、サンプルＢよりもしきい値電圧の絶対値が高くなっている。
【０１４３】
それに対して、本実施の形態のように、Ａｌ含有膜４とＡｌ含有膜６の両方を形成した場合（図２１のサンプルＤに対応）には、Ｈｆ含有膜５の下にＡｌ含有膜４を設けていたことで、形成されたＨｆ系ゲート絶縁膜（ここではＨｆ含有絶縁膜ＧＩｂ）において、界面層３との界面（境界）付近にＡｌが高濃度に偏在し、このＡｌがｐチャネル型ＭＩＳＦＥＴを低しきい値化するように作用する。そして、希土類含有膜８の希土類元素Ｌｎがマスク層７を拡散（通過）したとしても、その希土類元素Ｌｎは、Ａｌ含有膜６に捕獲（トラップ）されるため、ｐチャネル型ＭＩＳＦＥＴのＨｆ系ゲート絶縁膜（ここではＨｆ含有絶縁膜ＧＩｂ）中に希土類元素が導入されてしまうことによる高しきい値化の作用を抑制または防止できる。従って、ｐチャネル型ＭＩＳＦＥＴのしきい値電圧（の絶対値）を効率よくかつ的確に小さくすることができる。図２１のグラフにおいても、サンプルＡ，Ｂ，Ｃに比べて、本実施の形態に対応するサンプルＤが、しきい値電圧（の絶対値）が最も低く（小さく）なっている。
【０１４４】
また、本実施の形態では、ｎチャネル型ＭＩＳＦＥＴについては、Ｈｆ系ゲート絶縁膜（ここではＨｆ含有絶縁膜ＧＩａ）に希土類元素（より好ましくはＬａ）を導入したことで、低しきい値化を図っている。本実施の形態では、ｎＭＩＳ形成領域１Ａにおいて、Ａｌ含有膜４、Ｈｆ含有膜５および希土類含有膜８が積層された状態でステップＳ１１の熱処理を行っているため、ｎチャネル型ＭＩＳＦＥＴのＨｆ系ゲート絶縁膜（Ｈｆ含有絶縁膜ＧＩａ）に希土類元素だけでなく、Ａｌも導入されてしまう。このＡｌは、ｎチャネル型ＭＩＳＦＥＴを高しきい値化するように作用する。しかしながら、Ａｌに比べると希土類元素（特にＬａ）はＨｆ含有膜５に拡散しやすく、また、Ａｌによる高しきい値化の作用よりも希土類元素（特にＬａ）による低しきい値化の作用の方が大きい。このため、希土類含有膜８の厚みや、ステップＳ１１の熱処理の条件（熱処理温度など）を調整することで、Ｈｆ系ゲート絶縁膜（Ｈｆ含有絶縁膜ＧＩａ）全体に希土類元素（特にＬａ）を拡散させることができ、希土類元素（特にＬａ）の拡散量（濃度）も高めることができる。このため、ｎチャネル型ＭＩＳＦＥＴのＨｆ系ゲート絶縁膜（Ｈｆ含有絶縁膜ＧＩａ）に希土類元素だけでなく、Ａｌも導入されていたとしても、Ａｌの高しきい値化の作用よりも希土類元素（特にＬａ）の低しきい値化の作用が優勢となり、ｎチャネル型ＭＩＳＦＥＴを低しきい値化することができる。
【０１４５】
従って、本実施の形態では、ｎチャネル型ＭＩＳＦＥＴとｐチャネル型ＭＩＳＦＥＴの両方を低しきい値化することができる。これにより、半導体装置の性能を向上させることができる。
【０１４６】
（実施の形態２）
上記実施の形態１では、ｎチャネル型ＭＩＳＦＥＴのＨｆ系ゲート絶縁膜（Ｈｆ含有絶縁膜ＧＩａ）に希土類元素だけでなく、Ａｌも導入されていたが、本実施の形態では、ｎチャネル型ＭＩＳＦＥＴのＨｆ系ゲート絶縁膜（Ｈｆ含有絶縁膜ＧＩａ）にＡｌが導入されないようにしている。以下、具体的に説明する。
【０１４７】
図２２は、本実施の形態２の製造工程の一部を示す製造プロセスフロー図であり、上記実施の形態１の図２に対応するものである。図２３〜図３０は、本実施の形態２の半導体装置の製造工程中の要部断面図である。
【０１４８】
本実施の形態の製造工程は、ステップＳ５でＡｌ含有膜４を形成するまでは、上記実施の形態１の製造工程と同様であるので、ここではその説明を省略し、ステップＳ５のＡｌ含有膜４の形成工程以降について説明する。
【０１４９】
上記実施の形態１のステップＳ１〜Ｓ５と同様の工程を行って、上記図６の構造を得た後、本実施の形態では、図２３に示されるように、ｎＭＩＳ形成領域１ＡのＡｌ含有膜４をエッチングによって選択的に除去し、ｐＭＩＳ形成領域１ＢのＡｌ含有膜４を残す（図２２のステップＳ５ａ）。これにより、ｎＭＩＳ形成領域１Ａでは、界面層３が露出され、一方ｐＭＩＳ形成領域１Ｂでは、界面層３上にＡｌ含有膜４が形成された状態が維持される。
【０１５０】
例えば、ステップＳ５ａにおいて、Ａｌ含有膜４上にｐＭＩＳ形成領域１Ｂを覆いかつｎＭＩＳ形成領域１Ａを露出するフォトレジストパターン（図示せず）を形成してから、このフォトレジストパターンをエッチングマスクとして用いて、ｎＭＩＳ形成領域１ＡのＡｌ含有膜４をエッチング（好ましくはウェットエッチング）して除去し、その後、フォトレジストパターンを除去すればよい。
【０１５１】
以降の工程は、上記実施の形態１と基本的には同様である。以下に簡単に説明する。
【０１５２】
上記ステップＳ５ａの後、図２４に示されるように、ステップＳ６として、半導体基板１の主面上に、すなわちｎＭＩＳ形成領域１Ａの界面層３上およびｐＭＩＳ形成領域１ＢのＡｌ含有膜４上に、Ｈｆ含有膜５を形成する。このステップＳ６において、上記実施の形態１の場合、Ｈｆ含有膜５は、ｎＭＩＳ形成領域１ＡおよびｐＭＩＳ形成領域１Ｂの両方でＡｌ含有膜４上に形成されていたのに対して、本実施の形態の場合、ｎＭＩＳ形成領域１Ａでは界面層３上にＨｆ含有膜５が形成され、ｐＭＩＳ形成領域１ＢではＡｌ含有膜４上にＨｆ含有膜５が形成される。それから、図２５に示されるように、ステップＳ７として、半導体基板１の主面上に、すなわちＨｆ含有膜５上に、Ａｌ含有膜６を形成する。それから、図２６に示されるように、ステップＳ８として、半導体基板１の主面上に、すなわちＡｌ含有膜６上に、マスク層７を形成する。
【０１５３】
本実施の形態においては、ステップＳ８でマスク層７を形成した段階では、ｎＭＩＳ形成領域１Ａでは、半導体基板１（ｐ型ウエルＰＷ）上に、界面層３、Ｈｆ含有膜５、Ａｌ含有膜６およびマスク層７が下から順に積層された状態となり、ｐＭＩＳ形成領域１Ｂでは、半導体基板１（ウエル領域）上に、界面層３、Ａｌ含有膜４、Ｈｆ含有膜５、Ａｌ含有膜６およびマスク層７が下から順に積層された状態となっている。ｎＭＩＳ形成領域１ＡにＡｌ含有膜４が無い状態であることが、上記実施の形態１との相違点である。
【０１５４】
それから、図２７に示されるように、ステップＳ９として、ｎＭＩＳ形成領域１Ａのマスク層７およびＡｌ含有膜６をエッチング（好ましくはウェットエッチング、あるいはドライエッチングとウェットエッチングとの併用）によって選択的に除去し、ｐＭＩＳ形成領域１Ｂのマスク層７およびＡｌ含有膜６を残す。これにより、ｎＭＩＳ形成領域１Ａでは、Ｈｆ含有膜５が露出され、一方ｐＭＩＳ形成領域１Ｂでは、Ｈｆ含有膜５上にＡｌ含有膜６およびその上のマスク層７が形成された状態が維持される。それから、図２８に示されるように、ステップＳ１０として、半導体基板１の主面上に、すなわちｎＭＩＳ形成領域１ＡのＨｆ含有膜５上およびｐＭＩＳ形成領域１Ｂのマスク層７上に、希土類含有膜８を形成する。
【０１５５】
本実施の形態において、ステップＳ１０で希土類含有膜８を形成した段階では、ｎＭＩＳ形成領域１Ａにおいては、半導体基板１（ｐ型ウエルＰＷ）上に界面層３、Ｈｆ含有膜５及び希土類含有膜８が下から順に積層された状態となり、一方ｐＭＩＳ形成領域１Ｂにおいては、半導体基板１（ｎ型ウエルＮＷ）上に界面層３、Ａｌ含有膜４、Ｈｆ含有膜５、Ａｌ含有膜６、マスク層７及び希土類含有膜８が下から順に積層された状態となる。ｎＭＩＳ形成領域１ＡにＡｌ含有膜４が無い状態であることが、上記実施の形態１との相違点である。
【０１５６】
それから、ステップＳ１１として、半導体基板１に対して熱処理を施す。ステップＳ１１の熱処理により、ｎＭＩＳ形成領域１Ａでは、Ｈｆ含有膜５が希土類含有膜８と反応してＨｆ含有絶縁膜ＧＩａが形成され、ｐＭＩＳ形成領域１Ｂでは、Ｈｆ含有膜５がＡｌ含有膜４（およびＡｌ含有膜６）と反応してＨｆ含有絶縁膜ＧＩｂが形成される。ステップＳ１１の熱処理直前のｐＭＩＳ形成領域１Ｂでの積層状態（界面層３、Ａｌ含有膜４、Ｈｆ含有膜５、Ａｌ含有膜６、マスク層７および希土類含有膜８の積層構造）は、上記実施の形態１と同様であるため、ステップＳ１１の熱処理によりｐＭＩＳ形成領域１Ｂでいかなる現象が生じるかについては、本実施の形態も上記実施の形態１と同様であるので、ここではその繰り返しの説明は省略する。
【０１５７】
一方、本実施の形態では、ｎＭＩＳ形成領域１ＡにＡｌ含有膜４が無い状態でステップＳ１１の熱処理を行うことが、上記実施の形態１と相違している。すなわち、本実施の形態では、ｎＭＩＳ形成領域１Ａの半導体基板１（ｎ型ウエルＮＷ）上に、界面層３、Ｈｆ含有膜５および希土類含有膜８が下から順に積層された状態で、ステップＳ１１の熱処理を行う。ＭＩＳ形成領域１ＡのＨｆ含有膜５の下にＡｌ含有膜４が無いため、ステップＳ１１の熱処理により、ＭＩＳ形成領域１ＡのＨｆ含有膜５は、希土類含有膜８と反応するが、Ａｌ含有膜４とは反応しない。このため、ｎＭＩＳ形成領域１Ａにおいて、ステップＳ１１の熱処理によりＨｆ含有膜５が希土類含有膜８と反応する（希土類含有膜８を構成する希土類元素がＨｆ含有膜５に拡散する）ことで形成されるＨｆ含有絶縁膜ＧＩａには、Ａｌ（アルミニウム）が導入されず、これが上記実施の形態１との相違点となる。
【０１５８】
本実施の形態においては、ステップＳ１１の熱処理により、ｎＭＩＳ形成領域１Ａでは、Ｈｆ含有膜５と希土類含有膜８とが反応（混合、ミキシング、相互拡散）して、図２９に示されるように、Ｈｆ含有膜５と希土類含有膜８との反応層（混合層、ミキシング層）であるＨｆ含有絶縁膜ＧＩａが形成される。別の見方をすると、ステップＳ１１の熱処理により、ｎＭＩＳ形成領域１Ａでは、希土類含有膜８の希土類元素ＬｎがＨｆ含有膜５に導入されて、Ｈｆ含有膜５が、Ｈｆ含有絶縁膜ＧＩａとなる。
【０１５９】
従って、本実施の形態においては、Ｈｆ含有膜５がＨｆＳｉＯＮ膜の場合には、Ｈｆ含有絶縁膜ＧＩａはＨｆＬｎＳｉＯＮ膜となり、Ｈｆ含有膜５がＨｆＳｉＯ膜の場合には、Ｈｆ含有絶縁膜ＧＩａはＨｆＬｎＳｉＯ膜となり、Ｈｆ含有膜５がＨｆＯＮ膜の場合は、Ｈｆ含有絶縁膜ＧＩａはＨｆＬｎＯＮ膜となり、Ｈｆ含有膜５がＨｆＯ膜（代表的にはＨｆＯ２膜）の場合は、Ｈｆ含有絶縁膜ＧＩａはＨｆＬｎＯ膜となる。ここで、上記実施の形態１と同様に、希土類含有膜８が含有していた希土類元素をＬｎと表記している。希土類含有膜８が含有する希土類元素がランタン（Ｌａ）の場合は、Ｌｎ＝Ｌａである。
【０１６０】
ステップＳ１１の熱処理工程を行った後、図３０に示されるように、ステップＳ１２として、ステップＳ１１の熱処理工程で反応しなかった希土類含有膜８（未反応の希土類含有膜８、特にマスク層７上に残存する希土類含有膜８）を、エッチング（好ましくはウェットエッチング）によって除去し、それから、マスク層７をエッチング（好ましくはウェットエッチング）によって除去する。
【０１６１】
その後、上記実施の形態１と同様のステップＳ１３〜Ｓ１９およびそれ以降の工程が行われるが、ここではその図示および説明は省略する。
【０１６２】
本実施の形態では、上述のように、ｎチャネル型ＭＩＳＦＥＴのＨｆ系ゲート絶縁膜（Ｈｆ含有絶縁膜ＧＩａ）にＡｌが導入されないようにしている。これは、ステップＳ５ａでｎＭＩＳ形成領域１ＡのＡｌ含有膜４を選択的に除去したことで実現できる。
【０１６３】
本実施の形態では、ｎチャネル型ＭＩＳＦＥＴのＨｆ系ゲート絶縁膜（Ｈｆ含有絶縁膜ＧＩａ）に希土類元素（より好ましくはＬａ）を導入するがＡｌが導入されないようにしたことで、希土類元素（特にＬａ）による低しきい値化の作用を得られるとともに、Ａｌによる高しきい値化の作用を排除することができる。このため、上記実施の形態１に比べて、ｎチャネル型ＭＩＳＦＥＴのしきい値電圧（の絶対値）を、より小さくすることができ、ｎチャネル型ＭＩＳＦＥＴの低しきい値化の観点では、有利である。従って、ｎチャネル型ＭＩＳＦＥＴとｐチャネル型ＭＩＳＦＥＴの両方を、より的確に低しきい値化することができ、半導体装置の性能を、より向上させることができる。
【０１６４】
一方、上記実施の形態１では、上記ステップＳ５ａのようなＡｌ含有膜４を選択的に除去する工程が不要であるため、半導体装置の製造工程数を低減でき、また、半導体装置の製造時間を短縮できる。従って、半導体装置の製造コストを低減することができる。
【０１６５】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【産業上の利用可能性】
【０１６６】
本発明は、半導体装置およびその製造技術に適用して有効である。
【符号の説明】
【０１６７】
１  半導体基板
１Ａ  ｎＭＩＳ形成領域
１Ｂ  ｐＭＩＳ形成領域
２  素子分離領域
３  界面層
４，６  Ａｌ含有膜
５  Ｈｆ含有膜
７  マスク層
８  希土類含有膜
９  金属膜
１０  シリコン膜
１１  絶縁膜
１２  ストッパ絶縁膜
１３  絶縁膜
ＣＴ  コンタクトホール
ＥＸ１  ｎ−型半導体領域
ＥＸ２  ｐ−型半導体領域
ＧＥ１，ＧＥ２  ゲート電極
ＧＩａ，ＧＩｂ  Ｈｆ含有絶縁膜
Ｍ１  配線
ＮＷ  ｎ型ウエル
ＰＧ  プラグ
ＰＷ  ｐ型ウエル
Ｑｎ  ｎチャネル型ＭＩＳＦＥＴ
Ｑｐ  ｐチャネル型ＭＩＳＦＥＴ
ＳＤ１  ｎ＋型半導体領域
ＳＤ２  ｐ＋型半導体領域
ＳＷ  サイドウォールスペーサ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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