(57)【要約】      （修正有）【課題】電圧値の異なる２系統の出力電圧を生成する電源用ＩＣで、ピンや外付け部品の増大を招くことなく、各出力電圧の起動／停止タイミングの不一致や電圧値の逆転を回避することが可能な電源装置、この電源装置を用いた液晶駆動装置及び液晶表示装置を提供する。【解決手段】電源装置１は、入力電圧ＶＩから出力電圧ＶＯ１を生成する昇圧回路１０と、入力電圧ＶＩから出力電圧ＶＯ１より低い出力電圧ＶＯ２を生成する降圧回路２０とを有し、昇圧回路１０は、出力電圧ＶＯ１に応じた帰還電圧Ｖｆｂ１と所定の基準電圧Ｖｒｅｆを一致させるように出力電圧ＶＯ１の帰還制御を行い、降圧回路２０は、出力電圧ＶＯ２に応じた帰還電圧Ｖｆｂ２と帰還電圧Ｖｆｂ１とを一致させるように出力電圧ＶＯ２の帰還制御を行う。【選択図】図１
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【特許請求の範囲】
【請求項１】
入力電圧から第１出力電圧を生成する第１電源回路と；
前記入力電圧から前記第１出力電圧より低い第２出力電圧を生成する第２電源回路と；
を有し、
前記第１電源回路は、前記第１出力電圧に応じた第１帰還電圧と所定の基準電圧とを一致させるように前記第１出力電圧の帰還制御を行い、
前記第２電源回路は、前記第２出力電圧に応じた第２帰還電圧と前記第１帰還電圧とを一致させるように前記第２出力電圧の帰還制御を行うことを特徴とする電源装置。
【請求項２】
前記第１帰還電圧を増幅して前記第２電源回路に出力するゲインアンプを有することを特徴とする請求項１に記載の電源装置。
【請求項３】
前記ゲインアンプは、可変ゲインアンプであることを特徴とする請求項２に記載の電源装置。
【請求項４】
前記第１電源回路は、
第１出力トランジスタと；
起動後緩やかに上昇するソフトスタート電圧を生成するソフトスタート電圧生成部と；
前記基準電圧及び前記ソフトスタート電圧のいずれか低い方と前記第１帰還電圧から第１誤差電圧を生成する第１エラーアンプと；
前記第１誤差電圧が小さくなるように前記第１出力トランジスタのオン／オフ制御を行う第１制御部と；
を有することを特徴とする請求項１〜請求項３のいずれかに記載の電源装置。
【請求項５】
前記第２電源回路は、
第２出力トランジスタと；
前記第１帰還電圧と前記第２帰還電圧から第２誤差電圧を生成するエラーアンプと；
前記第２誤差電圧が小さくなるように前記第２出力トランジスタのオン／オフ制御を行う第２制御部と；
を有することを特徴とする請求項４に記載の電源装置。
【請求項６】
前記第１電源回路は昇圧電源回路であり、前記第２電源回路は降圧電源回路であることを特徴とする請求項１〜請求項５のいずれかに記載の電源装置。
【請求項７】
請求項１〜請求項６のいずれかに記載の電源装置と；
前記第１出力電圧と前記第２出力電圧の供給を受けて液晶表示パネルのソース信号を生成するソースドライバ装置と；
を有することを特徴とする液晶駆動装置。
【請求項８】
請求項７に記載の液晶駆動装置と；
前記液晶表示パネルと；
を有することを特徴とする液晶表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電圧値の異なる２系統の出力電圧を生成する電源装置、並びに、これを用いた液晶駆動装置及び液晶表示装置に関するものである。
【背景技術】
【０００２】
図３は、液晶表示装置の一従来例を示すブロック図である。近年、本従来例の液晶表示装置で示すように、ＬＣＤ［Liquid Crystal Display］パネル４００にソース電圧を供給するソースドライバＩＣ３００の省エネ化や低発熱化を主目的として、電圧値の異なる２系統の電源電圧（昇圧電源ＩＣ１００の出力電圧ＶＯ１（例えば１５Ｖ）、及び、降圧電源ＩＣ２００の出力電圧ＶＯ２（例えば７．５Ｖ））を用いて、ソースドライバＩＣ３００を駆動する方式が普及し始めている。
【０００３】
例えば、ソースドライバＩＣ３００に含まれる駆動段（アンプ）のうち、半数については出力電圧ＶＯ１と出力電圧ＶＯ２との間で駆動され、残りの半数については出力電圧ＶＯ２とグランド電圧ＧＮＤとの間で駆動される。
【０００４】
なお、上記に関連する従来技術の一例としては、特許文献１を挙げることができる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００６−１７１３６７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、ソースドライバＩＣ３００は、これに入力される出力電圧ＶＯ１と出力電圧ＶＯ２との間で、各々の起動／停止タイミングの不一致（出力電圧ＶＯ１及びＶＯ２のいずれか一方のみが出力されている状態など）や電圧値の逆転状態が一瞬でも発生すると、駆動段の耐圧が不足して破壊に至るおそれがあった。
【０００７】
上記の課題について、図４を参照しながら具体的に説明する。図４は、従来課題を説明するためのタイムチャートであり、出力電圧ＶＯ１及びＶＯ２の時間変化をグラフ化したものである。なお、出力電圧ＶＯ２については、異なる３種類の挙動として、実線（出力電圧ＶＯ１と完全にシンクロしている理想的な挙動）、一点鎖線（出力電圧ＶＯ１に比べて立ち上がりが鈍った場合の挙動）、及び、二点鎖線（出力電圧ＶＯ１よりも先に起動してしまった場合の挙動）が描写されている。
【０００８】
昇圧電源ＩＣ１００において、時刻ｔ２１以前には、入力電圧ＶＩ（例えば１２Ｖ）が出力電圧ＶＯ１として出力されないように、ロードスイッチＰ１がオフされている。時刻ｔ２１において、ロードスイッチＰ１がオンされる際、ロードスイッチＰ１は、その導通度が徐々に大きくなるようにソフトオン制御される。その後、入力電圧ＶＩの昇圧動作が開始されると、出力電圧ＶＯ１が入力電圧ＶＩよりも高くなり、時刻ｔ２２において、出力電圧ＶＯ１はその目標値（例えば１５Ｖ）に達する。
【０００９】
一方、降圧電源ＩＣ２００において、出力電圧ＶＯ２が実線の挙動を示す場合には、時刻ｔ２１において、出力電圧ＶＯ２の出力動作が開始され、時刻ｔ２２において、出力電圧ＶＯ２はその目標値（例えば７．５Ｖ）に達する。従って、出力電圧ＶＯ２が実線の挙動を示す限り、出力電圧ＶＯ１と出力電圧ＶＯ２との間で、各々の起動／停止タイミングの不一致や電圧値の逆転状態は生じず、延いては、ソースドライバＩＣ３００の耐圧不足が生じることもない。
【００１０】
しかしながら、出力電圧ＶＯ２が一点鎖線の挙動を示した場合、すなわち、出力電圧ＶＯ２の立ち上がりが鈍り、出力電圧ＶＯ２が未だ目標値（７．５Ｖ）に達していない状態で、出力電圧ＶＯ１が先に目標値（１５Ｖ）まで達した場合には、ソースドライバＩＣ３００に想定外の高電圧（例えば７．５Ｖ以上）が印加され、駆動段の耐圧が不足して破壊に至るおそれがあった。また、出力電圧ＶＯ２が二点鎖線の挙動を示した場合、つまり、出力電圧ＶＯ２が出力電圧ＶＯ１よりも先に起動してしまった場合には、ソースドライバＩＣ３００に想定外の逆流電流が流れて、過電流による破壊を生じるおそれがあった。
【００１１】
上記破壊を回避するための最も単純な対策としては、ソースドライバＩＣ３００の駆動段を高耐圧化することが考えられる。しかし、このような回避策は、ソースドライバＩＣ３００のコストアップやチップサイズの大型化を招くため、最善の回避策とは言い難い。一方、昇圧電源ＩＣ１００と降圧電源ＩＣ２００との間で双方のソフトスタート挙動を完全にシンクロさせれば、ソースドライバＩＣ３００の駆動段を不要に高耐圧化することなく、上記破壊を回避することが可能となる。しかし、上記従来例の液晶表示装置では、出力電圧ＶＯ１及びＶＯ２がそれぞれ別ＩＣで生成されており、両電圧の起動シーケンスや停止シーケンスを高精度にマッチングさせるためには、各電源ＩＣに外付けされているソフトスタート制御用のコンデンサＣｓｓ１及びＣｓｓ２を高精度化したり、或いは、これらのコンデンサを充電するためのチャージ電流を高精度化したりする必要があるため、各電源ＩＣに余分なピンや外付け抵抗などの部品を追加しなければならなかった。
【００１２】
本発明は、本願の発明者によって見い出された上記の問題点に鑑み、電圧値の異なる２系統の出力電圧を生成するに際して、ピンや外付け部品の増大を招くことなく、各出力電圧の起動／停止タイミングの不一致や電圧値の逆転を回避することが可能な電源装置、並びに、これを用いた液晶駆動装置及び液晶表示装置の提供を主たる目的とする。
【課題を解決するための手段】
【００１３】
上記目的を達成するために、本発明に係る電源装置は、入力電圧から第１出力電圧を生成する第１電源回路と；前記入力電圧から前記第１出力電圧より低い第２出力電圧を生成する第２電源回路と；を有し、前記第１電源回路は、前記第１出力電圧に応じた第１帰還電圧と所定の基準電圧とを一致させるように前記第１出力電圧の帰還制御を行い、前記第２電源回路は、前記第２出力電圧に応じた第２帰還電圧と前記第１帰還電圧とを一致させるように前記第２出力電圧の帰還制御を行う構成（第１の構成）とされている。
【００１４】
なお、上記第１の構成から成る電源装置は、前記第１帰還電圧を増幅して前記第２電源回路に出力するゲインアンプを有する構成（第２の構成）にするとよい。
【００１５】
また、上記第２の構成から成る電源装置において、前記ゲインアンプは、可変ゲインアンプである構成（第３の構成）にするとよい。
【００１６】
また、上記第１〜第３いずれかの構成から成る電源装置において、前記第１電源回路は第１出力トランジスタと；起動後緩やかに上昇するソフトスタート電圧を生成するソフトスタート電圧生成部と；前記基準電圧及び前記ソフトスタート電圧のいずれか低い方と前記第１帰還電圧から第１誤差電圧を生成する第１エラーアンプと；前記第１誤差電圧が小さくなるように前記第１出力トランジスタのオン／オフ制御を行う第１制御部と；を有する構成（第４の構成）にするとよい。
【００１７】
また、上記第４の構成から成る電源装置において、前記第２電源回路は、第２出力トランジスタと；前記第１帰還電圧と前記第２帰還電圧から第２誤差電圧を生成するエラーアンプと；前記第２誤差電圧が小さくなるように前記第２出力トランジスタのオン／オフ制御を行う第２制御部と；を有する構成（第５の構成）にするとよい。
【００１８】
また、上記第１〜第５いずれかの構成から成る電源装置において、前記第１電源回路は昇圧電源回路であり、前記第２電源回路は降圧電源回路である構成（第６の構成）にするとよい。
【００１９】
また、本発明に係る液晶駆動装置は、上記第１〜第６いずれかの構成から成る電源装置と；前記第１出力電圧と前記第２出力電圧の供給を受けて液晶表示パネルのソース信号を生成するソースドライバ装置と；を有する構成（第７の構成）とされている。
【００２０】
また、本発明に係る液晶表示装置は、上記第７の構成から成る液晶駆動装置と；前記液晶表示パネルと；を有する構成（第８の構成）とされている。
【発明の効果】
【００２１】
本発明によれば、電圧値の異なる２系統の出力電圧を生成するに際して、ピンや外付け部品の増大を招くことなく、各出力電圧の起動／停止タイミングの不一致や電圧値の逆転を回避することが可能な電源装置、並びに、これを用いた液晶駆動装置、及び、液晶表示装置を提供することができる。
【図面の簡単な説明】
【００２２】
【図１】本発明に係る液晶表示装置の一構成例を示すブロック図
【図２】出力電圧ＶＯ１及びＶＯ２の起動シーケンスを示すタイムチャート
【図３】液晶表示装置の一従来例を示すブロック図
【図４】従来課題を説明するためのタイムチャート
【発明を実施するための形態】
【００２３】
図１は、本発明に係る液晶表示装置の一構成例を示すブロック図である。本構成例の液晶表示装置は、電源ＩＣ１と、ソースドライバＩＣ２と、ＬＣＤパネル３と、を有するほか、電源ＩＣ１に外付けされるディスクリート部品として、インダクタＬ１及びＬ２と、ダイオードＤ１と、コンデンサＣ１、Ｃ２、及びＣｓｓと、抵抗Ｒ１及びＲ２と、Ｐチャネル型ＭＯＳ［Metal Oxide Semiconductor］電界効果トランジスタＰ１と、を有する。
【００２４】
電源ＩＣ１は、電圧値の異なる２系統の出力電圧ＶＯ１及びＶＯ２を生成する半導体集積回路装置であり、昇圧回路１０と、降圧回路２０と、ゲインアンプ３０と、を有する。また、電源ＩＣ１は、外部との電気的接続を確立するために、少なくともピンＴ１〜Ｔ７を有する。
【００２５】
昇圧回路１０は、入力電圧ＶＩ（例えば１２Ｖ）を昇圧して出力電圧ＶＯ１（例えば１５Ｖ）を生成する電源回路であり、Ｎチャネル型ＭＯＳ電界効果トランジスタ１１と、制御部１２と、エラーアンプ１３と、定電流源１４と、直流電圧源１５と、を有する。
【００２６】
トランジスタ１１は、制御部１２によってオン／オフ制御される出力トランジスタである。トランジスタ１１のドレインは、ピンＴ１に接続されている。トランジスタ１１のソース及びバックゲートは、いずれも接地端に接続されている。トランジスタ１１のゲートは、制御部１２に接続されている。
【００２７】
制御部１２は、エラーアンプ１３から出力される誤差電圧が小さくなるようにトランジスタ１１のオン／オフ制御を行うロジック回路である。なお、制御部１２の内部構成については、例えば、誤差電圧を三角波形状のスロープ電圧と比較することでＰＷＭ［Pulse Width Modulation］信号を生成し、このＰＷＭ信号を用いてトランジスタ１１のゲート信号を生成する一般的な構成を採用すればよい。
【００２８】
エラーアンプ１３は、基準電圧Ｖｒｅｆ及びソフトスタート電圧Ｖｓｓのいずれか低い方と帰還電圧Ｖｆｂ１との差分を増幅することで誤差電圧を生成する。エラーアンプ１３の第１非反転入力端（＋）は、ピンＴ７に接続されている。エラーアンプ１３の第２非反転入力端（＋）は、直流電圧源１５の正極端（基準電圧Ｖｒｅｆの印加端）に接続されている。直流電圧源１５の負極端は、接地端に接続されている。エラーアンプ１３の反転入力端（−）は、ピンＴ３に接続されている。
【００２９】
定電流源１４は、入力電圧ＶＩの印加端とピンＴ７との間に接続され、ピンＴ７に外付けされるコンデンサＣｓｓの充電電流を生成する。従って、ピンＴ７には、電源ＩＣ１の起動後緩やかに上昇するソフトスタート電圧Ｖｓｓが現れる。すなわち、定電流源１４とコンデンサＣｓｓは、ソフトスタート電圧生成部として機能する。
【００３０】
インダクタＬ１、ダイオードＤ１、及び、コンデンサＣ１は、昇圧回路１０の出力段として機能する。インダクタＬ１の第１端は、入力電圧ＶＩの印加端に接続されている。インダクタＬ１の第２端は、ピンＴ１に接続されている。ダイオードＤ１のアノードは、ピンＴ１に接続されている。ダイオードＤ１のカソードは、コンデンサＣ１の第１端に接続されている。コンデンサＣ１の第２端は、接地端に接続されている。
【００３１】
トランジスタＰ１は、昇圧回路１０の非駆動時において、入力電圧ＶＩが出力電圧ＶＯ１として出力されないように、ソースドライバＩＣ２への電力供給経路を導通／遮断するためのロードスイッチとして機能する。トランジスタＰ１のソース及びバックゲートは、コンデンサＣ１の第１端に接続されている。トランジスタＰ１のドレインは、ソースドライバＩＣ２の第１電源入力端に接続されている。トランジスタＰ１のゲートは、ピンＴ２を介して制御部１２に接続されている。
【００３２】
抵抗Ｒ１及びＲ２は、出力電圧ＶＯ１を所定の分圧比（＝Ｒ２／（Ｒ１＋Ｒ２））で分圧することにより、出力電圧ＶＯ１に応じた帰還電圧Ｖｆｂ１を生成する帰還電圧生成部として機能する。抵抗Ｒ１の第１端は、コンデンサＣ１の第１端に接続されている。抵抗Ｒ１の第２端は、ピンＴ３に接続されている。抵抗Ｒ２の第１端は、ピンＴ３に接続されている。抵抗Ｒ２の第２端は、接地端に接続されている。
【００３３】
上記構成から成る昇圧回路１０では、出力電圧ＶＯ１に応じた帰還電圧Ｖｆｂ１と所定の基準電圧Ｖｒｅｆとを一致させるように、出力電圧ＶＯ１の帰還制御が行われる。
【００３４】
降圧回路２０は、入力電圧ＶＩを降圧して出力電圧ＶＯ１より低い出力電圧ＶＯ２（例えば７．５Ｖ）を生成する電源回路であり、Ｎチャネル型ＭＯＳ電界効果トランジスタ２１及び２２と、制御部２３と、エラーアンプ２４と、を有する。
【００３５】
トランジスタ２１は、制御部２３によってオン／オフ制御される出力トランジスタである。トランジスタ２１のドレインは、ピンＴ４に接続されている。トランジスタ２１のソース及びバックゲートは、いずれもピンＴ５に接続されている。トランジスタ２１のゲートは、制御部２３に接続されている。
【００３６】
トランジスタ２２は、制御部２３によってトランジスタ２１とは相補的（排他的）にオン／オフ制御される同期整流トランジスタである。トランジスタ２２のドレインは、ピンＴ５に接続されている。トランジスタ２２のソース及びバックゲートは、いずれも接地端に接続されている。トランジスタ２２のゲートは、制御部２３に接続されている。なお、非同期整流方式を採用する場合、トランジスタ２２に代えてダイオードを用いればよい。
【００３７】
制御部２３は、エラーアンプ２４から出力される誤差電圧が小さくなるようにトランジスタ２１及び２２のオン／オフ制御を行うロジック回路である。なお、制御部２３の内部構成については、制御部１２と同様、例えば、誤差電圧を三角波形状のスロープ電圧と比較することでＰＷＭ信号を生成し、このＰＷＭ信号を用いてトランジスタ２１及び２２のゲート信号を生成する一般的な構成を採用すればよい。
【００３８】
エラーアンプ２４は、ゲインアンプ３０を介して入力される昇圧回路１０の帰還電圧Ｖｆｂ１と、出力電圧ＶＯ２に応じた帰還電圧Ｖｆｂ２との差分を増幅することで誤差電圧を生成する。エラーアンプ２４の非反転入力端（＋）は、ゲインアンプ３０の出力端に接続されている。エラーアンプ２４の反転入力端（−）は、ピンＴ６に接続されている。
【００３９】
インダクタＬ２、及び、コンデンサＣ２は、降圧回路２０の出力段として機能する。ピンＴ４は、入力電圧ＶＩの印加端に接続されている。インダクタＬ２の第１端は、ピンＴ５に接続されている。インダクタＬ２の第２端は、コンデンサＣ２の第１端に接続されるとともに、ソースドライバＩＣ２の第２電源入力端に接続されている。コンデンサＣ２の第２端は、接地端に接続されている。
【００４０】
抵抗Ｒ３及びＲ４は、出力電圧ＶＯ２を所定の分圧比（＝Ｒ４／（Ｒ３＋Ｒ４））で分圧することにより、出力電圧ＶＯ２に応じた帰還電圧Ｖｆｂ２を生成する帰還電圧生成部として機能する。抵抗Ｒ３の第１端は、コンデンサＣ２の第１端に接続されている。抵抗Ｒ３の第２端は、ピンＴ６に接続されている。抵抗Ｒ４の第１端は、ピンＴ６に接続されている。抵抗Ｒ４の第２端は、接地端に接続されている。
【００４１】
上記構成から成る降圧回路２０では、出力電圧ＶＯ２に応じた帰還電圧Ｖｆｂ２と、ゲインアンプ３０を介して入力される昇圧回路１０の帰還電圧Ｖｆｂ１とを一致させるように、出力電圧ＶＯ２の帰還制御が行われる。
【００４２】
ゲインアンプ３０は、昇圧回路１０の帰還電圧Ｖｆｂ１を増幅して降圧回路２０のエラーアンプ２４に出力する。なお、ゲインアンプ３０としては、そのゲインＮを任意に可変制御することが可能な可変ゲインアンプを用いることが望ましい。ただし、ゲインアンプ３０は、本発明の実現に必須の構成要素ではなく、昇圧回路１０の帰還電圧Ｖｆｂ１を直接降圧回路２０のエラーアンプ２４に入力しても構わない。
【００４３】
ソースドライバＩＣ２は、電圧値の異なる２系統の出力電圧ＶＯ１及びＶＯ２の供給を受けて画像データに応じた電圧値のソース信号（映像信号）を生成し、これをＬＣＤパネル２の各画素（より正確には、ＬＣＤパネル３の各画素に接続されたアクティブ素子のソース端子）する半導体集積回路装置である。例えば、ソースドライバＩＣ２に含まれる駆動段（アンプ）のうち、半数については出力電圧ＶＯ１と出力電圧ＶＯ２との間で駆動され、残りの半数については出力電圧ＶＯ２とグランド電圧ＧＮＤとの間で駆動される。このような駆動方式を採用することにより、駆動段を出力電圧ＶＯ１とグランド電圧ＧＮＤとの間で駆動する場合に比べて、ソースドライバＩＣ２の省エネ化や低発熱化を実現することが可能となる。
【００４４】
ＬＣＤパネル３は、ソースドライバＩＣ２から供給されるソース信号の電圧値に応じて光透過率が変化する液晶素子を画素として用いたＴＦＴ［Thin Film Transistor］方式の映像出力手段である。
【００４５】
図２は、出力電圧ＶＯ１及びＶＯ２の起動シーケンスを示すタイムチャートである。先にも述べたように、本構成例の電源ＩＣ１では、異なる電圧値を有する２系統の出力電圧ＶＯ１及びＶＯ２のうち、より電圧値の高い出力電圧ＶＯ１を生成する昇圧回路１０の帰還電圧Ｖｆｂ１を、より電圧値の低い出力電圧ＶＯ２を生成する降圧回路２０のエラーアンプの非反転入力端（＋）に入力し、これを降圧回路２０の帰還電圧Ｖｆｂ２と比較参照される基準電圧とみなして、出力電圧ＶＯ２の帰還制御を行う構成とされている。
【００４６】
このような構成とすることにより、昇圧回路１０が起動されて、出力電圧ＶＯ１（延いては帰還電圧Ｖｆｂ１）が緩やかに上昇し始めると、これを基準電圧とする降圧回路２０も同一のタイミングで起動され、昇圧回路１０と完全にシンクロした形でソフトスタート動作が行われるので、ピンや外付け部品の増大を招くことなく、出力電圧ＶＯ１及びＶＯ２に関する起動／停止タイミングの不一致や電圧値の逆転を回避することが可能となる。従って、ソースドライバＩＣ２の耐圧を下げることができるので、ソースドライバＩＣ２の低コスト化や小型化を実現することが可能となる。
【００４７】
また、ゲインアンプ３０を介して昇圧回路１０の帰還電圧Ｖｆｂ１を降圧回路２０に出力する構成であれば、ゲインアンプ３０のゲインＮを可変制御することにより、出力電圧ＶＯ１の起動波形の傾きに対して、出力電圧ＶＯ２の起動波形の傾きを任意に調整することが可能となる。例えば、ソースドライバＩＣ２の仕様やロードスイッチＰ１のタイミング制御に依ることなく、常に出力電圧ＶＯ２の方が出力電圧ＶＯ１よりも先に目標値に達するように、ゲインアンプ３０のゲインＮを調整しておけば、ソースドライバＩＣ２に想定外の高電圧（例えば７．５Ｖ以上）が印加されることを未然に防止することができるので、ソースドライバＩＣ２の耐圧を下げることが可能となる。
【００４８】
なお、上記の実施形態では、ＴＦＴ型液晶表示装置に搭載されるソースドライバＩＣ２用の出力電圧ＶＯ１及びＶＯ２を生成するための電源ＩＣ１に本発明を適用した構成を例に挙げて説明を行ったが、本発明の適用対象はこれに限定されるものではなく、２系統の出力電圧を生成するに際して、各々の起動／停止タイミングの不一致や電圧値の逆転を回避しなければならない電源装置全般に広く適用することが可能である。
【００４９】
また、本発明の構成は、上記実施形態のほか、発明の主旨を逸脱しない範囲で種々の変更を加えることが可能である。すなわち、上記実施形態は、全ての点で例示であって、制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態の説明ではなく、特許請求の範囲によって示されるものであり、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。
【産業上の利用可能性】
【００５０】
本発明は、例えば、ＴＦＴ型液晶表示装置に搭載されるソースドライバ用電源装置の信頼性を高める上で有用な技術である。
【符号の説明】
【００５１】
１    電源ＩＣ
２    ソースドライバＩＣ
３    ＬＣＤパネル
１０    昇圧回路
１１    Ｎチャネル型ＭＯＳ電界効果トランジスタ
１２    制御部
１３    エラーアンプ
１４    定電流源
１５    直流電圧源
２０    降圧回路
２１、２２    Ｎチャネル型ＭＯＳ電界効果トランジスタ
２３    制御部
２４    エラーアンプ
３０    ゲインアンプ
Ｔ１〜Ｔ７    ピン
Ｌ１、Ｌ２    インダクタ
Ｃ１、Ｃ２    コンデンサ
Ｄ１    ダイオード
Ｒ１〜Ｒ４    抵抗
Ｐ１    Ｐチャネル型ＭＯＳ電界効果トランジスタ（ロードスイッチ）
Ｃｓｓ    コンデンサ（ソフトスタート調整用）
【図１】
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【図２】
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【図３】
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【図４】
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