(57)【要約】【課題】半導体メモリのウェハ試験において測定しうるチップの個数を増やし、ウェハ試験のスループットを向上させること。【解決手段】メモリテスト装置は、複数のチップの間で共有される入出力信号線を介して複数のチップへテスト用の入力信号を送信するとともに、入出力信号線を介して複数のチップからテスト結果として出力信号を受信する入出力信号送受信部と、複数のチップの中から動作させるチップを選択するチップ選択信号を、複数のチップのそれぞれに接続された複数のチップ選択信号線を介して、複数のチップのそれぞれへ送信する選択信号送信部とを備え、複数のチップのうちの一つのチップに対するテストと、複数のチップのうちの他のチップに対するテスト結果の処理とを並列に実行する。【選択図】図１
2012099191.tif 000002
【特許請求の範囲】
【請求項１】
複数のチップの間で共有される入出力信号線を介して該複数のチップへテスト用の入力信号を送信するとともに、該入出力信号線を介して該複数のチップからテスト結果として出力信号を受信する入出力信号送受信部と、
前記複数のチップの中から動作させるチップを選択するチップ選択信号を、前記複数のチップのそれぞれに接続された複数のチップ選択信号線を介して、前記複数のチップのそれぞれへ送信する選択信号送信部と、を備え、
前記複数のチップのうちの一つのチップに対するテストと、前記複数のチップのうちの他のチップに対するテスト結果の処理とを並列に実行することを特徴とするメモリテスト装置。
【請求項２】
前記複数のチップの間で共有される入出力ピンを含むプローブカードをさらに備え、
前記入出力信号線は、前記入出力ピンに接続されていることを特徴とする、請求項１に記載のメモリテスト装置。
【請求項３】
前記出力信号は、前記複数のチップを識別する識別子を含むことを特徴とする、請求項１または２に記載のメモリテスト装置。
【請求項４】
前記識別子を参照し、前記出力信号が前記複数のチップの中のいずれのチップから出力されたのかを判定するチップ判定部を、さらに備えていることを特徴とする、請求項３に記載のメモリテスト装置。
【請求項５】
前記識別子は、アドレスビットにおけるビット値であることを特徴とする、請求項３または４に記載のメモリテスト装置。
【請求項６】
前記複数のチップは、単一のウェハ上に設けられていることを特徴とする、請求項１ないし５のいずれか１項に記載のメモリテスト装置。
【請求項７】
メモリテスト装置が、複数のチップの間で共有される入出力信号線を介して該複数のチップへテスト用の入力信号を送信する工程と、
前記入出力信号線を介して前記複数のチップからテスト結果として出力信号を受信する工程と、
前記複数のチップの中から動作させるチップを選択するチップ選択信号を、前記複数のチップのそれぞれに接続された複数のチップ選択信号線を介して、前記複数のチップのそれぞれへ送信する工程と、を含み、
前記複数のチップのうちの一つのチップに対するテストと、前記複数のチップのうちの他のチップに対するテスト結果の処理とを並列に実行することを特徴とするメモリテスト方法。
【請求項８】
前記出力信号は、前記複数のチップを識別する識別子を含むことを特徴とする、請求項７に記載のメモリテスト方法。
【請求項９】
前記メモリテスト装置が、前記識別子を参照し、前記出力信号が前記複数のチップの中のいずれのチップから出力されたのかを判定する工程をさらに含むことを特徴とする、請求項８に記載のメモリテスト方法。
【請求項１０】
複数のチップの間で共有される入出力信号線を介して該複数のチップへテスト用の入力信号を送信する処理と、
前記入出力信号線を介して前記複数のチップからテスト結果として出力信号を受信する処理と、
前記複数のチップの中から動作させるチップを選択するチップ選択信号を、前記複数のチップのそれぞれに接続された複数のチップ選択信号線を介して、前記複数のチップのそれぞれへ送信する処理と、をコンピュータに実行させ、
前記複数のチップのうちの一つのチップに対するテストと、前記複数のチップのうちの他のチップに対するテスト結果の処理とをコンピュータに並列に実行させることを特徴とするプログラム。
【請求項１１】
前記出力信号は、前記複数のチップを識別する識別子を含むことを特徴とする、請求項１０に記載のプログラム。
【請求項１２】
前記識別子を参照し、前記出力信号が前記複数のチップの中のいずれのチップから出力されたのかを判定する処理をさらにコンピュータに実行させることを特徴とする、請求項１１に記載のプログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はメモリテスト装置、メモリテスト方法およびプログラムに関し、特に、半導体メモリのウェハ試験のためのメモリテスト装置、メモリテスト方法およびプログラムに関する。
【背景技術】
【０００２】
半導体メモリの微細化と高集積化に伴い、ウェハ試験に要する時間およびコストを削減することが重要になってきている。例えば、特許文献１には、狭ピッチで多ピンを有する複数のＬＳＩチップを同時に検査するためのプローブ組立体が記載されている。
【０００３】
半導体メモリのウェハ試験においては、チップをメモリテスト装置に接続し、チップ上の端子にテストパターンにしたがって電圧を印加したときのチップからの出力を測定し、測定値と期待値とを比較することで、チップの良否を判定する。
【０００４】
図３は、メモリテスト装置を用いたテストについて説明するための図である。図３を参照すると、チップＣ１、Ｃ２、および、これらのチップに対するメモリテスト装置１１０が示されている。
【０００５】
メモリテスト装置１１０は、チップＣ１との間でチップＣ１用の入出力信号線を介して入出力信号Ｓ１Ａ、Ｓ１Ｂをやり取りすることで、チップＣ１に対するテストを行なう。また、メモリテスト装置（Ｍｅｍｏｒｙ  Ｔｅｓｔｅｒ）１１０は、チップＣ２との間でチップＣ２用の入出力信号線を介して入出力信号Ｓ２Ａ、Ｓ２をやり取りすることで、チップＣ２に対するテストを行なう。さらに、メモリテスト装置１１０は、チップＣ１、Ｃ２に対してチップ選択信号ＣＳ０を出力する。なお、図３において、アドレスコマンド信号を省略した。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０１０−０９１５４２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
以下の分析は、本発明者によってなされたものである。ウェハ試験に用いられるメモリテスト装置１１０が扱いうる入出力（ＩＯ）信号線の本数は限られている。図３を参照すると、入出力信号線はチップごとに個別に必要とされる。したがって、メモリテスト装置１１０の扱いうるＩＯ信号線の本数によって、測定しうるチップの個数が制限される。すなわち、メモリテスト装置１１０によって処理することができるデータ入出力（ＩＯ）信号線の本数により、試験・処理することができるチップの個数が制限され、チップの個数が増大するにつれて、ウェハ試験のコストおよび処理時間の増大を招く。
【０００８】
そこで、半導体メモリのウェハ試験において測定しうるチップの個数を増やし、ウェハ試験のスループットを向上させるメモリテスト装置、メモリテスト方法およびプログラムを提供することが課題となる。
【課題を解決するための手段】
【０００９】
本発明の第１の視点に係るメモリテスト装置は、
複数のチップの間で共有される入出力信号線を介して該複数のチップへテスト用の入力信号を送信するとともに、該入出力信号線を介して該複数のチップからテスト結果として出力信号を受信する入出力信号送受信部と、
前記複数のチップの中から動作させるチップを選択するチップ選択信号を、前記複数のチップのそれぞれに接続された複数のチップ選択信号線を介して、前記複数のチップのそれぞれへ送信する選択信号送信部と、を備え、
前記複数のチップのうちの一つのチップに対するテストと、前記複数のチップのうちの他のチップに対するテスト結果の処理とを並列に実行する。
【００１０】
本発明の第２の視点に係るメモリテスト方法は、
メモリテスト装置が、複数のチップの間で共有される入出力信号線を介して該複数のチップへテスト用の入力信号を送信する工程と、
前記入出力信号線を介して前記複数のチップからテスト結果として出力信号を受信する工程と、
前記複数のチップの中から動作させるチップを選択するチップ選択信号を、前記複数のチップのそれぞれに接続された複数のチップ選択信号線を介して、前記複数のチップのそれぞれへ送信する工程と、を含み、
前記複数のチップのうちの一つのチップに対するテストと、前記複数のチップのうちの他のチップに対するテスト結果の処理とを並列に実行する。
【００１１】
本発明の第３の視点に係るプログラムは、
複数のチップの間で共有される入出力信号線を介して該複数のチップへテスト用の入力信号を送信する処理と、
前記入出力信号線を介して前記複数のチップからテスト結果として出力信号を受信する処理と、
前記複数のチップの中から動作させるチップを選択するチップ選択信号を、前記複数のチップのそれぞれに接続された複数のチップ選択信号線を介して、前記複数のチップのそれぞれへ送信する処理とをコンピュータに実行させ、
前記複数のチップのうちの一つのチップに対するテストと、前記複数のチップのうちの他のチップに対するテスト結果の処理とをコンピュータに並列に実行させる。
【発明の効果】
【００１２】
本発明のメモリテスト装置、メモリテスト方法およびプログラムによると、測定しうるチップの個数を飛躍的に増加させることができ、ウェハ単位での試験時間が削減され、ウェハ試験のスループットを向上させることができる。
【図面の簡単な説明】
【００１３】
【図１】一実施形態に係るメモリテスト装置によるウェハ試験について説明するためのブロック図である。
【図２】一実施形態に係るメモリテスト装置によるウェハ試験について説明するためのタイミングチャートである。
【図３】メモリテスト装置によるウェハ試験について説明するためのブロック図である。
【発明を実施するための形態】
【００１４】
本発明の実施形態の概要について説明する。なお、この概要に付記した図面参照符号は専ら理解を助けるための例示であり、図示の態様に限定することを意図するものではない。本発明に係るメモリテスト装置は、図１を参照すると、複数のチップ（例えばチップ、Ｃ１、Ｃ２）の間で共有される入出力信号線を介して該複数のチップへテスト用の入力信号を送信するとともに、該入出力信号線を介して該複数のチップからテスト結果として出力信号を受信する入出力信号送受信部（１１）と、該複数のチップの中から動作させるチップを選択するチップ選択信号を、該複数のチップのそれぞれに接続された複数のチップ選択信号線を介して、該複数のチップのそれぞれへ送信する選択信号送信部（１２）とを備え、複数のチップのうちの一つのチップに対するテストと、複数のチップのうちの他のチップに対するテスト結果の処理とを並列に実行する。
【００１５】
本発明のメモリテスト装置（１０）によると、複数のチップの間で入出力信号線を共有しつつ、これらのチップのうちの所望のチップを動作させることができる。また、あるチップのテストと、他のチップのテスト結果の処理とを並列に実行することができる。したがって、本発明のメモリテスト装置（１０）によると、同時に測定しうるチップの個数を飛躍的に増加させるとともに、チップ当りのテストに要する時間を削減することができる。したがって、本発明によると、ウェハ単位での試験時間が削減され、ウェハ試験のスループットを向上させることもできる。
【００１６】
また、メモリテスト装置（１０）は、前記複数のチップの間で共有される入出力ピンを含むプローブカード（非図示）をさらに備え、前記入出力信号線は、前記入出力ピンに接続されるようにしてもよい。
【００１７】
さらに、前記出力信号は、前記複数のチップを識別する識別子を含んでいてもよい。このとき、メモリテスト装置（１０）は、前記識別子を参照し、前記出力信号が前記複数のチップの中のいずれのチップから出力されたのかを判定するチップ判定部（１３）を、さらに備えていることが好ましい。また、識別子は、一例として、アドレスビットにおけるビット値としてもよい。
【００１８】
＜実施形態＞
一実施形態に係るメモリテスト装置について、図面を参照して説明する。図１は、本実施形態に係るメモリテスト装置を用いたテストにおけるチップ、信号およびメモリテスト装置の構成を示すブロック図である。図１を参照すると、チップＣ１、Ｃ２、および、これらのチップに対するメモリテスト装置１０が示されている。図１は、一例として、２個のチップの間でメモリテスト装置の入出力信号を共有する場合について示している。なお、本発明において、入出力信号を互いに共有するチップの個数については、特に限定されない。なお、図２においても、アドレスコマンド信号を省略した。
【００１９】
メモリテスト装置１０は、チップＣ１、Ｃ２との間で入出力信号Ｓ０Ａ、Ｓ０Ｂをやり取りすることで、チップＣ１、Ｃ２に対するテストを行なう。また、メモリテスト装置１０は、チップＣ１に対してチップ選択信号ＣＳ１を出力し、チップＣ２に対してチップ選択信号ＣＳ２を出力している。メモリテスト装置１０は、チップ選択信号ＣＳ１、ＣＳ２により、動作させるチップを切り替える。
【００２０】
これにより、メモリテスト装置１０の入出力信号の１チップ当りの使用本数が減り、メモリテスト装置１０とチップ群との間の配線を接続し直すことなく、メモリテスト装置１０により測定しうるチップの個数を増加させることができる。例えば、図２に示したように、２個のチップＣ１、Ｃ２の間でメモリテスト装置１０の入出力信号を共有した場合には、従来のメモリテスト装置（図３）と比較して、測定しうるチップの個数を２倍に増加させることができる。
【００２１】
次に、本実施形態のメモリテスト装置１０の動作について、図面を参照して説明する。図２は、本実施形態に係るメモリテスト装置１０を用いたテストにおける制御方法として各信号の波形を示す図である。
【００２２】
メモリテスト装置１０は、各チップに対応するチップ選択信号をチップに入力することで、動作させるチップを切り替える。図２を参照すると、メモリテスト装置１０は、期間Ｔ１、Ｔ３、Ｔ５において、チップ選択信号ＣＳ１をチップＣ１へ出力し、これらの期間においてチップＣ１を動作させる。また、メモリテスト装置１０は、期間Ｔ２、Ｔ４、Ｔ６において、チップ選択信号ＣＳ２をチップＣ２へ出力し、これらの期間においてチップＣ２を動作させる。
【００２３】
チップＣ２を動作させる期間（図２の期間Ｔ２、Ｔ４、Ｔ６等）において、チップＣ２のテストと、チップＣ１のテスト結果として得られたデータの処理とを並列に実行することが好ましい。同様に、チップＣ１を動作させる期間（図２の期間Ｔ３、Ｔ５等）において、チップＣ１のテストと、チップＣ２のテスト結果として得られたデータの処理とを並列に実行することが好ましい。このとき、テストとテスト結果の処理とをチップごとに逐次的に行なう場合と比較して、１チップ当りのテストに要する時間を削減することができる。
【００２４】
図１を参照すると、チップＣ１とＣ２の間で、メモリテスト装置１０に対する入出力信号Ｓ０Ａ、Ｓ０Ｂが共有されている。そこで、メモリテスト装置１０は、同一の出力信号において、最上位のアドレス（図２の場合には、アドレスＡ１７）の値を参照することで、チップを識別する。図２を参照すると、最上位のアドレスＡ１７が０の場合には、チップＣ１からの出力であると判別し、最上位のアドレスＡ１７が１の場合には、チップＣ２からの出力であると判別することができる。なお、入出力信号を互いに共有するチップの個数を増加させた場合には、チップからの出力信号を識別するためのアドレスのビット数も、これに応じて増加させればよい。
【００２５】
なお、上記の特許文献の各開示を、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【符号の説明】
【００２６】
１０、１１０    メモリテスト装置（Ｍｅｍｏｒｙ  Ｔｅｓｔｅｒ）
１１    入出力信号送受信部
１２    選択信号送信部
１３    チップ判定部
Ｃ１、Ｃ２    チップ
ＣＳ０、ＣＳ１、ＣＳ２    チップ選択信号
Ｓ０Ａ、Ｓ０Ｂ、Ｓ１Ａ、Ｓ１Ｂ、Ｓ２Ａ、Ｓ２Ｂ    入出力（ＩＯ）信号
【図１】
2012099191.tif 000003
【図２】
2012099191.tif 000004
【図３】
2012099191.tif 000005