(57)【要約】      （修正有）【課題】部品点数を増やすことなく、ＳｉＣ半導体装置の結晶劣化の進行を抑制することが可能な半導体素子を提供する。【解決手段】ｐ型コレクタ域９１およびｎ型コレクタ領域９２を含むコレクタ層９３と、ｎ型半導体層２０と、ｐ型ボディ領域３０と、ｎ型エミッタ領域４０と、ボディ領域３０に接して形成されたチャネルエピ層５０と、エミッタ電極４５と、ゲート絶縁膜６０と、ゲート電極６５と、コレクタ電極７０とを備える構造とする。双方向導通ＩＧＢＴ１００のゲート電極６５に印加する電圧が閾値電圧よりも小さい場合、エミッタ電極４５からチャネルエピ層５０を介してコレクタ電極７０へ電流を流すダイオードとして機能させる。【選択図】図５
2012099630.tif 000002
【特許請求の範囲】
【請求項１】
双方向導通絶縁ゲートバイポーラトランジスタを含む半導体素子と、
前記半導体素子の電位を設定する電位設定部と、
を備える半導体装置であって、
前記双方向導通絶縁ゲートバイポーラトランジスタは、
第１導電型の第１の炭化珪素半導体層と、
前記第１の炭化珪素半導体層内に位置するコレクタ層であって、第１導電型の第１コレクタ領域および第２導電型の第２コレクタ領域を含むコレクタ層と、
前記第１の炭化珪素半導体層内に位置する第２導電型のボディ領域と、
前記ボディ領域内に位置する第１導電型のエミッタ領域と、
前記第１の炭化珪素半導体層と接して設けられ、前記ボディ領域、および前記エミッタ領域の少なくとも一部に接する第１導電型の第２の炭化珪素半導体層と、
前記第２の炭化珪素半導体層上のゲート絶縁膜と、
前記ゲート絶縁膜上のゲート電極と、
前記エミッタ領域に接触するエミッタ電極と、
前記第１および第２コレクタ領域の両方に接触するコレクタ電極と
を備え、
前記エミッタ電極の電位を基準とする前記コレクタ電極の電位をＶｃｅ、
前記エミッタ電極の電位を基準とする前記ゲート電極の電位をＶｇｅ、
前記双方向導通絶縁ゲートバイポーラトランジスタのゲート閾値電圧をＶｔｈ、
前記コレクタ電極から前記エミッタ電極へ流れる電流の向きを順方向、
前記エミッタ電極から前記コレクタ電極へ流れる電流の向きを逆方向と定義すると、
前記電位設定部は、
トランジスタ動作ＯＮモードにおいて、前記エミッタ電極の電位を基準とする前記ゲート電極の電位Ｖｇｅをゲート閾値電圧Ｖｔｈ以上に上昇させることにより、前記第２の炭化珪素半導体層を介して前記コレクタ電極と前記エミッタ電極との間を導通させ、
トランジスタ動作ＯＦＦモードにおいて、前記エミッタ電極の電位を基準とする前記ゲート電極の電位Ｖｇｅを０ボルト以上ゲート閾値電圧Ｖｔｈ未満にし、かつ、前記エミッタ電極の電位を基準とする前記コレクタ電極の電位Ｖｃｅを０ボルト未満とすることにより、前記双方向導通絶縁ゲートバイポーラトランジスタを、前記エミッタ電極から前記第２の炭化珪素半導体層を介して前記コレクタ電極へ前記逆方向に電流を流すダイオードとして機能させる、半導体装置。
【請求項２】
前記ダイオードの立ち上がり電圧の絶対値は、前記ボディ領域と前記第１の炭化珪素半導体層とにより構成されるボディダイオードの立ち上がり電圧の絶対値よりも小さい、請求項１に記載の半導体装置。
【請求項３】
前記ダイオードの立ち上がり電圧の絶対値と前記ボディダイオードの立ち上がり電圧との差が、０．７ボルト以上である、請求項２に記載の半導体装置。
【請求項４】
前記ダイオードの立ち上がり電圧の絶対値は、室温において１．３ボルト未満である請求項２に記載の半導体装置。
【請求項５】
前記ダイオードの立ち上がり電圧の絶対値は、室温において１．０ボルト未満である請求項２に記載の半導体装置。
【請求項６】
前記ダイオードの立ち上がり電圧の絶対値は、室温において０．６ボルト未満である請求項２に記載の半導体装置。
【請求項７】
双方向導通絶縁ゲートバイポーラトランジスタを含む半導体素子であって、
前記双方向導通絶縁ゲートバイポーラトランジスタは、
第１導電型の第１の炭化珪素半導体層と、
前記第１の炭化珪素半導体層内に位置するコレクタ層であって、第１導電型の第１コレクタ領域および第２導電型の第２コレクタ領域を含むコレクタ層と、
前記第１の炭化珪素半導体層内に位置する第２導電型のボディ領域と、
前記ボディ領域内に位置する第１導電型のエミッタ領域と、
前記第１の炭化珪素半導体層と接して設けられ、前記ボディ領域、および前記エミッタ領域の少なくとも一部に接する第１導電型の第２の炭化珪素半導体層と、
前記第２の炭化珪素半導体層上のゲート絶縁膜と、
前記ゲート絶縁膜上のゲート電極と、
前記エミッタ領域に接触するエミッタ電極と、
前記第１および第２コレクタ領域の両方に接触するコレクタ電極と
を備え、
前記エミッタ電極の電位を基準とする前記コレクタ電極の電位をＶｃｅ、
前記エミッタ電極の電位を基準とする前記ゲート電極の電位をＶｇｅ、
前記双方向導通絶縁ゲートバイポーラトランジスタのゲート閾値電圧をＶｔｈ、
前記コレクタ電極から前記エミッタ電極へ流れる電流の向きを順方向、
前記エミッタ電極から前記コレクタ電極へ流れる電流の向きを逆方向と定義すると、
Ｖｇｅ≧Ｖｔｈの場合、
前記双方向導通絶縁ゲートバイポーラトランジスタは、前記第２の炭化珪素半導体層を介して前記コレクタ電極と前記エミッタ電極との間を導通し、
０ボルト≦Ｖｇｅ＜Ｖｔｈの場合、
前記双方向導通絶縁ゲートバイポーラトランジスタは、前記順方向に電流を流さず、Ｖｃｅ＜０ボルトのとき、前記エミッタ電極から前記第２の炭化珪素半導体層を介して前記コレクタ電極へ前記逆方向に電流を流すダイオードとして機能し、
前記ダイオードの立ち上がり電圧の絶対値は、前記ボディ領域と前記第１の炭化珪素半導体層とにより構成されるボディダイオードの立ち上がり電圧の絶対値よりも小さい、半導体素子。
【請求項８】
前記ダイオードの立ち上がり電圧の絶対値と前記ボディダイオードの立ち上がり電圧との差が、０．７ボルト以上である、請求項７に記載の半導体素子。
【請求項９】
前記ダイオードの立ち上がり電圧の絶対値は、室温において１．３ボルト未満である請求項７に記載の半導体素子。
【請求項１０】
前記ダイオードの立ち上がり電圧の絶対値は、室温において１．０ボルト未満である請求項７に記載の半導体素子。
【請求項１１】
前記ダイオードの立ち上がり電圧の絶対値は、室温において０．６ボルト未満である請求項７に記載の半導体素子。
【請求項１２】
ゲート電極、エミッタ電極、コレクタ電極、およびチャネル領域を有するトランジスタを含む半導体素子と、
前記ゲート電極の電位を設定する電位設定部と、
を備え、
前記エミッタ電極の電位を基準とする前記コレクタ電極の電位をＶｃｅ、
前記エミッタ電極の電位を基準とする前記ゲート電極の電位をＶｇｅ、
前記トランジスタのゲート閾値電圧をＶｔｈ、
前記コレクタ電極から前記エミッタ電極へ流れる電流の向きを順方向、
前記エミッタ電極から前記コレクタ電極へ流れる電流の向きを逆方向と定義し、
前記電位設定部は、
トランジスタ動作ＯＮモードにおいて、前記エミッタ電極の電位を基準とする前記ゲート電極の電位Ｖｇｅをゲート閾値電圧Ｖｔｈ以上に上昇させることにより、前記チャネル領域を介して前記コレクタ電極と前記エミッタ電極との間を導通させ、
トランジスタ動作ＯＦＦモードにおいて、前記エミッタ電極の電位を基準とする前記ゲート電極の電位Ｖｇｅを０ボルト以上ゲート閾値電圧Ｖｔｈ未満にし、かつ、前記エミッタ電極の電位を基準とする前記コレクタ電極の電位Ｖｃｅを０ボルト未満とすることにより、前記トランジスタを、前記エミッタ電極から前記チャネル領域を介して前記コレクタ電極へ前記逆方向に電流を流すダイオードとして機能させる半導体装置に用いられる、請求項７に記載の半導体素子。
【請求項１３】
双方向導通絶縁ゲートバイポーラトランジスタを含む半導体素子であって、
前記双方向導通絶縁ゲートバイポーラトランジスタは、
第１導電型の第１の炭化珪素半導体層と、
前記第１の炭化珪素半導体層内に位置するコレクタ層であって、第１導電型の第１コレクタ領域および第２導電型の第２コレクタ領域を含むコレクタ層と、
前記第１の炭化珪素半導体層内に位置する第２導電型のボディ領域と、
前記ボディ領域内に位置する第１導電型のエミッタ領域と、
前記第１の炭化珪素半導体層と接して設けられ、前記ボディ領域、および前記エミッタ領域の少なくとも一部に接する第１導電型の第２の炭化珪素半導体層と、
前記第２の炭化珪素半導体層上のゲート絶縁膜と、
前記ゲート絶縁膜上のゲート電極と、
前記エミッタ領域に接触するエミッタ電極と、
前記第１および第２コレクタ領域の両方に接触するコレクタ電極と
を備え、
前記第２の炭化珪素半導体層は、第１導電型不純物がドープされた少なくとも１つの不純物ドープ層を含み、前記第２の炭化珪素半導体層における不純物濃度の平均をＮ（ｃｍ-3）、厚さをｄ（ｎｍ）とすると、Ｎおよびｄが、
ｂ1.3×ｄ＾ａ1.3≦Ｎ＜ｂ0×ｄ＾ａ0
ｂ0＝１．３４９×１０21
ａ0＝−１．８２４
ｂ1.3＝２．３９９×１０20
ａ1.3＝−１．７７４
の関係を満足する半導体素子。
【請求項１４】
さらに、
Ｎ≧ｂ1×ｄ＾ａ1
ｂ1＝２．１８８×１０20
ａ1＝−１．６８３
の関係を満足する、請求項１３に記載の半導体素子。
【請求項１５】
さらに、
Ｎ≧ｂ0.6×ｄ＾ａ0.6
ｂ0.6＝７．６０９×１０20
ａ0.6＝−１．８８１
の関係を満足する、請求項１３に記載の半導体素子。
【請求項１６】
ｄが５ｎｍ以上２００ｎｍ以下である、請求項１３に記載の半導体素子。
【請求項１７】
ｄが１０ｎｍ以上１００ｎｍ以下である、請求項１３に記載の半導体素子。
【請求項１８】
ｄが２０ｎｍ以上７５ｎｍ以下である、請求項１３に記載の半導体素子。
【請求項１９】
前記第２の炭化珪素半導体層は、前記第１の炭化珪素半導体層上にエピタキシャル成長した層である請求項１３に記載の半導体素子。
【請求項２０】
前記エミッタ領域は、前記第１の炭化珪素半導体層の表面側に形成され、前記第１および第２コレクタ領域は、前記前記第１の炭化珪素半導体層の裏面側に形成されている請求項７に記載の半導体素子。
【請求項２１】
前記エミッタ領域、ならびに前記第１および第２コレクタ領域は、いずれも、前記第１の炭化珪素半導体層の表面に形成されている請求項２０に記載の半導体素子。
【請求項２２】
前記第１の炭化珪素半導体層を支持する基板を更に備えている請求項２１に記載の半導体素子。
【請求項２３】
請求項７から２２の何れかに記載の半導体素子と、
電源電圧の少なくとも一部を前記半導体素子のエミッタ電極とコレクタ電極との間に印加する第１配線と、
前記半導体素子のスイッチングを制御するコントローラからの電圧を前記半導体素子のゲート電極に印加する第２配線と、
を備え、
負荷に供給する電力を出力する電力変換器。
【請求項２４】
電源と電気的に接続される端子をさらに備える、請求項１に記載の半導体装置。
【請求項２５】
誘導性負荷と電気的に接続される端子をさらに備える、請求項２４に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スイッチング素子に関する。特に、高耐圧、大電流用に使用される、炭化珪素からなるスイッチング素子（パワー半導体デバイス）に関する。本発明はまた、炭化珪素からなるスイッチング素子を備えた電力変換器に関する。
【背景技術】
【０００２】
炭化珪素（シリコンカーバイド：ＳｉＣ）は、珪素（Ｓｉ）に比べてバンドギャップの大きな高硬度の半導体材料であり、パワー素子、耐環境素子、高温動作素子、高周波素子等の種々の半導体装置に応用されている。中でも、半導体素子や整流素子などのパワー素子への応用が注目されている。ＳｉＣを用いたパワー素子は、Ｓｉパワー素子よりも電力損失を大幅に低減できるなどの利点がある。また、ＳｉＣパワー素子は、そのような特性を活かして、Ｓｉパワー素子と比較して、より小型の半導体装置を実現することができる。
【０００３】
しかし、ＳｉＣのｐｎ接合に順方向電流を流すと、基板底面転位に起因して積層欠陥が増大するというＳｉＣ固有の問題が報告されている。ＳｉＣ−半導体素子をスイッチング素子として、例えば、モータ等の負荷を駆動制御する電力変換器などに用いる場合に、この問題が生じる。同期整流型制御を行う電力変換器のスイッチング素子としてＳｉＣ−半導体素子を用いる場合、後に詳しく説明するように、ＳｉＣ−半導体素子がオフ状態に「還流電流」を流す必要がある。この還流電流の経路として、ＳｉＣ−半導体素子に内在するｐｎ接合を用いることがある。このようなｐｎ接合は、ＳｉＣ−半導体素子を構成する半導体素子の内部に存在し、ダイオードとして機能するため、「ボディダイオード」と称されている。
【０００４】
裏面側にｐ型およびｎ型のコレクタ領域を形成し、双方向に電流が流れる「双方向導通絶縁ゲートバイポーラトランジスタ（Insulated Gate Bipolar Transistor：以下、ＩＧＢＴと略称する）」が開発されている（例えば、特許文献１）。双方向導通ＩＧＢＴは、エミッタ電圧に対するコレクタ電圧をマイナスに印加すると、ボディダイオードがオンして逆方向に電流が流れるため、このボディダイオードを還流ダイオードとして利用することができる。ただし、この双方向導通ＩＧＢＴは、ＳｉＣではなくＳｉから形成されている。
【０００５】
ＳｉＣ−双方向導通ＩＧＢＴに内在するボディダイオードを還流ダイオードとして用いると、ｐｎ接合であるボディダイオードに順方向に電流を流すことになる。このような電流がＳｉＣのｐｎ接合を流れると、ボディダイオードによるバイポーラ動作によってＳｉＣ−双方向導通ＩＧＢＴの結晶劣化が進行すると考えられている（例えば、特許文献２、非特許文献１、２、３）。ＳｉＣ-双方向導通ＩＧＢＴの結晶劣化が進行すると、ボディダイオードのＯＮ電圧が上昇し、さらにはＳｉＣ−双方向導通ＩＧＢＴそのものが破壊する可能性がある。
【０００６】
ボディダイオードを還流ダイオードとして用いることによって生じる、このような問題を解決するため、電子部品である還流ダイオード素子をＳｉＣ−ＩＧＢＴと逆並列に接続し、還流ダイオード素子に還流電流を流すことが提案されている（例えば特許文献３）。このような還流ダイオード素子を、ＳｉＣ−双方向導通ＩＧＢＴに逆並列に接続すると、還流電流は還流ダイオードに流れボディダイオードに流れないので、前記の結晶劣化を避けることは可能となる。
【０００７】
図１は、還流ダイオード素子を有する典型的なインバータ回路１０００の構成を示している。
【０００８】
インバータ回路１０００は、モータなどの負荷１５００を駆動するための回路であり、ＳｉＣ−ＩＧＢＴからなる複数の半導体素子１１００を備えている。インバータ回路１０００では、半導体素子１１００と、逆並列で還流ダイオード素子１２００が接続されている。半導体素子１１００を通してオン電流（ＩF）が流れ、還流ダイオード素子１２００を通して還流電流（ＩR）が流れる。直列に接続された２つの半導体素子１１００から１つのセットが構成されており、３つのセットが直流電源２０００に対して並列的に設けられている。各半導体素子１１００のゲート電位は、コントローラによって制御される。
【０００９】
図２（ａ）は、図１に示す半導体素子１１００として使用可能な通常のＳｉＣ−ＩＧＢＴの構成例を示している。ＳｉＣ−ＩＧＢＴは、炭化珪素（ＳｉＣ）半導体から構成されており、基板１１２上にｎ-ドリフト層１２０が積層された構造を有している。ｎ-ドリフト層１２０の上部には、ｐボディ領域１３０が形成されており、ｐボディ領域１３０の上部に、ｐボディコンタクト領域１３２とｎ+エミッタ領域１４０とが形成されている。そして、ｐボディコンタクト領域１３２およびｎ+エミッタ領域１４０の上には、エミッタ電極１４５が形成されている。なお、「ｎ+」又は「ｎ-」の符号における上付き文字の「＋」又は「−」の表記は、ドーパントの相対的な濃度を表している。「ｎ+」は「ｎ」よりもｎ型不純物濃度が高いことを意味し、「ｎ-」は「ｎ」よりもｎ型不純物濃度が低いことを意味している。このことは、ｎ型に限らず、ｐ型についても成立する。
【００１０】
ｎ-ドリフト層１２０、ｐボディコンタクト領域１３２及びｎ+エミッタ領域１４０の表面には、チャネルエピタキシャル層１５０が形成されている。さらに、チャネルエピタキシャル層１５０の上には、ゲート絶縁膜１６０およびゲート電極１６５が形成されている。チャネルエピタキシャル層１５０のうち、ｐボディ領域１３０の上面に接する部分には、チャネル領域が形成される。基板１１２の裏面にはコレクタ電極１７０が設けられている。
【００１１】
図示されているＳｉＣ−ＩＧＢＴには、ボディダイオード１８０が内蔵されている。すなわち、ｐボディ領域１３０とｎ-ドリフト層１２０との間のｐｎ接合によって、ボディダイオード１８０が形成されている。しかし、このＳｉＣ−ＩＧＢＴの場合は、そもそも、ボディダイオード１８０を還流ダイオードとして使用することができない。これは、ＳｉＣ−ＩＧＢＴの基板１１２がｐ+基板であるからである。ＳｉＣ−ＩＧＢＴの場合、ｐボディ領域１３０とｎ-ドリフト層１２０との間のボディダイオード１８０の他に、ｐ+基板１１２とｎ-ドリフト層１２０との間のｐｎ接合によるボディダイオード１８２も内蔵されており、ボディダイオード１８２の存在によって、還流電流（ＩR）を流すことができない。
【００１２】
図２（ｂ）は、還流ダイオード素子が不要な半導体素子１１００として使用可能な双方向導通ＳｉＣ−ＩＧＢＴの構成を示している。半導体素子１１００は、炭化珪素（ＳｉＣ）半導体から構成されており、ｎ-ドリフト層１２０の下部（裏面側）にコレクタ層９３を有している。コレクタ層９３には、ｐ型のコレクタ領域９１とｎ型コレクタ領域９２が形成されており、コレクタ電極１７０はｐ型コレクタ領域９１およびｎ型コレクタ領域９２の両方に接触している。図２（ｂ）では、ＭＯＳ構造１６６が図示されている。
【００１３】
図２（ｂ）に示す構成を備えるＩＧＢＴであれば、双方向に導通することが可能である。したがって、ボディダイオード１８０を還流ダイオードとして利用することができる。しかし、ＳｉＣはワイドバンドギャップ半導体であるので、ボディダイオード１８０の立ち上がり電圧Ｖｆは、３Ｖ付近（約２．７Ｖ）と比較的高く、損失が大きい。
【００１４】
図３は、ボディダイオード１８０の立ち上がり電圧を表している。ボディダイオード１８０の立ち上がり電圧Ｖｆは、２５℃で約２．８Ｖと高く、このような高い立ち上がり電圧のダイオードは実用的ではない。また、前述したように、ボディダイオード１８０を還流ダイオードとして用いると、半導体素子１１００の結晶劣化が進行し、信頼性が低下してしまうという問題がある。
【００１５】
したがって、インバータ回路１０００においてボディダイオード１８０を還流ダイオード素子１２００の代わりとして使用することは困難である。また、ＳｉＣ固有の課題として、ｐｎ接合に順方向電流を流し続けると、ＳｉＣの結晶欠陥が増大し、それによって、損失が増大するという問題も発生する。
【００１６】
ボディダイオード１８０はｐｎ接合ダイオードであり、バイポーラ動作の素子であるので、ダイオード１８０がオフになるとき、逆回復電流が流れ、それゆえに、リカバリー損失が発生する。その結果、逆回復電流が流れる期間が発生するため、半導体素子１１００の高速スイッチングを実行することが極めて難しくなる。また、スイッチング損失が増大するため、スイッチング周波数を上げることが困難になる。
【００１７】
図１８は、図１中の一部構成を説明のために抜き出して示す回路図である。図１８によれば、直流電源２０００がモータ等の誘導性負荷２１００に電力を供給する。ハイサイド双方向導通ＩＧＢＴ  Ｈと、ローサイド双方向導通ＩＧＢＴ  Ｌとが直列に接続されている。ハイサイド双方向導通ＩＧＢＴ  Ｈとローサイド双方向導通ＩＧＢＴ  Ｌを駆動するコントローラは、ハイサイド双方向導通ＩＧＢＴ  Ｈのゲート駆動電圧Ｖｇｅ１と、ローサイド双方向導通ＩＧＢＴ  Ｌのゲート駆動電圧Ｖｇｅ２を出力する。
【００１８】
コントローラ２２００は、直流電源２０００とともに、各双方向導通ＩＧＢＴ（半導体素子）に電圧を印加する「電位設定部」として機能し、この電位設定部により、図示される半導体装置が駆動される。
【００１９】
図１８において、矢印で示される電流Ｉ１、Ｉ２は、矢印の方向に流れるとき、正の値を有し、矢印の方向とは反対の方向に流れるとき、負の値を有するものとする。
【００２０】
図１９（ａ）〜（ｄ）は、図１８に示した回路の動作波形であり、誘導性負荷２１００へ電流を流出させる時の各部の電圧及び電流を示すタイミングチャートである。
【００２１】
ハイサイド双方向導通ＩＧＢＴ  Ｈのゲート駆動電圧Ｖｇｅ１と、ローサイド双方向導通ＩＧＢＴ  Ｌのゲート駆動電圧Ｖｇｅ２とは排他的にオン、オフされる。  図１９のタイミングチャートにおける初期状態は、Ｖｇｅ１とＶｇｅ２が共にオフし、図１８に示した矢印９４の経路に電流が流れている状態を示している。このとき電流経路（９４）は、ハイサイド双方向導通ＩＧＢＴ  Ｈに逆電流が流れている。
【００２２】
次に、Ｖｇｅ２がターンオンするスイッチング期間は、ローサイド双方向導通ＩＧＢＴ  Ｌに順方向電流（図１８の矢印９６）が流れ始めると、ハイサイド双方向導通ＩＧＢＴ  Ｈの逆方向電流が減少する。そして、ハイサイド双方向導通ＩＧＢＴ  Ｈの逆方向電流がゼロになった後、ハイサイド双方向導通ＩＧＢＴ  Ｈの逆回復電流による電流ピークが流れる。この電流ピークは図１９のピーク９８である。電流ピーク９８が流れると同時に、ローサイド双方向導通ＩＧＢＴ  Ｌの順方向電流にも電流ピーク（図１９のピーク９９）が流れる。電流ピーク９９は、ハイサイド双方向導通ＩＧＢＴ  Ｈの逆回復電流が、ローサイド双方向導通ＩＧＢＴ  Ｌの順方向電流に重畳されたものであり、スイッチング損失の増大、過電流による素子破壊、ノイズ発生等を引き起こす原因となる。Ｖｇｅ２のターンオン期間が過ぎ、定常状態になると、図１８の貫通電流９５は無くなり、定常電流が図１８の矢印９６の方向に流れる。次に、Ｖｇｅ２がターンオフした後、ローサイド双方向導通ＩＧＢＴ  Ｌがオフ状態になると、ハイサイド双方向導通ＩＧＢＴ  Ｈに逆電流が図１８の矢印９４の方向に流れる。
【００２３】
従来の双方向導通ＩＧＢＴをハイサイド双方向導通ＩＧＢＴ  Ｈとローサイド双方向導通ＩＧＢＴ  Ｌに使用した場合は、例えば図１８の矢印９４に示す電流は、ハイサイド双方向導通ＩＧＢＴ  Ｈのボディダイオードに流れ、逆回復電流は大きくなる。
【００２４】
次に、図４を参照しながら、ｐｎ接合ダイオードの逆回復電流について説明する。図４中の曲線（ａ）及び（ｂ）は、Ｓｉからなるｐｎ接合ダイオード（Ｓｉ−ＰＮＤ）の結果を示している。曲線（ａ）は２５℃（Ｔj＝２５℃）の結果であり、曲線（ｂ）は１５０℃（Ｔj＝１５０℃）の結果である。
【００２５】
曲線（ａ）及び（ｂ）からわかるように、ｐｎ接合ダイオードには逆回復電流が発生する期間があり、それにより、インバータ回路１０００の特性の悪化（例えば、スイッチングの高速化の阻害およびスイッチング損失の増大）を招く。逆回復電流は、２５℃の曲線（ａ）よりも、１５０℃の曲線（ｂ）の方が大きく、したがって、ｐｎ接合ダイオードは高温ほど特性が悪化する。
【００２６】
一方、図４中の曲線（ｃ）は、ＳｉＣからなるショットキーバリアダイオード（ＳｉＣ−ＳＢＤ）の結果を示している。曲線（ｃ）の場合、逆回復電流は、曲線（ａ）及び（ｂ）と比較して少ないことがわかる。また、曲線（ｃ）は、２５℃と１５０℃との両方の結果であるので、ＳｉＣ−ＳＢＤでは高温の場合でも逆回復電流はほとんど生じないことがわかる。それゆえに、還流ダイオード素子１２００としてＳｉＣ−ＳＢＤを使用することが好ましい。
【００２７】
しかしながら、ＳｉＣ−ＳＢＤは高価であるという問題がある。さらには、インバータ回路１０００において還流電流のために部品点数を増やすことは回路コストの増大を招くことになる。
【先行技術文献】
【特許文献】
【００２８】
【特許文献１】特開２００５−５７２３５号公報
【特許文献２】特開２００８−１７２３７号公報
【特許文献３】特開２００２−２９９６２５号公報
【非特許文献】
【００２９】
【非特許文献１】荒井和雄、吉田貞史  共編、ＳｉＣ素子の基礎と応用（オーム社、２０００３）
【非特許文献２】SEMI  FORUM JAPAN 2008  パワーデバイスセミナー  Siの壁を越える省エネパワーデバイス  資料  P65
【非特許文献３】Materials Science Forum Vols.389-393(2002)pp.1259-1264
【発明の概要】
【発明が解決しようとする課題】
【００３０】
特許文献３に開示されたＳｉＣ半導体装置は、「還流ダイオード素子」としてＳｉＣのＳＢＤを用いている。ＳＢＤは、ＯＮ開始電圧がＳｉＣ−ＦＥＴのボディダイオードと比較して低い。このため、還流電流が小さいときは、ＳＢＤを還流電流が流れるため、ボディダイオードを還流電流が流れることはない。
【００３１】
しかしながら、還流電流の増加に伴ってＳＢＤのＯＮ電圧が増加すると、ボディダイオードのＯＮ開始電圧を超える場合がある。このような場合には、ボディダイオードに還流電流が流れ、その結果、ＳｉＣ−ＦＥＴの故障率が上昇するという問題がある。
【００３２】
このような問題を解消するには、ＳＢＤの面積を大きくすればボディダイオードに通電されないようにすることができる。しかし、半導体装置の小型化（小面積化）に逆行し、またコスト高となるという問題が発生する。また、炭化珪素半導体材料はまだ高価であるがゆえにＳｉＣのＳＢＤも高価であり、還流電流のために部品点数を増やすことは回路コストの増大を招くことになる。更に特許文献３のＳｉＣ−ＦＥＴを電力変換器に用いると、ＳｉＣ−ＦＥＴの故障率が上昇し、信頼性の低い電力変換器となるという問題もある。
【００３３】
このような問題を解決すべく、特許文献２によれば、スイッチング素子にＳｉＣ−ＭＯＳＦＥＴを用いる場合、還流時に還流ダイオードに発生する電圧を検知して、その電圧が所定のしきい値を越えたときにＳｉＣ−ＭＯＳＦＥＴをＯＮすることでＳｉＣ−ＭＯＳＦＥＴのボディダイオードの還流を抑制し、故障率の低いＳｉＣ−ＦＥＴ装置を提案している。
【００３４】
一方で、ＳｉＣのＳＢＤを用いずに、ＳｉＣ−双方向導通ＩＧＢＴに内在するボディダイオードを還流ダイオードとして用いると、部品点数を増やすことなく電力変換器を構成することができるが、ｐｎ接合の順方向に電流を流すことになるため、ＳｉＣの結晶劣化が進行し、ＳｉＣ−双方向導通ＩＧＢＴの信頼性が低下するという問題が未解決のままになってしまう。また、ＳｉＣ−双方向導通ＩＧＢＴに内在するボディダイオードを還流ダイオードとして用いた場合、ｐｎ接合ダイオードに起因するバイポーラ動作ゆえに、ダイオードがオフとなるとき、逆回復電流が流れ、それゆえに、リカバリー損失が発生する。さらに、逆回復電流が流れる期間が発生するため、スイッチング素子の高速スイッチングが極めて難しくなるという課題を有していた。
【００３５】
本発明は、上記事情に鑑みてなされたものであり、その主な目的は、部品点数を増やすことなく、ＳｉＣ半導体装置の結晶劣化の進行を抑制することで高信頼性を保ち、損失を低減しつつ高速動作することが可能なＳｉＣからなるスイッチング素子を提供することにある。
【課題を解決するための手段】
【００３６】
本発明の半導体装置は、双方向導通絶縁ゲートバイポーラトランジスタを含む半導体素子と、前記半導体素子の電位を設定する電位設定部とを備える半導体装置であって、前記双方向導通絶縁ゲートバイポーラトランジスタは、第１導電型の第１の炭化珪素半導体層と、前記第１の炭化珪素半導体層内に位置するコレクタ層であって、第１導電型の第１コレクタ領域および第２導電型の第２コレクタ領域を含むコレクタ層と、前記第１の炭化珪素半導体層内に位置する第２導電型のボディ領域と、前記ボディ領域内に位置する第１導電型のエミッタ領域と、前記第１の炭化珪素半導体層と接して設けられ、前記ボディ領域、および前記エミッタ領域の少なくとも一部に接する第１導電型の第２の炭化珪素半導体層と、前記第２の炭化珪素半導体層上のゲート絶縁膜と、前記ゲート絶縁膜上のゲート電極と、前記エミッタ領域に接触するエミッタ電極と、前記第１および第２コレクタ領域の両方に接触するコレクタ電極とを備え、前記エミッタ電極の電位を基準とする前記コレクタ電極の電位をＶｃｅ、前記エミッタ電極の電位を基準とする前記ゲート電極の電位をＶｇｅ、前記双方向導通絶縁ゲートバイポーラトランジスタのゲート閾値電圧をＶｔｈ、前記コレクタ電極から前記エミッタ電極へ流れる電流の向きを順方向、前記エミッタ電極から前記コレクタ電極へ流れる電流の向きを逆方向と定義すると、前記電位設定部は、トランジスタ動作ＯＮモードにおいて、前記エミッタ電極の電位を基準とする前記ゲート電極の電位Ｖｇｅをゲート閾値電圧Ｖｔｈ以上に上昇させることにより、前記第２の炭化珪素半導体層を介して前記コレクタ電極と前記エミッタ電極との間を導通させ、トランジスタ動作ＯＦＦモードにおいて、前記エミッタ電極の電位を基準とする前記ゲート電極の電位Ｖｇｅを０ボルト以上ゲート閾値電圧Ｖｔｈ未満にし、かつ、前記エミッタ電極の電位を基準とする前記コレクタ電極の電位Ｖｃｅを０ボルト未満とすることにより、前記双方向導通絶縁ゲートバイポーラトランジスタを、前記エミッタ電極から前記第２の炭化珪素半導体層を介して前記コレクタ電極へ前記逆方向に電流を流すダイオードとして機能させる。
【００３７】
ある実施形態において、前記ダイオードの立ち上がり電圧の絶対値は、前記ボディ領域と前記第１の炭化珪素半導体層とにより構成されるボディダイオードの立ち上がり電圧の絶対値よりも小さい。
【００３８】
ある実施形態において、前記ダイオードの立ち上がり電圧の絶対値と前記ボディダイオードの立ち上がり電圧との差が、０．７ボルト以上である。
【００３９】
ある実施形態において、前記ダイオードの立ち上がり電圧の絶対値は、室温において１．３ボルト未満である。
【００４０】
ある実施形態において、前記ダイオードの立ち上がり電圧の絶対値は、室温において１．０ボルト未満である。
【００４１】
ある実施形態において、前記ダイオードの立ち上がり電圧の絶対値は、室温において０．６ボルト未満である。
【００４２】
本発明の他の半導体素子は、双方向導通絶縁ゲートバイポーラトランジスタを含む半導体素子であって、前記双方向導通絶縁ゲートバイポーラトランジスタは、第１導電型の第１の炭化珪素半導体層と、前記第１の炭化珪素半導体層内に位置するコレクタ層であって、第１導電型の第１コレクタ領域および第２導電型の第２コレクタ領域を含むコレクタ層と、前記第１の炭化珪素半導体層内に位置する第２導電型のボディ領域と、前記ボディ領域内に位置する第１導電型のエミッタ領域と、前記第１の炭化珪素半導体層と接して設けられ、前記ボディ領域、および前記エミッタ領域の少なくとも一部に接する第１導電型の第２の炭化珪素半導体層と、前記第２の炭化珪素半導体層上のゲート絶縁膜と、前記ゲート絶縁膜上のゲート電極と、前記エミッタ領域に接触するエミッタ電極と、前記第１および第２コレクタ領域の両方に接触するコレクタ電極とを備え、前記エミッタ電極の電位を基準とする前記コレクタ電極の電位をＶｃｅ、前記エミッタ電極の電位を基準とする前記ゲート電極の電位をＶｇｅ、前記双方向導通絶縁ゲートバイポーラトランジスタのゲート閾値電圧をＶｔｈ、前記コレクタ電極から前記エミッタ電極へ流れる電流の向きを順方向、前記エミッタ電極から前記コレクタ電極へ流れる電流の向きを逆方向と定義すると、Ｖｇｅ≧Ｖｔｈの場合、前記双方向導通絶縁ゲートバイポーラトランジスタは、前記第２の炭化珪素半導体層を介して前記コレクタ電極と前記エミッタ電極との間を導通し、０ボルト≦Ｖｇｅ＜Ｖｔｈの場合、  前記双方向導通絶縁ゲートバイポーラトランジスタは、前記順方向に電流を流さず、Ｖｃｅ＜０ボルトのとき、前記エミッタ電極から前記第２の炭化珪素半導体層を介して前記コレクタ電極へ前記逆方向に電流を流すダイオードとして機能し、前記ダイオードの立ち上がり電圧の絶対値は、前記ボディ領域と前記第１の炭化珪素半導体層とにより構成されるボディダイオードの立ち上がり電圧の絶対値よりも小さい。
【００４３】
ある実施形態において、前記ダイオードの立ち上がり電圧の絶対値と前記ボディダイオードの立ち上がり電圧との差が、０．７ボルト以上である。
【００４４】
ある実施形態において、前記ダイオードの立ち上がり電圧の絶対値は、室温において１．３ボルト未満である。
【００４５】
ある実施形態において、前記ダイオードの立ち上がり電圧の絶対値は、室温において１．０ボルト未満である。
【００４６】
ある実施形態において、前記ダイオードの立ち上がり電圧の絶対値は、室温において０．６ボルト未満である。
【００４７】
ある実施形態において、ゲート電極、エミッタ電極、コレクタ電極、およびチャネル領域を有するトランジスタを含む半導体素子と、前記ゲート電極の電位を設定する電位設定部とを備え、前記エミッタ電極の電位を基準とする前記コレクタ電極の電位をＶｃｅ、前記エミッタ電極の電位を基準とする前記ゲート電極の電位をＶｇｅ、前記トランジスタのゲート閾値電圧をＶｔｈ、前記コレクタ電極から前記エミッタ電極へ流れる電流の向きを順方向、前記エミッタ電極から前記コレクタ電極へ流れる電流の向きを逆方向と定義し、前記電位設定部は、トランジスタ動作ＯＮモードにおいて、前記エミッタ電極の電位を基準とする前記ゲート電極の電位Ｖｇｅをゲート閾値電圧Ｖｔｈ以上に上昇させることにより、前記チャネル領域を介して前記コレクタ電極と前記エミッタ電極との間を導通させ、トランジスタ動作ＯＦＦモードにおいて、前記エミッタ電極の電位を基準とする前記ゲート電極の電位Ｖｇｅを０ボルト以上ゲート閾値電圧Ｖｔｈ未満にし、かつ、前記エミッタ電極の電位を基準とする前記コレクタ電極の電位Ｖｃｅを０ボルト未満とすることにより、前記トランジスタを、前記エミッタ電極から前記チャネル領域を介して前記コレクタ電極へ前記逆方向に電流を流すダイオードとして機能させる半導体装置に用いられる。
【００４８】
本発明のさらに他の半導体素子は、双方向導通絶縁ゲートバイポーラトランジスタを含む半導体素子であって、前記双方向導通絶縁ゲートバイポーラトランジスタは、第１導電型の第１の炭化珪素半導体層と、前記第１の炭化珪素半導体層内に位置するコレクタ層であって、第１導電型の第１コレクタ領域および第２導電型の第２コレクタ領域を含むコレクタ層と、前記第１の炭化珪素半導体層内に位置する第２導電型のボディ領域と、前記ボディ領域内に位置する第１導電型のエミッタ領域と、前記第１の炭化珪素半導体層と接して設けられ、前記ボディ領域、および前記エミッタ領域の少なくとも一部に接する第１導電型の第２の炭化珪素半導体層と、前記第２の炭化珪素半導体層上のゲート絶縁膜と、前記ゲート絶縁膜上のゲート電極と、前記エミッタ領域に接触するエミッタ電極と、前記第１および第２コレクタ領域の両方に接触するコレクタ電極とを備え、前記第２の炭化珪素半導体層は、第１導電型不純物がドープされた少なくとも１つの不純物ドープ層を含み、前記第２の炭化珪素半導体層における不純物濃度の平均をＮ（ｃｍ-3）、厚さをｄ（ｎｍ）とすると、Ｎおよびｄが、ｂ1.3×ｄ＾ａ1.3≦Ｎ＜ｂ0×ｄ＾ａ0、ｂ0＝１．３４９×１０21、ａ0＝−１．８２４、ｂ1.3＝２．３９９×１０20、ａ1.3＝−１．７７４の関係を満足する。
【００４９】
ある実施形態において、さらに、Ｎ≧ｂ1×ｄ＾ａ1、ｂ1＝２．１８８×１０20、ａ1＝−１．６８３の関係を満足する。
【００５０】
ある実施形態において、さらに、Ｎ≧ｂ0.6×ｄ＾ａ0.6、ｂ0.6＝７．６０９×１０20
ａ0.6＝−１．８８１の関係を満足する。
【００５１】
ある実施形態において、ｄが５ｎｍ以上２００ｎｍ以下である。
【００５２】
ある実施形態において、ｄが１０ｎｍ以上１００ｎｍ以下である。
【００５３】
ある実施形態において、ｄが２０ｎｍ以上７５ｎｍ以下である。
【００５４】
ある実施形態において、前記第２の炭化珪素半導体層は、前記第１の炭化珪素半導体層上にエピタキシャル成長した層である。
【００５５】
ある実施形態において、前記エミッタ領域は、前記第１の炭化珪素半導体層の表面側に形成され、前記第１および第２コレクタ領域は、前記前記第１の炭化珪素半導体層の裏面側に形成されている。
【００５６】
ある実施形態において、前記エミッタ領域、ならびに前記第１および第２コレクタ領域は、いずれも、前記第１の炭化珪素半導体層の表面に形成されている。
【００５７】
ある実施形態において、前記第１の炭化珪素半導体層を支持する基板を更に備えている。
【００５８】
本発明の電力変換器は、上記の何れかの半導体素子と、電源電圧の少なくとも一部を前記半導体素子のエミッタ電極とコレクタ電極との間に印加する第１配線と、前記半導体素子のスイッチングを制御するコントローラからの電圧を前記半導体素子のゲート電極に印加する第２配線とを備え、負荷に供給する電力を出力する。
【００５９】
ある実施形態において、電源と電気的に接続される端子をさらに備える。
【００６０】
ある実施形態において、誘導性負荷と電気的に接続される端子をさらに備える。
【発明の効果】
【００６１】
本発明によれば、ダイオード電流をｐｎ接合からなるボディダイオードではなく、チャネルに流すので、立ち上がり電圧がボディダイオードよりも低く、損失を低減できる。特に、炭化珪素半導体のようなワイドバンドギャップ半導体では、ボディダイオードの立ち上がり電圧が高くなるので、より効果的である。また、炭化珪素半導体のｐｎ接合に順方向電流を流すことによる結晶欠陥増加の問題を回避することができる。さらには、バイポーラ動作でなく、ユニポーラ動作となるので、逆回復電流が軽減され、逆回復電流損失の低減、スイッチング損失の低減、スイッチングの高速化が可能となる。また、本素子を使用することにより、電力変換回路の還流ダイオード素子が不要となり、部品点数を低減することが可能となる。その結果、回路コストの低減が可能となる。あるいは、本発明によれば、従来必要とされていた電流容量の大きな還流ダイオード素子に代えて、電流容量が小さい還流ダイオード素子、つまり、チップ面積が小さい還流ダイオード素子を採用することができる。
【図面の簡単な説明】
【００６２】
【図１】典型的なインバータ回路１０００の構成を示す回路図
【図２】（ａ）は半導体素子（ＳｉＣ−ＩＧＢＴ）の断面図、（ｂ）は半導体素子（ＳｉＣ−双方向導通ＩＧＢＴ）の断面図
【図３】ＳｉＣボディダイオードの立ち上がり電圧を説明するためのグラフ
【図４】ｐｎ接合ダイオードの逆回復電流について説明するためのグラフ
【図５】（ａ）は、本発明の実施形態に係る半導体素子１００の構成を模式的に示す断面図、（ｂ）は半導体素子１００の回路略号
【図６】チャネル領域５５とゲート絶縁膜６０との界面におけるポテンシャル分布を説明するための断面図
【図７Ａ】順方向の場合におけるチャネル横方向のポテンシャル分布を示すグラフ
【図７Ｂ】逆方向の場合におけるチャネル横方向のポテンシャル分布を示すグラフ
【図８】順方向のＶｔｈと逆方向のＶｆ０との相関図
【図９】順方向のＶｔｈと逆方向のＶｆ０との他の相関図
【図１０Ａ】チャネルエピ層５０の厚さや不純物濃度を変化させた場合において、逆方向電流の立ち上がり電圧Ｖｆ０の絶対値（｜Ｖｆ０｜）が所定範囲になる領域を示すグラフ
【図１０Ｂ】チャネルエピ層５０の厚さや不純物濃度を変化させた場合において、逆方向電流の立ち上がり電圧Ｖｆ０の絶対値（｜Ｖｆ０｜）が所定範囲になる領域を示すグラフ
【図１０Ｃ】チャネルエピ層５０の厚さや不純物濃度を変化させた場合において、逆方向電流の立ち上がり電圧Ｖｆ０の絶対値（｜Ｖｆ０｜）が所定範囲になる領域を示すグラフ
【図１０Ｄ】チャネルエピ層５０の厚さや不純物濃度を変化させた場合において、逆方向電流の立ち上がり電圧Ｖｆ０の絶対値（｜Ｖｆ０｜）が所定範囲になる領域を示すグラフ
【図１１】チャネルエピ層５０の厚さや不純物濃度を変化させた場合の順方向のＶｔｈと逆方向のＶｆ０との相関図
【図１２】本発明の実施形態に係る半導体素子１００を用いた電力変換回路２００の構成を示す回路図
【図１３】図１３は、シミュレーションで使用した、チャネルエピ層５０がない半導体素子の構造を示す断面図
【図１４】逆方向電流のＩｄ−Ｖｄ特性のグラフ
【図１５】（ａ）および（ｂ）は、逆特性におけるチャネル横方向Ｅｃ分布を示すグラフ
【図１６】（ａ）および（ｂ）は、順方向におけるチャネル横方向Ｅｃ分布を示すグラフ
【図１７】チャネル界面ＥｃのＶｇｅ依存性を示すグラフ
【図１８】インバータ回路の３相インバータの１相分を取り出した回路図
【図１９】図１８に示した回路の動作波形を示す図（タイミングチャート）
【図２０】昇降圧コンバータ２１０を示す回路図
【図２１】昇圧コンバータ２２０を示す回路図
【図２２】第１の実施形態に係る半導体素子１００の構成を模式的に示す断面図
【図２３】（ａ）から（ｃ）は、半導体素子１００の製造方法を説明するための工程断面図
【図２４】（ａ）から（ｃ）は、半導体素子１００の製造方法を説明するための工程断面図
【図２５】（ａ）から（ｃ）は、半導体素子１００の製造方法を説明するための工程断面図
【図２６】（ａ）および（ｂ）は、半導体素子１００の製造方法を説明するための工程断面図
【図２７】（ａ）から（ｃ）は、半導体素子１００の製造方法を説明するための工程断面図
【図２８】（ａ）および（ｂ）は、半導体素子１００の製造方法を説明するための工程断面図
【図２９】半導体素子１００の製造方法を説明するための工程断面図
【図３０】半導体素子１００の改変例（１０１）を示す構成を模式的に示す断面図
【図３１】半導体素子１００の改変例（１０２）を示す構成を模式的に示す断面図
【図３２】第２の実施形態に係る半導体素子１０３の構成を模式的に示す断面図
【図３３】半導体素子１０３の改変例の構成を模式的に示す断面図
【図３４】半導体素子１０３の他の改変例の構成を模式的に示す断面図
【発明を実施するための形態】
【００６３】
＜第１の実施形態＞
以下、図面を参照しながら、本発明による半導体素子の実施の形態を説明する。本発明は以下の実施形態に限定されない。
【００６４】
図５（ａ）及び（ｂ）を参照しながら、本発明の実施形態に係る半導体素子１００について説明する。図５（ａ）は、本実施形態の半導体素子１００の構成を模式的に示す断面図である。なお、図５（ｂ）は、本実施形態の半導体素子１００の回路略号を表している。図５（ｂ）に記されているダイオード記号は、半導体素子１００のチャネル領域を介して電流を流すダイオードを意味する。Ｇはゲート電極、Ｅはエミッタ電極、Ｃはコレクタ電極を示す。
【００６５】
本明細書では、エミッタ電極Ｅの電位を基準とするコレクタ電極Ｃの電位をＶｃｅ、エミッタ電極Ｅの電位を基準とするゲート電極Ｇの電位をＶｇｅとし、コレクタ電極Ｃからエミッタ電極Ｅへ流れる電流の向きを「順方向」、エミッタ電極Ｅからコレクタ電極Ｃへ流れる電流の向きを「逆方向」と定義する。なお、電位および電圧の単位は、いずれも、ボルト（Ｖ）である。
【００６６】
本実施形態の半導体素子１００は、双方向導通ＩＧＢＴを含む半導体素子であり、所定条件下で双方向導通ＩＧＢＴのチャネル領域がダイオード特性を発揮する。
【００６７】
図５（ａ）に示すように、本実施形態における半導体素子１００は、裏面側に炭化珪素半導体からなるコレクタ層９３を備える第１導電型の第１の炭化珪素半導体層２０を含んでいる。コレクタ層９３には、第２導電型のｐ+型コレクタ領域９１と第１導電型のｎ+型コレクタ領域９２とが形成されている。なお、コレクタ層９３には、ｐ+型コレクタ領域９１およびｎ+型コレクタ領域９２以外の領域が存在していも良い。第１の炭化珪素半導体層２０は、ｎ-ドリフト層である。すなわち、本実施形態では、第１導電型がｎ型、第２導電型がｐ型である。ｎ型とｐ型は相互に入れ替わっても良い。  第１の炭化珪素半導体層２０には、第２導電型のボディ領域（ウェル領域）３０が形成されている。ボディ領域３０内には、第１導電型のエミッタ領域４０が形成されている。本実施形態のボディ領域３０はｐ型であり、エミッタ領域４０はｎ+型である。
【００６８】
ボディ領域３０にはｐ型のコンタクト（ボディコンタクト）領域３２が形成されている。エミッタ領域４０上にはエミッタ電極４５が形成されている。エミッタ電極４５は、ｎ+エミッタ領域４０及びｐボディコンタクト領域３２の表面に形成され、ｎ+エミッタ領域４０及びｐボディコンタクト領域３２の両方と電気的に接触している。
【００６９】
第１の炭化珪素半導体層（ｎ-ドリフト層）２０の表面部のうち、ボディ領域３０に挟まれた領域２２は、ＪＦＥＴ（Ｊｕｎｃｔｉｏｎ  Ｆｉｅｌｄ−Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）領域として機能する。
【００７０】
第１の炭化珪素半導体層２０上には、第２の炭化珪素半導体層５０がｐボディ領域３０およびｎ+エミッタ領域４０の少なくとも一部に接して形成されている。本実施形態における第２の炭化珪素半導体層５０は、ｐボディ領域３０及びｎ+エミッタ領域４０が形成されたｎ-ドリフト層２０の上に、エピタキシャル成長によって形成されている。第２の炭化珪素半導体層５０は、ｐボディ領域３０の上方に位置する箇所にチャネル領域５５を含んでいる。このため、ここでは、この第２の炭化珪素半導体層５０を「チャネルエピ層」と称することにする。チャネル領域５５の長さ（チャネル長）は、図５（ａ）に示されている２つの双方向矢印で示される長さに等しい。すなわち、双方向導通ＩＧＢＴの「チャネル長」は、図面上における、ｐボディ領域３０の上面（チャネルエピ層５０と接する表面）の水平方向サイズである。
【００７１】
チャネルエピ層５０の上にはゲート絶縁膜６０が形成されている。ゲート絶縁膜６０の上にはゲート電極６５が形成されている。コレクタ層９３には、ｐ+型コレクタ領域９１およびｎ+型コレクタ領域９２の両方に接するようにコレクタ電極７０が形成されている。
【００７２】
半導体素子１００のおける双方向導通ＩＧＢＴの閾値電圧をＶｔｈとする。双方向導通ＩＧＢＴは、Ｖｇｅ≧Ｖｔｈの場合（トランジスタ動作ＯＮモード）、チャネルエピ層５０を介してコレクタ電極７０とエミッタ電極４５との間を導通する（本実施形態においては、コレクタ電極７０からエミッタ電極４５へオン電流が流れる）が、０Ｖ≦Ｖｇｅ＜Ｖｔｈの場合、トランジスタとしてはオフ状態になる。
【００７３】
しかし、この双方向導通ＩＧＢＴは、０Ｖ≦Ｖｇｅ＜Ｖｔｈの場合（トランジスタ動作ＯＦＦモード）であっても、Ｖｃｅ＜０Ｖのときは、チャネルエピ層５０を介してエミッタ電極４５からコレクタ電極７０へに電流を流すダイオードとして機能する。本明細書では、コレクタ電極７０からエミッタ電極４５への向きを「順方向」、エミッタ電極４５からコレクタ電極７０への向きを「逆方向」と定義しているため、このダイオードが電流を流す方向は、「逆方向」である。
【００７４】
双方向導通ＩＧＢＴのチャネル領域を電流経路とする、このダイオードは、Ｖｃｅ＞Ｖｆ０（Ｖｆ０は負の値）の場合に１ｍＡ以上の電流を流さず、Ｖｃｅ≦Ｖｆ０の場合に１ｍＡ以上の電流を流す特性を有している。言い換えると、このダイオードを流れる電流は、Ｖｃｅ＞Ｖｆ０（Ｖｆ０は負の値）のとき、ほとんどゼロ（１ｍＡ未満）であるが、Ｖｃｅをゼロから徐々に小さくしていく（Ｖｃｅの絶対値を増加させていく）と、ＶｃｅがＶｆ０に達したとき、１ｍＡの電流を流し始め、更にＶｃｅの絶対値を増加させていくと、電流が更に増加していくことになる。この意味で、Ｖｆ０は、ダイオードの電流−電圧特性における「立ち上がり電圧」に相当する。
【００７５】
本願明細書では、ダイオードにとって順方向となる電圧がダイオードに印加され、ダイオードを流れる電流が１ｍＡ以上となるとき、ダイオード電流が立ち上がったと定義する。そして、ダイオードを流れる電流が１ｍＡとなるときにダイオードに印加されている電圧（Ｖｆ０）を「立ち上がり電圧」と定義する。以下、簡単のため、ダイオードの立ち上がり電圧の絶対値を「ダイオードの立ち上がり電圧」と称することとする。
【００７６】
本発明では、コントローラおよび直流電源によって構成される電位設定部により、半導体素子１００の電極に所定の電圧が印加される。こうして、ＶｇｅをＶｔｈ以上に上昇させることにより、チャネルエピ層５０を介してコレクタ電極７０とエミッタ電極４５との間を導通させるステップが実行される。また、電位設定部により、Ｖｇｅを０ボルト以上ゲート閾値電圧Ｖｔｈ未満にし、かつ、Ｖｃｅを０ボルト未満とすることにより、双方向導通ＩＧＢＴを、エミッタ電極４５からチャネルエピ層５０を介してコレクタ電極７０へ逆方向に電流を流す「ダイオード」として機能させるステップが実行される。
【００７７】
本発明では、後述する理由により、Ｖｆ０の絶対値（ダイオードの立ち上がり電圧）を２．７ボルトよりも小さく、かつ、トランジスタの閾値電圧ＶｔｈをＶｆ０の絶対値（ダイオードの立ち上がり電圧）よりも大きく設定している。
【００７８】
本実施形態の半導体素子１００は、上述の構成を有しているがゆえに、半導体素子１００がダイオードとして機能する際のダイオード電流２６は、チャネルエピ層５０を通って、エミッタ電極４５からコレクタ電極７０へと流れる。ダイオード電流２６の経路は、寄生のボディダイオード（ボディ領域３０と半導体層２０とのｐｎ接合）を流れる電流２８の経路とは全く異なる。
【００７９】
本実施形態の半導体素子１００によれば、ダイオード電流をｐｎ接合であるボディダイオードでなく、チャネル領域を介して流すので、ダイオードの立ち上がり電圧をボディダイオードの立ち上がり電圧よりも低くすることが可能となり、導通損失を低減できる。
【００８０】
ｐｎ接合ダイオードの立ち上がり電圧は半導体材料のバンドギャップの大きさに依存する。炭化珪素半導体のようなワイドバンドギャップ半導体では、ボディダイオードの立ち上がり電圧が特に高く、本発明による立ち上がり電圧の低減はより効果的である。
【００８１】
本実施形態の半導体素子１００では、チャネルエピ層５０を介してダイオード電流２６を流すので、炭化珪素半導体のｐｎ接合に順方向電流を流すことによる結晶欠陥増加の問題を回避することができる。チャネルエピ層５０を介して電流を流すダイオードの動作は、ｐｎ接合を介した正孔、電子によるバイポーラ動作でなく、ユニポーラ動作となるので、逆回復電流が軽減される。このため、逆回復電流損失の低減、スイッチング損失の低減、スイッチングの高速化が可能となる。
【００８２】
スイッチング損失が低減すると、スイッチング周波数を上げることが可能になる。その結果、受動部品であるキャパシターのキャパシタンスの値とリアクトルのインダクタンスの値が小さくてよくなるため、キャパシターとリアクトルの小型化とコストの低減が可能になる。また、部品点数が低減できることにより、回路の寄生インダクタンス、寄生リアクタンス、寄生抵抗の低減ができ、その結果、損失の低減が可能になり、また、ノイズの低減ができるためノイズフィルタを構成するキャパシターとリアクトルの小型化とコストの低減も可能になる。
【００８３】
加えて、本実施形態の半導体素子１００を用いた場合、電力変換回路１０００の還流ダイオード素子１２００が不要となるので、部品点数を低減することが可能となり、その結果、回路コストの大幅な低減が可能となる。
【００８４】
次に、図６を参照しながら、さらに、本実施形態の半導体素子１００の動作について説明する。
【００８５】
図６および図７は、チャネルエピ層５０とゲート絶縁膜６０との界面におけるコンダクションバンドエネルギー分布を説明するための図である。図６は、コンダクションバンドエネルギー分布を計算するための構造モデルであり、図６中のＡ−Ａ’ラインが、図７Ａ及び図７Ｂの横軸［μｍ］に相当する。図７Ａおよび図７Ｂは、それぞれ、順方向および逆方向の場合におけるチャネル横方向のコンダクションバンドエネルギー分布を示している。なお、図７Ａおよび図７Ｂの縦軸は、コンダクションバンドエネルギー［ｅＶ］を表している。
【００８６】
まず、順方向、すなわち、コレクタ・エミッタ間に印加する電圧（Ｖｃｅ）＞０Ｖの場合について説明する。図７Ａに示すように、順方向の場合、ｐボディ領域（またはｐウェル）３０上に位置する箇所のチャネルエピ層５０のコンダクションバンドエネルギー（すなわち、チャネル領域５５の箇所のコンダクションバンドエネルギー）が、エミッタ領域４０上およびＪＦＥＴ領域（コレクタ領域）２２側のコンダクションバンドエネルギーよりも高いため、キャリアが流れない。
【００８７】
次いで、ゲート・エミッタ間に印加する正の電圧（Ｖｇｅ）を上げていくと、チャネル領域５５のコンダクションバンドエネルギーが下がり、エミッタ領域４０上とチャネル領域５５との間の障壁がなくなる。したがって、エミッタ領域４０からチャネル領域５５へキャリアが流れ込む。
【００８８】
次に、逆方向、すなわち、Ｖｃｅ≦０Ｖの場合について説明する。Ｖｃｅ＝０Ｖの状態からスタートして、Ｖｃｅを０Ｖから下げていくと、図７Ｂに示すように、ＪＦＥＴ領域（コレクタ領域）２２側のコンダクションバンドエネルギーが上がっていき、チャネル領域５５との障壁が低くなる。したがって、ＪＦＥＴ領域（コレクタ領域）２２側からキャリア（電子）が流れ込む。
【００８９】
すなわち、逆電流は、ボディダイオードを流れるよりも前に、チャネルエピ層５０（又はチャネル領域５５）に流れ始める。チャネルエピ層５０を流れるので、双方向導通ＩＧＢＴの順方向電流と同じく、ユニポーラ動作である。したがって、逆回復電流も生じず、それゆえに、リカバリー損失を発生しない。また、ワイドバンドギャップ半導体であるＳｉＣのｐｎ接合の拡散電位に起因する高いＶｆよりも低いＶｆを持たせることができる。
【００９０】
要約すると、本実施形態の半導体素子１００においては、図７Ａに示すように、順方向ではゲート電圧の印加によってチャネル領域５５のコンダクションバンドエネルギーが低下して電流が流れる。一方、逆方向では、図７Ａに示すように、コレクタ側のコンダクションバンドエネルギーが上昇することによって、エミッタ・コレクタ間（チャネル・コレクタ間）に存在するエネルギー障壁が低くなり、電流が流れる。
【００９１】
図８および図９は、順方向電流の閾値電圧Ｖｔｈと、逆方向電流の立ち上がり電圧Ｖｆ０との相関図を示している。図８は、試作品の実測値データに基づいた相関図である。このグラフでは、逆方向電流の立ち上がり電圧Ｖｆ０として、電流Ｉｄが２ｍＡに達したときの電圧を採用した。ボディ領域の不純物濃度およびゲート絶縁膜の厚さは条件を固定している。図９は、ＭＯＳＦＥＴ素子の幾つかのパラメータ（例えば、チャネルエピ層５０の厚さ又は濃度など）を変更した構造についてのシミュレーション結果に基づいた相関図である。
【００９２】
図８から理解できるように、Ｖｔｈが低いほど、｜Ｖｆ０｜も小さくなることがわかる。この傾向は、図９についても同様である。ここで、本実施形態の半導体素子１００において｜Ｖｆ０｜は小さいことが望ましいが、順方向電流の閾値電圧Ｖｔｈは２Ｖ以上あることが好ましい。その理由は次の通りである。
【００９３】
図１に示したようなパワー回路であるインバータ回路１０００において一般的に使用する半導体素子（ＭＩＳＦＥＴ）１１００は、ノーマリーオフ（Ｖｔｈ＞０Ｖ）であることが好ましい。なぜならば、何らかの要因でゲート制御回路が故障し、ゲート電圧が０Ｖになってしまっても、ドレイン電流を遮断することができるので、安全だからである。また、ＭＩＳＦＥＴの閾値電圧は高温になると低下する。例えば、ＳｉＣ−ＭＯＳＦＥＴの場合、１００℃の温度上昇で約１Ｖ低下する場合がある。ここで、ノイズでゲートがオンになってしまわないようにノイズマージンを１Ｖとすれば、室温でのＶｔｈは２Ｖ（１Ｖ＋１Ｖ）以上に設定することが好ましい。
【００９４】
したがって、順方向電流の閾値電圧Ｖｔｈはある程度高く、しかも、逆方向電流の立ち上がり電圧Ｖｆ０の絶対値（｜Ｖｆ０｜）はできるだけ低くという、相反する要求を満たすことが求められる。
【００９５】
本願発明者は、そのように相反する要求を満たすことができるかどうか鋭意検討した。種々の検討の結果、逆方向電流の立ち上がり電圧Ｖｆ０の絶対値（｜Ｖｆ０｜）は、チャネル層の不純物濃度および厚さにより調節することができることを見出した。また、チャネル層を備えていない反転型のＭＩＳＦＥＴとは異なり、本発明の半導体素子におけるＭＩＳＦＥＴは、チャネル層を備えていることから、チャネル層の不純物濃度および厚さに加えて、ｐボディ領域の不純物濃度やゲート絶縁膜の膜厚を適切に選択することにより、順方向電流の閾値電圧Ｖｔｈと逆方向電流の立ち上がり電圧Ｖｆ０の絶対値（｜Ｖｆ０｜）とをそれぞれ独立に制御することができることを見出した。
【００９６】
図１１は、本発明の半導体素子における、順方向電流の閾値電圧Ｖｔｈと逆方向電流の立ち上がり電圧Ｖｆ０の絶対値(｜Ｖｆ０｜）との相関を示す図である。図１１において、横軸は順方向電流の閾値電圧Ｖｔｈ、縦軸は逆方向電流の立ち上がり電圧Ｖｆ０の絶対値(｜Ｖｆ０｜）を示す。本図を得るために実施したシミュレーションにおいて、ｐ型ボディ領域（ウェル領域）の濃度は１×１０19ｃｍ-3、ゲート絶縁膜の厚さは７０ｎｍで固定している。他のパラメータの範囲は以下の通りである。
・チャネルエピ層の厚さ：２０〜７０ｎｍ
・チャネルエピ層の濃度：１×１０17〜４×１０18ｃｍ-3
【００９７】
図１１から、例えば、チャネルエピ層の厚さを薄くし、かつチャネルエピ層の不純物濃度を高くすることにより、｜Ｖｆ０｜を一定にしながら、Ｖｔｈを大きくすることが可能であることがわかる。したがって、チャネルエピ層の不純物濃度と厚さを適度に設定することにより、Ｖｔｈと｜Ｖｆ０｜とをそれぞれ独立に制御することが可能である。
【００９８】
例えばＶｔｈ＝５Ｖ、｜Ｖｆ０｜＝１Ｖに制御する場合のチャネルエピ層の厚さと不純物濃度の設定方法を、この図を用いて説明する。
【００９９】
まず、Ｖｔｈ＝５Ｖと、｜Ｖｆ０｜＝１Ｖとの交点を通る相関直線に対応するチャネルエピ層の厚さを読み取る。図１１では約４０ｎｍと読み取ることができる。したがって、チャネルエピ層の厚さを４０ｎｍに設定する。次に上記のチャネルエピ層の厚さにおいて、Ｖｔｈ＝５Ｖとなる不純物濃度を設定すればよい。ここでは、データが存在する２点の濃度、すなわち７×１０17ｃｍ-3と１×１０18ｃｍ-3の中間をとって、約８．５×１０17ｃｍ-3に設定すればよい。
【０１００】
このように、本発明にかかる半導体素子において、第２の炭化珪素半導体層（チャネルエピ層）の厚さと不純物濃度を調整することにより、チャネルを介したダイオードの立ち上がり電圧の絶対値が、ボディダイオードの立ち上がり電圧の絶対値よりも小さくなるように設定することができる。
【０１０１】
図１０Ａ〜１０Ｄは、逆方向電流の立ち上がり電圧Ｖｆ０の絶対値（｜Ｖｆ０｜）が所定範囲の値となるために、チャネルエピ層５０の厚さｄ（ｎｍ）および不純物（ドナー）濃度Ｎ（ｃｍ-3）が取る必要のある条件の領域を示すグラフである。グラフの縦軸はチャネルエピ層の不純物濃度［ｃｍ-3］、横軸はチャネルエピ層の厚さ［ｎｍ］を示している。縦軸の例えば「１Ｅ＋２０」の標記は、１×１０20を意味している。図中の点はシミュレーションで得た値をプロットしたものである。本図を得るために実施したシミュレーションにおけるパラメータの範囲は以下の通りである。
・ゲート絶縁膜の厚さ：６０〜１２０ｎｍ
・ｐ型ボディ領域（ウェル領域）の濃度：２×１０18〜２×１０19ｃｍ-3
・チャネルエピ層の厚さ：１０〜７０ｎｍ
・チャネルエピ層の濃度：１×１０17〜１．５×１０19ｃｍ-3
【０１０２】
なお、いずれの場合も、順方向電流の閾値電圧Ｖｔｈが０Ｖ以上、すなわちＭＩＳＦＥＴがノーマリオフとなるように調整されている。
【０１０３】
図１０Ａから図１０Ｄにおいて、（ｉ）〜（ｖ）はそれぞれ境界領域を示す直線である。これらの直線を式で表すと、以下の通りである。
直線（ｉ）に対応する式：
Ｎ＝ｂ0×ｄ＾ａ0
ｂ0＝１．３４９×１０21
ａ0＝−１．８２４
直線（ｉｉ）に対応する式：
Ｎ＝ｂ0.6×ｄ＾ａ0.6
ｂ0.6＝７．６０９×１０20
ａ0.6＝−１．８８１、
直線（ｉｉｉ）に対応する式：Ｎ＝ｂ1×ｄ＾ａ1
ｂ1＝２．１８８×１０20
ａ1＝−１．６８３、
直線（ｉｖ）に対応する式：
Ｎ＝ｂ1.3×ｄ＾ａ1.3
ｂ1.3＝２．３９９×１０20
ａ1.3＝−１．７７４、
直線（ｖ）に対応する式：
Ｎ＝ｂ2×ｄ＾ａ2
ｂ2＝５．７５４×１０20
ａ2＝−２．３８０
である。
【０１０４】
ここで、＾は冪乗を示し、Ａ＾Ｂは、ＡBを意味する。
【０１０５】
例えば、０＜｜Ｖｆ０｜≦２．０Ｖを満たすために必要な条件は、チャネルエピ層５０の厚さｄ（ｎｍ）および不純物濃度Ｎ（ｃｍ-3）が直線（ｉ）と直線（ｖ）で挟まれた領域にあること、すなわち、ｂ2×ｄ＾ａ2≦Ｎ＜ｂ0×ｄ＾ａ0を満足することである（図１０Ａ参照）。
【０１０６】
０＜｜Ｖｆ０｜≦１．３Ｖを満たすために必要な条件は、チャネルエピ層５０の厚さｄ（ｎｍ）および不純物濃度Ｎ（ｃｍ-3）が直線（ｉ）と直線（ｉｖ）で挟まれた領域にあること、すなわち、ｂ1.3×ｄ＾ａ1.3≦Ｎ＜ｂ0×ｄ＾ａ0を満足することである（図１０Ｂ参照）。
【０１０７】
０＜｜Ｖｆ０｜≦１．０Ｖを満たすために必要な条件は、チャネルエピ層５０の厚さｄ（ｎｍ）および不純物濃度Ｎ（ｃｍ-3）が直線（ｉ）と直線（ｉｉｉ）で挟まれた領域にあること、すなわち、ｂ1×ｄ＾ａ1≦Ｎ＜ｂ0×ｄ＾ａ0を満足することである（図１０Ｃ参照）。
【０１０８】
０＜｜Ｖｆ０｜≦０．６Ｖを満たすために必要な条件は、チャネルエピ層５０の厚さｄ（ｎｍ）および不純物濃度Ｎ（ｃｍ-3）が直線(ｉ)と直線(ｉｉ)で挟まれた領域にあること、すなわち、ｂ0.6×ｄ＾ａ0.6≦Ｎ＜ｂ0×ｄ＾ａ0を満足することである（図１０Ｄ参照）。
【０１０９】
なお、シミュレーションのパラメータ範囲内でグラフを作成したが、シミュレーションのパラメータ範囲外の点であっても、Ｎとｄが上記の各領域に対応する数式で示された範囲内であれば、それぞれ、０＜｜Ｖｆ０｜≦２．０Ｖ、０＜｜Ｖｆ０｜≦１．３Ｖ、０＜｜Ｖｆ０｜≦１．０Ｖ、０＜｜Ｖｆ０｜≦０．６Ｖを満たすと考えられる。
【０１１０】
例えば、０＜｜Ｖｆ０｜≦０．６Ｖの特性を実現したい場合、直線（ｉ）と直線（ｉｉ）で挟まれた領域における、チャネルエピ層５０の厚さｄおよび不純物濃度Ｎを選択する。例えば、チャネルエピ層５０の不純物濃度と膜厚を、それぞれ、４×１０18ｃｍ-3、２０ｎｍと設定する。ここで、さらに所望のＶｔｈ（ここでは２Ｖ以上８Ｖ以下）が得られるように、ｐボディ領域３０の濃度、および、ゲート絶縁膜６０の膜厚を選択する。ｐボディ領域３０の不純物（アクセプタ）濃度を例えば１×１０19ｃｍ-3、および、ゲート絶縁膜６０の膜厚を例えば７０ｎｍに設定することにより、｜Ｖｆ０｜＝約０．５Ｖとすることが可能となり、Ｖｔｈも約３．８Ｖという値が得られる。
【０１１１】
ｐボディ領域３０の濃度やゲート絶縁膜６０の厚さは、要求されるデバイス性能や、製造プロセス上の制約を考慮した上で、適宜選択すればよい。
【０１１２】
チャネルエピ層の厚さｄは５ｎｍ以上であることが好ましい。チャネルエピ層の厚さｄを５ｎｍ以上にすると、成膜や加工プロセスのばらつきが生じても、チャネルエピ層が一部消失してしまうことがないためである。
【０１１３】
チャネルエピ層の厚さｄは１０ｎｍ以上であることがさらに好ましい。チャネルエピ層の厚さｄを１０ｎｍ以上にすると、チャネルエピ層の膜厚の均一性が向上する。
【０１１４】
チャネルエピ層の厚さｄは２０ｎｍ以上であることがさらに好ましい。チャネルエピ層の厚さｄを２０ｎｍ以上にすると、チャネルエピ層の膜厚の均一性がさらに向上し、チャネルエピ層成膜安定性が向上する。
【０１１５】
また、チャネルエピ層の厚さｄは２００ｎｍ以下であることが好ましい。チャネルエピ層の厚さｄが２００ｎｍ以下であると、ソース電極を形成するためにチャネルエピ層をエッチングする工程において、エッチングに長時間を要することがないためである。
【０１１６】
チャネルエピ層の厚さｄは１００ｎｍ以下であることがさらに好ましい。１００ｎｍ以下であると、ＭＩＳＦＥＴとして使用する場合の適度な閾値電圧Ｖｔｈと、還流ダイオードの小さな立ち上がり電圧｜Ｖｆ０｜とを容易に両立することができる。
【０１１７】
チャネルエピ層の厚さｄは７５ｎｍ以下であることがさらに好ましい。７５ｎｍ以下であると、ＭＩＳＦＥＴとして使用する場合の適度な閾値電圧Ｖｔｈと、還流ダイオードの小さな立ち上がり電圧｜Ｖｆ０｜とをさらに容易に両立することができる。
【０１１８】
室温におけるチャネルダイオードの立ち上がり電圧はできるだけ小さいことが好ましい。これにより、炭化珪素半導体のｐｎ接合に直接印加される電圧をボディダイオードの立ち上がり電圧（２．７Ｖ）以下に保つことができ、炭化珪素半導体のｐｎ接合に順方向電流を流すことによる結晶欠陥増加の問題を回避することができる。これについて、図５を用いて説明する。｜Ｖｆ０｜が例えば約０．６Ｖの場合、例えばソースに０Ｖ、ドレインに−０．６Ｖ以下の電位を印加するとダイオードとして機能する。この場合、電流はチャネル領域５５を介して経路２６で流れる。次に、ソースに０Ｖ、ドレインに−２．７Ｖの電位を印加した場合であっても、ダイオードの電流は経路２８を通らず、経路２６で流れる。この理由を以下に述べる。ソースに０Ｖ、ドレインに−２．７Ｖより大きい電位を印加した場合、まず経路２６に対してダイオード電流が流れる。ここで、基板１０およびドリフト層２０が経路２６に含まれている。ここで流れている電流をＩ、基板抵抗をＲｓｕｂ、ドリフト層２０のうち、ｐウェル領域３０より下の抵抗をＲｄとすると、ｐウェル領域３０とドレイン間において、Ｉ×（Ｒｓｕｂ＋Ｒｄ）の分だけ電圧降下が起こる。このとき、ｐウェル領域３０とドリフト層２０の間にかかる電圧は、ソース−ドレイン間電圧からＩ×（Ｒｓｕｂ＋Ｒｄ）を差し引いた電圧となる。つまり、ソース−ドレイン間電圧として、本来ボディダイオードに電流が流れうる２．７Ｖの電圧を印加しても、ボディダイオードに並列する形でチャネルダイオードが存在しているため、ソースドレイン間の電圧を｜Ｖｄｓ｜、ボディダイオードのｐｎ接合にかかる電圧をＶｐｎとすると、
Ｖｐｎ＝｜Ｖｄｓ｜−Ｉ×（Ｒｓｕｂ＋Ｒｄ）
となる。経路２６で示されるチャネルダイオードの｜Ｖｆ０｜が小さいほど、同じ｜Ｖｄｓ｜に対してＩが大きくなるため、ボディダイオードのｐｎ接合にかかる電圧Ｖｐｎは小さくなる。そのため、ボディダイオードのｐｎ接合にかかる電圧Ｖｐｎが、本来ボディダイオードに電流が流れ始める２．７Ｖの電圧に到達しないので、ボディダイオードには電流が流れない。つまり、炭化珪素半導体のｐｎ接合に順方向電流を流すことによる結晶欠陥増加の問題を回避することができる。
【０１１９】
ＳｉＣはワイドギャップ半導体であるので、Ｓｉと比較して特に高温領域（３００℃以上）の環境温度での使用が可能となる高温環境においてもボディダイオードに電流が流れないようにするために、室温における｜Ｖｆ０｜は１．３Ｖ以下であることが好ましい。
【０１２０】
また、室温における｜Ｖｆ０｜は、１．０Ｖ未満であることが好ましく、０．６Ｖ未満であることが更に好ましい。室温における｜Ｖｆ０｜が１．０Ｖ未満であれば、ＳｉＣ−ＳＢＤ（逆方向電流の立ち上がり電圧：１．０Ｖ程度）を還流ダイオード素子として用いた場合よりも優れた動作が実現する。また、室温における｜Ｖｆ０｜が０．６Ｖ未満であると、Ｓｉ−ｐｉｎダイオード（逆方向電流の立ち上がり電圧：０．６Ｖ程度）を還流ダイオード素子として用いた場合よりも優れた動作が実現する。
【０１２１】
上記の図８〜図１１を参照して説明した事項は、基本的には、図２（ｂ）に示すＭＯＳ構造１６６と同様のＭＯＳ構造を有している場合に成立する。すなわち、コレクタ電極７０が裏面側にある場合に限定されず、エミッタ電極４５とコレクタ電極７０がともに表面側に配置される横型のＩＧＢＴであっても、上述した事項がほぼ成立する。
【０１２２】
図１２は、本実施形態の半導体素子１００を用いた電力変換回路（ここでは、インバータ回路）２００及び負荷５００を示している。本実施形態の半導体素子１００は、還流ダイオード融合型の双方向導通ＩＧＢＴであるので、図１に示した還流ダイオード素子１２００が不要となる。したがって、図１では、一つのインバータ回路１０００において半導体素子１１００が６個と還流ダイオード素子１２００が６個の合計１２個の素子が必要であったが、図１２に示した本実施形態の半導体素子１００を用いると合計６個の素子でインバータ回路２００を構築することができる。
【０１２３】
本実施形態のインバータ回路２００では部品点数が半分になることにより、コストの大幅な低減を図ることができる。また、部品点数が少なくなることにより、インバータ回路１０００と比較して、各素子の損失（接続損失など）を低減することができ、その結果、インバータ回路２００の性能を向上させることができる。加えて、本実施形態の構成では、インバータ回路１０００と比較して、部品点数が半分になることで、インバータ回路２００を小型化・軽量化させることができ、あるいは、ノイズ低減を図ることが可能となる。
【０１２４】
さらに、部品点数が少なくなることによって、寄生のＣ（容量）及び／または寄生のＬ（インダクタンス）を低減することができるので、その点でも、損失を低減でき、そして、ＥＭＣの問題（ノイズの問題）を緩和することができる。さらに、損失を低減できることから、インバータ回路２００において発生熱量を減らすことができ、それゆえに、ヒートシンクを小型化でき、あるいは、冷却化手段の対策を容易にすることが可能となる。そして、損失を低減できると、周波数を上げることができ、例えば周波数を２倍にすることができれば、それにより、使用するコンダクタ素子（Ｃ）、インダクタ素子（Ｌ）の体積を１／２にすることが可能となり、その結果、使用する素子の小型化・軽量化と、コスト低減を図ることができる。
【０１２５】
なお、本実施形態ではインバータ回路を例にして説明したが、本実施形態の半導体素子１００は、広く電力変換器（例えば、インバータ、コンバータ、マトリックスコンバータ）に用いることができる。また、半導体素子１００が使用できる用途であれば、電力変換回路に限らず、他の回路（例えば、ロジックなどのデジタル回路）に用いることができる。
【０１２６】
次に、図１３から図１７を参照しながら、本実施形態の半導体素子１００の説明をさらに続ける。
【０１２７】
本願発明者は、チャネルエピ層５０がある場合とない場合との特性の差異をシミュレーション解析により検討した。
【０１２８】
図１３は、シミュレーションで使用した、チャネルエピ層５０がない半導体素子の構造を示す断面図である。
【０１２９】
図１４は、シミュレーションで解析した逆方向電流のＩｃ−Ｖｃｅ特性（Ｉｃ；コレクタ電流、Ｖｃｅ；コレクタ電圧）を示している。ここで、Ｖｇｅは０Ｖである。また、曲線Ｉがチャネルエピ層ありの場合の結果で、曲線ＩＩはチャネルエピ層なしの場合の結果である。
【０１３０】
曲線Ｉ及び曲線ＩＩについての半導体素子１００も、共に、Ｖｔｈ＝約３．５Ｖになるようにしている。共通条件としては、ゲート絶縁膜６０の酸化膜厚は７０ｎｍ、チャネル長Ｌｇは０．５μｍである。また、ＪＦＥＴ領域２２の不純物濃度は、１×１０17ｃｍ-3である。
【０１３１】
図１４から理解できるように、順方向電流の閾値電圧Ｖｔｈがほぼ同じでも、逆方向電流は、チャネルエピ層が有る場合（曲線Ｉ）の方が流れやすいことがわかる。したがって、本発明では、双方向導通ＩＧＢＴのチャネル領域をチャネルエピ層５０内に形成する。コレクタ電圧Ｖｃｅをマイナスに下げていくと、｜Ｖｃｅ｜＞｜Ｖｆ０｜でチャネル電流２６が流れ始め、更にＶｃｅをマイナスに下げていくと、チャネル電流２６に加えてボディダイオード電流２８が流れ始める。図１４中のコレクタ電流の曲線が急激に変化している点Ａは、ボディダイオード電流２８が流れ始めていることを示す。Ａより低いコレクタ電流の範囲である図中の範囲ａは、チャネル電流２６のみが流れる範囲であり、範囲ｂはチャネル電流に加えてボディダイオード電流２８も流れている範囲である。図１４の範囲ｂからも分かるように、チャネル電流２６とボディダイオード電流２８の両方を流すことで、ＣＥなしの曲線ＩＩより、より多くの電流を流すことができる。つまり、導通損失を低減することができる。
【０１３２】
さらに、図１５及び図１６を参照しながら説明を続ける。図１５は、逆方向特性（逆方向電流が流れる時の特性）におけるチャネル横方向のＥｃ分布を示すグラフである。なお、「Ｅｃ」は、「Ｃｏｎｄｕｃｔｉｏｎ  Ｂａｎｄ  Ｅｎｅｒｇｙ」の略語である。図中のΦは、ＪＦＥＴ側のＥｃとチャネル領域中の最大のＥｃの差であるエネルギー障壁を表す。逆方向に流れる電子はＪＦＥＴ側からチャネル領域のＥｃを飛び越えてエミッタ上に流れる。図に示すように、Ｖｃｅを下げるとＪＦＥＴ側のＥｃは上昇し、エネルギー障壁Φが低下し、ＶｃｅがＶｆ０以下になると、電子がエネルギー障壁Φを超えて流れるようになる。
【０１３３】
図１６は、順方向特性におけるチャネル横方向Ｅｃ分布を示すグラフである。図１６に示すΦはエミッタ上のＥｃとチャネル領域の最大のＥｃの差であるエネルギー障壁を表す。順方向に流れる電子は、エミッタ上からチャネル領域の最大のＥｃを飛び越えてＪＦＥＴ領域に流れる。図１６に示すように、Ｖｇｅを上げるとチャネル領域のＥｃが低下し、エネルギー障壁Φが低下する。ＶｇｅがＶｔｈ以上になると、電子がエネルギー障壁Φを超えて流れる。図１５（ａ）及び図１６（ａ）は、チャネルエピ層なしの場合の結果で、図１５（ｂ）及び図１６（ｂ）は、チャネルエピ層ありの場合の結果である。チャネルエピ有り・無しの半導体素子１００の両者とも、Ｖｔｈ＝約３．５Ｖで比較している。
【０１３４】
図１５（ａ）及び（ｂ）を比べると、Ｖｔｈが同じであれば、チャネルエピ層なしの場合（図１５（ａ））の方が、チャネルエピ層ありの場合（図１５（ｂ））よりも、エネルギー障壁φが高いことがわかる。したがって、チャネルエピ層ありの構成の半導体素子１００の方が逆方向電流は流れやすい。
【０１３５】
図１７は、チャネル界面ＥｃのＶｇｅ依存性を示すグラフである。図１７中の曲線Ｉがチャネルエピ層ありの場合の結果で、曲線ＩＩがチャネルエピ層なしの場合の結果である。図１７から、曲線ＩのＥｃは曲線ＩＩより低いのでＶｆ０が低く、逆電流が流れやすいことが判る。
【０１３６】
半導体素子１００においては、Ｖｔｈが同じでも、チャネルエピ層ありの方がＶｇｅ＝０Ｖでのチャネル領域のコンダクションバンドエネルギーの障壁（φ）が低く、逆方向電流が流れやすい。
【０１３７】
図１２に示す本発明の電力変換器（インバータ回路２００）は、例えば図１８に示す従来の回路構成において、還流ダイオード素子と接続されたハイサイド双方向導通ＩＧＢＴ  Ｈおよびローサイド双方向導通ＩＧＢＴ  Ｌを、本実施形態の半導体素子１００で置き換えることによって実現される。本発明の電力変換器によれば、双方向導通ＩＧＢＴのボディダイオードに比べて、逆回復電流のピーク値（図１９の９８）を減らすことができる。その結果、スイッチング損失を大幅に低減でき、さらに、ノイズの発生を抑制することができる。本発明の電力変換器によれば、双方向導通ＩＧＢＴのｐｎ接合ダイオード（ボディダイオード）を還流ダイオードとして用いる場合に比べて、立ち上がり電圧Ｖｆ０が低く、それゆえ、導通損失を低減することができる。
【０１３８】
なお、上述の実施形態では、電力変換器としてインバータ回路２００を例示して説明したが、本実施形態の構成はそれに限定されない。図２０は、本実施形態の半導体素子１００を含む昇降圧コンバータ２１０の回路図である。
【０１３９】
この昇降圧コンバータ２１０は、半導体素子１００から構成されているので、上述した効果を得ることができる。すなわち、ボディダイオードに比べて逆回復電流が低減できるので、スイッチング損失を大幅に低減でき、さらに、ノイズの発生を抑制することができる。そして、双方向導通ＩＧＢＴのボディダイオードに比べて、立ち上がり電圧Ｖｆ０が低く、それゆえ、導通損失を低減することができる。なお、昇降圧コンバータ２１０におけるタイミングチャートは図１９に示したものと同様ないし類似のものである。
【０１４０】
加えて、図２１は、本実施形態の半導体素子１００を含む昇圧コンバータ２２０の回路図である。図２０に示した構成における上アームの半導体素子１００におけるゲートとエミッタがショートした構成となっている。詳述すると、コンバータ２２０は、上アームがダイオードであり、下アームがスイッチとなった昇圧コンバータである。
【０１４１】
次に、図２２、および、図２３から図２９を参照しながら、本実施形態のスイッチング素子１００の構造と製造方法を詳述する。
【０１４２】
図２２に示すスイッチング素子１００は、基本的には図５に示すスイチッング素子と同様に縦型の双方向導通ＩＧＢＴの構造を有している。
【０１４３】
本実施形態のスイッチンク素子１００の構造が図５に示した構造と異なる点は、ゲート電極６５の上に層間絶縁膜６７が形成されており、エミッタ電極４５及び層間絶縁膜６７の上に、エミッタ配線（又はエミッタパッド）４７が形成されている点である。なお、コレクタ電極７０の裏面に、ダイボンド用の裏面電極７２が形成されている点も異なる。ダイボンド用の裏面電極７２は、例えば、Ｔｉ／Ｎｉ／Ａｇの積層電極である。
【０１４４】
続いて図２３に示したスイッチング素子１００の製造方法を説明する。
【０１４５】
まず、図２３（ａ）に示すように、低抵抗のｎ型４Ｈ−ＳｉＣオフカット基板１０を準備する。次に、図２３（ｂ）に示すように、基板１０の上に、例えば１μｍの厚さのｎ型４Ｈ−ＳｉＣのコレクタ層９３をエピタキシャル成長する。次に、コレクタ層９３の上に、例えばＳｉＯ2からなるマスク８１を形成し、ＡｌまたはＢイオン（Ｐ型ドーパント８２）をイオン注入し、ｐ+型コレクタ領域９１を形成する。次に、マスク８１を除去し、図２３（ｃ）に示すように、コレクタ層９３の上に、ＳｉＯ2からなるマスク８３を形成し、窒素（Ｎ型ドーパント８４）をイオン注入し、ｎ+型コレクタ領域９２を形成する。このとき、ｐ+型コレクタ領域９１とｎ+型コレクタ領域９２の不純物濃度は、例えば、１×１０20ｃｍ-3である。次に、マスク８３を除去する。マスク８１とマスク８３は、例えば、反転パターンの関係がある。
【０１４６】
次に、図２３（ｂ）のエピタキシャル成長工程と図２３（ｃ）のイオン注入工程とを繰り返し、ｐ+型コレクタ領域９１とｎ+型コレクタ領域９２を厚くする。繰り返す回数は、例えば４回である。図２４（ａ）は、このようにして形成したｐ+型コレクタ領域９１およびｎ+型コレクタ領域９２を備える基板１０の断面を示している。
【０１４７】
図２４（ｂ）に示すように、ｐ+型コレクタ領域９１とｎ+型コレクタ領域９２の上に、高抵抗ｎ型ＳｉＣをエピタキシャル成長し、例えば厚さ３０μｍのドリフト層２０を形成する。
【０１４８】
次に、図２４（ｃ）に示すように、ドリフト層２０の上に、例えばＳｉＯ2からなるマスク８５を形成し、ＡｌまたはＢイオン（８２）をイオン注入する。イオン注入後、マスク８５を除去すると、図２５（ａ）に示すように、Ｐウェル領域３０’が形成される。
【０１４９】
続いて、図２５（ｂ）に示すように、マスク（不図示）を用いてＰウェル領域３０’に窒素をイオン注入することによってエミッタ領域４０’を形成し、Ａｌを注入することによってコンタクト領域３２’を形成する。イオン注入後に、マスクを除去する。
【０１５０】
次に、例えば１，７００℃の活性化アニールを行うと、図２５（ｃ）に示すように、Ｐウェル領域３０、エミッタ領域４０およびコンタクト領域３２が形成される。次に、Ｐウェル領域３０、エミッタ領域４０およびコンタクト領域３２を含むドリフト層２０の表面全体に、炭化珪素からなるエピタキシャル層（チャネルエピ層）５０を成長させる。
【０１５１】
次いで、図２６（ａ）に示すように、チャネルエピ層５０の所定部位をドライエッチした後、熱酸化によって、チャネルエピ層５０の表面にゲート酸化膜６０を形成する。その後、図２６（ｂ）に示すように、ゲート絶縁膜６０の表面に、リンを７０×１０20ｃｍ-3程度ドーピングした多結晶シリコン薄膜６４を堆積する。多結晶シリコン薄膜６４の厚さは、例えば、５００ｎｍ程度である。
【０１５２】
次に、図２７（ａ）に示すように、マスク（不図示）を用いて、多結晶シリコン膜６４をドライエッチングすることにより、所望の領域にゲート電極６５を形成する。続いて、図２７（ｂ）に示すように、ゲート電極６５の表面およびドリフト層２０の表面を覆うように、ＳｉＯ2からなる層間絶縁膜６７をＣＶＤ法によって堆積する。層間絶縁膜６７の厚さは、例えば、１．５μｍである。
【０１５３】
次に、図２７（ｃ）に示すように、基板１０の裏面からｐ+型コレクタ領域９１とｎ+型コレクタ領域９２の途中まで研削する。研削方法は、例えばダイアモンド砥粒を用いたラッピングである。研削する厚さの精度を考慮して、研削後のコレクタＰ層９１とコレクタＮ層の残された厚さが、例えば１μｍ以上になるように、図２３（ｂ）と（ｃ）の繰り返し回数を決めて図２４（ａ）のｐ+型コレクタ領域９１とｎ+型コレクタ領域９２の厚さを決めておく。
【０１５４】
次に、図２８（ａ）に示すように、マスク（不図示）を用いて、ドライエッチングにて、コンタクト領域３２の表面上と、エミッタ領域４０の一部の表面上との層間絶縁膜６７を除去することによって、ビアホール６８が形成される。
【０１５５】
その後、図２８（ｂ）に示すように、例えば厚さ５０ｎｍ程度のニッケル薄膜を層間絶縁膜６７上に形成し、次いで、エッチングによって、ビアホール６８の内部およびその周辺の一部を残してニッケル薄膜を除去する。エッチング後、不活性雰囲気内で例えば９５０℃、５分間の熱処理によって、ニッケルを炭化珪素表面と反応させることによって、ニッケルシリサイドからなるエミッタ電極４５を形成する。なお、基板１０の裏面にもニッケルを全面に堆積させ、同様に熱処理によって炭化珪素と反応させ、それにより、コレクタ電極７０を形成する。
【０１５６】
続いて、層間絶縁膜６７およびビアホール６８の上に、厚さ４μｍ程度のアルミニウムを堆積し、所望のパターンにエッチングすると、図２９に示すように、エミッタ配線（又はエミッタパッド）４７が得られる。なお、図示しないが、チップ端にゲート電極と接触するゲート配線（またはゲートパッド）も他の領域に形成する。さらに、コレクタ電極７０の裏面に、ダイボンド用の裏面電極７２として、Ｔｉ／Ｎｉ／Ａｇを堆積する。このようにして、図２２に示したスイッチング素子１００が得られる。
【０１５７】
以上、本発明の半導体装置を使用すれば還流ダイオードが不要になることを説明してきた。しかし、本発明の半導体装置に内蔵されるチャネル領域を流れるダイオードの電流容量よりも、要求される負荷電流が大きい場合には、還流ダイオードを追加することは可能である。この場合、負荷電流は本発明の半導体装置に流れる電流と還流電流の両方に分かれるため、還流ダイオードの電流容量は、従来技術における還流ダイオードの電流容量より小さくてよい。このため、還流ダイオードのチップ面積の低減とこれによるコストの低減が可能になる。
【０１５８】
また、将来、ボディダイオードを使用しても結晶劣化の問題が解決され、ボディダイオードを使用しても問題にならなくなるかもしれない。そのような場合でも、本発明のＳｉＣ双方向導通ＩＧＢＴを用いると、還流電流をＭＯＳ構造のチャネル領域にも流すことができ、かつ、ボディダイオードにも流すことがきるので、従来の双方向導通ＩＧＢＴに比べ、逆方向特性のオン抵抗を低減することが可能である。
【０１５９】
以上、本発明を好適な実施形態により説明してきたが、こうした記述は限定事項ではなく、勿論、種々の改変が可能である。
【０１６０】
図３０は図５に示すスイッチング素子１００の改変例を示している。図３０のスイッチング素子１０１は、チャネル層５０の位置がｎ+エミッタ領域４０やｐボディコンタクト層３２と同一面上に存在するという点で図５のスイッチング素子１００と異なる。スイッチング素子１０１は、例えば、ボディ領域３０にチャネル層５０を形成した後、該当箇所にｎ+エミッタ領域４０やｐボディコンタクト層３２を形成することで実現できる。チャネル層５０は、エピタキシャル成長により形成してもよいし、ｎ型のイオン注入により形成してもよい。
【０１６１】
また、図３１においては、チャネル層５０がボディ領域３０内にのみ形成されている点が、図３０のスイッチング素子１０１と異なる。本改変例のスイッチング素子１０２は、例えば、ボディ領域３０を形成する際に同一マスクでチャネル層５０をｎ型のイオン注入にて形成後、該当箇所にｎ+エミッタ領域４０やｐボディコンタクト層３２を形成することで実現できる。
【０１６２】
なお、本実施形態のスイッチング素子１００は、図５及び図３１に示した構造に限らず、他の構造であってもよい。上述したように、本実施形態のスイッチング素子１００におけるチャネル層（チャネルエピ層）５０にδドープ積層構造を持たせることも可能であり、そのようなスイッチング素子、すなわち、ＤＡＣ双方向導通ＩＧＢＴ（Ｄｅｌｔａ−Ｄｏｐｅｄ  Ａｃｃｕｍｕｌａｔｉｏｎ  Ｃｈａｎｎｅｌ  双方向導通ＩＧＢＴ）の形態にすることも可能である。また、上述したように、チャネル層５０は、チャネルエピ層の形態のものの他、イオン注入にて作製された層であってもよい。
【０１６３】
＜第２の実施形態＞
以下、図３２を参照しながら、本発明による半導体素子の第２の実施形態を説明する。図３２の半導体素子１０３は、横型の双方向導通ＩＧＢＴを備えている点で第１の実施形態における半導体素子とは異なっているが、所定条件下で双方向導通ＩＧＢＴのチャネル領域がダイオード特性を発揮する。第１の実施形態の各構成要素に対応する構成要素には共通の参照符号を付している。
【０１６４】
本実施形態における半導体素子１０３は、第１導電型または第２導電型の炭化珪素半導体基板１０と、基板１０の表面上に形成された第１導電型の第１の炭化珪素半導体層２０とを含んでいる。
【０１６５】
第１の炭化珪素半導体層２０は、ｎ-ドリフト層である。第１の炭化珪素半導体層２０には、第２導電型のボディ領域（ウェル領域）３０と、ｐ+型コレクタ領域９１およびｎ+型コレクタ領域９２を含むコレクタ層９３が形成されている。
【０１６６】
ボディ領域３０内には、第１導電型のエミッタ領域４０および第２導電型のコンタクト（ボディコンタクト）領域３２が形成されている。本実施形態のボディ領域３０はｐ型であり、エミッタ領域４０はｎ+型である。
【０１６７】
エミッタ領域４０上にはエミッタ電極４５が形成され、コレクタ層９３上にはコレクタ電極７０が形成されている。エミッタ電極４５は、ｎ+エミッタ領域４０及びｐボディコンタクト領域３２の表面に形成され、ｎ+エミッタ領域４０及びｐボディコンタクト領域３２の両方と電気的に接触している。コレクタ電極７０は、コレクタ層９３の表面に形成され、ｐ+型コレクタ領域９１およびｎ+型コレクタ領域９２の両方と電気的に接触している。
【０１６８】
第１の炭化珪素半導体層２０上には、第２の炭化珪素半導体層５０がｐボディ領域３０およびｎ+エミッタ領域４０の少なくとも一部に接して形成されている。本実施形態における第２の炭化珪素半導体層５０は、ｐボディ領域３０及びｎ+エミッタ領域４０が形成されたｎ-ドリフト層２０の上に、エピタキシャル成長によって形成されている。第２の炭化珪素半導体層５０は、ｐボディ領域３０の上方に位置する箇所にチャネル領域を含んでいる。本実施形態の半導体素子１０３では、エミッタ電極４５およびコレクタ電極７０の両方が第１の炭化珪素半導体層２０の表面に形成されており、コレクタ層９３がｐボディ領域３０から離間している。
【０１６９】
また、炭化珪素半導体基板１０の裏面には、裏面電極７２が形成されている。裏面電極７２の電位は、エミッタ電極４５の電位と同電位になるように設定される。
【０１７０】
本実施形態においても、第１の実施形態について説明したように、双方向導通ＩＧＢＴは、Ｖｇｅ≧Ｖｔｈの場合（トランジスタ動作ＯＮモード）、チャネルエピ層５０を介してコレクタ電極７０とエミッタ電極４５との間を導通する（本実施形態においては、コレクタ電極７０からエミッタ電極４５へオン電流が流れる）が、０Ｖ≦Ｖｇｅ＜Ｖｔｈの場合、トランジスタとしてはオフ状態になる。そして、この双方向導通ＩＧＢＴは、０Ｖ≦Ｖｇｅ＜Ｖｔｈの場合（トランジスタ動作ＯＦＦモード）であっても、Ｖｃｅ＜０Ｖのときは、チャネルエピ層５０を介してエミッタ電極４５からコレクタ電極７０へ電流を流すダイオードとして機能する。本明細書では、コレクタ電極７０からエミッタ電極４５への向きを「順方向」、エミッタ電極４５からコレクタ電極７０への向きを「逆方向」と定義しているため、このダイオードが電流を流す方向は、「逆方向」である。
【０１７１】
双方向導通ＩＧＢＴのチャネル領域を電流経路とする、このダイオードは、Ｖｃｅ＞Ｖｆ０（Ｖｆ０は負の値）の場合に１ｍＡ以上の電流を流さず、Ｖｃｅ≦Ｖｆ０の場合に１ｍＡ以上の電流を流す特性を有している。言い換えると、このダイオードを流れる電流は、Ｖｃｅ＞Ｖｆ０（Ｖｆ０は負の値）のとき、ほとんどゼロ（１ｍＡ未満）であるが、Ｖｃｅをゼロから徐々に小さくしていく（Ｖｃｅの絶対値を増加させていく）と、ＶｃｅがＶｆ０に達したとき、１ｍＡの電流を流し始め、更にＶｃｅの絶対値を増加させていくと、電流が更に増加していくことになる。
【０１７２】
本実施形態の半導体素子１０３でも、前述した理由により、Ｖｆ０の絶対値（ダイオードの立ち上がり電圧）を２．７ボルトよりも小さく、かつ、トランジスタの閾値電圧ＶｔｈをＶｆ０の絶対値（ダイオードの立ち上がり電圧）よりも大きく設定している。
【０１７３】
図３３および図３４は、それぞれ、図３２に示す第２の実施形態の改変例を示している。図３３に示す改変例の半では、コレクタ層９３とボディ領域３０との間に高濃度ドリフト層２４が設けられている。一方、図３４の改変例では、コレクタ層９３とボディ領域３０との間に高濃度ドリフト層２４およびＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）領域２６が設けられている。
【０１７４】
高濃度ドリフト層２４の不純物濃度は、例えば１×１０13ｃｍ-3以上１×１０16ｃｍ-3以下の範囲に設定され、ＬＤＤ領域２６の不純物濃度は、例えば１×１０12ｃｍ-3以上１×15ｃｍ-3以下の範囲に設定され得る。高濃度ドリフト層２４を設けることにより、オン抵抗を低減することができるという効果が得られる。また。ＬＤＤ領域２６を設けることにより、エミッタ電極Ｅとコレクタ電極Ｃの間の耐圧を向上させることができるという効果が得られる。高濃度ドリフト層２４およびＬＤＤ領域２６は、公知のフォトリソグラフィ工程によって形成したマスク（不図示：最終的に除去される。）を用いたイオン注入により作製され得る。
【０１７５】
横型の双方向導通ＩＧＢＴの場合、図３２から図３４に示すように、基板を除去する必要は無く、また基板の導電型も任意である。このような横型の双方向導通ＩＧＢＴを備える半導体素子であっても、第１の実施形態における半導体素子と同様に、還流ダイオード素子が不要になるという効果が得られる。
【産業上の利用可能性】
【０１７６】
本発明によれば、部品点数を増やすことなく、ＳｉＣ半導体装置の結晶劣化の進行を抑制することが可能な半導体素子を提供することができる。
【符号の説明】
【０１７７】
１０ 基板（炭化珪素半導体基板）
２０，１２０ 半導体層（ドリフト層）
２２ ＪＦＥＴ領域
２６  チャネル電流
２８  ボディダイオード電流
３０，１３０ ボディ領域（ウェル領域）
３０’ ボディ領域（ウェル領域）
３２、１３２ ボディコンタクト領域
３２’ ボディコンタクト領域
４０、１４０  エミッタ領域
４０’ エミッタ領域
４５，１４５ エミッタ電極
４７ エミッタ配線（エミッタパッド）
５０，１５０ チャネル層（チャネルエピ層）
５５ チャネル領域
６０，１６０ ゲート絶縁膜
６４ 多結晶シリコン薄膜
６５，１６５ ゲート電極
６７ 層間絶縁膜
６８ ビアホール
７０ コレクタ電極
７２ 裏面電極
８１ マスク
８２ Ｐ型ドーパント
８３ マスク
８４ Ｎ型ドーパント
８５ マスク
９１ｐ型コレクタ領域
９２ ｎ型コレクタ領域
９３ コレクタ層
９４ 還流電流
９５  貫通電流
９６ オン電流
９８、９９ ピーク電流
１００、１０１、１０２ スイッチング素子
１６６  ＭＯＳ構造
１８０  ボディダイオード
２００、２１０、２２０ 電力変換回路（インバータ回路）
１０００ インバータ回路
１１００  半導体素子
１２００  還流ダイオード
５００、１５００  負荷
２０００  電源
２１００  誘導負荷
２２００  コントローラ
【図１】
2012099630.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
2012099630.tif 000007
【図６】
2012099630.tif 000008
【図７Ａ】
2012099630.tif 000009
【図７Ｂ】
2012099630.tif 000010
【図８】
2012099630.tif 000011
【図９】
2012099630.tif 000012
【図１０Ａ】
2012099630.tif 000013
【図１０Ｂ】
2012099630.tif 000014
【図１０Ｃ】
2012099630.tif 000015
【図１０Ｄ】
2012099630.tif 000016
【図１１】
2012099630.tif 000017
【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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