(57)【要約】【課題】波形に影響を与えることなく、波形出力停止時から波形出力開始前までの間に安定的な値を出力することを目的とする。【解決手段】本発明の波形発生装置は、波形を発生する波形発生装置であって、波形の複数のデータをパラレルに出力する波形制御部１３と、波形制御部１３が出力する複数のデータを入力して順番に出力する波形制御部１３よりも高速に動作する波形出力制御部１５と、波形の出力を停止する波形停止信号に基づいて、波形制御部１３から並列的に出力される全てのデータの各値を１つの値に固定して波形出力制御部１５に出力する波形停止制御部１４と、を備えていることを特徴としている。【選択図】  図２
2012127853.tif 000002
【特許請求の範囲】
【請求項１】
波形を発生する波形発生装置であって、
前記波形の複数のデータをパラレルに出力する波形制御部と、
この波形制御部が出力する前記複数のデータを入力して順番に出力する前記波形制御部よりも高速に動作する波形出力制御部と、
前記波形の出力を停止する波形停止信号に基づいて、前記波形制御部から並列的に出力される全てのデータの各値を１つの値に固定して前記波形出力制御部に出力する波形停止制御部と、
を備えていることを特徴とする波形発生装置。
【請求項２】
前記波形停止制御部は、
前記波形制御部が並列的に出力する複数のデータのうち最も遅いタイミングで出力されるデータの値に固定すること
を特徴とする請求項１記載の波形発生装置。
【請求項３】
前記波形出力制御部が動作するクロック信号の周波数を前記波形制御部が並列的に出力する複数のデータの個数分に分周した周波数で前記波形制御部を動作させる分周部を備えたこと
を特徴とする請求項２記載の波形発生装置。
【請求項４】
請求項１乃至３の何れか１項に記載の波形発生装置を備えていること
を特徴とする半導体試験装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、任意の波形を発生する波形発生装置およびこの波形発生装置を適用した半導体試験装置に関するものである。
【背景技術】
【０００２】
被試験デバイス（ＤＵＴ：Device Under Test）の試験を行うために半導体試験装置が用いられる。半導体試験装置には任意の波形を発生する波形発生装置が備えられており、この波形発生装置がＤＵＴに対して印加する波形を発生する。半導体試験装置に備えられる波形発生装置が任意波形発生器として特許文献１に開示されている。
【０００３】
図５は従来の半導体試験装置１０１の構成を示している。半導体試験装置１０１はＤＵＴ１０２を接続して、このＤＵＴ１０２に対して任意の波形を印加して試験を行う。半導体試験装置１０１には他にハンドラ・プローバ１０３や他の測定器１０４が接続されている。また、半導体試験装置１０１には波形発生装置１０５とデジタイザ１０６とパターン発生器１０７とが備えられている。
【０００４】
波形発生装置１０５は任意の波形を発生する任意波形発生器である。デジタイザ１０６は波形の取り込みを行うオシロスコープ等の波形取り込み器である。パターン発生器１０７はＤＵＴ１０２に印加する波形のパターンを生成しているデジタルピンモジュールである。なお、図中の実線は波形発生装置１０５に入力されるトリガ信号を示しており、破線はＤＵＴ１０２に印加する波形を示している。
【０００５】
波形発生装置１０５は各種デバイス（ＤＵＴ１０２、ハンドラ・プローバ１０３、他の測定器１０４、デジタイザ１０６、パターン発生器１０７）からトリガ信号を入力する。各トリガ信号には発生する波形の種類が割り当てられており、波形発生装置１０５はトリガ信号に応じた波形を発生する。図６は波形発生装置１０５の構成を示している。この波形発生装置１０５はトリガ入力部１１１と波形メモリ１１２と波形制御部１１３と波形出力制御部１１４とＤＡＣ１１５とクロックジェネレータ１１６と分周器１１７とを備えて構成している。
【０００６】
トリガ入力部１１１は各種デバイスからトリガ信号を入力する。波形メモリ１１２はトリガ信号に応じた波形のデータ（波形データ）を記憶しており、入力したトリガ信号に応じた波形データが波形制御部１１３に読み出される。波形制御部１１３は読み出された波形データに対して所定の処理を行う。
【０００７】
波形制御部１１３は波形データに対してパラレルに処理を行い、パラレルに波形データを波形出力制御部１１４に出力する。波形出力制御部１１４はパラレルに入力した波形データを順番に出力する。ＤＡＣ１１５はデジタルアナログコンバータであり、波形出力制御部１１４側から出力された波形データをデジタルデータからアナログデータに変換する。そして、変換されたアナログデータがＤＵＴ１０２に印加される。
【０００８】
クロックジェネレータ１１６は所定のクロック信号ＳＨを生成する。生成されたクロック信号ＳＨは波形出力制御部１１４とＤＡＣ１１５と分周器１１７とに出力される。分周器１１７はクロック信号ＳＨの周波数を分周してクロック信号ＳＬ（クロック信号ＳＨよりも低い周波数の信号）を生成する。生成されたクロック信号ＳＬは波形制御部１１３に入力される。
【０００９】
図７は波形制御部１１３並びに波形出力制御部１１４を示している。まず、トリガ信号に応じた波形データＤ０〜Ｄ４ｎ＋３が波形メモリ１１２から読み出される。これらの波形データにより１つのトリガ信号に応じた波形が構成される。１つの波形は複数の波形データを連続させて構成しており、Ｄ０が最初の波形データ、Ｄ４ｎ＋３が最後の波形データになる。なお、ｎは自然数になる。
【００１０】
波形制御部１１３には４つのデータ処理部１２１Ａ〜１２１Ｄ（総称してデータ処理部１２１）が設けられている。波形メモリ１１２から順番に読み出された波形データは４つずつ順番に各データ処理部１２１Ａ〜１２１Ｄに振り分けられる。そして、各データ処理部１２１は入力した波形データに対して所定の処理（ループ処理や加減算処理等）を行う。なお、演算処理は行わずに、単に出力処理を行う場合もある。
【００１１】
各データ処理部１２１は入力した波形データを順番にパラレルに処理していき、ＤＡ〜ＤＤとしてパラレルに波形出力制御部１１４に出力する。波形出力制御部１１４は入力した波形データＤＡ〜ＤＤを順番に出力する。これにより、波形データを高速に出力することが可能になる。
【００１２】
分周器１１７はクロック信号ＳＨを分周しているが、その分周数は波形出力制御部１１４のインターリーブ数（つまり、データ処理部１２１の個数）となる。これにより、波形制御部１１３はクロック信号ＳＨの１／４の周波数のクロック信号ＳＬで動作が可能になる。このため、波形制御部１１３は所定の処理のための時間を十分に確保することができる。
【先行技術文献】
【特許文献】
【００１３】
【特許文献１】特開２０１０−１３９４１４号公報
【発明の概要】
【発明が解決しようとする課題】
【００１４】
波形発生装置１０５は１つの波形を出力した後に、次の波形を出力する。そして、複数の波形が順次出力されていく。１つの波形の出力が終了した後に直ちに次の波形が出力されるのではなく、波形出力停止から次の波形出力開始までの間に所定の波形停止期間が設けられる。
【００１５】
この波形停止期間の間は不安定な波形を波形発生装置１０５からＤＵＴ１０２に印加しないようにしなければならない。本来的には印加されないはずの予期しない波形が印加されると、ＤＵＴ１０２に負荷を与えるためである。このため、波形停止期間の間は安定したＤＣ成分の値を出力しなければならない。
【００１６】
波形停止期間の間に不安定な値を出力させないように制御するために、図６の波形制御部１１３と波形出力制御部１１４とＤＡＣ１１５とのうち何れか１つの動作を停止させればよい。ただし、波形出力制御部１１４およびＤＡＣ１１５は高速なクロック信号ＳＨで動作を行っており、波形の出力を停止する制御が難しい。
【００１７】
つまり、波形出力制御部１１４およびＤＡＣ１１５は高速に動作を行っているため、所望のタイミングで停止させようとしても、そのタイミングで波形の出力を停止させることは難しい。このため、波形の停止タイミングが所望のタイミングとずれを生じることになる。このずれを要因として、次の波形に影響を与えるようになる（例えば、所望の波形を出力できなくなる）。
【００１８】
一方、波形制御部１１３は低速なクロック信号ＳＬで動作を行っており、例えば高速なクロック信号ＳＨの１／４の周波数で動作を行っている。よって、所望のタイミングで停止させることは簡単である。
【００１９】
ただし、波形制御部１１３を停止させたとしても、並列的に波形データＤＡ〜ＤＤが出力されることになる。そして、波形データＤＡ〜ＤＤはそれぞれ異なる値となり、波形出力制御部１１５は波形データＤＡ〜ＤＤを繰り返して出力する。図８はその状態を示しており、それぞれ異なる値の波形データＤ４ｎ〜Ｄ４ｎ＋３が波形データＤＡ〜ＤＤとして繰り返し出力されている。これにより、結局はＤＵＴ１０２に予期しない不安定な波形が印加されることになる。
【００２０】
そこで、本発明は、波形に影響を与えることなく、波形出力停止時から波形出力開始前までの間に安定的な値を出力することを目的とする。
【課題を解決するための手段】
【００２１】
以上の課題を解決するため、本発明の第１の波形発生装置は、波形を発生する波形発生装置であって、前記波形の複数のデータをパラレルに出力する波形制御部と、この波形制御部が出力する前記複数のデータを入力して順番に出力する前記波形制御部よりも高速に動作する波形出力制御部と、前記波形の出力を停止する波形停止信号に基づいて、前記波形制御部から並列的に出力される全てのデータの各値を１つの値に固定して前記波形出力制御部に出力する波形停止制御部と、を備えていることを特徴とする。
【００２２】
この波形発生装置によれば、波形制御部から出力される全てのデータは１つの値に固定されるため、波形出力停止時から波形出力開始時までの間に安定的な値を出力できるようになる。且つ、波形制御部は高速に動作する波形出力制御部よりも低速に動作しており、波形に影響を与えることなく、容易に波形出力を停止させることができる。
【００２３】
本発明の第２の波形発生装置は、第１の波形発生装置であって、前記波形停止制御部は、前記波形制御部が並列的に出力する複数のデータのうち最も遅いタイミングで出力されるデータの値に固定することを特徴とする。
【００２４】
この波形発生装置によれば、最後に出力された波形のデータに固定することができ、波形停止時から波形が振れることなく、安定的に固定された値を出力することができるようになる。
【００２５】
本発明の第３の波形発生装置は、第２の波形発生装置であって、前記波形出力制御部が動作するクロック信号の周波数を前記波形制御部が並列的に出力する複数のデータの個数分に分周した周波数で前記波形制御部を動作させる分周部を備えたことを特徴とする。
【００２６】
この波形発生装置によれば、分周部が分周した周波数で波形制御部が動作を行っている。波形制御部は分周数により、その分だけ遅い速度で動作を行うことができる。特に、分周数が大きくなるほど低速に動作を行うことができ、波形出力を停止させるための動作に余裕を持たせることができるようになる。
【００２７】
本発明の第４の半導体試験装置は、第１乃至第３の何れか１つに記載の波形発生装置を備えていることを特徴とする。
【００２８】
前述した波形発生装置は、任意の波形を発生して被試験デバイスの試験を行う半導体試験装置に適用することができる。
【発明の効果】
【００２９】
本発明は、波形出力の停止時に固定した値を出力するようにしていることで、不安定な波形が出力されることがない。そして、波形出力制御部よりも低速に動作する波形制御部を停止させていることで、所望のタイミングで波形出力を停止させることができ、波形に影響を与えることがなくなる。
【図面の簡単な説明】
【００３０】
【図１】本発明の半導体試験装置の構成を示すブロック図である。
【図２】波形制御部および波形出力制御部の構成を示す図である。
【図３】出力される波形を示すグラフである。
【図４】波形を停止したときの状態を説明する図である。
【図５】半導体試験装置およびこの装置に接続される各部のブロック図である。
【図６】従来の半導体試験装置の構成を示すブロック図である。
【図７】従来の波形制御部および波形出力制御部の構成を示す図である。
【図８】従来における波形を停止したときの状態を説明する図である。
【発明を実施するための形態】
【００３１】
以下、本発明の実施形態について説明する。なお、本発明において、波形発生装置は被試験デバイス（ＤＵＴ：Device Under Test）の試験を行う半導体試験装置に適用しているが、半導体試験装置以外の任意の装置に波形発生装置を適用するものであってもよい。また、波形発生装置を単体で使用するものであってもよい。
【００３２】
図１に示すように、本発明の半導体試験装置１はＤＵＴ２を接続して、ＤＵＴ２に所定の波形（電圧の波形）を印加して試験を行っている。半導体試験装置１は波形発生装置３を備えており、波形発生装置３は任意の波形を発生して出力している。
【００３３】
波形発生装置３はトリガ入力部１１と波形メモリ１２と波形制御部１３と波形停止制御部１４と波形出力制御部１５とＤＡＣ１６とクロックジェネレータ１７と分周器１８とを備えて構成している。
【００３４】
トリガ入力部１１はトリガ信号を入力する。図５と同様に、波形発生装置３はＤＵＴ２やプローバ・ハンドラ、他の測定器、デジタイザ、パターン発生器等の各種デバイスからトリガ信号を入力する。各種デバイスは異なる（または同一の）トリガ信号を出力し、トリガ入力部１１はこれらの各トリガ信号を入力する。
【００３５】
１つのトリガ信号には１つの波形が割り当てられている。トリガ信号に応じた波形を記憶しているのが波形メモリ１２である。波形メモリ１２は経時的な波形の値の変化を波形データとして記憶している。ここでは、波形データＤ０〜Ｄ４ｎ＋３（ｎは自然数）の波形データＤ（波形データＤ０〜４ｎ＋３までの総称）により１つの波形が表現される。
【００３６】
波形制御部１３は波形メモリ１２から読み出された波形データＤ（トリガ信号に応じた波形データＤ）に対して所定の処理を行う。波形停止制御部１４は波形出力を停止させるときの制御を行う。波形出力制御部１５は波形制御部１３からパラレルに出力される波形データＤＡ〜ＤＤを順番にＤＡＣ１６に出力する。ＤＡＣ（デジタルアナログコンバータ）１６は波形出力制御部１５から出力された波形データＤをデジタルデータからアナログデータに変換する。ＤＡＣ１６が変換したアナログデータがＤＵＴ２に印加される。これにより、ＤＵＴ２に所定の波形が印加される。
【００３７】
クロックジェネレータ１７は所定周波数のクロック信号ＳＨを生成する。このクロック信号ＳＨは非常に高速な周波数の信号となっている。クロックジェネレータ１７は波形出力制御部１５とＤＡＣ１６と分周器１８とに生成したクロック信号ＳＨを出力している。よって、波形出力制御部１５およびＤＡＣ１６は高速なクロック信号ＳＨの周波数で動作を行う。
【００３８】
分周器１８はクロック信号ＳＨの分周を行う分周部である。分周器１８の分周数は波形出力制御部１５のインターリーブ数と一致させる。分周器１８は高速なクロック信号ＳＨから低速なクロック信号ＳＬを生成して出力する。そして、低速なクロック信号ＳＬを波形制御部１３および波形停止制御部１４に出力する。よって、波形制御部１３および波形停止制御部１４は低速なクロック信号ＳＬの周波数で動作を行う。
【００３９】
図２は波形制御部１３、波形停止制御部１４並びに波形出力制御部１５を示している。波形制御部１３は複数（図中では４つ）のデータ処理部２１Ａ〜２１Ｄ（総称してデータ処理部２１）を有して構成されている。波形制御部１３に備えるデータ処理部２１の個数は任意に設定してもよいが、前述したように分周器１８の分周数と一致させる。
【００４０】
波形メモリ１２から読み出された波形データＤは波形制御部１３の各データ処理部２１に順番に振り分けられる。つまり、図２に示すように、波形データＤ０〜Ｄ３がデータ処理部２１Ａ〜２１Ｄに順番に振り分けられ、次に波形データＤ４〜Ｄ７が順番に振り分けられる。そして、最後にＤ４ｎ〜Ｄ４ｎ＋３がデータ処理部２１Ａ〜２１Ｄに順番に振り分けられる。よって、各データ処理部２１は４つおきの波形データＤが順番に配列される。
【００４１】
各データ処理部２１は波形データＤに対して所定の処理（ループ演算や加減算等）を行う。なお、演算を行わずに単に波形データを出力する処理（出力処理）を行う場合もある。そして、各データ処理部２１は所定の処理を行って波形データＤをパラレルに出力する。データ処理部２１Ａ〜２１Ｄから並列的に順次出力される波形データをＤＡ〜ＤＤとする。
【００４２】
波形停止信号出力部２２は波形停止信号を出力する。波形停止信号は波形の出力を停止させる信号であり、その時点での波形の値を保持させる。波形停止信号出力部２２が波形停止信号を出力するタイミングは、１つの波形の出力が終了したとき、或いは波形が出力されている途中で強制的に停止させるとき等である。
【００４３】
波形停止制御部１４はマルチプレクサ部（図中ではＭＵＸ部）２３とフリップフロップ２４（図中ではＦＦ）を有して構成されている。マルチプレクサ部２３はデータ処理部２１の個数（インターリーブ数）よりも１つ少ない個数（ここでは、３つ）のマルチプレクサ（図中ではＭＵＸ）２５Ａ〜２５Ｃ（総称してマルチプレクサ２５）を設けている。
【００４４】
各マルチプレクサ２５Ａ〜２５Ｃは波形制御部１３のデータ処理部２１Ａ〜２１Ｃに対応して設けている。マルチプレクサ２５Ａはデータ処理部２１Ａが出力する波形データＤとデータ処理部２１Ｄが出力する波形データＤとを入力している。マルチプレクサ２５Ｂはデータ処理部２１Ｂが出力する波形データＤとデータ処理部２１Ｄが出力する波形データＤとを入力している。マルチプレクサ２５Ｃはデータ処理部２１Ｃが出力する波形データＤとデータ処理部２１Ｄが出力する波形データＤとを入力している。
【００４５】
そして、各マルチプレクサ２５は波形停止信号出力部２２が出力する波形停止信号により制御がされている。波形停止信号が出力されていれば、データ処理部２１Ｄが出力する波形データＤを選択して出力するように制御する。一方、波形停止信号が出力されていなければ、データ処理部２１Ａ、２１Ｂ、２１Ｃが出力する波形データＤを選択して出力するように制御している。なお、データ処理部２１Ｄに対応する部位にマルチプレクサ２５は設けておらず、このため波形停止信号にかかわらず常にデータ処理部２１Ｄからの波形データＤが出力される。
【００４６】
フリップフロップ２４は各マルチプレクサ２５Ａ〜２５Ｃ並びにデータ処理部２１Ｄから出力される波形データＤを一時的に記憶する。そして、これらの波形データＤを波形データＤＡ〜ＤＤとして波形出力制御部１５に出力する。波形出力制御部１５はパラレルに入力した波形データＤＡ〜ＤＤの順番で出力する。パラレルに入力した波形データＤを順番に出力することで、高速に波形データＤを出力することが可能になる。
【００４７】
次に、動作について説明する。図３はＤＡＣ１６からＤＵＴ２に印加される波形を示している。まず、適宜のデバイスからトリガ入力部１１にトリガ信号が入力される。同図では「トリガ１」が最初に入力される。そして、この入力されたトリガ信号（トリガ１）に対応する波形データＤが波形メモリ１２から読み出される。読み出された波形データＤは波形制御部１３に出力される。波形データＤはＤ０〜Ｄ４ｎ＋３により構成されており、データ処理部２１Ａ〜２１Ｄに順番に振り分けられる。
【００４８】
データ処理部２１Ａ〜２１Ｄでは波形データＤに対して所定の処理を行う。そして、並列的に（パラレルに）波形停止制御部１４に出力する。波形出力を行っている間は、波形停止信号は出力されない。よって、マルチプレクサ２５Ａ〜２５Ｃはデータ処理部２１Ａ〜２１Ｃが出力する波形データＤを選択的に出力している。このため、フリップフロップ２４が出力する波形データＤはデータ処理部２１Ａ〜２１Ｄがパラレルに出力する波形データとなる。
【００４９】
データ処理部２１Ａ〜２Ｄがパラレルに出力する波形データＤを波形出力制御部１５は順番に出力する。これにより、ＤＡＣ１６からＤＵＴ２に図３に示すようなサイン波が出力される。なお、トリガ信号（トリガ１）が出力されてから実際にＤＡＣ１６から波形が出力されるまでの間には所定の遅延時間（図中のＴｄｅｌａｙ）が存在する。
【００５０】
波形発生装置３からサイン波の最後の波形データＤ４ｎ＋３が出力されたときに、波形停止信号出力部２２は波形停止信号を出力する。これにより、各マルチプレクサ２５Ａ〜２５Ｃはデータ処理部２１Ｄが出力する波形データＤ、つまり波形データＤ４ｎ＋３を固定して出力する。
【００５１】
よって、フリップフロップ２４から出力される波形データＤＡ〜ＤＤは波形データＤ４ｎ＋３に固定される。これら４つの波形データＤＡ〜ＤＤを順番に出力する波形出力制御部１５も同様に、固定的に波形データＤ４ｎ＋３を出力する。つまり、最終的にＤＵＴ２に印加される波形はＤＣ（直流）成分となっているＤ４ｎ＋３に固定された値になる。
【００５２】
次に、図３に示すように、トリガ２が入力される。トリガ２は矩形波（スクエア波）であり、トリガ１と同様に波形を出力した後に波形停止信号が出力される。これにより、最後の波形データＤ４ｎ＋３を固定的に出力する。
【００５３】
そして、トリガ３のトリガ信号が出力され、波形メモリ１２から波形データＤが読み出される。トリガ３はランプ波であり、波形の値が直線的に増加（または減少）する。この波形では波形出力の途中の段階で強制的に出力を停止させる（図中の強制ストップ）。これにより、本来であれば同図の破線のように増加をしていた波形が途中で停止する。
【００５４】
このために、強制ストップ時に波形停止信号出力部２２から波形停止信号が出力される。これにより、波形の値は固定された値となる。波形停止信号出力部２２が波形停止信号を出力したときの各データ処理部２１Ａ〜２１Ｄが出力する波形データＤをＤ４ｍ、Ｄ４ｍ＋１、Ｄ４ｍ＋２、Ｄ４ｍ＋３とする。なお、「ｍ＜ｎ：ｍは自然数」になる。波形停止信号に基づいて、各マルチプレクサ２５Ａ〜２５Ｃはデータ処理部２１Ｄが出力する波形データＤ４ｍ＋３を選択的に出力する。
【００５５】
図４はその状態を示している。Ｄ４ｍ＋３のタイミングで波形停止信号が出力されてマルチプレクサ部２３に入力されると、各マルチプレクサ２５Ａ〜２５Ｃは波形データＤ４ｍ＋３を出力する。そして、次のトリガ信号が入力されるまでの間は継続的に波形停止信号が出力されており、これにより各マルチプレクサ２５Ａ〜２５Ｃは固定して波形データＤ４ｍ＋３を出力する。
【００５６】
よって、フリップフロップ２４からは波形データＤ４ｍ＋３が固定的に出力され、ＤＵＴ２にはＤＣ成分としての波形データＤ４ｍ＋３が固定して入力される。これにより、不安定に変化する波形がＤＵＴ２に印加されることがなくなる。なお、次の波形の出力開始時には波形停止信号は解除される。
【００５７】
以上のように、波形出力が終了したとき、或いは波形を強制的に停止させるときに波形停止信号が出力され、波形停止信号によりマルチプレクサ２５Ａ〜２５Ｃの出力は全てデータ処理部２１Ｄが出力する波形データＤに切り替わる。波形出力制御部１５は波形データＤＡ〜ＤＤを順番に出力しているため、波形データＤＡ〜ＤＤは全て同じ波形データＤＤとなる。これにより、ＤＡＣ１６が出力する波形データＤは安定的なＤＣ成分の値となり、不安定な波形がＤＵＴ２に印加されることがなくなる。
【００５８】
また、波形停止制御部１４は波形停止信号に基づいてマルチプレクサ２５Ａ〜２５Ｃの入力側を切り替えることで波形停止期間の間の出力を安定的なＤＣ成分としている。よって、波形停止信号に基づいてマルチプレクサ２５Ａ〜２５Ｃの切り替えを行わなければならないが、波形停止制御部１４は低速なクロック信号ＳＬで動作を行っているため、その切り替え動作には時間的な余裕を持たせることができる。
【００５９】
なお、１つの波形出力を停止させるときに、必ず１つの波形（ＤＣ成分の波形）を出力させるように制御すれば、波形停止制御部１４を用いなくても、ＤＵＴ２に不安定な波形を出力させないようにすることができる。ただし、波形出力の制御が２倍になるため制御が難しくなり、波形メモリ１２に十分な波形のための領域を確保できなくなる。
【００６０】
ところで、本発明では、波形出力制御部１５が出力する波形データＤのうち最も遅いタイミングの波形データＤＤ（データ処理部２１Ｄが出力する波形データＤ）に値を固定するようにしている。つまり、波形停止信号に基づいて、各マルチプレクサ２５Ａ〜２５Ｃは波形データＤＤと同一のデータを出力するようにしている。
【００６１】
波形出力を終了したとき、波形を強制的に終了させたときの最後の波形データＤは波形データＤＤとなる。よって、最後に波形を出力したときの値を維持することができる点で望ましいものとなる。ただし、固定的なＤＣ成分の値を出力するという点ではデータ処理部２５Ａ、２５Ｂ、２５Ｃが出力する波形データＤＡ、ＤＢ、ＤＣに固定するようにしてもよい。つまり、マルチプレクサ２５をデータ処理部２１Ｄに対応する箇所に設けて、データ処理部２１Ａ〜２１Ｃの何れかに対応する箇所から省略するようにしてもよい。
【００６２】
この場合でも、固定的なＤＣ成分の値の出力を維持することができる。ただし、波形データを停止させたときには波形データＤＤとなっており、その時点から波形データＤＡ、ＤＢまたはＤＣに１回の波形変化を生じてしまい、これによる波形の不安定を生じる。よって、波形出力制御部１５に並列的に出力される各波形データＤのうち最も遅いタイミングで出力される波形データＤに固定することが望ましい。
【符号の説明】
【００６３】
１    半導体試験装置
２    ＤＵＴ
３    波形発生装置
１２    波形メモリ
１３    波形制御部
１４    波形停止制御部
１５    波形出力制御部
１７    クロックジェネレータ
１８    分周器
２１    データ処理部
２２    波形停止信号出力部
２３    マルチプレクサ部
２４    フリップフロップ
２５    マルチプレクサ
【図１】
2012127853.tif 000003
【図２】
2012127853.tif 000004
【図３】
2012127853.tif 000005
【図４】
2012127853.tif 000006
【図５】
2012127853.tif 000007
【図６】
2012127853.tif 000008
【図７】
2012127853.tif 000009
【図８】
2012127853.tif 000010