(57)【要約】【課題】入力クロックが停止しても出力クロックの周波数を保持するＰＬＬを用いて、ロジック回路を駆動する方法を提供する。【解決手段】位相周波数比較回路をＰＦＤ主要部と基準クロック停止検出部２０２Ｂの二つのモジュールから構成する。基準クロック停止検出部２０２ＢはＰＦＤ主要部のＲＳ−ＦＦのデータ端子に基準データ信号ｐｆｄ＿ｉｎ＿ｅｎを出力する。この基準データ信号ｐｆｄ＿ｉｎ＿ｅｎは、基準クロック停止検出部２０２Ｂ内のフリップフロップ２０２Ｂ−１に由来して生成される。このフリップフロップ２０２Ｂ−１は位相比較動作の終了を表すオーバラップ信号ｏｖｅｒｌａｐをタイミングとし、基準クロックｒｅｆ＿ｃｌｋによってリセットされる。基準クロックｒｅｆ＿ｃｌｋが停止すると、基準データ信号ｐｆｄ＿ｉｎ＿ｅｎは「Ｌ」のままとなり、結果ＰＦＤ主要部の動作が停止する。【選択図】図４
2012105049.tif 000002
【特許請求の範囲】
【請求項１】
基準クロックとフィードバッククロックの位相の比較を行うＰＦＤ主要部と、前記基準クロックが入力されるとともに前記ＰＦＤ主要部に基準データ信号を供給する基準クロック停止検出部と、を含み、
前記基準クロックの入力が停止すると、前記基準クロック停止検出部は前記ＰＦＤ主要部に供給する前記基準データ信号の出力波形を変化させる位相周波数比較回路。
【請求項２】
請求項１記載の位相周波数比較回路において、前記基準クロックの入力が停止したときに前記基準クロック停止検出部は前記基準データ信号を低レベルに維持することを特徴とする位相周波数比較回路。
【請求項３】
請求項２記載の位相周波数比較回路において、前記ＰＦＤ主要部は前記基準クロックをタイミング信号として動作する第１のＲＳ−フリップフロップと、前記フィードバッククロックをタイミング信号として動作する第２のＲＳ−フリップフロップを含み、
前記基準データ信号は前記第１のＲＳ−フリップフロップ及び前記第２のＲＳ−フリップフロップのデータ信号となることを特徴とする位相周波数比較回路。
【請求項４】
請求項３記載の位相周波数比較回路において、前記ＰＦＤ主要部は前記第１のＲＳ−フリップフロップ及び前記第２のＲＳ−フリップフロップの正出力が共に高レベルの場合に状態が変化するオーバラップ信号を出力し、前記基準クロック停止検出部は前記オーバラップ信号をタイミングの１として動作することを特徴とする位相周波数比較回路。
【請求項５】
請求項４記載の位相周波数比較回路において、前記第１のＲＳ−フリップフロップ及び前記第２のＲＳ−フリップフロップが前記オーバラップ信号に基づきリセットされることを特徴とする位相周波数比較回路。
【請求項６】
請求項１ないし５の何れか１項の位相周波数比較回路を含むことを特徴とするＰＬＬ回路。
【請求項７】
請求項６記載のＰＬＬ回路において、該ＰＬＬ回路が９０度位相遅延回路を含むことを特徴とするＰＬＬ回路。
【請求項８】
複数のインバータにより構成されるリングオシレータと、９０度位相遅延回路と、を含むＰＬＬ回路であって、
前記リングオシレータに含まれるインバータの２倍の個数を含んで前記９０度位相遅延回路が構成されるＰＬＬ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＡＳＫ変調に関わるＰＬＬ回路、特に１００％ＡＳＫ入力時にも自律的に制御可能な位相周波数比較回路に関する。
【背景技術】
【０００２】
現在日本を中心として、携帯電話にＮＦＣ（Ｎｅａｒ  Ｆｉｅｌｄ  Ｃｏｍｍｕｎｉｃａｔｉｏｎ）機能の搭載が進んでいる。海外でもＮＦＣ搭載の携帯電話製品が出てきている。
【０００３】
ＮＦＣを携帯電話に搭載するためにＮＦＣチップが存在するが、ロジック回路に対するクロックの供給に課題が存在する。
【０００４】
ＮＦＣチップがＩＣカード（ＵＩＣＣ）として動作するカードモードにおいて、チップへのクロック供給に水晶やセラミック発振子を用いた発振回路は、以下のような理由から適用しづらい。
【０００５】
カードモードとして動作する前、アンテナから信号が入力しておらず、ＲＷとしても動作していない状態がある。そのとき、アンテナからのキャリア信号の入力を監視する回路（キャリアデテクタ）以外のほとんどの回路を停止するキャリアセンスモードとして動作している。
【０００６】
キャリアセンスモードにおいて、アンテナからのキャリア信号の入力が検出されると、カードモードにモード遷移する。キャリア信号が入力されてから処理が完了するまでの時間が規格（Ｆｅｌｉｃａ等）で定められている。ここで、水晶発振回路を使用すると、発振開始までの時間がかかるため、規格を満たすことが困難になってしまう。
【０００７】
そこで、ＮＦＣではキャリア信号から基準クロックを抽出して使用することが多い。
【０００８】
特開２００６−１９５９０１号公報（特許文献１）には、クロックとしてＶＣＯクロックと非接触クロックの何れかを選択し、ＩＣカード中の各モジュールにクロックを供給する旨が開示されている。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２００６−１９５９０１号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
しかし、キャリア信号を基準クロックとして使用する際にも問題が発生する。ＮＦＣ規格にはＴｙｐｅ  Ａと呼ばれる規格が存在する。Ｔｙｐｅ  Ａにおいては、ＲＷ→カードへの通信に１００％ＡＳＫ（振幅偏移変調）を使用する。１００％ＡＳＫはキャリア信号のＯｎ／Ｏｆｆで通信を行う変調方式であり、有効に動作していたとしてもキャリア信号が入力しない瞬間が存在する。キャリア信号が入力しない時間は抽出される基準クロックも停止するため、ロジック回路の動作にとって問題が大きい。
【００１１】
本発明の目的は、基準クロックが停止しても出力クロックの周波数を保持するＰＬＬを用いて、ロジック回路を駆動する方法を提供することにある。
【００１２】
本発明の前記並びにその他の目的と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１３】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次の通りである。
【００１４】
本発明の代表的な実施の形態に関わる位相周波数比較回路は、基準クロックとフィードバッククロックの位相の比較を行うＰＦＤ主要部と、基準クロックが入力されるとともにＰＦＤ主要部に基準データ信号を供給する基準クロック停止検出部と、を含み、基準クロックの入力が停止すると、基準クロック停止検出部はＰＦＤ主要部に供給する基準データ信号の出力波形を変化させる。
【００１５】
この位相周波数比較回路において、基準クロックの入力が停止したときに基準クロック停止検出部は基準データ信号を低レベルに維持することを特徴としても良い。
【００１６】
これらの位相周波数比較回路において、ＰＦＤ主要部は基準クロックをタイミング信号として動作する第１のＲＳ−フリップフロップと、フィードバッククロックをタイミング信号として動作する第２のＲＳ−フリップフロップを含み、基準データ信号は第１のＲＳ−フリップフロップ及び第２のＲＳ−フリップフロップのデータ信号となることを特徴としても良い。
【００１７】
これらの位相周波数比較回路において、ＰＦＤ主要部は第１のＲＳ−フリップフロップ及び第２のＲＳ−フリップフロップの正出力が共に高レベルの場合に状態が変化するオーバラップ信号を出力し、基準クロック停止検出部はオーバラップ信号をタイミングの１として動作することを特徴としても良い。
【００１８】
これらの位相周波数比較回路において、第１のＲＳ−フリップフロップ及び第２のＲＳ−フリップフロップがオーバラップ信号に基づきリセットされることを特徴としても良い。
【００１９】
これらの位相周波数比較回路を含むことを特徴とするＰＬＬ回路も本発明の射程に含まれる。
【００２０】
このＰＬＬ回路において、該ＰＬＬ回路が９０度位相遅延回路を含むことを特徴としても良い。
【００２１】
本発明に関わる別のＰＬＬ回路は、複数のインバータにより構成されるリングオシレータと、９０度位相遅延回路と、を含み、リングオシレータに含まれるインバータの２倍の個数を含んで９０度位相遅延回路が構成される。
【発明の効果】
【００２２】
本発明に関わる位相周波数比較回路及びＰＬＬ回路を用いる事で、１００％ＡＳＫが入力されて基準クロックが停止した場合に、位相周波数比較回路が自律的に制御のＯＮ／ＯＦＦを切り替えることで、安定した動作を得ることが可能となる。特に通常のＰＬＬ回路を小改良することで基準クロックの停止に対応することが可能となり、設計コストを最小に済ますことができるようになる。
【図面の簡単な説明】
【００２３】
【図１】ＩＣカードで一般に用いられるＰＬＬの構成を示す概念図である。
【図２】本発明の第１の実施の形態に関わるＰＬＬの構成を示す概念図である。
【図３】ＰＦＤ主要部の構成図である。
【図４】基準クロック停止検出部の構成図である。
【図５】本発明の第１の実施の形態において、基準クロックが先行する場合の一連の動作を表したタイミングチャートである。
【図６】本発明の第１の実施の形態において、フィードバッククロックが先行する場合の一連の動作を表したタイミングチャートである。
【図７】図３のＰＦＤ主要部の構成図を論理ゲートで表したものである。
【図８】本発明の第２の実施の形態に関する９０度遅延回路つきＶＣＯの構成図である。
【図９】本発明の第２の実施の形態に関わるＰＬＬがＮＦＣチップでどのように用いられるかを表す概念図である。
【図１０】非接触式カード内蔵携帯電話機の内部構成図である。
【発明を実施するための形態】
【００２４】
以下の実施の形態においては、便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明する。しかし、特に明示した場合を除き、それは互いに無関係なものではなく、一方は他方の一部又は全部の変形例、詳細、補足説明などの関係にある。また、以下の実施の形態において、要素の数など（個数、数値、量、範囲などを含む）に言及する場合、特に明示した場合及び原理的に明らかに特定の数に限定される場合などを除き、その特定の数に限定されるものでなく、特定の数以上でも以下でも良い。
【００２５】
さらに、以下の実施の形態において、その構成要素は、特に明示した場合及び原理的に明らかに必須であると考えられる場合を除き、必ずしも必須のものでないことは言うまでもない。また、実施の形態の各機能ブロックを構成する回路素子は、特に制限されないが、ＣＭＯＳ（相補型ＭＯＳトランジスタ）等の集積回路技術によって、単結晶シリコンのような半導体基板上に形成される。なお、実施の形態で、ＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ：またはＭＯＳＦＥＴトランジスタと略す）と記載した場合、ゲート絶縁膜として非酸化膜を除外するものではない。
【００２６】
以下、図を用いて本発明の実施の形態を説明する。
【００２７】
（課題となる事象）
図１はＩＣカードで一般に用いられるＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋ  Ｌｏｏｐ）の構成を示す概念図である。
【００２８】
電圧制御発振回路（Ｖｏｌｔａｇｅ  Ｃｏｎｔｒｏｌｅｄ  Ｏｓｃｉｌｌａｔｏｒ：ＶＣＯ）１０１から出力されたクロックは、位相周波数比較回路（Ｐｈａｓｅ  Ｆｒｅｑｕｅｎｃｙ  Ｄｅｔｅｃｔｏｒ：ＰＦＤ）１０２において、基準クロックｒｅｆ＿ｃｌｋと位相と周波数が比較される。
【００２９】
なお、図上ではＶＣＯ１０１は２つの周波数を持つクロックを出力しているが、これは分周・逓倍により生成することができる。従って、このＶＣＯ１０１は図示しない分周器・逓倍器を有しているものとする。
【００３０】
ＰＦＤ１０２はアンテナから入力されたキャリア信号から取り出したクロックと、ＶＣＯ１０１から出力されたクロックの位相を比較するコンパレータである。
【００３１】
ＰＦＤ１０２は、ＶＣＯ１０１の位相が基準クロックｒｅｆ＿ｃｌｋよりも進んでいる場合にはｄｏｗｎ信号が、遅れている場合にはｕｐ信号を位相差分の時間出力する。
【００３２】
ｕｐ信号は、基準クロックｒｅｆ＿ｃｌｋの位相がフィードバッククロックの位相と比較して進んでいる場合に、位相差分の幅のパルスが乗る信号線である。一方ｄｏｗｎ信号は、基準クロックｒｅｆ＿ｃｌｋの位相がフィードバッククロックの位相と比較して遅れている場合に、位相差分の幅のパルスが乗る信号線である。ｕｐ信号は、ＶＣＯ１０１の制御電位Ｖｃｎｔｒｌを上昇させ、ｄｏｗｎ信号はＶＣＯ１０１の制御電位Ｖｃｎｔｒｌを下降させる。
【００３３】
チャージポンプ１０３はｕｐ信号及びｄｏｗｎ信号に基づきＶＣＯ１０１の制御電位Ｖｃｎｔｒｌを上昇下降させる回路である。制御電位ＶｃｎｔｒｌによってＶＣＯ１０１の発振周波数が制御されるため、基準クロックとＶＣＯ１０１の出力は位相と周波数が一致した状態で安定する。
【００３４】
制御電位ＶｃｎｔｒｌはＶＣＯ１０１の出力周波数を制御する信号である。制御電位Ｖｃｎｔｒｌが上昇すると、低域通過フィルタ（Ｌｏｗ  Ｐａｓｓ  Ｆｉｌｔｅｒ：ＬＰＦ）１０４はｕｐ信号及びｄｏｗｎ信号から制御電位ＶｃｎｔｒｌのＤＣ成分を生成する。ＬＰＦ１０４によって、制御電位Ｖｃｎｔｒｌの周波数特性、ひいてはＰＬＬ全体の周波数特性が決定され、ＰＬＬ制御の安定性を保証することとなる。
【００３５】
ＮＦＣチップに上記のＰＬＬを適用する際に問題となるのが、１００％ＡＳＫ入力時のＰＬＬの動作である。１００％ＡＳＫが入力されると、入力信号振幅がほぼ０となる場合がある。このとき、基準クロックは停止する。
【００３６】
ＰＬＬに入力される基準クロックが停止すると、ＰＬＬの制御は発振周波数を落とす方向に働く。再び入力信号振幅がある大きさとなり基準クロックが動作すると、ＰＬＬは再び入力される基準クロックに対しロックしようとする。しかし、ＬＰＦの特性によって、ＰＬＬの再ロックには時間がかかる。
【００３７】
このように１００％ＡＳＫを入力すると、ＰＬＬの周波数は安定しなくなる。
【００３８】
更に悪いことには、１００％ＡＳＫが入力され、アンテナから入力される電力が０になっても、アンテナと共振回路のＱによってしばらく入力振幅が残ってしまい、そのときの周波数は必ずしも希望する周波数ではないということである。
【００３９】
このときの周波数は、ＲＷドライバ、ＲＷ共振回路、ＲＷアンテナ、結合係数、ＮＦＣアンテナ、ＮＦＣ共振回路、ＮＦＣ負荷という複雑な回路系の共振周波数で決定される。この中でも、特に結合係数は通信が発生するたびに変化する。従って、入力信号が１００％→０％に遷移する間の周波数は保証できず、ＰＬＬ周波数の周波数制御は乱れる原因となる。
【００４０】
なお、上記で「１００％ＡＳＫ」という言葉を多用しているが、これは以下の意味を示す。
【００４１】
ＡＳＫの変調率は、変調無し(振幅大)の振幅をＡ、変調中(振幅小)の振幅をＢとして、
（（Ａ−Ｂ）／（Ａ＋Ｂ））×１００（％）
で規定される。このときＢ＝０の場合、変調率は１００％となる。この信号を「１００％ＡＳＫ」という。
【００４２】
（第１の実施の形態）
図２は、本発明の第１の実施の形態に関わるＰＬＬ１００の構成を示す概念図である。
【００４３】
本発明に関わるＰＦＤ２０２は、従来のＰＦＤ１０２を置換する形で配置される。このＰＦＤ２０２は、ＰＦＤ主要部２０２Ａと基準クロック停止検出部２０２Ｂとに構成が大別される。図３はＰＦＤ主要部２０２Ａの構成図であり、図４は基準クロック停止検出部２０２Ｂの構成図である。
【００４４】
ＰＦＤ主要部２０２Ａは、ＰＦＤ本来の動作を提供するＰＦＤにより構成されるモジュールである。このＰＦＤ主要部２０２Ａ中には基準クロックｒｅｆ＿ｃｌｋをタイミングとして動作するフリップフロップ２０２Ａ−１と、ＶＣＯ１０１の出力であるフィードバッククロックｆｂ＿ｃｌｋをタイミングとして動作するフリップフロップ２０２Ａ−２の２つが含まれる。
【００４５】
基準クロックｒｅｆ＿ｃｌｋは外部から入力され、ここでは、図示しないクロック抽出回路がアンテナで受信した電波から抽出した１３．５６ＭＨｚのクロックを想定している。
【００４６】
フィードバッククロックｆｂ＿ｃｌｋは、ＶＣＯ１０１が出力するクロックを想定する。図上ではＶＣＯ１０１は２つのクロックを出力しているが、本実施の形態では１３．５６ＭＨｚのものをフィードバックすることを想定している。
【００４７】
フリップフロップ２０２Ａ−１の出力であるｄｏｗｎ信号はＶＣＯ１０１への制御電位Ｖｃｎｔｒｌを低下させる。またフリップフロップ２０２Ａ−２の出力であるｕｐ信号はＶＣＯ１０１への制御電位Ｖｃｎｔｒｌを上昇させる。
【００４８】
また、入力信号として、基準クロック停止検出部２０２Ｂの出力であるＰＦＤ制御信号ｐｆｄ＿ｉｎ＿ｅｎ信号が追加され、上記二つのフリップフロップのデータ端子に接続される。ｐｆｄ＿ｉｎ＿ｅｎ信号が「Ｈ」（高レベル）の間だけ、それぞれに入力されるクロックの立ち下がり時に上記二つのフリップフロップは「Ｈ」を出力する。
【００４９】
これら二つのフリップフロップの出力は、適宜「Ｈ」から「Ｌ」（低レベル）に落とす必要がある。チャージポンプ内に、電圧電源から接地電位までのパスが生じ消費電力が増大するためである。この役割をＮＯＲゲート２０２Ａ−３が果たす。
【００５０】
ＮＯＲゲート２０２Ａ−３には上記二つのフリップフロップの反転出力が入力される。これらの入力信号のいずれかが「Ｈ」（＝二つのフリップフロップの出力のいずれかが「Ｌ」）の場合には、ＮＯＲゲート２０２Ａ−３は「Ｌ」を出力する。一方、ＮＯＲゲート２０２Ａ−３の入力信号のいずれもが「Ｌ」（＝二つのフリップフロップの出力の双方が「Ｈ」）の場合にはＮＯＲゲート２０２Ａ−３は「Ｈ」を出力する。
【００５１】
ＮＯＲゲート２０２Ａ−３の出力はオーバラップ信号ｏｖｅｒｌａｐとして基準クロック停止検出部２０２Ｂに入力されると共に、フリップフロップ２０２Ａ−１及びフリップフロップ２０２Ａ−２のリセット端子にも入力される。
【００５２】
オーバラップ信号ｏｖｅｒｌａｐはフリップフロップ２０２Ａ−１及びフリップフロップ２０２Ａ−２の正出力が「Ｈ」、すなわち双方のフリップフロップが同じ「Ｈ」状態であることを示す信号である。オーバラップ信号ｏｖｅｒｌａｐは異なるクロックで動作するフリップフロップからの出力に基づく非同期信号である。この信号が立ち上がることで位相比較の終了を伝達することとなる。
【００５３】
このオーバラップ信号ｏｖｅｒｌａｐはフリップフロップ２０２Ａ−１及びフリップフロップ２０２Ａ−２の出力が同期したこと、及び同期直後のｄｏｗｎ信号とｕｐ信号が同時に立ち上がっていることを表す信号である。オーバラップ信号ｏｖｅｒｌａｐが立ち上がると、これらのフリップフロップ２０２Ａ−１及びフリップフロップ２０２Ａ−２はリセットされ、ｄｏｗｎ信号またはｕｐ信号が「Ｈ」から「Ｌ」に変化する。
【００５４】
なお、ｏｖｅｒｌａｐ信号後の３ｎｓ遅延回路は、ｏｖｅｒｌａｐ信号のパルス幅を調整している。
【００５５】
次に、基準クロック停止検出部２０２Ｂについて説明する。
【００５６】
基準クロック停止検出部２０２Ｂは、３つのフリップフロップ２０２Ｂ−１、２０２Ｂ−２、２０２Ｂ−３を含んで構成される。これらは、直列に接続される。
【００５７】
また、基準クロック停止検出部２０２Ｂには、入力信号としてオーバラップ信号ｏｖｅｒｌａｐと、基準クロックｒｅｆ＿ｃｌｋ、フィードバッククロックｆｂ＿ｃｌｋが入力される。
【００５８】
まずフリップフロップ２０２Ｂ−１について説明する。
【００５９】
このフリップフロップのデータ端子は「Ｈ」固定である。また、このフリップフロップのタイミングとしてオーバラップ信号ｏｖｅｒｌａｐが入力される。
【００６０】
このフリップフロップ２０２Ｂ−１の反転出力を出力信号ｐｆｄ＿ｅｎ０とする。出力信号ｐｆｄ＿ｅｎ０はオーバラップ信号ｏｖｅｒｌａｐの立ち上がりで「Ｌ」となり、リセット端子に入力される基準クロックｒｅｆ＿ｃｌｋの立ち上がり（図中では反転して入力されている）で「Ｈ」となる。すなわち、位相比較が終了すると出力信号ｐｆｄ＿ｅｎ０は「Ｌ」になり、基準クロックｒｅｆ＿ｃｌｋが立ち上がると「Ｈ」になる信号である。
【００６１】
この出力信号ｐｆｄ＿ｅｎ０が「Ｌ」のとき、ＰＦＤの動作を停止することで、クロックの補完が実現できる。ただし、この信号自体をＰＦＤ主要部２０２Ａの動作制御に用いるとメタステーブル状態が発生する可能性がある。
【００６２】
次にフリップフロップ２０２Ｂ−２について説明する。このフリップフロップはフリップフロップ２０２Ｂ−１のメタステーブル状態の解消のためのものである。
【００６３】
このフリップフロップ２０２Ｂ−２のデータ端子及びリセット端子にはフリップフロップ２０２Ｂ−１の反転出力信号ｐｆｄ＿ｅｎ０が入力される。フリップフロップ２０２Ｂ−２のタイミング端子にはフィードバッククロックｆｂ＿ｃｌｋが反転して入力される。従って、フリップフロップ２０２Ｂ−２はフィードバッククロックｆｂ＿ｃｌｋの立下り時にフリップフロップ２０２Ｂ−１の反転出力信号ｐｆｄ＿ｅｎ０をラッチするように動作する。
【００６４】
これにより、ｐｆｄ＿ｅｎ０の立ち下りが連続しなければ、ｐｆｄ＿ｅｎ１が立ち下がらなくなる。従って、ｐｆｄ＿ｅｎ１にはメタステーブル状態になりにくい。
【００６５】
また、フリップフロップ２０２Ｂ−２はｐｆｄ＿ｅｎ０が立ち上がった際にリセットされる。これは、ＰＦＤ動作の復帰を高速に行うためである。
【００６６】
ただし、上記ではフリップフロップ２０２Ｂ−１の反転出力信号ｐｆｄ＿ｅｎ０及びフィードバッククロックｆｂ＿ｃｌｋ、の入力のタイミングによっては「ヒゲ」がフリップフロップ２０２Ｂ−２の出力信号に乗る可能性がある。そこでフリップフロップ２０２Ｂ−３を配置する。
【００６７】
フリップフロップ２０２Ｂ−３のデータ端子には、フリップフロップ２０２Ｂ−２の正出力信号ｐｆｄ＿ｅｎ１が入力される。この信号にのるノイズを除去することが目的だからである。
【００６８】
フリップフロップ２０２Ｂ−３のタイミング端子にはフィードバッククロックｆｂ＿ｃｌｋがそのまま入力される。これにより、フリップフロップ２０２Ｂ−２の出力がフィードバッククロックｆｂ＿ｃｌｋの半クロック分遅れてＰＦＤ制御信号ｐｆｄ＿ｉｎ＿ｅｎ信号が出力されることになる。
【００６９】
逆にフリップフロップ２０２Ｂ−３のリセット端子にはフリップフロップ２０２Ｂ−１の反転出力信号ｐｆｄ＿ｅｎ０が入力される。これにより、フリップフロップ２０２Ｂ−３とフリップフロップ２０２Ｂ−２は同じタイミングでリセットされる。これはフリップフロップ２０２Ｂ−２同様、ＰＦＤ動作の復帰を高速に行うためである。
【００７０】
このフリップフロップ２０２Ｂ−３の正出力であるＰＦＤ制御信号ｐｆｄ＿ｉｎ＿ｅｎ信号がＰＦＤ主要部２０２Ａのフリップフロップ２０２Ａ−１、２０２Ａ−２のデータ端子に入力される基準データ信号となる。
【００７１】
結果、このＰＦＤ制御信号ｐｆｄ＿ｉｎ＿ｅｎ信号が「Ｈ」の期間中のみＰＦＤ主要部２０２Ａが動作することとなる。
【００７２】
図５は、本発明の第１の実施の形態において、基準クロックｒｅｆ＿ｃｌｋが先行する場合の一連の動作を表したタイミングチャートである。また、図６は、本発明の第１の実施の形態において、フィードバッククロックｆｂ＿ｃｌｋが先行する場合の一連の動作を表したタイミングチャートである。
【００７３】
これらの図を見ても分かるが、外部から入力される基準クロックｒｅｆ＿ｃｌｋが存在する間は、基準クロック停止検出部２０２Ｂの初段のフリップフロップ２０２Ｂ−１が動作する。しかし、基準クロックｒｅｆ＿ｃｌｋが検出されなくなると、フィードバッククロックｆｂ＿ｃｌｋを基準として一定期間経過後、ＰＦＤ制御信号ｐｆｄ＿ｉｎ＿ｅｎ信号はＬｏｗとなる。こうなるとＰＦＤ主要部２０２Ａのフリップフロップ２０２Ａ−１及びフリップフロップ２０２Ａ−２の出力であるｄｏｗｎ信号、ｕｐ信号はＬｏｗに固定される。
【００７４】
このようにすることで、ＰＦＤ主要部２０２Ａの稼動／停止の制御をデジタル信号で行うことが可能となる。結果として、ＰＬＬを含む電子機器の動作を安定させることが可能となる。
【００７５】
なお、上記説明におけるＰＦＤはフリップフロップを２個使用する構成となっている。その他にも図７に示したモトローラタイプＰＦＤと呼ばれるＰＦＤを用いても同様の動作を実現することができる。
【００７６】
このようにＰＦＤ主要部２０２Ａは論理ゲートで構成される。ここで用いられているＮＡＮＤゲートを別の論理ゲートを用いて再現することも本発明の射程に含まれることは言うまでもない。
【００７７】
（第２の実施の形態）
次に本発明の第２の実施の形態に付いて説明する。
【００７８】
無線通信を行う際、サイン波、コサイン波を用いたＩＱ検波方式による１サイクル２シンボルの送信が一般的に用いられている。ＩＱ検波方式の代表的なものには、ギルバートセルなどの掛け算回路を用いる方式や、搬送波の９０度位相のずれた２点をサンプリングするサンプリング検波方式などが挙げられる。
【００７９】
この際、ＩＱ成分を生成するために、９０度位相のずれたクロックを生成する必要がある。また、搬送波と周波数が等しいものの方が良い。一般的にはＰＬＬで２逓倍を行い９０度位相を取り出すか、ＤＬＬ（Ｄｅｌａｙ−Ｌｏｃｋｅｄ  Ｌｏｏｐ）を用いて９０度位相を取り出す方式がとられる。
【００８０】
しかし、従来の物では１００％ＡＳＫ受信時にはＰＬＬの周波数をほとんど変化しないように設計することはできるが、位相まで保証することは困難である。
【００８１】
本発明の第２の実施の形態はこの９０度位相のずれた２つのクロックを生成する手法に付いてのものである。
【００８２】
図８は、本発明の第２の実施の形態に関する９０度遅延回路つきＶＣＯ５００の構成図である。このＶＣＯ５００は第１の実施の形態に関わるＶＣＯ１０１を置換する形で用いられる。
【００８３】
この９０度遅延回路つきＶＣＯ５００はＶＣＯ部５０１と９０度遅延回路５０２の二つのモジュールから構成される。
【００８４】
ＶＣＯ５００は単純な電流制御型インバータを４段用いたリングオシレータ方式の発振回路である。このＶＣＯ５００の入力信号としては、ｐｂｉａｓ信号、ｐｌｌｅｎ＿ｔ信号の２つが存在する。
【００８５】
このＶＣＯ５００は電流制御型インバータの出力を通常の受動的なインバータで受けることで、電流制御型インバータの入力をＲａｉｌ−Ｒａｉｌ（接地電圧から電源電圧に至る振幅）に増幅している。このようにすることで、９０度遅延回路の精度を確保することが可能である。
【００８６】
ｐｂｉａｓ信号及びｖｃｏ＿ｉｖ＿ｆｂ信号は、発振周波数を制御するための制御信号である。ｐｂｉａｓ信号はＶＣＯ５００への入力信号であり、ｖｃｏ＿ｉｖ＿ｆｂ信号はＶＣＯ５００からの出力信号である。ｏｐＡＭＰ５００−１によるネガティブフィードバックにより、入力Ｖｃｎｔｒｌ電位にほぼ比例した発振周波数がｖｃｏｏｕｔに出力される。
【００８７】
ｐｂｉａｓ信号は図２の制御電位Ｖｃｎｔｒｌから生成されるバイアス信号である。制御電位Ｖｃｎｔｒｌが上昇すると、ｏｐＡＭＰ５００−１のネガティブフィードバックにより制御され、発振周波数の調整を行うこととなる。
【００８８】
ｐｌｌｅｎ＿ｔ信号は、ＰＬＬを動作させるための信号である。この信号が「Ｈ」の間は電流制御型インバータが正常に動作し、ＰＬＬ全体が動作することとなる。
【００８９】
ＶＣＯ部５０１の出力ｖｃｏｏｕｔはＶＣＯ５００の発振周波数の基準となる周波数である。下記に述べるとおり、このＶＣＯ部５０１の出力ｖｃｏｏｕｔを２分周したものが出力クロック（２７．１２ＭＨｚ）となり、さらに２分周したものが出力クロック（１３．５６ＭＨｚ）となる。
【００９０】
本実施の形態では、ＰＬＬが１３．５６ＭＨｚを入力されてロックした場合、出力ｖｃｏｏｕｔは４倍の５４．２４ＭＨｚが出力されることを想定している。この出力ｖｃｏｏｕｔを２分周することで、２７．１２ＭＨｚが、４分周することで１３．５６ＭＨｚが得られる。これは図１で表すＶＣＯ１０１の出力に等しい。
【００９１】
９０度遅延回路５０２は、ＶＣＯを２個直列につなぎ、ループをオープンした構成となっている。中央のＮＡＮＤ５０２−１で信号の正負が逆転するため、入力信号である９０ｖｃｏｉｎ（図１の基準クロックｒｅｆ＿ｃｌｋと同一）から出力信号である９０ｖｃｏｏｕｔまでの遅延量は、ＶＣＯ部５０１の出力ｖｃｏｏｕｔの１周期分に等しい。ＰＬＬがロックインしている場合には、ＶＣＯ部５０１の出力ｖｃｏｏｕｔの周波数は５４．２４ＭＨｚであり、この周期は図２のＶＣＯ１０１のＰＦＤ２０２に帰還させる出力の周波数である１３．５６ＭＨｚの１／４周期に当たる。よって、ＰＬＬがロックインしている場合には、９０ｖｃｏｉｎと９０ｖｃｏｏｕｔは９０度の位相差を持つこととなる。
【００９２】
このような構成にすることで９０度位相のずれた周波数を持つ２つの信号を確実に出力できるＶＣＯ及びそのＶＣＯを用いたＰＬＬを用意することが可能となる。通常のＰＬＬでは周波数の偏差が位相誤差として蓄積してしまうために位相を保持することが困難であるのに対し、本発明では搬送波から抽出されたクロックを用いており、９０度遅延回路５０２の出力は搬送波と一定の位相差が保たれているためである。
【００９３】
図９は、本実施の形態にかかわるＰＬＬ１００がＮＦＣチップ１００１でどのように用いられるかを表す概念図である。
【００９４】
カードモードで動作する際、ＮＦＣアンテナから受信した信号からクロック抽出回路１００１ａが動作クロックを抽出する。この抽出された動作クロックは、受信回路１００１ｂ及びＰＬＬ１００に入力される。
【００９５】
このＰＬＬ１００で９０度位相がずれた信号（９０ｖｃｏｏｕｔ）を生成し、受信回路に出力すると共に、論理回路１００１ｃに動作クロックを供給する。
【００９６】
次に、ＮＦＣチップ１００１を携帯電話機に実装した際に、どのように用いられるかを説明する。図１０は非接触式カード内蔵携帯電話機の内部構成図である。
【００９７】
通常の携帯電話ではメインＣＰＵ（アプリケーションＣＰＵ）１００２、ＵＩＭカードモジュール１００３、ヒューマンインターフェース（操作部及び表示部）１００４、携帯ＲＦモジュール１００５から構成される。
【００９８】
この構成に、メインＣＰＵ（アプリケーションＣＰＵ）１００２、ＵＩＭカードモジュール１００３に接続する形でＮＦＣチップ１００１が配置される。なお図上では、信号線で直接モジュール間を接続しているが、内部バスを用いて接続しても良い。
【００９９】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更が可能であることは言うまでもない。
【産業上の利用可能性】
【０１００】
本発明に関わるＶＣＯ及びＰＬＬは非接触式カード、又は無線通信機に用いることが可能である。
【符号の説明】
【０１０１】
１００…ＰＬＬ、１０１、５００…ＶＣＯ、１０２、２０２…ＰＦＤ、
１０３…チャージポンプ、１０４…ＬＰＦ、
２０２Ａ…ＰＦＤ主要部、２０２Ｂ…基準クロック停止検出部、
５０１…ＶＣＯ部、５０２…９０度遅延回路、
１００１…ＮＦＣチップ、１００２…メインＣＰＵ、
１００３…ＵＩＭカードモジュール、
１００４…ヒューマンインターフェース、１００５…携帯ＲＦモジュール。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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