(57)【要約】【課題】本発明は、一般的にはランダムアクセスメモリ装置の方法、及び／又は、アーキテクチャに関し、より詳細には、バースト転送能力を持つ同期式ランダムアクセスメモリ装置に関する。【解決手段】一般にメモリアレー及びバーストシーケンス発生器を備える装置。該メモリアレーは、データを記憶するように形成することができる。該バーストシーケンス発生器は、該装置によって受信されたアドレス情報に応答してバーストシーケンスを生成するように形成することができる。該バーストシーケンスは、該メモリアレーにデータを記憶するための複数の位置を識別するように形成することができる。該装置は、５０ミリアンペアの最大作動電流、及び／又は、約２５マイクロアンペアの最大待機電流を持つことができる。【選択図】図１
2012155843.tif 000002
【特許請求の範囲】
【請求項１】
メモリアレーと、
（ｉ）アドバンス信号の状態にかかわらず、単一読み取り演算及び単一書き込み演算を開始するために使用可能なチップイネーブル信号がアサートされたことに応答して、前記メモリアレーに対する単一書き込み演算を実行し、
（ｉｉ）前記単一書き込み演算中において前記チップイネーブル信号がディアサートされ、かつ、前記アドバンス信号がアサートされている間は、前記単一書き込み演算をバースト書き込み演算として継続し、
（ｉｉｉ）前記バースト書き込み演算中に前記チップイネーブル信号がディアサートされ、かつ、前記アドバンス信号がディアサートされたことに応答して、前記バースト書き込み演算を終了させる、
ように構成された回路と、
を具備することを特徴とする装置。
【請求項２】
前記回路が、前記バースト書き込み演算の間に前記メモリアレーにアクセスするために用いられるアドレスシーケンスにおいて第１の複数ビットを生成するように構成されたカウンタを具備する、請求項１に記載の装置。
【請求項３】
前記回路が、前記アドレスシーケンスにおいて第２の複数ビットを生成するように構成された論理回路をさらに具備する、請求項２に記載の装置。
【請求項４】
書き込みデータを前記メモリアレーに転送する前に保持するように構成された入力レジスタをさらに具備する、請求項１に記載の装置。
【請求項５】
前記メモリアレーからの読み取りデータを外部インタフェースに転送する前に保持するように構成された出力レジスタをさらに具備する、請求項４に記載の装置。
【請求項６】
出力イネーブル信号に応答して前記出力レジスタからの前記読み取りデータを前記外部インタフェースにバッファするように構成された出力増幅器と、
前記外部インタフェースからの前記書き込みデータを前記入力レジスタにバッファするように構成された入力増幅器と、
をさらに具備する、請求項５に記載の装置。
【請求項７】
前記回路が、さらに、
前記単一書き込み演算の間に前記チップイネーブル信号がアサートされ、かつ、書き込みイネーブル信号がディアサートされたことに応答して、単一読み取り演算を実行するように構成されている、請求項１に記載の装置。
【請求項８】
前記回路が、さらに、
前記バースト書き込み演算の間に前記チップイネーブル信号がアサートされ、かつ、書き込みイネーブル信号がディアサートされたことに応答して、単一読み取り演算を実行するように構成されている、請求項１に記載の装置。
【請求項９】
前記回路が、さらに、
前記チップイネーブル信号がアサートされ、かつ、書き込みイネーブル信号がディアサートされたことに応答して、単一読み取り演算を実行するように構成されており、
前記単一書き込み演算を実行することが、さらに、前記書き込みイネーブル信号がアサートされたことに応答したものである、請求項１に記載の装置。
【請求項１０】
前記回路が、さらに、
前記単一読み取り演算中において前記チップイネーブル信号がディアサートされ、かつ、前記アドバンス信号がアサートされている間は、前記単一読み取り演算をバースト読み取り演算として継続するように構成されている、請求項９に記載の装置。
【請求項１１】
前記回路が、さらに、
前記バースト読み取り演算中に前記チップイネーブル信号がアサートされ、かつ、前記書き込みイネーブル信号がディアサートされたことに応答して、前記バースト読み取り演算を前記単一読み取り演算として継続するように構成されている、請求項１０に記載の装置。
【請求項１２】
読み取り及び書き込みを実行する方法であって、
（Ａ）アドバンス信号の状態にかかわらず、単一読み取り演算及び単一書き込み演算を開始するために使用可能なチップイネーブル信号がアサートされたことに応答して、メモリアレーに対する単一書き込み演算を実行する段階と、
（Ｂ）前記単一書き込み演算中において前記チップイネーブル信号がディアサートされ、かつ、前記アドバンス信号がアサートされている間は、前記単一書き込み演算をバースト書き込み演算として継続する段階と、
（Ｃ）前記バースト書き込み演算中に前記チップイネーブル信号がディアサートされ、かつ、前記アドバンス信号がディアサートされたことに応答して、前記バースト書き込み演算を終了させる段階と、
を含むことを特徴とする方法。
【請求項１３】
前記単一書き込み演算の間に前記チップイネーブル信号がアサートされ、かつ、書き込みイネーブル信号がディアサートされたことに応答して、単一読み取り演算を実行する段階、をさらに含む請求項１２に記載の方法。
【請求項１４】
前記バースト書き込み演算の間に前記チップイネーブル信号がアサートされ、かつ、書き込みイネーブル信号がディアサートされたことに応答して、単一読み取り演算を実行する段階、をさらに含む請求項１２に記載の方法。
【請求項１５】
前記チップイネーブル信号がアサートされ、かつ、書き込みイネーブル信号がディアサートされたことに応答して、単一読み取り演算を実行する段階、をさらに含み、
前記単一書き込み演算を実行することが、さらに、前記書き込みイネーブル信号がアサートされたことに応答したものである、請求項１２に記載の方法。
【請求項１６】
前記単一読み取り演算中において前記チップイネーブル信号がディアサートされ、かつ、前記アドバンス信号がアサートされている間は、前記単一読み取り演算をバースト読み取り演算として継続する段階、をさらに含む請求項１５に記載の方法。
【請求項１７】
前記バースト読み取り演算中に前記チップイネーブル信号がアサートされ、かつ、前記書き込みイネーブル信号がディアサートされたことに応答して、前記バースト読み取り演算を前記単一読み取り演算として継続する段階、をさらに含む請求項１６に記載の方法。
【請求項１８】
前記単一書き込み演算中に前記チップイネーブル信号がディアサートされ、かつ、前記アドバンス信号がディアサートされたことに応答して、前記単一書き込み演算を終了させる段階、をさらに含む請求項１２に記載の方法。
【請求項１９】
前記バースト書き込み演算中に前記チップイネーブル信号がアサートされ、かつ、書き込みイネーブル信号がアサートされたことに応答して、前記バースト書き込み演算を前記単一書き込み演算として継続する段階、をさらに含む請求項１２に記載の方法。
【請求項２０】
アドバンス信号の状態にかかわらず、単一読み取り演算及び単一書き込み演算を開始するために使用可能なチップイネーブル信号がアサートされたことに応答して、メモリアレーに対する単一書き込み演算を実行する手段と、
前記単一書き込み演算中において前記チップイネーブル信号がディアサートされ、かつ、前記アドバンス信号がアサートされている間は、前記単一書き込み演算をバースト書き込み演算として継続する手段と、
前記バースト書き込み演算中に前記チップイネーブル信号がディアサートされ、かつ、前記アドバンス信号がディアサートされたことに応答して、前記バースト書き込み演算を終了させる手段と、
を具備することを特徴とする装置。
【発明の詳細な説明】
【技術分野】
【０００１】
関連出願の相互参照
本出願は、本明細書においてその全内容が参照文献として援用される、２０００年３月２４日提出の米国特許仮出願第６０／１９１、８５３号の恩典を主張する。
【０００２】
本発明は、一般的にはランダムアクセスメモリ装置の方法、及び／又は、アーキテクチャに関し、より詳細には、バースト転送能力を持つ同期式ランダムアクセスメモリ装置に関する。
【背景技術】
【０００３】
特定のマイクロプロセッサ及びメモリ装置は、バースト型転送を使用してデータを転送するように設計されている。バースト型転送によって、データは、メモリに全てのアドレスを与えなくても、連続した多重アドレスで転送されることになる。バースト型転送は、連続アドレスのデータが直列に転送される線形シーケンスを使用することがある。バースト型転送は、交互配置アドレスのデータが直列に転送される交互配置シーケンスを使用してもよい。
【発明の概要】
【課題を解決するための手段】
【０００４】
本発明は、メモリアレー及びバーストシーケンス発生器を含む装置に関する。メモリアレーは、データを記憶するように形成されてもよい。バーストシーケンス発生器は、装置が受信したアドレス情報に応答してバーストシーケンスを生成するように形成されている。バーストシーケンスは、データをメモリアレーに記憶するための複数の位置を識別するように形成しても良い。該装置は、５０ミリアンペアの最大作動電流、及び／又は、２５マイクロアンペアの最大待機電流を持ち得る。
【０００５】
本発明の目的、形態、及び、利益には、（ｉ）線形バーストシーケンスで作動する、（ｉｉ）交互配置バーストシーケンスで作動する、（ｉｉｉ）単一読み込みアクセスをサポートする、（ｉｖ）単一書き込みアクセスをサポートする、（ｖ）非常に僅かな電力しか消費しない、及び／又は、（ｖｉ）最小のグルー論理を備えるメモリコントローラとインタフェースし得る、同期式バーストランダムアクセスメモリの準備が含まれる。本発明のこれら及び他の目的、形態、及び、利益は、以下の詳細な説明や添付の請求範囲及び図面によって明らかになるであろう。
【図面の簡単な説明】
【０００６】
【図１】本発明のブロック図である。
【図２】本発明の詳細ブロック図である。
【図３】状態移行図である。
【図４】単一読み取りアクセス及びバースト読み取りシーケンスを示すタイミング図である。
【図５】単一書き込みアクセス及びバースト書き込みシーケンスを示すタイミング図である。
【図６】バースト読み取りシーケンスの直後にバースト書き込みシーケンスが続く場合を示すタイミング図である。
【図７】バースト書き込みシーケンスの直後にバースト読み取りシーケンスが続く場合を示すタイミング図である。
【図８】第２の状態移行図である。
【図９】単一読み取りアクセス及びバースト読み取りシーケンスを示すタイミング図である。
【図１０】単一書き込みアクセス及びバースト書き込みシーケンスを示すタイミング図である。
【図１１】バースト読み取りシーケンスの直後にバースト書き込みシーケンスが続く場合を示すタイミング図である。
【図１２】バースト書き込みシーケンスの直後にバースト読み取りシーケンスが続く場合を示すタイミング図である。
【発明を実施するための形態】
【０００７】
本発明は、一般的にはバーストシーケンス能力を備える同期式静的ランダムアクセスメモリに関する。バーストシーケンス能力は、電力消費の非常な低減をもたらす一方で、同期式インタフェースを使用して高帯域幅をもたらし得る。
図１を参照すれば、本発明の好ましい実施形態によるメモリ装置１００のブロック図が示されている。メモリ装置１００は、信号（例えば、ＡＤＤ）を受信する入力１０２を持っていてもよい。メモリ装置１００は、信号（例えば、ＤＡＴＡ）を受信及び発信する入出力インタフェース１０４を持ち得る。メモリ装置１００は、信号（例えば、ＣＬＫ）を受信する別の入力１０６を持っていてもよい。メモリ装置１００は信号グループ（例えば、ＣＮＴＲＯＬ  ＳＩＧＮＡＬＳ）を受信する入力１０８を持ち得る。メモリ装置１００は、電力を受け取る入力１１０を持っていてもよい。
【０００８】
信号ＣＬＫは、同期を確立するために使用されるクロックとして機能し得る。同期は、信号ＣＬＫの上昇エッジ又は下降エッジのいずれかであり得る。信号ＣＬＫは、約５０％の衝撃係数を持つ周期的信号として実装されてもよい。特別のアプリケーションの設計基準に適合するように他の衝撃係数を実装してもよい。入力１０６もまた、入力ＣＬＫとして呼ばれることがある。
信号ＡＤＤは、アドレス信号として機能し得る。信号ＡＤＤは、メモリ装置１００によって信号ＣＬＫの上昇エッジでサンプリングされる同期型の入力信号であってもよい。好ましい実施形態において、信号ＡＤＤは、１８ビット幅のアドレスとして実装される。従って、入力１０２は、入力Ａとしてまとめて呼ばれる１８個の離散入力ラインとして実装することができる。
【０００９】
信号ＤＡＴＡは、データワードとして機能し得る。信号ＤＡＴＡは、同期型双方向信号であってもよい。同期型入力信号として、信号ＤＡＴＡは、メモリ装置１００によって信号ＣＬＫの上昇エッジでサンプリングされてもよい。同期型出力信号として、信号ＤＡＴＡは、信号ＣＬＫの上昇エッジ後の遅延時間で有効となり得る。好ましい実施形態において、信号ＤＡＴＡは、３２ビット幅のデータとして実装されてもよい。従って、入出力１０４は、インタフェースＤＧとしてまとめて呼ばれる３２ビットの離散双方向ラインとして実装されてもよい。信号ＤＡＴＡは、一般的に、読み取りサイクル中は読み取りデータを、書き込みサイクル中は書き込みデータを含む。
【００１０】
信号ＣＮＴＲＯＬ  ＳＩＧＮＡＬＳは、メモリ装置１００の作動を指令する構成、イネーブル、及び／又は、モード信号として機能し得る。信号ＣＮＴＲＯＬ  ＳＩＧＮＡＬＳは、いくつかの信号（例えば、ＳＣＥ、ＯＥ、ＡＤＶ、ＳＷＥ、ＭＯＤＥ、ＺＺ、Ｂ３、及び、Ｌ３）の集合であってもよい。信号ＳＣＥ、ＯＥ、ＡＤＶ、ＳＷＥ、ＭＯＤＥ、ＺＺ、Ｂ３、及び、Ｌ３は、入力１０８において離散ライン上で受信することができる（図２でより詳細に示されている）。信号ＳＣＥ、ＯＥ、ＡＤＶ、ＳＷＥ、ＭＯＤＥ、ＺＺ、Ｂ３、及び、Ｌ３を表す離散ラインは、各々、入力の／ＳＣＥ、／ＯＥ、／ＡＤＶ、／ＳＷＥ、ＭＯＤＥ、ＺＺ、Ｂ３、及び、Ｌ３と呼ばれても良い。入力を表す英数字に付けた接頭記号「／」は、一般に各入力が活性状態が低いと考えられていることを示す。活性状態が低い入力はまた、入力の英数字表記の上に付したバーで示すこともある。
【００１１】
信号ＳＣＥは、同期チップイネーブル信号として機能し得る。信号ＳＣＥは、信号ＣＬＫの上昇エッジにおいてメモリ装置１００によってサンプリングされた同期型入力信号である。好ましい実施形態において、信号ＳＣＥは、論理的ＬＯＷ状態でアサートされ、論理的ＨＩＧＨ状態でディアサートされてもよい。信号ＳＣＥが論理的ＬＯＷ状態である間、メモリ装置１００は、信号ＡＤＤを記憶することができる。信号ＳＣＥは、一般的に、メモリ装置１００に対する全ての読み取り及び書き込み作動を開始するのに使用される。
【００１２】
信号ＯＥは、出力イネーブル信号として機能し得る。信号ＯＥは、信号ＣＬＫとは独立な非同期型入力信号であってもよい。好ましい実施形態において、信号ＯＥは、論理的ＬＯＷ状態でアサートされ、論理的ＨＩＧＨ状態でディアサートされてもよい。信号ＯＥが論理的ＬＯＷ状態である時、インタフェース１０４（インタフェースＤＱ）は、出力のように振る舞ってもよく、メモリ装置１００からの読み取りデータを渡す。信号ＯＥが論理的ＨＩＧＨ状態である時、インタフェース１０４は、２状態又は３状態入力として振る舞ってもよく、メモリ装置１００に書き込み中のデータを受信する。
【００１３】
信号ＡＤＶは、アドバンス信号として機能し得る。信号ＡＤＶは、信号ＣＬＫの上昇エッジにおけるメモリ装置１００による同期型入力信号であり得る。１つの実施形態において、信号ＡＤＶは、論理的ＬＯＷ状態でアサートされ、論理的ＨＩＧＨ状態でディアサートされてもよい。信号ＡＤＶが論理的ＬＯＷ状態である間、メモリ装置１００は、バーストシーケンスの間に信号ＡＤＤを内部的に区分的に増加してもよい。代替的実施形態においては、メモリ装置１００が通常に機能している間、信号ＡＤＶは使用されなくてもよい。
【００１４】
信号ＳＷＥは、同期書き込みイネーブル信号として機能し得る。信号ＳＷＥは、信号ＣＬＫの上昇エッジでメモリ装置１００によってサンプリングされる同期型入力信号であり得る。信号ＳＷＥは、論理的ＬＯＷ状態でアサートされ、論理的ＨＩＧＨ状態でディアサートされてもよい。信号ＳＷＥが論理的ＬＯＷ状態である間、メモリ装置１００は、書き込みサイクルを開始することができ、信号ＳＷＥが論理的ＨＩＧＨ状態である間、メモリ装置１００は、信号ＳＷＥを無視することができる。
【００１５】
信号ＭＯＤＥは、モード制御信号として機能し得る。信号ＭＯＤＥは、常に論理的ＬＯＷ状態又は論理的ＨＩＧＨ状態の一方と結びついた静的タイプの入力信号であり得る。代替的実施形態において、論理的ＨＩＧＨ状態は、入力ＭＯＤＥをフロートさせることによって達成してもよい。信号ＭＯＤＥが論理的ＬＯＷ状態である間、メモリ装置１００は、線形バーストシーケンスで作動し、信号ＭＯＤＥが論理的ＨＩＧＨ状態である間、メモリ装置１００は、交互配置バーストシーケンスで作動することができる。
【００１６】
信号ＺＺは、スヌーズ信号として機能し得る。信号ＺＺは、信号ＣＬＫとは独立な非同期型入力信号であり得る。信号ＺＺは、論理的ＨＩＧＨ状態でアサートされ、論理的ＬＯＷ状態でディアサートされてもよい。信号ＺＺが論理的ＨＩＧＨ状態である間、メモリ装置１００は、低電力消費待機モードに置かれ、信号ＺＺが論理的ＬＯＷ状態である間、通常作動モードに置かれてもよい。信号ＺＺが未接続のままである場合、信号ＺＺは、デフォルトで論理的ＬＯＷ状態になり得る。
【００１７】
信号Ｂ３及びＬ３は、バーストカウンタ選択信号として機能し得る。信号Ｂ３及びＬ３は、論理的ＬＯＷ状態又は論理的ＨＩＧＨ状態の一方と結ばれた静的タイプの入力信号であり得る。１つの実施形態において、信号Ｂ３及びＬ３は、一般的に、バーストシーケンスの大きさを決めることができる。代替的実施形態においては、信号Ｂ３及びＬ３が必要とされないことがある。
電力は、メモリ装置１００の入力及び出力（Ｉ／Ｏ）用の１セットの電力と、メモリ装置１００のコア用のもう１セットの電力とに分割することができる。Ｉ／Ｏ用の電力は、電源（例えば、ＶDD）及び接地（例えば、ＶSS）を含んでもよく、コア用の電力は、別の電源（例えば、ＶDDQ）及び別の接地（例えば、ＶSSQ）を含んでもよい。各信号の要約が表１に与えられている。
【００１８】
（表１）
名称：Ａ[17:0]
Ｉ／Ｏ：入力・同期
説明：アドレス位置（２６２、１４４又は５２４、２８８）の１つを選択するために使用されるアドレス入力。もし／ＳＣＥが活性とサンプリングされるのであれば、信号ＣＬＫの上昇エッジでサンプリングされる。Ａ[1:0]もまたバーストカウンタに投入され、／ＡＤＶがアサートされるとバーストシーケンスを通じて区分的に増加するために使用される。
名称：ＤＱ[31:0]
Ｉ／Ｏ：入力・同期
説明：双方向データＩ／Ｏライン。入力として、それらは、信号ＣＬＫの上昇エッジによって起動されるオンチップデータレジスタに投入される。出力としては、Ａ[17:0]によって指定されるメモリ位置に含まれるデータを配送する。ピンの方向は、／ＯＥ及び装置の内部論理によって制御される。／ＯＥがＬＯＷでアサートすれば、ピンは出力として振る舞うことができる。ＨＩＧＨである時には、ＤＱ[0:31]は、３方向状態に置かれる。
名称：ＣＬＫ
Ｉ／Ｏ：入力・クロック
説明：クロックの入力。装置への全ての同期入力を捕らえるために使用。
名称：ＳＣＥ
Ｉ／Ｏ：入力・同期
説明：同期チップイネーブル、ＬＯＷで活性化、ＣＬＫの上昇エッジでサンプリングされる。ＬＯＷでアサートされると、Ａ[X:0]がアドレスレジスタで捕えられる。Ａ[1:0]もまたバーストカウンタ内にロードされる。／ＳＣＥを使用して、全ての読み書きアクセスを開始する。
名称：ＯＥ
Ｉ／Ｏ：入力・非同期
説明：出力イネーブル、非同期入力、ＬＯＷで活性化。Ｉ／Ｏピンの方向を制御。ＬＯＷの時にはＩ／Ｏピンは出力として振る舞う。ディアサートされてＨＩＧＨの時、Ｉ／Ｏピンは３状態であり、入力データピンとして機能する。／ＯＥは、非選択状態から立ち上がる時、読み取りサイクルの開始の間、マスクされている。／ＯＥがＨＩＧＨまで駆動された後までは、データは駆動されない。
名称：ＡＤＶ
Ｉ／Ｏ：入力・同期
説明：入力アドバンス信号。装置が通常に機能している間は使用されない。将来装置が変更される時に使用し得る。
名称：ＳＷＥ
Ｉ／Ｏ：入力・非同期
説明：同期書き込みイネーブル入力。書き込みサイクルを開始するためにＣＬＫの上昇エッジでＬＯＷでアサートされる時、もし書き込みサイクルのみであれば、ＳＷＥがアサートされる。／ＳＣＥがディアサートされてＨＩＧＨになれば、／ＳＷＥは無視される。
名称：ＺＺ
Ｉ／Ｏ：入力・非同期
説明：スヌーズ。この活性ＨＩＧＨ入力で、装置は、低電力消費待機モードになる。通常の作動では、この入力は、ＬＯＷ又はＮＣ（非接続）とする必要がある。
名称：ＭＯＤＥ
Ｉ／Ｏ：入力・静的
説明：バースト指令を選択。ＧＮＤに結合されると、線形バーストシーケンスを選択。ＶDDQに結合されるか又はフロートされたままにされると、交互配置バーストシーケンスを選択。これはストラップ・ピンであって、装置が作動している間、静的に保たれる必要がある。
名称：ＮＣ
Ｉ／Ｏ：非接続
説明：非接続。これらのピンのいくつかは、ダイに結合されない。ピンＢ３及びＬ３は、バーストの型（１、４、８、又は、連続）を選択するためのストラップ・ピンとして使用される。これらのピンは、リセットの際に読み取られる。
名称：ＶDD
Ｉ／Ｏ：電源
説明：装置のコアへの電源入力。
名称：ＶSS
Ｉ／Ｏ：接地
説明：装置のコアの接地。システムの接地へ接続する必要がある。
名称：ＶDDQ
Ｉ／Ｏ：電源
説明：装置の各Ｉ／Ｏへの電源入力。
名称：ＶSSQ
Ｉ／Ｏ：接地説明：装置の各Ｉ／Ｏの接地。システムの接地へ接続する必要がある。
【００１９】
図２を参照すれば、メモリ装置１００の詳細図が示されている。メモリ装置１００は、一般的に、いくつかの回路１１２、１１４、１１６、１１８、１２０、１２２、１２４、及び、１２６を含んでいる。メモリ装置１００の他の形態は、特別なアプリケーションの設計基準を満足するように実装されてもよい。回路１１２は、バーストシーケンス発生器として機能し得る。
好ましい実施形態において、回路１１２は、バーストカウンタとして実装されてもよい。バーストカウンタ１１２は、信号ＣＬＫを受信することができる。バーストカウンタ１１２は、回路１１４から信号（例えば、Ｊ）を受信してもよい。バーストカウンタは、信号（例えば、Ｋ）を回路１１６へ渡すことができる。信号Ｋは、回路１１４によって渡された信号（例えば、Ｌ）に付加され、信号（例えば、ＫＬ）を回路１１６に渡すことができる。信号ＫＬは、回路１１６へのアドレスとして機能し得る。
【００２０】
回路１１４は、入力レジスタ及び制御論理として機能し得る。入力レジスタ１１４は、ＣＬＫ、ＡＤＶ、ＡＤＤ、ＳＷＥ、ＳＣＥ、ＭＯＤＥ、ＺＺ、Ｂ３、及び、Ｌ３を受信することができる。入力レジスタ１１４は、信号Ｊをバーストカウンタ１１２へ渡し、信号Ｌを回路１１６へと渡すことができる。入力レジスタ１１４は、信号（例えば、Ｍ）を回路１１８へと渡し、信号（例えば、Ｎ）を回路１２０へと渡し、別の信号（例えば、Ｐ）を回路１２６へと渡してもよい。
【００２１】
回路１１６は、書き込みデータを記憶する、複数の位置を持つメモリアレーとして機能し得る。メモリアレー１１６は、バーストカウンタ１１２及び入力レジスタ１１４から信号ＫＬを受信することができる。アレーは、回路１１８によって記憶された書き込みデータを受信し得る。メモリアレー１１６は、読み取りデータを記憶のために回路１２０に渡してもよい。好ましい実施形態において、メモリアレー１１６は、少なくとも２５６Ｋのアレーによって３２ビット幅として実装されてもよい。他の大きさのメモリアレー１１６が特別のアプリケーションの設計基準を満足するために実装されることがある。
【００２２】
回路１１８は、データ入力レジスタとして機能し得る。データ入力レジスタ１１８は、信号ＣＬＫを受信することができる。データ入力レジスタ１１８は、回路１２２から書き込みデータを受信し、入力レジスタ１１４から信号Ｍを受信してもよい。データ入力レジスタ１１６は、メモリアレー１１６に読み取りデータを渡すことができる。
回路１２０は、出力レジスタ及び論理として機能し得る。出力レジスタ１２０は、信号ＣＬＫを受信することができる。出力レジスタ１２０はまた、入力レジスタ１１４から信号Ｎ、及び、メモリアレー１１６から読み取りデータを受信してもよい。出力レジスタ１２０は、読み取りデータを回路１２４に記憶されたものとして渡してもよい。
【００２３】
回路１２２は、インタフェースＤＱに接続された入力緩衝増幅器として機能し得る。入力ドライバ１２２は、信号ＤＡＴＡを受信することができる。入力緩衝増幅器は、書き込みデータを信号ＤＡＴＡからデータ入力レジスタ１１８へと渡してもよい。
回路１２４は、インタフェースＤＱに接続された出力緩衝増幅器として機能し得る。出力ドライバ１２４は、出力レジスタ１２０から来た読み取りデータ及び回路１２６から来た信号（例えば、Ｒ）を受信することができる。信号Ｒは、論理的ＨＩＧＨ状態に対してアサートされ、論理的ＬＯＷ状態に対してディアサートされてもよい。出力ドライバ１２４は、信号Ｒが論理的ＨＩＧＨ状態であれば、インタフェースＤＱで読み取りデータを信号ＤＡＴＡとして渡し、信号Ｒが論理的ＬＯＷ状態であれば、インタフェースＤＱにおいて高インピーダンスとして出現することができる。
【００２４】
回路１２６は、論理的ＮＯＲ関数として機能し得る。回路１２６は、信号Ｐ及び入力レジスタ１１４からの信号ＯＥを受信することができる。回路１２６は、信号Ｒを出力ドライバ１２４へと渡し得る。回路１２６は、一般に、信号Ｐ及びＯＥが共に論理的ＬＯＷ状態の時に信号Ｒを論理的ＨＩＧＨ状態で渡す。回路１２６は、一般に、信号Ｐ及びＯＥの論理的ＨＩＧＨ及びＬＯＷ状態に関する他の全ての組合せに対して、信号Ｒを論理的ＬＯＷ状態で渡す。
【００２５】
信号Ｊは、バーストカウンタ１１２に対する開始点として機能し得る。信号Ｊは、一般に、バーストの長さに依存して２又は３個の信号ＡＤＤの最下位ビットを含むアドレス情報である。バーストシーケンスの間に、信号Ｋは、信号Ｊに等しくなり始めることができる。信号ＣＬＫの各上昇エッジにおいて、バーストカウンタ１１２は、信号Ｋを信号ＭＯＤＥ次第で線形又はインターリーブ方式で刻んでいく。信号Ｌは、信号ＡＤＤの２又は３個の最下位ビットを除く全てを含む付加的アドレス情報であり得る。信号Ｋから出た２又は３個の最下位ビットと信号Ｌから出た他の全てのビットとの組合せは、メモリアレー１１６に対する完全なアドレス（例えば信号、ＫＬ）を生成する。
【００２６】
信号Ｍ、Ｎ、及び、Ｐは、各々、データ入力レジスタ１１８に対する制御信号、出力レジスタ１２０、及び、回路１２６として機能し得る。信号Ｒは、出力ドライバ１２４に対する制御信号として機能することができる。信号Ｍ、Ｎ、Ｐ、及び、Ｒは、論理的ＬＯＷ状態でアサートされ、論理的ＨＩＧＨ状態でディアサートされてもよい。
全ての同期入力は、信号ＣＬＫの上昇エッジによって制御されたレジスタ１１４及び１１８を通過することができる。また、全てのデータ出力は、パイプライン演算のために、信号ＣＬＫの上昇エッジによって制御された出力レジスタ１２０を通過することができる。読み取りアクセスは、データ入力レジスタ１１８及び出力レジスタ１２０を通ってパイプラインされてもよい。これは、一般に、２段階パイプライン読み取り演算をもたらす。メモリ装置１００が使用されない時には、メモリ装置１００を非選択にするように信号ＳＣＥが供給されてもよい。メモリ装置１００は、非選択にされると低電力モードになり得る。全ての書き込みアクセスは、内部セルフタイマ式書き込み演算を使用して制御することができる。
【００２７】
図３を参照すれば、状態移行図が本発明の１つの実施形態に従って示されている。各状態移行ライン上の３文字は、左から右に、信号ＳＣＥ、ＳＷＥ、及び、ＡＤＶを指している。状態移行ラインの真理値表は、表２のように見出すことができる。図３及び表２において、論理的ＬＯＷ状態及び論理的ＨＩＧＨ状態は、一般的に「０」及び「１」で各々表されている。
【００２８】
（表２）
2012155843.tif 000003
【００２９】
メモリ装置１００は、電力供給開始状態１２８で初期化してもよい。初期化後、メモリ装置１００は、自動的に実行可能又は非選択状態１３０に移行し得る。信号ＳＣＥが論理的ＨＩＧＨ状態である間、メモリ装置１００は、非選択状態１３０のままであることができる。メモリ装置１００は、信号ＳＣＥが論理的ＬＯＷ状態で信号ＳＷＥが論理的ＨＩＧＨ状態である時、単一読み取り状態１３２へと移行し、信号ＳＣＥが論理的ＬＯＷ状態で信号ＳＷＥが論理的ＬＯＷ状態である時、単一書き込み状態１３４へと移行することができる。
【００３０】
信号ＳＣＥが論理的ＬＯＷ状態のままで信号ＳＷＥが論理的ＨＩＧＨ状態のままである間、メモリ装置１００は、一般に、単一読み取り状態１３２のままである。メモリ装置１００は、信号ＳＣＥが論理的ＨＩＧＨ状態で信号ＡＤＶが論理的ＨＩＧＨ状態である時、非選択状態１３０に移行し、信号ＳＣＥが論理的ＨＩＧＨ状態で信号ＡＤＶが論理的ＬＯＷ状態である時、バースト読み取り状態１３６に移行することができる。
【００３１】
信号ＳＣＥが論理的ＨＩＧＨ状態のままで信号ＡＤＶが論理的ＬＯＷ状態のままである間、メモリ装置１００は、一般的に、バースト読み取り状態１３６のままである。メモリ装置１００は、信号ＳＣＥが論理的ＬＯＷ状態で信号ＳＷＥが論理的ＨＩＧＨ状態である時、単一読み取り状態１３２へ移行し、信号ＳＣＥ及びＡＤＶが共に論理的ＨＩＧＨ状態である時、非選択状態１３０へと移行することができる。
【００３２】
メモリ装置１００は、信号ＳＣＥ及びＳＷＥが共に論理的ＬＯＷ状態である間、単一書き込み状態１３４のままであり、信号ＳＣＥ及びＡＤＶが共に論理的ＨＩＧＨ状態である時、非選択状態１３０へ移行することができる。メモリ装置１００は、信号ＳＣＥが論理的ＬＯＷ状態で信号ＳＷＥが論理的ＨＩＧＨ状態である時、単一読み取り状態１３２へと移行し、信号ＳＣＥが論理的ＨＩＧＨ状態で信号ＡＤＶが論理的ＬＯＷ状態である時、バースト書き込み状態１３８に移行することができる。
【００３３】
信号ＳＣＥが論理的ＨＩＧＨ状態のままで信号ＡＤＶが論理的ＬＯＷ状態のままである間、メモリ装置１００は、一般的に、バースト書き込み状態１３８のままである。メモリ装置１００は、信号ＳＣＥ及びＳＷＥが共に論理的ＬＯＷ状態である時、単一書き込み状態１３４に移行して戻り、信号ＳＣＥが論理的ＬＯＷ状態で信号ＳＷＥが論理的ＨＩＧＨ状態である時、単一読み取り状態１３２へと移行することができる。
【００３４】
メモリ装置１００に対する全ての読み取り及び書き込みアクセスは、一般に、単一アクセスとして開始される。信号ＡＤＶをアサートすることにより、バーストシーケンスを開始し得る。バーストシーケンスは、通常、信号ＭＯＤＥの状態で制御される。信号Ｊによって表される最下位アドレスビット（例えば、Ａ［２：０］のＡ［１：０］）は、バーストシーケンスの開始位置を与えることができる。従って、メモリアレー１１６の全てのメモリ位置がユーザに利用可能であるから、必要とするワードを優先した演算をサポートすることができる。区分的な増加が十分に施されると、バーストカウンタ１１２は、４又は８個のワードを信号Ｋでくるめることができる。
【００３５】
「必要とするワードの優先」は、特定の時点でアクセスされるメモリアレー１１６内の任意のワードを意味し得る。他のバースト装置は、データワードが特定の順序で（例えば、１−２−３−４）与えられるように形成されたバーストシーケンスを含んでいる。ワードは特定の順序で表されるが、理由は、例えば、４つのデータワードに対する４つのアドレス位置の内、アドレス位置１だけがアクセス可能であるからである。従って、ワード３が必要である場合、ワード３がアクセスされる前にワード１及び２がアクセスされる間の遅延が生じる。この型のバーストシーケンス発生器は本発明で使用するのに適し得るが、初期アドレスとしてメモリアレーのどの位置にでもアクセスできるように形成されたバーストシーケンス発生器（すなわち、必要とするワードを優先した演算をサポートする）が好ましい。上記の理由はまた、８ワードのバーストにも当てはめることができる。
【００３６】
図４を参照すれば、図３に示す状態移行図に従った単一読み取り及びバースト読み取りサイクルのタイミング図が示されている。クロックの立ち上がりにおいて（例えば、時刻１４０）、以下の条件が満足されると読み取りアクセスが開始される。すなわち、（１）論理的ＬＯＷ状態で信号ＳＣＥが活性であるとアサートされ、（２）論理的ＨＩＧＨ状態で信号ＳＷＥがディアサートされる、である。入力Ａ［１７：０］で受信されたアドレス（例えば、Ａ）を表す信号ＡＤＤが入力レジスタ１１４内に記憶され、信号Ｊがバーストカウンタ１１２に渡されてもよい。メモリ装置１００は、一般に、２段階パイプラインＳＲＡＭである。従って、アドレスＡにおける読み取りデータ（例えば、ＱＡ）は、信号ＯＥが論理的ＬＯＷ状態でアサートされる場合、信号ＣＬＫの次のクロック上昇（例えば、時刻１４２）に続いて１２ナノ秒（５０メガヘルツ）（例えば、時間遅延ｔｃｏ）以内にインタフェースＤＱにおいて渡される。次に、読み取りデータＱＡは、メモリコントローラなどの、メモリ装置１００外部の別の回路内にラッチングするために、次の上昇クロックエッジ（例えば、時刻１４４）の間、インタフェースＤＱにおいて有効に保つことができる。アクセスの第１のサイクルの後、出力ドライバ１２４は、信号ＯＥによって制御されてもよい。
【００３７】
信号ＡＤＶが論理的ＬＯＷ状態でアサートされる場合、メモリ装置１００は、信号ＣＬＫの上昇エッジ（例えば、時刻１４２、１４４、及び、１４６）で４ワードバーストの残るワードを通して区分的に増加してもよい。バーストシーケンス（例えば、単一又は交互配置）は、一般に、信号ＭＯＤＥの状態によって判断される。読み取りアクセスは、読み取りデータ（例えば、ＱＡ＋１、ＱＡ＋２、及び、ＱＡ＋３）が、クロック信号ＣＬＫの後続の各上昇エッジ（例えば、時刻１４６、１４８、及び、１５０）の間、メモリ装置１００によって渡されることになるようにパイプラインされてもよい。
【００３８】
別の例では、３つの連続クロックサイクル（例えば、時刻１４８、１５０、及び、１５２）の間に信号ＡＤＤが変化してもよい（例えば、Ｂ、Ｃ、及び、Ｄ）。アドレスＢ、Ｃ、及び、Ｄに対する読み取りサイクルは、単一読み取りであり得る。アドレスＢ及びＣに記憶された読み取りデータ（例えば、ＱＢ及びＱＣ）は、各々、後続の時間（例えば、時刻１５２及び１５４）にインタフェースＤＱで渡すことができる。アドレスＤは、別のバースト読み取りシーケンスの開始点になり得る。読み取りデータ（例えば、ＤＱ、ＤＱ＋１、及び、ＤＱ＋２）は、連続クロックサイクル（例えば、時刻１５６、１５８、及び、１６０に開始するサイクル）の間に渡すことができる。
【００３９】
待ち状態をメモリ装置１００の読み取りアクセスに付加することができる。待ち状態は、読み取り演算の開始後、信号ＡＤＤを変更することなく信号ＳＣＥを論理的ＬＯＷ状態に維持することによって実現し得る。そうすることにより、同じアドレス位置への第２の単一読み取りアクセスを開始することができる。クロック振動数５０メガヘルツ及び３３メガヘルツでのメモリ装置１００に対する一般的な切換特性が表３に示されている。
【００４０】
（表３）
2012155843.tif 000004
注）
５．特に断らない限り、最後の条件は、５ナノ秒又はそれ以下の信号移行時間、０．８ボルトのタイミング基準レベル、０から１．５ボルトの入力パルスレベル、及び、指定ＩＯＬ／ＩＯＨ及び負荷容量の出力負荷。交流最終負荷の（ａ）及び（ｂ）に示す。
６．ＩＣＨＺ、ＩＣＬＺ、ＩＣＥＶ、ＩＥＯＬＺ、及び、ＩＥＯＨＺは、交流試験負荷のパート（ｂ）のように、５ピコファラッドの負荷コンプライアンスで指定される。移行は、定常状態電圧から＋２００ミリボルトで測定される。
７．他の任意の電圧及び温度において、ｔCHZは、ｔCLZ未満であり、ｔCHZは、ｔCO未満である。
８．最初の試験結果であり、任意の設計又は方法の変更後では、それがこれらのパラメータに影響し得る。
【００４１】
図５を参照すれば、本発明の１つの実施形態に従う単一書き込み及びバースト書き込みサイクルのタイミング図が示されている。以下の条件が満足されると書き込みアクセスが開始される。すなわち、（１）論理的ＬＯＷ状態で信号ＳＣＥが活性であるとアサートされ、（２）論理的ＬＯＷ状態で信号ＳＷＥが活性であるとアサートされる、である。アドレスＡを表し、入力Ａ［１７：０］に渡される信号ＡＤＤは、一般に、入力レジスタ１１４（例えば、時刻１６２で）内にロードされる。入力Ａ［１：０］において信号ＡＤＤを表す信号Ｊもまた、バーストカウンタ１１２内にロードされてもよい。インタフェースＤＱで渡される書き込みデータ（例えば、Ｄ（Ａ））は、データ入力レジスタ１１８内へラッチングされてもよく、次に、メモリアレー１１６に書き込むことができる。
【００４２】
単一書き込みアクセスをバースト書き込みアクセスとして継続するために、バーストカウンタ１１２は、その後に続く３つのクロック上昇（例えば、時刻１６４、１６６、及び、１６８）で区分的に増加されてもよい。インタフェースＤＱに渡される書き込みデータ（例えば、Ｄ（Ａ＋１）、Ｄ（Ａ＋２）、及び、Ｄ（Ａ＋３））は、メモリアレー１１６に書き込むことができる。データ入力レジスタ１１８とメモリアレー１１６との間に同期セルフタイマ式書き込み機構が備えられてもよく、書き込み演算を簡便にする。
【００４３】
バースト書き込みアクセスが後に続く２連続単一書き込みアクセスの別の実施例も示されている。信号ＡＤＤは、３連続クロックサイクル（例えば、サイクルが時刻１７０、１７２、及び、１７４で開始する）の間に、アドレスＢ、Ｃ、及び、Ｄを渡すことができる。アドレスＢ及びＣに対する書き込みアクセスにより、書き込みデータ（例えば、Ｄ（Ｂ）及びＤ（Ｃ））は、メモリアレー１１６に記憶されることになる。別の時間（例えば、時刻１７４）に、信号ＡＤＤは、アドレスＤを別のバースト書き込みシーケンスの最初のアドレスとして渡してもよい。結果的に、書き込みデータ（例えば、Ｄ（Ｄ）、Ｄ（Ｄ＋１））は、連続する上昇クロックエッジ（例えば、時刻１７４及び１７６）でデータ入力レジスタ１１８内へラッチングされてもよい。わずか１回の２サイクルバースト書き込み演算後に、信号ＡＤＶは、次の上昇クロックエッジ（例えば、時刻１７８）において論理的ＨＩＧＨ状態にあってもよく、メモリ装置１００を非選択状態１３０へと移行して戻す。
【００４４】
メモリ装置１００は、共通の入出力装置であり得るから、書き込みデータをインタフェースＤＱに渡す前に、信号ＯＥは、論理的ＨＩＧＨ状態に対してディアサートされてもよい。そうすることは、一般に、出力ドライバ１２４を３状態にすることになる。安全対策として、書き込みサイクルが検出されると常に、信号ＯＥの状態に関わりなく出力ドライバ１２４を３状態にしてもよい。
【００４５】
図６を参照すれば、バースト読み取りアクセス及びその直後に続くバースト書き込みアクセスのタイミング図が示されている。バースト読み取りアクセスは、一般に、アドレスＡにおいて単一読み取りアクセス（例えば、時刻１８０）で始まる。読み取りデータＱＡは、インタフェースＤＱで次の上昇クロック（例えば、時刻１８２）から遅延した後で渡されてもよい。次の３連続クロックサイクル（例えば、時刻１８４、１８６、及び、１８８で始まるサイクル）の間、バースト読み取りアクセスは、読み取りデータＱＡ＋１、ＱＡ＋２、及び、ＱＡ＋３を渡す。
【００４６】
インタフェースＤＱで最後の読み取りデータＱＡ＋３が渡された後（例えば、時刻１９０）、信号ＯＥは、論理的ＨＩＧＨ状態でディアサートされ、出力ドライバ１２４を３状態にしてもよい。次に、信号ＡＤＤは、アドレスＢをインタフェースＡ［１７：０］に渡すことができ、付随する書き込みデータ（例えば、Ｄ（Ｂ））は、次の上昇クロックエッジ（例えば、時刻１９２）でインタフェースＤＱにおいて渡すことができる。次の上昇クロックエッジ（例えば、時刻１９４）の間に、付加される書き込みデータ（例えば、Ｄ（Ｂ＋１））がインタフェースＤＱで受信されてもよい。信号ＡＤＶは、次の上昇クロックエッジ（例えば、時刻１９６）では、論理的ＨＩＧＨ状態であってもよく、それにより、メモリ装置１００は、１回の２サイクルバースト書き込みの後、非選択状態１３０に移行することになる。
【００４７】
図７を参照すれば、バースト書き込みアクセス及びその直後に続くバースト読み取りアクセスのタイミング図が示されている。第１のクロックエッジ及び後続の各上昇クロックエッジ（例えば、時刻１９８、２００、２０２、及び、２０４）の間、書き込みデータ（例えば、Ｄ（Ａ）、Ｄ（Ａ＋１）、Ｄ（Ａ＋２）、及び、Ｄ（Ａ＋３））は、インタフェースＤＱでバースト書き込みシーケンスの一部として渡されてもよい。次の上昇クロックエッジ（例えば、時刻２０６）において、信号ＡＤＤは、アドレスＢをバースト読み込みシーケンスのために渡すことができる。読み取りデータ（例えば、ＱＢ）は、インタフェースＤＱで渡され、次のクロックサイクルの間に開始されてもよい（例えば、時刻２０８で開始）。次に、信号ＳＣＥは、メモリ装置１００を非選択状態１３０に移行することができ、それにより、１つのデータ項目のみが渡された後にバースト読み取りシーケンスが終了される。
【００４８】
メモリ装置１００に対する全ての読み取り及び書き込みアクセスは、一般に、単一アクセスとして開始される。好ましい実施形態において、最初の読み取りの後で信号ＳＣＥを論理的ＬＯＷ状態に保つことにより、アクセスは、バーストへと継続することができる。メモリ装置１００は、一般に、バーストにできるいくつかのワードを選択する随意選択肢を持っている。信号Ｂ３及びＬ３は、バーストの大きさを判断するのに使ってもよい。表４は、信号Ｂ３、Ｌ３、及び、ＭＯＤＥの関数としてのバーストの型を示す。
【００４９】
（表４）
2012155843.tif 000005
【００５０】
４ワードバーストが選択される場合、バーストシーケンスは、一般的に信号ＭＯＤＥの状態によって制御され、開始アドレスは、信号ＡＤＤの最小有効２アドレスビットによって制御される。８ワードバーストが選択される場合、一般的に信号ＡＤＤの最小有効３アドレスビットが開始アドレスとして使用される。従って、メモリアレー１１６内の全ての位置がユーザにとって使用可能であるので、必要とするワードを優先した演算をサポートすることができる。区分的な増加が十分に施されると、一般に、バーストカウンタ１１２が回りをくるめることになる。
【００５１】
図８を参照すれば、代替の状態移行図が示されている。各状態移行ライン上の２文字は、左から右に、信号ＳＣＥ及びＳＷＥを指している。メモリ装置１００は、Ｂ３及びＬ３などの信号がサンプリングされるストラップレジスタ状態２１４で初期化してもよい。次に、メモリ装置１００は、自動的にリセット状態２１６に移行することができる。一旦リセットが完了すると、メモリ装置１００は、自動的に非選択状態２１８に移行してもよい。信号ＳＣＥが論理的ＨＩＧＨ状態のままである限り、メモリ装置１００は、非選択状態２１８であり続けることができる。
【００５２】
メモリ装置１００は、信号ＳＣＥが論理的ＬＯＷ状態で信号ＳＷＥが論理的ＨＩＧＨ状態である時、単一読み取り状態２２０に移行し得る。信号ＳＣＥが論理的ＨＩＧＨ状態である時、メモリ装置１００は、単一読み取り状態２２０から非選択状態２１８へと移行して戻ることができる。１ワード読み取った後で信号ＳＣＥが論理的ＬＯＷ状態のままであれば、メモリ装置１００は、単一読み取り状態２２０からバースト読み取り状態２２２へと移行してもよい。信号ＳＣＥが論理的ＬＯＷ状態である限り、メモリ装置１００は、バースト読み取り状態２２２のままであり得る。信号ＳＣＥが論理的ＨＩＧＨ状態に戻る場合、メモリ装置１００は、バースト読み取り状態２２２から非選択状態２１８へと移行してもよい。
【００５３】
メモリ装置１００は、信号ＳＣＥが論理的ＨＩＧＨ状態で信号ＳＷＥが論理的ＬＯＷ状態である時、単一書き込み状態２２４に移行し得る。信号ＳＣＥが論理的ＨＩＧＨ状態である時、メモリ装置１００は、単一書き込み状態２２４から非選択状態２１８へと移行して戻ってもよい。１ワード書き込んだ後で信号ＳＣＥが論理的ＬＯＷ状態のままであれば、メモリ装置１００は、単一書き込み状態２２４からバースト書き込み状態２２６へと移行することができる。信号ＳＣＥが論理的ＬＯＷ状態である間、メモリ装置１００は、バースト書き込み状態２２６のままであり得る。信号ＳＣＥが論理的ＨＩＧＨ状態に戻る場合、メモリ装置１００は、バースト書き込み状態２２６から非選択状態２１８へと移行してもよい。
【００５４】
図９を参照すれば、図８に示す状態移行図に従った単一読み取り及びバースト読み取りサイクルのタイミング図が示されている。クロックの立ち上がりにおいて（例えば、時刻２２８）、以下の条件が満足されると読み取りアクセスが開始される。すなわち、（１）論理的ＬＯＷ状態で信号ＳＣＥが活性であるとアサートされ、（２）論理的ＨＩＧＨ状態で信号ＳＷＥがディアサートされる、である。入力Ａ［１７：０］で受信されたアドレス（例えば、Ａ）を表す信号ＡＤＤが入力レジスタ１１４内に記憶され、信号Ｊがバーストカウンタ１１２に渡されてもよい。信号Ｊの幅。アドレスＡにおける読み取りデータ（例えば、ＱＡ）は、信号ＯＥが論理的ＬＯＷ状態でアサートされる場合、信号ＣＬＫの次のクロック上昇（例えば、時刻２３０）に続いて遅延時間ｔCO以内にインタフェースＤＱにおいて渡される。次に、読み取りデータＱＡは、メモリ装置１００外部の別の回路内にラッチングするために、次の上昇クロックエッジ（例えば、時刻２３２）の間、インタフェースＤＱにおいて有効に保つことができる。アクセスの第１のサイクルの後、出力ドライバ１２４は、信号ＯＥによって制御されてもよい。
【００５５】
メモリ装置１００は、信号ＳＣＥが論理的ＬＯＷ状態である場合、４ワードバースト、８ワードバースト、又は、連続バーストを通じて区分的に増加されてもよい。図９に示す例は、４ワードバーストを示す。ここで、信号ＳＣＥは、信号ＣＬＫの次の３回の上昇エッジ（例えば、時刻２３０、２３２、及び、２３４）で論理的ＬＯＷ状態にある。バーストシーケンス（例えば、線形又は交互配置）は、一般に、信号ＭＯＤＥの状態によって判断される。読み取りアクセスは、読み取りデータ（例えば、ＱＡ＋１、ＱＡ＋２、及び、ＱＡ＋３）がクロック信号ＣＬＫの全ての上昇エッジ（例えば、時刻２３４、２３６、及び、２３８）に続いてメモリ装置１００から流れ出ることになるようにパイプラインされてもよい。
【００５６】
別の実施例では、時刻２３６で非選択状態２１８に入るのに続き、信号ＡＤＤは、１クロックサイクル（例えば、時刻２３８）ほど変化してもよい（例えば、Ｂ）。アドレスＢに対する読み取りサイクルは、別の単一読み取りとして開始することができる。アドレスＢに記憶された読み取りデータ（例えば、ＱＢ）は、その後の時刻（例えば、時刻２４０）に次のクロックエッジに続いてインタフェースＤＱで渡されてもよい。データＱＢは、インタフェースＤＱで次の上昇クロックエッジ（例えば、時刻２４２）を通じて渡すことができる。信号ＳＣＥが時刻２４０で論理的ＨＩＧＨ状態に対してディアサートされる場合、読み取りサイクルは、単一読み取りとして終了してもよい。
【００５７】
更に別の実施例では、信号ＡＤＤは、別の上昇クロックエッジ（例えば、時刻２４４）に対して変更（例えば、Ｃ）することができる。上記と同様に、アドレスＣに対する読み取りサイクルは、単一読み取りとして開始することができる。アドレスＣに記憶された読み取りデータ（例えば、ＱＣ）は、次のクロックエッジ（例えば、時刻２４６）に続いてインタフェースＤＷで渡され、更に、次のクロックエッジ（例えば、時刻２４８）を通じて保持することができる。しかし、信号ＳＣＥは、時間２４６及び２４８で論理的ＬＯＷ状態にあってもよく、別のバースト読み取りをもたらす。
【００５８】
図１０を参照すれば、本発明の好ましい実施形態に従う単一書き込み及びバースト書き込みサイクルのタイミング図が示されている。以下の条件が満足されると書き込みアクセスが開始される。すなわち、（１）論理的ＬＯＷ状態で信号ＳＣＥが活性であるとアサートされ、（２）論理的ＬＯＷ状態で信号ＳＷＥが活性であるとアサートされる、である。アドレスＡを表し、入力Ａ［１７：０］に渡される信号ＡＤＤは、一般に、入力レジスタ１１４（例えば、時刻２５０で）内にロードされる。入力Ａ［１：０］において信号ＡＤＤを表す信号Ｊもまた、バーストカウンタ１１２内にロードされてもよい。インタフェースＤＱで渡される書き込みデータ（例えば、Ｄ（Ａ））は、データ入力レジスタ１１８内へラッチングされてもよく、次に、メモリアレー１１６に書き込むことができる。
【００５９】
単一書き込みアクセスをバースト書き込みアクセスとして継続するために、信号ＳＣＥは、論理的ＬＯＷ状態に留まることができる。特に、バーストカウンタ１１２は、後続の３回のクロック上昇（例えば、時刻２５４、２５６、及び、２５８）で区分的に増加することができる。時刻２５２、２５４、及び、２５６の間にインタフェースＤＱに渡される書き込みデータ（例えば、Ｄ（Ａ＋１）、Ｄ（Ａ＋２）、及び、Ｄ（Ａ＋３））は、メモリアレー１１６に書き込まれてもよい。データ入力レジスタ１１８とメモリアレー１１６との間に同期セルフタイマ式書き込み機構を備えることができ、書き込み演算を簡便にし得る。信号ＳＣＥは、後続のクロック上昇（例えば、時刻２５８）で論理的ＨＩＧＨ状態にあることができ、メモリ装置１００を非選択状態２１８に移行させることによりバーストを終了する。
【００６０】
単一書き込みアクセスの別の実施例もまた示されている。メモリ装置１００が非選択状態２１８に入って１回の上昇クロックエッジの後で（例えば、時刻２６０）、信号ＡＤＤは、アドレスＢを渡すことができる。アドレスＢへの書き込みアクセスにより、書き込みデータ（例えば、Ｄ（Ｂ））は、メモリアレー１１６に記憶されるように時刻２６０でインタフェースＤＱに渡されてもよい。信号ＳＣＥは、次のクロック上昇（例えば、時刻２６２）に対して論理的ＨＩＧＨ状態に戻ることができ、単一書き込みを終了する。別の単一書き込みサイクルが次の上昇クロック（例えば、時刻２６４）で開始されてもよい。時刻２６４で、信号ＡＤＤは、アドレスＤを渡すことができ、書き込みデータ（例えば、Ｄ（Ｄ））は、インタフェースＤＱで渡されてもよい。信号ＳＣＥが論理的ＨＩＧＨ状態にある場合、アドレスＤに対する単一書き込みサイクルは、次のクロック上昇（例えば、時刻２６６）で終了してもよい。
【００６１】
図１１を参照すれば、バースト読み取りアクセス及びその直後に続くバースト書き込みアクセスのタイミング図が示されている。バースト読み取りアクセスは、一般に、アドレスＡにおいて単一読み取りアクセスで始まる（例えば、時刻２６８で開始）。次の５連続クロックサイクルの間（例えば、時刻２７０、２７２、２７４、２７６、及び、２７８で開始するサイクル）、信号ＳＣＥは、バースト読み取りの信号を出すために論理的ＬＯＷ状態でアサートされてもよい。読み取りデータＱＡは、時刻２７０の上昇クロックから遅れた後にインタフェースＤＱで渡されてもよい。時刻２７２、２７４、２７６、及び、２７８で始まる次の４連続クロックサイクルの間、バースト読み取りアクセスは、各々、読み取りデータＱＡ＋１、ＱＡ＋２、ＱＡ＋３、及び、ＱＡを渡す。バーストシーケンスの全長が６クロックサイクルであり（１つの単一読み取りに５つのバースト読み取りが続く）、バースト長が４でプログラムされているので、バーストカウンタ１１２は、データＱＡが５番目のデータ項目として渡されるようにまわりをくるむことができる。メモリ装置１００は、時刻２８０で非選択状態２１８に移行することができるので、データＱＡ＋１は、２回目は渡されなくてもよい。
【００６２】
信号ＳＣＥは、時刻２８０の後でディアサートされて論理的ＨＩＧＨ状態になることができ、メモリ装置１００を非選択状態２１８へ移行させる。時刻２８０の上昇クロックエッジを過ぎて読み取りデータＱＡがインタフェースＤＱで２度目に渡された後、信号ＯＥは、論理的ＨＩＧＨ状態でディアサートされ、出力ドライバ１２４を３状態にすることができる。次に、信号ＡＤＤは、アドレスＢをインタフェースＡ［１７：０］に渡すことができ、付随する書き込みデータ（例えば、Ｄ（Ｂ））は、次の上昇クロックエッジ（例えば、時刻２８２）においてインタフェースＤＱで渡されてもよい。信号ＳＣＥ及びＳＷＥは、時刻２８２において論理的ＬＯＷ状態でアサートされ、メモリ装置１００を単一書き込み状態２２４に移行することができる。次の上昇クロックエッジ（例えば、時刻２８４）の間に、信号ＳＣＥは、ディアサートされて論理的ＨＩＧＨ状態になることができ、単一書き込みを終了する。
【００６３】
図１２を参照すれば、バースト書き込みアクセス及びその直後に続くバースト読み取りアクセスのタイミング図が示されている。第１のクロックエッジ及び後続の各上昇クロックエッジ（例えば、時刻２８６、２８８、２９０、及び、２９２）の間、書き込みデータ（例えば、Ｄ（Ａ）、Ｄ（Ａ＋１）、Ｄ（Ａ＋２）、及び、Ｄ（Ａ＋３））は、インタフェースＤＱでバースト書き込みシーケンスの一部として渡されてもよい。次の上昇クロックエッジ（例えば、時刻２９４）で信号ＳＣＥは、ディアサートされて論理的ＬＯＷ状態になり、メモリ装置１００を非選択状態２１８に移行させることができる。次の上昇クロックエッジ（例えば、時刻２９６）で、信号ＡＤＤは、バースト読み取りシーケンスのためのアドレスＢを渡すことができる。読み取りデータ（例えば、ＱＢ）は、インタフェースＤＱで渡され、次のクロックサイクル（例えば、時刻２９８で開始）の間に開始されてもよく、後続の上昇クロック（例えば、時刻３００）を通じて保持される。時刻３００の上昇クロックエッジの間、信号ＳＣＥは、論理的ＨＩＧＨ状態でディアサートされる。ここで、メモリ装置１００は、一般に、非選択状態２１８に移行され、それにより、１つの項目のみが渡された後でバースト読み取りシーケンスを終了することができる。
【００６４】
メモリ装置１００によって消費される電力は、一般的に、信号ＣＬＫのクロック振動数及びメモリ装置１００の状態に依存している。メモリ装置１００が通常の作動条件である間は、消費電力は、クロック振動数次第であり得る。作動中のメモリ装置１００は、クロック振動数約３３メガヘルツで約２０ミリアンペアの電流を消費し得る。メモリ装置１００の電力消費は、クロック振動数約５０メガヘルツで約２５ミリアンペアへと増加し得る。電力消費量は、他の作動条件では、約３５から５０ミリアンペアの範囲へと増加し得る。待機状態のメモリ装置１００は、クロック振動数約３３メガヘルツで約２０マイクロアンペア、クロック振動数約５０メガヘルツで約２５マイクロアンペアを消費し得る。多様な半導体技術と設計技法とを使用した他のクロック振動数及び作動条件では、別の電力消費レベルを得ることができる。
【００６５】
本発明の様々な信号は、一般に、「オン」（例えば、デジタルでＨＩＧＨ、又は、１）、又は、「オフ」（例えば、デジタルでＬＯＷ、又は、０）である。しかし、信号のオン（例えば、アサートされた）及びオフ（例えば、ディアサートされた）状態の特定の極性は、特定の実施形態の設計基準を満足するように適宜に調整（例えば、逆にする）することができる。
本発明は、特にその好ましい実施形態に関して図解及び説明されたが、当業者は、本発明の精神及び範囲から逸脱することなく、その形態及び詳細に様々な変更が可能であることを理解するであろう。
【符号の説明】
【００６６】
１００  メモリ装置
１０２  入力
１０４  入出力インタフェース
１０６  別の入力
１０８  信号グループを受信する入力
１１０  電力を受け取る入力
【図１】
2012155843.tif 000006
【図２】
2012155843.tif 000007
【図３】
2012155843.tif 000008
【図４】
2012155843.tif 000009
【図５】
2012155843.tif 000010
【図６】
2012155843.tif 000011
【図７】
2012155843.tif 000012
【図８】
2012155843.tif 000013
【図９】
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【図１０】
2012155843.tif 000015
【図１１】
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【図１２】
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