(57)【要約】      （修正有）【課題】パワーコンバーターの入力電流を成形するＰＦＣ（力率改善）デバイス（回路）を提供する。【解決手段】ＰＦＣデバイスは、ＡＣ（交流）入力電圧ＶＡＣから導出された整流入力電圧Ｖｒｅｃを受信する受信手段と、パワーコンバーターに接続された負荷による消費電力を表す負荷値Ｌを決定する負荷決定手段と、参照波形Ｉｒｅｆにしたがって、パワーコンバーターの入力電流を成形する電流成形手段（モジュール）１１と、ＡＣ入力電圧ＶＡＣの正側半サイクルと負側半サイクルの双方において、導通期間αの間、電流成形手段が駆動するように電流成形手段を制御する制御手段とを備える。導通期間αの長さは、負荷値Ｌに応じて制御される。さらに、電流成形手段は、導通期間αの開始点と終了点に略対応する位相角において、ゼロクロスする参照波形Ｉｒｅｆにしたがって、パワーコンバーターの入力電流を成形する。【選択図】図１
2012147663.tif 000002
【特許請求の範囲】
【請求項１】
パワーコンバーターの入力電流を成形するためのＰＦＣ（力率改善）デバイスであって、
ＡＣ（交流）入力電圧ＶＡＣから導出された整流入力電圧Ｖｒｅｃを受信する受信手段と、
前記パワーコンバーターに接続された負荷による消費電力を表す負荷値Ｌを決定する負荷決定手段と、
参照波形Ｉｒｅｆにしたがって、前記パワーコンバーターの前記入力電流を成形する電流成形手段と、
前記ＡＣ入力電圧ＶＡＣの正側半サイクルと負側半サイクルの双方において、導通期間αの間、前記電流成形手段が駆動するように前記電流成形手段を制御する制御手段とを備え、
前記導通期間αの長さは、前記負荷値Ｌに応じて制御されることを特徴とするＰＦＣデバイス。
【請求項２】
ＡＣ（交流）入力電圧ＶＡＣを受信する入力端子と、
負荷に電力を供給する出力端子と、
前記負荷による消費電力を表す負荷値Ｌを決定する負荷決定手段と、
整流入力電圧Ｖｒｅｃを提供するために前記ＡＣ入力電圧ＶＡＣを整流する整流回路と、
誘導デバイスと、
前記誘導デバイスを介して、前記整流入力電圧Ｖｒｅｃを供給するように、前記誘導デバイスと前記整流回路とを制御可能に接続するスイッチング手段と、
前記ＡＣ入力電圧ＶＡＣの正側半サイクルと負側半サイクルの双方において、導通期間αの間、前記誘導デバイスと前記整流回路との前記接続を可能にする導通期間制御手段と、
前記導通期間αの間、前記スイッチング手段を制御し、繰り返し前記誘導デバイスと前記整流回路との接続を行うことによって、前記誘導デバイスに流れる電流の波形を、参照波形Ｉｒｅｆにしたがって成形する電流成形制御手段とを備え、
前記導通期間αの長さは、前記負荷値Ｌに応じて制御されることを特徴とするパワーコンバーター回路。
【請求項３】
得られた前記負荷値Ｌ用の前記導通期間αは、以下の（ａ）（ｂ）の導電期間のうち、より大きいものと略等しい請求項１または２に記載のＰＦＣデバイス／パワーコンバーター回路。
ａ）高調波電流の規格に対応するための最小導通期間
ｂ）効率を略最大化するために演算された導通期間
【請求項４】
前記導通期間αは、少なくとも上限値を超えるまでは、前記負荷値Ｌに応じて増加する請求項１または３に記載のＰＦＣデバイス／パワーコンバーター回路。
【請求項５】
前記導通期間αが前記上限値より大きい場合、前記導通期間αは固定される請求項４に記載のＰＦＣデバイス／パワーコンバーター回路。
【請求項６】
前記導通期間αが下限値より小さい場合、前記導通期間αは、固定される請求項４または５に記載のＰＦＣデバイス／パワーコンバーター回路。
【請求項７】
前記導通期間αは、前記負荷値Ｌに応じて、略指数関数的に増加する請求項１ないし６のいずれかに記載のＰＦＣデバイス／パワーコンバーター回路。
【請求項８】
前記負荷値Ｌが負荷下限値より小さい場合、前記導通期間αは最小導通期間αｍｉｎと略等しい値であり、
前記負荷値Ｌが前記負荷下限値以上かつ負荷上限値以下の場合、前記導通期間αは前記最小導通期間αｍｉｎ以上、かつ前記負荷値Ｌに応じて増加し、
前記負荷値Ｌが前記負荷上限値よりも大きい場合、前記導通期間αは最大導通期間αｍａｘに固定される請求項１ないし７のいずれかに記載のＰＦＣデバイス／パワーコンバーター回路。
【請求項９】
前記最小導通期間αｍｉｎは、５０〜７０度である請求項１ないし８のいずれかに記載のＰＦＣデバイス／パワーコンバーター回路。
【請求項１０】
前記負荷下限値は、５０〜１００Ｗである請求項８または９に記載のＰＦＣデバイス／パワーコンバーター回路。
【請求項１１】
前記最大導通期間αｍａｘは、１５０〜１７０度である請求項８ないし１０のいずれかに記載のＰＦＣデバイス／パワーコンバーター回路。
【請求項１２】
前記導通期間αは、前記整流入力電圧Ｖｒｅｃの最大値Ｖｐｅａｋをおおよその中心として、略対称である請求項１ないし１１のいずれかに記載のＰＦＣデバイス／パワーコンバーター回路。
【請求項１３】
前記導通期間αの中心は、０〜１０度の範囲で前記最大値Ｖｐｅａｋから遅延している請求項１２に記載のＰＦＣデバイス／パワーコンバーター回路。
【請求項１４】
さらに、前記負荷値Ｌに応じて参照オフセット電圧Ｖｏｆｆを決定する参照オフセット電圧決定手段を備え、
前記制御手段は、前記整流入力電圧Ｖｒｅｃが前記参照オフセット電圧Ｖｏｆｆ以上の間、前記電流成形手段を駆動するよう電流成形手段を制御する請求項１に従属する請求項３ないし１３のいずれかに記載のＰＦＣデバイス。
【請求項１５】
前記導通期間制御手段は、前記整流入力電圧Ｖｒｅｃが前記参照オフセット電圧Ｖｏｆｆ以上の間、前記誘導デバイスと前記整流回路との接続を可能とするよう構成され、
前記電流成形制御手段は、前記整流入力電圧Ｖｒｅｃが前記参照オフセット電圧Ｖｏｆｆ以上の間、前記誘導デバイスに流れる電流を成形するよう構成されている請求項２に従属する請求項３ないし１３のいずれかに記載のパワーコンバーター回路。
【請求項１６】
前記参照オフセット電圧Ｖｏｆｆは、下記（１）式で定められ、
Ｖｏｆｆ＝Ｋ．Ｖｐｅａｋ  …（１）
Ｖｐｅａｋは、前記整流入力電圧Ｖｒｅｃの最大値であり、Ｋは、少なくとも、前記負荷値Ｌに依存する係数である請求項１４または１５に記載のＰＦＣデバイス／パワーコンバーター回路。
【請求項１７】
前記（１）式における前記Ｋの値は、Ｋｍｉｎ＜Ｋ＜Ｋｍａｘの範囲であり、Ｋｍｉｎ＞０、Ｋｍａｘ＜１である請求項１６に記載のＰＦＣデバイス／パワーコンバーター回路。
【請求項１８】
さらに、参照波形Ｉｒｅｆを生成する波形生成手段を備えている請求項１ないし１７のいずれかに記載のＰＦＣデバイス／パワーコンバーター回路。
【請求項１９】
前記電流成形手段は、前記導通期間αの開始点と終了点に略対応する位相角においてゼロクロスする参照波形Ｉｒｅｆにしたがって、前記パワーコンバーターの前記入力電流を成形するよう構成されている請求項１ないし１８のいずれかに記載のＰＦＣデバイス／パワーコンバーター回路。
【請求項２０】
前記電流成形手段は、前記導通期間αの間、略正弦波状の参照波形Ｉｒｅｆにしたがって、前記パワーコンバーターの前記入力波形を成形するよう構成されている請求項１ないし１９のいずれかに記載のＰＦＣデバイス／パワーコンバーター回路。
【請求項２１】
前記参照波形Ｉｒｅｆは、前記整流入力電圧Ｖｒｅｃと前記参照オフセット電圧Ｖｏｆｆの差に比例する請求項１ないし２０のいずれかに記載のＰＦＣデバイス／パワーコンバーター回路。
【請求項２２】
前記参照オフセット電圧Ｖｏｆｆは、前記導通期間αの開始点および／または終了点において、前記整流入力電圧Ｖｒｅｃと、略等しい請求項２１に記載のＰＦＣデバイス／パワーコンバーター回路。
【請求項２３】
前記参照波形Ｉｒｅｆは、下記（２）式によって定められ、
Ｉｒｅｆ＝Ｄ．Ｇ．（Ｖｒｅｃ−Ｖｏｆｆ）  …（２）
前記Ｄは、１以上の乗数である請求項２０ないし２２のいずれかに記載のＰＦＣデバイス／パワーコンバーター回路。
【請求項２４】
電力供給装置の構成方法であって、
複数の負荷値Ｌ用に、
高調波成分の規格に対応するための最少導通期間を決定する工程と、
効率を略最大化する導通期間を決定する工程と、
前記導通期間のうちより大きい導通期間を選択する工程と、
前記各負荷値用の選択した前記導通期間を得るために、前記導通期間と前記負荷値を関連付ける関数を決定する工程と、
前記関数に従って、前記導通期間／角を制御する電力供給装置を構成する工程とを備えることを特徴とする電力供給装置の構成方法。
【請求項２５】
前記関数は、指数関数である請求項２４に記載の電力供給装置の構成方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、力率改善デバイス（Power Factor Correction Device，以下ＰＦＣデバイスという）、ＰＦＣデバイスを備えるパワーコンバーター（Power Converter）に関する。
【背景技術】
【０００２】
長年の間、ＡＣ（交流）主電源に接続される負荷(load)用に、高調波歪みが少ない電力を用いたい(draw power)という要求が存在している。ヨーロッパでは、ＥＮ６１０００−３−２が、単相電力供給装置に関連する標準規格として知られている。ＥＮ６１０００−３−２は、エンド機器毎に異なった限界値を設定している。
【０００３】
工業的利用のため、ＥＮ６１０００−３−２は、高調波成分の絶対レベルについての限界値を規定している。実際、約０．６の力率で、最大１００Ｗで稼働を行う電力供給装置は、追加のＰＦＣ（力率改善）なしで、絶対限界値の規格に対応しなければならない。しかしながら、高電力（high power level）の場合、力率が１に近いような、さらに高いＰＦ（力率）が要求される。
【０００４】
照明機器やコンピュータ機器用に、ＥＮ６１０００−３−２は、より厳しい高調波電流限界値（harmonic current limit）を規定している。このような機器に用いられる電力は、他の工業的利用よりも低電力（low power level）において、１に近いＰＦ（力率）を要求される。
【０００５】
このＥＮ６１０００−３−２の規格に対応するための一般的な力率改善技術は、入力電流を略正弦波に成形することである。低負荷の場合には、規格に対応する場合であっても、ある程度の入力電流波形におけるクロスオーバー歪み（cross-over distortion）は、許容可能である。そのため、別の入力波形を作成し、ＥＮ６１０００−３−２の規格に対応するＰＦＣ回路が良く知られている。しかしながら、入力波形として、急峻なエッジを有する矩形波や略矩形波を用いることは、一般的に避けられる。なぜならば、これらは多くの高調波成分を有する傾向にあるからであり、また可聴ノイズ（audile noise）を増大させる結果を招くからである。
【０００６】
従来は、このような手法により、高調波成分の規格対応を実現しようとしていた。しかしながら、これらの手法は、例えば、スイッチング損失の増加のような、効率性の低下が伴っていた。
【発明の概要】
【発明が解決しようとする課題】
【０００７】
ＵＳ７，２９５，４５２は、位相制御を用いた境界伝導モード（boundary conduction mode）ＰＦＣ回路を開示している。このＰＦＣ回路は、瞬時入力電流（instantaneous input current）に逆比例したスイッチング周波数で駆動を行う。また、電流のゼロクロス近傍において、周波数が発散する（極端に高くなる）のを避けるため、電流の最大値近傍を中心にして、動作の開始と停止が対称に行われる。この結果、ゼロクロス（すなわち、電流量０）近傍の波形の一部が欠損した正弦波入力電流が生成される。そして、コンバーターの駆動点には急峻な登りエッジが、コンバーターの停止点には急峻な下りエッジが発生する。これらの急峻なエッジは、望ましくない高次の高調波となる。
【課題を解決するための手段】
【０００８】
本発明の第１の目的は、パワーコンバーターの入力電流を成形するＰＦＣ（力率改善）デバイス（回路）を提供することにある。本発明に係るＰＦＣデバイスは、
パワーコンバーターの入力電流を成形するためのＰＦＣ（力率改善）デバイスであって、
ＡＣ（交流）入力電圧ＶＡＣから導出された整流入力電圧Ｖｒｅｃを受信する受信手段と、
前記パワーコンバーターに接続（supplied）された負荷による消費電力を表す負荷値Ｌを決定する負荷決定手段と、
参照波形Ｉｒｅｆにしたがって、前記パワーコンバーターの前記入力電流を成形する電流成形手段と、
前記ＡＣ入力電圧ＶＡＣの正側半サイクルと負側半サイクルの双方において、導通期間αの間、前記電流成形手段が駆動するように前記電流成形手段を制御する制御手段とを備え、
前記導通期間αの長さは、前記負荷値Ｌに応じて制御されることを特徴とする。
【０００９】
本発明の第２の目的は、パワーコンバーター回路を提供することにある。本発明に係るパワーコンバーター回路は、
ＡＣ（交流）入力電圧ＶＡＣを受信する入力端子と、
負荷に電力を供給する出力端子と、
前記負荷による消費電力を表す負荷値Ｌを決定する負荷決定手段と、
整流入力電圧Ｖｒｅｃを提供するために前記ＡＣ入力電圧ＶＡＣを整流する整流回路と、
誘導デバイスと、
前記誘導デバイスを介して、前記整流入力電圧Ｖｒｅｃを供給するように、前記誘導デバイスと前記整流回路とを制御可能に接続するスイッチング手段と、
前記ＡＣ入力電圧ＶＡＣの正側半サイクルと負側半サイクルの双方において、導通期間αの間、前記誘導デバイスと前記整流回路との前記接続を可能にする導通期間制御手段と、
前記導通期間αの間、前記スイッチング手段を制御し、繰り返し前記誘導デバイスと前記整流回路との接続を行うことによって、前記誘導デバイスに流れる電流の波形を、参照波形Ｉｒｅｆにしたがって成形する電流成形制御手段とを備え、
前記導通期間αの長さは、前記負荷値Ｌに応じて制御されることを特徴とする。
【００１０】
この導通期間αの外においては、誘導デバイスは、整流回路に接続されていないことは理解されるところであろう。
【００１１】
このように、負荷値に応じて導通期間（すなわち、導通角）αを制御することによって、効率性を高めることが可能となる。
【００１２】
この点に関し、小さな導通期間αは、ＡＣ入力電圧ＶＡＣの各半サイクルにおけるスイッチング動作の回数を減少させることができる。そのため、平均して低いスイッチング損失を実現することができる。しかしながら、小さい導通期間αによって、同時に、高い実効電流（rms current）が発生することから、導電損失（conduction loss）が大きくなってしまう。
【００１３】
低負荷の場合、スイッチング損失は、導電損失よりも支配的である。したがって、低負荷の場合、導通期間αは、スイッチング損失を減少させるため、関連する高調波電流の規格に対応するのに必要なだけの期間を確保したうえで、より小さく設定するのが好ましい。これにより、全体の効率性を高めることができる。
【００１４】
高負荷の場合、導電損失が増大し、一般的には、導電損失がスイッチング損失よりも支配的になる。したがって、高負荷の場合、導通期間αは、導電損失を減少させるため、大きく設定するのが好ましい。これにより、全体の効率性を高めることができる。さらに、高負荷の場合における高調波限界値に対応するのに必要な期間を確保するために、導通期間αをある程度大きくする必要がある。したがって、導通期間αの最小値は、高調波限界値によって決定される。しかしながら、効率性を最大化するためには、導通期間αは、高調波成分の規格に対応するために必要な大きさ以上であるのが好ましい。
【００１５】
本発明における、顕著な効率性の向上は、低負荷の場合において実現される効率性の向上である。最大３００Ｗレートの電源供給装置においては、全ての負荷値における効率性の改善が可能となる。なぜならば、このような電源供給装置においては、高調波成分の規格に対応するために、１８０度に近い導通期間αで駆動を行う必要がないからである。
【００１６】
例として、ＥＮ６１０００−３−２のクラスＡ規格を満たす装置について説明する。この場合、高周波の限界値（１５〜３９次高調波）は２．２５Ａ／ｎである。ここで、ｎは、高調波の次数である。もし、入力電流が矩形波に近い場合、すなわち、ある位相で波形がカットされたような形状を有し、半サイクル毎に９０度の導通期間αがある場合、高調波電流は、１／ｎの割合で減少していく（これは矩形波の特性である）。この場合、基本波は、約２．２５Ａに制限されている。高周波の高調波を有さない波形は、より高次の基本波として使用される。例えば、基本波から１／ｎの割合で減衰（roll off）する高調波の場合、３次の高調波の限界値は、６．９Ａ  ｒｍｓの基本波に対応し、５次の高調波の限界値は、５．７Ａ  ｒｍｓの基本波に対応することができる。高次の高調波は、より早い割合で減衰する。本発明において、関連する限界値は、典型的には、３次と５次の高調波であって、要求レベル以下のうち、より高次の高調波である。
【００１７】
得られた前記負荷値用の前記導通期間αは、以下の（ａ）（ｂ）の導電期間のうち、より大きいものと略等しいものとなることが好ましい。
ａ）高調波電流の規格に対応するための最小導通期間
ｂ）効率を略最大化するために演算された導通期間
【００１８】
前記導通期間αは、少なくとも上限値を超えるまでは、前記負荷値Ｌに応じて増加するのが好ましい。前記導通期間αが前記上限値より大きい場合、前記導通期間αは、固定されるのがより好ましい。前記導通期間αが下限値以上の場合、前記導通期間αは、前記負荷値Ｌに応じて増加するのが好ましい。前記導通期間αが下限値より小さい場合、前記導通期間αは、固定されるのがより好ましい。前記導通期間αは、前記負荷値Ｌに応じて、略指数関数的に増加するのが好ましい。
【００１９】
本発明のデバイス（回路）は、導通期間αの長さを、最低限、入力信号内の高調波成分が所定の限界値を超えないような長さとすることが好ましい。
【００２０】
これにより、負荷に依存する本発明の導通期間αは、関連する規格を満たしつつ、さらに効率性が改善されたシステムを実現することができる。
【００２１】
本発明の制御手段は、導通期間αの間、前記電流成形手段が駆動するように前記電流成形手段を制御するのが好ましい。ここで、
前記負荷値Ｌが負荷下限値より小さい場合、前記導通期間αは最小導通期間αｍｉｎと略等しい値であり、
前記負荷値Ｌが前記負荷下限値以上かつ負荷上限値以下の場合、前記導通期間αは前記最小導通期間αｍｉｎ以上、かつ前記負荷値Ｌに応じて増加し、
前記負荷値Ｌが前記負荷上限値よりも大きい場合、前記導通期間αは最大導通期間αｍａｘに固定されるのが好ましい。
【００２２】
前記最小導通期間αｍｉｎは、好ましくは５０〜７０度であり、より好ましくは約６０度である。
【００２３】
前記負荷下限値は、好ましくは５０〜１００Ｗであり、より好ましくは約７５Ｗである。
【００２４】
前記負荷上限値は、好ましくは機器の電力レベルと高調波規格によって定められる。例えば、ＥＮ６１０００−３−２の規格に対応するよう設計された４００ＷのＰＦＣデバイスにおいては、高調波規格に対応するため、９０度より大きい導通角は要求されない。しかしながら、効率性を高めるためには、最大導通角は、１２０〜１５０度とするのが好ましい。
【００２５】
高調波規格に対応させた前記最大導通期間αｍａｘは、好ましくは１５０〜１７０度であり、より好ましくは約１６０度である。その理由は、ゼロクロス近傍における主電源からの電力消費が低くなるためである。
【００２６】
実際の負荷の閾値、最大導通期間αｍａｘ、および最小導通期間αｍｉｎは、システムの特性、エンド機器、およびＡＣ入力電圧ＶＡＣに依存することは理解されるところであろう。
【００２７】
また、以下で参照される負荷値Ｌは、瞬時値であってもよく、また主電源のサイクル数で平均した値であってもよいことは理解されるところであろう。
【００２８】
前記導通期間αは、前記整流入力電圧Ｖｒｅｃの最大値Ｖｐｅａｋをおおよその中心として、略対称であることが好ましい。また、前記導通期間αの中心は、前記最大値Ｖｐｅａｋに完全に一致していなくてもよい。例えば、前記導通期間αの中心は、０〜１０度の範囲で前記最大値Ｖｐｅａｋから遅延していてもよく、典型的には約４度遅延している。
【００２９】
上述のような波形の遅延は、以下の２つの理由にから好ましい。第１に、ＰＦＣデバイスに用いられる入力ＥＭＣフィルタの典型的な読み出し電流（leading current）をオフセットすることが可能となる。第２に、ＰＦＣデバイスが、ブリッジ整流器の出力キャパシタンスをディスチャージすることが可能となる。これにより、デバイスの電圧値が、導通期間αの開始点および終了点となるＡＣ電圧の値を決定するための、直接検知値となる。これは、導通期間αの開始電圧値が、導通期間αの終了電圧値よりも大きいため可能である。このような状態は、ＡＣ供給がゼロクロスを跨ぎ、その大きさが増加している場合にのみ発生する。
【００３０】
導通期間αは、ＡＣ入力電圧ＶＡＣの正側半サイクルまたは負側半サイクルの範囲に入るので、導通期間αは、１８０度より小さいことは理解されるところであろう。
【００３１】
好ましい実施形態として、本発明のデバイス（回路）は、さらに、前記負荷値Ｌに応じて参照オフセット電圧Ｖｏｆｆを決定する参照オフセット電圧決定手段を備え、前記制御手段は、前記整流入力電圧Ｖｒｅｃが前記参照オフセット電圧Ｖｏｆｆ以上の間、前記電流成形手段を駆動するよう電流成形手段を制御する。
【００３２】
すなわち、前記導通期間制御手段は、前記整流入力電圧Ｖｒｅｃが前記参照オフセット電圧Ｖｏｆｆ以上の間、前記誘導デバイスと前記整流回路との接続を可能とするよう構成されている。さらに、前記電流成形制御手段は、前記整流入力電圧Ｖｒｅｃが前記参照オフセット電圧Ｖｏｆｆ以上の間、前記誘導デバイスに流れる電流を成形するよう構成されている。
【００３３】
そのため、導通期間αの長さは、参照オフセット電圧Ｖｏｆｆの変化に応じて、変化する。
【００３４】
電流成形手段の整流入力電圧Ｖｒｅｃの値は、システム内のヒステリシスによって、参照オフセット電圧Ｖｏｆｆよりもわずかに大きいかわずかに小さいかで、有効化または無効化されてもよい。これは、ノイズを排除するために必要なもので、当業者であれば理解されるところであろう。
【００３５】
前記参照オフセット電圧Ｖｏｆｆは、下記（１）式で定められ、
Ｖｏｆｆ＝Ｋ．Ｖｐｅａｋ  …（１）
ここで、Ｖｐｅａｋは、前記整流入力電圧Ｖｒｅｃの最大値であり、Ｋは、少なくとも、前記負荷値Ｌに依存する係数である。
【００３６】
前記（１）式における前記Ｋの値は、Ｋｍｉｎ＜Ｋ＜Ｋｍａｘの範囲である。ここでＫｍｉｎ＞０、Ｋｍａｘ＜１である。
【００３７】
したがって、参照オフセット電圧Ｖｏｆｆは、常に、整流入力電圧Ｖｒｅｃの範囲内である。
【００３８】
上記（１）式のＫの値は、好ましくは関連する高調波電流の規格に依存する。
【００３９】
Ｋの値は、エンドアプリケーションに応じて、予め定められているのが好ましい。上記（１）に従い、Ｋｍａｘは、最小導通期間（角）αｍｉｎを設定し、Ｋｍｉｎは、最大導通期間（角）αｍａｘを設定する。導通期間αは、これら２つの値の間を、エンドアプリケーション用に最適化された略指数関数に従って動くように制御されるのが好ましい。この指数関数は、低負荷の場合において、急激な導通期間（角）αの初期変化率（initial rate-of-change）をもたらし、さらに、高負荷の場合において、導通期間（角）αの変化率を低下させる。また、指数関数に限られず、他の関数を用いてもよい。
【００４０】
本発明のデバイスが、入力電流を参照波形に追従させる連続通電モード（Continuous Conduction Mode）で駆動するよう構成されていることは理解されるところであろう。
【００４１】
本発明のデバイスは、さらに、参照波形Ｉｒｅｆを生成する波形生成手段を備えているのが好ましい。
【００４２】
前記電流成形手段は、前記導通期間αの開始点と終了点に略対応する位相角においてゼロクロスする参照波形Ｉｒｅｆにしたがって、前記パワーコンバーターの前記入力電流を成形するよう構成されていることが好ましい。
【００４３】
これにより、高調波成分および可聴ノイズを減少させることができる。
【００４４】
さらに、前記電流成形手段は、電流成形モジュールの前記導通期間αの間、（正の）略正弦波状の参照波形Ｉｒｅｆにしたがって、前記パワーコンバーターの前記入力波形を成形するよう構成されていることが好ましい。
【００４５】
これによっても、高調波成分および可聴ノイズを減少させることができる。
【００４６】
前記参照波形Ｉｒｅｆは、前記整流入力電圧Ｖｒｅｃと前記参照オフセット電圧Ｖｏｆｆの差に比例するのが好ましい。
【００４７】
前記参照オフセット電圧Ｖｏｆｆは、前記導通期間αの開始点および／または終了点において、前記整流入力電圧Ｖｒｅｃと、略等しいことが好ましい。
【００４８】
その結果、電流成形モジュールの導通期間αの間、参照波形Ｉｒｅｆは、導通期間αの開始点と終了点に略対応する位相角においてゼロクロスする正の正弦波形状となる。そのため、急峻な登りエッジおよび下りエッジの発生を回避することができ、整流入力電流内の高調波電流成分、および可聴ノイズを減少させることができる。これは、従来よりも小さい導通期間αであっても、高調波成分の規格に対応できることを意味する。結果として、特に低負荷の場合における効率性を改善することができる。
【００４９】
前記参照波形Ｉｒｅｆは、下記（２）式によって定められるのが好ましい。
Ｉｒｅｆ＝Ｄ．Ｇ．（Ｖｒｅｃ−Ｖｏｆｆ）  …（２）
ここで前記Ｄとは、１以上の乗数である。
【００５０】
ここで、Ｄは、Ｄ＝Ｖｒｅｃｐｅａｋ／（Ｖｒｅｃｐｅｋ−Ｖｏｆｆ）であるのが好ましい。ここでＶｒｅｃｐｅａｋは、整流されたＡＣの最大値であり、Ｇは、可変な相互コンダクタンス項である。Ｇは、ＰＦＣデバイスの出力電圧を所望のレベルに保つためのコントローラーによって決定される。
【００５１】
上記（２）式における乗数Ｄは、Ｖｒｅｃ−Ｖｏｆｆで表される波形にゲインを与える。これは、最大値の大きさが整流入力電圧と比較して、減少してしまうことから、その減少を補償するためである。
【００５２】
別の実施形態においては、参照波形Ｉｒｅｆは、ＡＣ入力電圧ＶＡＣを用いて、ルックアップテーブルを参照することによって生成されてもよい。
【００５３】
本発明の第３の目的は、パワーコンバーターの入力電流を成形するＰＦＣ（力率改善）デバイスを提供することにある。本発明のＰＦＣデバイスは、
ＡＣ（交流）入力電圧ＶＡＣから導出された整流入力電圧Ｖｒｅｃを受信する受信手段と、
前記パワーコンバーターに接続された負荷による消費電力を表す負荷値Ｌを決定する負荷決定手段と、
前記負荷値Ｌに応じて参照オフセット電圧を決定する参照オフセット決定手段と、
参照波形にしたがって前記パワーコンバーターの前記入力電流を成形する電流成形手段と、
前記整流入力電圧が前記参照オフセット電圧以上である間、前記電流成形手段を駆動するよう制御する制御手段とを備える。
【００５４】
本発明の第４の目的は、パワーコンバーターの入力電流を成形するＰＦＣ（力率改善）デバイスを提供することにある。本発明のＰＦＣデバイスは、
ＡＣ（交流）入力電圧ＶＡＣから導出された整流入力電圧Ｖｒｅｃを受信する受信モジュールと、
前記パワーコンバーターに接続された負荷による消費電力を表す負荷値Ｌを決定する負荷決定モジュールと、
参照波形にしたがって前記パワーコンバーターの前記入力電流を成形する電流成形モジュールと、
前記ＡＣ入力電圧ＶＡＣの正側半サイクルと負側半サイクルの双方において、導通期間αの間、前記電流成形手段が駆動するように前記電流成形手段を制御する制御モジュールとを備え、
前記導通期間αの長さは、前記負荷値Ｌに応じて制御されることを特徴とする。
【００５５】
本発明のデバイスは、さらに、前記パワーコンバーターに接続された負荷による消費電力を表す負荷値Ｌを決定する負荷決定モジュールを備えることが好ましい。この場合、前記制御モジュールは、前記整流入力電圧が前記参照オフセット電圧以上の間、前記電流成形手段が駆動するように前記電流成形手段を制御することが好ましい。
【００５６】
本発明のデバイスは、さらに、参照波形Ｉｒｅｆを生成する参照波形生成モジュールを備えることが好ましい。
【００５７】
本発明の第５の目的は、特許請求の範囲に記載されているような、ＰＦＣ（力率改善）デバイスを備えるパワーコンバーターを提供することにある。
【００５８】
本発明の第６の目的は、パワーコンバーターの入力電流を成形するＰＦＣ（力率改善）デバイスを備えるパワーコンバーターを提供することにある。本発明のＰＦＣデバイスは、
ＡＣ（交流）入力電圧ＶＡＣを受信し、整流入力電圧Ｖｒｅｃを提供する整流手段と、
前記パワーコンバーターに接続された負荷による消費電力を表す負荷値Ｌを決定する負荷決定手段と、
参照波形Ｉｒｅｆにしたがって前記パワーコンバーターの前記入力電流を成形する電流成形手段と、
前記ＡＣ入力電圧ＶＡＣの正側半サイクルと負側半サイクルの双方において、導通期間αの間、前記電流成形手段が動作するように、前記電流成形手段を制御する制御手段とを備え、
前記導通期間αの長さは、前記負荷値Ｌに応じて制御されることを特徴とする。
【００５９】
本発明の第６の目的は、パワーコンバーターの入力電流を成形するＰＦＣ（力率改善）デバイスを備えるパワーコンバーターを提供することにある。本発明のＰＦＣデバイスは、
ＡＣ（交流）入力電圧ＶＡＣを受信し、整流入力電圧Ｖｒｅｃを提供する整流手段と、
前記パワーコンバーターに接続された負荷による消費電力を表す負荷値Ｌを決定する負荷決定手段と、
参照波形Ｉｒｅｆにしたがって前記パワーコンバーターの前記入力電流を成形する電流成形手段と、
前記負荷値に応じて参照オフセット電圧を決定する参照オフセット決定手段と、
参照波形にしたがって前記パワーコンバーターの前記入力電流を成形する電流成形手段と、
前記整流入力電圧が前記参照オフセット電圧以上である間、前記電流成形手段を駆動するよう制御する制御手段とを備える。
【００６０】
本発明の第７の目的は、電力供給装置の構成方法を提供することにある。本発明の方法は、
複数の負荷値用に、
高調波成分の規格に対応するための最少導通期間を決定する工程と、
効率を略最大化する導通期間を決定する工程と、
前記導通期間のうちより大きい導通期間を選択する工程と、
前記各負荷値用の選択した前記導通期間を得るために、前記導通期間と前記負荷値を関連付ける関数を決定する工程と、
前記関数に従って、前記導通期間／角を制御するための電力供給装置を構成する工程とを備える。
【００６１】
前記関数は、指数関数であることが好ましい。前記導通期間αは、ターンオン位相角の項によって定められることは理解されるところであろう。前記選択された導通期間αは、上記（１）式における変数Ｋの値を決定するのに用いられる。さらに、導通期間αは、参照オフセット電圧Ｖｏｆｆの変化に応じて変化することが好ましい。
【００６２】
特許請求の範囲、明細書に記載された追加的、および好ましい特徴は、本発明の目的の全てに適用される。
【００６３】
特に、いずれか、または全ての本発明は、ＡＣ（交流）入力電圧ＶＡＣを受信する入力端子と、負荷に電力を供給する出力端子とを備えていてもよい。いずれか、または全ての本発明は、整流入力電圧Ｖｒｅｃを提供するためにＡＣ入力電圧ＶＡＣを整流する整流回路を備えていてもよい。いずれか、または全ての本発明は、誘導デバイスを備えていてもよい。いずれか、または全ての本発明において、電流成形手段／モジュールは、誘導デバイスを介して、前記整流入力電源Ｖｒｅｃを供給するように、前記誘導デバイスを前記整流回路に制御可能に接続するスイッチング手段／モジュールと、前記導通期間αの間、前記スイッチング手段を制御し、繰り返し前記誘導デバイスと前記整流回路との接続を行うことによって、前記誘導デバイスに流れる電流の波形を、参照波形Ｉｒｅｆにしたがって成形する電流成形制御手段とを有していてもよい。いずれか、または全ての本発明は、前記導通期間αの間、前記誘導デバイスと前記整流回路との接続を可能とする導通期間制御手段を備えていてもよい。
【図面の簡単な説明】
【００６４】
以下、本発明の好適な実施形態について、添付図面を参照しつつ説明する。
【図１】図１は、本発明の実施形態に係るＰＦＣ回路の簡略化した回路図である。
【図２】図２は、図１に示す回路のメインループプロセスを示すフローダイアグラムである。
【図３】図３は、図２に示すメインループプロセスにおける、タスクＴ１を示すフローダイアグラムである。
【図４】図４は、図２に示すメインループプロセスにおける、タスクＴ２を示すフローダイアグラムである。
【図５】図５は、ＰＦＣ回路によって制御される典型的なＤＳＰ（Digital Signal Processor）の効率性を示す図である。
【図６】図６は、ＰＦＣ回路によって制御されたＤＳＰが生成する波形を示す図である。
【図７】図７は、本発明の実施形態に係るＰＦＣ回路を備える単相ブーストコンバーターの簡略化した回路図である。
【図８】図８は、本発明に従ってプログラムされたデジタル信号コントローラーの機能を示すフローチャートである。
【図９】図９は、本発明に従ってプログラムされたデジタル信号コントローラーの機能を示すフローチャートである。
【図１０】図１０は、本発明に従ってプログラムされたデジタル信号コントローラーの機能を示すフローチャートである。
【図１１】図１１は、本発明に従ってプログラムされたデジタル信号コントローラーの機能を示すフローチャートである。
【図１２】図１２ａは、表１のＰＦ限界値を満たすよう設計された１８０ＷのＰＳＵにおけるＫｖｓ負荷のグラフである。図１２ｂは、エナジースター規格用のＫｖｓ負荷のグラフである。
【発明を実施するための形態】
【００６５】
図１は、本発明の実施形態に係るＰＦＣ回路を示す回路図である。この回路は、制御モジュール１０と、電流成形モジュール（電流成形手段、スイッチング回路）１１とを有する。
【００６６】
電流成形モジュール１１は、従来からよく知られているものであり、参照信号の波形にしたがって、入力電流を成形する機能を有する。例えば、テキサス・インスツルメントのアプリケーション・ノートＳＬＵＡ２５９にあるようなブーストプリレギュレーター（boost pre-regulator）である。したがって、電流成形モジュール１１の構成要素や機能はここでは詳細に記述しない。
【００６７】
整流入力電圧Ｖｒｅｃは、負荷値Ｌと共に、制御モジュール１０に対する入力として提供される。負荷値Ｌは、回路に結合（接続）された（associated with）負荷による消費電力（power drawn）、または瞬時電流を表す（represent）。すなわち、消費電力、または瞬時電流に対応するものである。
【００６８】
整流入力電圧Ｖｒｅｃは、制御モジュール１０の第１の決定モジュール１２に入力として提供される。第１の決定モジュール１２は、整流入力電圧Ｖｒｅｃの最大値Ｖｐｅａｋを決定する。
【００６９】
制御モジュール１０は、記憶モジュール１３を有する。記憶モジュール１３は、変数Ａ、Ｂ、Ｃ、Ｋｍｉｎ、およびＫｍａｘからなるルックアップテーブルを保存している。これらの変数Ａ、Ｂ、Ｃ、Ｋｍｉｎ、およびＫｍａｘは、ＡＣ線間電圧（AC line voltage）と、エンドアプリケーションおよび関連する規格によって許容される高調波成分のレベルとに依存する。
【００７０】
負荷値Ｌと最大値Ｖｐｅａｋは、制御モジュール１０の第２の決定モジュール１４に入力として提供される。そして、適切なＡ、Ｂ、Ｃ、Ｋｍｉｎ、およびＫｍａｘが、記憶モジュール１３から読み出される。
【００７１】
第２の決定モジュール１４は、下記（１）式を用いて、参照オフセット電圧Ｖｏｆｆを演算する。
Ｖｏｆｆ＝Ｋ．Ｖｐｅａｋ  …（１）
ここで、Ｋは下記（３）式で表される。
Ｋ＝Ｆｎ（Ｌ’，Ａ，Ｂ，Ｃ，Ｋｍｉｎ，Ｋｍａｘ）  …（３）
ここでＬ’とは、負荷値Ｌに対し、ローパスフィルタ施したものである。このＬ’は、主電源サイクル数で平均した負荷値を表す（represent）。すなわち、主電源サイクル数で平均した負荷値に対応するものである。
【００７２】
高調波規格に対応し、効率を最大化する適切なＫの値を決定するには、最初に、負荷値毎に異なったＫ用の理論値を演算する必要がある。これらの値は、指数関数曲線をフィッティングすることにより導出される。この指数関数曲線によって、どのようなＬ’の値が与えられても、Ｋの値を導出することができる。
【００７３】
Ｋ用の理論値は、以下の工程によって演算される。
ａ）複数の負荷値を認識する。例えば、最大負荷値の何パーセントであるか、である。
ｂ）関連する高調波規格を用いて、ターンオン位相角の限界値を演算する。すなわち、各認識された負荷値毎の、導通期間（角）αを開始することができる最大の位相角を演算する。この限界値は、高調波規格に対応すると認識された導通期間αの最も小さい値と略対応する。なぜならば、導通期間（角）αは、Ｖｐｅａｋをおおよその中心として、上述した遅延はあるものの、略対称となっているからである。
ｃ）パワーコンバーターの特性分析から、各認識された負荷値毎に、効率を最大化する最適なターンオン位相角限界値を測定／演算する。この場合も、この値は、効率を最大化すると認識された最適導通期間（角）αと略対応する。
ｄ）各認識された負荷値毎に、ｂ）工程とｃ）工程で演算された２つのターンオン位相角限界値のうち、小さいほうを選択する。
ｅ）要求されたターンオン角のサイン（sin、正弦）によってＫの値を計算する。
【００７４】
表１および表２は、エナジースター高調波規格に対応する典型的な１８０Ｗ製品の各数字を示すものである。
【００７５】
表１は、異なる負荷値毎の、エネジースター規格において定められたＰＦ（力率）限界値と、演算によって求められた最大ターンオン位相角を示すものである。ここで、表に示した規格は、ＰＦ限界値を課していない。なぜならば、理論的には、９０度のターンオン角を有することが可能だからである。しかしながら、特に、ターンオン角は、信頼性のある電流パルスを生成するため、常に９０度より小さい値となる。
【００７６】
表２は、エナジースター規格用の最大ターンオン位相角（ここでは“エナジースター限界値”としている）を示している。効率を最大化するための最適ターンオン位相角は、表中では、“効率限界値“と示している。これら２つの限界値のうち小さいほうがターンオン角として選択され、表中では、”ターンオン角“と示されている。さらに、選択されたターンオン位相角から演算されたＫの値は、表中では、”Ｋ“と示されている。
【００７７】
Ｋの理論値が演算されると、以下の（６）式により、指数関数曲線にフィッティングが行われる。
Ｋ＝Ｋｍｉｎ＋（Ｋｍａｘ−Ｋｍｉｎ）×（ｅｘｐ（−Ｘ／ｃｏｎｓｔａｎｔ））  …（６）
ここで、Ｘ＝負荷値−Ｏｆｆｓｅｔ１である。Ｏｆｆｓｅｔ１は、第１の負荷レベルである。
【００７８】
より具体的には、
Ｉｆ  Ｘ＞０
｛
Ｋ＝Ｋｍｉｎ＋（Ｋｍａｘ−Ｋｍｉｎ）（１−（Ａ*Ｘ−Ｂ*Ｘ２＋Ｃ*Ｘ３））
Ｉｆ（Ｋ＜Ｋｍｉｎ）  ｔｈｅｎ  Ｋ＝Ｋｍｉｎ
｝
Ｅｌｓｅ  Ｋ＝Ｋｍａｘ
である。
【００７９】
上記手順は、上記（６）式の近似式を計算していることに等しい。
【００８０】
上記（６）式におけるＫｍａｘとＫｍｉｎは、パワーコンバーターおよび／または負荷の技術的要求に従って定められる。
【００８１】
Ｋｍａｘは、約０．８７に設定されるのが好ましい。どのような場合においても、Ｋｍａｘは、０．９よりも小さい。なぜならば、０．９より値が大きくなるとＰＦ（力率）が低下し、ヒステリシスが小さいような場合、これを改善することは困難だからである。
【００８２】
高調波の規格に対応するよう要求されていない場合には、Ｋｍｉｎは、０．１〜０．２５の範囲で設定されるのが好ましい。これにより、供給された電流がゼロクロスした後に発生する、可聴ノイズの原因となる電流オーバーシュート（current overshooting）を防止できる。
【００８３】
１８０ＷのＰＳＵの場合、Ｋの最小値は、０．４５である。そして、ゼロクロス近傍における電流オーバーシュートという問題が発生しない。
【００８４】
図１２ａは、表１のＰＦ限界値を満たすよう設計された１８０ＷのＰＳＵにおけるＫｖｓ負荷値のグラフである。
【００８５】
表１
2012147663.tif 000003
【００８６】
表２
2012147663.tif 000004
【００８７】
表３は、エナジースター規格（アメリカ規格）のＰＦ（力率）規格を満たすＫの測定最小値を示すものである。この計算されたＫの値は、Ｋｍｉｎ＝０．４５３、Ｋｍａｘ＝０．８７、Ａ＝２、Ｂ＝１、Ｃ＝０．０１５としてフィッティングを行った結果である。高電力設計においては、Ｋｍｉｎの値が減少する。これは、Ｋの値が低い状態での駆動は、高い力率（ＰＦ）となり（実効電流が減少した状態で）、高い効率性を発揮するからである。Ｋｖｓ負荷値のグラフを、図１２ｂに示す。
【００８８】
効率性を最大化するために、Ｋは、示されている値よりも低いこと（より大きな導通期間（角）α）が望ましい。Ｋの適切な値は、電源回路の設計に依存する。ここで測定値は、３００ＷのＰＦＣデバイスのＫｖｓ負荷値の値である。このデバイスは、エナジースターの規格を満たしている。
【００８９】
表３
2012147663.tif 000005
【００９０】
整流入力電圧Ｖｒｅｃと参照オフセット電圧Ｖｏｆｆは、比較モジュール１５の入力として提供される。比較モジュール１５は、整流入力電圧Ｖｒｅｃと参照オフセット電圧Ｖｏｆｆを比較し、オン／オフ信号Ｓを以下の（４）式、（５）式に従い生成する。
Ｓ＝１（ｏｎ）  ｗｈｅｎ  ＶＡＣ＞Ｖｏｆｆ＋Ｈ，  ａｎｄ  …（４）
Ｓ＝０（ｏｆｆ）  ｗｈｅｎ  ＶＡＣ＜Ｖｏｆｆ  …（５）
ここで、Ｈは、ヒステリシスを表す。
【００９１】
また、整流入力電圧Ｖｒｅｃと参照オフセット電圧Ｖｏｆｆは、波形生成モジュール１６の入力として提供される。波形生成モジュール１６は、以下の（２）式を用いて参照波形Ｉｒｅｆを生成する。
Ｉｒｅｆ＝Ｄ．Ｇ．（ＶＡＣ−Ｖｏｆｆ）  …（２）
【００９２】
上記（２）式において、Ｄは、ゲイン補正のために必要な信号であり、（ＶＡＣ−Ｖｏｆｆ）が整流されたＡＣ電圧の最大値Ｖｐｅａｋと比較して減少することを補償するためのものである。
【００９３】
Ｇは、ＰＦＣデバイスの出力を制御する制御回路によって決定される相互コンダクタンス項である。
【００９４】
本実施形態においては、以下の（９）式により、１次のゲイン補正Ｄを求めている。
Ｄ＝Ｖｐｅａｋ／（Ｖｐｅａｋ−Ｖｏｆｆ）  …（９）
【００９５】
もし、Ｄが導通デューティサイクルα／１８０度となる場合には、さらに正確なゲイン補正が行われてもよい。
【００９６】
参照波形Ｉｒｅｆは、ＰＷＭモジュール１７の入力として提供される。ＰＷＭモジュール１７は、参照波形Ｉｒｅｆに基づき、ＰＷＭ（Pulse Width Modulation）信号を提供する。
【００９７】
ＰＷＭ信号とＳは、バッファーモジュール１８に入力として提供される。バッファーモジュール１８は、参照波形Ｉｒｅｆにしたがって入力電流を成形するよう、電流成形モジュール１１を駆動する。この駆動は、導通期間（角）αの間であってＳ＝１の場合に行われる。
【００９８】
図２から５は、図１に示す回路の動作を示す図である。
【００９９】
図２は、メインループプロセスを示すものである。このメインループプロセスは、典型的な無限ループとして実装されている。
【０１００】
ステップＳ１１において、Ｖｒｅｃ＞Ｖｏｆｆ＋Ｈが判定される。もし、この判定が真であるならば、プロセスは、ステップＳ１２に移行する。ステップＳ１２では、Ｓの値が判定される。もし、Ｓ＝０（ステップＳ１２の判定が偽）であるならば、プロセスは、ステップＳ１３に移行する。ステップＳ１３では、ＳはＳ＝１とされ、電流成形モジュール１１を駆動可能な状態となる。その後、プロセスは、ステップＳ１６に移行する。もし、Ｓ＝１（ステップＳ１２の判定が真）であるならば、電流成形モジュール１１は、既に、駆動可能な状態である。その後、プロセスは、ステップＳ１６に移行する。
【０１０１】
もし、ステップＳ１１の判定が偽であったならば、プロセスは、ステップＳ１４へ移行する。ステップＳ１４では、Ｓの値が判定される。もし、Ｓ＝１（ステップＳ１４の判定が偽）であるならば、プロセスは、ステップＳ１５に移行する。ステップＳ１５では、ＳはＳ＝０とされ、電流成形モジュール１１を駆動不可能な状態となる。もし、Ｓ＝０（ステップＳ１４の判定が真）であるならば、既に、電流成形モジュール１１の駆動は不可能な状態である。その後、プロセスは、ステップＳ１６に移行する。
【０１０２】
ステップＳ１６において、メインループプロセスにおいて予定されたタスクで決定された値を反映させるために、いくつかのフィルタ係数がアップデートされる。そしてその後、プロセスは、Ｓ１１に戻る。
【０１０３】
その結果、整流入力電圧Ｖｒｅｃが参照オフセット電圧Ｖｏｆｆよりも大きい場合、電流成形モジュール１１の駆動が可能となる。これは、導通期間（角）αの間、駆動するということと対応している。導通期間（角）αは、わずかな遅延はあるが、主電源の電圧の最大値をおおよその中心としている。この導通期間（角）αは、参照オフセット電圧Ｖｏｆｆの変化に伴い変化する。
【０１０４】
図３は、タスクＴ１を示す図である。タスクＴ１において、参照オフセット電圧Ｖｏｆｆが決定される。タスクＴ１は、タスクスケジューラーや割り込みサービスルーチン（interrupt service routine）等によって、メインループの動作中、一定間隔で実行される。
【０１０５】
ステップＳ２１では、第１の決定モジュール１２が、整流ＡＣ電圧の最大値Ｖｐｅａｋを決定する。ステップＳ２２では、Ａ、Ｂ、Ｃ、Ｋｍｉｎ、およびＫｍａｘの値が、記憶モジュール１３に記憶されたルックアップテーブルから読み出される。ステップＳ２３では、Ｌの値を取得する。ステップＳ２１からステップＳ２３は、どのような順番で実行されてもよいし、このうち、いくつかまたは全てのステップは、同時に実行されてもよい。ステップＳ２４では、第２の決定モジュール１４が、上記（１）式および（３）式に従い、参照オフセット電圧Ｖｏｆｆの値を演算する。ステップＳ２４の工程の後、タスクＴ１は終了する。
【０１０６】
上記（１）式および（３）式から、参照オフセット電圧Ｖｏｆｆが整流ＡＣ電圧の最大値Ｖｐｅａｋに対し、どの程度のパーセンテージであるか、および参照オフセット電圧Ｖｏｆｆが負荷値Ｌに応じて変化することがわかる。
【０１０７】
この結果、参照オフセット電圧Ｖｏｆｆ、および導通期間（角）αは、瞬時負荷値Ｌに応じて変化する。
【０１０８】
図４は、タスクＴ２を示す図である。タスクＴ２では、参照波形Ｉｒｅｆが生成される。タスクスケジューラーや割り込みサービスルーチン（interrupt service routine）等によって、メインループの動作中、一定間隔で実行される。
【０１０９】
ステップＳ３１では、整流入力電圧Ｖｒｅｃが取得される。ステップＳ３２では、参照オフセット電圧Ｖｏｆｆの現在値が取得される。ステップＳ３３では、Ｄの現在値が取得される。ステップＳ３１からステップＳ３３は、どのような順番で実行されてもよいし、このうち、いくつかまたは全てのステップは、同時に実行されてもよい。ステップＳ３４において、第３の決定モジュールが上記（３）式により、参照波形Ｉｒｅｆを演算する。ステップＳ３４の工程の後、タスクＴ２は終了する。
【０１１０】
Ｄは、上記（９）式により、決定される。
【０１１１】
図２から図４において、これらのフローダイアグラムは、本発明を説明するために、実際の動作を簡略化したものであることは理解されるであろう。実際、これらに追加の様々な機能が追加されてもよい。しかしながら、そのような機能を追加、実行することは、当業者にとって容易であり、本発明の理解に特に必要でないことから、ここでは説明しない。
【０１１２】
上述の構成によって、導通期間（角）αは、効率性を向上させるため、瞬時負荷値Ｌに応じて変化する。これに関し、効率性に影響を与える２つの主要な要因は、スイッチング損失と導電損失である。スイッチング損失は、導通期間（角）αを小さくすることによって減少することができる。なぜならば、導通期間（角）αが小さければ、主電源の半サイクルごとのスイッチング動作の数を減らすことができ、結果としてスイッチング損失を減らすことになるからである。しかしながら、この手法では、高い実効電流（rms current）となってしまい、導電損失が増大する。
【０１１３】
低負荷の場合、スイッチング損失が支配的である。そのため、導通期間（角）αを小さくすることにより、全体の効率を改善することができる。
【０１１４】
高負荷の場合、導電損失が支配的である。そのため、導通期間（角）αを大きくすることにより、全体の効率を改善することができる。
【０１１５】
図５は、ＰＦＣ回路によって制御される典型的なＤＳＰ（Digital Signal Processor）の全体効率を示す図である。図５には、このＤＳＰが
１）主電源の半サイクル（１８０度）の全て範囲で駆動する場合
２）９０度で固定された導通期間（角）の範囲で動作する場合
の効率が記載されている。
【０１１６】
図５に示すように、より高負荷な領域では、導通期間（角）を小さくすることによる効率性の改善が減少している。そして、より大きい導通期間（角）が好ましい。
【０１１７】
加えて、上述の構成によって、参照波形Ｉｒｅｆは、導通期間（角）αを決定するのに用いられたのと同じ参照オフセット電圧Ｖｏｆｆに基づく。したがって、参照波形Ｉｒｅｆのゼロクロスポイントは、電流成形モジュール１１のスイッチオン、スイッチオフポイントと一致する。これにより、入力電流の波形内において、急峻なエッジの発生を避けることができ、高調波成分を減少させることができる。これにより、従来より小さい導通期間（角）αであっても、高調波成分の規格に対応することが可能となる。結果として、特に、低負荷の場合に、効率性を改善することができる。
【０１１８】
図６は、ＰＦＣ回路によって制御されたＤＳＰが生成した波形を示す図である。トレース６１は、整流されたＡＣ入力電圧ＶＡＣを表す。トレース６２は、成形された入力電流を示す。トレース６２は、整流されたＡＣ入力電圧ＶＡＣと近似となっていることがわかる。トレース６３は、ＰＦＣ回路のＤＣ（直流）出力電圧を表す。
【０１１９】
本発明は、例えば、ＤＳＰやマイクロプロセッサー内のソフトウェアにおいて実行される。本発明は、また、ハードウェアにより実現可能である。
【０１２０】
図８から図１１は、本発明に従ってプログラムされたデジタル信号コントローラーの機能を示すフローチャートである。
【０１２１】
図８は、コントローラーに実装されたメインループを示すフローチャートである。このメインループは、典型的な無限ループとして実装されている。このメインループは、例えば、変数Ｋや参照オフセット電圧Ｖｏｆｆといった、使用する情報をアップデートするために、他のタスクスケジューラーや割り込みサービスルーチン（interrupt service routine）等によって、一定間隔で実行される他のタスクに依存するものである。
【０１２２】
図９は、タスク１を示すフローチャートである。タスク１は、Ｖｐｅａｋを更新するために、一定間隔で実行される。Ｖｐｅａｋは、主電源の電圧の最大値である。
【０１２３】
図１０および図１１は、電流ループ用のコントロールループフィルタを処理するタスク２と、電圧ループ用のコントロールループフィルタを処理するタスク３とを示すフローチャートである。タスク３の出力は、相互コンダクタンス項である要求信号Ｄｅｍａｎｄ（Ｖｏｕｔ）である。Ｄｅｍａｎｄ（Ｖｏｕｔ）は、電圧と乗算されると、電流コントロールループで使用される電流参照値を導出することができる。この要求信号Ｄｅｍａｎｄ（Ｖｏｕｔ）は、上記（２）式におけるＧに対応する。
【０１２４】
図７は、本発明の実施形態に係るＰＦＣ回路を備える単相ブーストコンバーターの簡略化した回路図である。
【０１２５】
このコンバーターは、４つのダイオードブリッジ整流器７１と、平滑コンデンサＣ１から成る整流回路７０を備える。このブリッジ回路は、二つのノードを介して、ＡＣ入力電圧ＶＡＣ（図示せず）に接続されている。平滑コンデンサＣ１は、ブリッジ回路の別の２つのノードに、並列に接続されている。平滑コンデンサＣ１の両サイドに接続された結線は、それぞれ、整流回路７０で生成された整流入力電圧Ｖｒｅｃを伝達する。この信号は、図７において、ＡＣとして識別される。
【０１２６】
入力インダクタＬ１は、平滑コンデンサＣ１の一方の端子に接続されている。入力インダクタＬ１は、ダイオードＤ１の陽極（anode）側に直列に接続されている。
【０１２７】
ＭＯＳＦＥＴのような、制御可能なスイッチ７２は、平滑コンデンサＣ１と並列に接続されている。スイッチ７２の一方の端子は、入力インダクタＬ１と、ダイオードＤ１の間のノードに接続されている。
【０１２８】
第２のコンデンサＣ２は、平滑コンデンサＣ１およびスイッチ７２と、並列に接続されている。第２のコンデンサＣ２のもう一方の端子は、ダイオードＤ１の陰極（cathode）側に接続されている。
【０１２９】
第２のコンデンサＣ２の出力は、負荷（図示せず）に供給されるコンバーターの出力電圧信号Ｖｏｕｔを表す。出力電圧信号Ｖｏｕｔは、図７において、ＯＵＴＰＵＴとして識別される。
【０１３０】
モジュール７３には、ローパスフィルタ７４に入力され、その後、増幅器Ａ３の反転入力端子（inverting input）に入力される負荷信号（図７中では単に“Ｌｏａｄ“と識別されている）が存在している。抵抗Ｒ２は、ローパスフィルタ７４と、増幅器Ａ３との間に接続されている。ゼロ負荷時のオフセット（Zero load offset）を表すリファレンスは、非反転入力端子(non-inverting input)から増幅器Ａ３に入力される。抵抗Ｒ２は、増幅器Ａ３の出力端子と反転入力端子との間に接続されている。
【０１３１】
負荷信号は、下流の負荷（downstream load）から導出されることが好ましい。しかしながら、負荷信号は、シグナル強度の平均から導出されてもよい。
【０１３２】
モジュール７３内のローパスフィルタ７４は、負荷値Ｌを表す信号を提供するため、入力された負荷信号をフィルタ処理する。増幅器Ａ３は、この信号を増幅し、ゲイン調整された負荷信号を提供する。
【０１３３】
モジュール７９において、整流入力電圧Ｖｒｅｃ（ＡＣ）は、直列に接続された抵抗Ｒ４、Ｒ５によって分周（divide down）され、Ｒ４とＲ５との間のノードに接続されたフィルタ７５に入力される。
【０１３４】
フィルタ７５は、分周された整流入力電圧Ｖｒｅｃをフィルタリングし、Ｖｐｅａｋを提供する。Ｖｐｅａｋは、整流入力電圧Ｖｒｅｃの最大値を表す。
【０１３５】
モジュール７３およびモジュール７９からの出力は、それぞれ、乗算器Ｍ２で結合される。乗算器Ｍ２は、２つの信号を乗算し、整流入力電圧Ｖｒｅｃの最大値と、ゲイン調整された負荷値Ｌとの積である信号を提供する。この信号は、参照オフセット電圧Ｖｏｆｆであり、図７中ではｏｆｆｓｅｔとして識別される。
【０１３６】
モジュール７６において、整流入力電圧Ｖｒｅｃ（ＡＣ）は、直接接続されている抵抗Ｒ６、Ｒ７によって分周され、増幅器Ａ１の非反転入力端子に入力される。増幅器Ａ１の非反転入力端子は、抵抗Ｒ６とＲ７との間のノードに接続されている。
【０１３７】
乗算器Ｍ２の出力端子は、増幅器Ａ１の反転入力端子に接続されている。抵抗Ｒ８は、乗算器Ｍ２の出力端子と、増幅器Ａ１の反転入力端子との間に接続されている。抵抗Ｒ９は、増幅器Ａ１の出力端子と、反転入力端子との間に接続されている。
【０１３８】
増幅器Ａ１の出力は、整流入力電圧Ｖｒｅｃ（ＡＣ）の分周値と参照オフセット電圧Ｖｏｆｆ（ｏｆｆｓｅｔ）の和となる。
【０１３９】
モジュール７７において、第２のコンデンサＣ２の一方の端子は、増幅器Ａ２の反転入力端子に接続されている。これにより、出力電圧信号Ｖｏｕｔ（ｏｕｔｐｕｔ）が増幅器Ａ２に提供される。抵抗Ｒ１０は、第２のコンデンサＣ２と、増幅器Ａ２の反転入力端子との間に接続されている。抵抗Ｒ１１は、増幅器Ａ２の出力端子と、反転入力端子との間に接続されている。
【０１４０】
増幅器Ａ２の非反転入力は、所望の出力電圧を表す参照値（Ref）に設定されている。
【０１４１】
増幅器Ａ２の出力は、得られた出力電圧と所望の出力電圧との差を表す誤差信号としての機能を有する。
【０１４２】
モジュール７６とモジュール７７の出力は、それぞれ、乗算器Ｍ１において結合される。乗算器Ｍ１は、２つの信号を乗算する機能を有する。
【０１４３】
乗算器Ｍ１は、ＡＣ電圧の２乗に逆比例する追加入力を受け入れてもよい。これは、線間電圧による回路ゲインの変動を除去するために、連続通電モード（Continuous Conduction Mode）ＰＦＣ回路においてよく見られる手法である。
【０１４４】
乗算器Ｍ１の出力は、参照波形Ｉｒｅｆを表す。
【０１４５】
乗算器Ｍ１の出力端子は、増幅器Ａ４の非反転入力に接続されている。
【０１４６】
増幅器Ａ４の反転入力端子は、コンバーターのＡＣ入力電流に接続されている。図７に示すように、センシング抵抗Ｒ１は、平滑コンデンサＣ１と、スイッチ７２との間に接続されている。さらに、増幅器Ａ４の反転入力端子は、センシング抵抗Ｒ１とスイッチ７２との間のノードに接続されている。しかしながら、別のセンシングスキームが用いられてもよい。抵抗Ｒ１２は、センシング抵抗Ｒ１と増幅器Ａ４の反転入力端子との間に接続されている。抵抗Ｒ１３は、増幅器Ａ４の出力端子と、反転入力端子との間に接続されている。
【０１４７】
増幅器Ａ４は、内部電流ループ誤差増幅器として機能する。その出力は、比較器Ｃｏｍｐ２用に、要求信号（参照波形）を設定する。
【０１４８】
増幅器Ａ４の出力端子は、比較器Ｃｏｍｐ２の一方の入力端子に接続されている。比較器Ｃｏｍｐ２のもう一方の入力端子は、三角波生成器（図示せず）に接続されている。三角波生成器は、三角波を生成する。比較器Ｃｏｍｐ２は、三角波と、増幅器Ａ４から出力される要求信号とを比較し、スイッチ７２を駆動するためのＰＷＭ出力信号を提供する。
【０１４９】
モジュール７８において、整流入力電圧Ｖｒｅｃ（ＡＣ）は、直列に接続された抵抗Ｒ１４、Ｒ１５によって分周され、さらに、比較器Ｃｏｍｐ１の一方の入力端子に入力される。この比較器Ｃｏｍｐ１の一方の入力端子は、抵抗Ｒ１４と、抵抗Ｒ１５との間のノードに接続されている。
【０１５０】
比較器Ｃｏｍｐ１のもう一方の入力端子は、乗算器Ｍ２の出力端子と接続されている。
【０１５１】
比較器Ｃｏｍｐ１は、分周された整流入力電圧Ｖｒｅｃと、参照オフセット電圧Ｖｏｆｆとを比較し、信号を出力する。この信号は、整流入力電圧Ｖｒｅｃが、参照オフセット電圧Ｖｏｆｆよりも大きいか小さいかを表す。
【０１５２】
比較器Ｃｏｍｐ１、Ｃｏｍｐ２の出力は、それぞれ、バッファーＢ１に提供される。Ｂ１の出力端子は、スイッチ７２の制御端子に接続されている。Ｂ１の出力により、スイッチ７２は制御される。
【０１５３】
バッファーＢ１は、比較器Ｃｏｍｐ１の出力が、整流入力電圧Ｖｒｅｃが参照オフセット電圧Ｖｏｆｆよりも大きいことを示す場合にのみ、比較器Ｃｏｍｐ２のＰＷＭ出力信号を提供することにより、回路の電力段（power stage）を駆動する。
【０１５４】
したがって、力率改善（ＰＦＣ）は、導通期間（角）αの全範囲において実行される。導通期間（角）αは、負荷値Ｌに依存する。この導通期間（角）αは、参照オフセット電圧Ｖｏｆｆに依存する。
【０１５５】
さらに、ＰＷＭを調整する参照波形Ｉｒｅｆは、整流入力電圧Ｖｒｅｃと参照オフセット電圧Ｖｏｆｆとの差に対応する、ゲイン調整された信号である。参照オフセット電圧Ｖｏｆｆは、導通期間（角）αを決定する。そのため、入力電圧の波形において、急峻な登りエッジおよび下りエッジが発生することを回避することができる。
【０１５６】
図７に示した回路の増幅器Ａ１−Ａ４において与えられるゲインは、特別なアプリケーション用に、参照オフセット電圧Ｖｏｆｆに依存する導通期間（角）αが、関連する高調波成分の規格に対応するよう設定される。
【０１５７】
いずれかまたは全ての増幅器によって与えられるゲインは、固定値でも、その他の規格によって変動する値でもよい。本実施形態においては、いずれかまたは全てのゲインは、供給される電圧の状態に応じるものである。
【０１５８】
以上説明した実施形態は、本発明を説明するための１例でしかないことは理解されるところであろう。実際、本発明は、異なる構成に適用されてもよいし、実施形態の細かな点の追加または変更は、当業者にとって実施容易であろう。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【外国語明細書】
POWER FACTOR CORRECTION DEVICE
[0001]        The present invention relates to a power factor correction (PFC) device, and to power converter which incorporates a PFC device.
[0002]        The requirement for loads connected to the AC mains to draw power with low harmonic distortion has existed for many years.  In Europe, EN61000-3-2 is the relevant standard for single phase power supplies.  EN61000-3-2 sets different limits, depending on the end equipment.  
[0003]        For industrial applications, EN61000-3-2 defines limits in terms of absolute levels of harmonic content.  In practice, power supplies which operate at up to 100W, with a power factor of around 0.6, comply with these absolute limits without a need for additional power factor correction.  However, at higher power levels, a higher power factor, close to unity, is required.
[0004]        For lighting and computer equipment, EN61000-3-2 defines more stringent harmonic current limits, such that a power factor close to unity is required at lower power levels than for industrial applications.
[0005]        A common power factor correction technique, aimed at achieving compliance with EN61000-3-2, involves shaping the input current to be nearly sinusoidal.  For lower loads, some level of cross-over distortion in the input current waveform can be tolerated whilst still meeting the legislative requirements.  Thus, PFC circuits which create other input waveforms and achieve compliance with EN61000-3-2 are also known.  However, square wave or quasi-square wave waveforms with steep edges are generally avoided, since these tend to have high harmonic content, and can also result in increased levels of audible noise.
[0006]        Previous attempts to achieve compliance with harmonic content legislation have achieved success at the expense of reduced efficiency, due, for example, to increased switching losses.
[0007]        US 7 295 452 discloses a boundary-conduction-mode (BCM) PFC circuit which uses phase control.  The circuit operates at a switching frequency which is approximately inversely proportional to the instantaneous input current. To avoid excessively high frequencies around the mains zero crossings, operation is started and stopped symmetrically around the peak of the mains, which results in a sinusoidal input current, with part of the waveform near the zero crossings missing (ie zero current), and steep rising and falling edges where the converter is started and stopped.  These steep edges result in undesirable higher order harmonics.   
[0008]        According to a first aspect of the present invention there is provided a PFC (power factor correction) device (circuit) for shaping an input current of a power converter, the PFC device comprising:-
means for receiving a rectified input voltage Vrec derived from an AC (alternating current) input voltage VAC;
load determining means for determining a load value L which represents the power drawn by a load supplied by the power converter;
current shaping means for shaping the input current of the power converter to follow a reference waveform Iref; and
control means for controlling the current shaping means to operate over a conduction interval α during each positive and negative half cycle of the AC input voltage;
wherein the duration of the conduction interval α is controlled in accordance with the load value L.
[0009]        According to a second aspect of the invention, there is provided a power converter circuit comprising:-
input terminals for receiving an alternating current (AC) input voltage VAC and output terminals for supplying power to a load;
load determining means for determining a load value L representative of the power drawn by the load; 
a rectifying circuit for rectifying the AC input voltage VAC to provide a rectified input voltage Vrec;
an inductive device;
switching means for controllably coupling the inductive device to the rectifying circuit such that the rectified input voltage Vrec is applied across the inductive device; 
conduction interval control means for enabling coupling of the inductive device to the rectifying circuit during a conduction interval α within each positive and negative half cycle of the AC input voltage, wherein the length of the conduction interval α is controlled in accordance with the load value L; and
current shaping control means for controlling the switching means during the conduction interval α, to repeatedly couple the inductive device to the rectifying circuit and thereby shape the waveform of the current flowing into the inductive device to follow a reference waveform Iref.
[0010]        It will be appreciated that outside the conduction interval α, the inductive device is disconnected from the rectifying circuit.
[0011]        By controlling the conduction interval (ie the conduction angle) α in accordance with the load, it is possible to improve efficiency.
[0012]        In this respect, a shorter conduction angle reduces the number of switching events in each half cycle of the AC voltage input, and thus results in lower average switching losses.  However, a shorter conduction angle also results in  higher rms current, and thus increased conduction losses.
[0013]        At lower loads, switching losses dominate over conduction losses.  Thus, at lower loads, the conduction interval can be set at the minimum necessary to meet the relevant harmonic current legislation, in order to reduce switching losses, and thereby improve the overall efficiency.
[0014]        At higher loads, conduction losses increase and typically dominate over switching losses.  Thus, at higher loads, a longer conduction interval is required in order to reduce conduction losses, and thereby improve the overall efficiency.   In order to meet harmonic limits at these higher loads, it is necessary to increase the conduction interval.  Thus, the harmonic limits set the minimum conduction interval.  However, for maximum efficiency, the conduction interval α may exceed the duration necessary to achieve compliance with harmonic content requirements. 
[0015]        It has been found that, with the present invention, particular improvements in efficiency are achieved at lower loads.  For power supplies rated at up to 300W, some improvement in efficiency over the whole load range is possible, because it is not necessary to operate with a conduction interval α equal to 180 degrees in order to meet harmonic content requirements. 
[0016]        As an example, considering equipment which needs to comply with EN61000-3-2 class A, the higher frequency limits (15th-39th harmonic) are 2.25A/n where n is the harmonic number.  If the input current tends towards a square wave, as will be the case with a phase cutting design with, say, 90 degrees conduction per half cycle, there will be harmonic currents that reduce at a rate tending towards 1/n (that of a square wave), limiting the fundamental to around 2.25A.  A waveform that does not have high high-frequency harmonics can be used at higher fundamental currents.  For example, in the case of harmonics rolling off at 1/n initially, then the 3rd harmonic limit can be met with a fundamental of 6.9A rms, or the 5th harmonic limit can be met with a fundamental of 5.7A rms, provided the higher frequency harmonics roll-off at a faster rate.  With the present invention, the relevant limits are typically the 3rd and 5th harmonics, with higher order harmonics below the required levels. 
[0017]        For a given load value, the conduction interval is preferably substantially equivalent to the higher of:-
a) a minimum conduction interval to comply with harmonic current requirements and
b) a conduction interval calculated to substantially maximise efficiency.
[0018]        The conduction interval α preferably increases with load over at least up to a maximum value. Preferably, above said maximum value, the conduction angle α is fixed.  The conduction interval α preferably increases with load above a minimum value. Preferably, below said minimum value, the conduction angle α is fixed. The conduction interval preferably increases substantially exponentially with load.
[0019]        The device/circuit is preferably configured such that the duration of the conduction interval α is at least as long as required to ensure that harmonic content in the input signal does not exceed a predetermined limit.
[0020]        Thus, the load dependent conduction angle employed by the present invention gives rise to a system which can be configured to meet the relevant legislative requirements, whilst achieving improved efficiency.
[0021]        Preferably the control means is configured to operate the current shaping means over a conduction interval α, wherein:-
below a lower threshold load value, the conduction interval α is substantially equal to a minimum conduction interval αmin;
between said lower threshold load value and a higher threshold load value, the conduction interval is higher than said minimum conduction interval αmin, and increases with increasing load; and
above the higher threshold load value the conduction interval is fixed at a maximum conduction interval αmax.
[0022]        The minimum conduction angle αmin is preferably 50 to 70 degrees, more preferably substantially 60 degrees.  
[0023]        The lower threshold load value is preferably 50 to 100W, more preferably substantially 75W.  
[0024]        The higher threshold load value is preferably determined based on the power level of the equipment and its harmonic requirements.  For instance, a 400W PFC device designed to comply with EN61000-3-2 does not require a conduction angle greater than 90 degrees to comply with the harmonic requirements.  However, a maximum conduction angle in the range 120-150 degrees is desirable to increase efficiency. 
[0025]        The maximum conduction angle is preferably 150 to 170 degrees, more preferably substantially 160 degrees, provided this complies with harmonic requirements.  This is because, power drawn from the mains around the zero crossings is low.
[0026]        It will be appreciated that the actual load threshold values and maximum and minimum conduction intervals will depend on the properties of the system, the end application and the AC input voltage.
[0027]        It will be appreciated that the load value referred to herein may be an instantaneous load value, averaged over a number of mains cycles. 
[0028]        The conduction interval is preferably substantially symmetrical about the peak rectified input voltage Vpeak.  The centre of the conduction interval may lag slightly behind Vpeak.  For example, a lag in the range of 0-10 degrees, typically substantially 4 degrees.  
[0029]        A slightly lagging waveform is preferred for two reasons. Firstly, it offsets the leading current, typically found in the input EMC filter associated with the PFC device.  Secondly, it allows the PFC to discharge the output capacitance associated with the bridge rectifier, which allows this voltage to be directly sensed to determine the point in the AC voltage where conduction should start and stop.  This is possible because the starting voltage is greater than the stopping voltage, which can only occur if the AC supply has gone through the zero crossing and is increasing in magnitude.
[0030]        It will be appreciated that since the conduction angle falls within a positive or negative half cycle of the AC voltage input, the conduction angle is less than 180 degrees.
[0031]        In a preferred embodiment, the device/circuit further comprises determining means for determining a reference offset voltage in accordance with the load value, and the control means is configured to control the current shaping means to operate whilst the rectified voltage input is higher than a value substantially equal to said reference offset voltage.  
[0032]        That is to say, the conduction interval control means is configured to enable connection of the inductive device to the rectifying circuit whilst the rectified voltage input is higher than a value substantially equal to said reference offset voltage, and the current shaping control means is configured to shape the waveform of the current flowing into the inductive device whilst the rectified voltage input is higher than a value substantially equal to said reference offset voltage.
[0033]        Thus, the length of the conduction interval α is varied by varying the reference offset voltage Voff.
[0034]        The value of Vrec at which the current shaping means is enabled and disabled may be slightly higher or lower than Voff, due to hysteresis in the system. This is required to reject noise, as would be be appreciated by a person skilled in the art.
[0035]        The reference offset voltage Voff is preferably determined according to:-
Voff = K.Vpeak                                       (1)
where Vpeak is the peak value of the rectified voltage input, where K is dependent on, at least, the load value L.
[0036]        The value of K in formula (1) is limited to be in the range Kmin<K<Kmax, where Kmin >0 and Kmax <1.
[0037]        Thus, the reference offset voltage always falls within the voltage range of the rectified voltage input.
[0038]        The value of K in formula (1) preferably also depends on the relevant harmonic current legislation.
[0039]        The value of K is preferably predetermined on and end-application basis.  According to formula (1), Kmax sets the minimum conduction angle and Kmin sets the maximum conduction angle.  The control law in which the conduction angle moves between these two values preferably follows an approximately exponential function, optimized for the end-application.  The exponential function gives a fast initial rate-of-change in conduction angle at low load, and a reduced rate-of-change at higher loads.  Other functions could also be used.
[0040]        It will be appreciated that the device of the invention is configured for operation in continuous conduction mode (CCM), in which the input current is forced to follow a reference waveform. 
[0041]        Preferably, the device further comprises waveform generating means for generating the reference waveform Iref.
[0042]        Preferably the current shaping means is configured to shape the input current of the power converter to follow a reference waveform Iref which crosses zero at phase angles which substantially correspond to the start and end of the conduction interval α.
[0043]        This reduces harmonic content and audible noise.
[0044]        Further, the current shaping means is preferably configured to shape the input current of the power converter to follow a reference waveform Iref which has a substantially (positive) sinusoidal form over the conduction interval of the current shaping module. 
[0045]        This also reduces harmonic content and audible noise.
[0046]        The reference waveform Iref is preferably determined to be proportional to the difference between the rectified input voltage Vrec and a reference offset voltage Voff.
[0047]        Preferably the reference offset voltage is substantially equal to the rectified input voltage Vrec at the start and/or the end of the conduction interval α.
[0048]        Accordingly, the reference waveform has a positive sinusoidal form over the conduction interval of the current shaping module, which crosses zero at phase angles which substantially correspond to the start and end of the conduction interval α.  Thus, steep leading and trailing edges are avoided, which reduces harmonic current content in the shaped input current, and also reduces audible noise.  This means that harmonic content legislation can be satisfied with a shorter conduction angle than would otherwise be the case, which results in improved efficiency, particularly at lower load levels.
[0049]        More specifically, the reference waveform Vref is preferably determined according to:-
Iref = D.G.(Vrec-Voff)                         (2)
where D is a multiplier greater than or equal to 1.
[0050]        Preferably, D=Vrecpeak/(Vrecpeak-Voff), where Vrecpeak is the peak value of the rectified AC, and G is a variable transconductance term, which is determined by the controller to maintain the output voltage of the PFC device at the desired level.
[0051]        Multiplier D in formula (2) serves to gain correct the waveform represented by Vrec-Voff, to compensate for the fact that its peak amplitude is reduced compared to the rectified voltage input.
[0052]        In an alternative embodiment, the reference wave form is created from a look-up table phase locked to the AC input voltage.
[0053]        According to another aspect of the present invention there is provided a PFC (power factor correction) device for shaping an input current of a power converter, the PFC device comprising:-
means for receiving a rectified input voltage Vrec derived from an AC (alternating current) input voltage VAC;
load determining means for determining a load value L which represents the power drawn by a load supplied by the power converter;
determining means for determining a reference offset voltage in accordance with the load value;
current shaping means for shaping the input current of the power converter to follow a reference waveform Iref; and
control means for controlling the current shaping means to operate whilst the rectified voltage input is higher than a value substantially equal to said reference offset voltage.
[0054]        According to another aspect of the present invention there is provided a PFC (power factor correction) device for shaping an input current of a power converter, the PFC device comprising:-
a receiving module configured to receive a rectified input voltage Vrec derived from an AC (alternating current) input voltage VAC;
a load determining module configured to determine a load value L which represents the power drawn by a load supplied by the power converter;
a current shaping module configured to shape the input current of the power converter to follow a reference waveform Iref; and
a control module configured to control the current shaping module to operate over a conduction interval α during each positive and negative half cycle of the AC input voltage;
wherein the duration of the conduction interval α is controlled in accordance with the load value L.
[0055]        Preferably, the device further comprises a load determining module configured to determine a load value L which represents the power drawn by a load supplied by the power converter.  In this case the control module is preferably configured to control the current shaping module to operate whilst the rectified voltage input is higher than a value substantially equal to said reference offset voltage.
[0056]        Preferably, the device further comprises a waveform generating module for generating the reference waveform Iref.
[0057]        According to another aspect of the present invention there is provided a power converter comprising a power factor correction device, as defined in the claims.
[0058]        According to another aspect of the present invention there is provided a power converter comprising a PFC (power factor correction) device for shaping an input current of a power converter, the PFC device comprising:-
rectifying means for receiving an AC (alternating current) input voltage VAC and providing a rectified input voltage Vrec;
load determining means for determining a load value L which represents the power drawn by a load supplied by the power converter;
current shaping means for shaping the input current of the power converter to follow a reference waveform Iref; and
control means for controlling the current shaping means to operate over a conduction interval α during each positive and negative half cycle of the AC input voltage;
wherein the duration of the conduction interval α is controlled in accordance with the load value L.
[0059]        According to another aspect of the present invention there is provided a power converter comprising a PFC (power factor correction) device for shaping an input current of a power converter, the PFC device comprising:-
rectifying mean for receiving an AC (alternating current) input voltage VAC and providing a rectified input voltage Vrec;
load determining means for determining a load value L which represents the power drawn by a load supplied by the power converter;
determining means for determining a reference offset voltage in accordance with the load value;
current shaping means for shaping the input current of the power converter to follow a reference waveform Iref; and
control means for controlling the current shaping means to operate whilst the rectified voltage input is higher than a value substantially equal to said reference offset voltage.
[0060]        According to a further aspect of the present invention, there is provided a method of configuring a power supply, the method comprising:-
for a plurality of load values:-    
determining a minimum conduction interval to comply with harmonic current requirements;
determining a  conduction interval which substantially maximises efficiency; and
selecting the higher of said determined conduction intervals;
determining a function which relates conduction interval to load value, so as to substantially obtain said selected conduction intervals for the respective load values; and
configuring the power supply to control conduction interval/phase angle substantially according to said function.
[0061]        Preferably, the function is an exponential function.  It will be appreciated the conduction interval may be determined in terms of the turn-on phase angle.  The selected conduction interval/phase angle may be used to determine the value of the variable K as used in equation (1), in which case the function may relate conduction interval to load value in terms of K, and the conduction interval is preferably varied by varying the reference offset voltage Voff.
[0062]        The optional and preferred features defined in the description and the claims apply to all aspects of the invention.
[0063]        In particular, any or all aspects of the invention may comprise input terminals for receiving an alternating current (AC) input voltage VAC and output terminals for supplying power to a load.  Any or all aspects of the invention may comprise a rectifying circuit for rectifying the AC input voltage VAC to provide a rectified input voltage Vrec.  Any or all aspects of the invention may comprise an inductive device.  In any or all aspects of the invention, the current shaping means/module may comprise switching means/a switching module for controllably coupling the inductive device to the rectifying circuit such that the rectified input voltage Vrec is applied across the inductive device and current shaping control means for controlling the switching means during the conduction interval α to repeatedly couple the inductive device to the rectifying circuit and thereby shape the waveform of the current flowing into the inductive device to follow a reference waveform Iref.  Any or all aspects of the invention may comprise conduction interval control means for enabling coupling of the inductive device to the rectifying circuit during the conduction interval α.
[0064]        The present invention will now be described with reference to the accompanying drawings in which:-
Figure 1 shows a simplified schematic representation of a PFC circuit which embodies the present invention;
Figure 2 is a flow diagram which illustrates the main loop process of the circuit shown in figure 1;
Figure 3 is a flow diagram which illustrates a task T1 scheduled during the main loop process illustrated in figure 2;
Figure 4 is a flow diagram which illustrates a task T2 scheduled during the main loop process illustrated in figure 2;
Figure 5 shows the overall efficiency of an exemplary DSP controlled PFC circuit;
Figure 6 shows representative waveforms generated by a DSP controlled PFC circuit;
Figure 7 shows a simplified schematic representation of a single phase boost converter which comprises a PFC circuit which embodies the present invention; and
Figures 8 to 11 are flow charts which illustrate the functions of a digital signal controller programmed in accordance with the present invention;
Figure 12a is a graph of K vs load for a 180W PSU designed to comply with the PF limits in Table 1; and
Figure 12b is a graph of K versus load for Energy Star power factor compliance.
[0065]        Figure 1 shows a PFC circuit which embodies the present invention.  The circuit comprises a control module 10 and a current shaping module(switching circuit) 11.
[0066]        Switching circuits which shape an input current to follow the waveform of a reference signal are well known in the art.  For example, a boost pre-regulator such as that described in Texas Instruments application note SLUA269.  Accordingly, the components and functionality of the current shaping module 11 are not described in detail here. 
[0067]        A rectified voltage input Vrec is provided as an input to the control module, together with a load signal L, which represents the instantaneous current or power drawn by a load associated with the circuit.
[0068]        Vrec is provided as input to a first determining module 12 of the control module.  The first determining module determines the peak value of Vrec, Vpeak. 
[0069]        The control module comprises a storage module 13.  Storage module 13 stores a look-up table which comprises values for variables A, B, C, Kmin and Kmax which depend on the AC line voltage and permitted harmonic content levels according to the end application and the relevant legislation. 
[0070]        L and Vpeak are provided as inputs to a second determining module 14 of the control module, and suitable values for A, B, C, Kmin and Kmax are read out from the storage module 13.  
[0071]        The second determining module then calculates a reference offset voltage Voff according to:
Voff = K.Vpeak                                       (1)
where
K = Fn(L’, A, B, C, Kmin, Kmax)      (3)
and where L’is a low pass filtered version of the load L which represents the average load over a number of mains cycles.
[0072]        To determine suitable values for K, it is first necessary to calculate theoretical values for K for different load values, in order to meet harmonic requirements and to maximise efficiency.  These values are then curve fit to an exponential function from which a value of K can be derived for any given value of L’.
[0073]        The process of calculating theoretical values for K is as follows:-
a) identify a plurality of load values, for example as a percentage of the full load value.
b) using the relevant harmonic standard, calculate the turn-on phase angle limit, ie, the greatest angle at which the conduction interval can start, for each of the identified load values.  This is substantially equivalent to identifying the shortest conduction interval which meets the harmonic standard, since the conduction interval is substantially symmetric about Vpeak, with a known lag.
c) from analysis of the power converter characteristics, measure/calculate the optimised turn-on phase angle limit for each of the identified load values that maximises efficiency.  Again, this is substantially equivalent to identifying the optimum conduction interval for maximising efficiency.
d) for each of the identified load values, select the lower of the two turn-on phase angle limits identified in steps b) and c).
e) calculate K as the sine of the required turn-on angle.
[0074]        Tables 1 and 2 give exemplary figures for a 180W product which is intended to comply with the Energy Star harmonic standard.  
[0075]        Table 1 sets out the Power Factor (PF) limits specified in the Energy Star standard, and the calculated maximum turn-on phase angle for different load values.  Where the standard does not impose a PF limit, it is theoretically possible to have a turn-on angle of 90 degrees.  In practice, however, the turn-on angle will always be lower than 90 degrees to ensure that a reliable current pulse can be generated.
[0076]        Table 2 shows the maximum turn-on phase angle for Energy Star compliance in the column “Energy Star Limit”； the optimum turn-on phase angle for maximum efficiency in the column “Efficiency Limit”； the lower of these two limits, which is selected as the turn-on phase angle in the column “Turn-on Angle”； and the value of K calculated from the selected turn-on phase angle in the column “K”.
[0077]        Once theoretical values of K are calculated, these are curve fit the exponential function:-
K = Kmin + (Kmax - Kmin) *(exp(-X/constant))            (6)
where X = load-offset1 and offset1 is the first load level.
[0078]        More specifically, 
If X>0 
{
K = Kmin + (Kmax - Kmin)(1-(A*X-B*X2+C*X3))
If (K < Kmin) then K = Kmin
}
Else K = Kmax                                          
[0079]            This is an approximation to formula (6).
[0080]        Kmax and Kmin in formula (6) are determined in accordance with the technical requirements of the power converter and/or the load.  
[0081]        Kmax is preferably set at approximately 0.87.  In any case, Kmax is preferably less than 0.9, because values higher than 0.9 can cause a low power factor and implementation difficulties, such as small levels of hysteresis. 
[0082]        Kmin is preferably limited to a value in the range 0.1 to 0.25, unless otherwise required to meet harmonic requirements.  This prevents current overshooting after the supply has gone through a zero crossing, which can lead to audible noise.
[0083]        In the case of the 180W PSU, the minimum value of K is 0.45, and the issue of current overshooting around the zero crossing does not occur.
[0084]        Figure 12a is a graph of K vs load for a 180W PSU designed to comply with the PF limits in Table 1.
[0085]        TABLE 1
2012147663.tif 000018
[0086]        TABLE 2
2012147663.tif 000019
[0087]        Table 3 gives the measured minimum values of K to comply with Energy Star (a US specification) power factor requirements.  The calculated K value to fit this as Kmin = 0.453, Kmax = 0.87, A = 2, B = 1, C = 0.015.  For a high power design, the value of Kmin would be reduced since operation with lower values of K will result in a higher power factor (with reduced rms current) and higher efficiency.  A graph of K versus Load is shown in figure 12b.
[0088]        For maximum efficiency, K is desirably below the number indicated (wider conduction angle), the precise value being dependent on the power circuit design. The measured values are values of K vs load for a 300W PFC device, which meets the requirements of Energy Star.
[0089]        TABLE 3
2012147663.tif 000020
[0090]        Vrec and Voff are provided as inputs to a comparator module 15, which compares Vrec with Voff, to generate the on/off signal S, such that:
S = 1 (on) when VAC > Voff + H, and                     (4)
S = 0 (off) when VAC < Voff              (5)
where H represents hysteresis.
[0091]        Vrec and Voff are also provided as inputs to a waveform generating module 16, which generates a reference waveform Iref according to formula (2):
Iref = D.G.(VAC-Voff)                                        (2)
[0092]        In formula (2), D is a demand signal which provides gain correction, to compensate for the fact that (VAC-Voff) is small compared to the peak rectified AC voltage, Vpeak.
[0093]        G is a transconductance term determined by a control circuit that regulates the output of the PFC device.
[0094]        In an embodiment, 
D = Vpeak/(Vpeak - Voff)                     (9)
This provides first order gain correction.
[0095]        More complete gain correction may be provided if D also accounts for the conduction duty-cycle α/180 degrees.
[0096]        The reference waveform Iref is provided as an input to a PWM module 17, which provides a pulse width modulation signal PWM, based on the reference waveform Iref.
[0097]        The signals PWM and S are provided as inputs to a buffer module 18, which drives operation of the current shaping module 11 to shape the input current to follow the reference waveform Iref, over a conduction interval α where S=1.               
[0098]        Figures 2 to 5 illustrate the operation of the circuit shown in figure 1.
[0099]        Figure 2 illustrates the main loop process, which is typically implemented as an infinite loop.
[0100]        At step S11, it is determined whether Vrec > Voff + H.  If Yes, the process proceeds to step S12, where the level of signal S is determined.  If S=0 (No, at step S12), the process proceeds to step S13, where the level of signal S is changed to S=1, which in turn enables operation of the current shaping module 13.  The process then proceeds to step S16.  If S=1 (Yes, at step S12), operation of the current correcting module is already enabled, and the process proceeds directly to step S16.
[0101]        If the result at step S11 is No, the process proceeds to step S14, where the level of signal S is determined.  If S=1 (No, at step S14), the process proceeds to step S15, where the level of signal S is changed to S=0, which in turn disables operation of the current shaping module 11.  If S=0 (Yes, at step S14) then operation of the current shaping module is already disabled, and the process proceeds directly to step S16.
[0102]        In step S16 various filter coefficients are updated, to reflect values determined in scheduled tasks associated with the main loop process, and the process returns to step S11.
[0103]        Accordingly, operation of the current shaping module 11 is enabled once the rectified input voltage Vrec is greater than the reference offset voltage Voff.  This corresponds to operation within a conduction phase angle α, which is approximately centred around the peak mains voltage, but slightly lagging.  The conduction phase angle α can thus be varied by varying Voff.
[0104]         Figure 3 illustrates a task T1, in which a value for Voff is determined.  Task T1 is implemented at regular intervals during operation of the main loop, by means of a task scheduler or as an interrupt service routine.  
[0105]        At step S21, the first determining module 15 determines the peak rectified AC voltage Vpeak.  At step S22, values for A, B, C, Kmin and Kmax are read out from the look-up table stored in storage module 13.  At step S23, the value of L is obtained.  Steps S21-23 may be performed in any order, and any or all of these steps may be performed simultaneously.  At step S24, the second determining module calculates a value for Voff according to formulas (1) and (3). After step S24, task T1 ends.
[0106]        From formulas (1) and (3) it can be seen that Voff is a percentage of the peak rectified AC Vpeak, and varies according to the load L.
[0107]        Accordingly, Voff, and thus the conduction phase angle α, vary with the instantaneous load value L.
[0108]        Figure 4 illustrates a task T2, which generates the reference waveform Iref.  Task T2 is implemented at regular intervals during operation of the main loop, by means of a task scheduler or as an interrupt service routine.
[0109]        At step S31, the rectified input voltage Vrec is obtained.  At step S32, the current value of Voff is obtained.  At step S33, the current value of D is obtained.  Steps S31-23 may be performed in any order, and any or all of these steps may be performed simultaneously.  At step S34, the third determining module calculates reference waveform Iref according to formula (3).  After step S34, task T2 ends.
[0110]        D is determined according to formula(9).
[0111]        In relation to figures 2 to 4, it will be appreciated that these flow diagrams represent a simplified version of the actual operation, for the purposes of explaining the present invention.  In practice, various additional functions may be required.  However, the implementation of such functions will be straightforward for a person skilled in the art to implement, and further description of these is not necessary for an understanding of the present invention.
[0112]        With the above described arrangement, the conduction phase angle α is varied in accordance with the instantaneous load value L, in order to achieve improved efficiency.  In this respect, the two major factors which affect efficiency are switching losses and conduction losses.  Switching losses can be reduced by narrowing the conduction angle, to reduce the number of switching events per mains half cycle and thus reduce average switching losses.  However, this approach leads to higher rms currents, which increases conduction losses.
[0113]        At lower loads, switching losses dominate, such that overall efficiency can be improved by setting a narrow conduction angle.
[0114]        At higher loads, conduction losses dominate, such that overall efficiency can be improved by setting a wider conduction angle. 
[0115]        Figure 5 shows the overall efficiency of an exemplary DSP controlled PFC circuit which operates:- 
1) over the complete mains half cycle (180 degrees); and
2) over a fixed conduction angle of 90 degrees.
[0116]        As can be seen from figure 5, at higher loads the efficiency improvement achieved with the narrower conduction angle reduces, and a wider conduction angle is preferred.  
[0117]        Additionally, with the above described arrangement, the reference waveform Iref is based on the same reference offset voltage Voff which is used to determine the conduction angle.  Accordingly, the zero crossing points of the reference waveform substantially coincide with switch-on and switch-off of the current shaping module.  This avoids steep edges in the resultant input current waveform, and thus reduces harmonic content.  This means that harmonic content legislation can be satisfied with a shorter conduction angle than would otherwise be the case, which results in improved efficiency, particularly at lower load levels.
[0118]        Figure 6 shows representative waveforms generated by a DSP controlled PFC circuit.  The trace 61 shows the rectified AC voltage VAC.  Trace 62 shows the shaped input current.  This can be seen to approximate the rectified AC voltage VAC.  Trace 63 shows the DC output voltage of the PFC circuit.
[0119]        The present invention may be implemented in software, for example on a digital signal processor (DSP)/microprocessor.  The present invention may also be implemented in hardware.  
[0120]        Figures 8 to 11 are flow charts which illustrate the functions of a digital signal controller programmed in accordance with the present invention.  
[0121]        Figure 8 shows the main loop of the embedded controller, which is typically implemented as an infinite loop.  The main loop relies on other tasks implemented at regular intervals by either a task scheduler or as interrupt service routines to update the information that it uses.  For example, the variables K and Voff.
[0122]        Figure 9 shows Task 1 which is called regularly and is used to update the variables Vpeak, which is the peak value of the mains voltage.
[0123]        Figures 10 and 11 deal with the implementation of the control-loop filters for the current loop (Task 2) and the voltage control loop (Task 3).  The output of Task 3 is a demand signal Demand(Vout) that is a transconductance term which, when multiplied by the voltage, yields a current reference that can be used by the current control loop.  The demand signal Demand(Vout) is G in formula (2).
[0124]        Figure 7 shows a simplified schematic representation of a single phase boost converter which comprises a PFC circuit which embodies the present invention.
[0125]        The converter comprises a rectifying circuit 70, which comprises a four diode bridge rectifier 71 and a smoothing capacitor C1.  The bridge is connected at two of its nodes to an AC input voltage VAC (not shown).  The smoothing capacitor C1 is connected in parallel across the other two nodes of the bridge.  Lines respectively connected at each side of the smoothing capacitor C1, carry the rectified input voltage Vrec, generated by the rectifying circuit 70.  This signal is identified as AC in figure 7. 
[0126]        An input inductor L1 is connected to one side of the smoothing capacitor C1.  The input inductor L1 is in turn connected in series with the anode side of a diode D1.  
[0127]        A controllable switch 72 such as a MOSFET is connected in parallel with the smoothing capacitor C1, such that one side of the switch 72 is connected to a node located between the input inductor L1 and the diode D1.
[0128]        A second capacitor C2 is connected in parallel with the smoothing capacitor C1 and the switch 72, such that one side of the switch is connected at the cathode side of the diode D1.
[0129]        The output from the second capacitor represents the output voltage Vout of the converter, which supplies a load (not shown).  The output voltage signal is identified as “Output” in Figure 7.
[0130]        In module 73, a load signal, identified as Load in figure 7 is supplied to a low pass filter 74, and in turn to the inverting input of an amplifier A3.  A resistor R2 is connected between the low pass filter and the amplifier A3.  A reference which represents a zero load offset is provided to the non-inverting input of amplifier A3.  A resistor R2 is connected between the output of the amplifier A3 and its inverting input.
[0131]        The load signal is preferably derived from the downstream load.  However, the load signal could alternatively be derived from the average of the signal Isense.
[0132]        The low pass filter in module 73 filters the input load signal to provide a signal which represents the value of the load.  Amplifier A3 amplifies to this signal to provide a gain adjusted load signal.
[0133]        In module 79, the rectified input voltage Vrec (AC) is divided down by series connected resistors R4, R5, and applied to a filter 75, which is connected to a node located between resistors R4 and R5.  
[0134]        The filter 75 filters the divided down rectified input voltage Vrec to provide a signal Vpeak which represents the peak value of the rectified input voltage.
[0135]        The outputs from modules 73 and 74 are respectively coupled to a multiplier M2, which multiplies the two signals to provide a signal which represents the product of the peak rectified input voltage, and the gain adjusted load signal.  This signal is the offset reference voltage Voff, which is identified as offset in figure 7.
[0136]        In module 76, the rectified input voltage Vrec (AC) is divided down by series connected resistors R6, R7, and applied to the non-inverting input of an amplifier A1, which is connected to a node located between resistors R6 and R7.
[0137]        The output of the multiplier M2 is connected to the inverting input of amplifier A1.  A resistor R8 is connected between the output of multiplier M2 and the inverting input of amplifier A1.  A resistor R9 is connected between the output of the amplifier A1 and its inverting input.
[0138]        The output of amplifier A1 is the sum of the divided down rectified input voltage Vrec (AC) and the reference offset voltage (offset).  
[0139]        In module 77, one side of the second capacitor C2 is connected to the inverting input of amplifier A2.  This applies the output voltage signal Vout (Output) to amplifier A2.  A resistor R10 is connected between the capacitor C2 and the inverting input of amplifier A2.  A resistor R11 is connected between the output of the amplifier A2 and its inverting input. 
[0140]        The non-inverting input of amplifier A2 is set at a reference value which represents the desired output voltage.
[0141]        The output of A2 is an error signal, which is a function of the difference between the achieved, and the desired output voltage. 
[0142]        The outputs from modules 76 and 77 are respectively coupled to a multiplier M1, which multiplies the two signals.
[0143]        M1 may take an additional input inversely proportional to the square AC voltage, as is common in continuous-conduction mode PFC circuits to eliminate variation in circuit gain with line voltage.
[0144]        The output from multiplier M1 represents a reference waveform Iref.
[0145]        The output of multiplier M1 is connected to the non-inverting input of an amplifier A4.  
[0146]        The inverting input of amplifier A4 is connected to a signal which represents the AC input current of the converter. In the example shown in figure 7, a sensing resistor R1 is connected between the smoothing capacitor C1 and the switch 72, and the inverting input of amplifier A4 is connected to a node located between the sensing resistor R1 and the switch 72.  However, alternative current sense schemes may be used.  A resistor R12 is connected between the sensing resistor R1 and the inverting input of amplifier A4.  A resistor R13 is connected between the output of the amplifier A4 and its inverting input. 
[0147]        Amplifier A4 acts as an inner current-loop error-amplifier, the output of which sets the demand (reference waveform) for the PWM (pulse width modulation) comparator C2.
[0148]        The output of amplifier A4 is connected to one input of comparator Comp2.  The other input of comparator Comp2 is connected to a triangle wave generator (not shown), which generates a triangle waveform.  The comparator Comp2 compares the triangle waveform with the demand signal output by amplifier A4, to provide a pulse width modulated output signal for driving operation of the switch 72.
[0149]        In module 78, the rectified input voltage Vrec (AC) is divided down by series connected resistors R14, R15, and applied to one input of a comparator Comp1, which is connected to a node located between resistors R14 and R15.  
[0150]        The other input of comparator Comp1 is connected to the output of multiplier M2.  
[0151]        Comparator Comp1 compares the divided down rectified input voltage Vrec with the reference offset voltage Voff, and outputs a signal which represents whether the rectified input voltage is higher or lower than the reference offset voltage.
[0152]        The outputs of comparators Comp1 and Comp2 are supplied to respective inputs of a buffer B1.  The output of B1 is connected to a control input of switch 72, to control operation of the switch.
[0153]        Buffer B1 drives the power stage of the circuit by applying the PWM signal output of comparator Comp2, only when the output of comparator Comp1 indicates that the rectified input voltage exceeds Voff.  
[0154]        Thus, power factor correction is applied over a conduction angle α, which depends on the load dependent reference offset voltage Voff.  
[0155]        Moreover, the reference waveform which governs pulse width modulation is a gain corrected signal which corresponds to the difference between the rectified input voltage Vrec and the same reference offset voltage Voff which determines the conduction angle.  Thus, steep leading and trailing edges in the input current waveform are avoided.  
[0156]        In the circuit illustrated in figure 7, the gain applied by amplifiers A1-A4 is set so that the conduction angle α (through its dependence on Voff) is sufficient to meet the relevant legislative harmonic current requirements for the particular application.
[0157]        The gain applied by any or all of these amplifiers may be fixed or variable, depending on requirements.  In certain embodiments, the gain of any or all of these amplifiers may be variable to change the gain applied in accordance with supply voltage conditions.
[0158]        It will be understood that the embodiments described above show applications of the invention only for the purposes of illustration. In practice, the invention may be applied to many different configurations, the detailed embodiments being straightforward for those skilled in the art to implement.
1.            A PFC (power factor correction) device for shaping an input current of a power converter, the PFC device comprising:-
means for receiving a rectified input voltage Vrec derived from an AC (alternating current) input voltage VAC;
load determining means for determining a load value L which represents the power drawn by a load supplied by the power converter;
current shaping means for shaping the input current of the power converter to follow a reference waveform Iref; and
control means for controlling the current shaping means to operate over a conduction interval α during each positive and negative half cycle of the AC input voltage;
wherein the duration of the conduction interval α is controlled in accordance with the load value L.
2.            A power converter circuit comprising:-
input terminals for receiving an alternating current (AC) input voltage VAC and output terminals for supplying power to a load;
load determining means for determining a load value L representative of the power drawn by the load; 
a rectifying circuit for rectifying the AC input voltage VAC to provide a rectified input voltage Vrec;
an inductive device;
switching means for controllably coupling the inductive device to the rectifying circuit such that the rectified input voltage Vrec is applied across the inductive device; 
conduction interval control means for enabling coupling of the inductive device to the rectifying circuit during a conduction interval α within each positive and negative half cycle of the AC input voltage, wherein the length of the conduction interval α is controlled in accordance with the load value L; and
current shaping control means for controlling the switching means during the conduction interval α, to repeatedly couple the inductive device to the rectifying circuit and thereby shape the waveform of the current flowing into the inductive device to follow a reference waveform Iref.
3.            A PFC device/power converter circuit as claimed in claim 1 or 2 wherein, for a given load value, the conduction interval is preferably substantially equivalent to the higher of:-
a) a minimum conduction interval to comply with harmonic current requirements and
b) a conduction interval calculated to substantially maximise efficiency.
4.            A PFC device/power converter circuit as claimed in any preceding claim wherein the conduction interval α increases with load over at least up to a maximum value.
5.            A PFC device/power converter circuit as claimed in claim 4 wherein, above said maximum value, the conduction angle α is fixed.  
6.            A PFC device/power converter circuit as claimed in claim 4 or 5 wherein, below a minimum value, the conduction angle α is fixed. 
7.            A PFC device/power converter circuit as claimed in any preceding claim, wherein the conduction interval increases substantially exponentially with load.
8.            A PFC device/power converter circuit as claimed in any preceding claim wherein:
below a lower threshold load value, the conduction interval α is substantially equal to a minimum conduction interval αmin;
between said lower threshold load value and a higher threshold load value, the conduction interval is higher than said minimum conduction interval αmin, and increases with increasing load; and
above the higher threshold load value the conduction interval is fixed at a maximum conduction interval αmax.            
9.            A PFC device/power converter circuit as claimed in any preceding claim wherein the minimum conduction angle αmin is preferably in the range 50 to 70 degrees.
10.            A PFC device/power converter circuit as claimed in claim 8 or 9 wherein the lower threshold load value is 50 to 100W.  
11.            A PFC device/power converter circuit as claimed in any preceding claim wherein the maximum conduction angle is in the range 150 to 170 degrees.
12.            A PFC device/power converter circuit as claimed in any preceding claim wherein the conduction interval is substantially symmetrical about the peak rectified input voltage Vpeak.  
13.            A PFC device/power converter circuit as claimed in claim 12 wherein the centre of the conduction interval lags behind Vpeak, with a lag in the range of 0-10 degrees.  
14.            A PFC device as claimed in any of claims 3 to 13 as dependent on claim 1 further comprising determining means for determining a reference offset voltage in accordance with the load value, wherein the control means is configured to control the current shaping means to operate whilst the rectified voltage input is higher than a value substantially equal to said reference offset voltage.  
15.            A power converter circuit as claimed in any of claims 3 to 13 as dependent on claim 2 wherein the conduction interval control means is configured to enable connection of the inductive device to the rectifying circuit whilst the rectified voltage input is higher than a value substantially equal to said reference offset voltage, and wherein the current shaping control means is configured to shape the waveform of the current flowing into the inductive device whilst the rectified voltage input is higher than a value substantially equal to said reference offset voltage.
16.            A PFC device/power converter circuit as claimed in claim 14 or 15 wherein the reference offset voltage Voff is determined according to:-
Voff = K.Vpeak                                       (1)
where Vpeak is the peak value of the rectified voltage input, where K is dependent on, at least, the load value L.
17.            A PFC device/power converter circuit as claimed in claim 16 wherein the value of K in formula (1) is limited to be in the range Kmin<K<Kmax, where Kmin ＞0 and Kmax <1.
18.            A PFC device/power converter circuit as claimed in  any preceding claim further comprising waveform generating means for generating the reference waveform Iref.
19.            A PFC device/power converter circuit as claimed in  any preceding claim wherein the current shaping means is for shaping the input current of the power converter to follow a reference waveform Iref which crosses zero at phase angles which substantially correspond to the start and end of the conduction interval α.
20.            A PFC device/power converter circuit as claimed in any preceding claim wherein the current shaping means is for shaping the input current of the power converter to follow a reference waveform Iref which has a substantially sinusoidal form over the conduction interval of the current shaping module. 
21.            A PFC device/power converter circuit as claimed in any preceding claim wherein the reference waveform Iref is determined to be proportional to the difference between the rectified input voltage Vrec and a reference offset voltage Voff.
22.            A PFC device/power converter circuit as claimed in claim 21 wherein the reference offset voltage is substantially equal to the rectified input voltage Vrec at the start and/or the end of the conduction interval α.
23.            A PFC device/power converter circuit as claimed inany one of claims 20 to 22 wherein the reference waveform Iref is determined according to:-
Iref = D.G.(Vrec-Voff)                         (2)
where D is a multiplier greater than or equal to 1.
24.            A method of configuring a power supply, the method comprising:-
for a plurality of load values:-    
determining a minimum conduction interval to comply with harmonic current requirements;
determining a conduction interval which substantially maximises efficiency; and
selecting the higher of said determined conduction intervals;
determining a function which relates conduction interval to load value, so as to substantially obtain said selected conduction intervals for the respective load values; and
configuring the power supply to control conduction interval/phase angle substantially according to said function.
25.            A method as claimed in claim 22 wherein said function is an exponential function.
1. Abstract
A PFC (power factor correction) device for shaping an input current of a power converter. The PFC device comprises means for receiving a rectified input voltage Vrec derived from an AC (alternating current) input voltage VAC; load determining means for determining a load value L which represents the power drawn by a load supplied by the power converter; current shaping means (11) for shaping the input current of the power converter to follow a reference waveform Iref; and control means for controlling the current shaping means to operate over a conduction interval α during each positive and negative half cycle of the AC input voltage. The duration of the conduction interval α is controlled in accordance with the load value L. The current shaping means may shape the input current to follow a reference waveform Iref which crosses zero at phase angles which substantially correspond to the start and end of the interval α.
2. Representative Drawing
Figure 1
Figure 1
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Figure 2
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Figure 3
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Figure 4
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Figure 5
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Figure 6
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Figure 7
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Figure 8
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Figure 9
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Figure 11
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