(57)【要約】【課題】チップ上の機能ブロックを実動作よりも、広範囲かつ同時に動作させても、チップを誤動作させないテストパターンを作成できる半導体集積回路テスト設計支援装置を提供する。【解決手段】本発明の半導体集積回路テスト設計支援装置は、機能ブロックを単独で動作させて、ＩＲドロップ解析を行うＩＲドロップ解析部と、チップ上の小領域を示す番地（Ｘ，Ｙ）単位に量子化したＩＲドロップ量Ｚを算出して、マッピング値（Ｘ，Ｙ，Ｚ）を作成するマッピング値作成部と、前記機能ブロックを、複数動作させた場合の前記マッピング値（Ｘ，Ｙ，Ｚ）を、同一の前記番地（Ｘ，Ｙ）の前記量子化したＩＲドロップ量Ｚを加算することによって算出し、同時動作させた場合の各前記番地（Ｘ，Ｙ）の前記量子化したＩＲドロップ量Ｚが、許容値以内であれば、同時動作可能な機能ブロックとしてグルーピングするグルーピング部とを備える。【選択図】図２
2012159953.tif 000002
【特許請求の範囲】
【請求項１】
Ｎ個（Ｎ≧２）の機能ブロックを含む半導体集積回路の前記機能ブロックを単独で動作させて、ＩＲドロップ解析を行うＩＲドロップ解析部と、ここで、前記機能ブロックは、入力信号と出力信号が独立し、外部入力信号又は内部制御回路により単独で動作可能な回路であり、
前記半導体集積回路が占める面積を格子状の小領域に分割し、ここで、前記小領域の前記半導体集積回路上の位置は、番地（Ｘ，Ｙ）で表現され、
各々の前記機能ブロックに対する前記ＩＲドロップ解析の結果に対して、前記小領域単位に量子化したＩＲドロップ量Ｚを算出して、マッピング値（Ｘ，Ｙ，Ｚ）を作成するマッピング値作成部と、
前記機能ブロックを、ｎ個（ｎ≦Ｎ）動作させた場合の前記マッピング値（Ｘ，Ｙ，Ｚ）を、同一の前記番地（Ｘ，Ｙ）の前記量子化したＩＲドロップ量Ｚを加算することによって算出し、ｎ個同時動作させた場合の各前記番地（Ｘ，Ｙ）の前記量子化したＩＲドロップ量Ｚが、許容値以内であれば、同時動作可能な機能ブロックとしてグルーピングするグルーピング部と
を備える半導体集積回路テスト設計支援装置。
【請求項２】
前記マッピング値作成部は、
前記機能ブロックが、前記半導体集積回路上で占める面積が、最小の前記機能ブロックの面積に基づいて、前記小領域の大きさを決定する
請求項１に記載の半導体集積回路テスト設計支援装置。
【請求項３】
前記マッピング値作成部は、
前記量子化したＩＲドロップ量Ｚを、前記番地（Ｘ，Ｙ）が示す前記小領域の中で、前記ＩＲドロップ量が最大である前記ＩＲドロップ量で算出する
請求項１又は２に記載の半導体集積回路テスト設計支援装置。
【請求項４】
前記マッピング値作成部は、
前記量子化したＩＲドロップ量Ｚを、（前記番地（Ｘ，Ｙ）が示す前記小領域の中で、前記ＩＲドロップ量が最大である前記ＩＲドロップ量）÷（（外部供給電源の電圧値）−（前記番地（Ｘ，Ｙ）を含む前記機能ブロックの最低動作保障電圧））で算出する
請求項１又は２に記載の半導体集積回路テスト設計支援装置。
【請求項５】
前記グルーピング部は、
前記機能ブロックを、ｎ個（２≦ｎ≦Ｎ）同時に動作させた場合に、各前記番地（Ｘ，Ｙ）の前記量子化したＩＲドロップ量Ｚの１つ以上が、前記許容値より大きい値を持つグループを読み込み、
ｓ個（ｓ≦ｎ−１）動作させた場合の、各前記番地（Ｘ，Ｙ）の前記量子化したＩＲドロップ量Ｚを、同一の前記番地（Ｘ，Ｙ）の前記量子化したＩＲドロップ量Ｚを減算することによって算出し、ｓ個同時動作させた場合の各前記番地（Ｘ，Ｙ）の前記量子化したＩＲドロップ量Ｚが、許容値以内であれば、同時動作可能な機能ブロックとしてグルーピングする
請求項１乃至４のいずれか１項に記載の半導体集積回路テスト設計支援装置。
【請求項６】
ＩＲドロップ解析部が、Ｎ個（Ｎ≧２）の機能ブロックを含む半導体集積回路の前記機能ブロックを単独で動作させて、ＩＲドロップ解析を行うステップと、ここで、前記機能ブロックは、入力信号と出力信号が独立し、外部入力信号又は内部制御回路により単独で動作可能な回路であり、
マッピング値作成部が、前記半導体集積回路が占める面積を格子状の小領域に分割するステップと、ここで、前記小領域の前記半導体集積回路上の位置は、番地（Ｘ，Ｙ）で表現され、
マッピング値作成部が、各々の前記機能ブロックに対する前記ＩＲドロップ解析の結果に対して、前記小領域単位に量子化したＩＲドロップ量Ｚを算出するステップと、
マッピング値作成部が、マッピング値（Ｘ，Ｙ，Ｚ）を作成するステップと、
グルーピング部が、前記機能ブロックを、ｎ個（ｎ≦Ｎ）動作させた場合の前記マッピング値（Ｘ，Ｙ，Ｚ）を、同一の前記番地（Ｘ，Ｙ）の前記量子化したＩＲドロップ量Ｚを加算することによって算出するステップと、
グルーピング部が、ｎ個同時動作させた場合の各前記番地（Ｘ，Ｙ）の前記量子化したＩＲドロップ量が、許容値以内であれば、同時動作可能な機能ブロックとしてグルーピングするステップと
を含む半導体集積回路テスト設計支援方法。
【請求項７】
前記小領域に分割するステップは、
前記機能ブロックが、前記半導体集積回路上で占める面積が、最小の前記機能ブロックの面積に基づいて、前記小領域の大きさを決定するステップ
を含む請求項６に記載の半導体集積回路テスト設計支援方法。
【請求項８】
前記マッピングするステップは、
前記量子化したＩＲドロップ量Ｚを、前記番地（Ｘ，Ｙ）が示す前記小領域の中で、前記ＩＲドロップ量が最大である座標の前記ＩＲドロップ量で算出するステップ
を含む請求項６又は７に記載の半導体集積回路テスト設計支援方法。
【請求項９】
前記マッピングするステップは、
前記量子化したＩＲドロップ量Ｚを、（前記番地（Ｘ，Ｙ）が示す前記小領域の中で、前記ＩＲドロップ量が最大である前記ＩＲドロップ量）÷（（外部供給電源の電圧値）−（前記番地（Ｘ，Ｙ）を含む前記機能ブロックの最低動作保障電圧））で算出するステップ
を含む請求項６又は７に記載の半導体集積回路テスト設計支援方法。
【請求項１０】
前記グルーピングするステップは、
前記機能ブロックを、ｎ個（２≦ｎ≦Ｎ）同時に動作させた場合に、各前記番地（Ｘ，Ｙ）の前記量子化したＩＲドロップ量Ｚの１つ以上が、前記許容値より大きい値を持つグループを読み込むステップと、
ｓ個（ｓ≦ｎ−１）同時に動作させた場合の、各前記番地（Ｘ，Ｙ）の前記量子化したＩＲドロップ量Ｚを、同一の前記番地（Ｘ，Ｙ）の前記量子化したＩＲドロップ量Ｚを減算することによって算出するステップと、
ｓ個同時動作させた場合の各前記番地（Ｘ，Ｙ）の前記量子化したＩＲドロップ量Ｚが、許容値以内であれば、同時動作可能な機能ブロックとしてグルーピングするステップと
を更に含む請求項６乃至９のいずれか１項に記載の半導体集積回路テスト設計支援方法。
【請求項１１】
請求項６乃至１０のいずれか１項に記載の半導体集積回路テスト設計支援方法をコンピュータに実行させるためのプログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路テスト設計支援装置に関し、特にＩＲドロップによる半導体集積回路の誤動作を防止する技術に関する。
【背景技術】
【０００２】
近年、トランジスタの微細化のため、半導体集積回路のテスト段階では、半導体集積回路の機能ブロックを実動作よりも、広範囲かつ同時に動作させることができるようになってきた。しかし、半導体集積回路の電源配線は、製品出荷後に想定している実動作に基づいて設計されている。そのため、このようなテスト方法は、テスト効率を上げることができる利点があるが、テスト時にＩＲドロップが発生して、半導体集積回路の外部供給電源の電圧値が、機能ブロックの最低動作保障電圧を下回り、半導体集積回路を誤動作させることがある。テスト時に、このような誤動作が発生すると、半導体集積回路試験装置が、良品を不良品と判定するため、歩留り低下が発生する。
【０００３】
半導体集積回路テスト設計支援装置に関する技術として、特開２００６−０６６８２５号公報（特許文献１）には、ＩＲドロップ解析結果と電源ＲＣネットワーク解析結果に基づいて、同時にスキャンテストさせても、ＩＲドロップによる誤動作を生じないスキャンフリップフロップをグルーピングする技術が開示されている。この技術では、ＩＲドロップにより、半導体集積回路の誤動作が発生すると判定した場合には、再度、フリップフロップをグルーピングして、ＩＲドロップ解析を行う。同時動作可能なフリップフロップのグループを確定するまでＩＲドロップ解析を繰り返すため、テスト設計支援装置による設計ＴＡＴ（Ｔｕｒｎ  Ａｒｏｕｎｄ  Ｔｉｍｅ）の増大を招いていた。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００６−０６６８２５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
半導体集積回路のテスト時に、半導体集積回路の機能ブロックを実動作よりも、広範囲かつ同時に動作させても、半導体集積回路を誤動作させないテストパターンを作成できる半導体集積回路テスト設計支援装置が必要とされている。また、ＩＲドロップ解析の回数を抑え、設計ＴＡＴを短縮した半導体集積回路テスト設計支援装置が必要とされている。
【課題を解決するための手段】
【０００６】
上記の課題を解決するために、本発明は、以下に述べられる手段を採用する。その手段を構成する技術的事項の記述には、［特許請求の範囲］の記載と［発明を実施するための形態］の記載との対応関係を明らかにするために、［発明を実施するための形態］で使用される番号・符号が付加されている。ただし、付加された番号・符号は、［特許請求の範囲］に記載されている発明の技術的範囲を限定的に解釈するために用いてはならない。
【０００７】
本発明の半導体集積回路テスト設計支援装置（２０）は、機能ブロックを単独で動作させて、ＩＲドロップ解析を行うＩＲドロップ解析部（８）と、チップ上の小領域を示す番地（Ｘ，Ｙ）単位に量子化したＩＲドロップ量Ｚを算出して、マッピング値（Ｘ，Ｙ，Ｚ）を作成するマッピング値作成部（１０）と、前記機能ブロックを、複数動作させた場合の前記マッピング値（Ｘ，Ｙ，Ｚ）を、同一の前記番地（Ｘ，Ｙ）の前記量子化したＩＲドロップ量Ｚを加算することによって算出し、同時動作させた場合の各前記番地（Ｘ，Ｙ）の前記量子化したＩＲドロップ量Ｚが、許容値以内であれば、同時動作可能な機能ブロックとしてグルーピングするグルーピング部（１２）とを備える。
【０００８】
本発明の半導体集積回路テスト設計支援方法は、半導体集積回路テスト設計支援装置（２０）により実施される半導体集積回路テスト設計支援方法である。ＩＲドロップ解析部（８）が、機能ブロックを単独で動作させて、ＩＲドロップ解析を行うステップと、マッピング値作成部（１０）が、チップ上の小領域を示す番地（Ｘ，Ｙ）単位に量子化したＩＲドロップ量Ｚを算出して、マッピング値（Ｘ，Ｙ，Ｚ）を作成するステップと、グルーピング部（１２）が、前記機能ブロックを、複数動作させた場合の前記マッピング値（Ｘ，Ｙ，Ｚ）を、同一の前記番地（Ｘ，Ｙ）の前記量子化したＩＲドロップ量Ｚを加算することによって算出し、同時動作させた場合の各前記番地（Ｘ，Ｙ）の前記量子化したＩＲドロップ量Ｚが、許容値以内であれば、同時動作可能な機能ブロックとしてグルーピングするステップとを含む。
【発明の効果】
【０００９】
本発明によれば、半導体集積回路のテスト時に、半導体集積回路の機能ブロックを実動作よりも、広範囲かつ同時に動作させても、半導体集積回路を誤動作させないテストパターンを作成できる半導体集積回路テスト設計支援装置を提供することができる。また、ＩＲドロップ解析の回数を抑え、設計ＴＡＴを短縮した半導体集積回路テスト設計支援装置を提供することができる。
【図面の簡単な説明】
【００１０】
【図１】図１は、本発明の実施形態におけるテスト設計支援装置２０のブロック図である。
【図２】図２は、本発明の実施形態におけるテスト設計支援装置２０において、グループ情報１４を作成する方法のフローチャートである。
【図３Ａ】図３Ａは、本発明の実施形態におけるテスト設計支援装置２０において、チップ上に機能ブロックＧｒｐ１〜Ｇｒｐ５が存在し、機能ブロックＧｒｐ１を単独で動作させた状態を示した図である。
【図３Ｂ】図３Ｂは、図３Ａの状態で行ったＩＲドロップ解析結果９から算出したマッピング値１１の状態を示した図である。
【図４Ａ】図４Ａは、本発明の実施形態におけるテスト設計支援装置２０において、２つの機能ブロックを同時動作させた場合のマッピング値１１の算出方法を説明するための図である。
【図４Ｂ】図４Ｂは、本発明の実施形態におけるテスト設計支援装置２０において、２つの機能ブロックを同時動作させた場合のマッピング値１１の算出方法を説明するための図である。
【図４Ｃ】図４Ｃは、本発明の実施形態におけるテスト設計支援装置２０において、２つの機能ブロックを同時動作させた場合のマッピング値１１の算出方法を説明するための図である。
【図５Ａ】図５Ａは、本発明の実施形態におけるテスト設計支援装置２０において、チップ上に機能ブロックＧｒｐ１〜Ｇｒｐ５が存在し、機能ブロックを全て動作させた状態を示した図である。
【図５Ｂ】図５Ｂは、図５Ａの状態で行ったＩＲドロップ解析結果９から算出したマッピング値１１の状態を示した図である。
【図６Ａ】図６Ａは、本発明の実施形態におけるテスト設計支援装置２０において、チップ上に機能ブロックＧｒｐ１〜Ｇｒｐ５が存在し、機能ブロックＧｒｐ４以外の機能ブロックを動作させた状態を示した図である。
【図６Ｂ】図６Ｂは、図６Ａの状態で行ったＩＲドロップ解析結果９から算出したマッピング値１１の状態を示した図である。
【図７Ａ】図７Ａは、本発明の実施形態におけるテスト設計支援装置２０において、チップ上に機能ブロックＧｒｐ１〜Ｇｒｐ５が存在し、機能ブロックＧｒｐ１〜Ｇｒｐ３を動作させた状態を示した図である。
【図７Ｂ】図７Ｂは、図７Ａの状態で行ったＩＲドロップ解析結果９から算出したマッピング値１１の状態を示した図である。
【図８】図８は、本発明の実施形態における導体集積回路テスト設計支援装置２０のハードウェア構成図である。
【発明を実施するための形態】
【００１１】
添付図面を参照して、本発明の実施形態によるテスト設計支援装置２０を以下に説明する。
【００１２】
（第１実施形態）
［構成の説明］
はじめに、本実施形態におけるテスト設計支援装置２０の構成の説明を行う。図１は、本発明の実施形態におけるテスト設計支援装置２０のブロック図である。本実施形態におけるテスト設計支援装置２０は、自動配置配線部２、電源ＲＣネットワーク解析部４、ＩＲドロップ解析部８、マッピング値作成部１０、グルーピング部１２及び自動テストパターン生成部１５を備える。
【００１３】
自動配置配線部２は、論理接続情報１を入力として、レイアウトパターン３を出力する。論理接続情報１には、ゲート記述（論理情報）、ゲート数及び機能ブロック動作率が含まれ、消費電力を計算するために利用される。レイアウトパターン３は、半導体集積回路を構成する半導体素子、ゲート、セル、機能ブロックの配置と、それらの配線情報を含む。
【００１４】
電源ＲＣネットワーク解析部４は、レイアウトパターン３を入力として、電源ＲＣネットワーク解析結果５を出力する。電源ＲＣネットワーク解析結果５は、電源ネットの物理的形状（配線幅）、電源供給源からの距離等を含む電源系統情報が含まれる。
【００１５】
ＩＲドロップ解析部８は、電源ＲＣネットワーク解析結果５、機能ブロック動作率情報６及び入力クロック情報７を入力として、半導体集積回路の機能ブロックを単独で動作させた場合のＩＲドロップ解析結果９を出力する。機能ブロック動作率情報６は、トグル率等で示される機能ブロックを構成する回路の動作率の情報である。入力クロック情報７は、半導体集積回路の動作クロック情報である。ＩＲドロップ解析結果９は、半導体集積回路上の任意の箇所での、ＩＲドロップ量を把握することができる情報である。
【００１６】
マッピング値作成部１０は、ＩＲドロップ解析結果９を入力として、マッピング値１１を出力する。マッピング値１１は、半導体集積回路が占める面積を格子状の小領域に分割し、ＩＲドロップ解析結果９を、各々の小領域において、小領域内の１つのＩＲドロップ量を対応させることにより作成する（ＩＲドロップ解析結果９の量子化）。対応させるＩＲドロップ量としては、例えば、小領域内で、ＩＲドロップ量が最大である箇所のＩＲドロップ量である。この場合には、マッピング値は、半導体集積回路上の小領域の位置と、対応させるＩＲドロップ量（小領域内で、ＩＲドロップ量が最大である箇所のＩＲドロップ量）を合わせもつ情報である。
【００１７】
グルーピング部１２は、機能ブロックを同時に動作させた場合のＩＲドロップ量を、同一の小領域に対応する量子化されたＩＲドロップ量を加算することによって算出する。同時動作させた場合の各小領域の量子化されたＩＲドロップ量が、許容値１３以内であれば、同時動作可能な機能ブロックとしてグルーピングし、グループ情報１４として出力する。
【００１８】
自動テストパターン生成部１５は、グループ情報１４を入力として、テストパターン１６を出力する。テストパターン１６は、グループ情報１４に基づいて作成された半導体集積回路の機能ブロックをテストするためのテストパターンである。
【００１９】
次に、本実施形態における半導体集積回路テスト設計支援装置２０のハードウェア構成についての説明を行う。図８は、本発明の実施形態における導体集積回路テスト設計支援装置２０のハードウェア構成図である。
【００２０】
半導体集積回路テスト設計支援装置２０は、表示部２１、入力部２２、ＣＰＵ２３（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）、補助記憶装置２４、システムバス２５及びメモリ２６を備える。
【００２１】
メモリ２６は、半導体集積回路テスト設計支援装置２０の主記憶装置である。半導体集積回路テスト設計支援装置２０を利用する際には、本実施形態における半導体集積回路テスト設計支援装置２０を実現するためのテスト設計支援プログラム２７が、メモリ２６上に展開される。表示部２１は、半導体集積回路テスト設計支援装置２０の実行結果が表示される。入力部２２は、利用者が半導体集積回路テスト設計支援装置２０を操作するためのインタフェースである。ＣＰＵ２３は、メモリ２６上に展開されたコンピュータプログラムを実行する制御装置である。補助記憶装置２４は、ＯＳ（Ｏｐｅｒａｔｉｎｇ  Ｓｙｓｔｅｍ）及びアプリケーションプログラムが記憶されている装置である。補助記憶装置２４には、本実施形態における半導体集積回路テスト設計支援装置２０を実現するためのテスト設計支援プログラム２７が記憶されている。システムバス２５は、表示部２１、入力部２２、ＣＰＵ２３、補助記憶装置２４及びメモリ２６とデータの送受信を行う通信路である。
【００２２】
［動作方法の説明］
次に、本実施形態におけるテスト設計支援装置２０において、テスト設計支援方法の説明を行う。本実施形態におけるテスト設計支援装置２０のテスト設計支援方法の全体的な流れについては、［構成の説明］における図１のブロック図で示した。以下では、本実施形態におけるテスト設計支援方法において、グループ情報１４を作成する方法を詳細に説明する。図２は、本発明の実施形態におけるテスト設計支援装置２０において、グループ情報１４を作成する方法のフローチャートである。
【００２３】
（ステップＳ１０１）
ＩＲドロップ解析部８は、ＩＲドロップ解析する半導体集積回路（以下、チップと称す）の機能ブロックを１つ選択する。機能ブロックは、チップ内で入力信号と出力信号が独立し、外部入力信号又は内部制御回路により単独で動作可能な回路である。
【００２４】
（ステップＳ１０２）
ＩＲドロップ解析部８は、ステップＳ１０１で選択した機能ブロックを単独で動作させて、ＩＲドロップ解析を行う（ＩＲドロップ解析対象となっていない他の機能ブロックは、動作を停止している。）。ＩＲドロップ解析部８は、電源ＲＣネットワーク解析結果５、機能ブロック動作率情報６及び入力クロック情報７を入力として、チップ上の機能ブロックを単独で動作させた場合のＩＲドロップ解析結果９を出力する。
【００２５】
（ステップＳ１０３）
マッピング値作成部１０は、ＩＲドロップ解析結果９を入力として、マッピング値１１を出力する。
【００２６】
ＩＲドロップ解析のシミュレーションから得られるＩＲドロップ解析結果９は、チップ上に連続的に分布している値であり、チップ上の任意の座標（ｘ，ｙ）でのＩＲドロップ量又は電圧値の情報である。この分解能は、ＩＲドロップ解析を行うシミュレーション装置の精度に依存する。一方、高分解能のＩＲドロップ解析結果９は、チップ上で同時動作可能な機能ブロックをグルーピングする処理においては、冗長度が高い。例えば、１０ｕｍ毎のＩＲドロップ量の情報で十分である場合に、０．１ｕｍ毎のＩＲドロップ量の情報は冗長である。この冗長度の高さは、テスト設計支援装置２０の負荷を高め、テスト設計支援装置２０の処理速度に影響する。そのため、チップ上のＩＲドロップ量の分解能は、チップ上の機能ブロックの回路規模から決定される分解能で十分である。本実施形態では、この分解能を格子状の小領域で表現している。小領域の大きさは、チップ上の機能ブロックの中で、最小の面積を有する機能ブロックを基準にして決定される。すなわち、最小の面積を有する機能ブロックのＩＲドロップ量の差異が、有効に利用できるレベルに、小領域の大きさを決定する。本実施形態のマッピング値１１は、小領域単位に１つのＩＲドロップ量を対応させたものである。
【００２７】
図３Ａ及び図３Ｂは、本発明の実施形態におけるテスト設計支援装置２０において、機能ブロックを単独で動作させた場合のマッピング値１１を説明するための図である。図３Ａは、本発明の実施形態におけるテスト設計支援装置２０において、チップ上に機能ブロックＧｒｐ１〜Ｇｒｐ５が存在し、機能ブロックＧｒｐ１を単独で動作させた状態を示した図である。図３Ｂは、図３Ａの状態で行ったＩＲドロップ解析結果９から算出したマッピング値１１の状態を示した図である。図３Ｂのマッピング値１１は、外部供給電源の電圧値から機能ブロックの最低動作保障電圧を引いた電圧を１０とした場合のＩＲドロップ量であり、値が大きい程、小領域のＩＲドロップが大きいことを示している。いずれか１つ以上のマッピング値１１が、１０以上になるとチップが誤動作するため、許容値１３を９に設定する。
【００２８】
この例では、マッピング値作成部１０は、実際のＩＲドロップ量と、外部供給電源の電圧値から機能ブロックの最低動作保障電圧を引いた電圧との割合でマッピング値１１を算出している。このようにすることで、チップ上に最低動作保障電圧の異なる複数の機能ブロックが存在する場合についても、チップ上で統一的にマッピング値を取り扱って、同時動作可能な機能ブロックをグルーピングすることができる。
【００２９】
（ステップＳ１０４）
ＩＲドロップ解析部８は、チップ上のすべての機能ブロックを単独に動作させてＩＲドロップ解析を行った場合には、ステップＳ１０５の処理に進み、行っていない場合には、ステップＳ１０１の処理に進む。
【００３０】
（ステップＳ１０５）
グルーピング部１２は、同時動作させる機能ブロック数ｎを０に初期化する。
【００３１】
（ステップＳ１０６）
グルーピング部１２は、同時動作させる機能ブロック数ｎをインクリメントする。
【００３２】
（ステップＳ１０７）
グルーピング部１２は、同時動作させる機能ブロック数ｎが、チップ上の機能ブロックの個数Ｎより大きい場合には、処理を終了し、チップ上の機能ブロックの個数Ｎ以下である場合には、ステップＳ１０８に進む。
【００３３】
（ステップＳ１０８）
グルーピング部１７は、同時動作させる機能ブロックがｎ個の場合の、機能ブロックの組み合わせの１つを、組み合わせ情報１７として出力する。ｎ個同時に動作させる機能ブロックの組み合わせは、機能ブロックがＮ個の場合には、ＮＣｎ通りある。
【００３４】
（ステップＳ１０９）
グルーピング部１７は、組み合わせ情報１７及びマッピング値１１を入力として、機能ブロックを、Ｓ１０８で出力した組み合わせ情報１７の場合で、ｎ個動作させたときのマッピング値１１を算出する。グルーピング部１７は、ｎ個動作させたときのマッピング値１１を、各小領域のＩＲドロップ量を、同一の小領域にマッピングされたＩＲドロップ量を加算することによって算出する。
【００３５】
図４Ａ、図４Ｂ及び図４Ｃは、本発明の実施形態におけるテスト設計支援装置２０において、２つの機能ブロックを同時動作させた場合のマッピング値１１の算出方法を説明するための図である。図４Ａは、機能グループＧｒｐ１がＡｃｔｉｖｅである時のマッピング値である。図４Ｂは、機能グループＧｒｐ２がＡｃｔｉｖｅである場合のマッピング値である。図４Ｃは、機能グループＧｒｐ１と機能グループＧｒｐ２を同時に動作させた場合のマッピング値である。図４Ｃは、同時に動作させた場合のマッピング値が、格子状の各小領域において、図４Ａのマッピング値と図４Ｂのマッピング値を加算することによって算出されることを示している。
【００３６】
例えば、チップ上の格子状の小領域の位置を、横軸をＸ、縦軸をＹで表現し、小領域単位に量子化されたＩＲドロップ量をＺとすると、マッピング値は、（Ｘ，Ｙ，Ｚ）で表現することができる。このように表現すると、機能グループＧｒｐ１がＡｃｔｉｖｅである時のマッピング値１１を示す図４Ａにおいて、２０１の小領域に対応するマッピング値１１は、（１，８，２）である。機能グループＧｒｐ２がＡｃｔｉｖｅである時のマッピング値１１を示す図４Ｂにおいて、２０２の小領域に対応するマッピング値は、（１，８，１）である。機能グループＧｒｐ１と機能グループＧｒｐ２がＡｃｔｉｖｅである時のマッピング値１１を示す図４Ｃにおいて、２０３の小領域に対応するマッピング値は、（１，８，２）＋（１，８，１）＝（１，８，３）である。
【００３７】
（ステップＳ１１０）
グルーピング部１７は、ｎ個同時動作させた場合の各小領域のマッピング値が、許容値１３以内であれば、ステップＳ１１２の処理に進み、許容値１３より大きい場合には、ステップＳ１１１に進む。
【００３８】
（ステップＳ１１１）
グルーピング部１７は、同時動作機能ブロックの数がｎ個の場合に、全ての組み合わせで誤動作判定を行った場合には、ステップＳ１０６の処理に進み、行っていない場合には、ステップＳ１０８の処理に進む。
【００３９】
（ステップＳ１１２）
グルーピング部１７は、ステップＳ１１０で、同時に動作させても誤動作しないと判定した機能ブロックのグループをグループ情報１４として出力し、ステップＳ１１１の処理に進む。
【００４０】
以上が、本発明の実施形態におけるテスト設計支援装置２０において、グループ情報１４を作成する方法の説明である。上述の方法では、機能ブロックを単独で動作させた場合のマッピング値１１同士を加算し、マッピング値１１と許容値１３を比較することにより、同時動作可能な機能ブロックのグループをグループ情報として算出している。
【００４１】
（第２実施形態）
本実施形態は、上述の第１実施形態の方法とは逆に、同時動作させると誤動作する機能ブロックのグループから、単独で動作させた場合の機能ブロックのマッピング値１１の減算を繰り返すことにより、同時動作させても誤動作しない機能ブロックのグループを算出する実施形態である。
【００４２】
［構成の説明］
本実施形態のテスト設計支援装置２０の構成は、第１実施形態のテスト設計支援装置２０と同様であるため、説明を省略する。
【００４３】
［動作方法の説明］
本実施形態におけるテスト設計支援装置２０において、テスト設計支援方法の説明を行う。本実施形態におけるテスト設計支援方法は、同時動作可能な機能ブロックを示すグループ情報１４を、マッピング値１１の減算を繰り返すことによって決定すること以外は、第１実施形態と同様である。そのため、以下、本実施形態において、グループ情報１４を決定する方法を、具体例を用いて説明する。
【００４４】
図５Ａ及び図５Ｂは、本発明の実施形態におけるテスト設計支援装置２０において、機能ブロックを５つ同時に動作させた場合のマッピング値が、許容値１３より大きい場合を説明するための図である。図５Ａは、本発明の実施形態におけるテスト設計支援装置２０において、チップ上に機能ブロックＧｒｐ１〜Ｇｒｐ５が存在し、機能ブロックを全て動作させた状態を示した図である。図５Ｂは、図５Ａの状態で行ったＩＲドロップ解析結果９から算出したマッピング値１１の状態を示した図である。グルーピング部１７は、チップ上の領域２０４が、許容値１３の値である９より大きいため、チップが誤作動すると判定する。
【００４５】
グルーピング部１７は、同時動作させる機能ブロックを１つ減らすことにより、すべての小領域において、マッピング値１１が、許容値１３の値である９以下になるかどうかを判定する。
【００４６】
図６Ａ及び図６Ｂは、本発明の実施形態におけるテスト設計支援装置２０において、機能ブロックを４つ同時に動作させた場合のマッピング値が、許容値１３より大きい場合を説明するための図である。図６Ａは、本発明の実施形態におけるテスト設計支援装置２０において、チップ上に機能ブロックＧｒｐ１〜Ｇｒｐ５が存在し、機能ブロックＧｒｐ４以外の機能ブロックを動作させた状態を示した図である。図６Ｂは、図６Ａの状態で行ったＩＲドロップ解析結果９から算出したマッピング値１１の状態を示した図である。グルーピング部１７は、チップ上の領域２０５が、許容値１３の値である９より大きいため、チップが誤作動すると判定する。
【００４７】
グルーピング部１７は、更に、同時動作させる機能ブロックを１つ減らすことにより、すべての小領域において、マッピング値１１が、許容値１３の値である９以下になるかどうかを判定する。
【００４８】
図７Ａ及び図７Ｂは、本発明の実施形態におけるテスト設計支援装置２０において、機能ブロックを３つ同時に動作させた場合のマッピング値が、許容値１３以内である場合を説明するための図である。図７Ａは、本発明の実施形態におけるテスト設計支援装置２０において、チップ上に機能ブロックＧｒｐ１〜Ｇｒｐ５が存在し、機能ブロックＧｒｐ１〜Ｇｒｐ３を動作させた状態を示した図である。図７Ｂは、図７Ａの状態で行ったＩＲドロップ解析結果９から算出したマッピング値１１の状態を示した図である。グルーピング部１７は、格子状のすべての小領域において、マッピング値１１の値が、許容値１３の値である９以内であるため、チップが誤作動しないと判定し、機能ブロックＧｒｐ１〜Ｇｒｐ３を、グループ情報１４として記録する。
【００４９】
上述の減算方法では、機能ブロックを１つずつ停止させながら、停止させる機能ブロックに対応するマッピング値を減算させている。停止させる機能ブロックに対応するマッピング値を減算する際には、停止させる２つ以上の機能ブロックのみを動作させた場合のマッピング値が、既に得られている場合には、１度に、２つ以上の機能ブロックを動作させた場合のマッピング値を減算してもよい。
【００５０】
本発明の実施形態１又は２によって得られるグループ情報１４に基づいて、テストパターン１６を作成してテストすることで、チップ上の機能ブロックを実動作よりも、広範囲かつ同時に動作させても、チップを誤動作させないテスト設計支援装置及びテスト設計支援方法を提供することができる。
【００５１】
また、チップ上の機能ブロックの個数をＮ個とすると、同時動作させる機能ブロックの組み合わせの個数は、（２Ｎ―１）個である。そのため、従来では、（２Ｎ―１）回のＩＲドロップ解析を行う必要があった。本発明の実施形態１又は２では、ＩＲドロップ解析の回数は、機能ブロックを単独で動作させた場合のＮ回のみであるため、テスト設計支援装置による設計ＴＡＴを短縮することができる。
【００５２】
また、本発明の実施形態１又は２は、半導体集積回路の設計フェーズを終え、半導体集積回路を、実際に製造してチップ化した後にも適用することができる。この場合は、チップ上で、分割された各テストパターンファイルを走行させた場合のＩＲドロップ解析の実測値に対して、本発明の実施形態１又は２を適用する。ここで、分割された各テストパターンファイルとは、スキャンテスト、ＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）やハードマクロ等の機能ブロックのテストパターンファイルである。分割された各テストパターンファイルが、論理的に同時走行させることが可能であれば、本発明の実施形態１又は２により、誤動作しないと判定されたテストパターンファイルに対しては、同時走行させることができる。そのため、全テストパターンファイルを走行させるための時間を短縮することができ、テストタイムを短縮させることが可能になる。
【００５３】
また、チップ上に、ＢＩＳＴ（ｂｕｉｌｔ−ｉｎ  ｓｅｌｆ−ｔｅｓｔ）が組み込まれている場合には、本発明の実施形態１又は２により作成されたグループ情報１４に基づいて、ＢＩＳＴ用に、機能ブロックを同時にテストできるテストパターンを作成できる。そのため、ＢＩＳＴを使用するテストであっても、テストタイムを短縮させることが可能になる。
【００５４】
以上、本発明の実施の形態が添付の図面を参照することにより説明された。但し、本発明は、上述の実施の形態に限定されず、要旨を逸脱しない範囲で当業者により適宜変更され得る。
【符号の説明】
【００５５】
１  論理接続情報
２  自動配置配線部
３  レイアウトパターン
４  電源ＲＣネットワーク解析部
５  電源ＲＣネットワーク解析結果
６  機能ブロック動作率情報
７  入力クロック情報
８  ＩＲドロップ解析部
９  ＩＲドロップ解析結果
１０  マッピング値作成部
１１  マッピング値
１２  グルーピング部
１３  許容値
１４  グループ情報
１５  自動テストパターン生成部
１６  テストパターン
１７  組み合わせ情報
２０  半導体集積回路テスト設計支援装置
２１  表示部
２２  入力部
２３  ＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）
２４  補助記憶装置
２５  システムバス
２６  メモリ
２７  テスト設計支援プログラム
【図１】
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【図２】
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【図３Ａ】
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【図３Ｂ】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図５Ａ】
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【図５Ｂ】
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【図６Ａ】
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【図６Ｂ】
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【図７Ａ】
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【図７Ｂ】
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【図８】
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