(57)【要約】【課題】例えば、ハードマスクの剛性を向上できる半導体装置の製造方法を提供する。【解決手段】１つの実施形態によれば、カーボン系材料を主成分とする下層、シリコン酸化物又はシリコン窒化物を主成分とする第１の層、及びシリコンを主成分とする第２の層が積層された積層構造を被加工層の上に形成し、前記積層構造の上にラインアンドスペースパターンを形成し、前記積層構造におけるラインアンドスペースパターンにより露出された領域を選択的に除去して前記積層構造からなるマスクパターンを形成し、前記積層構造からなるマスクパターンを用いて前記被加工層を加工することを特徴とする半導体装置の製造方法が提供される。【選択図】図１
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【特許請求の範囲】
【請求項１】
カーボン系材料を主成分とする下層、シリコン酸化物又はシリコン窒化物を主成分とする第１の層、及びシリコンを主成分とする第２の層が積層された積層構造を被加工層の上に形成し、
前記積層構造の上にラインアンドスペースパターンを形成し、
前記積層構造におけるラインアンドスペースパターンにより露出された領域を選択的に除去して前記積層構造からなるマスクパターンを形成し、
前記積層構造からなるマスクパターンを用いて前記被加工層を加工する
ことを特徴とする半導体装置の製造方法。
【請求項２】
前記積層構造の形成では、前記下層の上に前記第１の層を積層し、前記第１の層の上に前記第２の層を積層する
ことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記積層構造の形成では、前記下層の上に前記第２の層を積層し、前記第２の層の上に前記第１の層を積層する
ことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項４】
前記第１の層は、前記第２の層より薄い、あるいは、前記第２の層と均等な厚さを有している
ことを特徴とする請求項１から３のいずれか１項に記載の半導体装置の製造方法。
【請求項５】
前記ラインアンドスペースパターンの形成では、
前記積層構造の上にレジスト膜を形成し、
前記レジスト膜における前記ラインアンドスペースパターンに対応した領域をＥＵＶ（Ｅｘｔｒｅｍｅ  Ｕｌｔｒａ  Ｖｉｏｌｅｔ）光で選択的に露光し、
前記露光された前記レジスト膜を現像する
ことを特徴とする請求項１から４のいずれか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
近年、半導体装置の製造方法では、被加工膜の要求加工寸法の微細化に伴って、パターン形成のためのレジストが薄膜化している。薄膜化されたレジストのパターンをマスクとして被加工膜のエッチング加工を行なうと、要求される加工アスペクト比（深さ／寸法）までエッチングする前にマスクが後退してしまい、エッチング寸法が要求加工寸法より増大する傾向にある。
【０００３】
それに対して、レジストとマスクとを別種の材料で構成した多層レジストプロセス（ＳＭＡＰ：Ｓｔａｃｋｅｄ  Ｍａｓｋ  Ｐｒｏｃｅｓｓ）が提案されている。
【０００４】
ＡｒＦ光源（波長１９３ｎｍ）による露光を用いたＳＭＡＰでは、被加工膜上に、有機材料膜、反射防止機能を有するＳｉＯ２薄膜、レジストを順次に堆積し、レジストにパターンを形成する。そして、レジストに形成されたパターンをＳｉＯ２薄膜、有機材料膜へ順次に転写していき、その後、パターンの転写されたＳｉＯ２薄膜及び有機材料膜をハードマスクとして被加工膜をエッチング加工する。
【０００５】
一方、軟Ｘ線であるＥＵＶ光（波長１０〜１４ｎｍ）による露光を用いたＳＭＡＰでは、被加工膜上に、有機材料膜、Ｓｉ薄膜、レジストを順次に堆積し、レジストにパターンを形成する。露光光源がＥＵＶ光（軟Ｘ線）である場合、反射防止機能を有するＳｉＯ２薄膜を用いる必要がないので、ＳｉＯ２薄膜に代えて、有機材料膜の加工選択比を大きく確保するためにＳｉ薄膜を選択する。そして、レジストに形成されたパターン（ラインアンドスペースパターン）をＳｉ薄膜、有機材料膜へ順次に転写していき、その後、パターンの転写されたＳｉ薄膜及び有機材料膜をハードマスクとして被加工膜をエッチング加工する。
【０００６】
しかし、有機材料膜とレジストとの中間膜としてＳｉ薄膜を選択した場合、Ｓｉ薄膜の膜応力や（ＲＩＥ中での）酸化による膨張応力がＳｉＯ２薄膜より大きいことから、下層の有機材料膜の剛性不足が懸念される。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００９−１０５２１８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
１つの実施形態は、例えば、ハードマスクの剛性を向上できる半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
１つの実施形態によれば、カーボン系材料を主成分とする下層、シリコン酸化物又はシリコン窒化物を主成分とする第１の層、及びシリコンを主成分とする第２の層が積層された積層構造を被加工層の上に形成し、前記積層構造の上にラインアンドスペースパターンを形成し、前記積層構造におけるラインアンドスペースパターンにより露出された領域を選択的に除去して前記積層構造からなるマスクパターンを形成し、前記積層構造からなるマスクパターンを用いて前記被加工層を加工することを特徴とする半導体装置の製造方法が提供される。
【図面の簡単な説明】
【００１０】
【図１】第１の実施形態にかかる半導体装置の製造方法を示す図。
【図２】第２の実施形態にかかる半導体装置の製造方法を示す図。
【図３】比較例にかかる半導体装置の製造方法を示す図。
【図４】比較例におけるハードマスクを示すＸ−ＳＥＭ写真。
【発明を実施するための形態】
【００１１】
以下に添付図面を参照して、実施形態にかかる半導体装置の製造方法を詳細に説明する。なお、これらの実施形態により本発明が限定されるものではない。
【００１２】
（第１の実施形態）
第１の実施形態にかかる半導体装置の製造方法について図１を用いて説明する。図１（ａ）〜（ｆ）は、第１の実施形態にかかる半導体装置の製造方法における工程断面図である。
【００１３】
図１（ａ）に示す工程では、半導体基板１０を準備する。半導体基板１０は、例えば、シリコンで形成されている。半導体基板１０の上に被加工層２０を形成する。被加工層２０は、例えば、シリコン酸化膜又はシリコン窒化膜で形成されている。
【００１４】
次に、被加工層２０の上に、積層構造ＳＳＴを形成する。
【００１５】
具体的には、被加工層２０の上に、下層３０を形成する。下層３０は、カーボン系材料を主成分とする。下層３０は、例えば、カーボン（Ｃ）を主成分として含む有機材料（Ｃ−Ｈ−Ｏ系材料）で形成する。有機材料（Ｃ−Ｈ−Ｏ系材料）は、例えば、レジスト樹脂であっても良い。下層３０は、例えば、回転塗布法などにより、有機材料の溶液を被加工層２０の上に塗布することにより形成されたＳＯＣ（Ｓｐｉｎ  Ｏｎ  Ｃａｒｂｏｎ）系膜であってもよい。あるいは、下層３０は、例えば、ＣＶＤ法などにより（真空プラズマ装置などを用いて）、被加工層２０の上に有機材料が堆積されて形成されたカーボン系膜であってもよい。下層３０の厚さは、例えば、３００ｎｍとしてもよい。
【００１６】
次に、下層３０の上に、第１の層４０を形成する。第１の層４０は、シリコン酸化物又はシリコン窒化物を主成分とする。第１の層４０は、例えば、ＣＶＤ法などにより（真空プラズマ装置などを用いて）、下層３０の上にシリコン酸化物が堆積されて形成されたＳｉＯ２膜であってもよい。あるいは、第１の層４０は、例えば、ＣＶＤ法などにより（真空プラズマ装置などを用いて）、下層３０の上にシリコン窒化物が堆積されて形成されたＳｉ３Ｎ４膜であってもよい。第１の層４０の厚さは、例えば、３０ｎｍとしてもよい。
【００１７】
そして、第１の層４０の上に、第２の層５０を形成する。第２の層５０は、シリコンを主成分とする。第２の層５０は、例えば、ＣＶＤ法などにより（真空プラズマ装置などを用いて）、第１の層４０の上にａ−Ｓｉ（アモルファスシリコン）が堆積されて形成されたａ−Ｓｉ膜であってもよい。あるいは、第２の層５０は、例えば、ＣＶＤ法などにより（真空プラズマ装置などを用いて）、第１の層４０の上にポリシリコンを堆積することにより形成されたポリシリコン膜であってもよい。第２の層５０の厚さは、例えば、３０ｎｍとしてもよい。
【００１８】
このようにして、被加工層２０の上に、下層３０、第１の層４０、第２の層５０が順に積層された積層構造ＳＳＴが形成される。
【００１９】
図１（ｂ）に示す工程では、積層構造ＳＳＴの上にレジスト膜６０を形成する。具体的には、レジスト膜６０は、例えば、回転塗布法などにより、レジストの溶液を積層構造ＳＳＴの上に塗布されて形成される。このとき、レジスト膜６０の厚さは、例えば、５０ｎｍとしてもよい。
【００２０】
図１（ｃ）に示す工程では、レジスト膜６０における形成されるべきラインアンドスペースパターンＬＳに対応した領域をＥＵＶ（Ｅｘｔｒｅｍｅ  Ｕｌｔｒａ  Ｖｉｏｌｅｔ）光で選択的に露光する。具体的には、ＥＵＶ露光装置は、レチクル上に形成されたラインアンドスペースパターンＬＳに対応した潜像をレジスト膜６０上に形成する。例えば、レジスト膜６０がネガ型のレジスト樹脂で形成されている場合、レジスト膜６０におけるラインパターン６１〜６３となるべき領域を選択的に露光する。あるいは、例えば、レジスト膜６０がポジ型のレジスト樹脂で形成されている場合、レジスト膜６０におけるラインパターン６１〜６３を除く（スペースパターンとなるべき）領域を選択的に露光する。
【００２１】
次に、露光されたレジスト膜６０を現像する。具体的には、アルカリ現像液を用いて、レジスト膜６０におけるラインパターン６１〜６３を除く（スペースパターンとなるべき）領域を選択的に除去して、レジスト膜６０中に形成された潜像を現像する。
【００２２】
このように、図１（ｂ）及び図１（ｃ）に示す工程により、積層構造ＳＳＴの上に、ラインパターン６１〜６３を含むラインアンドスペースパターンＬＳが形成される。
【００２３】
図１（ｄ）に示す工程では、ラインアンドスペースパターンＬＳを第２の層５０及び第１の層４０へ順次に転写する。具体的には、ラインパターン６１〜６３をマスクとして第２の層５０をエッチング加工する。これにより、第２の層５０におけるラインアンドスペースパターンＬＳにより露出された領域が選択的に除去されて、ラインパターン５１〜５３が形成される。そして、ラインパターン６１〜６３及びラインパターン５１〜５３をマスクとして第１の層４０をエッチング加工する。これにより、第１の層４０におけるラインアンドスペースパターンＬＳにより露出された領域が選択的に除去されて、ラインパターン４１〜４３が形成される。
【００２４】
図１（ｅ）に示す工程では、図1（ｄ）に示す工程までで得られたラインアンドスペースパターンＬＳｉを下層３０へ転写する。具体的には、ラインパターン５１〜５３、及びラインパターン４１〜４３をマスクとして下層３０をエッチング加工する。これにより、下層３０におけるラインアンドスペースパターンＬＳｉにより露出された領域が選択的に除去されて、ラインパターン３１〜３３が形成される。また、ラインアンドスペースパターンＬＳｉ中のラインパターン６１〜６３がエッチング除去される。
【００２５】
このように、図１（ｄ）及び図１（ｅ）に示す工程により、積層構造ＳＳＴにおけるラインアンドスペースパターンＬＳ（又はＬＳｉ）により露出された領域を選択的に除去する。これにより、積層構造ＳＳＴが複数の中間パターンＰＴＮ１〜ＰＴＮ３へ分割される。各中間パターンＰＴＮ１〜ＰＴＮ３は、ラインパターン３１〜３３、ラインパターン４１〜４３、ラインパターン５１〜５３が順に積層された多層構造（３層構造）になっている。
【００２６】
図１（ｆ）に示す工程では、複数の中間パターンＰＴＮ１〜ＰＴＮ３をハードマスクとして被加工層２０を加工する。具体的には、複数の中間パターンＰＴＮ１〜ＰＴＮ３をマスクとして被加工層２０をエッチング加工する。これにより、被加工層２０における複数の中間パターンＰＴＮ１〜ＰＴＮ３により露出された領域が選択的に除去されて、ラインパターン２１〜２３が形成される。すなわち、ラインアンドスペースパターンＬＳ（図１（ｃ）参照）が複数の中間パターンＰＴＮ１〜ＰＴＮ３（ハードマスク）を介して被加工層２０まで転写される。なお、こｋでの被加工層２０のエッチング加工の際、ラインパターン４１〜４３及びラインパターン５１〜５３はエッチング除去されても良い。
【００２７】
ここで、仮に、図３に示すように、シリコン酸化物を主成分とする第１の層を含まない積層構造ＳＳＴ９００を被加工層２０の上に形成する場合について考える。この場合、具体的には、被加工層２０の上に、カーボン系材料を主成分とする下層９３０を形成し、下層９３０の上に、シリコンを主成分とする第２の層９５０を形成する。これにより、下層９３０及び第２の層９５０が順に積層された積層構造ＳＳＴ９００を被加工層２０の上に形成する（図３（ａ）参照）。そして、積層構造ＳＳＴ９００の上にレジスト膜９６０を形成する（図３（ｂ）参照）。その後、レジスト膜９６０における形成されるべきラインアンドスペースパターンＬＳ９００に対応した領域をＥＵＶ光で選択的に露光することにより、積層構造ＳＳＴ９００の上に、ラインパターン９６１〜９６３を含むラインアンドスペースパターンＬＳ９００を形成する（図３（ｃ）参照）。そして、ラインアンドスペースパターンＬＳ９００を第２の層９５０へ転写することにより、第２の層９５０におけるラインアンドスペースパターンＬＳ９００により露出された領域が選択的に除去されて、ラインパターン９５１〜９５３が形成される（図３（ｄ）参照）。その後、得られたラインアンドスペースパターンＬＳ９００ｉを下層９３０へ転写することにより、下層９３０におけるラインアンドスペースパターンＬＳ９００ｉにより露出された領域が選択的に除去されて、ラインパターン９３１〜９３３が形成される。これにより、ラインパターン９３１〜９３３、ラインパターン９５１〜９５３が順に積層された中間パターンＰＴＮ９０１〜ＰＴＮ９０３が形成される（図３（ｅ）参照）。
【００２８】
このとき、各中間パターンＰＴＮ９０１〜ＰＴＮ９０３では、ラインパターン９５１〜９５３を支えるラインパターン９３１〜９３３の断面係数が小さく（アスペクト比＝深さ／幅の大きい断面形状であるので断面積の割りに断面係数が小さい）かつヤング率が小さい（例えば、ラインパターン９３１〜９３３がカーボン膜である場合、６〜１５ＧＰａ）ので、ラインパターン９３１〜９３３における長手方向に圧縮する方向の曲げ剛性が低くなっている。これにより、ラインパターン９５１〜９５３（例えば、ａ−Ｓｉ）の膜応力や（ＲＩＥ中での）酸化による膨張応力がラインパターン９３１〜９３３の長手方向に圧縮する方向に働いた場合に、ラインパターン９３１〜９３３が支えきれずに波状に曲がってその形状を維持できなくなる傾向にある。これにより、複数の中間パターンＰＴＮ９０１〜ＰＴＮ９０３をハードマスクとして被加工層２０を加工する際における加工精度が低下する。
【００２９】
例えば、下層９３０としてＣＶＤ法により３００ｎｍの厚さでカーボン膜を形成し、第２の層９５０としてＣＶＤ法により３０ｎｍの厚さでａ−Ｓｉ膜を形成し、レジスト膜９６０として回転塗布法により５０ｎｍの厚さでレジスト膜を形成し、図３（ｃ）〜（ｅ）に示す工程の処理を行なった結果、図４のＸ−ＳＥＭ写真に示す複数の中間パターンが得られた。図４のＸ−ＳＥＭ写真に示されるように、各中間パターンは、波状に曲がりくねっている。
【００３０】
それに対して、第１の実施形態では、シリコンを主成分とする第２の層５０とシリコン酸化物を主成分とする第１の層４０とを含む積層構造ＳＳＴを被加工層２０の上に形成し、積層構造ＳＳＴの上にラインアンドスペースパターンＬＳを形成する。そして、ラインアンドスペースパターンＬＳを積層構造ＳＳＴに転写して複数の中間パターンＰＴＮ１〜ＰＴＮ３を形成する。このように形成された各中間パターンＰＴＮ１〜ＰＴＮ３では、シリコンを主成分とするラインパターン５１〜５３が、シリコンよりヤング率の大きいシリコン酸化物又はシリコン窒化物を主成分とするラインパターン４１〜４３により支えられている。例えば、ラインパターン５１〜５３（第２の層５０）がａ−Ｓｉで形成されている場合、ラインパターン５１〜５３のヤング率が約８０ＧＰａであるのに対し、ラインパターン４１〜４３（第１の層４０）がＳｉＯ２で形成されている場合、ラインパターン４１〜４３のヤング率が約９０ＧＰａである。これにより、各中間パターンＰＴＮ１〜ＰＴＮ３の剛性、すなわちハードマスクの剛性を向上できる。
【００３１】
その結果、ラインパターン３１〜３３がその形状を維持できるので、複数の中間パターンＰＴＮ１〜ＰＴＮ３をハードマスクとして被加工層２０を加工する際における加工精度を向上できる。例えば、ＥＵＶ光によって露光されるハーフピッチ３８ｎｍ未満であるようなラインアンドスペースパターンＬＳに対応したパターンで被加工層２０を加工することが可能になる。
【００３２】
また、第１の実施形態では、図１（ａ）に示す工程で、下層３０の上に第１の層４０を積層し、第１の層４０の上に第２の層５０を積層し、図１（ｂ）に示す工程において、シリコンを主成分とする第２の層５０の上にレジスト膜６０を形成する。
【００３３】
これにより、図１（ｃ）に示す工程において、ＥＵＶ光を用いた良好なパターニングを行なうことができる。すなわち、ＥＵＶ光（軟Ｘ線）に対する吸収係数の小さい第２の層５０（シリコン）の上にレジスト膜６０が形成されているので、レジスト膜６０における形成されるべきラインアンドスペースパターンＬＳに対応した領域をＥＵＶ光で選択的に露光する際に、ＥＵＶ光の吸収に起因した迷光の発生を抑制できる。
【００３４】
さらに、これにより、図１（ｅ）に示す工程において、シリコンを主成分とするラインパターン５１〜５３に対する下層３０（例えば、レジスト樹脂）の加工選択比を３．５〜５．０程度に確保できるので、レジストのラインパターン６１〜６３が除去されても、シリコンを主成分とするラインパターン５１〜５３が完全に除去されずに残るようにできる。これにより、ラインアンドスペースパターンＬＳｉを下層３０へ容易に転写できる。
【００３５】
また、第１の実施形態では、図１（ａ）に示す工程で形成された積層構造ＳＳＴにおいて、第２の層５０が、第１の層４０と均等な厚さ（例えば、３０ｎｍ）を有する。これにより、第１の層４０及び第２の層５０の膜厚設計が容易になるとともに、第１の層４０及び第２の層５０をそれぞれ容易に形成することができる。
【００３６】
また、第１の実施形態では、図１（ｃ）に示す工程において、レジスト膜における前記ラインアンドスペースパターンに対応した領域をＥＵＶ光で選択的に露光し、その露光されたレジスト膜を現像する。これにより、例えば、ハーフピッチ３８ｎｍ未満（例えば、２ｘｎｍ）であるようなラインアンドスペースパターンＬＳをレジスト膜に形成できる。その結果、上記のように、例えば、ＥＵＶ光によって露光されるハーフピッチ３８ｎｍ未満であるようなラインアンドスペースパターンＬＳに対応したパターンで被加工層２０を加工することが可能になる。
【００３７】
なお、第１の実施形態では、ハードマスクにより加工される被加工層が半導体基板１０の上に形成された層である場合について例示的に説明しているが、ハードマスクにより加工される被加工層は、半導体基板１０自身であっても良いし、半導体基板１０の上に形成された層と半導体基板１０との両方であってもよい。
【００３８】
また、積層構造ＳＳＴの上にラインアンドスペースパターンＬＳを形成する方法は、ＥＵＶ光を用いた露光方法である代わりに、ナノインプリント技術を用いた方法であってもよいし、ダブルパターニング技術を用いた方法であっても良い。これらの方法であっても、ハーフピッチ３８ｎｍ未満（例えば、２ｘｎｍ）であるようなラインアンドスペースパターンＬＳを積層構造ＳＳＴの上に形成することができる。
【００３９】
また、図１（ａ）に示す工程において、第１の層４０が第２の層５０より薄くなるように積層構造ＳＳＴを形成しても良い。この場合、積層構造ＳＳＴから形成される中間パターンＰＴＮ１〜ＰＴＮ３の剛性を維持するうえで、第１の層４０の厚さを「第２の層５０の厚さ−１０ｎｍ」まで薄くすることができ、例えば、第１の層４０を３０ｎｍの厚さで形成した場合、第２の層５０を２０ｎｍ以上３０ｎｍ未満の厚さで形成しても良い。これにより、図１（ｂ）〜（ｅ）に示す工程により形成される各中間パターンＰＴＮ１〜ＰＴＮ３における、アスペクト比（深さ／幅）を小さくできるので、ラインアンドスペースパターンＬＳ（又はＬＳｉ）を転写する際の加工精度を向上することができる。
【００４０】
（第２の実施形態）
次に、第２の実施形態にかかる半導体装置の製造方法について図２を用いて説明する。図２（ａ）〜（ｅ）は、第２の実施形態にかかる半導体装置の製造方法における工程断面図である。以下では、第１の実施形態と異なる部分を中心に説明する。
【００４１】
図２（ａ）に示す工程では、ＣＶＤ法などにより、下層３０の上に第２の層１５０を形成する。第２の層１５０は、シリコンを主成分とする。第２の層１５０の厚さは、例えば、３０ｎｍとしてもよい。
【００４２】
そして、ＣＶＤ法などにより、第２の層１５０の上に第１の層１４０を形成する。第１の層１４０は、シリコン酸化物又はシリコン窒化物を主成分とする。このとき、下層３０（例えば、レジスト樹脂）との加工選択比が３．５〜５．０程度と大きい第２の層１５０が先に形成されているため、下層３０のパターニングの際にたとえ第１の層１４０が消失しても、第２の層１５０は除去されることがなく、第１の層１４０を第１の実施形態と同様の厚さで形成することができる。第１の層１４０の厚さは、例えば、３０ｎｍとしてもよい。
【００４３】
このようにして、被加工層２０の上に、下層３０、第２の層１５０、第１の層１４０が順に積層された積層構造ＳＳＴ１００が形成される。
【００４４】
図２（ｂ）及び図２（ｃ）に示す工程により、積層構造ＳＳＴ１００の上に、ラインパターン６１〜６３を含むラインアンドスペースパターンＬＳが形成される。
【００４５】
図２（ｄ）に示す工程では、ラインアンドスペースパターンＬＳを第１の層１４０及び第２の層１５０へ順次に転写する。具体的には、ラインパターン６１〜６３をマスクとして第１の層１４０をエッチング加工する。これにより、第１の層１４０におけるラインアンドスペースパターンＬＳにより露出された領域が選択的に除去されて、ラインパターン１４１〜１４３が形成される。そして、ラインパターン６１〜６３及びラインパターン１４１〜１４３をマスクとして第２の層１５０をエッチング加工する。これにより、第２の層１５０におけるラインアンドスペースパターンＬＳにより露出された領域が選択的に除去されて、ラインパターン１５１〜１５３が形成される。
【００４６】
図２（ｅ）に示す工程では、ラインアンドスペースパターンＬＳｉを下層３０へ転写する。具体的には、ラインパターン１４１〜１４３、及びラインパターン１５１〜１５３をマスクとして下層３０をエッチング加工する。これにより、下層３０におけるラインアンドスペースパターンＬＳｉにより露出された領域が選択的に除去されて、ラインパターン３１〜３３が形成される。また、ラインアンドスペースパターンＬＳｉ中のラインパターン６１〜６３がエッチング除去される。
【００４７】
このように、図２（ｄ）及び図２（ｅ）に示す工程により、積層構造ＳＳＴ１００におけるラインアンドスペースパターンＬＳ（又はＬＳｉ）により露出された領域を選択的に除去する。これにより、積層構造ＳＳＴ１００が複数の中間パターンＰＴＮ１０１〜ＰＴＮ１０３へ分割される。各中間パターンＰＴＮ１０１〜ＰＴＮ１０３は、ラインパターン３１〜３３、ラインパターン１５１〜１５３、ラインパターン１４１〜１４３が順に積層された多層構造（３層構造）になっている。
【００４８】
以上のように、第２の実施形態では、図２（ａ）に示す工程で、下層３０の上に第２の層１５０を積層し、第２の層１５０の上に第１の層１４０を積層し、図２（ｂ）に示す工程において、例えばシリコン酸化物を主成分とする第１の層１４０の上にレジスト膜６０を形成する。
【００４９】
これにより、図２（ｃ）に示す工程において、ＡｒＦ光源（波長１９３ｎｍ）等の光による露光を用いた良好なパターニングを行なうことができる。すなわち、ＡｒＦ光源等の光に対する反射防止機能を有する第１の層１４０（シリコン酸化物）の上にレジスト膜６０が形成されているので、レジスト膜６０における形成されるべきラインアンドスペースパターンＬＳに対応した領域をＡｒＦ光源等の光で選択的に露光する際に、ＡｒＦ光源等の光の反射に起因した迷光（ハレーション）の発生を抑制できる。
【００５０】
さらに、図２（ｄ）、（ｅ）に示す工程により形成された各中間パターンＰＴＮ１０１〜ＰＴＮ１０３において、シリコンを主成分とするラインパターン１５１〜１５３が、シリコンよりヤング率の大きいシリコン酸化物又はシリコン窒化物を主成分とするラインパターン１４１〜１４３と、ラインパターン３１〜３３とにより支えられている。すなわち、ラインパターン１５１〜１５３を上下両面から支える構造になっている。これにより、各中間パターンＰＴＮ１０１〜ＰＴＮ１０３の剛性、すなわちハードマスクの剛性をさらに向上できる。
【００５１】
なお、第１の層１４０は、カーボン（Ｃ）を含有させて反射防止効果を高めたシリコン酸化物、すなわちＳｉ−ＡＲＣ（Ｓｉｌｉｃｏｎ  ｃｏｎｔａｉｎｉｎｇ  Ａｎｔｉ  Ｒｅｆｌｅｃｔｉｖｅ  Ｃｏａｔｉｎｇ）薄膜であってもよい。この場合、図２（ｃ）に示す工程において、ＡｒＦ光源（波長１９３ｎｍ）等の光による露光を用いた良好なパターニングを行なうことがさらに容易になる。
【００５２】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００５３】
１０  半導体基板、２０  被加工層、２１〜２３  ラインパターン、３０、９３０  下層、３１〜３３、９３１〜９３３  ラインパターン、４０、１４０  第１の層、４１〜４３、１４１〜１４３  ラインパターン、５０、１５０、９５０  第２の層、５１〜５３、１５１〜１５３、９５１〜９５３  ラインパターン、６０、９６０  レジスト膜、６１〜６３、９６１〜９６３  ラインパターン、ＰＴＮ１〜ＰＴＮ３、ＰＴＮ１０１〜ＰＴＮ１０３、ＰＴＮ９０１〜ＰＴＮ９０３  中間パターン、ＬＳ、ＬＳｉ、ＬＳ９００、ＬＳ９００ｉ  ラインアンドスペースパターン、ＳＳＴ、ＳＳＴ１００、ＳＳＴ９００  積層構造。
【図１】
2012054283.tif 000003
【図２】
2012054283.tif 000004
【図３】
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【図４】
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