(57)【要約】【課題】電気的接続の信頼性を損なうことなく電気抵抗率を従来よりも低減できる埋め込み配線を有する半導体装置用基板および半導体装置を提供する。【解決手段】本発明は、上記目的を達成するため、埋め込み配線を有する半導体装置用基板であって、前記埋め込み配線は、金属多結晶体からなり、平均結晶粒径が異なる少なくとも２層の領域を前記基板の厚さ方向に有し、前記埋め込み配線の開口面を含む層の平均結晶粒径が、前記埋め込み配線の他の層の平均結晶粒径よりも小さいことを特徴とする半導体装置用基板を提供する。また、本発明は、上記半導体装置用基板を用いたことを特徴とする半導体装置を提供する。【選択図】図３
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【特許請求の範囲】
【請求項１】
基板中に埋め込み配線を有する半導体装置であって、
前記埋め込み配線は、金属多結晶体からなり、平均結晶粒径が異なる少なくとも２層の領域を前記基板の厚さ方向に有し、
前記埋め込み配線の開口面を含む層の平均結晶粒径が、前記埋め込み配線の他の層の平均結晶粒径よりも小さいことを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記開口面を含む層に前記開口幅または前記開口径の1/3以上の大きさを有する結晶粒が存在しないことを特徴とする半導体装置。
【請求項３】
請求項１または請求項２に記載の半導体装置において、
前記開口面を含む層の平均厚さは、該開口面を含む層の前記平均結晶粒径以上で、前記開口幅以下または前記開口径以下であることを特徴とする半導体装置。
【請求項４】
埋め込み配線を有する半導体装置用基板であって、
前記埋め込み配線は、金属多結晶体からなり、平均結晶粒径が異なる少なくとも２層の領域を前記基板の厚さ方向に有し、
前記埋め込み配線の開口面を含む層の平均結晶粒径が、前記埋め込み配線の他の層の平均結晶粒径よりも小さいことを特徴とする半導体装置用基板。
【請求項５】
請求項４に記載の半導体装置用基板において、
前記開口面を含む層に前記開口幅または前記開口径の1/3以上の粒径を有する結晶粒が存在しないことを特徴とする半導体装置用基板。
【請求項６】
請求項４または請求項５に記載の半導体装置用基板において、
前記開口面を含む層の平均厚さは、該開口面を含む層の前記平均結晶粒径以上で、前記開口幅以下または前記開口径以下であることを特徴とする半導体装置用基板。
【請求項７】
埋め込み配線を有する半導体装置用基板であり、前記埋め込み配線は、金属多結晶体からなって平均結晶粒径が異なる少なくとも２層の領域を前記基板の厚さ方向に有し、前記埋め込み配線の開口面を含む層の平均結晶粒径が、前記埋め込み配線の他の層の平均結晶粒径よりも小さくなっている半導体装置用基板の製造方法であって、
前記埋め込み配線用の溝または穴に対して前記他の層を形成するために前記基板の表面に平行で該表面の投影流域内での流速が3 m/s以上であるめっき液流を利用した間欠電解めっきを行う第１めっき工程と、
前記第１めっき工程に引き続いて前記開口面を含む層を形成するために前記基板の表面に平行で該表面の投影流域内での流速が3 m/s以上であるめっき液流を利用した直流電解めっきを前記第１めっき工程よりも小さい電流密度で行う第２めっき工程と、
前記第２めっき工程の後に前記金属多結晶体の結晶粒を粗大化するためのアニール工程とを有することを特徴とする半導体装置用基板の製造方法。
【請求項８】
請求項７に記載の半導体装置用基板の製造方法において、
前記開口面を含む層の平均厚さが前記埋め込み配線の開口幅以下または開口径以下となるように、前記第１めっき工程のめっき時間と前記第２めっき工程のめっき時間とを制御することを特徴とする半導体装置用基板の製造方法。
【請求項９】
請求項７または請求項８に記載の半導体装置用基板の製造方法において、
前記アニール工程の後に前記基板の表面と前記埋め込み配線の開口面とを平滑化するための表面研磨工程を更に有することを特徴とする半導体装置用基板の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に電解めっきにより埋め込まれた配線を有する半導体装置、半導体装置用基板および該半導体装置用基板の製造方法に関するものである。
【背景技術】
【０００２】
IC（特にLSI）の高機能化・高速度化のため、配線の高集積化（微細化や多層化）が精力的に検討されており、それに伴って、近年、基板中への微細配線の埋め込み技術（ダマシンプロセス）や層間接続用のビア（via）の埋め込み技術（ビアフィリングプロセス）が重要になってきている。以下、ダマシン配線や層間接続ビアなどのように基板中に埋め込まれた中実配線を「埋め込み配線」と総称する。
【０００３】
一般的に、ダマシンプロセスやビアフィリングプロセスでは、非貫通の溝（トレンチ）や穴（ブラインドビアホール）の内表面にシード層となる薄層がスパッタリングなどにより形成された後、電解めっきによるビルドアッププロセスで中実の導体層が埋め込まれる。その後、アニール工程、表面研磨工程（例えば、化学機械研磨：CMP）を経て埋め込み配線を有する基板が作製される（例えば、非特許文献１〜４参照）。なお、ビアを層間接続のための貫通ビア（スルーホールビア）として利用する場合は、ブラインドビアホールを埋め込んだ後、基板の裏面側（非貫通穴の底面側）を研削して貫通ビアとするのが一般的である。
【０００４】
埋め込み配線における導体としては、より低い電気抵抗率とより優れた信頼性への期待から、近年、銅配線が注目されている。しかしながら、配線の微細化に伴って銅配線中の銅結晶粒径も小さくなり易く、その結果、配線の電気抵抗率が増大する問題があった。これは、結晶粒径が小さくなって伝導電子の平均自由工程に近づくと、伝導電子が結晶粒界や配線表面で散乱されるためと言われている。この問題に対し、非特許文献２によると、配線中の結晶粒径は、ダマシン配線におけるトレンチの底から表面に向かって増大する分布を有することから、トレンチ深さ（配線厚さ）を大きくすることによってトレンチ表面近傍の結晶粒径を配線幅以上に増大でき、配線の電気抵抗率の増大を抑制できると報告されている。
【０００５】
電解めっきの方法としては、直流めっきが最も一般的であるが、めっき層が一様な厚さで成長し易く、深いトレンチやビアホールの中では金属イオンの供給が不足して空隙などの欠陥が生じる問題があった。深いトレンチやビアホールを埋め込むようにめっきする（すなわち、局所的・選択的にめっき厚さを変えてめっき層を形成する）ためには、めっき時における金属イオンの供給を制御する必要があり、添加剤の検討（例えば、非特許文献１参照）に加えて、パルス電解めっきやPR（periodic reverse）パルス電解めっき等の間欠的なめっき方法が検討されている（例えば、非特許文献３〜４参照）。ただし、非特許文献３〜４で報告されているめっき技術は、間欠的であるが故にめっき時間が長くなりやすく、生産コストを増大させる問題が考えられた。特に、トレンチやビアのアスペクト比（開口幅または開口径に対する深さの比）が高くなると、その問題が顕著になることが懸念された。
【０００６】
これに対し、本発明者等は、めっき液の流速を高速化できるめっき装置およびめっき方法を開発し（特許文献１参照）、開口部が10μm×10μm角でアスペクト比が7.0である非貫通穴（ブラインドビアホール）へのビアフィリングにおいて、無欠陥の状態で従来よりも大幅にめっき時間を短縮できることを実証した（非特許文献５参照）。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特許第４４４７４３９号公報
【非特許文献】
【０００８】
【非特許文献１】松浪卓史，大塚邦顕: “ビアフィリング対応の硫酸銅めっき技術と添加剤トップルチナBVF、α”, 奥野製薬工業株式会社, テクノフォーカス 第25号 (2001) pp.7-13.
【非特許文献２】大貫仁，田代優，Khoo Khyou Pin: “Cu配線の現状と将来”, 金属 Vol.77 (2007) No.8 pp.5-9.
【非特許文献３】K. Kondo, T. Yonezawa, D. Mikami, T. Okubo, Y. Taguchi, K. Takahashi, and D. P. Barkey: “High-Aspect-Ratio Copper-Via-Filling for Three-Dimensional Chip Stacking”, J. Electrochem. Soc. 152 (2005) H173.
【非特許文献４】J. -J. Sun, K. Kondo, T. Okumura, S. J. Oh, M. Tomosaka, H. Yonemura, M. Hoshino, and K. Takahashi: “High-Aspect-Ratio Copper Via Filling Used for Three-Dimensional Chip Stacking”, J. Electrochem. Soc. 150 (2003) G355.
【非特許文献５】門田裕行，菅野龍一，伊藤雅彦，大貫仁: “三次元実装用貫通電極の高速めっき技術”, エレクトロニクス実装学会誌 Vol.13 (2010) pp.213-219.
【発明の概要】
【発明が解決しようとする課題】
【０００９】
前述したように、埋め込み配線の電気抵抗率を低減するためには、該配線中の結晶粒径を大きくすることが有効である。また、高アスペクト比のビアにおいても、結晶粒径の分布は、ビアホール底部から開口部に向かって大きくなっていく傾向がみられた（非特許文献５参照）。そこで、埋め込み配線中の銅結晶粒を更に粗大化するために、埋め込みめっき後のアニール条件を検討したところ、配線中の結晶粒を従来よりも粗大化できることが判った。
【００１０】
しかしながら、そのように結晶粒を粗大化させたビアに対してCMPによる基板表面研磨加工を施したところ、ビア開口部（ビア端部）で顕著な凹部が生じるブリスター不良（部分的剥離）が発生し易いことが新たに判った（詳細は後述する）。ブリスター不良は、埋め込み配線における電気的接続の信頼性を低下させることから防ぐべき事象である。
【００１１】
したがって、本発明の１つの目的は、電気的接続の信頼性を損なうことなく電気抵抗率を従来よりも低減できる埋め込み配線を有する半導体装置用基板および半導体装置を提供することにある。また、本発明のもう１つの目的は、そのような半導体装置用基板を従来よりも短時間で（すなわち低コストで）製造する方法を提供することにある。
【課題を解決するための手段】
【００１２】
本発明の１つの態様は、上記目的を達成するため、基板中に埋め込み配線を有する半導体装置であって、前記埋め込み配線は、金属多結晶体からなり、平均結晶粒径が異なる少なくとも２層の領域を前記基板の厚さ方向に有し、前記埋め込み配線の開口面を含む層の平均結晶粒径が、前記埋め込み配線の他の層の平均結晶粒径よりも小さいことを特徴とする半導体装置を提供する。
【００１３】
なお、本発明における「埋め込み配線の開口面」とは、基板表面と同じ高さにある面を意味するものとする。また、埋め込み配線となる導体と基板との間にはバリア層が形成されることがあるが、本発明における「埋め込み配線」は埋め込まれた金属導体のみを指し、バリア層は議論の対象外とする（バリア層が存在しないという意味ではない）。平均結晶粒径の算出方法は後述する。
【００１４】
本発明の他の態様は、上記目的を達成するため、埋め込み配線を有する半導体装置用基板であって、前記埋め込み配線は、金属多結晶体からなり、平均結晶粒径が異なる少なくとも２層の領域を前記基板の厚さ方向に有し、前記埋め込み配線の開口面を含む層の平均結晶粒径が、前記埋め込み配線の他の層の平均結晶粒径よりも小さいことを特徴とする半導体装置用基板を提供する。
【００１５】
また、本発明の更に他の態様は、上記目的を達成するため、埋め込み配線を有する半導体装置用基板であり、前記埋め込み配線は、金属多結晶体からなって平均結晶粒径が異なる少なくとも２層の領域を前記基板の厚さ方向に有し、前記埋め込み配線の開口面を含む層の平均結晶粒径が、前記埋め込み配線の他の層の平均結晶粒径よりも小さくなっている半導体装置用基板の製造方法であって、
前記埋め込み配線用の溝または穴に対して前記他の層を形成するために前記基板の表面に平行で該表面の投影流域内での流速が3 m/s以上であるめっき液流を利用した間欠電解めっきを行う第１めっき工程と、前記第１めっき工程に引き続いて前記開口面を含む層を形成するために前記基板の表面に平行で該表面の投影流域内での流速が3 m/s以上であるめっき液流を利用した直流電解めっきを前記第１めっき工程よりも小さい電流密度で行う第２めっき工程と、前記第２めっき工程の後に前記金属多結晶体の結晶粒を粗大化するためのアニール工程とを有することを特徴とする半導体装置用基板の製造方法を提供する。
【発明の効果】
【００１６】
本発明によれば、電気的接続の信頼性を損なうことなく電気抵抗率を従来よりも低減できる埋め込み配線を有する半導体装置用基板および半導体装置を提供することができる。また、そのような半導体装置用基板および半導体装置を従来よりも短時間で（すなわち低コストで）製造することができる。
【図面の簡単な説明】
【００１７】
【図１】本発明で用いためっき装置およびめっき方法の概略を示した模式図である。
【図２】供試材１におけるEBSD測定による結晶粒マッピング像の１例である。
【図３】供試材７におけるEBSD測定による結晶粒マッピング像の１例である。
【発明を実施するための形態】
【００１８】
前述したように、本発明に係る半導体装置用基板または半導体装置は、基板中に埋め込まれた埋め込み配線が金属多結晶体からなり、該埋め込み配線は平均結晶粒径が異なる少なくとも２層の領域を前記基板の厚さ方向に有し、前記埋め込み配線の開口面を含む層の平均結晶粒径が、前記埋め込み配線の他の層の平均結晶粒径よりも小さいことを特徴とする。
【００１９】
また、本発明は、上記発明に係る半導体装置または半導体装置用基板において、以下のような改良や変更を加えることができる。
（i）前記開口面を含む層に前記開口幅または前記開口径の1/3以上の大きさを有する結晶粒が存在しない。言い換えると、開口面を含む層は、最も大きい結晶粒の大きさが開口幅または開口径の1/3未満である。最も大きい結晶粒の大きさが開口幅または開口径の1/4未満であることがより好ましい。開口面を含む層中に開口幅または開口径の1/3以上の大きさを有する結晶粒が存在すると、CMPによる基板表面研磨工程でブリスター不良の要因となる。なお、「結晶粒の大きさ」と称する場合は、結晶粒の最大長さと定義する。
（ii）開口面を含む層の平均結晶粒径は、開口幅または開口径の少なくとも1/5以下が好ましく、0.5μm以下であることがより好ましい。埋め込み配線の開口面において、開口幅方向または開口径方向に少なくとも５個以上の結晶粒が存在しないと、ブリスター不良の要因となり易いからである。さらに、平均結晶粒径が0.5μm以下であれば、たとえ粒界剥離による結晶粒脱離が生じた場合でも、その影響を最小限に抑えられるからである。
（iii）前記開口面を含む層の平均厚さは、該開口面を含む層の前記平均結晶粒径以上で、前記開口幅以下または前記開口径以下である。言い換えると、基板表面研磨工程の後、開口面を含む層には、粒径の小さい結晶粒が少なくとも１粒子層分残っていることが好ましい。これは、基板表面研磨工程の加工精度に余裕を持たせるためである。一方、開口面を含む層の平均厚さが開口幅または開口径を超えると、電気抵抗率低減の効果が小さくなる。
【００２０】
また、前述したように、本発明に係る半導体装置用基板の製造方法は、前記埋め込み配線用の溝または穴に対して前記他の層を形成するために前記基板の表面に平行で該表面の投影流域内での流速が3 m/s以上であるめっき液流を利用した間欠電解めっきを行う第１めっき工程と、前記第１めっき工程に引き続いて前記開口面を含む層を形成するために前記基板の表面に平行で該表面の投影流域内での流速が3 m/s以上であるめっき液流を利用した直流電解めっきを前記第１めっき工程よりも小さい電流密度で行う第２めっき工程と、前記第２めっき工程の後に前記金属多結晶体の結晶粒を粗大化するためのアニール工程とを有することを特徴とする。詳細なメカニズムは現段階で未解明であるが、第２めっき工程において小さい電流密度で直流電解めっきを行うことにより、該工程で形成されるめっき層内（析出しためっき粒子間）にめっき液中の添加剤がより多く取り込まれ、その結果、それら添加剤の残留物がアニール工程での結晶粒粗大化を抑制するものと考えられる。
【００２１】
また、本発明は、上記発明に係る製造方法において、以下のような改良や変更を加えることができる。
（iv）前記開口面を含む層の平均厚さが前記埋め込み配線の開口幅以下または開口径以下となるように、前記第１めっき工程のめっき時間と前記第２めっき工程のめっき時間とを制御する。
（v）前記アニール工程の後に前記基板の表面と前記埋め込み配線の開口面とを平滑化するための表面研磨工程を更に有する。
【００２２】
以下、本発明の実施形態について、図面を参照しながらより具体的に説明する。なお、本発明はここで取り上げた実施例に限定されることはなく、要旨を変更しない範囲で適宜組み合わせや改良が可能である。
【実施例】
【００２３】
（めっき方法の基本手順）
はじめに、開口径が約10μmで深さが約70μm（すなわち、アスペクト比が約7）のブラインドビアホールを有するシリコンウェハ（8インチ径）を用意した。次に、該ウェハ表面およびブラインドビアホールの内表面にシード層となる銅薄膜をスパッタリングにより形成し、被めっき材となるカソードを準備した。
【００２４】
ビアホールを埋め込むためのめっき装置としては、基板表面に平行で高速なめっき液流を発生させられる限り特段の限定はないが、ここでは、特許文献１や非特許文献５に記載された高速液流式めっき装置を用いた。図１は、本発明で用いためっき装置およびめっき方法の概略を示した模式図である。
【００２５】
図１に示したように、上で準備したカソード1をカソード保持治具2に装着し、めっき液の循環しているめっき槽4中へ配設した。カソード1の対面にはアノード3が配設されており、カソード1とアノード3とはそれぞれ陰極線6と陽極線7とを介してめっき電源5に接続されている。また、めっき槽4中にカソード1を配設する際に、めっき液によるカソード1のシード層の化学的溶解を防止するため、めっき液中におけるシード層の電位が自然電位より貴な電位になるように微弱な電流を微弱電流用電源8から出力し、陰極線6に接続された微弱電流電源陰極線9および陽極線7に接続された微弱電流電源陽極線10を介して通電した。
【００２６】
次に、めっき液リザーブタンク11に接続された高速液流ポンプ12を起動してめっき液の流通を開始した。めっき液は、めっき液吐出口13からめっき層4内に流入し、互いに平行に設置されたカソード1とアノード3との間を抜けて、めっき液排出口14からめっき液リザーブタンク11に戻る構成になっている。めっき液の流速とは、カソード1とアノード3との間の流域内での流速を言う。その後、めっき電源5よりめっき電流の出力を開始して電解めっきを行った。
【００２７】
（供試材の作製）
図１に示した高速液流式めっき装置を用い、被めっき材（カソード1）に対して流速条件や電解条件が異なるめっきを行った。めっき液としては、硫酸銅5水塩（CuSO4・5H2O）200 g/L、硫酸（H2SO4）50 g/L、塩素イオン（Cl-）50 ppmの基本水溶液に、市販の添加剤（上村工業株式会社製、エピタス（登録商標）EWF-S、アクセラレーター2.5 mL/L、サプレッサー10 mL/L、レベラー4 mL/L）を添加しためっき液を用い、全ての供試材（供試材１〜７）に対して統一した。電解条件の一覧を表１に示す。
【００２８】
【表１】
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【００２９】
表１に示したように、供試材１〜３は、従来の方法（間欠電解めっきの１段めっきプロセスのみ）でビアフィリングされたカソードである。供試材５〜７は、本発明に係る方法（高速めっき液流を利用しかつ間欠電解めっきと直流電解めっきとの２段めっきプロセス）でビアフィリングされたカソードである。また、供試材４は、従来の遅いめっき液流で２段めっきプロセスを適用した比較例のカソードである。ビアフィリングした各カソードに対してアニール処理（水素雰囲気中、350℃で30分間の熱処理）を施し、各供試材を作製した。
【００３０】
（供試材の調査方法）
作製した供試材をそれぞれ適当な大きさに切断し、埋め込まれたビア開口面が露出するようにCMPによる表面研磨試験を実施した。このとき、ビア開口面（ビア端部）でブリスター不良（部分的剥離）が発生するか否かを調査した。
【００３１】
一方、埋め込んだビア内の結晶粒径の調査は、次のように行った。上記の表面研磨試験とは別の試験片をビア中心軸近傍の縦断面が露出するように研削し、該縦断面に対する電子線後方散乱回折（EBSD）（株式会社TSLソリューションズ製、OIMシステム）を測定した。このとき、結晶面方位差が15°以上ある境界を結晶粒界と判定して結晶粒を判別した。次に、所定の視野（5μm×5μmまたは5μm×10μm）内の結晶粒数をカウントして結晶粒平均面積から平均結晶粒径（等価面積円の直径）を算出した。なお、該視野からはみ出した結晶粒もカウントした。
【００３２】
また、アニール処理による結晶粒粗大化を調査するため、ビアフィリングしたままの状態（アニール処理を施していない状態）でのビア内の結晶粒径を透過型電子顕微鏡（TEM）により別途測定した。その結果、いずれの供試材においても、めっきしたままの状態での結晶粒径は、平均で0.15〜0.25μm程度であることが確認された。
【００３３】
（調査結果）
表面研磨試験の結果、供試材５〜７においてはブリスター不良が発生せず、基板表面とビア開口面とが１つの平滑面を構成していた。一方、供試材１〜４においてはブリスター不良が散見された。そこで、該不良の要因を調査するために結晶粒粗大化の様子を詳細に観察した。なお、いずれの供試材においても、ビア内部に空隙などの欠陥は無く、中実に埋め込まれていることが確認された。
【００３４】
図２は、供試材１におけるEBSD測定による結晶粒マッピング像の１例である。図２に示したように、供試材１は、アニール処理により全体として結晶粒の粗大化が十分進行していることが確認されたが、ビア開口面を含む層において特に粗大化が著しいことが判った。具体的には、ビア開口面を含む層の平均結晶粒径（0.84μm）は、ビア内部の層の平均結晶粒径（0.73μm）よりも大きくなっていた。より詳細に見ると、ビア開口面を含む層中に開口径の1/3以上の大きさを有する結晶粒が明らかに確認された。また、供試材２〜４においても供試材１と同様に、ビア開口面を含む層中に開口径の1/3以上の大きさを有する結晶粒が散見された。
【００３５】
一方、ブリスター不良が発生しなかった供試材７の例を図３に示す。図３は、供試材７におけるEBSD測定による結晶粒マッピング像の１例である。図３に示したように、供試材７も、アニール処理により全体として結晶粒の粗大化が十分進行していることが確認されたが、ビア開口面を含む層においては粗大化の程度が抑制されていることが判った。より具体的には、ビア開口面を含む層の平均結晶粒径（0.42μm）が、ビア内部の層の平均結晶粒径（0.83μm）よりも小さくなっていた。また、ビア開口面を含む層中に開口径の1/3以上の大きさを有する結晶粒は確認されなかった。この傾向は、供試材５〜６においても同様であった。これらのことを考え合わせると、ブリスター不良が発生する要因の１つとして、開口径の1/3以上の大きさを有する結晶粒がCMP負荷により粒界剥離して脱離したためと考えられた。
【００３６】
以上の実験結果をまとめる。
（１）本発明に係る半導体装置用基板（供試材５〜７）は、従来の半導体装置用基板（供試材１〜３）と同様に、めっき液流速が高いほど総めっき時間が短くなる（すなわち、めっき成長速度が高くなる）ことが確認された。
（２）第１めっき工程における電流密度や通電/休止時間比を最適化することで、従来よりも総めっき時間を更に短縮することができた（供試材７）。総めっき時間の短縮は、製造コストの低減につながる。
（３）高速めっき液流を利用し２段めっきプロセス（第１めっき工程、第２めっき工程）を適用することにより、ビア開口面を含む層におけるアニール処理時の結晶粒粗大化を抑制することができた（供試材５〜７）。
（４）従来の遅いめっき液流で２段めっきプロセスを適用しても、ビア開口面を含む層におけるアニール処理時の結晶粒粗大化を抑制することができなかった（供試材４）。
（５）上記（３），（４）の結果から、めっき液流としては3 m/s以上の流速が必要と考えられた。
（６）適切なアニール処理によりビア全体として（特にビア内部で）結晶粒の粗大化を従来よりも進行させられることが確認された（供試材５〜７）。結晶粒の粗大化は、電気抵抗率の低減につながる。
（７）ビア中の結晶粒径分布においてビア開口面を含む層の平均結晶粒径がビア内部の層の平均結晶粒径よりも小さい半導体装置用基板は、基板表面研磨工程時のブリスター不良を防止できることが確認された（供試材５〜７）。
【００３７】
なお、上記の説明では、埋め込み配線としてアスペクト比の高いブラインドビアホールを例にして記述したが、本発明はそれに限定されるものではない。例えば、本発明の思想をダマシンプロセスに適用してもよい。また、ビアホールに関してもブラインドビアホールに限定されるものではなく、貫通孔（スルーホールビア）へのビアフィリングにも適用できる。その場合、ブリスター不良防止のため、スルーホールビアの開口面を含む２つの層の平均結晶粒径が、スルーホールビアの他の層（内部の層）の平均結晶粒径よりも小さくなるようにすることが好ましい。
【００３８】
本発明に係る半導体装置用基板を用いることで、埋め込み配線の電気的接続の信頼性を損なうことなく該配線の電気抵抗率を従来よりも低減した半導体装置を提供できる。このことから、本発明に係る半導体装置は、将来的な更なる高集積化にも対応可能となる。また、本発明に係る製造方法は、そのような半導体装置用基板を従来よりも短時間で（すなわち低コストで）製造することができることが実証された。
【符号の説明】
【００３９】
1…カソード、2…カソード保持治具、3…アノード、4…めっき槽、
5…めっき電源、6…陰極線、7…陽極線、
8…微弱電流用電源、9…微弱電流電源陰極線、10…微弱電流電源陽極線、
11…めっき液リザーブタンク、12…高速液流ポンプ、
13…めっき液吐出口、14…めっき液排出口。
【図１】
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【図２】
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【図３】
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