(57)【要約】【課題】周辺回路領域を整形された形状とすることによりチップ面積を縮小する。【解決手段】Ｙ方向に延在する複数のデータバスＤＢがピッチＰ１でＸ方向に配列されたメモリセル領域４０と、対応する複数のデータバスＤＢにそれぞれ接続された複数のバッファ回路ＢＣが設けられたバッファ領域６１とを備える。バッファ領域６１上においては、Ｙ方向に延在する複数のデータバスＤＢがピッチＰ２でＸ方向に配列され、ピッチＰ２はピッチＰ１よりも小さい。本発明によれば、データバスＤＢの配列ピッチをバッファ領域上において縮小していることから、他の回路ブロックに割当可能な面積を十分に確保することが可能となる。これにより、当該回路ブロックの幅拡大や形状の変形が不要となることから、無駄な空きスペースが生じにくく、チップ面積を縮小することが可能となる。【選択図】図８
2012204643.tif 000002
【特許請求の範囲】
【請求項１】
第１の方向に延在する複数のデータバスが第１のピッチで第２の方向に配列されたメモリセル領域と、
前記メモリセル領域の前記第２の方向に延在する辺に沿って配置され、対応する前記複数のデータバスにそれぞれ接続された複数のバッファ回路が設けられたバッファ領域と、を備え、
前記バッファ領域上においては、前記第１の方向に延在する前記複数のデータバスが第２のピッチで前記第２の方向に配列され、前記第２のピッチは前記第１のピッチよりも小さいことを特徴とする半導体装置。
【請求項２】
前記メモリセル領域と前記バッファ領域との間に配置され、前記複数のデータバスのピッチを前記第１のピッチから前記第２のピッチに変換するピッチ変換領域をさらに備えることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記複数のバッファ回路は、対応する前記データバスを介して供給されるリードデータをバッファリングするリードバッファ回路と、対応する前記データバスに供給すべきライトデータをバッファリングするライトバッファ回路とをそれぞれ含んでいることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記バッファ領域を前記第２の方向に分断するように配置され、内部電圧を生成する内部電圧生成回路を少なくとも含む複数の回路ブロックをさらに備えることを特徴とする請求項１乃至３のいずれか一項に記載の半導体装置。
【請求項５】
前記バッファ領域の前記第１の方向における幅と、前記複数の回路ブロックの前記第１の方向における幅とが等しいことを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記内部電圧が供給される内部電源配線をさらに備え、前記内部電源配線は、前記複数のバッファ回路の上部を通過するよう前記第２の方向に延在することを特徴とする請求項４又は５に記載の半導体装置。
【請求項７】
前記内部電源配線は、前記複数の回路ブロック上において前記第１の方向にそれぞれ分岐することを特徴とする請求項６に記載の半導体装置。
【請求項８】
複数の外部端子が前記第２の方向に配列されたパッド領域をさらに備え、前記バッファ領域は前記メモリセル領域と前記パッド領域との間に配置されていることを特徴とする請求項１乃至７のいずれか一項に記載の半導体装置。
【請求項９】
前記バッファ領域は、前記第１の方向に配列された第１及び第２のバッファ回路を含むことを特徴とする請求項１乃至８のいずれか一項に記載の半導体装置。
【請求項１０】
前記第１及び第２のバッファ回路は、前記複数のデータバスに含まれる第１及び第２のデータバスにそれぞれ接続され、
前記第１のバッファ回路が形成された領域上には、前記第２のデータバスを前記第１の方向に通過させる通過配線領域が設けられており、前記第２のバッファ回路は前記通過配線領域を通過した前記第２のデータバスに接続されている、ことを特徴とする請求項９に記載の半導体装置。
【請求項１１】
前記バッファ領域には、前記第１の方向に延在する第１乃至第３の電源配線が設けられ、
前記バッファ回路は、前記第１及び第２の電源配線間に配置された第１の回路部分と、前記第２及び第３の電源配線間に配置された第２の回路部分と、前記第２の電源配線と交差して前記第２の方向に延在し、前記第１の回路部分と前記第２の回路部分とを接続する接続配線とを含むことを特徴とする請求項１乃至１０のいずれか一項に記載の半導体装置。
【請求項１２】
前記第１の電源配線と前記第３の電源配線には同電位が供給されることを特徴とする請求項１１に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、特に、メモリセル領域上に複数のデータバスが規則的に配列されてなる半導体装置に関する。
【背景技術】
【０００２】
ＤＲＡＭ（Dynamic Random Access Memory）などの半導体メモリデバイスには、多数のメモリセルが規則的に配置されたメモリセル領域が存在する。また、メモリセル領域の近傍には、複数のバッファ回路からなるバッファ領域が配置される。メモリセルとバッファ回路との接続は、メモリセル領域の上部に配置された複数のデータバスを介して行われる。上述の通り、メモリセル領域においては多数のメモリセルが規則的に配置されることから、複数のデータバスについても規則的に配置される（特許文献１参照）。
【０００３】
バッファ回路はそれぞれ対応するデータバスに接続される回路であることから、バッファ回路についても規則的に配置することが一般的である。例えば、バッファ回路の配列ピッチをデータバスの配列ピッチと一致させれば、データバスの延長線上にバッファ回路が配置されるため、最も単純にレイアウトすることが可能となる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００６−２５３２７０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、バッファ回路の配列ピッチをデータバスの配列ピッチに一致させると、内部電圧生成回路などの他の回路ブロックのレイアウトが大きく制限される。つまり、メモリセル領域には、多数のメモリセルが規則的に配置されるアレイ領域とデコーダなどが配置される非アレイ領域が存在するため、バッファ回路の配列ピッチをデータバスの配列ピッチに一致させると、アレイ領域に隣接する部分は全てバッファ領域として使用されてしまうため、内部電圧生成回路などの回路ブロックは非アレイ領域に隣接して配置するしかなく、当該回路ブロックに割当可能な面積が不足してしまう。これを補うためには、内部電圧生成回路などの回路ブロックの幅を拡大するとともに、形成エリアの形状を変形させる必要があるが、この場合には、バッファ領域と当該回路ブロックとの幅の相違によって無駄な空きスペースが生じ、チップ面積の増大を招くという問題があった。
【課題を解決するための手段】
【０００６】
本発明による半導体装置は、第１の方向に延在する複数のデータバスが第１のピッチで第２の方向に配列されたメモリセル領域と、前記メモリセル領域の前記第２の方向に延在する辺に沿って配置され、対応する前記複数のデータバスにそれぞれ接続された複数のバッファ回路が設けられたバッファ領域と、を備え、前記バッファ領域上においては、前記第１の方向に延在する前記複数のデータバスが第２のピッチで前記第２の方向に配列され、前記第２のピッチは前記第１のピッチよりも小さいことを特徴とする。
【発明の効果】
【０００７】
本発明によれば、データバスの配列ピッチをバッファ領域上において縮小していることから、内部電圧生成回路などの回路ブロックに割当可能な面積を十分に確保することが可能となる。これにより、当該回路ブロックの幅拡大や形状の変形が不要となることから、無駄な空きスペースが生じにくく、チップ面積を縮小することが可能となる。
【図面の簡単な説明】
【０００８】
【図１】本発明の好ましい実施形態による半導体装置１０の全体構成を示すブロック図である。
【図２】半導体装置１０の主要部のレイアウト図である。
【図３】周辺回路領域６０のより詳細なレイアウト図である。
【図４】ピッチ変換領域７０による効果を説明するためのレイアウト図である。
【図５】比較例による周辺回路領域６０のレイアウト図である。
【図６】バッファ回路ＢＣの回路図である。
【図７】回路ブロック領域６２にレイアウトされる回路ブロックの一例を示す回路図である。
【図８】バッファ領域６１におけるバッファ回路ＢＣのレイアウトの一例を説明するための模式図である。
【図９】図８に示した１個のバッファ回路ＢＣのレイアウトをより詳細に示す平面図である。
【図１０】バッファ領域６１におけるバッファ回路ＢＣのレイアウトの他の例を説明するための模式図である。
【図１１】図１０に示した１個のバッファ回路ＢＣのレイアウトを拡大して示す平面図である。
【図１２】バッファ回路ＢＣを構成する回路要素と４つのエリアＲＢａ，ＲＢｂ，ＷＢａ，ＷＢｂとの関係を説明するための図である。
【図１３】本実施形態による効果を説明するための模式図であり、（ａ）は従来のレイアウトを示し、（ｂ）は本実施形態によるレイアウトを示している。
【図１４】本実施形態による他の効果を説明するための模式図であり、（ａ）は従来のレイアウトを示し、（ｂ）は本実施形態によるレイアウトを示している。
【図１５】図１４（ａ）の主要部の拡大図である。
【図１６】図１４（ｂ）の主要部の拡大図である。
【図１７】本実施形態によるさらに他の効果を説明するための模式図であり、（ａ）は従来のレイアウトを示し、（ｂ）は本実施形態によるレイアウトを示している。
【図１８】本実施形態によるさらに他の効果を説明するための模式図であり、（ａ）は従来のレイアウトを示し、（ｂ）は本実施形態によるレイアウトを示している。
【図１９】本実施形態によるさらに他の効果を説明するための模式図である。
【図２０】本実施形態によるさらに他の効果を説明するための模式図であり、（ａ）は従来のレイアウトを示し、（ｂ）は本実施形態によるレイアウトを示している。
【発明を実施するための形態】
【０００９】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
【００１０】
図１は、本発明の好ましい実施形態による半導体装置１０の全体構成を示すブロック図である。
【００１１】
本実施形態による半導体装置１０はＤＲＡＭであり、図１に示すようにメモリセルアレイ１１を備えている。メモリセルアレイ１１には、互いに交差する複数のワード線ＷＬと複数のビット線ＢＬが設けられており、その交点にメモリセルＭＣが配置されている。ワード線ＷＬの選択はロウデコーダ１２によって行われ、ビット線ＢＬの選択はカラムデコーダ１３によって行われる。ビット線ＢＬは、センス回路１４内の対応するセンスアンプＳＡにそれぞれ接続されており、カラムデコーダ１３により選択されたビット線ＢＬは、センスアンプＳＡを介してアンプ回路１５に接続される。
【００１２】
ロウデコーダ１２、カラムデコーダ１３、センス回路１４及びアンプ回路１５の動作は、アクセス制御回路２０によって制御される。アクセス制御回路２０には、アドレス端子２１及びコマンド端子２２を介してそれぞれ外部からアドレス信号ＡＤＤ及びコマンド信号ＣＭＤが供給される。アクセス制御回路２０は、アドレス信号ＡＤＤ及びコマンド信号ＣＭＤを受け、これらに基づいてロウデコーダ１２、カラムデコーダ１３、センス回路１４及びアンプ回路１５を制御する。
【００１３】
具体的には、コマンド信号ＣＭＤが半導体装置１０のアクティブ動作を示している場合には、アドレス信号ＡＤＤはロウデコーダ１２に供給される。これに応答して、ロウデコーダ１２はアドレス信号ＡＤＤが示すワード線ＷＬを選択し、これにより対応するメモリセルＭＣがそれぞれビット線ＢＬに接続される。その後、アクセス制御回路２０は、所定のタイミングでセンス回路１４を活性化させる。
【００１４】
一方、コマンド信号ＣＭＤが半導体装置１０のリード動作又はライト動作を示している場合には、アドレス信号ＡＤＤはカラムデコーダ１３に供給される。これに応答して、カラムデコーダ１３はアドレス信号ＡＤＤが示すビット線ＢＬをアンプ回路１５に接続する。これにより、リード動作時においては、センスアンプＳＡを介してメモリセルアレイ１１から読み出されたリードデータＤＱがアンプ回路１５を介してデータ端子２３から外部に出力される。また、ライト動作時においては、データ端子２３を介して外部から供給されたリードデータＤＱがアンプ回路１５及びセンスアンプＳＡを介してメモリセルＭＣに書き込まれる。
【００１５】
これら各回路ブロックは、それぞれ所定の内部電圧を動作電源として使用する。これら内部電源は、図１に示す電源回路３０によって生成される。電源回路３０は、電源端子３１，３２を介してそれぞれ供給される外部電位ＶＤＤ及び接地電位ＶＳＳを受け、これらに基づいて内部電圧ＶＰＰ，ＶＰＥＲＩ，ＶＡＲＹなどを生成する。尚、本明細書においてＶＤＤ，ＶＰＰ，ＶＰＥＲＩ，ＶＡＲＹとは、当該電位のレベルを示すほか、接地電位ＶＳＳに対する電位差（電圧）をも示す。例えば、「ＶＤＤ」とは、外部電位ＶＤＤの電位レベルそのものを指すほか、接地電位ＶＳＳに対する電位差（電圧）をも示す。ＶＰＰ，ＶＰＥＲＩ，ＶＡＲＹについても同様である。本実施形態では、
ＶＰＰ＞ＶＤＤ＞ＶＰＥＲＩ≒ＶＡＲＹ
である。内部電位ＶＰＰは外部電位ＶＤＤを昇圧することによって生成され、内部電位ＶＰＥＲＩ，ＶＡＲＹは外部電位ＶＤＤを降圧することによって生成される。
【００１６】
内部電圧ＶＰＰは、主にロウデコーダ１２において用いられる電圧である。ロウデコーダ１２は、アドレス信号ＡＤＤに基づき選択したワード線ＷＬをＶＰＰレベルに駆動し、これによりメモリセルＭＣに含まれるセルトランジスタを導通させる。内部電圧ＶＡＲＹは、センス回路１４において用いられる電圧である。センス回路１４が活性化すると、ビット線対の一方をＶＡＲＹレベル、他方をＶＳＳレベルに駆動することにより、読み出されたリードデータの増幅を行う。内部電圧ＶＰＥＲＩは、アクセス制御回路２０などの大部分の周辺回路の動作電圧として用いられる。これら周辺回路の動作電圧として外部電圧ＶＤＤよりも電圧の低い内部電圧ＶＰＥＲＩを用いることにより、半導体装置１０の低消費電力化が図られている。
【００１７】
次に、本実施形態による半導体装置１０のレイアウトについて説明する。
【００１８】
図２は、半導体装置１０の主要部のレイアウト図である。
【００１９】
図２に示すように、メモリセルアレイ１１はメモリセル領域４０に配置される。メモリセル領域４０はＸ方向にいくつか分断されており、分断された部分が非アレイ領域４０ａとして用いられる。非アレイ領域４０ａには、図１に示したロウデコーダ１２の一部やカラムデコーダ１３の一部が配置される。メモリセル領域４０の上部には、Ｙ方向に延在する複数のデータバスＤＢがＸ方向に配列されている。
【００２０】
図２に示すパッド領域５０は、複数の外部端子がＸ方向に配列された領域である。したがって、図１に示したアドレス端子２１、コマンド端子２２、データ端子２３及び電源端子３１，３２は、このパッド領域５０に配置される。
【００２１】
図２に示す周辺回路領域６０は、図１に示したアンプ回路１５及び電源回路３０が配置された領域である。周辺回路領域６０は、メモリセル領域４０のＸ方向に延在する辺４０ｘに沿って、メモリセル領域４０とパッド領域５０に挟まれるように配置されている。
【００２２】
図３は、周辺回路領域６０のより詳細なレイアウト図である。
【００２３】
図３に示すように、周辺回路領域６０にはバッファ領域６１及び回路ブロック領域６２が含まれている。バッファ領域６１と回路ブロック領域６２はＸ方向に交互に配置されている。換言すれば、バッファ領域６１がＸ方向にいくつか分断され、分断された領域が回路ブロック領域６２として用いられる。本実施形態においては、バッファ領域６１のＹ方向における幅と、回路ブロック領域６２のＹ方向における幅とが等しく、これにより、周辺回路領域６０が全体として整形された形状となっている。バッファ領域６１は複数のバッファ回路（ＢＣ）が配置される領域であり、回路ブロック領域は内部電圧生成回路などの回路ブロックが配置される領域である。
【００２４】
バッファ領域６１に配置される複数のバッファ回路は、それぞれ対応するデータバスＤＢに接続される。データバスＤＢはＹ方向に延在する配線であり、その配列ピッチはメモリセル領域４０において相対的に広く、バッファ領域６１において相対的に狭くなっている。かかるピッチ変換は、メモリセル領域４０とバッファ領域６１との間に配置されたピッチ変換領域７０において行われる。図３においては、図面の見やすさを考慮してピッチ変換領域７０のＹ方向における幅をある程度広く表記しているが、実際には、データバスＤＢのＸ方向における位置をずらすためだけの領域であることから、Ｙ方向における幅は非常に小さくて済む。
【００２５】
図４は、ピッチ変換領域７０による効果を説明するためのレイアウト図である。
【００２６】
図４においては、メモリセル領域４０上のデータバスＤＢの８本分のＸ方向における幅をＷ１と表示し、これに対応するバッファ領域６１上のＸ方向における幅をＷ２と表示している。図４に示すように、データバスＤＢの配列ピッチはピッチ変換領域７０にて変換されているため、幅Ｗ１とＷ２との関係は、
Ｗ１＞Ｗ２
となる。尚、図４において符号６１ａで示しているのは、２個分のバッファ回路が配置されるエリアである。このため、符号６１ａで示すエリアに２本のデータバスＤＢが割り当てられている。
【００２７】
このようなピッチ変換が行われる結果、非アレイ領域４０ａのＸ方向における幅をＷ３とし、回路ブロック領域６２のＸ方向における幅をＷ４とした場合、
Ｗ３＜Ｗ４
となる。つまり、バッファ回路の配列ピッチをデータバスＤＢの配列ピッチに対して縮小した分、回路ブロック領域６２のＸ方向における幅をより広く確保することが可能となる。これにより、図３及び図４に示したとおり、バッファ領域６１のＹ方向における幅と回路ブロック領域６２のＹ方向における幅をほぼ一致させることが可能となり、周辺回路領域６０を全体として整形された形状とすることが可能となる。
【００２８】
図５は、比較例による周辺回路領域６０のレイアウト図である。
【００２９】
図５に示す比較例は、メモリセル領域４０におけるデータバスＤＢの延長線上にバッファ回路を配置した場合のレイアウトを示している。つまり、メモリセル領域４０上においけるデータバスＤＢの配列ピッチと、バッファ領域６１におけるバッファ回路の配列ピッチとが等しい例である。この場合、バッファ回路１個あたりのＸ方向における幅は、図３に示す例と比べて広く確保することができるため、バッファ領域６１のＹ方向における幅は狭くなる。また、ピッチ変換領域７０も不要であり、その分Ｙ方向におけるスペースが不要となるが、既に説明したとおり、ピッチ変換領域７０のＹ方向における幅は僅かであり、これを削除することによる効果はきわめて軽微である。
【００３０】
むしろ、バッファ領域６１のＸ方向における幅が広がった分、回路ブロック領域６２のＸ方向における幅が不足し、その結果、バッファ領域６１のＹ方向における幅と回路ブロック領域６２のＹ方向における幅を一致させることは不可能となる。このため、必要な回路ブロックを回路ブロック領域６２に配置するためには、図５に示すように回路ブロック領域６２のＹ方向における幅を拡大する必要が生じる。これにより、周辺回路領域６０の形状は不整形となり、無駄な空きスペース６３が生じてしまう。このようなスペース６３は、チップ面積の増大につながるため好ましくない。
【００３１】
これに対し、本実施形態では図３を用いて説明したように、バッファ領域６１のＹ方向における幅と回路ブロック領域６２のＹ方向における幅をほぼ一致させることが可能であるため、無駄な空きスペース６３がほとんど生じない。これにより、チップ面積を縮小することが可能となる。
【００３２】
図６は、バッファ回路ＢＣの回路図である。
【００３３】
図６に示すように、バッファ回路ＢＣは、対応するデータバスＤＢを介して供給されるリードデータをバッファリングするリードバッファ回路ＲＢと、対応するデータバスＤＢに供給すべきライトデータをバッファリングするライトバッファ回路ＷＢからなる。リードバッファ回路ＲＢによってバッファリングされたリードデータは、データバスＤＢａに供給され、データ端子２３を介して外部に出力される。また、データ端子２３から入力されたライトデータは、データバスＤＢａを介してライトバッファ回路ＷＢに供給され、ライトバッファ回路ＷＢによってバッファリングされたライトデータがデータバスＤＢに供給される。
【００３４】
リードバッファ回路ＲＢは、内部電圧ＶＰＥＲＩとＶＳＳとの間に直列接続されたＮチャンネル型のＭＯＳトランジスタ８０，８１を備えており、これらトランジスタの接続ノードがデータバスＤＢａに接続されている。トランジスタ８０のゲート電極には、データバスＤＢ上のリードデータがリードスイッチ８２及びインバータ８３，８４を介して供給される。また、トランジスタ８１のゲート電極には、データバスＤＢ上のリードデータがリードスイッチ８２及びインバータ８３を介して供給される。リードスイッチ８２はＮチャンネル型のＭＯＳトランジスタからなり、そのゲート電極にはリードイネーブル信号ＲＥが供給される。
【００３５】
かかる構成により、リードイネーブル信号ＲＥがハイレベルに活性化すると、データバスＤＢ上のリードデータの論理レベルに基づき、トランジスタ８０，８１のいずれか一方がオンする。具体的には、データバスＤＢ上のリードデータがハイレベルであれば、トランジスタ８０がオンするため、データバスＤＢａにはハイレベルの信号が出力される。逆に、データバスＤＢ上のリードデータがローレベルであれば、トランジスタ８１がオンするため、データバスＤＢａにはローレベルの信号が出力される。このようにしてリードデータのバッファリングが行われる。
【００３６】
ライトバッファ回路ＷＢは、内部電圧ＶＰＥＲＩとＶＳＳとの間に直列接続されたＮチャンネル型のＭＯＳトランジスタ８５，８６を備えており、これらトランジスタの接続ノードがデータバスＤＢに接続されている。トランジスタ８５のゲート電極には、データバスＤＢａ上のライトデータがライトスイッチ８７及びインバータ８８，８９を介して供給される。また、トランジスタ８６のゲート電極には、データバスＤＢａ上のライトデータがライトスイッチ８７及びインバータ８８を介して供給される。ライトスイッチ８７はＮチャンネル型のＭＯＳトランジスタからなり、そのゲート電極にはライトイネーブル信号ＷＥが供給される。
【００３７】
かかる構成により、ライトイネーブル信号ＷＥがハイレベルに活性化すると、データバスＤＢａ上のライトデータの論理レベルに基づき、トランジスタ８５，８６のいずれか一方がオンする。具体的には、データバスＤＢａ上のライトデータがハイレベルであれば、トランジスタ８５がオンするため、データバスＤＢにはハイレベルの信号が出力される。逆に、データバスＤＢａ上のライトデータがローレベルであれば、トランジスタ８６がオンするため、データバスＤＢにはローレベルの信号が出力される。このようにしてライトデータのバッファリングが行われる。
【００３８】
このように、バッファ回路ＢＣは、リードバッファ回路ＲＢ及びライトバッファ回路ＷＢからなる回路であり、１本のデータバスＤＢごとに１個設けられる。上述の通り、バッファ回路ＢＣは、バッファ領域６１にレイアウトされる回路である。
【００３９】
図７は、回路ブロック領域６２にレイアウトされる回路ブロックの一例を示す回路図である。
【００４０】
図７に示す回路ブロックは、内部電圧ＶＰＥＲＩを生成する回路であり、外部電位ＶＤＤと内部電源配線ＶＬとの間に接続されたＰチャンネル型のＭＯＳトランジスタからなるドライバ回路９１と、ドライバ回路９１を制御するコンパレータ９２とを備えている。コンパレータ９２の反転入力ノード（−）は内部電源配線ＶＬに接続され、非反転入力ノード（＋）には基準となる内部電圧ＶＰＥＲＩが供給される。そして、コンパレータ９２の出力はドライバ回路９１を構成するトランジスタのゲート電極に供給される。かかる構成により、内部電源配線ＶＬのレベルは内部電圧ＶＰＥＲＩに駆動されることになる。
【００４１】
図８は、バッファ領域６１におけるバッファ回路ＢＣのレイアウトの一例を説明するための模式図である。
【００４２】
図８には、８個分のバッファ回路ＢＣのレイアウトが示されている。図８において太線で示すエリアが１個のバッファ回路ＢＣが配置されるエリアであり、したがって、バッファ領域６１に４個のバッファ回路ＢＣがＹ方向に配置された例を示している。各バッファ回路ＢＣのうち、右上がりのハッチングが付されているエリアがリードバッファ回路ＲＢの形成されたエリアであり、左上がりのハッチングが付されているエリアがライトバッファ回路ＷＢの形成されたエリアである。
【００４３】
図８に示す例では、メモリセル領域４０からＹ方向に延在するデータバスＤＢは、ピッチ変換領域７０にてそのＸ方向における配列ピッチがＰ１からＰ２に縮小された後、バッファ領域６１に接続される。各データバスＤＢは、対応するバッファ回路ＢＣを構成するリードバッファ回路ＲＢ及びライトバッファ回路ＷＢの一方にＹ方向に延在する配線部分を介して接続され、リードバッファ回路ＲＢ及びライトバッファ回路ＷＢの他方にＸ方向に延在する配線部分を介して接続される。リードバッファ回路ＲＢが形成されるエリア上には２本のデータバスＤＢ又はＤＢａがＹ方向に延在し、同様に、ライトバッファ回路ＷＢが形成されるエリア上にも２本のデータバスＤＢ又はＤＢａがＹ方向に延在する。
【００４４】
バッファ領域６１上においてＹ方向に延在するデータバスＤＢ又はＤＢａは、それぞれ対応するバッファ回路ＢＣに接続される一方、対応しないバッファ回路ＢＣには接続されない。したがって、Ｙ方向に延在するデータバスＤＢ又はＤＢａは、対応しないバッファ回路ＢＣ上をＹ方向に通過する必要があり、これを可能とすべく各バッファ回路ＢＣにはデータバスＤＢ又はＤＢａをＹ方向に通過させる通過配線領域が設けられている。
【００４５】
図９は、図８に示した１個のバッファ回路ＢＣのレイアウトをより詳細に示す平面図である。
【００４６】
図９に示す例では、Ｘ方向に並べて配置されたリードバッファ回路ＲＢ及びライトバッファ回路ＷＢのうち、リードバッファ回路ＲＢが右側に配置され、ライトバッファ回路ＷＢが左側に配置されている。リードバッファ回路ＲＢとライトバッファ回路ＷＢの間には、内部電圧ＶＳＳが供給される電源配線がＹ方向に延在している。また、リードバッファ回路ＲＢの右側には内部電圧ＶＰＥＲＩが供給される電源配線がＹ方向に延在し、ライトバッファ回路ＷＢの左側にも内部電圧ＶＰＥＲＩが供給される電源配線がＹ方向に延在している。これにより、リードバッファ回路ＲＢ及びライトバッファ回路ＷＢとも、内部電圧ＶＳＳが供給される電源配線と内部電圧ＶＰＥＲＩが供給される電源配線との間に配置されることになる。
【００４７】
図９において、符号ＤＦで示す要素はトランジスタを構成する拡散層領域であり、符号Ｌ０で示す要素はゲート電極、符号Ｌ１〜Ｌ３で示す要素はそれぞれ第１〜第３配線層である。このうち、第２配線層Ｌ２はＹ方向に延在する配線に用いられ、第３配線層Ｌ３はＸ方向に延在する配線に用いられる。つまり、Ｙ方向に延在するデータバスＤＢ及びＤＢａは第２配線層Ｌ２が用いられる。また、リードバッファ回路ＲＢとライトバッファ回路ＷＢとを接続する接続配線は第３配線層Ｌ３が用いられ、内部電圧ＶＳＳが供給される電源配線を交差するように設けられる。
【００４８】
このように、図９に示す例では、第３配線層Ｌ３を用いてリードバッファ回路ＲＢとライトバッファ回路ＷＢを接続していることから、リードバッファ回路ＲＢとライトバッファ回路ＷＢをＸ方向に並べて配置しつつ、Ｙ方向に延在するデータバスＤＢ又はＤＢａのＸ方向における配列ピッチを縮小することが可能となる。
【００４９】
図１０は、バッファ領域６１におけるバッファ回路ＢＣのレイアウトの他の例を説明するための模式図である。
【００５０】
図１０において太線で示すエリアが１個のバッファ回路ＢＣが配置されるエリアであり、したがって、本例ではバッファ領域６１に８個のバッファ回路ＢＣがＹ方向に配置されている。各バッファ回路ＢＣのうち、右上がりのハッチングが付されているエリアがリードバッファ回路ＲＢの形成されたエリアであり、左上がりのハッチングが付されているエリアがライトバッファ回路ＷＢの形成されたエリアである。詳細については後述するが、リードバッファ回路ＲＢはＸ方向に並べて配置された２つのエリアＲＢａ，ＲＢｂに分割され、ライトバッファ回路ＷＢもＸ方向に並べて配置された２つのエリアＷＢａ，ＷＢｂに分割されている。
【００５１】
図１０に示す例においても、メモリセル領域４０からＹ方向に延在するデータバスＤＢは、ピッチ変換領域７０にてそのＸ方向における配列ピッチがＰ１からＰ２に縮小された後、バッファ領域６１に接続される。各データバスＤＢは、対応するバッファ回路ＢＣを構成するリードバッファ回路ＲＢ及びライトバッファ回路ＷＢの一方にＹ方向に延在する配線部分を介して接続され、リードバッファ回路ＲＢ及びライトバッファ回路ＷＢの他方にＸ方向に延在する配線部分を介して接続される。各エリアＲＢａ，ＲＢｂ，ＷＢａ，ＷＢｂ上には２本のデータバスＤＢ又はＤＢａがＹ方向に延在する。
【００５２】
図８に示した例と同様、バッファ領域６１上においてＹ方向に延在するデータバスＤＢ又はＤＢａは、それぞれ対応するバッファ回路ＢＣに接続される一方、対応しないバッファ回路ＢＣには接続されない。したがって、Ｙ方向に延在するデータバスＤＢ又はＤＢａは、対応しないバッファ回路ＢＣ上をＹ方向に通過する必要があり、これを可能とすべく各バッファ回路ＢＣにはデータバスＤＢ又はＤＢａをＹ方向に通過させる通過配線領域が設けられている。
【００５３】
図１１は、図１０に示した１個のバッファ回路ＢＣのレイアウトを拡大して示す平面図である。
【００５４】
図１１に示す例では、リードバッファ回路ＲＢを構成する２つのエリアＲＢａ，ＲＢｂと、ライトバッファ回路ＷＢを構成する２つのエリアＷＢａ，ＷＢｂの合計４エリアがＸ方向にこの順に並べて配置されている。図１１に示すＹ方向に延在する配線は第２配線層Ｌ２を用いた配線であり、Ｘ方向に延在する配線は第３配線層Ｌ３を用いた配線である。つまり、図９に示した例と同様、Ｙ方向に延在するデータバスＤＢ及びＤＢａは第２配線層Ｌ２が用いられ、リードバッファ回路ＲＢとライトバッファ回路ＷＢとを接続する接続配線は第３配線層Ｌ３が用いられる。
【００５５】
図１２は、バッファ回路ＢＣを構成する回路要素と４つのエリアＲＢａ，ＲＢｂ，ＷＢａ，ＷＢｂとの関係を説明するための図である。
【００５６】
図１２に示すように、エリアＲＢａは、リードバッファ回路ＲＢを構成するリードスイッチ８２及びインバータ８３が配置されるエリアであり、エリアＲＢｂは、リードバッファ回路ＲＢを構成するトランジスタ８０，８１及びインバータ８４が配置されるエリアである。また、エリアＷＢａは、ライトバッファ回路ＷＢを構成するトランジスタ８５，８６及びインバータ８９が配置されるエリアであり、エリアＷＢｂは、ライトバッファ回路ＷＢを構成するライトスイッチ８７及びインバータ８８が配置されるエリアである。
【００５７】
このように、本例では、バッファ回路ＢＣを４つのエリアに分けて配置していることから、各バッファ回路ＢＣはＸ方向における幅が長く、Ｙ方向における幅の短いレイアウトとなる。本例では、１つのバッファ回路ＢＣ上に８本のデータバスＤＢ又はＤＢａがＹ方向に通過することになるが、上述の通り、各バッファ回路ＢＣはＸ方向における幅が長いレイアウトを有していることから、データバスＤＢ又はＤＢａをＹ方向に通過させる通過配線領域を十分に確保することが可能となる。例えば、図１１に示す領域Ａが通過配線領域となる。
【００５８】
図１３は本実施形態による効果を説明するための模式図であり、（ａ）は従来のレイアウトを示し、（ｂ）は本実施形態によるレイアウトを示している。
【００５９】
図１３（ａ）に示すように、従来のレイアウトではメモリセル領域４０のＸ方向における辺に沿ってバッファ回路ＢＣが隙間なく配置されるため、他の回路ブロックを配置することができない。これに対し、図１３（ｂ）に示すように、本実施形態によるレイアウトでは複数（例えば４個）のバッファ回路ＢＣがＹ方向に並べて配置されていることから、回路ブロック領域６２を介在させることが可能となる。これにより、バッファ領域６１のＹ方向における幅はやや大きくなるが、バッファ領域６１と回路ブロック領域６２のＹ方向における幅をほぼ一致させることにより、周辺回路領域６０全体としての形状を整形することができ、チップ面積の縮小に寄与する。
【００６０】
図１４は本実施形態による他の効果を説明するための模式図であり、（ａ）は従来のレイアウトを示し、（ｂ）は本実施形態によるレイアウトを示している。
【００６１】
図１４（ａ）に示すように、従来のレイアウトではメモリセル領域４０のＸ方向における辺に沿ってバッファ回路ＢＣが隙間なく配置されるため、バッファ回路ＢＣ上をＸ方向に通過する内部電源配線ＶＬ１〜ＶＬ４のうち、メモリセル領域４０に最も近い内部電源配線ＶＬ１については分岐配線ＶＬ１ｙを任意の箇所でＹ方向に分岐させることができる一方で、他の内部電源配線ＶＬ２〜ＶＬ４については分岐配線ＶＬ２ｙ〜ＶＬ４ｙを任意の箇所でＹ方向に分岐させることはできない。これは、バッファ回路ＢＣが配置された領域には他の内部電源配線やデータバスＤＢがＹ方向に延在して配線されており、分岐配線ＶＬ２ｙ〜ＶＬ４ｙをＹ方向に形成する余地がないからである。したがって、分岐配線ＶＬ２ｙ〜ＶＬ４ｙの分岐は、非アレイ領域４０ａにおいてのみ可能となる。このことは、内部電源配線ＶＬ２〜ＶＬ４のレイアウトが制限される結果、内部電源配線ＶＬ２〜ＶＬ４が高抵抗化することを意味する。その様子は、拡大図である図１５においてより詳細に示されており、符号Ｂで示す箇所において分岐配線ＶＬ２ｙ〜ＶＬ４ｙを接続することはできない。
【００６２】
これに対し、図１４（ｂ）に示すように、本実施形態によるレイアウトでは、非アレイ領域４０ａに対応する部分以外にも回路ブロック領域６２を分散配置することができるため、分岐配線ＶＬ１ｙ〜ＶＬ４ｙを高密度に配置することが可能となる。これにより、内部電源配線ＶＬ１〜ＶＬ４低抵抗化することが可能となる。その様子は、拡大図である図１６においてより詳細に示されており、符号Ｃで示す箇所において分岐配線ＶＬ２ｙ〜ＶＬ４ｙを接続することが可能となる。
【００６３】
図１７は本実施形態によるさらに他の効果を説明するための模式図であり、（ａ）は従来のレイアウトを示し、（ｂ）は本実施形態によるレイアウトを示している。
【００６４】
図１７（ａ）に示すように、従来のレイアウトでは回路ブロック領域６２と非アレイ領域４０ａのＸ方向における位置が一致していることから、回路ブロック領域６２にて生成された内部電圧をメモリセルアレイ１１に供給するためには、電源回路ＰＷから例えばルートＲ１を経由する必要があり、電源配線が高抵抗化するという問題がある。これに対し、本実施形態によるレイアウトでは、図１７（ｂ）に示すように任意の位置に回路ブロック領域６２を配置することができるため、電源回路ＰＷから例えばルートＲ２を経由して最短距離で内部電圧を供給することが可能となる。これにより電源配線が低抵抗化することから、安定した内部電圧の供給が可能となる。しかも、電源回路ＰＷを分散して多数配置することができるため、電源回路ＰＷを構成するトランジスタなどの素子サイズを縮小することも可能となる。
【００６５】
図１８は本実施形態によるさらに他の効果を説明するための模式図であり、（ａ）は従来のレイアウトを示し、（ｂ）は本実施形態によるレイアウトを示している。
【００６６】
図１８（ａ）に示すように、従来のレイアウトでは、メモリセルアレイ１１のエリア１１ａ，１１ｂを制御するための制御信号を回路ブロック領域６２内の制御回路ＣＴにて生成すると、エリア１１ａを制御するための信号パスとエリア１１ｂを制御するための信号パスの長さが必然的に相違してしまう。このため、エリア１１ａに対する制御タイミングとエリア１１ｂに対する制御タイミングとが相違し、制御マージンが減少する。これに対し、本実施形態によるレイアウトでは、図１８（ｂ）に示すように、エリア１１ａを制御するための信号パスとエリア１１ｂを制御するための信号パスの長さが一致するよう、制御回路ＣＴの位置を選択することができる。このため、エリア１１ａに対する制御タイミングとエリア１１ｂに対する制御タイミングとを一致させることができ、制御マージンが拡大する。
【００６７】
さらに、図１９に示すように、本実施形態ではエリア１１ａを制御するための制御回路ＣＴとエリア１１ｂを制御するための制御回路ＣＴに分けることも可能であり、この場合には、エリア１１ａとエリア１１ｂとで異なる制御を行うことが可能となる。異なる制御の一例としては、エリア１１ａを活性化しつつエリア１１ｂに対する電源供給を停止することで消費電流を削減したり、エリア１１ａに対する制御タイミングとエリア１１ｂに対する制御タイミングとを任意にずらしたりすることが考えられる。
【００６８】
図２０は本実施形態によるさらに他の効果を説明するための模式図であり、（ａ）は従来のレイアウトを示し、（ｂ）は本実施形態によるレイアウトを示している。
【００６９】
図２０（ａ）に示すように、従来のレイアウトでは、制御信号のバッファリングを回路ブロック領域６２内のバッファＢにて行う場合、バッファＢの数が大きく制限される。これに対し、本実施形態によるレイアウトでは、図２０（ｂ）に示すように、多数のバッファＢを分散配置することができるため、伝送スピードを高速化することが可能であるとともに、設計により伝送スピードを細かく調整することが可能となる。
【００７０】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【符号の説明】
【００７１】
１０      半導体装置
１１      メモリセルアレイ
１２      ロウデコーダ
１３      カラムデコーダ
１４      センス回路
１５      アンプ回路
２０      アクセス制御回路
２１      アドレス端子
２２      コマンド端子
２３      データ端子
３０      電源回路
３１，３２    電源端子
４０      メモリセル領域
４０ａ    非アレイ領域
４０ｘ    メモリセル領域の辺
５０      パッド領域
６０      周辺回路領域
６１      バッファ領域
６２      回路ブロック領域
６３      スペース
７０      ピッチ変換領域
ＢＣ      バッファ回路
ＤＢ      データバス
ＲＢ      リードバッファ回路
ＶＬ１〜ＶＬ４    内部電源配線
ＶＬ１ｙ〜ＶＬ４ｙ    分岐配線
ＷＢ      ライトバッファ回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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