(57)【要約】【課題】周辺回路素子の寿命を長くすると共に、後工程の熱処理等により周辺回路領域の素子分離溝部分に結晶欠陥が発生することを防止する。【解決手段】本実施形態の半導体装置の製造方法は、半導体基板上の第１の領域に複数のメモリセルを形成し、前記半導体基板上の第２の領域に周辺回路素子を形成する半導体装置の製造方法であって、前記第１の領域に第１の開口幅を有する複数の第１の素子分離溝、前記第２の領域に前記第１の開口幅よりも広い第２の開口幅を有する第２の素子分離溝をそれぞれ形成する工程を備えた。さらに、前記第１の素子分離溝の内面に第１の膜厚の酸化膜を、前記第２の素子分離溝の内面に前記第１の膜厚よりも厚い第２の膜厚の酸化膜を、プラズマ酸化により一括形成する工程を備えた。【選択図】図７
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【特許請求の範囲】
【請求項１】
半導体基板上の第１の領域に複数のメモリセルを形成し、前記半導体基板上の第２の領域に周辺回路素子を形成する半導体装置の製造方法であって、
前記半導体基板上に絶縁膜および導電層を順に形成する工程と、
前記絶縁膜および導電層が形成された前記半導体基板の前記第１の領域に第１の開口幅を有する複数の第１の素子分離溝、前記絶縁膜および導電層が形成された前記半導体基板の前記第２の領域に前記第１の開口幅よりも広い第２の開口幅を有する第２の素子分離溝をそれぞれ形成する工程と、
前記第１の素子分離溝の内面に第１の膜厚の酸化膜を、前記第２の素子分離溝の内面に前記第１の膜厚よりも厚い第２の膜厚の酸化膜を、プラズマ酸化により一括形成する工程と、
前記酸化膜が内面に形成された前記第１の素子分離溝内および前記第２の素子分離溝内に塗布型絶縁膜を埋め込む工程と
を備えたことを特徴とする半導体装置の製造方法。
【請求項２】
前記プラズマ酸化は、処理圧力を３００Ｐａ以下として行われることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記プラズマ酸化は、希ガスと酸素ガスを含む処理ガスを用いると共に、酸素ガスの流量比率を２０％以下として行われることを特徴とする請求項２記載の半導体装置の製造方法。
【請求項４】
前記プラズマ酸化により、前記第１の領域および前記第２の領域の前記絶縁膜の端部にバーズビークを導入すると共に、前記第２の領域の前記絶縁膜の端部に導入されるバーズビークが、前記第１の領域の前記絶縁膜の端部に導入されるバーズビークよりも大きいことを特徴とする請求項１記載の半導体装置の製造方法。
【請求項５】
前記プラズマ酸化により、前記第１の領域の前記導電層の側壁の上部に形成される前記酸化膜の膜厚が、前記第１の領域の前記導電層の側壁の下部に形成される前記酸化膜の膜厚よりも大きいことを特徴とする請求項１記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
フラッシュメモリ装置などの不揮発性半導体記憶装置においては、複数のメモリセルがワード線方向およびビット線方向に配列されている。このような半導体記憶装置を高集積化させると共に、書込み速度を向上させるために、メモリセルのトンネル絶縁膜（ゲート絶縁膜）を薄膜化する必要がある。しかし、周辺回路領域に配設された周辺回路素子には高電圧を印加するため、トンネル絶縁膜を薄膜化すると、周辺回路素子のトンネル絶縁膜の端部（角部）では、高電界集中が起こり、耐圧劣化を引き起こし、周辺回路素子の寿命を劣化させてしまう。
【０００３】
また、半導体記憶装置の高集積化に伴い、メモリセル間の干渉を抑制するために、素子分離溝を高アスペクト化する必要がある。しかし、周辺回路領域の素子分離溝の幅寸法は、メモリセル領域の素子分離溝の幅寸法よりも広いため、周辺回路領域の素子分離溝内を埋め込む埋め込み材、例えば塗布型絶縁膜の体積が多くなる。この塗布型絶縁膜は後工程の熱処理等で収縮し、しかも、その体積に比例して収縮が大きくなる。この塗布型絶縁膜の収縮によって、周辺回路領域の素子分離溝部分に結晶欠陥が発生することがあった。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００８−１７７２７７号公報
【特許文献２】国際公開番号ＷＯ２００８／１２３４３１Ａ１公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
そこで、周辺回路素子の寿命を長くできると共に、後工程の熱処理等により周辺回路領域の素子分離溝部分に結晶欠陥が発生することを防止できる半導体装置の製造方法を提供する。
【課題を解決するための手段】
【０００６】
本実施形態の半導体装置の製造方法は、半導体基板上の第１の領域に複数のメモリセルを形成し、前記半導体基板上の第２の領域に周辺回路素子を形成する半導体装置の製造方法であって、前記半導体基板上に絶縁膜および導電層を順に形成する工程を備えた。そして、前記絶縁膜および導電層が形成された前記半導体基板の前記第１の領域に第１の開口幅を有する複数の第１の素子分離溝、前記絶縁膜および導電層が形成された前記半導体基板の前記第２の領域に前記第１の開口幅よりも広い第２の開口幅を有する第２の素子分離溝をそれぞれ形成する工程を備えた。更に、前記第１の素子分離溝の内面に第１の膜厚の酸化膜を、前記第２の素子分離溝の内面に前記第１の膜厚よりも厚い第２の膜厚の酸化膜を、プラズマ酸化により一括形成する工程と、前記酸化膜が内面に形成された前記第１の素子分離溝内および前記第２の素子分離溝内に塗布型絶縁膜を埋め込む工程とを備えた。
【図面の簡単な説明】
【０００７】
【図１】第１実施形態のＮＡＮＤ型フラッシュメモリ装置のメモリセルアレイの一部を示す等価回路図
【図２】（ａ）はメモリセル領域の一部のレイアウトパターンを示す模式的な平面図、（ｂ）は周辺回路領域の一部のレイアウトパターンを示す模式的な平面図
【図３】図２（ａ）中のＢ−Ｂ線に沿って示す模式的な断面図
【図４】図２（ａ）中のＡ−Ａ線に沿って示す模式的な断面図
【図５】図２（ｂ）中のＣ−Ｃ線に沿って示す模式的な断面図
【図６】（ａ）は製造途中における図２（ａ）中のＢ−Ｂ線に沿って示す断面図（その１）、（ｂ）は製造途中における図２（ｂ）中のＣ−Ｃ線に沿って示す断面図（その１）
【図７】（ａ）は製造途中における図２（ａ）中のＢ−Ｂ線に沿って示す断面図（その２）、（ｂ）は製造途中における図２（ｂ）中のＣ−Ｃ線に沿って示す断面図（その２）
【図８】（ａ）は製造途中における図２（ａ）中のＢ−Ｂ線に沿って示す断面図（その３）、（ｂ）は製造途中における図２（ｂ）中のＣ−Ｃ線に沿って示す断面図（その３）
【図９】（ａ）は製造途中における図２（ａ）中のＢ−Ｂ線に沿って示す断面図（その４）、（ｂ）は製造途中における図２（ｂ）中のＣ−Ｃ線に沿って示す断面図（その４）
【図１０】シリコン酸化膜の膜厚と素子分離溝の幅寸法との関係を示す特性図
【図１１】ゲート絶縁膜にバーズビークが導入された様子を示す図７（ｂ）相当図
【図１２】ゲート絶縁膜の膜厚と素子分離溝の幅寸法との関係を示す特性図
【図１３】周辺回路領域およびメモリセル領域のゲート絶縁膜にバーズビークが導入される様子を示す図
【図１４】シリコン酸化膜がテーパー形状に形成された様子を示す図７（ｂ）相当図
【図１５】プラズマ酸化における酸化種と処理圧力との関係を示す特性図
【図１６】シリコン酸化膜の膜厚と上下方向の高さ位置との関係を示す特性図
【発明を実施するための形態】
【０００８】
以下、実施形態について、図面を参照して説明する。尚、実施形態において、実質的に同一の構成部位には同一の符号を付し、説明を省略する。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なる。
【０００９】
（第１実施形態）
まず、図１は、第１実施形態のＮＡＮＤ型のフラッシュメモリ装置のメモリセル領域（第１の領域）に形成されるメモリセルアレイの一部を示す等価回路図である。この図１に示すように、ＮＡＮＤ型フラッシュメモリ装置のメモリセルアレイは、２個の選択ゲートトランジスタＴｒｓ１、Ｔｒｓ２と、当該選択ゲートトランジスタＴｒｓ１、Ｔｒｓ２間に対して直列接続された複数個（例えば３２個）のメモリセルトランジスタＴｒｍとからなるＮＡＮＤセルユニットＳＵが行列状に形成されることにより構成されている。ＮＡＮＤセルユニットＳＵ内において、複数個のメモリセルトランジスタＴｒｍは隣接するもの同士でソース／ドレイン領域を共用して形成されている。
【００１０】
図１中Ｘ方向（ワード線方向、ゲート幅方向に相当）に配列されたメモリセルトランジスタＴｒｍは、ワード線ＷＬにより共通接続されている。また、図１中Ｘ方向に配列された選択ゲートトランジスタＴｒｓ１は選択ゲート線ＳＧＬ１で共通接続され、選択ゲートトランジスタＴｒｓ２は選択ゲート線ＳＧＬ２で共通接続されている。選択ゲートトランジスタＴｒｓ１のドレイン領域にはビット線コンタクトＣＢが接続されている。このビット線コンタクトＣＢは、図１中Ｘ方向に直交するＹ方向（ゲート長方向、ビット線方向に相当）に延びるビット線ＢＬに接続されている。また、選択ゲートトランジスタＴｒｓ２はソース領域を介して図１中Ｘ方向に延びるソース線ＳＬに接続されている。
【００１１】
図２（ａ）はメモリセル領域の一部のレイアウトパターンを示す平面図である。半導体基板としてのシリコン基板１に、図２中Ｙ方向に沿って延びる素子分離領域としてのＳＴＩ（shallow trench isolation）２が図２中Ｘ方向に所定間隔で複数本形成されている。これによって、図２中Ｙ方向に沿って延びる活性領域３が図２中Ｘ方向に分離形成されている。ＳＴＩ２および活性領域３の幅寸法は、いずれも例えば２０ｎｍから３０ｎｍ程度である。メモリセルトランジスタのワード線ＷＬは、活性領域３と直交する方向（図２中Ｘ方向）に沿って延びるように形成されると共に、図２中Ｙ方向に所定間隔で複数本形成されている。
【００１２】
また、一対の選択ゲートトランジスタの選択ゲート線ＳＧＬ１が図２中Ｘ方向に沿って延びるように形成されている。一対の選択ゲート線ＳＧＬ１間の活性領域３にはビット線コンタクトＣＢがそれぞれ形成されている。ワード線ＷＬと交差する活性領域３上にはメモリセルトランジスタのゲート電極ＭＧが、選択ゲート線ＳＧＬ１と交差する活性領域３上には選択ゲートトランジスタのゲート電極ＳＧが形成されている。
【００１３】
また、周辺回路領域（第２の領域）を示す図２（ｂ）において、メモリセル領域と同様にしてシリコン基板１に素子分離領域としてのＳＴＩ２２が形成されており、このＳＴＩ２２によって素子形成領域としての活性領域２３が分離形成されている。上記活性領域２３と直交する方向にゲート電極ＰＧ（周辺ゲート電極）が形成されている。周辺回路領域のＳＴＩ２２の素子分離溝（第２の素子分離溝）は、メモリセル領域のＳＴＩ２の素子分離溝（第１の素子分離溝）の開口幅（図２中Ｘ方向の開口幅、第１の開口幅）よりも大きい開口幅（第２の開口幅）を有する。ゲート電極ＰＧと活性領域２３とが交差する部分に周辺回路用のトランジスタ（周辺回路素子）が形成されている。このようなトランジスタは、周辺回路領域の他の部分にも形成されていて、高耐圧トランジスタや低耐圧トランジスタなど、メモリセル領域のトランジスタを駆動するための種々のトランジスタとして形成されている。
【００１４】
次に、本実施形態のメモリセル領域におけるゲート電極構造について、図３、図４を参照しながら説明する。図３は、図２（ａ）中のＢ−Ｂ線（ワード線方向、Ｘ方向）に沿う断面を模式的に示す図であり、図４は、図２（ａ）中のＡ−Ａ線（ビット線方向、Ｙ方向）に沿う断面を模式的に示す図である。
【００１５】
図３、図４に示すように、ｐ型のシリコン基板１の上部には、素子分離溝（第１の素子分離溝）４がＸ方向に離間して複数形成されている。これら素子分離溝４は、活性領域３を図２中のＸ方向に分離している。素子分離溝４内には、素子分離絶縁膜５が形成されており、素子分離領域（ＳＴＩ）２を構成している。素子分離絶縁膜５は、素子分離溝４の内面に形成されたシリコン酸化膜２４と、シリコン酸化膜２４上に形成された塗布型絶縁膜２５とから構成される。
【００１６】
メモリセルトランジスタは、シリコン基板１に形成されたｎ型の拡散層６と、シリコン基板１上に形成されたゲート絶縁膜７と、ゲート絶縁膜７上に設けられたゲート電極ＭＧとを含んで構成される。ゲート電極ＭＧは、電荷蓄積層（導電層）となる浮遊ゲート電極ＦＧと、浮遊ゲート電極ＦＧ上に形成された電極間絶縁膜９と、電極間絶縁膜９上に形成された制御ゲート電極ＣＧとを有する。拡散層６は、シリコン基板１の表層におけるメモリセルトランジスタのゲート電極ＭＧの両脇に位置して形成されており、メモリセルトランジスタのソース／ドレイン領域を構成している。
【００１７】
ゲート絶縁膜７は、シリコン基板１（活性領域３）上に形成されている。ゲート絶縁膜７としては、例えばシリコン酸化膜を用いている。浮遊ゲート電極ＦＧとしては、例えばリン等の不純物がドープされた多結晶シリコン層（導電層）８を用いている。電極間絶縁膜９は、素子分離絶縁膜５の上面、浮遊ゲート電極ＦＧの上部側面、および、浮遊ゲート電極ＦＧの上面に沿って形成されており、インターポリ絶縁膜、導電層間絶縁膜、電極間の絶縁膜として機能する。電極間絶縁膜９としては、例えばシリコン酸化膜／シリコン窒化膜／シリコン酸化膜の積層構造（それぞれの膜厚が、例えばいずれも３ｎｍから１０ｎｍである）の膜、即ち、いわゆるＯＮＯ膜を用いている。
【００１８】
制御ゲート電極ＣＧは、メモリセルトランジスタのワード線ＷＬとして機能する導電層１０で構成される。導電層１０は、例えばリン等の不純物がドープされた多結晶シリコン層と、この多結晶シリコン層の直上に形成されたタングステン（Ｗ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）などの何れかの金属によってシリサイド化されたシリサイド層との積層構造を有する。尚、導電層１０をすべてシリサイド層（即ち、シリサイド層単体）で構成しても良い。
【００１９】
また、図４に示すように、メモリセルトランジスタのゲート電極ＭＧは、Ｙ方向に並設されており、各ゲート電極ＭＧは電極分離用の溝１１によって互いに電気的に分離されている。この溝１１内にはメモリセル間絶縁膜１２が形成されている。このメモリセル間絶縁膜１２としては、例えばＴＥＯＳ（tetraethyl orthosilicate）を用いたシリコン酸化膜または低誘電率絶縁膜を用いている。
【００２０】
メモリセル間絶縁膜１２の上面、制御ゲート電極ＣＧの側面および上面上には、例えばシリコン窒化膜からなるライナー絶縁膜１３が形成されている。このライナー絶縁膜１３上には、例えばシリコン酸化膜からなる層間絶縁膜１４が形成されている。ライナー絶縁膜１３は、シリコン酸化膜からなる層間絶縁膜１４の形成時に酸化剤が制御ゲート電極ＣＧへ到達することを防ぎ、特にシリサイド層の酸化によるワード線ＷＬの高抵抗化を防ぐ機能を有する。また、制御ゲート電極ＣＧ間はライナー絶縁膜１３を完全に埋め込む構造となっていないことから、寄生容量の増大による配線遅延の影響を低減することが可能である。
【００２１】
また、周辺回路領域のゲート電極構造を示す図５において、シリコン基板１の上部には、所定間隔でＳＴＩ（素子分離領域）２２が形成されており、このＳＴＩ２２により活性領域（素子形成領域）２３が分離されている。尚、図５は、図２（ｂ）中のＣ−Ｃ線（ワード線方向、Ｘ方向）に沿う断面を模式的に示す図である。ＳＴＩ２２は、メモリセル領域のＳＴＩ２の素子分離溝４の開口幅（第１の開口幅）よりも大きい開口幅（第２の開口幅）を有する素子分離溝（第２の素子分離溝）２６と、この素子分離溝２６内に形成された素子分離絶縁膜２７とから構成される。
【００２２】
素子分離絶縁膜２７は、素子分離溝２６の内面に形成されたシリコン酸化膜２８と、シリコン酸化膜２８上に形成された塗布型絶縁膜２９とから構成される。上記周辺回路領域の素子分離溝２６の内面に形成されたシリコン酸化膜２８の膜厚（第２の膜厚）は、メモリセル領域の素子分離溝４の内面に形成されたシリコン酸化膜２４の膜厚（第１の膜厚）よりも厚い。
【００２３】
活性領域２３の上には、メモリセルトランジスタのゲート絶縁膜７よりも端部の膜厚が厚い例えば高耐圧トランジスタ用のゲート絶縁膜３０が形成されている（図１１参照）。尚、ゲート絶縁膜３０の端部の膜厚が厚い構造については、後述する。上記ゲート絶縁膜３０としては、例えばシリコン酸化膜を用いている。ゲート絶縁膜３０の上には、メモリセルトランジスタと同様にして、ゲート電極ＰＧを構成する浮遊ゲート電極ＦＧ（多結晶シリコン層８）と、電極間絶縁膜９と、制御ゲート電極ＣＧ（導電層１０）とが積層されている。尚、電極間絶縁膜９には、図示しない貫通孔が形成されており、多結晶シリコン層８と導電層１０は導通している。更に、制御ゲート電極ＣＧ上にライナー絶縁膜１３および層間絶縁膜１４が形成されている。
【００２４】
次に、本実施形態によるＮＡＮＤ型フラッシュメモリ装置の製造方法の一例を、図６〜図９に示す工程断面図を参照して説明する。尚、図６（ａ）〜図９（ａ）は図３に対応する断面構造（メモリセル領域）の製造段階を模式的に示し、図６（ｂ）〜図９（ｂ）は図５に対応する断面構造（周辺回路領域）の製造段階を模式的に示す。
【００２５】
まず、図６に示すように、ｐ型のシリコン基板１（または表層にｐ型ウエルを形成したシリコン基板）の表面に、ゲート絶縁膜７、３０を例えば１ｎｍ〜１５ｎｍ程度周知の方法で形成する。この後、浮遊ゲート電極ＦＧとなる例えばドープト多結晶シリコン層８を１０ｎｍから２００ｎｍ程度化学気相成長法により形成する。ドープト多結晶シリコン層８の不純物としては、例えばリン（Ｐ）を用いる。
【００２６】
次に、ドープト多結晶シリコン層８上に化学気相成長法によってシリコン窒化膜１５を５０ｎｍから２００ｎｍ程度形成し、続いて、シリコン窒化膜１５上に化学気相成長法によってシリコン酸化膜１６を５０ｎｍから４００ｎｍ程度形成する。この後、シリコン酸化膜１６上にフォトレジスト（図示せず）を塗布し、露光現像によりフォトレジストをパターニングする。次いで、当該レジストをマスクとしてシリコン酸化膜１６をＲＩＥ法によりエッチング処理する。
【００２７】
エッチング後に、フォトレジストを除去する。そして、シリコン酸化膜１６をマスクにしてシリコン窒化膜１５をエッチングし、次いで、ドープト多結晶シリコン層８（浮遊ゲート電極ＦＧ）、ゲート絶縁膜７、３０およびシリコン基板１をエッチングすることにより、素子分離溝４、２６を形成する（図６参照）。
【００２８】
次に、図７に示すように、素子分離溝４、２６の内面、即ち、シリコン基板１の上面（底面）と側面、ゲート絶縁膜７、３０の側面および多結晶シリコン層８の側面を疎密酸化工程（詳しくは後述する）によって酸化し、シリコン酸化膜２４、２８を一括形成する。これによって、エッチングの加工ダメージを修復することができる。このとき、周辺回路領域の素子分離溝２６の内面におけるシリコン酸化膜２８を、メモリセル領域の素子分離溝４の内面におけるシリコン酸化膜２４よりも厚くなるように形成できる。また、周辺回路トランジスタ（高耐圧トランジスタ）のゲート絶縁膜３０の端部の膜厚を、メモリセルトランジスタのゲート絶縁膜７の端部の膜厚よりも厚くすることができる（図１１、図１３参照）。尚、周辺回路領域のシリコン酸化膜２８およびゲート絶縁膜３０の構造等については、後で詳細に説明する。
【００２９】
この後、図８に示すように、塗布技術を用いて塗布型絶縁膜（シリコン酸化膜）２５、２９を例えば２００ｎｍ〜１５００ｎｍ程度形成することにより、素子分離溝４、２６内を埋め込む。続いて、塗布型絶縁膜２５、２９に対し酸素雰囲気もしくは水蒸気雰囲気下で熱処理を行うことにより高密度化を行う。次に、ＣＭＰ（chemical mechanical polishing）を用いてシリコン窒化膜１５が露出するまで平坦化を行う。
【００３０】
次いで、ＲＩＥ法を用いてシリコン窒化膜１５と選択比のあるエッチング条件によって、素子分離絶縁膜５、２７（シリコン酸化膜２４、２８および塗布型絶縁膜２５、２９）のみをエッチバックする。この素子分離絶縁膜５、２７の選択的なエッチングにより、浮遊ゲート電極ＦＧ（多結晶シリコン層８）間の素子分離絶縁膜５、２７が落とし込まれる。この後、多結晶シリコン層８上に残っているシリコン窒化膜１５を例えばウエットエッチングで選択的にエッチングして除去する。
【００３１】
次いで、図９に示すように、露出した多結晶シリコン層８および素子分離絶縁膜５、２７の表面に、電極間絶縁膜９を形成する。この電極間絶縁膜９としては、シリコン酸化膜／シリコン窒化膜／シリコン酸化膜の積層構造の膜を周知のプロセスにより形成する。尚、電極間絶縁膜９として、単体の高誘電率絶縁膜、シリコン酸化膜／高誘電率絶縁膜／シリコン酸化膜の積層構造の膜、または、シリコン窒化膜／シリコン酸化膜／シリコン窒化膜／シリコン酸化膜／シリコン窒化膜の積層構造の膜等を形成しても良い。
【００３２】
この後、電極間絶縁膜９上に化学気相成長法を用いて導電層１０（制御ゲート電極ＣＧ）となるドープト多結晶シリコン層を例えば１００ｎｍ程度形成する。ドープト多結晶シリコン層の不純物としては、例えばリン（Ｐ）を用いる。尚、周辺回路領域の電極間絶縁膜９には、図示しない貫通孔が形成されて多結晶シリコン層８とドープト多結晶シリコン層とが導通される。
【００３３】
この後は、周知のプロセスにより、電極分離用の溝１１（図４参照）を形成し、複数のゲート電極構造を得る。尚、ゲート電極（浮遊ゲート電極ＦＧおよび制御ゲート電極ＣＧ）の幅寸法及びゲート電極間の間隔寸法は、いずれも例えば５０ｎｍ程度である。また、厚さ１０ｎｍ程度のゲート側壁膜（図示しない）を、熱酸化法及びＣＶＤ法により形成しても良い。次いで、溝１１の内底部のシリコン基板１の表面に、イオン注入法を用いて不純物をドーピングし、拡散層６を形成する。続いて、溝１１内に、セルゲート間絶縁膜としてメモリセル間絶縁膜１２を形成した後、平坦化し、落とし込む。次に、多結晶シリコン層（導電層１０）の上部に例えばニッケルシリサイド（ＮｉＳｉ）層を形成した後、図４に示すように、ライナー絶縁膜１３と層間絶縁膜１４を形成する。更に、周知の技術を用いて配線等（図示しない）を形成する。
【００３４】
このようにして製造されたＮＡＮＤ型フラッシュメモリ装置の各メモリセルでは、シリコン基板１と制御ゲート電極ＣＧとの間に高電圧を印加することで、カップリング比に応じた電界がトンネル絶縁膜（ゲート絶縁膜７）に印加され、トンネル絶縁膜にトンネル電流が流れる。その結果、浮遊ゲート電極ＦＧの蓄積電荷量が変化して、メモリセルの閾値が変化し、データの書き込み或いは消去動作が行われる。
【００３５】
次に、素子分離溝４、２６を形成した後の疎密酸化工程について、詳細に説明する。この疎密酸化工程を実行することにより、素子分離溝４、２６の加工ダメージを修復することができると共に、後述する酸化条件により、周辺回路領域のゲート絶縁膜３０に、メモリセル領域のゲート絶縁膜７よりも大きなバーズビーク（図１１、図１３（ｂ）参照）を導入（形成）することができる。更に、上記疎密酸化工程を実行することにより、パターン疎領域である周辺回路領域において、素子分離溝２６の内面に厚い膜厚のシリコン酸化膜２８を形成することができる。これにより、素子分離溝２６の埋め込み材である塗布型絶縁膜２９の埋め込み体積を減らすことができるから、周辺回路領域における結晶欠陥の発生を抑制できる。 
【００３６】
本実施形態の疎密酸化工程の酸化条件としては、メモリセル領域の素子分離溝４の幅が狭い開口部（スペース）において、その内面に薄い膜厚のシリコン酸化膜２４が形成されると共に、周辺回路領域の素子分離溝２６の幅が広い開口部（スペース）において、その内面に厚い膜厚のシリコン酸化膜２８が形成されるような条件を選択する。
【００３７】
具体的には、本実施形態の疎密酸化工程においては、プラズマ酸化を使用し、このプラズマ酸化の酸化条件は、希ガス例えばアルゴンガスと酸素ガスを含み、酸素ガスの流量比率が約２０％以下の処理ガスを用いると共に、処理圧力（チャンバー内圧力）を低圧例えば３００Ｐａ程度以下とした。この酸化条件で生成されたマイクロ波励起プラズマを用いて疎密酸化を実行することによって、シリコン酸化膜２４、２８の膜厚差がパターンの疎領域と密領域とで実効的に大きくなり、且つ、生産性の観点から高酸化レート条件として望ましいものとなった。尚、プラズマ酸化の酸化条件は、上記した例に限られるものではなく、酸素の流量比率を例えば０．５〜１０％程度とし、処理圧力を例えば１．３〜１３３Ｐａ程度とすることがより一層好ましい酸化条件である。
【００３８】
ここで、素子分離溝４、２６の幅寸法（スペース幅寸法）を変化させたときに、上記疎密酸化工程により素子分離溝４、２６の内面（ＳＴＩ側壁）に形成される酸化膜厚を測定した結果を、図１０に示す。この図１０の横軸は、素子分離溝４、２６の幅寸法（スペース幅寸法）である。縦軸は、メモリセル領域の素子分離溝４の内面に形成されるシリコン酸化膜２４の膜厚を１と規格した場合のシリコン酸化膜２８の膜厚（ＳＴＩ側壁酸化膜厚）である。上記図１０から、スペース幅寸法が広くなるにつれて、酸化膜厚が増大していることがわかる。
【００３９】
また、上記疎密酸化工程を実行すると、素子分離溝４、２６の内面に形成されるシリコン酸化膜２４、２８の膜厚が増大するにつれて、ゲート絶縁膜（トンネル絶縁膜）７、３０の端部に導入されるバーズビークの大きさが増大することがわかった。このため、図１１および図１３（ｂ）に示すように、素子分離溝２６のスペース幅寸法が広い周辺回路領域においてバーズビークがより一層大きくなった。
【００４０】
ここで、素子分離溝４、２６の幅寸法（スペース幅寸法）を変化させたときに、バーズビークの大きさの指標として、例えばゲート絶縁膜７、３０の端部の膜厚を測定した結果を、図１２に示す。この図１２の横軸は、素子分離溝４、２６の幅寸法（スペース幅寸法）である。図１２の縦軸は、メモリセル領域のゲート絶縁膜７の端部の膜厚を１として規格した場合の周辺回路領域におけるゲート絶縁膜端部の膜厚である。図１２から、スペース幅寸法が広くなるにつれて、ゲート絶縁膜端部の膜厚が増大していることがわかり、更に、スペース幅寸法に固有のバーズビークの大きさが得られることがわかる。
【００４１】
そして、図１２から、パターン（素子分離溝４）の密となったメモリセル領域と比較して、パターン（素子分離溝２６）の疎となった周辺回路領域において、バーズビークを選択的且つ積極的に導入可能なことがわかる。この結果を模式的に図１３（ｂ）に示す。尚、図１３（ａ）は疎密酸化工程を実行する前の状態を模式的に示す。
【００４２】
この場合、図１３（ａ）にて１点鎖線の丸印で示すように、シリコン基板１の上部端が角張っていると、高電界集中が起こり、耐圧が劣化する。そこで、特により高い高電圧を印加する周辺回路領域では、大きいバーズビークを導入し、メモリセル領域には、微小バーズビークを導入することが好ましい。
【００４３】
本実施形態の疎密酸化工程を実行すると、図１３（ｂ）に示すように、周辺回路領域のバーズビークが、メモリセル領域のバーズビークよりも大きくなることから、シリコン基板１の上部端の適切な角丸めを周辺回路領域およびメモリセル領域においてそれぞれ実現することができた。これにより、本実施形態によれば、特に高電界が印加される周辺回路素子の耐圧改善を図ることができると共に、メモリセル領域ではバーズビークが小さいため、カップリング比を良好に維持することが可能である。
【００４４】
加えて、本実施形態においては、上記した疎密酸化工程を施すことにより、図１４に示すように、素子分離溝２６の側壁、特には、多結晶シリコン層８の側壁において、上部に形成されるシリコン酸化膜２８の膜厚が、下部に形成されるシリコン酸化膜２８の膜厚よりも大きいこと、即ち、テーパー形状が形成されることが判明した。このテーパー形状が形成されると、後工程において素子分離絶縁膜２７を落とし込んだ後に電極間絶縁膜９を介して導電層１０（制御ゲート電極ＣＧ）を埋め込むときの埋め込み性が向上するという効果が得られる。
【００４５】
さらに、本実施形態においては、素子分離溝４、２６の加工後、塗布型絶縁膜２５、２９の埋め込み前に、上記した疎密酸化工程を施すことにより、スペース幅寸法の広い周辺回路領域において比較的厚いシリコン酸化膜２８を形成した。これにより、周辺回路領域の素子分離溝２６内に埋め込む塗布型絶縁膜２９の体積を減らすことができるから、後工程の熱処理等により発生する塗布型絶縁膜２９の収縮に起因する周辺回路領域の素子分離溝２６部分の結晶欠陥を抑制することができる。
【００４６】
尚、上記シリコン酸化膜２８を熱ＣＶＤ膜に置き換えても結晶欠陥を抑制することは可能である。しかし、熱ＣＶＤ膜ではパターン疎密差が小さいので、周辺回路領域における結晶欠陥を抑制させるために、厚い熱ＣＶＤ膜を形成すると、必然的にメモリセル領域における熱ＣＶＤ膜のデポ膜厚も同程度に増大してしまうことから、メモリセル領域においてパターン閉塞やパターン倒壊等の問題を引き起こすおそれがある。このため、素子分離溝４、２６の内面に形成する膜（側壁膜）としては、疎密酸化により形成するシリコン酸化膜２４、２８の単膜、あるいは、上記疎密酸化によりシリコン酸化膜２４、２８を形成した後にＣＶＤ膜を形成した積層膜が好適に用いられる。
【００４７】
次に、上記した疎密酸化工程の作用（動作）について考察する。
本実施形態では、上記疎密酸化工程を実行するに際して、プラズマ酸化を用いた。このプラズマ酸化では、例えばアルゴンガス（Ａｒ）を酸素ガス（Ｏ２）と混合させてプラズマを励起し、アルゴンガス（希ガス）の準安定状態の持つエネルギーを利用して酸素分子を解離する手法を用いる。この場合、酸素ガスが酸素イオンや酸素ラジカルに解離するエネルギー値はそれぞれ異なり、主に処理圧力を高低させることで、これら酸化種の発生量を制御できる。
【００４８】
ここで、図１５に、プラズマ中の酸素イオン照射量（Ion Flux Density）の圧力依存性および酸素ラジカルの発光強度（Ｏ(777ｎｍ)のIntensity）の圧力依存性を示す。図１５に示されるように、処理圧力を低圧に設定すると、酸素イオンの生成量が多くなり、一方処理圧力を高圧に設定すると、酸素ラジカルの生成量が多くなる傾向がある。このことから、処理圧力が低圧では、酸素イオンのシリコン酸化反応が支配的となり、処理圧力が高圧では、酸素ラジカルのシリコン酸化反応が支配的となることがわかる。
【００４９】
更に、本発明者らは、処理圧力を低圧にして酸素イオンによる酸化処理を実行すると、本実施形態の疎密酸化工程を実現できるという知見を得た。これは、低圧下の酸素イオンによる酸化処理の場合、処理装置内で発生した酸素イオンが試料とプラズマ間で発生したシース電位によって試料方向へ引き込まれる際、試料の構造体、特に試料上面の角張っている箇所への電界集中によって、より積極的に酸化が進むためと考えられる。即ち、パターンの密領域（メモリセル領域）においては、低圧下で発生した酸素イオンは素子分離溝４の側壁上部の角張っている部分で多く消費されることから、素子分離溝４の内部（底部）では酸化速度が比較的遅くなり、形成されるシリコン酸化膜２４の膜厚が薄くなる。一方、パターンの疎領域（周辺回路領域）においては、低圧で発生した酸素イオンは一様にシース電位によって引き込まれるため、素子分離溝２６の上部側壁と内部（底部）で酸化速度に大きな差が存在しない。これにより、素子分離溝２６の内面で酸化がスムーズに進行し、形成されるシリコン酸化膜２８の膜厚が厚くなると考察することができる。
【００５０】
図１６は、疎密酸化工程を実行したときのメモリセル領域の素子分離溝４の内面（側壁）に形成されるシリコン酸化膜２４の膜厚の高さ位置依存性を示す。図１６の横軸は、高さ位置を示す。縦軸は、シリコン酸化膜２４の膜厚を示し、素子分離溝４の内部のBtm（bottom）位置に形成されるシリコン酸化膜２４の膜厚を１として規格化されている。この図１６から、素子分離溝４の内部のBtm位置と比較して、Top位置では約２．５倍の膜厚のシリコン酸化膜２４が形成されることがわかる。更に、素子分離溝４の上部の角張っている部分で、酸化速度がより一層早いことがわかる。
【００５１】
尚、このような疎密酸化工程では、処理圧力が例えば２０Ｐａ〜６０Ｐａ程度、酸素流量割合が２．４〜１４．３％程度の範囲の酸化条件が、特にＮＡＮＤ型のフラッシュメモリ装置への適用に有効であることが確認された。上記酸化条件が有効である理由としては、基板面内の酸化膜厚の均一性が良好であることや、所望の酸化膜厚を得る上で酸化レートが比較的早いこと（生産性の観点）が挙げられる。
【００５２】
ところで、前記特許文献１には、素子分離溝の内面にＣＶＤ膜としてシリコン酸化膜（ライナー絶縁膜）を形成した構成が示されているが、このライナー絶縁膜を形成すると、メモリセル領域において素子分離溝の上部の角部分における電界集中が緩和されてしまう。このため、上記ライナー絶縁膜を形成した後、プラズマ酸化を行っても、電界集中による疎密酸化作用が発現し難くなる。
【００５３】
これに対して、本実施形態においては、素子分離溝４、２６の内面に直接（または自然酸化膜が存在する状態で）前記した酸素イオンを利用して疎密酸化工程を実行するように構成したので、周辺回路領域の素子分離溝２６の内面に形成されるシリコン酸化膜２８の膜厚をメモリセル領域のそれに比べて厚くすることができる。
【００５４】
（その他の実施形態）
上記した実施形態では、ＮＡＮＤ型のフラッシュメモリ装置に適用したが、これに限られるものではなく、他の半導体メモリに適用しても良い。
【００５５】
以上のように、本実施形態の半導体装置の製造方法によると、第１の開口幅を有する第１の素子分離溝の内面に第１の膜厚の酸化膜を、第１の開口幅よりも広い第２の開口幅を有する第２の素子分離溝の内面に第１の膜厚よりも厚い第２の膜厚の酸化膜を、プラズマ酸化により一括形成した後、第１の素子分離溝内および第２の素子分離溝内に塗布型絶縁膜を埋め込むように構成したので、周辺回路素子の寿命を長くできると共に、後工程の熱処理等により周辺回路領域の素子分離溝部分に結晶欠陥が発生することを防止できる。
【００５６】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００５７】
図面中、１はシリコン基板、２はＳＴＩ、３は活性領域、４は素子分離溝（第１の素子分離溝）、７はゲート絶縁膜、８は多結晶シリコン層（導電層）、２２はＳＴＩ、２３は活性領域、２４はシリコン酸化膜、２５は塗布型絶縁膜、２６は素子分離溝（第２の素子分離溝）、２８はシリコン酸化膜、２９は塗布型絶縁膜、３０はゲート絶縁膜である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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