(57)【要約】【課題】電圧伝達経路における電圧降下が小さい過電圧保護回路を提供する。【解決手段】入力電圧と第１の電圧とを入力して、昇圧した第２の電圧を、電圧伝達経路１１０の遮断または導通を制御するスイッチ回路ＳＷのＭＯＳトランジスタＰＳＷのゲートに供給する昇圧回路ＣＰと、ＭＯＳトランジスタＰＳＷのゲートに蓄積された電荷を放電する放電回路ＤＣＧとを備える。【選択図】  図１
2012204809.tif 000002
【特許請求の範囲】
【請求項１】
入力端子から出力端子に至る電圧伝達経路の導通及び遮断の両状態を切替えて前記入力端子に過電圧が供給されたときに当該過電圧が前記出力端子に伝達されることを阻止する過電圧保護回路であって、
制御信号に応じて前記導通及び遮断の両状態を切替えるために前記電圧伝達経路に介挿され前記制御信号を受ける自己の制御信号受信部に電気容量を持ったスイッチング素子を用いたスイッチ回路と、
前記入力端子に供給される入力電圧を用いて前記入力電圧を昇圧した電圧値の昇圧電圧信号を生成し該昇圧電圧信号を前記スイッチング素子の制御信号受信部に供給する昇圧回路と、
前記入力電圧を分圧して得た比較入力電圧と既定の基準電圧との比較を行うコンパレータの出力に応答して開閉動作を行うことによって前記スイッチング素子の制御信号受信部に蓄積された電荷を放電するスイッチと、を有する放電回路と、
を備えたことを特徴とする過電圧保護回路。
【請求項２】
前記スイッチング素子は、ソースとバルクが前記出力端子に接続され、ゲートに前記昇圧回路の出力端と前記放電回路のスイッチとが接続されたＭＯＳトランジスタであることを特徴とする請求項１に記載の過電圧保護回路。
【請求項３】
入力端子から出力端子に至る電圧伝達経路の導通及び遮断の両状態を切替えて前記入力端子に過電圧が供給されたときに当該過電圧が前記出力端子に伝達されることを阻止する過電圧保護回路であって、
制御信号に応じて前記導通及び遮断の両状態を切替えるために前記電圧伝達経路に介挿され電気容量を持った自己の制御信号受信部であるゲートに前記制御信号を受ける第１のＭＯＳトランジスタを有するスイッチ回路と、
前記入力端子に供給される入力電圧と、第１の電圧とを入力して、前記入力電圧の電圧値と前記第１の電圧の電圧値とを線形結合した電圧値に昇圧した第２の電圧を生成し該第２の電圧を前記制御信号として前記第１のＭＯＳトランジスタのゲートに供給する昇圧回路と、
一端が前記入力端子に接続された第１の抵抗と、前記第１の抵抗の他端に一端が接続され他端が接地された第２の抵抗と、一方の入力端子が前記第２の抵抗の一端に接続され、他方の入力端子が第１の基準電圧に接続された第１のコンパレータと、前記第１のコンパレータの出力に応じて前記第１のＭＯＳトランジスタのゲートに蓄積された電荷を放電するスイッチと、を有する放電回路と、
を備えたことを特徴とする過電圧保護回路。
【請求項４】
前記放電回路は、
ドレインが前記入力端子に接続され、ゲートが前記第１のＭＯＳトランジスタのゲートに接続された第２のＭＯＳトランジスタと、
前記第２のＭＯＳトランジスタのソースとバルクに接続された電流源と、
前記第１のＭＯＳトランジスタのソース電圧と前記第２のＭＯＳトランジスタのソース電圧とを比較する第２のコンパレータを、
更に備え、
前記第１のコンパレータの出力と、前記第２のコンパレータの出力とに応じて、前記放電回路のスイッチのオンオフを制御することを特徴とする請求項３に記載の過電圧保護回路。
【請求項５】
ドレインが前記入力端子に接続された第３のＭＯＳトランジスタと、
一端が前記第３のＭＯＳトランジスタのソースとバルクに接続された第３の抵抗と、
一端が前記第３の抵抗の他端に接続され、他端が接地された第４の抵抗と、
非反転入力端子が第２の基準電圧に接続され、反転入力端子が前記第４の抵抗の一端に接続され、出力が前記第３のＭＯＳトランジスタのゲートに接続された演算増幅器を有する降圧レギュレータを、
更に備え、
前記降圧レギュレータは、前記第１の電圧を出力することを特徴とする請求項３又は４に記載の過電圧保護回路。
【請求項６】
前記昇圧回路は、
ドレインが前記入力端子に接続され、ゲートが前記第１のＭＯＳトランジスタの制御信号受信部に接続された第４のＭＯＳトランジスタを備え、
前記第４のＭＯＳトランジスタは、
前記入力電圧が過電圧であるときに、オフして前記入力端子から前記昇圧回路までの電圧伝達経路を遮断し、
前記入力電圧が過電圧でないときに、オンして前記入力端子から前記昇圧回路までの電圧伝達経路を導通し、前記昇圧回路における第２の電圧を出力するための内部容量に前記入力電圧を伝達する
ことを特徴とする請求項３乃至５の何れか一項に記載の過電圧保護回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は集積回路に供給される電源電圧が過電圧とならないように制御する過電圧保護回路に関する。
【背景技術】
【０００２】
一般に、回路の作動用電源や負荷を駆動するための電源には電源電圧が既定値を超過しないようにするための過電圧保護回路が設けられることが多い。
電子機器等に組み込まれる集積回路も電源電圧が供給されて動作するが、その電源電圧は既定の定常値を維持していることが望ましい。しかしながら、現実の使用状況によっては電源電圧が変動して過電圧となることがある。
【０００３】
過電圧が生じる原因は種々あるが、例えば、静電気が電源端子に印加されたことに起因して、集積回路に供給される電源電圧は過電圧となる。静電気は、数万ボルトオーダーの電圧であり、このような過電圧が電源端子に印加されると、集積回路の内部素子の破壊、ショート、ラッチアップなどが引き起こされる。特に、ショートやラッチアップが引き起こされると、過剰な電流が集積回路内部で流れ、発熱が生じ、ひいては集積回路全体の破壊に至ることがある。
集積回路に供給される電源電圧が過電圧とならないように制御する過電圧保護回路として、入力された電源電圧を出力側に伝達する電圧伝達経路にスイッチを介挿させ、過電圧が印加されたとき、このスイッチをオフすることによって電圧伝達経路を遮断する態様のものが従来より用いられている（例えば、特許文献１参照）。
【０００４】
図４は、従来の過電圧保護回路を示す回路図である。図４に示した従来の過電圧保護回路は、入力端子２０１より入力される入力電圧を分圧する分圧手段２０５と、電圧伝達経路を遮断するための信号を発生する信号発生手段２０６と、入力電圧が過電圧であるときに、電圧伝達経路を遮断し、入力電圧が過電圧でないときに、導通して入力電圧を出力端子２０２に伝達するスイッチング手段２０７とを備えている。また、端子２０３と端子２０４は接地されている。
【０００５】
分圧手段２０５は、抵抗Ｒ３およびツェナーダイオードＴ１が直列接続されて構成され、抵抗Ｒ３は、一端が入力端子２０１に接続され、他端がツェナーダイオードＴ１のカソードに接続されている。ツェナーダイオードＴ１は、アノードが端子２０３と端子２０４に接続されている。
信号発生手段２０６は、ＰチャネルＭＯＳトランジスタＰ１および抵抗Ｒ４が直列接続されて構成され、ＰチャネルＭＯＳトランジスタＰ１は、ゲートがツェナーダイオードＴ１のカソードに接続され、ソースとバルクが入力端子２０１に接続され、ドレインが抵抗Ｒ４の一端に接続されている。抵抗Ｒ４は、他端が端子２０３と端子２０４に接続されている。
【０００６】
スイッチング手段２０７は、ＰチャネルＭＯＳトランジスタＰ２からなり、このＰチャネルＭＯＳトランジスタＰ２は、ゲートが抵抗Ｒ４の一端に接続され、ソースとバルクが入力端子２０１に接続され、ドレインが出力端子２０２に接続されている。
そして、出力端子２０２は、図示しない集積回路の電源端子に接続され、端子２０４は、当該集積回路のグラウンド端子に接続されている。
【０００７】
図４に示した従来の過電圧保護回路の動作を説明する。まず、入力電圧が過電圧でないときについて説明する。
入力電圧は過電圧でないので、ツェナーダイオードＴ１には、絶対値が降伏電圧よりも小さな逆方向バイアスがかかり、カソードとアノードとの間には、電流が流れない。よって、ツェナーダイオードＴ１のカソード電圧は、入力電圧となる。ＰチャネルＭＯＳトランジスタＰ１のゲートには、入力電圧が印加されるので、ＰチャネルＭＯＳトランジスタＰ１は、オフしている。ＰチャネルＭＯＳトランジスタＰ１がオフしているので、抵抗Ｒ４の一端はグラウンド電圧となる。ＰチャネルＭＯＳトランジスタＰ２のゲートには、グラウンド電圧が印加されるので、ＰチャネルＭＯＳトランジスタＰ２は、オンする。よって、入力端子２０１から出力端子２０２までの電圧伝達経路は導通し、入力端子２０１に入力される入力電圧は、出力端子２０２に伝達され出力される。
【０００８】
次に、入力電圧が過電圧であるときについて説明する。
入力電圧は過電圧であるので、ツェナーダイオードＴ１には、絶対値が降伏電圧よりも大きな逆方向バイアスがかかり、カソードとアノードとの間には、指数関数的な電流、すなわち、非常に大きな電流が流れる。よって、ツェナーダイオードＴ１のカソード電圧は、入力電圧を分圧した電圧となる。ＰチャネルＭＯＳトランジスタＰ１のゲートには、入力電圧を分圧した電圧が印加されるので、ＰチャネルＭＯＳトランジスタＰ１はオンする。抵抗Ｒ４の抵抗値がＰチャネルＭＯＳトランジスタＰ１の抵抗値よりも十分大きいとき、抵抗Ｒ４の一端の電圧は入力電圧とほぼ等しい電圧となる。ＰチャネルＭＯＳトランジスタＰ２のゲートには、入力電圧とほぼ等しい電圧が印加されるので、ＰチャネルＭＯＳトランジスタＰ２は、オフする。よって、入力端子２０１から出力端子２０２までの電圧伝達経路は遮断され、入力端子２０１に入力される入力電圧は、出力端子２０２に伝達されず出力されない。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２００３−３０３８９０号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
しかしながら、図４に示した従来の過電圧保護回路は、次のような問題があった。
過電圧保護回路を集積回路に接続すると、入力端子２０１と出力端子２０２との間に、電流が流れ、ＰチャネルＭＯＳトランジスタＰ２で、電圧降下が生じるという問題がある。すなわち、電圧伝達経路において電圧降下が生じるので、入力電圧を集積回路の電源電圧としてそのまま伝達することができない。ＰチャネルＭＯＳトランジスタＰ２のゲートソース間電圧の絶対値は、高々入力電圧であるが、入力電圧が低電圧になる程、ＰチャネルＭＯＳトランジスタＰ２の抵抗値は大きくなり、電圧伝達経路における電圧降下が大きくなる。
本発明は上述のような状況に鑑みて行われたものであり、電圧伝達経路における電圧降下が小さい過電圧保護回路を提供することを目的とする。
【課題を解決するための手段】
【００１１】
上記課題を解決するために、ここに次に列挙する技術を提案する。
（１）入力端子から出力端子に至る電圧伝達経路の導通及び遮断の両状態を切替えて前記入力端子に過電圧が供給されたときに当該過電圧が前記出力端子に伝達されることを阻止する過電圧保護回路であって、
制御信号に応じて前記導通及び遮断の両状態を切替えるために前記電圧伝達経路に介挿され前記制御信号を受ける自己の制御信号受信部に電気容量を持ったスイッチング素子を用いたスイッチ回路と、
前記入力端子に供給される入力電圧を用いて前記入力電圧を昇圧した電圧値の昇圧電圧信号を生成し該昇圧電圧信号を前記スイッチング素子の制御信号受信部に供給する昇圧回路と、
前記入力電圧を分圧して得た比較入力電圧と既定の基準電圧との比較を行うコンパレータの出力に応答して開閉動作を行うことによって前記スイッチング素子の制御信号受信部に蓄積された電荷を放電するスイッチと、を有する放電回路と、
を備えたことを特徴とする過電圧保護回路。
（２）前記スイッチング素子は、ソースとバルクが前記出力端子に接続され、ゲートに前記昇圧回路の出力端と前記放電回路のスイッチとが接続されたＭＯＳトランジスタであることを特徴とする（１）の過電圧保護回路。
【００１２】
（３）入力端子から出力端子に至る電圧伝達経路の導通及び遮断の両状態を切替えて前記入力端子に過電圧が供給されたときに当該過電圧が前記出力端子に伝達されることを阻止する過電圧保護回路であって、
制御信号に応じて前記導通及び遮断の両状態を切替えるために前記電圧伝達経路に介挿され電気容量を持った自己の制御信号受信部であるゲートに前記制御信号を受ける第１のＭＯＳトランジスタを有するスイッチ回路と、
前記入力端子に供給される入力電圧と、第１の電圧とを入力して、前記入力電圧の電圧値と前記第１の電圧の電圧値とを線形結合した電圧値に昇圧した第２の電圧を生成し該第２の電圧を前記制御信号として前記第１のＭＯＳトランジスタのゲートに供給する昇圧回路と、
一端が前記入力端子に接続された第１の抵抗と、前記第１の抵抗の他端に一端が接続され他端が接地された第２の抵抗と、一方の入力端子が前記第２の抵抗の一端に接続され、他方の入力端子が第１の基準電圧に接続された第１のコンパレータと、前記第１のコンパレータの出力に応じて前記第１のＭＯＳトランジスタのゲートに蓄積された電荷を放電するスイッチと、を有する放電回路と、
を備えたことを特徴とする過電圧保護回路。
【００１３】
（４）前記放電回路は、
ドレインが前記入力端子に接続され、ゲートが前記第１のＭＯＳトランジスタのゲートに接続された第２のＭＯＳトランジスタと、
前記第２のＭＯＳトランジスタのソースとバルクに接続された電流源と、
前記第１のＭＯＳトランジスタのソース電圧と前記第２のＭＯＳトランジスタのソース電圧とを比較する第２のコンパレータを、
更に備え、
前記第１のコンパレータの出力と、前記第２のコンパレータの出力とに応じて、前記放電回路のスイッチのオンオフを制御することを特徴とする（３）の過電圧保護回路。
【００１４】
（５）ドレインが前記入力端子に接続された第３のＭＯＳトランジスタと、
一端が前記第３のＭＯＳトランジスタのソースとバルクに接続された第３の抵抗と、
一端が前記第３の抵抗の他端に接続され、他端が接地された第４の抵抗と、
非反転入力端子が第２の基準電圧に接続され、反転入力端子が前記第４の抵抗の一端に接続され、出力が前記第３のＭＯＳトランジスタのゲートに接続された演算増幅器を有する降圧レギュレータを、
更に備え、
前記降圧レギュレータは、前記第１の電圧を出力することを特徴とする（３）又は（４）に記載の過電圧保護回路。
【００１５】
（６）前記昇圧回路は、
ドレインが前記入力端子に接続され、ゲートが前記第１のＭＯＳトランジスタの制御信号受信部に接続された第４のＭＯＳトランジスタを備え、
前記第４のＭＯＳトランジスタは、
前記入力電圧が過電圧であるときに、オフして前記入力端子から前記昇圧回路までの電圧伝達経路を遮断し、
前記入力電圧が過電圧でないときに、オンして前記入力端子から前記昇圧回路までの電圧伝達経路を導通し、前記昇圧回路における第２の電圧を出力するための内部容量に前記入力電圧を伝達する
ことを特徴とする（３）乃至（５）の何れか一に記載の過電圧保護回路。
【発明の効果】
【００１６】
電圧伝達経路における電圧降下が小さい過電圧保護回路を実現することができる。
【図面の簡単な説明】
【００１７】
【図１】本発明の一つの実施形態としての過電圧保護回路を示す回路図である。
【図２】図１の過電圧保護回路における、入力電圧が過電圧でなく、クロック信号の論理値が１であるときの昇圧回路の等価回路図である。
【図３】図２の等価回路図における、容量が直列接続された作動状態に転じたときの昇圧回路とＭＯＳトランジスタのゲート容量とに係る等価回路図である。
【図４】従来の過電圧保護回路を示す回路図である。
【発明を実施するための形態】
【００１８】
以下に図面を参照して本発明の実施の形態につき詳述することにより本発明を明らかにする。
（構成）
まず、本発明の実施形態に係る過電圧保護回路の構成を説明する。
図１は、本発明の一つの実施形態としての過電圧保護回路を示す回路図である。
図１において、本発明の実施形態に係る過電圧保護回路１００は、入力端子１０１から出力端子１０２に至る電圧伝達経路１１０の導通及び遮断の両状態を切替えて入力端子１０１に過電圧が供給されたときに当該過電圧が出力端子１０２に伝達されることを阻止する回路である。
【００１９】
この過電圧保護回路１００は、降圧レギュレータＬＤＯと、昇圧回路ＣＰと、スイッチ回路ＳＷと、放電回路ＤＣＧとを図示のように備えている。
降圧レギュレータＬＤＯは、入力端子１０１より入力される入力電圧Ｖinを降圧して電圧Ｖ1を出力する。
昇圧回路ＣＰは、入力電圧Ｖinと上記電圧Ｖ1とを入力して、入力電圧Ｖinと電圧Ｖ1とを線形結合した電圧ＶGに昇圧して出力する。
スイッチ回路ＳＷは、電圧ＶGを入力し、入力電圧Ｖinが過電圧であるとき、電圧伝達経路１１０を遮断し、入力電圧Ｖinが過電圧でないとき、電圧伝達経路１１０を導通状態に維持する。
【００２０】
放電回路ＤＣＧは、電圧伝達経路１１０の電流量を検出して、入力電圧Ｖinが過電圧であるとき、上記電圧ＶGをグラウンド電圧にフォースして、スイッチ回路ＳＷのオンオフを制御する制御接点の電荷（本例では、スイッチ回路ＳＷを構成するＭＯＳトランジスタＰＳＷのゲート容量ＣGに蓄積された電荷）を放電する。
そして、入力端子１０１に対応する端子１０３、および、出力端子１０２に対応する端子１０４は、それぞれ接地されている。
【００２１】
（降圧レギュレータの構成）
降圧レギュレータＬＤＯは、ＮチャネルＭＯＳトランジスタＭ０、抵抗Ｒ１、抵抗Ｒ２、および、演算増幅器ＡＭＰ１を含んで構成されている。
ＮチャネルＭＯＳトランジスタＭ０は、ドレインが入力端子１０１に接続され、ゲートが演算増幅器ＡＭＰ１の出力に接続され、ソースとバルクが抵抗Ｒ１の一端に接続されている。抵抗Ｒ１の他端は、抵抗Ｒ２の一端と演算増幅器ＡＭＰ１の反転入力端子に接続されている。抵抗Ｒ２の他端は、端子１０３と端子１０４に接続されている。また、演算増幅器ＡＭＰ１の非反転入力端子には、基準電圧Ｖｒｅｆが与えられる。
そして、上述の構成を有する降圧レギュレータＬＤＯは、抵抗Ｒ１の一端より電圧Ｖ1を出力する。
【００２２】
（昇圧回路の構成）
昇圧回路ＣＰは、ＭＯＳトランジスタＭ１乃至Ｍ１１、容量Ｃ１乃至Ｃ３、ダイオードＤ１含んで構成され、ＭＯＳトランジスタＭ１、Ｍ２、Ｍ４、Ｍ６、Ｍ７、Ｍ９、Ｍ１１はＮチャネルＭＯＳトランジスタであり、ＭＯＳトランジスタＭ３、Ｍ５、Ｍ８、Ｍ１０はＰチャネルＭＯＳトランジスタである。
ＭＯＳトランジスタＭ２乃至Ｍ１１のゲートには、クロック信号ＣＬＫが与えられる。
ＭＯＳトランジスタＭ１は、ドレインが入力端子１０１に接続され、ゲートがＭＯＳトランジスタＭ３のソースとバルクに接続され、ソースとバルクがＭＯＳトランジスタＭ２のソースとバルクに接続されている。
【００２３】
ＭＯＳトランジスタＭ２は、ドレインがＭＯＳトランジスタＭ３のドレインと容量Ｃ１の一端とダイオードＤ１のカソードに接続されている。
ＭＯＳトランジスタＭ４は、ソースとバルクが抵抗Ｒ１の一端、ダイオードＤ１のアノード、ＭＯＳトランジスタＭ７のソースとバルク、ＭＯＳトランジスタＭ１０のソースとバルクに接続され、ドレインがＭＯＳトランジスタＭ５のソースとバルク、容量Ｃ２の一端に接続されている。
ＭＯＳトランジスタＭ５は、ドレインが容量Ｃ１の他端とＭＯＳトランジスタＭ６のドレインに接続されている。
【００２４】
ＭＯＳトランジスタＭ６は、ソースとバルクがＭＯＳトランジスタＭ９のソースとバルク、ＭＯＳトランジスタＭ１１のソースとバルク、端子１０３、端子１０４に接続されている。
ＭＯＳトランジスタＭ７は、ドレインが容量Ｃ３の一端とＭＯＳトランジスタＭ８のソースとバルクに接続されている。
ＭＯＳトランジスタＭ８は、ドレインが容量Ｃ２の他端とＭＯＳトランジスタＭ９のドレインに接続されている。
ＭＯＳトランジスタＭ１０は、ドレインが容量Ｃ３の他端とＭＯＳトランジスタＭ１１のドレインに接続されている。
そして、上述の構成を有する昇圧回路ＣＰは、ＭＯＳトランジスタＭ３のソースより、入力電圧Ｖinと電圧Ｖ1とを線形結合した電圧ＶGを出力する。
【００２５】
（スイッチ回路の構成）
スイッチ回路ＳＷは、電圧伝達経路１１０を遮断または導通するＭＯＳトランジスタＰＳＷを用いて構成され、図示の例では、ＭＯＳトランジスタＰＳＷはＮチャネルＭＯＳトランジスタである。
即ち、このスイッチ回路ＳＷは、制御信号（ＭＯＳトランジスタＰＳＷのゲートに印加される信号）に応じて電圧伝達経路１１０の導通及び遮断の両状態を切替えるために電圧伝達経路１１０に介挿され、制御信号を受ける自己の制御信号受信部たるゲートに電気容量を持ったスイッチング素子を用いたスイッチ回路である。
【００２６】
ＭＯＳトランジスタＰＳＷは、ドレインが入力端子１０１に接続され、ゲートがＭＯＳトランジスタＭ３のソースに接続され、ソースとバルクが出力端子１０２に接続されている。
また、ＭＯＳトランジスタＰＳＷのゲート容量はＣGである。ＭＯＳトランジスタＰＳＷは、いわゆるパワースイッチであり、そのゲート容量ＣGは１０００ｐＦオーダーの巨大な容量値を有する。
【００２７】
なお、本発明の実施形態に係る過電圧保護回路のスイッチ回路ＳＷは、電気容量を持ったスイッチング素子としてＭＯＳトランジスタを採用しているが、ＭＯＳトランジスタに限らず、電気容量を持ったスイッチング素子であれば何でもよい。
他の電気容量を持ったスイッチング素子の例として、電界効果トランジスタ（ＦＥＴ：Field Effect Transistor）や高電子移動度トランジスタ（ＨＥＭＴ：High Electron Mobility Transistor）等が挙げられる。
【００２８】
（放電回路の構成）
放電回路ＤＣＧは、ＭＯＳトランジスタＰＳＷのドレインソース間に流れる電流を検出するためのＭＯＳトランジスタＳＳＷ、電流値がＩrefの電流源Ｉref、コンパレータＣＭＰ、トランジスタでなるスイッチＤＳＷ、抵抗Ｒ３、抵抗Ｒ４、コンパレータＣＭＰ２、オア回路ＯＲを含んで構成されている。本例では、ＭＯＳトランジスタＳＳＷ、スイッチＤＳＷは、ＮチャネルＭＯＳトランジスタである。
【００２９】
ＭＯＳトランジスタＳＳＷは、ドレインがＭＯＳトランジスタＰＳＷのドレインに接続され、ゲートがＭＯＳトランジスタＰＳＷのゲートに接続されている。ＭＯＳトランジスタＳＳＷは、チャネル幅がＷ、チャネル長がＬであり、上述したＭＯＳトランジスタＰＳＷのチャネル幅とチャネル長との比は、ｋ×Ｗ／Ｌである。但し、ｋは比例定数である。
電流源Ｉrefは、一端がＭＯＳトランジスタＳＳＷのソースとバルクとコンパレータＣＭＰの非反転入力端子に接続され、他端が端子１０３と端子１０４に接続されている。
【００３０】
コンパレータＣＭＰは、反転入力端子が出力端子１０２に接続され、出力がオア回路ＯＲの一方の入力端子に接続されている。
抵抗Ｒ３は、一端が入力端子１０１に接続され、他端が抵抗Ｒ４の一端とコンパレータＣＭＰ２の非反転入力端子に接続されている。そして、抵抗Ｒ４の他端は端子１０３と端子１０４に接続されている。
コンパレータＣＭＰ２は、出力がオア回路ＯＲの他方の入力端子に接続され、反転入力端子には、基準電圧Ｖref2が与えられる。
オア回路ＯＲは、出力がスイッチＤＳＷのゲートに接続されている。
スイッチＤＳＷは、ドレインがＭＯＳトランジスタＰＳＷのゲートに接続され、ソースとバルクが端子１０３と端子１０４に接続されている。
【００３１】
（動作）
次に、本発明の実施形態に係る過電圧保護回路の動作を説明する。まず、入力電圧が過電圧でないときについて説明する。
入力端子１０１より入力される入力電圧Ｖinが降圧レギュレータＬＤＯに入力される。降圧レギュレータＬＤＯにおいて、演算増幅器ＡＭＰ１は、負帰還がかかっているので、非反転入力端子と反転入力端子は仮想短絡する。非反転入力端子には基準電圧Ｖｒｅｆが与えられているので、仮想短絡により、反転入力端子の電圧はＶｒｅｆとなる。よって、抵抗Ｒ２には、電流値がＶｒｅｆ／Ｒ２の電流が流れ、抵抗Ｒ１の一端（抵抗Ｒ２との接続端）の電圧は、次式となる。
【００３２】
【数１】
2012204809.tif 000003
【００３３】
また、ＭＯＳトランジスタＭ０は、入力端子１０１と抵抗Ｒ１との間に設けられ、上述した構成により負帰還回路を構成しているので、入力電圧Ｖinの変動の影響を受けずに、抵抗Ｒ１の一端の電圧を式（１）に保つ役割をする。
次に、降圧レギュレータＬＤＯから出力された電圧Ｖ1と、入力電圧Ｖinは、昇圧回路ＣＰに入力される。昇圧回路ＣＰの動作を図２及び図３を参照しながら説明する。
上述のように、ＭＯＳトランジスタＭ２乃至Ｍ１１のゲートには、クロック信号ＣＬＫが入力される。
【００３４】
クロック信号ＣＬＫの論理値が１（すなわち、ハイレベル）のとき、ＭＯＳトランジスタＭ２、Ｍ４、Ｍ６、Ｍ７、Ｍ９、Ｍ１１はＮチャネルＭＯＳトランジスタなので、オンする。一方、ＭＯＳトランジスタＭ３、Ｍ５、Ｍ８、Ｍ１０はＰチャネルＭＯＳトランジスタなので、オフする。
よって、ＭＯＳトランジスタＭ１のゲート電圧、すなわちＭＯＳトランジスタＰＳＷのゲート電圧ＶGが、ＭＯＳトランジスタＭ１がオンするだけの初期電圧ＶG（０）になっているとき、容量Ｃ１の一端の電圧はＶinとなり、他端の電圧はグラウンド電圧となる。即ち、入力電圧ＶinがＭＯＳトランジスタＭ１のドレインソース間を介して、容量Ｃ１に伝達することができる。そして、容量Ｃ２、Ｃ３の一端の電圧はＶ1となり、他端の電圧はグラウンド電圧となる。
【００３５】
図２は、図１の過電圧保護回路における、入力電圧が過電圧でなく、クロック信号ＣＬＫの論理値が１であるときの昇圧回路ＣＰの等価回路図である。容量Ｃ１には、両端の電圧がＶinとなるだけの電荷が蓄えられ、容量Ｃ２、Ｃ３には、両端の電圧がＶ1となるだけの電荷が蓄えられる。
この状態から、クロック信号ＣＬＫの論理値が１から０（すなわち、ローレベル）に転じると、ＭＯＳトランジスタＭ１、Ｍ２、Ｍ４、Ｍ６、Ｍ７、Ｍ９、Ｍ１１はＮチャネルＭＯＳトランジスタなので、オフする。一方、ＭＯＳトランジスタＭ３、Ｍ５、Ｍ８、Ｍ１０はＰチャネルＭＯＳトランジスタなので、オンする。
よって、容量Ｃ１乃至Ｃ３は、直列接続された容量となり、クロック信号ＣＬＫの論理値が１のときに蓄えられた電荷の一部が、ＭＯＳトランジスタＰＳＷの既述のゲート容量ＣGに分配される。
【００３６】
図３は、図２の等価回路図における容量Ｃ１乃至Ｃ３が、上述のようにして、直列接続された作動状態に転じたときの昇圧回路ＣＰとＭＯＳトランジスタＰＳＷのゲート容量ＣGとに係る等価回路図である。
図３において、直列接続された容量Ｃ１乃至Ｃ３にゲート容量ＣGが並列接続されて電荷の分配が行われ、１回の電荷分配動作が完了する。なお、ＭＯＳトランジスタＰＳＷのゲート容量ＣGに比べて、この容量に電気的に同じ導体上で連なる、ＭＯＳトランジスタＭ１、および、放電回路ＤＣＧのＭＯＳトランジスタＳＳＷの各ゲート容量は十分小さいので、ＭＯＳトランジスタＰＳＷのゲート容量ＣG以外のゲート容量は省略してある。
【００３７】
以降、クロック信号が１と０を周期的に繰り返すことで、昇圧回路ＣＰは、入力電圧Ｖinと電圧Ｖ1とを線形結合した電圧まで昇圧する。
入力電圧Ｖinと電圧Ｖ1とを線形結合した電圧まで昇圧する原理を説明するために、電荷分配動作がｎ回目（ｎは自然数）のときについて説明する。説明を簡単にするために、容量Ｃ１乃至Ｃ３の容量値は全てＣであるとすると、クロック信号ＣＬＫが１から０に変化して直列接続された瞬間の容量Ｃ１乃至Ｃ３の合成容量Ｃ／３に蓄えられた電荷ＱTは次式となる。
【００３８】
【数２】
2012204809.tif 000004
【００３９】
また、ｎ回目の電荷分配動作完了後のゲート容量ＣGの電圧をＶG（ｎ）とすると、電荷ＱG（ｎ）は次式となる。
【００４０】
【数３】
2012204809.tif 000005
【００４１】
そして、ｎ回目の電荷分配量ΔＱG（ｎ）は、ｎ−１回目の電荷分配動作完了後のゲート容量ＣGの電荷ＱG（ｎ−１）からｎ回目の電荷分配動作完了後のゲート容量ＣGの電荷ＱG（ｎ）までの増分であるので、次式となる。
【００４２】
【数４】
2012204809.tif 000006
【００４３】
さらに、ｎ回目の電荷分配動作完了後の容量Ｃ１乃至Ｃ３の合成容量Ｃ／３に蓄えられた電荷は、電荷量保存則より次式となる。
【００４４】
【数５】
2012204809.tif 000007
【００４５】
ここで、式（３）を式（４）に代入すると、次式となる。
【００４６】
【数６】
2012204809.tif 000008
【００４７】
式（２）と式（６）を式（５）に代入して整理すると、次式となる。
【００４８】
【数７】
2012204809.tif 000009
【００４９】
式（７）を変形すると、次式となる。
【００５０】
【数８】
2012204809.tif 000010
【００５１】
式（８）は等比数列の式であるので、ＶG（ｎ）について解くと、ｎ回目の電荷分配動作完了後のゲート容量ＣGの電圧ＶG（ｎ）は次式となる。
【００５２】
【数９】
2012204809.tif 000011
【００５３】
よって、クロック信号が１と０を周期的に十分な回数繰り返すことで、昇圧回路ＣＰが昇圧してゲート容量ＣGに出力する電圧ＶGは、式（９）の極限であり、次式となる。
【００５４】
【数１０】
2012204809.tif 000012
【００５５】
従って、昇圧回路ＣＰは、入力電圧Ｖinと電圧Ｖ1との線形結合した電圧まで昇圧する。
ＭＯＳトランジスタＰＳＷの抵抗値Ｒon1は、移動度μ、ゲート酸化膜容量Ｃox、閾値電圧Ｖth、非飽和領域の電流式より次式となる。
【００５６】
【数１１】
2012204809.tif 000013
【００５７】
即ち、式（１１）よりＭＯＳトランジスタＰＳＷの抵抗値は、ゲート電圧ＶGが高くなる程、小さくなるので、抵抗値が許容範囲内に収まるようなゲート電圧ＶGまで昇圧するように、電圧Ｖ1、容量値Ｃ１乃至Ｃ３を設定すればよい。
なお、式（１０）の線形結合した電圧は、３Ｖ1＋Ｖinに限らず、容量Ｃ１乃至Ｃ３の容量値を任意に設定することで、αＶ1＋βＶin（α、βは比例定数）とすることができる。また、昇圧回路ＣＰを構成する容量の段数を増やすことでも、任意の線形結合した電圧を出力することができる。
このように、本発明の実施形態に係る過電圧保護回路は、入力電圧が過電圧でないとき、電圧伝達経路１１０を遮断または導通するＭＯＳトランジスタＰＳＷの抵抗値を所望の値まで小さくできるので、電圧伝達経路１１０における電圧降下が小さくすることができるという効果を奏する。
【００５８】
次に、入力電圧が過電圧であるときについて説明する。
放電回路ＤＣＧにおける抵抗Ｒ３と抵抗Ｒ４は入力端子１０１とグラウンドとの間に直列接続されているので、入力電圧Ｖinを分圧する。抵抗Ｒ３の抵抗値をＲ３、抵抗Ｒ４の抵抗値をＲ４とすると、抵抗Ｒ３と抵抗Ｒ４との接点電圧は、Ｖin×Ｒ４／（Ｒ３＋Ｒ４）となり、この接点電圧が分圧された電圧となる。分圧された電圧は、コンパレータＣＭＰ２の非反転入力端子に入力され、基準電圧Ｖref2と比較される。
【００５９】
基準電圧Ｖref2は、入力電圧Ｖinが過電圧である場合と過電圧でない場合との閾値に対応する。すなわち、入力電圧Ｖinが過電圧であるとき、抵抗Ｒ３と抵抗Ｒ４とで分圧した電圧が基準電圧Ｖref2を超えるので、コンパレータＣＭＰ２は、オア回路ＯＲに論理値が１の信号を出力する。一方、入力電圧Ｖinが過電圧でないとき、抵抗Ｒ３と抵抗Ｒ４とで分圧した電圧が基準電圧Ｖref2を超えないので、コンパレータＣＭＰ２は、オア回路ＯＲに論理値が０の信号を出力する。
【００６０】
入力電圧Ｖinが過電圧であるとき、オア回路ＯＲには、論理値が１の信号が入力されるので、オア回路ＯＲは、スイッチＤＳＷに論理値が１の信号を出力する。
スイッチＤＳＷのゲートに、論理値が０の信号が入力されているときには、スイッチＤＳＷは、オフしてＭＯＳトランジスタＰＳＷのゲート電圧ＶGを保持する。ゲート電圧ＶGが保持されると入力端子１０１から出力端子１０２までの電圧伝達経路１１０は導通状態が維持される。
【００６１】
一方、スイッチＤＳＷのゲートに、論理値が１の信号が入力されると、スイッチＤＳＷは、オンしてＭＯＳトランジスタＰＳＷのゲート電圧ＶGをグラウンド電圧にフォースする。即ち、ＭＯＳトランジスタＰＳＷのゲート容量ＣGに蓄えられた電荷をグラウンドに放電する。ＭＯＳトランジスタＰＳＷのゲート容量に蓄えられた電荷が放電されると、ＭＯＳトランジスタＰＳＷは、オフして入力端子１０１から出力端子１０２までの電圧伝達経路１１０は遮断される。
このように、電圧伝達経路１１０が遮断されることによって、出力端子１０２に過電圧が伝達されなくなる。
さらに、本発明の実施形態に係る過電圧保護回路は、上述した構成により、電圧伝達経路１１０に流れる電流が過大、即ち、過電流となったときも電圧伝達経路１１０を遮断することができる。
【００６２】
以下、電圧伝達経路１１０における電流が過電流であるときの動作について説明する。
放電回路ＤＣＧにおけるＭＯＳトランジスタＳＳＷは、ドレイン電圧、ゲート電圧がスイッチ回路ＳＷにおけるＭＯＳトランジスタＰＳＷのドレイン電圧、ゲート電圧と同じであり、電流源Ｉrefによりドレインソース間に電流値Ｉrefの電流が流れるので、コンパレータＣＭＰの非反転入力端子の電圧Ｖ2は、式（１１）より次式となる。
【００６３】
【数１２】
2012204809.tif 000014
【００６４】
また、ＭＯＳトランジスタＰＳＷのドレインソース間に流れる電流をＩoutとすると、出力電圧Ｖｏｕｔは次式となる。
【００６５】
【数１３】
2012204809.tif 000015
【００６６】
コンパレータＣＭＰは、式（１２）の電圧と式（１３）の電圧の大小を比較して、その比較結果をオア回路ＯＲに出力する。すなわち、式（１２）の電圧から式（１３）の電圧を引いた値の符号に対応する論理値の信号をオア回路ＯＲに出力する。式（１２）から式（１３）を引くと次式となる。
【００６７】
【数１４】
2012204809.tif 000016
【００６８】
式（１４）より分母は正の数なので、分子で符号が決まる。即ち、電圧伝達経路１１０に流れる電流が過電流でないとき、ＭＯＳトランジスタＰＳＷに流れる電流Ｉoutは、ｋ×Ｉref未満の電流値であるので、式（１４）は負の値となり、コンパレータＣＭＰは、オア回路ＯＲに論理値が０の信号を出力する。
オア回路ＯＲの出力の論理値が０のとき、スイッチＤＳＷのゲートには、論理値が０の信号が入力される。
スイッチＤＳＷのゲートに、論理値が０の信号が入力されると、スイッチＤＳＷは、オフしてＭＯＳトランジスタＰＳＷのゲート電圧ＶGを保持する。ゲート電圧ＶGが保持されると入力端子１０１から出力端子１０２までの電圧伝達経路１１０は導通されたままとなる。
【００６９】
一方、電圧伝達経路１１０に流れる電流が過電流であるとき、ＭＯＳトランジスタＰＳＷに流れる電流Ｉoutは、ｋ×Ｉref以上の電流値であるので、式（１４）は正の値となり、コンパレータＣＭＰは、オア回路ＯＲに論理値が１の信号を出力する。
オア回路ＯＲに、論理値が１の信号が入力されると、オア回路ＯＲは、スイッチＤＳＷに論理値が１の信号を出力する。
【００７０】
スイッチＤＳＷのゲートに、論理値が１の信号が入力されると、スイッチＤＳＷは、オンしてＭＯＳトランジスタＰＳＷとＭＯＳトランジスタＭ１のゲート電圧ＶGをグラウンド電圧にフォースする。すなわち、ＭＯＳトランジスタＰＳＷのゲート容量ＣGに蓄えられた電荷と、ＭＯＳトランジスタＭ１のゲート容量に蓄えられた電荷をグラウンドに放電する。
【００７１】
この場合、ＭＯＳトランジスタＭ１のゲートソース間電圧は、ＭＯＳトランジスタＰＳＷのゲートソース間電圧に比べて少なくともＭＯＳトランジスタＭ２のボディダイオードの順方向電圧とＭＯＳトランジスタＭ３のボディダイオードの順方向電圧の分だけ小さいので、先にＭＯＳトランジスタＭ１がオフする。そして、ＭＯＳトランジスタＭ１がオフされることで、入力端子１０１からスイッチＤＳＷへ向かう電流経路が遮断されるので、ＭＯＳトランジスタＰＳＷのゲート電圧ＶGを完全にグラウンド電圧にフォースすることができる。
【００７２】
よって、ＭＯＳトランジスタＰＳＷのゲート容量に蓄えられた電荷を完全に放電することができる。ＭＯＳトランジスタＰＳＷのゲート容量に蓄えられた電荷が放電されると、ＭＯＳトランジスタＰＳＷは、オフして入力端子１０１から出力端子１０２までの電圧伝達経路１１０は遮断される。
このように、電圧伝達経路１１０が遮断されることで、出力端子１０２に過電流が流れなくなる。
以上より、式（１２）の電圧Ｖ2を過電流の許容限界値に対応する値として設定しておくことにより、電圧伝達経路１１０に流れる電流が過電流であるときに、電圧伝達経路１１０を遮断することができる。
【００７３】
また、電圧伝達経路１１０を遮断してから、電圧伝達経路１１０に流れる電流が過電流でなくなったとき、式（１４）は負の値となり、スイッチＤＳＷはオフする。そして、昇圧回路ＣＰのダイオードＤ１を通じて、電圧Ｖ1が容量Ｃ１に伝達して電荷が蓄えられ、クロック信号ＣＬＫが０となったとき、容量Ｃ１に蓄えられた電荷がＭＯＳトランジスタＭ１のゲートに伝達して、ＭＯＳトランジスタＭ１はオンする。このとき、ＭＯＳトランジスタＭ１のゲート電圧ＶGは、初期電圧ＶG（０）となる。ＭＯＳトランジスタＭ１がオンすることで、昇圧回路ＣＰは、昇圧動作を開始して復帰することができる。
【００７４】
尚、図４に示した従来の過電圧保護回路は、入力電圧が過電圧であるとき、ツェナーダイオードＴ１には、指数関数的な電流、すなわち、非常に大きな電流が流れ、エネルギー損失が大きくなるという問題もあるが、本発明の実施形態に係る過電圧保護回路では、ツェナーダイオードを用いないので、入力電圧が過電圧であるとき、指数関数的な電流が流れないので、エネルギー損失が小さいという効果も奏する。
また、本発明の実施形態に係る過電圧保護回路では、上述した構成により、入力電圧Ｖinが過電圧であるときだけでなく、電圧伝達経路１１０に流れる電流が過電流であるときも電圧伝達経路１１０を遮断することができる。
【００７５】
即ち、本発明の実施形態に係る過電圧保護回路に接続される集積回路を過電流から保護することができるという効果も奏する。特に、本発明の実施形態に係る過電圧保護回路に接続される集積回路が、ＣＰＵやＤＳＰ（ディジタルシグナルプロセッサ）のように、低電源電圧で駆動され大電流を消費する集積回路である場合、好適に利用できる。例えば、一秒間あたりの命令処理数、すなわち、ＭＩＰＳ（Million Instructions Per Second）が、非常に大きいとき、ＣＰＵやＤＳＰ等のプロセッサは、内部の論理回路の大部分が動作するため、大電流を消費する。大電流が流れると発熱が生じ、プロセッサに負担がかかる。本発明の実施形態に係る過電圧保護回路を用いることで、大電流による発熱から集積回路を保護することができる。
【００７６】
なお、過電流発生時に本発明の実施形態に係る過電圧保護回路が機能し、電圧伝達経路が遮断されたとき、集積回路の電源端子に電圧伝達経路を介して電力が供給されなくなるが、集積回路の電源端子にバイパス容量（すなわち、バイパスキャパシタ）を備えることで、バイパス容量から電力を集積回路の電源端子に供給することができる。
また、一般的に、入力電圧が過電圧となっている時間と電圧伝達経路に流れる電流が過電流となっている時間は短い。すなわち、電圧伝達経路が遮断されている時間は短いので、電圧伝達経路が遮断されている間、バイパス容量で集積回路に電力を十分供給することができる。
【００７７】
そして、本発明の実施形態に係る過電圧保護回路では、上述した構成により、過電圧保護時及び過電流保護時、それぞれにおいて、降圧レギュレータと昇圧回路とスイッチ回路を別々に用意することなく共有化しているため小型であるという効果も奏する。
さらに、本発明の実施形態に係る過電圧保護回路では、上述した降圧レギュレータを用いているので、入力電圧の変動に依らず昇圧回路に安定した電圧を供給できるという効果も奏する。
【００７８】
本発明の実施形態に係る過電圧保護回路の説明では、スイッチ回路ＳＷにおけるＭＯＳトランジスタＰＳＷがＮチャネルＭＯＳトランジスタであったが、ＰチャネルＭＯＳトランジスタでもよい。この場合、極性が逆になるので、ゲート電圧ＶGが負電圧となり、その負電圧の絶対値を大きくする昇圧回路を用いれば、同様の効果が得られる。
【符号の説明】
【００７９】
１０１、２０１……入力端子
１０２、２０２……出力端子
１０３、１０４……端子
１１０………………電圧伝達経路
【図１】
2012204809.tif 000017
【図２】
2012204809.tif 000018
【図３】
2012204809.tif 000019
【図４】
2012204809.tif 000020