(57)【要約】【課題】高速に信号の伝達が可能な双方向レベルシフト回路を提供する。【解決手段】実施形態によれば、第１の回路と、第２の回路と、第３の回路と、第４の回路と、を備えた双方向レベルシフト回路が提供される。前記第１の回路は、双方向に信号を伝達する。前記第２の回路は、前記第１の回路の両端の電位の変化に基づいて前記第１の回路の伝達方向を検出する。前記第３の回路は、前記第１の回路の両端の電位のいずれかがローレベルからハイレベルに上昇してから、前記第１の回路の両端の電位のいずれもがハイレベルになるまでの第１の期間を検出する。前記第４の回路は、前記第１の回路の両端にそれぞれ接続され、前記第１の回路の出力側に前記第１の期間ハイレベルの電位を供給する。【選択図】図１
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【特許請求の範囲】
【請求項１】
双方向に信号を伝達する第１の回路と、
前記第１の回路の両端の電位の変化に基づいて前記第１の回路の伝達方向を検出する第２の回路と、
前記第１の回路の両端の電位のいずれかがローレベルからハイレベルに上昇してから、前記第１の回路の両端の電位のいずれもがハイレベルになるまでの第１の期間を検出する第３の回路と、
前記第１の回路の両端にそれぞれ接続され、前記第１の回路の出力側に前記第１の期間ハイレベルの電位を供給する一対の第４の回路と、
を備えたことを特徴とする双方向レベルシフト回路。
【請求項２】
前記第１の回路は、外部信号により導通状態または遮断状態に制御される伝達トランジスタを有することを特徴とする請求項１記載の双方向レベルシフト回路。
【請求項３】
前記第２の回路は、前記第１の回路の両端の電位がそれぞれローレベルからハイレベルに上昇するときに、時間的に後にハイレベルになる方を第１の回路の前記出力側とすることを特徴とする請求項１または２に記載の双方向レベルシフト回路。
【請求項４】
前記第２の回路は、前記第１の回路の一端の電位がローレベルで他端の電位がハイレベルのときそれぞれセット及びリセットされ、前記第１の回路の一端の電位がハイレベルで他端の電位がローレベルのときそれぞれリセット及びセットされる一対のラッチ回路を有することを特徴とする請求項１〜３のいずれか１つに記載の双方向レベルシフト回路。
【請求項５】
前記第３の回路は、
各ソースが接地に接続され、各ゲートが前記第１の回路の両端にそれぞれ接続された一対の第１のＮチャンネル形ＭＯＳＦＥＴと、
各ソースに電源電位がそれぞれ供給され、各ゲートが前記一対の第１のＮチャンネル形ＭＯＳＦＥＴの各ゲートにクロスカップルに接続された一対の第１のＰチャンネル形ＭＯＳＦＥＴと、
前記一対の第１のＮチャンネル形ＭＯＳＦＥＴの各ドレインと前記一対の第１のＰチャンネル形ＭＯＳＦＥＴの各ドレインとの間にそれぞれ接続された一対の第１の抵抗と、
前記一対の第１のＮチャンネル形ＭＯＳＦＥＴの各ゲートと前記一対の第１のＰチャンネル形ＭＯＳＦＥＴの各ゲートとのそれぞれの論理和と、前記の一対の第１のＰチャンネル形ＭＯＳＦＥＴの各ドレインと、のそれぞれの論理積の否定を生成する一対のＯＲ−ＮＡＮＤ回路と、
を有することを特徴とする請求項１〜４のいずれか１つに記載の双方向レベルシフト回路。
【請求項６】
前記一対の第４の回路は、前記第１の回路の両端にそれぞれ接続され、前記第１の回路の前記出力側は前記第１の期間オンする一対のプルアップトランジスタを有することを特徴とする請求項１〜５のいずれか１つに記載の双方向レベルシフト回路。
【請求項７】
前記一対のプルアップトランジスタは、
前記第２の回路の出力により制御される一対の第１のプルアップトランジスタと、
前記一対の第１のプルアップトランジスタにそれぞれ直列に接続され、前記第３の回路の出力により制御される一対の第２のプルアップトランジスタと、
を有することを特徴とする請求項６記載の双方向レベルシフト回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、双方向レベルシフト回路に関する。
【背景技術】
【０００２】
機器の低消費電力化、高機能化の要求にともない、ＣＰＵなどの集積回路の低電圧化が進んでいる。一方、従来から使用されているシステムやアナログ信号などを扱うシステムにおいては、高電圧が必要とされる場合がある。このように、異なる電源電圧で動作するシステムが混在している場合においては、システム間の信号を双方向に伝達するために双方向レベルシフト回路が用いられる。ＣＰＵなどの高速化にともない、双方向レベルシフト回路には、高速化が求められている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】米国特許第５８９４２４０号公報明細書
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明は、高速に信号の伝達が可能な双方向レベルシフト回路を提供する。
【課題を解決するための手段】
【０００５】
実施形態によれば、第１の回路と、第２の回路と、第３の回路と、第４の回路と、を備えた双方向レベルシフト回路が提供される。前記第１の回路は、双方向に信号を伝達する。前記第２の回路は、前記第１の回路の両端の電位の変化に基づいて前記第１の回路の伝達方向を検出する。前記第３の回路は、前記第１の回路の両端の電位のいずれかがローレベルからハイレベルに上昇してから、前記第１の回路の両端の電位のいずれもがハイレベルになるまでの第１の期間を検出する。前記第４の回路は、前記第１の回路の両端にそれぞれ接続され、前記第１の回路の出力側に前記第１の期間ハイレベルの電位を供給する。
【図面の簡単な説明】
【０００６】
【図１】第１の実施形態に係る双方向レベルシフト回路の構成を例示するブロック図。
【図２】第１の実施形態に係る双方向レベルシフト回路の構成を例示する回路図。
【図３】図２に表した双方向レベルシフト回路の内部レベルシフト回路の構成を例示する回路図。
【図４】図２に表した双方向レベルシフト回路の主要な信号の波形図であり、（ａ）は第１の信号ＶＡ、（ｂ）は第２の信号ＶＢ、（ｃ）及び（ｄ）は第３の回路の制御信号ＶＣ、ＶＤ、（ｅ）及び（ｆ）は第２の回路の制御信号ＶＥ、ＶＦ、（ｇ）及び（ｈ）は第３の回路の信号ＶＧ、ＶＨを表す。
【図５】図２に表した双方向レベルシフト回路の主要な信号の波形図であり、（ａ）は第１の信号ＶＡ、（ｂ）は第２の信号ＶＢ、（ｃ）及び（ｄ）は第３の回路の制御信号ＶＣ、ＶＤ、（ｅ）及び（ｆ）は第２の回路の制御信号ＶＥ、ＶＦ、（ｇ）及び（ｈ）は第３の回路の信号ＶＧ、ＶＨを表す。
【図６】第２の実施形態に係る双方向レベルシフト回路の構成を例示する回路図。
【図７】第３の実施形態に係る双方向レベルシフト回路の構成を例示する回路図。
【発明を実施するための形態】
【０００７】
以下、実施形態について図面を参照して詳細に説明する。なお、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
【０００８】
（第１の実施形態）
図１は、第１の実施形態に係る双方向レベルシフト回路の構成を例示するブロック図である。
双方向レベルシフト回路１においては、第１の端子３と第２の端子４との間に、第１の回路１０が接続されている。第１の端子３の第１の信号ＶＡは、ハイレベルが第１の電源端子５に入力される電源電位ＶＣＣＡ、ローレベルが接地電位のデジタル信号である。第２の端子４の第２の信号ＶＢは、ハイレベルが第２の電源端子６に入力される電源電位ＶＣＣＢ、ローレベルが接地電位のデジタル信号である。なお、以下の説明では、ＶＣＣＢ＞ＶＣＣＡとする。
【０００９】
第１の回路１０は、論理振幅の異なる第１の信号ＶＡと第２の信号ＶＢとを双方向に伝達する。
また、第１の回路１０の両端には、それぞれプルアップ抵抗８、９が接続されている。プルアップ抵抗８の一端は、第１の端子３に接続され、他端には、電源電位ＶＣＣＡが入力される。プルアップ抵抗９の一端は、第２の端子４に接続され、他端には、電源電位ＶＣＣＢが入力される。
【００１０】
第２の回路１１は、第１の回路１０の両端、すなわち第１の端子３及び第２の端子４に接続されている。第２の回路１１には、第１の信号ＶＡ及び第２の信号ＶＢが入力される。第２の回路１１は、第１の回路１０の両端の電位、すなわち第１の信号ＶＡの電位及び第２の信号ＶＢの電位の変化に基づいて第１の回路１０の信号の伝達方向を検出する。したがって、第２の回路１１は、第１の端子３及び第２の端子４の入力側及び出力側を検出し、入力信号及び出力信号を決定する。
【００１１】
第３の回路１２は、第１の回路１０の両端、すなわち第１の端子３及び第２の端子４に接続されている。第３の回路１２には、第１の信号ＶＡ及び第２の信号ＶＢが入力される。第３の回路１２は、第１の信号ＶＡ及び第２の信号ＶＢのいずれかがローレベルからハイレベルに上昇してから、第１の信号ＶＡ及び第２の信号ＶＢのいずれもがハイレベルになるまでの第１の期間Ｔ１を検出する。
【００１２】
ここで、第１の期間Ｔ１は、入力信号がローレベルからハイレベルに上昇してから出力信号がハイレベルになるまでの期間であり、双方向レベルシフト回路１において、信号の伝達が高速化される期間である。また、入力信号は、第１の信号ＶＡ及び第２の信号ＶＢのいずれか先にローレベルからハイレベルに上昇する信号であり、出力信号は、第１の信号ＶＡ及び第２の信号ＶＢのいずれか後にハイレベルになる信号である。
【００１３】
一対の第４の回路１３、１４は、それぞれ第１の回路１０の両端に接続され、それぞれ電源電位ＶＣＣＡ、ＶＣＣＢ、第２の回路１１の制御信号ＶＥ、ＶＦ、第３の回路１２の制御信号ＶＣ、ＶＤが入力される。
【００１４】
第４の回路１３は、第１の端子３に接続され、電源電位ＶＣＣＡ、第２の回路１１の制御信号ＶＥ、第３の回路１２の制御信号ＶＣが入力される。第４の回路１４は、第２の端子４に接続され、電源電位ＶＣＣＢ、第２の回路１１の制御信号ＶＦ、第３の回路１２の制御信号ＶＤが入力される。
【００１５】
第４の回路１３、１４は、第１の回路１０の出力側にハイレベルの電位として電源電位ＶＣＣＡまたは電源電位ＶＣＣＢを第１の期間Ｔ１の間供給する。これにより、第１の信号ＶＡ及び第２の信号ＶＢのうち出力側の電位の上昇が加速され、信号の伝達が高速化される。
【００１６】
双方向レベルシフト回路１は、ハイレベルが電源電位ＶＣＣＡである第１の信号ＶＡと、ハイレベルが電源電位ＶＣＣＢである第２の信号ＶＢと、を双方向に高速に伝達する。
なお、第１、第２、第３及び第４の回路１０、１１、１２、１３、１４（図１において、破線２で囲んだ部分）は、同じ半導体基板に形成して１チップ化した構造とすることができる。また、プルアップ抵抗８、９も含めて、同じ半導体基板に形成して１チップ化した構造としてもよい。
【００１７】
次に、各要素について説明する。
図２は、第１の実施形態に係る双方向レベルシフト回路の構成を例示する回路図である。なお、図１と共通する要素には同一の符号を付している。
図２においては、双方向レベルシフト回路１ａの第１の回路１０、第２の回路１１ａ、第３の回路１２ａ、一対の第４の回路１３ａ、１４ａの構成を例示している。なお、プルアップ抵抗８、９については省略している。
【００１８】
上記のとおり、第１の回路１０は、論理振幅の異なる第１の信号ＶＡと第２の信号ＶＢとを双方向に伝達する。図１においては、第１の回路１０は、Ｎチャンネル形ＭＯＳＦＥＴ（以下、ＮＭＯＳ）の伝達トランジスタＮ１で構成されている。伝達トランジスタＮ１のゲートは、出力制御端子７に接続されている。出力制御端子７に入力される出力制御信号ＯＥに応じて伝達トランジスタＮ１は、導通状態（オン）及び遮断状態（オフ）に切り替えられる。
【００１９】
例えば、第１の端子３を入力側、第２の端子４を出力側とし、低電位側から高電位側に信号のレベル変換を行う場合、第１の信号ＶＡは入力信号、第２の信号ＶＢは出力信号になる。伝達トランジスタＮ１がＮＭＯＳの場合、入力信号の電位が上昇し、ゲート・ソース間電圧が伝達トランジスタＮ１のしきい値電圧以下になると、伝達トランジスタＮ１はオフする。
【００２０】
図２において説明するように、出力信号は、第４の回路１４ａにより高速に電源電位ＶＣＣＢまで上昇する。第４の回路１４ａは、第２及び第３の回路１１ａ、１２ａの制御信号ＶＦ、ＶＤで制御される。
【００２１】
第２の回路１１ａにおいては、排他的論理和回路（ＥＸＯＲ）１５に第１の信号ＶＡ及び第２の信号ＶＢが、入力される。第１の信号ＶＡ及びＥＸＯＲ１５の出力は、論理積回路（ＡＮＤ）１６に入力され、第２の信号ＶＢ及びＥＸＯＲ１５の出力は、ＡＮＤ１７に入力される。
【００２２】
ＡＮＤ１６は、第１の信号ＶＡがハイレベル、第２の信号ＶＢがローレベルのとき、ハイレベルを出力する。ＡＮＤ１７は、第１の信号ＶＡがローレベル、第２の信号ＶＢがハイレベルのとき、ハイレベルを出力する。
【００２３】
ＡＮＤ１６、１７の出力は、一対のラッチ回路１８、２０のセット端子、リセット端子に入力される。ラッチ回路１８、２０は、それぞれ一対の論理和の否定回路（ＮＯＲ）で構成されている。したがって、ラッチ回路１８、２０は、セット端子にハイレベルが入力されるとセットされ、リセット端子にハイレベルが入力されるとリセットされる。
【００２４】
ＡＮＤ１６の出力は、ラッチ回路１８のセット端子に入力され、ＡＮＤ１７の出力は、ラッチ回路１８のリセット端子に入力される。ラッチ回路１８の出力及びＡＮＤ１７の出力は、論理和回路（ＯＲ）１９に入力される。ＯＲ１９は、第２の回路１１ａの出力として制御信号ＶＥを生成する。
【００２５】
したがって、ラッチ回路１８は、第１の信号ＶＡがハイレベル、第２の信号ＶＢがローレベルのときセットされ、ハイレベルを出力する。また、第１の信号ＶＡがローレベル、第２の信号ＶＢがハイレベルのときリセットされ、ローレベルを出力する。ＯＲ１９は、ラッチ回路１８がハイレベルからローレベルに変化するタイミングをＡＮＤ１７の出力がハイレベルの期間だけ遅延させて出力する。
【００２６】
ＡＮＤ１７の出力は、ラッチ回路２０のセット端子に入力され、ＡＮＤ１６の出力は、ラッチ回路２０のリセット端子に入力される。ラッチ回路２０の出力及びＡＮＤ１６の出力は、ＯＲ２１に入力される。ＯＲ２１は、制御信号ＶＩを生成する。
【００２７】
したがって、ラッチ回路２０は、第１の信号ＶＡがローレベル、第２の信号ＶＢがハイレベルのときセットされ、ハイレベルを出力する。また、第１の信号ＶＡがハイレベル、第２の信号ＶＢがローレベルのときリセットされ、ローレベルを出力する。ＯＲ２１は、ラッチ回路２０がハイレベルからローレベルに変化するタイミングをＡＮＤ１６の出力がハイレベルの期間だけ遅延させて出力する。
【００２８】
このように、第２の回路１１ａは、第１の回路１０の両端の電位、すなわち第１の信号ＶＡの電位及び第２の信号ＶＢの電位の変化に基づいて第１の回路１０の信号の伝達方向を検出する。
【００２９】
第１の信号ＶＡが入力信号、第２の信号ＶＢが出力信号の場合において、第１の信号ＶＡがハイレベルに上昇するとき、第２の回路１１ａの制御信号ＶＥはハイレベルに、制御信号ＶＩはローレベルになる。また、第１の信号ＶＡがローレベルに低下するとき、第２の回路１１ａの制御信号ＶＥはローレベルに、制御信号ＶＩはハイレベルになる。
【００３０】
また、第１の信号ＶＡが出力信号、第２の信号ＶＢが入力信号の場合において、第２の信号ＶＢがハイレベルに上昇するとき、第２の回路１１ａの制御信号ＶＥはローレベルに、制御信号ＶＩはハイレベルになる。また、第２の信号ＶＢがローレベルに低下するとき、第２の回路１１ａの制御信号ＶＥはハイレベルに、制御信号ＶＩはローレベルになる。
【００３１】
制御信号ＶＩは、内部レベルシフト回路２２でレベル変換され制御信号ＶＦとして出力される。
このように、第２の回路１１ａは、第１の回路１０の両端の電位、すなわち第１の信号ＶＡの電位及び第２の信号ＶＢの電位がそれぞれローレベルからハイレベルに上昇するときに、時間的に後にハイレベルになる方を出力側とする。
【００３２】
なお、図４において説明するように、第２の回路１１ａは、第１の信号ＶＡが入力信号の場合において、第１の信号ＶＡがローレベルからハイレベルに上昇するとき、制御信号ＶＥにハイレベル、制御信号ＶＦにローレベルを出力する。また、図５において説明するように、第２の回路１１ａは、第２の信号ＶＢが入力信号の場合において、第２の信号ＶＢがローレベルからハイレベルに上昇するとき、制御信号ＶＥにローレベル、制御信号ＶＦにハイレベルを出力する。
【００３３】
内部レベルシフト回路２２は、ハイレベルが電源電位ＶＣＣＡの制御信号ＶＩを、ハイレベルが電源電位ＶＣＣＢの制御信号ＶＦにレベル変換する。例えば、図３に表したように構成することができる。
内部レベルシフト回路２２は、第２の電源端子６と接地との間に、一対のＰチャンネル形ＭＯＳＦＥＴ（以下、ＰＭＯＳ）Ｐ９、Ｐ１０、一対のＰＭＯＳ Ｐ７、Ｐ８、及び一対のＮＭＯＳ Ｎ４、Ｎ５が直列に接続されている。
【００３４】
一対のＮＭＯＳ Ｎ４、Ｎ５の各ソースは接地に接続されている。ＮＭＯＳ Ｎ４、Ｎ５の各ドレインは、一対のＰＭＯＳ Ｐ７、Ｐ８の各ドレインに接続される。ＰＭＯＳ Ｐ７、Ｐ８の各ソースは、一対のＰＭＯＳ Ｐ９、Ｐ１０の各ドレインに接続される。ＰＭＯＳ Ｐ９、Ｐ１０の各ソースには、電源電位ＶＣＣＢが入力される。ＰＭＯＳ Ｐ７、Ｐ８の各ゲートは、それぞれＰＭＯＳ Ｐ８、Ｐ７の各ドレインにそれぞれ接続される。ＰＭＯＳ Ｐ７、Ｐ８は、クロスカップル接続されている。
【００３５】
制御信号ＶＩは、ＮＭＯＳ Ｎ４及びＰＭＯＳ Ｐ９の各ゲートに入力される。ＮＭＯＳ Ｎ５及びＰＭＯＳ Ｐ１０の各ゲートには、否定回路（ＩＮＶ）２３を介して制御信号ＶＩを反転した信号が入力される。
制御信号ＶＦは、ＮＭＯＳ Ｎ５のドレイン及びＰＭＯＳ Ｐ８のドレインから出力される。
【００３６】
例えば、制御信号ＶＩに電源電位ＶＣＣＡのハイレベルが入力される場合、ＮＭＯＳ Ｎ４はオンする。ＩＮＶ２３はローレベルを出力し、ＮＭＯＳ Ｎ５はオフし、ＰＭＯＳ Ｐ１０はオンする。ＰＭＯＳ Ｐ８はオンして、ＰＭＯＳ Ｐ７はオフする。制御信号ＶＦは電源電位ＶＣＣＢのハイレベルになる。
なお、内部レベルシフト回路２２は、このようにハイレベルの電位をレベル変換できればよく、他の構成でもよい。
【００３７】
再度図２に戻り、第３の回路１２ａについて説明する。
第３の回路１２ａにおいては、一対の第１のＮＭＯＳ Ｎ２、Ｎ３、一対の第１の抵抗Ｒ１、Ｒ２、及び一対の第１のＰＭＯＳ Ｐ５、Ｐ６が、直列に接続されている。
第１のＮＭＯＳ Ｎ２、Ｎ３の各ソースは接地に接続されている。第１のＮＭＯＳ Ｎ２、Ｎ３の各ゲートは、第１の回路１０の両端、すなわち第１の端子３、第２の端子４にそれぞれ接続されている。
【００３８】
第１のＰＭＯＳ Ｐ５のソースは、第２の電源端子６に接続される。第１のＰＭＯＳ Ｐ５のソースには、電源電位ＶＣＣＢが供給される。第１のＰＭＯＳ Ｐ５のゲートは、第２の端子４及び第１のＮＭＯＳ Ｎ３のゲートに接続される。
【００３９】
第１のＰＭＯＳ Ｐ６のソースは、第１の電源端子５に接続される。第１のＰＭＯＳ Ｐ６のソースには、電源電位ＶＣＣＡが供給される。第１のＰＭＯＳ Ｐ６のゲートは、第１の端子３及び第１のＮＭＯＳ Ｎ２のゲートに接続される。
第１のＰＭＯＳ Ｐ５、Ｐ６の各ゲートは、第１のＮＭＯＳ Ｎ２、Ｎ３の各ゲートにクロスカップルに接続されている。
【００４０】
第１の抵抗Ｒ１は、第１のＮＭＯＳ Ｎ２のドレインと第１のＰＭＯＳ Ｐ５のドレインとに接続されている。第１の抵抗Ｒ２は、第１のＮＭＯＳ Ｎ３のドレインと第１のＰＭＯＳ Ｐ６のドレインとに接続されている。ここで、一対の第１のＰＭＯＳ Ｐ５、Ｐ６の各ドレインの信号をそれぞれ信号ＶＧ、信号ＶＨとする。
【００４１】
一対のＯＲ−ＮＡＮＤ回路２３、２４は、一対の第１のＮＭＯＳ Ｎ２、Ｎ３の各ゲートと一対の第１のＰＭＯＳ Ｐ５、Ｐ６の各ゲートとのそれぞれの論理和と、一対の第１のＰＭＯＳ Ｐ５、Ｐ６の各ドレインと、のそれぞれの論理積の否定を生成する。一対のＯＲ−ＮＡＮＤ回路２３、２４は、それぞれ制御信号ＶＤ、ＶＣを出力する。なお、ＯＲ−ＮＡＮＤ回路２３の電源端子（図示せず）には、電源電位ＶＣＣＢが供給され、ＯＲ−ＮＡＮＤ回路２４の電源端子（図示せず）には、電源電位ＶＣＣＡが供給される。
【００４２】
ＯＲ−ＮＡＮＤ回路２３は、第１の信号ＶＡと第２の信号ＶＢとの論理和と、信号ＶＧとの論理積の否定を生成し、制御信号ＶＤとして出力する。ＯＲ−ＮＡＮＤ回路２４は、第１の信号ＶＡと第２の信号ＶＢとの論理和と、信号ＶＨとの論理積の否定を生成し、制御信号ＶＣとして出力する。
【００４３】
例えば、第１の信号ＶＡが入力信号の場合において、第１の信号ＶＡがローレベルからハイレベルに上昇すると、出力信号の第２の信号ＶＢもローレベルからハイレベルに上昇する。
【００４４】
図４及び図５において説明するように、制御信号ＶＣ、ＶＤは、第１の信号ＶＡ及び第２の信号ＶＢのいずれかがローレベルからハイレベルに上昇してから、第１の信号ＶＡ及び第２の信号ＶＢのいずれもがハイレベルになるまでの第１の期間を検出してローレベルを出力する。
【００４５】
一対の第４の回路１３ａ、１４ａにおいては、一対の第１のプルアップトランジスタＰ１、Ｐ３と一対の第２のプルアップトランジスタＰ２、Ｐ４とが、第１の回路１０の両端にそれぞれ直列に接続されている。一対のプルアップトランジスタＰ１、Ｐ２、Ｐ３、Ｐ４は、ＰＭＯＳで構成されている。
【００４６】
第１及び第２のプルアップトランジスタＰ１、Ｐ２は、第１の電源端子５と第１の端子３との間に直列に接続されている。第１及び第２のプルアップトランジスタＰ３、Ｐ４は、第２の電源端子６と第２の端子４との間に直列に接続されている。第１のプルアップトランジスタＰ１、Ｐ３は、ハイサイド側に、一対の第２のプルアップトランジスタＰ２、Ｐ４は、ローサイド側に、それぞれ接続されている。
【００４７】
一対の第１のプルアップトランジスタＰ１、Ｐ３の各ゲートには、第３の回路１２ａの制御信号ＶＣ、ＶＤがそれぞれ入力される。第１のプルアップトランジスタＰ１、Ｐ３は、第３の回路１２ａの制御信号ＶＣ、ＶＤでオンまたはオフに制御される。
【００４８】
一対の第２のプルアップトランジスタＰ２、Ｐ５の各ゲートには、第２の回路１１ａの制御信号ＶＥ、ＶＦがそれぞれ入力される。第２のプルアップトランジスタＰ２、Ｐ４は、第２の回路１１ａの制御信号ＶＥ、ＶＦでオンまたはオフに制御される。
【００４９】
上記のとおり、制御信号ＶＣ、ＶＤは、それぞれ第１の期間Ｔ１の間ローレベルになる。また、制御信号ＶＥは、第１の信号ＶＡが出力信号の場合において、第１の信号ＶＡがローレベルからハイレベルに上昇するとき、ローレベルになる。制御信号ＶＦは、第２の信号ＶＢが出力信号の場合において、第２の信号ＶＢがローレベルからハイレベルに上昇するとき、ローレベルになる。
【００５０】
したがって、一対のプルアップトランジスタＰ１、Ｐ２、Ｐ３、Ｐ４の出力側は、第１の期間Ｔ１の間オンする。すなわち、一対の第４の回路１３ａ、１４ａは、第１の回路１０の出力側に第１の期間Ｔ１の間ハイレベルの電位として電源電位ＶＣＣＡまたはＶＣＣＢを供給する。
【００５１】
（比較例）
双方向レベルシフト回路１ａは、第１の回路１０と、第２、第３及び第４の回路１１ａ、１２ａ、１３ａ、１４ａとを備えている。ここで比較例として、第２、第３及び第４の回路１１ａ、１２ａ、１３ａ、１４ａがない場合について説明する。
【００５２】
例えば、第１の端子３を入力側、第２の端子４を出力側とし、低電位側から高電位側に信号のレベル変換を行う場合、第１の信号ＶＡは入力信号、第２の信号ＶＢは出力信号になる。伝達トランジスタＮ１がＮＭＯＳの場合、入力信号の電位が上昇し、ゲート・ソース間電圧が、伝達トランジスタＮ１のしきい値電圧Ｖｔｈ以下になると、伝達トランジスタＮ１はオフする。
【００５３】
第２、第３及び第４の回路１１ａ、１２ａ、１３ａ、１４ａがない比較例の場合、出力信号の電位は、プルアップ抵抗９により電源電位ＶＣＣＢまで上昇する。このように、第１の回路１０とプルアップ抵抗８、９とにより、低電位側から高電位側に信号のレベル変換を行うことができる。すなわち、入力信号の電位が上昇するときに伝達トランジスタＮ１がオフになる伝達トランジスタＮ１のオフ特性を利用して、プルアップ抵抗９を用いてレベル変換を行う。
【００５４】
しかし、伝達トランジスタＮ１がオフしたあとの信号伝達は、プルアップ抵抗９と負荷容量によるＣＲ時定数の遅延時間を伴う信号伝達となるため、転送スピードが遅くなる。例えば、伝達トランジスタＮ１のゲート電位が電源電位ＶＣＣＢに等しい場合、第１の端子３の第１の信号ＶＡの電位が０ＶからＶＣＣＢ−Ｖｔｈまでの期間であるオン期間は、高速に信号を伝達できる。
【００５５】
しかし、第１の端子３の入力信号の電位がＶＣＣＢ−Ｖｔｈを超え、伝達トランジスタＮ１がオフする期間においては、第２の端子４の出力信号は、プルアップ抵抗９と負荷容量からなるＣＲ時定数で上昇することになる。
【００５６】
また、伝達トランジスタＮ１がオンの期間は、信号のレベル変換ができない。そのため双方向に信号のレベル変換を行う場合においては、伝達トランジスタＮ１のゲート電位は、低電位側の信号のハイレベルの電位に応じて設定する必要がある。例えば、伝達トランジスタＮ１のゲート電位は、ＶＣＣＡ＋Ｖｔｈ以下に設定する必要がある。
【００５７】
伝達トランジスタＮ１がオフしたあとは、上記のとおり、第２の端子４の出力信号の電位は、プルアップ抵抗９と負荷容量からなるＣＲ時定数でレベル変換される。そのため、高速信号への対応ができない。電源電位ＶＣＣＡとＶＣＣＢの電位差が大きいほど、また負荷容量が大きいほど遅延時間が大きくなる。
【００５８】
これに対して、双方向レベルシフト回路１ａにおいては、第１の回路１０のほかに、第２、第３及び第４の回路１１ａ、１２ａ、１３ａ、１４ａを備えている。そして、伝達トランジスタＮ１がオフする期間を含む第１の期間Ｔ１の間、第１の回路１０の出力側に電源電位ＶＣＣＡまたはＶＣＣＢを供給するため、高速に双方向の信号のレベル変換を行うことができる。
【００５９】
次に、波形図を用いて、双方向レベルシフト回路１ａの動作について説明する。
図４は、図２に表した双方向レベルシフト回路の主要な信号の波形図であり、（ａ）は第１の信号ＶＡ、（ｂ）は第２の信号ＶＢ、（ｃ）及び（ｄ）は第３の回路の制御信号ＶＣ、ＶＤ、（ｅ）及び（ｆ）は第２の回路の制御信号ＶＥ、ＶＦ、（ｇ）及び（ｈ）は第３の回路の信号ＶＧ、ＶＨを表す。
【００６０】
図４においては、第１の端子３を入力側、第２の端子４を出力側として、信号を伝達する場合の波形図を表している。第１の信号ＶＡは、入力信号であり、第２の信号ＶＢは、出力信号である。
第１の信号ＶＡがローレベルからハイレベルに上昇すると（図４（ａ））、伝搬遅延時間分だけ遅れて第２の信号ＶＢがローレベルからハイレベルに上昇する（図４（ｂ））。
【００６１】
このとき、上記のとおり、第２の回路１１ａの制御信号ＶＥはハイレベル（図４（ｅ））、制御信号ＶＦはローレベルになる（図４（ｆ））。なお、制御信号ＶＦは、ＯＲ２１により、制御信号ＶＥに対して遅延してローレベルになる。
【００６２】
また、第１の信号ＶＡがハイレベル、第２の信号ＶＢがローレベルの期間は、第３の回路１２ａの第１のＰＭＯＳ Ｐ５及び第１のＮＭＯＳ Ｎ２はともにオンである。第３の回路１２ａの信号ＶＧは、ハイレベルである（図４（ｇ））。したがって、第３の回路１２ａの制御信号ＶＤはローレベルになる（図４（ｄ））。
【００６３】
第４の回路１４ａのプルアップトランジスタＰ３、Ｐ４は、ともにオンし、第１の回路１０の出力側に電源電位ＶＣＣＢが供給される。第２の信号ＶＢの電位の上昇が加速される。
第２の信号ＶＢの電位が上昇すると、第１のＰＭＯＳ Ｐ５の電流が減少し、第３の回路１２ａの信号ＶＧの電位は低下する（図４（ｇ））。
【００６４】
そして、第１の期間Ｔ１が経過して第２の信号ＶＢがハイレベルになると、信号ＶＧはローレベルになる（図４（ｇ））。第３の回路１２ａの制御信号ＶＤはハイレベルになり（図４（ｄ））、第４の回路１４ａの第１のプルアップトランジスタＰ３がオフする。第１の回路１０の出力側への電源電位ＶＣＣＢの供給は停止する。
【００６５】
一方、第１の信号ＶＡがローレベルからハイレベルに上昇し（図４（ａ））、第２の信号ＶＢがローレベル（図４（ｂ））の期間は、第３の回路１２ａの第１のＰＭＯＳ Ｐ６及び第１のＮＭＯＳ Ｎ３は、ともにオフである。第３の回路１２ａの信号ＶＨは、ハイレベルであり（図４（ｈ））、第３の回路１２ａの制御信号ＶＣは、ローレベルになる（図４（ｃ））。第４の回路１３ａの第１のプルアップトランジスタＰ１は、オンする。
【００６６】
しかし、第２の回路１１ａの制御信号ＶＥはハイレベルのため（図４（ｅ））、第４の回路１３ａの第２のプルアップトランジスタＰ２は、オフする。したがって、第４の回路１３ａは、第１の回路１０の入力側には電源電位ＶＣＣＡを供給しない。
【００６７】
第２の信号ＶＢの電位が上昇すると、第１のＮＭＯＳ Ｎ３の電流が増加し、第３の回路１２ａの信号ＶＨの電位は低下してローレベルになる（図４（ｈ））。第３の回路１２ａの制御信号ＶＣはハイレベルになり（図４（ｃ））、第１のプルアップトランジスタＰ１は、オフする。
【００６８】
また、第１の信号ＶＡがハイレベルからローレベルに低下するとき（図４（ａ））、伝搬遅延時間分だけ遅延して、第２の信号ＶＢはハイレベルからローレベルに低下する（図４（ｂ））。
【００６９】
このとき、上記のとおり、第２の回路１１ａの制御信号ＶＥは、ローレベル（図４（ｅ））、制御信号ＶＦは、ハイレベルになる（図４（ｆ））。なお、制御信号ＶＥは、ＯＲ１９により、制御信号ＶＦに対して遅延してローレベルになる。
【００７０】
また、第１の信号ＶＡがローレベル、第２の信号ＶＢがハイレベルの期間は、第３の回路１２ａの第１のＰＭＯＳ Ｐ６及び第１のＮＭＯＳ Ｎ３はともにオンである。第３の回路１２ａの信号ＶＨは、ハイレベルになる（図４（ｈ））。したがって、第３の回路１２ａの制御信号ＶＣはハイレベルである（図４（ｃ））。ただし、信号ＶＨがハイレベルで、第２の信号ＶＢがハイレベルとなるとき、過度的にローレベルになるハザード（図４（ｃ）の破線Ｑで囲んだ部分）が生じる可能性がある。
【００７１】
第４の回路１３ａの第１のプルアップトランジスタＰ１は、上記のハザードのためオンする可能性がある。しかし、第２のプルアップトランジスタＰ２は、ＯＲ１９により遅延してオンする。そのため、プルアップトランジスタＰ１、Ｐ２が同時にオンすることはなく、第１の回路１０の入力側に、電源電位ＶＣＣＡが供給されることはない。
【００７２】
一方、第１の信号ＶＡがハイレベルからローレベルに低下し（図４（ａ））、第２の信号ＶＢがハイレベル（図４（ｂ））の期間は、第３の回路１２ａの第１のＰＭＯＳ Ｐ５及び第１のＮＭＯＳ Ｎ２は、ともにオフである。第３の回路１２ａの信号ＶＧは、ハイレベルになる（図４（ｇ））、第３の回路１２ａの制御信号ＶＤはハイレベルになる（図４（ｄ））。ただし、信号ＶＧがハイレベルで第２の信号ＶＢがハイレベルとなるとき、過度的にローレベルになるハザード（図４（ｄ）の破線Ｐで囲んだ部分）が生じる可能性がある。
【００７３】
第４の回路１４ａの第１のプルアップトランジスタＰ３は、上記のハザードのためオンする可能性がある。しかし、第２のプルアップトランジスタＰ４は、ＯＲ２１により遅延してオンする。そのため、プルアップトランジスタＰ３、Ｐ４が同時にオンすることはなく、第１の信号ＶＡの電位及び第２の信号ＶＢの電位が低下するときに、第１の回路１０の出力側に電源電位ＶＣＣＢが供給されることはない。
【００７４】
このように、双方向レベルシフト回路１ａにおいては、伝達トランジスタＮ１がオフの期間を含む第１の期間Ｔ１の間、第１の回路１０の出力側に電源電位ＶＣＣＡまたはＶＣＣＢを供給する。そのため、高速に双方向の信号のレベル変換を行うことができる。
【００７５】
図５は、図２に表した双方向レベルシフト回路の主要な信号の波形図であり、（ａ）は第１の信号ＶＡ、（ｂ）は第２の信号ＶＢ、（ｃ）及び（ｄ）は第３の回路の制御信号ＶＣ、ＶＤ、（ｅ）及び（ｆ）は第２の回路の制御信号ＶＥ、ＶＦ、（ｇ）及び（ｈ）は第３の回路の信号ＶＧ、ＶＨを表す。
【００７６】
図５においては、第１の端子３を出力側、第２の端子４を入力側として、信号を伝達する場合の波形図を表している。第１の信号ＶＡは、出力信号であり、第２の信号ＶＢは、入力信号である。
第２の信号ＶＢがローレベルからハイレベルに上昇すると（図５（ｂ））、伝搬遅延時間分だけ遅れて第１の信号ＶＡがローレベルからハイレベルに上昇する（図５（ａ））。
【００７７】
このとき、上記のとおり、第２の回路１１ａの制御信号ＶＥはローレベル（図５（ｅ））、制御信号ＶＦはハイレベルになる（図５（ｆ））。なお、制御信号ＶＥは、ＯＲ１９により、制御信号ＶＦに対して遅延してローレベルになる。
【００７８】
また、第２の信号ＶＢがハイレベル、第１の信号ＶＡがローレベルの期間は、第３の回路１２ａの第１のＰＭＯＳ Ｐ６及び第１のＮＭＯＳ Ｎ３は、ともにオンである。第３の回路１２ａの信号ＶＨは、ハイレベルである（図５（ｈ））。したがって、第３の回路１２ａの制御信号ＶＣは、ローレベルになる（図５（ｃ））。
【００７９】
第４の回路１３ａのプルアップトランジスタＰ１、Ｐ２は、ともにオンし、第１の回路１０の出力側に電源電位ＶＣＣＡが供給される。第１の信号ＶＡの電位の上昇が、加速される。
第１の信号ＶＡの電位が上昇すると、第１のＰＭＯＳ Ｐ６の電流が減少し、第３の回路１２ａの信号ＶＨの電位は低下する（図５（ｈ））。
【００８０】
そして、第１の期間Ｔ１が経過して第１の信号ＶＡがハイレベルになると、信号ＶＨはローレベルになる（図５（ｈ））。第３の回路１２ａの制御信号ＶＣは、ハイレベルになり（図５（ｃ））、第４の回路１３ａの第１のプルアップトランジスタＰ１は、オフになる。第１の回路１０の出力側への電源電位ＶＣＣＡの供給は、停止する。
【００８１】
一方、第２の信号ＶＢがローレベルからハイレベルに上昇し（図５（ｂ））、第１の信号ＶＡがローレベル（図５（ａ））の期間は、第３の回路１２ａの第１のＰＭＯＳ Ｐ５及び第１のＮＭＯＳ Ｎ２は、ともにオフである。第３の回路１２ａの信号ＶＧは、ハイレベルであり（図５（ｇ））、第３の回路１２ａの制御信号ＶＤは、ローレベルになる（図５（ｄ））。第４の回路１４ａの第１のプルアップトランジスタＰ３はオンする。
【００８２】
しかし、第２の回路１１ａの制御信号ＶＦはハイレベルのため（図５（ｆ））、第４の回路１４ａの第２のプルアップトランジスタＰ４はオフする。したがって、第４の回路１４ａは、第１の回路１０の入力側には電源電位ＶＣＣＢを供給しない。
【００８３】
第１の信号ＶＡの電位が上昇すると、第１のＮＭＯＳ Ｎ２の電流が増加し、第３の回路１２ａの信号ＶＧの電位は、低下してローレベルになる（図５（ｇ））。第３の回路１２ａの制御信号ＶＤは、ハイレベルになる（図５（ｄ））。第１のプルアップトランジスタＰ３は、オフする。
【００８４】
また、第２の信号ＶＢがハイレベルからローレベルに低下するとき（図５（ｂ））、伝搬遅延時間分だけ遅延して、第１の信号ＶＡは、ハイレベルからローレベルに低下する（図５（ａ））。
このとき、上記のとおり、第２の回路１１ａの制御信号ＶＦはローレベル（図５（ｆ））、制御信号ＶＥはハイレベルになる（図５（ｅ））。なお、制御信号ＶＦは、ＯＲ２１により、制御信号ＶＥに対して遅延してローレベルになる。
【００８５】
また、第２の信号ＶＢがローレベル、第１の信号ＶＡがハイレベルの期間は、第３の回路１２ａの第１のＰＭＯＳ Ｐ５及び第１のＮＭＯＳ Ｎ２は、ともにオンである。第３の回路１２ａの信号ＶＧは、ハイレベルになる（図５（ｇ））。したがって、第３の回路１２ａの制御信号ＶＤは、ハイレベルである（図５（ｄ））。ただし、信号ＶＧがハイレベルで、第１の信号ＶＡがハイレベルとなるとき、過度的にローレベルになるハザード（図５（ｄ）の破線Ｐで囲んだ部分）が生じる可能性がある。
【００８６】
第４の回路１４ａの第１のプルアップトランジスタＰ３は、上記のハザードのためオンする可能性がある。しかし、第２のプルアップトランジスタＰ４は、ＯＲ２１により遅延してオンする。そのため、プルアップトランジスタＰ３、Ｐ４が同時にオンすることはなく、第１の回路１０の入力側に、電源電位ＶＣＣＢが供給されることはない。
【００８７】
一方、第２の信号ＶＢがハイレベルからローレベルに低下し（図５（ｂ））、第１の信号ＶＡがハイレベル（図５（ａ））の期間は、第３の回路１２ａの第１のＰＭＯＳ Ｐ６及び第１のＮＭＯＳ Ｎ３は、ともにオフである。第３の回路１２ａの信号ＶＨは、ハイレベルになる（図５（ｈ））、第３の回路１２ａの制御信号ＶＣは、ハイレベルになる（図５（ｃ））。ただし、信号ＶＨがハイレベルで第１の信号ＶＡがハイレベルとなるとき、過度的にローレベルになるハザード（図５（ｃ）の破線Ｑで囲んだ部分）が生じる可能性がある。
【００８８】
第４の回路１３ａの第１のプルアップトランジスタＰ１は、上記のハザードのためオンする可能性がある。しかし、第２のプルアップトランジスタＰ２は、ＯＲ１９により遅延してオンする。そのため、プルアップトランジスタＰ１、Ｐ２が同時にオンすることはなく、第１の信号ＶＡの電位及び第２の信号ＶＢの電位が低下するときに、第１の回路１０の出力側に電源電位ＶＣＣＡが供給されることはない。
【００８９】
このように、双方向レベルシフト回路１ａにおいては、伝達トランジスタＮ１がオフする期間を含む第１の期間Ｔ１の間、第１の回路１０の出力側に電源電位ＶＣＣＡまたはＶＣＣＢを供給する。そのため、高速に双方向の信号のレベル変換を行うことができる。
なお、双方向レベルシフト回路１ａの動作について説明したが、図１に表した双方向レベルシフト回路１についても同様に、高速に双方向の信号のレベル変換を行うことができる。
【００９０】
（第２の実施形態）
図６は、第２の実施形態に係る双方向レベルシフト回路の構成を例示する回路図である。なお、図２と共通する要素には同一の符号を付している。
図６においては、双方向レベルシフト回路１ｂの第１の回路１０及び一対の第４の回路１３ｂ、１４ｂの構成を例示している。また、プルアップ抵抗８、９については省略している。
【００９１】
一対の第４の回路１３ｂ、１４ｂは、図２に表した一対の第４の回路１３ａ、１４ａのハイサイド側とローサイド側とを交換した構成である。一対の第４の回路１３ｂ、１４ｂにおいては、一対の第１のプルアップトランジスタＰ１、Ｐ３がローサイド側に、一対の第２のプルアップトランジスタＰ２、Ｐ４がハイサイド側に接続されている。
【００９２】
第２の回路１１ａ、第３の回路１２ａについては、図２に表した双方向レベルシフト回路１ａと同様である。したがって、双方向レベルシフト回路１ｂにおいても、双方向レベルシフト回路１ａと同様に、伝達トランジスタＮ１のオフ期間を含む第１の期間Ｔ１の間、第１の回路１０の出力側に電源電位ＶＣＣＡまたはＶＣＣＢを供給する。そのため、高速に双方向の信号のレベル変換を行うことができる。
【００９３】
（第３の実施形態）
図７は、第３の実施形態に係る双方向レベルシフト回路の構成を例示する回路図である。なお、図２と共通する要素には同一の符号を付している。
図７においては、双方向レベルシフト回路１ｃの第１の回路１０及び一対の第４の回路１３ｃ、１４ｃの構成を例示している。また、プルアップ抵抗８、９については省略している。
【００９４】
一対の第４の回路１３ｃ、１４ｃにおいては、一対の第１のプルアップトランジスタＰ１、Ｐ３が、第１の回路１０の両端にそれぞれ直列に接続されている。
第１のプルアップトランジスタＰ１は、第１の電源端子５と第１の端子３との間に接続されている。第１のプルアップトランジスタＰ３は、第２の電源端子６と第２の端子４との間に接続されている。
【００９５】
一対の第１のプルアップトランジスタＰ１、Ｐ３の各ゲートには、一対のＯＲ２４、２５を介して、第３の回路１２ａの制御信号ＶＣ、ＶＤと、第２の回路１１ａの制御信号ＶＥ、ＶＦと、の論理和がそれぞれ入力される。第１のプルアップトランジスタＰ１、Ｐ３は、第３の回路１２ａの制御信号ＶＣ、ＶＤ及び第２の回路１１ａの制御信号ＶＥ、ＶＦで、それぞれオンまたはオフに制御される。
【００９６】
第１のプルアップトランジスタＰ１は、第３の回路１２ａの制御信号ＶＣがローレベル、第２の回路１１ａの制御信号ＶＥがローレベルのとき、オンする。第１のプルアップトランジスタＰ３は、第３の回路１２ａの制御信号ＶＤがローレベル、第２の回路１１ａの制御信号ＶＦがローレベルのとき、オンする。
【００９７】
第２の回路１１ａ、第３の回路１２ａについては、図２に表した双方向レベルシフト回路１ａと同様である。したがって、双方向レベルシフト回路１ｃにおいても、双方向レベルシフト回路１ａ、１ｂと同様に、伝達トランジスタＮ１のオフ期間を含む第１の期間Ｔ１の間、第１の回路１０の出力側に電源電位ＶＣＣＡまたはＶＣＣＢを供給する。そのため、高速に双方向の信号のレベル変換を行うことができる。
【００９８】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００９９】
１、１ａ、１ｂ、１ｃ…双方向レベルシフト回路、  ３…第１の端子、  ４…第２の端子、  ５…第１の電源端子、  ６…第２の電源端子、  ７…出力制御端子、  ８、９…プルアップ抵抗、  １０…第１の回路、  １１、１１ａ…第２の回路、  １２、１２ａ…第３の回路、  １３、１３ａ、１３ｂ、１３ｃ、１４、１４ａ、１４ｂ、１４ｃ…第４の回路、  １５…ＥＸＯＲ、  １６、１７…ＡＮＤ、  １８、２０…ラッチ回路、  １９、２１…ＯＲ、  ２２…内部レベルシフト回路、  ２３、２４…ＯＲ−ＮＡＮＤ回路、  Ｎ１…伝達トランジスタ、  Ｐ１、Ｐ３…第１のプルアップトランジスタ、  Ｐ２、Ｐ４…第２のプルアップトランジスタ、  Ｒ１…第１の抵抗、  Ｒ２…第２の抵抗
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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