(57)【要約】【課題】  半導体試験装置を利用して、短い所要時間でＤ級増幅器の出力パルスの周波数に関する判定を行うことが可能な半導体集積回路を提供する。【解決手段】  半導体集積回路１は、Ｄ級増幅器１００と、セレクタ１４０と、カウンタ１５０とを有する。カウンタ１５０は、セレクタ１４０によって選択された出力信号ＯＵＴＰまたはＯＵＴＭをモニタ対象パルスとし、リセット信号ＲＳＴの解除後、所定個数のモニタ対象パルスをカウントしたときに出力端子からカウント終了信号ＣＯを出力する。従って、リセット信号ＲＳＴの解除から所定時間経過した後の所定期間内にカウント終了信号ＣＯが出力されるか否かを判定することにより、Ｄ級増幅器１００の出力信号の周波数が適正範囲内にあるか否かを判定することができる。【選択図】図１
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【特許請求の範囲】
【請求項１】
Ｄ級増幅器と、
所定個数のモニタ対象パルスをカウントしたときに出力端子からカウント終了信号を出力するカウンタとを具備し、
前記Ｄ級増幅器の出力信号に現われるパルスを前記モニタ対象パルスとして前記カウンタにカウントさせるようにしたことを特徴とする半導体集積回路。
【請求項２】
前記Ｄ級増幅器の出力信号を含む複数種類の信号の中から１つを選択して前記カウンタに供給する選択手段を具備することを特徴とする請求項１に記載の半導体集積回路。
【請求項３】
前記カウンタに前記Ｄ級増幅器の出力信号に現われるモニタ対象パルスのカウントを開始させ、前記カウンタに前記モニタ対象パルスのカウントを開始させて所定時間が経過した後の所定期間内に前記カウント終了信号が出力されるか否かにより前記Ｄ級増幅器の出力信号に現われる前記モニタ対象パルスの周波数が適正か否かを判定することを特徴とする請求項１に記載の半導体集積回路の試験方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、Ｄ級増幅器を搭載した半導体集積回路に関する。
【背景技術】
【０００２】
Ｄ級増幅器は、入力信号によりパルス幅変調された所定周波数のパルスを発生し、このパルスにより負荷を駆動する増幅器であり、スピーカを駆動するためのパワーアンプ等として用いられる。この種のＤ級増幅器を搭載した半導体集積回路を製造して出荷する際、Ｄ級増幅器が所定の機能を有し、かつ、要求される電気的特性を備えているか否かの選別試験を行う必要がある。一般的な半導体集積回路と同様、このＤ級増幅器を搭載した半導体集積回路の選別試験も、半導体試験装置と呼ばれる測定機を使用して行われる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特許第３８４７１５０号
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ところで、Ｄ級増幅器を搭載した半導体集積回路の選別試験では、Ｄ級増幅器が適正な範囲内の周波数を持ったパルスを出力するか否かの判定を行う必要がある。従来技術の下では、半導体試験装置に装備された周波数測定器により、Ｄ級増幅器が出力するパルスの周波数測定を行っていた。しかし、一般に半導体試験装置に装備された周波数測定器は、測定開始から測定結果が得られるまでの所要時間が長く、このため、半導体集積回路の１個当たりの選別試験の所要時間が長くなるという問題があった。ここで、周波数測定器を利用しないでＤ級増幅器から適正な出力パルスが出力されているか否かを判定する方法としては、半導体試験装置により機能試験（Function Test）を実施し、その結果を解析する方法がある。具体的には、Ｄ級増幅器の出力信号の期待値が例えば常にＬレベルであるテストパターンを用いてＤ級増幅器の機能試験を実施し、Ｄ級増幅器の出力信号が期待値に反するパターン数（すなわち、Ｄ級増幅器の出力信号がＨレベルになっている期間）に基づき、Ｄ級増幅器が適切なパルスを出力しているか否かを判定するのである。この方法によれば、半導体試験装置の周波数測定器を使わないで済む。しかし、Ｄ級増幅器の出力信号が期待値に反するパターン数の集計を行い、その結果に基づいてＤ級増幅器が適切なパルスを出力しているか否かを判定するための演算を行う必要があり、この演算の所要時間分だけ半導体集積回路の選別試験の所要時間が長くなるという問題が発生する。また、この方法では、Ｄ級増幅器が出力するパルスのパルス幅やデューティ比の測定をすることができるが、周波数を測定することができないという問題があった。
【０００５】
この発明は以上のような事情に鑑みてなされたものであり、半導体試験装置を利用して、短い所要時間でＤ級増幅器の出力パルスの周波数に関する判定を行うことが可能な半導体集積回路およびその試験方法を提供することを目的としている。
【課題を解決するための手段】
【０００６】
この発明は、Ｄ級増幅器と、所定個数のモニタ対象パルスをカウントしたときに出力端子からカウント終了信号を出力するカウンタとを具備し、前記Ｄ級増幅器の出力信号に現われるパルスを前記モニタ対象パルスとして前記カウンタにカウントさせるようにしたことを特徴とする半導体集積回路を提供する。
【０００７】
この発明では、次のようにしてＤ級増幅器の試験を行うことができる。すなわち、前記カウンタに前記Ｄ級増幅器の出力信号に現われるモニタ対象パルスのカウントを開始させ、前記カウンタに前記モニタ対象パルスのカウントを開始させて所定時間が経過した後の所定期間内に前記カウント終了信号が出力されるか否かにより前記Ｄ級増幅器の出力信号に現われる前記モニタ対象パルスの周波数が適正か否かを判定するのである。このような試験は、半導体試験装置を利用して、短い所要時間で実行することが可能である。
【０００８】
なお、半導体集積回路において発生する信号の周波数測定を行う技術を開示した文献として特許文献１がある。この特許文献１に開示の半導体集積回路は、ＰＬＬ（Phase Locked Loop；位相同期ループ）を内蔵するとともに、このＰＬＬが出力するマスタクロックＭＣＫの周波数を求めるために、マスタクロックＭＣＫのカウントを行うカウンタを内蔵している。しかしながら、この特許文献１では、カウンタに一定期間だけマスタクロックＭＣＫの個数をカウントさせ、その一定期間経過後のカウンタのカウント値に基づき、マスタクロックＭＣＫの周波数を算出する。この特許文献１に開示の技術は、カウンタのカウント値を半導体集積回路の外部に読み出して、カウント値を用いた演算によりマスタクロックＭＣＫの周波数を求める必要があるため、演算の所要時間が嵩む問題がある。これに対し、本発明においてカウンタは、Ｄ級増幅器から出力される所定個数のモニタ対象パルスをカウントしたときに出力端子からカウント終了信号を出力するので、このカウント終了信号の出力タイミングが適正範囲内であるか否かを半導体試験装置に判定させればよい。このように、本発明によれば、特許文献１のものと異なり、半導体試験装置を利用して、短い所要時間でＤ級増幅器の出力パルスの周波数に関する判定を行うことができる。
【図面の簡単な説明】
【０００９】
【図１】この発明の一実施形態であるＤ級増幅器を搭載した半導体集積回路の構成を示す回路図である。
【図２】同実施形態におけるＤ級増幅器の動作を示す図である。
【図３】同実施形態におけるＤ級増幅器の試験方法を示す図である。
【発明を実施するための形態】
【００１０】
以下、図面を参照し、この発明の一実施形態について説明する。
図１はこの発明の一実施形態であるＤ級増幅器１００を搭載した半導体集積回路１の構成を示す回路図である。図１において、端子１０１〜１０８は、具体的には半導体集積回路１に設けられたボンディングパッドである。この半導体集積回路１において、Ｄ級増幅器１００は、入力端子１０１および１０２から互いに逆相関係にある２相のアナログ入力信号ＩＮＰおよびＩＮＭを受け取り、このアナログ信号によりパルス幅変調されたパルス列である２相のデジタル出力信号ＯＵＴＰおよびＯＵＴＭを出力端子１０３および１０４から各々出力する回路である。このＤ級増幅器１００は、誤差積分器１１０と、パルス幅変調器１２０と、三角波発生器１３０と、入力抵抗Ｒ１およびＲ２と、帰還抵抗Ｒ３およびＲ４とを有する。
【００１１】
誤差積分器１１０は、入力抵抗Ｒ１およびＲ２を介して入力される２相のアナログ入力信号ＩＮＰおよびＩＮＭと帰還抵抗Ｒ３およびＲ４を介して帰還される２相のデジタル出力信号ＯＵＴＰおよびＯＵＴＰとの誤差を積分し、積分結果を示す２相の積分値信号ＤＰおよびＤＭを出力する回路である。
【００１２】
三角波発生器１３０は一定周波数の周期的な三角波信号ＴＲをパルス幅変調器１２０に出力する回路である。
【００１３】
パルス幅変調器１２０は、積分値信号ＤＰおよびＤＭと三角波信号ＴＲとを比較することにより、パルス幅変調されたパルス列であるデジタル出力信号ＯＵＴＰおよびＯＵＴＭを出力する回路である。さらに詳述すると、パルス幅変調器１２０は、図２に示すように、ＤＰ＞ＤＭである期間は、ＤＰ−ＤＭに比例したパルス幅を持ったパルスの列をデジタル出力信号ＯＵＴＰとして出力するとともにＬレベルのデジタル出力信号ＯＵＴＭを出力し、ＤＭ＞ＤＰである期間は、ＤＭ−ＤＰに比例したパルス幅を持ったパルスの列をデジタル出力信号ＯＵＴＭとして出力するとともにＬレベルのデジタル出力信号ＯＵＴＰを出力する。
【００１４】
半導体集積回路１は、以上説明したＤ級増幅器１００に加えて、セレクタ１４０およびカウンタ１５０を有している。ここで、セレクタ１４０は、入力端子１０５および１０６を介して与えられる選択信号Ｓ０およびＳ１に従い、出力デジタル信号ＯＵＴＰ、ＯＵＴＭ、１または複数の他のモニタ対象パルスの中から１つをモニタ対象パルスとして選択し、カウンタ１５０のクロック入力端子に供給する回路である。カウンタ１５０のリセット入力端子Ｒには、入力端子１０７を介してリセット信号ＲＳＴが与えられる。カウンタ１５０は、リセット信号ＲＳＴの解除（この例ではＨレベルからＬレベルへの変化）後、クロック入力端子に入力されるモニタ対象パルスをカウントし、所定個数（例えばＮ個とする）のモニタ対象パルスをカウントしたとき、カウント終了信号ＣＯをＬレベルからＨレベルに立ち上げる。このカウント終了信号ＣＯは出力端子１０８を介して出力される。
【００１５】
図３は本実施形態におけるＤ級増幅器１００の試験方法を示す図である。この試験方法では、次のように半導体試験装置を動作させ、Ｄ級増幅器１００の出力信号ＯＵＴＰまたはＯＵＴＭの周波数が適正範囲内か否かの判定を行う。
【００１６】
（１）まず、半導体試験装置から入力端子１０７に対し、リセット信号ＲＳＴとしてＨレベルの信号を与えるとともに、例えばＩＮＰ＞ＩＮＭである入力信号ＩＮＰおよびＩＮＭを入力端子１０１および１０２に与え、パルス列である信号ＯＵＴＰをＤ級増幅器１００に出力させる。また、信号ＯＵＴＰを選択させる選択信号Ｓ０およびＳ１を半導体試験装置から入力端子１０５および１０６に与える。
【００１７】
（２）その後、半導体試験装置から入力端子１０７に与えるリセット信号ＲＳＴをＨレベルからＬレベルに立ち下げる。
【００１８】
（３）このリセット信号ＲＳＴの立ち下がりタイミング以後、次のようにカウント終了信号ＣＯの期待値を発生し、カウント終了信号ＣＯと期待値の比較を行う。
【００１９】
（３−１）リセット信号ＲＳＴの立ち下がりタイミングから時間Ｔ１が経過するまでの期間は、カウント終了信号ＣＯの期待値をＬレベルとし、この期待値と出力端子１０８から出力されるカウント終了信号ＣＯとの比較を行う。ここで、時間Ｔ１は、信号ＯＵＴＰの周波数の適正範囲がｆｍｉｎ〜ｆｍａｘ（ｆｍｉｎ＜ｆｍａｘ）である場合、Ｔ１＝Ｎ／ｆｍａｘにより与えられる。
【００２０】
（３−２）リセット信号ＲＳＴの立ち下がり後、時間Ｔ１が経過したタイミングから時間Ｔ２が経過したタイミングまでの期間は、信号ＯＵＴＰの期待値をＤｏｎ’ｔ  ｃａｒｅ（不定）とし、信号ＯＵＴＰについての判定を行わない。ここで、時間Ｔ２は、Ｔ２＝Ｎ／ｆｍｉｎにより与えられる。
【００２１】
（３−３）リセット信号ＲＳＴの立ち下がりタイミングから時間Ｔ２が経過したタイミングよりも後の期間は、カウント終了信号ＣＯの期待値をＨレベルとし、この期待値と出力端子１０８から出力されるカウント終了信号ＣＯとの比較を行う。
【００２２】
以上のような試験を行った場合において、信号ＯＵＴＰの周波数が適正範囲の上限値ｆｍａｘよりも高いと、カウント終了信号ＣＯは、リセット信号ＲＳＴの立ち下がりタイミングから時間Ｔ１が経過する前に立ち上がる。この結果、上記（３−１）の過程において不良判定となる。また、信号ＯＵＴＰの周波数が適正範囲の下限値ｆｍｉｎよりも低いと、カウント終了信号ＣＯは、リセット信号ＲＳＴの立ち下がりタイミングから時間Ｔ２が経過した後に立ち上がる。この結果、上記（３−３）の過程において不良判定となる。そして、信号ＯＵＴＰの周波数が適正範囲内にある場合には、リセット信号ＲＳＴの立ち下がり後、時間Ｔ１が経過したタイミングから時間Ｔ２が経過したタイミングまでの期間内にカウント終了信号ＣＯが立ち上がる。上述のように、この期間は、カウント終了信号ＣＯについての判定を行わないので、この期間内であれば、如何なるタイミングにおいてカウント終了信号ＣＯが立ち上がっても不良判定とならない。
【００２３】
以上のように、本実施形態によれば、半導体試験装置を利用して、短い所要時間でＤ級増幅器１００の出力パルスの周波数に関する判定を行うことができる。
【００２４】
以上、この発明の一実施形態について説明したが、これ以外にも、この発明には他の実施形態が考えられる。例えば次の通りである。
【００２５】
（１）パルス幅変調器１２０においてデジタル出力信号ＯＵＴＰおよびＯＵＴＭを各々出力する回路を３ステートバッファにより構成してもよい。この場合、出力信号ＯＵＴＰおよびＯＵＴＭを各々出力する３ステートバッファの出力インピーダンスをハイインピーダンスとし、出力端子１０３または１０４からパルスを入力し、セレクタ１４０を介してカウンタ１５０に供給することが可能になるので、カウンタ１５０自体が正常動作しているか否かの試験が容易になる。
【００２６】
（２）カウンタ１５０として、リセット信号ＲＳＴの解除後、カウント終了信号ＣＯを立ち上げるためにカウントすべきモニタ対象パルスの所要個数Ｎを任意に設定可能な構成のものを用いてもよい。ここで、Ｎを大きくすると、上述した時間Ｔ１およびＴ２を長くすることができ、モニタ対象パルスの周波数の測定の分解能が高くなる。従って、この態様によれば、Ｎを任意に設定することにより、周波数測定の分解能を制御することができる。
【００２７】
（３）上記実施形態では、外部から端子１０５および１０６を介して選択信号Ｓ０およびＳ１をセレクタ１４０に与えて、カウンタ１５０の動作を制御したが、例えば外部からビット、データおよびフレームからなる３線インタフェースを介して半導体集積回路１内の制御手段（図示略）にテストモードを指定するコマンドを送り、指定されたテストモードでのＤ級増幅器１００の試験を行わせるようにしてもよい。具体例を示すと次の通りである。まず、テストモードＡが指定された場合、半導体集積回路１内の制御手段は、セレクタ１４０にデジタル出力信号ＯＵＴＰを選択させ、カウンタ１５０にこのデジタル出力信号ＯＵＴＰに現われるパルスのカウントを行わせることによりカウント終了信号ＣＯを出力させる。また、テストモードＢが指定された場合、制御手段は、セレクタ１４０にデジタル出力信号ＯＵＴＭを選択させ、カウンタ１５０にこのデジタル出力信号ＯＵＴＭに現われるパルスのカウントを行わせることによりカウント終了信号ＣＯを出力させる。また、テストモードＣが指定された場合、制御手段は、セレクタ１４０に他のモニタ対象パルスを選択させ、カウンタ１５０にこの他のモニタ対象パルスのカウントを行わせることによりカウント終了信号ＣＯを出力させる。そして、それ以外のテストモードが指定された場合、制御手段は、カウンタ１５０をリセットするのである。この態様においても、上記実施形態と同様な効果が得られる。
【符号の説明】
【００２８】
１…半導体集積回路、１００…Ｄ級増幅器、Ｒ１，Ｒ２…入力抵抗、Ｒ３，Ｒ４…帰還抵抗、１１０…誤差積分器、１２０…パルス幅変調器、１３０…三角波発生器、１４０…セレクタ、１５０…カウンタ。
【図１】
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【図２】
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【図３】
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