(57)【要約】【課題】大容量ＮＡＮＤ Ｆｌａｓｈ Ｍｅｍｏｒｙ Ｃｈｉｐに、プロセスコストが殆ど無く、ＳＲＡＭに比べセル面積が小さいＤＲＡＭメモリを混載し、ＣＨＩＰコストをおさえつつ、ＮＡＮＤのシステム性能を向上させることを可能とする複合メモリを提供すること。【解決手段】第１絶縁膜と、第１Ｆｌｏａｔｉｎｇ Ｇａｔｅと、第２絶縁膜と、第１ゲート電極からなる第１メモリセルと、第３絶縁膜と、第２Ｆｌｏａｔｉｎｇ Ｇａｔｅと、第４絶縁膜と、第２ゲート電極と、第２Ｆｌｏａｔｉｎｇ Ｇａｔｅと第４ゲート電極を接続する第１コンタクトからなる第１選択トランジスタと、第１メモリセルが直列に複数接続され、ビット線に接続され、第１選択トランジスタを介してソース線に接続されたもので第１セルブロックを構成し、これを複数配列する不揮発性メモリにおいて、面積Ｓ１が、面積Ｓ２に比べて大きい。【選択図】図１
2012204405.tif 000002
【特許請求の範囲】
【請求項１】
第１のＳｉｌｉｃｏｎ Ｃｈａｎｎｅｌ上に形成された第１の絶縁膜と、この第１の絶縁膜上に形成された第１のＦｌｏａｔｉｎｇ Ｇａｔｅと、この第１のＦｌｏａｔｉｎｇ Ｇａｔｅ上に形成された第２の絶縁膜と、この第２の絶縁膜上に形成された第１のゲート電極と、第１のＳｉｌｉｃｏｎ Ｃｈａｎｎｅｌに隣接して形成された第１のソース電極、第１のドレイン電極からなる第１の不揮発性メモリセルと、
第２のＳｉｌｉｃｏｎ Ｃｈａｎｅｌ上に形成された第３の絶縁膜と、この第３の絶縁膜上に形成された第２のＦｌｏａｔｉｎｇ Ｇａｔｅと、この第２のＦｌｏａｔｉｎｇ Ｇａｔｅ上に形成された第４の絶縁膜と、この第４の絶縁膜上に形成された第２のゲート電極と、前記第２のＦｌｏａｔｉｎｇ Ｇａｔｅと第４のゲート電極を接続する第１のコンタクトと、第２のＳｉｌｉｃｏｎ Ｃｈａｎｎｅｌに隣接して形成された第２のソース電極、第２のドレイン電極からなる第１の選択トランジスタと、
前記第１の不揮発性メモリセルが直列に複数接続され、その一端は、前記第１の選択トランジスタを介してビット線に接続され、他端は、前記第１の選択トランジスタを介してソース線に接続されたもので第１のセルブロックを構成し、これを複数配列する不揮発性メモリにおいて、
前記第１のＦｌｏａｔｉｎｇ Ｇａｔｅが前記第１のＳｉｌｉｃｏｎ Ｃｈａｎｎｅｌと接する部分の前記第１の絶縁膜の面積Ｓ１が、前記第１のＦｌｏａｔｉｎｇ Ｇａｔｅが前記第１のゲート電極と接する部分の前記第２の絶縁膜の面積Ｓ２に比べて大きい
ことを特徴とする不揮発性メモリ。
【請求項２】
前記第１のＦｌｏａｔｉｎｇ Ｇａｔｅが前記第１のＳｉｌｉｃｏｎ Ｃｈａｎｎｅｌと接する部分の前記第１の絶縁膜の厚みＴ１が、前記第１のＦｌｏａｔｉｎｇ Ｇａｔｅが前記第１のゲート電極と接する部分の前記第２の絶縁膜の厚みＴ２に比べて、厚い
ことを特徴とする請求項１記載の不揮発性メモリ。
【請求項３】
前記第１のゲート電極の電位を、前記第１のソース電極、前記第１のドレイン電極より高くした場合、前記第１のＦｌｏａｔｉｎｇ Ｇａｔｅから前記第１のゲート電極に流出する電子量が、前記第１のＳｉｌｉｃｏｎ Ｃｈａｎｎｅｌから前記第１のＦｌｏａｔｉｎｇ Ｇａｔｅに流入する電子量より多くなり、不揮発性メモリセルの閾値電圧が下がり情報をＰｒｏｇｒａｍする
ことを特徴とする請求項２記載の不揮発性メモリ。
【請求項４】
前記第１のゲート電極の電位を、前記第１のソース電極、前記第１のドレイン電極より低くした場合、前記第１のゲート電極から前記第１のＦｌｏａｔｉｎｇ Ｇａｔｅに流入する電子量が、前記第１のＦｌｏａｔｉｎｇ Ｇａｔｅから前記第１のＳｉｌｉｃｏｎ Ｃｈａｎｎｅｌからに流出する電子量より多くなり、不揮発性メモリセルの閾値電圧が上がり情報をＥｒａｓｅする
ことを特徴とする請求項３記載の不揮発性メモリ。
【請求項５】
前記第２の絶縁膜の前記第１のＦｌｏａｔｉｎｇ Ｇａｔｅと接する境界面と、前記第２の絶縁膜の前記第１のゲート電極と接する境界面は、前記第１のＳｉｌｉｃｏｎ Ｃｈａｎｎｅｌと前記第１の絶縁膜が接する境界面に対して、並行である
ことを特徴とする請求項４記載の不揮発性メモリ。
【請求項６】
閾値電圧は、２種類、或いは４種類、或いは８種類、或いは１６種類にグループ化され、１ｂｉｔ、或いは２ｂｉｔ、或いは３ｂｉｔ、あるいは４ｂｉｔの情報が記憶できる
ことを特徴とする請求項５記載の不揮発性メモリ。
【請求項７】
第１のＳｉｌｉｃｏｎ Ｃｈａｎｎｅｌ上に形成された第１の絶縁膜と、この第１の絶縁膜上に形成された第１のＦｌｏａｔｉｎｇ Ｇａｔｅと、この第１のＦｌｏａｔｉｎｇ Ｇａｔｅ上に形成された第２の絶縁膜と、この第２の絶縁膜上に形成された第１のゲート電極と、第１のＳｉｌｉｃｏｎ Ｃｈａｎｎｅｌに隣接して形成された第１のソース電極、第１のドレイン電極からなる第１の不揮発性メモリセルにおいて、
前記第１のＦｌｏａｔｉｎｇ Ｇａｔｅの形状が、上辺が可変に比べて短い台形の形状をしていることを特徴とする不揮発性メモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
実施形態は、微細化したＮＡＮＤ Ｆｌａｓｈ Ｍｅｍｏｒｙにおいて、３次元のＩｎｔｅｒ Ｐｏｌｙ Ｄｉｅｌｅｃｔｒｉｃを形成すること無く、誘電率の高いＩｎｔｅｒ Ｐｏｌｙ Ｄｉｅｌｅｃｔｒｉｃを使用することなく、セルのＣｏｕｐｌｉｎｇ比を確保して、メモリセルのＳｃａｌｉｎｇを可能にすることを可能にする不揮発性メモリを提供する。
【背景技術】
【０００２】
今日、半導体メモリは、大型コンピュータの主記憶から、パーソナルコンピュータ、家電製品、携帯電話等、至る所で利用されている。市場が大きく伸びているものは、ＮＡＮＤ Ｆｌａｓｈ Ｍｅｍｏｒｙ（ＮＡＮＤ型Ｆｌａｓｈ ＥＥＰＲＯＭ）であり、各種メモリカード（ＳＤ、ＭＭＣ、ＣＦカード）やＵＳＢメモリが、画像、動画、音声、ゲーム等の情報を記憶する媒体として、ＤｉｇｉｔａｌＣａｍｅｒａ、Ｄｉｇｉｔａｌ Ｖｉｄｅｏ、ＭＰ３等の音楽機器、携帯電話、Ｍｏｂｉｌｅ ＰＣ等の記憶媒体、Ｄｉｇｉｔａｌ ＴＶ等の記憶媒体として使われている。
【０００３】
数百ＧＢのＮＡＮＤ Ｆｌａｓｈ Ｍｅｍｏｒｙが実現出来れば、ＰＣ用途のＨＤＤ代替も可能になる。Ｆｌａｓｈ−ＥＥＰＲＯＭ型の不揮発性メモリは主にＮＯＲ型とＮＡＮＤ型が有り、ＮＯＲ型は高速Ｒｅａｄ、Ｒｅａｄ回数が１０の１３乗程度有り携帯機器の命令コード記憶として使われているがＷｒｉｔｅの実効バンド幅が小さく、Ｆｉｌｅ記録に適していない。一方ＮＡＮＤ型は、ＮＯＲに比べて高集積化が可能性で、しかもアクセス時間が２５ｕｓ等と遅いがＢｕｒｓｔ Ｒｅａｄが可能で実効バンド幅が高く、ＷｒｉｔｅもＰｒｏｇｒａｍ時間が２００ｕｓ−１ｍｓ、Ｅｒａｓｅ時間が数ｍｓ程度と遅いが一度にＰｒｏｇｒａｍ、Ｅｒａｓｅ出来るビット数が多く、ＢｕｒｓｔでＷｒｉｔｅ Ｄａｔａを取り込み、一度に多数のビットをＰｒｏｇｒａｍ出来るため実効バンド幅が高いメモリであり、上記のような市場で広く使われている。
【先行技術文献】
【非特許文献】
【０００４】
【非特許文献１】K. Prall et a., "25nm 64Gb MLC NAND Technology and Scaling Challenges", IEDM Tech. Digest of Papers, pp. 102-106. Nov. 2010.
【発明の概要】
【発明が解決しようとする課題】
【０００５】
微細化したＮＡＮＤ Ｆｌａｓｈ Ｍｅｍｏｒｙにおいて、３次元のＩｎｔｅｒ Ｐｏｌｙ Ｄｉｅｌｅｃｔｒｉｃを形成すること無く、誘電率の高いＩｎｔｅｒ Ｐｏｌｙ Ｄｉｅｌｅｃｔｒｉｃを使用することなく、セルのＣｏｕｐｌｉｎｇ比を確保して、メモリセルのＳｃａｌｉｎｇを可能にすることを可能にする不揮発性メモリを提供する。
【課題を解決するための手段】
【０００６】
本実施形態の不揮発性メモリによれば、第１のＳｉｌｉｃｏｎ Ｃｈａｎｎｅｌ上に形成された第１の絶縁膜と、この第１の絶縁膜上に形成された第１のＦｌｏａｔｉｎｇ Ｇａｔｅと、この第１のＦｌｏａｔｉｎｇ Ｇａｔｅ上に形成された第２の絶縁膜と、この第２の絶縁膜上に形成された第１のゲート電極と、第１のＳｉｌｉｃｏｎ Ｃｈａｎｎｅｌに隣接して形成された第１のソース電極、第１のドレイン電極からなる第１の不揮発性メモリセルと、第２のＳｉｌｉｃｏｎ Ｃｈａｎｅｌ上に形成された第３の絶縁膜と、この第３の絶縁膜上に形成された第２のＦｌｏａｔｉｎｇ Ｇａｔｅと、この第２のＦｌｏａｔｉｎｇ Ｇａｔｅ上に形成された第４の絶縁膜と、この第４の絶縁膜上に形成された第２のゲート電極と、前記第２のＦｌｏａｔｉｎｇ Ｇａｔｅと第４のゲート電極を接続する第１のコンタクトと、第２のＳｉｌｉｃｏｎ Ｃｈａｎｎｅｌに隣接して形成された第２のソース電極、第２のドレイン電極からなる第１の選択トランジスタと、前記第１の不揮発性メモリセルが直列に複数接続され、その一端は、前記第１の選択トランジスタを介してビット線に接続され、他端は、前記第１の選択トランジスタを介してソース線に接続されたもので第１のセルブロックを構成し、これを複数配列する不揮発性メモリにおいて、前記第１のＦｌｏａｔｉｎｇ Ｇａｔｅが前記第１のＳｉｌｉｃｏｎ Ｃｈａｎｎｅｌと接する部分の前記第１の絶縁膜の面積Ｓ１が、前記第１のＦｌｏａｔｉｎｇ Ｇａｔｅが前記第１のゲート電極と接する部分の前記第２の絶縁膜の面積Ｓ２に比べて大きい。
【図面の簡単な説明】
【０００７】
【図１】第１の実施形態を示す、ＮＡＮＤ Ｆｌａｓｈメモリのセル断面図であり、（ａ）はビット線方向断面図であり、（ｂ）はワード線方向断面図。
【図２】本実施形態の第１の実施形態を示す、ＮＡＮＤ Ｆｌａｓｈメモリの複数セル配置の断面図。
【図３】本実施形態の第１の実施形態を示す、ＮＡＮＤ ＦｌａｓｈメモリセルＳｔｒｉｎｇの両端に配置される選択トランジスタの断面図であり、（ａ）はビット線方向断面図であり、（ｂ）はワード線方向断面図。
【図４】本実施形態の第１の実施形態を示す、ＮＡＮＤ ＦｌａｓｈメモリセルＳｔｒｉｎｇの等価回路図。
【図５】本実施形態の第１の実施形態を示す、ＮＡＮＤ ＦｌａｓｈメモリセルＳｔｒｉｎｇの動作図。
【図６】本実施形態の第１の実施形態を示す、ＮＡＮＤ Ｆｌａｓｈメモリセルの多値動作図。
【図７】本実施形態の第１の実施形態を示す、ＮＡＮＤ Ｆｌａｓｈメモリにおける選択セルのＦｌｏａｔｉｎｇＧａｔｅと他の部分との容量、容量比を示す図。
【図８】本実施形態の第１の実施形態を示す、ＮＡＮＤ Ｆｌａｓｈメモリセルのプログラムが最も困難になる状態でのトンネル膜に印加される電圧を示す図。
【図９】本実施形態の第１の実施形態を示す、ＮＡＮＤ Ｆｌａｓｈメモリセルの隣接セルへのＰｒｏｇｒａｍによるＣｏｕｐｌｉｎｇ低減によるＶｔシフト低減を示す図。
【図１０】本実施形態の第１の実施形態を示す、ＮＡＮＤ ＦｌａｓｈメモリセルのＰｒｏｇｒａｍ、ＶｅｒｉｆｙＲｅａｄの動作例を示す図。
【図１１】本実施形態の第１の実施形態を示す、ＮＡＮＤ Ｆｌａｓｈメモリセルのセルアレイ構成図。
【図１２】本実施形態の第２の実施形態を示す、ＮＡＮＤ Ｆｌａｓｈメモリのセル断面図であり、（ａ）はビット線方向断面、（ｂ）はワード線方向断面。
【図１３】本実施形態の第３の実施形態を示す、ＮＡＮＤ Ｆｌａｓｈメモリのセル断面図（ａ）はビット線方向断面図であり、（ｂ）はワード線方向断面図。
【図１４】本実施形態の第４の実施形態を示す、ＮＡＮＤ Ｆｌａｓｈメモリのセル断面図（ａ）はビット線方向断面図であり、（ｂ）はワード線方向断面図。
【図１５】本実施形態の第５の実施形態を示す、ＮＡＮＤ Ｆｌａｓｈメモリのセル断面図（ａ）はビット線方向断面図であり、（ｂ）はワード線方向断面図。
【図１６】本実施形態の第６の実施形態を示す、ＮＡＮＤ Ｆｌａｓｈメモリのセル断面図（ａ）はビット線方向断面図であり、（ｂ）はワード線方向断面図。
【図１７】本実施形態の第７の実施形態を示す、ＮＡＮＤ Ｆｌａｓｈメモリのセル断面図（ａ）はビット線方向断面図であり、（ｂ）はワード線方向断面図。
【図１８】本実施形態の第８の実施形態を示す、ＮＡＮＤ Ｆｌａｓｈメモリのセル断面図（ａ）はビット線方向断面図であり、（ｂ）はワード線方向断面図。
【図１９】本実施形態の第９の実施形態を示す、ＮＡＮＤ Ｆｌａｓｈメモリのセル断面図（ａ）はビット線方向断面図であり、（ｂ）はワード線方向断面図。
【図２０】本実施形態の第１０の実施形態を示す、ＮＡＮＤ Ｆｌａｓｈメモリのセル断面図（ａ）はビット線方向断面図であり、（ｂ）はワード線方向断面図。
【図２１】比較例のＮＡＮＤ Ｆｌａｓｈメモリのメモリセル構造（ビット線方向断面と平面図）
【図２２】比較例のＮＡＮＤ Ｆｌａｓｈメモリのメモリセル構造（ワード線方向断面図）。
【図２３】比較例のＮＡＮＤ ＦｌａｓｈメモリのＥｒａｓｅ、Ｐｒｏｇｒａｍ、Ｒｅａｄ動作図。
【図２４】比較例のＮＡＮＤ Ｆｌａｓｈメモリの微細セルの断面構造。
【発明を実施するための形態】
【０００８】
まず、図２１〜図２４を用いて本実施形態に係る比較例につき説明する。図２１（ａ）は比較例に係るＮＡＮＤ Ｆｌａｓｈ ＭｅｍｏｒｙのセルＳｔｒｉｎｇの断面を表している。図２１（ｂ）は上部から見た平面図を示す。図２２は図２１におけるワード線方向の断面を示す。このセルＳｔｒｉｎｇは任意のワード線に接続するセルを独立してＰｒｏｇｒａｍできるが、Ｅｒａｓｅは選択されたセルＳｔｒｉｎｇ全体をＥｒａｓｅする。
【０００９】
図２３は、比較例に係るＰｒｏｇｒａｍ、Ｅｒａｓｅの具体例をしている。Ｅｒａｓｅは、セルのゲート−チャネル間に負の電圧を印加して、Ｆｌｏａｔｉｎｇ Ｇａｔｅの電子をＦｌｏａｔｉｎｇ Ｇａｔｅからチャネルに向かって抜き、セルの閾値電圧を負側にシフトさせる。Ｐｒｏｇｒａｍは、選択セルだけ、ゲート電圧を１８Ｖ程度に上げ、チャネル側を０Ｖに保ち、チャネルから電子をＦｌｏａｔｉｎｇ Ｇａｔｅに注入して行う。Ｐｒｏｇｒａｍ Ｉｎｈｉｂｉｔのセルは、チャネル側を８Ｖ程度に上げ、電子の注入を抑える。Ｒｅａｄ時は、例えば選択セルのゲートであるワード線のみを０Ｖ程度にして、閾値電圧が正なら、セルＳｔｒｉｎｇに電流が流れないので、ビット線電位はＨｉｇｈのまま、閾値電圧が負なら、セルＳｔｒｉｎｇに電流が流れるので、ビット線電位はＬｏｗに下がるので、“０”と“１”データの判断が出来る仕組みになっている。
【００１０】
このようなＮＡＮＤ Ｆｌａｓｈ Ｍｅｍｏｒｙが安定するには、Ｆｌｏａｔｉｎｇ Ｇａｔｅとチャネル間の容量に比べて、Ｆｌｏａｔｉｎｇ Ｇａｔｅとゲート電極（ワード線）間の容量が大きく、しかも、Ｆｌｏａｔｉｎｇ Ｇａｔｅとチャネル間のトンネル絶縁膜に比べて、Ｆｌｏａｔｉｎｇ Ｇａｔｅとゲート電極（ワード線）間の絶縁膜（ＩＰＤ：Ｉｎｔｅｒ Ｐｏｌｙ Ｄｉｅｌｅｃｔｒｉｃ）が厚い必要がある。
【００１１】
これは例えば、ワード線に１８Ｖ、チャネルに０Ｖを印加した場合、容量比により、Ｆｌｏａｔｉｎｇ Ｇａｔｅとチャネル間に印加される電圧が、Ｆｌｏａｔｉｎｇ Ｇａｔｅとゲート間に印加される電圧が高くなる必要がある上、Ｔｕｎｎｅｌ酸化膜のほうがＩＤＰより薄く、電子が通過し易くなる必要があるためである。この条件を満たすために、現在のＮＡＮＤＦｌａｓｈ Ｍｅｍｏｒｙは図２３に示すように、ＩＰＤ膜はＦｌｏａｔｉｎｇ Ｇａｔｅの上部部分だけでなく、側面部分にも形成し、Ｆｌｏａｔｉｎｇ Ｇａｔｅとゲート電極がＩＰＤを介して接する面積を多くとりつつ、ＩＰＤ膜を厚く形成している。
【００１２】
しかしながらメモリセルの設計ルールが３０ｎｍ未満になってくると、図２４に示す様に、ＩＰＤ膜を厚くたもつため、ＩＰＤの総容量を稼ぐためＦｌｏａｔｉｎｇ Ｇａｔｅは細長くなってしまう。更に微細化が進むと、１セルサイズに２つの厚いＩＰＤ膜を横方向に形成することが困難になり、微細化限界に達してしまう。
【００１３】
ここで、図２４（ａ）はビット線方向の断面、図２４（ｂ）はワード線方向の断面を示している。一方、ＩＰＤ膜をＦｌｏａｔｉｎｇ Ｇａｔｅの上部だけに形成した場合、十分な容量比が得られる、Ｐｒｏｇｒａｍ、Ｅｒａｓｅが正常に動作しない。又、比誘電率の非常に高いＩＰＤ膜が実現できれば、ＩＰＤ膜をＦｌｏａｔｉｎｇ Ｇａｔｅの上部だけに形成すれば動作するが、通常誘電率が高い材料は、Ｂａｒｒｉｅｒ Ｈｅｉｇｈｔが引くのでリーク電流が大きくなり、結果として、動作が困難になる。
【００１４】
又、図２４（ｂ）において側壁ゲート電極と、チャネル間を近づけると絶縁破壊、リークの恐れがあり、近づけ難く、これにより、隣接Ｆｌｏａｔｉｎｇ Ｇａｔｅ間の干渉が大きいことも深刻になっている。以上述べたように、従来のＮＡＮＤ型Ｆｌａｓｈ Ｍｅｍｏｒｙにおいてはセルのスケールリングを進めることが困難になってきている。
【００１５】
以下、上記比較例を踏まえこの実施形態につき図面を参照して説明する。  
［第１の実施形態］  
実施形態を以下に示す。図１は、本実施形態の第１の実施形態を示すＮＡＮＤ  Ｆｌａｓｈメモリや、その他Ｆｌａｓｈメモリに適用できる、メモリセル構造を示す。
【００１６】
図１（ａ）はビット線方向の断面を示し、図１（ｂ）はワード線方向の断面を示す。Ｐｗｅｌｌ上に形成され、ソース、ドレインの拡散層ＡＡの間にチャネルが形成され、その上に絶縁膜（ＩＰＤ）が形成され、その上にＦｌｏａｔｉｎｇ Ｇａｔｅが形成されている。
【００１７】
Ｆｌｏａｔｉｎｇ Ｇａｔｅはビット線方向で見ると上辺が下辺に比べて短い台形型をしている。そのＦｌｏａｔｉｎｇ Ｇａｔｅの上にトンネル膜形成され、その上にゲート電極が形成されている。トンネル膜に比べてＩＰＤが厚いのが特徴となる。これら一連の膜は絶縁膜ＤＬに覆われ、隣接セル間は間にガス或いは真空のＡＩＲギャップが挿入されている。図１（ｂ）で示すように、ワード線方向で各ＡＡ（Active Area）は素子分離絶縁膜ＳＴＩ（Shallow Trench Isolation）で分離されている。
【００１８】
図２は、図１のセルが複数個配列された場合を示している。図２（ａ）はビット線方向の断面を示し、図２（ｂ）はワード線方向の断面を示す。ワード線方向ではゲート電極はワード線で接続されている。ビット線方向では、セルのソース、ドレインが直列接続されている。
【００１９】
図３は、ＮＡＮＤ ＦｌａｓｈのセルＳｔｒｉｎｇを形成した場合の、Ｓｔｒｉｎｇの両端に配置される選択トランジスタの断面を示している。図３（ａ）はビット線方向の断面を示し、図３（ｂ）はワード線方向の断面を示す。構造は、図１のセルとほぼ同じ構造をしているが、異なる点として、選択トランジスタはＦｌｏａｔｉｎｇ Ｇａｔｅへ電子が注入、放出され、選択トランジスタの閾値電圧が変化すると都合が悪いので、ＦｌｏａｔｉｎｇＧａｔｅの上のトンネル酸化膜を一部または、部分的に剥離し、ゲート電極と、ＦｌｏａｔｉｎｇＧａｔｅは導体のコンタクト等で接続されている。
【００２０】
図３の例では、全部剥離したケースだが、一部をコンタクトで形成しても良い。図１〜図３を用いてＮＡＮＤ ＦｌａｓｈのセルＳｔｒｉｎｇを形成した場合のセルＳｔｒｉｎｇの回路図を図４に示す。ＦｌｏａｔｉｎｇＧａｔｅは上部が短い台形型で示してあり、選択信号ＳＧＳ、ＳＧＤが入る選択トランジスタは、ＦｌｏａｔｉｎｇＧａｔｅとゲート電極が電気的に短絡されている。
【００２１】
図５は、図１〜図４の構造の本実施形態のＮＡＮＤ Ｆｌａｓｈメモリにおける、１つのセルに１ビットの情報を記憶する場合のＰｒｏｇｒａｍ、Ｅｒａｓｅ、Ｒｅａｄ動作を示す。
【００２２】
Ｅｒａｓｅ動作では、ワード線を０Ｖとし、Ｗｅｌｌ、ソース、ドレイン、チャネルを２０Ｖ程度に上げる。この時、図１、図２に示す様に、チャネルとＦｌｏａｔｉｎｇ Ｇａｔｅが接する部分のＩＰＤ膜の面積が、Ｆｌｏａｔｉｎｇ Ｇａｔｅとゲート電極が接する面積に比べて、大きいので、たとえ、ＩＰＤの厚みがトンネル膜の厚みに比べて厚い状況でも、チャネルとＦｌｏａｔｉｎｇ Ｇａｔｅ間容量が、Ｆｌｏａｔｉｎｇ Ｇａｔｅとゲート電極（ワード線）間容量に比べて大きな値を得ることが出来るので、結果として、チャネル−ゲート電極に印加した電圧２０Ｖの内１０Ｖ以上の大きな値が、Ｆｌｏａｔｉｎｇ Ｇａｔｅとゲート電極間のトンネル膜側に印加される。
【００２３】
これにより、ＦＮトンネル電流により、ゲート電極側からＦｌｏａｔｉｎｇＧａｔｅ側に電子が注入され、Ｅｒａｓｅ動作により、選択したセルＳｔｒｉｎｇの全セルの閾値電圧Ｖｔが上昇する。この時、ＩＰＤ側は、印加電圧も低いし、膜厚も厚いので、電子がもれにくく、安定にＦｌｏａｔｉｎｇＧａｔｅへの注入電子量を確保することが出来るわけである。これにより、従来セルで問題であった、ＩＰＤの側壁の容量形成や、非常に高い誘電率の材料採用が不要となり、本実施形態では、ＩＰＤ膜、トンネル膜共に、Ｓｉ表面に並行な面に絶縁膜を形成するだけでよく、メモリセルの横方向。縦方向のＳｃａｌｉｎｇが容易になる。又、ＦｌｏａｔｉｎｇＧａｔｅの底辺が十分広いので、セルのトランジスタとしてのＳｈｏｒｔＣｈａｎｎｅｌ効果の抑制も出来る。
【００２４】
セル情報のＰｒｏｇｒａｍ方式を図５に示す。データを書きたい場合は、ビット線を０Ｖ（Ｐｒｏｇｒａｍ）にし、同じ選択ワード線で、データを書きたくないセルに接続されるビット線は２．５Ｖ程度の値にする（Ｐｒｏｇｒａｍ Ｉｎｈｉｂｉｔ）。
【００２５】
その後、選択したセルのワード線を２０Ｖ等に上げ、選択Ｓｔｒｉｎｇの非選択セルのワード線は１０Ｖ程度値に上げる。この時、データを書きたい場合は、セルノードも０Ｖになり、データを書きたくないセルに接続されるセルＳｔｒｉｎｇのセルノードは、Ｓｅｌｆ−Ｂｏｏｓｔされ、１０Ｖ程度に上昇する。即ちＰｒｏｇｒａｍしたい場合は、チャネルーゲート電極間に２０Ｖ、Ｐｒｏｇｒａｍ Ｉｎｈｉｂｉｔの場合は、チャネルーゲート電極間に１０Ｖが印加される訳である。
【００２６】
この時、図１、図２に示す様に、チャネルとＦｌｏａｔｉｎｇＧａｔｅが接する部分のＩＰＤ膜の面積が、ＦｌｏａｔｉｎｇＧａｔｅとゲート電極が接する面積に比べて、大きいので、たとえ、ＩＰＤの厚みがトンネル膜の厚みに比べて厚い状況でも、チャネルとＦｌｏａｔｉｎｇＧａｔｅ間容量が、ＦｌｏａｔｉｎｇＧａｔｅとゲート電極（ワード線）間容量に比べて大きな値を得ることが出来るので、結果として、チャネル−ゲート電極に印加した電圧２０Ｖの内１０Ｖ以上の大きな値が、Ｆｌｏａｔｉｎｇ Ｇａｔｅとゲート電極間のトンネル膜側に印加される。これにより、ＦＮトンネル電流により、ＦｌｏａｔｉｎｇＧａｔｅからゲート電極側に電子が放出され、Ｐｒｏｇｒａｍ動作により、選択したセルの閾値電圧Ｖｔが下がる。
【００２７】
この時、ＩＰＤ側は、印加電圧も低いし、膜厚も厚いので、電子がもれにくく、安定にＦｌｏａｔｉｎｇＧａｔｅからの放出電子量を確保することが出来るわけである。これにより、従来セルで問題であった、ＩＰＤの側壁の容量形成が不要となり、本実施形態では、ＩＰＤ膜、トンネル膜共に、Ｓｉ表面に並行な面に絶縁膜を形成するだけでよく、メモリセルの横方向及び縦方向のＳｃａｌｉｎｇが容易になる。
【００２８】
Ｐｒｏｇｒａｍ ｎｈｉｂｉｔの状態では、電圧が低いので、Ｆｌｏａｔｉｎｇ Ｇａｔｅからゲート電極への電子の放出は抑制される。Ｐｒｏｇｒａｍしたデータを読み出す場合は、選択セル以外をＶｒｅａｄ＝５Ｖ程度にし、ビット線を０．７Ｖ程度にＰｒｅｃｈａｒｇｅし、ソース線を０Ｖにする。このとき、選択ワード線電位Ｖｃｒ＝０Ｖにすると、選択セルの閾値電圧が０Ｖ以上であれば、選択セルに電流が流れず、ビット線は０．７Ｖを保ち、選択セルの閾値電圧が０Ｖ未満であれば、選択セルに電流が流れ、ビット線電位は０．７Ｖから下降するので、ＢＬ電位をセンスアンプ判断すれば、“１”、“０”データの情報の読みだしが実現出来る。この時、ＦｌｏａｔｉｎｇＧａｔｅの下部の幅が広いので、十分Ｓｈｏｒｔ Ｃｈａｎｎｅｌ効果を押さえることが出来る。又、トンネル膜と、ＩＰＤ膜の直列容量が、従来に比べて小さくなるので、ワード線容量が小さくなり、高速動作が出来る。
【００２９】
図６は、１つのセルに２ビットの情報を記憶する多値動作の場合を示す。Ｅｒａｓｅ動作は図５と同等であり、Ｐｒｏｇｒａｍ動作は、ワード線の電位を制御することにより、トンネル膜を介して、Ｆｌｏａｔｉｎｇ Ｇａｔｅから放出される電子量を制御することにより、４種類の閾値分布を得ることが出来る。この時、Ｒｅａｄ時選択ワード線の電位をＶｒｅｆ０、Ｖｒｅｆ１、Ｖｒｅｆ２と変えることにより、セルトランジスタのＯＮ、ＯＦＦ判断が出来、４つの状態：Ａ、Ｂ、Ｃ、Ｅの判定が出来、２ビットの情報が読み出せるわけである。
【００３０】
なお放置時、Ｓｔａｎｄｂｙ時、Ｆｌｏａｔｉｎｇ Ｇａｔｅに高い電位が印加されないように、図６に示す、閾値電圧の最大値は、正、負方向に同じ値程度にシフトさせる動作が望ましいといえる。
【００３１】
図７に、セルサイズが４０ｎｍ×４０ｎｍの場合での、本実施形態と従来のセルの場合のＦｌｏａｔｉｎｇ Ｇａｔｅとその他の部分との容量値、容量比をＳｉｍｕｌａｔｉｏｎで求めた場合の値を示す。Ｐｙｒａｍｉｄと呼ぶセルは本実施形態のセルである。本実施形態において、Ｆｌｏａｔｉｎｇ ＧａｔｅとＩＰＤ膜が全体容量に対して、従来ほどではないが、十分大きな値になっていることがわかる。
【００３２】
また、隣接ＦｌｏａｔｉｎｇＧａｔｅや、隣接ワード線、隣接ソース、ドレインとの寄生容量が従来より小さく効果的であることがわかる。このように、本実施形態では、３次元構造のＩＰＤ膜、高誘電率のＩＰＤ膜を形成すること無く、十分なＣｏｕｐｌｉｎｇ比を確保できていることがわかる。更に容量の絶対値は従来と比べ大幅に低減できており、ワード線容量の軽量化が実現できていることがわかる。
【００３３】
図８に、従来、本実施形態のＰｒｏｇｒａｍが最もし難い状況での、トンネル膜に印加される電圧を計算で求めている。従来のセルが最もＰｒｏｇｒａｍし難い状況は、隣接セルのセルノードが０Ｖ、隣接セルのＦｌｏａｔｉｎｇ ＧａｔｅがＰｒｏｇｒａｍ後（Ｖｔ高い、即ちＦｌｏａｔｉｎｇ Ｇａｔｅ電位が低い）であり、最も選択セルのＦｌｏａｔｉｎｇ Ｇａｔｅの電位が上がりにくくなり、トンネル膜に電圧がかかりにくい状態である。
【００３４】
本実施形態のセルが最もＰｒｏｇｒａｍし難い状況は、隣接セルのセルノードが８Ｖ、隣接セルのＦｌｏａｔｉｎｇＧａｔｅがＰｒｏｇｒａｍ後（Ｖｔ低い、即ちＦｌｏａｔｉｎｇＧａｔｅ電位が高い）であり、最も選択セルのＦｌｏａｔｉｎｇ Ｇａｔｅの電位が上がり易くなり、トンネル膜に電圧がかかりにくい状態である。この結果から、３次元構造のＩＰＤ膜、高誘電率のＩＰＤ膜を形成すること無く、十分な電圧がトンネル膜に印加されることがわかる。ＡＩＲギャップ有りでは１１．３Ｖ、無くても１０．３Ｖと十分な電圧がトンネル膜に印加されている。
【００３５】
図９（ａ）、図９（ｂ）には、従来と本実施形態のセルで４値（２ビット）の情報を記憶する場合の、隣接セルのＰｒｏｇｒａｍの影響度を示している。図７の容量比から、従来セルは隣接セルのＰｒｏｇｒａｍの有無の影響を受け易く、本実施形態は受けにくい。従来セルでは、ＩＰＤの容量に比べて、隣接Ｆｌｏａｔｉｎｇ Ｇａｔｅ間の容量比が４０％程度もあり、周りのセルをＰｒｏｇｒａｍすると、そのＣｏｕｐｌｉｎｇで、選択セルがＥｒａｓｅ状態でも、閾値電圧が上昇し、Ａレベルの分布と重なってしまう。これは、２ビット以上の多数の情報を記憶できないことを意味する。または、負にかなり深いＥｒａｓｅ状態を作る必要があることがわかる。
【００３６】
これに対して、本実施形態は、隣接Ｆｌｏａｔｉｎｇ Ｇａｔｅ間の容量比が３０％未満であり、周りのセルをＰｒｏｇｒａｍし、そのＣｏｕｐｌｉｎｇで、選択セルがＥｒａｓｅ状態でも、閾値電圧が下降するが、Ａレベルの分布となることを防ぐことが可能となる。これは、２ビット以上の多数の情報を記憶できることを示す。
【００３７】
図１０は、本実施形態のセルで、多値ビットと記憶する時に有効なＰｒｏｇｒａｍ、Ｖｅｒｉｆｙ Ｒｅａｄの動作方式例を示す。本実施形態のセルにおいても、Ｆｌｏａｔｉｎｇ Ｇａｔｅの電子がゲート電極側に抜け易いセルと抜け難いセルが存在する。よって、選択ワード線電位Ｖｐｒｏｇは、少しずつ低い値から高い値に上げてゆき、その途中で、Ｖｃｒを振って所望の閾値電圧に達したかどうかチェックする。セルＶｔは、Ｅｒａｓｅ直後は高い電位なので、Ｖｃｒ電位を高いほうから低い方に下げ、Ｖｔが高いほうの状態設定にすべきセルから順に、Ｐｒｏｇｒａｍが為されたかどうかチェックし、不十分にＶｔが下げられていないと、更にＶｐｒｏｇ電位を上げてＰｒｏｇｒａｍして、再度Ｖｃｒを上げてチェックする。
【００３８】
更に、Ｖｔが低い状態がターゲットのセルは更にＶｐｒｏｇｍを上げてＰｒｏｇｒａｍを行い、更に低いＶｃｒ電位で検査する。Ｐｒｏｇｒａｍが完了したセルが接続されるビット線はＨｉｇｈに設定してＰｒｏｇｒａｍ Ｉｎｈｉｂｉｔ状態にすればよい。この様に従来のＰｒｏｇｒａｍ、Ｖｅｒｉｆｙ Ｒｅａｄと異なる点は、Ｖｅｒｉｆｙ Ｒｅａｄ電位は高い方から低い方に順次下げる方式が望ましいことである。
【００３９】
図１１は、本実施形態に適用できるＮＡＮＤ Ｆｌａｓｈメモリのセルアレイ例を示す。Ｒｏｗ Ｄｅｃｏｄｅｒで、選択するＢｌｏｃｋ、Ｐａｇｅを活性化し、ビット線に接続される。ＰａｇｅＢｕｆｆｅｒを動作させ、Ｒｅａｄ／Ｐｒｏｇｒａｍ／Ｖｒｒｉｆｙ動作をする。
【００４０】
図１２（ａ）、図１２（ｂ）〜図２０（ａ）、図２０（ｂ）は本実施形態の第２〜第１０の実施形態を示す、本実施形態の他のメモリ構造を示す。図１２（ａ）、図１２（ｂ）〜図２０（ａ）、図２０（ｂ）は図１〜図１１とほぼ同じ効果を持ち、図１〜図１２の動作等を同じ方式が適用できる。
【００４１】
図１２（ａ）、図１２（ｂ）は本実施形態の第２の実施形態を示す、ＮＡＮＤ Ｆｌａｓｈメモリや、その他Ｆｌａｓｈメモリに適用できる、メモリセル構造を示す。図１２（ａ）はビット線方向の断面を示し、図１２（ｂ）はワード線方向の断面を示す。効果はほぼ図１と同じで、異なる点は、
ＡＩＲギャップが無い点であり、より製造し易い特徴があるが、隣接間の容量が増加してしまう。
【００４２】
図１３（ａ）、図１３（ｂ）は本実施形態の第３の実施形態を示す、ＮＡＮＤ Ｆｌａｓｈメモリや、その他Ｆｌａｓｈメモリに適用できる、メモリセル構造を示す。図１３（ａ）はビット線方向の断面を示し、図１３（ｂ）はワード線方向の断面を示す。効果はほぼ図１と同じで、異なる点は、ゲート電極幅が厚い点である。ワード線遅延がより短くなる特徴があるが、トンネル膜の容量等が増え、Ｃｏｕｐｌｉｎｇ比が下がる欠点がある。
【００４３】
図１４（ａ）、図４（ｂ）は本実施形態の第４の実施形態を示す、ＮＡＮＤ Ｆｌａｓｈメモリや、その他Ｆｌａｓｈメモリに適用できる、メモリセル構造を示す。図１４（ａ）はビット線方向の断面を示し、図１４（ｂ）はワード線方向の断面を示す。効果はほぼ図１と同じで、異なる点は、ＡＩＲギャップがワード線方向のみ無い場合を示す、ＡＩＲギャップを入れ難いワード線方向のみＡＩＲをなくしている。製造しやすいが、トンネル膜のワード線方向との隣接容量等が増える欠点がある。
【００４４】
図１５（ａ）、図１５（ｂ）は本実施形態の第５の実施形態を示す、ＮＡＮＤ Ｆｌａｓｈメモリや、その他Ｆｌａｓｈメモリに適用できる、メモリセル構造を示す。図１５（ａ）はビット線方向の断面を示し、図１５（ｂ）はワード線方向の断面を示す。効果はほぼ図１と同じで、異なる点は、Ｆｌｏａｔｉｎｇ Ｇａｔｅが台形でなく、ひな段になっている点である。プロセスにより、この実施形態の方が製造しやすい場合がある。
【００４５】
図１６（ａ）、図１６（ｂ）は本実施形態の第６の実施形態を示す、ＮＡＮＤ Ｆｌａｓｈメモリや、その他Ｆｌａｓｈメモリに適用できる、メモリセル構造を示す。図１６（ａ）はビット線方向の断面を示し、図１６（ｂ）はワード線方向の断面を示す。効果はほぼ図１６と同じで、異なる点は、ゲート電極の上部が下部に比べて幅が広い特徴がある。トンネル膜の容量を減らしつつ、ワード線抵抗を減らす場合に有効といえる。
【００４６】
図１７（ａ）、図１７（ｂ）は本実施形態の第７の実施形態を示す、ＮＡＮＤ Ｆｌａｓｈメモリや、その他Ｆｌａｓｈメモリに適用できる、メモリセル構造を示す。図１７（ａ）はビット線方向の断面を示し、図１７（ｂ）はワード線方向の断面を示す。効果はほぼ図１６と同じで、異なる点の第一は、ゲート電極下のトンネル膜がワード線方向で分断されていない点である。この実施例に示すように、他の実施例においても、ＩＰＤ膜、トンネル膜ともに、Ｆｌｏａｔｉｎｇ Ｇａｔｅと接している部分のみに存在しても良いし、他の部分にあっても良い、製造方法により最適な構造を選べばよいことが判る。異なる点の第２は、ワード線方向においても、ＦｌｏａｔｉｎｇＧａｔｅがひな段方式になっている点である。よりＦｌｏａｔｉｎｇＧａｔｅと接するトンネル膜の面積が削減出来、Ｃｏｕｐｌｉｎｇ比が向上する。
【００４７】
図１８（ａ）、図１８（ｂ）は本実施形態の第８の実施形態を示す、ＮＡＮＤ Ｆｌａｓｈメモリや、その他Ｆｌａｓｈメモリに適用できる、メモリセル構造を示す。図１８（ａ）はビット線方向の断面を示し、図１８（ｂ）はワード線方向の断面を示す。効果はほぼ図１７と同じで、異なる点は、ワード線方向で、トンネル膜と接する部分のゲート電極が細くなっている点で、トンネル膜の容量が低減出来、Ｃｏｕｐｌｉｎｇ比が向上する。
【００４８】
図１９（ａ）、図１９（ｂ）は本実施形態の第９の実施形態を示す、ＮＡＮＤ Ｆｌａｓｈメモリや、その他Ｆｌａｓｈメモリに適用できる、メモリセル構造を示す。図１９（ａ）はビット線方向の断面を示し、図１９（ｂ）はワード線方向の断面を示す。効果はほぼ図１８と同じで、異なる点は、ワード線方向、ビット線方向ともに、ＦｌｏａｔｉｎｇＧａｔｅが台形の完全Ｐｙｒａｍｉｄ型になっている点である。よりＦｌｏａｔｉｎｇＧａｔｅと接するトンネル膜の面積が削減出来、Ｃｏｕｐｌｉｎｇ比が向上する。
【００４９】
図２０（ａ）、図２０（ｂ）は本実施形態の第１０の実施形態を示す、ＮＡＮＤ Ｆｌａｓｈメモリや、その他Ｆｌａｓｈメモリに適用できる、メモリセル構造を示す。図２０（ａ）はビット線方向の断面を示し、図２０（ｂ）はワード線方向の断面を示す。効果はほぼ図１９と同じで、異なる点は、更にワード線の上部の幅が厚くなっており、ワード線遅延を削減出来ることにある。
【００５０】
なお、本願実施形態は上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。更に、上記実施形態には種々の段階の実施形態が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の実施形態が抽出されうる。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、実施形態が解決しようとする課題の欄で述べた課題が解決でき、実施形態の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が実施形態として抽出されうる。
【符号の説明】
【００５１】
ＡＡ…拡散層、ＦＧ…Ｆｌｏａｔｉｎｇ Ｇａｔｅ、ＧＣ…ゲート電極（ワード線）、ＢＬ…ビット線、ＩＰＤ…絶縁膜、ＴＮＬ…トンネル膜、ＰＷＥＬＬ…Ｐ型Ｗｅｌｌ、ＤＬ…絶縁膜、Ｖｔ…閾値電圧、ＳＬ…ソース線、ＳＧＳ…ソース側選択ゲート、ＳＧＤ…ビット線側選択ゲート、ＳＴＩ…素子分離、ＷＬ…ワード線、ＢＬ…ビット線、Ｖｐｒｏｇｍ、Ｖｐｒｏｇｍｋ…選択セルへのＰｒｏｇｒａｍ電圧、Ｖｐａｓｓ…非選択セルへの通過電圧、Ｖｒｅａｄ…非選択セルへの読み出し電圧、Ｖｃｒ…選択セルのゲートに印加される読みだし電圧、ＮＦＧ…選択セルのＦｌｏａｔｉｎｇ Ｇａｔｅと他のセルのＦｌｏａｔｉｎｇ Ｇａｔｅとの寄生容量、ＮＡＡ…選択セルのＦｌｏａｔｉｎｇ Ｇａｔｅと他のセルのチャネル、拡散層との寄生容量、ＡＩＲ…気体或いは真空部分がある部分
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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