(57)【要約】【構成】カメラ画像モードが選択されると、Ｈズーム回路１２ａは、複数画素の画素データからなるビデオデータをラスタ走査態様で取り込む。ＬＭコントローラ１４ａは、Ｈズーム回路１２ａから出力されたビデオデータの書き込みおよび読み出しのために、ラインメモリ１６ａにアクセスする。掛け算器１８ａ，２０ａおよび加算器２４ａは、Ｈズーム回路１２ａから出力された現ラインのビデオデータとＬＭコントローラ１４ａによって読み出された前ラインのビデオデータとを合成する。カメラ画像モードに代えてＯＤＳモードが選択されると、ＬＭコントローラ１４ａは、２５６個の色番号にそれぞれ対応する２５６色の色データをラインメモリ１６ａに書き込む。ＬＭコントローラ１４ａは、指定色番号に対応する色データをラインメモリ１６ａから読み出す。【効果】出力画像の多様性が向上する。【選択図】図２
2012090179.tif 000002
【特許請求の範囲】
【請求項１】
複数画素の画素データを第１モードに対応して取り込む取り込み手段、
前記取り込み手段によって取り込まれた画素データの書き込みおよび読み出しのためにメモリにアクセスするアクセス手段、
前記取り込み手段によって取り込まれた画素データと前記アクセス手段によって前記メモリから読み出された画素データとを合成する合成手段、
既定された複数の色にそれぞれ対応する複数色の色データを前記第１モードに代替する第２モードに対応して前記メモリに書き込む書き込み手段、および
指定色に対応する色データを前記メモリから読み出す読み出し手段を備える、データ処理装置。
【請求項２】
前記書き込み手段は、前記複数の色にそれぞれ対応する複数の書き込みアドレスを出力する書き込みアドレス出力手段、および前記書き込みアドレス出力手段の出力と並列して前記複数色の色データを出力する色データ出力手段を含む、請求項１記載のデータ処理装置。
【請求項３】
前記読み出し手段は前記指定色に対応する読み出しアドレスを出力する読み出しアドレス出力手段を含む、請求項２記載のデータ処理装置。
【請求項４】
１画素の画素データは第１数のビットで表現される一方、１色の色データは前記第１数のＮ倍（Ｎ：２以上の整数）である第２数のビットで表現され、
前記アクセス手段は、データ書き込みに関連してＮ画素の画素データを結合する結合手段、およびデータ読み出しに関連して前記Ｎ画素の画素データを分割する分割手段を含む、請求項１ないし３のいずれかに記載のデータ処理装置。
【請求項５】
前記第１モードに対応して前記加算手段から出力された画素データと前記第２モードに対応して前記読み出し手段から出力された色データとを混合する混合手段をさらに備える、請求項１ないし４のいずれかに記載のデータ処理装置。
【請求項６】
前記取り込み手段によって取り込まれる複数画素の画素データは被写界像を形成するデータに相当する、請求項１ないし５のいずれかに記載のデータ処理装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、データ処理装置に関し、特に互いに異なる性質を有する可視データを処理する、データ処理装置に関する。
【背景技術】
【０００２】
この種のデータ処理装置の一例が、特許文献１に開示されている。この背景技術によれば、アドレス生成回路は、スタート信号によって起動され、カラムアドレスおよびロウアドレスをクロック信号に同期して生成する。静止画像データは、生成されたカラムアドレスおよびロウアドレスに基づいてグラフィックメモリに書き込まれる。サンプリング回路は、サンプリング信号に基づいて動画像データを取り込む。セレクタ回路は、グラフィックメモリに書き込まれた静止画データおよびサンプリング回路によって取り込まれた動画像データのいずれか一方を切り替え信号に基づいて選択する。ラインメモリは、セレクタ回路から出力された画像データをラッチ信号に基づいてラッチする。これによって、動画像データを処理する回路と静止画像データを処理する回路が共有化され、回路規模が削減される。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平８−１８９５３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかし、背景技術では、既定された複数の色番号にそれぞれ対応する複数色の色データが処理の対象となることはなく、出力画像の多様性に限界がある。
【０００５】
それゆえに、この発明の主たる目的は、出力画像の多様性を高めることができる、データ処理装置を提供することである。
【課題を解決するための手段】
【０００６】
この発明に従うデータ処理装置(10：実施例で相当する参照符号。以下同じ)は、複数画素の画素データを第１モードに対応して取り込む取り込み手段(12a)、取り込み手段によって取り込まれた画素データの書き込みおよび読み出しのためにメモリ(16a)にアクセスするアクセス手段(34~36, 42~44, 50~58, 62~70, S5)、取り込み手段によって取り込まれた画素データとアクセス手段によってメモリから読み出された画素データとを合成する合成手段(18a~24a, S3)、既定された複数の色にそれぞれ対応する複数色の色データを第１モードに代替する第２モードに対応してメモリに書き込む書き込み手段(32, 40, 48, S7)、および指定色に対応する色データをメモリから読み出す読み出し手段(34~36, 42~44, 62~70, S11)を備える。
【０００７】
好ましくは、書き込み手段は、複数の色にそれぞれ対応する複数の書き込みアドレスを出力する書き込みアドレス出力手段(40)、および書き込みアドレス出力手段の出力と並列して複数色の色データを出力する色データ出力手段(48)を含む。
【０００８】
さらに好ましくは、読み出し手段は指定色に対応する読み出しアドレスを出力する読み出しアドレス出力手段(42~44)を含む。
【０００９】
好ましくは、１画素の画素データは第１数のビットで表現される一方、１色の色データは第１数のＮ倍（Ｎ：２以上の整数）である第２数のビットで表現され、アクセス手段は、データ書き込みに関連してＮ画素の画素データを結合する結合手段(52~54)、およびデータ読み出しに関連してＮ画素の画素データを分割する分割手段(62~64)を含む。
【００１０】
好ましくは、第１モードに対応して加算手段から出力された画素データと第２モードに対応して読み出し手段から出力された色データとを混合する混合手段(26)がさらに備えられる。
【００１１】
好ましくは、取り込み手段によって取り込まれる複数画素の画素データは被写界像を形成するデータに相当する。
【発明の効果】
【００１２】
この発明によれば、第１モードが選択されたときは、取り込まれた複数画素の画素データに基づいて所望の倍率を有する画像が作成される。一方、第２モードが選択されたときは、色番号の指定を制御することで所望の色彩ないし模様を有する画像が作成される。これによって、出力画像の多様性が高められる。
【００１３】
この発明の上述の目的，その他の目的，特徴および利点は、図面を参照して行う以下の実施例の詳細な説明から一層明らかとなろう。
【図面の簡単な説明】
【００１４】
【図１】この発明の一実施例の基本的構成を示すブロック図である。
【図２】この発明の一実施例の構成を示すブロック図である。
【図３】（Ａ）はカメラ画像モードにおけるラインメモリのアクセス動作の一例を示す図解図であり、（Ｂ）はＯＳＤモードにおけるラインメモリのアクセス動作の一例を示す図解図である。
【図４】図２実施例に適用されるＬＭコントローラの構成の一例を示すブロック図である。
【図５】（Ａ）はビデオクロックの出力動作の一例を示す図解図であり、（Ｂ）はビデオリードセレクト信号の出力動作の一例を示す図解図であり、（Ｃ）はビデオＲ／Ｗアドレス信号の出力動作の一例を示す図解図であり、（Ｄ）はＬＭリードデータの出力動作の一例を示す図解図であり、（Ｅ）はリードバッファの出力動作の一例を示す図解図であり、（Ｆ）はビデオリードデータの出力動作の一例を示す図解図であり、（Ｇ）はビデオライトデータの出力動作の一例を示す図解図であり、（Ｈ）はライトバッファの出力動作の一例を示す図解図であり、（Ｉ）はＬＭライトデータの出力動作の一例を示す図解図である。
【図６】（Ａ）はＣＰＵクロックの出力動作の一例を示す図解図であり、（Ｂ）はＣＰＵライトイネーブル信号の出力動作の一例を示す図解図であり、（Ｃ）はＣＰＵライトセレクト信号の出力動作の一例を示す図解図であり、（Ｄ）はＣＰＵライトアドレス信号の出力動作の一例を示す図解図であり、（Ｅ）はＣＰＵライトデータの出力動作の一例を示す図解図である。
【図７】（Ａ）はビデオクロックの出力動作の一例を示す図解図であり、（Ｂ）はビデオリードセレクト信号の出力動作の一例を示す図解図であり、（Ｃ）はビデオＲ／Ｗアドレス信号の出力動作の一例を示す図解図であり、（Ｄ）はＬＭリードデータおよびビデオリードデータの出力動作の一例を示す図解図である。
【図８】図２実施例に適用されるＣＰＵの動作の一部を示すフロー図である。
【発明を実施するための形態】
【００１５】
以下、この発明の実施の形態を図面を参照しながら説明する。
［基本的構成］
【００１６】
図１を参照して、この実施例のデータ処理装置は、基本的に次のように構成される。取り込み手段１は、複数画素の画素データを第１モードに対応して取り込む。アクセス手段２は、取り込み手段１によって取り込まれた画素データの書き込みおよび読み出しのためにメモリ６にアクセスする。合成手段３は、取り込み手段１によって取り込まれた画素データとアクセス手段２によってメモリ６から読み出された画素データとを合成する。書き込み手段４は、既定された複数の色の夫々に対応して設定された複数の色番号にそれぞれ対応する複数色の色データを第１モードに代替する第２モードに対応してメモリ６に書き込む。読み出し手段５は、既定された複数の色の１つを指定する指定色に対応する色番号である指定色番号に対応する色データをメモリ６から読み出す。
【００１７】
第１モードが選択されたときは、取り込まれた複数画素の画素データに基づいて所望の倍率を有する画像が作成される。一方、第２モードが選択されたときは、色番号の指定を制御することで所望の色彩ないし模様を有する画像が作成される。これによって、出力画像の多様性が高められる。
［実施例］
【００１８】
図２を参照して、この実施例のデータ処理装置１０は、撮像装置（図示せず）によって捉えられた被写界を表すビデオデータおよび／または図形や文字などのキャラクタを描画するための色データを各々が処理する処理回路ＰＲＣ１およびＰＲＣ２を含む。
【００１９】
ＣＰＵ２８は、代替的に選択されるカメラ画像モードおよびＯＳＤ（オン・スクリーン・ディスプレイ）モードのいずれか一方を処理回路ＰＲＣ１およびＰＲＣ２の各々に設定する。処理回路ＰＲＣ１およびＰＲＣ２は、共通の動作モードが設定されたとき共通の処理動作を実行し、互いに異なる動作モードが設定されたとき互いに異なる処理動作を実行する。
【００２０】
カメラ画像モードが設定されたとき、Ｈズーム回路１２ａは、ビデオデータをラスタ走査態様で取り込み、取り込まれたビデオデータの水平ズーム倍率を調整する。調整された水平ズーム倍率を有するビデオデータは、ビデオライトデータとして１ラインずつＬＭコントローラ１４ａに与えられる。ＬＭコントローラ１４ａは、与えられた各ラインのビデオライトデータをＬＭライトデータに変換し、変換されたＬＭライトデータをＲ／Ｗ信号およびＡＤＲＳ信号とともにラインメモリ１６ａに与える。
【００２１】
ここで、ビデオライトデータおよびＬＭライトデータはいずれも、複数画素の画素データによって形成される。また、１画素は８ビットで表現される。ただし、ビデオライトデータは８ビットを１バイトとして定義されたデータであるの対して、ＬＭライトデータは１６ビットを２バイトとして定義されたデータである。したがって、ビデオライトデータにおいては１画素が各バイトに割り当てられる一方、ＬＭライトデータにおいては２画素が各バイトに割り当てられる。
【００２２】
また、Ｒ／Ｗ信号はアクセス態様が“リード”および“ライト”のいずれであるかを示す信号であり、Ｈレベルが“リード”を示す一方、Ｌレベルが“ライト”を示す。ＡＤＲＳ信号はアクセス先のアドレス値を示す信号であり、アドレス値は、各ラインの先頭に相当するタイミングで“０”に設定され、２画素に相当する期間が経過する毎に更新される。アドレス値の上限値は、ビデオライトデータによって表現される画像の水平画素数の１／２に相当する。たとえば水平画素数が“６４０”であれば、アドレス値は、２画素に相当する期間が経過する毎に“０”から“３１９”までインクリメントされる。
【００２３】
図３（Ａ）を参照して、ラインメモリ１６ａは、８ビットの容量を各々が有する合計１０２４個のアドレスによって形成される。ＬＭコントローラ１４ａによって変換されたＬＭライトデータは、Ｒ／Ｗ信号が“ライト”を示すときにＡＤＲＳ信号が示すアドレスに書き込まれる。
【００２４】
カメラ画像モードにおいて、ＬＭコントローラ１４ａは、ＡＤＲＳ信号が共通のアドレスを示す期間（＝２画素期間）に、Ｒ／Ｗ信号の設定を“リード”および“ライト”の間で切り換える。厳密には、Ｒ／Ｗ信号は、前半の１画素期間に“リード”に設定され、後半の１画素期間に“ライト”に設定される。これによって、まず２画素の画素データが指定アドレスから読み出され、その後に別の２画素の画素データが指定アドレスに書き込まれる。
【００２５】
ビデオライトデータはラスタ走査態様でＨズーム回路１２ａから出力され、ＡＤＲＳ信号が示す数値は各ラインにおいて上述の要領で更新されるため、読み出される２画素の画素データは前ラインに属する一方、書き込まれる２画素の画素データは現ラインに属する。また、この２画素の水平位置は、前ラインおよび現ラインの間で一致する。
【００２６】
こうしてラインメモリ１６ａから読み出されたデータは、ＬＭリードデータとしてＬＭコントローラ１４ａに与えられる。ＬＭリードデータもまた、２画素が各バイト（＝１６ビット）に割り当てられたデータである。ＬＭコントローラ１４ａは、このようなデータを１画素が各バイト（＝８ビット）に割り当てられたデータに変換し、変換されたデータをビデオリードデータとして出力する。
【００２７】
掛け算器１８ａは、ＬＭコントローラ１４ａから出力されたビデオリードデータつまり前ラインのビデオデータに係数Ｋを掛け算する。一方、掛け算器２０ａは、Ｈズーム回路１２ａからビデオライトデータつまり現ラインのビデオデータに係数“１−Ｋ”を掛け算する。ここで、係数Ｋは、垂直ズーム倍率に相関する数値を示し、係数発生回路２２ａから出力される。加算器２４ａは、掛け算器１８ａの出力と掛け算器２０ａの出力とを互いに加算する。この結果、垂直ズーム倍率が調整されたビデオデータが処理回路ＰＲＣ１から出力される。
【００２８】
ＯＳＤモードが設定されたとき、ＣＰＵ２８は、ＣＰＵライトデータをＬＭコントローラ１４ａに与える。ＬＭコントローラ１４ａは、与えられたＣＰＵライトデータをＬＭライトデータとして定義し、定義されたＬＭライトデータをＲ／Ｗ信号およびＡＤＲＳ信号とともにラインメモリ１６ａに与える。
【００２９】
ここで、ＣＰＵライトデータおよびＬＭライトデータはいずれも、１バイトが８ビットで表現された２５６バイトのデータである。この２５６個のバイトには２５６個の色が既定順序で割り当てられる。また、ＡＤＲＳ信号が示す数値は１バイト毎に“０”から“２５５”まで増大する。さらに、Ｒ／Ｗ信号は、ＬＭライトデータがラインメモリ１６ａに与えられる期間に継続的に“ライト”を示す。
【００３０】
この結果、ＬＭライトデータは、図３（Ｂ）に示す要領でラインメモリ１６ａに書き込まれる。０番目の色を示すデータは０番目のアドレスに書き込まれ、１番目の色を示すデータは１番目のアドレスに書き込まれ、１番目の色を示すデータは１番目のアドレスに書き込まれる。同様にして、２５５番目の色のデータは、２５５番目のアドレスに書き込まれる。
【００３１】
ＬＭコントローラ１４ａは、このような書き込み処理が完了した後、ＣＰＵ２８によって指定された色を示すデータをＬＭリードデータとしてラインメモリ１６ａから読み出す。このとき、Ｒ／Ｗ信号は継続的に“リード”を示し、ＡＤＲＳ信号は指定された色に対応する数値を示す。こうして読み出されたＬＭリードデータは、ビデオリードデータとして掛け算器１８ａに与えられる。
【００３２】
ＯＳＤモードが設定されたとき、変数Ｋは継続的に“１”を示す。このため、掛け算器２０ａおよび加算器２４ａは実質的に意味をなさず、ビデオリードデータがそのまま処理回路ＰＲＣ１から出力される。
【００３３】
処理回路ＰＲＣ２の動作は、カメラ画像モードおよびＯＳＤモードのいずれにおいても、上述した処理回路ＰＲＣ１の動作と同じである。したがって、参照番号に付された“ａ”を“ｂ”に代えることで、重複した説明を省略する。
【００３４】
ミキサ２６は、こうして処理回路ＰＲＣ１およびＰＲＣ２から出力されたデータを指定の割合で混合する。これによって生成された混合データは、ビデオデータとしてＬＣＤモニタ（図示せず）に向けて出力される。
【００３５】
ＬＭコントローラ１４ａおよび１４ｂの各々は、図４に示すように構成される。ＣＰＵ２８は、上述したＣＰＵライトデータに加えて、ＣＰＵライトイネーブル信号，ＣＰＵライトセレクト信号，ビデオリードセレクト信号，ＣＰＵライトアドレス信号およびビデオＲ／Ｗアドレス信号を出力する。
【００３６】
このうち、ＣＰＵライトイネーブル信号は、ＡＮＤゲート３２，４０および４８に直接入力されるとともに、インバータ３４，４２，５０および６８を介してＡＮＤゲート３６，４４，５８および７０に入力される。ＣＰＵライトセレクト信号は、ＡＮＤゲート３２に直接入力される。ビデオリードセレクト信号は、ＡＮＤゲート３６および７０に直接入力されるとともに、インバータ５６を介してＡＮＤゲート５８に入力される。ＣＰＵライトアドレス信号は、ＡＮＤゲート４０に直接入力される。ビデオＲ／Ｗアドレス信号は、ＡＮＤゲート４４に直接入力される。
【００３７】
ＡＮＤゲート３２は、ＣＰＵライトイネーブル信号とＣＰＵライトセレクト信号とにＡＮＤ処理を施し、ＡＮＤ信号をＯＲゲート３８に入力する。ＡＮＤゲート３６は、インバータ３４から出力された反転信号とビデオリードセレクト信号とにＡＮＤ処理を施し、ＡＮＤ信号をＯＲゲート３８に入力する。ＯＲゲート３８は、ＡＮＤゲート３２から出力されたＡＮＤ信号とＡＮＤゲート３６から出力されたＡＮＤ信号とにＯＲ処理を施し、ＯＲ信号をＲ／Ｗ信号として出力する。
【００３８】
ＡＮＤゲート４０は、ＣＰＵライトイネーブル信号とＣＰＵライトアドレス信号とにＡＮＤ処理を施し、ＡＮＤ信号をＯＲゲート４６に入力する。ＡＮＤゲート４４は、インバータ４２から出力された反転信号とビデオＲ／Ｗアドレス信号とにＡＮＤ処理を施し、ＡＮＤ信号をＯＲゲート４６に入力する。ＯＲゲート４６は、ＡＮＤゲート４０から出力されたＡＮＤ信号とＡＮＤゲート４４から出力されたＡＮＤ信号とにＯＲ処理を施し、ＯＲ信号をＡＤＲＳ信号として出力する。
【００３９】
ＡＮＤゲート４８は、ＣＰＵライトイネーブル信号とＣＰＵライトデータとにＡＮＤ処理を施し、ＡＮＤ信号をＯＲゲート６０に入力する。ＡＮＤゲート５８は、インバータ５０から出力された反転信号と後述する多重回路ＭＰ１から出力された結合データとインバータ５６から出力された反転信号とにＡＮＤ処理を施し、ＡＮＤ信号をＯＲゲート６０に入力する。ＯＲゲート６０は、ＡＮＤゲート４８から出力されたＡＮＤ信号とＡＮＤゲート５８から出力されたＡＮＤ信号とにＯＲ処理を施し、ＯＲ信号をＬＭライトデータとして出力する。
【００４０】
ＡＮＤゲート７０は、後述する分離回路ＳＰ１から出力されたデータとインバータ６８から出力された反転信号とビデオリードセレクト信号とにＡＮＤ処理を施し、ＡＮＤ信号をビデオリードデータとして出力する。
【００４１】
多重回路ＭＰ１は、ライトバッファ５４と結合器５２とによって形成される。ライトバッファ５４は、Ｈズーム回路１２ａまたは１２ｂから入力されたビデオライトデータを１画素おきに取り込む。結合器５２は、Ｈズーム回路１２ａまたは１２ｂから入力されたビデオライトデータとライトバッファ５４に格納されたビデオライトデータとを１画素おきに結合する。ライトバッファ５４の取り込み処理および結合器５２の結合処理は代替的に実行され、これによって連続する２画素が２バイトに割り当てられる。
【００４２】
分離回路ＳＰ１は、分割器６２，リードバッファ６４およびセレクタ６６によって形成される。分割器６２は、ラインメモリ１６ａまたは１６ｂから読み出されたＬＭリードデータを２分割し、前半８ビットのデータをセレクタ６６に直接入力する一方、後半８ビットのデータをリードバッファ６４を介してセレクタ６６に入力する。セレクタ６６にはまた、ラインメモリ１６ａまたは１６ｂから読み出されたＬＭリードデータが直接入力される。
【００４３】
セレクタ６６は、カメラ画像モードが設定されたとき、分割器６２から出力された前半８ビットのデータとリードバッファ６４から出力された後半８ビットのデータとを交互に選択する。カメラ画像モードでは、ＬＭリードデータは１画素期間おきにラインメモリ１６ａまたは１６ｂから読み出される。また、こうして読み出されたＬＭリードデータは、２バイト（＝１６ビット）に２画素が割り当てられたデータに相当する。したがって、セレクタ６６が上述の要領で動作することで、１バイト（＝８ビット）に１画素が割り当てられたデータがセレクタ６６から連続的に出力される。
【００４４】
セレクタ６６はまた、ＯＳＤモードが設定されたとき、ラインメモリ１６ａまたは１６ｂから読み出されたＬＭリードデータを継続的に選択する。この結果、１バイト（＝８ビット）に１色が割り当てられたデータがセレクタ６６から連続的に出力される。
【００４５】
図５（Ａ）〜図５（Ｉ）を参照して、ＬＭコントローラ１４ａおよび１４ｂの各々は、カメラ画像モードにおいて次のように動作する。なお、カメラ画像モードにおいては、ＣＰＵライトイネーブル信号は継続的にＬレベルを示す。
【００４６】
ビデオクロックが図５（Ａ）に示す要領で変化するとき、ビデオリードセレクト信号は図５（Ｂ）に示す要領で変化し、ビデオＲ／Ｗアドレス信号は図５（Ｃ）に示す要領で変化する。ビデオクロックの１周期は１画素期間に相当し、ビデオリードセレクト信号は１画素期間が経過する毎にＨレベルとＬレベルとの間で変化し、そしてビデオＲ／Ｗアドレス信号が示す数値はビデオリードセレクト信号の立ち上がりに応答して更新される。
【００４７】
ＣＰＵライトイネーブル信号は継続的にＬレベルを示すため、ビデオリードセレクト信号はＲ／Ｗ信号としてＯＲ回路３８から出力され、ビデオＲ／Ｗアドレス信号はＡＤＲＳ信号としてＯＲ回路４６から出力される。
【００４８】
したがって、ＬＭリードデータは、ビデオリードセレクト信号がＨレベルを示す期間に図５（Ｄ）に示す要領でラインメモリ１６ａまたは１６ｂから読み出される。また、リードバッファ６４からは、ＬＭリードデータの下位８ビットが図５（Ｅ）に示す要領で出力される。この結果、ビデオリードデータは、図５（Ｆ）に示す要領でＡＮＤ回路７０から出力される。
【００４９】
また、ビデオライトデータは図５（Ｇ）に示す要領で入力され、その一部が図５（Ｈ）に示す要領でライトバッファ５４から出力される。この結果、ＬＭライトデータは図５（Ｉ）に示す要領でＯＲ回路６０から出力される。
【００５０】
図６（Ａ）〜図６（Ｅ）を参照して、ＯＳＤモードの下で２５６色の色データをラインメモリ１６ａまたは１６ｂに書き込むとき、ＬＭコントローラ１４ａおよび１４ｂの各々は、次のように動作する。
【００５１】
ＣＰＵクロックが図６（Ａ）に示す要領で変化するとき、ＣＰＵライトイネーブル信号は図６（Ｂ）に示す要領で変化し、ＣＰＵライトセレクト信号は図６（Ｃ）に示す要領で変化する。ＣＰＵライトイネーブル信号およびＣＰＵライトセレクト信号はいずれも、ＣＰＵクロックの立ち上がりから２５６クロック期間にわたってＨレベルを示す。
【００５２】
図６（Ｄ）から分かるように、ＣＰＵライトアドレス信号が示す数値は、ＣＰＵライトイネーブル信号およびＣＰＵライトセレクト信号がＨレベルを示す期間において、ＣＰＵクロックが立ち上がる毎に“０”〜“２５５”までインクリメントされる。また、図６（Ｅ）から分かるように、ＣＰＵライトデータが示す色は、ＣＰＵライトイネーブル信号およびＣＰＵライトセレクト信号がＨレベルを示す期間において、ＣＰＵクロックが立ち上がる毎に０番目の色から２５５番目の色まで更新される。この結果、２５６色の色データがラインメモリ１６ａまたは１６ｂの２５６個のアドレスにそれぞれ書き込まれる。
【００５３】
図７（Ａ）〜図７（Ｄ）を参照して、ＯＳＤモードの下で指定色の色データをラインメモリ１６ａまたは１６ｂから読み出すとき、ＬＭコントローラ１４ａおよび１４ｂの各々は、次のように動作する。なお、色データを読み出すとき、ＣＰＵライトイネーブル信号は継続的にＬレベルを示す。
【００５４】
ビデオクロックは、図７（Ａ）に示す要領で変化する。上述と同様、ビデオクロックの１周期は１画素期間に相当する。３８番目の色を示す色データを１０画素期間にわたって読み出すとき、ビデオリードセレクト信号はビデオクロックの立ち上がりから１０クロック期間にわたってＨレベルを示し、ビデオＲ／Ｗアドレス信号は同じ１０クロック期間にわたって“３８”を示す。３８番目の色を示す色データは、ＬＭリードデータまたはビデオリードデータとして、図７（Ｄ）に示す要領で出力される。
【００５５】
ＣＰＵ２８は、処理回路ＰＲＣ１およびＰＲＣ２の各々に対応して、図８に示すフロー図に従う処理を実行する。
【００５６】
まずステップＳ１で、カメラ画像モードおよびＯＳＤモードのいずれが選択されたかを判別する。カメラ画像モードが選択されたときはステップＳ３〜Ｓ５を経て処理を終了し、ＯＳＤモードが選択されたときはステップＳ７〜Ｓ１１を経て処理を終了する。
【００５７】
ステップＳ３では、水平ズーム倍率および垂直ズーム倍率を指定倍率に設定し、ステップＳ５ではラインメモリ１６ａまたは１６ｂに対するデータ書き込みおよびデータ読み出しを開始する。この結果、図５（Ａ）〜図５（Ｉ）に示す動作が継続的に実行される。
【００５８】
ステップＳ７では、２５６色の色データをラインメモリ１６ａまたは１６ｂに書き込む。書き込み動作は、図６（Ａ）〜図６（Ｅ）に示す要領で実行される。ステップＳ９ではズーム倍率を“１．０”に設定し、ステップＳ１１では指定色の色データを読み出す動作を開始する。指定色の色データは、図７（Ａ）〜図７（Ｄ）に示す要領でラインメモリ１６ａまたは１６ｂから読み出される。
【００５９】
以上の説明から分かるように、カメラ画像モードが選択されると、Ｈズーム回路１２ａは、複数画素の画素データからなるビデオデータをラスタ走査態様で取り込む。ＬＭコントローラ１４ａは、Ｈズーム回路１２ａから出力されたビデオデータの書き込みおよび読み出しのために、ラインメモリ１６ａにアクセスする。掛け算器１８ａ，２０ａおよび加算器２４ａは、Ｈズーム回路１２ａから出力された現ラインのビデオデータとＬＭコントローラ１４ａによって読み出された前ラインのビデオデータとを合成する。カメラ画像モードに代えてＯＤＳモードが選択されると、ＬＭコントローラ１４ａは、２５６個の色番号にそれぞれ対応する２５６色の色データをラインメモリ１６ａに書き込む。ＬＭコントローラ１４ａは、こうして書き込まれた色データのうち指定色番号に対応する色データをラインメモリ１６ａから読み出す。
【００６０】
カメラ画像モードが選択されたときは、取り込まれたビデオデータに基づいて所望の倍率を有する画像が作成される。一方、ＯＳＤモードが選択されたときは、色番号の指定を制御することで所望の色彩ないし模様を有する画像が作成される。これによって、出力画像の多様性が高められる。
【００６１】
なお、この実施例では、ラインメモリ１６ａおよび１６ｂの各々に１０２４個のアドレスを設けるようにしているが、アドレスの数は“１０２４”に限られるものではない。また、この実施例のデータ処理装置１０は、ビデオデータおよびＯＳＤデータを再生するあらゆる電子機器に適用することができる。
【符号の説明】
【００６２】
１０  …データ処理装置
１２ａ，１２ｂ  …Ｈズーム回路
１４ａ，１４ｂ  …ＬＭコントローラ
１６ａ，１６ｂ  …ラインメモリ
１８ａ，１８ｂ，２０ａ，２０ｂ  …掛け算器
２４ａ，２４ｂ  …加算器
２６  …ミキサ
２８  …ＣＰＵ
【図１】
2012090179.tif 000003
【図２】
2012090179.tif 000004
【図３】
2012090179.tif 000005
【図４】
2012090179.tif 000006
【図５】
2012090179.tif 000007
【図６】
2012090179.tif 000008
【図７】
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【図８】
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