(57)【要約】【課題】隣接する活性領域の間で電気的な短絡（ショート）が発生することを防止した半導体装置の製造方法を提供する。【解決手段】ゲート電極６ａを挟んだ両側の活性領域５上にシリコン膜１２を選択的にエピタキシャル成長させる工程と、複数のワード配線層ＷＬの各間に反射防止膜を埋め込んで平坦化した後、この平坦化した面上に、互いに隣接する活性領域５の各間において第１の方向Ｘに延在する開口部を有するマスクパターンを形成する工程と、マスクパターンの開口部から露出した部分を半導体基板の表面が露出するまでドライエッチングにより除去する工程とを含む。これにより、互いに隣接する活性領域５の間でシリコン膜１２が横方向にエピタキシャル成長することによって連結された部分を、ドライエッチングにより切断し除去することができる。【選択図】図１
2012054291.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の表層に形成した素子分離用の溝部に素子分離絶縁膜を埋め込むことによって、この素子分離絶縁膜の間に第１の方向に延在する複数の活性領域を並べて形成する工程と、
前記半導体基板の表層に、前記複数の活性領域を横切るように第２の方向に延在する複数の埋め込みゲート用の溝部を並べて形成する工程と、
前記埋め込みゲート用の溝部から露出した活性領域の表面を覆うゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜を介して前記活性領域上を跨ぐように前記埋め込みゲート用の溝部に埋め込まれたゲート電極を構成すると共に、前記半導体基板の面上において前記第２の方向に延在する複数のワード配線層を並べて形成する工程と、
前記ワード配線層の両側面を覆うサイドウォール絶縁膜を形成する工程と、
前記ゲート電極を挟んだ両側の活性領域上にシリコン膜を選択的にエピタキシャル成長させる工程と、
前記複数のワード配線層の各間に反射防止膜を埋め込んで平坦化した後、この平坦化した面上に、互いに隣接する活性領域の各間において前記第１の方向に延在する開口部を有するマスクパターンを形成する工程と、
前記マスクパターンの開口部から露出した部分を前記半導体基板の表面が露出するまでドライエッチングにより除去する工程とを含むことを特徴とする半導体装置の製造方法。
【請求項２】
前記互いに隣接する活性領域の間でシリコン膜が横方向にエピタキシャル成長することによって連結された部分を、前記ドライエッチングにより切断し除去することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記活性領域を前記第１の方向において島状に複数並べて形成することを特徴とする請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
前記活性領域を横切る２本の埋め込みゲート用の溝部と、前記第１の方向において隣接する活性領域の間を横切る１本のダミーゲート用の溝部とを同時に並べて形成し、
前記埋め込みゲート用の溝部にゲート電極を構成するワード配線層と、前記ダミーゲート用の溝部にダミーゲート電極を構成するワード配線層とを同時に埋め込み形成することを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項５】
前記ワード配線層として、ポリシリコン膜と金属膜とを順に積層して形成することを特徴とする請求項１〜４の何れか一項に記載の半導体装置の製造方法。
【請求項６】
前記金属膜の上に、キャップ絶縁膜を積層して形成することを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項７】
前記ゲート電極を挟んだ両側の活性領域にイオンを注入することによって不純物拡散層を形成することを特徴とする請求項１〜６の何れか一項に記載の半導体装置の製造方法。
【請求項８】
前記マスクパターンを除去した後に、前記複数のワード配線層の各間に埋め込まれた状態で、その面上を覆う層間絶縁膜を形成する工程と、
前記層間絶縁膜上に、前記ゲート電極を挟んだ両側の活性領域に臨む位置に開口部を有するマスクパターンを形成する工程と、
前記マスクパターンの開口部から露出した部分を前記シリコン膜が露出するまでドライエッチングにより除去してコンタクトホールを形成する工程と、
前記コンタクトホールにコンタクトプラグを埋め込み形成する工程とを含むことを特徴とする請求項１〜７の何れか一項に記載の半導体装置の製造方法。
【請求項９】
前記コンタクトプラグの上に、下部電極、容量絶縁膜及び上部電極から構成されるキャパシタを形成する工程を含むことを特徴とする請求項８に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
近年、半導体素子の微細化に伴って、トランジスタの寸法も縮小される傾向にあり、この寸法縮小によりトランジスタの短チャネル効果がより顕著になってきている。例えば、ＤＲＡＭ（Dynamic Random Access Memory）などでは、メモリーセル寸法の縮小化によって、トランジスタのチャネル長も縮小されるため、トランジスタのパフォーマンスが低下してしまい、メモリーセルのリテンションや書き込み特性の悪化などが問題となってきている。
【０００３】
そこで、このような問題を解決するために、半導体基板に溝（トレンチ）を形成してチャネルを３次元構造としたリセス（トレンチ）型ＦＥＴ（Field Effect Transistor）や、溝の間にフィンを形成してチャネルを３次元構造としたフィン型ＦＥＴなどが開発されている（例えば、特許文献１〜３を参照）。
【０００４】
具体的に、トレンチ型ＦＥＴは、半導体基板に溝を形成し、この溝内にゲート絶縁膜を介してゲート電極を形成することで、チャネルを３次元構造としたものである。一方、フィン型ＦＥＴは、半導体基板に形成された溝の間から突き出したフィンを跨ぐようにゲート絶縁膜を介してゲート電極を形成することで、チャネルを３次元構造としたものである。何れの場合も、チャネル幅に対してゲート長を長くすることができるため、短チャネル効果を抑制することが可能となっている。
【０００５】
また、ＤＲＡＭでは、メモリーセル寸法の縮小化に伴って、このメモリーセルを構成する選択用トランジスタに、半導体基板の表層にゲート電極を埋め込んだ埋め込みゲート型のトランジスタを採用することも検討されている。
【０００６】
この埋め込みゲート型のトランジスタでは、ゲート電極（ワード線）が半導体基板の表層に埋め込まれているため、ゲート電極が基板表面よりも上方に突き出すことがなく、また、メモリーセルと接続される配線のうち半導体基板の上層に位置するのはビット線だけとなるため、半導体基板上にメモリーセルを構成するコンデンサやコンタクトプラグ等を形成する際の配置が容易となるだけでなく、その加工の困難さを軽減できるメリットがある。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００５−０６４５００号公報
【特許文献２】特開２００７−０２７７５３号公報
【特許文献３】特開２００７−３０５８２７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
ところで、上述した埋め込みゲート型のトランジスタでは、ゲート電極を形成した後に、このゲート電極を挟んだ両側の活性領域上にシリコン膜を選択的にエピタキシャル成長させることによって、ゲート電極を挟んだ両側の活性領域に形成されるソース・ドレイン領域（不純物拡散層）をせり上げ構造としたものがある。
【０００９】
しかしながら、従来の半導体装置の製造方法では、活性領域上にシリコン膜を選択的にエピタキシャル成長させた際に、このシリコン膜が活性領域上から横方向に異常成長することがあり、隣接する活性領域の間でシリコン膜が連結された場合には、その間で電気的な短絡（ショート）が発生するといった問題があった。
【課題を解決するための手段】
【００１０】
本発明に係る半導体装置の製造方法は、半導体基板の表層に形成した素子分離用の溝部に素子分離絶縁膜を埋め込むことによって、この素子分離絶縁膜の間に第１の方向に延在する複数の活性領域を並べて形成する工程と、半導体基板の表層に、複数の活性領域を横切るように第２の方向に延在する複数の埋め込みゲート用の溝部を並べて形成する工程と、埋め込みゲート用の溝部から露出した活性領域の表面を覆うゲート絶縁膜を形成する工程と、ゲート絶縁膜を介して活性領域上を跨ぐように埋め込みゲート用の溝部に埋め込まれたゲート電極を構成すると共に、半導体基板の面上において第２の方向に延在する複数のワード配線層を並べて形成する工程と、ワード配線層の両側面を覆うサイドウォール絶縁膜を形成する工程と、ゲート電極を挟んだ両側の活性領域上にシリコン膜を選択的にエピタキシャル成長させる工程と、複数のワード配線層の各間に反射防止膜を埋め込んで平坦化した後、この平坦化した面上に、互いに隣接する活性領域の各間において第１の方向に延在する開口部を有するマスクパターンを形成する工程と、マスクパターンの開口部から露出した部分を半導体基板の表面が露出するまでドライエッチングにより除去する工程とを含むことを特徴とする。
【発明の効果】
【００１１】
以上のように、本発明では、互いに隣接する活性領域の間でシリコン膜が横方向にエピタキシャル成長することによって連結された部分が発生した場合でも、このシリコン膜が連結された部分を反射防止膜と共にドライエッチングにより除去できるため、これら隣接する活性領域の間で電気的な短絡（ショート）が発生することを防止することが可能である。
【図面の簡単な説明】
【００１２】
【図１】本発明を適用して製造される半導体装置の一部を透過して示す平面図である。
【図２】図１中に示す半導体装置の切断線Ａ−Ａ’による断面図である。
【図３Ａ】本発明を適用した半導体装置の製造工程を説明するための本工程における平面図である。
【図３Ｂ】本発明を適用した半導体装置の製造工程を説明するための図３Ａ中に示す切断線Ａ−Ａ’による断面図である。
【図３Ｃ】本発明を適用した半導体装置の製造工程を説明するための図３Ａ中に示す切断線Ｂ−Ｂ’による断面図である。
【図３Ｄ】本発明を適用した半導体装置の製造工程を説明するための図３Ａ中に示す切断線Ｃ−Ｃ’による断面図である。
【図４Ａ】本発明を適用した半導体装置の製造工程を説明するための本工程における平面図である。
【図４Ｂ】本発明を適用した半導体装置の製造工程を説明するための図４Ａ中に示す切断線Ａ−Ａ’による断面図である。
【図４Ｃ】本発明を適用した半導体装置の製造工程を説明するための図４Ａ中に示す切断線Ｂ−Ｂ’による断面図である。
【図４Ｄ】本発明を適用した半導体装置の製造工程を説明するための図４Ａ中に示す切断線Ｃ−Ｃ’による断面図である。
【図５Ａ】本発明を適用した半導体装置の製造工程を説明するための本工程における平面図である。
【図５Ｂ】本発明を適用した半導体装置の製造工程を説明するための図５Ａ中に示す切断線Ａ−Ａ’による断面図である。
【図５Ｃ】本発明を適用した半導体装置の製造工程を説明するための図５Ａ中に示す切断線Ｂ−Ｂ’による断面図である。
【図５Ｄ】本発明を適用した半導体装置の製造工程を説明するための図５Ａ中に示す切断線Ｃ−Ｃ’による断面図である。
【図６Ａ】本発明を適用した半導体装置の製造工程を説明するための本工程における平面図である。
【図６Ｂ】本発明を適用した半導体装置の製造工程を説明するための図６Ａ中に示す切断線Ａ−Ａ’による断面図である。
【図６Ｃ】本発明を適用した半導体装置の製造工程を説明するための図６Ａ中に示す切断線Ｂ−Ｂ’による断面図である。
【図６Ｄ】本発明を適用した半導体装置の製造工程を説明するための図６Ａ中に示す切断線Ｃ−Ｃ’による断面図である。
【図７Ａ】本発明を適用した半導体装置の製造工程を説明するための本工程における平面図である。
【図７Ｂ】本発明を適用した半導体装置の製造工程を説明するための図７Ａ中に示す切断線Ａ−Ａ’による断面図である。
【図７Ｃ】本発明を適用した半導体装置の製造工程を説明するための図７Ａ中に示す切断線Ｂ−Ｂ’による断面図である。
【図７Ｄ】本発明を適用した半導体装置の製造工程を説明するための図７Ａ中に示す切断線Ｃ−Ｃ’による断面図である。
【図８Ａ】本発明を適用した半導体装置の製造工程を説明するための本工程における平面図である。
【図８Ｂ】本発明を適用した半導体装置の製造工程を説明するための図８Ａ中に示す切断線Ａ−Ａ’による断面図である。
【図８Ｃ】本発明を適用した半導体装置の製造工程を説明するための図８Ａ中に示す切断線Ｂ−Ｂ’による断面図である。
【図８Ｄ】本発明を適用した半導体装置の製造工程を説明するための図８Ａ中に示す切断線Ｃ−Ｃ’による断面図である。
【図９Ａ】本発明を適用した半導体装置の製造工程を説明するための本工程における平面図である。
【図９Ｂ】本発明を適用した半導体装置の製造工程を説明するための図９Ａ中に示す切断線Ａ−Ａ’による断面図である。
【図９Ｃ】本発明を適用した半導体装置の製造工程を説明するための図９Ａ中に示す切断線Ｂ−Ｂ’による断面図である。
【図９Ｄ】本発明を適用した半導体装置の製造工程を説明するための図９Ａ中に示す切断線Ｃ−Ｃ’による断面図である。
【図１０Ａ】本発明を適用した半導体装置の製造工程を説明するための本工程における平面図である。
【図１０Ｂ】本発明を適用した半導体装置の製造工程を説明するための図１０Ａ中に示す切断線Ａ−Ａ’による断面図である。
【図１０Ｃ】本発明を適用した半導体装置の製造工程を説明するための図１０Ａ中に示す切断線Ｂ−Ｂ’による断面図である。
【図１０Ｄ】本発明を適用した半導体装置の製造工程を説明するための図１０Ａ中に示す切断線Ｃ−Ｃ’による断面図である。
【図１１Ａ】本発明を適用した半導体装置の製造工程を説明するための本工程における示す平面図である。
【図１１Ｂ】本発明を適用した半導体装置の製造工程を説明するための図１１Ａ中に示す切断線Ａ−Ａ’による断面図である。
【図１１Ｃ】本発明を適用した半導体装置の製造工程を説明するための図１１Ａ中に示す切断線Ｂ−Ｂ’による断面図である。
【図１１Ｄ】本発明を適用した半導体装置の製造工程を説明するための図１１Ａ中に示す切断線Ｃ−Ｃ’による断面図である。
【図１２Ａ】本発明を適用した半導体装置の製造工程を説明するための本工程における平面図である。
【図１２Ｂ】本発明を適用した半導体装置の製造工程を説明するための図１２Ａ中に示す切断線Ａ−Ａ’による断面図である。
【図１２Ｃ】本発明を適用した半導体装置の製造工程を説明するための図１２Ａ中に示す切断線Ｂ−Ｂ’による断面図である。
【図１２Ｄ】本発明を適用した半導体装置の製造工程を説明するための図１２Ａ中に示す切断線Ｃ−Ｃ’による断面図である。
【発明を実施するための形態】
【００１３】
以下、本発明を適用した半導体装置の製造方法について、図面を参照して詳細に説明する。
なお、以下の説明で用いる図面は、特徴をわかりやすくするために、便宜上特徴となる部分を拡大して示している場合があり、各構成要素の寸法比率などが実際と同じであるとは限らない。また、以下の説明において例示される材料、寸法等は一例であって、本発明はそれらに必ずしも限定されるものではなく、その要旨を変更しない範囲で適宜変更して実施することが可能である。
【００１４】
先ず、本発明を適用して製造される半導体装置の具体的な構成について説明する。
なお、図１は、本発明を適用して製造される半導体装置の一部を透過して示す平面図である。図２は、図１中に示す半導体装置の線分Ａ−Ａ’による断面図である。
本発明を適用して製造される半導体装置は、例えば図１及び図２に示すように、最終的にＤＲＡＭとして機能させるものであり、ＤＲＡＭは、半導体基板１の面内に、複数のメモリーセルがマトリックス状に並んで配置されるセルアレイ領域と、このセルアレイ領域の周辺に位置して、各メモリーセルの動作を制御するための回路等が形成される周辺回路領域とを備えている。
【００１５】
また、セルアレイ領域に配置されるメモリーセルは、選択用トランジスタＴｒと、この選択用トランジスタＴｒのソース・ドレインの何れか一方と電気的に接続されるキャパシタＣａとから概略構成されている。
【００１６】
具体的に、この半導体装置のセルアレイ領域には、図１示すように、半導体基板１の表層に複数の素子分離用の溝部２を形成し、これら複数の溝部２に素子分離絶縁膜３を埋め込むことによって形成された素子分離領域４と、この素子分離領域４によって絶縁分離された複数の活性領域５とが設けられている。
【００１７】
このうち、素子分離領域４は、ＳＴＩ(Shallow Trench Isolation)と呼ばれるものであり、上述した素子分離用の溝部２に素子分離絶縁膜３を埋め込むことによって、隣接する活性領域５の間を絶縁分離している。
【００１８】
一方、活性領域５は、半導体基板１の一部からなり、素子分離用の溝部２に埋め込まれた素子分離絶縁膜３（素子分離領域４）によって、島状に区画形成されている。具体的に、活性領域５は、平面視で矩形の両端が丸みを帯びた形状を有しており、第１の方向Ｘに延在しながら、この第１の方向Ｘ及び第１の方向Ｘと直交する方向に各々間隔を空けて複数並んで設けられている。
【００１９】
ここで、上記図１に示す半導体装置では、セルサイズが６Ｆ２（Ｆは最小加工寸法）となるレイアウトを採用しており、１つの活性領域５に２ビットのメモリーセルが配置された構造となっている。このため、各活性領域５には、２つの選択用トランジスタＴｒが配置されている。
【００２０】
具体的に、この半導体装置のセルアレイ領域には、図１及び図２に示すように、活性領域５を横切るように第２の方向Ｙに延在されたストライプ状のワード配線層ＷＬが、第２の方向Ｙと直交する方向に間隔を空けて複数並んで設けられている。このうち、活性領域５を横切る２本のワード配線層ＷＬが選択用トランジスタＴｒのゲート電極６ａとして機能し、隣接する活性領域５の各間を通過する１本のワード配線層ＷＬが素子分離用のダミーゲート電極６ｂとして機能する。
【００２１】
ゲート電極６ａは、半導体基板１の表層に形成された埋め込みゲート用の溝部７ａに一部が埋め込まれると共に、この溝部７ａから露出した活性領域５の表面を覆うゲート絶縁膜８を介して活性領域５上を跨ぐように形成されることによって、いわゆる埋め込みゲート型のチャネル構造を有している。
【００２２】
ダミーゲート電極６ｂは、所定の電位をかけることによって、隣接するトランジスタの間を分離する、又は、所定の電位を維持することで、寄生トランジスタをオフ状態として分離するものであり、隣接する活性領域５の間の素子分離領域４（素子分離絶縁膜３）に上記埋め込みゲート用の溝部７ａと同様のダミーゲート用の溝部７ｂが形成されて、この溝部７ｂに上記ゲート電極６ａと同様に埋め込み形成されている。
【００２３】
これらゲート電極６ａ及びダミーゲート電極６ｂ（ワード配線層ＷＬ）は、ポリシリコン膜９ａと金属膜９ｂとを順に積層した多層膜からなり、活性領域５（半導体基板１）の表面よりも上方に突出して設けられている。また、この金属膜９ｂ上には、これらゲート電極６ａ及びダミーゲート電極６ｂの上面を保護するキャップ絶縁膜９ｃが設けられている。さらに、キャップ絶縁膜９ｃを含むワード配線層ＷＬ（ポリシリコン膜９ａ及び金属膜９ｂ）の両側面には、それぞれサイドウォール絶縁膜１０が設けられている。
【００２４】
各活性領域５のゲート電極６ａを挟んだ中央部と両端部には、それぞれ不純物拡散層１１ａ，１１ｂが設けられている。このうち、中央部の不純物拡散層１１ａが選択用トランジスタＴｒのドレイン領域Ｄとして機能し、両端部の不純物拡散層１１ｂが選択用トランジスタＴｒのソース領域Ｓとして機能する。
【００２５】
さらに、これら不純物拡散層１１ａ，１１ｂの上に、シリコン膜１２を選択的にエピタキシャル成長させることによって、選択用トランジスタＴｒのソース・ドレイン領域Ｓ，Ｄを活性領域５（半導体基板１）の表面よりも上方に突出させたせり上げ構造となっている。
【００２６】
また、これらシリコン膜１２を含む不純物拡散層１１ａ，１１ｂ（ドレイン領域Ｄ及びソース領域Ｓ）の直上には、これらの面上を覆う第１の層間絶縁膜１３を貫通する第１のコンタクトホール１４ａ，１４ｂが設けられている。そして、ドレイン領域Ｓ及びソース領域Ｄ（シリコン膜１２）は、これら第１のコンタクトホール１４ａ，１４ｂに埋め込まれた第１のコンタクトプラグ１５ａ，１５ｂと電気的に接続されている。なお、各活性領域５に配置される２つの選択用トレンチトランジスタＴｒでは、１つのコンタクトプラグ１５ａを共有している。
【００２７】
また、第１の層間絶縁膜１３の上には、その全面を覆う第２の層間絶縁膜１６が設けられている。そして、各第１のコンタクトプラグ１５ａの直上には、第２の層間絶縁膜１６を貫通する第２のコンタクトホール１７が設けられ、この第２のコンタクトホール１７に埋め込まれた第２のコンタクトプラグ１８がコンタクトプラグ１５ａと電気的に接続されている。さらに、各第２のコンタクトプラグ１８は、その直上に形成されたビット配線層ＢＬと電気的に接続されている。
【００２８】
ビット配線層ＢＬは、第２の方向Ｙと直交する方向に折れ線状に延在されて、第２の方向Ｙに間隔を空けて複数並んで設けられている。また、各ビット配線層ＢＬは、第２の方向Ｙと直交する方向に並ぶ各活性領域５の中央部分を順次通過することにより、各選択用トランジスタＴｒのドレイン領域Ｄ上にある第２のコンタクトプラグ１８と電気的に接続されている。
【００２９】
また、第２の層間絶縁膜１６の上には、その全面を覆う第３の層間絶縁膜１９が設けられている。そして、各第１のコンタクトプラグ１５ｂの直上には、第２及び第３の層間絶縁膜１６，１９を貫通する第３のコンタクトホール２０が設けられ、この第３のコンタクトホール２０に埋め込まれた第３のコンタクトプラグ２１が第１のコンタクトプラグ１５ｂと電気的に接続されている。さらに、各第３のコンタクトプラグ２１は、その直上に形成されたキャパシタＣａと電気的に接続されている。
【００３０】
キャパシタＣａは、下部電極膜２２と容量絶縁膜２３と上部電極膜２４とが順に積層されて構成されている。このうち、下部電極膜２２は、各第３のコンタクトプラグ２１の直上に位置して有底円筒状のシリンダ形状を有している。また、各下部電極膜２２は、その間に配置された第４の層間絶縁膜２５によって絶縁分離されている。容量絶縁膜２３は、下部電極膜２２及び第４の層間絶縁膜２５の表面を覆うように形成されている。上部電極膜２４は、下部電極膜２２の内側に埋め込まれた状態で容量絶縁膜２３の面上を覆うように形成されている。
【００３１】
なお、キャパシタＣａについては、このような下部電極膜２２の内面のみを電極として利用するシリンダ型に限らず、下部電極膜２２の内面及び外面を電極として利用するクラウン型などであってもよく、その構造について特に限定されるものではない。
【００３２】
そして、上部電極膜２４が形成された面上には、その全面を覆う第５の層間絶縁膜２６と、この第５の層間絶縁膜２６上にアルミニウム（Ａｌ）等を用いて形成された上部配線層２７と、この上部配線層２７が形成された面を覆う表面保護膜２８とが設けられている。
【００３３】
以上のような構造を有する半導体装置は、選択用トランジスタＴｒをオン状態にすることで、キャパシタＣａに蓄積した電荷の有無を判定し、情報の記憶動作を行うことが可能なＤＲＡＭとして機能させることができる。
【００３４】
次に、本発明を適用した半導体装置の製造方法として、上記図１及び図２に示す半導体装置を製造する場合を例に挙げて説明する。
上記図１及び図２に示す半導体装置を製造する際は、先ず、図３Ａ〜図３Ｄに示すように、加工前の半導体基板１を用意し、半導体基板１の表層に素子分離用の溝部３を形成した後、この溝部３に素子分離絶縁膜４を埋め込むことによって、素子分離領域４と、この素子分離領域４によって絶縁分離された複数の活性領域５とを形成する。半導体基板１には、例えば所定濃度のＰ型不純物を含有するシリコン（Ｓｉ）基板などを用いることができる。素子分離絶縁膜３には、例えばシリコン酸化膜（ＳｉＯ２）などを用いることができる。
【００３５】
次に、図４Ａ〜図４Ｄに示すように、半導体基板１の上にレジストを塗布した後、このレジストをリソグラフィ(Lithography)技術によりパターニングしながら、上記溝部７ａ，７ｂに対応した位置に開口部３０ａを有するレジストパターン３０を形成する。そして、このレジストパターン３０をマスクとして用いたドライエッチングによりパターニングしながら、半導体基板１の表層に複数の埋め込みゲート用及びダミーゲート用の溝部７ａ，７ｂを形成する。
【００３６】
次に、図５Ａ〜図５Ｄに示すように、活性領域５の表面を熱酸化により酸化させて酸化シリコン膜（ＳｉＯ２）からなるゲート絶縁膜８を形成する。また、ゲート絶縁膜８は、熱酸化によるシリコン酸化膜に限定せれず、ＣＶＤ法により形成される高温酸化シリコン膜（ＨＴＯ）や、高誘電率膜などであってもよい。
【００３７】
そして、レジストパターン３０を除去した後、半導体基板１の全面に亘って、上記ゲート電極６ａ及びダミーゲート電極６ｂ（ワード配線層ＷＬ）となるポリシリコン膜９ａ及び金属膜９ｂ順に積層して形成する。ポリシリコン膜９ａは、ＣＶＤ法での成膜時にリン等の不純物を含有させて形成することができる。また、成膜時に不純物を含有しないように形成したポリシリコン膜９ａに、後の工程でＮ型又はＰ型の不純物をイオン注入法により導入してもよい。金属膜９ｂは、タングステン（Ｗ）や、窒化タングステン（ＷＮ）、タングステンシリサイド（ＷＳｉ）等の高融点金属を用いて形成することができる。さらに、この金属膜９ｂ上に、窒化シリコン等からなるキャップ絶縁膜９ｃを積層する。
【００３８】
その後、キャップ絶縁膜９ｃの上にレジストを塗布した後、このレジストをリソグラフィ(Lithography)技術によりパターニングしながら、上記ゲート電極６ａ及びダミーゲート電極６ｂ（ワード配線層ＷＬ）に対応した形状のレジストパターン（図示せず。）を形成する。そして、このレジストパターンをマスクとして用いたドライエッチングにより、ポリシリコン膜９ａ、金属膜９ｂ及びキャップ絶縁膜９ｃを上記ゲート電極６ａ及びダミーゲート電極６ｂ（ワード配線層ＷＬ）に対応した形状にパターニングした後、レジストパターンを除去する。
【００３９】
その後、全面に亘ってシリコン窒化膜（Ｓｉ３Ｎ４）を成膜した後、異方性ドライエッチングによりエッチバックを行うことによって、ポリシリコン膜９ａ、金属膜９ｂ及びキャップ絶縁膜９ｃの両側面に、それぞれシリコン窒化膜からなるサイドウォール絶縁膜１０を形成する。
【００４０】
その後、各活性領域５のゲート電極６ａを挟んだ中央部と両端部に、それぞれリン等の不純物をイオン注入することによってＮ型の不純物拡散層１１ａ，１１ｂを形成する。
【００４１】
次に、図６Ａ〜図６Ｄに示すように、不純物拡散層１１ａ，１１ｂの上に、シリコン膜１２を選択的にエピタキシャル成長させる。このとき、図６Ａ，６Ｃ，６Ｄ中の囲み部分Ｚに示すように、シリコン膜１２が活性領域５（不純物拡散層１１ａ，１１ｂ）上から横方向に異常成長することがあり、隣接する活性領域５の間でシリコン膜１２が連結されてしまう場合がある。
【００４２】
そこで、本発明では、このシリコン膜１２が連結された部分１２ａを除去するために、先ず、図７Ａ〜図７Ｄに示すように、パターニングされたポリシリコン膜９ａ、金属膜９ｂ及びキャップ絶縁膜９ｃの各間に反射防止膜３１を埋め込んで平坦化する。そして、この平坦化された面上にレジストを塗布した後、レジストをリソグラフィ(Lithography)技術によりパターニングしながら、互いに隣接する活性領域５の各間において第１の方向Ｘに延在する開口部３２ａを有するマスクパターン３２を形成する。
【００４３】
次に、図８Ａ〜図８Ｄに示すように、マスクパターン３２の開口部３２ａから露出した部分を半導体基板１（活性領域５）の表面が露出するまでドライエッチングにより除去する。このとき、上述した隣接する活性領域５の間でシリコン膜１２が連結された部分１２ａを切断し除去することができる。そして、図９Ａ〜図９Ｄに示すように、エッチング後に反射防止膜３１及びマスクパターン３２を除去する。
【００４４】
その後は、図１０Ａ〜図１０Ｄに示すように、全面に亘って第１の層間絶縁膜１３を形成し、この上にレジストを塗布した後、レジストをリソグラフィ(Lithography)技術によりパターニングしながら、上記第１のコンタクトホール１４ａ，１４ｂに対応した位置に開口部３３ａを有するレジストパターン３３を形成する。
【００４５】
次に、図１１Ａ〜図１１Ｄに示すように、レジストパターン３３をマスクとして用いたドライエッチングによりパターニングしながら、第１の層間絶縁膜１３を貫通するコンタクトホール１４ａ，１４ｂを形成する。
【００４６】
次に、図１２Ａ〜図１２Ｄに示すように、ポリシリコン膜を成膜した後に、レジストパターン３３を除去する。これにより、第１のコンタクトホール１４ａ，１４ｂ埋め込まれた第１のコンタクトプラグ１５ａ，１５ｂが形成される。
【００４７】
その後は、図示を省略するものの、第１の層間絶縁膜１３の上に、その全面を覆う第２の層間絶縁膜１６を形成した後、各第１のコンタクトプラグ１５ａの直上に、第２の層間絶縁膜１６を貫通する第２のコンタクトホール１７を形成する。そして、この第２のコンタクトホール１７に埋め込まれた第２のコンタクトプラグ１８を形成し、更に、各第２のコンタクトプラグ１８の直上にビット配線層ＢＬを形成する。
【００４８】
また、第２の層間絶縁膜１６の上に、その全面を覆う第３の層間絶縁膜１９を形成した後、各第１のコンタクトプラグ１５ｂの直上に、第２及び第３の層間絶縁膜１６，１９を貫通する第３のコンタクトホール２０を形成する。そして、この第３のコンタクトホール２０に埋め込まれた第３のコンタクトプラグ２１を形成し、更に、各第３のコンタクトプラグ２１の直上に、下部電極膜２２及び第４の層間絶縁膜２５と、容量絶縁膜２３と、上部電極膜２４とを順に積層したキャパシタＣａを形成する。
【００４９】
また、上部電極膜２４が形成された面上に、その全面を覆う第５の層間絶縁膜２６と、この第５の層間絶縁膜２６上に上部配線層２７と、この上部配線層２７が形成された面を覆う表面保護膜２８とを形成する。
以上の工程を経ることによって、上記図１及び図２に示す半導体装置を製造することができる。
【００５０】
以上のように、本発明では、互いに隣接する活性領域５の間でシリコン膜１２が横方向にエピタキシャル成長することによって連結された部分１２ａが発生した場合でも、このシリコン膜１２が連結された部分１２ａを反射防止膜３１と共にドライエッチングにより除去できるため、これら隣接する活性領域５の間で電気的な短絡（ショート）が発生することを防止することが可能である。
【００５１】
なお、本発明は、上記実施形態のものに必ずしも限定されるものではなく、本発明の趣旨を逸脱しない範囲において種々の変更を加えることが可能である。
例えば、本発明を適用して製造される半導体装置は、上述した図１に示すような島状の活性領域５が第１の方向Ｘ及び第１の方向Ｘと直交する方向に各々間隔を空けて複数並んで設けられた構成に限らず、第１の方向Ｘに延長されたストライプ状の活性領域５が第１の方向Ｘと直交する方向に間隔を空けて複数並んで設けられた構成であってもよい。
【００５２】
この場合も、隣接する活性領域５の間でシリコン膜１２が横方向にエピタキシャル成長することによって連結された部分１２ａが発生した場合に、このシリコン膜１２が連結された部分１２ａを切断し除去することによって、これら隣接する活性領域５の間で電気的な短絡（ショート）が発生することを防止することが可能である。
【符号の説明】
【００５３】
１…半導体基板  ２…素子分離用の溝部  ３…素子分離絶縁膜  ４…素子分離領域  ５…活性領域  ６ａ…ゲート電極  ６ｂ…ダミーゲート電極  ７ａ…埋め込みゲート用の溝部  ７ｂ…ダミーゲート用の溝部  ８…ゲート絶縁膜  ９ａ…ポリシリコン膜  ９ｂ…金属膜  ９ｃ…キャップ絶縁膜  １０…サイドウォール絶縁膜  １１ａ，１１ｂ…不純物拡散層  １２…シリコン膜  １３…第１の層間絶縁膜  １４ａ，１４ｂ…第１のコンタクトホール  １５ａ，１５ｂ…第１のコンタクトプラグ  １６…第２の層間絶縁膜  １７…第２のコンタクトホール  １８…第２のコンタクトプラグ  １９…第３の層間絶縁膜  ２０…第３のコンタクトホール  ２１…第３のコンタクトプラグ  ２２…下部電極膜  ２３…容量絶縁膜  ２４…上部電極膜  ２５…第４の層間絶縁膜  ２６…第５の層間絶縁膜  ２７…上部配線層  ２８…表面保護膜  Ｔｒ…選択用トランジスタ  Ｃａ…キャパシタ  ＷＬ…ワード配線層  ＢＬ…ビット配線層  Ｓ…ソース領域  Ｄ…ドレイン領域
【図１】
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【図２】
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【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
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【図３Ｄ】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図４Ｄ】
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【図５Ａ】
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【図５Ｂ】
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【図５Ｃ】
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【図５Ｄ】
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【図６Ａ】
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【図６Ｂ】
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【図６Ｃ】
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【図６Ｄ】
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【図７Ａ】
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【図７Ｂ】
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【図７Ｃ】
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【図７Ｄ】
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【図８Ａ】
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【図８Ｂ】
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【図８Ｃ】
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【図８Ｄ】
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【図９Ａ】
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【図９Ｂ】
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【図９Ｃ】
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【図９Ｄ】
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【図１０Ａ】
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【図１０Ｂ】
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【図１０Ｃ】
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【図１０Ｄ】
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【図１１Ａ】
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【図１１Ｂ】
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【図１１Ｃ】
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【図１１Ｄ】
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【図１２Ａ】
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【図１２Ｂ】
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【図１２Ｃ】
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【図１２Ｄ】
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