(57)【要約】【課題】所定のレイアウト面積内において複数の抵抗値が得られる抵抗素子を有する不揮発性半導体記憶装置を提供する。【解決手段】半導体基板１３上に配置された絶縁膜１４と、絶縁膜１４上に配置された導電層１２と、導電層１２上に配置された絶縁膜１６と、絶縁膜１６上に配置され、開口部を介して導電層１２に接続された導電層１１Ａと、導電層１１Ａに接続されたコンタクト２４Ａと、絶縁膜１６上に配置され、開口部を介して導電層１２に接続された導電層１１Ｂと、導電層１１Ｂに接続されたコンタクト２４Ｂと、絶縁膜１６上に配置され、開口部を介して導電層１２に接続された導電層１１Ｃと、導電層１１Ｃに接続されたコンタクト２４Ｃとを備える。導電層１２はフローティングゲート層と同じ材料から形成され、導電層１１Ａ、１１Ｂ、１１Ｃはコントロールゲート層と同じ材料から形成されている。【選択図】図３
2012204400.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に配置されたゲート絶縁膜と、
前記ゲート絶縁膜上に配置されたフローティングゲート層と、
前記フローティングゲート層上に配置されたゲート間絶縁膜と、
前記ゲート間絶縁膜上に配置されたコントロールゲート層と、
前記半導体基板上に配置された第１の絶縁膜と、
前記第１の絶縁膜上に配置された第１の導電層と、
前記第１の導電層上に配置された第２の絶縁膜と、
前記第２の絶縁膜上に配置され、前記第２の絶縁膜が持つ第１開口部を介して前記第１の導電層に接続された第２の導電層と、
前記第２の導電層に接続された第１のコンタクトと、
前記第２の絶縁膜上に配置され、前記第２の絶縁膜が持つ第２開口部を介して前記第１の導電層に接続された第３の導電層と、
前記第３の導電層に接続された第２のコンタクトと、
前記第２の絶縁膜上に配置され、前記第２の絶縁膜が持つ第３開口部を介して前記第１の導電層に接続された第４の導電層と、
前記第４の導電層に接続された第３のコンタクトとを具備し、
前記フローティングゲート層と前記第１の導電層は同じ材料から形成され、前記コントロールゲート層と前記第２、第３、第４の導電層は同じ材料から形成されていることを特徴とする不揮発性半導体記憶装置。
【請求項２】
半導体基板上に配置されたゲート絶縁膜と、
前記ゲート絶縁膜上に配置されたフローティングゲート層と、
前記フローティングゲート層上に配置されたゲート間絶縁膜と、
前記ゲート間絶縁膜上に配置されたコントロールゲート層と、
前記半導体基板上に配置された第１の絶縁膜と、
前記第１の絶縁膜上に配置された第１の導電層と、
前記第１の導電層上に配置された第２の絶縁膜と、
前記第２の絶縁膜上に配置され、前記第２の絶縁膜が持つ第１開口部を介して前記第１の導電層に接続された第２の導電層と、
前記第２の導電層に接続された第１のコンタクトと、
前記第２の絶縁膜上に配置され、前記第２の絶縁膜が持つ第２開口部を介して前記第１の導電層に接続された第３の導電層と、
前記第３の導電層に接続された第２、第３のコンタクトとを具備し、
前記フローティングゲート層と前記第１の導電層は同じ材料から形成され、前記コントロールゲート層と前記第２、第３の導電層は同じ材料から形成されていることを特徴とする不揮発性半導体記憶装置。
【請求項３】
前記コントロールゲート層上に形成されたシリサイド層をさらに具備することを特徴とする請求項１または２に記載の不揮発性半導体記憶装置。
【請求項４】
前記第２、第３、第４の導電層上に形成されたシリサイド層をさらに具備することを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項５】
前記ゲート絶縁膜と前記第１の絶縁膜は同じ材料から形成され、
前記ゲート間絶縁膜と前記第２の絶縁膜は同じ材料から形成されていることを特徴とする請求項１乃至５のいずれかに記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、不揮発性半導体記憶装置に関し、例えば抵抗素子を有するＮＡＮＤ型フラッシュメモリに関するものである。
【背景技術】
【０００２】
不揮発性半導体記憶装置は、トランジスタ、ダイオード、キャパシタ、及び抵抗等の素子で構成されているが、メモリの製造プロセス上、メモリトランジスタの膜構造に準ずる形でそれぞれの素子が作成される。
【０００３】
メモリトランジスタの膜構成は、一番下のシリコン基板から順に、トンネル酸化膜（ゲート絶縁膜）、フローティングゲート層、ゲート間絶縁膜、及びコントロールゲート層のように積層されている。
【０００４】
抵抗素子についてはフローティングゲート層が比較的高抵抗なことから、フローティングゲート層の長さを可変させ、その両端に配線を接続することで所望の抵抗値を得ている。このとき、フローティングゲート層の上層にあるコントロールゲート層は、後の工程により一部を切断することで抵抗体として機能しないように分離している。
【０００５】
しかし、前述のような抵抗の取り方では、フローティングゲート層のみが抵抗として使用されるため、所定のレイアウト面積内において１種類の抵抗値しか取れず、複数の抵抗値を取ることは困難である。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００９−２３１４４５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
所定のレイアウト面積内において複数の抵抗値が得られる抵抗素子を有する不揮発性半導体記憶装置を提供する。
【課題を解決するための手段】
【０００８】
一実施態様の不揮発性半導体記憶装置は、半導体基板上に配置されたゲート絶縁膜と、前記ゲート絶縁膜上に配置されたフローティングゲート層と、前記フローティングゲート層上に配置されたゲート間絶縁膜と、前記ゲート間絶縁膜上に配置されたコントロールゲート層と、前記半導体基板上に配置された第１の絶縁膜と、前記第１の絶縁膜上に配置された第１の導電層と、前記第１の導電層上に配置された第２の絶縁膜と、前記第２の絶縁膜上に配置され、前記第２の絶縁膜が持つ第１開口部を介して前記第１の導電層に接続された第２の導電層と、前記第２の導電層に接続された第１のコンタクトと、前記第２の絶縁膜上に配置され、前記第２の絶縁膜が持つ第２開口部を介して前記第１の導電層に接続された第３の導電層と、前記第３の導電層に接続された第２のコンタクトと、前記第２の絶縁膜上に配置され、前記第２の絶縁膜が持つ第３開口部を介して前記第１の導電層に接続された第４の導電層と、前記第４の導電層に接続された第３のコンタクトとを具備する。前記フローティングゲート層と前記第１の導電層は同じ材料から形成され、前記コントロールゲート層と前記第２、第３、第４の導電層は同じ材料から形成されている。
【図面の簡単な説明】
【０００９】
【図１】実施形態のＮＡＮＤ型フラッシュメモリの構成を示す平面図である。
【図２】実施形態におけるメモリセル領域の断面図である。
【図３】実施形態における周辺回路領域が有する抵抗素子２１の断面図である。
【図４】実施形態における周辺回路領域が有する抵抗素子２２の断面図である。
【図５】実施形態における周辺回路領域が有する抵抗素子２３の断面図である。
【図６】実施形態における抵抗素子の製造方法を示す断面図である。
【図７】実施形態における抵抗素子の製造方法を示す断面図である。
【図８】実施形態における抵抗素子の製造方法を示す断面図である。
【図９】実施形態における抵抗素子の製造方法を示す断面図である。
【図１０】実施形態における抵抗素子の製造方法を示す断面図である。
【図１１】実施形態における抵抗素子の製造方法を示す断面図である。
【図１２】実施形態における抵抗素子の製造方法を示す断面図である。
【図１３】実施形態における抵抗素子の製造方法を示す断面図である。
【図１４】実施形態における抵抗素子の製造方法を示す断面図である。
【図１５】実施形態における抵抗素子の製造方法を示す断面図である。
【発明を実施するための形態】
【００１０】
以下、図面を参照して実施形態の不揮発性半導体記憶装置について説明する。ここでは、不揮発性半導体記憶装置として、ＮＡＮＤ型フラッシュメモリを例に取る。なお、以下の説明において、同一の機能及び構成を有する構成要素については、同一符号を付し、重複説明は必要な場合にのみ行う。
【００１１】
［１］レイアウト構成
図１は、実施形態のＮＡＮＤ型フラッシュメモリの構成を示す平面図である。
【００１２】
図示するように、ＮＡＮＤ型フラッシュメモリ（以下、フラッシュメモリと記す）は、メモリセル領域１０と周辺回路領域２０を備える。メモリセル領域１０には、複数のメモリセルトランジスタ（以下、メモリセル）が形成される。周辺回路領域２０には、メモリセルに対して書き込み、読み出し、及び消去を行うための周辺回路が形成される。周辺回路は種々の抵抗素子を有しており、ここでは図１に３つの抵抗素子２１，２２，２３を示す。
【００１３】
図１に示すように、メモリセル領域１０には、第１方向に延伸するワード線（コントロールゲート層）１１が配置されている。ワード線１１は、第１方向と直交する第２方向に所定間隔を空けて複数配列されている。ワード線１１の下層には、フローティングゲート層１２が配置されている。周辺回路領域２０には、周辺回路が含む抵抗素子２１，２２，２３が配置されている。
【００１４】
先に、メモリセル領域１０のメモリセルの構造を述べ、続いて周辺回路領域２０の抵抗素子の構造を述べる。
【００１５】
［２］メモリセル領域
図２（ａ）及び図２（ｂ）は、実施形態のＮＡＮＤ型フラッシュメモリにおけるメモリセル領域の断面図である。図２（ａ）は、図１中のＡ−Ａ線（ワード線方向）に沿った断面を示し、図２（ｂ）は、図１中のＢ−Ｂ線に沿った断面を示す。
【００１６】
メモリセル領域１０は、複数のＮＡＮＤセルユニットを有する。ＮＡＮＤセルユニットは、直列接続された複数のメモリセルと、複数のメモリセルを挟むように両端に接続されたソース側選択ゲートトランジスタ及びドレイン側選択ゲートトランジスタとを有する。
【００１７】
図２（ａ）は、２つのＮＡＮＤセルユニットがそれぞれ含む１つのメモリセルを示している。図示するように、半導体基板１３の素子領域上には、ゲート絶縁膜１４が形成されている。ゲート絶縁膜１４上には、フローティングゲート層１２が形成されている。フローティングゲート層１２は、例えばポリシリコン膜が用いられる。半導体基板１３、ゲート絶縁膜１４、及びフローティングゲート層１２と、これらに隣接する半導体基板１３、ゲート絶縁膜１４、及びフローティングゲート層１２との間には、素子分離絶縁領域１５が形成されている。
【００１８】
フローティングゲート層１２上には、ゲート間絶縁膜１６が形成され、ゲート間絶縁膜１６上にはコントロールゲート層１１が形成されている。コントロールゲート層１１は、例えばポリシリコン膜とシリサイド層との積層膜から形成される。さらに、コントロールゲート層１１上には、層間絶縁膜１７が形成されている。
【００１９】
図２（ｂ）は、ＮＡＮＤセルユニット内の直列接続された３つのメモリセルを示している。図示するように、半導体基板１３の素子領域上には、ゲート絶縁膜１４が形成されている。ゲート絶縁膜１４上には、フローティングゲート層１２が形成されている。
【００２０】
フローティングゲート層１２上には、ゲート間絶縁膜１６が形成され、ゲート間絶縁膜１６上にはコントロールゲート層１１が形成されている。さらに、コントロールゲート層１１上には、層間絶縁膜１７が形成されている。
【００２１】
隣接するフローティングゲート層１２間の半導体基板１３には、ソース／ドレイン領域１８が形成されている。
【００２２】
［３］周辺回路領域
周辺回路領域２０が有する抵抗素子２１，２２，２３の断面構造について順に説明する。抵抗素子２１，２２，２３は、前述したメモリセル領域１０のメモリセルと同じ材料にて、同じ工程を用いて形成される。なお、同じ材料を用いた部材を同じ参照符号で記述する。
【００２３】
（１）抵抗素子２１
図３は、実施形態の周辺回路領域２０が有する抵抗素子２１の断面図であり、図１中のＣ−Ｃ線に沿った断面を示す。
【００２４】
図３に示すように、半導体基板１３上には第１の絶縁膜１４が形成されている。第１の絶縁膜１４は、メモリセル領域１０におけるゲート絶縁膜１４と同じ材料を用い、同じ工程により形成される。
【００２５】
第１の絶縁膜１４上には、第１の導電層１２が形成され、第１の導電層１２上には第２の絶縁膜１６が形成されている。第１の導電層１２は、メモリセル領域１０におけるフローティングゲート層１２と同じ材料を用い、同じ工程により形成される。例えば、第１の導電層１２は、ポリシリコン膜が用いられる。第２の絶縁膜１６は、メモリセル領域１０におけるゲート間絶縁膜１６と同じ材料を用い、同じ工程により形成される。
【００２６】
第２の絶縁膜１６上には、互いに分離された、第２の導電層１１Ａ、第３の導電層１１Ｂ、第４の導電層１１Ｃ、及び第５の導電層１１Ｄが形成されている。第２〜第５の導電層１１Ａ〜１１Ｄの各々と第１の導電層１２との間の第２の絶縁膜１６には、開口部が形成されている。第２〜第５の導電層１１Ａ〜１１Ｄは、それぞれ開口部を介して第１の導電層１２に電気的に接続されている。
【００２７】
第２〜第５の導電層１１Ａ〜１１Ｄは、メモリセル領域１０におけるコントロールゲート層１１と同じ材料を用い、同じ工程により形成される。例えば、第２〜第５の導電層１１Ａ〜１１Ｄは、ポリシリコン膜とシリサイド層との積層膜が用いられる。なお、第２〜第５の導電層１１Ａ〜１１Ｄは、コントロールゲート層１１と一部異なる材料と工程で形成してもよい。例えば、ポリシリコン膜のみから形成してもよい。
【００２８】
さらに、第１の絶縁膜１４上、第１の導電層１２上、及び第２〜第５の導電層１１Ａ〜１１Ｄ上には、層間絶縁膜１７が形成されている。層間絶縁膜１７は、メモリセル領域１０における層間絶縁膜１７と同じ材料を用い、同じ工程により形成される。第２の導電層１１Ａ上の層間絶縁膜１７内にはコンタクト２４Ａが形成されている。コンタクト２４Ａは、第２の導電層１１Ａに電気的に接続されている。同様に、第３，第４，及び第５の導電層１１Ｂ，１１Ｃ，１１Ｄ上の層間絶縁膜１７内には、コンタクト２４Ｂ，２４Ｃ，２４Ｄがそれぞれ形成されている。コンタクト２４Ｂ，２４Ｃ，２４Ｄは、第３，第４，及び第５の導電層１１Ｂ，１１Ｃ，１１Ｄにそれぞれ電気的に接続されている。なお、コンタクト２４Ａ，２４Ｂ，２４Ｃ，２４Ｄ上に形成されるメタル配線層などは、記載を省略する。
【００２９】
前述した構造を有する抵抗素子では、複数の導電層を抵抗体として使用することにより、複数の抵抗素子を構成することができる。すなわち、コンタクト２４Ａとコンタクト２４Ｂとの間で第１の抵抗素子を構成でき、コンタクト２４Ａとコンタクト２４Ｃとの間で第２の抵抗素子を、コンタクト２４Ａとコンタクト２４Ｄとの間で第３の抵抗素子を、それぞれ構成することができる。さらに、コンタクト２４Ｂとコンタクト２４Ｃとの間で第４の抵抗素子を、コンタクト２４Ｂとコンタクト２４Ｄとの間で第５の抵抗素子を、それぞれ構成することができる。
【００３０】
詳述すると、例えば、第１の抵抗素子は、コンタクト２４Ａ、第２の導電層１１Ａ、第１の導電層１２、第３の導電層１１Ｂ、及びコンタクト２４Ｂの順で接続された抵抗体を用いて形成される。第２の抵抗素子は、コンタクト２４Ａ、第２の導電層１１Ａ、第１の導電層１２、第４の導電層１１Ｃ、及びコンタクト２４Ｃの順で接続された抵抗体を用いて形成される。第３の抵抗素子は、コンタクト２４Ａ、第２の導電層１１Ａ、第１の導電層１２、第５の導電層１１Ｄ、及びコンタクト２４Ｄの順で接続された抵抗体を用いて形成される。
【００３１】
第４の抵抗素子は、コンタクト２４Ｂ、第３の導電層１１Ｂ、第１の導電層１２、第４の導電層１１Ｃ、及びコンタクト２４Ｃの順で接続された抵抗体を用いて形成される。さらに、第５の抵抗素子は、コンタクト２４Ｂ、第３の導電層１１Ｂ、第１の導電層１２、第５の導電層１１Ｄ、及びコンタクト２４Ｄの順で接続された抵抗体を用いて形成される。
【００３２】
抵抗素子２１では、第１の導電層１２だけでなく、第１の導電層１２上の第２〜第５の導電層１１Ａ〜１１Ｄも抵抗体として使用できる。これにより、ある面積内に形成された抵抗素子２１において、複数の抵抗値を得ることができる。また、第２〜第５の導電層１１Ａ〜１１Ｄにポリシリコン膜とシリサイド層との積層膜を用いれば、低抵抗の抵抗体が形成できる。一方、第２〜第５の導電層１１Ａ〜１１Ｄにポリシリコン膜を用いれば、高抵抗の抵抗体が形成できる。
【００３３】
すなわち、抵抗素子２１では、複数の導電層を抵抗体として使用することにより、ある限られたレイアウト面積内で、１つの導電層だけでは得られない、より高い抵抗値あるいは種々の抵抗値を得ることができる。これにより、高抵抗値あるいは種々の抵抗値を得るために必要な面積を大幅に削減することが可能である。
【００３４】
（２）抵抗素子２２
図４は、実施形態の周辺回路領域２０が有する抵抗素子２２の断面図であり、図１中のＤ−Ｄ線に沿った断面を示す。
【００３５】
図４に示すように、半導体基板１３上には第１の絶縁膜１４が形成されている。第１の絶縁膜１４は、ゲート絶縁膜１４と同じ材料を用い、同じ工程により形成される。
【００３６】
第１の絶縁膜１４上には、第１の導電層１２が形成され、第１の導電層１２上には第２の絶縁膜１６が形成されている。第１の導電層１２は、フローティングゲート層１２と同じ材料を用い、同じ工程により形成される。例えば、第１の導電層１２は、ポリシリコン膜が用いられる。第２の絶縁膜１６は、ゲート間絶縁膜１６と同じ材料で、同じ工程により形成される。
【００３７】
第２の絶縁膜１６上には、互いに分離された、第２の導電層１１Ｅ、及び第３の導電層１１Ｆが形成されている。第２，第３の導電層１１Ｅ，１１Ｆの各々と第１の導電層１２との間の第２の絶縁膜１６には、開口部が形成されている。第２，第３の導電層１１Ｅ，１１Ｆは、それぞれ開口部を介して第１の導電層１２に電気的に接続されている。
【００３８】
抵抗素子２１と同様に、第２，第３の導電層１１Ｅ，１１Ｆは、コントロールゲート層１１と同じ材料を用い、同じ工程により形成される。例えば、第２，第３の導電層１１Ｅ，１１Ｆは、ポリシリコン膜とシリサイド層との積層膜が用いられる。なお、第２，第３の導電層１１Ｅ，１１Ｆは、コントロールゲート層１１と一部異なる材料と工程で形成してもよい。例えば、ポリシリコン膜のみを用いてもよい。
【００３９】
さらに、第１の絶縁膜１４上、第１の導電層１２上、及び第２，第３の導電層１１Ｅ，１１Ｆ上には、層間絶縁膜１７が形成されている。第２の導電層１１Ｅ上の層間絶縁膜１７内にはコンタクト２４Ｅが形成されている。コンタクト２４Ｅは、第２の導電層１１Ｅに電気的に接続されている。第３の導電層１１Ｆ上の層間絶縁膜１７内には、コンタクト２４Ｆ−１，２４Ｆ−２がそれぞれ形成されている。コンタクト２４Ｆ−１は、第３の導電層１１Ｆの一端上に配置され、第３の導電層１１Ｆの一端に電気的に接続されている。コンタクト２４Ｆ−２は、第３の導電層１１Ｆの他端上に配置され、第３の導電層１１Ｆの他端に電気的に接続されている。なお、コンタクト２４Ｅ，２４Ｆ−１，２４Ｆ−２上に形成されるメタル配線層などは、記載を省略する。
【００４０】
前述した構造を有する抵抗素子では、複数の導電層を抵抗体として使用することにより、複数の抵抗素子を構成することができる。すなわち、コンタクト２４Ｅとコンタクト２４Ｆ−１との間で第１の抵抗素子を構成でき、コンタクト２４Ｅとコンタクト２４Ｆ−２との間で第２の抵抗素子を、コンタクト２４Ｆ−１とコンタクト２４Ｆ−２との間で第３の抵抗素子を、それぞれ構成することができる。
【００４１】
詳述すると、例えば、第１の抵抗素子は、コンタクト２４Ｅ、第２の導電層１１Ｅ、第１の導電層１２、第３の導電層１１Ｆ、及びコンタクト２４Ｆ−１の順で接続された抵抗体を用いて形成される。第２の抵抗素子は、コンタクト２４Ｅ、第２の導電層１１Ｅ、第１の導電層１２、第３の導電層１１Ｆ、及びコンタクト２４Ｆ−２の順で接続された抵抗体を用いて形成される。第３の抵抗素子は、コンタクト２４Ｆ−１、第３の導電層１１Ｆ、及びコンタクト２４Ｆ−２の順で接続された抵抗体を用いて形成される。
【００４２】
抵抗素子２２では、第１の導電層１２だけでなく、第１の導電層１２上の第２，第３の導電層１１Ｅ，１１Ｆも抵抗体として使用できる。これにより、ある面積内に形成された抵抗素子２２において、複数の抵抗値を得ることができる。また、第２，第３の導電層１１Ｅ，１１Ｆをポリシリコン膜とシリサイド層との積層膜を用いて形成すれば、低抵抗の抵抗体が形成できる。一方、第２，第３の導電層１１Ｅ，１１Ｆをポリシリコン膜を用いて形成すれば、高抵抗の抵抗体が形成できる。
【００４３】
このように抵抗素子２２では、複数の導電層を抵抗体として使用することにより、ある限られたレイアウト面積内で、１つの導電層だけでは得られない、より高い抵抗値あるいは種々の抵抗値を得ることができる。これにより、高抵抗値あるいは種々の抵抗値を得るために必要な面積を大幅に削減することが可能である。
【００４４】
（３）抵抗素子２３
図５は、実施形態の周辺回路領域２０が有する抵抗素子２３の断面図であり、図１中のＥ−Ｅ線に沿った断面を示す。
【００４５】
図５に示すように、第２の絶縁膜１６は、抵抗素子２２の第２の絶縁膜１６が有する開口部より大きな開口部を有する。第３の導電層１１Ｆは、第２の絶縁膜１６が有する開口部を介して第１の導電層１２に電気的に接続されている。すなわち、抵抗素子２３が抵抗素子２２と異なるのは、第２の絶縁膜１６が有する開口部が、抵抗素子２２の第２の絶縁膜が有する開口部より大きい点である。その他の構造は、抵抗素子２２と同様である。
【００４６】
このような構造を有する抵抗素子２３では、抵抗素子２２と同様に、コンタクト２４Ｅとコンタクト２４Ｆ−１との間で第１の抵抗素子を構成でき、コンタクト２４Ｅとコンタクト２４Ｆ−２との間で第２の抵抗素子を、コンタクト２４Ｆ−１とコンタクト２４Ｆ−２との間で第３の抵抗素子を、それぞれ構成することができる。
【００４７】
ここで、抵抗素子２３の第２の絶縁膜１６が有する開口部は抵抗素子２２の開口部より大きいため、抵抗素子２３が有する第１，第２，第３の抵抗素子は、抵抗素子２２が有する第１，第２，第３の抵抗素子よりも抵抗値が小さくなる。その他の効果は、抵抗素子２２と同様である。
【００４８】
［４］抵抗素子の製造方法
抵抗素子２１，２２，２３においては、前述したように、第１の導電層１２上の導電層１１Ａ〜１１Ｆが、例えばポリシリコン膜を用いて形成されていてもよいし、ポリシリコン膜とシリサイド膜の積層膜、あるいはシリサイド膜の単層であってもよい。
【００４９】
以下に、導電層１１Ａ〜１１Ｆが、ポリシリコン膜を用いて形成された場合と、ポリシリコン膜とシリサイド膜の積層膜を用いて形成された場合の製造方法について説明する。
【００５０】
図６〜図１５は、実施形態の抵抗素子の製造方法を示す断面図であり、図１中のＦ−Ｆ線に沿った断面を示す。図６（ａ）〜図１５（ａ）は導電層１１Ａ〜１１Ｆをポリシリコン膜（導電層）１１を用いて形成する場合を示し、図６（ｂ）〜図１５（ｂ）は導電層１１Ａ〜１１Ｆをポリシリコン膜（導電層）１１とシリサイド膜２６の積層膜を用いて形成する場合を示す。
【００５１】
図６（ａ）及び図６（ｂ）に示すような半導体基板１３上に、図７（ａ）及び図７（ｂ）に示すように、例えば熱酸化法により、第１の絶縁膜１４を形成する。さらに、例えばＣＶＤ(Chemical Vapor Deposition)法により、第１の絶縁膜１４上に第１の導電層１２、第２の絶縁膜１６、及び導電層１１を順に形成する。
【００５２】
次に、第２の絶縁膜１６に開口部を形成するために、図８（ａ）及び図８（ｂ）に示すように、例えばＲＩＥ(Reactive Ion Etching)法により導電層１１及び第２の絶縁膜１６をエッチングする。続いて、図８（ａ）及び図８（ｂ）に示した構造上に、すなわち開口部内及び導電膜１１上に、図９（ａ）及び図９（ｂ）に示すように、ＣＶＤ法により導電膜１１をさらに堆積する。
【００５３】
その後、図１０（ａ）及び図１０（ｂ）に示すように、例えばリソグラフィ法を用い、マスク材１９を保護膜としたＲＩＥ法により、導電層１１、第２の絶縁膜１６、第１の導電層１２、及び第１の絶縁膜１４をエッチングし、抵抗素子としての外形を形成する。
【００５４】
次に、例えばＣＶＤ法により半導体基板１３上に層間絶縁膜１７、例えばシリコン酸化膜を形成する。その後、ＣＭＰ(Chemical Mechanical Polishing)により層間絶縁膜１７を研磨し、図１１（ａ）及び図１１（ｂ）に示すように、層間絶縁膜１７を平坦化する。
【００５５】
その後、リソグラフィ法を用いて、図１２（ａ）に示すように、マスク材１９上及び層間絶縁膜１７上にレジスト膜２５を形成する。これは、図１２（ａ）に示す導電膜１１のシリサイド化を防止するために、導電膜１１上を保護するものである。このとき、図１２（ｂ）に示すマスク材１９上及び層間絶縁膜１７上にはレジスト膜２５を形成しない。
【００５６】
次に、例えばＲＩＥ法を行い、図１３（ｂ）に示すように、マスク材１９をエッチングし、導電膜１１の表面を露出する。このとき、図１３（ａ）に示す導電膜１１上にはマスク材１９が残り、導電膜１１の表面が露出しないようにする。
【００５７】
その後、図１３（ｂ）に示す導電膜１１上に金属膜を堆積する。続いて、熱処理を行い、導電膜１１と金属膜とを反応させ、シリサイド層２６を形成する。その後、シリサイド層２６上の未反応の金属膜を除去する。これにより、図１４（ｂ）に示すように、導電層１１の一部をシリサイド化する。金属膜には、例えばＮｉ、Ｔｉ、Ｃｏ、Ｐｔ、Ｐｄ、Ｔａ、Ｍｏなどが用いられる。
【００５８】
次に、図１４（ａ）及び図１４（ｂ）に示した構造上に層間絶縁膜１７を形成する。さらに、図１５（ａ）に示すように、導電膜１１上の層間絶縁膜１７内に、導電層１１に接続されたコンタクト２４を形成する。同様に、図１５（ｂ）に示すように、シリサイド層２６上の層間絶縁膜１７内に、シリサイド層２６に接続されたコンタクト２４を形成する。
【００５９】
その後、コンタクト２４上にメタル配線等が形成されるが、その後の工程については記載を省略する。以上の製造工程により、実施形態の抵抗素子を製造できる。さらに、導電層１１Ａ〜１１Ｆが、ポリシリコン膜を用いて形成される場合と、ポリシリコン膜とシリサイド膜の積層膜を用いて形成される場合とで作り分けすることができる。
【００６０】
以上説明したように実施形態によれば、所定のレイアウト面積内において複数の抵抗値が得られる抵抗素子を有する不揮発性半導体記憶装置を提供することができる。
【００６１】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００６２】
１０…メモリセル領域、１１…コントロールゲート層（導電層）、１１Ａ，１１Ｅ…第２の導電層、１１Ｂ，１１Ｆ…第３の導電層、１１Ｃ…第４の導電層、１１Ｄ…第５の導電層、１２…フローティングゲート層（第１の導電層）、１３…半導体基板、１４…ゲート絶縁膜（第１の絶縁膜）、１５…素子分離絶縁領域、１６…ゲート間絶縁膜（第２の絶縁膜）、１７…層間絶縁膜、１８…ソース／ドレイン領域、１９…マスク材、２０…周辺回路領域、２１，２２，２３…抵抗素子、２４，２４Ａ，２４Ｂ，２４Ｃ，２４Ｄ，２４Ｆ−１，２４Ｆ−２…コンタクト、２５…レジスト膜、２６…シリサイド層。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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