(57)【要約】【課題】回路規模及び消費電力を抑えることができる位相比較器を提供する。【解決手段】本発明に係る位相比較器１は、入力信号を受信クロック信号の立ち上がりエッジ及び立ち下がりエッジでサンプリングするＡＤＣ１１と、ＡＤＣ１１の出力とＡＤＣ１１の受信クロック信号の半周期前の出力との差分を算出する第１減算器１３と、第１減算器１３の半周期前の出力から第１減算器１３の出力を減算する第２減算器１５と、第２減算器１５の出力を半周期毎に符号反転する符号反転器１６と、を備える。【選択図】図１
2012147274.tif 000002
【特許請求の範囲】
【請求項１】
入力信号を受信クロック信号の立ち上がりエッジ及び立ち下がりエッジでサンプリングするＡＤ変換器と、
前記ＡＤ変換器においてサンプリングされた前記入力信号の値と、前記ＡＤ変換器において前記受信クロック信号の半周期前にサンプリングされた前記入力信号の値との差分の絶対値を算出して出力する第１減算器と、
前記第１減算器の前記半周期前の出力から前記第１減算器の出力を減算する第２減算器と、
前記第２減算器の出力を前記半周期毎に符号反転して出力する反転器と、
を備える位相比較器。
【請求項２】
入力信号を受信クロック信号の立ち上がりエッジ又は立ち下がりエッジで所定の順にサンプリングする複数のＡＤ変換器と、
前記入力信号をサンプリングするタイミングが前記受信クロック信号の半周期異なる２つの前記ＡＤ変換器の出力の差分の絶対値をそれぞれ算出する複数の第１減算器と、
前記受信クロック信号のいずれかのエッジと半周期後のエッジとでサンプリングする２つのＡＤ変換器の出力の差分の絶対値を算出する前記第１減算器の出力と、前記半周期後のエッジとそのさらに半周期後のエッジとでサンプリングする２つのＡＤ変換器の出力の差分の絶対値を算出する他の前記第１減算器の出力との差分を算出する複数の第２減算器と、
前記複数の第２減算器の出力を順に切り替えて出力するマルチプレクサと、を備える位相比較器。
【請求項３】
前記複数の第２減算器の出力をそれぞれ加算する複数の加算器を更に備え、
前記マルチプレクサは、前記複数の第２減算器の出力に代えて、前記複数の加算器の出力を順に切り替えて出力するか、あるいは、前記加算器は、前記マルチプレクサを使用することなく前記複数の第２減算器の出力を全て加算した結果を出力する、
請求項２に記載の位相比較器。
【請求項４】
請求項１又は２に記載の位相比較器と、
前記受信クロック信号を出力する発振器と、
送信光源の周波数と受信光源の周波数との間の周波数のオフセットを検出する周波数オフセット補償部と、
を備え、
前記発振器は、前記位相比較器の出力と前記周波数オフセット補償部により検出された周波数のオフセットとに基づいて、受信クロック信号の位相を調整して出力する、
デジタルコヒーレント受信器。
【請求項５】
受信クロック信号がハイ状態である間における入力信号の変化量を算出するハイレベル変化量算出ステップと、
前記受信クロック信号がロー状態である間における前記入力信号の変化量を算出するローレベル変化量算出ステップと、
前記ハイレベル変化量算出ステップにおいて算出された前記入力信号の変化量と、前記ローレベル変化量算出ステップにおいて算出された前記入力信号の変化量との差分を算出する変化点検出ステップと、
前記変化点検出ステップにおいて算出された前記差分をフェーズエラーとして出力するフェーズエラー出力ステップと、
を備える位相比較方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、位相比較器、位相比較方法及びデジタルコヒーレント受信器に関するものである。
【背景技術】
【０００２】
近年、幹線系の長距離大容量通信において、従来からのＤＷＤＭ（Dense  Wavelength  Division  Multiplexing、高密度波長分割多重方式）に加えてデジタルコヒーレント伝送方式が用いられるようになりつつある。デジタルコヒーレント伝送方式とは、多値位相変調と電気段でのデジタル信号処理を組み合わせた伝送方式である。また、１００Ｇｂｐs伝送（１ｃｈあたり）においては、偏波多重ＱＰＳＫ（Quadrature  Phase  Shift  Keying）方式が有望とされている。
【０００３】
ＱＰＳＫ変調信号によるデジタルコヒーレント伝送方式の受信側では、ＱＰＳＫ変調された信号を、ミキサによってローカル光源の０°（Ｉ成分）と９０°（Ｑ成分）とそれぞれ干渉させることにより、検波（Ｉ成分とＱ成分に分解）を行う。そして、検波された信号をＡＤ変換したデジタル信号からベースバンド変調信号のビットレートクロックを抽出し、生成された受信クロックによって受信信号をデジタル信号処理することにより、送信データを復元する。
【０００４】
ＱＰＳＫ復調信号（Ｉ信号，Ｑ信号）をサンプリングした後、デジタル信号に変換し、デジタル処理によりクロックを抽出する方法として、例えば、下記の非特許文献１に記載されたタイミングエラー検出器は、Ｉ信号、Ｑ信号それぞれについて１サイクル間のサンプル値の変化量に１／２サイクル前のサンプル値を掛け合わせ、その積を加算してクロックのタイミングエラーとしている。下記の非特許文献２に記載されたタイミングエラー検出方法は、受信信号を自乗し、比較基準とするクロック周波数成分について離散フーリエ変換（ＤＦＴ）して複素数の偏角を求め、偏角のＤＦＴ計算ブロック間の時間変化からタイミングエラーを算出している。
【先行技術文献】
【非特許文献】
【０００５】
【非特許文献１】F.M.Gardner,  “A  BPSK/QPSK  Timing-Error  Detector  for  Sampled  Receivers”  IEEE  Trans.  Commun.  Vol  COM-34,  No5,  MAY  1986.
【非特許文献２】M.Oerder,  H.Meyr  “Digital  Filter  and  Square  Timing  Recovery”  IEEE  Trans.  Commun.  Vol36  No.5,  MAY  1988.
【発明の概要】
【発明が解決しようとする課題】
【０００６】
上記文献に記載されたＢＰＳＫ／ＱＰＳＫタイミングエラー検出方法は、いずれもクロックのタイミングエラーの算出に乗算を用いている。このため、実時間で高速動作させようとすると回路規模が大きくなり、それに伴って消費電力が大きくなってしまうという問題があった。また、デジタルコヒーレント用途として使用する場合には、送受信光源間の周波数オフセットにより、復調後の受信信号の振幅が時間的に変化するため位相比較特性が影響を受けるといった問題があった。
【０００７】
そこで本発明は、このような問題点を解決するためになされたものであって、乗算器をなくすことで、高速演算を可能とし、回路規模の縮小と消費電力の削減に有利な位相比較器及び位相比較方法を提供すること、並びに、送受信光源間の周波数オフセット耐性を有するデジタルコヒーレント受信器を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記課題を解決するため、本発明の位相比較器は、入力信号を受信クロック信号の立ち上がりエッジ及び立ち下がりエッジでサンプリングするＡＤ変換器と、ＡＤ変換器においてサンプリングされた入力信号の値と、ＡＤ変換器において受信クロック信号の半周期前にサンプリングされた入力信号の値との差分の絶対値を算出して出力する第１減算器と、第１減算器の半周期前の出力から第１減算器の出力を減算する第２減算器と、第２減算器の出力を半周期毎に符号反転して出力する反転器と、を備えることを特徴とする。
【０００９】
本発明によれば、ＡＤ変換器においてサンプリングされた入力信号の値と、ＡＤ変換器において受信クロック信号の周期Ｔの半周期Ｔ／２前にサンプリングされた入力信号の値との差分の絶対値を算出して出力する第１減算器と、第１減算器の半周期Ｔ／２前の出力から第１減算器の出力を減算する第２減算器と、第２減算器の出力を半周期毎に符号反転する反転器と、を備え、反転器の出力を理想状態からの位相誤差（クロックタイミングオフセット値）に対応するフェーズエラー信号とすることで、乗算を行うことなく加減算のみでフェーズエラー信号を算出することが可能となる。その結果、演算処理が高速化され高ビットレート動作が可能となり、回路規模及び消費電力を抑えることも可能となる。
【００１０】
また、本発明の位相比較器は、入力信号を受信クロック信号の立ち上がりエッジ又は立ち下がりエッジで所定の順にサンプリングする複数のＡＤ変換器と、入力信号をサンプリングするタイミングが受信クロック信号の半周期異なる２つのＡＤ変換器の出力の差分の絶対値をそれぞれ算出する複数の第１減算器と、受信クロック信号のいずれかのエッジと半周期後のエッジとでサンプリングする２つのＡＤ変換器の出力の差分の絶対値を算出する第１減算器の出力と、半周期後のエッジとそのさらに半周期後のエッジとでサンプリングする２つのＡＤ変換器の出力の差分の絶対値を算出する他の第１減算器の出力との差分を算出する複数の第２減算器と、複数の第２減算器の出力を順に切り替えて出力するマルチプレクサと、を備えることを特徴とする。
【００１１】
本発明によれば、入力信号を受信クロック信号の立ち上がりエッジ又は立ち下がりエッジで所定の順にサンプリングする複数のＡＤ変換器と、入力信号をサンプリングするタイミングが受信クロック信号の半周期異なる２つのＡＤ変換器の出力の差分の絶対値をそれぞれ算出する複数の第１減算器と、受信クロック信号のいずれかのエッジと半周期後のエッジとでサンプリングする２つのＡＤ変換器の出力の差分の絶対値を算出する第１減算器の出力と、半周期後のエッジとそのさらに半周期後のエッジとでサンプリングする２つのＡＤ変換器の出力の差分の絶対値を算出する他の第１減算器の出力との差分を算出する複数の第２減算器と、複数の第２減算器の出力を順に切り替えて出力するマルチプレクサ、と、を備え、マルチプレクサの出力をフェーズエラー信号とすることで、乗算を行うことなくフェーズエラーを算出することが可能となる。その結果、演算処理が高速化され高ビットレート動作が可能となり、回路規模及び消費電力を抑えることも可能となる。
【００１２】
また、本発明の位相比較器は、複数の第２減算器の出力の和を算出する複数の加算器を更に備えてもよく、加算器は多段構成としてもよい。この場合、マルチプレクサは、複数の第２減算器の出力に代えて、複数の加算器の出力を順に切り替えてフェーズエラー信号として出力する。あるいは、加算器を多段構成として、第２減算器の出力全てを加算してフェーズエラー信号としてもよい。また、マルチプレクサの出力を受信クロック信号の周期ごとに積算し、一定の時間間隔で積算値をレジスタへロードした後、積算値をリセットするというサイクルを繰り返し、この一定周期でロードされた積算値をフェーズエラー信号としてもよい。
【００１３】
本発明によれば、２以上の第２減算器の出力を加算器で纏めることで、マルチプレクサの多重度が小さくなり、切り替え周期を遅くすることができる。また、加算器を多段構成とすることで、１段あたりフェーズエラー信号のビットレートを半分にすることができる。また、マルチプレクサの出力を受信クロック信号の周期で積算してレジスタへロードした後、リセットするサイクルを繰り返し、ロードした積算値を次の更新周期までのフェーズエラー信号とすることによってもフェーズエラー信号の更新周期を長くすることができ、この場合は更新周期を任意に設定することが可能となる。このようにフェーズエラー信号の更新ビットレート（更新周期）を遅くすることにより、位相同期ループを構成した場合、後段のループフィルタ処理をデジタルフィルタで実現する場合の演算性能に対する要求が軽減され、デジタル位相同期ループ全体での回路規模、消費電力が削減できる。
【００１４】
また、本発明のデジタルコヒーレント受信器は、本発明の位相比較器と、受信クロック信号を出力する発振器と、送受信光源間の周波数オフセットを検出する周波数オフセット補償部と、を備え、発振器は、位相比較器の出力と周波数オフセット補償部により検出された周波数のオフセット値に基づいて、受信クロック信号の位相を調整して出力することを特徴とする。
【００１５】
本発明によれば、デジタルコヒーレント受信器の信号処理における周波数オフセット推定値に対応して、位相比較ゲインを補正することで、送信クロック信号と受信クロック信号との間に周波数オフセットがあっても、位相同期ループのループゲインが一定に保たれるため、広い周波数オフセット範囲で位相同期ループの安定動作が可能となる。
【００１６】
また、本発明の位相比較方法は、受信クロック信号がハイ状態である間における入力信号の変化量を算出するハイレベル変化量算出ステップと、受信クロック信号がロー状態である間における入力信号の変化量を算出するローレベル変化量算出ステップと、ハイレベル変化量算出ステップにおいて算出された入力信号の変化量とローレベル変化量算出ステップにおいて算出された入力信号の変化量との差分を算出する変化点検出ステップと、変化点検出ステップにおいて算出された差分をフェーズエラーとして出力するフェーズエラー出力ステップと、を備えることを特徴とする。
【００１７】
本発明によれば、受信クロック信号がハイ状態である間における入力信号の変化量と、受信クロック信号がロー状態である間における入力信号の変化量との差分を算出し、算出した差分をフェーズエラーとすることで、乗算を行うことなくフェーズエラーを算出することが可能となる。その結果、演算処理が高速化され高ビットレート動作が可能となり、回路規模及び消費電力を抑えることも可能となる。
【発明の効果】
【００１８】
本発明の位相比較器、位相比較方法及びデジタルコヒーレント受信器によれば、高ビットレートで動作させる場合であっても回路規模及び消費電力を抑えることができる。
【図面の簡単な説明】
【００１９】
【図１】本発明の第１実施形態に係る位相比較器の構成を示す図である。
【図２】本発明の第１実施形態に係る符号反転器の構成を示す図である。
【図３】本発明の第１実施形態に係る位相比較器の動作を説明するためのフローチャートである。
【図４】本発明の第２実施形態に係る位相比較器の構成を示す図である。
【図５】本発明の第２実施形態に係るタイミングジェネレータの構成を示す図である。
【図６】本発明の第２実施形態に係るタイミングジェネレータが生成するタイミング信号のタイミングチャートである。
【図７】本発明の第２実施形態に係る位相比較器のタイミングチャートである。
【図８】本発明の第２実施形態に係る位相比較器のタイミングチャートである。
【図９】本発明の第３実施形態に係るデジタルコヒーレント受信器の構成を示す図である。
【図１０】クロック信号タイミングオフセットとフェーズエラー値との関係を示すグラフである。
【図１１】本発明の第２実施形態に係る位相比較器の加算器を２段とした構成を示す図である。
【図１２】本発明の第２実施形態に係る位相比較器の加算器を３段とした構成を示す図である。
【図１３】本発明の第２実施形態に係る位相比較器の加算器を３段とした構成のタイミングチャートである。
【図１４】本発明の第２実施形態に係る位相比較器の他の構成を示す図である。
【発明を実施するための形態】
【００２０】
以下、添付図面を参照して本発明の実施の形態を詳細に説明する。なお、図面の説明において同一の要素には同一の符号を付し、重複する説明を省略する。
【００２１】
（第１実施形態）
図１に、第１実施形態の位相比較器１の構成概略図を示す。位相比較器１は、例えばデジタルコヒーレント受信器に搭載され、入力信号の位相と受信クロック信号の位相とを比較してフェーズエラーを検出し、フェーズエラー信号を出力する装置である。図１に示すように位相比較器１は、ＡＤＣ（Analog/Digital  Converter）１１と、第１遅延回路１２と、第１減算器１３と、第２遅延回路１４と、第２減算器１５と、符号反転器１６とを備えている。
【００２２】
位相比較器１では、受信クロック信号のクロック周期をＴとしている。位相同期ループが非ロック状態においては、周期Ｔは入力信号のビットレート周期と完全に一致はしていない。しかしながら、フェーズエラー信号に基づいてループ動作させることにより、受信クロック信号の周期Ｔが微調整される。そして、位相同期ループがフェーズロックした時点で、周期Ｔは入力信号ビットレート周期と一致し、受信クロックが再生（抽出）される。入力信号は、例えばＱＰＳＫ変調信号を復調することによって得られる同相成分であるＩ信号（In-phase  component）、及び、直交成分であるＱ信号（Quadrature  component）である。この場合、位相比較器１は、Ｉ信号及びＱ信号のそれぞれに対して設けられる。
【００２３】
ＡＤＣ１１は、アナログ信号である入力信号をｍビットのデジタル信号に変換するＡＤ変換器で構成されている。第１実施形態の位相比較器１においては、ＡＤＣ１１は、入力信号を受信クロック信号の立ち上がりエッジ及び立ち下がりエッジの両エッジのタイミングでサンプリングして出力信号として出力する。ＡＤＣ１１の出力信号は、第１遅延回路１２及び第１減算器１３にそれぞれ供給される。
【００２４】
第１遅延回路１２は、入力された信号を周期Ｔの半分（半周期Ｔ／２）だけ遅延させて出力する回路である。第１実施形態の位相比較器１においては、第１遅延回路１２は、ＡＤＣ１１の出力信号を受信し、半周期Ｔ／２だけ遅延させて出力する。第１遅延回路１２は、クロックの両エッジでサンプリングされた信号を半周期Ｔ／２遅延させる必要があり、例えばポジティブトリガラッチ、ネガティブトリガラッチとセレクタにより構成される。ラッチの代わりにＤフリップフロップを用いてもよく、他の遅延素子等で構成してもよい。第１遅延回路１２の出力信号は、第１減算器１３に供給される。
【００２５】
第１減算器１３は、２つの入力端子を有し、２つの入力端子に入力された信号の差分の絶対値を算出して出力する回路である。第１実施形態の位相比較器１においては、第１減算器１３は、第１遅延回路１２の出力信号とＡＤＣ１１の出力信号とがそれぞれ入力端子に入力され、その差分の絶対値を算出して、出力信号として出力する。つまり、第１減算器１３は、ＡＤＣ１１の出力信号と、その半周期Ｔ／２前のＡＤＣ１１の出力信号との差分の絶対値を算出する。第１減算器１３の出力信号は、第２遅延回路１４及び第２減算器１５にそれぞれ供給される。
【００２６】
なお、ＡＤＣ１１が受信クロック信号の立ち上がりエッジ及び立ち下がりエッジで入力信号のサンプリングを行っていることから、第１減算器１３の計算結果は、受信クロック信号の論理レベルがハイレベル（以下、「ハイ状態」という。）又はローレベル（以下、「ロー状態」という。）である期間における入力信号の変化量を示す。すなわち、第１減算器１３は、受信クロック信号がハイ状態である期間における入力信号の変化量と受信クロック信号がロー状態である期間における入力信号の変化量とを半周期Ｔ／２ごとに交互に出力する回路である。
【００２７】
第２遅延回路１４は、入力された信号を半周期Ｔ／２だけ遅延させて出力する回路である。第１実施形態の位相比較器１においては、第２遅延回路１４は、第１減算器１３の出力信号を半周期Ｔ／２だけ遅延させて出力する。第２遅延回路１４は、例えばポジティブトリガラッチ、ネガティブトリガラッチとセレクタにより構成される。第２遅延回路１４は、ラッチの代わりにＤフリップフロップを用いてもよく、他の遅延素子等で構成してもよい。第２遅延回路１４の出力信号は、第２減算器１５に供給される。
【００２８】
第２減算器１５は、２つの入力端子を有し、２つの入力端子に入力された信号の差分を算出して出力する回路である。第１実施形態の位相比較器１においては、第２減算器１５は、第２遅延回路１４の出力信号と第１減算器１３の出力信号とがそれぞれ入力端子に入力される。そして、第２減算器１５は、入力された信号の差分を算出して、算出結果を出力信号として出力する。つまり、第２減算器１５は、第１減算器１３の出力信号と、その半周期Ｔ／２前の第１減算器１３の出力信号との差分を計算する。第２減算器１５の出力信号は、符号反転器１６に供給される。
【００２９】
なお、第１減算器１３は、受信クロック信号がハイ状態である期間における入力信号の変化量と受信クロック信号がロー状態である期間における入力信号の変化量とを半周期Ｔ／２ごとに交互に出力する。したがって、第２減算器１５の計算結果は、受信クロック信号がハイ状態である期間における入力信号の変化量と受信クロック信号がロー状態である期間における入力信号の変化量との差分を示す。すなわち、第２減算器１５は、受信クロック信号がハイ状態である期間における入力信号の変化量とその半周期Ｔ／２前の受信クロック信号がロー状態である期間における入力信号の変化量との差分と、受信クロック信号がロー状態である期間における入力信号の変化量とその半周期Ｔ／２前の受信クロック信号がハイ状態である期間における入力信号の変化量との差分と、を半周期Ｔ／２ごとに交互に出力する回路である。
【００３０】
符号反転器１６は、入力された信号の符号を半周期Ｔ／２ごとに反転・非反転して出力する回路である。第１実施形態の位相比較器１においては、符号反転器１６は、第２減算器１５の出力信号を受信して、受信した出力信号が示す値の符号を半周期Ｔ／２ごとに反転・非反転して出力する。符号反転器１６の出力信号は、フェーズエラー信号として用いられる。なお、ＱＰＳＫ復調信号であるＩ信号及びＱ信号をＡＤＣ１１の入力信号とした場合、各位相比較器１の符号反転器１６の出力信号を加算した信号がフェーズエラー信号として用いられる。
【００３１】
図２に、符号反転器１６の回路構成の一例を示す。図２に示すように符号反転器１６は、ｍビット信号のビット反転信号生成部１６１と、ｍビット信号のセレクタ１６２と、ｍビット信号のＬＳＢに１ビットデータを加算する加算器１６３とを含んで構成されている。符号付２進数は通常２の補数で表現される。符号反転器１６は、２の補数として表現されたｍビットの符号付２進数の極性を受信クロック信号の半周期Ｔ／２ごとに切り替える。
【００３２】
ビット反転信号生成部１６１は、ｍビット信号の全ビット反転処理を行う。セレクタ１６２はビット反転及び非反転を受信クロック信号の半周期Ｔ／２ごとに切り替えて次段の加算器へ出力するセレクタである。加算器１６３は、ｍビット信号のＬＳＢへ０または１を加算する加算器である。この例では、加算器１６３は、クロックがロー状態（論値０）の場合に０を加算し、ハイ状態（論理１）の場合は１を加算する。
【００３３】
符号付２進数の極性を反転するには、ｍビットの信号を全ビット反転させた後に１を加算すればよい。受信クロック信号がハイ状態の場合、セレクタ１６２は、ビット反転信号を出力し、加算器１６３は、ビット反転信号のＬＳＢに１を加算する。このため、２の補数で表現されたｍビット信号の極性は反転される。受信クロック信号がロー状態の場合は、セレクタ１６２は、非反転信号を出力し、加算器１６３は、０を加算する。このため、ｍビット信号の極性は反転されない。このような構成とすることで、受信クロック信号の半周期Ｔ／２ごとにｍビット信号の極性が反転されると同時に、反転及び非反転の処理による遅延量が同程度となる。
【００３４】
次に、図３を参照して、位相比較器１の動作について説明を行う。
【００３５】
例えば、Ｉ信号及びＱ信号が入力信号として入力されると、ＡＤＣ１１は、半周期Ｔ／２ごとに入力信号のサンプリングを行い、ｍビットのデジタル信号を出力する（Ｓ１１，入力信号サンプリングステップ）。そして、ＡＤＣ１１の出力信号は、第１遅延回路１２及び第１減算器１３にそれぞれ供給される。次に第１減算器１３は、第１遅延回路１２の出力信号と、ＡＤＣ１１の出力信号とを受信すると、その差分の絶対値を計算し、その計算結果を出力信号として出力する（Ｓ１２，ハイレベル変化量算出ステップ及びローレベル変化量算出ステップ）。そして、第１減算器１３の出力信号は、第２遅延回路１４及び第２減算器１５にそれぞれ供給される。
【００３６】
次に、第２減算器１５は、第２遅延回路１４の出力信号と、第１減算器１３の出力信号とを受信する。そして、第２減算器１５は、受信した信号の差分を計算し、その計算結果を出力信号として符号反転器１６に出力する（Ｓ１３，変化点検出ステップ）。そして、符号反転器１６は、第２減算器の計算結果の符号の反転・非反転を半周期Ｔ／２ごとに切り替えて、フェーズエラーとして出力する（Ｓ１４，フェーズエラー出力ステップ）。
【００３７】
上記第１実施形態によれば、位相比較器１は、ＡＤＣ１１においてサンプリングされた入力信号の値とＡＤＣ１１において半周期Ｔ／２前にサンプリングされた入力信号の値との差分の絶対値を算出して出力する第１減算器１３と、第１減算器１３の半周期Ｔ／２前の出力から第１減算器１３の出力を減算する第２減算器１５と、第２減算器１５の出力を半周期毎に符号反転する符号反転器１６と、を備え、符号反転器１６の出力をフェーズエラー信号とすることで、乗算を行うことなくフェーズエラーを算出することが可能となる。その結果、高ビットレートで動作する場合であっても、回路規模及び消費電力を抑えることが可能となる。
【００３８】
上記位相比較器１は、半周期Ｔ／２での演算処理スループットを実現するためにビットレートの２倍のクロックで動作するなど高速性が要求される。しかしながら、ビットレートが高くなるほど、倍速動作は困難となる。そこで、位相比較器１と等価な回路構成であって、高速動作が不要な位相比較器１ａについて、以下に説明を行う。
【００３９】
（第２実施形態）
図４は、第２実施形態の位相比較器１ａの構成概略図である。位相比較器１ａは、例えばデジタルコヒーレント受信器に搭載され、入力信号Ｉｎｐｕｔの位相と受信クロック信号Ｃｌｏｃｋとの位相を比較してフェーズエラーを検出し、フェーズエラー信号を出力する装置である。図４に示すように位相比較器１ａは、ＡＤＣ１１１〜ＡＤＣ１１８と、第１減算器１３１〜第１減算器１３８と、第２減算器１５１〜第２減算器１５８と、チョッパ回路１７１〜チョッパ回路１７８と、第３遅延回路１８１〜第３遅延回路１８４と、加算器１９１〜加算器１９４と、マルチプレクサ２０とを備えている。
【００４０】
受信クロック信号Ｃｌｏｃｋは、周期Ｔで動作しており、位相同期ループがフェーズロックすると入力信号Ｉｎｐｕｔのビットレート周期と一致する。入力信号Ｉｎｐｕｔは、例えばＱＰＳＫ変調信号を復調することによって得られるＩ信号、及び、Ｑ信号である。この場合、位相比較器１ａは、Ｉ信号及びＱ信号のそれぞれに対して設けられる。そしてＩ信号に対して設けられた位相比較器１ａの出力とＱ信号に対して設けられた位相比較器１ａの出力とを加算して、その加算結果をフェーズエラー信号とする。
【００４１】
ＡＤＣ１１１〜ＡＤＣ１１８は、それぞれアナログ信号である入力信号Ｉｎｐｕｔをｍビットのデジタル信号ａ〜ｈに変換するＡＤ変換器である。位相比較器１ａにおいては、ＡＤＣ１１１〜ＡＤＣ１１８は、入力信号Ｉｎｐｕｔをそれぞれタイミング信号Ｃｌｋ１〜Ｃｌｋ８の立ち上がりエッジでサンプリングして出力信号ａ〜ｈとして出力する。ＡＤＣ１１１は、出力信号ａを第１減算器１３１及び第１減算器１３２にそれぞれ供給する。ＡＤＣ１１２は、出力信号ｂを第１減算器１３２及び第１減算器１３３にそれぞれ供給する。ＡＤＣ１１３は、出力信号ｃを第１減算器１３３及び第１減算器１３４にそれぞれ供給する。
【００４２】
ＡＤＣ１１４は、出力信号ｄを第１減算器１３４及び第１減算器１３５にそれぞれ供給する。ＡＤＣ１１５は、出力信号ｅを第１減算器１３５及び第１減算器１３６にそれぞれ供給する。ＡＤＣ１１６は、出力信号ｆを第１減算器１３６及び第１減算器１３７にそれぞれ供給する。ＡＤＣ１１７は、出力信号ｇを第１減算器１３７及び第１減算器１３８にそれぞれ供給する。ＡＤＣ１１８は、出力信号ｈを第１減算器１３８及び第１減算器１３１にそれぞれ供給する。なお、タイミング信号Ｃｌｋ１〜Ｃｌｋ８は、タイミングジェネレータ２１により生成される。
【００４３】
図５は、タイミングジェネレータ２１の構成例を示す図である。図５に示すようにタイミングジェネレータ２１は、ポジティブトリガＤラッチ２１１，２１３，２１５，２１７と、ネガティブトリガＤラッチ２１２，２１４，２１６，２１８と、ＡＮＤ回路２１９とを備えている。
【００４４】
ポジティブトリガＤラッチ２１１，２１３，２１５，２１７は、受信クロック信号Ｃｌｏｃｋの立ち上がりエッジで動作するラッチ回路である。ネガティブトリガＤラッチ２１２，２１４，２１６，２１８は、受信クロック信号Ｃｌｏｃｋの立ち下がりエッジで動作するラッチ回路である。ポジティブトリガＤラッチ２１１，２１３，２１５，２１７とネガティブトリガＤラッチ２１２，２１４，２１６，２１８とは交互に配設されており、各Ｄラッチの出力Ｑは次段のＤラッチの入力Ｄに接続されている。また、Ｄラッチ２１６の出力は反転されてＡＮＤ回路２１９に入力され、最終段のＤラッチ２１８の出力ＱはＡＮＤ回路２１９に入力される。ＡＮＤ回路２１９の出力は、第１段のＤラッチ２１１の入力Ｄに接続されている。各Ｄラッチ２１１〜２１８の出力Ｑは、それぞれタイミング信号Ｃｌｋ１〜Ｃｌｋ８として用いられる。
【００４５】
図６は、タイミングジェネレータ２１により生成されるタイミング信号Ｃｌｋ１〜Ｃｌｋ８のタイミングを示すタイミングチャートである。
【００４６】
Ｄラッチ２１１，２１３，２１５，２１７は、受信クロック信号Ｃｌｏｃｋの立ち上がりエッジで動作するため、タイミング信号Ｃｌｋ１，Ｃｌｋ３，Ｃｌｋ５，Ｃｌｋ７は、受信クロック信号Ｃｌｏｃｋの立ち上がりエッジで立ち上がる。一方で、Ｄラッチ２１２，２１４，２１６，２１８は、受信クロック信号Ｃｌｏｃｋの立ち下がりエッジで動作するため、タイミング信号Ｃｌｋ２，Ｃｌｋ４，Ｃｌｋ６，Ｃｌｋ８は、受信クロック信号Ｃｌｏｃｋの立ち下がりエッジで立ち上がる。
【００４７】
Ｄラッチ２１１〜２１８が順に直列に接続されているため、タイミング信号Ｃｌｋ１が立ち上がった半周期Ｔ／２後にタイミング信号Ｃｌｋ２が立ち上がり、以降、半周期Ｔ／２ごとにタイミング信号Ｃｌｋ３〜Ｃｌｋ８が順に立ち上がる。また、Ｄラッチ２１８の出力がＡＮＤ回路２１９を介してＤラッチ２１１の入力に接続されている。このため、タイミング信号Ｃｌｋ８が立ち上がってから半周期Ｔ／２後にタイミング信号Ｃｌｋ１が立ち上がる。
【００４８】
ＡＮＤ回路２１９の反転入力にＤラッチ２１６の出力が接続され、ＡＮＤ回路２１９の他方の入力にＤラッチ２１８の出力が接続されているため、各タイミング信号Ｃｌｋ１〜Ｃｌｋ８のハイ状態は一周期Ｔの間保持される。このため、各タイミング信号Ｃｌｋ１〜Ｃｌｋ８は、一周期Ｔのパルス幅を有する。Ｄラッチ２１６の出力に代えて、Ｄラッチ２１７の出力をＡＮＤ回路２１９の反転入力に接続すれば、各タイミング信号Ｃｌｋ１〜Ｃｌｋ８は、半周期Ｔ／２のパルス幅となる。また、Ｄラッチ２１５の出力をＡＮＤ回路２１９の反転入力に接続すれば、各タイミング信号Ｃｌｋ１〜Ｃｌｋ８は、半周期３Ｔ／２のパルス幅となる。このように、いずれのＤラッチの出力をＡＮＤ回路２１９の反転入力に接続するかによって、タイミング信号Ｃｌｋ１〜Ｃｌｋ８のパルス幅を変更することが可能である。
【００４９】
第１減算器１３１〜第１減算器１３８は、２つの入力端子を有し、２つの入力端子に入力された信号の差分の絶対値を算出して出力する回路である。第２実施形態の位相比較器１ａにおいては、第１減算器１３１は、ＡＤＣ１１８の出力信号ｈとＡＤＣ１１１の出力信号ａとがそれぞれ入力端子に入力される。そして、第１減算器１３１は、入力された信号の差分の絶対値を算出して、算出結果を出力信号として第２減算器１５８及び第２減算器１５１に出力する。第１減算器１３２は、ＡＤＣ１１１の出力信号ａとＡＤＣ１１２の出力信号ｂとがそれぞれ入力端子に入力される。そして、第１減算器１３２は、入力された信号の差分の絶対値を算出して、算出結果を出力信号として第２減算器１５１及び第２減算器１５２に出力する。
【００５０】
第１減算器１３３は、ＡＤＣ１１２の出力信号ｂとＡＤＣ１１３の出力信号ｃとがそれぞれ入力端子に入力される。そして、第１減算器１３３は、入力された信号の差分の絶対値を算出して、算出結果を出力信号として第２減算器１５２及び第２減算器１５３に出力する。第１減算器１３４は、ＡＤＣ１１３の出力信号ｃとＡＤＣ１１４の出力信号ｄとがそれぞれ入力端子に入力される。そして、第１減算器１３４は、入力された信号の差分の絶対値を算出して、算出結果を出力信号として第２減算器１５３及び第２減算器１５４に出力する。第１減算器１３５は、ＡＤＣ１１４の出力信号ｄとＡＤＣ１１５の出力信号ｅとがそれぞれ入力端子に入力される。そして、第１減算器１３５は、入力された信号の差分の絶対値を算出して、算出結果を出力信号として第２減算器１５４及び第２減算器１５５に出力する。
【００５１】
第１減算器１３６は、ＡＤＣ１１５の出力信号ｅとＡＤＣ１１６の出力信号ｆとがそれぞれ入力端子に入力される。そして、第１減算器１３６は、入力された信号の差分の絶対値を算出して、算出結果を出力信号として第２減算器１５５及び第２減算器１５６に出力する。第１減算器１３７は、ＡＤＣ１１６の出力信号ｆとＡＤＣ１１７の出力信号ｇとがそれぞれ入力端子に入力される。そして、第１減算器１３７は、入力された信号の差分の絶対値を算出して、算出結果を出力信号として第２減算器１５６及び第２減算器１５７に出力する。第１減算器１３８は、ＡＤＣ１１７の出力信号ｇとＡＤＣ１１８の出力信号ｈとがそれぞれ入力端子に入力される。そして、第１減算器１３８は、入力された信号の差分の絶対値を算出して、出力信号として第２減算器１５７及び第２減算器１５８に出力する。
【００５２】
なお、ＡＤＣ１１１〜ＡＤＣ１１８は、図６に示したクロック信号Ｃｌｋ１〜Ｃｌｋ８の立ち上がりエッジで入力信号のサンプリングを行っていることから、第１減算器１３１，第１減算器１３３，第１減算器１３５，第１減算器１３７の計算結果は、受信クロック信号Ｃｌｏｃｋのロー状態における入力信号Ｉｎｐｕｔの変化量を示す。第１減算器１３２，第１減算器１３４，第１減算器１３６，第１減算器１３８の計算結果は、受信クロック信号Ｃｌｏｃｋのハイ状態における入力信号Ｉｎｐｕｔの変化量を示す。
【００５３】
受信クロック信号Ｃｌｏｃｋのロー状態において、入力信号Ｉｎｐｕｔが変化した場合、受信クロック信号Ｃｌｏｃｋの周波数を上げる制御を行う必要がある。受信クロック信号Ｃｌｏｃｋのハイ状態において、入力信号Ｉｎｐｕｔが変化した場合、受信クロック信号Ｃｌｏｃｋの周波数を下げる制御を行う必要がある。このため、受信クロック信号Ｃｌｏｃｋのロー状態における入力信号Ｉｎｐｕｔの変化量をクロックアップ信号（ｕｐ）として表す。また、受信クロック信号Ｃｌｏｃｋのハイ状態における入力信号Ｉｎｐｕｔの変化量をクロックダウン信号（ｄｏｗｎ）として表す。
【００５４】
第２減算器１５１〜第２減算器１５８は、２つの入力端子Ｕ，Ｄを有し、入力端子Ｕに入力された信号から入力端子Ｄに入力された信号の差分を算出し、算出結果を出力信号として出力する回路である。第２実施形態の位相比較器１ａにおいては、第２減算器１５１は、第１減算器１３１の出力信号が入力端子Ｕに入力され、第１減算器１３２の出力信号が入力端子Ｄに入力されている。第２減算器１５２は、第１減算器１３３の出力信号が入力端子Ｕに入力され、第１減算器１３２の出力信号が入力端子Ｄに入力されている。第２減算器１５３は、第１減算器１３３の出力信号が入力端子Ｕに入力され、第１減算器１３４の出力信号が入力端子Ｄに入力されている。第２減算器１５４は、第１減算器１３５の出力信号が入力端子Ｕに入力され、第１減算器１３４の出力信号が入力端子Ｄに入力されている。
【００５５】
第２減算器１５５は、第１減算器１３５の出力信号が入力端子Ｕに入力され、第１減算器１３６の出力信号が入力端子Ｄに入力されている。第２減算器１５６は、第１減算器１３７の出力信号が入力端子Ｕに入力され、第１減算器１３６の出力信号が入力端子Ｄに入力されている。第２減算器１５７は、第１減算器１３７の出力信号が入力端子Ｕに入力され、第１減算器１３８の出力信号が入力端子Ｄに入力されている。第２減算器１５８は、第１減算器１３１の出力信号が入力端子Ｕに入力され、第１減算器１３８の出力信号が入力端子Ｄに入力されている。第２減算器１５１〜第２減算器１５８の出力信号は、それぞれチョッパ回路１７１〜チョッパ回路１７８の一方の入力端子に供給される。
【００５６】
第１減算器１３１，第１減算器１３３，第１減算器１３５，第１減算器１３７の計算結果は、受信クロック信号Ｃｌｏｃｋのロー状態における入力信号Ｉｎｐｕｔの変化量を示し、第１減算器１３２，第１減算器１３４，第１減算器１３６，第１減算器１３８の計算結果は、受信クロック信号Ｃｌｏｃｋのハイ状態における入力信号Ｉｎｐｕｔの変化量を示す。このため、第２減算器１５１〜第２減算器１５８は、受信クロック信号Ｃｌｏｃｋのロー状態における入力信号Ｉｎｐｕｔの変化量（クロックアップ信号）から半周期Ｔ／２前又は半周期Ｔ／２後のハイ状態における入力信号Ｉｎｐｕｔの変化量（クロックダウン信号）を減算し、その減算結果を出力する回路である。
【００５７】
なお、第２減算器１５１〜第２減算器１５８の各入力端子Ｕ，Ｄを入れ替えることで、受信クロック信号Ｃｌｏｃｋのハイ状態における入力信号Ｉｎｐｕｔの変化量から半周期Ｔ／２前又は半周期Ｔ／２後のロー状態における入力信号Ｉｎｐｕｔの変化量を減算し、その減算結果を出力するようにしてもよい。入力端子Ｕ，Ｄを入れ替えることによって、位相同期ループロック状態における、データ信号の変化点を受信クロック信号Ｃｌｏｃｋの立ち上がりエッジに合わせるか、立ち下がりエッジに合わせるかを切り替えることが可能となる。これはフェーズエラー信号の極性を反転するのと等価である。
【００５８】
チョッパ回路１７１〜チョッパ回路１７８は、受信クロック信号Ｃｌｏｃｋに非同期で出力される演算回路出力の有効範囲を、必要な演算結果が受信クロック信号Ｃｌｏｃｋのエッジに同期して出力されるように切り取る目的で使われる回路である。位相比較器１ａにおいては、チョッパ回路１７１〜チョッパ回路１７８は、一方の入力端子に第２減算器１５１〜第２減算器１５８の出力信号が入力され、他方の入力端子にクロック信号Ｃｌｋ６〜Ｃｌｋ８，Ｃｌｋ１〜Ｃｌｋ５が入力され、各入力の論理積を演算した結果を出力信号ｃｈｏｐ８，ｃｈｏｐ１〜ｃｈｏｐ７として出力するｍビット入力のＡＮＤ回路である。なお、チョッパ回路１７１〜チョッパ回路１７８は、それぞれクロック信号Ｃｌｋ６〜Ｃｌｋ８，Ｃｌｋ１〜Ｃｌｋ５が入力される構成であるが、クロック信号Ｃｌｋ６〜Ｃｌｋ８，Ｃｌｋ１〜Ｃｌｋ５に代えて、チョッパ回路１７１〜チョッパ回路１７８の一方の端子に入力された第２減算器１５１〜第２減算器１５８の出力信号を安定して取り出すことができるタイミングの信号を用いてもよい。
【００５９】
第３遅延回路１８１〜第３遅延回路１８４は、入力された信号を半周期Ｔ／２だけ遅延させて出力する回路である。位相比較器１ａにおいては、第３遅延回路１８１〜第３遅延回路１８４は、それぞれチョッパ回路１７１，チョッパ回路１７３，チョッパ回路１７５，チョッパ回路１７７の出力信号を半周期Ｔ／２だけ遅延させて出力する。第３遅延回路１８１〜第３遅延回路１８４は、例えばラッチ回路により構成される。第３遅延回路１８１〜第３遅延回路１８４は、ラッチ回路に代えてＤ−ＦＦなど他の遅延素子等で構成してもよい。第３遅延回路１８１〜第３遅延回路１８４の出力信号は、それぞれ加算器１９１〜加算器１９４に供給される。
【００６０】
なお、第３遅延回路１８１〜第３遅延回路１８４は、それぞれ加算器１９１〜加算器１９４に供給されるチョッパ回路１７１〜チョッパ回路１７８の出力信号ｃｈｏｐ８，ｃｈｏｐ１〜ｃｈｏｐ７のタイミングを合わせるために設けられたものである。したがって、チョップ回路１７１とチョップ回路１７２とに同じタイミングの信号（例えばクロック信号Ｃｌｋ６）を供給して、第２減算器１５１の出力信号と第２減算器１５２の出力信号とをそれぞれ取り出した場合には、第３遅延回路１８１は不要である。第３遅延回路１８２〜第３遅延回路１８４についても同様である。
【００６１】
加算器１９１〜加算器１９４は、２つの入力端子を有し、各入力端子に入力された信号を加算して出力する回路である。位相比較器１ａにおいては、加算器１９１〜加算器１９４は、第３遅延回路１８１〜第３遅延回路１８４の出力信号がそれぞれ入力端子ａに入力され、チョッパ回路１７２，チョッパ回路１７４，チョッパ回路１７６，チョッパ回路１７８の出力信号がそれぞれ入力端子ｂに入力されて、各入力の加算結果を出力信号ａｄｄ１〜ａｄｄ４として出力している。
【００６２】
マルチプレクサ２０は、複数の入力信号から１つを順番に選択し、時分割多重して出力する回路である。位相比較器１ａにおいて、マルチプレクサ２０は、加算器１９１〜加算器１９４の出力信号がそれぞれ入力端子に入力されており、例えば２ビットの選択信号ＳＥＬに基き、入力端子に入力された信号を順番に切り替えることによって多重化して出力端子に出力する。マルチプレクサ２０の出力信号は、フェーズエラー信号として用いられる。なお、ＱＰＳＫ復調信号であるＩ信号及びＱ信号を入力信号Ｉｎｐｕｔとした場合、各位相比較器１ａのマルチプレクサ２０の出力信号を加算した信号がフェーズエラー信号として用いられる。
【００６３】
第２減算器１５１〜第２減算器１５８の出力信号をそのまま多重化してフェーズエラー信号とする場合には、マルチプレクサ２０を受信クロック信号Ｃｌｏｃｋの２倍のレートで動作させる必要がある。このため、受信クロック信号Ｃｌｏｃｋが高速となるほど実現が難しくなる。本実施形態では、チョッパ回路１７１〜チョッパ回路１７８、第３遅延回路１８１〜第３遅延回路１８４、及び、加算器１９１〜加算器１９４を設けることによって、第２減算器１５１〜第２減算器１５８の出力信号のうち隣り合う２つの出力信号を纏めてフェーズエラー信号としている。これにより、マルチプレクサ２０の動作周波数は、受信クロック信号Ｃｌｏｃｋと同じレートとなる。
【００６４】
このように加算器を一段追加すると、マルチプレクサ２０の動作周波数を半分とし、フェーズエラー更新周期を２倍とすることができる。図１１は、加算器を二段にした場合の構成を示す図である。二段目の加算器は、加算器１９１の出力信号ａｄｄ１を受信クロック信号の周期Ｔ遅延させた信号と加算器１９２の出力信号ａｄｄ２とを加算して、加算結果をｍビットレジスタに出力する。同様に、二段目の加算器は、加算器１９３の出力信号ａｄｄ３を受信クロック信号の周期Ｔ遅延させた信号と加算器１９４の出力信号ａｄｄ４とを加算して、加算結果をｍビットレジスタに出力する。各ｍビットレジスタは、二段目の加算器の加算結果をロード信号がハイ状態の間受信し、セレクタに出力する。
【００６５】
このセレクタは、マルチプレクサ２０に相当するものであって、各ｍビットレジスタからの出力信号を選択信号により順番に選択し、時分割多重してフェーズエラー信号として出力する。このように、加算器を二段にすることで、マルチプレクサ２０の動作周波数を受信クロック信号Ｃｌｏｃｋの半分のレートとし、フェーズエラー更新周期を受信クロック信号Ｃｌｏｃｋの２倍の周期２Ｔとすることができる。
【００６６】
図１２は、加算器を三段にした場合の構成を示す図である。図１３は、加算器を３段にした場合のタイミングチャートを示す図である。二段目の加算器及びｍビットレジスタは、図１１の構成と同様であるので、その説明を省略する。三段目の加算器は、各ｍビットレジスタからの出力信号を加算して加算結果をｍビットレジスタに出力する。ｍビットレジスタは、三段目の加算器の加算結果をロード信号がハイ状態の間受信する。そして、ｍビットレジスタは、受信した加算結果をフェーズエラー信号として出力する。このように、加算器を多段化して、全ての信号を加算するとマルチプレクサ２０によって多重化する必要はなくなる。また、ＡＤＣの並列数が８の場合、フェーズエラー更新周期は４Ｔまで低速化できる。
【００６７】
図１４は、フェーズエラー更新周期を低速化する他の構成を示す図である。アキュムレータ（積算器）は、位相比較器１ａのマルチプレクサ２０の出力を受信クロック信号Ｃｌｏｃｋの周期Ｔごとに積算し、一定周期でリセット信号によりリセットする装置である。アキュムレータは、積算結果をマルチビットレジスタに出力する。マルチビットレジスタは、アキュムレータの積算結果をロード信号がハイ状態の間受信する。そして、マルチビットレジスタは、受信した積算結果をフェーズエラー信号として出力する。また、アキュムレータは、ロード信号がハイ状態からロー状態に遷移すると、リセット信号により積算値をリセットする。このようにすることで、リセット直前の積算値を次の更新周期までのフェーズエラー信号として用いることができ、さらにフェーズエラー信号の更新周期を低速化することができる。
【００６８】
次に、図７のタイミングチャートを用いて、位相比較器１ａの動作について説明を行う。
【００６９】
図７は、各信号のタイミングを示す図である。各信号とは、入力信号Ｉｎｐｕｔ、受信クロック信号Ｃｌｏｃｋ、タイミング信号Ｃｌｋ１〜Ｃｌｋ８、ＡＤＣ１１１〜ＡＤＣ１１８の出力信号ａ〜ｈ、第１減算器１３２〜第１減算器１３４の出力信号、第２減算器１５２及び第２減算器１５３の出力信号、チョッパ回路１７２の出力信号ｃｈｏｐ１、及び、チョッパ回路１７３の出力信号ｃｈｏｐ２である。なお、ＡＤＣ１１１〜ＡＤＣ１１８は、それぞれクロック信号Ｃｌｋ１〜Ｃｌｋ８の立ち上がりエッジで入力信号Ｉｎｐｕｔをサンプリングするものとして図７のタイミングチャートを記載している。
【００７０】
ＡＤＣ１１１は、タイミング信号Ｃｌｋ１の立ち上がりエッジから次のタイミング信号Ｃｌｋ１の立ち上がりエッジまで出力信号ａを保持する。ＡＤＣ１１２〜ＡＤＣ１１８は、それぞれ各タイミング信号Ｃｌｋ２〜Ｃｌｋ８の立ち上がりエッジから次の立ち上がりエッジまでの間、出力信号ｂ〜ｈを保持している。
【００７１】
次に、第１減算器１３２の入力端子には、出力信号ａと出力信号ｂとが入力されるため、第１減算器１３２の出力信号は、出力信号ａと出力信号ｂとが共に保持されている期間（タイミング信号Ｃｌｋ２の立ち上がりエッジからタイミング信号Ｃｌｋ１の立ち上がりエッジまでの間）有効である。より詳細に説明すると、第１減算器１３２の減算処理に時間を要するため、タイミング信号Ｃｌｋ２の立ち上がりエッジのタイミングに減算処理に要する時間を加えた時点からタイミング信号Ｃｌｋ１の立ち上がりエッジまでの間、第１減算器１３２の出力信号は有効である。第１減算器１３３は、タイミング信号Ｃｌｋ３の立ち上がりエッジのタイミングに減算処理に要する時間を加えた時点からタイミング信号Ｃｌｋ２の立ち上がりエッジまでの間、第１減算器１３３の出力信号は有効である。
【００７２】
次に、第２減算器１５２の入力端子には、第１減算器１３２の出力信号と第１減算器１３３の出力信号が入力される。このため、各出力信号が共に有効である期間から減算処理に要する時間を除いた期間（タイミング信号Ｃｌｋ３の立ち上がりエッジのタイミングに第１減算器１３３の減算処理に要する時間及び第２減算器１５２の減算処理に要する時間を加えた時点から、タイミング信号Ｃｌｋ１の立ち上がりエッジまでの間）第２減算器１５２の出力信号は有効である。
【００７３】
チョッパ回路１７２の端子には、第２減算器１５２の出力信号とタイミング信号Ｃｌｋ７とが入力される。このため、チョッパ回路１７２は、タイミング信号Ｃｌｋ７がハイ状態の間、第２減算器１５２の出力信号を出力信号ｃｈｏｐ１として出力する。ここで、タイミング信号Ｃｌｋ７が用いられているのは、タイミング信号Ｃｌｋ７が、第２減算器１５２の出力信号が有効である期間内でのみハイ状態となる信号であるからである。したがって、チョッパ回路１７２の他方の入力端子に入力される信号は、第２減算器１５２の出力信号が有効である期間内でのみハイ状態となる信号であればよく、他のタイミング信号を用いてもよいし、別の信号を用いてもよい。
【００７４】
チョッパ回路１７３〜チョッパ回路１７８，チョッパ回路１７１は、それぞれ出力信号ｃｈｏｐ２〜ｃｈｏｐ８を出力する。図４に示した構成例では、タイミング信号Ｃｌｋ７，Ｃｌｋ８，Ｃｌｋ１〜Ｃｌｋ６を用いて、チョッパ回路１７２〜チョッパ回路１７８，チョッパ回路１７１を動作させているため、信号ｃｈｏｐ１〜ｃｈｏｐ８は半周期Ｔ／２ごとに巡回出力される。
【００７５】
図８は、加算器１９１〜加算器１９４の出力信号ａｄｄ１〜ａｄｄ４、及び、マルチプレクサ２０の出力信号であるフェーズエラー信号のタイミングを示す図である。
【００７６】
信号ａｄｄ１は、信号ｃｈｏｐ８を半周期Ｔ／２遅延させたものと信号ｃｈｏｐ１とを加算したものである。図４に示すように、信号ｃｈｏｐ８は、タイミング信号Ｃｌｋ６がハイ状態である期間に出力されるものである。信号ｃｈｏｐ１は、タイミング信号Ｃｌｋ７がハイ状態である期間に出力されるものである。したがって、信号ｃｈｏｐ８を半周期Ｔ／２遅延させたものは、信号ｃｈｏｐ１と同期している。このため、加算器１９１の出力信号ａｄｄ１は、タイミング信号Ｃｌｋ７の立ち上がりエッジのタイミングに加算演算に要する時間を加えた時点からタイミング信号Ｃｌｋ７の立ち下がりエッジまで、有効である。
【００７７】
加算器１９２の出力信号ａｄｄ２は、タイミング信号Ｃｌｋ１の立ち上がりエッジのタイミングに加算演算に要する時間を加えた時点からタイミング信号Ｃｌｋ１の立ち下がりエッジまで、有効である。加算器１９３の出力信号ａｄｄ３は、タイミング信号Ｃｌｋ３の立ち上がりエッジのタイミングに加算演算に要する時間を加えた時点からタイミング信号Ｃｌｋ３の立ち下がりエッジまで、有効である。加算器１９４の出力信号ａｄｄ４は、タイミング信号Ｃｌｋ５の立ち上がりエッジのタイミングに加算演算に要する時間を加えた時点からタイミング信号Ｃｌｋ５の立ち下がりエッジまで、有効である。すなわち、信号ａｄｄ１〜ａｄｄ４は、周期Ｔごとに順番に有効になる。
【００７８】
マルチプレクサ２０は、信号ａｄｄ１〜ａｄｄ４が有効である期間に、その有効な信号が入力される入力端子を選択して、出力端子から出力する。図４に示した構成例において、信号ａｄｄ１〜ａｄｄ４は、受信クロック信号Ｃｌｏｃｋの立ち上がりエッジから周期Ｔの期間、有効である。したがって、受信クロック信号Ｃｌｏｃｋの立ち下がりエッジで選択信号ＳＥＬを切り替えて、マルチプレクサ２０の入力端子を切り替える。マルチプレクサ２０の出力信号は、信号ａｄｄ１〜ａｄｄ４を巡回出力して多重化したものである。マルチプレクサ２０の出力信号は、フェーズエラー信号として用いられる。
【００７９】
なお、ＱＰＳＫ復調信号であるＩ信号及びＱ信号を入力信号とした場合、各位相比較器１ａのマルチプレクサ２０の出力信号を加算した信号がフェーズエラー信号として用いられる。また、フェーズエラー信号は、第２減算器１５１〜第２減算器１５８においてクロックアップ信号からクロックダウン信号を減算していることから、フェーズエラー信号が正の値を示す場合は、受信クロック信号の周波数を上げることを示し、フェーズエラー信号が負の値を示す場合は、受信クロック信号の周波数を下げることを示している。
【００８０】
上記第２実施形態によれば、位相比較器１ａは、乗算を行うことなく減算及び加算を行うことでフェーズエラーを算出することができる。その結果、高ビットレートで動作する場合であっても、回路規模及び消費電力を抑えることが可能となる。
【００８１】
なお、チョッパ回路１７１〜チョッパ回路１７８、第３遅延回路１８１〜第３遅延回路１８４、及び、加算器１９１〜加算器１９４は、マルチプレクサ２０の切り替えタイミングを低速にするために設けられたものである。したがって、マルチプレクサ２０の切り替えタイミングを受信クロック信号の半周期Ｔ／２とし、複数の第２減算器１５１〜第２減算器１５８の出力を順に切り替えるのであれば、チョッパ回路１７１〜チョッパ回路１７８、第３遅延回路１８１〜第３遅延回路１８４、及び、加算器１９１〜加算器１９４は不要である。また、位相比較器１ａは、第２減算器１５１〜第２減算器１５８の出力を２つずつ纏めることでマルチプレクサ２０の切り替えタイミングを受信クロック信号の周期Ｔとしているが、第２減算器１５１〜第２減算器１５８の出力を３以上ずつ纏めることでマルチプレクサ２０の切り替えタイミングをさらに低速にすることも可能である。
【００８２】
（第３実施形態）
上記位相比較器１，１ａにより、ＢＰＳＫ／ＱＰＳＫ信号から受信クロックを抽出するためのフェーズエラー信号を得ることができるが、ＤＷＤＭデジタルコヒーレント受信器に位相比較器１，１ａを用いる場合、チャネル（周波数グリッド）の切り替えや、光源の経時変化などにより、送受信光源間の周波数オフセットが変動する。周波数オフセットが大きいと復調されたＩ信号及びＱ信号の振幅は時間的に変動し、これによって位相比較特性のゲインが低下する。このため、位相比較ゲインは周波数オフセット大小の影響を受け、位相同期ループ全体のゲインを変動させてしまう。
【００８３】
ループゲインが大きすぎると、フェーズロック動作の過程においてオーバーシュートやリンギングが発生し、ループゲインが小さすぎると変化に追随できない場合がある。このため、ループゲインが大きくばらつくのは受信特性にとって好ましくない。そこで、広い周波数オフセット範囲で位相同期ループのループゲインを適切な値に保持することを目的とした構成について以下に説明する。
【００８４】
図９に、第３実施形態のデジタルコヒーレント受信器３の構成概略図を示す。図９に示すようにデジタルコヒーレント受信器３は、ＡＤＣ３１と、波長分散補償部３２と、位相比較器３３と、フェーズエラー値補正部３４と、ループフィルタ３５と、ＮＣＯ（Numerically  Controlled  Oscillator）３６と、ＰＭＤ（Polarization  Mode  Dispersion）補償部３７と、周波数オフセット補償部３８と、位相オフセット補償部３９と、補正値計算部４０とを備えている。
【００８５】
ＡＤＣ３１は、アナログ信号である入力信号をｍビットのデジタル信号に変換するＡＤ変換器で構成されている。ＡＤＣ３１は、第１実施形態の位相比較器１のＡＤＣ１１、又は、第２実施形態の位相比較器１ａのＡＤＣ１１１〜ＡＤＣ１１８に相当する。
【００８６】
波長分散補償部３２は、光ファイバなどの伝送路中の波長分散による波形歪みを補償する回路である。
【００８７】
位相比較器３３は、入力信号とＮＣＯ３６から出力される受信クロック信号との位相を比較する回路であって、位相差をフェーズエラー信号として出力する。位相比較器３３は、例えば第１実施形態の位相比較器１（ＡＤＣ１１を除く）、又は、第２実施形態の位相比較器１ａ（ＡＤＣ１１１〜ＡＤＣ１１８を除く）で構成されている。
【００８８】
フェーズエラー値補正部３４は、位相比較器３３から出力されたフェーズエラー信号が示すフェーズエラー値と、後述する補正値計算部４０から出力された補正値とを掛け合わせることで、フェーズエラー値を補正するものである。これによって、適切なフェーズエラー値を用いてＮＣＯ３６の受信クロック信号を補正することが可能となる。
【００８９】
ループフィルタ３５は、例えばデジタルフィルタで構成された一次ＩＩＲ（巡回型）ローパスフィルタである。ループフィルタ３５によって、不要な高周波成分が除去され、位相同期ループの周波数応答及び位相同期ループの位相余裕が適切な値に設定されるので、位相同期ループが安定に動作できる。
【００９０】
ＮＣＯ３６は、数値制御型オシレータであって、フィードバック制御により、出力する受信クロック信号の周波数を可変して位相を微調整する。ＮＣＯ３６は、デジタルコヒーレント受信器３の受信信号を処理するためのビットクロックを生成する発振器として用いられる。ＮＣＯ３６は、ループフィルタ３５を介して入力されたフェーズエラー値に基づいて位相の微調整を行う。
【００９１】
ＰＭＤ補償部３７は、偏波多重信号の偏波分離や光ファイバなどの伝送路中の偏波分散による波形歪みなどを補償する回路である。
【００９２】
周波数オフセット補償部３８は、送信器側の光源とデジタルコヒーレント受信器側の光源との周波数（光の波長に対応）のズレ（オフセット）を検出して補正する回路である。
【００９３】
位相オフセット補償部３９は、送信器側の光源とデジタルコヒーレント受信器側の光源との位相差を検出して補正する回路である。
【００９４】
補正値計算部４０は、周波数オフセット補償部３８によって検出された周波数オフセットに基づいて、フェーズエラー値を補正するための補正値を算出するものである。図１０は、クロックタイミングオフセットとフェーズエラー値との関係をシミュレーションにより求めたグラフである。各グラフＣ１〜Ｃ４は、周波数オフセットが異なるものである。グラフＣ１は、周波数オフセットが０の場合のクロックタイミングオフセットとフェーズエラー値との関係を示しており、グラフＣ２、Ｃ３、Ｃ４の順に周波数オフセットが大きくなっている。各グラフＣ１〜Ｃ４を比較すると、周波数オフセットが大きいほどクロックタイミングオフセットに対するフェーズエラー値が小さくなることが理解できる。
【００９５】
補正値計算部４０は、例えば周波数オフセットと補正値とを１対１で対応付けたフェーズエラー補正テーブルを有する。周波数オフセットに対応付けられた補正値は、その周波数オフセットにおけるフェーズエラー値と掛け合わせることで、周波数オフセットが０の場合のフェーズエラー値に補正するための値である。補正値計算部４０は、フェーズエラー補正テーブルを参照して、周波数オフセット補償部３８によって検出された周波数オフセットに対応付けられた補正値を取得し、フェーズエラー値補正部３４に出力する。なお、補正値計算部４０は、フェーズエラー補正テーブルに代えて、周波数オフセットと補正値との関係式を記憶し、その関係式に基づいて補正値を算出するようにしてもよい。
【００９６】
上記第３実施形態によれば、デジタルコヒーレント受信器３の信号処理において検出された送受信光源間の周波数オフセット値に基づいて、位相比較ゲインを補正することで、位相同期ループ全体のループゲインを一定に保つことができ、安定したループ動作が可能となる。その結果、周波数オフセット耐性の大きいデジタルコヒーレント受信器が実現できる。
【００９７】
なお、本発明に係る位相比較器、位相比較方法及びデジタルコヒーレント受信器は上記実施形態に記載したものに限定されるものではない。本発明に係る位相比較器、位相比較方法及びデジタルコヒーレント受信器は、各請求項に記載した要旨を変更しないように実施形態に係る位相比較器、位相比較方法及びデジタルコヒーレント受信器を変形し、又は他のものに適用したものであってもよい。
【符号の説明】
【００９８】
１，１ａ，３３…位相比較器、３…デジタルコヒーレント受信器、１１，３１，１１１〜１１８…ＡＤＣ、１２…第１遅延回路、１３，１３１〜１３８…第１減算器、１４…第２遅延回路、１５，１５１〜１５８…第２減算器、１６…符号反転器、２０…マルチプレクサ、２１…タイミングジェネレータ、３２…波長分散補償部、３４…フェーズエラー値補正部、３５…ループフィルタ、３６…ＮＣＯ、３７…ＰＭＤ補償部、３８…周波数オフセット補償部、３９…位相オフセット補償部、４０…補正値計算部、１６１…第１レジスタ、１６２…ＥｘＯＲ回路、１６３…第２レジスタ、１７１〜１７８…チョッパ回路、１８１〜１８４…第３遅延回路、１９１〜１９４…加算器、２１１，２１３，２１５，２１７…ポジティブトリガＤラッチ、２１２，２１４，２１６，２１８…ネガティブトリガＤラッチ、２１９…ＡＮＤ回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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