(57)【要約】【課題】  ゲート−ソース逆バイアス駆動の動作原理を定量化し、ＭＯＳＴのしきい電圧と動作電圧の関係を明らかにすることにより、逆バイアス駆動の原理を活用した複数のＭＯＳＴの組み合わせを用いて、動作電圧１Ｖ以下の高速低電圧動作を可能にする。【解決手段】  低ＶｔのＭＯＳＴを含む回路のリーク電流を、ＭＯＳＴのゲート（Ｇ）とソース（Ｓ）を逆バイアスする各種の駆動方式によって低減する。低ＶｔのＭＯＳＴに各種のＧ−Ｓ逆バイアスを加えることにより、リーク電流の少ない１Ｖ以下の高速低電圧ＣＭＯＳ論理回路、あるいはメモリ回路が実現される。【選択図】図１Ａ
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【特許請求の範囲】
【請求項１】
ゲートとソースが等電位の場合に実質的にサブスレショルドリーク電流が流れるようなＭＯＳＴであり、該ＭＯＳＴのゲートとソースは差動駆動され、該ＭＯＳＴは該差動駆動の極性の一方で導通し他方の極性では非導通になり、該非導通において、該ゲートとソース間電圧と該ＭＯＳＴのしきい電圧の和が、該ＭＯＳＴのサブスレショルド電流の下限で決まる許容最小しきい電圧よりも大きいことを特徴とする半導体装置。
【請求項２】
ゲートとソースが差動駆動されるＭＯＳＴのしきい電圧は、該ＭＯＳＴのサブスレショルド電流の下限で決まる許容最小しきい電圧から該ＭＯＳＴの動作電圧を差し引いた値よりも大きく、かつ該動作電圧よりも小さいことを特徴とする半導体装置。
【請求項３】
請求項１または請求項２において、
大きな電圧で動作する大きなしきい電圧を持つＭＯＳＴと小さな電圧で動作する小さなしきい電圧を持つ少なくても２種類のＭＯＳＴを含み、該小さなしきい電圧を持つＭＯＳＴのゲートとソースは差動駆動される半導体装置。
【請求項４】
請求項１から請求項３のいずれかにおいて、
該許容最小しきい電圧は、ほぼ０．２Ｖと０．４Ｖの間にあることを特徴とする半導体装置。
【請求項５】
請求項１から請求項４のいずれかにおいて、
該小さなしきい電圧を持つＭＯＳＴはデプリーション型のＭＯＳＴであることを特徴とする半導体装置。
【請求項６】
請求項１から請求項５のいずれかにおいて、
互いにゲートとソースが交差結合された２個のｎチャンネルあるいは２個のｐチャンネルＭＯＳＴのそれぞれのＭＯＳＴのゲートとソースを差動駆動することを特徴とする半導体装置。
【請求項７】
請求項１から請求項５のいずれかにおいて、
ｎチャンネルＭＯＳＴとｐチャンネルＭＯＳＴのそれぞれのゲートを結線し、またそれぞれのソースを結線し、該ゲートとソースを差動駆動することを特徴とする半導体装置。
【請求項８】
請求項１から請求項５のいずれかにおいて、
互いにゲートとソースが交差結合されたｎチャンネルＭＯＳＴとｐチャンネルＭＯＳＴの該ゲートとソースを差動駆動することを特徴とする半導体装置。
【請求項９】
請求項１から請求項８のいずれかにおいて、
小さなしきい電圧のＭＯＳＴを含む回路と該ＭＯＳＴのソースならびにドレインの少なくてもいずれ一方に直列に接続された小さなしきい電圧のＭＯＳＴを含む電源スイッチを有する半導体装置。
【請求項１０】
請求項９において、
該回路の入力信号に応答して該出力が確定した後に該電源スイッチをオフにする半導体装置。
【請求項１１】
請求項９または請求項１０において、
該回路の出力には、大きなしきい電圧のＭＯＳＴからなるレベルホールド回路を具備する半導体装置。
【請求項１２】
請求項１から請求項１１のいずれかにおいて、
小さなしきい電圧の第１のｐチャンネルＭＯＳＴと小さなしきい電圧の第１のｎチャンネルＭＯＳＴを有する回路と、該ｐチャンネルＭＯＳＴのソース側に直列に接続された第１の電源スイッチは小さなしきい電圧の第２のｐチャンネルＭＯＳＴであり、該ｎチャンネルＭＯＳＴのソース側に直列に接続された第２の電源スイッチは小さなしきい電圧の第２のｎチャンネルＭＯＳＴであり、該第２のｐチャンネルＭＯＳＴと該第２のｎチャンネルＭＯＳＴは該回路が動作時には同時に導通し、該回路が非動作時には同時に非導通にすることを特徴とする半導体装置。
【請求項１３】
請求項１から請求項１２のいずれかにおいて、
小さなしきい電圧を持つＣＭＯＳ回路の複数からなり、該回路のそれぞれは電源スイッチを具備し、かつ該出力を次段の入力とする回路であり、該回路の出力が確定した後で該回路の電源スイッチを非導通にし、次段の電源スイッチを導通にすることを特徴とする半導体装置。
【請求項１４】
請求項１３において、
第１の電源スイッチを偶数番目の回路群で共有し、第２の電源スイッチを奇数番目の回路群で共有することを特徴とする半導体装置。
【請求項１５】
小さなしきい電圧の第１のｐチャンネルＭＯＳＴと小さなしきい電圧の第１のｎチャンネルＭＯＳＴを有する回路と、該ｐチャンネルＭＯＳＴのソース側に直列に接続された第１の電源スイッチは小さなしきい電圧の第２のｐチャンネルＭＯＳＴであり、該ｎチャンネルＭＯＳＴのソース側に直列に接続された第２の電源スイッチは第２のｎチャンネルＭＯＳＴであり、該第２のｐチャンネルＭＯＳＴが非導通時には、該ｐチャンネルＭＯＳＴのゲートとソース間に逆バイアスを加えることを特徴とする半導体装置。
【請求項１６】
請求項１５において、
該第２のｎチャンネルＭＯＳＴのしきい電圧は小さく、該ＭＯＳＴが非導通時には、該ＭＯＳＴのゲートとソース間に逆バイアスが加わることを特徴とする半導体装置。
【請求項１７】
請求項１５または請求項１６において、
該回路の入力信号に応答して該出力が確定した後に該電源スイッチをオフにすることを特徴とする半導体装置。
【請求項１８】
請求項１５から請求項１７のいずれかにおいて、
該回路の出力には、大きなしきい電圧のＭＯＳＴからなるレベルホールド回路を具備する半導体装置。
【請求項１９】
請求項１５から請求項１８のいずれかにおいて、
ｎチャンネルＭＯＳＴとｐチャンネルＭＯＳＴのそれぞれのゲートを結線し、またそれぞれのソースを結線し、該ゲートとソースに第１の差動電圧を入力する第１の回路を具備し、該第１の差動電圧を検出して第２の差動電圧を出力する第２の回路を具備する半導体装置。
【請求項２０】
請求項１９において、
第１の差動電圧は第２の差動電圧よりも小さいことを特徴とする半導体装置。
【請求項２１】
請求項１９または請求項２０において、
該第２の回路は交差結合された大きなしきい電圧のＭＯＳＴを含むことを特徴とする半導体装置。
【請求項２２】
請求項１９から請求項２１のいずれかにおいて、
ゲートとソースを逆バイアスすることによって非導通にさせる小さなしきい電圧のＭＯＳＴを含む第３の回路であって、該回路は該第２の差動電圧を第１の差動電圧に変換することを特徴とする半導体装置。
【請求項２３】
請求項１から請求項５のいずれか、または請求項１５において、
小さなしきい電圧のＭＯＳＴを含む縦続接続された複数の回路は、該回路に共通な小さなしきい電圧のＭＯＳＴを含む電源スイッチで制御されるものであり、該複数回路の動作が完了した後に該電源スイッチをオフにすることを特徴とする半導体装置。
【請求項２４】
請求項１から請求項１２のいずれかにおいて、
小さなしきい電圧のＭＯＳＴを含む電源スイッチを、並列動作をする複数の小さなしきい電圧を含む回路で共有したことを特徴とする半導体装置。
【請求項２５】
請求項１から請求項１２のいずれか、または請求項１５あるいは請求項１６において、
小さなしきい電圧のＭＯＳＴからなる繰り返し回路の複数からなり、該複数回路の一部が選択され該選択された回路の出力を充放電する回路ブロックであり、該回路ブロックに電源電圧を選択的に供給する電源スイッチが具備され、該出力の電圧が確定して後に該電源スイッチを非導通にすることを特徴とする半導体装置。
【請求項２６】
請求項１から請求項５のいずれかにおいて、
複数のデコーダ出力のそれぞれは共通のプリチャージ信号によってプリチャージされ、該複数のデコーダ共通に電源スイッチを具備してなるダイナミックＮＡＮＤ型アドレスデコーダにおいて、該デコーダならびに該電源スイッチは小さなしきい電圧のＭＯＳＴを含み、アドレス信号が入力し該出力のそれぞれが確定した後で該電源スイッチを非導通にすることを特徴とする半導体装置。
【請求項２７】
請求項２６において、
繰り返し回路は、プリチャージ回路あるいはワード線の放電回路である半導体装置。
【請求項２８】
請求項１または請求項２において、
複数のデコーダ出力のそれぞれは共通のプリチャージ信号によってプリチャージされ、該複数のデコーダは小さなしきい電圧のＭＯＳＴからなるダイナミックＮＯＲ型アドレスデコーダにおいて、該ＭＯＳＴには相補のアドレス信号が入力されることを特徴とする半導体装置。
【請求項２９】
請求項１から請求項５のいずれかにおいて、
複数のデコーダ共通に電源スイッチを具備してなるスタティックＮＡＮＤ型アドレスデコーダあるいはスタティックＮＯＲ型アドレスデコーダにおいて、該デコーダならびに該電源スイッチは小さなしきい電圧のＭＯＳＴを含み、アドレス信号が入力し該出力のそれぞれが確定した後で該電源スイッチを非導通にすることを特徴とする半導体装置。
【請求項３０】
請求項１から請求項２８のいずれかにおいて、
動作電圧が１Ｖ以下の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＣＭＯＳ回路が半導体チップ上に集積された半導集積回路に関する。より特定的には、本発明は、低電圧・高速動作を実現する主に回路方式に関する。
【背景技術】
【０００２】
ＣＭＯＳ回路の低電圧化は、主に低電力化のために急務になっている。低電圧化を妨げる因子は、ＭＯＳトランジスタ（以下では、ＭＯＳＴと表記する）のチャンネル長が１３０ｎｍ以下に微細化すると顕著になるしきい電圧Ｖｔばらつき以外に、ＭＯＳＴのサブスレショルド電流（以下では、特に断らない限りリーク電流と略称する）がある。すなわち、低電圧化しても速度を維持するには、ＭＯＳＴのしきい電圧Ｖｔを小さくする必要があるが、以下に詳細に説明するように、該リーク電流の点で、Ｖｔを小さくするにも限界がある。ここで、Ｖｔには、周知のように二つの定義がある。ドレイン・ソース間電流Ｉｄｓの平方根とゲート電圧Ｖｇの特性図においてＩｄｓの外挿で求めたＶｔ、それにＩｄｓの定電流（ｎＡ／μｍ）で定義したＶｔである。通常、外挿のＶｔは回路設計に便利で、また定電流ＶｔはＭＯＳＴの設計に便利である。前者は後者に比べて０．２−０．３Ｖほど大きな値になる。本明細書では一貫して外挿のＶｔを用いる。
周知のように、通常のＭＯＳＴでは、ゲートとソースが等電位の場合にドレインとソース間に流れるオフ電流は無視できるほど小さい。Ｖｔを大きな値に設定し、オフ電流の主成分である該リーク電流を抑えているからである。しかし、Ｖｔを小さくしていくと、該リーク電流は指数関数的に増大する、たとえば、しきい電圧を０．１Ｖ低くする毎に該リーク電流は一桁も増加するので、ついには該ＭＯＳＴをカットできなくなる。このため、このようなＭＯＳＴを多数集積したＣＭＯＳＬＳＩチップのオフ電流、すなわち待機電流は著しく増大していく。したがって、Ｖｔにはチップの待機電流の仕様から決まる実用上の許容最小しきい電圧（下限値）がある。該下限値は、非特許文献１に示されているように、機能ブロックによって異なるが、ほぼ０．２−０．４Ｖ程度である。本明細書では、簡単のため、その平均値である０．２５Ｖと仮定する。したがって、このような下限値があるために、微細化ＭＯＳＴの動作電圧を１Ｖ以下に下げていくにつれ、速度低下とＶｔばらつきによる速度ばらつきが顕著になる。このために、ＭＯＳＴのチャンネル長が１３０ｎｍ以下では、微細化してもＶｔばらつきの少ない、例えばFully-Depleted(FD)-SOI構造のＭＯＳＴの開発やＶｔが小さくてもリーク電流の少ない動作電圧が１Ｖ以下の回路開発が切望されている。
【０００３】
尚、本発明で用いる共通な記号ならびに符号を説明する。図３１はＭＯＳＴの記号で、図３１Ａと図３１Ｃは、それぞれ大きなしきい電圧Ｖｔを持つｎチャンネルＭＯＳＴ（ｎＭＯＳＴ）とｐチャンネルＭＯＳＴ（ｐＭＯＳＴ)で、以下の本文では高Ｖｔと総称している。また、図３１Ｂと図３１Ｄは小さなしきい電圧Ｖｔを持つｎＭＯＳＴとｐＭＯＳＴで、極端な例では、ノーマリオン（normally on）あるいはデプリーション型のＭＯＳＦＥＴを含み、以下の本文では低Ｖｔと総称している。図３２は、低Ｖｔと高Ｖｔを使い分けに応じた３種のインバータの論理回路記号である。ｐＭＯＳＴとｎＭＯＳＴのそれぞれが、高Ｖｔのインバータ（図３２Ａ）、低Ｖｔと高Ｖｔのインバータ（図３２Ｂ）、ならびに低Ｖｔのインバータ（図３２Ｃ）である。なお、ここでＶｔが大きい、小さいと称しているのは回路に含まれる大きさの異なる２種類のＶｔのＭＯＳＴを指すものであり、特定の絶対値との関係で大小を示しているのではない。明らかに、後述するように、ＭＯＳＴのゲートとソースに逆バイアスを加えない従来回路では、小さなＶｔは上述した許容最小しきい電圧以上でなければならない。しかし、逆バイアスを加えた場合には、リーク電流が一定のもと、Ｖｔはその分だけさらに小さくできる。
従来の代表的な低電圧回路として、低電力インターフェース回路、レベル変換回路、ならびに回路の電源電圧を選択的に供給する電源スイッチ制御（パワースイッチ制御）などが知られている。それらに最も基本的な低電力化の原理は、低ＶｔをもつＭＯＳＴのゲート（Ｇ）とソース（Ｓ）の逆バイアス駆動である。しかし、１３０ｎｍ以上のＭＯＳＴの寸法で、しかもまだ１Ｖ以上の動作電圧が対象だったので、原理的な低電圧化の限界は明らかではなかったし、明らかにする必要もなかった。また、実用的な動作電圧の設定が不十分で、さらにはＭＯＳＴのしきい電圧Ｖｔを下げるにもせいぜい０Ｖ程度までで十分だったのである。しかし、微細化が３２ｎｍ以下に急速に進んでいる現在、低電力化とデバイスの信頼性の点から、１Ｖ以下の、特に０．５Ｖ以下の回路開発が重要になってきている。このためには、低電圧化に最も効果的なＧ−Ｓ逆バイアス駆動の原理的な動作電圧の下限を知った上で、１Ｖ以下で動作する広く論理回路にも適用できる回路を開発する必要がある。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平４−２１１５１５号公報
【非特許文献】
【０００５】
【非特許文献１】K. Itoh, M. Yamaoka, and T. Oshima, "Adaptive Circuits for the 0.5-V Nanoscale CMOS Era,"  IEICE Transactions on Electronics E93.C(3), 216-233, 2010
【非特許文献２】T. Tanzawa, A. Umezawa, M. Kuriyama, T. Taura, H. Banba, T. Miyabe, H. Shiga, Y. Takano, and S. Atsumi, “Wordline Voltage Generation System for Low-Power Low-Voltage Flash Memories,” IEEE J. Solid-State Circuits, vol. 36, no. 1, pp. 55-63, January 2001.
【発明の概要】
【発明が解決しようとする課題】
【０００６】
Ｇ−Ｓ逆バイアス駆動は、以下に示すように、Ｇ−Ｓ差動駆動とＧ−Ｓオフセット駆動に分類されるが、以下に詳細に説明するように、従来例にはそれぞれいくつかの課題がある。
【０００７】
図３３は非特許文献２に記載されているもので、Ｇ−Ｓ差動駆動の交差（クロスカップル）ＭＯＳＴへの適用例である。低電圧Ｖｄｌの論理レベルからＮＡＮＤフラッシュメモリの高電圧Ｖｄｄであるワード電圧へ変換する昇圧回路である。Ｍｎ１とＭｎ２が差動駆動されるので、これらのＭＯＳＴは低電圧で動作し、これらのしきい電圧Ｖｔは０Ｖ程度まで下げられるとの記述がある。しかし、以下のように課題がある。
（イ）該交差結合の動作電圧とＶｔの関係に関して定量的説明がないので、低電圧化の限界が不明である。リーク電流で決まるＶｔの許容最小値（下限値、後述のＶｔ０）が存在し、それとの関係で初めて定量化ができるが、その記述がなく定性的な説明に終わっている。
（ロ）該回路では、動作電圧が１Ｖ以上を対象として説明されているが、１Ｖ以下の回路に適用するには、入力部の低電圧インバータＩＮＶに関して問題がある。すなわち、たとえば、差動入力電圧が０．２５Ｖを実現するには、入力インバータの電源電圧Ｖｄｌは０．２５Ｖと低くしなければならないが、それでもインバータを高速動作させるには、Ｖｄｌに見合った十分低いＶｔ、たとえば０Ｖに設定しなければならない。しかしそうするとインバータのリーク電流は許容できないほど過大になる。
（ハ）フラッシュメモリでは単に昇圧すればよいが、このような回路を一般の論理回路に適用するには、Ｖｄｄの出力振幅を再びレベルシフトして入力のＶｄｌ振幅に戻す、いわゆるレベルダウン回路が必要である。しかし、このような記述がない。
【０００８】
図３４Ａは、特許文献１に記載されているもので、Ｇ−Ｓオフセット駆動を用いたバスドライバである。たとえば、大容量のバスを高速低電力で駆動するには、ドライバを低電圧（小振幅）で動作させなければならないが、そのためにはドライバＭＯＳＴ（ＭＮ１、ＭＰ１）のＶｔを下げる必要がある。該回路では、この低Ｖｔ化に伴うリーク電流をカットするために、大振幅（Ｖｄｄ−Ｖｓｓ）の信号をＶｄｌとＶｓｌの電源電圧で動作するドライバに入力し、小振幅（Ｖｄｌ−Ｖｓｌ）に変換してバスを駆動する。しかし、バスの他端には低振幅から大振幅に変換するレシーバが必要である。そのために、図３４Ｂに示すように、互いのソースを共通にした低ＶｔのｎＭＯＳＴ（ＭＮ２）とｐＭＯＳＴ（ＭＰ２）のゲートに、それぞれＶｄｌとＶｓｌの直流電圧を印加した回路をレシーバの入力部に挿入する。そうすれば、低電圧（Ｖｓｌ）あるいは高電圧（Ｖｄｌ）の入力電圧に応じて、ＭＮ２とＭＰ２のいずれかがオンとなる。たとえば、入力がＶｓｌならＭＮ２がオンし出力ＯＵＴはＶｄｄとなる。入力がＶｄｌならＭＰ２がオンし出力ＯＵＴはＶｓｓ（０Ｖ）となる。しかし、本回路には以下の課題がある。
（イ）ＭＮ２とＭＰ２のゲートに直流電圧が印加されており、Ｇ−Ｓ差動駆動とは異なるので、低電圧化に限界がある。たとえば、該実施例では、Ｖｄｄ＝１．５Ｖ、Ｖｓｓ＝０Ｖ、Ｖｄｌ＝１Ｖ、Ｖｓｌ＝０．５Ｖ、Ｖｔ＝０Ｖなる条件で動作が説明されているが、これではＧ−Ｓが十分逆バイアスされないのでリーク電流がカットできない。たとえば、入力はＶｄｌ（１Ｖ）の場合、ＭＮ２のＶｔは０Ｖでそのゲート電圧は１Ｖなので、該ＭＯＳＴのＧ−Ｓ電圧は０Ｖである。このバイアス条件では大きなリーク電流が流れる。リーク電流をカットするには、該バイアスは少なくても０．２５Ｖ程度は必要だからである。
（ロ）大きな電流を処理しなければならない電源は、Ｖｄｄ、Ｖｄｌ、ならびにＶｓｌと３種必要である。チップの外部電源であるＶｄｄを用いて、チップ内部でＶｄｌとＶｓｌを発生させることは面積が大きくなる。したがって、内部電源の数はできるだけ減らす必要がある。
【０００９】
本発明では、Ｇ−Ｓ逆バイアス駆動の動作原理を定量化し、ＭＯＳＴのしきい電圧と動作電圧の関係を明らかにする。その後、該逆バイアス駆動の原理を活用した複数のＭＯＳＴの組み合わせを用いて、動作電圧１Ｖ以下の高速低電圧動作に好適な各種の回路応用例を提案する。最後に、ダイナミック・ランダム・アクセスメモリ（ＤＲＡＭ）を例題に、本発明のいくつかの具体的実施例を述べる。
【課題を解決するための手段】
【００１０】
低ＶｔのＭＯＳＴを含む回路のリーク電流を、ＭＯＳＴのゲート（Ｇ）とソース（Ｓ）を逆バイアスする各種の駆動方式によって低減する。
【発明の効果】
【００１１】
低ＶｔのＭＯＳＴに各種のＧ−Ｓ逆バイアスを加えることにより、リーク電流の少ない１Ｖ以下の高速低電圧ＣＭＯＳ論理回路、あるいはメモリ回路が実現される。
【図面の簡単な説明】
【００１２】
【図１Ａ】本発明の原理を説明する回路図である。
【図１Ｂ】本発明の適用範囲を説明するための電源電圧対しきい電圧を示す図である。
【図１Ｃ】本発明の適用範囲を説明するためのゲート・オーバドライブ対しきい電圧を示す図である。
【図２Ａ】本発明のｎＭＯＳＴのゲート（Ｇ）とソース（Ｓ）の差動駆動を示す図である。
【図２Ｂ】本発明のｐＭＯＳＴのＧ−Ｓ差動駆動を示す図である。
【図３】本発明のＭＯＳＴの共通ソースと共通ゲートの差動駆動。
【図４】本発明の交差結合されたｐＭＯＳＴとｎＭＯＳＴのＧ−Ｓ差動駆動を示す図である。
【図５】本発明に好適な差動駆動用インバータである。
【図６Ａ】論理ブロックにパワー（電源）スイッチを適用した実施例である。
【図６Ｂ】論理ブロックにパワー（電源）スイッチを適用した実施例の動作タイミングである。
【図７】交差結合回路を差動駆動したレベル変換回路の実施例である。
【図８】レベル変換回路を用いてバスを低振幅で差動駆動する実施例である。
【図９】レベル変換回路を用いて論理ブロックの出力を低振幅に変換する実施例である。
【図１０】Ｇ−Ｓ差動駆動で大振幅パルスを出力するレベルシフタ（昇圧回路）の実施例である。
【図１１】大振幅パルスから小振幅の差動パルスを得る実施例である。
【図１２】インバータ群に適用したＧ−Ｓ差動駆動パワースイッチの実施例である。
【図１３Ａ】交差結合されたＣＭＯＳパワースイッチを概念的にインバータに適用した実施例である。
【図１３Ｂ】図１３Ａ回路の他の表現である。
【図１３Ｃ】図１３Ａ回路の動作タイミングである。
【図１４Ａ】交差結合されたＣＭＯSパワースイッチを論理回路ブロックに適用した実施例である。
【図１４Ｂ】交差結合されたＣＭＯSパワースイッチを論理回路ブロックに適用した実施例の動作タイミングである。
【図１５Ａ】ＮＡＮＤにパワースイッチを適用した実施例である。
【図１５Ｂ】ＮＯＲにパワースイッチを適用した実施例である。
【図１６Ａ】パワースイッチを遅延回路に適用した実施例である。
【図１６Ｂ】パワースイッチを遅延回路に適用した実施例の動作タイミングである。
【図１７Ａ】パワースイッチを複数のインバータで共有した実施例である。
【図１７Ｂ】グランド側のパワースイッチを削除し、さらに最終段に異なるパワースイッチとレベルホールダを適用した実施例である。
【図１８】高ＶｔのＭＯＳＴから構成されたレベルホールダの実施例である。
【図１９】パワースイッチを用いて一定のパルス幅のパルスを発生させる実施例である。
【図２０】並列動作をする論理ブロックでパワースイッチを共有した実施例である。
【図２１】Ｇ−Ｓオフセット駆動のパワースイッチ（Ｍｐｓ、Ｍｎｓ）をインバータに適用した実施例である。
【図２２】２個のパワースイッチを切り替えることによって、複数の論理ブロックを連続的に動作させる実施例である。
【図２３】パワースイッチをバスレシーバに適用した実施例である。
【図２４】回路群の電力源をインバータで駆動する実施例である。
【図２５】レベルホールダの他の実施例である。
【図２６Ａ】パワースイッチＭＯＳＴ（Ｍｎｓ）をダイナミックＮＡＮＤデコーダに適用した実施例である。
【図２６Ｂ】図２６Ａ回路の動作タイミングである。
【図２７】パワースイッチをワードドライバ関連回路に適用した実施例である。
【図２８】Ｇ−Ｓ差動駆動を用いたダイナミックＮＯＲデコーダの実施例である。
【図２９】パワースイッチを適用したスタティックＮＡＮＤデコーダの実施例である。
【図３０】パワースイッチを適用したスタティックＮＯＲデコーダの実施例である。
【図３１Ａ】本発明で用いられるＭＯＳＴの回路記号である。
【図３１Ｂ】本発明で用いられるＭＯＳＴの回路記号である。
【図３１Ｃ】本発明で用いられるＭＯＳＴの回路記号である。
【図３１Ｄ】本発明で用いられるＭＯＳＴの回路記号である。
【図３２Ａ】本発明で用いられるインバータの回路記号である。
【図３２Ｂ】本発明で用いられるインバータの回路記号である。
【図３２Ｃ】本発明で用いられるインバータの回路記号である。
【図３３】交差結合されたＭＯＳＴを用いた昇圧型レシーバの従来例である。
【図３４Ａ】Ｇ−Ｓオフセット駆動を用いた小振幅バスドライバの従来例である。
【図３４Ｂ】小振幅から大振幅へのレベル変換回路の従来例である。
【発明を実施するための形態】
【００１３】
本願の最も基本となるＧ−Ｓ差動駆動を分析すると、以下に示すように、取りうる動作電圧とＭＯＳＴのしきい電圧Ｖｔの間には明確な関係があることが初めて明らかになった。図１Ａは、ｎチャンネルＭＯＳＴ（ｎＭＯＳＴ）を例に、Ｇ−Ｓ差動駆動とこれまで多用されてきた非Ｇ−Ｓ差動駆動を比較したものである。振幅ＶｄｌのＧ−Ｓ差動駆動では、該ＭＯＳＴがオフ時には、Ｇ−ＳにはＶｄｌの逆バイアスが印加されるので、該ＭＯＳＴの実効的なしきい電圧は、該ＭＯＳＴの実際のしきい電圧Ｖｔよりも大きくなり、Ｖｄｌ＋Ｖｔとなる。この値は、周知のサブスレショルド電流（以下、リーク電流）を抑えるために、ある許容最小値（Ｖｔ０）以上でなければならない。したがって、
Ｖｄｌ＋Ｖｔ  ＞  Ｖｔ０                （１）
を満たす必要がある。このため、実際のＶｔは、Ｖｄｌが大きいほど小さくできる。一方、該ＭＯＳＴがオンするには、ゲートとソース電圧はそれぞれＶｄｌと０Ｖなので、
Ｖｄｌ−Ｖｔ  ＞  ０                    （２）
となる。したがって、実際のＶｔの取りうる範囲は、
Ｖｄｌ＞Ｖｔ＞Ｖｔ０−Ｖｄｌ            （３）
となる。また、この時のＭＯＳＴの実効ゲート電圧、すなわちゲート・オーバドライブ（gate over-drive、Ｖgov）は、ゲート・ソース間電圧からＶｔを差し引いた
Ｖgov＝Ｖｄｌ−Ｖｔ                    （４）
となる。
【００１４】
図１Ｂは、式（１）（２）（３）を用いて、実際のＶｔに対してＶｄｌのとりうる範囲を示したものである。たとえば、Ｖｔの許容最小値Ｖｔ０を０．２５Ｖと仮定すると、非Ｇ−Ｓ差動駆動の動作領域は直線p’p”と直線rr’で囲まれた領域Ｂとなり、Ｖｔは無条件に０．２５Ｖ以上、すなわちＶｄｌは０．２５Ｖ以上必要となる。しかし、Ｇ−Ｓ差動駆動では、とりうるＶｔとＶｄｌは拡大する。オフ条件（直線pp’）とオン条件（qq’）で囲まれた領域Ａになるからである。たとえば、ＶｔをＶｔ０／２（＝０．１２５Ｖ）にすると、ＶｄｌはＶｔ０／２以上で動作する。図１Ｃは、式（４）を用いて、実際のＶｔに対してＶgovの取りうる範囲を、Ｖｄｌをパラメータにして示したものである。図中点線部分は、上述したオフ条件から実際には取りえない領域である。たとえば、Ｖｄｌ＝０．２５Ｖでは、ＶgovはＶｔ＝Ｖｔ０（Ｂ点）では０であるが、それ以下ではＶｔが小さくなるにつれて増大し、Ｖｔが０Ｖではそのとりうる最大値０．２５Ｖにもなる。さらにＶｄｌ＝０．５Ｖでは、Ｖｔは負の値のＭＯＳＴ、すなわちデプリーション型（すなわち、normally on）ＭＯＳＴを使うこともできる。例えば、Ｖｔ＝−０．２５Ｖなら、Ｖgovは０．７５Ｖにもなる。尚、設計に都合によっては、Ｇ−Ｓ間に理想的な差動電圧を印加できない場合がある。パルス発生回路の都合によって多少のタイミングの差がありうるが、このような場合にも効果がある。オフ時にたとえＧ−Ｓ間が一瞬等電位になってリーク電流が流れても、その期間は短いので平均としてのリーク電流は無視でき、またオン時にはタイミング差だけ待てば該ＭＯＳＴは正常にオンするからである。
【００１５】
このような特徴を持つＧ−Ｓ差動駆動を２個のＭＯＳＴに適用すると、特徴のある低電圧回路が実現できる。以下にその実施例を示す。尚、主要電源電圧は、実用性と設計の容易さの点で、たとえば、Ｖｄｄ＝０．５Ｖ、Ｖｄｌ＝０．２５Ｖ、それにＶｓｓ＝０Ｖ（グランド）とし、従来例のようなＶｓｌ電源は使わない。必要に応じて、ＭＯＳＴの電流駆動能力を増大させるために負電源Ｖｂｂ（＝−０．２５Ｖ）を使うこともありうる。このＶｂｂは、周知のように、Ｖｄｄを電源電圧とするチャージポンプ回路を使ってチップ内部で発生させる。ここで、Ｖｄｌは、通常、Ｖｄｄ電源を使ってチップ内部で発生させることが多い。また、特に言及しない場合には、高Ｖｔ＝０．２５Ｖ、低Ｖｔ=０Ｖと仮定する。
【００１６】
発明全体の構成をわかりやすくするため、以下に述べる多数の実施例の基本となる回路構成の上位概念を以下に示す。従来とは異なる回路結線と駆動方式も含んでいる。図２Ａならびに図２Ｂは、交差結合されたｎＭＯＳＴあるいはｐＭＯＳＴのソース（Ｓ）とゲート（Ｇ）である端子（Ａ、/Ａ）を差動駆動する方式である。ここで、以下も同様であるが、文中の/Ａの文字は、図中のＡの上部に棒線を付加した文字に対応する。また、たとえば、ｎＭＯＳＴでは、ドレインＤの電圧は常にソースＳの電圧よりも高いと仮定する。この方式では、交差結合されたＭＯＳＴのいずれか一方がオンとなる。前述した従来例と同じ結線ではあるが、この駆動方式を用いると各種の低電圧回路が生み出せる。図３は、新規の駆動方式で、ｎＭＯＳＴとｐＭＯＳＴの共通ゲートならびに共通ソースをＧ−Ｓ差動駆動する方式である。ＭＯＳＴのいずれか一方がオンとなる。図４は、新規の駆動方式で、交差結合されたｎＭＯＳＴとｐＭＯＳＴのＳ−Ｇ差動駆動である。２個のＭＯＳＴは同時にオンまたはオフする。尚、いずれの駆動方式でも差動駆動が前提になっているが、通常、それらのパルスは、図５に示すように、前段のＶｄｄで動作するインバータと後段のＶｄｌで動作するインバータが使われる。前段のインバータは高ＶｔのＭＯＳＴが使われるのでリーク電流は無視できる。後段のインバータでも、インバータ内のｐＭＯＳＴのＶｔは低くても、オフ時には該ＭＯＳＴにはＧ−Ｓの逆バイアスが加わるので、該ＭＯＳＴのリーク電流は無視できるようになる。また、差動入力の２入力は、必ずしも完全な差動パルス入力である必要はない。場合によっては、ＭＯＳＴが動作するタイミングにおけるＧ−Ｓの電圧関係が差動になっていればよい。たとえば、図２Ａにおいて、Ａ入力は０Ｖのままの状態で、/Ａには０ＶからＶｄｌに立ち上がるパルスを入力してもよい。該パルスが入力する前までは両ＭＯＳＴはオフであるが、該パルスが入力するとＭｎ１だけはオンとなる。該パルス入力後には、Ｍｎ１のＧ−ＳにはＶｄｌの順バイアスが加わり、Ｍｎ２にはＶｄｌの逆バイアスが加わるからである。
【００１７】
以上の駆動方式のそれぞれについて、あるいはそれらの組み合わせを用いて、以下に実施例を述べる。
【００１８】
［交差結合されたＭＯＳＴのＳ−Ｇ差動駆動（図２）］
図６Ａは、図２Ｂをパワースイッチに適用した実施例である。回路ブロックＬ１やＬ２などは主に低ＶｔのＭＯＳＴで構成され、Ｌ１のパワースイッチはＭｐ１とＭｎ１で、次段ブロックＬ２のパワースイッチはＭｐ２とＭｎ２で構成されている。図２の差動入力端子であるＡと/Ａに、それぞれイネーブル（enable）信号ＥＮと/ＥＮを印加したものである。ＥＮと/ＥＮが、それぞれ低レベル（０Ｖ）と高レベル（Ｖｄｌ）なら、回路ブロックＬ１のスイッチＭＯＳＴ（Ｍｐ１、Ｍｎ１）は同時にオンとなり、次段ブロックＬ２のスイッチＭＯＳＴ（Ｍｐ２、Ｍｎ２）は同時にオフとなる。すなわち、論理回路ブロックＬ１の電源はオンとなるが、次段ブロックＬ２の電源はオフとなる。したがって、Ｌ１の出力には入力ＩＮ１の論理信号に応じた論理信号が現れ、それが次段Ｌ２の入力ＩＮ２信号となる。Ｌ１の出力が確定した後にＥＮと/ＥＮはそれぞれ高レベル（Ｖｄｌ）と低レベル（０Ｖ）にスイッチするならば、Ｌ１の電源はオフとなりＬ２の電源はオンになり、ＩＮ２の信号は論理処理されＬ２の出力（ＩＮ３）となる。図６Ｂはこれらの動作タイミングである。明らかに、イネーブル信号が切り替わるごとに後段に向かって自動的に論理動作が行われていく。もちろん、低Ｖｔパワースイッチ（Ｍｐ１、Ｍｐ２）は、Ｇ−Ｓが交差結合なので低電圧動作が可能である。尚、パワースイッチＭＯＳＴ、たとえばＭｐ１がオフの場合、すなわちＥＮがＶｄｌで/ＥＮが０Ｖの場合、たとえＭｐ１とＭｎ１のＶｔが低くても、Ｍｐ１、Ｌ１ならびにＭｎ１を経由してリーク電流が流れることはない。２個の電源端子の電圧が０Ｖと等しくなるからである。尚、電源がオフになった後で長時間出力レベルを保持したい場合には、後述するように、各論理回路の出力に高ＶｔのＭＯＳＴで構成されたレベルホールド回路（ホールダ、図１７Ｂ）を付加すればよい。ただし、ホールダを付加する場合には、パワースイッチＭＯＳＴを高Ｖｔ化し、それを駆動する電圧振幅をＶｄｄに変えなければならない。パワースイッチがオフ時に、図１７Ｂで述べるように、ホールダからパワースイッチＭＯＳＴのソースからドレイン経由で常時流れるリーク電流をカットするためである。
【００１９】
図７は、レシーバ（ＳＲＣ）とドライバから成る回路である。レシーバの前段に図２Ａの交差結合されたＭＯＳＴ（低ＶｔのＭｎ１とＭｎ２）が使われている実施例である。したがって、小さなＶｄｌの差動入力（ＩＮ、/ＩＮ）でも動作し、該入力は、高ＶｔのＭｐ１とＭｐ２から成る交差結合回路でＶｄｄ（＞Ｖｄｌ）振幅の差動出力信号（ＯＵＴと/ＯＵＴ）に高速に昇圧される。さらに、これらの差動信号は２個のインバータＩＮＶから成る降圧型ドライバで降圧される。すなわち、Ｖｄｌ振幅の差動入力は、Ｖｄｄ振幅の差動出力にレベルシフトされ、ドライバによってＶｄｌ振幅の差動信号に再変換される。もちろん、Ｍｎ１とＭｎ２はＧ−Ｓ差動駆動なので両ＭＯＳＴにはリーク電流は流れない。またインバータＩＮＶは、それを構成する低ＶｔのｐＭＯＳＴはＧ−Ｓオフセット駆動されるので、リーク電流がなくＶｄｌの低電圧で動作する。尚、ＳＲＣの動作は、たとえば、一方の入力ＩＮがＶｄｌで他方が０Ｖの場合、Ｍｎ１とＭｎ２はそれぞれオフとオンとなる。このため、交差結合されたＭｐ１とＭｐ２のフィードバック効果によって、結局、差動出力/ＯＵＴとＯＵＴは急速に０ＶとＶｄｄになる。入力が逆極性の差動入力なら、回路ＳＲＣの構成は対称なので、逆極性の差動出力が得られる。
【００２０】
本実施例が適用された全体回路はスタティック動作をするので高速である。また、Ｖｄｌが０．２５Ｖなどのような低電圧の場合、Ｖｄｌ振幅の入力をＶｄｌ振幅の出力に直接変換する回路設計は一般にはかなり複雑になるが、本実施例のように、Ｖｄｄ回路を介すると比較的容易に設計できる。本実施例は、たとえば、周知の長い配線上の歪んだ信号を再生する低電圧リピータ回路などに用いられる。尚、入力信号はＶｄｄレベルでもよい。この場合には、図１で説明したように、Ｖｄｄが０．５Ｖなら、Ｇ−Ｓ逆バイアスは０．５Ｖにもなるので、その分だけＶｔを０Ｖ以下にできる。すなわち、Ｖｔが０．２５Ｖのデプリーション型のＭＯＳＴでもカットオフできる。その場合のゲート・オーバドライブ（Ｖgov）は０．７５Ｖにもなる。Ｖｄｌ入力が０．２５ＶでＶｔ＝０Ｖの場合のＶgovは０．２５Ｖであるから、これに比べて３倍にもなるのでその分だけ高速になる。
【００２１】
図８は、図７のＳＲＣ（ＳＲＣ０）を用いてＶｄｄ振幅に昇圧した差動出力（ＯＵＴ０、/ＯＵＴ０）を作り、Ｖｄｌ電源のインバータＩＮＶでバスをＶｄｌ振幅で差動駆動し、その差動出力を直接次段のＳＲＣ（ＳＲＣ１）に入力し、Ｖｄｄ振幅の差動出力（ＯＵＴ１、/ＯＵＴ１）を得る実施例である。すべてスタティック差動動作なので、高速でより簡単な設計ができる。もちろん、大容量のバスは小振幅で動作をするので低消費電力になる。たとえば、ＤＲＡＭチップ内のデータバスの配線長は長く、したがって負荷容量は、たとえば３ｐＦと大きい。このようなバスはチップ内で多数（たとえば６４本）存在し、これらは高速（たとえば１ＧＨｚ）に同時に動作する。したがって消費電流は多大になる。低電力にするには、本実施例のように、バスの電圧振幅をＶｄｌに下げることが有効である。
【００２２】
図９は、上述したＳＲＣの差動出力がＶｄｄ振幅で動作することに着目し、この出力信号のそれぞれを用いて後段の論理ブロック（Ｌ１、Ｌ２）の論理動作を行い、それぞれの出力段にＶｄｌで動作するインバータＩＮＶを付加した実施例である。出力（ＯＵＴ’、ＯＵＴ”）が差動信号であることに束縛されずに、Ｌ１とＬ２内で自由に論理処理ができる利点がある。
【００２３】
［ｎＭＯＳＴとｐＭＯＳＴの共通ゲートならびに共通ソースのＧ−Ｓ差動駆動（図３）］
図１０は、図３の交差結合回路をレベルシフタの入力部に適用した実施例である。入力部のｎＭＯＳＴ（Ｍｎ１）とｐＭＯＳＴ（Ｍｐ１）は、常に差動駆動されるので入力回路は低電圧で動作する。このため、Ｖｄｌレベルの入力はＶｂｂからＶｄｄの大振幅パルスに高速に変換される。ここでＶｄｌ＝０．２５Ｖ、Ｖｂｂ＝−０．２５Ｖ、Ｖｄｄ＝０．５Ｖである。動作は以下の通りである。図示するように、出力ＯＵＴがＶｂｂの電圧の状態で、入力ＩＮがＶｄｌから０Ｖに変る場合を例にとる。Ｍｐ１はオフになりＭｎ１はオンとなるので、Ｍｎ１とＭｐ２のレシオ動作のためにＮｐはそれまでのＶｄｄから０Ｖに向けて低下し、Ｍｐ３はオンし始め出力ＯＵＴはＶｄｄに向けて上昇し、このためＭｐ２の電流駆動能力は低下するのでＭｎ１によってＮｐはますます０Ｖ側に降下し、Ｍｐ３の駆動電流は増大し、ＯＵＴは上昇する。このような交差結合ＭＯＳＴ（Ｍｐ２、Ｍｐ３）のフィードバック効果で、結局、ＯＵＴはＶｄｄレベルに急速に充電する。入力ＩＮが０ＶからＶｄｌに変る場合も同様である。すなわち、Ｍｎ１はオフ、Ｍｐ１はオンとなる。このため、ノードＮｎはＶｂｂからＶｄｌに向かって上昇する。それまでオンしていたＭｎ２はＭｐ１とでレシオ動作するためである。このため、Ｍｎ３はオンし始め、ＯＵＴはＶｄｄからＶｂｂに向けて放電する。このためＭｎ２の駆動能力が低下してＮｎはますます上昇する。このような交差結合ＭＯＳＴ（Ｍｎ２、Ｍｎ３）のフィードバック効果で、結局、ＯＵＴはＶｂｂレベルに急速に放電する。図１１は、図１０の出力から振幅Ｖｄｌの差動出力を得るインバータである。インバータＩＮＶ１とＩＮＶ３には低ＶｔのＭＯＳＴが使われているが、Ｇ−Ｓオフセット駆動によってそれらのリーク電流はカットされる。用途に応じて、図５の代わりに差動パルス発生回路として使うこともできる。
【００２４】
図１２は、図３の回路をパワースイッチに適用した実施例である。説明を簡単にするために、論理ブロックＬ１やＬ２はインバータで構成されていると仮定している。パワースイッチＭＯＳＴ（Ｍｐ１、Ｍｎ２）は同時にオンし、それらがオフになると今度は次段のパワースイッチ（Ｍｎ１、Ｍｐ２）がオンする。動作とその特徴は図６Ａとほぼ同様である。尚、必要に応じてＯＵＴ１に小さな容量を付加すれば、パワースイッチＭＯＳＴ（Ｍｐ１、Ｍｎ２）をオフにしてもＯＵＴ１の電圧レベルは保持されるので、次段のパワースイッチ（Ｍｎ１、Ｍｐ２）がオンした後の次段の論理動作は正しく行える。
【００２５】
［ｎＭＯＳＴとｐＭＯＳＴの交差結合・差動駆動の実施例（図４）］
図１３Ａは、図４の交差結合されたｎＭＯＳＴ（Ｍｎｓ）とｐＭＯＳＴ（Ｍｐｓ）を、パワースイッチＳＷに適用した実施例である。図１３Ｂは、回路図面が見やすいように、図１３ＡのスイッチＳＷ内のＭＯＳＴをインバータの上下に分離して表示したものである。ここでは説明を簡単にするため、論理回路ブロックＬがインバータＩＮＶで構成されている例を示している。本実施例では、前述したように、スイッチＳＷへの差動入力（ＥＮ、/ＥＮ）のそれぞれが高レベル（Ｖｄｌ）ならびに低レベル（０Ｖ）の場合、いずれのＭＯＳＴもオフになり、それとは逆極性の差動入力では、いずれのＭＯＳＴもオンとなる。それぞれのＭＯＳＴは差動駆動されるので、前述したように、差動駆動の特徴である低電圧動作、たとえば０．２５Ｖ動作が可能である。しかし、このような交差結合をパワースイッチに適用する場合、低Ｖｔの値にもよるが、常にＥＮを０Ｖに固定、すなわちグランドレベルに固定する方がリーク電流の点で好都合である。ＥＮを０Ｖに固定しない場合、両ＭＯＳＴがオンの場合には問題ないが、それらがオフの場合にリーク電流が流れる場合があるからである。すなわち、両ＭＯＳＴがオンの場合、/ＥＮとＥＮ端子電圧はそれぞれＶｄｌと０Ｖなので、それらの端子はＭＯＳＴのソースとなって通常の動作を行う。しかし、両ＭＯＳＴがオフ状態になると、/ＥＮとＥＮ端子電圧はそれぞれ０ＶとＶｄｌに変るので、両端子は両ＭＯＳＴのドレインに変る。したがって、たとえば、入力ＩＮがＶｄｌレベルでインバータ出力が０Ｖの状態でパワースイッチがオフとなると、内部ノードである/ｅｎとｅｎはＶｄｌと０Ｖであるから、ＥＮと/ＥＮ端子間にリーク電流のパスができる。低Ｖｔである両ＭＯＳＴのＧ−Ｓ間電圧は０Ｖになるからである。したがって、リーク電流が流れて内部ノード（/ｅｎ、ｅｎ、ＯＵＴ）を複雑な電圧状態に変える場合がある。このような不具合は、パワースイッチのオフ時にＥＮと/ＥＮ端子に電圧差があるからである。したがって、パワースイッチに適用する場合には、ＥＮ端子を常にグランドレベルに固定すればよい。こうすれば、両ＭＯＳＴがオフ時には、/ＥＮとＥＮ端子電圧は０Ｖと等電位なので、内部の電圧状態とは無関係にリーク電流は流れない。もちろん、両ＭＯＳＴがオンするタイミングでは、ＥＮ電圧が０Ｖ固定でも/ＥＮにＶｄｌのパルス電圧が入力すると両ＭＯＳＴ（Ｍｎｓ、Ｍｐｓ）はオンとなり、両ＭＯＳＴはＧ−Ｓ差動駆動されるので、低電圧で動作する利点は保持される。
【００２６】
ここで、図１３Ｃを用いて本実施例の動作をさらに詳細に説明する。パワースイッチがオンである期間、インバータには充放電電流とリーク電流が流れる。たとえば、入力ＩＮがＶｄｌの高レベルなら、ＭｎとＭｎｓを通して放電電流id(Mn)が流れて、出力ＯＵＴに接続されている負荷容量は放電し０Ｖになる。この０Ｖに放電する過程ならびに放電した後は、ＭｐがオフであってもそのＶｔは低いので、Ｍｐを通してリーク電流il(Mp)が流れ、該リーク電流は、結局、/ＥＮからＭｎを通してＥＮへ流れる。一方、入力ＩＮが０Ｖの低レベルなら、パワースイッチがオンするとＭｐはオンとなり、ＭｐとＭｐｓを通して充電電流ic(Mp)が流れ、出力ＯＵＴはＶｄｌに充電される。同様に、この充電する過程ならびに充電した後は、Ｍｎを通してリーク電流il(Mn)が流れる。該リーク電流は、結局、/ＥＮからＭｐを通してＥＮへ流れる。これらのリーク電流は、前述したように、ＥＮ端子のパルス電圧を０Ｖにしてパワースイッチをオフにすると流れなくなる。したがって、たとえＭｐあるいはＭｎに大きなリーク電流が流れても、その期間が十分短ければ、すなわちパワースイッチのオンになっている期間が十分短ければ、平均としてのリーク電流は小さく抑えられる。このためには、論理動作が完了して出力が確定するやいなやパワースイッチをオフにする、あるいは、一定のサイクルのもとでは、オフする期間（Ｔｆ）をできるだけ長くすればよい。原理的には、ＭｐとＭｎのＶｔ、それにＭｐｓとＭｎｓのＶｔが小さいほどリーク電流は大きくなるが、その代わりこれらのＭＯＳＴの駆動電流が増大し負荷容量の充放電期間は短くなる。したがって、Ｖｔが小さくなっても、平均としてのリーク電流は一定以下に抑えられる。以上から明らかなように、パワースイッチＭＯＳＴのしきい電圧を０Ｖとすれば、０．２５Ｖの電圧でリーク電流を抑えながらインバータを動作させることができる。以下の実施例で述べるように、このようなパワースイッチにも多数の応用例がある。尚、上述した理由により、それらの図中のＥＮ端子には０Ｖ固定と付記してある。
【００２７】
図１４Ａは、２相クロック（ＥＮ１、ＥＮ２）を用いたロジックへの適用例、図１４Ｂはそのタイミングである。ただし、上述したように、ＥＮ１とＥＮ２は０Ｖに固定されている。論理ブロックＬ１から出力されたＶｄｌ振幅の信号は、入力ＩＮ１としてインバータＩＮＶ１に入力し、第１相クロック/ＥＮ１によって、出力ＯＵＴ１に出力し、その出力は論理ブロックＬ２で論理処理され、さらにその出力はインバータＩＮＶ２に入力ＩＮ２として入力する。その後、第２相クロック/ＥＮ２によって、出力ＯＵＴ２のレベルは確定する。このように、/ＥＮ１と/ＥＮ２が切り替わるたびにパワースイッチは順次オンになり論理動作が進んでいく。
【００２８】
図１５Ａは、このようなパワースイッチＭＯＳＴをスタティック型２入力ＮＡＮＤに適用した実施例で、図１３ＡなどのインバータＩＮＶをＮＡＮＤで置き換えたものである。前述したように、ＥＮ端子はグランドレベル（０Ｖ）に固定されている。２入力（ＩＮ１、ＩＮ２）が確定した後、/ＥＮにＶｄｌのパルスを印加して上下のパワースイッチを同時にオンにして、該ＮＡＮＤに電源電圧を与えて出力ＯＵＴを確定する。同様に、図１５Ｂはスタティック型２入力ＮＯＲに適用した実施例である。これらの回路は、後述するように、メモリなどに多用されるＮＡＮＤデコーダやＮＯＲデコーダに応用できる。
【００２９】
図１６Ａは、従属接続された複数回路（ＩＮＶ０−ＩＮＶ３）を一括制御するために、各回路対応にパワースイッチを設けた実施例である。本例でも、前述したように、ＥＮは０Ｖに固定してある。各回路は十分高速のインバータであると仮定すると、インバータ全体は一個の遅延素子とみなせる。このような場合には、それぞれに対応したパワースイッチは共通のパルス/ＥＮで制御したほうが全体としては高速になる。個々のインバータを異なる/ＥＮで順々に制御すると、個々のインバータの制御に要する時間損失が生じて全体の速度が低下するからである。本実施例を、図１６Ｂの動作タイミングを用いて説明しよう。すべてのパワースイッチを同時にオンにしてＶｄｌのパルスを入力ＩＮに与えると、各インバータには出力ＯＵＴが得られ、それぞれには放電・充電電流（iac）とその出力電圧に対応したリーク電流が（il）が流れる。ここで、各段に流れる充放電電流iac(INV)は、各段の遅延分だけ順次ずれるので、それらの電流は電源端子/ＥＮに重畳されることはない。たとえば、入力ＩＮが０ＶからＶｄｌに変った場合、初段と３段目のインバータ（ＩＮＶ０、ＩＮＶ２）内のｎＭＯＳＴには放電電流が流れ、２段目と４段目（ＩＮＶ１、ＩＮＶ３）内のｐＭＯＳＴには充電電流が流れる。しかしこれらは重畳されることなくそれぞれ対応したパワースイッチＭＯＳＴに流れる。ただし、リーク電流il(INV)は段数とともに重なっていく。たとえば、初段と３段目内ではそのインバータ内のｐＭＯＳＴにリーク電流が、また２段目と３段目内ではそのインバータ内のｎＭＯＳＴにリーク電流が流れる。これらは各段の遅延時間だけ遅延されて重畳し、インバータの段数が増えると大きな総リーク電流となる。このようにして最終段の出力部ＯＵＴ３の負荷容量を駆動することによって出力が確定するが、この確定出力を後続回路がとりこんだ後では該出力は不必要になるのでパワースイッチをオフにして該総リーク電流を抑える。尚、たとえば、インバータの初段と次段の出力は互いにＶｄｌ振幅の差動信号となるので、他の論理回路などを構成するＭＯＳＴのＧ−Ｓ差動駆動信号として活用することもできる。
【００３０】
図１７Ａは、複数のインバータ共通に一組のパワースイッチを設けた実施例である。前述したように、各インバータの充放電電流は重畳することはないので、１個のパワースイッチでこれらの電流を処理できる。したがって回路全体を小型化できる。尚、本例においては、ｎＭＯＳＴパワースイッチＭＯＳＴ（Ｍｎｓ）を省略しさらに小型化することもできる。これが可能なのは、本来、最終段のインバータの動作が完了しその確定出力を後続回路に取り込んだ後、すべてのインバータのパワーを同時にオフにすればよいが、このためには、ｎＭＯＳＴパワースイッチは不要で、ｐＭＯＳＴパワースイッチＭＯＳＴ（Ｍｐｓ）をオフにするだけで十分だからである。しかし、場合によっては、出力部の負荷容量に確定した出力を長時間保持したい場合があるが、そのまま放置するとリーク電流によってレベルが低下してしまう。たとえば、ＯＵＴ２が０ＶでＯＵＴ３がＶｄｌの場合にパワースイッチをオフにしたとしよう。この場合、ＩＮＶ３内のｐＭＯＳＴとスイッチＭＯＳＴ（Ｍｐｓ）と/ＥＮ端子を通すオン電流によって、ＯＵＴ３の出力容量に保持されていた電荷は０Ｖに放電してしまう。同様のことがＩＮＶ１でも起こる。尚、ＯＵＴ２がＶｄｌでＯＵＴ３が０Ｖの場合にパワースイッチがオフになった場合には、そのまま０Ｖは保持される。/ＥＮとＥＮの両端子が０Ｖのためである。したがって、パワースイッチがオフになるとすべての出力は０Ｖになる。もちろん、Ｖｔが高くなるほどオン電流は小さく、したがって保持時間は長くなるので、所要保持時間次第ではあるが、本実施例は有効である。
【００３１】
図１７Ｂは最終段の出力レベルを長時間保持する回路の実施例である。上述したように、図１７ＡにおいてパワースイッチｎＭＯＳＴ（Ｍｎｓ）を削除した例を前提としている。本実施例の特徴は、最終段のレベルを保持するために最終段にホールダＨを設けたこと、保持期間中にホールダとの間で形成される電流パスをカットするために最終段には専用のパワースイッチＭＯＳＴ（Ｍｐｓ４、Ｍｎｓ４）を設けたことである。すなわち、低ＶｔのＭｐｓ４のゲート信号ＥＮ’をオン時の０ＶからＶｄｄ（＞Ｖｄｌ）にし、Ｍｐｓ４をＧ−Ｓオフセット駆動によってオフにする。同時に、高ＶｔのＭｎｓ４のゲート信号/ＥＮ’をオン時のＶｄｄから０ＶにしＭｎｓ４もオフにする。こうすれば、ホールダと最終段との間には電流パスが形成されなくなる。
【００３２】
図１８はレベルホールダの実施例である。高ＶｔのＭＯＳＴから成る一種のフリップフロップ回路なので、インバータの出力電圧はこのホールダに書き込むことができる。その結果、例えば高レベルの出力電圧がホールダに書き込まれている場合、ｐＭＯＳＴであるＭ２のゲートは０Ｖになっているので、何らかの原因で出力の高レベルが低下しようとしても、Ｍ２がその低下を抑えることができる。ここでホールダは、十分長いサイクル、あるいは待機時の出力レベルを保証するためのもので、高速動作では必ずしも必要ではない。したがって、低電圧電源Ｖｄｌであっても、ホールダ内のＭＯＳＴのＶｔはリーク電流がないように高く設定できるし、しかもそれらのサイズは十分小さくできる。このため、インバータが十分高速動作する場合、その出力は低速であるホールダにその都度書き込まれなくても、出力ＯＵＴにつながる後続回路は、その都度インバータの出力電圧を直接利用できるので正常な論理動作は可能になる。
【００３３】
図１９は、図１５ＡのＮＡＮＤと前述の遅延素子（たとえば、図１７Ａ）の全体をパワースイッチ（Ｍｎｓ、Ｍｐｓ）で制御した実施例である。遅延時間（τ）に対応したパルス幅のパルスを作った後、パワースイッチをオフにしてリーク電流をカットする。
【００３４】
図２０は、並列動作をする複数回路から成る回路ブロック（たとえば、ＣＫＴ０、ＣＫＴ１）対応に１個のパワースイッチ（たとえば、図１３Ａで表示のＳＷ）を設けた実施例である。図１６、１７などでは複数回路（インバータ）を直列動作させるのに対して、本実施例では同時並列動作させる点で異なる。
【００３５】
［Ｇ−Ｓオフセット駆動を用いたパワースイッチの実施例］
図２１は、Ｇ−Ｓオフセット駆動を用いたパワースイッチ（Ｍｐｓ、Ｍｎｓ）を低ＶｔのＭＯＳＴから成る回路（たとえばインバータＩＮＶ）に適用した実施例である。図６Ａと図１３のように、２個のパワースイッチＭＯＳＴ（Ｍｐｓ、Ｍｎｓ）を同時にオンあるいはオフにする例である。Ｍｐｓは低Ｖｔ（たとえば、０Ｖ）のＭＯＳＴ、Ｍｎｓは高Ｖｔ（たとえば、０．２５Ｖ）のＭＯＳＴで、それらのゲートは大振幅ＶｄｄのクロックＥＮ、/ＥＮで駆動され、入力振幅ならびに電源電圧（Ｍｐｓのソース）は低電圧Ｖｄｌである。
【００３６】
本実施例では、活性時（パワースイッチがオフ時）には、ＥＮならびに/ＥＮをそれぞれ０ＶとＶｄｄにするので、それらのゲート・オーバドライブは０．２５Ｖとなる。非活性時（パワースイッチがオフ時）には、ＥＮならびに/ＥＮをそれぞれＶｄｄと０Ｖにするので、Ｍｐｓは低Ｖｔだが、Ｇ−Ｓ逆バイアスによってリーク電流はカットされる。もちろんＭｎｓは高Ｖｔなのでリーク電流は流れない。２種の動作電圧（Ｖｄｄ、Ｖｄｌ）を用いているが、負荷容量の充放電電流は電源電圧Ｖｄｌならびにグランドから直接供給されるので、これまで説明してきたようなＥＮ、/ＥＮ発生回路は必要でない。またパワースイッチがオフ後の出力保持期間中には、パワースイッチが完全にカットされるので、レベルホールダＨとの間の電流パスはカットされる。原理的には、図６Ａ、図１２、あるいは図１３Ｂで例示したパワースイッチＳＷを図２１のＭｐｓとＭｎｓで構成されたパワースイッチで置き換えれば、それら個々に対する実施例はそのまま適用できる。回路構成が異なっても両者のパワースイッチの機能は同じだからである。尚、Ｍｎｓを低Ｖｔ化することもできる。図１１のように、ＥＮと/ＥＮにＶｄｄとＶｂｂ間でスイングするパルスを使えばよい。こうすることによって、Ｍｎｓが低Ｖｔでもそのリーク電流はカットできるし、またオン時の電流駆動能力、すなわちゲート・オーバドライブも増加する。すなわち、パワースイッチがオフ時には、ＭｎｓとＭｐｓのゲートにはそれぞれＶｂｂとＶｄｄが加わる。したがって、両者はＧ−Ｓオフセット駆動されるのでカットオフとなる。パワースイッチがオン時には、ＭｎｓとＭｐｓのゲートにはＶｄｄとＶｂｂが加わり両者の駆動能力は増大する。低ＶｔのＭｎｓゲート電圧はＶｄｄ、低ＶｔのＭｐｓゲート電圧はＶｂｂとなるからである。この分だけパワースイッチのインバータの高速動作に与える影響は少なくなる。
【００３７】
図２２は、図６Ａと同様に、従属接続された回路ブロックＬ１やＬ２に該パワースイッチを適用したものである。ＥＮと/ＥＮが切り替わるたびに自動的にパワースイッチは順次オンになり論理動作が進んでいく。ここで、ＥＮと/ＥＮには、ＶｄｄからＶｂｂにスイングするパルスを使い、パワースイッチＭＯＳＴの駆動能力を増大させている。
【００３８】
図２３は、Ｖｄｄ振幅の非差動入力（ＩＮ）信号を低振幅Ｖｄｌに変換して大きな負荷容量のバスを駆動するバスドライバ、バスのＶｄｌ信号を検出しＶｄｄ振幅の差動出力信号に変換するレシーバの実施例である。全体がスタティック動作をするので高速であり、低振幅の分だけバスは低電力で駆動できる。各回路にはこれまで述べてきた各種のＧ−Ｓ逆バイアスＭＯＳＴが使われている。ドライバにはＧ−Ｓオフセット駆動が使われているのでリーク電流はなく、Ｖｄｄ入力でもＶｄｌ出力が可能である。レシーバの前段は２段の低Ｖｔインバータで構成され、図２１のパワースイッチで共通に制御されている。またスタティック型レシーバＳＲＣ（図７）の差動入力には、該２個のインバータの出力（Ａ、Ｂ）が使われている。したがって、Ｖｄｄ振幅の差動出力（ＯＵＴ、/ＯＵＴ）が得られ、該出力を用いて後段回路の論理動作が可能になる。尚、出力ＯＵＴが確定した後で、パワースイッチはオフにされるのでレシーバ前段のリーク電流はカットされる。もちろん、待機時などの非活性時にはパワースイッチはオフにされる。本実施例の全体回路は、前述のように、原理的にはスタティック動作をするので高速になる。尚、各インバータの出力（Ａ、Ｂ）にはレベルホールダを付加することもできるが、高速動作が主体の用途などでは省略することもできる。また、上述したように、入力ＩＮにＶｄｄとＶｂｂ間でスイングするパルス（図１１）を与えればドライバ内のｎＭＯＳＴも低Ｖｔ化できる。また、ＳＲＣの代わりに図１０のレベル変換回路を使うこともできる。さらに大振幅の出力パルスが得られる利点がある。
【００３９】
これまで、たとえば、図６Ａ、図１２、あるいは図１３のように、低Ｖｔの内部回路（たとえば、インバータ）にパワースイッチＭＯＳＴ（たとえば、Ｍｐｓ、Ｍｎｓ）を直列に付加して、該ＭＯＳＴのソースを駆動する例を説明してきた。すなわち、該ソースをＶｄｌに駆動して低Ｖｔの内部回路、より具体的には、インバータ内のｐＭＯＳＴにＶｄｌの動作電圧を与える場合を説明してきた。しかしそのためには、これまで詳細な説明を省略してきたが、該パワースイッチＭＯＳＴのソースと電源Ｖｄｌの間には、Ｖｄｌパルスを発生させる回路が必要である。該インバータ内のｐＭＯＳＴからみると、Ｖｄｌの電源との間には少なくても２個のＭＯＳＴを経由して動作電圧を与えられることになる。このため、面積の増加や内部回路の速度低下をもたらす場合がある。図２４は、パワースイッチＭＯＳＴを削除して、インバータＩＮＶから直接内部回路群を駆動する回路である。したがって、上述した不具合は解決される。
【００４０】
図２５はレベルホールダの制御の他の実施例である。第２のスイッチ（Ｍｎ、Ｍｐ）をオンにして出力ＯＵＴ’をホールダに保持した後、該第２のスイッチをオフにし、続いて回路ブロックＬのパワースイッチ（ＳＷ１、ＳＷ２）をオフにする。こうすれば、回路ブロック内の最終段には、図１７Ｂで述べたような特別なスイッチは不要になる。
【００４１】
［メモリ回路への適用例］
メモリに代表されるＬＳＩでは回路構成と動作が特異である。たとえば、多数の繰り返し回路の中から一個の回路だけを選択的に動作させる回路ブロックが多く存在する。行アドレスデコーダ、列アドレスデコーダ、あるいはワード線を選択するワード線関連回路などがそれである。この特異性を利用すると、これまで述べてきたＧ−Ｓ逆バイアス駆動がより効果的になる。ここでは、ダイナミック・ランダムアクセス・メモリ（ＤＲＡＭ）を例に、パワースイッチとして図２１を用いた実施例を述べる。もちろん、これまで説明してきた他のパワースイッチを使うこともできる。
【００４２】
図２６Ａは、ＤＲＡＭチップ内の行アドレス用ダイナミックＮＡＮＤデコーダの実施例、図２６Ｂはその動作タイミングである。特徴は、Ｇ−Ｓオフセット駆動される低ＶｔのプリチャージＭＯＳＴ（Ｍｐｓ０−Ｍｐｓ７）と、複数のデコーダ（ＤＥＣ０−ＤＥＣ７）共通に高ＶｔのパワースイッチｎＭＯＳＴ（Ｍｎｓ）を用いていることである。簡単のため、チップ外部から入力するアドレスが３ビットの場合を例にとる。該アドレス信号を受けて内部のアドレス発生回路（図中省略）は、相補（差動）のアドレス信号（a0、/a0、a1、/a1、a2、/a2）を発生させ、これらの信号は８個のデコーダに入力する。しかし、デコーダの非選択時には、これらすべての相補アドレス信号は無条件に低レベル（０Ｖ）にされる。また、プリチャージ信号Ｐは０Ｖなので、低ＶｔのプリチャージＭＯＳＴ（Ｍｐｓ０−Ｍｐｓ７）はオンとなり、すべてのデコーダ出力（Ｏ０−Ｏ7）はＶｄｌにプリチャージされる。この時点で/ＥＮは０Ｖなので高ＶｔのパワースイッチｎＭＯＳＴ（Ｍｎｓ）はオフとなり、それぞれのデコーダにはＶｄｌからグランドに向けて電流が流れることはない。デコーダは、プリチャージ信号ＰをＶｄｄにすることによって選択状態になる。これ以降、すべてのプリチャージＭＯＳＴは、Ｇ−Ｓオフセット駆動されるのでオフとなる。選択時には、相補（差動）のアドレス信号が発生し、これらのアドレス信号の組み合わせで、８個のデコーダ（ＤＥＣ０−ＤＥＣ７）の中の一個のデコーダが選択される。すなわち、アドレスが確定した直後に/ＥＮをＶｄｄにしてパワースイッチｎＭＯＳＴ（Ｍｎｓ）をオンにする。もしアドレスa0、/a1、/a2がすべて高レベル（Ｖｄｌ）なら、デコーダＤＥＣ３が選択される。この結果、放電電流（i）パスができるために該デコーダはオンになり、その出力Ｏ３だけが０Ｖに放電する。デコーダ出力のそれぞれには図２７のようなワードドライバ関連回路が接続されているので、Ｏ３に接続されたワード線にＤＲＡＭメモリセルに必要な高電圧Ｖｄｄのワード電圧が出力する。その後は、他のデコーダからの余分なリーク電流をカットするために、/ＥＮを０Ｖにしてパワースイッチをオフにする。尚、ワードドライバ関連回路の動作は以下の通りである。非選択時には、各デコーダ内のノードＮはＶｄｄの状態で平衡している。すなわち、Ｍ１はオンとなり各ワード線ＷＬは０Ｖに放電され、各ｐＭＯＳＴ（Ｍ３）はオンとなり、各ノードＮはＶｄｄに充電されている。この状態では、たとえば、ノードＯ３はＶｄｌにプリチャージされているから、ＮとＯ３間電圧はＶｄｄ−Ｖｄｌとなる。低ＶｔのＭ４はＯ３−Ｎ間を分離するダイオードであるが、このゲートにはＶｄｌが印加されているから、Ｍ４にはリーク電流が流れようとする。しかしＯ３に接続されているデコーダＤＥＣ３はオフのため、実際にはリーク電流は流れない。選択時には、デコーダを構成するＭＯＳＴのＶｔは小さいので、各非選択デコーダには小さなリーク電流が流れ、各デコーダ出力は徐々に０Ｖに放電される恐れがある。しかし、各ワード線関連回路内のＭＯＳＴ（Ｍ３）が高レベルを保持するように働くので、実際にはこのような放電が起こらない。選択されたデコーダには大きな選択電流が流れるため、��述したように、該デコーダの出力ノードだけが０Ｖに放電されるのである。尚、ｎＭＯＳＴ（Ｍ５）は、ワード線が選択中に、すなわちＶｄｄレベルの期間中に、ノードＮを０Ｖに固定するＭＯＳＴである。
【００４３】
図２８は、より高速なダイナミックＮＯＲデコーダの実施例である。小容量のメモリや欠陥救済などに用いられる。簡単のため、２ビットのアドレス信号を用いた２入力ＮＯＲデコーダを例にとっているので、４個のデコーダが図示されている。プリチャージ時には、各出力ノード（ＯＵＴ０−ＯＵＴ３）は高レベルＶｄｌにプリチャージされ、相補のアドレス信号はすべてＶｄｌレベルに固定されている。したがって、すべてのデコーダにはリーク電流は流れない。活性時には、相補のアドレス信号が入力し、そのアドレス信号の組み合わせによって一つのデコーダが選択されてオフとなる。たとえば、a０、a１がそれぞれ高レベル（Ｖｄｌ）と低レベル（０Ｖ）なら、４個のデコーダの中で左から２番目のデコーダが選択され、その結果その出力は高レベルのままとなる。他の３個の非選択デコーダの出力は０Ｖに放電する。差動のアドレス信号によって各ＭＯＳＴが動作し、オフ時には、低ＶｔＭＯＳＴにも拘らず電流パスのない電圧状態になるので、ＭＯＳＴにリーク電流は流れない。もちろん、プリチャージ用ｐＭＯＳＴがオフ時にはＧ−Ｓオフセット駆動され、また選択用ｎＭＯＳＴはＧ−Ｓ差動駆動されるので低電圧動作が可能になる。
【００４４】
以上はダイナミックデコーダの例であるが、Ｇ−Ｓ差動駆動を使えば、サイクル毎にプリチャージ信号で多数のノードをプリチャージする必要のない高速低電圧スタティックデコーダも実現できる。図２９は、２ビットのアドレス信号を用いた２入力スタティックＮＡＮＤデコーダで、図１５ＡのＮＡＮＤの入力ＩＮ１とＩＮ２をアドレス信号に対応させてデコーダを構成した実施例である。図３０は、同様に２ビットのアドレス信号を用いた２入力スタティックＮＯＲデコーダで、図１５ＢのＮＯＲ回路を用いてデコーダを構成した実施例である。ただし、両デコーダともパワースイッチには図２１の例を適用している。両デコーダとも、パワースイッチをオンにしている期間中なら、アドレス信号の状態に応じて各デコーダに出力に得られる。たとえば、アドレス信号/a0とa1がともに低レベル（０Ｖ）の場合を例にとろう。ＮＡＮＤデコーダでは、１個のデコーダ（ＤＥＣ２）が選択されその出力（Ｏ２）は低レベル（０Ｖ）に、その他の３個の非選択デコーダ出力は高レベル（Ｖｄｌ）になる。ＮＯＲデコーダでは、１個のデコーダ（ＤＥＣ１）が選択されその出力（Ｏ１）は高レベル（Ｖｄｌ）に、その他の３個の非選択デコーダ出力は低レベル（０Ｖ）になる。パワースイッチがオンしている期間中にアドレス信号が他の組み合わせに変わると、それに呼応してデコーダが選択あるいは非選択となる。このように、スタティック型では、常に選択された１個のデコーダの出力だけが放電あるいは充電するので、パワースイッチが供給しなければならない電流は最小化できる。尚、必要に応じて、たとえば待機時などにはパワースイッチをオフにしてリーク電流をカットできる。
【００４５】
以上の実施例から、ＭＯＳＴのＧ−Ｓ逆バイアス駆動によって、１Ｖはもちろん、０．５Ｖ以下、たとえば０．２５Ｖのような低電圧動作が可能になることがわかった。しかしこれが可能になるためには、ＭＯＳＴの特性ばらつき、特にＶｔのばらつきをできるだけ抑えたＭＯＳＴ構造、特にチャンネル領域の不純物濃度を下げたFully-Depleted (FD)−ＳＯＩ構造を採用することが望ましい。このように、本発明になる回路とＦＤ−ＳＯＩＭＯＳＴと組み合わせれば、上記のような低電圧動作が容易に可能になる。
【符号の説明】
【００４６】
Ｄ・・・ドレイン、Ｓ・・・ソース、Ｇ・・・ゲート、ＩＮ・・・入力、ＯＵＴ・・・出力、Ｖｄｄ・・・高い電源電圧、Ｖｄｌ・・・低い電源電圧、Ｖｂｂ・・・負の電源電圧、Ｌ・・・論理回路ブロック、ＩＮＶ・・・インバータ、ＳＷ・・・パワー（電源）スイッチ、ＥＮ、/ＥＮ・・・パワースイッチを制御するイネーブル信号、ＳＲＣ・・・スタティックレシーバ、Ｈ・・・レベルホールド回路、a0、/a0・・・相補アドレス信号、ＤＥＣ・・・デコーダ、Ｏ・・・デコーダ出力、Ｐ・・・プリチャージ信号。
【図１Ａ】
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【図２Ａ】
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【図２Ｂ】
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【図３】
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【図４】
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【図５】
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【図６Ａ】
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【図６Ｂ】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３Ａ】
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【図１３Ｂ】
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【図１４Ａ】
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【図１４Ｂ】
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【図１５Ａ】
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【図１５Ｂ】
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【図１６Ａ】
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【図１６Ｂ】
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【図１７Ａ】
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【図１７Ｂ】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６Ａ】
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【図２６Ｂ】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１Ａ】
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【図３１Ｂ】
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【図３１Ｃ】
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【図３１Ｄ】
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【図３２Ａ】
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【図３２Ｂ】
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【図３２Ｃ】
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【図３３】
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【図３４Ａ】
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【図３４Ｂ】
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【図１Ｂ】
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【図１Ｃ】
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【図１３Ｃ】
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