(57)【要約】【課題】ウェハの接着時の歪みを緩和する半導体装置の製造方法を提供する。【解決手段】実施形態の半導体装置の製造方法は、支持基板の接合面上のチップ領域の外周部に溝を形成する工程と、ダイシングラインの内側の各チップ領域の外周部にそれぞれチップリングを備えた半導体基板と前記支持基板を、前記チップリングの上から前記ダイシングラインの内側に前記溝が位置するように接合する工程を備える。半導体装置の製造方法は、接合した前記半導体基板と前記支持基板を前記ダイシングラインに沿ってダイシングする工程を備える。【選択図】図３
2012204543.tif 000002
【特許請求の範囲】
【請求項１】
支持基板の接合面上のチップ領域の外周部に溝を形成する工程と、
ダイシングラインの内側の各チップ領域の外周部にそれぞれチップリングを備えた半導体基板と前記支持基板を、前記チップリングの上から前記ダイシングラインの内側に前記溝が位置するように接合する工程と、
接合した前記半導体基板と前記支持基板を前記ダイシングラインに沿ってダイシングする工程と、
を備えることを特徴とする半導体装置の製造方法。
【請求項２】
前記溝の前記接合面内方向における最小幅は１００μｍ以下、前記接合面と垂直方向の深さは１０μｍ以下に形成する
ことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記接合の前に、前記半導体基板の上に光電変換部を含んだ層と、配線層を順次形成する工程を備え、
前記配線層の上を前記半導体基板の接合面とする
ことを特徴とする請求項１または２に記載の半導体装置の製造方法。
【請求項４】
外周部にチップリングを備えた第１半導体基板と、
前記第１半導体基板の下側の接合面にて接合され、前記チップリングに沿った下に前記第１半導体基板と接合しない溝を備えた第２半導体基板と、
を備えたことを特徴とする半導体装置。
【請求項５】
前記溝の前記接合面内方向における最小幅は１００μｍ以下、前記接合面と垂直方向の深さは１０μｍ以下である
ことを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記第１半導体基板は、前記接合面の上に、配線層、光電変換部を含んだ層、反射防止膜、カラーフィルタ、オンチップレンズを順に備える、
ことを特徴とする請求項４または５に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
近年、デジタルスチルカメラやカメラ付き携帯電話への応用で、小型カメラモジュールの市場が注目されている。カメラモジュールに使われるＣＣＤ、ＣＭＯＳイメージセンサーなどの撮像素子は、半導体技術の微細化に伴い、そのセンサー性能が向上してきた。センサー性能を向上させる技術の一つとして、感度や高度シェーディングを向上させる、裏面照射型ＣＭＯＳイメージセンサーが提案されている。
【０００３】
裏面照射型ＣＭＯＳイメージセンサーの製造においては、半導体基板上に光電変換層、配線層を形成した後、配線層の上に支持基板を貼り合わせ、その後半導体基板の裏面側をエッチングする。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００２−１６４５２１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、従来のウェハ貼り合わせ技術においては、上下のウェハの接着時の歪、あるいは、接着時に残留するストレスを開放するため、ウェハ自体が歪むことにより、あらかじめパターニングしてある領域が歪むことがあった。これは、次工程でのパターニングを合わせる際にズレが発生する。これは、裏面照射型ＣＭＯＳイメージセンサーなどの固体撮像素子の製造において問題であった。
【０００６】
本発明の一つの実施形態は、ウェハの接着時の歪みを緩和する半導体装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明の一つの実施形態の半導体装置の製造方法は、支持基板の接合面上のチップ領域の外周部に溝を形成する工程と、ダイシングラインの内側の各チップ領域の外周部にそれぞれチップリングを備えた半導体基板と前記支持基板を、前記チップリングの上から前記ダイシングラインの内側に前記溝が位置するように接合する工程を備える。半導体装置の製造方法は、接合した前記半導体基板と前記支持基板を前記ダイシングラインに沿ってダイシングする工程を備える。
【図面の簡単な説明】
【０００８】
【図１】図１は、実施形態にかかる半導体装置の製造方法の各工程を示す断面図である。
【図２】図２は、実施形態にかかる半導体装置の製造方法の各工程を示す断面図である。
【図３】図３は、実施形態にかかる半導体装置の製造方法の各工程を示す断面図である。
【図４】図４は、実施形態にかかる半導体装置の製造方法の各工程を示す断面図である。
【図５】図５は、実施形態にかかる半導体装置の製造方法の各工程を示す断面図である。
【図６】図６は、実施形態にかかる半導体装置の製造方法の各工程を示す断面図である。
【図７】図７は、実施形態にかかるチップ、ダイシングライン、溝の位置関係を示す上面図である。
【発明を実施するための形態】
【０００９】
以下に添付図面を参照して、実施形態にかかる半導体装置およびその製造方法を詳細に説明する。なお、この実施形態により本発明が限定されるものではない。
【００１０】
（実施形態）
実施形態にかかる半導体装置の製造方法を、各工程を示す断面図である図１〜図６を用いて説明する。
【００１１】
図１（ａ）において、バルクエピ基板である半導体基板１にＮ型半導体層４をエピタキシャル（Epitaxial）成長させる。なお、半導体基板１の上にエピタキシャル成長させるのはＰ型半導体層でもかまわないが、以下では一例としてＮ型半導体層４が形成された場合で説明する。
【００１２】
次に、図１（ｂ）に示すように、ＣＶＤなどの方法にてＮ型半導体層４上の全面にストッパ層５を積層する。そして、フォトリソグラフィ技術およびドライエッチング技術を用いることにより、ストッパ層５およびＮ型半導体層４に貫通孔６を形成する。なお、例えば、ストッパ層５の材料はシリコン窒化膜を用いることができる。
【００１３】
次に、図１（ｃ）に示すように、ＣＶＤなどの方法にて貫通孔６が埋め込まれるようにしてストッパ層５上の全面に貫通孔絶縁層７を積層する。そして、ＣＭＰなどの方法にて貫通孔絶縁層７を薄膜化することにより、ストッパ層５上の貫通孔絶縁層７を除去する。なお、貫通孔絶縁層７の材料はシリコン酸化膜を用いることができる。
【００１４】
次に、図１（ｄ）に示すように、ストッパ層５のエッチングを行うことにより、Ｎ型半導体層４上からストッパ層５を除去する。なお、Ｎ型半導体層４上からストッパ層５を除去する時に、Ｎ型半導体層４の表面にダメージが及ぶのを防止するために、ウェットエッチングを用いることが好ましい。
【００１５】
次に、図２（ａ）に示すように、画素間に配置された素子分離絶縁層８をＮ型半導体層４の表面側に埋め込んだ後、Ｎ型半導体層４上にゲート電極１０を画素ごとに形成する。なお、例えば、素子分離絶縁層８の材料はシリコン酸化膜、ゲート電極１０の材料は多結晶シリコン膜を用いることができる。
【００１６】
そして、ＰまたはＡｓなどの不純物をＮ型半導体層４にイオン注入することにより、Ｎ型不純物導入層１１をＮ型半導体層４の深い位置に形成する。また、Ｂなどの不純物をＮ型半導体層４にイオン注入することにより、Ｐ型不純物導入層１２をＮ型半導体層４の浅い位置に形成する。Ｎ型不純物導入層１１上にＰ型不純物導入層１２が形成されることで、フォトダイオードが光電変換部として画素ごとに形成されている。
【００１７】
なお、Ｎ型半導体層４上にゲート電極１０を形成する前に、Ｎ型不純物導入層１１およびＰ型不純物導入層１２をＮ型半導体層４に形成するようにしてもよい。
【００１８】
次に、図２（ｂ）に示すように、熱酸化またはＣＶＤにてＮ型半導体層４の表面に絶縁膜９を形成する。なお、絶縁膜９の膜厚は５〜６ｎｍ程度に設定することができる。なお、この時のイオン注入に使われる不純物としては、例えば、Ｓｉ、Ｇｅ、Ｃ、ＢまたはＩｎなどを用いることができる。また、Ｎ型半導体層４およびＮ型不純物導入層１１の表層にイオン注入する前にシリコン酸化膜９を形成することにより、イオン注入を均一に行うことができる。
【００１９】
次に、図２（ｃ）に示すように、ＣＶＤなどの方法にてＮ型半導体層４上の全面に層間絶縁層１４を積層する。そして、フォトリソグラフィ技術およびドライエッチング技術を用いることにより、貫通孔絶縁層７を露出させる開口部１５を絶縁膜９および層間絶縁層１４に形成する。開口部１５は、後述するチップリング４１用に貫通孔絶縁層７の上以外にも形成する。なお、例えば、層間絶縁層１４の材料はシリコン酸化膜を用いることができる。また、絶縁膜９と層間絶縁層１４が同一材料の場合、絶縁膜９と層間絶縁層１４とは一体的に形成することができる。
【００２０】
次に、図２（ｄ）に示すように、ＣＶＤなどの方法にて開口部１５が埋め込まれるようにして層間絶縁層１４上の全面に埋め込み電極１６を形成する。同様にチップリング４１用の開口部１５も埋め込まれる。そして、ＣＭＰなどの方法にて埋め込み電極１６を薄膜化することにより、層間絶縁層１４上の埋め込み電極１６を除去する。なお、例えば、埋め込み電極１６の材料はＷ、ＡｌまたはＣｕなどを用いることができる。
【００２１】
次に、図３（ａ）に示すように、ＣＶＤなどの方法にて層間絶縁層１４上の全面に層間絶縁層１７を積層するとともに、層間絶縁層１７に埋め込まれた配線１８、２０、２２および埋め込み電極１９、２１を形成する。なお、例えば、層間絶縁層１４の材料はシリコン酸化膜、配線１８、２０、２２の材料はＡｌまたはＣｕ、埋め込み電極１９、２１の材料はＷ、ＡｌまたはＣｕなどを用いることができる。また、上記配線１８、２０、２２および埋め込み電極１９、２１と同時に同じく配線とビアからなるチップリング４１が外周部に形成される。チップリング４１は、点線で示したダイシングライン４０の内側にあり、外からの水分がチップ内部に入るのを排除したり、チップにクラックが入るのを防止するためのものである。
【００２２】
次に、図３（ｂ）に示すように、層間絶縁層１７上に支持基板２３を貼り付けることにより接合する。本実施形態において、支持基板２３の接合面のチップリング４１沿いには溝５０が形成されている。溝５０の深さｘは１０μｍほどもあればよい。溝５０は、支持基板２３のチップリング４１沿いからダイシングライン４０の間に形成されていてもよい。また、チップ面積の増加になるが、チップリング４１の内側に溝５０が形成されていてもよい。このときの、チップ１００、ダイシングライン４０、溝５０の位置関係を上面図で図７に示す。このように溝５０はチップ１００の外周部に形成される。図７で示した、溝５０の幅ｙは１００μｍほど或いはそれ以下であればよい。支持基板２３を層間絶縁層１７上に貼り付ける前にはそれぞれのウェハをＮ2プラズマ処理を行い活性化させ、表面のダストを除去するために超音波を用いた洗浄をおこなう。その後、ウェハの位置合わせを行い、ウェハを重ね合わせ、ボンディングの起点を２ｎｍ以下に接することにより、全面を張り合わせる。その後、界面の結合をより強固なＳｉ−Ｏ結合にするために３００度２時間程度Ｎ2雰囲気中でアニールをおこなう。
【００２３】
支持基板２３の材料は例えば、Ｓｉなどの半導体基板を用いるようにしてもよいし、ガラス、セラミックまたは樹脂などの絶縁性基板を用いるようにしてもよい。また、張り合わせるウェハの界面は、Ｓｉあるいは、ＳｉＯ２、ＳｉＮ等の絶縁膜、あるいはＣｕ、Ａｌ等の金属面を有していてもよい。支持基板２３としてＳｉなどを用いる場合は接合面側にシリコン酸化膜が形成されているので、接合前にリソグラフィーによりパターニングして溝５０を形成しておけばよい。接合後、ウェハ界面では、溝５０による空間が存在し、ウェハ歪の緩衝作用を得ることができる。溝５０を上述したように、ストレスが集中するチップの外周部に設置することにより、より効果的にウェハ歪を空間で吸収することができる。
【００２４】
次に、図３（ｃ）に示すように、エッチングあるいは弗硝酸を用いた選択エッチングにて半導体基板１を薄膜化することにより、半導体基板１を除去する。なお、ストッパ層がないので、半導体基板１の薄膜化は膜厚制御により所望の膜厚になるように除去する。これによりＮ型半導体層４の裏面に光入射面Ｐを設ける。
【００２５】
次に、図３（ｄ）に示すように、フォトリソグラフィ技術およびドライエッチング技術を用いることにより、埋め込み電極１６を露出させる開口部２４を貫通孔絶縁層７に形成する。この時、貫通孔６の側面に貫通孔絶縁層７を残すことができる。
【００２６】
次に、図４（ａ）に示すように、メッキまたはＣＶＤなどの方法にて開口部２４が埋め込まれるようにして裏面上に貫通電極２５を形成する。なお、例えば、貫通電極２５の材料はＷ、ＡｌまたはＣｕなどを用いることができる。
【００２７】
次に、図４（ｂ）に示すように、ＣＶＤなどの方法にてＮ型半導体層４の裏面上に絶縁層２６を成膜する。なお、例えば、絶縁層２６の材料はシリコン酸化膜を用いることができる。
【００２８】
次に、図４（ｃ）に示すように、フォトリソグラフィ技術およびドライエッチング技術を用いることにより、貫通電極２５を露出させる開口部２７を絶縁層２６に形成する。
【００２９】
次に、図４（ｄ）に示すように、開口部２７を介して貫通電極２５に接続されたパッド電極２８を絶縁層２６上に形成する。その後、ＣＶＤなどの方法にて絶縁層２６上の全面に絶縁層２９を成膜する。なお、例えば、絶縁層２９の材料はシリコン酸化膜を用いることができる。
【００３０】
次に、図５（ａ）に示すように、フォトリソグラフィ技術およびドライエッチング技術を用いることにより、Ｎ型半導体層４の裏面の画素領域Ｒ１を露出させる開口部３０を絶縁層２９に形成する。
【００３１】
次に、図５（ｂ）に示すように、ＣＶＤまたはスパッタなどの方法にてＮ型半導体層４の裏面側に反射防止膜３１、３２を順次成膜する。なお、例えば、反射防止膜３１、３２の材料はシリコン酸化膜を用いることができる。この時、反射防止膜３１、３２の屈折率を互いに異ならせることができる。
【００３２】
次に、図５（ｃ）に示すように、フォトリソグラフィ技術およびドライエッチング技術を用いることにより、パッド電極２８を露出させる開口部３３を反射防止膜３１、３２に形成する。
【００３３】
最後に、図６に示すように、反射防止膜３２上にカラーフィルタ３４を画素ごとに形成した後、カラーフィルタ３４上にオンチップレンズ３５を画素ごとに形成する。なお、例えば、カラーフィルタ３４およびオンチップレンズ３５の材料は透明な有機化合物を用いることができる。この時、カラーフィルタ３４は、例えば、赤、緑または青に着色することができる。その後、最終工程にて、支持基板２３を図６の上から研磨して２００μｍ程度の厚みにして、ダイシングライン４０に沿って切断することによりＣＭＯＳイメージセンサーダイス（チップ）を作成する。
【００３４】
上に説明したように、本実施形態にかかる半導体装置及びその製造方法におけるウェハ貼り合わせ技術において、いずれかのウェハの上にあらかじめ歪を開放するための空隙（溝）を形成しておく。この空間は、貼り合わせ後に接着されない空間となって残存する。これにより、ウェハの接着時のウェハ歪を緩和し、接着時に残留するストレスを開放するため、合わせズレが抑制される。これにより、とくに裏面照射型ＣＭＯＳイメージセンサーの製造において、ウェハ自体が歪むことにより、あらかじめパターニングしてある領域が歪み、次工程でのパターニング合わせズレが発生するという問題を解決することができ、歩留まりの向上が見込める。
【００３５】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００３６】
１  半導体基板、４  Ｎ型半導体層、５  ストッパ層、１１  Ｎ型不純物導入層、１２  Ｐ型不純物導入層、１８、２０、２２  配線、１９、２１  埋め込み電極、２３  支持基板、４１  チップリング、４０  ダイシングライン、５０  溝。
【図１】
2012204543.tif 000003
【図２】
2012204543.tif 000004
【図３】
2012204543.tif 000005
【図４】
2012204543.tif 000006
【図５】
2012204543.tif 000007
【図６】
2012204543.tif 000008
【図７】
2012204543.tif 000009