(57)【要約】【課題】薄膜トランジスタにおいて生じるリーク電流を抑えつつ、表示装置の生産性を向上させることを目的とする。【解決手段】基板３０１と、基板３０１に形成されている複数の薄膜トランジスタＴＦＴと、を有する表示装置であって、薄膜トランジスタＴＦＴは、ゲート電極３０３と、ゲート電極３０３の上側に配置される微結晶半導体層３０５と、微結晶半導体層３０５上に配置される非晶質半導体層３０６と、を有し、非晶質半導体層３０６の水素濃度が、１２ａｔｏｍ％以下である、ことを特徴とする表示装置。【選択図】図４
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【特許請求の範囲】
【請求項１】
基板と、
前記基板に形成されている複数の薄膜トランジスタと、を有する表示装置であって、
前記薄膜トランジスタは、
ゲート電極と、
前記ゲート電極の上側に配置される微結晶半導体層と、
前記微結晶半導体層上に配置される非晶質半導体層と、を有し、
前記非晶質半導体層の水素濃度が、１２ａｔｏｍ％以下である、
ことを特徴とする表示装置。
【請求項２】
請求項１に記載された表示装置であって、
前記非晶質半導体層の水素濃度が、８ａｔｏｍ％以下である、
ことを特徴とする表示装置。
【請求項３】
請求項１乃至２のいずれかに記載された表示装置であって、
前記非晶質半導体層は、水素濃度分布が深さ方向に一様となるように形成される、
ことを特徴とする表示装置。
【請求項４】
請求項１乃至３のいずれかに記載された表示装置であって、
前記微結晶半導体層の水素濃度が、０．１ａｔｏｍ％以上となるように形成される、
ことを特徴とする表示装置。
【請求項５】
請求項１乃至４のいずれかに記載された表示装置であって、前記薄膜トランジスタは、画像を表示する表示領域に配置される複数の第１薄膜トランジスタと、前記表示領域を囲う周辺領域に配置される複数の第２薄膜トランジスタとを含む、
ことを特徴とする表示装置。
【請求項６】
請求項１乃至５のいずれかに記載された表示装置であって、
前記薄膜トランジスタは、
ソース電極およびドレイン電極と、
ソース電極およびドレイン電極の少なくとも一方と、前記微結晶半導体層とを互いにオーミックコンタクトするオーミックコンタクト層を有し、
前記オーミックコンタクト層は、前記微結晶半導体層の側面と接して形成される、
ことを特徴とする表示装置。
【請求項７】
基板と、
前記基板に形成されている複数の薄膜トランジスタと、を有する表示装置の製造方法であって、
前記薄膜トランジスタのゲート電極を形成する工程と、
前記薄膜トランジスタの前記ゲート電極の上側に微結晶半導体層を成膜する工程と、
前記薄膜トランジスタの微結晶半導体層上に、非晶質半導体層を成膜する工程と、を含み、
前記非晶質半導体層を成膜する工程では、
シランガスと、シランガスの１．５倍以下の体積の水素ガスとが混合された成膜ガス、又は、シランガスを含み水素ガスを含まない成膜ガスを用いて、前記非晶質半導体層が成膜される、
ことを特徴とする表示装置の製造方法。
【請求項８】
請求項７に記載された表示装置の製造方法であって、
前記非晶質半導体層を成膜する工程の前には、前記微結晶半導体層に水素終端処理を施す工程を含む、
ことを特徴とする表示装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、薄膜トランジスタ（Thin Film Transistor）を備える表示装置、及び、その製造方法に関する。
【背景技術】
【０００２】
一般的に、液晶表示装置や有機ＥＬ表示装置等の表示装置のＴＦＴ基板上には、表示制御をするための複数の薄膜トランジスタが配置される。
【０００３】
また、特許文献１には、アモルファスシリコン薄膜トランジスタとポリシリコン薄膜トランジスタとを、同一基板上に形成する旨が記載されている。このアモルファスシリコン薄膜トランジスタのチャネル層は、第１のアモルファスシリコン層と第２のアモルファスシリコン層の２層構造となっており、ポリシリコン薄膜トランジスタのチャネル層は、当該２層構造にポリシリコン層を加えた３層構造となっている。そしてさらに同文献には、第２のアモルファスシリコン層の水素濃度が、第１のアモルファスシリコン層よりも小さい旨が記載されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００９−９９６３６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかし、例えば、上述のポリシリコン薄膜トランジスタにおいては、ポリシリコン層上の第１のアモルファスシリコン層でリーク電流を生じる場合がある。また、第１のアモルファスシリコン層は、アモルファスシリコン薄膜トランジスタのトランジスタ特性を確保するためにも、水素濃度を高くして成膜レートを遅くする必要があるため、製造スループットの低下を招くこととなる。
【０００６】
本発明は、上記課題に鑑みて、薄膜トランジスタにおいて生じるリーク電流を抑えつつ、表示装置の生産性を向上させることを目的とする。
【課題を解決するための手段】
【０００７】
本発明にかかる表示装置は、上記課題に鑑みて、基板と、前記基板に形成されている複数の薄膜トランジスタと、を有する表示装置であって、前記薄膜トランジスタは、ゲート電極と、前記ゲート電極の上側に配置される微結晶半導体層と、前記微結晶半導体層上に配置される非晶質半導体層と、を有し、前記非晶質半導体層の水素濃度が、１２ａｔｏｍ％以下である、ことを特徴とする。
【０００８】
また、本発明に係る表示装置の一態様では、前記非晶質半導体層の水素濃度が、８ａｔｏｍ％以下である、ことを特徴としてもよい。
【０００９】
また、本発明に係る表示装置の一態様では、前記非晶質半導体層は、水素濃度分布が深さ方向に一様となるように形成される、ことを特徴としてもよい。
【００１０】
また、本発明に係る表示装置の一態様では、前記微結晶半導体層の水素濃度が、０．１ａｔｏｍ％以上となるように形成される、ことを特徴としてもよい。
【００１１】
また、本発明に係る表示装置の一態様では、前記薄膜トランジスタは、画像を表示する表示領域に配置される複数の第１薄膜トランジスタと、前記表示領域を囲う周辺領域に配置される複数の第２薄膜トランジスタとを含む、ことを特徴としてもよい。
【００１２】
また、本発明に係る表示装置の一態様では、前記薄膜トランジスタは、ソース電極およびドレイン電極と、ソース電極およびドレイン電極の少なくとも一方と、前記微結晶半導体層とを互いにオーミックコンタクトするオーミックコンタクト層を有し、前記オーミックコンタクト層は、前記微結晶半導体層の側面と接して形成される、ことを特徴としてもよい。
【００１３】
また、本発明にかかる表示装置の製造方法は、基板と、前記基板に形成されている複数の薄膜トランジスタと、を有する表示装置の製造方法であって、前記薄膜トランジスタのゲート電極を形成する工程と、前記薄膜トランジスタの前記ゲート電極の上側に微結晶半導体層を成膜する工程と、前記薄膜トランジスタの微結晶半導体層上に、非晶質半導体層を成膜する工程と、を含み、前記非晶質半導体層を成膜する工程では、シランガスと、シランガスの１．５倍以下の体積の水素ガスとが混合された成膜ガス、又は、シランガスを含み水素ガスを含まない成膜ガスを用いて、前記非晶質半導体層が成膜される、ことを特徴とする。
【００１４】
また、本発明に係る表示装置の製造方法の一態様では、前記非晶質半導体層を成膜する工程の前には、前記微結晶半導体層に水素終端処理を施す工程を含む、ことを特徴としてもよい。
【発明の効果】
【００１５】
本発明によれば、薄膜トランジスタにおいて生じるリーク電流が抑制され、かつ、生産性が向上した表示装置、および表示装置の製造方法が提供される。
【図面の簡単な説明】
【００１６】
【図１】本発明の実施形態に係る表示装置の概略構成図である。
【図２】本発明の実施形態におけるＴＦＴ基板の概略構成を示す図である。
【図３】本発明の実施形態に係る表示装置のＴＦＴ基板主要部の等価回路を示す図である。
【図４】本発明の実施形態におけるＴＦＴ基板に形成される第1の薄膜トランジスタ及び第２の薄膜トランジスタの概略断面図である。
【図５】本発明の実施形態における薄膜トランジスタを製造するフロー図である。
【図６Ａ】本発明の実施形態における薄膜トランジスタが製造される様子を示す図である。
【図６Ｂ】本発明の実施形態における薄膜トランジスタが製造される様子を示す図である。
【図６Ｃ】本発明の実施形態における薄膜トランジスタが製造される様子を示す図である。
【図６Ｄ】本発明の実施形態における薄膜トランジスタが製造される様子を示す図である。
【発明を実施するための形態】
【００１７】
本発明の一実施形態に係る表示装置について、図面に基づいて以下に説明する。
【００１８】
［第1の実施形態］
図１は、本実施形態にかかる表示装置１を概略的に示す図である。本実施形態における表示装置１は、ＩＰＳ（In Plain Switching）型の液晶表示装置であって、図１で示すように、上フレーム１１及び下フレーム１２に挟まれるように、液晶パネル２００が保持されている。また、液晶パネル２００の下側には、不図示のバックライトが配置される。液晶パネル２００は、複数の薄膜トランジスタが配列されたＴＦＴ基板２０１と、対向基板と、これらに挟持される液晶層を有している。
【００１９】
図２は、本実施形態における液晶パネル２００が有するＴＦＴ基板２０１の概略図である。同図で示すように、ＴＦＴ基板２０１には、複数の走査信号線２１０と、複数の映像信号線２２０が升目状に敷設される。また、走査信号線２１０及び映像信号線２２０には、走査線駆動回路２３０、および映像信号線駆動回路２４０から信号が供給される。
【００２０】
そして図２で示されるように、画像が表示される表示領域２５０が破線で囲まれる領域に存在し、その周辺となる領域に周辺領域２６０が存在する。表示領域２５０では、走査信号線２１０と映像信号線２２０による区画に対応して、表示制御の対象となる各画素が配置される。周辺領域２６０には、走査線駆動回路２３０や映像信号線駆動回路２４０等の周辺回路が配置される。
【００２１】
図３は、本実施形態におけるＴＦＴ基板２０１主要部の等価回路を示す図である。走査信号線２１０及び映像信号線２２０により区画される画素の隅には、薄膜トランジスタＴＦＴ（第１薄膜トランジスタ）が形成されており、そのゲート電極は走査信号線２１０に接続され、ドレイン電極は映像信号線２２０に接続されている。また、各画素には、１対の画素電極２７０及び対向電極２８０が形成されており、画素電極２７０は薄膜トランジスタＴＦＴのソース電極に接続され、対向電極２８０はコモン信号線２１５に接続されている。
【００２２】
以上の回路構成において、各画素の対向電極２８０にはコモン信号線２１５を介して基準電圧が印加され、走査信号線２１０にゲート電圧が選択的に印加されることにより、薄膜トランジスタＴＦＴを流れる電流が制御される。また、選択的に印加されたゲート電圧により、映像信号線２２０に供給された映像信号電圧が画素電極２７０に印加される。これにより、液晶分子の配向などが制御されて、各画素の表示制御がなされる。
【００２３】
そして、図４は、本実施形態における表示領域２５０に形成される第１薄膜トランジスタおよび周辺領域２６０に形成される第２薄膜トランジスタの概略断面図である。同図で示されるように、第１薄膜トランジスタおよび第２薄膜トランジスタは、逆スタガ構造の薄膜トランジスタＴＦＴである。第２薄膜トランジスタは、例えば、走査線駆動回路２３０、および映像信号線駆動回路２４０に配置される薄膜トランジスタであり、これらの駆動回路に内蔵されるＲＧＢ切り替えスイッチやシフトレジスタに用いられる。
【００２４】
図４で示すように、ゲート電極３０３の上側には、ゲート絶縁層３０４を介して微結晶半導体層３０５が形成されており、微結晶半導体層３０５上には、非晶質半導体層３０６が形成される。そして、オーミックコンタクト層３０７と、ドレイン電極３０８ａ及びソース電極３０８ｂは、微結晶半導体層３０５及び非晶質半導体層３０６の２層の側方から乗り上げるように形成される。
【００２５】
微結晶半導体層３０５は、Ｓｉの結晶粒径が、５０ｎｍ以上５００ｎｍ以下の範囲にあり、１５０ｎｍ以上２００ｎｍ以下とするのがより望ましい。この微結晶半導体層３０５における結晶粒径は、例えば、ＳＥＭ観察によって確認することができる。微結晶半導体層３０５は、第１薄膜トランジスタ及び第２薄膜トランジスタにおいて、チャネル領域として機能し、ドレイン電極３０８ａ及びソース電極３０８ｂ間で電流が流れる通路となる。また、微結晶半導体層３０５には、水素終端処理が施され、微結晶半導体層３０５の水素濃度は０．１ａｔｏｍ％以上、より望ましくは０．２ａｔｏｍ％以上となるようにする。
【００２６】
また、本実施形態における非晶質半導体層３０６は、微結晶半導体層３０５よりも比較的厚めに形成されて、ドレイン電極３０８ａとソース電極３０８ｂとがエッチング加工により分断されるのにともなって、非晶質半導体層３０６の一部がエッチングされる。すなわち、本実施形態では、非晶質半導体層３０６は、微結晶半導体層３０５をエッチングから保護する役割を担っている。
【００２７】
そして特に、非晶質半導体層３０６は、水素濃度は１２ａｔｏｍ％以下となるように成膜ガスが調製される。これにより非晶質半導体層３０６で発生しうるリーク電流が抑制されて、かつ、成膜装置の製造スループットが向上する。また、非晶質半導体層３０６の水素濃度は、深さ方向に一様となるように形成するのが製造上望ましい。
【００２８】
また、非晶質半導体層３０６の水素濃度は、８ａｔｏｍ％以下、あるいは４ａｔｏｍ％以下となるように形成するのがより望ましく、水素濃度が低く形成されることにより非晶質半導体層３０６の抵抗が向上してリーク電流が抑制され、成膜レートが向上する。なお、非晶質半導体層３０６の水素濃度が低い場合に、Ｓｉ原子のタングリングボンドに酸素等が結合していてもよい。
【００２９】
ドレイン電極３０８ａ及びソース電極３０８ｂは、アルミニウム等の金属、あるいはアルミニウムを含む合金等で形成される。また、オーミックコンタクト層３０７は、本実施形態では、リン等の不純物が非晶質ケイ素にドーピングされて形成され、ドレイン電極３０８ａ又はソース電極３０８ｂと、微結晶半導体層３０５とをオーミック接続する。図４で示すように、微結晶半導体層３０５と非晶質半導体層３０６は互いに接触して積層されており、これらの２層は、後述するように共通のエッチングプロセスでエッチングされる。このため、これら２層の側面は連続的に形成されて、微結晶半導体層３０５の側面がオーミックコンタクト層３０７と接することとなる。
【００３０】
以上では、本実施形態におけるＴＦＴ基板２０１上の第１薄膜トランジスタおよび第２薄膜トランジスタについて説明した。以下では、これらの薄膜トランジスタを製造する方法について、図５および図６Ａ〜図６Ｄを用いて説明する。
【００３１】
図５は、本実施形態におけるＴＦＴ基板２０１上の薄膜トランジスタを製造するフローを示す図であり、図６Ａ〜図６Ｄは、本発明の実施形態における薄膜トランジスタが製造される様子を示す図である。以下では、図６Ａ〜図６Ｄの各図に基づいて、図５におけるＳ５０１〜Ｓ５１２の各工程について説明をする。
【００３２】
図６Ａで示されるように、まず、ガラスや樹脂等の透明な絶縁基板である基板３０１上に、下部保護絶縁層３０２が成膜される（Ｓ５０１）。下部保護絶縁層３０２は、例えば窒化シリコン（ＳｉＮ）であり、ＣＶＤ（Chemical Vapor Deposition）等により５０〜１５０ｎｍの厚みで成膜される。次にＳ５０２において、ゲート電極３０３が形成される。本実施形態では、ゲート電極３０３は、例えば、Ｍｏ，Ｗ，Ｔａ等の高融点金属やその合金であり、５０〜１５０ｎｍの厚みで成膜された後、フォトリソグラフィ工程およびエッチング工程を経てゲート電極３０３が形成されることとなる。さらに次の工程では、ゲート絶縁層３０４が成膜される（Ｓ５０３）。ゲート絶縁層３０４としては、酸化シリコン（ＳｉＯｘ）または、ＳｉＮであってもよいし、これらの積層膜であってもよく、その厚みが１００〜３５０ｎｍ程度となるように成膜される。
【００３３】
Ｓ５０３の次の工程であるＳ５０４では、ゲート絶縁層３０４上に、微結晶半導体層３０５が成膜される。このＳ５０４の工程では、表示領域２５０の第１薄膜トランジスタの微結晶半導体層３０５と、周辺領域２６０の第２薄膜トランジスタの微結晶半導体層３０５とが、成膜される。本実施形態では、微結晶半導体層３０５は、結晶性のシリコンがゲート絶縁層３０４上に直接成膜されることにより形成される。
【００３４】
そして、図６Ｂで示すように、Ｓ５０５では、第１薄膜トランジスタおよび第２薄膜トランジスタの微結晶半導体層３０５に、水素終端処理が施される。水素終端処理は、微結晶半導体層３０５におけるＳｉの未結合手に水素をターミネートするための処理である。本実施形態の水素終端処理は、具体的には、水素ガスを混合させた雰囲気で行うプラズマ処理であるが、高圧水蒸気アニールを施してもよいし、水素ガスを混合させた雰囲気で行う熱処理であってもよい。この水素終端処理によって、微結晶半導体層３０５に０．１ａｔｏｍ％以上の濃度で水素が含まれるようにする。
【００３５】
そして特に、図６Ｃで示すように、Ｓ５０５の水素終端処理の後、非晶質半導体層３０６が成膜され（Ｓ５０６）、微結晶半導体層３０５および非晶質半導体層３０６の２層にパターニング工程が施される（Ｓ５０７）。まず、Ｓ５０６の工程では、少なくともシランガスを含む成膜ガスが用いられて、非晶質半導体層３０６が１００〜３００ｎｍ程度成膜される。本実施形態では、成膜装置内に、シランガスと水素ガスとが１：１の体積比で混合された成膜ガスが導入されて、非晶質半導体層３０６が成膜される。これにより、非晶質半導体層３０６の水素濃度が１０ａｔｏｍ％程度となり、上記特許文献１に記載のポリシリコン薄膜トランジスタの場合よりも、約７０％程度リーク電流を低減できる。また、本実施形態のシランガスは、モノシラン（ＳｉＨ４）であるが、ジシラン（Ｓｉ２Ｈ４）等の他の水素化されたケイ素化合物であってもよい。このような成膜ガスを用いることで、非晶質半導体層３０６のＳｉのタングリングボンドに水素が結合することとなる。
【００３６】
また、Ｓ５０６の成膜ガスは、水素ガスがシランガスの１．５倍以下の体積で混合された混合ガスを用いるのがよく、シランガスを含み水素ガスが含まない成膜ガスを用いてもよい。このようにして、非晶質ケイ素の成膜レートを向上でき、非晶質半導体層３０６に含まれる水素の濃度を低下させて高抵抗にできる。
【００３７】
非晶質半導体層３０６が成膜された後（Ｓ５０６）、微結晶半導体層３０５および非晶質半導体層３０６の形状が、パターニング工程（Ｓ５０７）により一括して加工される。このパターニング工程（Ｓ５０７）は、フォトリソグラフィ工程およびエッチング工程を含んでおり、この２層が１回のエッチングプロセスにより一括して加工されて、島状のパターン形状となる。
【００３８】
その後、図６Ｄで示すように、オーミックコンタクト層３０７と、ドレイン電極３０８ａ及びソース電極３０８ｂ、保護絶縁層３０９が形成されて（Ｓ５０８〜Ｓ５１２）、第1薄膜トランジスタおよび第２薄膜トランジスタが製造される。微結晶半導体層３０５等が島状に加工された後、オーミックコンタクト層３０７を成膜するため、リン等の不純物が添加された非晶質ケイ素が非晶質半導体層３０６等を上側から覆うようにして１０〜５０ｎｍ程度成膜される（Ｓ５０８）。その後、ドレイン電極３０８ａおよびソース電極３０８ｂのために、Ａｌ等の金属またはＡｌの合金が、３００〜５００ｎｍ程度の厚さでスパッタリングにより成膜される（Ｓ５０９）。また、Ｓ５０９のスパッタリング工程においては、Ａｌ等の膜の拡散防止やコンタクト抵抗低減のために、ＴｉまたはＭｏ等の高融点金属またはその合金がＡｌ層の上下にバリアメタル層として形成されても良い。バリアメタル層の厚さとしては３０〜１００ｎｍ程度でよい。
【００３９】
そして次に、フォトリソグラフィ工程とエッチング工程を経て、ドレイン電極３０８ａおよびソース電極３０８ｂの形状が加工される（Ｓ５１０）。このＳ５１０の後、オーミックコンタクト層３０７の形状が加工される（Ｓ５１１）。Ｓ５１１では、具体的には、ドレイン電極３０８ａおよびソース電極３０８ｂをマスクとしてオーミックコンタクト層３０７の形状が加工され、ドレイン電極３０８ａおよびソース電極３０８ｂの間におけるオーミックコンタクト層３０７がエッチングにより排除される。このＳ５１１におけるエッチングでは、非晶質半導体層３０６の一部が浸食されるが、微結晶半導体層３０５は保護される。このようにしてオーミックコンタクト層３０７の形状が加工された後、ＣＶＤによりＳｉＮ等が成膜されることにより保護絶縁層３０９が１００〜３００ｎｍの厚みで成膜される（Ｓ５１２）。
【００４０】
本実施形態では、以上のようにして、ＴＦＴ基板２０１上の第１薄膜トランジスタ及び第２薄膜トランジスタが製造される。その後、コンタクトホールや画素電極２７０等がさらに形成されることにより、ＴＦＴ基板２０１が製造される。
【００４１】
なお、微結晶半導体層３０５や非晶質半導体層３０６の水素濃度については、例えば、ＳＩＭＳ（Secondary Ion Mass Spectrometry）によって質量分析することによって、測定される。
【００４２】
なお、上記では、非晶質半導体層３０６の水素濃度を低くすることにより、非晶質半導体層３０６の抵抗が向上し、リーク電流が抑制される。このため、非晶質半導体層３０６の代わりに酸化シリコン（ＳｉＯｘ）等の絶縁層を配置してもリーク電流が抑制されるが、薄膜トランジスタの製造上は、上記の実施形態のように非晶質半導体層３０６とするのが望ましい。
【００４３】
なお、上記では、微結晶半導体層３０５がゲート絶縁層３０４上に直接成膜されるとしているが（Ｓ５０４）、微結晶半導体層３０５は、例えば、非晶質のシリコン膜を形成した後にレーザー照射等により結晶化することにより形成してもよい。しかし、薄膜トランジスタの生産性を考慮すると、レーザー照射によらず、上記の実施形態のように微結晶半導体層３０５を直接成膜するのが望ましい。
【００４４】
なお、本実施形態では、表示領域に形成された第１薄膜トランジスタと周辺領域に形成された第２薄膜トランジスタの両方に本発明を適用した例をとって説明したが、第１薄膜トランジスタのみに、あるいは第２薄膜トランジスタのみに本発明を適用しても良い。また、本実施形態では、ＩＰＳ型の液晶表示装置を例にとって説明をしたが、これに限定されることはなく、他のＶＡ（Vertically Aligned）方式やＴＮ（Twisted Nematic）方式等の駆動方式となる液晶表示装置に本発明を適用しても良い。また、有機ＥＬ（Electro Luminescence）表示装置等の他の表示装置にも適用できることはいうまでもない。
【符号の説明】
【００４５】
１  表示装置、１１  上フレーム、１２  下フレーム、２００  液晶パネル、２０１  ＴＦＴ基板、２１０  走査信号線、２１５  コモン信号線、２２０  映像信号線、２３０  走査線駆動回路、２４０  映像信号線駆動回路、２５０  表示領域、２６０  周辺領域、２７０  画素電極、２８０  対向電極、３０１  基板、３０２  下部保護絶縁層、３０３  ゲート電極、３０４  ゲート絶縁層、３０５  微結晶半導体層、３０６  非晶質半導体層、３０７  オーミックコンタクト層、３０８ａ  ドレイン電極、３０８ｂ  ソース電極、３０９  保護絶縁層。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６Ａ】
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【図６Ｂ】
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【図６Ｃ】
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【図６Ｄ】
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