(57)【要約】【課題】クラックや結晶欠陥の発生なしに高電圧トランジスタの素子領域間の耐圧を向上できるようにした不揮発性半導体記憶装置およびその製造方法を提供する。【解決手段】不揮発性半導体記憶装置は、メモリセル領域の第１素子分離絶縁層が当該メモリセル領域の第１素子分離溝内に第１の酸化膜を埋め込んで構成され、第１の酸化膜の上面が半導体基板の上面と第１ゲート電極の上面との間に存在するように構成されている。  周辺領域の第２素子分離絶縁層は、周辺領域の第２素子分離溝内の全体に埋込まれると共にその上面が半導体基板の上面の上方に突出した第１の酸化膜と、当該第１の酸化膜上に積層され、その上面が第１導電膜の上面より上方に突出している第２の酸化膜とで構成されている。【選択図】図４
2012204384.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に第１ゲート絶縁膜を介して形成された第１ゲート電極と、前記第１ゲート電極上にゲート間絶縁膜を介して形成された第２ゲート電極とを有したセルトランジスタと、前記セルトランジスタを第１素子分離溝によって分離し当該第１素子分離溝内に当該セルトランジスタを電気的に分離するように埋込まれた第１素子分離絶縁層と、を備えたメモリセル領域と、
前記半導体基板上に第２ゲート絶縁膜を介して形成された第１導電膜と、前記第１導電膜上に前記ゲート間絶縁膜に形成された開口を通じて前記第１導電膜に接触する第２導電膜とを備える第３ゲート電極を有した高電圧トランジスタと、前記高電圧トランジスタを第２素子分離溝によって分離し当該第２素子分離溝内に当該高電圧トランジスタを電気的に分離するように埋込まれた第２素子分離絶縁層と、を備えた周辺領域とを備え、
前記メモリセル領域の第１素子分離絶縁層は、当該メモリセル領域の第１素子分離溝内に第１の酸化膜を埋め込んで構成され、前記第１の酸化膜の上面は前記半導体基板の上面と前記第１ゲート電極の上面との間に存在するように構成され、
前記周辺領域の第２素子分離絶縁層は、前記周辺領域の第２素子分離溝内の全体に埋込まれると共にその上面が前記半導体基板の上面の上方に突出した前記第１の酸化膜と、前記第１の酸化膜上に積層され、その上面が前記第１導電膜の上面より上方に突出している第２の酸化膜とで構成されていることを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記周辺領域の第２の酸化膜は、前記メモリセル領域に形成されることなく前記周辺領域の素子分離溝の第１の酸化膜上に形成されることを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
前記メモリセル領域の第１素子分離溝および前記周辺領域の第２素子分離溝の内面に沿って形成された第３の酸化膜を備えることを特徴とする請求項１または２記載の不揮発性半導体記憶装置。
【請求項４】
前記第１の酸化膜はポリシラザンにより形成され、前記メモリセル領域の第１素子分離溝および前記周辺領域の第２素子分離溝の内面に沿う前記第３の酸化膜の内側に形成されることを特徴とする請求項１から３のうち一つに記載の不揮発性半導体記憶装置。
【請求項５】
半導体基板のメモリセル領域に第１ゲート絶縁膜を介して浮遊ゲート電極用の第１導電膜を形成すると共に、前記半導体基板の周辺領域に第２ゲート絶縁膜を介して第１導電膜を形成する工程と、
前記第１導電膜、前記第１ゲート絶縁膜、前記第２ゲート絶縁膜、前記半導体基板の上部に素子分離溝を形成する工程と、
前記素子分離溝内に第１の酸化膜を形成する工程と、
前記メモリセル領域および前記周辺領域の前記第１の酸化膜および前記第１導電膜上にゲート間絶縁膜を形成する工程と、
前記ゲート間絶縁膜上に制御ゲート電極用の第２導電膜を形成する工程と、
前記周辺領域において、前記第２導電膜、前記ゲート間絶縁膜、および前記第１導電膜に開口溝を形成すると共に前記第１の酸化膜上に形成された前記第２導電膜、前記ゲート間絶縁膜、および一部の前記第１導電膜を除去する工程と、
前記周辺領域において、前記第２導電膜の除去領域上に第２の酸化膜を形成する工程と、
前記周辺領域において、前記ゲート間絶縁膜の開口領域の内面に形成された第２の酸化膜を除去する工程と、
前記周辺領域において、前記ゲート間絶縁膜の開口領域を通じて第３導電膜を形成することで前記第１導電膜および前記第２導電膜を電気的に導通接続する工程とを備えたことを特徴とする不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、不揮発性半導体記憶装置およびその製造方法に関する。
【背景技術】
【０００２】
ＮＡＮＤ型フラッシュメモリなどの不揮発性半導体記憶装置は、例えばデジタルカメラ、移動体端末、携帯オーディオ機器、或いは、ハードディスクに代わる大容量データ記憶媒体（ＳＳＤ）として用いたパーソナルコンピュータ携帯機器などの用途で広く採用されている。
【０００３】
このような不揮発性半導体記憶装置は、セルトランジスタが形成されるメモリセル領域と、メモリセルのデータの書込、読出等の制御を行う周辺領域とを有している。これらのメモリセル領域と周辺領域とでは、一般に構造や電源電圧などの動作条件が異なる。
【０００４】
周辺領域にはメモリセル領域のセルトランジスタを駆動するため、高電圧を印加するトランジスタが複数構成されている。これらの複数の高電圧トランジスタは素子分離絶縁層を挟んで構成される。
【０００５】
これらの隣接する高電圧トランジスタにおいては高いフィールド反転耐圧を確保する必要がある。そのためには、当該高電圧トランジスタ間の素子分離溝の深さを深くすることが考えられる。しかし、素子分離領域の素子分離溝の深さを深くし、例えばポリシラザンなどの塗布型の素子分離用の酸化膜を全体に埋め込むと、応力が増してしまい、クラックや結晶欠陥が発生してしまう虞がある。したがって、高電圧トランジスタの素子領域間の耐圧が十分に確保できなくなる虞がある。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００９−２４６００２号公報
【特許文献２】特開２００５−６４１８５号公報
【特許文献３】特開２００６−１９６８４３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
クラックや結晶欠陥の発生なしに高電圧トランジスタの素子領域間の耐圧を確保できるようにした不揮発性半導体記憶装置およびその製造方法を提供する。
【課題を解決するための手段】
【０００８】
実施形態に係る不揮発性半導体記憶装置は、セルトランジスタと第１素子分離絶縁層とを備えたメモリセル領域と、高電圧トランジスタと第２素子分離絶縁層とを備えた周辺領域とを備えている。セルトランジスタは、半導体基板上に第１ゲート絶縁膜を介して形成された第１ゲート電極と、第１ゲート電極上にゲート間絶縁膜を介して形成された第２ゲート電極とを有している。第１素子分離絶縁層は、セルトランジスタを第１素子分離溝によって分離し当該第１素子分離溝内に埋め込まれることにより当該セルトランジスタを電気的に分離する。
【０００９】
高電圧トランジスタは、半導体基板上に第２ゲート絶縁膜を介して形成された第１導電膜と、第１導電膜上にゲート間絶縁膜に形成された開口を通じて第１導電膜に接触する第２導電膜とを備える第３ゲート電極を有している。
【００１０】
第２素子分離絶縁層は、高電圧トランジスタを第２素子分離溝によって分離し当該第２素子分離溝内に埋め込まれることにより当該高電圧トランジスタを電気的に分離する。メモリセル領域の第１素子分離絶縁層は、当該メモリセル領域の第１素子分離溝内に第１の酸化膜を埋め込んで構成され、第１の酸化膜の上面が前記半導体基板の上面と前記第１ゲート電極の上面との間に存在するように構成されている。
【００１１】
また、周辺領域の第２素子分離絶縁層は、周辺領域の第２素子分離溝内の全体に埋め込まれると共にその上面が半導体基板の上面より上方に突出した第１の酸化膜と、当該第１の酸化膜上に積層され、その上面が第１導電膜の上面より上方に突出している第２の酸化膜とで構成されている。
【００１２】
実施形態に係る不揮発性半導体記憶装置の製造方法は、半導体基板のメモリセル領域に第１ゲート絶縁膜を介して浮遊ゲート電極用の第１導電膜を形成すると共に、半導体基板の周辺領域に第２ゲート絶縁膜を介して第１導電膜を形成する工程を備える。第１導電膜、第１ゲート絶縁膜、第２ゲート絶縁膜、半導体基板の上部に素子分離溝を形成する工程と、素子分離溝内に第１の酸化膜を形成する工程と、メモリセル領域および周辺領域の第１の酸化膜および第１導電膜上にゲート間絶縁膜を形成する工程と、ゲート間絶縁膜上に制御ゲート電極用の第２導電膜を形成する工程とを備える。
【００１３】
また、周辺領域において、第２導電膜、ゲート間絶縁膜、および第１導電膜に開口溝を形成すると共に第１の酸化膜上に形成された第２導電膜、ゲート間絶縁膜、および一部の第１導電膜を除去する工程と、周辺領域において、第２導電膜の除去領域上に第２の酸化膜を形成する工程と、周辺領域において、ゲート間絶縁膜の開口領域の内面に形成された第２の酸化膜を除去する工程と、周辺領域において、ゲート間絶縁膜の開口領域を通じて第３導電膜を形成することで第１導電膜および第２導電膜を電気的に導通接続する工程とを備えている。
【図面の簡単な説明】
【００１４】
【図１】一実施形態について示す概略的なブロック構成図
【図２】（ａ）はメモリセル領域の一部の平面レイアウトパターン、（ｂ）は周辺領域の一部の平面レイアウトパターンを模式的に示す図
【図３】（ａ）は図２（ａ）中の切断線３Ａ−３Ａで示す部分、（ｂ）は図２（ａ）中の切断線３Ｂ−３Ｂで示す部分の模式的な縦断面図
【図４】（ａ）は図２（ｂ）中の切断線４Ａ−４Ａで示す部分、（ｂ）は図２（ｂ）中の切断線４Ｂ−４Ｂで示す部分の模式的な縦断面図
【図５】（ａ）〜（ｃ）は、それぞれ製造工程の一段階における図３（ａ）、図３（ｂ）、図４（ａ）に対応する部分を模式的に示す縦断面図（その１）
【図６】（ａ）〜（ｃ）は、それぞれ製造工程の一段階における図３（ａ）、図３（ｂ）、図４（ａ）に対応する部分を模式的に示す縦断面図（その２）
【図７】（ａ）〜（ｃ）は、それぞれ製造工程の一段階における図３（ａ）、図３（ｂ）、図４（ａ）に対応する部分を模式的に示す縦断面図（その３）
【図８】（ａ）〜（ｃ）は、それぞれ製造工程の一段階における図３（ａ）、図３（ｂ）、図４（ａ）に対応する部分を模式的に示す縦断面図（その４）
【図９】（ａ）〜（ｃ）は、それぞれ製造工程の一段階における図３（ａ）、図３（ｂ）、図４（ａ）に対応する部分を模式的に示す縦断面図（その５）
【図１０】（ａ）〜（ｃ）は、それぞれ製造工程の一段階における図３（ａ）、図３（ｂ）、図４（ａ）に対応する部分を模式的に示す縦断面図（その６）
【図１１】（ａ）〜（ｃ）は、それぞれ製造工程の一段階における図３（ａ）、図３（ｂ）、図４（ａ）に対応する部分を模式的に示す縦断面図（その７）
【図１２】（ａ）〜（ｃ）は、それぞれ製造工程の一段階における図３（ａ）、図３（ｂ）、図４（ａ）に対応する部分を模式的に示す縦断面図（その８）
【図１３】（ａ）〜（ｃ）は、それぞれ製造工程の一段階における図３（ａ）、図３（ｂ）、図４（ａ）に対応する部分を模式的に示す縦断面図（その９）
【図１４】（ａ）〜（ｃ）は、それぞれ製造工程の一段階における図３（ａ）、図３（ｂ）、図４（ａ）に対応する部分を模式的に示す縦断面図（その１０）
【図１５】（ａ）〜（ｃ）は、それぞれ製造工程の一段階における図３（ａ）、図３（ｂ）、図４（ａ）に対応する部分を模式的に示す縦断面図（その１１）
【図１６】（ａ）〜（ｃ）は、それぞれ製造工程の一段階における図３（ａ）、図３（ｂ）、図４（ａ）に対応する部分を模式的に示す縦断面図（その１２）
【図１７】（ａ）〜（ｃ）は、それぞれ製造工程の一段階における図３（ａ）、図３（ｂ）、図４（ａ）に対応する部分を模式的に示す縦断面図（その１３）
【図１８】（ａ）〜（ｃ）は、それぞれ製造工程の一段階における図３（ａ）、図３（ｂ）、図４（ａ）に対応する部分を模式的に示す縦断面図（その１４）
【図１９】（ａ）〜（ｃ）は、それぞれ製造工程の一段階における図３（ａ）、図３（ｂ）、図４（ａ）に対応する部分を模式的に示す縦断面図（その１５）
【発明を実施するための形態】
【００１５】
以下、一実施形態として、ＮＡＮＤ型フラッシュメモリ装置に適用した場合について図面を参照しながら説明する。尚、以下の図面の記載において、同一又は類似の部分は同一又は類似の符号で表している。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なる場合があることに留意する。
【００１６】
図１は、ＮＡＮＤ型フラッシュメモリ装置の電気的構成をブロック図によって概略的に示している。この図１に示すように、ＮＡＮＤ型フラッシュメモリ装置１は、多数のメモリセルをマトリクス状に配設して構成されたメモリセルアレイＡｒと、このメモリセルアレイＡｒの各メモリセルの読出／書込／消去を行う周辺回路ＰＣとを備えており、その他図示しない入出力インタフェース回路などを備えて構成される。尚、メモリセルアレイＡｒはメモリセル領域Ｍ内に形成され、周辺回路ＰＣは周辺領域Ｐ内に形成される。
【００１７】
メモリセル領域Ｍ内のメモリセルアレイＡｒは、セルユニットＵＣが多数配設されることによって構成されている。セルユニットＵＣは、ビット線ＢＬ側にそれぞれ接続された選択ゲートトランジスタＳＴＤと、ソース線ＳＬ側に接続された選択ゲートトランジスタＳＴＳと、これら２個の選択ゲートトランジスタＳＴＤ−ＳＴＳ間に直列接続された複数のセルトランジスタＭＴとを備える。直列接続されるトランジスタの個数は何個でも良いが、２のｋ（ｋは正の整数）乗個（例えば６４（＝ｍ）個）に１〜４個程度のダミーメモリセルトランジスタを加えた数が、データ長の観点から望ましい。
【００１８】
これらセルユニットＵＣは行方向（図１中左右方向）にｎ列並列に配列され、これによって１つのブロックが構成されている。メモリセルアレイＡｒは、ブロックのセルユニットＵＣが列方向（図１中上下方向）に複数配列されることによって構成されている。尚、図１には、説明の簡略化のため１つのブロックのみ示している。
【００１９】
周辺領域Ｐの周辺回路ＰＣは、メモリセル領域ＭのメモリセルアレイＡｒの周囲に配置されている。周辺回路ＰＣは、アドレスデコーダＡＤＣ、センスアンプＳＡ、チャージポンプにより構成された昇圧回路ＢＳ、および転送トランジスタ部ＷＴＢなどから構成されている。アドレスデコーダＡＤＣは、昇圧回路ＢＳを介して転送トランジスタ部ＷＴＢに接続されている。
【００２０】
アドレスデコーダＡＤＣは、外部からアドレス信号が与えられると、対応するブロックを選択する選択信号ＳＥＬを出力する。昇圧回路ＢＳは、外部から駆動電圧が供給され、これを昇圧して転送ゲート線ＴＧを介して転送ゲートトランジスタＷＴＧＤ、ＷＴＧＳおよびＷＴにゲート電圧を与える。
【００２１】
転送トランジスタ部ＷＴＢは、選択ゲートトランジスタＳＴＤに対応して設けられた転送ゲートトランジスタＷＴＧＤと、選択ゲートトランジスタＳＴＳに対応して設けられた転送ゲートトランジスタＷＴＧＳと、各セルトランジスタＭＴに対応してそれぞれ設けられたワード線転送ゲートトランジスタＷＴとを備える。
【００２２】
転送ゲートトランジスタＷＴＧＤは、ドレイン／ソースのうち一方が選択ゲートドライバ線ＳＧ２に接続されており、他方が選択ゲート線ＳＧＬＤに接続されている。転送ゲートトランジスタＷＴＧＳは、ドレイン／ソースのうち一方が選択ゲートドライバ線ＳＧ１に接続されており、他方が選択ゲート線ＳＧＬＳに接続されている。また、ワード線転送ゲートトランジスタＷＴは、ドレイン／ソースのうち一方がワード線駆動信号線ＷＤＬにそれぞれ接続されており、他方がメモリセルアレイＡｒ（メモリセル領域Ｍ）内に設けられるワード線ＷＬにそれぞれ接続されている。
【００２３】
選択ゲートトランジスタＳＴＤは、行方向に配列された複数のセルユニットＵＣのゲート電極同士が選択ゲート線ＳＧＬＤにより共通に接続されている。同様に、選択ゲートトランジスタＳＴＳも、行方向に配列された複数のセルユニットＵＣのゲート電極同士が選択ゲート線ＳＧＬＳにより共通に接続されている。各選択ゲートトランジスタＳＴＳのソースはソース線ＳＬに共通接続されている。
【００２４】
セルトランジスタＭＴは、行方向に配列された複数のセルユニットＵＣの対応するゲート電極同士がワード線ＷＬにより共通に接続されている。各転送ゲートトランジスタＷＴＧＤ、ＷＴＧＳ、ＷＴは、ゲート電極同士が転送ゲート線ＴＧにより共通に接続され、昇圧回路ＢＳに接続されている。センスアンプＳＡは、各ビット線ＢＬに接続されており、データの読出時に当該データを一時的に保存するラッチ回路を接続している。
【００２５】
次に、上記電気的構成の平面的なレイアウトパターンについて図２（ａ）、（ｂ）を参照して説明する。図２（ａ）はメモリセル領域の一部として、選択ゲートトランジスタＳＴＤと隣接するブロックの選択ゲートトランジスタＳＴＤが配置された部分を含んだレイアウトパターンを示す平面図である。
【００２６】
半導体基板（例えばシリコン基板）２に、素子分離のためにＳＴＩ（shallow trench isolation）構造を採用した素子分離領域ＢＢが図２（ａ）中列方向に沿って複数本形成されている。これらの素子分離領域ＢＢは、行方向に所定間隔で配置され、これにより素子領域ＡＡが分離形成されている。セルトランジスタＭＴの各ゲート電極ＭＧを接続するワード線ＷＬは、素子領域ＡＡと直交するように図２（ａ）中行方向に沿って複数本形成されている。また、選択ゲートトランジスタの選択ゲート線ＳＧＬＤは、ワード線ＷＬに隣接する位置に図２中行方向に沿って形成されている。
【００２７】
一対の選択ゲート線ＳＧＬＤ間の素子領域ＡＡ上にはビット線コンタクトＣＢがそれぞれ形成されている。ワード線ＷＬと交差する素子領域ＡＡ上にはセルトランジスタＭＴの各ゲート電極ＭＧが形成され、選択ゲート線ＳＧＬＤと交差する素子領域ＡＡ上には選択ゲートトランジスタＳＴＤのゲート電極ＳＧが形成されている。
【００２８】
図２（ｂ）は周辺領域の高電圧トランジスタの一部のレイアウトパターンを示す平面図である。周辺領域Ｐに形成されるトランジスタとしては、図１の構成で説明した転送ゲートトランジスタＷＴＧＤ、ＷＴＧＳ、ＷＴによる高電圧（例えば２０Ｖ）駆動の高電圧トランジスタに加えて、図示しない低電圧（数Ｖ）駆動の低電圧トランジスタがある。図２（ｂ）には示していないが、周辺領域には、同様にして作りこまれる回路素子として容量性素子や抵抗素子などが構成される。図２（ｂ）においては、転送ゲートトランジスタＷＴを高電圧トランジスタの一例として示している。
【００２９】
転送ゲートトランジスタＷＴは、半導体基板２にＳＴＩ（Shallow Trench Isolation）構造を採用した素子分離領域ＢＢａが矩形状をなす素子領域ＡＡａを囲うように形成されており、他の転送ゲートトランジスタＷＴの素子領域ＡＡａとの間が素子分離領域ＢＢａにより分離されている。転送ゲート線ＴＧとなるゲート電極ＰＧは、素子領域ＡＡａの上方を横切って縁部に位置する素子分離領域ＢＢａに架け渡されるように形成されている。
【００３０】
図３（ａ）〜図３（ｂ）は、それぞれ図２（ａ）中切断線３Ａ−３Ａ、３Ｂ−３Ｂで切断した部分の模式的な縦断側面図を示している。図３（ａ）は、メモリセル領域ＭのセルトランジスタＭＴのワード線ＷＬに沿って素子領域ＡＡａを横切るように切断した断面図を示している。図３（ｂ）は、メモリセル領域Ｍの素子領域ＡＡに沿ってセルトランジスタＭＴのゲート電極ＭＧの部分を横切るように切断した断面を示している。図４（ａ）〜図４（ｂ）は、それぞれ図２（ｂ）中切断線４Ａ−４Ａ、４Ｂ−４Ｂで切断した部分の模式的な縦断側面図を示している。図４（ａ）は、転送ゲートトランジスタＷＴの素子領域ＡＡａを横切るように切断した断面を示している。図４（ｂ）は、転送ゲートトランジスタＷＴのゲート電極ＰＧを横切るように切断した断面を示している。
【００３１】
なお、図２（ａ）のビット線コンタクトＣＢは図３に示す断面図では省略しており、図２（ｂ）に示す素子領域ＡＡａの周辺コンタクトＣＰは図４に示す断面図では省略してある。
【００３２】
図３（ａ）、図３（ｂ）はメモリセル領域Ｍの概略的構成を示しているが、半導体基板２の表層部分には素子分離溝５が第１素子分離溝として形成され、その素子分離溝５内に素子分離絶縁層６が埋め込まれることにより素子分離領域ＢＢが構成されている。
【００３３】
これにより、素子領域ＡＡが、半導体基板２の表層部に素子分離領域ＢＢにより分離形成される。素子分離絶縁層６は、素子分離溝５の内面に沿って形成された第３の酸化膜としてのＨＴＯ（High Temperature Oxide）による酸化膜６ａと、この酸化膜６ａの内側に埋込形成された塗布型の酸化膜６ｂ（第１の酸化膜：例えばポリシラザン）とを積層して構成される。この素子分離絶縁層６は、半導体基板２の所定深さまで埋込形成されると共に当該半導体基板２の上面より上方に突出して構成される。
【００３４】
素子領域ＡＡの上面上にはゲート絶縁膜３が形成されている。ゲート絶縁膜３の上面上にはセルトランジスタＭＴの各ゲート電極ＭＧが形成されている。各ゲート電極ＭＧは、半導体基板２上に列方向に所定間隔を存して形成されており、それらのゲート電極ＭＧ−ＭＧ間の半導体基板２の表層部にはソース／ドレイン領域に相当する不純物拡散領域２ａが形成されている。
【００３５】
ゲート電極ＭＧは、複数膜の積層構造であり、ゲート絶縁膜３の上面上に、第１ゲート電極としての導電膜４、ゲート間絶縁膜７、第２ゲート電極としての導電膜８、導電膜９、導電膜１０を順次積層した構成とされている。メモリセル領域Ｍにおいて、導電膜４は浮遊ゲート電極ＦＧとして機能し、第２導電膜を構成する導電膜８、９および１０は制御ゲート電極ＣＧとして機能する。
【００３６】
導電膜４は、多結晶シリコン膜あるいは非晶質シリコン膜などの導電性の膜である。ゲート間絶縁膜７は、例えばＯＮＯ（oxide-nitride-oxide）膜やＮＯＮＯＮ（nitride-oxide-nitride-oxide-nitride）膜などにより形成されている。導電膜８および９は、多結晶シリコン膜あるいは非晶質シリコン膜などの導電膜により構成されている。また、導電膜１０は、例えばニッケル（Ｎｉ）やコバルト（Ｃｏ）などの金属でシリサイド化したシリサイド層である。制御ゲート電極ＣＧ（導電膜８、９、１０）が浮遊ゲート電極ＦＧ（導電膜４）の上面および上側面に対向するように形成されている。
【００３７】
素子分離絶縁層６は、その上面が導電膜４の上面より低く下面より高くなるように形成されている。ゲート間絶縁膜７は、素子分離絶縁層６の上面、導電膜４の側面上部および上面上に沿って形成されている。導電膜８は、素子分離絶縁層６の直上方におけるゲート間絶縁膜７の上面上に構成されている。
【００３８】
なお、図３（ｂ）には示していないが、ゲート電極ＭＧ−ＭＧ間には、ＴＥＯＳ（tetraethyl orthosilicate）酸化膜などの層間絶縁膜（図示せず）が埋込み形成されている。
次に、図４（ａ）および図４（ｂ）に示す周辺領域Ｐの転送ゲートトランジスタＷＴのゲート電極ＰＧの構造について説明する。周辺領域Ｐにおいて、半導体基板２の表層部には、素子分離溝５（第２素子分離溝に相当）が形成されている。
【００３９】
周辺領域Ｐの半導体基板２の素子分離溝５内には第２素子分離絶縁層１６が埋め込まれており、これにより素子分離領域ＢＢａが構成される。周辺領域Ｐにおける半導体基板２の表層部が素子分離領域ＢＢａにより島状に分離され、素子領域ＡＡａが設けられることになる。周辺領域Ｐの第２素子分離絶縁層１６は、その下層部がメモリセル領域Ｍの素子分離絶縁層６と同様に酸化膜（ＨＴＯ膜）６ａと酸化膜６ｂの積層構造であり、さらに酸化膜６ｂ上にはさらに酸化膜６ｃを積層して構成されている。なお、図４（ｂ）に示す断面では、酸化膜６ｂ上に酸化膜６ｃが積層されていないが、積層されていても良い。
【００４０】
第２素子分離絶縁層１６を構成する酸化膜６ａおよび６ｂの上面は半導体基板２の上面より上方に突出して構成され、その上面が第１導電膜４の上面より低く下面より高く存在している。また、酸化膜６ｃは、導電膜４、ゲート間絶縁膜７および導電膜８の脇に位置して酸化膜６ａおよび６ｂ上に構成されており、この酸化膜６ｃの上面は導電膜８の上面より低く下面よりも高く存在している。酸化膜６ｂは、酸化膜６ｃに比較して応力が高い。したがって、酸化膜６ｃは酸化膜６ｂに比較して結晶欠陥が発生しにくい膜によって形成される。
【００４１】
そして、転送ゲートトランジスタＷＴの素子領域ＡＡａの上面上にはメモリセル領域Ｍの第１ゲート絶縁膜３に代わる第２ゲート絶縁膜１３が形成されている。このゲート絶縁膜１３はメモリセル領域Ｍのゲート絶縁膜３よりも膜厚が厚い。
【００４２】
ゲート絶縁膜１３の上面上には導電膜４が形成されており、さらに導電膜４の上面上にはゲート間絶縁膜７が形成されている。ゲート間絶縁膜７の上面上には導電膜８が形成されている。図４（ａ）に示すように、導電膜８の側部、ゲート間絶縁膜７の側部および導電膜４の上側端部は、導電膜４の下側面から中心側に一部欠落した構造に構成されている。また、導電膜８、ゲート間絶縁膜７および導電膜４の上部にはその中央に開口溝Ｋが形成されており、これらの開口溝Ｋには導電膜９が埋め込まれている。なお、この開口溝Ｋは、図２（ｂ）に示すように、ゲート電極ＰＧの延伸方向に沿って形成されている。
【００４３】
したがって、導電膜４、８および９は構造的に接触することで実質的に電気的導通状態に形成されている。そして、導電膜９の上面上には導電膜１０が形成されている。これにより、転送ゲートトランジスタＷＴのゲート電極ＰＧが、半導体基板２上にゲート絶縁膜１３を介して導電膜４、ゲート間絶縁膜７、導電膜８、９および１０を具備して構成される。
【００４４】
図４（ｂ）に示すように、ソース／ドレイン領域となるＬＤＤ（Lightly doped drain）構造を形成する不純物拡散領域２ｂが形成されており、ゲート電極ＰＧと共に転送ゲートトランジスタＷＴが構成されている。
【００４５】
なお、図３（ａ）〜図３（ｂ）には図示していないが、メモリセル領域Ｍにはゲート電極ＭＧの他に図１に示した選択ゲートトランジスタＳＴＤ、ＳＴＳが形成されており、その選択ゲート電極は、前記したゲート電極ＰＧと同様に、ゲート間絶縁膜７に開口溝Ｋが形成された状態において導電膜４と導電膜９とが電気的に導通するように構成されている。
【００４６】
また、上記した半導体構造は製造上の途中段階のものであり、前述した構成の他、ビット線コンタクトＣＢ、ソース線コンタクト、その上層における多層配線構造、周辺領域Ｐにおける各種回路構造などが構成されることによってＮＡＮＤ型のフラッシュメモリ装置１が構成される。
【００４７】
要するに、本実施形態のＮＡＮＤ型のフラッシュメモリ装置は、次に示す特徴的な構造を備える。セルトランジスタＭＴと第１素子分離絶縁層６とを備えたメモリセル領域Ｍと、転送ゲートトランジスタＷＴと第２素子分離絶縁層１６とを備えた周辺領域Ｐとを備える。セルトランジスタＭＴは、半導体基板２上にゲート絶縁膜３を介して形成された浮遊ゲート電極ＦＧと、当該浮遊ゲート電極ＦＧ上にゲート間絶縁膜７を介して形成された制御ゲート電極ＣＧとを有する。
【００４８】
第１素子分離絶縁層６は、セルトランジスタＭＴを素子分離溝５により分離し当該素子分離溝５内に当該セルトランジスタＭＴを分離するように埋め込まれている。転送ゲートトランジスタＷＴは、半導体基板２上にゲート絶縁膜３を介して形成された導電膜４と、導電膜４上にゲート間絶縁膜７に形成された開口溝Ｋを通じて導電膜４に接触する導電膜９とを備えるゲート電極ＰＧを有している。
【００４９】
第２素子分離絶縁層１６は、転送ゲートトランジスタＷＴを第２素子分離溝５によって分離し当該第２素子分離溝５内に酸化膜６ａ、６ｂが埋め込まれることにより転送ゲートトランジスタＷＴを電気的に分離する。メモリセル領域Ｍの第１素子分離絶縁層６は、当該メモリセル領域Ｍの第１素子分離溝５内に酸化膜６ａ、６ｂを埋込んで構成され、その上面が半導体基板２の上面より上方に突出して構成されると共に酸化膜６ａ、６ｂによりその上面が浮遊ゲート電極ＦＧの上面よりも低く構成されている。
【００５０】
また、周辺領域Ｐの第２素子分離絶縁層１６は、酸化膜６ｂが周辺領域Ｐの素子分離溝５内のほぼ全体に埋め込まれると共にその上面が半導体基板２の上面の上方に突出して構成され、第２素子分離絶縁層１６の酸化膜６ｃはその上面が導電膜４の上面より上方に突出して構成されている。したがって、第２素子分離絶縁層１６の厚さが厚く形成されることになるため、転送ゲートトランジスタＷＴの素子領域ＡＡａ間の耐圧の向上を図ることができる。
【００５１】
酸化膜６ｂはポリシラザンにより構成されているため素子分離領域ＢＢａの応力が高くなる傾向にあるが、当該酸化膜６ｂ上にはプラズマＣＶＤ法により構成された酸化膜６ｃが堆積されているため、応力を低くしながら周辺領域Ｐ内の第２素子分離絶縁層１６を構成でき所望の特性の素子分離領域ＢＢａを構成できる。
【００５２】
なお、酸化膜６ｃは周辺領域Ｐの酸化膜６ｂ上のみに形成されている。したがって、酸化膜６ｃはメモリセル領域Ｍに形成されることなく周辺領域Ｐの素子分離溝５の第１の酸化膜６ｂ上に形成されるため、メモリセル領域Ｍ内の素子特性には素子特性の悪影響が及ぼされない。また、酸化膜６ａが、酸化膜６ｂの下側に位置して素子分離溝５の内面に沿って形成されている。
【００５３】
前述構成の製造方法の一例について図５（ａ）〜図５（ｃ）ないし図１９（ａ）〜図１９（ｃ）を参照しながら説明する。なお、本実施形態の説明では特徴部分を中心に説明するが、一般的な工程であれば各工程間に他の工程を追加しても良いし、必要なければ工程を削除しても良い。また、以下に示す各工程は実用的に可能であれば必要に応じて入れ替えても良い。
【００５４】
（ａ）を付した図５（ａ）ないし図１９（ａ）は、図３（ａ）に対応した各製造段階における縦断面構造を模式的に示しており、（ｂ）を付した図５（ｂ）ないし図１９（ｂ）は、図３（ｂ）に対応した各製造段階における縦断面構造を模式的に示している。さらに、（ｃ）を付した図５（ａ）ないし図１９（ｃ）は、図４（ａ）に対応した各製造段階における縦断面構造を模式的に示している。
【００５５】
図５（ａ）〜図５（ｃ）に示すように、半導体基板２の上面に、周辺領域Ｐにおいてシリコン酸化膜からなる第２ゲート絶縁膜１３を形成し、その後、メモリセル領域Ｍにおいてシリコン酸化膜からなる第１ゲート絶縁膜３を形成する。なお、第２ゲート絶縁膜１３については、その膜厚を第１ゲート絶縁膜３の膜厚よりも厚く形成する。
【００５６】
次に、ゲート絶縁膜３の上に導電膜（第１導電膜に相当）４として不純物がドープされた非晶質シリコンまたは多結晶シリコンを減圧ＣＶＤ（化学気相成長）法により所定膜厚で形成し、続いて、導電膜４の上面上に加工用マスクとしてのシリコン窒化膜１２を形成する。
【００５７】
次に、図６（ａ）〜図６（ｃ）に示すように、シリコン窒化膜１２の上面上にフォトレジスト１４を塗布してフォトリソグラフィ技術によりパターニングする。
次に、図７（ａ）〜図７（ｃ）に示すように、例えばＲＩＥ法による異方性エッチング処理を施すことによりシリコン窒化膜１２、導電膜４、ゲート絶縁膜３、半導体基板２の表層部を除去することで素子分離溝５を形成する。この工程では、メモリセル領域Ｍにおいて図６（ａ）および図６（ｂ）の掲載面の直交方向に沿って素子分離溝５を形成することで素子領域ＡＡを区画すると共に、周辺領域Ｐにおいては、半導体基板２の表層部について島状の素子領域ＡＡａに形成する。このとき、図７（ａ）および図７（ｃ）に示すように、メモリセル領域Ｍの素子分離溝５（第１素子分離溝）と周辺領域Ｐの素子分離溝５（第２素子分離溝）とが同時に形成される。
【００５８】
次に、図８（ａ）〜図８（ｃ）に示すように、メモリセル領域Ｍおよび周辺領域Ｐの各素子分離溝５の全体を埋込むように酸化膜６ａおよび６ｂを順次形成する。このとき、まず、ＬＰ−ＣＶＤ法によりＨＴＯ膜として酸化膜６ａを形成する。この時点で形成される酸化膜６ａは、メモリセル領域Ｍおよび周辺領域Ｐの素子分離溝５の内面に沿って形成されると共に、ゲート絶縁膜３および１３の側面、第１導電膜４の側面、シリコン窒化膜１２の側面および上面に沿って形成される。
【００５９】
そして、この酸化膜６ａの上に塗布型絶縁膜となる酸化膜６ｂ（塗布膜、ＳＯＧ（Spin On Glass））を形成する。この酸化膜６ｂは、例えば過水素化シラザンポリマーを有機溶媒に溶解してポリマー溶液を生成し、そのポリマー溶液を半導体基板２上に均一に塗布し、その後ポリマー溶液から不純物を除去することでシリコン酸化膜に転換することで形成する。以下、この製法による塗布型酸化膜をポリシラザンという。
【００６０】
次に、図９（ａ）〜図９（ｃ）に示すように、酸化膜６ａおよび６ｂをシリコン窒化膜１２の上面の位置までＣＭＰ（Chemical Mechanical Polishing）法により平坦化処理する。
【００６１】
次に、図１０（ａ）〜図１０（ｃ）に示すように、酸化膜６ａおよび６ｂをＲＩＥ法またはウェットエッチング処理を行うことでメモリセル領域Ｍにおける酸化膜６ａおよび６ｂの上面をエッチバックし酸化膜６ａおよび６ｂの上面高さを所望の高さに調整する。
【００６２】
前述したように、制御ゲート電極ＣＧ（導電膜８、９、１０）が浮遊ゲート電極ＦＧ（導電膜４）に対向するように形成されるが、この処理は、浮遊ゲート電極ＦＧと制御ゲート電極ＣＧの対向面積を拡大するために行われ、周辺領域Ｐにおいても同様に酸化膜６ａおよび６ｂの上部をエッチング処理する。
【００６３】
次に、図１１（ａ）〜図１１（ｃ）に示すように、リン酸によるウェットエッチング処理によりシリコン窒化膜１２を除去する。
次に、図１２（ａ）〜図１２（ｃ）に示すように、ＬＰ−ＣＶＤ法によりＯＮＯ膜をゲート間絶縁膜７として形成する。なお、ＯＮＯ膜の成膜前後にラジカル窒化処理を施すことでＮＯＮＯＮ膜としても良い。
【００６４】
次に、図１３（ａ）〜図１３（ｃ）に示すように、リン（Ｐ）がドープされた多結晶シリコンをＬＰ−ＣＶＤ法を用いて堆積することで導電膜８を形成する。
次に、図１４（ａ）〜図１４（ｃ）に示すように、フォトレジスト１４を塗布し所望パターンにパターニングする。このフォトレジスト１４のパターニングは、周辺領域Ｐのゲート電極ＰＧのゲート間絶縁膜７のほぼ中央に開口溝Ｋを形成するため行われるものであり、フォトレジスト１４は当該開口溝Ｋの形成予定領域の上方に溝を有するようにパターニングされる。また、このフォトレジスト１４のパターニングは、周辺領域Ｐの酸化膜６ａおよび６ｂ（素子分離領域ＢＢａ）の直上方における導電膜８を除去するために行われるものであり、この素子分離領域ＢＢａの直上方における導電膜８上のフォトレジストはパターニング段階にて取り除かれる。
【００６５】
次に、図１５（ａ）〜図１５（ｃ）に示すように、当該フォトレジスト１４をマスクとして、周辺領域ＰにおいてＲＩＥ法により導電膜８、ゲート間絶縁膜７、導電膜４の上部（一部）を除去する。図１５（ｃ）に示すように、周辺領域Ｐの導電膜８およびゲート間絶縁膜７には開口溝Ｋが形成される。また、このとき、酸化膜６ａおよび６ｂの上方で且つ導電膜４の側方に位置するゲート間絶縁膜７、導電膜８が同時に除去処理されることになる。この後、フォトレジスト１４をアッシングにより除去処理する。
【００６６】
次に、図１６（ａ）〜図１６（ｃ）に示すように、プラズマＣＶＤ法により、酸化膜６ｃ（シリコン酸化膜）を堆積させる。このとき、導電膜８、ゲート間絶縁膜７および導電膜４に形成された開口溝Ｋを通じて酸化膜６ｃが入り込み、当該導電膜８、ゲート間絶縁膜７および導電膜４の開口溝Ｋの内側に付着する。このとき、開口溝Ｋに形成された酸化膜６ｃは薄いため、空隙Ｚが当該酸化膜６ｃの内側に形成される。
【００６７】
次に、図１７（ａ）〜図１７（ｃ）に示すように、導電膜８をストッパとしてＣＭＰ法により酸化膜６ｃを導電膜８の上面が露出するまで平坦化する。このとき、周辺領域Ｐにおいては、酸化膜６ｃが酸化膜６ａおよび６ｂ上に残留することになるが、メモリセル領域Ｍにおいては、導電膜８上の酸化膜６ｃが全て除去処理されることになる。
【００６８】
次に、図１８（ａ）〜図１８（ｃ）に示すように、ウェットエッチング処理により開口溝Ｋ内に堆積して付着した酸化膜６ｃを除去処理する。このとき、酸化膜６ａおよび６ｂ上に堆積した酸化膜６ｃの上部がわずかに除去処理される。
【００６９】
次に、図１９（ａ）〜図１９（ｃ）に示すように、ＬＰ−ＣＶＤ法によりリンがドープされた多結晶シリコンを堆積させる。この後、図３（ａ）〜図３（ｂ）、図４（ａ）〜図４（ｂ）のうち特に図３（ｂ）、図４（ｂ）に示すように、リソグラフィ処理および異方性エッチング処理により各積層膜（４、７〜９）を分断処理する。この場合、導電膜（４、８、９）と酸化膜６ｃとの間で高選択性を有するエッチング処理条件としなければ、図４（ｂ）に示すように酸化膜６ｃが除去処理されるが、逆に高選択性を有する条件でエッチング処理すれば酸化膜６ｃを残留形成できる。
【００７０】
次に、メモリセル領域Ｍの積層膜（４、７〜９）間および周辺領域Ｐのゲート電極ＰＧの脇にリン（Ｐ）などの不純物を浅くイオンインプランテーション処理する。この不純物導入領域は後に熱処理されることによりソース／ドレイン領域による不純物拡散領域２ａとなる。各積層膜（４、７〜９）間に層間絶縁膜（図示せず）を堆積した後、導電膜９を構成するシリコンの上部をシリサイド化して導電膜１０を形成する。導電膜１０のシリサイド化プロセスに用いる金属材料によっては、積層膜（４、７〜９）上に金属シリサイドを第４導電膜１０として形成した後に当該積層膜（４、７〜１０）を分断処理しても良い。すなわちプロセス順序を入れ替えてもよい。
【００７１】
この後、各種層間絶縁膜、不純物拡散領域２ｂ、ビット線コンタクトＣＢ、ソース線コンタクト、多層配線構造などを形成することでＮＡＮＤ型のフラッシュメモリ装置１を構成できる。
【００７２】
要するに、本実施形態のＮＡＮＤ型のフラッシュメモリ装置の製造方法は、次に示す特徴的な製造工程を備える。半導体基板２のメモリセル領域Ｍにおいて、第１ゲート絶縁膜３を介して浮遊ゲート電極ＦＧ用の導電膜４を形成すると共に、周辺領域Ｐにおいて、第２ゲート絶縁膜１３を介して導電膜４を形成する。導電膜４、ゲート絶縁膜３、１３、半導体基板２の上部に素子分離溝５を形成する。素子分離溝５内に酸化膜６ｂを形成する。メモリセル領域Ｍおよび周辺領域Ｐの酸化膜６ｂおよび導電膜４上にゲート間絶縁膜７を形成する。次にゲート間絶縁膜７上に制御ゲート電極ＣＧ用の導電膜８を形成する。
【００７３】
次に、周辺領域Ｐにおいては、導電膜８およびゲート間絶縁膜７に開口すると共に第２素子分離絶縁層１６を構成する酸化膜６ｂ上に形成された導電膜８、ゲート間絶縁膜７を除去処理する。このとき同時に、導電膜４の一部を除去する。
【００７４】
次に、導電膜８の除去領域上に酸化膜６ｃを形成する。このとき同時に酸化膜６ｃがゲート間絶縁膜７の開口領域の内面に形成される。次に、ゲート間絶縁膜７の開口領域の内面の酸化膜６ｃを除去する。次に、ゲート間絶縁膜７の開口領域を通じて導電膜９を形成することで、導電膜（４、８、９）を電気的に導通接続する。
【００７５】
すると、ゲート間絶縁膜７の開口領域内に酸化膜６ｃが残留することがなくなり、各導電膜（４、８、９）間の接触不具合を防止することができ、周辺領域Ｐにおける第２素子分離絶縁層１６の構造を所望の特性に形成できる。
【００７６】
（他の実施形態）
以下に示す変形または拡張が可能である。ＮＡＮＤ型フラッシュメモリ装置以外に、ＮＯＲ型フラッシュメモリ装置などメモリセル領域と周辺回路領域とを備える不揮発性半導体記憶装置に適用できる。
【００７７】
選択ゲートトランジスタＳＴＳ−セルトランジスタＭＴ、選択ゲートトランジスタＳＴＤ−セルトランジスタＭＴ間にダミートランジスタを介在して構成しても良い。
酸化膜６ｂをポリシラザンにより形成した実施形態を示したが、他のＳＯＧ（Spin On Glass）膜や、選択成長法により形成された膜を酸化膜として適用しても良い。酸化膜６ｂとして選択成長による酸化膜を適用したときには、酸化膜６ａは形成しなくても良い。
【００７８】
開口溝Ｋは導電膜４および９間が接触できれば何れの形態の開口溝であっても良い。
本発明のいくつかの実施形態を説明したが、各実施形態に示した構成、各種条件に限定されることはなく、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００７９】
図面中、１はＮＡＮＤ型のフラッシュメモリ装置（不揮発性半導体記憶装置）、２は半導体基板、３は第１ゲート絶縁膜、４は導電膜、５は素子分離溝（メモリセル領域では第１素子分離溝、周辺領域では第２素子分離溝）、６は素子分離絶縁層（第１素子分離絶縁層）、６ａは酸化膜（第３の酸化膜）、６ｂは酸化膜（第１の酸化膜）、６ｃは酸化膜（第２の酸化膜）、７はゲート間絶縁膜、８〜１０は導電膜、１６は素子分離絶縁層（第２素子分離絶縁層）、ＭＴはセルトランジスタ、ＷＴＧＤ、ＷＴＧＳ、ＷＴは転送ゲートトランジスタ（高電圧トランジスタ）を示す。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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