(57)【要約】【課題】  基準周波数断時におけるフリーランの出力周波数の精度を向上させるＰＬＬ回路を提供する。【解決手段】  比例積分方式のＰＬＬ回路を用いて、積分器１４の後にＡ／Ｄ変換部１５とパタン生成部１６を付加した構成とし、Ａ／Ｄ変換部１５が、ロック時の積分器１４の出力電圧をデジタル信号として得て、ロック外れ時はロック時のデジタル信号を保持する機能を備え、ロック外れ時で基準周波数断時には、保持したデジタル信号に応じてパタン生成部１６がパタン生成し、セレクタ１３によって積分器１４に出力するものであり、基準周波数断時には、パタン生成の波形を積分器１４に代替入力するＰＬＬ回路である。【選択図】        図１
2012147401.tif 000002
【特許請求の範囲】
【請求項１】
電圧制御機能付き水晶発振器を備えるＰＬＬ回路であって、
基準周波数信号を入力し、分周する第１の分周器と、
前記水晶発振器からの出力を分周する第２の分周器と、
前記第１の分周器からの出力と前記第２の分周器からの出力との位相を比較し、位相差の信号を出力する位相比較器と、
前記位相比較器からの出力を低域通過させる低域通過フィルタと、
基準周波数信号を入力し、分周する第３の分周器と、
前記水晶発振器からの出力を分周する第４の分周器と、
前記第３の分周器からの出力と前記第４の分周器からの出力とを入力し、位相の進み又は遅れを検出して位相の進み又は遅れに対応する信号を出力する位相進み／遅れ検出器と、
前記第４の分周器からの出力と基準周波数信号を入力し、基準周波数信号断を検出する基準周波数信号断検出部と、
前記第３の分周器からの出力と前記第４の分周器からの出力を入力し、ロック又はアンロックを検出するロック検出部と、
ロック時の前記位相進み／遅れ検出器からの信号に相当するパタンを生成するパタン生成部と、
前記位相進み／遅れ検出器からの位相の進み又は遅れに対応する信号と前記パタン生成部からのパタンを入力し、前記基準周波数信号断検出部からの基準周波数信号断を検出する信号が入力される場合は、前記パタンを選択し、前記基準周波数信号断を検出する信号が入力されない場合は、前記位相の進み又は遅れに対応する信号を選択するセレクタと、
前記セレクタからの信号を積分する積分器と、
前記低域通過フィルタからの出力に前記積分器からの出力を加算する加算器と、
前記基準周波数信号断検出部からの基準周波数信号断を検出する信号が入力されず、かつ、前記ロック検出部からのロックを検出する信号が入力される場合に、前記積分器からの出力をアナログ／デジタル変換して記憶すると共に前記パタン生成部に出力し、前記基準周波数信号断検出部からの基準周波数信号断を検出する信号が入力され、または、前記ロック検出部からのアンロックを検出する信号が入力される場合に、ロック時に記憶されたデジタル信号を前記パタン生成部に出力するＡ／Ｄ変換器とを有することを特徴とするＰＬＬ回路。
【請求項２】
位相進み／遅れ検出部は、第３の分周器から出力される信号の立ち上がりを起点として、第４の分周器からの信号の立ち上がりの位相位置が、進んでいれば論理ロー（Ｌ）レベルを出力し、遅れていれば論理ハイ（Ｈ）レベルを出力する論理回路であることを特徴とする請求項１記載のＰＬＬ回路。
【請求項３】
Ａ／Ｄ変換部は、積分器からの出力を第４の分周器からの出力によりサンプリングし、基準周波数信号断を検出する信号が入力されない状態で、かつ、ロックを検出する信号が入力される場合に、前記サンプリングしたデータを一時的に記憶すると共に、前記サンプリングしたデータをパタン生成部に出力し、
前記基準周波数信号断を検出する信号が入力される場合、または、アンロックを検出する信号が入力される場合に、前記記憶したサンプリングしたデータを前記パタン生成部に出力することを特徴とする請求項１又は２記載のＰＬＬ回路。
【請求項４】
パタン生成部は、第４の分周器からの出力をクロックとしてＡ／Ｄ変換部からの出力をカウントして、ロック時に位相進み／遅れ検出部からの出力に相当する信号のアナログのパタンを生成してセレクタに出力することを特徴とする請求項１乃至３のいずれか記載のＰＬＬ回路。
【請求項５】
第３の分周器の出力と第４の分周器の出力は、同じ周波数となるまで分周を行うよう設定されていることを特徴とする請求項１乃至４のいずれか記載のＰＬＬ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＰＬＬ（Phase Locked Loop）回路に係り、特に、基準周波数断時におけるフリーランの出力周波数の精度を向上させるＰＬＬ回路に関する。
【背景技術】
【０００２】
［従来の技術］
従来、ＰＬＬ回路において、基準周波数断時のフリーランの出力周波数は、電圧制御型水晶発振器の制御電圧に固定値、例えば、電源電圧／２の電圧を与えるように切り替えている。
【０００３】
［関連技術］
尚、関連する先行技術として、特開２００９−２１２９９５号公報「位相同期発振回路」（沖電気工業株式会社）［特許文献１］、特開２００３−１７９４８９号公報「電圧制御発振器の自走周波数の自動調整機能を有する位相ロックループ回路」（ソニー株式会社）［特許文献２］がある。
【０００４】
特許文献１には、位相同期発振回路において、参照基準信号の異常によって同期外れが発生しても、過渡データ保持／出力部に保持された同期外れ直前の過渡データに基づき位相補正を行う制御電圧を生成し、その後、平均値算出部で算出された平均値に基づき制御電圧を生成してＶＣＯに与えることが示されている。
【０００５】
特許文献２には、ＰＬＬ回路において、位相比較器の比較結果が所定のレベルにある期間中にＶＣＯが出力するパルス信号のパルス数をカウントし、カウント値に基づいてマイクロコンピュータがデジタルデータを更新し、ＤＡＣでアナログ信号に変換してＬＰＦからの出力に合成し、ＶＣＯの自走周波数を自動調整することが示されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００９−２１２９９５号公報
【特許文献２】特開２００３−１７９４８９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、上記従来のＰＬＬ回路におけるフリーラン時の対処方法では、ロック時の基準周波数の変動や電圧制御型水晶発振器の制御電圧に対する出力周波数のバラツキに対応できないという問題点があった。
【０００８】
具体的には、基準周波数断時に、電源電圧／２の電圧を中心電圧として設定しているものの、電源電圧／２の電圧が常に中心電圧になるとは限らず、出力周波数がバラツクこととなっていた。
【０００９】
本発明は上記実情に鑑みて為されたもので、基準周波数断時におけるフリーランの出力周波数の精度を向上させるＰＬＬ回路を提供することを目的とする。
【課題を解決するための手段】
【００１０】
上記従来例の問題点を解決するための本発明は、電圧制御機能付き水晶発振器を備えるＰＬＬ回路であって、基準周波数信号を入力し、分周する第１の分周器と、水晶発振器からの出力を分周する第２の分周器と、第１の分周器からの出力と第２の分周器からの出力との位相を比較し、位相差の信号を出力する位相比較器と、位相比較器からの出力を低域通過させる低域通過フィルタと、基準周波数信号を入力し、分周する第３の分周器と、水晶発振器からの出力を分周する第４の分周器と、第３の分周器からの出力と第４の分周器からの出力とを入力し、位相の進み又は遅れを検出して位相の進み又は遅れに対応する信号を出力する位相進み／遅れ検出器と、第４の分周器からの出力と基準周波数信号を入力し、基準周波数信号断を検出する基準周波数信号断検出部と、第３の分周器からの出力と第４の分周器からの出力を入力し、ロック又はアンロックを検出するロック検出部と、ロック時の位相進み／遅れ検出器からの信号に相当するパタンを生成するパタン生成部と、位相進み／遅れ検出器からの位相の進み又は遅れに対応する信号とパタン生成部からのパタンを入力し、基準周波数信号断検出部からの基準周波数信号断を検出する信号が入力される場合は、パタンを選択し、基準周波数信号断を検出する信号が入力されない場合は、位相の進み又は遅れに対応する信号を選択するセレクタと、セレクタからの信号を積分する積分器と、低域通過フィルタからの出力に積分器からの出力を加算する加算器と、基準周波数信号断検出部からの基準周波数信号断を検出する信号が入力されず、かつ、ロック検出部からのロックを検出する信号が入力される場合に、積分器からの出力をアナログ／デジタル変換して記憶すると共にパタン生成部に出力し、基準周波数信号断検出部からの基準周波数信号断を検出する信号が入力され、または、ロック検出部からのアンロックを検出する信号が入力される場合に、ロック時に記憶されたデジタル信号をパタン生成部に出力するＡ／Ｄ変換器とを有することを特徴とする。
【００１１】
本発明は、上記ＰＬＬ回路において、位相進み／遅れ検出部が、第３の分周器から出力される信号の立ち上がりを起点として、第４の分周器からの信号の立ち上がりの位相位置が、進んでいれば論理ロー（Ｌ）レベルを出力し、遅れていれば論理ハイ（Ｈ）レベルを出力する論理回路であることを特徴とする。
【００１２】
本発明は、上記ＰＬＬ回路において、Ａ／Ｄ変換部が、積分器からの出力を第４の分周器からの出力によりサンプリングし、基準周波数信号断を検出する信号が入力されない状態で、かつ、ロックを検出する信号が入力される場合に、サンプリングしたデータを一時的に記憶すると共に、サンプリングしたデータをパタン生成部に出力し、基準周波数信号断を検出する信号が入力される場合、または、アンロックを検出する信号が入力される場合に、記憶したサンプリングしたデータをパタン生成部に出力することを特徴とする。
【００１３】
本発明は、上記ＰＬＬ回路において、パタン生成部が、第４の分周器からの出力をクロックとしてＡ／Ｄ変換部からの出力をカウントして、ロック時に位相進み／遅れ検出部からの出力に相当する信号のアナログのパタンを生成してセレクタに出力することを特徴とする。
【００１４】
本発明は、上記ＰＬＬ回路において、第３の分周器の出力と第４の分周器の出力は、同じ周波数となるまで分周を行うよう設定されていることを特徴とする。
【発明の効果】
【００１５】
本発明によれば、電圧制御機能付き水晶発振器を備えるＰＬＬ回路において、第１の分周器が基準周波数信号を入力して分周し、第２の分周器が水晶発振器からの出力を分周し、位相比較器が第１の分周器からの出力と第２の分周器からの出力との位相を比較し、位相差の信号を出力し、低域通過フィルタが位相比較器からの出力を低域通過させ、第３の分周器が基準周波数信号を入力して分周し、第４の分周器が水晶発振器からの出力を分周し、位相進み／遅れ検出器が第３の分周器からの出力と第４の分周器からの出力とを入力し、位相の進み又は遅れを検出して位相の進み又は遅れに対応する信号を出力し、基準周波数信号断検出部が第４の分周器からの出力と基準周波数信号を入力し、基準周波数信号断を検出し、ロック検出部が第３の分周器からの出力と第４の分周器からの出力を入力し、ロック又はアンロックを検出し、パタン生成部がロック時の位相進み／遅れ検出器からの信号に相当するパタンを生成し、セレクタが位相進み／遅れ検出器からの位相の進み又は遅れに対応する信号とパタン生成部からのパタンを入力し、基準周波数信号断検出部からの基準周波数信号断を検出する信号が入力される場合は、パタンを選択し、基準周波数信号断を検出する信号が入力されない場合は、位相の進み又は遅れに対応する信号を選択し、積分器がセレクタからの信号を積分し、加算器が低域通過フィルタからの出力に積分器からの出力を加算し、Ａ／Ｄ変換器が基準周波数信号断検出部からの基準周波数信号断を検出する信号が入力されず、かつ、ロック検出部からのロックを検出する信号が入力される場合に、積分器からの出力をアナログ／デジタル変換して記憶すると共にパタン生成部に出力し、基準周波数信号断検出部からの基準周波数信号断を検出する信号が入力され、または、ロック検出部からのアンロックを検出する信号が入力される場合に、ロック時に記憶されたデジタル信号をパタン生成部に出力するものであり、基準周波数断時には、パタン生成部からのパタンを積分器に代替入力することで、フリーラン時の周波数精度を向上させることができる効果がある。
【図面の簡単な説明】
【００１６】
【図１】本発明の実施の形態に係るＰＬＬ回路の構成ブロック図である。
【図２】Ａ／Ｄ変換部の回路図である。
【図３】Ａ／Ｄ変換部の各信号のタイミングチャートである。
【図４】パタン生成部１６の回路図である。
【図５】パタン生成部１６のパタン信号を示すタイミングチャートである。
【図６】他のパタン生成部の回路図である。
【図７】カウンタ３０８の動作を示すタイミングチャートである。
【図８】セレクタ３１２の出力パタンのタイミングチャートである。
【発明を実施するための形態】
【００１７】
本発明の実施の形態について図面を参照しながら説明する。
［実施の形態の概要］
本発明の実施の形態に係るＰＬＬ回路は、比例積分方式のＰＬＬ回路を用い、積分器の後にＡ／Ｄ変換部とパタン生成部を付加した構成とし、ロック時の積分器の出力電圧をＡ／Ｄ変換部でデジタル信号として得て、ロック外れ時はロック時のデジタル信号を保持する機能を備え、ロック外れ時で基準周波数断時には、保持したデジタル信号に応じてパタン生成部がパタン生成し、積分器に出力するものであり、基準周波数断時には、パタン生成の波形を積分器に代替入力することで、フリーラン時の周波数精度を向上させることができるものである。
【００１８】
［ＰＬＬ回路の構成：図１］
本発明の実施の形態に係るＰＬＬ回路について図１を参照しながら説明する。図１は、本発明の実施の形態に係るＰＬＬ回路の構成ブロック図である。
本発明の実施の形態に係るＰＬＬ回路（本回路）は、図１に示すように、基準周波数信号を入力する入力端子１と、第１の分周器２と、位相比較器（ＰＣ）３と、第２の分周器４と、低域通過フィルタ（ＬＰＦ：Low Pass Filter）５と、加算器６と、オペアンプ７と、電圧制御水晶発振器（ＶＣＸＯ：Voltage Controlled Crystal Oscillator）８と、従属周波数を出力する出力端子９と、第３の分周器１０と、第４の分周器１１と、位相進み／遅れ検出器１２と、セレクタ（ＳＥＬ）１３と、積分器１４と、Ａ／Ｄ変換部（Ｓ−Ａ／Ｄ）１５と、パタン生成部１６と、基準周波数（ＲＥＦ）断検出部１７と、ロック検出部１８とを有している。
【００１９】
［ＰＬＬ回路の各部と接続関係］
入力端子１は、基準周波数信号を入力し、第１の分周器２と第３の分周器１０に出力する。
第１の分周器２は、入力端子１からの基準周波数信号を分周し、ＰＣ３に出力する。
第２の分周器４は、ＶＣＸＯ８からの出力を分岐して入力し、ＶＣＸＯ８からの出力を分周してＰＣ３に出力する。
ここで、第１の分周器２と第２の分周器４の出力周波数は、最大公約数があれば同じである必要はなく、最大公約数で求められる周波数より高い周波数とするものである。
【００２０】
位相比較器（ＰＣ）３は、第１の分周器２からの分周信号と第２の分周器４からの分周信号を入力し、両者の位相を比較し、位相差を示す信号をＬＰＦ５に出力する。
ローパスフィルタ（ＬＰＦ）５は、ＰＣ３からの出力を入力し、低周波帯域の周波数信号を通過させるものであり、第１の分周器２と第２の分周器４との位相差に比例する電圧を生成して加算器６に出力する。
【００２１】
加算器６は、ＬＰＦ５からの出力と積分器１４からの出力を加算してオペアンプ７に出力する。
オペアンプ７は、加算器６からの出力を増幅してＶＣＸＯ８の制御電圧を出力する。
ＶＣＸＯ８は、水晶振動子を備えた電圧制御機能付き水晶発振器であり、オペアンプ７からの制御電圧によってＰＬＬとしてロックを維持するよう動作するものである。
出力端子９は、ＶＣＸＯ８からの発振出力（従属周波数）を出力する出力端子である。
【００２２】
第３の分周器１０は、入力端子１からの基準周波数信号を分周し、位相進み／遅れ検出部１２に出力する。
第４の分周器１１は、ＶＣＸＯ８からの出力を分岐して入力し、ＶＣＸＯ８からの出力を分周して位相進み／遅れ検出部１２、パタン生成部１６、ＲＥＦ断検出部１７とロック検出部１８に出力する。
尚、第３の分周器１０の出力と第４の分周器１１の出力は、同じ周波数となるまで分周を行うよう設定されている。
【００２３】
位相進み／遅れ検出部１２は、第３の分周器１０から出力される信号の立ち上がりを起点として、第４の分周器１１からの信号の立ち上がりの位相位置が、進んでいれば論理Ｌｏｗ（Ｌ）レベルを出力し、遅れていれば論理Ｈｉｇｈ（Ｈ）レベルを出力する論理回路である。
【００２４】
セレクタ１３は、位相進み／遅れ検出器１２からの信号とパタン生成部１６からの信号を入力し、ＲＥＦ断検出部１７からのＲＥＦ断検出信号によっていずれかの信号を選択して積分器１４に出力する。
具体的には、セレクタ１３は、ＲＥＦ断検出部１７からのＲＥＦ断検出信号が入力されない場合は、位相進み／遅れ検出器１２からの信号を選択し、ＲＥＦ断検出部１７からのＲＥＦ断検出信号が入力される場合は、パタン生成部１６からの信号を選択する。
従って、本回路がアンロック（ロック外れ）状態になったとしても、セレクタ１３が、位相進み／遅れ検出器１２からの信号を選択することになる。
【００２５】
積分器１４は、セレクタ１３からの出力を積分して定電圧を加算器６とＡ／Ｄ変換部１５に出力する。
Ａ／Ｄ変換部（Ｓ−Ａ／Ｄ）１５は、ロック時の積分器１４の出力電圧をＡ／Ｄ（アナログ／デジタル）変換し、デジタル信号をパタン生成部１６に出力する。
【００２６】
具体的には、Ａ／Ｄ変換部１５は、ロック検出器１８からロック検出信号が入力されている場合には、第４の分周器１１からの出力Ｓ２をサンプリングクロックとして、積分器１４からの出力電圧をデジタル変換してパタン生成部１６に出力するものである。
また、Ａ／Ｄ変換部１５は、ＲＥＦ断検出部１７からのＲＥＦ断検出信号が入力された場合、または、ロック検出器１８からアンロック検出信号が入力された場合、ロック時の保持していたデジタルデータをパタン生成部１６に出力するものである。
【００２７】
パタン生成部１６は、第４の分周器１１からの出力をクロックとし、Ａ／Ｄ変換部１５から出力されたデジタルデータを基にパタンを生成する。
生成されるパタンは、ロック時における位相進み／遅れ検出器１２からの出力に相当する信号であり、ＲＥＦ断時に、位相進み／遅れ検出器１２からの信号に代替するものとなる。
【００２８】
基準周波数（ＲＥＦ）断検出部１７は、入力端子１から基準周波数を入力すると共に、第４の分周器１１からの出力を入力し、第４の分周器１１からの出力が入力されている状態で、入力端子１からの基準周波数の入力がない状態を基準周波数断として検出し、ＲＥＦ断検出信号をセレクタ１３とＡ／Ｄ変換部１５に出力する。
【００２９】
ロック検出部１８は、第３の分周器１０からの出力と第４の分周器１１からの出力を入力し、ロック状態にあるか否かを判定し、ロック検出信号又はアンロック検出信号をＡ／Ｄ変換部１５に出力する。
具体的には、ロック検出信号は、ロック時にはＨレベルであり、アンロック時にはＬレベルである。
【００３０】
［本回路の処理動作］
本回路の処理動作を説明する。
基準周波数入力端子１の基準周波数断時には、基本的なＰＬＬ回路の構成に、積分器１４の後にＡ／Ｄ変換部（Ｓ−ＡＤ）１５とパタン生成部１６を付加して、動作させたものである。
【００３１】
具体的には、ロック時の積分器１４の出力電圧（アナログ電圧）をＡ／Ｄ変換部１５でデジタル信号に変換し、そのデジタル信号のデジタル値をパタン生成部１６に出力する。パタン生成部１６は、そのデジタル値に応じて、パタンを生成する。このパタンは、ロック時に位相進み／遅れ検出器１２からの出力に相当するもので、積分器１４で積分された場合に上記アナログ電圧にするためのパタンである。
【００３２】
そして、基準周波数断時には、基準周波数（ＲＥＦ）断検出部１７でＲＥＦ断を検出し、セレクタ１３を切り替えてパタン生成部１６のパタン出力を積分器１４に入力する。
すなわち、フリーラン時には、ロック時の積分器１４の電圧値と近い値となるので、フリーラン周波数はロック時から１０〜１５ｐｐｍ程度の誤差内の周波数が得られることになる。
【００３３】
［Ａ／Ｄ変換部（Ｓ−ＡＤ）１５：図２］
次に、Ａ／Ｄ変換部１５について図２を参照しながら説明する。図２は、Ａ／Ｄ変換部の回路図である。本構成は、高価なＡ／Ｄ変換部によらない実施例を示している。
積分器１４の出力は、コンパレータ入力端子１０１へ入力すると共に、ダイオード１０７，抵抗器１０８，コンデンサ１０９から成る簡易積分器の出力Ｓ１０９をコンパレータ（ＣＭＰ）１０２に入力する。
【００３４】
コンパレータ１０２の出力Ｓ１０２は、簡易積分器の出力Ｓ１０９がコンパレータ入力端子１０１の電圧より高くなれば論理Ｈレベルを、低くなれば論理Ｌレベルを出力する。
サンプリングクロックが入力されるサンプリングクロック端子１１０は、インバータ１１１の入力に接続され、反転クロックを出力Ｓ１１１としてフリップフロップ１０３，１０４のクロック端子に入力する。
【００３５】
フリップフロップ１０３、フリップフロップ１０４、インバータゲート１０５、アンドゲート１０６では、ＣＭＰ１０２からの出力Ｓ１０２のＬレベルからＨレベルの変化点を検出し、インバータゲート１１１からの出力Ｓ１１１について１クロック分のＨレベルの出力Ｓ１０６（アンドゲート１０６からの出力）を得る。
【００３６】
この出力Ｓ１０６は、分周器（１／ｎ）１１２のＣＬＲ（分周クリア）端子、カウンタ（ＣＮＴ）１１４のＣＬＲ（カウントクリア）端子、アンドゲート１２１に入力され、リセット信号の役割を果たすものである。
【００３７】
インバータゲート１１１からの出力Ｓ１１１により分周器１１２の出力Ｓ１１２を簡易積分器の抵抗１０８に入力して、コンデンサ１０９に電荷を蓄積して積分を開始し、コンパレータ１０２で特定電圧より高くなるまで積分を継続し、特定電圧より高くなると、積分の終了は出力Ｓ１０６からの１クロック分のＨレベルによって分周器１１２が分周クリアとなり、分周器１１２の出力Ｓ１１２がＬレベルとなって、ダイオード１０７によりコンデンサ１０９の電荷が放出されて初期状態に戻る。
【００３８】
分周器１１２の出力Ｓ１１２のＬレベルからＨレベルに変化することにより、４ビットのカウンタ１１４にて出力Ｓ１０６がＨレベルとなるまでカウントすることとなるが、この結果で得られるカウント値がＡ／Ｄ変換結果となる。
【００３９】
尚、カウンタ１１４のＣＬＲ（カウントクリア）端子、ＥＮ（カウントイネーブル）端子、ＣＩ（キャリーイン）端子は、クロック同期式とする。また、ＥＮ端子がＬレベル時はＥＮ端子がＨレベル時のカウント値を保持するものとする。更に、ＥＮ端子の論理状態によらず、ＣＬＲ端子でのカウントクリア動作が最優先するものとする。
【００４０】
カウンタ１１４におけるカウント値が最大になると、ＣＹ（キャリー）端子がＨレベルとなり、インバータゲート１１３で反転のＬレベルがＣＩ端子に入力され、カウントを停止する。
カウンタ１１４の出力Ｓ１１４を、フリップフロップ１１５を経てＡ／Ｄ変換データをデータ出力端子１１６に得る。尚、フリップフロップ１１５のＥＮ端子は、Ｌレベル時にＨレベル時の値を保持するものとする。
【００４１】
基準断状態入力端子１１７はインバータゲート１１９の入力に接続し、インバータゲート１１９での反転出力がアンドゲート１２０の一方の入力端子に入力する。また、ロック状態入力端子１１８はアンドゲート１２０の他方の入力端子に接続する。
そして、アンドゲート１２０の論理積の出力とアンドゲート１０６の出力Ｓ１０６がアンドゲート１２１に入力され、論理積の出力Ｓ１２１がフリップフロップ１１５のＥＮ端子に入力される。
【００４２】
すなわち、基準断状態入力端子１１７の論理がＨレベル時（基準周波数断時）、またはロック状態入力端子１１８の論理がＬレベル時（アンロック状態の時）は、アンドゲート１２０の出力Ｓ１２０はＬレベルであり、アンドゲート１２１の出力Ｓ１２１もＬレベルとなって、フリップフロップ１１５のＥＮ端子はＬレベルとなり、データ出力端子１１６のデジタルデータはロック時のデータを出力し続けることになる。
【００４３】
また、基準断状態入力端子１１７の論理がＬレベル時（基準周波数入力時）であって、ロック状態入力端子１１８の論理がＨレベル時（ロック状態の時）は、アンドゲート１２０の出力Ｓ１２０はＨレベルであり、アンドゲート１２１の出力Ｓ１２１は出力Ｓ１０６を出力することになる。フリップフロップ１１５のＥＮ端子には出力Ｓ１０６のＨレベルが入力される度に、Ｈレベル時のデジタルデータを記憶（保持）し、Ｌレベル時にはＨレベル時に保持したデジタルデータ（ロック時のデータ）がデータ出力端子１１６から出力される。
【００４４】
［Ａ／Ｄ変換部のタイミングチャート：図３］
次に、図２に示したＡ／Ｄ変換部における各種信号の状態を図３に示す。図３は、Ａ／Ｄ変換部の各信号のタイミングチャートである。
アンドゲート１２０からの出力Ｓ１２０がＨレベルの時、つまり、基準周波数入力時であってロック状態の時は、積分器１４からの出力Ｓ１（出力Ｓ１０１）が簡易積分器に蓄積される（出力Ｓ１０９）。
【００４５】
そして、カウンタ１１４のＥＮ端子がＨレベルの時は、カウンタ１１４はサンプリングクロック反転出力をカウントした値をフリップフロップ１１５に出力し、ＥＮ端子がＬレベルの時は、カウンタ１１４はＥＮ端子がＨレベルの時のカウント値をフリップフロップ１１５に出力する（出力Ｓ１１４）。そして、アンドゲート１０６の出力Ｓ１０６がＨレベルとなった時に、フリップフロップ１１５は入力して保持していたカウント値を出力する（ｂ３＿０）。
【００４６】
また、アンドゲート１２０からの出力Ｓ１２０がＬレベルの時、つまり、基準周波数断時、またはアンロック状態の時は、フリップフロップ１１５のＥＮ端子はＬレベルとなって、ＥＮ端子がＨレベルであった時に保持していたカウント値（ロック時のカウント値）を出力することになる。
【００４７】
［パタン生成部１６：図４］
次に、パタン生成部１６の回路構成について図４を参照しながら説明する。図４は、パタン生成部１６の回路図である。
パタン生成部１６は、図４に示すように、Ａ／Ｄ変換部１５の出力端子１１６からの出力ｂ３＿０の４ビットの内、下位３ビットをエクスクルシブオア２０３〜２０５にそれぞれ入力する。最上位ビットをインバータゲート２０２で反転してエクスクルシブオア２０３〜２０５の他方に入力する。
【００４８】
カウンタ（ＣＮＴ）２０７は４ビットカウンタであり、カウント開始の初期値のロードデータ（上位側からＤ，Ｃ，Ｂ，Ａ）値は、上位Ｄ端子がＬレベル固定値でＣ＿Ａに０Ｈ〜７Ｈを入力する。
ロードデータは、ＣＹ端子がＨレベル、すなわちカウント値が最大にになる毎にインバータゲート２０６の出力がＬレベルとなり、サンプリングクロック入力端子２１０のクロックＳ２に同期して、ロードデータ（Ｄ＿Ａ）を取り込み、カウント値を初期値に戻す。
【００４９】
ロードデータは、ｂ３がＬレベルならば、インバータゲート２０２によって反転のＨレベルが各エクスクルシブオア２０３〜２０５に入力されるまでインバータとして動作する。更に、エクスクルシブオア２０８もインバータとして動作する。
また、ｂ３がＨレベルの時は、各エクスクルシブオア２０３〜２０５にＬレベルが入力されるので、単にバッファとして動作する。更に、エクスクルシブオア２０８もバッファとして動作する。
【００５０】
［パタン生成部１６のパタン信号：図５］
図５は、パタン生成部１６のパタン信号を示すタイミングチャートである。
結果として、図５に示すように、ｂ３＿０のデータに対応して、パタンを生成することができる。尚、図５のパタンでｂ３＿０＝０１１１とｂ３＿０＝１０００時でパタンが反転しているだけで、同じパタンであるが、フリーラン時の周波数誤差を１０〜１５ｐｐｍとしたので、問題とはならないが、これを嫌って、全パタンを異なるようにするには、ｂ３がＨレベル時にロードデータのｂ２＿０に「０００１」を加算する加算回路を設ければ回避できる。但し、桁上がり時のｂ３＿０の全ビットがＬレベルになった際のビット処理は必要となる。
【００５１】
［他のパタン生成部：図６，図７］
次に、他のパタン生成部の構成について図６を参照しながら説明する。図６は、他のパタン生成部の回路図であり、図７は、カウンタ３０８の動作を示すタイミングチャートである。
カウンタ（ＣＮＴ）３０８は、Ａ端子がＬレベル固定で、ｂ３＿０のデータがインバータゲート３０３、エクスクルシブオア３０４〜３０６によってＤ＿Ｂ端子に入力される。
カウンタ３０８のＣＹ端子の出力Ｓ３０８は、インバータゲート３０９を介してアンドゲート３１０の一方に入力され、また、出力Ｓ３０８はオアゲート３１１の一方に入力され、各々のゲート３１０，３１１の他方にはサンプリングクロックＳ２が入力される。
【００５２】
そして、アンドゲート３１０の出力とオアゲート３１１の出力は、セレクタ（ＳＥＬ）３１２に入力され、ｂ３がＬレベルでアンドゲート３１０の出力Ｓ３１０を選択し、ｂ３がＨレベルでオアゲート３１１の出力Ｓ３１１を選択して出力する。
【００５３】
カウンタ３０８の入力Ｄ＿Ａ＝００００時は、ＣＹ（キャリー）端子の出力Ｓ３０８は、サンプリングクロックＳ３０２が１６回に１回Ｈレベルとなる。
また、Ｄ＿Ａ＝００１０では、出力Ｓ３０８は、サンプリングクロックＳ２が１４回に１回Ｈレベルになる。
以下、同様に、Ｄ＿Ａ＝０１００では１２回に１回、Ｄ＿Ａ＝０１１０では１０回に１回、・・・Ｄ＿Ａ＝１１１０では２回に１回、出力Ｓ３０８はＨレベルとなる。
【００５４】
図６で、ｂ３＝Ｌレベルの時は、アンドゲート３１０の出力Ｓ３１０は、サンプリングクロック入力端子３０２のクロックとＣＹ端子出力Ｓ３０８の反転出力Ｓ３０９との論理積となるものであり、反転出力Ｓ３０９でＬレベルをｂ２，ｂ１，ｂ０の論理で周期的に設定する。
ｂ３＝Ｈレベル時は、オアゲート３１１の出力Ｓ３１１でＣＹ端子出力Ｓ３０８に周期的にＨレベルを設定することで、ｂ３＿０に対応して異なるパタンを生成することができる。
【００５５】
［パタン生成：図８］
尚、セレクタ３１２でｂ３＝Ｌレベルの時は、出力Ｓ３１０を選択し、ｂ３＝Ｈレベルの時は、出力Ｓ３１１を選択して出力端子３１３にパタンＳ５を得る。図８にｂ３＿ｂ０の論理によるパタンの生成を示す。図８は、セレクタ３１２の出力パタンのタイミングチャートである。
【００５６】
［実施の形態の効果］
本回路によれば、比例積分方式のＰＬＬ回路を用いて、積分器１４の後にＡ／Ｄ変換部１５とパタン生成部１６を付加した構成とし、Ａ／Ｄ変換部１５が、ロック時の積分器１４の出力電圧をデジタル信号として得て、ロック外れ時はロック時のデジタル信号を保持する機能を備え、ロック外れ時で基準周波数断時には、保持したデジタル信号に応じてパタン生成部１６がパタン生成し、積分器１４に出力するものであり、基準周波数断時には、パタン生成の波形を積分器１４に代替入力することで、フリーラン時の周波数精度を向上させることができる効果がある。
【産業上の利用可能性】
【００５７】
本発明は、基準周波数断時におけるフリーランの出力周波数の精度を向上させるＰＬＬ回路に好適である。
【符号の説明】
【００５８】
１...入力端子、  ２...第１の分周器、  ３...位相比較器（ＰＣ）、  ４...第２の分周器、  ５...低域通過フィルタ（ＬＰＦ）、  ６...加算器、  ７...オペアンプ、  ８...電圧制御水晶発振器（ＶＣＸＯ）、  ９...出力端子、  １０...第３の分周器、  １１...第４の分周器、  １２...位相進み／遅れ検出器、  １３...セレクタ（ＳＥＬ）、  １４...積分器、  １５...Ａ／Ｄ変換部（Ｓ−Ａ／Ｄ）、  １６...パタン生成部、  １７...基準周波数（ＲＥＦ）断検出部、  １８...ロック検出部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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