(57)【要約】【課題】より小型であって、高精度にA/D変換を行うことができる固体撮像装置を提供する。【解決手段】パルス走行部101は、入力信号を遅延させる複数の遅延部が円環状に接続されて構成され、複数の遅延部の電源端子が複数の画素の少なくとも１つの出力と接続される。ラッチ＆エンコーダ部103は、複数の遅延部の出力と接続されると共に、入力端子T3に入力された停止信号に基づいて複数の遅延部の出力を保持する。カウンタ部102は、複数の遅延部のうち所定の遅延部と接続され、当該所定の遅延部の出力に基づいてカウントを行う。2端子スイッチ105は、停止信号がラッチ＆エンコーダ部103に入力されるよりも前に、所定の遅延部とカウンタ部102の間の接続を切る。【選択図】図２
2012054824.tif 000002
【特許請求の範囲】
【請求項１】
行列状に配置された複数の画素を有する画素部と、
入力信号を遅延させる複数の遅延部が円環状に接続されて構成され、前記複数の遅延部の電源端子が前記複数の画素の少なくとも１つの出力と接続される円環遅延部と、
停止信号が入力される停止信号入力端子と、
前記複数の遅延部の出力と接続されると共に、前記停止信号入力端子に入力された前記停止信号が入力され、前記停止信号に基づいて前記複数の遅延部の出力を保持するラッチ部と、
前記複数の遅延部のうち所定の遅延部と接続され、当該所定の遅延部の出力に基づいてカウントを行うカウンタ部と、
を有するA/D変換回路と、
前記停止信号入力端子に停止信号が入力される場合、前記停止信号が前記ラッチ部に入力されるよりも前に、前記所定の遅延部と前記カウンタ部の間の接続を切るカウント制御部と、
を有する固体撮像装置。
【請求項２】
前記カウント制御部は、
前記所定の遅延部と前記カウンタ部の間かつ前記所定の遅延部と前記ラッチ部の間に接続されると共に、前記停止信号入力端子に入力された前記停止信号が入力され、前記停止信号に基づいて前記所定の遅延部と前記カウンタ部の間かつ前記所定の遅延部と前記ラッチ部の間の接続を切る第１のスイッチと、
前記停止信号入力端子と前記ラッチ部の間に接続され、前記停止信号入力端子に入力された前記停止信号に対して、前記カウント制御部が接続を切った後に前記停止信号が前記ラッチ部に入力されるような遅延量を与える停止信号遅延部と、
を有することを特徴とする請求項１に記載の固体撮像装置。
【請求項３】
前記カウント制御部は、
前記第１のスイッチと前記カウンタ部の間に接続されるバッファ入力端子と、バッファ出力端子とを有し、前記バッファ入力端子に入力された信号を遅延させて前記バッファ出力端子から出力するバッファ部と、
前記バッファ入力端子と前記カウンタ部の間または前記バッファ出力端子と前記カウンタ部の間に接続されると共に、前記停止信号入力端子に入力された前記停止信号が入力され、前記停止信号の入力前はOFF状態となり、前記停止信号の入力後はON状態となる第２のスイッチと、
を有することを特徴とする請求項２に記載の固体撮像装置。
【請求項４】
前記カウンタ部の論理判定閾値電圧が、前記ラッチ部の論理判定閾値電圧よりも高いことを特徴とする請求項２に記載の固体撮像装置。
【請求項５】
前記ラッチ部の論理判定閾値電圧が、前記バッファ部の論理判定閾値電圧よりも高く、前記カウンタ部の論理判定閾値電圧が、前記ラッチ部の論理判定閾値電圧よりも高いことを特徴とする請求項３に記載の固体撮像装置。
【請求項６】
前記停止信号遅延部は、前記停止信号入力端子と前記ラッチ部を接続する配線であることを特徴とする請求項２に記載の固体撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、画素から出力されるアナログの電圧信号を二進数のデジタルデータに変換するアナログ・デジタル（以下では、「A/D」とする）変換を行う固体撮像装置に関する。
【背景技術】
【０００２】
近年、デジタルスチルカメラやデジタルビデオカメラなど、固体撮像装置（以下では、「イメージセンサ」とする）を用いて撮像画像をデジタルデータとして取得し、その保存および編集を行うことができる撮像装置が広く普及している。このような撮像装置に用いるイメージセンサとしては、CCD（Charge Coupled Device）型イメージセンサが最も一般的で広く使用されていた。しかし、近年では、イメージセンサの一層の小型化、低消費力化の要望があり、CMOS（Complementary Metal Oxide Semiconductor）型イメージセンサが注目され、普及してきた。また、撮像装置の小型化、低消費電力化に伴い、イメージセンサに使用されるA/D変換回路についても、より小型で消費電力が小さいA/D変換回路が提案されている（例えば、特許文献1参照）。
【０００３】
このA/D変換回路は、複数の反転回路（遅延素子）をリング状に接続して構成したパルス走行部を用いている。そして、入力信号としてのアナログ入力信号を各反転回路（遅延素子）の電源電圧として印加し、反転回路（遅延素子）におけるパルスの遅延時間が電源電圧によって変化することを利用し、A/D変換を行う期間（以下、「サンプリング期間」とする）内にパルスがパルス走行部中を周回する数をカウントする。このカウント値を上位ビットとし、パルス走行部中のパルスの位置をエンコードした値を下位ビットとして用い、この上位ビットと下位ビットの出力値を合成してアナログ入力信号のA/D変換を行う。
【０００４】
また、上記と同様のパルス走行部を用い、任意のタイミングで入力される第1のパルスをパルス走行部内で周回させると共にその周回数をカウントし、任意の位相差をもって入力される第2のパルスの入力タイミングにおける第１のパルスの周回位置を特定し、その特定位置と第１のパルスの周回数のカウント数により2つのパルスの位相差を検出するパルス位相差符号化回路が提案されている（例えば、特許文献2参照）。
【０００５】
特に特許文献2では、パルスの周回数をカウントするカウンタ部を2つ設け、それぞれのカウンタ部を異なるタイミングでカウントさせて、カウント動作が終了し出力値が安定した方のカウンタ部の出力値のみを使用することで、検出精度を低下させることなく検出範囲を広げている。特許文献2の技術を特許文献1に適用することで、同様にA/D変換回路の変換精度の向上を確保できる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特許第３０６４６４４号公報
【特許文献２】特許第２８６８２６６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかし、CMOS型イメージセンサの一例であって、各画素列もしくは複数画素列に対応してA/D変換回路を有するCMOS型イメージセンサ（カラムADC方式CMOS型イメージセンサ）に上記のA/D変換回路を適用すると以下の問題が生じる。以下ではその問題について説明する。
【０００８】
図10は、上記のA/D変換回路を用いたCMOS型イメージセンサの例を示している。図10に示すCMOS型イメージセンサは、画素部001、垂直走査部003、アナログ信号処理部004、A/D変換回路005、メモリ部006、出力部007、水平走査部008、および制御部009を備える。
【０００９】
画素部001は、行列状に配列された複数の画素002を有する。垂直走査部003は画素002へ各種制御信号を出力することによって画素002の露光動作や信号読み出し動作を制御する。アナログ信号処理部004は、画素002から出力されるアナログ信号にサンプル＆ホールド（S/H）等の処理を行う。A/D変換回路005は、アナログ信号処理部004によって処理されたアナログ信号をA/D変換し、デジタルデータを生成する。メモリ部006は、A/D変換結果であるデジタルデータを保持する。出力部007は、メモリ部006に保持されたデジタルデータを後段の処理回路へ出力する。水平走査部008は、メモリ部006からのデジタルデータの読み出しを制御する。制御部009は、A/D変換回路005へ制御信号010、011を出力することによって、A/D変換回路005の動作を制御する。
【００１０】
本例のCMOS型イメージセンサは、各画素列にA/D変換回路005、アナログ信号処理部004、メモリ部006を備える。各画素列において画素002からのアナログ信号はアナログ信号処理部004に出力される。アナログ信号処理部004は、アナログ信号を処理し、処理後のアナログ信号をA/D変換回路005に出力する。A/D変換回路005は、制御部009により制御され、制御部009からの制御信号010、011がH（High）となっている間に入力信号をA/D変換して、AD変換結果のデジタルデータをメモリ部006に出力する。A/D変換回路005を構成するカウンタ部0052の動作開始および動作停止は制御信号010によって制御され、A/D変換回路005を構成するパルス走行部＆ラッチ部0051の動作開始および動作停止は制御信号010、制御信号011によって制御される。
【００１１】
このように構成されたCMOS型イメージセンサのA/D変換回路では、図10のようにパルス走行部＆ラッチ部0051とカウンタ部0052は縦方向に並べて配置される。このため、制御信号010の配線長の差異に応じた遅延が発生する。この遅延によって、制御信号010がパルス走行部＆ラッチ部0051に到達するタイミングとカウンタ部0052に到達するタイミングとが異なり（具体的には制御信号010がカウンタ部0052に到達するタイミングに遅延が発生し）、A/D変換結果に誤差を生じてしまう場合がある。
【００１２】
図11を参照して、この問題を説明する。制御信号010の配線に関して、カウンタ部0052への配線の方がパルス走行部＆ラッチ部0051への配線よりも長いため、図10ではA点とB点で制御信号010にΔtだけ時間差が生じる。すなわち、制御信号010は、パルス走行部＆ラッチ部0051に到達したタイミングからΔtだけ遅延したタイミングでカウンタ部0052に到達する。
【００１３】
図11に示すように、この遅延Δtの間にカウンタ部0052がパルス走行部からの出力信号をカウントしてしまった場合、カウンタ部0052からの出力値（図11では11）が正常な出力値（図11では10）よりも1カウント大きくなる。このカウンタ部0052での1カウントの誤差は、カウンタ部0052の出力値（デジタルデータの上位ビットとなる）とパルス走行部＆ラッチ部0051のパルス位置のエンコード結果（デジタルデータの下位ビットとなる）とを合成したA/D変換回路の出力結果としてみると、デジタルデータとして、下位ビットの出力ビット分のずれとなってしまう。
【００１４】
上述した図10、図11ではカウンタ部0052が制御信号010の遅延によって+1カウント分の誤カウントを行ってA/D変換結果に誤差を生じる例を挙げたが、制御信号010の配線方法によっては、パルス走行部＆ラッチ部0051の方に制御信号010の遅延が生じ、カウンタ部0052が-1カウント分の誤カウントを行ってA/D変換結果に誤差を生じることも考えられる。
【００１５】
パルス走行部＆ラッチ部0051の方に制御信号010の遅延が発生する場合には、特許文献1に記載のA/D変換回路においては結果的にA/D変換結果に誤差を生じないが、カウンタ部0052の方に制御信号010の遅延が発生する場合には上述したようにA/D変換結果に誤差を生じてしまう。また、特許文献2に記載のパルス位相差符号化回路ではカウンタ部を2つ設けるため、上述した例のようなカラムADC方式CMOS型イメージセンサでは、A/D変換回路を各画素列もしくは複数画素列に対応して配置すると、A/D変換回路の規模が大きくなり、結果としてチップサイズが大型化してしまう。
【００１６】
本発明は、上述した課題に鑑みてなされたものであって、より小型であって、高精度にA/D変換を行うことができる固体撮像装置を提供することを目的とする。
【課題を解決するための手段】
【００１７】
本発明は、上記の課題を解決するためになされたもので、行列状に配置された複数の画素を有する画素部と、入力信号を遅延させる複数の遅延部が円環状に接続されて構成され、前記複数の遅延部の電源端子が前記複数の画素の少なくとも１つの出力と接続される円環遅延部と、停止信号が入力される停止信号入力端子と、前記複数の遅延部の出力と接続されると共に、前記停止信号入力端子に入力された前記停止信号が入力され、前記停止信号に基づいて前記複数の遅延部の出力を保持するラッチ部と、前記複数の遅延部のうち所定の遅延部と接続され、当該所定の遅延部の出力に基づいてカウントを行うカウンタ部と、を有するA/D変換回路と、前記停止信号入力端子に停止信号が入力される場合、前記停止信号が前記ラッチ部に入力されるよりも前に、前記所定の遅延部と前記カウンタ部の間の接続を切るカウント制御部と、を有する固体撮像装置である。
【００１８】
また、本発明の固体撮像装置において、前記カウント制御部は、前記所定の遅延部と前記カウンタ部の間かつ前記所定の遅延部と前記ラッチ部の間に接続されると共に、前記停止信号入力端子に入力された前記停止信号が入力され、前記停止信号に基づいて前記所定の遅延部と前記カウンタ部の間かつ前記所定の遅延部と前記ラッチ部の間の接続を切る第１のスイッチと、前記停止信号入力端子と前記ラッチ部の間に接続され、前記停止信号入力端子に入力された前記停止信号に対して、前記カウント制御部が接続を切った後に前記停止信号が前記ラッチ部に入力されるような遅延量を与える停止信号遅延部と、を有することを特徴とする。
【００１９】
また、本発明の固体撮像装置において、前記カウント制御部は、前記第１のスイッチと前記カウンタ部の間に接続されるバッファ入力端子と、バッファ出力端子とを有し、前記バッファ入力端子に入力された信号を遅延させて前記バッファ出力端子から出力するバッファ部と、前記バッファ入力端子と前記カウンタ部の間または前記バッファ出力端子と前記カウンタ部の間に接続されると共に、前記停止信号入力端子に入力された前記停止信号が入力され、前記停止信号の入力前はOFF状態となり、前記停止信号の入力後はON状態となる第２のスイッチと、を有することを特徴とする。
【００２０】
また、本発明の固体撮像装置において、前記カウンタ部の論理判定閾値電圧が、前記ラッチ部の論理判定閾値電圧よりも高いことを特徴とする。
【００２１】
また、本発明の固体撮像装置において、前記ラッチ部の論理判定閾値電圧が、前記バッファ部の論理判定閾値電圧よりも高く、前記カウンタ部の論理判定閾値電圧が、前記ラッチ部の論理判定閾値電圧よりも高いことを特徴とする。
【００２２】
また、本発明の固体撮像装置において、前記停止信号遅延部は、前記停止信号入力端子と前記ラッチ部を接続する配線であることを特徴とする。
【発明の効果】
【００２３】
本発明によれば、停止信号入力端子に停止信号が入力される場合、停止信号がラッチ部に入力されるよりも前に、所定の遅延部とカウンタ部の間の接続を切ることによって、停止信号がラッチ部に入力されるタイミング以降にカウンタ部が誤カウントを行うことがなくなるので、高精度にA/D変換を行うことができる。また、カウンタ部を2つ設ける必要がないため、固体撮像装置をより小型にすることができる。
【図面の簡単な説明】
【００２４】
【図１】本発明の第1の実施形態に係る固体撮像装置の構成を示すブロック図である。
【図２】本発明の第1の実施形態に係る固体撮像装置が備えるA/D変換回路の構成を示すブロック図である。
【図３】本発明の第1の実施形態に係る固体撮像装置が備えるA/D変換回路の動作を示すタイミングチャートである。
【図４】本発明の第1の実施形態に係る固体撮像装置が備えるA/D変換回路内のラッチ＆エンコーダ回路を構成するラッチ部の構成を示す回路図である。
【図５】本発明の第2の実施形態に係る固体撮像装置が備えるA/D変換回路の構成を示すブロック図である。
【図６】本発明の第2の実施形態に係る固体撮像装置が備えるA/D変換回路の動作を示すタイミングチャートである。
【図７】本発明の第3の実施形態に係る固体撮像装置が備えるA/D変換回路の構成を示すブロック図である。
【図８】本発明の第3の実施形態に係る固体撮像装置が備えるA/D変換回路の動作を示すタイミングチャートである。
【図９】本発明の第4の実施形態に係る固体撮像装置が備えるA/D変換回路の動作を示すタイミングチャートである。
【図１０】従来のCMOS型イメージセンサの構成を示すブロック図である。
【図１１】従来の問題点を説明するためのタイミングチャートである。
【発明を実施するための形態】
【００２５】
以下、図面を参照し、本発明の実施形態を説明する。
【００２６】
（第1の実施形態）
まず、本発明の第1の実施形態について説明する。図1は、本実施形態に係る固体撮像装置の構成を示し、図2は、本実施形態に係るA/D変換回路の構成を示している。以下では、図中の各構成について説明する。なお、本発明に係る各実施形態においては説明の簡便化のために、A/D変換回路の構成および動作についてのみ説明し、固体撮像装置の詳細な撮像動作については従来の一般的な固体撮像装置の動作や上述した動作と同様であるので省略する。
【００２７】
さらに、本発明に係る各実施形態においては説明の簡便化のために、A/D変換回路がA/D変換結果として出力できるデジタルデータの最大のビット数を具体的に12ビットとして説明する。このビット数を12ビット以上に設定しても良いし、また12ビット以下に設定しても良く、利用形態に応じて最適なビット数を設定しても同様の効果が得られる。
【００２８】
同様に、A/D変換回路内のラッチ、エンコーダ部の出力を具体的に4ビットとして説明するが、ラッチ、エンコーダ部の出力についても、A/D変換回路が出力できるデジタルデータの最大のビット数と同様にこれに限られるものではない。
【００２９】
図1を参照し、本実施形態の固体撮像装置について説明する。なお、図1中で用いている各構成要素において、上述した図10と同一の構成要素には同一の符号を付与し、説明を省略する。
【００３０】
図1における図10との相違点は、A/D変換回路005の代わりにA/D変換回路100を備えた点である。図2に示すように、A/D変換回路100は、パルス走行部101、カウンタ部102、ラッチ＆エンコーダ部103（ラッチ部）、ラッチ部104、2端子スイッチ105（第1のスイッチ）、およびバッファ部106（停止信号遅延部）を備える。パルス走行部101は、入力信号を遅延させる回路である2入力の否定論理積NAND回路101aと反転回路101bと遅延回路101cを備える。遅延回路101cは、偶数個の反転回路101dを備えて構成されている。また、2端子スイッチ105は、端子105a、端子105bを備えて構成されている。
【００３１】
パルス走行部101を構成する各回路の電源端子の一方は、入力信号としてのアナログ入力信号Vinが入力される入力端子T1に接続され、他方はGNDに接続されており、アナログ入力信号Vinがパルス走行部101の電源電圧として供給される。アナログ入力信号Vinは、画素002から出力された信号である。また、パルス走行部101は否定論理積NAND回路101aと反転回路101bが直列に入力されており、遅延回路101cの最後段の反転回路101dの出力信号が2端子スイッチ105の端子105aに入力されている。
【００３２】
2端子スイッチ105の端子105bはパルス走行部101の否定論理積NAND回路101aの2つの入力端子の一方に接続されており、パルス走行部101は2端子スイッチ105を介してリング状の円環遅延部を構成している。否定論理積NAND回路101aの2つの入力端子の他方は、A/D変換の開始を指示するスタートパルス信号PAが入力される入力端子T2に接続されている。スタートパルス信号PAは制御部009から出力される。
【００３３】
また、2端子スイッチ105の端子105bは、信号線R16を介してラッチ＆エンコーダ部103に接続されると共に、信号線R17を介してカウンタ部102にも接続されている。また2端子スイッチ105は、サンプリング周期に対応する周波数が設定されたサンプリングクロックCKが入力される入力端子T3（停止信号入力端子）に接続されている。サンプリングクロックCKは制御部009から出力される。2端子スイッチ105は、サンプリングクロックCKがH（High）の時には端子105aと端子105bが接続されたON状態になり、サンプリングクロックCKがL（Low）の時には端子105aと端子105bが切り離されたOFF状態になる。
【００３４】
バッファ部106は入力端子T3に接続されており、サンプリングクロックCKが入力される。バッファ部106は、入力されたサンプリングクロックCKをΔt1だけ遅延させて（位相をずらして）、その遅延させた信号φ1をラッチ＆エンコーダ部103、カウンタ部102、およびラッチ部104に出力する。従って、2端子スイッチ105、ラッチ＆エンコーダ部103、カウンタ部102、およびラッチ部104はサンプリングクロックCKの周期に準じて動作している。
【００３５】
なお、このサンプリングクロックCK、信号φ1においても上述した配線長の差異による信号の遅延が発生するため、サンプリングクロックCKが2端子スイッチ105に到達するタイミングは、サンプリングクロックCKがバッファ部106に到達するタイミングからΔtd1だけ遅延し、信号φ1がカウンタ部102に到達するタイミングは、信号φ1がラッチ＆エンコーダ部103に到達するタイミングからΔtd2だけ遅延することになる。以下では、バッファ部106に到達したサンプリングクロックCKからΔtd1だけ遅延した信号を信号CK´とし、ラッチ＆エンコーダ部103に到達した信号φ1からΔtd2だけ遅延した信号を信号φ1´とする。
【００３６】
バッファ部106がサンプリングクロックCKに与える遅延Δt1は、信号CK´が2端子スイッチ105に到達した後に信号φ1がラッチ＆エンコーダ部103に到達し、信号φ1´がカウンタ部102に到達するような遅延量である。ここで、Δt1は、バッファ部106の設計によって、配線長の差異による遅延Δtd1、Δtd2よりも大きくすることができる。以後の各実施形態では以下の関係が成り立つ。
Δtd1 ＜ Δtd2 ＜ Δt1
【００３７】
カウンタ部102は信号線R17に接続されており、カウンタ部102には信号線R17を介して2端子スイッチ105の出力信号が入力される。カウンタ部102は、2端子スイッチ105を介して入力されたパルス走行部101の出力信号をカウントし、信号φ1´の周期に同期してカウントした結果をラッチ部104へ出力する。
【００３８】
ラッチ部104はカウンタ部102からの出力信号を信号φ1´の周期に同期してラッチし、8ビットの信号を図1のメモリ部006へ出力する。ラッチ＆エンコーダ部103は、パルス走行部101を構成する各回路から信号線R1〜R16を介して出力される信号を信号φ1の周期に同期してラッチし、パルス走行部101におけるパルスの位置に対応したエンコード結果をメモリ部006へ出力する。
【００３９】
次に、以上のように構成されたA/D変換回路100の動作を、図3を用いて説明する。はじめに、A/D変換の対象となるアナログ信号がA/D変換回路100の端子T1に入力され、サンプリングクロックCKがLからHになる（時刻t1）。そのタイミングからΔtd1が経過した後に信号CK´がLからHになり（時刻t2）、2端子スイッチ105がOFF状態からON状態になり、遅延回路101cの最終段の反転回路101dと信号線R16および信号線R17が電気的に接続された状態となる。
【００４０】
サンプリングクロックCKがHになったタイミング（時刻t1）からΔt1が経過した後、信号φ１がLからHになり（時刻t3）、さらにそのタイミングからΔtd2が経過した後に信号φ1´がLからHになる（時刻t4）。このφ1´がLからHになるタイミング（時刻t4）でカウンタ部102がカウント動作を開始し、サンプリングクロックCKがHである期間に対応する期間中（信号φ1´がHである期間中）、パルス走行部101から出力されるパルスをカウントする。
【００４１】
サンプリング期間が終了し、サンプリングクロックCKがHからLになる（時刻t5）と、そのタイミングからΔtd1が経過した後に信号CK´がHからLになり（時刻t6）、2端子スイッチ105がON状態からOFF状態になり、遅延回路101cの最終段の反転回路101dと信号線R16および信号線R17が電気的に切り離された状態となる。
【００４２】
サンプリングクロックCKがHからLになったタイミング（時刻t5）からΔt1が経過した後、信号φ1がHからLになり（時刻t7）、ラッチ＆エンコーダ部103がパルス走行部101中のパルスの位置を検出および保持し、その検出位置に応じたエンコード値を出力する。
【００４３】
信号φ1がHからLになったタイミング（時刻t7）からさらにΔtd2が経過した後に信号φ1´がHからLになり（時刻t8）、カウンタ部102がカウント動作を停止し、カウント値をラッチ部104へ出力する。以降の処理では、特許文献1と同様の処理により、ラッチ＆エンコーダ部103の出力値を下位ビット（4ビット）、ラッチ部104の出力値を上位ビットとして合成したA/D変換結果が得られる。
【００４４】
ここで、カウンタ部102での誤差が発生しない理由について、誤差が発生しやすい場合を例に説明する。カウンタ部102での誤差が発生しやすい場合とは、ラッチ＆エンコーダ部103の保持動作のタイミングとカウンタ部102の動作停止タイミングとが時間的に近く、かつスタートパルス信号PAの立ち上がりエッジが遅延回路101cの最終段の反転回路101dに近い位置にある場合である。
【００４５】
ラッチ＆エンコーダ部103がパルス走行部101中のパルスの位置の検出および保持動作を行った後、カウンタ部102が動作を停止するまでのΔtd2の間にパルス走行部101からパルスが出力された場合、カウンタ部102がパルスを誤カウントしてしまう。
【００４６】
これに対して本実施形態では、ラッチ＆エンコーダ部103の検出および保持動作とカウンタ部102の動作停止の前に2端子スイッチ105がOFF状態になり、パルス走行部101とラッチ＆エンコーダ部103およびカウンタ部102とが電気的に切り離された状態になっているため、信号線R16および信号線R17の状態が変化しない。従って、ラッチ＆エンコーダ部103とカウンタ部102の動作に係るタイミングにΔtd2のずれが発生しているとしてもカウンタ部102が誤カウントすることはない。
【００４７】
この時の信号線R16の状態について図４を用いて説明する。図４は、ラッチ＆エンコーダ部103において、1つの入力信号を保持する単位構成であるラッチ部115の一般的な構成を示している。ラッチ部115は、2端子スイッチ107、110、反転回路108、109を備えている。2端子スイッチ107はさらに端子107a、107bを備え、2端子スイッチ110はさらに端子110a、110bを備えて構成されている。
【００４８】
2端子スイッチ110の端子110aにはパルス走行部101からの信号線R1〜R16のうちの1つが接続されている。図４では信号線R16が接続されているとして説明する。2端子スイッチ110の端子110bは反転回路108の入力端子と2端子スイッチ107の端子107aに接続されている。反転回路108の出力端子は反転回路109の入力端子に接続され、反転回路109の出力端子は、ラッチ＆エンコーダ部103において、1入力分に対応したエンコーダ部と、2端子スイッチ107の端子107bとに接続されている。
【００４９】
2端子スイッチ107には、信号φ1を逆相にした（反転した）信号Xφ1が入力されている（以下、ある信号を逆相（反転）にした信号については信号名にXを付与する）。2端子スイッチ107は、信号Xφ1によって制御され、信号Xφ1がHの時には端子107aと端子107bが接続されたON状態になり、信号Xφ1がLの時には端子107aと端子107bが切り離されたOFF状態になる。2端子スイッチ110は、信号Xφ1によって制御され、信号Xφ1がHの時には端子110aと端子110bが切り離されたOFF状態になり、信号Xφ1がLの時には端子110aと端子110bが接続されたON状態になる。
【００５０】
次に、サンプリングクロックCKがHからLになったタイミングのラッチ部115の動作および信号線R16の状態を説明する。サンプリングクロックCKがHからLになることで信号CK´がHからLになり、2端子スイッチ105がOFF状態になると、信号線R16は瞬間的に値が不定となるハイインピーダンス状態になる。このとき、信号φ1がHからLになることで、2端子スイッチ107がON状態、2端子スイッチ110がOFF状態となる。これによって、図４に示すようにラッチ部115はフィードバックを形成し、信号線R16から切り離されるので、信号線R16の状態を保持することができる。なお、図4に示すラッチ部115と同様のラッチ部が信号線R1〜R15（図示せず）にそれぞれ接続されており、信号φ1がHからLになるタイミングで各ラッチ部がフィールドバックを形成し、各信号線の状態を保持する。
【００５１】
上述したように本実施形態によれば、2端子スイッチ105を設け、2端子スイッチ105をOFF状態にしてからラッチ＆エンコーダ部103およびカウンタ部102の動作を停止させることでカウンタ部102での誤カウントの発生を防ぐことができる。カウンタ部102でカウントされたカウント値は、A/D変換結果となるデジタルデータの上位ビットとなるものであり、上位ビットの誤差はA/D変換結果全体の精度に大きな影響を及ぼす。このため、カウンタ部102での誤カウントの発生を防ぐことで高精度にA/D変換を行うことができる。
【００５２】
また、本実施形態では従来技術のようにカウンタ部を2つ設ける必要がないため回路規模を削減でき、上述したA/D変換回路を固体撮像装置に適用することで、固体撮像装置を小型化できる。
【００５３】
（第2の実施形態）
次に、本発明の第2の実施形態について説明する。図5は、本実施形態に係るA/D変換回路の構成を示している。本実施形態では、図1に示した固体撮像装置中のA/D変換回路100が、図5に示すA/D変換回路200に変更される。図5中で用いている各構成要素において、図2と同一の構成要素には同一の符号を付与し、説明を省略する。
【００５４】
以下では、第1の実施形態との相違点を中心として、本実施形態の各構成と動作について説明する。本実施形態における第1の実施形態との相違点は、バッファ部106を除去し、配線201（停止信号遅延部）を備えた点である。配線201の幅および長さを調整することにより、配線201による信号の遅延時間はΔtd1よりも大きいΔtＬとなっている。
【００５５】
次に、図6を用いて本実施形態の動作を説明する。なお、説明の簡略化のため、サンプリングクロックCKがHからLになるタイミングの動作について説明する。
【００５６】
サンプリング期間が終了しサンプリングクロックCKがHからLになる（時刻t9）と、そのタイミングからΔtd1が経過した後に信号CK´がHからLになり（時刻t10）、2端子スイッチ105がON状態からOFF状態になり、遅延回路101cの最終段の反転回路101dと信号線R16および信号線R17が電気的に切り離された状態となる。サンプリングクロックCKがHからLになったタイミング（時刻t9）からΔtＬが経過した後、信号φ1がHからLになり（時刻t11）、ラッチ＆エンコーダ部103がパルス走行部101中のパルスの位置を検出および保持し、その検出位置に応じたエンコード値を出力する。
【００５７】
信号φ1がHからLになったタイミング（時刻t11）からさらにΔtd2が経過した後に信号φ1´がHからLになり（時刻t12）、カウンタ部102がカウント動作を停止し、カウント値をラッチ部104へ出力する。以降の処理では、特許文献1と同様の処理により、ラッチ＆エンコーダ部103の出力値を下位ビット（4ビット）、ラッチ部104の出力値を上位ビットとして合成したA/D変換結果が得られる。
【００５８】
この時、配線201の遅延時間ΔtＬはΔtd1よりも大きいため、2端子スイッチ105がOFF状態になった後にラッチ＆エンコーダ部103がパルスの位置を検出および保持し、カウンタ部102が動作を停止する。
【００５９】
上述したように、本実施形態によれば、遅延時間ΔtＬを有する配線201をバッファ部106の代わりとして用いることにより、第1の実施形態と比較して、回路構成の簡略化および消費電力の削減を実現しつつ、カウンタ部102での誤カウントの発生を防ぐことができる。
【００６０】
（第3の実施形態）
次に、本発明の第3の実施形態について説明する。図7は、本実施形態に係るA/D変換回路の構成を示している。本実施形態では、図1に示した固体撮像装置中のA/D変換回路100が、図7に示すA/D変換回路300に変更される。図7中で用いている各構成要素において、図2と同一の構成要素には同一の符号を付与し、説明を省略する。
【００６１】
本実施形態における第1の実施形態、第2の実施形態との相違点は、バッファ部301、2端子スイッチ302（第2のスイッチ）を備えた点である。バッファ部301、2端子スイッチ302は2端子スイッチ105とカウンタ部102の間に配置されている。バッファ部301は、入力端子（バッファ入力端子）に入力された2端子スイッチ105からの信号を遅延させて、出力端子（バッファ出力端子）から2端子スイッチ302に出力する。
【００６２】
2端子スイッチ302は、端子302a、端子302bを備え、2端子スイッチ302にはサンプリングクロックCKを逆相にした（反転した）信号XCKが入力される。2端子スイッチ302は、信号XCKがHの時には端子302aと端子302bが接続されたON状態になり、信号XCKがLの時には端子302aと端子302bが切り離されたOFF状態になる。2端子スイッチ302はバッファ部301からの信号を2端子スイッチ105、カウンタ部102、否定論理積NAND回路101aに出力する。
【００６３】
なお、バッファ部301、2端子スイッチ302は2端子スイッチ105と近い位置に配置されるため、上述した配線長の差異による信号遅延が発生する。すなわち、2端子スイッチ302に入力される信号XCKが2端子スイッチ302に到達するタイミングは、サンプリングクロックCKがバッファ部106に到達するタイミングからΔtd1だけ遅延することになる。以降では、サンプリングクロックCKからΔtd1だけ遅延し、サンプリングクロックCKを逆相にした信号を信号XCK´とする。
【００６４】
なお、2端子スイッチ105と2端子スイッチ302の距離はバッファ部106と2端子スイッチ105の距離やラッチ＆エンコーダ部103とカウンタ部102の距離よりも小さく、2端子スイッチ105と2端子スイッチ302の位置による信号遅延は無視している。また、サンプリングクロックCKを逆相にする際の信号遅延は無視している。
【００６５】
次に、図8を用いながら本実施形態の動作を説明する。なお、説明の簡略化のため、サンプリングクロックCKがHからLになるタイミングの動作について説明する。サンプリング期間が終了しサンプリングクロックCKがHからLになる（時刻t13）と、そのタイミングからΔtd1が経過した後に信号CK´がHからLになり（時刻t14）、2端子スイッチ105がON状態からOFF状態になり、遅延回路101c中の最終段の反転回路101dと信号線R16および信号線R17が電気的に切り離された状態となる。また同時に2端子スイッチ302がOFF状態からON状態になり、バッファ部301の出力と信号線R16が電気的に接続され、バッファ部301がフィードバックを形成することになる。
【００６６】
以降では上述した第1の実施形態、第2の実施形態と同様のタイミング、処理方法によりラッチ＆エンコーダ部103およびカウンタ部102が信号を出力し、A/D変換結果を得る。
【００６７】
上述したように、本実施形態によれば、信号CK´がHからLになるタイミング（信号XCK´がLからHになるタイミング）でバッファ部301および2端子スイッチ302がフィードバックを形成するため、第１の実施形態、第２の実施形態と比較して信号線R16がハイインピーダンス状態になる期間を短くすることができる。
【００６８】
（第4の実施形態）
次に、本発明の第4の実施形態について説明する。上述した第1から第3の実施形態において、カウンタ部102の閾値VthCNとラッチ＆エンコーダ部103の閾値VthLTは等しいと考えて説明してきた。しかし、2端子スイッチ105がOFF状態の時に信号線R16の電圧が閾値VthCNと閾値VthLT付近であり、閾値VthCNと閾値VthLTにズレが生じた場合に、例えばラッチ＆エンコーダ部103は信号線R16の電圧をLと判断するが、カウンタ部102は信号線R17の電圧をHと判断してカウントアップしてしまう等の誤動作が考えられる。そこで、本実施形態では閾値VthLTを閾値VthCNよりも低く設定する。
【００６９】
次に、図9を用いて本実施形態の動作を説明する。なお、本実施形態においては第1の実施形態のA/D変換回路100を用いて説明するが、第2の実施形態のA/D変換回路200あるいは第3の実施形態のA/D変換回路300を用いても同様である。また、説明の簡略化のため、サンプリングクロックCKがHからLになり信号φ1がHからLになるタイミングの動作について説明する。
【００７０】
図９（a）は、信号φ1がHからLになったときに信号線R16の電圧がラッチ＆エンコーダ部103によってHと判断される場合を示している。時刻t15において信号線R16の電圧が0Vから上昇し始め、時刻t16において信号φ1がHからLになったとき、信号線R16の電圧は閾値VthLTと閾値VthCNの間にある。このとき、ラッチ＆エンコーダ部103は信号線R16の電圧がHであると判断する。ラッチ＆エンコーダ部103のラッチ部115は図4のようにフィードバックを形成しているため、信号線R16の電圧はラッチ＆エンコーダ部103のHレベル（電源電圧）まで上昇する。
【００７１】
一方、時刻t16からΔtd2が経過した後に信号φ1´がHからLになりカウンタ部102の動作が停止する。時刻t16において信号線R16の電圧すなわち信号線R17の電圧は閾値VthCN以下であるが、時刻t16からΔtd2が経過するまでの間に信号線R16の電圧すなわち信号線R17の電圧は閾値VthCN以上になるため、カウンタ部102はΔtd2の間にカウントアップして動作を停止することになる。なお、時刻t16でラッチ部115がフィードバックを形成し、信号線R16の電圧がラッチ＆エンコーダ部103のHレベル（電源電圧）まで上昇するまでの時間はΔtd2よりも十分に短いため、カウンタ部102は確実にΔtd2の間にカウントアップして動作を停止する。
【００７２】
図9（b）は、信号φ1がHからLになったときに信号線R16の電圧がラッチ＆エンコーダ部103によってLと判断される場合を示している。時刻t17において信号線R16の電圧が0Vから上昇し始め、時刻t18において信号φ1がHからLになったとき、信号線R16の電圧は閾値VthLT、閾値VthCN以下にある。このとき、ラッチ＆エンコーダ部103は信号線R16の電圧がLであると判断する。ラッチ＆エンコーダ部103のラッチ部115は図4のようにフィードバックを形成しているため、信号線R16の電圧はラッチ＆エンコーダ部103のLレベル（0V）まで下降する。
【００７３】
一方、時刻t18のΔtd2後に信号φ1´がHからLになりカウンタ部102の動作が停止する。時刻t18において信号線R16の電圧は閾値VthCN以下であるため、カウンタ部102はカウントアップせず動作を停止する。
【００７４】
上述したように、本実施形態によれば、カウンタ部102の閾値VthLTをラッチ＆エンコーダ部103の閾値VthCNよりも低く設定することで、2端子スイッチ105がOFF状態の時に信号線R16の電圧が閾値VthLTおよび閾値VthCN付近になったとしてもカウンタ部102は誤動作することがない。
【００７５】
以上、実施形態に基づいて本発明を説明したが、本発明は上述した実施形態に限定されるものではなく、本発明の要旨の範囲内で種々の変形や応用が可能なことは勿論である。例えば、第2の実施形態においては第1の実施形態を基にバッファ部106の代わりとして配線201を用いるようにしたが、第3の実施形態においてもバッファ部106の代わりとして配線201を用いることで同様の効果が得られる。
【００７６】
また、第3の実施形態においてはバッファ部301の閾値を閾値VthLTよりも低く設定すると共に閾値VthCNを閾値VthCNよりも低く設定することで、第4の実施形態と同様の効果が得られる。また、第3の実施形態において、バッファ部301と2端子スイッチ302の位置を逆にしても同様の効果が得られる。
【００７７】
また、各実施形態において、否定論理積NAND回路101aの一方の入力端子および信号線R16が2端子スイッチ105の端子105bに接続されているが、否定論理積NAND回路101aの一方の入力端子および信号線R16が2端子スイッチ105の端子105aに接続されるように接続を変更しても同様の効果が得られる。
【符号の説明】
【００７８】
001・・・画素部、002・・・画素、003・・・垂直走査部、004・・・アナログ信号処理部、005，100，200，300・・・ A/D変換回路、006・・・メモリ部、007・・・出力部、008・・・水平走査部、009・・・制御部、0051・・・パルス走行部＆ラッチ部、101・・・パルス走行部、101a・・・否定論理積NAND回路、101b・・・反転回路、101c・・・遅延回路、101d，108，109・・・反転回路、102，0052・・・カウンタ部、103・・・ラッチ＆エンコーダ部、104，115・・・ラッチ部、105，107，110，302・・・2端子スイッチ、105a，105b，107a，107b，110a，110b，302a，302b，T1，T2，T3・・・端子、106，301・・・バッファ部、201・・・配線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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