(57)【要約】【課題】  制御端子が浮遊状態になると、予期しないリーク電流などにより電極に電荷が蓄積され、電極の電位が変動し、スイッチが誤動作してしまう可能性がある。【解決手段】  クーロン力により湾曲させることで第１の信号電極と第２の信号電極とを接触または分離することが可能な架橋部と、前記架橋部を制御するための制御端子とを有するスイッチ素子と、前記制御端子に接続された第１の不揮発性半導体素子と、前記制御端子および前記第１の不揮発性半導体素子に接続された第２の不揮発性半導体素子とを備える。【選択図】  図１
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【特許請求の範囲】
【請求項１】
クーロン力により湾曲させることで第１の信号電極と第２の信号電極とを接触または分離することが可能な架橋部と、前記架橋部を制御するための制御端子とを有するスイッチ素子と、
前記制御端子に接続された第１の不揮発性半導体素子と、
前記制御端子および前記第１の不揮発性半導体素子に接続された第２の不揮発性半導体素子と、
を備えることを特徴とする半導体装置。
【請求項２】
前記第１の不揮発性半導体素子と前記第２の不揮発性半導体素子とは同一導電型であり、前記第１の不揮発性半導体素子の制御端子に加えられる信号の入力と前記第２の不揮発性半導体素子の制御端子に加えられる信号の入力とをそれぞれ独立に制御することを特徴とする請求項1に記載の半導体装置。
【請求項３】
前記第１の不揮発性半導体素子と前記第２の不揮発性半導体素子とは異なる導電型であり、前記第１の不揮発性半導体素子の制御端子と前記第２の不揮発性半導体素子の制御端子とは電気的に接続されていることを特徴とする請求項1に記載の半導体装置。
【請求項４】
前記第１の不揮発性半導体素子及び前記第２の不揮発性半導体素子は共通の電荷蓄積層を有することを特徴とする請求項３に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体集積装置に係わり、特に不揮発性メモリユニットと機械式スイッチを備えたプログラマブルデバイス装置に関する。
【背景技術】
【０００２】
近年のLSI市場において、LSI生産後にユーザーがLSI内部の論理情報を制御できるデバイス（PLD: Programmable Logic Devices）として、FPGA（Field Programmable Gate Array）等の製品が使用されている。FPGAは論理情報を記憶するためのメモリユニットを備え、前記メモリに格納された情報に基づき、複数の信号配線どうしを接続または切断することにより、論理回路を実現している。
【０００３】
従来のFPGAにおけるメモリとしてSRAMの代わりに浮遊ゲート構造を有するトランジスタ（以下ではFGトランジスタと称する）を用いることで、電源を切っても情報が保持される構造が特許文献1に開示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平9-147579号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
FGトランジスタを一つだけ用いた構造では、FGトランジスタが高抵抗状態の際、スイッチのオンオフを切り替えるための制御端子が電気的に浮遊状態になり得る。制御端子が浮遊状態になると、予期しないリーク電流などにより電極に電荷が蓄積され、電極の電位が変動し、スイッチが誤動作してしまう可能性がある。もしくは、その電極の近傍の別の電極に何らかの信号が印加されたときに、これらの電極どうしの容量結合によって、制御端子の電位が変動し、やはりスイッチが誤動作してしまうことも考えられる。
【課題を解決するための手段】
【０００６】
本発明の半導体装置は、クーロン力により湾曲させることで第１の信号電極と第２の信号電極とを接触または分離することが可能な架橋部と、前記架橋部を制御するための制御端子とを有するスイッチ素子と、前記制御端子に接続された第１の不揮発性半導体素子と、前記制御端子および前記第１の不揮発性半導体素子に接続された第２の不揮発性半導体素子とを備えることを特徴とする。
【図面の簡単な説明】
【０００７】
【図１】本発明の第一の実施形態を示す回路図である。
【図２】本発明の第一の実施形態における二つのFGトランジスタのＩ−Ｖ特性を示す図である。
【図３】本発明の実施形態におけるスイッチ素子の断面図である。
【図４】本発明の実施形態におけるスイッチ素子の断面図である。
【図５】本発明の第二の実施形態を示す回路図である。
【図６】本発明の第二の実施形態における二つのFGトランジスタのＩ−Ｖ特性を示す図である。
【図７】本発明の第三の実施形態を示す回路図である。
【図８】本発明の第三の実施形態における二つのFGトランジスタのＩ−Ｖ特性を示す図である。
【発明を実施するための形態】
【０００８】
（第一の実施形態）
図１は、本発明の半導体装置の第一の実施形態を示す回路図である。図１のFPGAにおいては、基本的な構成としてスイッチ素子、メモリユニットがある。本発明のFPGAにおいては、スイッチ素子としてMEMS（Micro Electro Mechanical Systems）スイッチが用いられ、メモリユニットとしてFGトランジスタが二つ用いられている。
【０００９】
スイッチ素子101の二つの端子はそれぞれ配線104および配線105に接続されており、スイッチ素子101のON、OFFによって配線104と配線105との接続、切断を切り替えることが可能となる。スイッチ素子101は制御端子106によりON/OFFが切り替えられる。制御端子106はFGトランジスタ（第１の不揮発性半導体素子）102のドレイン端子およびFGトランジスタ（第２の不揮発性半導体素子）103のドレイン端子に共通に接続される。
【００１０】
FGトランジスタ102とFGトランジスタ103は、それぞれのゲート電極に加えられる入力によって、いずれかが高抵抗状態（オフ状態）のときはもう一方は低抵抗状態（オン状態）にプログラムされる。例えばFGトランジスタ102がオンのときFGトランジスタ103はオフであり、逆にFGトランジスタ102がオフのときFGトランジスタ103はオンである。これによってスイッチ素子の制御端子106はFGトランジスタ102またはFGトランジスタ103を介して、端子107と端子108のいずれかに接続される。
【００１１】
FGトランジスタ102のソース端子107とFGトランジスタ103のソース端子108は、それぞれ異なる電位に接続される。例えば第一の実施形態では、端子107には電源電位VDDが、端子108には接地電位VSSがそれぞれ接続される。FGトランジスタ102がオンでFGトランジスタ103がオフの場合、MEMSの制御端子106の電位はFGトランジスタの抵抗比によって決定される。FGトランジスタ102のオン抵抗をR1ON、FGトランジスタ103のオフ抵抗をR2OFFとして、制御端子106の電位をVM1とすると、VM1は
【数１】
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となる。スイッチ素子101がオン状態になるのに必要な電圧をVP（VDDとVSSとの間の任意の電位）とすると、VM1がVPより大きい場合にはスイッチ素子はオン状態となる。
【００１２】
FGトランジスタ102がオフでFGトランジスタ103がオンの状態にプログラムされている場合、制御端子106はVSSに近い電位VM2に固定される。VM2はFGトランジスタ102のオフ抵抗R1OFFとFGトランジスタ103のオン抵抗R2ONを用いて以下のように表される。
【数２】
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【００１３】
VM2の電位がVPよりも小さい場合スイッチ素子はオフ状態となるため、配線104と配線105とは接続されない。
【００１４】
上記の手法を用いると、FGトランジスタのプログラム状態に応じて、スイッチ素子101のオン、オフを制御することが出来る。FGトランジスタのオン、オフは電源を切っても保持されるため、スイッチ素子101をオンするかオフするかの情報も、電源を切っても保持される。したがって再度電源を入れた場合は、FGトランジスタに記憶された情報に応じて、スイッチ素子はオンまたはオフの状態へと切り替わる。
【００１５】
スイッチ素子101は、制御端子106からの入力のみによってオン、オフが決定される。従って制御端子106の電位がVPより大きい場合には確実にオン状態となり、逆に制御端子106の電位がVPより小さい場合には確実にオフ状態にならなければならない。
【００１６】
本発明での使用を想定しているスイッチ素子は、複数の電極間にはたらくクーロン力によってスイッチのオン、オフが切り替わる。図３（ａ）はスイッチ素子101の構造の一例を示す図、図３（ｂ）は図３（ａ）を上方から見た図、図３（ｃ）は図３（ａ）を左側方から見た図である。可動部205の一表面には電極204が載置されており、可動部205に形成された貫通孔を介して他表面に形成された配線208に接続されている。同様に可動部205の一表面には電極201が載置されており、可動部205に形成された貫通孔を介して他表面に形成された配線207に接続されている。
【００１７】
スイッチ素子101は可動部205を有しており、スイッチがオン状態のときには電極203と電極204との間にはたらくクーロン力によって可動部205が湾曲し、その結果電極201と電極202が接触する。スイッチがオフ状態のときには電極201と電極202は接触しない。
【００１８】
電極203と配線208は、その一方が制御端子106に接続され、もう一方の電極は電位が固定された別の端子に接続される。例えば、電極203はそのまま配線として制御端子106に接続され、配線208は接地電位VSSに接続される。
【００１９】
電極204は、その電位が固定されていることが望ましい。スイッチ素子のオン、オフは電極203と電極204との電位差によって決定するため、もし電極204の電位が変動する場合、スイッチ素子101の状態は制御端子106から電極203に入力される信号のみによって一意に決まらなくなる。
【００２０】
配線207と電極202は、その一方が配線104に、もう一方が配線105に接続される。スイッチ素子101がオン状態のときには電極201と電極202が接触しているため、配線104と配線105は互いに電気的に接続される。逆にスイッチ素子101がオフ状態のときには電極201と電極202は離れており、配線104と配線105とは電気的に切断されている。
【００２１】
図３のスイッチ素子101の構成では、スイッチ素子101のオン、オフは制御端子106に入力される信号のみで決まり、配線104の電位や配線105の電位に影響されない。したがって制御端子106の入力以外の予期しない要因によりスイッチ素子101が誤動作することが防がれる。
【００２２】
絶縁膜206は、電極203を覆う形で配置され、クーロン力によって電極203と電極204が直接接触してしまうことを防ぐ役割を果たしている。図では絶縁膜206は電極203を覆うように配置しているが、その代わりに電極204を覆うように配置してもよく、または電極203、電極204の両方を覆うように配置してもよい。
【００２３】
ただし、可動部205側に絶縁膜206が配置された場合、可動域全体のヤング率が変化し、スイッチ素子のVPにも変化が生じる。したがってVPの制御のためには絶縁膜206の材質（ヤング率等のパラメータを含めた）や膜厚等を適切に設計しなければならない。
【００２４】
図４はスイッチ素子の他の例を示す図である。図４（ａ）はスイッチ素子101の構造の一例を示す図、図４（ｂ）は図４（ａ）を上方から見た図、図４（ｃ）は図４（ａ）を左側方から見た図である。図３と異なる部分は電極901に接続される配線がなく、固定部909上には電極902の他に電極908が形成され、可動部905が固定部909方向に動き、電極901が電極902、908に接触することによって、図１において配線104と配線105とが電気的に接続される。その他の構成は図３の構成と同じであるので、説明を省略する。
【００２５】
第一の実施形態によれば、電源が入っているときにはスイッチ素子101の制御端子106の電位はVM1またはVM2に固定されている。そのため制御端子106の電位が浮遊状態であるときに発生する、リーク電流等の予期しない要素によって電極106に電荷が蓄積されることによるスイッチ素子の誤動作を防ぐことが可能となる。
【００２６】
スイッチ素子101は、FGトランジスタ102、103とは別の層に作製される。スイッチ素子101の代わりにMOSトランジスタを用いた場合、FGトランジスタとMOSトランジスタを同一基板上に作製しなければならない。しかし、この場合には、FGトランジスタが作製される領域とMOSトランジスタが作製される領域との間に、製造工程の作り分けのためのマージンが必要となる。そのため、MOSトランジスタのみを作製する場合の半導体装置全体の面積や、もしくはFGトランジスタのみを作製する場合の半導体装置全体の面積よりもチップ面積が大きくなる。本発明の場合には同一ウェル上にFGトランジスタのみを作製するため、スイッチ素子としてMOSトランジスタを用いた場合よりも回路面積を縮小することができる。
【００２７】
また、スイッチ素子101の代わりにMOSトランジスタを用いる場合はMOSトランジスタをFGトランジスタと離れたエリアに作製せねばならず、MOSトランジスタ・FGトランジスタ間の配線が長くなり動作速度の低下が起こりうるが、第一の実施形態の構成では、例えばFGトランジスタ102,103の上の層にスイッチ素子101を作製すればよく、FGトランジスタ・スイッチ素子間の配線を短くすることができ、動作速度の低下を防ぐことができる。
【００２８】
（第二の実施形態）
図５は本発明の半導体装置の第二の実施形態を示す回路図である。第二の実施形態においても、第一の実施形態と同様、基本的な構成としてスイッチ素子、メモリユニットがある。本実施形態のFPGAでは、スイッチ素子301、メモリユニットとして、nチャネルのFGトランジスタ302とpチャネルのFGトランジスタ303が用いられており、FGトランジスタ302、303のゲートは共通の端子309に接続される。
【００２９】
端子309に正の電圧VPROG1を印加すると、FGトランジスタ302のフローティングゲートとFGトランジスタ303のフローティングゲートとに基板から電子が注入される。これによりFGトランジスタ302、303の閾値電圧はいずれも正の方向に移動する。これによりFGトランジスタ302はオフ状態となり、FGトランジスタ303はオン状態となる。
【００３０】
上記と逆に、端子309に負の電圧VPROG2を印加すると、FGトランジスタ302のフローティングゲートとFGトランジスタ303のフローティングゲートからは、ともに電子が基板へと抜ける。これによりFGトランジスタ302とFGトランジスタ303の閾値電圧はいずれも負の方向に移動する。つまりFGトランジスタ302はオン状態になり、FGトランジスタ303はオフ状態となる。
【００３１】
FGトランジスタ302がオン状態のときの閾値電圧をVTn1、オフ状態のときの閾値電圧をVTn2とする。またFGトランジスタ303がオン状態のときの閾値電圧をVTp1、オフ状態のときの閾値電圧をVTp2とする。
【００３２】
つまり端子309にVPROG1を加えることで、FGトランジスタ302の閾値電圧はVTn1からVTn2に変化し、FGトランジスタ303の閾値電圧はVTp2からVTp1へと移動する。
【００３３】
逆に端子309にVPROG2を加えると、FGトランジスタ302の閾値電圧はVTn2からVTn1に変化し、FGトランジスタ303の閾値電圧はVTp1からVTp2へと移動する。
【００３４】
FPGAとして動作させる際には、端子309にはVREAD1の電圧が印加される。ここで、VREAD1、VTn1、VTn2、VTp1、VTp2は、
【数３】
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の関係を満たしている必要がある。したがって、基板の不純物濃度などを調節することによってあらかじめ閾値電圧を調節しなければならない。例えば、ゲート長が数１０ナノメートルのFGトランジスタを仮定し、VREAD1＝0.5Ｖとすると、FGトランジスタ302の基板の不純物濃度は10×1018ｃｍ-3となり、FGトランジスタ303の基板の不純物濃度は10×1017ｃｍ-3が適当な値であると予測される。
【００３５】
FGトランジスタ302のソース端子307、FGトランジスタ303のソース端子308には、VDDもしくはVSSが接続される。端子307をVDDに接続するときには端子308はVSSに接続される。その逆に端子307をVSSに接続し、端子308をVDDに接続してもよい。
【００３６】
ここでは端子307にVDDが、端子308にVSSが接続されている場合について考える。このとき、端子309に印加される電位はVREAD1である。この場合、FGトランジスタ302がオフ状態に、FGトランジスタ303がオン状態になっているときには、スイッチ素子301の制御端子306の電位はVSSに近く、スイッチ素子301はオフ状態のままである。一方で、FGトランジスタ302がオン状態で、FGトランジスタ303がオフ状態になっているときには、電極306の電位はVDD近くまで持ち上げられ、スイッチ素子301がオン状態になる。
【００３７】
第一の実施形態においては、FGトランジスタ102のゲート端子109とFGトランジスタ103のゲート端子110には、それぞれ別の入力信号を印加しなければならない。つまりFGトランジスタ102とFGトランジスタ103の両方の抵抗状態を変化させるには、これらを一つずつプログラムさせてやる必要があり、時間を要する。
【００３８】
第二の実施形態を用いれば、2つのFGトランジスタ302、303は共通の端子309からの入力信号でプログラムできる。つまり書き換えは1回のみの入力で可能であり、書き換え速度の向上につながる。
【００３９】
（第三の実施形態）
図７は、本発明の半導体装置の第三の実施形態を示す回路図である。本実施形態の第二の実施形態と異なる点は2つのFGトランジスタ502、503がフローティングゲート510を共有している点であり、その他FPGAにおけるスイッチ素子としてスイッチ素子501が用いられ、メモリユニットとして、nチャネルのFGトランジスタ502とpチャネルのFGトランジスタ503を用いており、FGトランジスタ502のゲートとFGトランジスタ503のゲートは共通の端子509に接続される点は第二の実施形態と共通である。
【００４０】
端子509に正の電圧VPROG3を印加すると、共通のフローティングゲート510には、基板から電子が注入される。これによりFGトランジスタ502とFGトランジスタ503の閾値電圧はいずれも正の方向に移動する。つまりFGトランジスタ502はオフ状態になり、FGトランジスタ503はオン状態となる。
【００４１】
上記と逆に、端子509に負の電圧VPROG4を印加すると、共通のフローティングゲート510からは、電子が基板へと抜ける。これによりnチャネルFGトランジスタ502とpチャネルFGトランジスタ503の閾値電圧はいずれも負の方向に移動する。つまりFGトランジスタ502はオン状態になり、FGトランジスタ503はオフ状態となる。
【００４２】
FGトランジスタ502がオン状態のときの閾値電圧をVTn3、オフ状態のときの閾値電圧をVTn4とする。またFGトランジスタ503がオン状態のときの閾値電圧をVTp3、オフ状態のときの閾値電圧をVTp4とする。
【００４３】
つまり端子509にVPROG3を加えることで、FGトランジスタ502の閾値電圧はVTn3からVTn4に変化し、FGトランジスタ503の閾値電圧はVTp4からVTp3へと移動する。
【００４４】
逆に端子509にVPROG4を加えると、FGトランジスタ502の閾値電圧はVTn4からVTn3に変化し、FGトランジスタ503の閾値電圧はVTp3からVTp4へと移動する。
【００４５】
FPGAとして動作させる場合には、端子509にはVREAD2の電圧が印加される。VREAD2、VTn3、VTn4、VTp3、VTp4は、
【数４】
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【数５】
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の関係を満たしている必要がある。したがって、基板の不純物濃度などを調節することによってあらかじめ閾値電圧を調節しなければならない。例えば、ゲート長が数１０ナノメートルのFGトランジスタを仮定し、VREAD1＝0.5Ｖとすると、FGトランジスタ502の基板の不純物濃度は10×1018ｃｍ-3となり、FGトランジスタ503の基板の不純物濃度は10×1017ｃｍ-3が適当な値であると予測される。
【００４６】
FGトランジスタ502のソース端子507とFGトランジスタ503のソース端子508には、VDDもしくはVSSが接続される。端子507をVDDに接続するときには端子508はVSSに接続される。その逆に端子507をVSSに接続し、端子508をVDDに接続してもよい。
【００４７】
ここでは端子507にVDDが、端子508にVSSが接続されている場合について考える。このとき、端子509に印加される電位はVREAD2である。この場合、FGトランジスタ502がオフ状態に、FGトランジスタ503がオン状態になっているときには、スイッチ素子501の制御端子506の電位はVSSに近く、スイッチ素子501はオフ状態のままである。一方で、FGトランジスタ502がオン状態で、FGトランジスタ503がオフ状態になっているときには、電極506の電位はVDD近くまで持ち上げられ、スイッチ素子501がオン状態になる。
【００４８】
第三の実施形態を用いれば、端子509にVPROG3を印加したとき、FGトランジスタ502には反転層チャネルが形成され、トランジスタ502のソースドレイン拡散層から前記反転層チャネルを介して、フローティングゲート510に電子が注入される。注入された電子はFGトランジスタ502の閾値電圧を変調すると同時に、フローティングゲート510の内部で拡散し、FGトランジスタ503の閾値電圧も変調しうる。
【００４９】
本実施形態によれば、FGトランジスタ503の基板の不純物濃度が低く、FGトランジスタ503の基板からフローティングゲート510に十分な量の電子を供給できないためにFGトランジスタの閾値電圧を変調することができない場合も、FGトランジスタ502のソースドレイン拡散層からフローティングゲート510に電子を供給することができるため、FGトランジスタの閾値電圧を変調することが可能となる。
【００５０】
なお、本発明は上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。
【符号の説明】
【００５１】
１０１、３０１、５０１                                  スイッチ素子
１０２、１０３、３０２、３０３、５０２、５０３          FGトランジスタ
１０４、１０５、２０７、２０８                          配線
１０６、３０６、５０６                                  制御端子
１０７、１０８、３０７、３０８、３０９、５０７、５０８、５０９  端子
２０１、２０２、２０３、２０４                          電極
２０５                                                  可動部
２０６                                                  絶縁膜
【図１】
2012079889.tif 000008
【図２】
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【図３】
2012079889.tif 000010
【図４】
2012079889.tif 000011
【図５】
2012079889.tif 000012
【図６】
2012079889.tif 000013
【図７】
2012079889.tif 000014
【図８】
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