(57)【要約】【課題】メモリブロックを縮小化可能な不揮発性半導体記憶装置を提供する。【解決手段】一態様に係る不揮発性半導体記憶装置は、半導体基板、メモリストリング、複数の第１導電層、第２導電層、及び第３導電層を有する。メモリストリングは、半導体基板に対して垂直方向に直列接続された複数のメモリセル、ダミートランジスタ、及びバックゲートトランジスタを有する。複数の第１導電層は、メモリセルのゲートと電気的に接続されている。第２導電層は、ダミートランジスタのゲートと電気的に接続されている。第３導電層は、バックゲートトランジスタのゲートと電気的に接続されている。第２導電層は、第３導電層と短絡している。【選択図】図３
2012204684.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
半導体基板に対して垂直方向に直列接続された複数のメモリセル、ダミートランジスタ、及びバックゲートトランジスタを有するメモリストリングと、
前記メモリセルのゲートと電気的に接続された複数の第１導電層と、
前記ダミートランジスタのゲートと電気的に接続された第２導電層と、
前記バックゲートトランジスタのゲートと電気的に接続された第３導電層とを備え、
前記第２導電層は、前記第３導電層と短絡している
ことを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記ダミートランジスタは、前記メモリストリング内に一対設けられ、
前記第２導電層は、前記一対のダミートランジスタそれぞれに対応して同層に一対設けられ、
一対の前記第２導電層の少なくとも一方は、前記第３導電層と短絡している
ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
一対の前記第２導電層は、共に前記第３導電層と短絡している
ことを特徴とする請求項２記載の不揮発性半導体記憶装置。
【請求項４】
前記第２導電層は、複数の前記第１導電層よりも上層に設けられている
ことを特徴とする請求項１乃至請求項３のいずれか１項記載の不揮発性半導体記憶装置。
【請求項５】
前記第１導電層及び前記第２導電層の上層に設けられ、前記半導体基板に対して平行に延びる上部配線層と、
前記半導体基板に対して垂直方向に延びる複数のプラグ層とを更に備え、
複数の前記プラグ層の１つは、前記第２導電層と前記上部配線層とを接続し、
複数の前記プラグ層の他の１つは、前記第３導電層と前記上部配線層とを接続する
ことを特徴とする請求項１乃至請求項４のいずれか１項記載の不揮発性半導体記憶装置。
【請求項６】
前記半導体基板に対して垂直方向に延びる柱状半導体層を備え、
前記柱状半導体層は、第１の長さの直径を有し、
複数の前記第１導電層、及び前記第２導電層は、各々、前記半導体基板と平行な第１方向に前記第１の長さの２倍の第２の長さの幅を有し、前記第１方向に前記第１の長さの間隔をもって配列された複数の櫛歯部を備え、
複数の前記上部配線層は、前記第１方向に前記第１の長さの幅を有し、前記第１方向に前記第１の長さの間隔をもって配置される
ことを特徴とする請求項５記載の不揮発性半導体記憶装置。
【請求項７】
前記メモリストリングは、
前記半導体基板に対して垂直方向に延び、複数の前記メモリセルのボディ、前記ダミートランジスタのボディとして機能する一対の柱状半導体層と、
一対の前記柱状半導体層の下端を連結し、前記バックゲートトランジスタのボディとして機能する連結半導体層と、
前記柱状半導体層の側面、及び前記連結半導体層の側面を取り囲むように形成された電荷蓄積層とを備え、
複数の前記第１導電層は、前記電荷蓄積層を介して前記柱状半導体層の側面を取り囲むように形成され、
前記第２導電層は、前記電荷蓄積層を介して前記柱状半導体層の側面を取り囲むように形成され、
前記第３導電層は、前記電荷蓄積層を介して前記連結半導体層を取り囲むように形成されている
ことを特徴とする請求項１乃至請求項６のいずれか１項記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
実施形態は、電気的にデータの書き換えが可能な不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
近年、メモリの集積度を高めるために、メモリセルを３次元的に配置した半導体記憶装置（３次元型半導体記憶装置）が提案されている。
【０００３】
上記のような３次元型半導体記憶装置においては、一般に、平面型半導体記憶装置（平面ＮＡＮＤフラッシュ）と比較して、消去単位となるメモリブロックのサイズが大きい。
【０００４】
また、ブロックサイズが大きくなると、平面型半導体記憶装置との間の互換性を保つことが難しく、メモリコントローラ等のシステム設計を変更する必要が生じる。その結果、３次元型半導体記憶装置において、消去単位とするメモリブロックのサイズを小さくする構造が必要とされている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００７−２６６１４３号公報
【特許文献２】特開２００９−１４６９５４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明は、メモリブロックを縮小化可能な不揮発性半導体記憶装置を提供する。
【課題を解決するための手段】
【０００７】
一態様に係る不揮発性半導体記憶装置は、半導体基板、メモリストリング、複数の第１導電層、第２導電層、及び第３導電層を有する。メモリストリングは、半導体基板に対して垂直方向に直列接続された複数のメモリセル、ダミートランジスタ、及びバックゲートトランジスタを有する。複数の第１導電層は、メモリセルのゲートと電気的に接続されている。第２導電層は、ダミートランジスタのゲートと電気的に接続されている。第３導電層は、バックゲートトランジスタのゲートと電気的に接続されている。第２導電層は、第３導電層と短絡している。
【図面の簡単な説明】
【０００８】
【図１】第１の実施の形態に係る不揮発性半導体記憶装置のブロック図である。
【図２】第１の実施の形態に係るメモリブロックＭＢの回路図である。
【図３】第１の実施の形態に係るメモリブロックＭＢの概略斜視図である。
【図４】第１の実施の形態に係るメモリブロックＭＢの断面図である。
【図５】図４の拡大図である。
【図６】第１の実施の形態に係るバックゲート導電層３１、ワード線導電層４１（１）〜４１（Ｎ）を示す上面図である。
【図７】第１の実施の形態に係るソース側導電層５１ａ、及びドレイン側導電層５１ｂを示す上面図である。
【図８】比較例における複数の上部配線層７１の本数とメモリブロックＭＢのサイズとの関係を示す図である。
【図９】Ｎ＝４、Ｍ＝３とした場合の比較例の上面図である。
【図１０】第１の実施の形態における複数の上部配線層７１の本数とメモリブロックＭＢのサイズとの関係を示す図である。
【図１１】Ｎ＝４、Ｍ＝３とした場合の第１の実施の形態の上面図である。
【図１２】第１の実施の形態に係る不揮発性半導体記憶装置の各種動作を示す図である。
【図１３】第２の実施の形態に係るメモリブロックＭＢの回路図である。
【図１４】第３の実施の形態に係るメモリブロックＭＢの回路図である。
【図１５】Ｎ＝４、Ｍ＝３とした場合の第３の実施の形態の上面図である。
【図１６】第４の実施の形態に係るメモリブロックＭＢの回路図である。
【図１７】Ｎ＝４、Ｍ＝３とした場合の第４の実施の形態の上面図である。
【図１８】他の実施の形態に係るメモリブロックＭＢの概略斜視図である。
【発明を実施するための形態】
【０００９】
以下、図面を参照して、不揮発性半導体記憶装置の一の実施の形態について説明する。
【００１０】
［第１の実施の形態］
先ず、図１を参照して、第１の実施の形態に係る不揮発性半導体記憶装置の構成について説明する。図１は、第１の実施の形態に係る不揮発性半導体記憶装置のブロック図である。
【００１１】
第１の実施の形態に係る不揮発性半導体記憶装置は、図１に示すように、メモリセルアレイ１１、ロウデコーダ１２、１３、センスアンプ１４、カラムデコーダ１５、及び制御信号生成部１６を備える。
【００１２】
メモリセルアレイ１１は、図１に示すように、複数のメモリブロックＭＢを有する。各メモリブロックＭＢは、３次元マトリクス状に配列された複数のメモリトランジスタＭＴｒ（メモリセル）を有し、データ消去動作を実行する場合において、一括で消去される最小消去単位を構成する。メモリトランジスタＭＴｒは、ロウ方向、カラム方向、及び積層方向にマトリクス状（３次元的）に配置されている。
【００１３】
ロウデコーダ１２、１３は、図１に示すように、制御信号入力部１６から入力されたブロックアドレス信号等をデコードし、メモリセルアレイ１１を制御する。センスアンプ１４は、メモリセルアレイ１１からデータを読み出す。カラムデコーダ１５は、カラムアドレス信号をデコードし、センスアンプ１４を制御する。制御信号生成部１６は、基準電圧を昇圧させて、プログラム動作や消去動作に必要となる高電圧を生成し、さらに、制御信号を生成し、ロウデコーダ１２、１３、センスアンプ１４、及びカラムデコーダ１５を制御する。
【００１４】
次に、図２を参照して、メモリブロックＭＢの具体的構成について説明する。メモリブロックＭＢは、複数のメモリユニットＭＵを有する。
【００１５】
メモリユニットＭＵの一端はビット線ＢＬに接続され、メモリユニットＭＵの他端はソース線ＳＬに接続される。複数のビット線ＢＬは、ロウ方向に配列され、カラム方向に延びるように形成される。複数のビット線ＢＬは、複数のメモリブロックＭＢ間で共有されるように形成される。複数のソース線ＳＬは、ロウ方向及びカラム方向に延びるように形成される。１つのメモリブロックＭＢ中には、複数のメモリユニットＭＵがロウ方向、及びカラム方向にマトリクス状に配置される。メモリユニットＭＵは、メモリストリングＭＳ、ソース側選択トランジスタＳＳＴｒ、及びドレイン側選択トランジスタＳＤＴｒを有する。第１の実施の形態では、１つのメモリブロックＭＢにおいて、メモリユニットＭＵは、ロウ方向にＬ個、カラム方向にＭ個配列される。
【００１６】
メモリストリングＭＳは、図２に示すように、直列接続されたメモリトランジスタＭＴｒ（１）〜ＭＴｒ（２（Ｎ−１））、ダミートランジスタＤＴｒ−ｓ、ＤＴｒ−ｄ、及びバックゲートトランジスタＢＴｒを有する。これらメモリトランジスタＭＴｒ（１）〜ＭＴｒ（２（Ｎ−１））、ダミートランジスタＤＴｒ−ｓ、ＤＴｒ−ｄ、及びバックゲートトランジスタＢＴｒは、半導体基板に対して垂直方向に並ぶ。１つのメモリストリングＭＳは、バックゲートトランジスタＢＴｒの位置（メモリストリングＭＳの中間位置）で折り返され、断面方向においてＵ字形状を有している。
【００１７】
メモリトランジスタＭＴｒ（１）〜ＭＴｒ（Ｎ−１）、ＭＴｒ（Ｎ）〜ＭＴｒ（２（Ｎ−１））は、データ記憶のためのメモリセルとして機能するトランジスタであり、互いに直列接続される。ダミートランジスタＤＴｒ−ｓ、ＤＴｒ−ｄは、メモリトランジスタＭＴｒと略同一の構造を有するが、データ記憶のためには用いられない。ダミートランジスタＤＴｒ−ｓのドレインは、メモリトランジスタＭＴｒ（１）のソースに接続され、ダミートランジスタＤＴｒ−ｄのソースは、メモリトランジスタＭＴｒ（２（Ｎ−１））のドレインに接続される。バックゲートトランジスタＢＴｒは、メモリトランジスタＭＴｒ（Ｎ−１）とメモリトランジスタＭＴｒ（Ｎ）との間に接続される。
【００１８】
メモリトランジスタＭＴｒ（１）〜ＭＴｒ（２（Ｎ−１））は、その電荷蓄積層に電荷を蓄積することによって、その閾値電圧を変化させ、この閾値電圧に応じたデータを保持する。
【００１９】
１つのメモリブロックＭＢ中にＬ行Ｍ列にマトリクス状に配列されたメモリトランジスタＭＴｒ（１）のゲートには、ワード線ＷＬ（１）が共通接続される。同様に、１つのメモリブロックＭＢ中にマトリクス状に配列されたメモリトランジスタＭＴｒ（２）〜ＭＴｒ（２（Ｎ−１））のゲートには、それぞれワード線ＷＬ（２）〜ＷＬ（２（Ｎ−１））が共通接続される。
【００２０】
また、１つのメモリブロックＭＢ中にＬ行Ｍ列にマトリクス状に配列されたダミートランジスタＤＴｒ−ｓ、ＤＴｒ−ｄのゲートには、各々、ダミーワード線ＳＤＷＬ、ＤＤＷＬが共通接続される。Ｌ行Ｍ列に配列されたバックゲートトランジスタＢＴｒのゲートには、バックゲート線ＢＧが共通接続される。そして、第１の実施の形態において、バックゲート線ＢＧとダミーワード線ＳＤＷＬは短絡される。詳細は後述するが、この短絡により第１の実施の形態は、メモリブロックＭＢのサイズを縮小化することができる。
【００２１】
ソース側選択トランジスタＳＳＴｒのドレインは、ダミートランジスタＤＴｒ−ｓのソースに接続される。ソース側選択トランジスタＳＳＴｒのソースは、ソース線ＳＬに接続される。ロウ方向に１列に並ぶソース側選択トランジスタＳＳＴｒのゲートには、１本のソース側選択ゲート線ＳＧＳが共通接続される。
【００２２】
ドレイン側選択トランジスタＳＤＴｒのソースは、ダミートランジスタＤＴｒ−ｄのドレインに接続される。ドレイン側選択トランジスタＳＳＴｒのドレインは、ビット線ＢＬに接続される。また、ロウ方向に１列に並ぶドレイン側選択トランジスタＳＤＴｒのゲートには、１本のドレイン側選択ゲート線ＳＧＤが共通接続される。
【００２３】
次に、図３及び図４を参照して、第１の実施の形態に係るメモリセルアレイの構造について説明する。図３及び図４は、１つのメモリブロックＭＢを代表的に図示している。このようなメモリブロックＭＢが、ビット線ＢＬを共有して、カラム方向に繰り返して形成される。
【００２４】
１つのメモリブロックＭＢは、図３及び図４に示すように、基板２０上に順次積層されたバックゲート層３０、メモリ層４０、選択トランジスタ層５０、及び配線層６０を有する。バックゲート層３０は、バックゲートトランジスタＢＴｒとして機能する。メモリ層４０は、メモリトランジスタＭＴｒ（１）〜ＭＴｒ（２（Ｎ−１））、及びダミートランジスタＤＴｒ−ｓ、ＤＴｒ−ｄとして機能する。選択トランジスタ層５０は、ドレイン側選択トランジスタＳＤＴｒ、及びソース側選択トランジスタＳＳＴｒとして機能する。配線層６０は、ソース線ＳＬ、及びビット線ＢＬとして機能する。
【００２５】
バックゲート層３０は、図３及び図４に示すように、バックゲート導電層３１を有する。バックゲート導電層３１は、バックゲート線ＢＧ、及びバックゲートトランジスタＢＴｒのゲートとして機能する。バックゲート導電層３１は、基板２０と平行なロウ方向及びカラム方向に２次元的に、板状に広がるように形成される。バックゲート導電層３１は、例えば、ポリシリコン（ｐｏｌｙ−Ｓｉ）の材料を用いる。
【００２６】
バックゲート層３０は、図４に示すように、メモリゲート絶縁層４３、及び連結半導体層４４Ｂを有する。メモリゲート絶縁層４３は、連結半導体層４４Ｂとバックゲート導電層３１との間に設けられている。連結半導体層４４Ｂは、バックゲートトランジスタＢＴｒのボディ（チャネル）として機能する。連結半導体層４４Ｂは、バックゲート導電層３１を掘り込むように形成される。連結半導体層４４Ｂは、上面からみてカラム方向を長手方向とする略矩形状に形成される。連結半導体層４４Ｂは、１つのメモリブロックＭＢ中でロウ方向及びカラム方向にマトリクス状に形成される。連結半導体層４４Ｂは、例えば、ポリシリコン（ｐｏｌｙ−Ｓｉ）の材料を用いる。
【００２７】
メモリ層４０は、図３及び図４に示すように、バックゲート層３０の上層に形成される。メモリ層４０は、Ｎ層のワード線導電層４１（１）〜４１（Ｎ）を有する。ワード線導電層４１（１）は、ワード線ＷＬ（Ｎ−１）、及びメモリトランジスタＭＴｒ（Ｎ−１）のゲートとして機能する。また、ワード線導電層４１（１）は、ワード線ＷＬ（Ｎ）、及びメモリトランジスタＭＴｒ（Ｎ）のゲートとしても機能する。同様に、ワード線導電層４１（２）〜４１（Ｎ−１）は、各々、ワード線ＷＬ（Ｎ−２）〜ＷＬ（１）、及びメモリトランジスタＭＴｒ（Ｎ−２）〜ＭＴｒ（１）のゲートとして機能する。また、ワード線導電層４１（２）〜４１（Ｎ−１）は、各々、ワード線ＷＬ（Ｎ）〜ＷＬ（２（Ｎ−１））、及びメモリトランジスタＭＴｒ（Ｎ）〜ＭＴｒ（２（Ｎ−１））のゲートとしても機能する。ワード線導電層４１（Ｎ）は、ダミーワード線ＳＤＷＬ、及びダミートランジスタＤＴｒ−ｓのゲートとして機能する。また、ワード線導電層４１（Ｎ）は、ダミーワード線ＤＷＬ、及びダミートランジスタＤＴｒ−ｄのゲートとしても機能する。
【００２８】
ワード線導電層４１（１）〜４１（Ｎ）は、その上下間に層間絶縁層４５を挟んで積層される。ワード線導電層４１（１）〜４１（Ｎ）は、カラム方向にピッチ３Ｆをもってロウ方向（図４の紙面垂直方向）を長手方向として延びるように形成される。ワード線導電層４１（１）〜４１（Ｎ）は、例えば、ポリシリコン（ｐｏｌｙ−Ｓｉ）の材料を用いる。ダミーワード線ＳＤＷＬとして機能するワード線導電層４１（Ｎ）は、バックゲート導電層３１と短絡している。
【００２９】
メモリ層４０は、図４に示すように、メモリゲート絶縁層４３、及び柱状半導体層４４Ａを有する。メモリゲート絶縁層４３は、柱状半導体層４４Ａとワード線導電層４１（１）〜４１（Ｎ）との間に設けられている。柱状半導体層４４Ａは、メモリトランジスタＭＴｒ（１）〜ＭＴｒ（２（Ｎ−１）、及びダミートランジスタＤＴｒ−ｓ、ＤＴｒ−ｄ）のボディ（チャネル）として機能する。柱状半導体層４４Ａは、ワード線導電層４１（１）〜４１（Ｎ）、及び層間絶縁層４５を貫通するように形成される。柱状半導体層４４Ａは、基板２０に対して垂直方向に延びる。一対の柱状半導体層４４Ａは、連結半導体層４４Ｂのカラム方向の端部近傍に整合するように形成される。柱状導体層４４Ａは、例えば、ポリシリコン（ｐｏｌｙ−Ｓｉ）の材料を用いる。
【００３０】
すなわち、バックゲート層３０及びメモリ層４０において、一対の柱状半導体層４４Ａ、及びその下端を連結する連結半導体層４４Ｂは、メモリストリングＭＳのボディ（チャネル）として機能するメモリ半導体層４４を構成する。メモリ半導体層４４は、ロウ方向からみてＵ字状に形成される。
【００３１】
メモリ半導体層４４は、１つの柱状半導体層４４Ｂの径が最小加工寸法Ｆで加工されるのであれば、カラム方向にピッチ６Ｆをもって配置される。柱状半導体層４４Ａの間のカラム方向の距離は２Ｆとなる。また、メモリ半導体層４４は、カラム方向に４Ｆの長さを持ち、カラム方向に２Ｆの間隔をおいて配置される。なお、説明の簡略化のため、上記の「柱状半導体層４４Ｂの径」は、メモリゲート絶縁層４３の厚みも含むものとする。
【００３２】
上記バックゲート層３０の構成を換言すると、バックゲート導電層３１は、メモリゲート絶縁層４３を介して連結半導体層４４Ｂの側面及び下面を取り囲むように形成される。また、上記メモリ層４０の構成を換言すると、ワード線導電層４１（１）〜４１（Ｎ）は、メモリゲート絶縁層４３を介して柱状半導体層４４Ａの側面を取り囲むように形成される。
【００３３】
選択トランジスタ層５０は、図３及び図４に示すように、ソース側導電層５１ａ、及びドレイン側導電層５１ｂを有する。ソース側導電層５１ａは、ソース側選択ゲート線ＳＧＳ、及びソース側選択トランジスタＳＳＴｒのゲートとして機能する。ドレイン側導電層５１ｂは、ドレイン側選択ゲート線ＳＧＤ、及びドレイン側選択トランジスタＳＤＴｒのゲートとして機能する。
【００３４】
ソース側導電層５１ａは、メモリ半導体層４４を構成する一方の柱状半導体層４４Ａの上層に形成される。ドレイン側導電層５１ｂは、ソース側導電層５１ａと同層であって、メモリ半導体層４４を構成する他方の柱状半導体層４４Ａの上層に形成される。複数のソース側導電層５１ａ、及びドレイン側導電層５１ｂは、カラム方向にピッチ３Ｆをもってロウ方向に延びるように形成される。ソース側導電層５１ａ、及びドレイン側導電層５１ｂは、例えば、ポリシリコン（ｐｏｌｙ−Ｓｉ）の材料を用いる。
【００３５】
選択トランジスタ層５０は、図４に示すように、ソース側ゲート絶縁層５３ａ、ソース側柱状半導体層５４ａ、ドレイン側ゲート絶縁層５３ｂ、及びドレイン側柱状半導体層５４ｂを有する。ソース側柱状半導体層５４ａは、ソース側選択トランジスタＳＳＴｒのボディ（チャネル）として機能する。ドレイン側柱状半導体層５４ｂは、ドレイン側選択トランジスタＳＤＴｒのボディ（チャネル）として機能する。
【００３６】
ソース側ゲート絶縁層５３ａは、ソース側導電層５１ａとソース側柱状半導体層５４ａとの間に設けられている。ソース側柱状半導体層５４ａは、ソース側導電層５１ａを貫通するように形成されている。ソース側柱状半導体層５４ａは、ソース側ゲート絶縁層５３ａの側面及び一対の柱状半導体層４４Ａの一方の上面に接続され、基板２０に対して垂直方向に延びるように柱状に形成される。ソース側柱状半導体層５４ａは、例えば、ポリシリコン（ｐｏｌｙ−Ｓｉ）の材料を用いる。
【００３７】
ドレイン側ゲート絶縁層５３ｂは、ドレイン側導電層５１ｂとドレイン側柱状半導体層５４ｂとの間に設けられている。ドレイン側柱状半導体層５４ｂは、ドレイン側導電層５１ｂを貫通するように形成されている。ドレイン側柱状半導体層５４ｂは、ドレイン側ゲート絶縁層５３ｂの側面及び一対の柱状半導体層４４Ａの他方の上面に接続され、基板２０に対して垂直方向に延びるように柱状に形成される。ドレイン側柱状半導体層５４ｂは、例えば、ポリシリコン（ｐｏｌｙ−Ｓｉ）の材料を用いる。
【００３８】
配線層６０は、ソース線層６１、ビット線層６２、及びプラグ層６３を有する。ソース線層６１は、ソース線ＳＬとして機能する。ビット線層６２は、ビット線ＢＬとして機能する。
【００３９】
ソース線層６１は、ソース側柱状半導体層５４ａの上面に接し、ロウ方向に延びるように形成される。ビット線層６２は、プラグ層６３を介してドレイン側柱状半導体層５４ｂの上面に接し、カラム方向に延びるように形成される。ソース線層６１、ビット線層６２、及びプラグ層６３は、例えば、タングステン等の金属の材料を用いる。
【００４０】
次に、図５を参照して、メモリゲート絶縁層４３の構成について詳しく説明する。図５は、図４の拡大図である。メモリゲート絶縁層４３は、ワード線導電層４１（１）〜４１（Ｎ）の側面側からメモリ柱状半導体層４４側へと、ブロック絶縁層４３ａ、電荷蓄積層４３ｂ、及びトンネル絶縁層４３ｃを有する。電荷蓄積層４３ｂは、電荷を蓄積可能に構成される。
【００４１】
ブロック絶縁層４３ａは、図５に示すように、ワード線導電層４１（１）〜４１（Ｎ）の側面に厚みＴ１をもって形成される。電荷蓄積層４３ｂは、ブロック絶縁層４３ａの側面に厚みＴ２をもって形成される。トンネル絶縁層４３ｃは、電荷蓄積層４３ｂの側面に厚みＴ３をもって形成される。ブロック絶縁層４３ａ、及びトンネル絶縁層４３ｃは、酸化シリコン（ＳｉＯ２）の材料を用いる。電荷蓄積層４３ｂは、窒化シリコン（ＳｉＮ）の材料を用いる。
【００４２】
次に、図６を参照して、バックゲート導電層３１、ワード線導電層４１（１）〜４１（Ｎ）のより具体的な形状について説明する。
【００４３】
図６に示すように、バックゲート導電層３１は、１つのメモリブロックＭＢ全体に亘ってロウ方向及びカラム方向に広がる板状に形成される。
【００４４】
図６に示すように、ワード線導電層４１（１）〜４１（Ｎ）は、櫛歯状に左右から噛み合うように配置される。ワード線導電層（１）〜４１（Ｎ）それぞれは、複数の櫛歯部ＭＰ、及び共通接続部ＰＰを有する。
【００４５】
複数の櫛歯部ＭＰ各々は、それぞれロウ方向に並ぶ複数本の柱状半導体層４４Ａの側面をメモリゲート絶縁層４３を介して取り囲むように形成され、ワード線ＷＬ、ダミーワード線ＤＤＷＬ又はＳＤＷＬとして機能する。
【００４６】
一例として、柱状半導体層４４Ａの直径が最小加工寸法Ｆに設定される場合、櫛歯部ＭＰは、カラム方向に２Ｆの幅をもつ。櫛歯部ＭＰは、上方からみてロウ方向に延びる矩形状に形成される。また、複数の櫛歯部ＭＰは、カラム方向に間隔Ｆをもってカラム方向に並ぶ。
【００４７】
共通接続部ＰＰは、複数の櫛歯部ＭＰの一端を互いに連結するように形成される。そして、ワード線導電層４１（１）〜４１（Ｎ）の共通接続部ＰＰの端部各々は、ロウ方向の位置が異なるように階段状に加工され、階段部ＳＴを構成する。この階段部ＳＴに、後述する上部配線層７１が、プラグ層Ｐを介して接続される。
【００４８】
次に、図７を参照して、ソース側導電層５１ａ、及びドレイン側導電層５１ｂのより具体的な形状について説明する。
【００４９】
図７に示すように、カラム方向にＭ個並ぶメモリ半導体層４４に対して、ソース側導電層５１ａ、及びドレイン側導電層５１ｂ各々は、１つのメモリブロックＭＢ内にＭ本設けられている。
【００５０】
ソース側導電層５１ａ（ソース側選択ゲート線ＳＧＳ）、及びドレイン側導電層５１ｂ（ドレイン側選択ゲート線ＳＧＤ）は、カラム方向にピッチ３Ｆをもってロウ方向にストライプ状に延びる。ソース側導電層５１ａ、及びドレイン側導電層５１ｂは、カラム方向に長さ２Ｆの幅をもって、長さＦの間隔をおいて配置される。
【００５１】
［効果］
次に、図８〜図１１を参照して、第１の実施の形態による効果について説明する。比較例は、バックゲート線ＢＧとダミーワード線ＳＤＷＬとの間を短絡していない点においてのみ第１の実施の形態と異なる（図示略）。
【００５２】
複数の上部配線層７１それぞれは、図８に示すように、各種配線ＷＬ（１）〜ＷＬ（２（Ｎ−１））、ＳＤＷＬ、ＤＤＷＬ、ＢＧ、ソース側ゲート線ＳＧＳ、ドレイン側ゲート線ＳＧＤとして機能する導電層にプラグ層Ｐを介して接続される。上部配線層７１は、配線層６０の上層に形成される。複数の上部配線層７１それぞれは、カラム方向にピッチ２Ｆをもってロウ方向にストライプ状に延びる。上部配線層７１は、カラム方向に長さＦの幅を有する。上部配線層７１は、メモリブロックＭＢのロウ方向の両端から各種配線として機能する導電層に向かって延びるように形成される。プラグ層Ｐは、基板２０に対して垂直方向に延びる。
【００５３】
ここで、図８に示すように、１つのメモリブロックＭＢに２（Ｎ−１）本のワード線ＷＬが設けられていることから、それらに接続するためにメモリブロックＭＢのロウ方向両端にそれぞれ（Ｎ−１）本の上部配線層７１が必要とされる。また、１つのメモリブロックＭＢ内にＭ本のソース側線選択ゲート線ＳＧＳ及びＭ本のドレイン側選択ゲート線ＳＧＤが設けられていることから、それらに接続するためにメモリブロックＭＢのロウ方向両端にそれぞれＭ本の上部配線層７１が必要とされる。また、１つのメモリブロックＭＢ内に１本のダミーワード線ＳＤＷＬ及び１本のダミーワード線ＤＤＷＬが設けられていることから、それに接続するためにメモリブロックＭＢのロウ方向両端にそれぞれ１本の上部配線層７１が必要とされる。また、１つのメモリブロックＭＢ内に１本のバックゲート線ＢＧが設けられていることから、それに接続するためにメモリブロックＭＢのロウ方向一端に１本の上部配線層７１が必要とされる。
【００５４】
以上、１つのメモリブロックＭＢの一端側に、（Ｎ＋Ｍ＋１）本の上部配線層７１が必要とされる。そして、上部配線層７１はカラム方向にピッチ２Ｆで配置されるので、（Ｎ＋Ｍ＋１）本の上部配線層７１のために、カラム方向に長さ２Ｆ×（Ｎ＋Ｍ＋１）のスペースが必要となる。
【００５５】
一方、１つのメモリブロックＭＢ内においてカラム方向にＭ個のメモリストリングＭＳ（メモリ半導体層４４）が設けられ、メモリストリングＭＳはカラム方向にピッチ６Ｆで配置される。よって、それらメモリストリングＭＳのために、カラム方向に長さ６Ｆ×Ｍのスペースが必要となる。
【００５６】
ここで、メモリブロックＭＢのサイズを抑えるためには、上述したメモリストリングＭＳに必要とされるスペース（６Ｆ×Ｍ）内に、上部配線層７１に必要とされるスペース（２Ｆ×（Ｎ＋Ｍ＋１））を収める必要がある。すなわち、以下の数式（１）を満たす必要がある。
【００５７】
６Ｆ×Ｍ≧２Ｆ×（Ｎ＋Ｍ＋１）  …（数式１）
【００５８】
上記（数式１）において、例えば、Ｎ＝４とした場合、Ｍ＝３となる。すなわち、比較例に係るメモリブロックＭＢにおいて、Ｎ＝４の場合、最小でカラム方向に長さ６Ｆ×３のスペースが必要となる。Ｎ＝４、Ｍ＝３とした場合の比較例の上面図は、図９に示すようになる。図９に示すように、比較例においては、どの配線とも接続されない不必要な上部配線層７１が形成されることとなる。
【００５９】
次に、図１０を参照して、第１の実施の形態について説明する。第１の実施の形態は、バックゲート線ＢＧとダミーワード線ＳＤＷＬとを短絡させている。その結果、比較例と異なり第１の実施の形態では、図１０に示すように、１本バックゲート線ＢＧと１本ダミーワード線ＳＤＷＬに対して、共通に１本の上部配線層７１を設けるだけでよい。具体的に、１本の上部配線層７１は、１つのプラグ層Ｐを介してバックゲート導電層３１（バックゲート線ＢＧ）に接続され、もう１つのプラグ層Ｐを介してワード線導電層４１（Ｎ）（ダミーワード線ＳＤＷＬ）に接続される。したがって、第１の実施の形態において、必要とされる上部配線層７１の本数は、比較例よりも１本少なく、メモリブロックＭＢのサイズを抑えるための条件は以下の（数式２）で表すことができる。
【００６０】
６Ｆ×Ｍ≧２Ｆ×（Ｎ＋Ｍ）  …（数式２）
【００６１】
上記（数式２）において例えばＮ＝４とした場合、Ｍ＝２となる。すなわち、Ｎ＝４とした場合、第１の実施の形態に係るメモリブロックＭＢは、最小でカラム方向に長さ６Ｆ×２のスペースが必要となる。したがって、第１の実施の形態は、比較例よりもメモリブロックＭＢのサイズをカラム方向に６Ｆだけ縮小化できる。Ｎ＝４、Ｍ＝２とした場合の比較例の上面図は、図１１に示すようになる。図１１に示すように、第１の実施の形態においては、比較例のように不必要な上部配線層７１が形成されない。
【００６２】
［不揮発性半導体記憶装置の動作］
次に、図１２を参照して、第１の実施の形態に係る不揮発性半導体記憶装置の各種動作について説明する。
【００６３】
先ず、図１２を参照して、選択されたメモリトランジスタＭＴｒのデータを読み出す読出動作（ＲＥＡＤ）について説明する。図１２に示すように、読出動作時、ビット線ＢＬは電圧Ｖｂｌに充電され、ソース線ＳＬは接地電圧Ｖｓｓに設定される。
【００６４】
選択されたメモリブロックＭＢ（以下、選択メモリブロックＭＢ）において、選択されたワード線ＷＬ（以下、選択ワード線ＷＬ）は、読み出し電圧Ｖｒｅｆを印加される。読み出し電圧Ｖｒｅｆは、メモリトランジスタＭＴｒが有し得る２つの閾値電圧分布の間の電圧である。
【００６５】
また、非選択のワード線ＷＬ（以下、非選択ワード線ＷＬ）、ダミーワード線ＳＤＷＬ、ＤＤＷＬ、及びバックゲート線ＢＧは、読み出しパス電圧Ｖｒｅａｄを印加される。読み出しパス電圧Ｖｒｅａｄは、非選択とされたメモリトランジスタＭＴｒが保持するデータの如何によらず、非選択のメモリトランジスタＭＴｒを導通させることができる電圧である。
【００６６】
選択したドレイン側選択ゲート線ＳＧＤ（以下、選択ドレイン側選択ゲート線ＳＧＤ）、及び選択したソース側選択ゲート線ＳＧＳ（以下、選択ソース側選択ゲート線ＳＧＳ）は、電圧Ｖｓｇを印加される。非選択のドレイン側選択ゲート線ＳＧＤ（以下、非選択ドレイン側選択ゲート線ＳＧＤ）、及び非選択のソース側選択ゲート線ＳＧＳ（以下、非選択ソース側選択ゲート線ＳＧＳ）は、電圧Ｖｓｓを印加される。ここで、電圧Ｖｓｇは、ソース側選択トランジスタＳＳＴｒ、ドレイン側選択トランジスタＳＤＴｒを導通状態とする電圧である。電圧Ｖｓｓは、ソース側選択トランジスタＳＳＴｒ、ドレイン側選択トランジスタＳＤＴｒを非導通状態とする電圧である。上記制御により、選択したメモリトランジスタＭＴｒのデータに応じて、ビット線ＢＬからソース線ＳＬに電流が流れる。これにより、データが読み出される。
【００６７】
一方、非選択とされたメモリブロックＭＢ（以下、非選択メモリブロックＭＢ）において、ワード線ＷＬ、ダミーワード線ＳＤＷＬ、ＤＤＷＬ、及びバックゲート線ＢＧは、フローティングとされる。ソース側選択ゲート線ＳＧＳ、及びドレイン側選択ゲート線ＳＧＤは、電圧Ｖｓｓを印加される。これにより、非選択メモリブロックＭＢにおいて、ビット線ＢＬからソース線ＳＬに電流が流れることはない。
【００６８】
次に、図１２を参照して、選択されたメモリトランジスタＭＴｒにデータをプログラムする動作（ＰＲＯＧＲＡＭ）について説明する。プログラム動作は、選択したメモリトランジスタＭＴｒに例えば２値のデータをプログラムする。図１２に示すように、プログラム動作時、ビット線ＢＬは、メモリトランジスタＭＴｒにプログラムされる例えば２値のデータに応じて電圧Ｖｄｄ又は電圧Ｖｓｓを印加される。ソース線ＳＬは、電圧Ｖｄｄを印加される。
【００６９】
選択メモリブロックＭＢにおいて、選択ワード線ＷＬは、電圧Ｖｐｇｍを印加される。電圧Ｖｐｇｍは、選択したメモリトランジスタＭＴｒの電荷蓄積層に電荷を注入するための電圧である。
【００７０】
また、選択メモリブロックＭＢにおいて、非選択ワード線ＷＬは、電圧Ｖｐａｓｓを印加される。電圧Ｖｐａｓｓは、非選択とされたメモリトランジスタＭＴｒが保持するデータの如何によらず、非選択のメモリトランジスタＭＴｒを導通させることができる電圧である。ダミーワード線ＳＤＷＬ、ＤＤＷＬ、及びバックゲート線ＢＧは、電圧Ｖｐｍｉｄを印加される。電圧Ｖｐｍｉｄは、ダミートランジスタＤＴｒ−ｓ、ＤＴｒ−ｄ、及びバックゲートトランジスタＢＴｒを導通状態とする電圧である。選択ドレイン側選択ゲート線ＳＧＤは、電圧Ｖｄｄを印加される。電圧Ｖｄｄは、ビット線ＢＬの電位がＶｓｓの時にドレイン側選択トランジスタＳＤＴｒを導通状態とし、ビット線ＢＬの電位がＶｄｄの時にドレイン側選択トランジスタＳＤＴｒを非導通状態とするような電圧である。非選択ドレイン側選択ゲート線ＳＧＤ、及びソース側選択ゲート線ＳＧＳは、電圧Ｖｓｓを印加される。電圧Ｖｓｓは、ドレイン側選択トランジスタＳＤＴｒ、及びソース側選択トランジスタＳＳＴｒを非導通状態とする電圧である。
【００７１】
上記制御により、選択したメモリトランジスタＭＴｒの電荷蓄積層に電荷が注入され、データがプログラムされ得る。なお、非選択メモリブロックＭＢのプログラム動作においては、その読出動作と同様の制御が実行されるため、その説明は省略する。なお、書込動作は、プログラム動作とベリファイ動作により実行される。
【００７２】
次に、図１２を参照して、第１消去動作（ＥＲＡＳＥ１）について説明する。第１消去動作は、メモリブロックＭＢ内の全てのメモリストリングＭＳを対象としてデータを消去する。第１消去動作は、ソース側選択トランジスタＳＳＴｒのゲートの近傍、及びドレイン側選択トランジスタＳＤＴｒのゲートの近傍でＧＩＤＬ電流を生じさせる。図１２に示すように、第１消去動作時、ビット線ＢＬは電圧Ｖｅｒａを印加される。ソース線ＳＬは、電圧Ｖｅｒａを印加される。
【００７３】
選択メモリブロックＭＢにおいて、ワード線ＷＬは、電圧Ｖｓｓに設定される。ドレイン側選択ゲート線ＳＧＤ、ソース側選択ゲート線ＳＧＳは、電圧Ｖｅｒａｇを印加される。ダミーワード線ＤＤＷＬ、ＳＤＷＬ、バックゲート線ＢＧは、電圧Ｖｅｍｉｄを印加される。電圧Ｖｅｒａｇは、電圧Ｖｅｒａよりも小さい。電圧Ｖｅｍｉｄは、電圧Ｖｅｒａｇと電圧Ｖｓｓとの間の電圧である。或いは電圧Ｖｅｍｉｄは、電圧Ｖｅｒａｇよりも小さい。
【００７４】
上記制御により、ソース線ＳＬの電圧Ｖｅｒａとソース側選択ゲート線ＳＧＳの電圧Ｖｅｒａｇとの間の電位差によりＧＩＤＬ電流が発生する。また、ソース線ＳＬの電圧Ｖｅｒａとドレイン側選択ゲート線ＳＧＤの電圧Ｖｅｒａｇとの間の電位差によりＧＩＤＬ電流が発生する。このＧＩＤＬ電流によりメモリストリングＭＳのボディの電圧は上昇する。そして、電圧Ｖｓｓに設定されたメモリトランジスタＭＴｒのゲートとメモリストリングＭＳのボディとの間の電位差により、データの消去が実行される。
【００７５】
次に、図１２を参照して、第２消去動作（ＥＲＡＳＥ２）について説明する。第２消去動作は、選択したソース線ＳＬ、選択ドレイン側選択ゲート線ＳＧＤ、及び選択ソース側選択ゲート線ＳＧＳに接続されたメモリストリングＭＳ（以下、選択メモリストリングＭＳ）のみを対象としてデータを消去する。第２消去動作は、ソース側選択トランジスタＳＳＴｒのゲートの近傍のみでＧＩＤＬ電流を生じさせる。図１２に示すように、第２消去動作時、ビット線ＢＬは電圧Ｖｅｂｌを印加される。選択したソース線ＳＬは、電圧Ｖｅｒａを印加される。非選択とされたソース線ＳＬは、電圧Ｖｅｂｌを印加される。
【００７６】
選択メモリブロックＭＢにおいて、ワード線ＷＬは、電圧Ｖｓｓに設定される。ダミーワード線ＤＤＷＬは、電圧Ｖｅｒａを印加される。選択ドレイン側選択ゲート線ＳＧＤ、非選択ドレイン側選択ゲート線ＳＧＤ、及び非選択ソース側選択ゲート線ＳＧＳは、電圧Ｖｅｂｌを印加される。選択ソース側選択ゲート線ＳＧＳは、電圧Ｖｅｒａｇを印加される。ダミーワード線ＳＤＷＬ、及びバックゲート線ＢＧは、電圧Ｖｅｍｉｄを印加される。
【００７７】
上記制御により、選択されたソース線ＳＬの電圧Ｖｅｒａと選択ソース側選択ゲート線ＳＧＳの電圧Ｖｅｒａｇとの間の電位差によりＧＩＤＬ電流が発生する。このＧＩＤＬ電流により選択メモリストリングＭＳのボディの電圧は上昇する。そして、電圧Ｖｓｓに設定されたメモリトランジスタＭＴｒのゲートと選択メモリストリングＭＳのボディとの間の電位差により、データの消去が実行される。
【００７８】
次に、図１２を参照して、第３消去動作（ＥＲＡＳＥ３）について説明する。第３消去動作は、メモリブロックＭＢ内の選択ドレイン側選択ゲート線ＳＧＤ及び選択ソース側選択ゲート線ＳＧＳに接続された選択メモリストリングＭＳを対象としてデータを消去する。第３消去動作は、ソース側選択トランジスタＳＳＴｒのゲートの近傍、及びドレイン側選択トランジスタＳＤＴｒのゲートの近傍でＧＩＤＬ電流を生じさせる。図１２に示すように、第３消去動作時、ビット線ＢＬは電圧Ｖｅｒａを印加される。ソース線ＳＬは、電圧Ｖｅｒａを印加される。
【００７９】
選択メモリブロックＭＢにおいて、ワード線ＷＬは、電圧Ｖｓｓに設定される。選択ドレイン側選択ゲート線ＳＧＤ、選択ソース側選択ゲート線ＳＧＳは、電圧Ｖｅｒａｇを印加される。非選択ドレイン側選択ゲート線ＳＧＤ、非選択ソース側選択ゲート線ＳＧＳは、電圧Ｖｅｒａを印加される。ダミーワード線ＤＤＷＬ、ＳＤＷＬ、バックゲート線ＢＧは、電圧Ｖｅｍｉｄを印加される。
【００８０】
上記制御により、ソース線ＳＬの電圧Ｖｅｒａと選択ソース側選択ゲート線ＳＧＳの電圧Ｖｅｒａｇとの間の電位差によりＧＩＤＬ電流が発生する。また、ソース線ＳＬの電圧Ｖｅｒａと選択ドレイン側選択ゲート線ＳＧＤの電圧Ｖｅｒａｇとの間の電位差によりＧＩＤＬ電流が発生する。このＧＩＤＬ電流によりメモリストリングＭＳのボディの電圧は上昇する。そして、電圧Ｖｓｓに設定されたメモリトランジスタＭＴｒのゲートとメモリストリングＭＳのボディとの間の電位差により、データの消去が実行される。
【００８１】
［第２の実施の形態］
次に、第２の実施の形態に係る不揮発性半導体記憶装置について説明する。なお、第２の実施の形態において、第１の実施の形態と同様の構成については、同一符号を付し、その説明を省略する。
【００８２】
第２の実施の形態においては、図１３に示すように、ダミーワード線ＳＤＷＬとバックゲート線ＢＧとは短絡しておらず、ダミーワード線ＤＤＷＬとバックゲート線ＢＧとが短絡される。この点のみにおいて、第２の実施の形態は第１の実施の形態と異なる。
【００８３】
これにより、第１の実施の形態と同様に、バックゲート線ＢＧとダミーワード線ＤＤＷＬに必要とされる上部配線層７１は１本で足りる。したがって、第２の実施の形態は、第１の実施の形態と同様にメモリブロックＭＢのサイズを縮小化することができる。なお、第２の実施の形態は、第１の実施の形態と同様の読出動作、プログラム動作、及び第１、第３消去動作を実行する。
【００８４】
［第３の実施の形態］
次に、第３の実施の形態に係る不揮発性半導体記憶装置について説明する。なお、第３の実施の形態において、第１及び第２の実施の形態と同様の構成については、同一符号を付し、その説明を省略する。
【００８５】
第３の実施の形態においては、図１４に示すように、第１の実施の形態と同様に、ダミーワード線ＳＤＷＬとバックゲート線ＢＧとが短絡している。更に、第３の実施の形態においては、第２の実施の形態と同様に、ダミーワード線ＤＤＷＬとバックゲート線ＢＧとが短絡している。
【００８６】
これにより、Ｎ＝４、Ｍ＝２とした場合の第３の実施の形態の上面図は、図１５に示すようになる。図１５に示すように、バックゲート線ＢＧとダミーワード線ＳＤＷＬに必要とされる上部配線層７１は１本で足りる。また、バックゲート線ＢＧとダミーワード線ＤＤＷＬに必要とされる上部配線層７１は１本で足りる。したがって、第３の実施の形態は、第１及び第２の実施の形態と同様にメモリブロックＭＢのサイズを縮小化できる。なお、第３の実施の形態は、第２の実施の形態と同様の読出動作、プログラム動作、及び第１、第３消去動作を実行する。
【００８７】
また、上記図３及び図４に示したように、バックゲート線ＢＧ（バックゲート導電層３１）は、メモリブロックＭＢを構成する積層構造の最も下側に形成される。したがって、バックゲート線ＢＧは、その下の基板２０と大きな容量を持つことがある。そこで、バックゲート線ＢＧには、その他のワード線ＷＬなどに比べて大きな駆動能力が必要とされる。これに対して、第３の実施の形態は、バックゲート線ＢＧの両側に上部配線層７１を設けて、その２本の上部配線層７１によりバックゲート線ＢＧを駆動している。したがって、第３の実施の形態は、十分にバックゲート線ＢＧを駆動することができる。
【００８８】
［第４の実施の形態］
次に、第４の実施の形態に係る不揮発性半導体記憶装置について説明する。なお、第４の実施の形態において、第１乃至第３の実施の形態と同様の構成については、同一符号を付し、その説明を省略する。
【００８９】
先ず、図１６を参照して、第４の実施の形態の回路構成について説明する。第４の実施の形態において、メモリストリングＭＳは、図１６に示すように、メモリトランジスタＭＴｒ（１）〜ＭＴｒ（２（Ｎ−２））、ダミートランジスタＤＴｒ−ｄ１、ＤＴｒ−ｄ２、ＤＴｒ−ｓ１、ＤＴｒ−ｓ２、及びバックゲートトランジスタＢＴｒを有する。この点において、第４の実施の形態は、第１〜第３の実施の形態と異なる。ダミートランジスタＤＴｒ−ｄ１、ＤＴｒ−ｄ２、ＤＴｒ−ｓ１、ＤＴｒ−ｓ２は、メモリトランジスタＭＴｒと略同一の構造を有するが、データ記憶のためには用いられない。
【００９０】
ソース線ＳＬ側からビット線ＢＬ側へと、ダミートランジスタＤＴｒ−ｓ１、メモリトランジスタＭＴｒ（１）〜ＭＴｒ（２（Ｎ−２））、ダミートランジスタＤＴｒ−ｓ２、バックゲートトランジスタＢＴｒ、ダミートランジスタＤＴｒ−ｄ２、メモリトランジスタＭＴｒ（Ｎ−１）〜ＭＴｒ（２（Ｎ−２）、ダミートランジスタＤＴｒ−ｄ１の順番で、それらは直列接続される。
【００９１】
Ｌ行Ｍ列にマトリクス状に配列されたダミートランジスタＤＴｒ−ｄ１のゲートは、ダミーワード線ＤＤＷＬ１に共通接続される。Ｌ行Ｍ列にマトリクス状に配列されたダミートランジスタＤＴｒ−ｄ２のゲートは、ダミーワード線ＤＤＷＬ２に共通接続される。Ｌ行Ｍ列にマトリクス状に配列されたダミートランジスタＤＴｒ−ｓ１のゲートは、ダミーワード線ＳＤＷＬ１に共通接続される。Ｌ行Ｍ列にマトリクス状に配列されたダミートランジスタＤＴｒ−ｓ２のゲートは、ダミーワード線ＳＤＷＬ２に共通接続される。
【００９２】
そして、図１６に示すように、バックゲート線ＢＧとダミーワード線ＳＤＷＬ２との間は短絡している。
【００９３】
なお、第４の実施の形態において、ワード線導電層４１（１）は、ダミートランジスタＤＴｒ−ｓ２、ＤＴｒ−ｄ２のゲート、及びダミーワード線ＳＤＷＬ２、ＤＤＷＬ２として機能する。ワード線導電層４１（２）〜４１（Ｎ−１）は、メモリトランジスタＭＴｒ（１）〜ＭＴｒ（２（Ｎ−２））のゲート、及びワード線ＷＬ（１）〜ＷＬ（２（Ｎ−２））として機能する。ワード線導電層４１（Ｎ）は、ダミートランジスタＤＴｒ−ｓ１、ＤＴｒ−ｄ１のゲート、及びダミーワード線ＳＤＷＬ１、ＤＤＷＬ１として機能する。
【００９４】
上記のようにバックゲート線ＢＧとダミーワード線ＳＤＷＬ２との間が短絡している。これにより、Ｎ＝４、Ｍ＝２とした場合の第４の実施の形態の上面図は、図１７に示すようになる。したがって、第４の実施の形態においても、図１７に示すように、上記第１〜第３の実施の形態と同様にメモリブロックＭＢのサイズを縮小化することができる。
【００９５】
［その他］
以上、実施の形態を説明したが、これらの実施の形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施の形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【００９６】
例えば、上記第１〜第４の実施の形態は、カラム方向からみてＵ字状のメモリ半導体層４４を有する。しかしながら、図１８に示すように、ロウ方向及びカラム方向からみてＩ字（柱状）のメモリ半導体層４４’を有するものであってもよい。この場合、ダミーワード線ＳＤＷＬとダミーワード線ＤＤＷＬが短絡していればよい。
【００９７】
例えば、上記第１〜第３の実施の形態では、ダミートランジスタＤＴｒ−ｄ、ＤＴｒ−ｓを有する例を説明した。しかし、ダミートランジスタＤＴｒ−ｄ、ＤＴｒ−ｓのいずれか一方のみを有する不揮発性半導体記憶装置とすることも可能である。
【００９８】
また、上記第１〜第３の実施の形態においては、ダミートランジスタＤＴｒ−ｄ、ＤＴｒ−ｓがメモリストリングＭＳの端部に接続される例を説明した。しかし、ダミートランジスタＤＴｒ−ｄ、ＤＴｒ−ｓは、例えばメモリストリングＭＳの中央部に位置してもよい。
【符号の説明】
【００９９】
２０…半導体基板、  ３０…バックゲート層、  ４０…メモリ層、  ５０…選択トランジスタ層、  ６０…配線層、  ７１…配線層、  ＭＴｒ（１）〜ＭＴ（２（Ｎ−１））…メモリトランジスタ、  ＤＴｒ―ｄ、ＤＴｒ―ｓ…ダミートランジスタ、  ＳＳＴｒ…ソース側選択トランジスタ、  ＳＤＴｒ…ドレイン側選択トランジスタ。
【図１】
2012204684.tif 000003
【図２】
2012204684.tif 000004
【図３】
2012204684.tif 000005
【図４】
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【図５】
2012204684.tif 000007
【図６】
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【図７】
2012204684.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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