(57)【要約】【課題】  配線の信頼性が劣化しない磁気ランダムアクセスメモリ及びその製造方法を提供することである。【解決手段】  実施形態に係る磁気ランダムアクセスメモリは、下部電極、磁気抵抗効果素子、上部電極が下層から順に積層された積層膜が設けられる。前記磁気抵抗効果素子、前記上部電極の側面に接し、上面が前記上部電極の上面と実質的に同一の高さであるストッパ層平坦部が設けられる。前記上部電極上にバリアメタル膜が設けられる。前記バリアメタル膜上にコンタクトプラグが設けられる。【選択図】図１
2012204431.tif 000002
【特許請求の範囲】
【請求項１】
下部電極、磁気抵抗効果素子及び上部電極が下層から順に積層された積層膜と、
前記磁気抵抗効果素子、前記上部電極の側面に接し、上面が前記上部電極の上面と実質的に同一の高さであるストッパ層平坦部と、
前記上部電極上に設けられたバリアメタル膜と、
前記バリアメタル膜上に設けられたコンタクトプラグと、
を備えた磁気ランダムアクセスメモリ。
【請求項２】
前記上部電極及び前記ストッパ層平坦部と前記バリアメタル膜の間に設けられた中間プラグを備えた請求項１に記載の磁気ランダムアクセスメモリ。
【請求項３】
前記ストッパ層平坦部は、シリコン窒化膜、酸化アルミニウム、酸化チタン、又は酸化タンタルから選ばれることを特徴とする請求項１又は請求項２に記載の磁気ランダムア。
【請求項４】
半導体基板上に拡散層を有する選択トランジスタを形成する工程と、
前記拡散層上に第１のコンタクトプラグを形成する工程と、
前記第１のコンタクトプラグ上に下部電極、磁気抵抗効果素子及び上部電極を順に積層する工程と、
前記上部電極、前記磁気抵抗効果素子及び前記下部電極をエッチングする工程と、
前記磁気抵抗効果素子上面に接するストッパ層凸部及び前記磁気抵抗効果素子の側面に接し、かつ上面が前記上部電極の上面と実質的に同一の高さであるストッパ層平坦部を形成する工程と、
前記磁気抵抗効果素子上面に接する前記ストッパ層凸部を除去する工程と、
前記上部電極上にメタルバリア膜を形成する工程と、
前記メタルバリア膜上に第２のコンタクトプラグを形成する工程と、
を備えた磁気ランダムアクセスメモリの製造方法。
【請求項５】
半導体基板上に拡散層を有する選択トランジスタを形成する工程と、
前記拡散層上に第１のコンタクトプラグを形成する工程と、
前記第１のコンタクトプラグ上に下部電極、磁気抵抗効果素子及び上部電極を順に積層する工程と、
前記上部電極、前記磁気抵抗効果素子をエッチングする工程と、
前記磁気抵抗効果素子上面に接するストッパ層凸部及び前記磁気抵抗効果素子の側面に接し、かつ上面が前記上部電極の上面と実質的に同一の高さであるストッパ層平坦部を形成する工程と、
前記磁気抵抗効果素子上面に接する前記ストッパ層凸部を除去する工程と、
前記ストッパ層平坦部及び前記上部電極上に中間プラグを形成する工程と、
前記中間プラグ、前記ストッパ層平坦部、及び前記下部電極を加工する工程と、
前記中間プラグ上にメタルバリア膜を形成する工程と、
前記メタルバリア膜上に第２のコンタクトプラグを形成する工程と、
を備えた磁気ランダムアクセスメモリの製造方法。
【請求項６】
前記中間プラグを形成した後に、前記中間プラグの表面を研磨する工程をさらに備えたことを特徴とする請求項５に記載の磁気ランダムアクセスメモリの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、磁気ランダムアクセスメモリ及びその製造方法に関する。
【背景技術】
【０００２】
近年、トンネル磁気抵抗効果（TMR:Tunneling  Magneto  Resistive）を利用した磁気ランダムアクセスメモリ（MRAM:Magnetic Random Access Memory）が開発されている。この磁気ランダムアクセスメモリには、磁気トンネル接合（MTJ:Magnetic Tunnel Junction）を含む磁気抵抗効果素子が用いられており、大きな磁気抵抗変化率を有する。
【０００３】
昨今の磁気ランダムアクセスメモリにおけるメモリセルの微細化に伴い、磁気抵抗効果素子全体の膜厚も小さくなっている。このような状況において、磁気抵抗効果素子の上部電極に接続するコンタクトホールが、上部電極の上面の高さよりも深くエッチングされる場合がある。かかる場合、コンタクトホールに設けられるメタルバリア膜のカバレッジが悪くなり、また上部電極と下部電極がコンタクトプラグにより短絡する可能性がある。すなわち、配線の信頼性が劣化するという問題があった。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００６−２９５１９８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明が解決しようとする課題は、配線の信頼性が劣化しない磁気ランダムアクセスメモリ及びその製造方法を提供することである。
【課題を解決するための手段】
【０００６】
実施形態に係る磁気ランダムアクセスメモリは、下部電極、磁気抵抗効果素子、上部電極が下層から順に積層された積層膜が設けられる。前記磁気抵抗効果素子、前記上部電極の側面に接し、上面が前記上部電極の上面と実質的に同一の高さであるストッパ層平坦部が設けられる。前記上部電極上にバリアメタル膜が設けられる。前記バリアメタル膜上にコンタクトプラグが設けられる。
【図面の簡単な説明】
【０００７】
【図１】第１の実施形態に係る磁気ランダムアクセスメモリを示す断面図。
【図２】第１の実施形態に係る磁気ランダムアクセスメモリの製造方法を示す断面図。
【図３】第２の実施形態に係る磁気ランダムアクセスメモリを示す断面図。
【図４】第２の実施形態に係る磁気ランダムアクセスメモリの製造方法を示す断面図。
【図５】第２の実施形態に係る磁気ランダムアクセスメモリを示す断面図。
【図６】第３の実施形態に係る磁気ランダムアクセスメモリを示す断面図。
【図７】第３の実施形態に係る磁気ランダムアクセスメモリの製造方法を示す断面図。
【発明を実施するための形態】
【０００８】
以下、本発明の実施形態について図面を参照しながら説明する。
【０００９】
（第１の実施形態）
第１の実施形態に係る磁気ランダムアクセスメモリについて以下説明する。図１は、第１の実施形態に係る磁気ランダムアクセスメモリにおけるである。
【００１０】
図１のように、半導体基板１上には、選択トランジスタが設けられている。選択トランジスタには、ソース層Ｓ、ドレイン層Ｄ、ゲート絶縁膜２、及びゲート電極３が含まれる。
【００１１】
半導体基板１は、例えばｐ型のシリコン基板が用いられる。半導体基板１の上層部に設けられるソース層Ｓ及びドレイン層Ｄは、例えばｎ型の拡散層である。
【００１２】
半導体基板１上には、ゲート絶縁膜２及びゲート電極３が設けられている。ゲート絶縁膜２には、例えば、シリコン酸化膜が用いられ、ゲート電極３には、例えば、ポリシリコン等が用いられる。ゲート電極３上には、ワード線ＷＬが設けられ、例えばW等の導電膜が用いられる。
【００１３】
半導体基板１上には、ゲート絶縁膜２及びゲート電極３を覆うように、保護膜４が設けられる。保護膜４には、例えば、シリコン窒化膜等の絶縁膜が用いられる。
【００１４】
半導体基板１上に保護膜４を覆うように下部層間絶縁膜５が設けられる。下部層間絶縁膜５は、例えばＢＰＳＧ（Boron Phosphorus Silicate Glass）膜、Ｐ−ＴＥＯＳ(Plasma-Tetra Ethoxy Silane)膜である。下部層間絶縁膜５の膜厚は、例えば400nm程度である。
【００１５】
下部層間絶縁膜５中には、コンタクトホールが設けられ、コンタクトホールの側面に沿ってバリアメタル膜６が設けられている。バリアメタル膜６は、Ti、TiN等からなる単層膜やTi及びTiNからなる積層膜等の導電膜が用いられる。コンタクトホール中において、バリアメタル膜６上には、コンタクトプラグ７が設けられる。コンタクトプラグ７には、例えばCu、W膜が設けられる。コンタクトプラグ７は、バリアメタル膜６を介してドレイン層Ｄに電気的に接続されている。
【００１６】
コンタクトプラグ７上には、下部電極９、磁気抵抗効果素子８、及び上部電極１３が設けられる。磁気抵抗効果素子８とは、第１の磁性層１０、非磁性層１１、及び第２の磁性層１２が順に積層された構造を含むものをいう。
【００１７】
コンタクトプラグ７上には、下部電極９が設けられる。下部電極９には、例えばPt、Ir、Ru、Cu等を含む導電膜が用いられる。下部電極９の膜厚は、例えば40nm程度である。
【００１８】
下部電極９上には、第１の磁性層１０が設けられる。第１の磁性層１０は、例えば膜面に対して実質的に垂直に磁化を有する垂直磁化膜であり、磁化の向きが可変である磁化記憶層である。第１の磁性層１０には、例えば規則合金層が用いられ、FePd、FePt、CoPt、CoPd等が用いられる。なお、第１の磁性層１０は、膜面に対して平行に磁化を有する面内磁化膜であってもよい。
【００１９】
第１の磁性層１０上には、トンネル絶縁膜として非磁性層１１が設けられる。非磁性層１１は、例えばNaCl構造の酸化物である。非磁性層１１には、MgO、CaO、SrO、TiO、VO、NbO等が用いられるが、他の材料でもよい。
【００２０】
非磁性層１１上には、第２の磁性層１２が設けられる。第２の磁性層１２は、例えば膜面に対して実質的に垂直に磁化を有する垂直磁化膜であり、磁化の向きが一方向に固定されている磁化参照層である。第２の磁性層１２には、例えばCoCr、CoPtやFePt、FePd、CoPt等の合金やCo/Pd、Co/Pt、Co/Ruが積層された膜が用いられる。なお、第２の磁性層１２は、膜面に対して平行に磁化を有する面内磁化膜であってもよい。第１の磁性層１０、非磁性層１１、及び第２の磁性層１２からなる磁気抵抗効果素子８の膜厚は、例えば50nm程度である。
【００２１】
第２の磁性層１２上には、上部電極１３が設けられる。上部電極１３には、Taの単層膜又はTa/TiAlNの積層膜が用いられる。また、他にも、上部電極１３には、例えばTa、TiAlxNy、TiN、WN、Wからなる単層膜又はこれらからなる積層膜が用いられる。上部電極１３の膜厚は、例えば80nm程度である。なお、上部電極１３は、電極としてだけでなく、ハードマスクとしても機能してもよい。
【００２２】
なお、磁気抵抗効果素子８において、非磁性層１１と第１の磁性層１０との間、及び非磁性層１１と第２の磁性層１２との間には、CoFeBが結晶化したCoFeからなる界面磁性層が含まれていてもよい。また、磁気抵抗効果素子８には、磁化参照層に接するように磁化調整層が設けてもよい。磁化調整層は、磁化参照層からの漏れ磁場を調整し、磁化記憶層への磁気的影響を抑える役割がある。磁化調整層には、例えば、不規則合金、規則合金、人工格子等が用いられる。不規則合金では、CoとCr、Ta、Nb、V、W、Hf、Ti、Zr、Pt、Pd、Fe又はNi等の元素と合金を形成したものが用いられる。
【００２３】
さらに、磁気抵抗効果素子８には、磁化参照層又は磁化記憶層に含まれるCo等の原子が非磁性層１１に拡散することを防止するための金属層が設けられていてもよい。この金属層には、例えばTa原子を含むものである。
【００２４】
下部層間絶縁膜５上であって、上部電極１３、第２の磁性層１２、非磁性層１１、第１の磁性層１０、及び下部電極９の側面と接するようにストッパ層平坦部１４ａが設けられる。ストッパ層平坦部１４ａの上面は、上部電極１３の上面と実質的に同一の高さである。上部電極１３の上面と実質的に同一の高さとは、ストッパ層平坦部１４ａの上面が、上部電極１３の上面の高さより、後述するバリアメタル膜１６の膜厚分低い位置からバリアメタル１６膜厚分高い位置までの範囲にあることをいう。例えば、ストッパ層平坦部１４ａの上面は、上部電極１３の上面の高さより、10nm程度低い位置から10nm高い位置にある。ストッパ層平坦部１４ａの上面の高さがこの範囲内にあることにより、後述するバリアメタル膜１６の平坦性が向上し、バリアメタル膜１６のカバレッジを良好なものとすることができる。ストッパ層平坦部１４ａは、後述する上部層間絶縁膜１５をエッチングすることにより、上部層間絶縁膜１５中にコンタクトホールを形成する際に、磁気抵抗効果素子８の側面、特に下部電極９の側面が露出することを防止するものである。ストッパ層平坦部１４ａには、ＲＩＥ(Reactive Ion Etching)エッチングにおいて、上部層間絶縁膜１５として用いられるシリコン酸化膜等との選択比が大きいものが用いられる。また、ストッパ層平坦部１４ａには、後述する上部電極１３上に突出するストッパ層凸部１４ｂを除去する際に、下部層間絶縁膜５上のストッパ層平坦部１４ａが除去されないように、エッチングレートが遅いものが用いられる。ストッパ層平坦部１４ａには、例えばシリコン窒化膜、酸化アルミニウム、酸化チタン、又は酸化タンタル等の絶縁膜が用いられる。
【００２５】
ストッパ層平坦部１４ａ上には、上部層間絶縁膜１５が設けられる。上部層間絶縁膜１５には、例えばシリコン酸化膜が用いられる。上部層間絶縁膜１５中には、コンタクトホール及び配線溝が設けられる。
【００２６】
コンタクトホール及び配線溝の側面に沿って、上部電極１３上面に接するようにバリアメタル膜１６が設けられる。バリアメタル膜１６には、Ti、TiN等からなる単層膜やTi及びTiNからなる積層膜等の導電膜が用いられる。バリアメタル膜１６の膜厚は、例えば5〜10nm程度である。コンタクトホール中において、バリアメタル膜１６上には、コンタクトプラグ１７が設けられる。コンタクトプラグ１７には、例えばCu、W膜が設けられる。コンタクトプラグ１７は、バリアメタル膜１６を介して上部電極１３に電気的に接続されている。
【００２７】
バリアメタル膜１６は、ストッパ層平坦部１４ａ上に設けられてもよい。このとき、ストッパ層平坦部１４ａの上面は、上部電極１３の上面と実質的に同一の高さであることにより、バリアメタル膜１６は、略平坦に形成することができ、バリアメタル膜１６のカバレッジを良好なものとすることができる。コンタクトプラグ１７上の配線溝には、ビット線ＢＬが設けられる。
【００２８】
以上により、第１の実施形態に係る磁気ランダムアクセスメモリが形成される。
【００２９】
次に、第１の実施形態に係る磁気ランダムアクセスメモリの製造方法について以下図２を用いて説明する。
【００３０】
図２（ａ）のように、半導体基板１上にゲート絶縁膜２及びゲート電極３を形成する。その後、ゲート電極３上にワード線ＷＬを形成する。その後、半導体基板１、ゲート絶縁膜２、ゲート電極３、及びワード線ＷＬを覆う保護膜４を堆積し、ＲＩＥ等でエッチバックすることにより、保護膜４を形成する。保護膜４をマスクとして、イオン注入を行い、半導体基板１上層部に拡散層を形成する。
【００３１】
次に、半導体基板１上に、下部層間絶縁膜５として例えばＣＶＤ（Chemical Vapor Deposition）法によりＢＰＳＧ膜を形成する。その後、ＲＩＥにより、下部層間絶縁膜５にコンタクトホールを形成し、ソース層Ｓ及びドレイン層Ｄを露出させる。その後、コンタクトホールの表面上にバリアメタル膜６として例えばTiNとTiの積層膜を形成する。その後、バリアメタル膜６上にコンタクトプラグ７材として例えばW膜を形成する。
【００３２】
その後、図２（ｂ）のように、コンタクトプラグ７材の表面をＣＭＰ(Chemical Mechanical Polishing)処理により研磨し、下部層間絶縁膜５を露出させ、コンタクトホールにコンタクトプラグ７が埋め込まれる。
【００３３】
次に、図２（ｃ）のように、コンタクトプラグ７及び下部層間絶縁膜５上に下部電極９、第１の磁性層１０、非磁性層１１、第２の磁性層１２、及び上部電極１３を形成する。その後、上部電極１３上にハードマスクとしてＣＶＤ法によりシリコン酸化膜（図示なし）を形成する。
【００３４】
次に、上部電極１３上のシリコン酸化膜をマスクとして、上部電極１３をＲＩＥによりエッチングする。その後、図２（ｄ）のように、シリコン酸化膜及び上部電極１３をマスクとして、第２の磁性層１２、非磁性層１１、第１の磁性層１０、及び下部電極９をＲＩＥ、ＩＢＥ(Ion Beam Etching)等によりエッチングする。これにより、第１の磁性層１０、非磁性層１１、及び第２の磁性層１２からなる磁気抵抗効果素子８が形成される。エッチング後の積層膜は、略垂直に加工されるが、テーパー形状であってもよい。
【００３５】
次に、図２（ｅ）のように、下部層間絶縁膜５及び積層膜を覆うように、コンフォーマルにストッパ層１４として例えばSiN膜をＣＶＤ法により形成する。ストッパ層１４は、下部層間絶縁膜５上のストッパ層平坦部１４ａと、上部電極１３上に突出しているストッパ層凸部１４ｂからなるものである。ストッパ層１４は、他にもスパッタ法やＡＬＤ(Atomic Layer Deposition)法により形成してもよい。ストッパ層１４の膜厚は、例えば上部電極１３の上面の高さから数nm程度低い膜厚とし、例えば170nm程度である。なお、ストッパ層１４の膜厚は、上部電極１３の上面の高さと実質的に同一の高さであってもよく、上部電極１３の上面の高さより高くてもよい。このとき、下部層間絶縁膜５上にストッパ層平坦部１４ａが形成され、上部電極１３上において突出したストッパ層凸部１４ｂが形成される。ストッパ層平坦部１４ａとストッパ層凸部１４ｂは、それぞれ同程度の膜厚を有する。
【００３６】
次に、図２（ｆ）のように、ＲＩＥにより、上部電極１３上のストッパ層凸部１４ｂを加工する。このとき、ウエハ全面に対する磁気抵抗効果素子８の面積の割合は、数％と小さいため、ストッパ層凸部１４ｂを平坦化したとき、ストッパ層平坦部１４ａの膜厚はほぼ減少せずに済む。これにより、上部電極１３の上面とストッパ層平坦部１４ａの上面は、実質的に同一の高さにすることができる。
【００３７】
次に、ストッパ層平坦部１４ａ及び上部電極１３上に上部層間絶縁膜１５として例えばシリコン酸化膜を形成する。その後、上部層間絶縁膜１５に上部電極１３を露出するようにＲＩＥにより加工し、コンタクトホールを形成する。このとき、上部層間絶縁膜１５に用いられるシリコン酸化膜とストッパ層として用いられる例えばシリコン窒化膜は、ＲＩＥエッチングにおいて選択比があるため、磁気抵抗効果素子８の側面は露出しない。
【００３８】
次に、コンタクトホールの表面上には、バリアメタル膜１６として例えばTi層とTiN層の積層膜が設けられる。本実施形態に係る磁気ランダムアクセスメモリの製造方法によれば、上部電極１３とストッパ層平坦部１４ａの上面は、高さが実質的に同一であり、略平坦であるため、バリアメタル膜１６も略平坦に形成することができる。
【００３９】
次に、図１のように、バリアメタル膜１６上にコンタクトプラグ１７を形成し、コンタクトプラグ１７上にビット線ＢＬを形成する。コンタクトプラグ１７及びビット線ＢＬは、例えばデュアルダマシンプロセスにより形成する。すなわち、コンタクトホール及び配線溝を形成した後に、めっき法によるCu膜を形成することにより、コンタクトプラグ１７及びビット線ＢＬを形成する。
【００４０】
以上のように、本発明の第１の実施形態によれば、略平坦な上部電極１３及びストッパ層平坦部１４ａが設けられている。これにより、上部電極１３上のバリアメタル膜１６は、略平坦に形成することができ、バリアメタル膜１６のカバレッジを良好なものとすることができ、配線の信頼性を向上させることができる。
【００４１】
（第２の実施形態）
本発明の第２の実施形態による磁気ランダムアクセスメモリについて図３を用いて説明する。図３及び図５は、第２の実施形態に係る磁気ランダムアクセスメモリを示す断面図である。第２の実施形態の構成について図１の第１の実施形態の磁気ランダムアクセスメモリの構成と同一部分は同一符号で示し、その詳細な説明を省略する。
【００４２】
第２の実施形態が、第１の実施形態と異なる点は、上部電極１３上に中間プラグ１８が設けられ、中間プラグ１８上にバリアメタル膜１６が設けられている点、すなわち、上部電極１３とバリアメタル膜１６との間に中間プラグ１８が設けられている点である。中間プラグ１８には、例えばTi膜とTiN膜の積層膜が用いられ、膜厚は30nm程度である。また、中間プラグ１８の幅は、上部電極１３の上面及びバリアメタル膜１６の底面の幅よりも大きいものが設けられる。すなわち、中間プラグ１８は、上部電極１３及びバリアメタル膜１６の全面と接触することから、良好な電気的接続を保つことができる。さらに、中間プラグ１８の表面は、ＣＭＰ処理により平坦化することができるため、中間プラグ１８上には平坦性の高いバリアメタル膜１６を設けることができる。
【００４３】
本発明の第２の実施形態による磁気ランダムアクセスメモリの製造方法について図を用いて説明する。図４は、第２の実施形態に係る磁気ランダムアクセスメモリの製造方法を示す断面図である。
【００４４】
第１の実施形態と同様にして図２（ａ）乃至（ｆ）のように、半導体基板１上に選択トランジスタ、下部層間絶縁膜５、及びコンタクトプラグ７を形成し、下部層間絶縁膜５上に、下部電極９、磁気抵抗効果素子８、上部電極１３及びストッパ層平坦部１４ａを形成する。このとき、上部電極１３とストッパ層平坦部１４ａの上面の高さは、実質的に同一の高さである。
【００４５】
次に、図４（ａ）のように、上部電極１３上及びストッパ層平坦部１４ａ上に中間プラグ１８を形成する。中間プラグ１８には、例えばTi膜とTiN膜の積層膜が用いられる。中間プラグ１８の膜厚は、例えば30nm程度である。
【００４６】
次に、中間プラグ１８上に、中間プラグ１８を加工するマスクとして例えばシリコン酸化膜を形成する。その後、シリコン酸化膜をＲＩＥにより加工し、シリコン酸化膜をマスクとして、中間プラグ１８を加工する。
【００４７】
なお、中間プラグ１８の表面をＣＭＰ処理により研磨した後に、シリコン酸化膜を形成してもよい。この場合、中間プラグ１８の表面の平坦性が向上し、中間プラグ１８上に形成されるバリアメタル膜１６のカバレッジが向上する。
【００４８】
その後、図１のように、ストッパ層平坦部１４ａ及び中間プラグ１８上に上部層間絶縁膜１５を形成し、上部層間絶縁膜１５中にコンタクトプラグ１７及びビット線ＢＬを例えばダマシンプロセスにより形成する。
【００４９】
なお、中間プラグ１８を加工した後に、図５のように、中間プラグをマスクとして、ストッパ層平坦部１４ａを加工することにより、磁気抵抗効果素子８の側壁部分のみストッパ層１４を厚く設け、その他の部分は膜厚を小さくしてもよい。この場合、ストッパ層平坦部１４ａの膜厚が小さい部分においては、コンタクトホールが加工しやすく、歩留まりを向上させることができる。
【００５０】
以上のように、本発明の第２の実施形態によれば、略平坦な上部電極１３及びストッパ層平坦部１４ａ上に中間プラグ１８が設けられている。これにより、中間プラグ１８上のバリアメタル膜１６は、略平坦に形成することができ、バリアメタル膜１６のカバレッジを良好なものとすることができ、配線の信頼性を向上させることができる。
【００５１】
さらに、上部電極１３とバリアメタル膜１６との間に、上部電極１３及びバリアメタル膜１６の幅より大きい中間プラグ１８が設けられている。これにより、中間プラグ１８の幅は、上部電極１３の上面及びバリアメタル膜１６の底面の幅よりも大きいものが設けられる。すなわち、中間プラグ１８は、上部電極１３及びバリアメタル膜１６の全面と接触することから、良好な電気的接続を保つことができる。さらに、中間プラグ１８の表面は、ＣＭＰ処理により平坦化することができるため、中間プラグ１８上には平坦性の高いバリアメタル膜１６を設けることができる。
【００５２】
（第３の実施形態）
本発明の第３の実施形態による磁気ランダムアクセスメモリについて図６を用いて説明する。図６は、第３の実施形態に係る磁気ランダムアクセスメモリを示す断面図である。第３の実施形態の構成について図１の第１の実施形態の磁気ランダムアクセスメモリの構成と同一部分は同一符号で示し、その詳細な説明を省略する。
【００５３】
第３の実施形態が、第１の実施形態と異なる点は、ストッパ層平坦部１４ａが下部層間絶縁膜５上全面に設けられている代わりに、磁気抵抗効果素子８の周辺部のみに設けられている点及び、下部電極９上にストッパ層平坦部１４ａが設けられている点である。下部電極９の幅が、コンタクトプラグ７の上面の幅及び第１の磁性層１０の幅よりも大きいことより、電気的接続を良好に保つことができる。
【００５４】
本発明の第３の実施形態による磁気ランダムアクセスメモリの製造方法について図を用いて説明する。図７は、第３の実施形態に係る磁気ランダムアクセスメモリの製造方法を示す断面図である。
【００５５】
第１の実施形態と同様にして図２（ａ）乃至（ｃ）のように、半導体基板１上に選択トランジスタ、下部層間絶縁膜５及びコンタクトプラグ７を形成し、下部層間絶縁膜５上に、下部電極９、磁気抵抗効果素子８、上部電極１３、及びマスクとしてシリコン酸化膜を形成する。
【００５６】
次に、図７（ａ）のように、シリコン酸化膜及び上部電極１３をマスクとして、第２の磁性層１２、非磁性層１１、及び第１の磁性層１０をエッチングする。このとき、下部電極９をエッチングしないことにより、下部電極９の材料が磁気抵抗効果素子８である第１の磁性層１０、非磁性層１１、及び第２の磁性層１２の側壁に付着することを防止し、第１の磁性層１０及び第２の磁性層１２の短絡を防止することができる。
【００５７】
次に、図７（ｂ）のように、下部電極９及び積層膜を覆うように、コンフォーマルにストッパ層１４として例えばSiN膜を形成する。ストッパ層１４の膜厚は、上部電極１３の上面の高さから数nm程度低い膜厚とし、例えば170nm程度である。このとき、下部電極９上にストッパ層平坦部１４ａが形成され、上部電極１３上においてストッパ層凸部１４ｂが形成される。ストッパ層平坦部１４ａとストッパ層凸部１４ｂは、それぞれ同程度の膜厚を有する。
【００５８】
次に、図７（ｃ）のように、ＲＩＥにより、上部電極１３上のストッパ層凸部１４ｂを加工する。これにより、上部電極１３の上面とストッパ層平坦部１４ａの上面は略平坦にすることができる。
【００５９】
次に、図７（ｄ）のように、上部電極１３上及びストッパ層平坦部１４ａ上に中間プラグ１８を形成する。中間プラグ１８には、例えばTi膜とTiN膜の積層膜が用いられる。
【００６０】
次に、中間プラグ１８上に、中間プラグ１８を加工するマスクとして例えばシリコン酸化膜を形成する。その後、シリコン酸化膜をＲＩＥにより加工し、シリコン酸化膜をマスクとして、中間プラグ１８を加工する。このとき、中間プラグ１８の幅は、上部電極１３の上面及びバリアメタル膜１６の底面の幅よりも大きくなるように加工する。
【００６１】
なお、中間プラグ１８の表面をＣＭＰ処理により研磨した後に、シリコン酸化膜を形成してもよい。この場合、中間プラグ１８の表面の平坦性が向上し、中間プラグ１８上に形成されるバリアメタル膜１６のカバレッジが向上する。
【００６２】
次に、図７（ｅ）のように、シリコン酸化膜及び中間プラグ１８をマスクとして、ＲＩＥによりストッパ層平坦部１４ａ及び下部電極９をエッチングする。このとき、磁気抵抗効果素子８の側壁はストッパ層平坦部１４ａで覆われているため、下部電極９の材料が側壁に付着することはない。
【００６３】
その後、図１のように、ストッパ層平坦部１４ａ及び中間プラグ１８上に上部層間絶縁膜１５を形成し、上部層間絶縁膜１５中にコンタクトプラグ１７及びビット線ＢＬを例えばダマシンプロセスにより形成する。
【００６４】
以上のように、本発明の第３の実施形態によれば、略平坦な上部電極１３及びストッパ層平坦部１４ａ上に中間プラグ１８が設けられている。これにより、中間プラグ１８上のバリアメタル膜１６は、略平坦に形成することができ、バリアメタル膜１６のカバレッジを良好なものとすることができ、配線の信頼性を向上させることができる。
【００６５】
さらに、上部電極１３とバリアメタル膜１６との間に、上部電極１３及びバリアメタル膜１６の幅より大きい中間プラグ１８が設けられている。これにより、中間プラグ１８の幅は、上部電極１３の上面及びバリアメタル膜１６の底面の幅よりも大きいものが設けられる。すなわち、中間プラグ１８は、上部電極１３及びバリアメタル膜１６の全面と接触することから、良好な電気的接続を保つことができる。さらに、中間プラグ１８の表面は、ＣＭＰ処理により平坦化することができるため、中間プラグ１８上には平坦性の高いバリアメタル膜１６を設けることができる。
【００６６】
さらに、下部電極９の幅が、コンタクトプラグ７の上面の幅及び第１の磁性層１０の幅よりも大きいことより、電気的接続を良好に保つことができる。
【００６７】
さらに、磁気抵抗効果素子８の側壁にストッパ層平坦部１４ａを形成した後に、下部電極９をエッチングすることにより、下部電極９の材料が磁気抵抗効果素子８である第１の磁性層１０、非磁性層１１、及び第２の磁性層１２の側壁に付着することを防止し、第１の磁性層１０及び第２の磁性層１２の短絡を防止することができる。
【００６８】
なお、上述した第１の実施形態乃至第３の実施形態において、半導体基板１上に平面型の選択トランジスタが設けられていることを前提に説明したが、平面型の代わりに立体型の選択トランジスタ、例えばFINFET(Fin Field Effect Transistor)が設けられてもよい。
【００６９】
なお、上述した第１の実施形態乃至第３の実施形態において、第１の磁性層１０に磁化記憶層が用いられ、第２の磁性層１２に磁化参照層が用いられるものとして説明したが、第１の磁性層１０に磁化参照層が用いられ、第２の磁性層１２に磁化記憶層が用いられてもよい。
【００７０】
なお、本発明は、上述の実施形態にのみ限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々変更を加え得ることは勿論である。
【００７１】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの実施形態は、その他のさまざまな形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これらの実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【００７２】
１…半導体基板
２…ゲート絶縁膜
３…ゲート電極
４…保護膜
５…下部層間絶縁膜
６、１６、１９、２１…バリアメタル膜
７、１７、２０、２２…コンタクトプラグ
８…磁気抵抗効果素子
９…下部電極
１０…第１の磁性層
１１…非磁性層
１２…第２の磁性層
１３…上部電極
１４…ストッパ層
１４ａ…ストッパ層平坦部
１４ｂ…ストッパ層凸部
１５…上部層間絶縁膜
１８…中間プラグ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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