(57)【要約】【課題】外部接続用電極および該外部接続用電極を覆う封止層が設けられた半導体装置において、該半導体装置の両面側に外部接続用電極を設けた場合に、その平面サイズが半導体基板よりも大きくなることを抑制することができる半導体装置を提供するとともに、その半導体装置の製造方法、及び、その半導体装置の回路基板への実装構造を提供する。【解決手段】半導体装置１０には、シリコン基板１１の上面１１ａ及び下面１１ｂに、貫通電極１２ｃにより相互に接続された接続パッド１２ａ、１２ｂが設けられている。また、シリコン基板１１の上面側及び下面側には、各接続パッド１２ａ、１２ｂに接続された配線１５ａ、１５ｂ及び柱状の外部接続用電極１６ａ、１６ｂが各々設けられているとともに、当該外部接続用電極１６ａ、１６ｂの周側部を被覆し、かつ、端部が露出するように封止層１７ａ、１７ｂが各々設けられている。【選択図】図２
2012204557.tif 000002
【特許請求の範囲】
【請求項１】
半導体を含む基板の上面に第１の接続パッドが設けられ、前記基板の下面に第２の接続パッドが設けられた半導体基板を準備する基板準備工程と、
前記基板準備工程の後に、前記基板の前記上面を被覆するとともに、前記第１の接続パッドを露出する第１の開口部が設けられた第１の絶縁膜を、前記基板の前記上面側に形成する第１絶縁膜形成工程と、
前記基板準備工程の後に、前記基板の前記下面を被覆するとともに、前記第２の接続パッドを露出する第２の開口部が設けられた第２の絶縁膜を、前記基板の前記下面側に形成する第２絶縁膜形成工程と、
前記第１絶縁膜形成工程の後に、前記第１の接続パッドに接続されるように前記第１の絶縁膜の上方に第１の外部接続用電極を形成する第１外部電極形成工程と、
前記第２絶縁膜形成工程の後に、前記第２の接続パッドに接続されるように前記第２の絶縁膜の下方に第２の外部接続用電極を形成する第２外部電極形成工程と、
前記第１外部電極形成工程の後に、前記第１の絶縁膜の上面、及び、前記第１の外部接続用電極の周側部を被覆するとともに、前記第１の外部接続用電極の端部を露出するように第１の封止層を形成する第１封止層形成工程と、
前記第２外部電極形成工程の後に、前記第２の絶縁膜の下面、及び、前記第２の外部接続用電極の周側部を被覆するとともに、前記第２の外部接続用電極の端部を露出するように第２の封止層を形成する第２封止層形成工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項２】
前記第１絶縁膜形成工程の後であって、前記第１外部電極形成工程の前に、前記半導体基板の前記上面側に、前記第１の接続パッドに接続された第１の配線層を形成する第１配線層形成工程を含み、
前記第２絶縁膜形成工程の後であって、前記第２外部電極形成工程の前に、前記半導体基板の前記下面側に、前記第２の接続パッドに接続された第２の配線層を形成する第２配線層形成工程を含み、
前記第１外部電極形成工程は、前記第１の外部接続用電極を、前記第１の配線層に形成された第１のランドに接触するように設けること含み、
前記第２外部電極形成工程は、前記第２の外部接続用電極を、前記第２の配線層に形成された第２のランドに接触するように設けること含むことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第１配線層形成工程は、
前記第１の接続パッドの上面および前記第１の絶縁膜の上面を覆うように第１のシード金属層を形成する第１シード金属層形成工程と、該第１シード金属層形成工程の後に、第３の開口部が設けられた第１のレジスト膜を前記第１のシード金属層の上面に形成する第１配線用レジスト膜形成工程と、を含み、
前記第２配線層形成工程は、
前記第２の接続パッドの下面および前記第２の絶縁膜の下面を覆うように第２のシード金属層を形成する第２シード金属層形成工程と、該第２シード金属層形成工程の後に、第４の開口部が設けられた第２のレジスト膜を前記第２のシード金属層の下面に形成する第２配線用レジスト膜形成工程と、を含み、
前記第１配線用レジスト膜形成工程および前記第２配線用レジスト膜形成工程の後に、前記第１のシード金属層および前記第２のシード金属層を電流路とした電解メッキによって、前記第１のシード金属層の上面に接触する第１の配線金属層および前記第２のシード金属層の下面に接触する第２の配線金属層を同時に形成することを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項４】
前記第１配線層形成工程の後であって、前記第１外部電極形成工程の前に、前記半導体基板の前記上面側に、第５の開口部が設けられた第３のレジスト膜を形成する第１電極用レジスト膜形成工程を含み、
前記第２配線層形成工程の後であって、前記第２外部電極形成工程の前に、前記半導体基板の前記下面側に、第６の開口部が設けられた第４のレジスト膜を形成する第２電極用レジスト膜形成工程を含み、
前記第１電極用レジスト膜形成工程および前記第２電極用レジスト膜形成工程の後に、前記第１のシード金属層および前記第２のシード金属層を電流路とした電解メッキによって、前記第１のシード金属層の上方に前記第１の外部接続用電極を形成すると同時に、前記第２のシード金属層の下方に前記第２の外部接続用電極を形成することを特徴とする請求項２又は３に記載の半導体装置の製造方法。
【請求項５】
前記基板準備工程は、前記上面から前記下面にかけて前記基板を貫通しかつ前記第１の接続パッド及び前記第２の接続パッドに接続された貫通電極が設けられた前記半導体基板を準備することを含むことを特徴とする請求項１乃至４のいずれか一項に記載の半導体装置の製造方法。
【請求項６】
前記基板準備工程は、前記貫通電極が、前記半導体基板を平面視して、前記第１の接続パッド及び前記第２の接続パッドの配置位置と整合する位置に設けられている前記半導体基板を準備することを含むことを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項７】
半導体基板と、
前記半導体基板の上面に設けられた第１の接続パッドと、
前記上面を被覆するとともに、前記第１の接続パッドを露出する第１の開口部が設けられた第１の絶縁膜と、
前記第１の接続パッドに接続されるように前記第１の絶縁膜の上方に設けられた第１の外部接続用電極と、
前記第１の絶縁膜の上面、及び、前記第１の外部接続用電極の周側部を被覆するとともに、前記第１の外部接続用電極の端部を露出するように設けられた第１の封止層と、
前記半導体基板の下面に設けられた第２の接続パッドと、
前記下面を被覆するとともに、前記第２の接続パッドを露出する第２の開口部が設けられた第２の絶縁膜と、
前記第２の接続パッドに接続されるように前記第２の絶縁膜の下方に設けられた第２の外部接続用電極と、
前記第２の絶縁膜の下面、及び、前記第２の外部接続用電極の周側部を被覆するとともに、前記第２の外部接続用電極の端部を露出するように設けられた第２の封止層と、
前記半導体基板を貫通して、前記第１の接続パッド及び前記第２の接続パッドに接続された貫通電極と、
を有することを特徴とする半導体装置。
【請求項８】
前記貫通電極は、前記半導体基板を平面視して、前記第１の接続パッド及び前記第２の接続パッドの配置位置と整合する位置に設けられていることを特徴とする請求項７に記載の半導体装置。
【請求項９】
前記第１の開口部を介して前記第１の接続パッドに接続されるとともに、前記第１の外部接続用電極に接触するように設けられた第１のランドを有する第１の配線層と、
前記第２の開口部を介して前記第２の接続パッドに接続されるとともに、前記第２の外部接続用電極に接触するように設けられた第２のランドを有する第２の配線層と、
をさらに有することを特徴とする請求項７又は８に記載の半導体装置。
【請求項１０】
前記第１の外部接続用電極及び前記第２の外部接続用電極は、前記半導体基板を平面視して、前記第１の配線層の前記第１のランド及び前記第２の配線層の前記第２のランドの配置位置と整合する位置に設けられていることを特徴とする請求項９に記載の半導体装置。
【請求項１１】
前記半導体基板の前記上面には、集積回路が設けられ、
前記第１の接続パッドは、前記集積回路に接続されていることを特徴とする請求項７乃至１０のいずれか一項に記載の半導体装置。
【請求項１２】
半導体基板と、前記半導体基板の上面に設けられた第１の接続パッドと、前記第１の接続パッドに接続されるように設けられた第１の外部接続用電極と、前記半導体基板の前記上面側を被覆するとともに、前記第１の外部接続用電極の端部を露出する第１の封止層と、前記半導体基板の下面に設けられた第２の接続パッドと、前記第２の接続パッドに接続されるように設けられた第２の外部接続用電極と、前記半導体基板の前記下面側を被覆するとともに、前記第２の外部接続用電極の端部を露出する第２の封止層と、前記半導体基板を貫通して、前記第１の接続パッド及び前記第２の接続パッドに接続された貫通電極と、を有する半導体装置を、
前記第１の外部接続用電極の端部が、接続パッドを有する回路基板の前記接続パッドに接続するように接合されていることを特徴とする半導体装置の実装構造。
【請求項１３】
前記第１の外部接続用電極の端部が、前記回路基板に設けられた前記接続パッドに接合され、
前記第２の外部接続用電極が、チップ型の電子部品の電極に接合されていることを特徴とする請求項１２に記載の半導体装置の実装構造。
【請求項１４】
前記第１の外部接続用電極の端部が、前記回路基板に設けられた前記接続パッドに接合され、
前記第２の外部接続用電極が、他の半導体装置の電極に接合されていることを特徴とする請求項１２に記載の半導体装置の実装構造。
【請求項１５】
前記第１の外部接続用電極の端部が、前記回路基板に設けられた前記接続パッドに接合され、
前記第２の外部接続用電極が、他の接続パッドを有する他の回路基板の前記他の接続パッドに接合されていることを特徴とする請求項１２に記載の半導体装置の実装構造。
【請求項１６】
前記半導体基板の前記上面には、集積回路が設けられ、
前記第１の接続パッドは、前記集積回路に接続されていることを特徴とする請求項１２乃至１５のいずれか一項に記載の半導体装置の実装構造。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置、及び、その製造方法、並びに、半導体装置の回路基板への実装構造に関する。
【背景技術】
【０００２】
近年、携帯電話機や携帯情報端末、デジタルカメラ、マルチメディアプレーヤ等の携帯型の電子機器の普及が著しい。携帯型の電子機器においては、小型化や高機能化に対する市場の要望が高く、このような要望に応えるため電子機器に搭載される半導体装置の高密度実装技術が重要な役割を担っている。
【０００３】
従来、高密度実装技術を適用した半導体装置の一例としては、パッケージの一面側に複数の電極が配列された半導体装置を積層化し、金属ワイヤ等で電気的に接続した実装構造が知られている。さらに近年においては、半導体チップが内蔵された両面電極パッケージを複数積層化することにより、より一層の高密度実装を実現したものも知られている。このような半導体装置については、例えば特許文献１に記載されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００９−００４６５０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、特許文献１に記載された両面電極パッケージを有する半導体装置は、平板状のコア材の一面側に半導体チップを載置固定し、かつ、コア材の半導体チップが載置固定された一面のうち、当該載置領域の周囲に電極パッドが設けられたものであり、コア材の一面側の電極パッドと半導体チップの電極とを金属ワイヤで電気的に接続した構成を有している。また、半導体チップの周辺のコア材や封止樹脂層には、コア材の一面側の電極パッドとパッケージ表面に設けられる外部接続用の端子（ランドやパッド）とを接続するための貫通電極や表面側端子、配線が設けられている。
【０００６】
そのため、このような半導体装置においては、パッケージの平面サイズが半導体チップの平面サイズよりも大きくなるという問題を有している。なお、上述した半導体装置においては、コア材上の電極パッドと半導体装置チップの電極とがワイヤ接続されているため、信号遅延等の回路特性の悪化が生じたり、樹脂封止工程や熱負荷が繰り返し加わることにより、パッケージ内部で断線が生じたりする場合があるという問題を有している。また、上述した半導体装置においては、パッケージ表面に外部接続端子や配線が設けられているため、水分等の外的環境による腐食が生じたり、外的応力による断線が生じたりする場合があるという問題を有している。すなわち、上述した半導体装置においては、製品特性や品質の問題が生じやすく、製造歩留まりや半導体装置の信頼性の悪化を招く場合があった。
【０００７】
そこで、本発明は、上述した問題点に鑑み、外部接続用電極および該外部接続用電極を覆う封止層が設けられた半導体装置において、該半導体装置の両面側に外部接続用電極を設けた場合に、その平面サイズが半導体基板よりも大きくなることを抑制することができる半導体装置を提供するとともに、その半導体装置の製造方法、及び、その半導体装置の回路基板への実装構造を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明に係る半導体装置の製造方法は、
半導体を含む基板の上面に第１の接続パッドが設けられ、前記基板の下面に第２の接続パッドが設けられた半導体基板を準備する基板準備工程と、
前記基板準備工程の後に、前記基板の前記上面を被覆するとともに、前記第１の接続パッドを露出する第１の開口部が設けられた第１の絶縁膜を、前記基板の前記上面側に形成する第１絶縁膜形成工程と、
前記基板準備工程の後に、前記基板の前記下面を被覆するとともに、前記第２の接続パッドを露出する第２の開口部が設けられた第２の絶縁膜を、前記基板の前記下面側に形成する第２絶縁膜形成工程と、
前記第１絶縁膜形成工程の後に、前記第１の接続パッドに接続されるように前記第１の絶縁膜の上方に第１の外部接続用電極を形成する第１外部電極形成工程と、
前記第２絶縁膜形成工程の後に、前記第２の接続パッドに接続されるように前記第２の絶縁膜の下方に第２の外部接続用電極を形成する第２外部電極形成工程と、
前記第１外部電極形成工程の後に、前記第１の絶縁膜の上面、及び、前記第１の外部接続用電極の周側部を被覆するとともに、前記第１の外部接続用電極の端部を露出するように第１の封止層を形成する第１封止層形成工程と、
前記第２外部電極形成工程の後に、前記第２の絶縁膜の下面、及び、前記第２の外部接続用電極の周側部を被覆するとともに、前記第２の外部接続用電極の端部を露出するように第２の封止層を形成する第２封止層形成工程と、
を含むことを特徴とする。
【０００９】
本発明に係る半導体装置は、
半導体基板と、
前記半導体基板の上面に設けられた第１の接続パッドと、
前記上面を被覆するとともに、前記第１の接続パッドを露出する第１の開口部が設けられた第１の絶縁膜と、
前記第１の接続パッドに接続されるように前記第１の絶縁膜の上方に設けられた第１の外部接続用電極と、
前記第１の絶縁膜の上面、及び、前記第１の外部接続用電極の周側部を被覆するとともに、前記第１の外部接続用電極の端部を露出するように設けられた第１の封止層と、
前記半導体基板の下面に設けられた第２の接続パッドと、
前記下面を被覆するとともに、前記第２の接続パッドを露出する第２の開口部が設けられた第２の絶縁膜と、
前記第２の接続パッドに接続されるように前記第２の絶縁膜の下方に設けられた第２の外部接続用電極と、
前記第２の絶縁膜の下面、及び、前記第２の外部接続用電極の周側部を被覆するとともに、前記第２の外部接続用電極の端部を露出するように設けられた第２の封止層と、
前記半導体基板を貫通して、前記第１の接続パッド及び前記第２の接続パッドに接続された貫通電極と、
を有することを特徴とする。
【００１０】
本発明に係る半導体装置の実装構造は、
半導体基板と、前記半導体基板の上面に設けられた第１の接続パッドと、前記第１の接続パッドに接続されるように設けられた第１の外部接続用電極と、前記半導体基板の前記上面側を被覆するとともに、前記第１の外部接続用電極の端部を露出する第１の封止層と、前記半導体基板の下面に設けられた第２の接続パッドと、前記第２の接続パッドに接続されるように設けられた第２の外部接続用電極と、前記半導体基板の前記下面側を被覆するとともに、前記第２の外部接続用電極の端部を露出する第２の封止層と、前記半導体基板を貫通して、前記第１の接続パッド及び前記第２の接続パッドに接続された貫通電極と、を有する半導体装置を、
前記第１の外部接続用電極の端部が、接続パッドを有する回路基板の前記接続パッドに接続するように接合されていることを特徴とする。
【発明の効果】
【００１１】
本発明によれば、外部接続用電極および該外部接続用電極を覆う封止層が設けられた半導体装置において、該半導体装置の両面側に外部接続用電極を設けた場合に、その平面サイズが半導体基板よりも大きくなることを抑制することができる半導体装置を提供するとともに、その半導体装置の製造方法、及び、その半導体装置の回路基板への実装構造を提供することができる。
【図面の簡単な説明】
【００１２】
【図１】本発明に係る半導体装置の一実施形態を示す概略平面図である。
【図２】本実施形態に係る半導体装置を示す概略断面図である。
【図３】本実施形態に係る半導体装置の製造方法の一例を示す工程断面図（その１）である。
【図４】本実施形態に係る半導体装置の製造方法の一例を示す工程断面図（その２）である。
【図５】本実施形態に係る半導体装置の製造方法の一例を示す工程断面図（その３）である。
【図６】本実施形態に係る半導体装置の製造方法の一例を示す工程断面図（その４）である。
【図７】本実施形態に係る半導体装置の製造方法の一例を示す工程断面図（その５）である。
【図８】本実施形態に係る半導体装置の製造方法の一例を示す工程断面図（その６）である。
【図９】本実施形態に係る半導体装置の製造方法の一例を示す工程断面図（その７）である。
【図１０】本実施形態に係る半導体装置の製造方法の一例を示す工程断面図（その８）である。
【図１１】本実施形態に係る半導体装置の製造方法の一例を示す工程断面図（その９）である。
【図１２】本実施形態に係る半導体装置の製造方法の一例を示す工程断面図（その１０）である。
【図１３】本実施形態に係る半導体装置の製造方法の一例を示す工程断面図（その１１）である。
【図１４】本実施形態に係る半導体装置の製造方法の一例を示す工程断面図（その１２）である。
【図１５】本実施形態に係る半導体装置の製造方法の一例を示す工程断面図（その１３）である。
【図１６】本実施形態に係る半導体装置の製造方法の一例を示す工程断面図（その１４）である。
【図１７】本実施形態に係る半導体装置の実装構造の第１の例を示す概略断面図である。
【図１８】本実施形態に係る半導体装置の実装構造の第２の例を示す概略断面図（その１）である。
【図１９】本実施形態に係る半導体装置の実装構造の第２の例を示す概略断面図（その２）である。
【図２０】本実施形態に係る半導体装置の実装構造の第３の例を示す概略断面図である。
【発明を実施するための形態】
【００１３】
以下、本発明に係る半導体装置及びその製造方法並びに半導体装置の実装構造について、実施形態を示して詳しく説明する。
（半導体装置）
まず、本発明に係る半導体装置について説明する。
【００１４】
図１は、本発明に係る半導体装置の一実施形態を示す概略平面図であり、図２は、本実施形態に係る半導体装置を示す概略断面図である。ここで、図２（ａ）は、図１に示した半導体装置におけるIIＡ−IIＡ線（本明細書においては図１中に示したローマ数字の「２」に対応する記号として便宜的に「II」を用いる。）に沿った断面を示す図であり、図２（ｂ）は、図１に示した半導体装置におけるIIＢ−IIＢ線に沿った断面を示す図である。
【００１５】
本実施形態に係る半導体装置１０は、例えば図１、図２（ａ）、（ｂ）に示すように、所定の機能を有する集積回路（図示を省略）が上面１１ａ側（図１の紙面手前側、及び、図２（ａ）、（ｂ）の上面側；第１の面）に形成されたシリコン基板（半導体基板）１１を備えている。ここで、集積回路は、周知のトランジスタやダイオード、抵抗、コンデンサ等の各素子と、これらを相互に接続する配線層により形成されている。
【００１６】
図１、図２（ａ）、（ｂ）に示すように、シリコン基板１１の上面１１ａには、集積回路（図示を省略）の各素子に接続されたアルミニウム系金属等からなる複数の接続パッド（第１の接続パッド）１２ａが設けられている。また、シリコン基板１１の上面１１ａには、集積回路を保護するための絶縁膜として、酸化シリコンや窒化シリコン等からなるパッシベーション膜（第１の絶縁膜）１３が設けられている。ここで、パッシベーション膜１３は、上述した複数の接続パッド１２ａを被覆するように設けられ、各接続パッド１２ａの上面の一部（例えば中央部）を露出させる複数の開口部（第１の開口部）１３ｈが設けられている。パッシベーション膜１３の上面には、ポリイミド系樹脂等からなる絶縁膜（第１の絶縁膜）１４ａが、シリコン基板１１の上面１１ａに関する法線の方向（図１の紙面手前側、又は、図２（ａ）、（ｂ）の上方側に相当する）から見て、すなわち、シリコン基板１１を上面側から平面視して、パッシベーション膜１３の外周縁部分の上面を枠状に露出させるように矩形状又は正方形状に設けられている。パッシベーション膜１３の開口部１３ｈに対応する部分の絶縁膜１４ａには、開口部（第１の開口部）１４ｈａが設けられ、各接続パッド１２ａの上面の一部（例えば中央部）が露出されている。すなわち、各接続パッド１２ａの上面は、パッシベーション膜１３に設けられた開口部１３ｈに整合する位置に設けられた絶縁膜１４ａの開口部１４ｈａを介して露出されている。
【００１７】
なお、本実施形態では、図１に示すように、複数の接続パッド１２ａが、シリコン基板１１の上面１１ａの外周縁に沿って、略矩形枠状をなすように配列されている場合を示したが、各接続パッド１２ａの配列はこれに限られるものではない。また、本実施形態では、図１、図２（ａ）、（ｂ）に示すように、絶縁膜１４ａが、シリコン基板１１を上面側（図１の紙面手前側、又は、図２（ａ）、（ｂ）の上側に相当する）から平面視して、パッシベーション膜１３の上面１１ａのうち、外周縁を含む領域を枠状に露出させるように、絶縁膜１４ａを矩形状又は正方形状に設けた構成について説明するが、これに限られるものではない。すなわち、パッシベーション膜１３と絶縁膜１４ａの平面形状を異なるように設けた構成に限らず、パッシベーション膜１３と絶縁膜１４ａの平面形状を同一になるように設けて、シリコン基板１１の外周縁部分の上面１１ａを枠状に露出させるように構成したものであってもよい。
【００１８】
また、図１、図２（ａ）、（ｂ）に示すように、絶縁膜１４ａの上面には、複数の配線（第１の配線層）１５ａが所定の配線パターンを有して延在するように設けられている。配線１５ａは、例えば、絶縁膜１４ａの上面に設けられた銅等からなるシード金属層１５−１ａと、シード金属層１５−１ａの上面に設けられた銅等からなる配線金属層１５−２ａとの２層構造を有している。各配線１５ａの一端部１５ｘは、パッシベーション膜１３及び絶縁膜１４ａに設けられた開口部１３ｈ、１４ｈａを介して各接続パッド１２ａの上面に電気的に接続されている。また、各配線１５ａの他端部には、ランド１５ｙが形成されている。そして、各配線１５ａの一端部１５ｘと他端部（ランド１５ｙ）の間は、これらと一体的に形成された引き回し線部１５ｚにより接続されている。
【００１９】
また、図１、図２（ａ）、（ｂ）に示すように、各配線１５ａのランド１５ｙの上面には、シリコン基板１１の上面１１ａに関する法線の方向に延在する、銅等からなる柱状の外部接続用電極（第１の外部接続用電極）１６ａが設けられ、ランド１５ｙと外部接続用電極１６ａが電気的に接続されている。ここで、外部接続用電極１６ａは、例えば図１に示すように、矩形状のシリコン基板１１の各辺方向（図面上下方向及び左右方向）に等間隔を有するように正方配列されている。
【００２０】
また、図２（ａ）、（ｂ）に示すように、配線１５ａ及び絶縁膜１４ａが設けられたシリコン基板１１の上面側には、パッシベーション膜１３の上面のうち絶縁膜１４ａによって覆われずに露出された領域と、絶縁膜１４ａの上面のうち配線１５ａによって覆われずに露出された領域とを被覆するように、シリカフィラーを含むエポキシ系樹脂等からなる封止層（第１の封止層）１７ａが設けられている。封止層１７ａの上面は、平坦化されており、上述した外部接続用電極１６ａの上面（端部）が露出するように略面一となるように設けられている。
【００２１】
また、図２（ａ）、（ｂ）に示すように、シリコン基板１１の下面１１ｂ側（図１の紙面裏手側、及び、図２（ａ）、（ｂ）の下面側；第２の面）には、シリコン基板１１を下面側（図１の紙面裏手側、又は、図２（ａ）、（ｂ）の下側に相当する）から平面視して、例えば、上面１１ａ側に設けられた複数の接続パッド１２ａと整合する位置に、複数の接続パッド（第２の接続パッド）１２ｂが設けられている。ここで、上面１１ａ側の接続パッド１２ａと下面１１ｂ側の接続パッド１２ｂの個数や配列間隔（ピッチ）は、同一になるように設定されているものであってもよいし、各々任意の個数や配列間隔に設定されているものであってもよい。
【００２２】
そして、本実施形態に係る半導体装置１０においては、図１、図２（ａ）、（ｂ）に示すように、シリコン基板１１を厚さ方向（図２（ａ）、（ｂ）の上下方向に相当する）に貫通して、シリコン基板１１の上面１１ａ側の接続パッド１２ａと、下面１１ｂ側の接続パッド１２ｂとを、電気的に接続するアルミニウム系金属等からなる貫通電極１２ｃが設けられている。ここで、貫通電極１２ｃは、例えば、図１、図２（ａ）、（ｂ）に示すように、シリコン基板１１の上面１１ａ側及び下面１１ｂ側に設けられる各接続パッド１２ａ、１２ｂを１対１の関係で接続するように設けられる。なお、図１、図２（ａ）、（ｂ）においては、上面１１ａ側及び下面１１ｂ側に設けられる全ての接続パッド１２ａ、１２ｂを１対１の関係で相互に接続した構成を示したが、任意の配置位置の接続パッド１２ａ、１２ｂのみを貫通電極１２ｃを介して接続するものであってもよい。すなわち、貫通電極１２ｃを介して、相互に接続されていない接続パッド１２ａ、１２ｂが設けられていてもよい。また、貫通電極１２ｃは、図１、図２（ａ）、（ｂ）に示すように、シリコン基板１１を上面側あるいは下面側から平面視して、上面１１ａ側及び下面１１ｂ側に設けられる各接続パッド１２ａ、１２ｂの配置と整合する位置に設けられる。これによれば、シリコン基板１１を上面側あるいは下面側から平面視した場合に、同一の位置又は領域に、上面１１ａ側及び下面１１ｂ側の各接続パッド１２ａ、１２ｂと貫通電極１２ｃを平面的に重なるように設けることができる。したがって、平面視した場合に、貫通電極１２ｃの形成領域を、接続パッド１２ａ、１２ｂの形成領域とは別個に設ける必要がないので、半導体装置（集積回路）のレイアウト設計を制約することがない。
【００２３】
また、図２（ａ）、（ｂ）に示すように、シリコン基板１１の下面１１ｂには、上述した複数の接続パッド１２ｂを被覆するように、ポリイミド系樹脂等からなる絶縁膜（第２の絶縁膜）１４ｂが設けられている。絶縁膜１４ｂは、シリコン基板１１を下面側から平面視して、シリコン基板１１の外周縁部分の下面１１ｂのうち、外周縁を含む領域を枠状に露出させるように矩形状又は正方形状に設けられている。また、絶縁膜１４ｂには、各接続パッド１２ｂの下面の一部（例えば中央部）を露出させる複数の開口部（第２の開口部）１４ｈｂが設けられている。
【００２４】
また、図２（ａ）、（ｂ）に示すように、絶縁膜１４ｂの下面には、複数の配線（第２の配線層）１５ｂが所定の配線パターンを有して延在するように設けられている。配線１５ｂは、上述した配線１５ａと同様に、例えば、絶縁膜１４ｂの下面に設けられた銅等からなるシード金属層１５−１ｂと、シード金属層１５−１ｂの上面に設けられた銅等からなる配線金属層１５−２ｂとの２層構造を有している。各配線１５ｂの一端部１５ｘは、絶縁膜１４ｂに設けられた開口部１４ｈｂを介して各接続パッド１２ｂの下面に電気的に接続されている。また、各配線１５ｂの他端部には、ランド１５ｙが形成されている。そして、各配線１５ｂの一端部１５ｘと他端部（ランド１５ｙ）の間は、これらと一体的に形成された引き回し線部１５ｚにより接続されている。
【００２５】
また、図２（ａ）、（ｂ）に示すように、各配線１５ｂのランド１５ｙの下面には、シリコン基板１１の下面１１ｂに関する法線の方向に延在する、銅等からなる柱状の外部接続用電極（第２の外部接続用電極）１６ｂが設けられ、ランド１５ｙと外部接続用電極１６ｂが電気的に接続されている。ここで、外部接続用電極１６ｂは、例えば図１に示した外部接続用電極１６ａと同様に、矩形状のシリコン基板１１の各辺方向（図面上下方向及び左右方向）に等間隔を有するように正方配列されている。
【００２６】
また、図２（ａ）、（ｂ）に示すように、配線１５ｂ及び絶縁膜１４ｂが設けられたシリコン基板１１の下面側には、シリコン基板１１の下面のうち絶縁膜１４ｂによって覆われずに露出された領域と、絶縁膜１４ｂの下面のうち配線１５ｂによって覆われずに露出された領域とを被覆するように、シリカフィラーを含むエポキシ系樹脂等からなる封止層（第２の封止層）１７ｂが設けられている。封止層１７ｂの下面は、平坦化されており、上述した外部接続用電極１６ｂの下面（端部）が露出するように略面一となるように設けられている。
【００２７】
なお、図２（ａ）、（ｂ）においては、シリコン基板１１の上面側及び下面側に設けられる全ての外部接続用電極１６ａ、１６ｂが、シリコン基板１１を上面側あるいは下面側から平面視した場合に、整合する位置に設けられた構成を示したが、外部接続用電極１６ａ、１６ｂの設置位置はこれに限られるものではない。例えば、後述するように、本実施形態に係る半導体装置１０を複数段積層した状態で、回路基板上に実装する場合には、少なくとも、実装される回路基板、あるいは、積層される他の半導体装置に設けられた電極との電気的な接続が可能な位置に外部接続用電極１６ａ、１６ｂが設けられているものであればよい。また、図２（ａ）、（ｂ）においては、シリコン基板１１の上面側及び下面側に設けられる外部接続用電極１６ａ、１６ｂが同数設けられた構成を示したが、外部接続用電極１６ａ、１６ｂが、各々任意の個数設けられているものであってもよい。
【００２８】
このように、本実施形態に係る半導体装置１０においては、シリコン基板１１の上面１１ａ及び下面１１ｂに、貫通電極１２ｃにより相互に接続された接続パッド１２ａ、１２ｂが設けられている。また、シリコン基板１１の上面側及び下面側には、各接続パッド１２ａ、１２ｂに接続された配線１５ａ、１５ｂ及び柱状の外部接続用電極１６ａ、１６ｂが各々設けられているとともに、当該外部接続用電極１６ａ、１６ｂの周側部を被覆し、かつ、外部接続用電極１６ａの上面及び外部接続用電極１６ｂの下面が露出するように封止層１７ａ、１７ｂが各々設けられている。これにより、シリコン基板１１の上面側及び下面側に設けられた外部接続用電極１６ａと１６ｂが、配線１５ａ、接続パッド１２ａ、貫通電極１２ｃ、接続パッド１２ｂ、配線１５ｂを介して、電気的に接続された構成が得られる。すなわち、シリコン基板１１の上面側及び下面側の外部接続用電極１６ａ、１６ｂが、集積回路に直接接続された単一の接続パッド１２ａに接続されて、所定の信号や電圧が外部接続用電極１６ａ、１６ｂを介して、集積回路に共通して入出力される。あるいは、上面側及び下面側の外部接続用電極１６ａ、１６ｂ間で、所定の信号や電圧がそのまま伝達されるスルー導通路として機能する。
【００２９】
ここで、本実施形態に係る半導体装置１０は、上述したように、シリコン基板１１の上面側及び下面側の外部接続用電極１６ａ、１６ｂ相互が電気的に接続された構成に限らず、上面側の外部接続用電極１６ａのみが、配線１５ａを介して、接続パッド１２ａに接続された構成が混在するものであってもよいし、下面側の外部接続用電極１６ｂのみが、配線１５ｂ、接続パッド１２ｂ、貫通電極１２ｃを介して、上面側の接続パッド１２ａに接続された構成が混在するものであってもよい。また、シリコン基板１１の上面側の接続パッド１２ａは、集積回路に接続されている場合について説明したが、当該接続パッド１２ａが集積回路に接続されていない構成を有しているものであってもよい。さらに、シリコン基板１１の上面側あるいは下面側に設けられた外部接続用電極１６ａ、１６ｂは、各々電気的に独立した構成を有するものであってもよいし、例えば配線１５ａや１５ｂにより特定の外部接続用電極１６ａ、１６ｂ（例えば、隣接する位置に設けられた外部接続用電極１６ａ、１６ｂ）と電気的に接続された構成を有するものであってもよい。
【００３０】
以上説明したように、本実施形態に係る半導体装置１０は、いわゆるチップサイズパッケージ（Chip Size Package；ＣＳＰ）と呼ばれるパッケージ構造を有しているので、半導体装置１０の大きさを個々の半導体チップ（集積回路が形成されたシリコン基板１１に相当する）の外形寸法と略同じ外形寸法に近づけることができる。したがって、外部接続用電極および該外部接続用電極を覆う封止層が設けられた半導体装置において、該半導体装置の両面側に外部接続用電極を設けた場合に、その平面サイズが半導体基板よりも大きくなることを抑制することができる。
【００３１】
また、本実施形態に係る半導体装置１０は、シリコン基板１１の上面側及び下面側に、配線１５ａ、１５ｂに直接接続された柱状の外部接続用電極１６ａ、１６ｂを有し、さらに、当該外部接続用電極１６ａ、１６ｂの周側部を被覆するとともに、シリコン基板１１の上面側及び下面側を保護する封止層１７ａ、１７ｂを設けた構成を有している。したがって、信号遅延等の回路特性の悪化を抑制することができ、かつ、特に、外部接続用電極１６ａ、１６ｂや封止層１７ａ、１７ｂが設けられていることによって、製造工程や製品出荷後における内部応力や外部応力を緩衝することができ、また、特に、封止層１７ａ、１７ｂが設けられていることによって、パッケージ内部及び外部における断線や配線の腐食等を抑制することができる。したがって、回路特性が良好で、かつ、信頼性の高い半導体装置を実現することができる。
【００３２】
さらに、本実施形態に係る半導体装置１０は、シリコン基板１１の上面側及び下面側に外部接続用電極１６ａ、１６ｂを設けた構成を有している。したがって、シリコン基板１１のいずれかの面側のみに外部接続用電極を配列する場合に比較して、外部接続用電極を分散して配置することができるので、配置間隔を広くして電極の配置密度を低減することができる。したがって、回路基板等へ実装する際に、接続不良や隣接する電極間でのショートの発生を抑制し、信頼性の高い半導体装置を実現することができる。
【００３３】
なお、上述した実施形態に示した半導体装置１０においては、接続パッド１２ａと外部接続用電極１６ａに接続される配線１５ａ、及び、接続パッド１２ｂと外部接続用電極１６ｂに接続される配線１５ｂとして、シード金属層１５−１ａと配線金属層１５−２ａ、又は、シード金属層１５−１ｂと配線金属層１５−２ｂからなる２層構造の配線を有している場合について説明した。この配線構造は、実施形態を説明するための一例を示したものに過ぎず、本発明はこれに限られるものではない。すなわち、本発明に係る半導体装置の製造方法により製造される半導体装置に適用される配線は、例えば、単層の金属層又は導電層からなるものであってもよいし、３層以上の複数層の金属層又は導電層が積層された配線構造を有するものであってもよい。
【００３４】
（半導体装置の製造方法）
次に、本実施形態に係る半導体装置の製造方法について説明する。
図３〜図１６は、本実施形態に係る半導体装置の製造方法の一例を示す工程断面図である。ここでは、図２（ａ）に示した断面構造について製造方法を説明する。
【００３５】
上述した半導体装置１０の製造方法は、まず、図３（ａ）に示すように、ウエハ状態のシリコン基板（以下、半導体ウエハ２１と記す）を準備する。ここで、半導体ウエハ２１の上面２１ａには、図示を省略した集積回路に接続されたアルミニウム軽金属等からなる複数の接続パッド１２ａが形成されている。また、半導体ウエハ２１の下面２１ｂには、例えば半導体ウエハ２１を平面視して、上述した複数の接続パッド１２ａと整合する位置に、複数の接続パッド１２ｂが設けられている。そして、半導体ウエハ２１には、例えば半導体ウエハ２１を平面視して、接続パッド１２ａ、１２ｂと整合する位置に、当該半導体ウエハ２１を厚さ方向（図面上下方向）に貫通する貫通孔２１ｈが形成されている。当該貫通孔２１ｈ内にはアルミニウム軽金属等からなる貫通電極１２ｃが形成され、半導体ウエハ２１の上面２１ａの接続パッド１２ａと下面２１ｂの接続パッド１２ｂが電気的に接続されている。ここで、上面２１ａと下面２１ｂの接続パッド１２ａ、１２ｂは、全てが貫通電極１２ｃを介して相互に接続されているものであってもよいし、一部のみが貫通電極１２ｃを介して接続されているものであってもよい。
【００３６】
また、半導体ウエハ２１の上面２１ａには、集積回路を保護するとともに、接続パッド１２ａを被覆するように、酸化シリコン等からなるパッシベーション膜１３が形成されている。ここで、各接続パッド１２ａ上のパッシベーション膜１３には、開口部１３ｈが形成され、当該開口部１３ｈを介して各接続パッド１２ａの上面の一部（例えば中央部）が露出されている（基板準備工程）。また、図３（ａ）において、符号２２で示す領域は、ダイシングストリートである。
【００３７】
次いで、図３（ｂ）に示すように、半導体ウエハ２１の上面側のパッシベーション膜１３上に、ポリイミド系樹脂等からなる絶縁膜１４ａが積層形成される（第１絶縁膜形成工程）。絶縁膜１４ａは、例えば液状のポリイミド系の樹脂材料を半導体ウエハ２１の上面側に塗布した後、フォトリソグラフィ法を適用し、所定のガラスマスクを用いて露光、現像処理を行うことにより、樹脂材料を硬化させて形成される。ここで、各接続パッド１２ａを被覆する絶縁膜１４ａには、上述したパッシベーション膜１３の開口部１３ｈに整合する位置に開口部１４ｈａが形成され、当該開口部１４ｈａを介して各接続パッド１２ａの上面の一部（例えば中央部）が露出されている。また、ダイシングストリート２２及びその両側の近傍領域における絶縁膜１４ａは、予め除去されてパッシベーション膜１３の上面が露出されている。
【００３８】
次いで、図３（ｃ）に示すように、半導体ウエハ２１の下面側にも、上述した絶縁膜１４ａと同等の製造方法及び膜材料を用いて、ポリイミド系樹脂等からなる絶縁膜１４ｂが形成される（第２絶縁膜形成工程）。ここで、各接続パッド１２ｂを被覆する絶縁膜１４ｂには、開口部１４ｈｂが形成され、当該開口部１４ｈｂを介して各接続パッド１２ｂの下面の一部（例えば中央部）が露出されている。また、ダイシングストリート２２及びその両側の近傍領域における絶縁膜１４ｂは、予め除去されて半導体ウエハ２１の下面２１ｂが露出されている。
【００３９】
なお、図３（ｃ）においては、図示の都合上、半導体ウエハ２１の下面側に液状のポリイミド系の樹脂材料を直接塗布した後、フォトリソグラフィ法を適用して露光、現像処理を行うことにより、絶縁膜１４ｂが形成されるように示されているが、実際の製造工程においては、図３（ｂ）に示したように、上面側に絶縁膜１４ａが形成された半導体ウエハ２１を、表裏反転させて、下面側を上方に向けた状態で、樹脂材料の塗布処理や、露光、現像処理が行われる。
【００４０】
また、図３（ｂ）、（ｃ）においては、上述した半導体装置１０の構造（図１、図２参照）に基づいて、半導体ウエハ２１の上面側では、ダイシングストリート２２及びその両側の近傍領域における絶縁膜１４ａのみが除去されて、パッシベーション膜１３の上面が露出された状態を示したが、本発明はこれに限られるものではない。すなわち、半導体ウエハ２１の上面側の当該領域における絶縁膜１４ａ及びパッシベーション膜１３の双方が予め除去されて、半導体ウエハ２１の上面２１ａが露出されているものであってもよい。
【００４１】
次いで、図４（ａ）に示すように、半導体ウエハ２１の上面側の全面、すなわち、絶縁膜１４ａの開口部１４ｈａを介して露出された接続パッド１２ａの上面、絶縁膜１４ａの上面、並びに、ダイシングストリート２２及びその両側の近傍領域において露出されたパッシベーション膜１３の上面に、シード金属層（第１のシード金属層）１５−１ａを形成する（第１シード金属層形成工程）。ここで、シード金属層１５−１ａは、例えば、無電解メッキにより形成された銅層のみであってもよく、また、スパッタ法により形成された銅層のみであってもよく、さらには、スパッタ法により形成されたチタン等の薄膜層上にスパッタ法により銅層を形成したものであってもよい。
【００４２】
次いで、図４（ｂ）に示すように、半導体ウエハ２１の下面側の全面、すなわち、絶縁膜１４ｂの開口部１４ｈｂを介して露出された接続パッド１２ｂの下面、絶縁膜１４ｂの下面、並びに、ダイシングストリート２２及びその両側の近傍領域において露出されたシリコン基板１１の下面１１ｂにも、上述したシード金属層１５−１ａと同等の製造方法及び膜材料を用いて、シード金属層（第２のシード金属層）１５−１ｂを形成する（第２シード金属層形成工程）。すなわち、シード金属層１５−１ｂは、絶縁膜１４ｂの開口部１４ｈｂを介して露出された接続パッド１２ｂの下面、絶縁膜１４ｂの下面、並びに、ダイシングストリート２２及びその両側の近傍領域において露出された半導体ウエハ２１の下面２１ｂに形成される。
【００４３】
なお、図４（ｂ）においては、図示の都合上、半導体ウエハ２１の下面側に無電解メッキやスパッタ法によりシード金属層１５−１ｂが直接形成されるように示されているが、実際の製造工程においては、図４（ａ）に示したように、上面側にシード金属層１５−１ａが形成された半導体ウエハ２１を、表裏反転させて、下面側を上方に向けた状態で、無電解メッキやスパッタ法が行われる。
【００４４】
次いで、図４（ｃ）に示すように、半導体ウエハ２１の上面側のシード金属層１５−１ａの上面にメッキレジスト膜（第１のレジスト膜）２３ａをパターン形成する（第１配線用レジスト膜形成工程）。メッキレジスト膜２３ａは、例えばポジ型の液状レジストを半導体ウエハ２１の上面側に塗布した後、フォトリソグラフィ法を適用し、所定のガラスマスクを用いて露光、現像処理を行うことにより、レジストを硬化させて形成される。ここで、後述する配線金属層１５−２ａの形成領域に対応する部分のメッキレジスト膜２３ａには、開口部（第３の開口部）２３ｈａが形成され、当該開口部２３ｈａを介してシード金属層１５−１ａの上面が露出されている。
【００４５】
次いで、図５（ａ）に示すように、半導体ウエハ２１の下面側のシード金属層１５−１ｂの下面にも、上述したメッキレジスト膜２３ａと同等の製造方法及び膜材料を用いて、メッキレジスト膜（第２のレジスト膜）２３ｂが形成される（第２配線用レジスト膜形成工程）。ここで、後述する配線金属層１５−２ｂの形成領域に対応する部分のメッキレジスト膜２３ｂには、開口部（第４の開口部）２３ｈｂが形成され、当該開口部２３ｈｂを介してシード金属層１５−１ｂの下面が露出されている。
【００４６】
次いで、図５（ｂ）に示すように、シード金属層１５−１ａをメッキ電流路とした銅の電解メッキを行なうことにより、メッキレジスト膜２３ａの開口部２３ｈａ内に露出されたシード金属層１５−１ａの上面に、銅メッキを成長させて配線金属層（第１の配線金属層）１５−２ａが形成される。また、シード金属層１５−１ｂをメッキ電流路とした銅の電解メッキを行なうことにより、メッキレジスト膜２３ｂの開口部２３ｈｂ内に露出されたシード金属層１５−１ｂの下面に、銅メッキを成長させて配線金属層（第２の配線金属層）１５−２ｂが形成される。ここで、シード金属層１５−１ａと１５−１ｂは、接続パッド１２ａ、貫通電極１２ｃ及び接続パッド１２ｂを介して、電気的に接続されているので、シード金属層１５−１ａと１５−１ｂとのうちいずれか一方をメッキ用の電極に接続するだけで、配線金属層１５−２ａ及び１５−２ｂが、同一の電解メッキ工程において同時に形成することができる（第１配線層形成工程、第２配線層形成工程）。その後、図６（ａ）に示すように、シード金属層１５−１ａの上面及び１５−１ｂの下面からメッキレジスト膜２３ａ、２３ｂが剥離される。
【００４７】
次いで、図６（ｂ）に示すように、半導体ウエハ２１の上面側の配線金属層１５−２ａ及びシード金属層１５−１ａの各上面にメッキレジスト膜（第３のレジスト膜）２４ａをパターン形成する。メッキレジスト膜２４ａは、例えばネガ型のドライフィルムレジストを半導体ウエハ２１の上面側に貼り合わせた後、フォトリソグラフィ法を適用し、所定のガラスマスクを用いて露光、現像処理を行うことにより、パターン形成される（第１電極用レジスト膜形成工程）。ここで、配線金属層１５−２ａのランド（後述する外部接続用電極１６ａの形成領域）に対応する部分のメッキレジスト膜２４ａには、開口部（第５の開口部）２４ｈａが形成され、当該開口部２４ｈａを介して配線金属層１５−２ａの上面が露出されている。
【００４８】
次いで、図７に示すように、半導体ウエハ２１の下面側の配線金属層１５−２ｂ及びシード金属層１５−１ｂの各下面にも、上述したメッキレジスト膜２４ａと同等の製造方法及び膜材料を用いて、メッキレジスト膜（第４のレジスト膜）２４ｂがパターン形成される（第２電極用レジスト膜形成工程）。ここで、後述する外部接続用電極１６ｂの形成領域に対応する部分のメッキレジスト膜２４ｂには、開口部（第６の開口部）２４ｈｂが形成され、当該開口部２４ｈｂを介して配線金属層１５−２ｂのランドの下面が露出されている。
【００４９】
なお、図７においては、図示の都合上、半導体ウエハ２１の下面側にドライフィルムレジストからなるメッキレジスト膜２４ｂが直接パターン形成されるように示されているが、実際の製造工程においては、図６（ｂ）に示したように、上面側にメッキレジスト膜２４ａが形成された半導体ウエハ２１を、表裏反転させて、下面側を上方に向けた状態で、ドライフィルムレジストの貼り合わせや露光、現像処理が行われる。
【００５０】
次いで、図８に示すように、シード金属層１５−１ａをメッキ電流路とした銅の電解メッキを行なうことにより、メッキレジスト膜２４ａの開口部２４ｈａ内に露出された配線金属層１５−２ａのランド上面に、銅メッキを成長させて柱状の外部接続用電極１６ａが形成される（第１外部電極形成工程）。また、シード金属層１５−１ｂをメッキ電流路とした銅の電解メッキを行なうことにより、メッキレジスト膜２４ｂの開口部２４ｈｂ内に露出された配線金属層１５−２ｂのランド下面に、銅メッキを成長させて柱状の外部接続用電極１６ｂが形成される（第２外部電極形成工程）。ここで、上述した配線金属層１５−２ａと１５−２ｂの形成工程と同様に、シード金属層１５−１ａと１５−１ｂは、接続パッド１２ａ、貫通電極１２ｃ及び接続パッド１２ｂを介して、電気的に接続されているので、シード金属層１５−１ａと１５−１ｂとのうちいずれか一方をメッキ用の電極に接続するだけで、外部接続用電極１６ａ及び１６ｂは、同一の電解メッキ工程において同時に形成される。
【００５１】
その後、図９に示すように、配線金属層１５−２ａ及びシード金属層１５−１ａの各上面、並びに、配線金属層１５−２ｂ及びシード金属層１５−１ｂの各上面からメッキレジスト膜２４ａ、２４ｂが剥離される。なお、この状態では、外部接続用電極１６ａ、１６ｂの高さは、図２（ａ）に示した外部接続用電極１６ａ、１６ｂの高さよりも高くなるように設定されている。このメッキレジスト膜２４ａ、２４ｂの剥離工程において、メッキレジスト膜２４ａ、２４ｂが除去しきれずに残存している場合には、メッキレジスト膜２４ａ、２４ｂの残渣を除去するために、この工程に続けて、酸素プラズマ法等を用いてアッシング処理を行ってもよい。これによれば、このメッキレジスト膜２４ａ、２４ｂの剥離工程の後に行われる配線１５ａ形成工程および配線１５ｂ形成工程において、シード金属層１５−１ａの上面やシード金属層１５−１ｂの下面にメッキレジスト膜２４ａ、２４ｂの残渣が残存していることによって、シード金属層１５−１ａやシード金属層１５−１ｂのエッチング不良が生じることを抑制することができる。
【００５２】
次いで、図１０に示すように、半導体ウエハ２１の上面側の配線金属層１５−２ａをマスクとして用いて、当該配線金属層１５−２ａ直下の領域以外のシード金属層１５−１ａをエッチングして除去することにより、配線金属層１５−２ａの直下にのみシード金属層１５−１ａを残存させる。これにより、配線金属層１５−２ａとその直下に残存するシード金属層１５−１ａからなる２層構造の配線１５ａが形成される（第１配線層形成工程）。この配線１５ａの形成工程においては、さらに、酸素プラズマ法等を用いて、シード金属層１５−１ａがエッチング除去された領域の絶縁膜１４ａやパッシベーション膜１３等に対して、アッシング処理を行うものであってもよい。これによれば、絶縁膜１４ａやパッシベーション膜１３上に残存するシード金属層１５−１ａの残渣を除去することができるとともに、後述する封止層形成工程において、絶縁膜１４ａやパッシベーション膜１３と封止層１７ａとの密着性を向上させることができる。
【００５３】
次いで、図１１に示すように、半導体ウエハ２１の下面側においても、配線金属層１５−２ｂをマスクとして用いて、当該配線金属層１５−２ａ直下の領域以外のシード金属層１５−１ｂをエッチングして除去することにより、配線金属層１５−２ｂの直下にのみシード金属層１５−１ｂを残存させる。これにより、配線金属層１５−２ｂとその直下に残存するシード金属層１５−１ｂからなる２層構造の配線１５ｂが形成される（第２配線層形成工程）。この配線１５ｂの形成工程においても、酸素プラズマ法等を用いて、シード金属層１５−１ｂがエッチング除去された領域の絶縁膜１４ｂや半導体ウエハ２１等に対して、アッシング処理を行うものであってもよい。これによれば、絶縁膜１４ｂや半導体ウエハ２１上に残存するシード金属層１５−１ｂの残渣を除去することができるとともに、後述する封止層形成工程において、絶縁膜１４ｂや半導体ウエハ２１と封止層１７ｂとの密着性を向上させることができる。なお、半導体ウエハ２１の上面側の配線金属層１５−２ａ、１５−２ｂをマスクとして用いて、当該配線金属層１５−２ａ、１５−２ｂ直下の領域以外のシード金属層１５−１ａ、１５−２ａを同時にエッチングして除去して、配線金属層１５−２ａ、１５−２ｂの直下にのみシード金属層１５−１ａ、１５−１ｂを残存させることによって、配線金属層１５−２ａ、１５−２ｂとその直下に残存するシード金属層１５−１ａ、１５−１ｂからなる２層構造の配線１５ａ、１５ｂを同時に形成するようにしてもよい（第１配線層形成工程、第２配線層形成工程）。
【００５４】
なお、図１１においては、図示の都合上、半導体ウエハ２１の下面側の配線金属層１５−２ｂをマスクとして用いて、シード金属層１５−１ｂを直接エッチングして、配線金属層１５−２ｂとシード金属層１５−１ｂからなる２層構造の配線１５ｂが形成されるように示されているが、実際の製造工程においては、図１０に示したように、上面側に配線金属層１５−２ａとシード金属層１５−１ａからなる２層構造の配線１５ａが形成された半導体ウエハ２１を、表裏反転させて、下面側を上方に向けた状態で、シード金属層１５−１ｂのエッチングが行われる。
【００５５】
次いで、図１２に示すように、半導体ウエハ２１の上面側の配線１５ａ、外部接続用電極１６ａ及び絶縁膜１４ａの各上面、並びに、ダイシングストリート２２及びその両側の近傍領域におけるパッシベーション膜１３の上面に、封止層１７ａが形成される（第１封止層形成工程）。封止層１７ａは、例えばスクリーン印刷法等を用いて、シリカフィラーを含むエポキシ系樹脂等からなる液状の封止材料が半導体ウエハ２１の上面側に塗布された後、封止材料に含まれるガス成分を減圧雰囲気下で除去（脱泡）し、さらに焼成処理を行うことにより、封止材料を硬化させて形成される。ここで、半導体ウエハ２１の上面側に塗布される封止材料は、外部接続用電極１６ａの上面及び側面を含む全周を被覆するように塗布される。また、封止材料を硬化させて形成される封止層１７ａは、図１２に示すように、その厚さが外部接続用電極１６ａの上面を被覆するように、外部接続用電極１６ａの高さよりもやや厚くなるように設定される。
【００５６】
次いで、図１３に示すように、半導体ウエハ２１の下面側においても、配線１５ｂ、外部接続用電極１６ｂ及び絶縁膜１４ｂの各下面、並びに、ダイシングストリート２２及びその両側の近傍領域における半導体ウエハ２１の下面２１ｂに、上述した封止層１７ａと同等の製造方法及び封止材料を用いて、エポキシ系樹脂等からなるスクリーン印刷法等を用いて、シリカフィラーを含むエポキシ系樹脂等からなる封止層１７ｂが形成される（第２封止層形成工程）。ここで、半導体ウエハ２１の下面側に塗布される封止材料は、外部接続用電極１６ｂの下面及び側面を含む全周を被覆するように塗布される。また、封止層１７ｂは、図１３に示すように、その厚さが外部接続用電極１６ｂの下面を被覆するように、外部接続用電極１６ｂの高さよりもやや厚くなるように設定される。
【００５７】
なお、図１３においては、図示の都合上、半導体ウエハ２１の下面側に、封止材料を直接塗布し、焼成、硬化させて封止層１７ｂが形成されるように示されているが、実際の製造工程においては、図１２に示したように、上面側に封止層１７ａが形成された半導体ウエハ２１を、表裏反転させて、下面側を上方に向けた状態で、封止材料の塗布、焼成処理が行われる。
【００５８】
また、上述した封止層１７ａ、１７ｂの形成工程においては、図１２に示したように、半導体ウエハ２１の上面側に封止層１７ａを形成する工程と、図１３に示したように、半導体ウエハ２１の下面側に封止層１７ｂを形成する工程を、別個の工程として順次実行する場合について説明したが、本発明はこれに限られるものではない。すなわち、本発明における封止層形成工程は、まず、図１２に示すように、半導体ウエハ２１の上面側に封止層１７ａとなる封止材料を塗布した後、脱泡処理を行い、さらに仮焼成処理を行うことにより、封止材料を仮硬化させた封止層を形成する。その後、図１３に示すように、半導体ウエハ２１の下面側に封止層１７ｂとなる封止材料を塗布した後、脱泡処理を行い、さらに仮焼成処理を行うことにより、封止材料を仮硬化させた封止層を形成する。そして、半導体ウエハ２１の上面側及び下面側の仮硬化させた封止層を、同一の焼成工程により本焼成処理することにより封止層１７ａ、１７ｂを同時に形成するものであってもよい。
【００５９】
次いで、図１４に示すように、半導体ウエハ２１の上面側に形成された封止層１７ａの上面側、及び、外部接続用電極１６ａの上部を、図中の研削面ＣＳ１まで機械的に研削して除去する。これにより、研削面ＣＳ１において、外部接続用電極１６ａの上面が露出されるとともに、封止層１７ａの上面と略面一に形成される。このとき、研削面ＣＳ１は、平坦に形成される。ここで、半導体ウエハ２１の下面側に形成された封止層１７ｂの下面は、半導体ウエハ２１の下面２１ｂに対して略平行で、かつ、略平坦な面を有している。そのため、図示を省略した研削装置のステージの基準面に載置された半導体ウエハ２１の下面側の封止層１７ｂの下面を仮の基準面として、研削面ＣＳ１までの高さが、任意の寸法に設定される。
【００６０】
次いで、図１５に示すように、半導体ウエハ２１の下面側に形成された封止層１７ｂの下面側、及び、外部接続用電極１６ｂの下部を、図中の研削面ＣＳ２まで機械的に研削して除去する。これにより、研削面ＣＳ２において、外部接続用電極１６ｂの下面が露出されるとともに、封止層１７ｂの下面と略面一に形成される。このとき、研削面ＣＳ２は、平坦に形成される。ここで、半導体ウエハ２１の上面側の研削面ＣＳ１は、半導体ウエハ２１の上面２１ａに対して略平行で、かつ、平坦な面を有している。そのため、半導体ウエハ２１を表裏反転させて、ステージ（図示を省略）の基準面に載置して、半導体ウエハ２１の上面側の封止層１７ａの上面（研削面ＣＳ１）を基準面として、研削面ＣＳ２までの高さ、すなわち、半導体装置１０本体の厚みが、任意の寸法に設定される。このとき、外部接続用電極１６ａの上面と外部接続用電極１６ｂの下面間の寸法も、任意の寸法に設定される。
【００６１】
なお、この機械的な研削により外部接続用電極１６ａの上面や、外部接続用電極１６ｂの下面にバリが生じた場合には、このバリをウェットエッチング等により除去し、さらにこの後の酸化を防止するため、外部接続用電極１６ａの上面や、外部接続用電極１６ｂの下面に無電解メッキによりニッケル層を形成する等の表面処理を行うようにしてもよい。
【００６２】
次いで、図１６に示すように、封止層１７ａ、１７ｂが形成された半導体ウエハ２１をダイシングストリート２２に沿って切断して個片化することにより、図１、図２に示した半導体装置１０が複数個得られる。
【００６３】
以上説明したように、本実施形態に係る半導体装置１０は、集積回路が形成されたシリコン基板１１の上面１１ａ及び下面１１ｂの各々に、接続パッド１２ａ、１２ｂに接続された配線１５ａ、１５ｂ及び外部接続用電極１６ａ、１６ｂ、並びに、絶縁膜１４ａ、１４ｂ、封止層１７ａ、１７ｂが設けられている。これらの上面側と下面側の各構成要素は、上述したように、同一又は同等の製造工程や製造条件等を用いて形成することができる。したがって、本実施形態に係る半導体装置の製造方法によれば、新たな設備投資（製造装置の導入等）を必要とせず、かつ、上面側と下面側の工程を同時に行うことによって、製造工程の効率化を図ることができる。
【００６４】
特に、本実施形態に係る半導体装置１０の製造方法においては、ＣＳＰ構造の一形態である、ウエハレベルＣＳＰ（又は、ウエハレベルパッケージ；ＷＬＰ）と呼ばれるパッケージ構造を有する半導体装置の製造方法をほぼそのまま適用することができる。したがって、すでに製造工程や製造条件等が確立された製造技術を用いて、製造コストを抑制しつつ、回路特性が良好で、かつ、内部応力や外部応力に対する不具合の発生を抑制することができる、信頼性の高い半導体装置を実現することができる。
【００６５】
なお、本実施形態に係る半導体装置１０の製造方法においては、パッシベーション膜１３が上面２１ａに形成された半導体ウエハ２１を準備して、当該パッシベーション膜１３上に絶縁膜１４ａを積層形成したが、この製造方法に限らず、パッシベーション膜１３が上面２１ａに形成されていない半導体ウエハ２１を準備して、当該上面２１ａ上にパッシベーション膜１３および絶縁膜１４ａを順次積層形成するようにしてもよい。
【００６６】
（半導体装置の実装構造）
次に、本実施形態に係る半導体装置を回路基板に実装する際の構造について説明する。
図１７は、本実施形態に係る半導体装置の実装構造の第１の例を示す概略断面図である。図１８、図１９は、本実施形態に係る半導体装置の実装構造の第２の例を示す概略断面図である。図２０は、本実施形態に係る半導体装置の実装構造の第３の例を示す概略断面図である。ここでは、図２（ａ）に示した断面構造を用いて、本実施形態に係る半導体装置の実装構造について説明する。なお、以下の第１乃至第３の実装構造例において用いられる回路基板３１、３１ａ、３１ｂは、フィルム状または平板状の絶縁体３５、３５ａ、３５ｂの上に、銅等の金属膜からなる導体箔３３、３３ａ、３３ｂによって所定の配線パターンが形成された構造を有し、この導体箔３３、３３ａ、３３ｂの上面全体を覆うように絶縁膜３４、３４ａ、３４ｂが形成されたものである。この導体箔３３、３３ａ、３３ｂには、半導体装置１０等の外部回路と電気的に接続される複数の接続パッド３２、３２ａ、３２ｂが設けられ、絶縁膜３４、３４ａ、３４ｂには、これらの接続パッド３２、３２ａ、３２ｂの上面を露出するように開口３４ｈ、３４ｈａ、３４ｈｂが設けられている。
【００６７】
上述した構成を有する半導体装置１０を適用した第１の実装構造例は、例えば図１７に示すように、半導体装置１０の下面側に設けられ、封止層１７ｂの下面に露出する各外部接続用電極１６ｂが、個別の半田ボール１８ｂや半田ペーストを介して、回路基板３１の上面に設けられた各接続パッド３２に接合されている。これにより、半導体装置１０のシリコン基板１１の上面１１ａに設けられた集積回路（図示を省略）が、接続パッド１２ａ、貫通電極１２ｃ、接続パッド１２ｂ、配線１５ｂ、外部接続用電極１６ｂ及び半田ボール１８ｂを介して、回路基板３１上面の接続パッド３２に電気的に接続される。
【００６８】
また、本実装構造例においては、半導体装置１０の上面側に設けられ、封止層１７ａの上面に露出する各外部接続用電極１６ａが、個別の半田ボール１８ａを介して、コンデンサや、抵抗素子等のチップ型の電子部品４０の各電極４１、４２に接合されている。これにより、半導体装置１０のシリコン基板１１の上面１１ａに設けられた集積回路が、接続パッド１２ａ、配線１５ａ、外部接続用電極１６ａ及び半田ボール１８ａを介して、電子部品４０に電気的に接続される。
【００６９】
このような実装構造によれば、外部接続用電極および該外部接続用電極を覆う封止層が設けられた半導体装置であって、該半導体装置１０の上面１１ａ側及び下面１１ｂ側に外部接続用電極１６ａ、１６ｂを設けた際にその平面サイズがシリコン基板１１よりも大きくなることが抑制された、上述した実施形態の半導体装置１０を回路基板３１に実装する場合に、回路基板３１上においてその実装構造が占める実装面積が増大することを抑制することができ、ひいては、実装構造を高密度化することができる。
【００７０】
上述した構成を有する半導体装置１０を適用した第２の実装構造例は、例えば図１８、図１９に示すように、複数の半導体装置１０Ａ、１０Ｂ、１０Ｃが積み重ねられたスタック（積層）構造を有し、最下段の半導体装置１０Ａが回路基板３１に搭載されている。半導体装置１０Ａ、１０Ｂは、上述した実施形態に示した半導体装置１０と同一又は同等の構成を有する半導体装置である。また、半導体装置１０Ｃは、いわゆる周知のウエハレベルＣＳＰ（又はＷＬＰ）であって、集積回路が形成された半導体基板の一面側（図では下面側に相当する）にのみ、接続パッド１２及び封止層１７が設けられ、当該接続パッド１２に配線１５を介して接続された外部接続用電極１６が、封止層１７の下面側に露出した構成を有している。
【００７１】
最下段（回路基板３１側から見て１段目。以下同様）の半導体装置１０Ａは、例えば図１８、図１９に示すように、下面側に設けられた外部接続用電極１６ｂが半田ボール１８ａを介して、回路基板３１上に配列された接続パッド３２に接合され、上面側の外部接続用電極１６ａが半田ボール１８ｂを介して、中段（２段目）の半導体装置１０Ｂの外部接続用電極１６ｂに接合されている。また、中段（２段目）の半導体装置１０Ｂは、下面側の外部接続用電極１６ｂが最下段（１段目）の半導体装置１０Ａの外部接続用電極１６ａに接合され、上面側の外部接続用電極１６ａが半田ボール１８ｃを介して、最上段（３段目）の半導体装置１０Ｃの外部接続用電極１６に接合されている。
【００７２】
ここで、本実施形態に係る半導体装置の実装構造においては、回路基板３１と半導体装置１０Ａ、１０Ｂ、１０Ｃとの接続構造、又は、半導体装置１０Ａ、１０Ｂ、１０Ｃ相互の接続構造は、概ね次のようなパターンを実現することができる。
【００７３】
まず、回路基板３１と半導体装置１０Ａ、１０Ｂ、１０Ｃとの接続構造は、例えば図１９中、二点鎖線で囲われたＰＡ−１、図１８中、二点鎖線で囲われたＰＡ−２、ＰＡ−３を実現することができる。
【００７４】
図１９に示した接続構造ＰＡ−１は、半導体装置１０Ａの集積回路に接続された特定の接続パッド１２ａのみが、貫通電極１２ｃ、接続パッド１２ｂ、配線１５ｂ、外部接続用電極１６ｂ及び半田ボール１８ａを介して、回路基板３１の接続パッド３２に電気的に接続されている。
【００７５】
また、図１８に示した接続構造ＰＡ−２は、半導体装置１０Ｂの集積回路に接続された特定の接続パッド１２ａが、貫通電極１２ｃ、接続パッド１２ｂ、配線１５ｂ、外部接続用電極１６ｂ及び半田ボール１８ｂを介して、半導体装置１０Ａに接続され、さらに、半導体装置１０Ａの外部接続用電極１６ａ、配線１５ａ、接続パッド１２ａ、貫通電極１２ｃ、接続パッド１２ｂ、配線１５ｂ、外部接続用電極１６ｂ及び半田ボール１８ａを介して、回路基板３１の接続パッド３２に電気的に接続されている。ここで、半導体装置１０Ａの接続パッド１２ａは、半導体装置１０Ａの集積回路に接続されているものであってもよいし、接続されていないもの（すなわち、スルー経路）であってもよい。
【００７６】
また、図１８に示した接続構造ＰＡ−３は、半導体装置１０Ｃの集積回路に接続された特定の接続パッド１２が、配線１５、外部接続用電極１６及び半田ボール１８ｃを介して、半導体装置１０Ｂに接続され、さらに、半導体装置１０Ｂの外部接続用電極１６ａ、配線１５ａ、接続パッド１２ａ、貫通電極１２ｃ、接続パッド１２ｂ、配線１５ｂ、外部接続用電極１６ｂ及び半田ボール１８ｂを介して、半導体装置１０Ａに接続され、さらに、半導体装置１０Ａの外部接続用電極１６ａ、配線１５ａ、接続パッド１２ａ、貫通電極１２ｃ、接続パッド１２ｂ、配線１５ｂ、外部接続用電極１６ｂ及び半田ボール１８ａを介して、回路基板３１の接続パッド３２に電気的に接続されている。ここで、半導体装置１０Ａ、１０Ｂの各接続パッド１２ａは、半導体装置１０Ａ、１０Ｂの各集積回路に接続されているものであってもよいし、接続されていないもの（すなわち、スルー経路）であってもよい。
【００７７】
次いで、半導体装置１０Ａ、１０Ｂ、１０Ｃ相互の接続構造は、例えば図１９中、二点鎖線で囲われたＰＢ−１、ＰＢ−３、図１８中、二点鎖線で囲われたＰＢ−２を実現することができる。
【００７８】
図１９に示した接続構造ＰＢ−１は、半導体装置１０Ａの集積回路に接続された特定の接続パッド１２ａ（図示を省略）のみが、配線１５ａ、外部接続用電極１６ａ及び半田ボール１８ｂを介して、半導体装置１０Ｂに接続され、さらに、半導体装置１０Ｂの外部接続用電極１６ｂ、配線１５ｂ、接続パッド１２ｂ、貫通電極１２ｃを介して、半導体装置１０Ｂの集積回路に接続された特定の接続パッド１２ａに電気的に接続されている。
【００７９】
また、図１８に示した接続構造ＰＢ−２は、半導体装置１０Ｂの集積回路に接続された特定の接続パッド１２ａ（図示を省略）のみが、配線１５ａ、外部接続用電極１６ａ及び半田ボール１８ｃを介して、半導体装置１０Ｃに接続され、さらに、半導体装置１０Ｃの外部接続用電極１６、配線１５、を介して、半導体装置１０Ｃの集積回路に接続された特定の接続パッド１２に電気的に接続されている。
【００８０】
また、図１９に示した接続構造ＰＢ−３は、半導体装置１０Ａの集積回路に接続された特定の接続パッド１２ａのみが、配線１５ａ、外部接続用電極１６ａ及び半田ボール１８ｂを介して、半導体装置１０Ｂに接続され、さらに、半導体装置１０Ｂの外部接続用電極１６ｂ、配線１５ｂ、接続パッド１２ｂ、貫通電極１２ｃ、接続パッド１２ａ、配線１５ａ、外部接続用電極１６ａ及び半田ボール１８ｃを介して、半導体装置１０Ｃに接続され、さらに、半導体装置１０Ｃの外部接続用電極１６、配線１５を介して、半導体装置１０Ｃの集積回路に接続された特定の接続パッド１２に電気的に接続されている。ここで、半導体装置１０Ｂの接続パッド１２ａは、半導体装置１０Ｂの集積回路に接続されているものであってもよいし、接続されていないもの（すなわち、スルー経路）であってもよい。
【００８１】
このように、本実施形態に係る半導体装置を適用した実装構造によれば、外部接続用電極および該外部接続用電極を覆う封止層が設けられた半導体装置であって、該半導体装置１０の上面１１ａ側及び下面１１ｂ側に外部接続用電極１６ａ、１６ｂを設けた際にその平面サイズがシリコン基板１１よりも大きくなることが抑制された、上述した実施形態の半導体装置１０（図１８、図１９では１０Ａ、１０Ｂに相当する）を回路基板３１に実装する場合に、上述したような種々の接続構造により実現される接続経路を適用することによって、回路基板３１上においてその実装構造が占める実装面積が増大することを抑制することができ、ひいては、多様な回路構成を有する実装構造を高密度化することができる。すなわち、上述した各接続構造ＰＡ−１〜ＰＡ−３、ＰＢ−１〜ＰＢ−３を適用することにより、例えば携帯電話機等の電子機器において、演算処理回路（ＣＰＵ）とメモリを一体的に接続した構成や、音源制御回路と電源制御回路を一体的に接続した構成として適用することができる。この場合、上述した接続構造ＰＡ−３は、回路基板３１から半導体装置１０Ａ〜１０Ｃに共通する信号を入出力する経路、あるいは、電源電圧を供給する経路として適用することができる。
【００８２】
上述した構成を有する半導体装置１０を適用した第３の実装構造例は、例えば図２０に示すように、半導体装置１０の上面側に設けられ、封止層１７ａの上面に露出する各外部接続用電極１６ａが、個別の半田ボール１８ａを介して、回路基板３１ａの下面に設けられた各接続パッド３２ａに接合されている。また、半導体装置１０の下面側に設けられ、封止層１７ｂの下面に露出する各外部接続用電極１６ｂが、個別の半田ボール１８ｂを介して、回路基板３１ｂの上面に設けられた各接続パッド３２ｂに接合されている。これにより、半導体装置１０のシリコン基板１１の上面１１ａに設けられた集積回路（図示を省略）が、接続パッド１２ａ、配線１５ａ、外部接続用電極１６ａ及び半田ボール１８ａを介して、回路基板３１ａ下面の接続パッド３２ａに電気的に接続される。また、半導体装置１０の当該集積回路が、接続パッド１２ａ、貫通電極１２ｃ、接続パッド１２ｂ、配線１５ｂ、外部接続用電極１６ｂ及び半田ボール１８ｂを介して、回路基板３１ｂ上面の接続パッド３２ｂに電気的に接続される。
【００８３】
このような実装構造によれば、シリコン基板１１の両面側において外部接続用電極１６ａ、１６ｂが設けられ、かつ、外部接続用電極１６ａ、１６ｂの周囲が封止層１７ａ、１７ｂによって覆われた構造を有する、上述した実施形態の半導体装置１０の集積回路と、回路基板３１ａ、３１ｂとを、任意の接続経路で接続することができる。また、半導体装置１０を介して、対向する一対の回路基板３１ａ、３１ｂを電気的に接続することもできる。したがって、回路基板３１ａ、３１ｂ上に占める実装面積を増加させることなく、上述したような種々の接続経路を適用して、多様な回路構成や実装構造を実現することができ、携帯型の電子機器における実装設計やレイアウト設計の自由度を向上させることができる。
【００８４】
以上、本発明のいくつかの実施形態について説明したが、本発明は、上述した実施形態に限定されるものではなく、特許請求の範囲に記載された発明とその均等の範囲を含むものである。
以下に、本願出願の当初の特許請求の範囲に記載された発明を付記する。
【００８５】
（付記）
請求項１に記載の発明は、
半導体を含む基板の上面に第１の接続パッドが設けられ、前記基板の下面に第２の接続パッドが設けられた半導体基板を準備する基板準備工程と、
前記基板準備工程の後に、前記基板の前記上面を被覆するとともに、前記第１の接続パッドを露出する第１の開口部が設けられた第１の絶縁膜を、前記基板の前記上面側に形成する第１絶縁膜形成工程と、
前記基板準備工程の後に、前記基板の前記下面を被覆するとともに、前記第２の接続パッドを露出する第２の開口部が設けられた第２の絶縁膜を、前記基板の前記下面側に形成する第２絶縁膜形成工程と、
前記第１絶縁膜形成工程の後に、前記第１の接続パッドに接続されるように前記第１の絶縁膜の上方に第１の外部接続用電極を形成する第１外部電極形成工程と、
前記第２絶縁膜形成工程の後に、前記第２の接続パッドに接続されるように前記第２の絶縁膜の下方に第２の外部接続用電極を形成する第２外部電極形成工程と、
前記第１外部電極形成工程の後に、前記第１の絶縁膜の上面、及び、前記第１の外部接続用電極の周側部を被覆するとともに、前記第１の外部接続用電極の端部を露出するように第１の封止層を形成する第１封止層形成工程と、
前記第２外部電極形成工程の後に、前記第２の絶縁膜の下面、及び、前記第２の外部接続用電極の周側部を被覆するとともに、前記第２の外部接続用電極の端部を露出するように第２の封止層を形成する第２封止層形成工程と、
を含むことを特徴とする半導体装置の製造方法である。
【００８６】
請求項２に記載の発明は、
前記第１絶縁膜形成工程の後であって、前記第１外部電極形成工程の前に、前記半導体基板の前記上面側に、前記第１の接続パッドに接続された第１の配線層を形成する第１配線層形成工程を含み、
前記第２絶縁膜形成工程の後であって、前記第２外部電極形成工程の前に、前記半導体基板の前記下面側に、前記第２の接続パッドに接続された第２の配線層を形成する第２配線層形成工程を含み、
前記第１外部電極形成工程は、前記第１の外部接続用電極を、前記第１の配線層に形成された第１のランドに接触するように設けること含み、
前記第２外部電極形成工程は、前記第２の外部接続用電極を、前記第２の配線層に形成された第２のランドに接触するように設けること含むことを特徴とする請求項１に記載の半導体装置の製造方法である。
【００８７】
請求項３に記載の発明は、
前記第１配線層形成工程は、
前記第１の接続パッドの上面および前記第１の絶縁膜の上面を覆うように第１のシード金属層を形成する第１シード金属層形成工程と、該第１シード金属層形成工程の後に、第３の開口部が設けられた第１のレジスト膜を前記第１のシード金属層の上面に形成する第１配線用レジスト膜形成工程と、を含み、
前記第２配線層形成工程は、
前記第２の接続パッドの下面および前記第２の絶縁膜の下面を覆うように第２のシード金属層を形成する第２シード金属層形成工程と、該第２シード金属層形成工程の後に、第４の開口部が設けられた第２のレジスト膜を前記第２のシード金属層の下面に形成する第２配線用レジスト膜形成工程と、を含み、
前記第１配線用レジスト膜形成工程および前記第２配線用レジスト膜形成工程の後に、前記第１のシード金属層および前記第２のシード金属層を電流路とした電解メッキによって、前記第１のシード金属層の上面に接触する第１の配線金属層および前記第２のシード金属層の下面に接触する第２の配線金属層を同時に形成することを特徴とする請求項２に記載の半導体装置の製造方法である。
【００８８】
請求項４に記載の発明は、
前記第１配線層形成工程の後であって、前記第１外部電極形成工程の前に、前記半導体基板の前記上面側に、第５の開口部が設けられた第３のレジスト膜を形成する第１電極用レジスト膜形成工程を含み、
前記第２配線層形成工程の後であって、前記第２外部電極形成工程の前に、前記半導体基板の前記下面側に、第６の開口部が設けられた第４のレジスト膜を形成する第２電極用レジスト膜形成工程を含み、
前記第１電極用レジスト膜形成工程および前記第２電極用レジスト膜形成工程の後に、前記第１のシード金属層および前記第２のシード金属層を電流路とした電解メッキによって、前記第１のシード金属層の上方に前記第１の外部接続用電極を形成すると同時に、前記第２のシード金属層の下方に前記第２の外部接続用電極を形成することを特徴とする請求項２又は３に記載の半導体装置の製造方法である。
【００８９】
請求項５に記載の発明は、
前記基板準備工程は、前記上面から前記下面にかけて前記基板を貫通しかつ前記第１の接続パッド及び前記第２の接続パッドに接続された貫通電極が設けられた前記半導体基板を準備することを含むことを特徴とする請求項１乃至４のいずれか一項に記載の半導体装置の製造方法である。
【００９０】
請求項６に記載の発明は、
前記基板準備工程は、前記貫通電極が、前記半導体基板を平面視して、前記第１の接続パッド及び前記第２の接続パッドの配置位置と整合する位置に設けられている前記半導体基板を準備することを含むことを特徴とする請求項５に記載の半導体装置の製造方法である。
【００９１】
請求項７に記載の発明は、
半導体基板と、
前記半導体基板の上面に設けられた第１の接続パッドと、
前記上面を被覆するとともに、前記第１の接続パッドを露出する第１の開口部が設けられた第１の絶縁膜と、
前記第１の接続パッドに接続されるように前記第１の絶縁膜の上方に設けられた第１の外部接続用電極と、
前記第１の絶縁膜の上面、及び、前記第１の外部接続用電極の周側部を被覆するとともに、前記第１の外部接続用電極の端部を露出するように設けられた第１の封止層と、
前記半導体基板の下面に設けられた第２の接続パッドと、
前記下面を被覆するとともに、前記第２の接続パッドを露出する第２の開口部が設けられた第２の絶縁膜と、
前記第２の接続パッドに接続されるように前記第２の絶縁膜の下方に設けられた第２の外部接続用電極と、
前記第２の絶縁膜の下面、及び、前記第２の外部接続用電極の周側部を被覆するとともに、前記第２の外部接続用電極の端部を露出するように設けられた第２の封止層と、
前記半導体基板を貫通して、前記第１の接続パッド及び前記第２の接続パッドに接続された貫通電極と、
を有することを特徴とする半導体装置である。
【００９２】
請求項８に記載の発明は、
前記貫通電極は、前記半導体基板を平面視して、前記第１の接続パッド及び前記第２の接続パッドの配置位置と整合する位置に設けられていることを特徴とする請求項７に記載の半導体装置である。
【００９３】
請求項９に記載の発明は、
前記第１の開口部を介して前記第１の接続パッドに接続されるとともに、前記第１の外部接続用電極に接触するように設けられた第１のランドを有する第１の配線層と、
前記第２の開口部を介して前記第２の接続パッドに接続されるとともに、前記第２の外部接続用電極に接触するように設けられた第２のランドを有する第２の配線層と、
をさらに有することを特徴とする請求項７又は８に記載の半導体装置である。
【００９４】
請求項１０に記載の発明は、
前記第１の外部接続用電極及び前記第２の外部接続用電極は、前記半導体基板を平面視して、前記第１の配線層の前記第１のランド及び前記第２の配線層の前記第２のランドの配置位置と整合する位置に設けられていることを特徴とする請求項９に記載の半導体装置である。
【００９５】
請求項１１に記載の発明は、
前記半導体基板の前記上面には、集積回路が設けられ、
前記第１の接続パッドは、前記集積回路に接続されていることを特徴とする請求項７乃至１０のいずれか一項に記載の半導体装置である。
【００９６】
請求項１２に記載の発明は、
半導体基板と、前記半導体基板の上面に設けられた第１の接続パッドと、前記第１の接続パッドに接続されるように設けられた第１の外部接続用電極と、前記半導体基板の前記上面側を被覆するとともに、前記第１の外部接続用電極の端部を露出する第１の封止層と、前記半導体基板の下面に設けられた第２の接続パッドと、前記第２の接続パッドに接続されるように設けられた第２の外部接続用電極と、前記半導体基板の前記下面側を被覆するとともに、前記第２の外部接続用電極の端部を露出する第２の封止層と、前記半導体基板を貫通して、前記第１の接続パッド及び前記第２の接続パッドに接続された貫通電極と、を有する半導体装置を、
前記第１の外部接続用電極の端部が、接続パッドを有する回路基板の前記接続パッドに接続するように接合されていることを特徴とする半導体装置の実装構造である。
【００９７】
請求項１３に記載の発明は、
前記第１の外部接続用電極の端部が、前記回路基板に設けられた前記接続パッドに接合され、
前記第２の外部接続用電極が、チップ型の電子部品の電極に接合されていることを特徴とする請求項１２に記載の半導体装置の実装構造である。
【００９８】
請求項１４に記載の発明は、
前記第１の外部接続用電極の端部が、前記回路基板に設けられた前記接続パッドに接合され、
前記第２の外部接続用電極が、他の半導体装置の電極に接合されていることを特徴とする請求項１２に記載の半導体装置の実装構造である。
【００９９】
請求項１５に記載の発明は、
前記第１の外部接続用電極の端部が、前記回路基板に設けられた前記接続パッドに接合され、
前記第２の外部接続用電極が、他の接続パッドを有する他の回路基板の前記他の接続パッドに接合されていることを特徴とする請求項１２に記載の半導体装置の実装構造である。
【０１００】
請求項１６に記載の発明は、
前記半導体基板の前記上面には、集積回路が設けられ、
前記第１の接続パッドは、前記集積回路に接続されていることを特徴とする請求項１２乃至１５のいずれか一項に記載の半導体装置の実装構造である。
【符号の説明】
【０１０１】
１０、１０Ａ、１０Ｂ    半導体装置
１１      シリコン基板
１２ａ、１２ｂ      接続パッド
１２ｃ    貫通電極
１３      パッシベーション膜
１４ａ、１４ｂ      絶縁膜
１５ａ、１５ｂ      配線
１５ｙ    ランド
１６ａ、１６ｂ      外部接続用電極
１７ａ、１７ｂ      封止層
１８ａ〜１８ｃ    半田ボール
２１      半導体ウエハ
２２      ダイシングストリート
３１、３１ａ、３１ｂ      回路基板
３２、３２ａ、３２ｂ      接続パッド
４０      電子部品
【図１】
2012204557.tif 000003
【図２】
2012204557.tif 000004
【図３】
2012204557.tif 000005
【図４】
2012204557.tif 000006
【図５】
2012204557.tif 000007
【図６】
2012204557.tif 000008
【図７】
2012204557.tif 000009
【図８】
2012204557.tif 000010
【図９】
2012204557.tif 000011
【図１０】
2012204557.tif 000012
【図１１】
2012204557.tif 000013
【図１２】
2012204557.tif 000014
【図１３】
2012204557.tif 000015
【図１４】
2012204557.tif 000016
【図１５】
2012204557.tif 000017
【図１６】
2012204557.tif 000018
【図１７】
2012204557.tif 000019
【図１８】
2012204557.tif 000020
【図１９】
2012204557.tif 000021
【図２０】
2012204557.tif 000022