(57)【要約】【課題】素子面積を増加させずに順電圧降下を低減することができる半導体装置及びその製造方法を提供する。【解決手段】実施形態に係る半導体装置は、第１半導体領域と、第１電極と、第２半導体領域と、絶縁領域と、第２電極と、を備える。第１半導体領域は、第１部分と、第１主面上において第１主面に直交する第１方向に延在した第２部分と、を有する第１導電形の半導体領域である。第１電極は、第２部分と対向して設けられた金属領域である第３部分と、第３部分と、第２部分と、をむすぶ第２方向に延在し、かつ第１方向に延在する第４部分と、を有する。第２半導体領域は、第２部分と、第３部分と、のあいだに設けられ、第１半導体領域よりも不純物濃度の低い第１濃度領域を有し、第３部分とショットキー接合した第１導電形の半導体領域である。絶縁領域は、第４部分と、第２半導体領域と、のあいだに設けられる。第２電極は、第１部分と導通する。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１主面を含む第１部分と、前記第１主面上において前記第１主面に直交する第１方向に延在した第２部分と、を有する第１導電形の第１半導体領域と、
前記第２部分と対向して設けられた金属領域である第３部分と、前記第３部分と、前記第２部分と、をむすぶ第２方向に延在し、かつ前記第１方向に延在する第４部分と、を有し、前記第１半導体領域とは離間して設けられた第１電極と、
前記第２部分と、前記第３部分と、のあいだに設けられ、前記第１半導体領域よりも不純物濃度の低い第１濃度領域を有し、前記第３部分とショットキー接合した第１導電形の第２半導体領域と、
前記第４部分と、前記第２半導体領域と、のあいだに設けられた絶縁領域と、
前記第１部分の前記第１主面とは反対側に設けられ、前記第１部分と導通する第２電極と、
を備えたことを特徴とする半導体装置。
【請求項２】
第１主面を含む第１部分と、前記第１主面上において前記第１主面に直交する第１方向に延在した第２部分と、を有する第１導電形の第１半導体領域と、
前記第２部分と対向して設けられた金属領域である第３部分を有し、前記第１半導体領域とは離間して設けられた第１電極と、
前記第２部分と、前記第３部分と、のあいだに設けられ、前記第１半導体領域よりも不純物濃度の低い第１濃度領域を有し、前記第３部分とショットキー接合した第１導電形の第２半導体領域と、
前記第１部分の前記第１主面とは反対側に設けられ、前記第１部分と導通する第２電極と、
を備えたことを特徴とする半導体装置。
【請求項３】
２つの前記第２部分を有し、
前記第３部分は、前記２つの第２部分のあいだに配置されたことを特徴とする請求項２記載の半導体装置。
【請求項４】
前記第３部分と、前記第１部分と、のあいだに設けられた電界緩和領域をさらに備えたことを特徴とする請求項２または３に記載の半導体装置。
【請求項５】
前記第３部分と、前記第２半導体領域と、の界面に設けられた電界緩和領域をさらに備えたことを特徴とする請求項２〜４のいずれか１つに記載の半導体装置。
【請求項６】
前記電界緩和領域は、第２導電形の半導体領域であることを特徴とする請求項４または５に記載の半導体装置。
【請求項７】
前記電界緩和領域は、前記２半導体領域よりも不純物濃度が低い第１導電形の半導体領域であることを特徴とする請求項４または５に記載の半導体装置。
【請求項８】
前記第３部分と、前記第２部分と、をむすぶ第２方向に延在し、かつ前記第１方向に延在し、前記第１電極と導通する第２導電形の第３半導体領域をさらに備えたことを特徴とする請求項２〜７のいずれか１つに記載の半導体装置。
【請求項９】
前記第３半導体領域は、前記第３部分と離間して設けられたことを特徴とする請求項８記載の半導体装置。
【請求項１０】
前記第１電極は、前記第３部分と、前記第２部分と、をむすぶ第２方向に延在し、かつ前記第１方向に延在する第４部分をさらに有し、
前記第４部分と、前記第２半導体領域と、のあいだには、絶縁領域が設けられたことを特徴とする請求項２〜７のいずれか１つに記載の半導体装置。
【請求項１１】
前記第４部分及び前記絶縁領域は、前記第３部分と離間して設けられたことを特徴とする請求項１０記載の半導体装置。
【請求項１２】
前記第４部分及び前記絶縁領域は、前記第３部分から前記第２部分に達するまで設けられ、
前記絶縁領域の前記第２部分と重なる部分の近傍の領域での膜厚は、他の領域での膜厚よりも厚いことを特徴とする請求項１１記載の半導体装置。
【請求項１３】
前記第２半導体領域の前記絶縁領域の側に第２導電形の第４半導体領域が設けられたことを特徴とする請求項１１または１２に記載の半導体装置。
【請求項１４】
前記第２半導体領域は、前記第３部分と、前記第１濃度領域と、のあいだに設けられた第２濃度領域をさらに有し、
前記第２濃度領域は、前記第１濃度領域よりも不純物濃度が低いことを特徴とする請求項２〜１３のいずれか１つに記載の半導体装置。
【請求項１５】
前記第２半導体領域は、前記第３部分と、前記第１濃度領域と、のあいだに設けられた第３濃度領域をさらに有し、
前記第３濃度領域は、前記第１濃度領域よりも不純物濃度が高いことを特徴とする請求項２〜１３のいずれか１つに記載の半導体装置。
【請求項１６】
第１導電形の第１半導体領域のうちの第１部分の第１主面上に、前記第１半導体領域よりも不純物濃度の低い領域を有する第１導電形の第２半導体領域を形成する工程と、
前記第２半導体領域から前記第１部分の途中まで前記第１主面に直交する第１方向に第１の溝を形成し、前記第１の溝内に第１半導体領域のうちの第２部分を形成する工程と、
前記第２半導体領域に、前記第２部分と対向した第２の溝を形成し、前記第２の溝内に第１電極の金属領域である第３部分を形成し、前記第３部分と前記第２半導体領域とをショットキー接合させる工程と、
を備えたことを特徴とする半導体装置の製造方法。
【請求項１７】
前記第２の溝に向けてボロンをイオン注入し、熱拡散することで、電界緩和領域を形成することを特徴とする請求項１６記載の半導体装置の製造方法。
【請求項１８】
第１導電形の第１半導体領域のうち、第１主面を含む第１部分と、前記第１主面上において前記第１主面に直交する第１方向に延在した第２部分と、を形成する工程と、
前記第１主面上の前記第２部分の隣りに、前記第１半導体領域よりも不純物濃度の低い領域を有する第２半導体領域を形成する工程と、
前記第２半導体領域に、前記第２部分と対向した溝を形成し、前記溝内に第１電極の金属領域である第３部分を形成し、前記第３部分と前記第２半導体領域とをショットキー接合させる工程と、
を備えたことを特徴とする半導体装置の製造方法。
【請求項１９】
前記溝に向けてボロンをイオン注入し、熱拡散することで、電界緩和領域を形成することを特徴とする請求項１８記載の半導体装置の製造方法。
【請求項２０】
第１導電形の第１半導体領域のうち、第１主面を含む第１部分と、前記第１主面上において前記第１主面に直交する第１方向に延在した第２部分と、前記第１主面上の前記第２部分の隣りに配置され、前記第１半導体領域よりも不純物濃度の低い領域を有する第２半導体領域と、を形成する工程と、
前記第２半導体領域に、前記第２部分と直交する方向に第１の溝を形成し、前記第１の溝内に第２導電形の第３半導体領域を形成する工程と、
前記第２半導体領域及び前記第３半導体領域に、前記第２部分と対向した第２の溝を形成し、前記第２の溝内に第１電極の金属領域である第３部分を形成し、前記第３部分と前記第２半導体領域とをショットキー接合させる工程と、
を備えたことを特徴とする半導体装置の製造方法。
【請求項２１】
第１導電形の第１半導体領域のうち、第１主面を含む第１部分と、前記第１主面上において前記第１主面に直交する第１方向に延在した第２部分と、前記第１主面上の前記第２部分の隣りに配置され、前記第１半導体領域よりも不純物濃度の低い領域を有する第２半導体領域と、を形成する工程と、
前記第２半導体領域に、前記第２部分と直交する方向に第１の溝を形成し、前記第１の溝の内壁に絶縁膜を形成し、前記第１の溝内に導電材料を埋め込む工程と、
前記第２半導体領域、前記絶縁膜及び前記導電材料に、前記第２部分と対向した第２の溝を形成し、前記第２の溝内に第１電極の金属領域である第３部分を形成し、前記第３部分と前記第２半導体領域とをショットキー接合させる工程と、
を備えたことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
順方向電圧−リーク電流特性のトレードオフを改善する半導体装置として、ショットキーバリア接合とｐｎ接合とを混在させた構成（例えば、ＭＰＳ（Merged PIN Schottky Rectifier））がある。ＭＰＳは、ｎ形半導体領域内に形成された複数のｐ形半導体領域と、ｎ形半導体領域及びｐ形半導体領域に接するショットキーバリアメタルと、を有する。ＭＰＳにおいて逆電圧を印加すると、各ｐ形半導体領域から拡がる空乏層どうしが低電圧でピンチオフする。これにより、ショットキーバリア接合部の電界上昇を抑制して、リーク電流を抑制する。このような半導体装置においては、素子面積を増加させずにさらなる順電圧降下を低減することが望まれる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１０−１４７３９９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の実施形態は、素子面積を増加させずに順電圧降下を低減することができる半導体装置及びその製造方法を提供する。
【課題を解決するための手段】
【０００５】
実施形態に係る半導体装置は、第１半導体領域と、第１電極と、第２半導体領域と、絶縁領域と、第２電極と、を備える。
第１半導体領域は、第１主面を含む第１部分と、第１主面上において第１主面に直交する第１方向に延在した第２部分と、を有する第１導電形の半導体領域である。
第１電極は、第２部分と対向して設けられた金属領域である第３部分と、第３部分と、第２部分と、をむすぶ第２方向に延在し、かつ第１方向に延在する第４部分と、を有する。第１電極は、第１半導体領域とは離間して設けられる。
第２半導体領域は、第２部分と、第３部分と、のあいだに設けられ、第１半導体領域よりも不純物濃度の低い第１濃度領域を有し、第３部分とショットキー接合した第１導電形の半導体領域である。
絶縁領域は、第４部分と、第２半導体領域と、のあいだに設けられる。
第２電極は、第１部分の第１主面とは反対側に設けられ、第１部分と導通する。
【０００６】
また、他の実施形態に係る半導体装置の製造方法は、第１導電形の第１半導体領域のうちの第１部分の第１主面上に、前記第１半導体領域よりも不純物濃度の低い領域を有する第１導電形の第２半導体領域を形成する工程と、前記第２半導体領域から前記第１部分の途中まで前記第１主面に直交する第１方向に第１の溝を形成し、前記第１の溝内に第１半導体領域のうちの第２部分を形成する工程と、前記第２半導体領域に、前記第２部分と対向した第２の溝を形成し、前記第２の溝内に第１電極の金属領域である第３部分を形成し、前記第３部分と前記第２半導体領域とをショットキー接合させる工程と、を備える。
【０００７】
また、他の実施形態に係る半導体装置の製造方法は、第１導電形の第１半導体領域のうち、第１主面を含む第１部分と、前記第１主面上において前記第１主面に直交する第１方向に延在した第２部分と、を形成する工程と、前記第１主面上の前記第２部分の隣りに、前記第１半導体領域よりも不純物濃度の低い領域を有する第２半導体領域を形成する工程と、前記第２半導体領域に、前記第２部分と対向した溝を形成し、前記溝内に第１電極の金属領域である第３部分を形成し、前記第３部分と前記第２半導体領域とをショットキー接合させる工程と、を備える。
【図面の簡単な説明】
【０００８】
【図１】実施形態に係る半導体装置の構成を例示する模式的斜視図である。
【図２】半導体装置の一部の構成を例示する模式的斜視図である。
【図３】他の例の半導体装置を例示する模式的斜視図である。
【図４】実施形態に係る半導体装置の構成を例示する模式的斜視図である。
【図５】実施形態に係る半導体装置の構成を例示する模式的斜視図である。
【図６】実施形態に係る半導体装置の構成を例示する模式的斜視図である。
【図７】実施形態に係る半導体装置の構成を例示する模式的平面図である。
【図８】実施形態に係る半導体装置の構成を例示する模式的平面図である。
【図９】半導体装置の製造方法を説明する模式的斜視図である。
【図１０】半導体装置の製造方法を説明する模式的斜視図である。
【図１１】半導体装置の製造方法を説明する模式的斜視図である。
【図１２】半導体装置の製造方法を説明する模式的斜視図である。
【図１３】半導体装置の製造方法を説明する模式的斜視図である。
【図１４】半導体装置の製造方法を説明する模式的斜視図である。
【図１５】半導体装置の製造方法を説明する模式的斜視図である。
【図１６】半導体装置の製造方法を説明する模式的斜視図である。
【発明を実施するための形態】
【０００９】
以下、本発明の実施形態を図に基づき説明する。
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比係数などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比係数が異なって表される場合もある。
また、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
また、以下の説明では、一例として、第１導電形をｎ形、第２導電形をｐ形とした具体例を挙げる。
導電形の表記に付された＋は、＋が付されていない表記よりも不純物濃度が相対的に高いことを表す。
【００１０】
（第１の実施形態）
図１は、第１の実施形態に係る半導体装置の構成を例示する模式的斜視図である。
図２は、図１に例示した半導体装置の一部の構成を例示する模式的斜視図である。
本実施形態に係る半導体装置１１０は、ショットキーバリアダイオードである。
図１及び図２に表したように、第１の実施形態に係る半導体装置１１０は、第１導電形の第１半導体領域１０と、第１導電形の第２半導体領域２０と、第１電極５０と、第２電極６０と、を備える。
【００１１】
第１半導体領域１０は、第１主面１０ａを含む第１部分１１と、第１主面１０ａ上において第１主面１０ａに直交する第１方向に延在した第２部分１２と、を有する。
ここで、本実施形態では、第１主面１０ａと直交する第１方向をＺ軸方向、Ｚ軸方向、Ｚ軸方向と直交する方向の１つをＸ軸方向（第２方向）、Ｚ軸方向及びＸ軸方向と直交する方向をＹ軸方向（第３方向）ということにする。また、第１部分１１の第１主面１０ａの側を上（上側）、その反対を下（下側）、という場合もある。
【００１２】
第２部分１２は、第１部分１１の第１主面１０ａ上に柱状（ピラー状）に設けられている。第１主面１０ａ上には、必要に応じて複数の第２部分１２が設けられている。図１及び図２では、第１主面１０ａ上の２つの第２部分１２を例示している。
第１部分１１は、例えばｎ＋形の半導体基板である。また、第２部分１２は、例えばｎ＋形の半導体ピラーである。
第２部分１２は、Ｚ軸方向に延在するとともに、Ｙ軸方向にも延在する。図１及び図２に例示した２つの第２部分１２は、Ｘ軸方向に所定の間隔で配置される。
【００１３】
第１電極５０は、第３部分５１を有する。第３部分５１は、第２部分１２と対向して設けられた金属領域である。すなわち、第３部分５１は、Ｚ軸方向に延在するとともに、Ｙ軸方向にも延在する。これにより、第３部分５１は、所定の間隔をあけて第２部分１２と対向配置される。第３部分５１を有する第１電極５０は、第１半導体領域１０と離間して設けられる。
図１及び図２に例示した半導体装置１１０では、２つの第２部分１２のあいだ（例えば、中央）に第３部分５１が配置される。これにより、第３部分５１は、一方の第２部分１２と、他方の第２部分１２と、それぞれ対向して設けられる。
【００１４】
第３部分５１の下側の端部５１ａは、第１部分１１の第１主面１０ａとは離間している。図１に表したように、本実施形態の半導体装置１１０では、第３部分５１の上側の端部５１ｂに中間電極５２が接続される。中間電極５２は、第３部分５１と導通し、Ｘ−Ｙ平面に沿って設けられている。中間電極５２と、第２部分１２と、のあいだには、第２絶縁膜８２が設けられる。また、第２半導体領域２０と、第２絶縁膜８２と、のあいだには、必要に応じて第１絶縁膜８１が設けられる。この中間電極５２の上には、上部電極５３がＸ−Ｙ平面に沿って所定の厚さで設けられる。
【００１５】
例えば、中間電極５２は、第３部分５１と同一材料で、一体的に設けられている。中間電極５２及び第３部分５１には、例えばＷ（タングステン）−Ａｌ（アルミニウム）の積層膜、Ｗ−Ｎｉ（ニッケル）−Ａｕの積層膜、これらの積層膜のＷの代わりに、Ｍｏ（モリブデン）、Ｐｔ（白金）、ＴｉＷ（チタン・タングステン合金）、Ｖ（バナジウム）、Ｔｉ（チタン）等を用いた積層膜が用いられる。また、上部電極５３には、外部の配線（配線パターンを含む）との接続が容易な材料が用いられる。上部電極５３には、例えばＡｌが用いられる。
【００１６】
このような第３部分５１、中間電極５２及び上部電極５３を有する第１電極５０は、ショットキーバリアダイオードのアノード電極として機能する。
【００１７】
第２半導体領域２０は、第２部分１２と、第３部分５１と、のあいだに設けられる。第２半導体領域２０は、第１半導体領域１０よりも不純物濃度の低い第１濃度領域２１を有する。図１及び図２に例示した半導体装置１１０では、第２半導体領域２０の全体が第１濃度領域２１になっている。第２半導体領域２０は、例えばｎ形のＳｉ（シリコン）のエピタキシャル層である。
第２半導体領域２０は、第３部分５１とショットキー接合している。
【００１８】
第２電極６０は、第１部分１１の第１主面１０ａとは反対側に設けられる。例えば、第２電極６０は、第１部分１１の下側の全面に設けられる。第２電極６０には、例えばＴｉ−Ｎｉ−Ａｕの積層膜が用いられる。このような第２電極６０は、ショットキーバリアダイオードのカソード電極として機能する。
【００１９】
図１に表した矢印は、電流の方向を模式的に示している。半導体装置１１０において、第１電極５０に、第２電極６０に対して高い電圧（正電位）を与えると、電流は上部電極５３から中間電極５２を通過してＺ軸方向に延在した第３部分５１に流れる。第３部分５１に流れた電流は、第３部分５１とショットキー接合している第２半導体領域２０に流れる。図１に表した半導体装置１１０では、第３部分５１を中心としてＸ軸方向の両側の第２部分１２に向けて電流が流れる。そして、第２部分１２に流れた電流は、第１部分１１から第２電極６０へ流れる。
【００２０】
このような半導体装置１１０では、第３部分５１のＺ軸方向の長さ（深さ）が長く（深く）なるほど第３部分５１と第２半導体領域２０とのショットキーバリア面の面積が増加することになる。また、電流が流れる第２半導体領域２０と第２部分１２との接触面積も増加する。したがって、ショットキーバリアダイオードにおいて順電圧降下（以下、「ＶＦ」という。）の低減を達成することができる。
【００２１】
ここで、第３部分５１の材料として用いられるＷ、Ｍｏ、Ｐｔ、ＴｉＷ、Ｖ、Ｔｉ等のうち、仕事関数φＢの小さい、Ｔｉ、Ｖなどを用いる場合、リーク電流（以下、「ＩＲ」という。）による逆電力損失（オフロス）が増加しやすい。このような材料を用いる場合には、ＩＲの増加よりもＶＦの低減を重視した用途（例えば、逆接防止用途）が好ましい。
【００２２】
また、φＢの大きな、Ｍｏ、Ｗなどを用いる場合には、例えばスイッチング電源用途といった高温でもＩＲを抑制できる用途が好ましい。
また、高耐圧用途の場合には、第２半導体領域２０の比抵抗が比較的大きくなるため、第２半導体領域２０へ空乏層が伸びやすく、ショットキーバリア面の電界を小さく抑えられる。このため、ＩＲの増加は抑制される。
【００２３】
また、第３部分５１の下側の端部５１ａの近傍は、電界の集中が発生しやすい。このため、端部５１ａの近傍でのＩＲは大きくなりやすく、耐圧も低下しやすい。そこで、第３部分５１の端部５１ａと、第１部分１１と、のあいだに、電界緩和領域７０を設けるようにしてもよい。
図１及び図２に表した例では、端部５１ａの近傍に電界緩和領域７０が設けられている。
【００２４】
電界緩和領域７０には、例えば第２導電形の半導体領域が用いられる。第２導電形の半導体領域を電界緩和領域７０にすることで、端部５１ａでの電界集中を緩和し、耐圧を向上させることができる。また、電界緩和領域７０が設けられた部分でのショットキーバリア面を無くすことができるため、ＩＲの抑制を図ることが可能になる。
【００２５】
また、第２導電形の半導体領域を電界緩和領域７０にする場合、逆電圧を印加した際のブレークダウンする箇所を電界緩和領域７０にすることができる。この場合、発生した電子を直下の第１部分１１及び両側の第２部分１２に流し、正孔を直上の第３部分５１に流すことができる。これにより、電子と正孔との排出抵抗を低減でき、逆サージ耐量を高めることができる。
【００２６】
電界緩和領域７０には、例えば第２半導体領域２０よりも比抵抗が高い第１導電形の半導体領域を用いてもよい。第１導電形の半導体領域を電界緩和領域７０にすることで、他のショットキーバリア面に比べて高抵抗になり、電界集中を緩和することができるため、端部５１ａでのＩＲの抑制を図ることが可能になる。
【００２７】
また、第１導電形の半導体領域を電界緩和領域７０にする場合、逆電圧を印加した際のブレークダウンする箇所を電界緩和領域７０にすることができる。この場合、上記と同じように逆サージ耐量を高めることができる。
【００２８】
ここで、本実施形態に係る半導体装置１１０では、耐圧を向上できることから、逆電圧を印加した際のブレークダウンの箇所を電界緩和領域７０以外に設けるようにしてもよい。図３は、第１の実施形態に係る他の例の半導体装置を例示する模式的斜視図である。図３に表した半導体装置１１１では、第３部分５１と第２半導体領域２０との界面のうち、上側部分に第２導電形の半導体領域７２が設けられている。このような半導体領域７２が設けられていることで電界緩和領域として機能し、逆電圧を印加した際、この近傍でのＩＲを抑制することができる。また、この半導体領域７２の部分でブレークダウンさせる設計もできる。これにより、上記と同様に逆サージ耐量を高めることができる。なお、半導体領域７２は、第３部分５１と第２半導体領域２０との界面のうち、上側部分以外に設けられていてもよい。
【００２９】
（第２の実施形態）
図４は、第２の実施形態に係る半導体装置の構成を例示する模式的斜視図である。
図４（ａ）は半導体装置の一部を模式的に示した斜視図、図４（ｂ）は半導体装置の一部の平面図である。
【００３０】
図４に表したように、第２の実施形態に係る半導体装置１２０は、第１の実施形態に係る半導体装置１１０の構成に加え、第３部分５１からＸ軸方向に延在する第２導電形の第３半導体領域３０をさらに備えている。
【００３１】
第３半導体領域３０は、Ｘ軸方向に延在するとともに、Ｚ軸方向にも延在する。第３半導体領域３０は、第１電極５０と導通している。図４に表した半導体装置１２０では、複数の第３半導体領域３０が、Ｙ軸方向に所定の間隔で配置されている。半導体装置１２０において、第３半導体領域３０は、例えばｐ形の半導体ピラーである。すなわち、半導体装置１２０は、ショットキーバリア面に沿って複数のｐ形の半導体ピラーが設けられたＭＰＳである。なお、第３半導体領域３０は、ｐ形のポリシリコンであってもよい。
【００３２】
図４（ｂ）に表したように、半導体装置１２０をＺ軸方向にみたとき、第３半導体領域３０は、第３部分５１と第２半導体領域２０との界面（ショットキーバリア面）からＸ軸方向に延在する。この半導体装置１２０に逆電圧を印加すると、第３半導体領域３０と第２半導体領域２０との界面に拡がる空乏層どうしが低電圧でピンチオフする。これにより、ショットキーバリア面の電界上昇を抑制し、ＩＲを抑制することができるとともに、耐圧の向上を図ることができる。
【００３３】
また、耐圧を高めることができる分、第２半導体領域２０の比抵抗を下げることができ、ＶＦの低減を図ることができる。さらに、ＩＲを抑制できるため、φＢの小さな材料を使用することができる。このような材料を用いた場合、さらなるＶＦの低下を達成できる。
【００３４】
一般に、平面型のＭＰＳにおいては、ショットキーバリア面に形成された複数のｐ形層のあいだに挟まれたｎ形層に電流が流れる。このため、微細化によってｎ形層が狭くなると、ＶＦの上昇を招きやすい。また、微細化を行う際にｐ形層を狭くした場合、耐圧低下を抑制するためにｎ形層の比抵抗を高くする必要がある。これにより、ＶＦの上昇を招くことになる。
【００３５】
これに対し、本実施形態では、平面型のＭＰＳに比べてショットキーバリア面の面積が増加するため、同じｐ形層（第３半導体領域３０）の幅であってもＶＦの低減を図ることが可能になる。
【００３６】
（第３の実施形態）
図５は、第３の実施形態に係る半導体装置の構成を例示する模式的斜視図である。
図５（ａ）は半導体装置の一部を模式的に示した斜視図、図５（ｂ）は半導体装置の一部の平面図である。
【００３７】
図５に表したように、第５の実施形態に係る半導体装置１３０は、第１の実施形態に係る半導体装置１１０の構成に加え、第４部分５５及び第３絶縁膜８３をさらに備えている。第４部分５５は、第１電極５０として設けられた部分であり、第３部分５１からＸ軸方向に延在する。第４部分５５は、Ｘ軸方向に延在するとともに、Ｚ軸方向にも延在する。第４部分５５は、導電材料によって形成される。第４部分５５は、第１電極５０の一部であるため、第１電極５０の他の部分（例えば、第３部分５１）と同電位である。図５に表した半導体装置１３０では、複数の第４部分５５が、Ｙ軸方向に所定の間隔で配置されている。第４部分５５と、第２半導体領域２０と、のあいだには、第３絶縁膜８３が設けられる。半導体装置１３０においては、第４部分５５、第３絶縁膜８３及び第２半導体領域２０によって、いわゆるＭＯＳ（Metal Oxide Semiconductor）構造が構成される。すなわち、半導体装置１３０は、ショットキーバリア面に沿って複数のＭＯＳ構造が設けられたＴＭＢＳ（Trench Mos Barrir Shottky）である。半導体装置１３０において、第２半導体領域２０の第３絶縁膜８３の側に、第２導電形の第４半導体領域２７を設けてもよい。
【００３８】
図５（ｂ）に表したように、半導体装置１３０をＺ軸方向にみたとき、第４部分５５及び第３絶縁膜８３は、第３部分５１と第２半導体領域２０との界面（ショットキーバリア面）からＸ軸方向に延在する。この半導体装置１３０に逆電圧を印加すると、第３絶縁膜８３と第２半導体領域２０との界面に拡がる空乏層どうしが低電圧でピンチオフする。これにより、ショットキーバリア面の電界上昇を抑制し、ＩＲを抑制することができるとともに、耐圧の向上を図ることができる。
【００３９】
半導体装置１３０では、半導体装置１２０よりも第２半導体領域２０の比抵抗を下げることができる。これにより、半導体装置１３０は、半導体装置１２０に比べて第２半導体領域２０の比抵抗を下げることができ、ＶＦの更なる低下を達成することができる。なお、第２半導体領域２０の比抵抗の低下によって、ショットキーバリア面でのショットキーロワリング効果でφＢが低下することから、第３部分５１としてφＢの比較的大きな材料（例えば、φＢ＝０．６７ボルト（Ｖ）のＭｏ）を用いることが好ましい。
【００４０】
（第４の実施形態）
図６は、第４の実施形態に係る半導体装置の構成を例示する模式的斜視図である。
図６（ａ）は半導体装置の一部を模式的に示した斜視図、図６（ｂ）は半導体装置の一部の平面図である。
【００４１】
図６に表したように、第４の実施形態に係る半導体装置１４０では、第３の実施形態に係る半導体装置１３０の構成に加え、第２半導体領域２０における第１濃度領域２１と、第３部分５１と、のあいだに濃度調整領域２５を有している。
【００４２】
濃度調整領域２５は、第１濃度領域２１よりも不純物濃度が低い第２濃度領域２２の場合と、第１濃度領域２１よりも不純物濃度が高い第３濃度領域２３の場合と、が挙げられる。
【００４３】
濃度調整領域２５として第２濃度領域２２が設けられている場合、ショットキーバリア面近傍での高抵抗化によって、ショットキーロワリング効果を低減させることができる。これにより、第２濃度領域２２が設けられていない場合に比べ、より低い電圧で空乏層がピンチオフし、ショットキーバリア面での電界緩和を図ることができる。したがって、第１部分５１の材料として、ＶなどのφＢの比較的低い材料を用いてもＩＲを低減を達成することができるようになる。
【００４４】
また、濃度調整領域２５として第３濃度領域２３が設けられている場合、ショットキーバリア面近傍での低抵抗化によって、ＶＦの低減を図ることができる。ここで、第３濃度領域２３を用いる場合には、第２濃度領域２２を用いる場合に比べてショットキーロワリング効果によってφＢは低下する。しかしながら、第１部分５１の材料として、比較的φＢの大きな材料（例えば、φＢ＝０．６７ＶのＭｏ）を用いることで、ＩＲを抑制することができる。
【００４５】
（第５の実施形態）
図７及び図８は、第５の実施形態に係る半導体装置の構成を例示する模式的平面図である。
いずれの図も、半導体装置の一部をＺ軸方向にみた状態を例示している。
図７（ａ）は、第５の実施形態（その１）に係る半導体装置１５１を例示している。図７（ｂ）は、第５の実施形態（その２）に係る半導体装置１５２を例示している。図８は、第５の実施形態（その３）に係る半導体装置１５３を例示している。
【００４６】
図７（ａ）に表した第５の実施形態（その１）に係る半導体装置１５１では、第３部分５１と、第２部分１２と、のあいだに設けられた第３半導体領域３０が、第３部分５１と離間して設けられている。
【００４７】
このように、第３半導体領域３０が、第３部分５１と離間して設けられていると、第３半導体領域３０が第３部分５１と接している場合に比べて、第３部分５１と第２半導体領域２０との界面（ショットキーバリア面）の面積が増加する。これにより、ＶＦを低下させることができる。
【００４８】
図７（ｂ）に表した第５の実施形態（その２）に係る半導体装置１５２では、第３部分５１と、第２部分１２と、のあいだに設けられた第４部分５５及び第３絶縁膜８３が、第３部分５１と離間して設けられている。
【００４９】
このように、第４部分５５及び第３絶縁膜８３が、第３部分５１と離間して設けられていると、第４部分５５及び第３絶縁膜８３が第３部分５１と接している場合に比べて、第３部分５１と第２半導体領域２０との界面（ショットキーバリア面）の面積が増加する。これにより、ＶＦを低下させることができる。
【００５０】
また、例えば、第４部分５５及び第３絶縁膜８３を形成した後、第３部分５１を形成するためのトレンチを設ける製造工程を行う場合、第２半導体領域２０のみにトレンチを形成するためのエッチングを行えばよい。これにより、エッチング条件が簡素化され、容易にトレンチを形成することが可能になる。
【００５１】
また、図８に表した第５の実施形態（その３）に係る半導体装置１５３では、第３部分５１からＸ軸方向に延在する第４部分５５及び第３絶縁膜８３が、第３部分５１と対向する第２部分１２まで達している。このような構造では、第４部分５５及び第３絶縁膜８３をＸ軸方向に一括して形成することができる。
【００５２】
すなわち、この第４部分５５及び第３絶縁膜８３を形成するには、先ず、第２半導体領域２０及び複数の第２部分１２をＸ軸方向に貫通するトレンチを形成する。その後、このトレンチの内壁面に第３絶縁膜８３を形成する。そして、トレンチ内に第４部分５５の材料を埋め込む。
【００５３】
このような半導体装置１５３では、順方向電圧を印加した際、第２半導体領域２０の第３絶縁膜８３側に電子の蓄積層が形成され、第３部分５１から第２部分１２にかけて低抵抗で電流を流すことができる。したがって、ＶＦを低減することが可能になる。
【００５４】
また、第３絶縁膜８３のＹ軸方向に沿った幅として、第２部分１２と重なる部分の近傍の領域８３ａの幅を、他の領域の幅よりも広くする。すなわち、第３絶縁膜８３を熱酸化によって形成する際、の第２部分１２と接する部分については、第２部分１２の不純物濃度が高いために多く酸化される。この部分が領域８３ａとなり、他の領域に比べて幅広に形成される。このように、領域８３ａにおける酸化膜の膜厚が厚いため、電界集中の発生しやすい第２部分１２の近傍で電界を負担し、耐圧を向上することが可能になる。
【００５５】
（第６の実施形態）
第６の実施形態は、半導体装置の製造方法についての実施形態である。
先ず、半導体装置１１０の製造方法の一例について説明する。
図９〜図１０は、半導体装置の製造方法を説明する模式的斜視図である。
先ず、図９（ａ）に表したように、第１半導体領域１０である第１部分１１の第１主面１０ａ上に、第２半導体領域２０を例えばエピタキシャル成長させる。第１部分１１は、例えばｎ＋形シリコン基板である。第２半導体領域２０は、例えばｎ形シリコンのエピタキシャル層である。次に、第２半導体領域２０の上に、第１絶縁膜８１を形成し、一部に開口を形成する。第１絶縁膜８１には、例えば熱酸化によるＳｉＯ２が用いられる。
【００５６】
次に、図９（ｂ）に表したように、開口を設けた第１絶縁膜８１をマスクとして、第２半導体領域２０及び第１部分１１をエッチングする。エッチングには、例えばＲＩＥ（Reactive Ion Etching）が用いられる。これにより、第２半導体領域２０から第１部分１１の途中に達する深さでトレンチＴ１が形成される。また、トレンチＴ１は、Ｙ軸方向に延在して形成される。
【００５７】
次に、図９（ｃ）に表したように、トレンチＴ１内に第２部分材料１２Ａを埋め込む。第２部分材料１２Ａには、例えば高不純物濃度のポリシリコンが用いられる。第２部分材料１２Ａは、第１絶縁膜８１の上まで形成される。
【００５８】
次に、第２部分材料１２Ａの一部を除去する。ここでは、第２部分材料１２Ａのうち、第１絶縁膜８１の上の部分を、第１絶縁膜８１及びトレンチＴ１の開口部が露出するまで除去する。第２部分材料１２Ａは、例えばＣＭＰ（Chemical Mechanical Polishing）によって除去する。図９（ｄ）に表したように、第１絶縁膜８１及びトレンチＴ１内に埋め込まれた第２部分材料１２Ａの露出面は平坦化される。この、トレンチＴ１内に埋め込まれた第２部分材料１２Ａは、第２部分１２になる。第２部分１２は、例えばｎ＋形の半導体ピラーである。
【００５９】
次に、図１０（ａ）に表したように、第１絶縁膜８１の上に第２絶縁膜８２を形成し、第１絶縁膜８１及び第２絶縁膜８２の一部に開口を設ける。開口は、Ｘ軸方向において２つの第２部分１２の間の位置に設けられる。第２絶縁膜８２には、例えばＣＶＤ（Chemical Vapor Deposition）によるＳｉＯ２が用いられる。
【００６０】
次に、図１０（ｂ）に表したように、開口を設けた第１絶縁膜８１及び第２絶縁膜８２をマスクとして、第２半導体領域２０をエッチングする。エッチングには、例えばＲＩＥを用いる。これにより、第２半導体領域２０にトレンチＴ２が形成される。トレンチＴ２は、第２半導体領域２０の上側から途中に達する深さで形成される。また、トレンチＴ２は、Ｙ軸方向に延在して形成される。
【００６１】
トレンチＴ２を形成した後は、トレンチＴ２の底部近傍の第２半導体領域２０に、電界緩和領域７０を形成する。例えば、トレンチＴ２の底部に向けて斜めにＢ（ボロン）をイオン注入し、熱拡散する。これにより、電界緩和領域７０が形成される。電界緩和領域７０は、第２導電形の半導体領域または第２半導体領域２０よりも不純物濃度が低い第１導電形の半導体領域である。
【００６２】
次に、図１０（ｃ）に表したように、トレンチＴ２内に第３部分材料５１Ａを埋め込む。第３部分材料５１Ａは、例えばＷの単層、Ｗ−Ａｌの積層膜、これらの積層膜のＷの代わりに、Ｍｏ、Ｐｔ、ＴｉＷ、Ｖ、Ｔｉ等を用いた積層膜である。また、第３部分材料５１Ａとして用いられる積層膜は、シリコンとの合金であるシリサイド層としてもよい。トレンチＴ２内に埋め込まれた第３部分材料５１Ａは、シンター処理によって第２半導体領域２０とショットキー接合された第３部分５１になる。
【００６３】
第３部分材料５１Ａは、第２絶縁膜８２の上まで形成される。この部分は、中間電極５２になる。その後、中間電極５２の上に、上部電極５３を形成する。上部電極５３には、例えばＡｌが用いられる。第３部分５１、中間電極５２及び上部電極５３によって、第１電極５０が形成される。
【００６４】
また、第１部分１１の下側に、第２電極６０を形成する。第２電極６０は、例えばＴｉ−Ｎｉ−Ａｕの積層膜、Ｔｉ−Ａｌ−Ｃｕ−Ｎｉ−Ａｕの積層膜、及びＶ−Ａｌ−Ｃｕ−Ｎｉ−Ａｕの積層膜である。
これにより、半導体装置１１０が完成する。
【００６５】
このような製造方法では、隣り合うトレンチＴ１のＸ軸方向のピッチの設定や、第２半導体領域２０の比抵抗の設定によって、耐圧を容易にコントロールすることができる。また、第３部分５１を埋め込むトレンチＴ２の深さの制御で、所望の特性を容易に得ることができる。
【００６６】
次に、半導体装置１１０の他の製造方法について説明する。
図１１〜図１２は、半導体装置の他の製造方法を説明する模式的斜視図である。
先ず、図１１（ａ）に表したように、第１半導体領域１０である第１部分１１の第１主面１０ａ上に、第１絶縁膜８１を形成する。第１絶縁膜８１には、例えば熱酸化によるＳｉＯ２が用いられる。そして、第１絶縁膜８１の一部に開口を形成する。第１絶縁膜８１を残す位置は、Ｚ軸方向にみたとき、後の工程で第２部分１２を形成する位置である。
【００６７】
次に、図１１（ｂ）に表したように、残った第１絶縁膜８１をマスクにして第１部分１１をエッチングする。このエッチングによって除去された部分をワイドトレンチＷＴということにする。一方、第１絶縁膜８１でマスクされた部分は、第１部分１１からＺ軸方向に延在した第２部分１２になる。
【００６８】
次に、図１１（ｃ）に表したように、第１部分１１の上に第２半導体材料２０Ａを例えばエピタキシャル成長させる。第２半導体材料２０Ａは、例えばｎ形シリコンである。第２半導体材料２０Ａは、第１部分１１の上の複数の第２部分１２のあいだ、すなわちワイドトレンチＷＴ内に埋め込まれる。ワイドトレンチＷＴ内に埋め込まれた第２半導体材料２０Ａは、第２半導体領域２０になる。
【００６９】
次に、第２半導体材料２０Ａの一部を除去する。ここでは、第２半導体材料２０Ａのうち、第１絶縁膜８１の上部が露出するまで除去する。第２半導体材料２０Ａは、例えばＣＭＰによって除去する。図１１（ｄ）に表したように、第１絶縁膜８１及び第２半導体領域２０の露出面は平坦化される。
【００７０】
次に、図１２（ａ）に表したように、平坦化した第１絶縁膜８１及び第２半導体領域２０の上に第２絶縁膜８２を形成し、第２絶縁膜８１の一部に開口を設ける。開口は、Ｘ軸方向において２つの第２部分１２の間の位置に設けられる。第２絶縁膜８２には、例えばＣＶＤによるＳｉＯ２が用いられる。
【００７１】
次に、図１２（ｂ）に表したように、開口を設けた第２絶縁膜８２をマスクとして、第２半導体領域２０をエッチングする。エッチングには、例えばＲＩＥを用いる。これにより、第２半導体領域２０にトレンチＴ３が形成される。トレンチＴ３は、第２半導体領域２０の上側から途中に達する深さで形成される。また、トレンチＴ３は、Ｙ軸方向に延在して形成される。
【００７２】
トレンチＴ３を形成した後は、トレンチＴ３の底部近傍の第２半導体領域２０に、電界緩和領域７０を形成する。例えば、トレンチＴ３の底部に向けて斜めにＢをイオン注入し、熱拡散する。これにより、電界緩和領域７０が形成される。電界緩和領域７０は、第２導電形の半導体領域または第２半導体領域２０よりも不純物濃度が低い第１導電形の半導体領域である。
【００７３】
次に、図１２（ｃ）に表したように、トレンチＴ３内に第３部分材料５１Ａを埋め込む。第３部分材料５１Ａは、例えばＷの単層、Ｗ−Ａｌの積層膜、これらの積層膜のＷの代わりに、Ｍｏ、Ｐｔ、ＴｉＷ、Ｖ、Ｔｉ等を用いた積層膜である。また、第３部分材料５１Ａとして用いられる積層膜は、シリコンとの合金であるシリサイド層としてもよい。トレンチＴ３内に埋め込まれた第３部分材料５１Ａは、シンター処理によって第２半導体領域２０とショットキー接合された第３部分５１になる。
【００７４】
第３部分材料５１Ａは、第２絶縁膜８２の上まで形成される。この部分は、中間電極５２になる。その後、中間電極５２の上に、上部電極５３を形成する。上部電極５３には、例えばＡｌが用いられる。第３部分５１、中間電極５２及び上部電極５３によって、第１電極５０が形成される。
【００７５】
また、第１部分１１の下側に、第２電極６０を形成する。第２電極６０は、例えばＴｉ−Ｎｉ−Ａｕの積層膜、Ｔｉ−Ａｌ−Ｃｕ−Ｎｉ−Ａｕの積層膜、及びＶ−Ａｌ−Ｃｕ−Ｎｉ−Ａｕの積層膜である。
これにより、半導体装置１１０が完成する。
【００７６】
このような製造方法では、ワイドトレンチＷＴのＸ軸方向の幅の設定や、第２半導体領域２０の比抵抗の設定によって、耐圧を容易にコントロールすることができる。また、ワイドトレンチＷＴの深さの制御と、第３部分５１を埋め込むトレンチＴ３の深さの制御と、により、所望の特性を容易に得ることができる。
【００７７】
次に、半導体装置１２０の製造方法の一例を説明する。
図１３は、半導体装置の製造方法を説明する模式的斜視図である。
先ず、図１３（ａ）に表したように、第１部分１１の上に第２部分１２及び第２半導体領域２０を形成する。この製造方法は、図９（ａ）〜（ｄ）に例示した製造方法と同様である。なお、図１１（ａ）〜（ｄ）に例示した製造方法を用いてもよい。
【００７８】
次に、図１３（ｂ）に表したように、第２半導体領域２０に複数のトレンチＴ４を形成する。トレンチＴ４の深さ方向はＺ軸方向である。トレンチＴ４は、Ｘ軸方向に延在する。これにより、トレンチＴ４の開口は、細長い形状になっている。また、トレンチＴ４は、Ｙ軸方向に所定の間隔で複数設けられる。トレンチＴ４は、例えば第２半導体領域２０へのＲＩＥによって形成される。
【００７９】
次に、図１３（ｃ）に表したように、トレンチＴ４内に第２導電形の第３半導体材料３０Ａを埋め込み、トレンチＴ４内に第３半導体領域３０を形成する。第３半導体領域３０は、例えばｐ形の半導体ピラーである。
【００８０】
次に、図１３（ｄ）に表したように、第３半導体領域３０及び第２半導体領域２０にトレンチＴ５を形成する。トレンチＴ５は、第３半導体領域３０のＺ軸方向の深さよりも浅く形成される。また、トレンチＴ５は、Ｙ軸方向に複数の第３半導体領域３０をまたぐように延在して形成される。トレンチＴ５は、第２半導体領域２０及び第３半導体領域３０に形成される。トレンチＴ５を形成した後は、トレンチＴ５の底部近傍に電界緩和領域７０を形成する。次いで、トレンチＴ５内に第３部分５１を埋め込む。
その後、図示しない上部電極５３及び第２電極６０を形成する。これにより、半導体装置１２０が完成する。
【００８１】
次に、半導体装置１３０の製造方法の一例を説明する。
図１４は、半導体装置の製造方法を説明する模式的斜視図である。
先ず、図１４（ａ）に表したように、第１部分１１の上に第２部分１２及び第２半導体領域２０を形成する。この製造方法は、図９（ａ）〜（ｄ）に例示した製造方法と同様である。なお、図１１（ａ）〜（ｄ）に例示した製造方法を用いてもよい。
【００８２】
次に、図１４（ｂ）に表したように、第２半導体領域２０に複数のトレンチＴ４を形成する。トレンチＴ４の深さ方向はＺ軸方向である。トレンチＴ４は、Ｘ軸方向に延在する。これにより、トレンチＴ４の開口は、細長い形状になっている。また、トレンチＴ４は、Ｙ軸方向に所定の間隔で複数設けられる。トレンチＴ４は、例えば第２半導体領域２０へのＲＩＥによって形成される。
【００８３】
次に、図１４（ｃ）に表したように、トレンチＴ４の内壁に第３絶縁膜８３を形成する。第３絶縁膜８３には、ＳｉＯ２や例えばＢＳＧ（Boron Silicate Glass）が用いられる。なお、第３絶縁膜８３として、ＢＳＧを形成した後、熱拡散により第２半導体領域２０である例えばＳｉ側へ薄くｐ＋層を拡散させてもよい。これにより、第２半導体領域２０の第３絶縁膜８３の側に、第２導電形の第４半導体領域２７が設けられる。その後、トレンチＴ４の内部に第４部分５５になる導電材料を埋め込む。
【００８４】
次に、図１４（ｄ）に表したように、第４部分、第３絶縁膜８３及び第２半導体領域２０にトレンチＴ５を形成する。トレンチＴ５は、第４部分５５のＺ軸方向の深さよりも浅く形成される。また、トレンチＴ５は、Ｙ軸方向に複数の第４部分及び第３絶縁膜８３をまたぐように延在して形成される。トレンチＴ５は、第２半導体領域２０、第３絶縁膜８３及び第４部分５５に形成される。トレンチＴ５を形成した後は、トレンチＴ５の底部近傍に電界緩和領域７０を形成する。次いで、トレンチＴ５内に第３部分５１を埋め込む。
その後、図示しない上部電極５３及び第２電極６０を形成する。これにより、半導体装置１３０が完成する。
【００８５】
平面型のＭＰＳでは、第３半導体領域３０に相当するｐ形層の延在する方向がＺ軸方向になるのに対し、半導体装置１３０では、第３半導体領域３０の延在する方向がＸ軸方向になる。したがって、第３半導体領域３０を形成する際、Ｘ−Ｙ平面に沿った形状の自由度が高い。このため、第３半導体領域３０のＺ軸方向からみた形状として、例えばショットキーバリア面に近い側の幅を、遠い側の幅よりも広く設定したり、狭く設定したりするなど、複雑な形状を容易に製造することが可能になる。
【００８６】
また、第３半導体領域３０の濃度も自由に設定することができる。すなわち、濃度の異なる複数の薄いエピタキシャル層を積層することで、第３半導体領域３０に不純物の濃度勾配を持たせることも可能になる。
【００８７】
また、第３絶縁膜８３にＢＳＧを用いる場合には、ＢＳＧに接する第２半導体領域２０にＢの固層拡散によるｐ＋層を形成し、その内部に第３部分５１を充填することができる。第３絶縁膜８３と接する第２半導体領域２０の広い領域にｐ＋層（第４半導体領域２７）が形成できることにより、逆電圧印加時の空乏層が良く伸び、ＩＲを低減することが可能になる。なお、ＩＲ低減効果を最大限にするには、第３絶縁膜８３と接する第２半導体領域２０の広い領域にｐ＋層を形成する必要があるが、ＢＳＧを用いることでそれを容易に形成することが可能になる。
【００８８】
また、第３絶縁膜８３としてＳｉＯ２を用いる場合、トレンチＴ５を形成した後に、ＳｉＯ２に接する第２半導体領域２０にｐ形不純物の気相拡散か、トレンチＴ４の側壁にＢ等を斜めにイオン注入してｐ＋層（第４半導体領域２７）を形成してもよい。
【００８９】
次に、半導体装置１４０の他の製造方法について説明する。
図１５〜図１６は、半導体装置の製造方法を説明する模式的斜視図である。
先ず、図１５（ａ）に表したように、第１部分１１の上にＺ軸方向に延在した第２部分１２を形成する。この製造方法は、図１１（ａ）〜（ｂ）に例示した製造方法と同様である。
【００９０】
次に、図１５（ｂ）に表したように、第１部分１１の上に第２半導体材料２０Ａを例えばエピタキシャル成長させる。第２半導体材料２０Ａは、例えばｎ形シリコンである。第２半導体材料２０Ａは、第１部分１１の上の複数の第２部分１２のあいだに埋め込まれる。複数の第２部分１２のあいだに埋め込まれた第２半導体材料２０Ａは、第２半導体領域２０になる。そして、第２半導体領域２０にトレンチＴ６を形成し、トレンチＴ６内に濃度調整材料２５Ａを埋め込む。濃度調整材料２５Ａは、第１濃度領域２１よりも不純物濃度が低い第２濃度領域２２になる材料である。また、濃度調整材料２５Ａとしては、第１濃度領域２１よりも不純物濃度が高い第３濃度領域２３になる材料でもよい。
【００９１】
次に、濃度調整材料２５Ａの一部を除去する。ここでは、濃度調整材料２５Ａのうち、第１絶縁膜８１、第２半導体領域２０及びトレンチＴ６内の濃度調整材料２５Ａの上部が露出するまで除去する。濃度調整材料２５Ａは、例えばＣＭＰによって除去する。図１５（ｃ）に表したように、第１絶縁膜８１、第２半導体領域２０及び濃度調整材料２５Ａの露出面は平坦化される。
【００９２】
次に、図１６（ａ）に表したように、第２半導体領域２０及び濃度調整材料２５Ａに複数のトレンチＴ７を形成する。トレンチＴ７の深さ方向はＺ軸方向である。トレンチＴ７の深さは、濃度調整材料２５Ａの深さよりも僅かに浅い。また、トレンチＴ７は、Ｘ軸方向に延在する。これにより、トレンチＴ７の開口は、細長い形状になっている。また、トレンチＴ７は、Ｙ軸方向に所定の間隔で複数設けられる。トレンチＴ７は、例えば第２半導体領域２０へのＲＩＥによって形成される。
【００９３】
次に、図１６（ｂ）に表したように、トレンチＴ７の内壁に第３絶縁膜８３を形成する。第３絶縁膜８３には、例えばＳｉＯ２やＢＳＧが用いられる。なお、第３絶縁膜８３として、ＢＳＧを形成した後、熱拡散により第２半導体領域２０である例えばＳｉ側へ薄くＢを拡散しｐ＋層を形成してもよい。これにより、第２半導体領域２０の第３絶縁膜８３の側に、第２導電形の第４半導体領域２７が設けられる。その後、トレンチＴ７の内部に第４部分５５になる材料を埋め込む。
【００９４】
次に、図１６（ｃ）に表したように、第４部分５５、第３絶縁膜８３及び第２半導体領域２０にトレンチＴ８を形成する。トレンチＴ８は、第４部分５５のＺ軸方向の深さよりも浅く形成される。また、トレンチＴ８は、Ｙ軸方向に複数の第４部分５５及び第３絶縁膜８３をまたぐように延在して形成される。トレンチＴ８を形成した後は、トレンチＴ８の底部近傍に電界緩和領域７０を形成する。次いで、トレンチＴ８内に第３部分５１を埋め込む。第３部分５１が形成されると、複数の第４部分５５及び第３絶縁膜８３のあいだに濃度調整領域２５が形成される。
その後、図示しない上部電極５３及び第２電極６０を形成する。これにより、半導体装置１４０が完成する。
【００９５】
半導体装置１４０では、第４部分５５の延在する方向がＸ軸方向になる。したがって、第４部分５５を形成する際、Ｘ−Ｙ平面に沿った形状の自由度が高い。このため、第４部分５５のＺ軸方向からみた形状として、例えばショットキーバリア面に近い側の幅を、遠い側の幅よりも広く設定したり、狭く設定したりするなど、複雑な形状を容易に製造することが可能になる。
【００９６】
なお、ショットキーバリア面に沿って濃度調整領域２５を形成する方法としては、上記図１５〜図１６に表した方法のほか、例えば図１０（ｂ）に表したトレンチＴ２を形成したのちに、トレンチＴ２の側壁に対してＢ等を斜めイオン注入し、熱拡散することでも形成することができる。同様に、図１２（ｂ）に表したトレンチＴ３、図１３（ｄ）及び図１４（ｄ）に表したトレンチＴ５を形成した後に、Ｂ等を斜めイオン注入し、熱拡散して濃度調整領域２５を形成してもよい。
これにより、濃度調整領域２５を、所望の厚さ及び所望の不純物濃度で容易に製造することができる。
【００９７】
以上説明したように、実施形態に係る半導体装置及びその製造方法によれば、素子面積を増加させずに順電圧降下を低減することができる。
【００９８】
なお、上記に本実施の形態およびその変形例を説明したが、本発明はこれらの例に限定されるものではない。例えば、前述の各実施の形態またはその変形例に対して、当業者が適宜、構成要素の追加、削除、設計変更を行ったものもや、各実施の形態の特徴を適宜組み合わせたものも、本発明の要旨を備えている限り、本発明の範囲に含有される。
【００９９】
例えば、前述の各実施の形態および各変形例においては、第１の導電形をｎ形、第２の導電形をｐ形として説明したが、本発明は第１の導電形をｐ形、第２の導電形をｎ形としても実施可能である。
【０１００】
また、半導体装置１２０，１３０及び１４０のいずれについても、第３部分５１のＺ軸方向の長さ（深さ）が、トレンチＴ４のＺ軸方向の深さよりも浅く設けられているが、トレンチＴ４と同じ深さであったり、トレンチＴ４よりも深く設けられていてもよい。
【０１０１】
さらにまた、前述の各実施の形態および各変形例においては、半導体としてＳｉ（シリコン）を用いたＭＯＳＦＥＴを説明したが、半導体としては、例えばＳｉＣ（シリコンカーバイト）若しくはＧａＮ（窒化ガリウム）等の化合物半導体、又は、ダイアモンド等のワイドバンドギャップ半導体を用いることもできる。
【０１０２】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１０３】
１０…第１半導体領域、１０ａ…主面、１１…第１部分、１２…第２部分、２０…第２半導体領域、２５…濃度調整領域、３０…第３半導体領域、５０…第１電極、５１…第３部分、５２…中間電極、５３…上部電極、５５…第４部分、６０…第２電極、７０…電界緩和領域、７２…半導体領域、８３…絶縁膜、１１０，１１１，１２０，１３０，１４０，１５１，１５２，１５３…半導体装置、Ｔ１〜Ｔ８…トレンチ、ＷＴ…ワイドトレンチ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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