(57)【要約】【課題】データ入力経路を介して入力されたデータをデータ出力経路で直接伝達できる半導体装置を提供する。また、データ経路の信頼性を検証できる半導体装置を提供する。【解決手段】データ伝送ラインを介して伝送された書き込みデータを保存して、保存されたデータを読み取りデータとして前記データ伝送ラインに伝送するメモリアレイと、データ書き込みコマンドに応答してデータ伝送ラインに書き込みデータを駆動するデータ書き込み部と、データ検証信号が非活性化されるとデータ読み取りコマンドに応答してデータ伝送ラインを介して伝送される読み取りデータを感知して、データ検証信号が活性化されるとデータ書き込みコマンドに応答してデータ伝送ラインを介して伝送される書き込みデータを感知するデータ読み取り部とを備える半導体装置。【選択図】図１
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【特許請求の範囲】
【請求項１】
データ伝送ラインを介して伝送された書き込みデータを保存して、保存されたデータを読み取りデータとして前記データ伝送ラインに伝送するメモリアレイと、
データ書き込みコマンドに応答して前記データ伝送ラインに前記書き込みデータを駆動するデータ書き込み部と、
データ検証信号が非活性化されるとデータ読み取りコマンドに応答して前記データ伝送ラインを介して伝送される前記読み取りデータを感知して、前記データ検証信号が活性化されると、前記データ書き込みコマンドに応答して前記データ伝送ラインを介して伝送される前記書き込みデータを感知するデータ読み取り部と、を備える半導体装置。
【請求項２】
前記データ読み取り部から感知された信号を出力するデータ出力部をさらに備えることを特徴とする、請求項１に記載の半導体装置。
【請求項３】
前記データ検証信号は、テストモードで活性化される信号であることを特徴とする、請求項１に記載の半導体装置。
【請求項４】
前記データ検証信号は、モードレジスタセットで設定された信号であることを特徴とする、請求項１に記載の半導体装置。
【請求項５】
前記データ読み取り部は、
前記データ検証信号の制御によって前記データ読み取りコマンドまたは前記データ書き込みコマンドに対応して活性化されるデータ読み取り信号を出力する読み取り制御部と、
前記データ読み取り信号に応答して前記データ伝送ラインを介して伝送されるデータを感知するデータ感知部を備えることを特徴とする、請求項１に記載の半導体装置。
【請求項６】
データ入出力パッドを介して入力された書き込みデータをバッファリングしてグローバルデータ伝送ラインに駆動するデータ入力バッファ部と、
データ書き込みコマンドに応答して、前記グローバルデータ伝送ラインを介して伝送された前記書き込みデータをローカルデータ伝送ラインに駆動するデータ書き込み部と、
前記ローカルデータ伝送ラインを介して伝送された前記書き込みデータを保存して、保存されたデータを読み取りデータとして前記ローカルデータ伝送ラインに伝送するメモリアレイと、
データ検証信号が非活性化されるとデータ読み取りコマンドに応答して、前記ローカルデータ伝送ラインを介して伝送される前記読み取りデータを感知して、前記データ検証信号が活性化されると前記データ書き込みコマンドに応答して、前記ローカルデータ伝送ラインを介して伝送される前記書き込みデータを感知するデータ読み取り部と、
前記データ読み取り部から感知された信号を前記データ入出力パッドに出力するデータ出力部と、を備える半導体装置。
【請求項７】
前記データ検証信号は、テストモードで活性化される信号であることを特徴とする、請求項６に記載の半導体装置。
【請求項８】
前記データ検証信号は、モードレジスタセットで設定された信号であることを特徴とする、請求項６に記載の半導体装置。
【請求項９】
前記データ読み取り部は、
前記データ検証信号の制御により前記データ読み取りコマンドまたは前記データ書き込みコマンドに対応して活性化されるデータ読み取り信号を出力する読み取り制御部と、
前記データ読み取り信号に応答して前記ローカルデータ伝送ラインを介して伝送されるデータを感知するデータ感知部とを備えることを特徴とする、請求項６に記載の半導体装置。
【請求項１０】
データ書き込みコマンドが入力されると予定された時間の間、活性化されるバッファイネーブル信号及びデータ書き込み信号を生成する書き込み制御信号生成部と、
データ入出力パッドを介して入力された書き込みデータを前記バッファイネーブル信号に応答して、バッファリングしてグローバルデータ伝送ラインに駆動するデータ入力バッファ部と、
前記データ書き込み信号に応答して、前記グローバルデータ伝送ラインを介して伝送された前記書き込みデータをローカルデータ伝送ラインに駆動するデータ書き込み部と、
前記ローカルデータ伝送ラインを介して伝送された前記書き込みデータを保存して、保存されたデータを読み取りデータとして前記ローカルデータ伝送ラインに伝送するメモリアレイと、
データ読み取りコマンドが入力されると予定された時間の間、活性化されるセンシングイネーブル信号を生成する読み取り制御信号生成部と、
データ検証信号が非活性化されると前記センシングイネーブル信号をデータ読み取り信号として出力して、前記データ検証信号が活性化されると前記データ書き込み信号を前記データ読み取り信号として出力する読み取り制御部と、
前記データ読み取り信号に応答して前記ローカルデータ伝送ラインを介して伝送されるデータを感知するデータ感知部と、
前記データ感知部から感知された信号を前記データ入出力パッドに出力するデータ出力部を備える、半導体装置。
【請求項１１】
前記バッファイネーブル信号の活性化の時点は前記データ書き込み信号の活性化の時点よりさらに速いことを特徴とする、請求項１０に記載の半導体装置。
【請求項１２】
前記データ検証信号はテストモードで活性化される信号であることを特徴とする、請求項１０に記載の半導体装置。
【請求項１３】
前記データ検証信号は、モードレジスタセットで設定された信号であることを特徴とする、請求項１０に記載の半導体装置。
【請求項１４】
前記書き込み制御信号生成部は、
書き込みコマンドパルス信号を反転させて出力する第１信号反転部と、
前記第１信号反転部から出力される信号の立ち上がり時点を遅延させて出力する第１立ち上がり遅延部と、
前記第１立ち上がり遅延部から出力される信号の立ち下がり時点を遅延させて前記バッファイネーブル信号として出力する第１立ち下がり遅延部と、
前記第１信号反転部から出力される信号の立ち上がり時点を遅延させて出力する第２立ち上がり遅延部と、
前記第２立ち上がり遅延部から出力される信号の立ち下がり時点を遅延させて前記データ書き込み信号として出力する第２立ち下がり遅延部と、を備え、
前記第２立ち上がり遅延部の遅延値は、前記第１立ち上がり遅延部の遅延値より大きくて、前記第１立ち下がり遅延部の遅延値は、前記第２立ち下がり遅延部の遅延値よりさらに大きいことを特徴とする、請求項１０に記載の半導体装置。
【請求項１５】
データ伝送ラインを介して伝送された入力データを処理して、処理されたデータを出力データとして前記データ伝送ラインに伝送するデータ処理部と、
データ入力コマンドに応答して前記データ伝送ラインに前記入力データを駆動するデータ駆動部と、
データ検証信号が非活性化されるとデータ出力コマンドに応答して前記データ伝送ラインを介して伝送される前記出力データを感知して、前記データ検証信号が活性化されると前記データ入力コマンドに応答して前記データ伝送ラインを介して伝送される前記入力データを感知するデータ読み取り部を備える、半導体装置。
【請求項１６】
前記データ読み取り部から感知された信号を出力するデータ出力部をさらに備えることを特徴とする、請求項１５に記載の半導体装置。
【請求項１７】
前記データ検証信号は、テストモードで活性化される信号であることを特徴とする、請求項１５に記載の半導体装置。
【請求項１８】
前記データ検証信号はモードレジスタセットで設定された信号であることを特徴とする、請求項１５に記載の半導体装置。
【請求項１９】
前記データ読み取り部は、
前記データ検証信号の制御により前記データ出力コマンドまたは前記データ入力コマンドに対応して活性化されるデータ読み取り信号を出力する読み取り制御部と、
前記データ読み取り信号に応答して前記データ伝送ラインを介して伝送されるデータを感知するデータ感知部とを備えることを特徴とする、請求項１５に記載の半導体装置。
【請求項２０】
データ入出力パッドを介して入力された入力データをバッファリングして第１データ伝送ラインに駆動するデータ入力バッファ部と、
データ入力コマンドに応答して前記第１データ伝送ラインを介して伝送された前記入力データを第２データ伝送ラインに駆動するデータ駆動部と、
前記第２データ伝送ラインを介して伝送された前記入力データを処理して、処理されたデータを出力データとして前記第２データ伝送ラインに伝送するデータ処理部と、
データ検証信号が非活性化されるとデータ出力コマンドに応答して前記第２データ伝送ラインを介して伝送される前記出力データを感知して、前記データ検証信号が活性化されると前記データ入力コマンドに応答して前記第２データ伝送ラインを介して伝送される前記入力データを感知するデータ読み取り部と、
前記データ読み取り部から感知された信号を前記データ入出力パッドに出力するデータ出力部とを備える、半導体装置。
【請求項２１】
前記データ検証信号は、テストモードで活性化される信号であることを特徴とする、請求項２０に記載の半導体装置。
【請求項２２】
前記データ検証信号はモードレジスタセットで設定された信号であることを特徴とする、請求項２０に記載の半導体装置。
【請求項２３】
前記データ読み取り部は、
前記データ検証信号の制御により前記データ出力コマンドまたは前記データ入力コマンドに対応して活性化されるデータ読み取り信号を出力する読み取り制御部と、
前記データ読み取り信号に応答して前記第２データ伝送ラインを介して伝送されるデータを感知するデータ感知部とを備えることを特徴とする、請求項２０に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、データ経路を検証する技術に関することである。
【背景技術】
【０００２】
一般的に、半導体装置のメモリアレイ（Ｍｅｍｏｒｙ  Ａｒｒａｙ）にデータを保存するためには、書き込みデータがデータ入力経路を介してメモリアレイに伝達されなければならない。伝えられた書き込みデータは、メモリアレイの該当メモリセル（Ｍｅｍｏｒｙ  Ｃｅｌｌ）に保存される。また、メモリアレイに保存されたデータは、出力データとして出力されてデータ出力経路を介して外部に出力される。
【０００３】
一方、半導体装置の初期開発段階で内部回路に対する信頼性が確保されない場合、メモリアレイまでデータが正確に伝えられたのかを確認する方法が必要である。また、テスト及び特定機能を遂行するために、データ入力経路を介して伝えられたデータをメモリアレイに保存せず、直ちにデータ出力経路に伝達してデータ経路に対する信頼性を検証する技術が要求されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】米国特許第５５９００７４号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明は、データ入力経路を介して入力されたデータをデータ出力経路に直接伝達できる半導体装置を提供する。
【０００６】
また、本発明は、データ経路の信頼性を検証できる半導体装置を提供する。
【課題を解決するための手段】
【０００７】
本発明の一実施形態によると、データ伝送ラインを介して伝送された書き込みデータを保存して、保存されたデータを読み取りデータとして前記データ伝送ラインに伝送するメモリアレイと、データ書き込みコマンドに応答して前記データ伝送ラインに前記書き込みデータを駆動するデータ書き込み部と、データ検証信号が非活性化されるとデータ読み取りコマンドに応答して前記データ伝送ラインを介して伝送される前記読み取りデータを感知して、前記データ検証信号が活性化されると前記データ書き込みコマンドに応答して前記データ伝送ラインを介して伝送される前記書き込みデータを感知するデータ読み取り部とを含む半導体装置が提供される。
【０００８】
また、本発明の他の実施形態によると、データ入出力パッドを介して入力された書き込みデータをバッファリングしてグローバルデータ伝送ラインに駆動するデータ入力バッファ部と、データ書き込みコマンドに応答して前記グローバルデータ伝送ラインを介して伝送された前記書き込みデータをローカルデータ伝送ラインに駆動するデータ書き込み部と、前記ローカルデータ伝送ラインを介して伝送された前記書き込みデータを保存して、保存されたデータを読み取りデータとして前記ローカルデータ伝送ラインに伝送するメモリアレイと、データ検証信号が非活性化されるとデータ読み取りコマンドに応答して前記ローカルデータ伝送ラインを介して伝送される前記読み取りデータを感知して、前記データ検証信号が活性化されると前記データ書き込みコマンドに応答して前記ローカルデータ伝送ラインを介して伝送される前記書き込みデータを感知するデータ読み取り部と、前記データ読み取り部から感知された信号を前記データ入出力パッドに出力するデータ出力部を含む半導体装置が提供される。
【０００９】
また、本発明の他の実施形態によると、データ書き込みコマンドが入力されると予定された時間の間、活性化されるバッファイネーブル信号及びデータ書き込み信号を生成する書き込み制御信号生成部と、データ入出力パッドを介して入力された書き込みデータを前記バッファイネーブル信号に応答してバッファリングしてグローバルデータ伝送ラインに駆動するデータ入力バッファ部と、前記データ書き込み信号に応答して前記グローバルデータ伝送ラインを介して伝送された前記書き込みデータをローカルデータ伝送ラインに駆動するデータ書き込み部と、前記ローカルデータ伝送ラインを介して伝送された前記書き込みデータを保存して、保存されたデータを読み取りデータとして前記ローカルデータ伝送ラインに伝送するメモリアレイと、データ読み取りコマンドが入力されると予定された時間の間、活性化されるセンシングイネーブル信号を生成する読み取り制御信号生成部と、データ検証信号が非活性化されると前記センシングイネーブル信号をデータ読み取り信号として出力して、前記データ検証信号が活性化されると前記データ書き込み信号を前記データ読み取り信号として出力する読み取り制御部と、前記データ読み取り信号に応答して前記ローカルデータ伝送ラインを介して伝送されるデータを感知するデータ感知部と、前記データ感知部から感知された信号を前記データ入出力パッドに出力するデータ出力部とを含む半導体装置が提供される。
【００１０】
また、本発明の他の実施形態によると、データ伝送ラインを介して伝送された入力データを処理して、処理されたデータを出力データとして前記データ伝送ラインに伝送するデータ処理部と、データ入力コマンドに応答して前記データ伝送ラインに前記入力データを駆動するデータ駆動部と、データ検証信号が非活性化されるとデータ出力コマンドに応答して前記データ伝送ラインを介して伝送される前記出力データを感知して、前記データ検証信号が活性化されると前記データ入力コマンドに応答して前記データ伝送ラインを介して伝送される前記入力データを感知するデータ読み取り部とを含む半導体装置が提供される。
【００１１】
また、本発明の他の実施形態によると、データ入出力パッドを介して入力された入力データをバッファリングして第１データ伝送ラインに駆動するデータ入力バッファ部と、データ入力コマンドに応答して前記第１データ伝送ラインを介して伝送された前記入力データを第２データ伝送ラインに駆動するデータ駆動部と、前記第２データ伝送ラインを介して伝送された前記入力データを処理して、処理されたデータを出力データとして前記第２データ伝送ラインに伝送するデータ処理部と、データ検証信号が非活性化されるとデータ出力コマンドに応答して前記第２データ伝送ラインを介して伝送される前記出力データを感知して、前記データ検証信号が活性化されると前記データ入力コマンドに応答して前記第２データ伝送ラインを介して伝送される前記入力データを感知するデータ読み取り部と、前記データ読み取り部から感知された信号を前記データ入出力パッドに出力するデータ出力部とを含む半導体装置が提供される。
【発明の効果】
【００１２】
本発明の実施形態によると、半導体装置は、テストモードでデータ入力経路を介して入力された入力データがデータ出力経路を介して外部に出力できるようにして、データ入出力経路を介じてデータが正確に伝送されるのかをテストすることができる。すなわち、データ検証経路を形成してデータ入出力経路が正確な動作をするように構成されたのかをテストすることができる。
【図面の簡単な説明】
【００１３】
【図１】本発明の一実施形態による半導体装置の構成図である。
【図２】図１の半導体装置における書き込み制御信号生成部の構成図である。
【図３】図１の半導体装置における読み取り制御部の構成図である。
【図４】図１の半導体装置の内部動作を表わしたタイミングダイヤグラムである。
【図５】本発明の他の実施形態による半導体装置の構成図である。
【発明を実施するための形態】
【００１４】
以下、本発明が属する技術分野で通常の知識を有する者が、本発明の技術的思想を容易に実施できる程度で詳細に説明するために、本発明の実施形態を貼付した図面を参照して説明する。
【００１５】
参考として、図面及び詳細な説明で素子、ブロックなどを示す際に使用する用語、記号、符号などは必要によって細部単位別に表記することもできるので、同じ用語、記号、符号が全体の回路で同じ素子などを示さないこともあることに留意する。一般的に、回路の論理信号及び２値化（ｂｉｎａｒｙ）データ値は、電圧レベルに対応してハイレベル（ＨＩＧＨＬＥＶＥＬ、Ｈ）またはローレベル（ＬＯＷＬＥＶＥＬ、Ｌ）で区分して、各々‘１’と‘０’などで表現することもできる。また、必要によって追加的にハイインピーダンス（Ｈｉｇｈ  Ｉｍｐｅｄａｎｃｅ、Ｈｉ−Ｚ）状態などを有することができると定義して記述する。
【００１６】
図１は、本発明の一実施形態による半導体装置の構成図である。
【００１７】
本発明の実施形態による半導体装置は、提案しようとする技術的な思想を明確に説明するための簡略な構成だけを含んでいる。
【００１８】
図１を参照すると、半導体装置は、データ入力バッファ部６０と、データ書き込み部４０と、メモリアレイ８０と、データ読み取り部５０と、データ出力部７０とを備える。また、本発明の実施形態で半導体装置は、付随的に第１ないし第３入力バッファ１１、１２、１３と、書き込み制御信号生成部２０と、読み取り制御信号生成部３０とをさらに含んで構成される。
【００１９】
上記の通りに構成される半導体装置の細部構成と主要動作とを注意深くみると次の通りである。
【００２０】
第１ないし第３入力バッファ１１、１２、１３は、外部からパッドＰＡＤを介して入力される複数のコマンドパルス信号／ＣＳ、／ＷＥ、／ＯＥをバッファリングして内部ロジックに出力する。この時、複数のコマンドパルス信号／ＣＳ、／ＷＥ、／ＯＥのコードの組み合わせによって、特定コマンドが定義される。本発明の実施形態で複数のコマンドパルス信号／ＣＳ、／ＷＥ、／ＯＥのうち、チップ選択パルス信号／ＣＳが活性化された状態で、書き込みコマンドパルス信号／ＷＥが活性化されるとデータ書き込みコマンドが入力され、読み取りコマンドパルス信号／ＯＥが活性化されるとデータ読み取りコマンドが入力される。
【００２１】
書き込み制御信号生成部２０は、データ書き込みコマンドが入力されると予定された時間の間、活性化されるバッファイネーブル信号ＢＵＲＦＥＮ及びデータ書き込み信号ＷＤＥＮを生成する。ここで、バッファイネーブル信号ＢＵＲＦＥの活性化の時点は、データ書き込み信号ＷＤＥＮの活性化の時点よりさらに速く設定されることが望ましい。
【００２２】
読み取り制御信号生成部３０は、データ読み取りコマンドが入力されると予定された時間の間、活性化されるセンシングイネーブル信号ＳＡＥＮ及び出力イネーブル信号ＯＥＮを生成する。
【００２３】
データ入力バッファ部６０は、データ入出力パッドＤＱ  ＰＡＤを介して入力された書き込みデータをバッファイネーブル信号ＢＵＲＦＥＮが活性化された時、バッファリングしてグローバルデータ伝送ラインＧＩＯに駆動する。
【００２４】
データ書き込み部４０は、データ書き込みコマンドに応答して、グローバルデータ伝送ラインＧＩＯを介して伝送された書き込みデータをローカルデータ伝送ラインＬＩＯに駆動する。すなわち、データ書き込み部４０は、データ書き込み信号ＷＤＥＮが活性化された時、書き込みデータをローカルデータ伝送ラインＬＩＯに駆動する。
【００２５】
メモリアレイ８０は、ローカルデータ伝送ラインＬＩＯを介して伝送された書き込みデータを保存して、保存されたデータを読み取りデータとしてローカルデータ伝送ラインＬＩＯに伝送する。
【００２６】
データ読み取り部５０は、データ検証信号ＴＷＶＲが非活性化されるとデータ読み取りコマンドに応答して、ローカルデータ伝送ラインＬＩＯを介して伝送される読み取りデータを感知する。また、データ読み取り部５０は、データ検証信号ＴＷＶＲが活性化されるとデータ書き込みコマンドに応答してローカルデータ伝送ラインＬＩＯを介して伝送される書き込みデータを感知する。
【００２７】
本発明の実施形態において、データ読み取り部５０は、読み取り制御部５１と、データ感知部５２とで構成される。読み取り制御部５１は、データ検証信号ＴＷＶＲの制御によってデータ読み取りコマンドまたはデータ書き込みコマンドに対応して活性化されるデータ読み取り信号ＳＡＥＮＤを出力する。また、データ感知部５２は、データ読み取り信号ＳＡＥＮＤに応答して、ローカルデータ伝送ラインＬＩＯを介して伝送されるデータを感知する。
【００２８】
すなわち、読み取り制御部５１は、データ検証信号ＴＷＶＲが非活性化されるとセンシングイネーブル信号ＳＡＥＮをデータ読み取り信号ＳＡＥＮＤとして出力して、データ検証信号ＴＷＶＲが活性化されるとデータ書き込み信号ＷＤＥＮをデータ読み取り信号ＳＡＥＮＤとして出力する。この時、読み取り制御部５１は、データ書き込み信号ＷＤＥＮをデータ読み取り信号ＳＡＥＮＤとして出力する時、データ書き込み信号ＷＤＥＮを予定された遅延値だけ遅延させてデータ読み取り信号ＳＡＥＮＤとして出力することが望ましい。
【００２９】
データ検証信号ＴＷＶＲが非活性化された時、ローカルデータ伝送ラインＬＩＯを介して伝送されるデータは、メモリアレイ８０に保存された後、出力される読み取りデータであり、データ検証信号ＴＷＶＲが活性化された時、ローカルデータ伝送ラインＬＩＯを介して伝送されるデータは、データ書き込み部４０で駆動される書き込みデータである。したがって、データ感知部５２は、データ検証信号ＴＷＶＲが非活性化された時、読み取りデータを感知して、データ検証信号ＴＷＶＲが活性化された時、書き込みデータを感知する。
【００３０】
データ出力部７０は、データ読み取り部５０で感知された信号をデータ入出力パッドＤＱ  ＰＡＤに出力する。したがって、データ出力部７０は、データ検証信号ＴＷＶＲが非活性化された時、メモリアレイに保存された読み取りデータをデータ入出力パッドＤＱ  ＰＡＤを介して外部に出力して、データ検証信号ＴＷＶＲが活性化された時、データ書き込み部４０から駆動される書き込みデータをデータ入出力パッドＤＱ  ＰＡＤを介して外部に出力する。
【００３１】
データ検証信号ＴＷＶＲは、テストモードで活性化される信号として定義することができて、実施形態によりモードレジスタセットＭｏｄｅ  Ｒｅｇｉｓｔｅｒ  Ｓｅｔで設定された信号として定義することもできる。したがって、テストモードでデータ入力経路を介して入力された書き込みデータが、データ出力経路を介して外部に出力されるようにして、データ入出力経路を介してデータが正確に伝送されるのかをテストすることができる。すなわち、データ検証経路を形成して、データ入出力経路が正確な動作をするように構成されたのかをテストすることができる。また、半導体装置はモードレジスタセットで設定された信号の制御により前述した動作を遂行することもできる。
【００３２】
図２は、図１の書き込み制御信号生成部の実施形態による構成図である。
【００３３】
図２を参照すると、書き込み制御信号生成部２０は、第１信号反転部ＩＮＶと、第１立ち上がり遅延部２１と、第１立ち下がり遅延部２２と、第２立ち上がり遅延部２３と、第２立ち下がり遅延部２４とで構成される。
【００３４】
第１信号反転部ＩＮＶは、書き込みコマンドパルス信号／ＷＥを反転させて出力する。また、第１立ち上がり遅延部２１は、第１信号反転部ＩＮＶから出力される信号の立ち上がり時点を遅延させて出力する。また、第１立ち下がり遅延部２２は、第１立ち上がり遅延部２１から出力される信号の立ち下がり時点を遅延させてバッファイネーブル信号ＢＵＲＦＥＮとして出力する。
【００３５】
第２立ち上がり遅延部２３は、第１信号反転部ＩＮＶから出力される信号の立ち上がり時点を遅延させて出力する。また、第２立ち下がり遅延部２４は、第２立ち上がり遅延部２３から出力される信号の立ち下がり時点を遅延させてデータ書き込み信号ＷＤＥＮとして出力する。
【００３６】
この時、第２立ち上がり遅延部２３の遅延値は、第１立ち上がり遅延部２１の遅延値より大きくて、第１立ち下がり遅延部２２の遅延値は、第２立ち下がり遅延部２４の遅延値よりさらに大きいように設計されることが望ましい。したがって、バッファイネーブル信号ＢＵＲＦＥＮは、データ書き込み信号ＷＤＥＮより活性化の時点がより速くて活性化の区間がさらに長く生成される。
【００３７】
図２には、第２立ち上がり遅延部２３及び第２立ち下がり遅延部２４の具体的な実施形態が示されている。すなわち、立ち上がり遅延部及び立ち下がり遅延部は、ＲＣ遅延を介して立ち上がりエッジ及び立ち下がりエッジを遅延させるように構成されている。したがって、それぞれのＲＣ遅延量によって、出力信号の活性化及び非活性化の時点が調節される。
【００３８】
図３は、図１の読み取り制御部の実施形態による構成図である。
【００３９】
図３を参照すると、読み取り制御部５１は、データ検証信号ＴＷＶＲの反転信号とセンシングイネーブル信号ＳＡＥＮとを否定論理積する第１ロジック部ＮＡＮＤ１と、データ検証信号ＴＷＶＲとデータ書き込み信号ＷＤＥＮとを否定論理積する第２ロジック部ＮＡＮＤ２と、第１ロジック部ＮＡＮＤ１と第２ロジック部ＮＡＮＤ２との出力信号を否定論理積してデータ読み取り信号ＳＡＥＮＤとして出力する第３ロジック部ＮＡＮＤ３とで構成される。
【００４０】
したがって、データ検証信号ＴＷＶＲがローレベルで非活性化されるとセンシングイネーブル信号ＳＡＥＮをデータ読み取り信号ＳＡＥＮＤとして出力して、データ検証信号ＴＷＶＲがハイレベルで活性化されるとデータ書き込み信号ＷＤＥＮをデータ読み取り信号ＳＡＥＮＤとして出力する。
【００４１】
図４は、図１の半導体装置の内部動作を表したタイミングダイヤグラムである。
【００４２】
図４のタイミングダイヤグラムと、図１ないし図３を同時に参照して、上記の通りに構成される半導体装置の主要内部動作を説明すると次の通りである。
【００４３】
参考で、図面には示されていないが、データ検証信号ＴＷＶＲは、ハイレベルで活性化されたと仮定する。
【００４４】
チップ選択パルス信号／ＣＳがローレベルに活性化できた状態で書き込みコマンドパルス信号／ＷＥがローレベルで活性化されると、データ書き込み信号ＷＤＥＮ及びバッファイネーブル信号ＢＵＲＦＥＮが各々ハイレベルで活性化される。この時、データ入力バッファ部６０はバッファイネーブル信号ＢＵＲＦＥＮが活性化された時、書き込みデータをバッファリングしてグローバルデータ伝送ラインＧＩＯに伝達し、データ書き込み部４０はデータ書き込み信号ＷＤＥＮが活性化された時、グローバルデータ伝送ラインＧＩＯを介して伝送された書き込みデータをローカルデータ伝送ラインＬＩＯに伝達する。
【００４５】
この時、データ検証信号ＴＷＶＲがハイレベルで活性化されたので、データ読み取り信号ＳＡＥＮＤは、データ書き込み信号ＷＤＥＮが活性化された時ハイレベルに活性化される。データ感知部５２は、データ読み取り信号ＳＡＥＮＤの制御によりローカルデータ伝送ラインＬＩＯを介して伝送されるデータを感知するが、この時、感知されるデータはデータ書き込み部４０で駆動された書き込みデータである。したがって、データ出力部７０は出力イネーブル信号ＯＥＮの制御によりデータ感知部５２が感知した書き込みデータをデータ入出力パッドＤＱ  ＰＡＤを介して外部に出力する。
【００４６】
図５は、本発明の他の実施形態による半導体装置の構成図である。
【００４７】
図５を参照すると、半導体装置は、データ入力バッファ部６００と、データ駆動部４００と、データ処理部８００と、データ読み取り部５００と、データ出力部７００とを備える。また、本発明の実施形態において、半導体装置は付随的に入力制御信号生成部２００と、出力制御信号生成部３００とをさらに含んで構成される。
【００４８】
上記の通りに構成される半導体装置の細部構成と主要動作とを注意深くみると次の通りである。
【００４９】
入力制御信号生成部２００は、データ入力コマンドＣＭＤ＿ＩＮＰＵＴが入力されると予定された時間の間、活性化されるバッファイネーブル信号ＢＵＲＦＥＮ及びデータ書き込み信号ＷＤＥＮを生成する。ここで、バッファイネーブル信号ＢＵＲＦＥＮの活性化の時点は、データ書き込み信号ＷＤＥＮの活性化の時点よりさらに速く設定されることが望ましい。
【００５０】
出力制御信号生成部３００は、データ出力コマンドＣＭＤ＿ＯＵＴＰＵＴが入力されると予定された時間の間、活性化されるセンシングイネーブル信号ＳＡＥＮ及び出力イネーブル信号ＯＥＮを生成する。
【００５１】
データ入力バッファ部６００は、データ入出力パッドＤＱ  ＰＡＤを介して入力された入力データをバッファイネーブル信号ＢＵＲＦＥＮが活性化された時、バッファリングして第１データ伝送ラインＬＩＮＥ１に駆動する。
【００５２】
データ駆動部４００は、データ入力コマンドＣＭＤ＿ＩＮＰＵＴに応答して第１データ伝送ラインＬＩＮＥ１を介して伝送された入力データを第２データ伝送ラインＬＩＮＥ２に駆動する。すなわち、データ駆動部４００は、データ書き込み信号ＷＤＥＮが活性化された時、入力データを第２データ伝送ラインＬＩＮＥ２に駆動する。
【００５３】
データ処理部８００は、第２データ伝送ラインＬＩＮＥ２を介して伝送された入力データを処理して、処理されたデータを出力データとして第２データ伝送ラインＬＩＮＥ２に伝送する。データ処理部は、デジタル信号を処理するロジックで定義することができる。
【００５４】
データ読み取り部５００は、データ検証信号ＴＷＶＲが非活性化されるとデータ出力コマンドＣＭＤ＿ＯＵＴＰＵＴに応答して、第２データ伝送ラインＬＩＮＥ２を介して伝送される出力データを感知する。また、データ読み取り部５００は、データ検証信号ＴＷＶＲが活性化されるとデータ入力コマンドＣＭＤ＿ＩＮＰＵＴに応答して第２データ伝送ラインＬＩＮＥ２を介して伝送される入力データを感知する。
【００５５】
本発明の実施形態において、データ読み取り部５００は、読み取り制御部５１０と、データ感知部５２０とで構成される。読み取り制御部５１０は、データ検証信号ＴＷＶＲの制御によりデータ出力コマンドＣＭＤ＿ＯＵＴＰＵＴまたはデータ入力コマンドＣＭＤ＿ＩＮＰＵＴに対応して活性化されるデータ読み取り信号ＳＡＥＮＤを出力する。また、データ感知部５２０は、データ読み取り信号ＳＡＥＮＤに応答して第２データ伝送ラインＬＩＮＥ２を介して伝送されるデータを感知する。
【００５６】
すなわち、読み取り制御部５１０は、データ検証信号ＴＷＶＲが非活性化されるとセンシングイネーブル信号ＳＡＥＮをデータ読み取り信号ＳＡＥＮＤとして出力して、データ検証信号ＴＷＶＲが活性化されるとデータ書き込み信号ＷＤＥＮをデータ読み取り信号ＳＡＥＮＤとして出力する。この時、読み取り制御部５１０は、データ書き込み信号ＷＤＥＮをデータ読み取り信号ＳＡＥＮＤとして出力する時、データ書き込み信号ＷＤＥＮを予定された遅延値だけ遅延させてデータ読み取り信号ＳＡＥＮＤとして出力することが望ましい。
【００５７】
データ検証信号ＴＷＶＲが非活性化された時第２データ伝送ラインＬＩＮＥ２を介して伝送されるデータは、データ処理部８００から処理された出力データであり、データ検証信号ＴＷＶＲが活性化された時第２データ伝送ラインＬＩＮＥ２を介して伝送されるデータは、データ駆動部４００から駆動される入力データである。したがって、データ感知部５２０は、データ検証信号ＴＷＶＲが非活性化された時出力データを感知して、データ検証信号ＴＷＶＲが活性化された時入力データを感知する。
【００５８】
データ出力部７００は、データ読み取り部５００で感知された信号をデータ入出力パッドＤＱ  ＰＡＤで出力する。したがって、データ出力部７００は、データ検証信号ＴＷＶＲが非活性化された時データ処理部８００から処理された出力データをデータ入出力パッドＤＱ  ＰＡＤを介して外部に出力して、データ検証信号ＴＷＶＲが活性化された時データ駆動部４００から駆動される入力データをデータ入出力パッドＤＱ  ＰＡＤを介して外部に出力する。本発明の実施形態でデータ出力部７００は、出力イネーブル信号ＯＥＮの制御によりデータ感知部５２０が感知したデータを出力するように構成される。
【００５９】
データ検証信号ＴＷＶＲは、テストモードで活性化される信号として定義することができて、実施形態によりモードレジスタセットで設定された信号として定義することもできる。したがって、テストモードでデータ入力経路を介して入力された入力データがデータ出力経路を介して外部に出力されるようにして、データ入出力経路を介してデータが正確に伝送されるのかをテストすることができる。すなわち、データ検証経路を形成してデータ入出力経路が正確な動作をするように構成されたのかをテストすることができる。また、半導体装置はモードレジスタセットで設定された信号の制御により前述した動作を遂行することができる。
【００６０】
以上、本発明の実施形態によって具体的な説明をした。参考として、本発明の技術的思想とは直接関連がない部分だが、本発明をより詳細に説明するために追加的な構成を含んだ実施形態を例示する。また、信号及び回路の活性化状態を表わすためのアクティブハイまたは、アクティブローの構成は、実施形態によって変更することができる。また、同じ機能を実現するために、必要によってトランジスタの構成を変更できる。すなわち、ＰＭＯＳトランジスタとＮＭＯＳトランジスタとの構成は、互いに代替でき、必要によって多様なトランジスタを用いて実現することができる。また、同じ機能を実現するために、必要によりロジックゲート（ＬＯＧＩＣ  ＧＡＴＥ）の構成を変更できる。すなわち否定論理積手段、否定論理合手段などはナンドゲート（ＮＡＮＤ  ＧＡＴＥ）、ノアゲート（ＮＯＲ  ＧＡＴＥ）、インバータ（ＩＮＶＥＲＴＥＲ）などの多様な組み合わせを通して構成されることができる。このような実施の変更による具体的な説明は非常に場合の数が多く、これに対する変更は、通常の専門家であれば誰でも容易に類推できるので、それに対する列挙は省略する。
【００６１】
このように、本発明の属する技術分野の当業者は、本発明がその技術的思想や必須的特徴を変更せずに、他の具体的な形態で実施され得るということが理解できる。したがって、上記した実施形態は、あらゆる面で例示的なものであり、限定的なものではないものと理解しなければならない。本発明の範囲は、前記の詳細な説明よりは、後述する特許請求の範囲によって表わされ、特許請求の範囲の意味及び範囲、そして、その等価概念から導き出されるあらゆる変更または変形された形態が本発明の範囲に含まれるものと解釈されるべきである。
【符号の説明】
【００６２】
１１、１２、１３  入力バッファ
２０  書き込み制御信号生成部
２１  第１立ち上がり遅延部
２２  第１立ち下がり遅延部
２３  第２立ち上がり遅延部
２４  第２立ち下がり遅延部
３０  読み取り制御信号生成部
４０  データ書き込み部
５０、５００  データ読み取り部
５１、５１０  読み取り制御部
５２、５２０  データ感知部
６０、６００  データ入力バッファ部
７０、７００  データ出力部
８０  メモリアレイ
２００  入力制御信号生成部
３００  出力制御信号生成部
４００  データ駆動部
８００  データ処理部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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