(57)【要約】【課題】チップ面積を小さくする。【解決手段】一端がグランド端子１４に接続される定電流源１３と、ソースが共通に定電流源１３の他端に接続され、ゲートが入力端子Ａ、Ｂにそれぞれ接続される第１および第２の差動対（Ｑ１１、Ｑ１２およびＱ１３、Ｑ１４に相当）と、第１の差動対のそれぞれのドレインにそれぞれのソースを接続するｎＭＯＳトランジスタＱ１５、Ｑ１６と、ｎＭＯＳトランジスタＱ１５、Ｑ１６のそれぞれのドレインを出力端子Ｃ、Ｄとし、出力端子Ｃ、Ｄと電源端子１１との間に接続される負荷部（図１のＱ１７、Ｑ１８に相当）と、を備え、第１の差動対のそれぞれのドレインを第２の差動対の逆相となるそれぞれのドレインに接続し、ｎＭＯＳトランジスタＱ１５、Ｑ１６のそれぞれのゲートは、ｎＭＯＳトランジスタＱ１５、Ｑ１６のドレインにそれぞれ接続する。【選択図】図１
2012217076.tif 000002
【特許請求の範囲】
【請求項１】
一端が第１の電源に接続される第１の定電流源と、
ＭＯＳトランジスタで構成され、ソースが共通に前記第１の定電流源の他端に接続され、ゲートが差動入力端にそれぞれ接続される第１および第２の差動対と、
前記第１および第２の差動対を構成するＭＯＳトランジスタと同一の導電型であって、前記第１の差動対のそれぞれのドレインにそれぞれのソースを接続する第１および第２のＭＯＳトランジスタと、
前記第１および第２のＭＯＳトランジスタのそれぞれのドレインを差動出力端とし、前記差動出力端と第２の電源との間に接続される負荷部と、
を備え、
前記第１の差動対のそれぞれのドレインを前記第２の差動対の逆相となるそれぞれのドレインに接続し、前記第１および第２のＭＯＳトランジスタのそれぞれのゲートは、前記第２および第１のＭＯＳトランジスタのドレインにそれぞれ接続することを特徴とする差動増幅回路。
【請求項２】
前記第１および第２の差動対は、電流駆動能力が異なるように構成されることを特徴とする請求項１記載の差動増幅回路。
【請求項３】
前記負荷部は、前記差動出力端のそれぞれと前記第２の電源との間にそれぞれ接続される第３および第４のＭＯＳトランジスタで構成され、前記第３および第４のＭＯＳトランジスタは、前記第１および第２のＭＯＳトランジスタと逆導電型であって、ゲートを共通に定電圧源に接続することを特徴とする請求項１または２記載の差動増幅回路。
【請求項４】
第２の定電流源と、
前記第２の電源にソースを接続し、前記第２の定電流源にゲートおよびドレインを接続し、前記第１および第２のＭＯＳトランジスタと逆導電型である第５のＭＯＳトランジスタと、
を備え、
前記負荷部は、前記差動出力端のそれぞれと前記第２の電源との間にそれぞれ接続される第３および第４のＭＯＳトランジスタで構成され、前記第３および第４のＭＯＳトランジスタは、前記第１および第２のＭＯＳトランジスタと逆導電型であって、ゲートを共通に前記第５のＭＯＳトランジスタのドレインに接続することを特徴とする請求項１または２記載の差動増幅回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、差動増幅回路に関し、特に、ＥＣＬ(Emitter Coupled Logic)回路に好適な差動増幅回路に関する。
【背景技術】
【０００２】
ＥＣＬ回路は、非常に高速に動作するので、高速動作を必要とする論理回路として用いられる。図３は、特許文献１に記載のＥＣＬ回路の回路図である。ここでＥＣＬ回路は、バイポーラトランジスタによる差動信号増幅回路として構成されている。
【０００３】
図３において、差動対トランジスタＱ１、Ｑ６に、それらトランジスタとエミッタ電極を共通にしたもう一つの差動対トランジスタＱ９、Ｑ１０を設ける。この時トランジスタＱ９、Ｑ１０のエミッタ面積は、差動対トランジスタＱ１、Ｑ６のエミッタ面積よりも小さくする。コレクタ電極はそれぞれ、本来の差動対トランジスタＱ１、Ｑ６に対し、逆相側のコレクタ電極に接続する。この回路は差動対トランジスタＱ９、Ｑ１０を通して回路に常に微小電流が流れているので、遅れ時間が短い。微小電流を流すのにトランジスタを用いているので、本来の差動対トランジスタＱ１、Ｑ６と追加した差動対トランジスタＱ９、Ｑ１０は、温度に対し同じ変化をする。従って動作速度の温度変化は、微少電流経路を抵抗で構成するのに比べ、小さくすることができる。
【０００４】
上記のＥＣＬ回路では、微小電流を流すのに、温度によってその絶対値が変ってしまう抵抗素子を使わずに、バイポーラトランジスタを用いている。エミッタ面積の違う二種類のトランジスタを組み合せることにより常時微小電流を流しているので、電流値はエミッタ面積によってのみ決定される。このような構成によれば、温度変化があっても一つの回路内のトランジスタは同じ温度変化をするので、温度によるトランジスタＱ６のコレクタ電流の変化は無い。従って、温度による遅延の変化は、非常に小さい。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平０９−２９４０６８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
以下の分析は本発明において与えられる。
【０００７】
エレクトロニクス分野の急速な発展により、シリコンチップの小型化、低価格化、低消費電力化の必要性が高まってきている。しかしながら、特許文献１に記載のＥＣＬ回路は、バイポーラトランジスタと抵抗によって構成されているためにチップ上での占有素子サイズが大きくなってしまう。
【課題を解決するための手段】
【０００８】
本発明の１つのアスペクト（側面）に係る差動増幅回路は、一端が第１の電源に接続される第１の定電流源と、ＭＯＳトランジスタで構成され、ソースが共通に第１の定電流源の他端に接続され、ゲートが差動入力端にそれぞれ接続される第１および第２の差動対と、第１および第２の差動対を構成するＭＯＳトランジスタと同一の導電型であって、第１の差動対のそれぞれのドレインにそれぞれのソースを接続する第１および第２のＭＯＳトランジスタと、第１および第２のＭＯＳトランジスタのそれぞれのドレインを差動出力端とし、差動出力端と第２の電源との間に接続される負荷部と、を備え、第１の差動対のそれぞれのドレインを第２の差動対の逆相となるそれぞれのドレインに接続し、第１および第２のＭＯＳトランジスタのそれぞれのゲートは、第２および第１のＭＯＳトランジスタのドレインにそれぞれ接続する。
【発明の効果】
【０００９】
本発明によれば、チップ面積を小さくすることができる。
【図面の簡単な説明】
【００１０】
【図１】本発明の第１の実施例に係る差動増幅回路の回路図である。
【図２】本発明の第２の実施例に係る差動増幅回路の回路図である。
【図３】従来の差動増幅回路の回路図である。
【発明を実施するための形態】
【００１１】
以下、本発明を実施するための形態について、概説する。なお、以下の概説に付記した図面参照符号は、専ら理解を助けるための例示であり、図示の態様に限定することを意図するものではない。
【００１２】
本発明の一実施形態に係る差動増幅回路は、一端が第１の電源（図１の１４に相当）に接続される第１の定電流源（図１の１３に相当）と、ＭＯＳトランジスタで構成され、ソースが共通に第１の定電流源の他端に接続され、ゲートが差動入力端（図１のＡ、Ｂに相当）にそれぞれ接続される第１および第２の差動対（図１のＱ１１、Ｑ１２およびＱ１３、Ｑ１４に相当）と、第１および第２の差動対を構成するＭＯＳトランジスタと同一の導電型であって、第１の差動対のそれぞれのドレインにそれぞれのソースを接続する第１および第２のＭＯＳトランジスタ（図１のＱ１５、Ｑ１６に相当）と、第１および第２のＭＯＳトランジスタのそれぞれのドレインを差動出力端（図１のＣ、Ｄに相当）とし、差動出力端と第２の電源（図１の１１に相当）との間に接続される負荷部（図１のＱ１７、Ｑ１８に相当）と、を備え、第１の差動対のそれぞれのドレインを第２の差動対の逆相となるそれぞれのドレインに接続し、第１および第２のＭＯＳトランジスタのそれぞれのゲートは、第２および第１のＭＯＳトランジスタのドレインにそれぞれ接続する。
【００１３】
差動増幅回路において、第１および第２の差動対は、電流駆動能力が異なるように構成されることが好ましい。
【００１４】
差動増幅回路において、負荷部は、差動出力端のそれぞれと第２の電源との間にそれぞれ接続される第３および第４のＭＯＳトランジスタ（図１のＱ１７、Ｑ１８に相当）で構成され、第３および第４のＭＯＳトランジスタは、第１および第２のＭＯＳトランジスタと逆導電型であって、ゲートを共通に定電圧源（図１の１２に相当）に接続することが好ましい。
【００１５】
差動増幅回路において、第２の定電流源（図２の１５に相当）と、第２の電源にソースを接続し、第２の定電流源にゲートおよびドレインを接続し、第１および第２のＭＯＳトランジスタと逆導電型である第５のＭＯＳトランジスタ（図２のＱ１９に相当）と、を備え、負荷部は、差動出力端のそれぞれと第２の電源との間にそれぞれ接続される第３および第４のＭＯＳトランジスタ（図２のＱ１７、Ｑ１８に相当）で構成され、第３および第４のＭＯＳトランジスタは、第１および第２のＭＯＳトランジスタと逆導電型であって、ゲートを共通に第５のＭＯＳトランジスタのドレインに接続することが好ましい。
【００１６】
以上のような差動増幅回路によれば、ＭＯＳトランジスタで構成するのでチップ面積を小さくすることができる。
【００１７】
以下、実施例に即し、図面を参照して詳しく説明する。
【実施例１】
【００１８】
図１は、本発明の第１の実施例に係る差動増幅回路の回路図である。図１において、差動増幅回路は、ｎＭＯＳトランジスタＱ１１〜Ｑ１６、ｐＭＯＳトランジスタＱ１７、Ｑ１８、入力端子Ａ、Ｂ、出力端子Ｃ、Ｄ、電源端子１１、定電圧源１２、定電流源１３、グランド端子１４を備える。
【００１９】
ｎＭＯＳトランジスタＱ１１、Ｑ１２は、ゲートをそれぞれ入力端子Ａ、Ｂに接続し、ソースを共通として定電流源１３の一端を接続し、第１の差動対を構成する。ｎＭＯＳトランジスタＱ１３、Ｑ１４は、ゲートをそれぞれ入力端子Ａ、Ｂに接続し、ソースを共通として定電流源１３の一端を接続し、第２の差動対を構成する。定電流源１３の他端はグランド端子１４に接続する。ここで、ｎＭＯＳトランジスタＱ１３、Ｑ１４におけるゲート長は、ｎＭＯＳトランジスタＱ１１、Ｑ１２よりも充分に短くする。すなわち、ｎＭＯＳトランジスタＱ１１、Ｑ１２による差動対は、ｎＭＯＳトランジスタＱ１３、Ｑ１４による差動対よりも電流駆動能力が高い。
【００２０】
ｎＭＯＳトランジスタＱ１５、Ｑ１６は、それぞれのソースを、ｎＭＯＳトランジスタＱ１１、Ｑ１４のドレインおよびｎＭＯＳトランジスタＱ１２、Ｑ１３のドレインにそれぞれ接続する。さらに、ｎＭＯＳトランジスタＱ１５、Ｑ１６のゲートは、それぞれｎＭＯＳトランジスタＱ１６、Ｑ１５のドレインに接続する。ｎＭＯＳトランジスタＱ１５、Ｑ１６のそれぞれのドレインを出力端子Ｃ、Ｄに接続する。ソースを共通として電源端子１１に繋ぎ、ゲートを共通としてバイアス電源である定電圧源１２に接続し、ドレインをそれぞれ出力端子Ｃ、Ｄに接続する２つのｐＭＯＳトランジスタＱ１７、Ｑ１８を出力端子Ｃ、Ｄの負荷として設ける。
【００２１】
このような構成の差動増幅回路は、差動信号を増幅するＥＣＬ回路として機能する。差動信号を入力する入力端子Ａ、Ｂには、互いに逆相の入力信号が入る為、入力端子Ａがハイレベルとすれば、入力端子Ｂはローレベルになる。この場合、ｎＭＯＳトランジスタＱ１１、Ｑ１３がオンすることでｎＭＯＳトランジスタＱ１１のドレイン−ソース間に電流が流れ、同時にｎＭＯＳトランジスタＱ１３のドレイン−ソース間にも電流が流れる。しかしｎＭＯＳトランジスタＱ１１のゲート長は、ｎＭＯＳトランジスタＱ１３のゲート長よりも長い。したがって、ｎＭＯＳトランジスタＱ１１に流れる電流をＩＱ１１とし、ｎＭＯＳトランジスタＱ１３に流れる電流をＩＱ１３とすると、以下のようになる。
ＩＱ１１＞ＩＱ１３
【００２２】
入力端子Ｂはローレベルである為、ｎＭＯＳトランジスタＱ１２、１４はオフとなる。したがって、定電流源１３の電流をＩ１３とすると、Ｉ１３は以下の式で表される。
Ｉ１３＝ＩＱ１１＋ＩＱ１３
【００２３】
この状態でｎＭＯＳトランジスタＱ１５、１６に視点を移すと、
ＩＱ１１＞ＩＱ１３
であることから、ｎＭＯＳトランジスタＱ１５に流れる電流をＩＱ１５、ｎＭＯＳトランジスタＱ１６に流れる電流をＩＱ１６とすると、
ＩＱ１５＞ＩＱ１６
である。
【００２４】
この場合、ＩＱ１５：ＩＱ１６の電流比を充分大きく取ることによってｎＭＯＳトランジスタＱ１５はオン、ｎＭＯＳトランジスタＱ１６はオフとなる。
【００２５】
また、ｐＭＯＳトランジスタＱ１７、Ｑ１８は、ゲート電圧を定電圧源１２で固定した能動素子として働く為、電流の増減を電圧変換する負荷として機能する。したがって、ｎＭＯＳトランジスタＱ１５がオンすることでｐＭＯＳトランジスタＱ１７に流れる電流ＩＱ１７は、
ＩＱ１５＝ＩＱ１７
となる。この時、ｐＭＯＳトランジスタＱ１７において電圧降下が発生し、出力端子Ｃの電圧は電源端子１１の電位よりも下がる。
【００２６】
逆相側のｎＭＯＳトランジスタＱ１６においても同様にｐＭＯＳトランジスタＱ１８に流れる電流ＩＱ１８は、
ＩＱ１６＝ＩＱ１８
である。ここでＩＱ１６は、ＩＱ１５に比べ充分に小さい為に、ｐＭＯＳトランジスタＱ１８における電圧降下が小さく、出力端子Ｄの電圧は、電源端子１１の電位とほぼ変わらない値となる。
【００２７】
以上のことから、出力端子Ｃは、ローレベルとなり、出力端子Ｄは、ハイレベルとなる。また、定電流源１３とｐＭＯＳトランジスタＱ１７、１８における電圧降下とを適切に設定することで、差動増幅出力として動作していることが示される。
【００２８】
一方、入力端子Ａがローレベル、入力端子Ｂがハイレベルである場合、各電流の大小関係は上記と逆になって出力端子Ｃは、ハイレベルとなり、出力端子Ｄは、ローレベルとなる。
【００２９】
次に、差動増幅回路を搭載するチップの面積について説明する。ここでバイポーラｎｐｎトランジスタとｎＭＯＳトランジスタの面積を比較すると、ｎＭＯＳトランジスタの面積を１とした場合、バイポーラｎｐｎトランジスタの面積は約１３となる。
【００３０】
このようにＭＯＳトランジスタを用いるだけでも小型化は可能であるが、見過ごせないのが抵抗素子の面積である。すなわち、ｎＭＯＳトランジスタの面積を１とすると、拡散抵抗の面積は約１０となる。さらに、ｎＭＯＳトランジスタの面積を１とすると、Ｐｏｌｙ抵抗の面積は約１００となる。このため、拡散抵抗よりも抵抗精度の高いＰｏｌｙ抵抗を用いようとするとチップ中の非常に大きな面積を抵抗によって占められることになる。
【００３１】
よって図１に示す差動増幅回路では、この問題点を解決しさらに小型化を進めるべく、図３のＲ１、Ｒ２を廃し、ゲート電圧を固定した能動素子としてｐＭＯＳトランジスタＱ１７、Ｑ１８に置き換えている。しかしこのままでは、定電圧源が２つ必要になってしまう。そこで互いのドレインとゲートを接続した対となるｎＭＯＳトランジスタＱ１５、Ｑ１６を用いることでバイアス電源７を削除し、定電圧源の増加を防いでいる。
【００３２】
以上のようなＭＯＳトランジスタで構成される差動増幅回路によれば、動作スピードの温度変化に強いという従来回路の特性を保ったまま小面積化を実現している。また、ＭＯＳトランジスタのみ使用しているということからバイポーラを使用した従来回路に比べ消費電流を抑える事ができ、省電力化も可能である。さらに、高ｆＴのＣＭＯＳプロセスを選択することで更なる高速動作をさせることも可能となる。
【実施例２】
【００３３】
図２は、本発明の第２の実施例に係る差動増幅回路の回路図である。図２において、図１と同一の符号は同一物を表し、その説明を省略する。第２の実施例の差動増幅回路は、図１の定電圧源１２を削除し、定電流源１５とｐＭＯＳトランジスタＱ１９とを備える。ｐＭＯＳトランジスタＱ１９は、ソースを電源端子１１に接続し、ドレインおよびゲートを定電流源１５とｐＭＯＳトランジスタＱ１７、Ｑ１８のゲートとに接続する。ｐＭＯＳトランジスタＱ１９のドレイン電圧でｐＭＯＳトランジスタＱ１７、Ｑ１８のゲートの電位を固定にした構成である。
【００３４】
本実施例の差動増幅回路における基本的な動作及び特性は、実施例１と同じであるが、一般的にシリコンウェハ上では定電圧源より定電流源の方が容易に実現でき、かつ素子数も少なくて済む。したがって、より小面積化が可能となる。
【００３５】
なお、前述の特許文献等の各開示を、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【符号の説明】
【００３６】
１１  電源端子
１２  定電圧源
１３、１５  定電流源
１４  グランド端子
Ａ、Ｂ  入力端子
Ｃ、Ｄ  出力端子
Ｑ１１〜Ｑ１６  ｎＭＯＳトランジスタ
Ｑ１７〜Ｑ１９  ｐＭＯＳトランジスタ
【図１】
2012217076.tif 000003
【図２】
2012217076.tif 000004
【図３】
2012217076.tif 000005