(57)【要約】【課題】本発明の実施形態は、高耐圧を保持したままオン抵抗を低減できる半導体装置、および、それを低コストで実現する製造方法を提供する。【解決手段】実施形態に係る半導体装置は、第１導電形の第１半導体層と、前記第１半導体層の主面上に積層され、前記主面に沿った方向に交互に周期的に設けられた第１導電形の第１半導体領域および第２導電形の第２半導体領域を含む第２半導体層と、を有する。そして、その製造方法は、前記第１半導体層の上に前記第２半導体層を構成する層を成長する第１の工程と、前記層の全面に第１導電形の不純物をイオン注入する第２の工程と、前記層の前記第２半導体領域となる部分に第２導電形の不純物を選択的にイオン注入する第３の工程と、を備える。さらに、前記第１の工程と、前記第２の工程と、前記第３の工程と、をこの順に繰り返すことにより、複数の前記層を含む前記第２半導体層を形成する。【選択図】図１
2012204410.tif 000002
【特許請求の範囲】
【請求項１】
第１導電形の第１半導体層と、
前記第１半導体層の主面上に積層され、前記主面に沿った方向に交互に周期的に設けられた第１導電形の第１半導体領域および第２導電形の第２半導体領域を含む第２半導体層と、
を有する半導体装置の製造方法であって、
前記第１半導体層の上に前記第２の半導体層を構成する層を成長する第１の工程と、
前記層の全面に第１導電形の不純物をイオン注入する第２の工程と、
前記層の前記第２半導体領域となる部分に第２導電形の不純物を選択的にイオン注入する第３の工程と、
を備え、
前記第１の工程と、前記第２の工程と、前記第３の工程と、をこの順に繰り返すことにより、複数の前記層を含む前記第２半導体層を形成することを特徴とする半導体装置の製造方法。
【請求項２】
前記第２半導体層を熱処理することにより前記層に選択的にイオン注入された前記第２導電形の不純物を拡散させ、隣り合う前記層における前記第２導電形の不純物を含む部分が接続した前記第２半導体領域を形成することを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記層は、前記成長時にドープされた第１導電形もしくは第２導電形の不純物を含み、
前記層に含まれる第１導電形の不純物の総量は、前記層に含まれる第２導電形の不純物の総量に等しいことを特徴とする請求項１または２に記載の半導体装置の製造方法。
【請求項４】
前記層は、前記イオン注入された第２導電形の不純物をストライプ状に含むことを特徴とする請求項１〜３のいずれか１つに記載の半導体装置の製造方法。
【請求項５】
前記層は、前記イオン注入された第２導電形の不純物をドット状に含むことを特徴とする請求項１〜３のいずれか１つに記載の半導体装置の製造方法。
【請求項６】
前記前記第２半導体層の前記第１半導体層とは反対側の主面に第２導電形の第３半導体領域を形成する工程と、
前記第３半導体領域の表面に第１導電形の第４半導体領域を形成する工程と、
前記第３半導体領域の表面に絶縁膜を介して対向する制御電極を形成する工程と、
前記第３半導体領域と前記第４半導体領域とに電気的に接続された第１の主電極を形成する工程と、
前記第１半導体層の前記第２半導体層とは反対側の表面に電気的に接続された第２の主電極を形成する工程と、
をさらに備えたことを特徴とする請求項１〜５のいずれか１つに記載の半導体装置の製造方法。
【請求項７】
第１導電形の第１半導体層と、
前記第１半導体層の主面上に積層され、前記主面に沿った方向に交互に周期的に設けられた第１導電形の第１半導体領域および第２導電形の第２半導体領域を含む第２半導体層と、
を有する半導体装置の製造方法であって、
前記第１半導体層の上に第１導電形の第１の層を成長する第１の工程と、
前記第１の層の上に、第１導電形の不純物濃度が前記第１の層よりも高い第２の層を成長する第２の工程と、
前記第２の層の前記第２半導体領域となる部分に第２導電形の不純物を選択的にイオン注入する第３の工程と、
を備え、
前記第１の工程と、前記第２の工程と、前記第３の工程と、をこの順に繰り返すことにより、複数の前記１の層と、複数の前記第２の層と、を含む前記第２半導体層を形成することを特徴とする半導体装置の製造方法。
【請求項８】
第１導電形の第１半導体層と、
前記第１半導体層の主面上に積層され、前記主面に沿った方向に交互に周期的に設けられた第１導電形の第１半導体領域と、第２導電形の第２半導体領域とを含む第２半導体層と、
を備え、
前記第１半導体層および前記第２半導体層の積層方向において、前記第２半導体層に含まれる第１導電形の不純物および第２導電形の不純物の濃度分布が周期的に変化し、
前記主面に沿った方向における前記第１導電形の不純物の分布が一様であり、前記第２導電形の不純物の分布が周期的に変化することを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
電力制御用の半導体装置は、家庭用電気機器、通信機器、車載用モータ等における電力変換、制御に広く用いられている。中でも、スーパージャンクション構造（ＳＪ構造）を有するパワーＭＯＳＦＥＴやＩＧＢＴは、高速スイッチング特性、数十〜数百Ｖの逆方向阻止電圧（耐圧）を有し、大電力の制御に用いられる。そして、これらの分野における器機の高効率化、低消費電力化、低価格化の要請を達成するために、半導体装置のオン抵抗を低減し、その製造コストを削減することが求められている。すなわち、高耐圧を保持したままオン抵抗を低減できる半導体装置を低コストで実現する製造方法が必要とされている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０００−４０８２２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の実施形態は、高耐圧を保持したままオン抵抗を低減できる半導体装置、および、それを低コストで実現する製造方法を提供する。
【課題を解決するための手段】
【０００５】
実施形態に係る半導体装置は、第１導電形の第１半導体層と、前記第１半導体層の主面上に積層され、前記主面に沿った方向に交互に周期的に設けられた第１導電形の第１半導体領域および第２導電形の第２半導体領域を含む第２半導体層と、を有する。そして、その製造方法は、前記第１半導体層の上に前記第２半導体層を構成する層を成長する第１の工程と、前記層の全面に第１導電形の不純物をイオン注入する第２の工程と、前記層の前記第２半導体領域となる部分に第２導電形の不純物を選択的にイオン注入する第３の工程と、を備える。さらに、前記第１の工程と、前記第２の工程と、前記第３の工程と、をこの順に繰り返すことにより、複数の前記層を含む前記第２半導体層を形成する。
【図面の簡単な説明】
【０００６】
【図１】第１の実施形態に係る半導体装置の断面構造を示す模式図である。
【図２】第１の実施形態に係る半導体装置の製造過程を模式的に示す断面図である。
【図３】図２に続く製造過程を模式的に示す断面図である。
【図４】図３に続く製造過程を模式的に示す断面図である。
【図５】図４に続く製造過程を模式的に示す断面図である。
【図６】図５に続く製造過程を模式的に示す断面図である。
【図７】第１の実施形態に係る半導体装置の耐圧とオン抵抗の関係を示すグラフである。
【図８】第１の実施形態に係る半導体装置、および、第１の比較例に係る半導体装置におけるドリフト層の断面を例示する模式図である。
【図９】第１の実施形態に係る半導体装置、および、第１の比較例に係る半導体装置における別のドリフト層を例示する模式図である。
【図１０】第２の実施形態に係る半導体装置の製造過程を模式的に示す断面図である。
【図１１】図１０に続く製造過程を模式的に示す断面図である。
【図１２】イオン注入マスクを模式的に例示する平面図である。
【図１３】第１の比較例に係る半導体装置の製造過程を模式的に示す断面図である。
【図１４】第２の比較例に係る半導体装置の製造過程を模式的に示す断面図である。
【発明を実施するための形態】
【０００７】
以下、本発明の実施の形態について図面を参照しながら説明する。なお、以下の実施形態では、図面中の同一部分には同一番号を付してその詳しい説明は適宜省略し、異なる部分について適宜説明する。そして、第１導電形をｎ形、第２導電形をｐ形として説明するが、第１導電形をｐ形、第２導電形をｎ形としても良い。
【０００８】
（第１の実施形態）  
図１は、第１の実施形態に係る半導体装置１００の断面構造を示す模式図である。半導体装置１００は、所謂スーパージャンクション（ＳＪ）構造を有するパワーＭＯＳＦＥＴである。
【０００９】
図１に示すように、半導体装置１００は、例えば、シリコン基板２の上に設けられた第１半導体層であるｎ形ドレイン層３と、ｎ形ドレイン層３の主面３ａの上に積層された第２半導体層であるドリフト層５とを備える。そして、ドリフト層５は、主面３ａに沿った方向に、交互に周期的に設けられたｎ形の第１半導体領域８およびｐ形の第２半導体領域９を含むＳＪ構造を有する。以下、第２半導体領域９をｐ形ピラー９と称し、隣り合うｐ形ピラー９の間の第１半導体領域８をｎ形ピラー８と称する。
【００１０】
ドリフト層５は、複数の積層されたｎ形半導体層７からなり、ｎ形ドレイン層３の主面３ａとは反対側の主面５ａに設けられた第３半導体領域であるｐ形ベース領域１３を備える。図１に示すように、ｐ形ベース領域１３は、ｐ形ピラー９に接続して設けられる。さらに、ｐ形ベース領域１３の表面に設けられた第４半導体領域であるｎ形ソース領域１５と、ｐ形コンタクト領域１７とを備える。
【００１１】
そして、ドリフト層５の上に、制御電極であるゲート電極２３と、第１の主電極であるソース電極３１を備える。ゲート電極２３は、ゲート絶縁膜２１を介してｐ形ベース領域１３の表面と対向する部分を有し、ｎ形ソース領域１５とｎ形ピラー８との間を流れる電流を制御する。一方、ソース電極３１は、ｎ形ソース領域１５およびｐ形コンタクト領域１７に電気的に接続して設けられる。ソース電極３１とゲート電極２３との間は、層間絶縁膜２５により、電気的に絶縁されている。
【００１２】
さらに、ｎ形ドレイン層３のドリフト層５と反対の側には、シリコン基板２を介して電気的に接続された第２の主電極であるドレイン電極３３を備える。
【００１３】
次に、図２〜図６を参照して、半導体装置の製造過程を説明する。図２（ａ）〜図６（ｂ）は、各製造工程におけるウェーハの部分断面を示す模式図である。
【００１４】
図２（ａ）は、ｎ形ドレイン層３の上に第２半導体層を構成する層であるｎ形半導体層７ａを形成し、その全面にｎ形不純物である、例えば、リン（Ｐ）をイオン注入する状態を示している。ｎ形ドレイン層３およびｎ形半導体層７ａは、例えば、シリコン基板２の上にエピタキシャル成長されるシリコン層である。そして、ｎ形ドレイン層３は、ｎ形半導体層７ａよりも高濃度のｎ形不純物を含む。
半導体層７は、ｎ形に限らず低濃度のｐ形であっても良い。すなわち、イオン注入されるｎ形不純物の拡散により、ｎ形に反転しｎ形ピラー８を形成できる範囲のｐ形不純物をドープすることができる。
【００１５】
次に、図２（ｂ）に示すように、ｎ形半導体層７ａの表面に注入マスク４１を形成し、ｐ形ピラー９となる部分にｐ形不純物を選択的にイオン注入する。イオン注入されるｐ形不純物には、例えば、ボロン（Ｂ）を用いる。
【００１６】
注入マスク４１は、例えば、図１２（ａ）に示すように、ストライプ状の開口４１ａを有するパターンに形成する。また、図１２（ｂ）に示すようにドット状の開口４１ａを有するパターンに形成しても良い。
【００１７】
次に、図３（ａ）および図３（ｂ）に示すように、ｎ形注入領域８ａおよびｐ形注入領域９ａを含むｎ形半導体層７ａの上に、さらにｎ形半導体層７ｂをエピタキシャル成長する。
【００１８】
続いて、図２（ａ）および図２（ｂ）に示すイオン注入工程を繰り返して実施し、ｎ形半導体層７ｂの表面にｎ形注入領域８ａおよびｐ形注入領域９ａを形成する。
【００１９】
さらに、同様の工程を繰り返して実施し、例えば、図４（ａ）に示すように、ｎ形半導体層７ａ〜７ｆを含むドリフト層５を形成する。そして、ドリフト層５は、半導体層７ａ〜７ｅに含まれるｎ形不純物量の総量と、ｐ形不純物の総量と、が同量となるように形成される。
ここで、同量とは、厳密な意味での同量に限らず、製造過程でのバラツキに起因するｎ形不純物の総量とｐ形不純物の総量との間のアンバランスを許容する。例えば、エピタキシャル成長時におけるドーピング量のバラツキや、イオン注入された不純物のアウトディフュージョンなどに起因して生じるアンバランスは、許容するものとする。すなわち、所定の耐圧が得られる範囲のアンバランスであればよい。
【００２０】
例えば、各半導体層７毎に、エピタキシャル成長の過程でドープされるｎ形不純物の量およびイオン注入されるｎ形不純物の量と、イオン注入されるｐ形不純物の量と、が同量となるように形成する。
【００２１】
次に、ｎ形ドレイン層３およびドリフト層５が形成されたシリコン基板２を熱処理し、図４（ｂ）に示すように、ｎ形ピラー８およびｐ形ピラー９を含むＳＪ構造を形成する。
【００２２】
この熱処理により、ｎ形注入領域８ａおよびｐ形注入領域９ａにそれぞれ含まれるｎ形不純物およびｐ形不純物が活性化される。そして、ｐ形注入領域９ａに含まれるｐ形不純物が活性化したｐ形領域９ｂが形成される。さらに、ｐ形不純物が拡散することにより、ｎ形半導体層７ａ〜７ｆの積層方向において、隣り合うｐ形領域９ｂが相互につながりｐ形ピラー９が形成される。
【００２３】
次に、図５（ａ）に示すように、ドリフト層５の主面５ａにｐ形ベース領域１３を形成する。ｐ形ベース領域１３は、例えば、ｐ形不純物であるボロンを選択的にイオン注入することにより形成できる。ｐ形ベース領域１３は、ｐ形ピラー９につながるように形成する。
【００２４】
次に、図５（ｂ）に示すように、ドリフト層５の表面を熱酸化してゲート絶縁膜２１を形成する。そして、ゲート絶縁膜２１の上にゲート電極２３を形成する。ゲート電極２３は、例えば、ゲート絶縁膜２１の上に導電性の多結晶シリコン膜を形成し、所定のパターンに加工することにより形成できる。
【００２５】
続いて、隣り合うゲート電極２３の間のｐ形ベース領域１３の表面に、ｎ形ソース領域１５およびｐ形コンタクト領域１７を形成する。それぞれ、イオン注入法を用いて形成することができる。
【００２６】
次に、図６（ａ）に示すように、ゲート電極２３の上に層間絶縁膜２５を形成する。そして、隣り合うゲート電極２３の間にコンタクトホール５１を形成し、ｎ形ソース領域１５およびｐ形コンタクト領域１７を露出させる。
【００２７】
続いて、図６（ｂ）に示すように、ｎ形ソース領域１５およびｐ形コンタクト領域１７に電気的に接続したソース電極３１を形成する。一方、シリコン基板２の裏面側にドレイン電極３３を形成する。ドレイン電極３３は、シリコン基板２を介して、ｎ形ドレイン層３のドリフト層５とは反対側の主面３ｂに電気的に接続される。そして、図１に示す半導体装置１００が完成する。
【００２８】
図１に示す半導体装置１００では、例えば、ソース電極３１が接地され、ドレイン電極３３に正電圧が印加される。ゲート電極２３に制御電圧が印加されないオフモードでは、ｐ形ベース領域１３とｎ形ドレイン層３との間が逆バイアスされ、ドリフト層５が空乏化される。この時、ｐ形ピラー９とｎ形ピラー８との間でチャージバランスが保たれていれば、ソース・ドレイン間の耐圧を高く維持することができる。すなわち、前述したように、ドリフト層５に含まれるｎ形不純物の総量とｐ形不純物の総量とを同量にすることにより、チャージバランスを保持することができる。
【００２９】
一方、ゲート電極に正の制御電圧が印加されると、ゲート電極２３に対向したｐ形ベース領域１３の表面に反転チャネルが形成される。これにより、ｎ形ソース領域１５とｎ形ピラー８との間が導通するオンモードとなり、ドレイン電極３３とソース電極３１との間にドレイン電流が流れる。すなわち、ドレイン電流はｎ形ピラー８を介して流れるため、オン抵抗はｎ形ピラー８の濃度および幅に依存する。
【００３０】
図７は、半導体装置１００および比較例に係る半導体装置の耐圧とオン抵抗の関係を示すグラフである。横軸にソース・ドレイン間耐圧、縦軸にオン抵抗を示している。同図中に示すグラフＡは、半導体装置１００のオン抵抗を示し、グラフＢは、第１の比較例に係る半導体装置のオン抵抗を示している。また、グラフＣは、第２の比較例に係る半導体装置のオン抵抗を示している。
【００３１】
グラフＡとグラフＢとを比較すると、ほぼ同じ特性を示しており、半導体装置１００のオン抵抗と、第１の比較例に係る半導体装置のオン抵抗と、の間に差はないと言える。
【００３２】
第１の比較例に係る半導体装置では、図１３（ａ）に示すように、ｎ形半導体層４７の表面に、ｎ形不純物であるリン（Ｐ）を選択的にイオン注入しｎ形注入領域８ａを形成する。続いて、図１３（ｂ）に示すように、ｎ形半導体層４７の表面に、ｐ形不純物であるボロン（ｂ）を選択的にイオン注入しｐ形注入領域９ａを形成する。
【００３３】
したがって、第１の比較例に係る半導体装置の製造過程では、ｎ形不純物のイオン注入においても、注入マスク４２を形成する工程が必要となり、半導体装置１００に比べて製造コストが高くなるという難点がある。すなわち、半導体装置１００は、第１の比較例に係る半導体装置よりも製造コストの点で有利と言える。
【００３４】
一方、第２の比較例に係る半導体装置のオン抵抗を示すグラフＣでは、ソース・ドレイン間耐圧が低い領域でオン抵抗が上昇し、グラフＡの半導体装置１００よりもオン抵抗が高いことがわかる。
【００３５】
第２の比較例に係る半導体装置では、図１４（ａ）に示すように、ｎ形ドレイン層３の上に、ｎ形半導体層５７を形成する。続いて、図１４（ｂ）に示すように、ｎ形半導体層４７の表面に、ｐ形不純物であるボロン（Ｂ）を選択的にイオン注入する。
【００３６】
すなわち、第２の比較例に係る半導体装置の製造過程では、ｎ形半導体層５７のエピタキシャル成長において、ｎ形不純物を高濃度にドープすることにより、ｎ形不純物のイオン注入を省略する。これにより、製造工程が簡略化され、半導体装置１００よりも製造コストを削減することができる。
【００３７】
しかしながら、グラフＢに示すように、第２の比較例に係る半導体装置のオン抵抗は、半導体装置１００よりも高い。この理由は、次のように説明できる。
【００３８】
例えば、図８（ａ）および（ｂ）は、半導体装置１００および第２の比較例に係る半導体装置２００のドリフト層５を例示する模式図である。図８（ａ）は、半導体装置１００のドリフト層５の部分断面を示し、図８（ｂ）は、半導体装置２００のドリフト層５の部分断面を示している。
【００３９】
半導体装置１００では、ｎ形半導体層７の表面にｎ形不純物がイオン注入される。このため、ドリフト層５のｎ形不純物の濃度分布は、ｎ形半導体層７の積層方向に周期的に変化する。すなわち、図８（ａ）中に示すように、ｎ形不純物の濃度は、各半導体層の境界付近に濃度ピークを有し、ｎ形半導体層７の厚さｄ１を周期として変化する。そして、積層方向に垂直な同図中の横方向では、ｎ形不純物の濃度は一様となる。
【００４０】
一方、ｎ形半導体層７の表面にイオン注入されたｐ形不純物の濃度分布も周期的に変化し、そのピーク位置は、ｎ形不純物の濃度ピークの位置と一致する。このため、半導体層７毎に形成されるｐ形領域９ｂは、ｎ形不純物の濃度分布に低濃度の領域がある積層方向に広がり易く、ｎ形不純物の濃度が一様である横方向では、その広がりが制限される。
【００４１】
これに対し、図８（ｂ）に示す半導体装置２００では、積層方向および横方向において、ｎ形不純物の濃度が一様である。また、その濃度も、半導体装置１００におけるピーク濃度よりも低い。このため、同図中に示すように、ｐ形領域９ｂは、等方的に広がるように形成される。そして、横方向に隣り合うｐ形領域９ｂの間隔であるｎ形ピラー８の幅Ｗ２は、半導体装置１００におけるｎ形ピラー８の幅Ｗ１よりも狭くなる。その結果、半導体装置２００のオン抵抗は、半導体装置１００よりも高くなる。
ここで、ｎ形およびｐ形不純物の濃度分布とは、それぞれ半導体層に含まれるｎ形不純物原子の濃度分布、および、ｐ形不純物原子の濃度分布を意味する。
【００４２】
さらに、半導体装置２００の製造方法は、製造コストにおいて、常に有利であるとは言えない。例えば、図９（ａ）および（ｂ）に示すドリフト層５では、オン抵抗を低減するために、図８に示すドリフト層５よりもｎ形不純物濃度を高くしている。
【００４３】
前述したように、半導体装置１００におけるｎ形不純物濃度は、ｎ形半導体層７の積層方向に周期的に変化し、横方向には一様である。したがって、図９（ａ）に示すように、ｐ形領域９ｂの積層方向の広がりは変わらず、横方向の幅が狭くなる形状に形成される。これに対し、図９（ｂ）に示す半導体装置２００では、ｐ形領域９ｂは、等方的に狭い幅に形成される。
【００４４】
このため、半導体装置２００では、隣り合うｐ形領域９ｂをつなげるために、ｎ形半導体層７の厚さｄ２を薄く形成することを要する。その結果、ｎ形半導体層７の積層数が増加し、製造コストが高くなる場合がある。一方、半導体装置１００では、ｎ形不純物の濃度を高くしても、ｎ形半導体層７の厚さｄ１を変える必要はなく、その積層数も変わらない。したがって、製造コストの上昇もない。
【００４５】
したがって、オン抵抗の低減を考慮すれば、半導体装置２００の製造コストと半導体装置１００の製造コストの差が小さくなる場合、また、半導体装置２００の製造コストが、半導体装置１００の製造コストを上回る場合もありうる。
【００４６】
上記の通り、本実施形態に係る半導体装置１００は、第１の比較例に係る半導体装置よりも製造コストを低減することが可能であり、第２の比較例に係る半導体装置よりもオン抵抗を低減することができる。すなわち、本実施形態に係る半導体装置１００およびその製造方法を用いることにより、オン抵抗の低減と製造コストの削減を実現することができる。
【００４７】
（第２の実施形態）  
図１０（ａ）〜図１１（ｂ）は、第２の実施形態に係る半導体装置の製造過程を模式的に示す断面図である。
【００４８】
本実施形態に係る半導体装置の製造過程では、図１０（ａ）に示すように、シリコン基板２の上にｎ形ドレイン層３を形成し、さらに、ｎ形ドレイン層３の上に、第１の層であるｎ形半導体層６１ａと、第２の層であるｎ形半導体層６１ｂと、を形成する。ｎ形半導体層６１ｂに含まれるｎ形不純物の濃度は、ｎ形半導体層６１ａに含まれるｎ形不純物濃度よりも高い。
【００４９】
続いて、図１０（ｂ）に示すように、ｎ形半導体層６１ｂの表面に注入マスク４１を形成し、ｐ形ピラー９となる部分にｐ形不純物を選択的にイオン注入する。イオン注入されるｐ形不純物には、例えば、ボロン（Ｂ）を用いる。そして、ｎ形半導体層６１ａおよび６１ｂにドープされたｎ形不純物の量と、イオン注入されるｐ形不純物の量と、が同量となるように形成する。
【００５０】
注入マスク４１は、例えば、図１２（ａ）に示すストライプ状の開口４１ａを有するパターンに形成しても良いし、図１２（ｂ）に示すドット状の開口４１ａを有するパターンに形成しても良い。
【００５１】
続いて、図１０（ａ）および図１０（ｂ）に示す過程を繰り返し、図１１（ａ）に示すように、ｎ形半導体層６１ａ〜６７ａを含むドリフト層５を形成する。
【００５２】
次に、ｎ形ドレイン層３およびドリフト層５が形成されたシリコン基板２を熱処理する。これにより、図１１（ｂ）に示すように、ｐ形注入領域９ａに含まれるｐ形不純物が活性化され、ｐ形領域９ｂが形成される。そして、ｎ形半導体層６１ａ〜６１ｆの積層方向において、隣り合うｐ形領域９ｂが相互につながりｐ形ピラー９が形成される。
【００５３】
本実施形態に係る半導体装置の製造方法では、半導体装置１００の製造過程におけるｎ形不純物のイオン注入に変えて、第１の層の上に、それよりも高濃度のｎ形不純物を含む第２の層を形成する。したがって、ｎ形不純物のイオン注入工程を省略することによる製造コストの低減が可能である。
【００５４】
そして、図１１（ｂ）に示すドリフト層５においても、ｎ形不純物の濃度分布は、第１の層および第２の層の積層方向に周期的に変化し、積層方向に垂直な同図中の横方向では一様となる。したがって、本実施形態に係る半導体装置でも、オン抵抗の低減および製造コストの削減を実現することができる。
【００５５】
以上、第１および第２の実施形態はパワーＭＯＳＦＥＴを例に説明したが、パワーエレクトロニクス分野に応用される半導体装置であって、スーパージャンクション構造を有する半導体装置、例えば、ＩＧＢＴなどに適用することができる。
【００５６】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００５７】
２・・・シリコン基板、  ３・・・ｎ形ドレイン層、  ３ａ、３ｂ、５ａ・・・主面、  ５・・・ドリフト層、  ７、７ａ〜７ｆ、４７、５７、６１ａ〜６７ａ、６１ｂ〜６６ｂ・・・ｎ形半導体層、  ８・・・ｎ形ピラー、  ８ａ・・・ｎ形注入領域、  ９・・・ｐ形ピラー、  ９ａ・・・ｐ形注入領域、  ９ｂ・・・ｐ形領域、  １３・・・ｐ形ベース領域、  １５・・・ｎ形ソース領域、  １７・・・ｐ形コンタクト領域、  ２１・・・ゲート絶縁膜、  ２３・・・ゲート電極、  ２５・・・層間絶縁膜、  ３１・・・ソース電極、  ３３・・・ドレイン電極、  ４１、４２・・・注入マスク、  ４１ａ・・・開口、  ５１・・・コンタクトホール、  １００、２００・・・半導体装置
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図８】
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【図９】
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