(57)【要約】【課題】画素内におけるＴＦＴのＯＮ電流を増大させ、かつ、ＯＮ電流のばらつきを抑える。【解決手段】ＴＦＴにおける半導体層１０３と１層目のｎ＋ａ−Ｓｉ層１４をプラズマＣＶＤによって連続して形成する。半導体層１０３と１層目のｎ＋ａ−Ｓｉ層１０４を同時にパターニングする。その後、２層目のｎ＋ａ−Ｓｉ層１０５を１層目のｎ＋ａ−Ｓｉ層１０４の上と、半導体層１０３の側部を覆うように形成する。半導体層１０３の上に連続して１層目のｎ＋ａ−Ｓｉ層１０４を形成することによってＴＦＴのＯＮ電流を増大させることが出来るとともに、ＯＮ電流のばらつきを小さくすることが出来る。【選択図】図１
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【特許請求の範囲】
【請求項１】
画素電極とＴＦＴを有する画素が形成されたＴＦＴ基板と対向基板と、前記ＴＦＴ基板と前記対向基板との間に液晶が挟持された液晶表示装置であって、
前記ＴＦＴは、半導体層と、半導体層の上に形成された１層目のｎ＋ａ−Ｓｉ層と、前記第１のｎ＋ａ−Ｓｉ層の上および前記半導体層の側部を覆って形成された２層目のｎ＋ａ−Ｓｉ層を有し、前記２層目のｎ＋ａ−Ｓｉ層の上にドレイン電極またはソース電極が形成されていることを特徴とする液晶表示装置。
【請求項２】
前記１層目のｎ＋ａ−Ｓｉ層の厚さは前記２層目のｎ＋ａ−Ｓｉ層の厚さよりも小さいことを特徴とする請求項１に記載の液晶表示装置。
【請求項３】
前記１層目のｎ＋ａ−Ｓｉ層と前記２層目のｎ＋ａ−Ｓｉ層にはリンがドープされていることを特徴とする請求項１に記載の液晶表示装置。
【請求項４】
画素電極とＴＦＴを有する画素が形成されたＴＦＴ基板と対向基板と、前記ＴＦＴ基板と前記対向基板との間に液晶が挟持された液晶表示装置の製造方法であって、
前記ＴＦＴを、ガラス基板上に形成されたゲート電極の上に、ゲート絶縁膜を形成し、
前記ゲート絶縁膜上にプラズマＣＶＤによって半導体層を成膜し、その後、同じチャンバー内において連続してプラズマＣＶＤによって１層目のｎ＋ａ−Ｓｉ層を形成し、
前記半導体層と前記１層目のｎ＋ａ−Ｓｉ層をパターニングし、
前記１層目のｎ＋ａ−Ｓｉ層および前記半導体層の側部を覆って２層目のｎ＋ａ−Ｓｉ層をプラズマＣＶＤによって形成することを特徴とする液晶表示装置の製造方法。
【請求項５】
前記２層目のｎ＋ａ−Ｓｉを覆って、金属膜をスパッタリングによって成膜し、
前記ＴＦＴを、さらに、前記金属膜をパターニングして前記ＴＦＴのドレイン電極およびソース電極を形成し、
前記ドレイン電極および前記ソース電極をレジストにして前記２層目のｎ＋ａ−Ｓｉ層をエッチングしてパターニングすることを特徴とする請求項４に記載の液晶表示装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は液晶表示装置に係り、特に画素を制御する薄膜トランジスタのＯＮ電流が高く、映像信号の書き込みが早い、かつ、ＯＮ電流特性のばらつきの少ない液晶表示装置に関する。
【背景技術】
【０００２】
液晶表示装置に使用される液晶表示パネルは、画素電極および薄膜トランジスタ（ＴＦＴ）等を有する画素がマトリクス状に形成されたＴＦＴ基板と、ＴＦＴ基板に対向して、ＴＦＴ基板の画素電極と対応する場所にカラーフィルタ等が形成された対向基板が配置され、ＴＦＴ基板と対向基板の間に液晶が挟持されている。そして液晶分子による光の透過率を画素毎に制御することによって画像を形成している。
【０００３】
液晶表示装置の画面が大型化したり、高精細になって画素数が増えたりすると、１フレーム内における映像信号の書き込み数が増加するので、各画素における映像信号の書き込みの時間に制約が出る。各画素に短時間で書き込みを可能にするためは、画素におけるＴＦＴのＯＮ電流を大きくする必要がある。この場合、ＴＦＴのＯＦＦ電流は小さいまま維持する必要がある。
【０００４】
このような問題を対策するために、「特許文献１」には、ＴＦＴのアクティブ層として動作するａ−Ｓｉで形成された半導体層と、ドレイン電極あるいはソース電極とのコンタクト部を、ｎ＋ａ−Ｓｉ層とｎ＋ｐｏｌｙ−Ｓｉ（微結晶シリコン）層の２層で形成する構成が記載されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平１１−１７１８８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
「特許文献１」に記載の技術では、半導体層１０３と、ドレイン電極１０７あるいはソース電極１０８との間にｎ＋ａ−Ｓｉ層とｎ＋ｐｏｌｙ−Ｓｉ層というように、別な種類の半導体を形成する必要があるので、プロセスの制御が難しい。
【０００７】
一方、ＴＦＴのＯＮ電流を大きくする技術として、ｎ＋ａ−Ｓｉ層を半導体層１０３の上のみでなく、半導体層１０３のサイドにも形成する構成が開発されている。なお、半導体層１０３はａ−Ｓｉによって形成されている。この構成は図１０に示すような構成であり、サイドウォール方式ＴＦＴと呼ばれている。液晶表示装置はＴＦＴ基板１００と対向基板の間に液晶層を挟持して構成されているが、図１０はＴＦＴ基板１００の断面図である。但し、図１０に示すＴＦＴ基板１００では、配向膜１１２は記載されていない。
【０００８】
図１０において、半導体層１０３の上とサイドをｎ＋ａ−Ｓｉ層が覆っている。このような構成であれば、ＴＦＴのＯＮ電流が半導体層１０３のサイドからも流れることが出来るので、ＯＮ電流を増大させることが出来る。一方、ＴＦＴのＯＦＦ電流は、従来レベルを維持することが出来る。
【０００９】
図１０に示すＴＦＴ基板１００を形成するプロセスを図１１〜図１６に示す。図１１は、ガラスで形成されたＴＦＴ基板１００にゲート電極１０１が形成され、ゲート電極１０１を覆ってゲート絶縁膜１０２が形成され、ゲート絶縁膜１０２の上で、ゲート電極１０１の上方にａ−Ｓｉによる半導体層１０３が形成された状態である。続いて、図１２に示すように、半導体層１０３をパターニングする。
【００１０】
その後、図１３に示すように、半導体層１０３、ゲート絶縁膜１０２等を覆って、ｎ＋ａ−Ｓｉ層を形成する。ｎ＋ａ−Ｓｉの役割は、後で金属によって形成されるドレイン電極１０７およびソース電極１０８と半導体層１０３とのオーミックコンタクトを取るためである。ｎ＋ａ−Ｓｉ層は半導体層１０３の上のみでなく、半導体層１０３の側部も覆っている。これによって、ＯＮ電流の増加を図っている。
【００１１】
その後、図１４に示すように、ドレイン電極１０７およびソース電極１０８を形成するための金属層１０６、例えば、ＭｏＣｒをｎ＋ａ−Ｓｉ層を覆って形成する。続いて、図１５に示すように、金属層１０６をフォトリソグラフィによってパターニングし、ドレイン電極１０７およびソース電極１０８を形成する。
【００１２】
その後、図１５に示すように、ドレイン電極１０７およびソース電極１０８をレジストとして使用して、ｎ＋ａ−Ｓｉをドライエッチングすることによってｎ＋ａ−Ｓｉ層をパターニングする。この時、ドレイン電極１０７とソース電極１０８の対向部の半導体層１０３も一部エッチングすることによって、チャンネル部の特性を安定化させる。除去された半導体層の部分をチャンネルエッチング１２０という。
【００１３】
その後、ＴＦＴを含む、ＴＦＴ基板１００全体に対してパッシベーション膜１０９をコーティングする。ＴＦＴを保護するためである。パッシベーション膜１０９に後で形成される画素電極１１１とＴＦＴのソース電極１０８とを接続するためのスルーホール１１０を形成する。その後、画素電極１１１となる透明導電膜であるＩＴＯ（Ｉｎｄｉｕｍ  Ｔｉｎ  Ｏｘｉｄｅ）を成膜し、ＩＴＯをパターニングすることによって画素電極１１１を形成する。
【００１４】
このようなサイドウォール方式ＴＦＴはＯＮ電流がばらつくという問題点を有している。これは、次のような現象であると考えられている。図１２における半導体層１０３と図１３におけるｎ＋ａ−Ｓｉ層とは、プラズマＣＶＤによって形成される。このプラズマＣＶＤは同じチャンバーで形成される。
【００１５】
ａ−Ｓｉで形成される半導体層１０３は、ｉ型半導体であるが、不純物によって敏感に特性が変動するので、半導体層１０３を成膜する前は、プラズマＣＶＤのチャンバー内にＳｉＮ等の絶縁物をコーティングしてチャンバー内をクリーンにする。すなわち、絶縁物によって、チャンバー内を覆うことによって、チャンバーの壁等に付着した不純物が半導体層１０３に混入することを防止している。
【００１６】
このような作業は、半導体層１０３を形成する毎に行われる。つまり、１枚の基板に対して半導体層１０３を成膜すると、チャンバーの真空を破って基板を取り出し、他の基板をチャンバー内でプラズマＣＶＤを行う前に、チャンバーに絶縁物をコーティングして、チャンバーの内部をクリーンにしている。
【００１７】
そうすると、後の基板におけるほど、絶縁膜とａ−Ｓｉ膜との積層膜が多くなる。したがって、最初の基板に対して半導体層１０３を形成した条件と最後の基板に対して半導体層１０３を形成した条件が異なってくる。これは、具体的には、基板毎に、ＴＦＴのＯＮ電流がばらつくという現象となって現れる。
【００１８】
つまり、従来は、最初にプラズマＣＶＤによって半導体層１０３を形成する基板におけるＴＦＴのＯＮ電流は大きいが、後における基板ほどＯＮ電流が小さくなるという現象を生じていた。このように、ＴＦＴ特性のばらつきは、液晶表示装置全体の特性としては好ましくない。
【００１９】
一方、最初にプラズマＣＶＤを行う前に、チャンバー内に厚く絶縁物をコーティングすると、形成されたＴＦＴのＯＮ電流は小さくなる。しかし、プラズマＣＶＤを行う基板の順番によるＴＦＴのＯＮ電流の差は小さくなる。つまり、最初にプラズマＣＶＤをおこなった基板も最後にプラズマＣＶＤを行った基板もＯＮ電流は小さい状態で安定化している。従来は、ＯＮ電流のばらつきを抑えるために、最初からチャンバー内に絶縁膜を厚くコーティングして使用していた。したがって、ＯＮ電流の小さなＴＦＴを使用せざるをえなかった。
【００２０】
しかし、画面が大型化したり、高精細化したりすると、画素の数が多くなり、映像信号の書き込み時間に制約が生ずる。映像信号の書き込み時間を早くするには、ＴＦＴのＯＮ電流を大きくする必要がある。本発明の課題は、ＴＦＴのＯＮ電流を大きくするとともに、ＯＮ電流のばらつきを抑えることである。
【課題を解決するための手段】
【００２１】
本発明は上記課題を解決するものであり、具体的な手段は次のとおりである。すなわち、ａ−Ｓｉによる半導体層を形成したあと、同じチャンバーで、真空を破らず連続して、１層目のｎ＋ａ−Ｓｉ層を薄く形成する。半導体層はホスフィンの雰囲気中におけるプラズマＣＶＤによって形成され、ｎ＋ａ−Ｓｉ層は、リン（Ｐ）がドープされたホスフィン雰囲気中におけるプラズマＣＶＤによって形成される。
【００２２】
ｎ＋ａ−Ｓｉ内にドープされているリン（Ｐ）が半導体層に拡散することによってＴＦＴのＯＮ電流が増大する。一方、ＯＦＦ電流は低いまま維持される。このようなプロセスにおいては、１層目のｎ＋ａ−Ｓｉ層を形成するときのリン（Ｐ）の量は意図的に制御することが出来る。したがって、ＴＦＴのＯＮ電流を高くすることが出来、同時にばらつきを押さえることが出来る。
【００２３】
その後、半導体層とｎ＋ａ−Ｓｉが積層された基板をチャンバーから取り出し、エッチングによってパターニングする。その後、２層目のｎ＋ａ−Ｓｉ層をリン（Ｐ）がドープされたホスフィン雰囲気中におけるプラズマＣＶＤで形成する。２層目のｎ＋ａ−Ｓｉ層は半導体層の側部を覆うサイドウォールを形成して、ＯＮ電流を増大させる。その後のプロセスは従来と同様である。
【００２４】
つまり、本発明の構成では、半導体層の上に半導体層と連続して形成され、同時にパターニングされた１層目のｎ＋ａ−Ｓｉ層と、ＯＮ電流を増加させるためのサイドウォールを形成する２層目のｎ＋ａ−Ｓｉ層が、ドレイン電極あるいはソース電極との間に形成されている。
【発明の効果】
【００２５】
本発明によれば、半導体層とｎ＋ａ−Ｓｉ層とを同一チャンバー内でプラズマＣＶＤによって連続して形成するので、半導体層のＯＮ電流特性を安定的に制御することが可能である。すなわち、ＴＦＴのＯＮ電流を、高い状態で、かつ、ばらつきが小さく維持することが出来る。また、ＴＦＴのＯＦＦ電流は従来どおり小さく維持することが出来る。
【００２６】
これによって、映像信号の書き込み時間を小さく出来、画面が大型化したり、画面が高精細化したりして、画素数が多くなった場合であっても、高速の書き込みが可能となるので、画像の再現性を維持することが出来、高画質の表示を行うことが出来る。
【図面の簡単な説明】
【００２７】
【図１】本発明における液晶表示パネルのＴＦＴ基板の断面図である。
【図２】ＴＦＴ基板における１層目のｎ＋ａ−Ｓｉ層の成膜工程までの断面図である。
【図３】本発明の原理を示す断面図である。
【図４】半導体層および１層目のｎ＋ａ−Ｓｉ層をパターニングした状態を示す断面図である。
【図５】２層目のｎ＋ａ−Ｓｉ層を成膜した状態を示す断面図である。
【図６】ドレイン電極およびソース電極となる金属膜を成膜した断面図である。
【図７】ドレイン電極およびソース電極をパターニングした断面図である。
【図８】２層目のｎ＋ａ−Ｓｉ層をパターニングし、かつ、チャンネルエッチングングを行った断面図である。
【図９】本発明におけるＴＦＴ基板で画素電極まで形成した断面図である。
【図１０】配向膜を省略した状態における従来例のＴＦＴ基板の断面図である。
【図１１】従来例のＴＦＴ基板において、半導体層まで成膜した断面図である。
【図１２】従来例のＴＦＴ基板において、半導体層をパターニングした断面図である。
【図１３】従来例のＴＦＴ基板において、ｎ＋ａ−Ｓｉ層によってサイドウォールを形成した状態の断面図である。
【図１４】従来例のＴＦＴ基板において、ドレイン電極あるいはソース電極となる金属膜を成膜した断面図である。
【図１５】従来例のＴＦＴ基板において、金属膜をパターニングしてドレイン電極とソース電極を形成した断面図である。
【図１６】従来例のＴＦＴ基板において、ｎ＋ａ−Ｓｉ層をパターニングした断面図である。
【発明を実施するための形態】
【００２８】
以下に本発明の内容を実施例を用いて詳細に説明する。
【実施例１】
【００２９】
図１は、本発明によるＴＦＴ基板１００の断面図である。液晶表示装置は、画素電極１１１やＴＦＴが形成されたＴＦＴ基板１００と、カラーフィルタ等が形成された対向基板との間に液晶が挟持されることによって形成されている。図１は、液晶表示装置のＴＦＴ基板１００の部分の断面図である。
【００３０】
図１において、ガラスで形成されたＴＦＴ基板１００の上にゲート電極１０１が形成されている。ゲート電極１０１は、例えば、ＭｏＣｒで形成され、厚さは１５０〜２００ｎｍである。ゲート電極１０１を覆ってゲート絶縁膜１０２が形成されている。ゲート絶縁膜１０２は例えば、ＳｉＮで形成され、厚さは３００ｎｍ程度である。
【００３１】
ゲート絶縁膜１０２の上で、かつ、ゲート電極１０１の上方にａ−Ｓｉで形成された半導体層１０３が形成されている。半導体層１０３の厚さは１５０〜２００ｎｍである。半導体層１０３の上には、１層目のｎ＋ａ−Ｓｉ層１０４が形成されている。ｎ＋ａ−Ｓｉ層は、ａ−Ｓｉに対してリン（Ｐ）がドープされたものである。
【００３２】
半導体層１０３とｎ＋ａ−Ｓｉ層とは、同じチャンバー内で、真空を破らず、プラズマＣＶＤによって連続して形成される。ｎ＋ａ−Ｓｉ層の厚さは１０ｎｍ程度である。ｎ＋ａ−Ｓｉ層の役割は、半導体層１０３の表面の状態を常に一定の状態を保つとともに、ＴＦＴのＯＮ電流を大きくするために、半導体層１０３の表面にリン（Ｐ）を拡散させることである。
【００３３】
半導体層１０３および１層目のｎ＋ａ−Ｓｉ層１０４を覆って２層目のｎ＋ａ−Ｓｉ層１０５が形成されている。２層目のｎ＋ａ−Ｓｉ層１０５もａ−Ｓｉにリン（Ｐ）がドープされたものである。２層目のｎ＋ａ−Ｓｉ層１０５は半導体層１０３の側部を覆うサイドウォールを形成しており、ＴＦＴのＯＮ電流を増加させる役割を有する。２層目のｎ＋ａ−Ｓｉ層１０５の厚さは、２５ｎｍ程度である。
【００３４】
つまり、１層目のｎ＋ａ−Ｓｉ層１０４の厚さは２層目のｎ＋ａ−Ｓｉ層１０５の厚さよりも小さい。１層目のｎ＋ａ−Ｓｉ層１０４は、半導体層１０３の表面に１層目のｎ＋ａ−Ｓｉ層１０４にドープされているリン（Ｐ）を特定の量、安定して供給する役割であるから厚く形成する必要は無い。一方、２層目のｎ＋ａ−Ｓｉ層１０５は、半導体層１０３に対しして、サイドウォールを形成する必要があるので、所定の厚さが必要である。
【００３５】
２層目のｎ＋ａ−Ｓｉ層１０５の上には、ドレイン電極１０７とソース電極１０８が形成されている。ドレイン電極１０７とソース電極１０８は例えば、ＭｏＣｒで形成され、厚さは２００ｎｍ程度である。ドレイン電極１０７とソース電極１０８とが対向している部分の半導体層１０３がチャンネル領域である。チャンネル領域の特性を安定化させるために、チャンネルエッチングがおこなわれ、半導体層１０３の一部が、例えば、５０ｎｍ程度の厚さで、除去されている。
【００３６】
このようにして形成されたＴＦＴを保護するために、パッシベーション膜１０９が形成されている。パッシベーション膜１０９はＳｉＮ等による無機パッシベーション膜で形成される場合もあるし、アクリル等の有機パッシベーション膜によって形成される場合もあるし、無機パッシベーション膜と有機パッシベーション膜とが併用される場合もある。本実施例では、ＳｉＮによる無機パッシベーション膜１０９が使用されている。無機パッシベーション膜１０９の厚さは５００ｎｍ程度である。
【００３７】
後で形成される画素電極１１１とＴＦＴのソース電極１０８との導通を取るために、パッシベーション膜１０９にスルーホール１１０が形成される。その後、画素電極１１１となる透明電極であるＩＴＯが成膜され、パターニングが行われる。その後、パッシベーション膜１０９および画素電極１１１を覆って配向膜１１２が形成される。配向膜１１２には、液晶分子を初期配向させるためのラビングが施されている。
【００３８】
図２〜図９は、図１に示す本発明によるＴＦＴ基板を形成するプロセスについての説明図である。図２は、ガラスで形成されたＴＦＴ基板１００の上にゲート電極１０１、ゲート絶縁膜１０２、半導体層１０３、１層目のｎ＋ａ−Ｓｉ層１０４が形成されている状態を示す断面図である。従来例においては、半導体層１０３をプラズマＣＶＤによって成膜した後、チャンバーから取り出し、半導体層１０３をパターニングしていたが、本発明においては、半導体層１０３を成膜した後、同じチャンバー内で連続して１層目のｎ＋ａ−Ｓｉ層１０４を成膜している。
【００３９】
半導体層１０３はａ−Ｓｉで形成されているが、ホスフィン雰囲気中におけるプラズマＣＶＤによって形成される。１層目のｎ＋ａ−Ｓｉ層１０４はリン（Ｐ）がドープされたホスフィン雰囲気中においてプラズマＣＶＤによって形成される。半導体層１０３の膜厚は１５０〜２００ｎｍ程度なので、プラズマＣＶＤの時間は１分程度であり、１層目のｎ＋ａ−Ｓｉ層１０４の厚さは１０ｎｍなので、プラズマＣＶＤの時間は１０秒以下でよい。このように、１層目のｎ＋ａ−Ｓｉ層１０４を形成しても、プロセスの時間の増加はわずかである。
【００４０】
図３は、このようにして形成された半導体層１０３と１層目のｎ＋ａ−Ｓｉ層１０４との間で、ｎ＋ａ−Ｓｉ層からリン（Ｐ）が半導体層１０３の表面に拡散する様子を示している。半導体層１０３と１層目のｎ＋ａ−Ｓｉ層１０４は連続して形成されるのでｎ＋ａ−Ｓｉ層中のリン（Ｐ）が半導体層１０３の表面に拡散しやすい。また、このような、半導体層１０３中へのリン（Ｐ）の拡散は、１層目のｎ＋ａ−Ｓｉ層１０４の成分および量を規定することによって制御することが出来る。したがって、従来のように、雰囲気次第ということでは無いので、ＯＮ電流特性を安定化させることが出来る。
【００４１】
１層目のｎ＋ａ−Ｓｉ層１０４を成膜した後、基板をチャンバーがら取り出し、図４に示すように、半導体層１０３および１層目のｎ＋ａ−Ｓｉ層１０４をパターニングする。半導体層１０３および１層目のｎ＋ａ−Ｓｉ層１０４は同じマスクを用いて、同時にパターニングする。
【００４２】
半導体層１０３および１層目のｎ＋ａ−Ｓｉ層１０４をパターニングした後、基板をチャンバー内に挿入して、プラズマＣＶＤによって２層目のｎ＋ａ−Ｓｉ層１０５を成膜する。２層目のｎ＋ａ−Ｓｉ層１０５のプラズマＣＶＤは、１層目のｎ＋ａ−Ｓｉ層１０４と同様、リン（Ｐ）をドープしたホスフィン雰囲気中で行われる。２層目のｎ＋ａ−Ｓｉ層１０５の厚さは２５ｎｍなので、プラズマＣＶＤの時間は、２０秒程度である。
【００４３】
その後、２層目のｎ＋ａ−Ｓｉ層１０５の上に、図６に示すように、ドレイン電極１０７あるいはソース電極１０８となる金属層１０６をスパッタリングによって成膜する。金属層１０６は例えば、ＭｏＣｒ合金で形成され、厚さは２００ｎｍ程度である。その後、図７に示すように、金属層１０６に対し、フォトリソグラフィによってパターニングを行い、ドレイン電極１０７とソース電極１０８を形成する。なお、金属層１０６のエッチングはウェットエッチングによって行う。
【００４４】
その後、図８に示すように、ドレイン電極１０７およびソース電極１０８をレジストにして２層目のｎ＋ａ−Ｓｉ層１０５をドライエッチングしてパターニングする。この時、ＴＦＴのチャンネル領域に対応する部分においては、２層目のｎ＋ａ−Ｓｉ層１０５、１層目のｎ＋ａ−Ｓｉ層１０４および半導体層１０３の一部がドライエッチングされて除去される。２層目のｎ＋ａ−Ｓｉ層１０５が２５ｎｍ、１層目のｎ＋ａ−Ｓｉ層１０４が１０ｎｍ、半導体層１０３の除去される量は５０ｎｍ程度であるから、チャンネル領域に対応する部分においては、合計、８５ｎｍ程度がドライエッチングされ、チャンネルエッチング１２０となる。
【００４５】
その後、ＳｉＮによる無機パッシベーション膜１０９をスパッタリングによって５００ｎｍ程度形成する。パッシベーション膜１０９に、後で形成される画素電極１１１とＴＦＴのソース電極１０８との導通を取るためのスルーホール１１０を形成する。その後、透明電極であるＩＴＯによって画素電極１１１を形成する。この状態を図９に示す。なお、パッシベーション膜１０９は、有機パッシベーション膜であっても無機パッシベーション膜であっても、その併用であってもよいことは従来例と同様である。
その後、パッシベーション膜１０９、画素電極１１１を覆って配向膜１１２を塗布、焼成する。この配向膜１１２に対して液晶分子を初期配向させるためのラビングを行うことによって、図１に示すＴＦＴ基板１００が完成する。その後、別途形成した、カラーフィルタ等が配置されている対向基板と上記のようにして形成したＴＦＴ基板をシール材によっては貼り合わせ、液晶を注入して、液晶表示装置が完成する。
【００４６】
このようにして形成された液晶表示装置は、ＯＮ電流が大きく、かつ、ばらつきが小さいので、映像信号の書き込み速度が速い。したがって、大画面、あるいは、高精細で、画素数の多い場合であっても、再現性のよい画像を形成することが出来る。
【符号の説明】
【００４７】
１００…ＴＦＴ基板、  １０１…ゲート電極、  １０２…ゲート絶縁膜、  １０３…半導体層、  １０４…１層目のｎ＋ａ−Ｓｉ層、  １０５…２層目のｎ＋ａ−Ｓｉ層、  １０６…金属層、  １０７…ドレイン電極、  １０８…ソース電極、  １０９…パッシベーション膜、  １１０…スルーホール、  １１１…画素電極、  １１２…配向膜、  １２０…チャンネルエッチング。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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