(57)【要約】【課題】コストの増大を抑えつつ、ホール素子のオフセット電圧Ｖｏを低減することができるようにしたホール素子及びその製造方法と、半導体装置を提供する。【解決手段】半導体基板１に設けられた第１のＮ型拡散領域１０と、半導体基板１に設けられ、第１のＮ型拡散領域１０に電気的に接合された複数の第２のＮ型拡散領域２０と、半導体基板１に設けられ、複数の第２のＮ型拡散領域２０の各々の間を電気的に分離するＳＴＩ領域３０と、を有する。第１のＮ型拡散領域１０は感磁部であり、複数の第２のＮ型拡散領域２０の各々は感磁部に対する入出力端子部である。複数の第２のＮ型拡散領域２０の各々におけるＮ型の不純物濃度は、ＳＴＩ領域３０の底部３０ｂを基点に深さ方向で０μｍ以上、０．２μｍ以下の範囲内で、５×１０17個／ｃｍ3以上、３×１０19個／ｃｍ3以下である。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基板に設けられた第１導電型の第１拡散領域と、
前記半導体基板に設けられ、前記第１拡散領域に電気的に接合された第１導電型の複数の第２拡散領域と、
前記第１拡散領域の上部に設けられて、前記複数の第２拡散領域の各々の間を電気的に分離する絶縁領域と、を有し、
前記第１拡散領域は感磁部であり、前記複数の第２拡散領域の各々は前記感磁部に対する入出力端子部であり、
前記複数の第２拡散領域の各々における第１導電型の不純物濃度は、前記絶縁領域の底部を基点に深さ方向で０μｍ以上、０．２μｍ以下の範囲内で、５×１０17個／ｃｍ3以上、３×１０19個／ｃｍ3以下であることを特徴とするホール素子。
【請求項２】
前記第１拡散領域の拡散深さは、０．６μｍ以上、１．１μｍ以下であることを特徴とする請求項１に記載のホール素子。
【請求項３】
前記第１導電型はＮ型であり、
前記複数の第２拡散領域の各々に含まれる第１導電型の不純物は、リンであることを特徴とする請求項１又は請求項２に記載のホール素子。
【請求項４】
半導体基板に第１導電型の不純物を導入して、第１導電型の第１拡散領域を形成する工程と、
前記半導体基板に第１導電型の不純物を導入して、前記第１拡散領域に電気的に接合された第１導電型の複数の第２拡散領域を形成する工程と、
前記複数の第２拡散領域の各々の間を電気的に分離する絶縁領域を前記半導体基板に形成する工程と、を備え、
前記第１拡散領域は感磁部であり、前記複数の第２拡散領域の各々は前記感磁部に対する入出力端子部であり、
前記複数の第２拡散領域を形成する工程では、
前記複数の第２拡散領域の各々における第１導電型の不純物濃度を、前記絶縁領域の底部を基点に深さ方向で０μｍ以上、０．２μｍ以下の範囲内で、５×１０17個／ｃｍ3以上、３×１０19個／ｃｍ3以下にすることを特徴とするホール素子の製造方法。
【請求項５】
請求項１から請求項３の何れか一項に記載のホール素子と、
前記半導体基板に設けられた第１導電型のＭＯＳトランジスタと、を備え、
前記複数の第２拡散領域の各々の前記半導体基板表面からの深さは、前記ＭＯＳトランジスタが有するソース又はドレインの前記半導体基板表面からの深さよりも深いことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ホール素子及びその製造方法、半導体装置に関するものである。
【背景技術】
【０００２】
ホール素子は、一定の駆動条件下において磁場強度Ｂに比例してホール素子出力電圧Ｖｈを発生するが、無磁場状態におけるオフセット電圧Ｖｏは、ホール素子出力電圧Ｖｈに重畳されるため、実際の出力電圧はＶｈ＋Ｖｏとなって正確な磁場測定の妨げになる。こうしたオフセット電圧Ｖｏについては、サンプルアンドホールド回路を用いて低減する方法が提案されている。すなわち、４回対称形に形成されたホール素子の直交する２個の端子対に交互に駆動電流を通じ、その各相の出力電圧がＶｈ＋Ｖｏ並びにＶｈ−Ｖｏになることを利用して、各々の出力電圧をサンプルアンドホールド回路を経て重畳することで、ホール素子出力電圧Ｖｈを損なうことなく、オフセット電圧Ｖｏのみを低減することができる（例えば、特許文献１参照）。
【０００３】
また、ホール素子のオフセット電圧Ｖｏを直接低減する試みとして、ホール素子を構成する拡散領域の外周に、この拡散領域より深い溝を形成することで、拡散領域に伝達される応力を低減できるため、ホール素子のオフセット電圧Ｖｏを抑制することもできる（例えば、特許文献２参照）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平９−１９６６９９号公報
【特許文献２】特開２００４−２３５３２８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
一般に、サンプルアンドホールド回路を構成するトランジスタは、寄生抵抗と寄生容量を低減するため、そのソース及びドレインは、基板表面から深さ０．１μｍ以下で、かつ不純物濃度が１×１０20個／ｃｍ3以上となるように不純物が導入されている。ホール素子とサンプルアンドホールド回路を集積化してホールセンサー（ホールＩＣ）を形成した場合、トランジスタのソース及びドレインと、ホール素子の入出力端子部は共用される（即ち、同一プロセスで同時に形成される）。そして、ホール素子のオフセット電圧Ｖｏは±５ｍＶと大きい。
【０００６】
通常、サンプルアンドホールド回路でオフセット電圧Ｖｏを低減する場合、その入力範囲は、ホール素子の出力電圧Ｖｈとオフセット電圧Ｖｏの和Ｖｈ＋Ｖｏ以上の大きさに設定する必要がある。ホール素子のオフセット電圧Ｖｏが増大すると、出力飽和を避けるため初段増幅の利得を抑えなければならない等の回路上の制約が生じて、そのままではオフセット除去後の出力精度が損なわれるため、結果として補償回路の追加などでコストが上昇するという課題があった。
【０００７】
また、ホール素子を構成する拡散領域の外周に、この拡散領域より深い溝を形成する場合は、トランジスタ及びホール素子の拡散領域の深さよりも溝を深くしなければならないため、より長い加工時間を要して、コストが増大するという課題があった。
そこで、本発明は、このような事情に鑑みてなされたものであって、コストの増大を抑えつつ、ホール素子のオフセット電圧Ｖｏを低減することができるようにしたホール素子及びその製造方法と、半導体装置の提供を目的とする。
【課題を解決するための手段】
【０００８】
上記課題を解決するために、本発明者は、ホール素子の感磁部に電気的に接合される入出力端子部について、その不純物の濃度分布を、従来考慮されることのなかった深さで、所定の濃度となるように規定することで、ホール素子のオフセット電圧を低減することができる、ということを見出した。
即ち、本発明の一態様に係るホール素子は、半導体基板に設けられた第１導電型の第１拡散領域と、前記半導体基板に設けられ、前記第１拡散領域に電気的に接合された第１導電型の複数の第２拡散領域と、前記第１拡散領域の上部に設けられて、前記複数の第２拡散領域の各々の間を電気的に分離する絶縁領域と、を有し、前記第１拡散領域は感磁部であり、前記複数の第２拡散領域の各々は前記感磁部に対する入出力端子部であり、前記複数の第２拡散領域の各々における第１導電型の不純物濃度は、前記絶縁領域の底部を基点に深さ方向で０μｍ以上、０．２μｍ以下の範囲内で、５×１０17個／ｃｍ3以上、３×１０19個／ｃｍ3以下であることを特徴とする。ここで、本発明の「第１導電型」はＮ型又はＰ型の一方である。
【０００９】
このような構成であれば、オフセット電圧の低減を目的に、例えば補償回路やホール素子の拡散領域よりも深い溝等、特別な回路・構造を追加する必要がない。従って、コストの増大を抑えつつ、ホール素子のオフセット電圧を低減することができる。なお、本発明の「第１拡散領域」としては、例えば、後述する第１のＮ型拡散領域１０が該当する。「第１拡散領域」としては、例えば、後述する第２のＮ型拡散領域２０が該当する。「絶縁領域」としては、例えば、後述するＳＴＩ領域３０が該当する。
【００１０】
また、上記のホール素子において、前記第１拡散領域の拡散深さは、０．６μｍ以上、１．１μｍ以下であることを特徴としてもよい。
また、上記のホール素子において、前記第１導電型はＮ型であり、前記複数の第２拡散領域の各々に含まれる第１導電型の不純物は、リンであることを特徴としてもよい。
本発明の別の態様に係るホール素子の製造方法は、半導体基板に第１導電型の不純物を導入して、第１導電型の第１拡散領域を形成する工程と、前記半導体基板に第１導電型の不純物を導入して、前記第１拡散領域に電気的に接合された第１導電型の複数の第２拡散領域を形成する工程と、前記複数の第２拡散領域の各々の間を電気的に分離する絶縁領域を前記半導体基板に形成する工程と、を備え、前記第１拡散領域は感磁部であり、前記複数の第２拡散領域の各々は前記感磁部に対する入出力端子部であり、前記複数の第２拡散領域を形成する工程では、前記複数の第２拡散領域の各々における第１導電型の不純物濃度を、前記絶縁領域の底部を基点に深さ方向で０μｍ以上、０．２μｍ以下の範囲内で、５×１０17個／ｃｍ3以上、３×１０19個／ｃｍ3以下にすることを特徴とする。
【００１１】
本発明のさらに別の態様に係る半導体装置は、上記のホール素子と、前記半導体基板に設けられた第１導電型のＭＯＳトランジスタと、を備え、前記複数の第２拡散領域の各々の前記半導体基板表面からの深さは、前記ＭＯＳトランジスタが有するソース又はドレインの前記半導体基板表面からの深さよりも深いことを特徴とする。
【発明の効果】
【００１２】
本発明によれば、コストの増大を抑えつつ、ホール素子のオフセット電圧を低減することができる。
【図面の簡単な説明】
【００１３】
【図１】本発明の実施形態に係る半導体装置１００の構成例を示す図。
【図２】本発明の実施形態に係る半導体装置１００の製造方法を示す図。
【図３】ホール素子５０のオフセット電圧Ｖｏの測定方法を示す図。
【図４】本発明の第１実施例の評価結果を示す図。
【図５】本発明の第２実施例の評価結果を示す図。
【図６】本発明の第３実施例の評価結果を示す図。
【図７】本発明の第４実施例の評価結果を示す図。
【図８】本発明の第５実施例の評価結果を示す図。
【図９】本発明の第６実施例の評価結果を示す図。
【図１０】本発明の第７実施例の評価結果を示す図。
【図１１】本発明の比較例に係る半導体装置２００の構成例を示す図。
【図１２】本発明の比較例の評価結果を示す図。
【発明を実施するための形態】
【００１４】
以下、本発明による実施形態を、図面を用いて説明する。なお、以下に説明する各図において、同一の構成を有する部分には同一の符号を付し、その繰り返しの説明は省略する場合もある。
（１）実施形態
図１（ａ）及び（ｂ）は、本発明の実施形態に係る半導体装置１００の構成例を示す平面図と、この平面図をＡ−Ｂ線で切断した断面図である。
【００１５】
図１（ａ）及び（ｂ）に示すように、この半導体装置１００は、例えば、同一の半導体基板１に設けられたホール素子５０とＭＯＳトランジスタ６０とを備える。これらの中で、ホール素子５０は、例えば、半導体基板１に設けられた第１のＮ型拡散領域１０と、半導体基板１に設けられ、第１のＮ型拡散領域１０に電気的に接合された第２のＮ型拡散領域２０と、半導体基板１に設けられたシャロートレンチ酸化膜（以下、ＳＴＩ領域ともいう。）３０と、を有する。
【００１６】
半導体基板１は、例えばＰ型のシリコン基板（Ｐ−Ｓｕｂ）である。また、第１のＮ型拡散領域１０は、ホール素子５０の感磁部として機能する部分である。図１（ａ）に示すように、この第１のＮ型拡散領域１０の平面視による形状（即ち、平面形状）は例えば正方形である。第２のＮ型拡散領域２０は、上記の感磁部に対して入出力端子部として機能する部分であり、例えば上記の正方形の四隅にそれぞれ配置されている。この四隅に配置されている４つの第２のＮ型拡散領域２０の各々は、図１（ｂ）に示すように、断面視で第１のＮ型拡散領域（以下、Ｎ-領域ともいう。）１０上に位置するＮ+領域２１と、このＮ+領域２１上に位置するＮ++領域２２とを含む構成となっている。なお、Ｎ-領域１０、Ｎ+領域２１、Ｎ++領域２２について、マイナス（−）、プラス（＋）の各記号は不純物濃度の大小を示している。具体的には、Ｎ-領域１０よりもＮ+領域２１の方がＮ型の不純物濃度が高く、Ｎ+領域２１よりもＮ++領域２２の方がＮ型の不純物濃度が高い。
【００１７】
ＳＴＩ領域３０は、ホール素子５０とＭＯＳトランジスタ６０との間を電気的に分離するものである。また、このＳＴＩ領域３０は、ホール素子５０内において、複数の第２のＮ型拡散領域２０の各々の間を電気的に分離するものでもある。図１（ａ）及び（ｂ）に示すように、このＳＴＩ領域３０によって第１のＮ型拡散領域１０はその上方が覆われている。
【００１８】
一方、ＭＯＳトランジスタ６０は、ホール素子５０の周辺回路の一部である。半導体基板１には例えばＰ型ウェル領域７０が形成されており、このＰ型ウェル領域７０にＭＯＳトランジスタ６０が形成されている。このＭＯＳトランジスタ６０は、Ｐ型ウェル領域７０の表面上に形成されたゲート絶縁膜（図示せず）と、このゲート絶縁膜上に形成されたゲート電極６１と、ゲート電極６１の両側に設けられた絶縁性のサイドウォール６３と、ゲート電極６１及びサイドウォール６３の両側下の半導体基板１（即ち、Ｐ型ウェル領域７０）に形成されたＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）構造のソース６５及びドレイン６７と、を有する。ソース６５及びドレイン６７は例えばＮ型である。
【００１９】
ところで、この半導体装置１００において、ＳＴＩ領域３０の、半導体基板１の表面（即ち、基板表面）１ａからの深さは、例えば０．３μｍである。また、複数の第２のＮ型拡散領域２０の各々におけるＮ型不純物濃度は、基板表面１ａを基点に深さ方向（即ち、基板裏面１ｂに向かう方向）で０．３μｍ以上、０．５μｍ以下の範囲内で、５×１０17個／ｃｍ3以上、３×１０19個／ｃｍ3以下となっている。
【００２０】
つまり、複数の第２のＮ型拡散領域２０の各々におけるＮ型不純物濃度は、ＳＴＩ領域３０の底部３０ｂを基点にすると、深さ方向で０μｍ以上、０．２μｍ以下の範囲内で、５×１０17個／ｃｍ3以上、３×１０19個／ｃｍ3以下となっている。これにより、ホール素子５０のオフセット電圧Ｖｏの低減効果が生じる。この点については、後述の第１〜第７実施例で、実験データを示して説明する。次に、この半導体装置１００の製造方法について説明する。
【００２１】
図２（ａ）〜（ｃ）は、本発明の実施形態に係る半導体装置１００の製造方法を示す断面図である。図２（ａ）に示すように、まず始めに、半導体基板１上に既知のプロセス技術にて、深さ０．３μｍのＳＴＩ領域３０を形成する。次に、半導体基板１上に厚み９ｎｍの保護酸化膜（図示せず）を形成し、リソグラフィー法を用いて、半導体基板１上を第１のレジスト（図示せず）で被覆する。ここで、第１のレジストで被覆される領域は、例えば、第１のＮ型拡散領域の形成予定位置を除く、全ての領域である。
【００２２】
第１のレジストで被覆した後、加速エネルギーが７００ｋｅＶ、面密度が１×１０12個／ｃｍ2の条件で、第１のＮ型拡散領域の形成予定位置にリンをイオン注入する。イオン注入後、第１のレジストを酸素プラズマ除去法などで除去する。その後、１２００℃の熱処理を施す。これにより、第１のＮ型拡散領域（即ち、感磁部）１０を半導体基板１に形成する。この条件で形成される第１のＮ型拡散領域１０の基板表面１ａから底部１０ｂまでの深さは約１μｍである。具体的には、０．６μｍから１．１μｍの範囲である。
【００２３】
次に、リソグラフィー法を用いて、半導体基板１上を第２のレジスト（図示せず）で被覆する。ここで、第２のレジストで被覆される領域は、例えば、第２のＮ型拡散領域の形成予定位置と、Ｐウェル領域の形成予定位置とを除く、全ての領域である。第２のレジストで被覆した後、所定の条件（この条件については、具体的な数値の例を下記の第１実施例〜第７実施例で示す。）で、第２のＮ型拡散領域の形成予定位置にリンをイオン注入する。さらに、Ｐ型ウェル領域を形成するためのボロン等のイオン注入を行う。その後、イオン注入によるダメージ回復用の熱処理を施す。これにより、図２（ｂ）に示すように、Ｎ+領域２１とＰ型ウェル領域７０とを半導体基板１に形成する。
【００２４】
この後、さらに既知のプロセス技術にて、ＭＯＳトランジスタ６０のゲート酸化膜とゲート電極及びＬＤＤ領域を順次形成する。次に、砒素を加速エネルギー４０ｋｅＶ、面密度３×１０15個／ｃｍ2の条件でイオン注入し、リンを加速エネルギー６０ｋｅＶ、面密度１×１０14個／ｃｍ2の条件でイオン注入する。その後、イオン注入によるダメージ回復用の熱処理を施す。これにより、図２（ｃ）に示すように、Ｎ+領域２１とＮ++領域２２とを含む第２のＮ型不純物領域（即ち、入出力端子部）２０と、ＭＯＳトランジスタ６０のソース６５及びドレイン６７とを、半導体基板１に形成する。その後、半導体基板１上に相関絶縁膜等を形成し、既知のプロセス技術にて配線加工を施す。これにより、半導体装置１００が完成する。
（１．１）第１実施例
次に、Ｎ+領域２１を形成するためのイオン注入の条件について、具体的に説明する。
【００２５】
この第１実施例では、上記の実施形態に係る製造方法において、半導体基板１を第２のレジストで被覆した後、加速エネルギーが３６０ｋｅＶ、面密度が２×１０13個／ｃｍ2である第１の条件と、加速エネルギー１００ｋｅＶ、面密度が１．５×１０12個／ｃｍ2である第２の条件とで、第２のＮ型拡散領域の形成予定位置にリンをイオン注入する。
ここでは、第１の条件によるリンのイオン注入と、第２の条件によるリンのイオン注入とを、例えば、イオン注入装置のチャンバー内で連続して行う。さらに、Ｐ型ウェル領域を形成するためのボロン等のイオン注入を行ったのち、注入ダメージ回復用の熱処理を施す。これにより、図２（ｂ）に示したように、半導体基板１にＮ+領域２１とＰ型ウェル領域７０とを形成する。
【００２６】
これ以降の工程は、上記の実施形態で説明した通りである。この第１実施例では、既知のプロセス技術にて配線加工を施した後、オフセット電圧Ｖｏを測定した。
図３は、ホール素子５０のオフセット電圧Ｖｏの測定方法を示す模式図である。ここでは、図３に示すように、１辺が６０μｍ角のホール素子５０を４個用意し、これらを平面視で縦横２個ずつ４０μｍの間隙を設けて配置する。そして、各ホール素子５０の対向する端子対（即ち、平面視で、正方形の対角線上で対向する一対の入出力端子部２０）に、各々のホール素子５０毎に９０度ずつ回転する方向で１Ｖの電圧を印加して、残りの端子対の間で生じるオフセット電圧Ｖｏを測定した。
【００２７】
図４（ａ）は、本発明の第１実施例における第２のＮ型拡散領域２０の深さ方向の濃度分布を示す図である。この図４（ａ）において、横軸は基板表面からの深さを示し、縦軸はＮ型不純物の濃度を示す。また、図中の枠線は、本発明が規定する濃度分布の範囲（即ち、基板表面を基点とした場合に、深さ方向で０．３μｍ以上、０．５μｍ以下の範囲内で、Ｎ型不純物の濃度が５×１０17個／ｃｍ3以上、３×１０19個／ｃｍ3以下）を示す。なお、この図４（ａ）における横軸と縦軸及び枠線の説明は、後述する図５〜図１０、図１２の各図の（ａ）においても同じである。
【００２８】
図４（ｂ）は、本発明の第１実施例におけるホール素子５０のオフセット電圧Ｖｏのバラツキを示す図である。この図４（ｂ）において、横軸はホール素子５０のオフセット電圧Ｖｏを示し、縦軸はホール素子５０の個数を示す。なお、この図４（ｂ）における横軸と縦軸及び枠線の説明は、後述する図５〜図１０、図１２の各図の（ｂ）においても同じである。
【００２９】
図４（ａ）に示すように、この第１実施例によれば、第２のＮ型拡散領域２０におけるＮ型不純物の濃度は、本発明が規定する枠線の範囲内であった。また、図４（ｂ）に示すように、この第１実施例によれば、オフセット電圧Ｖｏのバラツキは±２ｍＶ以内であった。
（１．２）第２実施例
この第２実施例は、第１実施例で説明したイオン注入の条件を変更したものである。
【００３０】
即ち、上記の実施形態に係る製造方法において、半導体基板１を第２のレジストで被覆した後、加速エネルギーが７００ｋｅＶ、面密度が１×１０14個／ｃｍ2である第１の条件と、加速エネルギー１８０ｋｅＶ、面密度が１×１０14個／ｃｍ2である第２の条件で、第２のＮ型拡散領域の形成予定位置にリンをイオン注入する。
ここでも、第１の条件によるイオン注入と、第２の条件によるイオン注入とを、例えば、イオン注入装置のチャンバー内で連続して行う。さらに、Ｐ型ウェル領域を形成するためのボロン等のイオン注入を行ったのち、注入ダメージ回復用の熱処理を施す。これにより、図２（ｂ）に示したように、半導体基板１にＮ+領域２１とＰ型ウェル領域７０とを形成する。
【００３１】
これ以降の工程は、上記の実施形態で説明した通りである。この第２実施例においても、既知のプロセス技術にて配線加工を施した後、図３に示した方法でオフセット電圧Ｖｏを測定した。
図５（ａ）は、本発明の第２実施例における第２のＮ型拡散領域２０の深さ方向の濃度分布を示す図である。図５（ｂ）は、本発明の第２実施例におけるホール素子５０のオフセット電圧Ｖｏのバラツキを示す図である。図５（ａ）に示すように、この第２実施例によれば、第２のＮ型拡散領域２０におけるＮ型不純物の濃度は、本発明が規定する枠線の範囲内であった。また、図５（ｂ）に示すように、この第２実施例によれば、オフセット電圧Ｖｏのバラツキは±２ｍＶ以内であった。
（１．３）第３実施例
この第３実施例も、第１実施例で説明したイオン注入の条件を変更したものである。
【００３２】
即ち、上記の実施形態に係る製造方法において、半導体基板１を第２のレジストで被覆した後、加速エネルギーが１８０ｋｅＶ、面密度が２×１０14個／ｃｍ2の条件で、第２のＮ型拡散領域の形成予定位置にリンをイオン注入する。ここでは、第１実施例、第２実施例と異なり、イオン注入の条件は１種類である。つまり、第１の条件と第２の条件とによるイオン注入ではなく、単一の条件によるイオン注入である。次に、Ｐ型ウェル領域を形成するためのボロン等のイオン注入を行ったのち、注入ダメージ回復用の熱処理を施す。これにより、図２（ｂ）に示したように、半導体基板１にＮ+領域２１とＰ型ウェル領域７０とを形成する。
【００３３】
これ以降の工程は、上記の実施形態で説明した通りである。この第３実施例においても、既知のプロセス技術にて配線加工を施した後、図３に示した方法でオフセット電圧Ｖｏを測定した。
図６（ａ）は、本発明の第３実施例における第２のＮ型拡散領域２０の深さ方向の濃度分布を示す図である。図６（ｂ）は、本発明の第３実施例におけるホール素子５０のオフセット電圧Ｖｏのバラツキを示す図である。図６（ａ）に示すように、この第３実施例によれば、第２のＮ型拡散領域２０におけるＮ型不純物の濃度は、本発明が規定する枠線の範囲内であった。また、図６（ｂ）に示すように、この第３実施例によれば、オフセット電圧Ｖｏのバラツキは±２ｍＶ以内であった。
（１．４）第４実施例
この第４実施例も、第１実施例で説明したイオン注入の条件を変更したものである。
【００３４】
即ち、上記の実施形態に係る製造方法において、半導体基板１を第２のレジストで被覆した後、加速エネルギーが１８０ｋｅＶ、面密度が４×１０14個／ｃｍ2の条件で、第２のＮ型拡散領域の形成予定位置にリンをイオン注入する。この第４実施例は、第３実施例と同じように単一の条件によるイオン注入である。次に、Ｐ型ウェル領域を形成するためのボロン等のイオン注入を行ったのち、注入ダメージ回復用の熱処理を施す。これにより、図２（ｂ）に示したように、半導体基板１にＮ+領域２１とＰ型ウェル領域７０とを形成する。
【００３５】
これ以降の工程は、上記の実施形態で説明した通りである。この第４実施例においても、既知のプロセス技術にて配線加工を施した後、図３に示した方法でオフセット電圧Ｖｏを測定した。
図７（ａ）は、本発明の第４実施例における第２のＮ型拡散領域２０の深さ方向の濃度分布を示す図である。図７（ｂ）は、本発明の第４実施例におけるホール素子５０のオフセット電圧Ｖｏのバラツキを示す図である。図７（ａ）に示すように、この第４実施例によれば、第２のＮ型拡散領域２０におけるＮ型不純物の濃度は、本発明が規定する枠線の範囲内であった。また、図７（ｂ）に示すように、この第４実施例によれば、オフセット電圧Ｖｏのバラツキは±２ｍＶ以内であった。
（１．５）第５実施例
この第５実施例も、第１実施例で説明したイオン注入の条件を変更したものである。
【００３６】
即ち、上記の実施形態に係る製造方法において、半導体基板１を第２のレジストで被覆した後、加速エネルギーが１８０ｋｅＶ、面密度が９×１０14個／ｃｍ2の条件で、第２のＮ型拡散領域の形成予定位置にリンをイオン注入する。この第５実施例も、第３、第４実施例と同じように単一の条件によるイオン注入である。次に、Ｐ型ウェル領域を形成するためのボロン等のイオン注入を行ったのち、注入ダメージ回復用の熱処理を施す。これにより、図２（ｂ）に示したように、半導体基板１にＮ+領域２１とＰ型ウェル領域７０とを形成する。
【００３７】
これ以降の工程は、上記の実施形態で説明した通りである。この第５実施例においても、既知のプロセス技術にて配線加工を施した後、図３に示した方法でオフセット電圧Ｖｏを測定した。
図８（ａ）は、本発明の第５実施例における第２のＮ型拡散領域２０の深さ方向の濃度分布を示す図である。図８（ｂ）は、本発明の第５実施例におけるホール素子５０のオフセット電圧Ｖｏのバラツキを示す図である。図８（ａ）に示すように、この第５実施例によれば、第２のＮ型拡散領域２０におけるＮ型不純物の濃度は、本発明が規定する枠線の範囲内であった。また、図８（ｂ）に示すように、この第５実施例によれば、オフセット電圧Ｖｏのバラツキは±２ｍＶ以内であった。
（１．６）第６実施例
この第６実施例も、第１実施例で説明したイオン注入の条件を変更したものである。
【００３８】
即ち、上記の実施形態に係る製造方法において、半導体基板１を第２のレジストで被覆した後、加速エネルギーが１００ｋｅＶ、面密度が４×１０14個／ｃｍ2の条件で、第２のＮ型拡散領域の形成予定位置にリンをイオン注入する。この第６実施例も、第３〜第５実施例と同じように単一の条件によるイオン注入である。次に、Ｐ型ウェル領域を形成するためのボロン等のイオン注入を行ったのち、注入ダメージ回復用の熱処理を施す。これにより、図２（ｂ）に示したように、半導体基板１にＮ+領域２１とＰ型ウェル領域７０とを形成する。
【００３９】
これ以降の工程は、上記の実施形態で説明した通りである。この第６実施例においても、既知のプロセス技術にて配線加工を施した後、図３に示した方法でオフセット電圧Ｖｏを測定した。
図９（ａ）は、本発明の第６実施例における第２のＮ型拡散領域２０の深さ方向の濃度分布を示す図である。図９（ｂ）は、本発明の第６実施例におけるホール素子５０のオフセット電圧Ｖｏのバラツキを示す図である。図９（ａ）に示すように、この第６実施例によれば、第２のＮ型拡散領域２０におけるＮ型不純物の濃度は、本発明が規定する枠線の範囲内であった。また、図９（ｂ）に示すように、この第６実施例によれば、オフセット電圧Ｖｏのバラツキは±２ｍＶ以内であった。
（１．７）第７実施例
この第７実施例も、第１実施例で説明したイオン注入の条件を変更したものである。
【００４０】
即ち、上記の実施形態に係る製造方法において、半導体基板１を第２のレジストで被覆した後、加速エネルギーが２６０ｋｅＶ、面密度が４×１０14個／ｃｍ2の条件で、第２のＮ型拡散領域の形成予定位置にリンをイオン注入する。この第７実施例も、第３〜第６実施例と同じように単一の条件によるイオン注入である。次に、Ｐ型ウェル領域を形成するためのボロン等のイオン注入を行ったのち、注入ダメージ回復用の熱処理を施す。これにより、図２（ｂ）に示したように、半導体基板１にＮ+領域２１とＰ型ウェル領域７０とを形成する。
【００４１】
これ以降の工程は、上記の実施形態で説明した通りである。この第７実施例においても、既知のプロセス技術にて配線加工を施した後、図３に示した方法でオフセット電圧Ｖｏを測定した。
図１０（ａ）は、本発明の第７実施例における第２のＮ型拡散領域２０の深さ方向の濃度分布を示す図である。図１０（ｂ）は、本発明の第７実施例におけるホール素子５０のオフセット電圧Ｖｏのバラツキを示す図である。図１０（ａ）に示すように、この第７実施例によれば、第２のＮ型拡散領域２０におけるＮ型不純物の濃度は、本発明が規定する枠線の範囲内であった。また、図１０（ｂ）に示すように、この第７実施例によれば、オフセット電圧Ｖｏのバラツキは±２ｍＶ以内であった。
（１．８）比較例
次に、本発明の比較例について説明する。図１１は、本発明の比較例に係る半導体装置２００の構成例を示す断面図である。図１１に示すように、この比較例に係る半導体装置２００は、本発明の実施形態に係る半導体装置１００と異なり、Ｎ+領域２１が設けられていない。このような構造は、上記の実施形態に係る製造方法において、Ｎ+領域２１を形成するためのイオン注入を行わないことで形成することができる。
【００４２】
即ち、比較例では、上記の実施形態で説明した製造方法において、半導体基板１を第２のレジストで被覆した後、Ｎ+領域２１を形成するためのイオン注入を行うことなく、Ｐ型ウェル領域を形成するためのボロン等のイオン注入を行う。その後、注入ダメージ回復用の熱処理を施す。これにより、図１１に示すように、半導体基板１にＰ型ウェル領域７０を形成する。これ以降の工程は、上記の実施形態で説明した通りである。この比較例においても、既知のプロセス技術にて配線加工を施した後、図３に示した方法でオフセット電圧Ｖｏを測定した。
【００４３】
図１２（ａ）は、本発明の比較例における第２のＮ型拡散領域２０の深さ方向の濃度分布を示す図である。図１２（ｂ）は、本発明の比較例におけるホール素子５０のオフセット電圧Ｖｏのバラツキを示す図である。図１２（ａ）に示すように、この比較例によれば、Ｎ++領域２２と、その直下におけるＮ型不純物の濃度は、本発明が規定する枠線の範囲外であった。また、図１２（ｂ）に示すように、この比較例によれば、オフセット電圧Ｖｏのバラツキは±２ｍＶよりも大きく、±５ｍＶ以内であった。
（１．９）まとめ
表１は、本発明の第１〜第７実施例と比較例とを対比した表である。
【００４４】
【表１】
2012204616.tif 000003
【００４５】
この表１において、「第１の条件」「第２の条件」は、上述したようにＮ+領域２１を形成するためのイオン注入の条件のことを示す。また、「濃度分布」とは、深さ方向におけるＮ型不純物の濃度分布のことを示す。この濃度分布が、基板表面１ａを基点とした場合に、深さ方向で０．３μｍ以上、０．５μｍ以下の範囲内で、５×１０17個／ｃｍ3以上、３×１０19個／ｃｍ3以下（つまり、図５〜図１０、図１２の各図の（ａ）に示した枠線の範囲内）であれば、枠内と表記し、この範囲外にあれば枠外と表記した。「Ｖｏバラツキ」は、オフセット電圧Ｖｏのバラツキのことを示す。
【００４６】
表１に示すように、不純物濃度の分布を枠内とするためには、Ｎ+領域２１を形成するためのイオン注入工程が必要である。また、このイオン注入工程により、不純物濃度の分布が枠内にあれば、ホール素子５０のオフセット電圧Ｖｏのバラツキを低減することができる。
以上説明したように、本発明の実施形態によれば、第２のＮ型拡散領域２０におけるＮ型不純物の濃度分布を所定の深さで、所定の濃度となるように（即ち、基板表面を基点とした場合に、深さ方向で０．３μｍ以上、０．５μｍ以下の範囲内で、５×１０17個／ｃｍ3以上、３×１０19個／ｃｍ3以下となるように）規定する。これにより、ホール素子５０のオフセット電圧Ｖｏを低減することができ、そのばらつきを小さくすることができる。従来の技術と比べて、オフセット電圧Ｖｏの低減を目的に、例えば補償回路や拡散領域よりも深い溝等、特別な回路・構造を追加する必要がないため、コストの増大を抑えつつ、ホール素子５０のオフセット電圧Ｖｏを低減することができる。
（２）その他の実施形態
なお、上記の実施形態では、本発明をホール素子５０と周辺回路とを混載した半導体装置に適用する場合について説明した。しかしながら、本発明はこれに限られることはない。本発明は、個別部品（所謂、ディスクリート）としてのホール素子５０にも適用可能である。この場合は、図１（ａ）及び（ｂ）に示した半導体基板１において、周辺回路を構成するＭＯＳトランジスタ等は存在しない構成となる。このような場合であっても、上記の実施形態と同様に、コストの増大を抑えつつ、ホール素子のオフセット電圧Ｖｏを低減することができる。
【００４７】
また、上記の実施形態では、本発明の第１導電型がＮ型である場合について説明した。しかしながら、本発明はこれに限られることはない。第１導電型はＰ型であってもよい。この場合は、上記の実施形態において、Ｎ型がＰ型になると共にＰ型がＮ型になり、Ｎ型のホール素子５０はＰ型のホール素子となる。この場合も、上記の実施形態と同様に、コストの増大を抑えつつ、Ｐ型のホール素子のオフセット電圧Ｖｏを低減することができる。
【符号の説明】
【００４８】
１  半導体基板
１ａ  基板表面
１ｂ  基板裏面
１０  第１のＮ型拡散領域（Ｎ-領域、感磁部）
１０ｂ  底部
２０  第２のＮ型拡散領域（入出力端子部）
２１  Ｎ+領域
２２  Ｎ++領域
３０  ＳＴＩ領域
３０ｂ  底部
６０  ＭＯＳトランジスタ
６１  ゲート電極
６３  サイドウォール
６５  ソース
６７  ドレイン
７０  Ｐ型ウェル領域
１００  半導体装置
【図１】
2012204616.tif 000004
【図２】
2012204616.tif 000005
【図３】
2012204616.tif 000006
【図４】
2012204616.tif 000007
【図５】
2012204616.tif 000008
【図６】
2012204616.tif 000009
【図７】
2012204616.tif 000010
【図８】
2012204616.tif 000011
【図９】
2012204616.tif 000012
【図１０】
2012204616.tif 000013
【図１１】
2012204616.tif 000014
【図１２】
2012204616.tif 000015