(57)【要約】【課題】固体撮像装置を大型化させることなく、Ａ／Ｄ変換回路の動作に起因する入力およびＧＮＤの電圧レベルの変動を低減し、出力するデジタル値の変動（誤差）を低減することができる固体撮像装置を提供する。【解決手段】光電変換素子のリセット信号と画素信号とを出力する画素が二次元の行列状に複数配置された画素部と、所定の１つの画素からのリセット信号および画素信号が順次入力される第１の容量と、画素信号とリセット信号との差を保持する第２の容量とを具備し、差分信号を出力するアナログ信号処理部と、差分信号の大きさに応じた遅延時間でパルス信号を遅延させる遅延素子がリング状に複数段接続された遅延回路と、パルス信号の遅延回路内の伝播を検出した結果に基づいたデジタル信号を生成するアナログ・デジタル変換器と、アナログ信号処理期間とサンプリング期間とで第１の容量の接続を切り替える切り替え回路と、を備える。【選択図】図１
2012147164.tif 000002
【特許請求の範囲】
【請求項１】
光電変換素子を有し、該光電変換素子をリセットしたときのリセット信号と、該光電変換素子に入射した光量に応じた画素信号とを出力する画素が、二次元の行列状に複数配置された画素部と、
アナログ信号処理期間の間に、前記複数の画素の内、所定の１つの画素からの前記リセット信号および前記画素信号が順次入力される第１の容量と、前記画素信号と前記リセット信号との差を保持する第２の容量と、を具備し、前記画素信号と前記リセット信号の差に応じた差分信号を出力する、アナログ信号処理部と、
前記アナログ信号処理部から出力された差分信号の大きさに応じた遅延時間でパルス信号を遅延させる遅延素子がリング状に複数段接続された遅延回路と、
サンプリング期間の間に前記パルス信号が前記遅延回路内の前記遅延素子を伝播した段数を検出し、該検出した段数に基づいたデジタル信号を生成するアナログ・デジタル変換器と、
前記アナログ信号処理期間の間は、前記第１の容量に前記所定の１つの画素からの前記リセット信号および前記画素信号が順次入力され、該第１の容量に入力された前記画素信号と前記リセット信号との差が前記第２の容量に入力されるように、該第１の容量が前記所定の１つの画素と前記第２の容量との間に接続され、前記サンプリング期間の間は、前記第１の容量が前記遅延回路内の前記複数の遅延素子のそれぞれの電源端子に接続されるように、前記第１の容量の接続を切り替える切り替え回路と、
を備え、
前記アナログ信号処理部、前記遅延回路、前記アナログ・デジタル変換器、および前記切り替え回路は、
前記画素部の所定の１列毎または所定の複数列毎に配置され、
前記画素部内の所定の１列または所定の複数列の画素は、それぞれ対応する１つの前記アナログ信号処理部に前記リセット信号および前記画素信号を出力する、
ことを特徴とする固体撮像装置。
【請求項２】
前記切り替え回路は、
前記複数の遅延素子の電源端子の内、電位の高い側の端子と、前記第１の容量の端子の内、電位の高い側の端子とを接続し、前記複数の遅延素子の電源端子の内、電位の低い側の端子と、前記第１の容量の端子の内、電位の低い側の端子とを接続するように、前記第１の容量の端子の接続を切り替える、
ことを特徴とする請求項１に記載の固体撮像装置。
【請求項３】
前記切り替え回路は、
前記サンプリング期間が開始される前に、前記第１の容量の電位の高い側の端子を、所定の基準電源に接続し、
前記サンプリング期間に先立って前記第１の容量に前記所定の基準電源の電位を保持させる、
ことを特徴とする請求項１または請求項２に記載の固体撮像装置。
【請求項４】
前記所定の基準電源は、
前記アナログ信号処理部に供給される基準電源である、
ことを特徴とする請求項３に記載の固体撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、特にデジタルスチルカメラ、カムコーダ、内視鏡などの撮像信号処理に適用されるＡ／Ｄ変換回路を搭載した固体撮像装置に関する。
【背景技術】
【０００２】
近年、デジタルスチルカメラ、カムコーダ、内視鏡などに代表される撮像装置には、ＣＣＤ（Ｃｈａｒｇｅ  Ｃｏｐｌｅｄ  Ｄｅｖｉｃｅ：電荷結合素子）イメージセンサや、ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ−Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ：相補型金属酸化膜半導体）イメージセンサに代表される固体撮像装置が搭載されている。これらの撮像装置は国内外で普及しており、撮像装置のさらなる小型化、低消費電力化への要求が高まっている。
【０００３】
固体撮像装置の小型化、低消費電力化への対応として、例えば、特許文献１のように、ＣＤＳ（Ｃｏｒｒｅｌａｔｅｄ  Ｄｏｕｂｌｅ  Ｓａｍｐｌｉｎｇ：相関二重サンプリング）回路とＡ／Ｄ（Ａｎａｌｏｇ  ｔｏ  Ｄｉｇｉｔａｌ：アナログ・デジタル）変換器とを、複数搭載した固体撮像装置が提案されている。特許文献１に開示された固体撮像装置では、２次元の行列状に配置した画素の列毎にＣＤＳ回路とＡ／Ｄ変換器とを配置する。そして、それぞれのＡ／Ｄ変換器には、画素から出力された電圧（以下、「画素信号」という）が、ＣＤＳ回路を介して入力され、入力された画素信号をアナログ・デジタル変換することによって、高Ｓ／Ｎ（Ｓｉｇｎａｌ−ｔｏ−Ｎｏｉｓｅ  ｒａｔｉｏ）のデジタル画像信号を得ようとするものである。
【０００４】
また、固体撮像装置に搭載するＡ／Ｄ変換器として、デジタル回路で構成された時間軸計測（Ｔｉｍｅ  ｔｏ  Ｄｉｇｉｔａｌ  Ｃｏｎｖｅｒｔｅｒ）型Ａ／Ｄ変換器を適用することも考えられる。この時間軸計測型Ａ／Ｄ変換器（以下、「Ａ／Ｄ変換回路」という）は、入力された画素信号に応じた周波数のパルスを出力し、このパルスをカウンタがカウントすることによって、画素信号をアナログ・デジタル変換したデジタル画像信号を出力するものである。
【０００５】
図７は、Ａ／Ｄ変換回路（時間軸計測型Ａ／Ｄ変換器）の概略構成を示したブロック図である。図７に示したＡ／Ｄ変換回路は、遅延回路１１と、カウンタ１２と、ラッチ回路１３と、ラッチ＆エンコーダ回路１４とを備えている。
【０００６】
遅延回路１１は、リング状に接続された複数の遅延素子（図７においては、１つの遅延素子ＡＮＤ１と複数の遅延素子ＤＵ１）によって構成される。遅延回路１１内の各遅延素子には、アナログ・デジタル変換の対象となる画素信号が、入力信号Ｖｉｎとして供給される。遅延回路１１内の各遅延素子は、供給された入力信号Ｖｉｎを電源電圧として、その信号レベルとＧＮＤ間の電圧差に応じた遅延時間で入力パルスφＰＬを遅延させる。そして、遅延回路１１は、各遅延素子の遅延時間に応じた周波数を有するパルス信号φＣＫを発生する。
【０００７】
カウンタ１２は、遅延回路１１が発生したパルス信号φＣＫ、すなわち、入力パルスφＰＬが遅延回路１１内を周回した周回数を計数し、その計数結果をデジタル信号φＤ１として出力する。ラッチ回路１３は、カウンタ１２から出力されたデジタル信号φＤ１を保持（ラッチ）し、保持したデジタル信号をデジタル信号φＤ２として出力する。ラッチ＆エンコーダ回路１４は、遅延回路１１内の各遅延素子の出力を取り込み、入力パルスφＰＬが通過した遅延回路１１内の遅延素子の通過段数、すなわち、パルス信号φＣＫの遅延回路１１内の位置情報を検出し、その検出結果をデジタル信号φＤ３として出力する。
【０００８】
Ａ／Ｄ変換回路は、ラッチ回路１３の出力であるデジタル信号φＤ２を上位ビットのデータとし、ラッチ＆エンコーダ回路１４の出力であるデジタル信号φＤ３を下位ビットのデータとして、入力信号Ｖｉｎの信号レベル、すなわち、画素信号に応じたデジタル信号φＤ４を出力する。このデジタル信号φＤ４が、Ａ／Ｄ変換回路によってアナログ・デジタル変換されたデジタル画像信号（デジタル値）である。
【０００９】
ここで、図７に示したＡ／Ｄ変換回路を、２次元の行列状に配置した画素の列毎に配置した固体撮像装置について説明する。図８は、Ａ／Ｄ変換回路（時間軸計測型Ａ／Ｄ変換器）を画素の列毎に配置した固体撮像装置の概略構成を示したブロック図である。図８に示した固体撮像装置は、複数の画素２が行列状に配置された画素部１と、信号処理部３と、垂直駆動部７と、水平駆動部８と、制御回路９とを備えている。また、信号処理部３は、複数のＣＤＳ回路５１〜５４と、複数のＡ／Ｄ変換回路４１〜４４とを備えている。
【００１０】
また、それぞれのＡ／Ｄ変換回路４１〜４４は、遅延回路４１１〜４４１と、パルス通過段数検出回路部４１２〜４４２とを備えている。なお、Ａ／Ｄ変換回路４１〜４４に備えた、遅延回路４１１〜４４１のそれぞれは、図７に示したＡ／Ｄ変換回路に備えた遅延回路１１と同様の構成である。また、パルス通過段数検出回路部４１２〜４４２のそれぞれは、図７に示したＡ／Ｄ変換回路におけるカウンタ１２と、ラッチ回路１３と、ラッチ＆エンコーダ回路１４とを併せた構成の回路である。
【００１１】
図８に示した固体撮像装置のようにＡ／Ｄ変換回路を画素部の列毎に配置する場合、例えば、数μｍ幅の狭小の範囲に、例えば、数百から数千のＡ／Ｄ変換回路を配置することになる。この場合、ＧＮＤ配線をＡ／Ｄ変換回路毎に分けて配線すると、配線の領域が増大してしまうため、図８に示した固体撮像装置のように、全てのＡ／Ｄ変換回路４１〜４４で共通のＧＮＤ配線を配線することとなる。また、それぞれのＡ／Ｄ変換回路４１〜４４に入力する画素信号の配線も、数μｍ幅の狭小の範囲を通るように配線することになる。
【００１２】
上記に述べたように、Ａ／Ｄ変換回路は、画素信号（入力信号Ｖｉｎ）の信号レベルとＧＮＤ間の電圧差に応じた遅延時間で周回する入力パルスφＰＬの周回数と遅延素子の通過段数に応じたデジタル信号φＤ４を出力する。このため、Ａ／Ｄ変換回路の動作電流は、入力信号Ｖｉｎの信号レベルや配線のインピーダンスなどによって変化する。また、入力パルスφＰＬが複数の遅延素子（遅延素子ＡＮＤ１および遅延素子ＤＵ１）を通過している状況に応じても、Ａ／Ｄ変換回路の動作電流は、時間的にも変動する。
【００１３】
より具体的には、遅延回路４１１〜４４１に入力される入力信号の信号レベル、および入力パルスφＰＬの通過に伴う複数の遅延素子の動作状況によって、Ａ／Ｄ変換回路４１が備える遅延回路４１１のＧＮＤ配線に流れる電流Ｉｔ１と、Ａ／Ｄ変換回路４２が備える遅延回路４２１のＧＮＤ配線に流れる電流Ｉｔ２と、Ａ／Ｄ変換回路４３が備える遅延回路４３１のＧＮＤ配線に流れる電流Ｉｔ３と、Ａ／Ｄ変換回路４４が備える遅延回路４４１のＧＮＤ配線に流れる電流Ｉｔ４とが変化する。このように、全ての列に共通して配線されたＧＮＤ配線に流れる電流は、１行毎の入力信号の信号レベル、すなわち、画素信号の信号レベルによって変化する。
【００１４】
また、遅延回路４１１〜４４１に入力される入力信号の信号レベル、および入力パルスφＰＬの通過に伴う複数の遅延素子の動作状況によって、ＣＤＳ回路５１から遅延回路４１１への入力配線に流れる電流Ｉ１と、ＣＤＳ回路５２から遅延回路４２１への入力配線に流れる電流Ｉ２と、ＣＤＳ回路５３から遅延回路４３１への入力配線に流れる電流Ｉ３と、ＣＤＳ回路５４から遅延回路４４１への入力配線に流れる電流Ｉ４とが変化する。
【００１５】
この電流の変化によって、それぞれのＡ／Ｄ変換回路４１〜４４の入力配線およびＧＮＤ配線の抵抗成分での電圧降下の電圧が変わり、各遅延回路４１１〜４４１の入力およびＧＮＤの電圧レベルが変化する。この各遅延回路４１１〜４４１の入力およびＧＮＤ電圧の変動により、遅延回路での遅延時間が同じ入力信号（例えば、同じ入力信号Ｖｉｎ）をＡ／Ｄ変換する場合でも、同時に読み出している画素部１の同じ行の他の列の画素２から出力される画素信号の信号レベルによって、それぞれのＡ／Ｄ変換回路４１〜４４から出力されるアナログ・デジタル変換後のデジタル信号φＤ４が変わってしまう。このため、図９に示すように、画素部１内で画素２毎にデジタル画像信号（デジタル値）が変動してしまう。
【００１６】
図９は、時間軸計測型Ａ／Ｄ変換器（Ａ／Ｄ変換回路４１〜４４）から出力されるデジタル値が画素２毎に変動する場合の一例を模式的に示した図である。図９（ａ）は、画素部１内に４行４列に配置されたそれぞれの画素２に入射した光の量を模式的に示した図である。また、図９（ｂ）は、画素２から出力された入射光量に応じた画素信号を各画素列に対応したＡ／Ｄ変換回路によってアナログ・デジタル変換した後のデジタル値の大きさを模式的に示した図である。なお、以下の説明においては、画素２の符号の後に付加した“（）：括弧”内に、画素部１の行番号と列番号とを表す数字を表して、画素２のそれぞれの位置を示して説明する。“（）：括弧”内の最初の数字が行番号、最後の数字が列番号を示す。例えば、２行３列目の画素２は、画素２（２，３）と表す。
【００１７】
図９（ａ）では、各画素２の色が黒色から白色に変化するにつれて、画素２の入射光量が多くなっている様子を示している。また、図９（ｂ）では、各画素２に対応する色が黒色から白色に変化するにつれて、それぞれの画素２から出力された画素信号をアナログ・デジタル変換した後のデジタル値が大きくなっている様子を示している。すなわち、黒色は画素２への入射光量が少なくデジタル値が小さい状態、白色は画素２への入射光量が多くデジタル値が大きい状態を示している。
【００１８】
図９（ａ）では、入射光量が２つの状態である場合を示している。より具体的には、画素２（１，１）、画素２（１，２）、画素２（１，３）、画素２（２，２）、画素２（２，３）、および画素２（３，３）の入射光量が多く、画素２（１，４）、画素２（２，１）、画素２（２，４）、画素２（３，１）、画素２（３，２）、画素２（３，４）、画素２（４，１）、画素２（４，２）、画素２（４，３）、および画素２（４，４）の入射光量が少ない状態を示している。
【００１９】
各画素列に対応したＡ／Ｄ変換回路の動作電流が同一である場合には、図９（ａ）と同様の傾向を持つデジタル値が出力されるはずである。しかし、実際は、Ａ／Ｄ変換回路の動作電流の変動によって、図９（ｂ）に示したように、アナログ・デジタル変換後のデジタル値は、それぞれ異なる大きさの値となってしまう。例えば、図９（ａ）に示したように、画素２（３，１）と画素２（３，２）との入射光量は同じ量であるが、画素２（３，１）に対応したデジタル値と画素２（３，２）に対応したデジタル値とは異なる値となってしまう。
【００２０】
このように、画素２の入射光量が同じ量であり、それぞれの画素２が同じ信号レベルの画素信号を出力した場合であっても、画素部１の同じ行に配置されている他の列の画素２が出力する画素信号の信号レベルによって、アナログ・デジタル変換後のデジタル値の大きさが異なってしまう。
【００２１】
このような、遅延回路の入力およびＧＮＤの電圧レベルの変動に対応するため、特許文献２のような技術が開示されている。特許文献２に開示されているＡ／Ｄ変換回路では、図１０に示したように、入力信号Ｖｉｎを一旦バッファに入力し、このバッファの出力信号線とＧＮＤ信号線との間に容量（コンデンサ）を接続している。そして、遅延回路内の各遅延素子には、バッファの出力が電源電圧として供給される構成としている。この構成は、入力信号Ｖｉｎの信号線とＧＮＤ信号線との間にバイパスコンデンサを配置したのと同様の構成である。特許文献２の技術では、このような構成によって、Ａ／Ｄ変換回路の入力信号ＶｉｎおよびＧＮＤの電圧レベルの変動を抑えようとするものである。
【先行技術文献】
【特許文献】
【００２２】
【特許文献１】特開２００５−３４７９３２号公報
【特許文献２】特開２０１０−１４１６８５号公報
【発明の概要】
【発明が解決しようとする課題】
【００２３】
しかしながら、一般的にコンデンサを、ＣＭＯＳのデジタル回路で実現するために必要な回路面積は、他のデジタル回路（例えば、遅延素子ＤＵ１）に比べて非常に大きい。従って、図１０に示した特許文献２で開示された構成のＡ／Ｄ変換回路の回路面積も大きくなってしまう。このため、特許文献１に開示されたような、画素部の列毎にＡ／Ｄ変換回路を配置する固体撮像装置に、特許文献２で開示された構成のＡ／Ｄ変換回路をそのまま適用して画素部の列毎に搭載すると、固体撮像装置の回路面積が大きくなり、固体撮像装置が大型化してしまうという問題がある。特に、近年の固体撮像装置では高画素数化の傾向があり、この高画素数化に伴って画素部の列毎に搭載するＡ／Ｄ変換回路の数が増加すると、Ａ／Ｄ変換回路を搭載した固体撮像装置自体を実現することができないということにもなる。
【００２４】
本発明は、上記の課題認識に基づいてなされたものであり、列毎にＡ／Ｄ変換回路を搭載する場合でも、固体撮像装置を大型化させることなく、各列のＡ／Ｄ変換回路の動作に起因する入力およびＧＮＤの電圧レベルの変動を低減し、各列に備えたＡ／Ｄ変換回路から出力されるデジタル値の変動（誤差）を低減することができる固体撮像装置を提供することを目的としている。
【課題を解決するための手段】
【００２５】
上記の課題を解決するため、本発明の固体撮像装置は、光電変換素子を有し、該光電変換素子をリセットしたときのリセット信号と、該光電変換素子に入射した光量に応じた画素信号とを出力する画素が、二次元の行列状に複数配置された画素部と、アナログ信号処理期間の間に、前記複数の画素の内、所定の１つの画素からの前記リセット信号および前記画素信号が順次入力される第１の容量と、前記画素信号と前記リセット信号との差を保持する第２の容量と、を具備し、前記画素信号と前記リセット信号の差に応じた差分信号を出力する、アナログ信号処理部と、前記アナログ信号処理部から出力された差分信号の大きさに応じた遅延時間でパルス信号を遅延させる遅延素子がリング状に複数段接続された遅延回路と、サンプリング期間の間に前記パルス信号が前記遅延回路内の前記遅延素子を伝播した段数を検出し、該検出した段数に基づいたデジタル信号を生成するアナログ・デジタル変換器と、前記アナログ信号処理期間の間は、前記第１の容量に前記所定の１つの画素からの前記リセット信号および前記画素信号が順次入力され、該第１の容量に入力された前記画素信号と前記リセット信号との差が前記第２の容量に入力されるように、該第１の容量が前記所定の１つの画素と前記第２の容量との間に接続され、前記サンプリング期間の間は、前記第１の容量が前記遅延回路内の前記複数の遅延素子のそれぞれの電源端子に接続されるように、前記第１の容量の接続を切り替える切り替え回路と、を備え、前記アナログ信号処理部、前記遅延回路、前記アナログ・デジタル変換器、および前記切り替え回路は、前記画素部の所定の１列毎または所定の複数列毎に配置され、前記画素部内の所定の１列または所定の複数列の画素は、それぞれ対応する１つの前記アナログ信号処理部に前記リセット信号および前記画素信号を出力する、ことを特徴とする。
【００２６】
また、本発明の前記切り替え回路は、前記複数の遅延素子の電源端子の内、電位の高い側の端子と、前記第１の容量の端子の内、電位の高い側の端子とを接続し、前記複数の遅延素子の電源端子の内、電位の低い側の端子と、前記第１の容量の端子の内、電位の低い側の端子とを接続するように、前記第１の容量の端子の接続を切り替える、ことを特徴とする。
【００２７】
また、本発明の前記切り替え回路は、前記サンプリング期間が開始される前に、前記第１の容量の電位の高い側の端子を、所定の基準電源に接続し、前記サンプリング期間に先立って前記第１の容量に前記所定の基準電源の電位を保持させる、ことを特徴とする。
【００２８】
また、本発明の前記所定の基準電源は、前記アナログ信号処理部に供給される基準電源である、ことを特徴とする。
【発明の効果】
【００２９】
本発明によれば、列毎にＡ／Ｄ変換回路を搭載する場合でも、固体撮像装置を大型化させることなく、各列のＡ／Ｄ変換回路の動作に起因する入力およびＧＮＤの電圧レベルの変動を低減し、各列に備えたＡ／Ｄ変換回路から出力されるデジタル値の変動（誤差）を低減することができるという効果が得られる。
【図面の簡単な説明】
【００３０】
【図１】本発明の第１の実施形態における固体撮像装置の概略構成を示したブロック図である。
【図２】本第１の実施形態の固体撮像装置に具備された信号処理部の第１の概略構成を示したブロック図である。
【図３】本第１の実施形態の固体撮像装置に具備された第１の構成の信号処理部における動作タイミングを示したタイミングチャートである。
【図４】本第１の実施形態の固体撮像装置に具備された信号処理部の第２の概略構成を示したブロック図である。
【図５】本第２の実施形態の固体撮像装置に具備された信号処理部の概略構成を示したブロック図である。
【図６】本第２の実施形態の固体撮像装置に具備された信号処理部における動作タイミングを示したタイミングチャートである。
【図７】時間軸計測型Ａ／Ｄ変換器の概略構成を示したブロック図である。
【図８】時間軸計測型Ａ／Ｄ変換器を画素の列毎に配置した固体撮像装置の概略構成を示したブロック図である。
【図９】時間軸計測型Ａ／Ｄ変換器から出力されるデジタル値が画素毎に変動する場合の一例を模式的に示した図である。
【図１０】電圧レベルの変動に対応した従来のＡ／Ｄ変換器の概略構成を示したブロック図である。
【発明を実施するための形態】
【００３１】
＜第１の実施形態＞
以下、本発明の実施形態について、図面を参照して説明する。図１は、本第１の実施形態における固体撮像装置の概略構成を示したブロック図である。図１に示した固体撮像装置１００は、複数の画素２が行列状に配置された画素部１と、信号処理部３と、垂直駆動部７と、水平駆動部８と、制御回路９とを備えている。また、信号処理部３は、複数のアナログ信号処理回路５１〜５４と、複数のＡ／Ｄ変換回路４１〜４４と、複数の切り替え回路６１〜６４とを備えている。また、それぞれのＡ／Ｄ変換回路４１〜４４は、遅延回路４１１〜４４１と、パルス通過段数検出回路部４１２〜４４２とを備えている。なお、図１に示した固体撮像装置１００において、図８に示した固体撮像装置の構成要素と同様の構成要素には、同一の符号を付与している。
【００３２】
なお、以下の説明においては、固体撮像装置１００のアナログ信号処理回路として、ＣＤＳ回路を備えた場合について説明する。そして、アナログ信号処理回路５１〜５４をそれぞれ、ＣＤＳ回路５１〜５４と表す。また、以下の説明において、ＣＤＳ回路５１〜５４のいずれか１つを示すときには、「ＣＤＳ回路５」という。また、Ａ／Ｄ変換回路４１〜４４のいずれか１つを示すときには、「Ａ／Ｄ変換回路４」という。また、切り替え回路６１〜６４のいずれか１つを示すときには、「切り替え回路６」という。
【００３３】
画素２は、光電変換素子である。画素２は、垂直駆動部７によって自画素２が選択されると入射光量に応じたレベルの画素信号を出力する。
垂直駆動部７は、画素部１から読み出す画素２の行を選択する回路である。垂直駆動部７は、画素部１から読み出す画素２の行に応じた画素選択信号φＳＬを、画素部１に出力する。
【００３４】
信号処理部３は、画素部１の各列の画素２から出力された画素信号を処理し、さらにアナログ・デジタル変換した後のデジタル信号を、画素部１の各列のデジタル画像信号として出力する。なお、信号処理部３に関する詳細な説明は、後述する。
【００３５】
水平駆動部８は、信号処理部３から出力されたデジタル画像信号を、画素部１の列毎に出力させる回路である。水平駆動部８は、デジタル画像信号を出力する画素部１の列に応じた読み出し制御信号φＨを信号処理部３に出力する。
【００３６】
制御回路９は、信号処理部３における画像信号の処理タイミングを制御する回路である。制御回路９は、信号処理部３によって行う画像信号の処理タイミングに応じて、信号処理部３内のＣＤＳ回路５を制御するためのクランプ信号φＣＬＰおよびサンプル信号φＳＨと、信号処理部３内の切り替え回路６を制御するための切り替え信号φＰＣとを、信号処理部３に出力する。また、制御回路９は、画素部１の各列の画素２から信号処理部３に出力された画素信号をアナログ・デジタル変換するための入力パルスφＰＬを信号処理部３に出力する。なお、制御回路９における信号処理部３の制御タイミングに関する詳細な説明は、後述する。
【００３７】
信号処理部３内のＣＤＳ回路５１〜５４は、画素部１の列毎にそれぞれ配置され、制御回路９から入力されたクランプ信号φＣＬＰおよびサンプル信号φＳＨに応じて、画素２から読み出された画素信号を処理し、処理後の画素信号を、対応するＡ／Ｄ変換回路４１〜４４に出力する。なお、ＣＤＳ回路５１〜５４で示したＣＤＳ回路５に続く数字は、画素部１の列の番号を示す。
【００３８】
信号処理部３内のＡ／Ｄ変換回路４１〜４４は、画素部１の列毎にそれぞれ配置され、制御回路９から入力された入力パルスφＰＬに応じて、ＣＤＳ回路５１〜５４からそれぞれ入力された処理後の画素信号をアナログ・デジタル変換する時間軸計測型Ａ／Ｄ変換器である。Ａ／Ｄ変換回路４１〜４４は、アナログ・デジタル変換した後のデジタル値をデジタル画像信号として、水平駆動部８から入力された読み出し制御信号φＨに応じて順次出力する。なお、Ａ／Ｄ変換回路４１〜４４で示したＡ／Ｄ変換回路４に続く数字は、画素部１の列の番号を示す。
【００３９】
なお、Ａ／Ｄ変換回路４１〜４４に備えた、遅延回路４１１〜４４１のそれぞれは、図７に示したＡ／Ｄ変換回路に備えた遅延回路１１と同様の構成である。また、パルス通過段数検出回路部４１２〜４４２のそれぞれは、図７に示したＡ／Ｄ変換回路におけるカウンタ１２と、ラッチ回路１３と、ラッチ＆エンコーダ回路１４とを併せた構成の回路である。
【００４０】
信号処理部３内の切り替え回路６１〜６４は、画素部１の列毎にそれぞれ配置され、制御回路９から入力された切り替え信号φＰＣに応じて、ＣＤＳ回路５１〜５４内の容量の接続を切り替える回路である。ＣＤＳ回路５１〜５４は、切り替え回路６１〜６４による容量の接続の切り替えによって、Ａ／Ｄ変換回路４１〜４４のそれぞれに備えた遅延回路４１１〜４４１の入力およびＧＮＤの電圧レベルの変動を抑える構成に切り替わる。切り替え回路６は、制御回路９に応じて、Ａ／Ｄ変換回路４がアナログ・デジタル変換を行う期間（以下、「Ａ／Ｄ変換期間」という）の間、ＣＤＳ回路５内の容量が切り替わる。なお、切り替え回路６１〜６４で示した切り替え回路６に続く数字は、画素部１の列の番号を示す。
【００４１】
ここで、本第１の実施形態の固体撮像装置１００の動作について説明する。なお、以下の説明において固体撮像装置１００内に備えた画素部１の特定の列を表すときには、図１に示した画素部１の４列目を例として説明する。また、その他の画素部１の列の動作は、画素２から出力される画素信号の電圧レベルが異なる以外は、以下に説明する画素部１の４列目の動作と同様であるため、詳細な説明は省略する。
【００４２】
初めに、垂直駆動部７が画素選択信号φＳＬを“Ｈｉｇｈ”レベルにして、画素部１の１行目の画素２を選択すると、選択された１行目の各画素２から読み出された画素信号が、信号処理部３にそれぞれ出力される。なお、選択された各画素２からは、自画素２内の光電変換素子をリセットしたときに出力されるリセットレベルの画素信号と、入射光量に応じた信号レベルの画素信号との２つの画素信号が出力される。
【００４３】
そして、信号処理部３内のＣＤＳ回路５１では、対応した画素２から入力されたリセットレベルと信号レベルとの差分処理を行うことによって、画素２をリセットしたときのノイズを抑圧した差分信号を生成し、生成した差分信号を入力信号Ｖｉｎとして、対応したＡ／Ｄ変換回路４１に出力する。これにより、ノイズ抑圧された画素信号（差分信号）がＡ／Ｄ変換回路４１に備えた遅延回路４１１内の遅延素子の電源電圧として供給される。
【００４４】
続いて、制御回路９は、それぞれのＡ／Ｄ変換回路４に出力する入力パルスφＰＬを“Ｈｉｇｈ”レベルにする。これにより、Ａ／Ｄ変換回路４１に備えた遅延回路４１１内の遅延素子は、電源電圧として供給された差分信号（入力信号Ｖｉｎ）とＧＮＤ間の電圧差に応じた遅延時間で入力パルスφＰＬを遅延させる。そして、遅延回路４１１は、各遅延素子の遅延時間に応じた周波数を有するパルス信号φＣＫを発生する。
【００４５】
そして、パルス通過段数検出回路部４１２内のカウンタ１２は、遅延回路４１１が発生したパルス信号φＣＫに基づいて、入力パルスφＰＬが遅延回路４１１内を周回した周回数を計数する。その後、予め定められた一定期間が経過した後に、パルス通過段数検出回路部４１２内のラッチ＆エンコーダ回路１４は、遅延回路４１１内の各遅延素子の出力に基づいて、遅延回路４１１内でのパルス信号φＣＫの位置情報を検出する。また、パルス通過段数検出回路部４１２内のラッチ回路１３は、カウンタ１２から出力された計数結果を保持（ラッチ）する。
【００４６】
その後、制御回路９が入力パルスφＰＬを“Ｌｏｗ”レベルにする。これにより、遅延回路４１１内での入力パルスφＰＬの遅延が停止し、パルス信号φＣＫの生成が終了する。そして、ラッチ回路１３が保持している入力パルスφＰＬの周回数と、ラッチ＆エンコーダ回路１４が検出したパルス信号φＣＫの位置情報とに基づいて、ＣＤＳ回路５１から入力された差分信号（入力信号Ｖｉｎ）、すなわち、画素部１の４列目の画素２から出力されたノイズ抑圧後の画素信号に応じたデジタル信号を、Ａ／Ｄ変換回路４１が出力するデジタル画像信号（デジタル値）として出力とする。
【００４７】
続いて、水平駆動部８は、読み出し制御信号φＨを順次“Ｈｉｇｈ”レベルとする。これにより、信号処理部３内の各Ａ／Ｄ変換回路４が出力するデジタル画像信号が順次選択され、固体撮像装置１００の撮像信号として外部に出力される。また、垂直駆動部７が画素選択信号φＳＬを“Ｌｏｗ”レベルにして、画素部１の１行目の画素２からの読み出しを完了する。
【００４８】
以降、同様に、画素部１の他の行の画素２からの読み出し動作を繰り返すことにより、２行目以降の画素２からの読み出しを順次行うことによって、固体撮像装置１００に備えた画素部１の全ての画素２の読み出しを行う。
【００４９】
＜第１の構成＞
次に、本第１の実施形態の固体撮像装置１００に具備された第１の構成の信号処理部３について説明する。図２は、本第１の実施形態の固体撮像装置１００に具備された信号処理部３の第１の概略構成を示したブロック図である。図２では、画素部１の１列分の信号処理部３内の構成要素のみを示している。図２に示した信号処理部３０１は、ＣＤＳ回路５と、Ａ／Ｄ変換回路４と、切り替え回路６とを備えている。
【００５０】
ＣＤＳ回路５は、画素２から読み出された画素信号に含まれる信号成分の電圧レベル（以下、「信号レベル」という）とリセット成分の電圧レベル（以下、「リセットレベル」という）との差分処理を行う。これにより、それぞれの画素２の信号レベルからリセットレベルをノイズとして差し引いた画素信号が生成される。そして、ＣＤＳ回路５は、差分処理を行った画素信号の電圧レベル（以下、「差分信号」という）を保持し、保持している差分信号を入力信号ＶｉｎとしてＡ／Ｄ変換回路４に出力する。ＣＤＳ回路５は、クランプ容量Ｃｃｌｐと、クランプスイッチＣＬＰと、サンプルスイッチＳＨと、サンプル容量Ｃｓｈと、バッファ５０１とを備えている。
【００５１】
クランプスイッチＣＬＰは、制御回路９から入力されたクランプ信号φＣＬＰに応じて、クランプ容量Ｃｃｌｐの一端（端子ｂ）と基準電圧Ｖｒｅｆとを接続するスイッチである。サンプルスイッチＳＨは、制御回路９から入力されたサンプル信号φＳＨに応じて、クランプ容量Ｃｃｌｐの一端（端子ｂ）と、サンプル容量Ｃｓｈの一端（端子ｃ）およびバッファ５０１の入力端子とを接続するスイッチである。
【００５２】
クランプ容量Ｃｃｌｐは、画素２から読み出された画素信号に含まれるリセットレベルを保持する。また、クランプ容量Ｃｃｌｐは、Ａ／Ｄ変換回路４がアナログ・デジタル変換を行っているときのバイパスコンデンサともなる。
【００５３】
サンプル容量Ｃｓｈは、画素２からリセットレベルの画素信号が出力されているときに、基準電圧Ｖｒｅｆの電圧レベル（以下、「基準レベルＶｒｅｆ」という）を保持する。また、サンプル容量Ｃｓｈは、画素２から信号レベルの画素信号が出力されているときに、信号レベルからリセットレベルを減算した差分信号を保持する。サンプル容量Ｃｓｈは、保持している差分信号を、バッファ５０１を介して、アナログ・デジタル変換の対象の入力信号ＶｉｎとしてＡ／Ｄ変換回路４に出力する。
【００５４】
Ａ／Ｄ変換回路４は、ＣＤＳ回路５から入力された差分信号をアナログ・デジタル変換し、アナログ・デジタル変換後のデジタル値をデジタル画像信号として出力する。Ａ／Ｄ変換回路４は、遅延回路４０１と、カウンタ１２と、ラッチ回路１３と、ラッチ＆エンコーダ回路１４とを備えている。なお、以下の説明においては、カウンタ１２と、ラッチ回路１３と、ラッチ＆エンコーダ回路１４とを併せて、パルス通過段数検出回路部ともいう。
【００５５】
遅延回路４０１は、リング状に接続された複数の遅延素子（図２においては、１つの遅延素子ＡＮＤ１と複数の遅延素子ＤＵ１）によって構成される。遅延回路４０１内の各遅延素子には、ＣＤＳ回路５から入力された差分信号が、アナログ・デジタル変換の対象となる入力信号Ｖｉｎとして供給される。遅延回路４０１内の各遅延素子は、供給された入力信号Ｖｉｎを電源電圧として、その信号レベルとＧＮＤ間の電圧差に応じた遅延時間で入力パルスφＰＬを遅延させる。そして、遅延回路４０１は、各遅延素子の遅延時間に応じた周波数を有するパルス信号φＣＫを発生する。
【００５６】
カウンタ１２は、遅延回路４０１が発生したパルス信号φＣＫ、すなわち、入力パルスφＰＬが遅延回路４０１内を周回した周回数を計数し、その計数結果をデジタル信号φＤ１として出力する。ラッチ回路１３は、カウンタ１２から出力されたデジタル信号φＤ１を保持（ラッチ）し、保持したデジタル信号をデジタル信号φＤ２として出力する。ラッチ＆エンコーダ回路１４は、遅延回路４０１内の各遅延素子の出力を取り込み、入力パルスφＰＬが通過した遅延回路４０１内の遅延素子の通過段数、すなわち、パルス信号φＣＫの遅延回路４０１内の位置情報を検出し、その検出結果をデジタル信号φＤ３として出力する。
【００５７】
Ａ／Ｄ変換回路４は、ラッチ回路１３の出力であるデジタル信号φＤ２を上位ビットのデータとし、ラッチ＆エンコーダ回路１４の出力であるデジタル信号φＤ３を下位ビットのデータとして、入力信号Ｖｉｎの信号レベル、すなわち、ＣＤＳ回路５から入力された差分信号に応じたデジタル信号φＤ４を出力する。このデジタル信号φＤ４が、Ａ／Ｄ変換回路４によってアナログ・デジタル変換されたデジタル画像信号（デジタル値）である。
【００５８】
切り替え回路６は、制御回路９から入力された切り替え信号φＰＣに応じて、ＣＤＳ回路５内のクランプ容量Ｃｃｌｐの接続を切り替える。切り替え回路６は、切り替えスイッチＰＣ＿Ａと、切り替えスイッチＰＣ＿Ｂとを備えている。
【００５９】
切り替えスイッチＰＣ＿Ａは、制御回路９から入力された切り替え信号φＰＣに応じて、ＣＤＳ回路５内のクランプ容量Ｃｃｌｐの一端（端子ｂ）と、遅延回路４０１のＧＮＤ端子とを接続するスイッチである。切り替えスイッチＰＣ＿Ｂは、制御回路９から入力された切り替え信号φＰＣに応じて、ＣＤＳ回路５内のクランプ容量Ｃｃｌｐの他端（端子ａ）と、遅延回路４０１の入力信号Ｖｉｎの入力端子とを接続するスイッチである。
【００６０】
切り替え回路６は、切り替えスイッチＰＣ＿Ａおよび切り替えスイッチＰＣ＿ＢによってＣＤＳ回路５内のクランプ容量Ｃｃｌｐの接続を切り替えることによって、クランプ容量Ｃｃｌｐを、Ａ／Ｄ変換回路４の入力信号Ｖｉｎの入力端子とＧＮＤ端子との間のバイパスコンデンサとする。これにより、Ａ／Ｄ変換回路４がアナログ・デジタル変換を行っているＡ／Ｄ変換期間における入力信号ＶｉｎおよびＧＮＤの電圧レベルの変動が抑えられ、Ａ／Ｄ変換回路４から出力されるデジタル画像信号（デジタル値）の変動（誤差）を低減することができる。
【００６１】
次に、本第１の実施形態の固体撮像装置１００に具備された信号処理部３において、Ａ／Ｄ変換回路４の入力信号Ｖｉｎの入力端子とＧＮＤ端子との間の電圧レベルの変動を抑える動作について説明する。図３は、本第１の実施形態の固体撮像装置１００に具備された第１の構成の信号処理部３０１における動作タイミングを示したタイミングチャートである。
【００６２】
信号処理部３０１の動作は、制御回路９によって制御される。なお、図３においては、画素部１内の画素２から入力される画素信号、信号処理部３０１内でＡ／Ｄ変換回路４に出力される入力信号Ｖｉｎ、ＣＤＳ回路５および切り替え回路６の動作を制御するために制御回路９から入力される制御信号（クランプ信号φＣＬＰとサンプル信号φＳＨ、および切り替え信号φＰＣ）、およびＡ／Ｄ変換回路４によってアナログ・デジタル変換を行うために制御回路９から入力される入力パルスφＰＬを示している。
【００６３】
制御回路９から入力されるクランプ信号φＣＬＰ、サンプル信号φＳＨ、および切り替え信号φＰＣは、それぞれクランプスイッチＣＬＰ、サンプルスイッチＳＨ、および切り替えスイッチＰＣ＿Ａと切り替えスイッチＰＣ＿Ｂとを駆動する駆動信号である。なお、以下の説明においては、駆動信号が”Ｈｉｇｈ”レベルのときに各スイッチがＯＮ（短絡）し、”Ｌｏｗ”レベルのときに各スイッチがＯＦＦ（開放）するものとして説明を行う。
【００６４】
まず、制御回路９は、画素部１内の画素２からリセットレベルの画素信号が入力されているタイミングｔ１において、クランプ信号φＣＬＰを”Ｈｉｇｈ”レベルにしてクランプスイッチＣＬＰをＯＮし、サンプル信号φＳＨを”Ｈｉｇｈ”レベルにしてサンプルスイッチＳＨをＯＮする。これにより、クランプ容量Ｃｃｌｐの端子ａはリセットレベルになり、クランプ容量Ｃｃｌｐの端子ｂとサンプル容量Ｃｓｈの端子ｃは基準レベルＶｒｅｆになる。そして、クランプ容量Ｃｃｌｐは、リセットレベルと基準レベルＶｒｅｆとの差に応じた電圧レベル（以下、「ノイズレベル」という）を保持し、サンプル容量Ｃｓｈは、基準レベルＶｒｅｆを保持する。また、バッファ５０１には、サンプル容量Ｃｓｈが保持した基準レベルＶｒｅｆが入力され、バッファ５０１から基準レベルＶｒｅｆに応じた電圧レベルの入力信号Ｖｉｎが出力される。
【００６５】
続いて、制御回路９は、タイミングｔ２において、クランプ信号φＣＬＰを”Ｌｏｗ”レベルにしてクランプスイッチＣＬＰをＯＦＦする。その後、画素部１内の画素２から出力されている画素信号が、リセットレベルから信号レベルに変化することによって、サンプル容量Ｃｓｈの端子ａも信号レベルに変化し、クランプ容量Ｃｃｌｐの端子ｂは、ノイズレベルと信号レベルとの差に応じた電圧レベル（以下、「信号レベルＶｓｉｇ」という）となる。この信号レベルＶｓｉｇは、画素２をリセットしたときのノイズを抑圧した差分信号、すなわち、アナログ・デジタル変換の対象となるノイズ抑圧後の画素信号である。
【００６６】
続いて、制御回路９は、タイミングｔ３において、サンプル信号φＳＨを”Ｌｏｗ”レベルにしてサンプルスイッチＳＨをＯＦＦする。これにより、サンプル容量Ｃｓｈには、信号レベルＶｓｉｇが保持される。そして、バッファ５０１には、サンプル容量Ｃｓｈが保持した信号レベルＶｓｉｇが入力され、バッファ５０１から信号レベルＶｓｉｇに応じた電圧レベルの入力信号Ｖｉｎが出力される。
【００６７】
続いて、制御回路９は、タイミングｔ４において、切り替え信号φＰＣを”Ｈｉｇｈ”レベルにして、切り替え回路６内の切り替えスイッチＰＣ＿Ａおよび切り替えスイッチＰＣ＿ＢをＯＮする。これにより、クランプ容量Ｃｃｌｐの端子ｂは、Ａ／Ｄ変換回路４に備えた遅延回路４０１のＧＮＤ端子に接続され、クランプ容量Ｃｃｌｐの端子ａは、遅延回路４０１の入力信号Ｖｉｎの入力端子、すなわち、遅延回路４０１内の遅延素子の電源端子に接続される。これにより、クランプ容量Ｃｃｌｐは、Ａ／Ｄ変換回路４の入力信号Ｖｉｎの入力端子とＧＮＤ端子との間のバイパスコンデンサとして使用される。
【００６８】
その後、制御回路９が入力パルスφＰＬを”Ｈｉｇｈ”レベルにする。これにより、Ａ／Ｄ変換回路４が、ノイズ抑圧後の画素信号の電圧レベルである信号レベルＶｓｉｇのアナログ・デジタル変換を開始する。そして、予め定めたＡ／Ｄ変換期間が経過したタイミングｔ５において、制御回路９が入力パルスφＰＬを“Ｌｏｗ”レベルにすると、Ａ／Ｄ変換回路４は、アナログ・デジタル変換したデジタル画像信号（デジタル値）を出力する。
【００６９】
また、制御回路９は、タイミングｔ５において、切り替え信号φＰＣを“Ｌｏｗ”レベルにして、切り替え回路６内の切り替えスイッチＰＣ＿Ａおよび切り替えスイッチＰＣ＿ＢをＯＦＦする。これにより、クランプ容量Ｃｃｌｐの端子ｂは、Ａ／Ｄ変換回路４に備えた遅延回路４０１のＧＮＤ端子から切り離され、クランプ容量Ｃｃｌｐの端子ａは、遅延回路４０１の入力信号Ｖｉｎの入力端子、すなわち、遅延回路４０１内の遅延素子の電源端子から切り離される。これにより、クランプ容量Ｃｃｌｐは、ＣＤＳ回路５内に備えたクランプ容量として使用される。
【００７０】
タイミングｔ６以降、タイミングｔ１〜タイミングｔ５と同様に、制御回路９がクランプ信号φＣＬＰとサンプル信号φＳＨ、および切り替え信号φＰＣを制御し、制御回路９が、入力パルスφＰＬを制御することによって、画素部１のその他の行のデジタル画像信号（デジタル値）を出力する。
【００７１】
このように、制御回路９が切り替えスイッチＰＣ＿Ａおよび切り替えスイッチＰＣ＿Ｂを制御することによって、Ａ／Ｄ変換期間中のクランプ容量Ｃｃｌｐの一端（端子ｂ）が遅延回路４０１のＧＮＤに接続され、クランプ容量Ｃｃｌｐの他端（端子ａ）が遅延回路４０１の電源端子に接続された状態にする。すなわち、遅延回路４０１が入力パルスφＰＬを遅延させる動作中に、クランプ容量Ｃｃｌｐは、遅延回路４０１の入力、ＧＮＤに接続されてバイパスコンデンサの役割を担う。そして、クランプ容量Ｃｃｌｐは、それぞれのＡ／Ｄ変換回路４において入力パルスφＰＬが複数の遅延素子を通過している状況に応じて変化する遅延回路４０１の入力、ＧＮＤに流れる電流の変動分を供給する。これにより、それぞれのＡ／Ｄ変換回路４の入力配線、画素部１の１行分の画素２からそれぞれ出力される画素信号の電圧レベル、入力パルスφＰＬが通過する遅延回路４０１の動作状況などに応じて各Ａ／Ｄ変換回路４に共通して配線されたＧＮＤに流れる電流の変動を低減することができる。
【００７２】
上記に述べたように、本第１の構成の信号処理部３０１では、Ａ／Ｄ変換期間中に、ＣＤＳ回路５内のクランプ容量Ｃｃｌｐを、Ａ／Ｄ変換回路４内の遅延回路４０１のバイパスコンデンサとして使用することができる。これにより、本第１の構成の信号処理部３０１では、新たにバイパスコンデンサを設けることなく、特許文献２で開示されたバイパスコンデンサを配置したＡ／Ｄ変換回路と同様に、Ａ／Ｄ変換回路４内の遅延回路４０１の入力およびＧＮＤの電圧レベルの変動を抑える構成を実現することができる。この構成により、本第１の実施形態の固体撮像装置１００では、Ａ／Ｄ変換回路４の動作中に遅延回路４０１の電源、ＧＮＤ間に流れる電流を一定にすることができるため、画素部１の列毎にＡ／Ｄ変換回路４を設けた場合においても、Ａ／Ｄ変換回路４内の遅延回路４０１の入力、ＧＮＤの変動を低減することができ、アナログ・デジタル変換の処理におけるノイズを低下させることができる。
【００７３】
＜第２の構成＞
次に、本第１の実施形態の固体撮像装置１００に具備された第２の構成の信号処理部３について説明する。図４は、本第１の実施形態の固体撮像装置１００に具備された信号処理部３の第２の概略構成を示したブロック図である。図４では、画素部１の１列分の信号処理部３内の構成要素のみを示している。図４に示した信号処理部３０２は、ＣＤＳ回路５と、Ａ／Ｄ変換回路４と、切り替え回路６とを備えている。なお、図４に示した信号処理部３０２において、図２に示した信号処理部３０１の構成要素と同様の構成要素には、同一の符号を付与している。
【００７４】
信号処理部３０２と、図２に示した信号処理部３０１とを比較すると、切り替え回路６内の切り替えスイッチＰＣ＿Ａおよび切り替えスイッチＰＣ＿Ｂのクランプ容量Ｃｃｌｐ側の接続が異なっているのみである。より具体的には、  切り替えスイッチＰＣ＿Ａが、ＣＤＳ回路５内のクランプ容量Ｃｃｌｐの他端（端子ａ）と遅延回路４０１のＧＮＤ端子とを接続し、切り替えスイッチＰＣ＿Ｂが、ＣＤＳ回路５内のクランプ容量Ｃｃｌｐの一端（端子ｂ）と遅延回路４０１の入力信号Ｖｉｎの入力端子とを接続する構成となっていることのみが異なる。
【００７５】
なお、信号処理部３０２における動作タイミングは、図３に示した信号処理部３０１における動作タイミングと同様であるため、詳細な説明は省略する。
【００７６】
図４に示した構成の信号処理部３０２においても、遅延回路４０１が入力パルスφＰＬを遅延させる動作中に、クランプ容量Ｃｃｌｐが、遅延回路４０１の入力、ＧＮＤに接続され、バイパスコンデンサの役割を担うことができ、図２に示した信号処理部３０１と同様の効果を得ることができる。
【００７７】
なお、切り替え回路６内の切り替えスイッチＰＣ＿Ａおよび切り替えスイッチＰＣ＿Ｂの接続を、図２に示した信号処理部３０１または図４に示した信号処理部３０２のいずれの接続とするかは、遅延回路４０１内の各遅延素子の電源端子の電位の高い側と、クランプ容量Ｃｃｌｐの端子の電位の高い側とを接続するようにすることが望ましい。
【００７８】
＜第２の実施形態＞
次に、本発明の第２の実施形態の固体撮像装置について説明する。本第２の実施形態の固体撮像装置は、図１に示した第１の実施形態の固体撮像装置１００とほぼ同様の構成である。従って、本第２の実施形態の固体撮像装置の説明においては、図１に示した第１の実施形態の固体撮像装置１００を参照して説明し、それぞれの構成要素に関しては、異なる動作のみを説明して、詳細な説明は省略する。
【００７９】
制御回路９は、信号処理部３における画像信号の処理タイミングを制御する回路である。ただし、本第２の実施形態の固体撮像装置に備えた制御回路９は、信号処理部３に備えた切り替え回路６内の切り替えスイッチＰＣ＿Ａおよび切り替えスイッチＰＣ＿Ｂをそれぞれ制御する。より具体的には、制御回路９は、切り替えスイッチＰＣ＿Ａを制御するための切り替え信号φＰＣ１と、切り替えスイッチＰＣ＿Ｂを制御するための切り替え信号φＰＣ２とを信号処理部３に出力する。なお、本第２の実施形態の固体撮像装置に備えた制御回路９における信号処理部３の制御タイミングに関する詳細な説明は、後述する。
【００８０】
信号処理部３内の切り替え回路６は、画素部１の列毎にそれぞれ配置され、制御回路９から入力された切り替え信号φＰＣ１および切り替え信号φＰＣ２に応じて、ＣＤＳ回路５内の容量の接続を切り替え、ＣＤＳ回路５をＡ／Ｄ変換回路４のそれぞれに備えた遅延回路４０１の入力およびＧＮＤの電圧レベルの変動を抑える構成に切り替える。
【００８１】
なお、本第２の実施形態の固体撮像装置の動作は、信号処理部３に備えた切り替え回路６内の切り替えスイッチＰＣ＿Ａおよび切り替えスイッチＰＣ＿Ｂの駆動と、信号処理部３に備えたＣＤＳ回路５内のクランプスイッチＣＬＰの駆動とが異なる以外は、図１に示した第１の実施形態の固体撮像装置１００の動作と同様であるため、詳細な説明は省略する。
【００８２】
次に、本第２の実施形態の固体撮像装置に具備された信号処理部３について説明する。図５は、本第２の実施形態の固体撮像装置に具備された信号処理部３の概略構成を示したブロック図である。図５では、画素部１の１列分の信号処理部３内の構成要素のみを示している。図５に示した信号処理部３１２は、ＣＤＳ回路５と、Ａ／Ｄ変換回路４と、切り替え回路６とを備えている。なお、図５に示した信号処理部３１２において、図２に示した信号処理部３０１および図４に示した信号処理部３０２の構成要素と同様の構成要素には、同一の符号を付与している。
【００８３】
信号処理部３１２と、図４に示した信号処理部３０２とを比較すると、信号処理部３１２では、切り替え回路６内の切り替えスイッチＰＣ＿Ａを制御する切り替え信号が、切り替え信号φＰＣ１となり、切り替えスイッチＰＣ＿Ｂを制御する切り替え信号が、切り替え信号φＰＣ２となっていることのみが異なる。従って、信号処理部３１２の説明においては、信号処理部３１２の構成要素に関して、異なる動作のみを説明して、詳細な説明は省略する。
【００８４】
切り替え回路６は、制御回路９から入力された切り替え信号φＰＣ１および切り替え信号φＰＣ２に応じて、ＣＤＳ回路５内のクランプ容量Ｃｃｌｐの接続を切り替える。切り替え回路６は、切り替えスイッチＰＣ＿Ａと、切り替えスイッチＰＣ＿Ｂとを備えている。
【００８５】
切り替えスイッチＰＣ＿Ａは、制御回路９から入力された切り替え信号φＰＣ１に応じて、ＣＤＳ回路５内のクランプ容量Ｃｃｌｐの他端（端子ａ）と、遅延回路４０１のＧＮＤ端子とを接続するスイッチである。切り替えスイッチＰＣ＿Ｂは、制御回路９から入力された切り替え信号φＰＣ２に応じて、ＣＤＳ回路５内のクランプ容量Ｃｃｌｐの一端（端子ｂ）と、遅延回路４０１の入力信号Ｖｉｎの入力端子とを接続するスイッチである。
【００８６】
切り替え回路６は、切り替えスイッチＰＣ＿Ａおよび切り替えスイッチＰＣ＿ＢによってＣＤＳ回路５内のクランプ容量Ｃｃｌｐの接続を切り替えることによって、図２に示した信号処理部３０１および図４に示した信号処理部３０２と同様に、クランプ容量Ｃｃｌｐを、Ａ／Ｄ変換回路４の入力信号Ｖｉｎの入力端子とＧＮＤ端子との間のバイパスコンデンサとする。これにより、Ａ／Ｄ変換回路４がアナログ・デジタル変換を行っているＡ／Ｄ変換期間における入力信号ＶｉｎおよびＧＮＤの電圧レベルの変動が抑えられ、Ａ／Ｄ変換回路４から出力されるデジタル画像信号（デジタル値）の変動（誤差）を低減することができる。
【００８７】
次に、本第２の実施形態の固体撮像装置に具備された信号処理部３において、Ａ／Ｄ変換回路４の入力信号Ｖｉｎの入力端子とＧＮＤ端子との間の電圧レベルの変動を抑える動作について説明する。図６は、本第２の実施形態の固体撮像装置に具備された信号処理部３における動作タイミングを示したタイミングチャートである。
【００８８】
信号処理部３１２の動作は、制御回路９によって制御される。なお、図６においては、画素部１内の画素２から入力される画素信号、信号処理部３０１内でＡ／Ｄ変換回路４に出力される入力信号Ｖｉｎ、ＣＤＳ回路５の動作を制御するために制御回路９から入力される制御信号（クランプ信号φＣＬＰとサンプル信号φＳＨ）、切り替え回路６の動作を制御するために制御回路９から入力される制御信号（切り替え信号φＰＣ１と切り替え信号φＰＣ２）、およびＡ／Ｄ変換回路４によってアナログ・デジタル変換を行うために制御回路９から入力される入力パルスφＰＬを示している。
【００８９】
制御回路９から入力されるクランプ信号φＣＬＰ、サンプル信号φＳＨ、および切り替え信号φＰＣ１と切り替え信号φＰＣ２は、それぞれクランプスイッチＣＬＰ、サンプルスイッチＳＨ、および切り替えスイッチＰＣ＿Ａと切り替えスイッチＰＣ＿Ｂとを駆動する駆動信号である。なお、以下の説明においては、駆動信号が”Ｈｉｇｈ”レベルのときに各スイッチがＯＮ（短絡）し、”Ｌｏｗ”レベルのときに各スイッチがＯＦＦ（開放）するものとして説明を行う。
【００９０】
まず、制御回路９は、画素部１内の画素２からリセットレベルの画素信号が入力されているタイミングｔ１において、クランプ信号φＣＬＰを”Ｈｉｇｈ”レベルにしてクランプスイッチＣＬＰをＯＮし、サンプル信号φＳＨを”Ｈｉｇｈ”レベルにしてサンプルスイッチＳＨをＯＮする。これにより、クランプ容量Ｃｃｌｐの端子ａはリセットレベルになり、クランプ容量Ｃｃｌｐの端子ｂとサンプル容量Ｃｓｈの端子ｃは基準レベルＶｒｅｆになる。そして、クランプ容量Ｃｃｌｐは、リセットレベルと基準レベルＶｒｅｆとの差に応じたノイズレベルを保持し、サンプル容量Ｃｓｈは、基準レベルＶｒｅｆを保持する。また、バッファ５０１には、サンプル容量Ｃｓｈが保持した基準レベルＶｒｅｆが入力され、バッファ５０１から基準レベルＶｒｅｆに応じた電圧レベルの入力信号Ｖｉｎが出力される。
【００９１】
続いて、制御回路９は、タイミングｔ２において、クランプ信号φＣＬＰを”Ｌｏｗ”レベルにしてクランプスイッチＣＬＰをＯＦＦする。その後、画素部１内の画素２から出力されている画素信号が、リセットレベルから信号レベルに変化することによって、サンプル容量Ｃｓｈの端子ａも信号レベルに変化し、クランプ容量Ｃｃｌｐの端子ｂは、ノイズレベルと信号レベルとの差に応じた信号レベルＶｓｉｇとなる。この信号レベルＶｓｉｇは、画素２をリセットしたときのノイズを抑圧した差分信号、すなわち、アナログ・デジタル変換の対象となるノイズ抑圧後の画素信号である。
【００９２】
続いて、制御回路９は、タイミングｔ３において、サンプル信号φＳＨを”Ｌｏｗ”レベルにしてサンプルスイッチＳＨをＯＦＦする。これにより、サンプル容量Ｃｓｈには、信号レベルＶｓｉｇが保持される。そして、バッファ５０１には、サンプル容量Ｃｓｈが保持した信号レベルＶｓｉｇが入力され、バッファ５０１から信号レベルＶｓｉｇに応じた電圧レベルの入力信号Ｖｉｎが出力される。
【００９３】
続いて、制御回路９は、タイミングｔ４において、切り替え信号φＰＣ１を”Ｈｉｇｈ”レベルにして、切り替え回路６内の切り替えスイッチＰＣ＿ＡをＯＮする。これにより、クランプ容量Ｃｃｌｐの端子ａは、Ａ／Ｄ変換回路４に備えた遅延回路４０１のＧＮＤ端子に接続されに接続される。その後、制御回路９は、クランプ信号φＣＬＰを”Ｈｉｇｈ”レベルにして、クランプスイッチＣＬＰをＯＮする。これにより、クランプ容量Ｃｃｌｐの端子ｂは、基準レベルＶｒｅｆに接続される。これにより、クランプ容量Ｃｃｌｐは、Ａ／Ｄ変換回路４がアナログ・デジタル変換を開始する前に、基準レベルＶｒｅｆを保持することとなる。すなわち、クランプ容量Ｃｃｌｐは、基準レベルＶｒｅｆの電圧レベルにプリチャージされる。
【００９４】
続いて、制御回路９は、タイミングｔ５において、クランプ信号φＣＬＰを”Ｌｏｗ”レベルにしてクランプスイッチＣＬＰをＯＦＦする。その後、切り替え信号φＰＣ２を”Ｈｉｇｈ”レベルにして、切り替え回路６内の切り替えスイッチＰＣ＿ＢをＯＮする。これにより、クランプ容量Ｃｃｌｐの端子ｂは、遅延回路４０１の入力信号Ｖｉｎの入力端子、すなわち、遅延回路４０１内の遅延素子の電源端子に接続される。そして、クランプ容量Ｃｃｌｐは、Ａ／Ｄ変換回路４の入力信号Ｖｉｎの入力端子とＧＮＤ端子との間のバイパスコンデンサとして使用される。
【００９５】
その後、制御回路９が入力パルスφＰＬを”Ｈｉｇｈ”レベルにする。これにより、Ａ／Ｄ変換回路４が、ノイズ抑圧後の画素信号の電圧レベルである信号レベルＶｓｉｇのアナログ・デジタル変換を開始する。そして、予め定めたＡ／Ｄ変換期間が経過したタイミングｔ６において、制御回路９が入力パルスφＰＬを“Ｌｏｗ”レベルにすると、Ａ／Ｄ変換回路４は、アナログ・デジタル変換したデジタル画像信号（デジタル値）を出力する。
【００９６】
また、制御回路９は、タイミングｔ６において、切り替え信号φＰＣ１および切り替え信号φＰＣ２を“Ｌｏｗ”レベルにして、切り替え回路６内の切り替えスイッチＰＣ＿Ａおよび切り替えスイッチＰＣ＿ＢをＯＦＦする。これにより、クランプ容量Ｃｃｌｐの端子ａは、Ａ／Ｄ変換回路４に備えた遅延回路４０１のＧＮＤ端子から切り離され、クランプ容量Ｃｃｌｐの端子ｂは、遅延回路４０１の入力信号Ｖｉｎの入力端子、すなわち、遅延回路４０１内の遅延素子の電源端子から切り離される。これにより、クランプ容量Ｃｃｌｐは、ＣＤＳ回路５内に備えたクランプ容量として使用される。
【００９７】
タイミングｔ７以降、タイミングｔ１〜タイミングｔ６と同様に、制御回路９がクランプ信号φＣＬＰとサンプル信号φＳＨ、および切り替え信号φＰＣ１と切り替え信号φＰＣ２を制御し、制御回路９が、入力パルスφＰＬを制御することによって、画素部１のその他の行のデジタル画像信号（デジタル値）を出力する。
【００９８】
このように、制御回路９が切り替えスイッチＰＣ＿Ａおよび切り替えスイッチＰＣ＿Ｂを制御することによって、Ａ／Ｄ変換期間中のクランプ容量Ｃｃｌｐの他端（端子ａ）が遅延回路４０１のＧＮＤに接続され、クランプ容量Ｃｃｌｐの一端（端子ｂ）が遅延回路４０１の電源端子に接続された状態にする。これにより、クランプ容量Ｃｃｌｐは、第１の実施形態におけるクランプ容量Ｃｃｌｐと同様に、遅延回路４０１が入力パルスφＰＬを遅延させる動作中に、遅延回路４０１の入力、ＧＮＤに接続されてバイパスコンデンサの役割を担い、第１の実施形態における信号処理部３０１および信号処理部３０２と同様の効果を得ることができる。
【００９９】
さらに、信号処理部３１２では、クランプ容量Ｃｃｌｐをバイパスコンデンサとして遅延回路４０１のＧＮＤ端子と入力端子との間に接続する前に基準電圧Ｖｒｅｆの電圧レベルにプリチャージしている。これにより、クランプ容量Ｃｃｌｐをバイパスコンデンサとして使用したとき、特に、基準電圧Ｖｒｅｆの電圧レベルに近い入力信号Ｖｉｎを出力する暗時の画素信号において、遅延回路４０１の入力信号Ｖｉｎの変動を抑えることができる。
【０１００】
上記に述べたように、信号処理部３１２でも、Ａ／Ｄ変換期間中に、ＣＤＳ回路５内のクランプ容量Ｃｃｌｐを、Ａ／Ｄ変換回路４内の遅延回路４０１のバイパスコンデンサとして使用することができる。これにより、第１の実施形態における信号処理部３０１および信号処理部３０２と同様に、新たにバイパスコンデンサを設けることなく、Ａ／Ｄ変換回路４内の遅延回路４０１の入力およびＧＮＤの電圧レベルの変動を抑える構成を実現することができる。この構成により、本第２の実施形態の固体撮像装置でも、第１の実施形態の固体撮像装置１００と同様に、Ａ／Ｄ変換回路４内の遅延回路４０１の入力、ＧＮＤの変動を低減することができ、アナログ・デジタル変換の処理における誤差を低減させることができる。
【０１０１】
上記に述べたとおり、本発明を実施するための形態によれば、信号処理部のアナログ信号処理回路内に備えた容量（コンデンサ）の端子の接続を切り替える切り替えスイッチを設けることによって、Ａ／Ｄ変換期間中に、アナログ信号処理回路内の容量をバイパスコンデンサとして使用することができる。これにより、新たにバイパスコンデンサを設けることなく、Ａ／Ｄ変換回路内の遅延回路の入力およびＧＮＤの電圧レベルの変動を抑える構成を実現することができる。すなわち、特許文献２で開示されたバイパスコンデンサを配置したＡ／Ｄ変換回路と同様に、Ａ／Ｄ変換回路内の遅延回路の入力およびＧＮＤの電圧レベルの変動を抑える構成を、固体撮像装置を大型化させることなく実現することができる。これにより、固体撮像装置から出力されるデジタル画像信号（デジタル値）の変動（誤差）を低減することができる。
【０１０２】
また、本発明を実施するための形態によれば、Ａ／Ｄ変換回路がアナログ・デジタル変換を開始する前に、基準レベルＶｒｅｆの電圧レベルをバイパスコンデンサにプリチャージすることができる。これにより、バイパスコンデンサをＡ／Ｄ変換回路内の遅延回路に接続したときの電圧レベルの差を少なくすることができ、特に、固体撮像装置における暗部の画素の出力による遅延回路への入力信号の変動を抑えることによって、Ａ／Ｄ変換回路によるアナログ・デジタル変換処理の精度を向上することができる。
【０１０３】
なお、本実施形態においては、アナログ信号処理回路がＣＤＳ回路である場合の例について説明した。しかし、本実施形態の固体撮像装置に備えるアナログ信号処理回路は、本実施形態に限定されるものではなく、Ａ／Ｄ変換期間中のＡ／Ｄ変換回路によるアナログ・デジタル変換処理に影響を及ぼさない容量（コンデンサ）を備えるアナログ信号処理回路であれば、どのような構成のアナログ信号処理回路あっても、本実施形態の考え方を適用することができる。
【０１０４】
また、本実施形態においては、画素部１内の画素の行方向および列方向の配置に関して、４行４列の例を示したが、画素の行方向および列方向の配置は、本発明を実施するための形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲において画素を配置する行方向および列方向の数を変更することができる。
【０１０５】
以上、本発明の実施形態について、図面を参照して説明してきたが、具体的な構成はこの実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲においての種々の変更も含まれる。
【符号の説明】
【０１０６】
１００・・・固体撮像装置
２・・・画素
１・・・画素部
３，３０１，３０２，３１２・・・信号処理部（アナログ信号処理部，遅延回路，アナログ・デジタル変換器，切り替え回路）
４，４１，４２，４３，４４・・・Ａ／Ｄ変換回路（遅延回路，アナログ・デジタル変換器）
５，５１，５２，５３，５４・・・アナログ信号処理回路，ＣＤＳ回路（アナログ信号処理部）
６，６１，６２，６３，６４・・・切り替え回路
７・・・垂直駆動部
８・・・水平駆動部
９・・・制御回路（切り替え回路）
１１，４０１，４１１，４２１，４３１，４４１・・・遅延回路
４１２，４２２，４３２，４４２・・・パルス通過段数検出回路部（アナログ・デジタル変換器）
１２・・・カウンタ，パルス通過段数検出回路部（アナログ・デジタル変換器）
１３・・・ラッチ回路，パルス通過段数検出回路部（アナログ・デジタル変換器）
１４・・・ラッチ＆エンコーダ回路，パルス通過段数検出回路部（アナログ・デジタル変換器）
ＡＮＤ１，ＤＵ１・・・遅延素子
Ｃｃｌｐ・・・クランプ容量（第１の容量）
ＣＬＰ・・・クランプスイッチ（アナログ信号処理部）
Ｖｒｅｆ・・・基準電圧（アナログ信号処理部，基準電源）
ＳＨ・・・サンプルスイッチ（アナログ信号処理部）
Ｃｓｈ・・・サンプル容量（第２の容量）
５０１・・・バッファ（アナログ信号処理部）
ＰＣ＿Ａ・・・切り替えスイッチ（切り替え回路）
ＰＣ＿Ｂ・・・切り替えスイッチ（切り替え回路）
【図１】
2012147164.tif 000003
【図２】
2012147164.tif 000004
【図３】
2012147164.tif 000005
【図４】
2012147164.tif 000006
【図５】
2012147164.tif 000007
【図６】
2012147164.tif 000008
【図７】
2012147164.tif 000009
【図８】
2012147164.tif 000010
【図９】
2012147164.tif 000011
【図１０】
2012147164.tif 000012