(57)【要約】【課題】再成長された半導体層をエッチングしてアライメントマークを掘り出す際に、アライメントマークの複数の凹部の形状の崩れを抑制できるアライメントマーク形成方法及び光半導体素子の製造方法を提供する。【解決手段】この方法は、組成中にＡｌを含む半導体層１６と、半導体層１６上に成長した半導体層１８とを有する半導体積層物１０において半導体層１８の一部を除去することにより、半導体層１６を底面とする複数の凹部２２を含むアライメントマーク２４を形成する工程と、半導体層１８上および複数の凹部２２上に埋込半導体層２６を成長させる工程と、アライメントマーク２４上に形成された埋込半導体層２６を除去して複数の凹部２２を露出させる工程とを備える。凹部２２の幅を１μｍより大きく且つ６μｍより小さく形成し、凹部２２の深さＤと凹部２２同士の間隔Ｓとの比（Ｓ／Ｄ）を３以上とする。【選択図】図２
2012204640.tif 000002
【特許請求の範囲】
【請求項１】
半導体素子を作製する際の位置合わせに用いられるアライメントマークを形成する方法であって、
組成中にＡｌを含む第１の半導体層と、前記第１の半導体層上に成長した第２の半導体層とを有する半導体積層物において前記第２の半導体層の一部を除去することにより、所定方向に並んでおり前記第１の半導体層を底面とする複数の凹部を含むアライメントマークを形成するアライメントマーク形成工程と、
前記第２の半導体層上および前記複数の凹部上に第３の半導体層を成長させる成長工程と、
前記アライメントマーク上に形成された前記第３の半導体層を除去することにより、前記複数の凹部を露出させるアライメントマーク掘り出し工程と
を備え、
前記アライメントマーク形成工程において、各凹部の前記所定方向における幅を１μｍより大きく且つ６μｍより小さく形成し、
各凹部の深さＤと、前記所定方向に互いに隣り合う前記凹部同士の間隔Ｓとの比（Ｓ／Ｄ）を３以上とする
ことを特徴とする、アライメントマーク形成方法。
【請求項２】
前記第３の半導体層が、Ａｌ、Ｇａ及びＩｎのうち少なくとも一つの元素と、Ｐ及びＡｓのうち少なくとも一つの元素とを組成中に含むことを特徴とする、請求項１に記載のアライメントマーク形成方法。
【請求項３】
組成中にＡｌを含む第１の半導体層と、前記第１の半導体層上に成長した第２の半導体層とを基板上に有する半導体積層物において前記第２の半導体層の一部を除去することにより、所定方向に並んでおり前記第１の半導体層を底面とする複数の凹部を含むアライメントマークを形成する第１の工程と、
前記アライメントマークを用いて、前記基板の所定領域上の前記第２の半導体層に、周期的な凹凸を有する回折格子を形成する第２の工程と、
前記複数の凹部及び前記回折格子を覆うように第３の半導体層を成長させる第３の工程と、
前記アライメントマーク上に形成された前記第３の半導体層を除去することにより、前記複数の凹部を露出させる第４の工程と、
所定の光導波方向に延びるパターンを含むエッチングマスクを前記第３の半導体層上に形成する第５の工程と、
前記エッチングマスクを用い、少なくとも前記第３の半導体層に対してエッチングを行う第６の工程と
を備え、
前記第１の工程において、各凹部の前記所定方向における幅を１μｍより大きく且つ６μｍより小さく形成し、
各凹部の深さＤと、前記所定方向に互いに隣り合う前記凹部同士の間隔Ｓとの比（Ｓ／Ｄ）を３以上とする
ことを特徴とする、光半導体素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アライメントマーク形成方法及び光半導体素子の製造方法に関するものである。
【背景技術】
【０００２】
特許文献１には、回折格子を有する半導体レーザ素子が開示されている。この文献に記載された半導体レーザ素子では、活性層の上下にクラッド層が設けられている。これらのクラッド層の少なくとも一方には、ストライプ状の開口部を有する電流ブロック層が埋め込まれている。そして、電流ブロック層の界面、または該界面と活性層との間であってストライプ状の開口部を除いた領域に、発振波長を制御するための回折格子が形成されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平１１−１６８２６１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
半導体プロセスでは、ウエハ上での位置合わせを行う為のアライメントマークが、半導体素子が形成される領域以外の領域に形成される。アライメントマークは、例えば、エッチング等によって半導体層に形成された、所定方向に並ぶ複数の凹部によって好適に構成される。しかしながら、作製される半導体素子の構造によっては、半導体プロセスにおいて一旦形成されたアライメントマークが、再成長した半導体層によって埋まってしまうことがある。そのような場合、アライメントマークを覆う半導体層部分をエッチング等により除去し、アライメントマークを再び露出させる工程が必要となる。
【０００５】
このような工程を必要とする半導体素子としては、例えば分布帰還型（Distribution Feedback；ＤＦＢ）レーザ素子がある。ＤＦＢレーザ素子の作製に際しては、まず活性層上に回折格子用の半導体層を成長させたのち、この回折格子用の半導体層をエッチングすることにより、所定の周期構造を有する回折格子を形成する。このとき、回折格子の形成位置を把握するためのアライメントマークとなる複数の凹部を、ウエハ上の所定領域に形成する。次に、回折格子を埋め込むための半導体層を回折格子層上に成長させる。そして、この半導体層の所定領域上の部分を除去してアライメントマークを露出させたのち、このアライメントマークを基準として、ストライプ状のパターンを有するエッチングマスクを半導体層上の所定の位置に形成する。その後、該エッチングマスクを用いて半導体層のエッチングを行うことにより、電流の狭窄や光導波路の形成の為の構造（メサストライプ構造など）が得られる。
【０００６】
しかしながら、上述したＤＦＢレーザ素子の作製工程において、次のような課題が存在することが本発明者の研究により明らかとなった。すなわち、ＤＦＢレーザ素子には、Ａｌを含む化合物半導体結晶（例えばＡｌＧａＩｎＡｓ）によって活性層が構成されているものがある。更に、アライメントマークの複数の凹部は、回折格子用の半導体層をエッチングして形成されるので、それらの底面が活性層に達することがある。そのような場合、凹部の底面において露出したＡｌが酸化し、Ａｌ酸化層が生じてしまう。このようなＡｌ酸化層の上に半導体層を再成長させた場合、該半導体層に異常成長が生じ、所定のエッチャントに対する該異常成長部分のエッチング特性は他の領域と異なるものとなってしまう。その結果、該半導体層をエッチングしてアライメントマークを露出させる際に、複数の凹部上に限って該半導体層のエッチング速度が速くなり、複数の凹部の形状まで該エッチングによって崩れてしまう。
【０００７】
本発明は、このような問題点に鑑みてなされたものであり、再成長した半導体層をエッチングしてアライメントマークを掘り出す際に、アライメントマークの複数の凹部の形状の崩れを抑制できるアライメントマーク形成方法及び光半導体素子の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上述した課題を解決するために、本発明によるアライメントマーク形成方法は、半導体素子を作製する際の位置合わせに用いられるアライメントマークを形成する方法であって、（１）組成中にＡｌを含む第１の半導体層と、第１の半導体層上に成長した第２の半導体層とを有する半導体積層物において第２の半導体層の一部を除去することにより、所定方向に並んでおり第１の半導体層を底面とする複数の凹部を含むアライメントマークを形成するアライメントマーク形成工程と、（２）第２の半導体層上および複数の凹部上に第３の半導体層を成長させる成長工程と、（３）アライメントマーク上に形成された第３の半導体層を除去することにより、複数の凹部を露出させるアライメントマーク掘り出し工程とを備える。そして、アライメントマーク形成工程において、各凹部の所定方向における幅を１μｍより大きく且つ６μｍより小さく形成し、各凹部の深さＤと、所定方向に互いに隣り合う凹部同士の間隔Ｓとの比（Ｓ／Ｄ）を３以上とする。
【０００９】
このアライメントマーク形成方法では、アライメントマークを構成する各凹部の幅を１μｍより大きく且つ６μｍより小さく形成し、各凹部の深さＤと、所定方向に互いに隣り合う凹部同士の間隔Ｓとの比（Ｓ／Ｄ）を３以上とする。本発明者は、アライメントマークを掘り出す際に複数の凹部が崩れる程度は、複数の凹部の寸法によって左右されることを見出した。すなわち、凹部の幅を広くすると凹部の底面積が広くなり、底面に生じたＡｌ酸化層の影響が顕著に現れてしまう。また、凹部の深さＤと凹部同士の間隔Ｓとの比（Ｓ／Ｄ）が小さいと、凹部を仕切る側壁が薄くなって凹部の形状が崩れ易くなってしまう。そして、本発明者による研究の結果、各凹部の幅を１μｍより大きく且つ６μｍより小さく形成し、且つ各凹部の深さＤと凹部同士の間隔Ｓとの比（Ｓ／Ｄ）を３以上とすることによって、複数の凹部の形状の崩れを効果的に抑制できることが明らかとなった。すなわち、上述したアライメントマーク形成方法によれば、再成長した第３の半導体層をエッチングしてアライメントマークを掘り出す際に、アライメントマークの複数の凹部の形状の崩れを抑制することができる。
【００１０】
また、上述したアライメントマーク形成方法は、第３の半導体層が、Ａｌ、Ｇａ及びＩｎのうち少なくとも一つの元素と、Ｐ及びＡｓのうち少なくとも一つの元素とを組成中に含んでもよい。
【００１１】
また、本発明による光半導体素子の製造方法は、（１）組成中にＡｌを含む第１の半導体層と、第１の半導体層上に成長した第２の半導体層とを基板上に有する半導体積層物において第２の半導体層の一部を除去することにより、所定方向に並んでおり第１の半導体層を底面とする複数の凹部を含むアライメントマークを形成する第１の工程と、（２）アライメントマークを用いて、基板の所定領域上の第２の半導体層に、周期的な凹凸を有する回折格子を形成する第２の工程と、（３）複数の凹部及び回折格子を覆うように第３の半導体層を成長させる第３の工程と、（４）アライメントマーク上に形成された第３の半導体層を除去することにより、複数の凹部を露出させる第４の工程と、（５）所定の光導波方向に延びるパターンを含むエッチングマスクを第３の半導体層上に形成する第５の工程と、（６）エッチングマスクを用い、少なくとも第３の半導体層に対してエッチングを行う第６の工程とを備える。そして、第１の工程において、各凹部の所定方向における幅を１μｍより大きく且つ６μｍより小さく形成し、各凹部の深さＤと、所定方向に互いに隣り合う凹部同士の間隔Ｓとの比（Ｓ／Ｄ）を３以上とする。
【００１２】
この光半導体素子の製造方法では、上述したアライメントマーク形成方法と同様に、各凹部の幅を１μｍより大きく且つ６μｍより小さく形成し、各凹部の深さＤと凹部同士の間隔Ｓとの比（Ｓ／Ｄ）を３以上としている。したがって、再成長した第３の半導体層をエッチングしてアライメントマークを掘り出す際に、アライメントマークの複数の凹部の形状の崩れを抑制することができる。
【発明の効果】
【００１３】
本発明によるアライメントマーク形成方法及び光半導体素子の製造方法によれば、再成長した半導体層をエッチングしてアライメントマークを掘り出す際に、アライメントマークの複数の凹部の形状の崩れを抑制することができる。
【図面の簡単な説明】
【００１４】
【図１】図１は、第１実施形態に係るアライメントマーク形成方法の各工程を示す図である。
【図２】図２は、第１実施形態に係るアライメントマーク形成方法の各工程を示す図である。
【図３】図３は、アライメントマークの複数の凹部の寸法に起因する視認性の違いについて説明するための図である。
【図４】図４（ａ）は、複数の凹部の幅を４μｍとした場合に、掘り出されたアライメントマークの様子を示す写真である。図４（ｂ）は、複数の凹部の幅を２μｍとした場合に、掘り出されたアライメントマークの様子を示す写真である。
【図５】図５は、第２実施形態に係る光半導体素子の製造方法の一工程を示す図である。（ａ）は平面図であり、（ｂ）は（ａ）のＶ−Ｖ断面を示す図である。
【図６】図６は、第２実施形態に係る光半導体素子の製造方法の一工程を示す図である。（ａ）は平面図であり、（ｂ）は（ａ）のVI−VI断面を示す図である。
【図７】図７は、第２実施形態に係る光半導体素子の製造方法の一工程を示す図である。（ａ）は平面図であり、（ｂ）は（ａ）のVII−VII断面を示す図である。
【図８】図８は、第２実施形態に係る光半導体素子の製造方法の一工程を示す図である。（ａ）は平面図であり、（ｂ）は（ａ）のVIII−VIII断面を示す図である。
【図９】図９は、第２実施形態に係る光半導体素子の製造方法の一工程を示す図である。（ａ）は平面図であり、（ｂ）は（ａ）のIX−IX断面を示す図である。
【図１０】図１０は、第２実施形態に係る光半導体素子の製造方法の一工程を示す図である。（ａ）は平面図であり、（ｂ）は（ａ）のＸ−Ｘ断面を示す図である。
【図１１】図１１は、第２実施形態に係る光半導体素子の製造方法の一工程を示す図である。（ａ）は平面図であり、（ｂ）は（ａ）のXI−XI断面を示す図である。
【図１２】図１２は、第２実施形態に係る光半導体素子の製造方法の一工程を示す図である。（ａ）は平面図であり、（ｂ）は（ａ）のXII−XII断面を示す図である。
【図１３】図１３（ａ）及び図１３（ｂ）は、第２実施形態に係る光半導体素子の製造方法の各工程を示す図である。
【図１４】図１４（ａ）及び図１４（ｂ）は、第２実施形態に係る光半導体素子の製造方法の各工程を示す図である。
【発明を実施するための形態】
【００１５】
以下、添付図面を参照しながら本発明によるアライメントマーク形成方法及び光半導体素子の製造方法の実施の形態を詳細に説明する。なお、図面の説明において同一の要素には同一の符号を付し、重複する説明を省略する。
【００１６】
（第１の実施の形態）
図１及び図２は、本発明の第１実施形態に係るアライメントマーク形成方法の各工程を示す図である。本実施形態では、一般的な光半導体素子の作製過程において種々の位置合わせに用いられるアライメントマークを形成する。
【００１７】
まず、図１（ａ）に示されるように、ウエハ１２上に半導体層１４、１６、及び１８をこの順で成長させることにより、半導体積層物１０を作製する。ここで、ウエハ１２は例えばｎ型ＩｎＰから成る半導体基板である。半導体層１４、１６、及び１８は、Ａｌ、Ｇａ及びＩｎのうち少なくとも一つの元素と、Ｐ及びＡｓのうち少なくとも一つの元素とを組成中に含んでいる。半導体層１４は例えばｎ型ＩｎＰから成る。半導体層１６は組成中にＡｌを含んでおり、例えばＡｌＧａＩｎＡｓ多重量子井戸構造を有する活性層である。半導体層１８は例えばｐ型ＩｎＧａＡｓＰから成り、例えば回折格子の為の半導体層である。なお、本実施形態において、半導体層１６は第１の半導体層であり、半導体層１８は第２の半導体層である。半導体層１４、１６及び１８の成長には、例えば有機金属気相成長（OrganoMetaric Vapor Phase Epitaxy；ＯＭＶＰＥ）装置が用いられる。
【００１８】
次に、図１（ｂ）に示されるように、エッチングマスク２０を半導体層１８上に形成する（エッチングマスク形成工程）。このエッチングマスク２０は、例えばＳｉＯ２やＳｉＮといったシリコン化合物から成り、アライメントマークとなる複数の凹部の平面形状に応じた複数の開口部２０ａを有する。この複数の開口部２０ａは、所定方向（図中の矢印Ａ）に並んでいる。このようなエッチングマスク２０は、例えば化学気相成長法（Chemical Vapor Deposition；ＣＶＤ）によってシリコン化合物膜を半導体層１８上の全面に形成したのち、通常のフォトリソグラフィ技術を用いてシリコン化合物膜に複数の開口部２０ａを形成することによって好適に作製される。
【００１９】
続いて、図１（ｃ）に示されるように、エッチングマスク２０を用いて半導体層１８をエッチングすることにより、半導体層１８の一部を除去し、半導体層１６を露出させる。この工程におけるエッチング方法としては、例えばドライエッチングが好適である。この工程によって、複数の凹部２２を含むアライメントマーク２４が形成される（アライメントマーク形成工程）。なお、複数の凹部２２は、上述した所定方向Ａに沿って並んでいる。また、各凹部２２の底面は半導体層１６によって構成され、各凹部２２の側面は主に半導体層１８によって構成されている。
【００２０】
ここで、上述したエッチングマスク形成工程及びアライメントマーク形成工程では、各凹部２２の所定方向Ａにおける幅Ｗを１μｍより大きく且つ６μｍより小さく形成する。加えて、各凹部２２の深さＤと、所定方向Ａに互いに隣り合う凹部２２同士の間隔Ｓとの比（Ｓ／Ｄ）を３以上とする。
【００２１】
続いて、図２（ａ）に示されるように、半導体層１８上および複数の凹部２２上に埋込半導体層２６を再成長させる（成長工程）。なお、本実施形態において、埋込半導体層２６は第３の半導体層であって、Ａｌ、Ｇａ及びＩｎのうち少なくとも一つの元素と、Ｐ及びＡｓのうち少なくとも一つの元素とを組成中に含んでいる。埋込半導体層２６は、例えばｐ型ＩｎＰから成る。埋込半導体層２６の成長には、例えばＯＭＶＰＥ装置が用いられる。
【００２２】
続いて、図２（ｂ）に示されるように、アライメントマーク２４上に形成された埋込半導体層２６を除去することにより、アライメントマーク２４の複数の凹部２２を露出させる（アライメントマーク掘り出し工程）。具体的には、アライメントマーク２４上に開口を有するエッチングマスクを埋込半導体層２６上に形成したのち、エッチングマスクで覆われていない埋込半導体層２６の部分をウェットエッチング等によって除去する。ウェットエッチングのエッチャントとしては、例えば塩酸系のエッチャントが好適である。
【００２３】
以上に説明した本実施形態によるアライメントマーク形成方法によって得られる効果について説明する。図３は、アライメントマーク２４の複数の凹部２２の寸法に起因する視認性の違いについて説明するための図である。前述したように、Ａｌを含む化合物半導体結晶（例えばＡｌＧａＩｎＡｓ）によって半導体層１６が構成されている場合、凹部２２の底面において露出したこの半導体層１６の表面のＡｌが酸化し、Ａｌ酸化層が生じる。このようなＡｌ酸化層の上に埋込半導体層２６を再成長させると、図３（ａ）に示されるように異常成長部分２６ａが生じる。そして、埋込半導体層２６をエッチングする際には、この異常成長部分２６ａのエッチング速度が、他の部分と較べて速くなる。図１（ｃ）に示された複数の凹部２２の幅Ｗが広く、且つ凹部２２同士の間隔Ｓが短い場合には、図３（ｂ）に示されるように、半導体層１６がエッチャントによって浸食され、複数の凹部２２の根元部分が削り取られてその形状が崩れてしまう。これにより、アライメントマーク２４の視認性が顕著に低下してしまう。これに対し、本実施形態では、複数の凹部２２の幅Ｗが６μｍより小さく、且つ凹部２２同士の間隔Ｓが短い（凹部２２の深さＤと間隔Ｓとの比（Ｓ／Ｄ）が３以上）ことによって、図３（ｃ）に示されるように、半導体層１６が浸食される程度を低く抑え、複数の凹部２２の形状を好適に維持することができる。
【００２４】
ここで、図４（ａ）は、複数の凹部２２の幅Ｗを４μｍとし、凹部２２の深さＤと凹部２２同士の間隔Ｓとの比（Ｓ／Ｄ）を２とした場合における、掘り出されたアライメントマークの様子を示す写真である。また、図４（ｂ）は、複数の凹部２２の幅Ｗを２μｍとし、比（Ｓ／Ｄ）を４とした場合における、掘り出されたアライメントマークの様子を示す写真である。図４（ａ）を参照すると、幅Ｗを４μｍとし、比（Ｓ／Ｄ）を２とした場合には、ステッパーにて認識できない程度まで複数の凹部２２の形状が崩れている。これに対し、図４（ｂ）を参照すると、幅Ｗを２μｍとし、比（Ｓ／Ｄ）を４とした場合には、ステッパーにて十分に認識できる程度に複数の凹部２２の形状が明確に維持されている。このように、本実施形態のアライメントマーク形成方法によれば、再成長された埋込半導体層２６をエッチングしてアライメントマーク２４を掘り出す際に、複数の凹部２２の形状の崩れを顕著に抑制することができる。
【００２５】
なお、複数の凹部２２の幅Ｗは、１μｍより大きいことが好ましい。これにより、ステッパーにおいてアライメントマーク２４を好適に認識することができる。
【００２６】
また、本実施形態のように、埋込半導体層２６は、Ａｌ、Ｇａ及びＩｎのうち少なくとも一つの元素と、Ｐ及びＡｓのうち少なくとも一つの元素とを組成中に含んでもよい。このような場合、埋込半導体層２６に異常成長部分２６ａ（図３（ａ）を参照）が生じ易いので、本実施形態のアライメントマーク形成方法による効果が一層顕著となる。
【００２７】
（第２の実施の形態）
図５〜図１４は、本発明の第２実施形態に係る光半導体素子の製造方法の各工程を示す図である。なお、図５〜図１２において、（ａ）は製造途中のウエハの平面図であり、（ｂ）は（ａ）に示された切断線に沿った断面図である。本実施形態では、光半導体素子としてのＤＦＢレーザ素子の作製過程において、回折格子とメサストライプ構造との位置合わせの為にアライメントマークが使用される。
【００２８】
まず、図５に示されるように、ウエハ３２を準備する。ウエハ３２は、例えばｎ型ＩｎＰから成る。このウエハ３２は、素子形成領域３２ｂと、アライメントマーク形成領域３２ｃとを主面３２ａに有する。次に、図６に示されるように、ウエハ３２の主面３２ａ上に、クラッド層３４、活性層３６、及び回折格子層３８をこの順で成長させることにより、半導体積層物３０を作製する。クラッド層３４、活性層３６、及び回折格子層３８は、Ａｌ、Ｇａ及びＩｎのうち少なくとも一つの元素と、Ｐ及びＡｓのうち少なくとも一つの元素とを組成中に含んでいる。クラッド層３４は例えばｎ型ＩｎＰから成る。活性層３６は組成中にＡｌを含んでおり、例えばＡｌＧａＩｎＡｓ多重量子井戸構造を有する。回折格子層３８は例えばｐ型ＩｎＧａＡｓＰから成る。なお、本実施形態において、活性層３６は第１の半導体層であり、回折格子層３８は第２の半導体層である。クラッド層３４、活性層３６及び回折格子層３８の成長には、例えばＯＭＶＰＥ装置が用いられる。
【００２９】
続いて、図７に示されるように、エッチングマスク４０を回折格子層３８上に形成する（エッチングマスク形成工程）。このエッチングマスク４０は、例えばＳｉＯ２といったシリコン化合物から成り、アライメントマークとなる複数の凹部の平面形状に応じた複数の開口部４０ａと、回折格子を形成するための周期的な複数の開口部４０ｂとを有する。複数の開口部４０ａは、所定方向Ａに沿って並んでいる。エッチングマスク４０は、例えばＣＶＤによってシリコン化合物膜を回折格子層３８上の全面に形成したのち、通常のフォトリソグラフィ技術を用いてシリコン化合物膜に開口部４０ａ及び４０ｂを形成することによって好適に作製される。
【００３０】
続いて、エッチングマスク４０を用いて回折格子層３８をエッチングすることにより、図８に示されるように、回折格子層３８の一部を除去し、活性層３６を露出させる。この工程におけるエッチング方法としては、例えばドライエッチングが好適である。この工程によって、複数の凹部４２を含むアライメントマーク４４が形成される（アライメントマーク形成工程）。続けて、例えばＣＶＤによって、ＳｉＯ２といったシリコン化合物膜を、アライメントマーク４４が形成された回折格子層３８上の全面に形成する。その後、シリコン化合物膜上にレジストを塗布し、干渉露光法又はＥＢ露光法等を用いて、レジストに回折格子パターンを形成する。次に、回折格子パターンが形成されたレジストを用いて、シリコン化合物膜をエッチングすることにより、回折格子パターンをシリコン化合物膜に転写し、回折格子形成用マスクを作成する（図示せず）。なお、回折格子形成用マスクを形成する際は、アライメントマーク形成工程で形成されたアライメントマークを用いて、ウエハ３２の回折格子パターンを形成すべき領域に回折格子を形成するための位置合わせを行う。アライメントマークを用いた位置合わせの結果、回折格子パターンを、ウエハ３２の所定の領域に形成することができる。また、このアライメントマークは、後述する半導体メサを形成するためのエッチングマスクを形成する工程、および半導体メサの所定領域に電極を形成する工程においても使用される。回折格子を形成する領域、半導体メサを形成する領域および半導体メサ上に電極を形成する領域の位置合わせには、サブミクロンメートル単位の精度が要求される。アライメントマーク４４を基準とすることによって、これらの回折格子を形成する領域、半導体メサを形成する領域および半導体メサ上に電極を形成する領域の各領域の位置関係を正確に精度よく制御することができる。なお、複数の凹部４２は、上述した所定方向Ａに沿って並んでいる。また、各凹部４２の底面は活性層３６によって構成され、各凹部４２の側面は主に回折格子層３８によって構成されている。
【００３１】
ここで、図８（ｂ）の部分拡大図に示されるように、上述したエッチングマスク形成工程及びアライメントマーク形成工程では、第１実施形態と同様に、各凹部４２の所定方向Ａにおける幅Ｗを１μｍより大きく且つ６μｍより小さく形成する。加えて、各凹部４２の深さＤと、所定方向Ａに互いに隣り合う凹部４２同士の間隔Ｓとの比（Ｓ／Ｄ）を３以上とする。
【００３２】
続いて、図９に示されるように、半導体積層物３０の全面上に埋込半導体層４８を再成長させることにより、回折格子５０および複数の凹部４２を埋込半導体層４８によって覆う（成長工程）。なお、本実施形態において、埋込半導体層４８は第３の半導体層であって、Ａｌ、Ｇａ及びＩｎのうち少なくとも一つの元素と、Ｐ及びＡｓのうち少なくとも一つの元素とを組成中に含んでいる。埋込半導体層４８は、例えばｐ型ＩｎＰから成る。埋込半導体層４８の成長には、例えばＯＭＶＰＥ装置が用いられる。
【００３３】
続いて、アライメントマーク４４上に形成された埋込半導体層４８を除去することにより、アライメントマーク４４の複数の凹部４２を露出させる（アライメントマーク掘り出し工程）。具体的には、図１０に示されるように、アライメントマーク４４上に開口５２ａを有するエッチングマスク５２を埋込半導体層４８上に形成したのち、図１１に示されるように、エッチングマスク５２で覆われていない埋込半導体層４８の部分をウェットエッチング等によって除去する。ウェットエッチングのエッチャントとしては、例えば塩酸系のエッチャントが好適である。
【００３４】
続いて、図１２に示されるように、埋込半導体層４８上にエッチングマスク５４を形成する（エッチングマスク形成工程）。このエッチングマスク５４は、所定の光導波方向に延びるパターンを含んでおり、本実施形態では、半導体レーザ素子の光導波路となる領域上に限定して形成されている。エッチングマスク５４は、回折格子５０の並設方向に延びるストライプ状といった平面形状を有する。本工程では、アライメントマーク４４に基づいて、回折格子５０とエッチングマスク５４との相対位置関係が決定される。なお、エッチングマスク５４は、前述したエッチングマスク４０と同様の方法によって好適に形成される。
【００３５】
続いて、図１３（ａ）に示されるように、エッチングマスク５４を用いてドライエッチングを行うことにより、活性層３６、回折格子層３８及び埋込半導体層４８の一部を除去する。これにより、光導波構造としてのメサ構造５６が形成される。なお、図１３（ａ）では、エッチング深さがクラッド層３４にまで達しており、メサ構造５６は、クラッド層３４の一部と、活性層３６と、回折格子層３８と、埋込半導体層４８とを含んでいる。
【００３６】
続いて、図１３（ｂ）に示されるように、エッチングマスク５４を残したまま選択的にｎ型ＩｎＰ領域５８ａ及びｐ型ＩｎＰ領域５８ｂを順に成長させることにより、電流ブロック領域５８を形成する。ｎ型ＩｎＰ領域５８ａ及びｐ型ＩｎＰ領域５８ｂの成長には、例えばＯＭＶＰＥ装置が用いられる。
【００３７】
続いて、エッチングマスク５４を除去したのち、図１４（ａ）に示されるように、メサ構造５６上から電流ブロック領域５８上にわたって、クラッド層６０及びコンタクト層６２を順に成長させる。クラッド層６０は例えばｐ型ＩｎＰから成る。コンタクト層６２は例えばｐ型ＩｎＧａＡｓから成る。クラッド層６０及びコンタクト層６２の成長には、例えばＯＭＶＰＥ装置が用いられる。そして、ウエハ３２の裏面３２ｄを研磨することによってウエハ３２の厚さを例えば１００μｍ程度まで薄くしたのち、図１４（ｂ）に示されるように、コンタクト層６２上にアノード電極６４を形成するとともに、ウエハ３２の裏面３２ｄ上にカソード電極６６を形成する。最後に、このウエハ生産物をチップ状に分割することによって、ＤＦＢレーザ素子が完成する。
【００３８】
本実施形態による光半導体素子の製造方法では、第１実施形態と同様に、アライメントマーク４４を構成する各凹部４２の幅Ｗを１μｍより大きく且つ６μｍより小さく形成し、各凹部４２の深さＤと、所定方向Ａに沿って互いに隣り合う凹部４２同士の間隔Ｓとの比（Ｓ／Ｄ）を３以上としている。したがって、再成長された埋込半導体層４８をエッチングしてアライメントマーク４４を掘り出す際に、アライメントマーク４４の複数の凹部４２の形状の崩れを抑制することができる。
【００３９】
なお、Ａｌ酸化層上に埋込半導体層を成長させる場合、埋込半導体層を成長させる前にウエハの温度を上げ、ＡｓＨ３やＰＨ３によってＡｌ酸化層をエッチングすることによって異常成長を防ぐ方法も考えられる。しかしながら、本実施形態のように埋込半導体層４８の成長前の状態において回折格子５０が露出している場合、高温下では回折格子５０の形状が崩れてしまい、ＤＦＢレーザ素子の特性に影響を及ぼすので、ウエハの温度を上げることは難しいという問題がある。本実施形態による光半導体素子の製造方法によれば、このような場合であっても、アライメントマーク４４の複数の凹部４２の形状の崩れを効果的に抑制することができる。
【００４０】
本発明によるアライメントマーク形成方法及び光半導体素子の製造方法は、上述した実施形態に限られるものではなく、他に様々な変形が可能である。例えば、上記第２実施形態では光半導体素子としてＤＦＢレーザ素子を例示したが、本発明が適用される光半導体素子はこれに限られるものではなく、再成長により形成される半導体層の再成長前に形成される構造と、再成長後に形成される構造との相互の位置合わせが必要な素子であればよい。また、上記第２実施形態では光導波構造として埋め込みメサ構造を例示したが、例えばリッジ構造といった他の光導波構造に対しても、本発明を適用することができる。
【符号の説明】
【００４１】
１０，３０…半導体積層物、１２，３２…ウエハ、１４，１６，１８…半導体層、２０，４０，５２，５４…エッチングマスク、２０ａ，４０ａ，４０ｂ，５２ａ…開口部、２２，４２…凹部、２４，４４…アライメントマーク、２６，４８…埋込半導体層、２６ａ…異常成長部分、３２ｂ…素子形成領域、３２ｃ…アライメントマーク形成領域、３４，６０…クラッド層、３６…活性層、３８…回折格子層、５０…回折格子、５６…メサ構造、５８…電流ブロック領域、５８ａ…ｎ型ＩｎＰ領域、５８ｂ…ｐ型ＩｎＰ領域、６２…コンタクト層、６４…アノード電極、６６…カソード電極、Ａ…所定方向、Ｓ…間隔、Ｗ…幅、Ｄ…深さ。
【図１】
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【図２】
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【図３】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図４】
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