(57)【要約】【課題】昇圧回路の残留電荷に起因する誤書き込みを防止することのできるＥＥＰＲＯＭを提供する。【解決手段】実施形態のＥＥＰＲＯＭは、昇圧回路２が、メモリセルアレイ１に配列された不揮発性メモリセルへ供給する書き込み電圧として、チャージポンプ方式により電源電圧ＶＤＤよりも高い高電圧ＶＰＰを生成する。放電回路３が、昇圧回路２の出力端子と接地電位ＧＮＤの電源線との間に接続されたＭＯＳトランジスタＭＴ１を有しており、放電制御回路４が、リードイネーブル信号ＲＥ、待機信号ＳＴ、書き込み防止信号ＷＲ＿ＰＲＴＣＴのいずれが入力されたときに放電指示信号ＤＳＣを出力して、放電回路３のＭＯＳトランジスタＭＴ１を導通させる。【選択図】  図１
2012079391.tif 000002
【特許請求の範囲】
【請求項１】
アレイ状に配列された不揮発性メモリセルを有するメモリ部と、
チャージポンプ方式により電源電圧よりも高い高電圧を生成し、前記不揮発性メモリセルへ書き込み電圧として供給する昇圧回路と、
前記昇圧回路の出力端子と前記高電圧よりも低電位の電源線との間に接続されたＭＯＳトランジスタを有する放電回路と、
読み出し信号、待機信号、書き込み防止信号のいずれが入力されたときに放電指示信号を出力して、前記放電回路の前記ＭＯＳトランジスタを導通させる放電制御回路と
を備えることを特徴とするＥＥＰＲＯＭ。
【請求項２】
前記書き込み防止信号が、電源投入時に出力される
ことを特徴とする請求項１に記載のＥＥＰＲＯＭ。
【請求項３】
前記低電位の電源線が、接地電位の電源線または前記電源電圧の電源線である
ことを特徴とする請求項１または２に記載のＥＥＰＲＯＭ。
【請求項４】
アレイ状に配列された不揮発性メモリセルを有するメモリ部と、
チャージポンプ方式により電源電圧よりも高い高電圧を生成し、前記不揮発性メモリセルへ書き込み電圧として供給する昇圧回路と、
前記昇圧回路の出力電圧の上限値を制限する電圧リミッタ回路と、
前記電圧リミッタ回路の前記上限値を通常リミット値よりも低い低リミット値へ切り替える切り替え回路と、
読み出し信号、待機信号、書き込み防止信号のいずれが入力されたときに切り替え信号を出力して、前記切り替え回路へ前記低リミット値への切り替えを指示する切り替え制御回路と
を備えることを特徴とするＥＥＰＲＯＭ。
【請求項５】
前記書き込み防止信号が、電源投入時に出力される
ことを特徴とする請求項４に記載のＥＥＰＲＯＭ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、ＥＥＰＲＯＭに関する。
【背景技術】
【０００２】
ＥＥＰＲＯＭでは、電源投入時のノイズなどにより回路動作に障害が発生し、誤書き込みが発生することがある。そこで、従来、そのような障害を検出する手段を設け、障害を検出したときはライトイネーブル信号の出力を禁止することにより、誤書き込みの発生を防止することが行われている。
【０００３】
ところで、ＥＥＰＲＯＭでは、データの書き込みや消去の際、メモリ素子へ電源電圧よりも高い高電圧を印加する必要がある。そのため、単一電源で動作する集積回路では、電源電圧を昇圧する昇圧回路を内蔵することが広く行われている。
【０００４】
この昇圧回路として、ＭＯＳ集積回路では、ディクソン（Ｄｉｃｋｓｏｎ）型チャージポンプ回路が、回路構成が簡単なため、よく使用されている。
【０００５】
ディクソン型チャージポンプ回路は、ドレイン端子とゲート端子を短絡させてダイオード接続としたＭＯＳトランジスタと、そのソース端子に接続したキャパシタとを１段分とした回路を、複数段直列に接続し、各段のキャパシタの他端に、クロック信号と反転クロック信号を交互に入力するようにした回路である。その初段のＭＯＳトランジスタのドレイン端子に電源電圧を印加し、クロック信号を繰り返し変化させると、初段から後段へ向かってキャパシタの出力電位が順次伝達され、最終段のキャパシタから、キャパシタ接続段数に応じた高電圧が得られる。
【０００６】
ＥＥＰＲＯＭへのデータ書き込み時は、このチャージポンプ回路から出力される高電圧が、メモリ素子へ印加される。一連の書き込みが終了した後は、チャージポンプ回路の昇圧動作は停止される。しかし、チャージポンプ回路のキャパシタに蓄積された電荷は、チャージポンプ回路の動作が停止した後も、そのまま残留する。特に、キャパシタの容量が大きい場合、電源の切断後も、かなりの期間、チャージポンプ回路には残留電荷が保持される。
【０００７】
そのため、電源切断後、それほど時間をおかずに電源が再投入されたときなど、チャージポンプ回路の残留電荷による高電圧が、意図せず、メモリ素子へ加わることがある。このとき、誤動作によりライトイネーブル信号が発生すると、メモリ素子へ誤書き込みが行われる、という問題が生じる。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００７−２２６９３８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
そこで、本発明の目的は、昇圧回路の残留電荷に起因する誤書き込みを防止することのできるＥＥＰＲＯＭを提供することにある。
【課題を解決するための手段】
【００１０】
実施形態のＥＥＰＲＯＭは、昇圧回路が、メモリ部にアレイ状に配列された不揮発性メモリセルへ供給する書き込み電圧として、チャージポンプ方式により電源電圧よりも高い高電圧を生成する。放電回路が、昇圧回路の出力端子と昇圧回路出力の高電圧よりも低電位の電源線との間に接続されたＭＯＳトランジスタを有しており、放電制御回路が、読み出し信号、待機信号、書き込み防止信号のいずれが入力されたときに放電指示信号を出力して、放電回路のＭＯＳトランジスタを導通させる。
【図面の簡単な説明】
【００１１】
【図１】本発明の第１の実施形態に係るＥＥＰＲＯＭの構成の例を示すブロック図。
【図２】チャージポンプ方式の昇圧回路の例を示す回路図。
【図３】本発明の第１の実施形態に係るＥＥＰＲＯＭの動作の例を示す波形図。
【図４】本発明の第２の実施形態に係るＥＥＰＲＯＭの構成の例を示すブロック図。
【図５】本発明の第２の実施形態に係るＥＥＰＲＯＭの動作の例を示す波形図。
【図６】本発明の第３の実施形態に係るＥＥＰＲＯＭの構成の例を示すブロック図。
【図７】本発明の第３の実施形態に係るＥＥＰＲＯＭの動作の例を示す波形図。
【図８】本発明の第４の実施形態に係るＥＥＰＲＯＭの構成の例を示すブロック図。
【図９】本発明の第４の実施形態に係るＥＥＰＲＯＭの動作の例を示す波形図。
【発明を実施するための形態】
【００１２】
以下、本発明の実施の形態について図面を参照して説明する。なお、図中、同一または相当部分には同一の符号を付して、その説明は繰り返さない。
【００１３】
（第１の実施形態）
図１は、本発明の第１の実施形態に係るＥＥＰＲＯＭの構成の例を示すブロック図である。
【００１４】
本実施形態のＥＥＰＲＯＭは、不揮発性メモリセルがアレイ状に配列されたメモリセルアレイ１と、チャージポンプ方式により電源電圧ＶＤＤよりも高い高電圧ＶＰＰを生成し、メモリセルアレイ１の不揮発性メモリセルへ書き込み電圧として供給する昇圧回路２と、昇圧回路２の出力端子と接地電位電源線ＧＮＤとの間に接続されたＭＯＳトランジスタＭＴ１を有する放電回路３と、リードイネーブル信号ＲＥ、待機信号ＳＴ、書き込み防止信号ＷＲ＿ＰＲＴＣＴのいずれが入力されたときに、放電回路３に対して放電指示信号ＤＳＣを出力する放電制御回路４と、を備える。
【００１５】
図２に、昇圧回路２に用いるチャージポンプ方式の昇圧回路の回路構成の例を示す。この回路は、ディクソン型チャージポンプ回路として知られる回路である。
【００１６】
ディクソン型チャージポンプ回路は、ドレイン端子とゲート端子を短絡させてダイオード接続としたＭＯＳトランジスタと、そのソース端子に接続したキャパシタとを１段分とした回路を、２ｎ段直列に接続した構成をとる。ソース端子に接続されたキャパシタの他端には、奇数段のＣ１、Ｃ３、・・・はクロック信号ＣＫを印加し、偶数段のＣ２、Ｃ４、・・・は反転クロック信号ＣＫＮを印加する。
【００１７】
クロック信号ＣＫが“Ｌｏｗ”で、反転クロック信号ＣＫＮが“Ｈｉｇｈ”のとき、奇数段のＭＯＳトランジスタＴ１、Ｔ３、・・・のドレイン電位がソース電位よりも高いため、ＭＯＳトランジスタＴ１、Ｔ３、・・・にドレイン電流が流れ、奇数段のキャパシタＣ１、Ｃ３、・・・に電荷がチャージされる。逆に、クロック信号ＣＫが“Ｈｉｇｈ”で、反転クロック信号ＣＫＮが“Ｌｏｗ”のとき、偶数段のＭＯＳトランジスタＴ２、Ｔ４、・・・のドレイン電位がソース電位よりも高くなり、ＭＯＳトランジスタＴ２、Ｔ４、・・・にドレイン電流が流れ、奇数段のキャパシタＣ１、Ｃ３、・・・から偶数段のキャパシタＣ２、Ｃ４、・・・へ電荷が移動する。
【００１８】
したがって、ＭＯＳトランジスタのしきい値電圧をＶｔとすると、最終段のキャパシタＣ２ｎの出力電圧ＶＰＰは、
ＶＰＰ＝（ＶＤＤ−Ｖｔ）×ｎ＋ＶＤＤ
と表わされる。すなわち、キャパシタの段数ｎに応じてＶＰＰの電圧は昇圧される。
【００１９】
このように、チャージポンプ方式の昇圧回路では、キャパシタ間の電荷の移動により昇圧が行われるため、メモリセルアレイ１への書き込み動作終了後も、最終段のキャパシタＣ２ｎには、出力電圧ＶＰＰに応じた電荷が残留する。
【００２０】
そこで、本実施形態では、放電回路３および放電制御回路４を設け、必要に応じて、昇圧回路２の残留電荷の放電をおこなう。
【００２１】
放電制御回路４は、リードイネーブル信号ＲＥ、待機信号ＳＴ、書き込み防止信号ＷＲ＿ＰＲＴＣＴのいずれが入力されたときに、放電指示信号ＤＳＣを出力する。
【００２２】
ここで、リードイネーブル信号ＲＥは、メモリセルアレイ１からデータを読み出す読み出しモード時に入力される信号であり、待機信号ＳＴは待機モードのときに入力される信号である。また、書き込み防止信号ＷＲ＿ＰＲＴＣＴは、電源投入時に出力される信号である。
【００２３】
放電回路３は、放電制御回路４から放電指示信号ＤＳＣが出力されると、ＭＯＳトランジスタＭＴ１を導通させ、昇圧回路２の残留電荷を接地電位ＧＮＤ電源線へ放電する。
【００２４】
図３に、本実施形態における放電動作の様子を波形図で示す。放電制御回路４から放電指示信号ＤＳＣが出力されると、放電回路３により昇圧回路２の残留電荷の放電が行われ、昇圧回路２の出力電圧ＶＰＰは接地電位ＧＮＤまで低下する。
【００２５】
このような本実施形態によれば、メモリセルアレイ１への書き込み終了後、読み出しモードや待機モードになったときに、あるいは電源が一旦切断されて再投入されたときに、昇圧回路２の残留電荷の放電を行い、昇圧回路２の出力電圧ＶＰＰの電位を接地電位ＧＮＤまで低下させることができる。これにより、読み出しモードや待機モード時あるいは電源再投入時に誤ってライトイネーブル信号が発生しても、不揮発性メモリセルへ書き込みに必要な高電圧が印加されないため、メモリ素子への誤書き込みが発生することを防止することができる。
【００２６】
（第２の実施形態）
図４は、本発明の第２の実施形態に係るＥＥＰＲＯＭの構成の例を示すブロック図である。本実施形態が第１の実施形態と異なる点は、放電回路３ＡのＭＯＳトランジスタＭＴ１が、昇圧回路２の出力端子と電源電圧ＶＤＤ電源線との間に接続されている点である。
【００２７】
したがって、本実施形態の放電回路３Ａは、放電制御回路４から放電指示信号ＤＳＣが出力されると、ＭＯＳトランジスタＭＴ１を導通させ、昇圧回路２の残留電荷を電源電圧ＶＤＤ電源線へ放電する。
【００２８】
図５に、本実施形態における放電動作の様子を波形図で示す。放電制御回路４から放電指示信号ＤＳＣが出力されると、放電回路３Ａにより昇圧回路２の残留電荷の放電が行われ、昇圧回路２の出力電圧ＶＰＰは電源電圧ＶＤＤまで低下する。
【００２９】
したがって、本実施形態においても、放電指示信号ＤＳＣが出力されたときは不揮発性メモリセルへ書き込みに必要な高電圧が印加されないため、メモリ素子への誤書き込みが発生することを防止することができる。
【００３０】
また、本実施形態によれば、昇圧回路２の出力電圧ＶＰＰを電源電圧ＶＤＤまで下げればよいので、放電回路３Ａの放電に要する時間を短くすることができる。
【００３１】
（第３の実施形態）
図６は、本発明の第３の実施形態に係るＥＥＰＲＯＭの構成の例を示すブロック図である。
【００３２】
本実施形態のＥＥＰＲＯＭは、第１および第２の実施形態と同様のメモリセルアレイ１および昇圧回路２と、昇圧回路２の出力電圧ＶＰＰの上限値を制限する電圧リミッタ回路１１と、電圧リミッタ回路１１の電圧リミット値を通常リミット値よりも低い低リミット値へ切り替える切り替え回路１２と、リードイネーブル信号ＲＥ、待機信号ＳＴ、書き込み防止信号ＥＲ＿ＰＲＴＣＴのいずれが入力されたときに切り替え信号ＳＷＴを出力して、切り替え回路１２へ電圧リミッタ回路１１の電圧リミット値を低リミット値へ切り替えるよう指示する切り替え制御回路１３と、を備える。
【００３３】
電圧リミッタ回路１１は、昇圧回路２の出力端子と接地電位電源線ＧＮＤとの間に直列に多段接続されたダイオードＤにより構成される。電圧リミッタ回路１１の電圧リミット値は、ダイオードＤの順方向電圧と接続段数の積によって決まる。
【００３４】
電圧リミッタ回路１１を設けることにより、昇圧回路２の出力電圧ＶＰＰが、例えば製造上の素子特性のバラツキなどにより、想定以上に高くなることが防止される。
【００３５】
切り替え回路１２は、電圧リミッタ回路１１の多段接続されたダイオードＤの途中段Ａと、別の途中段Ｂとの間に接続されたＭＯＳトランジスタＭ１１を有する。ＭＯＳトランジスタＭ１１の導通は、切り替え制御回路１３から出力される切り替え信号ＳＷＴにより制御される。
【００３６】
切り替え制御回路１３は、リードイネーブル信号ＲＥ、待機信号ＳＴ、書き込み防止信号ＷＲ＿ＰＲＴＣＴのいずれが入力されたときに、切り替え信号ＳＷＴを出力する。この切り替え制御回路１３の動作は、実施形態１で説明した放電制御回路４の動作と同じであるので、ここではその説明を省略する。
【００３７】
切り替え制御回路１３から切り替え信号ＳＷＴが出力されると、切り替え回路１２のＭＯＳトランジスタＭ１１が導通する。これにより、電圧リミッタ回路１１の多段接続されたダイオードＤの途中段Ａと途中段Ｂとの間が短絡される。そのため、電圧リミッタ回路１１のダイオードＤの接続段数が減少し、電圧リミッタ回路１１の電圧リミット値が低下する。
【００３８】
本実施形態では、電圧リミッタ回路１１の電圧リミット値を低下させたときの電圧が不揮発性メモリセルの書き込みに必要な電圧よりも低くなるよう、切り替え制御回路１３で短絡するダイオードＤの段数が設定されている。
【００３９】
図７に、本実施形態における昇圧回路２の出力電圧ＶＰＰのリミット値の変化の様子を波形図で示す。切り替え制御回路１３から切り替え信号ＳＷＴが出力されると、切り替え回路１２により電圧リミッタ回路１１の電圧リミット値の切り替えが行われ、昇圧回路２の出力電圧ＶＰＰは、通常リミット値から低リミット値まで低下する。
【００４０】
このような本実施形態によれば、メモリセルアレイ１への書き込み終了後、読み出しモードや待機モードになったときに、あるいは電源が一旦切断されて再投入されたときに、電圧リミッタ回路１１の電圧リミット値の切り替えを行い、昇圧回路２の出力電圧ＶＰＰを、通常リミット値から低リミット値へ低下させることができる。すなわち、昇圧回路２の残留電荷による出力電圧を低下させることができる。
【００４１】
これにより、読み出しモードや待機モード時あるいは電源再投入時に誤ってライトイネーブル信号が発生しても、不揮発性メモリセルへ書き込みに必要な高電圧が印加されないため、メモリ素子への誤書き込みが発生することを防止することができる。
【００４２】
（第４の実施形態）
図８は、本発明の第４の実施形態に係るＥＥＰＲＯＭの構成の例を示すブロック図である。本実施形態が第３の実施形態と異なる点は、切り替え回路１２ＡのＭＯＳトランジスタＭＴ１１が、電圧リミッタ回路１１の入力端子すなわち昇圧回路２の出力端子と、接地電位ＧＮＤ電源線と、の間に接続されている点である。
【００４３】
したがって、本実施形態の切り替え回路１２Ａは、切り替え制御回路１３から切り替え信号ＳＷＴが出力されると、ＭＯＳトランジスタＭＴ１１を導通させ、電圧リミッタ回路１１の電圧リミット値を接地電位ＧＮＤまで低下させる。すなわち、昇圧回路２の出力電圧ＶＰＰを接地電位ＧＮＤとする。
【００４４】
図９に、本実施形態における昇圧回路２の出力電圧ＶＰＰのリミット値の変化の様子を波形図で示す。切り替え制御回路１３から切り替え信号ＳＷＴが出力されると、切り替え回路１２により電圧リミッタ回路１１の電圧リミット値の切り替えが行われ、昇圧回路２の出力電圧ＶＰＰは、通常リミット値から接地電位ＧＮＤまで低下する。
【００４５】
このような本実施形態によれば、メモリセルアレイ１への書き込み終了後、読み出しモードや待機モードになったときに、あるいは電源が一旦切断されて再投入されたときに、昇圧回路２の出力電圧ＶＰＰを接地電位ＧＮＤまで低下させることができる。これにより、昇圧回路２の残留電荷を完全に放電することができる。
【００４６】
以上説明した少なくとも１つの実施形態のＥＥＰＲＯＭによれば、昇圧回路の残留電荷に起因する不揮発性メモリセルへの誤書き込みを防止することができる。
【００４７】
また、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００４８】
１  メモリセルアレイ
２  昇圧回路
３、３Ａ  放電回路
４  放電制御回路
１１  電圧リミッタ回路
１２，１２Ａ  切り替え回路
１３  切り替え制御回路
ＭＴ１、ＭＴ１１  ＭＯＳトランジスタ
Ｄ  ダイオード
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2012079391.tif 000009
【図８】
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【図９】
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