(57)【要約】【課題】微結晶シリコンを備える薄膜トランジスタにおいて、光リーク電流、及び、電界起因のリーク電流を抑制することが可能な技術を提供することを目的とする。【解決手段】薄膜トランジスタは、ゲート電極２上にゲート絶縁膜６を介して順に形成された微結晶シリコン膜８、非晶質シリコン膜９、及び、Ｎ型非晶質シリコン膜１０を含む半導体層２５と、微結晶シリコン膜８の端部８ｂと接触し、かつ、Ｎ型非晶質シリコン膜１０と接続されたドレイン電極１２とを備える。半導体層２５は、平面視においてゲート電極２の外周よりも内側に形成され、微結晶シリコン膜８の端部８ｂは、Ｎ型非晶質シリコン膜１０と同じＮ型の導電型を有する。【選択図】図３
2012054375.tif 000002
【特許請求の範囲】
【請求項１】
絶縁性基板上に形成されたゲート電極と、
前記ゲート電極上にゲート絶縁膜を介して順に形成された微結晶シリコン膜、第１非晶質シリコン膜、及び、所定の導電型を有する第２非晶質シリコン膜を含む半導体層と、
前記微結晶シリコン膜の端部と接触し、かつ、前記第２非晶質シリコン膜と接続されたドレイン電極と
を備え、
前記半導体層は、平面視において前記ゲート電極の外周よりも内側に形成され、
前記微結晶シリコン膜の前記端部は、前記第２非晶質シリコン膜と同じ前記所定の導電型を有する、薄膜トランジスタ。
【請求項２】
請求項１に記載の薄膜トランジスタであって、
前記第１及び第２非晶質シリコン膜は、アモルファスシリコン膜であり、
前記微結晶シリコン膜の前記端部は、不純物として窒素を含み、前記所定の導電型としてＮ型の導電型を有する、薄膜トランジスタ。
【請求項３】
（ａ）絶縁性基板上にゲート電極を形成する工程と、
（ｂ）前記ゲート電極上にゲート絶縁膜を介して、平面視において前記ゲート電極の外周よりも内側に、微結晶シリコン膜、第１非晶質シリコン膜、及び、所定の導電型を有する第２非晶質シリコン膜を順に形成して、これらを含む半導体層を形成する工程と、
（ｃ）前記微結晶シリコン膜の端部に、前記所定の導電型の不純物を導入する工程と、
（ｄ）前記微結晶シリコン膜の前記端部と接触し、かつ、前記第２非晶質シリコン膜と接続するドレイン電極を形成する工程と
を備える、薄膜トランジスタの製造方法。
【請求項４】
請求項３に記載の薄膜トランジスタの製造方法であって、
前記第１及び第２非晶質シリコン膜は、アモルファスシリコン膜であり、
前記工程（ｃ）において、
前記微結晶シリコン膜の前記端部が前記所定の導電型としてＮ型の導電型を有するように、前記不純物として窒素を含むガスのプラズマを当該端部に照射する、薄膜トランジスタの製造方法。
【請求項５】
請求項４に記載の薄膜トランジスタの製造方法であって、
前記工程（ｃ）における前記ガスは窒素に代えて燐を含む、薄膜トランジスタの製造方法。
【請求項６】
請求項４に記載の薄膜トランジスタの製造方法であって、
前記工程（ｃ）は、
前記微結晶シリコン膜の前記端部を含む外周部に前記不純物を導入し
（ｅ）前記工程（ｄ）の前に、前記外周部のうち、前記微結晶シリコン膜の前記端部と異なる端部と接触し、かつ、前記第２非晶質シリコン膜と接続するソース電極を形成する工程と、
（ｆ）前記工程（ｄ）の後に、前記微結晶シリコン膜に対して等方性エッチングを行う工程と
をさらに備える、薄膜トランジスタの製造方法。
【請求項７】
絶縁性基板上に形成されたゲート電極と、
前記ゲート電極上にゲート絶縁膜を介して順に形成された微結晶シリコン膜、第１非晶質シリコン膜、及び、所定の導電型を有する第２非晶質シリコン膜を含む半導体層と、
前記微結晶シリコン膜の側壁上に絶縁膜を介して形成され、かつ、前記第２非晶質シリコン膜と接続されたドレイン電極と
を備え、
前記半導体層は、平面視において前記ゲート電極の外周よりも内側に形成され、
前記微結晶シリコン膜の、前記絶縁膜と接触する端部は、前記第２非晶質シリコン膜と同じ前記所定の導電型を有する、
薄膜トランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、薄膜トランジスタ及びその製造方法に関するものであり、特にリーク電流を抑制可能な薄膜トランジスタ及びその製造方法に関するものである。
【背景技術】
【０００２】
液晶表示装置の画素スイッチング素子には、薄膜半導体層を有する薄膜トランジスタ（Thin Film Transistor：以下「ＴＦＴ」と記すこともある）が使用されており、その一種である逆スタガＴＦＴの製造は、例えば次のように行われている。
【０００３】
まず、ガラス基板上にゲート電極材料をスパッタにより成膜し、写真製版とエッチングによりゲート電極を形成する。そして、プラズマＣＶＤ（Chemical Vapor Deposition）により、ゲート絶縁膜となるＳｉＮ膜、ｉ型半導体膜となる非晶質シリコン膜、Ｎ型半導体膜となるＮ型非晶質シリコン膜を成膜する。次に、ソース・ドレイン電極材料をスパッタにより形成し、写真製版とエッチングによりソース・ドレイン電極を形成する。そして、ソース・ドレイン間に位置するＮ型非晶質シリコン膜をドライエッチングにより除去する。それから、写真製版により所望のレジストパターンを形成し、不要部分をエッチングにより除去した後、保護膜となるＳｉＮ膜をプラズマＣＶＤにより形成する。以上のようにして、チャネル部のシリコン薄膜に非晶質シリコンを用いた逆スタガ型ＴＦＴを形成することができる。
【０００４】
さて、近年、液晶表示装置や有機ＥＬ（Electro-Luminescence）表示装置の狭額縁化や低コスト化を実現するために、画素部の画素スイッチング素子としてＴＦＴを形成するだけでなく、ソースドライバ及びゲートドライバ等の駆動回路のスイッチング素子としてＴＦＴを同一ガラス基板に形成する表示装置が開発されてきている。ただし、駆動回路内のＴＦＴでは、画素部のＴＦＴに比べて大きな駆動電圧が長時間印加され続けるため、電気的特性の劣化が大きくなるという問題があった。
【０００５】
そこで、特許文献１〜４に記載された技術のように、チャネル部のシリコン薄膜として、上記非晶質シリコン膜の代わりに微結晶シリコン膜を形成することで、安定性がより優れたＴＦＴの製造方法が提案されている。このようなチャネル部のシリコン薄膜として微結晶シリコン膜が形成されたＴＦＴ（微結晶シリコンＴＦＴ）は、チャネル部のシリコン薄膜として非晶質シリコン膜が形成されたＴＦＴ（非晶質シリコンＴＦＴ）よりも、ゲート電極に電圧を印加し続けた場合に生じる、しきい値電圧（Ｖｔｈ）の経時変化が小さいという優れた点を有している。
【０００６】
なお、一般に微結晶シリコンのバンドギャップは非晶質シリコンよりも狭いことから、ゲート電極に逆バイアスを印加したときには、微結晶シリコンＴＦＴでの微結晶シリコンとＮ型非晶質シリコンとの界面においてバンド間トンネリングによるホール注入が起こりやすく、結果としてリーク電流が増大してしまうという問題がある。そこで、特許文献１に開示の技術では、微結晶シリコンとＮ型非晶質シリコンとの間に真性の非晶質シリコンを挟むことによって、微結晶シリコンとＮ型非晶質シリコンとの界面のバンドギャップの不整合を小さくし、リーク電流を抑制している。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００５−３２２８４５号公報
【特許文献２】特開２００９−１７７１３８号公報
【特許文献３】特開２００９−６００９６号公報
【特許文献４】特開２０１０−４０９５１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかしながら、特許文献１に開示の技術のように、液晶パネルの画像表示時にバックライトからの光が、微結晶シリコン膜及び非晶質シリコン膜を含む半導体層に照射されると、光リーク電流が発生してしまう。具体的には、バックライトからの光が微結晶シリコン膜や非晶質シリコン膜に照射されると、半導体層中に電子正孔対が発生する。当該電子は正の電圧が印加されているドレイン電極に移動し、当該正孔は０電位のソース電極に移動することから、光リーク電流が生じる。ゲート電極が０電位または負電圧に固定されているときに、このような光リーク電流が流れると、画素の容量に印加されている電圧、つまり画素の容量に蓄積された電荷が光リーク電流により消失する等の問題が生じ、正常な画像表示ができにくい。
【０００９】
そこで、光リーク電流の発生を防止するために、平面視において微結晶シリコン膜及び非晶質シリコン膜を含む半導体層を、ゲート電極の外周よりも内側に形成することを発明者は見出した。このように形成されれば、バックライトからゲート電極に向かう光は、通常金属で形成されるゲート電極に遮られることから、光リーク電流の発生を抑制できると考えられた。
【００１０】
しかしながら、平面視において半導体層をゲート電極の外周よりも内側に形成すると、新たな問題が発生することが判明した。具体的には、このように形成されたＴＦＴにおいては、半導体層の微結晶シリコン膜の端部がゲート電極上方に位置するため、微結晶シリコン膜の端部が、従来よりもゲート電極の近くにてドレイン電極と接するものとなっている。このようなＴＦＴにおいて、オフ状態になると、すなわちドレイン電極に正電圧が、ソース電極に０電圧が、ゲート電極に負電圧がそれぞれ印加されると、微結晶シリコン膜の端部には近くのゲート電極から比較的大きな電界が印加されることになる。
【００１１】
その結果、ドレイン電極の正孔が、当該ドレイン電極と微結晶シリコン膜との間のショットキー接続部のショットキー障壁を越えて微結晶シリコン膜に注入されやすくなり、リーク電流が発生しやすくなるという問題が発生した。特に、微小とはいえ結晶を有する微結晶シリコン膜の正孔の移動度（０．１〜２ｃｍ2／Ｖｓ）は、非晶質シリコンの移動度（０．００１ｃｍ2／Ｖｓ）よりも非常に大きいため、微結晶シリコンＴＦＴの電界起因のリーク電流は、非晶質シリコンＴＦＴよりも大きい。このように、半導体層がゲート電極の外周よりも内側に形成された微結晶シリコンＴＦＴにおいては、電界起因のリーク電流が発生しやすいことから、正常な画像表示ができにくいという問題があった。
【００１２】
そこで、本発明は、上記のような問題点を鑑みてなされたものであり、微結晶シリコンを備える薄膜トランジスタにおいて、光リーク電流、及び、電界起因のリーク電流を抑制することが可能な技術を提供することを目的とする。
【課題を解決するための手段】
【００１３】
本発明に係る薄膜トランジスタは、絶縁性基板上に形成されたゲート電極と、前記ゲート電極上にゲート絶縁膜を介して順に形成された微結晶シリコン膜、第１非晶質シリコン膜、及び、所定の導電型を有する第２非晶質シリコン膜を含む半導体層と、前記微結晶シリコン膜の端部と接触し、かつ、前記第２非晶質シリコン膜と接続されたドレイン電極とを備える。そして、前記半導体層は、平面視において前記ゲート電極の外周よりも内側に形成され、前記微結晶シリコン膜の前記端部は、前記第２非晶質シリコン膜と同じ前記所定の導電型を有する。
【発明の効果】
【００１４】
本発明によれば、半導体層は平面視においてゲート電極の外周よりも内側に形成されている。したがって、絶縁性基板から半導体層に向かう光は、ゲート電極に遮られることから、半導体層における光リーク電流の発生を抑制することができる。また、微結晶シリコン膜においてドレイン電極と接触する端部が第２非晶質シリコン膜と同じ導電型を有することから、電界起因のリーク電流を抑制することができる。
【図面の簡単な説明】
【００１５】
【図１】実施の形態１に係るＴＦＴアレイ基板の構成を示す平面図である。
【図２】実施の形態１に係るＴＦＴアレイ基板の画素部を示す平面図である。
【図３】実施の形態１に係るＴＦＴアレイ基板の画素部を示す断面図である。
【図４】実施の形態２に係るＴＦＴアレイ基板の画素部を示す工程別断面図である。
【図５】実施の形態２に係るＴＦＴアレイ基板の画素部を示す工程別断面図である。
【図６】実施の形態２に係るＴＦＴアレイ基板の画素部を示す工程別断面図である。
【図７】実施の形態２に係るＴＦＴアレイ基板の画素部を示す工程別断面図である。
【図８】実施の形態２に係るＴＦＴアレイ基板の画素部を示す工程別平面図である。
【図９】実施の形態２に係るＴＦＴアレイ基板の画素部を示す工程別断面図である。
【図１０】実施の形態２に係るＴＦＴアレイ基板の画素部を示す工程別平面図である。
【図１１】実施の形態３に係るＴＦＴアレイ基板の画素部を示す断面図である。
【図１２】実施の形態３に係るＴＦＴアレイ基板の画素部を示す工程別断面図である。
【発明を実施するための形態】
【００１６】
＜実施の形態１＞
本実施の形態１として、液晶を有する複数の表示素子とゲートドライバとを有する、液晶表示装置用のアクティブマトリックス型ＴＦＴアレイ基板（以下、「ＴＦＴアレイ基板」と呼ぶこともある）を例にとって説明する。
【００１７】
図１は、ＴＦＴアレイ基板の平面構造を示す図である。図に示すように、ＴＦＴアレイ基板は、例えばガラス及びプラスチックからなる透明絶縁性基板１と、行方向に設けられた複数のゲート配線３と、列方向に設けられた複数のソース配線１４と、複数のゲート配線３に走査信号を入力するゲートドライバ部２４とを備える。ゲート配線３、ソース配線１４及びゲートドライバ部２４のそれぞれは、透明絶縁性基板１上に形成されている。
【００１８】
ゲート配線３及びソース配線１４が平面視において互いに交差する付近には、スイッチング素子として機能する薄膜トランジスタ（ＴＦＴ）が形成されており、１つの薄膜トランジスタが１つの画素の容量を制御することにより、複数の画素からなる画素部２３において映像が表示される。本実施の形態では、ＴＦＴは、画素部２３のスイッチング素子として形成されているだけでなく、ゲートドライバ部２４のスイッチング素子としても形成されている。ただし、画素部２３に形成されるＴＦＴと、ゲートドライバ部２４に形成されるＴＦＴとは、実質的にはほとんど同じであるため、以下においては、画素部２３に形成されるＴＦＴについて説明する。
【００１９】
図２は、画素部２３に形成される１つの画素の平面構造を示す平面図である。図３は、画素及びＴＦＴ３０を通るＡ−Ａ線における断面図と、ソース端子部１５を通るＢ−Ｂ線における断面図と、ゲート端子部４を通るＣ−Ｃ線における断面図とを仮想的に並べて示した断面図である。
【００２０】
図３に示すように、本実施の形態に係るＴＦＴ３０は、透明絶縁性基板１上に設けられた逆スタガ型ＴＦＴであり、ゲート電極２と、ゲート絶縁膜６を介して形成された半導体層２５と、ソース電極１１と、ドレイン電極１２とを備える。ソース電極１１とドレイン電極１２との間には、これらを分離する分離領域１３が設けられている。本実施の形態に係るＴＦＴ３０では、ゲート電極２に正の電圧が印加されると、半導体層２５における分離領域１３近傍の部分にチャネル部が形成され、当該チャネル部を介してソース電極１１とドレイン電極１２との間に電流を流すことが可能となる。
【００２１】
さらに、本実施の形態に係るＴＦＴ３０では、光リーク電流、及び、電界起因のリーク電流を抑制可能となっている。以下、図２及び図３に示される、ＴＦＴ３０の構成要素、及び、その周辺の構成要素について説明する。
【００２２】
図３に示すように、透明絶縁性基板１上には、金属膜からなるゲート電極２と、ゲート配線３と、走査信号が入力されるゲート端子部４と、補助容量電極５とが形成されている。図２に示すように、ゲート電極２はゲート配線３とつながっており、ゲート配線３はゲート端子部４とつながっている。図３に戻って、透明絶縁性基板１、ゲート電極２、ゲート配線３、ゲート端子部４及び補助容量電極５上には、窒化シリコン（ＳｉＮ）や酸化シリコン（ＳｉＯ2）などからなるゲート絶縁膜６が形成されている。
【００２３】
ゲート電極２上には、ゲート絶縁膜６を介して半導体層２５が形成されている。本実施の形態では、半導体層２５は、ゲート電極２上にゲート絶縁膜６を介して順に形成された、微結晶シリコン膜８、ノンドープ（真性）の非晶質シリコン膜（第１非晶質シリコン膜）９、及び、不純物が添加されてＮ型の導電型を有するＮ型非晶質シリコン膜（第２非晶質シリコン膜）１０を含んでいる。微結晶シリコン膜８の導電型については後述する。本実施の形態では、非晶質シリコン膜９及びＮ型非晶質シリコン膜１０は、アモルファスシリコン膜である。Ｎ型非晶質シリコン膜１０は、分離領域１３において隙間が形成されている。
【００２４】
図２に示すように、この半導体層２５は、平面視においてゲート電極２の外周よりも内側に形成されている。つまり、半導体層２５は、平面視においてゲート電極２の外周よりも外側に出ないように形成されている。したがって、本実施の形態に係るＴＦＴ３０においては、透明絶縁性基板１側に設けられたバックライト（図示せず）から半導体層２５に向かう光が、金属膜からなるゲート電極２に遮られるので、半導体層２５における光リーク電流の発生を抑制することができる。
【００２５】
図３に示すように、半導体層２５周辺のゲート絶縁膜６上には、ソース電極１１及びドレイン電極１２が形成されている。ソース電極１１は、微結晶シリコン膜８の端部８ａと非晶質シリコン膜９の端部と接触し、かつ、Ｎ型非晶質シリコン膜１０の端部及び上部と接続されている。ドレイン電極１２は、微結晶シリコン膜８の端部８ｂと非晶質シリコン膜９の端部と接触し、かつ、ソース電極１１と分離領域１３を挟むＮ型非晶質シリコン膜１０の端部及び上部と接続されている。
【００２６】
ここで、本実施の形態に係る微結晶シリコン膜８の端部８ａ，８ｂは、不純物として窒素（Ｎ）を含み、Ｎ型非晶質シリコン膜１０と同じ導電型、つまり、Ｎ型の導電型を有している。以下、微結晶シリコン膜８のＮ型化された端部８ａ，８ｂをそれぞれ「Ｎ型端部８ａ，８ｂ」と呼ぶこともある。微結晶シリコン膜８のうち、Ｎ型端部８ａ，８ｂ以外の部分は実質的にノンドープ（真性）となっている。このような本実施の形態に係るＴＦＴ３０においては、ドレイン電極１２で発生した正孔は、Ｎ型化端部８ｂと、ゲート電極２に印加された負電圧によってＰ型になった微結晶シリコン膜８とで形成されたＰＮ接合により微結晶シリコン膜８に移動するのが抑制される。ドレイン電極１２には正電圧が印加されているため、当該ＰＮ接合が逆方向バイアスになるためである。よって、本実施の形態に係るＴＦＴ３０においては、微結晶シリコン膜８のドレイン電極１２と接触している端部８ｂが、ゲート電極２から大きな電界が印加されても、当該電界起因のリーク電流を抑制することができる。
【００２７】
さて、ゲート絶縁膜６上には、ソース配線１４と、外部から映像信号が入力されるソース端子部１５とが形成されている。図２に示すように、ソース電極１１はソース配線１４とつながっており、ソース配線１４はソース端子部１５とつながっている。図３に戻って、以上の構成要素からなる基板上には、ＳｉＮなどからなる層間絶縁膜１６が形成されている。すなわち、層間絶縁膜１６は、ソース電極１１等の上部を覆うだけではなく、分離領域１３周辺における、Ｎ型非晶質シリコン膜１０、ソース電極１１及びドレイン電極１２の側壁も覆っている。
【００２８】
ドレイン電極１２上の層間絶縁膜１６には、ドレイン電極１２まで達する開口部たる画素ドレインコンタクトホール１７が設けられており、透明導電膜からなる透過画素電極２０が、当該画素ドレインコンタクトホール１７を介してドレイン電極１２と接続されている。
【００２９】
ソース端子部１５上の層間絶縁膜１６には、ソース端子部１５まで達する開口部たるソース端子部コンタクトホール１８が設けられており、ソース端子パッド２１が、当該ソース端子部コンタクトホール１８を介してソース端子部１５と接続されている。
【００３０】
ゲート端子部４上のゲート絶縁膜６及び層間絶縁膜１６には、ゲート端子部４まで達する開口部たるゲート端子部コンタクトホール１９が設けられており、ゲート端子パッド２２が、当該ゲート端子部コンタクトホール１９を介してゲート端子部４と接続されている。
【００３１】
以上のように構成されたＴＦＴアレイ基板は、カラー表示用のカラーフィルターや対向電極等を具備した対向基板（図示せず）と、一定の間隔（セルギャップ）を介して貼り合わされる。そして、当該セルギャップ内に液晶が注入・封止されることにより、ディスプレイ用途の半導体デバイスたる光学表示用装置が形成される。
【００３２】
以上のような本実施の形態に係るＴＦＴ３０によれば、半導体層２５は平面視においてゲート電極２の外周よりも内側に形成されている。したがって、透明絶縁性基板１から半導体層２５に向かう光は、光非透過性のゲート電極２に遮られることから、半導体層２５における光リーク電流の発生を抑制することができる。また、微結晶シリコン膜８においてドレイン電極１２と接触する端部８ｂがＮ型非晶質シリコン膜１０と同じ導電型を有することから、電界起因のリーク電流を抑制することができる。以上のように、本実施の形態に係るＴＦＴ３０によれば、光リーク電流及び電界起因のリーク電流を抑制することができることから、高品質な表示ディスプレイを実現することができる。
【００３３】
＜実施の形態２＞
本実施の形態２として、実施の形態１に係るＴＦＴアレイ基板の製造方法について、図４〜図１０を用いて説明する。
【００３４】
図４に示すように、まずガラス基板などの透明絶縁性基板１を洗浄液または純水を用いて洗浄し、当該透明絶縁性基板１上にスパッタ法などを用いてＡｌ合金膜を２００ｎｍ成膜する。それから、第１回目のフォトリソグラフィープロセスを用いて当該Ａｌ合金膜をパターニングすることにより、ゲート電極２、ゲート配線３、ゲート端子部４及び補助容量電極５を形成する。その後、ゲート電極２等が形成された基板上にゲート絶縁膜６を形成する。本実施の形態では、ゲート絶縁膜６として、ＳｉＮ膜とＳｉＯ2膜からなる２層積層膜を形成した（図示せず）。この際、ＳｉＮ膜を、ＳｉＨ4ガスとＮＨ3ガスとの混合ガスを用いるプラズマＣＶＤ法により形成し、ＳｉＯ2膜を、ＳｉＨ4ガスとＮ2Ｏガスとの混合ガスを用いるプラズマＣＶＤ法により形成した。プラズマＣＶＤ法の条件としては、基板温度を２００〜４００℃、圧力を１００〜２００Ｐａ、周波数を１３．５６ＭＨｚ、パワー密度を０．１Ｗ／ｃｍ2とした。ＳｉＮ膜の膜厚及びＳｉＯ2膜の膜厚はいずれも、１００ｎｍとした。
【００３５】
ついで、図４に示すように、半導体能動膜となる微結晶シリコン膜８を、ゲート絶縁膜６全面に形成する。本実施の形態では、微結晶シリコン膜８をプラズマＣＶＤ法により形成した。プラズマＣＶＤ法の条件としては、例えば、基板温度を２００〜４００℃、圧力を１００〜１５０Ｐａ、周波数を１３．５６ＭＨｚ、パワー密度を０．１Ｗ／ｃｍ2、ＳｉＨ4ガスとＨ2ガスの流量比を１：２００〜３００、好ましくは、ＳｉＨ4ガスとＨ2ガスとＡｒガスの流量比を１：１００〜３００：２００〜３００とする。なお、Ａｒガスを混合すると、より高温で結晶性の良い微結晶シリコン膜８を形成することができる。本実施の形態では、基板温度を３００℃、圧力を１５０Ｐａ、ＳｉＨ4／Ｈ2／Ａｒガス流量比を１：１００：２５０とし、それ以外の項目については上記条件として、微結晶シリコン膜８を形成した。微結晶シリコン膜８の膜厚は３０ｎｍとした。
【００３６】
次に、微結晶シリコン膜８全面に、非晶質シリコン膜９を堆積する。本実施の形態では、非晶質シリコン膜９をプラズマＣＶＤ法により形成した。プラズマＣＶＤ法の条件としては、例えば、基板温度を２００〜４００℃、圧力を１００〜１５０Ｐａ、周波数を１３．５６ＭＨｚ、パワー密度を０．１Ｗ／ｃｍ2、ＳｉＨ4ガスとＨ2ガスの流量比を１：５〜５０とする。本実施の形態では、基板温度を３００℃、圧力を１５０Ｐａ、ＳｉＨ4／Ｈ2ガス流量比を１：２０とし、それ以外の項目については上記条件として、非晶質シリコン膜９を形成した。非晶質シリコン膜９の膜厚は１３０ｎｍとした。
【００３７】
それから、非晶質シリコン膜９全面に、Ｎ型非晶質シリコン膜１０を堆積する。本実施の形態では、Ｎ型非晶質シリコン膜１０をプラズマＣＶＤ法により形成した。プラズマＣＶＤ法の条件としては、例えば、基板温度を２００〜４００℃、圧力を１００〜１５０Ｐａ、周波数を１３．５６ＭＨｚ、パワー密度を０．１Ｗ／ｃｍ2、ＳｉＨ4ガスとＨ2ガスとＰＨ3（フォスフィン）ガスの流量比を１：２〜５０：３〜２０とする。本実施の形態では、基板温度を３００℃、圧力を２００Ｐａ、ＳｉＨ4／Ｈ2／ＰＨ3ガスの流量比を１：１０：１５とし、それ以外の項目については上記条件として、Ｎ型非晶質シリコン膜１０を形成した。Ｎ型非晶質シリコン膜１０の膜厚は４０ｎｍとした。
【００３８】
なお、本実施の形態では、ゲート絶縁膜６、微結晶シリコン膜８、非晶質シリコン膜９及びＮ型非晶質シリコン膜１０は、同一のプラズマＣＶＤ装置で真空を保ったまま連続で成膜した。このように真空を保ったまま連続でこれら膜を成膜すると、膜の不純物汚染や酸化等が抑制されて良好な膜質の半導体膜及び絶縁膜が得られる。
【００３９】
それから、図５に示すように、プラズマＣＶＤ法により形成された微結晶シリコン膜８、非晶質シリコン膜９及びＮ型非晶質シリコン膜１０を含む半導体層２５を、第２回目のフォトリソグラフィープロセスでパターニング形成する。この際、図２に示したように、半導体層２５が、平面視においてゲート電極２の外周よりも内側に形成されるようにパターニング形成する。こうして、半導体層２５がゲート電極２上にゲート絶縁膜６を介して形成される。なお、図５に示されるように、微結晶シリコン膜８、非晶質シリコン膜９及びＮ型非晶質シリコン膜１０のそれぞれは、第２回目のフォトリソグラフィープロセスでパターニングされたレジスト７ａと同じパターンとなる。つまり、微結晶シリコン膜８、非晶質シリコン膜９及びＮ型非晶質シリコン膜１０は平面視において互いに同一に形成される。
【００４０】
ついで、図６に示すように、平行平板型のプラズマ発生装置を用いて、レジスト７ａを残したまま微結晶シリコン膜８の全端部８ｃをＮ型微結晶シリコン膜にする。つまり、微結晶シリコン膜８の全端部８ｃ（外周部）が、Ｎ型非晶質シリコン膜１０と同じＮ型の導電型を有するように、当該全端部８ｃにＮ型の不純物たる窒素（Ｎ）を導入する。なお、ここでいう全端部８ｃは、図６に示される断面図において、微結晶シリコン膜８の左側端部及び右側端部だけでなく、図６では図示されない手前端部及び奥側端部を含んでいる。後述するように、微結晶シリコン膜８のＮ型化された全端部８ｃのうち、手前端部及び奥側端部が除去されることにより、左側端部が上記端部８ａとなり、右側端部が上記端部８ｂとなる。
【００４１】
上述の平行平板型プラズマ発生装置の処理条件としては、例えば、基板温度を室温〜２００℃、圧力を１〜１５０Ｐａ、周波数を１３．５６ＭＨｚ、パワー密度を０．１〜１．０Ｗ／ｃｍ2、Ｎ2ガスの流量を１０〜２００ｓｃｃｍとし、Ｎ2プラズマを微結晶シリコン膜８の全端部８ｃに照射する。本実施の形態では、基板温度を室温、圧力を５０Ｐａ、周波数を１３．５６ＭＨｚ、パワー密度を０．５Ｗ／ｃｍ2、Ｎ2ガスの流量を１００ｓｃｃｍ、処理時間を５分間とした。こうしてＮ型化された全端部８ｃを、ＳＩＭＳ（Secondary Ion Mass Spectrometer：二次イオン質量分析法）で評価したところ、窒素の濃度は１×１０20／ｃｍ3であり、窒素が導入された全端部８ｃの導入方向の長さ（図６中の矢印Ｄの長さ）は５ｎｍであった。なお、ここでは、平行平板型のプラズマ発生装置を使用する場合について説明したが、誘導結合型のプラズマ発生装置を使用してもよい。
【００４２】
以上により、微結晶シリコン膜８の全端部８ｃはＮ型化される。一方、非晶質シリコン膜９及びＮ型非晶質シリコン膜１０の側壁は、このプラズマ処理によりほとんどＮ型化されない。これは、微結晶シリコン膜８は結晶粒界を多く含んでおり、窒素原子が当該粒界に沿って微結晶シリコン内部に入りやすく、Ｎ型化する速度が大きいのに対し、非晶質シリコン膜は結晶粒界をほとんど含まず、Ｎ型化する速度が小さいからである。このプラズマ処理により、非晶質シリコン膜９及びＮ型非晶質シリコン膜１０の側壁表面は窒化されて窒化シリコン膜（図示せず）となる。
【００４３】
なお、微結晶シリコン膜８の端部８ｃにおける窒素の濃度と、リーク電流との関係を調べたところ、窒素の濃度は１×１０19／ｃｍ3以上であればリーク電流を抑制する効果が現れることが判明した。しかし、リーク電流を充分抑制することを望む場合には、１×１０20／ｃｍ3以上、好ましくは５×１０20／ｃｍ3以上の窒素の濃度にするとよい。
【００４４】
レジスト７ａを硫酸溶液等で除去した後、希釈化した弗化水素酸またはバッファド弗化水素酸（弗化水素酸と弗化アンモニウムとの混合溶液）で基板表面を洗浄する。これにより、非晶質シリコン膜９等の側壁に形成された窒化シリコン膜等が除去される。
【００４５】
それから、図７に示すように、ソース電極１１及びドレイン電極１２等となるＡｌ合金膜２６を基板全面、つまり、当該Ａｌ合金膜２６を半導体層２５上面及び側壁上と、ゲート絶縁膜６上とに成膜した後、第３回目のフォトリソグラフィープロセスでレジスト７ｂをパターン形成する。図８は、このときの半導体層２５付近の拡大平面図である。
【００４６】
次に、レジスト７ｂをマスクにしてＡｌ合金膜２６をドライエッチングによってエッチングする。つまりレジスト７ｂに覆われていないＡｌ合金膜２６を除去することにより、ソース電極１１、ドレイン電極１２、ソース配線１４及びソース端子部１５と、分離領域１３の一部とを形成する。こうして、微結晶シリコン膜８の全端部８ｃの一端部と接触し、かつ、Ｎ型非晶質シリコン膜１０と接続するドレイン電極１２が形成される。それとともに、微結晶シリコン膜８の全端部８ｃのうち、ドレイン電極１２と接触している一端部と異なる端部と接触し、かつ、Ｎ型非晶質シリコン膜１０と接続するソース電極１１が形成される。
【００４７】
その後、ＲＩＥ（Reactive Ion Etching：反応性イオンエッチング）装置を用いて、異方性エッチングを行うことにより、レジスト７ｂに覆われていないＮ型非晶質シリコン膜１０を除去して、分離領域１３を形成する。
【００４８】
さて、図８においてハッチングにより示される微結晶シリコン膜８の全端部８ｃは、先のプラズマ照射によりＮ型微結晶シリコン膜となっている。したがって、ソース電極１１及びドレイン電極１２は、微結晶シリコン膜８の全端部８ｃを介して互いに電気的に接続し、短絡している。よって、最終的に得られるＴＦＴ３０がトランジスタとして動作するためには、微結晶シリコン膜８のＮ型化された全端部８ｃのうち、ソース電極１１及びドレイン電極１２と接触している部分を残しつつ、それ以外の部分を除去する必要がある。
【００４９】
そこで、本実施の形態では、上述の異方性エッチングに、等方性エッチングを組合せてドライエッチングを行う。具体的には、６弗化硫黄（ＳＦ6）ガスと塩素（Ｃｌ2）ガスを混合したガスをＲＩＥ装置に通して、基板と垂直方向の異方性エッチングを行うことにより、Ｎ型非晶質シリコン膜１０に分離領域１３を形成する。その後、ＳＦ6ガスのみをＲＩＥ装置に通して、基板と平行方向にもエッチング可能な等方性エッチングを行う。このような等方性エッチングを行うと、ソース電極１１及びドレイン電極１２とそれぞれ接触している端部８ａ及び端部８ｂは、ソース電極１１及びドレイン電極１２がマスクとなってエッチングガスに曝されないが、端部８ａ，８ｂ以外の全端部８ｃはエッチングガスに曝される。したがって、当該等方性エッチングを行うことにより、ソース電極１１及びドレイン電極１２と接触している端部８ａ，８ｂ以外の全端部８ｃは除去される。よって、微結晶シリコン膜８のＮ型端部８ａ及びＮ型端部８ｂを電気的に分離することができる。
【００５０】
なお、本実施の形態では、異方性エッチングの条件として、周波数を１３．５６ＭＨｚ、パワー密度を０．４Ｗ／ｃｍ2、ＳＦ6ガスとＣｌ2ガスとの流量比を４：１、圧力を３０Ｐａ、処理時間を６０秒とした。それから、一旦ＲＩＥ装置内のガスを排気した後、ＳＦ6ガスのみを導入して等方性エッチングを行った。等方性エッチングの圧力、パワーの条件は異方性エッチングと同じであり、その処理時間を３０秒とした。また、この等方性エッチングの際、ソース電極１１及びドレイン電極１２と接触している非晶質シリコン膜９及びＮ型非晶質シリコン膜１０以外の非晶質シリコン膜９及びＮ型非晶質シリコン膜１０の側壁部は、平面視において微結晶シリコン膜８の全端部８ｃまでエッチングされる（図１０参照）。
【００５１】
図９は、以上の処理を行った後にレジスト７ｂを除去したときの状態を示す断面図であり、図１０はそのときの拡大平面図である。図９に示されるように、ゲート絶縁膜６上にソース電極１１、ドレイン電極１２、ソース配線１４、ソース端子部１５が形成されるとともに、ソース電極１１とドレイン電極１２との間、及び、Ｎ型非晶質シリコン膜１０には分離領域１３が形成されている。また、図１０に示されるように、微結晶シリコン膜８のＮ型化された全端部８ｃのうち、ソース電極１１下のＮ型端部８ａと、ドレイン電極１２下のＮ型端部８ｂとを除く部分は除去されている。
【００５２】
次に、この基板上に、図３に示すように、層間絶縁膜１６をパッシベーション膜として成膜した後、第４回目のフォトリソグラフィープロセスを用いて層間絶縁膜１６等をパターニングする。これにより、少なくともドレイン電極１２の表面まで層間絶縁膜１６を貫通する画素ドレインコンタクトホール１７と、ソース端子部１５の表面まで層間絶縁膜１６を貫通するソース端子部コンタクトホール１８と、ゲート端子部４の表面まで層間絶縁膜１６及びゲート絶縁膜６を貫通するゲート端子部コンタクトホール１９とを同時に形成する。
【００５３】
そして、図３に示すように、透明導電性膜を成膜した後、第５回目のフォトリソグラフィープロセスを用いて透明導電性膜をパターニングする。つまり、画素ドレインコンタクトホール１７、ソース端子部コンタクトホール１８及びゲート端子部コンタクトホール１９を介して、ドレイン電極１２、ソース端子部１５及びゲート端子部４とそれぞれ電気的に接続される透過画素電極２０、ソース端子パッド２１及びゲート端子パッド２２を形成する。以上により、本実施の形態に係るＴＦＴ３０が形成されたＴＦＴアレイ基板が完成する。なお、以上の説明においては、主に画素部２３におけるＴＦＴ３０の製造方法について説明したが、ゲートドライバ部２４のＴＦＴ３０も同様にして製造される。
【００５４】
なお、完成したＴＦＴアレイ基板は、約２００〜３５０℃の温度で熱処理する工程を加えることが望ましい。熱処理により、微結晶シリコン膜８の端部８ａ，８ｂに導入された窒素が活性化し、Ｎ型不純物になる割合が増えるためである。また、この熱処理によって基板全体に蓄積された静電荷や応力等を除去あるいは緩和することができ、さらにメタル膜の電気的比抵抗を下げることができるためである。このように、完成したＴＦＴアレイ基板に対して熱処理を行うと、ＴＦＴ特性を向上して安定化させることができる。本実施の形態では、完成したＴＦＴアレイ基板を、窒素雰囲気中で３００℃のアニールを３０分行った。
【００５５】
次に、特許文献２及び特許文献３の技術と比較して、本実施の形態に係るＴＦＴ３０の製造方法の効果について説明する。
【００５６】
特許文献２の技術では、ドレイン電極と微結晶シリコン膜との間に移動度の小さい非晶質シリコン膜を設けて、電界起因のリーク電流を抑制している。しかし、このような構造を有するＴＦＴを製造するためには微結晶シリコン膜と非晶質シリコン膜に対して、互いに異なるマスクを使用する写真製版工程でそれぞれパターニングしなければならない。すなわち、特許文献２の技術では、写真製版工程の工程が増えるため、製造コストが増大するものとなっている。
【００５７】
また、特許文献３の技術では、ドレイン電極と微結晶シリコン膜との間に正孔の移動を抑制するＮ型の非晶質シリコン膜を設けて、電界起因のリーク電流を抑制している。しかし、このような構造を有するＴＦＴを製造するためにはエッチストッパ（特許文献３の図１５の保護層）を写真製版工程でパターニングしなければならない。すなわち、特許文献３の技術では、写真製版工程の工程が増えるため、製造コストが増大するものとなっている。
【００５８】
それに対し、本実施の形態に係るＴＦＴ３０の製造方法によれば、Ｎ型の導電型を有するガスのプラズマを微結晶シリコン膜８の全端部８ｃに照射し、当該全端部８ｃと接触するソース電極１１及びドレイン電極１２を形成した後に、等方性エッチングを行う。したがって、ソース電極１１及びドレイン電極１２をマスクとして用いることができることから、専用のマスクを別途用意しなくても、正孔の移動を抑制するＮ型端部８ｂを形成することができる。よって、実施の形態１に係るＴＦＴ３０の製造において、専用のマスクが不要となるという観点から製造コストを抑制することができるとともに、写真製版工程を行わなくて済むという観点からも製造コストを抑制することができる。
【００５９】
また、本実施の形態では、窒素ガス（Ｎ2）のプラズマを微結晶シリコン膜８の全端部８ｃに照射した。この窒素ガスは環境（人体）に無害であるため、有毒ガスを無毒化する除害装置がなくても、安全にＴＦＴ３０を製造することができる。
【００６０】
なお、以上の説明においては、プラズマにすべきガスとして、窒素ガスを用いたが、窒素を含むガスであればよく、例えば、アンモニア（ＮＨ3）ガスを用いてもよい。ただし、アンモニアは人体に有害なガスであり、除害装置が必要となることから、アンモニアを用いると窒素ガスに比べ若干コストが高くなる。
【００６１】
また、プラズマにすべきガスには、上述の窒素を含むガスに代えて、燐を含むガス、例えば、フォスフィン（ＰＨ3）ガスを用いてもよい。燐は微結晶シリコン膜中でＮ型不純物（ドナー）となる代表的な元素である。フォスフィンも人体に有害なガスであり、除害装置が必要となることから、フォスフィンを用いると窒素ガスに比べ若干コストが高くなる。しかし、プラズマの形成条件が同一であれば、フォスフィンは、窒素よりもＮ型不純物になる元素の割合（活性化率）が高いことから、プラズマ処理の時間を短くすることができ、スループットを向上させることができる。
【００６２】
なお、以上の説明では、微結晶シリコン膜８の膜厚は３０ｎｍとした。このように、微結晶シリコン膜８の膜厚は３０ｎｍ以下であることが好ましい。微結晶シリコン膜は、正孔移動度が大きいため、チャネル方向のオフ抵抗が小さく、リーク電流が増加しやすい。しかし、膜厚を３０ｎｍ以下にして薄くすると、チャネル方向の抵抗を大きくすることができ、リーク電流を抑制することができる。
【００６３】
また、本実施の形態に係るＴＦＴ３０と特許文献４の技術とを比較すると、特許文献４の技術では非晶質シリコン膜が設けられておらず、本実施の形態に係るＴＦＴ３０と異なったものとなっている。また、特許文献４の技術においては、エッチストッパを使用しているため、Ｎ型非晶質シリコン膜のエッチング時にチャネル領域の微結晶シリコン膜にダメージを与えることができない。したがって、ゲート電極と反対側（上側）の界面が活性になっており、当該微結晶シリコン膜の上側を流れるリーク電流が増大してしまうものとなっている。しかし、本実施の形態に係るＴＦＴ３０においてはこの問題が生じない。
【００６４】
＜実施の形態３＞
本実施の形態３として、実施の形態１及び実施の形態２と同様、ゲートドライバを有するＴＦＴアレイ基板を例にとって説明する。なお、本実施の形態において、実施の形態１，２と同様の構成要素については同じ符号を付し、その説明を省略する。
【００６５】
図１１はＴＦＴアレイ基板の画素部２３における、本実施の形態に係るＴＦＴ３１を示す断面図である。図１１に示されるように、本実施の形態において、微結晶シリコン膜８は、実施の形態１に係る微結晶シリコン膜８の端部８ａ，８ｂと実質的に同じであり、Ｎ型非晶質シリコン膜１０と同じＮ型の導電型を有する端部８ｄ、８ｅを有している。ただし、実施の形態１に係る微結晶シリコン膜８の端部８ａ及び端部８ｂは、ソース電極１１及びドレイン電極１２にそれぞれ接触していたのに対し、本実施の形態に係る微結晶シリコン膜８の端部８ｄ，８ｅは、これら電極と接触するのではなく、絶縁膜たる酸化シリコン膜２７と接触している。
【００６６】
そして、本実施の形態においては、ソース電極１１は、微結晶シリコン膜８の端部８ｄ側の側壁上に酸化シリコン膜２７を介して形成され、かつ、Ｎ型非晶質シリコン膜１０と接続されている。ドレイン電極１２は、微結晶シリコン膜８の端部８ｄ側の側壁上に酸化シリコン膜２７を介して形成され、かつ、Ｎ型非晶質シリコン膜１０と接続されている。
【００６７】
次に、本実施の形態に係るＴＦＴ３１が設けられたＴＦＴアレイ基板の製造方法について説明する。まず、実施の形態２と同様に、ゲート電極２等を透明絶縁性基板１上に形成した後、その基板上にゲート絶縁膜６を形成する（図４）。次に、実施の形態２と同様に、ゲート電極２上にゲート絶縁膜６を介して、微結晶シリコン膜８、非晶質シリコン膜９及びＮ型非晶質シリコン膜１０を順に形成し、これら膜を含む半導体層２５を形成する（図５）。
【００６８】
その後、本実施の形態では、微結晶シリコン膜８の全端部８ｃをＮ型化し、さらに全端部８ｃの外側部分を酸化することで、酸化シリコン膜２７を形成する。具体的には、平行平板型のプラズマ発生装置を用いて、酸素プラズマ処理を行い、酸素原子（Ｏ）をドナーとして導入することにより微結晶シリコン膜８の全端部８ｃをＮ型化する。続けて、全端部８ｃの外側部分に酸素原子（Ｏ）を酸化剤として導入することにより、酸化シリコン膜２７を形成する。
【００６９】
平行平板型プラズマ発生装置の処理条件としては、例えば、基板温度を室温〜１００℃、圧力を１〜１５０Ｐａ、周波数を１３．５６ＭＨｚ、パワー密度を０．１〜１．０Ｗ／ｃｍ2、Ｏ2ガスの流量を１０〜２００ｓｃｃｍとし、Ｏ2プラズマを微結晶シリコン膜８の全端部８ｃの外側部分に照射する。本実施の形態では、レジスト７ａを残したまま、基板温度を室温、圧力を５０Ｐａ、周波数を１３．５６ＭＨｚ、パワー密度を０．５Ｗ／ｃｍ2、Ｏ2ガスの流量を１００ｓｃｃｍとして５分間処理した。
【００７０】
こうして形成された酸化シリコン膜２７を、上記ＳＩＭＳで評価したところ、酸素の濃度は８×１０19／ｃｍ3であり、酸素が導入された酸化シリコン膜２７の導入方向の長さ（図１２中の矢印Ｅの長さ）は２ｎｍであった。また、微結晶シリコン膜８のＮ型化された全端部８ｃのうち、酸化シリコン膜２７とならなかったＮ型を有する残余部分８ｆの同方向の長さ（図１２中の矢印Ｆの長さ）は３ｎｍであった。
【００７１】
ここで、酸素プラズマを使用する際に基板温度を上げ過ぎると、微結晶シリコン膜８表面での酸化反応が激しくなり、微結晶シリコン膜８のＮ型化されていた全端部８ｃが、全て酸化シリコン膜２７となってしまう。したがって、Ｎ型残余部分８ｆが消滅しないように、酸素プラズマ処理は、１００℃以下の温度で行うことが望ましい。なお、非晶質シリコン膜には結晶粒界が存在しないため、酸素が非晶質シリコン膜中に進入しにくいものとなっている。したがって、非晶質シリコン膜９やＮ型非晶質シリコン膜１０の側壁は、酸素プラズマ処理により酸化されない。
【００７２】
以上の処理を行った後、実施の形態２と同様にレジスト７ａを硫酸溶液等で除去した後、ソース電極１１及びドレイン電極１２等となるＡｌ合金膜２６を成膜し、第３回目のフォトリソグラフィープロセスを用いてレジスト７ｂをパターン形成する（図示せず）。それから、実施の形態２と同様に、Ａｌ合金膜２６をドライエッチングによってエッチングして、ソース電極１１、ドレイン電極１２、ソース配線１４及びソース端子部１５と、分離領域１３の一部とを形成する。
【００７３】
その後、ＲＩＥ装置を用いて異方性エッチングを行うことにより、レジスト７ｂに覆われていないＮ型非晶質シリコン膜１０を除去して、分離領域１３を形成する。この際、等方性エッチングも行うことにより、ソース電極１１及びドレイン電極１２近傍の部分以外の、酸化シリコン膜２７及びＮ型残余部分８ｆを除去する。本実施の形態では、Ｎ型非晶質シリコン膜１０及びＮ型残余部分８ｆのエッチングを行う前に、４弗化炭素（ＣＦ4）ガスによる等方性エッチングを用いて、ソース電極１１及びドレイン電極１２近傍の部分以外の酸化シリコン膜２７を除去した。
【００７４】
なお、本実施の形態では、酸化シリコン膜２７の等方性エッチングの条件として、周波数を１３．５６ＭＨｚ、パワー密度を０．４Ｗ／ｃｍ2、ＣＦ4ガスの流量を圧力が３０Ｐａとなるように調整して１０秒間エッチングを行った。その後は、実施の形態２と同様に、異方性エッチング及び等方性エッチングを行うことにより、分離領域１３、及び、微結晶シリコン膜８のＮ型化された端部８ｄ，８ｅを形成した。ただし、上述したように、本実施の形態に係るＮ型残余部分８ｆの不純物導入向の長さ（３ｎｍ）は、実施の形態２に係る全端部８ｃの同方向の長さ（５ｎｍ）よりも短いため、処理時間を実施の形態２の処理時間（３０秒）よりも短い２０秒とした。
【００７５】
なお、以上においては、酸化シリコン膜２７を形成する際のガスとして、酸素（Ｏ2）を用いた場合を例にして説明したが、これに限ったものではなく、これ以外の酸素を含むガス、例えば、一酸化窒素（Ｎ2Ｏ）を用いてもよい。ただし、酸素を含むガスをプラズマ化すると、酸素プラズマがレジスト７ｂを灰化するので、レジスト７ｂが消失しない時間内で処理するか、または、レジスト７ｂを厚く設ける必要がある。また、不要なＮ型残余部分８ｆを除去する際のエッチングガスとしては、３弗化メタン（ＣＨＦ3）を使用してもよい。
【００７６】
これ以降の製造方法については、実施の形態２と同様であるので、説明を省略する。
【００７７】
以上のように構成されたＴＦＴアレイ基板は、カラー表示用のカラーフィルターや対向電極等を具備した対向基板（図示せず）と、セルギャップを介して貼り合わされる。そして、当該セルギャップ内に液晶が注入・封止されることにより、ディスプレイ用途の半導体デバイスたる光学表示用装置が形成される。
【００７８】
以上のような本実施の形態に係るＴＦＴ３１によれば、微結晶シリコン膜８の端部８ｅがＮ型化されているだけでなく、ドレイン電極１２が微結晶シリコン膜８の側壁上に酸化シリコン膜２７を介して形成されている。したがって、実施の形態１よりも、ドレイン電極１２の正孔が、Ｎ型化された端部８ｅを除く微結晶シリコン膜８に移動するのを抑制することができるため、電界起因のリーク電流をより抑制することができる。
【００７９】
なお、以上の実施の形態１〜３においては、ゲート絶縁膜６を窒化シリコン（ＳｉＮ）膜、酸化シリコン（ＳｉＯ2）膜からなる２層積層膜を形成したが、これに限ったものではなく、例えば、ゲート絶縁膜６を酸化シリコン膜及び酸化シリコン膜のいずれか一方のみで形成してもよい。また、微結晶シリコン膜８と接触する絶縁膜として、アルゴン（Ａｒ）を含んだＳｉＯ2膜や、酸素の割合がＳｉＯ2膜よりも少ないＳｉＯX膜を使用すると、微結晶シリコン膜８の結晶性が向上することから、特性の良いＴＦＴ３０，３１が得られる。さらに、以上においては、液晶表示装置用のＴＦＴアレイ基板について説明したが、これに限ったものではなく、有機ＥＬ表示装置等の電気光学表示装置においても同様にすることで、リーク電流を抑えることができる。
【符号の説明】
【００８０】
１  透明絶縁性基板、２  ゲート電極、６  ゲート絶縁膜、８  微結晶シリコン膜、８ａ，８ｂ，８ｄ，８ｅ  端部、８ｃ  全端部、９  非晶質シリコン膜、１０  Ｎ型非晶質シリコン膜、１１  ソース電極、１２  ドレイン電極、２５  半導体層、２７  酸化シリコン膜、３０，３１  ＴＦＴ。
【図１】
2012054375.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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