(57)【要約】【課題】交流電圧で使用することができる半導体装置を提供する。【解決手段】半導体基板１１に形成された第１トランジスタＴ1と、半導体基板１１上にＢＯＸ層１２を介して形成された第２トランジスタＴ2と、を備え、第１トランジスタＴ1は、半導体基板１１の表面に形成された第１ボディ領域１１ｆと、この第１ボディ領域１１ｆを挟むように形成された第１ソース領域１１ｄ及び第１ドレイン領域１１ｅと、有し、第１ボディ領域１１ｆ上に第２トランジスタＴ2の第２ドレイン領域１３ｃが配置され、第１ドレイン領域１１ｅ上に第２トランジスタＴ2の第２ボディ領域１３ａが配置され、第１ドレイン領域１１ｅとＢＯＸ層１２における第２ボディ領域１３ａとの間に接続層１７が形成され、かつ第２ドレイン領域１３ｃが第１トランジスタＴ1のゲート電極を兼ねた。【選択図】図１
2012054504.tif 000002
【特許請求の範囲】
【請求項１】
前記半導体基板に形成された第１トランジスタと、
半導体基板上に絶縁膜を介して形成された第２トランジスタと、
を備え、
前記第１トランジスタは、
前記半導体基板の表面に形成された第１ボディ領域と、
前記第１ボディ領域を挟むように形成された第１ソース領域及び第１ドレイン領域と、有し、
前記第２トランジスタは、
前記絶縁膜上に形成された半導体層と、
前記半導体層内の一部に形成された第２ボディ領域と、
前記半導体内の前記第２ボディ領域を挟むように形成された第２ソース領域及び第２ドレイン領域と、
前記半導体層の前記ボディ領域に上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、を有し、
前記第１ボディ領域上に前記第２ドレイン領域が配置され、
前記第１ドレイン領域上に前記第２ボディ領域が配置され、
前記第１ドレイン領域と前記絶縁膜における前記第２ボディ領域との間に接続層が形成され、かつ前記第２ドレイン領域が前記第１トランジスタのゲート電極を兼ねた半導体装置。
【請求項２】
前記第１ソース領域は接地され、
前記第２ドレイン領域に所定の電圧を印加することで、第２トランジスタがオン状態となり、前記第１ボディ領域をチャネルとして前記第２ボディ領域が接地される請求項１に記載の半導体装置。
【請求項３】
半導体基板の表面に不純物を導入し、第１ソース領域及び第１ドレイン領域を形成する工程と、
前記半導体基板上に絶縁層を形成する工程と、
前記第１ドレイン領域上における前記絶縁膜を除去し、接続溝を形成する工程と、
前記接続溝内に金属膜を充填し、接続層を形成する工程と、
前記絶縁層上に半導体層を形成する工程と、
前記接続層の上方における前記半導体層上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、
前記ゲート電極の両側における前記半導体層内に第２ソース領域及び第２ドレイン領域を形成する工程と、を有し、
前記第２ドレイン領域を、前記第１ソース領域と前記第１ドレイン領域との間の領域上に配置して、第１トランジスタと第２トランジスタとを有し、前記第１トランジスタのゲート電極を前記第２トランジスタの第２ドレイン領域に兼ねさせた半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関するものである。
【背景技術】
【０００２】
従来のＳＯＩ構造を有する半導体装置１００は、図１０に示す構造を有する。すなわち、半導体装置１００は、シリコン（Ｓｉ）からなる支持基板１０１上に、絶縁層（以下、「ＢＯＸ層」という）１０２を介して単結晶シリコンからなる半導体層（以下、「ＳＯＩ層」という）１０３が形成されたＳＯＩ（Silicon on insulator）基板を備える。
【０００３】
ＳＯＩ層１０３は、素子分離領域１０９により分離され、分離されたＳＯＩ層１０３には、ソース領域１０７及びドレイン領域１０８がそれぞれ形成されている。さらに、これら両領域間のチャネルとなるボディ領域１０４上にゲート絶縁膜１０５を介してゲート電極１０６が形成されている。
【０００４】
かかる構成を有する半導体装置１００では、ＳＯＩ層１０３の下層にＢＯＸ層１０２を有するため、基板方向への電流のリークを抑制することができ、低電圧で動作することが可能となる。また、半導体装置１００は、ＭＯＳトランジスタ等のシリコン基板を備える半導体装置に比べ寄生容量が小さい為、高速動作に適している等の優れた特性を有する。
【０００５】
しかし、半導体装置１００は、ボディ領域１０４が外部の電源等と電気的に連結されておらず、フローティング状態となっている。そのため、ボディ領域１０４に発生したホール（正孔）が排出されずに蓄積し、半導体装置１００の不安定な動作を引き起こすフローティングボディ効果が発生する。これにより、ソース領域１０７とドレイン領域１０８との間の耐圧が低下する等が問題となる。
【０００６】
そこで、例えば、特許文献１には、図１１に示すようなボディ領域１０４の電位をＧＮＤに固定する技術が開示されている。この特許文献１に記載の半導体装置では、かかる構成とすることで、ボディ領域１０４に発生したホール（正孔）を排出し、ソース領域１０７とドレイン領域１０８との間の耐圧が低下することを抑制している。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００２−３３４９９６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかしながら、この特許文献１に記載の半導体装置では、ボディ領域１０４をＧＮＤに固定しているため、交流で使用する場合、すなわち、ドレイン領域１０８にＡＣ信号を入力する場合には、動作が不安定になるという問題があった。つまり、ドレイン領域１０８に負の電圧が印加されると、ドレイン領域１０８からボディ領域１０４へ順方向電流が流れてしまう。したがって、特許文献１に記載の半導体装置を交流で使用する場合ではボディはフローティングにしなければならず、ドレイン領域１０８とソース領域１０７との間の耐圧低下を抑制できないという問題がある。
【課題を解決するための手段】
【０００９】
そこで、上記目的を達成するために、請求項１に記載の発明は、前記半導体基板に形成された第１トランジスタと、半導体基板上に絶縁膜を介して形成された第２トランジスタと、を備え、前記第１トランジスタは、前記半導体基板の表面に形成された第１ボディ領域と、前記第１ボディ領域を挟むように形成された第１ソース領域及び第１ドレイン領域と、有し、前記第２トランジスタは、前記絶縁膜上に形成された半導体層と、前記半導体層内の一部に形成された第２ボディ領域と、前記半導体内の前記第２ボディ領域を挟むように形成された第２ソース領域及び第２ドレイン領域と、前記半導体層の前記ボディ領域に上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、を有し、前記第１ボディ領域上に前記第２ドレイン領域が配置され、前記第１ドレイン領域上に前記第２ボディ領域が配置され、前記第１ドレイン領域と前記絶縁膜における前記第２ボディ領域との間に接続層が形成され、かつ前記第２ドレイン領域が前記第１トランジスタのゲート電極を兼ねた半導体装置とした。
【００１０】
また、請求項２に記載の発明は、請求項１に記載の半導体装置において、前記第１ソース領域は接地され、前記第２ドレイン領域に所定の電圧を印加することで、第２トランジスタがオン状態となり、前記第１ボディ領域をチャネルとして前記第２ボディ領域が接地されることとした。
【００１１】
また、請求項３に記載の発明は、半導体基板の表面に不純物を導入し、第１ソース領域及び第１ドレイン領域を形成する工程と、前記半導体基板上に絶縁層を形成する工程と、前記第１ドレイン領域上における前記絶縁膜を除去し、接続溝を形成する工程と、前記接続溝内に金属膜を充填し、接続層を形成する工程と、前記絶縁層上に半導体層を形成する工程と、前記接続層の上方における前記半導体層上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にゲート電極を形成する工程と、前記ゲート電極の両側における前記半導体層内に第２ソース領域及び第２ドレイン領域を形成する工程と、を有し、前記第２ドレイン領域を、前記第１ソース領域と前記第１ドレイン領域との間の領域上に配置して、第１トランジスタと第２トランジスタとを有し、前記第１トランジスタのゲート電極を前記第２トランジスタの第２ドレイン領域に兼ねさせた半導体装置の製造方法とした。
【発明の効果】
【００１２】
本発明の半導体装置によれば、半導体基板内に第１トランジスタを形成し、第１トランジスタのチャネル上に第２トランジスタの第１ドレイン領域を配置し、かつ、絶縁膜におけるボディ領域と第２ドレイン領域との間に接続層を形成したので、第１ドレイン領域に電圧を印加することで第２トランジスタを動作させ、第１ドレイン領域に印加される電圧の極性によりボディ領域のオープン／ショートを切り替えることができる。これにより、半導体装置を交流で使用する場合でもセル面積を増大させることなく耐圧の低下を抑えることができる。
【図面の簡単な説明】
【００１３】
【図１】本実施形態に係る半導体装置の断面構造を模式的に示す図である。
【図２】本実施形態に係る半導体装置の回路構成を示す図である。
【図３】本実施形態に係る半導体装置の動作を説明する図である。
【図４】本実施形態に係る半導体装置の電気的特性を示す図である。
【図５Ａ】本実施形態に係る半導体装置の製造工程を示す図である。
【図５Ｂ】図５Ａに続く図である。
【図５Ｃ】図５Ｂに続く図である。
【図５Ｄ】図５Ｃに続く図である。
【図５Ｅ】図５Ｄに続く図である。
【図５Ｆ】図５Ｅに続く図である。
【図５Ｇ】図５Ｆに続く図である。
【図５Ｈ】図５Ｇに続く図である。
【図５Ｉ】図５Ｈに続く図である。
【図５Ｊ】図５Ｉに続く図である。
【図５Ｋ】図５Ｊに続く図である。
【図５Ｌ】図５Ｋに続く図である。
【図６】コンタクト形成した状態を示す図である。
【図７】変形例に係る半導体装置の断面構造を模式的に示す図である。
【図８】変形例に係る半導体装置の動作を説明する図である。
【図９Ａ】変形例に係る半導体装置の製造工程を示す図である。
【図９Ｂ】図９Ａに続く図である。
【図９Ｃ】図９Ｂに続く図である。
【図９Ｄ】図９Ｃに続く図である。
【図９Ｅ】図９Ｄに続く図である。
【図９Ｆ】図９Ｅに続く図である。
【図９Ｇ】図９Ｆに続く図である。
【図９Ｈ】図９Ｇに続く図である。
【図９Ｉ】図９Ｈに続く図である。
【図９Ｊ】図９Ｉに続く図である。
【図９Ｋ】図９Ｊに続く図である。
【図９Ｌ】図９Ｋに続く図である。
【図１０】従来の半導体装置の断面構造を示す図である。
【図１１】従来の他の半導体装置の断面構造を示す図である。
【発明を実施するための形態】
【００１４】
以下、発明を実施するための形態（以下、「実施形態」とする）について説明する。なお、説明は以下の順序で行う。
１．半導体装置の構成
２．半導体装置の製造方法
３．その他の半導体装置の構成及び製造方法
【００１５】
［１．半導体装置の構成］
以下、図面を参照して、本実施形態に係る半導体装置について説明する。図１は、本実施形態に係る半導体装置１の断面構造を模式的に示す図であり、図２は、本実施形態に係る半導体装置１の断面構造を模式的に示した図である。
【００１６】
図１に示すように、半導体装置１は、ＳＯＩ構造を有するＭＯＳトランジスタである。この半導体装置１は、半導体基板１１上に、例えば、例えば、酸化シリコン（ＳｉＯ2）膜からなる絶縁層（以下、「ＢＯＸ層」という）１２を介して半導体層（以下、「ＳＯＩ層」という）１３が形成されたＳＯＩ基板を備える。
【００１７】
半導体基板１１は、シリコン（Ｓｉ）基板であり、いわゆるトリプルウェル構造を有している。すなわち、半導体基板１１は、例えば、ボロン（Ｂ）等のｐ型不純物が導入されたｐ−ｓｕｂ領域１１ａを有する。ｐ−ｓｕｂ領域１１ａの表面側には、例えば、リン（Ｐ）やヒ素（Ａｓ）等のｎ型不純物が導入されたｎ−ｗｅｌｌ領域１１ｂが形成されている。ｎ−ｗｅｌｌ領域１１ｂの表面側には、例えば、ボロン（Ｂ）等のｐ型不純物が導入されたｐ−ｗｅｌｌ領域１１ｃが形成されている。このように、トリプルウェル構造を有する半導体基板１１では、ｐ−ｓｕｂ領域１１ａとｐ−ｗｅｌｌ領域１１ｃがｎ−ｗｅｌｌ領域１１ｂにより分離されている。
【００１８】
半導体基板１１の表面、すなわち、ｐ−ｗｅｌｌ領域１１ｃの表面には、所定間隔を介して、例えば、例えば、リン（Ｐ）やヒ素（Ａｓ）等のｎ型不純物が導入された第１ソース領域１１ｄおよび第１ドレイン領域１１ｅが形成されている。第１ソース領域１１ｄと第１ドレイン領域１１ｅとの間には、ｐ型の第１ボディ領域１１ｆが形成されている。この第１ボディ領域１１ｆが第１ソース領域１１ｄと第１ドレイン領域１１ｅとの間におけるチャネルとして機能する。
【００１９】
このように、半導体基板１１には、第１ボディ領域１１ｆ、第１ソース領域１１ｄ、第１ドレイン領域１１ｅ、ＢＯＸ層１２および、後述する第２トランジスタＴ2の第２ドレイン領域１３ｃ（ゲート電極として機能する）からなる第２トランジスタＴ2が形成されている。なお、第２トランジスタＴ2は、ｎ−ｗｅｌｌ領域１１ｂにより素子分離されている。
【００２０】
また、ＳＯＩ層１３は、例えば、シリコン（Ｓｉ）等の半導体膜からなる。ＳＯＩ層１３には、所定間隔を介して、例えば、例えば、リン（Ｐ）やヒ素（Ａｓ）等のｎ型不純物が導入された第２ソース領域１３ｂおよび第２ドレイン領域１３ｃが形成されている。また、第２ソース領域１３ｂと第２ドレイン領域１３ｃとの間の領域には、例えば、ボロン（Ｂ）等のｐ型不純物が導入された第２ボディ領域１３ａが形成されている。
【００２１】
第２ボディ領域１３ａ上には、例えば、シリコン酸化膜（ＳｉＯ2）からなるゲート絶縁膜１４が形成されている。また、ゲート絶縁膜１４上に、例えば、ポリシリコン（Ｐｏｌｙ−Ｓｉ）からなるゲート電極１５が形成されている。
【００２２】
このように、ＳＯＩ層１３上には、第２ボディ領域１３ａ、第２ソース領域１３ｂ、第２ドレイン領域１３ｃ、ゲート絶縁膜１４およびゲート電極１５からなる第２トランジスタＴ2が形成されている。また、ＳＯＩ層１３は、各第２トランジスタＴ2毎に、素子分離領域１６により分離されている。
【００２３】
また、ＢＯＸ層１２における第１ドレイン領域１１ｅ上の領域には、接続孔１２ａが形成されており、この接続孔１２ａを充填するように、例えば、ポリシリコン（Ｐｏｌｙ−Ｓｉ）からなる接続層１７が形成されている。接続層１７の上部表面は第２ボディ領域１３ａと接しており、第１ドレイン領域１１ｅと第２ボディ領域１３ａが接続層１７を介して電気的に接続されている。
【００２４】
さらに、ＢＯＸ層１２における第１ソース領域１１ｄ上の領域には、接続孔１２ｂが形成されており、この接続孔１２ｂを充填するように、例えば、ポリシリコン（Ｐｏｌｙ−Ｓｉ）からなる接続層１８が形成されている。第１ソース領域１１ｄは、接続層１８を介して外部から電圧が印加されるようになっており、第１ソース領域１１ｄは、例えば、ＧＮＤに接地される。
【００２５】
このように、本実施形態に係る半導体装置１は、半導体基板１１に形成された第１トランジスタＴ1と、半導体基板１１上に形成された第２トランジスタＴ2を備え、第１トランジスタＴ1の第１ドレイン領域１１ｅと第２トランジスタＴ2の第２ボディ領域１３ａを接続したので、第１トランジスタＴ1をオン／オフすることで、第２ボディ領域１３ａをショート／オープンさせることができる。
【００２６】
また、第１トランジスタＴ1の第１ソース領域１１ｄをＧＮＤに接地したので、第１トランジスタＴ1をオンにすることにより第２ボディ領域１３ａをＧＮＤに接地することができる。
【００２７】
さらに、第２トランジスタＴ2の第２ドレイン領域１３ｃが、第１トランジスタＴ1のゲート電極を兼ねるようにしたので、第２ドレイン領域１３ｃに電圧を印加することにより第１トランジスタＴ1を動作させることができる。したがって、第２トランジスタＴ2に連動させて第１トランジスタＴ1を動作させることができ、また、第２ドレイン領域１３ｃに印加する電圧の極性により第２ボディ領域１３ａのショート／オープンを切り替えることができる。
【００２８】
しかも、半導体基板１１に第１トランジスタＴ1を形成するようにしたので、半導体装置１のセル面積を増大させることなく、第２ボディ領域１３ａをショート／オープンさせることができる。
【００２９】
以下、かかる構成を有する半導体装置１の回路構成および電気的特性について説明する。
【００３０】
本実施形態に係る半導体装置１の回路構成を図２に示す。本実施形態に係る半導体装置１は、図２に示すように、第１トランジスタＴ1と第２トランジスタＴ2とを備えるものである。半導体装置１では、第１トランジスタＴ1のドレインＤ1は、第２トランジスタＴ2のゲートＧ2に接続されている。また、第２トランジスタＴ2のドレインＤ2は、第１トランジスタＴ1のソースＳ1とドレインＤ1との間（上述したボディ領域）に接続されている。
【００３１】
次に、本実施形態に係る半導体装置１の動作について説明する。図３は、本実施形態に係る半導体装置１の動作を説明する図である。図３（ａ）に示すように、半導体装置１では、第２トランジスタＴ2の第２ドレイン領域１３ｃ（すなわち、第１トランジスタＴ1のゲート電極）に正の電圧を印加すると、第１トランジスタＴ1がオン状態となり、第２ボディ領域１３ａがショートする。これにより、第２ボディ領域１３ａは、第１トランジスタＴ1のチャネルとして機能する第１ボディ領域１１ｆを介してＧＮＤに接地され、インパクトイオンで発生したホール（正孔）が第２ボディ領域１３ａに蓄積されず、ＧＮＤから排出される。
【００３２】
一方、図３（ｂ）第２トランジスタＴ2の第２ドレイン領域１３ｃに負の電圧を印加すると、第１トランジスタＴ1がオフ状態となり、第２ボディ領域１３ａがオープンになる。これにより、第２ボディ領域１３ａの電位は、外部より電圧が印加されていないフローティング状態となる。このとき、第１トランジスタＴ1においては、ゲート（すなわち、第２ドレイン領域１３ｃ）に負の電圧（例えば、−３Ｖの電圧）が印加され、ソースＳ1がＧＮＤに接地されており、第２トランジスタＴ2においては、第２ソース領域１３ｂがＧＮＤに接地されていることとする。
【００３３】
次に、本実施形態に係る半導体装置１の電気的特性について説明する。図４は、本実施形態に係る半導体装置１の電気的特性を示す図である。図４に示すように、第１トランジスタＴ1を備える半導体装置１では、第２ドレイン領域１３ｃに約８Ｖの電圧を印加したところで、第２ドレイン領域１３ｃと第２ボディ領域１３ａとの間に電流が流れる。一方、第１トランジスタＴ1を備えていない従来の半導体装置では、ドレイン領域に約２Ｖの電圧を印加したところで、ドレイン領域とボディ領域との間に電流が流れる。このように、半導体装置１では、第１トランジスタＴ1を備えることで、耐圧を向上させることができる。したがって、第２ボディ領域１３ａにホール（正孔）が蓄積されず、ホール（正孔）に起因する寄生バイポーラ動作が発生し難くなるためである。
【００３４】
［２．半導体装置の製造方法］
次に、図５Ａ〜図５Ｌおよび図６を参照して上記半導体装置１の製造方法について説明する。
【００３５】
まず、図５Ａに示すように、例えば、イオン・インプランテーションにより、ボロン（Ｂ）等のｐ型不純物が導入されたシリコン（Ｓｉ）からなる半導体基板１１の所定領域に、リン（Ｐ）やヒ素（Ａｓ）等のｎ型不純物を導入し、ｎ−ｗｅｌｌ領域１１ｂを形成する。このとき、半導体基板１１内のｎ−ｗｅｌｌ領域１１ｂ以外の領域がｐ−ｓｕｂ領域１１ａとなる。
【００３６】
次に、図５Ｂに示すように、例えば、イオン・インプランテーションにより、ｎ−ｗｅｌｌ領域１１ｂの所定領域に、ボロン（Ｂ）等のｐ型不純物を導入し、ｐ−ｗｅｌｌ領域１１ｃを形成する。
【００３７】
次に、図５Ｃに示すように、例えば、イオン・インプランテーションにより、ｐ−ｗｅｌｌ領域１１ｃの表面の所定領域に、リン（Ｐ）やヒ素（Ａｓ）等のｎ型不純物を導入し、第１ソース領域１１ｄおよび第１ドレイン領域１１ｅを形成する。
【００３８】
次に、図５Ｄに示すように、例えば、貼り合わせ法を用いて、例えば、シリコン酸化（ＳｉＯ2）膜からなるＢＯＸ層１２を、半導体基板１１上に選択的に形成する。なお、本実施形態では、貼り合わせ法により、半導体基板１１上にＢＯＸ層１２を形成したが、これには限定されず、例えば、半導体基板１１へ酸素イオンを注入した後、熱処理を行い半導体基板１１内にＢＯＸ層１２を形成するＳＩＭＯＸ法を用いることができる。また、その他に、半導体基板１１の表面に酸化膜を形成した後、エピタキシャル成長によりＳＯＩ層１３を形成する方法を用いることもできる。
【００３９】
次に、図５Ｅに示すように、例えば、フォトリソグラフィ技術およびエッチング技術を用いて、第１ドレイン領域１１ｅ上のＢＯＸ層１２を選択的に除去して接続孔１２ａを形成する。続いて、図５Ｆおよび図６に示すように、例えば、ＣＶＤ（Chemical Vapor Deposition：化学気相成長）法を用いて、接続孔１２ａ内に、例えば、ポリシリコン（Ｐｏｌｙ−Ｓｉ）膜を堆積して接続層１７を形成する。
【００４０】
次に、図５Ｇに示すように、例えば、ＣＶＤ法を用いて、例えば、ボロン（Ｂ）等のｐ型の不純物が導入されたポリシリコン（Ｐｏｌｙ−Ｓｉ）膜を、ＢＯＸ層１２上に選択的に堆積してＳＯＩ層１３を形成する。続いて、例えば、イオン・インプランテーションにより、ＳＯＩ層１３の所定領域に、リン（Ｐ）やヒ素（Ａｓ）等のｎ型不純物を導入し、第２ソース領域１３ｂおよび第２ドレイン領域１３ｃを形成する。このとき、第２ソース領域１３ｂと第２ドレイン領域１３ｃとの間の領域が第２ボディ領域１３ａとなる。
【００４１】
次に、図５Ｈに示すように、例えば、ＣＶＤ法を用いて、酸化シリコン（ＳｉＯ2）膜を、ＢＯＸ層１２上におけるＳＯＩ層１３の両端に堆積し、素子分離領域１６を形成する。
【００４２】
次に、図５Ｉに示すように、例えば、フォトリソグラフィ技術およびエッチング技術を用いて、第１ソース領域１１ｄ上のＢＯＸ層１２および素子分離領域１６を選択的に除去して接続孔１２ｂを形成する。
【００４３】
次に、図５Ｊに示すように、例えば、ＣＶＤ法を用いて、接続孔１２ｂ内に、例えば、ポリシリコン（Ｐｏｌｙ−Ｓｉ）膜を堆積して接続層１８を形成する。
【００４４】
次に、図５Ｋに示すように、例えば、ＣＶＤ法を用いて、酸化シリコン（ＳｉＯ2）膜を、第２ボディ領域１３ａ上に堆積し、ゲート絶縁膜１４を形成する。
【００４５】
次に、図５Ｌに示すように、例えば、ＣＶＤ法を用いて、例えば、ポリシリコン（Ｐｏｌｙ−Ｓｉ）膜を、ゲート絶縁膜１４上に堆積してゲート電極１５を形成する。
【００４６】
上述の工程により、半導体基板１１内に第２トランジスタＴ2を形成することができ、かつ、第２トランジスタＴ2の第２ボディ領域１３ａと第１トランジスタＴ1の第１ソース領域１１ｄとを電気的に接続することができ、かつ、第１トランジスタＴ1の第２ドレイン領域１３ｃを第２トランジスタＴ2のゲートとしても兼用することができる。
【００４７】
［３．その他の半導体装置の構成及び製造方法］
以下、本実施形態の変形例について説明する。
【００４８】
（変形例）
本変形例は、本実施形態に係る半導体装置におけるＢトランジスタのソース領域をｎ−ｗｅｌｌ領域内に形成したものである。なお、上述した第１の実施形態と重複する箇所については、同一の符号を付し説明を省略する。
【００４９】
図７は、本変形例に係る半導体装置１ａの断面構造を模式的に示す図である。図示するように、半導体装置１ａは第１ソース領域（図示しない）をｎ−ｗｅｌｌ２１ｂの上方に形成した半導体基板２１を備えている。
【００５０】
半導体基板２１は、ｐ−ｓｕｂ領域２１ａと、ｐ−ｓｕｂ領域２１ａの上部に形成されたｐ−ｗｅｌｌ領域２１ｃと、ｐ−ｓｕｂ領域２１ａとｐ−ｗｅｌｌ領域２１ｃを分離するｎ−ｗｅｌｌ領域２１ｂとを備える。
【００５１】
また、半導体基板２１の表面、すなわち、ｐ−ｗｅｌｌ領域２１ｃの表面には第１ドレイン領域２１ｄが形成されている。このとき、ｎ−ｗｅｌｌ領域２１ｂの上方が第１ソース領域（図示しない）として機能する。また、第１ソース領域と第１ドレイン領域２１ｄとの間には、ｐ型の第１ボディ領域２１ｅが形成されている。
【００５２】
次に、本変形例に係る半導体装置１ａの動作について説明する。図８は本変形例に係る半導体装置１ａの動作を説明する図である。図８に示すように、半導体装置１ａは、第１トランジスタＴ1ではソースＳ1をＧＮＤに接地し、第２トランジスタＴ2ではソースＳ2をＧＮＤに接地し、ゲートＧ2に０Ｖを印加し、ドレインＤ2に所定の交流電圧を印加することで動作させる。
【００５３】
そして、半導体装置１ａをオフするときには、第１トランジスタＴ1のドレインＤ1に正の電圧を印加する。これにより、第２トランジスタＴ2はオン状態となり、第１トランジスタＴ1の第２ボディ領域１３ａはＧＮＤに接地される。一方、半導体装置１ａをオフするときには、第１トランジスタＴ1のドレインＤ1に負の電圧を印加する。これにより、第２トランジスタＴ2はオフ状態となり、第１トランジスタＴ1の第２ボディ領域１３ａはオープンになる。
【００５４】
このように、本実施形態に係る半導体装置１ａによれば、第１トランジスタＴ1のドレインＤ1に印加する電圧の極性を変化させることで、第２トランジスタＴ2のオン／オフを切り替えることができ、第１トランジスタＴ1の第２ボディ領域１３ａの状態をオープン／ショートを切り替えることができる。これにより、半導体装置１ａをオフするときには、第２ボディ領域１３ａをＧＮＤに接地することができ、耐圧低下を抑制することができる。一方、これにより、半導体装置１ａをオフするときには、第２ボディ領域１３ａをオープンにすることができ、第２ボディ領域１３ａの電位はフローティング状態となる。
【００５５】
次に、本変形例に係る半導体装置１ａの製造方法について説明する。
【００５６】
まず、図９Ａに示すように、例えば、イオン・インプランテーションにより、ボロン（Ｂ）等のｐ型不純物が導入されたシリコン（Ｓｉ）からなる半導体基板２１の所定領域に、リン（Ｐ）やヒ素（Ａｓ）等のｎ型不純物を導入し、ｎ−ｗｅｌｌ領域２１ｂを形成する。このとき、半導体基板２１内のｎ−ｗｅｌｌ領域２１ｂ以外の領域がｐ−ｓｕｂ領域２１ａとなる。
【００５７】
次に、図９Ｂに示すように、例えば、イオン・インプランテーションにより、ｎ−ｗｅｌｌ領域２１ｂの所定領域に、ボロン（Ｂ）等のｐ型不純物を導入し、ｐ−ｗｅｌｌ領域２１ｃを形成する。
【００５８】
次に、図９Ｃに示すように、例えば、イオン・インプランテーションにより、ｐ−ｗｅｌｌ領域２１ｃの表面の所定領域に、リン（Ｐ）やヒ素（Ａｓ）等のｎ型不純物を導入し、第１ドレイン領域２１ｄを形成する。なお、ｎ−ｗｅｌｌ領域２１ｂの上部が第２ソース領域（図示しない）として機能する。
【００５９】
以上、説明した図９Ａ〜図Ｃに示す工程により、半導体基板２１を形成する。かかる工程により形成した半導体基板２１上に、図９Ｄ〜図９Ｌに示す工程により、ＢＯＸ層１２を介して第１トランジスタＴ1を形成することで、本変形例に係る半導体装置１ａが形成される。なお、図９Ｄ〜図９Ｌに示す工程は、上述した図５Ｄ〜図５Ｌに示す工程と同様であるため、説明を省略する。
【００６０】
このようにして、上述した半導体装置１と同様の作用効果を有する半導体装置１ａが製造される。
【符号の説明】
【００６１】
１，１ａ  半導体装置
１１，２１  半導体基板
１１ａ，２１ａ  ｐ−ｓｕｂ領域
１１ｂ，２１ｂ  ｎ−ｗｅｌｌ領域
１１ｃ，２１ｃ  ｐ−ｗｅｌｌ領域
１１ｄ  第１ソース領域
１１ｅ，２１ｄ  第１ドレイン領域
１１ｆ，２１ｅ  第１ボディ領域
１２  ＢＯＸ層
１２ａ，１２ｂ  接続孔
１３  ＳＯＩ層
１３ａ  第２ボディ領域
１３ｂ  第２ソース領域
１３ｃ  第２ドレイン領域
１４  ゲート絶縁膜
１５  ゲート電極
１６  素子分離領域
１７，１８  接続層
Ｄ1  第１トランジスタのドレイン
Ｄ2  第２トランジスタのドレイン
Ｇ2  第２トランジスタのゲート
Ｓ1  第１トランジスタのソース
Ｓ2  第２トランジスタのソース
Ｔ1  第１トランジスタ
Ｔ2  第２トランジスタ
【図１】
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【図２】
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【図３】
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【図５Ａ】
2012054504.tif 000006
【図５Ｂ】
2012054504.tif 000007
【図５Ｃ】
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【図５Ｄ】
2012054504.tif 000009
【図５Ｅ】
2012054504.tif 000010
【図５Ｆ】
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【図５Ｇ】
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【図５Ｈ】
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【図５Ｉ】
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【図５Ｊ】
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【図５Ｋ】
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【図５Ｌ】
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【図６】
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【図７】
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【図８】
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【図９Ａ】
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【図９Ｂ】
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【図９Ｃ】
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【図９Ｄ】
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【図９Ｅ】
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【図９Ｆ】
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【図９Ｇ】
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【図９Ｈ】
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【図９Ｉ】
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【図９Ｊ】
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【図９Ｋ】
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【図９Ｌ】
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【図１０】
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【図１１】
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【図４】
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