(57)【要約】【課題】オン抵抗が低く、ノイズの発生が抑制された半導体装置を提供する。【解決手段】実施形態の半導体装置は、ドレイン層と、ドレイン層の表面から内部にかけてトレンチ状に設けられたドリフト領域と、ドリフト領域の表面から内部にかけてトレンチ状に設けられたベース領域と、ベース領域の表面から内部にかけてトレンチ状に設けられたソース領域と、ドレイン層の裏面に対して略平行な方向に、ソース領域の一部からソース領域の一部に隣接するベース領域を貫通してドリフト領域の一部にまで到達する第１トレンチ内に、ゲート絶縁膜を介して設けられたゲート電極と、ドレイン層の表面から内部にかけて設けられた少なくとも１つの第２トレンチ内に第１絶縁膜を介して設けられた第１抵抗体層と、ドレイン電極と、ソース電極と、を備える。第１抵抗体層は、ソース電極に電気的に接続されている。【選択図】図１
2012204615.tif 000002
【特許請求の範囲】
【請求項１】
第１導電形のドレイン層と、
前記ドレイン層の表面から内部にかけてトレンチ状に設けられた第１導電形のドリフト領域と、
前記ドリフト領域の表面から内部にかけてトレンチ状に設けられた第２導電形のベース領域と、
前記ベース領域の表面から内部にかけてトレンチ状に設けられた第１導電形のソース領域と、
前記ドレイン層の裏面に対して略平行な方向に、前記ソース領域の一部から前記ソース領域の前記一部に隣接するベース領域を貫通して前記ドリフト領域の一部にまで到達する第１トレンチ内に、ゲート絶縁膜を介して設けられたゲート電極と、
前記ドレイン層の表面から内部にかけて設けられた少なくとも１つの第２トレンチ内に第１絶縁膜を介して設けられた第１抵抗体層と、
前記ドレイン層に接続されたドレイン電極と、
前記ソース領域および前記ベース領域に接続されたソース電極と、
を備え、
前記第１抵抗体層は、前記ソース電極に電気的に接続され、
前記第１抵抗体層の材質は、不純物を含有するポリシリコンであり、
前記第１絶縁膜は、少なくとも１つの層を有し、前記層の材質は、酸化ケイ素、窒化ケイ素、アルミナ、酸化ハフニウム、酸化ハフニウムアルミニウム、酸化イットリウム、および酸化ハフニウムイットリウムのいずれかであることを特徴とする半導体装置。
【請求項２】
第１導電形のドレイン層と、
前記第１導電形のドレイン層の表面から内部にかけてトレンチ状に設けられた第１導電形のドリフト領域と、
前記ドリフト領域の表面から内部にかけてトレンチ状に設けられた第２導電形のベース領域と、
前記ベース領域の表面から内部にかけてトレンチ状に設けられた第１導電形のソース領域と、
前記ドレイン層の裏面に対して略平行な方向に、前記ソース領域の一部から前記ソース領域の前記一部に隣接するベース領域を貫通して前記ドリフト領域の一部にまで到達する第１トレンチ内に、ゲート絶縁膜を介して設けられたゲート電極と、
前記ドレイン層の表面から内部にかけて設けられた少なくとも１つの第２トレンチ内に第１絶縁膜を介して設けられた第１抵抗体層と、
前記ドレイン層に接続されたドレイン電極と、
前記ソース領域および前記ベース領域に接続されたソース電極と、
を備え、
前記第１抵抗体層は、前記ソース電極に電気的に接続されていることを特徴とする半導体装置。
【請求項３】
前記第１抵抗体層の材質は、不純物を含有するポリシリコンであることを特徴とする請求項２記載の半導体装置。
【請求項４】
前記第１絶縁膜は、少なくとも１つの層を有し、前記層の材質は、酸化ケイ素、窒化ケイ素、アルミナ、酸化ハフニウム、酸化ハフニウムアルミニウム、酸化イットリウム、および酸化ハフニウムイットリウムのいずれかであることを特徴とする請求項２または３に記載の半導体装置。
【請求項５】
前記ドリフト領域の表面から内部にかけて設けられた少なくとも１つの第３トレンチ内に第２絶縁膜を介して第２抵抗体層をさらに備えたことを特徴とする請求項２〜４のいずれか１つに記載の半導体装置。
【請求項６】
前記第２抵抗体層の材質は、不純物を含有するポリシリコンであることを特徴とする請求項５記載の半導体装置。
【請求項７】
前記第２絶縁膜は、少なくとも１つの層を有し、
前記層の材質は、酸化ケイ素、窒化ケイ素、アルミナ、酸化ハフニウム、酸化ハフニウムアルミニウム、酸化イットリウム、および酸化ハフニウムイットリウムのいずれかであることを特徴とする請求項５または６に記載の半導体装置。
【請求項８】
第１導電形のドレイン層と、
前記ドレイン層の表面から内部にかけてトレンチ状に設けられた第１導電形のドリフト領域と、
前記ドリフト領域の表面から内部にかけてトレンチ状に設けられた第２導電形のベース領域と、
前記ベース領域の表面から内部にかけてトレンチ状に設けられた、第１導電形のソース領域と、
前記ドレイン層の裏面に対して略平行な方向に、前記ソース領域の一部から前記ソース領域の前記一部に隣接するベース領域を貫通して前記ドリフト領域の一部にまで到達する第１トレンチ内に、ゲート絶縁膜を介して設けられたゲート電極と、
前記ドリフト領域の表面から内部にかけて設けられた少なくとも１つの第３トレンチ内に第２絶縁膜を介して設けられた第２抵抗体層と、
前記ドレイン層に接続されたドレイン電極と、
前記ソース領域および前記ベース領域に接続されたソース電極と、
を備え、
前記第２抵抗体層は、前記ソース電極に電気的に接続されていることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置に関する。
【背景技術】
【０００２】
パワーＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）は、大電流、高耐圧のスイッチング電源市場に加え、ノート型パーソナルコンピュータをはじめとする移動体通信機器等の省エネルギー用スイッチング市場で使用されている。パワーＭＯＳＦＥＴは、パワーマネジメント回路、リチウムイオン電池の安全回路等に使用されるため、低電圧駆動化、低オン抵抗化が進められている。
【０００３】
オン抵抗の低減化のために、チャネル領域を半導体基板の主面だけではなく半導体基板の垂直方向に形成する３次元型のＭＯＳＦＥＴがある。３次元型のＭＯＳＦＥＴでは、半導体基板の主面に対して、略垂直な方向に、ソース領域、ベース領域、ドレイン領域のそれぞれを延設し、さらに、トレンチ型のゲート電極を設ける。このような構造であれば、チャネル領域が半導体基板の主面と略平行な方向に形成されると共に、チャネル領域が半導体基板の主面に対し、略垂直な方向にも形成される。このため、３次元型のＭＯＳＦＥＴにおいては、チャネル密度が大幅に向上し、低オン抵抗化が実現する。
【０００４】
しかしながら、ＭＯＳＦＥＴを高速スイッチングさせると、ソース電極とドレイン電極との間の電圧（Ｖｄｓ）がオーバーシュートとアンダーシュートとを繰り返して振動するＶｄｓのリンギングが発生する可能性がある。このようなＶｄｓのリンギングは、ノイズ源になる可能性があり、極力抑えることが望ましい。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００１−２７４３９８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明が解決しようとする課題は、オン抵抗が低く、ノイズの発生が抑制された半導体装置を提供することである。
【課題を解決するための手段】
【０００７】
実施形態の半導体装置は、第１導電形のドレイン層と、前記ドレイン層の表面から内部にかけてトレンチ状に設けられた第１導電形のドリフト領域と、前記ドリフト領域の表面から内部にかけてトレンチ状に設けられた第２導電形のベース領域と、前記ベース領域の表面から内部にかけてトレンチ状に設けられた第１導電形のソース領域と、を備える。さらに、実施形態の半導体装置は、前記ドレイン層の裏面に対して略平行な方向に、前記ソース領域の一部から前記ソース領域の前記一部に隣接するベース領域を貫通して前記ドリフト領域の一部にまで到達する第１トレンチ内に、ゲート絶縁膜を介して設けられたゲート電極と、前記ドレイン層の表面から内部にかけて設けられた少なくとも１つの第２トレンチ内に第１絶縁膜を介して設けられた第１抵抗体層と、前記ドレイン層に接続されたドレイン電極と、前記ソース領域および前記ベース領域に接続されたソース電極と、を備える。前記第１抵抗体層は、前記ソース電極に電気的に接続されている。前記第１抵抗体層の材質は、不純物を含有するポリシリコンである。前記第１絶縁膜は、少なくとも１つの層を有する。前記層の材質は、酸化ケイ素、窒化ケイ素、アルミナ、酸化ハフニウム、酸化ハフニウムアルミニウム、酸化イットリウム、および酸化ハフニウムイットリウムのいずれかである。
【図面の簡単な説明】
【０００８】
【図１】第１実施形態に係る半導体装置の斜視模式図である。
【図２】図１の領域９０で囲まれた部分の模式図であり、（ａ）は斜視模式図、（ｂ）は、（ａ）のＸ−Ｙ断面図である。
【図３】第１実施形態に係る半導体装置の等価回路図である。
【図４】第１実施形態に係る半導体装置の製造過程を説明するための斜視模式図であり、（ａ）は、半導体基板の表面にマスクを形成する工程の斜視模式図、（ｂ）は、半導体基板にエッチング処理をする工程の斜視模式図である。
【図５】第１実施形態に係る半導体装置の製造過程を説明するための斜視模式図であり、（ａ）は、エピタキシャル層を形成する工程の斜視模式図、（ｂ）は、マスクを形成する工程の斜視模式図である。
【図６】第１実施形態に係る半導体装置の製造過程を説明するための斜視模式図であり、（ａ）は、半導体基板にエッチング処理をする工程の斜視模式図、（ｂ）は、ゲート電極および第１抵抗体層を形成する工程の斜視模式図である。
【図７】参考例に係る半導体装置の模式図であり、（ａ）は、断面模式図、（ｂ）は、等価回路図である。
【図８】第１実施形態に係る半導体装置の第１変形例を説明するための斜視模式図である。
【図９】第１実施形態に係る半導体装置の第２変形例を説明するための斜視模式図である。
【図１０】第２実施形態に係る半導体装置の斜視模式図である。
【図１１】第３実施形態に係る半導体装置の斜視模式図である。
【発明を実施するための形態】
【０００９】
以下、図面を参照しつつ、実施形態について説明する。以下の説明では、同一の部材には同一の符号を付し、一度説明した部材については適宜その説明を省略する。
【００１０】
（第１実施形態）  
図１は、第１実施形態に係る半導体装置の斜視模式図である。
【００１１】
図２は、図１の領域９０で囲まれた部分の模式図であり、（ａ）は斜視模式図、（ｂ）は、（ａ）のＸ−Ｙ断面図である。図１、図２（ａ）では、後述するドレイン電極４０とソース電極４１とが表示されていない。
【００１２】
第１実施形態に係る半導体装置１Ａは、３次元型のＭＯＳＦＥＴである。半導体装置１Ａは、ｎ＋形のドレイン層１０を有し、ドレイン層１０の表面から内部にかけて、トレンチ状に、ｎ−形のドリフト領域１１が選択的に設けられている。ドリフト領域１１の表面から内部にかけては、トレンチ状に、ｐ形のベース領域１２が選択的に設けられている。ベース領域１２の表面から内部にかけては、トレンチ状に、ｎ＋形のソース領域１３が選択的に設けられている。
【００１３】
半導体装置１Ａにおいては、第１トレンチ２０ｔがドレイン層１０の裏面１０ｒに対して略平行な方向に、ソース領域１３の一部からソース領域１３の前記一部に隣接するベース領域１２を貫通してドリフト領域１１の一部にまで到達するように形成されている。第１トレンチ２０ｔの下端は、ソース領域１３の下端よりも高い。第１トレンチ２０ｔ内には、ゲート絶縁膜２０を介して設けられたゲート電極２１が設けられている。
【００１４】
半導体装置１Ａにおいては、ドレイン層１０の表面から内部にかけて、少なくとも１つの第２トレンチ３０ｔが設けられている。第２トレンチ３０ｔ内には、第１絶縁膜３０を介して設けられた第１抵抗体層３１が設けられている。
【００１５】
半導体装置１Ａにおいては、ドレイン層１０にドレイン電極４０が接続されている。ソース領域１３およびベース領域１２にソース電極４１が接続されている。ドレイン層１０とソース電極４１との間、およびドリフト領域１１とソース電極４１との間には、層間絶縁膜４６が介設されている。第１抵抗体層３１の上方の層間絶縁膜４６は開口されて、第１抵抗体層３１は、ソース電極４１に電気的に接続されている。
【００１６】
ドレイン層１０、ドリフト領域１１、ベース領域１２、およびソース領域１３の主成分は、例えば、ケイ素（Ｓｉ）である。ドレイン電極４０およびソース電極４１の材質は、例えば、銅（Ｃｕ）、アルミニウム（Ａｌ）等である。
【００１７】
ゲート電極２１の材質は、例えば、ｎ形不純物がドープされたポリシリコン（poly-Ｓｉ）、金属等である。ゲート絶縁膜２０の材質は、例えば、酸化ケイ素（ＳｉＯ２）である。
【００１８】
第１抵抗体層３１の材質は、不純物を含有するポリシリコン（poly-Ｓｉ）である。例えば、その材質は、ｎ形不純物がドープされたポリシリコン（poly-Ｓｉ）である。このほか、第１抵抗体層３１の材質としては、高抵抗の金属等であってもよい。第１抵抗体層３１の材質がポリシリコンのとき、第１抵抗体層３１内のｎ形不純物のドープ量が適宜調整されて、第１抵抗体層３１の比抵抗が所定の値に設定される。
【００１９】
第１絶縁膜３０は、誘電体であり、少なくとも１つの層を有する。その層の材質は、例えば、酸化ケイ素（ＳｉＯ２）、窒化ケイ素（Ｓｉ３Ｎ４）、アルミナ（Ａｌ２Ｏ３）、酸化ハフニウム（ＨｆＯ２）、酸化ハフニウムアルミニウム（ＨｆＡｌｘＯｙ）、酸化イットリウム（Ｙ２Ｏ３）、および酸化ハフニウムイットリウム（ＨｆＹｘＯｙ）等のいずれかである。
【００２０】
実施形態では、ｎ形（ｎ−形、ｎ＋形も含む）を第１導電形、ｐ形を第２導電形と呼称してもよい。第１導電形の不純物は、例えば、リン（Ｐ）、ヒ素（Ａｓ）等である。第２導電形の不純物は、例えば、ホウ素（Ｂ）等である。
【００２１】
図３は、第１実施形態に係る半導体装置の等価回路図である。  
半導体装置１Ａは、ゲート電極（Ｇ）２１と、ソース電極（Ｓ）４１と、ドレイン電極（Ｄ）４０と、を備える。ソース電極４１の電位は、例えば、グランド電位であり、ドレイン電極４０の電位は、例えば、正電位である。ゲート電極２１が閾値以上の電位になると、半導体装置１Ａは、オン状態になり、ソース電極４１と、ドレイン電極４０と、の間に電流が流れる。
【００２２】
半導体装置１Ａにおいては、ドレイン層１０の裏面１０ｒに対して、略垂直な方向に、ソース領域１３、ベース領域１２、ドリフト領域１１がそれぞれ延設されている。さらに、トレンチ型のゲート電極２１が設けられている。従って、チャネル領域がドレイン層１０の裏面１０ｒと略平行な方向に形成されると共に、チャネル領域がドレイン層１０の裏面１０ｒに対し、略垂直な方向にも形成される。このため、半導体装置１Ａにおいては、チャネル密度が大幅に向上する。このため、ソース電極４１と、ドレイン電極４０と、の間のオン抵抗が低減する。
【００２３】
また、半導体装置１Ａにおいては、ソース電極４１に第１抵抗体層３１が接続されている。第１抵抗体層３１と、ドレイン層１０と、の間には、第１絶縁膜３０が介設されている。
【００２４】
従って、半導体装置１Ａにおいては、ソース電極４１と、ドレイン電極４０と、の間に、抵抗（Ｒ）と、この抵抗（Ｒ）に直列に接続された容量（Ｃ）と、が付加されている。抵抗（Ｒ）は、第１抵抗体層３１の抵抗であり、容量（Ｃ）は、コンデンサ（第１抵抗体層３１／第１絶縁膜３０／ドレイン層１０）によって発生した容量である。
【００２５】
すなわち、半導体装置１Ａには、ソース電極４１とドレイン電極４０との間に、スナバ回路が付加されている。これにより、半導体装置１Ａを高速スイッチングさせる際には、ソース電極４１とドレイン電極４０との間の電圧（Ｖｄｓ）のリンギングが抑制される。これにより、半導体装置１Ａにおいては、ノイズ発生が抑制される。
【００２６】
半導体装置１Ａの製造過程を、図２に例示した半導体装置１Ａの部分を用いて説明する。
【００２７】
図４は、第１実施形態に係る半導体装置の製造過程を説明するための斜視模式図であり、（ａ）は、半導体基板の表面にマスクを形成する工程の斜視模式図、（ｂ）は、半導体基板にエッチング処理をする工程の斜視模式図である。
【００２８】
先ず、図４（ａ）に示すように、半導体基板（半導体ウェーハ）であるドレイン層１０を準備する。ドレイン層１０の不純物濃度は、例えば、１×１０１８ｃｍ−３以上である。  
続いて、ドレイン層１０の表面に、選択的にマスク９１を形成する。マスク９１の材質は、例えば、レジスト、酸化シリコン（ＳｉＯ２）等である。
【００２９】
次に、図４（ｂ）に示すように、マスク９１から開口されたドレイン層１０に選択的なエッチング処理を施す。これにより、ドレイン層１０の表面から内部にかけてトレンチ１０ｔが形成される。
【００３０】
図５は、第１実施形態に係る半導体装置の製造過程を説明するための斜視模式図であり、（ａ）は、エピタキシャル層を形成する工程の斜視模式図、（ｂ）は、マスクを形成する工程の斜視模式図である。
【００３１】
図５（ａ）に示すように、トレンチ１０ｔの内部に、エピタキシャル成長法によって、ｎ形のドリフト領域１１を形成する。ドリフト領域１１の不純物濃度は、例えば、１×１０１２ｃｍ−３〜１×１０１３ｃｍ−３である。これにより、ドレイン層１０の表面から内部にかけてドリフト領域１１が形成される。
【００３２】
ドリフト領域１１については、完全にトレンチ１０ｔを埋設しない。例えば、ドリフト領域１１の成長については途中で中断する。これにより、ドリフト領域１１内には、トレンチ１０ｔが残存する（図示しない）。続いて、ドリフト領域１１内に残ったトレンチ１０ｔ内に、エピタキシャル成長法によって、ｐ形のベース領域１２を形成する。これにより、ドリフト領域１１の表面から内部にかけてベース領域１２が形成される。
【００３３】
さらに、ベース領域１２の成長を途中で中断し、ベース領域１２内に残ったトレンチ１０ｔ内に、エピタキシャル成長法によって、ｎ＋形のソース領域１３を形成する。これにより、ベース領域１２の表面から内部にかけてソース領域１３が選択的に形成される。
【００３４】
その後、ドリフト領域１１、ベース領域１２、およびソース領域１３の表面について、適宜、ＣＭＰ（Chemical Mechanical Polishing）研磨を施す（図示しない）。これにより、ドリフト領域１１、ベース領域１２、およびソース領域１３の表面が平坦になる。マスク９１については、エッチングやＣＭＰ研磨等で除去する。
【００３５】
次に、図５（ｂ）に示すように、ドレイン層１０、ドリフト領域１１、ベース領域１２、およびソース領域１３の表面に、選択的にマスク９２を形成する。マスク９２には、ゲート電極２１を形成するための開口部９２ｇと、第１抵抗体層３１と、を形成するための開口部９２ｒが選択的に設けられている。マスク９２の材質は、例えば、レジスト、酸化シリコン（ＳｉＯ２）等である。
【００３６】
図６は、第１実施形態に係る半導体装置の製造過程を説明するための斜視模式図であり、（ａ）は、半導体基板にエッチング処理をする工程の斜視模式図、（ｂ）は、ゲート電極および第１抵抗体層を形成する工程の斜視模式図である。
【００３７】
次に、図６（ａ）に示すように、マスク９２から開口部９２ｇを介して開口されたドリフト領域１１、ベース領域１２、およびソース領域１３に選択的なエッチング処理を施す。さらに、マスク９２から開口部９２ｒを介して開口されたドレイン層１０に選択的なエッチング処理を施す。
【００３８】
このエッチング処理により、ドリフト領域１１、ベース領域１２、およびソース領域１３のそれぞれの一部に、第１トレンチ２０ｔが形成されるとともに、ドレイン層１０に、第２トレンチ３０ｔが形成される。続いて、第１トレンチ２０ｔ内および第２トレンチ３０ｔ内を高温下で、酸化性雰囲気に晒す。
【００３９】
これにより、図６（ｂ）に示すように、第１トレンチ２０ｔの側面および底面にゲート絶縁膜２０が形成される。さらに、第２トレンチ３０ｔの側面および底面に、第１絶縁膜３０が形成される。この例では、ゲート絶縁膜２０および第１絶縁膜３０の材質は、酸化ケイ素である。
【００４０】
続いて、第１トレンチ２０ｔ内に、ゲート絶縁膜２０を介して、ＣＶＤ（Chemical Vapor Deposition）によってゲート電極２１を形成する。さらに、第２トレンチ３０ｔ内に、第１絶縁膜３０を介して、ＣＶＤによって第１抵抗体層３１を形成する。
【００４１】
これにより、ベース領域１２、ベース領域１２に隣接するソース領域１３の一部、およびベース領域１２を挟み、ソース領域１３の前記一部とは反対側のドリフト領域１１の一部の表面から内部にかけて、トレンチ状のゲート電極２１が選択的に形成される。さらに、ドレイン層１０の表面から内部にかけて、第１抵抗体層３１が形成される。第１抵抗体層３１とドレイン層１０との間には、第１絶縁膜３０が介設される。
【００４２】
ゲート電極２１および第１抵抗体層３１の材質は、例えば、ポリシリコンである。第１抵抗体層３１の材質がポリシリコンのとき、第１抵抗体層３１内のｎ形不純物のドープ量が適宜調整されて、第１抵抗体層３１の比抵抗が所定の値に設定される。ゲート電極２１および第１抵抗体層３１を形成した後、マスク９２を除去する。
【００４３】
なお、実施形態では、第１トレンチ２０ｔを形成してから、ゲート絶縁膜２０、ゲート電極２１を形成する工程と、第２トレンチ３０ｔを形成してから第１絶縁膜３０、第１抵抗体層３１を形成する工程と、を同じ工程で製造する実施形態と、それぞれの工程をずらす実施形態と、の双方を含む。
【００４４】
例えば、第１トレンチ２０ｔを製造する専用のマスク９２と、第２トレンチ３０ｔを製造する専用のマスク９２と、をそれぞれ準備する。そして、第１トレンチ２０ｔを予め形成し、第１トレンチ２０ｔ内にゲート絶縁膜２０を介してゲート電極２１を形成した後に、第２トレンチ３０ｔを形成し、第２トレンチ３０ｔ内に第１絶縁膜３０を介して第１抵抗体層３１をする。あるいは、これとは逆に、第２トレンチ３０ｔを形成し、第２トレンチ３０ｔ内に第１絶縁膜３０を介して第１抵抗体層３１を形成した後に、第１トレンチ２０ｔを形成し、第１トレンチ２０ｔ内にゲート絶縁膜２０を介してゲート電極２１を形成してもよい。
【００４５】
このような製造過程であれば、ゲート絶縁膜２０の材質と、第１絶縁膜３０の材質と、を変えることができる。あるいは、第１抵抗体層３１の材質と、ゲート電極２１の材質と、を変えることができる。さらに、第２トレンチ３０ｔの深さと、第１トレンチ２０ｔの深さと、を変えることができる。
【００４６】
この後、図１、２に示すように、ドレイン層１０に、ドレイン電極４０を接続する。ソース領域１３、ベース領域１２および第１抵抗体層３１に、ソース電極４１を接続する。ソース電極４１と、ドレイン層１０、ドリフト領域１１、ベース領域１２、およびソース領域１３と、の間には、層間絶縁膜４６が介設される。このような製造過程により、半導体装置１Ａが形成される。
【００４７】
次に、半導体装置１Ａの効果について詳細に説明する。半導体装置１Ａの効果を説明する前に、参考例に係る半導体装置５００について説明する。
【００４８】
図７は、参考例に係る半導体装置の模式図であり、（ａ）は、断面模式図、（ｂ）は、等価回路図である。  
図７（ａ）に示す半導体装置５００は、トレンチゲート構造のｎチャネル型ＭＯＳＦＥＴである。半導体装置５００は、上下電極構造を備える。
【００４９】
半導体装置５００においては、ｎ＋形のドレイン層１００の上に、ｎ−形のドリフト領域１１０が設けられている。ドリフト領域１１０の上には、ｐ形のベース領域１２０が設けられている。ベース領域１２０の表面には、ｎ＋形のソース領域１３０と、ｐ＋形のキャリア抜き領域１５０が設けられている。
【００５０】
半導体装置５００においては、ソース領域１３０からベース領域１２０を貫通して、ドリフト領域１１０に到達するトレンチ２００ｔが設けられている。トレンチ２００ｔ内には、ゲート絶縁膜２００を介してゲート電極２１０が設けられている。さらに、ゲート電極２１０の下方において、トレンチ２００ｔ内には、フィールドプレート絶縁膜２５０を介してフィールドプレート電極２６０が設けられている。
【００５１】
ドレイン層１００には、ドレイン電極４００が接続されている。ソース領域１３０と、キャリア抜き領域１５０と、には、ソース電極４１０が接続されている。フィールドプレート電極２６０は、ソース電極４１０に電気的に接続されている。
【００５２】
半導体装置５００の等価回路を、図７（ｂ）に示す。図７（ｂ）には、ゲート電極（Ｇ）２１０と、ソース電極（Ｓ）４１０と、ドレイン電極（Ｄ）４００と、が表示されている。
【００５３】
ソース電極４１０の電位は、例えば、グランド電位であり、ドレイン電極４００の電位は、例えば、正電位である。ゲート電極２１０が閾値以上の電位になると、半導体装置５００は、オン状態になり、ソース電極４１０と、ドレイン電極４００と、の間に電流が流れる。
【００５４】
半導体装置５００においては、ゲート電極２１０の下方にフィールドプレート電極２６０を設けたため、ドリフト領域１１０が空乏化され易く、ドリフト領域１１０の不純物濃度を高めることができる。これにより、半導体装置５００では、高耐圧と低オン抵抗とが実現する。
【００５５】
また、フィールドプレート電極２６０は、所定の抵抗を有することから、ソース電極４１０と、ドレイン電極４００との間には、所定の抵抗（Ｒ）が存在する。さらに、フィールドプレート電極２６０と、ドレイン電極４００との間には、フィールドプレート絶縁膜２５０が存在しているので、ソース電極４１０と、ドレイン電極４００との間には、所定の容量（Ｃ）が存在する。
【００５６】
すなわち、ソース電極４１０と、ドレイン電極４００との間には、抵抗（Ｒ）と、この抵抗（Ｒ）に直列的に接続された容量（Ｃ）とが付加されている。従って、半導体装置５００においても、実質的にソース電極４１０と、ドレイン電極４００との間に、スナバ回路が形成されていることになる。
【００５７】
但し、フィールドプレート絶縁膜２５０の厚さは、フィールドプレート電極２６０と、ドリフト領域１１０との間に印加される電圧に対し耐性を有する程度の厚さである必要があり、かつ、フィールドプレート絶縁膜２５０からドリフト領域１１０に向けて、空乏層を充分に延ばすことができる程度の厚さである必要がある。すなわち、半導体装置５００特性を実現させるには、耐圧と空乏化の両方の側面から、フィールドプレート絶縁膜２５０の厚さを決定しなければならない。
【００５８】
これに対し、半導体装置１Ａにおいては、第１絶縁膜３０の厚さは、ドレイン層１０と、第１抵抗体層３１との間に印加される電圧に対し耐性を有する程度の厚さで足りる。従って、半導体装置１Ａにおいては、半導体装置５００に比べて第１絶縁膜３０の設計自由度が増加する。
【００５９】
また、実施形態に係る半導体装置においては、スナバ回路の抵抗と容量とを容易に変更することが可能である。
【００６０】
図８は、第１実施形態に係る半導体装置の第１変形例を説明するための斜視模式図である。
【００６１】
例えば、図１に示す半導体装置１Ａの形態よりも、スナバ回路の容量を大きく、抵抗を小さく設計したいときは、次のようにする。
【００６２】
図８（ａ）に示す半導体装置１Ｂでは、半導体装置１Ａに比べて、第１絶縁膜３０と第１抵抗体層３１との密度が高く、第１絶縁膜３０と第１抵抗体層３１との深さが浅い。これにより、半導体装置１Ｂにおいては、スナバ回路の容量が半導体装置１Ａよりも大きくなり、抵抗が小さくなる。
【００６３】
また、図１に示す半導体装置１Ａの形態よりも、スナバ回路の容量を小さく、抵抗を大きく設計したいときは、次のようにする。
【００６４】
例えば、図８（ｂ）に示す半導体装置１Ｃでは、図１に比べて、第１絶縁膜３０と第１抵抗体層３１との密度が低く、第１絶縁膜３０と第１抵抗体層３１との深さが深い。これにより、半導体装置１Ｃにおいては、半導体装置１Ａよりも、スナバ回路の容量が小さくなり、抵抗が大きくなる。
【００６５】
また、図９は、第１実施形態に係る半導体装置の第２変形例を説明するための斜視模式図である。図９には、ドレイン層１０の表面に対し垂直な方向からみた状態が示されている。
【００６６】
図９（ａ）に示す半導体装置１Ｄでは、第１抵抗体層３１の面積が半導体装置１Ａよりも大きくなっている。これにより、第１抵抗体層３１とドレイン層１０との接触面積が増え、半導体装置１Ａに比べてスナバ回路の容量が大きくなる。
【００６７】
あるいは、半導体装置１Ｄとは逆に第１抵抗体層３１の面積を半導体装置１Ａよりも小さくしてもよい。これにより、第１抵抗体層３１とドレイン層１０との接触面積が減少し、半導体装置１Ａに比べてスナバ回路の容量が小さくなる。
【００６８】
図９（ｂ）に示す半導体装置１Ｅは、ドレイン層１０の裏面１０ｒに対して平行に切断した第１抵抗体層３１の形状を４角形等の多角形にしている。このような形態でも、第１抵抗体層３１とドレイン層１０との接触面積が増し、半導体装置１Ａに比べてスナバ回路の容量が増加する。このように、第２変形例によっても、スナバ回路の容量を容易に変更できる。
【００６９】
また、第１抵抗体層３１の材質がポリシリコンであるとき、ポリシリコンに含有される不純物の濃度を調整することにより、第１抵抗体層３１自体の比抵抗を調整することも可能である。  
また、第１絶縁膜３０と第１抵抗体層３１とは、ドレイン層１０の表面に表出する構造であるため、ゲート電極２１の形成した後において、第１絶縁膜３０と第１抵抗体層３１との設計変更も可能になる。半導体装置５００では、フィールドプレート電極２６０の上にゲート電極２１０が形成されてしまうため、ゲート電極形成後の設計変更ができない。
【００７０】
このように、第１実施形態に係る半導体装置は、オン抵抗が低く、ノイズの発生が抑制されるとともに、スナバ回路の容量と抵抗の設計自由度が増加する。
【００７１】
（第２実施形態）  
図１０は、第２実施形態に係る半導体装置の斜視模式図である。  
第２実施形態に係る半導体装置２においては、ドリフト領域１１の表面から内部にかけて、少なくとも１つの第３トレンチ５０ｔが設けられている。第３トレンチ５０ｔ内には、第２絶縁膜５０を介して第２抵抗体層５１が設けられている。そして、第２抵抗体層５１は、ソース電極４１に電気的に接続されている。
【００７２】
第２抵抗体層５１の材質は、第１抵抗体層３１の材質と同じである。第２抵抗体層５１の材質がポリシリコンのとき、第２抵抗体層５１内のｎ形不純物のドープ量が適宜調整されて、第２抵抗体層５１の比抵抗が所定の値に設定される。第２絶縁膜５０の材質は、第１絶縁膜３０の材質と同じである。
【００７３】
半導体装置２においても、ソース電極４１と、ドレイン電極４０と、の間に、抵抗（Ｒ）と、この抵抗（Ｒ）に直列に接続された容量（Ｃ）と、が付加されている。抵抗（Ｒ）は、第２抵抗体層５１の抵抗であり、容量（Ｃ）は、コンデンサ（第２抵抗体層５１／第２絶縁膜５０／ドレイン層１０）によって発生した容量である。
【００７４】
すなわち、半導体装置２には、ソース電極４１とドレイン電極４０との間に、スナバ回路が付加されている。これにより、半導体装置２を高速スイッチングさせる際には、ソース電極４１とドレイン電極４０との間の電圧（Ｖｄｓ）のリンギングが抑制される。これにより、半導体装置２においては、ノイズ発生が抑制される。また、第２絶縁膜５０および第２抵抗体層５１の設計自由度も、第１絶縁膜３０および第１抵抗体層３１のように高い。
【００７５】
このように、第２実施形態に係る半導体装置は、オン抵抗が低く、ノイズの発生が抑制されるとともに、スナバ回路の容量と抵抗の設計自由度が増加する。
【００７６】
（第３実施形態）  
図１１は、第３実施形態に係る半導体装置の斜視模式図である。  
第３実施形態に係る半導体装置３は、第１実施形態に係る半導体装置と、第２実施形態に係る半導体装置と、を複合させた形態である。
【００７７】
第３実施形態に係る半導体装置３においては、ドレイン層１０の表面から内部にかけて、少なくとも１つの第２トレンチ３０ｔが設けられている。第２トレンチ３０ｔ内には、第１絶縁膜３０を介して設けられた第１抵抗体層３１が設けられている。さらに、ドリフト領域１１の表面から内部にかけて、少なくとも１つの第３トレンチ５０ｔが設けられている。第３トレンチ５０ｔ内には、第２絶縁膜５０を介して第２抵抗体層５１が設けられている。そして、第１抵抗体層３１および第２抵抗体層５１は、ソース電極４１に電気的に接続されている。このような形態も実施形態に含まれる。
【００７８】
以上、具体例を参照しつつ実施形態について説明した。しかし、実施形態はこれらの具体例に限定されるものではない。すなわち、これら具体例に、当業者が適宜設計変更を加えたものも、実施形態の特徴を備えている限り、実施形態の範囲に包含される。前述した各具体例が備える各要素およびその配置、材料、条件、形状、サイズなどは、例示したものに限定されるわけではなく適宜変更することができる。実施形態では、ｎチャネル型のＭＯＳＦＥＴを例に説明したが、ｐチャネル型のＭＯＳＦＥＴでもよい。
【００７９】
また、前述した各実施形態が備える各要素は、技術的に可能な限りにおいて複合させることができ、これらを組み合わせたものも実施形態の特徴を含む限り実施形態の範囲に包含される。その他、実施形態の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても実施形態の範囲に属するものと了解される。
【００８０】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００８１】
１Ａ、１Ｂ、１Ｃ、１Ｄ、１Ｅ、２、３、５００  半導体装置
１０、１００  ドレイン層
１０ｔ  トレンチ
１１、１１０  ドリフト領域
１２、１２０  ベース領域
１３、１３０  ソース領域
２０、２００  ゲート絶縁膜
２０ｔ  第１トレンチ
３０ｔ  第２トレンチ
５０ｔ  第３トレンチ
２１、２１０  ゲート電極
３０  第１絶縁膜
３１  第１抵抗体層
４０、４００  ドレイン電極
４１、４１０  ソース電極
４６  層間絶縁膜
５０  第２絶縁膜
５１  第２抵抗体層
９０  領域
９１、９２  マスク
９２ｇ、９２ｒ  開口部
１５０  キャリア抜き領域
２００ｔ  トレンチ
２５０  フィールドプレート絶縁膜
２６０  フィールドプレート電極
【図１】
2012204615.tif 000003
【図２】
2012204615.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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