(57)【要約】【課題】消費電力が小さいＦＦＴ装置を提供する。【解決手段】時系列のシンボル信号列に対してＦＦＴ処理を施すＦＦＴ装置であって、第１シンボルを記憶し、その後、前記第１シンボルに対するＦＦＴ処理の中間データを記憶し、さらにその後、前記第１シンボルに対するＦＦＴ処理の処理結果データを記憶する第１メモリ５と、前記第１シンボルの後に前記ＦＦＴ装置に入力される第２シンボルを記憶し、その後、前記第２シンボルに対するＦＦＴ処理の中間データを記憶し、さらにその後、前記第２シンボルに対するＦＦＴ処理の処理結果データを記憶する第２メモリ６とを備えるＦＦＴ装置。【選択図】図１
2012090069.tif 000002
【特許請求の範囲】
【請求項１】
時系列のシンボル信号列に対してＦＦＴ処理を施すＦＦＴ装置であって、
第１シンボルを記憶し、その後、前記第１シンボルに対するＦＦＴ処理の中間データを記憶し、さらにその後、前記第１シンボルに対するＦＦＴ処理の処理結果データを記憶する第１メモリと、
前記第１シンボルの後に前記ＦＦＴ装置に入力される第２シンボルを記憶し、その後、前記第２シンボルに対するＦＦＴ処理の中間データを記憶し、さらにその後、前記第２シンボルに対するＦＦＴ処理の処理結果データを記憶する第２メモリとを備えることを特徴とするＦＦＴ装置。
【請求項２】
前記時系列のシンボル信号列は各シンボルの後にガード期間が挿入されている信号列であり、
前記第１シンボルの前記第１メモリへの入力期間が、前記第１シンボルの直後に挿入されているガード期間内であり、
前記第２シンボルの前記第２メモリへの入力期間が、前記第２シンボルの直後に挿入されているガード期間内であることを特徴とする請求項１に記載のＦＦＴ装置。
【請求項３】
シンボルの先頭に固定パターン信号が設けられている時系列のシンボル信号列に対してＦＦＴ処理を施すＦＦＴ装置であって、
前記固定パターン信号を記憶し、その後、前記固定パターン信号に対するＦＦＴ処理の中間データを記憶し、さらにその後、前記固定パターン信号に対するＦＦＴ処理の処理結果データを記憶する第１メモリと、
前記固定パターン信号に対するＦＦＴ処理の処理結果データに対して所定の演算を行う演算部と、
前記演算部による演算結果を記憶し、その後、前記演算結果に対するＩＦＦＴ処理の中間データを記憶し、さらにその後、前記演算結果に対するＩＦＦＴ処理の処理結果データを記憶する第２メモリとを備え、
前記第２メモリが、前記演算結果に対するＩＦＦＴ処理の処理結果データを記憶した後、第１シンボルを記憶し、その後、前記第１シンボルに対するＦＦＴ処理の中間データを記憶し、さらにその後、前記第１シンボルに対するＦＦＴ処理の処理結果データを記憶し、
前記第１メモリが、前記固定パターン信号に対するＦＦＴ処理の処理結果データを記憶したのち、前記第１シンボルの後に前記ＦＦＴ装置に入力される第２シンボルを記憶し、その後、前記第２シンボルに対するＦＦＴ処理の中間データを記憶し、さらにその後、前記第２シンボルに対するＦＦＴ処理の処理結果データを記憶することを特徴とするＦＦＴ装置。
【請求項４】
前記シンボルの先頭に固定パターン信号が設けられている時系列のシンボル信号列は前記固定パターン信号及び各シンボルの後にガード期間が挿入されている信号列であり、
前記固定パターン信号の前記第１メモリへの入力期間が、前記固定パターン信号の直後に挿入されているガード期間内であり、
前記第１シンボルの前記第２メモリへの入力期間が、前記第１シンボルの直後に挿入されているガード期間内であり、
前記第２シンボルの前記第１メモリへの入力期間が、前記第２シンボルの直後に挿入されているガード期間内であることを特徴とする請求項３に記載のＦＦＴ装置。
【請求項５】
前記ＦＦＴ装置に入力される信号を記憶する入力メモリと、
シンボル単位の処理を実行する処理部とを備え、
前記処理部が前記入力メモリの後段に設けられることを特徴とする請求項１〜４のいずれか１項に記載のＦＦＴ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、時系列のシンボル信号列に対してＦＦＴ（Fast Fourier Transform）処理を施すＦＦＴ装置に関する。
【背景技術】
【０００２】
ＯＦＤＭ（Orthogonal Frequency Division Multiplexing）信号を復調するＯＦＤＭ復調装置などで用いられるＦＦＴ装置は、入力メモリ、作業メモリ、及び出力メモリとして機能する３面のメモリを備える構成であることが多い（例えば、特許文献１参照）。
【０００３】
ここで、ＯＦＤＭ復調装置などで用いられる従来の位相補正装置及びＦＦＴ装置の構成例を図５に示す。従来の位相補正装置１０１は、位相補正用メモリ１１と、位相補正処理部１２とを備える。また、従来のＦＦＴ装置１０２は、入力メモリ１３と、ＦＦＴ演算部１４と、作業メモリ１５と、出力メモリ１６とを備える。
【０００４】
位相補正処理やＦＦＴ処理を施す対象である一群のデータはシンボルと呼ばれている。時系列のシンボル信号列が従来の位相補正装置１０１に順次入力される。また、従来の位相補正装置１０１によってシンボル単位で位相補正された後の時系列のシンボル信号列が従来のＦＦＴ装置１０２に順次入力される。このように、従来の位相補正装置１０１及び従来のＦＦＴ装置１０２ではシンボル単位の処理がなされるので、位相補正用メモリ１１、入力メモリ１３、作業メモリ１５、及び出力メモリ１６はそれぞれシンボル単位のメモリ即ち１つのシンボルを構成する全てのデータを格納することができるメモリである。
【０００５】
以下、従来の位相補正装置１０１及び従来のＦＦＴ装置１０２における第ｋ（ｋは自然数）シンボルを対象とした位相補正処理及びＦＦＴ処理について説明する。
【０００６】
位相補正用メモリ１１が第ｋシンボルを構成するデータを所定量まで記憶すると、位相補正処理部１２は位相補正用メモリ１１に記憶されているデータを用いて第ｋシンボルを構成するデータ全ての位相平均を演算する位相平均処理を開始する。第ｋシンボルに関する位相平均処理は、第ｋシンボルを構成する全てのデータが位相補正用メモリ１１に入力されるまで継続される。
【０００７】
そして、第ｋシンボルに関する位相平均処理が完了すると、位相補正処理部１２は、当該位相平均処理によって得られた位相平均を補正値として、位相補正用メモリ１１に記憶されている第ｋシンボルを構成する各データに対して位相補正を行いながら、当該各データを従来のＦＦＴ装置１０２に出力する。
【０００８】
従来の位相補正装置１０１から出力された位相補正後の第ｋシンボルは、従来のＦＦＴ装置１０２の入力メモリ１３に記憶される。位相補正後の第ｋシンボルを構成する全てのデータが入力メモリ１３に入力されると、ＦＦＴ演算部１４は入力メモリ１３に記憶されているデータを用いて第１段目のバタフライ演算を行う。第１段目のバタフライ演算後のデータは作業メモリ１５に一時的に記憶される。その後、ＦＦＴ演算部１４は作業メモリ１５に記憶されているデータを用いて所定段数のバタフライ演算を行い、各段目のバタフライ演算後のデータは作業メモリ１５に一時的に記憶される。したがって、作業メモリ１５に一時的に記憶されているデータは、各段目のバタフライ演算が終了する度に更新されることになる。最終段目のバタフライ演算が終了することで第ｋシンボルに関するＦＦＴ処理が完了する。そして、最終段目のバタフライ演算後のデータは作業メモリ１５から出力メモリ１６に移動され、出力メモリ１６から順次出力される。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２００２−２６８５９号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
上述した従来のＦＦＴ装置１０２では、最終段目のバタフライ演算後のデータを作業メモリ１５から出力メモリ１６に移動させる必要があり、そのデータ移動に余分な電力が必要となるため、消費電力が大きいという問題を有していた。
【００１１】
本発明は、上記の状況に鑑み、消費電力が小さいＦＦＴ装置を提供することを目的とする。
【課題を解決するための手段】
【００１２】
上記目的を達成するために本発明に係るＦＦＴ装置は、時系列のシンボル信号列に対してＦＦＴ処理を施すＦＦＴ装置であって、第１シンボルを記憶し、その後、前記第１シンボルに対するＦＦＴ処理の中間データを記憶し、さらにその後、前記第１シンボルに対するＦＦＴ処理の処理結果データを記憶する第１メモリと、前記第１シンボルの後に前記ＦＦＴ装置に入力される第２シンボルを記憶し、その後、前記第２シンボルに対するＦＦＴ処理の中間データを記憶し、さらにその後、前記第２シンボルに対するＦＦＴ処理の処理結果データを記憶する第２メモリとを備える構成とする。
【００１３】
このような構成によると、ＦＦＴ処理後のデータのメモリ間移動をなくすことができるので、ＦＦＴ処理後のデータのメモリ間移動を実行するための電力が不要になる。したがって、消費電力を小さくすることができる。
【００１４】
また、前記時系列のシンボル信号列は各シンボルの後にガード期間が挿入されている信号列であり、前記第１シンボルの前記第１メモリへの入力期間が、前記第１シンボルの直後に挿入されているガード期間内であり、前記第２シンボルの前記第２メモリへの入力期間が、前記第２シンボルの直後に挿入されているガード期間内であってもよい。
【００１５】
上記目的を達成するために本発明に係る他のＦＦＴ装置は、シンボルの先頭に固定パターン信号が設けられている時系列のシンボル信号列に対してＦＦＴ処理を施すＦＦＴ装置であって、前記固定パターン信号を記憶し、その後、前記固定パターン信号に対するＦＦＴ処理の中間データを記憶し、さらにその後、前記固定パターン信号に対するＦＦＴ処理の処理結果データを記憶する第１メモリと、前記固定パターン信号に対するＦＦＴ処理の処理結果データに対して所定の演算を行う演算部と、前記演算部による演算結果を記憶し、その後、前記演算結果に対するＩＦＦＴ処理の中間データを記憶し、さらにその後、前記演算結果に対するＩＦＦＴ処理の処理結果データを記憶する第２メモリとを備え、前記第２メモリが、前記演算結果に対するＩＦＦＴ処理の処理結果データを記憶した後、第１シンボルを記憶し、その後、前記第１シンボルに対するＦＦＴ処理の中間データを記憶し、さらにその後、前記第１シンボルに対するＦＦＴ処理の処理結果データを記憶し、前記第１メモリが、前記固定パターン信号に対するＦＦＴ処理の処理結果データを記憶したのち、前記第１シンボルの後に前記ＦＦＴ装置に入力される第２シンボルを記憶し、その後、前記第２シンボルに対するＦＦＴ処理の中間データを記憶し、さらにその後、前記第２シンボルに対するＦＦＴ処理の処理結果データを記憶する構成とする。
【００１６】
このような構成によると、ＦＦＴ処理後のシンボルのメモリ間移動をなくすことができるので、ＦＦＴ処理後のシンボルのメモリ間移動を実行するための電力が不要になる。したがって、消費電力を小さくすることができる。
【００１７】
また、このような構成によると、例えば、デジタルラジオ規格の一つであるＤＡＢ（Digital Audio Broadcast）でのＰＲＳ（Phase Reference Symbol）信号から遅延プロファイルを求めることができる。
【００１８】
また、前記シンボルの先頭に固定パターン信号が設けられている時系列のシンボル信号列は前記固定パターン信号及び各シンボルの後にガード期間が挿入されている信号列であり、前記固定パターン信号の前記第１メモリへの入力期間が、前記固定パターン信号の直後に挿入されているガード期間内であり、前記第１シンボルの前記第２メモリへの入力期間が、前記第１シンボルの直後に挿入されているガード期間内であり、前記第２シンボルの前記第１メモリへの入力期間が、前記第２シンボルの直後に挿入されているガード期間内であってもよい。
【００１９】
また、上記いずれかの構成のＦＦＴ装置において、さらに、前記ＦＦＴ装置に入力される信号を記憶する入力メモリと、シンボル単位の処理を実行する処理部とを備え、前記処理部が前記入力メモリの後段に設けられるようにしてもよい。
【００２０】
このような構成によると、前記入力メモリが処理部用メモリの役割も担うことができるので、前記処理部専用のメモリを削減することができる。
【発明の効果】
【００２１】
本発明に係るＦＦＴ装置によると、ＦＦＴ処理後のシンボルのメモリ間移動をなくすことができるので、ＦＦＴ処理後のシンボルのメモリ間移動を実行するための電力が不要になる。したがって、消費電力を小さくすることができる。
【図面の簡単な説明】
【００２２】
【図１】本発明の第１実施形態に係るＦＦＴ装置の構成を示す図である。
【図２】図１に示す本発明の第１実施形態に係るＦＦＴ装置の動作タイミングを示す図である。
【図３】本発明の第２実施形態に係るＦＦＴ装置の構成を示す図である。
【図４】図３に示す本発明の第２実施形態に係るＦＦＴ装置の動作タイミングを示す図である。
【図５】従来の位相補正装置及びＦＦＴ装置の構成例を示す図である。
【発明を実施するための形態】
【００２３】
本発明の実施形態について図面を参照して以下に説明する。
【００２４】
本発明の第１実施形態について図１及び図２を参照して説明する。図１は本発明の第１実施形態に係るＦＦＴ装置の構成を示す図であり、図２は図１に示す本発明の第１実施形態に係るＦＦＴ装置の動作タイミングを示す図である。
【００２５】
図１に示す本発明の第１実施形態に係るＦＦＴ装置は、入力メモリ１と、位相補正処理部２と、ＦＦＴ演算部３と、第１スイッチ４と、第１メモリ５と、第２メモリ６と、第２スイッチ７とを備える。図１に示す本発明の第１実施形態に係るＦＦＴ装置は、装置全体を制御する制御部（不図示）も備える。
【００２６】
図１に示す本発明の第１実施形態に係るＦＦＴ装置においては、入力メモリ１の後段に位相補正処理部２が設けられ、位相補正処理部２の後段にＦＦＴ演算部３が設けられている。また、図１に示す本発明の第１実施形態に係るＦＦＴ装置においては、第１メモリ５及び第２メモリ６をバンク形式にしている。第１メモリ５及び第２メモリ６のうち第１スイッチ４によって選択された方のメモリがＦＦＴ演算部３とデータをやり取りする。また、第１メモリ５及び第２メモリ６のうち第２スイッチ７によって選択された方のメモリから読み出され、第２スイッチ７を経由して外部に出力されるデータが、図１に示す本発明の第１実施形態に係るＦＦＴ装置の出力になる。
【００２７】
図１に示す本発明の第１実施形態に係るＦＦＴ装置がＯＦＤＭ復調装置で用いられる場合、入力メモリ１に入力される信号は、図２に示すように、各シンボルの後にガード期間が挿入されている時系列のシンボル信号列になる。
【００２８】
入力メモリ１が第１シンボルを構成するデータを所定量まで記憶すると、位相補正処理部２は入力メモリ１に記憶されているデータを用いて第１シンボルを構成するデータ全ての位相平均を演算する位相平均処理を開始する。図２においては、タイミングｔ１が、入力メモリ１が第１シンボルを構成するデータを所定量まで記憶した時点となっている。
【００２９】
第１シンボルに関する位相平均処理は、第１シンボルを構成する全てのデータが入力メモリ１に入力されるまで継続される。図２においては、タイミングｔ２が、第１シンボルを構成する全てのデータが入力メモリ１に入力された時点となっている。
【００３０】
なお、図２においては、第１シンボルに関する位相平均処理を位相平均処理１と表記する。また、他の処理、入力、及び出力についても同様の表記とする。
【００３１】
位相平均処理１が完了すると、処理出力１が実行される。この処理出力１は第１シンボルと第２シンボルの間に挿入されているガード期間において実行される。処理出力１では、位相補正処理部２は、当該位相平均処理によって得られた位相平均を補正値として、入力メモリ１に記憶されている第１シンボルを構成する各データに対して位相補正を行いながら、当該各データを出力する。
【００３２】
一方、第１シンボルと第２シンボルの間に挿入されているガード期間においてＦＦＴ入力１も実行される。ＦＦＴ入力１では、第１スイッチ４は第１メモリ５を選択しており、位相補正処理部２から出力される位相補正された各データがＦＦＴ演算部３及び第１スイッチ４を経由して第１メモリ５に入力され、第１メモリ５に記憶される。
【００３３】
その後、第２シンボルが入力メモリ１に入力されている期間及び第２シンボルと第３シンボルの間に挿入されているガード期間において、ＦＦＴ処理１が実行される。第２シンボルが入力メモリ１に入力されている期間において、ＦＦＴ演算部３は第１メモリ５に記憶されているデータを用いて第１段目のバタフライ演算を行う。第１段目のバタフライ演算後のデータは第１メモリ５に一時的に記憶される。その後、第２シンボルが入力メモリ１に入力されている期間及び第２シンボルと第３シンボルの間に挿入されているガード期間において、ＦＦＴ演算部３は第１メモリ５に記憶されているデータを用いて所定段数のバタフライ演算を行い、各段目のバタフライ演算後のデータは第１メモリ５に一時的に記憶される。したがって、第１メモリ５に一時的に記憶されているデータは、各段目のバタフライ演算が終了する度に更新されることになる。最終段目のバタフライ演算が終了することでＦＦＴ処理１が完了する。
【００３４】
その後、第３シンボルが入力メモリ１に入力されている期間において、ＦＦＴ出力１が実行される。ＦＦＴ出力１では、第２スイッチ７は第１メモリ５を選択しており、第１メモリ５に一時的に記憶されている最終段目のバタフライ演算後のデータ（ＦＦＴ処理後の第１シンボル）が第１メモリ５から第２スイッチ７を経由して順次出力される。
【００３５】
以上が第１シンボルに対する処理である。続いて第２シンボルに対する処理について説明する。
【００３６】
入力メモリ１が第２シンボルを構成するデータを所定量まで記憶すると、位相補正処理部２は入力メモリ１に記憶されているデータを用いて第２シンボルを構成するデータ全ての位相平均を演算する位相平均処理を開始する。図２においては、タイミングｔ３が、入力メモリ１が第２シンボルを構成するデータを所定量まで記憶した時点となっている。
【００３７】
第２シンボルに関する位相平均処理は、第２シンボルを構成する全てのデータが入力メモリ１に入力されるまで継続される。図２においては、タイミングｔ４が、第２シンボルを構成する全てのデータが入力メモリ１に入力された時点となっている。
【００３８】
位相平均処理２が完了すると、処理出力２が実行される。この処理出力２は第２シンボルと第３シンボルの間に挿入されているガード期間において実行される。処理出力２では、位相補正処理部２は、当該位相平均処理によって得られた位相平均を補正値として、入力メモリ１に記憶されている第２シンボルを構成する各データに対して位相補正を行いながら、当該各データを出力する。
【００３９】
一方、第２シンボルと第３シンボルの間に挿入されているガード期間においてＦＦＴ入力２も実行される。ＦＦＴ入力２では、第１スイッチ４は第２メモリ６を選択しており、位相補正処理部２から出力される位相補正された各データがＦＦＴ演算部３及び第１スイッチ４を経由して第２メモリ６に入力され、第２メモリ６に記憶される。
【００４０】
その後、第３シンボルが入力メモリ１に入力されている期間及び第３シンボルと第４シンボルの間に挿入されているガード期間において、ＦＦＴ処理２が実行される。第３シンボルが入力メモリ１に入力されている期間において、ＦＦＴ演算部３は第２メモリ６に記憶されているデータを用いて第１段目のバタフライ演算を行う。第１段目のバタフライ演算後のデータは第２メモリ６に一時的に記憶される。その後、第３シンボルが入力メモリ１に入力されている期間及び第３シンボルと第４シンボルの間に挿入されているガード期間において、ＦＦＴ演算部３は第２メモリ６に記憶されているデータを用いて所定段数のバタフライ演算を行い、各段目のバタフライ演算後のデータは第２メモリ６に一時的に記憶される。したがって、第２メモリ６に一時的に記憶されているデータは、各段目のバタフライ演算が終了する度に更新されることになる。最終段目のバタフライ演算が終了することでＦＦＴ処理２が完了する。
【００４１】
その後、第４シンボルが入力メモリ１に入力されている期間において、ＦＦＴ出力２が実行される。ＦＦＴ出力２では、第２スイッチ７は第２メモリ６を選択しており、第２メモリ６に一時的に記憶されている最終段目のバタフライ演算後のデータ（ＦＦＴ処理後の第２シンボル）が第２メモリ６から第２スイッチ７を経由して順次出力される。
【００４２】
上述した第１シンボルに対する処理及び第２シンボルに対する処理と同様の処理が第３シンボル以降において繰り返される（図２参照）。
【００４３】
図１に示す本発明の第１実施形態に係るＦＦＴ装置は、ＦＦＴ処理後のデータのメモリ間移動がなく、ＦＦＴ処理後のデータのメモリ間移動を実行するための電力が不要になるため、消費電力を小さくすることができる。
【００４４】
また、図１に示す本発明の第１実施形態に係るＦＦＴ装置では、入力メモリ１が従来の位相補正装置１０１に設けられている位相補正用メモリ１１と従来のＦＦＴ装置１０２に設けられている入力メモリ１３の両方の役割を担っているので、位相補正専用のメモリを削減することができる。
【００４５】
次に、本発明の第２実施形態について図３及び図４を参照して説明する。図３は本発明の第２実施形態に係るＦＦＴ装置の構成を示す図であり、図４は図３に示す本発明の第２実施形態に係るＦＦＴ装置の動作タイミングを示す図である。なお、図３において図１と同一の部分には同一の符号を付し詳細な説明を省略する。また、図４において各処理、入力、及び出力の表記を図２と同様にしている。
【００４６】
デジタルラジオ規格の一つであるＤＡＢでは、シンボルの先頭にＰＲＳ信号と呼ばれる固定パターン信号が送信されている。また、ＰＲＳ信号の前にはヌル信号を呼ばれる同期用信号が送信されている。
【００４７】
ＰＲＳ信号は、一般的に遅延プロファイルと呼ばれる信号の遅延パターンを求めるために使用される。この遅延プロファイルは、ＰＲＳ信号をＦＦＴ処理した後、そのＦＦＴ処理後の信号を既知の固定パターンで割り算して位相を揃え、その位相を揃えた信号をＩＦＦＴ（Inverse Fast Fourier Transform）処理することにより求めることができる。
【００４８】
図３に示す本発明の第２実施形態に係るＦＦＴ装置は、上記の遅延プロファイルを求めることができるＦＦＴ装置であって、図１に示す本発明の第１実施形態に係るＦＦＴ装置のＦＦＴ演算部３をＦＦＴ／ＩＦＦＴ演算部３’に置換し、第１メモリ５と第２メモリ６との間に除算部８を新たに設けた構成である。すなわち、図３に示す本発明の第２実施形態に係るＦＦＴ装置は、入力メモリ１と、位相補正処理部２と、ＦＦＴ／ＩＦＦＴ演算部３’と、第１スイッチ４と、第１メモリ５と、第２メモリ６と、第２スイッチ７と、除算部８と、装置全体を制御する制御部（不図示）とを備える。ＦＦＴ処理のための演算を行うＦＦＴ演算部とＩＦＦＴ処理のための演算を行うＩＦＦＴ演算部とはほぼ同じ構成であるため、ＦＦＴ演算部とＩＦＦＴ演算部とで回路を共用し、図３に示す構成のようにＦＦＴ／ＩＦＦＴ演算部とすることができる。
【００４９】
図３に示す本発明の第２実施形態に係るＦＦＴ装置がＤＡＢ規格に準拠したラジオ受信機で用いられる場合、入力メモリ１に入力される信号は、図４に示すように、シンボルの先頭にＰＲＳ信号が送信され、各シンボルの後にガード期間が挿入されている時系列のシンボル信号列になる。
【００５０】
入力メモリ１がＰＲＳ信号を構成するデータを所定量まで記憶すると、位相補正処理部２は入力メモリ１に記憶されているデータを用いてＰＲＳ信号を構成するデータ全ての位相平均を演算する位相平均処理（位相平均処理Ｐ）を開始する。
【００５１】
位相平均処理Ｐは、ＰＲＳ信号を構成する全てのデータが入力メモリ１に入力されるまで継続される。
【００５２】
位相平均処理Ｐが完了すると、処理出力Ｐが実行される。この処理出力ＰはＰＲＳ信号と第１シンボルの間に挿入されているガード期間において実行される。処理出力Ｐでは、位相補正処理部２は、当該位相平均処理によって得られた位相平均を補正値として、入力メモリ１に記憶されているＰＲＳ信号を構成する各データに対して位相補正を行いながら、当該各データを出力する。
【００５３】
一方、ＰＲＳ信号と第１シンボルの間に挿入されているガード期間においてＦＦＴ入力Ｐも実行される。ＦＦＴ入力Ｐでは、第１スイッチ４は第１メモリ５を選択しており、位相補正処理部２から出力される位相補正された各データがＦＦＴ／ＩＦＦＴ演算部３’及び第１スイッチ４を経由して第１メモリ５に入力され、第１メモリ５に記憶される。
【００５４】
その後、第１シンボルが入力メモリ１に入力されている期間において、ＦＦＴ処理Ｐが実行される。ＦＦＴ／ＩＦＦＴ演算部３’は第１メモリ５に記憶されているデータを用いて第１段目のバタフライ演算を行う。第１段目のバタフライ演算後のデータは第１メモリ５に一時的に記憶される。その後、ＦＦＴ／ＩＦＦＴ演算部３’は第１メモリ５に記憶されているデータを用いて所定段数のバタフライ演算を行い、各段目のバタフライ演算後のデータは第１メモリ５に一時的に記憶される。したがって、第１メモリ５に一時的に記憶されているデータは、各段目のバタフライ演算が終了する度に更新されることになる。最終段目のバタフライ演算が終了することでＦＦＴ処理Ｐが完了する。第１メモリ５は、第２シンボルが入力メモリ１に入力されている期間が始まるまで、最終段目のバタフライ演算後のデータ（ＦＦＴ処理後のＰＲＳ信号）を保持する。
【００５５】
上述した通り、ＰＲＳ信号の前にはヌル信号が送信されている。このヌル信号には特に重要な情報は含まれていないため、第１シンボルが入力メモリ１に入力されている期間において、第２メモリ６はヌル信号用メモリとしては使用されていない（図４参照）。この点に着目し、ＦＦＴ処理Ｐが完了すると、第１メモリ５に記憶されているデータが読み出されて除算部８により除算され、除算後のデータが第２メモリ６に記憶される。そして、ＦＦＴ／ＩＦＦＴ演算部３’は第２メモリ６に記憶されているデータに対してＩＦＦＴ処理（ＩＦＦＴ処理Ｐ）を実行する。ＩＦＦＴ処理Ｐの完了時に第２メモリ６に記憶されているデータは遅延プロファイルとなる。この遅延プロファイルは、ＩＦＦＴ処理Ｐが完了すると、第２メモリ６から出力される。
【００５６】
上述したＦＦＴ処理Ｐ及びＩＦＦＴ処理Ｐは、第１シンボルが入力メモリ１に入力されている期間中に完了する。ＦＦＴ処理Ｐ及びＩＦＦＴ処理Ｐはそれぞれ例えばクロック速度を速めることにより処理時間を短縮することができるので、必要に応じてＦＦＴ処理Ｐの処理時間及び／又はＩＦＦＴ処理Ｐの処理時間を短縮すればよい。
【００５７】
第１実施形態では奇数番目のシンボルの処理に第１メモリ５が用いられ偶数番目のシンボルの処理に第２メモリ６が用いられるのに対して、第２実施形態では奇数番目のシンボルの処理に第２メモリ６が用いられ偶数番目のシンボルの処理に第１メモリ５が用いられるという違いはあるものの、第１実施形態での各シンボルの処理と第２実施形態での各シンボルの処理とは基本的に同じ処理である。このため、第２実施形態での各シンボルの処理に関する詳細な説明は省略する。
【００５８】
図３に示す本発明の第２実施形態に係るＦＦＴ装置は、ＦＦＴ処理後のシンボルのメモリ間移動がなく、ＦＦＴ処理後のシンボルのメモリ間移動を実行するための電力が不要になるため、消費電力を小さくすることができる。
【００５９】
また、図３に示す本発明の第２実施形態に係るＦＦＴ装置では、入力メモリ１が従来の位相補正装置１０１に設けられている位相補正用メモリ１１と従来のＦＦＴ装置１０２に設けられている入力メモリ１３の両方の役割を担っているので、位相補正専用のメモリを削減することができる。
【００６０】
以上、本発明に係る実施形態について説明したが、本発明の範囲はこれに限定されるものではなく、発明の主旨を逸脱しない範囲で種々の変更を加えて実行することができる。
【００６１】
例えば、上述した実施形態に係るＦＦＴ装置は、入力メモリ１によって、従来の位相補正装置１０１に設けられている位相補正用メモリ１１と従来のＦＦＴ装置１０２に設けられている入力メモリ１３とを共通化した構成であるが、シンボル単位の他の処理用メモリと従来のＦＦＴ装置１０２に設けられている入力メモリ１３とを共通化した構成であってもよい。入力メモリ１によって、シンボル単位の他の処理用メモリと従来のＦＦＴ装置１０２に設けられている入力メモリ１３とを共通化した構成にする場合、当然の事ながら、位相補正処理部２をシンボル単位の他の処理を行う処理部に置換することになる。シンボル単位の処理はＯＦＤＭでは多くなされるため、ＯＦＤＭ復調装置ではシンボル単位のメモリを多く必要とする。したがって、上記の共通化は有用である。シンボル単位の処理としては、位相補正処理以外に例えばシンボル毎のゲイン調整処理が挙げられる。
【符号の説明】
【００６２】
１、１３  入力メモリ
２、１２  位相補正処理部
３  ＦＦＴ演算部
３’ＦＦＴ／ＩＦＦＴ演算部
４  第１スイッチ
５  第１メモリ
６  第２メモリ
７  第２スイッチ
８  除算部
１１  位相補正用メモリ
１４  ＦＦＴ演算部
１５  作業メモリ
１６  出力メモリ
１０１  従来の位相補正装置
１０２  従来のＦＦＴ装置
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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