(57)【要約】【課題】低いオン抵抗を維持したまま、耐圧の向上を図ることができる半導体装置及びその製造方法を提供する。【解決手段】実施形態に係る半導体装置は、第１半導体領域、第２半導体領域、第３半導体領域、制御電極、第１主電極、内部電極、絶縁領域、を備える。制御電極は、トレンチの内側に設けられる。第１主電極は、第３半導体領域と導通し、トレンチの外側に設けられる。内部電極は、トレンチ内に設けられ、第１主電極と導通する。絶縁領域は、トレンチの内壁と第１主電極とのあいだ、及びトレンチの内壁と内部電極とのあいだ、に設けられる。内部電極は、制御電極よりもトレンチの底面側の第１領域に含まれる第１内部電極部と、第１領域と、第１主電極と、のあいだの第２領域に含まれる第２内部電極部と、を有する。第１内部電極部とトレンチの内壁との間隔は、第２内部電極部とトレンチの内壁との間隔よりも広い。【選択図】図１
2012204529.tif 000002
【特許請求の範囲】
【請求項１】
第１導電形の第１半導体領域と、
前記第１半導体領域の主面上に設けられた第２導電形の第２半導体領域と、
前記第２半導体領域の上に設けられた第１導電形の第３半導体領域と、
前記第３半導体領域及び前記第２半導体領域を貫通し前記第１半導体領域に至るトレンチの内側に設けられ、前記主面に沿った第１方向に延在する制御電極と、
前記第３半導体領域と導通し、前記トレンチの外側に設けられた第１主電極と、
前記第１主電極と導通し、前記トレンチの内側で前記制御電極と離間して設けられた内部電極と、
前記トレンチの内壁と前記第１主電極とのあいだ、及び前記トレンチの内壁と前記内部電極とのあいだ、に設けられた絶縁領域と、
を備え、
前記主面に沿った方向で前記第１方向と直交する方向を第２方向、前記主面と直交する方向を第３方向として、
前記内部電極は、
第１内部電極部と、前記第１内部電極部よりも前記第３の方向に沿った長さが短い第２内部電極部と、を有し、
前記第１内部電極部は、
前記トレンチの内側の中央部分において、前記制御電極よりも前記トレンチの底面側の第１領域に設けられた部分を有し、
前記第２内部電極部は、
前記トレンチの内側で、前記第１領域と、前記第１主電極と、のあいだの第２領域に設けられ、前記第２方向に対向する前記トレンチの各内壁と、前記第１内部電極部と、のあいだで、前記第１内部電極部と離間してそれぞれ設けられ、
前記第２方向において、前記第１内部電極部と前記トレンチの内壁との間隔が、前記第２内部電極部と前記トレンチの内壁との間隔よりも広いことを特徴とする半導体装置。
【請求項２】
第１導電形の第１半導体領域と、
前記第１半導体領域の主面上に設けられた第２導電形の第２半導体領域と、
前記第２半導体領域の上に設けられた第１導電形の第３半導体領域と、
前記第３半導体領域及び前記第２半導体領域を貫通し前記第１半導体領域に至るトレンチの内側に設けられ、前記主面に沿った第１方向に延在する制御電極と、
前記第３半導体領域と導通し、前記トレンチの外側に設けられた第１主電極と、
前記第１主電極と導通し、前記トレンチの内側で前記制御電極と離間して設けられた内部電極と、
前記トレンチの内壁と前記第１主電極とのあいだ、及び前記トレンチの内壁と前記内部電極とのあいだ、に設けられた絶縁領域と、
を備え、
前記内部電極は、
前記トレンチの内側で、前記制御電極よりも前記トレンチの底面側の第１領域に設けられる第１内部電極部と、
前記トレンチの内側で、前記第１領域と、前記第１主電極と、のあいだの第２領域に設けられる第２内部電極部と、
を有し、
前記主面に沿った方向で、前記第１方向と直交する第２方向において、前記第１内部電極部と前記トレンチの内壁との間隔が、前記第２内部電極部と前記トレンチの内壁との間隔よりも広いことを特徴とする半導体装置。
【請求項３】
前記第２内部電極部は、前記第１内部電極部と、前記トレンチの内壁と、のあいだで、前記第１内部電極部と離間して設けられたことを特徴とする請求項２記載の半導体装置。
【請求項４】
前記第１内部電極部は、前記トレンチの中央部分に配置され、
前記第２内部電極部は、前記第２方向に対向する前記トレンチの各内壁と、前記第１内部電極部と、のあいだにそれぞれ設けられたことを特徴とする請求項２または３に記載の半導体装置。
【請求項５】
前記第１内部電極部は、前記主面と直交する第３方向に沿って第１の長さで設けられ、
前記第２内部電極部は、前記第３方向に沿って前記第１の長さよりも短い第２の長さで設けらたことを特徴とする請求項２〜４のいずれか１つに記載の半導体装置。
【請求項６】
第１導電形の第１半導体領域と、
前記第１半導体領域の主面上に設けられた第２導電形の第２半導体領域と、
前記第２半導体領域の上に設けられた第１導電形の第３半導体領域と、
前記第３半導体領域、前記第２半導体領域及び前記第１半導体領域に形成されたトレンチの内側に設けられ、前記主面に沿った第１方向に延在する制御電極と、
前記第２半導体領域と導通し、前記トレンチの外側に設けられた第１主電極と、
前記トレンチの内側で前記第１主電極と離間して前記第１主電極よりも前記トレンチの底面側に設けられた内部電極と、
前記トレンチの内壁と前記制御電極とのあいだ、及び前記トレンチの内壁と前記内部電極とのあいだ、に設けられた絶縁領域と、
を備え、
前記絶縁領域は、
前記トレンチの内側で前記制御電極よりも前記トレンチの底面側の第１領域に含まれる第１絶縁領域と、
前記トレンチの内側で、前記第１領域と、前記第１主電極と、のあいだの第２領域に含まれる第２絶縁領域と、を有し、
前記第２絶縁領域の誘電率は、前記第１絶縁領域の誘電率よりも高いことを特徴とする半導体装置。
【請求項７】
第１導電形の第１半導体領域にトレンチを形成する工程と、
前記トレンチの内側に絶縁領域を介して第１内部電極部を形成する工程と、
前記トレンチの内壁と、前記第１内部電極部と、のあいだの前記絶縁領域内であって、前記第１内部電極部よりも前記トレンチ内の浅い位置に第２内部電極部を形成する工程と、
前記トレンチ内の前記第２内部電極部よりも前記トレンチの開口側に、前記第２内部電極部及び前記第１内部電極部と離間して制御電極を形成する工程と、
前記トレンチに隣接した前記第１半導体領域の主面側であって、前記制御電極と対向する位置に第２導電形の第２半導体領域を形成し、前記第２半導体領域の一部に、第１導電形の第３半導体領域を形成する工程と、
前記トレンチの外側に設けられ、前記第３半導体領域、前記第１内部電極部及び前記第２内部電極部と導通する第１主電極を形成する工程と、
を備えたことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
半導体装置は、高効率化、省エネルギー化の要求により、小型化、高耐圧化、低オン抵抗化が求められている。例えば、トレンチゲート型のＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）においては、ソース−ドレイン間に電圧が印加された際、ドリフト層を空乏化させて耐圧を確保している。半導体装置においては、低いオン抵抗を維持したまま、さらなる耐圧の向上が望まれる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００９−９９８７２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の実施形態は、低いオン抵抗を維持したまま、耐圧の向上を図ることができる半導体装置及びその製造方法を提供する。
【課題を解決するための手段】
【０００５】
実施形態に係る半導体装置は、第１導電形の第１半導体領域と、第１半導体領域の主面上に設けられた第２導電形の第２半導体領域と、第２半導体領域の上に設けられた第１導電形の第３半導体領域と、制御電極と、第１主電極と、内部電極と、絶縁領域と、を備える。
制御電極は、第３半導体領域及び第２半導体領域を貫通し第１半導体領域に至るトレンチの内側に設けられる。制御電極は、主面に沿った第１方向に延在する。
第１主電極は、第３半導体領域と導通し、トレンチの外側に設けられる。
内部電極は、第１主電極と導通し、トレンチの内側で制御電極と離間し設けられ、制御電極よりもトレンチの底面側に設けられた部分を含む。
絶縁領域は、トレンチの内壁と第１主電極とのあいだ、及びトレンチの内壁と内部電極とのあいだ、に設けられる。
主面に沿った方向で第１方向と直交する方向を第２方向、主面と直交する方向を第３方向として、内部電極は、第１内部電極部と、第１内部電極部よりも第３の方向に沿った長さが短い第２内部電極部と、を有する。
第１内部電極部は、トレンチの内側の中央部分において、制御電極よりもトレンチの底面側の第１領域に設けられた部分を有する。
第２内部電極部は、トレンチの内側で、第１領域と、第１主電極と、のあいだの第２領域に設けられ、第２方向に対向するトレンチの各内壁と、第１内部電極部と、のあいだで、第１内部電極部と離間してそれぞれ設けられる。
第２方向において、第１内部電極部とトレンチの内壁との間隔は、第２内部電極部とトレンチの内壁との間隔よりも広い。
【０００６】
また、他の実施形態に係る半導体装置の製造方法は、第１導電形の第１半導体領域にトレンチを形成する工程と、トレンチの内側に絶縁領域を介して第１内部電極部を形成する工程と、トレンチの内壁と、第１内部電極部と、のあいだの絶縁領域内であって、第１内部電極部よりもトレンチ内の浅い位置に第２内部電極部を形成する工程と、トレンチ内の第２内部電極部よりもトレンチの開口側に、第２内部電極部及び第１内部電極部と離間して制御電極を形成する工程と、トレンチに隣接した第１半導体領域の主面側であって、制御電極と対向する位置に第２導電形の第２半導体領域を形成し、第２半導体領域の一部に、第１導電形の第３半導体領域を形成する工程と、トレンチの外側に設けられ、第３半導体領域、第１内部電極部及び第２内部電極部と導通する第１主電極を形成する工程と、を備えている。
【図面の簡単な説明】
【０００７】
【図１】第１の実施形態に係る半導体装置の構成を例示する模式図である。
【図２】第１の実施形態に係る半導体装置の模式的平面図である。
【図３】内部電極とトレンチとの間隔を説明する模式図である。
【図４】電界分布を例示する模式図である。
【図５】電界分布を例示する模式図である。
【図６】半導体装置の製造方法を例示する模式的断面図である。
【図７】半導体装置の製造方法を例示する模式的断面図である。
【図８】半導体装置の製造方法を例示する模式的断面図である。
【図９】第３の実施形態に係る半導体装置を説明する模式的断面図である。
【図１０】第４の実施形態に係る半導体装置を説明する模式的断面図である。
【発明を実施するための形態】
【０００８】
以下、本発明の実施形態を図に基づき説明する。
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比係数などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比係数が異なって表される場合もある。
また、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
また、以下の説明では、一例として、第１導電形をｎ形、第２導電形をｐ形とした具体例を挙げる。
【０００９】
（第１の実施形態）
図１は、第１の実施形態に係る半導体装置の構成を例示する模式図である。
図２は、第１の実施形態に係る半導体装置の模式的平面図である。
【００１０】
先ず、図２に基づき、本実施形態に係る半導体装置１１０の平面構成を説明する。
図２に表したように、半導体装置１１０は、セル領域Ａ及びセル領域Ａを囲む終端領域Ｂを備える。セル領域Ａは、半導体素子として機能する素子部１００を含む。素子部１００の制御電極５０は、セル領域Ａ内で主面に沿って延在している。
【００１１】
ここで、制御電極５０が延在する方向をＹ軸方向（第１方向）とする。また、主面に沿った方向でＹ方向と直交する方向をＸ軸方向（第２方向）とする。また、Ｘ軸及びＹ軸と直交する方向をＺ軸方向（第３方向）ということにする。また、Ｚ軸方向のうち、第１半導体領域１０から第２半導体領域２０に向かう方向を上（上側）、その反対方向を下（下側）ということにする。
【００１２】
セル領域Ａ内には、複数本の制御電極５０がＸ軸方向に所定の間隔で形成される。制御電極５０は、Ｙ軸方向に延在するトレンチ１５内に設けられる。図２に表した例では、１つのトレンチ１５内に１つの制御電極５０が示されているが、１つのトレンチ１５内に複数（例えば、２つ）の制御電極５０が設けられていてもよい。
【００１３】
終端領域Ｂには、ガードリング電極２０１が設けられる。ガードリング電極２０１は、セル領域Ａの周辺を囲むように設けられている。ガードリング電極２０１は、必要に応じて複数本設けられている。最外周のガードリング電極２０１の外側には、ＥＱＰＲ（Equivalent Potential Ring：等価電位リング）電極２０２が設けられている。
【００１４】
次に、図１に基づき、実施形態に係る半導体装置１１０の断面構造を説明する。
図１では、図２に例示する制御電極５０の部分をＸ軸方向に切断し、Ｙ軸方向にみた断面を示している。
半導体装置１１０は、第１導電形の第１半導体領域１０と、第２導電形の第２半導体領域２０と、第１導電形の第３半導体領域３０と、制御電極５０と、第１主電極６０と、内部電極６２と、絶縁領域４０と、を備える。
実施形態に係る半導体装置１１０は、トレンチゲート型のＭＯＳＦＥＴである。
【００１５】
第１半導体領域１０は、例えばｎ形ドリフト層である。第１半導体領域１０は、例えばｎ＋形（ｎ形よりも不純物濃度が高い）シリコンによる基板１１の上に形成される。
第２半導体領域２０は、第１半導体領域１０の主面１０ａ上に設けられる。第２半導体領域２０は、例えばｐ形ベース層である。
第３半導体領域３０は、第２半導体領域２０の上に設けられる。第３半導体領域３０は、例えばｎ＋形ソース層である。
【００１６】
この第１半導体領域１０、第２半導体領域２０及び第３半導体領域３０には、トレンチ１５が形成されている。トレンチ１５は、Ｚ軸方向に沿って、第３半導体領域３０から第１半導体領域１０の途中まで設けられる。
【００１７】
制御電極５０は、例えばゲート電極である。制御電極５０は、トレンチ１５の内側に設けられ、Ｙ軸方向に沿って延在している。図１に例示した半導体装置１１０では、１つのトレンチ１５の内側に、２本の制御電極５０が設けられている。制御電極５０は、第２半導体領域２０におけるトレンチ１５の内壁１５ａから露出する部分と対向して配置される。制御電極５０とトレンチ１５の内壁１５ａとのあいだには絶縁領域４０が設けられる。この絶縁領域４０がゲート絶縁膜として機能する。
【００１８】
第１主電極６０は、例えばソース電極である。第１主電極６０は、第３半導体領域３０と導通し、トレンチ１５の外側に設けられる。すなわち、第１主電極６０は、トレンチ１５の上に設けられ、制御電極５０とは絶縁領域４０を介して分離されている。
【００１９】
内部電極６２は、第１主電極６０と導通する。すなわち、内部電極６２は、第１主電極６０と同電位になる。内部電極６２は、トレンチ１５の内側で制御電極５０と離間して設けられる。内部電極６２は、トレンチ１５内において制御電極５０よりもトレンチ１５の底面１５ｂ側に設けられる部分を有する。内部電極６２は、トレンチ１５内において、制御電極５０との間隔を保った状態で、Ｙ軸方向に延在している。
【００２０】
半導体装置１１０においては、内部電極６２は、第１内部電極部６２１と、第２内部電極部６２２と、を有する。
第１内部電極部６２１は、トレンチ１５の内側で制御電極５０よりもトレンチ１５の底面１５ｂの側の第１領域Ａ１に設けられる。
第２内部電極部６２２は、トレンチ１５の内側で、第１領域Ａ１と、制御電極５０と、のあいだの第２領域Ａ２に設けられる。
【００２１】
図１に例示した内部電極６２では、第１内部電極部６２１は、Ｚ軸方向において制御電極５０の位置から第２内部電極部６２２の位置よりもトレンチ１５の底面１５ｂ側まで、第１の長さで形成される。第１内部電極部６２１は、例えば、トレンチ１５内の中央部に配置されている。したがって、第１内部電極部６２１の底面１５ｂ側の一部が第１領域Ａ１に含まれる。
【００２２】
第２内部電極部６２２は、Ｚ軸方向に第１の長さよりも短い第２の長さで形成される。第２内部電極部６２２は、第２領域Ａ２内において、第１内部電極部６２１と、トレンチ１５の内壁１５ａと、のあいだに配置されている。
トレンチ１５内において、第２内部電極部６２２は、第１内部電極部６２１と、離間して設けられている。
【００２３】
また、図１に例示した半導体装置１１０では、Ｘ軸方向に対向するトレンチ１５の各内壁１５ａと、第１内部電極部６２１と、のあいだに、それぞれ第２内部電極部６２２が設けられている。
【００２４】
また、半導体装置１１０では、例えば基板１１の下側に、第２主電極７０が設けられている。第２主電極７０は、例えばドレイン電極である。
【００２５】
本実施形態に係る半導体装置１１０では、Ｙ軸方向において、第１内部電極部６２１とトレンチ１５の内壁１５ａとの間隔が、第２領域Ａ２とトレンチ１５の内壁１５ａとの間隔よりも広い。これにより、トレンチ１５に接する第１半導体領域１０（ｎ形ドリフト層）内の電界のうち、トレンチ１５と平行な成分（Ｚ軸方向の成分）の極大値の数が、３つ以上発生することになる。耐圧は、電界強度のＺ軸方向に沿った積分値によって決まる。したがって、このように、上記極大値の数が３つ以上発生すると、上記極大値の数が２つの場合に比べて電界強度の積分値が大きくなり、耐圧を高めることができる。
【００２６】
図３は、内部電極とトレンチとの間隔を説明する模式図である。
図３では、Ｙ軸方向にみたトレンチの断面を模式的に表している。
なお、以下の図３を用いた説明では、第１内部電極部６２１に対して一方側の第２内部電極部６２２を例として説明するが、他方側の第２内部電極部６２２も同様である。
【００２７】
図３において、第１領域Ａ１における第１内部電極部６２１と、トレンチ１５の内壁１５ａと、のＸ軸方向に沿った間隔を、間隔ｄ１とする。
また、第２領域Ａ２における第２内部電極部６２２と、トレンチ１５の内壁１５ａと、のＸ軸方向に沿った間隔を、間隔ｄ２とする。
また、制御電極５０と、トレンチ１５の内壁１５ａと、のＸ軸方向に沿った間隔を、間隔ｄ３とする。ここで、間隔ｄ３は、ゲート絶縁膜の厚さに相当する。
【００２８】
半導体装置１１０では、間隔ｄ１が、間隔ｄ２よりも広くなっている。また、間隔ｄ２は、間隔ｄ３以上になっている。
ここで、隙間ｄ１及びｄ２は、Ｚ軸方向の位置によって段階的または連続的に変化していてもよい。
間隔ｄ１及びｄ２がＺ軸方向の位置によって変化する場合には、それぞれ平均の値を間隔ｄ１及びｄ２というものとする。
半導体装置１１０では、間隔ｄ１及びｄ２がＺ軸方向の位置によって変化する場合でも、一定となる場合でも、間隔ｄ１は、間隔ｄ２よりも広くなっている。
【００２９】
このような内部電極６２を設けた半導体装置１１０において、ソース電極である第１主電極６０と、ドレイン電極である第２主電極７０と、の間に電圧Ｖｄｓ（Ｖｄｓ＞０ボルト（Ｖ））を印加すると、内部電極６２と対向する第１半導体領域１０（ｎ形ドリフト層）内に空乏層が拡がる。空乏層は、第２半導体領域２０（ｐ形ベース層）から、第１半導体領域１０の内部電極６２と対向する領域までつながる。この結果、トレンチ１５に沿った方向（Ｚ軸方向）に十分長い距離で有限な電界分布が発生する。この電界強度の積分値である電圧が耐圧となる。
【００３０】
本実施形態では、内部電極６２の間隔ｄ１が間隔ｄ２よりも広くなっていることで、この電界分布のＺ軸方向の成分の極大値の数が、３つ以上発生することになる。このように、上記極大値の数が増加することで、電界強度の積分値で決まる耐圧が向上することになる。
【００３１】
図４及び図５は、電界分布を例示する模式図である。
図４は、本実施形態に係る半導体装置１１０での電界分布を例示している。
図５は、参考例に係る半導体装置１９０での電界分布を例示している。
各図において、（ａ）は半導体装置の模式的断面図、（ｂ）は電圧Ｖｄｓ（Ｖｄｓ＞０Ｖ）を印加した際の半導体装置の位置ｘ１における深さ方向（Ｚ軸方向）に対する電界強度Ｅｃｒを示している。
ここで、図５に表した参考例に係る半導体装置１９０では、図４に表した本実施形態の半導体装置１１０の第２内部電極部６２２が設けられていない。その他の構成は半導体装置１１０と同様である。
【００３２】
図５に表したように、参考例に係る半導体装置１９０では、ゲート電極である制御電極５０の下側の端部に対応した位置ｚ１と、内部電極６２の下側の端部に対応した位置ｚ２とにおいて電界が集中する。したがって、位置ｚ１で電界分布のピークｐｋ１が発生し、位置ｚ２で電界強度のピークｐｋ２が発生する。このように２つのピークｐｋ１及びｐｋ２が発生すると、２つのピークｐｋ１及びｐｋ２のあいだに電界強度の谷間が発生する。半導体装置１９０における電界強度の積分値をＳ２とする。
【００３３】
一方、図４に表したように、本実施形態に係る半導体装置１１０では、半導体装置１９０と同様に、ゲート電極である制御電極５０の下側の端部に対応した位置ｚ１と、内部電極６２の下側の端部に対応した位置ｚ２とにおいて電界が集中するものの、第２内部電極部６２２の下側の端部に対応した位置ｚ３でも電界が集中する。
【００３４】
半導体装置１１０では、電界の谷間が発生する位置に第２内部電極部６２２が設けられているため、この位置ｚ３でも電界強度を高めることができる。したがって、半導体装置１１０では、位置ｚ１及びｚ２で２つのピークｐｋ１及びｐｋ２が発生するとともに、これらの間である位置ｚ３でもピークｐｋ３が発生する。この３箇所のピークｐｋ１、ｐｋ２及びｐｋ３によって、電界強度の谷間が抑制される。半導体装置１１０における電界強度の積分値をＳ１とすると、積分値Ｓ１は、半導体装置１９０における電界強度の積分値Ｓ２よりも大きくなる。したがって、半導体装置１１０では、半導体装置１９０に比べて耐圧を向上できることになる。
【００３５】
発明者の解析によると、半導体装置１１０では、特に１００Ｖ以上の耐圧仕様において顕著な効果を得られることが分かった。
【００３６】
すなわち、半導体装置１９０のように、電界分布に２つのピークｐｋ１及びｐｋ２が発生し、ピークｐｋ１及びｐｋ２間に谷間が発生する構造では、第１半導体領域１０（ｎ形ドリフト層）の不純物濃度を最適化するとともに、第１半導体領域１０の膜厚を厚くすることによって高耐圧化を図っている。ここで、高耐圧化を図るために第１半導体領域１０の膜厚を厚くすると、電界分布での両ピークｐｋ１及びｐｋ２間が離れるとともに、谷間の電界強度が低下し、その積分値Ｓ２である耐圧を十分に向上できない。
【００３７】
一方、本実施形態の半導体装置１１０のように、電界分布に３つのピークｐｋ１、ｐｋ２及びｐｋ３が発生することで谷間が抑制され、積分値Ｓ１を大きくすることができる。これにより、十分な耐圧を得ることが可能になる。
【００３８】
本実施形態に係る半導体装置１１０において、ｎ形ドリフト層である第１半導体領域１０の不純物濃度を２．５×１０１６ｃｍ−３にした場合、単位面積当たりのオン抵抗３０ミリオーム（ｍΩ）ｍｍ２、耐圧１１５Ｖを得ることができる。
ここで、半導体装置１９０において、半導体装置１１０と同じ耐圧１１５Ｖを得るため、第１半導体領域１０の不純物濃度及び膜厚を最適化した場合、単位面積当たりのオン抵抗は４０ｍΩｍｍ２となる。
本実施形態に係る半導体装置１１０では、ｎ形ドリフト層である第１半導体領域１０の不純物濃度を高く設定しても、第１半導体領域１０に有効な空乏層を形成することができ、高耐圧かつ低オン抵抗のＭＯＳＦＥＴを提供できるようになる。
【００３９】
（第２の実施形態）
次に、第２の実施形態の説明を行う。第２の実施形態は、半導体装置１１０の製造方法である。
図６〜図８は、半導体装置の製造方法を例示する模式的断面図である。
【００４０】
先ず、図６（ａ）に表したように、基板１１の上に第１半導体領域１０を形成する。基板１１は、例えばｎ＋形シリコン（Ａｓ濃度：２×１０１９ｃｍ−３）である。その後、第１半導体領域１０の主面１０ａに熱酸化膜４０ａを例えば５００ナノメートル（ｎｍ）の厚さで形成する。
【００４１】
次に、図６（ｂ）に表したように、第１半導体領域１０の主面１０ａ側にトレンチ１５を形成する。すなわち、第１半導体領域１０の主面１０ａ側に、レジスト（図示せず）を形成し、トレンチ１５を形成する位置に開口を設ける。そして、レジストをマスクとして、例えばＲＩＥ（Reactive Ion Etching）で第１半導体領域１０をエッチングし、トレンチ１５を形成する。その後、レジストを剥離する。トレンチ１５のＸ軸方向に沿った幅は、約１マイクロメートル（μｍ）である。また、複数のトレンチ１５を形成する場合のＸ軸方向に沿ったピッチは、約２．８μｍである。
【００４２】
次に、図６（ｃ）に表したように、第１半導体領域１０の主面１０ａ、トレンチ１５の内壁１５ａ及び底面１５ｂに熱酸化膜４０ｂによる絶縁領域４０を形成する。トレンチ１５内の熱酸化膜４０ｂの厚さは、間隔ｄ１になる。次いで、図６（ｄ）に表したように、熱酸化膜４０ｂによる絶縁領域４０を介してトレンチ１５内に第１内部電極部６２１を形成する。第１内部電極部６２１には、例えばポリシリコンが用いられる。
【００４３】
次に、図６（ｅ）に表したように、熱酸化膜４０ｂの一部をエッチングする。このエッチングによって、第１半導体領域１０の主面１０ａからトレンチ１５の内壁１５ａの途中まで熱酸化膜４０ｂが除去される。第１内部電極部６２１はエッチングされないため、上側の一部が露出する状態になる。
【００４４】
次に、図６（ｆ）に表したように、第１半導体領域１０の主面１０ａ、トレンチ１５の内壁１５ａの露出部分及び第１内部電極部６２１の露出部分に熱酸化膜４０ｃを形成する。第１内部電極部６２１の両側には、熱酸化膜４０ｃが形成されなかった凹部１７が残される。凹部１７内の熱酸化膜４０ｃの厚さは、間隔ｄ２になる。
【００４５】
次に、図７（ａ）に表したように、凹部１７内に導電膜６２２Ａを形成する。導電膜６２２Ａは、後に第２内部電極部６２２になる材料である。導電膜６２２Ａには、例えばポリシリコンが用いられる。
【００４６】
次に、図７（ｂ）に表したように、導電膜６２２Ａをエッチングして、第２内部電極部６２２を形成する。第２内部電極部６２２と、トレンチ１５の内壁１５ａと、のあいだには、先の工程で形成した熱酸化膜４０ｃが介在する。したがって、この熱酸化膜４０ｃの厚さが、間隔ｄ２になる。
【００４７】
次に、図７（ｃ）に表したように、第２内部電極部６２２の上に酸化膜４０ｄを形成する。この酸化膜４０ｄには、例えばＣＶＤ（Chemical Vapor Deposition）によるシリコン酸化膜が用いられる。
【００４８】
次に、図７（ｄ）に表したように、第２内部電極部６２２の上の酸化膜４０ｄをエッチングする。このエッチングによって、第２内部電極部６２２上に酸化膜４０ｄの一部が残される。この残った酸化膜４０ｄの膜厚が、第２内部電極部６２２と、その後に形成する制御電極５０と、の間隔になる。この間隔は、約０．２μｍ以上である。
第２内部電極部６２２と制御電極５０との間隔を約０．２μｍ以上設けることで、第２内部電極部６２２と制御電極５０とのあいだの容量が低減される。
【００４９】
次に、図７（ｅ）に表したように、露出していたトレンチ１５の内壁１５ａ及び第１内部電極部６２１の表面に熱酸化膜４０ｅを形成する。トレンチ１５の内壁１５ａに形成される熱酸化膜４０ｅは、ゲート酸化膜になる。第１内部電極部６２１の両側には、熱酸化膜４０ｅが形成されなかった凹部１８が残される。
【００５０】
次に、図７（ｆ）に表したように、凹部１８内に制御電極５０を形成する。制御電極５０には、例えばポリシリコンが用いられる。
【００５１】
次に、図８（ａ）に表したように、ベース領域である第２半導体領域２０を形成する。すなわち、第１半導体領域１０にイオン注入を行い、アニールによって拡散させてｐ形のベース領域である第２半導体領域２０を形成する。
【００５２】
次に、図８（ｂ）に表したように、トレンチ１５の上にレジストパターンＲ１を形成し、このレジストパターンＲ１をマスクにしてイオン注入を行う。これにより、第２半導体領域２０の上にｎ形のソース領域である第３半導体領域３０を形成する。その後、レジストパターンＲ１を剥離する。
【００５３】
次いで、図８（ｃ）に表したように、層間絶縁膜４０ｆをトレンチ１５の上、及び第３半導体領域３０の上に形成する。層間絶縁膜４０ｆは、例えばＣＶＤによって０．５μｍの厚さで形成する。
【００５４】
次に、図８（ｄ）に表したように、層間絶縁膜４０ｆの上にレジストパターンＲ２を形成し、このレジストパターンＲ２をマスクとして層間絶縁膜４０ｆの一部をエッチングする。そして、層間絶縁膜４０ｆがエッチングされることで露出した部分にコンタクト層を形成するためのイオン注入を行う。その後、レジストパターンＲ２を剥離する。
【００５５】
次に、図８（ｅ）に表したように、先の工程でイオン注入した不純物イオンをアニールによって拡散させる。そして、図８（ｆ）に表したように、第２半導体領域２０及び第３半導体領域３０と導通する第１主電極６０を形成する。第１主電極６０には、例えばアルミニウムが用いられる。また、基板１１の裏面に第２主電極７０を形成する。電極を形成した後は、シンター処理することで電極と半導体領域とのオーミック接触を得る。これにより、半導体装置１１０が完成する。
【００５６】
このようにして完成した半導体装置１１０では、トレンチ１５内の第１内部電極部６２１及び第２内部電極部６２２を容易に形成することが可能になる。また、第１内部電極部６２１とトレンチ１５の内壁ｂ１５ａとの間隔ｄ１や、第２内部電極部６２２とトレンチ１５の内壁１５ａとの間隔ｄ２を、正確に設定することが可能になる。
【００５７】
（第３の実施形態）
図９は、第３の実施形態に係る半導体装置を説明する模式的断面図である。
図９に表したように、第３の実施形態に係る半導体装置１２０では、内部電極６２の第１内部電極部６２１と第２内部電極部６２２とが一体的に形成されている。すなわち、半導体装置１２０では、第２内部電極部６２２のＸ軸方向に沿った幅が、第１内部電極部６２１のＸ軸方向に沿った幅よりも広く設けられる。つまり、一体的に形成された内部電極６２の幅は、制御電極５０に近い側で広く、トレンチ１５の底面１５ｂに近い側で狭くなっている。これにより、第１内部電極部６２１とトレンチ１５の内壁１５ａとの間隔ｄ１が、第２内部電極部６２２とトレンチ１５の内壁１５ａとの間隔ｄ２よりも広くなる。
【００５８】
このような半導体装置１２０でも、半導体装置１１０と同様な電界分布を得ることができる。すなわち。ソース電極である第１主電極６０と、ドレイン電極である第２主電極７０と、の間に電圧Ｖｄｓ（Ｖｄｓ＞０ボルト（Ｖ））を印加した際、図４に表したように、電界分布のＺ軸方向の成分の極大値の数が３つ発生する。これによって、耐圧の向上を図ることができるようになる。
【００５９】
なお、半導体装置１２０では、内部電極６２において、第１内部電極部６２１の幅及び第２内部電極部６２２の幅によって、上記の間隔ｄ１及びｄ２を設定しているが、第１内部電極部６２１及び第２内部電極部６２２の幅の少なくともいずれかを、制御電極５０の側からトレンチ１５の底面１５ｂの側にかけて漸減（段階的または連続的に狭く）するようにしてもよい。この場合、Ｚ軸方向に沿って変化する間隔の平均を間隔ｄ１及びｄ２というものとする。これにより、電界分布のピークの数をさらに増加させることができる。また、間隔の設定次第では、電界分布に谷間を発生させずにすむ。これによって、耐圧の更なる向上を図ることができる。
【００６０】
（第４の実施形態）
図１０は、第４の実施形態に係る半導体装置を説明する模式的断面図である。
図１０に表したように、第４の実施形態に係る半導体装置１３０では、内部電極６２とトレンチ１５の内壁１５ａとのあいだに設けられた絶縁領域４０の誘電率を第１領域Ａ１と第２領域Ａ２とで変化させている。
【００６１】
すなわち、トレンチ１５内の絶縁領域４０は、第１領域Ａ１に含まれる第１絶縁領域４０１と、第２領域Ａ２に含まれる第２絶縁領域４０２と、を有する。そして、第２絶縁領域４０２の誘電率を、第１絶縁領域４０１の誘電率よりも高くしている。
【００６２】
ここで、内部電極６２とトレンチ１５の内壁１５ａとの間隔が同じであった場合、これらの間に介在する絶縁領域４０の誘電率が高いほど、図４に表した電界強度が強くなる。したがって、誘電率が同じ絶縁領域４０を用いた場合、内部電極６２における制御電極５０側とトレンチ１５の底面１５ｂとのあいだで、電界強度が低くなる部分について、電界強度が高くなる部分よりも誘電率を高くする。これにより、電界強度の落ち込みを抑制することが可能になる。
【００６３】
第４の実施形態に係る半導体装置１３０において、第２絶縁領域４０２の誘電率を、第１絶縁領域４０１の誘電率よりも高くすることで、半導体装置１１０と同様な電界分布を得ることができる。すなわち。ソース電極である第１主電極６０と、ドレイン電極である第２主電極７０と、の間に電圧Ｖｄｓ（Ｖｄｓ＞０ボルト（Ｖ））を印加した際、図４に表したように、電界分布のＺ軸方向の成分の極大値の数が３つ発生する。これによって、耐圧の向上を図ることができるようになる。
【００６４】
半導体装置１３０のように、絶縁領域４０の場所によって誘電率を変化させるには、図６（ｅ）に表したように、熱酸化膜４０ｂの一部をエッチングして、トレンチ１５内の熱酸化膜４０ｂをトレンチ１５の開口部よりも下にする。この残った熱酸化膜４０ｂが第１絶縁領域４０１になる。その後、残った熱酸化膜４０ｂの上に熱酸化膜４０ｂよりも誘電率の高い材料を積層する。この積層した部分が第２絶縁領域４０２になる。
【００６５】
例えば、第１絶縁領域４０１の材料としてＳｉＯ２を用いた場合、第２絶縁領域４０２の材料としてＳｉＯ２よりも誘電率の高いアルミナ（例えば、Ａｌ２Ｏ３）やＨｆＯ２等の材料を用いる。
【００６６】
なお、絶縁領域４０の誘電率としては、制御電極５０の側からトレンチ１５の底面１５ｂの側に向けて漸減するように設けてもよい。この場合、Ｚ軸方向に沿って変化する誘電率の平均を、第１絶縁領域４０１の誘電率及び第２絶縁領域４０２の誘電率というものとする。これにより、電界分布のピークの数をさらに増加させることができる。また、誘電率の設定次第では、電界分布に谷間を発生させずに済む。これによって、耐圧の更なる向上を図ることができる。
【００６７】
以上説明したように、実施形態に係る半導体装置及びその製造方法によれば、低いオン抵抗を維持したまま、耐圧の向上を図ることができる。
【００６８】
なお、上記に本実施の形態及びその変形例を説明したが、本発明はこれらの例に限定されるものではない。例えば、前述の各実施の形態またはその変形例に対して、当業者が適宜、構成要素の追加、削除、設計変更を行ったものや、各実施の形態の特徴を適宜組み合わせたものも、本発明の要旨を備えている限り、本発明の範囲に含有される。
【００６９】
例えば、前述の各実施の形態および各変形例においては、第１の導電形をｎ形、第２の導電形をｐ形として説明したが、本発明は第１の導電形をｐ形、第２の導電形をｎ形としても実施可能である。
【００７０】
また、実施形態では示していないスーパージャンクション構造を用いたＭＯＳＦＥＴであっても適用可能である。
【００７１】
さらにまた、前述の各実施の形態および各変形例においては、半導体としてシリコン（Ｓｉ）を用いたＭＯＳＦＥＴを説明したが、半導体としては、例えばシリコンカーバイト（ＳｉＣ）若しくは窒化ガリウム（ＧａＮ）等の化合物半導体、又は、ダイアモンド等のワイドバンドギャップ半導体を用いることもできる。
【００７２】
さらにまた、前述の各実施の形態および各変形例においては、ＭＯＳＦＥＴである例を示したが、これ以外でも、例えば、ＭＯＳＦＥＴとＳＢＤ（Schottky Barrier Diode）との混載素子、又はＩＧＢＴ（Insulated Gate Bipolar Transistor）などの素子でも適用可能である。
【００７３】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００７４】
１０…第１半導体領域、１０ａ…主面、１１…基板、１５…トレンチ、１５ａ…内壁、１５ｂ…底面、２０…第２半導体領域、３０…第３半導体領域、４０…絶縁領域、５０…制御電極、６０…第１主電極、６２…内部電極、７０…第２主電極、６２１…第１内部電極部、６２２…第２内部電極部、４０１…第１絶縁領域、４０２…第２絶縁領域、ｄ１…間隔、ｄ２…間隔
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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