(57)【要約】      （修正有）【課題】半導体デバイスの大型化を抑られる手段を提供する。【解決手段】上面に端子２９を有する多層配線板２０を作成し、多層配線板２０の端子となるコンタクト導体３０を多層配線板２０の下面に形成し、多層配線板２０の端子となる柱状導体３５を多層配線板２０の上面に形成し、半導体チップ４０を多層配線板２０の上面に搭載して、半導体チップ４０の外部接続用電極４１を端子２９に接続し、封止材５０によって半導体チップ４０を覆い、柱状導体３５を封止材５０から露出させる。このようにして作成した半導体デバイス１〜３の積み重ねに際しては、半導体デバイス１の柱状導体３５と、半導体デバイス２のコンタクト導体３０とをバンプ４によって半田付けし、半導体デバイス２の柱状導体３５と、半導体デバイス３のコンタクト導体３０とをバンプ５によって半田付けする。【選択図】図１
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【特許請求の範囲】
【請求項１】
一方の面に端子を有する配線板の他方の面にコンタクト導体を形成し、
前記配線板の前記一方の面に、柱状導体と、半導体チップと、を形成し、
前記半導体チップを覆うようにして封止材を前記配線板の前記一方の面上に形成し、前記柱状導体を前記封止材から露出させることを特徴とする半導体デバイスの製造方法。
【請求項２】
前記半導体チップは、外部接続用電極を有し、前記外部接続用電極を前記端子に接続することを特徴とする請求項１に記載の半導体デバイスの製造方法。
【請求項３】
前記柱状導体の形成に際しては、前記配線板の作成後に前記配線板の前記一方の面にレジストを形成し、そのレジストをマスクとして電解メッキ法を行うことで前記柱状導体を成長させることを特徴とする請求項１又は２に記載の半導体デバイスの製造方法。
【請求項４】
前記封止材の形成に際しては、前記半導体チップに加えて前記柱状導体も前記封止材で覆い、
前記封止材の上層部分を研削することによって前記柱状導体を露出させることを特徴とする請求項１から３の何れか一項に記載の半導体デバイスの製造方法。
【請求項５】
前記配線板の作成前に、支持体の表側の面にバリアメタル層を成膜し、そのバリアメタル層の上に保護層をパターニングしてその保護層に開口部を形成し、
前記コンタクト導体の形成に際しては、前記バリアメタル層を電極として電解メッキを行うことによって前記開口部内に前記コンタクト導体を成長させ、
前記コンタクト導体の形成後に前記保護層の上に前記配線板を作成し、
前記封止材の形成後に、前記支持体及び前記バリアメタル層を除去することを特徴とする請求項１から４の何れか一項に記載の半導体デバイスの製造方法。
【請求項６】
前記配線板の前記一方の面のうち前記端子の周囲に前記柱状導体を形成することを特徴とする請求項１から５の何れか一項に記載の半導体デバイスの製造方法。
【請求項７】
前記半導体デバイスは複数あって並んで配置され、前記封止材が、並んで配置された前記半導体デバイスの前記配線板を跨って形成され、跨った部分の前記封止材を切断して前記半導体デバイスを分割することを特徴とする請求項１から６の何れか一項に記載の半導体デバイスの製造方法。
【請求項８】
前記封止材は前記配線板の周側面を覆っていることを特徴とする請求項７に記載の半導体デバイスの製造方法。
【請求項９】
請求項１から６の何れか一項に記載の半導体デバイスが複数あって、前記半導体デバイスを積み重ね、一方の半導体デバイスの柱状導体又はコンタクト導体と、他方の半導体デバイスのコンタクト導体又は柱状導体と、をバンプによって接続することを特徴とする半導体装置の製造方法。
【請求項１０】
各前記半導体デバイスは前記配線板を複数有し、前記封止材は前記配線板の周側面を覆っており、前記封止材を格子状に切断して分割することを特徴とする請求項９に記載の半導体装置の製造方法。
【請求項１１】
一方の面に端子を有する配線板と、
前記配線板の前記一方の面に形成された柱状導体及び半導体チップと、
前記配線板の他方の面に形成されたコンタクト導体と、
前記半導体チップを覆うようにして前記配線板の前記一方の面上に形成され、前記柱状導体を露出させる封止材と、
を備えることを特徴とする半導体デバイス。
【請求項１２】
前記半導体チップは、前記端子に接続された外部接続用電極を有し、前記配線板の前記一方の面から前記柱状導体の上面までの高さが、前記配線板の前記一方の面から前記半導体チップの上面までの厚さよりも大きいことを特徴とする請求項１１に記載の半導体デバイス。
【請求項１３】
前記柱状導体は、前記配線板の前記一方の面のうち前記端子の周囲に配置されていることを特徴とする請求項１１又は１２に記載の半導体デバイス。
【請求項１４】
前記半導体デバイスは複数あって並んで配置され、前記封止材が、並んで配置された前記半導体デバイスの前記配線板を跨って形成され、跨った部分の前記封止材を切断して前記半導体デバイスを分割することを特徴とする請求項１１から１３の何れか一項に記載の半導体デバイス。
【請求項１５】
前記封止材は前記配線板の周側面を覆っていることを特徴とする請求項１４に記載の半導体デバイス。
【請求項１６】
請求項１１から１３の何れか一項に記載の半導体デバイスが複数あって、前記半導体デバイスが積み重ねられ、一方の半導体デバイスの柱状導体又はコンタクト導体と、他方の半導体デバイスのコンタクト導体又は柱状導体と、がバンプによって接続されていることを特徴とする半導体装置。
【請求項１７】
各前記半導体デバイスは前記配線板を複数有し、前記封止材は前記配線板の周側面を覆っており、前記封止材は格子状に切断されて分割されていることを特徴とする請求項１６に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及び半導体デバイス並びにそれらの製造方法に関する。
【背景技術】
【０００２】
半導体パッケージとしては、ＣＳＰ（ＣＳＰ：Chip Size Package）、ＷＬＰ（Wafer Level Package）等がある。ＣＳＰとは、内蔵するダイと同じサイズか僅かに大きめのサイズのパッケージである。ＷＬＰとは、集積回路が形成された半導体ウエハを個片化する前に、その集積回路が形成された面に配線・端子・封止層等の加工を行い、その後個片化する方法で作成されたパッケージである（例えば、特許文献１）。ＣＳＰやＷＬＰ以外のパッケージもある。
【０００３】
パッケージされた半導体デバイスの実装技術として三次元実装が開発されている。三次元実装は、複数の半導体デバイスをプリント基板の上に積み重ねて、これら半導体デバイスを実装する技術である。
【０００４】
各段の半導体デバイスとプリント基板との間で導通を取るために、レーザー光を用いる方法がある。具体的には、レーザー光を各半導体デバイスに照射することによって各半導体デバイスにスルーホールを形成し、スルーホール内に導体を埋めたり、スルーホールの壁面にメッキを形成したりする。これにより、半導体デバイスの上面と下面との間で導通を取ることができ、これら半導体デバイスを積み重ねれば、スルーホールを通じて各段の半導体デバイスとプリント基板との間で導通を取ることができる。
【０００５】
また、ワイヤボンディング法によっても、各段の半導体デバイスとプリント基板との間で導通を取ることができる。具体的には、複数の半導体デバイスの端子面を上にして、これら半導体デバイスをサイズの大きい順にプリント基板の上に積み重ね、各半導体デバイスの端子とプリント基板の端子をボンディングワイヤで接続する。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００９−１３５４２０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
また、ワイヤボンディング法を用いた方法では、半導体デバイスのサイズに制約が出てしまう。つまり、半導体デバイスをサイズの大きい順に積み重ねる必要があり、半導体デバイスをそれ以下のサイズの半導体デバイスの上に積み重ねることができなかった。
そこで、本発明が解決しようとする課題は、半導体デバイスの大型化を抑えられるようにすること、半導体デバイスの製造時間の短縮を図れるようにすること、積み重ねる半導体デバイスのサイズに関する制約をなくすことである。
【課題を解決するための手段】
【０００８】
以上の課題を解決するために、本発明に係る半導体デバイスの製造方法は、
一方の面に端子を有する配線板の他方の面にコンタクト導体を形成し、
前記配線板の前記一方の面に、柱状導体と、半導体チップと、を形成し、
前記半導体チップを覆うようにして封止材を前記配線板の前記一方の面上に形成し、前記柱状導体を前記封止材から露出させる方法である。
【０００９】
好ましくは、前記半導体チップは、外部接続用電極を有し、前記外部接続用電極を前記端子に接続する。
好ましくは、前記柱状導体の形成に際しては、前記配線板の作成後に前記配線板の前記一方の面にレジストを形成し、そのレジストをマスクとして電解メッキ法を行うことで前記柱状導体を成長させる。
好ましくは、前記封止材の形成に際しては、前記半導体チップに加えて前記柱状導体も前記封止材で覆い、前記封止材の上層部分を研削することによって前記柱状導体を露出させる。
好ましくは、前記配線板の作成前に、支持体の表側の面にバリアメタル層を成膜し、そのバリアメタル層の上に保護層をパターニングしてその保護層に開口部を形成し、前記コンタクト導体の形成に際しては、前記バリアメタル層を電極として電解メッキを行うことによって前記開口部内に前記コンタクト導体を成長させ、前記コンタクト導体の形成後に前記保護層の上に前記配線板を作成し、前記封止材の形成後に、前記支持体及び前記バリアメタル層を除去する。
好ましくは、前記配線板の前記一方の面のうち前記端子の周囲に前記柱状導体を形成する。
好ましくは、前記半導体デバイスは複数あって並んで配置され、前記封止材が、並んで配置された前記半導体デバイスの前記配線板を跨って形成され、跨った部分の前記封止材を切断して前記半導体デバイスを分割する。
好ましくは、前記封止材は前記配線板の周側面を覆っている。
【００１０】
本発明に係る半導体装置の製造方法は、前記半導体デバイスが複数あって、前記半導体デバイスを積み重ね、一方の半導体デバイスの柱状導体又はコンタクト導体と、他方の半導体デバイスのコンタクト導体又は柱状導体と、をバンプによって接続する方法である。
【００１１】
好ましくは、各前記半導体デバイスは前記配線板を複数有し、前記封止材は前記配線板の周側面を覆っており、前記封止材を格子状に切断して分割する。
【００１２】
本発明に係る半導体デバイスは、
一方の面に端子を有する配線板と、
前記配線板の前記一方の面に形成された柱状導体及び半導体チップと、
前記配線板の他方の面に形成されたコンタクト導体と、
前記半導体チップを覆うようにして前記配線板の前記一方の面上に形成され、前記柱状導体を露出させる封止材と、
を備える。
【００１３】
好ましくは、前記半導体チップは、前記端子に接続された外部接続用電極を有し、前記配線板の前記一方の面から前記柱状導体の上面までの高さが、前記配線板の前記一方の面から前記半導体チップの上面までの厚さよりも大きい。
好ましくは、前記柱状導体は、前記配線板の前記一方の面のうち前記端子の周囲に配置されている。
好ましくは、前記半導体デバイスは複数あって並んで配置され、前記封止材が、並んで配置された前記半導体デバイスの前記配線板を跨って形成され、跨った部分の前記封止材を切断して前記半導体デバイスを分割する。
好ましくは、前記封止材は前記配線板の周側面を覆っている。
【００１４】
本発明に係る半導体装置は、
前記半導体デバイスが複数あって、前記半導体デバイスが積み重ねられ、一方の半導体デバイスの柱状導体又はコンタクト導体と、他方の半導体デバイスのコンタクト導体又は柱状導体と、がバンプによって接続されている。
【００１５】
好ましくは、各前記半導体デバイスは前記配線板を複数有し、前記封止材は前記配線板の周側面を覆っており、前記封止材は格子状に切断されて分割されている。
【発明の効果】
【００１６】
本発明によれば、レーザー光によってスルーホールを形成したのではなく、柱状導体を形成して、封止材を多層配線板の一方の面に形成し、その柱状導体を露出させたので、半導体デバイスの製造時間を短縮することができるとともに、柱状導体の径を小型化することができる。そのため、半導体デバイスや半導体装置の大型化を抑えることができる。
また、ワイヤボンディング法を用いずに、隣り合う半導体デバイスのうち一方の柱状導体又はコンタクト導体と、他方の柱状導体又はコンタクト導体とをバンプによって半田付けすることによって導通を取ったから、積み重ねる半導体デバイスのサイズに関する制約をなくすことができる。
【図面の簡単な説明】
【００１７】
【図１】本発明の実施形態に係る半導体装置の断面図。
【図２】同実施形態に係る半導体デバイスの断面図。
【図３】同実施形態に係る半導体デバイスの平面図。
【図４】同実施形態に係る半導体デバイスの平面図。
【図５】同実施形態に係る半導体チップの断面図。
【図６】同実施形態に係る半導体装置を製造する際の一工程における断面図。
【図７】図６の後の工程における断面図。
【図８】図７の後の工程における断面図。
【図９】図８の後の工程における断面図。
【図１０】図９の後の工程における断面図。
【図１１】図１０の後の工程における断面図。
【図１２】図１１の後の工程における断面図。
【図１３】図１２の後の工程における断面図。
【図１４】端子及び柱状導体のパターニング法の一例を示した断面図。
【図１５】図１４の後の工程における断面図。
【図１６】図１３の後の工程における断面図。
【図１７】図１６の後の工程における断面図。
【図１８】図１７の後の工程における断面図。
【図１９】図１８の後の工程における断面図。
【図２０】図１９の後の工程における断面図。
【図２１】変形例に係る半導体装置の断面図。
【図２２】変形例に係る半導体装置の断面図。
【図２３】変形例に係る半導体装置の断面図。
【図２４】変形例に係る半導体装置の断面図。
【発明を実施するための形態】
【００１８】
以下に、本発明を実施するための形態について、図面を用いて説明する。但し、以下に述べる実施形態には、本発明を実施するために技術的に好ましい種々の限定が付されているが、本発明の範囲を以下の実施形態及び図示例に限定するものではない。
【００１９】
図１は、スタック型の半導体装置１００を示した断面図である。図１に示すように、半導体装置１００は、半導体デバイス１，２，３、複数のバンプ４、複数のバンプ５及び複数のバンプ６等を備える。
【００２０】
これら半導体デバイス１，２，３は、これらの順に積み重ねられている。複数のバンプ４が半導体デバイス１と半導体デバイス２の間に介在し、半導体デバイス１，２がこれらバンプ４によって接合されている。複数のバンプ５が半導体デバイス２と半導体デバイス３の間に介在し、半導体デバイス２，３がこれらバンプ５によって接合されている。複数のバンプ６が、最上段の半導体デバイス３の上面に形成されている。
【００２１】
図１に示された半導体装置１００は３段の半導体デバイス１，２，３を積み重ねたものであるが、積み重ねられた半導体デバイスの段数が２であってもよいし、４以上であってもよい。半導体デバイスの段数に関わらず（１段を除く。）、隣り合う半導体デバイスが複数のバンプによって接合されている。
【００２２】
この半導体装置１００は、その最上段の半導体デバイス３の上面がプリント基板に向けられた状態で、そのプリント基板に表面実装される。この場合、バンプ６が、リフロー等によってプリント基板の接続端子に接合される。半導体デバイス１〜３が積み重ねられているから、プリント基板への半導体装置１００の実装面積を小さくすることができる。
【００２３】
図２は、最下段の半導体デバイス１を示した断面図である。図３は、最下段の半導体デバイス１を示した平面図である。図２、図３に示すように、半導体デバイス１は、多層配線板２０、保護層３１、コンタクト導体３０、柱状導体３５、半導体チップ４０及び封止材５０等を有する。
【００２４】
多層配線板２０はインターポーザーであり、多層配線板２０には配線が内蔵されている。多層配線板２０は、絶縁膜２４、導体パターン２８及び端子２９等を有する。多層配線板２０に内蔵された配線は、導体パターン２８及び端子２９によって構成されている。
【００２５】
多層配線板２０の下面には、保護層３１が成膜されているとともに、コンタクト導体３０が形成されている。保護層３１の下面が、半導体デバイス１の下面となっている。保護層３１は、絶縁材からなる。具体的には、保護層３１は、絶縁性の有機材料（例えば、ポリイミド）又は無機材料からなる。或いは、保護層４１は、絶縁性の有機材料と無機材料が積層されているものでも良い。例えば、保護層３１は、絶縁性の有機材料としての感光材料（例えば、感光性ポリイミド）、又は、絶縁性の無機材料としてのシリコン酸化物若しくはシリコン窒化物からなる。
【００２６】
保護層３１には、複数の開口部３２が形成されている。開口部３２は、保護層３１の上面から下面に貫通するように形成されている。各開口部３２内に、多層配線板２０の端子となるコンタクト導体３０が埋め込まれている。コンタクト導体３０は、銅（Ｃｕ）、アルミ（Ａｌ）、チタン（Ｔｉ）その他の金属材料からなる。コンタクト導体３０は、金属材料の単層であってもよいし、複数の金属材料層からなる積層体であってもよい。
【００２７】
保護層３１の上面には、複数層の絶縁膜２４が積層されている。最上層の絶縁膜２４の上面が、多層配線板２０の上面となっている。絶縁膜２４は、絶縁性の有機材料（例えば、ポリイミド）又は無機材料からなる。例えば、絶縁膜２４は、絶縁性の有機材料としての感光材料（感光性ポリイミド）からなる。なお、絶縁膜２４が、低誘電率（Low-k）膜であってもよい。
【００２８】
これら絶縁膜２４の間には、導体パターン２８が形成されている。最下層の絶縁膜２４に、複数のビアホール（via hole）２５が形成され、最下層の導体パターン２８とコンタクト導体３０がビアホール２５を介して接続されている。最上層の絶縁膜２４以外の絶縁膜２４にもビアホール２５が形成され、絶縁膜２４の上下にある導体パターン２８，２８同士がビアホール２５を介して接続されている。導体パターン２８は、銅、アルミ、チタンその他の金属材料からなる。導体パターン２８は、金属材料の単層であってもよいし、複数の金属材料層からなる積層体であってもよい。
【００２９】
最上層の絶縁膜２４の中央部には、複数の第一コンタクトホール２６が形成されている。これら第一コンタクトホール２６は、格子状に配列されている。第一コンタクトホール２６内には端子２９が埋め込まれている。端子２９は、多層配線板２０の端子であるとともに、最上層の導体パターン２８に接続されている。端子２９は、銅、アルミ、チタンその他の金属材料からなる。端子２９は、金属材料の単層であってもよいし、複数の金属材料層からなる積層体であってもよい。なお、第一コンタクトホール２６内に端子２９が埋め込まれていなくてもよい。この場合、半田バンプ４１の一部が第一コンタクトホール２６内に埋められ、半田バンプ４１が最上層の導体パターン２８の一部に接合しており、その半田バンプ４１と接合した部分が端子となる。
【００３０】
最上層の絶縁膜２４の縁寄り部分には、複数の第二コンタクトホール２７が形成されている。これら第二コンタクトホール２７は、最上層の絶縁膜２４の縁に沿って環状に配列されている。これら第二コンタクトホール２７は、上から見て、複数の第一コンタクトホール２６からなるグループを囲んでいる。
【００３１】
第二コンタクトホール２７内には、柱状導体３５の下部が埋め込まれている。柱状導体３５は、最上層の導体パターン２８に接続されている。柱状導体３５は、第二コンタクトホール２７から最上層の絶縁膜２４の上へ突き出るように設けられ、且つ、最上層の絶縁膜２４の上面に対して立てた状態に設けられている。柱状導体３５は、多層配線板２０の端子である。柱状導体３５は、銅、アルミ、チタンその他の金属材料からなる。柱状導体３５は、金属材料の単層であってもよいし、複数の金属材料層からなる積層体であってもよい。
【００３２】
半導体チップ４０は、多層配線板２０の上面の中央部上に表面実装されている。半導体チップ４０は、ダイ（Die）を封止してなるパッケージである。具体的には、半導体チップ４０は、内蔵するダイと同じサイズか僅かに大きめのチップ・サイズ・パッケージ（ＣＳＰ：Chip Size Package）である。特に、半導体チップ４０はＢＧＡ（Ball Grid Array）型のパッケージであり、半導体チップ４０の下面には複数の半田バンプ４１が形成されている。
【００３３】
これら半田バンプ４１は、端子２９の配列と同様に、格子状に配列されている。これら半田バンプ４１がそれぞれ端子２９に接合され、半導体チップ４０の端子と端子２９が半田バンプ４１によって半田付けされている。多層配線板２０の上面から半導体チップ４０の上面までの厚さが、多層配線板２０の上面から柱状導体３５の上面までの高さよりも低い。なお、半導体チップ４０がＬＧＡ（Land Grid Array）型のパッケージであってもよく、この場合、複数のパッドが半導体チップ４０の下面に形成され、パッドと端子２９が半田バンプ４１によって半田付けされていてもよい。
【００３４】
最上層の絶縁膜２４の上面（多層配線板２０の上面）と半導体チップ４０の下面との間の隙間にはアンダーフィル４２が充填されている。なお、アンダーフィル４２の代わりに封止材５０の一部が最上層の絶縁膜２４の上面と半導体チップ４０の下面との間の隙間に充填されていてもよい。また、アンダーフィル４２が無くてもよい。
【００３５】
なお、半導体チップ４０がベアチップであってもよい。そのベアチップはＴＡＢ方式、ワイヤボンディング方式、フェースダウン方式、フリップチップ方式などで多層配線板２０の上面に実装されていてもよい。半導体チップ４０がＴＡＢ方式やワイヤボンディング方式で実装されていれば、勿論半田バンプ４１は無い。
【００３６】
多層配線板２０及び半導体チップ４０が封止材５０に包み込まれている。封止材５０は、半導体チップ４０を覆うようにして多層配線板２０の上面の上に形成されているとともに、更に多層配線板２０の側面を覆っている。多層配線板２０の下面は、封止材５０に覆われずに露出している。柱状導体３５の上面が封止材５０によって覆われていないが、柱状導体３５の周面が封止材５０によって覆われて保護されている。封止材５０の表側の面（図１では、上面）が、柱状導体３５の上面と面一に設けられているか、又は柱状導体３５の上面よりも高い位置にある。封止材５０の表側の面が、図１に示された半導体チップ４０の上面である。封止材５０は、エポキシ系樹脂、ポリイミド系樹脂その他の絶縁性樹脂を含有し、好ましくは、絶縁性樹脂（エポキシ系樹脂、ポリイミド系樹脂等）にフィラー（例えば、ガラスフィラー、シリカフィラー）又は繊維（例えば、ガラス繊維）を配合した強化樹脂からなる。
【００３７】
バンプ４が柱状導体３５の上面上に形成され、バンプ４と柱状導体３５が接合されている。封止材５０の表側の面が柱状導体３５の上面よりも高い位置にある場合、封止材５０の表側の面を基準として柱状導体３５の上面が凹んでいるから、バンプ４がその凹みに埋まるように設けられてもよい。この場合、多層配線板２０の上面に半導体チップ４０が搭載されると、封止材５０の表側の面が多層配線板２０の上面に接するので、アンダーフィル４２は無い。
【００３８】
図３に示すように、上から見て、複数の柱状導体３５が半導体チップ４０を囲むように環状に配列されている。図３では、柱状導体３５の環状列の数が１であるが、柱状導体３５の環状列の数が２以上であってもよい。柱状導体３５の環状列が２重以上である場合、これら環状列が同心状となっている。
コンタクト導体３０についても同様に環状に配列され、コンタクト導体３０の環状列の数も１でもよいし、２以上でもよい。
【００３９】
なお、図４に示すように、上から見て、半導体チップ４０の両脇で、複数の柱状導体３５が半導体チップ４０の側面に沿って配列されていてもよい。半導体チップ４０の片側にある柱状導体３５の列の数が１でなく、２以上であってもよい。コンタクト導体３０についても同様に半導体チップ４０の両脇で半導体チップ４０に沿って配列されており、コンタクト導体３０の列の数も１でもよいし、２以上でもよい。
【００４０】
半導体デバイス２は半導体デバイス１と概ね同様に設けられ、半導体デバイス２と半導体デバイス１との間で互いに対応する部分には、同一の符号を付し、半導体デバイス２の詳細についての説明を省略する。半導体デバイス３についても同様とする。
【００４１】
半導体デバイス１の柱状導体３５の数、図１に示された半導体デバイス２のコンタクト導体３０の数及びバンプ４の数が等しい。図１に示すように、半導体デバイス１の柱状導体３５と半導体デバイス２のコンタクト導体３０がバンプ４によって半田付けされている。
半導体デバイス２の柱状導体３５の数、半導体デバイス３のコンタクト導体３０の数及びバンプ５の数が等しい。半導体デバイス２の柱状導体３５と半導体デバイス３のコンタクト導体３０がバンプ５によって半田付けされている。
【００４２】
半導体デバイス１の半導体チップ４０の各端子は、半導体デバイス１の各種導体（端子２９、導体パターン２８、柱状導体３５及びバンプ４等）、半導体デバイス２の各種導体（コンタクト導体３０、導体パターン２８、柱状導体３５及びバンプ５等）及び半導体デバイス３の各種導体（コンタクト導体３０、導体パターン２８及び柱状導体３５等）によってバンプ６に導通している。半導体デバイス２の半導体チップ４０の各端子も、同様に、バンプ６に導通している。半導体デバイス３の半導体チップ４０の各端子も、同様に、バンプ６に導通している。
【００４３】
半導体デバイス１，２，３の半導体チップ４０の端子がボンディングワイヤによってプリント基板に導通しているのではなく、端子２９、多層配線板２０の配線、柱状導体３５、バンプ４〜６等によってプリント基板に導通しているので、半導体デバイス１，２，３のサイズに関する制約をなくすことができる。特に、半導体デバイス１，２，３のサイズを同じすることができる。
【００４４】
半導体デバイス１〜３の多層配線板２０に配線が組み込まれているから、半導体デバイス１〜３の半導体チップ４０の間の配線をプリント基板に組み込まなくても済む。そのため、プリント基板の配線設計の自由度が広がる。
【００４５】
半導体デバイス１，２，３のコンタクト導体３０の数は等しくてもよいし、異なっていてもよい。半導体デバイス１，２，３の多層配線板２０の層数は等しくてもよいし、異なっていてもよい。半導体デバイス１，２，３の多層配線板２０の配線構造（導体パターン２８からなる）は同じでもよいし、異なっていてもよい。半導体デバイス１，２，３の端子２９の数は等しくてもよいし、異なっていてもよい。半導体デバイス１，２，３の半導体チップ４０の種類や集積回路は同じでもよいし、異なっていてもよい。半導体デバイス１，２，３の半導体チップ４０の端子数が等しくてもよいし、異なっていてもよい。半導体デバイス１，２，３の柱状導体３５の数は等しくてもよいし、異なっていてもよい。
【００４６】
半導体チップ４０がＣＳＰの中でも特にウエハ・レベル・パッケージ（ＷＬＰ：Wafer Level Package）である場合、図５を参照して半導体チップ４０の構造について説明する。図５は、多層配線板２０の上に搭載される前の状態の半導体チップ４０を示した断面図である。ＷＬＰとは、集積回路が形成された半導体ウエハを個片化する前に、その集積回路が形成された面に配線・端子・封止層等の加工を行い、その後個片化する方法で製造されたＣＳＰである。
【００４７】
半導体チップ４０は、ダイ６１、パッシベーション膜６４、保護絶縁膜６６、配線パターン６８、外部接続用電極７２及び封止層７３等を備える。
【００４８】
ダイ６１は、半導体ウエハを個片化したものであって、シリコンといった半導体材料等からなる。ダイ６１は、その表側の面の表層部分に集積回路領域部６２を有する。集積回路領域部６２には、各種の半導体素子や配線等からなる集積回路が形成されている。ダイ６１の表側の面には、複数の接続パッド６３が形成されている。接続パッド６３は、集積回路領域部６２の配線の一部であったり、集積回路領域部６２の配線に接続されていたりする。
【００４９】
ダイ６１の表側の面上には、パッシベーション膜６４が成膜されている。パッシベーション膜６４上に保護絶縁膜６６が成膜されている。
【００５０】
パッシベーション膜６４は、無機材料（例えば、酸化シリコン若しくは窒化シリコン又はこれらの両方）を含有する。保護絶縁膜６６は、ポリイミド、エポキシ、フェノール、ビスマレイミド、アクリル、合成ゴム、ポリベンゾオキサイド等を主成分とした有機材料を含有する。
【００５１】
パッシベーション膜６４のうち接続パッド６３に重なる位置には、開口６５が形成されている。保護絶縁膜６６のうち接続パッド６３に重なる位置には、開口６７が形成されている。接続パッド６３の一部又は全体が開口６５，６７内に位置している。なお、保護絶縁膜６６が形成されていなくてもよい。
【００５２】
保護絶縁膜６６上（保護絶縁膜６６が無い場合には、パッシベーション膜６４上）には、配線パターン６８が形成されている。配線パターン６８は下地６９及び導電層７０を有し、下地６９が保護絶縁膜６６上に形成され、導電層７０が下地６９上に形成されている。下地６９は、シード層を所定の形状にパターニングしたものである。下地６９の一部が接続パッド６３上に積層され、下地６９が開口６５，６７を介して接続パッド６３に接続されている。下地６９は、導体からなる。例えば、下地６９は、銅の薄膜、チタンの薄膜、チタンに銅を積層した薄膜その他の金属薄膜である。導電層７０は、銅その他の金属からなる。平面視して、導電層７０が所定の形状にパターニングされており、導電層７０の平面形状と下地６９の平面形状がほぼ同じである。導電層７０は、下地６９よりも厚い。なお、配線パターン６８が下地６９と導電層７０の積層体でなくてもよい。例えば、配線パターン６８が導電体の単層であってもよいし、更に多くの導電層を積層したものでもよい。
【００５３】
配線パターン６８の一部がランド７１となっている。ランド７１上には、外部接続用電極７２が形成されている。外部接続用電極７２は、柱状に設けられたポスト電極である。外部接続用電極７２は、銅その他の金属からなる。外部接続用電極７２の高さ（厚さ）は、導電層７０の厚さよりも大きい。外部接続用電極７２は、半導体チップ４０の端子である。
【００５４】
遮光性の封止層７３が保護絶縁膜６６の上（保護絶縁膜６６が無い場合には、パッシベーション膜６４の上）に形成され、配線パターン６８が封止層７３によって覆われ、配線パターン６８が封止層７３によって保護されている。外部接続用電極７２の上面が封止層７３によって覆われていないが、外部接続用電極７２の周面が封止層７３によって覆われて保護されている。封止層７３は、エポキシ系樹脂、ポリイミド系樹脂その他の絶縁性樹脂を含有し、好ましくは、絶縁性樹脂（エポキシ系樹脂、ポリイミド系樹脂等）にフィラー（例えば、ガラスフィラー、シリカフィラー）又は繊維（例えば、ガラス繊維）を配合した強化樹脂からなる。なお、ダイ６１とパッシベーション膜６４と保護絶縁膜６６の積層体の側面７４が封止層７３の一部によって覆われていてもよい。また、封止層７３が無くてもよい。封止層７３が無い場合、図１に示されたアンダーフィル４２が無く、更に、図１に示された封止材５０の一部が保護絶縁膜６６（保護絶縁膜６６が無い場合には、パッシベーション膜６４）と多層配線板２０との間に充填され、外部接続用電極７２の周面が封止材５０によって覆われて保護される。
【００５５】
半田バンプ４１が外部接続用電極７２の上面に形成されている。半田バンプ４１が外部接続用電極７２の上面に結合することによって、半田バンプ４１と外部接続用電極７２が相互に電気的に接続している。
【００５６】
なお、外部接続用電極７２が設けられていなくてもよい。外部接続用電極７２が設けられていない場合、封止層７３が図３の場合よりも薄く、封止層７３のうちランド７１と重なる部分に開口が形成され、半田バンプ４１がその開口内でランド７１に接合している。外部接続用電極７２が設けられていない場合、ランド７１が半導体チップ４０の端子となる。
【００５７】
半導体装置１００の製造方法について説明する。
まず、半導体デバイス１の個片化前までの工程について説明する。個片化前の半導体デバイス１の製造に際しては、図９〜図１２に示すように多層配線板２０を作成するとともに、図７〜図８に示すように多層配線板２０の裏側の面（下面）に保護層３１及びコンタクト導体３０を形成し、図１３に示すように多層配線板２０の表側の面（上面）に柱状導体３５を形成する。保護層３１、多層配線板２０、コンタクト導体３０及び柱状導体３５の作成工程について以下に具体的に説明する。
【００５８】
図６に示すように、まず、板状又はシート状の支持体（Substrate）８１を準備する。例えばシリコンウエハを支持体８１として用いることができる。支持体８１のサイズは個片化された半導体デバイス１のサイズよりも大きく、一枚の支持体８１を用いて複数個の半導体デバイス１を製造することができる。
【００５９】
支持体８１の表側の面の上にバリアメタル層８２を形成する。バリアメタル層８２の形成方法は、メッキ法（例えば、無電解メッキ法）、気相成長法（例えば、スパッタリング法）その他の成膜法である。バリアメタル層８２は、電解メッキに用いられるシード層である。
【００６０】
次に、図７に示すように、バリアメタル層８２の上に保護層３１を形成するとともに、保護層３１をパターニングして保護層３１に開口部３２を形成する。保護層３１が感光材である場合には、バリアメタル層８２の上全体に形成した保護層３１を露光・現像することによって保護層３１のパターニングを行う。保護層３１が感光材でない場合には、バリアメタル層８２の上全体に形成した保護層３１をフォトリソグラフィー法・エッチング法によってパターニングする。
【００６１】
次に、図８に示すように、バリアメタル層８２に電圧を引加して、バリアメタル層８２を電極として電解メッキを行う。これにより、開口部３２内にコンタクト導体３０を成長させる。
【００６２】
次に、図９に示すように、保護層３１の上に絶縁膜２４を形成するとともに、絶縁膜２４をパターニングして絶縁膜２４にビアホール２５を形成する。絶縁膜２４が感光材である場合には、保護層３１の上全体に形成した絶縁膜２４を露光・現像することによって絶縁膜２４のパターニングを行う。絶縁膜２４が感光材でない場合には、保護層３１の上全体に形成した絶縁膜２４をフォトリソグラフィー法・エッチング法によってパターニングする。
【００６３】
次に、図１０に示すように、サブトラクト法、アディティブ法その他のパターニング法によって絶縁膜２４の上に導体パターン２８を形成する。導体パターン２８の一部は、ビアホール２５内でコンタクト導体３０上に成長する。
導体パターン２８のパターニング法の一例について説明する。まず、例えば無電解メッキ法又はスパッタリング法によって絶縁膜２４やコンタクト導体３０の上全体にシード層（バリアメタル層）を形成する。なお、シード層を形成しなくてもよい。その後、そのシード層（シード層が無い場合には、絶縁膜２４及びコンタクト導体３０）の上にレジストを形成し、そのレジストを露光・現像する。次に、そのシード層又はバリアメタル層８２に電圧を引加して、そのシード層（シード層がない場合には、コンタクト導体３０）を電極として電解メッキ法を行う。電解メッキ法によってレジストの溝や開口部内に導体パターン２８の上層部分がパターニングされる。その後、レジストを除去する。次に、シード層をエッチングする。導体パターン２８の上層部分はシード層と比較して厚いため、その上層部分が残留するとともに、シード層のうち上層部分によって覆われた部分も残留する。
【００６４】
最下層の導体パターン２８の形成後、図１１に示すように、絶縁膜２４のパターニングと導体パターン２８のパターニングを交互に繰り返し行う。最上層の導体パターン２８のパターニング後、最上層の絶縁膜２４をパターニングして、最上層の絶縁膜２４にコンタクトホール２６，２７を形成する。
【００６５】
次に、図１２に示すように、サブトラクト法、アディティブ法その他のパターニング法によって第一コンタクトホール２６内に端子２９を形成する。その後、図１３に示すように、サブトラクト法、アディティブ法その他のパターニング法によって第二コンタクトホール２７内に柱状導体３５を形成するとともに、その柱状導体３５を最上層の絶縁膜２４の上へ突き出すように形成する。柱状導体３５の形成に際しては、柱状導体３５の高さを半導体チップ４０の厚さよりも大きくする。
【００６６】
端子２９及び柱状導体３５のパターニング法の一例（セミアディティブ法）について図１４、図１５を参照して説明する。まず、図１４に示すように、例えば無電解メッキ法又はスパッタリング法によって絶縁膜２４の上やコンタクトホール２６，２７内の導体パターン２８の上全体にシード層（バリアメタル層）８３を形成する。その後、そのシード層８３の上にレジスト８４を形成し、そのレジスト８４を露光・現像する。次に、そのシード層を電極として電解メッキ法を行う。電解メッキ法によってレジスト８４の開口部８５内に端子２９の上層部分がパターニングされる。その後、レジスト８４を除去する。続いて、図１５に示すように、ドライフィルムレジスト等の厚膜レジスト８６をシード層８３の上や端子２９の上に形成し、その厚膜レジスト８６を露光・現像する。次に、シード層８３を電極として電解メッキ法を行う。電解メッキ法によって厚膜レジスト８６の開口部８７内に柱状導体３５の上層部分がパターニングされる。その後、厚膜レジスト８６を除去する。次に、シード層８３をエッチングする。端子２９や柱状導体３５の上層部分はシード層と比較して厚いため、端子２９や柱状導体３５の上層部分が残留するとともに、シード層８３のうち上層部分によって覆われた部分も残留する。これにより、端子２９や柱状導体３５の下層部分がパターニングされる。柱状導体を形成する方法として、先に封止材を形成した後、レーザー光によってスルーホールを半導体デバイスに形成する場合、スルーホールの径が大きくなってしまい、半導体デバイスが大型化してしまうという問題がある。また、スルーホールの形成に要する時間も長くなり、製造効率が悪くなってしまうという問題もある。本発明のように、柱状導体３５を先に形成することで、半導体デバイスの製造時間の短縮を図れる。
【００６７】
端子２９及び柱状導体３５の形成後、図１６に示すように、絶縁膜２４，２４，…及び保護層３１を半導体デバイス１ごとに格子状に分割するよう、絶縁膜２４，２４，…及び保護層３１をパターニングする。
【００６８】
以上のようにして保護層３１、多層配線板２０、コンタクト導体３０及び柱状導体３５を作成した後、図１７に示すように、半導体チップ４０を多層配線板２０の上に実装する。ＢＧＡ実装の場合には、半導体チップ４０の下面又は多層配線板２０の上面に半田バンプ４１を形成した後、半田バンプ４１を半導体チップ４０と多層配線板２０との間に挟み込み、その後、半田バンプ４１をリフローする。半田バンプ４１を形成するに際しては、半田バンプ４１を多層配線板２０の端子２９に接合するとともに、半田バンプ４１を半導体チップ４０の端子（半導体チップ４０が図５のように設けられている場合、外部接続用電極７２）に接合する。半田バンプ４１によって半導体チップ４０と多層配線板２０を半田付けしたら、半導体チップ４０と多層配線板２０との間にアンダーフィル４２を注入し、アンダーフィル４２を硬化させる。なお、アンダーフィル４２の注入を行わなくてもよい。
【００６９】
半導体チップ４０の実装後、図１８に示すように、多層配線板２０の上全体に封止材５０をモールドし、半導体チップ４０及び柱状導体３５を封止材５０で覆う。封止材５０をモールドする際に、封止材５０の一部が隣り合う多層配線板２０の間の隙間に注入され、封止材５０の一部がバリアメタル層８２の上面や多層配線板２０の側面が封止材５０によって覆われる。なお、封止材５０のモールドの際に封止材５０の脱気・脱泡を行うが、先の工程でアンダーフィル４２を形成しなかった場合、封止材５０の脱気・脱泡処理の際に封止材５０の一部が半導体チップ４０と多層配線板２０との間の隙間に注入される。
【００７０】
次に、図１９に示すように、封止材５０の上層部分を研削して、柱状導体３５の上面を露出させる。その後、柱状導体３５の上面にバンプ４を形成する。その後、支持体８１及びバリアメタル層８２を研削等によって除去し、コンタクト導体３０を露出させる。封止材５０の形成後に支持体８１を除去したので、封止材５０や多層配線板２０等が撓みにくい。また、支持体８１の除去前までの工程では、支持体８１があるので多層配線板２０等が撓みにくい。
【００７１】
以上により、半導体デバイス１を個片化する前の状態まで作成する。半導体デバイス１と同様に、半導体デバイス２，３も個片化する前の状態まで作成する。
【００７２】
以上のような半導体デバイス１，２，３の製造方法では、複数の柱状導体３５を一括して形成し、これら柱状導体３５の上面を研削により一括して露出させたから、レーザー光の照射によりスルーホールを形成する場合と比較しても、短時間で半導体デバイス１，２，３を製造することができる。
また、柱状導体３５は、レーザー光の照射によって形成されたスルーホールに埋め込まれたものではなく、サブトラクト法又はアディティブ法によってパターニングされたものである。そのため、柱状導体３５を微細化することができる。ゆえに、半導体デバイス１，２，３の小型化を図ることができる。
多層配線基板２０と半導体チップ４０とを封止材５０で覆っているので、単に多層配線基板と半導体チップとの間にアンダーフィルを形成する場合と比べて、半導体チップ４０を保護することができる。更に、半導体デバイス１を形成する際、半導体チップ４０を封止材５０で覆った後、シリコンウエハ等の支持体８１を除去しているので、薄くすることができる。
また、以上のような工程を経れば、複数の半導体デバイス１を一括して作成することができる。半導体デバイス２，３についても同様である。
【００７３】
半導体デバイス１，２，３の製造後、図２０に示すように、個片化する前の半導体デバイス１，２，３をこれらの順に積み重ねる。この際、半導体デバイス１の上面を半導体デバイス２の下面に向け、半導体デバイス２の上面を半導体デバイス３の下面に向ける。また、バンプ４を半導体デバイス１と半導体デバイス２の間に挟み、バンプ５を半導体デバイス２と半導体デバイス３の間に挟む。具体的には、半導体デバイス１，２の位置を調整し、半導体デバイス１の柱状導体３５と半導体デバイス２のコンタクト導体３０との位置合わせを行い、バンプ４を半導体デバイス１の柱状導体３５と半導体デバイス２のコンタクト導体３０との間に挟む。同様に、半導体デバイス２，３の位置を調整し、バンプ５を半導体デバイス２の柱状導体３５と半導体デバイス３のコンタクト導体３０との間に挟む。
【００７４】
次に、バンプ４，５，６をリフローすることによって、半導体デバイス１の柱状導体３５と半導体デバイス２のコンタクト導体３０をバンプ４によって半田付けし、半導体デバイス２の柱状導体３５と半導体デバイス３のコンタクト導体３０をバンプ５によって半田付けする。
【００７５】
次に、図２１に示すように、半導体デバイス１〜３の封止材５０をダイシングブレード等によって格子状に切断して、半導体デバイス１〜３を個片化する。このように最後に個片化を行ったので、半導体デバイス１〜３を先に個片化する場合よりも取り扱いが容易である。
以上のような工程を経れば、複数の半導体装置１００を一括して製造することができる。
【００７６】
〔変形例〕
本発明を適用可能な実施形態は、上述した実施形態に限定されることなく、本発明の趣旨を逸脱しない範囲で適宜変更可能である。以下、幾つかの変形例を挙げる。以下に挙げる変形例は、可能な限り組み合わせてもよい。
【００７７】
〔変形例１〕
図２２〜図２４に示すように、半導体デバイス１〜３の何れかが上下逆に設けられていてもよい。
図２２に示すように、半導体デバイス３が上下逆に設けられている場合、半導体デバイス３の柱状導体３５の数、半導体デバイス２の柱状導体３５の数及びバンプ５の数が等しい。そして、半導体デバイス３の柱状導体３５と半導体デバイス２の柱状導体３５がバンプ５によって半田付けされている。また、バンプ６は、半導体デバイス３のコンタクト導体３０の上に形成されている。
【００７８】
図２３に示すように、半導体デバイス２が上下逆に設けられている場合、半導体デバイス３のコンタクト導体３０の数、半導体デバイス２のコンタクト導体３０の数及びバンプ５の数が等しい。そして、半導体デバイス３のコンタクト導体３０と半導体デバイス２のコンタクト導体３０がバンプ５によって半田付けされている。また、半導体デバイス２の柱状導体３５の数、半導体デバイス１の柱状導体３５の数及びバンプ４の数が等しい。そして、半導体デバイス２の柱状導体３５と半導体デバイス１の柱状導体３５がバンプ４によって半田付けされている。
【００７９】
図２４に示すように、半導体デバイス１が上下逆に設けられている場合、半導体デバイス２のコンタクト導体３０の数、半導体デバイス１のコンタクト導体３０の数及びバンプ４の数が等しい。そして、半導体デバイス２のコンタクト導体３０と半導体デバイス１のコンタクト導体３０がバンプ４によって半田付けされている。
【００８０】
図２２〜図２４に示された半導体装置１００Ａ，１００Ｂ，１００Ｃの製造方法は、半導体デバイス１，２，３を積み重ねる際に半導体デバイス１〜３の何れかを上下逆にすることを除いて、半導体装置１００の製造方法と同様である。
【００８１】
なお、スタックした半導体デバイスの段数が２や４以上の場合でも、これら全ての半導体デバイスの上下の向きが同じである必要はなく、何れかの半導体デバイスの上下の向きが他の半導体デバイスの向きと異なっていてもよい。
【００８２】
〔変形例２〕
半導体デバイス１の上面と半導体デバイス２の下面との間の隙間が充填材などによって充填されていてもよい。半導体デバイス２の上面と半導体デバイス３の下面との間の隙間についても同様である。
【００８３】
〔変形例３〕
バンプが、最下段の半導体デバイス１の下面（コンタクト導体３０）に形成されていてもよい。この場合、バンプは、最下段の半導体デバイス１のコンタクト導体３０に接合することになる。この場合、半導体装置１００は、その最下段の半導体デバイス１の下面がプリント基板に向けられた状態で、そのプリント基板に表面実装される。また、この場合、最下段の半導体デバイス１の複数のコンタクト導体３０は、下から見て、半導体チップ４０に重なるようにして格子状に配列されていてもよい。また、この場合、バンプ６が無くてもよい。
【００８４】
〔変形例４〕
半導体デバイス１，２，３の個片化を行った後に、半導体デバイス１，２，３を積み重ねて半田付けしてもよい。
【符号の説明】
【００８５】
１，２，３  半導体デバイス
４，５，６  バンプ
２０  多層配線板
２９  端子
３０  コンタクト導体
３１  保護層
３２  開口部
３５  柱状導体
４０  半導体チップ
５０  封止材
７２  外部接続用電極
８１  支持体
８２  バリアメタル層
８３  シード層
８６  厚膜レジスト
８７  開口部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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