(57)【要約】【課題】ドレイン電極とドレイン層とのコンタクト抵抗を低減できる半導体素子及び半導体素子の製造方法を提供する。【解決手段】半導体素子は、第１導電型のドレイン層と、ドレイン層上に形成された第１導電型のドリフト層と、ドリフト層上に選択的に形成された第２導電型のベース層と、ベース層上に選択的に形成された第１導電型のソース層と、ゲート絶縁膜を介して、ドリフト層、ベース層及びソース層に跨って形成されたゲート電極と、ベース層及びソース層に電気的に接続されたソース電極と、ドリフト層を貫通して、底部の少なくとも一部がドレイン層にまで達する第１のトレンチ内に形成され、ドレイン層と電気的に接続されたドレイン電極と、を備え、底部には、凹凸が形成されている。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１導電型のドレイン層と、
前記ドレイン層上に形成された第１導電型のドリフト層と、
前記ドリフト層上に選択的に形成された第２導電型のベース層と、
前記ベース層上に選択的に形成された第１導電型のソース層と、
ゲート絶縁膜を介して、前記ドリフト層、前記ベース層及び前記ソース層に跨って形成されたゲート電極と、
前記ベース層及び前記ソース層に電気的に接続されたソース電極と、
前記ドリフト層を貫通して、底部の少なくとも一部が前記ドレイン層にまで達する第１のトレンチ内に形成され、前記ドレイン層と電気的に接続されたドレイン電極と、
を備え、
前記底部には、凹凸が形成されていることを特徴とする半導体素子。
【請求項２】
前記底部には、複数の凹凸が規則的に形成されていることを特徴とする請求項１に記載の半導体素子。
【請求項３】
前記ゲート電極は、前記ソース層及び前記ドリフト層を貫通して、底部が前記ベース層にまで達する第２のトレンチ内に、前記ゲート絶縁膜を介して形成されていることを特徴とする請求項１又は請求項２に記載の半導体素子。
【請求項４】
前記ゲート電極は、前記ゲート絶縁膜を介して、前記ドリフト層、前記ベース層及び前記ソース層の表面に跨って形成されていることを特徴とする請求項１又は請求項２に記載の半導体素子。
【請求項５】
前記第１導電型がｎ型であり、前記第２導電型がｐ型であることを特徴とする請求項１乃至請求項４のいずれか１項に記載の半導体素子。
【請求項６】
前記第１導電型がｐ型であり、前記第２導電型がｎ型であることを特徴とする請求項１乃至請求項４のいずれか１項に記載の半導体素子。
【請求項７】
第１導電型のドレイン層上に第１導電型のドリフト層を形成する工程と、
前記ドリフト層上に選択的に第２導電型のベース層を形成する工程と、
前記ベース層上に選択的に第１導電型のソース層を形成する工程と、
ゲート絶縁膜を介して、前記ドリフト層、前記ベース層及び前記ソース層に跨ってゲート電極を形成する工程と、
前記ベース層及び前記ソース層に電気的に接続されたソース電極を形成する工程と、
底部が前記ドリフト層内にまで達する複数の第１のトレンチを形成する工程と、
前記複数の第１のトレンチを含む領域に等方性エッチングを行い、底部の少なくとも一部が前記ドレイン層にまで達するとともに、前記底部に凹凸を有する第２のトレンチを形成する工程と、
前記第２のトレンチ内にドレイン電極となる金属層を形成する工程と、
を有することを特徴とする半導体素子の製造方法。
【請求項８】
前記第２のトレンチの底部には、複数の凹凸が規則的に形成されていることを特徴とする請求項７に記載の半導体素子の製造方法。
【請求項９】
前記ソース層及び前記ドリフト層を貫通して、底部が前記ベース層にまで達する第３のトレンチを形成する工程をさらに有し、
前記ゲート電極は、該第３のトレンチ内に前記ゲート絶縁膜を介して形成されていることを特徴とする請求項７又は請求項８に記載の半導体素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体素子及び半導体素子の製造方法に関する。
【背景技術】
【０００２】
従来の半導体素子（例えば、ＭＯＳＦＥＴ）には、ドレイン電極のコンタクト抵抗を低減するために、ドレイン領域に複数の溝を形成した後、該複数の溝に金属膜を埋め込んでドレイン電極したものがある（例えば、特許文献１参照）。複数の溝に埋め込んだ金属膜をドレイン電極とすることで、ドレイン電極とドレイン層との接触面積が増大し、ドレイン電極とドレイン層とのコンタクト抵抗を低減することができる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平５−１１００７７号
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、半導体基板上に半導体素子を形成する場合、半導体基板上の位置によってプロセス条件にばらつきが生じるのが通常である。例えば、半導体基板上の位置によって、ドレイン層上に形成されるドリフト層の厚みやドライエッチング時のエッチングレートにばらつきがあると、トレンチの底部がドレイン層にまで到達せずに、該トレンチ内に形成されたドレイン電極とドリフト層とのコンタクト抵抗が増加してしまう虞がある。
【０００５】
本発明の実施形態は、縦型の半導体素子及びその製造方法において、ドレイン電極とドレイン層とのコンタクト抵抗を低減できる半導体素子及び半導体素子の製造方法を提供する。
【課題を解決するための手段】
【０００６】
実施形態の半導体素子は、第１導電型のドレイン層と、ドレイン層上に形成された第１導電型のドリフト層と、ドリフト層上に選択的に形成された第２導電型のベース層と、ベース層上に選択的に形成された第１導電型のソース層と、ゲート絶縁膜を介して、ドリフト層、ベース層及びソース層に跨って形成されたゲート電極と、ベース層及びソース層に電気的に接続されたソース電極と、ドリフト層を貫通して、底部の少なくとも一部がドレイン層にまで達する第１のトレンチ内に形成され、ドレイン層と電気的に接続されたドレイン電極と、を備え、底部には、凹凸が形成されている。
【図面の簡単な説明】
【０００７】
【図１】第１の実施形態に係る半導体素子の模式断面図である。
【図２】第１の実施形態に係る半導体素子の製造工程の説明図である。
【図３】第１の実施形態に係る半導体素子の製造工程の説明図である。
【図４】第１の実施形態に係る半導体素子の製造工程の説明図である。
【図５】第１の実施形態に係る半導体素子の製造工程の説明図である。
【図６】第１の実施形態に係る半導体素子の製造工程の説明図である。
【図７】第１の実施形態に係る半導体素子の製造工程の説明図である。
【図８】第１の実施形態に係る半導体素子の製造工程の説明図である。
【図９】トレンチパターンを示す図である。
【図１０】トレンチパターンを示す図である。
【図１１】第２の実施形態に係る半導体素子の模式断面図である。
【図１２】第２の実施形態に係る半導体素子の製造工程の説明図である。
【図１３】第２の実施形態に係る半導体素子の製造工程の説明図である。
【図１４】第２の実施形態に係る半導体素子の製造工程の説明図である。
【図１５】第２の実施形態に係る半導体素子の製造工程の説明図である。
【図１６】第２の実施形態に係る半導体素子の製造工程の説明図である。
【図１７】第２の実施形態に係る半導体素子の製造工程の説明図である。
【図１８】その他の実施形態に係る半導体素子の模式断面図である。
【発明を実施するための形態】
【０００８】
以下、図面を参照して、各実施形態について説明するが、半導体素子として縦型ＭＯＳＦＥＴを例に説明する。
【０００９】
（第１の実施形態）
図１は、第１の実施形態に係る半導体素子１００の模式断面図である。以下、図１を参照して、第１の実施形態に係る半導体素子１００の構造について説明する。なお、半導体素子１００には、大きく分けてゲート電極１７を形成する領域（以下、領域Ａと称する）と、ドレイン電極２１を形成する領域（以下、領域Ｂと称する）とを有する。
【００１０】
（半導体素子１００の構造）
第１の実施形態に係る半導体素子１００は、ドレイン層としてのｎ＋型半導体基板１１上に、ドリフト層としてのｎ−型エピタキシャル層１２、ベース層としてのｐ型不純物拡散層１３、ソース層としてのｎ＋型不純物拡散層１４が同順に積層された構成を有する。
【００１１】
さらに、半導体素子１００には、ｎ＋型不純物拡散層１４及びｐ型不純物拡散層１３を貫通して、底部がｎ−型エピタキシャル層１２内にまで達するトレンチ状の酸化膜１６及びゲート電極１７が設けられる。また、半導体素子１００には、底部がｎ−型エピタキシャル層１２とｎ＋型半導体基板１１との界面にまで達するトレンチ状のドレイン電極２１が設けられる。
【００１２】
ドレイン電極２１の底部には複数の凹凸が規則的に形成されており、ドレイン電極２１とｎ＋型半導体基板１１とが電気的に接触する面積がより広くなっている。すなわち、ドレイン電極２１とｎ＋型半導体基板１１とのコンタクト抵抗を効果的に低減できる形状となっている。
【００１３】
また、ドレイン電極２１の底部に複数の凹凸を規則的に形成しているため、ｎ−型エピタキシャル層１２の厚み等にばらつきがあってもドレイン電極２１とｎ＋型半導体基板１１とのコンタクト抵抗を確保することが容易となりプロセスウィンドウ（設計上の許容範囲）を広げることができる。なお、ドレイン電極２１の底部に形成された凹凸の高低差Ｌは、コンタクト抵抗を低減する観点から、１００ｎｍ以上とすることが好ましい。
【００１４】
ゲート電極１７上には、ゲート電極１７を覆う層間絶縁膜（例えば、酸化シリコン）１８が設けられる。また、ゲート電極１７間のｐ型不純物拡散層１３内には、ｐ＋型コンタクト層１９が設けられる。層間絶縁膜１８上及びｐ＋型コンタクト層１９上には、ｐ型不純物拡散層１３及びｎ＋型不純物拡散層１４と電気的に接続されるソース電極（例えば、アルミニウム）２０が設けられる。なお、ソース電極２０の材料がアルミニウムの場合、ソース電極２０下にバリアメタル（例えば、チタン系メタル（Ｔｉ、ＴｉＮ、ＴｉＷ））を設けることが好ましい。
【００１５】
（半導体素子１００の製造工程）
図２〜図８は、第１の実施形態に係る半導体素子１００の製造工程の説明図である。以下、図２〜図８を参照して半導体素子１００の製造工程について説明する。なお、図２〜図８において、領域Ａは、ゲート電極１７及びソース電極２０が形成される領域であり、領域Ｂは、トレンチ型のドレイン電極２１が形成される領域である。
【００１６】
初めに、図２に示すように、エピタキシャル成長法により、ｎ＋ 型半導体基板１１上にｎ−型エピタキシャル層１２を形成する。
【００１７】
次に、図３（ａ）に示すように、領域Ａ、領域Ｂともに熱酸化を行い、ｎ−型エピタキシャル層１２上に、バッファ酸化膜１５を形成する。その後、イオン注入法により、領域Ｂのｎ−型エピタキシャル層１２内に選択的にｐ型不純物（例えば、ボロン）を注入する。ｐ型不純物を注入後、熱拡散を行い、ｎ−型エピタキシャル層１２内にｐ型不純物拡散層（ベース層）１３を形成する。
【００１８】
さらに、イオン注入法により、ｐ型不純物拡散層１３内にｎ型不純物（例えば、リン）を注入する。ｎ型不純物を注入後、熱拡散を行い、ｐ型不純物拡散層１３内にｎ＋型不純物拡散層１４を形成する。
【００１９】
次に、図３（ｂ）に示すように、領域Ａ、領域ＢともにマスクＭ１（例えば、酸化シリコンや窒化シリコン）を形成し、該マスクＭ１をマスクにして、ＲＩＥにより、ｐ型不純物拡散層１３及びｎ＋型不純物拡散層１４を貫通し、底部がｎ−型エピタキシャル層１２にまで達するトレンチＴ１を形成する。
【００２０】
ＣＤＥ（ Chemical Dry Etching ），熱酸化等により、ｎ−型エピタキシャル層１２に発生したダメージ（結晶欠陥など）を回復させる。なお、ｎ−型エピタキシャル層１２に発生したダメージは、水素（Ｈ２）雰囲気中でアニール処理する手法でも良い。その後、バッファ酸化膜１５及びマスクＭ１を除去する。
【００２１】
次に、図４（ａ）に示すように、熱酸化法により、ｎ−型エピタキシャル層１２表面、ｎ＋型不純物拡散層１４表面及びトレンチＴ１の内面上に酸化膜１６を形成する。
【００２２】
次に、図４（ｂ）に示すように、ＬＰＣＶＤ法により、ｎ−型エピタキシャル層１２表面、ｎ＋型不純物拡散層１４表面及びトレンチＴ１内に、酸化膜１６を介して不純物を含んだ導電性ポリシリコン膜Ｐを形成する。次に、ＲＩＥにより、ポリシリコン膜Ｐをエッチバックする。このエッチバックにより、図５（ａ）に示すように、トレンチＴ１内には、導電性ポリシリコン膜からなるゲート電極１７が形成される。
【００２３】
次に、図５（ｂ）に示すように、ＣＶＤ法により、ｎ−型エピタキシャル層１２表面及びｎ＋型不純物拡散層１４上に、トレンチＴ１内のゲート電極１７を完全に覆う層間絶縁膜（例えば、酸化シリコン）１８を形成する。
【００２４】
次に、図６（ａ）に示すように、その後、領域Ａの層間絶縁膜１８をｎ＋型不純物拡散層１４まで到達する位置まで選択的に加工し、この領域Ａの選択的に加工した層間絶縁膜１８をマスクにして、ＲＩＥにより、エッチングを行い、ｎ＋型不純物拡散層１４を貫通して、その底部がｐ型不純物拡散層１３に到達するトレンチＴ２を形成する。
【００２５】
次に、図６（ｂ）に示すように、層間絶縁膜１８をマスクにしてイオン注入法により、ｐ型不純物拡散層１３内にｐ型不純物（例えば、ＢＦ２）を注入した後、熱拡散を行い、ｐ型不純物拡散層１３内にｐ＋型コンタクト層１９を形成する。
【００２６】
次に、図７（ａ）に示すように、領域Ｂの層間絶縁膜１８をマスクにして選択的にＲＩＥを行い、底部がｎ−型エピタキシャル層１２内に達する複数のトレンチＴ３を規則的に形成する。その後、領域Ｂのエピタキシャル層１２表層の酸化膜１６及び層間絶縁膜１８を選択的に除去する。
【００２７】
次に、図７（ｂ）に示すように、複数のトレンチＴ３に対してＣＤＥ（ Chemical Dry Etching ）などの等方性エッチングを行い、底部がｎ−型エピタキシャル層１２とｎ＋型半導体基板１１との界面に達するトレンチＴ４を形成する。
【００２８】
最後に、図８に示すように、領域Ａ及び領域ＢのトレンチＴ４内を完全に埋め込む金属膜（例えば、アルミ）を形成する。そして、この金属膜をパターニングし、ソース電極２０及びドレイン電極２１を形成する。なお、電極材がアルミニウムの場合、ソース電極２０及びドレイン電極２１下にバリアメタル（例えば、チタン系メタル（Ｔｉ、ＴｉＮ、ＴｉＷ））を設けることが好ましい。
【００２９】
（トレンチパターン）
図９（ａ）〜図１０（ｂ）は、図７（ａ）で説明した規則的に形成された複数のトレンチＴ３の上面図である。図９（ａ）〜図１０（ｂ）では、トレンチＴ３が形成された領域を無地（白地）で示し、トレンチＴ３が形成されていない領域を斜線で示している。なお、図９（ａ）〜図１０（ｂ）に示したトレンチパターンは、一例であり、ドレイン電極２１を形成する領域に複数のトレンチＴ３が形成されていればよい。
【００３０】
以上のように、第１の実施形態に係る半導体素子１００では、図９（ａ）〜図１０（ｂ）に示すように、ドレイン電極２１を形成する領域Ｂに複数のトレンチＴ３を規則的に形成し、その後トレンチＴ３に対してＣＤＥなどの等方性エッチングを行うことで底部に複数の凹凸が規則的に設けられたトレンチＴ４を形成し、このトレンチＴ４を金属材料で埋め込むことでドレイン電極２１を形成している。
【００３１】
このため、ドレイン電極２１の底部に複数の凹凸が規則的に形成され、ドレイン電極２１とｎ＋型半導体基板１１とが電気的に接触する面積が広くなり、ドレイン電極２１とｎ＋型半導体基板１１とのコンタクト抵抗を効果的に低減することができる。ドレイン電極２１の底部に凹凸を形成しているためｐ型不純物拡散層１３の厚み等にばらつきがあってもドレイン電極２１とｎ＋型半導体基板１１とのコンタクト抵抗を確保することが容易となりプロセスウィンドウ（設計上の許容範囲）を広げることが可能となる。なお、上述したように、ドレイン電極２１の底部に形成された凹凸の高低差Ｌは、コンタクト抵抗を低減する観点から、１００ｎｍ以上とすることが好ましい。
【００３２】
（第２の実施形態）
図１１は、第２の実施形態に係る半導体素子２００の断面模式図である。以下、図１１を参照して、第２の実施形態に係る半導体素子２００の構造について説明するが、図１で説明した構成と同じ構成については、同一の符号を付して重複した説明を省略する。
【００３３】
図１を参照して説明した第１の実施形態に係る半導体素子１００では、ソース電極２０は、ｎ＋型不純物拡散層１４を貫通してｐ型不純物拡散層１３にまで達するトレンチＴ２の底部に形成されたｐ＋型コンタクト層１９を介して、ベース層としてのｐ型不純物拡散層１３と電気的に接続され、トレンチＴ２の側面でソース層としてのｎ＋型不純物拡散層１４と電気的に接続される構造を有していた。
【００３４】
（半導体素子２００の構造）
図１１に示す第２の実施形態に係る半導体素子２００は、ｎ＋型不純物拡散層１４を貫通して、底部がｐ型不純物拡散層に達するｐ＋型コンタクト層を形成し、該ｐ＋型コンタクト層を介してベース層としてのｐ型不純物拡散層１３と電気的に接続され、ソース層としてのｎ＋型不純物拡散層１４とは、ｎ＋型不純物拡散層１４の表面で電気的に接続される構造を有している。その他の構造は、半導体素子１００と同じであるため重複した説明を省略する。
【００３５】
（半導体素子２００の製造工程）
図１２〜図１７（ｂ）は、第２の実施形態に係る半導体素子２００の製造工程の説明図である。以下、図１２〜図１７（ｂ）を参照して半導体素子２００の製造工程について説明する。なお、図２〜図８で説明した構成と同一の構成については、同一の符号を付す。
【００３６】
初めに、図１２に示すように、エピタキシャル成長法により、ｎ＋ 型半導体基板１１上にｎ−型エピタキシャル層１２を形成する。
【００３７】
次に、図１３（ａ）に示すように、領域Ａ、領域Ｂともに熱酸化を行い、ｎ−型エピタキシャル層１２上に、バッファ酸化膜１５を形成する。その後、イオン注入法により、領域Ｂのｎ−型エピタキシャル層１２内に選択的にｐ型不純物（例えば、ボロン）を注入する。ｐ型不純物を注入後、熱拡散を行い、ｎ−型エピタキシャル層１２内にｐ型不純物拡散層（ベース層）１３を形成する。
【００３８】
さらに、イオン注入法により、ｐ型不純物拡散層１３内にｎ型不純物（例えば、リン）を注入する。ｎ型不純物を注入後、熱拡散を行い、ｐ型不純物拡散層１３内にｎ＋型不純物拡散層１４を形成する。さらに、イオン注入法により、ｎ＋型不純物拡散層１４内にＰ型不純物（例えば、ボロン）を注入する。ｐ型不純物を注入後、熱拡散を行い、ｎ＋型不純物拡散層１４内にｐ＋型コンタクト層１９を形成する。
【００３９】
次に、図１３（ｂ）に示すように、領域Ａ、領域ＢともにマスクＭ１（例えば、酸化シリコンや窒化シリコン）を形成し、該マスクＭ１をマスクにして、ＲＩＥにより、ｐ型不純物拡散層１３及びｎ＋型不純物拡散層１４を貫通し、底部がｎ−型エピタキシャル層１２にまで達するトレンチＴ１を形成する。
【００４０】
ＣＤＥ（ Chemical Dry Etching ）、熱酸化等により、ｎ−型エピタキシャル層１２に発生したダメージ（結晶欠陥など）を回復させる。なお、ｎ−型エピタキシャル層１２に発生したダメージは、水素（Ｈ２）雰囲気中でアニール処理する手法でも良い。その後、バッファ酸化膜１５及びマスクＭ１を除去する。
【００４１】
次に、図１４（ａ）に示すように、熱酸化法により、ｎ−型エピタキシャル層１２表面、ｎ＋型不純物拡散層１４表面及びトレンチＴ１の内面上に酸化膜１６を形成する。
【００４２】
次に、図１４（ｂ）に示すように、ＬＰＣＶＤ法により、ｎ−型エピタキシャル層１２表面、ｎ＋型不純物拡散層１４表面及びトレンチＴ１内に、酸化膜１６を介して不純物を含んだ導電性ポリシリコン膜Ｐを形成する。次に、ＲＩＥにより、ポリシリコン膜Ｐをエッチバックする。このエッチバックにより、図１５（ａ）に示すように、トレンチＴ１内には、導電性ポリシリコン膜からなるゲート電極１７が形成される。
【００４３】
次に、図１５（ｂ）に示すように、ＣＶＤ法により、ｎ−型エピタキシャル層１２表面及びｎ＋型不純物拡散層１４上に、トレンチＴ１内のゲート電極１７を完全に覆う層間絶縁膜（例えば、酸化シリコン）１８を形成する。
【００４４】
次に、図１６（ａ）に示すように、その後、領域Ａの層間絶縁膜１８及び酸化膜１６をｎ＋型不純物拡散層１４及びｐ＋型コンタクト層１９まで到達する位置まで選択的に加工する。
【００４５】
次に、図１６（ｂ）に示すように、領域Ｂの層間絶縁膜１８をマスクにして選択的にＲＩＥを行い、底部がｎ−型エピタキシャル層１２内に達する複数のトレンチＴ３を規則的に形成する。その後、領域Ｂのエピタキシャル層１２表層の酸化膜１６及び層間絶縁膜１８を選択的に除去する。
【００４６】
次に、図１７（ａ）に示すように、複数のトレンチＴ３に対してＣＤＥ（ Chemical Dry Etching ）などの等方性エッチングを行い、底部がｎ−型エピタキシャル層１２とｎ＋型半導体基板１１との界面に達するトレンチＴ４を形成する。
【００４７】
最後に、図１７（ｂ）に示すように、領域Ａ及び領域ＢのトレンチＴ４内を完全に埋め込む金属膜（例えば、アルミ）を形成する。そして、この金属膜をパターニングし、ソース電極２０及びドレイン電極２１を形成する。なお、電極材がアルミニウムの場合、ソース電極２０及びドレイン電極２１下にバリアメタル（例えば、チタン系メタル（Ｔｉ、ＴｉＮ、ＴｉＷ））を設けることが好ましい。
【００４８】
上記のように製造された第２の実施形態に係る半導体素子２００が有する効果は、第１の実施形態に係る半導体素子１００の効果と同じである。
【００４９】
（その他の実施形態）
以上のように、本発明のいくつかの実施形態について説明したが、上記実施形態は、例として提示したものであり、発明の範囲を限定することを意図するものではない。上記実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を変更しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態や変形が、発明の範囲や要旨に含まれるのと同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【００５０】
例えば、上記第１，第２の実施形態では、半導体素子として、ゲート電極１７をトレンチ形状とするトレンチゲート型の縦型ＭＯＳＦＥＴを例に説明したが、図１８に示すプレーナゲート型の縦型ＭＯＳＦＥＴとしてもよい。このような構造とした場合でも、第１の実施形態に係る半導体素子１００と同じ効果を得ることができる。なお、図１８では、図１で説明した構成と同一の機能を有する構成には、同一の符号を付している。
【００５１】
また、図１、図１１、図１８を参照して説明した半導体素子（ＭＯＳＦＥＴ）では、ｎ型チャネルを有する縦型ＭＯＳＦＥＴを例に説明したが、ｐ型チャネルを有する縦型ＭＯＳＦＥＴとしてもよい。
【符号の説明】
【００５２】
１１…ｎ＋型半導体基板、１２…ｎ−エピタキシャル層、１３…ｐ型不純物拡散層、１４…ｎ＋型不純物拡散層、１５…バッファ酸化膜、１６…ゲート酸化膜、１７…ゲート電極、１８…層間絶縁膜、１９…ｐ＋型コンタクト層、２０…ソース電極、２１…ドレイン電極、１００，２００…半導体素子、Ｍ１…マスク、Ｔ１〜Ｔ４…トレンチ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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