(57)【要約】【課題】オフ状態での抵抗が極めて高いトランジスタをスイッチング素子としてメモリセルを構成すれば、例えば、１０年以上もの長期にわたりデータを保持できる。その一方で、例えば、トランジスタの特性等により１年しかデータを保持できないメモリセルも同時に作製される。そのようなメモリセルは早期に不良メモリセルとして排除する手段が必要とされるが、従来の検査では判別する手段がなかった。【解決手段】メモリセルのトランジスタのゲートの電位を通常の保持に使用する電位ＶＧＬとそのトランジスタのしきい値Ｖｔｈの間の所定の電位ＶＧＭに保持する。この状態で所定の時間保持すれば、電位ＶＧＬで１０年保持したものと同様の状態となるので、この時点でデータの保持が不十分なメモリセルは、通常の使用でもデータを１０年間保持できないと判断できる。【選択図】図３
2012079401.tif 000002
【特許請求の範囲】
【請求項１】
少なくとも１つの容量素子と前記容量素子にソースもしくはドレインの一方が接続するトランジスタとを有するメモリセルを複数有する半導体メモリ装置において、
前記メモリセルの容量素子に電荷を蓄積する第１過程と、
前記第１過程の後、前記トランジスタのゲートの電位を保持電位と前記トランジスタのしきい値の間にある所定の電位に保った状態で所定の時間、保持する第２過程と、
前記第２過程の後、容量素子に蓄積された電荷量を測定する第３過程と、
を有することを特徴とする半導体メモリ装置の検査方法。
【請求項２】
少なくとも１つの容量素子とその容量素子にソースが接続するトランジスタとを有するメモリセルを複数有する半導体メモリ装置であって、前記トランジスタのゲートの電位を保持電位と前記トランジスタのしきい値の間にある電位にするために、外部より前記電位を供給するためのパッドを有することを特徴とする半導体メモリ装置。
【請求項３】
請求項１あるいは２の一において、前記トランジスタはＮチャネル型であることを特徴とする半導体メモリ装置あるいはその検査方法。
【請求項４】
請求項１乃至３のいずれか一において、メモリセルには、さらに１つ以上の第２トランジスタを有し、前記容量素子と接続する前記トランジスタのソースもしくはドレインの一方は前記第２トランジスタのゲートと接続することを特徴とする半導体メモリ装置あるいはその検査方法。
【請求項５】
請求項１乃至４のいずれか一において、前記トランジスタは酸化物半導体を有することを特徴とする半導体メモリ装置あるいはその検査方法。
【請求項６】
請求項１、３乃至５のいずれか一において、前記第３過程により、電荷量が基準に満たないと判断されたメモリセルは、予備のメモリセルに差し替えられることを特徴とする半導体メモリ装置の検査方法。
【請求項７】
請求項１乃至６のいずれか一において、半導体メモリ装置はＮＡＮＤ型であることを特徴とする半導体メモリ装置あるいはその検査方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体を用いたメモリ装置に関する。
【背景技術】
【０００２】
半導体を用いたメモリ装置には多くの種類がある。例えば、ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）やスタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）、電子的消去可能プログラマブル・リード・オンリー・メモリ（ＥＥＰＲＯＭ）やフラッシュメモリ等である。
【０００３】
ＤＲＡＭはメモリセルに設けたキャパシタに電荷を保持することにより、データを記憶する。しかしながら、現在、市販されているＤＲＡＭでは、スイッチングに用いるトランジスタはオフ状態であっても、わずかにソースとドレイン間にリーク電流が生じるため、データは比較的短時間で失われる。そのため、一定周期（一般的には数十ミリ秒に一度）でデータを再書き込み（リフレッシュ）する必要がある。
【０００４】
また、ＳＲＡＭはフリップフロップ回路の双安定状態を用いてデータを保持する。ＳＲＡＭのフリップフロップ回路には、通常、ＣＭＯＳインバータを用いるが、ひとつのメモリセルに６つのトランジスタを用いるため、集積率がＤＲＡＭより低くなる。また、電源が供給されないとデータが失われてしまう。
【０００５】
一方、ＥＥＰＲＯＭやフラッシュメモリは、フローティングゲートと呼ばれるものを、チャネルとゲートの間に設け、フローティングゲートに電荷を蓄えることにより、データを保持する。本明細書では、特に、ＥＥＰＲＯＭやフラッシュメモリ等、フローティングゲートを有するメモリを、フローティングゲート型不揮発性メモリ（ＦＧＮＶＭ）という。フローティングゲートに蓄えられた電荷は、トランジスタへの電源が途絶えた後でも保持されるので、これらのメモリは不揮発性メモリと呼ばれる。フラッシュメモリに関しては、例えば、特許文献１を参照するとよい。
【０００６】
ＦＧＮＶＭでは、多段階のデータを１つのメモリセルに保存できるので、記憶容量を大きくできる。加えて、ＮＡＮＤ型フラッシュメモリはコンタクトホールの数を大幅に減らせるため、ある程度まで集積度を高めることができる。
【０００７】
しかしながら、ＦＧＮＶＭは、フローティングゲートへの電荷の注入や除去の際に高い電圧を必要とし、また、そのせいもあってゲート絶縁膜の劣化が避けられず、無制限に書き込みや消去を繰り返せなかった。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開昭５７−１０５８８９号公報
【特許文献２】米国特許公開２００５／０１９９８７９号公報
【特許文献３】米国特許公開２００７／０１９４３７９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
上述のように従来の半導体メモリ装置は一長一短があり、実際のデバイスで必要とされる要件全てを満たすものはなかった。半導体メモリ装置において求められる特徴はいくつかある。例えば、低消費電力、書き換え回数等である。消費電力が大きいと、電源を供給するための装置を大きくしなければならず、また、バッテリでの駆動時間が短くなる。さらに、半導体素子の発熱により、素子の特性が劣化し、さらには、回路が破壊される場合もある。また、半導体メモリ装置においては、書き換え回数の制限がないことが好ましく、１０億回以上の書き換えができることが望まれる。
【００１０】
従来のＤＲＡＭはシリコン半導体を用いるためにリーク電流が大きく、そのため、１秒間に何十回ものデータのリフレッシュをおこなっているため消費電力の点で難があった。一方、ＳＲＡＭでは、１つのメモリセルに６つのトランジスタを有するため集積度を上げられないという別の問題がある。また、ＦＧＮＶＭにおいては消費電力の点では問題はなかったが、書き換え回数が１０万回以下に制限されていた。
【００１１】
本発明では、データが長期間にわたって確実に保存される信頼性の高い半導体メモリ装置を提供することと、そのための半導体メモリ装置の検査方法を提供することを課題とする。
【００１２】
また、本発明では、新規の半導体装置（特に、半導体メモリ装置）を提供することを課題とする。また、新規の半導体装置の検査方法（特に、半導体メモリ装置の検査方法）を提供することを課題とする。さらに、新規の半導体装置の作製方法（特に、半導体メモリ装置の作製方法）を提供することを課題とする。また、新規の半導体装置の駆動方法（特に、半導体メモリ装置の駆動方法）を提供することを課題とする。本発明では以上の課題の少なくとも１つを解決する。
【課題を解決するための手段】
【００１３】
以下、本発明の説明をおこなうが、本明細書で用いる用語について簡単に説明する。まず、トランジスタのソースとドレインは、構造や機能が同じもしくは同等である、また、仮に構造が異なっていたとしても、それらに印加される電位やその極性が一定でない、等の理由から、本明細書では、いずれか一方をソースと呼んだ場合には、便宜上、他方をドレインと呼ぶこととし、特に区別しない。したがって、本明細書においてソースとされているものをドレインと読み替えることも可能である。
【００１４】
また、本明細書では、「（マトリクスにおいて）直交する」とは、直角に交差するという意味だけではなく、物理的にはその他の角度であっても最も簡単に表現した回路図において直交する、という意味であり、「（マトリクスにおいて）平行である」とは、２つの配線が物理的には交差するように設けられていても、最も簡単に表現した回路図において平行である、という意味である。
【００１５】
さらに、明細書においては、「接続する」と表現される場合であっても、現実の回路においては、物理的な接続部分がなく、配線が延在しているだけの場合のこともある。例えば、一本の配線が複数のトランジスタのゲートを兼ねている場合もある。その場合、回路図では、一本の配線からゲートに何本もの分岐が生じるように書かれることもある。本明細書では、そのような場合でも、「配線がゲートに接続する」という表現を用いることがある。
【００１６】
本発明の態様の一は、少なくとも１つの容量素子とその容量素子にソースが接続するトランジスタとを有するメモリセルを複数有する半導体メモリ装置において、メモリセルの容量素子に電荷を蓄積する第１過程と、第１過程の後、トランジスタのゲートの電位を通常の保持に使用する電位とトランジスタのしきい値の間にある所定の電位に保った状態で所定の時間、保持する第２過程と、第２過程の後、容量素子に蓄積された電荷量を測定する第３過程とを有することを特徴とする半導体メモリ装置の検査方法である。
【００１７】
本発明の態様の一は、少なくとも１つの容量素子とその容量素子にソースが接続するトランジスタとを有するメモリセルを複数有する半導体メモリ装置であって、トランジスタのゲートの電位を通常の保持に使用する電位とトランジスタのしきい値の間にある所定の電位にするために、外部よりその電位を供給するためのパッドを有することを特徴とする半導体メモリ装置である。
【００１８】
上記において、トランジスタのドレインはデータ信号が送られる配線（例えば、ビット線）に、ゲートは行選択信号の送られる配線（例えば、ワード線）に接続されていることが好ましい。
【００１９】
さらに、上記において、トランジスタはＮチャネル型であってもよい。そして、このトランジスタはゲートの電位を適切なものとするとき、ソースとドレイン間の抵抗が１×１０１８Ω以上であるとよく、１×１０２４Ω以上であることがより好ましい。あるいは、ゲートの電位を適切なものとするとき、ソースとドレイン間を流れる電流（ドレイン電流）が１×１０−１８Ａ以下であるとよく、１×１０−２４Ａ以下であることがより好ましい。
【００２０】
また、メモリセルには、さらに１つ以上のトランジスタ（素子トランジスタ）を有し、容量素子と接続するトランジスタのソースは素子トランジスタのゲートと接続してもよい。
【００２１】
また、上記において、第３過程により、電荷量が基準に満たないと判断されたメモリセルは、予備のメモリセルに差し替えられる措置が取られてもよい。
【００２２】
また、素子トランジスタの少なくとも１つは、単結晶半導体より形成されていることが好ましい。単結晶半導体としては、単結晶シリコン、単結晶ゲルマニウム、単結晶シリコンゲルマニウム、単結晶ガリウム砒素等、公知の材料を用いることができる。
【００２３】
近年、発見されたワイドギャップ酸化物半導体（特許文献２、３参照）では、熱励起によるキャリアが極めて少ないため、ドナーやアクセプターの濃度（本明細書では、ドナーやアクセプターとなりうる元素等のうち、イオン化したものの濃度を言う。したがって、ドナーやアクセプターに由来するキャリア濃度と同義である）を、例えば、１×１０１４ｃｍ−３以下というように可能な限り低減することで、ソースとドレイン間の抵抗を従来のシリコン半導体では考えられないような高い値とすること、あるいは、ドレイン電流を従来のシリコン半導体では考えられないような低い値とすることも可能である。
【００２４】
そのような半導体を用いたトランジスタと容量素子とを組み合わせ、トランジスタをスイッチング素子に用いて容量素子に電荷を蓄積する回路を形成すれば、例えば、１０年以上もの長期間にわたり電荷を保持することが可能となる。
【００２５】
例えば、ゲートの電位をある特定の値としたときにソースドレイン間の抵抗が１×１０２４Ωとなるトランジスタと容量１×１０−１５Ｆの容量素子とで回路を構成した場合、その時定数は１×１０９秒、すなわち、約３２年である。このことは、容量素子に蓄えられている電荷が初期の量の約３７％まで減少するのに３２年かかるということであり、１０年経過時でも、初期の量の約７３％が保持されているということでもある。
【００２６】
このような回路でメモリセル、あるいはメモリ装置を作製すれば、極めて長期間にわたってデータを保持でき、かつ、そのための消費電力を十分に低くできる。
【００２７】
しかしながら、全てのトランジスタがこのような特性を示すわけではない。データ保持の際のトランジスタの抵抗が正常なものの１／１０であったり、データを書き込む際のトランジスタの抵抗が高かったり（オン電流が小さかったり）、容量素子の大きさや誘電体の厚さが正常なものと異なっているために、容量素子に十分な量の電荷を蓄積できないことがある。このようにトランジスタや容量素子に問題がある場合は早期にそれを発見することが必要である。
【００２８】
トランジスタや容量素子が明らかに動作しないという場合は、極めて短時間に発見できる。しかしながら、上記のような理由のために、電荷を保持する期間が正常なものよりやや短いというような場合は、発見することは容易でない。というのもそのことが発覚するには少なくとも１年以上の期間を経過しなければならないからである。
【００２９】
現実には半導体装置の検査は、製造後、それほど時間をかけないで終了することが求められる。製造後、何ヶ月も検査に要するということは、製造コストの著しい上昇を招く。また、そのような不良を排除しないで出荷した場合、データを保持して１０年経過したときに、いくつかのデータが失われているという問題を生じる。すなわち、半導体メモリ装置としての信頼性が低下する。従来は、このような問題に対して有効な対策はなかった。
【００３０】
ところで、ワイドギャップ酸化物半導体を用いて作製されたＮチャネル型トランジスタのゲートの電位（ＶＧ）とドレイン電流（ＩＤ）の関係（ＩＤ−ＶＧ曲線）は、図２に示すようなものとなる。現実には、１×１０−１３Ａ以下の電流値の測定は困難であるので、図２に示すものは、数値計算の結果をわかりやすく図示したものである。
【００３１】
なお、Ｐチャネル型トランジスタであれば、特性は図２の縦軸に対称なものとなることは当業者であれば容易に理解される。以下では、Ｎチャネル型トランジスタについてのみ記述するが、Ｐチャネル型トランジスタについても同様に適用できる。
【００３２】
例えば、ゲートの電位をＶＧＬとすると、ドレイン電流は１×１０−２４Ａとなり、ゲートの電位をＶＧＨとすると、ドレイン電流は１×１０−５Ａとなる。したがって、トランジスタをオン状態にして、容量素子に電荷を蓄積するにはゲートの電位をＶＧＨとし、トランジスタの絶縁性を高めて容量素子の電荷を保持するにはゲートの電位をＶＧＬとするとよい。
【００３３】
また、トランジスタの特性を示す値として、しきい値（Ｖｔｈ）があるが、ＶＧＨはしきい値より高い値を使用する。そして、しきい値より低い領域（図２においてＡで示す部分）では、ドレイン電流が急激に低下する。この傾きは、トランジスタの特性のひとつで、サブスレショルド値（Ｓ値）と呼ばれ、ドレイン電流が１桁減少するのに必要なゲートの電位の低下量で定義される。
【００３４】
特に、ドナーやアクセプターの量が検出できない程度に低く、かつ、薄膜状の酸化物半導体を使用したトランジスタでは、物理的な下限（室温で５９ｍＶ／ｄｅｃａｄｅ）に極めて近い値が得られる。例えば、Ｓ値が６０ｍＶ／ｄｅｃａｄｅであれば、ゲートの電位をＶＧＬより０．５４Ｖだけ高い電位ＶＧＭとすれば、ドレイン電流は１０億倍の１×１０−１５Ａ、ソースドレイン間の抵抗は１０億分の１となる。
【００３５】
もし、ゲートの電位をＶＧＭとして、容量素子の電荷を保持したとすると、正常な回路の時定数は１秒である。０．３秒経過後でも、当初の電荷量の７４％が保持されている。もし、正常な回路の１／１０の期間しか電荷を保持できない回路であれば、０．１秒後には電荷量は初期の約３７％となり、０．３秒後には当初の電荷量の５％が残っているのみである。
【００３６】
すなわち、ゲートの電位を通常の保持のときに使用する電位としきい値の間の適切な電位とすることで、トランジスタの抵抗を下げることができ、容量素子の電荷を流出しやすくし、通常であれば１０年以上かかる現象をより短い期間で実現できる。すなわち、加速試験を実施できる。上記のように０．３秒後の電荷量を比較して、良品か不良かを判別することで、通常の使用において、良品となるか不良となるかをも判断できる。
【００３７】
上記の例は、ＶＧＭを（ＶＧＬ＋０．５４）［Ｖ］としたが、これは、Ｓ値が６０ｍＶ／ｄｅｃａｄｅという前提でのものある。Ｓ値はさまざまな要因で変動するものであるので、ＶＧＭもそれに応じた値を設定する必要がある。また、保持する時間によっても、適切なＶＧＭの値は変動する。上記の例では、保持する期間を０．３秒としたが、例えば、ＶＧＭを（ＶＧＬ＋０．４２）［Ｖ］とすれば、保持する期間を３０秒とすることができる。
【００３８】
また、容量素子の容量によっても適切なＶＧＭの値は変動する。例えば、容量素子の容量が１×１０−１５Ｆであれば、ドレイン電流が１×１０−１６Ａ以上１×１０−１４Ａ以下となるようなＶＧＭを設定するとよく、容量素子の容量が１×１０−１２Ｆであれば、ドレイン電流が１×１０−１３Ａ以上１×１０−１１Ａ以下となるようなＶＧＭを設定するとよい。さらに、適切なＶＧＭの値は、通常の使用で目的とする（保証する）保存期間によっても変動する。
【発明の効果】
【００３９】
上記の態様のいずれかを採用することにより、前記課題の少なくとも１つを解決できる。なお、上記の態様の半導体メモリ装置は、ＦＧＮＶＭで書き込みや消去の際に必要な高い電圧を必要としない上、書き換え回数の制限がないという特徴も有する。
【００４０】
また、上記に示された態様は、これまでの技術思想にない新規の半導体装置（特に、半導体メモリ装置）であり、また、これまでの技術思想にない新規の半導体装置の検査方法（特に、半導体メモリ装置の検査方法）である。それらは、省電力や高い集積度といった特徴を呈する。
【００４１】
上記に示した態様のそれぞれは、上記に示した効果の少なくとも１つを奏する。いうまでもなく、上記に示した態様のそれぞれが、上記に示した効果の全てを奏する必要はない。また、本発明の開示する態様を上記の態様のみに限定して解釈すべきではなく、以下の実施の形態で、さらに多様な本発明の態様を開示する。それらは、上記に示した課題の少なくとも１つを解決する。
【図面の簡単な説明】
【００４２】
【図１】半導体メモリセルの例を示す図である。
【図２】トランジスタの特性を説明する図である。
【図３】半導体メモリ装置の検査方法の例を説明する図である。
【図４】半導体メモリ装置の検査方法の例を説明する図である。
【図５】半導体メモリ装置の例を説明する図である。
【図６】半導体メモリ装置の例を説明する図である。
【図７】半導体メモリ装置の例を説明する図である。
【図８】半導体メモリ装置の例を説明する図である。
【図９】半導体メモリ装置を用いた電子機器の例を示す図である。
【図１０】半導体メモリ装置の例を説明する図である。
【図１１】半導体メモリ装置の検査方法の例を説明する図である。
【発明を実施するための形態】
【００４３】
以下、実施の形態について図面を参照しながら説明する。但し、実施の形態は多くの異なる態様で実施することが可能であり、趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は、以下の実施の形態の記載内容に限定して解釈されるものではない。
【００４４】
また、以下の実施の形態で開示される構造や条件等の項目は、他の実施の形態においても適宜、組み合わせることができる。なお、以下に説明する構成において、同様のものを指す符号は異なる図面間で共通の符号を用いて示し、同一部分又は同様な機能を有する部分の詳細な説明は省略することもある。なお、以下に記す符号において、符号の後のアンダーバー（＿）に続けて、数字もしくは文字列を記す場合（例えば、”ワード線１０４＿ｎ”）、その数字もしくは文字列は行や列を示すものである。
【００４５】
（実施の形態１）
本実施の形態で使用するメモリセルの回路図を図１（Ａ）に示す。図１（Ａ）に示すメモリセル１００は、トランジスタ１０１と容量素子１０２とを有し、トランジスタのソースは容量素子の電極に接続されている。
【００４６】
トランジスタ１０１としては、端子Ｂ（トランジスタ１０１のゲート）を適切な電位ＶＧＬとした際のドレイン電流ＩＤが１×１０−１８Ａ以下、好ましくは、１×１０−２１Ａ以下、より好ましくは１×１０−２４Ａ以下となるものを用いるとよい。例えば、図２に示されるような特性のものを用いるとよい。
【００４７】
そのようなトランジスタは、例えば、ドナーあるいはアクセプター濃度が１×１０１４ｃｍ−３以下、好ましくは、１×１０１１ｃｍ−３以下で、バンドギャップが２．５電子ボルト以上、好ましくは３．０電子ボルト以上４．０電子ボルト以下の材料を用いることにより得られる。例えば、各種酸化物半導体を用いればよい。なお、実用的なトランジスタを構成する目的からは、電界効果移動度が５ｃｍ２／Ｖｓ以上、好ましくは、１０ｃｍ２／Ｖｓ以上であることが必要である。
【００４８】
上記の目的のためには、少なくともインジウム（Ｉｎ）あるいは亜鉛（Ｚｎ）を含む酸化物半導体を用いることが好ましい。特に、ＩｎとＺｎ双方を含むことがより好ましい。また、該酸化物を用いたトランジスタの電気特性のばらつきを減らすためのスタビライザーとして、それらに加えてガリウム（Ｇａ）を有することが好ましい。また、スタビライザーとしてスズ（Ｓｎ）を有することが好ましい。また、スタビライザーとしてハフニウム（Ｈｆ）を有することが好ましい。また、スタビライザーとしてアルミニウム（Ａｌ）を有することが好ましい。
【００４９】
また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）のいずれか一種あるいは複数種を有してもよい。
【００５０】
例えば、酸化物半導体として、酸化インジウム、酸化スズ、酸化亜鉛、二元系金属の酸化物であるＩｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物を用いることができる。
【００５１】
なお、ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物とは、ＩｎとＧａとＺｎを主成分として有する酸化物という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧａとＺｎ以外の金属元素が入っていてもよい。
【００５２】
また、酸化物半導体として、ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０、且つ、ｍは整数でない）で表記される材料を用いてもよい。なお、Ｍは、Ｇａ、Ｆｅ、Ｍｎ及びＣｏから選ばれた一の金属元素または複数の金属元素を示す。また、酸化物半導体として、Ｉｎ２ＳｎＯ５（ＺｎＯ）ｎ（ｎ＞０、且つ、ｎは整数）で表記される材料を用いてもよい。
【００５３】
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）あるいはＩｎ：Ｇａ：Ｚｎ＝２：２：１（＝２／５：２／５：１／５）の原子比のＩｎ−Ｇａ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いることができる。あるいは、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）、Ｉｎ：Ｓｎ：Ｚｎ＝２：１：３（＝１／３：１／６：１／２）あるいはＩｎ：Ｓｎ：Ｚｎ＝２：１：５（＝１／４：１／８：５／８）の原子比のＩｎ−Ｓｎ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いるとよい。
【００５４】
しかし、これらに限られず、必要とする半導体特性（移動度、しきい値、ばらつき等）に応じて適切な組成のものを用いればよい。また、必要とする半導体特性を得るために、キャリア濃度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間結合距離、密度等を適切なものとすることが好ましい。
【００５５】
例えば、Ｉｎ−Ｓｎ−Ｚｎ系酸化物では比較的容易に高い移動度が得られる。しかしながら、Ｉｎ−Ｇａ−Ｚｎ系酸化物でも、バルク内欠陥密度を下げることにより移動度を上げることができる。
【００５６】
なお、例えば、Ｉｎ、Ｇａ、Ｚｎの原子数比がＩｎ：Ｇａ：Ｚｎ＝ａ：ｂ：ｃ（ａ＋ｂ＋ｃ＝１）である酸化物の組成が、原子数比がＩｎ：Ｇａ：Ｚｎ＝Ａ：Ｂ：Ｃ（Ａ＋Ｂ＋Ｃ＝１）の酸化物の組成の近傍であるとは、ａ、ｂ、ｃが、
（ａ―Ａ）２＋（ｂ―Ｂ）２＋（ｃ―Ｃ）２≦ｒ２
を満たすことをいい、ｒは、例えば、０．０５とすればよい。他の酸化物でも同様である。
【００５７】
酸化物半導体は単結晶でも、非単結晶でもよい。後者の場合、アモルファスでも、多結晶でもよい。また、アモルファス中に結晶性を有する部分を含む構造でも、非アモルファスでもよい。
【００５８】
アモルファス状態の酸化物半導体は、比較的容易に平坦な表面を得ることができるため、これを用いてトランジスタを作製した際の界面散乱を低減でき、比較的容易に、比較的高い移動度を得ることができる。
【００５９】
また、結晶性を有する酸化物半導体では、よりバルク内欠陥を低減することができ、表面の平坦性を高めればアモルファス状態の酸化物半導体以上の移動度を得ることができる。表面の平坦性を高めるためには、平坦な表面上に酸化物半導体を形成することが好ましく、具体的には、平均面粗さ（Ｒａ）が１ｎｍ以下、好ましくは０．３ｎｍ以下、より好ましくは０．１ｎｍ以下の表面上に形成するとよい。
【００６０】
なお、Ｒａは、ＪＩＳ  Ｂ０６０１で定義されている中心線平均粗さを面に対して適用できるよう三次元に拡張したものであり、「基準面から指定面までの偏差の絶対値を平均した値」と表現できる。Ｒａは原子間力顕微鏡（ＡＦＭ：Ａｔｏｍｉｃ  Ｆｏｒｃｅ  Ｍｉｃｒｏｓｃｏｐｅ）にて評価可能である。
【００６１】
図１（Ａ）に示すメモリセル１００の動作について、図１（Ａ）、図３（Ａ）および図３（Ｂ）を用いて説明する。データは、容量素子１０２に蓄積される電荷という形で保持される。初期においては、端子Ａの電位はＶＤＬに、端子Ｂの電位はＶＧＬに、それぞれ保たれている。ここで、電位ＶＧＬは通常の使用でデータを保持するときに使用されるので保持電位ともいう。また、端子Ｃは適切な電位（例えば、接地電位）に保たれている。このとき、トランジスタ１０１のソースＤの電位はＶＤＬであるとする。
【００６２】
データを書き込む際には、端子Ａにデータに応じた電位を与える。ここでは、例えば、電位ＶＤＨ（＞ＶＤＬ）を与えるものとする。また、端子Ｂにトランジスタ１０１のしきい値Ｖｔｈ以上の電位、例えば、（Ｖｔｈ＋ＶＤＨ）以上の電位ＶＧＨを与える。すると、容量素子１０２に電荷が蓄積され、図３（Ａ）に示すように、トランジスタ１０１のソースＤの電位がＶＤＬからＶＤＨに上昇する。
【００６３】
データを保持する際には、初期状態と同様に端子Ａの電位をＶＤＬに、端子Ｂの電位をＶＧＬに保つ（図３（Ｂ）参照）。この条件ではトランジスタ１０１のソースドレイン間の抵抗は極めて高く、例えば、容量素子１０２の容量を１×１０−１５Ｆ、トランジスタ１０１のソースドレイン間の抵抗を１×１０２４Ωとすると、１０年経過後も、容量素子１０２には、初期の電荷の約７４％が残っている。
【００６４】
データを読み出す際には、端子Ａの電位をＶＤＬに保った状態で、端子Ｂの電位をＶＧＨとする。すると、容量素子１０２に蓄積されていた電荷が端子Ａに移動し、端子Ａの電位が変動する。この電位の変動が基準以上か否かで保存されていたデータを知ることができる。このように、読み出しの際に蓄積していた電荷が失われるので、読み出し後は、再度、書き込みをおこなう必要がある。
【００６５】
このようなメモリセル１００を有する半導体メモリ装置は図５に示すようなものとなる。ここでは、半導体メモリ装置のうち、第ｎ行第ｍ列から第（ｎ＋２）行第（ｍ＋１）列までの６つのメモリセルについてのみ示す。各メモリセル１００は、図１（Ａ）に示したようにトランジスタ１０１と容量素子１０２を有する。
【００６６】
また、各行のトランジスタ１０１のゲートはワード線１０４＿ｎ、１０４＿ｎ＋１、１０４＿ｎ＋２に接続し、各列のトランジスタ１０１のドレインはビット線１０５＿ｍ、１０５＿ｍ＋１に接続する。ビット線１０５＿ｍ、１０５＿ｍ＋１は、その一端で、それぞれ、センスアンプ１０３＿ｍ、１０３＿ｍ＋１の入力端子の１つに接続する。センスアンプ１０３＿ｍ、１０３＿ｍ＋１の他の入力端子には、基準信号ＶＲＥＦが入力される。センスアンプからの出力ＯＵＴ＿ｍ、ＯＵＴ＿ｍ＋１が読み出されたデータとなる。
【００６７】
容量素子１０２の容量は、データの読み出しのエラーを防止するため、ビット線１０５＿ｍあるいは１０５＿ｍ＋１の容量（寄生容量を含む）と比較してある程度大きいことが求められる。容量素子１０２の容量は１×１０−１５Ｆ以上とするとよい。
【００６８】
このような半導体メモリ装置へのデータの書き込みは、ワード線１０４＿ｎ、１０４＿ｎ＋１、１０４＿ｎ＋２を含む全てのワード線のうちの１つの電位をＶＧＨに、他のワード線の電位をＶＧＬとしつつ、ビット線１０５＿ｍ、１０５＿ｍ＋１を含む全てのビット線の電位を書き込むデータに応じた電位とすることによっておこなえる。データを読み出す際には、ワード線１０４＿ｎ、１０４＿ｎ＋１、１０４＿ｎ＋２を含む全てのワード線のうちの１つの電位をＶＧＨに、他のワード線の電位をＶＧＬとし、その際のビット線１０５＿ｍ、１０５＿ｍ＋１を含む全てのビット線の電位の変化をセンスアンプ１０３＿ｍ、１０３＿ｍ＋１等によって検知することでおこなえる。また、データを保持する際には、ワード線１０４＿ｎ、１０４＿ｎ＋１、１０４＿ｎ＋２を含む全てのワード線の電位をＶＧＬとし、ビット線１０５＿ｍ、１０５＿ｍ＋１を含む全てのビット線の電位をＶＤＬとする。
【００６９】
このような半導体メモリ装置において、データの保持特性に問題があるメモリセルを検出する方法について、図１（Ａ），図３（Ａ）、図３（Ｃ）および図３（Ｄ）を用いて説明する。まず、図３（Ａ）に示すように容量素子１０２に電荷を蓄積する。ここでは、端子Ａの電位をＶＤＨとする。
【００７０】
その後、電荷を保持する過程に移るが、その際には、端子Ｂの電位を通常の保持の際に用いる電位ＶＧＬとしきい値Ｖｔｈの間の所定の電位ＶＧＭとする。電位ＶＧＭは容量素子１０２の容量と通常の使用でデータを保持する期間、トランジスタ１０１の特性（特にＳ値）および、検査のためにデータを保持する期間によって、最適な値が変わる。
【００７１】
例えば、容量素子１０２の容量が１×１０−１５Ｆで、通常の使用で１０年間のデータ保持を保証するものであれば、データの保持に使用する電位ＶＧＬではトランジスタのソースドレイン間の抵抗が１×１０２４Ω以上となることが好ましい。そして、トランジスタ１０１のＳ値が、６０ｍＶ／ｄｅｃａｄｅで、メモリセルのデータ保持能力の検査のために保持する時間を０．３秒とするのであれば、電位ＶＧＭは（ＶＧＬ＋０．５４）［Ｖ］とするとよい。
【００７２】
保持期間の間に、トランジスタ１０１のソースの電位は初期のＶＤＨからＶＤＸ（ＶＤＬ＜ＶＤＸ＜ＶＤＨ）に低下している（図３（Ｃ）参照）。これは、通常のデータ保持の場合（端子Ｂの電位をＶＧＬに保った状態）で１０年経過したのと同じ状態である。
【００７３】
保持期間終了後に端子Ａの電位をＶＤＭとする。電位ＶＤＭとしては、電位ＶＤＨとＶＤＬの平均値、（ＶＤＨ＋ＶＤＬ）／２とすることが多い。また、端子Ｂの電位をＶＧＨとすることで、容量素子１０２に保存されていた電荷を端子Ａに開放する。すると、端子Ａの電位はＶＤＹとなる（図３（Ｄ）参照）。
【００７４】
ここで回路に容量素子１０２以外の容量がなければ、ＶＤＹ＝ＶＤＸであるが、実際には、さまざまな容量が存在するのでＶＤＭ＜ＶＤＹ＜ＶＤＸである。したがって、ＶＤＹがＶＤＭよりある程度大きくないとデータを読み取れない。詳細は省略するが、結果として、書き込み時と同じデータを出力できなかったメモリセルは、データの保持能力が低いものと判断できる。
【００７５】
例えば、通常の使用でデータを１０年以上保持することができるメモリセルであれば、上記の条件の試験でも、書き込んだデータと同じデータを出力できる。一方、通常の使用でデータを１年程度しか保持できないメモリセルであれば、トランジスタ１０１のソースの電位ＶＤＸの低下が著しく、結果として、書き込んだデータとは異なるデータが読み出される。したがって、この検査でデータの保持能力が十分か否かを判別できる。
【００７６】
ところで、上記の検査で用いる電位ＶＧＭを十分な精度で制御ができなくて、例えば、ＶＧＭは（ＶＧＬ＋０．４８）［Ｖ］以上（ＶＧＬ＋０．５４）［Ｖ］以下の範囲にあるけれども、正確な値がわからないこともある。
【００７７】
例えば、電位ＶＧＭが（ＶＧＬ＋０．４８）［Ｖ］であった場合には、０．３秒間の保持過程では、通常の使用で１年しかデータを保持できないメモリセルでも良品と判定される。逆に、電位ＶＧＭが（ＶＧＬ＋０．５４）［Ｖ］であった場合には、３秒間の保持過程では、ほとんどのメモリセルが不良品と判定される。すなわち、保持時間を１条件とすると正確な評価ができないことがある。
【００７８】
このようなことを避けるためには、例えば、保持時間を２つ以上設定し、少なくとも２回検査をおこなう。好ましくは、保持時間を３つ以上（例えば、０．３秒、１秒、３秒）設定し、少なくとも３回検査をおこなうとよい。
【００７９】
例えば、容量素子１０２の容量を１×１０−１５Ｆ、ＶＤＬを０Ｖ、ＶＤＨを２Ｖ、端子Ｃの電位を０Ｖとする。トランジスタ１０１が図２に示す特性を有するものとすれば、端子Ｂの電位をＶＧＬとすると、１０年後でも概算で初期の８４％の電荷が保持される。正常なメモリセルは１０年経過時に初期の５０％の電荷が保持されるものとすれば、端子Ｂの電位をＶＧＬとしたときのリーク電流は４．４×１０−２４Ａ以下であることが求められる。
【００８０】
もし、端子Ｂの電位が（ＶＧＬ＋０．４８）［Ｖ］であれば、ドレイン電流は１億倍となる。上記の正常なメモリセルで、０．３秒後に保持される電荷は、当初の９３％である。一方、１秒後では、８０％、３秒後では５２％となる。
【００８１】
もし、端子Ｂの電位が（ＶＧＬ＋０．５４）［Ｖ］であれば、ドレイン電流は１０億倍となる。上記の正常なメモリセルで、０．３秒後に保持される電荷は、当初の５２％である。一方、１秒後では、１１％、３秒後では０．１％となる。
【００８２】
より精度を高めるためには、同じ保持時間で複数回、検査をおこなってもよい。電位ＶＧＭは複数回の検査でも同じ値となることが期待されるが、何らかの理由で変動することもある。そのような変動によるエラーを排除するために、同じ条件で複数回の検査をおこなうことが好ましい。
【００８３】
以上は、単一のメモリセルについての検査方法であるが、図５のようにマトリクス状に形成された半導体メモリ装置においても同様に検査することができる。すなわち、検査すべき対象の行のメモリセルにデータを書き込んだ後、その行のワード線１０４の電位を上記の電位ＶＧＭとして、所定の期間保持した後、データの読み出しをおこない、当初のデータと比較するとよい。データを保持している間に、他の行の書き込みや読み出しをおこなってもよい。
【００８４】
このような検査によって、不良とされるメモリセルを予備のメモリセルに差し替える措置を取ることが好ましい。
【００８５】
なお、上記の検査に用いる電位ＶＧＭは、検査のときのみ必要であり、通常の動作では使用しない電位である。したがって、半導体メモリ装置内に電位ＶＧＭのための電位発生回路を設けることは無駄である。また、その電位の精度は６０ｍＶ以下、好ましくは１０ｍＶ以下であることが要求される。以上の理由から外部より電位ＶＧＭをワード線１０４に導入する構造としてもよい。
【００８６】
例えば、図１０（Ａ）に示すように、チップ４００上にメモリセルがマトリクス状に形成された領域（以下、メモリセルアレイ４０１という）を有する半導体メモリ装置に、外部より電位ＶＧＭを導入するためのパッド４０２を設ける。
【００８７】
図１０（Ａ）に示す半導体メモリ装置の回路構成は、図１０（Ｂ）のようになる。すなわち、チップ４００には、メモリセルアレイ４０１があり、メモリセルアレイ４０１にはワード線４０５に電位を供給するためのデコーダー４０３がある。
【００８８】
ワード線には、通常の使用でＶＧＨとＶＧＬの２つの電位が与えられるので、デコーダーにはそのための２つの入力端子がある。一方の電位はＶＧＬに固定されているが、他方はメモリセルアレイ４０１外のスイッチ４０４によって、電位が２段階に切り替えられるような構成となっている。なお、スイッチ４０４はトランジスタ等を用いて構成されることが好ましい。
【００８９】
スイッチ４０４の入力の一方は電位ＶＧＨに固定されている。もう一方はパッド４０２に接続する。メモリセルの検査時には、パッド４０２にプローバー等を介して、電位ＶＧＭを供給する外部の外部電源４０６に接続されている。外部電源４０６より供給される電位の精度は１０ｍＶ以下、好ましくは１ｍＶ以下とするとよい。
【００９０】
このような回路を用いて、メモリセルの検査をおこなう手順について、図１１を用いて説明する。なお、メモリセルの符号や詳細な動作については、図３を参照するとよい。まず、図１１（Ａ）に示すように、デコーダー４０３、スイッチ４０４を操作して、メモリセル１００のトランジスタ１０１のゲートの電位をＶＧＨとし、容量素子１０２にデータを書き込む（図１１（Ａ）参照）。この過程は図３（Ａ）に相当する。
【００９１】
次に、デコーダー４０３を操作して、トランジスタ１０１のゲートの電位をＶＧＬとする。また、スイッチ４０４では、電位ＶＧＭを選択する（図１１（Ｂ）参照）。この過程は図３（Ｂ）に相当する。図１１（Ａ）と図１１（Ｂ）の操作を全ての行のメモリセルに対しておこなう。
【００９２】
次にデコーダー４０３を操作して、トランジスタ１０１のゲートの電位をＶＧＭとする。この状態を所定の期間保持する（図１１（Ｃ）参照）。この過程は図３（Ｃ）に相当する。この期間は、他の行のメモリセルのゲートの電位はＶＧＬとする。
【００９３】
次にデコーダー４０３を操作して、トランジスタ１０１のゲートの電位をＶＧＬとする（図１１（Ｄ）参照）。その後、メモリセル１００の読み出し操作をおこない、データの保持状態を検査する。このような回路を用いることにより、電位ＶＧＭの精度を高めると、より厳密にメモリセルのデータ保持特性を判定できる。
【００９４】
上記の例では、電位ＶＧＨを半導体メモリ装置内部より供給したが、電位ＶＧＭと同様に外部より供給することも可能である。その場合は、パッド４０２以外にもうひとつのパッドを設けてもよいし、パッド４０２に電位ＶＧＨ用と電位ＶＧＭ用の２つのプローバーの一方をあてて測定してもよい。後者の場合はスイッチ４０４は不要である。
【００９５】
（実施の形態２）
本実施の形態のメモリセルの回路図を図１（Ｂ）および図１（Ｃ）に示す。図１（Ｂ）に示すメモリセル２００Ｎは、書き込みトランジスタ２０１とＮチャネル型の素子トランジスタ２０３Ｎという２つのトランジスタと、１つの容量素子２０２よりなる。書き込みトランジスタ２０１は実施の形態１のトランジスタ１０１を参酌すればよい。
【００９６】
また、素子トランジスタ２０３Ｎは、電荷の保持には直接、関与しないが、移動度の高い半導体を用いると読み出し速度が向上するので、移動度の高い単結晶半導体を用いることが好ましい。また、素子トランジスタ２０３Ｎのゲート絶縁膜を介したリーク電流を防止する上で、ゲート絶縁膜は十分な厚さがあることが好ましいが、ゲート絶縁膜を厚くすると、オン電流の低下を招くので、それを打ち消すためにも移動度の高い半導体を用いるとよい。
【００９７】
また、容量素子２０２の容量は、データ保存時の書き込みトランジスタ２０１の抵抗（あるいはドレイン電流）を考慮して決定され、容量を大きくするとデータを保存する期間を長くできる。なお、実施の形態１のメモリセル１００とは異なり、データの読み出しの際に、容量素子２０２に保存された電荷が希釈されることはないので、容量素子２０２の容量を１×１０−１６Ｆ以下、好ましくは、１×１０−１７Ｆ以下とできる。このように容量素子２０２の容量を小さくすると、書き込みの際に要する時間を極めて短くできる。
【００９８】
また、後述するように、データの読み出しの際に、データが破壊されないために、ＤＲＡＭのようにデータの読み出し後に書き込みをおこなう必要がなく、動作が単純であり、消費電力を削減できるという点でも有利である。
【００９９】
ただし、容量素子２０２の容量をそのような小さな値とするとデータを保持できる期間も短くなる。それを防ぐにはデータ保持の際のトランジスタのソースドレイン間の抵抗をそれに応じて高めることが求められる。例えば、容量素子２０２の容量を１×１０−１７Ｆとする場合、書き込みトランジスタ２０１のデータ保存時のソースドレイン間の抵抗を１×１０２６Ω以上とすると１０年間データを保存できる。
【０１００】
図１（Ｂ）に示すメモリセル２００Ｎの動作について、図１（Ｂ）、図４（Ａ）および図４（Ｂ）を用いて説明する。データは、容量素子２０２に蓄積される電荷という形で保持される。初期においては、端子Ａの電位はＶＤＬに、端子Ｂの電位はＶＧＬに、それぞれ保たれている。このとき、書き込みトランジスタ２０１のソースＤの電位はＶＤＬであるとする。また、端子Ｃ、Ｅ、Ｆは適切な電位に保つ。消費電力を低減する目的からは、端子Ｅと端子Ｆの電位は同じとすることが好ましい。例えば、全て接地電位とする。
【０１０１】
データを書き込む際には、端子Ａにデータに応じた電位を与える。ここでは電位ＶＤＨ（＞ＶＤＬ）を与えるものとする。また、端子Ｂに書き込みトランジスタ２０１のしきい値Ｖｔｈ以上の電位、例えば、（Ｖｔｈ＋ＶＤＨ）以上の電位ＶＧＨを与える。すると、容量素子２０２に電荷が蓄積され、図４（Ａ）に示すように、書き込みトランジスタ２０１のソースＤの電位がＶＤＬからＶＤＨに上昇する。
【０１０２】
データを保持する際には、初期状態と同様に端子Ａの電位をＶＤＬに、端子Ｂの電位をＶＧＬに保つ（図４（Ｂ）参照）。この条件では書き込みトランジスタ２０１のソースドレイン間の抵抗は極めて高く、例えば、容量素子２０２の容量を１×１０−１７Ｆ、書き込みトランジスタ２０１のソースドレイン間の抵抗を１×１０２６Ωとすると、１０年経過後も、容量素子２０２には、初期の電荷の約７４％が残っている。
【０１０３】
次に読み出しについて説明する。読み出し時には、端子Ｅと端子Ｆの間に電位差を与え、端子Ｃに適切な電位を与える。例えば、書き込みトランジスタ２０１のソースＤの電位がデータに応じて、ＨとＬの２つの値をとるとするとき、Ｈであれば、素子トランジスタ２０３Ｎをオン状態とし、Ｌであれば、素子トランジスタ２０３Ｎをオフ状態とできるような電位を端子Ｃに与える。
【０１０４】
素子トランジスタ２０３Ｎのしきい値を＋０．５Ｖ、ＶＤＬを０Ｖ、ＶＤＨを＋２Ｖとすれば、ここで端子Ｃに与える電位は０Ｖとしてもよい。この際、容量素子２０２に蓄積された電荷の量は保持期間に応じて減少する。例えば、１０年間データを保持できるメモリセルでは、１０年後の書き込みトランジスタ２０１のソースＤの電位が＋０．５Ｖを超える値となるように設定されている必要がある。
【０１０５】
素子トランジスタ２０３Ｎがオン状態であるかオフ状態であるかは、端子Ｅと端子Ｆの間を流れる電流あるいは端子Ｅや端子Ｆの電位の変動により判定することができる。素子トランジスタ２０３Ｎの状態を知ることにより、書き込みトランジスタ２０１のソースＤの電位、すなわち、書き込まれたデータを知ることができる。通常、素子トランジスタ２０３Ｎの状態を知るために端子Ｅ（あるいは端子Ｆ）は後述する読み出し回路に接続される。
【０１０６】
なお、他のメモリセルを読み出す場合には、端子Ｃの電位は、書き込みトランジスタ２０１のソースＤの電位に関わらず、素子トランジスタ２０３Ｎがオンあるいはオフとなるような電位とする。素子トランジスタ２０３Ｎのしきい値を＋０．５Ｖ、ＶＤＬを０Ｖ、ＶＤＨを＋２Ｖとすれば、端子Ｃに与える電位を＋０．５Ｖより大きくすれば、書き込みトランジスタ２０１のソースＤの電位に関わらず、素子トランジスタ２０３Ｎはオンとなり、端子Ｃに与える電位を−１．５Ｖより小さくすれば、書き込みトランジスタ２０１のソースＤの電位に関わらず、素子トランジスタ２０３Ｎはオフとなる。
【０１０７】
消費電力を減らすためには、ＮＯＲ型メモリ装置では素子トランジスタ２０３Ｎは、当該メモリセルの読み出し時以外はオフ状態であることが好ましい。一方、ＮＡＮＤ型メモリ装置では、読み出し時にＮＡＮＤ回路内の当該メモリセル以外のメモリセルは全てオン状態であることが求められる。
【０１０８】
なお、図１（Ｂ）に示すメモリセル２００Ｎでは読み出しの際に、容量素子２０２に蓄積された電荷が流出することはない。したがって、実施の形態１で示したメモリセルとは異なり、読み出し後に書き込みをおこなう必要がない。
【０１０９】
以上は１つのメモリセルに２種類（２値）のデータのいずれかを記憶する例であるが、書き込みの際の端子Ａの電圧を３段階以上とすることにより、３種類以上（多値）のデータのいずれかを記憶させることもできる。１つのメモリセルに多値のデータを記憶できると実質的には集積度を上げたことと同じ効果が得られる。
【０１１０】
図１（Ｃ）は別のメモリセルの回路図である。図１（Ｃ）に示すメモリセル２００Ｐでは、書き込みトランジスタ２０１、容量素子２０２は図１（Ａ）のものと同じであるが、素子トランジスタをＰチャネル型のトランジスタ（素子トランジスタ２０３Ｐ）とするものである。なお、図１（Ｂ）あるいは図１（Ｃ）に示されるメモリセルを改良して、端子数を減らしてもよい。
【０１１１】
上述のように、図１（Ｂ）で示したメモリセル２００Ｎの端子Ｅ（あるいは端子Ｆ）は読み出し回路に接続される。図６（Ａ）は図１（Ｂ）で示したメモリセル２００Ｎに読み出し回路２０６Ｐを加えたものである。読み出し回路２０６Ｐは、Ｐチャネル型の読み出しトランジスタ２０４Ｐとインバータ２０５を含む。インバータ２０５からは読み出したデータが出力される。図６（Ａ）に示すように、メモリセル２００ＮのＮチャネル型の素子トランジスタ２０３Ｎのソースを接地し、そのドレインを読み出しトランジスタ２０４Ｐのドレインと接続する。
【０１１２】
また、読み出しトランジスタ２０４Ｐのソースを電源電位ＶＤＤに接続し、ゲートを接地する。素子トランジスタ２０３Ｎのドレインと読み出しトランジスタ２０４Ｐのドレインには、インバータ２０５の入力端子を接続する。これらの交点を以下ではノードＥと呼ぶ。なお、読み出しトランジスタ２０４Ｐのオン電流は、極性を考慮した同じ条件（ゲート電位、ドレイン電位等）での素子トランジスタ２０３Ｎのオン電流よりも低くなるように設計するとよい。
【０１１３】
読み出し回路２０６Ｐを用いた読み出し動作について簡単に説明する。端子Ｃに読み出しのための電位を与えると、メモリセル２００Ｎの書き込みトランジスタ２０１のソースＤの電位に応じて、素子トランジスタ２０３Ｎが何らかの状態となる。そのときの状態に応じて、読み出し回路２０６ＰのノードＥの電位が変動する。この電位が電源電位ＶＤＤと接地電位の中間値（平均値）よりも高ければインバータ２０５の出力は接地電位となり、中間値よりも低ければインバータ２０５の出力は電源電位ＶＤＤとなる。この出力により、メモリセル２００Ｎに保持されていたデータを判別できる。
【０１１４】
通常の読み出し操作では、素子トランジスタがＮチャネル型であるので、Ｈのデータが書き込まれている場合には、ノードＥの電位は接地電位となり、したがって、インバータ２０５の出力は電源電位ＶＤＤとなる。また、Ｌのデータが書き込まれている場合には、ノードＥの電位は電源電位ＶＤＤとなり、したがって、インバータ２０５の出力は接地電位となる。
【０１１５】
図６（Ｂ）は図１（Ｃ）で示したメモリセル２００Ｐに読み出し回路２０６Ｎを加えたものである。図６（Ａ）との違いは、素子トランジスタおよび読み出しトランジスタの極性がともに逆であるという点である。なお、読み出しトランジスタ２０４Ｎのオン電流は、極性を考慮した同じ条件（ゲート電位、ドレイン電位等）での素子トランジスタ２０３Ｐのオン電流よりも低くなるように設計するとよい。
【０１１６】
なお、通常の読み出し操作では、メモリセルにＨのデータが書き込まれている場合には、インバータ２０５の出力は電源電位ＶＤＤとなる。また、Ｌのデータが書き込まれている場合には接地電位となる。
【０１１７】
このようなメモリセルにおいて、データの保持特性に問題があるメモリセルを検出する方法について、図４（Ａ）、図４（Ｃ）および図４（Ｄ）を用いて説明する。まず、図４（Ａ）に示すように容量素子２０２に電荷を蓄積する。
【０１１８】
その後、電荷を保持する過程に移るが、その際には、端子Ｂの電位を通常の保持の際に用いる電位ＶＧＬとしきい値Ｖｔｈの間の所定の電位ＶＧＭとする。電位ＶＧＭは容量素子２０２の容量と通常の使用でデータを保持する期間、書き込みトランジスタ２０１の特性（特にＳ値）および、検査のためにデータを保持する期間によって、最適な値が変わる。
【０１１９】
例えば、容量素子２０２の容量が１×１０−１７Ｆで、通常の使用で１０年間のデータ保持を保証するものであれば、データの保持に使用する電位ＶＧＬではトランジスタのソースドレイン間の抵抗が１×１０２６Ω以上となることが好ましい。そして、書き込みトランジスタ２０１のＳ値が、６０ｍＶ／ｄｅｃａｄｅで、メモリセルのデータ保持能力の検査のために保持する時間を０．３秒とするのであれば、電位ＶＧＭは（ＶＧＬ＋０．５４）［Ｖ］とするとよい。
【０１２０】
保持期間の間に、書き込みトランジスタ２０１のソースの電位は初期のＶＤＨからＶＤＸ（ＶＤＬ＜ＶＤＸ＜ＶＤＨ）に低下している（図４（Ｃ）参照）。これは、通常のデータ保持の場合（端子Ｂの電位をＶＧＬに保った状態）で１０年経過したのと同じ状態である。
【０１２１】
保持期間終了後に端子Ｂの電位をＶＧＬとする（図４（Ｄ）参照）。さらに、端子Ｃに読み出しのための電位（例えば、０Ｖ）を与えることで、素子トランジスタ２０３Ｎをデータに応じてオンあるいはオフとさせ、データを読み出す。書き込み時と同じデータを出力できなかったメモリセルは、データの保持能力が低いものと判断できる。
【０１２２】
例えば、通常の使用でデータを１０年以上保持することができるメモリセルであれば、書き込みトランジスタ２０１のソースＤの電位ＶＤＸは、素子トランジスタ２０３Ｎのしきい値より大きいので、書き込んだデータと同じデータを出力できる。
【０１２３】
一方、通常の使用でデータを１年程度しか保持できないメモリセルであれば、書き込みトランジスタ２０１のソースの電位ＶＤＸの低下が著しく、素子トランジスタ２０３Ｎのしきい値より小さいので結果として、書き込んだデータとは異なるデータが読み出される。したがって、この検査でデータの保持能力が十分か否かを判別できる。
【０１２４】
ところで、上記の検査で用いる電位ＶＧＭを十分な精度で制御ができなくて、例えば、ＶＧＭは（ＶＧＬ＋０．４８）［Ｖ］以上（ＶＧＬ＋０．５４）［Ｖ］以下のいずれかであるようなこともある。そのような場合には、その電位を用いて、複数回の測定をおこなう。例えば、保持時間を、０．３秒、１秒、３秒と３つ設定し、少なくとも３回検査をおこなう。より精度を高めるためには、同じ保持時間で複数回、検査をおこなうとよい。このような検査の結果を総合的に判断して、データの保持能力が基準に満たないものを検出することができる。
【０１２５】
なお、図６（Ａ）あるいは図６（Ｂ）における読み出し回路２０６Ｐあるいは２０６Ｎは、インバータ２０５を有する構成としたが、インバータの代わりにセンスアンプを用いてもよい。センスアンプについては実施の形態１を参照すればよい。本実施の形態では、ノードＥの電位と参照電位ＶＲＥＦの大小に応じて、センスアンプの出力が変化し、メモリセルに保持されているデータを知ることができる。
【０１２６】
（実施の形態３）
実施の形態２で示したメモリセルのマトリクスでの駆動の例を図７を用いて説明する。図７に示されるのは、半導体メモリ装置の一部であり、第ｎ行第ｍ列から第（ｎ＋２）行第（ｍ＋１）列（ｎ、ｍは自然数）までの６つのメモリセルが示されている。これらのメモリセルは図１（Ｃ）に示されるものと同じである。詳細は図１（Ｃ）を参照すればよい。
【０１２７】
書き込みの例を以下に示す。まず、読み出しワード線２０７＿ｎ、読み出しワード線２０７＿ｎ＋１、読み出しワード線２０７＿ｎ＋２を含む全ての読み出しワード線の電位、および、ソース線２１０＿ｍ、ソース線２１０＿ｍ＋１を含む全てのソース線の電位を接地電位とする。
【０１２８】
また、読み出しトランジスタ（読み出しトランジスタ２０４Ｎ＿ｍ、読み出しトランジスタ２０４Ｎ＿ｍ＋１を含む）のゲートが接続する読み出し線２１１は接地電位として、全ての読み出しトランジスタがオフとなるようにする。
【０１２９】
この状態で、書き込みワード線２０８＿ｎの電位をＶＧＨとし、書き込みワード線２０８＿ｎ＋１や書き込みワード線２０８＿ｎ＋２を含むその他の書き込みワード線の電位はＶＧＬとする。さらに、ビット線２０９＿ｍ、ビット線２０９＿ｍ＋１を含む全てのビット線に、それぞれの第ｎ行のメモリセルに書き込むデータに応じた信号を与える。信号は２値でも多値でもよい。この操作により、第ｎ行の書き込みトランジスタのみがオンとなり、第ｎ行のメモリセルにデータが書き込まれる。
【０１３０】
次に、書き込みワード線２０８＿ｎ＋１以外の全ての書き込みワード線に電位ＶＧＬを与え、書き込みワード線２０８＿ｎ＋１のみに電位ＶＧＨを与える。さらに、ビット線２０９＿ｍ、ビット線２０９＿ｍ＋１を含む全てのビット線に、それぞれの第（ｎ＋１）行のメモリセルに書き込むデータに応じた信号を与える。この操作により、第（ｎ＋１）行のメモリセルにデータが書き込まれる。
【０１３１】
さらに、書き込みワード線２０８＿ｎ＋２以外の全ての書き込みワード線に電位ＶＧＬを与え、書き込みワード線２０８＿ｎ＋２のみに電位ＶＧＨを与える。さらに、ビット線２０９＿ｍ、ビット線２０９＿ｍ＋１を含む全てのビット線に、それぞれの第（ｎ＋２）行のメモリセルに書き込むデータに応じた信号を与える。この操作により、第（ｎ＋２）行のメモリセルにデータが書き込まれる。
【０１３２】
以上のような操作をおこなうことにより全てのメモリセルにデータが書き込まれる。上記の例では、全ての行のメモリセルに書き込みをおこなったが、特定の行にのみ書き込みをおこなう操作や特定の行には書き込みをおこなわない操作をおこなってもよい。
【０１３３】
データの保存時には、全ての書き込みワード線２０８の電位をＶＧＬ、ビット線２０９の電位をＶＤＬとする。
【０１３４】
読み出しに際しては、読み出し線２１１の電位を適切な正の電位（例えば、電源電位）とする。また、全ての書き込みワード線の電位をＶＧＬとする。そして、例えば、第ｎ行のメモリセルのデータを読み出すには、第ｎ行以外の読み出しワード線の電位を、書き込まれたデータに関わらず素子トランジスタがオフとなるような電位とする。一方、読み出しワード線２０７＿ｎの電位を読み出しに適切な電位とする。
【０１３５】
その結果、書き込まれたデータに応じて、各列の素子トランジスタ２０３Ｐがオンあるいはオフとなる。それに応じて、各列のビット線２０９の電位が変動するので、インバータ２０５の出力よりデータを判別することができる。
【０１３６】
メモリセルのデータ保持能力の検査のためには、実施の形態２で示したように、書き込みワード線に電位ＶＧＭ（ＶＧＬ＜ＶＧＭ＜Ｖｔｈ）を与えて、所定の時間保持し、その後、データの読み出しをおこない、各メモリセルのデータ保持能力を判定する。保持する期間を複数設定し、複数回の測定によって、データ保持能力の低いと思われるメモリセルを検出してもよい。また、データ保持能力が劣っていると判定されたメモリセルは、予備のメモリセルに置き換えるとよい。
【０１３７】
（実施の形態４）
ＮＡＮＤ型半導体メモリ装置の駆動の例を図８を用いて説明する。図８に示されるのは、ＮＡＮＤ半導体メモリ装置の一部であり、図では、第１行第ｍ列から第４行第（ｍ＋１）列（ｍは自然数）までの８つのメモリセルが示されている。用いられているメモリセルは図１（Ｂ）に示されるものと同じである。各メモリセルには、書き込みトランジスタ、容量素子、Ｎチャネル型の素子トランジスタが設けられているが、詳細は図１（Ｂ）を参照すればよい。
【０１３８】
本実施の形態の半導体メモリ装置はＮＡＮＤ型であるので、図７に示した半導体メモリ装置とは異なる回路構成となっており、同じ列の第１行乃至第４行の書き込みトランジスタおよび第１行乃至第４行の素子トランジスタが直列に接続されている。
【０１３９】
さらに、第１行の書き込みトランジスタとビット線２０９＿ｍ、２０９＿ｍ＋１の間には第１選択トランジスタ２１３＿ｍ、２１３＿ｍ＋１を、第４行の素子トランジスタとソース線２１０の間に第２選択トランジスタ２１５＿ｍ、２１５＿ｍ＋１を、それぞれ直列に設ける。
【０１４０】
第１選択トランジスタ２１３＿ｍ、第１選択トランジスタ２１３＿ｍ＋１のゲートは第１選択線２１２に接続し、第２選択トランジスタ２１５＿ｍ、第２選択トランジスタ２１５＿ｍ＋１のゲートは第２選択線２１４に接続する。また、各メモリセルの書き込みトランジスタのゲートは書き込みワード線２０８＿１、書き込みワード線２０８＿２、書き込みワード線２０８＿３、書き込みワード線２０８＿４に接続する。
【０１４１】
なお、ソース線２１０は図８に示すように、書き込みワード線に平行に設けると、集積化を高める上で効果があるが、ビット線と平行に設けてもよい。また、ソース線２１０は、常に接地電位としておいてもよい。以下の説明では、ソース線２１０は常に接地電位とする。さらに、読み出しトランジスタ２０４Ｐ＿ｍ、読み出しトランジスタ２０４Ｐ＿ｍ＋１のソースに接続する配線２１６の電位は常に適切な正の電位（例えば、電源電位）とする。なお、本実施の形態では、読み出し回路は図６（Ａ）に示すものと同様である。
【０１４２】
書き込みの例を以下に示す。まず、読み出しワード線２０７＿１、読み出しワード線２０７＿２、読み出しワード線２０７＿３、読み出しワード線２０７＿４の電位を接地電位とする。また、書き込みワード線２０８＿１、書き込みワード線２０８＿２、書き込みワード線２０８＿３、書き込みワード線２０８＿４の電位を電位ＶＧＨとする。その結果、図８に示されるメモリセルの書き込みトランジスタはオン状態となる。
【０１４３】
また、第２選択線２１４を接地電位、読み出し線２１１を適切な正の電位として、第２選択トランジスタ２１５＿ｍ、第２選択トランジスタ２１５＿ｍ＋１、読み出しトランジスタ２０４Ｐ＿ｍ、読み出しトランジスタ２０４Ｐ＿ｍ＋１がオフとなるようにする。さらに、第１選択線２１２に適切な正の電位を与え、第１選択トランジスタ２１３＿ｍ、第１選択トランジスタ２１３＿ｍ＋１をオンとする。
【０１４４】
この状態で、ビット線２０９＿ｍ、ビット線２０９＿ｍ＋１に、それぞれの第４行のメモリセルに書き込むデータに応じた信号を与える。信号は２値でも多値でもよい。この操作により第１行乃至第４行のメモリセルにデータが書き込まれる。続いて、第４行の書き込みワード線２０８＿４に電位ＶＧＬを与え、第４行の書き込みトランジスタをオフとする。この結果、第４行のメモリセルにデータが保存される。
【０１４５】
さらに、ビット線２０９＿ｍ、ビット線２０９＿ｍ＋１に、それぞれの第３行のメモリセルに書き込むデータに応じた信号を与える。この操作により第１行乃至第３行のメモリセルにデータが書き込まれる。そして、第３行の書き込みワード線２０８＿３に電位ＶＧＬを与え、第３行の書き込みトランジスタをオフとする。この結果、第３行のメモリセルにデータが保存される。
【０１４６】
以下、同様にビット線２０９＿ｍ、２０９＿ｍ＋１に、順次、第２行、第１行のメモリセルに書き込むデータに応じた信号を与え、その後、当該行の書き込みワード線に電位ＶＧＬを与え、当該行の書き込みトランジスタをオフとする操作を繰り返し、第１行乃至第４行のメモリセルにデータが保存される。その後、第１選択線２１２を接地電位とし、第１選択トランジスタ２１３＿ｍ、第１選択トランジスタ２１３＿ｍ＋１をオフとする。
【０１４７】
データの保存時には、全ての書き込みワード線２０８の電位をＶＧＬ、ビット線２０９の電位をＶＤＬとする。
【０１４８】
読み出しは以下のようにおこなう。例えば、第３行のメモリセルを読み出す場合を考える。その際には、読み出しワード線２０７＿３の電位を読み出しのための電位とする。一方、その他の読み出しワード線は、書き込まれたデータに関わらず、素子トランジスタ２０３Ｎがオンとなるような電位とする。また、第２選択線２１４の電位を適切な正の電位とし、第２選択トランジスタ２１５＿ｍ、第２選択トランジスタ２１５＿ｍ＋１をオンとする。さらに、読み出し回路を機能させるため、読み出し線２１１の電位を接地電位とする。
【０１４９】
すると、各列の第３行の素子トランジスタ２０３Ｎがオン状態であるかオフ状態であるかによって、各列のビット線２０９の電位が変動するので、インバータ２０５の出力よりデータを判別することができる。
【０１５０】
メモリセルのデータ保持能力の検査は、以下のようにおこなう。例えば、第３行のメモリセルのデータ保持能力を検査する場合を考える。その際には、書き込みワード線２０８＿４の電位をＶＧＬとし、書き込みワード線２０８＿１および書き込みワード線２０８＿２の電位をＶＧＨとする。
【０１５１】
また、実施の形態２で示したように、書き込みワード線２０８＿３に電位ＶＧＭ（ＶＧＬ＜ＶＧＭ＜Ｖｔｈ）を与えて、所定の時間保持し、その後、データの読み出しをおこない、第３行のメモリセルのデータ保持能力を判定する。保持する期間を複数設定し、複数回の測定によって、データ保持能力の低いと思われるメモリセルを検出してもよい。また、データ保持能力が劣っていると判定されたメモリセルは、予備のメモリセルに置き換えるとよい。
【０１５２】
（実施の形態５）
本実施の形態では、上述の実施の形態で説明した半導体装置を電子機器に適用する場合について、図９を用いて説明する。本実施の形態では、コンピュータ、電子ペーパー、テレビジョン装置（テレビ、またはテレビジョン受信機ともいう）、メモリカードなどの電子機器に、上述の半導体装置を適用する場合について説明する。
【０１５３】
図９（Ａ）は、ノート型のパーソナルコンピュータ３００であり、筐体３０１、筐体３０２、表示部３０３、キーボード３０４などによって構成されている。筐体３０１と筐体３０２の少なくとも一には、先の実施の形態に示す半導体装置を設けるとよい。そのため、長期間の記憶保持が可能で、且つ消費電力が十分に低減されたノート型のパーソナルコンピュータが実現される。
【０１５４】
図９（Ｂ）は、電子ペーパーを実装した電子書籍３１０であり、筐体３１１と筐体３１２の２つの筐体で構成されている。筐体３１１および筐体３１２には、それぞれ表示部３１３および表示部３１４が設けられている。筐体３１１と筐体３１２は、軸部３１５により接続されており、該軸部３１５を軸として開閉動作をおこなうことができる。また、筐体３１１は、操作キー３１６、電源ボタン３１７、スピーカー３１８などを備えている。筐体３１１、筐体３１２の少なくとも一には、先の実施の形態に示す半導体装置を設けるとよい。そのため、長期間の記憶保持が可能で、且つ消費電力が十分に低減された電子書籍が実現される。
【０１５５】
図９（Ｃ）は、テレビジョン装置３２０であり、筐体３２１、表示部３２２、スタンド３２３などで構成されている。筐体３２１には、映像や音声の録画・録音の目的等のために先の実施の形態に示す半導体装置が搭載できる。そのため、長期間の記憶保持が可能で、且つ消費電力が十分に低減されたテレビジョン装置が実現される。
【０１５６】
図９（Ｄ）に示すのは、ＵＳＢコネクタを有するメモリカード３３０（通称、ＵＳＢメモリ、あるいはＵＳＢ  Ｓｔｉｃｋ、Ｐｅｎ  Ｄｒｉｖｅ等とも言う）である。メモリカード３３０は主たる筐体３３１とキャップ３３２を有する。筐体３３１には、基板３３３とＵＳＢコネクタ３３６が設けられる。基板３３３には、上記の実施の形態で示した半導体メモリ装置３３５と、その制御回路３３４を設ける。制御回路３３４は、メモリカード３３０を電子機器に挿入してデータのやりとりをおこなう際に使用される。
【０１５７】
以上のように、本実施の形態に示す電子機器には、先の実施の形態に係る半導体装置が搭載されている。このため、長期間のデータの保存に耐え、消費電力を低減した電子機器が実現される。もちろん、図９に示された電子機器以外においても、先の実施の形態に係る半導体装置を搭載することにより同様の効果が得られる。
【符号の説明】
【０１５８】
１００    メモリセル
１０１    トランジスタ
１０２    容量素子
１０３    センスアンプ
１０４    ワード線
１０５    ビット線
２００Ｎ    メモリセル
２００Ｐ    メモリセル
２０１    書き込みトランジスタ
２０２    容量素子
２０３Ｎ    素子トランジスタ
２０３Ｐ    素子トランジスタ
２０４Ｎ    読み出しトランジスタ
２０４Ｐ    読み出しトランジスタ
２０５    インバータ
２０６Ｎ    読み出し回路
２０６Ｐ    読み出し回路
２０７    読み出しワード線
２０８    書き込みワード線
２０９    ビット線
２１０    ソース線
２１１    読み出し線
２１２    第１選択線
２１３    第１選択トランジスタ
２１４    第２選択線
２１５    第２選択トランジスタ
２１６    配線
３００    パーソナルコンピュータ
３０１    筐体
３０２    筐体
３０３    表示部
３０４    キーボード
３１０    電子書籍
３１１    筐体
３１２    筐体
３１３    表示部
３１４    表示部
３１５    軸部
３１６    操作キー
３１７    電源ボタン
３１８    スピーカー
３２０    テレビジョン装置
３２１    筐体
３２２    表示部
３２３    スタンド
３３０    メモリカード
３３１    筐体
３３２    キャップ
３３３    基板
３３４    制御回路
３３５    半導体メモリ装置
３３６    ＵＳＢコネクタ
４００    チップ
４０１    メモリセルアレイ
４０２    パッド
４０３    デコーダー
４０４    スイッチ
４０５    ワード線
４０６    外部電源
【図１】
2012079401.tif 000003
【図２】
2012079401.tif 000004
【図３】
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【図４】
2012079401.tif 000006
【図５】
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【図６】
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【図７】
2012079401.tif 000009
【図８】
2012079401.tif 000010
【図９】
2012079401.tif 000011
【図１０】
2012079401.tif 000012
【図１１】
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