(57)【要約】【課題】複数の半導体デバイスを並列に接続した状態で、試験条件の異なる複数のシーケンスを実施するにあたって、配線長の違いなどを相殺するためのタイミングキャリブレーションを行う。そのために必要な補正データを試験装置にロードする時間は、半導体デバイスの総数およびシーケンスの総数に応じて増加する。したがって、総試験時間が増大する。【解決手段】シーケンスごとに、補正データのロードを伴う並列試験と、補正データのロードが不要なシングル試験とを比較し、試験時間の短い方を選択して実行する。こうすることで、総試験時間を最小限に抑えることが出来る。【選択図】図３
2012159453.tif 000002
【特許請求の範囲】
【請求項１】
複数のデバイスに対する試験を行う試験装置と、
前記試験を並列に行う場合にかかる第１の時間および前記試験を一つのデバイス毎に順次に行う場合にかかる第２の時間を算出する演算部と、
前記試験を並列に行う場合に用いる補正データを格納する補正データ作成保存回路と
を具備し、
前記試験装置は、
前記試験を並列に行う場合に前記複数のデバイスに共通に用いるデバイス共通のタイミング設定データと、
前記試験を順次に行う場合に前記複数のデバイスのそれぞれに用いるデバイス毎のタイミング設定データと
を格納し、
前記第１の時間は、前記補正データを前記補正データ作成保存回路から前記試験装置へ供給するロード時間および一度の試験時間の和であり、
前記第２の時間は、前記一度の試験時間および前記複数のデバイスの総数の積であり、
前記試験装置は、前記第１の時間が前記第２の時間未満である場合には前記試験を並列に行い、前記第１の時間が前記第２の時間以上である場合には前記試験を順次に行う
半導体試験装置。
【請求項２】
請求項１に記載の半導体試験装置において、
前記試験装置は、
前記補正データおよび前記デバイス共通のタイミング設定データ、または、前記デバイス毎のタイミング設定データ、に基づいて、前記複数のデバイスに供給する試験用信号を生成する信号発生装置
をさらに具備し、
前記試験は、
前記複数のデバイスに対して逐次的に行う複数のシーケンス
を具備し、
前記試験を並列に行うか順次に行うかは、前記複数のシーケンスのそれぞれにおいて独立に選択し、
前記補正データは、
前記複数のデバイスおよび前記複数のシーケンスの組み合わせに対応する複数のタイミングキャリブレーションデータ
を具備し、
前記試験を並列に行う場合に、前記補正データ作成保存回路から前記信号発生装置へ、前記補正データから必要なタイミングキャリブレーションデータを選択的に供給する補正データ選択回路と、
前記演算部および前記信号発生装置に応じて、前記必要なタイミングキャリブレーションデータを前記補正データ選択回路に指定する測定状況センサと
をさらに具備する
半導体試験装置。
【請求項３】
請求項２に記載の半導体試験装置において、
前記演算部、前記補正データ作成保存回路、前記補正データ選択回路および前記測定状況センサを具備するタイミング補正装置
をさらに具備し、
前記タイミング補正装置は、
前記ロード時間および前記一度の試験時間を格納するメモリ
を具備し、
前記メモリは、
前記演算部７が読み出して前記試験を実行するテストプログラム
をさらに格納し、
前記演算部７は、前記テストプログラムに基づいて前記デバイス共通のタイミング設定データを算出し、前記補正データおよび前記デバイス共通のタイミング設定データに基づいて前記デバイス毎のタイミング設定データを算出する
半導体試験装置。
【請求項４】
請求項３に記載の半導体試験装置において、
前記試験装置は、
前記試験用信号を前記複数のデバイスに供給するドライバ部１２と、
前記試験用信号に応じて前記複数のデバイスが出力する試験結果信号を入力するコンパレータ部１７と、
前記コンパレータ部１７を介して前記試験結果信号を入力して前記複数のデバイスの可否を判定する判定部１８と
をさらに具備する
半導体試験装置。
【請求項５】
複数のデバイスに対する試験を行うにあたって、前記試験を並列に行う場合にかかる第１の時間および前記試験を一つのデバイス毎に順次に行う場合にかかる第２の時間を算出するステップと、
前記第１の時間が前記第２の時間未満である場合に、前記試験を並列に行うステップと、
前記第１の時間が前記第２の時間以上である場合に、前記試験を順次に行うステップと
を具備し、
前記算出するステップは、
前記試験を並列に行う場合に用いる補正データを供給するロード時間および一度の試験時間の和を演算して前記第１の時間とするステップと、
前記一度の試験時間および前記複数のデバイスの総数の積を演算して前記第２の時間とするステップと
を具備し、
前記試験を並列に行うステップは、
補正データを前記試験装置へ供給するステップと、
前記補正データおよび前記試験装置２０に格納されたデバイス共通のタイミング設定データを前記複数のデバイスに共通に用いて、前記試験を並列に行うステップと
を具備し、
前記試験を順次に行うステップは、
前記試験装置２０に格納されたデバイス毎のタイミング設定データを前記複数のデバイスにそれぞれ用いて、前記試験を順次に行うステップ
を具備する
試験方法。
【請求項６】
請求項５に記載の試験方法において、
前記補正データを取得するステップと、
前記ロード時間を取得するステップと、
前記一度の試験時間を取得するステップと、
前記デバイス共通のタイミング設定データを取得するステップと、
前記補正データおよび前記デバイス共通のタイミング設定データに基づいて前記デバイス毎のタイミング設定データを取得するステップと
をさらに具備する
試験方法。
【請求項７】
請求項５または６に記載の試験方法において、
前記算出するステップ、および、前記試験を並列に行うステップまたは前記試験を順次に行うステップを、複数のシーケンスにわたって繰り返すステップ
をさらに具備する
試験方法。
【請求項８】
請求項７に記載の試験方法において、
前記複数のシーケンスにわたって繰り返すステップを、複数のデバイスにわたって繰り返すステップ
をさらに具備する
試験方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体試験装置およびこの半導体試験装置を用いる試験方法に係り、特に、試験時にデータをロードする動作を伴う半導体試験装置およびこの半導体試験装置を用いる試験方法に係る。
【背景技術】
【０００２】
半導体デバイスの可否を試験する半導体試験方法において、複数のデバイスを同時に測定することで試験時間を短縮することの出来る並列測定が主流となっている。この並列測定を実施する際に、一般的には、プローブカードやＤＵＴ（Ｄｅｖｉｃｅ  Ｕｎｄｅｒ  Ｔｅｓｔ：被試験装置）ボード上における、デバイス評価装置から各デバイスの端子までの配線長の違いが問題となっている。これは、配線長の違いにより、並列に接続されたデバイスの間で信号の遅延に偏りが発生するからである。
【０００３】
この遅延の違いを調整するために、並列試験を開始する前に、プローブカードやＤＵＴのタイミングキャリブレーションを実施する必要がある。タイミングキャリブレーションによって得られた補正データは、記憶装置などに格納しておき、並列試験を実施する前に試験装置に供給する手法が知られている。
【０００４】
しかし、近年、半導体デバイスの高集積化によって、ＰＡＤ（電極）ピッチや、ＰＫＧ（パッケージ）におけるＢＧＡ（ボールグリッドアレイ）のピッチが、ますます狭くなっている。その結果、プローブカードやＤＵＴボード上での、隣接端子の間で発生するクロストークや、反射などの影響が大きくなる。特に、並列測定を高速に行う試験において、各デバイスに入力する信号に精度の良いタイミングキャリブレーションを行うことが難しい。このように、安定した補正データの供給が出来ないため、歩留まり（良品と不良品の比率）が低下する事態が発生している。
【０００５】
上記に関連して、特許文献１（特開２００５−２０７９８９号公報）には、タイミング補正装置、タイミング補正方法及びデバイス評価装置に係る記載が開示されている。特許文献１の従来技術では、精度の良いタイミングキャリブレーションを行うために、デバイスの試験前に、試験条件に対して最適な補正データを試験装置にロードしている。
【０００６】
図１は、従来技術によるデバイス評価装置の構成を示すブロック図である。図２は、従来技術による認識工程および選択工程を示すフローチャートである。図１および図２を用いて、従来技術による試験フローについて説明する。
【０００７】
図２のステップＳ１０２において、図１の補正装置１０５が、試験装置１０３から出力された信号に基づいて、試験装置１０３にテスタピン分岐があるかどうかを判定する。テスタピン分岐がある場合は、ステップＳ１０３に進み、デバイスが両実装であるかどうかを判定する。
【０００８】
ステップＳ１０２において、実装状態センサ１０８が、ハンドリング装置から、実装状態を示す実装信号を受け取る。また、測定状況センサ１０９が、試験装置１０３から、試験が行われているか否か、および、試験条件を示す、試験条件信号を受け取る。測定状況センサ１０９は、この試験条件信号を、補正データ選択回路１１０に対して出力する。そして、補正データ選択回路１１０は、実装信号および試験条件信号に基づいて、実装状態及び試験状態を判定する。
【０００９】
次に、選択工程について説明する。ステップＳ１０３において、デバイスが両実装であると判定された場合は、ステップＳ１０４に進む。ステップＳ１０４において、補正データ選択回路１１０は、補正データ作成保存回路１０７に保存されている実装状態および試験条件毎の複数の補正データから、両実装要の補正データを選択する。また、補正データ選択回路１１０は、選択した補正データを、試験装置１０３に対して出力する。
【００１０】
また、ステップＳ１０３において、デバイスが両実装ではないと判定された場合は、ステップＳ１０５に進む。ステップＳ１０５において、補正データ選択回路１１０は、片実装要の補正データを選択する。また、補正データ選択回路１１０は、選択した補正データを、試験装置１０３に対して出力する。
【００１１】
さらに、ステップＳ１０２において、テスタピン分岐無し、と判定された場合には、ステップＳ１０６に進む。ステップＳ１０６において、補正データ選択回路１１０は、テスタピンの分岐が無い場合の補正データを選択する。また、補正データ選択回路１１０は、選択した補正データを、試験装置１０３に対して出力する。
【００１２】
その後、デバイス試験工程を実施する。すなわち、試験装置１０３が、タイミング補正装置１０５の補正データ選択回路１１０から入力した補正データに基づいて、試験信号のタイミングキャリブレーションを行う。試験装置１０３は、このタイミングキャリブレーションを伴って、デバイス１０２に対する試験を行う。従来技術によるデバイス評価装置は、この処理を、試験条件を変えて繰り返す。こうすることで、デバイス１０２の可否、すなわち良品か不良品かの試験を行うことが出来る。
【先行技術文献】
【特許文献】
【００１３】
【特許文献１】特開２００５−２０７９８９号公報
【発明の概要】
【発明が解決しようとする課題】
【００１４】
一般的に、デバイスの可否を判断するためには、複数のテストを、テストプログラムの試験条件が異なる一連のシーケンスとして実行する。これら複数のテストとしては、ファンクションテスト、ＲＡＭ（Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）テスト、ＳＣＡＮ（走査）テストなどがある。それぞれのシーケンスにおいて、デバイスに信号を入力するタイミングや、デバイスに印加する電圧などの条件が異なる。そのため、従来技術では、それぞれのシーケンスに対応した補正データを予め準備しておき、それぞれのシーケンスを実施する前に対応する補正データを試験装置にロードしている。その後に、ロードされた補正データに含まれるタイミングキャリブレーションを実施することによって、安定した試験を行っている。
【００１５】
この、補正データをロードする動作について、図１を用いて説明する。
補正データは、補正データ取得回路１０６において、シーケンスごとに対応して作成されて、補正データ作成保存回路１０７に保存される。
タイミング補正装置の測定状況センサ１０９は、試験装置１０３からシーケンスをしめす試験条件信号を受け取る。測定状況センサ１０９は、受け取った試験条件信号を、補正データ選択回路１１０に対して出力する。
【００１６】
補正データ選択回路１１０は、測定状況センサ１０９から試験条件信号を入力する。補正データ選択回路１１０は、入力した試験条件信号に基づいて、デバイスのシーケンスを判定する。補正データ選択回路１１０は、この判定結果に基づいて、補正データ作成保存回路１０７に保存されている複数の補正データから最適な補正データを選択する。選択された補正データは、タイミング補正装置１０５から試験装置１０３に向けてロードされる。
【００１７】
すなわち、シーケンスごとに補正データのロード処理が行われる。試験に含まれる一連のシーケンスの数が増えれば増えるほど、このロード処理にかかる時間は増加する。また、多数のデバイスを試験する大型の試験装置において、補正データをロードする際には、長い配線ケーブルなどによる伝達の遅延が発生する。このため、ロードの処理時間がさらに増大することは明らかである。このように、デバイスが良品であるか不良品であるかを判断するための、総試験時間が長い、という課題がある。
【課題を解決するための手段】
【００１８】
以下に、（発明を実施するための形態）で使用される番号を用いて、課題を解決するための手段を説明する。これらの番号は、（特許請求の範囲）の記載と（発明を実施するための形態）との対応関係を明らかにするために付加されたものである。ただし、それらの番号を、（特許請求の範囲）に記載されている発明の技術的範囲の解釈に用いてはならない。
【００１９】
本発明による半導体試験装置は、試験装置（２０）と、演算部（７）と、補正データ作成保存回路（８）とを具備する。ここで、試験装置（２０）は、複数のデバイス（１３〜１６）に対する試験を行う。演算部（７）は、試験を並列に行う場合にかかる第１の時間（Ａ）および試験を一つのデバイス毎に順次に行う場合にかかる第２の時間（Ｂ）を算出する。補正データ作成保存回路（８）は、試験を並列に行う場合に用いる補正データ（１）を格納する。試験装置（２０）は、デバイス共通のタイミング設定データ（３）と、デバイス毎のタイミング設定データ（４）とを格納する。デバイス共通のタイミング設定データ（３）は、試験を並列に行う場合に複数のデバイスに共通に用いられる。デバイス毎のタイミング設定データ（４）は、試験を順次に行う場合に複数のデバイスのそれぞれに用いられる。第１の時間（Ａ）は、補正データ（１）を試験装置（２０）へ供給するロード時間（５）および一度の試験時間（６）の和である。第２の時間（Ｂ）は、試験時間（６）および複数のデバイス（１３〜１６）の総数の積である。試験装置（２０）は、第１の時間（Ａ）が第２の時間（Ｂ）未満である場合には試験を並列に行い、第１の時間（Ａ）が第２の時間（Ｂ）以上である場合には試験を順次に行う。
【００２０】
本発明による試験方法は、複数のデバイス（１３〜１６）に対する試験を行うにあたって、試験を並列に行う場合にかかる第１の時間（Ａ）および試験を一つのデバイス毎に順次に行う場合にかかる第２の時間（Ｂ）を（演算部７が）算出するステップ（Ｓ３）と、第１の時間（Ａ）が第２の時間（Ｂ）未満である場合に、試験を並列に行うステップ（Ｓ５、Ｓ６）と、第１の時間（Ａ）が第２の時間（Ｂ）以上である場合に、試験を順次に行うステップ（Ｓ７）とを具備する。算出するステップ（Ｓ３）は、試験を並列に行う場合に用いる補正データ（１）を供給するロード時間（５）および一度の試験時間（６）の和を演算して第１の時間（Ａ）とするステップと、一度の試験時間（６）および複数のデバイス（１３〜１６）の総数の積を演算して第２の時間（Ｂ）とするステップとを具備する。試験を並列に行うステップ（Ｓ５、Ｓ６）は、補正データ（１）を試験装置（２０）へ供給するステップ（Ｓ５）と、補正データ（１）および試験装置２０に格納されたデバイス共通のタイミング設定データ（３）を複数のデバイスに共通に用いて、試験を並列に行うステップ（Ｓ６）とを具備する。試験を順次に行うステップ（Ｓ７）は、試験装置２０に格納されたデバイス毎のタイミング設定データ（４）を複数のデバイスにそれぞれ用いて、試験を順次に行うステップ（Ｓ７）を具備する。
【発明の効果】
【００２１】
本発明によれば、シーケンスごとに、補正データのロード処理を伴う並列試験と、補正データのロードが不要なシングル試験とを比較して、総試験時間が短い方を選択して実行する。こうすることで、総試験時間を最小限に抑えることが出来る。
【図面の簡単な説明】
【００２２】
【図１】図１は、従来技術によるデバイス評価装置の構成を示すブロック図である。
【図２】図２は、従来技術による認識工程および選択工程を示すフローチャートである。
【図３】図３は、本発明の実施形態による半導体試験装置の構成を示すブロック図である。
【図４】図４は、本発明の実施形態による半導体試験方法の各ステップを示すフローチャートである。
【発明を実施するための形態】
【００２３】
添付図面を参照して、本発明による半導体試験装置およびこの半導体試験装置を用いる試験方法を実施するための形態を以下に説明する。
【００２４】
（実施形態）
図３は、本発明の実施形態による半導体試験装置の構成を示すブロック図である。図３の半導体試験装置の構成要素について説明する。なお、本実施形態では、一度に接続可能なデバイスの数が、すなわち同時に並列試験を行えるデバイスの数が、合計４個である場合について説明しているが、この数はあくまでも一例であって、本発明を限定するものではない。
【００２５】
図３の半導体試験装置は、タイミング補正装置１９と、試験装置２０とを具備している。タイミング補正装置１９は、演算部７と、補正データ作成保存回路８と、測定状況センサ９と、補正データ選択回路１０と、メモリ２１とを具備している。補正データ作成保存回路８は、補正データ１を格納している。メモリ２１は、テストプログラム２と、補正データロード時間５と、各シーケンスの試験時間６とを格納している。
【００２６】
試験装置２０は、信号発生装置１１と、ドライバ部１２と、コンパレータ部１７と、判定部１８と、メモリ２２とを具備している。メモリ２２は、複数のデバイスに共通に用いられる各シーケンスのタイミング設定データ３と、各シーケンスのデバイス毎のタイミング設定データ４とを格納している。ドライバ部１２は、デバイスと同じ数の、第１〜第４のドライバ回路を具備している。コンパレータ部１７は、デバイスと同じ数の、第１〜第４のコンパレータ回路を具備している。
【００２７】
図３の半導体試験装置の構成要素の接続関係について説明する。補正データ作成保存回路８の出力部は、演算部７における第１の入力部と、補正データ選択回路１０における第１の入力部とに接続されている。メモリ２１における第１〜第３の出力部は、演算部７における第２〜第４の入力部にそれぞれ接続されている。演算部７における第１の出力部は、測定状況センサ９における第１の入力部に接続されている。演算部７における第２の出力部は、メモリ２２における第１および第２の入力部に共通接続されている。測定状況センサ９の出力部は、補正データ選択回路１０における第２の入力部に接続されている。補正データ選択回路１０の出力部は、信号発生装置１１における第１の入力部に接続されている。信号発生装置１１における第１の出力部は、測定状況センサ９における第２の入力部に接続されている。メモリ２２における第１および第２の出力部は、信号発生装置１１における第２の入力部に共通接続されている。信号発生装置１１における第２〜第５の出力部は、ドライバ部１２における第１〜第４のドライバ回路の入力部にそれぞれ接続されている。ドライバ部１２における第１〜第４のドライバ回路の出力部は、第１〜第４のデバイス１３、１４、１５および１６にそれぞれ接続されている。また、ドライバ部１２における第１〜第４のドライバ回路の出力部は、さらに、コンパレータ部１７における第１〜第４のコンパレータ回路の入力部にそれぞれ接続されている。コンパレータ部１７における第１〜第４のコンパレータ回路の出力部は、判定部１８における第１〜第４の入力部にそれぞれ接続されている。
【００２８】
図３の半導体試験装置の動作、すなわち本発明の実施形態による半導体試験方法について説明する。図４は、本発明の実施形態による半導体試験方法の各ステップを示すフローチャートである。
【００２９】
図４のフローチャートは、前処理工程のステップＳ１と、デバイス試験工程のステップＳ２と、全デバイス試験の完了を確認するステップＳ９とを具備している。デバイス試験工程のステップＳ２は、時間Ａと時間Ｂの長さ抽出を行うステップＳ３と、時間Ａと時間Ｂの比較を行うステップＳ４と、補正データのロードを行うステップＳ５と、並列試験を行うステップＳ６と、シングル試験を行うステップＳ７と、全シーケンスの完了を確認するステップＳ８とを具備する。
【００３０】
本実施形態による半導体試験方法の各ステップの動作内容および動作順序について説明する。まず、ステップＳ１において、前処理工程を実行する。ステップＳ１では、演算部７が、テストプログラム２の一部を実行して、各シーケンスのタイミング設定データ３と、各シーケンスのデバイス毎のタイミング設定データ４とを生成する。ここで、各シーケンスのデバイス毎のタイミング設定データ４は、各シーケンスのタイミング設定データ３に補正データ１を反映させることで得られる。各シーケンスのタイミング設定データ３および各シーケンスのデバイス毎のタイミング設定データ４は、メモリ２２に格納される。ここで、各シーケンスのタイミング設定データ３は、後述するように、ステップＳ６の並列試験で、全てのデバイス１３〜１６に共通に使用される。また、各シーケンスのデバイス毎のタイミング設定データ４は、後述するように、ステップＳ７のシングル試験で、デバイス１３〜１６のそれぞれに使用される。なお、補正データ１、ロード時間５および書くシーケンスの試験時間６は、ステップＳ１を始める以前に既知であるものとする。ステップＳ１が完了すると、次に、ステップＳ２が実行される。
【００３１】
ステップＳ２のデバイス試験工程では、デバイスに対する試験が実際に行われる。まず、ステップＳ３において、第１の時間Ａおよび第２の時間Ｂの長さを抽出する。ここで、第１の時間Ａは、１つのシーケンスにおいて、並列試験を行う場合に必要な時間である。また、第２の時間Ｂは、１つのシーケンスにおいて、シングル試験を順次に行う場合に必要な時間である。
【００３２】
並列試験を行う場合は、４つのデバイス１３〜１６に対する試験を、同時に行う。したがって、並列試験に必要な時間Ａは、補正データ１を試験装置２０に供給する際のロード時間５、および、各シーケンスの試験時間６の、和として算出される。なお、厳密には、信号発生装置１１がメモリ２２から各シーケンスのタイミング設定データ３を読み取る時間も計算に入れるべきである。しかし、この読み取り時間は、ロード時間５に対して無視出来る長さである。これは、信号発生装置１１およびメモリ２２が両方とも試験装置２０に内蔵されているからである。
【００３３】
シングル試験を行う場合は、４つのデバイス１３〜１６に対する試験を、デバイス毎に順次に行う。したがって、シングル試験に必要な時間Ｂは、各シーケンスの試験時間６および、デバイス１３〜１６の総数の、積として算出される。なお、厳密には、信号発生装置１１がメモリ２２から各シーケンスのデバイス毎のタイミング設定データ４を読み取る時間も計算に入れるべきである。しかし、この読み取り時間は、各シーケンスの試験時間６に対して無視出来る長さである。これは、信号発生装置１１およびメモリ２２が両方とも試験装置２０に内蔵されているからである。ステップＳ３が完了すると、次に、ステップＳ４が実行される。
【００３４】
ステップＳ４では、時間Ａおよび時間Ｂの長さを比較する。比較した結果、時間Ａが時間Ｂ未満である場合には、次にステップＳ５を実行する。反対に、時間Ａが時間Ｂ以上である場合には、次にステップＳ７を実行する。なお、時間Ａが時間Ｂに等しい場合は、次にステップ５を実行しても構わない。言い換えるなら、時間Ｂが時間Ａ未満の場合には、次にステップＳ７を実行し、時間Ｂが時間Ａ未満の場合には、次にステップＳ５を実行する、としても良い。
【００３５】
ステップＳ５では、補正データ１のロード動作を行う。このとき、まず、状況センサ９が、演算部７および信号発生装置１１から必要な情報を入力し、補正データ１に含まれるどのタイミングキャリブレーションデータが必要なのかを調べる。これは、補正データ１が、複数のシーケンスおよび複数のデバイス１３〜１６の全てまたは一部の組み合わせにおけるタイミングキャリブレーションデータを含んでいるからである。次に、補正データ選択回路１０が、状況センサ９からの制御に応じて、補正データ作成保存回路８に格納されている補正データ１から、そのときに必要なタイミングキャリブレーションデータを選択する。最後に、補正データ選択回路１０は、選択したタイミングキャリブレーションデータを、信号発生装置１１に向けて供給する。ステップＳ５が完了すると、次に、ステップＳ６が実行される。
【００３６】
ステップＳ６では、並列試験が実施される。まず、信号発生装置１１が、補正データ１および各シーケンスのタイミング設定データ３に基づいて、試験用信号を生成する。次に、信号発生装置１１が、生成した試験用信号を、ドライバ部１２に向けて出力する。次に、ドライバ部１２における複数のドライバ回路が、試験用信号を複数のデバイス１３〜１６に向けて同時に出力する。次に、複数のデバイス１３〜１６が、試験用信号に基づいて、所定の試験動作を行う。次に、複数のデバイス１３〜１６が、所定の試験動作の結果として、試験結果信号を、コンパレータ部１７に向けて出力する。次に、コンパレータ部１７における複数のコンパレータ回路は、試験結果信号を判定部１８に向けて供給する。このとき、コンパレータ部１７は、試験結果信号を所定の基準信号と比較して、その結果だけを判定部１８に向けて供給しても良い。最後に、判定部１８は、コンパレータ部１７から供給された信号に基づいて、複数のデバイス１３〜１６の可否、すなわち良品であるか不良品であるかを判定する。ステップＳ６が完了すると、次に、ステップＳ８が実行される。
【００３７】
ステップＳ７では、シングル試験が実施される。最初に、第１のデバイス１３の試験について説明する。まず、信号発生装置１１が、各シーケンスのデバイス毎のタイミング設定データ４から、第１のデバイス１３に対応する設定データを選択する。次に、信号発生装置１１が、選択した設定データに基づいて、第１のデバイス１３用の第１の試験用信号を生成し、ドライバ部１２に向けて出力する。次に、ドライバ部１２の第１のドライバ回路が、第１の試験用信号を第１のデバイス１３に向けて出力する。次に、第１のデバイス１３が、第１の試験用信号に基づいて、所定の試験動作を行う。次に、第１のデバイス１３が、所定の試験動作の結果として、第１の試験結果信号を、コンパレータ部１７に向けて出力する。次に、コンパレータ部１７における第１のコンパレータ回路は、第１の試験結果信号を判定部１８に向けて供給する。このとき、コンパレータ部１７は、第１の試験結果信号を所定の基準信号と比較して、その結果だけを判定部１８に向けて供給しても良い。最後に、判定部１８は、コンパレータ部１７から供給された信号に基づいて、第１のデバイス１３の可否、すなわち良品であるか不良品であるかを判定する。同様に、第２のデバイス１４、第３のデバイス１５および第４のデバイス１６についても、順次に試験を行う。ステップＳ７が完了すると、次に、ステップＳ８が実行される。
【００３８】
ステップＳ８では、試験に含まれる全シーケンスが完了していることが確認される。完了していないシーケンスが残っている場合（Ｎｏ）は、次に、ステップＳ３〜Ｓ７の一部が繰り返されて実行される。全シーケンスが完了している場合（Ｙｅｓ）は、次に、ステップＳ９が実行される。このようにして、試験に含まれる全てのシーケンスが逐次的に行われる。
【００３９】
ステップＳ９では、全デバイス試験が完了していることが確認される。完了していないデバイス試験が残っている場合（Ｎｏ）は、次に、ステップＳ２、すなわちステップＳ３〜ステップＳ８の一部、が繰り返されて実行される。全デバイス試験が完了している場合（Ｙｅｓ）は、本実施形態による半導体試験方法が終了する。
【００４０】
以上に説明したように、本発明の半導体試験装置およびその試験方法によれば、複数のデバイスを並列に接続した状態で、複数のシーケンスを含む試験を行うにあたって、試験時間を最小化することが出来る。これは、複数のデバイスへの試験を同時に行う並列検査と、デバイス毎の試験を順次に行うシングル検査とのうち、試験時間の短い方を、シーケンスごとに選択可能としているからである。
【符号の説明】
【００４１】
１  補正データ
２  テストプログラム
３  各シーケンスのタイミング設定データ
４  各シーケンスのデバイス毎のタイミング設定データ
５  補正データのロード時間
６  各シーケンスの試験時間
７  演算部
８  補正データ作成保存回路
９  測定状況センサ
１０  補正データ選択回路
１１  信号発生装置
１２  ドライバ部
１３  （第１の）デバイス
１４  （第２の）デバイス
１５  （第３の）デバイス
１６  （第４の）デバイス
１７  コンパレータ部
１８  判定部
１９  タイミング補正装置
２０  試験装置
１０２  デバイス
１０３  試験装置
１０４  ハンドリング装置
１０５  タイミング補正装置
１０６  補正データ取得回路
１０７  補正データ作成保存回路
１０８  実装状態センサ
１０９  測定状況センサ
１１０  補正データ選択回路
【図１】
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【図２】
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【図３】
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【図４】
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