(57)【要約】【課題】  次世代リソグラフィの半導体デバイス製造への導入を可能とするオーバーレイ制御方法を提供すること。【解決手段】  実施形態のオーバーレイ制御は、基板上の第１の層の第１のパターンと、前記基板上の第２の層の第２のパターンとの間の合わせずれを、前記第２の層にて測定することを含む。ここで、前記第１の層は前記第２の層としてよりも低い層である。実施形態のオーバーレイ制御は、さらに、前記第２の層から前記第１の層にフィードバック情報を提供することを含む。ここで、前記フィードバック情報は、前記測定した合わせずれと前記第２の層に関連した許容範囲とを含み、前記許容範囲は、前記第２の層にて補正可能な合わせずれの程度を示す。【選択図】      図６
2012204833.tif 000002
【特許請求の範囲】
【請求項１】
基板上の第１の層の第１のパターンと、前記基板上の第２の層の第２のパターンとの間の合わせずれを、前記第２の層にて測定することであって、前記第１の層が前記第２の層としてよりも低い層であること、および
前記第２の層から前記第１の層にフィードバック情報を提供することであって、前記フィードバック情報が、前記測定した合わせずれと前記第２の層に関連した許容範囲とを含むこと、前記許容範囲が、前記第２の層にて補正可能な合わせずれの程度を示すこと
を具備してなるオーバーレイ制御方法。
【請求項２】
前記測定した合わせずれに基づいて、前記第１のパターンと前記第２のパターンとの間のエラーが前記第２の層にて補正可能か否かを決定すること、および
前記エラーが補正可能である場合、前記エラーを補正するために、前記第２の層に関連したプロセス条件を調整すること
をさらに具備してなる請求項１に記載のオーバーレイ制御方法。
【請求項３】
半導体ウエハの第１の層上に第１のパターンを第１のリソグラフィ装置により転写すること、
前記第１の層の前記第１のパターンと前記半導体ウエハの第２の層の第２のパターンとの間の合わせずれエラーを前記第１のリソグラフィ装置により測定することであって、前記第２の層が前記第１の層と比較して前記半導体ウエハのより下の層であること、
前記合わせずれエラーが前記第１のリソグラフィ装置によって補正可能であるか否かを決定すること、および
前記合わせずれエラーが前記第１のリソグラフィ装置によって補正可能でない場合、第２のリソグラフィ装置にフィードバック情報を提供することであって、前記第２のリソグラフィ装置は前記半導体ウエハの前記第２の層上に前記第２のパターンを転写したこと
を具備してなる半導体製造方法。
【請求項４】
前記合わせずれエラーが補正可能であるか否かを決定することは、
前記合わせずれエラーを補正する前記第１のリソグラフィ装置によって実行されたリソグラフィプロセスのプロセス条件を決定すること、および
前記プロセス条件が前記第１のリソグラフィ装置に関連した指定範囲内にあるか否かを特定することであって、前記指定範囲は前記第１のリソグラフィ装置が機能することができる程度の範囲を示すこと
を具備してなる請求項３に記載の半導体製造方法。
【請求項５】
半導体製造装置であって、
一組のプロセス条件に従って半導体ウエハの層にパターンを転写する手段、
前記層に転写された前記パターンと、前記半導体ウエハの先の層に転写された先のパターンとの間の位置合わせを測定する手段、および
前記パターンと前記先のパターンとの間の前記位置合わせ、および、半導体製造プロセスの後プロセスステップに関連した別の半導体製造装置から取得した先のウエハロットからのフィードバック情報とに基づいて、前記一組のプロセス条件を調整する手段
を具備してなる半導体製造装置。
【発明の詳細な説明】
【技術分野】
【０００１】
実施形態は、一般に、補正可能範囲内にオーバーレイエラーを維持するためのオーバーレイ制御方法に関する。
【背景技術】
【０００２】
シリコン大規模集積回路は、数あるデバイス技術の中でも、将来の高度情報化社会を支えるために、多く使用されている。集積回路は、さまざまな技術に従って生産することができるトランジスタ等の半導体デバイスで構成される。半導体デバイスの集積度およびスピードを絶え間なく高めるために、半導体の連続的スケーリング（たとえば、半導体デバイスのサイズおよびフィーチャを縮小すること）の傾向が現れてきている。半導体および／または半導体フィーチャサイズを縮小することは、結果として、スピード、特性、密度、単位コストなどの改善を集積回路にもたらす。しかしながら、半導体デバイスおよび半導体フィーチャはより小さくなってきており、精細に定義されたフィーチャを従来の製造技術で生産することはその能力に限界がある。
【０００３】
例として、プロセスの偏差またはエラーのコストは、フィーチャサイズの縮小およびウエハサイズの増加に伴って増加する。未検出または未補正のエラーは、材料浪費の点から見てコストが高くつく。たとえば、半導体デバイスは、材料の異なる複数の重ね合う層を作成する多重プロセス工程によって、（たとえばシリコンで作られる）ウエハ上に製造される。複数の重ね合う層は、協調かつ互いに影響し合うように設計された半導体フィーチャを含むことができる。プロセス偏差によって複数の重ね合う層に位置合わせずれが生じると、動作しない半導体デバイスが製造されることになる。
【０００４】
ウエハ上にデバイスパターンをイメージするリソグラフィプロセスとともに、オーバーレイ（重ね合わせ）制御は、プロセス偏差を検出して補正するために利用される。オーバーレイは、ウエハ上の現在のリソグラフィパターン（lithographic pattern）の上面上に新しいリソグラフィパターンがウエハ上の任意の点においていかに良くイメージされているかの測定に関する。オーバーレイ制御は、従って、下層のイメージと上層のイメージとが相対的に互いに中心を一致させて、下層のイメージの上面上に上層のイメージを位置合わせするプロセスである。
【０００５】
オーバーレイの許容範囲は、フィーチャサイズが縮むと、減少するものである。同様に、次世代リソグラフィ技術および装置は、より縮小した半導体フィーチャおよびデバイスを製造するために開発されつつある。しかしながら、次世代リソグラフィは、概して、既存のリソグラフィ装置が持っているような高度なオーバーレイ補正能力を持っていない。したがって、しっかりしたオーバーレイ制御を維持したまま、次世代リソグラフィの半導体デバイス製造への導入を可能とする技術を提供することが望まれる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０１０−１１８４０４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
次世代リソグラフィの半導体デバイス製造への導入を可能とするオーバーレイ制御方法、半導体製造方法およびそれを用いた装置を提供すること。
【課題を解決するための手段】
【０００８】
実施形態のオーバーレイ制御は、基板上の第１の層の第１のパターンと、前記基板上の第２の層の第２のパターンとの間の合わせずれを、前記第２の層にて測定することを含む。ここで、前記第１の層は前記第２の層としてよりも低い層である。実施形態のオーバーレイ制御は、さらに、前記第２の層から前記第１の層にフィードバック情報を提供することを含む。ここで、前記フィードバック情報は、前記測定した合わせずれと前記第２の層に関連した許容範囲とを含み、前記許容範囲は、前記第２の層にて補正可能な合わせずれの程度を示す。
【０００９】
実施形態の半導体製造方法は、半導体ウエハの第１の層上に第１のパターンを第１のリソグラフィ装置により転写すること、前記第１の層の前記第１のパターンと前記半導体ウエハの第２の層の第２のパターンとの間の合わせずれエラーを合わせずれ検査機能を有する検査装置、または同検査装置と同等の機能を有する前記第１のリソグラフィ装置により測定することを含む。ここで、前記第２の層は前記第１の層と比較して前記半導体ウエハのより下の層である。実施形態の半導体製造方法は、さらに、前記合わせずれエラーが前記第１のリソグラフィ装置によって補正可能であるか否かを決定すること、および、前記合わせずれエラーが前記第１のリソグラフィ装置によって補正可能でない場合、第２のリソグラフィ装置にフィードバック情報を提供することを含む。ここで、前記第２のリソグラフィ装置は前記半導体ウエハの前記第２の層上に前記第２のパターンを転写した装置である。
【００１０】
実施形態の半導体製造装置は、一組のプロセス条件に従って半導体ウエハの層にパターンを転写する手段、前記層に転写された前記パターンと、前記半導体ウエハの先の層に転写された先のパターンとの間の位置合わせを測定する手段を含む。実施形態の半導体製造装置は、さらに、前記パターンと前記先のパターンとの間の前記位置合わせ、および、前記パターンと前記先のパターンをパターニングするステップ以外であってかつ半導体製造プロセスのプロセスステップに関連した、別の半導体製造装置から取得した先のウエハロットからのフィードバック情報とに基づいて、前記一組のプロセス条件を調整する手段を含む。
【図面の簡単な説明】
【００１１】
【図１】図１は、対象イノベーションの実施形態に係る例示的な半導体製造システムのブロック図である。
【図２】図２は、対象イノベーションの実施形態に係る例示的な半導体製造システムのブロック図である。
【図３】図３は、オーバーレイモデルの一例に従った従来のオーバーレイ技術の例示である。
【図４】図４は、対象イノベーションの一実施形態に従ったオーバーレイモデルの例示である。
【図５】図５は、従来のオーバーレイ制御プロセスの流れを示す。
【図６】図６は、対象イノベーションの一つまたは複数の実施形態に従ったオーバーレイ制御プロセスの流れを示す。
【図７】図７は、従来のオーバーレイ制御プロセスを用いた半導体製造プロセスの一例の結果を示す。
【図８】図８は、対象イノベーションの一つまたは複数の実施形態によるオーバーレイ制御プロセスを用いた半導体製造プロセッシングの一例の結果を示す。
【図９】図９は、従来のオーバーレイ制御プロセスを用いた半導体製造プロセスの一例の結果を示す。
【図１０】図１０は、対象イノベーションの一つまたは複数の実施形態によるオーバーレイを用いた半導体製造プロセッシングの一例の結果を示す。
【図１１】図１１は、従来のオーバーレイ制御プロセスの流れを示す。
【図１２】図１２は、対象イノベーションの一つまたは複数の実施形態に従ったオーバーレイ制御プロセスの流れを示す。
【図１３】図１３は、対象イノベーションの一つまたは複数の実施形態に従ったオーバーレイ制御を用いて半導体デバイスを製造するための一例の方法のフローチャートである。
【図１４】図１４は、対象イノベーションの一つまたは複数の実施形態に従ったオーバーレイ制御を用いて半導体デバイスを製造するための一例の方法のフローチャートである。
【発明を実施するための形態】
【００１２】
対象イノベーションは、半導体製造プロセスのリソグラフィプロセス間のオーバーレイエラーを半導体デバイスのトレランス（tolerance）内に抑制するための機構を提供する。従来のオーバーレイ制御機構は、露光ツールが、（たとえば、高温アニール等の極端な条件を経るときに生じる）プロセス誘起ウェーハ変形を補正できる場合、または、合わせ先の層（previous layers）が高次のフィールド内補正を適用していた場合に、その歪みシグネチャー（distorted signature）に順応するために、合わせ先と同様の高次補正を行うことができる場合にのみ、所望の合わせ精度を得ることができる。しかしながら、露光ツールが上記の性能を持ち合わせていない場合には、所望の合わせ精度を得ることができない。
【００１３】
対象イノベーションの一つまたは複数の実施形態によれば、次の層で補正することのできる合わせずれ補正の許容範囲を逸脱しない程度に、先の層に補正を行うことを可能とする、改善されたオーバーレイ制御機構が提供される。たとえば、次の層は、先の層が許容範囲を超えること無く補正を行えるような合わせずれ誤差の許容範囲を先の層に知らせることができる。したがって、二つの露光の事象をまたがって広がり、従来システムとは異なり一つの露光の事象内に閉じていない、フィードバックループが確立される。
【００１４】
さらなる実施形態では、先の層の露光の事象において補正が行われるときに、次の層での補正は必要であったとしても次の層の容認範囲内にあり、前記先の層は、前記先の層とその直前にあったもの（たとえば、前記先の層と呼ばれた前記層のさらに先の層）との間の合わせずれ量を所定の範囲内に維持するための範囲内の補正を、適用する。しかしながら、先の層によって適用される補正が、次の層の所定の補正許容範囲を超える補正を適用するときは、先の層の直前にあったものもまた、先の層によって適用された補正が合わせずれ量を所定の許容範囲内に維持するように、補正を行う。
【００１５】
以下の説明および添付図面は明細書のある例証な態様を示す。しかしながら、これらの態様は、明細書の原理を用いることが可能な方法のほんの数例を示しているに過ぎない。明細書の他の利点および新規な特徴は、以下の開示された情報の詳細な説明と図面を合わせて明らかになるだろう。
【００１６】
特許請求の範囲の主題について図面を参照して今から述べるが、そこでは同様な参照番号は、全体を通して同様な要素について言及するために使用される。以下の説明においては、説明の目的のために、非常に多くの特定の詳細が、特許請求の範囲の主題についての完全な理解を提供するために述べられる。上記特定の詳細がなくても、特許請求の範囲の主題は実施できることは明らかであろう。他の場合においては、周知の構造およびデバイスは、特許請求の範囲の主題の記載を容易にするために、ブロック図の形式で示されている。
【００１７】
図１を参照すると、半導体製造システム１００が示されている。図１に示されるように、システム１００はリソグラフィツール１１０とリソグラフィツール１２０を含む。一例によれば、リソグラフィツール１１０および１２０などのリソグラフィツールは、ウエハ製造に用いられ、設計されたイメージまたはパターンをウエハ上に置くように構成された機械とすることができる。
【００１８】
図１に描かれているように、リソグラフィツール１１０は製造されるウエハまたは半導体デバイスの層ｉに関連づけることができ、そして、リソグラフィツール１２０は、たとえば、層ｉに関してもっと後またはより上の層ｉ＋１に関連づけることができる。このため、リソグラフィツール１１０は、リソグラフィツール１１０によってイメージされる層の設計またはレイアウトを明示するパターンｉを得ることができる。同様に、リソグラフィツール１２０は、層ｉ＋１の設計またはレイアウトを明示するパターンｉ＋１を受け取る。
【００１９】
例として、リソグラフィツール１１０は、レジストで覆われた基板を光で露光し、その光露光はパターンｉに従ったパターンをつける。レジストの材料に依存して、露光はポジまたはネガを作成する。ポジ型レジストを用いると、露光は、光に露出されたレジスト層の部分が現像液に溶けるような化学変化をレジストに生じさせる。ネガ型レジストを用いると、露光によって誘起された化学変化は、光に露出されたレジスト層の部分を現像液に対して不溶性にする。露光および現像の後、パターンｉに従ったレイアウトが基板上に配置される。エッチング工程またはイオン注入工程などのその後の処理は、レイアウトに従って行いおよび制御することができる。たとえば、レジスト層で覆われていない下層上の材料はエッチングすることができ、こうして、パターンｉを下層上の材料にパターニングする。
【００２０】
背景技術で述べたように、半導体デバイスはウエハ上に構築された多層として製造される。半導体デバイスの正しい動作のためには、さまざまな層の適切なアライメントは重要である。したがって、層ｉ＋１のパターンｉ＋１をイメージするためのリソグラフィツール１２０に対して、リソグラフィツール１２０は、パターンｉに基づいてリソグラフィツール１１０によって形成された層ｉにアライメントする。
【００２１】
アライメントを容易にするために、リソグラフィツール１１０はリソグラフィツール１２０にオーバーレイマーク１１２を提供する。同様に、後のプロセッシング・ステップをオーバーレイでアシストするために、リソグラフィツール１２０は層ｉ＋１と関連づけられたオーバーレイマーク１２２を提供することができる。リソグラフィツール１２０が、リソグラフィツール１１０によってイメージされるようなパターンｉとリソグラフィツール１２０によってイメージされるようなパターンｉ＋１との間のオーバーレイを測定できるように、層ｉに対するオーバーレイマーク１１２は、ウエハ上にプリントされたターゲットパターンとすることができる。少なくとも部分的にはオーバーレイマーク１１２に基づいて、リソグラフィツール１２０はオーバーレイエラー（合わせずれ量とも呼ばれる。）を特定することができる。オーバーレイを測定するため、および／または、オーバーレイエラーを特定するために、リソグラフィツール１２０は、ウエハ上にパターンｉ＋１をプリントすることができ、そして、プリントされた層がリソグラフィツール１１０によってイメージされた層ｉのパターンｉにアライメントされているか、または、許容される位置合わせ誤差の範囲内にあるかを確かめることができる。特に、リソグラフィツール１２０は、ミスアライメント、たとえばアライメントエラーや合わせずれ量と呼ばれるものが、所定の許容範囲（tolerance）内または事前設定された許容範囲（tolerance）内にあるかを決定することができる。そうであれば、リソグラフィツール１２０は終えることができ、そして、後のプロセッシング・ステップ（不図示）を開始することができる。しかしながら、アライメントエラーまたは合わせずれ量が許容範囲を超えるときには、リソグラフィツール１２０は補正を試みることができる。たとえば、層ｉ＋１は除去することができ、リソグラフィツール１２０は、前の試みで行われたオーバーレイ測定を考慮しながら、層ｉ＋１のイメージを再び実行することができる。リソグラフィツール１２０は、前の試みでのオーバーレイ測定に基づいて、エラーを補正するための露光プロセスを構成することができる。別の例では、もしエラーがリソグラフィツール１２０により補正可能な許容範囲（tolerance）を超えたら、製造中のウエハを破棄することができ、そして、次のロットに対してツールを再構成するために、オーバーレイ測定を行うことができる。
【００２２】
従来は、上述したように、上層、たとえば層ｉ＋１に関連づけられたリソグラフィツール１２０は、下層、たとえば層ｉにアライメントする。そのうえ、従来のリソグラフィツール１２０は、検出されたオーバーレイエラーをなくすリソグラフィプロセスを調整または変更するためのオーバーレイ補正能力を含む。対象イノベーションの一態様によれば、リソグラフィツール１２０はリソグラフィツール１１０にフィードバック１３０を提供することができ、これは次のロットまたはリソグラフィツール１１０および１２０により製造される次のウエハに対して利用することができる。フィードバック１３０に基づいて、リソグラフィツール１１０は、リソグラフィツール１２０によって検出されたようなオーバーレイエラーを事前補正（pre-correct）することができる。事実上、リソグラフィツール１２０は、むしろ従来のオーバーレイ制御を用いた場合とは逆に、層ｉたとえば下層を、層ｉ＋１たとえば上層に対してアライメントする。
【００２３】
フィードバック１３０はさまざまな情報を含むことができる。たとえば、フィードバック１３０は、リソグラフィツール１２０により測定されるような合わせずれ量を含むオーバーレイ測定結果を含むことができる。さらに、フィードバック１３０は、リソグラフィツール１２０の補正能力に関する情報を含むことができる。この情報に基づいて、リソグラフィツール１１０は、層ｉと層ｉ＋１との間の任意の結果として得られる合わせずれ量がリソグラフィツール１２０の補正能力内になる層ｉを生成するパターンｉがイメージされるように、露光パラメータを構成することができる。
【００２４】
図２を参照すると、製造されたウエハの層ｉに対応するリソグラフィツール２１０および前記ウエハの層ｉ＋１に対応するリソグラフィツール２２０を含む半導体システム２００が示されている。上述したリソグラフィツール１１０および１２０と同様に、リソグラフィツール２１０および２２０は、それぞれ、パターンｉおよびパターンｉ＋１を得ることができ、これは層ｉおよび層ｉ＋１を生産するためにウエハ上にプリントされるレイアウトを規定する（specify）。
【００２５】
図２に描かれるように、リソグラフィツール２１０は、パターンｉを得て、そして、リソグラフィツール２１０によって実行される露光プロセスを確立および制御する露光条件および／または設定パラメータを生成する露光条件モジュール２１２を含むことができる。一例において、露光条件モジュール２１２は、パターンｉに従って光でウエハを露光する（たとえば、ウエハ上にパターンｉをプリントする）ように構成された露光モジュール２１４への露光条件または設定パラメータを提供することができる。露光モジュール２１４は、層ｉ−１に関連づけられたオーバーレイマーク２０８、またはそれと同等の性能を有するマークを先の層から取得することができる。露光モジュール２１４はパターンｉの露光を層ｉ−１にアライメントするためにオーバーレイマーク２０８、またはそれと同等の性能を有する前述のマークを利用できる。露光後、測定機能性（metrology functionalities）を提供するように構成された測定モジョール２１６は、露光モジュール２１４によってプリントされたような層ｉ−１と層ｉとの間のオーバーレイを決定する。もしオーバーレイエラーが許容範囲（たとえば、得られる半導体デバイスにおける欠陥のリスクを増やすエラーの量）を超えたならば、露光条件モジュール２１２は、測定モジュール２１６によって報告されたようなオーバーレイエラーを減らすように、露光条件または設定パラメータを変更することができる。もしオーバーレイエラーが許容範囲を超えないならば、リソグラフィツール２１０は、層ｉに関連づけられたリソグラフィプロセスを終えることができ、そして、次の層たとえば層ｉ＋１に対応するオーバーレイマーク２１８に進む。図２に示されるように、オーバーレイマーク２１８は、ウエハ上にプリントされたパターンｉを、リソグラフィツール２１０によって層ｉを実際に構成する材料に転写するリソグラフィプロセスに続く、任意のプロセス（たとえば、イオン注入、エッチングなど）からのプロセス効果２０４の影響を受ける可能性がある。
【００２６】
次の層ｉ＋１はリソグラフィツール２２０と関連づけられることができ、これはリソグラフィツール２１０と同様に、露光条件モジョール２２２、露光モジュール２２４、および、測定モジュール２２６を含むことができる。リソグラフィツール２２０のこれらのサブコンポーネントは、パターンｉ＋１およびオーバーレイマーク２１８に関連して、リソグラフィツール２１０に関して上述したように、同じ内部フィードバックループで実施することができる。さらに、リソグラフィツール２２０は、オーバーレイマーク２２８を上層にフォワードすることができ、ここにおいて、オーバーレイマーク２２８は、層ｉ＋１に関連づけられたプロセスからのプロセス効果２０６の影響を受ける可能性がある。
【００２７】
一実施形態によれば、層ｉと層ｉ＋１との間のオーバーレイを決定することに加えて、測定モジュール２２６は、算出されたオーバーレイ内に示されるような合わせずれ量が、リソグラフィツール２２０によって補正可能かどうかを決定することができる。このようなエラーが補正可能であれば、リソグラフィツール２２０は上述したように適切に調整することができる。しかしながら、エラーが補正可能でなければ、リソグラフィツール２２０はリソグラフィツール２１０にフィードバック２３０を提供することができ、これはリソグラフィツール２１０によって次のウエハロットに用いることができる。フィードバック２３０は、層ｉと層ｉ＋１との間の合わせずれ量および／またはリソグラフィツール２２０の補正能力を含むことができる。その次のウエハロットでは、リソグラフィツール２１０の露光条件モジョール２１２は、層ｉのイメージパターンがリソグラフィツール２２０の補正可能範囲内のオーバーレイとなるように、フィードバック２３０に従って、露光条件または設定パラメータを変更することができる。
【００２８】
さらなる実施形態では、露光条件または設定パラメータのリソグラフィツール２１０による、層ｉのイメージパターンがリソグラフィツール２２０によって補正可能となるような補正値の適用は、許容範囲を超える層ｉと層ｉ−１との間の合わせずれ量を導入してしまうことがある。このような事態を避けるために、リソグラフィツール２２０は、リソグラフィツール２１０、および、図２に示された層ｉ−１に関連づけられたリソグラフィツール２０２に、フィードバック２３０を提供することができる。ここでは、たとえば、リソグラフィツール２１０はまた、測定モジュール２１６によって測定されるような層ｉと層ｉ−１との間のオーバーレイに対して、合わせずれ量が所望の値以下におさまるような、補正値の許容範囲（registration error tolerance）を保有する。これにより、リソグラフィツール２１０は、層ｉと層ｉ−１との間の合わせずれ量を常に許容範囲内に留めることを保証する。万一リソグラフィツール２１０によって行われる補正が許容範囲を超えるときは、リソグラフィツール２０２の露光条件モジョール２０４は、リソグラフィツール２１０による補正が許容範囲内にあり続けることを保証するために、フィードバック２３０（およびリソグラフィツール２１０からのフィードバック（不図示））に従って露光条件または設定パラメータを変更する。
【００２９】
別の実施形態では、測定モジュール２１６および２２６は、それぞれ、層とその前の層との間のオーバーレイのモデルを１０パラメータモデルに従って作ることができる。１０パラメータモデルは、一組のフィール内パラメータ（intrafield prameters）およびフィールド間パラメータ（interfield parameters）を含む。フィールド間パラメータはウエハの全ての露光フィードに関係し、そして、フィールド内パラメータは特定の露光フィードに関係する。言い換えれば、フィード間パラメータはウエハ関連パラメータであり、そして、フィールド内パラメータはフォールド関係パラメータである。フィールド間パラメータは、ｘ方向のウエハ膨張、ｙ方向のウエハ膨張、ｘ方向のウエハ変形（wafer translation）、ｙ方向のウエハ変形、ウエハ回転およびウエハ非直交性（wafer non-orthogonality）を含むことができる。フィールド内パラメータは、フィールド倍率（field magnification）、非対称フィールド倍率、フィールド回転および非対称フィールド回転を含むことができる。各層は、層と先の層上のパターンとの間に決定されたオーバーレイに従って、１０パラメータの特定の値に対応することができる。これらの値の補正は、オーバーレイエラーを補正するためのリソグラフィツールによって行うことができる。
【００３０】
図３および図４を参照すると、例示のオーバーレイモデルが示される。これらの例示のオーバーレイモデルに従い、ウエハは図示された複数の層を具備する。たとえば、ウエハは、第１のゲート層が積まれたアクティブエリア層を含むことができる。第１のゲート層上は第２のゲート層であり、続いて、第１のコンタクト／第２のコンタクト、次に、第１のメタル層、そして、最後に、一つまたは複数のプライマリ・メタルおよび配線（ヴィア）層が続く。
【００３１】
図３は、ウエハの複数の層のそれぞれにおける１０パラメータモデルのフィールド倍率（Ｒ_Ｍａｇ）パラメータの値を示す。フィールド倍率は、その前の層の対応するパターンと比べてのウエハの露光フィールドの膨張または収縮に関連する。図３に示されるように、一つの層からその次の層まで、露光フィールドは、アクティブエリアから第１のメタル層までの膨張の期間を通過し、続いて、第１のメタル層からプライマリ・メタル層およびヴィア層（Ｍｘ／Ｖｘ）までの期間の伸縮を通過する。膨張の期間において、膨張の大きさは、一つの層からその次の層まで増加し、第１のコンタクト層／第２のコンタクト層で最大となる。第１のコンタクト層／第２のコンタクト層の後、膨張はまだ生じるが、膨張における相対的増加はより小さい量となる。図３に示されるように、第１および第２のコンタクト層はフィールド倍率において大きな補正を要する。
【００３２】
第１および第２のコンタクト層で行われる補正の程度を減らすために、その前の層は補償の量を減らすことができる。たとえば、図４に示されるように、第１および第２のゲート層で行われるフィールド倍率補正の量は、第１および第２のコンタクト層で補正の量を減らすために、減らすことができる。一例によれば、第１および第２のコンタクト層に対応する製造装置は、図３に示されるように、必要とされる大きな補正を行うことができないものとすることができる。したがって、製造装置は、第１および第２のコンタクト層にて必要とされる補正の量、ならびに、第１のゲート層および／または第２のゲート層に対応する装置の補正能力の程度を特定する先の層（たとえば、第１のゲート層、第２のゲート層）に関連づけられた他の製造装置に、フィードバック情報を提供することができる。第１のゲート層および／または第２のゲート層に対応する装置は、第１および第２のコンタクト層にて必要とされる補正の量を減らすために、フィードバック情報に基づいて、前もって補償する（たとえばフィールド倍率を減らす）ことができる。
【００３３】
図３および図４は、１０パラメータモデルの一つのパラメータに関しての対象イノベーションの実施形態によるオーバーレイ補正スキームの一般的な概念を描いている。しかしながら、その描かれた一般的な概念は、１０パラメータモデルの他のパラメータや、オーバーレイモデルの他のパラメータにも拡張できることは理解されるべきである。
【００３４】
図５は、従来のオーバーレイ制御プロセスのフロー５００を示している。図５に示されるように、半導体製造プロセスの一部内において、ウエハは、リソグラフィプロセス５０２を介してプロセス５０４（たとえば、エッチングプロセス、イオン注入プロセス、リフティングプロセス）に進み、そして、最後はリソグラフィプロセス５０６に進む。リソグラフィプロセス５０２またはプロセス５０４の実行中に、リソグラフィプロセス５０６によってプリントされる層とリソグラフィプロセス５０４によってその前にイメージされた層との間におけるオーバーレイに影響するエラーが導入することがある。従来のオーバーレイ制御スキームでは、図５に示されるように、リソグラフィプロセス５０６は、リソグラフィプロセス５０２および／またはプロセス５０４に順応する。言い換えれば、従来のオーバーレイ制御スキームにおいては、リソグラフィプロセス５０６は、リソグラフィプロセス５０２によって不正確にイメージされたパターンまたはプロセス５０４によって誤って変わったパターンに対して、リソグラフィプロセス５０６によってプリントされるパターンのアライメントが補正されるように、露光条件、ウエハ配置等に対して適切な補正を行う。
【００３５】
図６を参照すると、一つまたは複数の実施形態に従ったオーバーレイ制御プロセスの流れ６００が示されている。図５と同様に、図６は、ウエハがリソグラフィプロセス６０２を介してプロセス６０４（たとえば、エッチングプロセス、イオン注入プロセス、リフティングプロセス）に進み、そして、最後はリソグラフィプロセス６０６に進む、半導体製造プロセスの一部を示す。上述したように、リソグラフィプロセス６０２またはプロセス６０４の実行中に、リソグラフィプロセス６０６によってプリントされる層とリソグラフィプロセス６０２によってその前にイメージされた層との間におけるオーバーレイに影響するエラーが導入されることがある。従来のオーバーレイ制御スキームにおいては、後の層（later layers）はそれよりも下の層に形成されたパターンに順応する。実施形態によれば、下の層はそれよりも上の層にプリントされるパターンに順応する。たとえば、リソグラフィプロセス６０２および／またはプロセス６０４は、リソグラフィプロセス６０６に順応する。言い換えれば、リソグラフィプロセス６０２は、リソグラフィプロセス６０６によってプリントされるパターンに関連する、リソグラフィプロセス６０４によって誘発されるオーバーレイエラーを予め補正する。別の例においては、プロセス６０４は、先のパターンをイメージするリソグラフィプロセス６０２によって導入される、オーバーレイエラーを補正することができ、リソグラフィプロセス６０６はオーバーレイ補正の負担から解放される。
【００３６】
図７は、従来のオーバーレイ制御プロセスを用いた半導体製造プロセスの一例の結果を示す。７００には、層ｉに対応するパターンがプリントされたリソグラフィプロセス１の実行後のウエハの一部分またはフィールドが描かれている。リソグラフィプロセス１の実行中に、図７に示されるような異常形状のパターンが形成される結果となるエラーが起こる。リソグラフィプロセス１の後、ウエハは、層ｉまたは別の層に関連するエッチングプロセス、リフトオフプロセス、イオン注入プロセス等の、７０２に示されたプロセス１に移る。図７に示された例においては、プロセス１は、リソグラフィプロセス１によってプリントされたパターンを変えない。７０４には、層ｊに対応するリソグラフィプロセス２の実行後のウエハ上の結果が示される。７０４にて示されるように、リソグラフィプロセス１によって形成されたパターンのフィーチャ（features）は破線で示され、一方、リソグラフィプロセス２によってプリントされたパターンのフィーチャ（features）は太い実線で示されている。７０４にて示されるように、リソグラフィプロセス２に対応するパターンは、リソグラフィプロセス１に対応するパターンに対して位置ずれが生じている。したがって、層ｊと層ｉとの間のオーバーレイは、従来のオーバーレイ制御プロセス下でのリソグラフィプロセス２による高度なオーバーレイ補正を要求する、広範囲にわたる位置合わせ精度やオーバーレイエラーを示す。
【００３７】
図８を参照すると、一つまたは複数の実施形態によるオーバーレイ制御プロセスを用いた半導体製造プロセッシングの一例の結果が示されている。図８は、上記の図７と同様の半導体製造プロセスを示している。しかしながら、対象イノベーションの実施形態によれば、後の層たとえばリソグラフィプロセス２の層ｊは、先の層たとえば層ｉ、ならびに、対応するプロセスたとえばリソグラフィプロセス１およびプロセス１に、フィードバックを提供する。フィードバックに基づき、層ｉと層ｊとの間のオーバーレイエラーの補正は、リソグラフィプロセス２による露光の前に、行うことができる。たとえば、図８に示されるように、プロセス１のパラメータは、リソグラフィプロセス１によって層ｉに対応するパターン内に導入されるエラーを補正するために、調整することができる。８００には、リソグラフィプロセス１によってプリントされた誤ったパターンが示されている。８０２には、プロセス１の実行期間中における調整が終わった後の、ウエハ上に得られたパターンが示されている。８０４にて、リソグラフィプロセス２後のウエハ上の結果は先のパターン（層ｉ）上に新しいパターン（層ｊ）をプリントする。図８に示されるように、層ｉと層ｊとの間のオーバーレイは、リソグラフィプロセス２によって容易に補正することができる、小さなオーバーレイエラーを示す。
【００３８】
図９は、従来のオーバーレイ制御プロセスを用いた半導体製造プロセスの一例の結果を示す。９００には、層ｉに対応するパターンがプリントされたリソグラフィプロセス１の実行後のウエハの一部分またはフィールドが描かれている。リソグラフィプロセス１の後、ウエハはプロセス１に移り、プロセス１は層ｉまたは別の層に関連するエッチングプロセス、リフトオフプロセス、イオン注入プロセス等とすることができる。図９に示された例においては、プロセス１は、リソグラフィプロセス１によってプリントされたパターンに従って働く。図９に示されるように、プロセス１の実行の結果としてプロセス誘起された位置合わせずれが導入される。したがって、９００には、ウエハの一部分は層ｉに対して異常形状のパターンが形成される結果が示される。９０４には、層ｊに対応するリソグラフィプロセス２の実行後のウエハ上の結果が示される。９０４に示されるように、リソグラフィプロセス１によって形成され、そして、プロセス１によって変えられたパターンのフィーチャは破線で示され、一方、リソグラフィプロセス２によってプリントされたパターンのフィーチャは太い実線で示されている。９０４に示されるように、リソグラフィプロセス２に対応するパターンは、リソグラフィプロセス１に対応するパターンに対して位置ずれが生じており、そして、プロセス１によって誤って変えられている。したがって、層ｊと層ｉとの間のオーバーレイは、従来のオーバーレイ制御プロセス下でのリソグラフィプロセス２による高度なオーバーレイ補正を要求する、広範囲にわたる位置合わせ精度やオーバーレイエラーを示す。
【００３９】
図１０を参照すると、一つまたは複数の実施形態によるオーバーレイを用いた半導体製造プロセスの一例の結果が示されている。図１０は、上記の図９と同様の半導体製造プロセスを示している。しかしながら、対象イノベーションの実施形態によれば、後の層たとえばリソグラフィプロセス２の層ｊは、先の層たとえば層ｉ、ならびに、対応するプロセスたとえばリソグラフィプロセス１およびプロセス１に、フィードバックを提供する。フィードバックに基づき、層ｉと層ｊとの間のオーバーレイエラーの補正は、リソグラフィプロセス２による露光の前に、行うことができる。たとえば、図１０に示されるように、リソグラフィプロセス１は、プロセス１によって発生したプロセス誘因の位置合わせずれを予め補正することができる。したがって、１０００には、リソグラフィプロセス１によってプリントされた変更パターンが示される。変更パターンは、一部分において、リソグラフィプロセス２からのフィードバックから由来する露光条件に基づく。一態様において、変更パターンは、１００２に示されるように、プロセス１の実行後の結果として生じるパターンが、リソグラフィプロセス１による初めに意図された正しいパターンにより似るように、プロセス１のエラーを補償する（図９参照）。１００４にて、リソグラフィプロセス２後のウエハ上の結果は先のパターン（層ｉ）上に新しいパターン（層ｊ）をプリントする。図１０に示されるように、層ｉと層ｊとの間のオーバーレイは、リソグラフィプロセス２によって容易に補正することができる、小さなオーバーレイエラーを示す。
【００４０】
図１１は、半導体製造プロセス例の一部に関しての従来のオーバーレイ制御プロセスの流れを示す。上記の半導体製造プロセス例によれば、ウエハは一連のプロセスステップを通じて発展し、各プロセスステップは、半導体デバイスを形成するために積み重なった層をパターンまたは作成するように構成されている。たとえば、図１１に示されるように、ウエハは、ウエハの第１の層に対応する第１のパターンをプリントするリソグラフィプロセス１１００を経ることができる。その後、プロセス１１０２がウエハ上にて実行する。プロセス１１０２は、第１の層上で行われるエッチングプロセス、リフトオフプロセス、イオン注入プロセス等とすることができる。プロセス１１０２の後、ウエハの第２の層に対応する第２のパターンをイメージするリソグラフィプロセス１１０４が実行する。リソグラフィプロセス１１０４の一部として、第１の層と第２の層との間のオーバーレイが決定および／またはモデル化される。オーバーレイは、どのように第２のパターンが第１のパターンに位置合わせまたは位置合わせ補正されるのかを示す。位置合わせまたは位置合わせ補正における不一致は、オーバーレイエラーまたは位置合わせ補正エラーと呼ぶことができる。図１１中の破線で示されるように、従来のオーバーレイ制御においては、より上の層に対応するより後のプロセスであるリソグラフィプロセス１１０４は、リソグラフィプロセス１１００によってプリントされたような第１のパターンに位置が合うように第２のパターンを調整する。上記と同様に、ウエハは、第２の層上で働くプロセス１１０６、第３の層を補正するプロセス１１０８、および、第４の層上に第４のパターンをプリントするリソグラフィプロセス１１１０を受ける。従来のスキーム下においては、層が積層されるにつれ、後の層間のオーバーレイたとえば第３の層と第２の層との間のオーバーレイがより大きな補正を必要とするように、オーバーレイエラーの度合いは増す。したがって、層がその前の層またはより前の層に順応する従来のオーバーレイ制御下でのリソグラフィプロセスＸは、高度のオーバーレイ補正能力が実行される。
【００４１】
図１２は、対象イノベーションの一つまたは複数の実施形態に従ったオーバーレイ制御プロセスの流れを示す。実施形態の半導体製造プロセスによれば、たとえば、図１２に示されるように、ウエハは、ウエハの第１の層に対応する第１のパターンをプリントするリソグラフィプロセス１２００を経ることができる。その後、プロセス１２０２がウエハ上にて実行する。プロセス１２０２は、第１の層上で行われるエッチングプロセス、リフトオフプロセス、イオン注入プロセス等とすることができる。プロセス１２０２の後、ウエハの第２の層に対応する第２のパターンをイメージするリソグラフィプロセス１２０４が実行する。リソグラフィプロセス１２０４の一部として、第１の層と第２の層との間のオーバーレイが決定および／またはモデル化される。オーバーレイは、どのように第２のパターンが第１のパターンに位置合わせまたは位置合わせ補正されるのかを示す。位置合わせまたは位置合わせ補正における不一致は、オーバーレイエラーまたは位置合わせ補正エラーと呼ぶことができる。図１２中の実線で示されるように、実施形態によれば、より上の層に対応するより後のプロセスであるリソグラフィプロセス１２０４は、第２の層と第１の層との間の測定されたオーバーレイはもちろん、オーバーレイ補正能力に関するフィードバックも提供することができる。その後のウエハロットにおいては、リソグラフィプロセス１２００は、リソグラフィプロセス１２０４により検出されたオーバーレイエラーを予め補正するために、リソグラフィプロセスを調整するためにフィードバックを利用することができる（図１２の破線で示されるように）。上記と同様に、ウエハは、第２の層上で働くプロセス１２０６、第３の層上に第３のパターンをプリントするリソグラフィプロセスＸ、第３の層を補正するプロセス１２０８、および、第４の層上に第４のパターンをプリントするリソグラフィプロセス１２１０を受ける。
【００４２】
リソグラフィプロセス１２００と同様に、リソグラフィプロセスＸによってプリントされた第３の層などのより後またはより上の層から、リソグラフィプロセス１２０４はフィードバックを取得できる。リソグラフィプロセス１２０４は、リソグラフィプロセスＸによってプリントされた第３の層によりよく位置合わせするために、第２のパターンを形成するリソグラフィプロセスを調整するためにフィードバックを利用することができる。前の複数の層はそれぞれ後の複数のパターンに合わせてパターンを予め補正するので、リソグラフィプロセスＸは高度のオーバーレイ補正能力を有する必要はない。そうなので、代わりの装置、典型的にはオーバーレイ補正能力が低い装置を用いることができる。たとえば、極端紫外線（ＥＵＶ）リソグラフィ装置およびナノインプリント（ＮＩ）リソグラフィ装置などの次世代リソグラフィ装置は、微細化が進んでいる半導体デバイススケールに関連しているナノメータースケールのパターンを製造することができる。このような次世代リソグラフィ装置は一般にオーバーレイ補正能力が低下しているが、本発明の実施態様に従うことで、所望の合わせ精度を保ちつつ微細パターンを形成する半導体製造工程に適用することができる。
【００４３】
図１３は、対象イノベーションの実施形態に従ったオーバーレイ制御を用いて半導体デバイスを製造するための一例の方法１３００のフローチャートである。１３０２では、リソグラフィプロセスは、新しい層に対応する新しいパターンを形成するための露光を実行する。１３０４では、より低い層に対応する先のパターンに関連するオーバーレイ情報が取得される。１３０６では、オーバーレイ情報に基づいて、オーバーレイエラーの補正が可能であるか否か決定がなされる。１３０６で補正が可能であると決定されたら、方法１３００は、少なくとも取得されたオーバーレイ情報に基づいて露光条件が補正される１３０８に進む。１３１０では、補正された露光条件に従って露光が実行される。実施形態によれば、再実行は、既に形成された新しいパターンを除去すること、レジストを再塗布すること、および、再塗布されたレジストを再露光することを含むことができる。
【００４４】
１３０６で許容範囲を超えた補正であると決定されたら、方法１３００は、フィード情報が先の層に送られる１３１２に進む。フィード情報は、リソグラフィプロセスの補正能力はもちろん、１３０４で取得されたオーバーレイ情報も含むことができる。１３１４では、先の層の条件を補正することができ、そして、次のウエハロットに用いることができる。実施形態において、先の層の条件は、フィーバック情報に基づいて補正され、そして、新しい条件は、新しいパターンと先のパターンとの間のオーバーレイがリソグラフィプロセスの補正可能範囲に収まるように、オーバーレイエラーを予め補正する。
【００４５】
図１４は、対象イノベーションの実施形態に従ったオーバーレイ制御を用いて半導体デバイスを製造するための一例の方法１４００のフローチャートである。１４０２では、フィードバック情報がより後の層から取得される。１４０４では、現在の層の条件がフィードバック情報に基づいて補正される。１４０６では、補正された条件に基づいてプロセスが実行される。
【００４６】
以上述べたことは開示されたイノベーションの例を含む。開示されたイノベーショを説明する目的のために、要素または方法の全ての考えられる組合せについて説明することは、もちろん、不可能なことであるが、当業者であれば、開示されたイノベーションの多くのさらなる組合せおよび置換を分かることができる。したがって、開示されたイノベーションは、添付の請求項の精神および範囲に入る全ての変更、補正および変形を意図している。
【００４７】
所定の特性に対しての任意の数字または数値範囲に関して、一つの範囲内の数字またはパラメータと、同じ特性に対しての異なる範囲内の他の数字またはパラメータとを組み合わせて、ある数値範囲を生成しても構わない。
【００４８】
実施形態以外さもなければ示唆された以外の、明細書および特許請求の範囲内において用いられる、材料の量、反応条件などに言及した全ての数字、数値および／または表現は、全ての場合において、用語“約”によって変更可能であると解するべきである。
【００４９】
説明の簡単のために、方法はひと続きの行為として示されて説明されているが、開示された態様は行為の数や順番によって限定されない。なぜなら、いくつかの行為は、明細書に述べられたのとは異なる順、および／または、他の行為と実質的に同時に起こり得るからである。たとえば、方法は、代わりには、状態図などのように一連の相互に関連づけられた状態または事象として表現することができる。さらに、明細書に述べられた方法を実施するために全ての示された行為が必ずしも必要であるわけではない。
【００５０】
以上述べた実施形態の上位概念、中位概念および下位概念の一部または全ては、例えば以下のような付記１−２０で表現できる。
【００５１】
付記［１］
基板上の第１の層の第１のパターンと、前記基板上の第２の層の第２のパターンとの間の合わせずれを、前記第２の層にて測定することであって、前記第１の層が前記第２の層としてよりも低い層であること、および
前記第２の層から前記第１の層にフィードバック情報を提供することであって、前記フィードバック情報が、前記測定した合わせずれと前記第２の層に関連した許容範囲とを含むこと、前記許容範囲が、前記第２の層にて補正可能な合わせずれの程度を示すこと
を具備してなるオーバーレイ制御方法。
【００５２】
付記［２］
前記測定した合わせずれに基づいて、前記第１のパターンと前記第２のパターンとの間のエラーが前記第２の層にて補正可能か否かを決定すること、および
前記エラーが補正可能である場合、前記エラーを補正するために、前記第２の層に関連したプロセス条件を調整すること
をさらに具備してなる付記１に記載のオーバーレイ制御方法。
【００５３】
付記［３］
前記調整したプロセス条件に従って、前記基板上の前記第２の層の前記第２のパターンをプリントするように構成されたプロセスを実行することをさらに具備してなる付記２に記載のオーバーレイ制御方法。
【００５４】
付記［４］
前記エラーが前記第２の層にて補正可能か否かを決定することは、
前記エラーを補正するプロセス条件の値を算出すること、および
前記値が指定範囲内にあるか否かを決定すること
を具備してなる付記２に記載のオーバーレイ制御方法。
【００５５】
付記［５］
前記第２のパターンを、リソグラフィ装置によって、前記基板の前記第２の層に転写することをさらに具備してなる付記１に記載のオーバーレイ制御。
【００５６】
付記［６］
前記リソグラフィ装置は、極端紫外線リソグラフィ装置およびナノインプリント装置の少なくとも一方である付記５に記載のオーバーレイ制御。
【００５７】
付記［７］
前記第１の層にて前記フィードバック情報を取得すること、
前記第１の層に関連したプロセスのプロセス条件を補正すること、および
前記補正したプロセス条件に従って前記プロセスを実行することをさらに具備してなる付記１に記載のオーバーレイ制御。
【００５８】
付記［８］
前記補正したプロセス条件に従って前記プロセスを実行することが、前記第１の層と、前記第１の層および前記第２の層と比較してより低い層の第３の層との間で測定された、合わせずれ量の許容範囲を超えるか否かを判断すること、および
前記第３の層にフィードバック情報を提供することであって、前記第３の層が、前記第３の層に関連したプロセス条件を補正し、かつ、前記第１の層と前記第３の層との間の測定された前記合わせずれ量を前記許容範囲内に維持するために、前記補正したプロセスに従ってプロセスを実行すること
をさらに具備してなる付記７に記載のオーバーレイ制御。
【００５９】
付記［９］
前記プロセスは、リソグラフィプロセスである付記７に記載のオーバーレイ制御。
【００６０】
付記［１０］
前記プロセス条件は、第２のプロセスによって導入されたプロセス誘因の合わせずれを予め補正し、前記第２のプロセスは、前記第１の層に関連した前記リソグラフィプロセスの後に実行するが、前記第２の層に関連したプロセスの前に行われる付記９に記載のオーバーレイ制御。
【００６１】
付記［１１］
前記プロセスは、エッチングプロセス、堆積プロセス、イオン注入プロセスおよび高温アニールプロセスの少なくとも一つである付記７に記載のオーバーレイ制御。
【００６２】
付記［１２］
前記プロセス条件は、前記第１のパターンが前記基板の前記第１の層に転写されるときに起こるエラーを補正する付記１１に記載のオーバーレイ制御。
【００６３】
付記［１３］
半導体ウエハの第１の層上に第１のパターンを第１のリソグラフィ装置により転写すること、
前記第１の層の前記第１のパターンと前記半導体ウエハの第２の層の第２のパターンとの間の合わせずれエラーを前記第１のリソグラフィ装置により測定することであって、前記第２の層が前記第１の層と比較して前記半導体ウエハのより下の層であること、
前記合わせずれエラーが前記第１のリソグラフィ装置によって補正可能であるか否かを決定すること、および
前記合わせずれエラーが前記第１のリソグラフィ装置によって補正可能でない場合、第２のリソグラフィ装置にフィードバック情報を提供することであって、前記第２のリソグラフィ装置は前記半導体ウエハの前記第２の層上に前記第２のパターンを転写したこと
を具備してなる半導体製造方法。
【００６４】
付記［１４］
前記合わせずれエラーが補正可能であるか否かを決定することは、
前記合わせずれエラーを補正する前記第１のリソグラフィ装置によって実行されたリソグラフィプロセスのプロセス条件を決定すること、および
前記プロセス条件が前記第１のリソグラフィ装置に関連した指定範囲内にあるか否かを特定することであって、前記指定範囲は前記第１のリソグラフィ装置が機能することができる程度の範囲を示すこと
を具備してなる付記１３に記載の半導体製造方法。
【００６５】
付記［１５］
前記エラーが補正可能である場合、
前記合わせエラーを補正する前記第１のリソグラフィ装置によって実行されるリソグラフィプロセスのプロセス条件を決定すること、
前記プロセス条件に従って前記リソグラフィプロセスを前記第１のリソグラフィ装置によって実行すること
をさらに具備してなる付記１３に記載の半導体製造方法。
【００６６】
付記［１６］
前記フィードバック情報は、前記合わせエラーに関する情報と、前記第１のリソグラフィ装置によって補正可能なエラーの程度を示す前記第１のリソグラフィ装置のトレランス（tolerance）に関する情報とを含む付記１３に記載の半導体製造方法。
【００６７】
付記［１７］
前記第１のリソグラフィ装置は、極端紫外線リソグラフィ装置およびナノインプリント装置の少なくとも一方を含む。
【００６８】
付記［１８］
前記半導体ウエハの前記第２の層に前記第２のパターンを転写するように構成された前記第２のリソグラフィ装置によって実行されるリソグラフィプロセスのプロセス条件を決定することであって、前記プロセス条件が前記合わせずれを予め補正すること、および
前記プロセス条件に従って前記リソグラフィプロセスを前記第２のリソグラフィプ装置によって実行すること
をさらに具備してなる付記１３に記載の半導体製造方法。
【００６９】
付記［１９］
前記リソグラフィプロセスを実行することは半導体ウエハロット上で前記リソグラフィプロセスを実行することを具備する付記１８に記載の半導体製造方法。
【００７０】
付記［２０］
半導体製造装置であって、
一組のプロセス条件に従って半導体ウエハの層にパターンを転写する手段、
前記層に転写された前記パターンと、前記半導体ウエハの先の層に転写された先のパターンとの間の位置合わせを測定する手段、および
前記パターンと前記先のパターンとの間の前記位置合わせ、および、半導体製造プロセスの後プロセスステップに関連した別の半導体製造装置から取得した先のウエハロットからのフィードバック情報とに基づいて、前記一組のプロセス条件を調整する手段
を具備してなる半導体製造装置。
【００７１】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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