(57)【要約】【課題】消費電流を低減しつつ、回路面積の縮小を図ることが可能なスケルチ回路を提供する。【解決手段】差動入力される差動入力信号と閾値とを比較して、スケルチ信号を出力するスケルチ回路は、差動入力信号が入力され、前記差動入力信号と前記閾値とを比較して得られた第１のデジタル信号を出力する第１のコンパレータ回路を有する。また、デジタル回路で構成され、前記第１のコンパレータ回路の出力を平滑化し前記スケルチ信号として出力するデジタル平滑化回路を有する。また、第１のコンパレータ回路は、第１のクロック信号により動作が制御され、前記差動入力信号と前記閾値とを比較して得られた第１の差動比較信号を出力する第１のクロックト・コンパレータと第１の差動比較信号が入力され、前記第１の差動比較信号の論理を保持して前記第１のデジタル信号として出力する第１のデータ保持回路を有する。【選択図】図１
2012054872.tif 000002
【特許請求の範囲】
【請求項１】
差動入力される差動入力信号と閾値とを比較して、スケルチ信号を出力するスケルチ回路であって、
前記差動入力信号が入力され、前記差動入力信号と前記閾値とを比較して得られた第１のデジタル信号を出力する第１のコンパレータ回路と、
デジタル回路で構成され、前記第１のコンパレータ回路の出力を平滑化し前記スケルチ信号として出力するデジタル平滑化回路と、を備え、
前記第１のコンパレータ回路は、
第１のクロック信号により動作が制御され、前記差動入力信号と前記閾値とを比較して得られた第１の差動比較信号を出力する第１のクロックト・コンパレータと、
前記第１の差動比較信号が入力され、前記第１の差動比較信号の論理を保持して前記第１のデジタル信号として出力する第１のデータ保持回路と、を有する
ことを特徴とするスケルチ回路。
【請求項２】
前記第１のコンパレータ回路と同じ構成を有し、前記差動入力信号が極性を入れ替えて入力され、極性を入れ替えて入力された前記差動入力信号と前記閾値とを比較して得られた第２のデジタル信号を出力する第２のコンパレータ回路を、さらに備え、
前記デジタル平滑化回路は、
前記第１のコンパレータ回路の出力と前記第２のコンパレータ回路の出力の論理和を演算しその演算結果を前記スケルチ信号として出力する第１のＯＲ回路を有する
ことを特徴とする請求項１に記載のスケルチ回路。
【請求項３】
前記第１のコンパレータ回路と同じ構成を有し、前記差動入力信号が極性を入れ替えて入力され、極性を入れ替えて入力された前記差動入力信号と前記閾値とを比較して得られた第２のデジタル信号を出力する第２のコンパレータ回路を、さらに備え、
前記デジタル平滑化回路は、
前記第１のコンパレータ回路の出力と前記第２のコンパレータ回路の出力の論理和を演算しその演算結果に応じた信号を出力する第１のＯＲ回路と、
前記第１のＯＲ回路の出力を平滑化し前記スケルチ信号として出力する平滑化回路と、を有する
ことを特徴とする請求項１に記載のスケルチ回路。
【請求項４】
前記第１のコンパレータ回路と同じ構成を有し、前記差動入力信号が極性を入れ替えて入力され、極性を入れ替えて入力された前記差動入力信号と前記閾値とを比較して得られた第２のデジタル信号を出力する第２のコンパレータ回路を、さらに備え、
前記デジタル平滑化回路は、
前記第１のコンパレータ回路の出力を平滑化して出力する第１の平滑化回路と、
前記第２のコンパレータ回路の出力を平滑化して出力する第２の平滑化回路と、
前記第１の平滑化回路の出力と前記第２の平滑化回路の出力との論理和を演算しその演算結果を前記スケルチ信号として出力する第１のＯＲ回路と、を有する
ことを特徴とする請求項１に記載のスケルチ回路。
【請求項５】
前記第１のクロック信号を生成し、前記第１のクロック信号の周波数をランダムに変化させるクロック信号生成回路を、さらに備える
ことを特徴とする請求項１に記載のスケルチ回路。
【請求項６】
前記第１のクロックト・コンパレータは、
前記第１の差動比較信号を出力するための第１の出力端子および第２の出力端子と、
第１の電位に一端が接続され、前記第１の出力端子に他端が接続され、前記第１のクロック信号がゲートに入力される第１導電型の第１のトランジスタと、
前記第１のトランジスタの一端に一端が接続され、前記第１のトランジスタの他端に他端が接続され、前記第２の出力端子にゲートが接続された前記第１導電型の第２のトランジスタと、
前記第１のトランジスタの他端に一端が接続され、前記第２のトランジスタのゲートにゲートが接続された第２導電型の第３のトランジスタと、
前記第３のトランジスタの他端に一端が接続され、前記差動入力信号を構成する第１の入力信号がゲートに入力される前記第２導電型の第４のトランジスタと、
前記第４のトランジスタの一端に一端が接続され、前記第４のトランジスタの他端に他端が接続され、第１の基準電圧がゲートに印加される前記第２導電型の第５のトランジスタと、
前記第４のトランジスタの他端に一端が接続され、前記第１の電位とは異なる第２の電位に他端が接続され、前記第１のクロック信号がゲートに印加される前記第２導電型の第６のトランジスタと、
前記第１の電位に一端が接続され、前記第２の出力端子に他端が接続され、前記第１のクロック信号がゲートに入力される前記第１導電型の第７のトランジスタと、
前記第７のトランジスタの一端に一端が接続され、前記第７のトランジスタの他端に他端が接続され、前記第１の出力端子にゲートが接続された前記第１導電型の第８のトランジスタと、
前記第７のトランジスタの他端に一端が接続され、前記第８のトランジスタのゲートにゲートが接続された前記第２導電型の第９のトランジスタと、
前記第９のトランジスタの他端に一端が接続され、前記第６のトランジスタの一端に他端が接続され、前記差動入力信号を構成する第２の入力信号がゲートに入力された前記第２導電型の第１０のトランジスタと、
前記第１０のトランジスタの一端に一端が接続され、前記第１０のトランジスタの他端に他端が接続され、前記第１の基準電圧とは異なる第２の基準電圧がゲートに印加される前記第２導電型の第１１のトランジスタと、を有し、
前記閾値は、前記第１の基準電圧と前記第２の基準電圧との電位差である
ことを特徴とする請求項１ないし５のいずれか一項に記載のスケルチ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、スケルチ回路に関する。
【背景技術】
【０００２】
一般的に、スケルチ回路は、入力信号の振幅が設定閾値以上有る場合に検出フラグを立てる回路であり、意図的にアンバランスに構成された比較器（コンパレータ）と、この比較器の出力を平滑化する平滑化回路と、を備える。
【０００３】
従来のスケルチ回路においては、入力信号を常時比較する常時比較器が用いられる。
【０００４】
この常時比較器では、閾値の高い精度が要求されるため、大部分の回路構成に対してペア性や絶対精度が求められる。ここで、回路を構成する素子の特性バラツキは１／√ＬＷ（Ｌ：ゲート長、Ｗ：ゲート幅）に比例する。
【０００５】
このため、常時比較器の閾値の精度の向上のためには、素子の面積を増大させる必要があり、結果として、スケルチ回路の回路面積が増大する問題がある。
【０００６】
さらに、該常時比較器は、常時、電流を消費することから、スケルチ回路の消費電力も大きくなる問題がある。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開平１１−２７４８５７
【発明の概要】
【発明が解決しようとする課題】
【０００８】
消費電流を低減しつつ、回路面積の縮小を図ることが可能なスケルチ回路を提供する。
【課題を解決するための手段】
【０００９】
実施例に従ったスケルチ回路は、差動入力される差動入力信号と閾値とを比較して、スケルチ信号を出力するスケルチ回路であって、差動入力信号が入力され、前記差動入力信号と前記閾値とを比較して得られた第１のデジタル信号を出力する第１のコンパレータ回路を有する。また実施例に従ったスケルチ回路は、デジタル回路で構成され、前記第１のコンパレータ回路の出力を平滑化し前記スケルチ信号として出力するデジタル平滑化回路を有する。また、実施例に従ったスケルチ回路の第１のコンパレータ回路は、第１のクロック信号により動作が制御され、前記差動入力信号と前記閾値とを比較して得られた第１の差動比較信号を出力する第１のクロックト・コンパレータと、第１の差動比較信号が入力され、前記第１の差動比較信号の論理を保持して前記第１のデジタル信号として出力する第１のデータ保持回路と、を有する。
【図面の簡単な説明】
【００１０】
【図１】図１は、実施例１に係るスケルチ回路１００の構成の一例を示す図である。
【図２】図２は、図１に示すスケルチ信号１００のコンパレータ回路１の構成の一例を示す回路図である。
【図３】図３は、図１に示すスイッチ回路１００の電圧発生回路３の構成の一例を示す回路図である。
【図４】図４は、図１に示すスイッチ回路１００のクロック信号生成回路４の構成の一例を示す図である。
【図５】図５は、図１に示すスイッチ回路１００のクロック信号生成回路４の構成の他の例を示す図である。
【図６】図６は、図１に示すスイッチ回路１００のクロック信号生成回路４の構成のさらに他の例を示す図である。
【図７】図７は、図１に示すスイッチ回路１００のクロック信号生成回路４の構成のさらに他の例を示す図である。
【図８】図８は、図１に示すスケルチ回路１００における各信号の波形を示す波形図である。
【図９】図９は、実施例２に係るスケルチ回路２００の構成の一例を示す図である。
【図１０】図１０は、図９に示すスケルチ回路２００の第２のコンパレータ回路５の構成の一例を示す回路図である。
【図１１】図１１は、図９に示すスケルチ回路２００における各信号の波形を示す波形図である。
【図１２】図１２は、実施例３に係るスケルチ回路３００の構成の一例を示す図である。
【図１３】図１３は、図１２に示すスケルチ回路３００における各信号の波形を示す波形図である。
【図１４】図１４は、実施例４に係るスケルチ回路４００の構成の一例を示す図である。
【図１５】図１５は、図１４に示すスケルチ回路４００における各信号の波形を示す波形図である。
【図１６】図１６は、図１２に示す平滑化回路２ｂの具体的な構成の一例を示す図である。
【図１７】図１７は、図１６に示す平滑化回路２ｂの動作波形の一例を示す図である。
【図１８】図１８は、図１２に示す平滑化回路２ｂの具体的な構成の一例を示す図である。
【図１９】図１９は、図１８に示す平滑化回路２ｂの動作波形の一例を示す図である。
【発明を実施するための形態】
【００１１】
以下、各実施例について図面に基づいて説明する。
【実施例１】
【００１２】
図１は、実施例１に係るスケルチ回路１００の構成の一例を示す図である。また、図２は、図１に示すスケルチ信号１００のコンパレータ回路１の構成の一例を示す回路図である。また、図３は、図１に示すスイッチ回路１００の電圧発生回路３の構成の一例を示す回路図である。また、図４は、図１に示すスイッチ回路１００のクロック信号生成回路４の構成の一例を示す図である。また、図５は、図１に示すスイッチ回路１００のクロック信号生成回路４の構成の他の例を示す図である。また、図６は、図１に示すスイッチ回路１００のクロック信号生成回路４の構成のさらに他の例を示す図である。また、図７は、図１に示すスイッチ回路１００のクロック信号生成回路４の構成のさらに他の例を示す図である。  
図１に示すように、スケルチ回路１００は、差動入力される差動入力信号ｉｎｐ／ｉｎｎと閾値ΔＶとを比較して、スケルチ信号ｓｑｕｅｌｃｈを出力するようになっている。
【００１３】
ここで、差動入力信号ｉｎｐ／ｉｎｎは、第１の入力信号ｉｎｐと、この第１の入力信号ｉｎｐとは極性が異なる（位相が反転した）第２の入力信号ｉｎｎとにより構成される。また、該閾値ΔＶは、第１の基準電圧ｒｅｆｐと、第１の基準電圧ｒｅｆｐとは異なる第２の基準電圧ｒｅｆｎとの電位差である。
【００１４】
このスケルチ回路１００は、第１のコンパレータ回路１と、デジタル平滑化回路２と、電圧生成回路３と、クロック信号生成回路４と、を備える。
【００１５】
第１のコンパレータ回路１は、差動入力信号ｉｎｐ／ｉｎｎ、クロック信号ｃｌｋ、第１、第２の基準電圧ｒｅｆｐ、ｒｅｆｎが入力されるようになっている。この第１のコンパレータ回路１は、第１のクロック信号ｃｌｋで規定される比較タイミングで、差動入力信号ｉｎｐ／ｉｎｎの電位差（第１の入力信号ｉｎｐと第２の入力信号ｉｎｎとの電位差）と閾値ΔＶとを比較し、この比較結果に応じて得られた第１のデジタル信号ｏｕｔｃ１を出力するようになっている。
【００１６】
デジタル平滑化回路２は、デジタル回路で構成されている。このデジタル平滑化回路２は、第１のコンパレータ回路１の出力（第１のデジタル信号ｏｕｔｃ１）を平滑化しスケルチ信号ｓｑｕｅｌｃｈとして出力するようになっている。
【００１７】
ここで、図２に示すように、第１のコンパレータ回路１は、第１のデータ保持回路１０１と、第１のクロックト・コンパレータ１０２と、を有する。
【００１８】
第１のクロックト・コンパレータ１０２は、第１のクロック信号ｃｌｋにより動作が制御され、差動入力信号ｉｎｐ／ｉｎｎと閾値ΔＶとを比較して得られた第１の差動比較信号ｓ１ｘ、ｓ１ｙを出力するようになっている。
【００１９】
この第１のクロックト・コンパレータ１０２は、例えば、第１導電型のトランジスタ（ｐＭＯＳトランジスタ）１ａと、第１導電型のトランジスタ（ｐＭＯＳトランジスタ）１ｂと、第２導電型のトランジスタ（ｎＭＯＳトランジスタ）１ｃと、第２導電型のトランジスタ（ｎＭＯＳトランジスタ）１ｄと、第２導電型のトランジスタ（ｎＭＯＳトランジスタ）１ｅと、第２導電型のトランジスタ（ｎＭＯＳトランジスタ）１ｆと、第１導電型のトランジスタ（ｐＭＯＳトランジスタ）１ｇと、第１導電型のトランジスタ（ｐＭＯＳトランジスタ）１ｈと、第２導電型のトランジスタ（ｎＭＯＳトランジスタ）１ｉと、第２導電型のトランジスタ（ｎＭＯＳトランジスタ）１ｊと、第２導電型のトランジスタ（ｎＭＯＳトランジスタ）１ｋと、出力端子１ｘと、出力端子１ｙと、を含む。
【００２０】
出力端子１ｘおよび出力端子１ｙは、第１の差動比較信号ｓ１ｘ、ｓ１ｙを出力するようになっている。
【００２１】
トランジスタ１ａは、第１の電位（電源電位）ＶＤＤに一端（ソース）が接続され、出力端子１ｘに他端（ドレイン）が接続されている。このトランジスタ１ａは、第１のクロック信号ｃｌｋがゲートに入力されるようになっている。
【００２２】
トランジスタ１ｂは、トランジスタ１ａの一端（ソース）に一端（ソース）が接続され、トランジスタ１ａの他端（ドレイン）に他端（ドレイン）が接続され、出力端子１ｙにゲートが接続されている。
【００２３】
トランジスタ１ｃは、トランジスタ１ａの他端（ドレイン）に一端（ドレイン）が接続され、トランジスタ１ｂのゲートにゲートが接続されている。
【００２４】
トランジスタ１ｄは、トランジスタ１ｃの他端（ソース）に一端（ドレイン）が接続されている。このトランジスタ１ｄは、差動入力信号ｉｎｐ／ｉｎｎを構成する第１の入力信号ｉｎｐがゲート（第１の入力端子ＩＮＰ）に入力されるようになっている。
【００２５】
トランジスタ１ｅは、トランジスタ１ｄの一端（ドレイン）に一端（ドレイン）が接続され、トランジスタ１ｄの他端（ソース）に他端（ソース）が接続されている。このトランジスタ１ｅは、第１の基準電圧ｒｅｆｐがゲートＲＥＦＰに印加されている。
【００２６】
トランジスタ１ｆは、トランジスタ１ｄの他端（ソース）に一端（ドレイン）が接続され、第１の電位ＶＤＤとは異なる第２の電位（接地電位）ＶＳＳに他端（ソース）が接続されている。このトランジスタ１ｆは、第１のクロック信号ｃｌｋがゲートに印加されるようになっている。
【００２７】
トランジスタ１ｇは、第１の電位ＶＤＤに一端（ソース）が接続され、出力端子１ｙに他端（ドレイン）が接続されている。このトランジスタ１ｇは、第１のクロック信号ｃｌｋがゲートに入力されるようになっている。
【００２８】
トランジスタ１ｈは、トランジスタ１ｇの一端（ソース）に一端（ソース）が接続され、トランジスタ１ｇの他端（ドレイン）に他端（ドレイン）が接続され、出力端子１ｘにゲートが接続されている。
【００２９】
トランジスタ１ｉは、トランジスタ１ｇの他端（ドレイン）に一端（ドレイン）が接続され、トランジスタ１ｈのゲートにゲートが接続されている。
【００３０】
トランジスタ１ｊは、トランジスタ１ｉの他端（ソース）に一端（ドレイン）が接続され、トランジスタ１ｆの一端（ドレイン）に他端（ソース）が接続されている。このトランジスタ１ｊは、差動入力信号ｉｎｐ／ｉｎｎを構成する第２の入力信号ｉｎｎがゲート（第２の入力端子ＩＮＮ）に入力されるようになっている。
【００３１】
トランジスタ１ｋは、トランジスタ１ｊの一端（ドレイン）に一端（ドレイン）が接続され、トランジスタ１ｊの他端（ソース）に他端（ソース）が接続されている。このトランジスタ１ｋは、第１の基準電圧ｒｅｆｐとは異なる第２の基準電圧ｒｅｆｎがゲートＲＥＦＮに印加されている。
【００３２】
なお、トランジスタ１ｄ、１ｅ、１ｋ、１ｊは、同じサイズのトランジスタである。
【００３３】
このような構成を有する第1のクロックト・コンパレータ１０２は、第1のクロック信号ｃｌｋが“Ｌｏｗ”レベルのとき、出力端子１ｘ、１ｙからそれぞれ“Ｈｉｇｈ”レベルの差動比較信号ｓ１ｘ、ｓ１ｙを出力し、後段のデータ保持回路１０１の出力ｏｕｔｃ１の信号を維持する。
【００３４】
一方、第１のクロックト・コンパレータ１０２は、第１のクロック信号ｃｌｋが“Ｌｏｗ”レベルから“Ｈｉｇｈ”レベルに遷移するとき（すなわち、比較タイミングにおいて）、第１、第２の入力端子ＩＮＰ、ＩＮＮに入力された差動入力信号ｉｎｐ／ｉｎｎの電位差に応じて、出力端子１ｘ、１ｙから差動比較信号ｓ１ｘ、ｓ１ｙを出力する。
【００３５】
すなわち、差動入力信号ｉｎｐ、ｉｎｎの電位差（第１の入力信号ｉｎｐ−第２の入力信号ｉｎｎ）が閾値ΔＶ（第２の基準電圧ｒｅｆｎ−第１の基準電圧ｒｅｆｐ）以上の場合、出力端子１ｘから“Ｌｏｗ”レベルの差動比較信号ｓ１ｘが出力され、出力端子１ｙから“Ｈｉｇｈ”レベルの差動比較信号ｓ１ｙが出力される。
【００３６】
また、差動入力信号ｉｎｐ、ｉｎｎの電位差（第１の入力信号ｉｎｐ−第２の入力信号ｉｎｎ）が閾値ΔＶ（第２の基準電圧ｒｅｆｎ−第１の基準電圧ｒｅｆｐ）未満の場合、出力端子１ｘから“Ｈｉｇｈ”レベルの差動比較信号ｓ１ｘが出力され、出力端子１ｙから“Ｌｏｗ”レベルの差動比較信号ｓ１ｙが出力される。
【００３７】
また、第１のデータ保持回路１０１は、第１の差動比較信号ｓ１ｘ、ｓ１ｙが入力され、第１の差動比較信号ｓ１ｘ、ｓ１ｙの論理を保持して第１のデジタル信号ｏｕｔｃ１として出力するようになっている。
【００３８】
この第１のデータ保持回路１０１は、例えば、第１の差動比較信号ｓ１ｘ、１ｓｙの論理を保持し第１のデジタル信号ｏｕｔｃ１を出力するラッチ回路１０１ａを有する。
【００３９】
このラッチ回路１０１ａは、第１のデジタル信号ｏｕｔｃ１を出力する第１のＮＡＮＤ回路１０１ａ１と、第２のＮＡＮＤ回路１０１ａ２と、を含む。
【００４０】
第１のＮＡＮＤ回路１０１ａ１は、第１の出力端子１ｘの信号（第１の差動比較信号のうち一方の信号ｓ１ｘ）および第２のＮＡＮＤ回路１０１ａ２の出力が入力されるようになっている。
【００４１】
第２のＮＡＮＤ回路１０１ａ２は、第２の出力端子１ｙの信号（第１の差動比較信号のうち他方の信号ｓ１ｙ）および第１のＮＡＮＤ回路１０１ａ１の出力が入力されるようになっている。
【００４２】
このように、本実施例のスケルチ回路１００においては、従来の常時比較器に代えて、クロックト・コンパレータを用いる。
【００４３】
これにより、絶対精度を必要とする素子の比率が低くなり、小面積且つ高利得のトランジスタを使用することができる。すなわち、スケルチ回路１００の回路面積を縮小することができる。
【００４４】
さらに、常時、電力を消費する常時比較器と比べ、クロックト・コンパレータは、断続的にしか電力を消費しない。すなわち、スケルチ回路１００の消費電流を低減することができる。
【００４５】
また、図１に示すように、電圧生成回路３は、第１、第２の基準電圧ｒｅｆｐ、ｒｅｆｎを生成し、出力するようになっている。
【００４６】
この電圧生成回路３は、例えば、図３に示すように、電源電位ＶＤＤと接地電位ＶＳＳとの間に直列に接続された分圧抵抗３ａ〜３ｃを有する。電源電位ＶＤＤを分圧抵抗３ａ〜３ｃで分圧することにより、第１、第２の基準電圧ｒｅｆｐ、ｒｅｆｎが生成される。ここでは、第２の基準電圧ｒｅｆｎの方が、第１の基準電圧ｒｅｆｐよりも高く設定されている。
【００４７】
また、図１に示すように、クロック信号生成回路４は、第１のクロック信号ｃｌｋを生成して出力する。このクロック信号生成回路４は、第１のクロック信号ｃｌｋの周波数をランダムに変化させることができるようになっている。しかし、クロック信号生成回路４は、通常の周期的なクロック信号を出力するようにしてもよい。すなわち、単なるリングオシレータ等により周期的なクロック信号を生成してもよいし、又は、他の回路や外部の発振子により生成したクロック信号をそのまま用いることも可能である。
【００４８】
ここで、ごく稀ながら、差動入力信号の遷移とクロックト・コンパレータの比較タイミング（第１のクロック信号ｃｌｋの遷移のタイミング）が重なると、ビット抜けが発生することがある。
【００４９】
しかし、差動入力信号と比較タイミングは無相関なので、同期関係になる可能性はそもそも極めて低く、たまたまタイミングが重なっても、この重なる時間は長時間持続することはない。
【００５０】
また、差動入力信号はデータパターンで、２ビット以上連続するパターンも存在する。このように、該データパターンが連続ビットの場合は、ビット抜けしない。
【００５１】
そして、クロックト・コンパレータが必要とするクロック信号ｃｌｋは、システムのスケルチ反応時間にのみ制限される。このため、システムの駆動周波数や入力信号周波数と無相関に設定することができる。また、クロック信号ｃｌｋを低周波に設定することにより、消費電力を低減できる。また、反応時間内に数回サンプルすることのみが必要で、サンプル間隔に厳密性は不要である。このため、クロック信号ｃｌｋは、高精度に設定される必要はない。
【００５２】
よって、低速・低精度で小規模なリングオシレータを使用することが可能である。
【００５３】
そして、意図的に低精度のクロック信号ｃｌｋを使用したり、クロック周波数を揺動させたりすることにより、更にビット抜けの頻度を抑えることができる。
【００５４】
すなわち、クロック信号生成回路４に、ランダムにクロック信号ｃｌｋの周波数を揺動させる機構を搭載することにより、ビット抜けの影響を最小限に抑えることができる。
【００５５】
以下、ランダムにクロック信号ｃｌｋの周波数を揺動させることが可能なクロック信号生成回路４の構成例について説明する。
【００５６】
ここで、例えば、図４に示すように、クロック信号生成回路４は、クロック信号出力端子４ａと、ＰＲＢＳ（Ｐｓｅｕｄｏｒａｎｄｏｍ  Ｂｉｔ  Ｓｅｑｕｅｎｃｅ）発生回路４ｂと、制御回路４ｃ１と、リングオシレータＯＳＣと、複数の可変容量ｃと、を有する。
【００５７】
クロック信号出力端子４ａは、第１のクロック信号ｃｌｋを出力するようになっている。
【００５８】
ＰＲＢＳ発生回路４ｂは、第１のクロック信号ｃｌｋに応じて、疑似ランダムビット列を生成するようになっている。
【００５９】
リングオシレータＯＳＣは、複数のインバータｉが直列に接続されて構成され、その入力端および出力端がクロック信号出力端子４ａに接続されている。
【００６０】
複数の可変容量ｃは、複数のインバータｉの出力と接地との間にそれぞれ接続されている。
【００６１】
制御回路４ｃ１は、該疑似ランダムビット列に応じて、複数の可変容量ｃをランダムに制御するようになっている。
【００６２】
このような構成を有するクロック信号生成回路４は、制御回路４ｃ１が該疑似ランダムビット列に応じて複数の可変容量ｃをランダムに制御することにより、インバータｉの遅延時間をバラつかせる。例えば、インバータｉの遅延時間が長いとクロック信号ｃｌｋの発振周波数は低くなる。
【００６３】
このように、図４に示すクロック信号生成回路４は、ランダムにクロック信号ｃｌｋの周波数を揺動させることができる。
【００６４】
また、例えば、図５に示すように、クロック信号生成回路４は、クロック信号出力端子４ａと、ＰＲＢＳ発生回路４ｂと、制御回路４ｃ２と、クロック用電源４ｄと、リングオシレータＯＳＣと、を有する。
【００６５】
クロック信号出力端子４ａは、第１のクロック信号ｃｌｋを出力するようになっている。
【００６６】
ＰＲＢＳ発生回路４ｂは、第１のクロック信号ｃｌｋに応じて、疑似ランダムビット列を生成するようになっている。
【００６７】
リングオシレータＯＳＣは、複数のインバータｉが直列に接続されて構成され、その入力端および出力端がクロック信号出力端子４ａに接続されている。
【００６８】
クロック用電源４ｄは、電源電圧ＶＤＤ−ＲＯＳＣを生成し、各インバータｉに電源電圧ＶＤＤ−ＲＯＳＣを供給するようになっている。このクロック用電源４ｄは、電源電圧ＶＤＤ−ＲＯＳＣを調整することができるようになっている。
【００６９】
制御回路４ｃ２は、該疑似ランダムビット列に応じて、クロック用電源４ｄを制御して、ランダムに電源電圧ＶＤＤ−ＲＯＳＣを調整するようになっている。
【００７０】
このような構成を有するクロック信号生成回路４は、制御回路４ｃ２が該疑似ランダムビット列に応じて電源電圧ＶＤＤ−ＲＯＳＣをランダムに制御することにより、リングオシレータＯＳＣの発振周波数がランダムに変更される。例えば、電源電圧ＶＤＤ−ＲＯＳＣが高いとクロック信号ｃｌｋの発振周波数が高くなる。
【００７１】
また、例えば、図６に示すようにクロック信号生成回路４は、クロック信号出力端子４ａと、ＰＲＢＳ発生回路４ｂと、制御回路４ｃ３と、マルチプレクサＭＵＸと、リングオシレータＯＳＣと、を有する。
【００７２】
クロック信号出力端子４ａは、第１のクロック信号ｃｌｋを出力するようになっている。
【００７３】
ＰＲＢＳ発生回路４ｂは、第１のクロック信号ｃｌｋに応じて、疑似ランダムビット列を生成するようになっている。
【００７４】
リングオシレータＯＳＣは、複数のインバータｉが直列に接続されて構成され、その入力端および出力端がクロック信号出力端子４ａに接続されている。
【００７５】
マルチプレクサＭＵＸは、各インバータｉの出力に入力が接続され、リングオシレータＯＳＣの入力端に出力が接続されている。
【００７６】
制御回路４は、該疑似ランダムビット列に応じて、マルチプレクサＭＵＸを制御して、複数のインバータｉの出力の何れかを該入力端にランダムに入力させることにより、ループバックパスをランダムに制御するようになっている。
【００７７】
このような構成を有するクロック信号生成回路４は、制御回路４ｃ３が該疑似ランダムビット列に応じて、リングオシレータＯＳＣのループバックパスをランダムに選択することにより、リングオシレータＯＳＣの発振周波数がランダムに変更される。例えば、ループが小さくなるとクロック信号ｃｌｋの周波数は高くなる。
【００７８】
また、例えば、図７に示すように、クロック信号生成回路４は、クロック信号出力端子４ａと、ＰＲＢＳ発生回路４ｂと、を有する。
【００７９】
クロック信号出力端子４ａは、第１のクロック信号ｃｌｋを出力するようになっている。
【００８０】
リングオシレータＯＳＣは、複数のインバータｉが直列に接続されて構成され、その入力端および出力端がクロック信号出力端子４ａに、ＰＲＢＳ発振回路４ｂを介して、接続されている。
【００８１】
ＰＲＢＳ発生回路４ｂは、リングオシレータＯＳＣの出力信号の周波数をランダムに制御して第１のクロック信号ｃｌｋとしてクロック信号出力端子４ａに出力するようになっている。
【００８２】
このような構成を有するクロック信号生成回路４は、ＰＲＢＳ発生回路４ｂが該疑似ランダムビット列をクロック信号生ｃｌｋとして出力することにより、クロック信号ｃｌｋの周波数がランダムに変更される。
【００８３】
次に、以上のような構成を有するスケルチ回路１００の動作の一例について説明する。図８は、図１に示すスケルチ回路１００における各信号の波形を示す波形図である。ここでのクロック信号ｃｌｋは、図４乃至図７で示したような発振周波数がランダムなクロック信号ではなく、周期的な発振周波数を有するクロック信号ｃｌｋを用いて説明する。
【００８４】
なお、ここでは、デジタル平滑化回路２は、クロック信号ｃｌｋの３パルス分だけデジタル信号ｏｕｔｃ１の“Ｈｉｇｈ”レベルを維持して出力するように構成されているものとする。
【００８５】
図８に示すように、第１のコンパレータ回路１は、クロック信号ｃｌｋが立ち上がるタイミング（すなわち、比較タイミング）で、差動入力信号ｉｎｐ、ｉｎｎの電位差（第１の入力信号ｉｎｐ−第２の入力信号ｉｎｎ）と閾値ΔＶとを比較し、この比較結果に応じたデジタル信号ｏｕｔｃ１を出力している。
【００８６】
すなわち、差動入力信号ｉｎｐ、ｉｎｎの電位差（第１の入力信号ｉｎｐ−第２の入力信号ｉｎｎ）が閾値ΔＶよりも大きい場合は、デジタル信号ｏｕｔｃ１が“Ｈｉｇｈ”レベルになる。一方、差動入力信号ｉｎｐ、ｉｎｎの電位差（第１の入力信号ｉｎｐ−第２の入力信号ｉｎｎ）が閾値ΔＶよりも小さい場合は、デジタル信号ｏｕｔｃ１が“Ｌｏｗ”レベルになる。
【００８７】
ここで、時間ｔ１、ｔ２においては、差動入力信号ｉｎｐ、ｉｎｎが遷移中に、電位差（第１の入力信号ｉｎｐ−第２の入力信号ｉｎｎ）＜閾値ΔＶとなるタイミングで、クロック信号ｃｌｋが立ち上がり、比較が行われるため、第１のコンパレータ回路１が出力するデジタル信号ｏｕｔｃ１が“Ｌｏｗ”レベルになる。所謂、デジタル信号ｏｕｔｃ１にビット抜けが発生している。本来なら、デジタル信号ｏｕｔｃ１は“Ｈｉｇｈ”レベルであるべきである。
【００８８】
しかし、デジタル平滑化回路２は、クロック信号ｃｌｋの３パルス分だけデジタル信号ｏｕｔｃ１の“Ｈｉｇｈ”レベルを維持して出力するように構成されているため、時間ｔ１、ｔ２における該ビット抜けの影響がスケルチ信号ｓｑｕｅｌｃｈには現れていない。
【００８９】
このように、スケルチ回路１００は、クロックト・コンパレータを用いているため、検出タイミングと差動入力信号ｉｎｐ、ｉｎｎの遷移のタイミングが重なる場合が発生し得るが、この場合でも所定のスケルチ信号ｓｑｕｅｌｃｈを出力することができる。
【００９０】
そして、既述のように、本実施例１に係るスケルチ回路１００は、常時比較器を用いたスケルチ回路と比較して、クロックト・コンパレータを用いているため、小面積化、省電力化できる。
【００９１】
また、スケルチ回路１００は、クロック源としてはシステム動作周波数や入力信号周波数とは無相関に低周波数を許容するため、小規模、小面積のリングオシレータが使用可能である。そして、クロックト・コンパレータ、リングオシレータを含む構成でも常時比較器よりも小面積化可能である。
【００９２】
さらに、図４乃至図７に示すようなリングオシレータの発振周波数を可変とすることにより、スケルチ回路１００のビット抜け動作を低減できる。
【００９３】
以上のように、本実施例１に係るスケルチ回路によれば、消費電流を低減しつつ、回路面積の縮小を図ることができる。
【実施例２】
【００９４】
既述の実施例１においては、一例として、クロックト・コンパレータが１つの場合のスケルチ回路の一例について説明した。
【００９５】
しかし、差動入力信号に応じて２つのクロックト・コンパレータから出力される相補的な信号を合成することにより、精度よく平滑化することもできる。
【００９６】
そこで、本実施例２においては、２つのクロックト・コンパレータを備えるスケルチ回路について説明する。
【００９７】
図９は、実施例２に係るスケルチ回路２００の構成の一例を示す図である。また、図１０は、図９に示すスケルチ回路２００の第２のコンパレータ回路５の構成の一例を示す回路図である。なお、図９において、図１の符号と同じ符号は、実施例１と同様の構成を示す。
【００９８】
図９に示すように、スケルチ回路２００は、実施例１のスケルチ回路１００と比較して、第２のコンパレータ回路５をさらに備える。
【００９９】
この第２のコンパレータ回路５は、第１のコンパレータ回路１と同じ構成を有する。
【０１００】
しかし、第２のコンパレータ回路５は、差動入力信号ｉｎｐ／ｉｎｎが極性を入れ替えて入力されている点が、第１のコンパレータ回路１とは異なる。すなわち、第２のコンパレータ回路５の第１の入力端子ＩＮＰには、差動入力信号ｉｎｐ／ｉｎｎを構成する第２の入力信号ｉｎｎが入力され、第２のコンパレータ回路５の第２の入力端子ＩＮＮには、差動入力信号ｉｎｐ／ｉｎｎを構成する第１の入力信号ｉｎｐが入力されるようになっている。
【０１０１】
そして、第２のコンパレータ回路５は、極性を入れ替えて入力された差動入力信号ｉｎｐ／ｉｎｎと閾値ΔＶとを比較して得られた第２のデジタル信号ｏｕｔｃ２を出力するようになっている。すなわち、差動入力信号ｉｎｐ／ｉｎｎの電位差（第２の入力信号ｉｎｎ−第１の入力信号ｉｎｐ）が閾値ΔＶ（第２の基準電圧ｒｅｆｎ−第１の基準電圧ｒｅｆｐ）を超えた場合には、第２のコンパレータ回路５は、第１のデジタル信号ｏｕｔｃ１に対して論理が反転した第２のデジタル信号ｏｕｔｃ２を出力する。
【０１０２】
また、図９に示すように、本実施例２において、デジタル平滑化回路２は、第１のＯＲ回路２ａを有する。
【０１０３】
この第１のＯＲ回路２ａは、第１のコンパレータ回路１の出力（第１のデジタル信号ｏｕｔｃ１）と第２のコンパレータ回路５の出力（第２のデジタル信号ｏｕｔｃ２）の論理和を演算し、その演算結果をスケルチ信号ｓｕｑｕｅｌｃｈとして出力するようになっている。
【０１０４】
ここで、例えば、図１０に示すように、第２のコンパレータ回路５は、第２のデータ保持回路５０１と、第２のクロックト・コンパレータ５０２と、を有する。
【０１０５】
なお、第２のクロックト・コンパレータ５０２は、図２に示す第１のクロックト・コンパレータ１０２と同様の構成を有する。また、第２のデータ保持回路５０１は、図２に示す第１のデータ保持回路１０１と同様の構成を有する。
【０１０６】
すなわち、図１０に示すように、第２のクロックト・コンパレータ５０２は、第１導電型のトランジスタ（ｐＭＯＳトランジスタ）５ａと、第１導電型のトランジスタ（ｐＭＯＳトランジスタ）５ｂと、第２導電型のトランジスタ（ｎＭＯＳトランジスタ）５ｃと、第２導電型のトランジスタ（ｎＭＯＳトランジスタ）５ｄと、第２導電型のトランジスタ（ｎＭＯＳトランジスタ）５ｅと、第２導電型のトランジスタ（ｎＭＯＳトランジスタ）５ｆと、第１導電型のトランジスタ（ｐＭＯＳトランジスタ）５ｇと、第１導電型のトランジスタ（ｐＭＯＳトランジスタ）５ｈと、第２導電型のトランジスタ（ｎＭＯＳトランジスタ）５ｉと、第２導電型のトランジスタ（ｎＭＯＳトランジスタ）５ｊと、第２導電型のトランジスタ（ｎＭＯＳトランジスタ）５ｋと、出力端子５ｘと、出力端子５ｙと、を含む。
【０１０７】
出力端子５ｘおよび出力端子５ｙは、第２の差動比較信号ｓ５ｘ、ｓ５ｙを出力するようになっている。
【０１０８】
トランジスタ５ａは、第１の電位（電源電位）ＶＤＤに一端（ソース）が接続され、出力端子５ｘに他端（ドレイン）が接続されている。このトランジスタ５ａは、第１のクロック信号ｃｌｋがゲートに入力されるようになっている。
【０１０９】
トランジスタ５ｂは、トランジスタ５ａの一端（ソース）に一端（ソース）が接続され、トランジスタ５ａの他端（ドレイン）に他端（ドレイン）が接続され、出力端子５ｙにゲートが接続されている。
【０１１０】
トランジスタ５ｃは、トランジスタ５ａの他端（ドレイン）に一端（ドレイン）が接続され、トランジスタ５ｂのゲートにゲートが接続されている。
【０１１１】
トランジスタ５ｄは、トランジスタ５ｃの他端（ソース）に一端（ドレイン）が接続されている。このトランジスタ５ｄは、差動入力信号ｉｎｐ／ｉｎｎを構成する第２の入力信号ｉｎｎがゲート（第１の入力端子ＩＮＰ）に入力されるようになっている。
【０１１２】
トランジスタ５ｅは、トランジスタ５ｄの一端（ドレイン）に一端（ドレイン）が接続され、トランジスタ５ｄの他端（ソース）に他端（ソース）が接続されている。このトランジスタ５ｅは、第１の基準電圧ｒｅｆｐがゲートＲＥＦＰに印加されている。
【０１１３】
トランジスタ５ｆは、トランジスタ５ａの他端（ソース）に一端（ドレイン）が接続され、第１の電位ＶＤＤとは異なる第２の電位（接地電位）ＶＳＳに他端（ソース）が接続されている。このトランジスタ５ｆは、第１のクロック信号ｃｌｋがゲートに印加されるようになっている。
【０１１４】
トランジスタ５ｇは、第１の電位ＶＤＤに一端（ソース）が接続され、出力端子５ｙに他端（ドレイン）が接続されている。この第７のトランジスタ５ｇは、第１のクロック信号ｃｌｋがゲートに入力されるようになっている。
【０１１５】
トランジスタ５ｈは、トランジスタ５ｇの一端（ソース）に一端（ソース）が接続され、トランジスタ５ｇの他端（ドレイン）に他端（ドレイン）が接続され、出力端子５ｘにゲートが接続されている。
【０１１６】
トランジスタ５ｉは、トランジスタ５ｇの他端（ドレイン）に一端（ドレイン）が接続され、トランジスタ５ｈのゲートにゲートが接続されている。
【０１１７】
トランジスタ５ｊは、トランジスタ５ｉの他端（ソース）に一端（ドレイン）が接続され、トランジスタ５ｆの一端（ドレイン）に他端（ソース）が接続されている。このトランジスタ５ｊは、差動入力信号ｉｎｐ／ｉｎｎを構成する第１の入力信号ｉｎｐがゲート（第２の入力端子ＩＮＮ）に入力されるようになっている。
【０１１８】
トランジスタ５ｋは、トランジスタ５ｊの一端（ドレイン）に一端（ドレイン）が接続され、トランジスタ５ｊの他端（ソース）に他端（ソース）が接続されている。このトランジスタ５ｋは、第１の基準電圧ｒｅｆｐとは異なる第２の基準電圧ｒｅｆｎがゲートＲＥＦＮに印加されている。
【０１１９】
なお、トランジスタ５ｄ、５ｅ、５ｋ、５ｊは、同じサイズのトランジスタである。
【０１２０】
このような構成を有する第２のクロックト・コンパレータ５０２は、第１のクロック信号ｃｌｋが“Ｌｏｗ”レベルのとき、出力端子５ｘ、５ｙからそれぞれ“Ｈｉｇｈ”レベルの差動比較信号ｓ５ｘ、ｓ５ｙを出力し、後段のデータ保持回路５０１の出力ｏｕｔｃ２の信号を維持する。
【０１２１】
一方、第２のクロックト・コンパレータ５０２は、第１のクロック信号ｃｌｋが“Ｈｉｇｈ”レベルのとき（すなわち、比較タイミングにおいて）、第１、第２の入力端子ＩＮＰ、ＩＮＮに入力された差動入力信号ｉｎｐ／ｉｎｎの電位差に応じて、出力端子５ｘ、５ｙから差動比較信号ｓ５ｘ、ｓ５ｙを出力する。
【０１２２】
すなわち、差動入力信号ｉｎｐ／ｉｎｎの電位差（第２の入力信号ｉｎｎ−第１の入力信号ｉｎｐ）が閾値ΔＶ（第２の基準電圧ｒｅｆｎ−第１の基準電圧ｒｅｆｐ）以上の場合、出力端子１ｘから“Ｌｏｗ”レベルの差動比較信号ｓ５ｘが出力され、出力端子１ｙから“Ｈｉｇｈ”レベルの差動比較信号ｓ５ｙが出力される。
【０１２３】
また、差動入力信号ｉｎｐ／ｉｎｎの電位差（第２の入力信号ｉｎｎ−第１の入力信号ｉｎｐ）が閾値ΔＶ（第２の基準電圧ｒｅｆｎ−第１の基準電圧ｒｅｆｐ）未満の場合、出力端子５ｘから“Ｈｉｇｈ”レベルの差動比較信号ｓ５ｘが出力され、出力端子５ｙから“Ｌｏｗ”レベルの差動比較信号ｓ５ｙが出力される。
【０１２４】
また、図１０に示すように、第２のデータ保持回路５０１は、第２の差動比較信号ｓ５ｘ、ｓ５ｙの論理を保持し第２のデジタル信号ｏｕｔｃ２を出力するラッチ回路５０１ａを有する。
【０１２５】
このラッチ回路５０１ａは、第２のデジタル信号ｏｕｔｃ２を出力する第１のＮＡＮＤ回路５０１ａ１と、第２のＮＡＮＤ回路５０１ａ２と、を含む。
【０１２６】
第１のＮＡＮＤ回路５０１ａ１は、第１の出力端子５ｘの信号（第２の差動比較信号のうち一方の信号ｓ５ｘ）および第２のＮＡＮＤ回路５０１ａ２の出力が入力されるようになっている。
【０１２７】
第２のＮＡＮＤ回路５０１ａ２は、第２の出力端子５ｙの信号（第２の差動比較信号のうち他方の信号ｓ５ｙ）および第１のＮＡＮＤ回路５０１ａ１の出力が入力されるようになっている。
【０１２８】
なお、本実施例２では、クロックト・コンパレータを２つ用いるが、従来の大容量のキャパシタ等を用いるアナログの平滑化回路と比較して、デジタル平滑化回路の回路面積が十分に小さい。したがって、本実施例のスケルチ回路は、従来の常時比較器を用いる場合と比較しても、回路面積の縮小を図ることができる。
【０１２９】
次に、以上のような構成を有するスケルチ回路２００の動作の一例について説明する。図１１は、図９に示すスケルチ回路２００における各信号の波形を示す波形図である。
【０１３０】
図１１に示すように、第１のコンパレータ回路１は、クロック信号ｃｌｋが立ち上がるタイミング（すなわち、比較タイミング）で、差動入力信号ｉｎｐ、ｉｎｎの電位差（第１の入力信号ｉｎｐ−第２の入力信号ｉｎｎ）と閾値ΔＶとを比較し、この比較結果に応じたデジタル信号ｏｕｔｃ１を出力している。
【０１３１】
すなわち、差動入力信号ｉｎｐ、ｉｎｎの電位差（第１の入力信号ｉｎｐ−第２の入力信号ｉｎｎ）が閾値ΔＶよりも大きい場合は、デジタル信号ｏｕｔｃ１が“Ｈｉｇｈ”レベルになる。一方、差動入力信号ｉｎｐ、ｉｎｎの電位差（第１の入力信号ｉｎｐ−第２の入力信号ｉｎｎ）が閾値ΔＶよりも小さい場合は、デジタル信号ｏｕｔｃ１が“Ｌｏｗ”レベルになる。
【０１３２】
また、第２のコンパレータ回路５は、クロック信号ｃｌｋが立ち上がるタイミング（すなわち、比較タイミング）で、差動入力信号ｉｎｐ、ｉｎｎの電位差（第２の入力信号ｉｎｎ−第１の入力信号ｉｎｐ）と閾値ΔＶとを比較し、この比較結果に応じたデジタル信号ｏｕｔｃ２を出力している。
【０１３３】
すなわち、差動入力信号ｉｎｐ、ｉｎｎの電位差（第２の入力信号ｉｎｎ−第１の入力信号ｉｎｐ）が閾値ΔＶよりも大きい場合は、デジタル信号ｏｕｔｃ２が“Ｈｉｇｈ”レベルになる。一方、差動入力信号ｉｎｐ、ｉｎｎの電位差（第２の入力信号ｉｎｎ−第１の入力信号ｉｎｐ）が閾値ΔＶよりも小さい場合は、デジタル信号ｏｕｔｃ２が“Ｌｏｗ”レベルになる。
【０１３４】
ここで、デジタル平滑化回路２のＯＲ回路２ａは、第１のコンパレータ回路１の出力（第１のデジタル信号ｏｕｔ１）と第２のコンパレータ回路５の出力（第２のデジタル信号ｏｕｔｃ２）の論理和を演算し、その演算結果をスケルチ信号ｓｕｑｕｅｌｃｈとして出力する。
【０１３５】
したがって、差動入力信号ｉｎｐ、ｉｎｎの遷移タイミングと第１、第２のコンパレータ回路１、５の比較タイミングがずれているならば、レイテンシのないスケルチ信号ｓｑｕｅｌｃｈが得られる。
【０１３６】
また、実施例１と同様に、本実施例２に係るスケルチ回路２００は、常時比較器を用いたスケルチ回路と比較して、クロックト・コンパレータを用いているため、小面積化、省電力化できる。
【０１３７】
また、実施例１と同様に、スケルチ回路２００は、クロック源としてはシステム動作周波数や入力信号周波数とは無相関に低周波数を許容するため、小規模、小面積のリングオシレータが使用可能である。そして、クロックト・コンパレータ、リングオシレータを含む構成でも常時比較器よりも小面積化可能である。
【０１３８】
さらに、実施例１と同様に、リングオシレータの発振周波数を可変とすることにより、スケルチ回路２００のビット抜け動作を低減できる。
【０１３９】
以上のように、本実施例２に係るスケルチ回路によれば、消費電流を低減しつつ、回路面積の縮小を図ることができる。
【実施例３】
【０１４０】
既述の実施例２においては、一例として、クロックト・コンパレータが２つの場合のスケルチ回路の一例について説明した。
【０１４１】
しかし、差動入力信号の遷移タイミングと比較タイミングが同期した場合には、第１、第２のコンパレータ回路の出力の論理和にビット抜けが発生し得る。
【０１４２】
そこで、本実施例３においては、ＯＲ回路の出力をさらに平滑化する平滑化回路をデジタル平滑化回路に含めた構成について説明する。
【０１４３】
図１２は、実施例３に係るスケルチ回路３００の構成の一例を示す図である。なお、図１２において、図９の符号と同じ符号は、実施例２と同様の構成を示す。
【０１４４】
図１２に示すように、スケルチ回路３００は、実施例２のスケルチ回路２００と比較して、デジタル平滑化回路２が平滑化回路２ｂをさらに含む。
【０１４５】
第１のＯＲ回路２ａは、第１のコンパレータ回路１の出力（第１のデジタル信号ｏｕｔ１）と第２のコンパレータ回路５の出力（第２のデジタル信号ｏｕｔｃ２）の論理和を演算し、その演算結果である信号ｄｏｕｔを出力するようになっている。
【０１４６】
平滑化回路２ｂは、第１のＯＲ回路２ａの出力ｄｏｕｔを平滑化しスケルチ信号ｓｑｕｅｌｃｈとして出力するようになっている。この平滑化回路２ｂは、デジタル回路で構成されている。
【０１４７】
ここでは、この平滑化回路２ｂは、例えば、クロック信号ｃｌｋの２パルス分だけ信号ｄｏｕｔの“Ｈｉｇｈ”レベルを維持して出力するように構成されている。
【０１４８】
次に、以上のような構成を有するスケルチ回路３００の動作の一例について説明する。図１３は、図１２に示すスケルチ回路３００における各信号の波形を示す波形図である。
【０１４９】
図１３に示すように、第１のコンパレータ回路１は、クロック信号ｃｌｋが立ち上がるタイミング（すなわち、比較タイミング）で、差動入力信号ｉｎｐ、ｉｎｎの電位差（第１の入力信号ｉｎｐ−第２の入力信号ｉｎｎ）と閾値ΔＶとを比較し、この比較結果に応じたデジタル信号ｏｕｔｃ１を出力している。
【０１５０】
すなわち、差動入力信号ｉｎｐ、ｉｎｎの電位差（第１の入力信号ｉｎｐ−第２の入力信号ｉｎｎ）が閾値ΔＶよりも大きい場合は、デジタル信号ｏｕｔｃ１が“Ｈｉｇｈ”レベルになる。一方、差動入力信号ｉｎｐ、ｉｎｎの電位差（第１の入力信号ｉｎｐ−第２の入力信号ｉｎｎ）が閾値ΔＶよりも小さい場合は、デジタル信号ｏｕｔｃ１が“Ｌｏｗ”レベルになる。
【０１５１】
また、第２のコンパレータ回路５は、クロック信号ｃｌｋが立ち上がるタイミング（すなわち、比較タイミング）で、差動入力信号ｉｎｐ、ｉｎｎの電位差（第２の入力信号ｉｎｎ−第１の入力信号ｉｎｐ）と閾値ΔＶとを比較し、この比較結果に応じたデジタル信号ｏｕｔｃ２を出力している。
【０１５２】
すなわち、差動入力信号ｉｎｐ、ｉｎｎの電位差（第２の入力信号ｉｎｎ−第１の入力信号ｉｎｐ）が閾値ΔＶよりも大きい場合は、デジタル信号ｏｕｔｃ２が“Ｈｉｇｈ”レベルになる。一方、差動入力信号ｉｎｐ、ｉｎｎの電位差（第２の入力信号ｉｎｎ−第１の入力信号ｉｎｐ）が閾値ΔＶよりも小さい場合は、デジタル信号ｏｕｔｃ２が“Ｌｏｗ”レベルになる。
【０１５３】
デジタル平滑化回路２のＯＲ回路２ａは、第１のコンパレータ回路１の出力（第１のデジタル信号ｏｕｔｃ１）と第２のコンパレータ回路５の出力（第２のデジタル信号ｏｕｔｃ２）の論理和を演算し、その演算結果である信号ｄｏｕｔを出力している。
【０１５４】
そして、平滑化回路２ｂは、クロック信号ｃｌｋの２パルス分だけ信号ｄｏｕｔの“Ｈｉｇｈ”レベルを維持してスケルチ信号ｓｑｕｅｌｃｈとして出力している。
【０１５５】
ここで、時間ｔ１、ｔ２においては、差動入力信号ｉｎｐ、ｉｎｎが遷移中に、電位差（第１の入力信号ｉｎｐ−第２の入力信号ｉｎｎ）＜閾値ΔＶとなるタイミングで、クロック信号ｃｌｋが立ち上がり、比較が行われる。このため、時間ｔ１において、第１のコンパレータ回路１が出力するデジタル信号ｏｕｔｃ１が“Ｌｏｗ”レベルになり、また、時間ｔ２において、第２のコンパレータ回路５が出力するデジタル信号ｏｕｔｃ２が“Ｌｏｗ”レベルになっている。所謂、デジタル信号ｏｕｔｃ１、ｏｕｔｃ２にビット抜けが発生している。
【０１５６】
これにより、ＯＲ回路２ａの出力ｄｏｕｔは、時間ｔ１、ｔ２において、本来ならば“Ｈｉｇｈ”レベルであるべきであるが、“Ｌｏｗ”レベルになってしまう。
【０１５７】
しかし、デジタル平滑化回路２の平滑化回路２ｂは、クロック信号ｃｌｋの２パルス分だけデジタル信号ｏｕｔｃ１の“Ｈｉｇｈ”レベルを維持して出力するように構成されているため、時間ｔ１、ｔ２における該ビット抜けの影響がスケルチ信号ｓｑｕｅｌｃｈには現れていない。
【０１５８】
このように、スケルチ回路３００は、クロックト・コンパレータを用いているため、検出タイミングと差動入力信号ｉｎｐ、ｉｎｎの遷移のタイミングが同期する場合が発生し得るが、この場合でも所定のスケルチ信号ｓｑｕｅｌｃｈを出力することができる。
【０１５９】
そして、実施例２と同様に、本実施例３に係るスケルチ回路３００は、常時比較器を用いたスケルチ回路と比較して、クロックト・コンパレータを用いているため、小面積化、省電力化できる。
【０１６０】
また、実施例２と同様に、スケルチ回路３００は、クロック源としてはシステム動作周波数や入力信号周波数とは無相関に低周波数を許容するため、小規模、小面積のリングオシレータが使用可能である。そして、クロックト・コンパレータ、リングオシレータを含む構成でも常時比較器よりも小面積化可能である。
【０１６１】
さらに、実施例２と同様に、リングオシレータの発振周波数を可変とすることにより、スケルチ回路３００のビット抜け動作を低減できる。
【０１６２】
以上のように、本実施例３に係るスケルチ回路によれば、消費電流を低減しつつ、回路面積の縮小を図ることができる。
【実施例４】
【０１６３】
既述の実施例３においては、デジタル平滑化回路が、ＯＲ回路の出力を平滑化する平滑化回路を有する場合のスケルチ回路の一例について説明した。
【０１６４】
しかし、ＯＲ回路の入力側でデジタル信号を平滑化するようにしてもよい。
【０１６５】
そこで、本実施例４においては、ＯＲ回路の入力側でデジタル信号を平滑化する２つの平滑化回路をデジタル平滑化回路に含めた構成について説明する。
【０１６６】
図１４は、実施例４に係るスケルチ回路４００の構成の一例を示す図である。なお、図１４において、図９の符号と同じ符号は、実施例２と同様の構成を示す。
【０１６７】
図１４に示すように、スケルチ回路４００は、実施例２のスケルチ回路２００と比較して、デジタル平滑化回路２が第１の平滑化回路２ｃ、第２の平滑化回路２ｄをさらに含む。
【０１６８】
第１の平滑化回路２ｃは、第１のコンパレータ回路１の出力（デジタル信号ｏｕｔｃ１）を平滑化して出力するようになっている。第１の平滑化回路２ｃは、デジタル回路で構成されている。ここでは、第１の平滑化回路２ｃは、例えば、クロック信号ｃｌｋの２パルス分だけデジタル信号ｏｕｔｃ１の“Ｈｉｇｈ”レベルを維持して出力するように構成されている。
【０１６９】
第２の平滑化回路２ｄは、第２のコンパレータ回路５の出力（デジタル信号ｏｕｔｃ２）を平滑化して出力するようになっている。第２の平滑化回路２ｄは、デジタル回路で構成されている。ここでは、第２の平滑化回路２ｄは、例えば、クロック信号ｃｌｋの２パルス分だけデジタル信号ｏｕｔｃ２の“Ｈｉｇｈ”レベルを維持して出力するように構成されている。
【０１７０】
また、第１のＯＲ回路２ａは、第１の平滑化回路２ｃの出力（デジタル信号ｄｏｕｔ１）と第２の平滑化回路の出力（デジタル信号ｄｏｕｔ２）との論理和を演算しその演算結果をスケルチ信号ｓｑｕｅｌｃｈとして出力するようになっている。
【０１７１】
次に、以上のような構成を有するスケルチ回路４００の動作の一例について説明する。図１５は、図１４に示すスケルチ回路４００における各信号の波形を示す波形図である。
【０１７２】
図１５に示すように、第１のコンパレータ回路１は、クロック信号ｃｌｋが立ち上がるタイミング（すなわち、比較タイミング）で、差動入力信号ｉｎｐ、ｉｎｎの電位差（第１の入力信号ｉｎｐ−第２の入力信号ｉｎｎ）と閾値ΔＶとを比較し、この比較結果に応じたデジタル信号ｏｕｔｃ１を出力している。
【０１７３】
すなわち、差動入力信号ｉｎｐ、ｉｎｎの電位差（第１の入力信号ｉｎｐ−第２の入力信号ｉｎｎ）が閾値ΔＶよりも大きい場合は、デジタル信号ｏｕｔｃ１が“Ｈｉｇｈ”レベルになる。一方、差動入力信号ｉｎｐ、ｉｎｎの電位差（第１の入力信号ｉｎｐ−第２の入力信号ｉｎｎ）が閾値ΔＶよりも小さい場合は、デジタル信号ｏｕｔｃ１が“Ｌｏｗ”レベルになる。
【０１７４】
そして、第１の平滑化回路２ｃは、クロック信号ｃｌｋの２パルス分だけデジタル信号ｏｕｔｃ１の“Ｈｉｇｈ”レベルを維持した信号ｄｏｕｔ１を出力している。
【０１７５】
また、第２のコンパレータ回路５は、クロック信号ｃｌｋが立ち上がるタイミング（すなわち、比較タイミング）で、差動入力信号ｉｎｐ、ｉｎｎの電位差（第２の入力信号ｉｎｎ−第１の入力信号ｉｎｐ）と閾値ΔＶとを比較し、この比較結果に応じたデジタル信号ｏｕｔｃ２を出力している。
【０１７６】
すなわち、差動入力信号ｉｎｐ、ｉｎｎの電位差（第２の入力信号ｉｎｎ−第１の入力信号ｉｎｐ）が閾値ΔＶよりも大きい場合は、デジタル信号ｏｕｔｃ２が“Ｈｉｇｈ”レベルになる。一方、差動入力信号ｉｎｐ、ｉｎｎの電位差（第２の入力信号ｉｎｎ−第１の入力信号ｉｎｐ）が閾値ΔＶよりも小さい場合は、デジタル信号ｏｕｔｃ２が“Ｌｏｗ”レベルになる。
【０１７７】
そして、第２の平滑化回路２ｄは、クロック信号ｃｌｋの２パルス分だけデジタル信号ｏｕｔｃ２の“Ｈｉｇｈ”レベルを維持した信号ｄｏｕｔ２を出力している。
【０１７８】
また、デジタル平滑化回路２のＯＲ回路２ａは、第１のコンパレータ回路１の出力（第１のデジタル信号ｏｕｔｃ１）と第２のコンパレータ回路５の出力（第２のデジタル信号ｏｕｔｃ２）の論理和を演算し、その演算結果をスケルチ信号ｓｑｕｅｌｃｈとして出力している。
【０１７９】
ここで、時間ｔ１、ｔ２においては、差動入力信号ｉｎｐ、ｉｎｎが遷移中に、電位差（第１の入力信号ｉｎｐ−第２の入力信号ｉｎｎ）＜閾値ΔＶとなるタイミングで、クロック信号ｃｌｋが立ち上がり、比較が行われる。このため、時間ｔ１において、第１のコンパレータ回路１が出力するデジタル信号ｏｕｔｃ１が“Ｌｏｗ”レベルになり、また、時間ｔ２において、第２のコンパレータ回路５が出力するデジタル信号ｏｕｔｃ２が“Ｌｏｗ”レベルになっている。所謂、デジタル信号ｏｕｔｃ１、ｏｕｔｃ２にビット抜けが発生している。
【０１８０】
しかし、第１、第２の平滑化回路２ｃ、２ｄは、クロック信号ｃｌｋの２パルス分だけデジタル信号ｏｕｔｃ１の“Ｈｉｇｈ”レベルを維持して出力するように構成されている。このため、時間ｔ１における該ビット抜けの影響が第１の平滑化回路２ｃの出力ｄｏｕｔ１には現れず、時間ｔ２における該ビット抜けの影響が第２の平滑化回路２ｄの出力ｄｏｕｔ２には現れていない。
【０１８１】
したがって、ＯＲ回路２ａが出力するスケルチ信号ｓｑｕｅｌｃｈにも該ビット抜けの影響は現れない。
【０１８２】
このように、スケルチ回路４００は、クロックト・コンパレータを用いているため、検出タイミングと差動入力信号ｉｎｐ、ｉｎｎの遷移のタイミングが同期する場合が発生し得るが、この場合でも所定のスケルチ信号ｓｑｕｅｌｃｈを出力することができる。
【０１８３】
そして、実施例２と同様に、本実施例４に係るスケルチ回路４００は、常時比較器を用いたスケルチ回路と比較して、クロックト・コンパレータを用いているため、小面積化、省電力化できる。
【０１８４】
また、実施例２と同様に、スケルチ回路４００は、クロック源としてはシステム動作周波数や入力信号周波数とは無相関に低周波数を許容するため、小規模、小面積のリングオシレータが使用可能である。そして、クロックト・コンパレータ、リングオシレータを含む構成でも常時比較器よりも小面積化可能である。
【０１８５】
さらに、実施例２と同様に、リングオシレータの発振周波数を可変とすることにより、スケルチ回路４００のビット抜け動作を低減できる。
【０１８６】
以上のように、本実施例４に係るスケルチ回路によれば、消費電流を低減しつつ、回路面積の縮小を図ることができる。
【実施例５】
【０１８７】
本実施例５では、既述の各実施例のデジタル平滑化回路２に適用される平滑化回路の具体的な構成の一例について説明する。
【０１８８】
本実施例５では、一例として図１２に示すデジタル平滑化回路２の平滑化回路２ｂに適用した場合について説明する。しかし、本実施例５で示す平滑化回路２ｂを、図１４に示す第１、第２の平滑化回路２ｃ、２ｄに適用してもよく、さらには、図１に示すデジタル平滑化回路２自体に置き換えて適用してもよい。
【０１８９】
ここで、図１６は、図１２に示す平滑化回路２ｂの具体的な構成の一例を示す図である。
【０１９０】
図１６に示すように、平滑化回路２ｂは、第１のフリップフロップ回路２ｂ１と、第２のフリップフロップ回路２ｂ２と、カウンタ２ｂ３と、を含む。
【０１９１】
第１のフリップフロップ回路２ｂ１は、入力信号ｉｎ、すなわちＯＲ回路２ａの出力（ｄｏｕｔ）がクロック端子に入力され、固定電圧（電源電圧ＶＤＤ）がデータ入力端子に入力され、データ出力端子から信号ａを出力するようになっている。
【０１９２】
第２のフリップフロップ回路２ｂ２は、入力信号ｉｎ、すなわちＯＲ回路２ａの出力（ｄｏｕｔ）がクロック端子に入力され、第１のフリップフロップ回路２ｂ１のデータ出力端子がデータ入力端子に接続されている。この第２のフリップフロップ回路２ｂ２は、出力信号ｏｕｔ、すなわちスケルチ信号ｓｑｕｅｌｃｈをデータ出力端子から出力するようになっている。
【０１９３】
カウンタ２ｂ３は、クロック信号ｃｌｋをカウントし、予め設定された設定値（例えば、４パルス分のカウント値）までカウントしたときに第１のフリップフロップ回路２ｂ１および第２のフリップフロップ回路２ｂ２をリセットするようになっている。このカウンタ２ｂ３は、入力信号ｉｎ、すなわちＯＲ回路２ａの出力（ｄｏｕｔ）によりカウントがリセットされる。
【０１９４】
ここで、図１７は、図１６に示す平滑化回路２ｂの動作波形の一例を示す図である。
【０１９５】
図１７に示すように、時間ｔ１において、入力信号ｉｎ（デジタル信号ｄｏｕｔ）の立ち上がりとともに、第１のフリップフロップ回路２ｂ１の出力ａが“Ｈｉｇｈ”レベルになる。
【０１９６】
そして、時間ｔ２において、次の入力信号ｉｎ（デジタル信号ｄｏｕｔ）の立ち上がりとともに、第２のフリップフロップ回路２ｂ２の出力ｏｕｔ（スケルチ信号ｓｑｕｅｌｃｈ）が“Ｈｉｇｈ”レベルになる。
【０１９７】
そして、時間ｔ４において、カウンタ２ｂ３は、時間ｔ３からクロック信号ｃｌｋの４パルス分をカウントし、出力であるオーバーフロービットｏｖｅｒｆｌｏｗを“Ｈｉｇｈ”レベルにする。これにより、カウンタ２ｂ３は、第１のフリップフロップ回路２ｂ１および第２のフリップフロップ回路２ｂ２をリセットする。これにより、第１のフリップフロップ回路２ｂ１の出力ａおよび第２のフリップフロップ回路２ｂ２の出力ｏｕｔが“Ｌｏｗ”レベルになる。
【０１９８】
このように、平滑化回路２ｂは、入力された信号ｉｎを、第１、第２のフリップフロップ回路２ｂ１、２ｂ２により、平滑化して、信号ｏｕｔを出力するようになっている。
【０１９９】
なお、クロック信号ｃｌｋには、第１、第２のコンパレータ回路１、５に供給されるクロック信号ｃｌｋを用いているが、他のシステムに用いられるクロック信号でもよい。
【０２００】
また、フリップフロップ回路のタップ数を増やせば保持期間を長く設定することができる。
【実施例６】
【０２０１】
本実施例６では、既述の各実施例のデジタル平滑化回路２に適用される平滑化回路の具体的な構成の他の例について説明する。
【０２０２】
本実施例６では、一例として図１２に示すデジタル平滑化回路２の平滑化回路２ｂに適用した場合について説明する。しかし、本実施例６で示す平滑化回路２ｂを、図１４に示す第１、第２の平滑化回路２ｃ、２ｄに適用してもよく、さらには、図１に示すデジタル平滑化回路２自体に置き換えて適用してもよい。
【０２０３】
ここで、図１８は、図１２に示す平滑化回路２ｂの具体的な構成の一例を示す図である。
【０２０４】
図１８に示すように、平滑化回路２ｂは、第１のフリップフロップ回路２ｂ４と、第２のフリップフロップ回路２ｂ５と、ＯＲ回路２ｂ６と、を含む。
【０２０５】
第１のフリップフロップ回路２ｂ４は、入力信号ｉｎ、すなわちＯＲ回路２ａの出力（ｄｏｕｔ）がデータ入力端子に入力され、クロック信号ｃｌｋがクロック端子に入力され、データ出力端子から信号ａを出力するようになっている。
【０２０６】
第２のフリップフロップ回路２ｂ５は、第１のフリップフロップ回路２ｂ４の出力信号ａがデータ入力端子に入力され、クロック信号ｃｌｋがクロック端子に入力され、    第１のフリップフロップ回路２ｂ４のデータ出力端子がデータ入力端子に接続されている。この第２のフリップフロップ回路２ｂ５は、データ出力端子から信号ｂを出力するようになっている。
【０２０７】
ＯＲ回路２ｂ６は、第１のフリップフロップ回路２ｂ４のデータ出力端子と第２のフリップフロップ回路２ｂ５のデータ出力端子とが入力端子に接続され、出力端子からスケルチ信号ｓｑｕｅｌｃｈとして信号ｏｕｔを出力するようになっている。
【０２０８】
ここで、図１９は、図１８に示す平滑化回路２ｂの動作波形の一例を示す図である。
【０２０９】
図１９に示すように、時間ｔ１において、入力信号ｉｎ（デジタル信号ｄｏｕｔ）が“Ｈｉｇｈ”レベルであるので、クロック信号ｃｌｋの立ち上がりとともに、第１のフリップフロップ回路２ｂ４の出力ａが“Ｈｉｇｈ”レベルになる。
【０２１０】
これにより、ＯＲ回路２ｂ６の出力ｏｕｔ（スケルチ信号ｓｑｕｅｌｃｈ）が“Ｈｉｇｈ”レベルになる。
【０２１１】
そして、時間ｔ２において、信号ａが“Ｈｉｇｈ”レベルであるので、クロック信号ｃｌｋの立ち上がりとともに、第２のフリップフロップ回路２ｂ５の出力ａが“Ｈｉｇｈ”レベルになる。
【０２１２】
以降、時間ｔ３までは、信号ａまたは信号ｂの少なくとも何れかが“Ｈｉｇｈ”レベルであるので、ＯＲ回路２ｂ６の出力ｏｕｔ（スケルチ信号ｓｑｕｅｌｃｈ）が“Ｈｉｇｈ”レベルに維持される。
【０２１３】
そして、時間ｔ３において、入力信号ｉｎ（デジタル信号ｄｏｕｔ）が“Ｌｏｗ”レベルであるので、クロック信号ｃｌｋの立ち上がりとともに、第２のフリップフロップ回路２ｂ５の出力ｏｕｔ（スケルチ信号ｓｑｕｅｌｃｈ）が“Ｌｏｗ”レベルになる。
【０２１４】
これにより、ＯＲ回路２ｂ６の出力ｏｕｔ（スケルチ信号ｓｑｕｅｌｃｈ）が“Ｌｏｗ”レベルになる。
【０２１５】
すなわち、平滑化回路２ｂは、入力信号ｉｎ（デジタル信号ｄｏｕｔ）が“Ｈｉｇｈ”レベルになると、少なくともクロック信号ｃｌｋの２パルス分の間、“Ｈｉｇｈ”レベルを維持するようにスケルチ信号ｓｑｕｅｌｃｈを出力する。
【０２１６】
以降、時間ｔ４、ｔ５において、平滑化回路２ｂは同様の動作をする。
【０２１７】
このように、平滑化回路２ｂは、入力された信号ｉｎを、第１、第２のフリップフロップ回路２ｂ１、２ｂ２により、平滑化して、信号ｏｕｔを出力するようになっている。
【０２１８】
なお、クロック信号ｃｌｋには、第１、第２のコンパレータ回路１、５に供給されるクロック信号ｃｌｋを用いているが、他のシステムに用いられるクロック信号でもよい。
【０２１９】
また、フリップフロップ回路のタップ数を増やせば保持期間を長く設定することができる。
【符号の説明】
【０２２０】
１  第１のコンパレータ回路
２  デジタル平滑化回路
３  電圧生成回路
４  クロック信号生成回路
５  第２のコンパレータ回路
１００、２００、３００、４００  スケルチ回路
【図１】
2012054872.tif 000003
【図２】
2012054872.tif 000004
【図３】
2012054872.tif 000005
【図４】
2012054872.tif 000006
【図５】
2012054872.tif 000007
【図６】
2012054872.tif 000008
【図７】
2012054872.tif 000009
【図８】
2012054872.tif 000010
【図９】
2012054872.tif 000011
【図１０】
2012054872.tif 000012
【図１１】
2012054872.tif 000013
【図１２】
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【図１３】
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【図１４】
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【図１５】
2012054872.tif 000017
【図１６】
2012054872.tif 000018
【図１７】
2012054872.tif 000019
【図１８】
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【図１９】
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