(57)【要約】【課題】広く普及している既存のＤＣＴ回路またはＩＤＣＴ回路を利用してＤＳＴまたはＩＤＳＴをそれぞれ実現し、コスト及び消費電力を抑える。【解決手段】  ＤＳＴ回路１−１の反転素子１０−１，１０−２は、信号ｇ（ｘ）のうちの奇数番目のｘにおける信号ｇ（ｘ）を入力し、符号を反転させる。ＤＣＴ回路１１は、４ポイント毎に並列化した信号ｇ（ｘ）のうちの１番目の信号ｇ（０）及び３番目の信号ｇ（２）を入力すると共に、反転素子１０−１，１０−２から符号反転した２番目の信号ｇ（１）及び４番目の信号ｇ（３）を入力する。そして、ＤＣＴ回路１１は、入力した４ポイント毎に、ＤＣＴの演算式によりＤＣＴを行う。これにより、ＤＣＴ回路１１を利用してＤＳＴを実現することができる。【選択図】図１
2012147205.tif 000002
【特許請求の範囲】
【請求項１】
入力信号を離散サイン変換する離散サイン変換回路において、
信号の一部の符号を反転させる反転素子を有し、前記反転素子により符号が反転した信号及び符号が反転していない他の信号を出力する前処理部と、
離散コサイン変換を行う離散コサイン変換回路と、を備え、
前記前処理部は、前記入力信号の一部の符号を反転させ、前記符号が反転した信号及び符号が反転していない他の入力信号を離散サイン用の信号として出力し、
前記離散コサイン変換回路は、前記前処理部により出力された離散サイン用の信号を離散コサイン変換する、ことを特徴とする離散サイン変換回路。
【請求項２】
請求項１に記載された離散サイン変換回路を有し、信号を切り替えることにより、離散コサイン変換または離散サイン変換を行う併用回路であって、
前記前処理部及び離散コサイン変換回路に加え、切り替え回路を備え、
前記切り替え回路は、前記前処理部により出力された離散サイン用の信号を入力すると共に、前記入力信号を離散コサイン用の信号として入力し、前記入力した２つの信号のいずれかに切り替えて出力し、
前記離散コサイン変換回路は、前記切り替え回路により出力された信号を離散コサイン変換する、ことを特徴とする併用回路。
【請求項３】
入力信号を逆離散サイン変換する逆離散サイン変換回路において、
前記入力信号を逆離散コサイン変換する逆離散コサイン変換回路と、
前記逆離散コサイン変換回路により変換された信号の一部の符号を反転させる反転素子を有し、前記反転素子により符号が反転した信号及び符号が反転していない他の信号を出力する後処理部と、を備えたことを特徴とする逆離散サイン変換回路。
【請求項４】
請求項３に記載された逆離散サイン変換回路を有し、信号を切り替えることにより、逆離散コサイン変換または逆離散サイン変換を行う併用回路であって、
前記逆離散コサイン変換回路及び後処理部に加え、切り替え回路を備え、
前記切り替え回路は、前記逆離散コサイン変換回路により変換された信号を切り替え、逆離散コサイン変換後の信号として、または逆離散サイン用の信号として出力し、
前記後処理部は、前記切り替え回路により出力された逆離散サイン用の信号について一部の符号を反転させ、前記符号が反転した信号及び符号が反転していない他の逆離散サイン用の信号を、逆離散サイン変換後の信号として出力する、ことを特徴とする併用回路。
【請求項５】
請求項２の併用回路及び請求項４の併用回路を備え、入力信号を符号化して符号化信号を出力する符号化装置であって、
前記入力信号及び予測信号に基づいて生成された符号化対象の信号を入力し、離散サイン変換後の信号または離散コサイン変換後の信号を出力する請求項２の併用回路と、
前記離散サイン変換後の信号または離散コサイン変換後の信号を量子化する量子化部と、
前記量子化後の信号を逆量子化する逆量子化部と、
前記逆量子化後の信号を入力し、逆離散サイン変換後の信号または逆離散コサイン変換後の信号を出力する請求項４の併用回路と、
前記逆離散サイン変換後の信号または逆離散コサイン変換後の信号に基づいて前記予測信号を生成する信号予測部と、を備え、
前記量子化後の信号に基づいて、符号化信号を生成して出力する、ことを特徴とする符号化装置。
【請求項６】
請求項４の併用回路を備え、入力した符号化信号を復号して復号信号を出力する復号装置であって、
前記符号化信号を逆量子化する逆量子化部と、
前記逆量子化後の信号を入力し、逆離散サイン変換後の信号または逆離散コサイン変換後の信号を出力する請求項４の併用回路と、
前記逆離散サイン変換後の信号または逆離散コサイン変換後の信号に基づいて予測信号を生成する信号予測部と、を備え、
前記逆離散サイン変換後の信号または逆離散コサイン変換後の信号及び前記予測信号に基づいて、復号信号を生成して出力する、ことを特徴とする復号装置。
【請求項７】
コンピュータを、請求項１に記載の離散サイン変換回路、請求項３に記載の逆離散サイン変換回路、請求項２または４に記載の併用回路、請求項５に記載の符号化装置、または請求項６に記載の復号装置として機能させるためのプログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、離散サイン変換回路、逆離散サイン変換回路、併用回路、符号化装置、復号装置及びプログラムに関し、特に、離散コサイン変換を利用して離散サイン変換を行い、逆離散コサイン変換を利用して逆離散サイン変換を行う技術に関する。
【背景技術】
【０００２】
従来、映像または音声の符号化分野において、離散コサイン変換（Discrete Cosine Transform：以下、ＤＣＴという。）による処理が広く用いられている。例えば、三角関数の周期性を利用したバタフライ演算等によるＤＣＴの高速アルゴリズムは、低消費電力の回路実現技術等の多くの分野で利用されている（非特許文献１を参照）。離散サイン変換（Discrete Sine Transform：以下、ＤＳＴという。）もＤＣＴと同じ性質を有しており、同様に、三角関数の周期性を利用して高速演算が可能である。
【０００３】
ＤＳＴは、その利用分野が極めて少ないため、ＤＳＴを行う高速処理装置の開発はあまり行われていなかった。しかし、近年の符号化技術の高度化によって、その利用分野が広がり、ＤＳＴの需要は高まりつつある。一方で、ＤＣＴの適用範囲は、ＤＳＴの適用範囲よりも広いのが現状である。そこで、ＤＣＴ及びＤＳＴを併用するためには、ＤＣＴ回路にＤＳＴ回路を新たに追加することが想定される。しかし、この併用装置では、ＤＣＴ回路及びＤＳＴ回路をそれぞれ備える必要があり、コストが高くなると共に消費電力が大きくなるから好ましくない。
【０００４】
図９は、従来の、ＤＣＴ及びＤＳＴを併用する符号化装置の構成を示すブロック図である。この符号化装置１００は、前処理部１０１、減算部１０２、ＤＣＴ部１０３、ＤＳＴ部１０４、切り替え部１０５、量子化部１０６、エントロピー符号化部１０７、逆量子化部１０８、切り替え部１０９、ＩＤＣＴ部１１０、ＩＤＳＴ部１１１、加算部１１２、フレームメモリ１１３及び信号予測部１１４を備えている。α１及びβ１については後述する。
【０００５】
前処理部１０１は、符号化対象となる信号を入力し、この入力信号に対し、符号化のために必要な所定の前処理を行う。前処理については既知であるから、ここでは説明を省略する。減算部１０２は、前処理部１０１から前処理後の信号を入力すると共に、後述する信号予測部１１４から予測信号を入力し、前処理後の信号から予測信号を減算する。
【０００６】
ＤＣＴ部１０３は、減算部１０２から減算結果の信号を入力し、ＤＣＴを行う。また、ＤＳＴ部１０４は、減算部１０２から減算結果の信号を入力し、ＤＳＴを行う。切り替え部１０５は、ＤＣＴ部１０３によりＤＣＴされた信号（ＤＣＴ信号）、またはＤＳＴ部１０４によりＤＳＴされた信号（ＤＳＴ信号）を入力し、いずれかの信号の切り替えを行う。
【０００７】
量子化部１０６は、切り替え部１０５からＤＣＴ信号またはＤＳＴ信号を入力し、量子化を行う。エントロピー符号化部１０７は、量子化部１０６から量子化した信号を入力し、エントロピー符号化し、符号化信号として出力する。逆量子化部１０８は、量子化部１０６から量子化した信号を入力し、逆量子化を行い、逆量子化した信号を切り替え部１０９に出力する。エントロピー符号化、量子化及び逆量子化の処理については既知であるから、ここでは説明を省略する。
【０００８】
切り替え部１０９は、逆量子化部１０８から逆量子化された信号を入力し、この信号を、ＩＤＣＴ部１１０またはＩＤＳＴ部１１１のいずれかへ出力するための切り替えを行う。この場合、切り替え部１０９は、切り替え部１０５と同じ切り替えを行う。つまり、切り替え部１０５がＤＣＴ部１０３からの信号を出力するための切り替えを行った場合、切り替え部１０９は、入力した信号をＩＤＣＴ部１１０に出力するための切り替えを行う。一方、切り替え部１０５がＤＳＴ部１０４からの信号を出力するための切り替えを行った場合、切り替え部１０９は、入力した信号をＩＤＳＴ部１１１に出力するための切り替えを行う。
【０００９】
ＩＤＣＴ部１１０は、切り替え部１０９から信号を入力し、ＩＤＣＴを行ってＩＤＣＴ信号を加算部１１２に出力する。また、ＩＤＳＴ部１１１は、切り替え部１０９から信号を入力し、ＩＤＳＴを行ってＩＤＳＴ信号を加算部１１２に出力する。加算部１１２は、ＩＤＣＴ部１１０からのＩＤＣＴ信号、またはＩＤＳＴ部１１１からのＩＤＳＴ信号を入力すると共に、後述する信号予測部１１４から予測信号を入力し、両信号を加算する。
【００１０】
フレームメモリ１１３は、加算部１１２から加算結果の信号を入力し、復号信号として記憶する。フレームメモリ１１３に記憶された復号信号は、後述する信号予測部１１４により、予測信号を生成する際の参照信号として読み出される。
【００１１】
信号予測部１１４は、フレームメモリ１１３から参照信号を読み出し、参照信号に基づいて、所定の予測方式により予測信号を生成し、減算部１０２及び加算部１１２に出力する。予測信号を生成する方式については既知であるから、ここでは説明を省略する。尚、信号予測部１１４の処理に用いる予測方式は、例えばＨ．２６４で用いられるイントラ予測、動き補償予測等であってもよい。
【００１２】
このように、図９に示した符号化装置１００は、ＤＣＴ部１０３、及びこのＤＣＴ部１０３とほぼ同規模のＤＳＴ部１０４を備えており、また、ＩＤＣＴ部１１０、及びこのＩＤＣＴ部１１０とほぼ同規模のＩＤＳＴ部１１１を備えている。したがって、類似する同規模の回路が２つずつ存在するから、全体として回路規模が増大し、コストが高くなると共に消費電力が大きくなってしまう。
【００１３】
図１０は、従来の、逆離散コサイン変換（Inverse Discrete Cosine Transform：以下、ＩＤＣＴという。）及び逆離散サイン変換（Inverse Discrete Sine Transform：以下、ＩＤＳＴという。）を併用する復号装置の構成を示すブロック図である。この復号装置２００は、エントロピー復号部２０１、逆量子化部２０２、切り替え部２０３、ＩＤＣＴ部２０４、ＩＤＳＴ部２０５、加算部２０６、後処理部２０７、フレームメモリ２０８及び信号予測部２０９を備えている。γ１については後述する。
【００１４】
エントロピー復号部２０１は、図９に示した符号化装置１００により出力された符号化信号を入力し、図９に示したエントロピー符号化部１０７のエントロピー符号化に対応するエントロピー復号を行う。エントロピー復号の処理については既知であるから、ここでは説明を省略する。逆量子化部２０２は、エントロピー復号部２０１によりエントロピー復号された信号を入力し、図９に示した逆量子化部１０８と同様に、逆量子化を行い、逆量子化した信号を切り替え部２０３に出力する。
【００１５】
切り替え部２０３は、逆量子化部２０２から逆量子化された信号を入力し、この信号を、ＩＤＣＴ部２０４またはＩＤＳＴ部２０５のいずれかへ出力するための切り替えを行う。
【００１６】
ＩＤＣＴ部２０４は、切り替え部２０３から信号を入力し、ＩＤＣＴを行ってＩＤＣＴ信号を加算部２０６に出力する。また、ＩＤＳＴ部２０５は、切り替え部２０３から信号を入力し、ＩＤＳＴを行ってＩＤＳＴ信号を加算部２０６に出力する。加算部２０６は、ＩＤＣＴ部２０４からのＩＤＣＴ信号、またはＩＤＳＴ部２０５からのＩＤＳＴ信号を入力すると共に、後述する信号予測部２０９から予測信号を入力し、両信号を加算する。
【００１７】
後処理部２０７は、加算部２０６から加算結果の信号である復号信号を入力し、この復号信号に対し、図９に示した前処理部１０１の前処理に対応する所定の後処理を行い、出力信号として出力する。後処理については既知であるから、ここでは説明を省略する。
【００１８】
フレームメモリ２０８は、加算部２０６から加算結果の信号を入力し、復号信号として記憶する。フレームメモリ２０８に記憶された復号信号は、後述する信号予測部２０９により、予測信号を生成する際の参照信号として読み出される。
【００１９】
信号予測部２０９は、フレームメモリ２０８から参照信号を読み出し、参照信号に基づいて、所定の予測方式により予測信号を生成し、加算部２０６に出力する。
【００２０】
このように、図１０に示した復号装置２００は、ＩＤＣＴ部２０４、及びこのＩＤＣＴ部２０４とほぼ同規模のＩＤＳＴ部２０５を備えている。したがって、類似する同規模の回路が２つ存在するから、全体として回路規模が増大し、コストが高くなると共に消費電力が大きくなってしまう。
【先行技術文献】
【非特許文献】
【００２１】
【非特許文献１】W.Chen, C.H.Smith, and S.C.Fralick, “A fast computational algorithm for the discrete cosine transform,” IEEE Trans. Commun., vol.COMM-25, pp.1004-1009, Sept. 1977.
【発明の概要】
【発明が解決しようとする課題】
【００２２】
このように、ＤＣＴ及びＤＳＴを併用する装置、並びにＩＤＣＴ及びＩＤＳＴを併用する装置では、独立した変換回路をそれぞれ備える必要があるから、コストが高くなり消費電力が大きくなるという問題があった。そこで、広く普及している既存のＤＣＴ回路の一部を共有し、わずかな機能及び回路を追加することによって、ＤＳＴを実現することが望ましい。ＩＤＳＴを実現する場合も同様である。
【００２３】
そこで、本発明は前記課題を解決するためになされたものであり、その目的は、広く普及している既存のＤＣＴ回路またはＩＤＣＴ回路を利用することによりＤＳＴまたはＩＤＳＴをそれぞれ実現し、コスト及び消費電力を抑えることが可能なＤＳＴ回路、ＩＤＳＴ回路、併用回路、符号化装置、復号装置及びプログラムを提供することにある。
【課題を解決するための手段】
【００２４】
前記目的を達成するために、本発明による請求項１の離散サイン変換回路は、入力信号を離散サイン変換する離散サイン変換回路において、信号の一部の符号を反転させる反転素子を有し、前記反転素子により符号が反転した信号及び符号が反転していない他の信号を出力する前処理部と、離散コサイン変換を行う離散コサイン変換回路と、を備え、前記前処理部が、前記入力信号の一部の符号を反転させ、前記符号が反転した信号及び符号が反転していない他の入力信号を離散サイン用の信号として出力し、前記離散コサイン変換回路は、前記前処理部により出力された離散サイン用の信号を離散コサイン変換する、ことを特徴とする。
【００２５】
また、本発明による請求項２の併用回路は、請求項１に記載された離散サイン変換回路を有し、信号を切り替えることにより、離散コサイン変換または離散サイン変換を行う併用回路であって、前記前処理部及び離散コサイン変換回路に加え、切り替え回路を備え、前記切り替え回路が、前記前処理部により出力された離散サイン用の信号を入力すると共に、前記入力信号を離散コサイン用の信号として入力し、前記入力した２つの信号のいずれかに切り替えて出力し、前記離散コサイン変換回路が、前記切り替え回路により出力された信号を離散コサイン変換する、ことを特徴とする。
【００２６】
また、本発明による請求項３の逆離散サイン変換回路は、入力信号を逆離散サイン変換する逆離散サイン変換回路において、前記入力信号を逆離散コサイン変換する逆離散コサイン変換回路と、前記逆離散コサイン変換回路により変換された信号の一部の符号を反転させる反転素子を有し、前記反転素子により符号が反転した信号及び符号が反転していない他の信号を出力する後処理部と、を備えたことを特徴とする。
【００２７】
また、本発明による請求項４の併用回路は、請求項３に記載された逆離散サイン変換回路を有し、信号を切り替えることにより、逆離散コサイン変換または逆離散サイン変換を行う併用回路であって、前記逆離散コサイン変換回路及び後処理部に加え、切り替え回路を備え、前記切り替え回路が、前記逆離散コサイン変換回路により変換された信号を切り替え、逆離散コサイン変換後の信号として、または逆離散サイン用の信号として出力し、前記後処理部が、前記切り替え回路により出力された逆離散サイン用の信号について一部の符号を反転させ、前記符号が反転した信号及び符号が反転していない他の逆離散サイン用の信号を、逆離散サイン変換後の信号として出力する、ことを特徴とする。
【００２８】
また、本発明による請求項５の符号化装置は、請求項２の併用回路及び請求項４の併用回路を備え、入力信号を符号化して符号化信号を出力する符号化装置であって、前記入力信号及び予測信号に基づいて生成された符号化対象の信号を入力し、離散サイン変換後の信号または離散コサイン変換後の信号を出力する請求項２の併用回路と、前記離散サイン変換後の信号または離散コサイン変換後の信号を量子化する量子化部と、前記量子化後の信号を逆量子化する逆量子化部と、前記逆量子化後の信号を入力し、逆離散サイン変換後の信号または逆離散コサイン変換後の信号を出力する請求項４の併用回路と、前記逆離散サイン変換後の信号または逆離散コサイン変換後の信号に基づいて前記予測信号を生成する信号予測部と、を備え、前記量子化後の信号に基づいて、符号化信号を生成して出力する、ことを特徴とする。
【００２９】
また、本発明による請求項６の復号装置は、請求項４の併用回路を備え、入力した符号化信号を復号して復号信号を出力する復号装置であって、前記符号化信号を逆量子化する逆量子化部と、前記逆量子化後の信号を入力し、逆離散サイン変換後の信号または逆離散コサイン変換後の信号を出力する請求項４の併用回路と、前記逆離散サイン変換後の信号または逆離散コサイン変換後の信号に基づいて予測信号を生成する信号予測部と、を備え、前記逆離散サイン変換後の信号または逆離散コサイン変換後の信号及び前記予測信号に基づいて、復号信号を生成して出力する、ことを特徴とする。
【００３０】
また、本発明による請求項７のプログラムは、コンピュータを、請求項１に記載の離散サイン変換回路、請求項３に記載の逆離散サイン変換回路、請求項２または４に記載の併用回路、請求項５に記載の符号化装置、または請求項６に記載の復号装置として機能させることを特徴とする。
【発明の効果】
【００３１】
以上のように、本発明によれば、ＤＣＴ回路を利用してＤＳＴを実現し、ＩＤＣＴ回路を利用してＩＤＳＴを実現するようにした。これにより、同一の回路を共有することができ、回路数を少なくすることができるから、全体としてコスト及び消費電力を抑えることが可能となる。
【図面の簡単な説明】
【００３２】
【図１】（１）は、本発明の実施形態による４ポイント用のＤＳＴ回路の構成を示すブロック図である。（２）は、８ポイント用のＤＳＴ回路の構成を示すブロック図である。
【図２】（１）は、本発明の実施形態による４ポイント用のＩＤＳＴ回路の構成を示すブロック図である。（２）は、８ポイント用のＩＤＳＴ回路の構成を示すブロック図である。
【図３】本発明の実施形態によるＤＣＴ／ＤＳＴ併用回路の構成を示すブロック図である。
【図４】本発明の実施形態によるＩＤＣＴ／ＩＤＳＴ併用回路の構成を示すブロック図である。
【図５】制御信号により切り替えを行うＤＣＴ／ＤＳＴ併用回路の構成を示すブロック図である。
【図６】制御信号により切り替えを行うＩＤＣＴ／ＩＤＳＴ併用回路の構成を示すブロック図である。
【図７】本発明の実施形態による符号化装置の構成を示すブロック図である。
【図８】本発明の実施形態による復号装置の構成を示すブロック図である。
【図９】従来の符号化装置の構成を示すブロック図である。
【図１０】従来の復号装置の構成を示すブロック図である。
【発明を実施するための形態】
【００３３】
以下、本発明を実施するための形態について図面を用いて詳細に説明する。
〔ＤＣＴの演算式及びＤＳＴの演算式〕
まず、本発明の実施形態の基本原理となるＤＣＴの演算式とＤＳＴの演算式との間の関係について説明する。ＤＣＴ及びＤＳＴは、三角関数を変換核とするフーリエ変換から派生した方式の１つである。サイン関数及びコサイン関数は、互いに直交する周期関数であり、この性質を利用することにより、以下に示すように、ＤＣＴの演算式からＤＳＴの演算式を導出することができる。
【００３４】
１次元Ｎ点ＤＳＴ式にて表されるｕ次のＤＳＴ係数Ｇ（ｕ）は、以下の式で表される。
【数１】
2012147205.tif 000003
但し、Ｃ（ｕ）は以下のとおりである。
【数２】
2012147205.tif 000004
【００３５】
ここで、次数の範囲を０からＮ−１とするために、ｕをＮ−ｕに置き換えて変形すると以下の式となる。
【数３】
2012147205.tif 000005
【００３６】
前記式（３）から、ｕ次のＤＳＴ係数Ｇ（Ｎ−ｕ）は、１ステップ毎に符号反転した信号を入力信号とすると、ＤＣＴの演算式の成分が含まれることがわかる。１次元Ｎ点ＤＣＴ式にて表されるｕ次のＤＣＴ係数Ｇ（Ｎ−ｕ）は以下の式で表されるからである。
【数４】
2012147205.tif 000006
【００３７】
同様に、１次元Ｎ点ＩＤＳＴ式にて表されるｕ次のＩＤＳＴ係数ｇ（ｘ）も、以下の式で表される。
【数５】
2012147205.tif 000007
前記式（５）から、ｕ次のＩＤＳＴ係数ｇ（ｘ）は、ＩＤＣＴの演算式の成分が含まれており、ＩＤＣＴ式による演算結果に対し１ステップ毎に符号反転して得られることがわかる。
【００３８】
このように、ＤＣＴの演算式からＤＳＴの演算式を導出することができ、同様に、ＩＤＣＴの演算式からＩＤＳＴの演算式を導出することができる。本発明では、前述のＤＣＴの演算式とＤＳＴの演算式との間の関係、及びＩＤＣＴの演算式及びＩＤＳＴの演算式との間の関係を基本原理として、ＤＣＴ回路を利用したＤＳＴを実現し、ＩＤＣＴ回路を利用したＩＤＳＴを実現する。
【００３９】
〔ＤＳＴ回路〕
まず、ＤＣＴ回路を用いたＤＳＴ回路について説明する。図１（１）は、本発明の実施形態による４ポイント用のＤＳＴ回路の構成を示すブロック図である。このＤＳＴ回路１−１は、反転素子１０−１，１０−２、ＤＣＴ回路１１及び入れ替え回路１２を備えている。ＤＳＴ回路１−１は、変換対象の信号を４ステップ（ポイント）毎に並列化して入力し、ＤＣＴ回路１１を用いることにより、ＤＳＴを実現し、ＤＳＴ係数として出力する。前記式（１）〜（３）を参照して、ＤＳＴ回路１−１の入力信号をｇ（ｘ）、ｘ＝０，１，２，３とし、出力信号であるＤＳＴ係数をＧ（ｕ）、ｕ＝０，１，２，３とする。
【００４０】
反転素子１０−１は、入力信号ｇ（ｘ）のうちのｇ（１）を入力し、符号を反転させる。反転素子１０−２は、入力信号ｇ（ｘ）のうちのｇ（３）を入力し、符号を反転させる。
【００４１】
ＤＣＴ回路１１は、入力信号ｇ（ｘ）のうちの１番目の入力信号ｇ（０）を入力すると共に、反転素子１０−１から符号反転した２番目の入力信号ｇ（１）を入力する。また、ＤＣＴ回路１１は、３番目の入力信号ｇ（２）を入力すると共に、反転素子１０−２から符号反転した４番目の入力信号ｇ（３）を入力する。そして、ＤＣＴ回路１１は、入力した４ポイント毎に、前記式（４）に示したＤＣＴの演算式によりＤＣＴを行う。ＤＣＴ回路１１は、ＤＳＴ係数Ｇ（３），Ｇ（２），Ｇ（１），Ｇ（０）を出力する。
【００４２】
入れ替え回路１２は、ＤＣＴ回路１１から４ポイント毎のＤＳＴ係数Ｇ（ｕ）を入力し、４ポイント毎の順番を入れ替える。入れ替え回路１２は、入れ替えにより、１番目の出力信号としてＤＳＴ係数Ｇ（０）を、２番目の出力信号としてＤＳＴ係数Ｇ（１）を、３番目の出力信号としてＤＳＴ係数Ｇ（２）を、４番目の出力信号としてＤＳＴ数Ｇ（３）を出力する。
【００４３】
これにより、ＤＳＴ回路１−１は、入力信号ｇ（０）〜ｇ（３）に対し、出力信号としてＤＳＴ係数Ｇ（０）〜Ｇ（３）を出力する。
【００４４】
尚、図１（１）では、入れ替え回路１２によって４ポイント毎のＤＳＴ係数Ｇ（ｕ）の順番を入れ替え、ＤＳＴ回路１−１が、低次から高次のＤＳＴ係数Ｇ（ｕ）を４ポイント毎の昇順に出力するようにしたが、入れ替え回路１２による入れ替えを行うことなく、ＤＣＴ回路１１により出力される高次から低次のＤＳＴ係数Ｇ（ｕ）を、４ポイント毎の降順にそのまま出力するようにしてもよい。すなわち、図１（１）に示したＤＳＴ回路１−１において、入れ替え回路１２を省略してもよい。
【００４５】
図１（２）は、本発明の実施形態による８ポイント用のＤＳＴ回路の構成を示すブロック図である。このＤＳＴ回路１−２は、反転素子１３−１〜１３−４、ＤＣＴ回路１４及び入れ替え回路１５を備えている。ＤＳＴ回路１−２は、変換対象の信号を８ステップ（ポイント）毎に並列化して入力し、ＤＣＴ回路１４を用いることにより、ＤＳＴを実現し、ＤＳＴ係数として出力する。このＤＳＴ回路１−２は、図１（１）に示した４ポイント用のＤＳＴ回路１−１を拡張したものであるから、説明を省略する。
【００４６】
尚、図１（２）では、入れ替え回路１５によって８ポイント毎のＤＳＴ係数Ｇ（ｕ）の順番を入れ替え、ＤＳＴ回路１−２が、低次から高次のＤＳＴ係数Ｇ（ｕ）を８ポイント毎の昇順に出力するようにしたが、入れ替え回路１５による入れ替えを行わないようにしてもよい。すなわち、図１（２）に示したＤＳＴ回路１−２において、入れ替え回路１５を省略してもよい。
【００４７】
このように、図１（１）に示した４ポイント用のＤＳＴ回路１−１及び図１（２）に示した８ポイント用のＤＳＴ回路１−２によれば、４ポイント用のＤＣＴ回路１１及び８ポイント用のＤＣＴ回路１４を利用してＤＳＴの処理を行うようにした。これにより、ＤＳＴの演算式を実行するＤＳＴ回路を用いることなく、ＤＳＴを実現することができる。
【００４８】
尚、図１（１）では４ポイント用のＤＳＴ回路１−１の例を示し、図１（２）では８ポイント用のＤＳＴ回路１−２の例を示したが、１６，３２，６４ポイント用等のＤＳＴ回路も同様の拡張により実現することができる。
【００４９】
〔ＩＤＳＴ回路〕
次に、ＩＤＣＴ回路を用いたＩＤＳＴ回路について説明する。図２（１）は、本発明の実施形態による４ポイント用のＩＤＳＴ回路の構成を示すブロック図である。このＩＤＳＴ回路２−１は、入れ替え回路２１、ＩＤＣＴ回路２２及び反転素子２３−１，２３−２を備えている。ＩＤＳＴ回路２−１は、変換対象の信号を４ステップ（ポイント）毎に並列化して入力し、ＩＤＣＴ回路２２を用いることにより、ＩＤＳＴを実現し、ＩＤＳＴ係数として出力する。前記式（５）を参照して、ＩＤＳＴ回路２−１の入力信号をＧ（ｕ）、ｕ＝０，１，２，３とし、出力信号であるＩＤＳＴ係数をｇ（ｘ）、ｘ＝０，１，２，３とする。
【００５０】
入れ替え回路２１は、入力信号Ｇ（ｕ）を４ポイント毎に並列化して入力し、４ポイント毎の順番を入れ替える。入れ替え回路２１は、入れ替えにより、１番目の入力信号Ｇ（０）に対し、１番目の出力信号として信号Ｇ（３）を出力し、２番目の入力信号Ｇ（１）に対し、２番目の出力信号として信号Ｇ（２）を出力し、３番目の入力信号Ｇ（２）に対し、３番目の出力信号として信号Ｇ（１）を出力し、４番目の入力信号Ｇ（３）に対し、４番目の出力信号として信号Ｇ（０）を出力する。
【００５１】
ＩＤＣＴ回路２２は、入れ替え回路２１から４ポイント毎の信号Ｇ（ｕ）を入力し、４ポイント毎に、ＩＤＣＴの演算式によりＩＤＣＴを行う。ＩＤＣＴ回路２２は、ＩＤＳＴ係数ｇ（０）、ＩＤＳＴ係数ｇ（１）を反転した信号、ＩＤＳＴ係数ｇ（２）、ＩＤＳＴ係数ｇ（３）を反転した信号を出力する。
【００５２】
反転素子２３−１は、ＩＤＣＴ回路２２からＩＤＳＴ係数ｇ（１）を反転した信号を入力し、符号を反転させる。反転素子２３−２は、ＩＤＣＴ回路２２からＩＤＳＴ係数ｇ（３）を反転した信号を入力し、符号を反転させる。
【００５３】
これにより、ＩＤＳＴ回路２−１は、入力信号Ｇ（０）〜Ｇ（３）に対し、出力信号としてＩＤＳＴ係数ｇ（０）〜ｇ（３）を出力する。
【００５４】
尚、図２（１）では、入れ替え回路２１によって４ポイント毎の信号Ｇ（ｕ）の順番を入れ替え、ＩＤＳＴ回路２−１が、低次から高次のＩＤＳＴ係数ｇ（ｘ）を４ポイント毎の昇順に出力するようにしたが、入れ替え回路２１による入れ替えを行うことなく、高次から低次のＩＤＳＴ係数ｇ（ｘ）を、４ポイント毎の降順に出力するようにしてもよい。すなわち、図２（１）に示したＩＤＳＴ回路２−１において、入れ替え回路２１を省略してもよい。
【００５５】
図２（２）は、本発明の実施形態による８ポイント用のＩＤＳＴ回路の構成を示すブロック図である。このＩＤＳＴ回路２−２は、入れ替え回路２４、ＩＤＣＴ回路２５及び反転素子２６−１〜２６−４を備えている。ＩＤＳＴ回路２−２は、変換対象の信号を８ステップ（ポイント）毎に並列化して入力し、ＩＤＣＴ回路２５を用いることにより、ＩＤＳＴを実現し、ＩＤＳＴ係数として出力する。このＩＤＳＴ回路２−２は、図２（１）に示した４ポイント用のＩＤＳＴ回路２−１を拡張したものであるから、説明を省略する。
【００５６】
尚、図２（２）では、入れ替え回路２４によって８ポイント毎の信号Ｇ（ｕ）の順番を入れ替え、ＩＤＳＴ回路２−２が、低次から高次のＩＤＳＴ係数ｇ（ｘ）を８ポイント毎の昇順に出力するようにしたが、入れ替え回路２４による入れ替えを行わないようにしてもよい。すなわち、図２（２）に示したＩＤＳＴ回路２−２において、入れ替え回路２４を省略してもよい。
【００５７】
このように、図２（１）に示した４ポイント用のＩＤＳＴ回路２−１及び図２（２）に示した８ポイント用のＩＤＳＴ回路２−２によれば、４ポイント用のＩＤＣＴ回路２２及び８ポイント用のＩＤＣＴ回路２５を利用してＩＤＳＴの処理を行うようにした。これにより、ＩＤＳＴの演算式を実行するＩＤＳＴ回路を用いることなく、ＩＤＳＴを実現することができる。
【００５８】
尚、図２（１）では４ポイント用のＩＤＳＴ回路２−１の例を示し、図２（２）では８ポイント用のＩＤＳＴ回路２−２の例を示したが、１６，３２，６４ポイント用等のＩＤＳＴ回路も同様の拡張により実現することができる。
【００５９】
〔ＤＣＴ／ＤＳＴ併用回路〕
次に、ＤＣＴ回路及びＤＳＴ回路を併用した回路について説明する。図３は、本発明の実施形態によるＤＣＴ／ＤＳＴ併用回路の構成を示すブロック図である。このＤＣＴ／ＤＳＴ併用回路３−１は、遅延素子３１−１，３１−２，・・・、反転素子３２−１，３２−２，・・・及びＤＣＴ回路３３を備えている。ＤＣＴ／ＤＳＴ併用回路３−１は、変換対象である１系統の信号をＮポイント毎に並列化して入力し、ＤＣＴの機能とＤＳＴの機能とを時分割によって共有することで、ＤＣＴ回路３３によってＤＣＴを実現すると共に、このＤＣＴ回路３３を利用してＤＳＴを実現し、Ｎポイント毎にＤＣＴ係数またはＤＳＴ係数を時分割にて出力する。
【００６０】
遅延素子３１−１，３１−２，・・・は、信号ｇ（０），ｇ（２），・・・をそれぞれ入力し、反転素子３２−１，３２−２，・・・との間の出力タイミングを合わせるために、反転素子３２−１，３２−２，・・・と同じ処理時間分の遅延処理を行う。
【００６１】
反転素子３２−１，３２−２，・・・は、信号ｇ（１），ｇ（３）・・・を入力し、符号を反転させる。これにより、遅延素子３１−１，３１−２，・・・及び反転素子３２−１，３２−２，・・・により出力される信号のタイミングが合致することになる。
【００６２】
ＤＣＴ回路３３は、Ｎポイント毎に並列化した信号ｇ（ｘ）、または遅延素子３１−１，３１−２，・・・及び反転素子３２−１，３２−２，・・・からのＮポイント毎に並列化した信号（−１）ｘｇ（ｘ）を入力し、Ｎポイント毎に、前記式（４）に示したＤＣＴの演算式によりＤＣＴを行う。ＤＣＴ回路３３は、信号ｇ（ｘ）に対してＤＣＴを行った場合、ＤＣＴ係数Ｇ（ｕ）を出力し、遅延素子３１−１，３１−２，・・・及び反転素子３２−１，３２−２，・・・からの信号（−１）ｘｇ（ｘ）に対してＤＣＴを行った場合、ＤＳＴ係数Ｇ（ｕ）を出力する。
【００６３】
ここで、ＤＣＴ回路３３が入力する信号ｇ（ｘ）または遅延素子３１−１，３１−２，・・・及び反転素子３２−１，３２−２，・・・からの信号（−１）ｘｇ（ｘ）については、時分割によっていずれか一方の信号が入力され、ＤＣＴ回路３３が出力するＤＣＴ係数Ｇ（ｕ）またはＤＳＴ係数Ｇ（ｕ）についても、時分割によっていずれか一方の信号が出力される。
【００６４】
また、図３に示したＤＣＴ／ＤＳＴ併用回路３−１では、時分割にてＤＣＴ係数Ｇ（ｕ）またはＤＳＴ係数Ｇ（ｕ）のいずれか一方を出力するから、信号の順番を入れ替えるための入れ替え回路（例えば、図１（１）（２）に示した入れ替え回路１２,１５）を備えていない。この場合、ＤＣＴ／ＤＳＴ併用回路３−１は、ＤＣＴ係数Ｇ（ｕ）を出力する場合、低次から高次の信号をＮポイント毎の昇順に出力し、ＤＳＴ係数Ｇ（ｕ）を出力する場合、高次から低次の信号をＮポイント毎の降順に出力する。
【００６５】
このように、図３に示したＤＣＴ／ＤＳＴ併用回路３−１によれば、ＤＣＴ回路３３が、１系統の信号に対し、信号ｇ（ｘ）、または遅延素子３１−１，３１−２，・・・及び反転素子３２−１，３２−２，・・・からの信号（−１）ｘｇ（ｘ）のいずれかの信号を時分割にて切り替えて入力し、ＤＣＴの処理を行い、前者の信号に対してＤＣＴ係数Ｇ（ｕ）を出力し、後者の信号に対してＤＳＴ係数Ｇ（ｕ）を出力するようにした。つまり、ＤＣＴ回路３３を利用して、ＤＣＴだけでなくＤＳＴも実現するようにした。これにより、ＤＣＴ及びＤＳＴの実現のために、同一のＤＣＴ回路３３を共有することができ、回路数を少なくすることができるから、全体としてコスト及び消費電力を抑えることが可能となる。
【００６６】
尚、図３に示したＤＣＴ／ＤＳＴ併用回路３−１では、図１（１）（２）に示した入れ替え回路１２，１５を備えていないが、必要に応じてそれぞれの出力信号の順番を入れ替えるための入れ替え回路を備えるようにしてもよい。
【００６７】
〔ＩＤＣＴ／ＩＤＳＴ併用回路〕
次に、ＩＤＣＴ回路及びＩＤＳＴ回路を併用した回路について説明する。図４は、本発明の実施形態によるＩＤＣＴ／ＩＤＳＴ併用回路の構成を示すブロック図である。このＩＤＣＴ／ＩＤＳＴ併用回路４−１は、ＩＤＣＴ回路４１、遅延素子４２−１，４２−２，・・・及び反転素子４３−１，４３−２，・・・を備えている。ＩＤＣＴ／ＩＤＳＴ併用回路４−１は、変換対象である１系統の信号をＮポイント毎に並列化して入力し、ＩＤＣＴの機能とＩＤＳＴの機能とを時分割によって共有することで、ＩＤＣＴ回路４１によってＩＤＣＴを実現すると共に、このＩＤＣＴ回路４１を利用してＩＤＳＴを実現し、Ｎポイント毎にＩＤＣＴ係数またはＩＤＳＴ係数を時分割にて出力する。
【００６８】
ＩＤＣＴ回路４１は、Ｎポイント毎に並列化した信号Ｇ（ｕ）を入力し、ＩＤＣＴの演算式によりＩＤＣＴを行う。ＩＤＣＴ回路４１によりＩＤＣＴされた信号ｇ（ｘ）は、ＩＤＣＴ係数ｇ（ｘ）として出力されるか、または、遅延素子４２−１，４２−２，・・・及び反転素子４３−１，４３−２，・・・に出力される。
【００６９】
遅延素子４２−１，４２−２，・・・は、ＩＤＣＴ回路４１から信号ｇ（０），ｇ（２），・・・を入力し、反転素子４３−１，４３−２・・・との間の出力タイミングを合わせるために、反転素子４３−１，４３−２，・・・と同じ処理時間分の遅延処理を行う。
【００７０】
反転素子４３−１，４３−２，・・・は、ＩＤＣＴ回路４１から信号ｇ（１），ｇ（３），・・・を入力し、符号を反転させる。これにより、遅延素子４２−１，４２−２，・・・及び反転素子４３−１，４３−２，・・・により出力される信号のタイミングが合致することになり、合致した信号は、ＩＤＳＴ係数ｇ（ｘ）として出力される。
【００７１】
ここで、ＩＤＣＴ回路４１がＩＤＣＴ係数ｇ（ｘ）として出力する信号、またはＩＤＣＴ回路４１が遅延素子４２−１，４２−２，・・・及び反転素子４３−１，４３−２，・・・に出力する信号については、時分割によっていずれか一方の信号が出力される。
【００７２】
また、図４に示したＩＤＣＴ／ＩＤＳＴ併用回路４−１では、時分割にてＩＤＣＴ係数ｇ（ｘ）またはＩＤＳＴ係数ｇ（ｘ）のいずれか一方を出力するから、信号の順番を入れ替えるための入れ替え回路（例えば、図２（１）（２）に示した入れ替え回路２１,２４）を備えていない。この場合、ＩＤＣＴ／ＩＤＳＴ併用回路４−１は、低次から高次の信号Ｇ（ｕ）をＮポイント毎の昇順に入力した場合、ＩＤＣＴ係数ｇ（ｘ）を出力するときは、低次から高次の信号をＮポイント毎の昇順に出力し、ＩＤＳＴ係数ｇ（ｘ）を出力するときは、高次から低次の信号をＮポイント毎の降順に出力する。
【００７３】
このように、図４に示したＩＤＣＴ／ＩＤＳＴ併用回路４−１によれば、ＩＤＣＴ回路４１が、１系統の信号Ｇ（ｕ）を入力してＩＤＣＴを行い、ＩＤＣＴ係数ｇ（ｘ）としての信号、または遅延素子４２−１，４２−２，・・・及び反転素子４３−１，４３−２，・・・への信号のうちのいずれかの信号を時分割にて切り替えて出力するようにした。そして、遅延素子４２−１，４２−２，・・・及び反転素子４３−１，４３−２，・・・が、ＩＤＳＴ係数ｇ（ｘ）としての信号を出力するようにした。つまり、ＩＤＣＴ回路４１を利用して、ＩＤＣＴだけでなくＩＤＳＴも実現するようにした。これにより、ＩＤＣＴ及びＩＤＳＴの実現のために、同一のＩＤＣＴ回路４１を共有することができ、回路数を少なくすることができるから、全体としてコスト及び消費電力を抑えることが可能となる。
【００７４】
尚、図４に示したＩＤＣＴ／ＩＤＳＴ併用回路４−１では、図２（１）（２）に示した入れ替え回路２１，２４を備えていないが、必要に応じてそれぞれの入力信号の順番を入れ替えるための入れ替え回路を備えるようにしてもよい。
【００７５】
〔制御信号により切り替えを行うＤＣＴ／ＤＳＴ併用回路〕
次に、制御信号により切り替えを行うＤＣＴ／ＤＳＴ併用回路について説明する。図５は、制御信号により切り替えを行うＤＣＴ／ＤＳＴ併用回路の構成を示すブロック図である。このＤＣＴ／ＤＳＴ併用回路３−２は、遅延素子３４−１，３４−２，・・・、反転素子３５−１，３５−２，・・・、切り替え回路３６及びＤＣＴ回路３７を備えている。ＤＣＴ／ＤＳＴ併用回路３−２は、変換対象である２系統の信号Ａ，ＢをＮポイント毎に並列化して入力し、ＤＣＴ用の信号ＡとＤＳＴ用の信号（遅延素子３４−１，３４−２，・・・及び反転素子３５−１，３５−２，・・・の出力信号）とを切り替え回路３６にて切り替えることで、ＤＣＴの機能とＤＳＴの機能とを共有し、ＤＣＴ回路３７によってＤＣＴを実現すると共に、このＤＣＴ回路３７を利用してＤＳＴを実現し、Ｎポイント毎にＤＣＴ係数またはＤＳＴ係数を切り替えて出力する。
【００７６】
遅延素子３４−１，３４−２，・・・及び反転素子３５−１，３５−２，・・・は、図３に示した遅延素子３１−１，３１−２，・・・及び反転素子３２−１，３２−２，・・・とそれぞれ同じであるから、ここでは説明を省略する。
【００７７】
切り替え回路３６は、制御信号を入力すると共に、信号Ａ、及び遅延素子３４−１，３４−２，・・・及び反転素子３５−１，３５−２，・・・から信号Ｂが遅延及び反転した信号（信号Ｃとする。）をそれぞれ入力し、制御信号に従って、信号Ａまたは信号Ｃのいずれかの信号に切り替えて出力する。ここで、制御信号は、信号Ａまたは信号Ｃに切り替えるための信号であり、入力信号Ａ，Ｂに対する前処理において、画素間相関を求めることにより信号の性質が評価され、信号の性質に合うように切り替えるために生成される。
【００７８】
ＤＣＴ回路３７は、切り替え回路３６からＮポイント毎に並列化した信号Ａまたは信号Ｃを入力し、Ｎポイント毎に、前記式（４）のＤＣＴの演算式によりＤＣＴを行う。ＤＣＴ回路３７は、信号Ａに対してＤＣＴを行った場合、ＤＣＴ係数Ｇ（ｕ）を出力し、信号Ｃに対してＤＣＴを行った場合、ＤＳＴ係数Ｇ（ｕ）を出力する。
【００７９】
この場合、ＤＣＴ回路３７は、ＤＣＴ係数Ｇ（ｕ）を出力する場合、低次から高次の信号をＮポイント毎の昇順に出力し、ＤＳＴ係数Ｇ（ｕ）を出力する場合、高次から低次の信号をＮポイント毎の降順に出力する。
【００８０】
このように、図５に示したＤＣＴ／ＤＳＴ併用回路３−２によれば、切り替え回路３６が、信号Ａと、遅延素子３４−１，３４−２，・・・及び反転素子３５−１，３５−２，・・・が信号Ｂに対して遅延及び反転処理して得た信号Ｃとを、制御信号によって切り替えるようにした。そして、ＤＣＴ回路３７が、ＤＣＴを行い、切り替え回路３６からの信号Ａに対してＤＣＴ係数Ｇ（ｕ）を出力し、信号Ｃに対してＤＳＴ係数Ｇ（ｕ）を出力するようにした。つまり、ＤＣＴ回路３７を利用して、ＤＣＴだけでなくＤＳＴも実現するようにした。これにより、ＤＣＴ及びＤＳＴの実現のために、同一のＤＣＴ回路３７を共有することができ、回路数を少なくすることができるから、全体としてコスト及び消費電力を抑えることが可能となる。
【００８１】
尚、図５に示したＤＣＴ／ＤＳＴ併用回路３−２では、図１（１）（２）に示した入れ替え回路１２，１５を備えていないが、必要に応じてそれぞれの出力信号の順番を入れ替え昇順または降順等の順番で出力するための入れ替え回路を、ＤＣＴ回路３７の後段に備えるようにしてもよい。
【００８２】
〔制御信号により切り替えを行うＩＤＣＴ／ＩＤＳＴ併用回路〕
次に、制御信号により切り替えを行うＩＤＣＴ／ＩＤＳＴ併用回路について説明する。図６は、制御信号により切り替えを行うＩＤＣＴ／ＩＤＳＴ併用回路の構成を示すブロック図である。このＩＤＣＴ／ＩＤＳＴ併用回路４−２は、ＩＤＣＴ回路４４、切り替え回路４５、遅延素子４６−１，４６−２，・・・及び反転素子４７−１，４７−２，・・・を備えている。ＩＤＣＴ／ＩＤＳＴ併用回路４−２は、変換対象の信号をＮポイント毎に並列化して入力し、切り替え回路４５にてＩＤＣＴ用の信号ＡとＩＤＳＴ用の信号（遅延素子４６−１，４６−２，・・・及び反転素子４７−１，４７−２，・・・の入力信号）とを切り替えることで、ＩＤＣＴの機能とＩＤＳＴの機能とを共有し、ＩＤＣＴ回路４４によってＩＤＣＴを実現すると共に、このＩＤＣＴ回路４４を利用してＩＤＳＴを実現し、Ｎポイント毎にＩＤＣＴ係数である信号ＡまたはＩＤＳＴ係数である信号Ｂを出力する。
【００８３】
ＩＤＣＴ回路４４は、Ｎポイント毎に並列化した信号Ｇ（ｕ）を入力し、ＩＤＣＴの演算式によりＩＤＣＴを行う。ＩＤＣＴ回路４４によりＩＤＣＴされた信号は、切り替え回路４５に出力される。
【００８４】
切り替え回路４５は、制御信号を入力すると共に、ＩＤＣＴ回路４４から信号を入力し、制御信号に従って、ＩＤＣＴ回路４４から入力した信号を、ＩＤＣＴ係数ｇ（ｘ）の信号Ａとして出力するか、または、ＩＤＳＴ係数ｇ（ｘ）の信号Ｂを生成するための遅延素子４６−１，４６−２，・・・及び反転素子４７−１，４７−２，・・・に、信号Ｃとして出力する。ここで、制御信号は、信号Ａまたは信号Ｃに切り替えるために用いられ、図５の制御信号と同様である。
【００８５】
遅延素子４６−１，４６−２，・・・及び反転素子４７−１，４７−２，・・・は、図４に示した遅延素子４２−１，４２−２，・・・及び反転素子４３−１，４３−２，・・・とそれぞれ同じであるから、ここでは説明を省略する。これにより、遅延素子４６−１，４６−２，・・・及び反転素子４７−１，４７−２，・・・により出力される信号のタイミングが合致することになり、合致した信号は、ＩＤＳＴ係数ｇ（ｘ）の信号Ｂとして出力される。
【００８６】
ここで、ＩＤＣＴ／ＩＤＳＴ併用回路４−２は、低次から高次の昇順のＤＣＴ係数Ｇ（ｕ）を入力する場合、ＩＤＣＴ回路４４により、切り替え回路４５から、低次から高次の昇順のＩＤＣＴ係数ｇ（ｘ）である信号Ａを出力する。また、ＩＤＣＴ／ＩＤＳＴ併用回路４−２は、ＩＤＣＴ回路４４により、遅延素子４６−１，４６−２，・・・及び反転素子４７−１，４７−２，・・・から、高次から低次の降順のＩＤＳＴ係数ｇ（ｘ）である信号Ｂを出力する。つまり、ＩＤＣＴ／ＩＤＳＴ併用回路４−２は、低次から高次の昇順のＩＤＣＴ係数ｇ（ｘ）である信号Ａ、または高次から低次の降順のＩＤＳＴ係数ｇ（ｘ）である信号Ｂを、整列した信号として出力することができる。
【００８７】
このように、図６に示したＩＤＣＴ／ＩＤＳＴ併用回路４−２によれば、ＩＤＣＴ回路４４が、信号Ｇ（ｕ）を入力してＩＤＣＴを行い、切り替え回路４５が、制御信号に従ってＩＤＣＴ回路４４によりＩＤＣＴされた信号を、ＩＤＣＴ係数ｇ（ｘ）の信号Ａとして切り替えて出力するか、または、遅延素子４６−１，４６−２，・・・及び反転素子４７−１，４７−２，・・・への信号Ｃとして切り替えて出力するようにした。そして、遅延素子４６−１，４６−２，・・・及び反転素子４７−１，４７−２，・・・が、ＩＤＳＴ係数ｇ（ｘ）の信号Ｂを出力するようにした。つまり、ＩＤＣＴ回路４４を利用して、ＩＤＣＴだけでなくＩＤＳＴも実現するようにした。これにより、ＩＤＣＴ及びＩＤＳＴの実現のために、同一のＩＤＣＴ回路４４を共有することができ、回路数を少なくすることができるから、全体としてコスト及び消費電力を抑えることが可能となる。
【００８８】
尚、図６に示したＩＤＣＴ／ＩＤＳＴ併用回路４−２では、図２（１）（２）に示した入れ替え回路２１，２４を備えていないが、必要に応じて入力信号の順番を入れ替え昇順または降順等の順番で出力するための入れ替え回路を、ＩＤＣＴ回路４４の前段に備えるようにしてもよい。
【００８９】
〔符号化装置〕
次に、ＤＣＴ／ＤＳＴ併用回路及びＩＤＣＴ／ＩＤＳＴ併用回路を備えた符号化装置について説明する。図７は、本発明の実施形態による符号化装置の構成を示すブロック図である。この符号化装置５は、前処理部１０１、減算部１０２、ＤＳＴ前処理部５１、切り替え回路５２、ＤＣＴ部１０３、量子化部１０６、エントロピー符号化部１０７、逆量子化部１０８、ＩＤＣＴ部１１０、切り替え回路５４、ＩＤＳＴ後処理部５５、加算部１１２、フレームメモリ１１３及び信号予測部１１４を備えている。符号化装置５は、信号を入力し、ＤＣＴ用の信号とＤＳＴ用の信号（ＤＳＴ前処理部５１の出力信号）とを切り替え回路５２にて切り替えることで、ＤＣＴの機能とＤＳＴの機能とを共有し、ＤＣＴ部１０３によってＤＣＴを実現すると共に、このＤＣＴ部１０３を利用してＤＳＴを実現し、また、切り替え回路５４にてＩＤＣＴ用の復号信号とＩＤＳＴ用の復号信号とを切り替えることで、ＩＤＣＴ機能とＩＤＳＴ機能とを共有し、ＩＤＣＴ部１１０によってＩＤＣＴを実現すると共に、このＩＤＣＴ部１１０を利用してＩＤＳＴを実現する。
【００９０】
図９に示した従来の符号化装置１００と図７の符号化装置５とを比較すると、両符号化装置１００，５は、前処理部１０１、減算部１０２、ＤＣＴ部１０３、量子化部１０６、エントロピー符号化部１０７、逆量子化部１０８、ＩＤＣＴ部１１０、加算部１１２、フレームメモリ１１３及び信号予測部１１４を備えている点で同一である。図７において、図９と共通する部分には図９と同一の符号を付し、その詳しい説明は省略する。
【００９１】
一方、符号化装置５は、図９に示した符号化装置１００におけるＤＣＴ部１０３、ＤＳＴ部１０４及び切り替え部１０５からなるＤＣＴ／ＤＳＴ併用回路α１の代わりに、ＤＳＴ前処理部５１、切り替え回路５２及びＤＣＴ部１０３からなるＤＣＴ／ＤＳＴ併用回路αを備えている点で相違する。また、符号化装置５は、図９に示した符号化装置１００における切り替え部１０９、ＩＤＣＴ部１１０及びＩＤＳＴ部１１１からなるＩＤＣＴ／ＩＤＳＴ併用回路β１の代わりに、ＩＤＣＴ部１１０、切り替え回路５４及びＩＤＳＴ後処理部５５からなるＩＤＣＴ／ＩＤＳＴ併用回路βを備えている点で相違する。
【００９２】
符号化装置５のＤＣＴ／ＤＳＴ併用回路αは、図３に示したＤＣＴ／ＤＳＴ併用回路３−１及び図５に示したＤＣＴ／ＤＳＴ併用回路３−２に相当し、ＤＣＴ部１０３によってＤＣＴを実現すると共に、ＤＣＴ部１０３を利用してＤＳＴを実現する。具体的には、ＤＣＴ／ＤＳＴ併用回路αのＤＳＴ前処理部５１が、図３の遅延素子３１−１，３１−２，・・・及び反転素子３２−１，３２−２，・・・に相当すると共に、図５の遅延素子３４−１，３４−２，・・・及び反転素子３５−１，３５−２，・・・に相当し、切り替え回路５２が、図５の切り替え回路３６に相当し、ＤＣＴ部１０３が、図３のＤＣＴ回路３３及び図５のＤＣＴ回路３７に相当する。
【００９３】
また、ＩＤＣＴ／ＩＤＳＴ併用回路βは、図４に示したＩＤＣＴ／ＩＤＳＴ併用回路４−１及び図６に示したＩＤＣＴ／ＩＤＳＴ併用回路４−２に相当し、ＩＤＣＴ部１１０によってＩＤＣＴを実現すると共に、ＩＤＣＴ部１１０を利用してＩＤＳＴを実現する。具体的には、ＩＤＣＴ／ＩＤＳＴ併用回路βのＩＤＣＴ部１１０が、図４のＩＤＣＴ回路４１及び図６のＩＤＣＴ回路４４に相当し、切り替え回路５４が、図６の切り替え回路４５に相当し、ＩＤＳＴ後処理部５５が、図４の遅延素子４２−１，４２−２，・・・及び反転素子４３−１，４３−２，・・・に相当すると共に、図６の遅延素子４６−１，４６−２，・・・及び反転素子４７−１，４７−２，・・・に相当する。
【００９４】
尚、前処理部１０１は、入力した信号に対し、符号化のために必要な所定の前処理を行うと共に、入力した信号の画素間相関を求めることにより信号の性質を評価し、信号の性質に合うように、ＤＣＴ信号またはＤＳＴ信号のいずれかに切り替えるための制御信号を生成し、切り替え回路５２に出力する。また、この制御信号に対応して、ＩＤＣＴ信号またはＩＤＳＴ信号のいずれかに切り替えるための制御信号も生成し、切り替え回路５４に出力する。この制御信号は、例えば、動画のフレームを構成する部分画像毎に更新される。また、この制御信号は、ＤＣＴまたはＤＳＴの種別を示しており、符号化装置５により符号化信号の一部として出力される。
【００９５】
このように、図７に示した符号化装置５によれば、ＤＳＴ前処理部５１、切り替え回路５２及びＤＣＴ部１０３からなるＤＣＴ／ＤＳＴ併用回路α、並びに、ＩＤＣＴ部１１０、切り替え回路５４及びＩＤＳＴ後処理部５５からなるＩＤＣＴ／ＩＤＳＴ併用回路βを備えるようにした。ＤＣＴ／ＤＳＴ併用回路αは、ＤＣＴ部１０３によってＤＣＴを実現すると共に、ＤＳＴ前処理部５１及びＤＣＴ部１０３によってＤＳＴを実現し、ＩＤＣＴ／ＩＤＳＴ併用回路βは、ＩＤＣＴ部１１０によってＩＤＣＴを実現すると共に、ＩＤＣＴ部１１０及びＩＤＳＴ後処理部５５によってＩＤＳＴを実現する。これにより、ＤＣＴ及びＤＳＴの実現のために、同一のＤＣＴ部１０３を共有することができ、また、ＩＤＣＴ及びＩＤＳＴの実現のために、同一のＩＤＣＴ部１１０を共有することができる。したがって、回路数を少なくすることができるから、全体としてコスト及び消費電力を抑えることが可能となる。また、ＤＣＴ／ＤＳＴ併用回路αでは、図９に示したＤＣＴ／ＤＳＴ併用回路α１に比べ、極めて複雑度の少ない処理にてＤＳＴを実現することができ、ＩＤＣＴ／ＩＤＳＴ併用回路βでは、図９に示したＩＤＣＴ／ＩＤＳＴ併用回路β１に比べ、極めて複雑度の少ない処理にてＩＤＳＴを実現することができる。
【００９６】
〔復号装置〕
次に、ＩＤＣＴ／ＩＤＳＴ併用回路を備えた復号装置について説明する。図８は、本発明の実施形態による復号装置の構成を示すブロック図である。この復号装置６は、エントロピー復号部２０１、逆量子化部２０２、ＩＤＣＴ部２０４、切り替え回路６１、ＩＤＳＴ後処理部６２、加算部２０６、後処理部２０７、フレームメモリ２０８及び信号予測部２０９を備えている。復号装置６は、符号化信号を入力し、切り替え回路６１にてＩＤＣＴ用の復号信号とＩＤＳＴ用の復号信号とを切り替えることで、ＩＤＣＴ機能とＩＤＳＴ機能とを共有し、ＩＤＣＴ部２０４によってＩＤＣＴを実現すると共に、このＩＤＣＴ部２０４を利用してＩＤＳＴを実現する。
【００９７】
図１０に示した従来の復号装置２００と図８の復号装置６とを比較すると、両復号装置２００，６は、エントロピー復号部２０１、逆量子化部２０２、ＩＤＣＴ部２０４、加算部２０６、後処理部２０７、フレームメモリ２０８及び信号予測部２０９を備えている点で同一である。図８において、図１０と共通する部分には図１０と同一の符号を付し、その詳しい説明は省略する。
【００９８】
一方、復号装置６は、図１０に示した復号装置２００における切り替え部２０３、ＩＤＣＴ部２０４及びＩＤＳＴ部２０５からなるＩＤＣＴ／ＩＤＳＴ併用回路γ１の代わりに、ＩＤＣＴ部２０４、切り替え回路６１及びＩＤＳＴ後処理部６２からなるＩＤＣＴ／ＩＤＳＴ併用回路γを備えている点で相違する。
【００９９】
復号装置６のＩＤＣＴ／ＩＤＳＴ併用回路γは、図４に示したＩＤＣＴ／ＩＤＳＴ併用回路４−１及び図６に示したＩＤＣＴ／ＩＤＳＴ併用回路４−２に相当し、ＩＤＣＴ部２０４によってＩＤＣＴを実現すると共に、ＩＤＣＴ部２０４を利用してＩＤＳＴを実現する。具体的には、ＩＤＣＴ／ＩＤＳＴ併用回路γのＩＤＣＴ部２０４が、図４のＩＤＣＴ回路４１及び図６のＩＤＣＴ回路４４に相当し、切り替え回路６１が、図６の切り替え回路４５に相当し、ＩＤＳＴ後処理部６２が、図４の遅延素子４２−１，４２−２，・・・及び反転素子４３−１，４３−２，・・・に相当すると共に、図６の遅延素子４６−１，４６−２，・・・及び反転素子４７−１，４７−２，・・・に相当する。
【０１００】
尚、切り替え回路６１は、符号化信号に含まれる、ＤＣＴまたはＤＳＴの種別を示す制御信号をエントロピー復号部２０１から入力し、制御信号に従って切り替えを行う。つまり、切り替え回路６１は、図７に示した符号化装置５の切り替え回路５４が入力する制御信号と同じ制御信号に従って、同様の切り替えを行う。
【０１０１】
このように、図８に示した復号装置６によれば、ＩＤＣＴ部２０４、切り替え回路６１及びＩＤＳＴ後処理部６２からなるＩＤＣＴ／ＩＤＳＴ併用回路γを備えるようにした。ＩＤＣＴ／ＩＤＳＴ併用回路γは、ＩＤＣＴ部２０４によってＩＤＣＴを実現すると共に、ＩＤＣＴ部２０４及びＩＤＳＴ後処理部６２によってＩＤＳＴを実現する。これにより、ＩＤＣＴ及びＩＤＳＴの実現のために、同一のＩＤＣＴ部２０４を共有することができる。したがって、回路数を少なくすることができるから、全体としてコスト及び消費電力を抑えることが可能となる。また、ＩＤＣＴ／ＩＤＳＴ併用回路γでは、図１０に示したＩＤＣＴ／ＩＤＳＴ併用回路γ１に比べ、極めて複雑度の少ない処理にてＩＤＳＴを実現することができる。
【０１０２】
尚、本発明の実施形態によるＤＳＴ回路１−１，１−２、ＩＤＳＴ回路２−１，２−２、ＤＣＴ／ＤＳＴ併用回路３−１，３−２、ＩＤＣＴ／ＩＤＳＴ併用回路４−１，４−２、符号化装置５及び復号装置６のハードウェア構成としては、通常のコンピュータを使用することができる。これらは、ＣＰＵ、ＲＡＭ等の揮発性の記憶媒体、ＲＯＭ等の不揮発性の記憶媒体、及びインターフェース等を備えたコンピュータによってそれぞれ構成される。ＤＳＴ回路１−１，１−２、ＩＤＳＴ回路２−１，２−２、ＤＣＴ／ＤＳＴ併用回路３−１，３−２、ＩＤＣＴ／ＩＤＳＴ併用回路４−１，４−２、符号化装置５及び復号装置６に備えた各構成部の各機能は、これらの機能を記述したプログラムをＣＰＵに実行させることによりそれぞれ実現される。また、これらのプログラムは、磁気ディスク（フロッピー（登録商標）ディスク、ハードディスク等）、光ディスク（ＣＤ−ＲＯＭ、ＤＶＤ等）、半導体メモリ等の記憶媒体に格納して頒布することもできる。
【符号の説明】
【０１０３】
１  ＤＳＴ（離散サイン変換）回路
２  ＩＤＳＴ（逆離散サイン変換）回路
３  ＤＣＴ／ＤＳＴ（離散コサイン／サイン変換）併用回路
４  ＩＤＣＴ／ＩＤＳＴ（逆離散コサイン／サイン変換）併用回路
５，１００  符号化装置
６，２００  復号装置
１０，１３，２３，２６，３２，３５，４３，４７  反転素子
１１，１４，３３，３７  ＤＣＴ（離散コサイン変換）回路
１２，１５，２１，２４  入れ替え回路
２２，２５，４１，４４  ＩＤＣＴ（逆離散コサイン変換）回路
３１，３４，４２，４６  遅延素子
３６，４５，５２，５４，６１  切り替え回路
５１  ＤＳＴ（離散サイン変換）前処理部
５５，６２  ＩＤＳＴ（逆離散サイン変換）後処理部
１０１  前処理部
１０２  減算部
１０３  ＤＣＴ（離散コサイン変換）部
１０４  ＤＳＴ（離散サイン変換）部
１０５，１０９，２０３  切り替え部
１０６  量子化部
１０７  エントロピー符号化部
１０８，２０２  逆量子化部
１１０，２０４  ＩＤＣＴ（逆離散コサイン変換）部
１１１，２０５  ＩＤＳＴ（逆離散サイン変換）部
１１２，２０６  加算部
１１３，２０８  フレームメモリ
１１４，２０９  信号予測部
２０１  エントロピー復号部
２０７  後処理部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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