(57)【要約】【課題】信号速度および信号伝送路長の関係から、信号品質劣化を引き起こす信号伝送路長を避け、インピーダンスを調整できるようにした電子装置およびその製造方法を提供する。【解決手段】信号波形の悪化の主要因となる周波数を求め、半導体素子および伝送路のインピーダンス整合をこの周波数において取る。インピーダンスの整合は、伝送路の形状、主にその長さを調節することで行う。インピーダンス整合の観点において伝送線路の長さに認められる範囲を求めて、この条件を満たすように電子装置を設計製造する。【選択図】図２
2012079786.tif 000002
【特許請求の範囲】
【請求項１】
所定の基本周波数を有する信号を入出力部から入力または出力する電子素子と、
前記入出力部に接続された伝送路と
を具備し、
前記伝送路の形成条件は、前記入出力部における前記電子素子および前記伝送路の間のインピーダンス整合によって前記信号の波形悪化が抑制される所定の範囲の中で調整されており、
前記インピーダンス整合は、前記所定の基本周波数の整数倍の周波数を有する高周波群の中で前記信号の波形悪化の最大の要因となる主要因高周波の周波数において行われている
電子装置。
【請求項２】
請求項１に記載の電子装置において、
前記伝送路の形成条件は、
前記伝送路の長さと、
前記伝送路の断面積と、
前記伝送路の素材と
を含む
電子装置。
【請求項３】
請求項１または２に記載の電子装置において、
前記電子素子は、
半導体素子
を具備する
電子装置。
【請求項４】
請求項１または２に記載の電子装置において、
前記電子素子は、
半導体素子を一次実装したインターポーザ
を具備する
電子装置。
【請求項５】
請求項１〜４のいずれかに記載の電子装置において、
前記基本周波数もしくは伝送レートは、ギガヘルツ帯に含まれている
電子装置。
【請求項６】
所定の基本周波数を有する信号を入出力部から入力または出力する電子素子に伝送路が接続される前記入出力部において、前記所定の基本周波数の整数倍の周波数を有する高周波群の中で前記信号の波形悪化の最大の要因となる主要因高周波の周波数を求めるステップと、
前記主要因高周波の周波数における、前記入出力部における前記電子素子および前記伝送路の間のインピーダンス整合によって、前記波形悪化が抑制される前記伝送路の形成条件の範囲を算出するステップと、
前記範囲の中で前記伝送路の形成条件を調整するステップと、
前記調整の結果に基づいて、前記前記電子素子および前記伝送路を含む電子装置を製造するステップと
を具備する
電子装置の製造方法。
【請求項７】
請求項６に記載の電子装置の製造方法において、
求めるステップは、
前記入出力部において前記波形悪化が発生する周波数群を検出するステップと、
前記周波数群から、前記波形悪化の要因として影響力が最も強い周波数を、前記主要因高周波の周波数として選択するステップと
を具備する
電子装置の製造方法。
【請求項８】
請求項６または７に記載の電子装置の製造方法において、
前記調整するステップおよび前記製造するステップの間に、前記求めるステップ、前記算出するステップおよび前記調整するステップを再度繰り返すステップ
をさらに具備する
電子装置の製造方法。
【請求項９】
請求項６〜８のいずれかに記載の電子装置の製造方法において、
前記伝送路の形成条件は、
前記伝送路の長さと、
前記伝送路の断面積と、
前記伝送路の素材と
を含む
電子装置の製造方法。
【請求項１０】
請求項６〜９のいずれかに記載の電子装置の製造方法において、
前記基本周波数もしくは伝送レートは、ギガヘルツ帯に含まれている
電子装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電子装置と、この電子装置の製造方法とに係り、特に、所望の伝送特性を有する電子装置と、この電子装置の製造方法とに係る。
【背景技術】
【０００２】
半導体装置などを含む電子装置一般において、外部回路などと入出力する信号の特性を劣化させることなく、インピーダンス整合を取れるように設計することが必要とされている。電子装置のインピーダンス特性は、配線の構造や、配線の長さなどに依存する。このインピーダンス特性を制御するにあたって、電子装置の製造工程を増やすことなく、しかも容易に制御可能とする方法が望まれている。
【０００３】
特に、安価に製造可能な構造を用いた電子装置で、入出力する信号の伝送レートが速くなると、この伝送レートの値の変動に応じて電子装置のインピーダンス特性も大きく変動する。したがって、電子装置におけるインピーダンス特性の調整はより重要となる。
【０００４】
特許文献１（特開２００３−２０４０１６号公報）には、高速動作時においてもシグナルインテグリティを確保できる半導体装置、その製造方法、その半導体を実装するインターポーザ基板およびその製造方法が開示されている。また、特許文献２（特開２００９−２７６８７４号公報）には、そのような半導体装置の小型化の障害となることなく、かつ、低コストで提供可能な方法として、半導体パッケージ基板設計方法が開示されている。
【０００５】
特許文献１のインターポーザ基板には、半導体チップの出力端子との接続部と、外部接続端子との間を接続する配線とが形成されている。特許文献１によるインターポーザ基板の製造方法では、この配線中に薄膜抵抗をめっき法にて形成し、伝送線路中にダンピング抵抗を作りこみ、インピーダンス整合を図っている。
【０００６】
特許文献２（特開２００９−２７６８７４号公報）の半導体パッケージ基板設計方法では、伝送路のインピーダンスが基準値から外れている場合に、その結果生じる反射波を別の反射波で相殺することを目的とする回路設計を行う。この設計方法では、信号伝送路におけるそれぞれの構造部品の特性を緻密に制御して、基準インピーダンスからあえて意図的に乖離させる。こうすることで、信号伝送路のインピーダンスを、接続される半導体素子の入出力インピーダンスに整合させる。その結果、半導体素子と、半導体が一次実装される半導体パッケージ基板とを合わせたコンポーネントとして、端子インピーダンスが５０ｏｈｍに調整される。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００３−２０４０１６号公報
【特許文献２】特開２００９−２７６８７４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかし、特許文献１の場合には、薄膜を形成するプロセス工程が増加したり、配線が二次実装などにおけるダメージによって断線したりする欠点が生じている。
【０００９】
また、特許文献２の場合には、信号速度と信号伝送路長の組み合わせによっては、多重反射が引き起こされる場合があり、全ての信号速度または全ての信号伝送路長でインピーダンス調整を行うことは出来ない。
【課題を解決するための手段】
【００１０】
以下に、（発明を実施するための形態）で使用される番号を用いて、課題を解決するための手段を説明する。これらの番号は、（特許請求の範囲）の記載と（発明を実施するための形態）との対応関係を明らかにするために付加されたものである。ただし、それらの番号を、（特許請求の範囲）に記載されている発明の技術的範囲の解釈に用いてはならない。
【００１１】
本発明による電子装置は、所定の基本周波数を有する信号を入出力部（１３）から入力または出力する電子素子（１１）と、入出力部（１３）に接続された伝送路（１４、１６）とを具備している。ここで、伝送路（１４、１６）の形成条件は、入出力部（１３）における電子素子および伝送路（１４、１６）の間のインピーダンス整合によって信号の波形悪化が抑制される所定の範囲の中で調整されている。また、インピーダンス整合は、所定の基本周波数の整数倍の周波数を有する高周波群の中で信号の波形悪化の最大の要因となる主要因高周波の周波数において行われている。
【００１２】
本発明による電子装置の製造方法は、所定の基本周波数を有する信号を入出力部（１３）から入力または出力する電子素子（１１）に伝送路（１４、１６）が接続される入出力部において、所定の基本周波数の整数倍の周波数を有する高周波群の中で信号の波形悪化の最大の要因となる主要因高周波の周波数を求めるステップと、主要因高周波の周波数における、入出力部における電子素子（１１）および伝送路（１４、１６）の間のインピーダンス整合によって、波形悪化が抑制される伝送路（１４、１６）の形成条件の範囲を算出するステップと、範囲の中で伝送路（１４、１６）の形成条件を調整するステップと、調整の結果に基づいて、電子素子（１１）および伝送路（１４、１６）を含む電子装置を製造するステップとを具備する。
【発明の効果】
【００１３】
本発明によれば、信号速度および信号伝送路長の関係から、信号品質劣化を引き起こす信号伝送路長を避け、インピーダンスを調整できるようにした電子装置およびその製造方法が提供可能となる。
【図面の簡単な説明】
【００１４】
【図１】図１は、本発明の電子装置の構成を概略的に示す回路図である。
【図２】図２は、本発明の電子装置製造方法における工程フローを示すフローチャートである。
【図３】図３は、信号波形におけるアイパターンの一例を示す波形図である。
【図４】図４は、図１の回路図における、半導体素子の入出力インピーダンスと、半導体素子の入出力端子側から見た第１、第２の伝送路のインピーダンスとの、信号周波数に対する変化を示すスミスチャートである。
【図５】図５は、図１の回路図における半導体素子およびバッファ出力寄生容量の等価回路を示す回路図である。
【図６】図６は、図１の回路図における第１、第２の伝送路および終端抵抗の等価回路を示す回路図である。
【図７】図７は、図１の回路図における第１、第２の伝送路の長さを示す概略図である。
【図８】図８は、図１の回路図における第１、第２の伝送路の合計配線長として認められる範囲を示すグラフの一例である。
【図９】図９は、本発明の実施形態による電子装置のより具体的な構成例を示す平面図である。
【図１０】図１０は、本発明の実施形態による電子装置のより具体的な別の構成例を示す平面図である。
【発明を実施するための形態】
【００１５】
添付図面を参照して、本発明による電子装置および電子装置の製造方法を実施するための形態を以下に説明する。
【００１６】
（第１の実施形態）
本発明の実施形態による電子装置の構成について説明する。図１は、本発明の電子装置の構成を概略的に示す回路図である。図１の電子装置は、半導体素子１１と、バッファ出力寄生容量１２と、第１の接続部１３と、第１の伝送路１４と、第２の接続部１５と、第２の伝送路１６と、終端抵抗１７とを具備している。
【００１７】
ここで、第１の伝送路１４は、例えば、半導体素子１１を一次実装するＰＫＧ（ＰａｃＫａＧｅ：パッケージ）やインターポーザなどにおける伝送路である。また、第２の伝送路１６は、例えば、ＰＫＧやインターポーザを二次実装するＰＣＢ（Ｐｒｉｎｔｅｄ  Ｃｉｒｃｕｉｔ  Ｂｏａｒｄ：プリント基板）である。ただし、図１における伝送路１４、１６の総数はあくまで一例であって、本発明を限定するものではない。すなわち、本発明による電子装置における伝送路は、１本にまとまっていても良いし、３本以上に分割されていても構わない。以降、伝送路が上記の第１および第２の伝送路１４、１６に分かれている場合について説明する。
【００１８】
また、図１の例では半導体素子１１が用いられているが、これはあくまでも一例であって、本発明を限定するものではない。半導体素子１１の代わりに、伝送路に接続されて信号を入力または出力する他のいかなる電子素子を用いた場合にも、本発明は成立する。
【００１９】
半導体素子１１と、第１の接続部１３と、第１の伝送路１４と、第２の接続部１５と、第２の伝送路１６と、終端抵抗１７とは、この順番で直列に接続されている。より具体的には、半導体素子１１の入出力部は、第１の接続部１３に接続されている。第１の接続部１３は、第１の伝送路１４における一方の端部に接続されている。第１の伝送路１４における他方の端部は、第２の接続部１５に接続されている。第２の接続部１５は、第２の伝送路１６における一方の端部に接続されている。第２の伝送路１６における他方の端部は、終端抵抗１７における一方の端部に接続されている。終端抵抗１７における他方の端部は、グランドに接地されている。また、バッファ出力寄生容量１２における一方の端部は、第１の接続部１３に接続されている。バッファ出力寄生容量１２における他方の端部は、グランドに接地されている。
【００２０】
本発明の実施形態による電子装置では、第１、第２の伝送路１４、１６の形状が、以下のような設計方法に従って決定される。すなわち、半導体素子１１の入出力端子における信号波形が、反射やクロストークなどによって悪化する周波数帯域において、インピーダンス整合に近付けて波形悪化を抑制できるように、第１、第２の伝送路１４、１６の形状が決定される。
【００２１】
本発明の実施形態による電子装置製造方法は、上記の設計方法を含む。図２は、本発明の電子装置製造方法における工程フローを示すフローチャートである。図２のフローチャートは、第１〜第４のステップＳ１〜Ｓ４を具備する。第１〜第４のステップＳ１〜Ｓ４は、基本的にこの順番に実行される。
【００２２】
本発明の実施形態による電子装置製造方法は、第１のステップＳ１から始まる。第１のステップＳ１では、半導体素子１１の入出力端子における信号波形について、計算機シミュレーションまたは実測により、信号波形が悪化する主要因が、信号の基本波の何次の高調波にあるかを求める。ここでは、信号波形のアイパターンおよびスミスチャートを解析する方法を用いる場合について説明するが、これはあくまでも一例であって、本発明を限定するものではなく、他の方法を用いても構わない。
【００２３】
図３は、信号波形におけるアイパターンの一例を示す波形図である。図３の波形図からは、基本波の波形３１の他に、整数次高周波である３次高調波の波形３２および４次高調波の波形３３も読み取ることが出来る。したがって、図３の場合は、基本波の３次高調波および４次高調波が、信号波形に悪影響を及ぼしている可能性があることが分かる。ここで、読み取られた高調波の周波数が基本波の周波数の何倍であるかは、アイパターンの形状から、節から節までの長さを読み取って、基本波と高調波とで比べる、などの目視による方法で得ても良いし、測定装置を用いる機械的な方法で自動的に得ても良い。
【００２４】
図４は、図１の回路図における、半導体素子１１の入出力インピーダンスと、半導体素子１１の入出力端子側から見た第１、第２の伝送路１４、１６のインピーダンスとの、信号周波数に対する変化を示すスミスチャートである。図４のスミスチャートには、第１のインピーダンス曲線４１と、第２のインピーダンス曲線４２とが描かれている。ここで、第１のインピーダンス曲線４１は、半導体素子１１の入出力インピーダンスの信号周波数に対する変化を示している。また、第２のインピーダンス曲線４２は、半導体素子１１の入出力端子側から見た第１、第２の伝送路１４、１６のインピーダンスの信号周波数に対する変化を示している。
【００２５】
第２のインピーダンス曲線４２において、図３のアイパターンで読み取られた３次高調波および４次高調波の周波数に注目する。図４のスミスチャートでは、３次高調波の周波数を第１の点４３で表し、４次高調波の周波数を第２の点４４で表している。
【００２６】
スミスチャートでは、中心線（図４の場合は横軸）に対して線対称に位置する２つのインピーダンスは複素共役の関係にある。図４のスミスチャートの場合、第１の点４３よりも、第２の点４４の方が、第１のインピーダンス曲線４１との中心線に対する線対称の位置から遠い。これはつまり、第１の点４３よりも、第２の点４４の方が、第１のインピーダンス曲線４１との複素共役の関係から遠ざかっていることを意味している。したがって、図４の場合は、半導体素子１１の信号波形の悪化の主要因が４次高調波にあることが分かる。
【００２７】
なお、この例では信号波形の悪化の主要因が４次高調波にあることをスミスチャートの目視にて確認する方法を用いたが、これはあくまでも一例であって、本発明を限定するものではなく、例えば、測定装置を用いる機械的な方法で自動的に確認しても良い。
【００２８】
以上に説明したように、第１のステップＳ１では、半導体素子１１の入出力端における信号波形について、その悪化の主要因が信号の基本波の何倍の高調波にあるのかを求めた。第１のステップＳ１の次には、第２のステップＳ２を実行する。
【００２９】
第２のステップＳ２では、第１のステップＳ１で得られた結果に基づいて、所望の信号伝送路の条件を算出する。信号伝送路の条件には、図１の回路図における第１、第２の伝送路１４、１６の、長さ、断面積、伝導率を左右する素材、などが含まれる。ここでは、断面積や素材などを固定とした上で、第１、第２の伝送路１４、１６における合計の長さを唯一の変数として扱う例について説明する。ただし、これはあくまでも一例であって、本発明を限定するものではなく、例えば、第１、第２の伝送路１４、１６において、素材だけを固定とした上で長さおよび断面積を２つの独立変数として扱っても良い。
【００３０】
まず、図１の回路図における半導体素子１１の入出力インピーダンスＺｄを求める。図５は、図１の回路図における半導体素子１１およびバッファ出力寄生容量１２の等価回路を示す回路図である。図５の等価回路は、第１の接続部１３と、抵抗Ｒｄと、抵抗Ｒｓと、容量Ｃｓとを具備する。ここで、抵抗Ｒｄは、半導体素子１１の入出力端子におけるＤＣ（Ｄｉｒｅｃｔ  Ｃｕｒｒｅｎｔ：直流）抵抗を示す。抵抗Ｒｓは、バッファ出力寄生容量１２の寄生直列抵抗を示す。容量Ｃｓは、バッファ出力寄生容量１２の寄生容量を示す。
【００３１】
第１の接続部１３は、抵抗Ｒｄにおける一方の端部と、抵抗Ｒｓにおける一方の端部とに接続されている。抵抗Ｒｓにおける他方の端部は、容量Ｃｓにおける一方の端部に接続されている。抵抗Ｒｄにおける他方の端部と、容量Ｃｓにおける他方の端部とは、グランドに接地されている。
【００３２】
図１の回路図における半導体素子１１の入出力インピーダンスＺｄは、図５における第１の接続部１３およびグランドの間のインピーダンスに等しく、下記の（１）式で得られる。
【数１】
2012079786.tif 000003
ここで、ωは角周波数、すなわち第１のステップＳ１で得られた高周波（ここでは４次高周波）の周波数ｆおよび円周率π積の２倍（ω＝２πｆ）である。
【００３３】
次に、図１の回路図における第１、第２の伝送路１４、１６および終端抵抗１７の、半導体素子１１の入出力端子から見たインピーダンスＺ（ＰＫＧ＋ＰＣＢ）を求める。図６は、図１の回路図における第１、第２の伝送路１４、１６および終端抵抗１７の等価回路を示す回路図である。図６の回路図は、第１の接続部１３と、第１のインダクタンスＬ１と、第１の容量Ｃ１と、第２のインダクタンスＬ２と、第２の容量Ｃ２と、抵抗Ｒｒｅｆとを具備している。ここで、第１のインダクタンスＬ１は、第１の伝送路１４におけるインダクタンスを示す。第１の容量Ｃ１は、第１の伝送路１４における容量を示す。第２のインダクタンスＬ２は、第２の伝送路１６におけるインダクタンスを示す。第２の容量Ｃ２は、第２の伝送路１６における容量を示す。抵抗Ｒｒｅｆは、終端抵抗１７の抵抗を示す。
【００３４】
第１の接続部１３は、第１のインダクタンスＬ１における一方の端部に接続されている。第１のインダクタンスＬ１における他方の端部は、第１の容量Ｃ１における一方の端部と、第２のインダクタンスＬ２における一方の端部とに接続されている。第２のインダクタンスＬ２における他方の端部は、第２の容量Ｃ２における一方の端部と、抵抗Ｒｒｅｆにおける一方の端部とに接続されている。第１の容量Ｃ１における他方の端部と、第２の容量Ｃ２における他方の端部と、抵抗Ｒｒｅｆにおける他方の端部とは、グランドに接地されている。
【００３５】
図７は、図１の回路図における第１、第２の伝送路１４、１６の長さを示す概略図である。図７の概略図は、図１の回路図における第１、第２の伝送路１４、１６および第２の接続部１５にそれぞれ対応する３つの部分を具備している。第１の部分は、第１の伝送路１４に対応し、その長さはｌ１である。第２の部分は、第２の接続部１５に対応し、その長さは無視される。なお、第２の部分すなわち第２の接続部１５としては、ＰＴＨ（Ｐｌａｔｅ  Ｔｈｒｏｕｇｈ  Ｈｏｌｅ：めっきスルーホール）や、接続用の半田Ｂａｌｌ（ボール）などが一般的に用いられる。第３の部分は、第２の伝送路１６に対応し、その長さはｌ２である。第１〜第３の部分は、この順番で直列に接続されている。
【００３６】
図１の回路図における第１、第２の伝送路１４、１６および終端抵抗１７の、半導体素子１１の入出力端子から見たインピーダンスＺ（ＰＫＧ＋ＰＣＢ）は、図６における第１の接続部１３およびグランドの間のインピーダンスに等しく、下記の（２）式で得られる。
【数２】
2012079786.tif 000004
ここで、
Ｌ１＝ｌ１×Ｌ０
Ｃ１＝ｌ１×Ｃ０＋Ｃ（ＰＴＨ＋Ｂａｌｌ）１
Ｌ２＝ｌ２×Ｌ０
Ｃ２＝ｌ２×Ｃ０＋Ｃ（ＰＴＨ＋Ｂａｌｌ）２
である。ただし、Ｌ０は所定のインダクタンスを示し、Ｃ０は所定の容量を示し、Ｃ（ＰＴＨ＋Ｂａｌｌ）１およびＣ（ＰＴＨ＋Ｂａｌｌ）２は、ＰＴＨやＢａｌｌの、第１、第２の伝送路との接続部における容量をそれぞれ示している。
【００３７】
最後に、半導体素子１１の入出力インピーダンスと、半導体素子１１の入出力端子から見た第１、第２の伝送路１４、１６および終端抵抗１７のインピーダンスとが、信号波形悪化の主要因である周波数において複素共役の関係になるような、第１、第２の伝送路１４、１６の合計配線長を求める。具体的には、下記の（３）式を解く。
Ｚｄ−Ｚ（ＰＫＧ＋ＰＣＢ）＋ｊ（Ｚｄ−Ｚ（ＰＫＧ＋ＰＣＢ））≒０  …（３）
（３）式で「≒」を用いたのは、実際には、完全な複素共役の関係が得られなくても本発明は有効であり、すなわち、第１、第２の伝送路１４、１６の合計配線長にはある程度の範囲が認められる。
【００３８】
図８は、図１の回路図における第１、第２の伝送路１４、１６の合計配線長として認められる範囲を示すグラフの一例である。ここで、図８のグラフは、信号周波数が１．３３ＧＨｚである場合のジッタと、合計配線長との関係を示している。図８のグラフは、８ビットＳＳＯジッタ曲線８１、１ビットジッタ曲線８２およびクロストークジッタ曲線８３の、合計３種類のジッタを示しており、そのそれぞれにおいて、縦軸は信号のジッタ量を示し、横軸は図１の回路図における第１、第２の伝送路１４、１６の合計配線長を示している。図８の例では、横軸の中央部分に３種類のジッタが極大値となる領域があり、合計配線長の値として望ましくないことが読み取れる。反対に、横軸の両端部分には３種類のジッタが比較的平坦な値を示す領域があり、合計配線長として認められる範囲の値でことが読み取れる。合計配線長として認められる範囲とは、すなわち、信号の波形悪化が十分に抑制される範囲を意味するので、例えば、全てのジッタのそれぞれにおける極大値および極小値の中間を限度とする範囲、などのように規定しておくことが好ましい。
【００３９】
なお、本発明では、波形悪化の主要因として第１のステップＳ１で得られた１つの周波数だけに注目している。上記の例では４次高周波だけに注目しており、その他の、例えば３次高周波については、信号波形に与え得る影響は４次高周波による影響よりも十分に小さいものとして、特に考慮していない。
【００４０】
以上に説明したように、第２のステップＳ２では、第１のステップＳ１で得られた結果に基づいて、所望の信号伝送路の条件を算出した。第２のステップＳ２の次に、第３のステップＳ３を実行する。
【００４１】
第３のステップＳ３では、第２のステップＳ２で算出した条件に基づいて電子回路を設計する。具体的には、第１、第２の伝送路１４、１６を、その長さが第２のステップＳ２で認められるとされた範囲におさまるように、設計する。このとき、必要に応じて、電子装置に含まれる他の構成要素の位置関係を可能な範囲で変更しても良い。この設計は、計算機を用いて自動的に行うことが好ましい。
【００４２】
図９は、本発明の実施形態による電子装置のより具体的な構成例を示す平面図である。図９の電子装置は、ＰＫＧおよびプリント基板の集合体であって、ＰＣＢ基板１１と、第１のＰＫＧ１２と、第１の配線１３と、第２のＰＫＧ１４と、第２の配線１５とを具備している。ここで、第１のＰＫＧ１２と、第１の配線１３と、第２のＰＫＧ１４と、第２の配線１５とは、それぞれＰＣＢ基板１１の上に形成されており、また、この順番に直列に接続されている。なお、第２の配線１５は、図示されない外部の回路に接続されている。
【００４３】
図９の電子装置において、例えば、第１のＰＫＧ９２および第１の配線９３を設計するに当たって、本発明の適用が有効である。ここで、図９における第１のＰＫＧ９２が図１における半導体素子１１に対応し、図９における第１の配線９３が図１における第１、第２の伝送路１４、１６に対応する。
【００４４】
同様に、第２のＰＫＧ９４および第２の配線９５を設計するに当たっても、本発明の適用が有効である。ここで、図９における第２のＰＫＧ９４が図１における半導体素子１１に対応し、図９における第２の配線９５が図１における第１、第２の伝送路１４、１６に対応する。
【００４５】
さらに、第１のＰＫＧ９２および第１の配線９３と、第２のＰＫＧ９４および第２の配線９５との２つの組み合わせにおいて本発明をそれぞれ適用しても構わない。
【００４６】
図１０は、本発明の実施形態による電子装置のより具体的な別の構成例を示す平面図である。図１０の電子装置は、ＳｉＰ（Ｓｙｓｔｅｍ  ｉｎ  Ｐａｃｋａｇｅ）であって、ＰＫＧ１０１と、第１の半導体素子１０２と、第１の配線１０３と、第２の半導体素子１０４と、第２の配線１０５とを具備している。ここで、第１の半導体素子１０２と、第１の配線１０３と、第２の半導体素子１０４と、第２の配線１０５とは、この順番に直列に接続されている。なお、第２の配線１０５は、図示されない外部の回路に接続されている。
【００４７】
図１０の電子装置において、例えば、第１の半導体素子１０２および第１の配線１０３を設計するに当たって、本発明の適用が有効である。ここで、図１０における第１の半導体素子１０２が図１における半導体素子１１に対応し、図１０における第１の配線１０３が図１における第１、第２の伝送路１４、１６に対応する。
【００４８】
同様に、第２の半導体素子１０４および第２の配線１０５を設計するに当たっても、本発明の適用が有効である。ここで、図１０における第２の半導体素子１０４が図１における半導体素子１１に対応し、図１０における第２の配線１０５が図１における第１、第２の伝送路１４、１６に対応する。
【００４９】
さらに、第１のＰＫＧ１０２および第１の配線１９３と、第２のＰＫＧ１０４および第２の配線１０５との２つの組み合わせにおいて本発明をそれぞれ適用しても構わない。
【００５０】
上記に説明したように、第３のステップＳ３では、第２のステップＳ２で得られた結果に基づいて、電子装置の設計が行われる。第３のステップＳ３の次に、第４のステップＳ４を実行する。
【００５１】
第４のステップＳ４では、第３のステップＳ３の設計に基づいて電子回路を製造する。ここで、本発明による電子回路の製造は、第３のステップＳ３で得られた設計のとおりに行う以外に、特別な工程を必要としないことに注目されたい。
【００５２】
第４のステップＳ４が終了すると、本発明の実施形態による電子装置の製造方法も終了する。
【００５３】
以上に説明したように、本発明の電子装置およびその製造方法では、信号速度および信号伝送路の長さの関係の制御を精密に行うことで、半導体素子の入出力部と、ＰＫＧやＰＣＢなどとのインピーダンス整合を図る。その結果、高速デジタル信号の多重反射を低減し、良好な信号波形と安定した動作を得ることが出来る。基本的に、信号伝送路の長さを調整することでインピーダンス整合機能を実現しているため、余分な構造部品あるいは電子部品の付加による高速信号伝送への副作用が無い。また、余分なレイアウトスペースを必要としないために、信号密度を低下させることが無い。さらに、一般的なＰＫＧ／ＰＣＢ基板で設計できるため、本発明による設定に伴うコストの増加を低く抑えることが出来る。
【００５４】
本発明による電子装置およびその製造方法は、いかなる周波数の信号を用いる場合にも適用可能であるが、合計配線長にミリメートル級の精度が求められるギガヘルツ帯域で特に有効である。
【符号の説明】
【００５５】
１１  半導体素子
１２  バッファ出力寄生容量
１３  （第１の）接続部
１４  （第１の）伝送路
１５  （第２の）接続部
１６  （第２の）伝送路
１７  終端抵抗
２１  ＰＫＧ
２２  （第１の）半導体素子
２３  （第１の）配線
２４  （第２の）半導体素子
２５  （第２の）配線
３１  基本波の波形
３２  ３次高調波の波形
３３  ４次高調波の波形
４１  半導体素子のインピーダンス曲線
４２  伝送路のインピーダンス曲線
８１  ８ビットＳＳＯジッタ曲線
８２  １ビットジッタ曲線
８３  クロストークジッタ曲線
９１  ＰＣＢ基板
９２  （第１の）ＰＫＧ
９３  （第１の）配線
９４  （第２の）ＰＫＧ
９５  （第２の）配線
１０１  ＰＫＧ
１０２  （第１の）半導体素子
１０３  （第１の）配線
１０４  （第２の）半導体素子
１０５  （第２の）配線
Ｒｄ、Ｒｒｅｆ、Ｒｓ  抵抗
Ｃ１、Ｃ２、Ｃｓ  容量
Ｌ１、Ｌ２  インダクタンス
ｌ１、ｌ２  伝送路長
【図１】
2012079786.tif 000005
【図２】
2012079786.tif 000006
【図３】
2012079786.tif 000007
【図４】
2012079786.tif 000008
【図５】
2012079786.tif 000009
【図６】
2012079786.tif 000010
【図７】
2012079786.tif 000011
【図８】
2012079786.tif 000012
【図９】
2012079786.tif 000013
【図１０】
2012079786.tif 000014