(57)【要約】【課題】半導体集積回路内の抵抗素子の抵抗値のばらつきを抑制した半導体装置を提供する。【解決手段】半導体装置は基板を備える。第１の絶縁膜は基板上に設けられる。第１の抵抗部は第１の絶縁膜上に設けられる。境界膜は第１の抵抗部上に設けられる。第２の抵抗部は境界膜上に設けられる。第２の絶縁膜は、第２の抵抗部上に設けられている。第１の導電部および第２の導電部は、第２の絶縁膜上に設けられ、互いに絶縁されている。第１の導電部は、第２の絶縁膜および第２の抵抗部を貫通して境界膜の表面に接触する第１のコネクト部を含む。第２の導電部は、第２の絶縁膜および第２の抵抗部を貫通して境界膜の表面に接触する第２のコネクト部を含む。第１の抵抗部は、一端において第１のコネクト部を介して第１の導電部に電気的に接続され、かつ、他端において第２のコネクト部を介して第２の導電部に電気的に接続された抵抗素子である。【選択図】図１
2012204663.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に設けられた第１の絶縁膜と、
前記第１の絶縁膜上に設けられ導電体を用いた第１の抵抗部と、
前記第１の抵抗部上に設けられた境界膜と、
前記境界膜上に設けられ導電体を用いた第２の抵抗部と、
前記第２の抵抗部上に設けられた第２の絶縁膜と、
前記第２の絶縁膜上に設けられ、互いに絶縁された第１の導電部および第２の導電部とを備え、
前記第１の導電部は、前記第２の絶縁膜および前記第２の抵抗部を貫通して前記境界膜の表面に接触する第１のコネクト部を含み、
前記第２の導電部は、前記第２の絶縁膜および前記第２の抵抗部を貫通して前記境界膜の表面に接触する第２のコネクト部を含み、
前記第１の抵抗部は、前記第１のコネクト部を介して前記第１の導電部に電気的に接続され、かつ、前記第２のコネクト部を介して前記第２の導電部に電気的に接続された抵抗素子であることを特徴とする半導体装置。
【請求項２】
前記半導体基板上に設けられたゲート絶縁膜と、
前記ゲート絶縁膜上に設けられたフローティングゲートと、
前記フローティングゲート上に設けられたゲート間絶縁膜膜と、
前記ゲート間絶縁膜上に設けられたコントロールゲートとを含む複数のメモリセルをさらに備え、
前記ゲート絶縁膜は、前記第１の絶縁膜と同一層の膜を含み、
前記フローティングゲートは、前記第１の抵抗部と同一層の膜および前記第２の抵抗部と同一層の膜を含み、
前記ゲート間絶縁膜は、前記第２の絶縁膜と同一層の膜を含み、
前記コントロールゲートは、前記第１および前記第２の導電部と同一層の膜を含むことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１のコネクト部の厚みまたは深さは、前記第２のコネクト部の厚みまたは深さとほぼ等しいことを特徴とする請求項１または請求項２に記載の半導体装置。
【請求項４】
前記第１のコネクト部と前記境界膜との接触面積および前記第１のコネクト部と前記第２の抵抗部との接触面積は、それぞれ前記第２のコネクト部と前記境界膜との接触面積および前記第２のコネクト部と前記第２の抵抗部との接触面積にほぼ等しいことを特徴とする請求項１から請求項３のいずれかに記載の半導体装置。
【請求項５】
前記第１の抵抗部は、絶縁膜と導電体とを交互に重ねた積層膜であり、該積層膜のうち最上層の導電体上に前記境界膜が設けられていることを特徴とする請求項１から請求項４のいずれかに記載の半導体装置。
【請求項６】
前記フローティングゲート内の前記第１の抵抗部は、絶縁膜と導電体とを交互に重ねた積層膜であり、
前記コントロールゲートは、前記フローティングゲート内の前記積層膜の側面に前記ゲート間絶縁膜を介して対向していることを特徴とする請求項５に記載の半導体装置。
【請求項７】
半導体基板上に第１の絶縁膜を形成し、
前記第1の絶縁膜上に第１の導電体を形成し、
前記第１の導電体上に境界膜を形成し、
前記境界膜上に第２の導電体を形成し、
前記第２の導電体、前記境界膜および前記第１の導電体を加工することによって、前記第１および前記第２の導電体を用いた第１および第２の抵抗部を形成し、
前記第２の抵抗部上に第２の絶縁膜を形成し、
前記第２の絶縁膜上に第３の導電体を形成し、
前記境界膜をエッチングストッパーとして用いて前記第３の導電体、前記第２の絶縁膜および前記第２の抵抗部を加工して、前記境界膜に達する第１および第２のトレンチを形成し、
前記第１および前記第２のトレンチ内を埋め込むように第４の導電体を堆積し、
前記第４の導電体を加工して、前記第１のトレンチを埋め込む前記第４の導電体の部分を第１のコネクト部として、記第２のトレンチを埋め込む前記第４の導電体の部分を第２のコネクト部として互いに分離することを具備した半導体装置の製造方法。
【請求項８】
前記半導体装置は、前記半導体基板上に設けられたゲート絶縁膜と、前記ゲート絶縁膜上に設けられたフローティングゲートと、前記フローティングゲート上に設けられたゲート間絶縁膜と、前記ゲート間絶縁膜上に設けられたコントロールゲートとを含む複数のメモリセルを備え、
前記第２の導電体、前記境界膜および前記第１の導電体の形成後、前記第２の導電体、前記境界膜および前記第１の導電体を加工するときに、前記第１および前記第２の導電体を用いた前記フローティングゲートを形成し、
前記第２の絶縁膜は、前記ゲート間絶縁膜として前記フローティングゲート上に形成され、
前記第２の絶縁膜上に前記第３および前記第４の導電体の堆積後、該第４の導電体を加工するときに、前記第３および前記第４の導電体を用いた前記コントロールゲートを形成することを特徴とする請求項７に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
ＮＡＮＤ型ＥＥＰＲＯＭ等の半導体記憶装置は、メモリセルアレイとメモリセルアレイを駆動させる周辺回路とを備える。ＮＡＮＤ型ＥＥＰＲＯＭ等の半導体記憶装置の周辺回路には、トランジスタ、キャパシタ、および、抵抗素子等の半導体素子が組み込まれている。これらの半導体素子の中で、抵抗素子は、昇圧回路において生成される内部電圧の設定のために用いられ、あるいは、メモリ回路および周辺回路の動作タイミングを決定するクロックの単位（タイマ）を設定するために用いられる。従って、抵抗素子の抵抗値のばらつきは、内部電圧またはタイマをばらつかせる原因となり、メモリデバイスの不良に繋がる。このような問題に対処するために、抵抗素子の抵抗値のばらつきを抑制することが所望されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００６−２９４６４９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
半導体集積回路内の抵抗素子の抵抗値のばらつきを抑制した半導体装置を提供する。
【課題を解決するための手段】
【０００５】
本実施形態による半導体装置は、半導体基板を備える。第１の絶縁膜は、半導体基板上に設けられる。第１の抵抗部は、第１の絶縁膜上に設けられ導電体を用いて形成される。境界膜は、第１の抵抗部上に設けられている。第２の抵抗部は、境界膜上に設けられ導電体を用いて形成されている。第２の絶縁膜は、第２の抵抗部上に設けられている。第１の導電部および第２の導電部は、第２の絶縁膜上に設けられ、互いに絶縁されている。第１の導電部は、第２の絶縁膜および第２の抵抗部を貫通して境界膜の表面に接触する第１のコネクト部を含む。第２の導電部は、第２の絶縁膜および第２の抵抗部を貫通して境界膜の表面に接触する第２のコネクト部を含む。第１の抵抗部は、一端において第１のコネクト部を介して第１の導電部に電気的に接続され、かつ、他端において第２のコネクト部を介して第２の導電部に電気的に接続された抵抗素子である。
【図面の簡単な説明】
【０００６】
【図１】第１の実施形態に従った半導体装置の抵抗素子１の構成を示す平面図および断面図。
【図２】比較例としての抵抗素子２の構成を示す断面図。
【図３】第１の実施形態に従った半導体装置のメモリセルＭＣの構成を示す断面図。
【図４】第１のフローティングゲート３０と第２のフローティングゲート４０との境界部分の断面図。
【図５】本実施形態による半導体装置のメモリセルＭＣおよび選択トランジスタＳＴの平面図、抵抗素子１の平面図、並びに、高電圧型トランジスタＨＶＴ（または低電圧型トランジスタＬＶＴ）の平面図。
【図６】本実施形態による半導体装置の製造方法を示す断面図。
【図７】図６に続く、半導体装置の製造方法を示す断面図。
【図８】図７に続く、半導体装置の製造方法を示す断面図。
【図９】図８に続く、半導体装置の製造方法を示す断面図。
【図１０】図９に続く、半導体装置の製造方法を示す断面図。
【図１１】図１０に続く、半導体装置の製造方法を示す断面図。
【図１２】図１１に続く、半導体装置の製造方法を示す断面図。
【図１３】図１２に続く、半導体装置の製造方法を示す断面図。
【図１４】図１３に続く、半導体装置の製造方法を示す断面図。
【図１５】図１４に続く、半導体装置の製造方法を示す断面図。
【図１６】第２の実施形態に従った半導体装置の抵抗素子１の構成を示す断面図。
【図１７】第２の実施形態に従った半導体装置のメモリセルＭＣの構成を示す断面図。
【図１８】第１のフローティングゲート３０と第２のフローティングゲート４０との境界部分の断面図。
【発明を実施するための形態】
【０００７】
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。
【０００８】
（第１の実施形態）
図１（Ａ）および図１（Ｂ）は、第１の実施形態に従った半導体装置の抵抗素子１の構成を示す平面図および断面図である。図１（Ｂ）は、図１（Ａ）のＢ−Ｂ線に沿った断面図である。本実施形態による半導体装置は、特に限定はしないが、ＮＡＮＤ型ＥＥＰＲＯＭ等の半導体記憶装置でよい。この場合、抵抗素子１は、メモリセルＭＣと同じ製造工程を経て形成され得る。以下、抵抗素子１の構成について説明する。
【０００９】
本実施形態による抵抗素子１は、半導体基板としてのシリコン基板１０と、第１の絶縁膜２０と、第１の抵抗部３０と、ストッパー膜５０と、第２の抵抗部４０と、第２の絶縁膜６０と、第１の導電部７０ａと、第２の導電部７０ｂとを備えている。
【００１０】
第１の絶縁膜２０は、シリコン基板１０（アクティブエリアＡＡ）上に設けられており、例えば、シリコン酸化膜あるいはシリコン酸化膜よりも誘電率の高いｈｉｇｈ−ｋ膜を用いて形成されている。第１の抵抗部３０は、第１の絶縁膜２０上に設けられており、例えば、ドープトポリシリコン等の導電体を用いて形成されている。
【００１１】
境界膜としてのストッパー膜５０は、第１の抵抗部３０上に設けられており、例えば、シリコン酸化膜等の絶縁膜を用いて形成されている。ストッパー膜５０は、第１の抵抗部３０と第２の抵抗部４０との境界部分に設けられている。ストッパー膜５０は、第２の抵抗部４０のエッチングストッパーとして機能するように第２の抵抗部４０の材料（例えば、ドープトポリシリコン）とはエッチングレートの異なる材料を用いて形成される。さらに、ストッパー膜５０は、第１の絶縁膜２０および第２の絶縁膜６０の膜厚よりも薄く、かつ、導電部７０ａ、７０ｂが第１の抵抗部３０と電気的に接続するように薄く形成されている。即ち、ストッパー膜５０の厚みは、エッチングストッパーとして機能し、かつ、導電部７０ａ、７０ｂが第１の抵抗部３０と電気的に接続する程度である。特に限定しないが、例えば、ストッパー膜５０の厚みは５オングストロームから１０オングストロームである。
【００１２】
第２の抵抗部４０は、ストッパー膜５０上に設けられており、第１の抵抗部３０と同じ導電体を用いて形成されている。第２の絶縁膜６０は、第２の抵抗部４０上に設けられており、例えば、シリコン酸化膜あるいはシリコン酸化膜よりも誘電率の高いｈｉｇｈ−ｋ膜を用いて形成されている。第１および第２の導電部７０ａおよび７０ｂは、第２の絶縁膜６０上に設けられており、例えば、ドープトポリシリコン、シリサイド等の導電体を用いて形成されている。図１（Ｂ）に示すように、第１および第２の導電部７０ａおよび７０ｂは、ドープトポリシリコン層の上にシリサイド層を設けた積層膜を用いて形成されている。第１の導電部７０ａおよび第２の導電部７０ｂは、同一層の膜を用いて形成されているが、互いに電気的に絶縁されている。
【００１３】
第１の導電部７０ａは、第２の絶縁膜６０および第２の抵抗部４０を貫通してストッパー膜５０の表面に接触する第１のコネクト部７２ａを含む。第２の導電部７０ｂは、第２の絶縁膜６０および第２の抵抗部４０を貫通してストッパー膜５０の表面に接触する第２のコネクト部７２ｂを含む。
【００１４】
これにより、第１の抵抗部３０は、一端において第１のコネクト部７２ａを介して第１の導電部７０ａに電気的に接続され、かつ、他端において第２のコネクト部７２ｂを介して第２の導電部７０ｂに電気的に接続された抵抗として機能する。第２の抵抗部４０は、第１および第２のコネクト部７２ａ、７２ｂの側面に接しているので、第１の抵抗部３０とともに抵抗として機能する。
【００１５】
第１および第２の導電部７０ａおよび７０ｂは、層間絶縁膜ＩＬＤによって被覆されている。さらに、層間絶縁膜ＩＬＤ内に設けられたコンタクトプラグ８０ａおよび８０ｂがそれぞれ第１および第２の導電部７０ａおよび７０ｂに接続されている。
【００１６】
コンタクトプラグ８０ａと８０ｂとに電圧差を与えることによって、図１（Ｂ）に示す矢印Ａ１のように（あるいはＡ１の逆方向に）電流が流れる。これにより、図１（Ａ）および図１（Ｂ）に示す構造は、抵抗素子１として機能する。
【００１７】
尚、図１（Ａ）に示すＥＩａおよびＥＩｂは、第２の絶縁膜６０および第２の抵抗部４０をエッチングした領域であり、それぞれ第１のコネクト部７２ａおよび第２のコネクト部７２ｂが形成された領域である。第２の絶縁膜６０は、後述のＩＰＤ（Inter Poly-Si Dielectric）膜と同一層の膜を用いて形成される。従って、以下、ＥＩａおよびＥＩｂをＩＰＤエッチング領域ＥＩａおよびＥＩｂという。また、ＧＥａ、ＧＥｂは、第１の導電部７０ａと第２の導電部７０ｂとを絶縁分離するためにそれらの材料をエッチングした領域である。第１の導電部７０ａおよび第２の導電部７０ｂは、コントロールゲート７０と同一層の膜を用いて形成されている。従って、以下、ＧＥａおよびＧＥｂをＣＧエッチング領域ＧＥａおよびＧＥｂという。
【００１８】
抵抗素子１の抵抗値は、主に、コンタクトプラグ８０ａと第１の導電部７０ａとの間の接触抵抗Ｒ１、第１の導電部７０ａ(第１のコネクト部７２ａを含む）自体の抵抗Ｒ２、第１のコネクト部７２ａと第１の抵抗部３０（および第２の抵抗部４０）との間の接触抵抗Ｒ３、第１の抵抗部３０（および第２の抵抗部４０）自体の抵抗Ｒ４、第１の抵抗部３０（および第２の抵抗部４０）と第２のコネクト部７２ｂとの間の接触抵抗Ｒ５、第２の導電部７０ｂ(第２のコネクト部７２ｂを含む）自体の抵抗Ｒ６、第２の導電部７０ｂとコンタクトプラグ８０ｂとの間の接触抵抗Ｒ７によって決定される。
【００１９】
ここで、抵抗Ｒ１、Ｒ２、Ｒ６およびＲ７は、抵抗Ｒ３、Ｒ４およびＲ５に比べて非常に小さく無視できる。従って、抵抗素子１の抵抗値は、実質的に、Ｒ３＋Ｒ４＋Ｒ５である。
【００２０】
第１の抵抗部３０（または第２の抵抗部４０）自体の抵抗Ｒ４は、第１の抵抗部３０（または第２の抵抗部４０）の幅Ｗ１、第１のコネクト部７２ａと第２のコネクト部７２ｂとの間の距離（ＥＩａとＥＩｂとの間の距離）Ｌ１、第１の抵抗部３０（または第２の抵抗部４０）に含まれる不純物濃度（例えば、燐濃度）Ｃ１によって決まる。ここで、第１の抵抗部３０および第２の抵抗部４０の厚さについては、そのばらつきがＷ１、Ｌ１およびＣ１のばらつきに比べ非常に小さく無視できる。従って、抵抗Ｒ４のばらつきを押えるためには、Ｗ１、Ｌ１およびＣ１のばらつきを小さくすることによって実現される。
【００２１】
一方、第１のコネクト部７２ａと第１の抵抗部３０（または第２の抵抗部４０）との間の接触抵抗Ｒ３は、第１のコネクト部７２ａと第１の抵抗部３０（ストッパー膜５０）との接触面積、第１のコネクト部７２ａと第２の抵抗部４０との接触面積、および、ストッパー膜５０の膜厚によって決定される。第１の抵抗部３０（または第２の抵抗部４０）と第２のコネクト部７２ｂとの間の接触抵抗Ｒ５は、第２のコネクト部７２ｂと第１の抵抗部３０（ストッパー膜５０）との接触面積、第２のコネクト部７２ｂと第２の抵抗部４０との接触面積、および、ストッパー膜５０の膜厚によって決定される。
【００２２】
従って、抵抗Ｒ３およびＲ５のばらつきを抑制するためには、ストッパー膜５０の膜厚のばらつきを小さくし、かつ、コネクト部７２ａ、７２ｂと抵抗部３０、４０との接触面積のばらつきを小さくする必要がある。
【００２３】
本実施形態による半導体装置では、第１のコネクト部７２ａとストッパー膜５０との接触面積、および、第２のコネクト部７２ｂとストッパー膜５０との接触面積は、リソグラフィ技術およびエッチング技術によってほぼ等しく形成され得る。即ち、図１（Ａ）に示すＩＰＤエッチング領域ＥＩａの面積とＩＰＤエッチング領域ＥＩｂの面積とは、リソグラフィ技術およびエッチング技術によってほぼ等しく形成され得る。さらに、ストッパー膜５０の膜厚は、自然酸化膜、熱酸化膜、あるいは、堆積された絶縁膜としてほぼ等しく形成され得る。
【００２４】
さらに、本実施形態では、第１および第２のコネクト部７２ａ、７２ｂの底面は、ともにストッパー膜５０の表面に接しており、それにより、第１および第２のコネクト部７２ａ、７２ｂの深さ（または厚み）はストッパー膜５０によって決定される。ストッパー膜５０は、後述するように第２の抵抗部４０のエッチングストッパーとして機能する。ストッパー膜５０は平坦な第１の抵抗部３０上に形成されているので、第１のコネクト部７２ａの深さまた厚みは、第２のコネクト部７２ｂの深さまたは厚みとほぼ等しい。これにより、第１のコネクト部７２ａと第２の抵抗部４０との接触面積は、第２のコネクト部７２ｂと第２の抵抗部４０との接触面積にほぼ等しくなる。
【００２５】
以上から本実施形態による抵抗素子１は、ストッパー膜５０の膜厚のばらつきを小さくし、かつ、コネクト部７２ａ、７２ｂと抵抗部３０、４０との接触面積のばらつきを小さくすることができる。その結果、上記抵抗Ｒ３およびＲ５のばらつきを抑制することができるので、抵抗素子１の抵抗値のばらつきを抑制することができる。
【００２６】
図２は、比較例としての抵抗素子２の構成を示す断面図である。抵抗素子２は、ストッパー膜５０を有していない。従って、第１の抵抗部３０および第２の抵抗部４０は一体の抵抗部３５として形成されている。
【００２７】
通常、ＩＰＤエッチング領域ＥＩ領域のエッチングにおいて、ＩＰＤエッチング領域ＥＩにある第２の絶縁膜６０を完全に除去するために、エッチング量を過剰に設定する。従って、第２の絶縁膜６０が早く除去された箇所では、抵抗部３５のエッチング量が多くなる。これに対し、第２の絶縁膜６０が除去されにくい箇所では、抵抗部３５のエッチング量が少ない。その結果、ＩＰＤエッチング領域ＥＩａおよびＥＩｂにおけるトレンチの深さはばらつきやすい。従って、第１および第２のコネクト部７２ａ、７２ｂの深さ（または厚み）もばらつきやすい。第１および第２のコネクト部７２ａ、７２ｂの深さ（または厚み）がばらつくと、ＩＰＤエッチング領域ＥＩａの面積およびＩＰＤエッチング領域ＥＩｂの面積が等しく形成されたとしても、第１のコネクト部７２ａの側面と抵抗部３５との接触面積が、第２のコネクト部７２ｂの側面と抵抗部３５との接触面積と相違してしまう。上記抵抗Ｒ３およびＲ５がばらつき易く、抵抗素子１の抵抗値が半導体装置ごとにばらついてしまう。
【００２８】
これに対し、本実施形態では、上述のように、ストッパー膜５０を用いることによって抵抗Ｒ３、Ｒ５のばらつきを抑制することができる。
【００２９】
図３は、第１の実施形態に従った半導体装置のメモリセルＭＣの構成を示す断面図である。本実施形態によるメモリセルＭＣは、ゲート絶縁膜２０と、フローティングゲート３０、４０と、ゲート間絶縁膜としてのＩＰＤ膜６０と、コントロールゲート７０とを備えている。
【００３０】
ゲート絶縁膜２０は、シリコン基板１０上に設けられ、上記第１の絶縁膜２０と同一層の膜で形成されている。ゲート絶縁膜２０は、トンネル絶縁膜として機能する。フローティングゲート３０、４０は、ゲート絶縁膜２０上に設けられ、第１および第２の抵抗部３０、４０と同一層の膜で形成されている。フローティングゲート３０、４０は、二層構造となっており、ストッパー膜５０が第１のフローティングゲート３０と第２のフローティングゲート４０との間に設けられている。ＩＰＤ膜６０は、フローティングゲート３０、４０上に設けられ、第２の絶縁膜６０と同一層の膜で形成されている。コントロールゲート７０は、ＩＰＤ膜６０上に設けられ、第１および第２の導電部７０ａ、７０ｂと同一層の膜で形成されている。
【００３１】
従って、以下、第１の絶縁膜２０をゲート絶縁膜２０と呼び、第１および第２の抵抗部３０、４０をフローティングゲート３０、４０と呼び、第２の絶縁膜６０をＩＰＤ膜６０と呼び、第１および第２の導電部７０ａ、７０ｂをコントロールゲート７０と呼ぶ。
【００３２】
本実施形態によるメモリセルＭＣにおいて、フローティングゲート３０、４０は、ストッパー膜５０によって二層構造となっている。ストッパー膜５０は、上述の通り、第１のフローティングゲート３０と第２のフローティングゲート４０との間の電気的接続を妨げない程度に薄い。例えば、ストッパー膜５０には、５オングストロームから１０オングストロームの厚みを有するシリコン酸化膜を用いる。従って、第１のフローティングゲート３０および第２のフローティングゲート４０は、一体のフローティングゲート３０、４０として機能することができる。
【００３３】
また、ストッパー膜５０が第１のフローティングゲート３０と第２のフローティングゲート４０との間に設けられていることによって、図４に示すように、第１のフローティングゲート３０と第２のフローティングゲート４０との間の境界部分にくびれが形成される。これは、第１のフローティングゲート３０、ストッパー膜５０および第２のフローティングゲート４０を加工する際に、ストッパー膜５０が横方向にエッチングされるためである。図４は、第１のフローティングゲート３０と第２のフローティングゲート４０との境界部分の断面図である。第１のフローティングゲート３０と第２のフローティングゲート４０との間の境界部分にくびれがあることにより、フローティングゲート３０、４０とコントロールゲート７０との対向面積が増大し、フローティングゲート３０、４０とコントロールゲート７０とのカップリング容量が増大する。フローティングゲート３０、４０とコントロールゲート７０とのカップリング容量が増大することによって、メモリセルＭＣの制御性が向上し、データの書込みを充分に行うことができる。これは、デーダ“０”とデーダ“１”との信号差を大きくすることに繋がる。
【００３４】
図５（Ａ）は、本実施形態による半導体装置のメモリセルＭＣおよび選択トランジスタＳＴの平面図である。図５（Ｂ）は、本実施形態による半導体装置の抵抗素子１の平面図である。図５（Ｃ）は、本実施形態による半導体装置の高電圧型トランジスタＨＶＴ（または低電圧型トランジスタＬＶＴ）の平面図である。高電圧型トランジスタＨＶＴおよび低電圧型トランジスタＬＶＴは、平面図としては同じ図となるので、ここでは１つの平面図で示されている。尚、この半導体装置は、例えば、ＮＡＮＤ型ＥＥＰＲＯＭである。
【００３５】
図５（Ａ）から図５（Ｃ）に示すメモリセルＭＣ、選択トランジスタＳＴ、抵抗素子１、高電圧型トランジスタＨＶＴおよび低電圧型トランジスタＬＶＴは、同一の半導体製造プロセスを用いて同一のシリコン基板１０のアクティブエリアＡＡ上に形成される。アクティブエリアＡＡは、その周囲を素子分離領域ＳＴＩ（Shallow Trench Isolation）で囲まれている。
【００３６】
選択トランジスタＳＴは、複数のメモリセルＭＣを直列に接続したメモリセルストリングの両端に設けられており、メモリセルストリング内のメモリセルＭＣにアクセスするときに導通状態となるトランジスタである。高電圧型トランジスタＨＶＴおよび低電圧型トランジスタＬＶＴは、抵抗素子１とともにメモリセルアレイの周辺回路に用いられている。
【００３７】
図６（Ａ）から図１５（Ｂ）は、本実施形態による半導体装置の製造方法を示す断面図である。図６（Ａ）から図１５（Ｂ）は、右側からメモリセルＭＣ、選択トランジスタＳＴ、抵抗素子１、低電圧型トランジスタＬＶＴおよび高電圧型トランジスタＨＶＴの順にその断面を示している。図６から図１５における（Ａ）は、図５（Ａ）に示すカラム方向の断面図であり、図６から図１５における（Ｂ）は、ロウ方向の断面図である。図６（Ａ）に示すメモリセルＭＣ、選択トランジスタＳＴ、抵抗素子１、低電圧型トランジスタＬＶＴおよび高電圧型トランジスタＨＶＴの断面図は、それぞれ図５（Ａ）の１−１線、２−２線、図５（Ｂ）の３−３線、図５（Ｃ）の４−４線、５−５線に沿った断面に相当する。図６（Ｂ）に示すメモリセルＭＣ、選択トランジスタＳＴ、抵抗素子１、低電圧型トランジスタＬＶＴおよび高電圧型トランジスタＨＶＴの断面図は、それぞれ図５（Ａ）の６−６線、７−７線、図５（Ｂ）の８−８線、図５（Ｃ）の９−９線、１０−１０線に沿った断面に相当する。尚、図５（Ｂ）において抵抗素子１において電流の流れる方向、並びに、図５（Ｃ）において低電圧型トランジスタＬＶＴおよび高電圧型トランジスタＨＶＴにおいて電流の流れる方向（チャネル長方向）がカラム方向となっている。しかし、抵抗素子１、低電圧型トランジスタＬＶＴおよび高電圧型トランジスタＨＶＴの形成方向は、これに限定されない。従って、抵抗素子１において電流の流れる方向、並びに、低電圧型トランジスタＬＶＴおよび高電圧型トランジスタＨＶＴにおいて電流の流れる方向は、ロウ方向であってもよく、あるいは、ロウ方向およびカラム方向に対して傾斜した方向であってもよい。以下、抵抗素子１において電流の流れる方向、並びに、低電圧型トランジスタＬＶＴおよび高電圧型トランジスタＨＶＴにおいて電流の流れる方向は、便宜的にカラム方向であるものとして本実施形態による半導体装置の製造方法を説明する。
【００３８】
図６（Ａ）から図１５（Ｂ）を参照して、本実施形態による半導体装置としてＮＡＮＤ型ＥＥＰＲＯＭの製造方法を説明する。尚、熱工程、チャネルおよび拡散層の形成工程については、抵抗素子１には直接関連しないので、ここでは、それらの工程についての説明を省略する。
【００３９】
まず、図６（Ａ）および図６（Ｂ）に示すように、シリコン基板１０上にゲート絶縁膜（第１の絶縁膜）２０を形成する。メモリセルＭＣにおいてゲート絶縁膜２０はトンネル絶縁膜となり、選択トランジスタＳＴ、周辺トランジスタＬＶＴ、ＨＶＴにおいてゲート絶縁膜としての役目を果たす。
【００４０】
高電圧型トランジスタＨＶＴの形成領域では、ゲート絶縁膜２０を選択的に厚く形成する。例えば、低電圧型トランジスタＬＶＴにおけるゲート絶縁膜２０の膜厚は、約６ｎｍ〜１０ｎｍであり、高電圧型トランジスタＨＶＴにおけるゲート絶縁膜２０の膜厚は、約３０ｎｍ〜５０ｎｍである。これにより、高電圧型トランジスタＨＶＴは、低電圧型トランジスタＬＶＴの耐圧よりも高い耐圧を有する。高電圧型トランジスタＨＶＴのその他の構成および製造方法は、低電圧型トランジスタＬＶＴの構成および製造方法と同じでよい。
【００４１】
抵抗素子１においてゲート絶縁膜（第１の絶縁膜）２０の厚みは、第１の抵抗部３０とシリコン基板１０との間の電圧差に耐え得る膜厚であればよく、特に限定しない。ただし、製造プロセスの簡略化のために、第１の絶縁膜２０の厚みは、高電圧型トランジスタＨＶＴまたは低電圧型トランジスタＬＶＴのいずれかのゲート絶縁膜の厚みと等しくすることが好ましい。
【００４２】
ゲート絶縁膜２０の表面の高さを揃えるために、高電圧型トランジスタＨＶＴの形成領域のシリコン基板１０表面は、他の素子の形成領域のシリコン基板１０表面と比べ低下させている。しかし、このようにシリコン基板１０を低下させることは必ずしも必要ではない。
【００４３】
次に、ＬＰＣＶＤ（Low Pressure-Chemical Vapor Deposition）を用いて、ゲート絶縁膜２０上に第１の導電体としての第１のフローティングゲート（第１の抵抗部）３０の材料を堆積する。第１のフローティングゲート３０の材料としては、例えば、燐、砒素またはボロン等の不純物を含むドープトポリシリコンを用いる。第１のフローティングゲート３０の材料上にストッパー膜５０を形成する。さらに、ＬＰＣＶＤを用いて、ストッパー膜５０上に第２の導電体としての第２のフローティングゲート（第２の抵抗部）４０の材料を堆積する。第２のフローティングゲート４０の材料としては、例えば、燐、砒素またはボロン等の不純物を含むドープトポリシリコンを用いる。第２のフローティングゲート４０の材料は、第１のフローティングゲート３０の材料と同じでよい。これにより、図７（Ａ）および図７（Ｂ）に示す構造が得られる。
【００４４】
ここで、ストッパー膜５０は、例えば、シリコン酸化膜などの絶縁膜を用いて形成される。第１のフローティングゲート３０、ストッパー膜５０および第２のフローティングゲート４０の各材料は、一つの工程において同一チャンバ内で、成膜ガスを切り替えて連続的に成膜してもよい。代替的に、第１のフローティングゲート３０の堆積工程と第２のフローティングゲート４０の堆積工程との間において、ストッパー膜５０は、別の工程としてＬＰＣＶＤ等を用いて堆積してもよい。さらに、第１のフローティングゲート３０の堆積後、一旦、第１のフローティングゲート３０を外気に触れさせ、第１のフローティングゲート３０上にストッパー膜５０としての自然酸化膜を形成してもよい。
【００４５】
ストッパー膜５０は、後にＲＩＥ（Reactive Ion Etching）法またはＣＤＥ（Chemical Dry Etching）法を用いて第２のフローティングゲート４０をエッチングするときに、エッチングストッパーとして機能する。このために、ストッパー膜５０は、第２のフローティングゲート４０の材料（例えば、ドープトポリシリコン）に対してエッチングレートの遅い材料（例えば、シリコン酸化膜、シリコン窒化膜）を用いて形成される。ただし、シリコン窒化膜は電子をトラップする性質をもつため、トランジスタの閾値電圧の変動等を考慮すると、ストッパー膜５０の材料は、シリコン酸化膜であることが好ましい。
【００４６】
ストッパー膜５０の厚みは、エッチングストッパーとして機能しつつ、第１のフローティングゲート３０と第２のフローティングゲート４０との間の導電性を妨げない程度の膜厚とする。例えば、ストッパー膜５０の厚みは５オングストロームから１０オングストロームである。尚、ストッパー膜５０が薄すぎると、第２のフローティングゲート４０の材料のエッチングの際に、ストッパー膜５０の下の第１のフローティングゲート３０がエッチングされてしまう。逆に、ストッパー膜５０が厚すぎると、メモリセルＭＣ、選択トランジスタＳＴ、トランジスタＬＶＴ、ＨＶＬの特性を悪化させる可能性がある。
【００４７】
次に、図８（Ａ）および図８（Ｂ）に示すように、第２のフローティングゲート４０上にハードマスク５２の材料を堆積する。ハードマスク５２の材料としては、例えば、シリコン窒化膜を用いる。
【００４８】
次に、リソグラフィ技術およびＲＩＥ法を用いて、ハードマスク５２をフローティングゲート３０、４０の平面パターンに加工する。これにより、フローティングゲート３０、４０が形成される。このとき、選択トランジスタＳＴ、トランジスタＬＶＴ、ＨＶＴにおいて、ハードマスク５２は、ゲート電極のパターンに加工される。抵抗素子１において、ハードマスク５２は、第１および第２の抵抗部３０、４０のパターンに加工される。
【００４９】
また、このエッチング工程において、素子分離領域ＳＴＩに用いられるトレンチＴｒも形成される。これにより、図９（Ａ）および図９（Ｂ）に示す構造が得られる。
【００５０】
次に、素子分離領域ＳＴＩの材料をハードマスク５２上に堆積し、並びに、トレンチＴｒ内に充填する。素子分離領域ＳＴＩの材料としては、例えば、シリコン酸化膜を用いる。さらに、ＣＭＰ（Chemical Mechanical Polishing）法を用いて、ハードマスク５２の表面が露出されるまで素子分離領域ＳＴＩの材料を研磨する。これにより、図１０（Ａ）および図１０（Ｂ）に示す構造が得られる。
【００５１】
次に、リソグラフィ技術およびＲＩＥ法を用いて、メモリセルＭＣおよび選択トランジスタＳＴの領域にある素子分離領域ＳＴＩの上部を選択的にエッチングする。このとき、素子分離領域ＳＴＩは、その上面がゲート絶縁膜２０よりも高く、かつ、ストッパー膜５０よりも低くなるようにエッチングされる。これにより、図１１（Ａ）および図１１（Ｂ）に示す構造が得られる。なお、この際メモリセルＭＣおよび選択トランジスタＳＴの領域にあるストッパー膜５０は、図４における説明の通り、素子分離領域ＳＴＩのエッチングと共にトレンチＴｒに露出されている部分を起点としてサイドエッチが進む。
【００５２】
次に、図１２（Ａ）および図１２（Ｂ）に示すように、ＬＰＣＶＤ法等を用いて、フローティングゲート３０、４０の表面および側面上、並びに、素子分離領域ＳＴＩ上にＩＰＤ膜（第２の絶縁膜）６０を堆積する。このとき、ＩＰＤ膜６０は、互いに隣接する複数のメモリセルＭＣ間の間隙を埋め込まない程度の厚みで堆積される。つまり、ＩＰＤ膜６０の厚みは、隣接するメモリセルＭＣ間の間隔の２分の１未満である。ＩＰＤ膜６０としては、特に限定しないが、例えば、シリコン酸化膜−シリコン窒化膜−シリコン酸化膜の積層膜(ＯＮＯ膜)、あるいは、ＯＮＯ膜の上およびＯＮＯ膜の下にシリコン窒化膜を加えたＮＯＮＯＮ膜等を用いる。
【００５３】
次に、図１３（Ａ）および図１３（Ｂ）に示すように、ＬＰＣＶＤ法等を用いて、ＩＰＤ膜６０上にコントロールゲート７０の第１の材料（第３の導電体）を堆積する。コントロールゲート７０の第１材料としては、例えば、燐、砒素またはボロン等の不純物を含むドープトポリシリコン、あるいは、不純物を含まないシリコン膜を用いる。ただし、コントロールゲート７０の材料として不純物を含まないシリコン膜を用いた場合、後の工程で不純物注入またはシリサイド化等によって、コントロールゲート７０の材料を導電性にする必要がある。
【００５４】
次に、図１４（Ａ）および図１４（Ｂ）に示すように、リソグラフィ技術およびＲＩＥ法またはＣＤＥ法を用いて、ＩＰＤエッチング領域ＥＩにあるコントロールゲート７０、ＩＰＤ膜６０および第２のフローティングゲート４０をエッチングする。このとき、上述のようにストッパー膜５０がエッチングストッパーとして機能する。
【００５５】
ＩＰＤエッチング領域ＥＩのエッチングは、選択トランジスタＳＴ、周辺トランジスタＬＶＴ、ＨＶＴにおいて、コントロールゲート７０とフローティングゲート３０、４０とを電気的に短絡させ、これらを１つのゲート電極として機能させるために行われる。また、ＩＰＤエッチング領域ＥＩのエッチングは、抵抗素子１の両端にコネクト部７２ａ、７２ｂ(図１（Ｂ）参照）を形成するために行われる。勿論、メモリセルＭＣでは、ＩＰＤ膜６０は除去されない。
【００５６】
例えば、ストッパー膜５０がシリコン酸化膜であり、コントロールゲート７０およびフローティングゲート３０、４０がドープトポリシリコンであり、ＩＰＤ膜６０がシリコン酸化膜とシリコン窒化膜とからなる積層膜であるとする。この場合、まず、シリコン酸化膜、シリコン窒化膜およびシリコンの全部をエッチングする条件を用いて、コントロールゲート７０およびＩＰＤ膜６０をエッチングする。次に、ＩＰＤ膜６０が全て除去されたタイミングで、シリコンを選択的にエッチングし、シリコン酸化膜をエッチングし難いエッチング条件に変更する。これにより、ストッパー膜５０上の第２のフローティングゲート４０を除去することができる。このように、ストッパー膜５０は、第２のフローティングゲート４０のエッチング時にエッチングストッパーとして機能する。これにより、ストッパー膜５０の表面を底面とするトレンチＴｒ２が形成される。トレンチＴｒ２は、図５（Ｂ）のＩＰＤエッチング領域ＥＩａおよびＥＩｂにおいて形成される。ストッパー膜５０が設けられていることによって、図１４（Ｂ）に示すように、ＩＰＤエッチング領域ＥＩにおけるフローティングゲート４０のエッチングの深さ（トレンチＴｒ２の深さ）は、ストッパー膜５０の表面において揃う。即ち、トレンチＴｒ２の深さのばらつきを抑制することができる。
【００５７】
図５（Ｂ）のＩＰＤエッチング領域ＥＩａおよびＥＩｂに形成されたトレンチＴｒ２をそれぞれ第１のトレンチＴｒａおよび第２のトレンチＴｒｂとする。
【００５８】
次に、図１５（Ａ）および図１５（Ｂ）に示すように、さらに、コントロールゲート７０の第２の材料（第４の導電体）をトレンチＴｒ２内に堆積し、その表面を平坦化する。コントロールゲート７０の第２の材料としては、例えば、ドープトポリシリコン、タングステン等の金属を用いる。尚、コントロールゲート７０の第２の材料としてドープトポリシリコンを用いた場合、コントロールゲート７０の全体の抵抗を低下させるために、そのドープトポリシリコンの少なくとも一部をシリサイド化することが好ましい。このコントロールゲート７０の第２の材料によって、抵抗素子１では、導電部７０ａ、７０ｂが抵抗部３０、４０に電気的に接続される。選択トランジスタＳＴおよび周辺トランジスタＬＶＴ、ＨＶＴでは、コントロールゲート７０がフローティングゲート３０、４０と電気的に接続され、一体のゲート電極として形成される。
【００５９】
その後、リソグラフィ技術およびＲＩＥ法等を用いて、コントロールゲート７０の材料を加工する。これにより、図５（Ａ）に示すようなコントロールゲート７０が形成される。
【００６０】
このとき、図５（Ｂ）に示すように、ＣＧエッチング領域ＧＥａおよびＧＥｂにおけるコントロールゲート７０の材料も除去される。第１のトレンチＴｒａを埋め込むコントロールゲート７０の部分は第１のコネクト部７２ａとして用いられ、第２のトレンチＴｒｂを埋め込むコントロールゲート７０の部分は第２のコネクト部７２ｂとして用いられる。そして、これらのコントロールゲート７０の部分は互いに電気的に分離されている。
【００６１】
その後、層間絶縁膜ＩＬＤおよびコンタクトプラグ８０ａ、８０ｂ、配線（図示せず）等が形成されることによって、本実施形態によるＮＡＮＤ型ＥＥＰＲＯＭが完成する。
【００６２】
このように、本実施形態によれば、抵抗素子１は、メモリセルＭＣ、選択トランジスタＳＴ、トランジスタＬＴＶ、ＨＶＴと共通の材料を用いて、共通の製造プロセスで製造することができる。これは、本実施形態による半導体装置の製造コストの低減に繋がる。
【００６３】
また、抵抗素子１において、第１および第２の抵抗部３０および４０は、メモリセルＭＣにおけるフローティングゲート３０、４０と同じ層の膜で形成されている。この理由を以下に述べる。
【００６４】
通常、コントロールゲートまたはメタル配線は、フローティングゲートと比べて、抵抗値が桁違いに小さい。例えば、フローティングゲートのシート抵抗が、数１００ohm/squareであるのに対し、コントロールゲートのシート抵抗は、約１０ohm/square以下であり、メタル配線のシート抵抗は、数ohm/squareである。フローティングゲートには、燐をドープしたドープトポリシリコンを用いるのに対し、コントロールゲートあるいはメタル配線には、回路の動作速度を高速にするために、低抵抗のシリサイドや金属（タングステンや銅等）が用いられているからである。従って、コントロールゲート７０あるいはメタル配線を用いて所望の抵抗値を有する抵抗素子１を形成しようとすると、抵抗素子１のレイアウト面積が大きくなってしまう。これに対し、フローティングゲート３０、４０を用いれば、抵抗素子１のレイアウト面積を比較的小さくすることができる。このような理由から第１および第２の抵抗部３０および４０は、フローティングゲート３０、４０と同じ層の膜で形成されている。
【００６５】
以上の製造工程において、リソグラフィ技術の限界を超える微細な素子を形成するために、側壁をマスクとして用いた側壁マスク加工技術が用いられることがある。本実施形態による製造方法において、リソグラフィ技術に代えて、この側壁マスク加工技術を用いてもよい。
【００６６】
（第２の実施形態）
図１６は、第２の実施形態に従った半導体装置の抵抗素子１の構成を示す断面図である。第２の実施形態においては、第１の抵抗部３０が、絶縁膜３３と導電体３２，３４とを交互に重ねた積層膜であり、積層膜のうち最上層の導電体３４上にストッパー膜５０が設けられている。即ち、第１の実施形態では抵抗部３０、４０は二層構造の積層膜であったが、第２の実施形態で抵抗部３０、４０は三層構造の積層膜である。
【００６７】
導電体３２，３４は、上記第１の抵抗部３０の材料を用いて形成され得る。尚、導電体３２の材料は、導電体３４の材料と相違してもよい。絶縁膜３３は、特に限定しないが、ストッパー膜５０と同じ材料を用いて形成してよい。
【００６８】
第２の実施形態による抵抗素子１のその他の構成は、第１の実施形態による抵抗素子１における対応する構成と同様でよい。
【００６９】
抵抗部３０、４０が三層構造の積層膜であることに伴い、メモリセルＭＣのフローティングゲート３０、４０も三層構造の積層膜となる。
【００７０】
図１７は、第２の実施形態に従った半導体装置のメモリセルＭＣの構成を示す断面図である。図１８は、第１のフローティングゲート３０と第２のフローティングゲート４０との境界部分の断面図である。
【００７１】
メモリセルＭＣにおいて、第１のフローティングゲート（第１の抵抗部）３０も、絶縁膜３３と導電体３２、３４とを交互に重ねた積層膜である。そして、コントロールゲート７０は、図１８に示すように第１のフローティングゲート３０内の積層膜の側面にＩＰＤ膜６０を介して対向している。
【００７２】
図４を参照して説明した通り、フローティングゲート３０、４０の側面にくびれがあることにより、フローティングゲート３０、４０とコントロールゲート７０とのカップリング容量が増大する。
【００７３】
第２の実施形態のように、フローティングゲート３０、４０においてフローティングゲートの材料と絶縁膜との積層数を増大させることによって、フローティングゲート３０、４０の側面にくびれの数を増大させることができる。これにより、フローティングゲート３０、４０とコントロールゲート７０との対向面積をさらに増大させることができる。その結果、フローティングゲート３０、４０とコントロールゲート７０とのカップリング容量をさらに増大させ、メモリセルＭＣの制御性をさらに向上させることができる。
【００７４】
第２の実施形態もストッパー膜５０を有するので、第２の実施形態はさらに第１の実施形態と同様の効果をも得ることができる。
【００７５】
さらに、第１のフローティングゲート（第１の抵抗部）３０内において、絶縁膜と導電体との積層数を４層以上にさらに増大させてもよい。これにより、フローティングゲート３０、４０とコントロールゲート７０とのカップリング容量をさらに増大させることができる。
【００７６】
尚、第２のフローティングゲート４０を絶縁膜と導電体との積層膜にした場合、最上層の絶縁膜がストッパー膜５０として機能する。このため、第２のフローティングゲート４０を積層膜にした形態は、実質的に第１のフローティングゲート３０を積層膜にした形態と同じである。
【符号の説明】
【００７７】
１・・・抵抗素子、１０・・・シリコン基板、ＡＡ・・・アクティブエリア、２０・・・第１の絶縁膜（トンネル絶縁膜、ゲート絶縁膜）、３０・・・第１の抵抗部（フローティングゲート、ゲート電極）、５０・・・ストッパー膜、４０・・・第２の抵抗部（フローティングゲート、ゲート電極）、６０・・・第２の絶縁膜（ＩＰＤ膜）、７０ａ・・・第１の導電部（コントロールゲート、ゲート電極）、７０ｂ・・・第２の導電部（コントロールゲート、ゲート電極）、７２ａ・・・第１のコネクト部、７２ｂ・・・第２のコネクト部、８０ａ、８０ｂ・・・コンタクトプラグ、ＩＬＤ・・・層間絶縁膜、ＭＣ・・・メモリセル、ＬＶＴ・・・低電圧型トランジスタ、ＨＶＴ・・・高電圧型トランジスタ、ＥＩ・・・ＩＰＤエッチング領域、ＧＥ・・・ＣＧエッチング領域、３３・・・絶縁膜、３２，３４・・・導電体
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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