(57)【要約】【課題】通信回路に供給されるシステムクロックの異常検出の確実性を高めることができる通信装置を提供する。【解決手段】ＣＭＯＳ回路を有するシステムクロック生成回路３は、周波数ｆ１を持つシステムクロックＳＣＫを生成する。ＣＭＯＳ回路を有する監視クロック生成回路４は、周波数ｆ１より低い周波数ｆ２を持つ監視クロックＷＣＫを生成する。通信制御回路５は、システムクロックＳＣＫの供給を受けて動作し、バス通信線２を通じて外部機器との通信を行う。クロック監視回路７は、システムクロックＳＣＫの周波数と監視クロックＷＣＫの周波数との相対関係を監視する。クロック監視回路７は、その相対関係が変化するとシステムクロックＳＣＫが異常であると判断し、異常検出信号Ｓａを出力する。通信Ｉ／Ｆ回路６は、異常検出信号Ｓａが出力されるとバス通信線２を開放する。【選択図】図１
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【特許請求の範囲】
【請求項１】
１つの半導体チップに形成された通信装置であって、
ＣＭＯＳ回路を有し、第１の周波数を持つシステムクロックを生成するシステムクロック生成回路と、
ＣＭＯＳ回路を有し、前記第１の周波数より低い第２の周波数を持つ監視クロックを生成する監視クロック生成回路と、
前記システムクロックの供給を受けて動作し、バス通信線を通じて外部機器との通信を行う通信回路と、
前記システムクロックの周波数と前記監視クロックの周波数との相対関係を監視し、その相対関係が変化すると前記システムクロックが異常であると判断するクロック監視回路と、
を備え、
前記クロック監視回路は、前記システムクロックが異常であると判断すると、前記バス通信線を開放することを特徴とする通信装置。
【請求項２】
前記システムクロックを前記第２の周波数よりも低い第３の周波数となるように分周し、その分周した分周システムクロックを出力するシステムクロック分周回路を備え、
前記クロック監視回路は、
前記分周システムクロックを入力し、前記分周システムクロックの１周期毎に周期検出信号を出力する周期検出部と、
前記監視クロックをクロックとして、前記分周システムクロックの１周期よりも長い期間に相当する最終値までのカウント動作を行うものであって、前記周期検出信号が出力されるとカウント値をリセットするカウンタ部と、
を備え、
前記カウンタ部によるカウント値が前記最終値に達することにより、前記システムクロックが遅くなる異常であると判断することを特徴とする請求項１に記載の通信装置。
【請求項３】
前記監視クロックを分周し、その分周した分周監視クロックを出力する監視クロック分周回路を備え、
前記クロック監視回路は、
前記分周監視クロックを入力し、前記分周監視クロックの１周期毎に周期検出信号を出力する周期検出部と、
前記システムクロックをクロックとして、前記分周監視クロックの１周期よりも長い期間に相当する最終値までのカウント動作を行うものであって、前記周期検出信号が出力されるとカウント値をリセットするカウンタ部と、
を備え、
前記カウンタ部によるカウント値が前記最終値に達することにより、前記システムクロックが早くなる異常であると判断することを特徴とする請求項１または２に記載の通信装置。
【請求項４】
前記システムクロック生成回路および前記監視クロック生成回路は、前記半導体チップ上において互いに近接して配置されていることを特徴とする請求項１〜３のいずれか一つに記載の通信装置。
【請求項５】
前記システムクロック生成回路および前記監視クロック生成回路は、ＣＲ発振回路を備えた構成であることを特徴とする請求項１〜４のいずれか一つに記載の通信装置。
【請求項６】
請求項５に記載の通信装置を製造する方法であって、
前記システムクロック生成回路のＣＲ発振回路が備える抵抗をトリミング抵抗として形成する工程と、
前記監視クロック生成回路のＣＲ発振回路が備える抵抗をノントリミング抵抗として形成する工程と、
前記トリミング抵抗をトリミングすることにより、その抵抗値の調整を行う工程と、
を有することを特徴とする通信装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、システムクロックを生成するシステムクロック生成回路と、システムクロックの供給を受けて動作し、バス通信線を通じて外部機器との通信を行う通信回路とを備え、１つの半導体チップに形成された通信装置および通信装置の製造方法に関する。
【背景技術】
【０００２】
例えば、外部機器との通信を行う通信装置において、ＣＰＵなどから構成される通信回路は、所定のクロックの供給を受けて動作する。このような構成において、クロックの異常などが原因で通信回路が誤動作すると、その通信動作に不具合が生じる可能性があるため、異常を監視する監視回路が設けられる。例えば、特許文献１には、外部から供給されるシステムクロック信号に基づいてＣＰＵ内部で任意の周波数を持つベースクロック信号を生成する構成において、システムクロック信号とベースクロック信号とを比較することでＣＰＵの異常監視を実現する技術が開示されている。また、特許文献２には、内蔵発振回路により生成される監視用の発振信号に基づいて、外部発振子を用いて生成されるメインクロック信号を監視する技術が開示されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００９−２６５７１１号公報
【特許文献２】特開２００５−２１５９８１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
特許文献１記載の技術は、システムクロック信号およびシステムクロック信号に基づいて生成されるベースクロック信号を用いて、すなわち１系統のクロック信号を用いてＣＰＵの誤動作を検出するものである。このため、システムクロック信号自体が異常である場合には、その異常を検出することができない。一方、特許文献２記載の技術では、２系統の別々のクロック信号を用いるため、メインクロック信号のみが異常であれば、その異常を検出することができる。しかし、メインクロック信号に異常が生じた時点において、監視用の発振信号にも異常が生じていた場合には異常検出ができなくなるという問題がある。このように、上記各従来技術においては、異常検出の確実性という面で改善の余地があった。
【０００５】
本発明は上記事情に鑑みてなされたものであり、その目的は、通信回路に供給されるシステムクロックの異常検出の確実性を高めることができる通信装置および通信装置の製造方法を提供することにある。
【課題を解決するための手段】
【０００６】
請求項１に記載の手段によれば、１つの半導体チップに形成されたシステムクロック生成回路、監視クロック生成回路、通信回路およびクロック監視回路を備えている。システムクロック生成回路は、第１の周波数を持つシステムクロックを生成する。通信回路は、そのシステムクロックの供給を受けて動作し、バス通信線を通じて外部機器との通信を行う。監視クロック生成回路は、第１の周波数より低い第２の周波数を持つ監視クロックを生成する。システムクロック生成回路および監視クロック生成回路がいずれも正常に動作している場合、システムクロックの周波数と監視クロックの周波数との相対関係は変化しない。なお、この相対関係が変化しないという表現は、相対関係が完全に変化しないものだけでなく、システムクロックおよび監視クロックの温度などに起因する仕様範囲内の変動や誤差などが原因で相対関係が多少変化するものも含む。
【０００７】
これに対し、システムクロック生成回路が故障し、正常に動作できなくなると、出力されるシステムクロックの周波数は正常な値（第１の周波数）から大きく外れたものとなる。例えば、システムクロックが完全に停止したり（周波数＝ゼロ）、システムクロックの周波数が異常に低く（第２の周波数よりも低く）なったり、システムクロックの周波数が異常に高くなったりする。このため、システムクロックの周波数と監視クロックの周波数との相対関係が変化する。システムクロックに異常が生じると、そのシステムクロックの供給を受けて動作する通信回路により行われる通信動作の信頼性が損なわれる事態の発生が懸念される。
【０００８】
そこで、クロック監視回路は、システムクロックの周波数と監視クロックの周波数との相対関係を監視し、その相対関係が変化する（崩れる）ことにより、システムクロックが異常であると判断する。クロック監視回路は、システムクロックが異常であると判断すると、バス通信線を開放する。すなわち、クロック監視回路は、通信回路とバス通信線との間をハイインピーダンス状態にする。このため、システムクロックの異常に伴い、通信回路が正常に動作できなくなったとしても、バス通信線を通じて接続される外部機器の通信動作に悪影響を及ぼすことがなくなる。つまり、システムクロックの異常が生じた場合であっても、バス通信線を通じて行われる通信動作の信頼性を確保することができる。
【０００９】
上記したとおり、本手段によれば、システムクロック生成回路が故障した際、監視クロック生成回路が正常に動作していれば、システムクロックの異常を検出することが可能である。しかし、本手段では、システムクロック生成回路が故障した際に、監視クロック生成回路も故障していた場合には、システムクロックの異常を検出できない可能性がある。このため、本手段では、監視クロック生成回路がシステムクロック生成回路より先に故障する確率を以下のようにして極力低くしている。
【００１０】
すなわち、システムクロックの第１の周波数は、監視クロックの第２の周波数よりも高く設定されている。また、システムクロック生成回路および監視クロック生成回路は、いずれもＣＭＯＳ回路を備えている。一般に、ＣＭＯＳ回路を有するクロック生成回路の故障率は、生成するクロックの周波数に依存し、周波数が高くなるほど故障率も高くなる。なぜなら、ホットキャリアによる劣化がＣＭＯＳ回路を構成するＭＯＳＦＥＴの貫通電流により引き起こされるためである。このようなことから、システムクロック生成回路の故障率は、監視クロック生成回路の故障率よりも高くなる。従って、本手段によれば、監視クロック生成回路がシステムクロック生成回路よりも先に故障する可能性は低い。このため、上記したクロック監視回路の動作により、システムクロックの異常を確実に検出することができる。
【００１１】
請求項２に記載の手段によれば、システムクロックを第２の周波数よりも低い第３の周波数となるように分周するシステムクロック分周回路を備えている。クロック監視回路は、周期検出部およびカウンタ部を備えている。周期検出部は、分周システムクロックを入力し、分周システムクロックの１周期毎に周期検出信号を出力する。カウンタ部は、監視クロックをクロックとして最終値までのカウント動作を行うものである。カウンタ部が最終値までのカウント動作を行う期間は、分周システムクロックの１周期よりも長くなっている。ただし、カウンタ部は、周期検出部から周期検出信号が出力されると、そのカウント値をリセットする。
【００１２】
このような構成によれば、システムクロック生成回路が正常に動作している場合には、カウンタ部のカウント値が最終値に達するまでに必ずリセットされるため、カウンタ部が最終値までカウント動作を行うことはない。これに対し、システムクロック生成回路が故障し、システムクロックが停止されたり、システムクロックの周波数が正常な値（第１の周波数）より低い値になったりすることで、分周システムクロックの１周期が、カウンタ部が最終値までカウント動作を行う期間よりも長くなると、周期検出部から周期検出信号が出力される前に、カウンタ部が最終値までカウント動作を行うことになる。クロック監視回路は、カウンタ部によるカウント値が最終値に達したことにより、システムクロックが遅くなる異常、つまりシステムクロックの周波数が低下する異常であると判断する。
【００１３】
このようにしてシステムクロックの異常が検出されるため、システムクロック生成回路が故障した場合であってもバス通信線を通じて行われる通信動作の信頼性を確保することができる。また、本手段によれば、システムクロックおよび監視クロックの周波数の値だけでなく、システムクロック分周回路の分周比およびカウンタ部の最終値の設定に応じて、クロック監視回路によるシステムクロックの異常判断のしきい値を設定することが可能である。このため、クロック監視回路の設計の自由度を高めることができる。
【００１４】
請求項３に記載の手段によれば、監視クロックを分周する監視クロック分周回路を備えている。クロック監視回路は、周期検出部およびカウンタ部を備えている。周期検出部は、分周監視クロックを入力し、分周監視クロックの１周期毎に周期検出信号を出力する。カウンタ部は、システムクロックをクロックとして最終値までのカウント動作を行うものである。カウンタ部が最終値までのカウント動作を行う期間は、分周監視クロックの１周期よりも長くなっている。ただし、カウンタ部は、周期検出部から周期検出信号が出力されると、そのカウント値をリセットする。
【００１５】
このような構成によれば、システムクロック生成回路が正常に動作している場合には、カウンタ部のカウント値が最終値に達するまでに必ずリセットされるため、カウンタ部が最終値までカウント動作を行うことはない。これに対し、システムクロック生成回路が故障し、システムクロックの周波数が正常な値（第１の周波数）より高い値になることで、カウンタ部が最終値までカウント動作を行う期間が分周監視クロックの１周期よりも短くなると、周期検出部から周期検出信号が出力される前に、カウンタ部が最終値までカウント動作を行うことになる。クロック監視回路は、カウンタ部によるカウント値が最終値に達したことにより、システムクロックが早くなる異常、つまりシステムクロックの周波数が上昇する異常であると判断する。
【００１６】
このようにしてシステムクロックの異常が検出されるため、システムクロック生成回路が故障した場合であってもバス通信線を通じて行われる通信動作の信頼性を確保することができる。また、本手段によれば、システムクロックおよび監視クロックの周波数の値だけでなく、監視クロック分周回路の分周比およびカウンタ部の最終値の設定に応じて、クロック監視回路によるシステムクロックの異常判断のしきい値を設定することが可能である。このため、クロック監視回路の設計の自由度を高めることができる。
【００１７】
請求項４に記載の手段によれば、システムクロック生成回路および監視クロック生成回路は、半導体チップ上において互いに近接して配置されている。このような構成により、システムクロック生成回路および監視クロック生成回路は、同一の半導体チップ上に配置される発熱量の多い素子（例えば、電源回路を構成するスイッチング素子など）からの距離が同じくらいになる。このため、システムクロック生成回路および監視クロック生成回路は、このような配置環境に依存する熱が原因での故障の発生率（故障率）が同等になる。
【００１８】
システムクロック生成回路および監視クロック生成回路の主たる故障要因は、上記した配置環境依存のものと、前述した周波数依存のもの（貫通電流によるもの）とが考えられる。本手段の各クロック生成回路は、その主たる故障要因のうち、配置環境依存の故障に関しての故障率はほぼ均一になる。その結果、周波数依存の故障率の違いが、そのまま各クロック回路の全体の故障率の違いとして表れることになる。このため、本手段によれば、監視クロック生成回路の故障率を、システムクロック生成回路の故障率よりも確実に低く抑えることが可能となる。従って、クロック監視回路の動作により、システムクロックの異常を一層確実に検出することができる。
【００１９】
請求項５に記載の手段によれば、システムクロック生成回路および監視クロック生成回路は、いずれもＣＲ発振回路を備えた構成である。ＣＲ発振回路は、発振回路の中では回路構成が比較的簡単である。このため、各クロック生成回路の故障率を比較的低く抑えられる上、製造コストを低減することが可能となる。従って、システムクロックの異常が発生する確率自体を低減することが可能となり、システムクロックの異常に伴い通信動作の信頼性を損なう事態が発生する可能性を一層低減することができる。
【００２０】
また、一般に、ＣＲ発振回路は、その全ての構成素子を半導体チップ上に形成することが可能である。従って、各クロック生成回路は、１つの半導体チップからなる通信装置に完全に内蔵することができる。このため、例えば、車載用途など使用環境が厳しく、外付け部品（クロック生成回路を構成するための水晶発振子など）を設けることが困難な場合でも、本手段の構成を採用することができる。このように、本手段の通信装置は、使用環境に依存することなく、例えば車載機器、民生機器、産業機器など種々の用途に用いることが可能であるため、その適用範囲が広がるという効果が得られる。
【００２１】
請求項６に記載の手段によれば、請求項５に記載の通信装置を製造する方法であり、システムクロック生成回路のＣＲ発振回路が備える抵抗をトリミング抵抗として形成する工程と、監視クロック生成回路のＣＲ発振回路が備える抵抗をノントリミング抵抗として形成する工程と、トリミング抵抗をトリミングすることにより、その抵抗値の調整を行う工程とを有している。
【００２２】
このような製造方法によれば、システムクロック生成回路のＣＲ発振回路が備える抵抗の抵抗値を調整することができる。従って、システムクロック生成回路が生成するシステムクロックの周波数を、高い精度でもって第１の周波数に合わせることが可能となる。つまり、システムクロック生成回路は、出力するクロックの周波数精度が高いクロック生成回路として構成される。一方、監視クロック生成回路のＣＲ発振回路が備える抵抗は、その抵抗値を調整することができない。従って、監視クロック生成回路が生成する監視クロックの周波数の精度は、システムクロック生成回路が生成するシステムクロックの周波数の精度に比べて低くなる。このようにすると、システムクロックの異常検出の精度が若干低下するものの、本来的に高い精度が要求されるシステムクロックの周波数精度を高くしつつ、監視クロック生成回路のＣＲ発振回路にノントリミング抵抗を採用した分だけ、製造コストを低減することができる。
【図面の簡単な説明】
【００２３】
【図１】本発明の第１の実施形態を示す通信装置の電気的構成図
【図２】システムクロック生成回路の構成図
【図３】監視クロック生成回路の構成図
【図４】クロック監視回路の構成図
【図５】各クロック生成回路の一配置例を示す図
【図６】各クロック生成回路の他の配置例を示す図
【図７】本発明の第２の実施形態を示す図４相当図
【図８】本発明の第３の実施形態を示す図４相当図
【図９】本発明の第４の実施形態を示す図４相当図
【図１０】クロック生成回路の一変形例を示す図
【図１１】クロック生成回路の他の変形例を示す図
【発明を実施するための形態】
【００２４】
（第１の実施形態）
以下、本発明の第１の実施形態について図１〜図６を参照しながら説明する。
図１は、通信装置の電気的構成を機能ブロックにより表している。図１に示す通信装置１は、バス通信線２を介して外部機器（図示せず）と通信を行う。また、このバス通信線２は、図示しない外部機器同士で通信が行われる際にも用いられる。通信装置１は、システムクロック生成回路３、監視クロック生成回路４、通信制御回路５、通信Ｉ／Ｆ回路６およびクロック監視回路７を備えている。通信装置１が備える各回路は、１つの半導体チップ上に形成されている。すなわち、通信装置１は、１チップの半導体集積回路装置（ＩＣ）として構成されている。
【００２５】
システムクロック生成回路３は、周波数ｆ１（第１の周波数に相当）を持つシステムクロックＳＣＫを生成する。システムクロック生成回路３から出力されるシステムクロックＳＣＫは、通信制御回路５およびクロック監視回路７に与えられる。通信制御回路５は、システムクロックＳＣＫの供給を受けて動作する。システムクロックＳＣＫの周波数ｆ１は、通信制御回路５の入力クロック仕様に応じた値に設定されている。
【００２６】
監視クロック生成回路４は、周波数ｆ２（第２の周波数に相当）を持つ監視クロックＷＣＫを生成する。監視クロック生成回路４から出力される監視クロックＷＣＫは、クロック監視回路７に与えられる。監視クロックＷＣＫの周波数ｆ２は、下記（１）式の関係を満たす範囲内に設定されている。
ｆ１＞ｆ２            …（１）
ただし、システムクロックＳＣＫの周波数ｆ１と、監視クロックＷＣＫの周波数ｆ２とは、温度変動などによる各周波数の変動や製造時の誤差などを考慮した上で、上記（１）式の関係を満たすように設定されている。
【００２７】
通信制御回路５は、外部機器（図示せず）との間でやり取りする通信データを生成する。通信制御回路５から出力される通信データは、通信Ｉ／Ｆ回路６に与えられる。通信Ｉ／Ｆ回路６は、データ送信用のスリーステートバッファ８を備えている。スリーステートバッファ８は、入力信号のレベルを変換して出力する。通信制御回路５から与えられた通信データは、スリーステートバッファ８を介してバス通信線２に出力される。図示しないが、通信Ｉ／Ｆ回路６は、データ受信用のスリーステートバッファを備えている。バス通信線２を介して外部機器から与えられる信号（通信データ）は、データ受信用のスリーステートバッファを介してレベル変換された後、通信制御回路５に与えられる。なお、本実施形態では、通信制御回路５および通信Ｉ／Ｆ回路６により通信回路９が構成される。
【００２８】
クロック監視回路７は、詳細は後述するが、システムクロックＳＣＫの周波数と監視クロックＷＣＫの周波数との相対関係に基づいて、システムクロックＳＣＫに異常が生じていないかを監視する。クロック監視回路７は、システムクロックＳＣＫが異常であると判断すると、通信Ｉ／Ｆ回路６に異常検出信号Ｓａを出力する。通信Ｉ／Ｆ回路６は、異常検出信号Ｓａが与えられると、スリーステートバッファ８をハイインピーダンス状態に設定する。すなわち、通信Ｉ／Ｆ回路６は、異常検出信号Ｓａが与えられると、バス通信線２を開放する。
【００２９】
図２は、システムクロック生成回路３の構成を示している。図２に示すように、システムクロック生成回路３は、３段式のＣＲ発振回路１１、インバータ回路１２および保護回路１３を備えている。ＣＲ発振回路１１は、ＡＮＤ回路１４、バッファ回路１５、インバータ回路１６、抵抗Ｒ１およびコンデンサＣ１を備えている。ＡＮＤ回路１４の一方の入力端子には発振許可信号Ｓｂが与えられる。発振許可信号Ｓｂは、例えば、図示しない上位の制御装置から与えられる。
【００３０】
ＡＮＤ回路１４の他方の入力端子は、抵抗Ｒ１を介してインバータ回路１６の出力端子に接続されている。ＡＮＤ回路１４の出力端子はバッファ回路１５の入力端子に接続されている。バッファ回路１５の出力端子はインバータ回路１６の入力端子に接続されるとともに、コンデンサＣ１を介してＡＮＤ回路１４の他方の入力端子に接続されている。インバータ回路１６の出力端子は抵抗Ｒ１を介してＡＮＤ回路１４の他方の入力端子に接続されるとともに、インバータ回路１２の入力端子に接続されている。
【００３１】
図示しないが、インバータ回路１２と、ＣＲ発振回路１１を構成するＡＮＤ回路１４、バッファ回路１５およびインバータ回路１６とは、いずれも電源線１７およびグランド線１８を介して与えられる電源電圧Ｖｃｃの供給を受けて動作する。また、図示しないが、インバータ回路１２と、ＣＲ発振回路１１を構成するＡＮＤ回路１４、バッファ回路１５およびインバータ回路１６とは、いずれも出力段などにＣＭＯＳ回路を有している。
【００３２】
このような構成のＣＲ発振回路１１は、ＡＮＤ回路１４の一方の入力端子に与えられる発振許可信号Ｓｂのレベルに応じて発振動作可能な発振許可状態と発振動作不可能な発振禁止状態とが切替えられる。すなわち、発振許可信号がＨレベル（電源電圧Ｖｃｃのレベル）である場合、ＣＲ発振回路１１は、抵抗Ｒ１の抵抗値およびコンデンサＣ１の静電容量により定まる周波数ｆ１で発振する。ＣＲ発振回路１１から出力される発振信号は、インバータ回路１２により反転され、システムクロックＳＣＫとして出力される。一方、発振許可信号ＳｂがＬレベル（グランドレベル＝０Ｖ）である場合、ＣＲ発振回路１１が発振動作を行うことができないため、システムクロックＳＣＫは出力されない。
【００３３】
抵抗Ｒ１は、その抵抗値を調整可能な可変抵抗である。本実施形態では、製造工程において、抵抗Ｒ１をトリミング抵抗として形成し、そのトリミング抵抗を、例えばレーザトリミングすることにより、その抵抗値の調整を行うようになっている。このため、システムクロック生成回路３が生成するシステムクロックＳＣＫの周波数を、高い精度でもって周波数ｆ１に合わせることが可能となっている。つまり、システムクロック生成回路３は、出力するクロックの周波数精度が高いクロック生成回路として構成されている。
【００３４】
保護回路１３は、ダイオードＤ１、Ｄ２により構成されている。ダイオードＤ１のカソードとダイオードＤ２のアノードとは共通に接続されるとともに、ＡＮＤ回路１４の他方の入力端子に接続されている。ダイオードＤ２のカソードは電源線１７に接続され、ダイオードＤ１のアノードはグランド線１８に接続されている。従って、保護回路１３は、ＡＮＤ回路１４の他方の入力端子、すなわちＣＲ発振回路１１の入力端子の電圧が電源電圧Ｖｃｃを超えて上昇することを抑制するとともに、グランドレベル（０Ｖ）を超えて低下することを抑制する。
【００３５】
図３は、監視クロック生成回路４の構成を示している。図３に示すように、監視クロック生成回路４は、システムクロック生成回路３とほぼ同様の構成である。ただし、監視クロック生成回路４は、システムクロック生成回路３に対し、ＣＲ発振回路１１に代えて同じく３段式のＣＲ発振回路１９を備えている点が異なっている。ＣＲ発振回路１９は、ＣＲ発振回路１１に対し、抵抗Ｒ１に代えて抵抗Ｒ２を備えている点が異なっている。
【００３６】
抵抗Ｒ２は、その抵抗値を調整することができない固定抵抗である。本実施形態では、製造工程において、抵抗Ｒ２をノントリミング抵抗として形成する。抵抗Ｒ２の抵抗値は、その形成された時点の値に決定されることになる。従って、監視クロック生成回路４が生成する監視クロックＷＣＫの周波数の精度は、システムクロック生成回路３が生成するシステムクロックＳＣＫの周波数の精度に比べて低くなる。監視クロック生成回路４は、生成するクロックの周波数精度が低い点を除き、システムクロック生成回路３と同様の動作を行う。なお、監視クロックＷＣＫの周波数に対して高精度が求められる場合、監視クロック生成回路４の抵抗Ｒ２もトリミング可能なものを採用すればよい。
【００３７】
図４は、クロック監視回路７の概略的な構成を機能ブロックにより表している。図４に示すように、クロック監視回路７は、分周回路２１、周期検出部２２、カウンタ部２３および信号出力部２４を備えている。分周回路２１（システムクロック分周回路に相当）は、システムクロックＳＣＫを入力し、そのシステムクロックＳＣＫを所定の分周比で分周した分周システムクロックＤＳＣＫを出力する。分周回路２１の分周比は、分周システムクロックＤＳＣＫの周波数ｆ３（第３の周波数に相当）が下記（２）式の関係を満たすように設定すればよい。
ｆ２＞ｆ３            …（２）
【００３８】
周期検出部２２は、監視クロックＷＣＫの供給を受けて動作する複数のフリップフロップ（図示せず）を備えた構成となっている。周期検出部２２は、分周システムクロックＤＳＣＫを入力し、その分周システムクロックＤＳＣＫの立ち下がりを検出する。周期検出部２２は、分周システムクロックＤＳＣＫの立ち下がりを検出すると、周期検出信号Ｓｃを出力する。なお、周期検出部２２は、分周システムクロックＤＳＣＫの立ち上がりを検出する構成でもよい。また、周期検出部２２は、分周システムクロックＤＳＣＫの１周期のうちの特定の時点を検出する構成でもよい。すなわち、周期検出部２２は、分周システムクロックＤＳＣＫの１周期毎に周期検出信号Ｓｃを出力する構成であればよい。
【００３９】
カウンタ部２３は、監視クロックＷＣＫの供給を受けて動作する複数のフリップフロップ（図示せず）を備えた構成となっている。カウンタ部２３は、監視クロックＷＣＫをクロックとして、そのカウント値が最終値になるまでカウント動作を行う。本実施形態では、監視クロックＷＣＫの周波数ｆ２は、例えば、約６６６ｋ［Ｈｚ］に設定している。従って、カウンタ部２３のカウント値は、約１．５［μｓ］毎に１つずつ進む。また、本実施形態では、カウント値の初期値を「０」に設定するとともに、最終値を「６４」に設定している。このため、カウンタ部２３が初期値から最終値までのカウント動作を行う期間Ｔａは、下記（３）式により表される。
Ｔａ＝１．５［μｓ］×６４＝９６［μｓ］            …（３）
【００４０】
一方、分周システムクロックＤＳＣＫの周波数ｆ３が約５２ｋ［Ｈｚ］になるように、分周回路２１の分周比を設定している。つまり、分周システムクロックＤＳＣＫの１周期は約１９．２［μｓ］となっている。従って、期間Ｔａは、分周システムクロックＤＳＣＫの１周期である１９．２［μｓ］よりも十分に長い。カウンタ部２３は、カウント値が最終値に達すると、カウント完了信号Ｓｄを出力する。ただし、カウンタ部２３は、周期検出部２２から周期検出信号Ｓｃが与えられると、そのカウント値をリセットする。
【００４１】
信号出力部２４は、カウント完了信号Ｓｄが与えられると、異常検出信号Ｓａを出力する。信号出力部２４は、一旦、異常検出信号Ｓａを出力すると、その出力状態を維持するように構成されている。その異常検出信号Ｓａの出力状態は、パワーオンリセット信号Ｓｒが与えられると解除される。パワーオンリセット信号Ｓｒは、通信装置１への電源投入時に行われる装置全体に対するリセット動作が行われる際に供給されるものである。
【００４２】
図５は、通信装置１を構成する半導体集積回路装置における主要部分の回路配置を示している。図５に示すように、半導体集積回路装置３１において、システムクロック生成回路３および監視クロック生成回路４は互いに隣接して配置されている。半導体集積回路装置３１には、例えばパワーＭＯＳＦＥＴなど、発熱する部品を含む電源回路３２が搭載される。システムクロック生成回路３および監視クロック生成回路４は、電源回路３２から十分に離れた位置に配置されている。また、システムクロック生成回路３および電源回路３２の間の距離Ｌ１と、監視クロック生成回路４および電源回路３２の間の距離Ｌ２とは、概ね同じ値になっている。
【００４３】
上記構成によれば、次のような作用および効果が得られる。
システムクロック生成回路３および監視クロック生成回路４がいずれも正常に動作している場合、システムクロックＳＣＫの周波数ｆ１と監視クロックＷＣＫの周波数ｆ２との関係は、上記（１）式に示す関係を維持した状態となる。このため、分周システムクロックＤＳＣＫの周波数ｆ３と監視クロックＷＣＫの周波数ｆ２との関係は、上記（２）式に示す関係を維持した状態となる。
【００４４】
このような状態では、クロック監視回路７において、カウンタ部２３のカウント値が最終値に達するまでに必ずリセットされるため、カウンタ部２３が最終値までカウント動作を行うことはない。従って、信号出力部２４から異常検出信号Ｓａが出力されることはない。このため、通信制御回路５は、正常なシステムクロックＳＣＫの供給を受け、通信Ｉ／Ｆ回路６およびバス通信線２を介して、図示しない外部機器との間で正常に通信を行うことが可能となる。
【００４５】
これに対し、システムクロック生成回路３が故障し、正常に動作できなくなると、出力されるシステムクロックＳＣＫの周波数が正常値（周波数ｆ１）から大きく外れたものとなる。例えば、システムクロックＳＣＫが完全に停止したり（周波数＝ゼロ）、システムクロックＳＣＫの周波数が異常に低くなったりする。システムクロックＳＣＫの周波数が低下すると、分周回路２１から出力される分周システムクロックＤＳＣＫの周波数も低下する。そして、システムクロックＳＣＫの周波数の低下に伴い、分周システムクロックＤＳＣＫの１周期の長さが、監視クロックＷＣＫの６４周期の長さ（＝期間Ｔａ）よりも長くなると、周期検出部２２から周期検出信号Ｓｃが出力される前に、カウンタ部２３が最終値までカウント動作を行うことになり、カウント完了信号Ｓｄが出力される。その結果、信号出力部２４から異常検出信号Ｓａが出力される。すなわち、本実施形態のクロック監視回路７は、システムクロックＳＣＫの周波数と監視クロックＷＣＫの周波数との相対関係を監視し、その相対関係が崩れるとシステムクロックＳＣＫが遅くなる異常、つまりシステムクロックＳＣＫの周波数が低下する異常であると判断して異常検出信号Ｓａを出力する。
【００４６】
通信Ｉ／Ｆ回路６は、クロック監視回路７から異常検出信号Ｓａが出力されると、スリーステートバッファ８をハイインピーダンス状態に設定し、バス通信線２を開放する。これにより、システムクロックＳＣＫの周波数が低下する異常に伴い、通信制御回路５が正常に動作できなくなっても、バス通信線２を通じて接続される外部機器の通信動作に悪影響を及ぼすことを抑制できる。すなわち、システムクロックＳＣＫの周波数が低下する異常が生じた場合であっても、バス通信線２を通じて行われる外部機器同士の通信動作を含む通信動作の信頼性を確保することができる。
【００４７】
クロック監視回路７は、分周システムクロックＤＳＣＫの１周期の長さが、監視クロックＷＣＫの６４周期の長さよりも長くなると、異常検出信号Ｓａを出力する。すなわち、分周システムクロックＤＳＣＫの１周期の長さと期間Ｔａとが一致するときのシステムクロックＳＣＫの周波数の値が、クロック監視回路７によるシステムクロックＳＣＫの異常判断のしきい値に相当する。この異常判断のしきい値は、システムクロックＳＣＫの周波数および監視クロックＷＣＫの周波数の設定だけでなく、分周システムクロックＤＳＣＫの周波数（分周回路２１の分周比）および期間Ｔａ（カウンタ部２３の最終値）の設定に応じて適宜変更することが可能である。このため、クロック監視回路７によるシステムクロックＳＣＫの異常判断のしきい値を比較的自由に設定することが可能となり、その設計の自由度が高まるという効果が得られる。
【００４８】
上記したとおり、本実施形態によれば、システムクロック生成回路３が故障した際、監視クロック生成回路４が正常に動作していれば、システムクロックＳＣＫの異常を検出することが可能である。しかし、システムクロック生成回路３が故障した際に、監視クロック生成回路４も故障していた場合には、システムクロックＳＣＫの異常を検出できない可能性がある。このため、本実施形態では、監視クロック生成回路４がシステムクロック生成回路３より先に故障する確率を以下のようにして極力低くしている。
【００４９】
すなわち、システムクロックＳＣＫの周波数ｆ１は、監視クロックＷＣＫの周波数ｆ２よりも高く設定されている。また、システムクロック生成回路３および監視クロック生成回路４は、いずれもＣＭＯＳ回路を備えている。一般に、ＣＭＯＳ回路を有するクロック生成回路の故障率は、生成するクロックの周波数に依存し、周波数が高くなるほど故障率も高くなる。なぜなら、ホットキャリアによる劣化がＣＭＯＳ回路を構成するＭＯＳＦＥＴの貫通電流により引き起こされるためである。このようなことから、システムクロック生成回路３の故障率は、監視クロック生成回路４の故障率よりも高くなる。従って、本実施形態によれば、監視クロック生成回路４がシステムクロック生成回路３よりも先に故障する可能性は低い。このため、上記したクロック監視回路７の動作により、システムクロックＳＣＫの異常を確実に検出することができる。
【００５０】
さて、システムクロック生成回路３および監視クロック生成回路４の主たる故障要因としては、上記した周波数依存のもの（貫通電流によるもの）と、周囲温度依存のものとが考えられる。つまり、システムクロック生成回路３および監視クロック生成回路４は、それらの周囲温度が高くなるほど故障率も高くなる。この周囲温度は、半導体集積回路装置３１上における各クロック生成回路の配置環境に依存する。仮に、半導体集積回路装置３１において、システムクロック生成回路３および監視クロック生成回路４の配置を図６に示すようなものとした場合、以下のような問題が生じる。
【００５１】
すなわち、図６に示す配置では、システムクロック生成回路３および監視クロック生成回路４は、互いに離間して配置されている。このため、システムクロック生成回路３および電源回路３２間の距離Ｌ１と、監視クロック生成回路４および電源回路３２間の距離Ｌ２とが大きく異なっている。また、距離Ｌ１よりも距離Ｌ２が非常に短くなっている。つまり、監視クロック生成回路４は、システムクロック生成回路３に比べて電源回路３２により近い位置に配置されている。このようなことから、図６における監視クロック生成回路４の温度依存の故障率は、システムクロック生成回路３の温度依存の故障率に比べて高くなる。このため、総合的な故障率（周波数依存および温度依存の故障率を総合した故障率）は、システムクロック生成回路３のほうが監視クロック生成回路４よりも確実に高くなるとは言えない状態となる。そればかりか、総合的な故障率が、監視クロック生成回路４のほうがシステムクロック生成回路３よりも高くなる可能性もある。このような状態では、クロック監視回路７の動作により、システムクロックＳＣＫの異常を確実に検出することができない可能性がある。
【００５２】
これに対し、本実施形態では、通信装置１を構成する半導体集積回路装置３１において、システムクロック生成回路３および監視クロック生成回路４は、互いに近接して配置されている。このような構成により、システムクロック生成回路３および発熱量の多い部品を含む電源回路３２の間の距離Ｌ１と、監視クロック生成回路４および電源回路３２の間の距離Ｌ２とは、概ね同じ値になる。このため、システムクロック生成回路３および監視クロック生成回路４は、このような配置環境に依存する熱が原因での故障の発生率（故障率）が同等になる。
【００５３】
このように、本実施形態のシステムクロック生成回路３および監視クロック生成回路４は、その主たる故障要因のうち、配置環境依存の故障に関しての故障率がほぼ均一になっている。その結果、周波数依存の故障率の違いが、そのままシステムクロック生成回路３および監視クロック生成回路４の総合的な故障率の違いとして表れることになる。このため、本実施形態によれば、監視クロック生成回路４の故障率を、システムクロック生成回路３の故障率よりも確実に低く抑えることが可能となる。従って、クロック監視回路７の動作により、システムクロックＳＣＫの異常を一層確実に検出することができる。
【００５４】
システムクロック生成回路３はＣＲ発振回路１１を備えた構成であり、監視クロック生成回路４はＣＲ発振回路１９を備えた構成である。一般に、ＣＲ発振回路は、発振回路の中では回路構成が比較的簡単であり、その分だけ故障率を比較的低く抑えられる上、製造コストを低減することが可能となる。従って、システムクロックＳＣＫの異常が発生する確率自体を低減することが可能となり、ひいてはシステムクロックＳＣＫの異常に伴い通信動作の信頼性を損なう事態が発生する可能性を一層低減することができる。
【００５５】
また、一般に、ＣＲ発振回路は、その全ての構成素子を半導体集積回路装置に内蔵することが可能である。すなわち、システムクロック生成回路３および監視クロック生成回路４を半導体集積回路装置３１に完全に内蔵することができる。言い換えれば、半導体集積回路装置３１は、外付けの部品を不要に構成することができる。このため、例えば、車載用途など使用環境が厳しく、外付け部品（クロック生成回路を構成するための水晶発振子など）を設けることが困難な場合でも、本実施形態の半導体集積回路装置３１を採用することができる。このように、本実施形態の半導体集積回路装置３１は、使用環境に依存することなく、例えば車載機器、民生機器、産業機器など種々の用途に用いることが可能であるため、その適用範囲が広がるという効果が得られる。
【００５６】
システムクロック生成回路３が故障した場合、システムクロックＳＣＫの出力が直ちに停止される場合もあれば、しばらくの間は正常値（周波数ｆ１）よりも低い周波数のシステムクロックＳＣＫが出力される状態が続く場合もある。後者の場合、クロック監視回路７において、カウンタ部２３が最終値までカウント動作を行った後にリセットされるという状態が繰り返される。このため、カウンタ部２３からカウント完了信号Ｓｄが断続的に出力される状態になる。断続的に出力されるカウント完了信号Ｓｄをそのまま異常検出信号Ｓａとして出力した場合、バス通信線２が断続的に開放されることになる。このようにしてしまうと、システムクロックＳＣＫに異常が生じているにも関わらず、バス通信線２が完全には開放されない状態となってしまう。
【００５７】
そこで、本実施形態では、カウンタ部２３からカウント完了信号Ｓｄが与えられると異常検出信号Ｓａを出力し、その出力状態を維持する（ラッチする）ように構成された信号出力部２４を設けた。その信号出力部２４の異常検出信号Ｓａの出力状態は、パワーオンリセット信号Ｓｒが与えられるまで解除されない。このような構成によれば、システムクロックＳＣＫの周波数が低くなるという異常が一度でも生じると、その後は異常検出信号Ｓａが出力される状態が維持される。これにより、システムクロックＳＣＫに異常が生じた際、確実に、バス通信線２を完全に開放した状態とすることができる。
【００５８】
システムクロック生成回路３の抵抗Ｒ１をトリミング抵抗として形成し、その抵抗Ｒ１を例えばレーザトリミングすることにより、その値の調整を行うようにした。このような製造方法によれば、システムクロック生成回路３が生成するシステムクロックＳＣＫの周波数を、高い精度でもって周波数ｆ１に合わせることが可能となる。また、監視クロック生成回路４が備える抵抗Ｒ２については、抵抗値を調整することができないノントリミング抵抗として形成した。従って、監視クロック生成回路４が生成する監視クロックＷＣＫの周波数の精度は、システムクロック生成回路３が生成するシステムクロックＳＣＫの周波数の精度に比べて低くなる。このような構成によれば、システムクロックＳＣＫの異常検出の精度が若干低下するものの、本来的に高い精度が要求されるシステムクロックＳＣＫの周波数精度を高くしつつ、監視クロック生成回路４の抵抗Ｒ２にノントリミング抵抗を採用した分だけ、製造コストを低減することができる。
【００５９】
（第２の実施形態）
以下、第１の実施形態に対し、クロック監視回路の構成を変更した本発明の第２の実施形態について図７を参照しながら説明する。
図７は、第１の実施形態における図４相当図であり、第１の実施形態と同一部分には同一符号を付して説明を省略する。図７に示す本実施形態のクロック監視回路４１は、図４に示した第１の実施形態のクロック監視回路７に対し、さらに分周回路４２を備えている点が異なる。
【００６０】
分周回路４２は、監視クロックＷＣＫを入力し、所定の分周比で分周した分周監視クロックＤＷＣＫを出力する。分周回路４２の分周比は、分周監視クロックＤＷＣＫの周波数ｆ４が下記（４）式の関係を満たすように設定すればよい。
ｆ４＞ｆ３            …（４）
【００６１】
このように構成すれば、クロック監視回路４１による異常判断のしきい値は、システムクロックＳＣＫの周波数および監視クロックＷＣＫの周波数の設定だけでなく、分周システムクロックＤＳＣＫの周波数（分周回路２１の分周比）、期間Ｔａ（カウンタ部２３の最終値）および分周監視クロックＤＷＣＫの周波数（分周回路４２の分周比）の設定に応じて適宜変更することが可能である。このため、クロック監視回路４１によるシステムクロックＳＣＫの異常判断のしきい値を、第１の実施形態に比べてさらに自由に設定することが可能となり、その設計の自由度がさらに高まるという効果が得られる。
【００６２】
（第３の実施形態）
以下、第１の実施形態に対し、クロック監視回路の構成を変更した本発明の第３の実施形態について図８を参照しながら説明する。
図８は、第１の実施形態における図４相当図であり、第１の実施形態と同一部分には同一符号を付して説明を省略する。図８に示す本実施形態のクロック監視回路５１は、第１の実施形態のクロック監視回路７に対し、分周回路２１、周期検出部２２およびカウンタ部２３に代えて、分周回路５２、周期検出部５３およびカウンタ部５４を備えている点が異なる。
【００６３】
分周回路５２（監視クロック分周回路に相当）は、監視クロックＷＣＫを入力し、その監視クロックＷＣＫを所定の分周比で分周した分周監視クロックＤＷＣＫを出力する。周期検出部５３は、図４に示した周期検出部２２と同様に構成されている。周期検出部５３は、システムクロックＳＣＫの供給を受けて動作する複数のフリップフロップ（図示せず）を備えた構成となっている。周期検出部５３は、分周監視クロックＤＷＣＫを入力し、その分周監視クロックＤＷＣＫの立ち下がりを検出する。周期検出部５３は、分周監視クロックＤＷＣＫの立ち下がりを検出すると、周期検出信号Ｓｃを出力する。なお、周期検出部５３は、分周監視クロックＤＷＣＫの立ち上がりを検出する構成でもよい。また、周期検出部５３は、分周監視クロックＤＷＣＫの１周期のうちの特定の時点を検出する構成でもよい。すなわち、周期検出部５３は、分周監視クロックＤＷＣＫの１周期毎に周期検出信号Ｓｃを出力する構成であればよい。
【００６４】
カウンタ部５４は、図４に示したカウンタ部２３と同様に構成されている。カウンタ部５４は、システムクロックＳＣＫの供給を受けて動作する複数のフリップフロップ（図示せず）を備えた構成となっている。カウンタ部５４は、システムクロックＳＣＫをクロックとして、そのカウント値が最終値になるまでカウント動作を行う。本実施形態では、カウンタ部５４が初期値から最終値までのカウント動作を行う期間Ｔｂが、分周監視クロックＤＷＣＫの１周期よりも十分に長くなるように、分周回路５２の分周比、カウンタ部５４のカウント値の最終値などが設定されている。カウンタ部５４は、カウント値が最終値に達すると、カウント完了信号Ｓｄを出力する。ただし、カウンタ部５４は、周期検出部５３から周期検出信号Ｓｃが与えられると、そのカウント値をリセットする。
【００６５】
上記構成によれば、次のような作用および効果が得られる。
システムクロック生成回路３および監視クロック生成回路４がいずれも正常に動作している場合、クロック監視回路７において、カウンタ部５４のカウント値が最終値に達するまでに必ずリセットされるため、カウンタ部５４が最終値までカウント動作を行うことはない。従って、信号出力部２４から異常検出信号Ｓａが出力されることはない。このため、通信制御回路５は、正常なシステムクロックＳＣＫの供給を受け、通信Ｉ／Ｆ回路６およびバス通信線２を介して、図示しない外部機器との間で正常に通信を行うことが可能となる。
【００６６】
これに対し、システムクロック生成回路３が故障し、正常に動作できなくなると、出力されるシステムクロックＳＣＫの周波数が正常値（周波数ｆ１）から大きく外れたものとなるが、この際、システムクロックＳＣＫの周波数が異常に高くなる場合も考えられる。システムクロックＳＣＫの周波数が上昇し、カウンタ部５４が最終値までカウント動作を行う期間Ｔｂが、分周監視クロックＤＷＣＫの１周期の長さより短くなると、周期検出部５３から周期検出信号Ｓｃが出力される前に、カウンタ部５４が最終値までカウント動作を行うことになり、カウント完了信号Ｓｄが出力される。その結果、信号出力部２４から異常検出信号Ｓａが出力される。すなわち、本実施形態のクロック監視回路５１は、システムクロックＳＣＫの周波数と監視クロックＷＣＫの周波数との相対関係を監視し、その相対関係が崩れるとシステムクロックＳＣＫが早くなる異常、つまりシステムクロックＳＣＫの周波数が上昇する異常であると判断して異常検出信号Ｓａを出力する。
【００６７】
通信Ｉ／Ｆ回路６は、クロック監視回路５１から異常検出信号Ｓａが出力されると、スリーステートバッファ８をハイインピーダンス状態に設定し、バス通信線２を開放する。これにより、システムクロックＳＣＫの周波数が上昇する異常に伴い、通信制御回路５が正常に動作できなくなっても、バス通信線２を通じて接続される外部機器の通信動作に悪影響を及ぼすことを抑制できる。すなわち、システムクロックＳＣＫの周波数が上昇する異常が生じた場合であっても、バス通信線２を通じて行われる外部機器同士の通信動作を含む通信動作の信頼性を確保することができる。
【００６８】
クロック監視回路５１は、カウンタ部５４が最終値までカウント動作を行う期間Ｔｂ（システムクロックＳＣＫの所定周期分の長さに相当する期間）が、分周監視クロックＤＷＣＫの１周期の長さより短くなると異常検出信号Ｓａを出力する。すなわち、期間Ｔｂと分周監視クロックＤＷＣＫの１周期の長さとが一致するときのシステムクロックＳＣＫの周波数の値が、クロック監視回路５１によるシステムクロックＳＣＫの異常判断のしきい値に相当する。この異常判断のしきい値は、システムクロックＳＣＫの周波数および監視クロックＷＣＫの周波数の設定だけでなく、分周監視クロックＤＷＣＫの周波数（分周回路５２の分周比）および期間Ｔｂ（カウンタ部５４の最終値）の設定に応じて適宜変更することが可能である。このため、クロック監視回路５１によるシステムクロックＳＣＫの異常判断のしきい値を比較的自由に設定することが可能となり、その設計の自由度が高まるという効果が得られる。
【００６９】
システムクロック生成回路３が故障した場合、クロック監視回路５１においては、カウンタ部５４が最終値までカウント動作を行った後にリセットされるという状態が繰り返される。このため、カウンタ部５４からカウント完了信号Ｓｄが断続的に出力される状態になる。断続的に出力されるカウント完了信号Ｓｄをそのまま異常検出信号Ｓａとして出力した場合、バス通信線２が断続的に開放されることになる。このようにしてしまうと、システムクロックＳＣＫに異常が生じているにも関わらず、バス通信線２が完全には開放されない状態となってしまう。
【００７０】
そこで、本実施形態においても、第１の実施形態と同様、カウンタ部５４からカウント完了信号Ｓｄが与えられると異常検出信号Ｓａを出力し、その出力状態を維持する（ラッチする）ように構成された信号出力部２４を設けている。その信号出力部２４の異常検出信号Ｓａの出力状態は、パワーオンリセット信号Ｓｒが与えられるまで解除されない。このような構成によれば、システムクロックＳＣＫの周波数が高くなるという異常が一度でも生じると、その後は異常検出信号Ｓａが出力される状態が維持される。これにより、システムクロックＳＣＫに異常が生じた際、確実に、バス通信線２を完全に開放した状態とすることができる。
【００７１】
（第４の実施形態）
以下、第１の実施形態に対し、クロック監視回路の構成を変更した本発明の第４の実施形態について図９を参照しながら説明する。
図９は、第１の実施形態における図４相当図であり、第１の実施形態および第３実施形態と同一部分には同一符号を付して説明を省略する。図９に示す本実施形態のクロック監視回路６１は、第１の実施形態のクロック監視回路７が備える全ての構成と、第３の実施形態のクロック監視回路５１が備える全ての構成と、ＯＲ回路６２とを備えている。ただし、本実施形態では、周期検出部２２、５３が出力する各周期検出信号の符号をＳｃ１、Ｓｃ２に変更し、カウンタ部２３、５４が出力するカウント完了信号の符号をＳｄ１、Ｓｄ２に変更し、信号出力部２４、２４が出力する異常検出信号の符号をＳａ１、Ｓａ２に変更している。
【００７２】
２つの信号出力部２４が出力する異常検出信号Ｓａ１、Ｓａ２は、ＯＲ回路６２に入力されている。ＯＲ回路６２の出力信号は、異常検出信号Ｓａとして、クロック監視回路６１の外部に出力される。このような構成により、ＯＲ回路６２は、異常検出信号Ｓａ１、Ｓａ２のうち、少なくともいずれか一方が与えられことにより、異常検出信号Ｓａを出力する。
【００７３】
本実施形態によれば、第１の実施形態により得られる作用および効果と、第３の実施形態により得られる作用および効果との両方を得ることができる。すなわち、本実施形態のクロック監視回路６１は、システムクロックＳＣＫの周波数が低下する異常と、システムクロックＳＣＫの周波数が上昇する異常とのいずれの異常であっても検出可能である。このため、システムクロックＳＣＫの周波数が正常値から外れる異常が生じた場合には、周波数の上昇、低下に関係なく、バス通信線２を通じて行われる外部機器同士の通信動作を含む通信動作の信頼性を確保することができる。
【００７４】
（その他の実施形態）
なお、本発明は上記し且つ図面に記載した各実施形態に限定されるものではなく、次のような変形または拡張が可能である。
図２に示すシステムクロック生成回路３および図３に示す監視クロック生成回路４においては、発振動作の許可および禁止を切り替える必要がなければ、ＡＮＤ回路１４に代えてバッファ回路を用いてもよい。また、ＣＲ発振回路１１、１９は３段式のものに限らずともよく、その段数は２段以下でもよいし、あるいは４段以上でもよい。また、保護回路１３は必要に応じて設ければよい。
【００７５】
システムクロック生成回路および監視クロック生成回路は、ＣＲ発振回路を含んだ構成であれば、図２または図３に示す構成とは異なる構成のクロック生成回路でもよい。例えば、図１０に示すような構成のクロック生成回路を採用してもよい。この図１０に示すクロック生成回路７１は、ベースクロック生成回路７２、ＰＬＬ回路７３および分周回路７４を備えている。なお、分周回路７４は、必ずしも必要ではなく、出力するシステムクロックＳＣＫの調整を行うために設けられている。
【００７６】
ベースクロック生成回路７２は、図２に示したシステムクロック生成回路３（または図３に示した監視クロック生成回路４）と同様の構成である。ベースクロック生成回路７２から出力されるベースクロックＢＣＫは、ＰＬＬ回路７３に与えられる。ＰＬＬ回路７３は、図示しないが、位相比較器、フィルタ、ＶＣＯ、分周器などを備えている。ＰＬＬ回路７３は、ベースクロックＢＣＫを逓倍した逓倍クロックＭＣＫを出力する。ＰＬＬ回路７３から出力される逓倍クロックＭＣＫは、分周回路７４に与えられる。分周回路７４は、逓倍クロックＭＣＫを分周し、その分周した分周クロックをシステムクロックＳＣＫとして出力する。
【００７７】
ＣＲ発振回路を主体に構成されたベースクロック生成回路７２は、一般には、比較的低い周波数のクロックしか生成することができない。図１０に示す構成を採用すれば、ベースクロック生成回路７２から出力されるベースクロックＢＣＫをＰＬＬ回路７３により逓倍するので、比較的高い周波数のクロックが必要となる場合には非常に有益となる。また、ベースクロック生成回路７２、ＰＬＬ回路７３および分周回路７４は、いずれも半導体集積回路装置に内蔵可能に構成されているので、図１０に示すクロック生成回路７１についても、半導体集積回路装置に完全に内蔵することができる。
【００７８】
また、システムクロック生成回路および監視クロック生成回路は、ＣＲ発振回路を含んだクロック生成回路に限らずともよく、様々な形態のクロック生成回路を適用することが可能である。例えば、図１１に示すような構成を採用してよい。この図１１に示すクロック生成回路８１は、図１０に示したクロック生成回路７１に対し、ベースクロック生成回路７２に代えて発振子８２を備えている点が異なる。なお、分周回路７４は、この場合も、必ずしも必要ではなく、出力するシステムクロックＳＣＫの調整を行うために設けられている。
【００７９】
発振子８２は、例えば、半導体集積回路装置のシリコン基板上に、ＭＥＭＳ（Micro Electro Mechanical Systems）により形成されたＭＥＭＳ振動子などである。ＰＬＬ回路７３には、発振子８２から供給されるベースクロックＢＣＫが与えられる。このような構成によっても、比較的高い周波数のクロックが必要となる場合には非常に有益となる。また、発振子８２は、半導体集積回路装置に内蔵されているので、図１１に示すクロック生成回路８１についても、半導体集積回路装置に完全に内蔵することができる。
【００８０】
システムクロック生成回路３および監視クロック生成回路４は、配置環境に依存する故障率（例えば、周囲温度に依存する故障率など）が互いに同じ程度であるならば、近接して配置しなくてもよい。
クロック監視回路は、図４または図７に示す構成に限らずともよく、システムクロックＳＣＫの周波数と監視クロックＷＣＫの周波数との相対関係を監視し、その相対関係が通常動作時における誤差の範囲を超えて変化した場合にシステムクロックＳＣＫが異常であると判断する構成であればよい。
【符号の説明】
【００８１】
図面中、１は通信装置、２はバス通信線、３はシステムクロック生成回路、４は監視クロック生成回路、７、４１、５１、６１はクロック監視回路、９は通信回路、１１、１９はＣＲ発振回路、２１は分周回路（システムクロック分周回路）、２２、５３は周期検出部、２３、５４はカウンタ部、３１は半導体集積回路装置、５２は分周回路（監視クロック分周回路）を示す。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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