(57)【要約】【課題】オン抵抗が低くターンオフ損失が小さい電力用半導体装置を提供する。【解決手段】実施形態の半導体装置は、第１導電形の第１の半導体層１と、第１導電形の第２の半導体層２と、第２導電形の第３の半導体層３と、第１導電形の第４の半導体層４と、ゲート絶縁膜６と、ゲート電極７と、層間絶縁膜８と、第２導電形の第５の半導体層９と、第２導電形の第６の半導体層１０と、絶縁性の電流狭窄体１１と、第１の電極１２と、第２の電極１３と、を備える。第６の半導体層１０は、第５の半導体層９の第２導電形の不純物濃度より高い濃度の第２導電形不純物を有する。電流狭窄体１１は、第５の半導体層内９に設けられ、第５の半導体層９の表面と平行な平面とその平面内に設けられた隙間１１Ａを有する。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１導電形の第１の半導体層と、
前記第１の半導体層の上に設けられ、前記第１の半導体層の第１導電形の不純物濃度より低い濃度の第１導電形の不純物を有する第１導電形の第２の半導体層と、
前記第２の半導体層の前記第１の半導体層とは反対側の表面に形成された第２導電形の第３の半導体層と、
前記第３の半導体層の前記第１の半導体層とは反対側の表面に形成され、前記第２の半導体層の第１導電形の不純物濃度より高い濃度の第１導電形の不純物を有する第１導電形の第４の半導体層と、
前記第２の半導体層、前記第３の半導体層、及び前記第４の半導体層に接して設けられたゲート絶縁膜と、
前記ゲート絶縁膜を介して前記第２の半導体層、前記第３の半導体層、及び前記第４の半導体層に対向して設けられたゲート電極と、
前記ゲート電極上に設けられ、前記ゲート絶縁膜とともに前記ゲート電極を覆う層間絶縁膜と、
前記第１の半導体層の前記第２の半導体層とは反対側の表面上に設けられた第２導電形の第５の半導体層と、
前記第５の半導体層の前記第１の半導体層とは反対側の表面上に設けられ、前記第５の半導体層の第２導電形の不純物濃度より高い濃度の第２導電形不純物を有する第２導電形の第６の半導体層と、
前記第５の半導体層内に設けられ、前記第５の半導体層の前記表面と平行な平面と前記平面内に設けられた隙間を有する絶縁性の電流狭窄体と、
前記第６の半導体に電気的に接続された第１の電極と、
前記第３の半導体層と前記第４の半導体層とに電気的に接続された第２の電極と、
を備えたことを特徴とする電力用半導体装置。
【請求項２】
前記電流狭窄体の前記隙間には、前記第５の半導体層が充填され、前記隙間を介して前記第５の半導体層と前記第６の半導体層が電気的に接続されることを特徴とする請求項１記載の電力用半導体装置。
【請求項３】
前記電流狭窄体は、前記第６の半導体層に隣接することを特徴とする請求項１又は２に記載の電力用半導体装置。
【請求項４】
前記電流狭窄体は、前記第６の半導体層と前記第５の半導体層を介して離間していることを特徴とする請求項１又は２に記載の電力用半導体装置。
【請求項５】
前記電流狭窄体は、前記第１の半導体層と前記第５の半導体層を介して離間していることを特徴とする請求項１〜４のいずれか１つに記載の電力用半導体装置。
【請求項６】
前記第５の半導体層の正味の第２導電形不純物の濃度は、前記第１の半導体層の正味の第１導電形の不純物の濃度よりも高いことを特徴とする請求項１〜５のいずれか１つに記載の電力用半導体装置。
【請求項７】
前記電流狭窄体は、絶縁膜であることを特徴とする請求項１〜６のいずれか１つに記載の電力用半導体装置。
【請求項８】
前記絶縁膜は、シリコン酸化膜又はシリコン窒化膜であることを特徴とする請求項７記載の電力用半導体装置。
【請求項９】
前記電流狭窄体は、空洞であることを特徴とする請求項１〜６のいずれか１つに記載の電力用半導体装置。
【請求項１０】
前記第４の半導体層と隣接し、前記第４の半導体層の表面から前記第３の半導体層を貫通し、前記第２の半導体層中に達するトレンチが形成され、
前記ゲート電極は、前記ゲート絶縁膜を介して前記トレンチ内に設けられたことを特徴とする請求項１〜９のいずれか１つに記載の電力用半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、電力用機器に用いられる電力用半導体装置に関する。
【背景技術】
【０００２】
インバータ等の電力用機器内のスイッチング素子に用いられるＩＧＢＴ（Insulated Gate Bipolar Transistor）、及びＩＥＧＴ（Injecteion Enhanced Gate Transistor）等（以下、ＩＧＢＴ等））の電力用半導体装置には、オン状態での消費電力の低減及びターンオフ損失の低減が求められる。ターンオフ損失は、ターンオフ時にベース層中に蓄積されたキャリアが排出される際に消費される電力である。ベース層へのキャリア注入量を低減することが、ターンオフ損失を低減するためには効果的である。ｐ＋形コレクタ層のｐ形不純物濃度を低減することが、ベース層へのキャリア注入量を低減するために効果的である。しかしながら、ｐ＋形コレクタ層のｐ形不純物濃度の低減は、コレクタ層の抵抗（又はオン電圧）を増大させ、オン状態での消費電力を増大させる。従って、オン状態での消費電力低減とターンオフ損失の低減は、トレードオフの関係にある。ベース層へのキャリアが低注入形で、オン抵抗（コレクタ層の抵抗）が低いＩＧＢＴ等が望まれる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００６−２２８９６１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
オン抵抗が低くターンオフ損失が小さい電力用半導体装置を提供する。
【課題を解決するための手段】
【０００５】
実施形態の半導体装置は、第１導電形の第１の半導体層と、第１導電形の第２の半導体層と、第２導電形の第３の半導体層と、第１導電形の第４の半導体層と、ゲート絶縁膜と、ゲート電極と、層間絶縁膜と、第２導電形の第５の半導体層と、第２導電形の第６の半導体層と、絶縁性の電流狭窄体と、第１の電極と、第２の電極と、を備える。第２の半導体層は、第１の半導体層の上に設けられ、第１の半導体層の第１導電形の不純物濃度より低い濃度の第１導電形の不純物を有する。第３の半導体層は、第２の半導体層の第１の半導体層とは反対側の表面に形成される。第４の半導体層は、第３の半導体層の第１の半導体層とは反対側の表面に形成され、第２の半導体層の第１導電形の不純物濃度より高い濃度の第１導電形の不純物を有する。ゲート絶縁膜は、第２の半導体層、第３の半導体層、及び第４の半導体層に接して設けられる。ゲート電極は、ゲート絶縁膜を介して、第２の半導体層、第３の半導体層、及び第４の半導体層に対向して設けられる。層間絶縁膜は、ゲート電極上に設けられ、ゲート絶縁膜とともにゲート電極を覆う。第５半導体層は、第１の半導体層の第２の半導体層とは反対側の表面上に設けられる。第６の半導体層は、第５の半導体層の第１の半導体層とは反対側の表面上に設けられ、第５の半導体層の第２導電形の不純物濃度より高い濃度の第２導電形不純物を有する。電流狭窄体は、第５の半導体層内に設けられ、第５の半導体層の表面と平行な平面とその平面内に設けられた隙間を有する。第１の電極は、第６の半導体に電気的に接続される。第２の電極は、第３の半導体層と第４の半導体層とに電気的に接続される。
【図面の簡単な説明】
【０００６】
【図１】第１の実施形態に係る半導体装置の要部断面図。
【図２】第２の実施形態に係る半導体装置の要部断面図。
【発明を実施するための形態】
【０００７】
以下、本発明の実施形態について図を参照しながら説明する。実施例中の説明で使用する図は、説明を容易にするための模式的なものであり、図中の各要素の形状、寸法、大小関係などは、実際の実施においては必ずしも図に示されたとおりとは限らず、本発明の効果が得られる範囲内で適宜変更可能である。半導体材料はシリコンを一例に説明する。第１導電形及び第２導電形は、それぞれ、ｎ形及びｐ形の場合で説明する。ｎ−形、ｎ形、及びｎ＋形が用いられる場合は、その不純物濃度に、ｎ−＜ｎ＜ｎ＋の関係があるものとする。ｐ−形、ｐ形、及びｐ＋形に関しても同様である。なお、例えば、単にｐ形不純物の濃度という場合は、半導体層中に含まれる実際のｐ形不純物の濃度を意味し、正味のｐ形不純物の濃度という場合は、半導体層中に含まれるｎ形不純物との補償後の濃度を意味するものとする。ｎ形不純物の濃度と正味のｎ形不純物の濃度に関しても同様である。各実施形態は、電力用半導体装置として、ＩＧＢＴ（Insulated Gate Bipolar Transistor）を例に説明するが、これらの実施形態は、ＩＥＧＴ（Injection Enhanced Gate Transistor）等の半導体装置に関しても同様に適用することが可能である。
【０００８】
（第１の実施の形態）
第１の実施の形態について、図１を用いて説明する。図１は、第１の実施形態に係る電力用半導体装置であるＩＧＢＴ１００の要部断面図である。図１に示したように、本実施形態に係るＩＧＢＴ１００は、ｎ＋形（第１導電形）バッファ層（第１の半導体層）１と、ｎ−形ベース層（第２の半導体層）２と、ｐ形（第２導電形）ベース層（第３の半導体層）３と、ｎ＋形エミッタ層（第４の半導体層）４と、ゲート絶縁膜６と、ゲート電極７と、層間絶縁膜８と、ｐ−形第１コレクタ層（第５の半導体層）９と、ｐ＋形第２コレクタ層（第６の半導体層）１０と、絶縁性の電流狭窄体１１と、コレクタ電極（第１の電極）１２と、エミッタ電極（第２の電極）１３と、を備える。ｎ＋形バッファ層１、ｎ−形ベース層２、ｐ形ベース層３、ｎ＋形エミッタ層４、ｐ−形第１コレクタ層、及びｐ＋形第２コレクタ層（第６の半導体層）は、シリコンである場合を例に説明する。
【０００９】
ｎ＋形バッファ層１は、例えば膜厚が約１０μｍであり、ｎ形不純物濃度が１０１５〜１０１６ｃｍ−３である。ｎ−形ベース層２は、ｎ＋形バッファ層１の上に設けられ、ｎ＋形バッファ層１のｎ形不純物の濃度よりも低い濃度のｎ形不純物を有する。例えば、ｎ−形ベース層２の膜厚が約３０μｍであり、ｎ形不純物濃度が１０１３〜１０１４ｃｍ−３である。ｐ形ベース層３は、ｎ−形ベース層２のｎ＋形バッファ層１とは反対側の表面に形成される。ｐ形ベース層３の膜厚は数μｍであり、ｐ形不純物の濃度は１０１６〜１０１７ｃｍ−３である。ｎ＋形エミッタ層４は、ｐ形ベース層のｎ＋形バッファ層１とは反対側の表面に形成され、ｎ−形ベース層２のｎ形不純物濃度より高い濃度のｎ形不純物を有する。ｎ＋形エミッタ層２の膜厚は、約１μｍであり、ｎ形不純物の濃度は１０１９〜１０２０ｃｍ−３である。
【００１０】
トレンチ５が、ｎ＋形エミッタ層４と隣接し、ｎ＋形エミッタ層４の表面からｐ形ベース層を貫通し、ｎ−形ベース層２中に達するように設けられる。ゲート絶縁膜６は、トレンチ５の内面全体（側壁及び底面の全体）を覆うように設けられる。ゲート絶縁膜６は、例えば熱酸化により形成されたシリコン酸化膜とすることができるが、ＣＶＤ等で形成されたシリコン酸化膜とすることも可能である。また、シリコン酸化膜の代わりに、シリコン窒化膜やその他の誘電体材料を用いることも可能である。ゲート電極７は、ゲート絶縁膜６を介してトレンチ５内に設けられる。ゲート電極７は、ｎ形にドープされたポリシリコンとすることができる。層間絶縁膜８は、ゲート電極７の上端部を覆いゲート絶縁膜６と接続されるように設けられる。層間絶縁膜８は、ゲート絶縁膜同様に、熱酸化又はＣＶＤにより形成されたシリコン酸化膜とすることができる。ゲート電極７は、層間絶縁膜８に設けられた図示しない開口部からトレンチ５外部のゲート配線層に引き出される部分を除いて、ゲート絶縁膜６及び層間絶縁膜８に囲まれることによりトレンチの外部から絶縁される。
【００１１】
ｐ−形第１コレクタ層９は、ｎ＋形バッファ層１のｎ−形ベース層２とは反対側の表面上に設けられ、ｐ形ベース層３のｐ形不純物濃度よりも低いｐ形不純物を有する。ｐ−形第１コレクタ層９は、例えば膜厚が数μｍであり、ｐ形不純物の濃度が１０１５〜１０１６ｃｍ−３である。ここで、ｐ−形第１コレクタ層９の正味のｐ形不純物濃度は、ｎ＋形バッファ層１の正味のｎ形不純物濃度よりも高くなるように設定されることが望ましい。このようにｐ−形第１コレクタ層の不純物濃度が設定されると、ターンオフ時のｐ−形第１コレクタ層９からｎ＋形バッファ層１への正孔の排出がされやすくなるので、ターンオフ損失が低減される。ｐ＋形第２コレクタ層１０は、ｐ−形第１コレクタ層９のｎ＋形バッファ層１とは反対側の表面上に設けられ、ｐ−形第１コレクタ層９のｐ形不純物濃度よりも高い濃度のｐ形不純物を有する。ｐ＋形第２コレクタ層１０のｐ形不純物濃度は、例えば、１０１９〜１０２０ｃｍ−３である。
【００１２】
電流狭窄体１１は、ｐ−形第１コレクタ層９内に設けられ、ｐ−形第１のコレクタ層９の上記表面と平行な平面及びその平面内に設けられた隙間１１Ａを有する。電流狭窄体１１は、ｐ−形第１コレクタ層９の上記表面に垂直な方向（積層方向）に電流を通さないための十分な絶縁性を有する。電流狭窄体１１は、例えば、シリコン酸化膜、又はシリコン窒化膜等の絶縁膜とすることができる。電流狭窄体１１の隙間１１Ａには、ｐ−形第１コレクタ層９が充填される。電流狭窄体１１は、ｐ＋形第２コレクタ層１０と隣接しており、ｐ−形第１のコレクタ層９を介してｎ＋形バッファ層１と離間する。
【００１３】
電流狭窄体１１が、シリコン酸化膜又はシリコン窒化膜の場合、例えば、以下のようにして電流狭窄体が形成可能である。ｐ＋形第２コレクタ層の上にｐ−形第１コレクタ層をエピタキシャル成長後、ｐ−形第１コレクタ層のｐ＋形第２コレクタ層とは反対側の表面から、ｐ−形第１コレクタ層中のｐ＋形第２コレクタ層と隣接する部分に、酸素イオン又は窒素イオンを所定のマスクを用いてイオン注入し、その後熱処理を実施することで、シリコン酸化膜又はシリコン窒化膜の電流狭窄体１１が形成可能である。
【００１４】
コレクタ電極１２は、ｐ＋形第２コレクタ層と電気的に接続される。エミッタ電極１３は、ｎ＋形エミッタ層４とｐ形ベース層３とに電気的に接続される。図１では、エミッタ電極１３は、ゲート電極７上に形成されず、ｎ＋形エミッタ層４とｐ形ベース層上にだけ形成された図となっているが、これはあくまでも一例である。エミッタ電極１３は、ゲート電極７上を層間絶縁膜８を介して跨った構造とすることも勿論可能である。また、エミッタ電極１３は、ｐ形ベース層よりもｐ形不純物濃度が高い図示しないｐ＋形コレクタ層を間に介して、ｐ形ベース層３と電気的に接続されることも勿論可能である。
【００１５】
次に、本実施形態に係るＩＧＢＴ１００の動作について説明する。エミッタ電極１３に対してコレクタ電極１２に正の電圧を印加した状態で、エミッタ電極１３に対してゲート電極７に閾値を超える電圧を印加すると、ｐ形ベース層３のゲート絶縁膜６と隣接する部分に反転分布によるチャネル層が形成される。このチャネル層を介して、エミッタ電極１３から、ｎ＋形エミッタ層４、及びチャネル層を介してｎ−形ベース層２中に電子が供給される。この電子に見合った量の正孔が、コレクタ電極１２から、ｐ＋形第２コレクタ層１０、ｐ−形第１コレクタ層９、及びｎ＋形バッファ層１を介して、ｎ−形ベース層２に供給される。この電子と正孔がｎ−形ベース層２に蓄積されることにより、伝導度変調が発生してオン抵抗が激減し、ＩＧＢＴ１００がオン状態になる。
【００１６】
ゲート電極７に印加された電圧を閾値以下にすることにより、上記チャネル層が消失することで、ｎ−形ベース層２中への電子と正孔の供給が絶たれ、ＩＧＢＴはオン状態からオフ状態に切り替わる。このとき、ｎ−形ベース層中に蓄積されていた過剰の電子と正孔がそれぞれ、コレクタ電極及びエミッタ電極に向かって流れ続けるので、残留電流として電流がしばらく流れ続ける。この残留電流により、ターンオフ損失が発生する。このターンオフ損失を低減するためには、ｐ＋形第２コレクタ層１０からｎ−形ベース層２への正孔の注入を抑制することが効果的である。その１つの手段としてｐ＋形第２コレクタ層１２のｐ形不純物濃度を低くすることが考えられるが、これは、ｐ＋形第２コレクタ層中でのコレクタ抵抗の増大をもたらし、ＩＧＢＴ１００のオン抵抗の増大をもたらす。
【００１７】
本実施形態に係るＩＧＢＴ１００は、ｐ−形第１コレクタ層内に積層方向に電流を遮断する電流狭窄体１１を有し、電流狭窄体１１は、ｐ−形第１コレクタ層９の上記表面と平行な平面及びその平面内に設けられた隙間１１Ａを有する。隙間１１Ａには、ｐ−形第１コレクタ層９が充たされている。この隙間１１Ａにおいて、ｐ−形第１コレクタ層９とｐ＋形第２コレクタ層１０とが電気的に接続される。これにより、ｐ＋形第２コレクタ層１０からｐ−形第１コレクタ層へ流れる電流は、電流狭窄体１１により狭窄され、隙間１１Ａの部分に集中させられる。この結果、ｐ−形第１コレクタ層９の電流狭窄体１１の隙間１１Ａの部分では、エミッタ電極１３から供給された電子及びコレクタ電極１２から供給された正孔のキャリア密度が増大するため、キャリアライフタイムが短くなって、電子とホールの再結合が促進される。この電子とホールの再結合により、ｐ＋形第２コレクタ層１０からｎ−形ベース層への正孔の供給量が低減される。従って、本実施形態に係るＩＧＢＴ１００では、ターンオフ損失を増大させることなく、オン抵抗を低減するために、ｐ＋形第２コレクタ層のｐ形不純物の濃度を増大させることが可能となる。
【００１８】
（第２の実施の形態）
次に、第２の実施形態に係る半導体装置２００を、図２を用いて説明する。図２は、第２の実施形態に係る半導体装置であるＩＧＢＴ２００の要部断面図である。なお、第１の実施形態で説明した構成と同じ構成の部分には同じ参照番号又は記号を用いその説明は省略する。第１の実施形態との相異点について主に説明する。
【００１９】
図２に示したように、本実施形態に係るＩＧＢＴ２００は、電流狭窄体１４が空洞になっている点で、第１の実施形態に係るＩＧＢＴ１００と相異する。これ以外は、両者は同じ構造を有する。すなわち、本実施形態に係るＩＧＢＴ２００は、第１の実施形態に係るＩＧＢＴ１００において、電流狭窄体１１の絶縁膜を空洞に置き換えた構造を有する。このような空洞によって形成される電流狭窄体は、例えば、予めｐ−形第１コレクタ層及びｐ＋形第２コレクタ層と比べてエッチングされやすい犠牲層により電流狭窄体を形成しておき、ｐ＋形第２コレクタ層の表面から犠牲層に達する図示しないエッチング用のビアを介して犠牲層をエッチングすることにより形成が可能である。空洞内は、ＩＧＢＴ２００の外部の雰囲気により充たされる。
【００２０】
このような空洞による電流狭窄体１１により電流が隙間１４Ａに集中させられるので、本実施形態に係るＩＧＢＴ２００も、第１の実施形態に係るＩＧＢＴ１００と同様の効果が得られる。
【００２１】
上記それぞれの実施形態では、電流狭窄体１１、１４は、ｐ＋形第２コレクタ層と隣接していたが、ｐ−形第１コレクタ層９を介してｐ＋形第２コレクタ層１０と離間する構造とすることで、さらにコレクタ抵抗を低減でき、オン抵抗が低減可能である。また、ゲート電極がトレンチ型のＩＧＢＴについて説明したが、ゲート電極がプレーナ形のＩＧＢＴについても適用できることは、勿論のことである。
【００２２】
また、ＩＧＢＴ１００、２００は、図１及び図２に示した断面構造を有しておれば、ゲート電極７及び電流狭窄体１１、１４が、ストライプ形状、格子形状、千鳥格子形状（オフセット格子形状）、及び蜂の巣形状などのパターンであってもよい。
【００２３】
また、第１導電形をｎ形、第２導電形をｐ形の場合で各実施形態を説明したが、それぞれｎ形とｐ形とを入れ替えた構造とすることも可能である。
【００２４】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００２５】
１  ｎ＋形バッファ層
２  ｎ−形ベース層
３  ｐ形ベース層
４  ｎ＋形エミッタ層
５  トレンチ
６  ゲート絶縁膜
７  ゲート電極
８  層間絶縁膜
９  ｐ−形コレクタ層
１０  ｐ＋形コレクタ層
１１  絶縁膜
１２  コレクタ電極
１３  エミッタ電極
１４  空洞
１００、２００  ＩＧＢＴ
【図１】
2012204436.tif 000003
【図２】
2012204436.tif 000004