(57)【要約】【課題】従来よりも高効率で消費電力を抑えることが可能な高周波電力増幅器を提供する。【解決手段】ソース接地され、ゲート端子が、信号が入力される入力ノードに接続された入力側トランジスタ１０と、ゲート接地され、ソース端子が、入力側トランジスタ１０のドレイン端子に共通に接続され、且つドレイン端子が、出力信号が出力される出力ノードに接続された複数の出力側トランジスタ２０，３０とを備え、各出力側トランジスタ２０，３０は、それぞれが異なるゲート・ソース間電圧によりバイアスされている構成とする。【選択図】図１
2012147307.tif 000002
【特許請求の範囲】
【請求項１】
ソース接地又はエミッタ接地され、ゲート端子又はベース端子が、入力信号が入力される入力ノードに接続された入力側トランジスタと、
ゲート接地又はベース接地され、前記入力側トランジスタのドレイン端子又はコレクタ端子と出力信号が出力される出力ノードとの間に、チャネルが並列となるように接続された複数の出力側トランジスタと、を備え、
前記各出力側トランジスタは、それぞれが異なるゲート・ソース間電圧又はベース・エミッタ間電圧によりバイアスされていることを特徴とする高周波電力増幅器。
【請求項２】
前記各出力側トランジスタのそれぞれに対し、当該出力側トランジスタのゲート端子又はベース端子にバイアス電圧を印加する抵抗分圧回路を備え、前記各抵抗分圧回路には、共通の電源電圧が印加されていることを特徴とする請求項１記載の高周波電力増幅器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、主に無線通信機に使用される高周波電力増幅器に関する。
【背景技術】
【０００２】
従来の電力増幅器は、トランジスタ（ＦＥＴ（Field effect Transistor）やバイポーラ・トランジスタ等）を用いて、そのトランジスタのコモン端子を接地し、さらにトランジスタにバイアス電圧を印加し、直流電流を流すことで、トランジスタに利得を持たせ、入力端子から入力される交流信号を増幅している。
【０００３】
図５は、トランジスタとしてＦＥＴを用いた従来の電力増幅器の回路例である。図５において、ＦＥＴ １２０のソース端子は接地されており、ゲート端子が入力端子、ドレイン端子が出力端子である。また、キャパシタ１０１，１０２とインダクタ１０３とで構成される回路１００が、入力インピーダンス整合回路である。キャパシタ１１２，１１３とインダクタ１１１とで構成される回路１１０は、出力インピーダンス整合回路である。
【０００４】
インダクタ１３０は、ＦＥＴ １２０にドレイン電圧を印加し、同時に出力整合回路の一部として働く。また、インダクタ１０５は、ＦＥＴ １２０のゲート電圧を印加し、同時に入力整合回路の一部として働く。端子１４０及び端子１６０は直流電圧端子である。
【０００５】
例えば、無線通信システムがＡＳＫ（Amplitude Shift Keying）等の変調方式を採用している場合、電力増幅器の利得に線形性が求められる。従って、利得の線形性を重視する場合、ＦＥＴ １２０はＡ級にバイアスされる。しかし、一般的に、電力増幅器は無線通信機器のなかで最も消費電力が大きいため、消費電力を抑える（効率を向上させる）ことが求められる。従って、ＦＥＴ １２０はＡＢ級にバイアスされることが多い。
【０００６】
図６は、従来の電力増幅器の他の回路例である。この回路例では、ＦＥＴ ２００，２１０が２段積みされている。このように、２段積みした構造のトランジスタをカスコード接続トランジスタと呼んでいる。ＦＥＴのドレイン・ソース耐圧が高い場合には、図５においてドレイン電圧を高くできるので、十分な電力を取り出すことができる。しかし、ＦＥＴのドレイン・ソース耐圧が低い場合には、図６の回路例のように、ＦＥＴを２段積みにし、ＦＥＴ ２００，２１０のドレイン・ソース間に印加される直流電圧を低下させる手法が一般的に採用されている。ここで、図６において、インダクタ２２０及びキャパシタ２２１からなる回路は、出力側ＦＥＴ ２１０にゲート電圧を印加するための回路であり、図５と同符号を付した回路構成部分は、図５と同目的のために備えられたものである。
【０００７】
図６の回路において、ＦＥＴとして０．１３μｍ ｎＭＯＳＦＥＴを用い、動作周波数が５．８ＧＨｚ、電源電圧として、端子１４０には２．０Ｖ、端子１６０には入力側ＦＥＴ ２００をＡＢ級にバイアスするのに適切な電圧、端子２３０には出力側ＦＥＴ ２１０をＡＢ級にバイアスするのに適切な電圧を印加する。このバイアス電圧の条件に於ける図６の回路の入出力特性を図７に示す。電流増幅器の利得線形性を評価する一般的な性能指数として、利得が小信号時よりも１ｄＢ低下するときの出力電力を用いる。この出力電力はＰ１ｄＢと呼ばれている。図７において、横軸は電力増幅器への入力電力、特性３０１は出力電力、特性３０２は電力付加効率である。本回路では、点ＡがＰ１ｄＢの出力値で１５ｄＢｍ、点ＢはＰ１ｄＢ出力時の電力付加効率で１７％である。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００４−１９４０６３号公報
【特許文献２】特開２００２−３３５１３５号公報
【非特許文献】
【０００９】
【非特許文献１】Michele Vaiana, Giuseppe Gramegna and Mario Paparo, "A Wideband Fully Integrated 0.25μm BiCMOS 5GHz Medium Power Amplifier", IEEE Bipolar/BiCMOS Circuits and Technology, 2004. Proceedings of the 2004 Meeting, 2004年9月, pp.314-317.
【非特許文献２】Jie Weng;   Hella, M., "A 5-GHz SiGe RF-Driven Cascode Power Amplifier", Circuits and Systems, 2006. MWSCAS '06. 49th IEEE International Midwest Symposium on, 2006年8月, pp.285-288.
【発明の概要】
【発明が解決しようとする課題】
【００１０】
しかし、図６の回路では、ＦＥＴ ２００，２０１はＡＢ級にバイアスされているため、電力付加効率は低い。従って、無線通信機器全体の消費電力を抑えることは困難である。
ここで、電力付加効率は次式により計算される。
【００１１】
【数１】
2012147307.tif 000003
【００１２】
無線通信機器の低消費電力化のためには、電力増幅器の高効率化は不可欠である。そこで、本発明の目的は、従来よりも高効率で消費電力を抑えることが可能な高周波電力増幅器を提供することにある。
【課題を解決するための手段】
【００１３】
本発明に係る高周波電力増幅器の第１の構成は、ソース接地又はエミッタ接地され、ゲート端子又はベース端子が、入力信号が入力される入力ノードに接続された入力側トランジスタと、
ゲート接地又はベース接地され、前記入力側トランジスタのドレイン端子又はコレクタ端子と出力信号が出力される出力ノードとの間に、チャネルが並列となるように接続された複数の出力側トランジスタと、を備え、
前記各出力側トランジスタは、それぞれが異なるゲート・ソース間電圧又はベース・エミッタ間電圧によりバイアスされていることを特徴とする。
【００１４】
この構成によれば、出力側トランジスタを、チャネルが並列となるように複数個接続し、それぞれの出力側トランジスタに異なるゲート・ソース間電圧を印加してバイアスしたことにより、各出力側トランジスタは、ソース端子（又はエミッタ端子）に入力される電圧に対してオンする電圧が、それぞれ異なることになる。従って、入力側トランジスタから各出力側トランジスタのソース端子（又はエミッタ端子）に入力される入力電圧が増加するにつれて、各出力側トランジスタは、バイアス電圧が低い順に順次オンしていくため、入力電圧の広範囲の領域に渡って利得の線型性が確保される。また、入力電圧が低いときには、バイアス電圧が低いトランジスタのみがオンされ、他のトランジスタはオフとなるため、全貫通電流が小さくなり、消費電力を抑えることが可能となる。
【００１５】
ここで、入力側トランジスタ及び各出力側トランジスタとしては、電界効果トランジスタ、バイポーラ・トランジスタ、絶縁ゲート・バイポーラ・トランジスタ等の各種トランジスタを使用することができる。また、出力側トランジスタの個数は、複数個（２個以上）であれば、特にその数は限定するものではない。
【００１６】
本発明に係る高周波電力増幅器の第１の構成は、前記第１の構成において、前記各出力側トランジスタのそれぞれに対し、当該出力側トランジスタのゲート端子又はベース端子にバイアス電圧を印加する抵抗分圧回路を備え、前記各抵抗分圧回路には、共通の電源電圧が印加されていることを特徴とする。
【００１７】
この構成により、各出力側トランジスタのゲート又はベースのバイアスを同一の電源により行うことができるので、高周波電力増幅器の小型化が可能となり、また、制御も容易となる。
【発明の効果】
【００１８】
以上のように、本発明によれば、トランジスタをカスコード接続する構造において、後段のトランジスタを複数個のトランジスタに分け、それら後段トランジスタがオンする入力電圧が異なる電圧となるように各後段トランジスタをバイアスすることで、高周波電力増幅器の利得の線形性と電力付加効率の向上を同時に実現することが可能となる。
【図面の簡単な説明】
【００１９】
【図１】本発明の実施例１に係る高周波電力増幅器の回路図である。
【図２】図１の高周波電力増幅器の入出力特性の一例を示す図である。
【図３】本発明の実施例２に係る高周波電力増幅器の回路図である。
【図４】本発明の実施例３に係る高周波電力増幅器の回路図である。
【図５】トランジスタとしてＦＥＴを用いた従来の電力増幅器の回路例である。
【図６】従来の電力増幅器の他の回路例である。
【図７】図６の電力増幅器の入出力特性を示す図である。
【発明を実施するための形態】
【００２０】
以下、本発明を実施するための形態について、図面を参照しながら説明する。
【実施例１】
【００２１】
図１は、本発明の実施例１に係る高周波電力増幅器の回路図である。
【００２２】
図１において、本実施例の高周波電力増幅器は、入力端子１、出力端子２、電源端子６２，６３，６４，１６０、入力側トランジスタ１０、出力側トランジスタ２０，３０、キャパシタ４１，４２，５２，５３，６１，８１、及びインダクタ４３，５１，６０，７０，８０，１５０を備えている。尚、本実施例では入力側トランジスタ１０及び出力側トランジスタ２０，３０としてｎ型ＦＥＴを使用した例を示すが、これらのトランジスタは、バイポーラ・トランジスタ、絶縁ゲート・バイポーラ・トランジスタ（IGBT, Insulated gate bipolar transistor）等であってもよいし、ｐ型を用いて構成してもよい。
【００２３】
キャパシタ４１，４２及びインダクタ４３はＴ字型に接続され入力インピーダンス整合回路４０を構成する。また、インダクタ５１及びキャパシタ５２，５３はＴ字型に接続され出力インピーダンス整合回路５０を構成する。
【００２４】
出力側トランジスタ２０，３０は、チャネルが並列接続されており、入力側トランジスタ１０と出力側トランジスタ２０，３０の並列回路とは、それらのチャネルが接地面と電源端子６３との間に直列に接続されている。
【００２５】
入力側トランジスタ１０は、ソース端子が接地され、ドレイン端子が出力側トランジスタ２０，３０のソース端子に接続され、ゲート端子がインダクタ１５０を介してゲートバイアス用の電源端子１６０に接続されている。また、インダクタ１５０と入力側トランジスタ１０のゲート端子との共通接続ノードである入力ノードは、入力インピーダンス整合回路４０を介して、入力端子１に接続されている。この入力側トランジスタ１０は、ソース接地増幅回路を構成する。
【００２６】
出力側トランジスタ２０は、ドレイン端子がインダクタ７０を介してドレインバイアス用の電源端子６３に接続され、ゲート端子がインダクタ６０を介してゲートバイアス用の電源端子６２に接続されている。出力側トランジスタ２０のゲート端子とインダクタ６０との共通接続ノードは、交流バイパス用（ノイズ除去用）のキャパシタ６１を介して接地されている。この出力側トランジスタ２０は、ゲート接地増幅回路を構成する。
【００２７】
出力側トランジスタ３０は、ドレイン端子がインダクタ７０を介してドレインバイアス用の電源端子６３に接続され、ゲート端子がインダクタ８０を介してゲートバイアス用の電源端子６４に接続されている。出力側トランジスタ３０のゲート端子とインダクタ８０との共通接続ノードは、交流バイパス用（ノイズ除去用）のキャパシタ８１を介して接地されている。この出力側トランジスタ３０は、ゲート接地増幅回路を構成する。
【００２８】
また、出力側トランジスタ２０，３０のドレイン端子の共通接続ノードである出力ノードは、出力インピーダンス整合回路５０を介して、出力端子２に接続されている。
【００２９】
入力側トランジスタ１０及び出力側トランジスタ２０は、それぞれＡＢ級にバイアスされており、出力側トランジスタ３０はＢ級にバイアスされているものとする。
【００３０】
尚、インダクタ７０は出力インピーダンス整合回路５０の一部としても機能し、インダクタ１５０は入力インピーダンス整合回路４０の一部としても機能する。
【００３１】
図１において、図６に示した従来の電力増幅器と異なる点は、カスコード接続された２つのトランジスタのうち、後段の出力側トランジスタが、チャネルが並列接続された２つの出力側トランジスタで置き換えられた点である。ここで、図１の前段の入力側トランジスタ１０が図６の入力側ＦＥＴ ２００に対応し、図１の後段の出力側トランジスタ２０，３０が図６の出力側ＦＥＴ ２１０に対応する。また、図１の入力インピーダンス整合回路４０は、図６の入力インピーダンス整合回路１００に対応し、図１の出力インピーダンス整合回路５０は、図６の出力インピーダンス整合回路１１０に対応し、図１のバイアス電源側のインダクタ１５０，６０，８０は、図６のインダクタ１５０，２２０に対応し、図１のノイズ除去用のキャパシタ６１，８１は、図６のキャパシタ２２１に対応している。
【００３２】
以上のように構成された本実施例の高周波電力増幅器について、以下その動作を説明する。
【００３３】
入力端子１から入力された信号は、入力インピーダンス整合回路４０を通過して入力側トランジスタ１０のゲート端子に入力される。入力側トランジスタ１０は、ＡＢ級にバイアスされているので、利得を有する。入力側トランジスタ１０で増幅された信号は、出力側トランジスタ２０，３０のソース端子に入力される。出力側トランジスタ２０，３０は、ともにゲート接地増幅回路として動作する。
【００３４】
ここで、入力側トランジスタ１０からの出力信号が小さい場合（小電力の場合）、その出力信号の大半は出力側トランジスタ２０に入力される。何故ならば、出力側トランジスタ３０はＢ級にバイアスされているので、大信号が入力されない限りオンせず、直流電流も殆ど流れず、その入力インピーダンスが非常に高いからである。従って、この場合には、出力側トランジスタ３０は利得を有さない。一方、出力側トランジスタ２０はＡＢ級にバイアスされているので、直流電流が流れ、オンしており、その入力インピーダンスは出力側トランジスタ３０に比べて遙かに小さく、利得を有する。
【００３５】
こうして、入力側トランジスタ１０で増幅された信号は、さらに出力側トランジスタ２０で増幅され、出力インピーダンス整合回路５０を通過して、出力端子２から出力される。
【００３６】
一方、入力端子１へ入力される信号の電力が十分に増加した場合、入力側トランジスタ１０の出力電力も大きくなる。従って、Ｂ級バイアスの出力側トランジスタ３０もオンされ、出力側トランジスタ２０と出力側トランジスタ３０の両方から増幅された入力信号が出力されるようになる。
【００３７】
従って、入力電力が小さいときはカスコード接続された入力側トランジスタ１０及び出力側トランジスタ２０が動作しており、入力電力が大きくなると出力側トランジスタ３０もオンするためカスコード接続された入力側トランジスタ１０及び出力側トランジスタ２０，３０の全てが動作する。この場合、カスコード接続の後段の出力側トランジスタのチャネルサイズが増加するため、出力電力を高めることが可能となる。
【００３８】
さらに、カスコード接続の後段の出力側トランジスタ２０，３０のうち、一方の出力側トランジスタ２０はＡＢ級にバイアスされているので効率は高くないが、もう一方の出力側トランジスタ３０はＢ級にバイアスされているので効率は高くなる。従って、高周波電力増幅器全体の効率は、従来の回路（図５，図６）よりも高くすることが可能となる。
【００３９】
図２は、図１の高周波電力増幅器の入出力特性の一例を示す図である。ここで、入力側トランジスタ１０及び出力側トランジスタ２０，３０としては、設計ルール０．１３μｍのｎＭＯＳＦＥＴを使用し、その動作周波数は５．８ＧＨｚとした。また、各直流バイアス電圧は、電源端子６３の電圧は２．０Ｖ、電源端子１６０の電圧は入力側トランジスタ１０をＡＢ級にバイアスするのに適切な電圧、電源端子６２の電圧は出力側トランジスタ２０をＡＢ級にバイアスするのに適切な電圧、電源端子６４の電圧は出力側トランジスタ３０をＢ級にバイアスするのに適切な電圧とした。
【００４０】
図２において、横軸は高周波電力増幅器への入力電力（ｄＢｍ）を表し、左縦軸は高周波電力増幅器の出力電力（ｄＢｍ）、右縦軸は高周波電力増幅器の電流億付加効率（％）を表す。特性４０１は、入力電力に対する出力電力の変化特性、特性４０２は、入力電力に対する電力付加効率の変化特性である。本回路では、点ＣがＰ１ｄＢの出力値であり１７ｄＢｍである。また、点ＤはＰ１ｄＢｍ出力時の電力付加効率であり３３％である。
【００４１】
図２の特性を従来例の図６の特性と比較すると、出力電力、電力付加効率がともに向上しているのを確認することができる。従って、図１に示した本実施例の高周波電力増幅器によれば、従来の電力増幅器よりも高出力で高効率の電力増幅器を実現することができ、無線通信機器の低消費電力化に有効であることが分かる。
【００４２】
尚、本実施例において、入力側トランジスタ１０はＡＢ級にバイスすることとしたが、入力側トランジスタ１０はＡ級にバイアスするように構成してもよい。
【実施例２】
【００４３】
図３は、本発明の実施例２に係る高周波電力増幅器の回路図である。図３において、図１と同様の構成部分については、同符号を付している。
【００４４】
本実施例の高周波電力増幅器は、入力端子１、出力端子２、入力側トランジスタ１０、出力側トランジスタ２０，３０，３５、キャパシタ４１，４２，５２，５３，６１，８１，８２、インダクタ４３，５１，７０、抵抗６６，８３，８４，８５及び電源端子６２，６３，６４，６５，１６０を備えている。図３の回路は図１の回路と異なる点は、インダクタ６０，８０，１５０をそれぞれ抵抗６６，８３，８５で置き換えた点、及び、２段積みのカスコード接続されたトランジスタにおいてその後段の出力側トランジスタを３個とし、カスコード接続の後段に新たなベース接地増幅回路（出力側トランジスタ３５，抵抗８４及びキャパシタ８２）を備えた点である。
【００４５】
ここで、出力側トランジスタ２０はＡＢ級、出力側トランジスタ３０はＢ級、出力側トランジスタ３５はＣ級にバイアスされており、出力側トランジスタ３０よりもさらに高い入力電圧においてオンするものとする。
【００４６】
このように、本実施例においては、カスコード接続の後段の並列接続した出力側トランジスタを２個よりも増やし、各出力側トランジスタのバイアス条件を、ノーマリーオン（Ａ級又はＡＢ級）からノーマリーオフ（Ｂ級、Ｃ級）に分けることで、後段の出力側トランジスタが入力電力の増加とともに順々にオンしていくため、利得の線型性領域をさらに拡大し、さらに高出力で高効率を図ることが可能である。
【００４７】
また、各出力側トランジスタのベースバイアス電圧印加回路に、抵抗８５，６６，８３，８４を使用することができる。
【００４８】
尚、本実施例では、カスコード接続の後段の出力側トランジスタが３個の場合の例を示したが、本発明では、同様の構成により、後段の出力側トランジスタの個数を４個以上とすることもできる。
【実施例３】
【００４９】
図４は、本発明の実施例３に係る高周波電力増幅器の回路図である。図４において、図３と同様の構成部分については、同符号を付している。
【００５０】
本実施例の高周波電力増幅器は、入力端子１、出力端子２、入力側トランジスタ１０、出力側トランジスタ２０，３０，３５、キャパシタ４１，４２，５２，５３，６１，８１，８２、インダクタ４３，５１，７０、抵抗６６，８３，８４，８５，９１，９２，９３及び電源端子６３，９０，１６０を備えている。図４の回路は図３の回路と異なる点は、
カスコード接続の後段の出力側トランジスタ２０，３０，３５の各ゲート端子に接続された抵抗６６，８３，８４の電源側端子が共通の電源端子９０に接続された点である。出力側トランジスタ２０，３０，３５の各ゲート電圧は、それぞれ分圧抵抗９９，９１、分圧抵抗８３，９２、分圧抵抗８４，９３によって定まる。従って、後段の出力側トランジスタ２０，３０，３５の各ゲート端子を単一の電源端子９０によりバイアスすることができるので、高周波電力増幅器の小型化が可能となり、また、制御も容易となる。
【符号の説明】
【００５１】
１  入力端子
２  出力端子
１０  入力側トランジスタ（ＦＥＴ）
２０，３０，３５  出力側トランジスタ（ＦＥＴ）
４０  入力インピーダンス整合回路
５０  出力インピーダンス整合回路
４１，４２，５２，５３，６１，８１  キャパシタ
４３，５１，６０，７０，８０，８５  インダクタ
６２，６３，６４，９０，１６０  電源端子
６６，８３，８４，８５，９１，９２，９３  抵抗
２００，２１０  トランジスタ（ＦＥＴ）
１００  入力インピーダンス整合回路
１１０  出力インピーダンス整合回路
１０１，１０２，１１２，１１３，２２１  キャパシタ
１０３，１１１，１３０，１５０，２２０  インダクタ
１４０，１６０，２３０  電源端子
【図１】
2012147307.tif 000004
【図２】
2012147307.tif 000005
【図３】
2012147307.tif 000006
【図４】
2012147307.tif 000007
【図５】
2012147307.tif 000008
【図６】
2012147307.tif 000009
【図７】
2012147307.tif 000010