(57)【要約】【課題】様々なノイズのパターンを半導体装置に印加してノイズテストを行うことにより、効率よく、高精度にノイズ耐性の低い半導体装置を出荷前に選別する。【解決手段】半導体試験装置２は、出力端子ＰＩＮ３から制御信号を出力してスイッチ５をＯＮとし、静電容量素子７が半導体装置ＤＵＴの電源端子に接続された状態にするとともに、出力端子ＰＩＮ１からノイズ用電圧を出力する。続いて、半導体試験装置２が半導体装置ＤＵＴに電源投入するタイミングと略同時に、出力端子ＰＩＮ２から制御信号を出力してスイッチ６をＯＮさせ、ノイズ用電圧を静電容量素子７に印加し、このノイズ用電圧の電圧立ち上がり時の過渡電流が静電容量素子７に流れ込んでスパイク状のノイズが発生し、半導体装置ＤＵＴの電源端子にノイズが印加される。半導体装置ＤＵＴにノイズが印加された後、半導体試験装置２は、半導体装置ＤＵＴが正常に動作しているか否かを確認する。【選択図】図２
2012068220.tif 000002
【特許請求の範囲】
【請求項１】
半導体装置をテストするテスト用のプログラムであるテストプログラムに基づいて、前記半導体装置の電気的特性をテストする半導体試験装置と、
前記半導体試験装置から入出力されるテスト信号を、搭載された被測定デバイスとなる複数の前記半導体装置に伝達するインタフェースとなるデバイスインタフェースボードと、
前記半導体試験装置から出力される制御信号に基づいて、前記半導体装置のノイズ耐性をテストするノイズを生成し、前記デバイスインタフェースボードに搭載された前記半導体装置の電源端子、またはＩ／Ｏ端子に前記ノイズを印加するノイズ発生回路とを有したことを特徴とするテストシステム。
【請求項２】
請求項１記載のテストシステムにおいて、
前記ノイズ発生回路は、
前記デバイスインタフェースボードに設けられていることを特徴とするテストシステム。
【請求項３】
請求項１または２記載のテストシステムにおいて、
前記ノイズ発生回路は、
前記半導体試験装置から出力される第１の制御信号に基づいて、前記半導体装置の電源端子、または前記半導体装置のＩ／Ｏ端子に前記ノイズを印加するタイミングを制御する第１のスイッチと、
前記半導体装置の電源端子、または前記半導体装置のＩ／Ｏ端子とコンデンサ結合する静電容量素子と、
前記静電容量素子と基準電位との間に接続され、前記静電容量素子に注入する電流を制御する抵抗素子と、
前記静電容量素子に注入する電流を発生させる前記半導体試験装置から出力されるノイズ用電圧の印加タイミングを、前記半導体試験装置から出力される第２の制御信号に基づいて制御する第２のスイッチとを有することを特徴とするテストシステム。
【請求項４】
請求項３記載のテストシステムにおいて、
前記半導体試験装置は、
前記半導体装置の電源端子に動作電圧が投入されると略同時に、前記第１の制御信号を出力して前記第１のスイッチを導通状態とし、前記半導体装置の電源端子、または前記半導体装置のＩ／Ｏ端子に前記ノイズが印加されるように制御することを特徴とするテストシステム。
【請求項５】
請求項３記載のテストシステムにおいて、
前記ノイズ発生回路は、
前記半導体試験装置から出力される第２の制御信号に基づいて、前記第２のスイッチに制御信号を出力する第３のスイッチを有し、
前記第２のスイッチは、
前記第３のスイッチから出力される制御信号に基づいて、前記半導体試験装置から出力されるノイズ用電圧を前記静電容量素子に印加することを特徴とするテストシステム。
【請求項６】
請求項５記載のテストシステムにおいて、
前記半導体試験装置は、
前記半導体装置の電源端子に動作電圧が投入されると略同時に、前記第２の制御信号を出力して前記第３のスイッチから制御信号を出力させ、前記第１のスイッチを導通状態とし、前記半導体装置の電源端子、または前記半導体装置のＩ／Ｏ端子に前記ノイズが印加されるように制御することを特徴とするテストシステム。
【請求項７】
請求項３〜６のいずれか１項に記載のテストシステムにおいて、
前記静電容量素子は、
前記半導体試験装置から出力される第３の制御信号に基づいて、静電容量値が可変する可変静電容量素子からなることを特徴とするテストシステム。
【請求項８】
請求項１または２記載のテストシステムにおいて、
前記ノイズ発生回路は、
前記半導体試験装置から出力される第１の制御信号に基づいて、前記半導体装置の電源端子、または前記半導体装置のＩ／Ｏ端子に前記ノイズを印加するタイミングを制御する第１のスイッチと、
前記半導体装置の電源端子、または前記半導体装置のＩ／Ｏ端子とコンデンサ結合する静電容量素子と、
前記静電容量素子と基準電位との間に接続され、前記静電容量素子に注入する電流を制御する抵抗素子と、
前記静電容量素子に注入する電流を発生させる前記半導体試験装置から出力されるノイズ用電圧の印加タイミングを、前記半導体試験装置から出力される第２の制御信号に基づいて制御する第２のスイッチと、
前記半導体試験装置から出力される第４の制御信号に基づいて、前記静電容量素子に蓄えられた電荷を基準電位に放出する第４のスイッチとを有することを特徴とするテストシステム。
【請求項９】
請求項８記載のテストシステムにおいて、
前記半導体試験装置は、
前記半導体装置の電源端子に動作電圧が投入されると略同時に、前記第１の制御信号を出力して前記第１のスイッチを導通状態とし、前記半導体装置の電源端子、または前記半導体装置のＩ／Ｏ端子に前記ノイズが印加されるように制御し、
前記半導体装置の電源端子、または前記半導体装置のＩ／Ｏ端子に前記ノイズが印加された後、前記第４の制御信号を出力して前記第４のスイッチを導通状態とし、前記半導体装置の電源端子、または前記半導体装置のＩ／Ｏ端子に、前記第１のスイッチが導通状態となった際に発生する前記ノイズと逆位相のノイズを印加することを特徴とするテストシステム。
【請求項１０】
請求項９記載のテストシステムにおいて、
前記ノイズ発生回路は、
前記半導体試験装置から出力される第２の制御信号に基づいて、前記第２のスイッチに制御信号を出力する第３のスイッチと、
前記半導体試験装置から出力される第４の制御信号に基づいて、前記第４のスイッチに制御信号を出力する第５のスイッチとを有し、
前記第２のスイッチは、
前記第３のスイッチから出力される制御信号に基づいて、前記半導体試験装置から出力されるノイズ用電圧を前記静電容量素子に印加し、
前記第４のスイッチは、
前記第５のスイッチから出力される制御信号に基づいて、前記静電容量素子に蓄えられた電荷を基準電位に放出することを特徴とするテストシステム。
【請求項１１】
請求項１０記載のテストシステムにおいて、
前記半導体試験装置は、
前記半導体装置の電源端子に動作電圧が投入されると略同時に、前記第２の制御信号を出力して前記第３のスイッチから制御信号を出力させることにより、前記第１のスイッチを導通状態とし、前記半導体装置の電源端子、または前記半導体装置のＩ／Ｏ端子に前記ノイズが印加されるように制御し、
前記半導体装置の電源端子、または前記半導体装置のＩ／Ｏ端子に前記ノイズが印加された後、前記第４の制御信号を出力して前記第５のスイッチから制御信号を出力させることにより、前記第４のスイッチを導通状態とし、前記半導体装置の電源端子、または前記半導体装置のＩ／Ｏ端子に、前記第１のスイッチが導通状態となった際に発生する前記ノイズと逆位相のノイズを印加することを特徴とするテストシステム。
【請求項１２】
請求項８〜１１のいずれか１項に記載のテストシステムにおいて、
前記静電容量素子は、
前記半導体試験装置から出力される第３の制御信号に基づいて、静電容量値が可変する可変静電容量素子からなることを特徴とするテストシステム。
【請求項１３】
印加させたい様々なノイズを発生するノイズ発生回路が発生したノイズを、半導体装置の電源端子、または入出力端子に印加するテスト工程を有し、
前記半導体装置の電源端子、または入出力端子には、
前記半導体装置の電源端子に、前記半導体装置の動作電圧である動作電源電圧が投入されたと略同時に前記ノイズ発生回路が発生したノイズが印加されることを特徴とする半導体装置の製造方法。
【請求項１４】
請求項１３記載の半導体装置の製造方法において、
前記テスト工程は、
前記半導体装置の電気的特性を検査するファイナルテストにおいて実施されることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の電気的特性のテスト技術に関し、特に、製品出荷前のノイズ耐性テストに有効な技術に関する。
【背景技術】
【０００２】
近年、半導体装置は、消費電力の低減などの要求から動作電圧の低電圧化が進むとともに、安定動作が要求されている。特に、自動車や携帯電話などの携帯機器などに搭載される半導体装置では、動作電圧の低電圧化とともに厳しい動作環境での安定的な動作の要求が高まっている。
【０００３】
半導体装置においては、信頼性を向上させるために、いわゆるファイナルテストが実施される。このファイナルテストは、出荷前の半導体装置の最終動作確認を行う検査であり、搭載された半導体チップが正しく機能するかを確認する電気的特性のテストなどが行われる。
【０００４】
また、この種の半導体装置における信頼性を評価する技術として、たとえば、ノイズを発生させるノイズ発生回路、および評価対象回路を備えた半導体装置があり、ノイズ発生回路が発生したノイズを評価対象回路に入力し、耐ノイズ性を評価するものが知られている（たとえば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００２−２１４３００号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
ところが、上記のような半導体装置のテスト技術では、次のような問題点があることが本発明者により見い出された。
【０００７】
上述したように、半導体装置の動作電圧が低電圧化すると、ノイズレベルの小さなノイズ信号であっても、半導体装置に大きな影響を及ぼす恐れがある。たとえば、動作電圧が５Ｖ程度の半導体装置と動作電圧が３．３Ｖ程度の半導体装置において、同じノイズレベルのノイズ信号が動作電源に印加された場合には、相対的に動作電圧が３．３Ｖ程度の半導体装置の方が、ノイズレベルが大きくなってしまうことになる。
【０００８】
よって、耐ノイズ性能の低い半導体装置が出荷される前に、選別することが重要となり、ファイナルテストなどにおいて、半導体装置のノイズテストを行うことが重要となる。
【０００９】
しかしながら、半導体装置におけるノイズ耐性は、設計時などに考慮されるのみであり、ファイナルテストなどにおいて、低ノイズ性能の低い半導体装置を選別するノイズテストを行うことなどは想定されていない。
【００１０】
よって、製造プロセスなどに起因する何らかの要因で、半導体装置のノイズ耐性が設計値のノイズ耐性レベルよりも下回っていても、その半導体装置は、製品として出荷されてしまうという問題がある。
【００１１】
また、ノイズテストを行うためには、ファイナルテストを行うテストシステムに、半導体装置の各種端子にノイズを印加するテスト用回路などが必要となるが、該テストシステムにはテスト用回路なども想定されておらず、有効なノイズテストを行うことができないという問題がある。
【００１２】
本発明の目的は、様々なノイズのパターンを半導体装置に印加してノイズテストを行うことにより、効率よく、高精度にノイズ耐性の低い半導体装置を出荷前に選別することのできる技術を提供することにある。
【００１３】
本発明の前記ならびにそのほかの目的と新規な特徴については、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１４】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１５】
本発明は、半導体装置をテストするテスト用のプログラムであるテストプログラムに基づいて、半導体装置の電気的特性をテストする半導体試験装置と、該半導体試験装置から入出力されるテスト信号を、搭載された被測定デバイスとなる複数の半導体装置に伝達するインタフェースとなるデバイスインタフェースボードと、半導体試験装置から出力される制御信号に基づいて、半導体装置のノイズ耐性をテストするノイズを生成し、デバイスインタフェースボードに搭載された半導体装置の電源端子、またはＩ／Ｏ端子にノイズを印加するノイズ発生回路とを有した構成からなる。
【００１６】
また、本発明は、ノイズ発生回路が、デバイスインタフェースボードに設けられており、ノイズ発生回路が、半導体試験装置から出力される第１の制御信号に基づいて、半導体装置の電源端子、または半導体装置のＩ／Ｏ端子にノイズを印加するタイミングを制御する第１のスイッチと、半導体装置の電源端子、または半導体装置のＩ／Ｏ端子とコンデンサ結合する静電容量素子と、静電容量素子と基準電位との間に接続され、静電容量素子に注入する電流を制御する抵抗素子と、静電容量素子に注入する電流を発生させる半導体試験装置から出力されるノイズ用電圧の印加タイミングを、半導体試験装置から出力される第２の制御信号に基づいて制御する第２のスイッチとを有するものである。
【００１７】
さらに、本発明は、半導体試験装置が、半導体装置の電源端子に動作電圧が投入されると略同時に、第１の制御信号を出力して第１のスイッチを導通状態とし、半導体装置の電源端子、または半導体装置のＩ／Ｏ端子にノイズが印加されるように制御するものである。
【００１８】
また、本発明は、ノイズ発生回路が、半導体試験装置から出力される第１の制御信号に基づいて、半導体装置の電源端子、または半導体装置のＩ／Ｏ端子にノイズを印加するタイミングを制御する第１のスイッチと、半導体装置の電源端子、または半導体装置のＩ／Ｏ端子とコンデンサ結合する静電容量素子と、静電容量素子と基準電位との間に接続され、静電容量素子に注入する電流を制御する抵抗素子と、静電容量素子に注入する電流を発生させる半導体試験装置から出力されるノイズ用電圧の印加タイミングを、半導体試験装置から出力される第２の制御信号に基づいて制御する第２のスイッチと、半導体試験装置から出力される第４の制御信号に基づいて、静電容量素子に蓄えられた電荷を基準電位に放出する第４のスイッチとを有するものである。
【００１９】
さらに、本発明は、半導体試験装置が、半導体装置の電源端子に動作電圧が投入されると略同時に、第１の制御信号を出力して第１のスイッチを導通状態とし、半導体装置の電源端子、または半導体装置のＩ／Ｏ端子にノイズが印加されるように制御し、半導体装置の電源端子、または半導体装置のＩ／Ｏ端子にノイズが印加された後、第４の制御信号を出力して第４のスイッチを導通状態とし、半導体装置の電源端子、または半導体装置のＩ／Ｏ端子に、第１のスイッチが導通状態となった際に発生するノイズと逆位相のノイズを印加するものである。
【００２０】
さらに、本願のその他の発明の概要を簡単に示す。
【００２１】
本発明は、印加させたい様々なノイズを発生するノイズ発生回路が発生したノイズを、半導体装置の電源端子、または入出力端子に印加するテスト工程を有し、半導体装置の電源端子、または入出力端子には、半導体装置の電源端子に、半導体装置の動作電圧である動作電源電圧が投入されたと略同時にノイズ発生回路が発生したノイズが印加されるものである。
【００２２】
また、本発明は、テスト工程が、半導体装置の電気的特性を検査するファイナルテストにおいて実施されるものである。
【発明の効果】
【００２３】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００２４】
（１）製品出荷前の半導体装置におけるノイズテストを低コストで効率よく、高精度に行うことができる。
【００２５】
（２）また、上記（１）により、顧客先で発生する半導体装置におけるノイズ不具合を大幅に低下させることができ、半導体装置の信頼性を向上させることができる。
【図面の簡単な説明】
【００２６】
【図１】本発明の実施の形態１によるテストシステムにおける構成の一例を示すブロック図である。
【図２】図１のテストシステムに設けられたノイズ発生回路の一例を示す回路図である。
【図３】図２のノイズ発生回路が発生するノイズ耐性テスト時のノイズ印加波形の一例を示す説明図である。
【図４】図２のノイズ発生回路の他の例を示す回路図である。
【図５】本発明の実施の形態２によるノイズ発生回路の一例を示す回路図である。
【図６】図５のノイズ発生回路の他の例を示す回路図である。
【図７】本発明の実施の形態３によるノイズ発生回路の一例を示す回路図である。
【図８】図７のノイズ発生回路の他の例を示す回路図である。
【図９】本発明の実施の形態４によるノイズ発生回路の一例を示す回路図である。
【図１０】図９のノイズ発生回路の他の例を示す回路図である。
【発明を実施するための形態】
【００２７】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００２８】
（実施の形態１）
図１は、本発明の実施の形態１によるテストシステムにおける構成の一例を示すブロック図、図２は、図１のテストシステムに設けられたノイズ発生回路の一例を示す回路図、図３は、図２のノイズ発生回路が発生するノイズ耐性テスト時のノイズ印加波形の一例を示す説明図、図４は、図２のノイズ発生回路の他の例を示す回路図である。
【００２９】
〈発明の概要〉
本発明の第１の概要は、半導体装置（半導体装置ＤＵＴ）をテストするテスト用のプログラムであるテストプログラムに基づいて、前記半導体装置の電気的特性をテストする半導体試験装置（半導体試験装置２）と、前記半導体試験装置から入出力されるテスト信号を、搭載された被測定デバイスとなる複数の半導体装置に伝達するインタフェースボードであるデバイスインタフェースボード（デバイスインタフェースボード３）と、前記半導体試験装置から出力される制御信号に基づいて、前記半導体装置のノイズ耐性をテストするノイズを生成し、前記デバイスインタフェースボードに搭載された前記半導体装置の電源端子、またはＩ／Ｏ端子に前記ノイズを印加するノイズ発生回路（ノイズ発生回路４）とを有した構成からなるものである。
【００３０】
また、本発明の第２の概要は、印加させたい様々なノイズを発生するノイズ発生回路（ノイズ発生回路４）が発生したノイズを、半導体装置（半導体装置ＤＵＴ）の電源端子、または入出力端子に印加するテスト工程を有し、前記半導体装置の電源端子、または入出力端子には、前記半導体装置の電源端子に、前記半導体装置の動作電圧である電源電圧が投入されたと略同時に前記ノイズ発生回路が発生したノイズが印加される。
【００３１】
以下、上記した概要に基づいて、実施の形態を詳細に説明する。
【００３２】
本実施の形態１において、テストシステム１は、図１に示すように、半導体試験装置２、およびデバイスインタフェースボード３から構成されている。このテストシステム１は、被試験品となる半導体装置ＤＵＴのファイナルテストを行うシステムである。
【００３３】
半導体試験装置２は、半導体装置ＤＵＴをテストするテスト用のプログラムであるテストプログラムに基づいて、半導体装置ＤＵＴのファイナルテストを実行する。また、半導体試験装置２には、テストの際に半導体装置ＤＵＴに入力するテストパターンを発生するデータなどが格納されており、このデータに基づいて、各種のテストパターンを生成し、半導体装置ＤＵＴに入力する。
【００３４】
デバイスインタフェースボード３は、半導体試験装置２に接続されている。このデバイスインタフェースボード３の表面には、たとえば、図示しない複数のＩＣソケット（たとえば、６４個程度）が搭載されている。これらＩＣソケットには、被測定デバイスとなる半導体装置ＤＵＴがそれぞれ装着されている。デバイスインタフェースボード３は、半導体試験装置２に入出力されるテスト信号を半導体装置ＤＵＴに伝達するインタフェースボードである。
【００３５】
また、デバイスインタフェースボード３には、半導体試験装置２から出力される制御信号に基づいて、様々なノイズを発生するノイズ発生回路４が搭載されている。
【００３６】
図２は、ノイズ発生回路４の一例を示す回路図である。また、図２では、半導体試験装置２とノイズ発生回路４との接続関係のみを示しており、その他の接続関係については、省略している（以下、図２、図４〜図１０についても同様である）。
【００３７】
ノイズ発生回路４は、図示するように、スイッチ５，６、静電容量素子７、および抵抗８から構成されている。スイッチ５，６は、たとえば、トランジスタなどの半導体スイッチなどからなる。
【００３８】
スイッチ５の一方の接続部には、半導体装置ＤＵＴに設けられた電源端子が接続されている。この電源端子は、半導体装置ＤＵＴの動作電圧である電源電圧Ｖｃｃが供給される外部端子であり、半導体試験装置２の電源端子ＰＩＮＶｃｃから供給される。
【００３９】
スイッチ５の他方の接続部には、静電容量素子７の一方の接続部が接続されており、該静電容量素子７の他方の接続部には、スイッチ６の他方の接続部、ならびに抵抗８の一方の接続部がそれぞれ接続されている。抵抗８の他方の接続部は、基準電位Ｖｓｓ（たとえば、０Ｖ程度）に接続されている。
【００４０】
スイッチ６の一方の接続部には、半導体試験装置２の出力端子ＰＩＮ１が接続されている。出力端子ＰＩＮ１は、ノイズを生成するノイズ用電圧を出力する。また、スイッチ６の制御端子には、半導体試験装置２の出力端子ＰＩＮ２が接続されている。スイッチ５の制御端子には、半導体試験装置２の出力端子ＰＩＮ３が接続されている。
【００４１】
スイッチ５，６は、出力端子ＰＩＮ２，ＰＩＮ３から出力された制御信号に基づいて動作し、たとえば、出力端子ＰＩＮ２からＨｉ信号が出力されると、スイッチ５は、ＯＮ（導通）となり、出力端子ＰＩＮ２からＬｏ信号が出力されるとスイッチ５は、ＯＦＦ（非導通）となる。
【００４２】
スイッチ５は、半導体装置ＤＵＴの電源端子とノイズ発生回路４とを遮断、または接続する。抵抗８は、カップリングコンデンサとして機能する静電容量素子７に注入する電流を制御する。スイッチ６は、静電容量素子７に注入する電流を制御する。
【００４３】
このように、ノイズ発生回路４は、簡単な回路構成によって構成されているので、低コストで容易にノイズ耐性テストを行うことが可能となる。また、半導体試験装置２においても、ノイズ耐性テストを行うに当たり、出力端子を有する構成であれば特別な機能は不要であり、低コストの半導体試験装置で対応が可能となる。
【００４４】
次に、本実施の形態１におけるノイズ発生回路４の動作について説明する。
【００４５】
まず、半導体試験装置２は、出力端子ＰＩＮ３からＨｉ信号の制御信号を出力してスイッチ５をＯＮとし、静電容量素子７が半導体装置ＤＵＴの電源端子（電源ライン）に接続された状態にする。このとき、半導体試験装置２の出力端子ＰＩＮ２からは、Ｌｏ信号の制御信号が出力されており、スイッチ６はＯＦＦとなっている。また、半導体試験装置２の出力端子ＰＩＮ１からは、テストパターンのデータに基づいて生成されたノイズ用電圧が出力されている。
【００４６】
続いて、半導体試験装置２は、出力端子ＰＩＮ２からＨｉ信号の制御信号を出力してスイッチ６をＯＮさせることにより、出力端子ＰＩＮ１から出力されているノイズ用電圧が静電容量素子７に印加され、このノイズ用電圧の電圧立ち上がり時の過渡電流が静電容量素子７に流れ込んでスパイク状のノイズが発生し、半導体装置ＤＵＴの電源端子にノイズが印加されることになる。
【００４７】
半導体装置ＤＵＴの電源端子にノイズが印加された後、半導体試験装置２は、半導体装置ＤＵＴが正常に動作しているか否かを確認するテストパターンを出力し、該テストパターンの応答として期待される信号が入力された際には、ノイズ耐性テストが合格と判定し、期待される信号以外の信号が入力された際には、ノイズ耐性テストが不合格と判定する。
【００４８】
このように、スイッチ６のＯＮタイミングを制御することにより、任意のタイミングにおいてスパイクノイズを発生させることができる。また、半導体装置ＤＵＴの電源端子に印加するノイズの振幅は、半導体試験装置２の出力端子ＰＩＮ１の電圧レベル、あるいは抵抗８の抵抗値を変化させることにより、可変することができる。
【００４９】
さらに、静電容量素子７の静電容量値を調整することによって、半導体装置ＤＵＴの電源端子に印加するノイズの振幅、振動周期を可変することも可能である。たとえば、小さな静電容量値では、ノイズの振幅、振動周期は小さくなり、大きな静電容量値にすると、ノイズの振幅、振動周期は大きくなる。
【００５０】
よって、半導体試験装置２の出力端子ＰＩＮ１の電圧レベル、抵抗８の抵抗値、あるいは静電容量素子７の静電容量値を可変することにより、様々なノイズを半導体装置ＤＵＴに印加することができる。
【００５１】
ここでは、半導体装置ＤＵＴの電源端子にノイズを印加する場合について説明したが、ノイズ発生回路４が発生するノイズは、該電源端子だけでなく、たとえば、半導体装置ＤＵＴの各種の信号や制御信号が入出力される入出力（Ｉ／Ｏ）端子などに印加する構成であってもよい。
【００５２】
図３は、ファイナルテストにおけるノイズ耐性テスト時のノイズ印加波形の一例を示す説明図である。
【００５３】
この場合、半導体装置に動作電圧として供給される電源電圧Ｖｃｃは、５．０Ｖ程度であり、半導体装置には、電源電圧Ｖｃｃが供給されておらず、半導体装置の電源端子は基準電位Ｖｓｓレベルとなっている。
【００５４】
その後、ノイズ発生回路４は、半導体装置の電源端子に電源電圧Ｖｃｃが投入されると略同時のタイミングでノイズを発生させ、半導体装置の電源端子に印加する。ノイズ発生回路４が発生するノイズは、たとえば、ピーク電圧が約１．０Ｖであり、ノイズの発生時間（振幅）は約２０μＳとなっている。
【００５５】
そして、ノイズ発生回路４が発生したノイズがなくなってから、約８００μＳ後には、電源電圧Ｖｃｃが定格電圧である５．０Ｖ程度となる。
【００５６】
このように、電源投入と略同時にノイズを印加することにより、たとえば、半導体装置のリセット動作と重なるようにノイズを印加することが可能となり、半導体装置にとって、より厳しい条件でノイズ耐性のテストを行うことが可能となる。
【００５７】
この図３では、半導体装置への電源投入時にノイズを印加する例について記載したが、前述したように、ノイズ発生回路４のスイッチ６のＯＮタイミングを制御することにより、ノイズは、どのようなタイミングであっても印加することができるので、たとえば、電源投入からある期間が経過した後にノイズを印加（図３の８００μＳの期間）したり、電源電圧Ｖｃｃが定格電圧（５．０Ｖ）となってからノイズを印加（図３の８００μＳ経過後の期間）したりすることができる。
【００５８】
それにより、本実施の形態１によれば、ファイナルテストにおいて、半導体装置ＤＵＴのノイズ耐性テストを行うことができるので、ノイズ耐性テストのコストや工数を低減することができる。
【００５９】
また、ノイズ耐性テストにおいて、様々な振幅、振動周期からなるノイズを、様々なタイミングで半導体装置ＤＵＴに印加することができるので、ノイズ耐性が弱い半導体装置を効率よく高精度に選別することができる。
【００６０】
また、図２のノイズ発生回路４に設けられた静電容量素子７は、静電容量値が固定の値であるが、たとえば、図４に示すように、静電容量値を制御信号によって可変することのできる可変静電容量素子７ａに置き換えることができる。
【００６１】
この場合、可変静電容量素子７ａの制御端子には、半導体試験装置２の出力端子ＰＩＮ４が接続されている。出力端子ＰＩＮ４は、静電容量値を可変する制御信号を出力する。そして、半導体装置ＤＵＴの電源端子に印加するノイズの振幅、振動周期を可変する場合には、出力端子ＰＩＮ４から制御信号を出力して可変静電容量素子７ａの静電容量値を調整する。なお、図４のノイズ発生回路４における動作は、図２と同様である。
【００６２】
これにより、所望の振幅、振動周期を有するノイズを半導体装置ＤＵＴに印加することができる。
【００６３】
（実施の形態２）
図５は、本発明の実施の形態２によるノイズ発生回路の一例を示す回路図、図６は、図５のノイズ発生回路の他の例を示す回路図である。
【００６４】
本実施の形態２において、テストシステム１は、前記実施の形態１の図１と同様に、半導体試験装置２、およびデバイスインタフェースボード３から構成されており、前記実施の形態１と異なる点は、デバイスインタフェースボード３に搭載されたノイズ発生回路４の構成である。
【００６５】
ノイズ発生回路４は、図５に示すように、スイッチ５，６、静電容量素子７、および抵抗８からなる図２の構成に、トランジスタなどの半導体スイッチからなるスイッチ９、および抵抗１０が新たに設けられた構成となっている。
【００６６】
スイッチ９一方の接続部には、電源電圧Ｖｓｐが供給されるように接続されており、該スイッチ９の他方の接続部には、スイッチ６の制御端子、および抵抗１０の一方の接続部がそれぞれ接続されている。
【００６７】
スイッチ９の制御端子には、半導体試験装置２に設けられた出力端子ＰＩＮ２が接続されている。また、抵抗１０の他方の接続部には、基準電位Ｖｓｓが接続されている。その他のノイズ発生回路４における接続構成については、前記実施の形態１の図２のノイズ発生回路４と同様であるので、説明は省略する。
【００６８】
前記実施の形態１で述べたように、半導体装置ＤＵＴに印加するノイズレベルを大きく（たとえば、電源電圧Ｖｃｃよりも高い電圧レベル）したい場合、半導体試験装置２の出力端子ＰＩＮ１から出力されるノイズ用電圧の電圧レベルを大きくすればよい。
【００６９】
出力端子ＰＩＮ１から出力されるノイズ用電圧の電圧レベルが大きくなると、その電圧レベルに見合った耐圧のトランジスタが必要となり、それに伴い、トランジスタのしきい値も高くなってしまう。
【００７０】
しかしながら、半導体試験装置２の出力端子には、出力することのできる電圧レベルが予め決まっており、トランジスタを駆動させるのに十分な電圧を供給することのできない出力端子もある。
【００７１】
よって、半導体試験装置２の出力端子ＰＩＮ２から出力される電圧レベル（たとえば、電源電圧Ｖｃｃ）では、スイッチ６が動作しない恐れがある。そのために、スイッチ９を設け、このスイッチ９を介してスイッチ６がＯＮするのに十分な電源電圧Ｖｓｐを供給する構成とする。
【００７２】
ここでも、ノイズ発生回路４は、簡単な回路構成によって構成されているので、低コストで容易にノイズ耐性テストを行うことができ、半導体試験装置２においても、出力端子を有する構成であれば特別な機能は不要なので、低コストの半導体試験装置で対応することができる。
【００７３】
次に、図５のノイズ発生回路４の動作について説明する。
【００７４】
まず、半導体試験装置２は、出力端子ＰＩＮ３からＨｉ信号の制御信号を出力してスイッチ５をＯＮとし、静電容量素子７が半導体装置ＤＵＴの電源端子に接続された状態にする。このとき、半導体試験装置２の出力端子ＰＩＮ２は、Ｌｏ信号の制御信号が出力されており、スイッチ６，９はＯＦＦとなっている。また、半導体試験装置２の出力端子ＰＩＮ１からは、テストパターンのデータに基づいて生成されたノイズ用電圧が出力されている。
【００７５】
その後、半導体試験装置２は、出力端子ＰＩＮ２からＨｉ信号の制御信号を出力してスイッチ９をＯＮさせる。スイッチ９がＯＮすることにより、スイッチ６の制御端子には、電源電圧Ｖｓｐが供給されて、該スイッチ６がＯＮとなる。
【００７６】
これにより、出力端子ＰＩＮ１から出力されているノイズ用電圧が印加され、ノイズ用電圧の電圧立ち上がり時の過渡電流が静電容量素子７に流れ込みスパイク状のノイズが発生し、半導体装置ＤＵＴの電源端子にノイズが印加されることになる。
【００７７】
続いて、半導体試験装置２は、出力端子ＰＩＮ２をＬｏ信号の制御信号にしてスイッチ９，６をＯＦＦさせる。半導体試験装置２は、半導体装置ＤＵＴが正常に動作しているか否かを確認するテストパターンを出力し、該テストパターンの応答として期待される信号が入力されたか否かによってノイズ耐性テストの合否判定を行う。
【００７８】
このように、スイッチ６を駆動する電源電圧Ｖｓｐを供給するスイッチ９を設けたことにより、半導体試験装置２の出力端子ＰＩＮ１から出力するノイズ用電圧の電圧レベルを大きくしても確実にスイッチ６を動作させることができる。
【００７９】
ここでも、半導体装置ＤＵＴに印加するノイズは、半導体装置ＤＵＴの電源端子だけでなく、半導体装置ＤＵＴの入出力（Ｉ／Ｏ）端子などに印加する構成であってもよい。
【００８０】
また、ノイズの印加するタイミングも、スイッチ６のＯＮタイミングを制御することで、半導体装置ＤＵＴへの電源投入直後、電源投入から電源電圧Ｖｃｃの電圧が安定するまでの期間、あるいは、電源電圧Ｖｃｃが安定した電圧レベルとなった後など、様々なタイミングで印加することができる。
【００８１】
それにより、本実施の形態２では、ファイナルテストにおいて、半導体装置ＤＵＴのノイズ耐性テストを行うことができるので、ノイズ耐性テストのコストや工数を低減することができる。
【００８２】
また、電圧レベルの十分に高い各種のノイズを半導体装置ＤＵＴに印加することができるので、ノイズ耐性テストをより高精度に行うことができる。
【００８３】
さらに、図５のノイズ発生回路４に設けられた静電容量素子７は、図６に示すように、静電容量値を制御信号によって可変することのできる可変静電容量素子７ａに置き換えることができる。
【００８４】
この場合、可変静電容量素子７ａの制御端子には、半導体試験装置２に設けられた出力端子ＰＩＮ４が接続されている。出力端子ＰＩＮ４は、静電容量値を可変する制御信号を出力する。
【００８５】
そして、半導体装置ＤＵＴの電源電圧用端子に印加するノイズの振幅、振動周期を可変する場合には、出力端子ＰＩＮ４から制御信号を出力して可変静電容量素子７ａの静電容量値を調整する。なお、図６のノイズ発生回路４における動作は、図２と同様である。
【００８６】
これにより、所望の振幅、振動周期を有するノイズを半導体装置ＤＵＴに印加することができる。
【００８７】
（実施の形態３）
図７は、本発明の実施の形態３によるノイズ発生回路の一例を示す回路図、図８は、図７のノイズ発生回路の他の例を示す回路図である。
【００８８】
本実施の形態３において、テストシステム１は、前記実施の形態１の図１と同様に、半導体試験装置２、およびデバイスインタフェースボード３から構成されており、前記実施の形態１と異なる点は、デバイスインタフェースボード３に搭載されたノイズ発生回路４の構成である。
【００８９】
ノイズ発生回路４は、図７に示すように、スイッチ５，６、静電容量素子７、および抵抗８からなる図２の構成にスイッチ１１が新たに設けられた構成となっている。このスイッチ１１は、たとえば、トランジスタなどの半導体スイッチなどからなり、静電容量素子７に充電されている電荷を放電するためのスイッチとして作用する。
【００９０】
スイッチ１１の一方の接続部には、スイッチ６の他方の接続部と静電容量素子７の他方の接続部とが接続されており、該スイッチ１１の他方の接続部には、基準電位Ｖｓｓが接続されている。
【００９１】
また、スイッチ１１の制御端子には、半導体試験装置２に設けられた出力端子ＰＩＮ５が接続されている。スイッチ１１は、出力端子ＰＩＮ５から出力される制御信号に基づいて動作し、たとえば、出力端子ＰＩＮ５からＨｉ信号が出力されると、スイッチ１１は、ＯＮ（導通）となり、出力端子ＰＩＮ５からＬｏ信号が出力されるとスイッチ１１は、ＯＦＦ（非導通）となる。
【００９２】
また、その他のノイズ発生回路４における接続構成については、前記実施の形態１の図２のノイズ発生回路４と同様であるので、説明は省略する。
【００９３】
ここでも、ノイズ発生回路４は、簡単な回路構成によって構成されているので、低コストで容易にノイズ耐性テストを行うことができ、半導体試験装置２においても、出力端子を有する構成であれば特別な機能は不要なので、低コストの半導体試験装置で対応することができる。
【００９４】
次に、図７のノイズ発生回路４の動作について説明する。
【００９５】
まず、半導体試験装置２は、出力端子ＰＩＮ３からＨｉ信号の制御信号を出力してスイッチ５をＯＮし、静電容量素子７が電源ラインに接続された状態にする。このとき、半導体試験装置２の出力端子ＰＩＮ２，ＰＩＮ５からは、Ｌｏ信号の制御信号がそれぞれ出力されており、スイッチ６，１１はＯＦＦとなっている。また、半導体試験装置２の出力端子ＰＩＮ１からは、テストパターンのデータに基づいて生成されたノイズ用電圧が出力されている。
【００９６】
その後、半導体試験装置２は、出力端子ＰＩＮ２からＨｉ信号の制御信号を出力してスイッチ６をＯＮさせることにより、出力端子ＰＩＮ１から出力されているノイズ用電圧が印加され、ノイズ用電圧の電圧立ち上がり時の過渡電流が静電容量素子７に流れ込みスパイク状のノイズが発生し、半導体装置ＤＵＴの電源ライン（電源端子）にノイズが印加されることになる。
【００９７】
続いて、半導体試験装置２は、出力端子ＰＩＮ２をＬｏ信号の制御信号としてスイッチ６をＯＦＦさせた後、出力端子ＰＩＮ５からＨｉ信号の制御信号を出力し、スイッチ１１をＯＮさせる。
【００９８】
スイッチ１１がＯＮすることにより、静電容量素子７に充電されていた電荷が基準電位Ｖｓｓ側に引き抜かれることで過渡電流が発生し、半導体装置ＤＵＴの電源ライン（電源端子）にスイッチ６がＯＮした際に発生するノイズと逆位相のノイズが印加される。その後、半導体試験装置２は、出力端子ＰＩＮ５から出力される制御信号をＬｏ信号にしてスイッチ１１をＯＦＦさせる。
【００９９】
続いて、半導体試験装置２は、半導体装置ＤＵＴが正常に動作しているか否かを確認するテストパターンを出力し、該テストパターンの応答として期待される信号が入力されたか否かによってノイズ耐性テストの合否判定を行う。
【０１００】
このように、静電容量素子７と基準電位Ｖｓｓとの間に接続されるスイッチ１１を新たに設けたことにより、スイッチ６を用いて発生させたノイズの位相とは逆の位相のノイズを発生させて半導体装置ＤＵＴに印加することができる。
【０１０１】
ここでも、半導体装置ＤＵＴに印加するノイズは、半導体装置ＤＵＴの電源電圧用端子だけでなく、半導体装置ＤＵＴの入出力（Ｉ／Ｏ）端子や制御信号などが入力される制御端子などに印加する構成であってもよい。
【０１０２】
また、ノイズの印加するタイミングも、スイッチ６，１１のＯＮタイミングを制御することで、半導体装置ＤＵＴへの電源投入直後、電源投入から電源電圧Ｖｃｃの電圧が安定するまでの期間、あるいは、電源電圧Ｖｃｃが安定した電圧レベルとなった後など、様々なタイミングで印加することができる。
【０１０３】
それにより、本実施の形態３においても、ファイナルテストにおいて、半導体装置ＤＵＴのノイズ耐性テストを行うことができるので、ノイズ耐性テストのコストや工数を低減することができる。
【０１０４】
また、位相の異なるノイズを半導体装置ＤＵＴに印加することができるので、該半導体装置ＤＵＴのノイズ耐性テストをより高精度に行うことができる。
【０１０５】
この場合も、図７の静電容量素子７は、図８に示すように、静電容量値を制御信号によって可変することのできる可変静電容量素子７ａに置き換えることができる。可変静電容量素子７ａの制御端子には、半導体試験装置２の出力端子ＰＩＮ４が接続されている。
【０１０６】
そして、出力端子ＰＩＮ４から出力される制御信号に基づいて、可変静電容量素子７ａの静電容量値を調整し、半導体装置ＤＵＴの電源電圧用端子に印加するノイズの振幅、振動周期を可変する。
【０１０７】
これにより、所望の振幅、振動周期を有するノイズを半導体装置ＤＵＴに印加することができる。
【０１０８】
（実施の形態４）
図９は、本発明の実施の形態４によるノイズ発生回路の一例を示す回路図、図１０は、図９のノイズ発生回路の他の例を示す回路図である。
【０１０９】
本実施の形態４においても、テストシステム１は、前記実施の形態１の図１と同様に、半導体試験装置２、およびデバイスインタフェースボード３から構成されており、デバイスインタフェースボード３に搭載されたノイズ発生回路４の構成が異なっている。
【０１１０】
ノイズ発生回路４は、図９に示すように、スイッチ５，６，１１、静電容量素子７、および抵抗８からなる前記実施の形態３の図７の構成に、トランジスタなどの半導体スイッチからなるスイッチ１２，１３、ならびに抵抗１４，１５が新たに設けられている。
【０１１１】
スイッチ１２の一方の接続部、およびスイッチ１３の一方の接続部には、電源電圧Ｖｓｐが供給されるようにそれぞれ接続されている。スイッチ１２の他方の接続部には、スイッチ６の制御端子、および抵抗１４の一方の接続部がそれぞれ接続されている。スイッチ１３の他方の接続部には、スイッチ１１の制御端子、および抵抗１５の一方の接続部がそれぞれ接続されている。
【０１１２】
また、抵抗１４の他方の接続部、および抵抗１５の他方の接続部には、基準電位Ｖｓｓがそれぞれ接続されている。スイッチ１２の制御端子には、半導体試験装置２に設けられた出力端子ＰＩＮ２が接続されており、スイッチ１３の制御端子には、半導体試験装置２に設けられた出力端子ＰＩＮ５が接続されている。
【０１１３】
スイッチ１２は、出力端子ＰＩＮ２から出力される制御信号に基づいて動作し、スイッチ１３は、出力端子ＰＩＮ５から出力される制御信号に基づいて動作する。たとえば、出力端子ＰＩＮ２からＨｉ信号が出力されると、スイッチ１２は、ＯＮ（導通）となり、出力端子ＰＩＮ２からＬｏ信号が出力されるとスイッチ１２は、ＯＦＦ（非導通）となる。その他のノイズ発生回路４における接続構成については、前記実施の形態１の図４のノイズ発生回路４と同様であるので、説明は省略する。
【０１１４】
前記実施の形態１で述べたように、半導体装置ＤＵＴに印加するノイズレベルを大きくしたい場合、半導体試験装置２の出力端子ＰＩＮ１から出力されるノイズ用電圧の電圧レベルを大きくすることができる。
【０１１５】
しかしながら、出力端子ＰＩＮ１から出力されるノイズ用電圧の電圧レベルが大きくなると、それに見合った耐圧のトランジスタが必要となり、トランジスタのしきい値も高くなってしまう。そのため、前記実施の形態２で述べたように、半導体試験装置２の出力端子ＰＩＮ２，ＰＩＮ５から出力される電圧レベルではスイッチ６，１１が動作しない恐れがある。
【０１１６】
そのために、スイッチ１２，１３を設け、これらスイッチ１２、あるいはスイッチ１３を介してスイッチ６，１１がＯＮするのに必要な電源電圧Ｖｓｐを供給する構成とする。
【０１１７】
ここでも、ノイズ発生回路４は、簡単な回路構成によって構成されているので、低コストで容易にノイズ耐性テストを行うことができ、半導体試験装置２においても、出力端子を有する構成であれば特別な機能は不要なので、低コストの半導体試験装置で対応することができる。
【０１１８】
次に、図９のノイズ発生回路４の動作について説明する。
【０１１９】
まず、半導体試験装置２は、出力端子ＰＩＮ３からＨｉ信号の制御信号を出力してスイッチ５をＯＮとし、静電容量素子７が電源ラインに接続された状態にする。このとき、半導体試験装置２の出力端子ＰＩＮ２，ＰＩＮ５からは、Ｌｏ信号の制御信号がそれぞれ出力されており、スイッチ６，１１，１２，１３はＯＦＦとなっている。また、半導体試験装置２の出力端子ＰＩＮ１からは、テストパターンのデータに基づいて生成されたノイズ用電圧が出力されている。
【０１２０】
その後、半導体試験装置２は、出力端子ＰＩＮ２からＨｉ信号の制御信号を出力してスイッチ１２をＯＮさせる。スイッチ１２がＯＮすることにより、スイッチ６の制御端子には、電源電圧Ｖｓｐが供給されて、該スイッチ６がＯＮとなる。
【０１２１】
これにより、出力端子ＰＩＮ１から出力されているノイズ用電圧が印加され、ノイズ用電圧の電圧立ち上がり時の過渡電流が静電容量素子７に流れ込みスパイク状のノイズが発生し、半導体装置ＤＵＴの電源ライン（電源端子）にノイズが印加されることになる。
【０１２２】
続いて、半導体試験装置２は、出力端子ＰＩＮ２をＬｏ信号の制御信号にしてスイッチ１２，６をＯＦＦさせた後、出力端子ＰＩＮ５からＨｉ信号の制御信号を出力し、スイッチ１３をＯＮさせる。
【０１２３】
スイッチ１３がＯＮすると、スイッチ１１の制御端子には、電源電圧Ｖｓｐが供給されて、該スイッチ１１がＯＮとなる。スイッチ１１がＯＮすることにより、静電容量素子７に充電されていた電荷が基準電位Ｖｓｓ側に引き抜かれることで過渡電流が発生し、半導体装置ＤＵＴの電源ライン（電源端子）にスイッチ６がＯＮした際に発生するノイズと逆位相のノイズが印加される。
【０１２４】
その後、半導体試験装置２は、出力端子ＰＩＮ５から出力される制御信号をＬｏ信号にしてスイッチ１１，１３をＯＦＦさせる。半導体試験装置２は、半導体装置ＤＵＴが正常に動作しているか否かを確認するテストパターンを出力し、該テストパターンの応答として期待される信号が入力されたか否かによってノイズ耐性テストの合否判定を行う。
【０１２５】
ここでも、半導体装置ＤＵＴに印加するノイズは、半導体装置ＤＵＴの電源電圧用端子だけでなく、半導体装置ＤＵＴの入出力（Ｉ／Ｏ）端子や制御信号などが入力される制御端子などに印加する構成であってもよい。
【０１２６】
また、ノイズの印加するタイミングも、スイッチ６，１１のＯＮタイミングを制御することで、半導体装置ＤＵＴへの電源投入直後、電源投入から電源電圧Ｖｃｃの電圧が安定するまでの期間、あるいは、電源電圧Ｖｃｃが安定した電圧レベルとなった後など、様々なタイミングで印加することができる。
【０１２７】
それにより、本実施の形態４でも、ファイナルテストにおいて、半導体装置ＤＵＴのノイズ耐性テストを行うことができるので、ノイズ耐性テストのコストや工数を低減することができる。
【０１２８】
さらに、前記実施の形態３と同様に、逆位相のノイズを発生させて、半導体装置ＤＵＴに印加することができるので、該半導体装置ＤＵＴのノイズ耐性テストをより高精度に行うことができる。
【０１２９】
また、スイッチ６，１１を駆動する電源電圧Ｖｓｐを供給するスイッチ１２，１３を設けたことにより、半導体試験装置２の出力端子ＰＩＮ１から出力するノイズ用電圧の電圧レベルを大きくしても確実にスイッチ６，１１を動作させることができる。
【０１３０】
また、図９においても、静電容量素子７は、たとえば、図１０に示すように、静電容量値を制御信号によって可変することのできる可変静電容量素子７ａに置き換えることができる。可変静電容量素子７ａの制御端子には、半導体試験装置２の出力端子ＰＩＮ４が接続されている。
【０１３１】
そして、出力端子ＰＩＮ４から出力される制御信号に基づいて、可変静電容量素子７ａの静電容量値を調整し、半導体装置ＤＵＴの電源電圧用端子に印加するノイズの振幅、振動周期を可変する。
【０１３２】
これにより、所望の振幅、振動周期を有するノイズを半導体装置ＤＵＴに印加することができる。
【０１３３】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【０１３４】
たとえば、前記実施の形態の図４、図６、図８、および図１０では、可変静電容量素子７ａを用いて静電容量値を調整する構成を示したが、静電容量値の調整は、たとえば、スイッチ５と抵抗８との間に複数の静電容量部を並列接続した構成としてもよい。
【０１３５】
静電容量部は、静電容量素子、およびスイッチが直列接続された構成からなる。そして、半導体試験装置２の出力端子から出力される制御信号に基づいて、静電容量部のスイッチをＯＮ／ＯＦＦ制御することにより、静電容量値を可変する。
【０１３６】
このように、静電容量部のスイッチを用いて静電容量値を可変することによっても、所望の振幅、振動周期を有するノイズを半導体装置ＤＵＴに印加することができる。
【０１３７】
また、前記実施の形態１〜４では、ノイズ発生回路がデバイスインタフェースボードに設けられた構成としたが、該ノイズ発生回路は、半導体試験装置に設けた構成とすることもできる。
【産業上の利用可能性】
【０１３８】
本発明は、製品出荷前の半導体装置におけるノイズ耐性をテストする技術に適している。
【符号の説明】
【０１３９】
１  テストシステム
２  半導体試験装置
３  デバイスインタフェースボード
４  ノイズ発生回路
５  スイッチ
６  スイッチ
７  静電容量素子
７ａ  可変静電容量素子
８  抵抗
９  スイッチ
１０  抵抗
１１  スイッチ
１２  スイッチ
１３  スイッチ
１４  抵抗
１５  抵抗
ＤＵＴ  半導体装置
ＰＩＮＶｃｃ  電源端子
ＰＩＮ１〜ＰＩＮ５  出力端子
【図１】
2012068220.tif 000003
【図２】
2012068220.tif 000004
【図３】
2012068220.tif 000005
【図４】
2012068220.tif 000006
【図５】
2012068220.tif 000007
【図６】
2012068220.tif 000008
【図７】
2012068220.tif 000009
【図８】
2012068220.tif 000010
【図９】
2012068220.tif 000011
【図１０】
2012068220.tif 000012