(57)【要約】【課題】高集積化を図ることができる半導体装置及びその製造方法を提供することである。【解決手段】実施形態に係る半導体装置は、半導体基板と、前記半導体基板上に設けられ、相互に平行に延びる複数本の積層体であって、前記半導体基板上に設けられたゲート絶縁膜と、前記ゲート絶縁膜上に設けられたゲート電極と、前記ゲート電極上に設けられた絶縁膜と、を有する積層体と、前記ゲート電極の上端部の側面を覆い、前記ゲート電極における前記ゲート絶縁膜に接する部分の側面は覆わない絶縁側壁と、前記半導体基板上に設けられ、前記積層体を覆う層間絶縁膜と、前記層間絶縁膜内における前記積層体の相互間に設けられ、前記半導体基板に接続されたコンタクトと、を備える。【選択図】図１
2012204689.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に設けられ、相互に平行に延びる複数本の積層体であって、
前記半導体基板上に設けられたゲート絶縁膜と、
前記ゲート絶縁膜上に設けられたゲート電極と、
前記ゲート電極上に設けられた絶縁膜と、
を有する積層体と、
前記ゲート電極の上端部の側面を覆い、前記ゲート電極における前記ゲート絶縁膜に接する部分の側面は覆わない絶縁側壁と、
前記半導体基板上に設けられ、前記積層体を覆う層間絶縁膜と、
前記層間絶縁膜内における前記積層体の相互間に設けられ、前記半導体基板に接続されたコンタクトと、
を備えたことを特徴とする半導体装置。
【請求項２】
前記コンタクトにおける前記絶縁側壁によって挟まれていない部分は、前記絶縁側壁によって挟まれている部分よりも太いことを特徴とする請求項１記載の半導体装置。
【請求項３】
前記半導体基板の上面には、前記積層体が延びる方向に延びる複数本の溝が形成されており、
前記ゲート絶縁膜は前記溝の内面上に設けられており、
前記ゲート電極の一部は、前記溝の内部に埋め込まれていることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記半導体基板の上面には、前記積層体が延びる方向に交差する方向に延びる複数本のフィンが形成されており、
前記ゲート絶縁膜は前記フィンの上面上及び側面上に設けられていることを特徴とする請求項１または２に記載の半導体装置。
【請求項５】
半導体基板上に絶縁膜を形成する工程と、
前記絶縁膜上に導電膜を形成する工程と、
前記導電膜上に、絶縁性であり、相互に平行に延びる複数本のハードマスクを形成する工程と、
前記ハードマスクをマスクとして前記導電膜及び前記絶縁膜をエッチングすることにより、前記絶縁膜、前記導電膜及び前記ハードマスクが積層され、相互に平行に延びる複数本の積層体を形成する工程と、
前記積層体間の空間の下部であって、少なくとも前記絶縁膜間の空間を含むが前記ハードマスク間の空間を含まない部分に犠牲材を埋め込む工程と、
前記積層体の側面上であって、前記犠牲材上に前記絶縁側壁を形成する工程と、
前記犠牲材を除去する工程と、
前記半導体基板上に前記積層体を覆う層間絶縁膜を形成する工程と、
前記層間絶縁膜に、前記半導体基板に到達する貫通孔を形成する工程と、
前記貫通孔内に導電材料を埋め込んでコンタクトを形成する工程と、
を備えたことを特徴とする半導体装置の製造方法。
【請求項６】
前記犠牲材を埋め込む工程は、
炭素、窒素及び水素を含むガスを用いた化学気相成長法によって前記半導体基板上に炭素を含む膜を形成する工程と、
前記膜における前記導電膜の上端間及びそれよりも上方に位置する部分を除去する工程と、
を有することを特徴とする請求項５記載の半導体装置の製造方法。
【請求項７】
前記犠牲材を埋め込む工程は、
スパッタ法によって前記半導体基板上に炭素を含む膜を形成する工程と、
前記膜における前記導電膜の上端間及びそれよりも上方に位置する部分を除去する工程と、
を有することを特徴とする請求項５記載の半導体装置の製造方法。
【請求項８】
前記犠牲材を埋め込む工程は、
スピン塗布法によって前記半導体基板上に炭素を含む膜を形成する工程と、
前記膜における前記導電膜の上端間及びそれよりも上方に位置する部分を除去する工程と、
を有することを特徴とする請求項５記載の半導体装置の製造方法。
【請求項９】
前記半導体基板に前記積層体が延びる方向に延びる複数本の溝を形成する工程をさらに備え、
前記絶縁膜を形成する工程においては、前記溝の内面上にも前記絶縁膜を形成し、
前記導電膜を形成する工程においては、前記溝を埋めるように前記導電膜を形成し、
前記ハードマスクを形成する工程においては、前記溝の直上域の一部を含むようにハードマスクを形成することを特徴とする請求項５〜８のいずれか１つに記載の半導体装置の製造方法。
【請求項１０】
前記半導体基板に前記積層体が延びる方向に交差する方向に延びる複数のフィンを形成する工程をさらに備え、
前記絶縁膜を形成する工程においては、前記フィンの側面上及び上面上にも前記絶縁膜を形成することを特徴とする請求項５〜８のいずれか１つに記載の半導体装置の製造方法。
【請求項１１】
前記積層体の側面上に、エクステンション側壁を形成する工程と、
前記積層体及び前記エクステンション側壁をマスクとして不純物を注入し、拡張領域を形成する工程と、
前記エクステンション側壁の側面上にソース・ドレイン側壁を形成する工程と、
前記積層体、前記エクステンション側壁及び前記ソース・ドレイン側壁をマスクとして不純物を注入し、拡張領域より不純物濃度が高いソース・ドレイン領域を形成する工程と、
前記絶縁側壁を形成する工程の前に、前記ソース・ドレイン側壁の側面上及び前記第１の不純物領域上にストッパー膜を形成する工程と、
をさらに備え、
前記エクステンション側壁、前記ソース・ドレイン側壁、前記ストッパー膜、前記絶縁側壁及び前記ハードマスクを、同じ材料を含むように形成することを特徴とする請求項５〜１０のいずれか１つに記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、半導体装置の微細化に伴い、自己整合による工程が多用されている。
半導体装置の製造方法における自己整合とは、既に形成されたパターンを次のプロセスのマスクとして利用し、マスクの位置合わせなしで次のプロセスを進めることである。
１つの例として、ゲート電極をマスクとしてイオン注入することによりソース・ドレイン領域を形成することがあげられる。この場合、ゲート電極の位置とソース・ドレイン領域の位置とをリソグラフィの制約なしに決定することができる。
【０００３】
自己整合型のコンタクトホール（Self Align Contact：ＳＡＣ）の場合は、コンタクトホールを加工するためのレジストパターンの開口を、コンタクト部分だけでなく、ゲート電極上に形成されたハードマスクの領域まで広げることができる。そして、レジストパターンと共にゲート電極上のハードマスクがエッチングのストッパーとなり、隣り合うゲート電極の間に所望のコンタクトホールが形成される。また、このときのレジストパターンの開口は、必ずしもホール形状だけではなく、ライン状に延びた開口としてもよい。この場合も、ゲート電極上のハードマスクがエッチングのストッパーとなって、隣り合うゲート電極の間にコンタクトホールが形成される。これにより、レジストパターンを形成するためのリソグラフィの難易度を下げることができる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平１０−０７９４９２号公報
【特許文献２】特開平１０−０３２２４３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明の実施形態は、高集積化を図ることができる半導体装置及びその製造方法を提供することである。
【課題を解決するための手段】
【０００６】
実施形態に係る半導体装置は、半導体基板と、前記半導体基板上に設けられ、相互に平行に延びる複数本の積層体であって、前記半導体基板上に設けられたゲート絶縁膜と、前記ゲート絶縁膜上に設けられたゲート電極と、前記ゲート電極上に設けられた絶縁膜と、を有する積層体と、前記ゲート電極の上端部の側面を覆い、前記ゲート電極における前記ゲート絶縁膜に接する部分の側面は覆わない絶縁側壁と、前記半導体基板上に設けられ、前記積層体を覆う層間絶縁膜と、前記層間絶縁膜内における前記積層体の相互間に設けられ、前記半導体基板に接続されたコンタクトと、を備える。
【０００７】
また、実施形態に係る半導体装置の製造方法は、半導体基板上に絶縁膜を形成する工程と、前記絶縁膜上に導電膜を形成する工程と、前記導電膜上に、絶縁性であり、相互に平行に延びる複数本のハードマスクを形成する工程と、前記ハードマスクをマスクとして前記導電膜及び前記絶縁膜をエッチングすることにより、前記絶縁膜、前記導電膜及び前記ハードマスクが積層され、相互に平行に延びる複数本の積層体を形成する工程と、前記積層体間の空間の下部であって、少なくとも前記絶縁膜間の空間を含むが前記ハードマスク間の空間を含まない部分に犠牲材を埋め込む工程と、前記積層体の側面上であって、前記犠牲材上に前記絶縁側壁を形成する工程と、前記犠牲材を除去する工程と、前記半導体基板上に前記積層体を覆う層間絶縁膜を形成する工程と、前記層間絶縁膜に、前記半導体基板に到達する貫通孔を形成する工程と、前記貫通孔内に導電材料を埋め込んでコンタクトを形成する工程と、を備える。
【図面の簡単な説明】
【０００８】
【図１】第１の実施形態に係る半導体装置を例示する斜視図である。
【図２】第１の実施形態に係る半導体装置を例示する断面図であり、図１に示すＡ−Ａ’面による断面図である。
【図３】第２の実施形態に係る半導体装置を例示する斜視図である。
【図４】第２の実施形態に係る半導体装置を例示する断面図であり、図３に示すＡ−Ａ’面による断面図である。
【図５】第３の実施形態に係る半導体装置を例示する斜視図である。
【図６】第３の実施形態に係る半導体装置を例示する断面図であり、図５に示すＡ−Ａ’面による断面図である。
【図７】第４の実施形態に係る半導体装置の製造方法を例示する工程断面図である。
【図８】第４の実施形態に係る半導体装置の製造方法を例示する工程断面図である。
【図９】第４の実施形態に係る半導体装置の製造方法を例示する工程断面図である。
【図１０】第４の実施形態に係る半導体装置の製造方法を例示する工程断面図である。
【図１１】第４の実施形態に係る半導体装置の製造方法を例示する工程断面図である。
【図１２】第４の実施形態に係る半導体装置の製造方法を例示する工程平面図である。
【図１３】図１２に示すＡ−Ａ’線による工程断面図である。
【図１４】図１２に示すＢ−Ｂ’線による工程断面図である。
【図１５】図１２に示すＣ−Ｃ’線による工程断面図である。
【図１６】第４の実施形態に係る半導体装置の製造方法を例示する工程断面図である。
【図１７】第４の実施形態に係る半導体装置の製造方法を例示する工程断面図である。
【図１８】第４の実施形態に係る半導体装置の製造方法を例示する工程断面図である。
【図１９】第４の実施形態に係る半導体装置の製造方法を例示する工程断面図である。
【図２０】第４の実施形態に係る半導体装置の製造方法を例示する工程断面図である。
【図２１】第４の実施形態に係る半導体装置の製造方法を例示する工程断面図である。
【図２２】第４の実施形態に係る半導体装置の製造方法を例示する工程断面図である。
【図２３】第４の実施形態に係る半導体装置の製造方法を例示する工程断面図である。
【図２４】第４の実施形態に係る半導体装置の製造方法を例示する工程断面図である。
【図２５】第４の実施形態に係る半導体装置のゲート電極の上部を例示する断面図である。
【図２６】第４の実施形態の比較例に係る半導体装置の製造方法を例示する工程断面図である。
【図２７】第４の実施形態の比較例に係る半導体装置の製造方法を例示する工程断面図である。
【図２８】（ａ）及び（ｂ）は、第４の実施形態の比較例に係る半導体装置のゲート電極の上部を例示する断面図である。
【図２９】第５の実施形態に係る半導体装置の製造方法を例示する工程断面図である。
【図３０】第５の実施形態に係る半導体装置の製造方法を例示する工程断面図である。
【図３１】第５の実施形態に係る半導体装置の製造方法を例示する工程断面図である。
【図３２】第５の実施形態に係る半導体装置の製造方法を例示する工程断面図である。
【図３３】第５の実施形態に係る半導体装置の製造方法を例示する工程断面図である。
【図３４】第５の実施形態に係る半導体装置の製造方法を例示する工程断面図である。
【図３５】第５の実施形態に係る半導体装置の製造方法を例示する工程断面図である。
【図３６】第５の実施形態に係る半導体装置の製造方法を例示する工程断面図である。
【図３７】第５の実施形態に係る半導体装置の製造方法を例示する工程断面図である。
【図３８】第５の実施形態に係る半導体装置の製造方法を例示する工程断面図である。
【図３９】（ａ）及び（ｂ）は第６の実施形態に係る半導体装置の製造方法を例示する工程断面図であり、（ａ）は（ｂ）に示すＢ−Ｂ’線による工程断面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による工程断面図である。
【図４０】（ａ）及び（ｂ）は第６の実施形態に係る半導体装置の製造方法を例示する工程断面図であり、（ａ）は（ｂ）に示すＢ−Ｂ’線による工程断面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による工程断面図である。
【図４１】（ａ）及び（ｂ）は第６の実施形態に係る半導体装置の製造方法を例示する工程断面図であり、（ａ）は（ｂ）に示すＢ−Ｂ’線による工程断面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による工程断面図である。
【図４２】（ａ）及び（ｂ）は第６の実施形態に係る半導体装置の製造方法を例示する工程断面図であり、（ａ）は（ｂ）に示すＢ−Ｂ’線による工程断面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による工程断面図である。
【図４３】（ａ）及び（ｂ）は第６の実施形態に係る半導体装置の製造方法を例示する工程断面図であり、（ａ）は（ｂ）に示すＢ−Ｂ’線による工程断面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による工程断面図である。
【図４４】（ａ）及び（ｂ）は第６の実施形態に係る半導体装置の製造方法を例示する工程断面図であり、（ａ）は（ｂ）に示すＢ−Ｂ’線による工程断面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による工程断面図である。
【発明を実施するための形態】
【０００９】
（第１の実施形態）
以下、図面を参照しつつ、本発明の実施形態について説明する。
先ず、第１の実施形態について説明する。
本実施形態は、半導体装置の実施形態である。
図１は、第１の実施形態に係る半導体装置を例示する斜視図である。
図２は、第１の実施形態に係る半導体装置を例示する断面図であり、図１に示すＡ−Ａ’面による断面図である。
【００１０】
先ず、第１の実施形態に係る半導体装置１の構成について説明する。
図１及び図２に示すように、半導体装置１においては、半導体基板、例えばシリコン基板１０が設けられている。シリコン基板１０の上面には、１つの方向に延びる複数の溝１２が相互に平行に形成されている。溝１２の内部には、絶縁材料、例えば酸化シリコン１３が埋め込まれている。溝１２の内部に酸化シリコン１３が埋め込まれた領域をＳＴＩ領域（Shallow Trench Isolation）１７とする。ＳＴＩ領域１７に挟まれた領域を活性領域１６とする。
【００１１】
シリコン基板１０には、シリコン基板１０の上面から、溝１２の底面より深い領域まで、不純物、例えばボロンが導入されて、ウェル１５が形成されている。
シリコン基板１０上には、相互に平行に延びる複数本の積層体８１が設けられている。積層体８１は、溝１２と直交する方向に延びている。隣り合う積層体８１の間には、積層体８１がシリコン基板１０の上面上で延びる方向に沿って溝２４が設けられている。
【００１２】
積層体８１の最下部には、ゲート絶縁膜として、例えばシリコン酸化膜１８が設けられている。シリコン酸化膜１８上には、ゲート電極２３が設けられている。ゲート電極２３の構造は多層膜構造である。すなわち、ゲート電極２３は、下から順に、ポリシリコン膜１９、バリアメタル膜２０、低抵抗金属膜２１で構成されている。ポリシリコン膜１９には、例えばリン等の不純物が導入されたポリシリコンによって形成されている。バリアメタル膜２０としては、例えば窒化タングステン膜があげられる。低抵抗金属膜２１としてはタングステン膜があげられる。低抵抗金属膜２１上には、ハードマスク２２が設けられている。ハードマスク２２の材料としては、窒化シリコンがあげられる。
【００１３】
シリコン基板１０の上層部分におけるゲート電極２３の直下域の両側には、不純物、例えばリンが導入された拡張領域２６が形成されている。シリコン基板１０の上層部分におけるゲート電極２３の直下域間の領域であって、拡張領域２６間の領域には、ソース・ドレイン領域２８が形成されている。ソース・ドレイン領域２８には、不純物、例えばリンが、拡張領域２６に導入された濃度より高濃度で導入されている。また、ソース・ドレイン領域２８には、不純物、例えばリンが、拡張領域２６より深く導入されている。ソース・ドレイン領域２８の表層には、シリサイド層、例えば、ニッケルシリサイド層（図示せず）が形成されている。
【００１４】
積層体８１の側面上には、エクステンション側壁２５が設けられている。エクステンション側壁２５の側面上には、ソース・ドレイン側壁２７が設けられている。エクステンション側壁２５の側面の端部を上から見た位置は、拡張領域２６のゲート電極２３側の端部を上から見た位置と略同一である。ソース・ドレイン側壁２７の側面の端部を上から見た位置は、ソース・ドレイン領域２８のゲート電極２３側の端部を上から見た位置と略同一である。
【００１５】
ソース・ドレイン側壁２７の側面上及びシリコン基板１０におけるゲート電極２３の直下域間に位置する部分上には、ストッパー膜２９が設けられている。すなわち、ストッパー膜２９は、溝２４の内面上に設けられているともいえる。ストッパー膜２９のソース・ドレイン領域２８上の部分は除去されている。
ゲート電極２３の上部の両側面上には、絶縁側壁３１が設けられている。絶縁側壁３１の上端は、ハードマスク２２の上面と一致している。絶縁側壁３１の下端は、ゲート電極２３におけるバリアメタル膜２０の側面上に位置している。
したがって、ゲート電極２３の上端部の側面は、絶縁側壁３１で覆われている。一方、ゲート電極２３におけるゲート絶縁膜に接する部分の側面は、絶縁側壁３１で覆われていない。
【００１６】
シリコン基板１０上には、層間絶縁膜３３が設けられている。なお、図１においては、図を見やすくするために、層間絶縁膜３３を省略してある。層間絶縁膜３３におけるソース・ドレイン領域２８上にはコンタクトホール３７が形成されている。コンタクトホール３７の内部には、コンタクト３８が設けられている。コンタクト３８はソース・ドレイン領域２８の表面におけるシリサイド層に接合されている。
【００１７】
ゲート電極２３におけるゲート絶縁膜に接する部分の側面とコンタクト２３との間には、エクステンション側壁２５、ソース・ドレイン側壁２７及びストッパー膜の３つのシリコン窒化膜が形成されている。一方、ゲート電極２３の上端部の側面は、上記３つのシリコン窒化膜に、絶縁側壁３１を加えた４つのシリコン窒化膜が形成されている。さらに、ゲート電極２３は上下でほぼ同じ幅をもつ柱状体に形成されている。したがって、コンタクト３８において、絶縁側壁３１によって挟まれていないシリコン基板１０に近い部分は、絶縁側壁３１で挟まれている部分より太く形成されている。
層間絶縁膜３３におけるコンタクトホール３７は、自己整合型のコンタクトホール３７の開口によって、ゲート電極２３上に形成されたハードマスクの領域まで広げて形成されている。よって、コンタクト３８の層間絶縁膜３３の部分は、絶縁側壁３１によって挟まれた部分より広くなっている。
【００１８】
次に、第１の実施形態に係る半導体装置の動作について説明する。
先ず、半導体装置１のゲート電極２３に電圧を負荷する。そうすると、ゲート電極２３とシリコン基板１０との間に設けられたシリコン酸化膜１８が、ゲート絶縁膜として働く。シリコン基板１０のシリコン酸化膜１８に覆われた部分がチャネルとして働き、反転層が形成される。そしてソース・ドレイン領域２８の間に電圧を負荷すれば、反転層内をキャリアが移動し、電流が流れる。ゲート電極２３の電圧を変化させることによって、ソース・ドレイン領域２８の間を流れる電流量を制御する。
【００１９】
次に、第１の実施形態に係る半導体装置の効果について説明する。
本実施形態においては、積層体８１の上部の側面上には絶縁側壁３１が設けられているため、ゲート電極２３とコンタクト３８との短絡が確実に防止される。一方、積層体８１の下部、すなわちゲート電極２３におけるゲート絶縁膜に接する部分の側面には絶縁側壁３１が設けられていない。よって、ソース・ドレイン領域２８の上面とコンタクト３８との間の接合する面積を狭くすることがない。その結果、界面抵抗は増加しない。したがって、微細化が進んで電極間の幅が狭くなっても、ソース・ドレイン領域２８との間の導電性を確保しつつ、ゲート電極２３との短絡を確実に防止して、自己整合型のコンタクト３８を形成することができる。この結果、半導体装置１の高集積化を図ることができる。
【００２０】
（第２の実施形態）
次に、第２の実施形態について説明する。
本実施形態は、リセス型トランジスタの半導体装置についてのものである。
図３は、第２の実施形態に係る半導体装置を例示する斜視図である。
図４は、第２の実施形態に係る半導体装置を例示する断面図であり、図３に示すＡ−Ａ’面による断面図である。
先ず、第２の実施形態に係る半導体装置の構成について説明する。
図３及び図４に示すように、本実施形態に係る半導体装置２において、シリコン基板１０には、ＳＴＩ領域１７及び活性領域１６が延びる方向に直交する方向に溝５１が設けられている。
【００２１】
溝５１の内面上には、ゲート絶縁膜として、例えばシリコン酸化膜１８が設けられている。また、溝５１の内部には、導電材料、例えばポリシリコンが埋め込まれている。溝５１の内部に埋め込まれたポリシリコンの部分を、下部導電部６５という。ポリシリコンには、不純物、例えばリンが導入されている。
活性領域１６の表層部分における溝５１の外縁を含む領域には、不純物、例えばリンが導入された拡張領域２６が形成されている。活性領域２６の表層部分における溝を挟んで両側の拡張領域２６の隣には、それぞれソース・ドレイン領域２８が形成されている。
【００２２】
また、溝５１上には、溝５１に沿って、溝５１の幅と略等しい幅で、導電材料からなる柱状体が設けられている。この溝５１上に設けられた柱状体は、溝５１の内部に埋設された導電材料と同じ材料のポリシリコンからなり、溝５１の内部に埋め込まれた下部導電部６５と一体化している。溝５１上に設けられたポリシリコンの柱状体を上部導電部６６という。上部導電部６６と下部導電部６５を合わせて導電部６７という。
【００２３】
上部導電部６６上には、バリアメタル膜２０が設けられている。バリアメタル膜２０としては、チタンと窒化チタンの積層膜及び窒化チタン膜が挙げられる。バリアメタル膜２０上には、低抵抗金属膜２１が設けられている。低抵抗金属膜２１上には、ハードマスク２２が設けられている。導電部６７、バリアメタル膜２０及び低抵抗金属膜２１とから、ゲート電極２３が形成される。
【００２４】
ハードマスク２２、低抵抗金属膜２１及びバリアメタル膜２０は積層して、柱状体６２を構成している。柱状体６２におけるバリアメタル膜２０が、チタンと窒化チタンの積層膜である場合には、製造工程における酸化熱処理で、積層膜に含まれるチタンが酸化することがある。そこで、チタンの酸化を防ぐために、ハードマスク２２、低抵抗金属膜２１及びバリアメタル膜２０からなる積層体の側面上に、バリアメタル側壁６１が設けられている。バリアメタル側壁６１の材料としては、窒化シリコンがあげられる。バリアメタル側壁６１が設けられている場合は、バリアメタル側壁６１を含んだ積層構造を柱状体６２という。
【００２５】
上部導電部６６及び柱状体６２とで、柱状体６３を構成する。また、柱状体６３、下部導電部６５及びシリコン酸化膜１８を含む積層膜を積層体８１という。
隣り合う柱状体６３の間には、柱状体６３がシリコン基板１０の上面上で延びる方向に沿って溝２４が設けられている。
積層体８１における柱状体６３の側面には、エクステンション側壁２５とソース・ドレイン側壁２７が設けられている。
【００２６】
ソース・ドレイン側壁２７の側面上及びシリコン基板１０における柱状体６３の直下域間に位置する部分上には、ストッパー膜２９が設けられている。
積層体８１における柱状体６３の上部の両側面上には、絶縁側壁３１が設けられている。本実施形態においてもゲート電極２３の上端部の側面は、絶縁側壁３１で覆われている。一方、ゲート電極２３におけるゲート絶縁膜に接する部分の側面は、絶縁側壁３１で覆われない。よって、コンタクト３８における絶縁側壁３１によって挟まれていない部分は、絶縁側壁３１によって挟まれている部分よりも太くなっている。
本実施形態における上記以外の構成は、前述の第１の実施形態と同様であるので説明を省略する。
【００２７】
次に、第２の実施形態に係る半導体装置の動作について説明する。
先ず、半導体装置２のゲート電極２３に電圧を負荷する。そうすると、溝５１の内面上に設けられたシリコン酸化膜１８が、ゲート絶縁膜として働く。シリコン基板１０の溝５１に沿った領域がチャネルとして働き、反転層が形成される。
本実施形態における上記以外の動作は、前述の第１の実施形態と同様であるので、説明を省略する。
【００２８】
次に、第２の実施形態に係る半導体装置の効果について説明する。
本実施形態においても、溝２４の底部に相当するゲート電極２３の側面上には絶縁側壁３１を形成していない。よって、ソース・ドレイン領域２８の上面とコンタクト３８との間の接合する面積を狭くすることがない。その結果、界面抵抗は増加しない。
【００２９】
また、リセス構造のトランジスタを製造することができ、ゲート電極２３の幅を微細化しつつ、チャネル長を増加させることができる。また、ソース・ドレイン領域２８の端が広がり、チャネルを流れる電流量を増加させることができる。
本実施形態における上記以外の効果は、前述の第１の実施形態と同様であるので説明を省略する。
【００３０】
（第３の実施形態）
次に、第３の実施形態について説明する。
本実施形態は、フィン型トランジスタの半導体装置である。
図５は、第３の実施形態に係る半導体装置を例示する斜視図である。
図６は、第３の実施形態に係る半導体装置を例示する断面図であり、図５に示すＡ−Ａ’面による断面図である。
先ず、本実施形態に係る半導体装置の構成について説明する。
図５及び図６に示すように、半導体装置３においては、半導体基板、例えばシリコン基板１０が設けられている。
【００３１】
シリコン基板１０の上面には、１つの方向に延びるように形成された複数の柱状体７５が平行に形成されている。柱状体７５は、シリコン基板１０と一体化しており、シリコン基板１０から突出した形状となっている。柱状体７５の下部の幅は、上部の幅より大きくなっている。柱状体７５と柱状体７５との間には、柱状体７５の突出した高さより低くシリコン酸化膜７３が形成されている。シリコン酸化膜７３が形成されている領域をＳＴＩ領域７４という。柱状体７５のシリコン酸化膜７３から上の部分をフィン７２という。したがって、フィン７２もシリコン基板１０の上面に、１つの方向に延びるように形成されている。
【００３２】
ゲート電極２３は、フィン７２上を含むシリコン基板１０上に、フィン７２が延びる方向に対して垂直な方向に延びるように設けられている。隣り合うゲート電極２３の間には、ゲート電極２３がシリコン基板１０の上面上で延びる方向に沿って溝２４が設けられている。溝２４の幅方向の長さを「幅」という。ゲート絶縁膜として、例えばシリコン酸化膜１８は、ゲート電極２３におけるフィン７２の上面上及び側面上に面する面に設けられている。
【００３３】
ゲート電極２３は、多層膜構造とされている。多層膜構造を構成する膜は、下からポリシリコン膜１９、バリアメタル膜２０及び低抵抗金属膜２１とされている。低抵抗金属膜２１上には、ハードマスク２２が設けられている。ハードマスク２２、ゲート電極２３及びシリコン酸化膜１８を含む積層膜を積層体８１という。
フィン７２の上面及び側面の上層部分におけるゲート電極２３の直下域の両側には、拡張領域２６が形成されている。フィン７２の上面及び側面の上層部分におけるゲート電極２３の直下域間の領域であって、拡張領域２６間の領域には、ソース・ドレイン領域２８が形成されている。
【００３４】
積層体８１の側面上には、フィン７２を跨ぐようにエクステンション側壁２５が設けられている。エクステンション側壁２５の側面上には、フィン７２を跨ぐようにソース・ドレイン側壁２７が設けられている。
ソース・ドレイン側壁２７の側面上及びフィン７２におけるゲート電極２３の直下域間に位置する部分上には、ストッパー膜２９が設けられている。
【００３５】
積層体８１の上部の両側面上には、絶縁側壁３１が設けられている。第３の実施形態においても、ゲート電極２３の上端部の側面は、絶縁側壁３１で覆われている。一方、ゲート電極２３におけるゲート絶縁膜に接する部分の側面は、絶縁側壁３１で覆われない。よって、コンタクト３８における絶縁側壁３１によって挟まれていない部分は、絶縁側壁３１によって挟まれている部分よりも太くなっている。
本実施形態における上記以外の構成は、前述の第１及び第２の実施形態と同様であるので説明を省略する。
【００３６】
次に、第３の実施形態に係る半導体装置の動作について説明する。
先ず、半導体装置３のゲート電極２３に電圧を負荷する。そうすると、フィン７２の上面上及び側面上に設けられたシリコン酸化膜１８が、ゲート絶縁膜として働く。フィン７２のシリコン酸化膜１８で覆われた領域がチャネルとして働き、反転層が形成される。
本実施形態における上記以外の動作は、前述の第１及び第２の実施形態と同様であるので説明を省略する。
【００３７】
次に、第３の実施形態に係る半導体装置の効果について説明する。
本実施形態においても、溝２４の底部に相当するゲート電極２３の側面上には絶縁側壁３１を形成していない。よって、ソース・ドレイン領域２８の上面とコンタクト３８との間の接合する面積を狭くすることがない。その結果、界面抵抗は増加しない。
また、フィン構造のトランジスタを製造することができ、ゲート電極２３の幅を微細化しつつ、ゲート電極２３に接するチャネル面積を増大させ、チャネルを流れる電流量を増加させることができる。
本実施形態における上記以外の効果は、前述の第１及び第２の実施形態と同様である。
【００３８】
（第４の実施形態）
次に、第４の実施形態について説明する。
本実施形態は、第１の実施形態に係る半導体装置の製造方法である。
図７〜図１１は、第４の実施形態に係る半導体装置の製造方法を例示する工程断面図であり、
図１２は、第４の実施形態に係る半導体装置の製造方法を例示する工程平面図であり、
図１３は、図１２に示すＡ−Ａ’線による工程断面図であり、
図１４は、図１２に示すＢ−Ｂ’線による工程断面図であり、
図１５は、図１２に示すＣ−Ｃ’線による工程断面図であり、
図１６〜図２４は、第４の実施形態に係る半導体装置の製造方法を例示する工程断面図であり、
図２５は、第４の実施形態に係る半導体装置のゲート電極の上部を例示する断面図である。
【００３９】
先ず、図７に示すように、例えば単結晶のシリコン（Ｓｉ）からなるシリコン基板１０を用意する。その後、シリコン基板１０上にハードマスク１１となる膜として、例えばシリコン窒化膜を形成した後、フォトリソグラフィー法等でパターニングしてハードマスク１１を形成する。ハードマスク１１は、シリコン基板１０上の１つの方向に平行に形成する。
【００４０】
そして、図８に示すように、ハードマスク１１をマスクとして反応性イオンエッチングを行い、シリコン基板１０の上層部分にＳＴＩ領域１７となる溝１２を形成する。このとき、ハードマスク１１に覆われて、エッチングされない領域が活性領域１６となる。
その後、図９に示すように、溝１２及びハードマスク１１を含むシリコン基板１０上をシリコン酸化膜１３で覆う。そして、ＣＭＰ（chemical mechanical polishing：化学的機械研磨）法によって、ハードマスクの表面が現れるまでシリコン酸化膜１３を研磨し、シリコン酸化膜１３の上面を平坦化する。
【００４１】
次に、図１０に示すように、ウェットエッチングによって、ハードマスク１１（図９参照）の下面まで、すなわち、シリコン基板１０におけるハードマスク１１に覆われた部分の上面まで、シリコン酸化膜１３を除去する。その後、ウェットエッチングにより、ハードマスク１１を除去する。シリコン基板１０の上面が現れている領域が活性領域１６である。また、溝１２の中にシリコン酸化膜１３が埋め込まれた領域がＳＴＩ領域１７である。ＳＴＩ領域１７ではシリコン酸化膜１３の上面が表面に現れている。
【００４２】
そして、図１１に示すように、活性領域１６及びＳＴＩ領域１７を含むシリコン基板１０の上面に、シリコン酸化膜１４を形成する。その後、シリコン酸化膜１４上から、イオン注入法によって、不純物として例えばボロンを導入する。導入する深さは、シリコン基板１０の表面から溝１２の底部より深い領域までとする。これによって、活性領域１６においては、シリコン基板１０の上面から、溝１２の底部より深い領域に相当する深さまで、シリコン基板１０中にボロンが導入される。ＳＴＩ領域１７においては、溝１２の底面から、溝１２の底部より深い領域まで、シリコン基板１０中にボロンが導入される。シリコン基板１０におけるボロンが導入された領域がｐ形のウェル１５となる。
【００４３】
図１２〜図１５に示すように、上述の工程により、シリコン基板１０上に、１つの方向に平行に延びるＳＴＩ領域１７を形成する。そして、ＳＴＩ領域１７の間に配置されるように活性領域１６が形成される。
シリコン基板１０の表面には、シリコン酸化膜１４が形成されているが、図１２においては、図示を省略してある。
【００４４】
次に、図１６に示すように、半導体基板１０上のシリコン酸化膜１４（図１３〜図１５参照）を除去し、シリコン基板１０の上面上にゲート絶縁膜として、例えばシリコン酸化膜１８を形成する。
その後、図１７に示すように、シリコン酸化膜１８上から、ゲート電極２３の一部となるポリシリコン膜１９を形成する。次に、ポリシリコン膜１９上からバリアメタル膜２０として、例えば窒化タングステン膜（ＷＮ）を形成する。そして、その上から低抵抗金属膜２１として、例えばタングステン膜（Ｗ）を形成する。本実施形態において、ゲート電極２３は、ポリシリコン膜１９、バリアメタル膜２０及び低抵抗金属膜２１を含んでいる。
【００４５】
低抵抗金属膜２１上に、ハードマスク２２を形成する。ハードマスク２２は、低抵抗金属膜２１上に、例えばシリコン窒化膜を形成し、その後、リソグラフィー法によりパターニングして形成する。ハードマスク２２は、ＳＴＩ領域１７が延びる方向に直交する方向に延びる複数本の帯状の部分とする。
次に、図１８に示すように、ハードマスク２２をマスクとして、反応性イオンエッチングを行い、低抵抗金属膜２１、バリアメタル膜２０、ポリシリコン膜１９及びゲート絶縁膜１８を選択的に除去する。これによって、ゲート絶縁膜１８、ポリシリコン膜１９、バリアメタル膜２０，低抵抗金属膜２１及びハードマスク２２が積層された積層体８１が形成される。積層体８１のうち、低抵抗金属膜２１、バリアメタル膜２０及びポリシリコン膜１９により、ゲート電極２３が形成される。一方、ハードマスク２２で覆われていない部分の表面には、シリコン基板１０が現れている。
【００４６】
積層体８１は、ＳＴＩ領域１７が延びる方向に直交する方向に延びた柱状体として形成される。隣り合うゲート電極２３の間には溝２４が形成される。すなわち、形成された溝２４は、ゲート電極２３を分断している。溝２４は、ゲート電極２３が延びる方向と同じ方向に延びている。
【００４７】
次に、図１９に示すように、積層体８１の側面上にエクステンション側壁２５を形成する。エクステンション側壁２５は、シリコン基板１０上にシリコン窒化膜を形成した後、積層体８１の側面上以外の部分を除去して形成する。そして、積層体８１及びエクステンション側壁２５をマスクとして、シリコン基板１０にリンをイオン注入する。これにより、シリコン基板１０における積層体８１及びエクステンション側壁２５に覆われていない領域に拡張領域２６を形成する。
【００４８】
さらに、積層体８１の側面上にソース・ドレイン側壁２７を形成する。そして、積層体８１、エクステンション側壁２５、ソース・ドレイン側壁２７をマスクとして、シリコン基板１０にリンをイオン注入する。これにより、シリコン基板１０における積層体８１、エクステンション側壁２５及びソース・ドレイン側壁２７に覆われていない領域にソース・ドレイン領域２８を形成する。
ソース・ドレイン領域２８には、拡張領域２６に注入された濃度より高濃度でリンを注入する。また、ソース・ドレイン領域２８には、拡張領域２６より深くリンを注入する。
【００４９】
その後、ニッケルを堆積した後、加熱することにより、ソース・ドレイン領域２８の表面をシリサイド化する。次に、未反応のニッケルを除去する。
次に、ソース・ドレイン側壁２７の側面上及びシリコン基板１０における積層体８１の直下域間に位置する部分上に、ストッパー膜２９を形成する。ストッパー膜２９は、シリコン基板１０上にシリコン窒化膜を形成した後、ソース・ドレイン側壁２７の側面上及びシリコン基板１０における積層体８１の直下域間に位置する部分上以外の部分を除去して形成する。これにより、積層体８１の側面上には、エクステンション側壁２５、ソース・ドレイン側壁２７及びストッパー膜２９の３つのシリコン窒化膜が形成されている。
【００５０】
次に、図２０に示すように、溝２４の内部の底部に、犠牲材３０を埋め込む。犠牲材３０の材料としては、炭素を含む材料があげられる。炭素を含む材料を溝２４に埋め込む方法としては、ＣＶＤ法等を用いて埋め込む方法があげられる。先ず、シリコン基板１０上に、炭素、水素及び窒素を含む材料を堆積して膜を形成する。炭素の含有率が１００％に近い膜も形成することができる。炭素、水素及び窒素を含む材料は、ゲート電極２３間、すなわち溝２４の下部であって、少なくともハードマスク２２間の空間を含む部分に埋め込まれる。次に、溝２４の内部の底部以外の部分を除去して犠牲材３０を形成する。犠牲材３０の上面は、ゲート電極２３の低抵抗金属膜２１が形成されている位置より下方とする。犠牲材３０を埋め込む方法としては、ＣＶＤ法の他、スパッタ法やスピン塗布法があげられる。スパッタ法は、炭素を含む材料をターゲットに用いて、スパッタリングにより炭素を含む材料を溝２４に埋め込む。スピン塗布法は、炭素を含む材料をシリコン基板１０上に塗布して、炭素を含む材料を溝２４に埋め込む。埋め込んだ後は、ＣＶＤ法と同様に、溝２４の内部の底部以外の部分を除去して犠牲材３０を形成する。
【００５１】
次に、図２１に示すように、積層体８１の側面上に、絶縁側壁３１を形成する。絶縁側壁３１は、ＣＶＤ法等によりシリコン基板１０上にシリコン窒化膜を形成した後、積層体８１の側面上以外の部分をＲＩＥ法により除去して形成する。絶縁側壁３１の上端は積層体８１の上面と一致する。絶縁側壁３１の下端は、犠牲材３０の上面と一致する。犠牲材３０の上面をゲート電極２３の低抵抗金属膜２１が形成されている位置より下方としたので、絶縁側壁３１の下端も、ゲート電極２３の低抵抗金属膜２１が形成されている位置より下方となる。したがって、ゲート電極２３の上端部の側面は絶縁側壁３１で覆われ、ゲート電極２３におけるゲート絶縁膜に接する部分の側面は、絶縁側壁３１で覆われていない。
【００５２】
その後、図２２に示すように、アッシング法により、犠牲材３０を除去する。これにより、積層体８１のハードマスク２２及び低抵抗金属膜２１の側面上には、エクステンション側壁２５、ソース・ドレイン側壁２７、ストッパー膜２９及び絶縁側壁３１の４つのシリコン窒化膜が形成されている。
一方、犠牲材３０で覆われていた積層体８１の側面上には、エクステンション側壁２５、ソース・ドレイン側壁２７及びストッパー膜２９の３つのシリコン窒化膜が形成されている。これらのシリコン窒化膜は、半導体装置１の製造過程において、一体化することはなく、半導体装置１が製造された後においても、区別することができる。
【００５３】
次に、図２３に示すように、溝２４の内部に、例えばポリシラザン等のシリコン酸化膜３２を埋め込み、ＣＭＰ法によってハードマスク２２の表面並びにエクステンション側壁２５、ソース・ドレイン側壁２７、ストッパー膜２９及び絶縁側壁３１の一端が現れるまでシリコン酸化膜３２を研磨し、シリコン酸化膜３２の上面を平坦化する。そして、層間絶縁膜３３としてシリコン酸化膜を堆積し、その上に多層レジスト膜として、有機膜３４、シリコン酸化膜３５及びレジスト３６を形成する。
【００５４】
次に、図２４に示すように、コンタクトホール３７のパターニングを行う。自己整合型のコンタクトホール３７におけるレジスト３６の開口領域は、ソース・ドレイン領域２８の上面におけるコンタクト３８との接合部分に対応する領域だけではなく、ゲート電極２３のハードマスク２２に対応する領域まで広げられる。このとき、レジスト３６及びハードマスク２２がエッチングのストッパーとなる。そして、レジスト３６をマスクとして、ＲＩＥ法を行い、シリコン酸化膜３５、有機膜３４、層間絶縁膜３３及びシリコン酸化膜３２を選択的に除去する。このようにして、ゲート電極２３間にソース・ドレイン領域２８に到達するコンタクトホール３７が形成される。
【００５５】
自己整合型のコンタクトホール３７におけるレジスト３６のパターニングの形状は、ホール形状の他、溝２４に沿ったライン形状の場合もある。このような場合でもゲート電極２３のハードマスク２５がエッチングのストッパーとなり、ゲート電極２３間にコンタクトホール３７が形成される。
その後、コンタクトホール３７に、導電部材、例えばチタン等のバリアメタル及びタングステン等のメタル材料を埋め込み、コンタクト３８を形成する。
このようにして、図１及び図２に示すように、半導体装置１が製造される。
【００５６】
次に、本実施形態の効果について説明する。
図２５に示すように、本実施形態においては、ハードマスク２２及び低抵抗金属膜２１の側面上にはエクステンション側壁２５、ソース・ドレイン側壁２７、ストッパー膜２９及び絶縁側壁３１の４つのシリコン窒化膜を含むシリコン窒化膜４０が形成されている。なお、図２５では、４つのシリコン窒化膜を区別していないが、これらのシリコン窒化膜は、半導体装置１の製造過程において、一体化することはなく、半導体装置１が製造された後においても、区別することができる。
【００５７】
したがって、自己整合のコンタクトホール３７の形成工程において、ハードマスク２２及びシリコン窒化膜４０の上面は広く露出している。コンタクトホール３７を形成するエッチング時に、溝２４の内部のシリコン酸化膜３２では、シリコン酸化膜３２から酸素が供給されることで、エッチングガスに含まれるカーボンが除去され、シリコン酸化膜３２上にはエッチング生成物４１が堆積しない。一方、ハードマスク２２及びシリコン窒化膜４０は、膜中に酸素を含まないため、カーボンが除去されず、エッチング生成物４１が堆積される。
【００５８】
絶縁側壁３１が形成されて、レジスト３６のパターニングで開口されたハードマスク２２及びシリコン窒化膜４０の上面の面積は広くなっているため、ハードマスク２２及びシリコン窒化膜４０の上面には、エッチングガスが供給されやすく、エッチング生成物４１は、ハードマスク２２及びシリコン窒化膜４０上に厚く堆積し、エッチングのストッパーの役目をする。したがって、シリコン酸化膜３２はエッチングが進むが、ハードマスク２２及びシリコン窒化膜４０はエッチングが進まず、ゲート電極２３の低抵抗金属膜２１とコンタクト３８とは電気的な接触を起こすことがない。
【００５９】
一方、溝２４の底部に相当するゲート電極２３の側面上には絶縁側壁３１を形成していない。よって、ソース・ドレイン領域２８の上面とコンタクト３８との間の接合する面積を狭くすることがない。その結果、界面抵抗は増加しない。
また、犠牲材３０の材料として、炭素を含む材料とすると、窒化シリコンを材料とするハードマスク２２、バリアメタル側壁６１、エクステンション側壁２５及びソース・ドレイン側壁２７並びに酸化シリコンを材料とするＳＴＩ領域１７及びゲート絶縁膜はエッチングされずに、犠牲材３０をエッチングすることができる。
したがって、本実施形態によれば、微細化が進んで電極の幅が狭くなっても自己整合型のコンタクトホールを形成することができるので、集積度が高い半導体装置を製造することができる。
【００６０】
（第４の実施形態の比較例）
次に、第４の実施形態の比較例について説明する。
本比較例においては、絶縁側壁３１を形成しない場合における半導体装置の製造方法である。
図２６及び２７は、第４の実施形態の比較例に係る半導体装置の製造方法を例示する工程断面図である。
図２８（ａ）及び（ｂ）は、第４の実施形態の比較例に係る半導体装置のゲート電極の上部を例示する断面図である。
第４の実施形態における図７〜図１９に示す工程は、比較例においても同様なので説明を省略する。
【００６１】
図２６に示すように、本比較例においては、絶縁側壁３１を形成しないで、シリコン酸化膜３２、層間絶縁膜３３、有機膜３４、シリコン酸化膜３５及びレジスト３６を形成する。
その後、図２７に示すように、コンタクトホール３７を形成し、コンタクトホール３７に、コンタクト３８を形成する。
本比較例においては、図２７に示すように、ゲート電極２３の低抵抗金属膜２１とコンタクト３８とが電気的な接触を起こしている。
【００６２】
図２８（ａ）及び（ｂ）に示すように、本比較例においては、絶縁側壁３１を形成していない。シリコン窒化膜４０には、絶縁側壁３１が含まれない。したがって、自己整合のコンタクトホール３７の形成工程において、ハードマスク２２及びシリコン窒化膜４０の上面に露出している面積は、第４の実施形態の場合と比べて狭くなっている。よって、ハードマスク２２及びシリコン窒化膜４０の上面には、エッチングガスが供給されづらく、エッチングのストッパーとなるエッチングの生成物４１が堆積しづらい。また、図２８（ｂ）に示すように、角部のエッチングはイオンの入射が完全に垂直ではないことから、傾斜形状となり平坦部に比べてエッチングが進みやすい。そのため、比較例におけるハードマスク２２及びシリコン窒化膜４０がエッチングされる。
それにより、ゲート電極２３の低抵抗金属膜２１とコンタクト３８とが電気的な接触を起こしてしまう。
【００６３】
（第５の実施形態）
次に、第５の実施形態について説明する。
本実施形態は、第２の実施形態に係る半導体装置の製造方法の実施形態である。
以下、図面を参照しつつ、本実施形態について説明する。
図２９〜図３８は、第５の実施形態に係る半導体装置の製造方法を例示する工程断面図である。
先ず、前述の第４の実施形態と同様に、図７〜図１５に示す工程を実施する。これらの工程については、説明を省略する。
【００６４】
次に、図２９に示すように、図１２のＢ−Ｂ’線における断面に相当する断面においては、シリコン基板１０上にハードマスク５０となる膜として、例えばシリコン窒化膜を形成した後、フォトリソグラフィー法等でパターニングしてハードマスク５０を形成する。ハードマスク５０は、ＳＴＩ領域１７を形成するための溝１２と直交する方向に延びている。
次に、図３０に示すように、ハードマスク５０をマスクとして、反応性イオンエッチングを行うことにより、シリコン酸化膜１４及びシリコン基板１０を選択的に除去する。これにより、溝５１が形成される。
【００６５】
また、図３１に示すように、図１２のＣ−Ｃ’線における断面に相当する断面においては、ＳＴＩ領域１７においても、シリコン基板１０上にハードマスク５０となる膜として、シリコン窒化膜を形成した後、フォトリソグラフィー法等でパターニングしてハードマスク５０を形成する。
次に、図３２に示すように、ハードマスク５０をマスクとして、反応性イオンエッチングにより、シリコン酸化膜１３及びシリコン酸化膜１４を選択的に除去する。これにより、溝５１が形成される。
このように、図１２に示すＢ−Ｂ’線による活性領域における溝５１の内部と、図１２に示すＣ−Ｃ’線によるＳＴＩ領域における溝５１の内部は同じ構成となっている。そこで、以後は活性領域１６における工程断面図のみ示す。
【００６６】
次に、図３３に示すように、シリコン基板１０上のハードマスク５０及びシリコン酸化膜１４を除去し（図２９〜図３２参照）、溝５１の内面上及びシリコン基板１０の上面上にゲート絶縁膜となるシリコン酸化膜１８を形成する。次に、シリコン酸化膜１８上からゲート電極２３の一部となるポリシリコン膜１９を形成する。このポリシリコン膜１９にはリンが不純物として導入されている。ポリシリコン膜１９は、溝５１内を埋め込むように形成する。
【００６７】
その後、ポリシリコン膜１９上からバリアメタル膜２０として、例えばチタンと窒化チタンの積層膜を積層する。そして、その上から低抵抗金属膜２１として、例えばタングステン（Ｗ）膜を形成する。本実施形態において、ゲート電極２３は、ポリシリコン膜１９、バリアメタル層２０及び低抵抗金属層２１を含んでいる。バリアメタル膜２０の材料としては、チタンと窒化チタンの積層膜の他、窒化チタンがあげられる。
【００６８】
そして、低抵抗金属層２１上から、シリコン窒化膜５６及び有機膜５７を形成した後、その上に、シリコン酸化膜５８を形成する。さらにシリコン酸化膜５８上に、レジスト５９を形成する。このとき、レジスト５９の形成領域は、溝５１の直上域と一致させる。
次に、レジスト５９をマスクとして、シリコン酸化膜５８をパターニングする。
その後、パターニングされたシリコン酸化膜５８をマスクとして有機膜５７及びシリコン窒化膜５６を加工する。
【００６９】
次に、図３４に示すように、本実施形態では、シリコン酸化膜５８及び有機膜５７を除去し、パターニングされたシリコン窒化膜５６をハードマスク２２とする。
次に、図３５に示すように、ハードマスク２２をマスクとして反応性イオンエッチングを行い、低抵抗金属膜２１及びバリアメタル膜２０を選択的に除去する。これによって、ハードマスク２２で覆われている部分には、低抵抗金属膜２１及びバリアメタル膜２０からなるゲート電極２３の一部が形成される。
一方、ハードマスク２２で覆われていない部分の表面には、ポリシリコン膜１９が現れている。
【００７０】
バリアメタル膜２０として窒化チタンとチタンの積層膜を用いた場合は、ゲート電極加工後の後酸化のときにチタンが酸化されて劣化する可能性がある。
そこで、ハードマスク２２、低抵抗金属膜２１及びバリアメタル膜２０を含む多層膜の側面上に、バリアメタル側壁６１を形成する。バリアメタル側壁６１の材料としては、例えば、シリコン窒化膜があげられる。バリアメタル側壁６１は、ＣＶＤ法（chemical vapor deposition：化学気相成長法）等により、シリコン窒化膜を形成した後、ハードマスク２２、低抵抗金属膜２１及びバリアメタル膜２０を含む多層膜の側面上以外の部分を除去して形成する。
【００７１】
バリアメタル側壁６１を形成した場合は、バリアメタル側壁６１、ハードマスク２２、低抵抗金属膜２１及びバリアメタル膜２０を含む多層膜を柱状体６２という。バリアメタル側壁６１を形成しない場合は、ハードマスク２２、低抵抗金属膜２１及びバリアメタル膜２０を含む多層膜を柱状体６２という。
次に、ポリシリコン膜１９の加工を行う。本実施形態においては、ゲート電極２３は、ポリシリコン膜１９、バリアメタル膜２０及び低抵抗金属膜２１の三層構造とされている。したがって、ポリシリコン膜１９は、ゲート電極２３の最下層膜となっている。
【００７２】
次に、図３６に示すように、ポリシリコン膜１９におけるゲート電極２３の間に形成された部分を除去する。ゲート電極２３の間のポリシリコン膜１９の部分が除去されて、シリコン酸化膜１８が表面に現れる。
その後、図３７に示すように、ゲート電極２３間のシリコン基板１０上のシリコン酸化膜１８、すなわち、ゲート絶縁膜となる溝５１の内面上のシリコン酸化膜１８以外のシリコン酸化膜１８を除去する。溝５１内には、シリコン酸化膜１８が残存している。
柱状体６２及び上部導電部６６を含む積層膜を柱状体６３という。また、柱状体６３、下部導電部６５及びシリコン酸化膜１８を含む積層膜を積層体８１という。
【００７３】
そして、積層体８１における柱状体６３の側面上にエクステンション側壁２５を形成する。次に、柱状体６３及びエクステンション側壁２５をマスクとして、シリコン基板１０にリンをイオン注入して、拡張領域２６を形成する。
さらに、積層体８１における柱状体６３の側面上にソース・ドレイン側壁２７を形成する。そして、柱状体６３、エクステンション側壁２５及びソース・ドレイン側壁２７をマスクとして、シリコン基板１０にリンをイオン注入して、ソース・ドレイン領域２８を形成する。
【００７４】
次に、第４の実施形態における図１９〜図２２に示す工程を行って、ストッパー膜２９、絶縁側壁３１を形成する。本実施形態においても、ゲート電極２３の上端部の側面は、絶縁側壁３１で覆われ、ゲート電極２３におけるゲート絶縁膜に接する部分の側面は、絶縁側壁３１で覆われていない。
さらに、第４の実施形態における図２３〜図２４に示す工程を行って、シリコン基板１０上から層間絶縁膜３３、多層レジスト膜を形成する。
そして、図３８に示すように、自己整合型のコンタクトホール３７を形成し、コンタクト３８を設ける。
このようにして、図３及び図４に示すように、半導体装置２が製造される。
【００７５】
次に、第５の実施形態に係る半導体装置の製造方法の効果について説明する。
リセス構造のトランジスタを実現でき、高集積化を図ることができる半導体装置を提供することができる。
本実施形態における上記以外の効果は、前述の第４の実施形態と同様であるので説明を省略する。
【００７６】
（第６の実施形態）
次に、第６の実施形態に係る半導体装置の製造方法について説明する。
図３９〜図４４は、第６の実施形態に係る半導体装置の製造方法を例示する工程断面図であり、各図の（ａ）は（ｂ）に示すＢ−Ｂ’線による工程断面図であり、各図の（ｂ）は、（ａ）に示すＡ−Ａ’線による工程断面図である。
先ず、図３９に示すように、例えば単結晶のシリコン（Ｓｉ）からなるシリコン基板１０を用意する。その後、シリコン基板１０上にハードマスク７１となる膜として、例えばシリコン窒化膜を形成した後、フォトグラフィー法等でパターニングしてハードマスク７１を形成する。ハードマスク７１は、シリコン基板１０上の１つの方向に平行に形成する。  そして、図４０に示すように、ハードマスク７１をマスクとして反応性イオンエッチングを行い、シリコン基板１０の上層部分を選択的に除去する。
【００７７】
ハードマスク７１で覆われた部分が柱状体７５となる。柱状体７５は、ハードマスク７１と同様に、シリコン基板１０上の１つの方向に平行に形成される。柱状体７５は、シリコン基板１０と一体化しており、シリコン基板１０から突出した形状となる。柱状体７５の延びる方向と垂直な方向を「幅」といい、柱状体７５の幅方向に面する２つの面を「側面」という。柱状体７５の下部の幅は、上部の幅より大きく形成する。
【００７８】
次に、図４１に示すように、ハードマスク７１で覆われた柱状体７５を含むシリコン基板１０上をシリコン酸化膜７３で覆う。そして、ＣＭＰ法によって、ハードマスク７１の表面が現れるまでシリコン酸化膜７３を研磨し、シリコン酸化膜７３の上面を平坦化する。
次に、図４２に示すように、ハードマスク７１（図４１参照）をマスクとしてシリコン酸化膜７３をドライエッチングにより下方に後退させる。そして、ハードマスク７１を除去する。残留したシリコン酸化膜７３がある領域をＳＴＩ領域７４とする。柱状体７５のシリコン酸化膜７３から上の部分をフィン７２という。したがって、フィン７２もシリコン基板１０の上面に、１つの方向に延びるように形成されている。また、フィン７２の延びる方向と垂直な方向を「幅」といい、幅方向に面する２つの面を「側面」という。
【００７９】
次に、図４３に示すように、フィン７２の上面上及び側面上にゲート絶縁膜として、例えばシリコン酸化膜１８を形成する。
その後、シリコン酸化膜１８上から、ゲート電極２３の一部となるポリシリコン膜１９を形成する。ポリシリコン膜１９は、フィン７２を覆うように、フィン７２の高さ以上に形成する。
【００８０】
そして、ポリシリコン膜１９上からバリアメタル膜２０として、例えば窒化タングステン膜を形成する。そして、その上から低抵抗金属膜２１として、例えばタングステン膜を形成する。本実施形態において、ゲート電極２３は、ポリシリコン膜１９、バリアメタル膜２０及び低抵抗金属膜２１を含んでいる。
低抵抗金属膜２１上に、ハードマスク２２を形成する。ハードマスク２２は、低抵抗金属膜２１上に、例えばシリコン窒化膜を形成し、その後、リソグラフィー法によりパターニングして形成する。ハードマスク２２は、フィン７２の方向に直行するように形成する。
【００８１】
次に、ハードマスク２２をマスクとして、反応性イオンエッチングを行い、低抵抗金属膜２１、バリアメタル膜２０、ポリシリコン膜１９及びシリコン酸化膜１８を選択的に除去する。これによって、ハードマスク２２で覆われている部分には、低抵抗金属膜２１、バリアメタル膜２０及びポリシリコン膜１９を含むゲート電極２３が形成される。
一方、ハードマスク２２で覆われていない部分の表面には、フィン７２の上面及び側面が現れている。
【００８２】
また、ハードマスク２２、ゲート電極２３及びシリコン酸化膜１８を含む積層体８１は、フィン７２及びＳＴＩ領域７４が延びる方向に直交する方向に延びた柱状体として形成する。隣り合う積層体８１の間には溝２４が形成される。すなわち、形成された溝２４は、積層体８１を分断している。溝２４は、積層体８１が延びる方向と同じ方向に延びている。
【００８３】
次に、図４４に示すように、第４の実施形態における図１９〜図２２の工程を行って、積層体８１の側面上にエクステンション側壁２５、ソース・ドレイン側壁２７、ストッパー膜２９及び絶縁側壁３１を形成する。エクステンション側壁２５、ソース・ドレイン側壁２７及びストッパー膜２９は、フィン７２を跨ぐように、フィン７２の上面上及び側面上に形成される。
また、本実施形態においても、ゲート電極の上端部の側面は、絶縁側壁３１で覆われ、
ゲート電極２３におけるゲート絶縁膜に接する部分の側面は、絶縁側壁３１で覆われていない。
【００８４】
そして、第４の実施形態における図２３〜図２４に示すような工程を行って、層間絶縁膜３３、多層レジスト膜を形成する。そして、自己整合型のコンタクトホール３７を形成し、コンタクト３８を形成する。
このようにして、図５及び図６に示すように、半導体装置３が製造される。
【００８５】
以上説明した実施形態によれば、高集積化を図ることができる半導体装置及びその製造方法を提供することができる。
【００８６】
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明及びその等価物の範囲に含まれる。また、前述の各実施形態は、相互に組み合わせて実施することができる。
【符号の説明】
【００８７】
１、２、３：半導体装置、１０：シリコン基板、１１、２２、５０、７１：ハードマスク、１２、２４、５１、８２：溝、１３、１４、１８、３２、３５、５８、７３：シリコン酸化膜、１５：ウェル、１６：活性領域、１７、７４：ＳＴＩ領域、１９：ポリシリコン膜、２０：バリアメタル膜、２１：低抵抗金属膜、２３：ゲート電極、２５：エクステンション側壁、２６：拡張領域、２７：ソース・ドレイン側壁、２８：ソース・ドレイン領域、２９：ストッパー膜、３０：犠牲材、３１：絶縁側壁、３３：層間絶縁膜、３４、５７：有機膜、３６、５９：レジスト、３７：コンタクトホール、３８：コンタクト、４０、５６：シリコン窒化膜、４１：生成物、６１：バリアメタル側壁、６２、６３、７５：柱状体、６５：下部導電部、６６上部導電部、６７：導電部、７２：フィン、８１：積層体
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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