(57)【要約】【課題】再成長層の厚さの違いを低減可能な半導体集積素子を作製する方法を提供する。【解決手段】この方法は、所定の方向に順に配列された第１の導波路メサ２１〜第３の導波路メサ２３を有する発光素子部２のための第１の半導体積層１００を半導体基板１０の上に設ける工程と、第１の半導体積層１００の上に第１のマスク６０を形成する工程と、第１のマスク６０を用いて第１の半導体積層１００をエッチングする工程と、第１のマスク６０を用いて光変調部３のための第２の半導体積層２００を半導体基板１０の上に成長する工程とを備える。第１のマスク６０、所定の方向に延在する第１のアーム部６１及び第２のアーム部６２と、第１のアーム部６１と第２のアーム部６２との間に設けられ第１のアーム部６１と第２のアーム部６２とを接続する第１のブリッジ部６３及び第２のブリッジ部６４とを有する。【選択図】図３
2012204622.tif 000002
【特許請求の範囲】
【請求項１】
半導体集積素子を作製する方法であって、
第１の方向に順に配列された第１、第２、及び第３の導波路メサを有する第１の半導体素子部のための第１の半導体積層を基板の上に設ける工程と、
前記第１の半導体積層の上に第１のマスクを形成する工程と、
前記第１のマスクを用いて、前記第１の半導体積層をエッチングする工程と、
前記第１のマスクを用いて、第２の半導体素子部のための第２の半導体積層を前記基板の上に成長する工程と、
を備え、
前記第１の半導体積層は、前記第１、第２、及び第３の導波路メサのそれぞれのための第１、第２、及び第３の領域を有し、
前記第１のマスクは、前記第１の方向に延在する第１及び第２のアーム部と、前記第１のアーム部と前記第２のアーム部との間に設けられ前記第１のアーム部と前記第２のアーム部とを接続する第１のブリッジ部と、前記第１のアーム部と前記第２のアーム部との間に設けられ前記第１のアーム部と前記第２のアーム部とを接続する第２のブリッジ部と、を有し、
前記第１のブリッジ部は、前記第１の領域の上に配置され、
前記第２のブリッジ部は、前記第２及び第３の領域の上に配置され、
前記第２のブリッジ部の幅は、前記第１のブリッジ部の幅よりも大きく、
前記第１のブリッジ部と前記第２のブリッジ部とは、互いに離間している、
ことを特徴とする半導体集積素子を作製する方法。
【請求項２】
前記第１のマスクを除いた後に、前記第１、第２、及び第３の領域の上にそれぞれ配置された第１、第２、及び第３のストライプ部を有する第２のマスクを形成する工程と、
前記第２のマスクを用いたエッチングにより、前記第１、第２、及び第３の導波路メサを形成する工程と、をさらに備えることを特徴とする請求項１に記載の半導体集積素子を作製する方法。
【請求項３】
前記第１のマスクを形成する工程の前において、前記第１のブリッジ部の幅と前記第２のブリッジ部の幅とに応じて前記第１及び第２のアーム部の幅を設定する工程をさらに備える、ことを特徴とする請求項１又は２に記載の半導体集積素子を作製する方法。
【請求項４】
前記第２の導波路メサと前記第３の導波路メサとの間隔は、前記第１の導波路メサと前記第２の導波路メサとの間隔よりも狭い、ことを特徴とする請求項１〜３のいずれか一項に記載の半導体集積素子を作製する方法。
【請求項５】
前記第１の半導体素子部は、光を発生する発光素子部を含み、
前記第２の半導体素子部は、前記発光素子部からの光を変調する光変調部を含む、ことを特徴とする請求項１〜４のいずれか一項に記載の半導体集積素子を作製する方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積素子を作製する方法に関する。
【背景技術】
【０００２】
特許文献１には、レーザと光変調器とを含む光集積回路の製造方法が記載されている。この製造方法では、レーザのための第１の半導体層を基板上に堆積し、その第１の半導体層上に第１の領域を保護するマスクを形成し、そのマスクを用いて、ドライエッチング法により第２の領域から第１の半導体層の一部を選択的に除去する。その後、光変調器のための第２の半導体層をＭＯＣＶＤ法により第２の領域に堆積する。第１及び第２の半導体層の上に、光集積回路の光軸に沿ってストライプ状のマスクを形成し、そのマスクを用いたエッチングによりリッジ型導波路を基板上に形成する。これにより、単一のリッジ型導波路を有する光集積回路が製造される。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平７−２６３６５５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ところで、近年では、特許文献１に記載の光集積回路と異なり、複数の導波路メサを有する半導体集積素子を作製することが望まれている。例えば、所定の方向に順に配列された第１〜第３の導波路メサを有する半導体集積素子を作製するには、次のような方法が考えられる。第１〜第３の導波路メサのための第１〜第３の半導体領域の上にそれぞれ配置された第１〜第３の部分を有するマスクを形成する。そのマスクを用いて半導体のエッチング及び再成長を行う。
【０００５】
一方で、例えば、第２の導波路メサと第３の導波路メサとの間隔が、第１の導波路メサと第２の導波路メサとの間隔よりも狭い場合がある。その場合には、第１の導波路メサのための第１の半導体領域の上に配置された第１の部分と、第２及び第３の導波路メサのための第２及び第３の半導体領域の上に配置された単連結の第２の部分とを有するマスクを用いることが考えられる。そのマスクの第２の部分の幅は、第１の部分の幅よりも広い。つまり、互いに異なる幅の第１及び第２の部分を有するマスクを用いて半導体のエッチング及び再成長を行うこととなる。ところが、互いに異なる幅の第１及び第２の部分を有するマスクを用いて半導体の再成長を行うと、相対的に幅が広い第２の部分の端部近傍の再成長層の厚さと、相対的に幅が狭い第１の部分の端部近傍の再成長層の厚さとの違いが大きくなる場合がある。
【０００６】
本発明は、そのような事情に鑑みてなされたものであり、再成長層の厚さの違いを低減可能な半導体集積素子を作製する方法を提供することを課題とする。
【課題を解決するための手段】
【０００７】
上記課題を解決するために、本発明者は鋭意研究を重ねた結果、半導体の再成長を行う際に、以下に説明するようなマスクを用いることにより、再成長層の厚さの違いを低減可能となることを見出した。本発明は、このような知見に基づいてなされたものである。
【０００８】
すなわち、本発明に係る半導体集積素子を作製する方法は、半導体集積素子を作製する方法であって、所定の方向に順に配列された第１、第２、及び第３の導波路メサを有する第１の半導体素子部のための第１の半導体積層を基板の上に成長する工程と、第１の半導体積層の上に第１のマスクを形成する工程と、第１のマスクを用いて、第１の半導体積層をエッチングする工程と、第１のマスクを用いて、第２の半導体素子部のための第２の半導体積層を基板の上に成長する工程と、を備え、第１の半導体積層は、第１、第２、及び第３の導波路メサのそれぞれのための第１、第２、及び第３の領域を有し、第１のマスクは、所定の方向に延在する第１及び第２のアーム部と、第１のアーム部と第２のアーム部との間に設けられ第１のアーム部と第２のアーム部とを接続する第１のブリッジ部と、第１のアーム部と第２のアーム部との間に設けられ第１のアーム部と第２のアーム部とを接続する第２のブリッジ部と、を有し、第１のブリッジ部は、第１の領域の上に配置され、第２のブリッジ部は、第２及び第３の領域の上に配置され、第２のブリッジ部の幅は、第１のブリッジ部の幅よりも大きく、第１のブリッジ部と第２のブリッジ部とは、互いに離間している、ことを特徴とする。
【０００９】
この方法においては、第１のマスクを用いて半導体のエッチング及び再成長を行う。第１のマスクは、第１及び第２のアーム部と第１及び第２のブリッジ部とを有している。第１のブリッジ部は第１の領域の上に配置されており、第２のブリッジ部は第２及び第３の領域の上に配置されている。第２のブリッジ部の幅は、第１のブリッジ部の幅よりも大きい。第１及び第２のブリッジ部は、第１のアーム部と第２のアーム部との間において第１のアーム部と第２のアーム部とを接続している。この第１のマスクを用いて第２の半導体積層を成長すると、第１のブリッジ部の端部近傍における第２の半導体層の厚さと、第２のブリッジ部の端部近傍における第２の半導体層の厚さとの違いが低減される。
【００１０】
本発明に係る半導体集積素子を作製する方法は、第１のマスクを除いた後に、第１、第２、及び第３の領域の上にそれぞれ配置された第１、第２、及び第３のストライプ部を有する第２のマスクを形成する工程と、第２のマスクを用いたエッチングにより、第１、第２、及び第３の導波路メサを形成する工程と、をさらに備えることができる。本発明の方法によれば、上述したように第２の半導体層の厚さの違いが低減されるので、第２の半導体素子の導波路と好適に結合された第１、第２、及び第３の導波路メサを形成できる。
【００１１】
また、本発明に係る半導体集積素子を作製する方法は、第１のマスクを形成する工程の前において、第１のブリッジ部の幅と第２のブリッジ部の幅とに応じて第１及び第２のアーム部の幅を設定する工程をさらに備えることができる。このような工程を行うことによっても第２の半導体積層の厚さの違いを低減できる。
【００１２】
また、本発明に係る半導体集積素子を作製する方法においては、第２の導波路メサと第３の導波路メサとの間隔は、第１の導波路メサと第２の導波路メサとの間隔よりも狭いものとすることができる。この場合、第２の領域と第３の領域との間隔が、第１の領域と第２の領域との間隔に比べて狭いこととなる。間隔が比較的狭い第２の領域と第３の領域との上に配置された単連結の第２のブリッジ部を有する第１のマスクを用いることにより、第１の半導体積層をエッチングする際に、エッチング深さのばらつきが生じ難くなる。
【００１３】
さらに、本発明に係る半導体集積素子を作製する方法は、第１の半導体素子部は、光を発生する発光素子部を含み、第２の半導体素子部は、発光素子部からの光を変調する光変調部を含む場合に好適に用いることができる。
【発明の効果】
【００１４】
本発明によれば、再成長層の厚さの違いを低減可能な半導体集積素子を作製する方法を提供できる。
【図面の簡単な説明】
【００１５】
【図１】本発明の半導体集積素子を作製する方法の一実施形態によって作製される半導体集積素子の構成を示す平面図である。
【図２】図１に示された半導体集積素子を作製する方法の主要な工程を示す模式図である。
【図３】図１に示された半導体集積素子を作製する方法の主要な工程を示す模式図である。
【図４】図１に示された半導体集積素子を作製する方法の主要な工程を示す模式図である。
【図５】図１に示された半導体集積素子を作製する方法の主要な工程を示す模式図である。
【図６】図１に示された半導体集積素子を作製する方法の主要な工程を示す模式図である。
【図７】第２の半導体積層を成長した後の平面図である。
【図８】第２の半導体積層の各部の厚さを測定して得られたグラフである。
【発明を実施するための形態】
【００１６】
本発明の知見は、例示として示された添付図面を参照して以下の詳細な記述を考慮することによって容易に理解できる。引き続いて、添付図面を参照しながら、本発明の半導体集積素子を作製する方法に係る実施の形態を説明する。可能な場合には、同一の部分には同一の符号を付する。
【００１７】
図１は、本発明の半導体集積素子を作製する方法の一実施形態によって作製される半導体集積素子の構成を示す平面図である。図１には、直交座標系Ｓが示されている。図１に示されるように、半導体集積素子１は、第１の半導体素子部としての発光素子部２と、第２の半導体素子部としての光変調部３とを備えている。発光素子部２は、例えば分布帰還型レーザを含むことができる。発光素子部２は、光を発生する。光変調部３は、例えばマッハツェンダ型光変調器を含むことができる。光変調部３は、発光素子部２からの光を変調する。
【００１８】
発光素子部２は、第１の導波路メサ２１、第２の導波路メサ２２、及び第３の導波路メサ２３を有している。第１の導波路メサ２１、第２の導波路メサ２２、及び第３の導波路メサ２３は、第１の方向としてのｘ軸の方向に順に配列されている。第１の導波路メサ２１、第２の導波路メサ２２、及び第３の導波路メサ２３は、第１の方向に交差する第２の方向としてのｙ軸の方向に延在している。第１の導波路メサ２１、第２の導波路メサ２２、及び第３の導波路メサ２３は、本実施形態では、互いに略平行である。第２の導波路メサ２２と第３の導波路メサ２３の間隔は、第１の導波路メサ２１と第２の導波路メサ２２との間隔よりも狭い。
【００１９】
光変調部３は、第１の導波路メサ２１〜第３の導波路メサ２３の延在方向に配列された第１の光カプラ３１と第２の光カプラ３２とを有している。第１の光カプラ３１及び第２の光カプラ３２は、例えば、２×２ＭＭＩカプラとすることができる。光変調部３は、第１の導波路３３と第２の導波路３４とを有している。第１の導波路３３及び第２の導波路３４は、第１の第１の導波路メサ２１〜第３の導波路メサ２３の配列方向に配列されている。第１の導波路３３及び第２の導波路３４の一端は第１の光カプラ３１に接続されており、第１の導波路３３及び第２の導波路３４の他端は第２の光カプラ３２に接続されている。第１の光カプラ３１、第２の光カプラ３２、第１の導波路３３、及び第２の導波路３４は、マッハツェンダ型光変調器４０を構成している。
【００２０】
光変調部３は、第３の導波路３５と第４の導波路３６とを有している。第３の導波路３５及び第４の導波路３６は、第１の導波路３３及び第２の導波路３４の配列方向に配列されている。第３の導波路３５の一端は第２の導波路メサ２２に接続されており、第３の導波路３５の他端は第１の光カプラ３１に接続されている。第４の導波路３６の一端は第３の導波路メサ２３に接続されており、第４の導波路３６の他端は第１の光カプラ３１に接続されている。
【００２１】
光変調部３は、第５の導波路３７と第６の導波路３８と第７の導波路３９とモニタＰＤ５０とを有している。第５の導波路３７の一端は第２の光カプラ３２に接続されており、第５の導波路３７の他端は半導体集積素子１の一端面に到達している。第６の導波路３８の一端は第２の光カプラ３２に接続されており、第６の導波路３８の他端はモニタＰＤ５０に接続されている。第７の導波路３９の一端はモニタＰＤ５０に接続されており、第７の導波路３９の他端は第１の導波路メサ２１に接続されている。
【００２２】
このように構成される光変調部３においては、発光素子部２の第２の導波路メサ２２及び第３の導波路メサ２３からの光は、第３の導波路３５及び第４の導波路３６を介して第１の光カプラ３１に入射する。第１の光カプラ３１から出射された光は、第１の導波路３３及び第２の導波路３４を伝播した後に第２の光カプラ３２に入射する。第２の光カプラ３２から出射した光の一部は、第５の導波路３７により光変調部３の外部に伝播される。第２の光カプラ３２から出射した光の残部は、第６の導波路３８によりモニタＰＤ５０に入射した後に、第７の導波路３９により光変調部３の外部に伝播される。
【００２３】
図２〜６を参照し、半導体集積素子１を作製する方法について説明する。以下の説明においては、図１に示される領域Ａにおける作製手順を説明する。図２〜６は、図１に示された半導体集積素子１を作製する方法の主要な工程を示す模式図である。図２〜６には、直交座標系Ｓが示されている。図２の（ａ）部に示されるように、第１の導電型（例えばｎ型）の半導体基板１０を用意する（工程Ｓ１０１）。半導体基板１０は、例えばＩｎＰ基板等のＩＩＩ−Ｖ族化合物半導体基板である。半導体基板１０には、例えばＳｉがドープされている。
【００２４】
半導体基板１０は、主面１０ｓを有している。主面１０ｓは、第１のエリア１０ａと第２のエリア１０ｂとを含む。第１のエリア１０ａと第２のエリア１０ｂとは、第１の導波路メサ２１〜第３の導波路メサ２３の延在方向に沿って配列されている。第１のエリア１０ａは発光素子部２のためのエリアである。第２のエリア１０ｂは、光変調部３のためのエリアである。
【００２５】
図２の（ａ）部に示されるように、半導体基板１０の主面１０ｓにおける第１のエリア１０ａ及び第２のエリア１０ｂの上に、発光素子部２のための第１の半導体積層１００を設ける（工程Ｓ１０２）。第１の半導体積層１００は、回折格子層１０１、バッファ層１０２、下部ＳＣＨ（Separate  Confinement  Heterostructure）層１０３、活性層１０４、上部ＳＣＨ層１０５、クラッド層１０６、第１のキャップ層１０７、及び第２のキャップ層１０８を含む。回折格子層１０１、バッファ層１０２、下部ＳＣＨ層１０３、活性層１０４、上部ＳＣＨ層１０５、クラッド層１０６、第１のキャップ層１０７、及び第２のキャップ層１０８は、半導体基板１０の上にこの順で積層されている。
【００２６】
回折格子層１０１は、例えばＧａＩｎＡｓＰ等のＩＩＩ−Ｖ族化合物半導体からなる。回折格子層１０１は、周期的な凹凸構造１０１ａを有している。凹凸構造１０１ａの周期（凸部同士の間隔）は、例えば２４２ｎｍ程度である。このような回折格子層１０１は、ＧａＩｎＡｓＰ等のＩＩＩ−Ｖ族化合物半導体からなる半導体層を半導体基板１０の主面１０ｓの上に８０ｎｍ程度成長した後、例えば干渉露光法を用いてその半導体層に凹凸構造１０１ａを設けることにより形成される。回折格子層１０１のバンドギャップ波長は、例えば１３３０ｎｍ程度である。
【００２７】
バッファ層１０２は、第１の導電型を有している。バッファ層１０２は、例えばＩｎＰ等のＩＩＩ−Ｖ族化合物半導体層からなる。バッファ層１０２には、例えばＳｉがドープされている。下部ＳＣＨ層１０３は、第１の導電型を有している。下部ＳＣＨ層１０３は、例えばＧａＩｎＡｓＰ等のＩＩＩ−Ｖ族化合物半導体からなる。下部ＳＣＨ層１０３には、例えばＳｉがドープされている。下部ＳＣＨ層１０３のバンドギャップ波長は、例えば１１５０ｎｍ程度である。下部ＳＣＨ層１０３の厚さは、例えば５０ｎｍ程度である。
【００２８】
活性層１０４は、例えばＧａＩｎＡｓＰ等のＩＩＩ−Ｖ族化合物半導体からなる。活性層１０４は、例えば、障壁層及び井戸層を繰り返し積層した多重量子井戸構造を有することができる。障壁層及び井戸層は、例えば７層とすることができる。その場合、例えば、障壁層と井戸層とは以下のように構成することができる。すなわち、障壁層のバンドギャップ波長は、例えば１２００ｎｍ程度であり、障壁層の厚さは、例えば１０ｎｍ程度である。また、井戸層のバンドギャップ波長は、例えば１５５０ｎｍ程度であり、井戸層の厚さは、例えば５ｎｍ程度である。なお、井戸層の圧縮歪みは０．８％程度である。
【００２９】
上部ＳＣＨ層１０５は、第１の導電型と異なる第２の導電型（例えばｐ型）を有している。上部ＳＣＨ層１０５は、例えばＧａＩｎＡｓＰ等のＩＩＩ−Ｖ族化合物半導体からなる。上部ＳＣＨ層１０５には、例えばＺｎがドープされている。上部ＳＣＨ層１０５のバンドギャップ波長は、例えば１１５０ｎｍ程度である。上部ＳＣＨ層１０５の厚さは、例えば５０ｎｍ程度である。クラッド層１０６は、第２の導電型を有している。クラッド層１０６は、例えばＩｎＰ等のＩＩＩ−Ｖ族化合物半導体からなる。クラッド層１０６には、例えばＺｎがドープされている。クラッド層１０６の厚さは、例えば５３０ｎｍ程度である。
【００３０】
第１のキャップ層１０７は、第２の導電型を有している。第１のキャップ層１０７は、例えばＧａＩｎＡｓＰ等のＩＩＩ−Ｖ族化合物半導体からなる。第１のキャップ層１０７には、例えばＺｎがドープされている。第１のキャップ層１０７の厚さは、例えば２０ｎｍ程度である。第２のキャップ層１０８は、第２の導電型を有している。第２のキャップ層１０８は、例えばＩｎＰ等のＩＩＩ−Ｖ族化合物半導体からなる。第２のキャップ層１０８には、例えばＺｎがドープされている。第２のキャップ層１０８の厚さは、例えば、２０ｎｍである。
【００３１】
図２の（ｂ）部及び図３に示されるように、第１の半導体積層１００及び第１のエリア１０ａの上に第１のマスク６０を形成する（工程Ｓ１０３）。第１のマスク６０は、例えば、化学気相成長法及びリソグラフィ法を用いて形成することができる。第１のマスク６０の材料は、例えばシリコン酸化物とすることができる。第１のマスク６０の厚さは、例えば、２００ｎｍ程度とすることができる。
【００３２】
第１のマスク６０は、第１のアーム部６１、第２のアーム部６２、第１のブリッジ部６３、及び第２のブリッジ部６４を有している。第１のアーム部６１及び第２のアーム部６２は第１の導波路メサ２１〜第３の導波路メサ２３の配列方向に延在している。第１のアーム部６１と第２のアーム部６２とは、互いに略平行である。第１のアーム部６１と第２のアーム部６２とは、互いに離間している。第１のアーム部６１及び第２のアーム部６２の幅Ｗ１は、例えば４〜２０μｍ程度とすることができる。
【００３３】
第１のブリッジ部６３及び第２のブリッジ部６４は、第１のアーム部６１と第２のアーム部６２との間に設けられている。第１のブリッジ部６３は、第１のアーム部６１と第２のアーム部６２とを互いに接続している。第２のブリッジ部６４は、第１のアーム部６１と第２のアーム部６２とを互いに接続している。したがって、第１のアーム部６１は、第１のブリッジ部６３の端部６３ａと第２のブリッジ部６４の端部６４ａとを接続している。また、第２のアーム部６２は、第１のブリッジ部６３の端部６３ｂと第２のブリッジ部６４の端部６４ｂとを接続している。
【００３４】
第１のブリッジ部６３及び第２のブリッジ部６４は、第１の導波路メサ２１〜第３の導波路メサ２３の延在方向に延在している。第１のブリッジ部６３と第２のブリッジ部６４とは、互いに略平行である。第１のブリッジ部６３と第２のブリッジ部６４とは、互いに離間している。第１のブリッジ部６３の幅Ｗ２と第２のブリッジ部６４の幅Ｗ３とは互いに異なる。第１のブリッジ部６３の幅Ｗ２は、例えば１４μｍ程度である。第２のブリッジ部６４の幅Ｗ３は、例えば５０μｍ程度である。
【００３５】
第１のブリッジ部６３は、第１の領域１１１の上に配置されている。第２のブリッジ部６４は、第２の領域１１２及び第３の領域１１３の上に配置されている。第１の領域１１１は、第１の半導体積層１００における第１の導波路メサ２１のための領域である。第２の領域１１２は、第１の半導体積層１００における第２の導波路メサ２２のための領域である。第３の領域１１３は、第１の半導体積層１００における第３の導波路メサ２３のための領域である。つまり、第１の領域１１１、第２の領域１１２、及び第３の領域１１３のそれぞれは、後の工程において、第１の半導体積層１００から第１の導波路メサ２１、第２の導波路メサ２２、及び第３の導波路メサ２３のそれぞれが形成される領域である。
【００３６】
第１のマスク６０においては、第１のアーム部６１、第２のアーム部６２及び第１のブリッジ部６３によって第１の孔部６５が形成されている。第１のマスク６０においては、第１のアーム部６１、第２のアーム部６２、第１のブリッジ部６３、及び第２のブリッジ部６４によって、第２の孔部６６が形成されている。第２の孔部６６は、略矩形状を呈している。第２の孔部６６の幅Ｗ４は、例えば１５０μｍ程度である。第１のマスク６０においては、第１のアーム部６１、第２のアーム部６２、及び第２のブリッジ部６４によって、第３の孔部６７が形成されている。
【００３７】
図４の（ａ）部に示されるように、エッチング装置Ｄ１において、第１のマスク６０を用いたウェットエッチングにより、第２のエリア１０ｂの上の第１の半導体積層１００を除去する（工程Ｓ１０４）。これにより、半導体基板１０の主面１０ｓの一部（第２のエリア１０ｂ）が露出する。第２のキャップ層１０８のエッチングには、例えば、塩酸及び酢酸を含むエッチャントを用いることができる。第１のキャップ層１０７のエッチングには、例えば、硫酸及び過水を含むエッチャントを用いることができる。クラッド層１０６のエッチングには、例えば、臭化水素酸を含むエッチャントを用いることができる。活性層１０４のエッチングには、例えば、塩酸及び過水を含むエッチャントを用いることができる。バッファ層１０２のエッチングには、例えば、臭化水素酸を含むエッチャントを用いることができる。回折格子層１０１のエッチングには、塩酸及び過水を含むエッチャントを用いることができる。
【００３８】
図４の（ｂ）部に示されるように、成長炉Ｄ２において、第１のマスク６０を選択成長マスクとして用い、工程Ｓ１０４で露出した半導体基板１０の主面１０ｓの一部（第２のエリア１０ｂ）の上に、光変調部３のための第２の半導体積層２００をバットジョイント成長する（工程Ｓ１０５）。第２の半導体積層２００は、導波路層２０１、クラッド層２０２、第１のキャップ層２０３、及び第２のキャップ層２０４を含む。導波路層２０１、クラッド層２０２、第１のキャップ層２０３、及び第２のキャップ層２０４は、この順で半導体基板１０の上に積層されている。第２の半導体積層２００の各層の成長には、例えば、有機金属気相成長法を用いることができる。
【００３９】
導波路層２０１は、障壁層及び井戸層を繰り返し積層した多重量子井戸構造を有することができる。障壁層及び井戸層は、例えば２５層とすることができる。障壁層は、例えば、ＩｎＰに格子整合するＡｌＩｎＡｓ等のＩＩＩ−Ｖ族化合物半導体からなる。障壁層の厚さは、例えば５ｎｍ程度である。井戸層は、例えば、ＩｎＰに格子整合するＡｌＧａＩｎＡｓ等のＩＩＩ−Ｖ族化合物半導体からなる。井戸層のバンドギャップ波長は、例えば１４８０ｎｍ程度である。井戸層の厚さは、例えば１０ｎｍ程度である。したがって、導波路層２０１層の厚さは、例えば３８０ｎｍ程度である。導波路層２０１は、第１の半導体積層１００の活性層１０４に光学的に結合されている。
【００４０】
クラッド層２０２は、第２の導電型を有している。クラッド層２０２は、例えばＩｎＰ等のＩＩＩ−Ｖ族化合物半導体からなる。クラッド層２０２には、例えばＺｎがドープされている。クラッド層２０２の厚さは、例えば５００ｎｍ程度である。
【００４１】
図５の（ａ）部に示されように、エッチング装置Ｄ３において、第１のマスク６０を除去する（工程Ｓ１０６）。第１のマスク６０の除去のためのエッチングは、例えば、フッ酸により１分程度で行うことができる。
【００４２】
図５の（ｂ）部に示されるように、成長炉Ｄ４において、第１の半導体積層１００及び第２の半導体積層２００の上に、第３の半導体積層３００を成長する（工程Ｓ１０７）。第３の半導体積層３００は、クラッド層３０１、第１のコンタクト層３０２、第２のコンタクト層３０３、及び第３のコンタクト層３０４を含む。クラッド層３０１、第１のコンタクト層３０２、第２のコンタクト層３０３、及び第３のコンタクト層３０４は、この順で第１の半導体積層１００及び第２の半導体積層２００の上に積層されている。第３の半導体積層３００の各層の成長には、例えば、有機金属気相成長法を用いることができる。
【００４３】
クラッド層３０１は、第２の導電型を有する。クラッド層３０１は、例えばＩｎＰ等のＩＩＩ−Ｖ族化合物半導体からなる。クラッド層３０１には、例えばＺｎがドープされている。クラッド層３０１のキャリア濃度は、例えば１×１０１８程度である。クラッド層３０１の厚さは、例えば１１０ｎｍ程度である。第１のコンタクト層３０２は、第２の導電型を有する。第１のコンタクト層３０２は、例えばＧａＩｎＡｓＰ等のＩＩＩ−Ｖ族化合物半導体からなる。第１のコンタクト層３０２には、例えばＺｎがドープされている。第１のコンタクト層３０２のキャリア濃度は、例えば２×１０１８程度である。第１のコンタクト層３０２のバンドギャップ波長は、例えば１０８０ｎｍ程度である。第１のコンタクト層３０２の厚さは、例えば５０ｎｍ程度である。
【００４４】
第２のコンタクト層３０３は、第２の導電型を有する。第２のコンタクト層３０３は、例えばＧａＩｎＡｓＰ等のＩＩＩ−Ｖ族化合物半導体からなる。第２のコンタクト層３０３には、例えばＺｎがドープされている。第２のコンタクト層３０３のキャリア濃度は、例えば２×１０１８程度である。第２のコンタクト層３０３のバンドギャップ波長は、例えば１３００ｎｍ程度である。第２のコンタクト層３０３の厚さは、例えば１００ｎｍ程度である。第３のコンタクト層３０４は、第２の導電型を有する。第３のコンタクト層３０４は、例えばＩｎＧａＡｓ等のＩＩＩ−Ｖ族化合物半導体からなる。第３のコンタクト層３０４には、例えばＺｎがドープされている。第３のコンタクト層３０４のキャリア濃度は、例えば１．５×１０１９程度である。第３のコンタクト層３０４の厚さは、例えば１００ｎｍ程度である。
【００４５】
図６の（ａ）部に示されるように、第３の半導体積層３００の上に第２のマスク７０を設ける（工程Ｓ１０８）。第２のマスク７０は、第１のストライプ部７１、第２のストライプ部７２、及び第３のストライプ部７３を含む。第１のストライプ部７１、第２のストライプ部７２、及び第３のストライプ部７３は、第１の導波路メサ２１〜第３の導波路メサ２３の配列方向に順に配列されている。第１のストライプ部７１、第２のストライプ部７２、及び第３のストライプ部７３は、第１の導波路メサ２１〜第３の導波路メサ２３の延在方向に延在している。第１のストライプ部７１、第２のストライプ部７２、及び第３のストライプ部７３は、互いに離間している。第２のストライプ部７２と第３のストライプ部７３との間隔は、第１のストライプ部７１と第２のストライプ部７２との間隔よりも狭い。
【００４６】
第１のストライプ部７１は、第１の導波路メサ２１のための第１の領域１１１の上に配置されている。第２のストライプ部７２は、第２の導波路メサ２２のための第２の領域１１２の上に配置されている。第３のストライプ部７３は、第３の導波路メサ２３のための第３の領域１１３の上に配置されている。
【００４７】
図６の（ｂ）部に示されるように、第２のマスク７０を用いて、第１の半導体積層１００、第２の半導体積層２００、及び第３の半導体積層３００をエッチングする（工程Ｓ１０９）。このエッチングにより、発光素子部２の第１の導波路メサ２１、第２の導波路メサ２２、及び第３の導波路メサ２３が形成される。この後、例えばＳＩ−ＩｎＰによって第１の導波路メサ２１〜第３の導波路メサ２３を埋め込む等の工程を行うことにより半導体集積素子１が作製される。
【００４８】
以上説明した本実施形態に係る半導体集積素子を作製する方法の作用及び効果について、図３，４，７，８を参照して説明する。この方法においては、第１のマスク６０を用いて、第１の半導体積層１００のエッチング、及び第２の半導体積層２００の再成長を行う。第１のマスク６０においては、第１のブリッジ部６３及び第２のブリッジ部６４は、第１のアーム部６１と第２のアーム部６２とを互いに接続している。つまり、第１のマスク６０は、第１のブリッジ部６３及び第２のブリッジ部６４の端部同士を接続するように設けられた第１のアーム部６１及び第２のアーム部６２を有している。このような第１のマスク６０を用いて第２の半導体積層２００を成長すると、第２の半導体積層２００のための原料が、第１のアーム部６１及び第２のアーム部６２を伝って、第１のアーム部６１及び第２のアーム部６２の延在方向に移動するので、第１のブリッジ部６３及び第２のブリッジ部６４の端部近傍に偏って堆積することが避けられる。このため、第１のブリッジ部６３の端部近傍における第２の半導体積層２００の厚さと、第１のブリッジ部６３よりも広い幅を有する第２のブリッジ部６４の端部近傍における第２の半導体積層２００の厚さとの違いが低減される。
【００４９】
図７の（ａ）部は、工程Ｓ１０５において第２の半導体積層２００を成長した後の平面図である。第１のブリッジ部６３の幅Ｗ２を１４μｍとし、第２のブリッジ部６４の幅Ｗ３を５０μｍとし、第１のアーム部の幅Ｗ１を４μｍから２０μｍまで変化させたときの第２の半導体積層２００の各部分Ｐ０〜Ｐ２の厚さを測定し、図８の（ａ）部及び（ｂ）部に示される結果を得た。部分Ｐ０は第１のアーム部６１を挟んで第２の孔部６６に対向する部分であり、部分Ｐ１は第１のブリッジ部６３の端部近傍の部分であり、部分Ｐ２は第２のブリッジ部６４の端部近傍の部分である。
【００５０】
図８の（ａ）部のグラフに示される一群のプロットＰＬ１は、部分Ｐ１の厚さを部分Ｐ０の厚さで除算した値を示しており、一群のプロットＰＬ２は、部分Ｐ２の厚さを部分Ｐ０の厚さで除算した値を示している。なお、図８の（ａ）部の一群のプロットＰＬ０は、部分Ｐ０の厚さを部分Ｐ０の厚さで除算した値を示しており、全て１となっている。図８の（ａ）部に示されるように、第１のアーム部６１の幅Ｗ１を４μｍから段階的に２０μｍへ広くしていくと、部分Ｐ１の厚さを部分Ｐ０の厚さで除算した値と、部分Ｐ２の厚さを部分Ｐ０の厚さで除算した値とが共に１に近づいていく。特に、部分Ｐ２の厚さを部分Ｐ０の厚さで除算した値についてこの傾向が顕著であり、第１のアーム部６１の幅Ｗ１が８μｍ以上では、部分Ｐ１の厚さを部分Ｐ０の厚さで除算した値と、部分Ｐ２の厚さを部分Ｐ０の厚さで除算した値とが概ね等しくなっている。
【００５１】
図８の（ｂ）部のグラフによれば、第１のアーム部６１の幅Ｗ１を大きくしていくと、部分Ｐ１の厚さを部分Ｐ０の厚さで除算した値と、部分Ｐ２の厚さを部分Ｐ０の厚さで除算した値との違いが小さくなっていく。特に、第１のアーム部６１の幅Ｗ１を４μｍから８μｍとしたときにその傾向が顕著である。一方で、図８の（ｂ）部のグラフによれば、第１のアーム部６１の幅Ｗ１を小さくしていくと、部分Ｐ１の厚さを部分Ｐ０の厚さで除算した値と、部分Ｐ２の厚さを部分Ｐ０の厚さで除算した値との違いが大きくなっていく。したがって、第１のアーム部６１の幅Ｗ１を０とすると、即ち、図７の（ａ）部に示されるように第１のアーム部６１を設けないと、部分Ｐ１の厚さを部分Ｐ０の厚さで除算した値と、部分Ｐ２の厚さを部分Ｐ０の厚さで除算した値との違いがより一層大きくなると考えられる。
【００５２】
したがって、上述したように、各アーム部を有する第１のマスク６０を用いて第２の半導体積層２００を成長すれば、第１のブリッジ部６３の端部近傍（例えば部分Ｐ１）における第２の半導体積層２００の厚さと、第１のブリッジ部６３よりも広い幅を有する第２のブリッジ部６４の端部近傍（例えば部分Ｐ２）における第２の半導体積層２００の厚さとの違いの低減が実現される。
【００５３】
以上、好適な実施の形態において本発明の原理を図示し説明したが、本発明は、そのような原理から逸脱することなく詳細において変更され得ることは、当業者によって認識される。例えば、本実施形態に係る方法は、工程Ｓ１０３で第１のマスク６０を設ける前に、第１のブリッジ部６３の幅Ｗ２と第２のブリッジ部６４の幅Ｗ３とに応じて、第１のアーム部６１及び第２のアーム部６２の幅Ｗ１を設定する工程をさらに備えることができる。
【００５４】
その場合には、例えば、図８に示されるような、第１のブリッジ部６３の幅Ｗ２及び第２のブリッジ部６４の幅Ｗ３と、第１のアーム部６１及び第２のアーム部６２の幅Ｗ２と、第２の半導体積層２００の厚さの違いとの相関を示すデータを取得しておき、そのデータに基づいて、第１のアーム部６１及び第２のアーム部６２の幅Ｗ１を設定することができる。一例としては、第１のブリッジ部６３の幅Ｗ２が１４μｍであり、第２のブリッジ部６４の幅Ｗ３が５０μｍであるとき、図８に示されるデータを参照して、第１のアーム部６１及び第２のアーム部６２の幅Ｗ１を８μｍと設定することができる。これにより、第２の半導体積層２００の厚さの違いを低減できる。
【符号の説明】
【００５５】
１…半導体集積素子、２…発光素子部（第１の半導体素子部）、３…光変調部（第２の半導体素子部）、１０…半導体基板（基板）、２１…第１の導波路メサ、２２…第２の導波路メサ、２３…第３の導波路メサ、６０…第１のマスク、６１…第１のアーム部、６２…第２のアーム部、６３…第１のブリッジ部、６４…第２のブリッジ部、７０…第２のマスク、７１…第１のストライプ部、７２…第２のストライプ部、７３…第３のストライプ部、１００…第１の半導体積層、１１１…第１の領域、１１２…第２の領域、１１３…第３の領域、２００…第２の半導体積層。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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