(57)【要約】【課題】３次元に積層されたメモリセルトランジスタにおける誤動作を防止する。【解決手段】不揮発性半導体記憶装置は、半導体基板２０と、半導体基板の上方に形成された第１導電層４０と、第１導電層の上方に順に積層された第２導電層４３、電極間絶縁膜５３’、および第３導電層４３と、一対の貫通ホール４９の内面上、および一対の貫通ホールの下端を連結させる連結ホール５０の内面上に形成されたブロック絶縁膜５３と、電荷蓄積層５４と、トンネル絶縁膜５５と、半導体層ＳＰと、一対の貫通ホールの間に位置し、第２導電層、電極間絶縁膜、および第３導電層を分断するスリット４６内に埋め込まれた絶縁材５９と、第２導電層および第３導電層の表面上に形成されたシリサイド層５８と、を具備し、スリットの内面に沿った第２導電層と第３導電層との間の距離は、積層方向に沿った第２導電層と第３導電層との距離よりも大きい。【選択図】      図１５
2012204493.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の上方に形成された第１導電層と、
前記第１導電層の上方に順に積層された第２導電層、電極間絶縁膜、および第３導電層と、
前記第２導電層、前記電極間絶縁膜、および前記第３導電層内に設けられ、積層方向に延びた貫通ホールの内面上に形成されたブロック絶縁膜と、
前記ブロック絶縁膜上に形成された電荷蓄積層と、
前記電荷蓄積層上に形成されたトンネル絶縁膜と、
前記トンネル絶縁膜上に形成された半導体層と、
前記貫通ホールの間に位置し、ロウ方向に沿って前記第２導電層、前記電極間絶縁膜、および前記第３導電層を分断するスリット内に埋め込まれた絶縁材と、
前記スリット内における前記第２導電層および前記第３導電層の表面上に形成されたシリサイド層と、
を具備し、
前記スリットの内面に沿った前記第２導電層と前記第３導電層との間の距離は、前記積層方向に沿った前記第２導電層と前記第３導電層との距離よりも大きい
ことを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記スリット内における前記電極間絶縁膜の表面は、前記スリット内における前記第２導電層および前記第３導電層の表面よりも前記スリット内に突出していることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記電極間絶縁膜は、前記第２導電層と前記第３導電層との間に挟まれた第１部分と、前記スリット内における前記第２導電層および前記第３導電層の表面よりも前記スリット内に突出している第２部分と、を有し、
前記積層方向に沿った前記第２部分の寸法は、前記積層方向に沿った前記第１部分の寸法よりも大きい
ことを特徴とする請求項２に記載の不揮発性半導体記憶装置。
【請求項４】
前記スリット内における前記電極間絶縁膜の表面は、凹凸を有していることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項５】
前記電極間絶縁膜は、前記スリット内における表面にシリコン窒化膜を含むことを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項６】
前記電極間絶縁膜は、前記第２導電層と前記第３導電層との間に埋め込まれ、前記絶縁材と接する前記ブロック絶縁膜で構成されることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
従来のＬＳＩにおいて、素子はシリコン基板上の２次元平面内に集積されていた。このため、メモリの記憶容量を増加させるには、１つの素子の寸法を小さくする（微細化する）しかない。しかし、近年、その微細化もコスト的、技術的に困難なものになってきた。
【０００３】
上記問題を解決するため、メモリ層を３次元的に積層し、一括加工することにより３次元積層メモリを製造するアイデアが提案されている。さらに、この一括加工型３次元積層メモリとして、積層方向にＵ字型にＮＡＮＤストリングが形成されたパイプ型のＮＡＮＤ型フラッシュメモリが提案されている。このパイプ型のＮＡＮＤ型フラッシュメモリでは、一対のシリコンピラーとこれらを下端において連結するパイプとで１つのＮＡＮＤストリングが構成されている。
【０００４】
より具体的には、シリコンピラーと積層された複数のワード線との各交差部にメモリセルトランジスタが配置されている。また、それらの上端において、一対のシリコンピラーのそれぞれと２つの選択ゲートとの各交差部に選択トランジスタが配置されている。これら２つの選択トランジスタのうち一方はビット線に接続され、他方はソース線に接続されている。
【０００５】
このような一括加工型３次元積層メモリの製造方法として、種々の方法が提案されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００９−１４６９５４号公報
【特許文献２】特開２００９−２２４４６５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
３次元に積層されたメモリセルトランジスタにおける誤動作を防止する不揮発性半導体記憶装置を提供する。
【課題を解決するための手段】
【０００８】
本実施形態による不揮発性半導体記憶装置は、半導体基板と、前記半導体基板の上方に形成された第１導電層と、前記第１導電層の上方に順に積層された第２導電層、電極間絶縁膜、および第３導電層と、前記第２導電層、前記電極間絶縁膜、および前記第３導電層内に設けられ、積層方向に延び、一対の貫通ホールの内面上に形成されたブロック絶縁膜と、前記ブロック絶縁膜上に形成された電荷蓄積層と、前記電荷蓄積層上に形成されたトンネル絶縁膜と、前記トンネル絶縁膜上に形成された半導体層と、前記カラム方向において前記一対の貫通ホールの間に位置し、ロウ方向に沿って前記第２導電層、前記電極間絶縁膜、および前記第３導電層を分断するスリット内に埋め込まれた絶縁材と、前記スリット内における前記第２導電層および前記第３導電層の表面上に形成されたシリサイド層と、を具備し、前記スリットの内面に沿った前記第２導電層と前記第３導電層との間の距離は、前記積層方向に沿った前記第２導電層と前記第３導電層との距離よりも大きい。
【図面の簡単な説明】
【０００９】
【図１】各実施形態に係る不揮発性半導体記憶装置を示す概略構成図。
【図２】図１に示すメモリセルトランジスタ領域の斜視図。
【図３】図２に示すＮＡＮＤストリングを拡大した断面図。
【図４】各実施形態に関連する不揮発性半導体記憶装置の製造工程のカラム方向に沿った断面図。
【図５】図４に続く、各実施形態に関連する不揮発性半導体記憶装置の製造工程のカラム方向に沿った断面図。
【図６】図５に続く、各実施形態に関連する不揮発性半導体記憶装置の製造工程のカラム方向に沿った断面図。
【図７】図６に続く、各実施形態に関連する不揮発性半導体記憶装置の製造工程のカラム方向に沿った断面図。
【図８】図７に続く、各実施形態に関連する不揮発性半導体記憶装置の製造工程のカラム方向に沿った断面図。
【図９】図８に続く、各実施形態に関連する不揮発性半導体記憶装置の製造工程のカラム方向に沿った断面図。
【図１０】図９に続く、各実施形態に関連する不揮発性半導体記憶装置の製造工程のカラム方向に沿った断面図。
【図１１】図１０に続く、各実施形態に関連する不揮発性半導体記憶装置の製造工程のカラム方向に沿った断面図。
【図１２】図１１に続く、各実施形態に関連する不揮発性半導体記憶装置の製造工程のカラム方向に沿った断面図。
【図１３】図１２に続く、各実施形態に関連する不揮発性半導体記憶装置の製造工程のカラム方向に沿った断面図。
【図１４】図１３に続く、各実施形態に関連する不揮発性半導体記憶装置の製造工程のカラム方向に沿った断面図。
【図１５】第１の実施形態に係る不揮発性半導体記憶装置のカラム方向に沿った断面図。
【図１６】第１の実施形態に係る不揮発性半導体記憶装置の製造工程のカラム方向に沿った断面図。
【図１７】図１６に続く、第１の実施形態に係る不揮発性半導体記憶装置の製造工程のカラム方向に沿った断面図。
【図１８】図１７に続く、第１の実施形態に係る不揮発性半導体記憶装置の製造工程のカラム方向に沿った断面図。
【図１９】図１８に続く、第１の実施形態に係る不揮発性半導体記憶装置の製造工程のカラム方向に沿った断面図。
【図２０】図１９に続く、第１の実施形態に係る不揮発性半導体記憶装置の製造工程のカラム方向に沿った断面図。
【図２１】図２０に続く、第１の実施形態に係る不揮発性半導体記憶装置の製造工程のカラム方向に沿った断面図。
【図２２】図２１に続く、第１の実施形態に係る不揮発性半導体記憶装置の製造工程のカラム方向に沿った断面図。
【図２３】図２２に続く、第１の実施形態に係る不揮発性半導体記憶装置の製造工程のカラム方向に沿った断面図。
【図２４】図２３に続く、第１の実施形態に係る不揮発性半導体記憶装置の製造工程のカラム方向に沿った断面図。
【図２５】第２の実施形態に係る不揮発性半導体記憶装置のカラム方向に沿った断面図。
【図２６】第２の実施形態に係る不揮発性半導体記憶装置の製造工程のカラム方向に沿った断面図。
【図２７】図２６に続く、第２の実施形態に係る不揮発性半導体記憶装置の製造工程のカラム方向に沿った断面図。
【図２８】図２７に続く、第２の実施形態に係る不揮発性半導体記憶装置の製造工程のカラム方向に沿った断面図。
【図２９】図２８に続く、第２の実施形態に係る不揮発性半導体記憶装置の製造工程のカラム方向に沿った断面図。
【図３０】第３の実施形態に係る不揮発性半導体記憶装置のカラム方向に沿った断面図。
【図３１】第３の実施形態に係る不揮発性半導体記憶装置の製造工程のカラム方向に沿った断面図。
【図３２】図３１に続く、第３の実施形態に係る不揮発性半導体記憶装置の製造工程のカラム方向に沿った断面図。
【図３３】図３２に続く、第３の実施形態に係る不揮発性半導体記憶装置の製造工程のカラム方向に沿った断面図。
【図３４】図３３に続く、第３の実施形態に係る不揮発性半導体記憶装置の製造工程のカラム方向に沿った断面図。
【図３５】第４の実施形態に係る不揮発性半導体記憶装置のカラム方向に沿った断面図。
【図３６】第４の実施形態に係る不揮発性半導体記憶装置の製造工程のカラム方向に沿った断面図。
【図３７】図３６に続く、第４の実施形態に係る不揮発性半導体記憶装置の製造工程のカラム方向に沿った断面図。
【図３８】図３７に続く、第４の実施形態に係る不揮発性半導体記憶装置の製造工程のカラム方向に沿った断面図。
【図３９】図３８に続く、第４の実施形態に係る不揮発性半導体記憶装置の製造工程のカラム方向に沿った断面図。
【図４０】第５の実施形態に係る不揮発性半導体記憶装置のカラム方向に沿った断面図。
【図４１】第５の実施形態に係る不揮発性半導体記憶装置の製造工程のカラム方向に沿った断面図。
【図４２】図４１に続く、第５の実施形態に係る不揮発性半導体記憶装置の製造工程のカラム方向に沿った断面図。
【図４３】図４２に続く、第５の実施形態に係る不揮発性半導体記憶装置の製造工程のカラム方向に沿った断面図。
【図４４】図４３に続く、第５の実施形態に係る不揮発性半導体記憶装置の製造工程のカラム方向に沿った断面図。
【図４５】図４４に続く、第５の実施形態に係る不揮発性半導体記憶装置の製造工程のカラム方向に沿った断面図。
【図４６】図４５に続く、第５の実施形態に係る不揮発性半導体記憶装置の製造工程のカラム方向に沿った断面図。
【図４７】図４６に続く、第５の実施形態に係る不揮発性半導体記憶装置の製造工程のカラム方向に沿った断面図。
【図４８】図４７に続く、第５の実施形態に係る不揮発性半導体記憶装置の製造工程のカラム方向に沿った断面図。
【図４９】図４８に続く、第５の実施形態に係る不揮発性半導体記憶装置の製造工程のカラム方向に沿った断面図。
【図５０】図４９に続く、第５の実施形態に係る不揮発性半導体記憶装置の製造工程のカラム方向に沿った断面図。
【図５１】図５０に続く、第５の実施形態に係る不揮発性半導体記憶装置の製造工程のカラム方向に沿った断面図。
【図５２】図５１に続く、第５の実施形態に係る不揮発性半導体記憶装置の製造工程のカラム方向に沿った断面図。
【発明を実施するための形態】
【００１０】
本実施形態を以下に図面を参照して説明する。図面において、同一部分には同一の参照符号を付す。
【００１１】
＜全体構成例＞
図１乃至図３を用いて、各実施形態に係る不揮発性半導体記憶装置（一括加工型３次元積層メモリ）の構成例について説明する。
【００１２】
図１は、各実施形態に係る不揮発性半導体記憶装置の概略構成図を示している。
【００１３】
図１に示すように、不揮発性半導体記憶装置は、メモリセルトランジスタ領域１２、複数のワード線駆動回路１３、複数のソース側選択ゲート駆動回路１４、複数のドレイン側選択ゲート駆動回路１５、センスアンプ１６、複数のソース線駆動回路１７、およびバックゲートトランジスタ駆動回路１８等を備えている。
【００１４】
メモリセルトランジスタ領域１２には、複数のワード線ＷＬ、複数のビット線ＢＬ、複数のソース線ＳＬ、バックゲートＢＧ、複数のソース側選択ゲートＳＧＳ、および複数のドレイン側選択ゲートＳＧＤが設けられている。このメモリセルトランジスタ領域１２において、積層された複数のワード線ＷＬと後述するＵ字状シリコンピラーＳＰとの各交差位置に、データを記憶するメモリセルトランジスタが配置されている。なお、図１において、ワード線ＷＬが４層積層された例を示しているが、これに限らない。
【００１５】
ワード線駆動回路１３は、ワード線ＷＬに接続され、ワード線ＷＬに印加する電圧を制御する。
【００１６】
ソース側選択ゲート駆動回路１４は、ソース側選択ゲートＳＧＳに接続され、ソース側選択ゲートＳＧＳに印加する電圧を制御する。
【００１７】
ドレイン側選択ゲート駆動回路１５は、ドレイン側選択ゲートＳＧＤに接続され、ドレイン側選択ゲートＳＧＤに印加する電圧を制御する。
【００１８】
センスアンプ１６は、ビット線ＢＬに接続され、メモリセルトランジスタから読み出した電位を増幅する。また、ビット線ＢＬには、図示せぬビット線駆動回路が接続され、ビット線ＢＬに印加する電圧を制御する。
【００１９】
ソース線駆動回路１７は、ソース線ＳＬに接続され、ソース線ＳＬに印加する電圧を制御する。
【００２０】
バックゲート駆動回路１８は、バックゲートＢＧに接続され、バックゲートＢＧに印加する電圧を制御する。
【００２１】
図２は、図１に示すメモリセルトランジスタ領域の斜視図であり、ＮＡＮＤストリング（メモリセルストリング）の構造を示している。図３は、図２に示すＮＡＮＤストリングを拡大した断面図を示している。
【００２２】
図２に示すように、メモリセルトランジスタ領域１２において、半導体基板２０上に、Ｕ字状シリコンピラーＳＰで構成される複数のＮＡＮＤストリング２００が形成されている。これら複数のＮＡＮＤストリング２００は、ロウ方向およびカラム方向にマトリクス状に配置されている。
【００２３】
各ＮＡＮＤストリング２００は、複数のメモリセルトランジスタＭＴｒ、およびその両端に形成された２つの選択トランジスタ（ドレイン側選択トランジスタＳＤＴｒおよびソース側選択トランジスタＳＳＴｒ）を有している。
【００２４】
複数のメモリセルトランジスタＭＴｒは、Ｕ字状シリコンピラーＳＰと複数のコントロールゲートＣＧ（ワード線ＷＬ）との各交差位置に形成され、電流経路が直列に接続されている。図３に示すように、各メモリセルトランジスタＭＴｒは、Ｕ字状シリコンピラーＳＰとコントロールゲートＣＧとの間に、メモリ膜３２４を有している。このメモリ膜３２４は、Ｕ字状シリコンピラーＳＰの周囲に順に形成されたトンネル絶縁膜３２２、電荷蓄積層３２１、およびブロック絶縁膜３２０で構成されている。
【００２５】
ドレイン側選択トランジスタＳＤＴｒは、Ｕ字状シリコンピラーＳＰとドレイン側選択ゲートＳＧＤとの交差位置に形成されている。一方、ソース側選択トランジスタＳＳＴｒは、Ｕ字状シリコンピラーＳＰとソース側選択ゲートＳＧＳとの交差位置に形成されている。図３に示すように、ドレイン側選択トランジスタＳＤＴｒ、およびソース側選択トランジスタＳＳＴｒはそれぞれ、メモリセルトランジスタＭＴｒと同様の構造を有している。
【００２６】
Ｕ字状シリコンピラーＳＰは、カラム方向の断面においてＵ字状に形成されている。このＵ字状シリコンピラーＳＰは、積層方向（半導体基板２０に対して垂直方向）に延びる一対の柱状部Ａ、および一対の柱状部Ａの下端を連結させるように形成されたパイプ部Ｂを有している。パイプ部Ｂは、バックゲートＢＧ内に設けられ、バックゲートトランジスタＢＧＴｒを構成している。また、Ｕ字状シリコンピラーＳＰは、一対の柱状部Ａの中心軸を結ぶ直線がカラム方向に平行になるように配置されている。また、Ｕ字状シリコンピラーＳＰは、ロウ方向およびカラム方向から構成される面内にマトリクス状となるように配置されている。さらに、図３に示すように、Ｕ字状シリコンピラーＳＰは、中空Ｈ１を有し、この中空Ｈ１に絶縁部３２５が充填されている。
【００２７】
複数のコントロールゲートＣＧは、バックゲートＢＧの上方に積層され、Ｕ字状シリコンピラーＳＰの柱状部Ｃに直交するように配置されている。各コントロールゲートＣＧは、ロウ方向に平行に延びている。また、各コントロールゲートＣＧは、カラム方向に隣接する２つのＮＡＮＤストリング２００におけるＵ字状シリコンピラーＳＰのうちの隣接する２つの柱状部Ａに共有されるように形成されている。
【００２８】
バックゲートＢＧは、最下方のワード線ＷＬの下方に設けられている。バックゲートＢＧは、Ｕ字状シリコンピラーＳＰのパイプ部Ｂを覆うように、ロウ方向およびカラム方向に２次元的に広がって形成されている。
【００２９】
ドレイン側選択ゲートＳＧＤおよびソース側選択ゲートＳＧＳは、最上方のコントロールゲートＣＧの上方に設けられている。これらドレイン側選択ゲートＳＧＤおよびソース側選択ゲートＳＧＳは、ロウ方向に平行に延びている。また、ドレイン側選択ゲートＳＧＤおよびソース側選択ゲートＳＧＳは、Ｕ字状シリコンピラーＳＰの各柱状部Ａに交差するように形成され、カラム方向において互いに絶縁分離してラインアンドスペースで形成されている。
【００３０】
ソース線ＳＬは、ソース側選択ゲートＳＧＳの上方に設けられている。ソース線ＳＬは、カラム方向に隣接する２つのＮＡＮＤストリング２０におけるＵ字状シリコンピラーＳＰのうちの隣接する２つの柱状部Ａに共有されるように形成されている。ソース線ＳＬは、ロウ方向に平行に延び、カラム方向において互いに絶縁分離してラインアンドスペースで形成されている。
【００３１】
複数のビット線ＢＬは、ソース線ＳＬよりも上方に設けられている。各ビット線ＢＬは、カラム方向に延び、ロウ方向において互いに絶縁分離してラインアンドスペースで形成されている。
【００３２】
［製造方法例］
発明者らは、上述したような一括加工型３次元積層メモリの製造方法の例として、Ｐ型ポリシリコンとドーピングされていないポリシリコンとを積層し、これらを貫通するメモリホールを形成した後、このメモリホールからウェットプロセスを用いてドーピングされていないポリシリコンの層をエッチングし、エッチングされた層に絶縁膜を埋め込むことにより、導電層（Ｐ型ポリシリコン）と絶縁膜との積層構造を形成する方法を提案している。
【００３３】
以下に、図４乃至図１４を用いて、上述したような一括加工型３次元メモリの製造方法について詳説する。
【００３４】
図４乃至図１４は、各実施形態に関連する不揮発性半導体記憶装置の製造工程のカラム方向に沿った断面図を示している。また、図１１（ｂ）、図１２（ｂ）、図１３（ｂ）、および図１４（ｂ）はそれぞれ、図１１（ａ）、図１２（ａ）、図１３（ａ）、および図１４（ａ）における破線部の拡大図を示している。なお、図４乃至図１４において、主に不揮発性半導体記憶装置における１つのＮＡＮＤストリングについて説明する。
【００３５】
まず、図４に示すように、図示せぬ半導体基板の上方に、バックゲートＢＧとなる導電層４０が形成される。導電層４０は、例えばリンが導入されたポリシリコンで構成される。この導電層４０内に、フォトリソグラフィおよびエッチングにより、溝５０’が形成される。この溝５０’は、カラム方向に延び、後の工程において後述する連結ホール５０となる。また、溝５０’は、ロウ方向およびカラム方向から構成される面内にマトリクス状となるように複数配置されている。
【００３６】
次に、図５に示すように、全面に、不純物が導入されていないノンドープドポリシリコン材が形成される。その後、エッチングにより、溝５０’外の導電層４０の上面におけるノンドープドポリシリコン材が除去され、溝５０’内のみにノンドープドポリシリコン材が残留する。これにより、ノンドープドポリシリコンからなり、溝５０’内を埋め込むダミー層６０が形成される。
【００３７】
次に、図６に示すように、ダミー層６０が形成された導電層４０上に、絶縁膜としてシリコン酸化膜４１が形成される。シリコン酸化膜４１の膜厚は、バックゲートＢＧと、後の工程においてシリコン酸化膜４１の上方に形成される最下段のコントロールゲートＣＧとの間で耐圧が確保できる程度の膜厚とする。
【００３８】
次に、シリコン酸化膜４１上に、不純物が導入されていないノンドープドポリシリコン層４２と、コントロールゲートＣＧとなるボロンが導入されたドープドポリシリコン層（Ｐ型ポリシリコン層）４３とが交互に積層される。ノンドープドポリシリコン層４２は、後の工程において電極間絶縁膜と置き換わる層である。なお、図６において、ノンドープドポリシリコン層４２とドープドポリシリコン層４３とを４層ずつ積層させる例を示しているが、積層数は４層には限らない。
【００３９】
さらに、最上層のドープドポリシリコン層４３上に、絶縁膜としてシリコン酸化膜４４が形成される。シリコン酸化膜４４の膜厚は、最上段のコントロールゲートＣＧと、後の工程においてシリコン酸化膜４４上に形成される選択ゲートＳＧとの間で耐圧が確保できる程度の膜厚とする。
【００４０】
このようにして、ノンドープドポリシリコン層４２、ドープドポリシリコン層４３、およびシリコン酸化膜４４からなる積層体４５が形成される。
【００４１】
次に、図７に示すように、フォトリソグラフィおよびエッチングにより、積層体４５内にスリット４６が形成される。このスリット４６は、積層体４５を貫通し、ロウ方向（図７において紙面奥行き方向）に沿って形成される。すなわち、スリット４６は、ロウ方向および積層方向に拡がるように形成され、積層体４５を分断する。また、スリット４６は、カラム方向におけるダミー層６０の中央部の上方に位置するように形成される。また、スリット４６の底面において、シリコン酸化膜４１が露出する。
【００４２】
次に、図８に示すように、スリット４６内に、シリコン窒化膜で構成される犠牲材４７が埋め込まれる。より具体的には、スリット４６内が埋まるまで全面にシリコン窒化膜が形成された後、シリコン酸化膜４４上のシリコン窒化膜が除去される。これにより、スリット４６内にシリコン窒化膜が残留し、ロウ方向および積層方向に拡がる犠牲材４７が形成される。
【００４３】
次に、図９に示すように、シリコン酸化膜４４上に、選択ゲートＳＧ（ドレイン側選択ゲートＳＧＤおよびソース側選択ゲートＳＧＳ）となるボロンが導入されたドープドポリシリコン層（Ｐ型ポリシリコン層）４８が形成される。その後、ドープドポリシリコン層４８、積層体４５、およびシリコン酸化膜４１内に、一対の貫通ホール４９が形成される。このとき、一対の貫通ホール４９が、ダミー層６０のカラム方向における両端部のそれぞれに達するように形成される。これにより、貫通ホール４９を介してドープドポリシリコン層４８、積層体４５、シリコン酸化膜４１、およびダミー層６０が露出する。
【００４４】
貫通ホール４９は、積層方向からみて、例えば円形に形成される。また、一対の貫通ホール４９はカラム方向に並び、ドープドポリシリコン層４８、積層体４５、およびシリコン酸化膜４１内で積層方向に延びている。
【００４５】
次に、図１０に示すように、貫通ホール４９を介してウェットエッチングが行われる。このウェットエッチングは、例えばアルカリ性のエッチング液を用いて行われる。これにより、積層体４５におけるノンドープドポリシリコン層４２が除去される。その結果、積層方向に隣接する２つのコントロールゲートＣＧ間に隙間５２が形成され、隙間５２を介して犠牲材４７が露出する。
【００４６】
同時に、ノンドープドポリシリコンからなるダミー層６０も除去される。これにより、カラム方向に延び、導電層４０内で一対の貫通ホール４９の下端を連結する連結ホール５０が形成される。すなわち、ドープドポリシリコン層４８、積層体４５、シリコン酸化膜４１、および導電層４０内に、一対の貫通ホール４９および連結ホール５０からなるＵ字状メモリホール５１が形成される。
【００４７】
このとき、エッチング液を適当に選択することにより、ドープドシリコン層４３，４８とノンドープドシリコン層４２、ダミー層６０との間で高いエッチング選択比を実現できるため、ドープドポリシリコン層４３，４８はほとんどエッチングされずに残留する。また、コントロールゲートＣＧは、犠牲材４７によって支持される。
【００４８】
次に、図１１（ａ）および（ｂ）に示すように、Ｕ字状メモリホール５１内に、ブロック絶縁膜５３、電荷蓄積層５４、およびトンネル絶縁膜５５からなるメモリ膜５６と、一対の柱状部Ａおよび連結部ＢからなるＵ字状シリコンピラーＳＰが形成される。
【００４９】
より具体的には、例えばＡＬＤ（Atomic Layer Deposition）法により、貫通ホール４９の内面上に、シリコン酸化膜で構成されるブロック絶縁膜５３が形成される。すなわち、貫通ホール４９内における露出したコントロールゲートＣＧの表面上に、ブロック絶縁膜５３が形成される。
【００５０】
また、シリコン酸化膜は、貫通ホール４９を介して隙間５２の内面上にも形成される。すなわち、シリコン酸化膜は、隙間５２内における露出したコントロールゲートＣＧの表面上、犠牲材４７の表面上にも形成される。これにより、隙間５２内に、ブロック絶縁膜５３と一体である電極間絶縁膜５３’が埋め込まれる。
【００５１】
次に、貫通ホール４９内のブロック絶縁膜５３（および電極間絶縁膜５３’）の表面上に、シリコン窒化膜で構成される電荷蓄積層５４が形成される。その後、貫通ホール４９内の電荷蓄積層５４の表面上に、シリコン酸化膜で構成されるトンネル絶縁膜５５が形成される。このようにして、ブロック絶縁膜５３、電荷蓄積層５４、およびトンネル絶縁膜５５で構成されるメモリ膜５６が形成される。
【００５２】
次に、貫通ホール４９内のメモリ膜５６の表面上に、不純物、例えばリンを含有するポリシリコンが埋め込まれる。これにより、貫通ホール４９内にシリコンピラーＳＰの柱状部が形成される。なお、図１１において、ポリシリコンが貫通ホール４９内を埋め込む例を示しているが、図３に示すように、中空構造を有するように形成してもよい。
【００５３】
また、上記工程と同時に、連結ホール５０の内面上においても、同様の構造が形成される。すなわち、連結ホール５０内におけるシリコン酸化膜４１の表面上、バックゲートＢＧの表面上にも順に、ブロック絶縁膜５３、電荷蓄積層５４、トンネル絶縁膜５５、およびポリシリコン（Ｕ字状シリコンピラーＳＰ）が形成される。
【００５４】
次に、図１２（ａ）および（ｂ）に示すように、ＲＩＥにより、ドープドポリシリコン層４８内に開口部５７が形成される。この開口部５７は、ドープドポリシリコン層４８を貫通し、ロウ方向（図１２において紙面奥行き方向）に沿って形成される。すなわち、開口部５７は、ドープドポリシリコン層４８を分断する。また、開口部５７は犠牲層４７の上部に形成されるため、開口部５７の底面において犠牲層４７が露出する。
【００５５】
次に、開口部５７を介してウェットエッチングが行われる。これにより、スリット４６内における犠牲層４７が除去される。その結果、スリット４６内において、コントロールゲートＣＧおよび電極間絶縁膜５３’が露出する。
【００５６】
次に、図１３（ａ）および（ｂ）に示すように、スリット４６の内面上および開口部５７の内面上に、ニッケルまたはコバルト等の金属層が形成される。その後、熱処理を行うことにより、スリット４６内および開口部５７内において露出したシリコンの表面に、シリサイドが形成される。すなわち、スリット４６内におけるコントロールゲートＣＧの表面上、および開口部５７における選択ゲートＳＧの表面上に、シリサイド層５８が形成される。
【００５７】
なお、堆積させる金属は、ニッケルおよびコバルトには限定されず、シリコンと反応してメタルシリサイドを形成し、反応前のドープドポリシリコン層４３よりも電気抵抗を低減させる金属であればよい。
【００５８】
次に、図１４（ａ）および（ｂ）に示すように、スリット４６内および開口部５７内に、シリコン酸化膜で構成される絶縁材５９が埋め込まれる。より具体的には、スリット４６内および開口部５７内が埋まるまで全面にシリコン酸化膜が形成された後、ドープドポリシリコン層４８上のシリコン酸化膜が除去される。これにより、スリット４６内および開口部５７内にシリコン酸化膜が残留し、ロウ方向および積層方向に拡がる絶縁材５９が形成される。このようにして、Ｕ字型のＮＡＮＤストリングを有する一括加工型３次元積層メモリが製造される。
【００５９】
上述したように、一括加工型３次元積層メモリでは、コントロールゲートＣＧのポリシリコンの抵抗を低下させるため、スリット４６内の側壁（コントロールゲートＣＧの表面上）にシリサイド層５８を形成している。このシリサイド層５８の形成の際、スリット４６内におけるコントロールゲートＣＧの表面が電極間絶縁膜５３’の表面よりもスリット４６内へ突出している場合、積層方向に隣接するコントロールゲートＣＧ間のブリッジングによりコントロールゲートＣＧがショートして誤動作が生じる虞がある。また、コントロールゲートＣＧがスリット内へ大きく突出していない場合においても、電極間絶縁膜５３’が酸化膜であれば、シリサイド原料の金属と酸化膜とが反応する。これにより、電極間絶縁膜５３’の表面にもシリサイドが形成され、ブリッジングによるショートが懸念される。
【００６０】
これに対し、本実施形態では、上述したような隣接するコントロールゲートＣＧ間のブリッジングによるショートを防止する一括加工型３次元積層メモリを提案する。
【００６１】
＜第１の実施形態＞
図１５乃至図２４を用いて、第１の実施形態に係る不揮発性半導体記憶装置について説明する。第１の実施形態は、スリット内における電極間絶縁膜の表面をコントロールゲートの表面よりも突出させる例である。
【００６２】
なお、第１の実施形態において、上記製造方法例と同様の点については説明を省略し、主に異なる点について説明する。
【００６３】
［構造］
以下に、図１５を用いて、第１の実施形態に係る不揮発性半導体記憶装置の構造について説明する。
【００６４】
図１５（ａ）は、第１の実施形態に係る不揮発性半導体記憶装置のカラム方向に沿った断面図を示している。図１５（ｂ）は、図１５（ａ）における破線部の拡大図を示している。なお、図１５において、主に不揮発性半導体記憶装置における１つのＮＡＮＤストリングについて説明する。
【００６５】
図１５（ａ）に示すように、ＮＡＮＤストリング２００は、図示せぬ半導体基板の上方に形成された導電層４０、ドープドシリコン層４３，４８、電極間絶縁膜５３’、メモリ膜５６、Ｕ字状シリコンピラーＳＰ、シリサイド層５８、および絶縁材５９を備えている。
【００６６】
導電層４０は、図示せぬ半導体基板の上方に形成され、例えばリンが導入されたポリシリコンで構成されている。導電層４０は、バックゲートＢＧとなり、その内部にＵ字状シリコンピラーＳＰおよびメモリ膜５６が形成されることでバックゲートトランジスタＢＧＴｒを構成する。
【００６７】
複数のドープドシリコン層４３、および複数の電極間絶縁膜５３’は、シリコン酸化膜４１を介して導電層４０上に交互に積層されている。ドープドシリコン層４３は、コントロールゲートＣＧとなり、その内部にＵ字状シリコンピラーＳＰおよびメモリ膜５６が形成されることでメモリセルトランジスタＭＴｒを構成する。すなわち、電極間絶縁膜５３’は、積層方向に隣接するコントロールゲートＣＧの間（隙間５２）に形成されている。これらドープドシリコン層４３および電極間絶縁膜５３’のより詳細な説明については、後述する。
【００６８】
ドープドシリコン層４８は、シリコン酸化膜４４を介して最上層のコントロールゲートＣＧ上に形成されている。ドープドシリコン層４８は、選択ゲートＳＧとなり、その内部にＵ字状シリコンピラーＳＰおよびメモリ膜５６が形成されることで選択トランジスタＳＤＴｒ，ＳＳＴｒを構成する。
【００６９】
これら選択ゲートＳＧ、コントロールゲートＣＧ、バックゲートＢＧ、および電極間絶縁膜５３’内には、Ｕ字状メモリホール５１が設けられている。このＵ字状メモリホール５１は、カラム方向に並ぶ一対の貫通ホール４９と一対の貫通ホール４９を連結する連結ホール５０とで構成されている。貫通ホール４９は選択ゲートＳＧおよびコントロールゲートＣＧ内において積層方向に延びるように形成され、連結ホールはバックゲートＢＧ内にカラム方向に延びるように形成されている。
【００７０】
また、コントロールゲートＣＧおよび電極間絶縁膜５３’には、一対の貫通ホール４９の間で、かつロウ方向および積層方向に拡がるスリット４６が設けられている。これにより、コントロールゲートＣＧおよび電極間絶縁膜５３’は、ロウ方向に沿って分断されている。さらに、選択ゲートＳＧには、スリット４６が開口するように、スリット４６の上部にロウ方向および積層方向に拡がる開口部５７が設けられている。これにより、選択ゲートＳＧは、ロウ方向に沿って分断されている。
【００７１】
メモリ膜５６は、Ｕ字状メモリホール５１の内面上、すなわち、Ｕ字状メモリホール５１内における選択ゲートＳＧ、コントロールゲートＣＧ、およびバックゲートＢＧの表面上に形成されている。また、詳細は後述するが、メモリ膜５６の一部は、電極間絶縁膜５３’と一体である。
【００７２】
Ｕ字状シリコンピラーＳＰは、Ｕ字状メモリホール５１内におけるメモリ膜５６の表面上に形成され、不純物、例えばリンを含有するポリシリコンで構成されている。すなわち、Ｕ字状シリコンピラーＳＰは、一対の貫通ホール４９内におけるメモリ膜５６の表面上に形成された一対の柱状部Ｂと、連結ホール５０内におけるメモリ膜５６の表面上に形成された連結部Ｂとで構成されている。なお、図１５において、Ｕ字状シリコンピラーＳＰとしてポリシリコンがＵ字状メモリホール５１内を埋め込む例を示しているが、図３に示すように、中空構造を有してもよい。
【００７３】
シリサイド層５８は、スリット４６内におけるコントロールゲートＣＧの表面上、および開口部５７内における選択ゲートＳＧの表面上に形成されている。言い換えると、シリサイド層５８は、コントロールゲートＣＧおよび選択ゲートＳＧと、後述する絶縁材５９との間に形成されている。
【００７４】
絶縁材５９は、スリット４６内および開口部５７内に埋め込まれている。この絶縁材５９により、スリット４６および開口部５７によって分断されたコントロールゲートＣＧおよび選択ゲートＳＧは絶縁分離される。
【００７５】
本実施形態では、図１５（ｂ）に示すように、電極間絶縁膜５３’と絶縁材５９との界面（スリット４６内における電極間絶縁膜５３’の表面）は、少なくともコントロールゲートＣＧとシリサイド層５８との界面（スリット４６内におけるコントロールゲートＣＧの表面）よりもスリット４６内に突出している。なお、電極間絶縁膜５３’と絶縁材５９との界面がシリサイド層５８と絶縁材５９との界面よりもスリット４６内に突出していることが望ましい。
【００７６】
また、メモリ膜５６は、貫通ホール４９内におけるコントロールゲートＣＧの表面上に形成されたブロック絶縁膜５３、ブロック絶縁膜５３の表面上に形成された電荷蓄積層５４、および電荷蓄積層５４の表面上に形成されたトンネル絶縁膜５５で構成されている。
【００７７】
ここで、本実施形態におけるブロック絶縁膜５３は、多層構造を有している。より具体的には、ブロック絶縁膜５３は、貫通ホール４９内におけるコントロールゲートＣＧの表面上から順に形成されたシリコン窒化膜５３ａ、シリコン酸化膜５３ｂ、シリコン窒化膜５３ｃ、およびシリコン窒化膜５３ｄで構成される多層構造を有する。すなわち、ブロック絶縁膜５３は、シリコン窒化膜とシリコン酸化膜が交互に積層された構造である。なお、ブロック絶縁膜５３は、積層数が４層であることに限らないが、貫通ホール４９内において最も外側の層（最表面の層）がシリコン窒化膜となるように形成されている。
【００７８】
電極間絶縁膜５３’は、ブロック絶縁膜５３と一体であり、多層構造を有している。すなわち、電極間絶縁膜５３’は、隙間５２の内面上（隙間５２内におけるコントロールゲートＣＧの表面上、シリサイド層５８の表面上、および絶縁材５９の表面上）から順に形成されたシリコン窒化膜５３’ａ、シリコン酸化膜５３’ｂ、シリコン窒化膜５３’ｃ、およびシリコン窒化膜５３’ｄで構成される多層構造を有する。言い換えると、電極間絶縁膜５３’は、貫通ホール４９を介して隙間５２内にブロック絶縁膜５３が埋め込まれた構造である。図１５に示す例では、シリコン窒化膜５３’ｄが形成された段階で、隙間５２が埋め込まれている。
【００７９】
上述したように、貫通ホール４９内において、ブロック絶縁膜５３の最表面の層は、シリコン窒化膜である。このため、隙間５２内において、電極間絶縁膜５３’の最表面の層は、同様にシリコン窒化膜である。
【００８０】
＜製造方法＞
以下に、図１６乃至図２４を用いて、第１の実施形態に係る不揮発性半導体記憶装置の製造方法について説明する。
【００８１】
図１６乃至図２４は、第１の実施形態に係る不揮発性半導体記憶装置の製造工程のカラム方向に沿った断面図を示している。また、図２１（ｂ）、図２２（ｂ）、図２３（ｂ）、および図２４（ｂ）はそれぞれ、図２１（ａ）、図２２（ａ）、図２３（ａ）、および図２４（ａ）における破線部の拡大図を示している。なお、図１６乃至図２４において、主に不揮発性半導体記憶装置における１つのＮＡＮＤストリングについて説明する。
【００８２】
まず、図１６に示すように、図示せぬ半導体基板の上方にバックゲートＢＧとなる導電層４０が形成され、この導電層４０内にノンドープドポリシリコンからなるダミー層６０が形成される。このダミー層６０が形成された導電層４０上に、絶縁膜としてシリコン酸化膜４１が形成される。
【００８３】
次に、シリコン酸化膜４１上に、不純物が導入されていないノンドープドポリシリコン層４２と、コントロールゲートＣＧとなるボロンが導入されたドープドポリシリコン層（Ｐ型ポリシリコン層）４３とが交互に積層される。さらに、最上層のドープドポリシリコン層４３上に、絶縁膜としてシリコン酸化膜４４が形成される。
【００８４】
このようにして、ノンドープドポリシリコン層４２、ドープドポリシリコン層４３、およびシリコン酸化膜４４からなる積層体４５が形成される。
【００８５】
次に、図１７に示すように、フォトリソグラフィおよびエッチングにより、積層体４５内にスリット４６が形成される。このスリット４６は、積層体４５を貫通し、ロウ方向（図１７において紙面奥行き方向）に沿って形成される。すなわち、スリット４６は、ロウ方向および積層方向に拡がるように形成され、積層体４５を分断する。これにより、スリット４６の底面において、シリコン酸化膜４１が露出する。
【００８６】
次に、スリット４６内の側壁（側面）を熱酸化する。すなわち、スリット４６内における露出したノンドープドポリシリコン層４２およびドープドポリシリコン層４３の表面が熱酸化される。これにより、スリット４６内におけるノンドープドポリシリコン層４２およびドープドポリシリコン層４３の表面上に、シリコン酸化膜１５０が形成される。このとき、ドープドポリシリコン層４３の酸化速度は、ノンドープドポリシリコン層４２の酸化速度よりも速い。このため、スリット４６内におけるドープドポリシリコン層４３の表面上のシリコン酸化膜１５０は、ノンドープドポリシリコン層４２の表面上のシリコン酸化膜１５０よりも厚く形成される。言い換えると、スリット４６内におけるノンドープドポリシリコン層４２の表面は、ドープドポリシリコン層４３の表面よりもスリット４６内に突出する。
【００８７】
次に、図１８に示すように、スリット４６内に、シリコン窒化膜で構成される犠牲材４７が埋め込まれ、ロウ方向および積層方向に拡がる犠牲材４７が形成される。すなわち、スリット４６内におけるシリコン酸化膜１５０の表面上に、犠牲材４７が形成される。
【００８８】
次に、図１９に示すように、シリコン酸化膜４４上に、選択ゲートＳＧとなるボロンが導入されたドープドポリシリコン層（Ｐ型ポリシリコン層）４８が形成される。その後、ドープドポリシリコン層４８、積層体４５、およびシリコン酸化膜４１内に、一対の貫通ホール４９が形成される。
【００８９】
次に、図２０に示すように、貫通ホール４９を介してウェットエッチングが行われる。このウェットエッチングは、例えばアルカリ性のエッチング液を用いて行われる。これにより、積層体４５におけるノンドープドポリシリコン層４２が除去される。その結果、積層方向に隣接する２つのコントロールゲートＣＧ間に隙間５２が形成される。このとき、スリット４６内の側壁にシリコン酸化膜１５０が形成されているため、隙間５２を介して犠牲材４７は露出しない。
【００９０】
同時に、ノンドープドポリシリコンからなるダミー層６０も除去される。これにより、ドープドポリシリコン層４８、積層体４５、シリコン酸化膜４１、および導電層４０内に、一対の貫通ホール４９および連結ホール５０からなるＵ字状メモリホール５１が形成される。
【００９１】
次に、図２１（ａ）および（ｂ）に示すように、Ｕ字状メモリホール５１内に、ブロック絶縁膜５３、電荷蓄積層５４、およびトンネル絶縁膜５５からなるメモリ膜５６と、一対の柱状部Ａおよび連結部ＢからなるＵ字状シリコンピラーＳＰが形成される。
【００９２】
より具体的には、まず、表面に付着した図示せぬ自然酸化膜の除去のために、希フッ酸処理が行われる。この希フッ酸処理により、隙間５２を介してスリット４６内に充填された犠牲材４７が露出しないようにする。すなわち、酸化膜１５０が除去されない程度に希フッ酸処理を調節する。
【００９３】
その後、例えばＡＬＤ法により貫通ホール４９の内面上に、シリコン窒化膜５３ａ、シリコン酸化膜５３ｂ、シリコン窒化膜５３ｃ、およびシリコン窒化膜５３ｄで構成されるブロック絶縁膜５３が形成される。すなわち、貫通ホール４９内におけるコントロールゲートＣＧの表面上から順に、シリコン窒化膜５３ａ、シリコン酸化膜５３ｂ、シリコン窒化膜５３ｃ、およびシリコン窒化膜５３ｄの多層構造が形成される。
【００９４】
また、ブロック絶縁膜５３は、貫通ホール４９を介して隙間５２の内面上にも形成される。すなわち、シリコン窒化膜５３ａ、シリコン酸化膜５３ｂ、シリコン窒化膜５３ｃ、およびシリコン窒化膜５３ｄの多層構造は、隙間５２内におけるコントロールゲートＣＧの表面上、およびシリコン酸化膜１５０の表面上にも形成される。これにより、隙間５２内に、ブロック絶縁膜５３と一体である電極間絶縁膜５３’が埋め込まれる。図２１（ｂ）に示す例では、シリコン窒化膜５３’ｄが形成された段階で、隙間５２内が埋め込まれている。
【００９５】
このとき、隙間５２を介して犠牲材４７は露出していないため、電極間絶縁膜５３’（シリコン窒化膜５３’ａ）は犠牲材４７と直接接していない。また、電極間絶縁膜５３’は、上述したノンドープドポリシリコン層４２と同位置に形成される。このため、スリット４６内における電極間絶縁膜５３’の表面は、コントロールゲートＣＧの表面よりもスリット４６内に突出している。
【００９６】
次に、貫通ホール４９内におけるブロック絶縁膜５３（および電極間絶縁膜５３’）の表面上に、シリコン窒化膜で構成される電荷蓄積層５４が形成される。その後、貫通ホール４９内における電荷蓄積層５４の表面上に、シリコン酸化膜で構成されるトンネル絶縁膜５５が形成される。このようにして、ブロック絶縁膜５３、電荷蓄積層５４、およびトンネル絶縁膜５５で構成されるメモリ膜５６が形成される。
【００９７】
なお、図２１（ｂ）において、シリコン窒化膜５３’ｄが形成された段階で隙間５２内が埋め込まれた例を示したが、電荷蓄積層５４またはトンネル絶縁膜５５が形成された段階で隙間５２内が埋め込まれてもよい。
【００９８】
次に、貫通ホール４９内のメモリ膜５６の表面上に、不純物、例えばリンを含有するポリシリコンが埋め込まれる。これにより、貫通ホール４９内にＵ字状シリコンピラーＳＰの柱状部が形成される。
【００９９】
また、上記工程と同時に、連結ホール５０の内面上においても、同様の構造が形成される。すなわち、連結ホール５０内におけるシリコン酸化膜４１の表面上、バックゲートＢＧの表面上にも順に、ブロック絶縁膜５３、電荷蓄積層５４、トンネル絶縁膜５５、およびポリシリコン（Ｕ字状シリコンピラーＳＰ）が形成される。
【０１００】
次に、図２２（ａ）および（ｂ）に示すように、ＲＩＥにより、ドープドポリシリコン層４８内に開口部５７が形成される。この開口部５７は、ドープドポリシリコン層４８を貫通し、ロウ方向（図２２において紙面奥行き方向）に沿って形成される。すなわち、開口部５７は、ドープドポリシリコン層４８を分断する。また、開口部５７は犠牲層４７の上部に形成されるため、開口部５７の底面においてシリコン犠牲層４７が露出する。
【０１０１】
次に、開口部５７を介してウェットエッチングが行われる。これにより、スリット４６内における犠牲層４７が除去される。その結果、スリット４６内において、シリコン酸化膜１５０が露出する。
【０１０２】
次に、図２３（ａ）および（ｂ）に示すように、例えば希フッ酸処理により、スリット４６内におけるシリコン酸化膜１５０が除去される。これにより、スリット４６内において、コントロールゲートＣＧおよび電極間絶縁膜５３’が露出する。このとき、スリット４６内において、コントロールゲートＣＧの表面上のシリコン酸化膜１５０が電極間絶縁膜５３’の表面上のシリコン酸化膜１５０よりも厚く形成されていた分、電極間絶縁膜５３’の表面のほうがコントロールゲートＣＧの表面よりもスリット４６内に突出する。また、同時にシリコン酸化膜４１，４４もシリコン酸化膜１５０と同程度除去される。
【０１０３】
次に、図２４（ａ）および（ｂ）に示すように、スリット４６の内面上および開口部５７の内面上に、ニッケルまたはコバルト等の金属層が形成される。その後、熱処理を行うことにより、スリット４６内および開口部５７内において露出したシリコンの表面のみに、自己整合的にシリサイドが形成される。すなわち、スリット４６内におけるコントロールゲートＣＧの表面上、および開口部５７における選択ゲートＳＧの表面上に、シリサイド層５８が形成される。なお、スリット４６内におけるシリサイド層５８の表面は、電極間絶縁膜５３’の表面よりも突出しないように形成されることが望ましい。
【０１０４】
このとき、スリット４６内において露出した電極間絶縁膜５３’の表面はシリコン窒化膜５３’ａである。このため、シリサイド層５８は、スリット４６内における電極間絶縁膜５３’の表面上には形成されない。すなわち、シリサイド層５８によるブリッジングを防止することができる。
【０１０５】
次に、図１５（ａ）および（ｂ）に示すように、スリット４６内および開口部５７内に、シリコン酸化膜で構成される絶縁材５９が埋め込まれる。より具体的には、スリット４６内および開口部５７内が埋まるまで全面にシリコン酸化膜が形成された後、ドープドポリシリコン層４８上のシリコン酸化膜が除去される。これにより、スリット４６内および開口部５７内にシリコン酸化膜が残留し、ロウ方向および積層方向に拡がる絶縁材５９が形成される。このようにして、第１の実施形態に係る一括加工型３次元積層メモリが製造される。
【０１０６】
［効果］
上記第１の実施形態によれば、スリット４６内における電極間絶縁膜５３’の表面（端面）は、コントロールゲートＣＧの表面（端面）よりもスリット４６内に突出して形成されている。これにより、積層方向に隣接した２つのコントロールゲートＣＧ間において、スリット４６内に露出される電極間絶縁膜５３’の面の表面積が大きくなる。すなわち、スリット４６の内面に沿ったコントロールゲートＣＧ間の距離（電極間絶縁膜５３’と絶縁材５９とが接する界面の寸法）を、実際の積層方向に沿ったコントロールゲートＣＧ間の距離（電極間絶縁膜５３’の積層方向の寸法）よりも増加することができる。したがって、スリット４６内におけるコントロールゲートＣＧの表面上にシリサイド層５８を形成する際、コントロールゲートＣＧ間のブリッジングによるショート、およびコントロールゲートＣＧ間のリーク電流を防ぐことができる。
【０１０７】
また、スリット４６内において、電極間絶縁膜５３’の最表面としてシリコン窒化膜５３’ａが形成されている。これにより、最表面がシリコン酸化膜の場合と比較して、シリサイドの原料となる金属との反応を防ぐことができる。その結果、よりコントロールゲートＣＧ間におけるブリッジングによるショートを防ぐことができる。
【０１０８】
＜第２の実施形態＞
図２５乃至図２９を用いて、第２の実施形態に係る不揮発性半導体記憶装置について説明する。第２の実施形態は、スリット内における電極間絶縁膜の表面に凹凸を設ける例である。
【０１０９】
なお、第２の実施形態において、上記第１の実施形態と同様の点については説明を省略し、主に異なる点について説明する。
【０１１０】
［構造］
以下に、図２５を用いて、第２の実施形態に係る不揮発性半導体記憶装置の構造について説明する。
【０１１１】
図２５（ａ）は、第２の実施形態に係る不揮発性半導体記憶装置のカラム方向に沿った断面図を示している。図２５（ｂ）は、図２５（ａ）における破線部の拡大図を示している。なお、図２５において、主に不揮発性半導体記憶装置における１つのＮＡＮＤストリングについて説明する。
【０１１２】
図２５（ａ）および（ｂ）に示すように、第２の実施形態において、第１の実施形態と異なる点は、スリット４６内における電極間絶縁膜５３’の表面が積層方向に隣接する膜の界面毎に凹凸を有している点である。
【０１１３】
より具体的には、第１の実施形態と同様に、電極間絶縁膜５３’は、ブロック絶縁膜５３と一体であり、多層構造を有している。すなわち、電極間絶縁膜５３’は、隙間５２の内面上から順に形成されたシリコン窒化膜５３’ａ、シリコン酸化膜５３’ｂ、シリコン窒化膜５３’ｃ、およびシリコン窒化膜５３’ｄで構成される多層構造を有する。
【０１１４】
ここで、本実施形態では、隙間５２内の最表面となるシリコン窒化膜５３’ａ、およびその内面側で接するシリコン酸化膜５３’ｂが、スリット４６内における表面において分断されている。言い換えると、シリコン窒化膜５３’ｃは、シリコン窒化膜５３’ａおよびシリコン酸化膜５３’ｂに覆われておらず、スリット４６内に露出し、絶縁材５９と接している。
【０１１５】
また、スリット４６内における電極間絶縁膜５３’の表面において、積層方向に隣接する膜の界面において段差が設けられている。すなわち、シリコン窒化膜５３’ａとシリコン酸化膜５３’ｂとの界面、およびシリコン酸化膜５３’ｂとシリコン窒化膜５３’ｃとの界面においてそれぞれ、段差が設けられている。
【０１１６】
なお、スリット４６内における電極間絶縁膜５３’の表面は、スリット４６内におけるコントロールゲートＣＧの表面（コントロールゲートＣＧとシリサイド層５８との界面）よりもスリット４６内に突出していなくてもよい。
【０１１７】
［製造方法］
以下に、図２６乃至図２９を用いて、第２の実施形態に係る不揮発性半導体記憶装置の製造方法について説明する。
【０１１８】
図２６乃至図２９は、第２の実施形態に係る不揮発性半導体記憶装置の製造工程のカラム方向に沿った断面図を示している。また、図２６（ｂ）、図２７（ｂ）、図２８（ｂ）、および図２９（ｂ）はそれぞれ、図２６（ａ）、図２７（ａ）、図２８（ａ）、および図２９（ａ）における破線部の拡大図を示している。
【０１１９】
まず、第１の実施形態における図１６乃至図２０の工程が行われる。
【０１２０】
次に、図２６（ａ）および（ｂ）に示すように、Ｕ字状メモリホール５１内に、ブロック絶縁膜５３、電荷蓄積層５４、およびトンネル絶縁膜５５からなるメモリ膜５６と、一対の柱状部Ａおよび連結部ＢからなるＵ字状シリコンピラーＳＰが形成される。
【０１２１】
より具体的には、まず、表面に付着した図示せぬ自然酸化膜の除去のために、希フッ酸処理が行われる。この希フッ酸処理により、隙間５２を介してスリット４６内に充填された犠牲材４７が露出するように、シリコン酸化膜１５０の一部が除去される。すなわち、隙間５２内におけるシリコン酸化膜１５０が除去される程度に希フッ酸処理を調節する。
【０１２２】
その後、例えばＡＬＤ法により貫通ホール４９の内面上に、シリコン窒化膜５３ａ、シリコン酸化膜５３ｂ、シリコン窒化膜５３ｃ、およびシリコン窒化膜５３ｄで構成されるブロック絶縁膜５３が形成される。
【０１２３】
また、ブロック絶縁膜５３は、貫通ホール４９を介して隙間５２の内面上にも形成される。すなわち、シリコン窒化膜５３ａ、シリコン酸化膜５３ｂ、シリコン窒化膜５３ｃ、およびシリコン窒化膜５３ｄの多層構造は、隙間５２内におけるコントロールゲートＣＧの表面上、および犠牲材４７の表面上にも形成される。これにより、隙間５２内に、ブロック絶縁膜５３と一体である電極間絶縁膜５３’が埋め込まれる。
【０１２４】
このとき、隙間５２を介して犠牲材４７は露出しているため、電極間絶縁膜５３’（シリコン窒化膜５３’ａ）は、シリコン窒化膜で構成される犠牲材４７と直接接する。
【０１２５】
次に、貫通ホール４９内におけるブロック絶縁膜５３（および電極間絶縁膜５３’）の表面上に、シリコン窒化膜で構成される電荷蓄積層５４が形成される。その後、貫通ホール４９内における電荷蓄積層５４の表面上に、シリコン酸化膜で構成されるトンネル絶縁膜５５が形成される。このようにして、ブロック絶縁膜５３、電荷蓄積層５４、およびトンネル絶縁膜５５で構成されるメモリ膜５６が形成される。
【０１２６】
次に、貫通ホール４９内のメモリ膜５６の表面上に、不純物、例えばリンを含有するポリシリコンが埋め込まれる。これにより、貫通ホール４９内にＵ字状シリコンピラーＳＰの柱状部が形成される。
【０１２７】
また、上記工程と同時に、連結ホール５０の内面上においても、同様の構造が形成される。すなわち、連結ホール５０内におけるシリコン酸化膜４１の表面上、バックゲートＢＧの表面上にも順に、ブロック絶縁膜５３、電荷蓄積層５４、トンネル絶縁膜５５、およびポリシリコン（シリコンピラーＳＰ）が形成される。
【０１２８】
次に、図２７（ａ）および（ｂ）に示すように、ＲＩＥにより、ドープドポリシリコン層４８内に開口部５７が形成され、開口部５７の底面において犠牲層４７が露出する。
【０１２９】
次に、開口部５７を介してウェットエッチングが行われる。これにより、スリット４６内における犠牲層４７が除去される。その結果、スリット４６内におけるコントロールゲートＣＧに対応する層において、シリコン酸化膜１５０が露出する。
【０１３０】
このとき、犠牲層４７と同じ材料であるシリコン窒化膜５３’ａも一部除去され、スリット４６内の表面において分断される。これにより、シリコン窒化膜５３’ａの内面に形成されたシリコン酸化膜５３’ｂがスリット４６内に露出される。なお、シリコン窒化膜５３’ａは、コントロールゲートＣＧの表面よりも後退しないように除去されることが望ましい。
【０１３１】
次に、図２８（ａ）および（ｂ）に示すように、例えば希フッ酸処理により、スリット４６内におけるシリコン酸化膜１５０が除去される。これにより、スリット４６内において、コントロールゲートＣＧが露出する。
【０１３２】
このとき、シリコン酸化膜５３’ｂも一部除去され、スリット４６内の表面において分断される。これにより、シリコン窒化膜５３’ａの内面に形成されたシリコン酸化膜５３’ｃがスリット４６内に露出される。また、スリット４６内における電極間絶縁膜５３’の表面において、積層方向に隣接する膜の界面に段差（凹凸）が形成される。なお、シリコン酸化膜５３’ｂは、貫通ホール４９内まで後退しないように除去されることが望ましい。
【０１３３】
次に、図２９（ａ）および（ｂ）に示すように、スリット４６の内面上および開口部５７の内面上に、ニッケルまたはコバルト等の金属層が形成される。その後、熱処理を行うことにより、スリット４６内におけるコントロールゲートＣＧの表面上、および開口部５７における選択ゲートＳＧの表面上に、シリサイド層５８が形成される。
【０１３４】
次に、図２５（ａ）および（ｂ）に示すように、スリット４６内および開口部５７内に、シリコン酸化膜で構成される絶縁材５９が埋め込まれる。このようにして、第２の実施形態に係る一括加工型３次元積層メモリが製造される。
【０１３５】
［効果］
上記第２の実施形態によれば、第１の実施形態と同様の効果を得ることができる。
【０１３６】
さらに、第２の実施形態では、スリット４６内における電極間絶縁膜５３’の表面（端面）において、積層方向に隣接する膜の界面毎に凹凸（段差）が設けられている。これにより、第１の実施形態と比較して、積層方向に隣接した２つのコントロールゲートＣＧ間において、スリット４６内に露出される電極間絶縁膜５３’の面の表面積がより大きくなる。その結果、スリット４６内におけるコントロールゲートＣＧの表面上にシリサイド層５８を形成する際、コントロールゲートＣＧ間のブリッジングによるショート、およびコントロールゲートＣＧ間のリーク電流をより防ぐことができる。
【０１３７】
＜第３の実施形態＞
図３０乃至図３４を用いて、第３の実施形態に係る不揮発性半導体記憶装置について説明する。第３の実施形態は、電極間絶縁膜において、コントロールゲート間に挟まれた部分よりもスリット内に突出した部分のほうが、積層方向における寸法が大きい例である。
【０１３８】
なお、第３の実施形態において、上記第１の実施形態と同様の点については説明を省略し、主に異なる点について説明する。
【０１３９】
［構造］
以下に、図３０を用いて、第３の実施形態に係る不揮発性半導体記憶装置の構造について説明する。
【０１４０】
図３０（ａ）は、第３の実施形態に係る不揮発性半導体記憶装置のカラム方向に沿った断面図を示している。図３０（ｂ）は、図３０（ａ）における破線部の拡大図を示している。なお、図３０において、主に不揮発性半導体記憶装置における１つのＮＡＮＤストリングについて説明する。
【０１４１】
図３０（ａ）および（ｂ）に示すように、第３の実施形態において、第１の実施形態と異なる点は、コントロールゲートＣＧ間に挟まれた電極間絶縁膜５３’の第１部分Ｃよりもスリット内に突出した電極間絶縁膜５３’の第２部分Ｄのほうが、積層方向における寸法が大きい点である。
【０１４２】
より具体的には、第１の実施形態と同様に、電極間絶縁膜５３’と絶縁材５９との界面は、少なくともコントロールゲートＣＧとシリサイド層５８との界面よりもスリット４６内に突出している。
【０１４３】
ここで、本実施形態では、積層方向に隣接する２つのコントロールゲートＣＧに挟まれた電極間絶縁膜５３’の第１部分Ｃよりもスリット４６内に突出した電極間絶縁膜５３’の第２部分Ｄ（積層方向においてシリサイド層５８および絶縁材５９に挟まれた部分）のほうが、積層方向における寸法が大きくなるように形成されている。このため、スリット４６内におけるコントロールゲートＣＧの表面の一部（主に角部）が電極間絶縁膜５３’の第２部分Ｄによって覆われている。
【０１４４】
［製造方法］
以下に、図３１乃至図３４を用いて、第３の実施形態に係る不揮発性半導体記憶装置の製造方法について説明する。
【０１４５】
図３１乃至図３４は、第３の実施形態に係る不揮発性半導体記憶装置の製造工程のカラム方向に沿った断面図を示している。また、図３１（ｂ）、図３２（ｂ）、図３３（ｂ）、および図３４（ｂ）はそれぞれ、図３１（ａ）、図３２（ａ）、図３３（ａ）、および図３４（ａ）における破線部の拡大図を示している。
【０１４６】
まず、第１の実施形態体における図１６乃至図２０の工程が行われる。
【０１４７】
次に、図３１（ａ）および（ｂ）に示すように、Ｕ字状メモリホール５１内に、ブロック絶縁膜５３、電荷蓄積層５４、およびトンネル絶縁膜５５からなるメモリ膜５６と、一対の柱状部Ａおよび連結部ＢからなるＵ字状シリコンピラーＳＰが形成される。
【０１４８】
より具体的には、まず、表面に付着した図示せぬ自然酸化膜の除去のために、希フッ酸処理が行われる。この希フッ酸処理により、隙間５２を介してスリット４６内に充填された犠牲材４７が露出するように、シリコン酸化膜１５０の一部が除去される。このとき、同時に、シリコン酸化膜１５０は、隙間５２を介して積層方向にもエッチングされる。すなわち、コントロールゲートＣＧの角部（積層方向における端部）と犠牲層４７との間に位置するシリコン酸化膜１５０も除去される。これにより、隙間５２は、積層方向において、コントロールゲートＣＧ間の寸法よりもシリコン酸化膜１５０間の寸法のほうが大きくなる。
【０１４９】
なお、コントロールゲートＣＧの積層方向における中央部と犠牲層４７との間に位置するシリコン酸化膜１５０が残存するように、希フッ酸処理を調節する。すなわち、シリコン酸化膜１５０が完全に除去されないように調節される。
【０１５０】
その後、例えばＡＬＤ法により貫通ホール４９の内面上に、シリコン窒化膜５３ａ、シリコン酸化膜５３ｂ、シリコン窒化膜５３ｃ、およびシリコン窒化膜５３ｄで構成されるブロック絶縁膜５３が形成される。
【０１５１】
また、ブロック絶縁膜５３は、貫通ホール４９を介して隙間５２の内面上にも形成される。すなわち、シリコン窒化膜５３ａ、シリコン酸化膜５３ｂ、シリコン窒化膜５３ｃ、およびシリコン窒化膜５３ｄの多層構造は、隙間５２内におけるコントロールゲートＣＧの表面上、および犠牲材４７の表面上にも形成される。これにより、隙間５２内に、ブロック絶縁膜５３と一体である電極間絶縁膜５３’が埋め込まれる。
【０１５２】
このとき、積層方向において、隙間５２はコントロールゲートＣＧ間の寸法よりもシリコン酸化膜１５０間の寸法のほうが大きいため、電極間絶縁膜５３’はコントロールゲートＣＧ間の第１部分とそれより寸法の大きいシリコン酸化膜１５０間の第２部分とを有するように形成される。
【０１５３】
また、隙間５２によって犠牲材４７は露出しているため、電極間絶縁膜５３’（シリコン窒化膜５３’ａ）は、シリコン窒化膜で構成される犠牲材４７と直接接する。
【０１５４】
次に、貫通ホール４９内におけるブロック絶縁膜５３（および電極間絶縁膜５３’）の表面上に、シリコン窒化膜で構成される電荷蓄積層５４が形成される。その後、貫通ホール４９内における電荷蓄積層５４の表面上に、シリコン酸化膜で構成されるトンネル絶縁膜５５が形成される。このようにして、ブロック絶縁膜５３、電荷蓄積層５４、およびトンネル絶縁膜５５で構成されるメモリ膜５６が形成される。
【０１５５】
次に、貫通ホール４９内のメモリ膜５６上に、不純物、例えばリンを含有するポリシリコンが埋め込まれる。これにより、貫通ホール４９内にＵ字状シリコンピラーＳＰの柱状部が形成される。
【０１５６】
また、上記工程と同時に、連結ホール５０の内面上においても、同様の構造が形成される。すなわち、連結ホール５０内におけるシリコン酸化膜４１の表面上、バックゲートＢＧの表面上にも順に、ブロック絶縁膜５３、電荷蓄積層５４、トンネル絶縁膜５５、およびポリシリコン（シリコンピラーＳＰ）が形成される。
【０１５７】
次に、図３２（ａ）および（ｂ）に示すように、ＲＩＥにより、ドープドポリシリコン層４８内に開口部５７が形成され、開口部５７の底面において犠牲層４７が露出する。
【０１５８】
次に、開口部５７を介してウェットエッチングが行われる。これにより、スリット４６内における犠牲層４７が除去される。その結果、スリット４６内におけるコントロールゲートＣＧに対応する層において、シリコン酸化膜１５０の側面が露出する。このとき、電極間絶縁膜５３’の最表面であるシリコン窒化膜５３’ａが除去されないように、希フッ酸処理を調節する。言い換えると、シリコン窒化膜５３’ａは、スリット４６内におけるシリコン酸化膜１５０の表面よりも後退しないように除去される。
【０１５９】
次に、図３３（ａ）および（ｂ）に示すように、例えば希フッ酸処理により、スリット４６内におけるシリコン酸化膜１５０が除去される。これにより、スリット４６内において、コントロールゲートＣＧが露出する。
【０１６０】
次に、図３４（ａ）および（ｂ）に示すように、スリット４６の内面上および開口部５７の内面上に、ニッケルまたはコバルト等の金属層が形成される。その後、熱処理を行うことにより、スリット４６内におけるコントロールゲートＣＧの表面上、および開口部５７における選択ゲートＳＧの表面上に、シリサイド層５８が形成される。
【０１６１】
次に、図３０（ａ）および（ｂ）に示すように、スリット４６内および開口部５７内に、シリコン酸化膜で構成される絶縁材５９が埋め込まれる。このようにして、第２の実施形態に係る一括加工型３次元積層メモリが製造される。
【０１６２】
［効果］
上記第３の実施形態によれば、第１の実施形態と同様の効果を得ることができる。
【０１６３】
さらに、第３の実施形態では、電極間絶縁膜５３’は、積層方向において、コントロールゲートＣＧ間における第１部分Ｃの寸法よりもスリット４６内に突出した第２部分Ｄの寸法のほうが大きくなるように形成されている。これにより、第１の実施形態と比較して、積層方向に隣接した２つのコントロールゲートＣＧ間において、スリット４６内に露出される電極間絶縁膜５３’の面の表面積がより大きくなる。その結果、スリット４６内におけるコントロールゲートＣＧの表面上にシリサイド層５８を形成する際、コントロールゲートＣＧ間のブリッジングによるショート、およびコントロールゲートＣＧ間のリーク電流をより防ぐことができる。
【０１６４】
＜第４の実施形態＞
図３５乃至図３９を用いて、第４の実施形態に係る不揮発性半導体記憶装置について説明する。第４の実施形態は、上記第２の実施形態および第３の実施形態の変形例であり、これらを組み合わせた例である。
【０１６５】
なお、第４の実施形態において、上記各実施形態と同様の点については説明を省略し、主に異なる点について説明する。
【０１６６】
［構造］
以下に、図３５を用いて、第４の実施形態に係る不揮発性半導体記憶装置の構造について説明する。
【０１６７】
図３５（ａ）は、第４の実施形態に係る不揮発性半導体記憶装置のカラム方向に沿った断面図を示している。図３５（ｂ）は、図３５（ａ）における破線部の拡大図を示している。なお、図３５において、主に不揮発性半導体記憶装置における１つのＮＡＮＤストリングについて説明する。
【０１６８】
図３５（ａ）および（ｂ）に示すように、第１の実施形態と同様に、電極間絶縁膜５３’は、ブロック絶縁膜５３と一体であり、隙間５２の内面上から順に形成されたシリコン窒化膜５３’ａ、シリコン酸化膜５３’ｂ、シリコン窒化膜５３’ｃ、およびシリコン窒化膜５３’ｄで構成される多層構造を有する。また、電極間絶縁膜５３’と絶縁材５９との界面の少なくとも一部は、コントロールゲートＣＧとシリサイド層５８との界面よりもスリット４６内に突出している。
【０１６９】
ここで、本実施形態では、第３の実施形態と同様に、コントロールゲートＣＧ間における電極間絶縁膜５３’の第１部分Ｃよりもスリット４６内に突出した電極間絶縁膜５３’の第２部分Ｄのほうが、積層方向における寸法が大きくなるように形成されている。
【０１７０】
また、第２の実施形態と同様に、隙間５２の最表面となるシリコン窒化膜５３’ａ、およびその内面側で接するシリコン酸化膜５３’ｂのスリット４６内の表面（第２部分側の表面）が分断されている。さらに、スリット４６内における電極間絶縁膜５３’の表面において、隣接する膜の界面において段差が設けられている。
【０１７１】
なお、スリット４６内における電極間絶縁膜５３’の表面は、コントロールゲートＣＧとシリサイド層５８との界面よりもスリット４６内に突出していなくてもよい。
【０１７２】
［製造方法］
以下に、図３６乃至図３９を用いて、第４の実施形態に係る不揮発性半導体記憶装置の製造方法について説明する。
【０１７３】
図３６乃至図３９は、第４の実施形態に係る不揮発性半導体記憶装置の製造工程のカラム方向に沿った断面図を示している。また、図３６ｂ）、図３７（ｂ）、図３８（ｂ）、および図３９（ｂ）はそれぞれ、図３６（ａ）、図３７（ａ）、図３８（ａ）、および図３９（ａ）における破線部の拡大図を示している。
【０１７４】
まず、第１の実施形態における図１６乃至図２０の工程が行われる。
【０１７５】
次に、図３６（ａ）および（ｂ）に示すように、Ｕ字状メモリホール５１内に、ブロック絶縁膜５３、電荷蓄積層５４、およびトンネル絶縁膜５５からなるメモリ膜５６と、一対の柱状部Ａおよび連結部ＢからなるＵ字状シリコンピラーＳＰが形成される。
【０１７６】
より具体的には、まず、表面に付着した図示せぬ自然酸化膜の除去のために、希フッ酸処理が行われる。この希フッ酸処理により、隙間５２を介してスリット４６内に充填された犠牲材４７が露出するように、シリコン酸化膜１５０の一部が除去される。このとき、同時に、シリコン酸化膜１５０は、隙間５２を介して積層方向にもエッチングされる。すなわち、コントロールゲートＣＧの角部（積層方向における端部）と犠牲層４７との間に位置するシリコン酸化膜１５０も除去される。
【０１７７】
これにより、隙間５２は、積層方向において、コントロールゲートＣＧ間の寸法よりもシリコン酸化膜１５０間の寸法のほうが大きくなる。なお、コントロールゲートＣＧの積層方向における中央部と犠牲層４７との間に位置するシリコン酸化膜１５０が残存するように、希フッ酸処理を調節する。
【０１７８】
その後、例えばＡＬＤ法により貫通ホール４９の内面上に、シリコン窒化膜５３ａ、シリコン酸化膜５３ｂ、シリコン窒化膜５３ｃ、およびシリコン窒化膜５３ｄで構成されるブロック絶縁膜５３が形成される。
【０１７９】
また、ブロック絶縁膜５３は、貫通ホール４９を介して隙間５２の内面上にも形成される。すなわち、シリコン窒化膜５３ａ、シリコン酸化膜５３ｂ、シリコン窒化膜５３ｃ、およびシリコン窒化膜５３ｄの多層構造は、隙間５２内におけるコントロールゲートＣＧの表面上、および犠牲材４７の表面上にも形成される。これにより、隙間５２内に、ブロック絶縁膜５３と一体である電極間絶縁膜５３’が埋め込まれる。
【０１８０】
このとき、積層方向において、隙間５２はコントロールゲートＣＧ間の寸法よりもシリコン酸化膜１５０間の寸法のほうが大きいため、電極間絶縁膜５３’はコントロールゲートＣＧ間の第１部分とそれより寸法の大きいシリコン酸化膜１５０間の第２部分とを有するように形成される。
【０１８１】
また、隙間５２によって犠牲材４７は露出しているため、電極間絶縁膜５３’（シリコン窒化膜５３’ａ）は、シリコン窒化膜で構成される犠牲材４７と直接接する。
【０１８２】
次に、貫通ホール４９内におけるブロック絶縁膜５３（および電極間絶縁膜５３’）の表面上に、シリコン窒化膜で構成される電荷蓄積層５４が形成される。その後、貫通ホール４９内における電荷蓄積層５４の表面上に、シリコン酸化膜で構成されるトンネル絶縁膜５５が形成される。このようにして、ブロック絶縁膜５３、電荷蓄積層５４、およびトンネル絶縁膜５５で構成されるメモリ膜５６が形成される。
【０１８３】
次に、貫通ホール４９内のメモリ膜５６上に、不純物、例えばリンを含有するポリシリコンが埋め込まれる。これにより、貫通ホール４９内にＵ字状シリコンピラーＳＰの柱状部が形成される。
【０１８４】
また、上記工程と同時に、連結ホール５０の内面上においても、同様の構造が形成される。すなわち、連結ホール５０内におけるシリコン酸化膜４１の表面上、バックゲートＢＧの表面上にも順に、ブロック絶縁膜５３、電荷蓄積層５４、トンネル絶縁膜５５、およびポリシリコン（シリコンピラーＳＰ）が形成される。
【０１８５】
次に、図３７（ａ）および（ｂ）に示すように、ＲＩＥにより、ドープドポリシリコン層４８内に開口部５７が形成され、開口部５７の底面において犠牲層４７が露出する。
【０１８６】
次に、開口部５７を介してウェットエッチングが行われる。これにより、スリット４６内における犠牲層４７が除去される。その結果、スリット４６内におけるコントロールゲートＣＧに対応する層において、シリコン酸化膜１５０が露出する。
【０１８７】
このとき、犠牲層４７と同じ材料であるシリコン窒化膜５３’ａも一部除去され、スリット４６内の表面において分断される。これにより、シリコン窒化膜５３’ａの内面に形成されたシリコン酸化膜５３’ｂがスリット４６内に露出される。なお、シリコン窒化膜５３’ａは、コントロールゲートＣＧの表面よりも後退しないように除去されることが望ましい。
【０１８８】
次に、図３８（ａ）および（ｂ）に示すように、例えば希フッ酸処理により、スリット４６内におけるシリコン酸化膜１５０が除去される。これにより、スリット４６内において、コントロールゲートＣＧが露出する。
【０１８９】
このとき、シリコン酸化膜５３’ｂも一部除去され、スリット４６内の表面においてにおいて分断される。これにより、シリコン窒化膜５３’ａの内面に形成されたシリコン酸化膜５３’ｃがスリット４６内に露出される。また、スリット４６内における電極間絶縁膜５３’の表面において、積層方向に隣接する膜の界面に段差（凹凸）が形成される。なお、シリコン酸化膜５３’ｂは、貫通ホール４９内まで後退しないように除去されることが望ましい。
【０１９０】
次に、図３９（ａ）および（ｂ）に示すように、スリット４６の内面上および開口部５７の内面上に、ニッケルまたはコバルト等の金属層が形成される。その後、熱処理を行うことにより、スリット４６内におけるコントロールゲートＣＧの表面上、および開口部５７における選択ゲートＳＧの表面上に、シリサイド層５８が形成される。
【０１９１】
次に、図３５（ａ）および（ｂ）に示すように、スリット４６内および開口部５７内に、シリコン酸化膜で構成される絶縁材５９が埋め込まれる。このようにして、第２の実施形態に係る一括加工型３次元メモリが製造される。
【０１９２】
［効果］
上記第４の実施形態によれば、電極間絶縁膜５３’は、積層方向において、コントロールゲートＣＧ間における第１部分Ｃの寸法よりもスリット４６内に突出した第２部分Ｄの寸法のほうが大きくなるように形成されている。さらに、スリット４６内における電極間絶縁膜５３’の端面（第２部分Ｄの端面）において隣接する膜の界面毎に凹凸（段差）が設けられている。これにより、第２の実施形態および第３の実施形態と比較して、積層方向に隣接した２つのコントロールゲートＣＧ間において、スリット４６内に露出される電極間絶縁膜５３’の面の表面積がより大きくなる。その結果、スリット４６内におけるコントロールゲートＣＧの側面上にシリサイド層５８を形成する際、コントロールゲートＣＧ間のブリッジングによるショート、およびコントロールゲートＣＧ間のリーク電流をより防ぐことができる。
【０１９３】
＜第５の実施形態＞
図４０乃至図５２を用いて、第５の実施形態に係る不揮発性半導体記憶装置について説明する。第５の実施形態は、バックゲートの表面にもシリサイド層を形成し、バックゲート上に電極間絶縁膜を介してコントロールゲートを形成する例である。
【０１９４】
なお、第５の実施形態において、上記第１の実施形態と同様の点については説明を省略し、主に異なる点について説明する。
【０１９５】
［構造］
以下に、図４０を用いて、第５の実施形態に係る不揮発性半導体記憶装置の構造について説明する。
【０１９６】
図４０は、第５の実施形態に係る不揮発性半導体記憶装置のカラム方向に沿った断面図を示している。なお、図４０において、主に不揮発性半導体記憶装置における１つのＮＡＮＤストリングについて説明する。
【０１９７】
図４０に示すように、第５の実施形態において、第１の実施形態と異なる点は、複数のドープドシリコン層４３、および複数の電極間絶縁膜５３’が直接バックゲートＢＧ上に交互に積層されている点である。
【０１９８】
第５の実施形態において、バックゲートＢＧは、図示せぬ半導体基板の上方に形成された第１導電層４０ａと、第１導電層４０ａ上に形成された第２導電層４０ｂとで構成されている。これら第１導電層４０ａおよび第２導電層４０ｂは、同様の材料で構成され、例えばリンが導入されたポリシリコンで構成されている。バックゲートＢＧにおいて、第１導電層４０ａ内にはＵ字状シリコンピラーＳＰのパイプ部Ｂが設けられ、第２導電層４０ｂ内にはＵ字状シリコンピラーＳＰの柱状部Ａが設けられている。このバックゲートＢＧ（第２導電層４０ｂ）上に図１５に示すシリコン酸化膜４１を介さず電極間絶縁膜５３’が形成され、この電極間絶縁膜５３’上に最下層のコントロールゲートＣＧが形成されている。
【０１９９】
また、シリサイド層５８は、スリット４６内におけるコントロールゲートＣＧの表面上、および開口部５７内における選択ゲートＳＧの表面上に形成されているだけでなく、スリット４６内におけるバックゲートＢＧの表面上にも形成されている。言い換えると、シリサイド層５８は、バックゲートＢＧと、絶縁材５９との間にも形成されている。
【０２００】
また、バックゲートＢＧ上に形成された最下層の電極間絶縁膜５３’は、２層目以降の電極間絶縁膜５３’と同程度の膜厚を有している。言い換えると、最下層のコントロールゲートＣＧとバックゲートＢＧとの間隔は、最下層以降の隣接する２つのコントロールゲートＣＧの間隔と同程度である。
【０２０１】
［製造方法］
以下に、図４１乃至図５２を用いて、第５の実施形態に係る不揮発性半導体記憶装置の製造方法について説明する。
【０２０２】
図４１乃至図５２は、第５の実施形態に係る不揮発性半導体記憶装置の製造工程のカラム方向に沿った断面図を示している。なお、図４１乃至図５２において、主に不揮発性半導体記憶装置における１つのＮＡＮＤストリングについて説明する。
【０２０３】
まず、図４１に示すように、図示せぬ半導体基板の上方に、第１導電層４０ａが形成される。この第１導電層４０ａ内に、フォトリソグラフィおよびエッチングにより、溝５０’が形成される。この溝５０’は、カラム方向に延び、後の工程において後述する連結ホール５０となる。
【０２０４】
次に、図４２に示すように、全面に、不純物が導入されていないノンドープドポリシリコン材が形成される。その後、エッチングにより、溝５０’外の第１導電層４０ａの上面におけるノンドープドポリシリコン材が除去され、溝５０’内のみにノンドープドポリシリコン材が残留する。これにより、ノンドープドポリシリコンからなり、溝５０’内を埋め込むダミー層６０が形成される。
【０２０５】
次に、図４３に示すように、ダミー層６０が形成された第１導電層４０ａ上に、第２導電層４０ｂが形成される。これにより、第１導電層４０ａおよび第２導電層４０ｂからなるバックゲートＢＧが形成される。
【０２０６】
次に、図４４に示すように、第２導電層４０ｂ上に、不純物が導入されていないノンドープドポリシリコン層４２と、コントロールゲートＣＧとなるボロンが導入されたドープドポリシリコン層（Ｐ型ポリシリコン層）４３とが交互に積層される。このとき、導電層４０の直上に、ノンドープドポリシリコン層４２が形成されるように積層される。さらに、最上層のドープドポリシリコン層４３上にシリコン酸化膜４４が形成される。
【０２０７】
このようにして、ノンドープドポリシリコン層４２、ドープドポリシリコン層４３、およびシリコン酸化膜４４からなる積層体４５が形成される。
【０２０８】
次に、図４５に示すように、フォトリソグラフィおよびエッチングにより、積層体４５、および第２導電層４０ｂ内にスリット４６が形成される。このスリット４６は、第２導電層４０ｂの途中まで形成される。これにより、スリット４６の底面において、第２導電層４０ｂが露出し、第１導電層４０ａ（ダミー層６０）は露出しない。また、スリット４６の底面において第２導電層４０ｂが後の工程の熱酸化後に残存する程度に調整してスリット４６が形成される。
【０２０９】
次に、スリット４６内の側壁（側面）を熱酸化する。すなわち、スリット４６内における露出したノンドープドポリシリコン層４２およびドープドポリシリコン層４３の表面が熱酸化される。これにより、スリット４６内におけるノンドープドポリシリコン層４２およびドープドポリシリコン層４３の表面上に、シリコン酸化膜１５０が形成される。
【０２１０】
このとき、同時に、スリット４６内の露出した第２導電層４０ｂの表面上も熱酸化され、シリコン酸化膜１５０が形成される。ここで、第２導電層４０ｂは、不純物がドープされたポリシリコンで構成されている。このため、その酸化速度は、ノンドープドポリシリコン層４２よりも遅く、ドープドポリシリコン層４３と同程度である。このとき、第２導電層４０ｂの下方に位置するダミー層６０が酸化されないように熱酸化を調整する。また、ダミー層６０とシリコン酸化膜１５０との間に、第２導電層４０ｂが残存するように熱酸化が行われる。
【０２１１】
次に、図４６に示すように、スリット４６内に、シリコン窒化膜で構成される犠牲材４７が埋め込まれ、ロウ方向および積層方向に拡がる犠牲材４７が形成される。
【０２１２】
次に、図４７に示すように、シリコン酸化膜４４上に、選択ゲートＳＧとなるボロンが導入されたドープドポリシリコン層（Ｐ型ポリシリコン層）４８が形成される。その後、ドープドポリシリコン層４８、積層体４５、および第２導電層４０ｂ内に、一対の貫通ホール４９が形成される。このとき、一対の貫通ホール４９が、ダミー層６０のカラム方向における両端部のそれぞれに達するように形成される。これにより、貫通ホール４９を介してドープドポリシリコン層４８、積層体４５、シリコン酸化膜４１、およびダミー層６０が露出する。
【０２１３】
次に、図４８に示すように、貫通ホール４９を介してウェットエッチングが行われる。このウェットエッチングは、例えばアルカリ性のエッチング液を用いて行われる。これにより、積層体４５におけるノンドープドポリシリコン層４２が除去される。その結果、積層方向に隣接する２つのコントロールゲートＣＧ間に隙間５２が形成される。
【０２１４】
同時に、ノンドープドポリシリコンからなるダミー層６０も除去される。これにより、カラム方向に延び、第１導電層４０ａ内で一対の貫通ホール４９の下端を連結する連結ホール５０が形成される。すなわち、ドープドポリシリコン層４８、積層体４５、シリコン酸化膜４１、第１導電層４０ａ、および第２導電層４０ｂ内に、一対の貫通ホール４９および連結ホール５０からなるＵ字状メモリホール５１が形成される。
【０２１５】
次に、図４９に示すように、Ｕ字状メモリホール５１内に、ブロック絶縁膜５３、電荷蓄積層５４、およびトンネル絶縁膜５５からなるメモリ膜５６と、一対の柱状部Ａおよび連結部ＢからなるシリコンピラーＳＰが形成される。
【０２１６】
次に、図５０に示すように、ＲＩＥにより、ドープドポリシリコン層４８内に開口部５７が形成され、開口部５７の底面においてシリコン犠牲層４７が露出する。
【０２１７】
次に、開口部５７を介してウェットエッチングが行われる。これにより、スリット４６内における犠牲層４７が除去される。その結果、スリット４６内において、シリコン酸化膜１５０が露出する。
【０２１８】
次に、図５０に示すように、例えば希フッ酸処理により、スリット４６内におけるシリコン酸化膜１５０が除去される。これにより、スリット４６内において、コントロールゲートＣＧおよび電極間絶縁膜５３’が露出する。
【０２１９】
次に、図５２に示すように、スリット４６の内面上および開口部５７の内面上に、ニッケルまたはコバルト等の金属層が形成される。その後、熱処理を行うことにより、スリット４６および開口部５７内において露出したシリコンの面に、シリサイドが形成される。すなわち、スリット４６内におけるコントロールゲートＣＧの表面上、および開口部５７における選択ゲートＳＧの表面上に、シリサイド層５８が形成される。同時に、スリット４６内におけるバックゲートＢＧの表面上にも、シリサイド層５８が形成される。
【０２２０】
次に、図４０に示すように、スリット４６内および開口部５７内に、シリコン酸化膜で構成される絶縁材５９が埋め込まれる。このようにして、第５の実施形態に係る一括加工型３次元積層メモリが製造される。
【０２２１】
［効果］
上記第５の実施形態によれば、スリット４６内におけるバックゲートＢＧの表面に、シリサイド層５８が形成されている。これにより、バックゲートＢＧの抵抗を低下させることができ、動作の向上を図ることができる。
【０２２２】
また、最下層のコントロールゲートＣＧは、表面にシリサイド層５８が形成されたバックゲートＢＧ上に電極間絶縁膜５３’を介して形成されている。すなわち、最下層のコントロールゲートＣＧの下方には、上方のコントロールゲートＣＧと同程度の距離を介して、かつ上方のコントロールゲートＣＧと同様の形状をしたポリシリコン層が形成されている。これにより、最下層のコントロールゲートＣＧへの周囲からの漏れ電界を、他のコントロールゲートＣＧへの周囲からの漏れ電界と同様にすることができる。また、最下層のコントロールゲートＣＧに対する隣接セル間でのカップリングによる影響を他のコントロールゲートＣＧと同程度にすることができる。すなわち、最下層のコントロールゲートＣＧと他のコントロールゲートＣＧとの動作特性を同一にすることができ、動作の向上を図ることができる。
【０２２３】
なお、第５の実施形態において、第１の実施形態の構造を例に説明したが、第２の実施形態乃至第４の実施形態の構造に適用させることも可能である。
【０２２４】
その他、本発明は、上記各実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で、種々に変形することが可能である。さらに、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。例えば、実施形態に示される全構成要件から幾つかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【符号の説明】
【０２２５】
２０…半導体基板、４０…導電層、４３…ドープドポリシリコン層、４６…スリット、４９…貫通ホール、５０…連結ホール、５３…ブロック絶縁膜、５３’…電極間絶縁膜、５４…電荷蓄積層、５５…トンネル絶縁膜、５８…シリサイド層、５９…絶縁材、ＳＰ…Ｕ字状シリコンピラー。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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