(57)【要約】【課題】ＣＭＰによる平坦化処理においてセル領域の絶縁膜厚ばらつきを抑制することが可能な、電力用半導体装置及びその製造方法の提供を目的とする。【解決手段】本発明に係る電力用半導体装置は、半導体基板１と、半導体基板１の表面における周縁部にリング状に形成された第１トレンチ２と、半導体基板１の前記表面における第１トレンチ２に囲まれた領域に形成された少なくとも１のリング状のダミートレンチ３と、第１トレンチ２、ダミートレンチ３内に埋め込まれ平坦化処理された絶縁膜４とを備える。半導体基板１の前記表面における第１トレンチ２、ダミートレンチ３間の領域は半導体素子が形成されるセル領域として規定される。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の表面における周縁部にリング状に形成された第１トレンチと、
前記半導体基板の前記表面における前記第１トレンチに囲まれた領域に形成された少なくとも１のリング状の第２トレンチと、
前記第１、第２トレンチ内に埋め込まれ平坦化処理された絶縁膜とを備え、
前記半導体基板の前記表面における前記第１、第２トレンチ間の領域は半導体素子が形成されるセル領域として規定されることを特徴とする電力用半導体装置。
【請求項２】
前記第２トレンチは複数形成されることを特徴とする、請求項１に記載の電力用半導体装置。
【請求項３】
前記半導体基板はＳｉまたはＳｉよりもバンドギャップの大きいＳｉＣ，ＧａＮ系半導体あるいはダイヤモンドを含むワイドバンドギャップ半導体によって構成されることを特徴とする、請求項１又は２に記載の電力用半導体装置。
【請求項４】
前記半導体基板上に形成されたリサーフ層をさらに備え、
前記第１トレンチは前記リサーフ層の表面に形成される、請求項１〜３のいずれかに記載の電力用半導体装置。
【請求項５】
（ａ）半導体基板を準備する工程と、
（ｂ）半導体基板の表面における周縁部にリング状に第１トレンチを形成する工程と、
（ｃ）前記半導体基板の前記表面における前記第１トレンチに囲まれた領域に少なくとも１のリング状の第２トレンチを形成し、前記半導体基板の前記表面における前記第１、第２トレンチ間の領域を半導体素子が形成されるセル領域として規定する工程と、
（ｄ）前記第１、第２トレンチの内部を含む前記半導体基板上に絶縁膜を形成する工程と、
（ｅ）化学機械研磨により前記絶縁膜の平坦化処理を行う工程と
を備える電力用半導体装置の製造方法。
【請求項６】
前記工程（ｃ）は、複数の前記第２トレンチを形成する工程である、請求項５に記載の電力用半導体装置の製造方法。
【請求項７】
前記工程（ａ）は、ＳｉまたはＳｉよりもバンドギャップの大きいＳｉＣ，ＧａＮ系半導体あるいはダイヤモンドを含むワイドバンドギャップ半導体により構成された半導体基板を準備する工程である、請求項５又は６に記載の電力用半導体装置の製造方法。
【請求項８】
（ｆ）前記工程（ｂ）の前に、前記半導体基板上にリサーフ層を形成する工程をさらに備え、
前記工程（ｂ）は、前記リサーフ層の表面に前記第１トレンチを形成する工程であることを特徴とする、請求項５〜７のいずれかに記載の電力用半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、電力用半導体装置における絶縁膜の平坦化技術に関する。
【背景技術】
【０００２】
電力用半導体装置として、半導体基板上に形成されたＰＮ接合により整流を行うダイオード、あるいは半導体基板上に絶縁膜を介して形成されたゲートに電圧を印加することにより主電流制御を行うＭＯＳ型電界効果トランジスタ（ＭＯＳＦＥＴ：Metal-Oxide-Semiconductor Field-Effect Transistor）や絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ: Insulated Gate Bipolar Transistor）等が知られている。これらの電力用半導体装置は、電流が流れるセル領域と、耐圧を保持するためにセル領域外周に形成された終端領域で構成される。終端領域構造としては、例えばリサーフ（ＲＥＳＵＲＦ：Reduced Surface Field）構造が使用されている。リサーフ構造では、逆電圧印加時に空乏層をリサーフ層により伸ばすことで耐圧を保持している。この際、リサーフ層の表面には耐圧保持のため厚い絶縁膜が必要となる。この厚い絶縁膜の存在は基板上に高段差を生じ、例えば写真製版工程でのレジスト塗付など後工程での加工を難しくするため、特許文献1のように絶縁体を基板に埋め込む方法が提案されている。特許文献1では、終端領域にリサーフ層形成のための不純物注入を行った後にトレンチを形成して絶縁膜を埋め込み、不要な絶縁膜をＣＭＰ（Chemical Mechanical Polishing）で平坦化処理することでリサーフ層上に厚い絶縁膜を形成し、高段差の発生を抑制している。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００９−８８３８５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
従来技術では、半導体基板にトレンチを形成した後に、トレンチ内に絶縁膜を埋め込むために基板全体に成膜した絶縁膜を例えばＣＭＰで平坦化処理するが、基板表面へのダメージを避けるために基板表面が露出する前に平坦化処理を停止する。この際に、トレンチで囲まれたセル領域の中心部で絶縁膜が厚く残り、セル領域内で絶縁膜の膜厚にばらつきが生じるという問題がある。
【０００５】
平坦化処理の後セル領域に電極を形成するために、例えば写真製版によりレジストを終端領域にのみ残して、セル領域の絶縁膜をドライエッチングにより全て除去すると、セル領域の外周部では中央部と比較して絶縁膜厚が薄いためオーバーエッチ量が大きくなる。そのためセル領域外周部の基板表面には中央部と比べてオーバーエッチングによるダメージが多く入り、基板に欠陥が形成され、電力用半導体装置としての電気特性を悪化させる要因となる。
【０００６】
絶縁膜の除去をウェットエッチングにより行った場合には、絶縁膜の薄いセル領域外周部で中央部よりも早く基板表面が露出する。セル領域外周部の基板表面が露出した後もセル領域中央部の厚い絶縁膜を除去するためにウェットエッチングを続行すると、セル領域外周部からレジストで覆われている終端領域の絶縁膜にサイドエッチングが入り、絶縁膜が薄くなる。これにより電力用半導体装置としての耐圧が悪化する。
【０００７】
平坦化処理後のセル領域内の酸化膜厚のばらつきは、セル領域の面積が大きく、終端領域に形成するトレンチの幅が広い場合に悪化する。高耐圧の電力用半導体装置では、終端領域で耐圧を保つため耐圧に比例してトレンチの幅が広くなるので、平坦化処理後のセル領域の酸化膜のばらつきによる電気特性への影響が特に大きくなる。
【０００８】
本発明は上述の問題に鑑み、ＣＭＰによる平坦化処理においてセル領域の絶縁膜厚ばらつきを抑制することが可能な、電力用半導体装置及びその製造方法の提供を目的とする。
【課題を解決するための手段】
【０００９】
本発明の電力用半導体装置は、半導体基板と、前記半導体基板の表面における周縁部にリング状に形成された第１トレンチと、前記半導体基板の前記表面における前記第１トレンチに囲まれた領域に形成された少なくとも１のリング状の第２トレンチと、前記第１、第２トレンチ内に埋め込まれ平坦化処理された絶縁膜とを備え、前記半導体基板の前記表面における前記第１、第２トレンチ間の領域は半導体素子が形成されるセル領域として規定されることを特徴とする。
【００１０】
本発明の電力用半導体装置の製造方法は、（ａ）半導体基板を準備する工程と、（ｂ）半導体基板の表面における周縁部にリング状に第１トレンチを形成する工程と、（ｃ）前記半導体基板の前記表面における前記第１トレンチに囲まれた領域に少なくとも１のリング状の第２トレンチを形成し、前記半導体基板の前記表面における前記第１、第２トレンチ間の領域を半導体素子が形成されるセル領域として規定する工程と、（ｄ）前記第１、第２トレンチの内部を含む前記半導体基板上に絶縁膜を形成する工程と、（ｅ）化学機械研磨により前記絶縁膜の平坦化処理を行う工程とを備える。
【発明の効果】
【００１１】
本発明の電力用半導体装置は、前記半導体基板の前記表面における前記第１トレンチに囲まれた領域に形成された少なくとも１のリング状の第２トレンチを備えるので、半導体基板上に形成した絶縁膜の平坦化処理において絶縁膜の膜厚のばらつきを抑制することができる。
【００１２】
本発明の電力用半導体装置の製造方法は、（ｃ）半導体基板の表面における第１トレンチに囲まれた領域に少なくとも１のリング状の第２トレンチを形成し、前記半導体基板の前記表面における前記第１、第２トレンチ間の領域を半導体素子が形成されるセル領域として規定する工程と、（ｄ）前記第１、第２トレンチの内部を含む前記半導体基板上に絶縁膜を形成する工程と、（ｅ）化学機械研磨により前記絶縁膜の平坦化処理を行う工程とを備えるので、平坦化処理において絶縁膜の膜厚のばらつきを抑制することができる。
【図面の簡単な説明】
【００１３】
【図１】実施の形態１に係る電力用半導体装置の平面図である。
【図２】実施の形態１に係る電力用半導体装置の製造工程を示す断面図である。
【図３】実施の形態１に係る電力用半導体装置の製造工程を示す断面図である。
【図４】実施の形態１に係る電力用半導体装置の製造工程を示す断面図である。
【図５】実施の形態１に係る電力用半導体装置の製造工程を示す断面図である。
【図６】実施の形態１に係る電力用半導体装置の製造工程を示す断面図である。
【図７】実施の形態１に係る電力用半導体装置の製造工程を示す断面図である。
【図８】実施の形態１に係る電力用半導体装置の製造工程を示す断面図である。
【図９】実施の形態１に係る電力用半導体装置の平面図である。
【図１０】前提技術に係る電力用半導体装置の製造工程を示す断面図である。
【図１１】前提技術に係る電力用半導体装置の製造工程を示す断面図である。
【図１２】前提技術に係る電力用半導体装置の製造工程を示す断面図である。
【図１３】前提技術に係る電力用半導体装置の製造工程を示す断面図である。
【図１４】前提技術に係る電力用半導体装置の製造工程を示す断面図である。
【図１５】実施の形態２に係る電力用半導体装置の製造工程を示す断面図である。
【発明を実施するための形態】
【００１４】
＜前提技術＞
図９は、本発明の前提技術に係るダイオードチップの平面図である。
【００１５】
１．５ｃｍ角の半導体基板１の周縁に沿って、リング状のトレンチ２が形成され、トレンチ２の内側がセル領域と規定される。トレンチ２は幅が１ｍｍであり、深さは１．５μｍである。またトレンチ２の内部には絶縁膜４（図１１~１４参照）が埋め込まれる。
【００１６】
図１０は図９のＢ−Ｂ断面図であり、図１１〜図１４は図２のダイオードチップにおいてトレンチ２の内部に絶縁膜４を形成する工程を示す図である。まず、半導体基板１上にその周縁部に沿ってトレンチ２を形成する（図１０）。
【００１７】
次に、トレンチ２を含む半導体基板１の表面に絶縁膜４を形成する（図１１）。絶縁膜４の表面にはトレンチ２の形状に沿って窪んだ凹状領域が生じる。
【００１８】
研磨パッド５を用いてＣＭＰによる絶縁膜４の平坦化処理を開始すると、図１２のようにトレンチ２の近傍の凹状領域から研磨が開始される。ところが、図１３に示すようにチップ中央部分の研磨が進まない。図１４に示すようにトレンチ１上の絶縁膜４の膜厚が２μｍになるまで研磨を進めた場合、チップ中央の半導体基板１上に形成される絶縁膜４の膜厚は２μｍ程度残る。絶縁膜４の表面は平坦にならず、チップ内に１．５μｍの絶縁膜４の膜厚のばらつきが生じる。
【００１９】
このように絶縁膜４の膜厚ばらつきが生じると、後のエッチング工程で半導体基板１表面にダメージを与えて電気特性が悪化したり、終端領域の絶縁膜をサイドエッチングすることによって耐圧が悪化するという問題が生じる。そこで、本発明ではトレンチ２の内側にさらにダミートレンチ３を設けることによって、平坦化処理後にチップ全体で絶縁膜４の膜厚を均一にする。
【００２０】
（実施の形態１）
図１は、本実施の形態１に係る電力用半導体装置であるダイオードチップの構造を示す平面図である。本発明の構造はダイオードの他、ＭＯＳＦＥＴやＩＧＢＴなど他の電力用半導体装置にも適用可能であるが、以下ではダイオードチップを例にして説明する。
【００２１】
１．５ｃｍ角の半導体基板１の周縁は終端領域であって、不純物が注入されてリサーフ層（図示せず）が形成される。リサーフ層上の基板表面にはリング状のトレンチ２が形成される。半導体基板１は例えばシリコン基板であり、その他ＳｉＣ、ＧａＮまたはダイヤモンドなど、Ｓｉよりバンドギャップの大きいワイドバンドギャップ半導体も用いられる。
【００２２】
さらに、チップ中央部のセル領域にもリング状のダミートレンチ３が形成される。トレンチ２、ダミートレンチ３はいずれも幅が１ｍｍであり、深さは１．５μｍである。またこれらのトレンチ２，３の内部には絶縁膜４（図３〜８参照）が埋め込まれる。そして、トレンチ２、ダミートレンチ３間の半導体基板１表面が、半導体素子が形成されるセル領域として規定される。
【００２３】
図２は図１のＡ−Ａ断面図であり、図３〜図８は図２のダイオードチップにおいてトレンチ２、ダミートレンチ３の内部に絶縁膜４を形成する工程を示す図である。
【００２４】
半導体基板１上にトレンチ２、ダミートレンチ３が写真製版工程とドライエッチングによりそれぞれ形成される（図２）。
【００２５】
この構造上に膜厚２．５μｍの絶縁膜４を成膜すると図３に示すようになる。絶縁膜４は例えばシリコン酸化膜である。絶縁膜４はトレンチ２／ダミートレンチ３の内部のみならず半導体基板１の表面にも形成され、絶縁膜４の表面にはトレンチ２／ダミートレンチ３の形状に沿って窪んだ凹状領域が形成される。
【００２６】
このような絶縁膜４をＣＭＰによって平坦化処理する場合、前記凹状領域の幅が１ｍｍ程度と広いと、凹状領域の角から、すなわちトレンチ２／ダミートレンチ３と半導体基板１の表面の境界近傍の絶縁膜４の角から研磨が開始する。図４は、研磨開始直後の研磨パッド５とダイオードチップの断面図である。
【００２７】
さらに図５、図６、図７に示す順に研磨が進行し、最終的には図８に示すように絶縁膜４は平坦になる。トレンチ２／ダミートレンチ３上の絶縁膜４の膜厚は２μｍ、半導体基板１上の絶縁膜４の膜厚は０．５μｍとなる。
【００２８】
このように、本実施の形態ではトレンチ２の内側にダミートレンチ３を形成することにより、平坦化処理後にチップ全体で平坦な絶縁膜４表面を得ることが出来る。
【００２９】
なお、ダミートレンチ３はトレンチ２の内側に形成されれば良く、チップ中央以外の場所に配置されても良い。
【００３０】
＜効果＞
実施の形態１に係る電力用半導体装置によれば、半導体基板１と、半導体基板１の表面における周縁部にリング状に形成されたトレンチ２（第１トレンチ）と、半導体基板１の前記表面における第１トレンチ２に囲まれた領域に形成された少なくとも１のリング状のダミートレンチ３（第２トレンチ）と、第１、第２トレンチ内に埋め込まれ平坦化処理された絶縁膜４とを備え、半導体基板１の前記表面における第１、第２トレンチ間の領域は半導体素子が形成されるセル領域として規定されることにより、ＣＭＰによる平坦化処理においてセル領域の絶縁膜４の膜厚ばらつきを抑制することが可能となる。
【００３１】
また、実施の形態１に係る電力用半導体装置によれば、半導体基板１はＳｉまたはＳｉよりもバンドギャップの大きいＳｉＣ，ＧａＮ系半導体あるいはダイヤモンドを含むワイドバンドギャップ半導体によって構成されるため、良好な電気特性を得ることが出来る。
【００３２】
また、実施の形態１に係る電力用半導体装置によれば、半導体基板１上に形成されたリサーフ層をさらに備え、第１トレンチがリサーフ層の表面に形成されるので、リサーフ構造を備えた電力用半導体装置において、ＣＭＰによる平坦化処理におけるセル領域の絶縁膜４の膜厚ばらつきを抑制することが可能となる。
【００３３】
実施の形態１に係る電力用半導体装置の製造方法によれば、（ａ）半導体基板１を準備する工程と、（ｂ）半導体基板１の表面における周縁部にリング状にトレンチ２を形成し、（ｃ）半導体基板１の前記表面におけるトレンチ２に囲まれた領域に少なくとも１のリング状のダミートレンチ３を形成し、半導体基板１の前記表面におけるトレンチ２、ダミートレンチ３間の領域を半導体素子が形成されるセル領域として規定する工程と、（ｄ）トレンチ２、ダミートレンチ３の内部を含む半導体基板１上に絶縁膜４を形成する工程と、（ｅ）化学機械研磨により絶縁膜４の平坦化処理を行う工程とを備えるので、ＣＭＰによる平坦化処理においてセル領域の絶縁膜４の膜厚ばらつきを抑制することが可能となる。
【００３４】
また、実施の形態１に係る電力用半導体装置の製造方法によれば、工程（ａ）で、ＳｉまたはＳｉよりもバンドギャップの大きいＳｉＣ，ＧａＮ系半導体あるいはダイヤモンドを含むワイドバンドギャップ半導体により構成された半導体基板１を準備することにより、良好な電気特性を得ることが出来る。
【００３５】
また、実施の形態１に係る電力用半導体装置の製造方法によれば、工程（ｂ）の前に、半導体基板１上にリサーフ層を形成する工程をさらに備え、工程（ｂ）では、リサーフ層の表面にトレンチ２を形成するので、リサーフ構造を備えた電力用半導体装置において、ＣＭＰによる平坦化処理におけるセル領域の絶縁膜４の膜厚ばらつきを抑制することが可能となる。
【００３６】
（実施の形態２）
図１５は、実施の形態２に係る電力用半導体装置、具体的にはダイオードチップの平面図である。
【００３７】
実施の形態１ではチップ中央の１箇所にダミートレンチ３を形成したが、実施の形態２では、リング状のトレンチ２の内側に複数のリング状のダミートレンチ３ａ，３ｂ，３ｃ，３ｄを形成する。それ以外の構成は実施の形態１と同様であるため、説明を省略する。
【００３８】
チップサイズが大きくなると、１箇所のダミートレンチだけではＣＭＰによりチップ全体の絶縁膜４を平坦化することが困難になるので、複数個所にダミートレンチを設けることによって平坦化を可能にする。
【００３９】
例えば、２ｃｍ角のダイオードチップで他の寸法が実施の形態１と同様であれば、図１５に示すようにダミートレンチを４箇所に配置すれば良い。図１３ではダミートレンチ３ａ，３ｂ，３ｃ，３ｄを２行２列で配置しているが、斜めや千鳥状に配置しても良く配置方法に制約はない。
【００４０】
＜効果＞
実施の形態２に係る電力用半導体装置によれば、ダミートレンチ３ａ，３ｂ，３ｃ，３ｄ（第２トレンチ）が複数形成されるので、大きいチップサイズの電力用半導体装置であっても、ＣＭＰによる平坦化処理においてセル領域の絶縁膜４の膜厚ばらつきを抑制することが可能となる。
【００４１】
実施の形態２に係る電力用半導体装置の製造方法によれば、半導体基板１の表面におけるトレンチ２に囲まれた領域に複数のダミートレンチ３ａ，３ｂ，３ｃ，３ｄを形成する工程を備えるので、大きいチップサイズの電力用半導体装置であっても、ＣＭＰによる平坦化処理においてセル領域の絶縁膜４の膜厚ばらつきを抑制することが可能となる。
【符号の説明】
【００４２】
１  半導体基板、２  トレンチ、３，３ａ，３ｂ，３ｃ，３ｄ  ダミートレンチ、４  酸化膜、５  研磨パッド。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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