(57)【要約】【課題】クラックの進展を抑制することができる半導体装置及びその製造方法を提供することを目的とする。【解決手段】基板１上に配線層３が形成された第１の積層体１０と、第１の積層体１０の主面に対してその主面が接合され、基板１１上に配線層１３が形成された第２の積層体２０と、第１の積層体１０または第２の積層体２０の少なくとも一方に配置された機能素子２または機能素子１２と、を備え、第１の積層体１０及び第２の積層体２０の主面に垂直な方向から見て、第１の積層体１０及び第２の積層体２０の少なくとも一方の機能素子２，１２を含む回路形成領域の外側に、第１の積層体１０と第２の積層体２０の界面を貫通する空隙を設ける。【選択図】図１
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【特許請求の範囲】
【請求項１】
基板上に配線層が形成された第１の積層体と、
前記第１の積層体の主面に対してその主面が接合され、基板上に配線層が形成された第２の積層体と、
前記第１の積層体または前記第２の積層体の少なくとも一方に配置された機能素子と、
を備え、前記第１の積層体及び前記第２の積層体の前記主面に垂直な方向から見て、前記第１の積層体及び前記第２の積層体の少なくとも一方の前記機能素子を含む回路形成領域の外側に、前記第１の積層体と前記第２の積層体の界面を貫通する空隙が設けられた
半導体装置。
【請求項２】
前記空隙は、前記第２の積層体を貫通する溝である請求項１に記載の半導体装置。
【請求項３】
前記第１の積層体の前記主面に垂直な方向から見て、前記第１の積層体及び前記第２の積層体の回路形成領域を囲むシールリングを有し、前記溝は前記シールリングの外側に配置される請求項２に記載の半導体装置。
【請求項４】
前記溝の底面は、前記第１の積層体内の配線の表面に一致する請求項３に記載の半導体装置。
【請求項５】
前記第２の積層体の前記基板及び前記界面を貫通する貫通金属部材を有し、前記貫通金属部材は、前記溝の底面と一致する前記配線と同じ層の配線に接続される請求項４に記載の半導体装置。
【請求項６】
前記貫通金属部材は、シールリングを構成する請求項５に記載の半導体装置。
【請求項７】
前記溝は、前記第１の積層体の主面に垂直な方向から見て、前記シールリングを囲むように形成された請求項３に記載の半導体装置。
【請求項８】
前記シールリングは、前記第１の積層体及び前記第２の積層体の両方に形成されている請求項７に記載の半導体装置。
【請求項９】
基板上に配線層が形成された第１の積層体と、基板上に配線層が形成された第２の積層体と、前記第１の積層体または前記第２の積層体の少なくとも一方に配置される機能素子と、を形成するステップと、
前記第１の積層体の主面と前記第２の積層体の主面とを接合するステップと、
前記第１の積層体及び前記第２の積層体の回路形成領域の外側に、前記第１の積層体及び前記第２の積層体の界面を貫通し、前記第１の積層体または前記第２の積層体の接合された面とは反対側の主面に開口される溝を設けるステップと、
を含む
半導体装置の製造方法。
【請求項１０】
基板上に配線層が形成された第１の積層体と、基板上に配線層が形成された第２の積層体と、前記第１の積層体または前記第２の積層体の少なくとも一方に配置される機能素子と、を形成するステップと、
前記第１の積層体及び前記第２の積層体の主面において、前記第１の積層体及び前記第２の積層体の回路形成領域の外側に溝を形成するステップと、
前記第１の積層体に設けられた前記溝と、前記第２の積層体に設けられた前記溝とが連通するように位置合わせをし、前記第１の積層体と前記第２の積層体の前記主面同士を接合するステップと、
を含む
半導体装置の製造方法。
【請求項１１】
前記第１の積層体の前記主面に垂直な方向から見て、前記第１の積層体及び前記第２の積層体の回路形成領域を囲むシールリングが形成され、前記溝は前記シールリングの外側に設けられる請求項１０または１１に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、多層構造を有する半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、半導体の微細化傾向において、マスク工程の更なる微細化による高集積化を目指したmore Mooreに代わり、基板に対して垂直方向に素子を積み上げ、３次元的に配線を接続するbeyond Mooreが注目されている。
３次元方向への積層によって素子間のＲＣを低減することができ、また、ウエハレベルでのパッケージ技術開発が進展すれば、低コスト化も可能となる。
【０００３】
例えば、下記特許文献１には、第１層のウエハに対して最初に埋め込み配線を形成しておき、ウエハプロセスが終了した後に、Ｓｉ基板を研削して埋め込み配線を露出させることが開示されている。そして、露出させた配線にバンプを形成し、同様に作製した第２層のウエハと張り合わせて、このバンプを介して第１層及び第２層間の電気的導通を取っている。
【０００４】
また、下記非特許文献１には、回路同士を張り合わせた後に、各々のウエハ内に予め設けておいた導電性のパッド部に接触または貫通するように孔をあけ、この孔に導電性材料を埋め込むことでウエハ同士の導通を取る手法が開示されている。
【０００５】
一方で、半導体装置には、個片化する際に生じるクラックによってデバイスが受けるダメージや、デバイスへの側面からの水分の浸入を防ぐために、チップの外周部にシールリングまたはガードリングと呼ばれる構造が形成されているものがある。
シールリングは、例えば、半導体素子上に絶縁層と配線層とを交互に設けて構成された多層配線領域の配線や、層間絶縁膜を貫いてこれらの各配線を接続する接続部から構成される。
【０００６】
例えば下記特許文献２には、シールリングを配線層に配置し、このシールリングの外側に、保護膜を貫通し、低誘電率膜と保護膜の間に達する溝を形成することが開示されている。これは、低誘電率層間膜を含む構造のウエハをダイシングする際に生じるクラックの進展を、この溝とシールリングによって抑制するものである。これにより、ダイシング時における剥離を防止できるとしている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開平１１−２６１０００号公報
【特許文献２】特開２００６−１４０４０４号公報
【非特許文献】
【０００８】
【非特許文献１】‘’A 4-side tileable back illuminated 3D-integrated MpixelCMOS image sensor’’, Suntharalingam, V.; Berger, R.; Clark, S.; Knecht, J.; Messier, A.; Newcomb, K.; Rathman, D.; Slattery, R.; Soares, A.; Stevenson, C.; Warner, K.; Young, D.; Lin Ping Ang; Mansoorian, B.; Shaver, D.;ISSCC 2009,
【発明の概要】
【発明が解決しようとする課題】
【０００９】
上記特許文献１に開示された手法のように３次元的に配線を行う手法では、基板に対して垂直方向に素子が積層される。したがって、デバイスの厚さ自体は従来よりも厚くなるので、ダイシング時間は長くなり、また、ダイシング時にデバイスに与える衝撃も大きくなる可能性がある。このため、クラックが生じやすくなる恐れがあり、より確実にクラックを抑制することが必要である。
【００１０】
また、３次元的に配線を行う場合には、基板の主面に対して垂直方向に複数のデバイス領域が形成されることになるので、それぞれの領域を保護しなければならない。ところが、上記特許文献２に開示された手法では、こうしたことを考慮しておらず、技術的に満足のいくものではなかった。
【００１１】
上述のような点を鑑みて、本技術は、３次元的に素子が配列された場合であっても、クラックの進展を抑制することができる半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１２】
上記課題を解決するために、本技術による半導体装置は、基板上に配線層が形成された第１の積層体と、第１の積層体の主面に対してその主面が接合され、基板上に配線層が形成された第２の積層体を備える。
また、本技術による半導体装置は、第１の積層体または第２の積層体の少なくとも一方に配置された機能素子を備える。
そして、第１の積層体及び第２の積層体の主面に垂直な方向から見て、第１の積層体及び第２の積層体の回路形成領域の外側には、第１の積層体と第２の積層体の界面を貫通する空隙が設けられている。
【００１３】
また、本技術による半導体装置の製造方法は、上述の半導体装置の製造方法である。本技術による半導体装置の製造方法では、まず基板上に配線層が形成された第１の積層体と、基板上に配線層が形成された第２の積層体と、第１の積層体または第２の積層体の少なくとも一方に配置される機能素子と、を形成する。
その後、これら第１の積層体の主面と第２の積層体の主面とを接合する。そして、第１の積層体及び第２の積層体の回路形成領域の外側に、第１の積層体及び第２の積層体の界面を貫通し、第１の積層体または第２の積層体の接合された面とは反対側の主面に開口される溝を設ける。
【００１４】
また、本技術による半導体装置の別の製造方法では、基板上に配線層が形成された第１の積層体と、基板上に配線層が形成された第２の積層体と、第１の積層体または第２の積層体の少なくとも一方に配置される機能素子と、を形成する。
その後、第１の積層体及び第２の積層体の主面において、第１の積層体及び第２の積層体の回路形成領域の外側に溝を形成する。そして、第１の積層体に設けられた溝と、第２の積層体に設けられた溝とが連通するように位置合わせをし、第１の積層体と第２の積層体の主面同士を接合する。
【００１５】
本技術による半導体装置及びその製造方法によれば、第１の積層体と第２の積層体との界面を貫通する空隙が、回路形成領域の外側に設けられる。
このため、第１の積層体と第２の積層体の界面を伝播したクラックを、回路形成領域の外側において空隙に到達させることができる。
【発明の効果】
【００１６】
本開示の半導体装置及びその製造方法によれば、第１の積層体と第２の積層体の界面を伝播するクラックを空隙に到達させることにより、クラックの応力を開放することができる。このため、空隙が配置された位置よりも内側の回路形成領域にクラックが進展するのを防止できる。
【図面の簡単な説明】
【００１７】
【図１】本技術の第１の実施形態による半導体装置の概略断面図である。
【図２】比較例の半導体装置におけるクラックの進展を示す説明図である。
【図３】第１の実施形態による半導体装置において、クラックの進展が防止されることを説明する説明図である。
【図４】第１の実施形態による半導体装置における空隙の配置パターンを示す説明図である。
【図５】図５Ａは、第１の積層体と第２の積層体とが接合される前の状態を示す説明図であり、図５Ｂは、第１の積層体と第２の積層体とを接合した状態を示す説明図である。
【図６】図６Ａは、第２の積層体側の基板上に絶縁膜、端子、パッシベーション膜を形成した状態を示す説明図であり、図６Ｂは、接合面を貫通する空隙を設けた状態を示す説明図である。
【図７】本技術の第１の変形例による半導体装置の構成を示す概略断面図である。
【図８】本技術の第２の変形例による半導体装置の構成を示す概略断面図である。
【図９】本技術の第２の実施の形態による半導体装置の構成を示す概略断面図である。
【図１０】本技術の第３の実施の形態による半導体装置の構成を示す概略断面図である。
【図１１】本技術の第４の実施の形態による半導体装置の構成を示す概略断面図である。
【図１２】本技術の第５の実施の形態による半導体装置の構成を示す概略断面図である。
【図１３】図１３Ａは、第１の積層体及び第２の積層体の主面に、溝形状の空隙を設けた状態を示す説明図であり、図１３Ｂは、第１の積層体と第２の積層体とを接合した状態を示す説明図である。
【図１４】図１４Ａは、第１の積層体の基板を貫通する貫通金属部材を設けた状態を示す説明図であり、図１４Ｂは、第１の積層体１０の基板上に絶縁膜、端子、パッシベーション膜を形成した状態を示す説明図である。
【発明を実施するための形態】
【００１８】
以下本技術を実施するための形態の例を説明するが、本技術は以下の例に限定されるものではない。なお、本技術において、接合面を貫通する空隙とは、空隙の一端が接合面（界面）と一致している場合も含むものとする。
説明は以下の順で行う。
１．第１の実施の形態（接合面を貫通する溝を設ける例）
２．第１の変形例（接合面が異なる例）
３．第２の変形例（３以上の積層体を接合する例）
４．第２の実施の形態（配線に到達する空隙を設ける例）
５．第３の実施の形態（基板を貫通する電極により、シールリングを構成する例）
６．第４の実施の形態（空隙と貫通金属部材用のエッチングストッパを同一にする例）
７．第５の実施の形態（接合面近傍にのみ空隙を設ける例）
【００１９】
１．第１の実施形態（接合面を貫通する溝を設ける例）
１−１．半導体装置の構成
図１は、第１の実施形態による半導体装置１００を示す概略断面図である。本実施形態による半導体装置１００は、基板１上に機能素子２と配線層３が形成された第１の積層体１０と、基板１１上に機能素子１２と配線層１３が形成された第２の積層体２０を備える。
【００２０】
基板１は、例えばＳｉ基板やガラス基板等を用いることが可能であり、その他の金属によって構成してもよい。
また、基板１の主面上には機能素子２が形成されている。機能素子２は、例えばトランジスタに限らず、ＭＥＭＳアクチュエータやセンサ素子等、後に述べるシールリング８によって保護したい各種素子を基板１上に配置してよい。
なお、基板１の機能素子２が配置された面とは反対側の主面には、例えばＳｉＯ２，ＳｉＮ，ＳｉＯＮ，ＴＥＯＳ等の絶縁膜７が設けられ、基板１の絶縁が確保されている。
【００２１】
基板１及び機能素子２上には、例えばＳｉＯ２，ＮＳＧ（Nondoped Silicate Glass），ＰＳＧ（Phospho Silicate Glass），ＴＥＯＳ（Tetraethyl orthosilicate）等による平坦化膜（絶縁膜）６を介して配線層３が配置されている。ここで配線層３は、例えば第１の配線層５ａと第２の配線層５ｂと第３の配線層５ｃと第４の配線層５ｄが順次積層された多層配線構造となっており、各層内に配線がそれぞれ埋め込まれている。配線の材料としては、例えばＷ，Ａｌ，Ｃｕ等が挙げられる。
各配線層における層間絶縁膜４ａ，４ｃ，４ｅ，４ｇには、例えばＳｉＣＮやＳｉＮ等が用いられ、層間絶縁膜４ｂ，４ｄ，４ｆ，４ｈには、例えば有機シリカガラス等の低誘電率材料や、ＳｉＯ２等が用いられる。
【００２２】
また、基板１の主面に垂直な方向から見て機能素子２の外周位置では、第１の配線層５ａ〜第４の配線層５ｄにおける配線同士が接続され、機能素子２を囲むようにシールリング８が形成されている。
このシールリング８により、機能素子２が形成されている領域にまでクラックが進展するのを抑制し、機能素子２が保護される。シールリング８を構成する材料としては、機能素子２を保護するために耐浸水性の高いものが好ましく、例えば上述の配線材料として挙げたＷ，Ａｌ，ＣｕやＴａ，Ｔｉ，ＴｉＮ等を用いることができる。
【００２３】
一方、第２の積層体２０は、基板１１と、基板１１の主面上に形成された機能素子１２及び配線層１３を含んで構成されている。
基板１１は、基板１と同様に特に限定されるものではなく、例えばＳｉ基板やガラス基板、その他の金属基板を用いてよい。
また、機能素子１２も機能素子２と同様に限定されるものでなく、トランジスタ以外の各種素子を配置してもよい。
【００２４】
機能素子１２が形成された基板１１の主面及び機能素子１２上には、例えばＳｉＯ２，ＮＳＧ，ＰＳＧ，ＴＥＯＳ等による平坦化膜（絶縁膜）１６が形成され、平坦化膜１６上に配線層１３が形成されている。配線層１３は、第１の配線層１５ａと第２の配線層１５ｂと第３の配線層１５ｃとからなる多層配線構造となっており、それぞれの配線層に配線が配置されている。
各配線層における層間絶縁膜１４ｂ，１４ｄ，１４ｆは、例えば有機シリカガラス等の低誘電率材料や、ＳｉＯ２等が用いられ、層間絶縁膜１４ａ，１４ｃ，１４ｅには、例えばＳｉＣＮやＳｉＮ等が用いられる。
【００２５】
基板１１の主面に垂直な方向から見て機能素子１２の周囲には、シールリング１８が設けられている。このシールリング１８は、配線層１３における配線が機能素子１２を囲むように配置されており、クラックから機能素子１２を保護している。このシールリング１８は、シールリング８と同様にＷ，Ａｌ，ＣｕやＴａ，Ｔｉ，ＴｉＮ等を用いることができる。
【００２６】
また、基板１１の機能素子１２が形成された面とは反対側の主面には、例えばＳｉＯ２やＳｉＮ，ＴＥＯＳ等の絶縁膜１７が形成されている。この絶縁膜１７上には、例えば外部との接続に用いるＡｌ等の端子２１が埋め込まれる用に配置されている。また、絶縁膜１７上には、例えば樹脂等によるパッシベーション膜１９が形成されている。
【００２７】
第１の積層体１０における配線層３側の主面は、第２の積層体２０における配線層１３側の主面に重ね合わされる。そして、この重ね合わされた界面において接合される。
この接合は、樹脂等の接着剤を塗布して接着層２２により行ってもよいし、他にも、プラズマ接合や金属接合、ガラスの陽極接合等、適宜各種手法を用いることができる。接合する際には、第１の積層体１０と第２の積層体２０とを電気的に接続させるような構成としてもよいし、また第１の積層体１０と第２の積層体２０とが電気的に接続しない構成であってもよい。
【００２８】
また、本実施形態における半導体装置１００には、第１の積層体１０と第２の積層体２０の界面を貫通する空隙９が設けられている。なお、ここでは、第１の積層体１０と第２の積層体２０との界面は、第１の積層体１０と第２の積層体２０の接合面となっている。本実施形態の空隙９は、第２の積層体２０を貫通しており、第２の積層体２０の接合面とは反対側の主面に開口した溝を形成している。
また、空隙９は、第１の積層体１０または第２の積層体２０の主面に垂直な方向から見て、機能素子２及び機能素子１２を含む回路形成領域の外側、すなわち、シールリング８及びシールリング１８の外側に形成されている。
このように、保護したい回路形成領域の外側に、第１の積層体１０と第２の積層体２０の界面を貫通する空隙９を設けることで、保護対象とする回路形成領域にクラックが進展していくのを抑制することが可能である。
【００２９】
例えば図２は、第１の積層体１０ａと第２の積層体２０ａの接合面を貫通しない空隙９ａが設けられた半導体装置１１０の概略断面図であり、これを比較例として用い説明する。
この半導体装置１１０には、所定の回路形成領域を囲う第１の積層体１０ａのシールリング８ａ及び第２の積層体２０ａのシールリング１８ａと、これらシールリング８ａ，１８ａの外側に位置する空隙９ａと、が設けられている。ただし、この空隙９ａは、第１の積層体１０ａと第２の積層体２０ａの接合面を貫通しておらず、空隙９ａによる溝の底面は、第１の積層体１０ａ内に位置している。
【００３０】
例えば、第１の積層体１０ａ側がダイシングレーン上に載置された半導体装置１１０では、ダイシング時に例えば矢印Ａ１に示す方向に荷重がかかる。これにより、第１の積層体１０ａ側にクラックが発生したとする。すると、空隙９ａによる溝の底面に応力が集中するので、矢印Ａ２に示すように、クラックは空隙９ａによる溝の底面においてクラックの発生位置にもっとも近い点Ｐ１に向かって進展する。
【００３１】
そして、クラックが第１の積層体１０ａと第２の積層体２０ａとの接合面２３ａに到達すると、接合面２３ａの強度が十分に確保できていない場合には接合面の剥離が生じ、矢印Ａ３に示すように接合面２３ａをクラックが伝播する。接合面２３ａを伝播することにより、クラックはシールリング８ａ，１８ａを越え、矢印Ａ４に示すように、シールリング８ａ，１８ａの内側の回路形成領域にまで進展する恐れがある。
【００３２】
これに対して、図３は、本実施形態による半導体装置１００をダイシングする際にクラックが生じた場合を示す概略断面図である。半導体装置１００は、第１の積層体１０と第２の積層体２０とが、接合面２３において接合されている。また、保護したい回路形成領域を囲むようにシールリング８，１８が配置され、その外側に、接合面２３を貫通する空隙９が形成されている。
【００３３】
第１の積層体１０側をダイシングレーン上に載せ、矢印Ａ５の位置においてダイシングを行うと、例えば矢印Ａ５の方向に荷重がかかり、第１の積層体１０側にクラックが生じる場合が想定される。
本実施の形態では、空隙９の設けられた位置において半導体装置１００の厚さが薄くなっており、この位置に脆弱性を持たせている。したがって、ダイシング位置においてクラックが発生すると、空隙９による溝の底面において、クラックの発生位置に最も近い点Ｐ２に応力が集中する。このため、矢印Ａ６に示すように、クラックは点Ｐ２に向かって進展する。
【００３４】
クラックが点Ｐ２に到達すると、空隙９によって応力が開放されるため、それ以上クラックは進展しない。このように、本実施形態の半導体装置１００では、空隙９が第１の積層体１０と第２の積層体２０との接合面２３を貫通しているので、クラックが接合面２３に到達するのを抑制することができ、クラックが接合面２３を伝播するのを防止することが可能である。
【００３５】
また、もしクラックが保護したい回路形成領域に対して、空隙９よりも外側の位置において接合面２３に到達しても、空隙９は接合面２３を貫通しているので、接合面２３に沿って進展したクラックは結局空隙９に到達する。このため、クラックがシールリング８，１８を越えて回路形成領域の内部にまで進展することを防止できる。
なお、空隙９の一端、ここでは空隙９による溝の底面が接合面２３に一致する場合であっても、クラックが溝の底面に到達することにより応力が開放されるので、同様にクラックの進展を防止することが可能である。
【００３６】
この空隙９は、半導体装置１００（第１の積層体１０または第２の積層体２０）の主面に垂直な方向から見て、半導体装置１００の保護したい回路形成領域を囲うように設けることが好ましい。
図４は、この空隙９の形成パターンの一例を示す概略説明図である。なお、図４においては、半導体装置１００の主面に垂直な方向から見た状態を示している。
図４Ａに示すように、シールリング８，１８（図示せず）の外側において、半導体装置１００の回路形成領域を囲む閉路状に途切れなく連続して空隙を設けてもよい。これにより、空隙９の外側で発生したクラックが、空隙９に囲われた領域内に進展するのをより確実に防止できる。
【００３７】
また一方で、図４Ｂに示すように、シールリング８，１８を囲む閉路に切れ目を設けた破線状に空隙９形成してもよい。この場合、空隙９の切れ目２４の位置に配線を配置することが可能であり、例えば半導体装置１００を外部装置に接続するための引き出し配線等を容易に設けることができる。
【００３８】
また、図４Ｃでは、第１の空隙９ａと第２の空隙９ｂとによって空隙９が構成されている。空隙９ａは、シールリング８，１８を含む回路形成領域を囲む破線状に形成される。また、空隙９ｂは、空隙９ａの切れ目位置に配置される。
この例では、第１の空隙９ａの切れ目２４ａと第２の空隙９ｂの切れ目２４ｂを介して、空隙９内の回路形成領域と空隙９の外側の領域とが連続している箇所が存在する。しかし、空隙９内の回路形成領域から放射状の方向に、第１の空隙９ａまたは第２の空隙９ｂの少なくともどちらか一方が配置されるので、空隙９が連続して設けられている図４Ａと実質的に同等の効果が得られる。
また、空隙９の内側の回路形成領域から空隙９の外側の領域への引き出し配線等は、空隙９ａの切れ目２４ａ、空隙９ｂの切れ目２４ｂを通して配置することが可能である。
【００３９】
他にも、図４Ｄに示すように、図４Ａと比較して角を落とした形状に空隙９を形成してもよい。このように、角を落として曲線に近づけた形状とすることで、ダイシング時におけるチッピングを抑制することができる。なお、回路形成領域を囲む閉曲線状に空隙９を形成してもよい。
【００４０】
ところで、半導体装置の試作や試験時には、ＴＥＧ（test element group）を半導体装置と同一基板上に形成しておくことがある。このような場合には、図４Ｅに示すように空隙９を配置することができる。
図４Ｅでは、ＴＥＧ２５の配置位置において、ＴＥＧ２５の外周に沿って空隙９を設けることにより、ＴＥＧ２５を空隙９によって囲まれた領域外に位置させている。このように空隙９を形成すると、発生したクラックが空隙９よりも先にＴＥＧ２５に到達する。ＴＥＧ２５に到達したクラックは、ＴＥＧ２５が障害となり、それ以上進展するのが抑制される。
すなわち、ＴＥＧ２５をクラックに対する障壁として用いることができる。
なお、ＴＥＧ２５を、空隙９によって囲まれた領域内に配置したとしても、空隙９によって、回路形成領域へのクラックの進展を防止することが可能である。
【００４１】
１−２．半導体装置の製造方法
本実施の形態による半導体装置１００の製造方法について、図５〜図６を用いて以下に説明する。
まず図５Ａに示すように、基板１の主面上に機能素子２を設けた第１の積層体１０と、基板１１の主面上に機能素子１２を設けた第２の積層体２０を準備する。基板１の主面に垂直な方向から見て、機能素子２を囲むようにシールリング８が形成され、また、基板１１の主面に垂直な方向から見て、機能素子１２を囲むようにシールリング１８が形成される。
この第１の積層体１０及び第２の積層体２０は、既知の種々の方法により製造してよく、その手法を特に限定するものではない。
【００４２】
次いで、第１の積層体１０または第２の積層体２０の接合面、ここでは、基板１に対して機能素子２が設けられた側の第１の積層体１０の主面に樹脂等の接着剤を塗布し、接着層２２を形成する。
そして、図５Ｂに示すように、接着層２２が形成された側の第１の積層体１０の主面と、基板１１に対して機能素子１２が形成された側の第２の積層体２０の主面とを貼り合わせることにより、第１の積層体１０と第２の積層体２０とを接合する。
接合の手法としては、接着剤によらず、他の方法を用いてもよい。例えば第１の積層体１０と第２の積層体２０とを直接接触させる場合には、金属接合や、プラズマ接合、ガラスの陽極接合等を用いることができる。
また、接合後には、ＣＭＰ（Chemical Mechanical Polishing）法やＢＧＲ（back grinding）等により、基板１１を所定の厚さに研削する。
【００４３】
次に、図６Ａに示すように、例えばドライエッチング等を用いて、第１の積層体１０内の配線や電極に到達する貫通孔２７を形成する。そして、ＣＶＤ等により、ＳＩＯ２やＳｉＮ，ＳｉＯＮ，ＴＥＯＳ等による絶縁膜を貫通孔２７の内壁面に形成し、絶縁性を確保する。
貫通孔２７の底部に堆積した上述の絶縁材料は、例えば電子ビーム等により除去し、その後貫通孔２７の内部を例えばＷ，Ａｌ，Ｃｕ等の導電材料により埋める。
基板１１上に堆積された上述のＷ，Ａｌ，Ｃｕ等の導電材料は、ＣＭＰやＢＧＲを用いて除去することができる。
【００４４】
そして、基板１１上に例えばＳｉＯ２やＳｉＮ，ＳｉＯＮ，ＴＥＯＳ等の絶縁膜１７を形成して基板１１の絶縁を確保した後、例えばＡｌ等により端子２１を形成する。
また、絶縁膜１７上には、端子２１の配置箇所を除いて、樹脂等によるパッシベーション膜１９が形成される。
また、基板１に設ける絶縁膜７は、第１の積層体１０を接合する前に予め形成してあってもよいし、接合後に形成してもよく、特に限定するものではない。
【００４５】
その後、図６Ｂに示すように、ドライエッチングやウェットエッチング等を用いて、第１の積層体１０と第２の積層体２０の接合面を貫通する空隙９を形成する。この空隙９は、基板１１（基板１または半導体装置１００）の主面に垂直な方向から見て、シールリング８及びシールリング１８の外側に設けられる。これにより、半導体装置１００が完成する。
図６Ｂでは、例えば基板１１側からエッチングを行ったことにより、空隙９は基板１１側の表面に開口する溝形状となっている。
空隙９は、半導体装置１００において、基板１側の主面から溝形状に設けてもよい。
【００４６】
なお、第１の積層体１０または第２の積層体２０の両方に機能素子が形成されている必要はなく、どちらか一方の積層体には配線のみが形成されていてもよい。
また、少なくとも一方の積層体のシールリングの外側の領域において、接合面を貫通する空隙を設ければ、そのシールリングより内側の領域を、クラックから保護することが可能である。
【００４７】
２．第１の変形例（接合面が異なる例）
第１の実施の形態では、二つの積層体において、基板に対して機能素子が形成されている側の主面同士を接合させていたが、接合させる面はこれに限らない。
図７は、第１の変形例による半導体装置２００の概略構成を示す断面図である。ここでは、第１の実施の形態（図１参照）と対応する部位については同一符号を付し、重複を避ける。
【００４８】
本変形例による半導体装置２００は、基板１の主面上に機能素子２が形成された第１の積層体１０と、基板１１の主面上に機能素子１２が形成された第２の積層体２０とを含んで構成される。
第１の積層体１０において、機能素子２上には平坦化膜（絶縁膜）６を介して第１の配線層５ａ〜第４の配線層５ｄが形成されており、また、機能素子２が形成された側とは反対側の基板１の主面には、絶縁膜７が設けられている。基板１の主面に垂直な方向から見て、機能素子２の周囲を囲むようにシールリング８が設けられている。これらの第１の積層体１０の構成は、第１の実施の形態（図１参照）において示したものと同様の構成であってよい。
【００４９】
第２の積層体２０において、機能素子１２上には、平坦化膜（絶縁膜）１６を介して配線層１５ａ〜１５ｃが形成されている。また、基板１１の主面に垂直な方向から見て、機能素子１２を囲むようにシールリング１８が配設されている。
これらの構成もまた、第１の実施の形態において示した構成と同様であってよい。ただし、本実施の形態においては、第３の配線層１５ｃ上に絶縁膜１７が形成され、絶縁膜１７上に端子２１が形成される。また、絶縁膜１７上において、端子２１が形成されている箇所以外の部分には、パッシベーション膜１９が配設される。
【００５０】
また、第１の積層体１０において、基板１に対して機能素子２が形成されている側の主面と、第２の積層体２０において、基板１１に対して機能素子１２が形成されている側とは反対側の主面とが重ね合わされ、この界面において接合される。
第１の積層体１０と第２の積層体２０の接合は、樹脂等の接着層２２を設けることによって行ってもよいし、プラズマ接合や金属接合、ガラスの陽極接合等、その他の手法により行ってもよい。
【００５１】
なお、本変形例においても、第１の積層体１０と第２の積層体２０の接合面を貫通する空隙９Ａが設けられている。この空隙９Ａは、第２の積層体２０の表面に開口した溝状に形成される。こうした空隙９Ａを設けることで、クラックが接合面に沿って進展するのを防止でき、品質の向上が図れる。
また、空隙９は、半導体装置２００（基板１，１１）の主面に垂直な方向から見て、少なくとも機能素子２，１２を含む回路形成領域の外側、例えばシールリング８，１８の外側に形成される。これにより、回路形成領域内にクラックが進展するのを防止でき、回路を保護することができる。
空隙９Ａのパターンは、第１の実施の形態（図４参照）において示した各種のパターンを取ってよい。
【００５２】
このように、本変形例では、第１の積層体１０と第２の積層体２０とを接合する接合面が第１の実施の形態と異なっている。すなわち、第１の積層体１０と第２の積層体２０とを接合する面は、適宜選択することが可能である。
例えば、第２の積層体２０に配置される機能素子１２としてＭＥＭＳアクチュエータ等を用いる場合、アクチュエータの可動部は、その駆動空間を確保するために、半導体装置２００の表面に露出させる必要がある。したがって、このような場合には、本変形例のように、基板１１に対して機能素子１２が配置されない側の第１の積層体１０の主面を第２の積層体２０に接合することが好ましい。
また、その場合には、アクチュエータ上には配線層を形成せず、例えば第１の積層体１０側に配置する。そして、第１の積層体１０の機能素子２として、例えばアクチュエータを駆動するためのトランジスタやダイオード等を配置することが可能である。
【００５３】
また、製造方法においては、第１の積層体１０と第２の積層体２０とを接合する面、及び絶縁膜１７、パッシベーション膜１９、端子２１を形成する面を変えるだけで、第１の実施の形態において説明した方法と同様にして半導体装置２００を製造することができる。
【００５４】
なお、第１の積層体１０と第２の積層体２０とを、接合以外の方法により積層してもよい。例えば、第１の積層体１０の配線層３上に気相成膜や液相成膜により基板１１を形成する。例えばシリコンによる基板１１を形成する時にはスパッタ等を用い、ガラス基板を形成する場合にはＳＯＧ（Spin On Glass）によってもよい。
そして、この基板１１上に機能素子１２、平坦化膜１６、配線層１３を順次形成していくことにより、第１の積層体１０上に第２の積層体２０を積層する。
このように、第１の積層体１０上に第２の積層体２０の基板１１が直接形成された場合においても、第１の積層体１０と第２の積層体２０の界面を貫通する空隙９を同様に設けることが好ましい。これにより、第１の積層体１０と第２の積層体２０の界面に沿ってクラックが進展するのを防止することが可能である。
【００５５】
３．第２の変形例（３以上の積層体を接合する例）
また、接合する積層体の数は２つに限らず、３以上の積層体接合する構成であってもよい。
図８は、第２の変形例による半導体装置３００を示す概略断面図である。ここでは、第１の実施の形態（図１参照）に対応する箇所には同一符号を付し、重複を避ける。
本変形例による半導体装置３００は、基板１上に機能素子２が設けられた第１の積層体１０と、基板１１上に機能素子１２が設けられた第２の積層体２０と、基板３１上に機能素子３２が設けられた第３の積層体３０と、を含んで構成される。
第１の積層体１０と第２の積層体２０の構成は、第１の実施の形態において示したものと同様の構成であってよく、特に限定するものではない。
【００５６】
第３の積層体３０において、機能素子３２上には、平坦化膜（絶縁膜）３６を介して配線層３３が形成される。ここでは、配線層３３は、第１の配線層３５ａ、第２の配線層３５ｂ、第３の配線層３５ｃ、第４の配線層３５ｄから構成されている。
基板３１は、例えばＳｉ基板やガラス基板、他にも金属基板等を用いることができる。また、平坦化膜３６には、例えば、ＳｉＯ２，ＮＳＧ，ＰＳＧ，ＴＥＯＳ等が用いられる。
第１の配線層３５ａ〜第４の配線層３５ｄの各配線層は、第１の実施の形態における配線層と同様に、例えば有機シリカガラス等の低誘電率材料や、ＳｉＯ２等からなる層間絶縁膜と、ＳｉＣＮやＳｉＮからなる層間絶縁膜等を含んで構成される。
【００５７】
第３の積層体３０におけるこれらの構成は、第１の積層体１０や第２の積層体２０の構成と同様であってよく、特に限定されない。ただし、本変形例では、第３の積層体３０の配線層３３上に絶縁膜１７、端子２１、パッシベーション膜１９が配設される。
【００５８】
なお、第１の積層体１０から第３の積層体３０の全ての積層体に、それぞれ機能素子が形成されている必要はなく、少なくとも一つの積層体に機能素子が形成されていればよい。
【００５９】
本変形例において、第１の積層体１０における配線層３側の主面は、第２の積層体２０における配線層１３側の主面に重ね合わされる。そして、この重ね合わされた界面において接合される。この接合は、樹脂等の接着層２２を介して行ってもよいし、プラズマ接合や金属接合、ガラスの陽極接合等のその他の方法により行ってもよい。
【００６０】
また、第２の積層体２０における基板１１側の主面は、第３の積層体３０における３１側の主面に重ね合わされる。そして、この重ね合わされた界面において接合される。
この接合も同様に、例えば樹脂等による接着層４２を介して行ってもよいし、プラズマ接合や金属接合、ガラスの陽極接合等、その他の方法により行ってもよい。
【００６１】
このように、本変形例では、３つの積層体が接合されることにより、半導体装置３００が構成されている。この場合には、第１の積層体１０と第２の積層体２０との接合面と、第２の積層体２０と第３の積層体３０との接合面を貫通するように空隙９Ｂを設けることが好ましい。これにより、第１の積層体１０と第２の積層体２０の接合面、または第２の積層体２０と第３の積層体３０の接合面をクラックが伝播するのを防止することができる。
【００６２】
また、空隙９Ｂは、半導体装置３００（基板１，１１，３１）の主面に垂直な方向から見て、少なくとも機能素子２，１２，３２のいずれかを含む回路形成領域の外側に設けられる。例えば、図８においては、シールリング８，１８，３８の外側に設けられる。これにより、保護したい機能素子２，１２，３２や、回路形成領域内にクラックが進展するのを防止することができる。
【００６３】
なお、４つ以上の積層体を接合することにより半導体装置を構成する場合にも、各積層体の接合面を貫通する空隙を設けることで、クラックが接合面を伝播するのを防止できる。また、各積層体において、保護したい領域の外側に上述の空隙を設けることにより、保護したい領域内にクラックが進展するのを防止することが可能である。
また、空隙９Ｂのパターンは、第１の実施の形態（図４参照）において示した各種のパターンを取ってよい。
【００６４】
また、製造方法においては、３以上の積層体を接合し、それぞれの接合面を貫通する空隙を設けること以外は、第１の実施の形態（図５，６参照）において示した方法と同様にして行うことができる。各積層体同士を電気的に接触させるかどうかについても特に限定するものではなく、適宜必要に応じてビア等を形成し、導通させてよい。
【００６５】
４．第２の実施の形態（配線に到達する空隙を設ける例）
図９は、第２の実施の形態に係る半導体装置４００の構成を示す概略断面図である。ここでは、第１の実施の形態（図１参照）と対応する箇所には同一符号を付し、重複を避ける。
本実施形態による半導体装置４００は、基板１の主面上に機能素子２が設けられた第１の積層体１０と、基板１１の主面上に機能素子１２が設けられた第２の積層体２０と、を含む。
【００６６】
第１の積層体１０や第２の積層体２０の基本的な構造は、第１の実施の形態の半導体装置１００と同じであってよい。
ただし、本実施の形態において空隙９Ｃは、第１の積層体１０と第２の積層体２０の接合面を貫通するように設けられる。例えば、空隙９Ｃは、第２の積層体２０側における半導体装置４００の主面に開口した溝状に形成される。
ただし、この空隙９Ｃは、第１の積層体１０における配線５Ａにまで到達し、空隙９Ｃによる溝の底面と、配線５Ａの表面とが一致している。
【００６７】
このように構成することで、例えば空隙９Ｃをドライエッチングやウエットエッチングによって形成する際に、配線５Ａをエッチングストッパとして用いることができ、空隙９Ｃの深さを容易に制御することが可能となる。
なお、空隙９Ｃが到達する配線５Ａは、シールリング８を構成する配線の一部であってもよいし、配線５Ａのみが単独で配置されていてもよい。また、本技術に係る半導体装置としては、シールリング８の外側に、エッチングストッパ用のダミー配線または金属層を部分的に配置し、空隙９Ｃを到達させてもよい。
【００６８】
以上のように本実施の形態においても、空隙９Ｃは、第１の積層体１０と第２の積層体２０の接合面を貫通するように設けられている。このため、第１の積層体１０と第２の積層体２０の接合面をクラックが伝播するのを抑制することができる。
また、半導体装置４００（基板１または基板１１）に垂直な方向から見て、空隙９Ｃは、シールリング１８の外側、すなわち第２の積層体２０の回路形成領域の外側に配置される。これにより、第２の積層体２０における回路形成領域内にクラックが進展するのを防止することができ、機能素子１２を保護することができる。
【００６９】
また、第１の積層体１０において空隙９Ｃをシールリング８の一部の配線に到達させる場合には、シールリング８を構成する配線のうち、半導体装置４００（基板１または基板１１）に垂直な方向から見て、最外周における配線に到達させることが好ましい。
【００７０】
また、本実施の形態による半導体装置４００は、空隙９Ｃを第１の積層体１０の配線にまで到達させること以外は、第１の実施の形態（図５，６）において示した方法と同様にして製造することが可能である。
また、本実施の形態においても、第１の変形例と同様に、第１の積層体１０と第２の積層体とを接合する面を替えてもよく、さらに、第２の変形例と同様に、３つ以上の積層体を接合する構成としてもよい。
【００７１】
５．第３の実施の形態（基板を貫通する金属部材により、シールリングを構成する例）
図１０は、第３の実施の形態に係る半導体装置５００の構成を示す概略断面図である。
本実施の形態においても、第１の実施の形態（図１参照）と対応する箇所には同符号を付し、重複する説明を避ける。
本実施形態による半導体装置５００は、基板１の主面上に機能素子２が配設された第１の積層体１０と、基板１１の主面上に機能素子１２が配設された第２の積層体２０とを含んで構成される。
【００７２】
第１の積層体１０や第２の積層体２０等の基本的な構成は、第１の実施の形態と同じであってよい。
ただし、第２の積層体２０には、第１の積層体１０及び第２の積層体２０の主面に垂直な方向から見て、機能素子１２を含む回路形成領域の外側に、基板１１及び配線層１３を貫通する貫通金属部材２６が設けられる。
【００７３】
本実施の形態において、この貫通金属部材２６は、いわゆるＴＳＶ（through silicon via）と同様にして形成されるものであり、第１の積層体１０のシールリング８に接続されている。
したがって、貫通金属部材２６には、例えばＷ，Poly−Ｓｉ，Ｃｕ，Ａｌ，Ａｕ，Ｓｎまたは、ＭＣＶＤ（Metal Chemical Vapor Deposition）技術が確立されているＴｉ，ＴｉＮ，Ｔａ，ＴａＮ、もしくは、それらのスタック構造や合金等を用いることが可能である。
第２の積層体２０では、この貫通金属部材２６により、シールリングが構成されている。
なお、貫通金属部材２６は、シールリングを構成するものであるので、いわゆるＴＳＶのように、第１の積層体１０側の回路と、第２の積層体２０側の回路を電気的に接続しているものではない。
【００７４】
また、第１の積層体１０及び第２の積層体２０の主面に垂直な方向から見て、貫通金属部材２６の外側に空隙９Ｄが設けられている。例えば、空隙９Ｄは、半導体装置５００において第２の積層体２０側の主面に開口する溝状に形成されている。
また空隙９Ｄは、第１の積層体１０におけるシールリング８に到達し、空隙９Ｄによる溝の底面と、シールリング８の配線５Ｂの表面とが一致している。
【００７５】
このように、本実施の形態においても、第１の積層体１０と第２の積層体２０の接合面を貫通する空隙９Ｄが設けられているので、クラックが接合面を伝播するのを防止できる。
また、接合面をクラックが伝播しないので、機能素子２，１２が配設された回路形成領域内にクラックが進展していくのを防止することが可能である。
また、第２の積層体２０におけるシールリングを、基板１１及び配線層１３を貫通する貫通金属部材２６によって構成することにより、強固にクラックの進展を防止できる。
【００７６】
なお、本実施の形態では、第１の積層体１０において貫通金属部材２６が接続される配線と、空隙９Ｄによる溝の底面となる配線５Ｂとは、同じ第４の配線層５ｄ内に配置されている。このため、空隙９Ｄと、貫通金属部材２６を配設するための貫通孔とを同時に形成することが可能である。
例えば、第１の積層体１０と第２の積層体２０とを接合した後、絶縁膜１７を形成する前に、貫通金属部材２６のための貫通孔と、空隙９Ｄとを、第２の積層体２０の基板１１側から例えばドライエッチング等により形成する。そして、貫通孔と空隙９Ｄのエッチングストッパとして第４の配線層内のシールリング８を用いることで、同時に貫通孔と空隙９Ｄを形成することが可能である。
【００７７】
また、第１の積層体の第４の配線層３ｄ内に配置される配線に接続させるＴＳＶを第２の積層体に設ける場合には、このＴＳＶと、上述の貫通金属部材２６のための貫通孔と、空隙９Ｄとを同時に設けることもできる。
【００７８】
そして、ＣＶＤ等により、基板１１上にＳＩＯ２やＳｉＮ，ＳｉＯＮ，ＴＥＯＳ等による絶縁膜を貫通孔の内壁面に形成し、絶縁性を確保する。
貫通孔の底部に堆積した上述の絶縁材料は、例えば電子ビーム等により除去し、その後貫通孔の内部を上述の材料により埋めることで、貫通金属部材２６が形成される。
その他の工程においては、第１の実施の形態（図５，６）において示した方法と同様にして製造することが可能である。
【００７９】
また、本実施の形態においても、第１の変形例と同様に、第１の積層体１０と第２の積層体２０とを接合する面を替えてもよいし、第２の変形例と同様に、３つ以上の積層体を接合する構成としてもよい。
第１の積層体１０及び第２の積層体２０に垂直な方向から見た場合の空隙９Ｄの形成パターンについても第１の実施の形態（図４参照）と同様に形成してよい。
【００８０】
６．第４の実施の形態（空隙と貫通金属部材用のエッチングストッパを同一にする例）
また、空隙のエッチングストッパ用の配線と、貫通金属部材を接続させる配線とを接続させる構成としてもよい。
図１１は、第４の実施の形態に係る半導体装置６００の構成を示す概略断面図である。
なお、本実施の形態においても、第１の実施の形態（図１参照）及び第３の実施の形態（図１０参照）と対応する箇所には同一符号を付し、重複を避けるものとする。
【００８１】
半導体装置６００は、基板１の主面上に機能素子２が形成された第１の積層体１０と、基板１１の主面上に機能素子１２が形成された第２の積層体２０と、を含んで構成される。
第１の積層体１０や第２の積層体２０の基本的な構成は、第１の実施の形態（図１参照）において示したものと同様の構成であってよい。
【００８２】
第２の積層体２０には、その主面に垂直な方向から見て、機能素子２を囲むようにシールリング８が形成されている。
一方で、第２の積層体２０には、その主面に垂直な方向から見て、機能素子１２を囲むように貫通金属部材２６が設けられている。この貫通金属部材２６は、第１の積層体１０のシールリング８に接続されている。
【００８３】
また、第１の積層体１０及び第２の積層体２０に垂直な方向から見て、貫通金属部材２６の外側には、空隙９Ｅが配設されている。この空隙９Ｅは、半導体装置６００の第２の積層体２０側に開口する溝状に形成されており、第１の積層体１０のシールリング８を構成する配線まで到達している。
これらの構成は、第３の実施形態において説明した半導体装置５００（図１０参照）と同様の構成であってよい。
すなわち、本実施の形態においても、シールリング８に到達する空隙９Ｅが設けられているので、第１の積層体１０と第２の積層体２０との接合面をクラックが伝播するのを防止できる。また、接合面をクラックが伝播しないので、機能素子２，１２が配設された回路形成領域内へのクラックの進展を防止することが可能である。
【００８４】
ただし、本実施の形態では、シールリング８において貫通金属部材２６が接続される配線と、空隙９Ｅが到達する配線とを接続した、パッド５Ｄが形成されている。このように、貫通金属部材２６が接続される配線と、空隙９Ｅが到達する配線とが接続される構成とすることで、シールリング８の最上面（配線層５ｄ）におけるメタル（配線）の面積が増大する。
したがって、貫通金属部材２６用の貫通孔や空隙９Ｅを設ける際のエッチングストッパとして、このパッド５Ｄを用いると、パッド５Ｄの面積が大きいので、エッチング時に必要とされる位置合わせ精度を緩和することが可能である。また、同様に、第１の積層体１０と第２の積層体２０の接合時における位置合わせ精度も緩和できる。
このため、位置合わせのズレに対してマージンを考慮することにより、チップサイズが増大してしまうのを回避することが可能である。
【００８５】
本実施の形態においては、第１の積層体１０の配線層３を形成する際に、配線層５ｄにおけるシールリング８の配線が互いに接続するように構成し、パッド５Ｄを形成すること以外は、第３の実施の形態と同様にして製造することが可能である。
【００８６】
また、本実施の形態おいても、第１の変形例と同様に、第１の積層体１０と第２の積層体２０とを接合する面を替えてもよいし、第２の変形例と同様に、３つ以上の積層体を接合する構成としてもよい。
さらに、第１の積層体１０及び第２の積層体２０に垂直な方向から見た空隙９Ｅの形成パターンについても、第１の実施の形態（図４参照）と同様に形成してよい。
【００８７】
７．第５の実施の形態（接合面近傍にのみ空隙を設ける例）
７−１．半導体装置の構成
これまでの実施の形態では、半導体装置の表面に開口する溝の形状をした空隙を設けるものであった。しかし、本技術に係る空隙は、積層体同士の接合面を貫通、または空隙の境界が接合面と一致してさえいればよく、必ずしも半導体装置の表面に開口している必要はない。
【００８８】
図１２は、第５の実施の形態による半導体装置７００の構成を示す概略断面図である。本実施の形態においても、第１の実施の形態と対応する部位には同符号を付し、重複する説明を避ける。
本実施の形態による半導体装置７００は、基板１の主面上に機能素子２が形成された第１の積層体１０と、基板１１の主面に機能素子１２が形成された第２の積層体２０と、を含んで構成される。
【００８９】
第１の積層体１０及び第２の積層体２０の構成は、第１の実施の形態において示したものと同様の構成であってよい。
また、第１の積層体１０と第２の積層体２０とを接合する方法も、第１の実施の形態において示したものと同様であってよい。
【００９０】
第１の積層体１０及び第２の積層体２０の主面に垂直な方向から見て、シールリング８，１８の外側に空隙９Ｆが設けられている。この空隙９Ｆは、第１の積層体１０と第２の積層体２０の接合面を貫通するように設けられる。なお、空隙９Ｆの一端は、第１の積層体１０と第２の積層体２０の接合面と一致していてもよい。
【００９１】
本実施の形態において、空隙９Ｆは、半導体装置７００の表面に開口しておらず、半導体装置７００の内部に設けられた閉空間となっている。
しかし、空隙９Ｆは、第１の積層体１０と第２の積層体２０の接合面を貫通しているので、空隙９Ｆによりクラックの応力を開放することができ、接合面をクラックが伝播するのを防止できる。
また、クラックが接合面を伝播しないので、第１の積層体１０及び第２の積層体２０の主面に垂直な方向から見て、空隙９Ｆよりも内側に位置する回路形成領域にクラックが進展するのを防止することが可能である。
【００９２】
また、本実施の形態おいても、第１の変形例と同様に、第１の積層体１０と第２の積層体２０とを接合する面を替えてもよいし、第２の変形例と同様に、３つ以上の積層体を接合する構成としてもよい。
さらに、第１の積層体１０及び第２の積層体２０に垂直な方向から見た場合の空隙９Ｆの配置についても、第１の実施の形態（図４参照）と同様にしてよい。
【００９３】
７−２．半導体装置の製造方法
本実施の形態による半導体装置７００は以下のようにして製造することが可能である。
図１３、図１４は、本実施の形態による半導体装置７００の製造方法を示す説明図である。
まず、図１３Ａに示すように、基板１の主面上に機能素子２を設けた第１の積層体１０と、基板１１の主面上に機能素子１２を設けた第２の積層体２０を準備する。
基板１の機能素子２上には、平坦化膜６を形成した後、第１の配線層５ａから第４の配線層５ｄが順次形成される。また、基板１１の機能素子１２上には、平坦化膜１６を形成した後、第１の配線層１５ａから第３の配線層１５ｃが順次形成される。
【００９４】
また、基板１の主面に垂直な方向から見て、機能素子２を囲むようにシールリング８が形成される。また、基板１１の主面に垂直な方向から見て、機能素子１２を囲むようにシールリング１８が形成される。
この第１の積層体１０及び第２の積層体２０は、既知の種々の方法により製造してよく、その手法を特に限定するものではない。
【００９５】
そして、第１の積層体１０における配線層３側のシールリング８の外側に、溝形状の空隙９Ｇを例えばウェットエッチングやドライエッチング等により形成する。
同様に、第２の積層体２０における配線層１３側の主面において、シールリング１８の外側に、溝形状の空隙９Ｈをウェットエッチングやドライエッチング等により形成する。
【００９６】
次いで、図１３Ｂに示すように、第１の積層体１０の空隙９Ｇが設けられた主面と、第２の積層体２０の空隙９Ｈが設けられた主面とを接合する。
この際には、空隙９Ｇと空隙９Ｈとを位置合わせし、空隙９Ｇと空隙９Ｈとが連通するように接合する。これにより、第１の積層体１０と第２の積層体２０の接合面を貫通する空隙９Ｆが形成される。
接合の手法としては、接着剤によらず、他の方法を用いてもよい。例えば第１の積層体１０と第２の積層体２０とを直接接触させる場合には、金属接合や、プラズマ接合、ガラスの陽極接合等を用いることができる。
また、接合後には、ＣＭＰ（Chemical Mechanical Polishing）法やＢＧＲ（back grinding）等により、基板１１を所定の厚さに研削する。
【００９７】
次に、図１４Ａに示すように、例えばドライエッチング等を用いて、第１の積層体１０内の配線や電極に到達するビアホール２８を基板１１側から形成する。そして、ＣＶＤ等により、基板１１上にＳＩＯ２やＳｉＮ，ＳｉＯＮ，ＴＥＯＳ等による絶縁膜をビアホール２８の内壁面に形成し、絶縁性を確保する。
ビアホール２８の底部に堆積した上述の絶縁材料は、例えば電子ビーム等により除去し、その後ビアホール２８の内部を例えばＷ，Ａｌ，Ｃｕ等の導電材料により埋める。
基板１１上に堆積された上述のＷ，Ａｌ，Ｃｕ等の導電材料は、ＣＭＰやＢＧＲを用いて除去することができる。
【００９８】
次いで、図１４Ｂに示すように、基板１１上に例えばＳｉＯ２やＳｉＮ，ＳｉＯＮ，ＴＥＯＳ等の絶縁膜１７を形成して基板１１の絶縁を確保した後、例えばＡｌ等により端子２１を形成する。
また、絶縁膜１７上には、端子２１の配置箇所を除いて、樹脂等によるパッシベーション膜１９が形成される。これにより、半導体装置７００が完成する。
また、基板１に設ける絶縁膜７も同様に、例えばＳｉＯ２やＳｉＮ，ＳｉＯＮ，ＴＥＯＳ等を用いて形成される。この絶縁膜７は、第１の積層体１０を接合する前に予め形成してあってもよいし、接合後に形成してもよく、特に限定するものではない。
【００９９】
なお、第１の積層体１０または第２の積層体２０の両方に機能素子が形成されている必要はなく、どちらか一方の積層体には配線のみが形成されていてもよい。
また、第１の積層体１０と第２の積層体２０とを接合する接合面を替える場合においても、接合させる面に同様にして溝形状の空隙を形成した後、それぞれの空隙が連通するように位置合わせして接合することで製造可能である。
また、３以上の積層体を接合する場合においても同様に、それぞれ積層体の接合させる面に溝形状の空隙を形成した後、位置合わせをして各積層体を接合していくことで製造できる。
【０１００】
以上、半導体装置及びその製造方法の実施の形態について説明した。本技術は上記実施の形態にとらわれることなく、特許請求の範囲に記載した本技術の要旨を逸脱しない限りにおいて、考えられる種々の形態を含むものである。
【０１０１】
また、本技術は、以下のような構成を取ることもできる。
（１）
基板上に配線層が形成された第１の積層体と、
前記第１の積層体の主面に対してその主面が接合され、基板上に配線層が形成された第２の積層体と、
前記第１の積層体または前記第２の積層体の少なくとも一方に配置された機能素子と、
を備え、前記第１の積層体及び前記第２の積層体の前記主面に垂直な方向から見て、前記第１の積層体及び前記第２の積層体の少なくとも一方の前記機能素子を含む回路形成領域の外側に、前記第１の積層体と前記第２の積層体の接合面を貫通する空隙が設けられた
半導体装置。
（２）
前記空隙は、前記第２の積層体を貫通する溝である
（１）に記載の半導体装置。
（３）
前記第１の積層体の前記主面に垂直な方向から見て、前記第１の積層体及び前記第２の積層体の回路形成領域を囲むシールリングを有し、前記溝は前記シールリングの外側に配置される
（１）または（２）に記載の半導体装置。
（４）
前記溝の底面は、前記第１の積層体内の配線の表面に一致する
（３）に記載の半導体装置。
（５）
前記第２の積層体の前記基板及び前記接合面を貫通する貫通金属部材を有し、前記貫通金属部材は、前記溝の底面と一致する前記配線と同じ層の配線に接続される
（４）に記載の半導体装置。
（６）
前記貫通金属部材は、シールリングを構成する
（５）に記載の半導体装置。
（７）
前記溝は、前記第１の積層体の主面に垂直な方向から見て、前記シールリングを囲むように形成された（３）〜（６）に記載の半導体装置。
（８）
前記シールリングは、前記第１の積層体及び前記第２の積層体の両方に形成されている（３）〜（７）に記載の半導体装置。
（９）
基板上に配線層が形成された第１の積層体と、基板上に配線層が形成された第２の積層体と、前記第１の積層体または前記第２の積層体の少なくとも一方に配置される機能素子と、を形成するステップと、
前記第１の積層体の主面と前記第２の積層体の主面とを接合するステップと、
前記第１の積層体及び前記第２の積層体の回路形成領域の外側に、前記第１の積層体及び前記第２の積層体の接合面を貫通し、前記第１の積層体または前記第２の積層体の接合された面とは反対側の主面に開口される溝を設けるステップと、
を含む
半導体装置の製造方法。
（１０）
基板上に配線層が形成された第１の積層体と、基板上に配線層が形成された第２の積層体と、前記第１の積層体または前記第２の積層体の少なくとも一方に配置される機能素子と、を形成するステップと、
前記第１の積層体及び前記第２の積層体の主面において、前記第１の積層体及び前記第２の積層体の回路形成領域の外側に溝を形成するステップと、
前記第１の積層体に設けられた前記溝と、前記第２の積層体に設けられた前記溝とが連通するように位置合わせをし、前記第１の積層体と前記第２の積層体の前記主面同士を接合するステップと、
を含む
半導体装置の製造方法。
（１１）
前記第１の積層体の前記主面に垂直な方向から見て、前記第１の積層体及び前記第２の積層体の回路形成領域を囲むシールリングが形成され、前記溝は前記シールリングの外側に設けられる
（９）または（１０）に記載の半導体装置の製造方法。
【符号の説明】
【０１０２】
１，１１，３１・・・基板、２，１２，３２・・・機能素子、３，３ａ，３ｂ，３ｃ，５ａ，５ｂ，５ｃ，５ｄ，１３，１３ａ，１３ｂ，１３ｃ，１５ａ，１５ｂ，１５ｃ，３３，３５ａ，３５ｂ，３５ｃ，３５ｄ・・・配線層、４ａ，４ｂ，１４ａ，１４ｂ・・・層間絶縁膜、５Ａ・・・配線、５Ｄ・・・パッド、６，１６・・・平坦化膜、７，１７・・・絶縁膜、８，８ａ，１８，１８ａ・・・シールリング、９，９ａ，９Ａ，９ａ，９ｂ，９Ｂ，９ｂ，９Ｃ，９Ｄ，９Ｅ，９Ｆ，９Ｇ，９Ｈ・・・空隙、１０，１０ａ，２０，２０ａ，３０・・・積層体、１１・・・基板、１２・・・機能素子、１９・・・パッシベーション膜、２１・・・端子、２２，４２・・・接着層、２３，２３ａ・・・接合面、２４，２４ａ，２４ｂ・・・切れ目、２５・・・ＴＥＧ、２６・・・貫通金属部材、２７・・・貫通孔、２８・・・ビアホール、３６・・・平坦化膜、１００，１１０，２００，３００，４００，５００，６００，７００・・・半導体装置
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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