(57)【要約】      （修正有）【課題】はんだ付け実装する際のセルフアライメント性の向上が図られた電子部品を提供する。【解決手段】積層チップインダクタは、直方体形状の外形を有し、対向する両端面それぞれに、角部Ｃを挟んで隣り合う端面の一部と底面１ｃの一部とを連続的に覆う断面Ｌ字状の外部電極が設けられた積層チップインダクタであって、端面には、四角形状の外部電極の端面部２ｂと、角部Ｃの稜線方向（Ｘ方向）において外部電極の端面部２ｂを挟む位置に等幅の一対のギャップ部ｇとが設けられており、角部Ｃの稜線方向における端面の幅Ｗとギャップ部ｇの幅ｄとの比ｄ／Ｗが０＜ｄ／Ｗ≦０．２である。【選択図】図６
2012079870.tif 000002
【特許請求の範囲】
【請求項１】
直方体形状または立方体形状の外形を有し、対向する両端面それぞれに、角部を挟んで隣り合う前記端面の一部と底面の一部とを連続的に覆う断面Ｌ字状の外部電極が設けられた電子部品であって、
前記端面には、四角形状の前記外部電極の端面部と、前記角部の稜線方向において前記外部電極の端面部を挟む位置に等幅の一対のギャップ部とが設けられており、
前記角部の稜線方向における前記端面の幅Ｗと前記ギャップ部の幅ｄとの比ｄ／Ｗが０＜ｄ／Ｗ≦０．２である、電子部品。
【請求項２】
前記外部電極の端面部の、前記底面に対面する頂面からの距離ＤがＤ≦３００μｍである、請求項１記載の電子部品。
【請求項３】
前記外部電極は一部が前記端面および底面に露出しており、かつ、一部が前記端面および底面に埋没している、請求項１または２に記載の電子部品。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電子部品に関するものであり、特に表面実装型の電子部品に関する。
【背景技術】
【０００２】
従来より、表面実装型の電子部品として、積層チップインダクタや積層チップコンデンサ等が知られている。これらの電子部品の両端部に設けられる外部電極の一つとして、下記特許文献１や特許文献２に開示された電極構造がある。この電極構造では、図１に示すように、はんだフィレットが形成されないように、電子部品１０１Ａの底面（チップ実装面）１０１ｃにのみ外部電極１０２が設けられている。また、図１のような電極構造の変形例として、図２に示したように、はんだフィレットが形成されない程度に、電子部品１０１Ｂの外部電極１０２の端面部１０２ｂが底面部１０２ａと連結した電極構造がある。
【０００３】
しかしながら、図１、２のような電極構造においては、外部電極１０２の面積が比較的小さいため、電子部品を基板に実装したときに十分な固着強度を得ることが困難であった。しかも、電子部品の小型化が進むにつれて、その固着強度はさらに低下することとなる。
【０００４】
そこで、外部電極１０２の一部として、上述した底面部１０２ａの他に、はんだフィレット形成用の端面部１０２ｂを電子部品の端面１０１ａ、１０１ｂに形成した電極構造が用いられ、このような電極構造は下記特許文献３−５に開示されている。ここで、特許文献３、４には、図３に示すように、フィレット形成用の端面部１０２ｂと底面部１０２ａとが連続的に設けられた、断面Ｌ字状の電極構造を有する電子部品１０１Ｃが開示されている。また、特許文献５には、図４に示すように、電子部品１０１Ｄの底面１０１ｃと端面１０１ａ、１０１ｂとを含む５面を一体的に覆う電極構造が開示されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特許３０５８１６４号公報
【特許文献２】特開２００２−３０５１１１号公報
【特許文献３】特許４０１９０７１号公報
【特許文献４】特開２００６−１４０２５４号公報
【特許文献５】特開２００５−１０９０９７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、前述した従来の電子部品の電極構造には、次のような課題が存在している。すなわち、電子部品を基板にはんだ付け実装する際のセルフアライメント性について、設計上の配慮が欠けていたため、十分なセルフアライメント性を得ることが困難であった。
【０００７】
本発明は、上述の課題を解決するためになされたものであり、はんだ付け実装する際のセルフアライメント性の向上が図られた電子部品を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明に係る電子部品は、直方体形状または立方体形状の外形を有し、対向する両端面それぞれに、角部を挟んで隣り合う端面の一部と底面の一部とを連続的に覆う断面Ｌ字状の外部電極が設けられた電子部品であって、端面には、四角形状の外部電極の端面部と、角部の稜線方向において外部電極の端面部を挟む位置に等幅の一対のギャップ部とが設けられており、角部の稜線方向における端面の幅Ｗとギャップ部の幅ｄとの比ｄ／Ｗが０＜ｄ／Ｗ≦０．２である。
【０００９】
発明者らは、鋭意研究の末、ｄ／Ｗを上記範囲とすることで、十分なセルフアライメント性が得られることを新たに見出した。
【００１０】
なお、外部電極の端面部の、底面に対面する頂面からの距離ＤがＤ≦３００μｍであってもよい。この場合、さらなるセルフアライメント性の向上を図ることができる。
【００１１】
また、外部電極は、一部が端面および底面に露出しており、かつ、一部が端面および底面に埋没している態様であってもよい。
【発明の効果】
【００１２】
本発明によれば、はんだ付け実装する際のセルフアライメント性の向上が図られた電子部品が提供される。
【図面の簡単な説明】
【００１３】
【図１】図１は、従来技術に係る電子部品の一例を示した概略構成図である。
【図２】図２は、従来技術に係る電子部品の一例を示した概略構成図である。
【図３】図３は、従来技術に係る電子部品の一例を示した概略構成図である。
【図４】図４は、従来技術に係る電子部品の一例を示した概略構成図である。
【図５】図５は、本発明の実施形態に係る積層チップインダクタを示した概略構成図である。
【図６】図６は、図５の積層チップインダクタの端面における外部電極を示した図である。
【図７】図７は、図５の積層チップインダクタのシート積層の状態を示した図である。
【図８】図８は、焼成前の積層チップインダクタの状態を示した図である。
【図９】図９は、バレル研磨後の積層チップインダクタの角の状態を示した図である。
【図１０】図１０は、幅ｄを一定としたときの固着強度試験およびセルフアライメント性試験の結果を示した表である。
【図１１】図１１は、幅ｄを一定としたときの固着強度試験の結果を示したグラフである。
【図１２】図１２は、幅Ｄを一定としたときの固着強度試験およびセルフアライメント性試験の結果を示した表である。
【図１３】図１３は、幅Ｄを一定としたときの固着強度試験の結果を示したグラフである。
【図１４】図１４は、はんだの応力とセルフアライメント性の関係について示した図である。
【図１５】図１５は、積層チップインダクタのＱ特性の周波数依存性を示したグラフである。
【発明を実施するための形態】
【００１４】
以下、本発明を実施するための形態について、添付図面を参照しつつ詳細に説明する。なお、同一又は同等の要素については同一の符号を付し、説明が重複する場合にはその説明を省略する。
【００１５】
本発明の実施形態に係る電子部品の一例として、積層チップインダクタ１を図５に示す。図５の（ａ）および（ｂ）は、異なる角度からの積層チップインダクタ１の斜視構成を示した図である。図５に示された積層チップインダクタ１は、直方体形状の外形を有し、その長手方向において対面する一対の端面１ａ、１ｂおよび実装時に基板（図示せず）に対面する底面１ｃを有する。なお、上記積層チップインダクタ１の外形形状は立方体形状であってもよい。
【００１６】
この積層チップインダクタ１には、内部に設けられたインダクタ構造３の各端部と電気的に接続された一対の外部電極２を有している。各外部電極２は、端面１ａ、１ｂと底面１ｃとで形成される角部Ｃを挟んで、底面１ｃに形成された底面部２ａと、端面１ａ、１ｂに形成された端面部２ｂとで構成されている。
【００１７】
各外部電極２の底面部２ａと端面部２ｂとは連続的に形成されており、それにより、各外部電極２は、角部Ｃを挟んで隣り合う端面１ａ、１ｂの一部と底面１ｃの一部とを連続的に覆う断面Ｌ字状の形状となっている。
【００１８】
図６に示すように、端面１ａ、１ｂにおける端面部２ｂは、底面１ｃ側の角部Ｃから延びる四角形状を呈している。また、端面１ａ、１ｂには、角部Ｃの稜線方向（図のＸ方向）において、端面部２ｂを挟む位置に等幅ｄの一対のギャップ部ｇと、底面１ｃに対面する頂面１ｄ側のギャップ部Ｇとが形成されており、これらのギャップ部Ｇ、ｇには外部電極２の端面部２ｂが形成されていない。
【００１９】
続いて、積層チップインダクタ１を作成する手順について説明する。
【００２０】
まず図７（ａ）に示すように、絶縁性シート７と、絶縁性シート７に形成したＬ字状貫通孔８、９に導体を充填した絶縁性シート１４と、絶縁性シート７にＬ字状貫通孔８、９とコイルパターンを連結させるための貫通ビアホール１０（ａ）を形成してＬ字貫通孔と貫通ビアホールを導体で印刷充填するとともに引き出し電極１１を印刷形成した絶縁性シート１５と、絶縁性シート７にＬ字状貫通孔８、９を導体で印刷充填するとともに引き出し電極１３を印刷形成した絶縁性シート１６と、上記絶縁性シート１４にコイルパターンを連結させるための貫通ビアホール１０（ｂ）を形成して貫通ビアホールを導体で印刷充填するとともにコイルパターン１２を印刷形成した絶縁性シート１７とを用意する。なお、図示するように、各絶縁性シートには、複数のＬ字状貫通孔、貫通ビアホール、引き出し電極、コイルパターンを、複数個の積層チップインダクタを同時に作成するように形成している。
【００２１】
そして、図７（ｂ）に示すように、各絶縁性シート７、１４、１５、１６、１７を順次積層することで、グリーン積層インダクタ基板を作製し、これをチップ個片に切断することでグリーン積層チップインダクタを得る。
【００２２】
なお、図７に示されたコイルの巻き数は１回であるが、複数回の巻き数からなる設計でも構わない。また、コイルパターン１２もこれに限定することはない。貫通ビアホール１０（ａ）、１０（ｂ）の位置も巻き数に応じてコイルパターンの周回上であればこれに限定することはない。
【００２３】
以下では、各シートの製造方法について詳しく説明する。
（グリーン積層チップインダクタの製造方法）
【００２４】
積層チップインダクタの作製に用いられる上述の絶縁性シート７は、まず、ドクターブレードなどによってＰＥＴフィルム上に塗布形成し、乾燥させる。絶縁性シート７は、ガラス系セラミックスまたはフェライトなどで構成され、シート厚みは５〜４０μｍ程度とする。次いで、絶縁性シート７にレーザー加工などにより、外部電極用のＬ字状の貫通孔８、９を形成し、これらの貫通孔８、９を導体ペーストで充填する。そして、Ｌ字状の貫通孔８、９に導体ペーストを充填して絶縁性シート１４を用意する。
【００２５】
次いで、絶縁性シート１４にレーザー加工などにより、コイルパターン１２と連結させるための貫通ビアホール１０（ａ）を形成し、導体ペーストを充填する。そして乾燥工程を経て、コイルパターン１２を外部に入出力するための引き出し電極パターン１１をスクリーン印刷などにより形成し、絶縁性シート１５を作製する。なお、上記貫通ビアホール１０（ａ）と引き出し電極パターン１１は、それぞれ印刷工程を分けて実施しているが、１回の印刷で同時に形成しても構わない。
【００２６】
絶縁性シート１６は、絶縁性シート１４にコイルパターンを外部に入出力するための引き出し電極１３をスクリーン印刷などで形成することによって得ることができる。
【００２７】
このとき、外部電極用のＬ字状貫通孔８に導体ペーストを充填したパターンと引き出し電極パターン１１は電気的に繋がっており、また、外部電極用のＬ字状貫通孔９に導体ペーストを充填したパターンと引き出し電極パターン１３とは電気的に繋がっているものとする。
【００２８】
なお、上記貫通ビアホール１０（a）、１０（ｂ）と引き出し電極パターン１１、１３とコイルパターン１２とは、１回または、複数回の工程によって形成される。また本実施例のコイルパターンの印刷体の厚みは１２μｍ程度とする。
【００２９】
さらに、上記の貫通孔８、９や貫通ビアホール１０（ａ）、１０（ｂ）の形成方法としては、レーザー加工のほかにドリル加工、メカパンチング加工など、最適な工法で実施すればよい。導体ペーストの組成として、本実施形態ではＡｇを用いているが、この他にＣｕ、Ｎｉ、Ｐｄ、Ａｕまたはそれらを１つ以上含む合金が一例として挙げられ、ただしこれに限定しなくてもよい。
【００３０】
さらにＬ字の貫通孔８、９に充填した導体パターン幅についても特に限定はされず、コイルパターン１２の内径サイズに適宜対応した幅であれば、特に限定されない。
【００３１】
絶縁性シート１７は、絶縁性シート７に、Ｌ字状貫通孔８、９および貫通ビアホール１０（ｂ）を形成し、これらに導体ペーストを充填させ、次いで、コイルパターン１２を印刷することによって得られる。コイルパターンとしては、１種類以上から構成されているものとし、コイルの巻き数（インダクタンス値）によって適宜変更される。これに伴い、貫通ビアホール１０（ｂ）の位置は、巻き数に応じてコイルパターンの周回上で適宜変更される。上記コイルパターン１２は、貫通孔８、９および貫通ビアホール１０（ｂ）を導体ペーストで充填するときに、同時に印刷によって形成しても構わない。
【００３２】
上述のとおりに準備した各絶縁性シート７、１４、１５、１６、１７をＰＥＴフィルムから剥離し、図７（ｂ）のような構成で、剥離積層工法や熱圧着積層工法によって積層し、さらに一軸加圧工程（たとえば、４０℃、１トン、３０秒保持）を経て、グリーン積層インダクタ基板を形成する。グリーン積層インダクタ基板は、ダイシングソーまたは押し切り切断機などにより、チップ個片に切断し、グリーン積層チップインダクタ１を得る（図８参照）。グリーン積層チップインダクタ１の外部電極２は、積層チップ内部に埋もれた構造となり、かつ、積層チップ表面に、断面Ｌ字状の構造として露出している。
【００３３】
上記グリーン積層チップインダクタ１は、固化乾燥（１１０〜１５０℃）後にバレル研磨を施し、チップの角に曲率半径ｒの曲面Ｒを形成した（図９参照）。バレル研磨としては、バレル漕中にグリーン積層チップインダクタ１、研磨用メディア、研磨液等を入れ、回転、振動などにより、相対運動を生じさせることで上記グリーン積層チップを研磨加工した。研磨用メディアは入れても、必ずしも入れる必要はなく、研磨液についても特に制限されないが、グリーンチップに含まれるバインダに対して難溶である水等を用いてもよい。
（焼成と電極めっき処理）
【００３４】
次いでバレル研磨したグリーン積層チップインダクタ１を、所定温度にて脱バインダおよび焼成を行って、縦１．０ｍｍ×横０．５ｍｍ×厚み０．５ｍｍ形状の積層チップインダクタを得た。脱バインダおよび焼成の雰囲気は、電極組成と絶縁性シート組成に対して最適な条件であれば、特に限定はされない。仮に焼成後の外部電極表面が酸化した場合は、湿式バレル研磨を追加実施することで、酸化皮膜を除去すればよい。湿式バレル方法は上述した方法同様、バレル容器内に焼成した積層チップインダクタ、研磨用メディア、研磨液などを加えた状態で回転および振動させておこなう。
【００３５】
さらに上記焼結した積層チップインダクタは、無電解めっき、もしくは電気めっきすることで、外部電極２上に５μｍ厚さのＣｕめっき層を形成させる。さらに、前記Ｃｕめっき層の上に、はんだ食われを防止としてＮｉめっき層を２μｍ形成し、次いで、はんだ付け性を高めるためにＳｎめっき層を４μｍ形成させる。
（積層チップインダクタの外部電極構造）
【００３６】
以上のようにして形成された外部電極２は、Ａｇ下地電極と、Ｃｕ、Ｎｉ、Ｓｎめっき層から構成される。この外部電極２の形状は、図６に示したとおりであり、ギャップＧ、ｇによって３辺を囲まれた四角形状となっている。ギャップ部Ｇの幅Ｄおよびギャップ部ｇの幅ｄを大きくしていくと、電子部品の側面および頂面への電極回り込みを有意に回避することができるようになる。ただし、ギャップ部Ｇ、ｇの幅Ｄ、ｄが極端に大きくなると、外部電極２の端面部２ｂの面積が小さくなるため、固着強度を保てなくなる虞がある。
【００３７】
そこで、発明者らは、積層チップインダクタ１８の固着強度に対するギャップ部Ｇの幅Ｄとギャップ部ｇの幅ｄの最適値を見いだすために、ギャップ部Ｇ、ｇの幅Ｄ、ｄをそれぞれ変動させたときのチップ固着強度試験を検討した。加えて、ギャップ部Ｇ、ｇの幅Ｄ、ｄを変動させたときの各チップのセルフアライメント性を評価した。なお、これらの固着強度試験およびセルフアライメント性試験には、１．０ｍｍ×０．５ｍｍ×０．５ｍｍサイズの積層チップインダクタを使用した。
【００３８】
まず、図６におけるギャップ部ｇの幅ｄを２０μｍに設定するとともに、ギャップ部Ｇの幅Ｄを０μｍ、５０μｍ、１００μｍ、２００μｍ、３００μｍ、４００μｍ、４５０μｍ、５００μｍに調整した８種の積層チップインダクタ（試料Ｎｏ．１〜８）を用意した。上記ギャップ部ｇの幅ｄは、チップ稜（このチップ稜には図９で示したバレル研磨によるチップコーナーに曲率半径ｒ＝２０μｍ弱の曲面Ｒが存在する）への電極回り込みを確実に回避するために２０μｍとした。
【００３９】
次いで、上記の各積層チップインダクタを、ガラスエポキシ基板上のランド電極の上に搭載し、リフローはんだ付けすることで基板上に確実に実装した。実装した各試料は、固着強度試験機のロードセルをチップ側面から、０．１５ｍｍ／秒の速度で真横から応力を加えることで、基板からチップを剥離して基板へのチップ固着強度を測定した。さらに、セルフアライメント性を評価するために、チップインダクタをランド電極上に設計搭載位置から±５０μｍずらした位置に搭載し、リフローはんだ後の実装位置を三次元測長機によって測定した。そして、設計搭載位置からの最終的なズレ量によって、セルフアライメント性の良否を判定した。
【００４０】
図１０および図１１に、固着強度試験およびセルフアライメント性試験の結果を示す。なお、セルフアライメント性試験におけるズレ量は、リフローはんだ前のチップインダクタの重心座標から、リフローはんだ後の重心座標までの距離を意味し、設計搭載位置のズレ量が±２０μｍより小さいものを「○」、±２０〜４０μｍのものを「△」、±４０μｍより大きいものを「×」と判定した。
【００４１】
図１０および図１１に示す結果から、１００５形状の積層チップインダクタの場合、ギャップ部Ｇの幅Ｄが大きくなるほど、チップの固着強度が低下する傾向にあることがわかった。特に、ギャップ部Ｇの幅Ｄが３００μｍを超えると固着強度が急峻に低下し、図１の従来技術に係る積層チップインダクタに類似する試料Ｎｏ．８においては、底面部のみの外部電極を有する積層チップインダクタと同程度の固着強度であった。さらに、ギャップ部Ｇの幅Ｄが４００μｍ以上では、セルフアライメント性が不良となった。ここで、Ｄ/Ｔとして、端面１ａ、１ｂの高さＴに対するギャップ部Ｇの幅Ｄの比率をとると、０≦Ｄ/Ｔ≦０．６が好ましい範囲といえる。
【００４２】
次いで、図６におけるギャップ部Ｇの幅Ｄを２０μｍに設定するとともに、ギャップ部ｇの幅ｄを０μｍ、２０μｍ、５０μｍ、７５μｍ、１００μｍ、１５０μｍ、２００μｍ、２５０μｍに調整した８種の積層チップインダクタ（試料Ｎｏ．１、９、１０〜１５）を用意した。上記ギャップ部Ｇの幅Ｄは、チップ稜への電極回り込みを確実に回避するために２０μｍ幅とした。
【００４３】
ギャップ部ｇの幅ｄを調整するために、絶縁性シート１４に形成するＬ字状貫通孔８、９に代えて、外部電極２の端面部２ｂのみとなるように、Ｉ字状貫通孔としたものを用意して、ギャップ部ｇの幅ｄに応じて積層した。
【００４４】
次いで、上記の各積層チップインダクタを、ガラスエポキシ基板上のランド電極の上に搭載し、リフローはんだ付けすることで基板上に確実に実装した。実装した各試料は、固着強度試験機のロードセルをチップ側面から、０．１５ｍｍ／秒の速度で真横から応力を加えることで、基板からチップを剥離して基板へのチップ固着強度を測定した。
【００４５】
図１２および図１３に、固着強度試験およびセルフアライメント性試験の結果を示す。図１２および図１３の結果から、１００５形状の積層チップインダクタの場合、ギャップ部ｇの幅ｄが大きくなるほど、チップの固着強度が低下する傾向にあり、破壊モードは全て電極剥離であることがわかった。特に、ギャップ部ｇの幅ｄが１００μｍを超えると（試料Ｎｏ.１３、１４、１５）、固着強度の低下が急峻に起き、図１の従来技術に係る積層チップインダクタに類似する試料Ｎｏ．８の固着強度と同程度まで低くなった。また、上述と同様にセルフアライメント評価をした結果、ｄが１５０μｍ以下になるとセルフアライメント性が不良になることがわかった。ここで、Ｄ／Ｗとして、チップ幅（Ｘ方向における端面１ａ、１ｂの幅）Ｗに対するギャップ部ｇの幅ｄの比率をとると、０≦ｄ／Ｗ≦０．２が好ましい範囲といえる。また、ギャップ部ｇの幅ｄが０μｍの場合では、チップ端面とチップ側面とで画成されたチップ稜に外部電極が形成されているため、チップ稜の部分におけるはんだフィレットの応力が加わったことによって、セルフアライメント性が若干低下している。より好ましくは、０．０４≦ｄ／Ｗ≦０．２といえる。
【００４６】
ここで、はんだの応力とセルフアライメント性の関係について、図１４を参照しつつ説明する。図１４の（ａ）部分には、図４に示したような電子部品（積層チップインダクタ）１０１Ｄの端面が示されており、（ｂ）部分には、本実施形態に係る積層チップインダクタ１の端面が示されている。
【００４７】
図１４（ａ）に示す積層チップインダクタ１０１Ｄにおいては、基板に設けられたランドＬにはんだ実装する際、はんだＳの応力（濡れ力）は端面および底面に作用するだけでなく、側面にもはんだフィレットの応力が作用するために、その作用中心点Ｐの位置（図の底面の作用点の位置と端面の作用点の位置との中間位置）はチップ中心からずれた位置（図においては右側、すなわちランドＬが存在する側にずれた位置）となる。そのため、セルフアライメントにより、作用点Ｐが、はんだＳの表面張力作用点Ｐ’（ランドＬの中心位置Ｑ）まで移動して安定状態となっても、セルフアライメント後の位置（図の破線で示された位置）と設計搭載位置とのずれ量Ｅ１は大きい。
【００４８】
一方、図１４（ｂ）に示す積層チップインダクタ１においては、ギャップ部ｇが設けられているため、その側面にはんだフィレットは形成されず、側面にははんだの応力は作用しない。そのため、積層チップインダクタ１においては、はんだＳの応力の作用点Ｐの位置（図の底面左側の作用点の位置と底面右側の作用点の位置との中間位置）はほぼチップ中心の位置となる。そのため、セルフアライメントにより、作用点Ｐが、はんだＳの表面張力作用点Ｐ’まで移動して安定状態となったとき、セルフアライメント後の位置（図の破線で示された位置）と設計搭載位置とのずれ量Ｅ２は小さく、良好なセルフアライメント性が得られる。
【００４９】
以上のセルフアライメント性試験の結果から、発明者らは、積層チップインダクタ１において、端面１ａのギャップ部ｇの幅ｄが、端面１ａの幅Ｗに対する比（ｄ／Ｗ）が０＜ｄ／Ｗ≦０．２の式を満たすように設計して、積層チップインダクタ１をはんだ付け実装する際のはんだの表面張力によるチップ位置調整（いわゆる、セルフアライメント性）を向上させる技術を、鋭意研究の末に新たに見出した。
【００５０】
また、ギャップ部Ｇの幅Ｄ（すなわち、外部電極２の端面部２ｂの底面１ｃに対面する頂面１ｄからの距離）に関しては、図１０の表から明らかなように、Ｄ≦３００μｍに設計することで、さらなるセルフアライメント性の向上を図ることができる。
【００５１】
なお、ギャップ部ｇの幅ｄおよびギャップ部Ｇの幅Ｄは、図７に示した絶縁性シート７の厚みや貫通孔８、９のサイズを変更することによって、容易に調整することができる。
【００５２】
上述した実施形態においては、外部電極２が端面１ａ、１ｂおよび底面１ｃの表面上に形成されている態様を示したが、必要に応じて、外部電極２の一部が端面１ａ、１ｂおよび底面１ｃに露出し、他の一部が端面１ａ、１ｂおよび底面１ｃに埋没している態様にしても構わない。
【００５３】
ところで、インダクタ特性のＱ特性（品質特性）を向上する構造としては、図１〜３に示した電極構造のようにコイル１０３の軸（磁束）方向に対向する面、すなわち、チップ側面１０１ａ、１０１ｂに直交し、かつ、底面１０１ｃに直交する面に電極が重ならない、つまり浮遊容量が形成されない電極構造にする必要があり、コイルの磁束と対抗するチップ側面１０１ａ、１０１ｂには外部電極１０２が形成されていないことが好ましい。しかし、上記特許文献１〜３の電極構造（すなわち、図１〜３の電極構造）では、印刷工法や塗布工法によって外部電極が形成されるため、電極ペーストの回り込みが発生してしまい、コイルの軸方向に対して若干の電極（図４に示す符号１０２ｃのような電極）が形成されてしまう。以下では「Ｃ寸法」と称す。
【００５４】
一般的にバレル研磨した積層チップ部品の場合、チップコーナーにＲ部（稜部）が必然的にできてしまうため（図９参照）、電極の回り込みが置きやすい。このＲ部を介して電極ペーストが１００μｍほど回り込んでしまう課題が上記特許文献３の段落００２６に示されている。したがって、浮遊容量が引き起こされＱ低下が少なからず起きてしまう。
【００５５】
そのため、積層チップインダクタにおいては、外部電極の回り込みを確実に無くすことでＣ寸法をゼロとし、Ｑ特性の低下を改善することが好ましい。
【００５６】
そこで、上述した方法により作製した積層チップインダクタと、従来技術の印刷工法によって外部電極を形成した積層チップインダクタのＱ特性の周波数依存性を調べた結果、図１５に示すグラフのような結果が得られた。図１５において、（ａ）は本実施形態に係る積層チップインダクタ１の結果（上記試料Ｎｏ．１の結果）を示しており、Ｃ寸法部の電極回り込みが無く、端面１ａ、１ｂの全域に外部電極が形成されている。一方、（ｂ）は従来技術に係る積層チップインダクタの結果を示しており、Ｃ寸法部への外部電極回り込みが１００μｍ生じている試料とする。
【００５７】
図１５のグラフから、Ｃ寸法部への電極回り込みのある従来技術の積層チップインダクタ（ｂ）のＱ特性と比較して、本実施形態に係る積層チップインダクタ（ａ）のＱ特性が向上していることがわかる。
【符号の説明】
【００５８】
１…積層チップインダクタ、１ａ、１ｂ…端面、１ｃ…底面、１ｄ…頂面、２…外部電極、２ａ…底面部、２ｂ…端面部、Ｇ、ｇ…ギャップ部、Ｄ、ｄ、Ｗ…幅。
【図１】
2012079870.tif 000003
【図２】
2012079870.tif 000004
【図３】
2012079870.tif 000005
【図４】
2012079870.tif 000006
【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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