(57)【要約】      （修正有）【課題】ＭＯＳＦＥＴのオン抵抗がより低い、新規のタイプのＭＯＳＦＥＴを提供する。【解決手段】エピ層２０２の表面に溝が形成され、その溝の底部を開口した窒化層マスクとして基板がエッチングされて、キャビティが形成される。キャビティの壁面に酸化膜３１６Ａ、３１６Ｂが形成された後に、キャビティ内に埋込みソース電極３１２Ａ、３１２Ｂが形成される。この埋込みソース電極３１２Ａ、３１２Ｂ上および溝の壁に沿って酸化膜３１０Ａ、３１８Ａ、が形成され、溝内にゲート３０８Ａ、３０８Ｂが形成される。ボディ領域３２０とソース領域３２２とが形成された後、ゲート３０８Ａ、３０８Ｂ上にＢＰＳＧ膜３２６が形成され、金属膜３２４が形成される。【選択図】図６
2012054591.tif 000002
【特許請求の範囲】
【請求項１】
ＭＯＳＦＥＴを製造する方法であって、
半導体基板の第１の表面で溝を形成し、前記基板は第１の導電型のドーパントを含むことと、
前記第１の表面上にマスク層を被着させ、前記マスク層は溝の壁および床を裏打ちすることと、
前記溝の床に隣接した前記マスク層の一部を除去し、前記マスク層の残存部分を前記溝の側壁に付着したままにしておくことと、
前記基板にキャビティを形成するために、前記マスク層の残存部分が前記溝の側壁に付着したまま、前記溝の前記底部を通って前記基板をエッチングすることと、
第１の誘電体層を前記キャビティに形成するために、前記マスク層の前記残存部分が前記溝の側壁に付着したまま、前記基板を加熱することと、
前記マスク層の前記残存部分を除去することと、
前記キャビティに導電材料の第１の膜を導入し、前記第１の誘電体層によって前記導電材料の第１の膜が前記基板から電気的に絶縁されることと、
前記導電材料の露出表面に第２の誘電体層を形成し、前記溝の壁に沿ってゲート誘電体層を形成するように、前記基板を加熱することと、
前記溝に導電材料の第２の膜を導入することと、
前記基板の前記第１の導電型ボディ領域の反対側に第２の導電型ボディ領域を形成し、前記ボディ領域は前記ゲート誘電体層に当接することと、
前記ゲート酸化膜に当接し、前記ボディ領域を有する接合部を形成する前記第１の導電型ソース領域を形成することと、
前記溝の前記導電材料の前記第２の膜を第３の誘電体層で覆うことと、
前記基板上に金属膜を被着させ、前記金属膜は前記ソース領域と電気的に接触していることと、
導電材料の前記第１の膜および前記ソース領域の間を電気的に接続することと、
を含む、ＭＯＳＦＥＴを製造する方法。
【請求項２】
前記溝を形成することが、前記基板をエッチングすることを含むことを特徴とする、請求項１に記載の方法。
【請求項３】
前記マスキング膜を被着させることが、窒化シリコンを被着させることを含むことを特徴とする、請求項１に記載の方法。
【請求項４】
前記マスキング膜の一部を除去することが、反応イオンエッチング処理を用いることを含むことを特徴とする、請求項１に記載の方法。
【請求項５】
前記第１の誘電体層が、二酸化シリコンを含むことを特徴とする、請求項１に記載の方法。
【請求項６】
前記キャビティに導電材料の前記第１の膜を導入することが、ドープされたポリシリコンを被着させることを含むことを特徴とする、請求項１に記載の方法。
【請求項７】
前記溝に導電材料の前記第２の膜を導入することが、ドープされたポリシリコンを被着させることを含むことを特徴とする、請求項１に記載の方法。
【請求項８】
ＭＯＳＦＥＴを製造する方法であって、
半導体基板の第１の表面で溝を形成し、前記基板は第１の導電型のドーパントを含むことと、
前記溝の壁および底部に第１の誘電体層を形成することと、
前記溝の上部の壁に前記第１の誘電体層の露出部分を残して、前記溝の下部に導電材料の第１の膜を被着させ、導電材料の前記第１の膜が前記第１の誘電体層によって前記基板から電気的に絶縁されることと、
前記第１の誘電体層の前記露出部分および、導電材料の前記第１の膜の上部に側方に隣接する一部の前記第１の誘電体層を除去し、それによって、前記第１の導電型膜の側面の部分を露出させることと、
前記溝の前記上部の壁および前記第１の導電型膜の側面の前記露出部分に、第２の誘電体層を形成することと、
第２の導電型膜を前記溝の前記上部に被着させ、前記第１および第２の導電型膜が垂直に重なり合うことと、
前記基板内の前記第１の導電型の反対側に第２の導電型のボディ領域を形成し、前記ボディ領域は、第２の誘電体層と当接することと、
前記第２の誘電体層に当接し、前記ボディ領域との接合部を形成する前記第１の導電型のソース領域を形成することと、
前記第２の導電型膜を第３の誘電体層で覆うことと、
前記基板の上に金属膜を被着させ、前記金属膜が前記ソース領域と電気的に接触していることと、
前記第１の導電型膜および前記ソース領域の間を電気的に接続することと、
を含む、ＭＯＳＦＥＴを製造する方法。
【請求項９】
前記溝を形成することが、前記基板をエッチングすることを含むことを特徴とする、請求項８に記載の方法。
【請求項１０】
前記第１の誘電体層が、二酸化シリコンを含むことを特徴とする、請求項８に記載の方法。
【請求項１１】
導電材料の前記第１の膜を前記溝の前記下部に被着させることが、ドープされたポリシリコンを被着させることを含むことを特徴とする、請求項８に記載の方法。
【請求項１２】
前記第２の導電型膜を前記溝に被着させることが、ドープされたポリシリコンを被着させることを含むことを特徴とする、請求項８に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
発明の分野
本発明は、トレンチに形成されるゲート電極を含む半導体デバイスに関し、特に、トレンチゲート酸化金属シリコン電界効果トランジスタ（ＭＯＳＦＥＴ）およびダイオードに関する。
【背景技術】
【０００２】
発明の背景
パワーＭＯＳＦＥＴは、ノートブック型コンピュータおよび他の携帯式電子装置の好適なスイッチ素子であり、パワーＭＯＳＦＥＴはまた、自動車産業において電流を切替えるために広く使用されている。ＭＯＳＦＥＴの一般的な形において、ゲート電極がチップの表面から下方へ延びる溝に形成され、チップの一方の表面上にあるソース領域とチップの他方の表面上にあるドレイン領域との間を、主に垂直方向に電流が流れる。ソース領域は、一般に、チップの上面に示され、ドレイン領域がチップの底面に示される。但し、この配位は任意のものである。溝が誘電体層（一般に二酸化シリコン）で裏打ちされ、チャネルが溝の壁に隣接したボディ領域に形成される。ゲートが適切にバイアスされる（エンハンスメント型Ｎチャネル素子において正であり、エンハンスメント型Ｐチャンネル素子において負である）場合、チャネルが反転し、ソースおよびドレイン間を電流が流れるようになる。デプレッション型素子において、ゲートの適切なバイアス（デプレッション型Ｎチャネル素子において負であり、デプレッション型Ｐチャンネル素子において正である）によって、ＭＯＳＦＥＴが通常オンの状態およびオフの状態になる。
【０００３】
パワーＭＯＳＦＥＴの２つの重要な性能基準は、そのオン抵抗（Ｒｄｓｏｎ）、および、そのアバランシェ降伏電圧ＶＢである。Ｒｄｓｏｎは、ＭＯＳＦＥＴがオン状態にある場合のＭＯＳＦＥＴを通る抵抗の尺度であり、ＶＢは、ＭＯＳＦＥＴが逆電圧をふさぐ能力の尺度である。別の重要な性能基準は、ゲートおよびドレイン間のキャパシタンス（Ｃｇｄ）であり、電流を急速に切替え高周波で作動するＭＯＳＦＥＴの能力を決定付けるものである。通常のトレンチゲートＭＯＳＦＥＴにおいて、ゲートからドレインのキャパシタンスが溝の底部のゲート酸化膜にわたって測定され、ゲート電極をドレインから分離する。
【０００４】
素子のボディおよびドレイン間の「ドリフト領域」を備えることによって、降伏電圧ＶＢが増加することが知られている。このドリフト領域は、ドレインと同じ導電型の比較的低密度にドープされた領域である。素子にドリフト領域が含まれることによって、ＶＢを改良させると共に、Ｒｄｓｏｎを増加させる。それは、ドリフト領域が、ＭＯＳＦＥＴがオン状態にある場合に電流が移動しなければならない比較的低密度にドープされた領域であるからである。
【０００５】
Ｃｇｄを減少させる様々な技術が提案されている。Ｂｌａｎｃｈａｒｄによる米国特許第４，９１４，０５８号において示されている１つの提案は、溝の底部のゲート酸化膜の厚さを増大することである。この技術を、図１の横断面図において示されるＭＯＳＦＥＴ１０によって例示する。ＭＯＳＦＥＴ１０が、Ｎ＋基板１００上で成長するエピタキシャル（エピ）層１０２に形成される。溝１０４がエピ層１０２を通ってＮ＋基板１００内に延びる。ＭＯＳＦＥＴ１０がＮチャネル素子であるので、エピ層１０２は、通常リン等のＮ型不純物によってドープされる。エピ層１０２はまた、Ｎ＋ソース領域１０６およびＰボディ１０８を含み、両方ともが金属膜１１５によって接触している。エピ層１０２のバックグランドのＮ型ドープが、Ｎ−ドリフト領域１１０において見られる。Ｎ＋基板１００およびＮ−ドリフト領域１１０が、ＭＯＳＦＥＴ１０のドレインを表す。
【０００６】
溝１０４の側壁がゲート酸化膜１１２によって覆われ、溝１０４がゲート電極１１４で充填される。ゲート電極１１４は一般に、導通するように高濃度にドープされた多結晶シリコン（ポリシリコン）でできている。溝１０４の底部には厚い酸化膜１１６があり、ポリシリコンゲート１１４およびドレイン（Ｎ＋基板１００およびＮ−ドリフト領域１１０）の間のキャパシタンスを減少させる役目をする。Ｎ＋基板１００からＰボディ１０８の方向に徐々に減少する段階的なドーピング濃度をＮ−ドリフト領域１００に与えることによって、ＭＯＳＦＥＴ１０のＲｄｓｏｎをいくぶん減少することは可能であるが、しかし、それでもなお、Ｒｄｓｏｎは、所定の降伏電圧ＢＶのための最小Ｒｄｓｏｎであるシリコン限界値より下回らない。シリコン限界値を、等式Ｒｄｓｏｎ＝５．９３×１０−９＊ＢＶ２．５によって定義する。
【０００７】
２段階エッチング処理が、この素子を製造するために記載されていた。最初に、ゲート溝マスクを用いて所望の幅および深さの溝を形成した。薄いゲート酸化物が溝１０４の壁および床の上で成長し、窒化層がゲート酸化膜の上で被着した。方向性エッチング処理（たとえば、反応性イオンエッチング（ＲＩＥ））を使用して、窒化物およびゲート酸化膜を溝の床から除去し、第２の溝が溝の床を通ってエッチングされ、Ｎ＋基板１００に達した。厚い酸化膜１１６が第２の溝に形成された。他の処理ステップが、トレンチＭＯＳＦＥＴの製造において慣習的に使用される処理ステップに類似していた。
【０００８】
Ｂａｌｉｇａによる米国特許第５，６３７，８９８号には、厚い底部の酸化物を発生させる単一のトレンチエッチングおよび酸化を使用する処理が記載されている。その後、ポリシリコンが被着しエッチングされ、凹形の多結晶シリコン層が溝の底部に残る。ついで、側壁の酸化物がエッチングで除去され、新規のゲート酸化膜が成長し、凹形の多結晶シリコン層の上に形成された酸化膜を除去する選択的なＲＩＥ処理が続く。ついでポリシリコンを被着し、Ｂｌａｎｃｈａｒｄによる上述の２段階エッチング処理によって実現される所望の−薄ゲート酸化膜を形成する。Ｂａｌｉｇａもまた、オン抵抗を減少させるためにドリフト領域の段階的なドーピングプロフィールを使用している。
【０００９】
Ｂａｌｉｇａによる米国特許第５，９９８，８３３号には、トレンチＭＯＳＦＥＴの別のタイプが教示されている。そのトレンチは、ソース領域およびベース領域とほぼ整合する上部のゲート電極と、ドリフト領域とほぼ整合する下方のソース電極とを含む。再び、ドリフト領域がドレイン領域からシリコンの表面への方向に線形に徐々に変化して減少する。しかしながら、上部のゲート電極の底部は、Ｐ−ベース領域およびＮ−ドリフト領域間の接合部によって整合される。このことにより必要となるのは、より低いソース電極を形成するために被着したポリシリコン膜をエッチングし、上側および下側の電極を分離する酸化膜を高精度に形成することの両方である。もしも、たとえば、より低いソースが十分に深くエッチングされず、あるいは、上側および下側の電極を分離する酸化膜があまりにも厚く成長する場合には、ゲート電極の底部は、ベース領域およびドリフト領域間の接合部よりも上に配置されることとなる。その結果、上部のゲート電極がチャネル全体を反転せず素子が動作しないこととなる。Ｂａｌｉｇａによる米国特許第６，３８８，２８６号には、類似した問題のあるトレンチ構造が記載されている。
【００１０】
近年では、Ｘ．Ｙａｎｇらによる論文（「Ｔｕｎａｂｌｅ  Ｏｘｉｄｅ−Ｂｙｐａｓｓｅｄ  Ｔｒｅｎｃｈ  Ｇａｔｅ  ＭＯＳＦＥＴ：Ｂｒｅａｋｉｎｇ  ｔｈｅ  Ｉｄｅａｌ  Ｓｕｐｅｒｊｕｎｃｔｉｏｎ  ＭＯＳＦＥＴ  Ｐｅｒｆｏｒｍａｎｃｅ  Ｌｉｎｅ  ａｔ  Ｅｑｕａｌ  Ｃｏｌｕｍｎ  Ｗｉｄｔｈ」，ＩＥＥＥ  Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅ  Ｌｅｔｔｅｒｓ，  Ｖｏｌ．２４，  Ｎｏ．１１，  ｐｐ．７０４−７０６，２００３）には、極めて低いＲｄｓｏｎのトレンチ酸化物バイパス構造が記載されている。Ｙ．Ｃ．Ｌｉａｎｇらによってあらかじめ提案されている概念（「Ｔｕｎａｂｌｅｏｘｉｄｅ−ｂｙｐａｓｓｅｄ  ＶＤＭＯＳ（ＯＢＶＤＭＯＳ）：Ｂｒｅａｋｉｎｇ  ｔｈｅ  ｓｉｌｉｃｏｎ  ｌｉｍｉｔ  ｆｏｒ  ｔｈｅ  ｓｅｃｏｎｄ  ｇｅｎｅｒａｔｉｏｎ」会報ＩＥＥＥ／ＩＳＰＳＤ、ｐｐ．２０１−２０４，２００２）を活用する。この論文は、定格が７９ＶのＴＯＢ−ＵＭＯＳ素子の良好な製造を報告したものである。この素子は、報告によれば、３．５μｍの等しい列幅の理想的な超接合ＭＯＳＦＥＴ性能ラインを打破し、場合によっては、理想的なシリコン限界値も同様に打破した。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】米国特許第４，９１４，０５８号
【特許文献２】米国特許第５，６３７，８９８号
【特許文献３】米国特許第５，９９８，８３３号
【特許文献４】米国特許第６，３８８，２８６号
【非特許文献】
【００１２】
【非特許文献１】Ｘ．Ｙａｎｇら「Ｔｕｎａｂｌｅ  Ｏｘｉｄｅ−Ｂｙｐａｓｓｅｄ  Ｔｒｅｎｃｈ  Ｇａｔｅ  ＭＯＳＦＥＴ：Ｂｒｅａｋｉｎｇ  ｔｈｅ  Ｉｄｅａｌ  Ｓｕｐｅｒｊｕｎｃｔｉｏｎ  ＭＯＳＦＥＴ  Ｐｅｒｆｏｒｍａｎｃｅ  Ｌｉｎｅ  ａｔ  Ｅｑｕａｌ  Ｃｏｌｕｍｎ  Ｗｉｄｔｈ」，ＩＥＥＥ  Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅ  Ｌｅｔｔｅｒｓ，  Ｖｏｌ．２４，  Ｎｏ．１１，  ｐｐ．７０４−７０６，２００３
【非特許文献２】Ｙ．Ｃ．Ｌｉａｎｇら「Ｔｕｎａｂｌｅｏｘｉｄｅ−ｂｙｐａｓｓｅｄ  ＶＤＭＯＳ（ＯＢＶＤＭＯＳ）：Ｂｒｅａｋｉｎｇ  ｔｈｅ  ｓｉｌｉｃｏｎ  ｌｉｍｉｔ  ｆｏｒ  ｔｈｅ  ｓｅｃｏｎｄ  ｇｅｎｅｒａｔｉｏｎ」会報ＩＥＥＥ／ＩＳＰＳＤ、ｐｐ．２０１−２０４，２００２
【発明の概要】
【発明が解決しようとする課題】
【００１３】
それでもなお、従来のＭＯＳＦＥＴ構造にならって得ることのできるものよりもＭＯＳＦＥＴのオン抵抗がより低い、新規のタイプのＭＯＳＦＥＴが必要であるのは明らかである。
【課題を解決するための手段】
【００１４】
発明の概要
本発明のトレンチＭＯＳＦＥＴにおいて、溝には、ゲート電極を含む上部と、埋込みソース電極を含む下部とがある。このゲート電極は、通常は酸化膜であるゲート誘電体層によって、ボディ領域から絶縁される。埋込みソース電極が第２の誘電体層によってドリフト領域から絶縁され、第３の誘電体層によってゲート電極から絶縁されが、この誘電体層は通常は両方ともに酸化膜である。埋込みソース電極およびゲート電極の間を垂直に重ね合わせ、ボディ領域が拡散するときの誤差のマージンを設ける。
【００１５】
埋込みソース電極がソース領域に電気的に接続される。その結果、ＭＯＳＦＥＴが逆バイアス状態の場合、ソース電極は、通常の電流方向に対して横方向にドリフト領域を減少させる。通常、類似したトレンチはドリフト領域の反対側にあるので、ドリフト領域が両側から減少する。このことによって、ドリフト領域のドーピング濃度が、ドレインおよびソース間の逆電流を遮断するのに別に必要となるドーピング濃度よりも高くなる。それゆえに、素子がオン状態の場合には、ドリフト領域の抵抗率ははるかに小さい。
【００１６】
さらに、埋込みソース電極がドレインからゲートを分離し、それによって、ゲートからドレインのキャパシタンスを減少させ、ＭＯＳＦＥＴが高周波で動作可能となる。
【００１７】
この構造がＸ．Ｙａｎｇらによって提案される前掲の構造と異なるのは、メサの幅に関する制限を受けない点である。ここで提案する構造において、ユニットセルはトレンチＭＯＳＦＥＴおよび厚い酸化物埋込みソース要素の合計である。埋込みソースの上にトレンチＭＯＳＦＥＴを構成するので、この構造はより効果的にシリコンを使用する。
【００１８】
本発明の別の態様では、ＭＯＳＦＥＴは、以下を含む処理によって製造される。すなわち、
半導体基板の第１の表面で溝を形成し、基板は第１の導電型のドーパントを含むこと；
第１の表面上にマスク層を被着し、マスク層は溝の壁および床を裏打ちすること；
溝の床に隣接したマスク層の一部を除去し、マスク層の残存部分を溝の側壁に付着したままにしておくこと；
基板にキャビティを形成するために、マスク層の残存部分を溝の側壁に付着したまま、溝の底部を通って基板をエッチングすること；
第１の誘電体層をキャビティに形成するために、マスク層の残存部分を溝の側壁に付着したまま、基板を加熱すること；
マスク層の残存部分を除去すること；
キャビティに導電材料を導入し、第１の誘電体層によって導電材料が上記基板から分離されていること；
導電材料の露出表面に第２の誘電体層を形成し、溝の壁に沿ってゲート誘電体層を形成するように、基板を加熱すること；
溝に導電材料を導入すること；
基板の第１の導電型ボディ領域の反対側に第２の導電型ボディ領域を形成し、ボディ領域はゲート誘電体層に当接すること；
ゲート酸化膜に当接し、ボディ領域を有する接合部を形成する第１の導電型ソース領域を形成すること；
溝の導電材料を第３の誘電体層で覆うこと；
基板上に金属膜を被着させ、金属膜はソース領域と電気的に接触していること。
【００１９】
素子は環状のメサおよび溝のパターンに構築されるのが好ましい。ダイの中央領域から外へ延びるゲート金属脚部の配列によって、ゲート電極に接触することが可能である。残りの溝より周辺溝を深くして、ソース金属膜に周辺溝を接触することによって、そのダイは「自己終端」することが可能である。
【図面の簡単な説明】
【００２０】
【図１】ゲートからドレインのキャパシタンスを減少させるための既知の技術を示すＭＯＳＦＥＴの横断面図である。
【図２】本発明によるＭＯＳＦＥＴの横断面図である。
【図３】素子がオフ状態の場合に発生する空乏領域の拡張を示す、図２のＭＯＳＦＥＴの概略図である。
【図４Ａ】図２に示すＭＯＳＦＥＴを製造するのに使用可能な処理のステップを示す。
【図４Ｂ】図２に示すＭＯＳＦＥＴを製造するのに使用可能な処理のステップを示す。
【図４Ｃ】図２に示すＭＯＳＦＥＴを製造するのに使用可能な処理のステップを示す。
【図４Ｄ】図２に示すＭＯＳＦＥＴを製造するのに使用可能な処理のステップを示す。
【図４Ｅ】図２に示すＭＯＳＦＥＴを製造するのに使用可能な処理のステップを示す。
【図４Ｆ】図２に示すＭＯＳＦＥＴを製造するのに使用可能な処理のステップを示す。
【図４Ｇ】図２に示すＭＯＳＦＥＴを製造するのに使用可能な処理のステップを示す。
【図４Ｈ】図２に示すＭＯＳＦＥＴを製造するのに使用可能な処理のステップを示す。
【図４Ｉ】図２に示すＭＯＳＦＥＴを製造するのに使用可能な処理のステップを示す。
【図４Ｊ】図２に示すＭＯＳＦＥＴを製造するのに使用可能な処理のステップを示す。
【図４Ｋ】図２に示すＭＯＳＦＥＴを製造するのに使用可能な処理のステップを示す。
【図４Ｌ】図２に示すＭＯＳＦＥＴを製造するのに使用可能な処理のステップを示す。
【図５Ａ】図２に示すＭＯＳＦＥＴの埋込みソース電極およびソース領域間を接合するための処理のステップを示す。
【図５Ｂ】図２に示すＭＯＳＦＥＴの埋込みソース電極およびソース領域間を接合するための処理のステップを示す。
【図５Ｃ】図２に示すＭＯＳＦＥＴの埋込みソース電極およびソース領域間を接合するための処理のステップを示す。
【図５Ｄ】図２に示すＭＯＳＦＥＴの埋込みソース電極およびソース領域間を接合するための処理のステップを示す。
【図５Ｅ】図２に示すＭＯＳＦＥＴの埋込みソース電極およびソース領域間を接合するための処理のステップを示す。
【図５Ｆ】図２に示すＭＯＳＦＥＴの埋込みソース電極およびソース領域間を接合するための処理のステップを示す。
【図５Ｇ】図２に示すＭＯＳＦＥＴの埋込みソース電極およびソース領域間を接合するための処理のステップを示す。
【図６】本発明による代替のＭＯＳＦＥＴの横断面図である。
【図７Ａ】図６に示すＭＯＳＦＥＴを製造するのに使用可能な処理のステップを示す。
【図７Ｂ】図６に示すＭＯＳＦＥＴを製造するのに使用可能な処理のステップを示す。
【図７Ｃ】図６に示すＭＯＳＦＥＴを製造するのに使用可能な処理のステップを示す。
【図７Ｄ】図６に示すＭＯＳＦＥＴを製造するのに使用可能な処理のステップを示す。
【図７Ｅ】図６に示すＭＯＳＦＥＴを製造するのに使用可能な処理のステップを示す。
【図７Ｆ】図６に示すＭＯＳＦＥＴを製造するのに使用可能な処理のステップを示す。
【図７Ｇ】図６に示すＭＯＳＦＥＴを製造するのに使用可能な処理のステップを示す。
【図７Ｈ】図６に示すＭＯＳＦＥＴを製造するのに使用可能な処理のステップを示す。
【図８】コンピューターシミュレーションによって作り出されたグラフであり、メサの幅の関数としての、本発明によるＭＯＳＦＥＴの特定のオン抵抗の変化および降伏電圧を示すものである。
【図９Ａ】本発明による溝の環状配置の上にあるソース金属膜およびゲート金属膜の形成を示す。
【図９Ｂ】本発明による溝の環状配置の上にあるソース金属膜およびゲート金属膜の形成を示す。
【図９Ｃ】本発明による溝の環状配置の上にあるソース金属膜およびゲート金属膜の形成を示す。
【図９Ｄ】本発明による溝の環状配置の上にあるソース金属膜およびゲート金属膜の形成を示す。
【図９Ｅ】本発明による溝の環状配置の上にあるソース金属膜およびゲート金属膜の形成を示す。
【図１０】図９Ｃに示す切断線１０−１０における横断面図を示す。
【図１１Ａ】本発明による溝の代替の環状配置を示す。
【図１１Ｂ】本発明による溝の代替の環状配置を示す。
【図１１Ｃ】本発明による溝の代替の環状配置を示す。
【図１２】コンピューターシミュレーションによって作り出されるグラフであり、環状レイアウトの溝の角部の曲率半径の関数としての、素子の降伏電圧の変化を示すものである。
【図１３Ａ】図９Ａから図９Ｅに示す環状配置に類似するが、素子を「自己終端」する役目をするより深い周辺溝を備えた溝の環状配置を示す。
【図１３Ｂ】図９Ａから図９Ｅに示す環状配置に類似するが、素子を「自己終端」する役目をするより深い周辺溝を備えた溝の環状配置を示す。
【図１４】本発明によるＭＯＳＦＥＴの別の実施形態の横断面図である。
【図１５】図１４のＭＯＳＦＥＴを含むレイアウトの上面図である。
【図１６Ａ】図１４のＭＯＳＦＥＴを製造するための処理を示す。
【図１６Ｂ】図１４のＭＯＳＦＥＴを製造するための処理を示す。
【図１６Ｃ】図１４のＭＯＳＦＥＴを製造するための処理を示す。
【図１６Ｄ】図１４のＭＯＳＦＥＴを製造するための処理を示す。
【発明を実施するための形態】
【００２１】
発明の説明
図２は、本発明によるＮチャネルＭＯＳＦＥＴ２０の横断面図を示す。ＭＯＳＦＥＴ２０は、Ｎ＋基板２００上で成長するエピタキシャル（エピ）層２０２に形成される。溝２０４Ａおよび２０４Ｂがエピ層２０２に形成される。溝２０４Ａおよび２０４Ｂがメサ２０６によって分離される。図２には２つの溝のみを示すが、図２に示す溝およびメサは、一般に、実際の素子における溝およびメサの総数のうちのわずかを表すものであり、その総数は１００万を数え得ることが、当業者によって理解されよう。溝およびメサは、エピ層２０２の表面上に様々な幾何学模様に配置可能である。これらのパターンで最も一般的であるものには、メサは六角形、正方形または縦方向のストライプのものがあり、均一の幅および深さの溝によって分離される。溝２０４Ａおよび２０４Ｂは同一であるので、単に溝２０４Ａを詳細に記載することとする。溝２０４Ｂの構造は溝２０４Ａの構造と同一であり、類似する付番の構成要素は同一のものであることが理解されよう。
【００２２】
溝２０４Ａの上部は、ゲート酸化膜２１０Ａによってメサ２０６から分離されたポリシリコンゲート２０８Ａを含み、溝２０４Ａの上部の側壁を裏打ちする。溝２０４Ａの下部は埋込みソース電極２１２Ａを含み、厚い酸化膜２１６ＡによってＮ−ドリフト領域２１４から、薄い酸化膜２１８Ａによってゲート２０８Ａから、電気的に絶縁される。後述するように、埋込みソース電極２１２Ａは、Ｎ＋ソース領域２２２およびＰ−ボディ領域２２０に、図２の平面外の３次元に電気的に接続される。この実施形態において、埋込みソース電極２１２Ａは、ドープされたポリシリコンから形成される。厚い酸化膜２１６Ａは、溝２０４Ａの側壁および下部の底部を裏打ちする。
【００２３】
メサ２０６の上部は、Ｐ−ボディ領域２２０およびＮ＋ソース領域２２２を含む。Ｐ−ボディ領域２２０の下方の接合部は、Ｎ−ドリフト領域２１４に当接する。ＭＯＳＦＥＴ２０のドレインは、Ｎ＋基板２００およびＮ−ドリフト領域２１４を含む。
【００２４】
ソース金属膜２２４がエピ層２０２の上にあり、Ｎ＋ソース領域２２２およびＰ−ボディ領域２２０と接触する。Ｐ＋領域２２８は、金属膜２２４およびＰ−ボディ領域２２０の間にオーム接点を設ける。ボロン・リン・シリケート・ガラス（ＢＰＳＧ）膜２２６によって、ゲート２０８Ａがソース金属膜２２４から絶縁される。
【００２５】
ゲート酸化膜２１０Ａは、ＭＯＳＦＥＴ２０に所望の閾値電圧Ｖｔｈを与えるよう選択される厚さを有する。厚い酸化膜２１６Ａは、破裂または損傷せずにドレインからソースの最大の降伏電圧に耐えることが可能な厚さを有する。
【００２６】
埋込みソース電極２１２Ａおよび２１２ＢがＮ＋ソース領域２２２に結合するので、ＭＯＳＦＥＴ２０がオフ状態の場合に、ソースからドレインの全電圧が厚い酸化膜２１６Ａ全体に見られる。ドレインからソースの電圧が最大に達するとＮ−ドリフト領域２１４が完全に減少するように、Ｎ−ドリフト領域２１４のドーピング濃度が選択される。このことをＮ−ドリフト領域２１４の詳細図である図３に示す。ここでは、Ｎ＋基板（ドレイン）は正の電圧Ｖにバイアスされるように概略的に示され、Ｎ＋ソース領域２２２と埋込みソース電極２１２Ａおよび２１２Ａとはアース接続されるように概略的に示されている。上記のように、空乏領域２３０Ａおよび２３０ＢがＮ−ドリフト領域２１４の中央で接触するまで、空乏領域２３０Ａおよび２３０Ｂは、Ｎ−ドリフト領域２１４の両側にある厚い酸化膜２１６Ａおよび２１６Ｂから内部へ側方に広がる。
【００２７】
空乏領域２３０Ａおよび２３０Ｂがこのように形成されることによって、Ｎ−ドリフト領域２１４のドーピング濃度が別の方法よりも高くなることが可能となり、それによって、ＭＯＳＦＥＴ２０のＲｄｓｏｎが減少する。
【００２８】
ＭＥＤＩＣＩおよびＳＵＰＲＥＭ−４のように広く利用可能なプログラムを使用するコンピューターシミュレーションによって示されるのは、メサ幅およびドーピングを適切に選択することによって、Ｒｄｓｏｎを従来のシリコン溝ＭＯＳＦＥＴにおいて得ることのできる数値より低くすることが可能となることである。図８は、メサ幅の関数としての特定のオン抵抗および降伏電圧の変化を示す、３×１０１６ｃｍ−３程度のドーピング濃度を有する素子のための、コンピュータが作り出したグラフである。メサ幅はゼロから３μｍまで変動した。約１．５のμｍのメサ幅では、特定のオン抵抗（Ｒｄｓｏｎ）が３６ｍｏｈｍ−ｍｍ２未満の最小値に達し、降伏電圧ＢＶは、最大値の約９５Ｖに達する。これは、上記のＸ．Ｙａｎｇらの論文において示されている６５ｍｏｈｍ−ｍｍ２の理想的なシリコン限界値と比較することが可能である。
【００２９】
この構造によって、従来の溝の構造で得ることのできる数値より低いＲｄｓｏｎ値が生じることとなる。これが、発明の名称であるスーパートレンチＭＯＳＦＥＴを案出した理由である。当業者は、デバイスパラメータを最大限に利用することによってより良好な結果を得ることができるのを理解することとなる。また、この構造は、任意の特定の電圧の範囲に制限されるものではない。
【００３０】
下記の表１に、６０Ｖから２５０Ｖの範囲の降伏電圧を得るために使用可能なパラメータをいくつか示す。そのパラメータは、いくぶん（たとえば±２０％）変動可能であり、さらに、満足のいくような結果を得ることが可能である。
【００３１】
【表１】
2012054591.tif 000003
【００３２】
埋込みソース電極２１２Ａはまた、ドレイン（Ｎ＋基板２００およびＮ−ドリフト領域２１４）からゲートを２０８Ａおよび２０８Ｂを遮蔽し、それによって、ゲートからドレインのキャパシタンスをゼロの近くまで減少させることに注意することが重要である。ゲート２０８Ａおよび埋込みソース電極２１２Ａ間の、ゲートからソースの所望のキャパシタンスを考慮して、酸化膜２１８Ａおよび２１８Ｂの厚さが選択される。ゲートからソースのキャパシタンスはＷｐ＊Ｗ＊εｏｘ／ｔｏｘに等しい。ここで、Ｗｐはゲート２０８Ａの周長であり、そして、Ｗは、ゲート２０８Ａの幅である。酸化物の厚さが増大することによって、ゲートからソースのキャパシタンスが減少することとなる。
【００３３】
図４Ａから図４Ｌは、ＭＯＳＦＥＴ２０を製造するのに使用可能な処理のいくつかのステップを示す。図４Ａに示すように、Ｎ−エピタキシャル（エピ）層２０２を基板２００上で成長させることによって、この処理が始まる。８０Ｖの降伏電圧を有する素子のために、１ｍｏｈｍ−ｃｍから３ｍｏｈｍ−ｃｍの範囲の抵抗率まで、基板２００がＮ型不純物で高濃度にドープされ、２．５×１０１６ｃｍ−３から３．５×１０１６ｃｍ−３の範囲、好ましくは約３×１０１６ｃｍ−３のドーピング濃度まで、エピ層２０２がＮ型不純物（たとえばリン）でドープされる。
【００３４】
次に、図４Ｂに示すように、パッド酸化膜２４０がＮ−エピ層２０２の面で熱成長する。たとえば８０Ｖのブレークダウン素子として、酸化膜２４０が５０００Åの厚さを有することが可能であり、厚い酸化物で支えられた最大電界は、酸化物ブレークダウン領域の最大電界よりも低い。
【００３５】
図４Ｃに示すように、フォトレジストマスク層２４２が酸化膜２４０上に形成され、フォトリソグラフィ技法により溝が位置することになっている開口部でマスク層２４２がパターニングされる。
【００３６】
図４Ｄに示すように、ついで、酸化膜２４０がマスク層２４２の開口部を通ってエッチングされ、エピ層２０２の上面を露出する開口部を形成する。マスク層２４２は、それから除去されることができる。
【００３７】
図４Ｅに示すように、好ましくは反応イオンエッチング（ＲＩＥ）処理を使用して、酸化膜２４０の開口部を通ってエピ層２０２を方向性エッチングすることによって、溝２０４Ａおよび２０４Ｂが形成される。示される実施形態において、溝２０４Ａおよび２０４Ｂはエピ層２０２内に延びるが、Ｎ＋基板２００まで完全には延びない。それから、緩衝性酸化物ウェットエッチングを使用して、パッド酸化物層２４０が除去される。
【００３８】
図４Ｆに示すように、たとえば、エピ層２０２を１１００℃まで４０分間加熱することによって、第２の厚いシリコン酸化膜２４６がＮ−エピ層２０２の上面で熱成長する。たとえば、酸化膜２４６は５０００Åの厚さとなることが可能である。示されるように、酸化膜２４６は、溝２０４Ａおよび２０４Ｂの輪郭に一致する。
【００３９】
図４Ｇに示すように、導電型ポリシリコン膜２４８が構造体の上面に被着し、溝２０４Ａおよび２０４Ｂを充填し、酸化膜２４６の表面全体からあふれ出る。ポリシリコン膜２４８は、リン等のＮ型不純物で＿１０２１ｃｍ−３の濃度までドープされることが可能である。
【００４０】
図４Ｈに示すように、ポリシリコン膜２４８の表面が溝２０４Ａおよび２０４Ｂ内に位置するまで、ポリシリコン膜２４８がエッチバックされ、それによって、溝２０４Ａおよび２０４Ｂにそれぞれ埋込みソース電極２１２Ａおよび２１２Ｂを形成する。埋込みソース電極２１２Ａおよび２１２Ｂは、酸化膜２４６によってエピ層２０２から電気的に絶縁される。このことは、酸化膜２４６を著しく攻撃しない処理を使用して実行される。ポリシリコンは二酸化シリコンよりも急速にエッチングし、二酸化シリコン層２４６が十分に厚く作られるので、ポリシリコン膜２１２Ａおよび２１２Ｂが溝の内部でエッチングされる場合、表面に残る酸化物の残りの層が存在する。後述する理由のために、埋込みシリコン電極２１２Ａおよび２１２Ｂと接触するよう、このエッチング処理は２段階で行われるのが好ましく、ポリシリコン膜２４８の表面はエッチングの第１の段階の後のエピ層２０２の表面の高さとほぼ同じである。ポリシリコン膜２４８は、ついで、ポリシリコン膜２４８の表面が最終位置に達するまで再びエッチングされる（埋込みソース電極が接触されることになっている位置を除く）。埋込みソース電極の表面の最終位置は設計の問題であるが、一実施形態において、この最終位置は、溝２０４Ａおよび２０４Ｂの深さの約６分の１に相当する位置にある。
【００４１】
図４Ｉに示すように、エピ層２０２の上面とポリシリコン膜２４８の上の溝２０４Ａおよび２０４Ｂの側壁から完全に除去されるまで、酸化膜２４６がエッチングされ、厚い酸化膜２１６Ａおよび２１６Ｂがそれぞれ溝２０４Ａおよび２０４Ｂの下部に残る。酸化膜２４６のエッチングが完了したときに、酸化膜２１６Ａおよび２１６Ｂの表面が、埋込みソース電極２１２Ａおよび２１２Ｂの上面よりわずかに下に位置する（たとえば２０００Å）のが好ましい。後述するように、このことによって、埋込みソース電極２１２Ａおよび２１２Ｂとポリシリコンゲート２０８Ａおよび２０８Ｂとの間を垂直に重ね合わせる。次に、犠牲酸化膜（図示せず）が溝２０４Ａおよび２０４Ｂの側壁上で成長し、溝２０４Ａおよび２０４Ｂの側壁から除去されることが可能であり、前のＲＩＥ処理に起因する任意の結晶の損傷が修復する。その後、図４Ｊに示すように、構造体がアニールされ、露出したシリコンおよびポリシリコンの表面上に酸化膜を形成する。このことによって、ゲート酸化膜２１０Ａおよび２１０Ｂが溝２０４Ａおよび２０４Ｂの上部の側壁に発生し、酸化膜２１８Ａおよび２１８Ｂが埋込みソース電極２１２Ａおよび２１２Ｂの上面に発生する。さらに、酸化膜２５４は、エピ層２０２の上面に形成される。
【００４２】
酸化膜２４６（図４Ｉ）に使用するエッチング剤が高選択性であっても、図４Ｉの一点鎖線で示すような、埋込みソース電極２１２Ａおよび２１２Ｂの上面の凹部を形成するように、それでもなおわずかに埋込みソース電極２１２Ａおよび２１２Ｂを変形させることができる。これらの凹部によって、埋込みソース電極２１２Ａおよび２１２Ｂの上面で、酸化膜２１８Ａおよび２１８Ｂが均等に成長するのが困難となり得る。たとえば１０５０℃で約１０秒間、図４１に示す構造体を水素雰囲気中でアニールすることによって、この問題を回避することが可能である。アニールすることによって、埋込みソース電極２１２Ａおよび２１２Ｂの上面が、図４Ｉにおいて実線によって示す丸い形状にもどる。
【００４３】
図４Ｋに示すように、第２のポリシリコン層２５０が構造体の上に被着し、溝２０４Ａおよび２０４Ｂの上部を充填し、エピ層２０２の上面からあふれ出る。ポリシリコン膜２５０は、リン等のＮ型不純物で１０２０ｃｍ−３の濃度までドープされることができる。
【００４４】
図４Ｌに示すように、ポリシリコン膜２５０は、その上面がエピ層２０２の上面とほぼ同じ高さになるまでエッチバックされ、それによって、ポリシリコンゲート２０８Ａおよび２０８Ｂを形成する。上述の通り、酸化膜２１６Ａおよび２１６Ｂの上面は、埋込みソース電極２１２Ａおよび２１２Ｂの上面に対して凹形であり、埋込みソース電極２１２Ａおよび２１２Ｂとゲート２０８Ａおよび２０８Ｂとの間を垂直に重ね合わせる。
【００４５】
その後に、ゲート酸化膜２１０Ａおよび２１０Ｂに隣接したエピ層２０２の残りのＮ型領域との接合部を形成するまで、約２００Ｋｅｖ程度のエネルギーおよび３×１０１３ｃｍ−２の照射量を備えるホウ素等のＰ型ドーパントがエピ層２０２に埋込まれて打込まれ、それによって、図２に示されるＰ−ボディ領域２２０を形成する。埋込みソース電極２１２Ａおよび２１２Ｂとゲート２０８Ａおよび２０８Ｂと間を垂直に重ね合わせることによって、この処理の誤差のマージンを設けるのは、Ｐ−ボディ領域２２０およびＮ−ドリフト領域２１４間の接合部が厚い酸化膜２１６Ａおよび２１６Ｂに隣接して配置されなければならないためである。そうしないと、ゲート２０８Ａおよび２０８Ｂがバイアスされて素子がオン状態になった場合にチャネルの部分が反転されず、素子が電流を導通しないこととなる。
【００４６】
上面が適切にマスキングされ、リン等のＮ型ドーパントが埋込まれてＮ＋ソース領域２２２を形成する。別のマスキングの後、およそ８０Ｋｅｖ程度エネルギーおよび８×１０１５ｃｍ−２の照射量を備えるＰ型インプラントが埋め込まれ、Ｐ＋領域２２８を形成する。酸化膜２５４が乾式プラズマエッチングによって除去されたあと、ＢＰＳＧの膜をゲート２０８Ａおよび２０８Ｂとエピ層２０２の上面とに被着する。通常メサ２０６の上にある開口部によって、フォトレジストマスク膜（図示せず）が被着してＢＰＳＧ膜の上にパターニングされる。開口部を通ってＢＰＳＧ膜がエッチングされ、ゲート２０８Ａおよび２０８Ｂの上にあり、Ｎ＋ソース領域２２２の隣接する部分にわたって延びるＢＰＳＧ膜２２６を形成する。次に、金属膜２２４が被着し、Ｎ＋ソース領域２２２およびＰ＋ボディコンタクト領域２２８とのコンタクトを形成する。結果として生じる構造体が、図２に示すＭＯＳＦＥＴ２０である。
【００４７】
上記のように、埋込みソース電極２１２Ａおよび２１２Ｂは、ソース領域２２２に電気的に接続される（すなわち、短絡される）。多くの方法でこのように接続することが可能であり、本発明はいかなる特定の技術に制限されるものではない。図５Ａから図５Ｇを参照しつつ、埋込みソース電極２１２Ａおよび２１２Ｂとソース領域２２２との間を接続するひとつの方法を、ここで記載する。
【００４８】
図５Ａから図５Ｇは、溝２０４Ｃを示す。この溝２０４Ｃは溝２０４Ａおよび２０４Ｂに接続されるが、埋込みソース電極２１２Ａおよび２１２Ｂが作られることになっているところに配置される。
【００４９】
図４Ｈの説明にて述べたように、ポリシリコン膜２４８のエッチングが２段階で行われるのが好ましい。第１の段階が終了すると、図５Ａに示すように溝２０４Ｃ内にポリシリコン膜２４８が現れ、ポリシリコン膜２４８の表面はエピ層２０２の上面とほぼ同一平面上にある。
【００５０】
図５Ｂに示すように、フォトレジストマスク膜２６０が被着し、フォトリソグラフィ技法でパターニングされ、埋込みソース電極２１２Ａおよび２１２Ｂが作られることになっている位置を覆う。フォトレジスト層２６０のこのセグメントは、ポリシリコン膜２４８のエッチングの第２の段階の間は所定の位置に残り、この位置でポリシリコン膜２４８のさらなるエッチングを防止する。
【００５１】
図４Ｈに示すように、ポリシリコン膜２４８が２回目にエッチングされた後、フォトレジスト層２６０が除去される。図４Ｉに示すように、酸化膜２４６がエッチングされた後、図５Ｃに示すような構造体が現れる。
【００５２】
酸化膜２５４が成長した後（図４Ｊ参照）、図５Ｄに示すような構造体が現れる。Ｐ−ボディ領域２２０、Ｎ＋ソース領域２２２およびＰ＋ボディコンタクト領域２２８が形成され、ＢＰＳＧ膜２２６が被着するまでは、構造体はこの状態のままである。
【００５３】
図５Ｅに示すように、ＢＰＳＧ膜２２６がポリシリコン膜２４８の上にある開口部２２５によってパターニングされる。これは、Ｎ＋ソース領域２２２およびＰ＋ボディコンタクト領域２２８の上に開口部を形成する同じ処理ステップで行われる。
【００５４】
図５Ｆに示すように、酸化膜２５４がＢＰＳＧ膜２２６の開口部を通ってエッチングされ、ポリシリコン膜２４８の上面を露出させる。
【００５５】
図５Ｇに示すように、ソース金属膜２２４が被着する場合、ソース金属膜２２４はポリシリコン膜２４８の上面と接触し、それによって、埋込みソース領域２１２Ａおよび２１２ＢとＮ＋ソース領域２２２との間を電気的に接続する。
【００５６】
図６は、本発明による代替のＭＯＳＦＥＴの横断面図を示す。ＮチャネルＭＯＳＦＥＴ３０は、Ｎ＋基板２００上で成長するエピタキシャル（エピ）層２０２に形成される。溝３０４Ａおよび３０４Ｂがエピ層２０２に形成される。溝３０４Ａおよび３０４Ｂがメサ３０６によって分離される。溝３０４Ａおよび３０４Ｂの構成要素は同一である。ここでも、溝３０４Ａのみを説明することとする。
【００５７】
溝３０４Ａの上部は、ゲート酸化膜３１０Ａによってメサ３０６から分離されたポリシリコンゲート３０８Ａを含み、溝３０４Ａの上部の側壁を裏打ちする。溝３０４Ａの下部は埋込みソース電極３１２Ａを含み、厚い酸化膜３１６Ａによって、（メサ３０６にある）Ｎ−ドリフト領域３１４とＮ＋基板２００とから分離される。埋込みソース電極３１２Ａが、Ｎ＋ソース領域３２２およびＰ−ボディ領域３２０に、図６の平面外の３次元に電気的に接続される。厚い酸化膜３１６Ａが、溝３０４Ａの側壁および下部の底部を裏打ちする。埋込みソース電極３１２Ａが、薄い酸化膜３１８Ａによってゲート３０８Ａから分離される。
【００５８】
メサ３０６の上部は、Ｐ−ボディ領域３２０およびＮ＋ソース領域３２２を含む。Ｐ−ボディ領域３２０の下方の接合部は、Ｎ−ドリフト領域３１４に当接する。ＭＯＳＦＥＴ３０のドレインは、Ｎ＋基板２００およびＮ−ドリフト領域３１４を含む。
【００５９】
ソース金属膜３２４がエピ層２０２の上にあり、Ｎ＋ソース領域３２２およびＰ−ボディ領域３２０と接触する。Ｐ＋領域３２８は、金属膜３２４およびＰ−ボディ領域３２０の間にオーム接点を設ける。ＢＰＳＧ膜３２６によって、ゲート３０８Ａがソース金属膜２２４から絶縁される。
【００６０】
ＭＯＳＦＥＴ２０に関して上述したように、ゲート酸化膜３１０Ａは、ＭＯＳＦＥＴ３０に所望の閾値電圧Ｖｔｈを与えるよう選択される厚さを有する。厚い酸化膜３１６Ａは、破裂または損傷せずにドレインからソースの最大の降伏電圧に耐えることが可能な厚さを有する。
【００６１】
埋込みソース電極３１２Ａおよび３１２ＢがＮ＋ソース領域３２２に結合するので、ＭＯＳＦＥＴ３０がオフ状態の場合に、ソースからドレインの全電圧が厚い酸化膜３１６Ａ全体に見られる。図３に示す同様の方法で、ドレインからソースの電圧が最大に達するとＮ−ドリフト領域３１４が十分に減少するように、Ｎ−ドリフト領域３１４のドーピング濃度が選択される。
【００６２】
図７Ａから図７Ｈは、ＭＯＳＦＥＴ３０を製造するのに使用可能な処理のいくつかのステップを示す。Ｎ−エピタキシャル（エピ）層２０２を基板２００上で成長させることによって、この処理が始まる。
【００６３】
次に、図７Ａに示すように、パッド酸化膜３４０がＮ−エピ層２０２の上面で熱成長し、窒化シリコン層３４２が酸化膜３４０に被着する。酸化膜３４０は２５０Åから３００Åの範囲の厚さを有し、窒化層３４２は２０００Åから４０００Åの範囲の厚さを有することができる。フォトレジストマスク膜（図示せず）は、窒化層３４２の上に形成され、ついで、窒化層３４２および酸化膜３４０がフォトリソグラフィ技法でパターニングされてエッチングされ、エピ層２０２の上面を露出させる２つの開口部を形成する。好ましくはＲＩＥ処理を使用して、開口部を通ってエピ層２０２を方向性エッチングすることによって、溝３４４Ａおよび３４４Ｂが形成される。溝３４４Ａおよび３４４Ｂはエピ層２０２内に延びるが、Ｎ＋基板２００まで完全には延びない。ついで、パッド酸化物層３４０および窒化層３４２が除去可能である。
【００６４】
図７Ｂに示すように、好ましくは化学気相成長（ＣＶＤ）処理によって、第２の窒化シリコン層３４６がＮ−エピ層２０２の上面に被着する。示すように、窒化層３４６は、溝３４４Ａおよび３４４Ｂの輪郭に一致する。
【００６５】
次に、図７Ｃに示すように、好ましくはＲＩＥ処理によって、窒化層３４６が方向性エッチングされる。この処理によって、溝３４４Ａおよび３４４Ｂの床にある部分を含んで、窒化層３４６の水平面部分を除去するが、溝３４４Ａおよび３４４Ｂの側壁に付着される窒化層３４６の部分は残る。
【００６６】
図７Ｄに示すように、エピ層２０２は、溝３４４Ａおよび３４４Ｂの底部を通ってエッチングされ、キャビティ３４８Ａおよび３４８Ｂを形成する。これは本実施形態においては下向きにＮ＋基板２００まで延びる。あらかじめ、マスキング膜（図示せず）が被着してパターニングされて、メサ３０６の上面が後続の乾式エッチングに影響を受けないようになる。窒化層３４６は、このエッチング処理に影響を受けず、溝３４４Ａおよび３４４Ｂの壁に付着したままである。
【００６７】
図７Ｅに示すように、それぞれキャビティ３４８Ａおよび３４８Ｂの壁および床に沿って厚い酸化膜３１６Ａおよび３１６Ｂを形成するのに、熱処理がここで用いられる。窒化層３４６がまだ所定位置にあるので、よく知られている先細りの「バーズビーク」構造体が、酸化物が窒化物の下を切り取るところに生じる。窒化層３４６はついで除去され、図７Ｆに示す構造体が残る。
【００６８】
ついで、キャビティ３４８Ａおよび３４８Ｂと溝３４４Ａおよび３４４Ｂとがポリシリコンで充填され、乾式エッチング処理を用いて、ポリシリコンを溝３４４Ａおよび３４４Ｂにエッチバックする。ポリシリコンのドーピング濃度は、１０２０ｃｍ−３程度とすることが可能である。ポリシリコンの表面は、酸化膜３１６Ａおよび３１６Ｂのバーズビーク部分の真下で終わるのが好ましく、ここでは酸化膜３１６Ａおよび３１６Ｂが十分な厚さとなる。その結果、ポリシリコン埋込みソース電極３１２Ａおよび３１２Ｂが形成され、図７Ｇに示すように、酸化膜３１６Ａおよび３１６Ｂによってエピ層２０２から電気的に絶縁される。
【００６９】
次に、図７Ｈに示すように、ゲート酸化膜３１０Ａおよび３１０Ｂが、溝３４４Ａおよび３４４Ｂの側壁で熱成長する。（この前に、犠牲酸化膜が溝３４４Ａおよび３４４Ｂの露出した側壁で成長し、除去されることが可能である。）ゲート酸化膜３１０Ａおよび３１０Ｂを形成する同じ熱処理の間、薄い酸化膜３１８Ａおよび３１８Ｂは、埋込みソース電極３１２Ａおよび３１２Ｂの上面において１０５０℃で成長する。一連のステップの最後に、溝３４４Ａおよび３４４Ｂを第２のポリシリコン膜で充填し、ポリシリコンを溝３４４Ａおよび３４４Ｂの開口にエッチバックして、ポリシリコンゲート３０８Ａおよび３０８Ｂを形成する。上述の通り、Ｐボディ領域３２０、Ｎ＋ソース領域３２２、およびＰ＋領域３２８は埋込まれてエピ層２０２に拡散する。エピ層２０２の上面がＢＰＳＧ膜３２６で覆われ、ＢＰＳＧ膜３２６がマスキングされ、パターニングされ、エッチングされるので、ＢＰＳＧ膜のセグメントがゲート３０８Ａおよび３０８Ｂを覆い、一部のＮ＋ソース領域３２２を重ね合わせる。金属膜３２４がついで被着し、図６に示すＭＯＳＦＥＴ３０が生じる。
【００７０】
ＭＯＳＦＥＴ２０のために上述したのと類似する方法で、埋込みソース電極を接触することができる。特に、第１のポリシリコン膜が２段階でエッチングされ、第１のエッチングの後に、埋込みソース電極が接触することになっている位置で第１のポリシリコン膜の表面が一時的にマスキングされる。後に、開口部がこれらの位置のＢＰＳＧ膜３２６に形成されるので、ソース金属膜３２４がポリシリコン膜に当接する。
【００７１】
上述の通り、フォトレジスト層（図示せず）がＢＰＳＧ膜２２６の上に形成され、ソース金属膜２２４がＮ＋ソース領域／Ｐ＋領域２２２および２２８を接触させることになっている位置の上に（図２に示すように）、およびソース金属膜２２４がポリシリコン膜２４８を接触させることになっている位置の上に（図５Ｇに示すように）、フォトレジスト層が開口部によってフォトリソグラフィ技法でパターニングされる。ついでソース金属膜２２４が被着し、Ｎ＋ソース領域／Ｐ＋領域２２２および２２８と埋込みソース電極２１２Ａおよび２１２Ｂと電気的に接続する（ポリシリコン膜２４８を介して）。同様に、図６に示す実施形態において、ＢＰＳＧ膜３２６が開口部によってパターニングされてエッチングされ、ソース金属膜３２４がＮ＋ソース領域／Ｐ＋領域３２２および３２８と埋込みソース電極３１２Ａおよび３１２Ｂと電気的に接続可能となる。
【００７２】
ＢＰＳＧ膜２２６はまた、ゲート２０８Ａおよび２０８Ｂが接触することとなる開口部でパターニングされ、ゲート金属膜（図示せず）がこれらの開口部に被着し、ゲート２０８Ａおよび２０８Ｂと電気的に接続する。同様に、ＢＰＳＧ膜３２６はまた、ゲート金属膜によって、ゲート３０８Ａおよび３０８Ｂが接触することとなっている開口部でパターニングされる。ゲート金属膜は、ダイの表面の上に被着し、ソース金属膜２２４および３２４とゲート金属膜とを分離するためにエッチングされる、単一の金属膜の一部であるのが好ましい。
【００７３】
上述の溝およびメサは、半導体ダイの表面上に様々な幾何学模様に配置可能である。１つの可能なレイアウトを図９Ａから図９Ｅにおいて示す。このレイアウトは、半導体ダイ５０の上面にある溝およびメサの環状パターンを示す。溝５００、５０４、および５０８は、丸い角部を有する正方形の輪またはリングの形であり、同様に丸い角部を有する正方形の輪またはリングの形のメサ５０２および５０６によって分離される。溝５００、５０４、および５０８とメサ５０２および５０６との角部が丸められ、角部が鋭い直角の場合に生じることとなる高電界を防止する。溝およびメサが中央領域５１０を取り囲み、縁部の終端領域５１２は、ダイ５０の周辺近くに、溝およびメサの環状パターンの外側に位置する。
【００７４】
明確にするため、図９Ａから図９Ｅでは、溝およびメサのパターンをかなり拡大していることを理解されたい。実際は、通常何千もの溝がパターン内にある。たとえば、ダイ５０が２ｍｍ×２ｍｍの寸法であってもよく、溝およびメサの幅が１．５μｍであってもよい。図９Ａの横断面２−２は、たとえば図２によって表すことができ、溝５００および５０４が溝２０４Ａおよび２０４Ｂの要素を含み、メサ５０２が図２のメサ２０６の構造体を有する。
【００７５】
図９Ａに示す特定の実施形態において、メサ５０２および５０６と、溝５００、５０４、および５０８の幅は一定であり、角部は丸められている。図１２は、コンピューターシミュレーションによって作り出されるグラフであり、丸い溝の角部の曲率半径の関数として、素子の降伏電圧（ＢＶ）を示す。たとえば、１５μｍの半径では、降伏電圧は約８５Ｖであった。
【００７６】
図５Ｂと関連して上述したように、フォトレジスト膜２６０が埋込みソース電極に接触することとなる領域に被着するのは、ゲートポリシリコンをエピ層２０２の表面の高さまでエッチバックした後であるが、ゲートポリシリコンを溝へエッチバックする前である。図９Ｂは、フォトレジスト膜２６０の例示的なレイアウトを示す。たとえば、図９Ｂの断面図５Ｂ−５Ｂは図５Ｂの断面図であり、フォトレジスト膜２６０はポリシリコン膜２４８の上にある。図５Ｆに示すように、フォトレジスト膜２６０が除去され、酸化膜２５４およびＢＰＳＧ膜２２６が被着してパターニングされたあと、埋込みソース電極が接触することになっている位置に開口部２２５が形成される。複数の開口部２２５を図９Ｃに示す。図９Ｃはまた、ＢＰＳＧ膜２２６の開口部５２０とＢＰＳＧ膜２２６の開口部５２２とを示し、開口部５２０ではＮ＋ソース領域／Ｐ＋領域への金属コンタクトがメサ５０２および５０６の上に作られ、開口部５２２にはゲートへの金属コンタクトが作られる。この実施形態において、開口部５２２が、中央領域５１０からダイ５０の角部への対角線に沿って外側に延びる。
【００７７】
図１０は、図９の横断面１０−１０での構造体を示す。金属膜２２４が埋込みポリシリコン膜２４８と接触していて、埋込みポリシリコン膜２４８は埋込みソース電極を構成し、ゲートポリシリコン２４９の下で両方向に延びる。
【００７８】
図９Ｄは、開口部２２５および５２０の上に重畳されたソース金属膜２２４と、開口部５２２の上に重畳されたゲート金属膜５２４とを示す。ソース金属膜２２４は、開口部２２５を介して埋込みソース電極と接触し、開口部５２０を介してソース領域／ボディ領域と接触する。ゲート金属膜は、開口部５２２を介してゲート電極と接触する。図９Ｅは、完成した素子のソース金属膜２２４およびゲート金属膜５２４の上面図である。明らかなのは、ゲート金属膜５２４は、４つのラジアルゲート金属脚部５２４Ａから５２４Ｄを含み、各ラジアルゲート金属脚部が中央領域から対角線に沿って外側に延びることと、ソース金属膜２２４は４つの部分２２４Ａから２２４Ｄを含み、それぞれゲート金属脚部５２４Ａから５２４Ｄの脚部間の領域に位置することとである。
【００７９】
本発明は、図９Ｅに示される特定の幾何学模様に制限されるものではない。たとえば、ゲート金属膜の半径方向の脚部は、対角線の代わりに、１２：００、３：００、６：００、および９：００の位置に相当する線に沿って外側に延びることが可能であり、ソース金属膜をゲート金属膜の脚部の間に配置可能である。さらに、図１１Ａから図１１Ｃに示すように、環状の溝およびメサのパターンは、円形か、矩形か、六角形（または、いくつかの他のポリゴン形状）とすることが可能である。直線のポリゴンが用いられる場合、たいてい有利であるのは、角部を丸めて不必要な高電界が角部で発生することを防ぐことである。ゲート金属膜の脚部は、選択されるジオメトリーによって、様々な半径方向の間隔、たとえば１５°、３０°、４５°、６０°または９０°で外側に延びることができる。
【００８０】
図９Ａから図９Ｅ、および図１１Ａから図１１Ｃにおいて例示する環状のレイアウト図はまた、図１に示すＭＯＳＦＥＴ等の従来のトレンチゲート素子に用いられることが可能であり、ここでは、ソース金属膜を埋込みソース電極に接続する開口部が不要である。
【００８１】
本発明の別の態様によると、図９Ａから図９Ｅに示す環状パターンの周辺溝を素子の「能動」領域の溝よりも深くすることが可能である。このことによって、実質的に、素子が「自己終端」する。この構造体の一例を図１３Ａおよび図１３Ｂに示す。これらの図では、周辺溝５０８が、溝５００および５０４より深い溝５０８Ｗと置き換えられている。さらなるマスキングのステップが必要でなくなるように、溝５０８Ｗが溝５００および５０４よりも幅が広く作られるのが好ましい。このことはフォトレジストマスク膜２４２（図４Ｃ）にある溝５０８Ｗを形成するため用いられる開口部を、溝５００および５０４を形成するために用いられる開口部に対応するように、より幅を広く作ることによって実現する。それゆえに、溝５００、５４０、および５０８Ｗを形成するのに用いられる通常のエッチング処理において、溝５０８Ｗは溝５００および５０４よりも深くエッチングされることとなる。あるいは、別々のマスキングのステップは、より深い溝を形成するために用いられることが可能であり、この場合は、溝５００および５０４と同じ幅であってもよい。
【００８２】
図１３Ｂは、溝５００、５０４および５０８Ｗの横断面図であり、溝５０８Ｗはポリシリコン膜２４８で充填されているのを示すものである。溝５０８Ｗにあるポリシリコン膜２４８は、図５Ａから図５Ｃに示される処理手順で形成されることができる。ポリシリコン膜２４８は、ソース金属膜２２４によって接触することが理解されよう。
【００８３】
他の実施形態において、図１３Ａおよび１３Ｂに示すほんの単一のディープトレンチ５０８Ｗの代わりに、終端領域がチップの周縁に２つ以上のディープトレンチを含んでもよい。
【００８４】
図１４は、本発明による代替実施形態の横断面図を示し、ここでは、コントロールゲートが溝の両側にある酸化膜に埋め込まれている。ＭＯＳＦＥＴ７０は、図２に示すＭＯＳＦＥＴ２０と同じ構成要素を多く含む。特に、Ｎ＋基板２００上でＮエピタキシャル膜２０２上が成長し、溝２０４Ａおよび２０４ＢがＮ−エピタキシャル層２０２を通ってＮ＋基板２００内に延びる。Ｐボディ領域２２０、Ｎ＋ソース領域２２２、およびＰ＋ボディコンタクト領域２２８が、Ｎ−エピタキシャル膜２０２に形成される。
【００８５】
溝２０４Ａおよび２０４Ｂがソース電極７０２Ａおよび７０２Ｂを含み、ソース金属膜７０６まで上方に延びる。厚い酸化膜７０４Ａおよび７０４８によって、ソース電極７０２Ａおよび７０２Ｂの下部がＮ＋基板２００およびＮ−エピタキシャル層２０２から絶縁される。多重層構造体が厚い酸化膜７０４Ａおよび７０４Ｂの上にあり、各多重層構造体は薄い酸化膜７１０に埋め込まれるコントロールゲート７０８を含む。薄い酸化膜７１０の第１の区分がエピタキシャル層２０２と接触し、薄い酸化膜７１０の第２の区分がソース電極７０２Ａまたは７０２Ｂと接触している。各コントロールゲート７０８は、薄い酸化膜７１０の第１および第２の部分の間に挟まれ、ソース金属膜７０６からエピタキシャル層２２０の表面で酸化膜７１２によって絶縁される。酸化膜７１２の開口部７１４を通って、ソース金属膜７０６がソース電極７０２Ａおよび７０２Ｂと接触する。酸化膜７１２の開口部７１６を通って、ソース金属膜７０６がＮ＋ソース領域２２２およびＰ＋ボディコンタクト領域２２８と接触する。
【００８６】
図１５は、ＭＯＳＦＥＴ７０のレイアウトを示し、図１４に示す横断面図は１４−１４を表すものである。溝およびメサの環状パターンは、図９Ａから図９Ｅに示す環状パターンに類似している。ソース電極７０２Ａおよび７０２Ｂと接触するための開口部７１４が、Ｎ＋ソース領域２２２およびＰ＋ボディコンタクト領域２２８と接触するための開口部７１６として示される。図９Ｅに示すソース金属膜２２４は、開口部７１４および７１６を通って、ソース電極７０２Ａおよび７０２Ｂと、Ｎ＋ソース領域２２２と、Ｐ＋ボディコンタクト領域２２８と接触する。酸化膜７１２にある開口部７１８はまた図１５に示され、酸化膜７１２を通して、ゲート金属脚部５２４Ａから５２４Ｄがコントロールゲート７０８と接触する。
【００８７】
図１６Ａから図１６Ｄは、ＭＯＳＦＥＴ７０を製作するための処理を示す。図１６Ａは、図５Ａに示す段階に類似した段階での構造体を示し、厚い酸化膜７０４Ａおよび７０４Ｂはそれぞれ溝２０４Ａおよび２０４Ｂの壁および床にあり、ポリシリコン膜７０２をＮ−エピタキシャル層２０２の高さにエッチバックする。
【００８８】
図１６Ｂに示すように、ポリシリコンまたはエピタキシャルシリコンに優先して二酸化シリコンを攻撃するＢＯＥ（緩衝性酸化物エッチング）を用いて、厚い酸化膜７０４Ａおよび７０４Ｂが所定の距離だけ溝に下降してエッチングされる。このことによって、ソース電極７０２Ａおよび７０２Ｂのそれぞれと、エピタキシャル層２０２との間にキャビティを形成する。
【００８９】
次に、薄い酸化膜７１０が構造体の上面で熱成長する。各キャビティにおいて、薄い酸化膜７１０の第１の区分が溝の側壁に当接し、薄い酸化膜７１０の第２の区分がソース電極の側壁に当接する。第２のポリシリコン膜７２０が、各キャビティの薄い酸化膜７１０の第１および第２の部分の間にある空間に被着し、図１６Ｃに示す構造体が残る。
【００９０】
図１６Ｄに示すように、ポリシリコン膜７２０は、その上面がエピ層２０２の上面とほぼ同じ高さになるまでエッチバックされ、コントロールゲート７０８を形成する。次に、図１４および図１５を参照する。Ｐボディ領域２２０、Ｎ＋ソース領域２２２およびＰ＋ボディコンタクト領域２２８が上述の通りに埋め込まれて拡散し、ついで、エピタキシャル層２０２の上面にある薄い酸化膜７１０の部分がエッチングされる。酸化膜７１２がエピタキシャル層２０２の表面に被着し、ついで、マスキングされエッチングされ、開口部７１４と７１６および７１８とをソース電極７０２Ａおよび７０２ＢとＮ＋ソース領域とコントロールゲート７０８とのそれぞれに形成する。素子を完成するために、金属膜が被着し、ついでパターニングされて、ソース金属膜２２４およびゲート金属脚部５２４を形成するが、この素子は、不活性化層（図示せず）で覆われてもよい。このことによって、図１４に示すＭＯＳＦＥＴ７０を製造する。ＭＯＳＦＥＴ７０では、あらゆるＭＯＳＦＥＴセルにおいてソース電極７０２Ａおよび７０２Ｂと接触することを注意されたい。
【００９１】
上記の実施形態が単なる例示にすぎず、限定するものではないことは、当業者によって理解されよう。本発明の幅広い範囲を備える多くのさらなる実施形態が、上述の記載から明らかになるであろう。
【図１】
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【図２】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図４Ｄ】
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【図４Ｅ】
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【図４Ｆ】
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【図４Ｇ】
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【図４Ｈ】
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【図４Ｉ】
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【図４Ｊ】
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【図４Ｋ】
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【図４Ｌ】
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【図５Ａ】
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【図５Ｂ】
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【図５Ｃ】
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【図５Ｄ】
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【図５Ｅ】
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【図５Ｆ】
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【図５Ｇ】
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【図６】
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【図７Ａ】
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【図７Ｂ】
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【図７Ｃ】
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【図７Ｄ】
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【図７Ｅ】
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【図７Ｆ】
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【図７Ｇ】
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【図７Ｈ】
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【図８】
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【図９Ａ】
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【図９Ｂ】
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【図９Ｃ】
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【図９Ｄ】
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【図９Ｅ】
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【図１０】
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【図１１Ａ】
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【図１１Ｂ】
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【図１１Ｃ】
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【図１２】
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【図１３Ａ】
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【図１３Ｂ】
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【図１４】
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【図１５】
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【図１６Ａ】
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【図１６Ｂ】
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【図１６Ｃ】
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【図１６Ｄ】
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