(57)【要約】【課題】出力バッファのＩ−Ｖ特性が出力バッファ用の電源電圧に応じて変化しても、出力バッファのＩ−Ｖ特性に対して規定を満足させることを可能にする。【解決手段】レプリカ回路（１１０、１２０、１３０）は、インピーダンスが可変であり、当該インピーダンスに応じた電圧を出力する。参照電圧生成部（１４１、１４２）は、出力バッファ用の電源電圧に依存する参照電圧を出力する。比較部（１５１、１５２）は、レプリカ回路の出力電圧と参照電圧とを比較する。調整部（１６０、１７０、１８０、１９１、１９２、１１０ａ、１２０ａ、１３０ａ）は、比較部の比較結果に応じて、レプリカ回路のインピーダンスを調整する調整部（１６０、１７０、１８０、１９１、１９２、１１０ａ、１２０ａ、１３０ａ）。【選択図】図１
2012090167.tif 000002
【特許請求の範囲】
【請求項１】
半導体装置の出力バッファのインピーダンスを調整するためのキャリブレーション回路であって、
インピーダンスが可変であり、当該インピーダンスに応じた電圧を出力するレプリカ回路と、
前記出力バッファ用の電源電圧に依存する参照電圧を出力する参照電圧生成部と、
前記レプリカ回路の出力電圧と前記参照電圧とを比較する比較部と、
前記比較部の比較結果に応じて、前記レプリカ回路のインピーダンスを調整する調整部と、を備えるキャリブレーション回路。
【請求項２】
前記参照電圧生成部は、前記電源電圧が所定範囲に含まれているか否かに応じて、前記参照電圧を変更する、請求項１に記載のキャリブレーション回路。
【請求項３】
前記所定範囲は、予め定められた規定電圧より低い範囲である、請求項２に記載のキャリブレーション回路。
【請求項４】
前記参照電圧生成部は、前記電源電圧が前記所定範囲に含まれていない場合、第１電圧を前記参照電圧として出力し、前記電源電圧が前記所定範囲に含まれている場合、前記第１電圧を所定値分だけオフセットした第２電圧を前記参照電圧として出力する、請求項３に記載のキャリブレーション回路。
【請求項５】
前記参照電圧生成部は、
前記第１電圧および前記第２電圧を生成する電圧生成器と、
前記電源電圧と前記規定電圧との比較する比較器と、
前記電源電圧が前記規定電圧以上であると、前記第１電圧を前記参照電圧として出力し、前記電源電圧が前記規定電圧未満であると、前記第２電圧を前記参照電圧として出力する選択器と、を備える、請求項４に記載のキャリブレーション回路。
【請求項６】
請求項１ないし５のいずれか１項に記載のキャリブレーション回路と、
出力バッファと、
前記出力バッファのインピーダンスを、前記キャリブレーション回路にて調整された前記レプリカ回路のインピーダンスと同じインピーダンスに調整する前段回路と、を備える半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、出力バッファの出力インピーダンスを調整するキャリブレーション回路およびこれを備えた半導体装置に関する。
【背景技術】
【０００２】
近年、半導体装置間（例えば、ＣＰＵとメモリ間）におけるデータ転送には、非常に高いデータ転送レートが要求されており、この要求を実現するために入出力信号の小振幅化が進んでいる。入出力信号が小振幅化すると、出力バッファのインピーダンスに対して非常に高い精度が要求される。
【０００３】
出力バッファのインピーダンスは、製造時のプロセス条件によってばらつきが生じるだけでなく、実使用時においても、周辺温度の変化や電源電圧の変動に応じて変化する。このため、出力バッファのインピーダンスに対して非常に高い精度が要求される場合、通常、出力バッファとしてインピーダンスを変更可能なものが使用され、キャリブレーション回路と呼ばれるインピーダンス調整回路によって出力バッファのインピーダンスが調整される。
【０００４】
キャリブレーション回路は、出力バッファのインピーダンスを調整するためのレプリカ回路を備える。レプリカ回路は、出力バッファの一部と同じ構成を備えるものであり、より具体的には、データ出力端子に対して並列に接続された複数の出力トランジスタを備える。
【０００５】
キャリブレーション回路は、レプリカ回路の各出力トランジスタのオンオフを切り換えることで、レプリカ回路のインピーダンスを段階的に切り換え、各段階において、レプリカ回路の出力電圧と参照電圧とを比較する。キャリブレーション回路は、その比較結果に基づいて、レプリカ回路のインピーダンスを決定し、その決定したインピーダンスを出力バッファに反映させることで、出力バッファのインピーダンスを調整する（特許文献１参照）。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特許４２０５７４４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
出力バッファのＩ−Ｖ特性は、インピーダンスの調整であるキャリブレーションの後に、非常に厳しい規定を満たさなければならない。しかしながら、出力バッファ用の電源電圧は許容範囲内でばらついており、また、出力バッファのＩ−Ｖ特性は出力バッファ用の電源電圧に応じて変化するため、キャリブレーション後に、出力バッファのＩ−Ｖ特性が規定を満たさなくなることがあるという問題がある。
【０００８】
図１０および図１１は、上記の問題を説明するための図であり、図１０では、出力バッファのプルダウン側のＩ−Ｖ特性が示され、図１１では、出力バッファのプルアップ側のＩ−Ｖ特性が示されている。
【０００９】
図１０および図１１では、キャリブレーション前における、出力バッファのＩ−Ｖ特性の規定（ｓｐｅｃ＿ｄｅｆ）と、出力バッファ用の電源電圧が許容範囲の上限値のときの出力バッファのＩ−Ｖ特性（ｍａｘ＿ｄｅｆ）と、出力バッファ用の電源電圧が許容範囲の下限値のときの出力バッファのＩ−Ｖ特性（ｍｉｎ＿ｄｅｆ）とが示されている。また、キャリブレーション後における、出力バッファのＩ−Ｖ特性の規定（ｓｐｅｃ＿ｚｑ）と、出力バッファ用の電源電圧が許容範囲の上限値のときの出力バッファのＩ−Ｖ特性（ｍａｘ＿ｚｑ）と、出力バッファ用の電源電圧が許容範囲の下限値のときの出力バッファのＩ−Ｖ特性（ｍｉｎ＿ｚｑ）が示されている。なお、上記の各Ｉ−Ｖ特性は、従来の出力バッファに対するシミュレーション値である。
【００１０】
図１０および図１１から分かるように、キャリブレーション後における、出力バッファ用の電源電圧が許容範囲の下限値の場合の出力バッファのＩ−Ｖ特性は、規定を満たさなくなったり、規定に対するマージンが少なくなったりする。
【課題を解決するための手段】
【００１１】
本発明によるキャリブレーション回路は、半導体装置の出力バッファのインピーダンスを調整するためのキャリブレーション回路であって、インピーダンスが可変であり、当該インピーダンスに応じた電圧を出力するレプリカ回路と、前記出力バッファ用の電源電圧に依存する参照電圧を出力する参照電圧生成部と、前記レプリカ回路の出力電圧と前記参照電圧とを比較する比較部と、前記比較部の比較結果に応じて、前記レプリカ回路のインピーダンスを調整する調整部と、を備える。
【００１２】
また、本発明による半導体装置は、前記キャリブレーション回路と、出力バッファと、前記出力バッファのインピーダンスを、前記キャリブレーション回路にて調整された前記レプリカ回路のインピーダンスと同じインピーダンスに調整する前段回路と、を備える。
【発明の効果】
【００１３】
本発明によれば、参照電圧が出力バッファ用の電源電圧に依存するので、出力バッファのＩ−Ｖ特性が出力バッファ用の電源電圧に応じて変化しても、出力バッファのＩ−Ｖ特性に対して規定を満足させることが可能になる。
【図面の簡単な説明】
【００１４】
【図１】本発明の第１の実施形態のキャリブレーション回路の構成を示すブロック図である。
【図２】ＤＱレプリカの構成の一例を示す回路図である。
【図３】ＤＱレプリカの構成の他の例を示す回路図である。
【図４】キャリブレーション回路の動作例を説明するためのフローチャートである。
【図５】ｐｕｌｌ−ｕｐ側のキャリブレーションを説明するための図である。
【図６】参照電圧生成回路の構成の一例を示す図である。
【図７】規定電圧ＶＲＥＦ０の特性を示す図である。
【図８】キャリブレーション回路を備える半導体装置の構成を示す図である。
【図９】ＤＱバッファの構成を示す回路図である。
【図１０】従来技術の問題点を説明するための図である。
【図１１】従来技術の問題点を説明するための図である。
【発明を実施するための形態】
【００１５】
以下、本発明の実施形態について図面を参照して説明する。なお、以下の説明では、同じ機能を有するものには同じ符号を付け、その説明を省略する場合がある。
【００１６】
図１は、本発明の第１の実施形態のキャリブレーション回路の構成を示すブロック図である。図１に示すように、キャリブレーション回路は、ＤＱレプリカ１１０、１２０、１３０と、レプリカ制御回路１１０ａ、１２０ａ、１３０ａと、参照電圧生成回路１４１、１４２と、コンパレータ１５１、１５２と、ＺＱ制御回路１６０と、ＬＭ判定回路１７０と、カウンタ１８０と、ラッチ回路１９１、１９２とを備える。
【００１７】
ＤＱレプリカ１１０、１２０、１３０は、インピーダンスが可変であり、そのインピーダンスに応じた電圧を出力するレプリカ回路であり、キャリブレーション回路を備える半導体装置の出力バッファであるＤＱバッファの一部と同じ回路構成を有する。
【００１８】
なお、キャリブレーション回路は、ＤＱレプリカ１１０、１２０、１３０のインピーダンスの調整を行い、その調整結果をＤＱバッファに反映させることによって、ＤＱバッファのインピーダンスを調整するものである。また、キャリブレーション回路によるインピーダンスの調整であるキャリブレーションが実際に動作させる場合、図１に示したように、キャリブレーション回路のキャリブレーション端子ＺＱは外部抵抗Ｒ（以下、２４０Ωとする）を介して接地される。
【００１９】
図２は、ＤＱレプリカ１１０の一例を示す回路図である。図２に示すように、ＤＱレプリカ１１０は、並列接続された５つのＰチャンネルＭＯＳトランジスタ１１１〜１１５と、抵抗１１９とによって構成される。トランジスタ１１１〜１１５のソースには、出力バッファ用の電源電圧ＶＤＤＱが入力される。トランジスタ１１１〜１１５のドレインには、抵抗１１９の一端が接続される。抵抗１１９の他端は、キャリブレーション端子ＺＱに接続されている。
【００２０】
以上のように構成したＤＱレプリカ１１０は、プルアップ機能を有しているが、プルダウン機能を有してはいないので、プルアップ側のＤＱレプリカ１１０と呼ばれることもある。
【００２１】
トランジスタ１１１〜１１５のゲートには、インピーダンスコード信号ＤＲＺＱＰ１〜ＤＲＺＱＰ５がそれぞれ供給される。これにより、ＤＱレプリカ１１０に含まれる５個のトランジスタは、個別にオン／オフ制御される。なお、インピーダンスコード信号ＤＲＺＱＰ１〜ＤＲＺＱＰ５を纏めてインピーダンスコード信号ＤＲＺＱＰと呼ぶこともある。
【００２２】
トランジスタ１１１〜１１５からなる並列回路は、導通時に所定のインピーダンス（以下、１２０Ωとする）となるように設計されている。しかしながら、トランジスタのオン抵抗は製造条件によってばらつくとともに、動作時における環境温度や電源電圧によって変動することから、必ずしも所望のインピーダンスが得られるとは限らない。このため、実際にインピーダンスを１２０Ωとするためには、オンさせるべきトランジスタの数を調整する必要があり、かかる目的のために、複数のトランジスタからなる並列回路を用いている。
【００２３】
インピーダンスを微細かつ広範囲に調整するためには、並列回路を構成する複数のトランジスタのＷ／Ｌ比（ゲート幅／ゲート長比）を互いに異ならせることが好ましく、２のべき乗の重み付けをすることが特に好ましい。この点を考慮して、本実施形態では、トランジスタ１１１のＷ／Ｌ比を「１」とした場合、トランジスタ１１２〜１１５のＷ／Ｌ比をそれぞれ「２」、「４」、「８」、「１６」に設定している。
【００２４】
これにより、インピーダンスコード信号ＤＲＺＱＰによってオンとなるトランジスタが適宜選択されることによって、製造条件によるばらつきや温度変化などにかかわらず、並列回路の導通時のインピーダンスを略１２０Ωに固定させることができる。
【００２５】
また、抵抗１１９の抵抗値は例えば１２０Ωに設計されている。これにより、トランジスタ１１１〜１１５からなる並列回路の導通時には、キャリブレーション端子ＺＱからみたＤＱレプリカ１１０のインピーダンスは２４０Ωとなる。
【００２６】
ＤＱレプリカ１２０は、図１に示すＤＱレプリカ１１０と比べて、抵抗１１９の他端（トランジスタのドレインに接続された一端の逆端）が接点Ａに接続されている点が異なる。なお、ＤＱレプリカ１２０に含まれる５つのトランジスタのゲートには、インピーダンスコード信号ＤＲＺＱＰ１〜ＤＲＺＱＰ５が供給される。
【００２７】
図３は、ＤＱレプリカ１３０の回路図である。図３に示すように、ＤＱレプリカ１３０は、並列接続された５つのＮチャンネルＭＯＳトランジスタ１３１〜１３５と、抵抗１３９とによって構成される。トランジスタ１３１〜１３５のソースには、接地電圧が入力される。トランジスタ１３１〜１３５のドレインには、抵抗１３９の一端が接続される。抵抗１３９の他端は、接点Ａに接続されている。
【００２８】
以上のように構成したＤＱレプリカ１３０は、プルダウン機能を有しているが、プルダウン機能を有してはいないので、プルダウン側のＤＱレプリカ１３０と呼ばれることもある。
【００２９】
トランジスタ１３１〜１３５のゲートには、インピーダンスコード信号ＤＲＺＱＮ１〜ＤＲＺＱＮ５がそれぞれ供給されている。これにより、ＤＱレプリカ１３０に含まれる５個のトランジスタは、個別にオン／オフ制御を行うことができる。なお、インピーダンスコード信号ＤＲＺＱＮ１〜ＤＲＺＱＮ５を纏めてインピーダンスコード信号ＤＲＺＱＮと呼ぶこともある。
【００３０】
トランジスタ１３１〜１３５からなる並列回路は、導通時に所定のインピーダンス（以下では、１２０Ωとする）となるように設計されている。また、抵抗１３９の抵抗値は、例えば１２０Ωに設計されている。これにより、トランジスタ１３１〜１３５からなる並列回路の導通時には、接点ＡからみたＤＱレプリカ１３０のインピーダンスは、ＤＱレプリカ１１０および１２０と同様に２４０Ωとなる。
【００３１】
トランジスタ１３１〜１３５についても、トランジスタ１１１〜１１５と同様、Ｗ／Ｌ比に２のべき乗の重み付けをすることが特に好ましい。具体的には、トランジスタ１３１のＷ／Ｌ比を「１」とした場合、トランジスタ１３２〜１３５のＷ／Ｌ比をそれぞれ「２」、「４」、「８」、「１６」に設定すればよい。
【００３２】
図１の説明に戻る。参照電圧生成回路１４１および１４２は、出力バッファ用の電源電圧ＶＤＤＱに依存する参照電圧を出力する参照電圧生成部である。より具体的には、参照電圧生成回路１４１および１４２は、電源電圧ＶＤＤＱが所定範囲に含まれているか否かに応じて参照電圧を変更する。
【００３３】
所定範囲は、例えば、予め定められた規定電圧より低い範囲である。この場合、参照電圧生成回路１４１および１４２は、例えば、電源電圧ＶＤＤＱが所定範囲に含まれていない場合、第１電圧を参照電圧として出力し、電源電圧ＶＤＤＱが所定範囲に含まれている場合、第１電圧を所定値α分だけオフセットした第２電圧を参照電圧として出力する。第１電圧としては、半導体装置の入力バッファ用の電源電圧ＶＤＤＣＡの半分（ＶＤＤＣＡ／２）などが挙げられる。
【００３４】
コンパレータ１５１および１５２は、ＤＱレプリカ１１０、１２０、１３０の出力電圧、つまり、キャリブレーション端子ＺＱおよび接点Ａの電圧と、参照電圧生成回路１４１および１４２からの参照電圧とを比較する比較部である。
【００３５】
より具体的には、コンパレータ１５１は、キャリブレーション端子ＺＱの電圧と、参照電圧生成回路１４１からの参照電圧とを比較して、その比較結果をコンパレータヒット信号（ｐｕｌｌ−ｕｐ）としてＬＭ判定回路１７０に出力する。以下では、コンパレータヒット信号（ｐｕｌｌ−ｕｐ）は、参照電圧がキャリブレーション端子ＺＱの電圧以上であると、ハイレベルを示し、参照電圧がキャリブレーション端子ＺＱの電圧未満であると、ローレベルを示すものとする。
【００３６】
また、コンパレータ１５２は、ＤＱレプリカ１２０および１３０の接点Ａの電圧と、参照電圧生成回路１４２からの参照電圧とを比較して、その比較結果をコンパレータヒット信号（ｐｕｌｌ−ｄｏｗｎ）としてＬＭ判定回路１７０に出力する。以下では、コンパレータヒット信号（ｐｕｌｌ−ｄｏｗｎ）は、参照電圧が接点Ａの電圧以上であると、ローレベルを示し、参照電圧が接点Ａの電圧未満であると、ハイレベルを示すものとする。
【００３７】
ＺＱ制御回路１６０、ＬＭ判定回路１７０、カウンタ１８０、ラッチ回路１９１、１９２、レプリカ制御回路１１０ａ、１２０ａおよび１３０ａは、コンパレータ１５１および１５２の比較結果であるコンパレータヒット信号に基づいて、ＤＱレプリカ１１０、１２０、１３０のインピーダンスを調整する調整部を構成する。
【００３８】
ＺＱ制御回路１６０には、半導体装置から、半導体装置のクロック信号である内部クロック信号と、インピーダンスの調整を示すＺＱＣＬコマンド信号とが入力される。ＺＱＣＬコマンド信号には、ｐｕｌｌ−ｕｐ側のＤＱレプリカ１１０、１２０のインピーダンスの調整を示す第１のＺＱＣＬコマンド信号と、ｐｕｌｌ−ｄｏｗｎ側のＤＱレプリカ１３０のインピーダンスの調整を示す第２のＺＱＣＬコマンド信号とがある。
【００３９】
第１のＺＱＣＬコマンド信号が活性化されると、ＺＱ制御回路１６０は、所定期間（例えば、内部クロック信号の６４周期分）、インピーダンスコード信号ＤＲＺＱＰの値であるインピーダンスコードＰをカウントするための第１の調整用クロック信号をＬＭ判定回路１７０およびカウンタ１８０に供給する。
【００４０】
また、第２のＺＱＣＬコマンド信号が活性化されると、ＺＱ制御回路１６０は、所定期間（例えば、内部クロック信号の６４周期分）、インピーダンスコード信号ＤＲＺＱＮであるインピーダンスコードＮをカウントするための第２の調整用クロック信号をＬＭ判定回路１７０およびカウンタ１８０に供給する。
【００４１】
第１の調整用クロック信号が供給されている場合、ＬＭ判定回路１７０は、コンパレータヒット信号（ｐｕｌｌ−ｕｐ）に基づいて、カウンタ１８０のカウント値のカウントアップを示すｕｐ信号、または、そのカウント値のカウントダウンを示すｄｏｗｎ信号を生成する。より具体的には、ＬＭ判定回路１７０は、コンパレータヒット信号（ｐｕｌｌ−ｕｐ）がハイレベルの場合、ｕｐ信号を生成し、コンパレータヒット信号（ｐｕｌｌ−ｕｐ）がローレベルの場合、ｄｏｗｎ信号を生成する。
【００４２】
そして、ＬＭ判定回路１７０は、コンパレータヒット信号（ｐｕｌｌ−ｕｐ）に基づいて、ＤＱレプリカ１１０および１２０のインピーダンスが所定のレベルに達したか否かを判断し、そのインピーダンスが所定のレベルに達すると、ラッチ回路１９１のセット信号であるＬＭＯＫ信号（ｐｕｌｌ−ｕｐ）を活性化する。
【００４３】
ここでは、ＬＭ判定回路１７０は、第１の調整用クロック信号に同期して、コンパレータヒット信号（ｐｕｌｌ−ｕｐ）を保持し、直近のコンパレータヒット信号（ｐｕｌｌ−ｕｐ）の値と、前回のコンパレータヒット信号（ｐｕｌｌ−ｕｐ）の値との排他的論理和が「真」となると、ＤＱレプリカ１１０および１２０のインピーダンスが所定のレベルに達したと判断する。
【００４４】
また、第２の調整用クロック信号が供給されている場合、ＬＭ判定回路１７０は、コンパレータヒット信号（ｐｕｌｌ−ｄｏｗｎ）に基づいて、ｕｐ信号またはｄｏｗｎ信号を生成する。より具体的には、ＬＭ判定回路１７０は、コンパレータヒット信号（ｐｕｌｌ−ｄｏｗｎ）がハイレベルの場合、ｕｐ信号を生成し、コンパレータヒット信号（ｐｕｌｌ−ｄｏｗｎ）がローレベルの場合、ｄｏｗｎ信号を生成する。
【００４５】
そして、ＬＭ判定回路１７０は、コンパレータヒット信号（ｐｕｌｌ−ｄｏｗｎ）に基づいて、ＤＱレプリカ１３０のインピーダンスが所定のレベルに達したか否かを判断し、そのインピーダンスが所定のレベルに達すると、ラッチ回路１９２のセット信号であるＬＭＯＫ信号（ｐｕｌｌ−ｄｏｗｎ）を活性化する。
【００４６】
ここでは、ＬＭ判定回路１７０は、第２の調整用クロック信号に同期して、コンパレータヒット信号（ｐｕｌｌ−ｄｏｗｎ）を保持し、直近のコンパレータヒット信号（ｐｕｌｌ−ｄｏｗｎ）の値と、前回のコンパレータヒット信号（ｐｕｌｌ−ｄｏｗｎ）の値との排他的論理和が「真」となると、ＤＱレプリカ１３０のインピーダンスが所定のレベルに達したと判断する。
【００４７】
カウンタ１８０は、２つのカウント値（インピーダンスコードＰおよびＮ）を個別にカウント可能なカウンタ回路である。
【００４８】
第１の調整用クロック信号が供給されている場合、カウンタ１８０は、第１の調整用クロック信号に同期して、インピーダンスコードＰをカウントする。より具体的には、カウンタ１８０は、第１の調整用クロック信号に同期して、ＬＭ判定回路１７０からの信号を取り込み、その信号がｕｐ信号であると、インピーダンスコードＰをカウントアップし、その信号がｄｏｗｎ信号であると、インピーダンスコードＰをカウントダウンする。
【００４９】
そして、カウンタ１８０は、カウントしたインピーダンスコードＰに応じたインピーダンスコード信号ＤＲＺＱＰを出力する。なお、トランジスタ１１１〜１１５のＷ／Ｌ比がそれぞれ「１」、「２」、「４」、「８」、「１６」に設定されているので、インピーダンスコードＰの最下位ビット（ＬＳＢ）がインピーダンスコード信号ＤＲＺＱＰ１と対応し、インピーダンスコードＰの最上位ビット（ＭＳＢ）がインピーダンスコード信号ＤＲＺＱＰ５となる。
【００５０】
カウンタ１８０から出力されたインピーダンスコード信号ＤＲＺＱＰは、レプリカ制御回路１１０ａおよび１２０ａのそれぞれを介して、ＤＱレプリカ１１０および１２０のそれぞれに入力されるとともに、ラッチ回路１９１にも入力される。
【００５１】
また、第２の調整用クロック信号が供給されている場合、カウンタ１８０は、第２の調整用クロック信号に同期して、インピーダンスコードＮをカウントする。より具体的には、カウンタ１８０は、第１の調整用クロック信号に同期して、ＬＭ判定回路１７０からの信号を取り込み、その信号がｕｐ信号であると、インピーダンスコードＮをカウントアップし、その信号がｄｏｗｎ信号であると、インピーダンスコードＮをカウントダウンする。
【００５２】
そして、カウンタ１８０は、カウントしたインピーダンスコードＮに応じたインピーダンスコード信号ＤＲＺＱＮを出力する。なお、トランジスタ１３１〜１３５のＷ／Ｌ比がそれぞれ「１」、「２」、「４」、「８」、「１６」に設定されていることから、インピーダンスコードＰの最下位ビット（ＬＳＢ）がインピーダンスコード信号ＤＲＺＱＮ１と対応し、インピーダンスコードＰの最上位ビット（ＭＳＢ）がインピーダンスコード信号ＤＲＺＱＮ５となる。
【００５３】
カウンタ１８０から出力されたインピーダンスコード信号ＤＲＺＱＮは、レプリカ制御回路１３０ａを介して、ＤＱレプリカ１３０に入力されるとともに、ラッチ回路１９２にも入力される。
【００５４】
ラッチ回路１９１は、ＬＭＯＫ信号（ｐｕｌｌ−ｕｐ）が活性化されると、カウンタ１８０からのインピーダンスコード信号ＤＲＺＱＰをラッチして、そのインピーダンスコード信号ＤＲＺＱＰを半導体装置に出力する。
【００５５】
ラッチ回路１９２は、ＬＭＯＫ信号（ｐｕｌｌ−ｄｏｗｎ）が活性化されると、カウンタ１８０からのインピーダンスコード信号ＤＲＺＱＮをラッチして、そのインピーダンスコード信号ＤＲＺＱＮを半導体装置に出力する。
【００５６】
次にキャリブレーション回路の動作について説明する。
【００５７】
図４は、キャリブレーション回路の動作例を説明するためのフローチャートである。
【００５８】
ＺＱ制御回路１６０に入力される第１のＺＱＣＬコマンド信号が活性化されると、ＺＱ制御回路１６０は、ＬＭ判定回路１７０およびカウンタ１８０への第１の調整用クロック信号の供給を開始して、ｐｕｌｌ−ｕｐ側のキャリブレーションを開始する（ステップＳ１）。
【００５９】
なお、カウンタ１８０のカウント値であるインピーダンスコードＰの初期値は、予め設定されていてもよいし、ＺＱ制御回路１６０から指定されてもよい。以下では、インピーダンスコードＰは、全て１にリセットされているものとする。この場合、カウンタ１８０の出力信号であるインピーダンスコード信号ＤＲＺＱＰは、全てハイレベルである。したがって、ＤＱレプリカ１１０内のトランジスタ１１１〜１１５は全てオフ状態となり、その結果、コンパレータ１５１の出力信号であるコンパレータヒット信号（ｐｕｌｌ−ｕｐ）は、ローレベルとなる。
【００６０】
このため、ＬＭ判定回路１７０にてｄｏｗｎ信号が生成され、カウンタ１８０は、インピーダンスコードＰをカウントダウンしていくこととなり、これに連動してトランジスタ１１１〜１１５のオン／オフ状態が切り替わる（ステップＳ２）。
【００６１】
ＬＭ判定回路１７０は、そのコンパレータヒット信号（ｐｕｌｌ−ｕｐ）に基づいて、ＤＱレプリカ１１０および１２０のインピーダンスが所定のレベルに達したか否かを判断する（ステップＳ３）。
【００６２】
ここでは、ＬＭ判定回路１７０は、直近のコンパレータヒット信号（ｐｕｌｌ−ｕｐ）の値と、前回のコンパレータヒット信号（ｐｕｌｌ−ｕｐ）の値との排他的論理和が「真」となると、ＤＱレプリカ１１０および１２０のインピーダンスが所定のレベルに達したと判断する。
【００６３】
以上のようなｐｕｌｌ−ｕｐ側のキャリブレーションが行われると、ＤＱレプリカ１１０および１２０のインピーダンスは徐々に低下し、図５に示すように、キャリブレーション端子ＺＱの電圧は徐々に上昇する。そして、ＤＱレプリカ１１０および１２０のインピーダンスが所定のレベルまで低下すると、キャリブレーション端子ＺＱの電圧が参照電圧を超えることから、コンパレータヒット信号（ｐｕｌｌ−ｕｐ）は反転する。その反転したコンパレータヒット信号（ｐｕｌｌ−ｕｐ）と、前回のコンパレータヒット信号（ｐｕｌｌ−ｕｐ）との排他的論理和が「真」となるので、インピーダンスが所定のレベルに達したと判断されることになる。
【００６４】
ＤＱレプリカ１１０および１２０のインピーダンスが所定のレベルに達すると、ＬＭ判定回路１７０は、ＬＭＯＫ信号（ｐｕｌｌ−ｕｐ）を活性化して、ラッチ回路１９１にインピーダンスコード信号ＤＲＺＱＰをラッチさせる。ラッチ回路１９１は、そのラッチしたインピーダンスコード信号ＤＲＺＱＰを半導体装置に出力する（ステップＳ４）。
【００６５】
その後、ＺＱ制御回路１６０に入力される第２のＺＱＣＬコマンド信号が活性化されると、ＺＱ制御回路１６０は、ＬＭ判定回路１７０およびカウンタ１８０への第２の調整用クロック信号の供給を開始して、ｐｕｌｌ−ｄｏｗｎ側のキャリブレーションを開始する。なお、カウンタ１８０のカウント値であるインピーダンスコードＮの初期値は、予め設定されていてもよいし、ＺＱ制御回路１６０から指定されてもよい。以下では、インピーダンスコードＮは、全て０にリセットされているものとする。この場合、カウンタ１８０の出力信号であるインピーダンスコード信号ＤＲＺＱＮは、全てローレベルである。したがって、ＤＱレプリカ１３０内のトランジスタ１３１〜１３５は全てオフ状態となり、その結果、コンパレータ１５２の出力信号であるコンパレータヒット信号（ｐｕｌｌ−ｄｏｗｎ）は、ハイレベルとなる。
【００６６】
このため、ＬＭ判定回路１７０にてｕｐ信号が生成され、カウンタ１８０は、インピーダンスコードＮをカウントアップしていくこととなり、これに連動してトランジスタ１３１〜１３５のオン／オフ状態が切り替わる（ステップＳ５）。
【００６７】
ＬＭ判定回路１７０は、そのコンパレータヒット信号（ｐｕｌｌ−ｄｏｗｎ）に基づいて、ＤＱレプリカ１３０のインピーダンスが所定のレベルに達したか否かを判断する（ステップＳ６）。
【００６８】
ＤＱレプリカ１３０のインピーダンスが所定のレベルに達すると、ＬＭ判定回路１７０は、ＬＭＯＫ信号（ｐｕｌｌ−ｄｏｗｎ）を活性化して、ラッチ回路１９２にインピーダンスコード信号ＤＲＺＱＮをラッチさせる。ラッチ回路１９２は、そのラッチしたインピーダンスコード信号ＤＲＺＱＮを半導体装置に出力し（ステップＳ７）、キャリブレーションを終了する（ステップＳ８）。
【００６９】
次に、参照電圧生成回路１４１および１４２の構成について説明する。
【００７０】
図６は、参照電圧生成回路１４１および１４２の構成例を示す図である。図６に示したように、参照電圧生成回路１４１および１４２は、比較器３０１と、インバータ３０２、３０３と、抵抗３０４と、ＰチャンネルＭＯＳトランジスタ３０５Ｐ、３０６Ｐと、ＮチャンネルＭＯＳトランジスタ３０５Ｎ、３０６Ｎとを備える。
【００７１】
比較器３０１では、非反転入力端子（＋）に規定電圧ＶＲＥＦ０が入力され、反転入力端子（−）に電源電圧ＶＤＤＱが入力される。規定電圧ＶＲＥＦ０は、１．８Ｖ系の電源電圧ＶＤＤ１から生成される１．２Ｖの電圧であり、図７で示すように、電源電圧ＶＤＤ１が満たすべきスペック１．６０Ｖ〜１．９５Ｖ内において、略一定とみなすことができる。なお、規定電圧ＶＲＥＦ０は、ウェハテストでチューニングされ、チップ間のばらつきがない。電源電圧ＶＤＤＱは、出力バッファ用の１．２Ｖ系の電源電圧であり、スペック（許容範囲）１．１４Ｖ〜１．３０Ｖ内に収まっている。
【００７２】
比較器３０１は、規定電圧ＶＲＥＦ０と電源電圧ＶＤＤＱとを比較して、規定電圧ＶＲＥＦ０が電源電圧ＶＤＤＱ以上であると、ハイレベルの信号を出力し、規定電圧ＶＲＥＦ０が電源電圧ＶＤＤＱ未満であると、ローレベルの信号を出力する。
【００７３】
抵抗３０４では、一端には接地電圧、他端には、入力バッファ用の１．２Ｖ系の電圧ＶＤＤＣＡが入力される。
【００７４】
トランジスタ３０５Ｐおよび３０５Ｎのソースは、抵抗３０４の第１の中間タップＴ１と共通接続されており、そのドレインは、出力端子ＶＲＥＦ＿ＺＱと共通接続されている。また、トランジスタ３０６Ｐおよびトランジスタ３０６Ｎのソースは、抵抗３０４の第２の中間タップＴ２と共通接続されており、そのドレインは、出力端子ＶＲＥＦ＿ＺＱと共通接続されている。
【００７５】
第１の中間タップＴ１は、電圧が第１電圧（ＶＤＤＣＡ／２）となるような位置に設けられ、第２の中間タップＴ２は、電圧が第２電圧（ＶＤＤＣＡ／２＋α）となるような位置に設けられる。これにより、抵抗３０４は、第１電圧および第２電圧を生成する電圧生成器の機能を有することになる。
【００７６】
また、ＰチャンネルＭＯＳトランジスタ３０５ＰおよびＮチャンネルＭＯＳトランジスタ３０６Ｎのゲートは、インバータ３０２を介して比較器３０１の出力端子と接続される。ＮチャンネルＭＯＳトランジスタ３０５ＮおよびＰチャンネルＭＯＳトランジスタ３０６Ｐのゲートは、インバータ３０２および３０３を介して比較器３０１の出力端子と接続される。
【００７７】
以上の構成により、ＰチャンネルＭＯＳトランジスタ３０５Ｐ、３０６Ｐと、ＮチャンネルＭＯＳトランジスタ３０５Ｎ、３０６Ｎは、比較器３０１の比較結果に応じて、電圧生成部が生成した第１電圧および第２電圧の一方を参照電圧として出力する選択器の機能を有することになる。より具体的には、ＰチャンネルＭＯＳトランジスタ３０５Ｐ、３０６Ｐと、ＮチャンネルＭＯＳトランジスタ３０５Ｎ、３０６Ｎは、電源電圧ＶＤＤＱが規定電圧ＶＲＥＦ０以上であると、第１電圧を参照電圧として出力し、電源電圧ＶＤＤＱが規定電圧ＶＲＥＦ０未満であると、第２電圧を参照電圧として出力する。
【００７８】
次にキャリブレーション回路を備える半導体装置について説明する。
【００７９】
図８は、半導体装置の構成を示すブロック図である。図８に示すように、半導体装置２００は、キャリブレーション回路１００と、データ入出力端子ＤＱに接続された出力バッファであるＤＱバッファ２１０と、前段回路２２０とを備える。
【００８０】
図９は、ＤＱバッファ２１０の構成を示す回路図である。図９に示すように、ＤＱバッファ２１０は、並列接続された５つのＰチャンネルＭＯＳトランジスタ２１１ｐ〜２１５ｐと、並列接続された５つのＮチャンネルＭＯＳトランジスタ２１１ｎ〜２１５ｎとを備えている。これらトランジスタ２１１ｐ〜２１５ｐとトランジスタ２１１ｎ〜２１５ｎとの間には、抵抗２１８および２１９が直列に接続されており、抵抗２１８と抵抗２１９の接続点がデータ出力端子ＤＱに接続されている。
【００８１】
ＤＱバッファ２１０のうち、ＰチャンネルＭＯＳトランジスタ２１１ｐ〜２１５ｐ及び抵抗２１８からなるプルアップ回路ＰＵは、図２に示したＤＱレプリカ１１０（１２０）と同じ回路構成を有している。また、ＮチャンネルＭＯＳトランジスタ２１１ｎ〜２１５ｎ及び抵抗２１９からなるプルダウン回路ＰＤは、図３に示したＤＱレプリカ１３０と同じ回路構成を有している。
【００８２】
トランジスタ２１１ｐ〜２１５ｐのゲートには、動作信号２２０Ｐを構成する５つの動作信号２２１Ｐ〜２２５Ｐが供給されている。また、トランジスタ２１１ｎ〜２１５ｎのゲートには、動作信号２２０Ｎを構成する５つの動作信号２２１Ｎ〜２２５Ｎが供給されている。
【００８３】
図８の説明に戻る。前段回路２２０は、インピーダンス調整回路１４０からのインピーダンス調整信号ＤＲＺＱＰおよびＤＲＺＱＮに応じて、動作信号２２０Ｐおよび２２０ＮをＤＱバッファ２１０に入力して、ＤＱバッファ２１０のインピーダンスを設定する。
【００８４】
このようにして、本実施形態によるキャリブレーション回路は、半導体装置の出力バッファのインピーダンスを調整するためのキャリブレーション回路であって、インピーダンスが可変であり、当該インピーダンスに応じた電圧を出力するレプリカ回路（１１０、１２０、１３０）と、出力バッファ用の電源電圧に依存する参照電圧を出力する参照電圧生成部（１４１、１４２）と、レプリカ回路の出力電圧と参照電圧とを比較する比較部（１５１、１５２）と、比較部の比較結果に応じて、レプリカ回路のインピーダンスを調整する調整部（１６０、１７０、１８０、１９１、１９２、１１０ａ、１２０ａ、１３０ａ）とを備えて構成されている。
【００８５】
また、本実施形態によるキャリブレーション回路は、参照電圧生成部が、電源電圧が所定範囲に含まれているか否かに応じて、参照電圧を変更するように構成されている。
【００８６】
また、本実施形態によるキャリブレーション回路は、所定範囲が規定電圧より低い範囲となるように構成されている。
【００８７】
また、本実施形態によるキャリブレーション回路は、参照電圧生成部が、電源電圧が所定範囲に含まれていない場合、第１電圧を参照電圧として出力し、電源電圧が所定範囲に含まれている場合、第１電圧を所定値分だけオフセットした第２電圧を参照電圧として出力するように構成されている。
【００８８】
また、本実施形態による参照電圧生成部は、第１電圧および第２電圧を生成する電圧生成器（３０４）と、電源電圧と規定電圧との比較する比較器（３０１）と、電源電圧が規定電圧以上であると、第１電圧を前記参照電圧として出力し、電源電圧が前記規定電圧未満であると、第２電圧を前記参照電圧として出力する選択器（３０５Ｎ、３０５Ｐ、３０６Ｎ、３０６Ｐ）とを備えて構成されている。
【００８９】
また、本実施形態の半導体装置は、キャリブレーション回路（１００）と、出力バッファ（１１０）と、出力バッファのインピーダンスを、キャリブレーション回路にて調整されたレプリカ回路のインピーダンスと同じインピーダンスに調整する前段回路（１２０）とを備えて構成されている。
【００９０】
以上説明したように本実施形態では、参照電圧が出力バッファ用の電源電圧に依存するので、出力バッファのＩ−Ｖ特性が出力バッファ用の電源電圧に応じて変化しても、出力バッファのＩ−Ｖ特性に対して規定を満足させることが可能になる。
【００９１】
以上説明した各実施形態において、図示した構成は単なる一例であって、本発明はその構成に限定されるものではない。
【符号の説明】
【００９２】
１００    キャリブレーション回路
１１０、１２０、１３０    ＤＱレプリカ
１１０ａ、１２０ａ、１３０ａ    レプリカ制御回路
１１１〜１１５    ＰチャンネルＭＯＳトランジスタ
１１９、１３９    抵抗
１３１〜１３５    ＮチャンネルＭＯＳトランジスタ
１４１、１４２    参照電圧生成回路
１５１、１５２    コンパレータ
１６０    ＺＱ制御回路
１７０    ＬＭ判定回路
１８０    カウンタ
１９１、１９２    ラッチ回路
２００    半導体装置
２１０    ＤＱバッファ
２２０    前段回路
３０１    比較器
３０２、３０３    インバータ
３０４、Ｒ    抵抗
３０５Ｎ、３０６Ｎ    ＮチャンネルＭＯＳトランジスタ
３０５Ｐ、３０６Ｐ    ＰチャンネルＭＯＳトランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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