(57)【要約】【課題】良好なオン抵抗を確保しつつ、ターンオフ時に半導体基板中に残留する正孔を早期に消去して電流集中によるスイッチング破壊の発生を抑制できる半導体装置を提供する。【解決手段】半導体装置１００は、素子形成領域１Ａとガードリング領域１Ｂとの双方において半導体基板１内に形成された第１導電型の領域３と、第１導電型の領域３とｐｎ接合を構成する第２導電型の領域４と、素子形成領域１Ａを取り囲むように設けられ、かつ第１導電型の領域３とｐｎ接合を構成し、第２導電型の領域４との間で第１導電型の領域３を挟むガードリング拡散領域１０と、ガードリング領域１Ｂの主表面２上に設けられ、かつ第１導電型の領域３とガードリング拡散領域１０との双方に電気的に接続されたガードリング配線２０とを備えている。【選択図】図２
2012079928.tif 000002
【特許請求の範囲】
【請求項１】
主表面を有し、かつ前記主表面において素子形成領域と前記素子形成領域を取り囲むように設けられたガードリング領域とを有する半導体基板と、
前記素子形成領域と前記ガードリング領域との双方において前記半導体基板内に形成された第１導電型の領域と、
前記素子形成領域の前記主表面に設けられ、かつ前記第１導電型の領域とｐｎ接合を構成する第２導電型の領域と、
前記ガードリング領域の前記主表面において、前記素子形成領域を取り囲むように設けられ、かつ前記第１導電型の領域とｐｎ接合を構成し、かつ前記主表面において前記第２導電型の領域との間で前記第１導電型の領域を挟むガードリング拡散領域と、
前記ガードリング領域の前記主表面上に設けられ、かつ前記第１導電型の領域と前記ガードリング拡散領域との双方に電気的に接続されたガードリング配線とを備えた、半導体装置。
【請求項２】
前記ガードリング拡散領域は、平面視において環状に沿って断続的に設けられた断続領域を含み、
平面視において前記断続領域間の隙間に配置された前記第１導電型の領域に前記ガードリング配線が電気的に接続されている、請求項１に記載の半導体装置。
【請求項３】
前記ガードリング拡散領域は、平面視において前記隙間が複数個設けられている、請求項２に記載の半導体装置。
【請求項４】
前記ガードリング拡散領域は、
前記素子形成領域の外周側に配置され、かつ前記素子形成領域と平面視において第１の間隔を有する第１のガードリング拡散領域と、
前記第１のガードリング拡散領域の外周側に配置され、かつ前記第１のガードリング拡散領域と平面視において第２の間隔を有する第２のガードリング拡散領域とを含み、
前記第１の間隔は、前記第２の間隔の寸法以下の大きさを有している、請求項２または３に記載の半導体装置。
【請求項５】
前記第１のガードリング拡散領域の前記隙間の前記環状に沿う方向の寸法は、前記第２の間隔の寸法より小さくなるように設けられている、請求項４に記載の半導体装置。
【請求項６】
前記ガードリング配線は、金属配線からなっている、請求項１〜５のいずれかに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特にガードリング拡散領域を有する半導体装置に関するものである。
【背景技術】
【０００２】
高耐圧のＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）およびＩＧＢＴ(Insulated Gate Bipolar Transistor)は、インバータおよび電源装置などで電力用スイッチング素子として用いられている。特にＩＧＢＴでは、近年技術革新が著しく、低オン抵抗化とスイッチング破壊に対する耐性の向上とが進んでいる。
【０００３】
高耐圧の半導体装置の一例としてのＩＧＢＴでは、主電流の導通を担うセル部と呼ばれるトランジスタが多数並列接続された素子形成領域の周囲を取り囲むガードリング構造が知られている。このガードリング構造は、高信頼性の耐圧を得ることを目的とするものである。
【０００４】
ガードリングの耐圧を向上させる技術は、たとえば、特開平６−２１３５８号公報（特許文献１）に開示されている。この公報では、ガードリング領域にのみ、たとえば水素、ヘリウムなどの荷電粒子イオンが打ち込まれる。これによって選択的にガードリング領域のみに結晶欠陥が導入され、少数キャリアの寿命が短縮され、ガードリング領域の内在バイポーラトランジスタの少数キャリアの到達率が小さくなるため耐圧が増加する。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平６−２１３５８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
従来のガードリング構造では、ターンオフ直後においては、ｐ+ガードリング拡散領域に多数キャリアとして正孔が存在している。このため、ターンオフ直後に、ガードリング領域の半導体基板中に残留している正孔は、ｐ+ガードリング拡散領域では消滅できないので、素子形成領域の端部に位置するｎ+ソース領域に到達する。この結果、素子形成領域の端部に正孔が集中するため、電流集中が引き起こされる。この電流集中によりスイッチング破壊が発生するという問題がある。
【０００７】
上記公報に記載の少数キャリアの寿命を短縮させる手段では、ガードリング領域において結晶欠陥の形成領域で抵抗が増大する。ガードリング領域の端部も電流通路の一部を構成するため、結晶欠陥の形成領域で抵抗が増大すると電流通路となる有効面積が減少する。これにより、オン抵抗が増大する。オン抵抗が増大するため、上記公報に記載の少数キャリアの寿命を短縮させる手段は、電界集中によりスイッチング破壊が発生するという問題の理想的な解決手法ではない。
【０００８】
この発明は、上記課題を鑑みてなされたものであり、その目的は、良好なオン抵抗を確保しつつ、ターンオフ時に半導体基板中に残留する正孔を早期に消去して電流集中によるスイッチング破壊の発生を抑制できる半導体装置を提供することである。
【課題を解決するための手段】
【０００９】
本発明の半導体装置は、半導体基板と、第１導電型の領域と、第２導電型の領域と、ガードリング拡散領域と、ガードリング配線とを備えている。半導体基板は、主表面を有し、かつ主表面において素子形成領域と素子形成領域を取り囲むように設けられたガードリング領域とを有する。第１導電型の領域は、素子形成領域とガードリング領域との双方において半導体基板内に形成されている。第２導電型の領域は、素子形成領域の主表面に設けられ、かつ第１導電型の領域とｐｎ接合を構成する。ガードリング拡散領域は、ガードリング領域の主表面において、素子形成領域を取り囲むように設けられ、かつ第１導電型の領域とｐｎ接合を構成し、かつ主表面において第２導電型の領域との間で第１導電型の領域を挟む。ガードリング配線は、ガードリング領域の主表面上に設けられ、かつ第１導電型の領域とガードリング拡散領域との双方に電気的に接続されている。
【発明の効果】
【００１０】
本発明の半導体装置によれば、ガードリング配線が第１導電型の領域とガードリング拡散領域との双方に電気的に接続されている。このため、ターンオフ直後にガードリング領域の第１導電型の領域（ｎ-半導体基板領域）中に残留する正孔を、ガードリング配線からも引き抜くことができる。そのため、残留キャリアである正孔を早期に消去することができる。またガードリング配線から正孔を引き抜くため、素子形成領域の端部から引き抜かれる正孔の数を減らすことができる。このため素子形成領域の端部への電流集中を緩和することができる。よって、スイッチング破壊の発生を抑制することができる。
【図面の簡単な説明】
【００１１】
【図１】本発明の一実施の形態における半導体装置の概略平面図である。
【図２】図１のＩＩ−ＩＩ線に沿う概略断面図である。
【図３】図１のＩＩ−ＩＩ線に沿う断面と該断面に隣接する主表面とを示す概略斜視図である。
【図４】比較例の半導体装置の概略平面図である。
【図５】図４のＶ−Ｖ線に沿う断面と該断面に隣接する主表面とを示す概略斜視図である。
【図６】本発明の一実施の形態の変形例１における半導体装置の概略断面図であって、その断面位置は図２に対応する。
【図７】本発明の一実施の形態の変形例２における半導体装置の概略断面図であって、その断面位置は図２に対応する。
【図８】本発明の一実施の形態の変形例３における半導体装置の概略断面図であって、その断面位置は図２に対応する。
【発明を実施するための形態】
【００１２】
以下、本発明の一実施の形態について図に基づいて説明する。なお、図における「ｐ-」と示す領域はｐ型の導電型を有し、かつ「ｐ+」と示す領域よりもｐ型不純物の不純物濃度が相対的に低い領域を意味している。同様に「ｎ-」と示す領域はｎ型の導電型を有し、かつ「ｎ+」と示す領域よりもｎ型不純物の不純物濃度が相対的に低い領域を意味している。また、各図においては、理解の容易のため、各部材の縮尺が実際とは異なる場合がある。
【００１３】
最初に本発明の一実施の形態の半導体装置の構成について説明する。半導体装置の一例としてプレーナ型のｎチャネル型ＩＧＢＴについて説明する。半導体装置の一例としてのプレーナ型のｎチャネル型ＩＧＢＴでは、第１導電型としてｎ型、および第２導電型としてｐ型が適用されている。
【００１４】
図１および図２を参照して、半導体装置１００は、半導体基板１と、その半導体基板１に形成されたＩＧＢＴおよびガードリングとを主に有している。この半導体基板１は、主表面２を有し、その主表面２においてＩＧＢＴが形成された素子形成領域１Ａと、ガードリングが形成されたガードリング領域１Ｂとを有している。ガードリング領域１Ｂは、半導体基板１の主表面２において素子形成領域１Ａの周囲を取り囲んでいる。素子形成領域１Ａでは、図２で示す単位セル１Ｃが同一パターンでチップ内に多数繰り返し配置されており、それぞれの単位セル１Ｃが並列接続されている。
【００１５】
ＩＧＢＴは、第１導電型の領域（ｎ-半導体基板領域）３と、第２導電型の領域（ｐ+ベース領域）４と、ソース領域（ｎ+ソース領域）５と、ゲート酸化膜６と、ゲート電極層７と、バッファ層（ｎ+ドレイン層）１２と、ドレイン層（ｐ+ドレイン層）１３とを主に有している。
【００１６】
第１導電型の領域３は半導体基板１内の第１導電型の領域である。第２導電型の領域４は第１導電型の領域３とｐｎ接合を構成し、かつ主表面２に形成されている。ソース領域５は第２導電型の領域４とｐｎ接合を構成し主表面２に形成されている。主表面２において第１導電型の領域３とソース領域５とに挟まれる第２導電型の領域４上にゲート酸化膜６を介在してゲート電極層７が形成されている。この第１導電型の領域３、第２導電型の領域４、ソース領域５、ゲート酸化膜６およびゲート電極層７によりＩＧＢＴのＭＯＳＦＥＴ部が構成されている。
【００１７】
第１導電型の領域３の他の表面（裏面）側には、バッファ層１２が形成されている。このバッファ層１２とｐｎ接合を構成するように他の表面（裏面）にドレイン層１３が形成されている。このドレイン層１３、バッファ層１２、第１導電型の領域３および第２導電型の領域４によりＩＧＢＴのバイポーラトランジスタ部が構成されている。
【００１８】
主表面２上には、第２導電型の領域４およびソース領域５の双方に電気的に接続するようにソース電極９が形成されている。ソース電極９とゲート電極層７とを電気的に絶縁するためにゲート電極層７の周囲を覆うように層間絶縁膜８が形成されている。また半導体基板１の他の表面（裏面）上には、ドレイン層１３と電気的に接続するようにドレイン電極１４が形成されている。
【００１９】
ガードリングは、ガードリング拡散領域（ｐ+ガードリング拡散領域）１０により構成されている。ガードリング拡散領域１０は、主表面２において第２導電型の領域４との間で第１導電型の領域３を挟むように設けられている。このガードリング拡散領域１０は、複数列（たとえば４列）の第１〜第４のガードリング拡散領域１０ａ，１０ｂ，１０ｃ，１０ｄからなっている。第１〜第４のガードリング拡散領域１０ａ〜１０ｄの各々は、第１導電型の領域３とｐｎ接合を構成するように主表面２に形成されている。また第１〜第４のガードリング拡散領域１０ａ〜１０ｄの各々は主表面２において素子形成領域１Ａの周囲を取り囲むように形成されている。
【００２０】
ガードリング拡散領域１０に電気的に接続するように主表面２上にガードリング配線２０が形成されている。このガードリング配線２０は、複数列（たとえば４列）の第１〜第４のガードリング配線２０ａ，２０ｂ，２０ｃ，２０ｄからなっている。第１〜第４のガードリング配線２０ａ〜２０ｄはそれぞれ第１〜第４のガードリング拡散領域１０ａ〜１０ｄに電気的に接続されている。これらのガードリング配線２０ａ〜２０ｄの各々を互いに電気的に接続するように主表面２の上方に半導電性絶縁膜１１が形成されており、半導電性絶縁膜１１と主表面２との間には層間絶縁膜８が形成されている。この半導電性絶縁膜１１はソース電極９にも電気的に接続されている。なお、図１では、層間絶縁膜８と、半導電性絶縁膜１１とは図示されていない。また、図１では、ガードリング配線２０とともにガードリング拡散領域１０も図示されている。
【００２１】
なお、ガードリング領域１Ｂには、素子形成領域１Ａと同様、第１導電型の領域３の他の表面（裏面）側に第１導電型のバッファ層１２とドレイン層１３とが形成されており、ドレイン層１３と電気的に接続するようにドレイン電極１４が形成されている。
【００２２】
ガードリング配線２０は主表面２においてガードリング拡散領域１０と第１導電型の領域３との双方に電気的に接続されている。
【００２３】
本発明の一実施の形態では、ガードリング拡散領域１０は、第１〜第４のガードリング拡散領域１０ａ〜１０ｄを有している。第１のガードリング拡散領域１０ａは、素子形成領域１Ａの外周側に配置され、かつ素子形成領域１Ａと平面視において第１の間隔３０ａを有している。第２のガードリング拡散領域１０ｂは、第１のガードリング拡散領域１０ａの外周側に配置され、かつ第１のガードリング拡散領域１０ａと平面視において第２の間隔３０ｂを有している。
【００２４】
第３のガードリング拡散領域１０ｃは、第２のガードリング拡散領域１０ｂの外周側に配置され、かつ第２のガードリング拡散領域１０ｂと平面視において第３の間隔３０ｃを有している。第４のガードリング拡散領域１０ｄは、第３のガードリング拡散領域１０ｃの外周側に配置され、かつ第３のガードリング拡散領域１０ｃと平面視において第４の間隔３０ｄを有している。
【００２５】
第１〜第４の間隔３０ａ〜３０ｄの大きさは、第１の間隔３０ａ≦第２の間隔３０ｂ≦第３の間隔３０ｃ≦第４の間隔３０ｄとなるように設定されている。つまり、第１の間隔３０ａは、第２の間隔３０ｂの寸法以下の大きさを有している。第２の間隔３０ｂは、第３の間隔３０ｃの寸法以下の大きさに設けられている。第３の間隔３０ｃは、第４の間隔３０ｄの寸法以下の大きさに設けられている。
【００２６】
図１および図３を参照して、ガードリング拡散領域１０は、平面視において環状に沿って断続的に設けられた断続領域２１を含んでいる。平面視において断続領域２１間の隙間２２に第１導電型の領域３が配置されている。ガードリング拡散領域１０は、平面視において隙間２２が複数個設けられている。つまり、ガードリング拡散領域１０は、平面視において縞状に形成されている。
【００２７】
ガードリング拡散領域１０は第１〜第４のガードリング拡散領域１０ａ〜１０ｄを有している。第１〜第４のガードリング拡散領域１０ａ〜１０ｄは、それぞれ隙間２２ａ〜２２ｄを有している。隙間２２ａ〜２２ｄの大きさは、隙間２２ａ≦隙間２２ｂ≦隙間２２ｃ≦隙間２２ｄとなるように設定されている。
【００２８】
第１のガードリング拡散領域１０ａの隙間２２ａの環状に沿う方向の寸法Ｌ１は、第２の間隔３０ｂの寸法Ｗ２より小さくなるように設けられている。第２のガードリング拡散領域１０ｂの隙間２２ｂの環状に沿う方向の寸法Ｌ２は、第３の間隔３０ｃの寸法Ｗ２より小さくなるように設けられている。第３のガードリング拡散領域１０ｂの隙間２２ｃの環状に沿う方向の寸法Ｌ３は、第４の間隔３０ｄの寸法Ｗ３より小さくなるように設けられている。つまり、隙間２２ａ〜２２ｃの環状に沿う方向の寸法Ｌ１〜Ｌ３および第２の間隔３０ｂ〜第４の間隔３０ｄの寸法Ｗ１〜Ｗ３の大きさは、隙間２２ａの環状に沿う方向の寸法Ｌ１＜第２の間隔３０ｂの寸法Ｗ１、隙間２２ｂの環状に沿う方向の寸法Ｌ２＜第３の間隔３０ｃの寸法Ｗ２、隙間２２ｃの環状に沿う方向の寸法Ｌ３＜第４の間隔３０ｄの寸法Ｗ３となるように設定されている。
【００２９】
ガードリング配線２０は、ガードリング領域１Ｂの主表面２上に設けられている。ガードリング配線２０は、第１導電型の領域３とガードリング拡散領域１０との双方に電気的に接続されている。ガードリング配線２０は、ガードリング拡散領域１０を覆うように環状に設けられている。平面視において断続領域２１の隙間２２に配置された第１導電型の領域３にガードリング配線２０が電気的に接続されている。
【００３０】
本発明の一実施の形態では、第１〜第４のガードリング拡散領域１０ａ〜１０ｄ上に第１〜第４のガードリング配線２０ａ〜２０ｄが設けられている。ガードリング配線２０は、耐圧を保持できる形状（パターン）であればよい。ガードリング配線２０は、たとえば第１導電型の領域３に接触するようにはみ出す部分を有する形状であってもよく、また第１導電型の領域３とガードリング拡散領域１０とを連続的に覆う形状であってもよい。
【００３１】
ガードリング配線２０は、金属配線からなっている。ガードリング配線２０は、低抵抗金属配線であってもよい。ガードリング配線２０は、たとえばアルミニウム製の配線からなっている。ガードリング配線２０は、導電性を有する部材であればよい。
【００３２】
ガードリング領域１Ｂにおいてガードリング電極１０が設けられた箇所を除いて主表面２上に層間絶縁膜８が設けられている。層間絶縁膜８からガードリング配線２０が露出している。層間絶縁膜８およびガードリング配線２０を覆うように半導電性絶縁膜１１が設けられている。半導電性絶縁膜１１は保護膜としての機能を有している。半導電性絶縁膜１１はたとえば窒化膜からなっている。半導電性絶縁膜１１によってソース電極９と第１〜第４のガードリング拡散領域１０ａ〜１０ｄとは電気的に接続されている。
【００３３】
次に本発明の一実施の形態の半導体装置の製造方法について説明する。
本発明の一実施の形態の半導体装置１００は、一般的な半導体のプロセスフローで形成することができる。半導体装置１００の製造方法の一例について説明する。
【００３４】
図１および図２を参照して、まず、半導体基板１が準備される。続いて、半導体基板１の主表面２に第２導電型の領域（ｐ+ベース領域）４と、第２導電型の領域（ｐ+ベース領域）４から所定距離だけ離れて複数の第１〜第４のガードリング拡散領域（ｐ+ガードリング拡散領域）１０ａ〜１０ｄとがたとえば選択拡散法により同時に形成される。
【００３５】
この際、第１〜第４のガードリング拡散領域１０ａ〜１０ｄでは、それぞれ平面視において環状に断続的に設けられた断続領域２１が複数個形成される。主表面２において断続領域２１の隙間２２に第１導電型の領域３が露出するように第１〜第４のガードリング拡散領域１０ａ〜１０ｄはそれぞれ縞状に形成される。
【００３６】
続いて、第２導電型の領域４内に選択的にソース領域（ｎ+ソース領域）５が形成される。その後、主表面２における第１導電型の領域３とソース領域５に挟まれた第２導電型の領域４上に、ゲート酸化膜６が形成される。ゲート酸化膜６上にＧ端子が電気的に接続されるゲート電極層７が形成される。
【００３７】
続いて、ゲート酸化膜６およびゲート電極層７を覆うように主表面２上に層間絶縁膜８が形成される。その後、第２導電型の領域４、ソース領域５、第１〜第４のガードリング拡散領域１０ａ〜１０ｄとのオーミック接続を形成するため、層間絶縁膜８の一部が開口される。層間絶縁膜８は、第１〜第４のガードリング配線２０ａ〜２０ｄが主表面２において第１〜第４のガードリング拡散領域１０ａ〜１０ｄの断続領域２１だけではなく、断続領域２１の隙間２２から露出する第１導電型の領域３にも接触するように開口される。
【００３８】
その開口に、たとえばアルミニウムなどの低抵抗金属が蒸着されて、選択エッチングされることで、第１〜第４のガードリング配線２０ａ〜２０ｄおよびソース電極９が形成される。続いて、ソース電極９の最外周と第１〜第４のガードリング配線２０ａ〜２０ｄとを覆うようにたとえば窒化膜からなる半導電性絶縁膜１１が形成される。
【００３９】
続いて半導体基板１の裏面上に第１導電型のバッファ層（ｎ+ドレイン層）１２が形成される。バッファ層１２上に第２導電型のドレイン層（ｐ+ドレイン層）１３が形成される。ドレイン層１３上に金属膜を蒸着してドレイン電極１４が形成される。
【００４０】
次に本発明の一実施の形態の半導体装置の動作について説明する。
主電流導通状態（オン状態）および主電流遮断状態（オフ状態）での半導体装置１００の動作について説明する。主電流導通状態（オン状態）は、ソース電極９−ドレイン電極１４間に準バイアス、すなわちドレイン電極１４に正（＋）電圧が、ソース電極９に負（−）電圧が印加された状態でゲート電極層７に正（＋）の電圧が印加されることで実現される。主電流遮断状態（オフ状態）は、ソース電極９−ドレイン電極１４間に準バイアス、すなわちドレイン電極１４に正（＋）電圧が、ソース電極９に負（−）電圧が印加された状態でゲート電極層７に負（−）の電圧が印加されることで実現される。
【００４１】
まず、素子がオフ状態からオン状態へ移行するターンオン過程について以下に説明する。
【００４２】
ソース電極９−ドレイン電極１４間に準バイアスが印加された状態で、ゲート電極層７に正（＋）の電圧を印加すると、ゲート酸化膜６近傍の第２導電型の領域（ｐ+ベース領域）４にｎ型反転した電子濃度の非常に高いｎチャネル（反転ｎ領域）が生成される。電流担体（キャリア）の１つである電子がソース領域（ｎ+ソース領域）５からこのｎチャネルを通して第１導電型の領域（ｎ-半導体基板領域）３中に注入され正（＋）電圧が印加されている第２導電型のドレイン層（ｐ+ドレイン層）１３に向かって流れていく。
【００４３】
この電子が第２導電型のドレイン層（ｐ+ドレイン層）１３に到達すると、第２導電型のドレイン層（ｐ+ドレイン層）１３からもう１つのキャリアである正孔が第１導電型の領域（ｎ-半導体基板領域）３中に注入され、負（−）電圧が印加されているソース領域（ｎ+ソース領域）５に向かって流れていき、ｎチャネルがソース領域（ｎ+ソース領域）５と接しているところまで到達する。
【００４４】
その後、ソース電極９とドレイン電極１４とから、両電極間に印加されている電位差に応じて、十分なキャリアが第１導電型の領域（ｎ-半導体基板領域）３中に第１導電型の領域（ｎ-半導体基板領域）３より２ないし３桁多く蓄積される。これにより電子−正孔対により導電率変調と呼ばれる低抵抗状態が出現し、ターンオンが完了する。このターンオン完了後の定常状態をオン状態といい、この状態で主電流が導通する。
【００４５】
次に、素子がオン状態からオフ状態へ移行するターンオフ過程について以下に説明する。
【００４６】
ゲート電極層７に負（−）電圧を印加すると、ｎチャネルが消失し、ソース領域（ｎ+ソース領域）５から第１導電型の領域（ｎ-半導体基板領域）３への電子の供給が止まる。さらに、電子密度の減少に伴い、第１導電型の領域（ｎ-半導体基板領域）３中に注入されていた電子濃度がソース領域（ｎ+ソース領域）５近傍から徐々に減少し始める。電荷中性条件を保つために、第１導電型の領域（ｎ-半導体基板領域）３中に注入されていた正孔も減少し始め、第１導電型の領域（ｎ-半導体基板領域）３と第２導電型の領域（ｐ+ベース領域）４とが逆バイアスされる。このため、第１導電型の領域（ｎ-半導体基板領域）３と第２導電型の領域（ｐ+ベース領域）４との界面で空乏層が広がり始め、両電極間のオフ状態での印加電圧に応じた厚みに至る。
【００４７】
さらに第１導電型の領域（ｎ-半導体基板領域）３中に残留するキャリアが、正孔はソース領域（ｎ+ソース領域）５に、電子はドレイン層（ｐ+ドレイン層）へとぞれぞれ引き抜かれてキャリア再結合により消滅する。これにより、キャリアが消滅し、ターンオフが完了する。このターンオフ完了後の定常状態をオフ状態といい、この状態で主電流の導通が遮断される。
【００４８】
また、第１導電型の領域（ｎ-半導体基板領域）３とガードリング拡散領域（ｐ+ガードリング拡散領域）１０とが逆バイアスされる。このため、第１導電型の領域（ｎ-半導体基板領域）３とガードリング拡散領域（ｐ+ガードリング拡散領域）１０との界面で空乏層が広がる。つまり、第２導電型の領域（ｐ+ベース領域）４およびガードリング拡散領域（ｐ+ガードリング拡散領域）１０と第１導電型の領域（ｎ-半導体基板領域）３の界面より空乏層が広がる。
【００４９】
オフ状態では、ソース電極９−ドレイン電極１４間に準バイアスが印加された状態で第１導電型の領域３と第２導電型の領域４とで構成されたｐｎ接合から外周側へ空乏層が広がっていき、第１のガードリング拡散領域１０ａに達する。空乏層は第１のガードリング拡散領域１０ａの内部には広がらず、第１のガードリング拡散領域１０ａの先まで一気に到達する。更に電圧を印加していくと、空乏層はさらに広がって第２のガードリング拡散領域１０ｂの先に達する。更に印加電圧を上げると空乏層はさらに第３のガードリング拡散領域１０ｃの先および第４のガードリング拡散領域１０ｄの先にまで順に広がる。これにより、第２導電型の領域４と第１導電型の領域３との間の電界が緩和される。そのため、外周部にガードリングを用いた半導体装置１００では、素子が必要とする耐圧が保持される。
【００５０】
ターンオフして導通していた主電流を遮断する際、ターンオフ直後にガードリング領域１Ｂの第１導電型の領域（ｎ-半導体基板領域）３中に残留するキャリアは、近接するガードリング配線２０下のガードリング拡散領域（ｐ+ガードリング拡散領域）１０の隙間２２を通じて、ガードリング配線２０へと引き抜かれる。このため、残留キャリアが早期に消去される。またガードリング配線２０から正孔を引き抜くため、素子形成領域１Ａの端部から引き抜かれる正孔の数を減らすことができる。このため素子形成領域１Ａの端部への正孔の集中が低減され、電流集中が緩和される。
【００５１】
また、ガードリング拡散領域１０では、断続領域２１が断続的に設けられており、断続領域２１の隙間２２が設けられているため、隙間２２が設けられていない場合と比較して、ガードリング領域１Ｂに設けられたｐ+拡散領域の面積および体積が減少する。そのため、ガードリング領域１Ｂにおける正孔の総量が低減される。よって、ターンオフ時に第１導電型の領域（ｎ-半導体基板領域）３中に残留する正孔の総量が低減される。これにより、残留キャリアが早期に消去される。そのため、素子形成領域１Ａの第２導電型の領域（ｐ+ベース領域）４の端部への正孔の集中が低減され、電流集中が緩和される。
【００５２】
隙間２２ａおよび第２の間隔３０ｂは、隙間２２ａの環状に沿う方向の寸法Ｌ１＜第２の間隔３０ｂの寸法Ｗ１と設定されているため、第２導電型の領域（ｐ+ベース領域）４と第１導電型の領域（ｎ-半導体基板領域）３との界面から第１の間隔３０ａを経て第１のガードリング拡散領域１０ａへと広がった空乏層は隙間２２ａを埋めて第１のガードリング拡散領域１０ａの断続領域２１を繋いだ後、第２の間隔３０ｂを経て第２のガードリング拡散領域１０ｂへと達する。
【００５３】
さらに印加電圧が上がると、隙間２２ｂおよび第３の間隔３０ｃは、隙間２２ｂの環状に沿う方向の寸法Ｌ２＜第２の間隔３０ｃの寸法Ｗ２と設定されているため、空乏層は隙間２２ｂを埋めて第２のガードリング拡散領域１０ｂの断続領域２１を繋いだ後、第３の間隔３０ｃを経て第３のガードリング拡散領域１０ｃに達する。次に、隙間２２ｃおよび第４の間隔３０ｄは、隙間２２ｃの環状に沿う方向の寸法Ｌ３＜第４の間隔３０ｄの寸法Ｗ３となるように設定されているため、空乏層は２２ｃを埋めて第３のガードリング拡散領域１０ｃの断続領域２１を繋いだ後、第４の間隔３０ｄを経て第４のガードリング拡散領域１０ｄに達する。
【００５４】
このように、ガードリング拡散領域１０を縞状に形成しても、周辺に向かって空乏層が順に広がる構造とすることで、素子が必要とする耐圧を低下させることなく、セル端部への電流集中が緩和される。
【００５５】
次に本発明の一実施の形態の半導体装置の作用効果について比較例と比較して説明する。比較例では、上述の本発明の一実施の形態の半導体装置と同一の要素については同一の符号を付し、その説明を繰り返さないことがある。
【００５６】
図４および図５を参照して、比較例の半導体装置１００では、ガードリング拡散領域１０上にのみガードリング配線２０が設けられている。より具体的には、比較例では第１〜第４のガードリング拡散領域１０ａ〜１０ｄは、連続的に設けられている。つまり比較例では本発明の一実施の形態の半導体装置１００のように断続領域２１が設けられていない。そして比較例では第１〜第４のガードリング拡散領域１０ａ〜１０ｄ上にのみ第１〜第４のガードリング配線２０ａ〜２０ｄが設けられている。つまり、比較例では第１〜第４のガードリング配線２０ａ〜２０ｄは、本発明の一実施の形態の半導体装置１００のように第１導電型の領域（ｎ-半導体基板領域）３に電気的に接続されていない。
【００５７】
比較例では、ターンオフ直後に、ガードリング領域１Ｂにおいて第１導電型の領域（ｎ-半導体基板領域）３中に残留している正孔は、素子形成領域１Ａのソース領域５に引かれ、多数キャリアとして存在する電子との再結合により消滅するまで残存する。そのため、素子形成領域１Ａの端部にはガードリング領域１Ｂの第１導電型の領域（ｎ-半導体基板領域）３中に残留する正孔が集中する。これにより電流集中が引き起こされるため、スイッチング破壊が引き起こされることがある。
【００５８】
それに対して、本発明の一実施の形態の半導体装置１００では、ガードリング配線２０が第１導電型の領域３とガードリング拡散領域１０との双方に電気的に接続されている。このため、ターンオフ直後にガードリング領域１Ｂの第１導電型の領域（ｎ-半導体基板領域）３中に残留する正孔を、ガードリング配線２０からも引き抜くことができる。そのため、残留キャリアである正孔を早期に消去することができる。またガードリング配線２０から正孔を引き抜くため、素子形成領域１Ａの端部から引き抜かれる正孔の数を減らすことができる。このため素子形成領域１Ａの端部への電流集中を緩和することができる。よって、スイッチング破壊の発生を抑制することができる。
【００５９】
本発明の一実施の形態の半導体装置１００では従来のように結晶欠陥を導入することがないため、オン抵抗が増大することもない。したがって、良好なオン抵抗を確保しつつ、ターンオフ時に第１導電型の領域（ｎ-半導体基板領域）中に残留する正孔を早期に消去して電流集中によるスイッチング破壊の発生を抑制することができる。
【００６０】
また、本発明の一実施の形態の半導体装置１００では、ガードリング拡散領域１０は、平面視において環状に沿って断続的に設けられた断続領域２１を含み、平面視において断続領域２１間の隙間２２に配置された第１導電型の領域３にガードリング配線２０が電気的に接続されている。このため、隙間２２が設けられていない場合と比較して、ガードリング領域１Ｂに設けられたｐ+拡散領域の面積および体積が減少する。
【００６１】
そのため、ガードリング領域１Ｂにおける正孔の総量を低減することができる。よって、ターンオフ時に第１導電型の領域（ｎ-半導体基板領域）３中に残留する正孔の総量を低減することができる。正孔の総量を低減することができるため、残留キャリアを早期に消去することができる。
【００６２】
また、本発明の一実施の形態の半導体装置１００では、ガードリング拡散領域１０は、平面視において隙間２２が複数個設けられている。これにより、ガードリング領域１Ｂに設けられたｐ+拡散領域の面積および体積をさらに減少することができる。そのため、ガードリング領域１Ｂにおける正孔の総量をさらに低減することができる。
【００６３】
また、本発明の一実施の形態の半導体装置１００では、ガードリング拡散領域１０は、素子形成領域１Ａの外周側に配置され、かつ素子形成領域１Ａと平面視において第１の間隔３０ａを有する第１のガードリング拡散領域１０ａと、第１のガードリング拡散領域１０ａの外周側に配置され、かつ第１のガードリング拡散領域１０ａと平面視において第２の間隔３０ｂを有する第２のガードリング拡散領域１０ｂとを含み、第１の間隔３０ａは、第２の間隔３０ｂの寸法以下の大きさ有している。
【００６４】
仮に第１の間隔３０ａが第２の間隔３０ｂの寸法より大きい場合には、第１のガードリング拡散領域１０ａから第２のガードリング拡散領域１０ｂへと周辺に向かって空乏層が順に広がらず素子形成領域１Ａの端部で電流集中が発生するおそれがある。
【００６５】
それに対して、本発明の一実施の形態の半導体装置１００では第１の間隔３０ａは第２の間隔３０ｂの寸法以下の大きさに設けられているため、第１のガードリング拡散領域１０ａから第２のガードリング拡散領域１０ｂへと周辺に向かって空乏層が順に広げることができる。そのため、素子形成領域１Ａの端部での電流集中の発生を抑制することができる。
【００６６】
また、本発明の一実施の形態の半導体装置１００では、第１のガードリング拡散領域１０ａの隙間２２ａの環状に沿う方向の寸法Ｌ１は、第２の間隔３０ｂの寸法Ｗ１より小さくなるように設けられている。
【００６７】
このため、第２導電型の領域（ｐ+ベース領域）４と第１導電型の領域（ｎ-半導体基板領域）３との界面から第１の間隔３０ａを経て第１のガードリング拡散領域１０ａへと広がった空乏層は隙間２２ａを埋めて第１のガードリング拡散領域１０ａの断続領域２１を繋いだ後、第２の間隔３０ｂを経て第２のガードリング拡散領域１０ｂへと達する。これにより、周辺に向かって空乏層が順に広がる構造とすることができるため、素子が必要とする耐圧を低下させることなく、素子形成領域１Ａの端部への電流集中を緩和することができる。
【００６８】
また、本発明の一実施の形態の半導体装置１００では、ガードリング配線２０は、金属配線からなっている。金属配線はポリシリコン（多結晶）配線より低抵抗である。ガードリング配線２０として、低抵抗の金属配線をガードリング拡散領域（ｐ+ガードリング拡散領域）１０に接触させることでガードリング拡散領域（ｐ+ガードリング拡散領域）１０の電界負荷が局所的にばらつかないようにすることができる。これにより、ガードリング拡散領域（ｐ+ガードリング拡散領域）１０と第１導電型の領域（ｎ-半導体基板領域）３との界面から広がる空乏層を素子形成領域１Ａの周囲に均一に広げることにより、電界緩和を均一にすることができる。
【００６９】
また、上記では半導体装置の一例としてのプレーナ型のｎチャネル型ＩＧＢＴについて説明したが、本発明の一実施の形態の半導体装置は、変形例１として、図６に示すようにトレンチ型のｎチャネル型ＩＧＢＴであってもよい。図６を参照して、変形例１のトレンチ型のｎチャネル型ＩＧＢＴでは、上記のプレーナ型のｎチャネル型ＩＧＢＴと比較して、ゲート電極層７が第１導電型の領域（ｎ-半導体基板領域）３に形成された溝の内部に設けられている点で主に異なっている。
【００７０】
また、上記では半導体装置の一例としてＩＧＢＴについて説明したが、本発明の一実施の形態の半導体装置は、変形例２として、図７に示すようにＭＯＳＦＥＴであってもよい。図７を参照して、変形例２のＭＯＳＦＥＴでは、上記のＩＧＢＴと比較して、第２導電型のドレイン層（ｐ+ドレイン層）１３が設けられていない点で主に異なっている。
【００７１】
また、本発明の一実施の形態の半導体装置は、変形例３として、図８に示すようにダイオードであってよい。図８を参照して、変形例３のダイオードでは、第１導電型の領域３に第２導電型の領域４が形成されて、第１導電型の領域３と第２導電型の領域４とでｐｎ接合が構成されている。
【００７２】
なお、上記の半導体装置の一例としてのプレーナ型のｎチャネル型ＩＧＢＴでは、第１導電型としてｎ型、および第２導電型としてｐ型が適用されているが、第１導電型としてｐ型、および第２導電型としてｎ型が適用されていてもよい。また、半導体基板は第１導電型が適用されているが、第２導電型が適用されていてもよい。上記の変形例１〜３についても同様である。
【００７３】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【符号の説明】
【００７４】
１  半導体基板、１Ａ  素子形成領域、１Ｂ  ガードリング領域、１Ｃ  単位セル、２  主表面、３  第１導電型の領域、４  第２導電型の領域、５  ソース領域、６  ゲート酸化膜、７  ゲート電極層、８  層間絶縁膜、９  ソース電極、１０  ガードリンク拡散領域、１０ａ〜１０ｄ  第１〜第４ガードリング拡散領域、１１  半導電性絶縁膜、１２  バッファ層、１３  ドレイン層、１４  ドレイン電極、２０  ガードリング配線、２０ａ〜２０ｄ  第１〜第４のガードリング配線、２１  断続領域、２２，２２ａ〜２２ｃ  隙間、２５  残留キャリア、３０ａ〜３０ｄ  第１〜第４の間隔、４１  エミッタ電極、４２  コレクタ電極、１００  半導体装置。
【図１】
2012079928.tif 000003
【図２】
2012079928.tif 000004
【図３】
2012079928.tif 000005
【図４】
2012079928.tif 000006
【図５】
2012079928.tif 000007
【図６】
2012079928.tif 000008
【図７】
2012079928.tif 000009
【図８】
2012079928.tif 000010