(57)【要約】【課題】温度係数の小さいポリシリコン抵抗体を含む半導体装置の製造方法を提供する。【解決手段】シリコン基板１にノンドープポリシリコン膜４を形成する工程と、ノンドープポリシリコン膜４をパターニングしてノンドープポリシリコンパターン４０を形成する工程と、ノンドープポリシリコンパターン４０を窒素雰囲気中でアニールし、ノンドープポリシリコンパターン４０のシリコン結晶粒径を拡大する第１アニール工程と、第１アニール工程においてシリコン結晶粒径が拡大されたノンドープポリシリコンパターン４０に導電型がＰ型のＢＦ2+イオンを注入する工程と、ＢＦ2+イオンが注入されたポリシリコン抵抗体８を酸素雰囲気中でアニールする第２アニール工程によって半導体装置を形成し、第１アニール工程は、不純物を注入する前で、ポリシリコン膜形成の後に行われ、処理時間が不純物の量に対応する。【選択図】図１
2012204807.tif 000002
【特許請求の範囲】
【請求項１】
ポリシリコン抵抗体を有する半導体装置の製造方法であって、
基板上にポリシリコン膜を形成する工程と、
前記ポリシリコン膜をパターニングしてポリシリコンパターンを形成する工程と、
前記ポリシリコンパターンを窒素雰囲気中でアニールし、該ポリシリコンパターンのシリコン結晶粒径を拡大する第１アニール工程と、
前記第１アニール工程においてシリコン結晶粒径が拡大された前記ポリシリコンパターンに導電型がＰ型の不純物を注入する工程と、
前記Ｐ型不純物が注入された前記ポリシリコンパターンを酸素雰囲気中でアニールする第２アニール工程と、
を含み、前記第１アニール工程は、前記不純物を注入する工程の前で、前記ポリシリコン膜を形成する工程の後で、処理時間は前記不純物の量に対応していることを特徴とする半導体装置の製造方法。
【請求項２】
ポリシリコン抵抗体及びＭＯＳトランジスタを有する半導体装置の製造方法であって、
基板上に素子分離膜を形成して素子分離領域を形成する工程と、
前記基板の前記素子分離領域及び前記素子分離膜が形成されていない領域にポリシリコン膜を形成する工程と、
前記基板の前記素子分離膜が形成されていない領域に前記ポリシリコン膜上から導電型がＮ型の不純物を注入してチャネル領域を形成する工程と、
前記ポリシリコン膜をパターニングしてポリシリコンパターン及びゲート電極を形成する工程と、
前記ポリシリコンパターン及び前記ゲート電極を窒素雰囲気中でアニールし、該ポリシリコンパターンのシリコン結晶粒径を拡大する第１アニール工程と、
前記第１アニール工程においてシリコン結晶粒径が拡大された前記ポリシリコンパターンに導電型がＰ型の不純物を注入すると同時に、前記ゲート電極の両側に導電型がＰ型の不純物を注入して不純物拡散層を形成する工程と、
前記Ｐ型不純物が注入された前記ポリシリコンパターン及び前記不純物拡散層を酸素雰囲気中でアニールする第２アニール工程と、
を含み、前記第１アニール工程は、前記不純物を注入する工程の前で、前記ポリシリコン膜を形成する工程の後で、処理時間は前記不純物の量に対応していることを特徴とする半導体装置の製造方法。
【請求項３】
前記第１アニール工程の処理時間は、予め求められた時間であることを特徴とする請求項１または２記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法にかかり、特に温度係数が小さいＰ型ポリシリコン抵抗体を有する半導体装置の製造方法に関する。
【背景技術】
【０００２】
ＬＳＩ回路には、ＭＯＳトランジスタ素子や抵抗体等のアナログ素子が用いられている。ＬＳＩ回路の動作には近年ますます高精度化が要求されており、そのためには抵抗体の温度係数を小さくすることが必要である。
ＬＳＩ回路の抵抗体はポリシリコンによって構成されている。一般的に、ポリシリコン抵抗体の温度係数は、ノンドープのポリシリコン膜に注入される不純物の量と、注入された不純物を活性化するためのアニール温度、ポリシリコン膜の膜厚で決定する。現在、行われているポリシリコン抵抗体の温度係数を小さくするため様々な方法が用いられているが、そのほとんどが上記３つのパラメータを調整するものである。
【０００３】
また、以前から、ポリシリコンの抵抗値の安定性は結晶粒径に関係があることが報告されている。ポリシリコンの粒径が大きくなると、温度特性が安定することが公知である（例えば、特許文献２）。ポリシリコン抵抗体では、導電タイプがＰ型のものの方がＮ型のものより抵抗値が安定していてアナログ素子に適している。このため、抵抗体にはＰ型のポリシリコンが多く使用されている。一般的に、Ｐ型ポリシリコンはシート抵抗値が約１８０Ω／□以上の場合、負の温度係数を有することも公知である。
【０００４】
さらに、ＬＳＩ回路の製造工程の複雑化は製品のコストアップを招くことが懸念される。このことから、ポリシリコン抵抗体の製造には、温度係数を小さくすると共に、他のアナログ素子とプロセスを共有して製造工程の簡略化を計ることが望まれている。
製造工程の簡略化を図る方法の一つに、Ｐチャネル型ＭＯＳトランジスタとポリシリコン抵抗体とを有するＬＳＩ回路において、Ｐチャネル型ＭＯＳトランジスタのＰ+拡散層への不純物注入と、ポリシリコン抵抗体への不純物の注入を同時に行うものがある。
【０００５】
このような従来技術が記載された文献としては、例えば、特許文献１がある。特許文献１に記載された発明では、Ｐチャネル型ＭＯＳトランジスタのＰ+拡散層への不純物注入と膜厚２００ｎｍのポリシリコン抵抗体への不純物注入とを同時に行っている。不純物種はフッ化ホウ素イオンＢＦ2+、注入量は２．５Ｅ１５〜３．５Ｅ１５[ヶ／cm2]、アニール温度は８５０℃〜９５０℃である。
【０００６】
特許文献１に記載された発明によれば、Ｐチャネル型ＭＯＳトランジスタのＰ+拡散層と、ポリシリコン抵抗体への不純物の打ち込みを同時に行うことができるのでプロセスを簡略化することができる。また、ポリシリコン抵抗体の温度係数を−５０〜＋５０ｐｐｍ／℃にまで小さくすることができる。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００１−１９６５４１号公報
【特許文献２】特開２００６−８０１４７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかしながら、特許文献１に記載された発明では、不純物の注入量及びアニール温度が上記した範囲外である場合、ポリシリコン抵抗体の温度係数を小さくする方法については記載されていない。また、温度係数の小さなポリシリコン抵抗体を得るために、フッ化ホウ素イオンＢＦ2+イオンのドーズ量や、アニール温度を調整すると、同時に不純物が注入されるＰチャネル型ＭＯＳトランジスタの特性を変動させてしまうという問題がある。
本発明は、上記した点に鑑みてなされたものであり、ポリシリコン抵抗体が負の温度係数を持つ場合において、不純物の注入量や不純物活性化のためのアニール条件に依らず、温度係数の小さなポリシリコン抵抗体を形成する半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明の半導体装置の製造方法は、ポリシリコン抵抗体を有する半導体装置の製造方法であって、基板上（例えば図１に示したシリコン基板１）にポリシリコン膜（例えば図１に示したノンドープポリシリコン膜４）を形成する工程（例えば図１（ａ）に示した工程）と、前記ポリシリコン膜をパターニングしてポリシリコンパターン（例えば図１に示したノンドープポリシリコンパターン４０）を形成する工程（例えば図１（ｂ）に示した工程）と、前記ポリシリコンパターンを窒素雰囲気中でアニールし、該ポリシリコンパターンのシリコン結晶粒径を拡大する第１アニール工程（例えば図１（ｃ）に示した工程）と、前記第１アニール工程においてシリコン結晶粒径が拡大された前記ポリシリコンパターンに導電型がＰ型の不純物を注入する工程（例えば図１（ｄ）に示した工程）と、前記Ｐ型不純物が注入された前記シリコンパターンを酸素雰囲気中でアニールする第２アニール工程（例えば図１（ｅ）に示した工程）と、を含み、前記第１アニール工程は、前記不純物を注入する工程の前で、前記ポリシリコン膜を形成する工程の後で、処理時間は前記不純物の量に対応していることを特徴とする。
【００１０】
本発明の半導体装置の製造方法は、ポリシリコン抵抗体及びＭＯＳトランジスタを有する半導体装置の製造方法であって、基板上に素子分離膜を形成して素子分離領域（例えば図３（ａ）に示したＬＯＣＯＳ領域２）を形成する工程（例えば図３（ａ）に示した工程）と、前記基板の前記素子分離領域及び前記素子分離膜が形成されていない領域にポリシリコン膜を形成する工程（例えば図３（ａ）に示した工程）と、前記基板の前記素子分離膜が形成されていない領域に前記ポリシリコン膜上から導電型がＮ型の不純物を注入してチャネル領域を形成する工程（例えば図３（ｂ）に示した工程）と、前記ポリシリコン膜をパターニングしてポリシリコンパターン及びゲート電極（例えば図３（ｃ）に示したゲート電極８０）を形成する工程（例えば図３（ｃ）に示した工程）と、前記ポリシリコンパターン及び前記ゲート電極を窒素雰囲気中でアニールし、該ポリシリコンパターンのシリコン結晶粒径を拡大する第１アニール工程（例えば図３（ｅ）に示した工程）と、前記第１アニール工程においてシリコン結晶粒径が拡大された前記ポリシリコンパターンに導電型がＰ型の不純物を注入すると同時に、前記ゲート電極の両側に導電型がＰ型の不純物を注入して不純物拡散層を形成する工程（例えば図３（ｅ）、（ｆ）に示した工程）と、前記Ｐ型不純物が注入された前記ポリシリコンパターン及び前記不純物拡散層を酸素雰囲気中でアニールする第２アニール工程（例えば図３（ｆ）に示した工程）と、を含み、前記第１アニール工程は、前記不純物を注入する工程の前で、前記ポリシリコン膜を形成する工程の後で、処理時間は前記不純物の量に対応していることを特徴とする。
また、本発明の半導体装置の製造方法は、上記した発明において、前記第１アニール工程の処理時間は、予め求められた時間であることが望ましい。
【発明の効果】
【００１１】
以上の本発明によれば、ポリシリコン抵抗体が負の温度係数を持つ場合、温度係数が小さいポリシリコン抵抗体が得られるような条件でのアニール処理をイオン注入前に行うことで、不純物のドーズ量や不純物を活性化させるためのアニール条件を変更することなく、温度係数の小さなポリシリコン抵抗体を形成できる。
また、ＭＯＳトランジスタとポリシリコン抵抗体とを同一の基板上に形成する場合でも、アニール処理を行うタイミングをイオン注入前とすることで、ＭＯＳトランジスタの特性を変動させることなく、温度係数がゼロ又はゼロに近いポリシリコン抵抗体を形成できる。
さらに、ポリシリコン−ポリシリコンキャパシタとポリシリコン抵抗体を有する場合も、ポリシリコン−ポリシリコンキャパシタの層間酸化膜形成時の熱量を考慮して事前アニール条件を決定することで、温度係数の小さなポリシリコン抵抗体を形成できる。
【図面の簡単な説明】
【００１２】
【図１】本発明の実施形態１の半導体装置の製造方法を説明するための断面図である。
【図２】（ａ）はポリシリコン抵抗体のＢＦ2のイオン注入量と温度係数との関係を示す図、（ｂ）は（ａ）に示した温度係数の変動量とＮ2アニールの処理時間との関係を示す図である。
【図３】本発明の実施形態２の半導体装置の製造工程を説明するための断面図である。
【図４−１】本発明の実施形態３の半導体装置の製造工程を説明するための断面図である。
【図４−２】図４−１に示した工程に続く実施形態３の半導体装置の製造工程を説明するための断面図である。
【発明を実施するための形態】
【００１３】
以下、本発明の半導体装置の製造方法の実施形態１、実施形態２、実施形態３を説明する。
［実施形態１］
実施形態１は、ポリシリコン抵抗体単体の製造方法を説明するための図である。
図１（ａ）〜（ｅ）は、本発明の実施形態１の半導体装置の製造方法を説明するための図であって、特にポリシリコン抵抗体の製造工程を示す断面図である。実施形態１では、先ず、図１（ａ）に示すように、シリコン基板１上に素子分離用の酸化膜（ＬＯＣＯＳ）２’を形成することによってＬＯＣＯＳ領域２を形成する。次に、熱酸化処理によってゲート酸化絶縁膜３が形成され、ゲート酸化絶縁膜３上にＣＶＤ法によりポリシリコン抵抗体となる３６５ｎｍの厚さのノンドープドポリシリコン膜４が形成される。
【００１４】
次に、図１（ｂ）に示すように、ノンドープドポリシリコン膜４上にフォトレジストが塗布され、これを露光した後現像してレジストパターン５が形成される。ノンドープドポリシリコン膜４がレジストパターン５をマスクにエッチングされ、ノンドープポリシリコンパターン４０が形成される。
そして、図１（ｃ）に示すように、レジストパターン５の除去後、１６０ｎｍの図示しないナイトライド膜が形成され、セルフアラインでナイトライド膜がエッチングされる。ナイトライド膜のエッチングにより、ノンドープポリシリコンパターン４０の側壁にナイトライドスペーサ６が形成される。
【００１５】
ここで、実施形態１では、ポリシリコン抵抗体へのイオン注入に先立って、Ｎ2雰囲気中で温度１０３８℃、所定の時間の熱処理（アニール）が行われる。このアニールにより、ノンドープポリシリコンパターン４０の結晶粒径が拡大される。アニールの条件は、ポリシリコン抵抗体の温度係数をシフトすべき量に合わせて適宜変更される。
ここで、図２（ａ）に、ポリシリコン抵抗体のＢＦ2のイオン注入量と温度係数との関係を示す。また、図２（ｂ）に、（ａ）に示した温度係数の変動量とＮ2アニールの処理時間との関係を示す。
【００１６】
つまり、図２（ａ）に示す様に従来のポリシリコン抵抗体は、ＢＦ2のイオン注入量に温度係数が依存していた。しかし、本願発明のＮ2雰囲気中での熱処理（Ｎ2アニール）によって、温度係数は略ゼロになる。そして、Ｎ2アニールの処理時間は、図２（ｂ）に示すように、図２（ａ）の温度係数変動量に対応している。
ポリシリコン抵抗体へのイオン注入に先立って行われるＮ2雰囲気中のアニールを、本明細書では「事前アニール」とも記し、イオン注入前であれば、図１の（ａ）（ｂ）（ｃ）のどの工程で実施しても有効である。
【００１７】
次に、図１（ｄ）に示すように、１５ｎｍの保護酸化膜７をＣＶＤ法により形成し、フッ化ホウ素イオンＢＦ2+をエネルギー６０ｋｅＶ、注入量４．０×Ｅ１５[ヶ／cm2]の条件でノンドープポリシリコンパターン４０に注入する。この結果、ノンドープポリシリコンパターン４０がポリシリコン抵抗体８となる。
次に、図１（ｅ）に示すように、保護酸化膜７が除去される。この後、９５０℃で１５０秒の急速熱酸化処理を行って注入されたフッ化ホウ素イオンＢＦ2+を活性化することにより、温度係数の小さなＰ型のポリシリコン抵抗体８が形成される。
【００１８】
以下に、上記した図２（ａ）、（ｂ）が示す具体的なポイントを説明する。
図２（ａ）に示したように、ノンドープポリシリコンパターン４０へのフッ化ホウ素イオンＢＦ2+イオンのドーズ量が３．０×Ｅ１５[ヶ／cm2]である場合、事前アニールをしないときのポリシリコン抵抗体８の温度係数は−４４０ｐｐｍ／℃（い）であった。しかし、イオン注入前に１０３８℃の温度条件下で１０７秒のＮ2アニールを行った場合、ポリシリコン抵抗体８の温度係数は−１．３ｐｐｍ／℃となり、−５０ｐｐｍ〜＋５０ｐｐｍ／℃の範囲内の、よりゼロに近い値となった。
【００１９】
また、ノンドープポリシリコンパターン４０へのドーズ量が２．０×Ｅ１５[ヶ／cm2]でＮ2アニールをしないときのポリシリコン抵抗体８の温度係数は−６３８ｐｐｍ／℃（ろ）であった。しかし、１０３８℃、１５４秒のＮ2雰囲気中で事前アニールを行った場合、ポリシリコン抵抗体８の温度係数は−６．６ｐｐｍ／℃となり、−５０ｐｐｍ〜＋５０ｐｐｍ／℃の範囲内の、よりゼロに近い値となった。
なお、図２（ａ）、（ｂ）の両者の関係は、予め所定の範囲のＢＦ2+ドーズ量に対応した事前アニール温度と処理時間と、温度係数との関係を求めておく。そして、実際のプロセスのドーズ量に対応した事前アニール処理時間だけ実施する。
【００２０】
［実施形態２］
次に、本発明の実施形態２を説明する。実施形態２の半導体装置の製造方法は、Ｐチャネル型ＭＯＳトランジスタとポリシリコン抵抗体の不純物注入の工程を兼用するものである。実施形態２によれば、Ｐチャネル型ＭＯＳトランジスタとポリシリコン抵抗体との間で、不純物の注入条件が異なる場合であっても不純物の注入工程を兼用できる上、Ｐチャネル型ＭＯＳトランジスタとポリシリコン抵抗体とがそれぞれ所望の特性を得ることができる。
【００２１】
図３（ａ）〜（ｆ）は、実施形態２の半導体装置の製造工程を説明するための断面図である。なお、図３に示した構成のうち、図１で説明した構成と同様の構成については同様の符号を付してその説明を一部略すものとする。
図３（ａ）に示すように、シリコン基板１上にはＰチャネル型ＭＯＳトランジスタが形成される領域（図中にはＰＭＯＳと記す。また、以下、文中にはＰＭＯＳ領域Ａと記す）と、ポリシリコン抵抗体が形成される領域（図中にはＰｏｌｙ抵抗と記す。また、以下、文中にはＰｏｌｙ抵抗領域Ｂと記す）とがある。
【００２２】
実施形態２では、先ず、Ｐｏｌｙ抵抗領域Ｂに素子分離用のＬＯＣＯＳ領域２が形成される。ＰＭＯＳ領域Ａには、図示しないレジストパターンを用いてＮ型の不純物を注入し、Ｎウェル領域９が形成される。続いて熱酸化処理によりゲート酸化絶縁膜３が形成される。ゲート酸化絶縁膜３上には、ＣＶＤ法によって３６５ｎｍの厚さのノンドープドポリシリコン膜４が形成される。
【００２３】
次に、図３（ｂ）に示すように、Ｐｏｌｙ抵抗領域ＢとＰＭＯＳ領域Ａとに１０ｎｍの保護酸化膜１０が形成される。そして、Ｐｏｌｙ抵抗領域Ｂをレジストパターン１１で覆い、ＰＭＯＳ領域Ａのノンドープドポリシリコン膜４に選択的にリンＰ+イオンを注入し、Ｎ型ゲート電極を形成する。
次に、図３（ｃ）に示すように、レジストパターン１１が除去された後、Ｐｏｌｙ抵抗領域ＢとＰＭＯＳ領域Ａとにそれぞれレジストパターン５が形成される。レジストパターン５をマスクにしてノンドープドポリシリコン膜４がエッチングされる。エッチングにより、Ｐｏｌｙ抵抗領域Ｂ上にノンドープポリシリコンパターン４０が形成される。ＰＭＯＳ領域Ａにはゲート電極８０が形成される。
【００２４】
次に、図３（ｄ）に示すように、レジストパターン５が除去される。そして、シリコン基板１のＰＭＯＳ領域Ａを除く領域にレジストパターン１２が形成され、ＰＭＯＳ領域Ａにはフッ化ホウ素イオンＢＦ2+が選択的に注入される。フッ化ホウ素イオンＢＦ2+の注入により、Ｐチャネル型ＭＯＳトランジスタの低濃度のＰ-拡散層１３が形成される。
次に、図３（ｅ）に示すように、レジストパターン１２が除去される。そして、Ｐｏｌｙ抵抗領域ＢとＰＭＯＳ領域Ａの全面に図示しない１６０ｎｍのナイトライド膜が形成される。ナイトライド膜をセルフアラインでエッチングすることによってゲート電極８０の側壁とノンドープポリシリコンパターン４０の側壁とにナイトライドスペーサ６が形成される。
【００２５】
次に、実施形態２では、実施形態１と同様に、Ｎ2雰囲気中で１０３８℃、６５秒の事前アニールが行われる。事前アニールにより、以降の工程でノンドープポリシリコンパターン４０が温度係数の小さなポリシリコン抵抗体となる。
さらに、ゲート電極８０とノンドープポリシリコンパターン４０上にＣＶＤ法によって１５ｎｍの保護酸化膜７が形成される。保護酸化膜７上からフッ化ホウ素イオンＢＦ2+がＰチャネル型ＭＯＳトランジスタの拡散層１４となる部分と、ノンドープポリシリコンパターン４０に対して注入される。本実施形態において、所望のＰチャネル型ＭＯＳトランジスタ特性が得られるフッ化ホウ素イオンＢＦ2+の注入の条件は、エネルギー６０ｋｅＶ、ドーズ量４．０×Ｅ１５[ヶ／cm2]である。
【００２６】
次に、図３（ｆ）に示すように、保護酸化膜７が除去される。保護酸化膜７の除去後、酸素雰囲気中で９５０℃、１５０秒の急速熱酸化処理（アニール）がされ、注入されたフッ化ホウ素イオンＢＦ2+が活性化される。以上の工程により、Ｐチャネル型ＭＯＳトランジスタと温度係数の小さなＰ型ポリシリコン抵抗体８が形成される。
実施形態２は、以上説明した工程に限定されるものではない。すなわち、実施形態１で記載したとおり図３（ｅ）で行われるＮ2雰囲気中の事前アニールは、図３（e）に示すイオン注入前であれば、図３（ａ）と（ｄ）の間の工程であれば有効である。
また、実施形態１で記載したように、事前アニール処理の処理時間は、予め求めた図Ａ、Ｂの関係からドーズ量４．０×Ｅ１５[ヶ／cm2]に対応した６５秒となっている。
図２（ｅ）の工程でＮ2雰囲気中の事前アニールを行うことにより、温度係数の小さなポリシリコン抵抗体の形成が可能である。
【００２７】
［実施形態３］
次に、本発明の実施形態３について説明する。実施形態３は、Ｐチャネル型ＭＯＳトランジスタと、ポリシリコン−ポリシリコンキャパシタと、Ｐ型ポリシリコン抵抗体を含むＬＳＩ回路に本発明を適用するものである。ＬＳＩ回路がポリシリコン−ポリシリコンキャパシタを含む場合、層間酸化膜形成時に加わる熱量でポリシリコン抵抗体の結晶粒径が拡大する。このため、先に説明した実施形態１、実施形態２よりも事前アニールでノンドープポリシリコンパターンに与える熱量を下げる必要がある。
【００２８】
図４‐１（ａ）〜図４-２（ｇ）は、実施形態３の半導体装置の製造工程を説明するための断面図である。なお、図４‐１、３‐２に示した構成のうち、図１、図３で説明した構成と同様の構成については同様の符号を付してその説明を一部略すものとする。
図４‐１（ａ）に示すように、実施形態３では、シリコン基板１にＰＭＯＳ領域Ａと、Ｐｏｌｙ抵抗領域Ｂと、Ｐｏｌｙ‐Ｃａｐ領域Ｃ（図中ではＰｏｌｙ‐ＣａｐＣと記す）とが設けられる。ＰＭＯＳ領域ＡにはＮウェル領域９が形成され、Ｐｏｌｙ抵抗領域Ｂ及びＰｏｌｙ‐Ｃａｐ領域ＣにはＬＯＣＯＳ領域２が形成される。ＰＭＯＳ領域Ａ、Ｐｏｌｙ抵抗領域Ｂ、Ｐｏｌｙ‐Ｃａｐ領域Ｃ上にはゲート酸化絶縁膜３が形成される。
【００２９】
次に、図４‐１（ｂ）に示すように、シリコン基板１にＰＭＯＳ領域Ａと、Ｐｏｌｙ抵抗領域Ｂと、Ｐｏｌｙ‐Ｃａｐ領域Ｃ上に１０ｎｍの保護酸化膜１０が形成される。そして、レジストパターン１１をＰｏｌｙ抵抗領域Ｂ上に形成し、レジストパターン１１をマスクにしてＰＭＯＳ領域ＡとＰｏｌｙ‐Ｃａｐ領域Ｃ上のノンドープドポリシリコン膜４にリンＰ+が選択的に注入される。Ｐｏｌｙ‐Ｃａｐ領域Ｃ上のノンドープドポリシリコン膜４はポリシリコン−ポリシリコンキャパシタの下部電極となる。
【００３０】
次に、図４‐１（ｃ）に示すように、保護酸化膜１０が除去される。保護酸化膜１０の除去後、酸素雰囲気中で、温度１０３８℃、１７秒の熱処理を行うことによってポリシリコン−ポリシリコンキャパシタの層間酸化膜１５が形成される。層間酸化膜１５上には、ＣＶＤ法によって３６５ｎｍのポリシリコン膜１６が形成される。ポリシリコン膜１６は、後にポリシリコン−ポリシリコンキャパシタの上部電極となる。続いて、ポリシリコン膜１６に対してリンＰ+が注入される。
【００３１】
次に、図４‐１（ｄ）に示すように、図示しないレジストパターンを用いてポリシリコン膜１６がエッチングされ、ポリシリコン−ポリシリコンキャパシタの上部電極１６０が形成される。ポリシリコン膜１６のエッチングに使用されたレジストパターンが除去された後、レジストパターン５が形成される。レジストパターン５をマスクにしてノンドープドポリシリコン膜４及びゲート酸化絶縁膜３をエッチングすることにより、ゲート電極８０とノンドープポリシリコンパターン４０、ポリシリコン−ポリシリコンキャパシタの下部電極１５０が形成される。
【００３２】
次に、図４‐１（ｅ）に示すように、レジストパターン５の除去後、レジストパターン１２が形成される。レジストパターン１２をマスクにしてフッ化ホウ素イオンＢＦ2+を選択的に注入することによってＰチャネル型ＭＯＳトランジスタのＰ-拡散層１３が形成される。
そして、図４‐１（ｆ）に示すように、レジストパターン１２除去後、１６０ｎｍの図示しないナイトライド膜がＰＭＯＳ領域Ａ、Ｐｏｌｙ抵抗領域Ｂ、Ｐｏｌｙ‐Ｃａｐ領域Ｃの全面に形成される。セルフアラインでナイトライド膜をエッチングすることにより、ゲート電極８０、ノンドープポリシリコンパターン４０、ポリシリコン−ポリシリコンキャパシタ３００の側壁にナイトライドスペーサ６が形成される。
【００３３】
次に、実施形態１、実施形態２と同様に、Ｎ2雰囲気中で温度１０３８℃の熱処理（事前アニール）が行われる。ただし、実施形態３では、ポリシリコン−ポリシリコンキャパシタ３００の層間酸化膜１５の形成時に１０３８℃、１７秒の熱処理が先に行われている。このため、実施形態３の事前アニールでは、先に行われた熱処理を考慮して１０３８℃の熱処理を実施形態１、実施形態２よりも熱処理を行った１７秒短い４８秒行っている（実施形態１、実施形態２では６５秒）。
【００３４】
実施形態３では、このように、層間酸化膜１５の形成時の熱量を考慮して事前アニール条件を決定することで、ポリシリコン−ポリシリコンキャパシタ３００を有する場合でも、温度係数の小さなポリシリコン抵抗体を形成することが可能となる。また、上記した工程では、事前アニールの時間を短縮することによって事前アニールでノンドープポリシリコンパターン４０に加わる熱量を低減した。
【００３５】
しかし、実施形態３は、事前アニール時のノンドープポリシリコンパターン４０に加わる熱量が、ノンドープポリシリコンパターン４０の結晶粒径を充分拡大する熱量から層間酸化膜１５を形成する際に加わる熱量を差し引いた熱量になるものであればよく、アニール温度を低減して熱量を低減するものであってもよい。
また、実施形態３において、事前アニールをＮ2雰囲気中で行うことは、ポリシリコン−ポリシリコンキャパシタ３００の層間酸化膜１５をさらに酸化することがない。つまり、Ｎ2雰囲気中の事前アニールは、層間酸化膜１５の厚さを変動させることがない実施形態３に好適なプロセスである。
【００３６】
次に、ＣＶＤ法によってＰＭＯＳ領域Ａ、Ｐｏｌｙ抵抗領域Ｂ、Ｐｏｌｙ‐Ｃａｐ領域Ｃの全面に１５ｎｍの保護酸化膜７が形成される。保護酸化膜７上には、レジストパターン１７が形成され、フッ化ホウ素イオンＢＦ2+がエネルギー６０ｋｅＶ、ドーズ量４．０×Ｅ１５[ヶ／cm2]の条件で、Ｐチャネル型ＭＯＳトランジスタのＰ+拡散層１４となる部分と、ノンドープポリシリコンパターン４０に注入される。
【００３７】
次に、図４‐２（ｇ）に示すように、レジストパターン１７が除去される。レジストパターン１７の除去後、９５０℃、１５０秒の条件で急速熱酸化処理が行われ、注入されたフッ化ホウ素イオンＢＦ2+が活性化される。フッ化ホウ素イオンＢＦ2+の活性化により、Ｐチャネル型ＭＯＳトランジスタとポリシリコン−ポリシリコンキャパシタ３００とポリシリコン抵抗体８が形成される。
【００３８】
以上説明した実施形態１ないし３によれば、負の温度係数を持つポリシリコン抵抗体に対し、ポリシリコン抵抗体へのイオン注入に先立って事前アニールを行うことによってポリシリコン抵抗体の温度係数をプラス側にシフトすることができる。このため、本発明の実施形態１ないし３によれば、いずれもポリシリコン抵抗体の温度係数を小さくすることができる。
【００３９】
また、上記した実施形態２、実施形態３によれば、ポリシリコン抵抗体と他のアナログ素子とを同一基板上に形成する場合、ポリシリコン抵抗体と他のアナログ素子とに同時にイオン注入して工程を簡易化することができる。このとき、事前アニールが他のアナログ素子の特性に影響を及ぼすことがなく、事前アニールをポリシリコン抵抗体の温度係数にのみ考慮して事前アニールの条件を設定することができる。また、イオン注入後のアニールについては他のアナログ素子に要求される特性にのみ考慮してアニールの条件を設定することができる。
【００４０】
以上のことから、実施形態２、実施形態３は、ポリシリコン抵抗体の温度係数と、ポリシリコン抵抗体と同一基板上に作成されるアナログ素子をそれぞれ最適な条件によってアニールし、各素子の特性を独立に調整することができる。
より具体的には、Ｐチャネル型ＭＯＳトランジスタとポリシリコン抵抗体とを有するＬＳＩ回路に本発明を適用した場合、イオン注入前のタイミングで事前アニールとすることにより、Ｐチャネル型ＭＯＳトランジスタの特性を変動させることなく、温度係数がゼロまたはゼロに近いポリシリコン抵抗体を形成できる。また、ポリシリコン−ポリシリコンキャパシタとポリシリコン抵抗体を有するＬＳＩ回路に本発明を適用した場合も、ポリシリコン−ポリシリコンキャパシタの層間酸化膜形成時の熱量を考慮して事前アニール条件を決定することで、温度係数の小さなポリシリコン抵抗体を形成できる。
【産業上の利用可能性】
【００４１】
本発明は、温度特性が小さいＰ型のポリシリコン抵抗体を含むＬＳＩ回路であれば、どのような構成にも適用することができる。
【符号の説明】
【００４２】
１  シリコン基板
２  ＬＯＣＯＳ領域
３  ゲート酸化絶縁膜
４  ノンドープドポリシリコン膜
５、１１、１２、１７  レジストパターン
６  ナイトライドスペーサ
７、１０  保護酸化膜
８  ポリシリコン抵抗体
９  ウェル領域
１３、１４  拡散層
１５  層間酸化膜
１６  ポリシリコン膜
４０  ノンドープポリシリコンパターン
８０  ゲート電極
１５０  下部電極
１６０  上部電極
３００  ポリシリコン−ポリシリコンキャパシタ
【図１】
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【図２】
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【図３】
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【図４−１】
2012204807.tif 000006
【図４−２】
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