(57)【要約】      （修正有）【課題】プログラミング電流パルスの供給時間、あるいは、プログラミング電流パルスが供給される形態を調節でき、また、互いに異なるプログラミング特性を有する複数のメモリセルを安定してプログラミングでき、プログラミング電流パルスが反復的に供給される区間の数を調節できる半導体メモリ装置を提供する。【解決手段】プログラミング検証フラッグ及びプログラミングイネーブル信号に応答して複数の区間の間、各区間ごとに互いに異なる周期で更新される第１書込み制御コードを生成し、反復回数設定コードのコード値によって複数の区間の区間数を決定して、初期設定コードのコード値によって複数の区間のうち、最初の区間の第１書込み制御コードの更新周期を決定する第１書込み制御コード発生部と、更新される第１書込み制御コードのコード組合に対応する大きさを有する第１プログラミング電流パルスを出力するデータ書込み部とを備える。【選択図】図４
2012079394.tif 000002
【特許請求の範囲】
【請求項１】
プログラミング検証フラッグ信号及びプログラミングイネーブル信号に応答して複数の区間の間、各区間ごとに互いに異なる周期でアップデートされる第１書き込み制御コードを生成することにあって、反復回数設定コードのコード値によって前記複数の区間の区間数を決定し、初期設定コードのコード値によって前記複数の区間のうち、最初の区間の前記第１書き込み制御コードのアップデート周期を決定する第１書き込み制御コード発生部と、
アップデートされる前記第１書き込み制御コードのコード組合に対応する大きさを有する第１プログラミング電流パルスを出力するデータ書き込み部と
を備えることを特徴とする、半導体メモリ装置。
【請求項２】
前記プログラミングイネーブル信号に応答して予定された時間の間活性化される第２書き込み制御コードを生成する第２書き込み制御コード発生部をさらに備え、
前記データ書き込み部は、
アップデートされる前記第１書き込み制御コードのコード組合に対応する大きさを有する前記第１プログラミング電流パルスを出力したり、前記第２書き込み制御コードに対応する大きさを有する第２プログラミング電流パルスを出力したりすることを特徴とする、請求項１に記載の半導体メモリ装置。
【請求項３】
前記複数の区間の間、各区間が進行されるほど前記第１書き込み制御コードのアップデート周期はますます増加することを特徴とする、請求項１に記載の半導体メモリ装置。
【請求項４】
前記第１書き込み制御コード発生部は、
予定された時間以後に活性化される区間制御信号及びリセットパルス信号に応答してカウントイネーブル信号及びクロックイネーブル信号を出力する入力ラッチ部と、
前記プログラミング検証フラッグ信号及び前記リセットパルス信号に応答してコード値がアップデートされる周期設定コード及び反復終了信号を出力することにあって、前記初期設定コードのコード値によって前記周期設定コードの最初コード値を決定し、前記反復回数設定コードのコード値によって前記周期設定コードのアップデート回数を決定するクロック発生制御部と、
前記クロックイネーブル信号及び前記反復終了信号に応答してカウンティングクロック信号を生成することにあって、前記周期設定コードのコード値によって前記カウンティングクロック信号のトグリング周期を調節するカウンティングクロック発生部と、
前記プログラミングイネーブル信号、前記カウントイネーブル信号及び前記カウンティングクロック信号の制御によってカウンティングされるカウンティングコードを生成し、前記第１書き込み制御コードとして出力する書き込み制御コードカウンター部と、
前記カウンティングコードが、所定の値に到達すると前記リセットパルス信号を生成するリセットパルス発生部と
を備えることを特徴とする、請求項１に記載の半導体メモリ装置。
【請求項５】
前記クロック発生制御部は、
前記反復回数設定コードのコード値に対応する回数の分だけ前記周期設定コードがアップデートされた以後に前記反復終了信号を活性化させることを特徴とする、請求項４に記載の半導体メモリ装置。
【請求項６】
前記周期設定コードのコード値は、アップデートされるごとに増加することを特徴とする、請求項４に記載の半導体メモリ装置。
【請求項７】
前記第１書き込み制御コードのアップデート周期は、前記カウンティングクロック信号のトグリング周期に対応して調節されることを特徴とする、請求項４に記載の半導体メモリ装置。
【請求項８】
前記プログラミング検証フラッグ信号は、データが正確にプログラミングされたのかどうかの可否を指示する信号であることを特徴とする、請求項４に記載の半導体メモリ装置。
【請求項９】
前記クロック発生制御部は、
前記初期設定コードのコード値を最初のコード値として受信し、前記プログラミング検証フラッグ信号及び前記リセットパルス信号の制御によってカウンティング動作を遂行する周期設定コードカウンター部と、
前記反復回数設定コード及び前記初期設定コードのコード値を合算して合算コードとして出力する加算部と、
前記合算コードおよび前記周期設定コードカウンター部から出力されるカウンティングコードを比較し、その比較結果を前記反復終了信号として出力する比較部と、
前記プログラミング検証フラッグ信号及びプログラミング確認信号に応答して選択的に活性化されるフェール信号を出力するフェール信号出力部と
を備えることを特徴とする、請求項４に記載の半導体メモリ装置。
【請求項１０】
前記カウンティングクロック発生部は、
前記クロックイネーブル信号に応答して予定された周期でトグリングするソースクロック信号を出力するソースクロック発生部と、
前記反復終了信号、前記ソースクロック信号及び内部リセット信号の制御によってカウンティング動作を遂行して内部カウンティングコードを出力する内部カウンター部と、
前記ソースクロック信号の制御によって前記内部カウンティングコード及び前記周期設定コードを組み合わせて前記カウンティングクロック信号及び前記内部リセット信号として出力する出力クロック発生部と
を備えることを特徴とする、請求項４に記載の半導体メモリ装置。
【請求項１１】
前記出力クロック発生部は、
前記内部カウンティングコード及び前記周期設定コードの各ビット値を比較して、複数の比較結果信号として出力する複数の比較部と、
前記複数の比較部から出力される前記複数の比較結果信号を組み合わせて、組合信号として出力する信号組合部と、
前記内部クロック信号及び前記組合信号の制御によって、前記カウンティングクロック信号及び前記内部リセット信号を出力する信号出力部と
を備えることを特徴とする、請求項１０に記載の半導体メモリ装置。
【請求項１２】
前記出力クロック発生部は、
前記周期設定コードに予定されたコード値を合算した以後に前記内部カウンティングコードと組み合わせることを特徴とする、請求項１０に記載の半導体メモリ装置。
【請求項１３】
プログラミングイネーブル信号に応答して第１設定時間以後に活性化される区間制御信号を生成する区間制御信号発生部と、
プログラミング検証フラッグ信号及び前記プログラミングイネーブル信号に応答して複数の区間の間、各区間ごとに互いに異なる周期でアップデートされる第１書き込み制御コードを生成することにあって、各区間ごとに前記区間制御信号に応答して前記第１書き込み制御コードのアップデートを活性化させて、反復回数設定コードのコード値によって前記複数の区間の区間数を決定し、初期設定コードのコード値によって前記複数の区間のうち、最初の区間の前記第１書き込み制御コードのアップデート周期を決定する第１書き込み制御コード発生部と、
前記プログラミングイネーブル信号に応答して予定された時間の間活性化される第２書き込み制御コードを生成する第２書き込み制御コード発生部と、
アップデートされる前記第１書き込み制御コードのコード組合せに対応する大きさを有する第１プログラミング電流パルスを出力したり、前記第２書き込み制御コードに対応する大きさを有する第２プログラミング電流パルスを出力したりするデータ書き込み部と
を備えることを特徴とする、半導体メモリ装置。
【請求項１４】
前記複数の区間の間、各区間が進行されるほど前記第１書き込み制御コードのアップデート周期は、ますます増加することを特徴とする、請求項１３に記載の半導体メモリ装置。
【請求項１５】
前記第１設定時間は、設定時間調節コードのコード値によって調節されることを特徴とする、請求項１３に記載の半導体メモリ装置。
【請求項１６】
前記第１書き込み制御コード発生部は、
前記区間制御信号及びリセットパルス信号に応答してカウントイネーブル信号及びクロックイネーブル信号を出力する入力ラッチ部と、
前記プログラミング検証フラッグ信号及び前記リセットパルス信号に応答してコード値がアップデートされる周期設定コード及び反復終了信号を出力することにあって、前記初期設定コードのコード値によって前記周期設定コードの最初のコード値を決定し、前記反復回数設定コードのコード値によって前記周期設定コードのアップデート回数を決定するクロック発生制御部と、
前記クロックイネーブル信号及び前記反復終了信号に応答してカウンティングクロック信号を生成することにあって、前記周期設定コードのコード値によって前記カウンティングクロック信号のトグリング周期を調節するカウンティングクロック発生部と、
前記プログラミングイネーブル信号、前記カウントイネーブル信号及び前記カウンティングクロック信号の制御によってカウンティングされるカウンティングコードを生成して前記第１書き込み制御コードとして出力する書き込み制御コードカウンター部と、
前記カウンティングコードが所定の値に到達すると前記リセットパルス信号を生成するリセットパルス発生部と
を備えることを特徴とする、請求項１３に記載の半導体メモリ装置。
【請求項１７】
前記クロック発生制御部は、
前記反復回数設定コードのコード値に対応する回数の分だけ前記周期設定コードがアップデートされた以後に前記反復終了信号を活性化させることを特徴とする、請求項１６に記載の半導体メモリ装置。
【請求項１８】
前記周期設定コードのコード値は、アップデートされるごとに増加することを特徴とする、請求項１６に記載の半導体メモリ装置。
【請求項１９】
前記第１書き込み制御コードのアップデート周期は、前記カウンティングクロック信号のトグリング周期に対応して調節されることを特徴とする、請求項１６に記載の半導体メモリ装置。
【請求項２０】
前記プログラミング検証フラッグ信号は、データが正確にプログラミングされたのかどうかの可否を指示する信号であることを特徴とする、請求項１６に記載の半導体メモリ装置。
【請求項２１】
前記クロック発生制御部は、
前記初期設定コードのコード値を最初のコード値として受信し、前記プログラミング検証フラッグ信号及び前記リセットパルス信号の制御によってカウンティング動作を遂行する周期設定コードカウンター部と、
前記反復回数設定コード及び前記初期設定コードのコード値を合算し、その比較結果を合算コードとして出力する加算部と、
前記合算コードと前記周期設定コードカウンター部から出力されるカウンティングコードとを比較して前記反復終了信号として出力する比較部と、
前記プログラミング検証フラッグ信号及びプログラミング確認信号に応答して選択的に活性化されるフェール信号を出力するフェール信号出力部と
を備えることを特徴とする、請求項１６に記載の半導体メモリ装置。
【請求項２２】
前記カウンティングクロック発生部は、
前記クロックイネーブル信号に応答して予定された周期でトグリングするソースクロック信号を出力するソースクロック発生部と、
前記反復終了信号、前記ソースクロック信号及び内部リセット信号の制御によってカウンティング動作を遂行して内部カウンティングコードを出力する内部カウンター部と、
前記ソースクロック信号の制御によって前記内部カウンティングコード及び前記周期設定コードを組合して前記カウンティングクロック信号及び前記内部リセット信号として出力する出力クロック発生部を含むことを特徴とする、請求項１６に記載の半導体メモリ装置。
【請求項２３】
前記出力クロック発生部は、
前記内部カウンティングコード及び前記周期設定コードの各ビット値を比較して複数の比較結果信号として出力する複数の比較部と、
前記複数の比較部から出力される前記複数の比較結果信号を組み合わせて組合信号として出力する信号組合部と、
前記内部クロック信号及び前記組合信号の制御によって、前記カウンティングクロック信号及び前記内部リセット信号を出力する信号出力部と
を備えることを特徴とする、請求項２２に記載の半導体メモリ装置。
【請求項２４】
前記出力クロック発生部は、
前記周期設定コードに予定されたコード値を合算した以後に前記内部カウンティングコードと組み合わせることを特徴とする、請求項２２に記載の半導体メモリ装置。
【請求項２５】
予定された時間以後に活性化される区間制御信号及びリセットパルス信号に応答してカウントイネーブル信号及びクロックイネーブル信号を出力する入力ラッチ部と、
プログラミング検証フラッグ信号及び前記リセットパルス信号に応答してコード値がアップデートされる周期設定コード及び反復終了信号を出力することにあって、初期設定コードのコード値によって前記周期設定コードの最初のコード値を決定し、反復回数設定コードのコード値によって前記周期設定コードのアップデート回数を決定するクロック発生制御部と、
前記クロックイネーブル信号及び前記反復終了信号に応答してカウンティングクロック信号を生成することにあって、前記周期設定コードのコード値によって前記カウンティングクロック信号のトグリング周期を調節するカウンティングクロック発生部と、
プログラミングイネーブル信号、前記カウントイネーブル信号及び前記カウンティングクロック信号の制御によってカウンティングされるカウンティングコードを生成して書き込み制御コードとして出力する書き込み制御コードカウンター部と、
前記カウンティングコードが所定の値に到達すると前記リセットパルス信号を生成するリセットパルス発生部と、
アップデートされる前記書き込み制御コードのコード組合せに対応する大きさを有するプログラミング電流パルスを出力するデータ書き込み部と
を備えることを特徴とする、半導体メモリ装置。
【請求項２６】
前記クロック発生制御部は、
前記反復回数設定コードのコード値に対応する回数の分だけ前記周期設定コードがアップデートされた以後に前記反復終了信号を活性化させることを特徴とする、請求項２５に記載の半導体メモリ装置。
【請求項２７】
前記周期設定コードのコード値は、アップデートされるごとに増加することを特徴とする、請求項２５に記載の半導体メモリ装置。
【請求項２８】
前記書き込み制御コードのアップデート周期は、前記カウンティングクロック信号のトグリング周期に対応して調節されることを特徴とする、請求項２５に記載の半導体メモリ装置。
【請求項２９】
前記プログラミング検証フラッグ信号は、データが正確にプログラミングされたのかどうかの可否を指示する信号であることを特徴とする、請求項２５に記載の半導体メモリ装置。
【請求項３０】
前記クロック発生制御部は、
前記初期設定コードのコード値を最初のコード値として受信して、前記プログラミング検証フラッグ信号及び前記リセットパルス信号の制御によってカウンティング動作を遂行する周期設定コードカウンター部と、
前記反復回数設定コード及び前記初期設定コードのコード値を合算して合算コードとして出力する加算部と、
前記合算コードと前記周期設定コードカウンター部から出力されるカウンティングコードとを比較し、その比較結果を前記反復終了信号として出力する比較部と、
前記プログラミング検証フラッグ信号及びプログラミング確認信号に応答して選択的に活性化されるフェール信号を出力するフェール信号出力部と
を備えることを特徴とする、請求項２５に記載の半導体メモリ装置。
【請求項３１】
前記カウンティングクロック発生部は、
前記クロックイネーブル信号に応答して予定された周期でトグリングするソースクロック信号を出力するソースクロック発生部と、
前記反復終了信号、前記ソースクロック信号及び内部リセット信号の制御によってカウンティング動作を遂行して内部カウンティングコードを出力する内部カウンター部と、
前記ソースクロック信号の制御によって前記内部カウンティングコード及び前記周期設定コードを組み合わせて前記カウンティングクロック信号及び前記内部リセット信号として出力する出力クロック発生部と
を備えることを特徴とする、請求項２５に記載の半導体メモリ装置。
【請求項３２】
前記出力クロック発生部は、
前記内部カウンティングコード及び前記周期設定コードの各ビット値を比較して複数の比較結果信号として出力する複数の比較部と、
前記複数の比較部から出力される前記複数の比較結果信号を組み合わせて組合信号として出力する信号組合部と、
前記内部クロック信号及び前記組合信号の制御によって前記カウンティングクロック信号及び前記内部リセット信号を出力する信号出力部と
を備えることを特徴とする、請求項３１に記載の半導体メモリ装置。
【請求項３３】
前記出力クロック発生部は、前記周期設定コードに予定されたコード値を合算した以後に前記内部カウンティングコードと組み合わせることを特徴とする、請求項３１に記載の半導体メモリ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体メモリ装置に関し、特に、プログラミング電流パルスを生成する技術に関する。
【背景技術】
【０００２】
相変化メモリ装置（Ｐｈａｓｅ  Ｃｈａｎｇｅ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ、ＰＣＲＡＭ）はプログラミング電流パルスを通してメモリセルをプログラミングする不揮発性メモリ（Ｎｏｎ−Ｖｏｌａｔｉｌｅ  Ｍｅｍｏｒｙ）装置である。
【０００３】
相変化メモリ装置（ＰＣＲＡＭ）は、不揮発性メモリという特徴を持ちながらもランダムアクセスが可能であり、低い費用で高集積化が可能である。相変化メモリ装置は、相変化物質を用いてデータを保存するが、温度条件による相変化物質の相変化（Ｐｈａｓｅ  Ｃｈａｎｇｅ）、すなわち相変化による抵抗値の変化を利用してデータを保存する。
【０００４】
相変化物質は、温度条件によって非晶質状態（Ａｍｏｒｐｈｏｕｓ  Ｓｔａｔｅ）または、結晶状態（Ｃｒｙｓｔａｌｌｉｎｅ  Ｓｔａｔｅ）に転換されることができる物質を利用する。代表的な相変化物質は、カルコゲナイド合金（Ｃｈａｌｃｏｇｅｎｉｄｅ  ａｌｌｏｙ）をあげることができるが、ゲルマニウム（Ｇｅｒｍａｎｉｕｍ、Ｇｅ）、アンチモン（Ａｎｔｉｍｏｎｙ、Ｓｂ）、テルル（Ｔｅｌｌｕｒｉｕｍ、Ｔｅ）を用いたＧｅ２Ｓｂ２Ｔｅ５（ＧＳＴ）が代表的なので、一般的に相変化物質（ＧＳＴ）と記述する。
【０００５】
相変化メモリ装置は、相変化物質（ＧＳＴ）に対する特定条件の電流または電圧の印加によって発生するジュール熱（Ｊｏｕｌｅ  ｈｅａｔｉｎｇ）を利用して、相変化物質（ＧＳＴ）の結晶状態と非晶質状態との間の可逆的な相変化を発生させる。一般的に、結晶状態を回路的にセット状態（Ｓｅｔ  Ｓｔａｔｅ）と記述して、セット状態での相変化物質（ＧＳＴ）は、低い抵抗値を有する金属と同じ電気的な特徴を有する。また、非晶質状態を回路的にリセット状態（Ｒｅｓｅｔ  Ｓｔａｔｅ）と記述して、リセット状態での相変化物質（ＧＳＴ）は、セット状態より大きい抵抗値を有する。すなわち、相変化メモリ装置は、結晶状態と非晶質状態との間の抵抗値変化を通してデータを保存し、相変化物質（ＧＳＴ）に流れる電流または電流の変化による電圧変化を感知して保存されたデータを判別する。一般的に、セット状態を‘０’、リセット状態を‘１’の論理レベルを有すると定義し、相変化物質（ＧＳＴ）は電源が遮断されてもその状態を引続き維持する。
【０００６】
一方、相変化物質（ＧＳＴ）の非晶質状態と結晶状態とはプログラミング電流パルスによって互いに転換されることができるが、セットプログラミング電流パルスは、メモリセルの相変化物質（ＧＳＴ）をセット状態にするためのプログラミング電流であり、リセットプログラミング電流パルスは、メモリセルの相変化物質（ＧＳＴ）をリセット状態にするためのプログラミング電流パルスであると定義する。
【０００７】
相変化物質（ＧＳＴ）は、リセットプログラミング電流パルスの供給によって一定の時間の間溶融化温度より高い温度で加熱した後、急速に冷却されながら非晶質状態に転換される。また、相変化物質（ＧＳＴ）は、セットプログラミング電流パルスの供給によって一定の時間の間、結晶化温度より高くて溶融化温度より低い温度で加熱した後、徐々に冷却されながら結晶状態に転換される。一方、相変化物質（ＧＳＴ）の非晶質量（Ａｍｏｒｐｈｏｕｓ  ｖｏｌｕｍｅ）または結晶量（Ｃｒｙｓｔａｌｌｉｎｅ  ｖｏｌｕｍｅ）により抵抗値を差別化することができるので、これを用いてマルチレベル（ＭｕｌｔｉーＬｅｖｅｌ）形態のメモリセルを構成することもできる。一般的に、リセットプログラミング電流パルスは、セットプログラミング電流パルスに比べて短い時間の間、大きい電流を流し、セットプログラミング電流パルスは、リセットプログラミング電流パルスに比べて長い時間の間、小さい電流を流す。すなわち、プログラミング電流パルスの供給によって発生する特定条件のジュール熱により相変化物質（ＧＳＴ）の状態を変化させるようになる。
【０００８】
図１は、一般的な相変化メモリ装置のメモリセルを示す図である。
【０００９】
図１を参照すると、メモリセル（Ｍｅｍｏｒｙ  Ｃｅｌｌ）は、セルダイオードＤ１と相変化素子（ＧＳＴ）で構成される。
【００１０】
前記のように構成される相変化メモリ装置の基本的な動作を説明すると次の通りである。
【００１１】
まず、相変化素子（ＧＳＴ）にデータをプログラミングするための動作は、次のようになされる。
【００１２】
ワードライン（ＷＬ）がローレベル（接地電圧である）で活性化され、ビットライン（ＢＬ）を通して一定の電圧が印加されるとセルダイオードＤ１がフォワード（Ｆｏｒｗａｒｄ）バイアス状態になるので、セルダイオードＤ１のアノード（Ａｎｏｄｅ）とカソード（Ｃａｔｈｏｄｅ）との間の電圧差が臨界電圧より大きくなる時からセルダイオードＤ１がターンオン（Ｔｕｒｎ  Ｏｎ）される。この時、ビットライン、相変化素子（ＧＳＴ）、ワードラインの間に電流経路が生じる。したがって、ビットラインを通して相変化素子（ＧＳＴ）に対しデータに対応するプログラミング電流パルスを供給することによって、相変化素子（ＧＳＴ）を結晶状態または非晶質状態に変化させる。一般的に、プログラミングするためのデータが‘１’の論理レベルを有すると、リセットプログラミング電流パルスを供給して相変化素子（ＧＳＴ）をリセット状態に転換し、データが‘０’の論理レベルを有すると、セットプログラミング電流パルスを供給して相変化素子（ＧＳＴ）をセット状態に転換する。非晶質状態であるリセット状態は、結晶状態であるセット状態より大きい抵抗値を有する。
【００１３】
また、相変化素子（ＧＳＴ）にプログラミングできたデータを検出するための動作は、次のようになされる。
【００１４】
ワードラインがローレベル（接地電圧である）で活性化され、ビットラインを通して一定の電圧が印加されるとセルダイオードＤ１がフォワードバイアス状態になるので、セルダイオードＤ１のアノードとカソードとの間の電圧差が臨界電圧より大きくなる時からセルダイオードＤ１がターンオンされる。この時、ビットライン、相変化素子（ＧＳＴ）、ワードラインの間に電流経路が生じる。したがって、ビットラインを通して相変化素子（ＧＳＴ）に一定の電圧または一定の電流を供給すると、相変化素子（ＧＳＴ）の抵抗値によって流れる電流の量が異なったり、相変化素子（ＧＳＴ）の電圧降下の大きさが異なったりするので、これを用いて相変化素子（ＧＳＴ）に保存されたデータを判別する。すなわち、相変化素子（ＧＳＴ）の状態を判別する。
【００１５】
図２は、従来技術の相変化メモリ装置のデータ書き込み部に対する構成図である。
【００１６】
図２を参照すると、データ書き込み部は電流調節部１０と、電流駆動部２０と、選択部３０とで構成される。
【００１７】
電流調節部１０は、書き込みイネーブル信号ＷＥＮＤが活性化された時、セット制御信号ＳＥＴＰ及びリセット制御信号ＲＥＳＥＴＰに応答して制御ノードＮ１の電圧レベルを調節する。この時、セット制御信号ＳＥＴＰの制御を受けるＮＭＯＳトランジスタＭＮ１と、リセット制御信号ＲＥＳＥＴＰの制御を受けるＮＭＯＳトランジスタＭＮ２の電流駆動力とは互いに異なるように設計される。また、セット制御信号ＳＥＴＰ及びリセット制御信号ＲＥＳＥＴＰはパルス形態で入力される。
【００１８】
電流駆動部２０は、制御ノードＮ１の電圧レベルに対応する大きさを有するプログラミング電流パルスＩ＿ＰＧＭを出力端Ｎ２に駆動する。プログラミング電流パルスＩ＿ＰＧＭは、セット制御信号ＳＥＴＰに対応するセットプログラミング電流パルスと、リセット制御信号ＲＥＳＥＴＰに対応するリセットプログラミング電流パルスとで区分することができる。
【００１９】
選択部３０は、電流駆動部２０から駆動されるプログラミング電流パルスＩ＿ＰＧＭを複数の選択信号ＹＳＷ＜０：３＞に対応する該当ビットラインＢＬ０〜ＢＬ３に出力する。
【００２０】
図３は、図２のデータ書き込み部から出力されるプログラミング電流パルスを示す図である。
【００２１】
図３を参照すると、リセットプログラミング電流パルスは、短い時間の間、溶融化温度より高い形態で駆動され、セットプログラミング電流パルスは、リセットプログラミング電流パルスに比べて長い時間の間、溶融化温度より低い形態で駆動されることを確認することができる。参考として、図３において、リセットプログラミング電流パルスは、非晶質化パルス（Ａｍｏｒｐｈｉｚｉｎｇ  ｐｕｌｓｅ）として図示され、セットプログラミング電流パルスは、結晶化パルス（Ｃｒｙｓｔａｌｌｉｚｉｎｇ  ｐｕｌｓｅ）として図示されている。一般的に、リセットプログラミング電流パルスの電流大きさが大きいほど相変化メモリセルの抵抗値は増加する。また、セットプログラミング電流パルスの供給時間が長くなるほど相変化メモリセルの抵抗値はますます減少する。
【００２２】
一方、半導体メモリ装置は、多数の相変化メモリセルを備えるが、工程上の変化によってそれぞれの相変化メモリセルのプログラミング特性が異なる。すなわち、同一の大きさ及び時間でプログラミング電流パルスを供給しても、互いに異なる特性によって相変化メモリセルは各々異なる抵抗値でプログラミングされる。したがって、プログラミング特性の差がある複数の相変化メモリセルを安定してプログラミングできる技術が要求されている。
【先行技術文献】
【特許文献】
【００２３】
【特許文献１】米国特許出願公開第２００９／０１０３３５６号明細書
【発明の概要】
【発明が解決しようとする課題】
【００２４】
本発明は、プログラミング電流パルスの供給時間を調節できる半導体メモリ装置を提供する。また、本発明は、プログラミング電流パルスが供給される形態を調節できる半導体メモリ装置を提供する。また、本発明は、互いに異なるプログラミング特性を有する複数のメモリセルを安定してプログラミングできる半導体メモリ装置を提供する。また、本発明は、プログラミング電流パルスが反復的に供給される区間の数を調節できる半導体メモリ装置を提供する。
【課題を解決するための手段】
【００２５】
本発明の実施形態によると、プログラミング検証フラッグ信号及びプログラミングイネーブル信号に応答して複数の区間の間、各区間ごとに互いに異なる周期でアップデートされる第１書き込み制御コードを生成することにあって、反復回数設定コードのコード値によって前記複数の区間の区間数を決定し、初期設定コードのコード値によって前記複数の区間のうち、最初の区間の前記第１書き込み制御コードのアップデート周期を決定する第１書き込み制御コード発生部と、アップデートされる前記第１書き込み制御コードのコード組合に対応する大きさを有する第１プログラミング電流パルスを出力するデータ書き込み部と、を含む半導体メモリ装置が提供されている。
【００２６】
また、本発明の他の実施形態によると、プログラミングイネーブル信号に応答して第１設定時間以後に活性化される区間制御信号を生成する区間制御信号発生部と、プログラミング検証フラッグ信号及び前記プログラミングイネーブル信号に応答して複数の区間の間、各区間ごとに互いに異なる周期でアップデートされる第１書き込み制御コードを生成することにあって、各区間ごとに前記区間制御信号に応答して前記第１書き込み制御コードのアップデートを活性化させて、反復回数設定コードのコード値によって前記複数の区間の区間数を決定し、初期設定コードのコード値によって前記複数の区間のうち、最初の区間の前記第１書き込み制御コードのアップデート周期を決定する第１書き込み制御コード発生部と、前記プログラミングイネーブル信号に応答して予定された時間の間活性化される第２書き込み制御コードを生成する第２書き込み制御コード発生部と、アップデートされる前記第１書き込み制御コードのコード組合に対応する大きさを有する第１プログラミング電流パルスを出力したり、前記第２書き込み制御コードに対応する大きさを有する第２プログラミング電流パルスを出力するデータ書き込み部と、を含む半導体メモリ装置が提供されている。
【００２７】
また、本発明のもう一つの実施形態によると、予定された時間以後に活性化される区間制御信号及びリセットパルス信号に応答してカウントイネーブル信号及びクロックイネーブル信号を出力する入力ラッチ部と、プログラミング検証フラッグ信号及び前記リセットパルス信号に応答してコード値がアップデートされる周期設定コード及び反復終了信号を出力することにあって、初期設定コードのコード値によって前記周期設定コードの最初のコード値を決定して、反復回数設定コードのコード値によって前記周期設定コードのアップデート回数を決定するクロック発生制御部と、前記クロックイネーブル信号及び前記反復終了信号に応答してカウンティングクロック信号を生成することにあって、前記周期設定コードのコード値によって前記カウンティングクロック信号のトグリング周期を調節するカウンティングクロック発生部と、プログラミングイネーブル信号、前記カウントイネーブル信号及び前記カウンティングクロック信号の制御によってカウンティングされるカウンティングコードを生成して書き込み制御コードとして出力する書き込み制御コードカウンター部と、前記カウンティングコードが所定の値に到達すると前記リセットパルス信号を生成するリセットパルス発生部と、アップデートされる前記書き込み制御コードのコード組合に対応する大きさを有するプログラミング電流パルスを出力するデータ書き込み部と、を含む半導体メモリ装置が提供されている。
【発明の効果】
【００２８】
詳述した通り、本発明の実施形態による半導体メモリ装置は、初期設定コードＰＮＶＩＮＴ＜０：２＞及び反復回数設定コードＰＮＶＶＡＬ＜０：２＞のコード値を調節して、プログラミング電流パルスが供給される区間の数とプログラミング電流パルスが供給される時間とを調節することができる。また、メモリ部にプログラミング電流パルスが供給される形態を調節することができる。すなわち、初期設定コードＰＮＶＩＮＴ＜０：２＞及び反復回数設定コードＰＮＶＶＡＬ＜０：２＞のコード値を適切に設定して互いに異なるプログラミング特性を有する複数のメモリセルを安定してプログラミングすることができる。
【図面の簡単な説明】
【００２９】
【図１】一般的な相変化メモリ装置のメモリセルを示す図である。
【図２】従来技術の相変化メモリ装置のデータ書き込み部に対する構成図である。
【図３】図２のデータ書き込み部から出力されるプログラミング電流パルスを示す図である。
【図４】本発明の実施形態による半導体メモリ装置の構成図である。
【図５】図４の区間制御信号発生部の実施形態による構成図及びその内部動作を示すタイミングダイヤグラムである。
【図６】図５の区間制御信号発生部での入力ラッチ部の構成図及びその内部動作を示すタイミングダイヤグラムである。
【図７】図５の区間制御信号発生部でのクロック発生部の構成図及びその内部動作を示すタイミングダイヤグラムである。
【図８】図５の区間制御信号発生部での比較部の構成図である。
【図９】図５の区間制御信号発生部でのリセットパルス発生部の構成図及びその内部動作を示すタイミングダイヤグラムである。
【図１０】図５の区間制御信号発生部でのカウンター部の構成図及びその内部動作を示すタイミングダイヤグラムである。
【図１１】図４の第１書き込み制御コード発生部の実施形態による構成図である。
【図１２】図１１のクロック発生制御部の実施形態による構成図である。
【図１３】図１２のクロック発生制御部での周期設定コードカウンター部の実施形態による構成図である。
【図１４】図１２のクロック発生制御部での加算部の実施形態による構成図である。
【図１５】図１２のクロック発生制御部での比較部の実施形態による構成図である。
【図１６】図１１のカウンティングクロック発生部の実施形態による構成図である。
【図１７】図１６のカウンティングクロック発生部での出力クロック発生部の実施形態による構成図である。
【図１８】図１１の第１書き込み制御コード発生部での入力ラッチ部の構成図及びその内部動作を示すタイミングダイヤグラムである。
【図１９】図１１の第１書き込み制御コード発生部でのリセットパルス発生部及びその内部動作を示すタイミングダイヤグラムである。
【図２０】図１１の第１書き込み制御コード発生部での書き込み制御コードカウンター部の構成図及びその内部動作を示すタイミングダイヤグラムである。
【図２１】図４のデータ書き込み部の実施形態による構成図である。
【図２２】図２１のデータ書き込み部から出力されるプログラミング電流パルスを示す図面である。
【図２３】本発明の実施形態による半導体メモリ装置の内部動作を示す第１タイミングダイヤグラムである。
【図２４】本発明の実施形態による半導体メモリ装置の内部動作を示す第２タイミングダイヤグラムである。
【発明を実施するための形態】
【００３０】
以下、本発明が属する技術分野において、通常の知識を有する者が本発明の技術的思想を容易に実施できる程度に詳細に説明するために、本発明の実施形態を示す図面を参照して説明する。
【００３１】
参考として、図面及び詳細な説明において、素子、ブロックなどを示す時に使用する用語、記号、符号などは必要によって細部単位別に表記することもできるので、同じ用語、記号、符号が全体の回路で同じ素子などを示さないこともある。一般的に、回路の論理信号及び２進化（ｂｉｎａｒｙ）データ値は、電圧レベルに対応してハイレベル（ＨＩＧＨ  ＬＥＶＥＬ、Ｈ）またはローレベル（ＬＯＷ  ＬＥＶＥＬ、Ｌ）と区分して、各々‘１’と‘０’などで表現することもできる。また、必要に応じて、追加的にハイインピーダンス（Ｈｉｇｈ  Ｉｍｐｅｄａｎｃｅ、ＨｉーＺ）状態などを有することができると定義して記述する。
【００３２】
図４は、本発明の実施形態による半導体メモリ装置の構成図である。
【００３３】
本発明の実施形態による半導体メモリ装置は、提案しようとする技術的な思想を明確に説明するために簡略な構成だけを含んでいる。
【００３４】
図４を参照すると、半導体メモリ装置は、区間制御信号発生部１００と、第１書き込み制御コード発生部２００と、第２書き込み制御コード発生部３００と、データ書き込み部４００と、メモリ部５００とを含む。
【００３５】
上記のように構成される半導体メモリ装置の細部構成と主要動作を注意してみると次の通りである。
【００３６】
区間制御信号発生部１００は、プログラミングイネーブル信号ＤＰＧＭＰに応答して、第１設定時間以後に活性化される区間制御信号ＱＳＳＥＴＰを生成する。すなわち、区間制御信号ＱＳＳＥＴＰは、プログラミングイネーブル信号ＤＰＧＭＰの活性化時点から第１設定時間以後に活性化される。
【００３７】
第１書き込み制御コード発生部２００は、プログラミング検証フラッグ信号ＰＮＶＦＬＡＧ及びプログラミングイネーブル信号ＤＰＧＭＰに応答して複数の区間の間、各区間ごとに互いに異なる周期でアップデートされる第１書き込み制御コードＳＥＴＰ＜Ｎ：０＞を生成する。この時、第１書き込み制御コード発生部２００は、各区間ごとに区間制御信号ＱＳＳＥＴＰに応答して、第１書き込み制御コードＳＥＴＰ＜Ｎ：０＞のアップデートを活性化させる。また、第１書き込み制御コード発生部２００は、反復回数設定コードＰＮＶＶＡＬ＜０：２＞のコード値によって複数の区間の区間数を決定して、初期設定コードＰＮＶＩＮＴ＜０：２＞のコード値によって複数の区間のうち、最初の区間の第１書き込み制御コードＳＥＴＰ＜Ｎ：０＞のアップデート周期を決定する。本発明の実施形態による第１書き込み制御コードＳＥＴＰ＜Ｎ：０＞のアップデート周期は、複数の区間の間、各区間が進行するほどますます増加するように構成される。
【００３８】
第２書き込み制御コード発生部３００は、プログラミングイネーブル信号ＤＰＧＭＰに応答して、予定された時間の間活性化される第２書き込み制御コードＲＥＳＥＴＰを生成する。
【００３９】
データ書き込み部４００は、アップデートされる第１書き込み制御コードＳＥＴＰ＜Ｎ：０＞のコード組合に対応する大きさを有するプログラミング電流パルスＩ＿ＰＧＭを出力したり、第２書き込み制御コードＲＥＳＥＴＰに対応する大きさを有するプログラミング電流パルスＩ＿ＰＧＭを出力する。この時、プログラミング電流パルスＩ＿ＰＧＭは、第１書き込み制御コードＳＥＴＰ＜Ｎ：０＞に対応する第１プログラミング電流パルスと、第２書き込み制御コードＲＥＳＥＴＰに対応する第２プログラミング電流パルスとで区分することができる。データ書き込み部４００から出力されるプログラミング電流パルスＩ＿ＰＧＭは、メモリ部５００に伝えられ、複数のメモリセルのうち、選択された該当メモリセルに供給される。本発明の実施形態によるメモリセルは、相変化メモリセルであると仮定する。
【００４０】
図５は、図４の区間制御信号発生部の実施形態による構成図及びその内部動作を示すタイミングダイヤグラムである。
【００４１】
図５を参照すると、区間制御信号発生部１００は、入力ラッチ部１１０と、クロック発生部１２０と、カウンター部１３０と、比較部１４０と、リセットパルス発生部１５０とで構成される。
【００４２】
上記のように構成される区間制御信号発生部１００の主要動作をタイミングダイヤグラム１００＿０を参照して説明する。
【００４３】
入力ラッチ部１１０は、プログラミングイネーブル信号ＤＰＧＭＰ及びリセットパルス信号ＲＳＴＰに応答して、カウントイネーブル信号ＥＮ及びリセット信号ＲＳＴを出力する。すなわち、プログラミングイネーブル信号ＤＰＧＭＰがハイレベルでパルシングすると、カウントイネーブル信号ＥＮがハイレベルで活性化され、リセットパルス信号ＲＳＴＰがハイレベルでパルシングすると、リセット信号ＲＳＴがハイレベルで活性化される。
【００４４】
クロック発生部１２０は、カウントイネーブル信号ＥＮに応答してクロック信号ＣＫを生成する。すなわち、クロック発生部１２０は、カウントイネーブル信号ＥＮがハイレベルで活性化されている間トグリングするクロック信号ＣＫを出力する。
【００４５】
カウンター部１３０は、カウントイネーブル信号ＥＮ、リセット信号ＲＳＴ及びクロック信号ＣＫの制御によってカウンティングされるカウンティングコードＱ＜０：３＞を出力する。すなわち、カウンター部１３０は、カウントイネーブル信号ＥＮがハイレベルで活性化された時、クロック信号ＣＫの制御によってカウンティング動作を遂行する。リセット信号ＲＳＴがハイレベルで活性化されると、カウンター部１３０から出力されるカウンティングコードＱ＜０：３＞は初期化される。これと共にカウンター部１３０を用いてカウンティングコードＱ＜０：３＞を生成する場合、回路の大きさを減少させることができる。
【００４６】
比較部１４０は、カウンティングコードＱ＜０：３＞が所定の値に到達すると区間制御信号ＱＳＳＥＴＰを活性化させて出力する。比較部１４０は、カウンティングコードＱ＜０：３＞と認可された設定時間調節コードＩＰＳＥＴ＜０：３＞とを比較して、カウンティングコードＱ＜０：３＞が設定時間調節コードＩＰＳＥＴ＜０：３＞と同一になる時、区間制御信号ＱＳＳＥＴＰを活性化させるように構成される。すなわち、設定時間調節コードＩＰＳＥＴ＜０：３＞を調節して区間制御信号ＱＳＳＥＴＰの活性化時点を調節することができる。
【００４７】
リセットパルス発生部１５０は、区間制御信号ＱＳＳＥＴＰを一定時間遅延させてリセットパルス信号ＲＳＴＰを出力する。リセットパルス発生部１５０は、遅延部で構成されることができ、遅延部の遅延値は、規定されたタイミングマージンを満たすように設定される。
【００４８】
以下、区間制御信号発生部１００の細部構成に対してさらに詳しく説明する。
【００４９】
図６は、図５の区間制御信号発生部での入力ラッチ部の構成図及びその内部動作を示すタイミングダイヤグラムである。
【００５０】
図６を参照すると、入力ラッチ部１１０は、複数のナンドゲートＮＡＮＤ１、ＮＡＮＤ２で構成されるＲＳラッチで構成される。タイミングダイヤグラム１１０＿０を参照すると、入力ラッチ部１１０は、プログラミングイネーブル信号ＤＰＧＭＰがハイレベルでパルシングするとカウントイネーブル信号ＥＮがハイレベルで活性化され、リセットパルス信号ＲＳＴＰがハイレベルでパルシングするとリセット信号ＲＳＴがハイレベルで活性化される。
【００５１】
図７は、図５の区間制御信号発生部でのクロック発生部の構成図及びその内部動作を示すタイミングダイヤグラムである。
【００５２】
図７を参照すると、クロック発生部１２０は、ナンドゲートＮＡＮＤ１及び複数のインバータＩＮＶ１〜ＩＮＶ５を含むリングオシレータで構成される。タイミングダイヤグラム１２０＿０を参照すると、クロック発生部１２０は、カウントイネーブル信号ＥＮがハイレベルで活性化されている間トグリングするクロック信号ＣＫを出力する。
【００５３】
図８は、図５の区間制御信号発生部での比較部の構成図である。
【００５４】
図８を参照すると、比較部１４０は、複数の比較部１４１、１４２、１４３、および１４４と、信号組合部１４５とで構成される。複数の比較部１４１、１４２、１４３、および１４４は、カウンティングコードＱ＜０：３＞及び設定時間調節コードＩＰＳＥＴ＜０：３＞の各ビット値を比較して複数の比較結果信号として出力する。信号組合部１４５は、複数の比較部１４１、１４２、１４３、および１４４から出力される複数の比較結果信号を組み合わせて区間制御信号ＱＳＳＥＴＰとして出力する。すなわち、本発明の実施形態による比較部１４０、はカウンティングコードＱ＜０：３＞と設定時間調節コードＩＰＳＥＴ＜０：３＞とが同一になる時、区間制御信号ＱＳＳＥＴＰを活性化させて出力する。
【００５５】
図９は、図５の区間制御信号発生部でのリセットパルス発生部の構成図及びその内部動作を示すタイミングダイヤグラムである。
【００５６】
図９を参照すると、リセットパルス発生部１５０は、区間制御信号ＱＳＳＥＴＰを遅延させる第１遅延部１５１と、第１遅延部１５１から出力される信号を遅延させてリセットパルス信号ＲＳＴＰを出力する第２遅延部１５２とで構成される。第１遅延部１５１及び第２遅延部１５２は、抵抗Ｒ及びＭＯＳキャパシタＣＰ、ＣＮで構成されてＲＣ時定数によって遅延値が決定される。
【００５７】
図１０は、図５の区間制御信号発生部でのカウンター部の構成図及びその内部動作を示すタイミングダイヤグラムである。図１０は、カウンター部１３０を構成する複数の１ビットカウンター１３１〜１３４のうち、最下位１ビットカウンター１３１を代表として図示したものである。カウンター部１３０は、アップカウンティング動作を遂行するように構成されている。
【００５８】
図１０を参照すると、１ビットカウンター１３１は、信号入力部１３１＿１と、ラッチ部１３１＿２とで構成される。
【００５９】
信号入力部１３１＿１は、カウントイネーブル信号ＥＮと第１カウンティングコードＱ＜０＞に応答してラッチ部１３１＿２の入力ノードＡの信号レベルを決定する。
【００６０】
ラッチ部１３１＿２は、クロック信号ＣＫの制御によって信号入力部１３１＿１から出力される信号をラッチングし、第１カウンティングコードＱ＜０＞及びキャリー信号ＥＮ１を出力する。この時、キャリー信号ＥＮ１は、二つ目の１ビットカウンター１３２のカウントイネーブル信号ＥＮ１として利用される。一方、ラッチ部１３１＿２は、リセット信号ＲＳＴ及びセット信号ＳＥＴに応答して内部ノードが初期化されたり、特定レベルで変化されたりする。
【００６１】
図１１は、図４の第１書き込み制御コード発生部の実施形態による構成図である。
【００６２】
図１１を参照すると、第１書き込み制御コード発生部２００は、入力ラッチ部２１０と、カウンティングクロック発生部２２０と、書き込み制御コードカウンター部２３０と、リセットパルス発生部２４０と、遅延部２５０と、クロック発生制御部２６０とを有する。
【００６３】
上記のように構成される第１書き込み制御コード発生部２００の主要動作及び細部構成に対して詳細に説明する。
【００６４】
入力ラッチ部２１０は、区間制御信号ＱＳＳＥＴＰ及びリセットパルス信号ＱＳＲＳＴＰに応答してカウントイネーブル信号ＥＮＢ及びクロックイネーブル信号ＣＫＥＮを出力する。
【００６５】
クロック発生制御部２６０は、プログラミング検証フラッグ信号ＰＮＶＦＬＡＧ及びリセットパルス信号ＱＳＲＳＴＰに応答して、コード値がアップデートされる周期設定コードＰＮＶＣＮＴ＜０：２＞及び反復終了信号ＰＮＶＭＡＸＰを出力する。この時、クロック発生制御部２６０は、初期設定コードＰＮＶＩＮＴ＜０：２＞のコード値によって周期設定コードＰＮＶＣＮＴ＜０：２＞の最初のコード値を決定し、反復回数設定コードＰＮＶＶＡＬ＜０：２＞のコード値によって周期設定コードＰＮＶＣＮＴ＜０：２＞のアップデートの回数を決定する。また、クロック発生制御部２６０は、反復回数設定コードＰＮＶＶＡＬ＜０：２＞のコード値に対応する回数分程度だけ周期設定コードＰＮＶＣＮＴ＜０：２＞がアップデートされた以後に、反復終了信号ＰＮＶＭＡＸＰを活性化させる。本発明の実施形態による周期設定コードＰＮＶＣＮＴ＜０：２＞のコード値は、アップデートされるごとに増加するように構成されている。参考として、プログラミング検証フラッグ信号ＰＮＶＦＬＡＧは、データがメモリセルに正確にプログラミングされたのかどうかの可否を指示する信号として定義する。
【００６６】
カウンティングクロック発生部２２０は、クロックイネーブル信号ＣＫＥＮ及び反復終了信号ＰＮＶＭＡＸＰに応答してカウンティングクロック信号ＱＳＣＫを生成する。この時、カウンティングクロック発生部２２０は、周期設定コードＰＮＶＣＮＴ＜０：２＞のコード値によってカウンティングクロック信号ＱＳＣＫのトグリング周期を調節する。本発明の実施形態では、周期設定コードＰＮＶＣＮＴ＜０：２＞のコード値が大きくなるほどカウンティングクロック信号ＱＳＣＫのトグリング周期が増加するように構成されている。
【００６７】
書き込み制御コードカウンター部２３０は、プログラミングイネーブル信号ＤＰＧＭＰ、カウントイネーブル信号ＥＮＢ及びカウンティングクロック信号ＱＳＣＫの制御によってカウンティングされるカウンティングコードを生成して第１書き込み制御コードＳＥＴＰ＜Ｎ：０＞として出力する。したがって、第１書き込み制御コードＳＥＴＰ＜Ｎ：０＞のアップデート周期は、カウンティングクロック信号ＱＳＣＫのトグリング周期に対応して調節される。
【００６８】
リセットパルス発生部２４０は、書き込み制御コードカウンター部２３０のカウンティングコードが所定の値に到達するとリセットパルス信号ＱＳＲＳＴＰを活性化させる。参考として、本発明の実施形態では、リセットパルス信号ＱＳＲＳＴＰを予定された遅延値だけ遅延させて遅延リセットパルス信号ＱＳＥＮＤＰとして出力する遅延部２５０を含んでいる。
【００６９】
以下、第１書き込み制御コード発生部２００の細部構成に対してさらに詳しく説明する。
【００７０】
図１２は、図１１のクロック発生制御部の実施形態による構成図である。
【００７１】
図１２を参照すると、クロック発生制御部２６０は、周期設定コードカウンター部２６１と、加算部２６２と、比較部２６３と、フェール信号出力部２６４とで構成される。
【００７２】
上記のように構成されるクロック発生制御部２６０の細部構成と主要内部動作を説明すると次の通りである。
【００７３】
周期設定コードカウンター部２６１は、初期設定コードＰＮＶＩＮＴ＜０：２＞のコード値を最初のカウンティングコード値として受信し、プログラミング検証フラッグ信号ＰＮＶＦＬＡＧ及びリセットパルス信号ＱＳＲＳＴＰの制御によってカウンティング動作を遂行する。
【００７４】
加算部２６２は、反復回数設定コードＰＮＶＶＡＬ＜０：２＞及び初期設定コードＰＮＶＩＮＴ＜０：２＞のコード値を合算して、合算コードＳＵＭ＜０：３＞として出力する。
【００７５】
比較部２６３は、合算コードＳＵＭ＜０：３＞と、周期設定コードカウンター部２６１から出力されるカウンティングコードとを比較して、その比較結果によって反復終了信号ＰＮＶＭＡＸＰを活性化させる。すなわち、比較部２６３は、合算コードＳＵＭ＜０：３＞とカウンティングコードとが同一になる時、反復終了信号ＰＮＶＭＡＸＰを活性化させて出力する。
【００７６】
フェール信号出力部２６４は、プログラミング検証フラッグ信号ＰＮＶＦＬＡＧ及びプログラミング確認信号ＰＮＶＲＤＰに応答して、選択的に活性化されるフェール信号ＦＡＩＬを出力する。プログラミング検証フラッグ信号ＰＮＶＦＬＡＧは、データが正確にプログラミングされたのかどうかの可否を指示する信号であり、データがメモリセルに正確にプログラミングされる前までハイレベルを維持するが、データがメモリセルに正確にプログラミングできた以後にはローレベルになる信号である。したがって、メモリセルにプログラミングが正確に行われたのかどうかを確認する信号であるプログラミング確認信号ＰＮＶＲＤＰが活性化された時、プログラミング検証フラッグ信号ＰＮＶＦＬＡＧがハイレベルを維持していると、反復終了信号ＰＮＶＭＡＸＰを考慮してフェール信号ＦＡＩＬはハイレベルで活性化される。フェール信号出力部２６４は、プログラミング検証フラッグ信号ＰＮＶＦＬＡＧ及びプログラミング確認信号ＰＮＶＲＤＰを論理組合するロジック部またはプログラミング検証フラッグ信号ＰＮＶＦＬＡＧ及びプログラミング確認信号ＰＮＶＲＤＰを入力とするフリップフロップで構成されることができる。
【００７７】
図１３は、図１２のクロック発生制御部での周期設定コードカウンター部の実施形態による構成図である。図１３は、周期設定コードカウンター部２６１を構成する複数のプリセット（Ｐｒｅｓｅｔ）１ビットカウンターのうち、最下位プリセット１ビットカウンターを代表として図示したものである。本発明の実施形態で、それぞれのプリセット１ビットカウンターはアップカウンティング動作及びラッチ動作を遂行するように構成される。
【００７８】
図１３及び図１２を同時に参照すると、周期設定コードカウンター部２６１を構成する最下位プリセット１ビットカウンターは、信号入力部２６１＿１と、ラッチ部２６１＿２とで構成される。
【００７９】
信号入力部２６１＿１は、カウント入力信号ＣＮＴＩＮとして入力されるプログラミング検証フラッグ信号ＰＮＶＦＬＡＧ及び内部クロック信号ＣＫとして入力されるリセットパルス信号ＱＳＲＳＴＰに応答してラッチ部２６１＿２の入力ノードＡの信号レベルを決定する。
【００８０】
ラッチ部２６１＿２は、内部クロック信号ＣＫの制御によって信号入力部２６１＿１から出力される信号をラッチングし、カウンティングコードＱ及びキャリー信号Ｃを出力する。この時、キャリー信号Ｃは、二つ目のプリセット１ビットカウンターのカウント入力信号ＣＮＴＩＮとして利用される。一方、ラッチ部２６１＿２は、内部クロック信号ＣＫ及びリセット信号ＲＳＴに応答して内部ノードが初期化されたり、特定レベルで変化されたりする。また、ラッチ部２６１＿２は、入力信号Ｄとして入力される初期設定コードＰＮＶＩＮＴ＜０：２＞の最下位ビットＰＮＶＩＮＴ＜０＞の値を内部クロック信号ＣＫ及びリセット信号ＲＳＴの制御によって保存する。
【００８１】
図１４は、図１２のクロック発生制御部での加算部の実施形態による構成図である。図１４は、加算部２６２を構成する複数の１ビット全加算器（Ｆｕｌｌ  Ａｄｄｅｒ）のうち、最下位１ビット全加算器を代表として図示したものである。
【００８２】
図１４を参照すると、加算部２６２を構成する最下位１ビット全加算器は、初期設定コードＰＮＶＩＮＴ＜０：２＞の最下位ビットＰＮＶＩＮＴ＜０＞と反復回数設定コードＰＮＶＶＡＬ＜０：２＞の最下位ビットＰＮＶＶＡＬ＜０＞とを合算する動作を遂行して、その結果として合算信号ＳＵＭ及びキャリー信号ＣＡＲＲＹ  ＯＵＴを出力する。
【００８３】
図１５は、図１２のクロック発生制御部での比較部の実施形態による構成図である。
【００８４】
図１５及び図１２を同時に参照すると、比較部２６３は、周期設定コードカウンター部２６１から出力されるカウンティングコードの各ビット信号と合算コードＳＵＭ＜０：３＞の各ビット信号とを比較する複数の比較器２６３＿１、２６３＿２、および２６３＿３と、複数の比較器２６３＿１、２６３＿２、および２６３＿３から出力される比較結果信号を組み合わせて反復終了信号ＰＮＶＭＡＸＰとして出力する信号組合部２６３＿４とで構成される。
【００８５】
以下、カウンティングクロック発生部２２０の細部構成に対してさらに詳しく説明する。
【００８６】
図１６は、図１１のカウンティングクロック発生部の実施形態による構成図である。
【００８７】
図１６を参照すると、カウンティングクロック発生部２２０は、ソースクロック発生部２２１と、内部カウンター部２２２と、出力クロック発生部２２３と、１ビット加算器２２４とで構成される。
【００８８】
上記のように構成されるカウンティングクロック発生部２２０の細部構成と主要動作を説明すると次の通りである。
【００８９】
ソースクロック発生部２２１は、クロックイネーブル信号ＣＫＥＮに応答して予定された周期でトグリングするソースクロック信号ＣＫを出力する。ここで、ソースクロック発生部２２１は、リングオシレータなどで構成され得る。
【００９０】
内部カウンター部２２２は、反復終了信号ＰＮＶＭＡＸＰ、ソースクロック信号ＣＫ及び内部リセット信号ＩＲＳＴの制御によってカウンティング動作を遂行して内部カウンティングコードＱ＜０：２＞を出力する。
【００９１】
出力クロック発生部２２３は、ソースクロック信号ＣＫの制御によって内部カウンティングコードＱ＜０：２＞及び周期設定コードＰＮＶＣＮＴ＜０：２＞を組み合わせてカウンティングクロック信号ＱＳＣＫ及び内部リセット信号ＩＲＳＴとして出力する。
【００９２】
図１７は、図１６のカウンティングクロック発生部での出力クロック発生部の実施形態による構成図である。
【００９３】
図１７及び図１６を同時に参照すると、出力クロック発生部２２３は、複数の比較部２２３＿１、２２３＿２、および２２３＿３と、信号組合部２２３＿４と、信号出力部２２３＿５とで構成される。
【００９４】
複数の比較部２２３＿１、２２３＿２、および２２３＿３は、内部カウンティングコードＱ＜０：２＞及び周期設定コードＰＮＶＣＮＴ＜０：２＞の各ビット値を比較して、複数の比較結果信号として出力する。信号組合部２２３＿４は、複数の比較部２２３＿１、２２３＿２、および２２３＿３から出力される複数の比較結果信号を組み合わせて組合信号ＱＳＣＭＰとして出力する。信号出力部２２３＿５は、内部クロック信号ＣＫ及び組合信号ＱＳＣＭＰの制御によってカウンティングクロック信号ＱＳＣＫ及び内部リセット信号ＩＲＳＴを出力する。
【００９５】
参考として、本発明の実施形態による出力クロック発生部２２３は、周期設定コードＰＮＶＣＮＴ＜０：２＞に予定されたコード値を合算した以後に、内部カウンティングコードＱ＜０：２＞と組み合わせるように構成されている。すなわち、出力クロック発生部２２３は、１ビット加算器２２４を通して周期設定コードＰＮＶＣＮＴ＜０：２＞のコード値に‘１’を合算した結果ＰＮＶＤ＜０：２＞と内部カウンティングコードＱ＜０：２＞とを比較するように構成されている。本発明の実施形態による周期設定コードＰＮＶＣＮＴ＜０：２＞のコード値が増加するほどカウンティングクロック信号ＱＳＣＫのトグリング周期がますます長くなるようになる。参考として、１ビット加算器２２４は、設計方式によって選択的に備え得る要素である。
【００９６】
図１８は、図１１の第１書き込み制御コード発生部での入力ラッチ部の構成図及びその内部動作を示すタイミングダイヤグラムである。
【００９７】
図１８を参照すると、入力ラッチ部２１０は、複数のナンドゲートＮＡＮＤ１、およびＮＡＮＤ２で構成されるＲＳラッチで構成される。タイミングダイヤグラム２１０＿０を参照すると、入力ラッチ部２１０は、区間制御信号ＱＳＳＥＴＰ及びリセットパルス信号ＱＳＲＳＴＰに応答してカウントイネーブル信号ＥＮＢ及びクロックイネーブル信号ＣＫＥＮを出力する。すなわち、区間制御信号ＱＳＳＥＴＰがハイレベルでパルシングするとカウントイネーブル信号ＥＮＢはローレベルで活性化され、クロックイネーブル信号ＣＫＥＮはハイレベルで活性化される。
【００９８】
図１９は、図１１の第１書き込み制御コード発生部でのリセットパルス発生部及びその内部動作を示すタイミングダイヤグラムである。リセットパルス発生部２４０は、カウンティングコードが所定の値に到達するとリセットパルス信号ＱＳＲＳＴＰを生成する。
【００９９】
図１９及び図１１を同時に参照すると、リセットパルス発生部２４０は、最上位１ビットカウンター２３６から出力される信号ＥＮＢ６を受信する検出用１ビットカウンター２３７で出力される信号ＱＳＥＮＤがハイレベルで活性化されると、これを用いてハイレベルでパルシングするリセットパルス信号ＱＳＲＳＴＰを生成する。すなわち、リセットパルス発生部２４０は、検出用１ビットカウンター２３７から出力される信号ＱＳＥＮＤを遅延部で遅延させた信号Ａと、反転信号Ｂとを論理組合してハイレベルでパルシングする信号を生成する。
【０１００】
図２０は、図１１の第１書き込み制御コード発生部での書き込み制御コードカウンター部の構成図及びその内部動作を示すタイミングダイヤグラムである。
【０１０１】
図２０及び図１１を同時に参照すると、書き込み制御コードカウンター部２３０は、プログラミングイネーブル信号ＤＰＧＭＰ、カウントイネーブル信号ＥＮＢ及びカウンティングクロック信号ＱＳＣＫの制御によってカウンティングされるカウンティングコードを生成して第１書き込み制御コードＳＥＴＰ＜Ｎ：０＞として出力する。すなわち、書き込み制御コードカウンター部２３０は、カウントイネーブル信号ＥＮＢがローレベルで活性化された時、カウンティングクロック信号ＱＳＣＫの制御によってカウンティング動作を遂行する。書き込み制御コードカウンター部２３０は、複数の１ビットカウンター２３１〜２３７で構成されて、ダウンカウンティング動作を遂行する。したがって、カウンティングクロック信号ＱＳＣＫのトグリング周期によってダウンカウンティング速度が調節されるので、結論的にカウンティングクロック信号ＱＳＣＫのトグリング周期によって第１書き込み制御コードＳＥＴＰ＜Ｎ：０＞のアップデート周期が調節される。
【０１０２】
図２０は、書き込み制御コードカウンター部２３０を構成する複数の１ビットカウンター２３１〜２３７のうち、最下位１ビットカウンター２３１を代表として図示したものである。
【０１０３】
図２０を参照すると、１ビットカウンター２３１は、信号入力部２３１＿１と、ラッチ部２３１＿２とで構成される。
【０１０４】
信号入力部２３１＿１は、カウントイネーブル信号ＥＮＢと第１カウンティングコードＳＥＴＰ＜０＞に応答してラッチ部２３１＿２の入力ノードＡの信号レベルを決定する。
【０１０５】
ラッチ部２３１＿２は、カウンティングクロック信号ＱＳＣＫの制御によって信号入力部２３１＿１から出力される信号をラッチングするし、第１カウンティングコードＳＥＴＰ＜０＞及びバーロー（Ｂｏｒｒｏｗ）信号ＥＮＢ１を出力する。この時、バーロー信号ＥＮＢ１は、二つ目の１ビットカウンター２３２のカウントイネーブル信号ＥＮＢとして利用される。一方、ラッチ部１３１＿２は、リセット信号ＲＳＴ及びセット信号ＳＥＴに応答して内部ノードが初期化されたり、特定レベルで変化されたりする。
【０１０６】
図２１は、図４のデータ書き込み部の実施形態による構成図である。
【０１０７】
図２１を参照すると、データ書き込み部４００は、電流調節部４１０と、電流駆動部４２０と、選択部４３０とで構成される。
【０１０８】
電流調節部４１０は、書き込みイネーブル信号ＷＤＥＮが活性化された時、第１書き込み制御コードＳＥＴＰ＜Ｎ：０＞及び第２書き込み制御コードＲＥＳＥＴＰのコード組合によって制御ノードＮ１の電圧レベルを調節する。この時、第１書き込み制御コードＳＥＴＰ＜Ｎ：０＞の制御を受ける複数のＮＭＯＳトランジスタＭＮ１〜ＭＮ６は、第１書き込み制御コードＳＥＴＰ＜Ｎ：０＞のコード組合によって選択的にターンオンされて、制御ノードＮ１の電圧レベルを調節する。また、第２書き込み制御コードＲＥＳＥＴＰの制御を受けるＮＭＯＳトランジスタＭＮ７は、第２書き込み制御コードＲＥＳＥＴＰが活性化された時、ターンオンされて制御ノードＮ１の電圧レベルを調節する。この時、第１書き込み制御コードＳＥＴＰ＜Ｎ：０＞は、周期的にアップデートされる信号であり、第２書き込み制御コードＲＥＳＥＴＰは、パルス形態に入力される信号である。
【０１０９】
電流駆動部４２０は、制御ノードＮ１の電圧レベルに対応する大きさを有するプログラミング電流パルスＩ＿ＰＧＭを出力端Ｎ２に駆動する。この時、プログラミング電流パルスＩ＿ＰＧＭは、第１書き込み制御コードＳＥＴＰ＜Ｎ：０＞に対応する第１プログラミング電流パルスと第２書き込み制御コードＲＥＳＥＴＰに対応する第２プログラミング電流パルスとに区分することができる。
【０１１０】
選択部４３０は、電流駆動部４２０から駆動されるプログラミング電流パルスＩ＿ＰＧＭを複数の選択信号ＹＳＷ＜０：３＞に対応する該当ビットラインＢＬ０〜ＢＬ３に出力する。
【０１１１】
図２２は、図２１のデータ書き込み部から出力されるプログラミング電流パルスを示す図面である。
【０１１２】
図２２を参照すると、第２プログラミング電流パルスは、短い時間の間、溶融化温度より高い形態で駆動され、第１プログラミング電流パルスは、初期第１パルス区間ｔ１の間、溶融化温度に近接するように駆動されるが、第２パルス区間ｔ２の間、漸進的に小さくなるようになる。
【０１１３】
一方、第１プログラミング電流パルスの第２パルス区間ｔ２は、第１書き込み制御コードＳＥＴＰ＜Ｎ：０＞のアップデート周期が長くなるほど延びるようになる。したがって第２パルス区間ｔ２が延びるほど、メモリセルに供給されるプログラミング電流パルスが徐々に減少するようになる時間が長くなるので、相変化メモリセルの結晶化になる抵抗値がその分長くなる時間に対応して小さくなる。参考として、図面において、第２プログラミング電流パルスは非晶質化パルスとして図示され、第１プログラミング電流パルスは結晶化パルスとして図示されている。
【０１１４】
図２３は、本発明の実施形態による半導体メモリ装置の内部動作を示す第１タイミングダイヤグラムである。
【０１１５】
図２３のタイミングダイヤグラムを参照して、本発明の実施形態による半導体メモリ装置の主要内部動作を説明すると次の通りである。第１タイミングダイヤグラムは、初期設定コードＰＮＶＩＮＴ＜０：２＞が“０ｘ０ｈ”で設定され、反復回数設定コードＰＮＶＶＡＬ＜０：２＞が“０ｘ５ｈ”で設定された場合の内部動作を示すものである。すなわち、最大５回のプログラミング区間が進行されることができ、各区間が進行されるごとにメモリセルにデータが正確にプログラミングされたのかどうかを検証し、その検証結果によってプログラミング動作を終了するのか、または二つ目のプログラミング区間を進行するのかが決定される。
【０１１６】
本発明の実施形態による第１書き込み制御コードＳＥＴＰ＜Ｎ：０＞は、５個の区間の間、各区間ごとに異なる周期でアップデートされる。すなわち、第１書き込み制御コードＳＥＴＰ＜Ｎ：０＞のアップデート周期は、カウンティングクロック信号ＱＳＣＫのトグリング周期に対応して調節される。本発明の実施形態では、各区間が進行されるほどカウンティングクロック信号ＱＳＣＫのトグリング周期が長くなるので、第１書き込み制御コードＳＥＴＰ＜Ｎ：０＞のアップデート周期も各区間が進行されるほどますます増加するようになる。結論的に、各区間が進行されるほど第１書き込み制御コードＳＥＴＰ＜Ｎ：０＞のコード値に対応する大きさを有する第１プログラミング電流パルスの減少時間は増加する。
【０１１７】
第１タイミングダイヤグラムにおいて、最初の場合（Ｃａｓｅ１）は、三つ目の区間でメモリセルにデータが正確にプログラミングされたので、プログラミング検証フラッグ信号ＰＮＶＦＬＡＧがローレベルになり、これ以上のプログラミング区間が進行にならない場合を示している。また、二つ目の場合（Ｃａｓｅ２）は、五つ目のプログラミング区間まで進行されたが、メモリセルにデータが正確にプログラミングされなかったので、プログラミング検証フラッグ信号ＰＮＶＦＬＡＧが引続きハイレベルを維持し、フェール信号ＦＡＩＬがハイレベルで活性化される場合を示している。すなわち、二つ目の場合は、総５回のプログラミング区間を通して５回のプログラミング動作を進行したが、最終的にメモリセルにデータが正確にプログラミング出来ない場合を示している。
【０１１８】
図２４は、本発明の実施形態による半導体メモリ装置の内部動作を示す第２タイミングダイヤグラムである。
【０１１９】
図２４のタイミングダイヤグラムを参照して、本発明の実施形態による半導体メモリ装置の主要内部動作を説明すると次の通りである。第１タイミングダイヤグラムは、初期設定コードＰＮＶＩＮＴ＜０：２＞が“０ｘ２ｈ”で設定され、反復回数設定コードＰＮＶＶＡＬ＜０：２＞が“０ｘ４ｈ”で設定された場合の内部動作を示すものである。すなわち、最大４回のプログラミング区間が進行されることができ、各区間が進行されるごとにメモリセルにデータが正確にプログラミングされたのかを検証し、その検証結果によってプログラミング動作を終了するのか、または二つ目のプログラミング区間を進行するのかが決定される。
【０１２０】
本発明の実施形態による第１書き込み制御コードＳＥＴＰ＜Ｎ：０＞は、４個の区間の間、各区間ごとに異なる周期でアップデートされる。すなわち、第１書き込み制御コードＳＥＴＰ＜Ｎ：０＞のアップデート周期は、カウンティングクロック信号ＱＳＣＫのトグリング周期に対応して調節される。この時、初期設定コードＰＮＶＩＮＴ＜０：２＞が“０ｘ２ｈ”で設定されたので、図２３の第１タイミングダイヤグラムと比較した時、最初の区間の第１書き込み制御コードＳＥＴＰ＜Ｎ：０＞のアップデート周期が相対的にさらに増加したことを確認できる。本発明の実施形態では、各区間が進行されるほどカウンティングクロック信号ＱＳＣＫのトグリング周期が長くなるので、第１書き込み制御コードＳＥＴＰ＜Ｎ：０＞のアップデート周期も各区間が進行されるほどますます増加するようになる。結論的に、各区間が進行されるほど第１書き込み制御コードＳＥＴＰ＜Ｎ：０＞のコード値に対応する大きさを有する第１プログラミング電流パルスの減少時間は増加する。
【０１２１】
第２タイミングダイヤグラムにおいて、最初の場合（Ｃａｓｅ１）は、二つ目の区間でメモリセルにデータが正確にプログラミングされたので、プログラミング検証フラッグ信号ＰＮＶＦＬＡＧがローレベルになり、これ以上のプログラミング区間が進行にならない場合を示している。また、二つ目の場合（Ｃａｓｅ２）は、四番目のプログラミング区間まで進行されたが、メモリセルにデータが正確にプログラミングがされなかったので、プログラミング検証フラッグ信号ＰＮＶＦＬＡＧが引続きハイレベルを維持してフェール信号ＦＡＩＬがハイレベルで活性化される場合を示している。すなわち、二つ目の場合は、総４回のプログラミング区間を通して４回のプログラミング動作を進行したが、最終的にメモリセルにデータが正確にプログラミング出来ない場合を示している。
【０１２２】
詳述した通り、本発明の実施形態による半導体メモリ装置は、初期設定コードＰＮＶＩＮＴ＜０：２＞及び反復回数設定コードＰＮＶＶＡＬ＜０：２＞のコード値を調節して、プログラミング電流パルスが供給される区間の数とプログラミング電流パルスが供給される時間とを調節することができる。また、メモリ部にプログラミング電流パルスが供給される形態を調節することができる。すなわち、初期設定コードＰＮＶＩＮＴ＜０：２＞及び反復回数設定コードＰＮＶＶＡＬ＜０：２＞のコード値を適切に設定して互いに異なるプログラミング特性を有する複数のメモリセルを安定的にプログラミングすることができる。参考として、初期設定コードＰＮＶＩＮＴ＜０：２＞及び反復回数設定コードＰＮＶＶＡＬ＜０：２＞のコード値は、あらゆるメモリセルを安定して、そして最も早くプログラミングできる値で設定することが望ましい。また、複数のメモリセルをグループ別に区分して、各グループ別に独立的な初期設定コードＰＮＶＩＮＴ＜０：２＞及び反復回数設定コードＰＮＶＶＡＬ＜０：２＞を設定できるように構成することができる。
【０１２３】
以上、本発明の実施形態によって具体的な説明をしてきた。参考として、本発明の技術的思想とは直接関連がない部分だが、本発明をより詳細に説明するために追加的な構成を含んだ実施形態を例示することができる。また、信号及び回路の活性化状態を示すためのアクティブハイ（Ａｃｔｉｖｅ  Ｈｉｇｈ）または、アクティブロー（Ａｃｔｉｖｅ  Ｌｏｗ）の構成は、実施形態によって変え得る。また、同じ機能を具現化するために、必要に応じてトランジスタの構成は変更可能である。すなわち、ＰＭＯＳトランジスタとＮＭＯＳトランジスタとの構成は、互いに代替でき、必要に応じて多様なトランジスタを用いて具現化され得る。また、同じ機能を具現化するために、必要に応じてロジックゲート（ＬＯＧＩＣ  ＧＡＴＥ）の構成は変更可能である。すなわち、不正論理積手段、不正論理合手段などはナンドゲート（ＮＡＮＤ  ＧＡＴＥ）、ノアゲート（ＮＯＲ  ＧＡＴＥ）、インバータ（ＩＮＶＥＲＴＥＲ）などの多様な組合せを通して構成されることができる。このような実施の変更による具体的な説明は、非常に場合の数が多く、これに対する変更は通常の専門家ならば誰でも容易に類推できるので、それに対する列挙は省略する。
【０１２４】
このように、本発明の属する技術分野の当業者は、本発明がその技術的思想や必須的特徴を変更せずに、他の具体的な形態で実施され得るということが理解できる。したがって、以上で記述した実施形態は、あらゆる面において例示的なものであり、限定的なものではないものと理解しなければならない。本発明の範囲は、上記の詳細な説明よりは、後述する特許請求の範囲によって示され、特許請求の範囲の意味及び範囲、そして、その等価概念から導き出されるあらゆる変更または変形された形態が本発明の範囲に含まれるものと解釈されるべきである。
【符号の説明】
【０１２５】
１００  区間制御信号発生部
２００  第１書き込み制御コード発生部
３００  第２書き込み制御コード発生部
４００  データ書き込み部
５００  メモリ部
１１０  入力ラッチ部
１２０  クロック発生部
１３１〜１３４  １ビットカウンター
１４０  比較部
１５０  リセットパルス発生部
１５１  第１遅延部
１５２  第２遅延部
２１０  入力ラッチ部
２２０  カウンティングクロック発生部
２３１〜２３７  １ビットカウンター
２４０  リセットパルス発生部
２５０  遅延部
２６０  クロック発生制御部
２６１  フリーセット１ビットカウンター
２６２  加算部
２６３  比較部
２６４  フェール信号出力部
２２１  ソースクロック発生部
２２２  １ビットカウンター
２２３  出力クロック発生部
２２４  １ビット加算器
２４０  遅延部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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