(57)【要約】【課題】ダイナミックレンジの変更の自由度が高く、感度を上げることができ、画素数の向上が容易で、かつ画質の劣化を抑制できる固体撮像装置を提供する。【解決手段】導電性要素（配線層Ｍ１（ＦＤ）および導電層ＢＣ１）は、転送トランジスタＴｘのドレイン領域ＳＤと増幅トランジスタＡｍｉのゲート電極層ＧＥとを電気的に接続している。容量配線ＭＭ（Ｃｓ）は、転送トランジスタＴｘのドレイン領域ＳＤ、リセットトランジスタＲｅｓのソース領域ＳＤ、増幅トランジスタＡｍｉのゲート電極層ＧＥ、および導電性要素のうち少なくとも１つと容量Ｃｓを構成するように配置されている。容量配線ＭＭ（Ｃｓ）は、リセットトランジスタＲｅｓがオフ状態のときに、少なくとも２つの電位Ｖ１、Ｖ２を選択的に印加されるよう構成されている。【選択図】図２
2012147169.tif 000002
【特許請求の範囲】
【請求項１】
光電変換部と、
ソースおよびドレインとなる１対の第１領域を有し、前記１対の第１領域の一方において前記光電変換部に電気的に接続された転送トランジスタと、
第１のゲートを有する増幅トランジスタと、
ソースおよびドレインとなる１対の第２領域を有し、前記１対の第２領域の一方において前記転送トランジスタの前記１対の第１領域の他方と電気的に接続されたリセットトランジスタと、
前記１対の第１領域の前記他方と前記増幅トランジスタの前記第１のゲートとを電気的に接続する導電性要素と、
前記１対の第１領域の前記他方、前記１対の第２領域の前記一方、前記増幅トランジスタの前記第１のゲート、および前記導電性要素のうち少なくとも１つと容量を構成するように配置された容量配線とを備え、
前記容量配線は、前記リセットトランジスタがオフ状態のときに、少なくとも２つの電位を選択的に印加されるよう構成されている、固体撮像装置。
【請求項２】
前記容量配線に任意の電位を与えることができるように構成されている、請求項１に記載の固体撮像装置。
【請求項３】
前記増幅トランジスタに電気的に接続された選択トランジスタをさらに備え、
前記増幅トランジスタは、電気的接続において前記選択トランジスタよりも画素駆動電位となる電源電位の側に常に位置している、請求項１または２に記載の固体撮像装置。
【請求項４】
前記増幅トランジスタは、ソースおよびドレインとなる１対の第３領域を有し、
前記容量配線は、前記１対の第３領域と電気的に独立している、請求項１〜３のいずれかに記載の固体撮像装置。
【請求項５】
前記容量配線に印加される少なくとも２つの前記電位のうち１つの電位は接地電位である、請求項１〜４のいずれかに記載の固体撮像装置。
【請求項６】
前記導電性要素は前記増幅トランジスタの前記第１のゲートよりも上層を延在する配線層を含み、
前記容量配線は、前記配線層上に配置された導電層を含む、請求項１〜５のいずれかに記載の固体撮像装置。
【請求項７】
前記導電性要素は前記増幅トランジスタの前記第１のゲートよりも上層を延在する配線層を含み、
前記容量配線は、前記配線層と同一の層から分離して形成された導電層を含む、請求項１〜５のいずれかに記載の固体撮像装置。
【請求項８】
前記転送トランジスタの前記１対の第１領域の前記他方は前記容量配線の真下領域にまで延在している、請求項７に記載の固体撮像装置。
【請求項９】
前記容量配線に印加される少なくとも２つの前記電位を切り替えるためのスイッチをさらに備え、
前記スイッチは絶縁ゲート型電界効果トランジスタである、請求項１〜８のいずれかに記載の固体撮像装置。
【請求項１０】
前記スイッチは、前記光電変換部を含む画素領域の外部に配置された、請求項９に記載の固体撮像装置。
【請求項１１】
前記リセットトランジスタは第２のゲートを有し、前記第２のゲートが前記容量配線と電気的に接続されている、請求項１〜１０のいずれかに記載の固体撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、固体撮像装置に関するものである。
【背景技術】
【０００２】
デジタルカメラは撮影状況に応じてＩＳＯ（International  Organization  for  Standardization）感度を変えて使用するのが一般的であり、設定可能なＩＳＯ範囲をできるだけ広げたいという要望がある。また入射光強度に対するダイナミックレンジの不足がしばしば指摘される。これらの改善策の一つとして、イメージセンサからの出力のダイナミックレンジを広げることが挙げられる。これに関しては、たとえば以下の文献がある。
【０００３】
特開２０００−１６５７５５号公報（特許文献１）には、フローティングディフュージョン（Floating  Diffusion）に異なる電圧依存性を持つ複数の容量を接続することが記載されている。実施例としては、複数のＭＯＳ（Metal  Oxide  Semiconductor）キャパシタを接続する技術が記載されている。
【０００４】
特開２００３−５７１１３号公報（特許文献２）には、フォトダイオードにダミー容量と転送制御用トランジスタとを接続し、高輝度時にあふれた電子を転送制御用トランジスタを通してダミー容量に捨てる技術が記載されている。
【０００５】
特開２００６−２１７４１０号公報（特許文献３）には、追加の容量と転送制御用トランジスタとを接続し、高輝度時にはこの転送制御用トランジスタをオンにして、フローティングディフュージョンと追加容量とを並列接続する技術が記載されている。
【０００６】
特開２００６−２４５５２２号公報（特許文献４）には、特開２００６−２１７４１０号公報における追加容量と転送制御用トランジスタとを多段接続する技術が記載されている。
【０００７】
特開２００７−１２４２１７号公報（特許文献５）には、低感度に設定したときは画素を間引き、不使用画素の転送トランジスタをオンにすることにより、フォトダイオードのｐｎ接合容量をフローティングディフュージョンに並列な容量として使用する技術が記載されている。
【０００８】
特開２００７−２０１８６３号公報（特許文献６）には、転送トランジスタのゲート下の領域と、転送トランジスタのソース・ドレイン領域と、フローティングディフュージョンとのそれぞれのドーピング濃度を調整することにより特開２００７−１２４２１７号公報における機能を実現する技術が記載されている。
【０００９】
特開２００７−３２４９８４号公報（特許文献７）には、読み出しトランジスタに接続された信号線と選択トランジスタに接続された信号線とを設置し、読み出しトランジスタに接続された信号線とフローティングディフュージョンとの間に容量を接続するとともに、上記２つの信号線を駆動電位供給線と出力線とに切り替え可能にすることが記載されている。これにより、次のような動作が可能となり、変換ゲインを変えることができる。
【００１０】
選択トランジスタに接続された信号線を出力線として使用する場合、読み出しトランジスタに接続された信号線は駆動電位に固定される。したがって上記容量はフローティングディフュージョンの容量に対する並列容量として動作するため、上記容量がない場合に比べて変換ゲインが下がる。
【００１１】
また読み出しトランジスタに接続された信号線を出力線として使用する場合、その出力線はソースフォロワアンプ（読み出しトランジスタ）の出力線になるため、上記容量の両端の電位はほとんど変化しない。したがってフローティングディフュージョンの電位がどのような値になってもフローティングディフュージョンの容量への上記容量の寄与がほとんどない。このため上記容量がない場合とほぼ同じ変換ゲインが得られる。
【先行技術文献】
【特許文献】
【００１２】
【特許文献１】特開２０００−１６５７５５号公報
【特許文献２】特開２００３−５７１１３号公報
【特許文献３】特開２００６−２１７４１０号公報
【特許文献４】特開２００６−２４５５２２号公報
【特許文献５】特開２００７−１２４２１７号公報
【特許文献６】特開２００７−２０１８６３号公報
【特許文献７】特開２００７−３２４９８４号公報
【発明の概要】
【発明が解決しようとする課題】
【００１３】
上記の各特許文献では、いずれも画素内に容量を追加したり、受光に使えるフォトダイオードの数を減らしたりするなどの方法が採られている。これらの技術は変換ゲインの制御には有効であるが、以下のようなデメリットを有する。
【００１４】
上記特許文献の技術では基本的に変換ゲインはいくつかの値の中から選択されるため、変更の自由度が低いという問題がある。
【００１５】
また実効容量の追加で対応するため、変換ゲインを下げることはできるが、上げることはできないという問題がある。すなわち、ダイナミックレンジを上げて感度を下げることはできるが、ダイナミックレンジを下げて感度を上げることはできない。
【００１６】
標準的な構成の単位セルに比べて面積が大きくなる。一般にイメージセンサではチップサイズが光学系の制約で決まっているため、結果として画素数が少なくなるという問題がある。
【００１７】
逆にデザインルールを変えずに画素数を保持しようとすると、最も大きな面積を占めるフォトダイオードの受光部分の面積が縮小されることになる。しかし受光部分の面積の縮小は、蓄積できる実電子数を減らすことになるため、ノイズが増して、画質が悪化するという問題がある。
【００１８】
本発明は、上記の課題を鑑みてなされたものであり、その目的は、ダイナミックレンジの変更の自由度が高く、感度を上げることができ、画素数の向上が容易で、かつ画質の劣化を抑制できる固体撮像装置を提供することである。
【課題を解決するための手段】
【００１９】
本発明の一実施例における固体撮像装置は、光電変換部と、転送トランジスタと、増幅トランジスタと、リセットトランジスタと、導電性要素と、容量配線とを備えている。転送トランジスタは、ソースおよびドレインとなる１対の第１領域を有し、その１対の第１領域の一方において光電変換部に電気的に接続されている。増幅トランジスタは第１のゲートを有している。リセットトランジスタは、ソースおよびドレインとなる１対の第２領域を有し、その１対の第２領域の一方において転送トランジスタの１対の第１領域の他方と電気的に接続されている。導電性要素は、１対の第１領域の他方と増幅トランジスタの第１のゲートとを電気的に接続している。容量配線は、１対の第１領域の他方、１対の第２領域の一方、増幅トランジスタの第１のゲート、および導電性要素のうち少なくとも１つと容量を構成するように配置されている。容量配線は、リセットトランジスタがオフ状態のときに、少なくとも２つの電位を選択的に印加されるよう構成されている。
【発明の効果】
【００２０】
本発明の一実施例における固体撮像装置によれば、１対の第１領域の他方、１対の第２領域の一方、増幅トランジスタの第１のゲート、および導電性要素のうち少なくとも１つと容量を構成するように配置された容量配線が、リセットトランジスタがオフ状態のときに、少なくとも２つの電位を選択的に印加されるよう構成されている。これによりダイナミックレンジの変更の自由度を高くすることができ、感度を上げることができ、画素数の向上が容易で、かつ画質の劣化を抑制することができる。
【図面の簡単な説明】
【００２１】
【図１】本発明の実施の形態１における固体撮像装置の構成を示す概略平面図である。
【図２】本発明の実施の形態１における固体撮像装置の１画素内の回路構成を示す回路図である。
【図３】本発明の実施の形態１における固体撮像装置のフローティングディフュージョン付近を示す概略斜視図である。
【図４】本発明の実施の形態１における固体撮像装置の１画素内の構成を具体的に示す概略斜視図である。
【図５】比較例における固体撮像装置の動作の第１工程を説明するための回路図である。
【図６】比較例における固体撮像装置の動作の第１工程を説明するための回路図である。
【図７】本発明の実施の形態１における固体撮像装置の動作の第１工程を説明するための回路図である。
【図８】本発明の実施の形態１における固体撮像装置の動作の第２工程を説明するための回路図である。
【図９】本発明の実施の形態２における固体撮像装置のフローティングディフュージョン付近を示す概略斜視図である。
【図１０】本発明の実施の形態２における固体撮像装置の１画素内の構成を具体的に示す概略斜視図である。
【図１１】本発明の実施の形態２における固体撮像装置の構成を概略的に示す断面図である。
【図１２】本発明の実施の形態２における固体撮像装置の製造方法の第１工程を示す概略断面図である。
【図１３】本発明の実施の形態２における固体撮像装置の製造方法の第２工程を示す概略断面図である。
【図１４】本発明の実施の形態２における固体撮像装置の製造方法の第３工程を示す概略断面図である。
【図１５】本発明の実施の形態２における固体撮像装置の製造方法の第４工程を示す概略断面図である。
【図１６】本発明の実施の形態２における固体撮像装置の製造方法の第５工程を示す概略断面図である。
【図１７】本発明の実施の形態２における固体撮像装置の製造方法の第６工程を示す概略断面図である。
【図１８】本発明の実施の形態２における固体撮像装置の製造方法の第７工程を示す概略断面図である。
【図１９】本発明の実施の形態２における固体撮像装置の製造方法の第８工程を示す概略断面図である。
【図２０】本発明の実施の形態２における固体撮像装置の製造方法の第９工程を示す概略断面図である。
【図２１】本発明の実施の形態２における固体撮像装置の製造方法の第１０工程を示す概略断面図である。
【図２２】本発明の実施の形態２における固体撮像装置の製造方法の第１１工程を示す概略断面図である。
【図２３】本発明の実施の形態２における固体撮像装置の製造方法の第１２工程を示す概略断面図である。
【図２４】本発明の実施の形態２における固体撮像装置の製造方法の第１３工程を示す概略断面図である。
【図２５】本発明の実施の形態２における固体撮像装置の製造方法の第１４工程を示す概略断面図である。
【図２６】追加されたキャパシタ部分によってフォトダイオードの面積が減少することを説明するための平面図である。
【図２７】本発明の実施の形態３における固体撮像装置のフローティングディフュージョン付近を示す概略斜視図である。
【図２８】本発明の実施の形態４における固体撮像装置のフローティングディフュージョン付近を示す概略斜視図である。
【図２９】本発明の実施の形態４における固体撮像装置の構成を概略的に示す断面図である。
【図３０】本発明の実施の形態５における固体撮像装置のフローティングディフュージョン付近を示す概略斜視図である。
【図３１】本発明の実施の形態５における固体撮像装置の構成を概略的に示す断面図である。
【図３２】本発明の実施の形態６における固体撮像装置のフローティングディフュージョン付近を示す概略斜視図である。
【図３３】本発明の実施の形態７における固体撮像装置においてスイッチを画素領域外に配置した様子を示す概略平面図である。
【図３４】本発明の実施の形態８における固体撮像装置の１画素内の回路構成を示す回路図である。
【図３５】本発明の実施の形態８における固体撮像装置の１画素内の構成を具体的に示す概略斜視図である。
【図３６】容量配線が増幅トランジスタのゲートと容量を構成する場合の１画素内の回路構成を示す回路図である。
【図３７】容量配線がリセットトランジスタのソースと容量を構成する場合の１画素内の回路構成を示す回路図である。
【発明を実施するための形態】
【００２２】
以下、本発明の実施の形態について図に基づいて説明する。
（実施の形態１）
最初に本発明の実施の形態１における固体撮像装置の構成について説明する。本実施の形態の固体撮像装置は、たとえばＣＭＯＳ（Complementary  Metal  Oxide  Semiconductor）イメージセンサに適用され得る。
【００２３】
図１を参照して、固体撮像装置は、画素アレイ領域（イメージ領域）ＩＡと、パッド配置領域ＰＡと、シフトレジスタＳＲと、ノイズ低減読み出し回路ＮＣと、アナログ回路ＡＣとを主に有している。画素アレイ領域ＩＡの周辺にパッド配置領域ＰＡと、シフトレジスタＳＲと、ノイズ低減読み出し回路ＮＣと、アナログ回路ＡＣとが配置されている。
【００２４】
画素アレイ領域ＩＡでは複数の画素ＰＤＡが行列状に２次元的に配置されている。パッド配置領域ＰＡでは複数のパッド電極ＰＡＤが配置されている。パッド電極ＰＡＤは外部機器と電気的に接続するためのものである。シフトレジスタＳＲはデータを転送するためのものである。ノイズ低減読み出し回路ＮＣはノイズをキャンセルしながら出力を読み出すためのものである。アナログ回路ＡＣは所望の信号処理を行うためのものである。
【００２５】
続いて、固体撮像装置の複数の画素ＰＤＡの各々の回路構成について説明する。
図２を参照して、固体撮像装置の複数の画素ＰＤＡの各々は、フォトダイオードＰＤと、転送トランジスタＴｘと、フローティングディフュージョン部ＦＤと、リセットトランジスタＲｅｓと、増幅トランジスタＡｍｉと、選択トランジスタＳｅｌと、容量配線ＭＭ（Ｃｓ）とを有している。
【００２６】
フォトダイオードＰＤは光信号を電気信号に変換する光電変換部として構成されている。転送トランジスタＴｘはフォトダイオードＰＤに蓄積された信号電荷を保持し電圧に変換して出力するように構成されている。フローティングディフュージョン部ＦＤは転送された電荷を保持し電圧に変換して出力するように構成されている。リセットトランジスタＲｅｓはフローティングディフュージョン部ＦＤの電圧をリセットするように構成されている。増幅トランジスタＡｍｉはフローティングディフュージョン部ＦＤの信号電位を増幅して外部に読み出すように構成されている。選択トランジスタＳｅｌは信号電位を外部に読み出す画素ＰＤＡを選択するように構成されている。
【００２７】
フォトダイオードＰＤは、互いにｐｎ接合を構成するｐ型領域とｎ型領域とを有している。転送トランジスタＴｘ、リセットトランジスタＲｅｓ、増幅トランジスタＡｍｉおよび選択トランジスタＳｅｌの各々は絶縁ゲート型電界効果トランジスタであり、たとえばｎチャネルＭＯＳトランジスタよりなっている。これらの各トランジスタは、半導体基板の表面に形成された１対のｎ型ソース／ドレイン領域と、その１対のソース／ドレイン領域に挟まれる半導体基板の領域上にゲート絶縁膜（ゲート酸化膜）を介在して形成されたゲート電極層とを有している。
【００２８】
フォトダイオードＰＤのｐ型領域は、たとえば接地電位に接続されている。フォトダイオードＰＤのｎ型領域と転送トランジスタＴｘの１対のソース／ドレインの一方（ソース領域）とは電気的に接続されており、たとえば共通のｎ型領域により形成されている。転送トランジスタＴｘのゲート電極層は転送信号線に電気的に接続されている。転送トランジスタＴｘの１対のソース／ドレインの他方（ドレイン領域）とフローティングディフュージョン部ＦＤとは電気的に接続されており、たとえば共通のｎ型領域により形成されている。
【００２９】
転送トランジスタＴｘの１対のソース／ドレインの他方（ドレイン領域）とリセットトランジスタＲｅｓの１対のソース／ドレインの一方（ソース領域）とは電気的に接続されている。リセットトランジスタＲｅｓのゲート電極層はリセット信号線に電気的に接続されている。リセットトランジスタＲｅｓの１対のソース／ドレインの他方（ドレイン領域）は電源線に電気的に接続されている。
【００３０】
増幅トランジスタＡｍｉのゲート電極層はフローティングディフュージョン部ＦＤ（転送トランジスタＴｘのドレイン領域およびリセットトランジスタＲｅｓのソース領域）に導電性要素（配線など）を介在して電気的に接続されている。増幅トランジスタＡｍｉの１対のソース／ドレインの一方（ソース領域）と選択トランジスタＳｅｌの１対のソース／ドレインの一方（ドレイン領域）とは電気的に接続されており、たとえば共通のｎ型領域により形成されている。増幅トランジスタＡｍｉの１対のソース／ドレインの他方（ドレイン領域）は画素駆動電位となる電源電位を印加される信号線Ｖｄｄ（ＤＶ）に電気的に接続されている。選択トランジスタＳｅｌのゲート電極層は選択信号線に電気的に接続されている。
【００３１】
ｎ型のフローティングディフュージョン部ＦＤはｐ型ウエル領域との間のｐｎ接合部にて容量ＣJを構成している。そしてｎ型のフローティングディフュージョン部ＦＤと容量Ｃｓを構成するように容量配線ＭＭ（Ｃｓ）が配置されている。この容量配線ＭＭ（Ｃｓ）には、リセットトランジスタＲｅｓがオフ状態のときに少なくとも２つの電位Ｖ１、Ｖ２が選択的に印加可能である。具体的には、容量配線ＭＭ（Ｃｓ）はスイッチＳＷＩを介在して電位Ｖ１、Ｖ２のいずれかと電気的に接続可能である。
【００３２】
なお容量配線ＭＭ（Ｃｓ）は、フローティングディフュージョン部ＦＤ、転送トランジスタＴｘのドレイン領域、増幅トランジスタＡｍｉのゲート電極層およびリセットトランジスタＲｅｓのソース領域の少なくとも１つと容量を構成していればよい。また容量配線ＭＭ（Ｃｓ）には、リセットトランジスタＲｅｓがオフ状態のときに少なくとも２つの電位Ｖ１、Ｖ２が選択的に印加可能であれば、任意の電位を与えられるように構成されていてもよい。また画素部分以外には、演算を行う周辺回路が形成されており、これらの周辺回路もトランジスタを含んでおり、これらのトランジスタも絶縁ゲート型電界効果トランジスタよりなっている。
【００３３】
次に、本実施の形態の固体撮像装置のレイアウト構造について図３および図４を用いて説明する。
【００３４】
図３および図４を参照して、フォトダイオードＰＤは、互いにｐｎ接合を構成するｐ型領域ＰＷＬとｎ型領域ＮＲとを有している。ｐ型領域ＰＷＬは半導体基板（図示せず）内に形成されたウエル領域である。ｎ型領域ＮＲはこのｐ型領域ＰＷＬ上に形成されている。フォトダイオードＰＤのｎ型領域ＮＲと転送トランジスタＴｘのｎ型ソース領域ＳＤとは電気的に接続されており、たとえば共通のｎ型領域により形成されている。転送トランジスタＴｘのゲート電極層ＧＥは、コンタクトホール（図示せず）内を埋め込む導電層ＢＣ１と、１層目の金属層よりなるパッド層Ｍ１（Ｔｘ）と、第１のビアホール（図示せず）内を埋め込む導電層ＢＣ２とを介在して、２層目の金属層よりなる転送信号線Ｍ２（Ｔｘ）に電気的に接続されている。転送トランジスタＴｘのｎ型ドレイン領域ＳＤとフローティングディフュージョン部ＦＤとは電気的に接続されており、たとえば共通のｎ型領域により形成されている。
【００３５】
フローティングディフュージョン部ＦＤとリセットトランジスタＲｅｓのｎ型ソース領域ＳＤとは、コンタクトホール内を埋め込む導電層ＢＣ１と、１層目の金属層よりなる配線層Ｍ１（ＦＤ）とを介在して電気的に接続されている。リセットトランジスタＲｅｓのゲート電極層ＧＥは、コンタクトホール内を埋め込む導電層ＢＣ１と、１層目の金属層よりなるパッド層Ｍ１（Ｒｅｓ）と、第１のビアホール内を埋め込む導電層ＢＣ２とを介在して、２層目の金属層よりなるリセット信号線Ｍ２（Ｒｅｓ）に電気的に接続されている。
【００３６】
増幅トランジスタＡｍｉのｎ型ソース領域ＳＤとリセットトランジスタＲｅｓのｎ型ドレイン領域ＳＤとは電気的に接続されており、たとえば共通のｎ型領域により形成されている。増幅トランジスタＡｍｉのｎ型ソース領域ＳＤとリセットトランジスタＲｅｓのｎ型ドレイン領域ＳＤとの各々は、コンタクトホール内を埋め込む導電層ＢＣ１と、１層目の金属層よりなるパッド層Ｍ１（Ｖｄｄ）と、第１のビアホール内を埋め込む導電層ＢＣ２と、２層目の金属層よりなるパッド層Ｍ２（Ｖｄｄ）と、第２のビアホール内を埋め込む導電層ＢＣ３とを介在して、３層目の金属層よりなる電源線Ｍ３（Ｖｄｄ）に電気的に接続されている。
【００３７】
増幅トランジスタＡｍｉのゲート電極層ＧＥは、導電性要素（コンタクトホール内を埋め込む導電層ＢＣ１および１層目の金属層よりなる配線層Ｍ１（ＦＤ））を介在してフローティングディフュージョン部ＦＤに電気的に接続されている。増幅トランジスタＡｍｉのｎ型ソース領域ＳＤと選択トランジスタＳｅｌのｎ型ドレイン領域ＳＤとは電気的に接続されており、たとえば共通のｎ型領域により形成されている。
【００３８】
選択トランジスタＳｅｌのｎ型ソース領域ＳＤは、コンタクトホールを埋め込む導電層ＢＣ１を介在して、１層目の金属層よりなる電源線Ｍ１（Ｏｕｔ）に電気的に接続されている。選択トランジスタＳｅｌのゲート電極層ＧＥは、コンタクトホール内を埋め込む導電層ＢＣ１と、１層目の金属層よりなるパッド層Ｍ１（Ｓｅｌ）と、第１のビアホール内を埋め込む導電層ＢＣ２とを介在して、２層目の金属層よりなる選択信号線Ｍ２（Ｓｅｌ）に電気的に接続されている。またｐ型ウエルＰＷＬは、コンタクトホール内を埋め込む導電層ＢＣ１を介在して、１層目の金属層よりなる接地線Ｍ１（ＧＮＤ）に電気的に接続されている。
【００３９】
ｎ型のフローティングディフュージョン部ＦＤと容量Ｃｓを構成するように容量配線ＭＭ（Ｃｓ）が配置されている。本実施の形態では、容量配線ＭＭ（Ｃｓ）は、フローティングディフュージョン部ＦＤに電気的に接続された１層目の金属層よりなる配線層Ｍ１（ＦＤ）と容量Ｃｓを構成している。この容量配線ＭＭ（Ｃｓ）には、上述したように、リセットトランジスタＲｅｓがオフ状態のときに、スイッチＳＷＩを介在して少なくとも２つの電位Ｖ１、Ｖ２が選択的に印加可能である。
【００４０】
次に、本実施の形態の固体撮像装置において、ダイナミックレンジを変更できることを比較例（図５、図６）と対比して図７および図８を用いて説明する。
【００４１】
まず容量配線に印加される電位Ｖｓが固定されており変化しない比較例の場合について図５および図６を用いて説明する。図５を参照して、まず事前に転送トランジスタＴｘがオフされ、リセットトランジスタＲｅｓがオンされて、フローティングディフュージョン部ＦＤの電位が電源電位Ｖｄｄとされる。実際にはリセットトランジスタＲｅｓのソースおよびドレイン間の電圧降下のため、フローティングディフュージョン部ＦＤの電位はＶｄｄからおよそリセットトランジスタＲｅｓのしきい値電圧Ｖｔｈ分だけ低くなる。
【００４２】
転送トランジスタＴｘがオフされ、リセットトランジスタＲｅｓがオフされて、フォトダイオードＰＤに光が照射される。その結果、フォトダイオードＰＤに電子が蓄積される。
【００４３】
図６を参照して、次に転送トランジスタＴｘがオンされる。転送トランジスタＴｘがオンする前に、フローティングディフュージョン部ＦＤが電源電位となっているので、フォトダイオードＰＤに蓄積された電子はフローティングディフュージョン部ＦＤに流入する。その結果、フローティングディフュージョン部ＦＤの電位が下がる。
【００４４】
選択トランジスタＳｅｌがオンされ、フローティングディフュージョン部ＦＤの電圧が増幅トランジスタＡｍｉを用いて電流増幅(ソースフォロワ)された後、フローティングディフュージョン部ＦＤの電位が読み出される。
【００４５】
この読み出しのステップでは、フローティングディフュージョン部ＦＤに接続された容量（通常、大半はフローティングディフュージョン部ＦＤの空乏層容量)によって、蓄積された電子がフローティングディフュージョン部ＦＤに流入したときのフローティングディフュージョン部ＦＤの電位の変化量が大きな影響を受ける。このことを次に示す。
【００４６】
図５を参照して、リセットトランジスタＲｅｓがオンされ、フローティングディフュージョン部ＦＤの電位がＶＲｅｓになったとする。このとき、次の関係が成り立つ。
【００４７】
【数１】
2012147169.tif 000003
【００４８】
図６を参照して、次にリセットトランジスタＲｅｓがオフされ、フォトダイオードＰＤに光が照射された後に転送トランジスタＴｘがオンされて、フォトダイオードＰＤから電荷ＱＰＤがフローティングディフュージョン部ＦＤに流入し、電位がＶＦＤに変化したとすると、次の関係が成り立つ。なお、流入する電荷は一般に電子であるので、ＱＰＤ＜０である。
【００４９】
【数２】
2012147169.tif 000004
【００５０】
また、フローティングディフュージョン部ＦＤの電荷について次の関係式が成り立つ。
【００５１】
【数３】
2012147169.tif 000005
【００５２】
これらの式から、電圧の変化ｄＶについて次の等式が得られる。
【００５３】
【数４】
2012147169.tif 000006
【００５４】
したがって、単位電荷あたりの電位変化量である変換ゲインＧは次のように与えられる。
【００５５】
【数５】
2012147169.tif 000007
【００５６】
上記（６）式から、変換ゲインＧ、すなわちフローティングディフュージョン部ＦＤに接続された容量ＣJ＋Ｃｓを可変にできると、イメージセンサのダイナミックレンジを広げる際に非常に有利となる。しかし（６）式は同時に、変換ゲインは物理的な構造だけで決まり、対向電極に相当する部分の電位Ｖｓの影響は受けないことも示している。
【００５７】
上述の特許文献に記載された技術では、変換ゲインを可変とするために容量素子が追加されたり、隣接画素のフォトダイオードの空乏層容量が追加容量として使用されるなどしていた。これらの方法は物理的な構造を作りこむもので、画素数・フォトダイオードの開口率などにも大きなデメリットがあった。そこで、素子を追加したり、隣接素子を犠牲にしたりすることなく変換ゲインまたはダイナミックレンジを可変とする方法が求められていた。
【００５８】
本実施の形態では、上記比較例とは異なり、リセットトランジスタＲｅｓのオフ時に、容量配線が少なくとも２つの電位を選択的に印加されるように構成されている。これにより、配線の追加のみで変換ゲインまたはダイナミックレンジを可変とすることができる。以下、そのことを図７および図８を用いて説明する。
【００５９】
上記（６）式は変換ゲインが物理的構造だけで決まることを示しているが、それにはＶｓが一定値であるという前提とがある。もしＶｓが任意のタイミングで任意の値に設定できる場合には、次のように結果が変わってくる。
【００６０】
図７を参照して、リセットトランジスタＲｅｓがオンされ、フローティングディフュージョン部ＦＤの電位がＶＲｅｓになったとする。またフローティングディフュージョン部ＦＤに対向する容量配線ＭＭ（Ｃｓ）に電位ＶSRが与えられたとする。このとき、次の関係が成り立つ。
【００６１】
【数６】
2012147169.tif 000008
【００６２】
次にリセットトランジスタＲｅｓがオフされ、容量配線ＭＭ（Ｃｓ）の電位がＶSRからＶｓ（≠ＶSR）に変化される。この後、フォトダイオードＰＤに光が照射され、転送トランジスタＴｘがオンされ、フォトダイオードＰＤから電荷ＱPDがフローティングディフュージョン部ＦＤに流入し、電位がＶFDに変化したとすると、次の関係が成り立つ。
【００６３】
【数７】
2012147169.tif 000009
【００６４】
また、フローティングディフュージョン部ＦＤの電荷について次の関係式が成り立つ。
【００６５】
【数８】
2012147169.tif 000010
【００６６】
これらの式から、電圧の変化ｄＶは次のようになる。
【００６７】
【数９】
2012147169.tif 000011
【００６８】
この（１３）式を（６）式と比較すると、変換ゲインに相当する電荷ＱPDの係数は同じであるが、電位ＶFDに対するオフセットをＶｓおよびＶSRによって任意の値に設定できることがわかる。したがって、Ｖｓを変化させることにより、画素構造に一切手を加えることなく、ダイナミックレンジを可変にすることができる。
【００６９】
またこの方法によるダイナミックレンジの制御は、（１３）式から明らかなように、容量Ｃｓが大きいほうが有利であるため、容量Ｃｓが大きくなるような構成にすることが望ましい。
【００７０】
以上より本実施の形態によれば、リセットトランジスタＲｅｓのオフ時に、容量配線が少なくとも２つの電位Ｖｓ、ＶSRを選択的に印加されるように構成されているため、変換ゲインまたはダイナミックレンジを可変とすることができる。
【００７１】
また、追加しているのは容量配線ＭＭ（Ｃｓ）のみであり、上記特許文献に記載のような独立した容量素子の追加を行っていない。また容量配線ＭＭ（Ｃｓ）の電位切り替えは複数画素に対してまとめて行うことができる。したがって、上記特許文献で問題となった画素数減少や画質劣化の問題を軽減することができる。
【００７２】
また上記特許文献は基本的に追加の容量素子を並列接続する構成であったため、変換ゲインを階段状に下げる（ダイナミックレンジを上げて感度を下げる）ことしかできなかった。しかし本実施の形態の構成では、容量配線ＭＭ（Ｃｓ）の電位Ｖｓの制御のみでダイナミックレンジを任意の値に変えることができる。特に、Ｖｓ＜ＶSRとすることにより、ダイナミックレンジを下げて感度を上げることもできる。
【００７３】
また特開２００７−３２４９８４号公報との比較においては、本実施の形態では増幅トランジスタＡｍｉのドレインは常に電源電位である。つまり、増幅トランジスタＡｍｉは、電気的接続において選択トランジスタＳｅｌよりも画素駆動電位となる電源電位の側に常に位置している。また増幅トランジスタのＡｍｉのソース／ドレイン領域は容量配線ＭＭ（Ｃｓ）とは電気的に独立している（つまり電気的に絶縁されている）。このため高感度に設定したい場合でも、見かけの電源電圧低下による感度減少は起きない。また本実施の形態では容量配線ＭＭ（Ｃｓ）は信号線から独立しているので、浮遊容量による動作速度低下も起きない。
【００７４】
（実施の形態２）
本実施の形態の構成は、上述した実施の形態１の構成と比較して、容量配線ＭＭ（Ｃｓ）の構成を具体的に特定した点において異なっている。図９および図１０を参照して、本実施の形態においては、容量配線ＭＭ（Ｃｓ）は、フローティングディフュージョン部ＦＤに電気的に接続された１層目の金属層よりなる配線層Ｍ１（ＦＤ）の上に絶縁層（図示せず）を介在して形成されている。１層目の金属層よりなる配線層Ｍ１（ＦＤ）は、増幅トランジスタＡｍｉなどのゲート電極層よりも上層に延在する配線層である。容量配線ＭＭ（Ｃｓ）は、その配線層Ｍ１（ＦＤ）との間で容量Ｃｓを構成している。容量配線ＭＭ（Ｃｓ）は、ビアホール内を埋め込む導電層ＢＣ２を介在して、２層目の金属層よりなる信号線Ｍ２（ＣＳ）に電気的に接続されている。
【００７５】
容量配線ＭＭ（Ｃｓ）は、平面視において（つまり容量配線ＭＭ（Ｃｓ）と配線層Ｍ１（ＦＤ）との積層方向から見て）配線層Ｍ１（ＦＤ）の全体と重複するように形成されていてもよく、また配線層Ｍ１（ＦＤ）の一部と重複するように形成されていてもよい。
【００７６】
なお、これ以外の本実施の形態の構成は上述した実施の形態１の構成とほぼ同じであるため、同一の要素については同一の符号を付し、その説明を繰り返さない。
【００７７】
次に、本実施の形態の固体撮像装置の断面構成について図１１を用いて説明する。
図１１を参照して、画素領域においては、たとえばシリコンよりなるｎ型半導体基板ＳＵＢに、フォトダイオードＰＤ、転送トランジスタＴｘ、リセットトランジスタＲｅｓ、増幅トランジスタＡｍｉ、選択トランジスタＳｅｌなどが形成されている。フォトダイオードＰＤは、ｐ型ウエル領域ＰＷＬと、ｎ型領域ＮＲとを主に有している。ｐ型ウエル領域ＰＷＬは半導体基板ＳＵＢ内に形成されており、ｎ型領域ＮＲはｐ型ウエル領域ＰＷＬとｐｎ接合を構成するようにｐ型ウエル領域ＰＷＬの上に形成されている。なお、ｎ型領域ＮＲ上の半導体基板ＳＵＢの表面には、表面付近でのキャリアの再結合を防ぐためにｐ型領域ＰＲが形成されている。
【００７８】
転送トランジスタＴｘ、リセットトランジスタＲｅｓ、増幅トランジスタＡｍｉおよび選択トランジスタＳｅｌの各々は、ＭＩＳ（Metal  Insulator  Semiconductor）トランジスタよりなっている。また周辺領域には、演算を行う周辺回路が形成されており、これらの周辺回路もＭＩＳトランジスタＴＲＡを含んでいる。
【００７９】
これらのＭＩＳトランジスタの各々は、１対のソース／ドレイン領域ＳＤと、ゲート絶縁層ＧＩと、ゲート電極層ＧＥとを有している。１対のソース／ドレイン領域ＳＤは、互いに距離を開けて対向するように半導体基板ＳＵＢの表面に形成されている。１対のソース／ドレイン領域ＳＤの各々は、ＬＤＤ（Lightly  Doped  Drain）となる比較的低濃度のｎ-領域ＬＤと、比較的高濃度のｎ+領域ＨＤとを有している。ゲート電極層ＧＥは、１対のソース／ドレイン領域ＳＤに挟まれる半導体基板ＳＵＢの領域上にゲート絶縁層ＧＩを介在して形成されている。
【００８０】
このゲート電極層ＧＥの側壁を覆うように側壁絶縁層ＳＷが形成されている。ゲート電極層ＧＥはたとえば不純物がドープされた多結晶シリコンよりなっており、ゲート絶縁層ＧＩおよび側壁絶縁層ＳＷの各々はたとえばシリコン酸化膜よりなっている。
【００８１】
特に転送トランジスタＴｘのドレイン領域はフォトダイオードＰＤのｎ型領域ＮＲと共有されている。また転送トランジスタＴｘのゲート電極層ＧＥの側壁には側壁絶縁層ＳＷが形成されている。また、反射防止膜ＡＲが、半導体基板ＳＵＢの表面上においてフォトダイオードＰＤ上を覆うように形成されている。反射防止膜ＡＲは、たとえばシリコン酸化膜ＯＦとシリコン窒化膜ＮＦとの積層構造よりなっている。このシリコン酸化膜ＯＦはゲート絶縁層ＧＩと同一の層から構成されていてもよい。また、反射防止膜ＡＲが側壁絶縁層ＳＷを兼ねていてもよい。
【００８２】
なお半導体基板ＳＵＢの表面には、素子分離構造が適宜形成されており、これにより各トランジスタやフォトダイオードの不純物領域が適切に電気的に分離されている。この素子分離構造は、たとえばＳＴＩ（Shallow  Trench  Isolation）構造である。ＳＴＩ構造は、半導体基板ＳＵＢの表面に形成された溝ＴＲと、その溝ＴＲ内を埋め込む絶縁層（たとえばシリコン酸化膜）ＢＩとを主に有している。また素子分離構造は、ＳＴＩ構造に代えてＬＯＣＯＳ（Local  Oxidation  of  Silicon）であってもよい。
【００８３】
上記の各ＭＩＳトランジスタ、フォトダイオードＰＤ、反射防止膜ＡＲなどを覆うように半導体基板ＳＵＢの表面上に層間絶縁層ＩＩ１が形成されている。この層間絶縁層ＩＩ１には、ＭＩＳトランジスタのソース／ドレイン領域ＳＤ、ゲート電極層ＧＥなどに達するコンタクトホールＣＨが複数個形成されている。これらのコンタクトホールＣＨの各々の内部を埋め込むように埋め込み導電層ＢＣ１が形成されている。
【００８４】
この層間絶縁層ＩＩ１の表面上には、１層目の金属層Ｍ１よりなる導電層Ｍ１（ＦＤ）、配線層Ｍ１（Ｏｕｔ）、Ｍ１（ＧＮＤ）、パッド層Ｍ１（Ｔｘ）、Ｍ１（ＣＳ）、Ｍ１（Ｖｄｄ）、Ｍ１（Ｓｅｌ）、Ｍ１（Ｒｅｓ）などが形成されている。これらの金属層Ｍ１の各々の下には下地導電層ＵＣ１が形成されている。
【００８５】
１層目の金属層Ｍ１よりなる導電層Ｍ１（ＦＤ）の上に、絶縁層（キャパシタ誘電体層）ＣＤを介在して容量配線ＭＭ（Ｃｓ）が形成されている。なお容量配線ＭＭ（Ｃｓ）と絶縁層ＣＤとの間には、下地導電層ＵＣ１ａが形成されている。
【００８６】
１層目の金属層Ｍ１および容量配線ＭＭ（Ｃｓ）を覆うように層間絶縁層ＩＩ１上に層間絶縁層ＩＩ２が形成されている。この層間絶縁層ＩＩ２には、１層目の金属層Ｍ１、容量配線ＭＭ（Ｃｓ）などに達するビアホールＴＨ１が複数個形成されている。これらのビアホールＴＨ１の各々の内部を埋め込むように埋め込み導電層ＢＣ２が形成されている。
【００８７】
この層間絶縁層ＩＩ２の表面上には、２層目の金属層Ｍ２よりなる配線層Ｍ２（Ｔｘ）、Ｍ２（ＣＳ）、Ｍ２（Ｒｅｓ）、Ｍ２（Ｓｅｌ）、パッド層Ｍ２（Ｖｄｄ）などが形成されている。これらの金属層Ｍ２の各々の下には下地導電層ＵＣ２が形成されている。
【００８８】
２層目の金属層Ｍ２を覆うように層間絶縁層ＩＩ２上に層間絶縁層ＩＩ３が形成されている。この層間絶縁層ＩＩ３には、２層目の金属層Ｍ２などに達するビアホールＴＨ２が複数個形成されている。これらのビアホールＴＨ２の各々の内部を埋め込むように埋め込み導電層ＢＣ３が形成されている。
【００８９】
この層間絶縁層ＩＩ３の表面上には、３層目の金属層Ｍ３よりなる配線層Ｍ３（Ｖｄｄ）などが形成されている。これらの金属層Ｍ３の各々の下には下地導電層ＵＣ３が形成されている。
【００９０】
３層目の金属層Ｍ３を覆うように層間絶縁層ＩＩ３上に層間絶縁層ＩＩ４が形成されている。この層間絶縁層ＩＩ４の表面上には、フォトダイオードＰＤの真上領域には、たとえばシリコン窒化膜よりなるインナーレンズＬＥＮＳが形成されている。このインナーレンズＬＥＮＳを覆うように層間絶縁層ＩＩ４上にパッシベーション膜ＰＶが形成されている。このパッシベーション膜ＰＶと層間絶縁層ＩＩ４とには、３層目の金属層Ｍ３に達する開口ＯＰが形成されており、これによりパッド電極ＰＡＤが構成されている。
【００９１】
なお層間絶縁層ＩＩ１、ＩＩ２、ＩＩ３、ＩＩ４の各々はたとえばシリコン酸化膜よりなっており、１層目、２層目および３層目の金属層Ｍ１、Ｍ２、Ｍ３の各々はたとえばアルミニウムまたはアルミニウム合金よりなっている。またインナーレンズＬＥＮＳはたとえばシリコン窒化膜よりなっている。
【００９２】
次に、本実施の形態の固体撮像装置の製造方法について図１１〜図２５を用いて説明する。
【００９３】
図１２を参照して、たとえばｎ型シリコンよりなる半導体基板ＳＵＢの表面に選択的に素子分離構造が形成される。その素子分離構造としてＳＴＩ分離を用いる場合は、半導体基板ＳＵＢの表面上にフォトレジストパターンＰＲ１が形成され、そのパターンＰＲ１をマスクとして半導体基板ＳＵＢの表面にエッチングが施されて溝ＴＲが形成される。この後、パターンＰＲ１はたとえばアッシングなどにより除去される。
【００９４】
またＬＯＣＯＳ分離を用いる場合は、半導体基板ＳＵＢの表面上にシリコン窒化膜が形成された後、素子分離構造を形成したい部分のシリコン窒化膜が選択的にエッチング除去される。なお図１２はＳＴＩ分離を形成する場合の例を示している。
【００９５】
図１３を参照して、素子分離構造が形成される。素子分離構造としてＳＴＩ分離を用いる場合は、溝ＴＲ内にたとえばシリコン酸化膜よりなる絶縁層ＢＩが埋め込まれる。また半導体基板ＳＵＢの表面にはシリコン酸化膜ＯＦが形成される。このシリコン酸化膜ＯＦはフォトダイオード上では反射防止膜の一部となり、ゲート電極層の下においてはゲート絶縁層ＧＩとなる。
【００９６】
また素子分離構造としてＬＯＣＯＳ分離を用いる場合は、上記においてパターニングされたシリコン窒化膜をマスクとして半導体基板ＳＵＢの表面が酸化されて、素子分離構造となるシリコン酸化膜が半導体基板ＳＵＢの表面に形成される。この後、パターニングされたシリコン窒化膜はたとえばエッチングなどにより除去される。なお図１３はＳＴＩ分離を形成する場合の例を示している。
【００９７】
図１４を参照して、半導体基板ＳＵＢの内部にｐ型ウエル領域ＰＷＬが形成される。ＣＩＳ（CMOS  Image  Sensor）では通例ｎＭＯＳトランジスタを用いるため、ｐ型不純物（たとえばボロン）が注入される。なお必要ならばここでチャネルドープも行われる。
【００９８】
図１５を参照して、半導体基板ＳＵＢの表面上に、たとえば多結晶シリコン膜が形成された後、通常のフォトリソグラフィー技術およびエッチング技術により多結晶シリコン膜がパターニングされる。これにより不純物が導入された多結晶シリコンよりなるゲート電極層ＧＥが形成される。
【００９９】
図１６を参照して、半導体基板ＳＵＢの表面上にフォトレジストパターンＰＲ２が形成される。この後、そのパターンＰＲ２をマスクとして半導体基板ＳＵＢにｎ型不純物（たとえばリン、ヒ素など）が斜め回転イオン注入される。これによりＬＤＤとなるｎ-領域ＬＤが半導体基板ＳＵＢの表面に形成される。ＣＩＳでは通例ｎＭＯＳトランジスタが用いられるため、ｎ型不純物が注入される。この後、パターンＰＲ２は、たとえばアッシングなどにより除去される。
【０１００】
図１７を参照して、半導体基板ＳＵＢの表面上にフォトレジストパターンＰＲ３が形成される。この後、そのパターンＰＲ３をマスクとしてフォトダイオードの形成領域となる半導体基板ＳＵＢの領域内にｎ型不純物（たとえばリン、ヒ素など）がイオン注入される。これにより通例深くｎ型不純物が注入されて、ｐ型ウエル領域ＰＷＬとの間にｐｎ接合を構成するｎ型領域ＮＲが形成される。このｎ型領域ＮＲとｐ型ウエル領域ＰＷＬとによりフォトダイオードＰＤが形成される。
【０１０１】
この後、パターンＰＲ３をマスクとしたままで半導体基板ＳＵＢの表面にｐ型不純物（たとえばボロン）がイオン注入される。これにより半導体基板ＳＵＢの表面にｐ型領域ＰＲが形成され、半導体基板ＳＵＢの表面付近でのキャリアの再結合が防止される。この後、パターンＰＲ３は、たとえばアッシングなどにより除去される。
【０１０２】
図１８を参照して、ゲート電極層ＧＥの側壁に側壁絶縁層ＳＷが形成される。またフォトダイオードＰＤ上にはシリコン窒化膜ＮＦが形成される。このフォトダイオードＰＤ上にて積層されたシリコン酸化膜ＯＦとシリコン窒化膜ＮＦとにより反射防止膜ＡＲが形成される。
【０１０３】
この後、半導体基板ＳＵＢの表面上にフォトレジストパターンＰＲ４が形成される。このパターンＰＲ４をマスクとして半導体基板ＳＵＢの表面にｎ型不純物（たとえばリン、ヒ素など）がイオン注入される。これによりソース／ドレインを構成する比較的高濃度のｎ+領域ＨＤが形成される。このｎ+領域ＨＤとｎ-領域ＬＤとによりソース／ドレイン領域ＳＤが形成される。
【０１０４】
このようにして形成された１対のソース／ドレイン領域ＳＤと、ゲート絶縁層（たとえばゲート酸化膜）ＧＩと、ゲート電極層ＧＥとによりＭＯＳトランジスタが形成される。この後、パターンＰＲ４は、たとえばアッシングなどにより除去される。
【０１０５】
図１９を参照して、半導体基板ＳＵＢ上に層間絶縁層ＩＩ１が形成される。なお必要な場合は、層間絶縁層ＩＩ１の形成前にゲート電極層ＧＥの上面およびソース／ドレイン領域ＳＤの上面にサリサイドが形成される。この後、層間絶縁層ＩＩ１に、通常のフォトリソグラフィー技術およびエッチング技術により複数のコンタクトホールＣＨが形成される。複数のコンタクトホールＣＨの各々の内部を埋め込むように導電層ＢＣ１が形成される。
【０１０６】
図２０を参照して、層間絶縁層ＩＩ１の上面上に、下地導電層ＵＣ１および１層目の金属層となる導電層Ｍ１が形成される。
【０１０７】
図２１を参照して、導電層Ｍ１上に、キャパシタ誘電体層となる絶縁層ＣＤが形成される。この絶縁層ＣＤ上に、下地導電層ＵＣ１ａおよび容量配線となる導電層ＭＭが形成される。導電層Ｍ１および導電層ＭＭは、たとえばアルミニウム、アルミニウム合金などにより形成される。また絶縁層ＣＤは、たとえば２０ｎｍ〜４０ｎｍの厚みで形成される。
【０１０８】
図２２を参照して、導電層ＭＭ上に、フォトレジストパターンＰＲ５が形成される。このパターンＰＲ５をマスクとして、導電層ＭＭ、下地導電層ＵＣ１ａおよび絶縁層ＣＤが順にエッチング除去されてパターニングされる。なお絶縁層ＣＤは、場合によってはパターニングされずに残されてもよい。この後、パターンＰＲ５は、たとえばアッシングなどにより除去される。
【０１０９】
図２３を参照して、導電層ＭＭ上に、フォトレジストパターンＰＲ６が形成される。このパターンＰＲ６をマスクとして、導電層Ｍ１および下地導電層ＵＣ１が順にエッチング除去されてパターニングされる。これにより、導電層Ｍ１から、導電層Ｍ１（ＦＤ）、配線層Ｍ１（Ｏｕｔ）、Ｍ１（ＧＮＤ）、パッド層Ｍ１（Ｔｘ）、Ｍ１（ＣＳ）、Ｍ１（Ｖｄｄ）、Ｍ１（Ｓｅｌ）、Ｍ１（Ｒｅｓ）などが形成される。この後、パターンＰＲ６は、たとえばアッシングなどにより除去される。
【０１１０】
図２４を参照して、層間絶縁層ＩＩ１上に層間絶縁層ＩＩ２が形成される。この後、上記と同様に、ビアホールＴＨ１と、ビアホールＴＨ１を埋め込む導電層ＢＣ２と、下地導電層ＵＣ２と、２層目の金属層となる導電層Ｍ２と、層間絶縁層ＩＩ３と、ビアホールＴＨ２と、ビアホールＴＨ２を埋め込む導電層ＢＣ３と、下地導電層ＵＣ３と、３層目の金属層となる導電層Ｍ３とが順に形成される。
【０１１１】
図２５を参照して、層間絶縁層ＩＩ３上に層間絶縁層ＩＩ４が形成される。この層間絶縁層ＩＩ４上に、シリコン窒化膜の堆積とエッチバックとを繰り返すことによって、シリコン窒化膜よりなるインナーレンズＬＥＮＳが形成される。
【０１１２】
図１１を参照して、インナーレンズＬＥＮＳを覆うように層間絶縁層ＩＩ４上にパッシベーション膜ＰＶが形成される。この後、通常のフォトリソグラフィー技術およびエッチング技術により、パッシベーション膜ＰＶと層間絶縁層ＩＩ４とに開口ＯＰが形成される。この開口ＯＰから露出した導電層Ｍ３はパッド電極ＰＡＤとなる。これにより本実施の形態の固体撮像装置が製造される。
【０１１３】
本実施の形態の固体撮像装置の作用効果は、上述した実施の形態１の作用効果とほぼ同じである。また本実施の形態では、容量配線ＭＭ（Ｃｓ）は配線層Ｍ１（ＦＤ）の上に絶縁層ＣＤを介在して形成されている。このため、容量配線ＭＭ（Ｃｓ）と配線層Ｍ１（ＦＤ）との間の距離を最小にすることができ、容量配線ＭＭ（Ｃｓ）と配線層Ｍ１（ＦＤ）との間の容量Ｃｓを最も大きくすることができる。以下に具体的な数値を用いて説明する。
【０１１４】
３μｍ程度の画素を想定し、容量配線ＭＭ（Ｃｓ）と配線層Ｍ１（ＦＤ）との対向面積が１．０μｍ2（対向長さが２μｍ、幅が０．５μｍ）で、絶縁層ＣＤの材質がＳｉＯ2で、相互の距離(絶縁層ＣＤの厚み)が３０ｎｍである並行平板キャパシタを想定すると、その容量は以下のようになる。
【０１１５】
【数１０】
2012147169.tif 000012
【０１１６】
このサイズの画素ではフローティングディフュージョン部ＦＤの容量は数ｆＦである。このため、仮にその容量が３ｆＦであり、ｄＶ＝０．３Ｖ〜−２．０Ｖまで正常な読み出しが行えるように回路が設計されたとすると、ｄＶ＝−２Ｖとなるときの電子の個数は上記（１３）式より以下のようになる。
【０１１７】
（ａ）容量配線ＭＭ（Ｃｓ）がないとき
ＱPD＝０電子のとき、ｄＶ＝０Ｖ
ｄＶ＝−２Ｖとなるのは３７５００電子のとき
（ｂ）容量配線ＭＭ（Ｃｓ）が追加され、Ｖｓ＝４Ｖ、ＶSR＝３Ｖで駆動されたとき
ＱPD＝０電子のとき、ｄＶ＝０．２７Ｖ
ｄＶ＝−２Ｖとなるのは５８１２５電子のとき
（ｃ）容量配線ＭＭ（Ｃｓ）が追加され、Ｖｓ＝０Ｖ、ＶSR＝３Ｖで駆動されたとき
ＱPD＝０電子のとき、ｄＶ＝−０．８０Ｖ
ｄＶ＝−２Ｖとなるのは３０６２５電子のとき
上記より、ｄＶ＝−２Ｖとなるときの電子数を大幅に変えることができる。特にＶｓ＞ＶSRとしたときは、容量配線ＭＭ（Ｃｓ）がないときに比べてダイナミックレンジを大きく拡大することができる。またＶｓ＜ＶSRとしたときは、逆にダイナミックレンジを下げて感度を上げることができる。
【０１１８】
なおこのとき、容量配線ＭＭ（Ｃｓ）の追加によりフォトダイオードＰＤの面積が減少する可能性がある。この面積の減少は好ましくない。このため、その減少量を比較例との対比において図２６を用いて以下に考察する。
【０１１９】
最も極端な例として、追加されたキャパシタ部分（容量配線ＭＭ（Ｃｓ））がすべてフォトダイオードＰＤにかかった場合を考える。つまり平面視において（容量配線ＭＭ（Ｃｓ）と配線層Ｍ１（ＦＤ）とが積層された方向から見て）容量配線ＭＭ（Ｃｓ）のすべてがフォトダイオードＰＤと重複する場合を考える。
【０１２０】
図２６（Ａ）を参照して、３μｍ□ピッチ程度の画素を考え、フォトダイオードＰＤの開口部が２μｍ□、メタルの代表寸法がライン／スペース＝０．２５／０．２５μｍとした場合を考える。
【０１２１】
図２６（Ｂ）を参照して、本実施の形態では容量配線ＭＭ（Ｃｓ）を追加したことにより、０．２５μｍのメタルが０．２５μｍ太り０．５μｍになったと考えることができる。このため、フォトダイオードＰＤの面積減少は、２μｍ×０．２５μｍ＝０．５μｍ2であり、フォトダイオードＰＤの４．０μｍ2の開口面積の１２．５％が減少したことになる。このように本実施の形態の構成では、フォトダイオードＰＤの面積減少を比較的小さく抑えることができる。
【０１２２】
図２６（Ｃ）を参照して、一方、たとえば配線層Ｍ１（ＦＤ）と同一のレイヤに容量配線ＭＭ（Ｃｓ）を追加すると、必ず配線層Ｍ１（ＦＤ）との間にスペースが必要となる。このためフォトダイオードＰＤの面積減少は、単に配線を追加するだけでも２μｍ×（０．２５μｍ＋０．２５μｍ）＝１μｍ2であり、フォトダイオードＰＤの４．０μｍ2の開口面積の２５％が減少したことになる。
【０１２３】
このように本実施の形態においては、容量配線ＭＭ（Ｃｓ）が配線層Ｍ１（ＦＤ）の上に形成されているため、フォトダイオードＰＤの面積減少を比較的小さく抑えることができる。
【０１２４】
（実施の形態３）
図２７を参照して、本実施の形態の構成は、図１〜図４に示す実施の形態１の構成と比較して、容量配線ＭＭ（Ｃｓ）に印加される少なくとも２つの電位の一方が接地電位（ＧＮＤ）である点において異なっている。
【０１２５】
なお、これ以外の本実施の形態の構成は実施の形態１の構成とほぼ同じであるため、同一の要素については同一の符号を付し、その説明を繰り返さない。
【０１２６】
本実施の形態においては、オフセットとして利用できる電位が電源電位によって規定されるが、ダイナミックレンジを可変にするという点では上記実施の形態と同等であり、かつそれを素子の追加なく実現することができる。
【０１２７】
（実施の形態４）
図２８および図２９を参照して、本実施の形態では、図９〜図１１に示す実施の形態２の構成と比較して、容量配線ＭＭ（Ｃｓ）が配線層Ｍ１（ＦＤ）の上ではなく横に配置されている点において異なっている。つまり容量配線ＭＭ（Ｃｓ）は配線層Ｍ１（ＦＤ）と同じ１層目の金属層からパターニングにより分離されて形成された導電層である。
【０１２８】
なお、これ以外の本実施の形態の構成は実施の形態２の構成とほぼ同じであるため、同一の要素については同一の符号を付し、その説明を繰り返さない。
【０１２９】
本実施の形態によれば、一般的には実施の形態２に比べて容量配線ＭＭ（Ｃｓ）と配線層Ｍ１（ＦＤ）との間の距離が長くなり容量Ｃｓの点で不利となるが、金属層の層数を増やす必要がなくプロセス的に有利となる。
【０１３０】
（実施の形態５）
図３０および図３１を参照して、本実施の形態では、図２８および図２９に示す実施の形態４の構成と比較して、フローティングディフュージョン部ＦＤとなる転送トランジスタＴｘのドレイン領域ＳＤを容量配線ＭＭ（Ｃｓ）の真下領域にまで伸ばしている点において異なっている。また容量配線ＭＭ（Ｃｓ）にはスイッチＳＷＩを介在して可変電位ＶＲが電気的に接続されていてもよい。
【０１３１】
なお、これ以外の本実施の形態の構成は実施の形態４の構成とほぼ同じであるため、同一の要素については同一の符号を付し、その説明を繰り返さない。
【０１３２】
本実施の形態によれば、フローティングディフュージョン部ＦＤとなる転送トランジスタＴｘのドレイン領域ＳＤを容量配線ＭＭ（Ｃｓ）の真下領域にまで伸ばしているため、転送トランジスタＴｘのドレイン領域ＳＤと容量配線ＭＭ（Ｃｓ）との間の浮遊容量も使用することができる。
【０１３３】
（実施の形態６）
上述した実施の形態１〜５の構成において、スイッチＳＷＩは、図３２に示されるように、複数のＭＩＳトランジスタＴＲから構成されていてもよい。この構成により、電気的な信号でスイッチを制御することができる。
【０１３４】
なお図３２の上記以外の構成は、実施の形態１〜５のそれぞれの構成とほぼ同じであるため、同一の要素については同一の符号を付し、その説明を繰り返さない。
【０１３５】
（実施の形態７）
上述した実施の形態１〜６のスイッチＳＷＩは、画素領域（画素アレイ領域）の外に配置されてもよい。図３３を参照して、たとえば実施の形態６の複数のＭＩＳトランジスタＴＲよりなるスイッチも画素領域（画素アレイ領域）の外に配置されてもよい。この構成により、画素領域内に素子を追加することなく、すべての画素のダイナミックレンジを変えることができる。
【０１３６】
（実施の形態８）
図３４および図３５を参照して、本実施の形態の構成は、図１０に示す実施の形態２の構成と比較して、容量配線ＭＭ（Ｃｓ）がリセットトランジスタＲｅｓのゲート電極層ＧＥ（Ｒｅｓ信号線）と電気的に接続されている点において異なっている。主に図３５を参照して、容量配線ＭＭ（Ｃｓ）は、導電層ＢＣ２、２層目の金属層よりなる信号線Ｍ２（ＣＳ）、（Ｒｅｓ）、導電層ＢＣ２、１層目の金属層よりなるパッド層Ｍ１（Ｒｅｓ）、および導電層ＢＣ１を介在してリセットトランジスタＲｅｓのゲート電極層ＧＥと電気的に接続されている。
【０１３７】
なお、これ以外の本実施の形態の構成は実施の形態２の構成とほぼ同じであるため、同一の要素については同一の符号を付し、その説明を繰り返さない。
【０１３８】
図２に示す実施の形態１において、リセット時にはリセットトランジスタＲｅｓは常にオンであり、信号読み出し時にはリセットトランジスタＲｅｓは常にオフである。したがって、容量配線ＭＭ（Ｃｓ）に印加される電位ＶSRがリセットトランジスタＲｅｓのしきい値電圧Ｖｔｈより大きく、電位Ｖｓがそのしきい値電圧Ｖｔｈより小さい範囲内に限定してドライブされる場合には、容量配線ＭＭ（Ｃｓ）としてＲｅｓ信号線を用いることができる。この構成により、ダイナミックレンジを変えられない従来型の画素から、素子・配線等を一切増やすことなく、ダイナミックレンジを可変にすることができる。
【０１３９】
なお本実施の形態の構成を実施の形態２の構成の変形例として説明したが、本実施の形態の容量配線ＭＭ（Ｃｓ）としてＲｅｓ信号線を用いる構成は、実施の形態１、３〜７のいずれに適用されてもよい。
【０１４０】
また容量配線ＭＭ（Ｃｓ）は、図３６に示すように増幅トランジスタＡｍｉのゲート電極層と容量Ｃｓを構成してもよく、図３７に示すようにリセットトランジスタＲｅｓのソース領域と容量Ｃｓを構成していてもよい。容量配線ＭＭ（Ｃｓ）は、導電性要素（コンタクトホール内を埋め込む導電層ＢＣ１、１層目の金属層よりなる配線層Ｍ１（ＦＤ））、転送トランジスタＴｘのドレイン領域、増幅トランジスタＡｍｉのゲート電極層およびリセットトランジスタＲｅｓのソース領域の少なくとも１つと容量を構成していればよい。また容量配線ＭＭ（Ｃｓ）は、１層目の金属層よりなる配線層Ｍ１（ＦＤ）の下側に配置されていてもよい。
【０１４１】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【産業上の利用可能性】
【０１４２】
本発明は、ＣＭＯＳイメージセンサに特に有利に適用され得る。
【符号の説明】
【０１４３】
ＡＣ  アナログ回路、Ａｍｉ  増幅トランジスタ、ＡＲ  反射防止膜、ＢＣ１，ＢＣ２，ＢＣ３  導電層、ＢＩ  絶縁層、ＣＤ  絶縁層（キャパシタ誘電体層）、ＣＨ  コンタクトホール、ＦＤ  フローティングディフュージョン部、ＧＥ  ゲート電極層、ＧＩ  ゲート絶縁層、ＨＤ  ｎ+領域領域、ＩＡ  画素アレイ領域、ＩＩ１，ＩＩ２，ＩＩ３，ＩＩ４  層間絶縁層、ＬＤ  ｎ-領域、ＬＥＮＳ  インナーレンズ、Ｍ１  １層目の金属層、Ｍ２  ２層目の金属層、Ｍ３  ３層目の金属層、ＭＭ  容量配線、ＮＣ  ノイズ低減読み出し回路、ＮＦ  シリコン窒化膜、ＮＲ  ｎ型領域、ＯＦ  シリコン酸化膜、ＯＰ  開口、ＰＡ  パッド配置領域、ＰＡＤ  パッド電極、ＰＤ  フォトダイオード、ＰＤＡ  画素、ＰＲ  ｐ型領域、ＰＲ１，ＰＲ２，ＰＲ３，ＰＲ４，ＰＲ５，ＰＲ６  フォトレジストパターン、ＰＶ  パッシベーション膜、ＰＷＬ  ｐ型ウエル領域、Ｒｅｓ  リセットトランジスタ、ＳＤ  ソース／ドレイン領域、Ｓｅｌ  選択トランジスタ、ＳＲ  シフトレジスタ、ＳＵＢ  半導体基板、ＳＷ  側壁絶縁層、ＳＷＩ  スイッチ、ＴＨ１，ＴＨ２  ビアホール、ＴＲＡ  トランジスタ、ＴＲ  溝、Ｔｘ  転送トランジスタ、ＵＣ１，ＵＣ１ａ，ＵＣ２，ＵＣ３  下地導電層。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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