(57)【要約】【課題】消費電流を低減しつつ、出力信号の歪みを低減することが可能なデジタル／アナログ変換器を提供する。【解決手段】デジタル／アナログ変換器において、第１の容量制御用スイッチ素子は、第１のＭＯＳトランジスタがオンするときオフし、一方、前記第１のＭＯＳトランジスタがオフするときオンする。さらに、デジタル／アナログ変換器において、第２の容量制御用スイッチ素子は、第２のＭＯＳトランジスタがオンするときオフし、一方、前記第２のＭＯＳトランジスタがオフするときオンする。【選択図】図１
2012204960.tif 000002
【特許請求の範囲】
【請求項１】
入力されたデジタル信号をアナログ信号に変換して出力するデジタル／アナログ変換器であって、
第１の電位に一端が接続された第１のスイッチ素子と、
前記第１のスイッチ素子の他端に一端が接続され、前記第１のスイッチ素子に対して相補的にオン／オフが制御される第２のスイッチ素子と、
前記第２のスイッチ素子の他端と、前記第１の電位と異なる第２の電位と、の間に接続された第１のキャパシタと、
前記第２のスイッチ素子の他端と前記第２の電位との間で、前記第１のキャパシタと並列に接続された第１の容量制御用スイッチ素子と、
前記第１のスイッチ素子の他端にゲートが接続された第１のＭＯＳトランジスタと、
前記第１のＭＯＳトランジスタのゲートと、第１の固定電位との間に接続された第２のキャパシタと、
前記第１の電位に一端が接続され、前記第１のスイッチ素子に対して相補的にオン／オフが制御される第３のスイッチ素子と、
前記第３のスイッチ素子の他端に一端が接続され、前記第３のスイッチ素子に対して相補的にオン／オフが制御される第４のスイッチ素子と、
前記第４のスイッチ素子の他端と、前記第２の電位と、の間に接続された第３のキャパシタと、
前記第４のスイッチ素子の他端と前記第２の電位との間で、前記第３のキャパシタと並列に接続された第２の容量制御用スイッチ素子と、
前記第３のスイッチ素子の他端にゲートが接続された第２のＭＯＳトランジスタと、
前記第２のＭＯＳトランジスタのゲートと、前記第１の固定電位との間に接続された第４のキャパシタと、
前記第１の電位に一端が接続され、前記第１および第２のＭＯＳトランジスタの一端に他端が接続され、定電流を出力する電流源と、
前記第１のＭＯＳトランジスタの他端に接続され、第１のアナログ信号を出力する第１の出力端子と、
前記第２のＭＯＳトランジスタの他端に接続され、前記第１のアナログ信号に対して相補的な第２のアナログ信号を出力する第２の出力端子と、を備え、
前記第１の容量制御用スイッチ素子は、前記第１のＭＯＳトランジスタがオンするときオフし、一方、前記第１のＭＯＳトランジスタがオフするときオンし、
前記第２の容量制御用スイッチ素子は、前記第２のＭＯＳトランジスタがオンするときオフし、一方、前記第２のＭＯＳトランジスタがオフするときオンする
ことを特徴とするデジタル／アナログ変換器。
【請求項２】
前記第１の固定電位は、前記第２の電位であることを特徴とする請求項１に記載のデジタル／アナログ変換器。
【請求項３】
前記第１の固定電位は、前記電流源の他端の電位であることを特徴とする請求項１に記載のデジタル／アナログ変換器。
【請求項４】
前記第１のＭＯＳトランジスタの他端と前記第１の出力端子との間に接続され、第２の固定電位にゲートが接続された第１導電型の第１のカスコード接続用ＭＯＳトランジスタと、
前記第２のＭＯＳトランジスタの他端と前記第２の出力端子との間に接続され、前記第１のカスコード用ＭＯＳトランジスタのゲートにゲートが接続された第１導電型の第２のカスコード接続用ＭＯＳトランジスタと、をさらに備える
ことを特徴とする請求項１ないし３のいずれか一項に記載のデジタル／アナログ変換器。
【請求項５】
前記第１のキャパシタおよび前記第３のキャパシタは、電気容量が調整可能な可変容量であることを特徴とする請求項１ないし４のいずれか一項に記載のデジタル／アナログ変換器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、デジタル信号をアナログ信号に変換するデジタル／アナログ変換器に関する。
【背景技術】
【０００２】
従来、デジタル信号に応じて、所定の電流の総量を制御することでアナログ信号を出力する電流制御型デジタル／アナログ変換器がある。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特許２５７３４２７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
従来の電流制御型デジタル／アナログ変換器は、デジタル信号である差動信号が入力され、アナログ信号である出力電圧の変動が大きくなると、電流経路を切り替える差動トランジスタが、飽和領域から線形領域に遷移して動作してしまう。
【０００５】
これにより、出力電圧の変動が大きくなると、該デジタル／アナログ変換器の出力端子のインピーダンスが大きく変化する。したがって、該出力端子から出力されるアナログ信号（出力信号）が歪んでしまう問題があった。
【０００６】
そこで、消費電流を低減しつつ、出力信号の歪みを低減することが可能なデジタル／アナログ変換器を提供する。
【課題を解決するための手段】
【０００７】
実施例に従ったデジタル／アナログ変換器は、入力されたデジタル信号をアナログ信号に変換して出力するデジタル／アナログ変換器である。デジタル／アナログ変換器は、第１の電位に一端が接続された第１のスイッチ素子を備える。デジタル／アナログ変換器は、前記第１のスイッチ素子の他端に一端が接続され、前記第１のスイッチ素子に対して相補的にオン／オフが制御される第２のスイッチ素子を備える。デジタル／アナログ変換器は、前記第２のスイッチ素子の他端と、前記第１の電位と異なる第２の電位と、の間に接続された第１のキャパシタを備える。デジタル／アナログ変換器は、前記第２のスイッチ素子の他端と前記第２の電位との間で、前記第１のキャパシタと並列に接続された第１の容量制御用スイッチ素子を備える。デジタル／アナログ変換器は、前記第１のスイッチ素子の他端にゲートが接続された第１のＭＯＳトランジスタを備える。デジタル／アナログ変換器は、前記第１のＭＯＳトランジスタのゲートと、第１の固定電位との間に接続された第２のキャパシタを備える。デジタル／アナログ変換器は、前記第１の電位に一端が接続され、前記第１のスイッチ素子に対して相補的にオン／オフが制御される第３のスイッチ素子を備える。デジタル／アナログ変換器は、前記第３のスイッチ素子の他端に一端が接続され、前記第３のスイッチ素子に対して相補的にオン／オフが制御される第４のスイッチ素子を備える。デジタル／アナログ変換器は、前記第４のスイッチ素子の他端と、前記第２の電位と、の間に接続された第３のキャパシタを備える。デジタル／アナログ変換器は、前記第４のスイッチ素子の他端と前記第２の電位との間で、前記第３のキャパシタと並列に接続された第２の容量制御用スイッチ素子を備える。デジタル／アナログ変換器は、前記第３のスイッチ素子の他端にゲートが接続された第２のＭＯＳトランジスタを備える。デジタル／アナログ変換器は、前記第２のＭＯＳトランジスタのゲートと、前記第１の固定電位との間に接続された第４のキャパシタを備える。デジタル／アナログ変換器は、前記第１の電位に一端が接続され、前記第１および第２のＭＯＳトランジスタの一端に他端が接続され、定電流を出力する電流源を備える。デジタル／アナログ変換器は、前記第１のＭＯＳトランジスタの他端に接続され、第１のアナログ信号を出力する第１の出力端子を備える。デジタル／アナログ変換器は、前記第２のＭＯＳトランジスタの他端に接続され、前記第１のアナログ信号に対して相補的な第２のアナログ信号を出力する第２の出力端子を備える。
【０００８】
前記第１の容量制御用スイッチ素子は、前記第１のＭＯＳトランジスタがオンするときオフし、一方、前記第１のＭＯＳトランジスタがオフするときオンする。
【０００９】
前記第２の容量制御用スイッチ素子は、前記第２のＭＯＳトランジスタがオンするときオフし、一方、前記第２のＭＯＳトランジスタがオフするときオンする。
【図面の簡単な説明】
【００１０】
【図１】図１は、実施例１に係るデジタル／アナログ変換器１００の構成の一例を示す図である。
【図２】図２は、図１に示すデジタル／アナログ変換器１００に入力されるデジタル信号ＶＤＰ、ＶＤＮの波形と、トランジスタＳＷＰ、ＳＷＮのゲートに入力される信号ＶＳＷＰ、ＶＳＷＮの波形との関係の一例を示す図である。
【図３】図３は、実施例２に係るデジタル／アナログ変換器２００の構成の一例を示す図である。
【図４】図４は、実施例３に係るデジタル／アナログ変換器３００の構成の一例を示す図である。
【図５】図５は、実施例４に係るデジタル／アナログ変換器４００の構成の一例を示す図である。
【発明を実施するための形態】
【００１１】
以下、各実施例について図面に基づいて説明する。
【実施例１】
【００１２】
図１は、実施例１に係るデジタル／アナログ変換器１００の構成の一例を示す図である。
【００１３】
なお、図１では、一例として、第１の電位を電源電位ＶＤＤとし、第２の電位を接地電位ＶＳＳとし、第１導電型のＭＯＳトランジスタがｐＭＯＳトランジスタであり、第２の導電型のＭＯＳトランジスタがｎＭＯＳトランジスタである場合について示している。しかし、回路の極性を逆にした場合には、例えば、第１の電位が接地電位ＶＳＳとなり、第２の電位が電源電位ＶＤＤとなり、第１導電型のＭＯＳトランジスタがｎＭＯＳトランジスタであり、第２の導電型のＭＯＳトランジスタがｐＭＯＳトランジスタになる。また、デジタル／アナログ変換器１００は、後述の電流源セルを複数個有するが、図１に示す構成では、代表的に１つの電流源セルを記載している。
【００１４】
図１に示すように、デジタル／アナログ変換器１００は、入力されたデジタル信号ＶＤＰ、ＶＤＮをアナログ信号ＩＯＵＴＰ、ＩＯＵＴＮに変換して出力するようになっている。
【００１５】
このデジタル／アナログ変換器１００は、第１のインバータ１と、第２のインバータ２と、第３のインバータ３と、第４のインバータ４と、第１の入力端子ＴＩＮ１と、第２の入力端子ＴＩＮ２と、第１のキャパシタＣ１Ｐと、第２のキャパシタＣ２Ｐと、第３のキャパシタＣ１Ｎと、第４のキャパシタＣ２Ｎと、第１の容量制御用スイッチ素子ＳＷ１と、第２の容量制御用スイッチ素子ＳＷ２と、第１導電型の第１のＭＯＳトランジスタ（ｐＭＯＳトランジスタ）Ｍ１と、第１導電型の第２のＭＯＳトランジスタ（ｐＭＯＳトランジスタ）Ｍ２と、電流源Ｉ１と、第１の出力端子Ｔｏｕｔ１と、第２の出力端子Ｔｏｕｔ２と、第１の抵抗負荷Ｒ１と、第２の抵抗負荷Ｒ２と、を備える。
【００１６】
なお、上述の、第１のインバータ１と、第２のインバータ２と、第３のインバータ３と、第４のインバータ４と、第１の入力端子ＴＩＮ１と、第２の入力端子ＴＩＮ２と、第１のキャパシタＣ１Ｐと、第２のキャパシタＣ２Ｐと、第３のキャパシタＣ１Ｎと、第４のキャパシタＣ２Ｎと、第１の容量制御用スイッチ素子ＳＷ１と、第２の容量制御用スイッチ素子ＳＷ２と、第１導電型の第１のＭＯＳトランジスタ（ｐＭＯＳトランジスタ）Ｍ１と、第１導電型の第２のＭＯＳトランジスタ（ｐＭＯＳトランジスタ）Ｍ２と、電流源Ｉ１とが、既述の１つの電流源セルを構成する。既述のように、デジタル／アナログ変換器１００は、この電流源セルを複数個備え、各電流源セル内の第１の出力端子Ｔｏｕｔ１と第２の出力端子Ｔｏｕｔ２は各々共通接続される。以下では、１つの電流源セルに着目して説明するが、他の電流源セルも同様に説明される。
【００１７】
第１の入力端子ＴＩＮ１は、デジタル信号である第１の入力信号ＶＤＰが入力されるようになっている。
【００１８】
第２の入力端子ＴＩＮ２は、デジタル信号であり第１の入力信号ＶＤＰに対して相補的な（極性が反転している）第２の入力信号ＶＤＮが入力されるようになっている。
【００１９】
第３のインバータ３は、第１の入力端子ＴＩＮ１に入力が接続され、第１の入力信号ＶＤＰを反転した第１の信号Ｓ１を出力するようになっている。
【００２０】
第１のインバータ１は、第３のインバータ３の出力に入力が接続され、第１の電位ＶＤＤに第１の電源端子１ｘが接続されている。この第１のインバータ１は、デジタル信号である第１の信号Ｓ１が入力され、この第１の信号Ｓ１を反転した信号ＶＳＷＰを出力するようになっている。
【００２１】
ここで、例えば、第１のインバータ１は、図１に示すように、第１のスイッチ素子である第１導電型の第３のＭＯＳトランジスタ（ｐＭＯＳトランジスタ）Ｍ３と、第２のスイッチ素子である第２導電型の第４のＭＯＳトランジスタ（ｎＭＯＳトランジスタ）Ｍ４と、を有する。
【００２２】
第３のＭＯＳトランジスタＭ３は、第１の電源端子１ｘに一端（ソース）が接続され、第１のＭＯＳトランジスタＭ１のゲートに他端（ドレイン）が接続され、第１の信号Ｓ１がゲートに入力されるようになっている。
【００２３】
第４のＭＯＳトランジスタＭ４は、第３のＭＯＳトランジスタＭ３の他端（ドレイン）に一端（ドレイン）が接続され、第２の電源端子１ｙに他端（ソース）が接続され、第３のＭＯＳトランジスタＭ３のゲートにゲートが接続され、第１の信号Ｓ１がゲートに入力されるようになっている。
【００２４】
すなわち、第２のスイッチ素子である第４のＭＯＳトランジスタＭ４は、第１のスイッチ素子である第３のＭＯＳトランジスタＭ３に対して相補的にオン／オフが制御されるようになっている。
【００２５】
第１のキャパシタＣ１Ｐは、第１のインバータ１の第２の電源端子１ｙと、第１の電位ＶＤＤと異なる第２の電位ＶＳＳと、の間に接続されている。
【００２６】
第１の容量制御用スイッチ素子ＳＷ１は、第２の電源端子１ｙと第２の電位ＶＳＳとの間で、第１のキャパシタＣ１Ｐと並列に接続されている。
【００２７】
例えば、この第１の容量制御用スイッチ素子ＳＷ１は、第２の電源端子１ｙと第２の電位ＶＳＳとの間で第１のキャパシタＣ１Ｐと並列に接続され、第１の入力端子ＴＩＮ１にゲートが接続された第２導電型のＭＯＳトランジスタ（ｎＭＯＳトランジスタ）である。
【００２８】
また、第１のＭＯＳトランジスタＭ１は、第１のインバータ１の出力にゲートが接続されている。
【００２９】
第２のキャパシタＣ２Ｐは、第１のＭＯＳトランジスタＭ１のゲートと、固定電位（ここでは、第２の電位ＶＳＳ）との間に接続されている。
【００３０】
ここで、第１の入力信号ＶＤＰが“Ｈｉｇｈ”レベルのとき、信号ＶＳＷＰが“Ｈｉｇｈ”レベルであるため、第１のＭＯＳトランジスタＭ１はオフする。このとき、第１の容量制御用スイッチ素子ＳＷ１は、オンする。一方、第１の入力信号ＶＤＰが“Ｌｏｗ”レベルのとき、信号ＶＳＷＰが“Ｌｏｗ”レベルであるため、第１のＭＯＳトランジスタＭ１はオンする。このとき、第１の容量制御用スイッチ素子ＳＷ１は、オフする。
【００３１】
すなわち、第１の容量制御用スイッチ素子ＳＷ１は、第１のＭＯＳトランジスタＭ１がオンするときオフし、一方、第１のＭＯＳトランジスタＭ１がオフするときオンするように制御される。
【００３２】
また、図１に示すように、第４のインバータ４は、第２の入力端子ＴＩＮ２に入力が接続され、第２の入力信号ＶＤＮを反転した第２の信号Ｓ２を出力するようになっている。
【００３３】
第２のインバータ２は、第４のインバータ４の出力に入力が接続され、第１の電位ＶＤＤに第３の電源端子２ｘが接続されている。この第２のインバータ２は、デジタル信号であり第１の信号Ｓ１に対して相補的な（位相が反転している）第２の信号Ｓ２が入力され、この第２の信号Ｓ２を反転した信号ＶＳＷＮを出力するようになっている。
【００３４】
ここで、例えば、第２のインバータ２は、例えば、図１に示すように、第３のスイッチ素子である第１導電型の第５のＭＯＳトランジスタ（ｐＭＯＳトランジスタ）Ｍ５と、第４のスイッチ素子である第２導電型の第６のＭＯＳトランジスタＭ６（ｎＭＯＳトランジスタ）と、を有する。
【００３５】
第５のＭＯＳトランジスタＭ５は、第３の電源端子２ｘに一端（ソース）が接続され、第２のＭＯＳトランジスタＭ２のゲートに他端（ドレイン）が接続され、第２の信号Ｓ２がゲートに入力されるようになっている。
【００３６】
すなわち、第３のスイッチ素子である第５のＭＯＳトランジスタＭ５は、第１のスイッチ素子である第３のＭＯＳトランジスタＭ３に対して相補的にオン／オフが制御されるようになっている。
【００３７】
第６のＭＯＳトランジスタＭ６は、第５のＭＯＳトランジスタＭ５の他端（ドレイン）に一端（ドレイン）が接続され、第４の電源端子２ｙに他端（ソース）が接続され、第５のＭＯＳトランジスタＭ５のゲートにゲートが接続され、第２の信号Ｓ２がゲートに入力されるようになっている。
【００３８】
すなわち、第４のスイッチ素子である第６のＭＯＳトランジスタＭ６は、第３のスイッチ素子である第５のＭＯＳトランジスタＭ５に対して相補的にオン／オフが制御されるようになっている。
【００３９】
第３のキャパシタＣ１Ｎは、第２のインバータ２の第４の電源端子２ｙと、第２の電位ＶＳＳと、の間に接続されている。
【００４０】
なお、第１のキャパシタＣ１Ｐと第３のキャパシタＣ１Ｎとは、例えば、同じ電気容量を有する。
【００４１】
また、第１のキャパシタＣ１Ｐおよび第３のキャパシタＣ１Ｎは、例えば、電気容量が調整可能な可変容量である。そして、後述のように、第１のキャパシタＣ１Ｐおよび第３のキャパシタＣ１Ｎの電気容量は、第１、第２の出力端子Ｔｏｕｔ１、Ｔｏｕｔ２の最大電圧の大きさに応じて、調整される。
【００４２】
第２の容量制御用スイッチ素子ＳＷ２は、第４の電源端子２ｙと第２の電位ＶＳＳとの間で、第３のキャパシタＣ１Ｎと並列に接続されている。
【００４３】
例えば、この第２の容量制御用スイッチ素子ＳＷ２は、第４の電源端子２ｙと第２の電位ＶＳＳとの間で第３のキャパシタＣ１Ｎと並列に接続され、第２の入力端子ＴＩＮ２にゲートが接続された第２導電型のＭＯＳトランジスタ（ｎＭＯＳトランジスタ）である。
【００４４】
第２のＭＯＳトランジスタＭ２は、第２のインバータ２の出力にゲートが接続されている。
【００４５】
なお、例えば、第１のＭＯＳトランジスタＭ１と第２のＭＯＳトランジスタＭ２とは、同じサイズを有する。
【００４６】
第４のキャパシタＣ２Ｎは、第２のＭＯＳトランジスタＭ２のゲートと、固定電位（ここでは、第２の電位ＶＳＳ）との間に接続されている。
【００４７】
なお、第２のキャパシタＣ２Ｐと第４のキャパシタＣ２Ｎとは、例えば、同じ電気容量を有する。
【００４８】
ここで、第２の入力信号ＶＤＮが“Ｈｉｇｈ”レベルのとき、信号ＶＳＷＮが“Ｈｉｇｈ”レベルであるため、第２のＭＯＳトランジスタＭ２はオフする。このとき、第２の容量制御用スイッチ素子ＳＷ２は、オンする。一方、第２の入力信号ＶＤＮが“Ｌｏｗ”レベルのとき、信号ＶＳＷＮが“Ｌｏｗ”レベルであるため、第２のＭＯＳトランジスタＭ２はオンする。このとき、第２の容量制御用スイッチ素子ＳＷ２は、オフする。
【００４９】
すなわち、第２の容量制御用スイッチ素子ＳＷ２は、第２のＭＯＳトランジスタＭ２がオンするときオフし、一方、第２のＭＯＳトランジスタＭ２がオフするときオンするように制御される。
【００５０】
電流源Ｉ１は、第１の電位ＶＤＤに一端が接続され、第１および第２のＭＯＳトランジスタＭ１、Ｍ２の一端（ソース）に他端が接続され、定電流を出力するようになっている。
【００５１】
また、図１に示すように、第１の出力端子Ｔｏｕｔ１は、第１のＭＯＳトランジスタＭ１の他端（ドレイン）に接続され、第１のアナログ信号ＩＯＵＴＰを出力するようになっている。
【００５２】
また、第１の抵抗負荷Ｒ１は、第１の出力端子Ｔｏｕｔ１と第２の電位ＶＳＳとの間に接続されている。
【００５３】
また、第２の出力端子Ｔｏｕｔ２は、第２のＭＯＳトランジスタＭ２の他端（ドレイン）に接続され、第１のアナログ信号ＩＯＵＴＰに対して相補的な（位相が反転している）第２のアナログ信号ＩＯＵＴＮを出力するようになっている。すなわち、第１、第２の出力端子Ｔｏｕｔ１、Ｔｏｕｔ２からアナログの差動信号が出力される。
【００５４】
また、第２の抵抗負荷Ｒ２は、第２の出力端子Ｔｏｕｔ２と第２の電位ＶＳＳとの間に接続されている。
【００５５】
次に、以上のような構成を有するデジタル／アナログ変換器１００の特性について検討する。
【００５６】
第１、第２のＭＯＳトランジスタＭ１、Ｍ２を飽和領域で動作させるためには、下記式（１）を満足させる必要がある。なお、式（１）において、｜Ｖｄｓ｜は、ドレイン−ソース間電圧の絶対値を表す。また、｜Ｖｇｓ｜はゲート−ソース間電圧の絶対値を表す。また、｜Ｖｔｈ｜は、閾値電圧の絶対値を表す。
｜Ｖｄｓ｜＞｜Ｖｇｓ｜−｜Ｖｔｈ｜  ・・・（１）
【００５７】
例えば、図１の第１のＭＯＳトランジスタＭ１について、式（１）から導かれる下記式（２）、（３）、（４）の条件が満たされることにより、第１のＭＯＳトランジスタＭ１が飽和領域で動作する。なお、式（２）、（３）、（４）において、Ｖ１は、第１の出力端子Ｔｏｕｔ１の電圧を表す。また、ＶＳは、第１の固定電位ＶＳを表す。ＶＳＷＰは、ゲート電圧を表す。
｜Ｖ１−ＶＳ｜＞｜ＶＳＷＰ−ＶＳ｜−｜Ｖｔｈ｜  ・・・（２）
【００５８】
ここで、Ｖ１＜ ＶＳ、ＶＳＷＰ ＜ ＶＳであることを考慮すれば、
ＶＳ−Ｖ１ ＞ ＶＳ−ＶＳＷＰ − ｜Ｖｔｈ｜ ・・・ （３）
Ｖ１ ＜ ＶＳＷＰ＋｜Ｖｔｈ｜  ・・・（４）
と表される。
【００５９】
したがって、第１の出力端子Ｔｏｕｔ１の電圧Ｖ１が高く設定されている場合は、ゲート電圧ＶＳＷＰをより高く設定することにより、第１のＭＯＳトランジスタＭ１を飽和領域で動作させることがきる。
【００６０】
なお、第２のＭＯＳトランジスタＭ２の飽和領域の動作についても同様に説明される。
【００６１】
ここで、図２は、図１に示すデジタル／アナログ変換器１００に入力されるデジタル信号ＶＤＰ、ＶＤＮの波形と、トランジスタＳＷＰ、ＳＷＮのゲートに入力される信号ＶＳＷＰ、ＶＳＷＮの波形との関係の一例を示す図である。
【００６２】
なお、第１〜第４のキャパシタＣ１Ｐ、Ｃ２Ｐ、Ｃ１Ｎ、Ｃ２Ｎの電気容量を、便宜上、それぞれの符号“Ｃ１Ｐ”、“Ｃ２Ｐ”、“Ｃ１Ｎ”、“Ｃ２Ｎ”で表している。
【００６３】
一例として、第１のＭＯＳトランジスタＭ１に関係する動作に注目して説明する。
【００６４】
図２に示すように、時間ｔ１以前において、第１の入力信号ＶＤＰが“Ｈｉｇｈ”レベル（第１の電位ＶＤＤ）である。これにより、第１のインバータ１の第３のＭＯＳトランジスタＭ３がオンし第４のＭＯＳトランジスタＭ４がオフする。また、第１の容量制御用スイッチ素子ＳＷ１がオンする。
【００６５】
これにより、第２のキャパシタＣ２Ｐが充電されて、ゲート電圧ＶＳＷＰは、“Ｈｉｇｈ”レベル（第１の電位ＶＤＤ）になる。これにより、第１のＭＯＳトランジスタＭ１はオフする。また、第１のキャパシタＣ１Ｐの電荷は、第１の容量制御用スイッチ素子ＳＷ１を介して放電される。
【００６６】
このように、時間ｔ１以前においては、第１のＭＯＳトランジスタＭ１はオフし、第１の容量制御用スイッチ素子ＳＷ１がオンしている。
【００６７】
そして、時間ｔ１において、第１の入力信号ＶＤＰが“Ｌｏｗ”レベル（第２の電位ＶＳＳ）になる。これにより、第１のインバータ１の第３のＭＯＳトランジスタＭ３がオフし第４のＭＯＳトランジスタＭ４がオンする。また、第１の容量制御用スイッチ素子ＳＷ１がオフする。
【００６８】
これにより、第２のキャパシタＣ２Ｐの電荷が第１のキャパシタＣ１Ｐに電気容量に応じて分配される。これにより、ゲート電圧ＶＳＷＰは、“Ｌｏｗ”レベル（電位ＳＷＶＳＳ）になる。この電位ＳＷＶＳＳは、式（５）で表される。これにより、第１のＭＯＳトランジスタＭ１はオンする
このように、ゲート電圧ＶＳＷＰは、第２の電位ＶＳＳよりも高く設定される。この“Ｌｏｗ”レベル時のゲート電圧ＶＳＷＰは、式（５）に示すように、第１、第２のキャパシタＣ１Ｐ、Ｃ２Ｐの電気容量を調整することにより、制御することができる。
【００６９】
このように、時間ｔ１〜ｔ２においては、第１のＭＯＳトランジスタＭ１はオンし、第１の容量制御用スイッチ素子ＳＷ１がオフしている。
ＳＷＶＳＳ＝Ｃ２Ｐ／（Ｃ１Ｐ＋Ｃ２Ｐ）×ＶＤＤ・・・（５）
【００７０】
次に、時間ｔ２において、第１の入力信号ＶＤＰが“Ｈｉｇｈ”レベル（第１の電位ＶＤＤ）になる。これにより、第１のインバータ１の第３のＭＯＳトランジスタＭ３がオンし第４のＭＯＳトランジスタＭ４がオフする。また、第１の容量制御用スイッチ素子ＳＷ１がオンする。
【００７１】
これにより、第２のキャパシタＣ２Ｐが充電されて、ゲート電圧ＶＳＷＰは、“Ｈｉｇｈ”レベル（第１の電位ＶＤＤ）になる。これにより、第１のＭＯＳトランジスタＭ１はオフする。また、第１のキャパシタＣ１Ｐの電荷は、第１の容量制御用スイッチ素子ＳＷ１を介して放電される。
【００７２】
このように、時間ｔ２〜ｔ３においては、第１のＭＯＳトランジスタＭ１はオフし、第１の容量制御用スイッチ素子ＳＷ１がオンしている。
【００７３】
以降は同様の動作が繰り返される。なお、第２のＭＯＳトランジスタＭ２に関係する動作も、図２に示すように、第１のＭＯＳトランジスタの動作と同様に説明される。
【００７４】
図２に示すように、第１、第２の入力信号ＶＤＰ、ＶＤＮの“Ｌｏｗ”レベルが接地電位であっても、信号ＶＳＷＰ、ＶＳＷＮの“Ｌｏｗ”レベル（最小値）は、電位ＳＷＶＳＳ＝Ｃ２Ｐ／（Ｃ１Ｐ＋Ｃ２Ｐ）×ＶＤＤ、電位ＳＷＶＳＳ＝Ｃ２Ｎ／（Ｃ１Ｎ＋Ｃ２Ｎ）×ＶＤＤに制御される。
【００７５】
このように、出力信号（アナログ信号）ＩＯＵＴＰ、ＩＯＵＴＮの電圧が高く設定される場合でも、第１、第２のＭＯＳトランジスタＭ１、Ｍ２のゲート電圧飽和領域で動作するように、ゲート電圧ＶＳＷＰ、ＶＳＷＮが制御される。
【００７６】
これにより、出力信号（アナログ信号）ＩＯＵＴＰ、ＩＯＵＴＮの歪みの発生が抑制される。
【００７７】
また、上述のデジタル／アナログ変換器１００の動作において、第１ないし第４のキャパシタに流れる充放電電流は、例えば定電流を抵抗に流してバイアス電圧を生成する場合と比較して、非常に小さい。これにより、消費電流を低減することができる。
【００７８】
すなわち、本実施例１に係るデジタル／アナログ変換器によれば、消費電流を低減しつつ、出力信号の歪みを低減することができる。
【実施例２】
【００７９】
既述の実施例１では、第２、第４のキャパシタＣ２Ｐ、Ｃ２Ｎが、第１のＭＯＳトランジスタＭ１のゲートと第２の電位（接地電位）ＶＳＳとの間に接続されたデジタル／アナログ変換器の構成の一例について説明した。
【００８０】
本実施例２においては、第２、第４のキャパシタＣ２Ｐ、Ｃ２Ｎが、第１のＭＯＳトランジスタＭ１のゲートと第１の固定電位ＶＳとの間に接続されたデジタル／アナログ変換器の構成の一例について説明する。
【００８１】
図３は、実施例２に係るデジタル／アナログ変換器２００の構成の一例を示す図である。なお、図３において、図１の符号と同じ符号は、実施例１と同様の構成を示す。
【００８２】
図３に示すように、デジタル／アナログ変換器２００は、入力されたデジタル信号ＶＤＰ、ＶＤＮをアナログ信号ＩＯＵＴＰ、ＩＯＵＴＮに変換して出力するようになっている。
【００８３】
このデジタル／アナログ変換器２００は、実施例１のデジタル／アナログ変換器１００と同様に、第１のインバータ１と、第２のインバータ２と、第３のインバータ３と、第４のインバータ４と、第１の入力端子ＴＩＮ１と、第２の入力端子ＴＩＮ２と、第１のキャパシタＣ１Ｐと、第２のキャパシタＣ２Ｐと、第３のキャパシタＣ１Ｎと、第４のキャパシタＣ２Ｎと、第１の容量制御用スイッチ素子ＳＷ１と、第２の容量制御用スイッチ素子ＳＷ２と、第１導電型の第１のＭＯＳトランジスタ（ｐＭＯＳトランジスタ）Ｍ１と、第１導電型の第２のＭＯＳトランジスタ（ｐＭＯＳトランジスタ）Ｍ２と、電流源Ｉ１と、第１の出力端子Ｔｏｕｔ１と、第２の出力端子Ｔｏｕｔ２と、第１の抵抗負荷Ｒ１と、第２の抵抗負荷Ｒ２と、を備える。
【００８４】
ここで、図３に示すように、第２のキャパシタＣ２Ｐは、第１のＭＯＳトランジスタＭ１のゲートと、電流源Ｉ１の他端の第１の固定電位ＶＳとの間に接続されている。
【００８５】
すなわち、第２のキャパシタＣ２Ｐは、第１のＭＯＳトランジスタＭ１のゲートと第１のＭＯＳトランジスタＭ１の一端（ソース）との間に接続されている。
【００８６】
また、第４のキャパシタＣ２Ｎは、第２のＭＯＳトランジスタＭ２のゲートと、電流源Ｉ１の他端の第１の固定電位ＶＳとの間に接続されている。
【００８７】
すなわち、第４のキャパシタＣ２Ｎは、第２のＭＯＳトランジスタＭ２のゲートと第２のＭＯＳトランジスタＭ２の一端（ソース）との間に接続されている。
【００８８】
なお、デジタル／アナログ変換器２００のその他の構成は、実施例１のデジタル／アナログ変換器１００と同様である。
【００８９】
また、デジタル／アナログ変換器２００の動作は、実施例１のデジタル／アナログ変換器１００と同様である。
【００９０】
すなわち、本実施例２に係るデジタル／アナログ変換器によれば、実施例１と同様に、消費電流を低減しつつ、出力信号の歪みを低減することができる。
【実施例３】
【００９１】
本実施例３においては、実施例１のデジタル／アナログ変換器の構成に対してカスコード用のＭＯＳトランジスタを追加した構成の一例について説明する。
【００９２】
図４は、実施例３に係るデジタル／アナログ変換器３００の構成の一例を示す図である。なお、図４において、図１の符号と同じ符号は、実施例１と同様の構成を示す。
【００９３】
図４に示すように、デジタル／アナログ変換器３００は、入力されたデジタル信号ＶＤＰ、ＶＤＮをアナログ信号ＩＯＵＴＰ、ＩＯＵＴＮに変換して出力するようになっている。
【００９４】
このデジタル／アナログ変換器３００は、実施例１のデジタル／アナログ変換器１００と同様に、第１のインバータ１と、第２のインバータ２と、第３のインバータ３と、第４のインバータ４と、第１の入力端子ＴＩＮ１と、第２の入力端子ＴＩＮ２と、第１のキャパシタＣ１Ｐと、第２のキャパシタＣ２Ｐと、第３のキャパシタＣ１Ｎと、第４のキャパシタＣ２Ｎと、第１の容量制御用スイッチ素子ＳＷ１と、第２の容量制御用スイッチ素子ＳＷ２と、第１導電型の第１のＭＯＳトランジスタ（ｐＭＯＳトランジスタ）Ｍ１と、第１導電型の第２のＭＯＳトランジスタ（ｐＭＯＳトランジスタ）Ｍ２と、電流源Ｉ１と、第１の出力端子Ｔｏｕｔ１と、第２の出力端子Ｔｏｕｔ２と、第１の抵抗負荷Ｒ１と、第２の抵抗負荷Ｒ２と、を備える。
【００９５】
このデジタル／アナログ変換器３００は、第１導電型の第１のカスコード接続用ＭＯＳトランジスタ（ｐＭＯＳトランジスタ）ＭＣ１と、第１導電型の第２のカスコード接続用ＭＯＳトランジスタ（ｐＭＯＳトランジスタ）ＭＣ２と、をさらに備える。
【００９６】
第１のカスコード接続用ＭＯＳトランジスタＭＣ１は、第１のＭＯＳトランジスタＭ１の他端（ドレイン）と第１の出力端子Ｔｏｕｔ１との間に接続され、第２の固定電位ＶＢにゲートが接続されている。
【００９７】
第２のカスコード接続用ＭＯＳトランジスタＭＣ２は、第２のＭＯＳトランジスタＭ２の他端（ドレイン）と第２の出力端子Ｔｏｕｔ２との間に接続され、第１のカスコード用ＭＯＳトランジスタＭＣ２のゲート（第２の固定電位ＶＢ）にゲートが接続されている。
【００９８】
このように、デジタル／アナログ変換器３００は、実施例１の構成と比較して、第１、第２のＭＯＳトランジスタＭ１、Ｍ２を含む差動スイッチが、カスコード化されている。
【００９９】
なお、デジタル／アナログ変換器３００のその他の構成は、実施例１のデジタル／アナログ変換器１００と同様である。
【０１００】
また、デジタル／アナログ変換器３００の動作は、実施例１のデジタル／アナログ変換器１００と同様である。
【０１０１】
すなわち、本実施例３に係るデジタル／アナログ変換器によれば、実施例１と同様に、消費電流を低減しつつ、出力信号の歪みを低減することができる。
【実施例４】
【０１０２】
本実施例４においては、実施例２のデジタル／アナログ変換器の構成に対してカスコード用のＭＯＳトランジスタを追加した構成の一例について説明する。
【０１０３】
図５は、実施例４に係るデジタル／アナログ変換器４００の構成の一例を示す図である。なお、図５において、図３の符号と同じ符号は、実施例２と同様の構成を示す。
【０１０４】
図５に示すように、デジタル／アナログ変換器４００は、入力されたデジタル信号ＶＤＰ、ＶＤＮをアナログ信号ＩＯＵＴＰ、ＩＯＵＴＮに変換して出力するようになっている。
【０１０５】
このデジタル／アナログ変換器４００は、実施例２のデジタル／アナログ変換器２００と同様に、第１のインバータ１と、第２のインバータ２と、第３のインバータ３と、第４のインバータ４と、第１の入力端子ＴＩＮ１と、第２の入力端子ＴＩＮ２と、第１のキャパシタＣ１Ｐと、第２のキャパシタＣ２Ｐと、第３のキャパシタＣ１Ｎと、第４のキャパシタＣ２Ｎと、第１の容量制御用スイッチ素子ＳＷ１と、第２の容量制御用スイッチ素子ＳＷ２と、第１導電型の第１のＭＯＳトランジスタ（ｐＭＯＳトランジスタ）Ｍ１と、第１導電型の第２のＭＯＳトランジスタ（ｐＭＯＳトランジスタ）Ｍ２と、電流源Ｉ１と、第１の出力端子Ｔｏｕｔ１と、第２の出力端子Ｔｏｕｔ２と、第１の抵抗負荷Ｒ１と、第２の抵抗負荷Ｒ２と、を備える。
【０１０６】
このデジタル／アナログ変換器４００は、第１導電型の第１のカスコード接続用ＭＯＳトランジスタ（ｐＭＯＳトランジスタ）ＭＣ１と、第１導電型の第２のカスコード接続用ＭＯＳトランジスタ（ｐＭＯＳトランジスタ）ＭＣ２と、をさらに備える。
【０１０７】
第１のカスコード接続用ＭＯＳトランジスタＭＣ１は、第１のＭＯＳトランジスタＭ１の他端（ドレイン）と第１の出力端子Ｔｏｕｔ１との間に接続され、第２の固定電位ＶＢにゲートが接続されている。
【０１０８】
第２のカスコード接続用ＭＯＳトランジスタＭＣ２は、第２のＭＯＳトランジスタＭ２の他端（ドレイン）と第２の出力端子Ｔｏｕｔ２との間に接続され、第１のカスコード用ＭＯＳトランジスタＭＣ２のゲート（第２の固定電位ＶＢ）にゲートが接続されている。
【０１０９】
このように、デジタル／アナログ変換器４００は、実施例２の構成と比較して、第１、第２のＭＯＳトランジスタＭ１、Ｍ２を含む差動スイッチが、カスコード化されている。
【０１１０】
なお、デジタル／アナログ変換器４００のその他の構成は、実施例２のデジタル／アナログ変換器２００と同様である。
【０１１１】
また、デジタル／アナログ変換器４００の動作は、実施例２のデジタル／アナログ変換器２００と同様である。
【０１１２】
すなわち、本実施例４に係るデジタル／アナログ変換器によれば、実施例２と同様に、消費電流を低減しつつ、出力信号の歪みを低減することができる。
【０１１３】
以上の各実施例において、第２、第４のキャパシタＣ２Ｐ、Ｃ２Ｎは、意図的に設けたものであるが、第１、第２のＭＯＳトランジスタＭ１、Ｍ２の寄生容量で代替することによっても、同様の作用効果を奏することができる。
【符号の説明】
【０１１４】
１  第１のインバータ
２  第２のインバータ
３  第３のインバータ
４  第４のインバータ
ＴＩＮ１  第１の入力端子
ＴＩＮ２  第２の入力端子
Ｃ１Ｐ  第１のキャパシタ
Ｃ２Ｐ  第２のキャパシタ
Ｃ１Ｎ  第３のキャパシタ
Ｃ２Ｎ  第４のキャパシタ
ＳＷ１  第１の容量制御用スイッチ素子
ＳＷ２  第２の容量制御用スイッチ素子
Ｍ１  第１のＭＯＳトランジスタ
Ｍ２  第２のＭＯＳトランジスタ
Ｉ１  電流源
Ｔｏｕｔ１  第１の出力端子
Ｔｏｕｔ２  第２の出力端子
Ｒ１  第１の抵抗負荷
Ｒ２  第２の抵抗負荷
１００、２００、３００、４００  デジタル／アナログ変換器
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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