(57)【要約】【課題】メモリセルまたはＭＴＪ素子が不良となることを抑制することができるとともに、製造コストが増加するのを抑制することができる磁気記憶装置を提供する。【解決手段】本実施形態の磁気記憶装置は、半導体層に離間して設けられたソース領域／ドレイン領域と、前記ソース領域／ドレイン領域間の前記半導体層上に設けられたゲート絶縁膜と、前記ゲート絶縁膜上に設けられたゲート電極と、前記ソース領域／ドレイン領域にそれぞれ設けられたソース電極／ドレイン電極と、前記ソース電極／ドレイン電極のうちの一方の電極上に設けられ、少なくとも第１および第２強磁性層と、前記第１および第２強磁性層間に設けられた絶縁性のトンネルバリア層とを備えた第１積層構造と、前記ソース電極／ドレイン電極のうちの他方の電極上に設けられ、少なくとも前記第１および第２強磁性層と同じ材料で形成された層を有し、前記第１積層構造と実質的に同じ高さを有するコンタクトプラグと、を備えている。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体層に離間して設けられたソース領域／ドレイン領域と、
前記ソース領域／ドレイン領域間の前記半導体層上に設けられたゲート絶縁膜と、
前記ゲート絶縁膜上に設けられたゲート電極と、
前記ソース領域／ドレイン領域にそれぞれ設けられたソース電極／ドレイン電極と、
前記ソース電極／ドレイン電極のうちの一方の電極上に設けられ、少なくとも第１および第２強磁性層と、前記第１および第２強磁性層間に設けられた絶縁性のトンネルバリア層とを備えた第１積層構造と、
前記ソース電極／ドレイン電極のうちの他方の電極上に設けられ、少なくとも前記第１および第２強磁性層と同じ材料で形成された層を有し、前記第１積層構造と実質的に同じ高さを有するコンタクトプラグと、
を備えていることを特徴とする磁気記憶装置。
【請求項２】
前記コンタクトプラグは前記第１積層構造と同じ材料で積層された第２積層構造を有し、前記第２積層構造の少なくとも側部の絶縁性が前記第１積層構造の絶縁性よりも低いことを特徴とする請求項１記載の磁気記憶装置。
【請求項３】
前記第２積層構造における前記トンネルバリア層に対応する層の少なくとも側部の絶縁性が前記第１積層構造の前記トンネルバリア層の絶縁性よりも低いことを特徴とする請求項２記載の磁気記憶装置。
【請求項４】
前記ソース電極／ドレイン電極は、前記ソース領域／ドレイン領域および前記ゲート電極を覆う層間絶縁膜に設けられ、
前記コンタクトプラグは前記他方の電極上に設けられ前記第１積層構造と同じ材料でかつ同じ膜厚の層が積層された第２積層構造と、前記ソース電極／ドレイン電極のうちの他方の電極の上部の周りの前記層間絶縁膜に形成された凹部に積層され前記第１積層構造と同じ材料でかつ同じ膜厚の層が積層された第３積層構造と、を有し、前記第２積層構造の前記トンネルバリア層に対応する層より下層の強磁性層と、前記第３積層構造の前記トンネルバリア層に対応する層より上層の強磁性層とが電気的に接続されるとともに、前記第２積層構造の前記トンネルバリア層に対応する層より上層の強磁性層と、前記第３積層構造の前記トンネルバリア層に対応する層より上層の強磁性層とが電気的に接続されることを特徴とする請求項１記載の磁気記憶装置。
【請求項５】
半導体層に離間して設けられたソース領域／ドレイン領域と、前記ソース領域／ドレイン領域間の前記半導体層上に設けられたゲート絶縁膜と、前記ゲート絶縁膜上に設けられたゲート電極と、を有するＭＯＳトランジスタを形成する工程と、
前記ＭＯＳトランジスタを覆う層間絶縁膜を形成する工程と、
前記ソース領域／ドレイン領域にそれぞれ接続するソース電極／ドレイン電極を、前記層間絶縁膜に形成する工程と、
前記ソース電極／ドレイン電極のうちの一方の電極上に、少なくとも第１および第２強磁性層と、前記第１および第２強磁性層間に設けられた絶縁性のトンネルバリア層とを備えた第１積層構造を形成するとともに、前記ソース電極／ドレイン電極のうちの他方の電極上に、前記第１積層構造と同じ材料で同じ膜厚の層が積層された第２積層構造を形成する工程と、
前記第１積層構造を保護膜で覆う工程と、
前記第２積層構造における前記トンネルバリア層に対応する層の少なくとも側部の絶縁性を低下させる処理を行う工程と、
を備えていることを特徴とする磁気記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、磁気記憶装置およびその製造方法に関する。
【背景技術】
【０００２】
磁気記憶装置としてのＭＲＡＭ（Magnetic Random Accesses Memory）は高速動作が可能であり、かつ低消費電力、不揮発性などの特徴をもつことから理想的なメモリであり、ＤＲＡＭの代替として注目されている。ＭＲＡＭは複数のメモリセルを有し、各メモリセルは、情報を記憶する記憶素子としてのＭＴＪ(Magnetic Tunnel Junction)素子と、このＭＴＪ素子を選択するセルトランジスタと、を備えている。
【０００３】
ＭＴＪ素子は、二つの強磁性層の間にトンネルバリア層となる薄い絶縁層が挟まれている構造を有している。二つの強磁性層のうちの一方は磁化が固定され、他方は磁化が可変となっている。磁化が固定された強磁性層を磁化固定層または磁化参照層と呼ばれ、磁化が可変の強磁性層を磁化自由層または磁化記録層と呼ばれる。磁気抵抗効果により、二つの強磁性層の磁化が平行の場合は二つの強磁性層間の抵抗が小となり、磁化が反平行の場合は抵抗が大となる。磁化が平行な状態と、反平行な状態を、情報“０”または“１”とすることで情報を記憶する。
【０００４】
ＭＴＪ素子における磁化自由層の磁化は、ＭＴＪ素子の近傍に設けた配線に電流を流すことにより発生する磁界（電流磁界ともいう）によって反転させることが可能であり、この方式は電流磁界書き込み方式と呼ばれる。また、ＭＴＪ素子の２つの強磁性層間に電流を流すことにより、磁化自由層の磁化を反転させることも可能であり、この方式はスピン注入書き込み方式と呼ばれる。
【０００５】
各セルトランジスタとして、ＭＯＳトランジスタが用いられる。セルトランジスタのソース領域／ドレイン領域は、それぞれソース電極／ドレイン電極に接続され、ゲート電極はワード線に接続される。ソース電極／ドレイン電極は例えばＷ（タングステン）からなり、セルトランジスタを覆う層間絶縁膜に形成される。そして、ソース電極／ドレイン電極のうちの一方の電極上に、例えば、磁化自由層、トンネルバリア層、磁化固定層の順序で積層されるＭＴＪ素子が設けられ、この磁化固定層上にＭＴＪ素子の上部電極が設けられる。この上部電極上には例えばＣｕからなる第１ビアが設けられ、この第１ビアはビット線に接続される。
【０００６】
一方、ソース電極／ドレイン電極のうちの他方の電極上には第２ビアが設けられ、この第２ビアは接地線に接続される。第２ビアはソース電極／ドレイン電極のうちの他方の電極に接続されるのに対して、第１ビアは上部電極およびＭＴＪ素子を介してソース電極／ドレイン電極のうちの一方の電極と接続される。すなわち、第１および第２ビアの高さが異なっており、第２ビアの高さが第１ビアの高さよりも高くなっている。
【０００７】
このように、従来のメモリセルにおいては、第２ビアの高さが第１ビアの高さよりも高いため、第１ビアおよび第２ビアを形成する場合に、ビア用の開口を形成するときに第１ビア側の上部電極およびＭＴＪ素子に到達するまで開口が形成される可能性があり、メモリセルまたはＭＴＪ素子が不良となるという問題があった。また、第１および第２ビアの高さがことなっているため、ビアのサイズも最小加工寸法（Ｆ）まで縮小しなくてはならず、極めてコストの高いマスクを使う必要がある。このため、ＭＲＡＭの製造コストを高くなるという問題があった。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００９−２８９３４３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
本発明が解決しようとする課題は、メモリセルまたはＭＴＪ素子が不良となることを抑制することができるとともに、製造コストが増加するのを抑制することができる磁気記憶装置を提供することである。
【課題を解決するための手段】
【００１０】
本実施形態による磁気記憶装置は、半導体層に離間して設けられたソース領域／ドレイン領域と、前記ソース領域／ドレイン領域間の前記半導体層上に設けられたゲート絶縁膜と、前記ゲート絶縁膜上に設けられたゲート電極と、前記ソース領域／ドレイン領域にそれぞれ設けられたソース電極／ドレイン電極と、前記ソース電極／ドレイン電極のうちの一方の電極上に設けられ、少なくとも第１および第２強磁性層と、前記第１および第２強磁性層間に設けられた絶縁性のトンネルバリア層とを備えた第１積層構造と、前記ソース電極／ドレイン電極のうちの他方の電極上に設けられ、少なくとも前記第１および第２強磁性層と同じ材料で形成された層を有し、前記第１積層構造と実質的に同じ高さを有するコンタクトプラグと、を備えていることを特徴とする。
【図面の簡単な説明】
【００１１】
【図１】第１実施形態によるＭＲＡＭのメモリセルを示す断面図。
【図２】図２（ａ）、２（ｂ）は第１実施形態に係るメモリセルの製造工程を示す断面図。
【図３】図３（ａ）、３（ｂ）は第１実施形態に係るメモリセルの製造工程を示す断面図。
【図４】図４（ａ）、４（ｂ）は第１実施形態に係るメモリセルの製造工程を示す断面図。
【図５】図５（ａ）、５（ｂ）は第１実施形態に係るメモリセルの製造工程を示す断面図。
【図６】第２実施形態によるＭＲＡＭのメモリセルを示す断面図。
【図７】図７（ａ）、７（ｂ）は第２実施形態に係るメモリセルの製造工程を示す断面図。
【図８】図８（ａ）、８（ｂ）は第２実施形態に係るメモリセルの製造工程を示す断面図。
【図９】第３実施形態によるＭＲＡＭのメモリセルを示す断面図。
【図１０】図１０（ａ）、１０（ｂ）は第３実施形態に係るメモリセルの製造工程を示す断面図。
【図１１】第３実施形態に係るメモリセルの製造工程を示す断面図。
【発明を実施するための形態】
【００１２】
以下に、実施形態について図面を参照して説明する。
【００１３】
（第１実施形態）
第１実施形態による磁気記憶装置（以下、ＭＲＡＭともいう）について図１を参照して説明する。第１実施形態のＭＲＡＭは、マトリクス状に配列された複数のメモリセルを有している。各メモリセルは、図１に示すように、半導体層２に形成されたセルトランジスタ３と、ＭＴＪ素子１０とを備えている。ここで、半導体層とは、ウェル領域、絶縁膜上に形成された半導体層、またはバルク半導体基板を意味する。
【００１４】
セルトランジスタ３は、半導体層２に離間して形成されたソース領域／ドレイン領域４ａ、４ｂと、ソース領域とドレイン領域との間の半導体層２上に設けられたゲート絶縁膜５と、このゲート絶縁膜５上に設けられたゲート電極６とを備えている。そしてセルトランジスタ３は層間絶縁膜７によって覆われている。この層間絶縁膜７に、ソース領域／ドレイン領域４ａ、４ｂに接続するソース電極／ドレイン電極８ａ、８ｂが設けられている。ソース電極／ドレイン電極８ａ、８ｂおよび層間絶縁膜７を覆う層間絶縁膜１６が設けられている。この層間絶縁膜１６には、ソース電極／ドレイン電極８ａ、８ｂのうちの一方の電極８ａに接続するＭＴＪ素子１０が設けられるとともに、ソース電極／ドレイン電極８ａ、８ｂのうちの他方の電極８ｂに接続する導電性のコンタクトプラグ１４が設けられている。なお、ゲート電極６は図示しないワード線に接続される。ＭＴＪ素子１０とコンタクトプラグ１４の厚さ（高さ）はほぼ同じとなっている。
【００１５】
ＭＴＪ素子１０は、強磁性層１１と、トンネルバリア層１２と、強磁性層１３とがこの順序で積層された構造を有している。強磁性層１１および強磁性層１３はそれぞれ、膜面に垂直な磁化を有している。ここで、膜面とは、それぞれの強磁性層の上面を意味する。なお、強磁性層１１および強磁性層１３はそれぞれ、膜面に平行な磁化を有していてもよい。強磁性層１１、１３のうちの一方の強磁性層は、磁化が可変の磁化自由層となり、他方の強磁性層は、磁化が不変の磁化固定層となる。なお、トンネルバリア層１２として、ＭｇＯ、Ａｌ２Ｏ３等が用いられる。また、強磁性層１１、１３は、例えばＣｏ、Ｆｅ、またはＮｉを含む強磁性材料が用いられる。また、強磁性層１１、１３はそれぞれ、複数の磁性膜と、それらの間に設けられた非磁性膜とを有する積層構造であってもよい。
【００１６】
層間絶縁膜１６上には、ＭＴＪ素子１０に接続する上部電極２０ａが設けられるとともに、導電性のコンタクトプラグ１４に接続する上部電極２０ｂが設けられる。上部電極２０ａ、２０ｂは同じ厚さを有している。これらの上部電極２０ａ、２０ｂは、層間絶縁膜２２によって覆われる。そして、この層間絶縁膜２２に、上部電極２０ａおよび上部電極２０ｂにそれぞれ接続する第１ビット線２４ａおよび第２ビット線２４ｂがそれぞれ設けられる。
【００１７】
次に、第１実施形態のＭＲＡＭの製造方法について図２（ａ）乃至図５（ｂ）を参照して説明する。以下の説明ではセルトランジスタは、ｎチャネルＭＯＳトランジスタであるとして説明する。
【００１８】
まず、公知のＭＯＳトランジスタの製造技術を用いて、半導体層２、例えばｐ型シリコン基板２にセルトランジスタ３であるＭＯＳトランジスタを形成する。例えば、半導体層２上にゲート絶縁膜材料、ゲート電極材料膜を順次堆積し、フォトリソグラフィー技術を用いてパターニングすることにより、ゲート絶縁膜５、ゲート電極６を形成する。続いて、ゲート電極をマスクとして半導体層２にｎ型不純物、例えばＰ（リン）、Ａｓ（ヒ素）、Ｓｂ（アンチモン）を導入し、ソース領域／ドレイン領域４ａ、４ｂを形成する。続いて、熱処理を行うことにより、ソース領域／ドレイン領域４ａ、４ｂに導入された不純物を活性化し、ＭＯＳトランジスタ３を完成する（図２（ａ））。なお、ＭＯＳトランジスタがｐチャネルトランジスタの場合には、半導体層２としてはｎ型の半導体層を用い、ソース領域／ドレイン領域を形成するための不純物としてはｐ型不純物例えばＢ（ボロン）等が用いられる。
【００１９】
次いで、ＭＯＳトランジスタ３を覆うように、例えばＣＶＤ(Chemical Vapor Deposition)法を用いて、例えばＳｉＯ２からなる層間絶縁膜７を堆積する。そして、フォトリソグラフィー技術を用いて層間絶縁膜７に、ソース領域／ドレイン領域４ａ、４ｂに達するコンタクト孔を開口し、これらのコンタクト孔を金属、例えばＷ（タングステン）で埋め込み、ソース電極／ドレイン電極８ａ、８ｂを形成する（図２（ａ））。
【００２０】
続いて、層間絶縁膜７およびソース電極／ドレイン電極８ａ、８ｂを覆うように、強磁性層１１、トンネルバリア層１２を順次形成する（図２（ｂ））。
【００２１】
次に、図３（ａ）に示すように、トンネルバリア層１２上にフォトレジストからなるレジストパターン５０を形成し、このレジストパターン５０をマスクとしてトンネルバリア層１２をパターニングする。このとき、ソース電極／ドレイン電極８ａ、８ｂのうちの一方の電極８ａ上の領域を含む領域にトンネルバリア層１２が残置され、ソース電極／ドレイン電極８ａ、８ｂのうちの他方の電極８ｂ上のトンネルバリア層１２が除去され、強磁性層１１が露出する。
【００２２】
続いて、レジストパターンを除去した後、トンネルバリア層１２および露出された強磁性層１１を覆うように、強磁性層１３を堆積する（図３（ｂ））。トンネルバリア層１２の膜厚は例えば１ｎｍ程度であるので、堆積された強磁性層１３の上面はほぼ平坦となる。
【００２３】
次に、公知のフォトリソグラフィー技術を用いて、強磁性層１３、トンネルバリア層１２、強磁性層１１をパターニングする。これにより、ソース電極／ドレイン電極８ａ、８ｂのうちの一方の電極８ａ上に、強磁性層１１、トンネルバリア層１２、および強磁性層１３の積層構造を有するＭＴＪ素子１０を形成するとともに、ソース電極／ドレイン電極８ａ、８ｂのうちの他方の電極８ｂ上に強磁性層１１および強磁性層１３の積層構造からなる導電性のコンタクトプラグ１４が形成される（図４（ａ））。このとき、ＭＴＪ素子１０と、コンタクトプラグ１４の厚さ（高さ）はほぼ同じとなる。
【００２４】
続いて、ＭＴＪ素子１０およびプラグ１４を覆うように、例えばＣＶＤ法を用いて、例えばＳｉＯ２からなる層間絶縁膜１６を堆積した後、この層間絶縁膜１６の上面を、例えばＣＭＰ(Chemical Mechanical Polishing)を用いて、平坦化し、ＭＴＪ素子１０およびコンタクトプラグ１４のそれぞれの上面を露出させる（図４（ｂ））。
【００２５】
次に、例えばスパッタ法を用いて、金属材料膜を堆積し、フォトリソグラフィー技術およびドライエッチングを用いて上記金属材料膜をエッチングし、ＭＴＪ素子１０およびコンタクトプラグ１４上にそれぞれ接続する上部電極２０ａ、２０ｂを形成する（図５（ａ））。なお、上部電極２０ａ、２０ｂとなる金属材料膜としては、Ｔａ、Ｔｉ、ＴｉＮが用いられる。
【００２６】
続いて、上部電極２０ａ、２０ｂを覆うように、例えばＣＶＤ法を用いて、例えばＳｉＯ２からなる層間絶縁膜２２を堆積する。その後、ダマシン法を用いて、層間絶縁膜２２に、上部電極２０ａ、２０ｂに接続する、例えば、Ｃｕからなる第１ビット線２４ａおよび第２ビット線２４ｂを形成する。すなわち、フォトリソグラフィー技術を用いて層間絶縁膜２２に、上部電極２０ａ、２０ｂに達する開口を形成し、この開口をＣｕで埋め込み、第１ビット線２４ａおよび第２ビット線２４ｂを形成する（図５（ｂ））。その後、必要に応じて通常の多層配線を形成しても良い。これにより、メモリセルを完成する。
【００２７】
このように構成された本実施形態のＭＲＡＭにおいては、ＭＴＪ素子１０とコンタクトプラグ１４の厚さ（高さ）はほぼ同じであり、上部電極２０ａ、２０ｂも同じ高さとなっているので、上部電極２０ａ、２０ｂに接続される第１ビット線２４ａ、第２ビット線２４ｂを形成する際に、上部電極２０ａ、２０ｂおよびＭＴＪ素子を損傷することがなく、ＭＴＪ素子１０およびメモリセルが不良となるのを抑制することができる。
【００２８】
また、本実施形態のＭＲＡＭを形成する場合は、従来の製造方法に比べて、ビアの製造工程を省略する代わりに接地線側のトンネルバリア層を除去するという工程が新たに追加される。しかし、トンネルバリア層を除去する際に用いるマスク５０はビアを形成する際に用いるマスクにくらべサイズを大きくすることが可能であるため、マスクのコストとしてはビア形成する場合に比べて低くすることができる。
【００２９】
以上説明したように、本実施形態によれば、メモリセルまたはＭＴＪ素子が不良となることを抑制することができるとともに、製造コストが増加するのを抑制することができる。
【００３０】
（第２実施形態）
次に、第２実施形態によるＭＲＡＭについて図６を参照して説明する。
【００３１】
この第２実施形態によるＭＲＡＭのメモリセルを図６に示す。この実施形態に係るメモリセルは、図１に示す第１実施形態に係るメモリセルにおいて、コンタクトプラグ１４をコンタクトプラグ１０Ａに置き換えた構成となっている。このコンタクトプラグ１０Ａは、ＭＴＪ素子１０とほぼ同じ構成を有しており、二つの強磁性層１１、１３に挟まれるトンネルバリ層１２の少なくとも側部１２ａの絶縁性が低下した状態となっている。トンネルバリア層の絶縁性の低下方法は、製造方法において詳細に説明する。
【００３２】
次に、第２実施形態に係るメモリセルの製造方法について図７（ａ）乃至図８（ｂ）を参照して説明する。
【００３３】
セルトランジスタ３のソース電極／ドレイン電極８ａ、８ｂを形成するまでは、第１実施形態と同様に行う。その後、図７（ａ）に示すように、層間絶縁膜７およびソース電極／ドレイン電極８ａ、８ｂの上面を覆うように、強磁性層１１、トンネルバリア層１２、強磁性層１３を順次形成する。続いて、フォトリソグラフィー技術を用いて強磁性層１３、トンネルバリア層１２、強磁性層１１をパターニングし、ソース電極／ドレイン電極８ａ、８ｂ上にそれぞれ、強磁性層１１、トンネルバリア層１２、強磁性層１３が積層されたＭＴＪ素子１０を形成する（図７（ｂ））。
【００３４】
次に、ソース電極／ドレイン電極８ａ、８ｂのうちの一方の電極８ａ上に設けられたＭＴＪ素子１０を覆うように、例えば、保護膜６０を形成する（図８（ａ））。この保護膜６０としては、ＳｉＮやＳｉＯ２などが挙げられるが、後述する水等の液体や還元性ガスをブロックするものであればこれらには限定されない。
【００３５】
続いて、ソース電極／ドレイン電極８ａ、８ｂのうちの他方の電極８ｂ上に設けられたＭＴＪ素子１０のトンネルバリア層１２の少なくとも側部１２ａの絶縁性を低下させる処理を行う。絶縁性を低下させる処理としては、まず水に浸漬する方法が挙げられる。トンネルバリア層１２がＭｇＯである場合、ＭｇＯには潮解性を有しているため、ＭＴＪ素子１０のトンネルバリア層１２の側部１２ａからＭｇＯが溶出、あるいは一部がＯＨ基の形で水素が付着して絶縁性が低下する。また、別の方法としては、プラズマ化した水素やアンモニア処理で還元させる方法が挙げられる。この場合、トンネルバリア層１２に含まれる酸素が還元作用によって側壁から脱離し、導電性の金属に変化し絶縁性が低下する。例えば、トンネルバリア層１２がＡｌ２Ｏ３である場合は、トンネルバリア層１２の側部１２ａはＡｌとなる。また、トンネルバリア層１２がＭｇＯである場合は、トンネルバリア層１２の側部１２ａはＭｇとなる（図８（ｂ））。続いて保護膜６０を除去する。
【００３６】
以降の工程は、第１実施形態と同じ工程を用いてメモリセルを完成する。
【００３７】
第２実施形態では、トンネルバリア層１２上に、フォトレジストを塗布する必要がないため、トンネルバリア層１２と強磁性層１３との界面特性は悪化しない。
【００３８】
以上説明したように、第２実施形態も第１実施形態と同様に、メモリセルまたはＭＴＪ素子が不良となることを抑制することができるとともに、製造コストが増加するのを抑制することができる。
【００３９】
（第３実施形態）
第３実施形態によるＭＲＡＭについて図９を参照して説明する。この第３実施形態によるＭＲＡＭのメモリセルを図９に示す。この第３実施形態に係るメモリセルは、図１に示す第１実施形態において、電極８ｂ上のコンタクトプラグ１４を、コンタクトプラグ１４Ａに置き換えた構成となっている。このコンタクトプラグ１４Ａは、電極８ｂ上に設けられた強磁性層１１、トンネルバリア層１２、強磁性層１３を有する積層構造１０Ｂと、電極８ｂの上部の側部の層間絶縁膜７に形成された凹部に設けられた強磁性層１１、トンネルバリア層１２、強磁性層１３の積層構造１０Ｃと、を有し、積層構造１０Ｃのうちの強磁性層１３と、少なくとも積層構造１０Ｂのトンネルバリア層１２より下層の強磁性層１１とが電気的に接続されるとともに、積層構造１０Ｃのうちの強磁性層１３と、積層構造１０Ｂのうちの強磁性層１３とが電気的に接続された構成となっている。
【００４０】
次に、第３実施形態に係るメモリセルの製造方法について図１０（ａ）乃至図１１を参照して説明する。
【００４１】
セルトランジスタ３のソース電極／ドレイン電極８ａ、８ｂを形成するまでは、第１実施形態と同様に行う。その後、図１０（ａ）に示すように、フォトリソグラフィー技術を用いて、電極８ｂの側部の一部の領域を取り囲んでいる層間絶縁膜７を除去し、凹部７０を形成し、段差を形成する。
【００４２】
続いて、図１０（ｂ）に示すように、強磁性層１１、トンネルバリア層１２、強磁性層１３を順次成膜する。このとき、溝７０は、強磁性層１１、トンネルバリア層１２、強磁性層１３の積層構造によって埋め込まれる。そして、凹部７０に埋め込まれた積層構造の強磁性層１３と電極８ｂとが電気的に接続され、電流が矢印８０に示すように流れる。このためには、凹部７０は、その深さが、強磁性層１１の膜厚と、トンネルバリア層１２の膜厚の合計値よりも大きくなるように設けられる。また、上記凹部７０の深さの上限は、電極８ｂ上の強磁性層１３と、凹部７０に埋め込まれた積層構造の強磁性層１３とが段切れを起こさない深さであることが好ましい。
【００４３】
次に、図１１に示すように、フォトリソグラフィー技術を用いて、電極８ａ上の強磁性層１１、トンネルバリア層１２、強磁性層１３の積層膜をパターニングし、電極８ａ上にＭＴＪ素子１０を形成する。以降は、第１実施形態と同様の工程を行い、メモリセルを完成する。
【００４４】
以上説明したように、第２実施形態も第１実施形態と同様に、メモリセルまたはＭＴＪ素子が不良となることを抑制することができるとともに、製造コストが増加するのを抑制することができる。
【００４５】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これらの実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【００４６】
２  半導体層
４ａ、４ｂ  ソース領域／ドレイン領域
５  ゲート絶縁膜
６  ゲート電極
７  層間絶縁膜
８ａ、８ｂ  ソース電極／ドレイン電極
１０  ＭＴＪ素子
１０Ａ  コンタクトプラグ
１１  強磁性層
１２  トンネルバリア層
１２ａ  絶縁性の低下したトンネルバリア層
１３  強磁性層
１４  コンタクトプラグ
１６  層間絶縁膜
２０ａ、２０ｂ  上部電極
２２  層間絶縁膜
２４ａ  ビット線
２４ｂ  接地線
５０  レジストマスク
６０  保護膜
７０  溝
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
2012204573.tif 000008
【図７】
2012204573.tif 000009
【図８】
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【図９】
2012204573.tif 000011
【図１０】
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【図１１】
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