(57)【要約】【課題】コンタクトと素子領域間にかかる電界を緩和し絶縁破壊を防ぐ。【解決手段】実施形態の半導体装置は、基板上第１方向に延伸し並列し高さが同じ第１〜４分離、第１、２分離間の低い第１領域、高さが等しい第２、３分離間の第２領域、第３、４分離間の第３領域、第１領域上面、第１分離の第２分離に対向した側面および上面の一部、第２分離の第１分離に対向した側面および上面の一部に接する第１電極１５−１、その第２方向で第３領域上面、第３分離の第４分離に対向した側面および上面の一部、第４分離の第３分離に対向した側面および上面の一部に接する第２電極１５−２を有す。半導体装置は、第１電極の第２方向とは異なる方向に位置し第２領域上面、第２分離の第３分離に対向した側面および上面の一部、第３分離の第２分離に対向した側面および上面の一部に接する第３電極を有す。【選択図】図１８−２
2012204531.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に形成されそれぞれ第１方向に延伸し互いに並列しつつ離間し上面の高さが同じ第１素子分離領域、第２素子分離領域、第３素子分離領域、及び第４素子分離領域と、
第１素子分離領域と第２素子分離領域とに前記第１方向と垂直な第２方向に挟まれそれらより上面の高さが低い第１素子領域と、
第２素子分離領域と第３素子分離領域とに前記第２方向に挟まれ第１素子領域と上面の高さが等しい第２素子領域と、
第３素子分離領域と第４素子分離領域とに前記第２方向に挟まれ第１素子領域と上面の高さが等しい第３素子領域と、
第１素子領域の上面、第１素子領域の上面より高くに位置する第１素子分離領域の第２素子分離領域に対向した側面および上面の一部、第１素子領域の上面より高くに位置する第２素子分離領域の第１素子分離領域に対向した側面および上面の一部、それぞれに接して逆凸形状に形成された第１ビット線コンタクト電極と、
第１ビット線コンタクト電極の前記第２方向に位置し、第３素子領域の上面、第３素子領域の上面より高くに位置する第３素子分離領域の第４素子分離領域に対向した側面および上面の一部、第３素子領域の上面より高くに位置する第４素子分離領域の第３素子分離領域に対向した側面および上面の一部、それぞれに接して逆凸形状に形成された第２ビット線コンタクト電極と、
第１ビット線コンタクト電極の前記第２方向とは異なる方向に位置し、第２素子領域の上面、第２素子領域の上面より高くに位置する第２素子分離領域の第３素子分離領域に対向した側面および上面の一部、第２素子領域の上面より高くに位置する第３素子分離領域の第２素子分離領域に対向した側面および上面の一部、それぞれに接して逆凸形状に形成された第３ビット線コンタクト電極と、
を備えたことを特徴とする不揮発性半導体記憶装置。
【請求項２】
第１ビット線コンタクト電極の前記第２方向に位置し、第２素子領域の上に形成されたトンネル絶縁膜と、
第１ビット線コンタクト電極の前記第２方向に位置し、前記トンネル絶縁膜の上に形成された浮遊ゲート膜と、
第１ビット線コンタクト電極の前記第２方向に位置し、前記浮遊ゲート膜の上に形成されたインターポリ絶縁膜
をさらに備えたことを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
半導体基板上にトンネル絶縁膜、浮遊ゲート層、ハードマスク層を順に形成する工程と、
前記ハードマスク層を素子領域上に残存するように加工してハードマスクを形成する工程と、
前記ハードマスクの直下を除いて、前記浮遊ゲート層、前記トンネル絶縁膜、前記半導体基板を順にエッチングしてトレンチを形成する工程と、
前記トレンチを素子分離膜で埋め込む工程と、
前記ハードマスクをストッパーとして前記素子分離膜を平坦化する工程と、
前記ハードマスクを除去する工程と、
ビット線コンタクト形成領域上をレジストで覆う工程と、
前記レジストで覆われていない前記素子分離膜の上面が前記浮遊ゲート層の上面と下面の間になるようにエッチングする工程と、
前記レジストを除去する工程と、
前記素子分離膜および前記浮遊ゲート層の上に、インターポリ絶縁膜および制御ゲート層を形成する工程と、
前記制御ゲート層の上にワード線形状に第２ハードマスクを形成する工程と、
前記第２ハードマスクをマスクとして前記制御ゲート層をエッチングする工程と、
前記制御ゲート層のエッチング後に、ビット線コンタクト形成領域上の前記インターポリ絶縁膜を第２レジストで覆う工程と、
前記第２ハードマスクおよび前記第２レジストをマスクとして前記インターポリ絶縁膜および前記浮遊ゲート層をエッチングし、その後前記第２レジストを除去する工程と、
ビット線コンタクト形成領域上の前記インターポリ絶縁膜の上に層間絶縁膜を形成する工程と、
ビット線コンタクト形成領域上の前記層間絶縁膜に直下の前記浮遊ゲート層のワード線方向の幅より径の太いコンタクトホールを形成する工程と、
前記素子分離膜に対して前記浮遊ゲート層に対する選択比が高い条件にて、前記コンタクトホールの下の前記インターポリ絶縁膜、前記浮遊ゲート層、前記トンネル絶縁膜をエッチングすることにより前記コンタクトホールを逆凸型に形成する工程と、
逆凸型に形成された前記コンタクトホールを導電体で埋め込む工程と、
を備えることを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項４】
前記コンタクトホールを逆凸型に形成する工程は、前記素子分離膜に対して前記浮遊ゲート層に対する選択比が高いガス条件のエッチング工程で実行される
ことを特徴とする請求項３に記載の不揮発性半導体記憶装置の製造方法。
【請求項５】
前記インターポリ絶縁膜は、前記素子分離膜および前記浮遊ゲート層の上にコンフォーマルに形成されている
ことを特徴とする請求項３または４に記載の不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、不揮発性半導体記憶装置およびその製造方法に関する。
【背景技術】
【０００２】
半導体記憶装置の開発において、大容量化・低コスト化を達成するため素子の微細化が年々進められている。例えばＮＡＮＤ型フラッシュメモリ装置においても、ビット線やワード線といった各配線ピッチの微細化が進行している。各配線ピッチの微細化を行う場合に、ライン配線と同程度に微細化したコンタクトホールを高アスペクトで開口することは困難なため、ビット線コンタクト及びソース線コンタクトの配置を１つおきにビット線方向にずらした千鳥配置が提案されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００３−１８８２５２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、このような構成の半導体記憶装置を製造する場合において、ビット線コンタクトのホールパターンを開口する加工を行う際には、リソグラフィ技術によりレジストを開口し、Reactive Ion Etching（以下、ＲＩＥと称する）法により加工する。その際、リソグラフィの合わせズレやＲＩＥ法での加工バラツキが生じると、ビット線コンタクトとその隣接する素子領域との距離が短くなる。このように隣接距離が短くなると、動作電圧を印加した際に、絶縁破壊が起こるという問題が生じる。
【０００５】
本発明の一つの実施形態は、ビット線コンタクトと隣接素子領域との間にかかる電界を緩和し絶縁破壊を防ぐことが可能な不揮発性半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明の一つの実施形態の不揮発性半導体記憶装置は、半導体基板上に形成されそれぞれ第１方向に延伸し互いに並列しつつ離間し上面の高さが同じ第１素子分離領域、第２素子分離領域、第３素子分離領域、及び第４素子分離領域と、第１素子分離領域と第２素子分離領域とに前記第１方向と垂直な第２方向に挟まれそれらより上面の高さが低い第１素子領域と、第２素子分離領域と第３素子分離領域とに前記第２方向に挟まれ第１素子領域と上面の高さが等しい第２素子領域と、第３素子分離領域と第４素子分離領域とに前記第２方向に挟まれ第１素子領域と上面の高さが等しい第３素子領域と、第１素子領域の上面、第１素子領域の上面より高くに位置する第１素子分離領域の第２素子分離領域に対向した側面および上面の一部、第１素子領域の上面より高くに位置する第２素子分離領域の第１素子分離領域に対向した側面および上面の一部、それぞれに接して逆凸形状に形成された第１ビット線コンタクト電極と、第１ビット線コンタクト電極の前記第２方向に位置し、第３素子領域の上面、第３素子領域の上面より高くに位置する第３素子分離領域の第４素子分離領域に対向した側面および上面の一部、第３素子領域の上面より高くに位置する第４素子分離領域の第３素子分離領域に対向した側面および上面の一部、それぞれに接して逆凸形状に形成された第２ビット線コンタクト電極と、第１ビット線コンタクト電極の前記第２方向とは異なる方向に位置し、第２素子領域の上面、第２素子領域の上面より高くに位置する第２素子分離領域の第３素子分離領域に対向した側面および上面の一部、第２素子領域の上面より高くに位置する第３素子分離領域の第２素子分離領域に対向した側面および上面の一部、それぞれに接して逆凸形状に形成された第３ビット線コンタクト電極と、を備えたことを特徴とする。
【図面の簡単な説明】
【０００７】
【図１】図１は、実施形態にかかる不揮発性半導体記憶装置の製造方法の一工程を示す断面図である。
【図２】図２は、実施形態にかかる不揮発性半導体記憶装置の製造方法の一工程を示す断面図である。
【図３】図３は、実施形態にかかる不揮発性半導体記憶装置の製造方法の一工程を示す断面図である。
【図４】図４は、実施形態にかかる不揮発性半導体記憶装置の製造方法の一工程を示す断面図である。
【図５】図５は、実施形態にかかる不揮発性半導体記憶装置の製造方法の一工程を示す断面図である。
【図６−１】図６−１は、実施形態にかかる不揮発性半導体記憶装置の製造方法の一工程を示す上面図である。
【図６−２】図６−２は、実施形態にかかる不揮発性半導体記憶装置の製造方法の一工程を示す断面図であり、図６−２（ａ）は図６−１のＡ−Ａ’方向の断面図であり、図６−２（ｂ）は図６−１のＢ−Ｂ’方向の断面図であり、図６−２（ｃ）は図６−１のＣ−Ｃ’方向の断面図であり、図６−２（ｄ）は図６−１のＤ−Ｄ’方向の断面図であり、図６−２（ｅ）は図６−１のＥ−Ｅ’方向の断面図である。
【図７−１】図７−１は、実施形態にかかる不揮発性半導体記憶装置の製造方法の一工程を示す上面図である。
【図７−２】図７−２は、実施形態にかかる不揮発性半導体記憶装置の製造方法の一工程を示す断面図であり、図７−２（ａ）は図７−１のＡ−Ａ’方向の断面図であり、図７−２（ｂ）は図７−１のＢ−Ｂ’方向の断面図であり、図７−２（ｃ）は図７−１のＣ−Ｃ’方向の断面図であり、図７−２（ｄ）は図７−１のＤ−Ｄ’方向の断面図であり、図７−２（ｅ）は図７−１のＥ−Ｅ’方向の断面図である。
【図８−１】図８−１は、実施形態にかかる不揮発性半導体記憶装置の製造方法の一工程を示す上面図である。
【図８−２】図８−２は、実施形態にかかる不揮発性半導体記憶装置の製造方法の一工程を示す断面図であり、図８−２（ａ）は図８−１のＡ−Ａ’方向の断面図であり、図８−２（ｂ）は図８−１のＢ−Ｂ’方向の断面図であり、図８−２（ｃ）は図８−１のＣ−Ｃ’方向の断面図であり、図８−２（ｄ）は図８−１のＤ−Ｄ’方向の断面図であり、図８−２（ｅ）は図８−１のＥ−Ｅ’方向の断面図である。
【図９−１】図９−１は、実施形態にかかる不揮発性半導体記憶装置の製造方法の一工程を示す上面図である。
【図９−２】図９−２は、実施形態にかかる不揮発性半導体記憶装置の製造方法の一工程を示す断面図であり、図９−２（ａ）は図９−１のＡ−Ａ’方向の断面図であり、図９−２（ｂ）は図９−１のＢ−Ｂ’方向の断面図であり、図９−２（ｃ）は図９−１のＣ−Ｃ’方向の断面図であり、図９−２（ｄ）は図９−１のＤ−Ｄ’方向の断面図であり、図９−２（ｅ）は図９−１のＥ−Ｅ’方向の断面図である。
【図１０−１】図１０−１は、実施形態にかかる不揮発性半導体記憶装置の製造方法の一工程を示す上面図である。
【図１０−２】図１０−２は、実施形態にかかる不揮発性半導体記憶装置の製造方法の一工程を示す断面図であり、図１０−２（ａ）は図１０−１のＡ−Ａ’方向の断面図であり、図１０−２（ｂ）は図１０−１のＢ−Ｂ’方向の断面図であり、図１０−２（ｃ）は図１０−１のＣ−Ｃ’方向の断面図であり、図１０−２（ｄ）は図１０−１のＤ−Ｄ’方向の断面図であり、図１０−２（ｅ）は図１０−１のＥ−Ｅ’方向の断面図である。
【図１１−１】図１１−１は、実施形態にかかる不揮発性半導体記憶装置の製造方法の一工程を示す上面図である。
【図１１−２】図１１−２は、実施形態にかかる不揮発性半導体記憶装置の製造方法の一工程を示す断面図であり、図１１−２（ａ）は図１１−１のＡ−Ａ’方向の断面図であり、図１１−２（ｂ）は図１１−１のＢ−Ｂ’方向の断面図であり、図１１−２（ｃ）は図１１−１のＣ−Ｃ’方向の断面図であり、図１１−２（ｄ）は図１１−１のＤ−Ｄ’方向の断面図であり、図１１−２（ｅ）は図１１−１のＥ−Ｅ’方向の断面図である。
【図１２−１】図１２−１は、実施形態にかかる不揮発性半導体記憶装置の製造方法の一工程を示す上面図である。
【図１２−２】図１２−２は、実施形態にかかる不揮発性半導体記憶装置の製造方法の一工程を示す断面図であり、図１２−２（ａ）は図１２−１のＡ−Ａ’方向の断面図であり、図１２−２（ｂ）は図１２−１のＢ−Ｂ’方向の断面図であり、図１２−２（ｃ）は図１２−１のＣ−Ｃ’方向の断面図であり、図１２−２（ｄ）は図１２−１のＤ−Ｄ’方向の断面図であり、図１２−２（ｅ）は図１２−１のＥ−Ｅ’方向の断面図である。
【図１３−１】図１３−１は、実施形態にかかる不揮発性半導体記憶装置の製造方法の一工程を示す上面図である。
【図１３−２】図１３−２は、実施形態にかかる不揮発性半導体記憶装置の製造方法の一工程を示す断面図であり、図１３−２（ａ）は図１３−１のＡ−Ａ’方向の断面図であり、図１３−２（ｂ）は図１３−１のＢ−Ｂ’方向の断面図であり、図１３−２（ｃ）は図１３−１のＣ−Ｃ’方向の断面図であり、図１３−２（ｄ）は図１３−１のＤ−Ｄ’方向の断面図であり、図１３−２（ｅ）は図１３−１のＥ−Ｅ’方向の断面図である。
【図１４−１】図１４−１は、実施形態にかかる不揮発性半導体記憶装置の製造方法の一工程を示す上面図である。
【図１４−２】図１４−２は、実施形態にかかる不揮発性半導体記憶装置の製造方法の一工程を示す断面図であり、図１４−２（ａ）は図１４−１のＡ−Ａ’方向の断面図であり、図１４−２（ｂ）は図１４−１のＢ−Ｂ’方向の断面図であり、図１４−２（ｃ）は図１４−１のＣ−Ｃ’方向の断面図であり、図１４−２（ｄ）は図１４−１のＤ−Ｄ’方向の断面図であり、図１４−２（ｅ）は図１４−１のＥ−Ｅ’方向の断面図である。
【図１５−１】図１５−１は、実施形態にかかる不揮発性半導体記憶装置の製造方法の一工程を示す上面図である。
【図１５−２】図１５−２は、実施形態にかかる不揮発性半導体記憶装置の製造方法の一工程を示す断面図であり、図１５−２（ａ）は図１５−１のＡ−Ａ’方向の断面図であり、図１５−２（ｂ）は図１５−１のＢ−Ｂ’方向の断面図であり、図１５−２（ｃ）は図１５−１のＣ−Ｃ’方向の断面図であり、図１５−２（ｄ）は図１５−１のＤ−Ｄ’方向の断面図であり、図１５−２（ｅ）は図１５−１のＥ−Ｅ’方向の断面図である。
【図１６−１】図１６−１は、実施形態にかかる不揮発性半導体記憶装置の製造方法の一工程を示す上面図である。
【図１６−２】図１６−２は、実施形態にかかる不揮発性半導体記憶装置の製造方法の一工程を示す断面図であり、図１６−２（ａ）は図１６−１のＡ−Ａ’方向の断面図であり、図１６−２（ｂ）は図１６−１のＢ−Ｂ’方向の断面図であり、図１６−２（ｃ）は図１６−１のＣ−Ｃ’方向の断面図であり、図１６−２（ｄ）は図１６−１のＤ−Ｄ’方向の断面図であり、図１６−２（ｅ）は図１６−１のＥ−Ｅ’方向の断面図である。
【図１７−１】図１７−１は、実施形態にかかる不揮発性半導体記憶装置の製造方法の一工程を示す上面図である。
【図１７−２】図１７−２は、実施形態にかかる不揮発性半導体記憶装置の製造方法の一工程を示す断面図であり、図１７−２（ａ）は図１７−１のＡ−Ａ’方向の断面図であり、図１７−２（ｂ）は図１７−１のＢ−Ｂ’方向の断面図であり、図１７−２（ｃ）は図１７−１のＣ−Ｃ’方向の断面図であり、図１７−２（ｄ）は図１７−１のＤ−Ｄ’方向の断面図であり、図１７−２（ｅ）は図１７−１のＥ−Ｅ’方向の断面図である。
【図１８−１】図１８−１は、実施形態にかかる不揮発性半導体記憶装置の製造方法の一工程を示す上面図である。
【図１８−２】図１８−２は、実施形態にかかる不揮発性半導体記憶装置の製造方法の一工程を示す断面図であり、図１８−２（ａ）は図１８−１のＡ−Ａ’方向の断面図であり、図１８−２（ｂ）は図１８−１のＢ−Ｂ’方向の断面図であり、図１８−２（ｃ）は図１８−１のＣ−Ｃ’方向の断面図であり、図１８−２（ｄ）は図１８−１のＤ−Ｄ’方向の断面図であり、図１８−２（ｅ）は図１８−１のＥ−Ｅ’方向の断面図である。
【発明を実施するための形態】
【０００８】
以下に添付図面を参照して、実施形態にかかる不揮発性半導体記憶装置およびその製造方法を詳細に説明する。なお、この実施形態により本発明が限定されるものではない。
【０００９】
（実施形態）
本発明の実施形態にかかるメモリセルトランジスタを有する不揮発性半導体記憶装置の製造方法を図１〜図１８−２に示す。
【００１０】
まず、図１に示すように半導体基板１上にトンネル絶縁膜２、浮遊ゲート３となるＰドープ多結晶Ｓｉ膜、反応性イオンエッチング(Reactive Ion Etching：ＲＩＥ)のマスクとなるＳｉＮ膜４を化学気相成長(Chemical Vapor Deposition:ＣＶＤ)法により成膜し、更にフォトレジスト膜５を塗布する。このときＳｉＮ膜４はＳｉＯ2膜でも構わない。そして、通常のリソグラフィ技術によってフォトレジスト膜５を素子領域の形状にパターニングする。（図１）。なお、図１〜図５は紙面垂直方向がビット線方向となる断面図である。
【００１１】
次に、図２に示すように、フォトレジスト膜５をマスクとしてＲＩＥにより、ＳｉＮ膜４を加工して素子領域上にハードマスクを形成する。アッシング処理等によりフォトレジスト膜５を除去する。
【００１２】
その後、図３に示すように、ＳｉＮ膜４をハードマスクとしてＲＩＥにより、Ｐドープ多結晶Ｓｉ膜３、トンネル絶縁膜２、半導体基板１の順番で加工する。以上のようにしてシャロートレンチアイソレーション(Shallow Trench Isolation:ＳＴＩ)のためのトレンチ２０が形成される。
【００１３】
その後、図４に示すように、ＳＴＩにＣＶＤ法、または塗布法により素子分離膜６となるＳｉＯ2膜を埋め込む。次に、図５に示すように、化学機械研磨（Chemical Mechanical Polishing:ＣＭＰ）により、素子分離膜６を研磨し、ＳｉＮ膜４をストッパー膜として平坦化する。
【００１４】
次に、ハードマスクのＳｉＮ膜４を燐酸水溶液でのウェットエッチングにより除去する。ここで、ハードマスクがＳｉＮ膜４ではなくＣＶＤ-ＳｉＯ2膜の場合は、フッ酸水溶液によるエッチングで除去する。このときの様子を図６−１および図６−２に示す。図６−１は上面図であり、そこに示したコンタクト形成領域に当たる部分Ａ−Ａ’方向の断面図を図６−２（ａ）に、ワード線間に当たる部分Ｂ−Ｂ’方向の断面図を図６−２（ｂ）に、ワード線に当たる部分Ｃ−Ｃ’方向の断面図を図６−２（ｃ）に、素子領域に当たる部分Ｄ−Ｄ’方向の断面図を図６−２（ｄ）に、ＳＴＩに当たる部分Ｅ−Ｅ’方向の断面図を図６−２（ｅ）に示す。図６−２（ａ）、（ｂ）、（ｃ）は紙面垂直方向がビット線方向となる断面図である。以下、図７−１および図７−２から図１８−１および図１８−２までは、図６−１および図６−２と同様な上面図と断面図の関係である。
【００１５】
次に、図７−１および図７−２に示すように、フォトレジスト膜７を塗布しリソグラフィ技術によってフォトレジスト膜７を加工し、ビット線コンタクト形成領域上をフォトレジスト膜７で覆う（図７−１、図７−２（ａ））。
【００１６】
次に、図８−１および図８−２に示すように、ＲＩＥまたはＨＦ水溶液によるエッチングで、フォトレジスト膜７で覆われていない素子分離膜６を浮遊ゲート３の脇までエッチングする。即ち、コンタクト形成予定領域以外の素子分離領域６をエッチバックする（図８−２（ｂ）、図８−２（ｃ））。その後、アッシング処理等によりフォトレジスト膜７を除去する（図８−２（ａ））。
【００１７】
次に、図９−１および図９−２に示すように、インターポリ絶縁膜８をＣＶＤ法により形成し、その上に、ゲート電極となるＰドープ多結晶Ｓｉ膜９を成膜する。インターポリ絶縁膜８としては、例えば、ＯＮＯ膜やＡｌ系の膜を用いる。また、例えば図９−２に示すように、インターポリ絶縁膜８は浮遊ゲート３や素子分離膜６などの下地に対してコンフォーマルな膜として形成する。
【００１８】
次に、図１０−１および図１０−２に示すように、ＲＩＥのマスクとなるＳｉＮ膜１０をＣＶＤ法により成膜し、更にフォトレジスト膜（図示せず）を塗布する。このときＳｉＮ膜１０はＳｉＯ2膜でも構わない。次に、通常のリソグラフィ技術によってフォトレジスト膜をワード線（セレクトゲートを含む）形状にパターニングし、フォトレジスト膜をマスクとしてＲＩＥにより、ＳｉＮ膜１０がワード線上に残存するように加工してハードマスクを形成する。アッシング処理等によりフォトレジストを除去する。
【００１９】
次に、図１１−１および図１１−２に示すように、ＳｉＮ膜１０をハードマスクとしてＲＩＥにより、Ｐドープ多結晶Ｓｉ膜９を加工する。
【００２０】
次に、図１２−１および図１２−２に示すように、フォトレジスト膜１１を塗布し、通常のリソグラフィ技術によってフォトレジスト膜１１を加工し、コンタクト形成領域をフォトレジスト膜１１で覆う。
【００２１】
次に、図１３−１および図１３−２に示すように、ワード線上はＳｉＮ膜１０をハードマスクとして、コンタクト形成領域はフォトレジスト膜１１をマスクとして、インターポリ絶縁膜８、浮遊ゲート層３をＲＩＥで加工する。アッシング処理等によりフォトレジスト１１を除去する。
【００２２】
次に、図１４−１および図１４−２に示すように、ワード線間の層間絶縁膜１２としてシリコン酸化膜をＣＶＤ法により成膜し、ワード線間を埋め込む。ＣＭＰにより、層間絶面膜１２を研磨し、ＳｉＮ膜１０をストッパー膜として平坦化する。なお、層間絶縁膜１２に加えて、ここでもう一層、層間絶縁膜を形成してもよい。
【００２３】
次に、図１５−１および図１５−２に示すように、フォトレジスト膜１３を塗布し、通常のリソグラフィ技術によってフォトレジスト膜１３を加工し、ビット線コンタクト形成ホールパターン１４を形成する。このとき、図１５−１に示すようにホールパターン１４を千鳥パターンに配置する。
【００２４】
次に、図１６−１および図１６−２に示すように、フォトレジスト膜１３をマスクとしてＲＩＥにより、層間絶縁膜１２のＳｉＯ2膜にホールパターン１４を加工する。アッシング処理等によりフォトレジスト膜１３を除去する。このエッチングはインターポリ絶縁膜８の上面まで進む（図１６−２（ａ）、（ｄ））。
【００２５】
次に、図１７−１および図１７−２に示すように、ビット線コンタクト部のインターポリ絶縁膜８、浮遊ゲート層３、トンネル絶縁膜２をＲＩＥにより加工する。浮遊ゲート層３を加工するときは、素子分離膜６のＳｉＯ2と選択比をとるガス条件、例えば、ＣＦ4、Ｏ2混合ガスによるＣＤＥ（Chemical Dry Etching）または、ＨＢｒ、Ｃｌ、Ｆを含有するガスによるＲＩＥ（Reactive Ion Etching）で加工し、素子分離膜６のエッチングを抑制する。なお、条件によっては、インターポリ絶縁膜８の一部が素子分離膜６の側壁に残存して、図１７−２（ａ）に示された素子分離膜６間の開口部を多少狭める場合もある。
【００２６】
次に、図１８−１および図１８−２に示すように、ビット線コンタクト部のホールパターン１４に例えばタングステンなどの配線金属１５−１、１５−２、１５−３、１５をＣＶＤ法により成膜し、ビット線コンタクトを形成する。
【００２７】
これにより、図１８−１、図１８−２（ａ）、（ｄ）に示すように、半導体基板上１に形成された互いに並列しつつ離間し上面の高さが同じ第１素子分離領域６−１、第２素子分離領域６−２、第３素子分離領域６−３、及び第４素子分離領域６−４と、第１素子分離領域６−１と第２素子分離領域６−２とにワード線方向（Ａ−Ａ’方向）に挟まれそれらより上面の高さが低い第１素子領域１６−１と、第２素子分離領域６−２と第３素子分離領域６−３とにワード線方向に挟まれ第１素子領域１６−１と上面の高さが等しい第２素子領域１６−２と、第３素子分離領域６−３と第４素子分離領域６−４とにワード線方向に挟まれ第１素子領域１６−１と上面の高さが等しい第３素子領域１６−３と、第１素子領域１６−１の上面、第１素子領域１６−１の上面より高くに位置する第１素子分離領域６−１の第２素子分離領域６−２に対向した側面および上面の一部、第１素子領域１６−１の上面より高くに位置する第２素子分離領域６−２の第１素子分離領域６−１に対向した側面および上面の一部、それぞれに接して逆凸形状に形成された第１ビット線コンタクト電極１５−１と、第１ビット線コンタクト電極１５−１のワード線方向に位置し、第３素子領域１６−３の上面、第３素子領域１６−３の上面より高くに位置する第３素子分離領域６−３の第４素子分離領域６−４に対向した側面および上面の一部、第３素子領域１６−３の上面より高くに位置する第４素子分離領域６−４の第３素子分離領域６−３に対向した側面および上面の一部、それぞれに接して逆凸形状に形成された第２ビット線コンタクト電極１５−２と、第１ビット線コンタクト電極１５−１のワード線方向に位置し第２素子領域１６−２の上に形成されたトンネル絶縁膜２と、第１ビット線コンタクト電極１５−１のワード線方向に位置しトンネル絶縁膜２の上に形成された浮遊ゲート膜３と、第１ビット線コンタクト電極１５−１のワード線方向に位置せず、第２素子領域１６−２の上面、第２素子領域１６−２の上面より高くに位置する第２素子分離領域６−２の第３素子分離領域６−３に対向した側面および上面の一部、第２素子領域１６−２の上面より高くに位置する第３素子分離領域６−３の第２素子分離領域６−２に対向した側面および上面の一部、それぞれに接して逆凸形状に形成された第３ビット線コンタクト電極１５−３とを備えた不揮発性半導体記憶装置が形成される。
【００２８】
以上説明したように、本実施形態はビット線コンタクトおよびＳＴＩを用いた不揮発性半導体装置およびその製造方法に関し、不揮発性半導体装置のビット線コンタクト部のシャロートレンチアイソレーションＳＴＩが素子領域よりも高く形成することにより、その間隙に形成されたビット線コンタクト部が逆凸形状の断面を備えている。ビット線コンタクトホール形成時の浮遊ゲート層を加工する際に、素子分離膜との選択比を確保することにより、逆凸形状は容易に形成可能である。同時にビット線コンタクト部は上面からみて千鳥パターンに配置する。千鳥パターンによりビット線コンタクト部を平面的にずらした配置にした上で、２つの素子分離領域に挟まれた領域にてビット線コンタクト部の底面と素子領域の上面を同じ幅で接触させることにより、従来に比べてビット線コンタクトと隣接素子領域との距離をより長くすることが可能となる。これにより、その間にかかる電界が緩和され絶縁破壊を防ぐことができる。
【００２９】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００３０】
１  半導体基板、２  トンネル絶縁膜、３  浮遊ゲート、４，１０  ＳｉＮ膜、５，７，１１，１３  フォトレジスト膜、６  素子分離膜、１５  配線金属、１５−１  第１ビット線コンタクト電極、１５−２  第２ビット線コンタクト電極、１５−３  第３ビット線コンタクト電極。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６−１】
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【図６−２】
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【図７−１】
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【図７−２】
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【図８−１】
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【図８−２】
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【図９−１】
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【図９−２】
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【図１０−１】
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【図１０−２】
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【図１１−１】
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【図１１−２】
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【図１２−１】
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【図１２−２】
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【図１３−１】
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【図１３−２】
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【図１４−１】
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【図１４−２】
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【図１５−１】
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【図１５−２】
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【図１６−１】
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【図１６−２】
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【図１７−１】
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【図１７−２】
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【図１８−１】
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【図１８−２】
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