(57)【要約】【課題】  実施形態は、複数のバッファ部それぞれに保持されたデータを交換可能なメモリシステムを提供する。【解決手段】  本実施形態のメモリシステムによれば、ブロック毎に設けられ、データを保持可能な複数のメモリセルトランジスタと、前記ブロック毎に、前記メモリセルトランジスタの制御ゲートに接続されたワード線にドレインが接続された転送トランジスタ、前記転送トランジスタのゲートに接続され所望の電圧を転送可能な電圧調整回路を含むロウデコーダと、前記転送トランジスタに供給する電圧を生成する電圧発生回路と、前記ロウデコーダ、前記電圧発生回路を制御する制御回路とを備え、データを書き込む際に、非選択ブロックの転送トランジスタのゲートと前記電圧調整回路とを接続し、選択ブロックの転送トランジスタのゲートと前記電圧調整回路との接続を切断することを特徴とする。【選択図】図１
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【特許請求の範囲】
【請求項１】
ブロック毎に設けられ、データを保持可能な複数のメモリセルトランジスタと、
前記ブロック毎に、前記メモリセルトランジスタの制御ゲートに接続されたワード線にドレインが接続された転送トランジスタ、前記転送トランジスタのゲートに接続され所望の電圧を転送可能な電圧調整回路を含むロウデコーダと、
前記転送トランジスタに供給する電圧を生成する電圧発生回路と、
前記ロウデコーダ、前記電圧発生回路を制御する制御回路と
を備え、
データを書き込む際に、非選択ブロックの転送トランジスタのゲートと前記電圧調整回路とを接続し、選択ブロックの転送トランジスタのゲートと前記電圧調整回路との接続を切断することを特徴とする半導体記憶装置。
【請求項２】
前記電圧調整回路は、電圧調整トランジスタを有し、
前記電圧調整トランジスタのソースは所望の電源電圧であり、ドレインは転送トランジスタのゲートに接続されており、
前記制御回路は、選択又は非選択のブロックに応じて前記電圧調整トランジスタを切り替えるよう制御するすることを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
前記ロウデコーダに、前記転送トランジスタのゲートに接続されたブロック選択回路をさらに備え、
制御回路は、データを書き込む際に、非選択ブロックの転送トランジスタのゲートと前記ブロック選択回路との接続を切断し、選択ブロックの転送トランジスタのゲートと前記ブロック選択回路とを接続するよう制御することを特徴とする請求項１又は請求項２記載の半導体記憶装置。
【請求項４】
前記ロウデコーダは、ブロックデコーダ、第１レベルシフタを有し、
前記電圧調整回路は、第２レベルシフタ、電圧調整トランジスタを有し、
前記ブロックデコーダの出力端子は、前記第１及び第２レベルシフタに入力端子に接続されており、
前記第１レベルシフタの出力端子は前記転送トランジスタのゲートに接続され、
前記第２レベルシフタの出力端子は前記電圧調整トランジスタのゲートにインバータを介して接続され、
前記電圧調整トランジスタのドレインは前記第１レベルシフタの出力端子と前記転送トランジスタのゲートに共通接続されることを特徴とする請求項２又は請求項３記載の半導体記憶装置。
【請求項５】
請求項１乃至請求項４の何れか１項記載の半導体記憶装置において、
制御回路は、プログラム電圧をステップアップさせてデータを書き込む際に、プログラム電圧が予め保存された既定値を超えたときに、非選択ブロックの転送トランジスタのゲートと前記電圧調整回路とを接続し、選択ブロックの転送トランジスタのゲートと前記電圧調整回路との接続を切断するよう制御することを特徴とする半導体記憶装置。 
【発明の詳細な説明】
【技術分野】
【０００１】
本実施形態は、半導体記憶装置に関し、例えば、電気的書き換え可能な不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
不揮発性半導体記憶装置の１つとして、例えば電荷蓄積層である浮遊ゲート電極を用いた電気的に書き換え可能な不揮発性半導体メモリがある。この不揮発性半導体メモリの代表的なものとして、データ格納用のデバイスとして需要が増しているＮＡＮＤ型フラッシュメモリが知られている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００５−２５８２４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
実施形態は、転送トランジスタの信頼性を向上可能な半導体記憶装置を提供する。
【課題を解決するための手段】
【０００５】
本実施形態のメモリシステムによれば、ブロック毎に設けられ、データを保持可能な複数のメモリセルトランジスタと、前記ブロック毎に、前記メモリセルトランジスタの制御ゲートに接続されたワード線にドレインが接続された転送トランジスタ、前記転送トランジスタのゲートに接続され所望の電圧を転送可能な電圧調整回路を含むロウデコーダと、前記転送トランジスタに供給する電圧を生成する電圧発生回路と、前記ロウデコーダ、前記電圧発生回路を制御する制御回路とを備え、データを書き込む際に、非選択ブロックの転送トランジスタのゲートと前記電圧調整回路とを接続し、選択ブロックの転送トランジスタのゲートと前記電圧調整回路との接続を切断することを特徴とする。
【図面の簡単な説明】
【０００６】
【図１】第１の実施形態であるＮＡＮＤ型フラッシュメモリの機能ブロック図。
【図２】第１の実施形態であるＮＡＮＤ型フラッシュメモリのメモリセルアレイ、ロウデコーダ、及び電圧調整回路の構成を示す回路図。
【図３】第２の実施形態であるＮＡＮＤ型フラッシュメモリのロウデコーダ及び電圧調整回路の構成を示す回路図。
【発明を実施するための形態】
【０００７】
（第１の実施形態）
次に、第１の実施形態について図面を参照しながら説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。また、図面の寸法比率は、図示の比率に限定されるものではない。
【０００８】
［半導体記憶装置の構成］
第１の実施形態における半導体記憶装置について、図１のブロック図を用いて説明する。説明の便宜上、半導体記憶装置としてＮＡＮＤ型フラッシュメモリを例に説明する。
【０００９】
本実施形態の半導体記憶装置は、メモリセルアレイ１、ロウデコーダ２、センスアンプ回路３、カラムデコーダ４、Ｉ／Ｏバッファ５、アドレス保持回路６、制御回路７、電圧発生回路８を備える。
【００１０】
＜＜メモリセルアレイ＞＞
図２の回路図に示すように、メモリセルアレイ１は、マトリックス状に配置された複数のＮＡＮＤストリングＮＵで構成される。
【００１１】
複数のビット線ＢＬ０及びＢＬ１は、ＮＡＮＤストリングＮＵが延在する方向（第１の方向）に延在して配置され、半導体基板（図示略）上のＮＡＮＤストリングＮＵの上方に配置され、ＮＡＮＤストリングＮＵの端部と電気的に接続されている。なお、図２ではビット線ＢＬを２本設けているが、２本に限定されることなく複数本設けてよい。
【００１２】
一方、複数のワード線ＷＬ０乃至ＷＬ７は、ＮＡＮＤストリングＮＵが延在する第１の方向（活性領域（図示略）の延びる方向でもある）に対して直交する方向（第２の方向）に延び、且つ第１の方向に所定の間隔をおいて配置されている。なお、図２ではワード線ＷＬを８本設けているが、８本に限定されることなく複数本設けてよい。
【００１３】
複数の選択ゲート線ＳＧＳ，ＳＧＤが、この複数のワード線ＷＬ０乃至ＷＬ７を挟むように、ワード線ＷＬ０とワード線ＷＬ７の両端にそれぞれ平行に配置されている。
【００１４】
ＮＡＮＤストリングＮＵは、複数のメモリセルＭＣ０乃至ＭＣ７と、第１及び第２の選択ゲートトランジスタＳＧ１、ＳＧ２とで構成される。
【００１５】
複数のメモリセルＭＣ０乃至ＭＣ７それぞれは、上記の各ワード線ＷＬと各ビット線ＢＬとの交点のそれぞれ対応する部分に形成され、各活性領域の延びる方向（第１の方向）に直列接続されている。
【００１６】
メモリセルＭＣは、半導体基板上にゲート絶縁膜を介在して形成された電荷蓄積層と、電荷蓄積層上にゲート間絶縁膜を介在して形成された制御ゲートとを有する積層ゲート構造を備えている。なお、メモリセルＭＣの個数は８個に限られず、１６個、３４個、１２８個、２５６個等であってもよく、その数は限定されるものではない。また、メモリセルトランジスタＭＣは、窒化膜に電子をトラップさせる方式を用いたＭＯＮＯＳ（Metal Oxide Nitride Oxide Silicon）構造であっても良い。
【００１７】
また、図２に示すように、ビット線ＢＬ側の第１の選択ゲートトランジスタＳＧ１は、メモリセルＭＣ７と直列接続され、ソース線ＳＬ側の第２の選択ゲートトランジスタＳＧ２は、メモリセルＭＣ０と直列接続されている。ソース線ＳＬは各ＮＡＮＤストリングＮＵに共通に接続されている。
【００１８】
図２に示すように、各ＮＡＮＤストリングＮＵにおいて、第２の方向に配列された対応するメモリセルＭＣの制御ゲートがそれぞれ共通のワード線ＷＬに接続されている。また、第２の方向に配列された対応する第１の選択ゲートトランジスタＳＧ１の制御ゲートは、第１の選択ゲート線ＳＧＤに、第２の方向に配列された対応する第２の選択ゲートトランジスタＳＧ２の制御ゲートは、第２の選択ゲート線ＳＧＳに接続されている。
【００１９】
複数のＮＡＮＤストリングＮＵは、メモリセルアレイ１内にマトリックス状に形成されており、１つのワード線ＷＬを共有する各ＮＡＮＤストリングＮＵ内のメモリセルＭＣの集合は、データ読み出し及び書き込みの単位となるページを構成する。また、ワード線ＷＬを共有する複数のＮＡＮＤストリングＮＵの集合は、データ消去の単位となるブロックＢＬＫを構成する。
【００２０】
＜＜ロウデコーダ＞＞
ロウデコーダ２は、メモリセルアレイ１における所望のワード線ＷＬを選択する。ロウデコーダ２は、図２に示すように、全ブロックＢＬＫに共通に用いられるワード線駆動回路（ＷＬ−ＤＲＶ）１１、第１の選択ゲート線ＳＤＧを駆動する選択ゲート線駆動回路（ＳＧＤ−ＤＲＶ）１２及び、第２の選択ゲート線ＳＧＳを駆動する選択ゲート線駆動回路（ＳＧＳ−ＤＲＶ）１３を有する。
【００２１】
ワード線駆動回路１１は、１ブロック内のワード線数分のドライバＷＬ−ＤＲＶ０〜ＷＬ−ＤＲＶ７を有する。この各ドライバＷＬ−ＤＲＶ０〜ＷＬ−ＤＲＶ７の出力端子ＣＧ０〜ＣＧ７は、各ブロックＢＬＫの転送トランジスタＴＴ０〜ＴＴ７それぞれに接続される。また、選択ゲート線駆動回路１２，１３は、それぞれドライバＳＧＤ−ＤＲＶ，ＳＧＳ−ＤＲＶを有する。選択ゲート線駆動回路１２、１３の出力端子は、それぞれ転送トランジスタＴＧ１、ＴＧ２に接続される。
【００２２】
各ドライバから出力端子ＣＧ０〜ＣＧ７などに所望の電圧が供給される。選択ブロックでは、この所望の電圧が転送トランジスタＴＴ０〜ＴＴ７，ＴＧ１，ＴＧ２を介して各ワード線ＷＬと選択ゲート線ＳＧＤ，ＳＧＳに転送され、各ワード線ＷＬと選択ゲート線ＳＧＤ，ＳＧＳそれぞれに駆動電流が供給される。
【００２３】
これらの駆動回路１１乃至１３から駆動電圧をそれぞれ、選択ブロックのワード線ＷＬ０−７及び選択ゲート線ＳＧＤ，ＳＧＳに供給するために、ブロック毎に、ブロックデコーダ（ブロック選択回路内に含まれる）１４と、このブロックデコーダ１４の出力端子に接続されたレベルシフタ（ブロック選択回路内に含まれる）１５と、ブロックデコーダ１４によって選択されて駆動される複数の転送トランジスタＴＴ０〜ＴＴ７，ＴＧ１，ＴＧ２とを有する。
【００２４】
図２に示すように、ブロック毎に、転送トランジスタのゲートに接続された電圧調整回路１６を有する。
【００２５】
ここで、電圧調整回路１６は、電圧調整トランジスタ１７を備える。この電圧調整トランジスタ１７のドレインは、ブロックＢＬＫ内の全転送トランジスタＴＴ０〜ＴＴ７，ＴＧ１，ＴＧ２のゲートとレベルシフタ１５の出力端子とに共通接続されている。電圧調整トランジスタ１７のソースは、例えば電源電圧Ｖｄｄに接続されており、ゲートは電圧発生回路１６から電圧調整トランジスタ１７の“Ｌ”状態または“Ｈ”状態に対応する電圧が供給される。この電圧は、制御回路７からの内部タイミング信号により電圧発生回路が制御され、出力される電圧である。なお、図２においてはこれらを、ブロックＢＬＫを示す破線の範囲内に示している。
【００２６】
選択ブロックＢＬＫでは、レベルシフタ１５は、ブロックデコーダ１４からの信号に基づいて、選択ブロックＢＬＫの転送トランジスタＴＴ０〜ＴＴ７，ＴＧ１，ＴＧ２のゲートに、転送トランジスタドライバ（ＶＲＤＥＣ−ＤＲＶ）１８が出力する高電圧ＶＲＤＥＣがレベルシフタ１５によりレベル変換されて供給される。これにより、各転送トランジスタＴＴ０〜ＴＴ７，ＴＧ１，ＴＧ２が“Ｈ”状態となり、各ワード線ＷＬと選択ゲート線ＳＧＤ，ＳＧＳそれぞれに所望の電圧（例えば、プログラム電圧）が転送される。
【００２７】
また、選択ブロックＢＬＫでは、電圧調整トランジスタ１７のゲートに電圧調整トランジスタ１７の“Ｌ”状態となる電圧が入力される。この結果、電圧調整トランジスタ１７はカットオフされ、転送トランジスタＴＴ０〜ＴＴ７，ＴＧ１，ＴＧ２のゲートに電源電圧Ｖｄｄが転送されない。
【００２８】
一方で、非選択ブロックＢＬＫでは、ブロックデコーダ１４によって選択されないため、転送トランジスタドライバ（ＶＲＤＥＣ−ＤＲＶ）１８が出力する高電圧ＶＲＤＥＣはレベルシフタ１５を介して転送トランジスタＴＴ０〜ＴＴ７，ＴＧ１，ＴＧ２に供給されない。
【００２９】
また、非選択ブロックＢＬＫでは、電圧調整トランジスタ１７のゲートに電圧調整トランジスタ１７の“Ｈ”状態となる電圧が入力される。この結果、転送トランジスタＴＴ０〜ＴＴ７，ＴＧ１，ＴＧ２のゲートに電源電圧Ｖｄｄが転送される。
【００３０】
＜＜センスアンプ回路、カラムデコーダ、及びＩ／Ｏバッファ＞＞
センスアンプ回路３は、１ページ分のデータをセンスできるセンスアンプとデータ保持回路（ラッチ回路）を備える。これにより、メモリセルアレイ１のページ単位のデータ書き込み及び読み出しを行うページバッファを構成する。
【００３１】
データを読み出す場合に、センスアンプ３はメモリセルアレイ１から読み出された１ページ分のデータをセンス・増幅して一時的に保持する。この１ページ分のデータは、カラムデコーダ４によって選択されて、Ｉ／Ｏバッファ５を介して外部Ｉ／Ｏ端子（図１のＩ／Ｏ）に出力される。
【００３２】
一方で、データを書き込む場合に、外部Ｉ／Ｏ端子から入力される１ページ分のデータは、カラムデコーダ４によって選択されて、センスアンプ回路３に入力される。このデータは例えばステップアップ方式の書き込みが終了するまで、センスアンプ回路は保持する。アドレス信号はＩ／Ｏバッファ５を介してアドレス保持回路６に入力される。また、アドレス信号は、アドレス保持回路６からロウデコーダ２及びカラムデコーダ３に出力される。
【００３３】
＜＜制御回路＞＞
制御回路７は、書き込みイネーブル信号／ＷＥ、読み出しイネーブル信号／ＲＥ、アドレスラッチイネーブル信号ＡＬＥ、コマンドラッチイネーブル信号ＣＬＥ等の外部制御信号に基づいて、データの読み出し、書き込み及び消去のタイミング制御のための各種内部タイミング信号を出力する。
【００３４】
更にこれらの内部タイミング信号に基づいて、制御回路７は、データの読み出しの動作制御、データの書き込み及び消去のシーケンス制御を行う。
【００３５】
制御回路７は、この内部タイミング信号をロウデコーダ２、電圧発生回路８などに出力する。これにより、例えばロウデコーダ２内のブロックデコーダ１４を制御し、選択ブロックと非選択ブロックを区分けする。
【００３６】
これにより、選択ブロックＢＬＫの転送トランジスタＴＴ０〜ＴＴ７，ＴＧ１，ＴＧ２には、転送トランジスタドライバ１８が出力する高電圧ＶＲＤＥＣがレベル変換されて供給される。一方で、非選択ブロックの転送トランジスタＴＴ０〜ＴＴ７，ＴＧ１，ＴＧ２には、転送トランジスタドライバ１８が出力する高電圧ＶＲＤＥＣは供給されない。
【００３７】
また、制御回路７は、電圧発生回路８に内部タイミング信号を出力することで、ブロック毎の電圧調整トランジスタ１７のゲートに所望の電圧を供給する。
【００３８】
＜＜電圧発生回路＞＞
電圧発生回路８は、制御回路７から出力される内部タイミング信号に制御されており、データの書き込みや消去などに用いられる種々の電圧を発生する。そして発生した電圧を、例えばロウデコーダ２に出力する。電圧発生回路８で発生された電圧が、各ワード線ＷＬに印加される。
【００３９】
［第１実施形態の効果］
以上より、本実施形態では、転送トランジスタの信頼性を向上可能な半導体記憶装置を提供できる。以下、本実施形態の半導体装置の効果を具体的に説明する。
【００４０】
本実施形態の半導体記憶装置では、ブロックＢＬＫ毎に電圧調整回路１６を備える。この電圧調整回路１６は、転送トランジスタＴＴ０〜ＴＴ７，ＴＧ１，ＴＧ２のゲートに接続されている。データを書き込む際に、非選択ブロックにおける電圧調整トランジスタを“Ｈ”状態とすることで、所望の電圧（例えば、電源電圧Ｖｄｄ）を転送トランジスタＴＴ０〜ＴＴ７，ＴＧ１，ＴＧ２のゲートに転送できる。
【００４１】
したがって、この所望の電圧が電源電圧Ｖｄｄの場合には、非選択ブロックＢＬＫにおける転送トランジスタＴＴ０〜ＴＴ７，ＴＧ１，ＴＧ２のゲートとソースの電圧差は、最大でＶｐｇｍ−Ｖｄｄである。選択ブロックＢＬＫでプログラムをするワード線ＷＬに対応する出力端子ＣＧを共有する非選択ブロックＢＬＫの転送トランジスタＴＴ０〜ＴＴ７，ＴＧ１，ＴＧ２のソースにＶｐｇｍ電圧が印加されることで、かかる電圧差が生じる。
【００４２】
ところで、本実施形態の電圧調整回路を設けない半導体記憶装置では、非選択ブロックの転送トランジスタＴＴ０〜ＴＴ７，ＴＧ１，ＴＧ２のゲートとソースの電圧差は、最大でＶｐｇｍである。転送トランジスタＴＴ０〜ＴＴ７，ＴＧ１，ＴＧ２のゲートは接地電位だからである。
【００４３】
したがって、本実施形態の半導体記憶装置は、電圧調整回路を設けない場合に比べて、非選択ブロックにおける転送トランジスタのゲートとソースの電圧差を低減できる。このため、ホットキャリアトラップによって生じる転送トランジスタの閾値変動を低減できる。
【００４４】
その結果、転送トランジスタの動作不具合を防止でき、転送トランジスタの信頼性を向上できる。
【００４５】
（第２の実施形態）
次に、第２の実施形態の半導体記憶装置について、図３の回路図を用いて説明する。本実施形態の半導体記憶装置は、第１の実施形態の半導体記憶装置に対して電圧調整回路とブロックデコーダと転送トランジスタドライバとの接続関係が異なり、その他の構成は、同様である。したがって、本実施形態の電圧調整回路についてのみ詳細に説明する。
【００４６】
［半導体記憶装置の構成］
図３に示すように、電圧調整回路１６は、第１の実施形態と同様に電圧調整トランジスタ１７を有する。この電圧調整トランジスタ１７のドレインは、複数の転送トランジスタＴＴ０〜ＴＴ７，ＴＧ１，ＴＧ２のゲートとレベルシフタ１５の出力端子に共通接続される。電圧調整トランジスタ１７のソースは例えば電源電圧Ｖｄｄに接続され、ゲートはインバータを介してレベルシフタ２０の出力端子と接続される。このレベルシフタ２０は、レベルシフタ１５とは別であり、ブロックデコーダ１４からの信号と、転送トトランジスタドライバ１８からの高電圧ＶＲＤＥＣが供給される。
【００４７】
［第２の実施形態の効果］
以上より、本実施形態の半導体記憶装置は、第１の実施形態と同様に、電圧調整回路を設けない場合に比べて、非選択ブロックにおける転送トランジスタのゲートとソースの電圧差を低減できる。このため、ホットキャリアトラップによって生じる転送トランジスタの閾値変動を低減できる。その結果、転送トランジスタの動作不具合を防止でき、転送トランジスタの信頼性を向上できる。
【００４８】
第１の実施形態では、制御回路７は、電圧調整トランジスタ１７のゲートに供給する電圧を定める内部タイミング信号を生成しているが、本実施形態では、ブロックデコーダ１４からの信号によって、電圧調整トランジスタ１７のゲートに電圧を供給する。したがって、本実施形態の制御回路７は、電圧調整トランジスタ１７のゲートに供給する電圧を定める内部タイミング信号を生成する必要がなくなり、消費電流を低下できる。
【００４９】
また、本実施形態は、第１の実施形態に比べて容易に転送トランジスタの信頼性を向上できる。
【００５０】
（第３の実施形態）
次に、第３の実施形態の半導体記憶装置について説明する。本実施形態の半導体記憶装置は、第１及び第２の実施形態の半導体記憶装置と電圧調整回路と制御方法が異なり、データの書き込む際に出力端子ＣＧに印加される電圧が所望の電圧値（既定値）を超えたときのみ、転送トランジスタのゲートと電圧調整回路とを接続する。
【００５１】
本実施形態の半導体記憶装置は、第１及び第２の実施形態と異なり、制御回路７内のＲＯＭ（図示略）に既定値が保持されている。
【００５２】
この上で、本実施形態の電圧調整回路の制御方法についてのみ詳細に説明する。
【００５３】
［電圧調整回路の制御方法］
データの書き込む際に、制御回路７は、ワード線ＷＬに印加するプログラム電圧が既定値を超えるか否かを判断する。制御回路７は、データを書き込む前に制御回路７内のＲＯＭにアクセスし、制御回路７内の一時記憶装置（図示略）に既定値を読み出す。制御回路７は、この既定値をプログラム電圧と比較し、プログラム電圧が既定値を超えると判断するとき、制御回路７は、ロウデコーダ２や電圧発生回路８などに内部タイミング信号を出力する。これにより、選択ブロックの転送トランジスタＴＴ０〜ＴＴ７，ＴＧ１，ＴＧ２のゲートに、高電圧ＶＲＤＥＣがレベル変換されて供給される。一方で、非選択ブロックの転送トランジスタＴＴ０〜ＴＴ７，ＴＧ１，ＴＧ２のゲートは、電圧調整回路１６と接続される。転送トランジスタＴＴ０〜ＴＴ７，ＴＧ１，ＴＧ２のゲートに例えば電源電圧Ｖｄｄが転送される。
【００５４】
なお、この既定値は１個に限定されることなく、複数個あってもよい。
【００５５】
［第３の実施形態の効果］
以上より、本実施形態の半導体記憶装置は、第１の実施形態と同様に、電圧調整回路を設けない場合に比べて、非選択ブロックにおける転送トランジスタのゲートとソースの電圧差を低減できる。このため、ホットキャリアトラップによって生じる転送トランジスタの閾値変動を低減できる。その結果、転送トランジスタの動作不具合を防止でき、転送トランジスタの信頼性を向上できる。
【００５６】
また、本実施形態の半導体記憶装置では、ログラム電圧がＲＯＭ内の既定値を超えるときに、選択ブロックの転送トランジスタＴＴ０〜ＴＴ７，ＴＧ１，ＴＧ２のゲートに、高電圧ＶＲＤＥＣがレベル変換されて供給され、非選択ブロックの転送トランジスタＴＴ０〜ＴＴ７，ＴＧ１，ＴＧ２のゲートには、例えば電源電圧Ｖｄｄが転送される。本実施形態では、データを書き込む際に、プログラム電圧を印加するたびに内部タイミング信号を出力する必要はない。その結果、より消費電流を低下できる。
【００５７】
なお、本願発明は上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。更に、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出されうる。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出されうる。
【符号の説明】
【００５８】
１…メモリセルアレイ
２…ロウデコーダ
３…センスアンプ回路
４…カラムデコーダ
５…Ｉ／Ｏバッファ
６…アドレス保持回路
７…制御回路
８…電圧発生回路
１１…ワード線駆動回路
１２…選択ゲート線駆動回路
１３…選択ゲート線駆動回路
１４…ブロックデコーダ
１５  ２０…レベルシフタ
１６…電圧調整回路
１７…電圧調整トランジスタ
１８…転送トランジスタドライバ
ＴＴ０〜ＴＴ７  ＴＧ１  ＴＧ２…転送トランジスタ
ＭＣ０〜ＭＣ７…メモリセル
ＳＧ１  ＳＧ２…選択ゲート線
ＢＬ…ビット線
ＷＬ…ワード線 
【図１】
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【図２】
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【図３】
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