(57)【要約】【課題】消去閾値電圧分布圧縮時間を減少し、総合消去処理時間を改善するためのシステムおよび方法を提供する。【解決手段】不揮発性メモリのメモリブロックを消去する方法が、消去パルスのパルス幅(PW)を初期幅に設定するステップ、メモリブロックが消去メトリックを満たすまで、または最大数の消去パルスが印加されるまで、メモリブロックに消去パルスを繰り返し印加するステップ(517)、消去パルスのパルス電圧の大きさを初期パルス電圧レベルから最大パルス電圧レベル(PMAX)に徐々に調整するステップ(519)、パルス電圧の大きさが初期パルス電圧レベルと最大パルス電圧レベルとの間の中間電圧レベルに達したとき、消去パルスの幅を初期幅より狭くなるように減少するステップ(525)を含む。狭いパルスはより高い電圧レベルで印加されて、メモリブロックの過剰消去の量が減少される。【選択図】  図５
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【特許請求の範囲】
【請求項１】
不揮発性メモリのメモリブロックを消去する方法であって、
消去パルスのパルス幅を初期幅に設定するステップと、
前記メモリブロックが消去メトリックを満たすまで、または最大数の消去パルスが印加されるまで、前記メモリブロックに消去パルスを繰り返し印加するステップと、
前記メモリブロックに消去パルスを繰り返し印加する間、初期パルス電圧レベルから最大パルス電圧レベルに消去パルスのパルス電圧の大きさを徐々に調整するステップと、
前記メモリブロックに消去パルスを繰り返し印加する間、前記パルス電圧の大きさが、前記初期パルス電圧レベルと前記最大パルス電圧レベルとの間の中間電圧レベルに達したとき、前記消去パルスの幅を前記初期幅未満に減少させるステップと、
を含む、方法。
【請求項２】
請求項１記載の方法において、
各消去パルスの印加後、消去検証テストを実行して、前記メモリブロックが前記消去メトリックを満たすかどうかを判定するステップをさらに含む、方法。
【請求項３】
請求項１記載の方法において、
各消去パルスの印加後、前記メモリブロックの各メモリセルが消去検証電圧レベル未満の閾値電圧を有するかどうかを判定し、前記メモリブロックが前記消去メトリックを満たすかどうかを判定するステップをさらに含む、方法。
【請求項４】
前記消去パルスのパルス電圧の大きさを徐々に調整するステップが、
前記パルス電圧の大きさが前記中間電圧レベル未満である間、各消去パルスの印加後、増加ステップ電圧によって前記パルス電圧の大きさを調整するステップと、
前記パルス電圧の大きさが少なくとも前記中間電圧レベルである間、ステップパルスカウント制限数の消去パルスの印加後、前記増加ステップ電圧によって前記パルス電圧の大きさを調整するステップとを含み、前記ステップパルスカウント制限数は１より大きい、請求項１記載の方法。
【請求項５】
前記消去パルスの幅を減少するステップが、前記初期幅を前記ステップパルスカウント制限数によって除算するステップを含む、請求項４記載の方法。
【請求項６】
前記消去パルスのパルス電圧の大きさを徐々に調整するステップが、
前記パルス電圧の大きさが前記中間電圧レベル未満である間、前記消去パルスの印加後、第１の増加ステップ電圧によってパルス電圧の大きさを調整するステップと、
前記パルス電圧の大きさが少なくとも前記中間電圧レベルである間、少なくとも１つの消去パルスの印加後、第２の増加ステップ電圧によって前記パルス電圧の大きさを調整するステップとを含み、前記第２の増加ステップ電圧は前記第１の増加ステップ電圧未満である、請求項１記載の方法。
【請求項７】
不揮発性メモリのメモリブロックを消去する方法であって
前記メモリブロックをプリプログラムするステップと、
前記プリプログラムステップ後、前記メモリブロックを消去するステップであって、
前記消去するステップが、
消去パルスのパルス幅を初期幅に設定するステップと、
メモリブロックが消去測定メトリックを満たすまで、または最大数の消去パルスが印加されるまで、前記メモリブロックに消去パルスを繰り返し印加するステップと、
前記メモリブロックに消去パルスを繰り返し印加する間、初期パルス電圧レベルから最大パルス電圧レベルに消去パルスのパルス電圧の大きさを徐々に調整するステップと、
前記メモリブロックに消去パルスを繰り返し印加する間、前記パルス電圧の大きさが前記初期パルス電圧レベルと前記最大パルス電圧レベルとの間の中間電圧レベルに達したとき、前記消去パルスの幅を前記初期幅未満に減少させるステップと、を含む、前記メモリブロックを消去するステップと、
前記メモリブロックが消去されるとき、前記メモリブロックの過剰消去されたメモリセルをソフトプログラムするステップと、
を含む、方法。
【請求項８】
請求項７記載の方法であって、
ステップパルスカウント制限数を少なくとも１である初期数に設定するステップと、
前記パルス電圧の大きさが前記中間電圧レベルに達したとき、前記ステップパルスカウント制限数を増加するステップと、
前記消去パルスを繰り返し印加するステップが、各パルス電圧の大きさで前記ステップパルスカウント制限数の消去パルスを印加するステップと、
をさらに含む、方法。
【請求項９】
前記消去パルスの前記幅を減少するステップが、前記初期幅をステップパルスカウント制限数によって除算するステップを含む、請求項８記載の方法。
【請求項１０】
前記パルス電圧の大きさを徐々に調整するステップが、
増加ステップ電圧によって前記パルス電圧の大きさを増加するステップと、
前記パルス電圧の大きさが前記中間電圧レベルに達したとき、前記増加ステップ電圧を減少させるステップをさらに含む、請求項７記載の方法。
【請求項１１】
前記消去パルスの幅を減少するステップが、１より大きな整数によってパルス幅を狭くするステップを含み、
前記方法が、前記パルス電圧の大きさが前記中間電圧レベルに達したとき、前記増加ステップ電圧を整数で除算するステップをさらに含む、請求項１０記載の方法。
【請求項１２】
前記メモリブロックをプリプログラムするステップが、
各メモリセルが少なくともプログラム検証電圧の閾値電圧を有するまで、プログラム検証電圧未満の閾値電圧を有する前記メモリブロックの各メモリセルに少なくとも１つのプログラムパルスを印加するステップを含む、請求項７記載の方法。
【請求項１３】
前記メモリブロックが消去されるかどうかを判定するステップが、
前記メモリブロックの各メモリセルが消去検証電圧未満の閾値電圧を有するかどうかを判定するステップを含む、請求項７記載の方法。
【請求項１４】
前記ソフトプログラムするステップが、
各メモリセルが少なくともソフトプログラム検証電圧の閾値電圧を有するまで、前記ソフトプログラム検証電圧未満の閾値電圧を有する、前記メモリブロックの各メモリセルに少なくとも１つのソフトプログラムパルスを印加するステップを含む、請求項７記載の方法。
【請求項１５】
不揮発性メモリであって、
複数のメモリセルと、
前記複数のメモリセルが消去メトリックを満たすまで、または最大数の消去パルスが印加されるまで、前記複数のメモリセルに消去パルスを繰り返し印加するメモリ制御システムであって、
前記メモリ制御システムが前記消去パルスのパルス電圧を初期パルス電圧から最大パルス電圧に段階的に増加し、
前記パルス電圧が前記初期パルス電圧と前記最大パルス電圧との間の中間電圧レベルに達成したとき、前記メモリ制御システムが初期パルス幅から狭いパルス幅に前記消去パルスのパルス幅を減少させる、前記メモリ制御システムと、を含む、不揮発性メモリ。
【請求項１６】
前記メモリ制御システムが、
前記複数のメモリセルの各々の少なくとも１つのウェル接続に印加される消去パルス電圧を段階的に増加する、請求項１５記載の不揮発性メモリ。
【請求項１７】
前記パルス電圧が前記中間電圧レベルに達成するまで、前記メモリ制御システムが増加電圧によって各一つの前記消去パルスのパルス電圧を増加し、前記パルス電圧が中間電圧レベルに達した後、１つの消去パルスより多い制限数の消去パルスからなる各グループに対して前記メモリ制御システムが前記増加電圧によって前記パルス電圧を増加する、請求項１５記載の不揮発性メモリ。
【請求項１８】
前記メモリ制御システムが、前記初期パルスを前記制限数によって除算することによって前記狭いパルス幅を決定する。請求項１７記載の不揮発性メモリ。
【請求項１９】
前記パルス電圧が前記中間電圧レベルに達するまで、前記メモリ制御システムが第１の増加電圧によって各１つの前記消去パルスのパルス電圧を増加し、
前記パルス電圧が前記中間電圧レベルに達した後、前記メモリ制御システムが第２の増加電圧によって前記１つの消去パルスのパルス電圧を増加し、前記第２の増加電圧は前記第１の増加電圧未満である、請求項１５記載の不揮発性メモリ。
【請求項２０】
前記消去パルスを印加する前に、前記メモリ制御システムが前記複数のメモリセルをプリプログラムし、
前記複数のメモリセルが前記消去メトリックを満たした後に、前記メモリ制御システムが前記複数のメモリセルの過剰消去されたメモリセルをソフトプログラムする、請求項１５記載の不揮発性メモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般的には不揮発性メモリに関するものであり、より詳しくは消去ランプパルス幅制御を用いて不揮発性メモリを消去して、消去閾値電圧分布圧縮時間を減少し、総合消去処理時間を改善するためのシステムおよび方法に関するものである。
【背景技術】
【０００２】
電気的プログラム可能な読み出し専用メモリ（ＥＰＲＯＭ）、電気的に書き換え可能な読み出し専用メモリ（ＥＥＰＲＯＭ）、ブロック消去可能なＥＥＰＲＯＭ（例えば、「フラッシュ」メモリ）、などのような不揮発性メモリ（ＮＶＭ）ブロックの通常消去処理の間、メモリブロックのメモリセルの閾値電圧をプログラム検証電圧以上に上昇させるためのプリプログラム処理が実行される。消去処理において、プリプログラム処理に続きメモリブロックのメモリセルの閾値電圧を消去検証電圧以下に低下させるためのファウラー‐ノルドハイム（ＦＮ）消去処理が行われる。しかしながら、従来のＦＮ消去処理の間、結果的に得られた電圧分布過剰消去されたメモリセルを含む可能性があり、この結果、列漏洩が増大する。また、メモリセルのスケールが増大するにつれて、列漏洩の問題が増加し、例えば、より低下したドレインバイアスにより後のプログラム処理が失敗し、または、過剰消去されたメモリセルにより消去されたセルとプログラムされたセルとをセンス増幅器が区別できないようになることで読取り処理が失敗となることが生じる。列漏洩が減少されるように、ＦＮ消去処理の後、消去されたセルの分布を圧縮するためのソフトプログラム処理が用いられ得る。
【０００３】
メモリセルの技術および加工寸法が小さくなるほど、全消去処理時間はソフトプログラム処理によって支配される。多くの場合において、ソフトプログラミングが過度になり、過度な消去時間が生じる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】米国特許第５２００９２０号明細書
【特許文献２】米国特許第５９１７７５７号明細書
【特許文献３】米国特許第５９９１２０１号明細書
【特許文献４】米国特許第６１８８６０９号明細書
【特許文献５】米国特許第６２２２７７０号明細書
【特許文献６】米国特許第７０７９４２４号明細書
【図面の簡単な説明】
【０００５】
【図１】一実施形態による不揮発性メモリ（ＮＶＭ）を含む集積回路のブロック図である。
【図２】一実施形態による図１のインタフェースに接続されたＮＶＭのより詳細なブロック図である。
【図３】図２のＮＶＭアレイ内のメモリブロックに対する一実施形態のメモリコントローラにより制御される消去処理の簡略化されたフローチャートである。
【図４】一実施形態による図３の消去処理の間、図２のメモリブロックのメモリセルの閾値電圧（Ｖｔ）分布を示すグラフである。
【図５】図２のメモリブロック内のメモリブロックに対する一実施形態の改良されたＦＮ消去処理を含む図３の消去処理のより詳細フローチャートである。
【図６】図５のフローチャートに従って、図３の消去処理の間、ｐウェル電圧対時間をプロットするタイミング図である。
【発明を実施するための形態】
【０００６】
以下の説明は、当業者が本発明を特定の適用の範囲内及びその要件に従って実施し、かつ使用できるように提供される。好ましい実施形態に対する様々な変更は、当業者に極めて明白である。また、本明細書に定義される一般的な原則は、他の実施形態に適用される。従って、本発明は、開示された実施形態に制限されないが、ここに開示された原理および新規な特徴と一致する最も広い範囲に与えられる。
【０００７】
図１は、一実施形態の不揮発性メモリ（ＮＶＭ：Non-volatile Memory）１０３を含む集積回路１００のブロック図である。図示された実施形態において、集積回路（ＩＣ）１００は、複数の信号またはビットを有するバス等の適切なインタフェース１０５を介してＮＶＭ１０３に接続された少なくとも１つのプロセッサ１０１を含むシステム・オン・チップ（ＳＯＣ）等を実装し得る。ＩＣ１００が、他のメモリデバイス（図示せず）のような他の回路、モジュールまたはデバイスと、他の機能モジュール（図示せず）と、入力、出力または入力／出力（Ｉ／Ｏ）ポートまたはピン等（図示せず）の外部インタフェースとを含んでもよい。一代替実施形態において、ＮＶＭ１０３のみが他のデバイス無しにＩＣ１００に集積される。別の代替実施形態において、プロセッサ１０１、ＮＶＭ１０３、およびインタフェース１０５はＩＣ１００上の大型システムの一部である。
【０００８】
図２は、一実施形態のインタフェース１０５に接続されたＮＶＭ１０３のより詳細なブロック図である。ＮＶＭ１０３は、ＮＶＭアレイ２０１、ＮＶＭアレイ２０１に接続された行デコーダ２０３、ＮＶＭアレイ２０１に接続された列論理２０５、インタフェース１０５、列論理２０５、及び行デコーダ２０３に接続されたメモリコントローラ２０７を含む。列論理２０５が、コラムデコーダおよびセンス増幅器を含み（図示せず）、各インタフェースは複数の信号またはビットを有するように示される。例えば、インタフェース１０５または他のインタフェースを介した通信によりプロセッサ１０１が応答すること等により、メモリコントローラ２０７が行デコーダ２０３および列論理２０５を介してＮＶＭアレイ２０１の動作を制御する。メモリコントローラ２０７が、行デコーダ２０３に行アドレスおよび列論理２０５に列アドレスを与えることによってＮＶＭアレイ２０１内のメモリセルにアクセスする。データは、列論理２０５を介してＮＶＭアレイ２０１に書き込まれるか、またはから読み出される。メモリコントローラ２０７も（図示しないスイッチおよびコントローラを介して）ソースおよびウェル電圧をＮＶＭアレイ２０１に供給する。ＮＶＭアレイ２０１は、１つまたは複数のブロックのメモリセルを含み、該メモリセルの各々が、例えば、１６キロバイト（ｋＢ）、３２ｋＢ、６４ｋＢ、１２８ｋＢ、２５６ｋＢ、などの選択されたブロックサイズを有する。図示すように、ＮＶＭアレイ２０１が少なくとも１つのメモリブロック２０２を含む。
【０００９】
ＮＶＭアレイ２０１のメモリブロック２０２内に示されるのは、ゲート（Ｇ）端子、ドレイン（Ｄ）端子、およびｐウェル（ＰＷ）およびｎウェル（ＮＷ）を含む分離されたウェルを有する代表的メモリセル２０９である。一実施形態において、各メモリブロックは、行および列のメモリセル２０９で構成されている。メモリセル２０９の各行のゲート端子は、行デコーダ２０３に接続された複数のワード線の対応する１つのワード線に接続される。メモリセ２０９の各列のドレイン端子は、列論理２０５に接続された複数のビット線の対応する１つのビット線に接続される。各メモリセル２０９のソース端子およびウェル（ＰＷおよびＮＷ）はメモリコントローラ２０７によって駆動または制御される。一実施形態において、メモリコントローラ２０７が別個の電圧レベルをＰＷおよびＮＷに供給する。
【００１０】
メモリセル２０９は、例えば、半導体構成、積層シリコン金属ナノ結晶等の多くの構成のうちの１つの構成によって実装されてもよい。一実施形態において、各メモリセル２０９はシリコン基板等の上に実装される。一実施形態において、各メモリセル２０９のｐウェルは、ｎウェルを有するＰ基板から分離される。一対のｎ＋型のドープ領域（図示せず）は、各メモリセル２０９のドレインおよびソース端子を形成するｐウェル内に形成される。各メモリセル２０９は、ｐウェル上に形成された酸化物層（図示せず）、酸化物上に設けられた浮遊ゲート（図示せず）、浮遊ゲート上に設けられた誘電体層（図示せず）、および誘電体層上に設けられ、ゲート端子を形成する制御ゲート（図示せず）を含む積層ゲート構造等をさらに含む。ｐウェルは、グランド電圧Ｖｓｓに接続され、ｎウェルは、本明細書で説明するＦＮ消去パルス中を除きソース電圧Ｖｄｄに接続されている。Ｖｄｄの電圧レベルが特定の実装に依存する。一実施形態において、Ｖｄｄは約３．３ボルト（Ｖ）である。
【００１１】
一実施形態において、本明細書で更に説明するように、消去処理の間、消去パルスがメモリセル２０９に印加される時、メモリセル２０９のｐウェルおよびｎウェルが消去ランプパルス電圧を一括して受け取るために、メモリセル２０９のｐウェルおよびｎウェルは互いに接続または駆動される。本明細書では、「消去パルス」はメモリブロック２０２の各メモリセル２０９に印加されるものとして呼称され、その際、ゲート端子には選択された消去パルス電圧が供給され、ｐウェルおよびｎウェルが、メモリブロックが消去されるまで連続的に増加する消去ランプパルス電圧を一括して受け取る。ｐウェルおよびｎウェルに印加される消去ランプパルス電圧の大きさは、メモリブロックが消去されるまで段階的に増加するか、またはメモリセルへの消去パルスの各印加の際により高く増大する（ランプされる）。従って、メモリセルに印加される各消去パルスが、ゲート端子に印加される消去パルス電圧およびメモリセルの少なくとも１つのウェル接続に印加される消去ランプパルス電圧を含む。
【００１２】
本明細書は、ゲート端子が相対的に固定された大きさを有する消去パルス電圧を受ける間、消去ランプパルス電圧がメモリセルのｐウェルおよびｎウェルに印加される典型的なＮＶＭ技術を用いて説明される。代替実施形態において、例えば、他のＮＶＭ技術等を用いた実施形態のように、消去ランプパルス電圧はむしろ、ゲート端子等の消去されるメモリセルの異なる接続または端子に印加される。
【００１３】
図３は、ＮＶＭアレイ２０１内のメモリブロック２０２のための一実施形態の、メモリコントローラ２０７によって制御される消去処理の簡略的なフローチャートである。消去処理が、プリプログラム処理３０２、消去処理３０４、およびソフトプログラム処理３０６を含む３つの別個の処理を含む。消去処理は、ＮＶＭアレイ２０１の全体等のＮＶＭアレイ２０１のブロック単位、または選択された１つまたは複数のメモリブロックにおいて実行されることが理解されるが、本明細書ではメモリブロック２０２に適用されるように記載される。図４は、一実施形態により図３の消去処理の間、メモリブロック２０２のメモリセル２０９の閾値電圧（Ｖｔ）分布を示すグラフである。図４のグラフでは、縦軸にメモリセル２０９の数（対数スケールを一般的に用いる）がプロットされ、横軸にはＶｔがプロットされる。消去処理を図３のフローチャートおよび図４の閾値電圧分布を参照して説明する。
【００１４】
第１ステップ３０１において、プリプログラム検証テストがメモリブロック２０２に対して実行される。プログラミングおよび検証は個々のメモリセルに実行されてもよいが、プログラミングおよび検証はページ単位で通常実行され、ここで、各ページが、１２８ビット等の選択された数のメモリセルまたはビットを含む。プログラミングパルスは、複数のセルまたはビット、例えば、９ビットまで同時に印加される。プリプログラム検証テストの間、１つまたは複数のメモリセルのＶｔはプログラム検証閾値（ＰＶＴ:Program Verify Threshold）電圧と比較される。ＶｔがＰＶＴ電圧未満である場合、処理が、プリプログラム検証テストが不合格の１つまたは複数のメモリセルのプリプログラミングを実行するためのステップ３０３に進み、ここで、選択された電圧レベルのプログラムパルスがＶｔを増加するためにメモリセルに印加される。処理が、ステップ３０１に戻り、メモリセルのＶｔがＰＶＴ以上であるかどうかが判定され、メモリブロック２０２の各メモリセル２０９のＶｔが少なくともＰＶＴになるまで、処理が追加のプログラムパルスを印加することによってステップ３０１と３０３との間で繰り返される。図４示すように、曲線４０１により、各メモリセルのＶｔがＰＶＴ電圧またはＰＶＴ電圧を超えるようなプリプログラム処理３０２が完了した後のメモリブロック２０２の代表的なＶｔ分布が誇張して示される。
【００１５】
プリプログラム処理３０２が完了した後、処理が消去処理３０４のステップ３０５に進み、ここで、メモリブロック２０２が消去メトリックを満たすかどうかを判定するための消去検証テストがメモリブロック２０２のメモリセル２０９に対して実行される。消去検証テストの間、メモリセル２０９の各々のＶｔが（メモリセル２０９の各々における消去メトリックを表す）消去検証閾値（ＥＶＴ:Erase Verify Threshold）電圧と比較される。メモリブロック２０２のいずれかのメモリセル２０９のＶｔがＥＶＴ電圧以上である場合、処理が全体メモリブロック２０２の改良されたＦＮ消去処理を実行するためのステップ３０７に進み、ここで、メモリブロック２０２内のメモリセル２０９のＶｔを低下させるために、以下に説明されるように、選択された電圧レベルかつ期間の１つまたは複数の消去パルスがメモリブロック２０２に印加される。処理が、メモリブロック２０２の各メモリセル２０９のＶｔがＥＶＴ以下であるかどうかを判定するためのステップ３０５に戻り、処理が、全体メモリブロック２０２の各メモリセル２０９のＶｔがＥＶＴ以下となるまで、追加の消去パルスを印加することによってステップ３０５と３０７との間でループする。単一メモリセル２０９が、単一メモリセル２０９の閾値電圧ＶｔがＥＶＴ以上となり、消去検証テストが不合格であったとしても、全てのメモリセル２０９のＶｔがＥＶＴとなるか、またはＥＶＴを下回るまで、全体のメモリブロック２０２が別の消去パルスを受けることに注意されたい。このように、以下に説明されるように、多くのメモリセル２０９は、ＥＶＴよりかなり低いＶｔを有して「過剰消去」される。
【００１６】
図４に示すように、曲線４０３により、各メモリセル２０９のＶｔがＥＶＴ電圧またはＥＶＴ電圧未満の状態で従来のＦＮ消去処理が完了した後、メモリブロック２０２のメモリセル２０９の代表的なＶｔ分布が示される。曲線４０５は、ＶｔがＥＶＴ又はＥＶＴ未満であり、かつソフトプログラム検証閾値（ＳＰＶＴ:Soft Program Verify Threshold）電圧以上であるメモリブロック２０２のメモリセル２０９の所望のＶｔ分布を示す。曲線４０３によって示される従来のＦＮ消去処理後のメモリセル２０９のＶｔ分布は、３つの部分Ａ、Ｂ、Ｃに分割されて示されている。部分Ａは、下方で水平ゼロ線によって境界付けされ、曲線４０７と交差するまで曲線４０３によって左上方において境界付けされ、曲線４０７によって水平ゼロ線まで右下方において境界付けされる。部分Ｂは、水平ゼロ線によって境界付けされ、曲線４０３と交差するまで曲線４０７によって左方において境界付けされ、曲線４０３と垂直ＳＰＶＴ電圧線との交点間の曲線４０３によって上方において境界付けされ、水平ゼロ線まで垂直ＳＰＶＴ電圧線によって右下方において境界付けされる。部分Ｃは、水平ゼロ線によって下方において境界付けされ、曲線４０３まで垂直ＳＰＶＴ電圧線によって左方において境界付けされ、水平ゼロ線まで曲線４０３によって下方において境界付けされる。部分ＡおよびＢが、ＳＰＶＴ電圧未満の閾値電圧Ｖｔを有する従来のＦＮ消去処理によって過剰消去されたメモリセル２０９の数を全体的に示し、部分Ｃが、ＳＰＶＴとＥＶＴとの間の所望の電圧範囲以内にあるメモリセル２０９の数を示す。
【００１７】
曲線４０７は、各メモリセル２０９のＶｔがＥＶＴ電圧以下である実施形態に従って改良されたＦＮ消去処理が完了した後のメモリブロック２０２のメモリセル２０９の代表的なＶｔ分布を示す。曲線４０７によって示される改良されたＦＮ消去処理後のメモリセル２０９のＶｔ分布は、４つの部分Ｂ、Ｃ、Ｄ、およびＥに分割されるように示される。部分ＢおよびＣは、曲線４０３の下方の部分と同一であり、ここで、部分Ｂ内のメモリセル２０９がＳＰＶＴ電圧未満の閾値電圧Ｖｔを有し、部分Ｃ内のメモリセル２０９がＳＰＶＴ電圧以上の閾値電圧Ｖｔを有する。部分Ｄは、曲線４０３の上方および曲線４０７の下方にあり、かつ垂直ＳＰＶＴ電圧線よりも左側三角形領域によって境界付けされる。部分Ｅは、曲線４０３の上方および曲線４０７の下方、および垂直ＳＰＶＴ電圧線よりも右側の三角形領域によって境界付けされる。従来のＦＮ消去処理によって生じる曲線４０３の部分Ａは、部分ＤおよびＥによって置換され、ここで、部分Ｄ内のメモリセル２０９がＳＰＶＴ電圧未満の閾値電圧Ｖｔを有し、部分Ｅ内のメモリセル２０９がＳＰＶＴ電圧以上の閾値電圧Ｖｔを有する。このように、従来のＦＮ消去処理によって過剰消去されたメモリブロック２０２のメモリセル２０９のかなりの数がＳＰＶＴとＥＶＴ電圧との間の所望のＶｔ分布範囲以内に入る改良されたＦＮ消去処理によって大幅な改善がもたらされる。部分ＡおよびＢ内のすべてのメモリセル２０９よりも部分ＢおよびＤ内のメモリセル２０９のみがソフトプログラムされるので、この改善はソフトプログラム処理３０６の間に実現される。ＳＰＶＴとＥＶＴとの間のＶｔ分布を圧縮するためにソフトプログラム処理３０６の間に消費された時間は、かなり減少する。
【００１８】
消去処理３０４が完了した後、過剰消去されたメモリセル２０９をＳＰＶＴとＥＶＴとの間の所望の電圧範囲内に置くために、ソフトプログラム処理３０６がメモリブロック２０２に対して開始される。ソフトプログラム処理３０６は、通常にページ単位で実行され、ここで、各ページが１２８セル等の選択された数のメモリセル２０９を含む。ソフトプログラムパルスは、複数のメモリセル２０９に同時に印加され得る。一実施形態において、ソフトプログラムパルスは３６個のメモリセル２０９に同時に印加され得る。ソフトプログラムパルスは、通常プログラムパルスほど強くなく、例えば、より低い電圧、より短いパルス期間、または両方の組み合わせである。処理がソフトプログラム検証テストを実行するためのステップ３０９に進み、ここで、メモリセル２０９の１つまたは複数の各々のＶｔは、ＳＰＶＴ電圧と比較される。ＶｔがＳＰＶＴ電圧未満である場合、処理が、ソフトプログラム検証テストで不合格となった１つまたは複数のメモリセル２０９にソフトプログラムパルスを印加するためのステップ３１１に進む。ソフトプログラムパルスは、ＥＶＴ未満を維持しつつ、ＳＰＶＴよりも高くＶｔを増加するために選択された電圧レベルおよび期間を有する。処理が、メモリセル２０９のいずれか１つのメモリセルのＶｔがＳＰＶＴ未満であるかどうかを判定するためのステップ３０９に戻り、処理は、メモリブロック２０２の各メモリセル２０９のＶｔがＳＰＶＴとＥＶＴ電圧との間に入るまで、追加のソフトプログラムパルスを印加することによってステップ３０９と３１１との間でループ状態となる。ソフトプログラム処理３０６の後、結果的に圧縮された分布曲線が所望の分布曲線４０５に類似するものとなり得、ここで、メモリブロック２０２内のメモリセル２０９のＶｔは、ＳＰＶＴとＥＶＴとの間にある。
【００１９】
代表的な実施形態において、ステップ３０３におけるプリプログラミングの間、１つまたは複数のメモリセル２０９のソース端子およびｐウェルはＶｓｓまたは０Ｖに設定され、ｎウェルは３．３Ｖに設定され、ドレイン端子は約４．２Ｖに設定され、ゲート端子は約８．５Ｖのような比較的高い正電圧に設定される。ステップ３０５における消去検証テストの間、ゲート端子は約３．５Ｖに設定され、ドレイン端子は約０．５Ｖに設定され、ソース端子は約０Ｖに設定され、ｐウェルは約０Ｖに設定され、ｎウェルは約３．３Ｖに設定される。ステップ３０７における改良されたＦＮ消去処理のための各消去パルスの印加の間、ソースおよびドレイン端子は浮遊状態のまま、または比較的高Ｚインピーダンスに設定され、ゲート端子は約−８．５Ｖのような比較的高負パルス電圧に設定され、消去ランプパルス電圧を受けるためにｐウェルおよびｎウェルは互いに連結される。メモリブロック２０２のメモリセル２０９に印加された連続消去パルスの間、改良されたＦＮ消去処理について記載されているように、ｐウェルおよびｎウェルに印加された消去ランプパルス電圧が約４．５Ｖから８．５Ｖにランプアップされる。ソフトプログラムステップ３１１の間、ソース端子およびｐウェルは０Ｖであり、ｎウェルは３．３Ｖに設定され、ドレインは約４．２Ｖであり、ゲート端子が約２．６Ｖから３．４Ｖにランプされる。特定電圧レベルは例示的であり、ここで、他の電圧レベルにすることは可能であり、他の実施形態に意図される。
【００２０】
図５は、ＮＶＭアレイ２０１内のメモリブロック２０２における一実施形態の改良されたＦＮ消去処理を含む消去処理３０４のより詳細なフローチャート図である。消去処理３０４は、ブロック単位で実行され、全体のＮＶＭアレイ２０１までの複数のメモリブロックを含んでもよいが、本明細書では、メモリブロック２０２に適用するように記載される。プリプログラム処理３０２の後、処理が初期化ステップ５０３に進み、ここで、消去処理３０４を制御するために多くの変数が初期化される。消去パルスに対する初期パルス幅（ＰＳＷ）値は、初期幅または初期期間である。一実施形態において、ＰＳＷは初期的には約４．８ミリ秒（ｍｓ）に設定される。パルス電圧（ＰＶ）値は、メモリブロック２０２の各メモリセル２０９のｐウェルおよびｎウェルに印加される初期消去ランプパルス電圧レベルに初期的に設定される。一実施形態において、ＰＶは約４．５Ｖの初期電圧に初期的には設定される。ステップ電圧（ＳＶ）値は、各反復後、ＰＶ値に加算される初期ステップ電圧レベルに設定される。一実施形態において、ＳＶは、約１４０ミリボルト（ｍＶ）に初期的には設定され、本明細書に記載されるように消去パルス電圧を徐々に調整または増加するための増加ステップ電圧を表す。ステップパルスカウント（ＳＰＣ:Step Pulse Count）値は、ゼロ（０）に初期化され、ステップパルスカウント制限（ＳＰＣＬ:Step Pulse Count Limit）値は１に初期的に設定される。ＳＰＣＬ値により、所与の消去パルス電圧において印加される消去パルスの数が決定される。ＳＰＣＬ値が１である時、ｐウェルおよびｎウェルに印加される各連続消去ランプパルスの電圧はＳＶによって増加される。ＳＰＣＬ値が１より大きい時、ＳＰＣＬ数の重複した消去パルスは、消去ランプパルスの電圧が変化しない同一消去パルス電圧において印加される。総合パルスカウント（ＴＰＣ:Total Pulse Count）値はゼロに設定され、最大パルスカウント（ＭＰＣ:Maximum Pulse Count）値は高パルス数に設定される。一実施形態において、ＭＰＣは１００に設定される。最大パルス電圧値ＰＭＡＸは比較的高い正電圧レベルに設定される。一実施形態において、ＰＭＡＸは約８．５Ｖに初期的に設定される。広い消去パルスに対する消去ランプパルス電圧の最大電圧値ＷＭＡＸは、所定の中間電圧レベルに設定される。一実施形態において、ＷＭＡＸは約７Ｖの中間電圧レベルに設定される。幅遷移（ＷＴ:Width Transition）フラグは、偽に初期的に設定され、以下に記載されるように、ＰＶが中間電圧レベルに達するか、または超えるとき、より広い消去パルスからより狭い消去パルスに切り替えることを確認するために用いられる。消去検証ＰＡＳＳフラグは偽に初期的に設定される。本明細書に記載される特定の時間および電圧値は任意であり、特定の実装に従って調整されてもよいことに注意されたい。
【００２１】
ステップ５０３における初期化後、処理がステップ５０５に進み、ここで、いずれかのメモリセル２０９がＥＶＴ電圧レベルより大きなＶｔを有するかどうかを判定するために、消去検証テストがメモリブロック２０２のメモリセル２０９の各々に対して実行される。ステップ５０５および５０７の消去検証テストは、ステップ３０５に記載されるテストと同一である。いずれかのメモリセル２０９がＥＶＴより大きな閾値電圧Ｖｔを有する場合、消去検証テストが不合格となり、ＰＡＳＳフラグが偽状態のままとなる。いずれのメモリセル２０９もＥＶＴより大きな閾値電圧Ｖｔを有していない場合、テストが合格し、パスフラグは真に設定される。処理が次に、ステップ５０７に進み、パスが真かどうかが問い合わされる。パスが偽である場合、処理が、ブロック５０９に進み、ＴＰＣ＝ＭＰＣかどうかを判定する。最初の繰り返しにおいて、ＴＰＣがＭＰＣと等しくならないようにＴＰＣは０であり、ＭＰＣは１０００であり、そして、処理がステップ５１３に進む。以下に記載されるように、ＴＰＣはメモリブロック２０２に印加された各消去パルスについてインクリメントされ、そしてパルスの数がＭＰＣによって表される過剰数に達した場合、消去処理が失敗し、その代わりに処理がエラーステップ５１１に進み、ここで、エラールーチンが実行され、次に、消去処理３０４が完了される。ステップ５１３において、パルス電圧が最大許容パルス電圧以上になったことを表すＰＶ≧ＰＭＡＸとなったかどうかが問い合わされる。否である場合、処理がステップ５１５に進み、ここで、ＳＰＣ＝ＳＰＣＬかどうかが問い合わされる。第１の反復において、処理が、消去パルスをメモリブロック２０２に印加するステップ５１７に進むようにＳＰＣはゼロであり、ＳＰＣＬは１である。ステップ５１７でメモリブロック２０２のメモリセル２０９に印加された各消去パルスは、上記されたようにゲート端子に印加された消去電圧とｐウェルおよびｎウェルに印加された消去ランプパルス電圧との組み合わせである。第１消去パルスの間の対応するｐウェル電圧は６０１（図６）で示される。また、ＳＰＣおよびＴＰＣは両方、ステップ５１７で１（ＳＰＣ＝ＳＰＣ＋１、ＴＰＣ＝ＴＰＣ＋１）だけインクリメントされ、もう一度、消去検証処理を実行するために処理がステップ５０５に戻る。
【００２２】
ＰＡＳＳが偽状態に維持されることを仮定した場合、ＴＰＣはＭＰＣと等しくなく、ＰＶはＰＭＡＸ未満であり、処理がまたステップ５１５に進む。第１消去パルスが印加され、ＳＰＣがステップ５１７でインクリメントされた後、ＳＰＣ＝ＳＰＣＬとなり、処理がステップ５１９に進み、ここで、パルス電圧値ＰＶはステップ電圧値ＳＶによって増加され、ＳＰＣは０にリセットされる。処理が次にステップ５２１に進み、ここで、ＰＶ≧ＷＭＡＸかどうかが問い合わされる。ＰＶが初期的に４．５Ｖであり、ＳＶが１４０ｍＶであり、ＷＭＡＸが７Ｖである場合、ＰＶはＷＭＡＸ未満の約４．６４Ｖに増加される。よって、処理がステップ５１７に進み、ここで、新パルス電圧レベル（例えば、ＰＶ＝４．６４Ｖ）で同一パルス幅（例えば、ＰＳＷ＝４．８ｍｓ）の消去ランプパルス電圧を用いて第２消去パルスがメモリブロック２０２に印加される。第２パルスの間の対応するｐウェル電圧は６０３で示される。ＳＰＣは再度１にインクリメントされ、第２消去パルス後、ＴＰＣは２にインクリメントされる。処理がステップ５１７を介してステップ５０５と５２１との間で有効的にループし、ここで、各反復でステップ５０７でＰＡＳＳのチェックを繰り返しつつ、比較的広い同一のパルス幅および段階的に増加する消去ランプパルス電圧レベルにおける一連の消去パルスがメモリブロック２０２のメモリセル２０９に印加される。一実施形態において、４．５ＶのＰＶの初期値および約１４０ｍＶのＳＶを仮定した場合、第１７番目の消去パルスが約６．９Ｖの消去ランプパルス電圧を有し、ＰＶがＷＭＡＸより大きくなるようにＰＶがステップ５１９で７Ｖより若干大きく増加される。処理が次にステップ５２３に進み、ここで、ＷＴが真かどうかが問い合わされる。ＷＴは最初は偽で未だ変更されていないので、処理がステップ５２５に進み、ここで、ＳＰＣＬ値は１より大きい整数ＮＰＣに増加され、パルス幅値ＰＳＷが減少する。一実施形態では、ＰＳＷはＳＰＣＬで除算される（例えば、ＰＳＷ＝ＰＳＷ／ＳＰＣＬ、ここでＳＰＣＬ＝ＮＰＣであるので、ＰＳＷ＝ＰＳＷ／ＮＰＣとなる）。一実施形態においてはＮＰＣ＝４であるが、他の値も考慮される。ＮＰＣ＝４および約４．８ｍｓの初期的ＰＳＷにおいて、新ＰＳＷは約１．２ｍｓ（ＰＳＷ＝４．８ｍｓ／４＝１．２ｍｓ）である。最後に、ＷＴフラグはステップ５２５で真に設定される。
【００２３】
ステップ５２５後、処理ループがステップ５１７に戻り、次の消去パルス（例えば、第１８消去パルス）が約７Ｖでメモリブロック２０２に印加される。ＰＳＷの新たな幅値（例えば、１．２ｍｓ）によって消去パルスはより狭くなる。最後の広い消去パルスの間のｐウェル電圧は６０５で示され、第１の狭い消去パルスのｐウェル電圧は６０７で示される。ステップ５１７で、再度ＳＰＣは１にインクリメントされ、ＴＰＣはインクリメントされ（例えば、１８に）、処理のループがステップ５０５に戻り、別の消去検証テストが実行される。ＰＡＳＳは依然偽である場合、処理がステップ５１５に進み、ここで、ＳＰＣＬはＮＰＣ（例えば、４）に増加されているので、ＳＰＣはまだＳＰＣＬと等しくないと判定される。従って、処理ループがステップ５１７に戻り、ここで、約７Ｖの別の狭い消去パルスはメモリブロック２０２に印加される。ＷＭＡＸ（例えば、７Ｖ）におけるＳＰＣＬ（例えば、４）の狭いパルスが印加され、ＳＰＣがステップ５１５でＳＰＣＬと等しくなるまで、処理がステップ５１５でループする。最初の４つの重複した狭い消去パルスの間のｐウェル電圧は６１０で示される。ＳＰＣがＳＰＣＬと等しい時、ステップ５１９でＰＶの電圧は再びＳＶによって増加され（例えば、ＰＶが約７．１６Ｖになる）、ＰＶがＷＭＡＸおよびＷＴより大きいことは真であるので、処理ループがステップ５２３からブロック５１７に戻り、別の狭いパルスが印加される。ＳＰＣＬの狭いパルスの第二グループに対する処理ループでは、ＰＡＳＳが偽のままであると仮定して、ほぼ同一電圧（例えば、７．１６Ｖ）が印加される。第２の４つの重複した消去パルスの間のｐウェル電圧は６１１で示される。パルス電圧ＰＶは、ステップ５１９で狭い消去パルスの別のＳＰＣＬ数まで新たな電圧レベルで再び増加される（例えば、７．３Ｖ）。ＰＡＳＳが偽状態に維持されると仮定した場合、処理が継続され、ここで、ＳＰＣＬの狭い消去パルスはそれぞれ段階的に増加された電圧レベルで印加される。ＰＡＳＳが偽状態に維持されている場合、ＰＶは約ＰＭＡＸまで増加され、（６１３で示される対応するｐウェル電圧を有する）ほぼＰＭＡＸの第１狭いパルスが生じる。ステップ５１３の判定でＰＶがＰＭＡＸに達するか、または超えると、処理ループがステップ５１３からステップ５１７に戻り、ステップ５０７の判定でＰＡＳＳが真になるか、またはステップ５１３の判定で総合パルスカウント値ＴＰＣが最大パルスカウント値ＭＰＣに達するまで、ほぼＰＭＡＸの電圧レベルにおける狭いパルスが繰り返し印加される。消去工程の間のいかなる時でもＰＡＳＳが真となった場合、処理が以前に説明したようにソフトプログラム処理３０６を開始するためのステップ３０９に進む。総合パルスカウントが過度（例えば、ＭＰＣになる）になった時にＰＡＳＳが真にならない場合、エラールーチンは以前に説明したようにステップ５１１で実行される。
【００２４】
図６は、図５のフローチャートの消去処理３０４の間、ｐウェル電圧対時間をプロットするタイミング図である。各消去パルス後、ｎウェル電圧が０Ｖに戻らないことを除いて（例えば、一実施形態においてはｎウェルが消去検証テスト中の消去パルス間に３．３Ｖに戻る）、メモリブロックのメモリセル２０９の各々のｎウェルの電圧はｐウェル電圧と実質的に同じである。従って、図６示されるｐウェルパルスのピーク電圧レベルおよび幅が、消去処理の間のメモリセル２０９のウェル接続に印加される消去ランプパルス電圧を一般的に表す（メモリセル２０９に印加された消去パルスも表す）。初期の２つの幅のｐウェルパルス６０１および６０３に第３のｐウェルパルスが続く。広い消去パルスの電圧は、初期電圧値（ＩＮＩＴとして示される）からＷＭＡＸより若干低い電圧を有するように示されるｐウェルパルス６０５まで増加し続ける。パルス電圧がＷＭＡＸに達するか、あるいはＷＭＡＸを超えると、パルスの幅が低下して、複数のパルスは各パルス電圧レベルでアサートされる。図示されるように、最初の２つの狭いｐウェルパルス６０７および６０９は、ＷＭＡＸより若干大きな電圧レベルを有する狭いパルス６１０の第１グループの一部である。第１グループの狭いパルス６１０の後、ＰＡＳＳは未だ真ではない場合、電圧は第２グループのパルス６１１について増加される。以前に説明した図示された実施形態において、パルス幅は、４分の１に低下され、各パルスグループが４つのパルスを含む。代替実施形態において、狭いパルスはより狭いか、または広い可能性があり、各グループにおける数は４より大きいか、あるいは未満であってよい。グループの大きさは１であってよく（グループが無く、個別パルス）、狭いパルスの電圧がより広いパルスと同様に段階的に増加されるように、ＳＶが調整されてもよい（例えば、減少される）。例えば、狭いパルスを４つ入りのグループにグループ分けするよりも、ステップ電圧ＳＶを（狭いパルスの電圧が比較的一定のレートで増加するように、任意の量、例えば、同一のＮＰＣファクターだけ）減少するようにしてもよい。例えば、具体的には示されていないが、ＰＶが中間電圧ＷＭＡＸに達するか、またはＷＭＡＸを超えるまで、ステップ電圧値ＳＶが第１の増加ステップ電圧（例えば、１４０ｍＶ）に初期的に設定され、次に、ＷＭＡＸに達した後、第２増加ステップ電圧（例えば、１４０ｍＶ未満）に減少されてもよい。図示された実施形態において、各個別パルス（狭いまたは広い）および消去パルスが完了された後、消去検証テストが実行され、ＰＡＳＳが評価される。ＰＡＳＳが真になるまで、または消去パルスの電圧がほぼＰＭＡＸのパルスによって示されるように、ＰＭＡＸに達するか、あるいは超えるまで、処理がこの方法で継続される。ＰＭＡＸに達した後、最大パルスカウント（ＭＰＣ）に達するか、またはＰＡＳＳが真になるまで、パルスの電圧は、増加されず、同一電圧レベルでパルスが繰り返しアサートされる。
【００２５】
ＷＭＡＸより若干低い電圧を有するｐウェルパルス６０５までより広いおよびより低い電圧消去パルスの印加の間、ＰＡＳＳが真になる可能性がある。消去検証テストが広いパルスで満たされない場合、より狭いパルスが、最大パルス電圧レベルＰＭＡＸまで連続的に増加する電圧レベル（またはランプされた電圧）で印加される。ＰＡＳＳが真になり、より狭いパルスの印加の間、消去検証テストが満たされることが示される可能性が高い。従来の構成においては、消去検証テストが満たされるまで、最大パルス電圧にまで電圧レベルを増加するより広い消去パルスが繰り返し印加され、その結果、図４の曲線４０３によって示されるようにメモリブロック２０２のメモリセルの著しい過剰消去が生じる。これに対し、改良されたＦＮ消去処理が開始されると、より高い電圧消去パルスがより狭く、そして持続時間がより短くなるように、より低い消去電圧レベルのＷＭＡＸにおいてより狭いパルスが印加される。その結果、図４の曲線４０７によって示されるように、実質的に少ないメモリセルが過剰消去されることとなる。
【００２６】
従来の処理が同様な電圧レベルでより広いパルスを印加して、より大きな消去パルスエレルギーをメモリセルに最終的に印加することとなるので、本明細書に記載されるように改良されたＦＮ消去処理は、従来のＦＮ消去処理より長い時間がかかる。しかしながら、過剰消去されたメモリセル２０９の数がかなり減少されるので、改良されたＦＮ消去処理の少なくとも１つの利点は、後のソフトプログラム処理３０６の総合時間はかなり減少される。実際において、ソフトプログラミングを要するメモリセルの数がかなり減少されるので、改良されたＦＮ消去処理を用いる全体の総合消去時間がかなり減少する。
【００２７】
不揮発性メモリのメモリブロックを消去する方法において、消去パルスのパルス幅を初期幅に設定するステップ、メモリブロックが消去メトリックを満たすまで、または最大数の消去パルスが印加されるまで、メモリブロックに消去パルスを繰り返し印加するステップと、メモリブロックに消去パルスを繰り返し印加する間、消去パルスのパルス電圧の大きさを初期パルス電圧レベルから最大パルス電圧レベルに徐々に調整するステップ、およびメモリブロックに消去パルスを繰り返し印加する間、パルス電圧の大きさが、初期パルス電圧レベルと最大パルス電圧レベルとの間の中間電圧レベルに達したとき、消去パルスの幅を初期幅未満に減少させるステップを含む。
【００２８】
方法が、各消去パルスの印加後、消去検証テストを実行して、メモリブロックが消去メトリックを満たすかどうかを判定するステップを含んでもよい。方法が、各消去パルスの印加後、メモリブロックの各メモリセルが消去検証電圧レベル以下の閾値電圧を有するかどうかを判定し、メモリブロックが消去メトリックを満たすかどうかを判定するステップを含んでもよい。方法が、パルス電圧の大きさは中間電圧レベル未満である間、各消去パルスの印加後、増加的ステップ電圧によってパルス電圧の大きさを調整するステップ、およびパルス電圧の大きさが少なくとも中間電圧レベルである間、１より大きいステップパルスカウント制限数の消去パルスの印加後、増加的ステップ電圧によってパルス電圧の大きさを調整するステップを含んでもよい。方法が、パルス電圧の大きさが中間電圧レベル未満である間、各消去パルスの印加後、第１の増加的ステップ電圧によってパルス電圧の大きさを調整するステップ、およびパルス電圧の大きさが少なくとも中間電圧レベルの間、少なくとも１つの消去パルスの印加後、第２の増加的ステップ電圧によってパルス電圧の大きさを調整するステップを含んでもよく、ここで、第２の増加的ステップ電圧は第１増加的ステップ電圧未満である。
【００２９】
不揮発性メモリのメモリブロックを消去する方法が、メモリブロックをプリプログラムするステップ、プリプログラミング後、メモリブロックを消去するステップ、およびメモリブロックの過剰消去されたメモリセルをソフトプログラムするステップを含んでもよい。メモリブロックを消去するステップが、消去パルスのパルス幅を初期幅に設定するステップ、メモリブロックが消去メトリックを満たすまで、または最大数の消去パルスが印加されるまで、メモリブロックに消去パルスを繰り返し印加するステップ、初期パルス電圧レベルから最大パルス電圧レベルに消去パルスのパルス電圧の大きさを徐々に調整するステップ、パルス電圧の大きさが初期パルス電圧レベルと最大パルス電圧レベルとの間の中間電圧レベルに達したとき、消去パルス幅を初期幅未満に減少させるステップを含んでもよい。
【００３０】
メモリブロックが消去されるかどうかを判定するステップが、メモリブロックの各メモリセルが消去検証電圧以下の閾値電圧を有するかどうかを判定するステップを含んでもよい。メモリブロックをプリプログラムするステップが、各メモリセルが少なくともプログラム検証電圧の閾値電圧を有するまで、プログラム検証電圧未満の閾値電圧を有するメモリブロックの各メモリセルに少なくとも１つのプログラムパルスを印加するステップを含んでもよい。ソフトプログラミングステップが、各メモリセルが少なくともソフトプログラム検証電圧の電圧を有するまで、ソフトプログラム検証電圧未満の閾値電圧を有する、メモリブロックの各メモリセルに少なくとも１つのソフトプログラムパルスを印加するステップを含んでもよい。
【００３１】
一実施形態において、不揮発性メモリがメモリセルのアレイおよびメモリ制御システムを含む。メモリセルが消去メトリックを満たすまで、または最大数の消去パルスが印加されるまで、メモリ制御システムがメモリセルに消去パルスを繰り返し印加する。メモリ制御システムが消去パルスのパルス電圧を初期パルス電圧から最大パルス電圧に段階的に増加する。パルス電圧が初期パルス電圧と最大パルス電圧との間の中間電圧に達したとき、メモリ制御システムが消去パルスのパルス幅を初期パルス幅から狭いパルス幅に減少させる。
【００３２】
メモリ制御システムがメモリセルの少なくとも１つのウェル接続に印加された消去パルス電圧を段階的に増加し得る。パルス電圧が中間電圧レベルに達するまで、メモリ制御システムが増加的電圧によって各一つの消去パルスのパルス電圧を増加し得、ここで、パルス電圧が中間電圧レベルに達した後、１つの消去パルスより多い制限数の消去パルスからなる各グループに対してメモリ制御システムが増加的電圧によってパルス電圧を増加する。メモリ制御システムが初期パルス幅を制限数によって除算することによって狭いパルス幅を決定し得る。パルス電圧が中間電圧レベルに達するまで、メモリ制御システムが第１の増加的電圧によって各一つの消去パルスのパルス電圧を増加し得、ここで、パルス電圧が中間電圧レベルに達した後、メモリ制御システムが第２の増加的電圧によって消去パルスの各消去パルスのパルス電圧を増加し、ここで、第２増加的電圧は第１増加的電圧未満である。メモリ制御システムが消去パルスを印加する前に、メモリセルをプリプログラムし得、メモリセルが消去メトリックを満たした後、過剰消去されたメモリセルをソフトプログラムし得る。
【００３３】
本発明をそのある好ましい態様について詳細に説明したが、他の態様及び変更は可能でありかつ考えられる。当業者は、請求の範囲によって定義したような発明の技術思想及び範囲から逸脱せずに本発明の同一目的を提供するように他の構造を設計或いは改良する基礎として開示概念及び特定の実施の形態を容易に使用できることを理解するべきである。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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