(57)【要約】【課題】簡易な構成で、データおよびクロック間のタイミングスキューの制約をなくすとともに、データの周波数可変範囲を広くとることができるＣＤＲ回路を提供する。【解決手段】ＣＤＲ回路は、基準クロック信号を用いてクロック信号を所望の周波数にロックするＬＴモードと、クロック信号をデータ信号に位相同期させる通常動作モードとを有する。ＣＤＲ回路は、ＶＣＯと、入力信号を平滑化して制御電圧を生成してＶＣＯに出力するＬＰＦと、ＬＴモード時に、基準クロック信号とクロック信号との周波数比較を行ない、該比較結果に応じた信号をＬＰＦに出力する周波数ループと、通常動作モード時に、データ信号とクロック信号との位相比較を行ない、該比較結果に応じた信号をＬＰＦに出力する位相ループと、基準クロック信号の周波数カウント値に応じてＶＣＯに設定する周波数レンジを調整する周波数検出回路とを備える。【選択図】図２
2012044446.tif 000002
【特許請求の範囲】
【請求項１】
シリアル伝送されたデータ信号からデータを抽出するためのクロック信号を生成して出力するクロックデータリカバリ回路であって、
前記クロックデータリカバリ回路は、所定の基準クロック信号を用いて前記クロック信号を所望の周波数にロックさせるための第１のモードと、前記クロック信号のロック状態において前記クロック信号を前記データ信号に位相同期させるための第２のモードとを有し、
入力された制御電圧に応じて発振動作が制御され、前記クロック信号を生成して出力する電圧制御発振回路と、
入力された信号を平滑化して前記制御電圧を生成し前記電圧制御発振回路に出力する平滑回路と、
前記第１のモードの実行中において、前記基準クロック信号と前記クロック信号との周波数比較を行ない、該比較結果に応じた信号を生成して前記平滑回路に出力する周波数比較回路部と、
前記第２のモードの実行中において、前記データ信号と前記クロック信号との位相比較を行ない、該比較結果に応じた信号を生成して前記平滑回路に出力する位相比較回路部と、
前記第１のモードの実行中において、前記基準クロック信号の周波数をカウントし、該カウント値に応じて前記電圧制御発振回路に設定する周波数レンジを調整する周波数検出回路とを備える、クロックデータリカバリ回路。
【請求項２】
シリアル伝送されたデータ信号からデータを抽出するためのクロック信号を生成して出力するクロックデータリカバリ回路であって、
前記クロックデータリカバリ回路は、所定の基準クロック信号を用いて前記クロック信号を所望の周波数にロックさせるための第１のモードと、前記クロック信号のロック状態において前記クロック信号を前記データ信号に位相同期させるための第２のモードとを有し、
入力された第１の制御電圧に応じて発振動作が制御され、前記クロック信号を生成して出力する電圧制御発振回路と、
入力された信号を平滑化して前記第１の制御電圧を生成し前記電圧制御発振回路に出力する第１の平滑回路と、
入力された第２の制御電圧に応じて遅延時間が制御され、前記クロック信号を遅延させる遅延回路と、
入力された信号を平滑化して前記第２の制御電圧を生成し前記遅延回路に出力する第２の平滑回路と、
前記第１のモードの実行中において、前記基準クロック信号と前記クロック信号との周波数比較を行ない、該比較結果に応じた信号を生成して前記第１の平滑回路に出力する周波数比較回路部と、
前記第２のモードの実行中において、前記データ信号と前記クロック信号との位相比較を行ない、該比較結果に応じた信号を生成して前記第２の平滑回路に出力する位相比較回路部と、
前記第１のモードの実行中において、前記基準クロック信号の周波数をカウントし、該カウント値に応じて前記電圧制御発振回路に設定する周波数レンジを調整する周波数検出回路とを備える、クロックデータリカバリ回路。
【請求項３】
シリアル伝送されたデータ信号からデータを抽出するためのクロック信号を生成して出力するクロックデータリカバリ回路であって、
前記クロックデータリカバリ回路は、所定の基準クロック信号を用いて前記クロック信号を所望の周波数にロックさせるための第１のモードと、前記クロック信号のロック状態において前記クロック信号を前記データ信号に位相同期させるための第２のモードとを有し、
入力された制御電圧に応じて発振動作が制御され、前記クロック信号を生成して出力する電圧制御発振回路と、
入力された信号を平滑化して前記制御電圧を生成し前記電圧制御発振回路に出力する平滑回路と、
前記第１のモードの実行中において、前記基準クロック信号と前記クロック信号との周波数比較を行ない、該比較結果に応じた信号を生成して前記平滑回路に出力する周波数位相比較回路部と、
前記第１のモードの実行中において、前記基準クロック信号の周波数をカウントし、該カウント値に応じて前記電圧制御発振回路に設定する周波数レンジを調整する周波数検出回路と、
前記第２のモードの実行中において、前記データ信号が所定の信号レベルへ変化したことを検出するエッジ検出回路とを備え、
前記周波数位相比較回路部は、前記第２のモードの実行中において、前記データ信号が前記所定の信号レベルへ変化したときに、前記データ信号と前記クロック信号との位相比較を行ない、該比較結果に応じた信号を生成して前記平滑回路に出力する、クロックデータリカバリ回路。
【請求項４】
前記電圧制御発振回路は、同一の制御電圧により発生する発振周波数が互いに異なるように設定された複数の特性を有しており、
前記周波数検出回路は、前記カウント値に応じて前記複数の特性から選択した一の特性となるように前記周波数レンジを調整する、請求項１から３のいずれか１項に記載のクロックデータリカバリ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、シリアル伝送される入力データに対して位相および周波数の合った再生クロックを抽出し、該再生クロックにより入力データのリタイミングを行なうクロックデータリカバリ回路に関する。
【背景技術】
【０００２】
近年、製品のインタフェース速度が高速化しており、高速シリアル通信を使ったデータ伝送システムの開発が進んでいる。このようなシステムの場合、伝送信号はデータのみであり、受信側でデータに同期したクロックを再生し、データを抽出する必要がある。入力データと内部クロックとの位相は同期していないことから、データを抽出するためにクロックデータリカバリ（Clock Data Recovery：ＣＤＲ）回路が一般的に用いられている（たとえば特許文献１〜３参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００１−１２６５０７号公報
【特許文献２】特開平２−２０３６２２号公報
【特許文献３】特開２００８−２５２６１６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ここで、たとえば液晶テレビなどの映像表示装置においては、データ伝送を高速かつ低消費電力で行なうために、画像処理装置と画像表示装置との間のインタフェースに、ＬＶＤＳ（Low Voltage Difference Signaling）インタフェースを用いたデータ伝送システムが開発されている。図９は、ＬＶＤＳインタフェースを用いたデータ伝送システムの構成例を示すブロック図である。
【０００５】
図９を参照して、データ伝送システムは、画像処理装置１０と、ＬＶＤＳインタフェース２０と、タイミングコントローラチップ３０と、フラットパネルディスプレイ４０とから構成される。
【０００６】
画像処理装置１０は、図示しない入力端子から与えられるビデオデータを受信して出力するためのレシーバ部として、受信したアナログビデオデータをデジタル信号に変換するＡＤＣ（Analog Digital Converter）１０２と、ＨＤＭＩ（High Definition Multimedia Interface）１０４と、ＤＶＩ（Digital Visual Interface）１０６とを含む。
【０００７】
ＤＴＶ（Digital Television）エンジン１０８は、レシーバ部から出力されたビデオデータを表示のための信号に変換して出力する。
【０００８】
ＤＴＶエンジン１０８の出力側には、複数個（たとえば、４個とする）のＬＶＤＳ送信部（ＬＶＤＳ−Ｔｘ）１１０〜１１６がＤＴＶエンジン１０８に対して並列に設けられている。ＬＶＤＳ送信部１１０〜１１６は、図示は省略するが、ＤＴＶエンジン１０８から入力されるビデオデータのパラレル信号をシリアル信号に変換するパラレル・シリアル変換回路と、シリアル信号を２つの差動振幅信号に変換するＬＶＤＳ送信器とを含む。
【０００９】
複数個のＬＶＤＳ送信部１１０〜１１６は、ＬＶＤＳインタフェース２０を介して、タイミングコントローラチップ３０内部に配された複数個（たとえば、４個とする）のＬＶＤＳ受信部（ＬＶＤＳ−Ｒｘ）３００〜３０６にそれぞれ接続されている。
【００１０】
ＬＶＤＳ受信部３００〜３０６は、図示は省略するが、対応するＬＶＤＳ送信部から差動振幅信号として出力される電流を電圧として受信するＬＶＤＳ受信器と、ＬＶＤＳ受信器から出力されるビデオデータのシリアル信号をパラレル信号に変換するシリアル・パラレル変換回路とを含む。
【００１１】
タイミングコントローラチップ３０は、上記のＬＶＤＳ受信部３００〜３０６に加えて、タイミングコントローラ３０８と、ＬＶＤＳ送信部３１０とをさらに含む。
【００１２】
タイミングコントローラ３０８は、ＬＶＤＳ受信部３００〜３０６から出力されるビデオデータをＬＶＤＳ送信部３１０を介してフラットパネルディスプレイ４０へ出力するタイミングを制御する。フラットパネルディスプレイ４０は、ＬＶＤＳ受信部４００を介してタイミングコントローラ３０８によりタイミング制御されたビデオデータを受けて液晶パネル４０２に画像を表示させる。
【００１３】
このようなＬＶＤＳインタフェースを用いたデータ伝送システムでは、ＬＶＤＳ送信部およびＬＶＤＳ受信部のペアによって、電磁ノイズを最小限に抑えながら、高いデータ伝送レートでデータ伝送を行なうことが可能になっている。
【００１４】
ここで、昨今の液晶テレビにおいては、フルＨＤ（High Definition画像）、ＤｅｅｐＣｏｌｏｒ、倍速処理などのキーワードで代表されるように、ビデオデータの伝送レートが高速化しており、図９に示すデータ伝送システムにおいても伝送レートの高速化に対応することが求められている。
【００１５】
一方、ＬＶＤＳインタフェースでは、クロックとデータとが互いに同期していることが必要とされているため、データの伝送レート（すなわち、周波数）が上がるに従ってクロックとデータとの間のタイミングスキューに対する制約が厳しくなり、最終的にタイミング違反を起こして動作限界に達してしまうおそれがある。
【００１６】
このような不具合を回避するためには、クロックの周波数を上げずに、データチャネルの数を増やすことが有効である。しかしながら、データチャネル数の増加は、ＬＶＤＳ送信部およびＬＶＤＳ受信部のペア数を増やすことに対応するため、ＬＶＤＳのペア数を増やすことでタイミング違反を回避できるものの、その一方で、ＬＳＩ（Large Scale Integration）の規模およびコストの増大を招くとともに、ハーネスおよびレセプタクル等の周辺部品の数の増加によりコストが増大してしまうという問題があった。
【００１７】
また、ＬＶＤＳインタフェースにおいては、ＬＶＤＳ送信部がＬＶＤＳ転送のための専用クロックを生成し、該ＬＶＤＳ転送専用クロックのサイクル毎にパラレル信号をサンプリングしてシリアル信号に変換してＬＶＤＳ受信部に転送する。そのために、ＥＭＩが大きくなってしまうという問題があった。
【００１８】
ここで、専用のクロックを不要とするインタフェースとしては、たとえばＰＣ（Personal Computer）向けに使われているシリアルインタフェース規格であるＰＣＩｅｘｐｒｅｓｓ（Peripheral Component Interconnect）がある。ＰＣＩｅｘｐｒｅｓｓでは、クロックを削除して伝送線路を用いてデータのみを伝送することによって、データとクロックとのスキューの制約をなくすと同時に、ＥＭＩの低減を図っている。具体的には、ＰＣＩｅｘｐｒｅｓｓでは、データを伝送する周波数を固定することによって、受信部側でデータからクロックの抜き取りを可能としている。
【００１９】
しかしながら、このＰＣＩｅｘｐｒｅｓｓを、液晶テレビ等の映像表示装置のような、ＬＶＤＳ送信部に入力されるビデオデータおよびＬＶＤＳ受信部から出力されるビデオデータの周波数が、ビデオデータの解像度によって大きく変化することを前提としたインタフェースに適用させる場合には、ＬＶＤＳ送信部およびＬＶＤＳ受信部の各々で、クロックの周波数変換を行なう必要が生じるため、回路構成が複雑になるという弊害が起こり得る。この結果、ＰＣＩｅｘｐｒｅｓｓを、液晶テレビのようにデータの周波数可変範囲が広くなる用途には適用しづらいという課題があった。
【００２０】
なお、上記の特許文献１〜３は、高速シリアルインタフェースにおいて、このようなデータおよびクロック間のタイミングスキューの制約およびデータの周波数可変範囲に関する課題については何ら言及していない。
【００２１】
それゆえ、この発明は係る課題を解決するためになされたものであり、その目的は、簡易な構成で、データおよびクロック間のタイミングスキューの制約をなくすとともに、データの周波数可変範囲を広くとることができるＣＤＲ回路を提供することである。
【課題を解決するための手段】
【００２２】
この発明のある局面に従えば、シリアル伝送されたデータ信号からデータを抽出するためのクロック信号を生成して出力するクロックデータリカバリ回路であって、クロックデータリカバリ回路は、所定の基準クロック信号を用いてクロック信号を所望の周波数にロックさせるための第１のモードと、クロック信号のロック状態においてクロック信号をデータ信号に位相同期させるための第２のモードとを有し、入力された制御電圧に応じて発振動作が制御され、クロック信号を生成して出力する電圧制御発振回路と、入力された信号を平滑化して制御電圧を生成して電圧制御発振回路に出力する平滑回路と、前記第１のモードの実行中において、基準クロック信号とクロック信号との周波数比較を行ない、該比較結果に応じた信号を生成して平滑回路に出力する周波数比較回路部と、第２のモードの実行中において、データ信号とクロック信号との位相比較を行ない、該比較結果に応じた信号を生成して平滑回路に出力する位相比較回路部と、第１のモードの実行中において、基準クロック信号の周波数をカウントし、該カウント値に応じて電圧制御発振回路に設定する周波数レンジを調整する周波数検出回路とを備える。
【発明の効果】
【００２３】
この発明によれば、簡易な構成で、クロックおよびデータ間のタイミングスキューの制約をなくすとともに、データの周波数可変範囲を広くとることができる。
【図面の簡単な説明】
【００２４】
【図１】本発明の実施の形態１に係るＣＤＲ回路が適用されるデータ伝送システムの概要を説明する図である。
【図２】ＬＶＤＳ受信部に搭載されるＣＤＲ回路の構成を示す図である。
【図３】図２におけるＶＣＯの内部構成例を示した図である。
【図４】ＶＣＯ制御電圧特性の一例を示す図である。
【図５】この発明の実施の形態２に係るＣＤＲ回路の構成を示す図である。
【図６】図５におけるＶＣＤＬの内部構成例を示した図である。
【図７】この発明の実施の形態３に係るＣＤＲ回路の構成を示す図である。
【図８】図７のＣＤＲ回路の動作例を示したタイミングチャートである。
【図９】ＬＶＤＳインタフェースを用いたデータ伝送システムの構成例を示すブロック図である。
【発明を実施するための形態】
【００２５】
以下、本発明の実施の形態について、図面を参照しながら詳細に説明する。なお、図中の同一または相当する部分には同一符号を付してその説明は繰返さない。
【００２６】
［実施の形態１］
図１は、本発明の実施の形態１に係るＣＤＲ回路が適用されるデータ伝送システムの概要を説明する図である。以下に示す実施の形態１〜３では、ＣＤＲ回路の適用例として、図８に示したＬＶＤＳインタフェースを備えたデータ伝送システムにおけるＬＶＤＳ受信部３００にＣＤＲ回路５０を搭載する構成について説明する。
【００２７】
図１を参照して、ＬＶＤＳ送信部１１０は、装置間を送信する信号の基準クロック信号ＣＬＫｒおよびデータ信号ＤＡＴＡを多重化して差動振幅信号に変換する。
【００２８】
ＬＶＤＳ送信部１１０とＬＶＤＳ受信部３００とは、２本の差動信号用ケーブル（図示せず）を介して接続されている。この２本のケーブル間には、ＬＶＤＳ送信部１１０から電流として出力される差動振幅信号を電圧に変換するための抵抗器が接続されている。電流信号は、抵抗器によって電圧信号に変換されてＬＶＤＳ受信部３００に入力される。この電圧信号は、抵抗器に電流が流れる方向によって、「１」または「０」に解釈される。
【００２９】
ＬＶＤＳ受信部３００は、ＬＶＤＳ送信部１１０から出力される差動振幅信号を受信するＬＶＤＳ受信器を含んでいる。このＬＶＤＳ受信器は、ＣＤＲ回路５０を含む。ＣＤＲ回路５０は、差動振幅信号を受信して、データ信号ＤＡＴＡに同期したクロック信号ＣＬＫを内部のＰＬＬ（Phase Locked Loop）回路で生成する。ＣＤＲ回路５０は、生成したクロック信号ＣＬＫをデータ信号ＤＡＴＡとともに出力する。
【００３０】
図２は、ＬＶＤＳ受信部３００に搭載されるＣＤＲ回路５０の構成を示す図である。
図２を参照して、ＣＤＲ回路５０は、周波数位相比較器（ＦＰＤ）６０と、位相比較器（ＰＤ）７４と、チャージポンプ回路（ＣＰ）６２，７６と、セレクタ６４と、ループフィルタ（ＬＰＦ）６８と、電圧制御発振器（ＶＣＯ）７０と、分周器７２，８０，８２と、ロック検出回路（ＬＤ）６６，７８とを備える。
【００３１】
図２のＣＤＲ回路５０においては、シリアル伝送されたデータ信号からデータを抽出するためのクロック信号を生成して出力するために、ＰＬＬが用いられている。具体的には、周波数位相比較器６０、チャージポンプ回路（ＣＰ１）６２、ループフィルタ６８、ＶＣＯ７０および分周器７２は、ＬＶＤＳ送信部１１０からの基準クロック信号ＣＬＫｒと分周器７２の出力信号との位相および周波数の比較を行ない、該比較結果に応じてＶＣＯ７０からの出力クロック信号ＣＬＫの周波数を調整する「周波数ループ５２」を構成する。一方、位相比較器７４、チャージポンプ回路ＣＰ２、ループフィルタ６８、ＶＣＯ７０および分周器８０は、データ信号ＤＡＴＡと分周器８２の出力信号との位相の比較を行ない、該比較結果に応じてＶＣＯ７０からの出力クロック信号ＣＬＫの位相を調整する「位相ループ５４」を構成する。なお、周波数ループ５２と位相ループ５４とは、ロック検出回路（ＬＤ１）６６からのロック信号ＦＬＯＣＫに応じてセレクタ６４により択一的に選択される。
【００３２】
本実施の形態１に係るデータ伝送システムは、ＬＶＤＳインタフェースを通じてシリアル伝送されたデータ信号ＤＡＴＡをフラットパネルディスプレイへ伝送するための「通常動作モード」と、該通常動作モードを実行する前に、ＬＶＤＳインタフェースを用いた通信を確立するための「Link-Training（ＬＴ）モード」とを備えている。データ伝送システムが動作し始めたときには、ＬＶＤＳ受信部３００で所望の周波数のクロック信号ＣＬＫを生成するためにＬＴモードが実行される。そして、ＬＴモードの実行によってクロック信号ＣＬＫが所望の周波数にロックされたときには、ＬＶＤＳ受信部３００からＬＶＤＳ送信部１１０に対してＬＴモード終了フラグが送信される。このＬＴモード終了フラグを受信したことに応答して、ＬＴモードが通常動作モードに切替わると、ＬＶＤＳ送信部１１０は、データ信号ＤＡＴＡをＬＶＤＳ受信部３００に送信する。
【００３３】
以下に、ＬＴモードおよび通常動作モードにおけるＣＤＲ回路の動作を説明する。
１．ＬＴモード
ＬＴモードの実行時には、ＬＶＤＳ送信部１１０が所定の基準クロック信号ＣＬＫｒを生成してＬＶＤＳ受信部３００へ送信する。なお、基準クロック信号ＣＬＫは、「０」と「１」とが交互に繰り返されるクロックパターン（たとえばＤ１０．２パターン）からなり、ＬＶＤＳ送信部１１０において、最高動作クロック周波数の１／２の周波数になるように生成される。
【００３４】
ＬＴモードにおいては、ＬＶＤＳ受信部３００のＣＤＲ回路５０は、周波数ループ５２を用いて動作する。周波数ループ５２では、ＬＶＤＳ送信部１１０から送信される基準クロック信号ＣＬＫｒを使ってＰＬＬ回路を通常動作周波数にロックさせることができる。
【００３５】
具体的には、周波数ループ５２において、周波数位相比較器６０は、ＬＶＤＳ送信部１１０からの基準クロック信号ＣＬＫｒと分周器７２で分周されたＶＣＯ７０の出力クロック信号ＣＬＫとの位相および周波数を比較し、これらの信号の周波数および位相差に応じたデューティの誤差パルス信号を出力する。誤差パルス信号は、クロック信号ＣＬＫに対して基準クロック信号ＣＬＫｒの位相の進み分を示すＵＰ信号と、クロック信号ＣＬＫに対して基準クロック信号ＣＬＫｒの位相の遅れ分を示すＤＯＷＮ信号とからなる。ＵＰ信号は、クロック信号ＣＬＫに対して基準クロック信号ＣＬＫｒの位相が進んでいる場合にＨ（論理ハイ）レベルとなり、進んでいない場合にＬ（論理ロー）レベルとなる。また、ＤＯＷＮ信号は、クロック信号ＣＬＫに対して基準クロック信号ＣＬＫｒの位相が遅れている場合にＨレベルとなり、遅れていない場合にＬレベルとなる。
【００３６】
チャージポンプ回路（ＣＰ１）６２は、誤差パルス信号に応じてループフィルタ６８に出力する電圧を上昇または下降させる。具体的には、チャージポンプ回路６２は、周波数位相比較器６０からのＵＰ信号がＨレベルであるとき、ループフィルタ６８に対して電流を流し込む。これにより、ループフィルタ６８に電荷が蓄積される。一方、周波数位相比較器６０からのＤＯＷＮ信号がＨレベルであるとき、チャージポンプ回路６２は、ループフィルタ６８から電流を引き込み、これにより、ループフィルタ６８に蓄積された電荷が放出される。
【００３７】
ループフィルタ６８は、ループ制御を安定させるための回路であり、チャージポンプ回路６２（または７６）により変更されるＤＣ（Direct Current）電圧に重畳された高域成分を除去し、シングルエンドのＶＣＯ制御電圧として、ＶＣＯ７０に入力する。
【００３８】
ＶＣＯ７０は、ループフィルタ６８からのＶＣＯ制御電圧に対応する発振周波数を発生させる。ＶＣＯ７０は、発生させた発振周波数のクロック信号ＣＬＫを、シングルエンドにより、外部に出力するとともに、分周器７２に出力する。
【００３９】
分周器７２は、ＶＣＯ７０からのクロック信号ＣＬＫを１／ｎ（ｎは２以上の自然数）倍に逓倍し、逓倍後のクロック信号ＣＬＫを周波数位相比較器６０にフィードバックさせる。
【００４０】
ロック検出回路（ＬＤ１）６６は、周波数位相比較器６０が出力する誤差パルス信号（ＵＰ信号、ＤＯＷＮ信号）をモニタし、誤差パルス信号に基づいてクロック信号ＣＬＫが所望の周波数にロックされているか否かを検出する。ロック検出回路６６は、クロック信号ＣＬＫが所望の周波数にロックされていないと判断されたときには、Ｌレベルのロック信号ＦＬＯＣＫを生成してセレクタ６４に出力する。一方、クロック信号ＣＬＫが所望の周波数にロックされていると判断されたときには、Ｈレベルのロック信号ＦＬＯＣＫを生成してセレクタ６４に出力する。
【００４１】
セレクタ６４は、チャージポンプ回路（ＣＰ１）６２およびチャージポンプ回路（ＣＰ２）７６とループフィルタ６８の間に設けられている。セレクタ６４は、ロック検出回路６６から入力されたロック信号ＦＬＯＣＫに応じて、チャージポンプ回路（ＣＰ１）６２の出力電圧およびチャージポンプ回路（ＣＰ２）７６の出力電圧のうちの一方を選択してループフィルタ６８に出力する。具体的には、セレクタ６４は、ロック信号ＦＬＯＣＫがＬレベルのとき、すなわち、クロック信号ＣＬＫが所望の周波数にロックされていないときには、チャージポンプ回路（ＣＰ１）６２の出力電圧を選択してループフィルタ６８に出力する。一方、ロック信号ＦＬＯＣＫがＨレベルのとき、すなわち、クロック信号ＣＬＫが所望の周波数にロックされたときには、チャージポンプ回路（ＣＰ２）７６の出力電圧を選択してループフィルタ６８に出力する。
【００４２】
このような構成としたことにより、ＣＤＲ回路５０においては、ＬＴモードの実行中は周波数ループ５２が排他的にアクティブになり、ＶＣＯ７０の出力クロック信号ＣＬＫが所望の周波数になるように引き込み動作を行なう。ロック検出回路６６は、出力クロック信号ＣＬＫが所望の周波数になるまでは、ロック信号ＦＬＯＣＫをＬレベルとする。したがって、ＬＶＤＳ送信部１１０からの基準クロック信号ＣＬＫｒとフィードバックされたクロック信号ＣＬＫとの周波数差に従ってＶＣＯ７０の発振周波数が調整される。
【００４３】
そして、出力クロック信号ＣＬＫが所望の周波数になったことを検出すると、ロック検出回路６６は、ロック信号ＦＬＯＣＫをＬレベルからＨレベルに立上げる。ロック検出回路６６は、このロック信号ＦＬＯＣＫをセレクタ６４に出力するとともに、「ＬＴモード終了フラグ」として、ＬＶＤＳ送信部１１０に出力する。ＬＶＤＳ送信部１１０は、ＬＴモード終了フラグを受けると、データ伝送システムを通常動作モードに切替える。通常動作モードでは、ＬＶＤＳ送信部１１０は、基準クロック信号ＣＬＫｒに代えて、実際のビデオデータをエンコードして生成されたデータ信号ＤＡＴＡを、ＬＶＤＳインタフェースを介してＬＶＤＳ受信部３００に送信する。ＣＤＲ回路５０においては、通常動作モードの実行中は位相ループ５４が排他的にアクティブとなる。通常動作モードにおけるＣＤＲ回路５０の動作については後述する。
【００４４】
（ＶＣＯの構成）
図３は、図２におけるＶＣＯ７０の内部構成例を示した図である。
【００４５】
図３を参照して、ＶＣＯ７０は、４個の電流源７０１と、４個のインバータ回路７０２と、４個の電流源７０３と、制御回路７００とを含む。
【００４６】
４個のインバータ回路７０２は、リング状に直列接続され、リングオシレータを構成する。電源電位ＶＣＣのラインと各インバータ回路７０２の電源端子との間には、対応する電流源７０１が接続される。各インバータ回路７０２と接地電位のラインとの間には、対応する電流源７０３が接続される。各インバータ回路７０２は、対応する電流源７０１，７０３によって遅延時間が定められる。インバータ回路７０２の出力ノードからは、クロック信号ＣＬＫが出力される。
【００４７】
制御回路７００は、ループフィルタ６８（図２）からの制御電圧ＶＣｉｎに応じて電流源７０１，７０３の電流値を制御することによって、リングオシレータの発振周波数を調整する。
【００４８】
ここで、本実施の形態１に従うデータ伝送システムが液晶テレビ等の映像表示装置に適用される場合を想定する。この場合、外部の映像ソースから画像処理装置に入力されるビデオデータは、様々なフォーマットを有している。たとえば液晶テレビの場合、ビデオデータのフォーマットは、ＳＤＴＶ（Standard Definition Television）方式の低解像度（４８０ｉ）から、ＨＤＴＶ（High Definition Television）方式の高解像度（１０８０Ｐ）にまでの広範囲に及ぶ。そのため、ＣＤＲ回路５０においては、様々なフォーマットのビデオデータの周波数から所定の逓倍したクロック信号ＣＬＫを生成するために、ＶＣＯ７０が広範囲な発振周波数をカバーする必要がある。
【００４９】
図４は、ＶＣＯ制御電圧特性の一例を示す図である。図４において、横軸はＶＣＯ制御電圧ＶＣｉｎを示し、縦軸はＶＣＯ７０の発振周波数を示す。
【００５０】
図４を参照して、破線ｌ１で示す特性は、ＶＣＯ制御電圧ＶＣｉｎに対して発振周波数ｆが急峻に変化しており、ＶＣＯとして高いゲインが得られている。その結果、ＶＣＯは広範囲の発振周波数を発生させることが可能である。しかしながら、その一方で、液晶テレビ等の映像表示装置のように、入力されるビデオデータの周波数がビデオデータの解像度によって大きく変化する場合には、ビデオデータの周波数範囲をカバーするようにＶＣＯの発振周波数範囲を広く取ることは、回路設計上必ずしも容易でない。なお、ＰＣＩｅｘｐｒｅｓｓのようにクロックの周波数変換を行なうことは、回路構成を複雑にさせる点で好ましくない。
【００５１】
このような不具合を回避し、簡易な構成で広範囲の発振周波数を実現するために、本実施の形態１では、図４の実線ｋ１，ｋ２，ｋ３で示すように、同一のＶＣＯ制御電圧に対する発振周波数範囲が互いに異なるＶＣＯ制御電圧特性を複数個設けておき、入力されるビデオデータの周波数に応じて複数個の特性の中から最適な特性を選択する。
【００５２】
具体的には、周波数検出回路（ＦＤ１）８４は、分周器８２で分周された基準クロック信号ＣＬＫｒの周波数をカウントし、該カウント値に応じてＶＣＯ７０に設定する周波数レンジを調整する。このとき、周波数検出回路８４には、システムクロックＣＬＫｓｙｓが周波数カウント用パルスとして入力される。なお、ＣＤＲ回路５０を含むタイミングコントローラチップ３０は、このシステムクロックＣＬＫｓｙｓで動作している。システムクロックＣＬＫｓｙｓは、ＶＣＯ７０の発振周波数よりも高く、既知の固定周波数のクロックである。周波数検出回路８４は、分周器８２で分周された基準クロック信号ＣＬＫｒをシステムクロックＣＬＫｓｙｓでカウントすることによって、基準クロック信号ＣＬＫｒの周波数を検出する。制御回路７００は、周波数検出回路８４により検出された基準クロック信号ＣＬＫｒの周波数を受けると、予め格納されている複数のＶＣＯ制御電圧特性（図４のｋ１，ｋ２，ｋ３）から、当該周波数に適当とされる一のＶＣＯ制御電圧特性を選択する。そして、制御回路７００は、選択したＶＣＯ制御電圧特性に基づいて、リングオシレータの発振周波数を調整する。
【００５３】
なお、基準クロック信号ＣＬＫｒは、最高動作クロック周波数の１／２に相当するため、分周器８２の設定を「２」にすることで、ＶＣＯ７０の出力クロック信号ＣＬＫを、ＬＶＤＳ送信部１１０の伝送レートに対応した周波数にロックすることができる。
【００５４】
このような構成としたことにより、たとえば液晶テレビでは、低解像度（４８０ｉ）の０．５Ｇｂｐｓ／ｌａｎｅから高解像度（１０８０Ｐ）の９Ｇｂｐｓ／ｌａｎｅまでのビデオデータに対応して、広い周波数範囲でＣＤＲ回路５０をロックさせることができる。なお、ＶＣＯ７０の周波数レンジの設定を容易にするために、ＶＣＯ７０の制御回路７００に１２８分周回路を含めることもできる。
【００５５】
２．通常動作モード
通常動作モードの実行時には、ＬＶＤＳ送信部１１０が実際のビデオデータをエンコードして生成されたデータ信号ＤＡＴＡをＬＶＤＳ受信部３００へ送信する。ＬＶＤＳ受信部１１０のＣＤＲ回路５０は、位相ループ５４を用いて動作する。位相ループ５４では、ＬＶＤＳ送信部１１０から送信されるデータ信号ＤＡＴＡを使ってＶＣＯ７０の出力クロック信号ＣＬＫの位相を調整することができる。
【００５６】
通常動作モードでは、ＬＴモードとは異なり、ビデオデータに対応したＤ１０．２パターン（「０」と「１」とが交互に繰り返されるクロックパターン）ではなく、実際のビデオデータをエンコードした信号が送信される。そのため、データ信号ＤＡＴＡの信号レベルが変化するタイミング、たとえばＬレベルからＨレベルへの立上りエッジを検出したときに、クロック信号ＣＬＫのフィードバック制御が実行される。
【００５７】
なお、本実施の形態１に係るデータ伝送システムでは、インタフェースに８Ｂ１０Ｂエンコードシステムを採用しているため、６データに１回は必ずデータの遷移が保証されている。そのため、位相ロックが外れ続けるということはなく、定期的に位相ロックがかかる。よって、入力データ信号ＤＡＴＡとクロック信号ＣＬＫとの位相関係を保つことができる。
【００５８】
具体的には、図２を参照して、位相ループ５４において、位相比較器７４は、ＬＶＤＳ送信部１１０からのデータ信号ＤＡＴＡと分周器８０で分周されたＶＣＯ７０の出力クロック信号ＣＬＫとの位相を比較し、これらの信号の位相差に応じたデューティの誤差パルス信号を出力する。クロック信号ＣＬＫに対してデータ信号ＤＡＴＡの位相が進んでいる場合には、ＨレベルのＵＰ信号が出力される。一方、クロック信号ＣＬＫに対してデータ信号ＤＡＴＡの位相が遅れている場合には、ＨレベルのＤＯＷＮ信号が出力される。
【００５９】
チャージポンプ回路（ＣＰ２）７６は、誤差パルス信号に応じてループフィルタ６８に出力する電圧を上昇または下降させる。セレクタ６４は、ロック検出回路６６から入力される、Ｈレベルのロック信号ＦＬＯＣＫに応じて、チャージポンプ回路７６の出力電圧を選択してループフィルタ６８に出力する。したがって、チャージポンプ回路７６は、位相比較器７４からのＵＰ信号がＨレベルであるとき、ループフィルタ６８に対して電流を流し込む。これにより、ループフィルタ６８に電荷が蓄積される。一方、周波数位相比較器６０からのＤＯＷＮ信号がＨレベルであるとき、チャージポンプ回路６２は、ループフィルタ６８から電流を引き込み、これにより、ループフィルタ６８に蓄積された電荷が放出される。
【００６０】
ループフィルタ６８は、チャージポンプ回路７６により変更されるＤＣ電圧に重畳された高域成分を除去し、シングルエンドのＶＣＯ制御電圧として、ＶＣＯ７０に入力する。
【００６１】
ＶＣＯ７０は、ループフィルタ６８からのＶＣＯ制御電圧に対応する発振周波数を発生させる。ＶＣＯ７０は、発生させた発振周波数のクロック信号ＣＬＫを、シングルエンドにより、外部に出力するとともに、分周器８０に出力する。
【００６２】
分周器８０は、ＶＣＯ７０からのクロック信号ＣＬＫを１／ｎ倍に逓倍し、逓倍後のクロック信号ＣＬＫを位相比較器７４にフィードバックさせる。
【００６３】
ロック検出回路（ＬＤ２）７８は、位相比較器７４が出力する誤差パルス信号（ＵＰ信号、ＤＯＷＮ信号）をモニタし、誤差パルス信号に基づいて、クロック信号ＣＬＫがデータ信号ＤＡＴＡに位相同期しているか否かを検出する。ロック検出回路７８は、データ信号ＤＡＴＡにクロック信号ＣＬＫの位相が同期しなくなったことが検出されたときには、動作モードを上述したＬＴモードに戻すための割込み要求（Interrupt Request：ＩＲＱ）として、Ｈレベルに活性化した制御信号ＬＤＥＴ＿ＰＬＯＯＰを発生する。この制御信号ＬＤＥＴ＿ＰＬＯＯＰは、ＬＶＤＳインタフェースを介してＬＶＤＳ送信部１１０に送信される。ＬＶＤＳ送信部１１０は、制御信号ＬＤＥＴ＿ＰＬＯＯＰを受信すると、ＬＴモードに切替わり、再びＬＶＤＳ受信部３００に向けて基準クロック信号ＣＬＫｒを送信する。
【００６４】
ただし、ノイズ等の突発的な外来要因によってクロック信号ＣＬＫの位相が同期しなくなったときにおいてＣＤＲ回路５０が周波数ループ５２に戻ることがないように、故意に位相ループ５４に固定することができる。具体的には、図２の構成では、ＬＶＤＳ送信部１１０からロック検出回路６６に周波数ループ５２を非活性化させるための信号ＦＬＯＯＰ＿ＯＦＦを入力することにより、通常動作モード時に位相ループ５４をアクティブ状態に固定することができる。
【００６５】
通常動作モードでは、周波数検出回路（ＦＤ２）８６によって、ＶＣＯ７０の発振周波数が所望の周波数であるか否かを常に検出することができる。周波数検出回路８６には、システムクロックＣＬＫｓｙｓが周波数カウント用パルスとして入力される。周波数検出回路８６は、ＶＣＯ７０の出力クロック信号ＣＬＫをシステムクロックＣＬＫｓｙｓでカウントすることによって、クロック信号ＣＬＫの周波数を検出する。検出したクロック信号ＣＬＫの周波数が所望の周波数から外れていると判断されたときには、周波数検出回路８６は、ＬＶＤＳ送信部１１０にその判断結果を送信する。これにより、通常動作モードからＬＴモードに切替えられる。
【００６６】
３．解像度変更
ここで、液晶テレビ等の用途では、ビデオデータの解像度はユーザー設定によって変更される。この際、ビデオデータの伝送レートも変更される場合がある。ビデオデータの伝送レートが変更された場合には、ＬＶＤＳ送信部１１０は、データ送信を一時的に停止するとともに、通常動作モードからＬＴモードに戻す。
【００６７】
なお、ＬＶＤＳ受信部３００のＣＤＲ回路５０において、ＬＶＤＳ送信部１１０からのデータ送信が停止したことを周波数検出回路８４が検出したときに、ＣＤＲ回路５０を初期化する構成とすることもできる。
【００６８】
しかしながら、上記のようなシーケンスを実行する場合、ＬＴモードが再実行されることによって画像が出力されるまでに時間を要し、システム上問題になることがある。そこで、ビデオデータの解像度が変更されたときには、ＬＴモードに戻さずに、位相ループ５４に固定し、通常動作モードを保ったままでデータ信号ＤＡＴＡをポーリングすることにより、データ信号ＤＡＴＡの周波数の変化を検出するとともに、ＶＣＯ７０の発振周波数を、変化後のデータ信号ＤＡＴＡの周波数に設定することによって、クロック信号ＣＬＫの周波数をビデオデータの解像度変更に追従することができる。
【００６９】
なお、上記の実施の形態１において、図２に示すＣＤＲ回路５０では、周波数ループ５２および位相ループ５４のそれぞれに、チャージポンプ回路ＣＰ１，ＣＰ２およびロック検出回路ＬＤ１，ＬＤ２を設ける構成としたが、これら２つの回路を周波数ループ５２と位相ループ５４との間で共用する構成とすることにより、回路規模を削減できる。
【００７０】
また、本実施の形態１に係るＣＤＲ回路５０では、ＰＣＩｅｘｐｒｅｓｓ等で必要とされていた水晶発振クロックを不要にすることができる。
【００７１】
以上に述べたように、この発明の実施の形態１に係るＣＤＲ回路によれば、シリアル伝送されたデータを周波数ループおよび位相ループに入力し、かつ、入力データの周波数を検出することで、入力データの周波数に応じてＶＣＯのレンジを自動的に最適な周波数レンジに調整することができる。これにより、クロックとデータとのタイミングスキューの制約をなくすとともに、周波数可変範囲を広くとることができる。この結果、高速伝送で必要な差動ペア数を減らすことができるため、周辺部品の数を低減して小型化および低コスト化を実現できる。また、クロックラインを排除することができるため、ＥＭＩを低減することができる。
【００７２】
［実施の形態２］
図５は、この発明の実施の形態２に係るＣＤＲ回路の構成を示す図である。
【００７３】
図５を参照して、本実施の形態２に係るＣＤＲ回路５０Ａは、図２に示す本実施の形態１に係るＣＤＲ回路５０と比較して、周波数ループおよび位相ループの発振回路部にＶＣＯ７０を共通に用いていた回路構成に代えて、位相ループ５６にＤＬＬ（Delay Locked Loop）回路を用いる点で異なる。なお、ＤＬＬ回路は、アキュムレートジッタがＰＬＬ回路と比較して小さいこと、および安定性がＰＬＬ回路に比べて良いため設計しやすいこと等の利点を有している。
【００７４】
本実施の形態２に係るデータ伝送システムは、先の実施の形態１に係るデータ伝送システムと同様に、通常動作モードと、ＬＴモードとを備えている。以下に、ＬＴモードおよび通常動作モードにおけるＣＤＲ回路の動作を説明する。
【００７５】
１．ＬＴモード
ＬＴモードの実行時には、ＬＶＤＳ送信部１１０が所定の基準クロック信号ＣＬＫｒを生成してＬＶＤＳ受信部３００へ送信する。ＬＶＤＳ受信部３００のＣＤＲ回路５０Ａは、周波数ループ５２を用いて動作する。周波数ループ５２では、ＬＶＤＳ送信部１１０から送信される基準クロック信号ＣＬＫを使ってＰＬＬ回路を通常動作周波数にロックさせることができる。
【００７６】
具体的には、周波数ループ５２において、周波数位相比較器６０は、ＬＶＤＳ送信部１１０からの基準クロック信号ＣＬＫｒと分周器７２で分周されたＶＣＯ７０の出力クロック信号ＣＬＫとの位相および周波数を比較し、これらの信号の周波数および位相差に応じたデューティの誤差パルス信号（ＵＰ信号、ＤＯＷＮ信号）を出力する。
【００７７】
チャージポンプ回路（ＣＰ１）６２は、誤差パルス信号に応じてループフィルタ６８０に出力する電圧を上昇または下降させる。ループフィルタ６８０は、チャージポンプ回路６２により変更されるＤＣ電圧に重畳された高域成分を除去し、シングルエンドのＶＣＯ制御電圧として、ＶＣＯ７０に入力する。
【００７８】
ＶＣＯ７０は、ループフィルタ６８からのＶＣＯ制御電圧に対応する発振周波数を発生させる。ＶＣＯ７０は、発生させた発振周波数のクロック信号ＣＬＫを、シングルエンドにより、外部に出力するとともに、分周器７２に出力する。
【００７９】
分周器７２は、ＶＣＯ７０からのクロック信号ＣＬＫを１／ｎ倍に逓倍し、逓倍後のクロック信号ＣＬＫを周波数位相比較器６０にフィードバックさせる。
【００８０】
ロック検出回路（ＬＤ１）６６は、周波数位相比較器６０が出力する誤差パルス信号（ＵＰ信号、ＤＯＷＮ信号）をモニタし、誤差パルス信号に基づいて、出力クロック信号ＣＬＫが所望の周波数にロックされているか否かを検出する。ロック検出回路６６は、出力クロック信号ＣＬＫが所望の周波数にロックされていないと判断されたときには、Ｌレベルのロック信号ＦＬＯＣＫを生成してＬＶＤＳ送信部１１０に出力する。
【００８１】
そして、出力クロック信号ＣＬＫが所望の周波数になったことを検出すると、ロック検出回路６６は、ロック信号ＦＬＯＣＫをＬレベルからＨレベルに立ち上げる。ロック検出回路６６は、このロック信号ＦＬＯＣＫをＬＴモード終了フラグとして、ＬＶＤＳ送信部１１０に出力する。ＬＶＤＳ送信部１１０は、ＬＴモード終了フラグを受けると、データ伝送システムを通常動作モードに切替える。通常動作モードでは、ＬＶＤＳ送信部１１０は、基準クロック信号ＣＬＫｒに代えて、実際のビデオデータをエンコードして生成したデータ信号ＤＡＴＡを、ＬＶＤＳインタフェースを介してＬＶＤＳ受信部３００に送信する。
【００８２】
２．通常動作モード
通常動作モードの実行時には、ＬＶＤＳ送信部１１０が実際のビデオデータをエンコードして生成されたデータ信号ＤＡＴＡをＬＶＤＳ受信部３００へ送信する。ＬＶＤＳ受信部３００のＣＤＲ回路５０Ａは、位相ループ５６を用いて動作する。位相ループ５４では、ＬＶＤＳ送信部１１０から送信されるデータ信号ＤＡＴＡを使って出力クロック信号ＣＬＫの位相を調整することができる。
【００８３】
具体的には、図５を参照して、位相ループ５６において、位相比較器７４は、ＬＶＤＳ送信部１１０からのデータ信号ＤＡＴＡと分周器８０で分周されたＶＣＯ７０の出力クロック信号ＣＬＫとの位相を比較し、これらの信号の位相差に応じたデューティの誤差パルス信号（ＵＰ信号、ＤＯＷＮ信号）を出力する。
【００８４】
チャージポンプ回路（ＣＰ２）７６は、誤差パルス信号に応じてループフィルタ６８２に出力する電圧を上昇または下降させる。ループフィルタ６８２は、チャージポンプ回路７６により変更されるＤＣ電圧に重畳された高域成分を除去し、ＶＣＤＬ（Voltage Controlled Delay Line）８８に入力する。
【００８５】
ＶＣＤＬ８８は、ループフィルタ６８２からの制御電圧に応じて、ＶＣＯ７０の出力クロック信号ＣＬＫを遅延させて外部に出力するとともに、分周器８０に出力する。図６は、図５におけるＶＣＤＬ８８の内部構成例を示した図である。
【００８６】
図６を参照して、ＶＣＤＬ８８は、５個の電流源８０１と、５個のバッファ回路８０２と、５個の電流源８０３と、制御回路８００とを含む。
【００８７】
５個のバッファ回路８０２は直列接続され、ＶＣＯ７０からのクロック信号ＣＬＫを遅延させる。電源電位ＶＣＣのラインと各バッファ回路８０２の電源端子との間には、対応する電流源８０１が接続される。各バッファ回路８０２と接地電位のラインとの間には、対応する電流源８０３が接続される。各バッファ回路８０２は、対応する電流源８０１，８０３によって遅延時間が定められる。バッファ回路８０２の出力ノードからは、遅延されたクロック信号ＣＬＫが出力される。
【００８８】
制御回路８００は、ループフィルタ６８２（図５）からの制御電圧ＶＣｉｎに応じて電流源８０１，８０３の電流値を制御することによって、遅延時間を調整する。
【００８９】
分周器８０は、ＶＣＤＬ８８からのクロック信号ＣＬＫを１／ｎ倍に逓倍し、逓倍後のクロック信号ＣＬＫを位相比較器７４にフィードバックさせる。
【００９０】
ロック検出回路（ＬＤ２）７８は、位相比較器７４が出力する誤差パルス信号（ＵＰ信号、ＤＯＷＮ信号）をモニタし、誤差パルス信号に基づいて、クロック信号ＣＬＫがデータ信号ＤＡＴＡに位相同期しているか否かを検出する。ロック検出回路７８は、データ信号ＤＡＴＡにクロック信号ＣＬＫの位相が同期しなくなったことが検出されたときには、動作モードを上述したＬＴモードに戻すための割込み要求ＩＲＱとして、Ｈレベルに活性化した制御信号ＬＤＥＴ＿ＰＬＯＯＰを発生する。この制御信号ＬＤＥＴ＿ＰＬＯＯＰは、ＬＶＤＳインタフェースを介してＬＶＤＳ送信部１１０に送信される。ＬＶＤＳ送信部１１０は、制御信号ＬＤＥＴ＿ＰＬＯＯＰを受信すると、ＬＴモードに切替わり、再びＬＶＤＳ受信部に向けて基準クロック信号ＣＬＫｒに送信する。
【００９１】
ただし、ノイズ等の突発的な外来要因によってクロック信号ＣＬＫの位相が同期しなくなったときに周波数ループ５２に戻ることがないように、故意に位相ループ５４に固定することができる。図５の構成では、ＬＶＤＳ送信部１１０からロック検出回路６６に周波数ループ５２を非活性化させるための信号ＦＬＯＯＰ＿ＯＦＦを入力することにより、通常動作モード時に、位相ループ５６をアクティブ状態に固定することができる。
【００９２】
周波数検出回路（ＦＤ２）８６は、ＶＣＯ７０の発振周波数が所望の周波数であるか否かを常に検出する。周波数検出回路８６は、検出したクロック信号ＣＬＫの周波数が所望の周波数から外れていると判断されたときに、ＬＶＤＳ送信部１１０にその判断結果を送信する。これにより、通常動作モードからＬＴモードに切替えられる。
【００９３】
３．解像度変更
先の実施の形態１で述べたのと同様に、ユーザー設定によってビデオデータの解像度が変更されたことにより、ビデオデータの伝送レートが変更された場合には、ＬＶＤＳ送信部１１０は、データ送信を一時的に停止するとともに、通常動作モードからＬＴモードに戻す。
【００９４】
あるいは、ＬＶＤＳ送信部１１０からのデータ送信が停止したことを、周波数検出回路８４により検出してＣＤＲ回路５０Ａをリセットする構成としてもよい。あるいは、ビデオデータの解像度が変更されたときには、ＬＴモードに戻さずに、位相ループ５６に固定し、通常動作モードを保ったままでデータ信号ＤＡＴＡをポーリングすることにより、データ信号ＤＡＴＡの周波数の変化を検出するとともに、ＶＣＯ７０の発振周波数を、変化後のデータ信号ＤＡＴＡの周波数に設定することによって、クロック信号ＣＬＫの周波数をビデオデータの解像度変更に追従することができる。
【００９５】
以上に述べたように、この発明の実施の形態２に係るＣＤＲ回路によれば、シリアル伝送されたデータを周波数ループおよび位相ループに入力し、かつ、入力データの周波数を検出することで、入力データの周波数に応じてＶＣＯのレンジを自動的に最適な周波数レンジに調整することができる。これにより、クロックとデータとのタイミングスキューの制約をなくすとともに、周波数可変範囲を広くとることができる。この結果、高速伝送で必要な差動ペア数を減らすことができるため、周辺部品の数を低減して小型化および低コスト化を実現できる。また、クロックラインを排除することができるため、ＥＭＩを低減することができる。
【００９６】
［実施の形態３］
図７は、この発明の実施の形態３に係るＣＤＲ回路の構成を示す図である。
【００９７】
図７を参照して、本実施の形態３に係るＣＤＲ回路５０Ｂは、図２に示す本実施の形態１に係るＣＤＲ回路５０と比較して、周波数ループ５２および位相ループ５４に代えて、周波数ループ５８のみを備えている点で異なる。
【００９８】
ＣＤＲ回路５０Ｂは、周波数位相比較器（ＦＰＤ）６０と、チャージポンプ回路（ＣＰ）９２と、ループフィルタ（ＬＰＦ）９４と、ＶＣＯ７０と、分周器７２，８２と、ロック検出回路（ＬＤ１）６６と、周波数検出回路（ＦＤ）８４，８６とを備える。
【００９９】
図７のＣＤＲ回路５０Ｂにおいては、シリアル伝送されたデータ信号からデータを抽出するためのクロック信号を生成して出力するために、ＰＬＬが用いられている。周波数位相比較器６０、チャージポンプ回路９２、ループフィルタ９４、ＶＣＯ７０および分周器７２は、ＬＶＤＳ送信部１１０からの基準クロック信号ＣＬＫｒと分周器７２の出力信号との位相および周波数の比較を行ない、該比較結果に応じてＶＣＯ７０からの出力クロック信号ＣＬＫの周波数を調整する「周波数ループ５８」を構成する。
【０１００】
本実施の形態３に係るデータ伝送システムは、先の実施の形態１に係るデータ伝送システムと同様に、通常動作モードと、ＬＴモードとを備えている。以下に、ＬＴモードおよび通常動作モードにおけるＣＤＲ回路の動作を説明する。
【０１０１】
１．ＬＴモード
ＬＴモードの実行時には、ＬＶＤＳ送信部１１０が所定の基準クロック信号ＣＬＫｒを生成してＬＶＤＳ受信部３００へ送信する。ＬＶＤＳ受信部３００のＣＤＲ回路５０Ｂは、周波数ループ５８を用いて動作する。周波数ループ５８では、ＬＶＤＳ送信部１１０から送信される基準クロック信号ＣＬＫｒを使ってＰＬＬ回路を通常動作周波数にロックさせることができる。
【０１０２】
具体的には、周波数位相比較器６０は、ＬＶＤＳ送信部１１０からの基準クロック信号ＣＬＫｒと分周器７２で分周されたＶＣＯ７０の出力クロック信号ＣＬＫとの位相および周波数を比較し、これらの信号の周波数および位相差に応じたデューティの誤差パルス信号（ＵＰ信号、ＤＯＷＮ信号）を出力する。
【０１０３】
チャージポンプ回路（ＣＰ）９２は、誤差パルス信号に応じてループフィルタ９４に出力する電圧を上昇または下降させる。ループフィルタ９４は、チャージポンプ回路９２により変更されるＤＣ電圧に重畳された高域成分を除去し、シングルエンドのＶＣＯ制御電圧として、ＶＣＯ７０に入力する。
【０１０４】
ＶＣＯ７０は、ループフィルタ９４からのＶＣＯ制御電圧に対応する発振周波数を発生させる。ＶＣＯ７０は、発生させた発振周波数のクロック信号ＣＬＫを、シングルエンドにより、外部に出力するとともに、分周器７２に出力する。
【０１０５】
分周器７２は、ＶＣＯ７０からのクロック信号ＣＬＫを１／ｎ倍に逓倍し、逓倍後のクロック信号ＣＬＫを周波数位相比較器６０にフィードバックさせる。
【０１０６】
ロック検出回路（ＬＤ１）６６は、周波数位相比較器６０が出力する誤差パルス信号（ＵＰ信号、ＤＯＷＮ信号）をモニタし、誤差パルス信号に基づいて、出力クロック信号ＣＬＫが所望の周波数にロックされているか否かを検出する。ロック検出回路６６は、出力クロック信号ＣＬＫが所望の周波数にロックされていないと判断されたときには、Ｌレベルのロック信号ＦＬＯＣＫを生成してＬＶＤＳ送信部１１０に出力する。
【０１０７】
そして、出力クロック信号ＣＬＫが所望の周波数になったことを検出すると、ロック検出回路６６は、ロック信号ＦＬＯＣＫをＬレベルからＨレベルに立上げる。ロック検出回路６６は、このロック信号ＦＬＯＣＫをＬＴモード終了フラグとして、ＬＶＤＳ送信部１１０に出力する。ＬＶＤＳ送信部１１０は、ＬＴモード終了フラグを受けると、データ伝送システムを通常動作モードに切替える。
【０１０８】
２．通常動作モード
通常動作モードの実行時、ＬＶＤＳ送信部１１０は、基準クロック信号ＣＬＫｒに代えて、実際のビデオデータをエンコードして生成されたデータ信号ＤＡＴＡをＬＶＤＳ受信部３００に送信する。
【０１０９】
ここで、データ信号ＤＡＴＡは、基準クロック信号ＣＬＫｒのように「０」と「１」とが交互に繰返されるクロックパターンでななく、連続した「０」、または連続した「１」を含み得る。そのため、上述した周波数ループ５８ではＰＬＬ回路のロックが外れてしまう可能性がある。
【０１１０】
本実施の形態３に係るＣＤＲ回路５０Ｂは、入力されるデータ信号ＤＡＴＡの信号レベルが変化する変化点、たとえばデータ信号ＤＡＴＡがＬレベルからＨレベルへの立上りエッジを検出するエッジ検出回路（ＥＤ）９０を含む。エッジ検出回路９０は、データ信号ＤＡＴＡの立上りエッジを検出すると、周波数位相比較器６０をイネーブルとするためのエッジ検出信号を生成して、周波数位相比較器６０に入力する。
【０１１１】
図８は、図７のＣＤＲ回路５０Ｂの動作例を示したタイミングチャートである。
図８を参照して、ＬＴモードでは、「０」と「１」とが交互に繰返される基準クロック信号ＣＬＫｒと、分周器７２で分周されたクロック信号ＣＬＫとの周波数が比較され、該周波数差に応じてＶＣＯ７０が制御されることにより、ＶＣＯ７０の出力クロック信号ＣＬＫを通常動作周波数にロックさせることができる。
【０１１２】
一方、通常動作モードでは、図８に示すようなランダムなデータ信号ＤＡＴＡが周波数位相比較器６０に入力される。エッジ検出回路９０は、データ信号ＤＡＴＡの立上り（図中のタイミングｔ１１，ｔ１２）を検出すると、Ｈレベルに活性化されたエッジ検出信号を周波数位相比較器６０に出力する。
【０１１３】
周波数位相比較器６０は、エッジ検出信号がＨレベルとなったときにイネーブルとなり、データ信号ＤＡＴＡと、分周器７２で分周されたクロック信号ＣＬＫとの位相を比較し、これらの信号の位相差に応じたデューティの誤差パルス信号（ＵＰ信号、ＤＯＷＮ信号）を出力する。
【０１１４】
なお、本実施の形態３に係るデータ伝送システムにおいても、上記の実施の形態１，２に係るデータ伝送システムと同様に、インタフェースに８Ｂ１０Ｂエンコードシステムを採用しているため、６データに１回は必ずデータの遷移が保証されている。そのため、位相ロックが外れ続けるということはなく、定期的に位相ロックがかかる。よって、入力データ信号ＤＡＴＡとクロック信号ＣＬＫとの位相関係を保つことができる。また、データ信号ＤＡＴＡの立上りをトリガとしてＰＬＬ回路が動作するため、データ信号ＤＡＴＡが「１」または「０」が連続する信号であっても、位相ロックが外れるのを防止することができる。
【０１１５】
周波数検出回路（ＦＤ２）８６は、ＶＣＯ７０の発振周波数が所望の周波数であるか否かを検出する。周波数検出回路８６は、検出したクロック信号ＣＬＫの周波数が所望の周波数から外れていると判断されたときに、ＬＶＤＳ送信部１１０にその判断結果を送信する。これにより、通常動作モードからＬＴモードに切替えられる。
【０１１６】
３．解像度変更
先の実施の形態１で述べたのと同様に、ユーザー設定によってビデオデータの解像度が変更されたことにより、ビデオデータの伝送レートが変更された場合には、ＬＶＤＳ送信部１１０は、データ送信を一時的に停止するとともに、通常動作モードからＬＴモードに戻す。
【０１１７】
あるいは、ＣＤＲ回路５０Ｂにおいて、ＬＶＤＳ送信部１１０からのデータ送信が停止したことを、周波数検出回路８４により検出してＣＤＲ回路をリセットする構成としてもよい。あるいは、ビデオデータの解像度が変更されたときには、ＬＴモードに戻さずに、通常動作モードを保ったままでデータ信号ＤＡＴＡをポーリングすることにより、データ信号ＤＡＴＡの周波数の変化を検出するとともに、ＶＣＯ７０の発振周波数を、変化後のデータ信号ＤＡＴＡの周波数に設定することによって、クロック信号ＣＬＫの周波数をビデオデータの解像度変更に追従することができる。
【０１１８】
以上に述べたように、この発明の実施の形態３に係るＣＤＲ回路によれば、シリアル伝送されたデータを周波数ループに入力し、かつ、データの立上りを検出したときに周波数位相比較器をイネーブルにしてデータとクロックとの位相比較を行なうことにより、位相同期を保つことができる。また、入力データの周波数を検出することで、入力データの周波数に応じてＶＣＯのレンジを自動的に最適な周波数レンジに調整することができる。これにより、クロックとデータとのタイミングスキューの制約をなくすとともに、周波数可変範囲を広くとることができる。この結果、高速伝送で必要な差動ペア数を減らすことができるため、周辺部品の数を低減して小型化および低コスト化を実現できる。また、クロックラインを排除することができるため、ＥＭＩを低減することができる。
【０１１９】
今回開示された実施の形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施の形態の説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【符号の説明】
【０１２０】
１０  画像処理装置、２０  ＬＶＤＳインタフェース、３０  タイミングコントローラチップ、４０  フラットパネルディスプレイ、５０，５０Ａ，５０Ｂ  ＣＤＲ回路、５２，５８  周波数ループ、５４，５６  位相ループ、６０  周波数位相比較器、６２，７６，９２  チャージポンプ回路、６４  セレクタ、６６，７８  ロック検出回路、６８，９４，６８０，６８２  ループフィルタ、７２，８０，８２  分周器、７４  位相比較器、８４，８６  周波数検出回路、９０  エッジ検出回路、１０８  ＤＴＶエンジン、１１０〜１１６，３１０  ＬＶＤＳ送信部、３００〜３０６，４００  ＬＶＤＳ受信部、３０８  タイミングコントローラ、４０２  液晶パネル、７００，８００  制御回路、７０１，７０３，８０１，８０３  電流源、７０２  インバータ回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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