(57)【要約】【課題】  素子耐圧の低い半導体プロセスを用いても電圧印加による素子の特性劣化や破壊が発生しにくいチャージポンプ回路を提供する。【解決手段】  入力端子１と、低電位端子４ａ〜４ｄと、出力端子２と、出力コンデンサＣ７と、フライングコンデンサＣ６と、フライングコンデンサＣ６の状態を充電状態と放電状態とに交互に切り替えるよう構成された複数のトランジスタＭ１〜Ｍ４と、複数のトランジスタのゲートとソースとの間にそれぞれ接続された複数のバイアス回路１０ａ〜１０ｄと、を備え、少なくとも１つのバイアス回路が、当該バイアス回路に対応するトランジスタのゲートとソースとの間に接続された第１の抵抗Ｒ１と、第１の抵抗に並列に接続され、当該バイアス回路に対応するトランジスタをオフさせるクロック信号が入力された場合に第１の抵抗の両端に生じる電圧を所定の電圧に抑制する電圧抑制回路要素（Ｄ１）とを備える。【選択図】  図１
2012170240.tif 000002
【特許請求の範囲】
【請求項１】
入力電圧が入力される入力端子と、
前記入力電圧より低い電圧の電圧源に接続される低電位端子と、
出力電圧を出力する出力端子と、
前記出力端子と前記低電位端子との間に接続された出力コンデンサと、
フライングコンデンサと、
ゲートに直流阻止コンデンサを介して入力されるクロック信号に応じてオン及びオフすることによって、前記フライングコンデンサの状態を、当該フライングコンデンサの一端及び他端がそれぞれ前記入力端子及び前記低電位端子に接続された充電状態と当該フライングコンデンサの一端及び他端がそれぞれ前記低電位端子及び前記出力端子に接続された放電状態とに交互に切り替えるよう構成された複数のトランジスタと、
前記複数のトランジスタのゲートとソースとの間にそれぞれ接続された複数のバイアス回路と、を備え、
少なくとも１つの前記バイアス回路が、当該バイアス回路に対応するトランジスタのゲートとソースとの間に接続された第１の抵抗と、前記第１の抵抗に並列に接続され、当該バイアス回路に対応するトランジスタをオフさせる前記クロック信号が入力された場合に前記第１の抵抗の両端に生じる電圧を所定の電圧に抑制する電圧抑制回路要素とを備える、チャージポンプ回路。
【請求項２】
前記バイアス回路は、第１の入出力端子と第２の入出力端子とを有し、前記第１の抵抗の両端が前記第１の入出力端子と前記第２の入出力端子との間に接続され、前記電圧抑制回路要素は、前記第２の入出力端子の電位が前記第１の入出力端子の電位よりも上昇した場合に前記第２の入出力端子と前記第１の入出力端子との間の電圧を前記所定の電圧に抑制するように構成され、
前記複数のトランジスタのうちＮチャンネル型トランジスタのゲートには前記バイアス回路の第１の入出力端子が接続され、当該Ｎチャンネル型トランジスタのソースには前記第２の入出力端子が接続され、
前記複数のトランジスタのうちＰチャンネル型トランジスタのゲートには前記バイアス回路の前記第２の入出力端子が接続され、当該Ｐチャンネル型トランジスタのソースに前記第１の入出力端子が接続されている、請求項１に記載のチャージポンプ回路。
【請求項３】
前記電圧抑制回路要素は、第２の抵抗とＮチャンネル型トランジスタとを備え、
前記第１の入出力端子に前記Ｎチャンネル型トランジスタのソースが接続され、前記Ｎチャンネル型トランジスタのドレインが前記第２の抵抗の一端に接続され、前記第２の入出力端子に前記第２の抵抗の他端と前記Ｎチャンネル型トランジスタのゲートとが接続されている、請求項２に記載のチャージポンプ回路。
【請求項４】
前記電圧抑制回路要素は、第２の抵抗とＰチャンネル型トランジスタとを備え、
前記第１の入出力端子に前記Ｐチャンネル型トランジスタのゲートと前記第２の抵抗の一端とが接続され、前記第２の抵抗の他端に前記Ｐチャンネル型トランジスタのドレインが接続され、前記第２の入出力端子に前記Ｐチャンネル型トランジスタのソースが接続されている、請求項２に記載のチャージポンプ回路。
【請求項５】
前記電圧抑制回路要素は、ダイオードを備え、
前記第１の入出力端子に前記ダイオードのカソードが接続され、前記第２の入出力端子に前記ダイオードのアノードが接続されている、請求項２に記載のチャージポンプ回路。
【請求項６】
前記出力端子と前記出力コンデンサとの間に前記出力コンデンサの両端電圧を平滑化する平滑ユニットを備える、請求項１に記載のチャージポンプ回路。
【請求項７】
前記平滑ユニットはローパスフィルタである、請求項６に記載のチャージポンプ回路。
【請求項８】
前記平滑ユニットはアクティブフィルタである、請求項６に記載のチャージポンプ回路。
【請求項９】
前記平滑ユニットは定電圧レギュレータである、請求項６に記載のチャージポンプ回路。
【請求項１０】
前記ローパスフィルタは、抵抗または誘導性素子と、コンデンサと、で構成されている、請求項７に記載のチャージポンプ回路。
【請求項１１】
シリコンオンインシュレータ構造又はシリコンオンサファイア構造の単一の基板上に集積化されている、請求項１乃至１０のいずれか１項に記載のチャージポンプ回路。
【請求項１２】
請求項１乃至１０のいずれか１項に記載のチャージポンプ回路と、
前記チャージポンプ回路の前記クロック信号入力端子に入力される前記クロック信号を発振により生成する発振器と、
複数のスイッチ入力端と複数のスイッチ出力端とを備え、任意のスイッチ入力端と任意のスイッチ出力端との間を導通させるように構成されたスイッチと、
前記スイッチの導通を切替えるスイッチ切替制御信号が入力され、当該スイッチ切替制御信号をデコードして得られたドライバ制御信号を出力するデコーダと、
前記チャージポンプ回路の前記出力端子から出力された前記出力電圧を電源電圧とし、前記デコーダから前記ドライバ制御信号が入力され、前記ドライバ制御信号に応じて前記スイッチの導通を制御するスイッチ制御信号を生成して出力するドライバと、
を備え、前記チャージポンプ回路、前記発振器、前記デコーダ、前記ドライバ及び前記スイッチがシリコンオンインシュレータ構造又はシリコンオンサファイア構造の単一の基板上に集積化されている、スイッチ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、フライングコンデンサを備えるチャージポンプ回路に関し、特にフライングコンデンサの接続状態を切り替えるトランジスタのバイアス回路に関する。
【背景技術】
【０００２】
近年の半導体集積回路では、複数の機能を実現するために、互いに供給電圧が異なる複数の電源（例えば、１．２Ｖ，１．８Ｖ，２．８Ｖ，−１．２Ｖ，−１．８Ｖ，−２．８Ｖなど）が必要である。従来、複数の電源電圧を外部から供給していたが、最近では、半導体集積回路の内部において複数の電源電圧を生成することが要請されている。また、半導体集積回路をバッテリーにより駆動する要求もあり、半導体集積回路の電源電圧の低電圧化が進んでいる。
【０００３】
半導体集積回路の電源電圧よりも高い正の電圧又は負の電圧を生成するための回路として、当該半導体集積回路の内部にチャージポンプ回路が搭載されている。このようなチャージポンプ回路が、例えば、特許文献１に開示されている。
【０００４】
図９はこの従来のチャージポンプ回路の構成を示す回路図である。図９は特許文献１の図６を本願の出願人が判り易く書き直したものである。
【０００５】
このチャージポンプ回路９は入力端子９１に入力される正の入力電圧ＶＩＮから、負の電圧を生成して出力端子９２から負の出力電圧ＶＯＵＴを出力する。そして、クロック信号入力端子９３から入力されるクロック信号ＣＬＫによってフライングコンデンサＣ９６の接続状態を充電状態と放電状態とに繰り返しスイッチングして、負の電圧を生成する。
【０００６】
チャージポンプ回路９はスイッチング素子としてのトランジスタＭ９１〜Ｍ９４と、フライングコンデンサＣ９６と、バイアス回路としての抵抗Ｒ９１〜Ｒ９５と、直流阻止コンデンサＣ９１〜Ｃ９５と、出力コンデンサＣ９７とを備えている。
【０００７】
このチャージポンプ回路９では、クロック信号入力端子９３に入力されるクロック信号ＣＬＫがローレベル(low level)の時、トランジスタＭ９１、Ｍ９３はオンし、フライングコンデンサＣ９６の一端は入力端子９１に接続され、他端は接地端子９４ｃに接続される。一方、クロック信号ＣＬＫがハイレベル(high level)の時、トランジスタＭ９１、Ｍ９３はオフし、トランジスタＭ９２、Ｍ９４はオンする。これにより、フライングコンデンサＣ９６の一端は接地端子９４ｂに接続され、他端は出力コンデンサＣ９７に接続される。チャージポンプ回路９は、このトランジスタの動作により、フライングコンデンサＣ９６に印加された入力電圧ＶＩＮの極性を反転して出力電圧ＶＯＵＴとしての負の電圧−ＶＩＮを出力する。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特表２００７−５０５５９６公報（特に図６参照）
【発明の概要】
【発明が解決しようとする課題】
【０００９】
しかしながら、図９の構成では、トランジスタに素子耐圧を超える高い電圧が印加される。これをトランジスタＭ９１に着目して説明する。クロック信号ＣＬＫがハイレベルの時の電圧をＣＬＫ＿Ｈ、ローレベルの時の電圧をＣＬＫ＿Ｌとする。トランジスタＭ９１のゲートにはバイアス回路としての抵抗Ｒ９１を通じてバイアス電圧としてＶＩＮが印加される。クロック信号ＣＬＫがハイレベルの時、Ｍ９１のゲート電圧は、ＶＩＮ＋（ＣＬＫ＿Ｈ−ＣＬＫ＿Ｌ）／２となる。そのとき、トランジスタＭ９１のドレイン電圧は、トランジスタＭ９２が導通状態となるので、接地端子９４ｂの基準電圧としての０Ｖとなる。従って、トランジスタＭ９１のゲートドレイン間電圧ＶＧＤ９１は、ＶＩＮ＋（ＣＬＫ＿Ｈ−ＣＬＫ＿Ｌ）／２となる。
【００１０】
例えば、ＶＩＮ＝２．８Ｖ、ＣＬＫ＿Ｈ＝２．８Ｖ、ＣＬＫ＿Ｌ＝０Ｖとすると、ゲート−ドレイン間電圧ＶＧＤ９１は４．２Ｖとなり、一般的な半導体プロセスで形成されるトランジスタの素子耐圧（例えば、３．３Ｖ）を超えてしまう。
【００１１】
次に、トランジスタＭ９２に着目して説明する。トランジスタＭ９２のゲートにはバイアス回路としての抵抗Ｒ９２を通じてバイアス電圧として接地端子９４ｂの基準電圧としての０Ｖが印加される。クロック信号ＣＬＫがローレベルの時、トランジスタＭ９２のゲート電圧は、−（ＣＬＫ＿Ｈ−ＣＬＫ＿Ｌ）／２となる。そのとき、トランジスタＭ９２のドレイン電圧は、トランジスタＭ９１が導通状態となるので、入力電圧ＶＩＮとなる。従って、トランジスタＭ９２のゲートドレイン間電圧ＶＧＤ９２は、−（ＣＬＫ＿Ｈ−ＣＬＫ＿Ｌ）／２−ＶＩＮとなり、ゲートドレイン間電圧ＶＧＤ９２は−４．２Ｖとなり、上述のように、一般的な半導体プロセスで形成されるトランジスタの素子耐圧を超えてしまう。
【００１２】
次に、トランジスタＭ９３に着目して説明する。トランジスタＭ９３のゲートにはバイアス回路としての抵抗Ｒ９３を通じてバイアス電圧として接地端子９４ｃの基準電圧としての０Ｖが印加される。クロック信号ＣＬＫがハイレベルの時、トランジスタＭ９３のゲート電圧は、（ＣＬＫ＿Ｈ−ＣＬＫ＿Ｌ）／２となる。そのとき、トランジスタＭ９３のドレイン電圧は、トランジスタＭ９４が導通状態となるので、出力電圧ＶＯＵＴ＝−ＶＩＮとなる。従って、トランジスタＭ９３のゲートドレイン間電圧ＶＧＤ９３は、（ＣＬＫ＿Ｈ−ＣＬＫ＿Ｌ）／２＋ＶＩＮとなり、ゲートドレイン間電圧ＶＧＤ９３は４．２Ｖとなり、上述のように、一般的な半導体プロセスで形成されるトランジスタの素子耐圧を超えてしまう。
【００１３】
最後に、トランジスタＭ９４に着目して説明する。トランジスタＭ９４のゲートにはバイアス回路としての抵抗Ｒ９４を通じてバイアス電圧として出力電圧ＶＯＵＴ＝−ＶＩＮが印加される。クロック信号ＣＬＫは、ローレベルの時、バイアス回路としての抵抗Ｒ９５により、バイアス電圧として接地端子９４ａの基準電圧としての０Ｖが印加されて−（ＣＬＫ＿Ｈ−ＣＬＫ＿Ｌ）／２となり、トランジスタＭ９４のゲート電圧は、−ＶＩＮ−（ＣＬＫ＿Ｈ−ＣＬＫ＿Ｌ）／２となる。そのとき、トランジスタＭ９４のドレイン電圧は、トランジスタＭ９３が導通状態となるので、接地端子９４ｃの基準電圧としての０Ｖとなる。従って、トランジスタＭ９４のゲートドレイン間電圧ＶＧＤ９４は、−ＶＩＮ−（ＣＬＫ＿Ｈ−ＣＬＫ＿Ｌ）／２となり、ゲートドレイン間電圧ＶＧＤ９４は−４．２Ｖとなり、上述のように、一般的な半導体プロセスで形成されるトランジスタの素子耐圧を超えてしまう。
【００１４】
以上のように、各トランジスタＭ９１〜Ｍ９４には素子耐圧を超える電圧が印加されるため、素子の特性劣化や破壊が発生するという問題点があった。一方、各トランジスタＭ９１〜Ｍ９４が素子耐圧を超えないように入力電圧ＶＩＮを下げて印加すると、出力電圧ＶＯＵＴは上述の−２．８Ｖから−１．９Ｖに上昇し、電圧変換効率が低下するという問題点があった。
【００１５】
本発明は上記従来の問題点を解決するべくなされたもので、素子耐圧の低い半導体プロセスで形成されても、電力変換効率を低下することなく、電圧印加による素子の特性劣化や破壊が発生しないチャージポンプ回路を提供することを目的とする。
【課題を解決するための手段】
【００１６】
上記の課題を解決するために、本発明のある形態に係るチャージポンプ回路は、入力電圧が入力される入力端子と、前記入力電圧より低い電圧の電圧源に接続される低電位端子と、出力電圧を出力する出力端子と、前記出力端子と前記低電位端子との間に接続された出力コンデンサと、フライングコンデンサと、ゲートに直流阻止コンデンサを介して入力されるクロック信号に応じてオン及びオフすることによって、前記フライングコンデンサの状態を、当該フライングコンデンサの一端及び他端がそれぞれ前記入力端子及び前記低電位端子に接続された充電状態と当該フライングコンデンサの一端及び他端がそれぞれ前記低電位端子及び前記出力端子に接続された放電状態とに交互に切り替えるよう構成された複数のトランジスタと、前記複数のトランジスタのゲートとソースとの間にそれぞれ接続された複数のバイアス回路と、を備え、少なくとも１つの前記バイアス回路が、当該バイアス回路に対応するトランジスタのゲートとソースとの間に接続された第１の抵抗と、前記第１の抵抗に並列に接続され、当該バイアス回路に対応するトランジスタをオフさせる前記クロック信号が入力された場合に前記第１の抵抗の両端に生じる電圧を所定の電圧に抑制する電圧抑制回路要素とを備える。
【００１７】
この構成によれば、各トランジスタのゲート電圧はバイアス回路によって印加され、電圧抑制回路要素によって所定の電圧に抑制される。この結果、素子耐圧の低い半導体プロセスで形成されても、電力変換効率を低下することなく、電圧印加による素子の特性劣化や破壊が発生しないチャージポンプ回路を提供することが可能となる。
【００１８】
前記バイアス回路は、第１の入出力端子と第２の入出力端子とを有し、前記第１の抵抗の両端が前記第１の入出力端子と前記第２の入出力端子との間に接続され、前記電圧抑制回路要素は、前記第２の入出力端子の電位が前記第１の入出力端子の電位よりも上昇した場合に前記第２の入出力端子と前記第１の入出力端子との間の電圧を前記所定の電圧に抑制するように構成され、前記複数のトランジスタのうちＮチャンネル型トランジスタのゲートには前記バイアス回路の第１の入出力端子が接続され、当該Ｎチャンネル型トランジスタのソースには前記第２の入出力端子が接続され、前記複数のトランジスタのうちＰチャンネル型トランジスタのゲートには前記バイアス回路の前記第２の入出力端子が接続され、当該Ｐチャンネル型トランジスタのソースに前記第１の入出力端子が接続されていてもよい。
【００１９】
前記電圧抑制回路要素は、第２の抵抗とＮチャンネル型トランジスタとを備え、前記第１の入出力端子に前記Ｎチャンネル型トランジスタのソースが接続され、前記Ｎチャンネル型トランジスタのドレインが前記第２の抵抗の一端に接続され、前記第２の入出力端子に前記第２の抵抗の他端と前記Ｎチャンネル型トランジスタのゲートとが接続されていてもよい。
【００２０】
この構成によれば、各トランジスタのゲート電圧はバイアス回路によって印加され、ゲート電圧がＮチャンネル型トランジスタの閾値電圧に固定（抑制）される。Ｎチャンネル型トランジスタのドレインとゲートの間に第２の抵抗が挿入されているため、Ｎチャンネル型トランジスタのドレイン電流を制限することが可能である。この結果、Ｎチャンネル型トランジスタがオンした瞬間に大電流が流れることにより発生するスパイクノイズをより低減するとともに、素子耐圧の低い半導体プロセスを用いても素子の特性劣化や破壊が発生しにくいチャージポンプ回路を提供することが可能となる。
【００２１】
前記電圧抑制回路要素は、第２の抵抗とＰチャンネル型トランジスタとを備え、前記第１の入出力端子に前記Ｐチャンネル型トランジスタのゲートと前記第２の抵抗の一端とが接続され、前記第２の抵抗の他端に前記Ｐチャンネル型トランジスタのドレインが接続され、前記第２の入出力端子に前記Ｐチャンネル型トランジスタのソースが接続されていてもよい。
【００２２】
この構成によれば、上記と同様の効果を奏することができる。
【００２３】
前記電圧抑制回路要素は、ダイオードを備え、前記第１の入出力端子に前記ダイオードのカソードが接続され、前記第２の入出力端子に前記ダイオードのアノードが接続されていてもよい。
【００２４】
この構成によれば、各トランジスタのゲート電圧はバイアス回路によって印加され、ゲート電圧がダイオードの順方向電圧に固定（抑制）される。この結果、素子耐圧の低い半導体プロセスを用いても素子の特性劣化や破壊が発生しにくいチャージポンプ回路を提供することが可能となる。
【００２５】
前記出力端子と前記出力コンデンサとの間に前記出力コンデンサの両端電圧を平滑化する平滑ユニットを備えてもよい。
【００２６】
この構成によれば、平滑ユニットによって出力コンデンサに発生する出力電圧のリップルが低減される。この結果、低リップルの出力電圧が得られるとともに、素子耐圧の低い半導体プロセスを用いても素子の特性劣化や破壊が発生しにくいチャージポンプ回路を提供することが可能となる。
【００２７】
前記平滑ユニットはローパスフィルタであってもよい。
【００２８】
前記平滑ユニットはアクティブフィルタであってもよい。
【００２９】
前記平滑ユニットは定電圧レギュレータであってもよい。
【００３０】
前記ローパスフィルタは、抵抗または誘導性素子と、コンデンサと、で構成されていてもよい。
【００３１】
前記チャージポンプ回路は、シリコンオンインシュレータ構造又はシリコンオンサファイア構造の単一の基板上に集積化されていてもよい。
【００３２】
この構成によれば、寄生素子の発生を抑制することができる。
【００３３】
本発明の他の形態に係るスイッチ装置は、上記のいずれかのチャージポンプ回路と、前記チャージポンプ回路の前記クロック信号入力端子に入力される前記クロック信号を発振により生成する発振器と、複数のスイッチ入力端と複数のスイッチ出力端とを備え、任意のスイッチ入力端と任意のスイッチ出力端との間を導通させるように構成されたスイッチと、前記スイッチの導通を切替えるスイッチ切替制御信号が入力され、当該スイッチ切替制御信号をデコードして得られたドライバ制御信号を出力するデコーダと、前記チャージポンプ回路の前記出力端子から出力された前記出力電圧を電源電圧とし、前記デコーダから前記ドライバ制御信号が入力され、前記ドライバ制御信号に応じて前記スイッチの導通を制御するスイッチ制御信号を生成して出力するドライバと、を備え、前記チャージポンプ回路、前記発振器、前記デコーダ、前記ドライバ及び前記スイッチがシリコンオンインシュレータ構造又はシリコンオンサファイア構造の単一の基板上に集積化されている。
【００３４】
この構成によれば、素子耐圧の低い半導体プロセスを用いても素子の特性劣化や破壊が発生しにくいスイッチ装置を提供することが可能となる。
【発明の効果】
【００３５】
本発明によれば、素子耐圧の低い半導体プロセスで形成されても、電力変換効率を低下することなく、電圧印加による素子の特性劣化や破壊が発生しないチャージポンプ回路を提供することができる。
【図面の簡単な説明】
【００３６】
【図１】本発明の実施の形態１に係るチャージポンプ回路の構成例を示した回路図である。
【図２】本発明の実施の形態１の変形例１のバイアス回路の構成例を示した回路図である。
【図３】本発明の実施の形態１の変形例２のバイアス回路の構成例を示した回路図である。
【図４】本発明の実施の形態１の変形例３のバイアス回路の構成例を示した回路図である。
【図５】本発明の実施の形態２に係るチャージポンプ回路におけるバイアス回路の構成例を示した回路図である。
【図６】本発明の実施の形態２の変形例５のバイアス回路の構成例を示した回路図である。
【図７】本発明の実施の形態３に係るチャージポンプ回路の構成例を示した回路図である。
【図８】本発明の実施の形態４に係るスイッチ装置の構成例を示したブロック図である。
【図９】従来のチャージポンプ回路の構成を示した回路図である。
【発明を実施するための形態】
【００３７】
以下、本発明の実施の形態を、図面を参照しながら説明する。なお、以下では全ての図を通じて同一又は相当する要素には同一の参照符号を付して、その重複する説明を省略する。
【００３８】
（実施の形態１）
［チャージポンプ回路の構成］
図１は、本発明の実施の形態１に係るチャージポンプ回路の構成例を示した図である。
【００３９】
図１を参照すると、チャージポンプ回路５は、例えば、ＳＯＩ(Silicon On Insulator)構造又はＳＯＳ(Silicon On Sapphire)構造の単一の基板上に集積化されている。但し、基板はこれに限定されるものではない。ＳＯＩ構造又はＳＯＳ構造の単一の基板上に集積化することにより、寄生素子の発生を抑制することができる。
【００４０】
チャージポンプ回路５は、入力端子１と、出力端子２と、クロック信号入力端子３と、低電位端子４ａ〜４ｄと、スイッチング素子としてのトランジスタＭ１〜Ｍ４と、フライングコンデンサＣ６と、バイアス回路１０ａ、１０ｂ、１０ｃ、１０ｄと、直流阻止コンデンサＣ１〜Ｃ５と、バイアス抵抗（第１の抵抗）Ｒ１と、出力コンデンサＣ７と、を備える。トランジスタＭ１、Ｍ３は、例えば、Ｐチャンネル型ＭＯＳトランジスタであり、トランジスタＭ２、Ｍ４は、例えば、Ｎチャンネル型ＭＯＳトランジスタである。低電位端子４ａ〜４ｄは入力電圧より低い電圧の電圧源に接続される。ここでは、例えば、低電位端子４ａ〜４ｄは、基準電圧として０Ｖを付与する電源に接続される（接地される）。
【００４１】
バイアス回路１０ａ、１０ｂ、１０ｃ、１０ｄは、４つのトランジスタＭ１、Ｍ２、Ｍ３、Ｍ４のゲートとソースとの間にそれぞれ接続されている。バイアス回路１０ａ、１０ｂ、１０ｃ、１０ｄは、それぞれに対応するトランジスタのゲートとソースとの間に接続されたバイアス設定抵抗Ｒ１（第１の抵抗）と、バイアス設定抵抗Ｒ１に並列に接続された電圧抑制回路要素とを備える。本明細書及び特許請求の範囲において、「回路要素」は、電気（電子）回路素子と電気（電子）回路とを含む概念として定義される。電圧抑制回路要素は、バイアス回路１０ａ、１０ｂ、１０ｃ、１０ｄのそれぞれに対応するトランジスタＭ１、Ｍ２、Ｍ３、Ｍ４をオフさせるクロック信号ＣＬＫが入力された場合にバイアス設定抵抗Ｒ１の両端に生じる電圧を所定の電圧に抑制するものであればよい。以下では、電圧抑制回路要素がダイオードＤ１のみである場合を例示するが、これ以外の電圧抑制回路要素を後述する変形例及び他の実施の形態において例示する。
【００４２】
バイアス回路１０ａ、１０ｂ、１０ｃ、１０ｄは、それぞれ、第１の入出力端子１０１ａ、１０１ｂ、１０１ｃ、１０１ｄと、第２の入出力端子１０２ａ、１０２ｂ、１０２ｃ、１０２ｄと、ダイオードＤ１とを有していて、バイアス設定抵抗Ｒ１の両端がそれぞれ第１の入出力端子１０１ａ、１０１ｂ、１０１ｃ、１０１ｄと第２の入出力端子１０２ａ、１０２ｂ、１０２ｃ、１０２ｄとの間に接続されている。電圧抑制回路要素は、第２の入出力端子１０２ａ、１０２ｂ、１０２ｃ、１０２ｄの電位が第１の入出力端子１０１ａ、１０１ｂ、１０１ｃ、１０１ｄの電位よりも上昇した場合に第２の入出力端子１０２ａ、１０２ｂ、１０２ｃ、１０２ｄと第１の入出力端子１０１ａ、１０１ｂ、１０１ｃ、１０１ｄとの間の電圧を所定の電圧に抑制するように構成されている。
【００４３】
具体的には、第１の入出力端子１０１ａ、１０１ｂ、１０１ｃ、１０１ｄに、それぞれ、ダイオードＤ１のカソードが接続され、第２の入出力端子１０２ａ、１０２ｂ、１０２ｃ、１０２ｄに、それぞれ、ダイオードＤ１のアノードが接続されている。
【００４４】
第１のトランジスタＭ１では、ソースが入力端子１に接続され、ドレインがフライングコンデンサＣ６の一端及び第２のトランジスタＭ２のドレインに接続されている。第２のトランジスタＭ２のソースは低電位端子４ｂに接続されている。
【００４５】
第３のトランジスタＭ３のドレインはフライングコンデンサＣ６の他端及び第４のトランジスタＭ４のドレインに接続されている。第３のトランジスタＭ３のソースは低電位端子４ｃに接続されている。第４のトランジスタＭ４のソースは出力コンデンサＣ７の一端及び出力端子２に接続されている。
【００４６】
出力コンデンサＣ７の他端は低電位端子４ｄに接続されている。第１、第２、及び第３のトランジスタＭ１、Ｍ２、Ｍ３のゲートには、それぞれ、直流阻止コンデンサＣ１、Ｃ２、Ｃ３の一端がそれぞれ接続されている。直流阻止コンデンサＣ１、Ｃ２、Ｃ３の他端はクロック信号入力端子３に接続されている。
【００４７】
第４のトランジスタＭ４のゲートには直流阻止コンデンサＣ５の一端が接続されている。直流阻止コンデンサＣ５の他端は抵抗Ｒ５の一端及び直流阻止コンデンサＣ４の一端に接続されている。直流阻止コンデンサＣ４の他端はクロック信号入力端子３に接続されている。抵抗Ｒ５の他端は低電位端子４ａに接続されている。
【００４８】
第１のトランジスタＭ１のソースにはバイアス回路１０ａの第１の入出力端子１０１ａが接続され、第１のトランジスタＭ１のゲートには第２の入出力端子１０２ａが接続されている。第２のトランジスタＭ２のゲートにはバイアス回路１０ｂの第１の入出力端子１０１ｂが接続され、第２のトランジスタＭ２のソースには第２の入出力端子１０２ｂが接続されている。第３のトランジスタＭ３のゲートにはバイアス回路１０ｃの第２の入出力端子１０２ｃが接続され、第３のトランジスタＭ３のソースには第１の入出力端子１０１ｃが接続されている。第４のトランジスタＭ４のゲートにはバイアス回路１０ｄの第１の入出力端子１０１ｄが接続され、第４のトランジスタＭ４のソースには第２の入出力端子１０２ｄが接続されている。
【００４９】
［チャージポンプ回路の動作］
次に、以上のように構成されたチャージポンプ回路５の動作例を説明する。チャージポンプ回路５は、クロック信号入力端子３から入力されるクロック信号ＣＬＫに従いフライングコンデンサＣ６の充放電を繰り返し、入力端子１に入力される正の入力電圧ＶＩＮから負の電圧を生成して出力端子２から負の出力電圧ＶＯＵＴを出力するものである。
【００５０】
まず、フライングコンデンサＣ６の充放電動作を説明する。
【００５１】
ローレベルのクロック信号ＣＬＫがクロック信号入力端子３に入力されると、第１のトランジスタＭ１と第３のトランジスタＭ３とがオンするとともに第２のトランジスタＭ２と第４のトランジスタＭ４とがオフする。これにより、フライングコンデンサＣ６の一端は入力端子１に接続され、フライングコンデンサＣ６の他端は低電位端子４ｃに接続される。これにより、フライングコンデンサＣ６の両端間に入力電圧ＶＩＮが印加されて当該フライングコンデンサＣ６が充電される。
【００５２】
次に、ハイレベルのクロック信号ＣＬＫがクロック信号入力端子３に入力されると、第１のトランジスタＭ１と第３のトランジスタＭ３とがオフするとともに第２のトランジスタＭ２と第４のトランジスタＭ４とがオンする。これにより、フライングコンデンサＣ６の一端は低電位端子４ｂに接続され、フライングコンデンサＣ６の他端は出力コンデンサＣ７と出力端子２とに接続される。これにより、フライングコンデンサＣ６の両端電圧は充電時と極性が反転して−ＶＩＮとなり、出力コンデンサＣ７に電荷が放電されて、出力端子２に出力電圧ＶＯＵＴとして−ＶＩＮが出力される。以上のようにして正の入力電圧から負の出力電圧が生成される。
【００５３】
次に、第１〜第４のトランジスタＭ１〜Ｍ４の駆動方法を説明する。
【００５４】
クロック信号入力端子３から入力されるクロック信号ＣＬＫは周期的にハイレベルとローレベルとを繰り返す。このハイレベルの時の電圧をＣＬＫ＿Ｈ、ローレベルの時の電圧をＣＬＫ＿Ｌと表す。クロック信号ＣＬＫは直流阻止コンデンサＣ１〜Ｃ５によりＤＣ電圧を阻止され、さらにバイアス回路１０ａ、１０ｂ、１０ｃ、１０ｄより与えられるバイアス電圧に重畳されて第１〜第４のトランジスタＭ１〜Ｍ４のゲートに印加される。
【００５５】
第１のトランジスタＭ１に着目すると、第１のトランジスタＭ１のゲートにはバイアス回路１０ａのバイアス設定抵抗Ｒ１を通じて入力端子１の電圧が印加される。入力端子１の電圧をＶＩＮとすると、クロック信号ＣＬＫがローレベルの時には、第１のトランジスタＭ１のゲートの電圧は、ＶＩＮ−（ＣＬＫ＿Ｈ−ＣＬＫ＿Ｌ）／２となる。一方、クロック信号ＣＬＫがハイレベルの時には、第１のトランジスタＭ１のゲートの電圧は、入力端子１の電圧ＶＩＮを超えるがバイアス回路１０ａのダイオードＤ１が導通状態となり、電圧が固定される（抑制される）。ダイオードＤ１の順方向電圧をＶｆとすると第１のトランジスタＭ１のゲートの電圧はＶＩＮ＋Ｖｆとなる。第１のトランジスタＭ１のドレイン電圧は、第２のトランジスタＭ２が導通状態となり、低電位端子４ｂの基準電圧としての０Ｖとなる。ここで第１のトランジスタＭ１のゲートドレイン間電圧ＶＧＤ１は、ＶＩＮ＋Ｖｆとなる。例えば、ＶＩＮ＝２．８Ｖ、Ｖｆ＝０．５Ｖとすると、ゲートドレイン間電圧ＶＧＤ１は３．３Ｖとなり、一般的な半導体プロセスで形成されるトランジスタの素子耐圧（例えば、３．３Ｖ）を超えない。
【００５６】
第２のトランジスタＭ２に着目すると、第２のトランジスタＭ２のゲートにはバイアス回路１０ｂのバイアス設定抵抗Ｒ１を通じて低電位端子４ｂの基準電圧としての０Ｖが印加される。クロック信号ＣＬＫがハイレベルの時には、第２のトランジスタＭ２のゲートの電圧は、（ＣＬＫ＿Ｈ−ＣＬＫ＿Ｌ）／２となる。一方、クロック信号ＣＬＫがローレベルの時には、第２のトランジスタＭ２のゲートの電圧は、低電位端子４ｂの基準電圧としての０Ｖを下回るがバイアス回路１０ｂのダイオードＤ１が導通状態となり、電圧が固定される。ダイオードＤ１の順方向電圧をＶｆとすると第２のトランジスタＭ２のゲートの電圧は−Ｖｆとなる。第２のトランジスタＭ２のドレイン電圧は、第１のトランジスタＭ１が導通状態となり、入力電圧ＶＩＮとなる。ここで第２のトランジスタＭ２のゲートドレイン間電圧ＶＧＤ２は、−Ｖｆ−ＶＩＮとなり、ゲートドレイン間電圧ＶＧＤ２は−３．３Ｖとなり、上述のように一般的な半導体プロセスで形成されるトランジスタの素子耐圧を超えない。
【００５７】
第３のトランジスタＭ３に着目すると、第３のトランジスタＭ３のゲートにはバイアス回路１０ｃのバイアス設定抵抗Ｒ１を通じて低電位端子４ｃの基準電圧としての０Ｖが印加される。クロック信号ＣＬＫがローレベルの時には、第３のトランジスタＭ３のゲートの電圧は、−（ＣＬＫ＿Ｈ−ＣＬＫ＿Ｌ）／２となる。一方、クロック信号ＣＬＫがハイレベルの時には、第３のトランジスタＭ３のゲートの電圧は、低電位端子４ｃの基準電圧としての０Ｖを超えるがバイアス回路１０ｃのダイオードＤ１が導通状態となり、電圧が固定される。ダイオードＤ１の順方向電圧をＶｆとすると第３のトランジスタＭ３のゲートの電圧はＶｆとなる。第３のトランジスタＭ３のドレイン電圧は、第４のトランジスタＭ４が導通状態となり、出力電圧ＶＯＵＴ＝−ＶＩＮとなる。ここで第３のトランジスタＭ３のゲートドレイン間電圧ＶＧＤ３は、Ｖｆ＋ＶＩＮとなり、ゲートドレイン間電圧ＶＧＤ３は３．３Ｖとなり、上述のように一般的な半導体プロセスで形成されるトランジスタの素子耐圧を超えない。
【００５８】
第４のトランジスタＭ４に着目すると、第４のトランジスタＭ４のゲートにはバイアス回路１０ｄのバイアス設定抵抗Ｒ１を通じて出力電圧ＶＯＵＴ＝−ＶＩＮが印加される。クロック信号ＣＬＫは、ハイレベルの時には、抵抗Ｒ５によりバイアス電圧として低電位端子４ａの基準電圧としての０Ｖが印加されて（ＣＬＫ＿Ｈ−ＣＬＫ＿Ｌ）／２となり、第４のトランジスタＭ４のゲート電圧は、−ＶＩＮ＋（ＣＬＫ＿Ｈ−ＣＬＫ＿Ｌ）／２となる。一方、クロック信号ＣＬＫは、ローレベルの時には、抵抗Ｒ５によりバイアス電圧として低電位端子４ａの基準電圧としての０Ｖが印加されて−（ＣＬＫ＿Ｈ−ＣＬＫ＿Ｌ）／２となり、第４のトランジスタＭ４のゲートの電圧は、−ＶＩＮを下回るがバイアス回路１０ｄのダイオードＤ１が導通状態となり、電圧が固定される。ダイオードＤ１の順方向電圧をＶｆとすると第４のトランジスタＭ４のゲートの電圧は−ＶＩＮ−Ｖｆとなる。第４のトランジスタＭ４のドレイン電圧は、第３のトランジスタＭ３が導通状態となり、低電位端子４ｃの基準電圧としての０Ｖとなる。ここで第４のトランジスタＭ４のゲートドレイン間電圧ＶＧＤ４は、−ＶＩＮ−Ｖｆとなり、ゲートドレイン間電圧ＶＧＤ４は−３．３Ｖとなり、上述のように、一般的な半導体プロセスで形成されるトランジスタの素子耐圧を超えない。
【００５９】
以上説明したように、各トランジスタＭ１〜Ｍ４には素子耐圧を超える電圧が印加されることはなく、図９に示す従来例で課題であった電圧印加による素子の特性劣化や破壊は発生しない。そのため、図９に示す従来例と比較すると、入力電圧ＶＩＮを下げて印加する必要が無く、出力電圧ＶＯＵＴは例えば−２．８Ｖが得られ、電圧変換効率が低下することもない。
【００６０】
次に、本実施の形態１の変形例を説明する。
【００６１】
＜変形例１＞
変形例１は、図１のバイアス回路１０ａ、１０ｂ、１０ｃ、１０ｄを図２に示すバイアス回路１１に置換したものである。バイアス回路１１は、図１に示すバイアス回路１０ａ、１０ｂ、１０ｃ、１０ｄと比較すると、図１のダイオードＤ１のみからなる電圧抑制回路要素が、第２の入出力端子１０２にアノードが接続されたダイオードＤ１と当該ダイオードＤ１のカソードと第１の入出力端子１０１との間に接続されたバイアス設定抵抗（第２の抵抗）Ｒ１１とで構成された電圧抑制回路要素で置換されている点で異なり、これ以外は同じである。
【００６２】
バイアス回路１１においてダイオードＤ１が導通状態の時、第１の入出力端子１０１と第２の入出力端子１０２との間の電圧は、ダイオードの順方向電圧にバイアス設定抵抗Ｒ１１の両端電圧を加えた電圧となる。バイアス設定抵抗Ｒ１１の両端電圧をＶＲとするとバイアス回路１１の端子間電圧はＶｆ＋ＶＲとなる。バイアス設定抵抗Ｒ１１の抵抗値を変化させる（調整する）ことで、バイアス回路１１の端子間電圧を変化させることができる。また、ダイオードＤ１が導通した時に流れる電流をバイアス設定抵抗Ｒ１１によって抑制することができる。
【００６３】
＜変形例２＞
変形例２は、図１のバイアス回路１０ａ、１０ｂ、１０ｃ、１０ｄを図３に示すバイアス回路１２に置換したものである。バイアス回路１２は、図１に示すバイアス回路１０ａ、１０ｂ、１０ｃ、１０ｄと比較すると、図１のダイオードＤ１のみからなる電圧抑制回路要素が、第１の入出力端子１０１にカソードが接続されたダイオードＤ１と当該ダイオードＤ１のアノードと第２の入出力端子１０２との間に接続されたバイアス設定抵抗Ｒ１２とで構成された電圧抑制回路要素で置換されている点で異なり、これ以外は同じである。
【００６４】
バイアス回路１２においてダイオードＤ１が導通状態の時、第１の入出力端子１０１と第２の入出力端子１０２との間の電圧は、ダイオードの順方向電圧にバイアス設定抵抗Ｒ１２の両端電圧を加えた電圧となる。バイアス設定抵抗Ｒ１２の両端電圧をＶＲとするとバイアス回路１１の端子間電圧はＶｆ＋ＶＲとなる。バイアス設定抵抗Ｒ１２の抵抗値を変化させる（調整する）ことで、バイアス回路１２の端子間電圧を変化させることができる。また、ダイオードＤ１が導通した時に流れる電流をバイアス設定抵抗Ｒ１２によって抑制することができる。
【００６５】
＜変形例３＞
変形例３は、図１のバイアス回路１０ａ、１０ｂ、１０ｃ、１０ｄを図４に示すバイアス回路１３に置換したものである。バイアス回路１３は、図１に示すバイアス回路１０ａ、１０ｂ、１０ｃ、１０ｄと比較すると、図１のバイアス設定抵抗Ｒ１が、互いに直列に接続された一対のバイアス設定抵抗１３１、１３２で置換され、一方のバイアス設定抵抗１３１に並列に電圧抑制回路要素としてのダイオードＤ１が接続されている点で異なり、これ以外は同じである。
【００６６】
具体的には、第１の入出力端子１０１には、ダイオードＤ１のカソードとバイアス設定抵抗Ｒ１３１の一端とが接続されている。バイアス設定抵抗Ｒ１３１の他端にはダイオードＤ１のアノードとバイアス設定抵抗Ｒ１３２の一端が接続され、バイアス設定抵抗Ｒ１３２の他端が第２の入出力端子１０２に接続されている。
【００６７】
一対のバイアス設定抵抗Ｒ１３１、Ｒ１３２は、図１のバイアス回路１０ａ〜１０ｄのバイアス設定抵抗Ｒ１と同様に機能する。バイアス回路１３においては、ダイオードＤ１が導通状態の時、第１の入出力端子１０１と第２の入出力端子１０２の端子間電圧は、ダイオードの順方向電圧にバイアス設定抵抗Ｒ１３２の両端電圧を加えた電圧となる。バイアス設定抵抗Ｒ１３２の両端電圧をＶＲとするとバイアス回路１４の端子間電圧はＶＲ＋Ｖｆとなる。バイアス設定抵抗Ｒ１３２の抵抗値を変化させる（調整する）ことで、バイアス回路１４の端子間電圧を変化させることができる。また、ダイオードＤ１が導通した時に流れる電流をバイアス設定抵抗Ｒ１３２によって抑制することができる。
【００６８】
＜変形例４＞
変形例４として、変形例１〜変形例３のいずれかにおいて、ダイオードＤ１を、ゲートがドレインに接続されたダイオード接続のＭＯＳトランジスタで置換してもよい。また、ダイオードＤ１を、ベースがコレクタに接続されたダイオード接続のバイポーラトランジスタで置換してもよい。
【００６９】
（実施の形態２）
図５は、本発明の実施の形態２係るチャージポンプ回路のバイアス回路１４の構成を示した回路図である。本実施の形態２は、図１に示すバイアス回路１０ａ、１０ｂ、１０ｃ、１０ｄを図５に示すバイアス回路１４で置き換えたものである。これ以外の点は実施の形態１のチャージポンプ回路と同様である。以下、バイアス回路１４の構成を詳述する。
【００７０】
図５に示すように、バイアス回路１４は、図１に示すバイアス回路１０ａ、１０ｂ、１０ｃ、１０ｄと比較すると、図１のダイオードＤ１のみからなる電圧抑制回路要素が、トランジスタＭ１４と抵抗Ｒ１４とで構成された電圧抑制回路要素で置換されている点で異なり、これ以外は同じである。トランジスタＭ１４は例えばＮチャネル型ＭＯＳトランジスタで構成されている。
【００７１】
具体的には、バイアス回路１４は、第１の入出力端子１０１と、第２の入出力端子１０２と、トランジスタＭ１４と、バイアス設定抵抗Ｒ１と、抵抗Ｒ１４とを備える。第１の入出力端子１０１には、トランジスタＭ１４のソースとバイアス設定抵抗Ｒ１の一端とが接続されている。バイアス設定抵抗Ｒ１の他端は第２の入出力端子１０２に接続されている。トランジスタＭ１４のドレインには、抵抗Ｒ１４の一端が接続されている。抵抗Ｒ１４の他端はトランジスタＭ１４のゲートと第２の入出力端子１０２とに接続されている。
【００７２】
次に、以上のように構成されたバイアス回路１４の動作を説明する。
【００７３】
第２の入出力端子１０２と第１の入出力端子１０１との間の電圧が上昇しトランジスタＭ１４の閾値電圧となると、トランジスタＭ１４は導通状態となり、第２の入出力端子１０２と第１の入出力端子１０１との間の電圧はトランジスタＭ１４の閾値電圧で固定される（抑制される）。これは、図１に示すバイアス回路のダイオードＤ１が導通状態になる動作と同等である。しかしながら、図１に示すバイアス回路ではダイオードが導通状態になるとその瞬間に大電流が流れる。一方、図５のバイアス回路１４ではトランジスタＭ１４のドレインとゲートの間に抵抗Ｒ１４が挿入されているため、トランジスタＭ１４のドレイン電流を制限することが可能である。そのため、チャージポンプ回路５において瞬時に大電流が流れることにより発生するスパイクノイズをより低減することができる。また抵抗Ｒ１４の抵抗値を変化させる（調整する）ことでトランジスタＭ１４のドレイン電流値を変化させる（調整する）ことが可能である。またトランジスタＭ１４のゲート長およびゲート幅を変化させる（調整する）ことにより閾値電圧を変化させ（調整し）て、トランジスタＭ１４が導通状態の時の第２の入出力端子１０２と第１の入出力端子１０１との間の電圧を変化させる（調整する）ことも可能である。また、バイアス回路１４は、実施の形態１の変形例１〜変形例３と比較すると、以下の点で有利である。すなわち、変形例１〜変形例３ではダイオードＤ１に直列に接続された抵抗（Ｒ１１、Ｒ１２、又はＲ１３２）によりダイオードＤ１のオン電流を抑制することができる反面、当該抵抗により生じる電圧降下の分だけ、バイアス回路（１０ａ、１０ｂ、１０ｃ、又は１０ｄ）の端子間電圧が増加する。これに対し、本実施の形態２のバイアス回路１４では、トランジスタＭ１４に直列に接続された抵抗Ｒ１４によりトランジスタＭ１４のオン電流を抑制することができる上に、バイアス回路１４の端子間電圧がトランジスタＭ１４のオン電圧に抑制することができる。
【００７４】
＜変形例５＞
変形例５は、実施の形態１のバイアス回路１０ａ、１０ｂ、１０ｃ、１０ｄを図６に示すバイアス回路１５に置き換えたものである。バイアス回路１５は図５に示すバイアス回路１４のＮチャンネル型トランジスタからなるトランジスタＭ１４をＰチャンネル型トランジスタからなるトランジスタＭ１５に置換したものである。具体的には、第１の入出力端子１０１には抵抗Ｒ１５の他端とトランジスタＭ１５のゲートとが接続されている。第２の入出力端子１０２にはトランジスタＭ１５のソースが接続されている。
【００７５】
この構成により、図５に示すバイアス回路１４と同様の効果が得られる。
【００７６】
＜変形例６＞
変形例６として、実施の形態２又は変形例５において、トランジスタＭ１４又はトランジスタＭ１５をバイポーラトランジスタ、その他のトランジスタ等で構成してもよい。
【００７７】
（実施の形態３）
図７は、本発明の実施の形態３に係るチャージポンプ回路の構成例を示した図である。
【００７８】
図７に示すように、本実施の形態３のチャージポンプ回路５は、図１のチャージポンプ回路に、出力コンデンサＣ７の両端電圧を平滑化する平滑ユニットを付加したものである。具体的には、本実施の形態３のチャージポンプ回路５では、出力コンデンサＣ７と出力端子２との間に平滑ユニットとしてのローパスフィルタを構成する抵抗Ｒ６が挿入され、出力端子２にコンデンサＣ８の一端が接続され、コンデンサＣ８の他端が低電位端子４ｅに接続されている。なお、平滑ユニットは、この構成に限定されない。例えば、後述する変形例７に示すようなものでもよい。
【００７９】
この構成によれば、平滑ユニットとしてローパスフィルタを追加することにより、図１に示す構成よりも低リップル(ripple)の出力電圧が得られる。
【００８０】
＜変形例７＞
変形例７として、実施の形態３のチャージポンプ回路５において、平滑ユニットとして、抵抗Ｒ６とコンデンサＣ８で構成されたローパスフィルタに代えて、誘導性素子とコンデンサＣ８とで構成されるローパスフィルタ（図示せず）、アクティブフィルタ、あるいは定電圧レギュレータなどを用いてもよく、同様の効果が得られる。
【００８１】
（実施の形態４）
図８は、本発明の実施の形態４に係るスイッチ装置の構成例を示したブロック図である。
本実施の形態４は、上記の実施の形態１乃至３のいずれかのチャージポンプ回路５を、高周波信号の切り替えを行うスイッチ装置の負電源に適用した例を示すものである。
【００８２】
図８に示すように、制御信号入力端子５００には外部からスイッチ切替制御信号が入力される。デコーダ部５１１は、制御信号入力端子５００に入力されたスイッチ切替制御信号をデコードしてドライバ制御信号５０１を生成する。ドライバ部５１２はドライバ制御信号５０１に応じてスイッチ制御信号５０２を生成する。スイッチ部５１３はスイッチ制御信号５０２に応じてスイッチ入力端５０３とスイッチ出力端５０４ａ〜５０４ｆのうちいずれか一つとの間を導通させている。つまり、スイッチ入力端５０３に入力された信号は、スイッチ制御信号５０２に基づいて、スイッチ出力端５０４ａ〜５０４ｆのうちいずれか一つから出力される。
【００８３】
電源部５１４は、発振器５１０とチャージポンプ回路５とを備える。発振器５１０は、チャージポンプ回路５を駆動するためのクロック信号ＣＬＫを発振により生成して、該クロック信号ＣＬＫをチャージポンプ回路５のクロック信号入力端子３（図１参照）に印加させている。
【００８４】
チャージポンプ回路５は、上記実施の形態１〜３のとおり、出力端子１（図１参照）に現われる負の電圧の出力電圧ＶＯＵＴを出力する。ドライバ部５１２はチャージポンプ回路５から供給される出力電圧ＶＯＵＴを負電源電圧とし、この出力電圧ＶＯＵＴによってスイッチ制御信号５０２を生成する。なお、スイッチ装置全体の電源（図示せず）として印加される電源電圧は正の電圧であるが、出力電圧ＶＯＵＴは負の電圧であり、ドライバ部５１２から出力されるスイッチ制御信号５０２の電圧は、正の電圧のみならず負の電圧となるため、スイッチ装置全体の電源電圧から供給される正の電圧のみの場合に比べて電圧差が大きくなる。この結果として、スイッチ部５１３の特性向上（低ひずみ、低損失、及び高アイソレーション）が図られている。
【００８５】
さらに、図８のスイッチ装置は、例えば、ＳＯＩ構造又はＳＯＳ構造の単一の基板上に集積化されている。つまり、図８のスイッチ装置を構成する発振器５１０、チャージポンプ回路５、デコーダ部５１１、ドライバ部５１２及びスイッチ部５１３は、ＳＯＩ構造又はＳＯＳ構造の単一の基板上に集積化されている。
【００８６】
このように、スイッチ装置の負電源として素子耐圧の低い半導体プロセスでも特性劣化や破壊が発生しにくいチャージポンプ回路５が適用されることにより、低ひずみ、低損失及び高アイソレーションのスイッチ装置を実現できる。
【００８７】
なお、本実施の形態４では、スイッチ部５１３のスイッチ入力端数は“１”であり、かつスイッチ出力端数は“６”であるが、入力端数及び出力端数は、これらに限定されるものではない。
【００８８】
なお、上記実施の形態１乃至３では、４つのバイアス回路１０ａ〜１０ｄが、全て、それぞれのバイアス回路に対応するトランジスタのゲートとソースとの間に接続されたバイアス設定抵抗と、このバイアス設定抵抗に並列に接続された電圧抑制回路要素と、を備えるよう構成されているが、本発明では、少なくとも１つのバイアス回路がこのように構成されればよい。
【００８９】
上記説明から、当業者にとっては、本発明の多くの改良や他の実施形態が明らかである。従って、上記説明は、例示としてのみ解釈されるべきであり、本発明を実行する最良の態様を当業者に教示する目的で提供されたものである。本発明の精神を逸脱することなく、その構造及び／又は機能の詳細を実質的に変更できる。
【産業上の利用可能性】
【００９０】
本発明は、素子耐圧の低い半導体プロセスを用いたいチャージポンプ回路等に有用である。
【符号の説明】
【００９１】
１、９１  入力端子
２、９２  出力端子
３、９３  クロック信号入力端子
４ａ、４ｂ、４ｃ、４ｄ、４ｅ  低電位端子
９４ａ、９４ｂ、９４ｃ、９４ｄ  接地端子
５、９  チャージポンプ回路
１０ａ、１０ｂ、１０ｃ、１０ｄ、１１、１２、１３、１４、１５  バイアス回路
１０１、１０１ａ、１０１ｂ、１０１ｃ、１０１ｄ  第１の入出力端子
１０２、１０２ａ、１０２ｂ、１０２ｃ、１０２ｄ  第２の入出力端子
５００  制御信号入力端子
５０１  ドライバ制御信号
５０２  スイッチ制御信号
５０３  スイッチ入力端
５０４ａ、５０４ｂ、５０４ｃ、５０４ｄ、５０４ｅ、５０４ｆ  スイッチ出力端
５１０  発振器
５１１  デコーダ部
５１２  ドライバ部
５１３  スイッチ部
５１４  電源部
Ｃ１、Ｃ２、Ｃ３、Ｃ４、Ｃ５、Ｃ６、Ｃ７、Ｃ８、Ｃ９１、Ｃ９２、Ｃ９３、Ｃ９４、Ｃ９５、Ｃ９６、Ｃ９７  コンデンサ
Ｄ１  ダイオード
Ｍ１、Ｍ２、Ｍ３、Ｍ４、Ｍ１４、Ｍ１５、Ｍ９１、Ｍ９２、Ｍ９３、Ｍ９４  トランジスタ
Ｒ１、Ｒ１１、Ｒ１２、Ｒ１３１、Ｒ１３２  バイアス設定抵抗
Ｒ５、Ｒ６、Ｒ１４、Ｒ１５、Ｒ９１、Ｒ９２、Ｒ９３、Ｒ９４、Ｒ９５  抵抗
【図１】
2012170240.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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