(57)【要約】【課題】絶縁膜を貫通するコンタクトプラグの抵抗を改善させられる半導体素子及びその製造方法を提供する。【解決手段】半導体基板上に形成された第１層間絶縁膜と、前記第１層間絶縁膜を貫通して形成されたコンタクトホールと、前記コンタクトホールの内部に形成されたコンタクトプラグと、前記コンタクトホール内で前記コンタクトプラグの上部側壁を部分的に覆うスペーサと、を含む。【選択図】図７
2012169630.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に形成された第１層間絶縁膜と、
前記第１層間絶縁膜を貫通して形成されたコンタクトホールと、
前記コンタクトホールの内部に形成されたコンタクトプラグと、
前記コンタクトホール内で前記コンタクトプラグの上部側壁を部分的に覆うスペーサと、
を含むことを特徴とする半導体素子。
【請求項２】
半導体基板の上部に形成された第１層間絶縁膜と、
前記第１層間絶縁膜を貫通して形成されたコンタクトホールと、
前記コンタクトホールの内部に形成された導電膜と、
前記コンタクトホール内で前記導電膜の下部側壁の縁と前記導電膜の底面を覆うバリアメタル膜と、
前記コンタクトホール内で前記導電膜の上部側壁を部分的に覆うスペーサと、
を含むことを特徴とする半導体素子。
【請求項３】
前記第１層間絶縁膜の上部に形成され、前記スペーサと同一の物質膜で形成されたエッチング停止膜と、
前記エッチング停止膜上部に形成された第２層間絶縁膜と、
前記第２層間絶縁膜および前記エッチング停止膜を貫通するメタルラインと、
をさらに含むことを特徴とする請求項１または２に記載の半導体素子。
【請求項４】
前記スペーサと前記エッチング停止膜は、
前記第１および第２層間絶縁膜とエッチング選択比が異なる物質膜で形成されたことを特徴とする請求項３に記載の半導体素子。
【請求項５】
前記半導体基板は、不純物が注入されたＮＡＮＤ型フラッシュメモリ素子のドレイン領域を含み、
前記メタルラインは、ＮＡＮＤ型フラッシュメモリ素子のビットラインであることを特徴とする請求項３に記載の半導体素子。
【請求項６】
前記スペーサと前記エッチング停止膜は、窒化膜で形成され、前記第２層間絶縁膜は酸化膜で形成されたことを特徴とする請求項３に記載の半導体素子。
【請求項７】
前記バリアメタル膜は、チタンおよびチタン窒化膜の積層構造で形成され、前記導電膜は金属膜で形成されたことを特徴とする請求項２に記載の半導体素子。
【請求項８】
前記金属膜は、タングステンを含むことを特徴とする請求項７に記載の半導体素子。
【請求項９】
半導体基板の上部に第１層間絶縁膜を形成する段階と、
前記第１層間絶縁膜を貫通するコンタクトホールを形成する段階と、
前記コンタクトホールの内部に上部側壁縁がリセスされたコンタクトプラグを形成する段階と、
前記コンタクトプラグの前記上部側壁を部分的に覆うスペーサを形成する段階と、
を含むことを特徴とする半導体素子の製造方法。
【請求項１０】
前記コンタクトプラグを形成する段階は、
前記第１層間絶縁膜と前記コンタクトホールの表面に沿ってバリアメタル膜を形成する段階と、
前記バリアメタル膜の上部に導電膜を形成し、前記のコンタクトホールの内部を、前記導電膜で埋め込む段階と、
前記第１層間絶縁膜が露出されるように前記バリアメタル膜と前記導電膜を平坦化する段階と、
前記バリアメタル膜の一部をエッチングしてリセス領域を形成する段階と、
を含むことを特徴とする請求項９に記載の半導体素子の製造方法。
【請求項１１】
前記バリアメタル膜は、チタンおよびチタン窒化膜の積層構造を含み、
前記導電膜は、タングステンを含むことを特徴とする請求項１０に記載の半導体素子の製造方法。
【請求項１２】
前記リセス領域を形成する段階は、
ＢＣｌ３とＣｌ２の混合エッチングガスまたはＣｌ２エッチングガスを介して前記バリアメタル膜をエッチングする段階を含むことを特徴とする請求項１０に記載の半導体素子の製造方法。
【請求項１３】
前記スペーサを形成する段階は、
前記コンタクトプラグがリセスされた領域が埋め込まれるように前記第１層間絶縁膜上に前記第１層間絶縁膜とエッチング選択比が異なる物質膜を形成し、前記第１層間絶縁膜の上部にエッチング停止膜を形成する段階を含むことを特徴とする請求項９に記載の半導体素子の製造方法。
【請求項１４】
前記エッチング停止膜を形成する段階以後、前記エッチング停止膜の上部に第２層間絶縁膜を形成する段階と、
前記第２層間絶縁膜および前記エッチング停止膜を貫通して前記コンタクトプラグと連結されるメタルラインを形成する段階と、
をさらに含むことを特徴とする請求項１３に記載の半導体素子の製造方法。
【請求項１５】
前記物質膜は窒化膜で形成し、前記第１および第２層間絶縁膜は酸化膜で形成することを特徴とする請求項１４に記載の半導体素子の製造方法。
【請求項１６】
前記メタルラインを形成する段階は、前記エッチング停止膜が露出するまで前記第２層間絶縁膜をエッチングする段階と、
前記エッチング停止膜の露出領域をエッチングして前記コンタクトプラグを露出させる段階と、
前記第２層間絶縁膜および前記エッチング停止膜がエッチングされた領域を導電性物質で埋め込む段階と、
を含むことを特徴とする請求項１４に記載の半導体素子の製造方法。
【請求項１７】
前記エッチング停止膜の露出領域をエッチングする段階は、前記コンタクトプラグの前記上部側壁の縁を覆うような前記物質膜が残留されるように実施されることを特徴とする請求項１６に記載の半導体素子の製造方法。
【請求項１８】
前記第１層間絶縁膜を形成する段階以前に、前記半導体基板の上部にセレクトラインおよびワードラインを形成する段階と、
隣接する前記セレクトラインの間の前記半導体基板内に不純物を注入し、接合領域を形成する段階と、
を含むことを特徴とする請求項９に記載の半導体素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子及びその製造方法に関し、特に、絶縁膜を貫通するコンタクトプラグを介して絶縁膜の上部および下部にそれぞれ形成された構造を電気的に連結させる半導体素子及びその製造方法に関する。
【背景技術】
【０００２】
半導体素子は、半導体基板上に積層された複数の導電性パターンと絶縁膜を含む。また、半導体素子は、絶縁膜を挟んで絶縁膜の下部に形成された導電性の下部構造と絶縁膜の上部に形成された導電性の上部構造を電気的に連結させるために絶縁膜を貫通して形成されたコンタクトプラグをさらに含む。
【０００３】
以下、ＮＡＮＤ型フラッシュメモリ素子のドレイン領域とビットラインを電気的に連結させるコンタクトプラグを例として、下部構造と上部構造とを電気的に連結させるコンタクトプラグについてより具体的に説明する。
【０００４】
図１は、ＮＡＮＤ型フラッシュメモリ素子のドレイン領域とビットラインを電気的に連結させるドレインコンタクトプラグを示す断面図である。図１を参照すると、ＮＡＮＤ型フラッシュメモリ素子は、ドレインセレクトトランジスタ、ソースセレクトトランジスタ、ドレインセレクトトランジスタとソースセレクトトランジスタとの間に直列に連結された複数のメモリセルを含むメモリストリングを複数含んでいる。
【０００５】
一方、メモリストリングは、ビットライン１９を介してメモリセルのデータを格納するのに必要な電圧を印加するページバッファ部に電気的に連結される。ビットライン１９は、ドレインコンタクトプラグ１１を経由してメモリストリングのドレイン領域５に電気的に連結される。すなわち、第１層間絶縁膜７の上部に形成されたビットライン１９と上部構造は、第１層間絶縁膜７を貫通するドレインコンタクトプラグ１１を介して第１層間絶縁膜７の下部に形成されたドレイン領域５という下部構造に電気的に連結されうる。
【０００６】
ドレイン領域５は、素子分離膜３によって区画された半導体基板１の活性領域に不純物を注入して形成されたのである。ドレインコンタクトプラグ１１は、ドレイン領域５を含む半導体基板１上部に、少なくとも一層の第１層間絶縁膜７を形成する工程、ドレイン領域５が露出するように、第１層間絶縁膜７の一部をエッチングして第１層間絶縁膜７を貫通するドレインコンタクトホール９を形成する工程、およびドレインコンタクトホール９の内部を導電性物質で埋め込む工程を通じて形成される。
【０００７】
ビットライン１９は、ダマシンスキーム（Ｄａｍａｓｃｅｎｅ  Ｓｃｈｅｍｅ）を用いて形成することができる。ダマシンスキームを利用する場合、ビットライン１９は、ドレインコンタクトプラグ１１が形成された第１層間絶縁膜７の上部にエッチング停止膜１３および第２層間絶縁膜１５を積層する工程、エッチング停止膜１３が露出するように第２層間絶縁膜１５の一部をエッチングした後、露出したエッチング停止膜１３をエッチングしてドレインコンタクトプラグ１１を露出させるトレンチ１７を形成する工程、およびトレンチ１７の内部を導電性物質で埋め込む工程を経て形成する。
【０００８】
ところが、半導体素子の高集積化のために半導体素子のパターンが３０ｎｍ以下に狭くなるにつれて、隣接したドレインコンタクトプラグ１１間の間隔が狭くなっている。これにより、ドレインコンタクトプラグ１１とビットライン１９とのオーバーレイマージン（Ｏｖｅrｌａｙ  Ｍａrｇｉｎ）が不足し、ドレインコンタクトプラグ１１とビットライン１９との間の最短距離Ｌ１が、設定された値より近く形成されうる。その結果、互いに絶縁されなければならないドレインコンタクトプラグ１１とビットライン１９間のショートにより、漏れ電流（Ｌｅａｋａｇｅ）が発生し、半導体素子が誤動作することになる。
【０００９】
図２は、図１において、上述したショート問題を改善できるＮＡＮＤ型フラッシュメモリ素子の断面図である。図２に示されたＮＡＮＤ型フラッシュメモリ素子のドレインコンタクトプラグ２１と、スペーサ２０以外の他の構成は、図１に図示しているものと同様である。図２の構成要素のうち、図１に示された構成要素と同一の構成要素は、図１に示された構成要素と同一の符号であり、図１で上述した方法と同じ方法によって形成される。
【００１０】
図２を参照すると、互いに絶縁されなければならないドレインコンタクトプラグ２１とビットライン１９間のショートを改善するために、ドレインコンタクトホール９を形成した後、ドレインコンタクトホール９の側壁全面に絶縁膜でスペーサ２０を形成する。この後、スペーサ２０が形成されたドレインコンタクトホール９の内部を導電性物質で埋め込み、ドレインコンタクトプラグ２１を形成する。これにより、ドレインコンタクトプラグ２１とビットライン１９との間の最短距離Ｌ２をスペーサ２０の幅ほど増加させることができる。これにより、ドレインコンタクトプラグ２１とビットライン１９のオーバーレイーマージンが改善され、互いに絶縁されなければならないドレインコンタクトプラグ２１とビットライン１９間のショートの発生を改善することができる。しかし、ドレインコンタクトホール１０の側壁にスペーサ２０をさらに形成する場合、スペーサ２０を形成するための工程を追加しなければならにため、工程が複雑になるという短所がある。そして、スペーサ２０の幅によりドレインコンタクトプラグ２１の下部の幅が狭くなり、ドレインコンタクトプラグ２１のコンタクト抵抗が減少するという問題がある。
【発明の概要】
【発明が解決しようとする課題】
【００１１】
したがって、本発明は、上記問題を解決するために案出された発明であり、その目的は絶縁膜を貫通するコンタクトプラグの抵抗を改善させられる半導体素子及びその製造方法を提供することである。
【課題を解決するための手段】
【００１２】
前記目的を達成するために本発明の第１実施例による半導体素子は、半導体基板上に形成された第１層間絶縁膜と、前記第１層間絶縁膜を貫通して形成されたコンタクトホールと、前記コンタクトホールの内部に形成されたコンタクトプラグ、及び前記コンタクトホール内で前記コンタクトプラグの上部側壁を部分的に覆うスペーサを含む。
【００１３】
また、本発明の第２実施例による半導体素子は、半導体基板の上部に形成された第１層間絶縁膜と、前記第１層間絶縁膜を貫通して形成されたコンタクトホールと、前記コンタクトホールの内部に形成された導電膜と、前記コンタクトホール内で前記導電膜の下部側壁の縁と前記導電膜の底面を取り囲むバリアメタル膜、および前記コンタクトホール内で前記導電膜の上部側壁を部分的に覆うスペーサを含む。
【００１４】
さらに、本発明の実施例による半導体素子の製造方法は、半導体基板の上部に第１層間絶縁膜を形成する段階と、前記第１層間絶縁膜を貫通するコンタクトホールを形成する段階と、前記コンタクトホールの内部の上部側壁の縁にリセスされたコンタクトプラグを形成する段階、及び前記コンタクトプラグの前記上部側壁を部分的に覆うスペーサを形成する段階と、を含む。
【発明の効果】
【００１５】
以上のように、本発明によれば、スペーサをコンタクトプラグの側壁全面に形成することなく、コンタクトプラグの上部（Ｔｏｐ  Ｐｏｒｔｉｏｎ）の側壁に限って形成することで、コンタクトプラグの下部の幅を確保できるので、コンタクトプラグの抵抗を改善することができる。
【００１６】
また、本発明によれば、コンタクトプラグの上部側壁にスペーサを形成することで、互いに絶縁されるように形成されるべきコンタクトプラグとコンタクトプラグの上部に形成される導電性パターンのオーバーレイマージンをスペーサの幅ほど確保することができる。
【００１７】
そして、本発明によれば、スペーサとエッチング停止膜を同じ工程を通じて同じ物質膜で形成することで、スペーサを形成するための別の工程を施す必要がないため、工数を低減し、半導体素子の製造に要求されるコストを削減することができる。
【図面の簡単な説明】
【００１８】
【図１】ＮＡＮＤ型フラッシュメモリ素子のドレイン領域とビットラインを電気的に連結させるドレインコンタクトプラグを示す断面図である。
【図２】図１に示したＮＡＮＤ型フラッシュメモリ素子のショートの問題を改善するための他のＮＡＮＤ型フラッシュメモリ素子の断面図である。
【図３】本発明の実施例による半導体素子の平面図である。
【図４】本発明の実施例による半導体素子の製造方法を説明するために、図３に示した線Ｉ−Ｉの方向に沿って切り取った断面図である。
【図５】本発明の実施例による半導体素子の製造方法を説明するために、図３に示した線Ｉ−Ｉの方向に沿って切り取った断面図である。
【図６】本発明の実施例による半導体素子の製造方法を説明するために、図３に示した線Ｉ−Ｉの方向に沿って切り取った断面図である。
【図７】本発明の実施例による半導体素子の製造方法を説明するために、図３に示した線Ｉ−Ｉの方向に沿って切り取った断面図である。
【発明を実施するための最良の形態】
【００１９】
以下、添付図面を参照して本発明の好ましい実施例を説明する。ただし、本発明は、以下開示される実施例に限定されるものではなく、異なる様々な形態具現することができ、本発明の範囲は、後述する実施例に限定されるものではない。本実施例は本発明の開示が完全になるようにして通常の知識を有する者に発明の範疇を完全に知らせるために提供されるものであり、本発明の範囲は、本願の特許請求の範囲によって理解されるべきである。
【００２０】
一方、ある膜が他の膜または半導体基板の"上"にあると記載されている場合、前記ある膜とは、前記他の膜または半導体基板に直接接触して存在することができ、またはその間に第３の膜が介在される場合がある。また、図面では、それぞれの層の厚さや大きさは、説明の便宜と明確性のために誇張された。図面において同じ符号は同じ要素を指す。
【００２１】
図３は、本発明の実施例による半導体素子の平面図である。特に、図３は、ＮＡＮＤ型フラッシュメモリ素子を例として示した。図３を参照すると、本発明の実施例によるＮＡＮＤ型フラッシュメモリ素子のセルアレイは、トレンチまたは素子分離膜が形成される素子分離領域Ｂと素子分離領域Ｂによって区分される活性領域Ａを含む。
【００２２】
素子分離領域Ｂと活性領域Ａは、互いに平行に交互に定義される。そして、素子分離領域Ｂと、活性領域Ａに交差するように、半導体基板の上部にドレインセレクトラインＤＳＬ、ソースセレクトラインＳＳＬ、およびワードラインＷＬを形成する。互いに隣り合うドレインセレクトラインＤＳＬとソースセレクトラインＳＳＬとの間には、複数のワードラインＷＬが形成される。
【００２３】
一般に、ドレインセレクトラインＤＳＬ同士が互いに隣り合うように配置され、かつ、ソースセレクトラインＳＳＬ同士が隣り合うように配置される。セレクトライン（ＤＳＬ、およびＳＳＬ）とワードラインＷＬとの間の活性領域Ａには不純物が注入され、接合領域が形成される。ここで、ドレインセレクトラインＤＳＬの間に形成される接合領域は、メモリストリングＳＴのドレイン領域となり、ソースセレクトラインＳＳＬの間に形成される接合領域は、メモリストリングＳＴのソース領域となる。
【００２４】
ドレインセレクトラインＤＳＬと活性領域Ａとの交差部に形成されたドレインセレクトトランジスタ、ソースセレクトラインＳＳＬと活性領域Ａとの交差部に形成されたソースセレクトトランジスタ、互いに隣り合うドレインセレクトトランジスタとソースセレクトトランジスタとの間のワードラインＷＬと活性領域Ａとの交差部に形成された複数のメモリセルが直列に連結されて、一つのメモリストリングＳＴを構成する。それぞれのメモリストリングＳＴは、ドレインコンタクトプラグ１２０を介して、それに対応するビットラインＢＬ（１３３）に電気的に連結され、ソースコンタクトライン１５０を介して共通ソース電圧が印加される金属配線（図示せず）に電気的に連結される。
【００２５】
ビットラインＢＬ（１３３）は、活性領域Ａの上部に形成され、活性領域Ａに平行に形成される。そして、ビットラインＢＬ（１３３）は、メモリセルのデータを格納するのに必要な電圧を印加するページバッファ部（図示せず）とメモリストリングＳＴと、を連結する。
【００２６】
前記ドレインコンタクトプラグ１２０は、ドレインセレクトラインＤＳＬの間の活性領域Ａのそれぞれの上部に形成される。そして、ドレインコンタクトプラグ１２０は、ドレインセレクトラインＤＳＬ、ソースセレクトラインＳＳＬ、ワードラインＷＬ、素子分離領域Ｂ、活性領域Ａ、およびソースコンタクトプラグ１５０などの下部構造を覆う少なくとも一層の第１層間絶縁膜を貫通して、活性領域Ａの表面に形成されたドレイン領域に連結される。そして、ドレインコンタクトプラグ１２０は、第１層間絶縁膜をエッチングしてドレイン領域を露出させるコンタクトホールの内部に形成されるが、コンタクトホールを形成するためのエッチング工程の際、エッチングマージンを確保するために、ドレインセレクトラインＤＳＬの間のコンタクトホールをジグザグに配列する。これにより、ドレインセレクトラインＤＳＬに沿って一列に配列されたドレイン領域に連結されたドレインコンタクトプラグ１２０も同様にジグザグに配列される。その結果、互いに隣接するドレインコンタクトプラグたち１２０との間の最短距離が増加され、互いに隣接するドレインコンタクトプラグ１２０同士で連結されるような不良を改善することができる。
【００２７】
ビットラインＢＬ（１３３）は、活性領域Ａのそれぞれの上部に形成される。また、ビットラインＢＬ（１３３）は、ドレインコンタクトプラグ１２０を覆うエッチング停止膜及び第２層間絶縁膜を貫通してドレインコンタクトプラグ１２０の上部面を露出させ、活性領域Ａと同じ方向に沿って形成されたトレンチ１３２（図６参照）の内部に形成される。
【００２８】
一方、ソースコンタクトライン１５０は、ソースセレクトラインＳＳＬの間の素子分離領域Ｂ、およびソース領域を露出させるトレンチの内部に形成される。ここで、トレンチは、ソースセレクトラインＳＳＬと同じ方向に沿って形成される。このようなトレンチの内部に形成されたソースコンタクトライン１５０は、ソースセレクトラインＳＳＬの間のソース領域に共通に連結される。
【００２９】
図４ないし図７は、本発明の実施例による半導体素子の製造方法を説明するために、図３に示された線Ｉ−Ｉの方向に沿って切り取った断面図である。図４（ａ）を参照すると、ドレイン領域１０５のような接合領域が形成された半導体基板１０１を提供する。 ＮＡＮＤ型フラッシュメモリ素子の接合領域を形成するための具体的な工程の一例を説明すると以下の通りである。
【００３０】
まず、半導体基板１０１の上部にトンネル絶縁膜とフローティングゲート用導電膜を蒸着して、フローティングゲート用導電膜の上部に複数の素子分離マスクパターンを形成する。この後、素子分離マスクパターンの間に露出されたフローティングゲート用導電膜、トンネル絶縁膜を除去して半導体基板１０１の素子分離領域Ｂを露出させる。
【００３１】
次に、素子分離領域Ｂをエッチングして半導体基板１０１にトレンチを形成し、トレンチの内部を絶縁物で埋め込む。化学的機械的研磨（ＣＭＰ：Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）などの平坦化工程で素子分離マスクパターンが露出されるように絶縁物を平坦化させる。次に、素子分離マスクパターンを除去し、絶縁物の高さをエッチング工程で制御してターゲットとする高さを有する素子分離膜１０３を形成する。半導体基板１０１の活性領域Ａは、素子分離膜１０３を挟んで分離される。この後、誘電体膜、コントロールゲート用導電膜を蒸着する。コントロールゲート用導電膜蒸着の前に、セレクトライン（ＤＳＬおよびＳＳＬ）が形成されるべき領域の誘電体膜には、フローティングゲート用導電膜を露出させるコンタクトホールが形成される。その後、コントロールゲート用導電膜上にゲートハードマスクパターンを形成し、ゲートハードマスクパターンの間のコントロールゲート用導電膜、誘電体膜、フローティングゲート用導電膜を除去して複数のワードラインＷＬ、セレクトライン（ＤＳＬおよびＳＳＬ）を形成する。この後、ワードラインＷＬとセレクトライン（ＤＳＬおよびＳＳＬ）の間の活性領域Ａに不純物を注入し、セル結合領域、ソース領域、ドレイン領域１０５を形成する。
【００３２】
ドレイン領域１０５の上部には、少なくとも一層の第１層間絶縁膜１０７を形成する。第１層間絶縁膜１０７は、下部構造（１０５、ＤＳＬ、ＳＳＬ、ＷＬ、１０５）を覆うように形成される。通常、第１層間絶縁膜１０７は酸化膜である。この後、第１層間絶縁膜１０７の上部に第１ハードマスク膜ＨＭ１を形成する。第１ハードマスク膜ＨＭ１は、第１層間絶縁膜１０７のエッチング選択比が他の物質で形成されることが好ましく、ＡＣＬ（Ａｍｏｒｐｈｏｕｓ  Ｃａｒｂｏｎ  Ｌａｙｅｒ１０９）およびＳｉＯＮ１１１の積層構造で形成することがてきる。次に、第１ハードマスク膜ＨＭ１の上部に第１フォトレジストパターン１１３を形成する。第１フォトレジストパターン１１３は、後続工程でコンタクトホール１１５が形成されるべき領域を露出させる。
【００３３】
図４（ｂ）を参照すると、第１フォトレジストパターン１１３の間で露出された第１ハードマスク膜ＨＭ１を除去して第１層間絶縁膜１０７を露出させ、露出した第１層間絶縁膜１０７を除去し、ドレイン領域１０５を露出させ、第１層間絶縁膜１０７を貫通するコンタクトホール１１５を形成する。ドレイン領域１０５を露出させるコンタクトホール１１５は、ドレインコンタクトホールとなる。この後、残留する第１フォトレジストパターン１１３及び第１ハードマスク膜ＨＭ１を除去する。
【００３４】
図５（ａ）を参照すると、コンタクトホール１１５の表面および第１層間絶縁膜１０７の表面に沿って第１導電膜１１７を形成する。この後、第１導電膜１１７の上部に第２導電膜１１９を形成し、コンタクトホール１１５の内部を第２導電膜１１９で埋め込む。
【００３５】
第１導電膜１１７と第２導電膜１１９は、互いに異なる導電性物質であり、特に、リセス領域を形成するためにコンタクトホール１１５の側壁と第２導電膜１１９との間に形成された第１導電膜１１７の一部を除去する後続のエッチング工程で利用されるエッチング物質に対してエッチング選択比の高い物質で形成されることが好ましい。また、第２導電膜１１９が金属を含む場合、第１導電膜１１７は、第２導電膜１１９からの金属が、第１層間絶縁膜１０７の内部に拡散しないように防止する役割をするバリアメタル膜になりうる。たとえば、第２導電膜１１９がタングステンで形成された場合、第１導電膜１１７は、タングステンの拡散を防止するためのチタン、チタン窒化膜の積層構造で形成されうる。第１導電膜１１７は、後続のビットライン形成時のコンタクトプラグ１２０とビットラインのオーバーレイのマージンを十分に確保でき、次に形成されるべきドレインコンタクトプラグ１２０の抵抗確保のために、１００Åないし２５０Åの厚さで形成されることが好ましい。
【００３６】
第１および第２導電膜１１７、１１９を形成した後、化学的機械的研磨などの平坦化工程で、第１層間絶縁膜１０７が露出されるように、第１層間絶縁膜１０７の上部面上の第１および第２導電膜１１７、１１９を除去する。これにより、第１および第２導電膜１１７、１１９は、コンタクトホール１１５の内部のみに残留する。
【００３７】
図５（ｂ）を参照すると、第１層間絶縁膜１０７及び第２導電膜１１９に比べて第１導電膜１１７をより速くエッチングするエッチング物質でコンタクトホール１１５の側壁と第２導電膜１１９との間に形成された第１導電膜１１７の一部を除去する。たとえば、第１層間絶縁膜１０７が酸化膜で、第２導電膜１１９がタングステンで、第１導電膜１１７がチタンおよびチタン窒化膜の積層構造である場合、第１導電膜１１７ は、タングステンおよび酸化膜に比べて、エッチング選択比の高いＢＣｌ３とＣｌ２の混合エッチングガスでエッチングされたり、Ｃｌ２エッチングガスによってエッチングされる。これにより、第２導電膜１１９及び第１層間絶縁膜１０７は、第１導電膜１１７をエッチングする間に除去されず、第１導電膜１１７より突出されるように残留する。そして、第１導電膜１１７が一部除去された領域にリセス領域Ｒが形成される。第１導電膜１１７のエッチング程度は、半導体素子のデザインルールに応じて多様に変更することができる。
【００３８】
上述した第１導電膜１１７のエッチング工程を通じてリセス領域Ｒ下部のコンタクトホール１１５の側壁とコンタクトホール１１５の底面に沿って形成されたキャッピング部１１７ａと、リセス領域Ｒを除くコンタクトホール１１５の内部を埋め込み、キャッピング部１１７ａより突出されるように形成された突出部１１９ａを含むドレインコンタクトプラグ１２０が形成される。ドレインコンタクトプラグ１２０は、ドレイン領域１０５に連結されるようにドレイン領域１０５の上部に形成される。一方、コンタクトホール１１５の下部側壁と第２導電膜１１９との間にリセス領域Ｒが形成されないようにしてドレインコンタクトプラグ１２０の下部幅を確保する。
【００３９】
図６（ａ）を参照すると、リセス領域Ｒが埋め込まれるようドレインコンタクトプラグ１２０及び第１層間絶縁膜１０７の上部に物質膜１２１を形成する。物質膜１２１は、第１層間絶縁膜１０７および後続工程で形成される第２層間絶縁膜１２３のエッチング選択比が異なる物質で形成されることが好ましく、窒化膜も可能である。リセス領域Ｒを埋め込む物質膜１２１の一部は、スペーサ１２１ａになり、第１層間絶縁膜１０７及び突出部１１９ａ上部に形成された物質膜１２１の一部は、後続エッチング工程の際、第１層間絶縁膜１０７が過度にエッチングされる不良を防止するエッチング停止膜１２１ｂとなる。
【００４０】
この後、物質膜１２１の上部に第２層間絶縁膜１２３を形成する。第２層間絶縁膜１２３は、酸化膜になりうる。次に、第２層間絶縁膜１２３の上部に第２ハードマスク膜ＨＭ２を形成する。第２ハードマスク膜ＨＭ２は、第２層間絶縁膜１２３とエッチング選択比の異なる物質で形成されることが好ましく、ポリシリコン膜１２５、ＡＣＬ１２７およびＳｉＯＮ１２９の積層構造で形成することができる。次に、第２ハードマスク膜ＨＭ２の上部に第２フォトレジストパターン１３１を形成する。第２フォトレジストパターン１３１は、後続工程でトレンチ１３２が形成されるべき領域を開口させる。
【００４１】
図６（ｂ）を参照すると、第２フォトレジストパターン１３１の間で露出された第２ハードマスク膜ＨＭ２を除去し、第２層間絶縁膜１２３を露出させ、露出された第２層間絶縁膜１２３をエッチング工程によって除去する。第２層間絶縁膜１２３を除去するためのエッチング工程を物質膜１２１の露出時に停止する。次に、露出物質膜１２１のエッチング工程で除去し、ドレインコンタクトプラグ１２０を露出させる。これにより、第２層間絶縁膜１２３と物質膜１２１を貫通してドレインコンタクトプラグ１２０を露出させるトレンチ１３２が形成される。残留する物質膜１２１は、リセス領域Ｒを埋め込むスペーサ１２１ａ、及び第２層間絶縁膜１２３と第１層間絶縁膜１０７との間のエッチング停止膜１２１ｂに区分される。トレンチ１３２の形成の際、トレンチ１３２と非重畳されたスペーサ１２１ａは、エッチング停止膜１２１ｂと連結されて残留することができる。
【００４２】
上述のように、本発明は、エッチング停止膜１２１ｂを形成するための物質膜１２１でスペーサ１２１ａを形成するため、スペーサ１２１ａを形成するための別途の工程を行う必要がないため、半導体素子の製造工程を単純化することができる。
【００４３】
図７を参照すると、残留する第２のハードマスク膜１２５を除去した後、トレンチ１３２の内部を導電性物質で埋め込む。導電性物質は、低抵抗導電性物質である銅の場合もある。次に、化学的機械的研磨ＣＭＰなどの平坦化工程で第２層間絶縁膜１２３が露出されるように第２層間絶縁膜１２３の上部面上の導電性物質を除去する。これにより、導電性物質は、トレンチ１３２の内部のみに残留して導電性パターンメタルライン１３３となる。メタルライン１３３は、第２層間絶縁膜１２３と物質膜１２１を貫通してドレインコンタクトプラグ１２０に連結される。ドレインコンタクトプラグ１２０を経由してドレイン領域１０５に連結されたメタルライン１３３は、ＮＡＮＤ型フラッシュメモリ素子のビットラインとなる。
【００４４】
本発明に係るスペーサ部１２１ａは、コンタクトホール１１５の側壁全面に形成されず、キャッピング部１１７ａより突出された突出部１１９ａの上部側壁の縁、すなわちコンタクトホール１１５の上部側壁のみに形成される。そして、コンタクトホール１１５の下部全体がドレインコンタクトプラグ１２０で埋め込まれる。その結果、ドレインコンタクトプラグ１２０の上部幅の一部をスペーサ部１２１ａの幅だけ減らしても、ドレインコンタクトプラグ１２０の下部幅を確保することができるため、ドレインコンタクトプラグ１２０のコンタクト抵抗を改善することができる。そして、ドレインコンタクトプラグ１２０の上部側壁に沿ってスペーサ１２１ａが形成されるため、互いに絶縁されるように形成されなければならないドレインコンタクトプラグ１２０とビットライン１３３との最短距離をスペーサ１２１ａの幅ほど増やすことができる。したがって、ドレインコンタクトプラグ１２０とビットライン１３３のオーバーレイマージンをスペーサ１２１ａの幅ほど確保することができる。
【００４５】
以上、ドレインコンタクトプラグ１２０を介してビットライン１３３及びドレイン領域１０５を電気的に連結する構造に限って説明したが、コンタクトプラグ下部の導電性配線とコンタクトプラグ上部の導電性配線をコンタクトプラグを介して電気的に連結する場合にも適用することができる。また、コンタクトプラグがライン状に形成される場合にも適用することができる。
【００４６】
以上説明したように、本発明の最も好ましい実施の形態について説明したが、本発明は、上記記載に限定されるものではなく、特許請求の範囲に記載され、又は明細書に開示された発明の要旨に基づき、当業者において様々な変形や変更が可能なのはもちろんであり、斯かる変形や変更が、本発明の範囲に含まれることは言うまでもない。
【符号の説明】
【００４７】
１０１  半導体基板、
１０５  ドレイン領域、
１２０  コンタクトプラグ、
１１９ａ  突出部、
１１７ａ  キャッピング部、
１２１  物質膜、
１２１ａ  スペーサ、
１２１ｂ  エッチング停止膜、
１３３  ビットライン、
１０７  第１層間絶縁膜、
１２３  第２層間絶縁膜、
１３３  メタルライン
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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