(57)【要約】【課題】キャパシタ装置及びその製造方法を提供する。【解決手段】本発明に係るキャパシタ装置１０は、第１導電型を有して第１電圧が印加される第１ウェル１０５及び第２導電型を有して第２電圧が印加される第２ウェル１１０を有する基板１００、及び第１または第２ウェル１０５，１１０と絶縁されるように第１または第２ウェル１０５，１１０の上部に配されたゲート電極１２６を含み、キャパシタ装置１０のキャパシタンスは、第１ウェル１０５と第２ウェル１１０との間の第１キャパシタンス及び第１または第２ウェル１０５，１１０とゲート電極１２６との間の第２キャパシタンスを含む。【選択図】図２
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【特許請求の範囲】
【請求項１】
第１導電型を有して第１電圧が印加される第１ウェル及び第２導電型を有して第２電圧が印加される第２ウェルを有する基板と、
前記第１または第２ウェルと絶縁されるように前記第１または第２ウェルの上部に配されたゲート電極と、を含むキャパシタ装置であって、
前記キャパシタ装置のキャパシタンスは、前記第１ウェルと前記第２ウェルとの間の第１キャパシタンス、及び前記第１または第２ウェルと前記ゲート電極との間の第２キャパシタンスを含むことを特徴とするキャパシタ装置。
【請求項２】
前記ゲート電極は、
前記第１ウェルの上部に配され、前記第２電圧が印加される第１ゲート電極と、
前記第２ウェルの上部に配され、前記第１電圧が印加される第２ゲート電極と、を含み、
前記キャパシタ装置のキャパシタンスは、前記第１ゲート電極と前記第２ゲート電極との間の第３キャパシタンスをさらに含むことを特徴とする請求項１に記載のキャパシタ装置。
【請求項３】
前記第１ゲート電極は、少なくとも２つの第１ゲート電極を含み、前記第２ゲート電極は、少なくとも２つの第２ゲート電極を含み、
相互に隣接した前記第１ゲート電極と前記第２ゲート電極との間隔は、隣接した前記第１ゲート電極間の間隔及び隣接した前記第２ゲート電極間の間隔より狭いことを特徴とする、請求項２に記載のキャパシタ装置。
【請求項４】
前記第１ゲート電極に電気的に連結される第１配線、及び前記第２ゲート電極に電気的に連結される第２配線を含む第１導電層をさらに含み、
前記キャパシタ装置のキャパシタンスは、前記第１配線と前記第２配線との間の第４キャパシタンスをさらに含むことを特徴とする、請求項２または３に記載のキャパシタ装置。
【請求項５】
前記第１ウェル内に配され、前記第２導電型を有する第１不純物領域と、
前記第２ウェル内に配され、前記第１導電型を有する第２不純物領域と、をさらに含むことを特徴とする請求項１〜４のいずれか一項に記載のキャパシタ装置。
【請求項６】
前記第１不純物領域には前記第２電圧が印加され、前記第２不純物領域には前記第１電圧が印加され、
前記キャパシタ装置のキャパシタンスは、前記第１ウェルと前記第１不純物領域との間のキャパシタンスと、前記第２ウェルと前記第２不純物領域との間のキャパシタンスとの和である第５キャパシタンスをさらに含むことを特徴とする、請求項５に記載のキャパシタ装置。
【請求項７】
前記第１導電層は、前記第１及び第２不純物領域それぞれに電気的に連結される第３配線をさらに含み、
相互に隣接した前記第１配線と前記第２配線との間隔は、相互に隣接した前記第１または第２配線と前記第３配線との間隔より狭いことを特徴とする、請求項５または６に記載のキャパシタ装置。
【請求項８】
前記第１不純物領域には前記第１電圧が印加され、前記第２不純物領域には前記第２電圧が印加され、
前記キャパシタ装置のキャパシタンスは、前記第１ないし第４キャパシタンスを含むことを特徴とする請求項５に記載のキャパシタ装置。
【請求項９】
前記第１導電層は、前記第１及び第２不純物領域それぞれに電気的に連結される第３配線をさらに含み、
前記第４キャパシタンスは、前記第１配線と前記第２配線間のキャパシタンスと、前記第１または第２配線と前記第３配線間のキャパシタンスとの和であることを特徴とする、請求項８に記載のキャパシタ装置。
【請求項１０】
相互に隣接した前記第１配線と前記第２配線との間隔は、相互に隣接した前記第１または第２配線と前記第３配線との間隔と同一であることを特徴とする、請求項９に記載のキャパシタ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、さらに詳細には、キャパシタ装置及びその製造方法に関する。
【背景技術】
【０００２】
システムＬＳＩ（ｌａｒｇｅ  ｓｃａｌｅ  ｉｎｔｅｇｒａｔｉｏｎ）のような周辺回路領域の場合、処理速度の高速化または内蔵素子の数の増加に伴って、寄生インダクタンスなどが生成されうる。これにより、ＥＭＩ（ｅｌｅｃｔｒｏｍａｇｎｅｔｉｃ  ｉｎｔｅｒｆｅｒｅｎｃｅ）の問題または電源電圧の変動、すなわち、電源ノイズ（ｎｏｉｓｅ）の問題が発生し、製品の信頼性に深刻な影響を与える。このようなＥＭＩの問題または電源ノイズの問題を解決するために、電源配線と接地配線との間にキャパシタ素子を挿入する方法などが提案されており、一般的にキャパシタ素子としてＭＯＳキャパシタが使われている。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
本発明が解決しようとする課題は、単位面積当たりのキャパシタンスを向上できるキャパシタ装置及びその製造方法を提供することである。
【課題を解決するための手段】
【０００４】
前記課題を解決するための本発明の一実施例によるキャパシタ装置は、第１導電型を有して第１電圧が印加される第１ウェル、及び第２導電型を有して第２電圧が印加される第２ウェルを有する基板と、前記第１または第２ウェルと絶縁されるように、前記第１または第２ウェルの上部に配されたゲート電極を含み、前記キャパシタ装置のキャパシタンスは、前記第１ウェルと前記第２ウェルとの間の第１キャパシタンス、及び前記第１または第２ウェルと前記ゲート電極との間の第２キャパシタンスを含む。
【０００５】
一部の実施例において、前記ゲート電極は、前記第１ウェルの上部に配され、前記第２電圧が印加される第１ゲート電極と、前記第２ウェルの上部に配され、前記第１電圧が印加される第２ゲート電極を含み、前記キャパシタ装置のキャパシタンスは、前記第１キャパシタンス及び第２キャパシタンス、及び前記第１ゲート電極と前記第２ゲート電極との間の第３キャパシタンスを含みうる。
【０００６】
一部の実施例において、前記少なくとも１つの第１ゲート電極は、少なくとも２つの第１ゲート電極を含み、前記少なくとも１つの第２ゲート電極は、少なくとも２つの第２ゲート電極を含み、前記第１ゲート電極と隣接した前記第２ゲート電極間の間隔は、隣接した前記第１ゲート電極間の間隔、及び隣接した前記第２ゲート電極間の間隔より狭い。
【０００７】
一部の実施例において、前記キャパシタ装置は、前記第１ゲート電極に電気的に連結される第１配線、及び前記第２ゲート電極に電気的に連結される第２配線を含む第１導電層をさらに含み、前記キャパシタ装置のキャパシタンスは、前記第１ないし第３キャパシタンス、及び前記第１配線と前記第２配線との第４キャパシタンスを含みうる。
【０００８】
一部の実施例において、前記キャパシタ装置は、前記第１ウェル内に配され、前記第２導電型を有する第１不純物領域と、前記第２ウェル内に配され、前記第１導電型を有する第２不純物領域と、をさらに含みうる。
【０００９】
一部の実施例において、前記第１不純物領域には、前記第２電圧が印加され、前記第２不純物領域には、前記第１電圧が印加され、前記キャパシタ装置のキャパシタンスは、前記第１ないし第４キャパシタンス、及び前記第１ウェルと前記第１不純物領域間のキャパシタンスと、前記第２ウェルと前記第２不純物領域間のキャパシタンスとの和である第５キャパシタンスを含みうる。前記第１導電層は、前記第１及び第２不純物領域それぞれに電気的に連結される第３配線をさらに含み、相互に隣接した前記第１配線と前記第２配線との間隔は、相互に隣接した前記第１または第２配線と前記第３配線との間隔より狭い。
【００１０】
一部の実施例において、前記第１不純物領域には前記第１電圧が印加され、前記第２不純物領域には前記第２電圧が印加され、前記キャパシタ装置のキャパシタンスは、前記第１ないし第４キャパシタンスを含みうる。前記第１導電層は、前記第１及び第２不純物領域それぞれに電気的に連結される第３配線をさらに含み、前記キャパシタ装置のキャパシタンスは、前記第１ないし第４キャパシタンスを含み、前記第４キャパシタンスは、前記第１配線と前記第２配線間のキャパシタンスと、前記第１または第２配線と前記第３配線間のキャパシタンスとの和であり得る。前記第１配線と隣接した前記第２配線との間隔は、前記第１または第２配線と隣接した前記第３配線との間隔と同一でもよい。
【００１１】
一部の実施例において、前記第１導電層は、前記第１及び第２不純物領域それぞれに電気的に連結される第３配線と、前記第１及び第２ゲート電極と絶縁されるように前記第１及び第２ゲート電極の上部に配された第４配線と、をさらに含みうる。
【００１２】
一部の実施例において、前記第１不純物領域には、前記第２電圧が印加され、前記第２不純物領域には、前記第１電圧が印加され、前記キャパシタ装置のキャパシタンスは、前記第１ないし第４キャパシタンス、及び第５キャパシタンスを含み、前記第４キャパシタンスは、前記第１配線と前記第２配線間のキャパシタンスと、前記第１ないし第３配線のいずれか１つと前記第４配線間のキャパシタンスとの和であり、前記第５キャパシタンスは、前記第１ウェルと前記第１不純物領域間のキャパシタンスと前記第２ウェルと前記第２不純物領域間のキャパシタンスとの和であり得る。
【００１３】
一部の実施例において、前記第１不純物領域には、前記第１電圧が印加され、前記第２不純物領域には、前記第２電圧が印加され、前記キャパシタ装置のキャパシタンスは、前記第１ないし第４キャパシタンスを含み、前記第４キャパシタンスは、前記第１配線と前記第２配線間のキャパシタンスと、前記第１または第２配線と前記第３配線間のキャパシタンスとの和であり得る。
【００１４】
一部の実施例において、前記第１ないし第４配線のうち、隣接した二配線間の間隔はいずれも同一でもよい。
【００１５】
一部の実施例において、前記キャパシタ装置は、前記第１導電層の上部に配された少なくとも１つのＭＩＭ（ｍｅｔａｌ−ｉｎｓｕｌａｔｏｒ−ｍｅｔａｌ）キャパシタをさらに含み、前記キャパシタ装置のキャパシタンスは、前記第１ないし第４キャパシタンス、及び前記ＭＩＭキャパシタの第６キャパシタンスを含みうる。前記少なくとも１つのＭＩＭキャパシタは、前記第１導電層に電気的に連結される下部金属ラインと、前記下部金属ライン上に配された絶縁層と、前記絶縁層上に配された上部金属ラインを含みうる。前記少なくとも１つのＭＩＭキャパシタは、２つのＭＩＭキャパシタを含み、前記キャパシタ装置のキャパシタンスは、前記第１ないし第４キャパシタンス、前記第６キャパシタンス、及び前記２つのＭＩＭキャパシタそれぞれに含まれた下部金属ライン間のキャパシタンスと上部金属ライン間のキャパシタンスとの和である第７キャパシタンスを含みうる。前記キャパシタ装置は、前記２つのＭＩＭキャパシタの上部に配され、前記下部金属ライン及び前記上部金属ラインそれぞれに電気的に連結される第３配線をさらに含み、前記キャパシタ装置のキャパシタンスは、前記第１ないし第４キャパシタンス、前記第６及び第７キャパシタンス、及び前記第３配線間の第８キャパシタンスを含みうる。
【００１６】
一部の実施例において、前記キャパシタ装置は、前記第１導電層の上部に配され、前記第１及び第２配線各々に電気的に連結される第３配線を含む第２導電層をさらに含み、前記キャパシタ装置のキャパシタンスは、前記第１ないし第４キャパシタンス、及び前記第３配線間の第９キャパシタンスを含みうる。
【００１７】
一部の実施例において、前記キャパシタ装置は、前記第１導電層の上部に配され、前記第１及び第２配線各々に絶縁される第３配線を含む第２導電層をさらに含み、前記キャパシタ装置のキャパシタンスは、前記第１ないし第４キャパシタンス、及び前記第３配線間のキャパシタンスと、前記第１または第２配線と上下に隣接した前記第３配線間のキャパシタンスとの和である第１０キャパシタンスを含みうる。
【００１８】
一部の実施例において、前記ゲート電極は、前記第１ゲート電極の上部に配され、前記第１電圧が印加される第１上部ゲート電極と、前記第２ゲート電極の上部に配され、前記第２電圧が印加される第２上部ゲート電極とをさらに含み、前記キャパシタ装置のキャパシタンスは、前記第１ないし第３キャパシタンス、及び前記第１ゲート電極と前記第１上部ゲート電極とのキャパシタンスと、前記第２ゲート電極と前記第２上部ゲート電極とのキャパシタンスとの和である第１１キャパシタンスを含みうる。
【００１９】
一部の実施例において、前記基板は、前記第２導電型を有し、前記第２ウェルは前記第１ウェル内に配され、前記キャパシタ装置のキャパシタンスは、前記第１キャパシタンス及び第２キャパシタンス、及び前記基板と前記第１ウェルとの第１２キャパシタンスを含みうる。
【００２０】
一部の実施例において、前記キャパシタ装置は、電源安定化用キャパシタ装置またはＥＭＩ特性改善用キャパシタ装置である。
【００２１】
また、前記課題を解決するための本発明の他の実施例によるキャパシタ装置は、第１導電型を有して第１電圧が印加される基板と、前記基板内に配され、第２導電型を有して第２電圧が印加される第１ウェルと、前記基板または前記第１ウェルと絶縁されるように、前記基板、または前記第１ウェルの上部に配されたゲート電極を含み、前記キャパシタ装置のキャパシタンスは、前記基板と前記第１ウェルとの第１キャパシタンス、及び前記基板または前記第１ウェルと前記ゲート電極との間の第２キャパシタンスを含む。
【００２２】
一部の実施例において、前記ゲート電極は、前記基板の上部に配され、前記第２電圧が印加される少なくとも１つの第１ゲート電極と、前記第１ウェルの上部に配され、前記第１電圧が印加される少なくとも１つの第２ゲート電極とを含み、前記キャパシタ装置のキャパシタンスは、前記第１キャパシタンス及び第２キャパシタンス、及び前記第１ゲート電極と前記第２ゲート電極との間の第３キャパシタンスを含みうる。
【００２３】
一部の実施例において、前記少なくとも１つの第１ゲート電極は、少なくとも２つの第１ゲート電極を含み、前記少なくとも１つの第２ゲート電極は、少なくとも２つの第２ゲート電極を含み、前記第１ゲート電極と隣接した前記第２ゲート電極間の間隔は、隣接した前記第１ゲート電極間の間隔、及び隣接した前記第２ゲート電極間の間隔より狭い。
【００２４】
一部の実施例において、前記キャパシタ装置は、前記少なくとも１つの第１ゲート電極に電気的に連結される少なくとも１本の第１配線、及び前記少なくとも１つの第２ゲート電極に電気的に連結される少なくとも１本の第２配線を含む第１導電層をさらに含み、前記キャパシタ装置のキャパシタンスは、前記第１ないし第３キャパシタンス、及び前記第１配線と前記第２配線間の第４キャパシタンスを含みうる。
【００２５】
一部の実施例において、前記キャパシタ装置は、前記基板内に配され、前記第２導電型を有する第１不純物領域と、前記第１ウェル内に配され、前記第１導電型を有する第２不純物領域とをさらに含みうる。
【００２６】
一部の実施例において、前記第１不純物領域には、前記第２電圧が印加され、前記第２不純物領域には、前記第１電圧が印加され、前記キャパシタ装置のキャパシタンスは、前記第１ないし第４キャパシタンス、及び前記基板と前記第１不純物領域間のキャパシタンスと、前記第１ウェルと前記第２不純物領域間のキャパシタンスとの和である第５キャパシタンスを含みうる。前記第１導電層は、前記第１及び第２不純物領域それぞれに電気的に連結される第３配線をさらに含み、前記第１配線と隣接した前記第２配線との間隔は、前記第１または第２配線と隣接した前記第３配線との間隔より狭い。
【００２７】
一部の実施例において、前記第１不純物領域には、前記第１電圧が印加され、前記第２不純物領域には、前記第２電圧が印加され、前記キャパシタ装置のキャパシタンスは、前記第１ないし第４キャパシタンスを含みうる。前記第１導電層は、前記第１及び第２不純物領域それぞれに電気的に連結される第３配線をさらに含み、前記キャパシタ装置のキャパシタンスは、前記第１ないし第４キャパシタンスを含み、前記第４キャパシタンスは、前記第１配線と前記第２配線間のキャパシタンスと、前記第１または第２配線と前記第３配線間のキャパシタンスとの和であり得る。相互に隣接した前記第１配線と前記第２配線との間隔は、相互に隣接した前記第１または第２配線と前記第３配線との間隔と同一でもよい。
【００２８】
一部の実施例において、前記第１導電層は、前記第１及び第２不純物領域それぞれに電気的に連結される第３配線と、前記第１及び第２ゲート電極と絶縁されるように、前記第１及び第２ゲート電極の上部に配された第４配線とをさらに含みうる。
【００２９】
一部の実施例において、前記第１不純物領域には、前記第２電圧が印加され、前記第２不純物領域には、前記第１電圧が印加され、前記キャパシタ装置のキャパシタンスは、前記第１ないし第４キャパシタンス、及び第５キャパシタンスを含み、前記第４キャパシタンスは、前記第１配線と前記第２配線間のキャパシタンスと、前記第１ないし第３配線のうちいずれか１本と前記第４配線間のキャパシタンスとの和であり、前記第５キャパシタンスは、前記基板と前記第１不純物領域間のキャパシタンスと、前記第１ウェルと前記第２不純物領域間のキャパシタンスとの和である。
【００３０】
一部の実施例において、前記第１不純物領域には前記第１電圧が印加され、前記第２不純物領域には前記第２電圧が印加され、前記キャパシタ装置のキャパシタンスは、第１ないし第４キャパシタンスを含み、前記第４キャパシタンスは、前記第１配線と前記第２配線間のキャパシタンスと、前記第１または第２配線と前記第３配線間のキャパシタンスとの和である。
【００３１】
一部の実施例において、前記第１ないし第４配線のうち、隣接した二配線間の間隔はいずれも同一でもよい。
【００３２】
一部の実施例において、前記キャパシタ装置は、前記第１導電層の上部に配された少なくとも１つのＭＩＭキャパシタをさらに含み、前記キャパシタ装置のキャパシタンスは、前記第１ないし第４キャパシタンス、及び前記ＭＩＭキャパシタの第６キャパシタンスを含みうる。前記少なくとも１つのＭＩＭキャパシタは、前記第１導電層に電気的に連結される下部金属ラインと、前記下部金属ライン上に配された絶縁層と、前記絶縁層上に配された上部金属ラインとを含みうる。前記少なくとも１つのＭＩＭキャパシタは、２つのＭＩＭキャパシタを含み、前記キャパシタ装置のキャパシタンスは、前記第１ないし第４キャパシタンス、前記第６キャパシタンス、及び前記２つのＭＩＭキャパシタそれぞれに含まれた下部金属ライン間のキャパシタンスと、上部金属ライン間のキャパシタンスとの和である第７キャパシタンスを含みうる。前記２つのＭＩＭキャパシタの上部に配され、前記下部金属ライン及び前記上部金属ラインそれぞれに電気的に連結される第３配線をさらに含み、前記キャパシタ装置のキャパシタンスは、前記第１ないし第４キャパシタンス、前記第６及び第７キャパシタンス、及び前記第３配線間の第８キャパシタンスを含みうる。
【００３３】
一部の実施例において、前記キャパシタ装置は、前記第１導電層の上部に配され、前記第１及び第２配線各々に電気的に連結される第３配線を含む第２導電層をさらに含み、前記キャパシタ装置のキャパシタンスは、前記第１ないし第４キャパシタンス、及び前記第３配線間の第９キャパシタンスを含みうる。
【００３４】
一部の実施例において、前記キャパシタ装置は、前記第１導電層の上部に配され、前記第１及び第２配線各々に絶縁される第３配線を含む第２導電層をさらに含み、前記キャパシタ装置のキャパシタンスは、前記第１ないし第４キャパシタンス、及び前記第３配線間のキャパシタンスと、前記第１または第２配線と上下に隣接した前記第３配線間のキャパシタンスとの和である第１０キャパシタンスを含みうる。
【００３５】
一部の実施例において、前記ゲート電極は、前記少なくとも１つの第１ゲート電極の上部に配され、前記第１電圧が印加される第１上部ゲート電極と、前記第２ゲート電極の上部に配され、前記第２電圧が印加される第２上部ゲート電極とをさらに含み、前記キャパシタ装置のキャパシタンスは、前記第１ないし第３キャパシタンス、及び前記第１ゲート電極と前記第１上部ゲート電極とのキャパシタンスと、前記第２ゲート電極と前記第２上部ゲート電極とのキャパシタンスとの和である第１１キャパシタンスを含みうる。
【００３６】
一部の実施例において、前記キャパシタ装置は、電源安定化用キャパシタ装置またはＥＭＩ特性改善用キャパシタ装置である。
【００３７】
また、前記課題を解決するための本発明の他の実施例によるキャパシタ装置の製造方法は、基板に第１導電型を有する第１ウェル及び第２導電型を有する第２ウェルを形成する段階と、前記第１及び第２ウェルの上部に前記第１及び第２ウェルと絶縁される第１及び第２ゲート電極を各々形成する段階と、前記第１ウェル及び前記第２ゲート電極に第１電圧を印加して、前記第２ウェル及び前記第１ゲート電極に第２電圧を印加する段階を含み、前記キャパシタ装置のキャパシタンスは、前記第１ウェルと前記第２ウェルとの間の第１キャパシタンス、前記第１ウェルと前記第１ゲート電極とのキャパシタンスと前記第２ウェルと前記第２ゲート電極とのキャパシタンスとの和である第２キャパシタンス、及び前記第１ゲート電極と前記第２ゲート電極との間の第３キャパシタンスを含む。
【００３８】
一部の実施例において、前記方法は、前記第１ゲート電極に電気的に連結される第１配線及び前記第２ゲート電極電気的に連結される第２配線を含む第１導電層を形成する段階をさらに含み、前記キャパシタ装置のキャパシタンスは、前記第１ないし第３キャパシタンス、及び前記第１配線と前記第２配線間の第４キャパシタンスとを含みうる。
【００３９】
一部の実施例において、前記方法は、前記第１ウェル内に前記第２導電型を有する第１不純物領域を形成する段階と、前記第２ウェル内に前記第１導電型を有する第２不純物領域を形成する段階とをさらに含みうる。
【００４０】
一部の実施例において、前記方法は、前記第１不純物領域に前記第２電圧を印加して、前記第２不純物領域に前記第１電圧を印加する段階をさらに含み、前記キャパシタ装置のキャパシタンスは、前記第１ないし第４キャパシタンス、及び前記第１ウェルと前記第１不純物領域間のキャパシタンスと、前記第２ウェルと前記第２不純物領域間のキャパシタンスとの和である第５キャパシタンスを含みうる。
【００４１】
一部の実施例において、前記方法は、前記第１不純物領域に前記第１電圧を印加し、前記第２不純物領域に前記第２電圧を印加する段階をさらに含み、前記キャパシタ装置のキャパシタンスは、前記第１ないし第４キャパシタンスを含みうる。
【００４２】
一部の実施例において、前記第１導電層を形成する段階は、前記第１及び第２配線、前記第１及び第２不純物領域それぞれに電気的に連結される第３配線、及び前記第１及び第２ゲート電極の上部に前記第１及び第２ゲート電極と絶縁される第４配線を形成しうる。
【００４３】
一部の実施例において、前記方法は、前記第１導電層の上部に少なくとも１つのＭＩＭキャパシタを形成する段階をさらに含み、前記キャパシタ装置のキャパシタンスは、前記第１ないし第４キャパシタンス、及び前記ＭＩＭキャパシタの第６キャパシタンスを含みうる。
【００４４】
一部の実施例において、前記方法は、前記第１導電層の上部に前記第１及び第２配線各々に電気的に連結される第３配線を含む第２導電層を形成する段階をさらに含み、前記キャパシタ装置のキャパシタンスは、前記第１ないし第４キャパシタンス、及び前記第３配線間の第７キャパシタンスを含みうる。
【００４５】
一部の実施例において、前記方法は、前記第１導電層の上部に前記第１及び第２配線各々に絶縁される第３配線を含む第２導電層を形成する段階をさらに含み、前記キャパシタ装置のキャパシタンスは、前記第１ないし第４キャパシタンス、及び前記第３配線間のキャパシタンスと前記第１または第２配線と上下に隣接した前記第３配線間のキャパシタンスとの和である第８キャパシタンスを含みうる。
【００４６】
一部の実施例において、前記方法は、前記第１ゲート電極の上部に第１上部ゲート電極を形成する段階と、前記第２ゲート電極の上部に第２上部ゲート電極を形成する段階と、前記第１上部ゲート電極に前記第１電圧を印加し、前記第２上部ゲート電極に前記第２電圧を印加する段階をさらに含み、前記キャパシタ装置のキャパシタンスは、前記第１ないし第３キャパシタンス、及び前記第１ゲート電極と前記第１上部ゲート電極とのキャパシタンスと、前記第２ゲート電極と前記第２上部ゲート電極間のキャパシタンスとの和である第９キャパシタンスを含みうる。
【００４７】
一部の実施例において、前記基板は、前記第２導電型を有し、前記第２ウェルは前記第１ウェル内に配され、前記キャパシタ装置のキャパシタンスは、前記第１ないし第３キャパシタンス、及び前記基板と前記第１ウェルとの間の第１０キャパシタンスを含みうる。
【００４８】
前記課題を解決するための本発明の他の実施例によるキャパシタ装置の製造方法は、第１導電型を有する基板を提供する段階と、前記基板内に第２導電型を有する第１ウェルを形成する段階と、前記基板及び前記第１ウェルの上部に前記基板及び前記第１ウェルと絶縁される第１及び第２ゲート電極を各々形成する段階と、前記基板及び前記第２ゲート電極に第１電圧を印加し、前記第１ウェル及び前記第１ゲート電極に第２電圧を印加する段階とを含み、前記キャパシタ装置のキャパシタンスは、前記基板と前記第１ウェルとの間の第１キャパシタンス、前記基板と前記第１ゲート電極とのキャパシタンスと前記第１ウェルと前記第２ゲート電極とのキャパシタンスとの和である第２キャパシタンス、及び前記第１ゲート電極と前記第２ゲート電極との間の第３キャパシタンスを含む。
【００４９】
一部の実施例において、前記方法は、前記第１ゲート電極に電気的に連結される第１配線及び前記第２ゲート電極に電気的に連結される第２配線を含む第１導電層を形成する段階をさらに含み、前記キャパシタ装置のキャパシタンスは、前記第１ないし第３キャパシタンス、及び前記第１配線と前記第２配線間の第４キャパシタンスを含みうる。
【００５０】
一部の実施例において、前記方法は、前記第１ウェル内に前記第２導電型を有する第１不純物領域を形成する段階と、前記第２ウェル内に前記第１導電型を有する第２不純物領域を形成する段階をさらに含みうる。
【発明の効果】
【００５１】
本発明の一実施例によれば、基板上に互いに異なる導電型を有し、互いに異なる電圧が印加される第１及び第２ウェルを形成し、第１または第２ウェルの上部にゲート電極を形成することによって、第１及び第２ウェル間の接合キャパシタンス及び第１または第２ウェルとゲート電極との間のＭＯＳキャパシタンスを獲得しうる。また、本発明の一実施例によれば、第１及び第２ウェルは互いに異なる導電型を有し、互いに異なる電圧が印加される第１及び第２不純物領域を各々形成することによって、第１不純物領域と第１ウェルとの接合キャパシタンスと、及び第２不純物領域と第２ウェルとの接合キャパシタンスとをさらに獲得しうる。
【００５２】
また、本発明の一実施例によれば、第１及び第２ウェルの上部に互いに異なる電圧が印加されるゲート電極を各々形成することによって、ゲート電極間のキャパシタンスをさらに獲得しうる。また、本発明の一実施例によれば、ゲート電極それぞれに連結される配線を形成することによって、配線間のキャパシタンスをさらに獲得しうる。また、本発明の一実施例によれば、互いに異なる電圧が印加されるゲート電極を積層することによって、積層されたゲート電極間のキャパシタンスをさらに獲得しうる。
【００５３】
また、本発明の一実施例によれば、上部にＭＩＭキャパシタをさらに形成することによって、単位面積当たりのキャパシタンスをさらに向上させうる。また、本発明の一実施例によれば、ゲート電極に連結された配線の上部に上部配線をさらに形成することによって、上部配線間のキャパシタンスをさらに獲得しうる。また、本発明の一実施例によれば、ゲート電極に連結された配線の上部に上部配線をさらに形成し、上下に隣接した配線間を絶縁させることによって、上下に隣接した配線間のキャパシタンスをさらに獲得しうる。
【００５４】
このように本発明によれば、ゲート絶縁膜として高価で高誘電率を有した物質を利用せずとも、同じ面積で高いキャパシタンスを獲得できるので、効率及び集積度を大きく向上させうる。このようなキャパシタ装置は、電源安定化用キャパシタ装置またはＥＭＩ特性改善用キャパシタ装置として用いられる。
【図面の簡単な説明】
【００５５】
【図１】本発明の一実施例によるキャパシタ装置の一部を概略的に示すレイアウトである。
【図２】図１のＡ−Ａ’線によるキャパシタ装置を示す断面図である。
【図３】図２のキャパシタ装置を示す斜視図である。
【図４Ａ】図２のキャパシタ装置の製造方法を示す断面図である。
【図４Ｂ】図４Ａに後続する図である。
【図４Ｃ】図４Ｂに後続する図である。
【図４Ｄ】図４Ｃに後続する図である。
【図４Ｅ】図４Ｄに後続する図である。
【図４Ｆ】図４Ｅに後続する図である。
【図５】本発明の他の実施例によるキャパシタ装置の一部を示すレイアウトである。
【図６】図５のＢ−Ｂ’線によるキャパシタ装置を示す断面図である。
【図７】本発明の他の実施例によるキャパシタ装置の一部を示すレイアウトである。
【図８】図７のＣ−Ｃ’線によるキャパシタ装置を示す断面図である。
【図９】図８のキャパシタ装置を示す斜視図である。
【図１０Ａ】図８のキャパシタ装置の製造方法を示す断面図である。
【図１０Ｂ】図１０Ａに後続する図である。
【図１０Ｃ】図１０Ｂに後続する図である。
【図１０Ｄ】図１０Ｃに後続する図である。
【図１０Ｅ】図１０Ｄに後続する図である。
【図１０Ｆ】図１０Ｅに後続する図である。
【図１１】本発明の他の実施例によるキャパシタ装置の一部を示すレイアウトである。
【図１２】図１１のＤ−Ｄ’線によるキャパシタ装置を示す断面図である。
【図１３】本発明のさらに他の実施例によるキャパシタ装置を示す断面図である。
【図１４】図１３のキャパシタ装置を示す斜視図である。
【図１５】本発明のさらに他の実施例によるキャパシタ装置を示す断面図である。
【図１６】図１５のキャパシタ装置を示す斜視図である。
【図１７Ａ】図１５のキャパシタ装置の製造方法を示す断面図である。
【図１７Ｂ】図１７Ａに後続する図である。
【図１７Ｃ】図１７Ｂに後続する図である。
【図１７Ｄ】図１７Ｃに後続する図である。
【図１７Ｅ】図１７Ｄに後続する図である。
【図１７Ｆ】図１７Ｅに後続する図である。
【図１８】本発明のさらに他の実施例によるキャパシタ装置を示す断面図である。
【図１９】図１８のキャパシタ装置を示す斜視図である。
【図２０Ａ】図１８のキャパシタ装置の製造方法を示す断面図である。
【図２０Ｂ】図２０Ａに後続する図である。
【図２０Ｃ】図２０Ｂに後続する図である。
【図２０Ｄ】図２０Ｃに後続する図である。
【図２０Ｅ】図２０Ｄに後続する図である。
【図２１】本発明のさらに他の実施例によるキャパシタ装置を示す断面図である。
【図２２】図２１のキャパシタ装置を示す斜視図である。
【図２３Ａ】図２１のキャパシタ装置の製造方法を示す断面図である。
【図２３Ｂ】図２３Ａに後続する図である。
【図２３Ｃ】図２３Ｂに後続する図である。
【図２３Ｄ】図２３Ｃに後続する図である。
【図２３Ｅ】図２３Ｄに後続する図である。
【図２４】本発明のさらに他の実施例によるキャパシタ装置を示す断面図である。
【図２５】図２４のキャパシタ装置を示す斜視図である。
【発明を実施するための形態】
【００５６】
以下、添付された図面を参照して本発明の望ましい実施例を詳細に説明する。
【００５７】
本発明の実施例は、当該技術分野で通常の知識を有する者に本発明を十分に説明するために提供されるものであり、下記実施例は多様な他の形で変形でき、本発明の範囲は下記実施例に限定されるものではない。むしろ、これら実施例は、当業者に本発明の思想を完全に伝達するために提供されるものである。
【００５８】
以下の説明で、ある層が他の層の上に存在すると記述される時、これは、他の層の真上に存在しても、その間に第３の層が介在されても良い。また、図面で、各層の厚さや大きさは、説明の便宜及び明確のために誇張されており、図面において同じ要素には同一符号が付されている。本明細書で使われたように、用語”及び／または”は、列挙された項目のうち、いずれか１つ及び１つ以上のあらゆる組合わせを含む。
【００５９】
本明細書で使われた用語は、特定の実施例を説明するために使われ、本発明を制限するためのものではない。本明細書で使われたように、単数形態は、文脈上他の場合を明確に指していないならば、複数の形態を含みうる。また、本明細書において、“包含する（ｃｏｍｐｒｉｓｅ）”及び／または“包含する（ｃｏｍｐｒｉｓｉｎｇ）”は、言及した形状、数字、段階、動作、部材、要素及び／またはこれらグループの存在を特定するものであり、１つ以上の他の形状、数字、動作、部材、要素及び／またはグループの存在または付加を排除するものではない。
【００６０】
本明細書で、第１、第２などの用語が多様な部材、部品、領域、層及び／または部分を説明するために使われるが、これら部材、部品、領域、層及び／または部分は、これら用語により限定されてはならないということは自明である。これら用語は、１つの部材、部品、領域、層または部分を、他の領域、層または部分と区別するときにのみ使われる。したがって、後述する第１部材、部品、領域、層または部分は、本発明の思想から外れずとも、第２部材、部品、領域、層または部分を指すことができる。
【００６１】
以下、本発明の実施例は、本発明の理想的な実施例を概略的に示す図面を参照して説明する。図面において、例えば、製造技術及び／または公差（ｔｏｌｅｒａｎｃｅ）によって、図示された形状の変形が予想される。したがって、本発明の実施例は、本明細書に示された領域の特定形状に制限されたと解釈されてはならず、例えば、製造上生じる形状の変化を含まねばならない。
【００６２】
図１は、本発明の一実施例によるキャパシタ装置の一部を概略的に示すレイアウトである。
【００６３】
図１を参照すれば、キャパシタ装置１０は、蓄積モード（ａｃｃｕｍｕｌａｔｉｏｎ  ｍｏｄｅ）を用いてＭＯＳキャパシタを具現する装置であって、第１ウェル１０５及び第２ウェル１１０を有する基板に形成されうる。第１及び第２ウェル１０５、１１０には、素子分離膜により活性領域ＡＣＴ１、ＡＣＴ２、ＡＣＴ３、ＡＣＴ４が限定されうる。具体的に、第１ウェル１０５には、第１及び第２活性領域ＡＣＴ１、ＡＣＴ２が限定され、第２ウェル１１０には、第３及び第４活性領域ＡＣＴ３、ＡＣＴ４が限定されうる。
【００６４】
第１活性領域ＡＣＴ１の上部には、ゲート電極Ｇ１が配され、これにより、第１活性領域ＡＣＴ１には、ＭＯＳキャパシタが形成されうる。第３活性領域ＡＣＴ３の上部には、ゲート電極Ｇ２が配され、これにより、第３活性領域ＡＣＴ３には、ＭＯＳキャパシタが形成されうる。本実施例において、第１活性領域ＡＣＴ１の上部には、２つのゲート電極Ｇ１が配され、第３活性領域ＡＣＴ３の上部には、２つのゲート電極Ｇ２が配されているが、本発明はこれに限定されない。他の実施例において、各活性領域の上部には、１つのゲート電極が配され、さらに他の実施例において、各活性領域の上部には、３つ以上のゲート電極が配されうる。
【００６５】
第２活性領域ＡＣＴ２の上部には、横方向に延びる第１導電ラインＭ１が配され、第２活性領域ＡＣＴ２には、コンタクトプラグＣＰ１を通じて第１導電ラインＭ１と連結されることによって、第１導電ラインＭ１の電圧が印加されうる。また、第４活性領域ＡＣＴ４の上部には、横方向に延びる第２導電ラインＭ２が配され、第４活性領域ＡＣＴ４には、コンタクトプラグＣＰ２を通じて第２導電ラインＭ２と連結されることによって、第２導電ラインＭ２の電圧が印加されうる。
【００６６】
第１活性領域ＡＣＴ１の上部には、第２導電ラインＭ２に共通連結される複数の配線が互いに平行に配されうる。具体的に、第１活性領域ＡＣＴ１でゲート電極Ｇ１の上部には、第１配線１５０ａが配され、ゲート電極Ｇ１間の領域の上部には、第３配線１５０ｃが配されうる。また、第３活性領域ＡＣＴ３の上部には、第１導電ラインＭ１に共通連結される複数の配線が互いに平行に配されうる。具体的に、第３活性領域ＡＣＴ３でゲート電極Ｇ２の上部には、第２配線１５０ｂが配され、ゲート電極Ｇ２間の領域の上部には、第３配線１５０ｃが配されうる。
【００６７】
本実施例において、キャパシタ装置１０は、蓄積モードを用いてＭＯＳキャパシタを具現するので、ＭＯＳキャパシタをなすゲートとソース間の電圧は０以下にならねばならない。したがって、第１活性領域ＡＣＴ１における２つのゲート電極Ｇ１間の領域には、２つのゲート電極Ｇ１に印加される電圧と同じ電圧が印加されねばならない。このため、第１活性領域ＡＣＴ１で第１及び第３配線１５０ａ、１５０ｃは、第２導電ラインＭ２に共通連結される。同様に、第３活性領域ＡＣＴ３における２つのゲート電極Ｇ２間の領域には、２つのゲート電極Ｇ２に印加される電圧と同じ電圧が印加されねばならない。このため、第３活性領域ＡＣＴ３で第２及び第３配線１５０ｂ、１５０ｃは、第１導電ラインＭ１に共通連結される。
【００６８】
図２は、図１のＡ−Ａ’線によるキャパシタ装置を示す断面図であり、図３は、図２のキャパシタ装置を示す斜視図である。
【００６９】
図２及び図３を参照すれば、基板１００には、第１ウェル１０５及び第２ウェル１１０が形成される。具体的に、基板１００に第１ウェル１０５が形成され、第１ウェル１０５内に第２ウェル１１０が形成されうる。これにより、基板１００、第１ウェル１０５及び第２ウェル１１０は、トリプルウェル構造（ｔｒｉｐｌｅ  ｗｅｌｌ  ｓｔｒｕｃｔｕｒｅ）を有することができる。第１ウェル１０５と第２ウェル１１０との境界領域には、素子分離膜１１５が配され、素子分離膜１１５により活性領域が限定されうる。
【００７０】
第１ウェル１０５は、第１導電型を有し、第２ウェル１１０及び基板１１０は、第２導電型を有することができる。本実施例において、第１導電型はＮ型であり、第２導電型はＰ型であって、この際、基板１００はＰ型基板Ｐ−ＳＵＢであり、第１ウェル１０５はＮウェルＮ−ＷＥＬＬであり、第２ウェル１１０は、ＰウェルＰ−ＷＥＬＬである。しかし、本発明は、これに限定されず、他の実施例において、第１導電型がＰ型であり、第２導電型がＮ型である場合もあり、この際、基板１００はＮ型基板であり、第１ウェル１０５はＰウェルであり、第２ウェル１１０はＮウェルでもよい。
【００７１】
第１及び第２ウェル１０５、１１０上には、ゲート構造物１２０が配される。ゲート構造物１２０は、順次に形成されたゲート絶縁膜１２３及びゲート電極１２６を含む。この際、第１ウェル１０５上に配されたゲート電極１２６は、図１のゲート電極Ｇ１に対応し、第２ウェル１１０上に配されたゲート電極１２６は、図１のゲート電極Ｇ２に対応しうる。
【００７２】
本実施例において、第１ウェル１０５上に配されたゲート電極１２６と第２ウェル１１０上に配されたゲート電極１２６との間隔Ｄ１は、第１ウェル１０５上に配された隣接したゲート電極１２６間の間隔Ｄ２より狭い。また、第１ウェル１０５上に配されたゲート電極１２６と第２ウェル１１０上に配されたゲート電極１２６との間隔Ｄ１は、第２ウェル１１０上に配された隣接したゲート電極１２６間の間隔Ｄ３より狭い。また、第１ウェル１０５上に配された隣接したゲート電極１２６間の間隔Ｄ２は、第２ウェル１１０上に配された隣接したゲート電極１２６間の間隔Ｄ３と実質的に同一でもよい。
【００７３】
第１ウェル１０５上に配された隣接した２つのゲート構造物１２０間には、第１不純物領域１３０が配され、第１不純物領域１３０は、第２導電型を有した不純物を含みうる。第２ウェル１１０上に配された隣接した２つのゲート構造物１２０間には、第２不純物領域１３５が配され、第２不純物領域１３５は、第１導電型を有した不純物を含みうる。
【００７４】
本実施例において、第１導電型はＮ型であり、第２導電型はＰ型である。第１不純物領域１３０はＰ型不純物領域であり、第２不純物領域１３５はＮ型不純物領域である。また、本実施例において、第１ウェル１０５内に１つの第１不純物領域１３０が配され、第２ウェル１１０内に１つの第２不純物領域１３５が配される形態について示したが、本発明はこれに限定されない。他の実施例において、各ウェル内には、２つ以上の不純物領域が配されうる。
【００７５】
ゲート電極１２６、第１及び第２不純物領域１３０、１３５の上部には、第１配線１５０ａ、第２配線１５０ｂ及び第３配線１５０ｃを含む第１導電層１５０が配されうる。具体的に、第１ウェル１０５上に配されたゲート電極１２６の上部には、第１配線１５０ａが各々配され、第２ウェル１１０上に配されたゲート電極１２６の上部には、第２配線１５０ｂが各々配され、第１及び第２不純物領域１３０、１３５の上部には、第３配線１５０ｃが各々配されうる。第１ないし第３配線１５０ａ、１５０ｂ、１５０ｃは、コンタクトプラグ１４０を通じて各々ゲート電極１２６、第１及び第２不純物領域１３０、１３５に連結されうる。本実施例において、第１配線１５０ａと隣接した第２配線１５０ｂとの間隔Ｄ４は、第１配線１５０ａと隣接した第３配線１５０ｃとの間隔Ｄ５より狭い。また、第１配線１５０ａと隣接した第２配線１５０ｂとの間隔Ｄ４は、第２配線１５０ｂと隣接した第３配線１５０ｃとの間隔Ｄ６より狭い。また、第１配線１５０ａと隣接した第３配線１５０ｃとの間隔Ｄ５は、第２配線１５０ｂと隣接した第３配線１５０ｃ間の間隔Ｄ６と実質的に同一でもよい。
【００７６】
第１ウェル１０５の上部に配された第１配線１５０ａ及び第３配線１５０ｃは、図１の第２導電ラインＭ２に連結され、第２電圧が印加されうる。また、第２ウェル１１０の上部に配された第２配線１５０ｂ及び第３配線１５０ｃは、図１の第１導電ラインＭ１に連結され、第１電圧が印加されうる。本実施例において、第１電圧は負の電圧（−）であり、第２電圧は正の電圧（＋）であり、以下では、第１電圧を負の電圧（−）とし、第２電圧を正の電圧（＋）とする。しかし、本発明は、これに限定されず、他の実施例において、第１電圧が正の電圧であり、第２電圧が負の電圧である場合もある。
【００７７】
このように、第１ウェル１０５には負の電圧（−）が印加され、第２ウェル１１０には正の電圧（＋）が印加される。また、第１不純物領域１３０には、正の電圧（＋）が印加され、第２不純物領域１３５には負の電圧（−）が印加される。また、第１ウェル１０５上に配されたゲート電極１２６には正の電圧（＋）が印加され、第２ウェル１１０上に配されたゲート電極１２６には負の電圧（−）が印加される。
【００７８】
したがって、相互に隣接する第１ウェル１０５と第２ウェル１１０とは、互いに異なる電圧が印加されるので、第１接合キャパシタとして機能し、相互に隣接する基板１００と第１ウェル１０５とは、互いに異なる電圧が印加されるので、第２接合キャパシタとして機能しうる。さらに、相互に隣接する第１不純物領域１３０と第１ウェル１０５とは、互いに異なる電圧が印加されるので、第３接合キャパシタとして機能し、相互に隣接する第２不純物領域１３５と第２ウェル１１０とは、互いに異なる電圧が印加されるので、第４接合キャパシタとして機能しうる。
【００７９】
また、第１ウェル１０５とその上部に配されたゲート電極１２６とは、互いに異なる電圧が印加され、その間にはゲート絶縁膜１２３が存在するので、第１ＭＯＳキャパシタとして機能しうる。さらに、第２ウェル１１０とその上部に配されたゲート電極１２６とは、互いに異なる電圧が印加され、その間にはゲート絶縁膜１２３が存在するので、第２ＭＯＳキャパシタとして機能しうる。
【００８０】
また、相互に隣接する第１ウェル１０５及び第２ウェル１１０の上部に配されたゲート電極１２６は、互いに異なる電圧が印加され、その間には絶縁物質が存在するので、第１ＭＩＭキャパシタとして機能しうる。そして、第１配線１５０ａと第２配線１５０ｂとは、互いに異なる電圧が印加され、その間には絶縁物質が存在するので、第２ＭＩＭキャパシタとして機能しうる。
【００８１】
したがって、キャパシタ装置１０の全体キャパシタンスは、第１ないし第４接合キャパシタ、第１及び第２ＭＯＳキャパシタ、及び第１及び第２ＭＩＭキャパシタのキャパシタンスの和に相等する。
【００８２】
従来のキャパシタ装置は、基板上にゲート電極を配することによって、複数のＭＯＳキャパシタを形成し、複数のＭＯＳキャパシタを並列に連結して所定のキャパシタンスが得られた。したがって、大容量のキャパシタンスが要求される場合には、さらに多数のＭＯＳキャパシタを並列に連結せねばならないので、さらに多くの面積が要求され、これによって費用が増加した。また、従来のキャパシタ装置は、単位面積当たりのＭＯＳキャパシタのキャパシタンスを向上させるために、ゲート絶縁膜として高誘電率（ｈｉｇｈ−ｋ）物質を利用した。高電圧に耐えるようにゲート絶縁膜の厚さを厚く設定する場合、高誘電率物質をゲート絶縁膜として利用することによって、費用が多くなる問題点があった。
【００８３】
本実施例によるキャパシタ装置１０は、基板１００に互いに異なる導電型を有し、互いに異なる電圧が印加される第１及び第２ウェル１０５、１１０を形成し、第１及び第２ウェル１０５、１１０上にゲート電極１２６を形成することによって、同じ面積で第１及び第２ウェル１０５、１１０とゲート電極１２６間のＭＯＳキャパシタンスだけではなく、第１ウェル１０５と第２ウェル１１０との接合キャパシタンスも得られる。
【００８４】
また、本実施例によるキャパシタ装置１０は、第１及び第２ウェル１０５、１１０内に互いに異なる導電型を有し、互いに異なる電圧が印加される第１及び第２不純物領域１３０、１３５を各々形成することによって、同じ面積で第１ウェル１０５と第１不純物領域１３０との、そして、第２ウェル１１０と第２不純物領域１３５との接合キャパシタンスがさらに得られる。
【００８５】
また、本実施例によるキャパシタ装置１０は、第１及び第２ウェル１０５、１１０上に互いに異なる電圧が印加されるゲート電極１２６を各々形成することによって、同じ面積で隣接したゲート電極１２６間のＭＩＭキャパシタンスがさらに得られる。また、キャパシタ装置１０は、第１及び第２配線１５０ａ、１５０ｂ間に互いに異なる電圧を印加することによって、同じ面積で隣接した第１及び第２配線１５０ａ、１５０ｂ間のＭＩＭキャパシタンスがさらに得られる。
【００８６】
このように、本実施例によるキャパシタ装置１０は、従来のキャパシタ装置のようにゲート絶縁膜として高誘電率物質などを利用せずとも、同じ面積かつ少ない費用ではるかに大きなキャパシタンスが得られるので、蓄電効率及び集積度を向上させうる。
【００８７】
図４Ａないし図４Ｆは、図２のキャパシタ装置の製造方法を示す断面図である。
【００８８】
図４Ａを参照すれば、まず基板１００を準備する。この際、基板１００は、半導体基板であるが、例えば、半導体基板は、シリコン、シリコン−オン−絶縁体（ｓｉｌｉｃｏｎ−ｏｎ−ｉｎｓｕｌａｔｏｒ）、シリコン−オン−サファイア（ｓｉｌｉｃｏｎ−ｏｎ−ｓａｐｐｈｉｒｅ）、ゲルマニウム、シリコン−ゲルマニウム及びガリウム−砒素（ガリウム−ａｒｓｅｎｉｄｅ）のうち、いずれか１つを含みうる。本実施例において、基板１００はＰ型半導体基板である。
【００８９】
基板１００の全面に第１導電型を有した不純物を注入して第１ウェル１０５を形成する。次いで、フォトレジスト工程を用いて第１ウェル１０５の一部領域に第２導電型を有した不純物を注入して、第２ウェル１１０を形成する。本実施例において、第１導電型はＮ型であり、第２導電型はＰ型でありうる。したがって、第１導電型を有した不純物はＮ型不純物として、例えば、燐（Ｐ）、砒素（Ａｓ）またはアンチモン（Ｓｂ）であり、第２導電型を有した不純物は、Ｐ型不純物として、例えば、ボロン（Ｂ）、ガリウム（Ｇａ）またはインジウム（Ｉｎ）である。
【００９０】
第１及び第２ウェル１０５、１１０が形成された基板１００に活性領域を限定する素子分離膜１１５を形成する。この際、素子分離膜１０５は、例えば、ＳＴＩ（ｓｈａｌｌｏｗ  ｔｒｅｎｃｈ  ｉｓｏｌａｔｉｏｎ）工程などによって形成されうる。
【００９１】
図４Ｂを参照すれば、第１及び第２ウェル１０５、１１０上にゲート絶縁膜１２３及びゲート電極１２６を順次に積層し、積層されたゲート絶縁膜１２３及びゲート電極１２６をパターニングしてゲート構造物１２０を形成する。ここで、ゲート絶縁膜１２３は、シリコン酸化物（ＳｉＯ２）、シリコン窒化物（Ｓｉ３Ｎ４）、シリコン窒化物（ＳｉＯＮ）、ハフニウム酸化物（ＨｆＯ２）、ハフニウムシリコン酸化物（ＨｆＳｉｘＯｙ）、アルミニウム酸化物（Ａｌ２Ｏ３）、及びジルコニウム酸化物（ＺｒＯ２）のうち、いずれか１つまたはそれ以上を含む単一層または複合層である。また、ゲート電極１２６は、ポリシリコン、アルミニウム（Ａｌ）、金（Ａｕ）、ベリリウム（Ｂｅ）、ビスマス（Ｂｉ）、コバルト（Ｃｏ）、ハフニウム（Ｈｆ）、インジウム（Ｉｎ）、マンガン（Ｍｎ）、モリブデン（Ｍｏ）、ニッケル（Ｎｉ）、鉛（Ｐｂ）、パラジウム（Ｐｄ）、白金（Ｐｔ）、ロジウム（Ｒｈ）、レニウム（Ｒｅ）、ルテニウム（Ｒｕ）、タンタル（Ｔａ）、テルル（Ｔｅ）、チタン（Ｔｉ）、タングステン（Ｗ）、亜鉛（Ｚｎ）、ジルコニウム（Ｚｒ）、これらの窒化物、及びこれらのシリサイドのうち、いずれか１つまたはそれ以上を含む単一層または複合層である。
【００９２】
図４Ｃを参照すれば、ゲート構造物１２０が形成された基板１００の全面に第１絶縁層１２９を形成し、その上部に第２ウェル１１０内において隣接した２つのゲート構造物１２０間の領域を露出させる第１フォトレジストＰＲ１パターンを形成する。次いで、第１フォトレジストＰＲ１パターンにより露出された第１絶縁層１２９をエッチングし、高濃度のＮ型不純物を注入することによって、第２不純物領域１３５を形成する。次いで、第１フォトレジストＰＲ１パターンを除去する。この際、Ｎ型不純物は、例えば、燐（Ｐ）、砒素（Ａｓ）またはアンチモン（Ｓｂ）である。
【００９３】
図４Ｄを参照すれば、ゲート構造物１２０が形成された基板１００の全面に第１絶縁層１２９を形成し、その上部に第１ウェル１０５内において隣接した２つのゲート構造物１２０間の領域を露出させる第２フォトレジストＰＲ２パターンを形成する。次いで、第２フォトレジストＰＲ２パターンにより露出された第１絶縁層１２９をエッチングし、高濃度のＰ型不純物を注入することによって、第１不純物領域１３０を形成する。次いで、第２フォトレジストＰＲ２パターンを除去する。この際、Ｐ型不純物は、例えば、ボロン（Ｂ）、ガリウム（Ｇａ）またはインジウム（Ｉｎ）である。
【００９４】
このように、本実施例では、第２不純物領域１３５をまず形成し、次いで第１不純物領域１３０を形成する。しかし、本発明はこれに限定されず、他の実施例において、第１不純物領域１３０をまず形成し、次いで第２不純物領域１３５を形成しても良い。
【００９５】
図４Ｅを参照すれば、第１及び第２不純物領域１３０、１３５が形成された基板１１０の全面に第２絶縁層１４５を形成する。次いで、ゲート電極１２６、第１及び第２不純物領域１３０、１３５それぞれの一部を露出させるコンタクトホール（図示せず）を形成し、コンタクトホールを金属物質で埋込むことによって、コンタクトプラグ１４０を形成する。ここで、金属物質は、例えば、タングステン（Ｗ）でもよい。
【００９６】
図４Ｆを参照すれば、コンタクトプラグ１４０それぞれに連結される第１ないし第３配線１５０ａ、１５０ｂ、１５０ｃを含む第１導電層１５０を形成する。この際、第１ウェル１０５の上部に配された第１配線１５０ａ及び第３配線１５０ｃには、図１の第２導電ラインＭ２に連結されて第２電圧、すなわち、正の電圧（＋）が印加される。また、第２ウェル１１０の上部に配された第２配線１５０ｂ及び第３配線１５０ｃには、図１の第１導電ラインＭ１に連結されて第１電圧、すなわち、負の電圧（−）が印加される。ここで、第１ないし第３配線１５０ａ、１５０ｂ、１５０ｃは、例えば、アルミニウムまたは銅を含む。
【００９７】
図５は、本発明の他の実施例によるキャパシタ装置の一部を示すレイアウトである。
【００９８】
図５を参照すれば、キャパシタ装置１０’は、反転（ｉｎｖｅｒｓｉｏｎ）モードを用いてＭＯＳキャパシタを具現する装置であって、図１に図示されたキャパシタ装置１０と類似した構成を有する。したがって、本実施例によるキャパシタ装置１０’に含まれた各構成要素は、図１のキャパシタ装置１０に対応する構成要素と同じ参照符号で表示する。以下、本実施例によるキャパシタ装置１０’と図１のキャパシタ装置１０とにおいて、同じ構成要素についての説明は省略し、差異点を中心に説明する。
【００９９】
第１活性領域ＡＣＴ１の上部には、第２導電ラインＭ２に共通連結される複数の配線が互いに平行に配されうる。具体的に、第１活性領域ＡＣＴ１でゲート電極Ｇ１の上部には、第１配線１５５ａが配され、ゲート電極Ｇ１間の領域の上部には、第３配線１５５ｃが配されうる。また、第３活性領域ＡＣＴ３の上部には、第１導電ラインＭ１に共通連結される複数の配線が互いに平行に配されうる。具体的に、第３活性領域ＡＣＴ３でゲート電極Ｇ２の上部には、第２配線１５５ｂが配され、ゲート電極Ｇ２間の領域の上部には、第３配線１５５ｃが配されうる。
【０１００】
本実施例において、キャパシタ装置１０’は、反転モードを用いてＭＯＳキャパシタを具現するので、ＭＯＳキャパシタをなすゲートとソース間の電圧は、ＭＯＳキャパシタの臨界電圧（Ｖｔｈ）以上にならねばならない。したがって、第１活性領域ＡＣＴ１における２つのゲート電極Ｇ１間の領域には、２つのゲート電極Ｇ１に印加される電圧と異なる電圧が印加されねばならない。このため、第１活性領域ＡＣＴ１における第１配線１５５ａは、第２導電ラインＭ２に共通連結され、第３配線１５５ｃは、第１導電ラインＭ１に連結される。同様に、第３活性領域ＡＣＴ３における２つのゲート電極Ｇ２間の領域には、２つのゲート電極Ｇ２に印加される電圧と異なる電圧が印加されねばならない。このため、第３活性領域ＡＣＴ３において第２配線１５５ｂは、第１導電ラインＭ１に共通連結され、第３配線１５５ｃは、第２導電ラインＭ２に連結される。
【０１０１】
図６は、図５のＢ−Ｂ’線によるキャパシタ装置を示す断面図である。
【０１０２】
図６を参照すれば、本実施例によるキャパシタ装置１０’に含まれた各構成要素は、図２のキャパシタ装置１０に対応する構成要素と同じ参照符号により表示する。以下、本実施例によるキャパシタ装置１０’と図２のキャパシタ装置１０で、同じ構成要素についての説明は省略し、差異点を中心に説明する。
【０１０３】
ゲート電極１２６、第１及び第２不純物領域１３０、１３５の上部には、第１配線１５５ａ、第２配線１５５ｂ及び第３配線１５５ｃを含む第１導電層１５５が配される。具体的に、第１ウェル１０５上に配されたゲート電極１２６の上部には、第１配線１５５ａが各々配され、第２ウェル１１０上に配されたゲート電極１２６の上部には、第２配線１５５ｂが各々配され、第１及び第２不純物領域１３０、１３５の上部には、第３配線１５５ｃが各々配される。第１ないし第３配線１５５ａ、１５５ｂ、１５５ｃは、コンタクトプラグ１４０を通じて各々ゲート電極１２６、第１及び第２不純物領域１３０、１３５に連結される。本実施例において、第１配線１５５ａと隣接した第２配線１５５ｂ間の間隔Ｄ４は、第１配線１５５ａと隣接した第３配線１５５ｃ間の間隔Ｄ５、及び第２配線１５５ｂと隣接した第３配線１５０ｃ間の間隔Ｄ６と実質的にいずれも同一でもよい。
【０１０４】
第１配線１５５ａ及び第２不純物領域１３５に連結された第３配線１５５ｃは、図５の第２導電ラインＭ２に連結され、第２電圧が印加されうる。また、第２配線１５５ｂ及び第１不純物領域１３０に連結された第３配線１５５ｃは、図５の第１導電ラインＭ１に連結され、第１電圧が印加されうる。本実施例において、第１電圧は負の電圧（−）であり、第２電圧は正の電圧（＋）であり、以下、第１電圧を負の電圧（−）とし、第２電圧を正の電圧（＋）とする。しかし、本発明は、これに限定されず、他の実施例において、第１電圧が正の電圧であり、第２電圧が負の電圧である場合もある。
【０１０５】
このように、第１ウェル１０５には、負の電圧（−）が印加され、第２ウェル１１０には、正の電圧（＋）が印加される。また、第１不純物領域１３０には、負の電圧（−）が印加され、第２不純物領域１３５には、正の電圧（＋）が印加される。また、第１ウェル１０５上に配されたゲート電極１２６には、正の電圧（＋）が印加され、第２ウェル１１０上に配されたゲート電極１２６には負の電圧（−）が印加される。
【０１０６】
したがって、相互に隣接する第１ウェル１０５と第２ウェル１１０とは、互いに異なる電圧が印加されるので、第１接合キャパシタとして機能する。また、相互に隣接する基板１００と第１ウェル１０５とは、互いに異なる電圧が印加されるので、第２接合キャパシタとして機能しうる。一方、相互に隣接する第１不純物領域１３０と第１ウェル１０５とは、同じ電圧が印加されるので、接合キャパシタとしては機能しない。また、第２不純物領域１３５と第２ウェル１１０とは、同じ電圧が印加されるので、接合キャパシタとしては機能しない。
【０１０７】
また、第１ウェル１０５とその上部に配されたゲート電極１２６とは、互いに異なる電圧が印加され、その間には、ゲート絶縁膜１２３が存在するので、第１ＭＯＳキャパシタとして機能しうる。さらに、第２ウェル１１０とその上部に配されたゲート電極１２６とは、互いに異なる電圧が印加され、その間には、ゲート絶縁膜１２３が存在するので、第２ＭＯＳキャパシタとして機能しうる。
【０１０８】
また、第１ウェル１０５及び第２ウェル１１０の上部に配された、相互に隣接するゲート電極１２６は、互いに異なる電圧が印加され、その間には、絶縁物質が存在するので、第１ＭＩＭキャパシタとして機能しうる。そして、第１ないし第３配線１５５ａ、１５５ｂ、１５５ｃのうち、隣接した二配線は、互いに異なる電圧が各々印加され、その間には絶縁物質が存在するので、第２ＭＩＭキャパシタとして機能しうる。
【０１０９】
したがって、キャパシタ装置１０’の全体キャパシタンスは、第１及び第２接合キャパシタ、第１及び第２ＭＯＳキャパシタ、及び第１及び第２ＭＩＭキャパシタのキャパシタンスの和に相等する。
【０１１０】
図７は、本発明の他の実施例によるキャパシタ装置の一部を示すレイアウトである。
【０１１１】
図７を参照すれば、キャパシタ装置２０は、蓄積モードを用いてＭＯＳキャパシタを具現する装置であって、第１ウェル２０５及び第２ウェル２１０を有する基板に形成されうる。第１及び第２ウェル２０５、２１０には、素子分離膜により活性領域ＡＣＴ１、ＡＣＴ２、ＡＣＴ３、ＡＣＴ４が限定されうる。具体的に、第１ウェル２０５には、第１及び第２活性領域ＡＣＴ１、ＡＣＴ２が限定され、第２ウェル２１０には、第３及び第４活性領域ＡＣＴ３、ＡＣＴ４が限定されうる。
【０１１２】
第１活性領域ＡＣＴ１の上部には、ゲート電極Ｇ１が配され、これにより、第１活性領域ＡＣＴ１には、ＭＯＳキャパシタが形成されうる。第３活性領域ＡＣＴ３の上部には、ゲート電極Ｇ２が配され、これにより、第３活性領域ＡＣＴ３には、ＭＯＳキャパシタが形成されうる。本実施例において、第１活性領域ＡＣＴ１の上部には、２つのゲート電極Ｇ１が配され、第３活性領域ＡＣＴ３の上部には、２つのゲート電極Ｇ２が配されたが、本発明は、これに限定されない。他の実施例において、各活性領域の上部には、１つのゲート電極が配され、さらに他の実施例において、各活性領域の上部には、３つ以上のゲート電極が配されうる。
【０１１３】
第２活性領域ＡＣＴ２の上部には、横方向に延びる第１導電ラインＭ１が配され、第２活性領域ＡＣＴ２には、コンタクトプラグＣＰ１を通じて第１導電ラインＭ１と連結されることによって、第１導電ラインＭ１の電圧が印加されうる。また、第４活性領域ＡＣＴ４の上部には、横方向に延びる第２導電ラインＭ２が配され、第４活性領域ＡＣＴ４には、コンタクトプラグＣＰ２を通じて第２導電ラインＭ２と連結されることによって、第２導電ラインＭ２の電圧が印加されうる。
【０１１４】
第１活性領域ＡＣＴ１の上部には、複数の配線が互いに平行に配されうる。具体的に、第１活性領域ＡＣＴ１において、ゲート電極Ｇ１の上部には、第２導電ラインＭ２に共通連結される第１配線２５０ａ及び第１導電ラインＭ１に共通連結される第４配線２５０ｄが配され、ゲート電極Ｇ１間の領域の上部には、第２導電ラインＭ２に連結される第３配線２５０ｃが配されうる。この際、第１及び第３配線２５０ａ、２５０ｃは、コンタクトプラグ２４０を通じてゲート電極Ｇ１及びゲート電極Ｇ１間の領域に各々連結され、第４配線２５０ｄはゲート電極Ｇ１と絶縁されうる。
【０１１５】
また、第３活性領域ＡＣＴ３の上部には、複数の配線が互いに平行に配されうる。具体的に、第３活性領域ＡＣＴ３において、ゲート電極Ｇ２の上部には、第１導電ラインＭ１に共通連結される第２配線２５０ｂ及び第２導電ラインＭ２に共通連結される第４配線２５０ｄが配され、ゲート電極Ｇ２間の領域の上部には、第１導電ラインＭ１に連結される第３配線２５０ｃが配されうる。この際、第２及び第３配線２５０ｂ、２５０ｃは、コンタクトプラグ２４０を通じてゲート電極Ｇ２及びゲート電極Ｇ２間の領域に各々連結され、第４配線２５０ｄはゲート電極Ｇ２と絶縁されうる。
【０１１６】
本実施例において、キャパシタ装置２０は、蓄積モードを用いてＭＯＳキャパシタを具現するので、ＭＯＳキャパシタをなすゲートとソース間の電圧は０以下にならねばならない。したがって、第１活性領域ＡＣＴ１において、２つのゲート電極Ｇ１間の領域には、２つのゲート電極Ｇ１に印加される電圧と同じ電圧が印加されねばならない。このため、第１活性領域ＡＣＴ１における第１及び第３配線２５０ａ、２５０ｃは、第２導電ラインＭ２に共通連結される。同様に、第３活性領域ＡＣＴ３において、２つのゲート電極Ｇ２間の領域には、２つのゲート電極Ｇ２に印加される電圧と同じ電圧が印加されねばならない。このため、第３活性領域ＡＣＴ３において第２及び第３配線２５０ｂ、２５０ｃは、第１導電ラインＭ１に共通連結される。
【０１１７】
図８は、図７のＣ−Ｃ’線によるキャパシタ装置を示す断面図であり、図９は、図８のキャパシタ装置を示す斜視図である。
【０１１８】
図８及び図９を参照すれば、基板２００には、第１ウェル２０５及び第２ウェル２１０が形成される。具体的に、基板２００に第１ウェル２０５が形成され、第１ウェル２０５内に第２ウェル２１０が形成されうる。これにより、基板２００、第１ウェル２０５及び第２ウェル２１０は、トリプルウェル構造を有することができる。第１ウェル２０５と第２ウェル２１０との境界領域には、素子分離膜２１５が配され、素子分離膜２１５により活性領域が限定されうる。
【０１１９】
第１ウェル２０５は、第１導電型を有し、第２ウェル２１０及び基板２１０は、第２導電型を有することができる。本実施例において、第１導電型はＮ型で、第２導電型はＰ型であり、この際、基板２００は、Ｐ型基板Ｐ−ＳＵＢであり、第１ウェル２０５はＮウェルＮ−ＷＥＬＬであり、第２ウェル２１０はＰウェルＰ−ＷＥＬＬでありる。しかし、本発明はこれに限定されず、他の実施例において、第１導電型がＰ型であり、第２導電型がＮ型である場合もあり、この際、基板２００はＮ型基板であり、第１ウェル２０５はＰウェルであり、第２ウェル２１０はＮウェルでもよい。
【０１２０】
第１及び第２ウェル２０５、２１０上には、ゲート構造物２２０が配されうるが、ゲート構造物２２０は順次に形成されたゲート絶縁膜２２３及びゲート電極２２６を含みうる。この際、第１ウェル２０５上に配されたゲート電極２２６は、図７のゲート電極Ｇ１に対応し、第２ウェル２１０上に配されたゲート電極２２６は、図７のゲート電極Ｇ２に対応する。
【０１２１】
本実施例において、第１ウェル２０５上に配されたゲート電極２２６と第２ウェル２１０上に配されたゲート電極２２６間の間隔Ｄ１は、第１ウェル２０５上に配された隣接したゲート電極２２６間の間隔Ｄ２より狭い。また、第１ウェル２０５上に配されたゲート電極２２６と第２ウェル２１０上に配されたゲート電極２２６間の間隔Ｄ１は、第２ウェル２１０上に配された隣接したゲート電極２２６間の間隔Ｄ３より狭い。さらに、第１ウェル２０５上に配された隣接したゲート電極２２６間の間隔Ｄ２は、第２ウェル２１０上に配された隣接したゲート電極２２６間の間隔Ｄ３と実質的に同一でもよい。
【０１２２】
第１ウェル２０５上に配された隣接した２つのゲート構造物２２０間には、第１不純物領域２３０が配される。第１不純物領域２３０は、第２導電型を有した不純物を含みうる。第２ウェル２１０上に配された隣接した２つのゲート構造物２２０間には、第２不純物領域２３５が配される。第２不純物領域２３５は、第１導電型を有した不純物を含みうる。
【０１２３】
本実施例において、第１導電型はＮ型であり、第２導電型はＰ型である。第１不純物領域２３０はＰ型不純物領域であり、第２不純物領域２３５はＮ型不純物領域でもよい。また、本実施例において、第１ウェル２０５内に１つの第１不純物領域２３０が配され、第２ウェル２１０内に１つの第２不純物領域２３５が配されると示されたが、本発明はこれに限定されない。他の実施例において、各ウェル内には２つ以上の不純物領域が配されうる。
【０１２４】
ゲート電極２２６、第１及び第２不純物領域２３０、２３５の上部には、第１配線２５０ａ、第２配線２５０ｂ、第３配線２５０ｃ及び第４配線２５０ｄを含む第１導電層２５０が配されうる。具体的に、第１配線２５０ａは、第１ウェル２０５上に配されたゲート電極２２６の上部に各々配され、第２配線２５０ｂは、第２ウェル２１０上に配されたゲート電極２２６の上部に各々配される。また、第３配線２５０ｃは、第１及び第２不純物領域２３０、２３５の上部に各々配される。この際、第１ないし第３配線２５０ａ、２５０ｂ、２５０ｃは、第１コンタクトプラグ２４０を通じて各々ゲート電極２２６、第１及び第２不純物領域２３０、２３５に連結されうる。また、第４配線２５０ｄは、第１ウェル２０５の上部で第１配線２５０ａと第３配線２５０ｃとの間、そして、第２ウェル２１０の上部で第２配線２５０ｂと第３配線２５０ｃとの間に配される。この際、第４配線２５０ｄは、ゲート電極２２６に電気的に連結されない。本実施例において、第１ないし第４配線２５０ａ、２５０ｂ、２５０ｃ、２５０ｄ間の間隔は、実質的にいずれも同一でもよい。
【０１２５】
第１ウェル２０５の上部に配された第１配線２５０ａ及び第３配線２５０ｃ及び第２ウェル２１０の上部に配された第４配線２５０ｄは、図７の第２導電ラインＭ２に連結され、第２電圧が印加されうる。また、第２ウェル２１０の上部に配された第２配線２５０ｂ及び第３配線２５０ｃ及び第１ウェル２０５の上部に配された第４配線２５０ｄは、図７の第１導電ラインＭ１に連結され、第１電圧が印加されうる。本実施例において、第１電圧は負の電圧（−）であり、第２電圧は正の電圧（＋）である。しかし、本発明は、これに限定されず、他の実施例において、第１電圧が正の電圧であり、第２電圧が負の電圧である場合もある。
【０１２６】
このように、第１ウェル２０５には負の電圧（−）が印加され、第２ウェル２１０には正の電圧（＋）が印加されうる。また、第１不純物領域２３０には正の電圧（＋）が印加され、第２不純物領域２３５には負の電圧（−）が印加されうる。また、第１ウェル２０５上に配されたゲート電極２２６には正の電圧（＋）が印加され、第２ウェル２１０上に配されたゲート電極２２６には負の電圧（−）が印加されうる。
【０１２７】
したがって、相互に隣接する第１ウェル２０５と第２ウェル２１０とは、互いに異なる電圧が印加されるので、第１接合キャパシタをとして機能する。また、相互に隣接する基板２００と第１ウェル２０５とは、互いに異なる電圧が印加されるので、第２接合キャパシタとして機能しうる。さらに、相互に隣接する第１不純物領域２３０と第１ウェル２０５とは、互いに異なる電圧が印加されるので、第３接合キャパシタとして機能し、相互に隣接する第２不純物領域２３５と第２ウェル２１０とは、互いに異なる電圧が印加されるので、第４接合キャパシタとして機能しうる。
【０１２８】
また、第１ウェル２０５とその上部に配されたゲート電極２２６とは、互いに異なる電圧が印加され、その間には、ゲート絶縁膜２２３が存在するので、第１ＭＯＳキャパシタとして機能しうる。さらに、第２ウェル２１０とその上部に配されたゲート電極２２６とは、互いに異なる電圧が印加され、その間にはゲート絶縁膜２２３が存在するので、第２ＭＯＳキャパシタとして機能しうる。
【０１２９】
また、第１ウェル２０５及び第２ウェルの上部に配された、相互に隣接するゲート電極２２６は、互いに異なる電圧が印加され、その間には絶縁物質が存在するので、第１ＭＩＭキャパシタとして機能しうる。さらに、第１ないし第４配線２５０ａ、２５０ｂ、２５０ｃ、２５０ｄのうち、隣接した２つの配線は、互いに異なる電圧が印加され、その間には絶縁物質が存在するので、第２ＭＩＭキャパシタとして機能しうる。
【０１３０】
したがって、キャパシタ装置２０の全体キャパシタンスは、第１ないし第４接合キャパシタ、第１及び第２ＭＯＳキャパシタ、及び第１及び第２ＭＩＭキャパシタのキャパシタンスの和に相等する。図２に図示されたキャパシタ装置１０とは異なって、本実施例によるキャパシタ装置２０では、第１不純物領域２３０に連結される２５０ｃと、ゲート電極２２６に各々連結される第１配線２５０ａとの間に異なる電圧が印加される第４配線２５０ｄを形成し、第２不純物領域２３５に連結される２５０ｃと、ゲート電極２２６に各々連結される第２配線２５０ｂとの間に異なる電圧が印加される第４配線２５０ｄを形成することによって、第１導電層２５０に含まれた配線間の第２ＭＩＭキャパシタンスをさらに増加させうる。
【０１３１】
図１０Ａないし図１０Ｆは、図８のキャパシタ装置の製造方法を示す断面図である。
【０１３２】
図１０Ａを参照すれば、まず基板２００を準備する。この際、基板２００は、半導体基板であるが、例えば、半導体基板は、シリコン、シリコン−オン−絶縁体、シリコン−オン−サファイア、ゲルマニウム、シリコン−ゲルマニウム及びガリウム−砒素のうち、いずれか１つを含みうる。本実施例において、基板２００はＰ型半導体基板でもよい。
【０１３３】
基板２００の全面に第１導電型を有した不純物を注入して、第１ウェル２０５を形成する。次いで、フォトレジスト工程を用いて第１ウェル２０５の一部領域に第２導電型を有した不純物を注入して、第２ウェル２１０を形成する。本実施例において、第１導電型はＮ型であり、第２導電型はＰ型である。したがって、第１導電型を有した不純物は、Ｎ型不純物として、例えば、燐（Ｐ）、砒素（Ａｓ）またはアンチモン（Ｓｂ）であり、第２導電型を有した不純物は、Ｐ型不純物として、例えば、ボロン（Ｂ）、ガリウム（Ｇａ）またはインジウム（Ｉｎ）である。
【０１３４】
第１及び第２ウェル２０５、２１０が形成された基板２００に活性領域を限定する素子分離膜２１５を形成する。この際、素子分離膜２０５は、例えば、ＳＴＩ工程により形成されうる。
【０１３５】
図１０Ｂを参照すれば、第１及び第２ウェル２０５、２１０上にゲート絶縁膜２２３及びゲート電極２２６を順次に積層し、積層されたゲート絶縁膜２２３及びゲート電極２２６をパターニングしてゲート構造物２２０を形成する。ここで、ゲート絶縁膜２２３は、シリコン酸化物（ＳｉＯ２）、シリコン窒化物（Ｓｉ３Ｎ４）、シリコン酸窒化物（ＳｉＯＮ）、ハフニウム酸化物（ＨｆＯ２）、ハフニウムシリコン酸化物（ＨｆＳｉｘＯｙ）、アルミニウム酸化物（Ａｌ２Ｏ３）、及びジルコニウム酸化物（ＺｒＯ２）のうち、いずれか１つまたはそれ以上を含む単一層または複合層である。また、ゲート電極２２６は、ポリシリコン、アルミニウム（Ａｌ）、金（Ａｕ）、ベリリウム（Ｂｅ）、ビスマス（Ｂｉ）、コバルト（Ｃｏ）、ハフニウム（Ｈｆ）、インジウム（Ｉｎ）、マンガン（Ｍｎ）、モリブデン（Ｍｏ）、ニッケル（Ｎｉ）、鉛（Ｐｂ）、パラジウム（Ｐｄ）、白金（Ｐｔ）、ロジウム（Ｒｈ）、レニウム（Ｒｅ）、ルテニウム（Ｒｕ）、タンタル（Ｔａ）、テルル（Ｔｅ）、チタン（Ｔｉ）、タングステン（Ｗ）、亜鉛（Ｚｎ）、ジルコニウム（Ｚｒ）、これらの窒化物、及びこれらのシリサイドのうち、いずれか１つまたはそれ以上を含む単一層または複合層である。
【０１３６】
図１０Ｃを参照すれば、ゲート構造物２２０が形成された基板２００の全面に第１絶縁層２２９を形成し、その上部に第２ウェル２１０内で隣接した２つのゲート構造物２２０間の領域を露出させる、第１フォトレジストＰＲ１パターンを形成する。次いで、第１フォトレジストＰＲ１パターンにより露出された第１絶縁層２２９をエッチングし、高濃度のＮ型不純物を注入することによって、第２不純物領域２３５を形成する。次いで、第１フォトレジストＰＲ１パターンを除去する。この際、Ｎ型不純物は、例えば、燐（Ｐ）、砒素（Ａｓ）またはアンチモン（Ｓｂ）である。
【０１３７】
図１０Ｄを参照すれば、ゲート構造物２２０が形成された基板２００の全面に第１絶縁層２２９を形成し、その上部に第１ウェル２０５内で隣接した２つのゲート構造物２２０間の領域を露出させ、第２フォトレジストＰＲ２パターンを形成する。次いで、第２フォトレジストＰＲ２パターンにより露出された第１絶縁層２２９をエッチングし、高濃度のＰ型不純物を注入することによって、第１不純物領域２３０を形成する。次いで、第２フォトレジストＰＲ２パターンを除去する。この際、Ｐ型不純物は、例えば、ボロン（Ｂ）、ガリウム（Ｇａ）またはインジウム（Ｉｎ）である。
【０１３８】
このように、本実施例では、第２不純物領域２３５を先に形成し、次いで第１不純物領域２３０を形成した。しかし、本発明は、これに限定されず、他の実施例として、第１不純物領域２３０をまず形成し、次いで第２不純物領域２３５を形成しても良い。
【０１３９】
図１０Ｅを参照すれば、第１及び第２不純物領域２３０、２３５が形成された基板２１０の全面に第２絶縁層２４５を形成する。次いで、ゲート電極２２６、第１及び第２不純物領域２３０、２３５それぞれの一部を露出させるコンタクトホール（図示せず）を形成し、コンタクトホールを金属物質で埋込むことによって、コンタクトプラグ２４０を形成する。ここで、金属物質は、例えば、タングステン（Ｗ）である。
【０１４０】
図１０Ｆを参照すれば、コンタクトプラグ２４０それぞれに連結される第１ないし第３配線２５０ａ、２５０ｂ、２５０ｃ及びゲート電極２２６と絶縁される第４配線２５０ｄを含む第１導電層２５０を形成する。この際、第１ウェル２０５の上部に配された第１配線２５０ａ及び第３配線２５０ｃ、及び第２ウェル２１０の上部に配された第４配線２５０ｄには、図７の第２導電ラインＭ２に連結されて第２電圧、すなわち、正の電圧（＋）が印加される。また、第２ウェル２１０の上部に配された第２配線２５０ｂ及び第３配線２５０ｃ、及び第１ウェル２０５の上部に配された第４配線２５０ｄには、図７の第１導電ラインＭ１に連結されて第１電圧、すなわち、負の電圧（−）が印加される。ここで、第１ないし第４配線２５０ａ、２５０ｂ、２５０ｃ、２５０ｄは、例えば、アルミニウムまたは銅から形成されうる。
【０１４１】
図１１は、本発明の他の実施例によるキャパシタ装置の一部を示すレイアウトである。
【０１４２】
図１１を参照すれば、キャパシタ装置２０’は、反転モードを用いてＭＯＳキャパシタを具現する装置であって、図７に図示されたキャパシタ装置２０と類似した構成を有する。したがって、本実施例によるキャパシタ装置２０’に含まれた各構成要素は、図７のキャパシタ装置２０に対応する構成要素と同じ参照符号で表示する。以下、本実施例によるキャパシタ装置２０’と図７のキャパシタ装置２０とに関し、同じ構成要素についての説明は省略し、差異点を中心に説明する。
【０１４３】
第１活性領域ＡＣＴ１の上部には、複数の配線が互いに平行に配されうる。具体的に、第１活性領域ＡＣＴ１で、ゲート電極Ｇ１の上部には、第２導電ラインＭ２に共通連結される第１配線２５５ａ及び第１導電ラインＭ１に共通連結される第４配線２５５ｄが配される。また、ゲート電極Ｇ１間の領域の上部には、第１導電ラインＭ１に連結される第３配線２５５ｃが配される。この際、第１及び第３配線２５５ａ、２５５ｃは、コンタクトプラグ２４０を通じてゲート電極Ｇ１及びゲート電極Ｇ１間の領域に各々連結され、第４配線２５５ｄは、ゲート電極Ｇ１と絶縁されうる。
【０１４４】
また、第３活性領域ＡＣＴ３の上部には、複数の配線が互いに平行に配される。具体的に、第３活性領域ＡＣＴ３において、ゲート電極Ｇ２の上部には、第１導電ラインＭ１に共通連結される第２配線２５５ｂ及び第２導電ラインＭ２に共通連結される第４配線２５５ｄが配される。ゲート電極Ｇ２間の領域の上部には、第２導電ラインＭ２に連結される第３配線２５５ｃが配される。この際、第２及び第３配線２５５ｂ、２５５ｃは、コンタクトプラグ２４０を通じてゲート電極Ｇ２及びゲート電極Ｇ２間の領域に各々連結され、第４配線２５５ｄは、ゲート電極Ｇ２と絶縁されうる。
【０１４５】
本実施例において、キャパシタ装置２０’は、反転モードを用いてＭＯＳキャパシタを具現するので、ＭＯＳキャパシタをなすゲートとソース間の電圧は、ＭＯＳキャパシタの臨界電圧（Ｖｔｈ）以上にならねばならない。したがって、第１活性領域ＡＣＴ１において、２つのゲート電極Ｇ１間の領域には、２つのゲート電極Ｇ１に印加される電圧と異なる電圧が印加されねばならない。このため、第１活性領域ＡＣＴ１における第１配線２５５ａは、第２導電ラインＭ２に共通連結され、第３配線２５５ｃは、第１導電ラインＭ１に連結される。同様に、第３活性領域ＡＣＴ３において、２つのゲート電極Ｇ２間の領域には、２つのゲート電極Ｇ２に印加される電圧と異なる電圧が印加されねばならない。このため、第３活性領域ＡＣＴ３における第２配線２５５ｂは、第１導電ラインＭ１に共通連結され、第３配線２５５ｃは、第２導電ラインＭ２に連結される。
【０１４６】
図１２は、図１１のＤ−Ｄ’線によるキャパシタ装置を示す断面図である。
【０１４７】
図１２を参照すれば、本実施例によるキャパシタ装置２０’に含まれた各構成要素は、図８のキャパシタ装置２０に対応する構成要素と同じ参照符号により表示する。以下、本実施例によるキャパシタ装置２０’と図８のキャパシタ装置２０とに関し、同じ構成要素についての説明は省略し、差異点を中心に説明する。
【０１４８】
ゲート電極２２６、第１及び第２不純物領域２３０、２３５の上部には、第１配線２５５ａ、第２配線２５５ｂ、第３配線２５５ｃ及び第４配線２５５ｄを含む第１導電層２５５が配される。具体的に、第１配線２５５ａは、第１ウェル２０５上に配されたゲート電極２２６の上部に各々配され、第２配線２５５ｂは、第２ウェル２１０上に配されたゲート電極２２６の上部に各々配される。また、第３配線２５５ｃは、第１及び第２不純物領域２３０、２３５の上部に配される。この際、第１ないし第３配線２５５ａ、２５５ｂ、２５５ｃは、第１コンタクトプラグ２４０を通じて各々ゲート電極２２６、第１及び第２不純物領域２３０、２３５に連結される。また、第４配線２５５ｄは、第１ウェル２０５の上部で第１配線２５５ａと第３配線２５５ｃとの間に、そして、第２ウェル２１０の上部で第２配線２５５ｂと第３配線２５５ｃとの間に配される。この際、第４配線２５５ｄは、ゲート電極２２６に電気的に連結されない。本実施例において、第１ないし第４配線２５５ａ、２５５ｂ、２５５ｃ、２５５ｄ間の間隔は、実質的にいずれも同一でもよい。
【０１４９】
第１ウェル２０５の上部に配された第１配線２５５ａ及び第２ウェル２１０の上部に配された第３配線２５５ｃ及び第４配線２５５ｄは、図１１の第２導電ラインＭ２に連結され、第２電圧が印加されうる。また、第２ウェル２１０の上部に配された第２配線２５５ｂと、第１ウェル２０５の上部に配された第３配線２５５ｃと第４配線２５５ｄとは、図１１の第１導電ラインＭ１に連結され、第１電圧が印加されうる。本実施例において、第１電圧は負の電圧（−）であり、第２電圧は正の電圧（＋）であり、以下、第１電圧を負の電圧（−）とし、第２電圧を正の電圧（＋）とする。しかし、本発明はこれに限定されず、他の実施例において、第１電圧が正の電圧であり、第２電圧が負の電圧である場合もある。
【０１５０】
このように、第１ウェル２０５には、負の電圧（−）が印加され、第２ウェル２１０には、正の電圧（＋）が印加されうる。また、第１不純物領域２３０には、負の電圧（−）が印加され、第２不純物領域２３５には、正の電圧（＋）が印加されうる。また、第１ウェル２０５上に配されたゲート電極２２６には、正の電圧（＋）が印加され、第２ウェル２１０上に配されたゲート電極２２６には、負の電圧（−）が印加されうる。
【０１５１】
したがって、相互に隣接する第１ウェル２０５と第２ウェル２１０とは、互いに異なる電圧が印加されるので、第１接合キャパシタとして機能する。また、相互に隣接する基板２００と第１ウェル２０５とは、互いに異なる電圧が印加されるので、第２接合キャパシタとして機能しうる。一方、相互に隣接する第１不純物領域２３０と第１ウェル２０５とは、同じ電圧が印加されるので、接合キャパシタとしては機能せず、相互に隣接する第２不純物領域２３５と第２ウェル２１０とは、同じ電圧が印加されるので、接合キャパシタとしては機能しない。
【０１５２】
また、第１ウェル２０５とその上部に配されたゲート電極２２６とは、互いに異なる電圧が印加され、その間にはゲート絶縁膜２２３が存在するので、第１ＭＯＳキャパシタとして機能しうる。さらに、第２ウェル２１０とその上部に配されたゲート電極２２６とは、互いに異なる電圧が印加され、その間にはゲート絶縁膜２２３が存在するので、第２ＭＯＳキャパシタとして機能しうる。
【０１５３】
また、第１ウェル２０５及び第２ウェル２１０の上部に配された、相互に隣接するゲート電極２２６は、互いに異なる電圧が印加され、その間には絶縁物質が存在するので、第１ＭＩＭキャパシタとして機能しうる。さらに、第１配線２５５ａと第２配線２５５ｂ、第１配線２５５ａと第４配線２５５ｄ、そして、第２配線２５５ｂと第４配線２５５ｄは、互いに異なる電圧が印加され、その間には絶縁物質が存在するので、第２ＭＩＭキャパシタとして機能しうる。
【０１５４】
したがって、キャパシタ装置２０’の全体キャパシタンスは、第１及び第２接合キャパシタ、第１及び第２ＭＯＳキャパシタ、及び第１及び第２ＭＩＭキャパシタのキャパシタンスの和に相等する。
【０１５５】
図１３は、本発明のさらに他の実施例によるキャパシタ装置を示す断面図であり、図１４は、図１３のキャパシタ装置を示す斜視図である。
【０１５６】
図１３及び図１４を参照すれば、キャパシタ装置３０は、図２に図示されたキャパシタ装置１０の変形実施例であって、以下ではキャパシタ装置１０に対応する構成要素についての詳細な説明は省略する。具体的に、図２に示されたキャパシタ装置１０は、ゲート電極１２６を含む単一ゲート構造を有する一方、本実施例によるキャパシタ装置３０は、積層された下部ゲート電極３２５及び上部ゲート電極３３５を含む二重ゲート構造を有する。しかし、本発明はこれに限定されず、他の実施例において、キャパシタ装置３０は、積層された３つ以上のゲート電極を含む多重ゲート構造を有しうる。
【０１５７】
本実施例において、第１ウェル３０５には負の電圧（−）が印加され、第２ウェル３１０には正の電圧（＋）が印加されうる。また、第１不純物領域３４０には正の電圧（＋）が印加され、第２不純物領域３４５には負の電圧（−）が印加されうる。また、第１ウェル４０５上に配された下部ゲート電極３２５には正の電圧（＋）が印加され、上部ゲート電極３３５には負の電圧（−）が印加されうる。また、第２ウェル２１０上に配された下部ゲート電極３２５には負の電圧（−）が印加され、上部ゲート電極３３５には正の電圧（＋）が印加されうる。
【０１５８】
これにより、相互に隣接する第１ウェル３０５と第２ウェル３１０とは、互いに異なる電圧が印加されるので、第１接合キャパシタとして機能し、相互に隣接する基板３００と第１ウェル３０５とは、互いに異なる電圧が印加されるので、第２接合キャパシタとして機能しうる。さらに、相互に隣接する第１不純物領域３４０と第１ウェル３０５とは、互いに異なる電圧が印加されるので、第３接合キャパシタとして機能し、相互に隣接する第２不純物領域３４５と第２ウェル３１０とは、互いに異なる電圧が印加されるので、第４接合キャパシタとして機能しうる。
【０１５９】
また、第１ウェル３０５とその上部に配された下部ゲート電極３２５とは、互いに異なる電圧が印加され、その間には、第１ゲート絶縁膜３２０が存在するので、第１ＭＯＳキャパシタとして機能しうる。さらに、第２ウェル３１０とその上部に配された下部ゲート電極３２５とは、互いに異なる電圧が印加され、その間には、第１ゲート絶縁膜３２０が存在するので、第２ＭＯＳキャパシタとして機能しうる。
【０１６０】
また、第１ウェル３０５及び第２ウェル３１０のの上部に配された、相互に隣接する下部ゲート電極３２５は、互いに異なる電圧が印加され、その間には絶縁物質が存在するので、第１ＭＩＭキャパシタとして機能しうる。そして、第１ウェル３０５及び第２ウェル３１０の上部に配された、相互に隣接する上部ゲート電極３３５は、互いに異なる電圧が印加され、その間には絶縁物質が存在するので、第２ＭＩＭキャパシタとして機能しうる。そして、上部ゲート電極３３５と下部ゲート電極３２５とは、互いに異なる電圧が印加され、その間には、第２ゲート絶縁膜３３０が存在するので、第３ＭＩＭキャパシタとして機能しうる。そして、第１ないし第３配線３５０ａ、３５０ｂ、３５０ｃのうち、隣接した二配線は、互いに異なる電圧が印加され、その間には絶縁物質が存在するので、第４ＭＩＭキャパシタとして機能しうる。
【０１６１】
したがって、キャパシタ装置３０の全体キャパシタンスは、第１ないし第４接合キャパシタ、第１及び第２ＭＯＳキャパシタ、及び第１ないし第４ＭＩＭキャパシタのキャパシタンスの和に相等する。図２に図示されたキャパシタ装置１０と比較すると、本実施例によるキャパシタ装置３０の全体キャパシタンスは、二重ゲート構造を利用することによって、上部ゲート電極３３５と下部ゲート電極３２５との間のキャパシタンス、及び横方向に隣接した下部ゲート電極３２５同士及び上部ゲート電極３３５同士間のキャパシタンスをさらに獲得しうる。
【０１６２】
図示されていないが、キャパシタ装置３０は、図６に示されたキャパシタ装置１０’、図８に図示されたキャパシタ装置２０、または図１２に図示されたキャパシタ装置２０’の変形実施例として具現されうる。
【０１６３】
図１５は、本発明のさらに他の実施例によるキャパシタ装置を示す断面図であり、図１６は、図１５のキャパシタ装置を示す斜視図である。
【０１６４】
図１５及び図１６を参照すれば、キャパシタ装置４０は、図８に図示されたキャパシタ装置２０の変形実施例であって、以下では対応する同一の構成要素についての詳細な説明は省略する。具体的に、本実施例によるキャパシタ装置４０は、図８に図示されたキャパシタ装置２０と比較すると、上部にＭＩＭキャパシタをさらに含む。
【０１６５】
第１ないし第４配線４５０ａ、４５０ｂ、４５０ｃ、４５０ｄを含む第１導電層の上部には、下部金属ライン４７０、絶縁層４７５及び上部金属ライン４８０が順次に積層されたＭＩＭキャパシタが配される。下部金属ライン４７０は、第２コンタクトプラグ４６０により、第１及び第２配線４５０ａ、４５０ｂに各々連結される。ＭＩＭキャパシタの上部には、第５配線４９５が配される。具体的に、第５配線４９５は、下部金属ライン４７０及び上部金属ライン４８０の上部に配され、第３コンタクトプラグ４９０を通じて下部金属ライン４７０及び上部金属ライン４８０に各々連結される。
【０１６６】
本実施例において、第１ウェル４０５には負の電圧（−）が印加され、第２ウェル４１０には正の電圧（＋）が印加されうる。また、第１不純物領域４３０には正の電圧（＋）が印加され、第２不純物領域４３５には負の電圧（−）が印加されうる。また、第１ウェル４０５上に配されたゲート電極４２６には正の電圧（＋）が印加され、第２ウェル４１０上に配されたゲート電極４２６には負の電圧（−）が印加されうる。また、第１ウェル４０５の上部に配された下部電極ライン４７０には正の電圧（＋）が印加され、上部電極ライン４８０には負の電圧（−）が印加されうる。また、第２ウェル４１０の上部に配された下部電極ライン４７０には負の電圧（−）が印加され、上部電極ライン４８０には正の電圧（＋）が印加される。また、第１ウェル４０５の上部に配された下部金属ライン４７０及び第２ウェル４１０の上部に配された上部金属ライン４８０に連結される第５配線４９５には、正の電圧（＋）が印加され、第２ウェル４１０上に配された下部金属ライン４７０及び第１ウェル４０５上に配された上部金属ライン４８０に連結される第５配線４９５には、負の電圧（−）が印加されうる。
【０１６７】
これにより、相互に隣接する第１ウェル４０５と第２ウェル４１０とは、互いに異なる電圧が印加されるので、第１接合キャパシタとして機能し、相互に隣接する基板４００と第１ウェル４０５とは、互いに異なる電圧が印加されるので、第２接合キャパシタとして機能しうる。さらに、相互に隣接する第１不純物領域４３０と第１ウェル４０５とは、互いに異なる電圧が印加されるので、第３接合キャパシタとして機能し、相互に隣接する第２不純物領域４３５と第２ウェル４１０とは、互いに異なる電圧が印加されるので、第４接合キャパシタとして機能しうる。
【０１６８】
また、第１ウェル４０５とその上部に配されたゲート電極４２６とは、互いに異なる電圧が印加され、その間にはゲート絶縁膜４２３が存在するので、第１ＭＯＳキャパシタとして機能しうる。さらに、第２ウェル４１０とその上部に配されたゲート電極４２６とは、互いに異なる電圧が印加され、その間にはゲート絶縁膜４２３が存在するので、第２ＭＯＳキャパシタして機能しうる。
【０１６９】
また、第１ウェル４０５の上部に配されたゲート電極４２６と隣接した第２ウェル４１０の上部に配されたゲート電極４２６とは、互いに異なる電圧が印加され、その間には絶縁物質が存在するので、第１ＭＩＭキャパシタとして機能しうる。そして、第１ないし第４配線４５０ａ、４５０ｂ、４５０ｃ、４５０ｄのうち、隣接した二配線は、互いに異なる電圧が印加され、その間には絶縁物質が存在するので、第２ＭＩＭキャパシタとして機能しうる。そして、下部金属ライン４７０と上部金属ライン４８０とは、それらの間に絶縁層４７５が存在するので、第３ＭＩＭキャパシタとして機能しうる。そして、隣接した下部金属ライン４７０は、互いに異なる電圧が印加され、その間には絶縁物質が存在するので、第４ＭＩＭキャパシタとして機能しうる。そして、隣接した上部金属ライン４８０は、互いに異なる電圧が印加され、その間には絶縁物質が存在するので、第５ＭＩＭキャパシタとして機能しうる。そして、隣接した第５配線４９５は、互いに異なる電圧が印加され、その間には絶縁物質が存在するので、第６ＭＩＭキャパシタとして機能しうる。
【０１７０】
したがって、キャパシタ装置４０の全体キャパシタンスは、第１ないし第４接合キャパシタ、第１及び第２ＭＯＳキャパシタ、及び第１ないし第６ＭＩＭキャパシタのキャパシタンスの和に相等する。図８に図示されたキャパシタ装置２０と比較すると、本実施例によるキャパシタ装置４０は、上部にＭＩＭキャパシタをさらに含むので、ＭＩＭキャパシタに対応するキャパシタンスがさらに得られる。
【０１７１】
図示されていないが、キャパシタ装置４０は、図２に示されたキャパシタ装置１０、図６に示されたキャパシタ装置１０’、図１２に示されたキャパシタ装置２０’または、図１３に示されたキャパシタ装置３０の変形実施例として具現されうる。
【０１７２】
図１７Ａないし図１７Ｆは、図１５のキャパシタ装置の製造方法を示す断面図である。
【０１７３】
図１７Ａを参照すれば、基板４００に互いに異なる導電型を有する第１及び第２ウェル４０５、４１０を形成し、活性領域を限定する素子分離膜４１５を形成する。次いで、第１及び第２ウェル４０５、４１０上に順次に積層されたゲート絶縁膜４２３及びゲート電極４２６を含むゲート構造物４２０を形成する。次いで、第１ウェル４０５において、２つのゲート構造物４２０間に第１不純物領域４３０を形成し、第２ウェル４１０において、２つのゲート構造物４２０間に第２不純物領域４３５を形成する。次いで、ゲート電極４２６及び第１及び第２不純物領域４３０、４３５上に第１絶縁層４４５を形成し、第１絶縁層４４５内に第１コンタクトプラグ４４０を形成する。次いで、第１絶縁層４４５及び第１コンタクトプラグ４４０の上部に第１ないし第４配線４５０ａ、４５０ｂ、４５０ｃ、４５０ｄを含む第１導電層を形成する。
【０１７４】
図１７Ｂを参照すれば、第１ないし第４配線４５０ａ、４５０ｂ、４５０ｃ、４５０ｄが形成された結果物の全面に、第２絶縁層４６５を形成する。次いで、第２絶縁層４６５いおいて、第１及び第２配線４５０ａ、４５０ｂの一部領域を各々露出させる第１コンタクトホール（図示せず）を形成し、第１コンタクトホールを金属物質で埋め込んで第２コンタクトプラグ４６０を形成する。ここで、金属物質は、例えば、タングステン（Ｗ）である。
【０１７５】
図１７Ｃを参照すれば、第２絶縁層４６５及び第２コンタクトプラグ４６０の上部に、第２コンタクトプラグ４６０各々に電気的に連結される下部金属ライン４７０を形成する。
【０１７６】
図１７Ｄを参照すれば、下部金属ライン４７０上に絶縁層４７５及び上部金属ライン４８０を順次に積層する。これにより、下部金属ライン４７０、絶縁層４７５及び上部金属ライン４８０はＭＩＭキャパシタを形成する。
【０１７７】
ここで、下部金属ライン４７０及び上部金属ライン４８０は、例えば、ポリシリコン、アルミニウム（Ａｌ）、金（Ａｕ）、ベリリウム（Ｂｅ）、ビスマス（Ｂｉ）、コバルト（Ｃｏ）、ハフニウム（Ｈｆ）、インジウム（Ｉｎ）、マンガン（Ｍｎ）、モリブデン（Ｍｏ）、ニッケル（Ｎｉ）、鉛（Ｐｂ）、パラジウム（Ｐｄ）、白金（Ｐｔ）、ロジウム（Ｒｈ）、レニウム（Ｒｅ）、ルテニウム（Ｒｕ）、タンタル（Ｔａ）、テルル（Ｔｅ）、チタン（Ｔｉ）、タングステン（Ｗ）、亜鉛（Ｚｎ）、ジルコニウム（Ｚｒ）、これらの窒化物、及びこれらのシリサイドのうち、いずれか１つまたはそれ以上を含む単一層または複合層である。
【０１７８】
図１７Ｅを参照すれば、上部金属ライン４８０が形成された結果物の全面に、第３絶縁層４９２を形成する。次いで、第３絶縁層４９２において、下部金属ライン４７０及び上部金属ライン４８０の一部領域を各々露出させる第２コンタクトホール（図示せず）を形成し、第２コンタクトホールを金属物質で埋め込んで第３コンタクトプラグ４９０を形成する。
【０１７９】
ここで、第２及び第３絶縁層４６５、４９２は、シリコン酸化物（ＳｉＯ２）、シリコン窒化物（Ｓｉ３Ｎ４）、シリコン酸窒化物（ＳｉＯＮ）、ハフニウム酸化物（ＨｆＯ２）、ハフニウムシリコン酸化物（ＨｆＳｉｘＯｙ）、アルミニウム酸化物（Ａｌ２Ｏ３）、及びジルコニウム酸化物（ＺｒＯ２）のうち、いずれか１つまたはそれ以上を含む単一層または複合層である。
【０１８０】
図１７Ｆを参照すれば、第３絶縁層４９２及び第３コンタクトプラグ４９０の上部に、第３コンタクトプラグ４９０各々に電気的に連結される第５配線４９５を形成する。この際、第１ウェル４０５の上部に配された下部金属ライン４７０及び第２ウェル４１０の上部に配された上部金属ライン４８０に連結される第５配線４９５には正の電圧（＋）が印加される。また、第２ウェル４１０の上部に配された下部金属ライン４７０及び第１ウェル４０５の上部に配された上部金属ライン４８０に連結される第５配線４９５には、負の電圧（−）が印加される。
【０１８１】
図１８は、本発明のさらに他の実施例によるキャパシタ装置を示す断面図であり、図１９は、図１８のキャパシタ装置を示す斜視図である。
【０１８２】
図１８及び図１９を参照すれば、キャパシタ装置５０は、図８に図示されたキャパシタ装置２０の変形実施例であって、以下では、対応する同一の構成要素についての詳細な説明は省略する。具体的に、本実施例の他のキャパシタ装置５０は、図８に図示されたキャパシタ装置２０と比較すると、上部に第２及び第３導電層をさらに含み、上下に隣接した第１ないし第３導電層各々は電気的に連結される。
【０１８３】
第１及び第２ウェル５０５、５１０の上部には、第１及び第２配線５５０ａ、５５０ｂを含む第１導電層が配され、第１及び第２配線５５０ａ、５５０ｂは交互に配される。第１及び第２配線５５０ａ、５５０ｂを含む第１導電層の上部には、第３及び第４配線５７０ａ、５７０ｂを含む第２導電層が配されうる。第３及び第４配線５７０ａ、５７０ｂは交互に配され、第２コンタクトプラグ５６０を通じて第１及び第２配線５５０ａ、５５０ｂに各々連結されうる。
【０１８４】
第３及び第４配線５７０ａ、５７０ｂの上部には、第５及び第６配線５９０ａ、５９０ｂを含む第３導電層が配される。第５及び第６配線５９０ａ、５９０ｂは交互に配され、第３コンタクトプラグ５８０を通じて第３及び第４配線５７０ａ、５７０ｂに各々連結されうる。
【０１８５】
本実施例において、第５配線５９０ａには負の電圧（−）が印加され、第６配線５９０ｂには正の電圧（＋）が印加され、これにより、第１及び第３配線５５０ａ、５７０ａには負の電圧（−）が印加され、第２及び第４配線５５０ｂ、５７０ｂには正の電圧（＋）が印加されうる。また、第１ウェル５０５には負の電圧（−）が印加され、第２ウェル５１０には正の電圧（＋）が印加されうる。また、第１不純物領域５３０には正の電圧（＋）が印加され、第２不純物領域５３５には負の電圧（−）が印加されうる。また、第１ウェル５０５上に配されたゲート電極５２６には正の電圧（＋）が印加され、第２ウェル５１０上に配されたゲート電極５２６には負の電圧（−）が印加されうる。
【０１８６】
これにより、相互に隣接する第１ウェル５０５と第２ウェル５１０とは、互いに異なる電圧が印加されるので、第１接合キャパシタとして機能し、相互に隣接する基板５００と第１ウェル５０５とは、互いに異なる電圧が印加されるので、第２接合キャパシタとして機能しうる。さらに、相互に隣接する第１不純物領域５３０と第１ウェル５０５とは、互いに異なる電圧が印加されるので、第３接合キャパシタとして機能し、相互に隣接する第２不純物領域５３５と第２ウェル５１０とは、互いに異なる電圧が印加されるので、第４接合キャパシタとして機能しうる。
【０１８７】
また、第１ウェル５０５とその上部に配されたゲート電極５２６とは、互いに異なる電圧が印加され、その間にはゲート絶縁膜５２３が存在するので、第１ＭＯＳキャパシタとして機能しうる。さらに、第２ウェル５１０とその上部に配されたゲート電極５２６とは、互いに異なる電圧が印加され、その間にはゲート絶縁膜５２３が存在するので、第２ＭＯＳキャパシタとして機能しうる。
【０１８８】
また、第１ウェル５０５及び第２ウェルの上部に配されたゲート電極５２６は、互いに異なる電圧が印加され、その間には絶縁物質が存在するので、第１ＭＩＭキャパシタとして機能しうる。そして、第１及び第２配線５５０ａ、５５０ｂは、互いに異なる電圧が印加され、その間には絶縁物質が存在するので、第２ＭＩＭキャパシタとして機能しうる。そして、第３及び第４配線５７０ａ、５７０ｂは、互いに異なる電圧が印加され、その間には絶縁物質が存在するので、第３ＭＩＭキャパシタとして機能しうる。そして、第５及び第６配線５９０ａ、５９０ｂは、互いに異なる電圧が印加され、その間には絶縁物質が存在するので、第４ＭＩＭキャパシタとして機能しうる。
【０１８９】
したがって、キャパシタ装置５０の全体キャパシタンスは、第１ないし第４接合キャパシタ、第１及び第２ＭＯＳキャパシタ、及び第１ないし第４ＭＩＭキャパシタのキャパシタンスの和に相等する。図８に図示されたキャパシタ装置２０と比較すると、本実施例によるキャパシタ装置５０は、上部に第２及び第３導電層をさらに含むので、第２及び第３導電層に含まれた配線間のＭＩＭキャパシタがさらに得られる。
【０１９０】
図示されていないが、キャパシタ装置５０は、図２に図示されたキャパシタ装置１０、図６に図示されたキャパシタ装置１０’、図１２に図示されたキャパシタ装置２０’または、図１３に図示されたキャパシタ装置３０の変形実施例として具現されうる。
【０１９１】
図２０Ａないし図２０Ｅは、図１８のキャパシタ装置の製造方法を示す断面図である。
【０１９２】
図２０Ａを参照すれば、基板５００に互いに異なる導電型を有する第１及び第２ウェル５０５、５１０を形成し、活性領域を限定する素子分離膜５１５を形成する。次いで、第１及び第２ウェル５０５、５１０上に順次に積層されたゲート絶縁膜５２３及びゲート電極５２６を含むゲート構造物５２０を形成する。次いで、第１ウェル５０５において、２つのゲート構造物５２０間に第１不純物領域５３０を形成し、第２ウェル５１０において、２つのゲート構造物５２０間に第２不純物領域５３５を形成する。次いで、ゲート電極５２６及び第１及び第２不純物領域５３０、５３５上に第１絶縁層５４５を形成し、第１絶縁層５４５内に第１コンタクトプラグ５４０を形成する。次いで、第１絶縁層５４５及び第１コンタクトプラグ５４０の上部に第１及び第２配線５５０ａ、５５０ｂを含む第１導電層を形成する。
【０１９３】
図２０Ｂを参照すれば、第１及び第２配線５５０ａ、５５０ｂが形成された結果物の全面に、第２絶縁層５６５を形成する。次いで、第２絶縁層５６５において、第１及び第２配線５５０ａ、５５０ｂの一部領域を各々露出させる第１コンタクトホール（図示せず）を形成し、第１コンタクトホールを金属物質で埋め込んで第２コンタクトプラグ５６０を形成する。ここで、金属物質は、例えば、タングステン（Ｗ）である。
【０１９４】
図２０Ｃを参照すれば、第２絶縁層５６５及び第２コンタクトプラグ５６０の上部に、第２コンタクトプラグ５６０各々に電気的に連結される第３及び第４配線５７０ａ、５７０ｂを含む第２導電層を形成する。
【０１９５】
図２０Ｄを参照すれば、第３及び第４配線５７０ａ、５７０ｂが形成された結果物の全面に、第３絶縁層５８５を形成する。次いで、第３絶縁層５８５において、第３及び第４配線５７０ａ、５７０ｂの一部領域を各々露出させる第２コンタクトホール（図示せず）を形成し、第２コンタクトホールを金属物質で埋め込んで第３コンタクトプラグ５８０を形成する。ここで、金属物質は、例えば、タングステン（Ｗ）である。
【０１９６】
図２０Ｅを参照すれば、第３絶縁層５８５及び第３コンタクトプラグ５８０の上部に、第３コンタクトプラグ５８０各々に電気的に連結される第５及び第６配線５９０ａ、５９０ｂを含む第３導電層を形成する。この際、第５配線５９０ａには負の電圧（−）が印加され、第６配線５９０ｂには正の電圧（＋）が印加される。
【０１９７】
図２１は、本発明のさらに他の実施例によるキャパシタ装置を示す断面図であり、図２２は、図２１のキャパシタ装置を示す斜視図である。
【０１９８】
図２１及び図２２を参照すれば、キャパシタ装置６０は、図８に図示されたキャパシタ装置２０の変形実施例であって、以下では対応する構成要素についての詳細な説明は省略する。具体的に、本実施例によるキャパシタ装置６０は、図８に図示されたキャパシタ装置２０と比較すると、上部に第２及び第３導電層をさらに含み、第１ないし第３導電層各々は電気的に絶縁される。
【０１９９】
第１及び第２ウェル６０５、６１０の上部には、第１及び第２配線６５０ａ、６５０ｂを含む第１導電層が配され、第１及び第２配線６５０ａ、６５０ｂは交互に配されうる。第１及び第２配線６５０ａ、６５０ｂを含む第１導電層の上部には、第３及び第４配線６６０ａ、６６０ｂを含む第２導電層が配されうる。第３及び第４配線６６０ａ、６６０ｂは交互に配され、第１及び第２配線６５０ａ、６５０ｂ各々に対して電気的に絶縁されうる。
【０２００】
第３及び第４配線６６０ａ、６６０ｂの上部には、第５及び第６配線６７０ａ、６７０ｂを含む第３導電層が配されうる。第５及び第６配線６７０ａ、６７０ｂは交互に配され、第３及び第４配線６６０ａ、６６０ｂ各々に対し電気的に絶縁されうる。
【０２０１】
本実施例において、第５配線６７０ａには負の電圧（−）が印加され、第６配線６７０ｂには正の電圧（＋）が印加され、第３配線６６０ａには正の電圧（＋）が印加され、第４配線６６０ｂには負の電圧（−）が印加され、第１配線６５０ａには負の電圧（−）が印加され、第２配線６５０ｂには正の電圧（＋）が印加されうる。また、第１ウェル６０５には負の電圧（−）が印加され、第２ウェル６１０には正の電圧（＋）が印加される。また、第１不純物領域６３０には正の電圧（＋）が印加され、第２不純物領域６３５には負の電圧（−）が印加される。また、第１ウェル６０５上に配されたゲート電極６２６には正の電圧（＋）が印加され、第２ウェル６１０上に配されたゲート電極６２６には負の電圧（−）が印加されうる。
【０２０２】
これにより、相互に隣接する第１ウェル６０５と第２ウェル６１０とは、互いに異なる電圧が印加されるので、第１接合キャパシタとして機能し、相互に隣接する基板６００と第１ウェル６０５とは、互いに異なる電圧が印加されるので、第２接合キャパシタとして機能しうる。さらに、相互に隣接する第１不純物領域６３０と第１ウェル６０５とは、互いに異なる電圧が印加されるので、第３接合キャパシタとして機能し、相互に隣接する第２不純物領域６３５と第２ウェル６１０とは、互いに異なる電圧が印加されるので、第４接合キャパシタとして機能しうる。
【０２０３】
また、第１ウェル６０５とその上部に配されたゲート電極６２６とは、互いに異なる電圧が印加され、その間にはゲート絶縁膜６２３が存在するので、第１ＭＯＳキャパシタとして機能しうる。さらに、第２ウェル６１０とその上部に配されたゲート電極６２６とは、互いに異なる電圧が印加され、その間にはゲート絶縁膜６２３が存在するので、第２ＭＯＳキャパシタとして機能しうる。
【０２０４】
また、第１ウェル６０５および第２ウェルの上部に配されたゲート電極６２６は、互いに異なる電圧が印加され、その間には絶縁物質が存在するので、第１ＭＩＭキャパシタとして機能しうる。そして、第１及び第２配線６５０ａ、６５０ｂは、互いに異なる電圧が印加され、その間には絶縁物質が存在するので、第２ＭＩＭキャパシタとして機能しうる。そして、第３及び第４配線６６０ａ、６６０ｂは、互いに異なる電圧が印加され、その間には絶縁物質が存在するので、第３ＭＩＭキャパシタとして機能しうる。そして、第５及び第６配線６７０ａ、６７０ｂは、互いに異なる電圧が印加され、その間には絶縁物質が存在するので、第４ＭＩＭキャパシタとして機能しうる。そして、第１及び第２配線６５０ａ、６５０ｂと上下に隣接した第３及び第４配線６６０ａ、６６０ｂは、互いに異なる電圧が印加され、その間には絶縁物質が存在するので、第５ＭＩＭキャパシタとして機能しうる。そして、第３及び第４配線６５０ａ、６６０ａと上下に隣接した第５及び第６配線６７０ａ、６７０ｂとは、互いに異なる電圧が印加され、その間には絶縁物質が存在するので、第６ＭＩＭキャパシタとして機能しうる。
【０２０５】
したがって、キャパシタ装置６０の全体キャパシタンスは、第１ないし第４接合キャパシタ、第１及び第２ＭＯＳキャパシタ、及び第１ないし第６ＭＩＭキャパシタのキャパシタンスの和に相等する。図８に図示されたキャパシタ装置２０と比較すると、本実施例によるキャパシタ装置６０は上部に第２及び第３導電層をさらに含むので、第２及び第３導電層に含まれた配線間のＭＩＭキャパシタがさらに得られ、第１ないし第３導電層各々は互いに絶縁されるので、上下に隣接した第１ないし第３導電層間のＭＩＭキャパシタがさらに得られる。
【０２０６】
図示されていないが、キャパシタ装置６０は、図２に図示されたキャパシタ装置１０、図６に図示されたキャパシタ装置１０’、図１２に図示されたキャパシタ装置２０’または、図１３に図示されたキャパシタ装置３０の変形実施例として具現されうる。
【０２０７】
図２３Ａないし図２３Ｅは、図２１のキャパシタ装置の製造方法を示す断面図である。
【０２０８】
図２３Ａを参照すれば、基板６００に互いに異なる導電型を有する第１及び第２ウェル６０５、６１０を形成し、活性領域を限定する素子分離膜６１５を形成する。次いで、第１及び第２ウェル６０５、６１０上に順次に積層されたゲート絶縁膜６２３及びゲート電極６２６を含むゲート構造物６２０を形成する。次いで、第１ウェル６０５において、２つのゲート構造物６２０間に第１不純物領域６３０を形成し、第２ウェル６１０において、２つのゲート構造物６２０間に第２不純物領域６３５を形成する。次いで、ゲート電極６２６及び第１及び第２不純物領域６３０、６３５上に第１絶縁層６４５を形成し、第１絶縁層６４５内に第１コンタクトプラグ６４０を形成する。次いで、第１絶縁層６４５及び第１コンタクトプラグ６４０の上部に、第１及び第２配線６５０ａ、６５０ｂを含む第１導電層を形成する。
【０２０９】
図２３Ｂを参照すれば、第１及び第２配線６５０ａ、６５０ｂが形成された結果物の全面に、第２絶縁層６５５を形成する。
【０２１０】
図２３Ｃを参照すれば、第２絶縁層６５５の上部に、第１及び第２配線６５０ａ、６５０ｂに対応する位置に第３及び第４配線６６０ａ、６６０ｂを含む第２導電層を形成する。この際、第３及び第４配線６６０ａ、６６０ｂは、第１及び第２配線６５０ａ、６５０ｂと電気的に絶縁される。
【０２１１】
図２３Ｄを参照すれば、第３及び第４配線６６０ａ、６６０ｂが形成された結果物の全面に第３絶縁層６６５を形成する。
【０２１２】
図２３Ｅを参照すれば、第３絶縁層６６５の上部で第３及び第４配線６６０ａ、６６０ｂに対応する位置に第５及び第６配線６７０ａ、６７０ｂを含む第３導電層を形成する。この際、第５及び第６配線６７０ａ、６７０ｂは、第３及び第４配線６６０ａ、６６０ｂと電気的に絶縁される。第５配線６７０ａには負の電圧（−）が印加され、第６配線６７０ｂには正の電圧（＋）が印加される。
【０２１３】
図２４は、本発明の他の実施例によるキャパシタ装置を示す断面図であり、図２５は、図２４のキャパシタ装置を示す斜視図である。
【０２１４】
図２４及び図２５を参照すれば、基板７００には、第１ウェル７１０が形成される。また、基板７００には素子分離膜７１５が配され、素子分離膜７１５により活性領域が限定されうる。基板７００は、第１導電型を有して、第１ウェル７１０は、第２導電型を有することができる。本実施例において、第１導電型はＰ型であり、第２導電型はＮ型であって、この際、基板７００はＰ型基板Ｐ−ＳＵＢであり、第１ウェル７１０はＮウェル（Ｎ−ＷＥＬＬ）でもよい。しかし、本発明はこれに限定されず、他の実施例において、第１導電型がＮ型であり、第２導電型がＰ型である場合もあり、この際、基板７００はＮ型基板であり、第１ウェル７１０はＰウェルでもよい。
【０２１５】
基板７００及び第１ウェル７１０上にはゲート構造物７２０が配されうるが、ゲート構造物７２０は順次に形成されたゲート絶縁膜７２３及びゲート電極７２６を含む。
【０２１６】
本実施例において、基板７００上に配されたゲート電極７２６と第１ウェル７１０上に配されたゲート電極７２６間の間隔Ｄ１は、基板７００上に配された隣接したゲート電極７２６間の間隔Ｄ２より狭い。また、基板７００上に配されたゲート電極７２６と第１ウェル７１０上に配されたゲート電極７２６間の間隔Ｄ１は、第１ウェル７１０上に配された隣接したゲート電極７２６間の間隔Ｄ３より狭い。さらに、基板７００上に配された隣接したゲート電極７２６間の間隔Ｄ２は、第１ウェル７１０上に配された隣接したゲート電極７２６間の間隔Ｄ３と実質的に同一でもよい。
【０２１７】
基板７００上に配された隣接した２つのゲート構造物７２０間には、第１不純物領域７３０が配されうるが、第１不純物領域７３０は、第２導電型を有した不純物を含みうる。第１ウェル７１０上に配された隣接した２つのゲート構造物７２０間には、第２不純物領域７３５が配されうるが、第２不純物領域７３５は、第１導電型を有した不純物を含みうる。
【０２１８】
本実施例において、第１導電型はＰ型で、第２導電型はＮ型であるために、第１不純物領域７３０はＮ型不純物領域であり、第２不純物領域７３５はＰ型不純物領域である。また、本実施例において、基板７００内に１つの第１不純物領域７３０が配され、第１ウェル７１０内に１つの第２不純物領域７３５が配されると示されたが、本発明はこれに限定されない。他の実施例において、基板７００または第１ウェル７１０内には、２つ以上の不純物領域が配されうる。
【０２１９】
ゲート電極７２６、第１及び第２不純物領域７３０、７３５の上部には、第１配線７５０ａ、第２配線７５０ｂ、第３配線７５０ｃ及び第４配線７５０ｄを含む第１導電層７５０が配される。具体的に、第１配線７５０ａは、基板７００上に配されたゲート電極７２６の上部に各々配され、第２配線７５０ｂは、第１ウェル７１０上に配されたゲート電極７２６の上部に各々配され、第３配線７５０ｃは、第１及び第２不純物領域７３０、７３５の上部に各々配される。この際、第１ないし第３配線７５０ａ、７５０ｂ、７５０ｃは、第１コンタクトプラグ７４０を通じて各々ゲート電極７２６、第１及び第２不純物領域７３０、７３５に連結されうる。また、第３配線７５０ｃは、基板７００の上部において第１配線７５０ａと第３配線７５０ｃの間に配され、そして、第１ウェル７１０の上部において第２配線７５０ｂと第３配線７５０ｃとの間に配されうる。この際、第４配線７５０ｄは、ゲート電極７２６に電気的に連結されない。本実施例において、第１ないし第４配線７５０ａ、７５０ｂ、７５０ｃ、７５０ｄ間の間隔は実質的にいずれも同一でもよい。
【０２２０】
本実施例において、基板７００の上部に配された第１配線７５０ａ及び第３配線７５０ｃ及び第１ウェル７１０の上部に配された第４配線７５０ｄは、第１電圧が印加されうる。また、第１ウェル７１０の上部に配された第２配線７５０ｂ及び第３配線７５０ｃ及び基板７００の上部に配された第４配線７５０ｄは、第２電圧が印加されうる。本実施例において、第１電圧は正の電圧（＋）であり、第２電圧は負の電圧（−）であり、以下では、第１電圧を正の電圧（＋）とし、第２電圧を負の電圧（−）とする。しかし、本発明はこれに限定されず、他の実施例において、第１電圧が負の電圧であり、第２電圧が正の電圧である場合もある。
【０２２１】
これにより、基板７００には負の電圧（−）が印加され、第１ウェル７１０には正の電圧（＋）が印加されうる。また、第１不純物領域７３０には正の電圧（＋）が印加され、第２不純物領域７３５には負の電圧（−）が印加されうる。また、基板７００上に配されたゲート電極７２６には正の電圧（＋）が印加され、第１ウェル７１０上に配されたゲート電極７２６には負の電圧（−）が印加されうる。
【０２２２】
したがって、基板７００と第１ウェル７１０とは、互いに異なる電圧が印加されるので、第１接合キャパシタとして機能しうる。さらに、相互に隣接する第１不純物領域７３０と基板７００とは、互いに異なる電圧が印加されるので、第２接合キャパシタとして機能する。相互に隣接する第２不純物領域７３５と第１ウェル７１０とは、互いに異なる電圧が印加されるので、第３接合キャパシタとして機能しうる。
【０２２３】
また、基板７００とその上部に配されたゲート電極７２６とは、互いに異なる電圧が印加され、その間にはゲート絶縁膜７２３が存在するので、第１ＭＯＳキャパシタとして機能しうる。さらに、第１ウェル７１０とその上部に配されたゲート電極７２６とは、互いに異なる電圧が印加され、その間にはゲート絶縁膜７２３が存在するので、第２ＭＯＳキャパシタとして機能しうる。
【０２２４】
また、基板７００および第１ウェル７１０の上部に配されたゲート電極７２６は、互いに異なる電圧が印加され、その間には絶縁物質が存在するので、第１ＭＩＭキャパシタとして機能しうる。さらに、第１ないし第４配線２５０ａ、２５０ｂ、２５０ｃ、２５０ｄのうち、隣接した２つの配線は、互いに異なる電圧が印加され、その間には絶縁物質が存在するので、第２ＭＩＭキャパシタとして機能しうる。
【０２２５】
したがって、キャパシタ装置７０の全体キャパシタンスは、第１ないし第３接合キャパシタ、第１及び第２ＭＯＳキャパシタ、及び第１及び第２ＭＩＭキャパシタのキャパシタンスの和に相等する。図８に図示されたキャパシタ装置２０とは異なって、本実施例によるキャパシタ装置７０は、基板７００に第１ウェル７１０のみを形成し、基板７００と第１ウェル７１０とに互いに異なる電圧を印加することによって、２つのウェルを形成する工程を１つのウェルを形成する工程に減らすことができる。
【０２２６】
他の実施例において、キャパシタ装置７０の第１導電層７５０は、第４配線７５０ｄを含めない。この際、キャパシタ装置７０は、蓄積モードまたは反転モードを用いてＭＯＳキャパシタを具現し、利用するモードによって第３配線７５０ｃに印加される電圧を調節しうる。
【０２２７】
さらに他の実施例において、キャパシタ装置７０のゲート構造物７２０は、積層された少なくとも２つのゲート電極を含みうる。この際、少なくとも２つのゲート電極は、上部ゲート電極及び下部ゲート電極を含みうる。これにより、キャパシタ装置７０は、同じ面積で上部ゲート電極と下部ゲート電極とのキャパシタンス及び隣接した上部ゲート電極とのキャパシタンスをさらに獲得しうる。
【０２２８】
さらに他の実施例において、キャパシタ装置７０の第１導電層７５０の上部には、少なくとも１つのＭＩＭキャパシタが配されうる。これにより、キャパシタ装置７０は、同じ面積でＭＩＭキャパシタのキャパシタンスをさらに獲得しうる。
【０２２９】
さらに他の実施例において、キャパシタ装置７０の第１導電層７５０の上部には、第１導電層７５０と電気的に連結される少なくとも１つの上部導電層がさらに配されうる。これにより、キャパシタ装置７０は、同じ面積で上部導電層に含まれた配線間のキャパシタンスをさらに獲得しうる。
【０２３０】
さらに他の実施例において、キャパシタ装置７０の第１導電層７５０の上部には、第１導電層７５０と電気的に絶縁される少なくとも１つの上部導電層がさらに配されうる。これにより、キャパシタ装置７０は、同じ面積で上部導電層に含まれた配線間のキャパシタンス及び第１導電層７５０に含まれた配線と、上下に隣接した上部導電層に含まれた配線間のキャパシタンスをさらに獲得しうる。
【０２３１】
前述したように、本発明の実施例によるキャパシタ装置は、少ない費用で同一面積当り獲得可能なキャパシタンスを大幅に向上させうる。このようなキャパシタ装置は、周辺回路領域に含まれて、電源安定化用キャパシタまたはＥＭＩ特性改善用キャパシタとして用いられる。これにより、キャパシタ装置は、ＥＭＩ問題または電源ノイズ問題などを減らす効果があり、これにより、製品の信頼性を向上させうる。
【０２３２】
以上、前述した実施例及び添付図面に限定されず、本発明の技術的思想を外れない範囲内で色々な置き換え、変形及び変更が可能であるということは、本発明が属する技術分野で当業者に明白である。
【符号の説明】
【０２３３】
１００    基板、
１０５    第１ウェル、
１１０    第２ウェル、
１１５    素子分離膜、
１２０    ゲート構造物、
１２３    ゲート絶縁膜、
１２６    ゲート電極、
１３０    第１不純物領域、
１３５    第２不純物領域、
１４０    コンタクトプラグ、
１５０    第１導電層、
１５０ａ、１５０ｂ、１５０ｃ    第１ないし第３配線。
【図１】
2012044178.tif 000003
【図２】
2012044178.tif 000004
【図３】
2012044178.tif 000005
【図４Ａ】
2012044178.tif 000006
【図４Ｂ】
2012044178.tif 000007
【図４Ｃ】
2012044178.tif 000008
【図４Ｄ】
2012044178.tif 000009
【図４Ｅ】
2012044178.tif 000010
【図４Ｆ】
2012044178.tif 000011
【図５】
2012044178.tif 000012
【図６】
2012044178.tif 000013
【図７】
2012044178.tif 000014
【図８】
2012044178.tif 000015
【図９】
2012044178.tif 000016
【図１０Ａ】
2012044178.tif 000017
【図１０Ｂ】
2012044178.tif 000018
【図１０Ｃ】
2012044178.tif 000019
【図１０Ｄ】
2012044178.tif 000020
【図１０Ｅ】
2012044178.tif 000021
【図１０Ｆ】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７Ａ】
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【図１７Ｂ】
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【図１７Ｃ】
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【図１７Ｄ】
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【図１７Ｅ】
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【図１７Ｆ】
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【図１８】
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【図１９】
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【図２０Ａ】
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【図２０Ｂ】
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【図２０Ｃ】
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【図２０Ｄ】
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【図２０Ｅ】
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【図２１】
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【図２２】
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【図２３Ａ】
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【図２３Ｂ】
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【図２３Ｃ】
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【図２３Ｄ】
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【図２３Ｅ】
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【図２４】
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【図２５】
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