(57)【要約】【課題】試験信号の立上りエッジおよび立下りエッジのそれぞれに個別にジッタを印加することができる。【解決手段】被試験デバイスを試験する試験装置であって、第１パルス信号のタイミングにおいて試験信号を立上げ、第２パルス信号のタイミングにおいて試験信号を立下げる波形成形部と、試験信号に重畳すべきジッタを発生するジッタ発生部と、第１パルス信号のタイミングをジッタに応じて変化させるか否かを切り替える第１選択部と、第２パルス信号のタイミングをジッタに応じて変化させるか否かを切り替える第２選択部と、を備える試験装置を提供する。【選択図】図１
2012052913.tif 000002
【特許請求の範囲】
【請求項１】
被試験デバイスを試験する試験装置であって、
第１パルス信号のタイミングにおいて試験信号を立上げ、第２パルス信号のタイミングにおいて前記試験信号を立下げる波形成形部と、
前記試験信号に重畳すべきジッタを発生するジッタ発生部と、
前記第１パルス信号のタイミングを前記ジッタに応じて変化させるか否かを切り替える第１選択部と、
前記第２パルス信号のタイミングを前記ジッタに応じて変化させるか否かを切り替える第２選択部と、
を備える試験装置。
【請求項２】
試験サイクル毎に前記第１パルス信号を発生する第１パルス発生部と、
試験サイクル毎に前記第２パルス信号を発生する第２パルス発生部と、
前記試験信号の立上りエッジの試験サイクル内の位相に応じた遅延量を表す第１遅延データに前記ジッタ発生部により発生されたジッタに応じた遅延量を表すジッタデータを加算する第１加算部と、
前記試験信号の立下りエッジの試験サイクル内の位相に応じた遅延量を表す第２遅延データに前記ジッタデータを加算する第２加算部と、
前記第１遅延データに応じて前記第１パルス信号を遅延して前記波形成形部に供給する第１可変遅延部と、
前記第２遅延データに応じて前記第２パルス信号を遅延して前記波形成形部に供給する第２可変遅延部と、
をさらに備え、
前記第１選択部は、前記ジッタデータを前記第１遅延データに加算させるか否かを切り替え、
前記第２選択部は、前記ジッタデータを前記第２遅延データに加算させるか否かを切り替える
請求項１に記載の試験装置。
【請求項３】
前記第１可変遅延部および前記第２可変遅延部のそれぞれは、
前記第１パルス信号または前記第２パルス信号をクロックの周期単位で遅延する粗遅延部と、
前記第１パルス信号または前記第２パルス信号を前記クロックの周期未満の精度で遅延する微小遅延部と、
を含む
請求項２に記載の試験装置。
【請求項４】
前記ジッタ発生部は、
予め定められたジッタ波形をサンプルした複数のジッタデータを記憶するジッタメモリと、
前記ジッタメモリに記憶された前記複数のジッタデータを順次に１ずつ読み出し、読み出したジッタデータを試験サイクル毎に出力するジッタ出力部と、
を有し、
前記ジッタ出力部は、試験サイクルよりも前記ジッタメモリから前記ジッタデータを読み出す間隔が長い場合、前記ジッタメモリに記憶された第１のジッタデータを出力する試験サイクルから、前記ジッタメモリに記憶された前記第１のジッタデータの次の第２のジッタデータを出力する試験サイクルまでの間の各試験サイクルにおいて、前記第１のジッタデータおよび前記第２のジッタデータを基に補間したジッタデータを出力する
請求項１から３の何れかに記載の試験装置。
【請求項５】
前記ジッタ発生部は、
予め定められたジッタ波形をサンプルした複数のジッタデータを記憶するジッタメモリと、
前記ジッタメモリに記憶された前記複数のジッタデータを順次に１ずつ読み出し、読み出したジッタデータを試験サイクル毎に出力するジッタ出力部と、
を有し、
前記ジッタ出力部は、
第１期間において、前記ジッタデータをサンプル順に出力し、
前記第１期間に続く第２期間において、前記ジッタデータをサンプル順とは逆順に出力し、
前記第２期間に続く第３期間において、前記ジッタデータの符号を反転した値をサンプル順に出力し、
前記第３期間に続く第４期間において、前記ジッタデータの符号を反転した値をサンプル順とは逆順に出力し、
前記１期間から前記第４期間までの処理を繰り返して実行する
請求項１から４の何れかに記載の試験装置。
【請求項６】
当該試験装置は、前記波形成形部を有する試験信号発生部を複数備え、
前記ジッタ発生部は、複数の前記試験信号発生部のそれぞれに対して共通のジッタを供給する
請求項１から５の何れかに記載の試験装置。
【請求項７】
論理値を表す出力信号を出力する信号発生装置であって、
第１パルス信号のタイミングにおいて出力信号をＬ論理からＨ論理へと立上げ、第２パルス信号のタイミングにおいて前記出力信号をＨ論理からＬ論理へと立下げる波形成形部と、
前記第１パルス信号のタイミングを、前記出力信号に重畳すべきジッタに応じて変化させるか否かを切り替える第１選択部と、
前記第２パルス信号のタイミングを前記ジッタに応じて変化させるか否かを切り替える第２選択部と、
を備える信号発生装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、試験装置および信号発生装置に関する。
【背景技術】
【０００２】
試験装置は、試験信号の立上りエッジおよび立下りエッジのタイミングを遅延回路の遅延量を変化させることにより制御している。これにより、試験装置は、試験プログラムに応じて精度良く試験信号のエッジタイミングを制御することができる。
【０００３】
例えば、特許文献１には、信号の立上りタイミングを示す第１タイミング信号を遅延する立上り系の可変遅延回路と、信号の立下りタイミングを示す第２タイミング信号を遅延する立下り系の可変遅延回路と、遅延された第１タイミング信号のタイミングにおいて試験信号をセットし、遅延された第２タイミング信号のタイミングにおいて試験信号をリセットするＳＲフリップフロップと、を備える試験装置が記載されている。このような試験装置によれば、２つの可変遅延回路に与える遅延量を制御することにより、試験信号の立上りエッジのタイミングおよび立下りエッジのタイミングをそれぞれ独立に制御することができる。
【０００４】
特許文献２には、タイミング信号を遅延する可変遅延回路と、タイミング信号に印加するべきジッタを表すジッタデータを発生するジッタ発生回路と、可変遅延回路に与える遅延データにジッタデータを加算する加算回路と、を備えるタイミング発生器が記載されている。このような試験装置によれば、デジタル値の演算によってタイミング信号にジッタを印加することができる。
【０００５】
特許文献１  特開平８−１４６０９９号
特許文献２  国際公開第２００５／１２１８２７号
【発明の概要】
【発明が解決しようとする課題】
【０００６】
ところで、試験信号の立上りエッジおよび立下りエッジに対して選択的にジッタを印加する場合、特許文献１に記載された試験装置の立上り系の可変遅延回路および立下り系の可変遅延回路のそれぞれに、特許文献２に記載されたジッタ発生回路および加算回路を追加すればよい。これにより、立上りエッジに対してのみジッタを印加する場合には、立上り系のジッタ発生回路のみを動作させ、立下りエッジに対してのみジッタを印加する場合には、立下り系のジッタ発生回路のみを動作させればよい。
【０００７】
しかしながら、立下り系および立上り系のそれぞれのジッタ発生回路を備えた場合、試験装置は、構成が大きくなってしまう。
【課題を解決するための手段】
【０００８】
上記課題を解決するために、本発明の第１の態様においては、被試験デバイスを試験する試験装置であって、第１パルス信号のタイミングにおいて試験信号を立上げ、第２パルス信号のタイミングにおいて前記試験信号を立下げる波形成形部と、前記試験信号に重畳すべきジッタを発生するジッタ発生部と、前記第１パルス信号のタイミングを前記ジッタに応じて変化させるか否かを切り替える第１選択部と、前記第２パルス信号のタイミングを前記ジッタに応じて変化させるか否かを切り替える第２選択部と、を備える試験装置を提供する。
【０００９】
本発明の第２の態様においては、論理値を表す出力信号を出力する信号発生装置であって、第１パルス信号のタイミングにおいて出力信号をＬ論理からＨ論理へと立上げ、第２パルス信号のタイミングにおいて前記出力信号をＨ論理からＬ論理へと立下げる波形成形部と、前記第１パルス信号のタイミングを、前記出力信号に重畳すべきジッタに応じて変化させるか否かを切り替える第１選択部と、前記第２パルス信号のタイミングを前記ジッタに応じて変化させるか否かを切り替える第２選択部と、を備える信号発生装置を提供する。
【００１０】
なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではなく、これらの特徴群のサブコンビネーションもまた、発明となりうる。
【図面の簡単な説明】
【００１１】
【図１】本実施形態に係る試験装置１０の構成を示す。
【図２】第１パルス信号、第１可変遅延部１８により遅延された第１パルス信号、第２パルス信号、第２可変遅延部２０により遅延された第２パルス信号および試験信号のタイミングチャートの一例を示す。
【図３】ジッタ波形、ジッタが印加されていない試験信号の波形、立上りエッジにジッタが印加された試験信号の波形および立下りエッジにジッタが印加された試験信号の波形の一例を示す。
【図４】本実施形態に係る第１可変遅延部１８の構成の一例を示す。
【図５】本実施形態に係るジッタ発生部３０の構成の一例を示す。
【図６】ジッタ波形および補間したジッタデータの一例を示す。
【図７】ジッタ波形の一部の波形のジッタデータを記憶する場合において、一部の波形のジッタデータから生成される波形の一例を示す。
【図８】複数の試験信号発生部７０に対して１つのジッタ発生部３０を備える場合の試験装置１０の構成を示す。
【発明を実施するための形態】
【００１２】
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではなく、また実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
【００１３】
図１は、本実施形態に係る試験装置１０の構成を示す。試験装置１０は、被試験デバイス（ＤＵＴ）にジッタを重畳した試験信号を供給して、被試験デバイスを試験する。
【００１４】
試験装置１０は、パターン発生部１２と、第１パルス発生部１４と、第２パルス発生部１６と、第１可変遅延部１８と、第２可変遅延部２０と、波形成形部２２と、ドライバ２４と、ジッタ発生部３０と、第１加算部３２と、第２加算部３４と、第１設定部３６と、第２設定部３８と、第１選択部４０と、第２選択部４２とを備える。
【００１５】
パターン発生部１２は、試験信号の波形を成形するための周期である試験サイクルを指定する。さらに、パターン発生部１２は、試験信号の立上りエッジの試験サイクル内の位相に応じた遅延量を表す第１遅延データ、および、試験信号の立下りエッジの試験サイクル内の位相に応じた遅延量を表す第２遅延データを、試験サイクル毎に出力する。パターン発生部１２は、被試験デバイスに供給するべき試験信号の波形パターンに従って、試験サイクルを指定し、さらに、第１遅延データおよび第２遅延データを出力する。
【００１６】
第１パルス発生部１４は、パターン発生部１２により指定された試験サイクル毎に第１パルス信号を発生する。第２パルス発生部１６は、パターン発生部１２により指定された試験サイクル毎に第２パルス信号を発生する。第１パルス発生部１４および第２パルス発生部１６は、一例として、指定された試験サイクルの時間長に対応するカウント値分、クロック信号をカウントするカウンタである。
【００１７】
第１可変遅延部１８は、試験サイクル毎に第１遅延データが与えられる。第１可変遅延部１８は、試験サイクル毎に、第１遅延データに応じた時間分、第１パルス信号を遅延して波形成形部２２に供給する。
【００１８】
第２可変遅延部２０は、試験サイクル毎に第２遅延データが与えられる。第２可変遅延部２０は、試験サイクル毎に、第２遅延データに応じた時間分、第２パルス信号を遅延して波形成形部２２に供給する。
【００１９】
波形成形部２２は、第１可変遅延部１８により遅延された第１パルス信号および第２可変遅延部２０により遅延された第２パルス信号に基づき、試験信号の波形を成形する。より具体的には、波形成形部２２は、第１パルス信号のタイミングにおいて試験信号を立上げ、第２パルス信号のタイミングにおいて試験信号を立下げる。波形成形部２２は、一例として、Ｒ−Ｓフリップフロップである。この場合、波形成形部２２は、第１パルス信号を取得したタイミングにおいて試験信号の論理をセットし、第２パルス信号を取得したタイミングにおいて試験信号の論理をリセットする。
【００２０】
ドライバ２４は、波形成形部２２により波形が成形された試験信号を被試験デバイスへと供給する。
【００２１】
ジッタ発生部３０は、試験信号に重畳すべきジッタを発生する。より具体的には、ジッタ発生部３０は、試験信号に重畳すべきジッタに応じた遅延量を表すジッタデータを出力する。ジッタ発生部３０は、一例として、予め定められたジッタ波形をサンプルした値に応じたジッタデータをメモリから読み出して、試験サイクル毎に巡回的に出力する。ジッタ発生部３０は、一例として、サイン波形およびランダム波形をサンプルしたジッタデータを出力する。
【００２２】
第１加算部３２は、パターン発生部１２から出力された第１遅延データにジッタ発生部３０により発生されたジッタデータを加算する。そして、第１加算部３２は、ジッタデータを加算した第１遅延データを第１可変遅延部１８へと供給する。
【００２３】
第２加算部３４は、パターン発生部１２から出力された第２遅延データにジッタ発生部３０により発生されたジッタデータを加算する。そして、第２加算部３４は、ジッタデータを加算した第２遅延データを第２可変遅延部２０へと供給する。
【００２４】
第１設定部３６は、試験信号の立上りエッジにジッタを印加するか否かを設定する。第２設定部３８は、試験信号の立下りエッジにジッタを印加するか否かを設定する。第１設定部３６および第２設定部３８は、一例として、ジッタを印加する場合にはジッタを印加することを示す値（例えば１またはＨ）、ジッタを印加しない場合にはジッタを印加しないことを示す値（例えば０またはＬ）を記憶するレジスタである。
【００２５】
第１選択部４０は、第１パルス信号のタイミングをジッタに応じて変化させるか否かを切り替える。より具体的には、第１選択部４０は、ジッタ発生部３０から発生されたジッタデータを第１遅延データに加算させるか否かを切り替る。
【００２６】
第１選択部４０は、第１設定部３６がジッタを印加することを示す値（例えば１またはＨ）を記憶している場合にはジッタ発生部３０から出力されたジッタデータを出力し、第１設定部３６がジッタを印加しないことを示す値（例えば０またはＬ）を記憶している場合には"０"を出力する。これにより、第１選択部４０は、ジッタデータを第１遅延データに加算させるか否かを切り替ることができる。
【００２７】
第２選択部４２は、第２パルス信号のタイミングをジッタに応じて変化させるか否かを切り替える。より具体的には、第２選択部４２は、ジッタ発生部３０から発生されたジッタデータを第２遅延データに加算させるか否かを切り替る。
【００２８】
第２選択部４２は、第１設定部３６がジッタを印加することを示す値（例えば１またはＨ）を記憶している場合にはジッタ発生部３０から出力されたジッタデータを出力し、第１設定部３６がジッタを印加しないことを示す値（例えば０またはＬ）を記憶している場合には"０"を出力する。これにより、第２選択部４２は、ジッタデータを第２遅延データに加算させるか否かを切り替ることができる。
【００２９】
このような試験装置１０は、外部の制御装置等から与えられる制御命令に応じて動作して、被試験デバイスに試験信号を供給する。試験装置１０は、一例として、試験信号に印加するジッタの波形の種別、試験信号の立上りエッジにジッタを印加するか否か、および、試験信号の立下りエッジにジッタを印加するか否かが、外部の制御装置等から与えられる制御命令に応じて設定される。これにより、試験装置１０は、ジッタを印加した試験信号を被試験デバイスに供給して、被試験デバイスを試験することができる。
【００３０】
さらに、試験装置１０は、１つのジッタ発生部３０から発生されたジッタデータを、試験信号の立上りエッジおよび立下りエッジのそれぞれに選択的に印加することができる。これにより、試験装置１０は、立上りエッジ用および立下りエッジ用のそれぞれに対してジッタ印加装置を備えないでよいので、構成を小さくすることができる。
【００３１】
図２は、第１パルス信号、第１可変遅延部１８により遅延された第１パルス信号、第２パルス信号、第２可変遅延部２０により遅延された第２パルス信号および試験信号のタイミングチャートの一例を示す。
【００３２】
第１パルス発生部１４は、図２の（Ａ）に示されるように、試験サイクル毎に、試験サイクルの基準位相（θ０）のタイミングにおいて第１パルス信号を出力する。パターン発生部１２は、ユーザによりプログラミングされた試験パターンに従って、試験サイクル毎に、試験信号の立上りエッジの位相（θＲ）に応じた遅延量の第１遅延データを出力する。そして、第１可変遅延部１８は、図２の（Ｂ）に示されるように、第１パルス発生部１４から出力された第１パルス信号を、第１遅延データに示された遅延量分遅延する。
【００３３】
また、第２パルス発生部１６は、図２の（Ｃ）に示されるように、試験サイクル毎に、試験サイクルの基準位相（θ０）のタイミングにおいて第２パルス信号を出力する。パターン発生部１２は、ユーザによりプログラミングされた試験パターンに従って、試験サイクル毎に、試験信号の立下りエッジの位相（θＴ）に応じた遅延量の第２遅延データを出力する。そして、第２可変遅延部２０は、図２の（Ｄ）に示されるように、第２パルス発生部１６から出力された第２パルス信号を、第２遅延データに示された遅延量分遅延する。
【００３４】
そして、波形成形部２２は、図２の（Ｅ）に示されるように、遅延された第１パルス信号のタイミングにおいて試験信号を立ち上げ、遅延された第２パルス信号のタイミングにおいて試験信号を立ち下げる。これにより、試験装置１０は、ユーザによりプログラミングされた試験パターンに応じた位相に立上りエッジおよび立下りエッジを有する試験信号を出力することができる。
【００３５】
図３は、ジッタ波形、ジッタが印加されていない試験信号の波形、立上りエッジにジッタが印加された試験信号の波形および立下りエッジにジッタが印加された試験信号の波形の一例を示す。
【００３６】
試験装置１０は、一例として、試験信号に対して、図３の（Ａ）に示されるような予め定められた周期のサイン波等のジッタを印加する。この場合、試験装置１０は、試験信号の立上りエッジおよび立下りエッジのそれぞれに個別にジッタを印加することができる。即ち、試験装置１０は、立上りエッジにのみにジッタを印加した試験信号、立下りエッジにのみにジッタを印加した試験信号、および、立上りエッジおよび立下りエッジの両者にジッタを印加した試験信号を出力することができる。
【００３７】
試験装置１０は、例えば、図３の（Ｃ）に示されるように、試験信号の立上りエッジにのみ、サイン波のジッタを印加することができる。また、試験装置１０は、例えば、図３の（Ｄ）に示されるように、試験信号の立下りエッジにのみ、サイン波のジッタを印加することができる。これにより、試験装置１０は、例えば図３の（Ｂ）に示されるようなジッタが印加されていない試験信号に対して、信号周期を変えずにデューティ比のみを変えて、ジッタを印加することができる。
【００３８】
図４は、本実施形態に係る第１可変遅延部１８の構成の一例を示す。なお、第２可変遅延部２０も、図４に示される第１可変遅延部１８と同様の構成であるので、第２可変遅延部２０の詳細な説明を省略する。
【００３９】
第１可変遅延部１８は、一例として、分離部５０と、粗遅延部５２と、微小遅延部５４とを有する。分離部５０は、入力された遅延データを、クロックの周期単位の精度の遅延量を表す粗遅延データと、クロックの周期未満の精度の遅延量を表す微小遅延データとに分離する。分離部５０は、粗遅延データを粗遅延部５２に供給する。また、分離部５０は、微小遅延データを微小遅延部５４に供給する。
【００４０】
粗遅延部５２は、入力されたパルス信号を粗遅延データに応じた遅延量分遅延する。即ち、粗遅延部５２は、入力されたパルス信号を粗遅延データに応じてクロックの周期単位で遅延する。
【００４１】
粗遅延部５２は、一例として、直列に接続された複数のフリップフロップ５６と、セレクタ５８とを含む。直列に接続された複数のフリップフロップ５６は、入力されたパルス信号の論理値を１クロック毎に順次に後段に転送する。セレクタ５８は、複数のフリップフロップ５６のうち、１つのフリップフロップ５６から出力されたパルス信号を選択して出力する。この場合において、セレクタ５８は、粗遅延データに示された遅延量に対応する段数のフリップフロップ５６から出力されたパルス信号を出力する。これにより、粗遅延部５２は、入力されたパルス信号を粗遅延データに応じた遅延量分遅延することができる。
【００４２】
微小遅延部５４は、粗遅延部５２から出力されたパルス信号を微小遅延データに応じた遅延量分遅延する。即ち、微小遅延部５４は、粗遅延部５２から出力されたパルス信号をクロックの周期未満の精度で遅延する。微小遅延部５４は、一例として、容量成分等を用いて伝播する信号を遅延する素子である。このような構成の第１可変遅延部１８によれば、与えられた遅延データに応じた遅延量分、入力されたパルス信号を遅延することができる。
【００４３】
図５は、本実施形態に係るジッタ発生部３０の構成の一例を示す。図６は、補完して出力されるジッタデータの一例を示す。
【００４４】
ジッタ発生部３０は、一例として、ジッタメモリ６４と、ジッタ出力部６６とを有する。ジッタメモリ６４は、予め定められたジッタ波形をサンプルした複数のジッタデータを記憶する。ジッタメモリ６４は、一例として、サイン波の１周期分を予め定められた間隔でサンプルした複数のジッタデータを記憶する。
【００４５】
ジッタ出力部６６は、ジッタメモリ６４に記憶された複数のジッタデータを順次に１ずつ読み出す。そして、ジッタ出力部６６は、読み出したジッタデータを試験サイクル毎に出力する。
【００４６】
ここで、ジッタ出力部６６は、予め設定されたジッタ周期で１周期分の複数のジッタデータが読み出されるような読出し間隔により、ジッタメモリ６４からジッタデータを読み出す。この場合、試験サイクルよりもジッタメモリ６４からジッタデータを読み出す間隔が短くなる場合には、ジッタ出力部６６は、ジッタメモリ６４に記憶された複数のジッタデータを間引いて読み出して、読み出したジッタデータを試験サイクル毎に出力する。これにより、ジッタ出力部６６は、ジッタメモリ６４に記憶された波形よりも短い周期のジッタ波形を試験信号に印加することができる。
【００４７】
また、ジッタ出力部６６は、試験サイクルよりもジッタメモリ６４からジッタデータを読み出す間隔が長い場合、図６に示されるように、補間したジッタデータを出力する。即ち、この場合、ジッタ出力部６６は、ジッタメモリ６４に記憶された第１のジッタデータを出力する試験サイクルから、ジッタメモリ６４に記憶された第１のジッタデータの次の第２のジッタデータを出力する試験サイクルまでの間の各試験サイクルにおいて、第１のジッタデータおよび第２のジッタデータを基に補間したジッタデータを出力する。
【００４８】
ジッタ出力部６６は、一例として、第１のジッタデータを出力する試験サイクルから第２のジッタデータを出力する試験サイクルまでの間の各試験サイクルのジッタデータを、第１のジッタデータと第２のジッタデータとを直線補間して生成する。これにより、ジッタ出力部６６は、ジッタメモリ６４に記憶された波形よりも長い周期のジッタ波形を精度良く試験信号に印加することができる。
【００４９】
図７は、ジッタ波形の一部の波形のジッタデータを記憶する場合において、一部の波形のジッタデータから生成される波形の一例を示す。試験信号に印加すべきジッタ波形が例えばサイン波およびコサイン波の場合、ジッタメモリ６４は、サイン波またはコサイン波の位相０から位相９０°までの範囲をサンプルしたデータをジッタデータとして記憶してもよい。
【００５０】
この場合、ジッタ波形の位相が０°から９０°までの第１期間において、ジッタ出力部６６は、ジッタメモリ６４に記憶されたジッタデータをサンプル順に出力する。続くジッタ波形の位相が９０°から１８０°までの第２期間において、ジッタ出力部６６は、ジッタメモリ６４に記憶されたジッタデータをサンプル順とは逆順に出力する。
【００５１】
続くジッタ波形の位相が１８０°から２７０°までの第３期間において、ジッタ出力部６６は、ジッタデータの符号を反転した値をサンプル順に出力する。続くジッタ波形の位相が２７０°から３６０°までの第４期間において、ジッタ出力部６６は、ジッタデータの符号を反転した値をサンプル順とは逆順に出力する。そして、ジッタ出力部６６は、以上の第１期間から第４期間までの処理を繰り返して実行する。
【００５２】
これにより、ジッタ発生部３０は、サイン波またはコサイン波のジッタ波形を出力する場合において、ジッタメモリ６４に記憶させるジッタデータを少なくすることができる。なお、ジッタ発生部３０は、サイン波またはコサイン波に限らず他の波形のジッタも同様に出力してもよい。この場合、ジッタメモリ６４は、出力すべきジッタ波形の一部をサンプリングした複数のジッタデータを記憶すればよい。
【００５３】
図８は、複数の試験信号発生部７０に対して１つのジッタ発生部３０を備える場合の試験装置１０の構成を示す。試験装置１０は、複数の試験信号発生部７０と、ジッタ発生部３０とを備える構成であってもよい。
【００５４】
複数の試験信号発生部７０のそれぞれは、図１に示した試験装置１０からジッタ発生部３０を除いた構成と同様である。複数の試験信号発生部７０のそれぞれは、被試験デバイスに対して、立上りエッジおよび立下りエッジの一方または両方にジッタを印加した試験信号を出力する。ジッタ発生部３０は、複数の試験信号発生部７０のそれぞれに対して共通のジッタを供給する。このような試験装置１０によれば、複数の試験信号発生部７０に対して共通の１つのジッタ発生部３０を設ければよいので、構成を小さくすることができる。
【００５５】
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
【００５６】
特許請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。
【符号の説明】
【００５７】
１０  試験装置、１２  パターン発生部、１４  第１パルス発生部、１６  第２パルス発生部、１８  第１可変遅延部、２０  第２可変遅延部、２２  波形成形部、２４  ドライバ、３０  ジッタ発生部、３２  第１加算部、３４  第２加算部、３６  第１設定部、３８  第２設定部、４０  第１選択部、４２  第２選択部、５０  分離部、５２  粗遅延部、５４  微小遅延部、５６  フリップフロップ、５８  セレクタ、６４  ジッタメモリ、６６  ジッタ出力部、７０  試験信号発生部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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