(57)【要約】【課題】  第１入力端子２と第２入力端子４のいずれかをコンデンサ８に接続するスイッチ１４，１６と、ｐMOSトランジスタ１０とｎMOSトランジスタ１２の直列回路を備えているチョッパ型コンパレータは、電源電圧VDDの変動時にコンパレータの閾値電圧が変動し、大小関係の誤判定につながる。【解決手段】ｐMOSトランジスタ１０のゲートにコンデンサ８の電圧を伝達しない。代わりに、ｐMOSトランジスタ１０のソース・ゲート間電圧を一定に維持してソース・ドレイン間を流れる電流を一定電流以下に制限する。すると電源電圧VDDが変動してもコンパレータの閾値電圧は一定に維持される。電源電圧VDDの変動に起因する誤判定を防止できる。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１入力端子と第２入力端子と出力端子とコンデンサとｐMOSトランジスタとｎMOSトランジスタと第１スイッチと第２スイッチと第３スイッチを備えており、
第１入力端子とコンデンサの一方の電極の間に第１スイッチが挿入されており、
第２入力端子とコンデンサの前記一方の電極の間に第２スイッチが挿入されており、
ｐMOSトランジスタは高電位側の電源線に接続されており、ｎMOSトランジスタは低電位側の電源線に接続されているとともに、ｐMOSトランジスタとｎMOSトランジスタは直列に接続されており、
ｐMOSトランジスタとｎMOSトランジスタの接続点が出力端子に接続されており、
ｐMOSトランジスタのゲートに、ｐMOSトランジスタのソース・ドレイン間の通電電流を一定電流以下に制限する所定電圧が印加され、
コンデンサの他方の電極がｎMOSトランジスタのゲートに接続されており、
コンデンサの前記他方の電極と出力端子の間に第３スイッチが挿入されており、
第２スイッチと第３スイッチが導通して第１スイッチが非導通となる状態と、第１スイッチが導通して第２スイッチと第３スイッチが非導通となる状態が交互に繰り返されることを特徴とするチョッパ型コンパレータ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、第１入力端子と第２入力端子と出力端子を備えており、第１入力端子の電圧と第２入力端子の電圧の大小を比較し、比較結果に基づいて出力端子にハイまたはローの電圧を出力するコンパレータに関する。特に、電圧を保存する機能を有するコンデンサに第１入力端子の電圧を伝達する状態と第２入力端子の電圧を伝達する状態を交互に切換えるチョッパ型のコンパレータに関する。
【背景技術】
【０００２】
特許文献１にチョッパ型コンパレータが開示されている。特許文献１のチョッパ型コンパレータは、図２に示すように、第１入力端子２と、第２入力端子４と、出力端子６と、コンデンサ８と、ｐMOSトランジスタ１０と、ｎMOSトランジスタ１２と、第１スイッチ１４と、第２スイッチ１６と、第３スイッチ１８を備えている。第１入力端子２とコンデンサ８の一方の電極８ａの間に、第１スイッチ１４が挿入されている。第２入力端子４とコンデンサ８の一方の電極８ａの間に、第２スイッチ１６が挿入されている。ｐMOSトランジスタ１０とｎMOSトランジスタ１２は直列に接続されており、ｐMOSトランジスタ１０は高電位VDD側の電源線に接続されており、ｎMOSトランジスタ１２は低電位Vss側の電源線に接続されている。特許文献１の場合、低電位Vss=接地電位GRDとされている。ｐMOSトランジスタ１０とｎMOSトランジスタ１２の接続点が、出力端子６に接続されている。コンデンサ８の他方の電極８ｂが、ｐMOSトランジスタ１０のゲートとｎMOSトランジスタ１２のゲートに接続されている。コンデンサ８の他方の電極８ｂと出力端子６の間に第３スイッチ１８が挿入されている。第２スイッチ１６と第３スイッチ１８が導通して第１スイッチ１４が非導通となる状態と、第１スイッチ１４が導通して第２スイッチ１６と第３スイッチ１８が非導通となる状態が交互に繰り返される。
第１入力端子２には基準電圧Ｖrefが入力する。第２入力端子４に処理対象である電圧（以下では入力電圧という）Ｖinが入力する。チョッパ型コンパレータ２０は、基準電圧Ｖrefと入力電圧Ｖinの大小を比較し、比較結果に基づいて出力端子６にハイまたはローの電圧を出力する。
【０００３】
図２に示すように、第２スイッチ１６と第３スイッチ１８が導通して第１スイッチ１４が非導通となると、ｐMOSトランジスタ１０とｎMOSトランジスタ１２の両方が導通して出力端子６の電圧はＶthとなる。Ｖthは、ｐMOSトランジスタ１０とｎMOSトランジスタ１２で構成されるｃMOS論理インバータの閾値電圧である。Ｖthは、高電位側の電源電圧VDDと低電位側の電源電圧Vssのほぼ中間値となるように設計されており、電源電圧が変化するとＶthも変化する。
図２の状態では、第３スイッチ１８が導通していることから、コンデンサ８の電極８ｂの電圧Vｂは、出力端子６の電圧Ｖthに等しくなる。一方、コンデンサ８の電極８ａには電圧Ｖinが入力している。コンデンサ８の電極８ａと電極８ｂの間の電位差は、Ｖin−Ｖthに等しくなる。
【０００４】
第１スイッチ１４が導通して第２スイッチ１６と第３スイッチ１８が非導通となると、コンデンサ８の電極８ａには基準電圧Ｖrefが入力する。コンデンサ８の電極８ａと電極８ｂの間の電位差は維持されることから、電極８ｂの電圧は、Ｖref−Ｖin＋Ｖthとなる。
Ｖref＞Ｖinであれば、電極８ｂの電圧は閾値電圧Ｖth以上となり、ｐMOSトランジスタ１０が高抵抗となってｎMOSトランジスタ１２が低抵抗となり、出力端子６の電圧はローとなる。Ｖref＜Ｖinであれば、電極８ｂの電圧は閾値電圧Ｖth以下となり、ｐMOSトランジスタ１０が低抵抗となってｎMOSトランジスタ１２が高抵抗となり、出力端子６の電圧はハイとなる。以上の動作が得られることから、チョッパ型コンパレータ２０は、基準電圧Ｖrefと入力電圧Ｖinの大小を比較し、比較結果に基づいて出力端子６にハイまたはローの電圧を出力する。
【０００５】
実際の回路では、図１０に例示するように、高電位VDD側の電源線とｐＭＯＳトランジスタ１０の高電位側端子の間に配線抵抗ｒ1があり、電源回路の低電位Ｖss側の電源線とｎＭＯＳトランジスタ１２の低電位側端子の間に配線抵抗ｒ2がある。
第２スイッチ１６と第３スイッチ１８が導通して第１スイッチ１４が非導通の間は、ｐMOSトランジスタ１０とｎMOSトランジスタ１２の両方がオンし、ｐMOSトランジスタ１０とｎMOSトランジスタ１２を貫通電流ICが流れる。この状態では、配線抵抗と貫通電流によって電圧降下が生じる。この電圧降下の影響によって、ｐMOSトランジスタ１０の高電位側端子の電圧Ｖ1は、高電位側の電源電圧VDDに等しくならず、Ｖ1＝VDD−IC×ｒ1となる。同様に、ｎMOSトランジスタ１２の低電位側端子の電圧Ｖ2は、低電位側の電源電圧Ｖssに等しくならず、Ｖ2＝Ｖss＋IC×ｒ2となる。
その一方において、第１スイッチ１４が導通して第２スイッチ１６と第３スイッチ１８が非導通となってｐMOSトランジスタ１０とｎMOSトランジスタ１２の片方がオフしている場合には、貫通電流ICが流れないために、前記した電圧降下が生じない。基本的にＶ1＝VDDとなり、Ｖ2＝Ｖssとなる。
多くの場合に、Ｖss＝接地電圧である。図２では、Vss＝接地電圧である場合を図示している。
【０００６】
前記したように、ｐMOSトランジスタ１０の高電位側端子の電圧Ｖ1と、ｎMOSトランジスタ１２の低電位側端子の電圧Ｖ2は、第２スイッチ１６と第３スイッチ１８が導通して第１スイッチ１４が非導通の場合と、第１スイッチ１４が導通して第２スイッチ１６と第３スイッチ１８が非導通の場合とで変化する。この変化が、コンパレータ２１の判定結果に誤判定をもたらすことがある。
特許文献１の技術では、電源回路の高電位VDD側の端子とｐＭＯＳトランジスタ１０の高電位側端子の間の抵抗ｒ1と、電源回路の低電位Ｖss側の端子とｎＭＯＳトランジスタ１２の低電位側端子の間の抵抗ｒ2の比率を調整する回路を設ける。抵抗ｒ1，ｒ2の比率を特定の値に調整すると、ｐMOSトランジスタ１０とｎMOSトランジスタ１２の両方がオンして貫通電流ICが流れている場合の閾値電圧と、ｐMOSトランジスタ１０とｎMOSトランジスタ１２の片方がオフして貫通電流ICが流れていない場合の閾値電圧を等しくすることができる。特許文献１の技術では、チョッパ型コンパレータ２１の動作に伴って生じる電圧降下の有無によって、比較結果が不正確となることを防止する。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００９−５１７８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
特許文献１の技術では、チョッパ型コンパレータ２１の動作に伴って生じる電圧降下の有無によって、比較結果が不正確となることを防止する。すなわち、コンデンサ８に入力電圧Ｖinに対応する値を保存するサンプリング時には電圧降下が生じるのに、コンデンサ８に基準電圧Ｖrefに対応する値を伝達する比較時には電圧降下が生じないことから発生するずれに対策する。しかしながら、サンプリング時と比較時で電源電圧VDDが変化することに対しては対策していない。
本発明では、サンプリング時と比較時で電源電圧VDDが変化したときにも、比較結果を誤らないチョッパ型コンパレータを実現する。
【課題を解決するための手段】
【０００９】
本明細書で開示するチョッパ型コンパレータは、図１に例示するように、第１入力端子２と、第２入力端子４と、出力端子６と、コンデンサ８と、ｐMOSトランジスタ１０と、ｎMOSトランジスタ１２と、第１スイッチ１４と、第２スイッチ１６と、第３スイッチ１８と、所定ゲート電圧端子２２を備えている。
第１入力端子２とコンデンサ８の一方の電極８ａの間に第１スイッチ１４が挿入されている。第２入力端子４とコンデンサ８の一方の電極８ａの間に第２スイッチ１６が挿入されている。ｐMOSトランジスタ１０は高電位VDD側の電源線に接続されており、ｎMOSトランジスタ１２は低電位Vss側の電源線に接続されており、しかもｐMOSトランジスタ１０とｎMOSトランジスタ１２は直列に接続されている。ｐMOSトランジスタ１０とｎMOSトランジスタ１２の接続点が出力端子６に接続されている。ｐMOSトランジスタ１０のゲートは所定ゲート電圧端子２２に接続されており、ｐMOSトランジスタ１０のソース・ゲート間には、ｐMOSトランジスタ１０のソース・ドレイン間を流れる通電電流を一定電流以下に制限する所定ゲート電圧が印加されている。コンデンサの他方の電極８ｂは、ｎMOSトランジスタ１２のゲートに接続されている。コンデンサ８の他方の電極８ｂと出力端子６の間に第３スイッチ１８が挿入されている。
図１（Ａ）に例示するように、第２スイッチ１６と第３スイッチ１８が導通して第１スイッチ１４が非導通となる状態と、図１（Ｂ）に例示するように、第１スイッチ１４が導通して第２スイッチ１６と第３スイッチ１８が非導通となる状態が交互に繰り返される。
【００１０】
図６は、横軸に経過時間をとったタイミングチャートを示している。（ａ）は、電源電圧VDDが時間に対して変化する一例を示している。図示の場合、時刻ｔ0における電源電圧VDD（ｔ0）よりも、時刻ｔ1における電源電圧VDD（ｔ1）の方が上昇した場合を例示している。
（ｂ）は、第１スイッチ１４と、第２スイッチ１６と、第３スイッチ１８の状態を切り換えるクロック信号を例示している。クロック信号ＣＫがハイの間は、図1（Ａ）に示すように、第２スイッチ１６と第３スイッチ１８が導通して第１スイッチ１４が非導通となり、クロック信号ＣＫがローの間は、図1（Ｂ）に示すように、第１スイッチ１４が導通して第２スイッチ１６と第３スイッチ１８が非導通となる。
図６（ｃ）は、第１入力端子２に入力している基準電圧Ｖrefと、第２入力端子４に入力している入力電圧Ｖinの関係を例示している。この場合、基準電圧Ｖrefが入力電圧Ｖinよりも高い場合を例示している。基準電圧Ｖrefや入力電圧Ｖinは、図示しないローパスフィルタで処理されており、電源電圧VDDが時間に対して変化しても、基準電圧Ｖrefや入力電圧Ｖinは変化しない。ローパスフィルタで、電源電圧VDDの変化による影響を排除している。
【００１１】
図６（ｄ）は、コンデンサ８の一方の電極８ａの電圧Ｖaを例示している。クロックＣＫがハイで図１（Ａ）の状態では、入力電圧Ｖinが電極８ａに印加される。クロックＣＫがローで図１（Ｂ）の状態では、基準電圧Ｖrefが電極８ａに印加される。図６では、基準電圧Ｖrefが入力電圧Ｖinよりも高い場合を例示している。電圧Ｖaの変動幅は、基準電圧Ｖrefと入力電圧Ｖinの差に等しい。
【００１２】
図６（ｅ）は、コンデンサ８の他方の電極８ｂの電圧Ｖbを例示している。電極８ａ、８ｂ間の電位差は維持される。電圧Ｖbは電圧Ｖaの変化に追従して変化する。電圧Ｖbの変動幅は電圧Ｖaの変動幅に等しい。
【００１３】
図６の（ｈ）の破線Vthは、直列に接続されているｐMOSトランジスタ１０とｎMOSトランジスタ１２（以下ではｃMOSという）の双方のゲートに、電極８ｂの電圧Ｖbを加える従来方式による場合のｃMOSの閾値電圧を示している。従来方式によると、図６の（ｈ）の破線Vthに示すように、電源電圧VDDの変化に追従して閾値電圧Ｖthが変動してしまう。
図１１の（A）は、従来のｃMOSによる場合の閾値電圧Vthを示している。閾値電圧Vthは、電源電圧VDDと貫通電流ICの影響を受ける。
図１１の（B）の関係が成立していると、閾値電圧Vthに貫通電流ICが影響するのを防止できる。前記した特許文献１の技術では、図１１の（B）の関係を利用して閾値電圧Vthに貫通電流ICが影響するのを防止する。
図１１の（C）は、図１１の（B）の関係を利用して閾値電圧Vthに貫通電流ICが影響するのを防止した場合の閾値電圧Vthを示している。特許文献１の技術によっても、閾値電圧Vthが電源電圧VDDの変動の影響を受けることが確認できる。
閾値電圧Vthが電源電圧VDDの変動の影響を受けて図６の（ｈ）の破線Vthに例示するように変動すると、出力端子６の電圧は、図６（ｉ）に示すものとなってしまう。（ｃ）に示すように、Ｖref＞Ｖinであるにもかかわらず、従来方式のコンパレ−タによると、出力端子６に、Ｖref＜Ｖinであるとする比較結果を示すレベルの電圧を出力してしまう（ｉ−1）。これは正しくない。
【００１４】
本発明では、直列に接続されているｐMOSトランジスタ１０とｎMOSトランジスタ１２の双方のゲートに、電極８ｂの電圧Ｖbを加える方式をとらない。電極８ｂの電圧Ｖbは、ｎMOSトランジスタ１２のゲートにのみ入力する。ｐMOSトランジスタ１０には、ｐMOSトランジスタ１０のソース・ドレイン間の通電電流を一定電流以下に制限する所定のゲート電圧Ｖcを印加する。そのために、ｐMOSトランジスタ１０のソース・ドレイン間には、ソース・ゲート間電圧Ｖcで決められる飽和電流以上は流れない。すなわち、ｐMOSトランジスタ１０のソース・ドレイン間電圧が上昇しても、ｐMOSトランジスタ１０のソース・ドレイン間には飽和電流しか流れず、その飽和電流はソース・ゲート間電圧Ｖcで決められる。ｐMOSトランジスタ１０のソース・ゲート間に所定のゲート電圧Ｖcを印加しておけば、そのゲート電圧Ｖcで規定される飽和電流以上の電流がｐMOSトランジスタ１０のソース・ドレイン間に流れることがない。
【００１５】
この方式をとると、ｐMOSトランジスタ１０とｎMOSトランジスタ１２の直列回路で構成される反転回路の閾値電圧Ｖthは、電源電圧VDDの変動の影響を受けない。図１１の（D）は、この場合の閾値Ｖthを示している。電源電圧VDDは影響しない。貫通電流ＩＣの影響までは除去できないが、ｐMOSトランジスタ１０で貫通電流ＩＣの大きさが規制されているので、貫通電流ＩＣの影響は小さい。したがって、図６(ｅ)に示すように、電源電圧VDDが低い時（タイミングｔ0）における閾値電圧Ｖth（ｔ0）と、電源電圧VDDが高い時（タイミングｔ1）における閾値電圧Ｖth（ｔ1）は、ほとんど等しい。したがって、出力端子6の電圧は、図６の（ｆ）に示すものとなる。図６の（ｇ）に示すように、Ｖref＞Ｖinであることを示す比較結果を正しく出力する。図６の（ｉ）に例示した誤判定結果ｉ−１を出力することがない。
【発明の効果】
【００１６】
本明細書に開示されている技術では、直列に接続されているｐMOSトランジスタ１０とｎMOSトランジスタ１２の双方のゲートに、コンデンサ８の電極８ｂの電圧Ｖbを加える方式をとらない。代わって、ｐMOSトランジスタ１０のソース・ゲート間に、ｐMOSトランジスタ１０のソース・ドレイン間を流れる電流を一定電流以下に制限する所定のゲート電圧Ｖcを印加する。この場合、電源電圧VDDが変動しても、ｐMOSトランジスタ１０とｎMOSトランジスタ１２の直列回路で構成される反転回路の閾値電圧Ｖthは変動しない。この結果、電源電圧VDDの変動が、電圧Ｖbと閾値電圧Vthを比較することの意味を変えることがない。コンデンサ８の電極８aに入力電圧Ｖinを入力しておくタイミングと、コンデンサ８の電極８aに基準電圧Ｖrefを入力して比較するタイミングの間で電源電圧VDDが変化しても、入力電圧Ｖinと基準電圧Ｖrefの大小関係を誤判定した結果を出力することがない。
【図面の簡単な説明】
【００１７】
【図１】本実施例のコンパレータの概略回路構成を示す。
【図２】従来のコンパレータの概略回路構成を示す。
【図３】電源電圧と、ｐＭＯＳとｎＭＯＳの直列回路の閾値電圧の関係を示す。
【図４】本発明のコンパレータの特性図を示す。
【図５】従来のコンパレータの特性図を示す。
【図６】本発明と従来のコンパレータのタイミングチャートを比較して示す。
【図７】図６とは別のタイミングチャートを示す。
【図８】実施例２のコンパレータの概略回路構成を示す。
【図９】実施例３のコンパレータの概略回路構成を示す。
【図１０】従来の改良されたコンパレータの概略回路構成を示す。
【図１１】各種コンパレータの閾値電圧を示す。
【発明を実施するための最良の形態】
【００１８】
下記で説明する実施例の主要な特長を以下に例示する。
（特長１）第１入力端子に基準電圧Ｖrefが入力する。第２入力端子に基準電圧Ｖrefとの大小関係を比較する電圧Ｖinが入力する。
（特長２）ｐMOSトランジスタとｎMOSトランジスタの直列回路が、多段に設けられている。
【実施例】
【００１９】
（実施例１）
図１に示すように、実施例１のチョッパ型コンパレータ２４は、第１入力端子２と、第２入力端子４と、出力端子６と、コンデンサ８と、ｐMOSトランジスタ１０と、ｎMOSトランジスタ１２と、第１スイッチ１４と、第２スイッチ１６と、第３スイッチ１８と、所定ゲート電圧端子２２を備えている。
第１入力端子２には、基準電圧Ｖrefが入力される。第２入力端子４には入力電圧Ｖinが入力される。チョッパ型コンパレータ２４は、基準電圧Ｖrefと入力電圧Ｖinの大小関係を比較し、Ｖin＜Ｖrefであれば、出力端子６にローの電圧を出力し、Ｖin＞Ｖrefであれば、出力端子６にハイの電圧を出力する。
【００２０】
第１入力端子２とコンデンサ８の第１電極８ａの間に第１スイッチ１４が挿入されている。第２入力端子４とコンデンサ８の第１電極８ａの間に第２スイッチ１６が挿入されている。第１スイッチ１４と第２スイッチ１６の双方が同時にオンすることはない。第１スイッチ１４がオンすれば、コンデンサ８の第１電極８ａの電圧は基準電圧Ｖrefとなり、第２スイッチ１６がオンすれば、コンデンサ８の第１電極８ａの電圧は入力電圧Ｖinとなる。
【００２１】
ｐMOSトランジスタ１０とｎMOSトランジスタ１２は直列に接続されている。ｐMOSトランジスタ１０は高電位VDD側の電源線に接続されており、ｎMOSトランジスタ１２は低電位Vss側の電源線に接続されている。ｐMOSトランジスタ１０とｎMOSトランジスタ１２の接続点が出力端子６に接続されている。
ｐMOSトランジスタ１０のゲートは所定ゲート電圧端子２２に接続されている。ｐMOSトランジスタ１０のゲートには、ｐMOSトランジスタ１０のソース・ドレイン間の通電電流を一定電流以下に制限する所定ゲート電圧が印加されている。ｎMOSトランジスタ１２のゲートは、コンデンサの第２電極８ｂに接続されている。
また、コンデンサ８の第２電極８ｂと出力端子６の間に、第３スイッチ１８が挿入されている。
図１（Ａ）に例示するように、第２スイッチ１６と第３スイッチ１８が導通して第１スイッチ１４が非導通となる状態と、図１（Ｂ）に例示するように、第１スイッチ１４が導通して第２スイッチ１６と第３スイッチ１８が非導通となる状態が交互に繰り返される。
【００２２】
図６は、横軸に経過時間をとったタイミングチャートを示している。（ａ）は、電源電圧VDDが時間に対して変化する一例を示している。図示の場合、時刻ｔ0における電源電圧VDD（ｔ0）よりも、時刻ｔ1における電源電圧VDD（ｔ1）の方が上昇した場合を例示している。
（ｂ）は、第１スイッチ１４と、第２スイッチ１６と、第３スイッチ１８の状態を切り換えるクロック信号を例示している。クロック信号ＣＫがハイの間は、図1（Ａ）に示すように、第２スイッチ１６と第３スイッチ１８が導通して第１スイッチ１４が非導通となり、クロック信号ＣＫがローの間は、図1（Ｂ）に示すように、第１スイッチ１４が導通して第２スイッチ１６と第３スイッチ１８が非導通となる。
図６（ｃ）は、第１入力端子２に入力している基準電圧Ｖrefと、第２入力端子４に入力している入力電圧Ｖinの関係を例示している。この場合、基準電圧Ｖrefが入力電圧Ｖinよりも高い場合を例示している。
【００２３】
図６（ｄ）は、コンデンサ８の第１電極８ａの電圧Ｖaを例示している。クロックＣＫがハイで図１（Ａ）の状態では、入力電圧Ｖinが第１電極８ａに印加される。クロックＣＫがローで図１（Ｂ）の状態では、基準電圧Ｖrefが第１電極８ａに印加される。図６では、基準電圧Ｖrefが入力電圧Ｖinよりも高い場合を例示している。電圧Ｖaの変動幅は、基準電圧Ｖrefと入力電圧Ｖinの差に等しい。
【００２４】
図３のグラフ３４は、ｐMOSトランジスタ１０とｎMOSトランジスタ１２の直列回路で構成される反転回路の両ゲートに第２電極８ｂの電圧Ｖbを加える従来方式による場合の閾値電圧を示している。従来方式によると、グラフ３４に示すように、電源電圧VDDの変化に追従して閾値電圧Ｖthが変動してしまう。図１１の（Ａ）と（Ｃ）からも、閾値電圧Ｖthが電源電圧VDDの変化に追従して変化することが確認できる。
図５は、従来のコンパレータの特性図を示している。電源電圧VDDが低いタイミング（ｔ0）における閾値Ｖth(t0)と、電源電圧VDDが上昇したタイミング（ｔ1）における閾値Ｖth(t1)が相違する。Ｖin＜Vrefであっても、その差がＶth(t1)とＶth(t0)の差よりも小さければ、タイミングｔ0では出力端子６の電圧はローとなり、タイミングｔ1では出力端子６の電圧がハイとなってしまう。
【００２５】
図６の（ｈ）の破線Ｖthは、反転回路の閾値電圧Ｖthが電源電圧VDDの変化に追従して変化する場合を例示している。その場合、出力端子６の電圧は、図６（ｉ）に示すものとなってしまう。Ｖin＜Vrefであるにもかかわらず、従来方式のコンパレ−タによると、出力端子６の電圧がハイとなったりローとなったりする。誤判定する。
【００２６】
図３のグラフ３２は、ｐMOSトランジスタ１０のソース・ゲート間に所定電圧Ｖcを印加し、第２電極８ｂの電圧ＶbをｎMOSトランジスタ１２のゲートにのみ加える場合の、反転回路の閾値電圧を示している。この場合の閾値電圧Ｖthは、電源電圧VDDの変化に抗してほとんど変化しない。図１１（Ｄ）からも、閾値電圧Ｖthが電源電圧VDDの影響を受けないことが確認される。
図４は、本実施例のコンパレータの特性図を示している。電源電圧VDDが低いタイミング（ｔ0）における閾値Ｖth(t0)と、電源電圧VDDが上昇したタイミング（ｔ1）における閾値Ｖth(t1)はほぼ一致している。タイミングｔ0でもタイミングｔ1でも、出力端子６の電圧は、基準電圧Ｖrefが入力電圧Ｖinよりも高いか低いかの結果を正確に示している。出力端子６の電圧は、図６（ｆ）に示すものとなる。図６（ｇ）に示すように、Ｖref＞ＶinであるのかＶref＜Ｖinのあるのかを示す比較結果を正しく出力する。
【００２７】
図７は、タイミングチャートの別例を示している。（Ａ）は実施例のコンパレータのタイミングチャートを示し、（Ｂ）は従来のコンパレータのタイミングチャートを示している。
従来のコンパレータでは、比較結果が不安定に変動する（７０の変化参照）。図７（Ａ）に示す場合、上記の不安定性がない。
【００２８】
（第２実施例）
図８は、ｐMOSとｎMOSの直列回路で構成される反転回路４０，４２を２段に設けた場合を例示し、図９は反転回路５０，５２，５４を３段に設けた場合を例示している。
反転回路の段数を選択することによって、出力端子６に出力するハイ電圧とロー電圧の電圧差を調整することができる。実際の回路では、電圧Vｂが閾値Ｖthを越えて変化したときに、出力電圧Ｖoutが明確に切り換わらないことがある。すなわち、図４と図５の特性図ではほぼ垂直な線が、実際には傾斜線となっていることがある。反転回路の段数を増加させることによって、垂直線に近づけることができる。電圧Vｂが閾値Ｖthを越えて変化したときに、出力電圧がハイとローの間で明確に変化するコンパレータとすることができる。
本実施例のコンパレータは、通電電流を制限するｐMOSを利用することから、比較結果を誤ることがないばかりか、貫通電流を抑制することから消費電力を抑制するのにも有利である。
【００２９】
本明細書または図面に説明した技術要素は、単独であるいは各種の組み合わせによって技術的有用性を発揮するものであり、出願時の請求項に記載の組み合わせに限定されるものではない。また、本明細書または図面に例示した技術は複数の目的を同時に達成するものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
また下記に記載する特許請求の範囲の技術的範囲は、実施例に限定されない。実施例はあくまで実施例を例示するものである。
【符号の説明】
【００３０】
２：第１入力端子
４：第２入力端子
６：出力端子
８：コンデンサ
８ａ：第１電極
８ｂ：第２電極
１０：ｐＭＯＳトランジスタ
１２：ｎＭＯＳトランジスタ
１４：第１スイッチ
１６：第２スイッチ
１８：第３スイッチ
２２：所定ゲート電圧端子
【図１】
2012169850.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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