(57)【要約】【課題】ＥＳＤ保護回路の面積を増大させることなく、サージに対する耐性に優れた半導体集積回路を実現する。【解決手段】半導体集積回路は、互いに隣接する入出力セル１及び入出力セル２間には、アノードが入出力端子３に接続され、且つ、カソードが入出力端子７に接続されたサイリスタ１３と、カソードが入出力端子３に接続され、且つ、アノードが入出力端子７に接続されたサイリスタ１４とが構成されている。【選択図】図２
2012104552.tif 000002
【特許請求の範囲】
【請求項１】
電源ライン及びグランドラインと、
第１の入出力端子、
ドレインが前記第１の入出力端子に接続され、ソース及びゲートが前記グランドラインに接続された第１のＮＭＯＳトランジスタ、
ドレインが前記第１の入出力端子に接続され、ソース及びゲートが前記電源ラインに接続された第１のＰＭＯＳトランジスタ、並びに、
前記第１の入出力端子、前記第１のＮＭＯＳトランジスタのドレイン、及び前記第１のＰＭＯＳトランジスタのドレインに接続された第１の入出力回路
を有する第１の入出力セルと、
第２の入出力端子、
ドレインが前記第２の入出力端子に接続され、ソース及びゲートが前記グランドラインに接続された第２のＮＭＯＳトランジスタ、
ドレインが前記第２の入出力端子に接続され、ソース及びゲートが前記電源ラインに接続された第２のＰＭＯＳトランジスタ、並びに、
前記第２の入出力端子、前記第２のＮＭＯＳトランジスタのドレイン及び前記第２のＰＭＯＳトランジスタのドレインに接続された第２の入出力回路
を有する第２の入出力セルとを備えており、
前記第１の入出力セルにおける前記第１のＰＭＯＳトランジスタと、前記第２の入出力セルにおける前記第２のＮＭＯＳトランジスタとが互いに隣接して配置され、且つ、前記第１の入出力セルにおける前記第１のＮＭＯＳトランジスタと、前記第２の入出力セルにおける前記第２のＰＭＯＳトランジスタとが互いに隣接して配置されるように、前記第１の入出力セルと前記第２の入出力セルとが互いに隣接して配置されている
ことを特徴とする半導体集積回路。
【請求項２】
前記第１の入出力セルと前記第２の入出力セルとの間には、
アノードが前記第１の入出力端子に接続され、カソードが前記第２の入出力端子に接続された第１のサイリスタが構成されており、且つ、
カソードが前記第１の入出力端子に接続され、アノードが前記第２の入出力端子に接続された第２のサイリスタが構成されている
ことを特徴とする請求項１に記載の半導体集積回路。
【請求項３】
電源ライン及びグランドラインと、
第１の入出力端子、
カソードが前記第１の入出力端子に接続され、且つ、アノードが前記グランドラインに接続された第１のＮ型拡散層−Ｐ型ウェルダイオード、
アノードが前記第１の入出力端子に接続され、且つ、カソードが前記電源ラインに接続された第１のＰ型拡散層−Ｎ型ウェルダイオード、並びに、
前記第１の入出力端子、前記第１のＮ型拡散層−Ｐ型ウェルダイオードのカソード及び前記第１のＰ型拡散層−Ｎ型ウェルダイオードのアノードに接続された第１の入出力回路
を有する第１の入出力セルと、
第２の入出力端子、
カソードが前記第２の入出力端子に接続され、且つ、アノードが前記グランドラインに接続された第２のＮ型拡散層−Ｐ型ウェルダイオード、
アノードが前記第２の入出力端子に接続され、且つ、カソードが前記電源ラインに接続された第２のＰ型拡散層−Ｎ型ウェルダイオード、並びに、
前記第２の入出力端子、前記第２のＮ型拡散層−Ｐ型ウェルダイオードのカソード及び前記第２のＰ型拡散層−Ｎ型ウェルダイオードのアノードに接続された第２の入出力回路
を有する第２の入出力セルとを備えており、
前記第１の入出力セルにおける前記第１のＰ型拡散層−Ｎ型ウェルダイオードと、前記第２の入出力セルにおける前記第２のＮ型拡散層−Ｐ型ウェルダイオードとが互いに隣接して配置され、且つ、前記第１の入出力セルにおける前記第１のＮ型拡散層−Ｐ型ウェルダイオードと、前記第２の入出力セルにおける前記第２のＰ型拡散層−Ｎ型ウェルダイオードとが互いに隣接して配置されるように、前記第１の入出力セル及び前記第２の入出力セルとが互いに隣接して配置されている
ことを特徴とする半導体集積回路。
【請求項４】
前記第１の入出力セルと前記第２の入出力セルとの間には、
アノードが前記第１の入出力端子に接続され、カソードが前記第２の入出力端子に接続された第１のサイリスタが構成されており、且つ、
カソードが前記第１の入出力端子に接続され、アノードが前記第２の入出力端子に接続された第２のサイリスタが構成されている
ことを特徴とする請求項３に記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明に開示する技術は、半導体集積回路、特に、静電放電（Electro Static Discharge；ＥＳＤ）保護素子を備えた半導体集積回路に関する。
【背景技術】
【０００２】
近年、半導体集積回路は、素子の微細化及び高密度化と並行して高集積化が進んでいることにより、静電放電（以下、「サージ」という）によってもたらされるダメージに対して弱くなっている。例えば、外部接続用パッド（外部パッド）から侵入するサージにより、入力回路、出力回路、入出力回路及び内部回路などの素子が破壊され、素子の性能が低下する可能性が高くなっている。このため、半導体集積回路には、外部接続用パッドと、入力回路、出力回路、入出力回路又は内部回路との間に、サージから保護するための静電放電保護素子が設けられている（例えば、特許文献１を参照。）。
【０００３】
また、半導体集積回路のサージに対する耐性は、全ての端子間にサージを印加した場合の最も弱い組合せの破壊電圧である。従って、半導体集積回路のサージ放電経路が予測し難い場合、半導体集積回路の全ての端子の組合せに対してサージを印加し、サージに対する耐性を試験する必要がある。この試験方法は、一般的に、Pin-to-Pin試験又はピン・コンビネーション試験と呼ばれている（以下、「ピン・コンビネーション試験」という。）。
【０００４】
ピン・コンビネーション試験では、非電源端子を接地基準としてその他の端子にサージを印加し、さらに、接地基準端子を順次変えながらサージ試験を実施する。このようにして、半導体集積回路の端子間に存在する寄生素子を介したサージ放電経路のサージに対する耐性を試験している。
【０００５】
さらに、近年の半導体集積回路では、プロセスの微細化又は狭パッド（ＰＡＤ）ピッチ化（多ピン化）により、隣接する端子間の距離が縮小している。このため、隣接する端子間に存在する寄生素子のサージに対する耐性が低下している。その結果、半導体集積回路のサージに対する耐性は、この隣接する端子間のサージに対する耐性で決定される傾向にある。
【０００６】
以下に、図７〜図９を参照しながら、従来の半導体集積回路について説明する。
【０００７】
図７に示すように、従来の半導体集積回路は、入出力セル１００と入出力セル１０１とを含んでおり、入出力セル１００及び１０１を跨ぐようにして電源ライン１１０及びグランドライン１１１が配置されている。入出力セル１００は、入出力端子１０２、ＮＭＯＳトランジスタ１０３、ＰＭＯＳトランジスタ１０４及び入出力回路１０５によって構成されている。また、入出力セル１０１は、入出力端子１０６、ＮＭＯＳトランジスタ１０７、ＰＭＯＳトランジスタ１０８及び入出力回路１０９によって構成されている。
【０００８】
図７及び図８に示すように、図示しない半導体基板に設けられたＮ型ウェル１５０内には、ＰＭＯＳトランジスタ１０４を構成するＰ＋拡散層からなるソース１２２及び１２４とＰ＋拡散層からなるドレイン１２３が設けられている。また、側方下にソース１２２及びドレイン１２３が位置するようにＰＭＯＳトランジスタ１０４を構成するゲート１３１がＮ型ウェル１５０上に設けられ、側方下にドレイン１２３及びソース１２４が位置するようにＰＭＯＳトランジスタ１０４を構成するゲート１３２がＮ型ウェル１５０上に設けられている。
【０００９】
同様に、図示しない半導体基板に設けられたＮ型ウェル１５０内には、ＰＭＯＳトランジスタ１０８を構成するＰ＋拡散層からなるソース１２７及び１２９とＰ＋拡散層からなるドレイン１２８が設けられている。また、側方下にソース１２７及びドレイン１２８が位置するようにＰＭＯＳトランジスタ１０８を構成するゲート１３３がＮ型ウェル１５０上に設けられ、側方下にドレイン１２８及びソース１２９が位置するようにＰＭＯＳトランジスタ１０８を構成するゲート１３４がＮ型ウェル１５０上に設けられている。
【００１０】
さらに、Ｎ型ウェル１５０内には、Ｎ＋拡散層からなる基板コンタクト１２１、１２５、１２６及び１３０が設けられており、電源ライン１１０は、基板コンタクト１２１、１２５、１２６及び１３０、ゲート１３１〜１３４、並びにドレイン１２２、１２４、１２７及び１２９に接続されている。また、ドレイン１２３は入出力端子１０２に接続されており、ドレイン１２８は入出力回路１０５に接続されている。
【００１１】
以上の構成により、図８におけるＮ型ウェル１５０内に等価的に示すように、入出力端子１０２と入出力回路１０５との間に接続され、ベースが電源ライン１１０に接続された寄生素子ＰＮＰバイポーラトランジスタ１１２が存在している。
【００１２】
また、図７及び図９に示すように、図示しない半導体基板に設けられたＰ型ウェル１５１内には、ＮＭＯＳトランジスタ１０３を構成するＮ＋拡散層からなるソース１３６及び１３８とＰ＋拡散層からなるドレイン１３７が設けられている。また、側方下にソース１３６及びドレイン１３７が位置するようにＮＭＯＳトランジスタ１０３を構成するゲート１４５がＮ型ウェル１５１上に設けられ、側方下にドレイン１３７及びソース１３８が位置するようにＮＭＯＳトランジスタ１０３を構成するゲート１４６がＰ型ウェル１５１上に設けられている。
【００１３】
同様に、図示しない半導体基板に設けられたＰ型ウェル１５１内には、ＮＭＯＳトランジスタ１０７を構成するＮ＋拡散層からなるソース１４１及び１４３とＮ＋拡散層からなるドレイン１４２が設けられている。また、側方下にソース１４１及びドレイン１４２が位置するようにＮＭＯＳトランジスタ１０７を構成するゲート１４７がＰ型ウェル１５１上に設けられ、側方下にドレイン１４２及びドレイン１４３が位置するようにＮＭＯＳトランジスタ１０７を構成するゲート１４８がＰ型ウェル１５１上に設けられている。
【００１４】
さらに、Ｐ型ウェル１５１内には、Ｐ＋拡散層からなる基板コンタクト１３５、１３９、１４０及び１４４が設けられており、電源ライン１１１は、基板コンタクト１３５、１３９、１４０及び１４４、ゲート１４５〜１４８、並びにドレイン１３６、１３８、１４１及び１４４に接続されている。また、ドレイン１３７は入出力端子１０２に接続されており、ドレイン１４２は入出力回路１０５に接続されている。
【００１５】
以上の構成により、図９におけるＰ型ウェル１５１内に等価的に示すように、入出力端子１０２と入出力回路１０５との間に接続され、ベースがグランドライン１１１に接続された寄生素子ＮＰＮバイポーラトランジスタ１１３が存在している。
【先行技術文献】
【特許文献】
【００１６】
【特許文献１】特開２００７−１９４１３号公報
【発明の概要】
【発明が解決しようとする課題】
【００１７】
しかしながら、上記従来の半導体集積回路においては、隣接する入出力セル間に寄生素子が存在しているために、以下の問題を生じる可能性がある。すなわち、一方の入出力セル１００の入出力端子１０２を接地して他方の入出力セル１０１の入出力端子１０６にサージを印加した場合、隣接する入出力セル間に存在している寄生素子（寄生素子ＰＮＰトランジスタ１１２及び寄生素子ＮＰＮトランジスタ１１３）を介してサージ電流が流れるため、これらの寄生素子が破壊されるおそれがある。
【００１８】
また、近年、半導体集積回路は、プロセスの微細化（拡散層の浅接合化など）又は狭ＰＡＤピッチ化（保護素子の小面積化）により、寄生素子のサージに対する耐性が弱くなっている。その結果、半導体集積回路のサージに対する耐性が低くなってきている。このような問題に対して、入出力セル間の距離を広げて寄生素子のＯＮ電圧とＯＮ抵抗とを上昇させること、又は入出力セル内の保護素子のサイズを大きくして寄生素子のサイズを増大させることなどの対策も考えられるが、入出力セルの面積の増大、ひいては半導体集積回路の面積の増大を招いてしまう。
【００１９】
前記に鑑み、本発明の目的は、入出力セルのＥＳＤ保護素子の面積を増大させることなく、サージに対する耐性に優れた構成を有する半導体集積回路を提供することである。
【課題を解決するための手段】
【００２０】
上記の課題を解決するために、本発明の第１の半導体集積回路は、電源ライン及びグランドラインと、第１の入出力端子、ドレインが第１の入出力端子に接続され、ソース及びゲートがグランドラインに接続された第１のＮＭＯＳトランジスタ、ドレインが第１の入出力端子に接続され、ソース及びゲートが電源ラインに接続された第１のＰＭＯＳトランジスタ、並びに、第１の入出力端子、第１のＮＭＯＳトランジスタのドレイン、及び第１のＰＭＯＳトランジスタのドレインに接続された第１の入出力回路を有する第１の入出力セルと、第２の入出力端子、ドレインが第２の入出力端子に接続され、ソース及びゲートがグランドラインに接続された第２のＮＭＯＳトランジスタ、ドレインが第２の入出力端子に接続され、ソース及びゲートが電源ラインに接続された第２のＰＭＯＳトランジスタ、並びに、第２の入出力端子、第２のＮＭＯＳトランジスタのドレイン及び第２のＰＭＯＳトランジスタのドレインに接続された第２の入出力回路を有する第２の入出力セルとを備えており、第１の入出力セルにおける第１のＰＭＯＳトランジスタと、第２の入出力セルにおける第２のＮＭＯＳトランジスタとが互いに隣接して配置され、且つ、第１の入出力セルにおける第１のＮＭＯＳトランジスタと、第２の入出力セルにおける第２のＰＭＯＳトランジスタとが互いに隣接して配置されるように、第１の入出力セルと第２の入出力セルとが互いに隣接して配置されている。
【００２１】
本発明の第１の半導体集積回路において、第１の入出力セルと第２の入出力セルとの間には、アノードが第１の入出力端子に接続され、カソードが第２の入出力端子に接続された第１のサイリスタが構成されており、且つ、カソードが第１の入出力端子に接続され、アノードが第２の入出力端子に接続された第２のサイリスタが構成されていることが好ましい。
【００２２】
本発明の第２の半導体集積回路は、電源ライン及びグランドラインと、第１の入出力端子、カソードが第１の入出力端子に接続され、且つ、アノードがグランドラインに接続された第１のＮ型拡散層−Ｐ型ウェルダイオード、アノードが第１の入出力端子に接続され、且つ、カソードが電源ラインに接続された第１のＰ型拡散層−Ｎ型ウェルダイオード、並びに、第１の入出力端子、第１のＮ型拡散層−Ｐ型ウェルダイオードのカソード及び第１のＰ型拡散層−Ｎ型ウェルダイオードのアノードに接続された第１の入出力回路を有する第１の入出力セルと、第２の入出力端子、カソードが第２の入出力端子に接続され、且つ、アノードがグランドラインに接続された第２のＮ型拡散層−Ｐ型ウェルダイオード、アノードが第２の入出力端子に接続され、且つ、カソードが電源ラインに接続された第２のＰ型拡散層−Ｎ型ウェルダイオード、並びに、第２の入出力端子、第２のＮ型拡散層−Ｐ型ウェルダイオードのカソード及び第２のＰ型拡散層−Ｎ型ウェルダイオードのアノードに接続された第２の入出力回路を有する第２の入出力セルとを備えており、第１の入出力セルにおける第１のＰ型拡散層−Ｎ型ウェルダイオードと、第２の入出力セルにおける第２のＮ型拡散層−Ｐ型ウェルダイオードとが互いに隣接して配置され、且つ、第１の入出力セルにおける第１のＮ型拡散層−Ｐ型ウェルダイオードと、第２の入出力セルにおける第２のＰ型拡散層−Ｎ型ウェルダイオードとが互いに隣接して配置されるように、第１の入出力セル及び第２の入出力セルとが互いに隣接して配置されている。
【００２３】
本発明の第２の半導体集積回路において、第１の入出力セルと第２の入出力セルとの間には、アノードが第１の入出力端子に接続され、カソードが第２の入出力端子に接続された第１のサイリスタが構成されており、且つ、カソードが第１の入出力端子に接続され、アノードが第２の入出力端子に接続された第２のサイリスタが構成されていることが好ましい。
【発明の効果】
【００２４】
本発明の第１及び第２の半導体集積回路によると、隣接する第１及び第２の入出力セル間に、サイリスタが存在する構成を有するため、ＥＳＤ保護素子の面積を増大させることなく、サージに対して優れた耐性が実現される。
【図面の簡単な説明】
【００２５】
【図１】図１は、本発明の第１の実施形態に係る半導体集積回路の構成を示す平面図である。
【図２】図２は、本発明の第１の実施形態に係る半導体集積回路の構成を示す断面図であって、具体的には、図１のII-II線の断面構成を示す共に、等価的なサイリスタ、電源ライン、グランドライン、及び入出力端子との接続関係を模式的に示している。
【図３】図３は、本発明の第１の実施形態に係る半導体集積回路の構成を示す断面図であって、具体的には、図１のIII-III線の断面構成を示す共に、等価的なサイリスタ、電源ライン、グランドライン、及び入出力端子との接続関係を模式的に示している。
【図４】図４は、本発明の第２の実施形態に係る半導体集積回路の構成を示す平面図である。
【図５】図５は、本発明の第２の実施形態に係る半導体集積回路の構成を示す断面図であって、具体的には、図４のVI-VI線の断面構成を示す共に、等価的なサイリスタ、電源ライン、グランドライン、及び入出力端子との接続関係を模式的に示している。
【図６】図６は、本発明の第２の実施形態に係る半導体集積回路の構成を示す断面図であって、具体的には、図４のVII-VII線の断面構成を示す共に、等価的なサイリスタ、電源ライン、グランドライン、及び入出力端子との接続関係を模式的に示している。
【図７】図７は、従来の半導体集積回路の構成を示す平面図である。
【図８】図８は、従来の半導体集積回路の構成を示す断面図であって、具体的には、図７のVIII-VIII線の断面構成を示す共に、等価的なトランジスタ、電源ライン、入出力端子、及び入出力回路との接続関係を模式的に示している。
【図９】図９は、従来の半導体集積回路の構成を示す断面図であって、具体的には、図７のIX-IX線の断面構成を示す共に、等価的なトランジスタ、グランドライン、入出力端子、及び入出力回路との接続関係を模式的に示している。
【発明を実施するための形態】
【００２６】
以下、本発明の各実施形態について、図面を参照しながら説明する。
【００２７】
（第１の実施形態）
図１に示すように、本発明の第１の実施形態に係る半導体集積回路は、互いに隣接して配置された入出力セル１及び入出力セル２を含んでおり、入出力セル１及び２を跨ぐようにして電源ライン１１及びグランドライン１２が配置されている。
【００２８】
入出力セル１は、入出力端子３、ＮＭＯＳトランジスタ４、ＰＭＯＳトランジスタ５及び入出力回路６によって構成されている。また、入出力セル２は、入出力端子７、ＮＭＯＳトランジスタ８、ＰＭＯＳトランジスタ９及び入出力回路１０によって構成されている。
【００２９】
図１及び図２に示すように、図示しない半導体基板に設けられたＮ型ウェル６３内には、ＰＭＯＳトランジスタ５を構成するＰ＋拡散層からなるソース２２及び２４とＰ＋拡散層からなるドレイン２３が設けられている。また、側方下にソース２２及びドレイン２３が位置するようにＰＭＯＳトランジスタ５を構成するゲート３１がＮ型ウェル６３上に設けられ、側方下にドレイン２３及びソース２４が位置するようにＰＭＯＳトランジスタ５を構成するゲート３２がＮ型ウェル６３上に設けられている。さらに、Ｎ型ウェル６３内には、Ｎ＋拡散層からなる基板コンタクト２１及び２５が設けられており、電源ライン１１は、基板コンタクト２１及び２５、ゲート３１及び３２、並びにソース２２及び２４に接続されている。また、ドレイン２３は入出力端子３に接続されている。このように、ゲート３１、３２が電源ライン１１に接続され、ソース２２及び２４が電源ライン１１に接続され、ドレイン２３が入出力端子３に接続されたＰＭＯＳトランジスタ５が設けられている。
【００３０】
一方、図示しない半導体基板に設けられ、Ｎ型ウェル６３に隣接するＰ型ウェル６４内には、ＮＭＯＳトランジスタ９を構成するＮ＋拡散層からなるソース２７及び２９とＮ＋拡散層からなるドレイン２８が設けられている。また、側方下にソース２７及びドレイン２８が位置するようにＮＭＯＳトランジスタ９を構成するゲート３３がＰ型ウェル６４上に設けられ、側方下にドレイン２８及びソース２９が位置するようにＮＭＯＳトランジスタ９を構成するゲート３４がＰ型ウェル６４上に設けられている。さらに、Ｐ型ウェル６４内には、Ｐ＋拡散層からなる基板コンタクト２６及び３０が設けられており、グランドライン１２は、基板コンタクト２６及び３０、ゲート３３及び３４、並びにソース２７及び２９に接続されている。また、ドレイン２８は入出力端子７に接続されている。このように、ゲート３３、３４がグランドライン１２に接続され、ソース２７及び２９がグランドライン１２に接続され、ドレイン２８が入出力端子７に接続されたＮＭＯＳトランジスタ９が設けられている。
【００３１】
また、図１及び図２に示すように、入出力セル１内のＰＭＯＳトランジスタ５と入出力セル２内のＮＭＯＳトランジスタ９とが互いに隣接して配置されるように、入出力セル１と入出力セル２とは互いに隣接して配置されている。
【００３２】
以上説明した構成を有するＰＭＯＳトランジスタ５及びＮＭＯＳトランジスタ９により、本実施形態に係る半導体集積回路では、図２において等価的に示すように、入出力セル１及び２間には、アノードが入出力端子３に接続され、カソードが入出力端子７に接続されたサイリスタ（SCR：Silicon Controlled Rectifier（シリコン制御整流子保護））１３が存在している。
【００３３】
また、図１及び図３に示すように、図示しない半導体基板に設けられたＰ型ウェル６５内には、ＮＭＯＳトランジスタ４を構成するＮ＋拡散層からなるソース３６及び３８とＮ＋拡散層からなるドレイン３７が設けられている。また、側方下にソース３６及びドレイン３７が位置するようにＮＭＯＳトランジスタ４を構成するゲート４５がＰ型ウェル６５上に設けられ、側方下にドレイン３７及びソース３８が位置するようにＮＭＯＳトランジスタ４を構成するゲート４６がＰ型ウェル６５上に設けられている。さらに、Ｐ型ウェル６５内には、Ｐ＋拡散層からなる基板コンタクト３５及び３９が設けられており、グランドライン１２は、基板コンタクト３５及び３９、ゲート４５及び４６、並びにソース３６及び３８に接続されている。また、ドレイン３７は入出力端子３に接続されている。このように、ゲート４５、４６がグランドライン１２に接続され、ソース３６及び３８がグランドライン１２に接続され、ドレイン３７が入出力端子３に接続されたＮＭＯＳトランジスタ４が設けられている。
【００３４】
一方、図示しない半導体基板に設けられ、Ｐ型ウェル６５に隣接するＮ型ウェル６６内には、ＰＭＯＳトランジスタ８を構成するＰ＋拡散層からなるソース４１及び４３とＰ＋拡散層からなるドレイン４２が設けられている。また、側方下にソース４１及びドレイン４２が位置するようにＰＭＯＳトランジスタ８を構成するゲート４７がＮ型ウェル６６上に設けられ、側方下にドレイン４２及びソース４３が位置するようにＰＭＯＳトランジスタ８を構成するゲート４８がＮ型ウェル６６上に設けられている。さらに、Ｎ型ウェル６６内には、Ｎ＋拡散層からなる基板コンタクト４０及び４４が設けられており、電源ライン１１は、基板コンタクト４０及び４４、ゲート４７及び４８、並びにソース４１及び４３に接続されている。また、ドレイン４２は入出力端子７に接続されている。このように、ゲート４７、４８が電源ライン１１に接続され、ソース４１及び４３が電源ライン１１に接続され、ドレイン４２が入出力端子７に接続されたＰＭＯＳトランジスタ８が設けられている。
【００３５】
また、図１及び図３に示すように、入出力セル１内のＮＭＯＳトランジスタ４と入出力セル２内のＰＭＯＳトランジスタ８とが互いに隣接して配置されるように、入出力セル１と入出力セル２とは互いに隣接して配置されている。
【００３６】
以上説明した構成を有するＮＭＯＳトランジスタ４及びＰＭＯＳトランジスタ８により、本実施形態に係る半導体集積回路では、図３において等価的に示すように、入出力セル１及び２間には、カソードが入出力端子３に接続され、アノードが入出力端子７に接続されたサイリスタ１４が存在している。
【００３７】
なお、入出力回路６は、入出力端子３、ＮＭＯＳトランジスタ４のドレイン３７、及びＰＭＯＳトランジスタ５のドレイン２３に接続されている。一方、入出力回路１０は、入出力端子７、ＰＭＯＳトランジスタ８のドレイン４２、及びＮＭＯＳトランジスタ９のドレイン２８に接続されている。
【００３８】
次に、本実施形態に係る半導体集積回路の動作について説明する。
【００３９】
以下では、半導体集積回路のＥＳＤ評価規格である、ＨＢＭ（ヒューマン・ボディ・モデル）又はＭＭ（マシン・モデル）などのピン・コンビネーション試験を用いて説明する。
【００４０】
まず、入出力端子７を接地基準として入出力端子３に＋（プラス）サージを加えた場合、ＰＭＯＳトランジスタ５とＮＭＯＳトランジスタ９との間に配置されたサイリスタ１３のアノードからカソードを通じてサージ電流が放電される。さらに、入出力端子７を接地基準として入出力端子３に−（マイナス）サージを加えた場合、ＮＭＯＳトランジスタ４とＰＭＯＳトランジスタ８との間に配置されたサイリスタ１４のアノードからカソードを通じてサージ電流が放電される。
【００４１】
また、入出力端子３を接地基準として入出力端子７に−サージを加えた場合、ＰＭＯＳトランジスタ５とＮＭＯＳトランジスタ９との間に配置されたサイリスタ１３のアノードからカソードを通じてサージ電流が放電される。さらに、入出力端子３を接地基準として入出力端子７に＋サージを加えた場合、ＮＭＯＳトランジスタ４とＰＭＯＳトランジスタ８との間に配置されたサイリスタ１４のアノードからカソードを通じてサージ電流が放電される。
【００４２】
ここで、サイリスタ１３及び１４にサージが印加され、カソードの電圧よりもアノードの電圧が高くなると、Ｐ型ウェル６５とＮ型ウェル６６の接合部がブレークダウンし、サイリスタ１３及び１４が正帰還状態となってラッチアップ動作が誘発される。この際、本実施形態に係る半導体集積回路における隣り合う入出力セル１と２との間に存在するサイリスタ１３及び１４のサージに対する放電能力は、上記従来に係る半導体集積回路における隣り合う入出力セル１００と１０１との間に存在する寄生素子バイポーラトランジスタ１１２及び１１３よりも５倍〜１０倍程度高い。したがって、本実施形態に係る半導体集積回路の構成によると、ＥＳＤ保護回路の面積を増大させることなく、隣り合う入出力セル１と２との間のサージに対する耐性を向上させることができる。このため、最近の半導体集積回路のプロセスの微細化（拡散層の浅接合化など）又は狭パッドピッチ化（保護素子の小面積化）において、上記従来の半導体集積回路における隣り合う入出力セル間に存在する寄生素子バイポーラトランジスタ１１２及び１１３に比較して、本実施形態に係る半導体集積回路は大変有用である。
【００４３】
また、上述した本実施形態では、隣接する入出力セル１及び２間にサージが印加される場合について説明したが、互いに隣り合うことなく離れて配置された入出力セル間にサージが印加される場合であっても、サージが印加される入出力セル間に上述した構成を有する複数の入出力セルが配置されている構造であれば、この複数の入出力セル間に存在するサイリスタを介して、サージ電流を放電することが可能である。
【００４４】
（第２の実施形態）
図４に示すように、本発明の第２の実施形態に係る半導体集積回路は、互いに隣接して配置された入出力セル１ａ及び入出力セル２ａを含んでおり、入出力セル１ａ及び２ａを跨ぐようにして電源ライン１１及びグランドライン１２が配置されている。
【００４５】
入出力セル１ａは、入出力端子３、Ｎ型拡散層−Ｐ型ウェルダイオード５１（以下、「Ｎ＋ＰＷダイオード５１」という）、Ｐ型拡散層−Ｎ型ウェルダイオード５２（以下、「Ｐ＋ＮＷダイオード５２」という）及び入出力回路６によって構成されている。また、入出力セル２は、入出力端子７、Ｐ型拡散層−Ｎ型ウェルダイオード５３（以下、「Ｐ＋ＮＷダイオード５３」という）、Ｎ型拡散層−Ｐ型ウェルダイオード５４（以下、「Ｎ＋ＰＷダイオード５４」という）及び入出力回路１０によって構成されている。
【００４６】
図４及び図５に示すように、図示しない半導体基板に設けられたＮ型ウェル６３内には、Ｐ＋ＮＷダイオード５２を構成するＮ＋拡散層からなるカソード５５及びＰ＋拡散層からなるアノード５６が設けられている。さらに、Ｎ型ウェル６３内には、Ｎ＋拡散層からなる基板コンタクト２１及び２５が設けられており、電源ライン１１は、基板コンタクト２１及び２５、並びにカソード５５に接続されている。また、アノード５６は入出力端子３に接続されている。このように、カソード５５が電源ライン１１に接続され、アノード５６が入出力端子３に接続されたＰ＋ＮＷダイオード５２が設けられている。
【００４７】
一方、図示しない半導体基板に設けられ、Ｎ型ウェル６３に隣接するＰ型ウェル６４内には、Ｎ＋ＰＷダイオード５４を構成するＮ＋拡散層からなるカソード５７とＰ＋拡散層からなるアノード５８が設けられている。さらに、Ｐ型ウェル６４内には、Ｐ＋拡散層からなる基板コンタクト２６及び３０が設けられており、グランドライン１２は、基板コンタクト２６及び３０、並びにアノード５８に接続されている。また、カソード５７は入出力端子７に接続されている。このように、アノード５８がグランドライン１２に接続され、カソード５７が入出力端子７に接続されたＮ＋ＰＷダイオード５４が設けられている。
【００４８】
また、図４及び図５に示すように、入出力セル１ａ内のＰ＋ＮＷダイオード５２と入出力セル２ａ内のＮ＋ＰＷダイオード５４とが互いに隣接して配置されるように、入出力セル１ａと入出力セル２ａとは互いに隣接して配置されている。
【００４９】
以上説明した構成を有するＰ＋ＮＷダイオード５２及びＮ＋ＰＷダイオード５４により、本実施形態に係る半導体集積回路では、図５において等価的に示すように、入出力セル１ａ及び２ａ間には、カソードが入出力端子３に接続され、アノードが入出力端子７に接続されたサイリスタ１３ａが存在している。
【００５０】
また、図４及び図６に示すように、図示しない半導体基板に設けられたＰ型ウェル６５内には、Ｎ＋ＰＷダイオード５１を構成するＰ＋拡散層からなるアノード５９とＮ＋拡散層からなるカソード６０が設けられている。さらに、Ｐ型ウェル６５内には、Ｐ＋拡散層からなる基板コンタクト３５及び３９が設けられており、グランドライン１２は、基板コンタクト３５及び３９、並びにアノード５９に接続されている。また、カソード６０は入出力端子３に接続されている。このように、アノード５９がグランドライン１２に接続され、カソード６０が入出力端子３に接続されたＮ＋ＰＷダイオード５１が設けられている。
【００５１】
一方、図示しない半導体基板に設けられ、Ｐ型ウェル６５に隣接するＮ型ウェル６６内には、Ｐ＋ＮＷダイオード５３を構成するＰ＋拡散層からなるアノード６１とＮ＋拡散層からなるカソード６２が設けられている。さらに、Ｎ型ウェル６６内には、Ｎ＋拡散層からなる基板コンタクト４０及び４４が設けられており、電源ライン１１は、基板コンタクト４０及び４４、並びにカソード６２に接続されている。また、アノード６１は入出力端子７に接続されている。このように、カソード６２が電源ライン１１に接続され、アノード６１が入出力端子７に接続されたＰ＋ＮＷダイオード５３が設けられている。
【００５２】
また、図４及び図６に示すように、入出力セル１ａ内のＮ＋ＰＷダイオード５１と入出力セル２ａ内のＰ＋ＮＷダイオード５３とが互いに隣接して配置されるように、入出力セル１ａと入出力セル２ａとは互いに隣接して配置されている。
【００５３】
以上説明した構成を有するＮ＋ＰＷダイオード５１及びＰ＋ＮＷダイオード５３により、本実施形態に係る半導体集積回路では、図６において等価的に示すように、入出力セル１ａ及び２ａ間には、カソードが入出力端子３に接続され、アノードが入出力端子７に接続されたサイリスタ１４ａが存在している。
【００５４】
なお、入出力回路６は、入出力端子３、Ｐ＋ＮＷダイオード５２のアノード５６及びＮ＋ＰＷダイオード５１のカソード６０に接続されている。一方、入出力回路１０は、入出力端子７、Ｐ＋ＮＷダイオード５３のアノード６１及びＮ＋ＰＷダイオード５４のカソード５７に接続されている。
【００５５】
次に、本実施形態に係る半導体集積回路の動作について説明する。
【００５６】
以下では、半導体集積回路のＥＳＤ評価規格である、上記ＨＢＭ又はＭＭなどのピン・コンビネーション試験を用いて説明する。
【００５７】
まず、入出力端子７を接地基準として入出力端子３に＋サージを加えた場合、Ｐ＋ＮＷダイオード５２とＮ＋ＰＷダイオード５４との間に配置されたサイリスタ１３ａのアノードからカソードを通じてサージ電流が放電される。さらに、入出力端子７を接地基準として入出力端子３に−サージを加えた場合、Ｎ＋ＰＷダイオード５１とＰ＋ＮＷダイオード５３との間に配置されたサイリスタ１４ａのアノードからカソードを通じてサージ電流が放電される。
【００５８】
また、入出力端子３を接地基準として入出力端子７に−サージを加えた場合、Ｐ＋ＮＷダイオード５２とＮ＋ＰＷダイオード５４との間に配置されたサイリスタ１３ａのアノードからカソードを通じてサージ電流が放電される。さらに、入出力端子３を接地基準として入出力端子７に＋サージを加えた場合、Ｎ＋ＰＷダイオード５１とＰ＋ＮＷダイオード５３との間に配置されたサイリスタ１４ａのアノードからカソードを通じてサージ電流が放電される。
【００５９】
ここで、サイリスタ１３ａ及び１４ａにサージが印加され、カソードの電圧よりもアノードの電圧が高くなると、Ｐ型ウェル６５とＮ型ウェル６６の接合部がブレークダウンし、サイリスタ１３ａ及び１４ａが正帰還状態となってラッチアップ動作が誘発される。この際、本実施形態に係る半導体集積回路における隣り合う入出力セル１ａと２ａとの間に存在するサイリスタ１３ａ及び１４ａのサージに対する放電能力は、上記従来に係る半導体集積回路における隣り合う入出力セル１００と１０１との間に存在する寄生素子バイポーラトランジスタ１１２及び１１３よりも５〜１０倍程度高い。したがって、本実施形態に係る半導体集積回路の構成によると、ＥＳＤ保護回路の面積を増大させることなく、隣り合う入出力セル１ａと２ａとの間のサージに対する耐性を向上させることができる。このため、最近の半導体集積回路のプロセスの微細化（拡散層の浅接合化など）又は狭パッドピッチ化（保護素子の小面積化）において、上記従来の半導体集積回路における隣り合う入出力セル間に存在する寄生素子バイポーラトランジス１１２及び１１３に比較して、本実施形態に係る半導体集積回路は大変有用である。
【００６０】
また、上述した本実施形態では、隣接する入出力セル１ａ及び２ａ間にサージが印加される場合について説明したが、互いに隣り合うことなく離れて配置された入出力セル間にサージが印加される場合であっても、サージが印加される入出力セル間に上述した構成を有する複数の入出力セルが配置されている構造であれば、この複数の入出力セル間に存在するサイリスタを介して、サージ電流を放電することが可能である。
【００６１】
さらに、上述した本実施形態では、入出力セル１ａ及び入出力セル２ａ内においてダイオードタイプの保護回路を使用しているため、上述した第１の実施形態の場合と比較して、入出力端子３及び７の容量を小さくすることができる。このため、本実施形態における入出力セル１ａ及び入出力セル２ａは、ＨＤＭＩ（High-Definition Multimedia Interface）又はＵＳＢ（Universal Serial Bus）などの高速インターフェースの入出力セルとして用いられることが可能である。
【産業上の利用可能性】
【００６２】
本発明に係る半導体集積回路は、ＥＳＤ保護回路の面積を増大させることなく、サージに対する耐性に優れた半導体集積回路を実現できるものであるから、特に、ＥＳＤ保護回路を備えた半導体集積回路にとって有用である。
【符号の説明】
【００６３】
１、１ａ、２、２ａ      入出力セル
３      入出力端子
４      ＮＭＯＳトランジスタ
５      ＰＭＯＳトランジスタ
６      入出力回路
７      入出力端子
８      ＰＭＯＳトランジスタ
９      ＮＭＯＳトランジスタ
１０    入出力回路
１１    電源ライン
１２    グランドライン
１３、１３ａ、１４、１４ａ    サイリスタ
２１、２５、４０、４４  基板コンタクト
２６、３０、３５、３９  基板コンタクト
２３、４２  ＰＭＯＳトランジスタのドレイン
２８、３７  ＮＭＯＳトランジスタのドレイン
２２、２４、４１、４３  ＰＭＯＳトランジスタのソース
２７、２９、３６、３８  ＮＭＯＳトランジスタのソース
５１  Ｎ＋ＰＷダイオード
５２  Ｐ＋ＮＷダイオード
５３  Ｐ＋ＮＷダイオード
５４  Ｎ＋ＰＷダイオード
５５、６２  Ｐ＋ＮＷダイオードのカソード
５６、６１  Ｐ＋ＮＷダイオードのアノード
５７、６０  Ｎ＋ＰＷダイオードのカソード
５８、５９  Ｎ＋ＰＷダイオードのアノード
６３、６６  Ｎ型ウェル
６４、６５  Ｐ型ウェル
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
2012104552.tif 000008
【図７】
2012104552.tif 000009
【図８】
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【図９】
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