(57)【要約】【課題】回路規模の増大を抑制等しつつ、入力電圧を精度良くサンプリングすることが可能な量子化器を提供すること。【解決手段】本発明にかかるデルタシグマ変調器は、リファレンス電圧を生成するリファレンス電圧生成部と、基準クロックをＮ倍に逓倍した逓倍クロックに同期して、リファレンス電圧と外部入力電圧とを比較し、比較結果を出力するコンパレータと、基準クロックに同期して比較結果を検出し、バイナリコードに変換して外部に出力する出力部と、を備え、リファレンス電圧生成部は、複数のプリリファレンス電圧を生成する抵抗部と、複数のプリリファレンス電圧のうち比較結果に基づいて選択された何れかの電圧を、リファレンス電圧として出力するスイッチ部と、を有する。【選択図】図３
2012104947.tif 000002
【特許請求の範囲】
【請求項１】
リファレンス電圧を生成するリファレンス電圧生成部と、
基準クロックをＮ（Ｎは２以上の整数）倍に逓倍した逓倍クロックに同期して、前記リファレンス電圧と外部入力電圧とを比較し、比較結果を出力するコンパレータと、
前記基準クロックに同期して前記比較結果を検出し、バイナリコードに変換して外部に出力する出力部と、を備え、
前記リファレンス電圧生成部は、
複数のプリリファレンス電圧を生成する抵抗部と、
前記複数のプリリファレンス電圧のうち前記比較結果に基づいて選択された何れかの電圧を、前記リファレンス電圧として出力するスイッチ部と、を有する量子化器。
【請求項２】
前記出力部は、
前記比較結果をバイナリコードに変換するデコーダと、
前記基準クロックに同期して当該バイナリコードを検出し、出力するタイミング調整回路と、を備えた請求項１に記載の量子化器。
【請求項３】
前記出力部は、
前記基準クロックに同期して前記比較結果を検出し、出力するタイミング調整回路と、
前記タイミング調整回路から出力された比較結果をバイナリコードに変換して出力するデコーダと、を備えた請求項１に記載の量子化器。
【請求項４】
前記比較結果を記憶する記憶部と、
前記記憶部に記憶された比較結果に基づいて前記スイッチ部を制御する制御部と、をさらに備えた請求項１〜３の何れか一項に記載の量子化器。
【請求項５】
前記外部入力電圧の変化に応じた逓倍率の逓倍クロックを生成する逓倍クロック生成部をさらに備えた請求項１〜４のいずれか一項に記載の量子化器。
【請求項６】
外部からの入力信号とフィードバック信号との差分を演算する減算器と、
前記減算器の演算結果を積分する積分器と、
前記積分器の積分結果を前記外部入力電圧とし、当該外部入力電圧に応じたバイナリコードを出力する請求項１〜５のいずれか一項に記載の量子化器と、
前記バイナリコードをアナログ変換し、前記フィードバック信号を生成するＤＡ変換器と、を備えたデルタシグマ変調器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、量子化器及びそれを備えたデルタシグマ変調器に関する。
【背景技術】
【０００２】
デルタシグマ変調器は、減算器と、積分器と、量子化器と、ＤＡ変換器と、によって構成される。減算器は、外部からのアナログ信号と、ＤＡ変換器からのアナログ信号と、の差分を演算する。積分器は、減算器による演算結果を積分する。量子化器は、積分器による積分結果（入力電圧Ｖｉｎ）をバイナリコード（デジタル信号）に変換して出力する。ＤＡ変換器は、量子化器から出力されたデジタル信号をアナログ信号に変換する。
【０００３】
このデルタシグマ変調器に発生する誤差の一つとして、量子化器において発生する量子化誤差がある。この量子化器に発生する量子化誤差を低減する方法として、量子化器に設けられたコンパレータの数を増やしてマルチビット化する方法がある（非特許文献１）。
【０００４】
図９は、マルチビット化した量子化器１０３を示す図である。ここでは、３ビット量子化器の例を示す。図１０は、量子化器１０３の動作を示すタイミングチャートである。なお、一般的に、マルチビット化した量子化器にはフラッシュ型ＡＤコンバータが用いられる。
【０００５】
図９に示すように、量子化器１０３は、抵抗素子Ｒ１１〜Ｒ１８と、コンパレータＣ１〜Ｃ７と、ラッチ回路Ｌ１〜Ｌ７と、デコーダＤＥ１と、を有する。抵抗素子Ｒ１１〜Ｒ１８は、高電位側電源端子ＶＲＥＦＰと低電位側電源端子ＶＲＥＦＮとの間に直列に接続される。抵抗素子Ｒ１１〜Ｒ１８は、抵抗素子間のノードの電圧（リファレンス電圧）Ｖ１〜Ｖ７を、対応するコンパレータＣ１〜Ｃ７に向けて出力する。図９及び図１０に示すように、コンパレータＣ１〜Ｃ７は、入力電圧Ｖｉｎ（例えば、図１０における電圧Ｄ１〜Ｄ３）とリファレンス電圧Ｖ１〜Ｖ７とを比較し、それぞれ比較結果を出力する。例えば、時刻ｔ１における比較結果Ｔ１〜Ｔ７は、"１１０００００"である。時刻ｔ２における比較結果Ｔ１〜Ｔ７は、"１１１１０００"である。時刻ｔ３における比較結果Ｔ１〜Ｔ７は、"１１１１１００"である。比較結果Ｔ１〜Ｔ７は、入力電圧Ｖｉｎをサンプリングした結果であり、温度計コードと称される。ラッチ回路Ｌ１〜Ｌ７は、コンパレータＣ１〜Ｃ７による比較結果Ｔ１〜Ｔ７を、一斉にデコーダＤＥ１に向けて出力する。デコーダＤＥ１は、比較結果Ｔ１〜Ｔ７を３ビット幅のバイナリコードに変換して出力する。
【０００６】
このように、図９に示す量子化器１０３は、複数のリファレンス電圧を生成し、これらリファレンス電圧と入力電圧Ｖｉｎとを複数のコンパレータを用いて比較することにより、入力電圧Ｖｉｎを精度良くサンプリングすることができる。それにより、量子化器の量子化誤差が抑制される。
【０００７】
しかし、図９に示す量子化器１０３の場合、入力電圧Ｖｉｎを精度良くサンプリングするためには、コンパレータの数を増加させる必要がある。その結果、回路規模が増大し、消費電力が増大するという問題があった。
【０００８】
このような問題に対する解決策が、特許文献１に開示されている。図１１は、特許文献１に開示されたデルタシグマ変調器１１を示す図である。図１２は、デルタシグマ変調器１１に設けられたスイッチングデバイス及び比較器１８を示す図である。なお、便宜上、各ブロックの符号及び信号名等は、文献中の記載と異なっている場合がある。
【０００９】
図１１に示すように、デルタシグマ変調器１１は、ＤＡ変換器１４と、差分器１５と、積分器１６と、量子化器１７と、を備える。量子化器１７は、スイッチングデバイス及び比較器１８と、制御回路１９と、バッファメモリ２０と、を有する。また、図１２に示すように、スイッチングデバイス及び比較器１８は、抵抗素子Ｒ１１〜Ｒ１８と、スイッチ部２１と、コンパレータ２２〜２４と、デコーダ２５と、を有する。以下では、デルタシグマ変調器１１の特徴的部分である量子化器１７の動作についてのみ説明する。
【００１０】
量子化器１７において、スイッチンデバイス及び比較器１８は、入力電圧Ｖｉｎをサンプリングし、バイナリコードに変換して出力する。バッファメモリ２０は、このときのスイッチングデバイス及び比較器１８の出力結果を、１サンプリング前（クロックＣＬＫの１クロックサイクル前）の出力結果として記憶する。制御回路１９は、バッファメモリ２０に記憶された情報に基づいて制御信号を生成し、スイッチ部２１及びデコーダ２５に対して出力する。
【００１１】
スイッチングデバイス及び比較器１８において、抵抗素子Ｒ１１〜Ｒ１８は、高電位側電源端子ＶＲＥＦＰと低電位側電源端子ＶＲＥＦＮとの間に直列に接続される。抵抗素子Ｒ１１〜Ｒ１８は、抵抗素子間のノードの電圧Ｖ１〜Ｖ７を、スイッチ部２１に対して出力する。スイッチ部２１は、制御回路１９からの制御信号に基づいて、電圧Ｖ１〜Ｖ７のうち１サンプリング前の入力電圧Ｖｉｎ付近の３つの電圧を選択し、リファレンス電圧としてそれぞれ出力する。コンパレータ２２〜２４は、入力電圧Ｖｉｎとこれらリファレンス電圧とを比較し、それぞれ比較結果Ｔ１〜Ｔ３を出力する。デコーダ２５は、制御回路１９からの制御信号に基づいて、比較結果Ｔ１〜Ｔ３をバイナリコードに変換して出力する。このような動作は、クロックＣＬＫに同期して繰り返される。
【００１２】
このように、特許文献１に開示された量子化器では、クロックＣＬＫのクロックサイクル毎に、リファレンス電圧が入力電圧Ｖｉｎに追従するように変化する。したがって、この量子化器は、たとえコンパレータの数が少なくても、サンプリングごとの入力電圧Ｖｉｎの変化が小さい場合には、入力電圧Ｖｉｎを精度良くサンプリングすることができる。それにより、回路規模の増大が抑制され、消費電力の増大が抑制される。
【先行技術文献】
【特許文献】
【００１３】
【特許文献１】米国特許第７４５３３８１号明細書
【非特許文献】
【００１４】
【非特許文献１】Ｍ．Ｏｒｔｍａｎｎｓ，  Ｆ．Ｇｅｒｆｅｒｓ，  "Ｃｏｎｔｉｎｕｏｕｓ−Ｔｉｍｅ  Ｓｉｇｍａ−Ｄｅｌｔａ  Ａ／Ｄ  Ｃｏｎｖｅｒｓｉｏｎ"，  Ｓｐｒｉｎｇｅｒ，  ｐ．１９８
【発明の概要】
【発明が解決しようとする課題】
【００１５】
しかし、特許文献１に示す従来技術では、スイッチ部２１が、１サンプリング前の入力電圧Ｖｉｎ付近の電圧を、リファレンス電圧として出力する。そのため、この従来技術では、サンプリング間における入力電圧Ｖｉｎの変化が大きい場合、リファレンス電圧が入力電圧Ｖｉｎ付近にまで追従できない可能性がある。したがって、この従来技術では、入力電圧Ｖｉｎを精度良くサンプリングすることができない可能性がある。このように、従来技術では、回路規模の増大を抑制等しつつ、入力電圧を精度良くサンプリングすることができないという問題があった。
【００１６】
ここで、図１３を用いて、特許文献１に示す従来技術の問題点について具体的に説明する。ここでは、簡単のため、コンパレータが１つである場合を例に説明する。図１３に示すように、サンプリング間ｔ１〜ｔ２において、入力電圧Ｖｉｎが量子化レベルの１ＬＳＢを超えて電圧Ｄ１から電圧Ｄ２に変化した場合でも、時刻ｔ２のリファレンス電圧は、時刻ｔ１の入力電圧Ｖｉｎ付近である電圧Ｖ３に設定される。そのため、時刻ｔ２では、入力電圧Ｖｉｎとリファレンス電圧との差が大きくなり、入力電圧Ｖｉｎが精度良くサンプリングされない。
【００１７】
この問題を解決するために、生成するリファレンス電圧の数を増やし、それに伴ってコンパレータの数を増やすと、回路規模が増大し、消費電力が増大してしまう。なお、コンパレータのオフセット電圧のずれが特性劣化につながるため、通常、それを解消するための回路をさらに備える必要がある。したがって、コンパレータの数が増加すると、それに応じて回路規模がさらに増加してしまう。
【００１８】
以上のように、従来技術の量子化器では、回路規模の増大を抑制等しつつ、入力電圧を精度良くサンプリングすることができないという問題があった。
【課題を解決するための手段】
【００１９】
本発明の一態様にかかるデルタシグマ変調器は、リファレンス電圧を生成するリファレンス電圧生成部と、基準クロックをＮ（Ｎは２以上の整数）倍に逓倍した逓倍クロックに同期して、前記リファレンス電圧と外部入力電圧とを比較し、比較結果を出力するコンパレータと、前記基準クロックに同期して前記比較結果を検出し、バイナリコードに変換して外部に出力する出力部と、を備え、前記リファレンス電圧生成部は、複数のプリリファレンス電圧を生成する抵抗部と、前記複数のプリリファレンス電圧のうち前記比較結果に基づいて選択された何れかの電圧を、前記リファレンス電圧として出力するスイッチ部と、を有する。
【００２０】
上述のような回路構成により、回路規模の増大を抑制等しつつ、入力電圧を精度良くサンプリングすることができる。
【発明の効果】
【００２１】
本発明により、回路規模の増大を抑制等しつつ、入力電圧を精度良くサンプリングすることが可能な量子化器及びそれを備えたデルタシグマ変調器を提供することができる。
【図面の簡単な説明】
【００２２】
【図１】本発明の実施の形態１にかかるデルタシグマ変調器を示す図である。
【図２】本発明の実施の形態１にかかる量子化器を示す図である。
【図３】本発明の実施の形態１にかかる比較部を示す図である。
【図４】本発明の実施の形態２にかかる量子化器を示す図である。
【図５】本発明の実施の形態２にかかる量子化器の動作を示すタイミングチャートである。
【図６】本発明の実施の形態２かかる減算器の動作を説明するための図である。
【図７】本発明の実施の形態３にかかる量子化器を示す図である。
【図８】本発明の実施の形態３にかかる量子化器の動作を示すタイミングチャートである。
【図９】従来技術のマルチビット量子化器を示す図である。
【図１０】従来技術のマルチビット量子化器の動作を示すタイミングチャートである。
【図１１】従来技術のデルタシグマ変調器を示す図である。
【図１２】従来技術のデルタシグマ変調器に設けられたスイッチングデバイス及び比較器を示す図である。
【図１３】従来技術の量子化器の動作を示すタイミングチャートである。
【発明を実施するための形態】
【００２３】
以下、図面を参照しつつ、本発明の実施の形態について説明する。なお、図面は簡略的なものであるから、この図面の記載を根拠として本発明の技術的範囲を狭く解釈してはならない。また、同一の要素には、同一の符号を付し、重複する説明は省略する。
【００２４】
実施の形態１
図１は、本発明の実施の形態１にかかるデルタシグマ変調器１を示す図である。図１に示すように、デルタシグマ変調器１は、減算器２と、積分器３と、量子化器４と、ＤＡ変換器５と、を備える。減算器２は、外部からのアナログ信号（外部からの入力信号）と、ＤＡ変換器５からのアナログ信号（フィードバック信号）と、の差分を演算する。積分器３は、減算器２による演算結果を積分する。量子化器４は、積分器３による積分結果（入力電圧Ｖｉｎ）をバイナリコード（デジタル信号）に変換して出力する。ＤＡ変換器５は、量子化器４から出力されたデジタル信号をアナログ信号に変換する。
【００２５】
量子化器４の回路構成について、図２及び図３を用いてさらに具体的に説明する。図２は、量子化器４を示す図である。図３は、量子化器４に設けられた比較部４１を示す図である。図２に示すように、量子化器４は、比較部４１と、バッファメモリ（記憶部）４２と、制御回路（制御部）４３と、タイミング調整回路４４と、を備える。また、図３に示すように、比較部４１は、抵抗素子Ｒ１〜Ｒ８からなる抵抗部４１１と、スイッチ部４１２と、コンパレータ４１３と、デコーダ４１４と、を有する。なお、抵抗部４１１とスイッチ部４１２とによりリファレンス電圧生成部を構成する。デコーダ４１４とタイミング調整回路４４とにより出力部を構成する。
【００２６】
量子化器４において、比較部４１は、入力電圧（外部入力電圧）Ｖｉｎをサンプリングした後、バイナリコードに変換して出力する。バッファメモリ４２は、逓倍クロックＣＬＫＸＮに同期して、このときの比較部４１の出力結果を、１サンプリング前（逓倍クロックＣＬＫＸＮの１クロックサイクル前）の出力結果として記憶する。なお、逓倍クロックＣＬＫＸＮとは、基準となるクロックＣＬＫのＮ（Ｎは２以上の整数）倍の周波数を有するクロックのことである。制御回路４３は、バッファメモリ４２に記憶された情報に基づいて制御信号を生成し、スイッチ部４１２及びデコーダ４１４に対して出力する。
【００２７】
比較部４１において、抵抗素子Ｒ１〜Ｒ８は、高電位側電源端子ＶＲＥＦＰと低電位側電源端子ＶＲＥＦＮとの間に直列に接続される。抵抗素子Ｒ１〜Ｒ８は、抵抗素子間のノードの電圧（プリリファレンス電圧）Ｖ１〜Ｖ７を、スイッチ部４１２に対して出力する。スイッチ部４１２は、制御回路４３からの制御信号に基づいて、電圧Ｖ１〜Ｖ７のうち１サンプリング前の入力電圧Ｖｉｎ付近の電圧を選択し、リファレンス電圧ＶＲＥＦとして出力する。コンパレータ４１３は、クロックＣＬＫのＮ倍の周波数を有する逓倍クロックＣＬＫＸＮに同期して、入力電圧Ｖｉｎとリファレンス電圧ＶＲＥＦとを比較し、比較結果Ｔ１を出力する。デコーダ２５は、制御回路４３からの制御信号に基づいて、比較結果Ｔ１をバイナリコードに変換して出力する。このような動作は、逓倍クロックＣＬＫＸＮに同期して繰り返される。
【００２８】
タイミング調整回路４４は、クロックＣＬＫにわずかに遅延が付加されたクロックＣＬＫＤに同期して、比較部４１からの出力結果を検出し、外部に出力する。つまり、入力電圧Ｖｉｎのサンプリングは逓倍クロックＣＬＫＸＮに同期して行われ、バイナリコードの外部への出力はクロックＣＬＫに同期して行われる。
【００２９】
このように、リファレンス電圧ＶＲＥＦは、逓倍クロックＣＬＫＸＮに同期して、入力電圧Ｖｉｎに追従するように高速に変化する。そのため、本実施の形態にかかる量子化器は、クロックＣＬＫの１クロックサイクル間において入力電圧Ｖｉｎの変化が大きい場合でも、結果的にリファレンス電圧ＶＲＥＦを入力電圧Ｖｉｎ付近にまで追従させることができる。それにより、本実施の形態にかかる量子化器は、コンパレータの数が少なくても、精度の高いサンプリング結果を得ることができる。つまり、本実施の形態にかかる量子化器は、回路規模の増大を抑制等しつつ、入力電圧を精度良くサンプリングすることができる。
【００３０】
実施の形態２
図４は、本発明の実施の形態２にかかる量子化器４ａを示す図である。この量子化器４ａは、例えば、図１に示すデルタシグマ変調器１において、量子化器４の代わりに用いられる。なお、本実施の形態にかかる量子化器４ａは、実施の形態１にかかる量子化器４と回路構成が若干異なるが、同様の効果を得ることができる。以下、図４〜図６を用いて具体的に説明する。なお、図５は、量子化器４ａの動作を示すタイミングチャートである。図６は、量子化器４ａに設けられた減算器４６の動作を説明するための図である。
【００３１】
図４に示すように、量子化器４ａは、抵抗部４１１と、スイッチ部４１２と、コンパレータ４１３と、制御回路（制御部）４３と、カウンタ４５と、減算器４６と、温度計コード変換デコーダ４７と、タイミング調整回路４８と、を備える。タイミング調整回路４８は、例えば、複数のフリップフロップによって構成される。なお、本実施の形態では、逓倍クロックＣＬＫＸ４が、基準となるクロックＣＬＫの４倍の周波数を有する場合を例に説明する。
【００３２】
抵抗素子Ｒ１〜Ｒ８は、高電位側電源端子ＶＲＥＦＰと低電位側電源端子ＶＲＥＦＮとの間に直列に接続される。抵抗素子Ｒ１〜Ｒ８は、抵抗素子間のノードの電圧Ｖ１〜Ｖ７を、スイッチ部４１２に対して出力する。スイッチ部４１２は、制御回路４３からの制御信号ＳＥＬに基づいて、電圧Ｖ１〜Ｖ７のうち何れかの電圧を選択し、リファレンス電圧ＶＲＥＦとして出力する。コンパレータ４１３は、逓倍クロックＣＬＫＸ４の立ち上がりに同期して、入力電圧Ｖｉｎとリファレンス電圧ＶＲＥＦとを比較し、Ｈレベル又はＬレベルの比較結果ＣＯＵＴを出力する。なお、本実施の形態では、制御信号ＳＥＬが７ビット幅である場合を例に説明する。
【００３３】
カウンタ４５は、逓倍クロックＣＬＫＸ４の立ち下がりに同期して、比較結果ＣＯＵＴに応じたカウント値ＣＮＴを出力する。より具体的には、カウンタ４５は、比較結果ＣＯＵＴがＨレベルの場合にはカウント値ＣＮＴを１つアップして出力し、比較結果ＣＯＵＴがＬレベルの場合にはカウント値ＣＮＴを１つダウンして出力する。このカウント値ＣＮＴは、１サンプリング前（逓倍クロックＣＬＫＸ４の１クロックサイクル前）の入力電圧Ｖｉｎの情報として用いられる。つまり、カウンタ４５は、１サンプリング前の入力電圧Ｖｉｎの情報を記憶する記憶部としての機能を有する。なお、本実施の形態では、カウント値ＣＮＴが３ビット幅である場合を例に説明する。
【００３４】
制御回路４３は、カウント値ＣＮＴに基づいて、制御信号ＳＥＬを生成し、スイッチ部４１２に対して出力する。したがって、スイッチ部４１２は、制御回路４３からの７ビット幅の制御信号ＳＥＬに基づいて、電圧Ｖ１〜Ｖ７のうち１サンプリング前の入力電圧Ｖｉｎ付近の電圧を選択し、リファレンス電圧ＶＲＥＦとして出力する。例えば、スイッチ部４１２は、カウント値ＣＮＴが"２"の場合には電圧Ｖ２を、カウント値ＣＮＴが"３"の場合には電圧Ｖ３を、リファレンス電圧ＶＲＥＦとして出力する。このような動作は、逓倍クロックＣＬＫＸ４の立ち下がりに同期して繰り返される。
【００３５】
一方、減算器４６は、逓倍クロックＣＬＫＸ４の立ち下がりに同期してカウンタ４５から出力されたカウント値ＣＮＴと、その半周期後の逓倍クロックＣＬＫＸ４の立ち上がりに同期してコンパレータ４１３から出力された比較結果ＣＯＵＴと、の差分を演算する。具体的には、減算器４６は、比較結果ＣＯＵＴがＨレベルの場合にはカウント値ＣＮＴをそのまま演算結果ＣＣとして出力し、比較結果ＣＯＵＴがＬレベルの場合にはカウント値ＣＮＴを１つ減算して演算結果ＣＣとして出力する。なお、本実施の形態では、演算結果ＣＣが３ビットである場合を例に説明する。
【００３６】
例えば、図６に示すように、比較結果ＣＯＵＴ出力時における入力電圧ＶｉｎがＶ３とＶ４との間の電圧レベルである場合について説明する。ここで、カウント値ＣＮＴが"３"の場合、比較結果ＣＯＵＴがＨレベルとなるため、減算器４６は演算結果ＣＣとして"３"を出力する。また、カウント値ＣＮＴが"４"の場合、比較結果ＣＯＵＴがＬレベルとなるため、減算器４６は演算結果ＣＣとして"３"を出力する。これにより、演算結果ＣＣは、常に、入力電圧Ｖｉｎより低いリファレンス電圧ＶＲＥＦに対応した値を示す。それにより、量子化器４ａから出力されるバイナリコードが安定する。
【００３７】
温度計コード変換デコーダ４７は、演算結果ＣＣを７ビット幅の温度計コードＴＨに変換して出力する。タイミング調整回路４８は、クロックＣＬＫにわずかに遅延が付加されたクロックＣＬＫＤの立ち上がりに同期して、温度計コードＴＨを検出し、７ビットの温度計コードＤとして出力する。その後は、例えば、デコーダ（不図示）が、温度計コードＤをバイナリコードに変換して、外部に出力する。このデコーダは、タイミング調整回路４８の前段に設けられても良い。このように、入力電圧Ｖｉｎのサンプリングは逓倍クロックＣＬＫＸ４に同期して行われ、バイナリコードの外部への出力はクロックＣＬＫに同期して行われる。
【００３８】
このように、リファレンス電圧ＶＲＥＦは、逓倍クロックＣＬＫＸ４に同期して、入力電圧Ｖｉｎに追従するように高速に変化する。そのため、本実施の形態にかかる量子化器は、クロックＣＬＫの１クロックサイクル間において入力電圧Ｖｉｎの変化が大きい場合でも、結果的にリファレンス電圧ＶＲＥＦを入力電圧Ｖｉｎ付近にまで追従させることができる。それにより、本実施の形態にかかる量子化器は、コンパレータの数が少なくても、精度の高いサンプリング結果を得ることができる。つまり、本実施の形態にかかる量子化器は、回路規模の増大を抑制等しつつ、入力電圧を精度良くサンプリングすることができる。
【００３９】
実施の形態３
図７は、本発明の実施の形態３にかかる量子化器４ｂを示す図である。量子化器４ｂは、外部入力信号の周波数、つまり、入力電圧Ｖｉｎの変化に応じた逓倍クロックＣＬＫＸＮを生成する機能を有する。量子化器４ｂは、例えば、図１に示すデルタシグマ変調器１において、量子化器４の代わりに用いられる。以下、具体的に説明する。
【００４０】
図７に示すように、量子化器４ｂは、比較部４１と、バッファメモリ４２と、制御回路４３と、タイミング調整回路４４と、に加え、さらに、周波数デジタル変換器４９と、逓倍率可変逓倍器５０と、を備える。なお、周波数デジタル変換器４９と、逓倍率可変逓倍器５０と、により逓倍クロック生成部を構成する。周波数デジタル変換器４９は、外部入力信号の周波数をデジタル信号に変換して出力する。逓倍率可変逓倍器５０は、クロックＣＬＫを、周波数デジタル変換器４９の出力結果に応じた倍率に逓倍し、逓倍クロックＣＬＫＸＮとして出力する。つまり、逓倍率可変逓倍器５０は、外部入力信号の周波数に応じて逓倍率の変化する逓倍クロックＣＬＫＸＮを出力する。言い換えると、逓倍率可変逓倍器５０は、入力電圧Ｖｉｎの変化に応じて逓倍率Ｎの変化する逓倍クロックＣＬＫＸＮを出力する。
【００４１】
実施の形態１，２にかかる量子化器は、高周波信号が入力された場合でも、つまり、入力電圧Ｖｉｎの変化が大きい場合でも、一定倍率の逓倍クロックＣＬＫＸＮに同期してリファレンス電圧ＶＲＥＦを追従させることにより、結果的に精度の高いサンプリング結果を得ることができた。しかし、低周波信号が入力されたにもかかわらず、逓倍クロックＣＬＫＸＮの逓倍率Ｎが大きいと、リファレンス電圧ＶＲＥＦの無駄な追従動作が増え、消費電力が増加してしまう。一方、本実施の形態にかかる量子化器は、外部入力信号の周波数に応じて逓倍率Ｎを変化させることにより、リファレンス電圧ＶＲＥＦの無駄な追従動作を減らし、消費電力の増大を抑制することができる。
【００４２】
例えば、図８に示すように、クロックＣＬＫの１クロックサイクル間ｔ１〜ｔ２において、入力電圧Ｖｉｎの変化が小さい場合、逓倍率がＮ＝３からＮ＝１に変化する。それにより、本実施の形態にかかる量子化器は、リファレンス電圧ＶＲＥＦの無駄な追従動作を減らし、消費電力の増大を抑制することができる。
【００４３】
以上のように、上記実施の形態にかかる量子化器では、リファレンス電圧ＶＲＥＦが、基準クロックを逓倍した逓倍クロックに同期して、入力電圧Ｖｉｎに追従するように高速に変化する。そのため、上記実施の形態にかかる量子化器は、基準クロックの１クロックサイクル間において入力電圧Ｖｉｎの変化が大きい場合でも、結果的にリファレンス電圧ＶＲＥＦを入力電圧Ｖｉｎ付近にまで追従させることができる。それにより、上記実施の形態にかかる量子化器は、コンパレータの数が少なくても、精度の高いサンプリング結果を得ることができる。つまり、上記実施の形態にかかる量子化器は、回路規模の増大を抑制等しつつ、入力電圧を精度良くサンプリングすることができる。
【００４４】
なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。上記実施の形態では、抵抗部４１１が電圧Ｖ１〜Ｖ７を生成する場合について説明したが、これに限られない。抵抗部４１１は任意の数の電圧を生成する構成であっても良い。
【００４５】
また、上記実施の形態では、１つのコンパレータが備えられた場合を例に説明したが、これに限られない。回路規模の増大に影響がない範囲内で、２つ以上のコンパレータが備えられた回路構成にも適宜変更可能である。
【００４６】
また、実施の形態２では、各信号のビット幅が限定されていたが、これに限定されず、任意のビット幅に適宜変更可能である。
【符号の説明】
【００４７】
１  デルタシグマ変調器
２  減算器
３  積分器
４  量子化器
４ａ  量子化器
４ｂ  量子化器
５  ＤＡ変換器
４１  比較部
４２  バッファメモリ
４３  制御回路
４４  タイミング調整回路
４５  カウンタ
４６  減算器
４７  温度計コード変換デコーダ
４８  タイミング調整回路
４９  周波数デジタル変換器
５０  逓倍率可変逓倍器
４１１  抵抗部
４１２  スイッチ部
４１３  コンパレータ
４１４  デコーダ
Ｒ１〜Ｒ８  抵抗素子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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