(57)【要約】【課題】高次でも確実に安定性を維持しながら、クロックジッタに対するロバスト製を効率的に向上することが可能なΣΔ型変換器を提供する。【解決手段】入力信号部１１０と、出力信号部１２０と、入力信号部と出力信号部間に縦続接続で接続され信号経路を形成する複数段の積分器１３１〜１３４と、最終段の積分器１３４の出力信号を量子化する量子化器１４０と、量子化器の出力信号を一段目の積分器と最終段の積分器の入力に戻すフィードバック経路１５１，１５２と、最終段の積分器１３４で各積分器の加算が行われるフィードフォワード経路１６０と、一段目と最終段目の積分器１３１，１３４の入力に戻すフィードバック経路に配置された有限インパルス応答（ＦＩＲ）フィルタ１８１，１８２とを有する。【選択図】図４
2012044500.tif 000002
【特許請求の範囲】
【請求項１】
入力信号部と、
出力信号部と、
上記入力信号部と上記出力信号部間に縦続接続で接続され信号経路を形成する複数段の積分器と、
最終段の積分器の出力信号を量子化する量子化器と、
上記量子化器の出力信号を一段目の積分器と最終段の積分器の入力に戻すフィードバック経路と、
上記一段目と最終段目の積分器の入力に戻すフィードバック経路に配置された有限インパルス応答（ＦＩＲ）フィルタと
を有するΣΔ変換器。
【請求項２】
最終段の積分器で各積分器の加算が行われるフィードフォワード経路を含む
請求項１記載のΣΔ変換器。
【請求項３】
上記一段目の積分器の入力に戻すフィードバック経路に配置されたＦＩＲフィルタは、信号帯域内振幅特性が平坦な特性をもつ低域通過フィルタ（ＬＰＦ）により形成され、上記量子化器で生じた量子化雑音を帯域制限する
請求項１または２記載のΣΔ変換器。
【請求項４】
最終段の積分器の入力に戻すフィードバック経路は過剰ループ遅延を補正するためのゼロ次ループであり、当該ゼロ次ループに配置されたＦＩＲフィルタは、上記一段目の積分器の入力に戻すフィードバック経路にＦＩＲフィルタを設けることによって変った伝達関数を補償する
請求項１から３のいずれか一に記載のΣΔ変換器。
【請求項５】
上記複数段の積分器のうち二つ以上を含みかつ上記量子化器を介すことのないローカルフィードバック部を含む
請求項１から４のいずれか一に記載のΣΔ変換器。
【請求項６】
上記ＦＩＲフィルタのタップ数は偶数である
請求項１から５のいずれか一に記載のΣΔ変換器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、無線通信における受信機をはじめとし、オーディオ機器や医療計測器等に応用される連続時間系ΣΔ変換器に関するものである。
【背景技術】
【０００２】
ΣΔＡＤ変換器は連続時間型とスイッチドキャパシタフィルタ（Switched Capacitor Filter）構成などによる離散時間型がある。
連続時間型ΣΔＡＤ変換器は、比較的に回路を簡易にできるが、信号を電流と時間の積として扱うため、クロックのジッタが特性の劣化を引き起こす。
そして、離散時間型はSwitch On時間の数分の一時間でセトリングする必要性があるので、消費電力が大きくなる。
【０００３】
これらの問題を解決する一構成法として、帰還パスにＦＩＲフィルタを導入する方法が考えられて来た。ここでは、ＦＩＲ ＤＡＣを適用した従来のΣΔＡＤ変換器を三つ採り上げ、その技術を述べる。
【０００４】
図１は、非特許文献１に開示されたΣΔＡＤ変換器（変調器）の構成を示す図である。
図１のΣΔＡＤ変換器１はループフィルタ２，３、加算器４，５、量子化器６、１ビットＤＡＣ７、およびＦＩＲ ＤＡＣ８を有する。
【０００５】
上記非特許文献１のPutterらによって提案されたΣΔＡＤ変換器１では、次数が一次であるループフィルタ（Ｈ）２への帰還ループに、９タップのＦＩＲ ＤＡＣ８を適用して、ジッタの影響を軽減しようと試みてはいる。
【０００６】
図２は、非特許文献２に開示されたΣΔＡＤ変換器（変調器）の構成を示す図である。
図２のΣΔＡＤ変換器１０は、積分器１１，１２、ＦＩＲ ＤＡＣ１３，１４、量子化器１５を有する。
【０００７】
上記非特許文献２のOliaeiによって提案されたΣΔＡＤ変換器１０では、安定性を維持するための別の帰還ループを設けている。
一段目積分器１１への帰還パスでのＦＩＲ ＤＡＣ１３が、システム線形性向上や消費電力を下げるためのＦＩＲ ＤＡＣであり、二段目積分器１２への帰還パスでのＦＩＲ ＤＡＣ１４が、安定性を維持するためのＦＩＲ ＤＡＣである。
【０００８】
図３は、非特許文献３に開示されたΣΔＡＤ変換器（変調器）の構成を示す図である。
図３のΣΔＡＤ変換器２０は、積分器２１，２２、加算器２３，２４、量子化器２５、ＤＡＣ２６、ＦＩＲ ＤＡＣ２７、パルス幅変調器（ＰＷＭ）２８、スイッチＳＷ１，ＳＷ２を有する。
【０００９】
上記非特許文献３のColodroらによって提案されたΣΔＡＤ変換器２０は、Oliaeiによる図２のΣΔＡＤ変換器１０を多ビットへ拡張したものである。
ΣΔ変換器２０は、多ビットの量子化器２５の出力を、量子化器２５を叩く周波数の数倍（Ｆ倍=量子化器出力レベル数−1）の周波数で、シングルビットのパルス幅変調信号に変換する、その後、ＦＩＲ ＤＡＣを適用することによって、クロックジッタへの感度を低減しようとしたものである。
【先行技術文献】
【非特許文献】
【００１０】
【非特許文献１】従来技術例その１：ΣΔ ADC with finite impulse response feedback DAC, Putter, B.M.; Solid-State Circuits Conference, 2004. Digest of Technical Papers. ISSCC. 2004 IEEE International 15-19 Feb. 2004 Page(s):76 - 77 Vol.1
【非特許文献２】従来技術例その２：Sigma-delta modulator with spectrally shaped feedback, Oliaei, O.; Circuits and Systems II: Analog and Digital Signal Processing, IEEE Transactions on Volume 50, Issue 9, Sept. 2003 Page(s):518 - 530
【非特許文献３】従来技術例その3：New Continuous-Time Multibit Sigma - Delta Modulators With Low Sensitivity to Clock Jitter, Colodro, F.; Torralba, A.;Circuits and Systems I: Regular Papers, IEEE Transactions onVolume 56, Issue 1, Jan. 2009 Page(s):74 - 83
【発明の概要】
【発明が解決しようとする課題】
【００１１】
しかし、図１のΣΔＡＤ変換器１では、ＦＩＲ ＤＡＣ８を適用することによって、システム全体の伝達関数が変ってしまったので、安定性を保証できなくなっている。
安定性を確保するためには、安定性を維持するための別の帰還ループを設けるか、安定性が保たれるように、フィルタ係数を変更する必要があるのにも関わらず、ここでは、９タップのＦＩＲフィルタ係数の和が、ただ元の係数と一致するようにしているだけである。その結果。ＦＩＲフィルタでの遅延素子によって、システムのノイズ伝達関数が変ってしまっている。
Putterらは、ＦＩＲフィルタでのその遅延を補償するために、ループフィルタ（Ｈ）２のユニティゲイン周波数を低くして、不安定となったそのシステムを何とか安定の領域に取り戻そうとしている。
しかしこれでは、信号帯域内の量子化雑音の増加を招来して、結局ＳＮ比が劣化してしまうので、ＦＩＲ ＤＡＣ８を適用した意味がなくなってしまう。
【００１２】
また、Oliaeiによる構成では、過剰ループ遅延（Excess Loop Delay）を補正するためのゼロ（Zero）次ループが含まれていないので、図１のΣΔＡＤ変換器１と同じく安定性が確保されない。
また、Oliaeiの構成は、フィードフォワード（Feedforward）トポロジーへの適用はなく、全てフィードバック（Feedback）トポロジーに限る。
連続時間型ΣΔＡＤ変換器で、ＦＩＲ ＤＡＣを導入することによって、クロックジッタに対するロバスト性が確実に向上されるのは、フィードバックトポロジーではなく、フィードフォワードトポロジーである。フィードバックトポロジーでも、２次などの低次であれば、ＦＩＲ ＤＡＣの効果が少しは期待できるが、高次になるに従って、その効果が段々薄れていく。その理由については、後で詳しく説明する。
Oliaeiによる構成で、２次の例しか見せられなかったのは、以上の理由からである。
【００１３】
また、Colodroらによる構成では、以下のような問題点がある。
（１）：ビット数が増えるほど、パルス幅変調器２８ 要求されるサンプリング周波数が高くなるので、消費電力が増大してしまう。
（２）：パルス幅変調器２８での誤差はノイズシェーピングされないので、そのままＳＮ比の劣化に繋がってしまう。
（３）：ＦＩＲ ＤＡＣのタップ数を周波数ファクター（Ｆ）より大きくしないと、クロックジッタの影響を低減できない。
（４）：図３の構成は、Oliaeiによる構成と同じく、過剰ループ遅延を補正するためのゼロ（Zero）次ループを設けていないので、安定性を確保できなくなり、２次のΣΔＡＤ変換器へしか適用できない。
【００１４】
本発明は、高次でも確実に安定性を維持しながら、クロックジッタに対するロバスト製を効率的に向上することが可能なΣΔ型変換器を提供することにある。
【課題を解決するための手段】
【００１５】
本発明の第１の観点のΣΔ変換器は、入力信号部と、出力信号部と、上記入力信号部と上記出力信号部間に縦続接続で接続され信号経路を形成する複数段の積分器と、最終段の積分器の出力信号を量子化する量子化器と、上記量子化器の出力信号を一段目の積分器と最終段の積分器の入力に戻すフィードバック経路と、上記一段目と最終段目の積分器の入力に戻すフィードバック経路に配置された有限インパルス応答（ＦＩＲ）フィルタとを有する。
好適には、最終段の積分器で各積分器の加算が行われるフィードフォワード経路を含む。
【発明の効果】
【００１６】
本発明によれば、量子化器入力部での信号振幅の増大を抑えつつ補正することができ、内部ＤＡ変換器を省略することができ、回路全体の低消費電力化を達成することができる。
【図面の簡単な説明】
【００１７】
【図１】非特許文献１に開示されたΣΔＡＤ変換器（変調器）の構成を示す図である。
【図２】非特許文献２に開示されたΣΔＡＤ変換器（変調器）の構成を示す図である。
【図３】非特許文献３に開示されたΣΔＡＤ変換器（変調器）の構成を示す図である。
【図４】本発明の第１の実施形態に連続時間型ΣΔ変換器の概略構成を示す図である。
【図５】アナログＦＩＲフィルタタップ数による量子化雑音の減衰特性を示す図である。
【図６】内部フィードバックを二つもつ、４次のフィードバック構成のΣΔＡＤ変換器を示す図である。
【図７】所定の設計手順によって、５タップのＦＩＲ ＤＡＣを適用したΣΔＡＤ変換器の示す図である。
【図８】図７の４次フィードバック構成のΣΔＡＤ変換器を簡略化したΣΔＡＤ変換器を示す図である。
【図９】ＦＩＲ ＤＡＣを適用する以前の図６のΣΔＡＤ変換器のジッタ感度を示す図である。
【図１０】ＦＩＲ ＤＡＣを適用した後の図８のΣΔＡＤ変換器のジッタ感度を示す図である。
【図１１】二番目のＤＡＣにもフィルタリング効果を持たせた、４次フィードバック構成のΣΔＡＤ変換器を示す図である。
【図１２】ＦＩＲ ＤＡＣを適用する以前の図６のΣΔＡＤ変換器のジッタ感度を示す図である。
【図１３】ＦＩＲ ＤＡＣを適用した後の図１１のΣΔＡＤ変換器のジッタ感度を示す図である。
【図１４】図４のフィードフォワード構成のΣΔＡＤ変換器へ、５タップのＦＩＲ ＤＡＣを適用したΣΔＡＤ変換器を示す図である。
【図１５】図４のフィードフォワード構成のΣΔＡＤ変換器へ、４タップのＦＩＲ ＤＡＣを適用したΣΔＡＤ変換器を示す図である。
【図１６】図４のフィードフォワード構成のΣΔＡＤ変換器へ、２タップのＦＩＲ ＤＡＣを適用したΣΔＡＤ変換器を示す図である。
【図１７】図４のΣΔＡＤ変換器のシミュレーション結果を示す図である。
【図１８】図１４のΣΔＡＤ変換器のシミュレーション結果を示す図である。
【図１９】図１５のΣΔＡＤ変換器のシミュレーション結果を示す図である。
【図２０】図１６のΣΔＡＤ変換器のシミュレーション結果を示す図である。
【発明を実施するための形態】
【００１８】
以下、本発明の実施形態を図面に関連付けて説明する。
なお、説明は以下の順序で行う。
１．連続時間型ΣΔ変換器の概略構成例
２．連続時間型ΣΔＡＤ変換器のフィードフォワードトポロジーにＦＩＲＤＡＣを採用する理由
３．複数タップのΣΔＡＤ変換器のノイズ感度のシミュレーション結果
【００１９】
＜１．連続時間型ΣΔ変換器の概略構成＞
図４は、本発明の第１の実施形態に連続時間型ΣΔＡＤ変換器（変調器）の概略構成を示す図である。
【００２０】
本第１の実施形態に係る連続時間型ΣΔＡＤ変換器１００は、図４に示すように、４次フィードフォワードトポロジーにＦＩＲ ＤＡＣを適用している。
【００２１】
本ΣΔＡＤ変換器１００は、入力信号部１１０と、出力信号部１２０と、入力信号部１１０と出力信号部１２０間に縦続接続で接続され信号経路を形成する複数段の積分器１３１〜１３４と、最終段の積分器１３４の出力信号を量子化する量子化器１４０と、を有する。
ΣΔＡＤ変換器１００は、量子化器１４０の出力信号を一段目の積分器１３１と最終段の積分器１３４の入力に戻すフィードバック経路１５１，１５２と、最終段の積分器１３４で加算が行われるフィードフォワード経路１６０とを有する。
ΣΔＡＤ変換器１００は、複数段の積分器のうち二つ以上を含みかつ量子化器１４０を介すことのないローカルフィードバック部１７１，１７２を有する。
そして、ΣΔＡＤ変換器１００は、一段目と最終段目の積分器１３１，１３４の入力に戻すフィードバック経路１５１，１５２に配置された有限インパルス応答（ＦＩＲ）フィルタ１８１，１８２を有する。
【００２２】
なお、図４は基本構成を示す回路図であって、厳密にいえば複数タップ、たとえば２タップ、３タップ、４タップ、５タップ等のＦＩＲ ＤＡＣについては示されていない。
図４は、フィードフォワードトポロジーにおいて、一段目と最終段目の積分器１３１，１３４の入力に戻すフィードバック経路１５１，１５２にＦＩＲ ＤＡＣ（ＦＩＲフィルタ）１８１，１８２が配置されることを示している。
なお、後で説明するように、複数タップのＦＩＲ ＤＡＣ（ＦＩＲフィルタ）１８１，１８２が配置されることで、ジッタ感度特性がより一層改善される。
また、ローカルフィードバック部１７１，１７２はノッチを作る機能を有する。
【００２３】
入力信号部１１０は、入力信号が入力される利得ａ１のアンプ１１１と、加算器１１２を有する。
加算器１１２では、入力信号とフィードバック経路１５２のＦＩＲ ＤＡＣ１８２のフィードバックアナログ信号とローカルフィードバック部１７１の帰還信号が加算され、初段の積分器１３１で積分される。積分器１３１の利得はａ１，ｂ１，−ｄ１である。
積分器１３１の出力側に２段目の積分器１３２が接続されている。積分器１３２の利得はｃ２である。
積分器１３２の出力はローカルフィードバック部１７１により加算器１１２にフィードバックされる。ローカルフィードバック部１７１の利得は−ｄ１である。
積分器１３２の出力には加算器１９１が接続されている。加算器１９１では、積分器１３２の出力とローカルフィードバック部１７２のローカル帰還信号が加算され、３段目の積分器１３３で積分される。積分器１３３の利得はｃ３，−ｄ２である。
積分器１３３の出力には加算器１９２が接続されている。
加算器１９２では、フィードフォワード経路１６０のフィードフォワード経路１６１，１６２，１６３の信号とＦＩＲ ＤＡＣ１８１の出力信号が加算され、最終段の積分器１３４で積分される。
積分器１３４の出力はローカルフィードバック部１７２により加算器１９１にフィードバックされる。ローカルフィードバック部１７２の利得は−ｄ２である。
【００２４】
フィードフォワード経路１６１は、積分器１３１の出力を利得ａ４をもって加算器１９２にフィードフォワードする。
フィードフォワード経路１６２は、積分器１３１の出力を利得ａ３をもって加算器１９２にフィードフォワードする。
フィードフォワード経路１６３は、積分器１３２の出力を利得ａ２をもって加算器１９２にフィードフォワードする。
【００２５】
また、一段目の積分器１３１の入力に戻すフィードバック経路１５２に配置されたＦＩＲ ＤＡＣ（ＦＩＲフィルタ）１８２は、信号帯域内振幅特性が平坦な特性をもつ低域通過フィルタ（ＬＰＦ）により形成され、量子化器１４０で生じた量子化雑音を帯域制限する。
【００２６】
また、最終段の積分器１３４の入力に戻すフィードバック経路１５１は過剰ループ遅延を補正するためのゼロ次ループである。
このゼロ次ループに配置されたＦＩＲ ＤＡＣ（ＦＩＲフィルタ）１８１は、一段目の積分器１３１の入力に戻すフィードバック経路にＦＩＲフィルタを設けることによって変わった伝達関数を補償することによって安定性を維持することが可能である。
【００２７】
このような構成を有する本第１の実施形態に係る連続時間型ΣΔＡＤ変換器１００は、上述したように、複数タップのフィードフォワードトポロジーにＦＩＲ ＤＡＣを適用している。
その理由を離散時間型と比較しつつ説明する。
【００２８】
＜２．連続時間型ΣΔＡＤ変換器のフィードフォワードトポロジーにＦＩＲＤＡＣを採用する理由＞
離散時間型ΣΔＡＤ変換器で発生するクロックジッタは、入力でのサンプリングジッタと、フィルタ内部で使われるクロックと量子化器を叩くクロック間の相対タイミングジッタ、その二つに分けられる。
しかし、この場合、クロックの半周期以内にセトリングさえできれば、特性には何の影響も及ぼさない離散時間型フィルタの固有の性質から、内部の相対タイミングジッタは無視できる。
すなわち、離散時間型でのジッタに因る影響は、フィルタトポロジーや次数に依存しない。離散時間型では、内部の相対タイミングジッタを無視すると、サンプリングジッタだけを考慮すればよいことになる。入力信号として正弦波を仮定した場合、タイミングジッタδに因る誤差は、次のように計算できる。
【００２９】
【数１】
2012044500.tif 000003
【００３０】
上式から、離散時間型でのサンプリングジッタは、入力信号のＣＴ（連続時間）微分と混合されるジッタ成分であることが分かる。
【００３１】
それに対して、連続時間型ΣΔＡＤ変換器では、量子化器でのサンプリングジッタと、ＤＡＣ出力のタイミングジッタがある。
ここで、量子化器でのサンプリングジッタに因る誤差は、システムで得られる最大のノイズシェーピングが掛かるので無視できるが、ＤＡＣ出力のタイミングジッタはノイズシェーピングされないので、連続時間型ではＤＡＣ出力のタイミングジッタが支配的になる。
【００３２】
理解を助けるため、ＮＲＺ（Non-Return-Zero）という、０次ホールドＤＡＣでのタイミングジッタを例として考察する。
ＮＲＺ ＤＡＣでのジッタによる誤差は、出力コードの遷移エッジにジッタがのるわけであることから、そのエッジずれを微分として近似すると、出力コードのＤＴ（離散時間）微分と混合されるジッタとして考えられる。
そして、出力コードには、入力信号と量子化雑音の両方の成分が入っているので、ＮＲＺ ＤＡＣ出力のジッタによる誤差というのは、入力信号のＤＴ微分と混合されるジッタ成分と、量子化雑音のＤＴ微分と混合されるジッタ成分、その二つが存在することになる。
【００３３】
離散時間型では、入力信号のＣＴ微分と混合されるジッタ成分だけがあるのに対して、連続時間型では、入力信号のＤＴ微分と混合されるジッタ成分だけではなく、量子化雑音のＤＴ微分と混合されるジッタ成分も存在する。これにより、連続時間型のほうが離散時間型に比べて、クロックジッタの影響が大きいことが分かる。
【００３４】
連続時間型ΣΔＡＤ変換器でのクロックジッタへの感度を緩和するために、種々の形態のＤＡＣ出力波形が工夫されている。その中で、キャパシタＣと抵抗Ｒによる指数（Exponential）減衰波形を利用するＳＣＲ（Switched-Capacitor-Resistor）ＤＡＣが最近注目を浴びている。
ＳＣＲ ＤＡＣは、連続時間型のＤＡＣパルスを離散時間型のＤＡＣパルスに近似させることによって、ジッタへの感度を減らしたものである。
【００３５】
しかし、ＳＣＲ ＤＡＣを利用する際、（１）パルス波形自体に、スイッチのオン抵抗などの寄生成分の影響が大きい、その上、（２）瞬時的に大きい電流が流れるので、寄生抵抗での電圧降下による電圧変動で、アンプがクリップ（Clip）しやすくなる。また、（３）積分器に要求されるスルーレートや帯域が非常に高くなる。
このような諸問題から、ＳＣＲ ＤＡＣの利用はできれば避けたい。
ジッタに対する感度が低いＤＡＣ波形に、余弦（Cosine） ＤＡＣというのもある。しかし、コサイン（Cosine）波形をもつ電流を実現するのは簡単ではないので、ここでの考察は、比較的に実現しやすいＮＲＺ ＤＡＣを前提に話を進めていくことにする。
【００３６】
先ず、ＤＡＣ出力のタイミングジッタを考慮する際、量子化雑音のＤＴ微分と混合されたジッタ成分と、入力信号のＤＴ微分と混合されたジッタ成分の中、どっちのほうが大きいのかを比較してみる。
それは、ΣΔＡＤ変換器出力を｜ＤＴ微分×Ｆｓ｜２して、全量子化ノイズと信号のパワーを比較すれば、すぐ分かるものである。
また、Ortmannsによる式を利用しても計算できる周知のものなので、ここでの詳細な説明は省略する（非特許文献：M. Ortmanns, F. Gerfers : Continuous-Time Sigma-Delta A/D Conversion Fundamentals, Performance Limits and Robust Implementations, Springer Series in Advanced Microelectronics  式4-25を参照）。
ΣΔＡＤ変換器出力をＤＴ微分したシミュレーション結果からも、Ortmanns式による計算結果からも、全量子化ノイズのほうが信号より遥かに大きいことが確認されている。
【００３７】
以上の結果から、連続時間型ΣΔＡＤ変換器で、クロックジッタによるＳＮ比の劣化の主な原因は、ＤＡＣに含まれている量子化雑音であることが分かったので、クロックジッタへの感度を減らすためには、何らかの方法で量子化雑音を減らせばよい。
クロックジッタへの感度を低減するため、帰還パスに、ＦＩＲフィルタを挿入するアプローチは、従来例で示した通り、以前から試されている。
帰還パスに、ＦＩＲフィルタを挿入することによって、高域に巨大なエネルギーをもつ量子化雑音を減衰させることができ、クロックジッタに対するロバスト性の向上が期待できる筈である。
【００３８】
ＦＩＲ ＤＡＣというのは、１ビットのΣΔＡＤ変換器に、多ビットのメリットを付け加えたものとして考えることができる。すなわち、線形な多ビットＤＡＣとしてでも見做せる。ＦＩＲフィルタ係数のミスマッチは、フィルタ応答に影響するだけであって（Distortionを誘発しない）、１ビットＤＡＣの線形性が保たれる。したがって、都合のよいものに思われるが、ＦＩＲ ＤＡＣをΣΔＡＤ変換器に適用するとき、問題になるのが安定性である。
１（One）クロック以内に、多レベルのアナログ出力を全部帰還できるのなら問題ない筈である。しかし、この場合、超高速のΣΔＡＤ変換器となるので、消費電力が大幅に増大してしまう。
ここでは、非特許文献２のOliaeiによって提案された技術のように、安定性を保つための別の帰還ループを設けることにする。
【００３９】
そのＦＩＲフィルタとして、どうようなフィルタが必要となるのか考察する必要がある。
先ず、フィルタタイプを決める。ＬＰＦ型、ＨＰＦ型、ＢＰＦ型、ＢＥＦ型の中で、取り出す周波数によって、フィルタトポロジーを選ぶ。ＨＰＦとＢＰＦは入力信号成分まで除去してしまうので、除外する。また、妨害波など、除去したいものの周波数や振幅が特定できるなら、ＢＥＦ型が必要となるが、今回は、ホワイトなジッタを考慮しているので、ＬＰＦ型を選択することにする。
そして、ＦＩＲフィルタ関数としては、どのようなものが適するのかを決める。ここでは、急峻な減衰特性が不要の上、コム（Comb）とOptimalな減衰特性が然程変らないことが確認できたので、フラットなインパルス応答をもつコムフィルタ(櫛型フィルタとも呼ぶ)を選択することにする。
【００４０】
そのコムフィルタ係数をもつＬＰＦの次数は、何次が最適なのか考察する。勿論、次数を高くするほど、量子化雑音を大きく減衰させることができるので、高次にするほど、ジッタの影響を小さくできるが、それは面積の増大をもたらす。
回路規模の観点から、１０タップ以下のものから、ジッタ感度を調べていくことにする。
【００４１】
図５（Ａ）および（Ｂ）は、アナログＦＩＲフィルタタップ数による量子化雑音の減衰特性を示す図である。
【００４２】
タップ数を偶数にすれば、量子化雑音が最も大きくなる、fs/2付近にノッチを配置できることがわかる。すなわち、フィルタタップ数は、奇数より偶数にしたほうが、量子化雑音をもっと効率的に除去できるので、ＦＩＲ ＤＡＣの効果を大きくすることになる。
【００４３】
ΣΔＡＤ変換器で使われるフィルタ構成には、主なものとして、フィードフォワード（Feedforward）トポロジーとフィードバック（Feedback）トポロジーがある。
結論から言うと、ＦＩＲ ＤＡＣを導入することによって、クロックジッタに対するロバスト性が確実に向上されるのは、フィードバックトポロジーではなく、フィードフォワードトポロジーである。
フィードフォワードトポロジーでは、フィードバックのパスが一つである。
これに対して、フィードバックトポロジーでは、フィードバックのパスが複数必要となるので、フィードバックのパスが複数になった分、ＤＡＣ出力のタイミングジッタの入り口が増えることになるので、フィードバックトポロジーが不利なのは予想できることである。
また、実際の回路では、ＤＡ変換器は積分器と一体で構成されるため、フィードバックのパスが一つであるフィードフォワードトポロジーのほうが、構造が複雑にならずに済むというメリットがある。
【００４４】
ＦＩＲ ＤＡＣを適用した従来例を観ると、フィードフォワードトポロジーへの適用はなく、全てフィードバックトポロジーへの適用である。したがって、ＦＩＲ ＤＡＣをフィードバックトポロジーへ適用したとき生じる問題点を明らかにするために、先ず、フィードバックトポロジーへＦＩＲ ＤＡＣを適用してみる。
【００４５】
図６は、内部フィードバックを二つもつ、４次のフィードバックト構成のΣΔＡＤ変換器を示す図である。
なお、理解を容易にするために、本実施形態の説明において、図６およびその他の図において、図４と同様の構成部分は同一符号をもって表すこととする。
【００４６】
伝達関数はSteyaertのテーブル（Optimal Parameters for ΣΔModulator Topologies, Michel, S. Steyaert; Circuits and Systems II: Analog and Digital Signal Processing, IEEE Transactions on Volume 45, Issue 9, Sept. 1998 Page(s):1232 - 1241参照)、または、SchreierのDelta-Sigma Toolboxを利用して得られる。
【００４７】
設計手順は、以下のようである。
（１）既存の安定な４次離散時間型システムから、インパルス応答が同じとなる連続時間型システムを求める。その後、（２）その連続時間型システムにＦＩＲ ＤＡＣを適用する。この際、ＦＩＲ ＤＡＣを導入した連続時間型システムのインパルス応答が、既存の安定なシステムのインパルス応答と完全に一致するように係数を決める。
【００４８】
連続時間型システムでは、離散時間型システムとは違って、過剰ループ遅延という問題がある。
この問題は、量子化器での遅延やＤＡＣ素子のミスマッチを抑えるためのキャリブレーション回路などで生じる遅延によって、ＤＡＣパルスがサンプリングポイントを跨る問題を指すものである。その過剰ループ遅延によって、システムの伝達関数が変わるので、安定性も保証できなくなる。
２００４年、遅延補償パスを加えることで、遅延なしの応答に戻す手法が提案された（A continuous-time sigma-delta modulator with 88-dB dynamic range, Yan, S.; IEEE Journal of Solid-State Circuits, Volume 39, Issue 1, Jan. 2004、参照）。
その遅延補償パスは、Ｌ１に「０次の項」を作るので、ゼロ（Zero）次ループ、あるいは、ダイレクトフィードバックパス（Direct Feedback Path）とも言う。上記の手順（１）と（２）で、このゼロ（Zero）次ループの挿入を落としてはいけない。
【００４９】
図７は、上記の設計手順によって、５タップのＦＩＲ ＤＡＣを適用したΣΔＡＤ変換器の示す図である。
初段の積分器１３１へフィードバックされるパスでのＦＩＲ ＤＡＣ（フィルタ係数 f0〜f4）がジッタの影響を減らすためのＦＩＲ ＤＡＣであり、２段目以降の積分器へフィードバックされるパスでのＦＩＲ ＤＡＣが安定性を維持するためのＦＩＲ ＤＡＣである。
このとき、ゼロ次ループにもＦＩＲ ＤＡＣを適用する。ゼロ次ループに、ＦＩＲ ＤＡＣを適用しない場合、元の安定な離散時間システムと次数分だけインパルス応答が合わなくなる。
図７からも分かるように、ＦＩＲ ＤＡＣをフィードバックトポロジーへ適用すると、回路規模が膨大になってしまう。
しかし、2段目以降の積分器１３２〜１３４へフィードバックされるパスでのＦＩＲ ＤＡＣは、安定性を維持するためのＦＩＲ ＤＡＣだけであって、フィルタリング特性を持つものではないので、フィルタ係数を全部非ゼロ（Nonzero）にする必要はない。
ここでは、安定な離散時間システムとインパルス応答が同じになる条件の下で、出来る限りタップ数を減らしていく。
その結果、得られたΣΔＡＤ変換器の構成を図８に示す。
図８は、図７の４次フィードバック構成のΣΔＡＤ変換器を簡略化したΣΔＡＤ変換器を示す図である。
【００５０】
得られたフィードバック構成のΣΔＡＤ変換器のクロックジッタに対するロバスト性を確かめるため、図６と図８のΣΔＡＤ変換器へ、0.8psecのパルスポジションジッタ（Pulse Position Jitter）を仮定して、其々の感度を調べてみる。
図９は、ＦＩＲ ＤＡＣを適用する以前の図６のΣΔＡＤ変換器のジッタ感度を示す図である。
図１０は、ＦＩＲ ＤＡＣを適用した後の図８のΣΔＡＤ変換器のジッタ感度を示す図である。
【００５１】
図９および図１０からわかるように、ＦＩＲ ＤＡＣを適用する前後のΣΔＡＤ変換器のジッタに対する感度はほぼ同じで、ＦＩＲ ＤＡＣの適用によって期待されていた効果があまり観られない。
それは、二番目のＤＡＣが、安定性を維持するためのＦＩＲ ＤＡＣだけであって、コムフィルタなどのフィルタリング効果を持っていないからである。2番目のＤＡＣに含まれている、量子化雑音のＤＴ微分と混合されるジッタ成分は、一次のノイズシェーピングしか受けないので、残留ノイズ成分がSN比を劣化させてしまう。
二番目のＤＡＣにもフィルタリング効果を持たせるには、また別途に安定性を維持するためのＦＩＲ ＤＡＣが必要となる。
【００５２】
図１１は、二番目のＤＡＣにもフィルタリング効果を持たせた、４次フィードバック構成のΣΔＡＤ変換器を示す図である。
【００５３】
ＦＩＲ ＤＡＣを適用する前のΣΔＡＤ変換器（図６）と一番目と二番目のＤＡＣにフィルタリング効果を持たせたΣΔＡＤ変換器（図１１）へ、0.4psecのパルスポジションジッタ（Pulse Position Jitter）を仮定して、其々の感度を調べてみる。
図１２は、ＦＩＲ ＤＡＣを適用する以前の図６のΣΔＡＤ変換器のジッタ感度を示す図である。
図１３は、ＦＩＲ ＤＡＣを適用した後の図１１のΣΔＡＤ変換器のジッタ感度を示す図である。
【００５４】
図１２および図１３からわかるように、0.4psecのパルスポジションジッタ（Pulse Position Jitter）を仮定して、シミュレーションを行った結果、以前よりは大きく改善されたものの、未だ２ｄＢ程度の劣化が見られる。
これはまた前例と同じく、三番目のＤＡＣが安定性を維持するためのＦＩＲ ＤＡＣであって、フィルタリング効果を持っていないからである。三番目のＤＡＣは、２次のノイズシェーピングを受けるが、２次では除去し切れなかった残留ノイズ成分があり、それが高周波に位置するノッチを埋めていることが、図１３のシミュレーション結果から観測できる。
【００５５】
以上の考察から、連続時間型ΣΔＡＤ変換器でのＦＩＲ ＤＡＣの応用先は、フィードバック（Feedback）トポロジーではなく、フィードフォワード（Feedforward）トポロジーであることが分かる。
そこで、図４のΣΔＡＤ変換器１００は、内部フィードバックを二つもつ、４次のフィードフォワード（Feedforward）構成のΣΔＡＤ変換器として形成されている。
【００５６】
＜３．複数タップのΣΔＡＤ変換器のノイズ感度のシミュレーション結果＞
図４のフィードフォワード（Feedforward）トポロジーへＦＩＲ ＤＡＣを適用していくが、フィルタタップ数とジッタ感度を調べるため、幾つかを試してみることにする。
このとき、図５の検討から、フィルタタップ数を奇数より偶数にしたほうが、もっと効率的に量子化雑音を除去できるという考察が得られており、その検証のために、奇数と偶数の両方を挿入する。
【００５７】
図１４は、図４のフィードフォワード構成のΣΔＡＤ変換器へ、５タップのＦＩＲ ＤＡＣを適用したΣΔＡＤ変換器を示す図である。
図１５は、図４のフィードフォワード構成のΣΔＡＤ変換器へ、４タップのＦＩＲ ＤＡＣを適用したΣΔＡＤ変換器を示す図である。
図１６は、図４のフィードフォワード構成のΣΔＡＤ変換器へ、２タップのＦＩＲ ＤＡＣを適用したΣΔＡＤ変換器を示す図である。
【００５８】
図１４のΣΔＡＤ変換器１００Ａ、図１５のΣΔＡＤ変換器１００Ｂ、および図１６のΣΔＡＤ変換器１００Ｃのジッタへの感度を調べるために、0.4psecのパルスポジションジッタ（Pulse Position Jitter）を仮定してシミュレーションを行った。
図１７は、図４のΣΔＡＤ変換器のシミュレーション結果を示す図である。
図１８は、図１４のΣΔＡＤ変換器のシミュレーション結果を示す図である。
図１９は、図１５のΣΔＡＤ変換器のシミュレーション結果を示す図である。
図２０は、図１６のΣΔＡＤ変換器のシミュレーション結果を示す図である。
【００５９】
複数タップのＦＩＲ ＤＡＣを適用する以前のΣΔＡＤ変換器１００では約１１ｄＢ劣化するのに対して、５タップと４タップのＦＩＲ ＤＡＣを入れたものでは、それぞれ１．５ｄＢと１ｄＢ程度の劣化しか観られない。
ほんの少しだけの差ではあるが、４タップのＦＩＲ ＤＡＣを入れたものが、５タップのＦＩＲ ＤＡＣを入れたものより、ジッタ感度を低くしているシミュレーション結果から、フィルタタップ数は偶数のほうが有利であることが確認できた。
２タップのＦＩＲ ＤＡＣを挿入することによって、fs/2周波数にノッチを一つだけ置いたものでは、約３ｄＢ位の劣化が観られたが、複数タップのＦＩＲ ＤＡＣを適用する以前の図４のΣΔＡＤ変換器と比べて面積の増加がさほどなく、ジッタへの感度を大きく低減できていることから、システム仕様に応じて採用することが可能である。
【００６０】
以上説明したように、本実施形態によれば、以下の効果を得ることができる。
本実施形態によれば、高次でも確実に安定性を維持しながら、クロックジッタに対するロバスト性を効率的に向上できる。
連続時間型ΣΔＡＤ変換器で、ＦＩＲ ＤＡＣを導入することによって、クロックジッタに対するロバスト性が確実に向上できる。特には、フィードバックトポロジーではなく、フィードフォワードトポロジーにおいて効果は大きい。
ＦＩＲ ＤＡＣを適用した既存のΣΔＡＤ変換器は、安定性の問題を抱えており、２次までにしか適用できなかった。これに対して、本実施形態では、ＦＩＲ ＤＡＣを導入した連続時間型システムのインパルス応答が、既存の安定な離散時間型システムのインパルス応答と完全に一致するように係数を決めている。したがって、元の離散時間型システムが安定である限り、フィルタ次数を幾らでも上げられる。
過剰ループ遅延（Excess Loop Delay）を補正するためのゼロ（Zero）次ループにもＦＩＲ ＤＡＣを挿入することにより、安定性が確保できる。
ＦＩＲ ＤＡＣを適用する際、安定性を維持するための別の帰還ループを設ける必要があることは既に提案されていたものの、本実施形態では、その別の帰還ループというのをゼロ次ループに当て嵌めることによって、面積を大きく低減することができる。
また、本実施形態によれば、シングルビット、多ビットを問わず適用できるものである。多ビットのＤＡＣに適用する際、非特許文献３に開示された技術のように、多ビットの量子化器出力をシングルビットのパルス幅変調信号に変換する必要がないので、低消費電力で実現できる。
ＦＩＲフィルタのタップ数を偶数にすることによって、量子化雑音が最も大きくなる、fs/2周波数付近にノッチを配置することができ、クロックジッタに対するＦＩＲ ＤＡＣの効果を最も大きくすることができる。
【符号の説明】
【００６１】
１００，１００Ａ，１００Ｂ，１００Ｃ・・・ΣΔＡＤ変換器、１１０・・・入力信号部、１１１・・・アンプ、１１２・・・加算器、１２０・・・出力信号部、１３１〜１３４・・・積分器、１４０・・・量子化器、１５１，１５２・・・フィードバック経路、１６０・・・フィードフォワード経路、１７１，１７２・・・ローカルフィードバック部、１８１，１８２・・・有限インパルス応答（ＦＩＲ）フィルタ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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