(57)【要約】【課題】並列接続された複数の入力回路のうち使用する入力回路を切り替える際に生じる出力ノードの信号ノイズ（ハザード）を防止する。【解決手段】それぞれが、入力信号ＩＮが供給される一つの入力ノードＮ１０に接続し、出力信号ＯＵＴを供給する一つの内部出力ノードＮ１１に接続し、互いに電気的特性が異なる第１及び第２の入力回路１００Ａ，１００Ｂと、切り替え信号ＳＥＬを生成し、切り替え信号ＳＥＬによって、入力回路１００Ａ，１００Ｂを制御する入力制御回路３００とを備える。入力制御回路３００は、入力回路１００Ａ，１００Ｂのいずれか一方を活性から非活性へ、いずれか他方を非活性から活性へ切り替えるとき、入力回路１００Ａ，１００Ｂが同時に活性状態となる時間を含むように制御する。これにより、入力回路１００Ａ，１００Ｂの切り替えに伴う信号ノイズ（ハザード）の発生が防止される。【選択図】図４
2012104195.tif 000002
【特許請求の範囲】
【請求項１】
それぞれが、入力信号が供給される一つの入力ノードに接続し、出力信号を供給する一つの内部出力ノードに接続し、互いに電気的特性が異なる第１及び第２の入力回路と、
切り替え信号を生成し、前記切り替え信号によって、前記第１及び第２の入力回路を制御する第１の制御回路と、を備え、
前記第１の制御回路は、前記第１及び第２の入力回路のいずれか一方を活性から非活性へ、いずれか他方を非活性から活性へ切り替えるとき、少なくとも前記第１及び第２の入力回路が、同時に活性状態となる時間を含むように制御する、半導体装置。
【請求項２】
前記第１及び第２の入力回路は、前記入力信号の電位を検知する第１及び第２の初段部と、前記第１及び第２の初段部がそれぞれ出力する第１及び第２の出力信号のいずれか一方を前記内部出力ノードへ出力する出力部と、を含み、
前記第１の制御回路は、
前記切り替え信号の遷移から第１の所定時間後に、前記第１及び第２の入力回路のいずれか一方を非活性から活性に切り替え、
前記切り替え信号の遷移から前記第１の所定時間よりも長い第２の所定時間後に、前記第１及び第２の入力回路のいずれか他方を活性から非活性に切り替え、
前記切り替え信号の遷移から前記第１の所定時間よりも長い第３の所定時間後に、前記出力部が前記内部ノードへ出力する信号を、前記活性から非活性に切り替えられた前記第１及び第２の入力回路のいずれか他方に対応する前記第１及び第２の出力信号のいずれか他方から、前記非活性から活性に切り替えられた前記第１及び第２の入力回路のいずれか一方に対応する前記第１及び第２の出力信号の一方へ切り替える、請求項１に記載の半導体装置。
【請求項３】
前記半導体装置は、前記半導体装置の動作速度を設定する第１のコマンドを前記半導体装置の外部から受領し、
前記第１の制御回路は、前記第１のコマンドが示す前記動作速度に基づいて、前記第１及び第２の入力回路のいずれか他方の活性を示す選択及び前記第１及び第２の入力回路のいずれか一方の非活性を示す非選択を確定する、請求項２に記載の半導体装置。
【請求項４】
前記半導体装置は、更に、外部クロック信号に関連する前記半導体装置が含むＤＬＬ回路の位相を調整する第３のコマンドを前記外部から受領し、
第１の前記入力ノードは、前記外部クロック信号が前記外部から供給されるクロック端子に接続され、
前記第１の制御回路は、前記第３のコマンドの受領後は、前記第１のコマンドの受領に係わらず、前記外部クロック端子に関連する前記第１及び第２の入力回路の前記選択及び非選択の確定を維持する、請求項３に記載の半導体装置。
【請求項５】
前記半導体装置は、更に、ライトデータ及びデータストローブ信号に関連する前記半導体装置が含む前記ライトデータ及び前記データストローブ信号の入力タイミングを前記外部クロック信号と調整するライトレベリング回路を活性化する第２のコマンドを前記外部から受領し、
複数の第２の前記入力ノードは、前記ライトデータ及びデータストローブ信号がそれぞれ前記外部から供給されるライトデータ端子及びデータストローブ端子に接続され、
前記第１の制御回路は、前記第２のコマンドの受領後は、前記第１のコマンドの受領に係わらず、前記外部クロック端子、前記ライトデータ端子及びデータストローブ端子にそれぞれ関連する複数の前記第１及び第２の入力回路の前記選択及び非選択の確定を維持する、請求項４に記載の半導体装置。
【請求項６】
前記半導体装置は、更に、アドレス信号及びコマンド信号をそれぞれ前記外部から受領し、
複数の第３の前記入力ノードは、前記アドレス信号及びコマンド信号がそれぞれ前記外部から供給されるアドレス端子及びコマンド端子に接続され、
前記第１の制御回路は、前記第２のコマンドまたは前記第３のコマンドの受領に係わらず、前記第１のコマンドの受領の都度、前記アドレス端子及びコマンド端子にそれぞれ関連する複数の前記第１及び第２の入力回路の前記選択及び非選択の確定を、それぞれ対応する前記第１のコマンドが示す前記動作速度に基づいて更新する、請求項４または５に記載の半導体装置。
【請求項７】
複数の前記入力ノードは、それぞれ対応するアドレス信号、コマンド信号、ライトデータ、データストローブ信号及び外部クロック信号が前記半導体装置の外部から供給される複数の外部端子に接続されている、請求項１または２に記載の半導体装置。
【請求項８】
前記第１の入力回路は前記第２の入力回路よりも動作速度が速く、前記第２の入力回路は前記第１の入力回路よりも消費電力が少ない、請求項１または２に記載の半導体装置。
【請求項９】
前記第１の制御回路は、
イニシャライズ時に活性化されるリセット信号に応答して前記第１の入力回路を選択し、
前記リセット信号が非活性化した後に前記半導体装置の外部から供給される第１のコマンドに基づいて、前記第１の入力回路を継続して選択し、或いは、前記第１の入力回路の選択に替えて前記第２の入力回路を選択する、請求項８に記載の半導体装置。
【請求項１０】
前記第１のコマンドは該半導体装置の動作速度を示すコマンドであり、
前記第１の制御回路は、前記第１のコマンドが相対的に高速動作を示している場合には前記第１の入力回路を継続して選択し、前記第１のコマンドが相対的に低速動作を示している場合には前記第１の入力回路の選択に替えて前記第２の入力回路を選択する、請求項９に記載の半導体装置。
【請求項１１】
前記入力ノードは、ライトデータが供給されるデータ端子又はデータストローブ信号が供給されるデータストローブ端子に接続され、
前記第１の制御回路は、前記ライトデータ又は前記データストローブ信号の入力タイミングを調整するライトレベリング動作が実行された場合、前記第１のコマンドに基づく前記第１又は第２の入力回路の選択及び非選択の切換え制御を無効化する、請求項９又は１０に記載の半導体装置。
【請求項１２】
前記入力ノードは、外部クロック信号が供給されるクロック端子に接続され、
前記第１の制御回路は、前記外部クロック信号に基づき、ＤＬＬ回路によって位相制御された内部クロック信号が生成されている場合、前記第１のコマンドに基づく前記第１又は第２の入力回路の選択及び非選択の切換え制御を無効化する、請求項９乃至１１のいずれか一項に記載の半導体装置。
【請求項１３】
前記第２の所定時間は前記第３の所定時間よりも長い、請求項２乃至６のいずれか一項に記載の半導体装置。
【請求項１４】
前記第１及び第２の入力回路は、前記入力信号の電位を検知する第１及び第２の初段部と、前記第１及び第２の初段部がそれぞれ出力する第１及び第２の出力信号のいずれか一方を前記内部出力ノードへ出力する出力部と、を含み、
前記出力部は、前記第１及び第２の初段部がそれぞれ出力する第１及び第２の出力信号を前記内部出力ノードへ出力する第１及び第２の出力部と、を含み、
前記第１及び第２の出力部は、前記内部出力ノードに対して少なくともいずれか一方が活性、いずれか他方が非活性に制御されるトライステートのセレクタを含み、
前記第１の制御回路は、
前記第３の所定時間後に、前記第１及び第２の入力回路の前記いずれか一方に対応する前記第１及び第２の出力部のいずれか一方を非活性から活性に切り替え、
前記第３の所定時間後に、前記第１及び第２の入力回路の前記いずれか他方に対応する前記第１及び第２の出力部のいずれか他方を活性から非活性に切り替える、請求項２乃至１３のいずれか一項に記載の半導体装置。
【請求項１５】
入力ノードと、
出力ノードと、
前記入力ノードと前記出力ノードとの間に並列接続された互いに特性の異なる第１及び第２の入力回路と、
切り替え信号に基づいて前記第１又は第２の入力回路を選択する制御回路と、を備え、
前記制御回路は、前記切り替え信号が変化したことに応答して、非活性状態である前記１及び第２の入力回路の一方を第１のタイミングで活性状態に変化させ、活性状態である前記１及び第２の入力回路の他方を前記第１のタイミングよりも遅い第２のタイミングで非活性状態に変化させる、ことを特徴とする半導体装置。
【請求項１６】
前記第１の入力回路は前記第２の入力回路よりも動作速度が速く、前記第２の入力回路は、前記第１の入力回路よりも消費電力が少ない、ことを特徴とする請求項１５に記載の半導体装置。
【請求項１７】
前記第１の入力回路は、前記入力ノードの電位を検知する第１の初段部と、前記第１の初段部と前記出力ノードとの間に接続された第１の出力部とを含み、
前記第２の入力回路は、前記入力ノードの電位を検知する第２の初段部と、前記第２の初段部と前記出力ノードとの間に接続された第２の出力部とを含み、
前記第１及び第２の出力部は、前記切り替え信号に基づき、一方が前記出力ノードに対してハイインピーダンス状態となり、他方が前記出力ノードに対してローインピーダンス状態となる、ことを特徴とする請求項１５又は１６に記載の半導体装置。
【請求項１８】
前記制御回路は、前記切り替え信号が変化したことに応答して、ハイインピーダンス状態である前記１及び第２の出力部の一方を前記第１のタイミングよりも遅い第３のタイミングでローインピーダンス状態に変化させ、ローインピーダンス状態である前記１及び第２の出力部の他方を前記第３のタイミングでハイインピーダンス状態に変化させる、ことを特徴とする請求項１７に記載の半導体装置。
【請求項１９】
前記第３のタイミングは前記第２のタイミングよりも早い、ことを特徴とする請求項１８に記載の半導体装置。
【請求項２０】
前記制御回路は、初期状態においては前記第１の入力回路を選択する、ことを特徴とする請求項１５乃至１９のいずれか一項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置及びこれを備える情報処理システムに関し、特に、入力回路の特性切り替えが可能な半導体装置及びこれを備える情報処理システムに関する。
【背景技術】
【０００２】
ＤＲＡＭ（Dynamic Random Access Memory）などの半導体装置には、外部から供給されるアドレス信号、コマンド信号、ライトデータなどの各種入力信号を取り込むための入力回路が設けられている。一般に、入力回路の動作速度と消費電力はトレードオフの関係にあり、動作速度が速い特性を有する入力回路は消費電力が大きく、逆に、消費電力が少ない特性を有する入力回路は動作速度が遅い。このため、半導体装置に求められる動作周波数に基づき、速度と消費電力の両方を満足する入力回路が提供されなければならない。例えば、動作速度（動作周波数）が可変である仕様の半導体装置の場合、動作速度が最も速い場合を想定して入力回路を設計する必要があり、この場合、実際の動作速度が遅く設定されると入力回路の消費電力が過大となるという問題がある。
【０００３】
このような問題を解決するためには、特許文献１，２に記載されているように特性の異なる複数の入力回路を並列接続し、求められる特性に応じていずれか一つの入力回路を選択する方式が考えられる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００１−９４４１０号公報
【特許文献２】特開平９−１８６５７９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、並列接続された複数の入力回路のうち使用する入力回路を切り替える際には、入力回路からの出力信号にノイズ（ハザード）が発生することがあり、これが後段の回路の誤動作の原因となりうる。これに対し、複数の入力回路の切り替えを電源投入前、典型的には製造段階であらかじめ切り替えを行っておく方式であれば、切り替えに伴う上記の問題は生じないが、電源投入後において複数の入力回路の切り替えをリアルタイムに切り替え可能とする方式においては、上記のノイズ問題は避けられない。例えば、半導体装置への電源供給後やハードウェアリセット後に、半導体装置を制御するコントローラが、半導体装置の動作周波数の設定を、半導体装置が有するモードレジスタへモードレジスタ設定コマンドによって供給する場合である。ＤＲＡＭにおいては、メモリセルへのアクセスコマンドの受領からデータの入力までのレイテンシを示すＣＡＳライトレイテンシの規定が、間接的に半導体装置の動作周波数を示す。ＣＡＳライトレイテンシの値が小さければ、メモリコントローラとＤＲＡＭとの間の動作周波数は低く、ＣＡＳライトレイテンシの値が大きければ前記動作周波数は高い。
【課題を解決するための手段】
【０００６】
本発明の一側面による半導体装置は、それぞれが、入力信号が供給される一つの入力ノードに接続し、出力信号を供給する一つの内部出力ノードに接続し、互いに電気的特性が異なる第１及び第２の入力回路と、切り替え信号を生成し、前記切り替え信号によって、前記第１及び第２の入力回路を制御する制御回路と、を備え、前記制御回路は、前記第１及び第２の入力回路のいずれか一方を活性から非活性へ、いずれか他方を非活性から活性へ切り替えるとき、少なくとも前記第１及び第２の入力回路が、同時に活性状態となる時間を含むように制御することを特徴とする。
【０００７】
本発明の他の側面による半導体装置は、入力ノードと、出力ノードと、前記入力ノードと前記出力ノードとの間に並列接続された互いに特性の異なる第１及び第２の入力回路と、切り替え信号に基づいて前記第１又は第２の入力回路を選択する制御回路と、を備え、前記制御回路は、前記切り替え信号が変化したことに応答して、非活性状態である前記１及び第２の入力回路の一方を第１のタイミングで活性状態に変化させ、活性状態である前記１及び第２の入力回路の他方を前記第１のタイミングよりも遅い第２のタイミングで非活性状態に変化させる、ことを特徴とする。
【０００８】
また、本発明よる情報処理システムは、上記の半導体装置と、該半導体装置を制御するコントローラとを備えることを特徴とする。
【発明の効果】
【０００９】
本発明によれば、入力回路の切り替えを行う際に、第１及び第２の入力回路の両方が活性化する期間を設けていることから、入力回路の切り替えに伴うハザードの発生を防止することが可能となる。
【図面の簡単な説明】
【００１０】
【図１】本発明の原理を説明するためのブロック図である。
【図２】本発明の好ましい実施形態による半導体装置１０の構成を示すブロック図である。
【図３】第１の例による入力制御回路３００の回路図である。
【図４】入力回路１００の回路図である。
【図５】切り替え信号ＳＥＬの変化と初段部１１０Ａ，１１０Ｂの状態との関係を説明するためのタイミング図である。
【図６】第２の例による入力制御回路３００の回路図である。
【図７】本発明の好ましい実施形態による情報処理システムの構成を示す図である。
【図８】第３の例による入力制御回路３００の回路図である。
【図９】本発明の好ましい実施形態による情報処理システムにおけるメモリコントローラ４２０と半導体装置１０との第１のパターンの関係を示す図である。
【図１０】本発明の好ましい実施形態による情報処理システムにおけるメモリコントローラ４２０と半導体装置１０との第２のパターンの関係を示す図である。
【図１１】本発明の好ましい実施形態による情報処理システムにおけるメモリコントローラ４２０と半導体装置１０との第３のパターンの関係を示す図である。
【図１２】本発明の好ましい実施形態による情報処理システムにおけるメモリコントローラ４２０と半導体装置１０との第４のパターンの関係を示す図である。
【発明を実施するための形態】
【００１１】
本発明の課題を解決する技術思想（コンセプト）の代表的な一例は、以下に示される。但し、本願の請求内容はこの技術思想に限られず、本願の請求項に記載の内容であることは言うまでもない。すなわち、本発明は、外部からの信号を受領する外部端子に並列接続された入力回路の切り替えを動作周波数の設定に基づいて行う際に、非活性状態である入力回路が活性状態に変化するタイミングよりも、活性状態である入力回路が非活性状態に変化するタイミングを遅らせることにより、これら入力回路の両方が共に活性化するオーバーラップ期間を設けることを技術思想とする。これにより、入力回路の切り替えに伴うノイズ（ハザード）の発生を防止することが可能となる。
【００１２】
図１は、本発明の原理を説明するためのブロック図である。
【００１３】
本発明による半導体装置は、外部からの信号を受領する外部端子である入力ノードＮ０と後段回路との接続点である出力ノードＮ１との間に並列接続された複数の入力回路２−１〜２−ｎと、各入力回路２−１〜２−ｎの活性化及び非活性化を制御する制御回路４とを備えている。入力ノードＮ０は入力信号ＩＮが入力されるノードであり、出力ノードＮ１は出力信号ＯＵＴが出力されるノードである。
【００１４】
制御回路４は、切り替え信号ＯＮ１〜ＯＮｎのうちいずれか一つの切り替え信号ＯＮｉ（ｉ＝１〜ｎ）を活性化させ（例えばハイレベルとし）、これにより入力回路２−１〜２−ｎのうちいずれか一つの入力回路２−ｉを活性化させる。活性化された入力回路２−ｉは、対応する切り替え信号ＯＦＦｉが活性化するまで、活性状態に保持される。切り替え信号ＯＦＦ１〜ＯＦＦｎは、それぞれインバータによって切り替え信号ＯＮ１〜ＯＮｎを反転させた信号である。入力回路２−１〜２−ｎは、対応する切り替え信号ＯＦＦ１〜ＯＦＦｎが活性化している（例えばハイレベルである）場合、非活性化される。
【００１５】
図１に示すように、切り替え信号ＯＦＦ１〜ＯＦＦｎの信号パスには遅延回路４ａが介在している。このため、切り替え信号ＯＮ１〜ＯＮｎが変化した後、切り替え信号ＯＦＦ１〜ＯＦＦｎが変化するまでには、所定のタイムラグが生じる。これにより、活性化させる切り替え信号ＯＮｉを切り替え信号ＯＮｊ（ｊ＝１〜ｎ、ｊ≠ｉ）に変化させると、入力回路２−ｉが非活性化する前に、入力回路２−ｊが活性化する。つまり、入力回路２−ｉと入力回路２−ｊの両方が活性化する重複期間が生じ、これにより、入力回路の切り替えに伴う出力信号ＯＵＴのノイズ（ハザード）が防止される。尚、本明細書において、入力回路２−１〜２−ｎの切り替えによる出力ノードのノイズを、ハザードと呼ぶ。
【００１６】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
【００１７】
図２は、本発明の好ましい実施形態による半導体装置１０の構成を示すブロック図である。
【００１８】
本実施形態による半導体装置１０はＤＲＡＭであり、図２に示すようにメモリセルアレイ１１を備えている。メモリセルアレイ１１には、互いに交差する複数のワード線ＷＬと複数のビット線ＢＬが設けられており、その交点にメモリセルＭＣが配置されている。ワード線ＷＬの選択はロウデコーダ１２によって行われ、ビット線ＢＬの選択はカラムデコーダ１３によって行われる。ビット線ＢＬは、センス回路１４内の対応するセンスアンプＳＡにそれぞれ接続されており、カラムデコーダ１３により選択されたビット線ＢＬは、センスアンプＳＡを介してアンプ回路１５に接続される。
【００１９】
ロウデコーダ１２及びカラムデコーダ１３の動作は、アクセス制御回路２０によって制御される。アクセス制御回路２０は、アドレス端子６１及びコマンド端子６２を介してそれぞれ外部から供給されるアドレス信号ＡＤＤ及びコマンド信号ＣＭＤを受け、これらアドレス信号ＡＤＤ及びコマンド信号ＣＭＤに基づいてロウデコーダ１２、カラムデコーダ１３、アンプ回路１５などの動作を制御する。
【００２０】
具体的には、コマンド信号ＣＭＤがアクティブ動作を示している場合、アドレス信号ＡＤＤはロウデコーダ１２に供給される。これに応答して、ロウデコーダ１２はアドレス信号ＡＤＤが示すワード線ＷＬを選択し、これにより、対応するメモリセルＭＣがそれぞれビット線ＢＬに接続される。また、コマンド信号ＣＭＤがリード動作又はライト動作を示している場合には、アドレス信号ＡＤＤはカラムデコーダ１３に供給される。これに応答して、カラムデコーダ１３はアドレス信号ＡＤＤが示すビット線ＢＬをアンプ回路１５に接続する。したがって、コマンド信号ＣＭＤがリード動作を示している場合には、センスアンプＳＡを介してメモリセルアレイ１１から読み出されたリードデータＤＱがアンプ回路１５を介してデータ端子６４から外部に出力される。一方、コマンド信号ＣＭＤがライト動作を示している場合には、データ端子６４を介して外部から供給されたリードデータＤＱがアンプ回路１５及びセンスアンプＳＡを介してメモリセルＭＣに書き込まれる。
【００２１】
アクセス制御回路２０の動作は、内部クロック信号ＩＣＬＫに同期して行われる。内部クロック信号ＩＣＬＫは、クロック端子６３を介して外部から供給される外部クロック信号ＣＫに基づき、クロック生成回路３０によって生成される。クロック生成回路３０には、外部クロック信号ＣＫに対して位相制御された出力用の内部クロック信号ＬＣＬＫを生成するＤＬＬ回路３１が含まれている。
【００２２】
図２に示すように、アドレス端子６１、コマンド端子６２及びクロック端子６３には、それぞれ入力回路１００が接続されている。したがって、アドレス端子６１、コマンド端子６２及びクロック端子６３にそれぞれ供給される信号は、アクセス制御回路２０又はクロック生成回路３０に直接供給されるのではなく、入力回路１００を介して供給される。入力回路１００は、小振幅で高速に変化する信号のレベル変化を検出し、検出の結果に基づいて内部信号を生成するための回路である。アドレス端子６１、コマンド端子６２及びクロック端子６３は、それぞれが複数の端子及びそれらに対応する複数の入力回路１００で構成されることは言うまでもない。図２に示す複数の入力回路１００のそれぞれは、図１に示す入力回路２−１〜２−ｎ、遅延回路４ａ、及び制御回路４の機能を含む。更に、クロック端子６３は、トゥルーであるＣＫ端子と、バーであるＣＫＢ端子である複数のクロック端子である場合を含む。この場合、ＣＫ端子及びＣＫＢ端子に対して一つの入力回路１００を構成する場合、またはＣＫ端子及びＣＫＢ端子にそれぞれ対応する二つの入力回路１００を構成する場合がある。前者の場合、例えば、カレントミラー回路の第１と第２の被制御端子に、ＣＫ端子及びＣＫＢ端子が接続する。後者の場合、二つの入力回路１００の後段回路で、二つの入力回路１００の夫々の出力を併合する。または、後述で開示される２つのセレクタにおいて併合する。
【００２３】
入力回路１００は、データ端子６４にも接続されている。これにより、データ端子６４を介して外部から供給されるライトデータは、入力回路１００にて受け付けられることになる。一方、外部へ出力するリードデータは、出力回路２００を介してデータ端子６４から出力される。出力回路２００の動作は、ＤＬＬ回路３１によって生成される出力用の内部クロック信号ＬＣＬＫに同期して行われる。データ端子６４に接続された入力回路１００及び出力回路２００は、データ制御回路４０を介してアンプ回路１５に接続されている。データ制御回路４０は、リードデータのパラレルシリアル変換や、ライトデータのシリアルパラレル変換などを行う回路である。また、後述するライトレベリング動作時においては、出力回路２００を介してスキュー信号を外部に出力する役割も果たす。データ端子６４は、それぞれが複数の端子及びそれらに対応する複数の入力回路１００で構成されることは言うまでもない。
【００２４】
さらに、本実施形態による半導体装置１０は、データストローブ端子６５を有している。データストローブ端子６５は、ライト動作時においては外部からストローブ信号ＤＱＳが供給され、リード動作時においては外部にストローブ信号ＤＱＳを出力するための端子である。データストローブ端子６５にも、入力回路１００及び出力回路２００が設けられている。出力回路２００の動作は、出力用の内部クロック信号ＬＣＬＫに同期して行われる。データストローブ端子６５に接続された入力回路１００及び出力回路２００は、ストローブ制御回路５０に接続されている。ストローブ制御回路５０は、ライト動作時においては外部から供給されるストローブ信号ＤＱＳをデータ制御回路４０に供給し、これによってライトデータの取り込みタイミングを制御するとともに、リード動作時においてはリードデータに同期したストローブ信号ＤＱＳを生成し、これを外部に出力する。データストローブ端子６５は、それぞれが複数の端子及びそれらに対応する複数の入力回路１００で構成されることは言うまでもない。
【００２５】
ストローブ制御回路５０には、レベリング回路５１が含まれている。レベリング回路５１は、後述するライトレベリング動作を行う際に使用される回路である。
【００２６】
さらに、本実施形態による半導体装置１０には、入力制御回路３００が設けられている。入力制御回路３００は入力回路１００を制御するための回路であり、その動作はアクセス制御回路２０によって制御される。
【００２７】
図３は、第１の例による入力制御回路３００の回路図である。
【００２８】
図３に示す例では、入力制御回路３００がＳＲラッチ回路３０１及びワンショットパルス生成回路３０２によって構成されている。ＳＲラッチ回路３０１のセット入力ノードＳにはワンショットパルス生成回路３０２の出力が供給され、リセット入力ノードＲにはモード信号ＭＲ２が供給される。ワンショットパルス生成回路３０２は、リセット信号ＲＳＴがハイレベルに変化した場合にワンショットパルスを生成する回路である。リセット信号ＲＳＴ及びモード信号ＭＲ２は、いずれも図２に示すアクセス制御回路２０によって生成される内部信号である。
【００２９】
具体的には、コマンド端子６２に含まれるリセット端子６２ａを介して供給される外部リセット信号が活性状態から非活性状態に変化した場合に、アクセス制御回路２０はリセット信号ＲＳＴをハイレベルに変化させる。外部リセット信号は、電源投入時などイニシャライズ動作が必要なタイミングで活性化させる信号である。したがって、入力制御回路３００に供給されるリセット信号ＲＳＴは、イニシャライズ動作の初期（リセット解除の直後）においてハイレベルに活性化することになる。
【００３０】
また、モード信号ＭＲ２は、アクセス制御回路２０に含まれるモードレジスタ２１に設定されたＣＡＳライトレイテンシＣＷＬの値に応じてハイレベル又はローレベルとなる信号である。ＣＡＳライトレイテンシＣＷＬの値は半導体装置１０の動作速度（動作周波数）と連動しており、その値が小さいほど低速、大きいほど高速であることを示している。言い換えれば、ＤＲＡＭにおいては、ＣＡＳライトレイテンシＣＷＬの規定が、間接的に半導体装置の動作周波数を示す。ＣＡＳライトレイテンシＣＷＬは、ライトコマンドを発行してからアディティブレイテンシＡＬが経過した後、ライトデータを入力するまでのレイテンシを示し、その絶対時間は基本的に一定である。したがって、外部クロック信号ＣＫの周波数が低い場合、つまり、半導体装置１０を低速で動作させる場合には、ＣＡＳライトレイテンシＣＷＬの値は小さくなり、逆に、外部クロック信号ＣＫの周波数が高い場合、つまり、半導体装置１０を高速で動作させる場合には、ＣＡＳライトレイテンシＣＷＬの値は大きくなる。
【００３１】
アクセス制御回路２０は、モードレジスタ２１に設定されたＣＡＳライトレイテンシＣＷＬの値を参照し、これが所定値未満であれば、半導体装置１０が低速（低周波数）で動作していると判断してモード信号ＭＲ２をハイレベルとし、これが所定値以上であれば、半導体装置１０が高速（高周波数）で動作していると判断してモード信号ＭＲ２をローレベルとする。ＣＡＳライトレイテンシＣＷＬの値は、半導体装置に電源が供給された後のイニシャルシーケンス中において外部（メモリコントローラ等）から設定されるため、モード信号ＭＲ２の変化は、リセット信号ＲＳＴの活性化よりも後になる。尚、半導体装置が低周波数または高周波数で動作するとは、半導体装置の入力回路１００を中心とするインタフェースであるフロントエンド部の動作周波数を示す。メモリセルアレイ１１を中心とするバックエンド部は、フロントエンド部の動作周波数に係わらず所定の動作周波数で動作する。バックエンド部は、メモリセルアレイ１１、ロウデコーダ１２、カラムデコーダ１３、及びアンプ回路１５である。それ以外は、フロントエンド部である。
【００３２】
したがって、ＳＲラッチ回路３０１の出力ノードＱから出力される切り替え信号ＳＥＬは、初期状態においてはハイレベルとなり、その後、ＣＡＳライトレイテンシＣＷＬの値が設定されると、ハイレベルのまま維持され、または、ローレベルに変化する。つまり、半導体装置１０が高速で動作している場合には切り替え信号ＳＥＬはハイレベルのまま維持され、半導体装置１０が低速で動作している場合には切り替え信号ＳＥＬはローレベルに変化する。このようにして生成される切り替え信号ＳＥＬは、図２に示した複数の入力回路１００に共通に供給される。
【００３３】
図４は、入力回路１００の回路図である。
【００３４】
図４に示すように、入力回路１００は、入力ノードＮ１０と出力ノードＮ１１との間に並列接続された第１の入力回路１００Ａ及び第２の入力回路１００Ｂとを備えている。入力ノードＮ１０は、それぞれ対応する端子（アドレス端子６１、コマンド端子６２、クロック端子６３、データ端子６４又はデータストローブ端子６５）に相当する。出力ノードＮ１１は、それぞれ対応する内部回路（アクセス制御回路２０、クロック生成回路３０、データ制御回路４０又はストローブ制御回路５０）の入力ノードに相当する。
【００３５】
入力回路１００Ａは、入力ノードＮ１０と出力ノードＮ１１との間にこの順に直列接続された第１の初段部１１０Ａ及び第１の出力部１２０Ａからなる。同様に、入力回路１００Ｂは、入力ノードＮ１０と出力ノードＮ１１との間にこの順に直列接続された第２の初段部１１０Ｂ及び第２の出力部１２０Ｂからなる。初段部１１０Ａ，１１０Ｂは入力ノードＮ１０の電位を検知する回路であり、特に限定されるものではないが、カレントミラー回路を用いることが好ましい。出力部１２０Ａ，１２０Ｂは、初段部１１０Ａ，１１０Ｂの出力ＩＮａ，ＩＮｂの一方を出力ノードＮ１１に供給するためのトライステートのセレクタであり、排他的に活性化される。
【００３６】
初段部１１０Ａは初段部１１０Ｂよりも動作速度が速くなるよう設計され、初段部１１０Ｂは初段部１１０Ａよりも消費電力が小さくなるよう設計されている。このような特性差は、初段部１１０Ａ，１１０Ｂを構成するカレントミラー回路に流れるバイアス電流に差をつけることにより実現できる。つまり、初段部１１０Ａについてはバイアス電流を相対的に大きく設計し、初段部１１０Ｂについてはバイアス電流を相対的に小さく設計すればよい。
【００３７】
入力回路１００Ａ，１００Ｂの選択は、切り替え信号ＳＥＬによって行われる。具体的には、切り替え信号ＳＥＬがハイレベルである場合には、タイミング調整回路１３０Ａを含む論理回路によって、初段部１１０Ａに動作電圧を供給するＰチャンネル型ＭＯＳトランジスタＰ１Ａ及びＮチャンネル型ＭＯＳトランジスタＮ１Ａがオンとなり、且つ、タイミング調整回路１４０を含む論理回路によって、出力部１２０Ａに動作電圧を供給するＰチャンネル型ＭＯＳトランジスタＰ２Ａ及びＮチャンネル型ＭＯＳトランジスタＮ２Ａがオンとなる。これにより、入力回路１００Ａが活性化されるため、入力ノードＮ１０に供給された入力信号ＩＮは、入力回路１００Ａを介して出力ノードＮ１１から出力データＯＵＴとして出力される。一方、タイミング調整回路１３０Ｂを含む論理回路によって、初段部１１０Ｂに動作電圧を供給するＰチャンネル型ＭＯＳトランジスタＰ１Ｂ及びＮチャンネル型ＭＯＳトランジスタＮ１Ｂがオフとなり、且つ、タイミング調整回路１４０を含む論理回路によって、出力部１２０Ｂに動作電圧を供給するＰチャンネル型ＭＯＳトランジスタＰ２Ｂ及びＮチャンネル型ＭＯＳトランジスタＮ２Ｂがオフとなることから、入力回路１００Ｂが非活性化される。
【００３８】
逆に、切り替え信号ＳＥＬがローレベルである場合には、タイミング調整回路１３０Ａを含む論理回路によって、初段部１１０Ｂに動作電圧を供給するＰチャンネル型ＭＯＳトランジスタＰ１Ｂ及びＮチャンネル型ＭＯＳトランジスタＮ１Ｂがオンとなり、且つ、タイミング調整回路１４０を含む論理回路によって、出力部１２０Ｂに動作電圧を供給するＰチャンネル型ＭＯＳトランジスタＰ２Ｂ及びＮチャンネル型ＭＯＳトランジスタＮ２Ｂがオンとなる。これにより、入力回路１００Ｂが活性化されるため、入力ノードＮ１０に供給された入力信号ＩＮは、入力回路１００Ｂを介して出力ノードＮ１１から出力データＯＵＴとして出力される。一方、タイミング調整回路１３０Ａを含む論理回路によって、初段部１１０Ａに動作電圧を供給するＰチャンネル型ＭＯＳトランジスタＰ１Ａ及びＮチャンネル型ＭＯＳトランジスタＮ１Ａがオフとなり、且つ、タイミング調整回路１４０を含む論理回路によって、出力部１２０Ａに動作電圧を供給するＰチャンネル型ＭＯＳトランジスタＰ２Ａ及びＮチャンネル型ＭＯＳトランジスタＮ２Ａがオフとなることから、入力回路１００Ａが非活性化される。
【００３９】
上記の動作は、切り替え信号ＳＥＬが変化しない定常状態である場合の動作であり、切り替え信号ＳＥＬが変化する場合には、タイミング調整回路１３０Ａ，１３０Ｂによって初段部１１０Ａ，１１０Ｂの両方が一部の期間において活性状態となる期間が設けられる。図４に示すように、タイミング調整回路１３０Ａは遅延回路１３１Ａ及びＮＡＮＤゲート回路１３２Ａからなり、反転された切り替え信号ＳＥＬと、遅延回路１３１Ａによってこれを遅延させた信号がＮＡＮＤゲート回路１３２Ａに入力される。ＮＡＮＤゲート回路１３２Ａの出力は、そのままトランジスタＮ１Ａのゲートに供給されるとともに、その反転信号がトランジスタＰ１Ａのゲートに供給される。同様に、タイミング調整回路１３０Ｂは遅延回路１３１Ｂ及びＮＡＮＤゲート回路１３２Ｂからなり、切り替え信号ＳＥＬと、遅延回路１３１Ｂによってこれを遅延させた信号がＮＡＮＤゲート回路１３２Ｂに入力される。ＮＡＮＤゲート回路１３２Ｂの出力は、そのままトランジスタＮ１Ｂのゲートに供給されるとともに、その反転信号がトランジスタＰ１Ｂのゲートに供給される。
【００４０】
図５は、切り替え信号ＳＥＬの変化と初段部１１０Ａ，１１０Ｂの状態との関係を説明するためのタイミング図である。
【００４１】
図５に示す例では、入力信号ＩＮがローレベルからハイレベルに変化する時刻ｔ１においては切り替え信号ＳＥＬがハイレベルであり、その後、時刻ｔ２において切り替え信号ＳＥＬがローレベルに変化し、さらにその後、時刻ｔ５において切り替え信号ＳＥＬが再びハイレベルに変化している。つまり、時刻ｔ２以前と時刻ｔ５以降は、入力回路１００Ａが選択されており、時刻ｔ２から時刻ｔ５までの期間は、入力回路１００Ｂが選択されていることになる。
【００４２】
時刻ｔ２において切り替え信号ＳＥＬがローレベルに変化すると、タイミング調整回路１３０Ｂの出力である切り替え信号ＳＥＬｂは、直ちにハイレベルに変化する。これは、切り替え信号ＳＥＬｂをローレベルからハイレベルに変化させるための信号として、遅延回路１３１Ｂの出力は無関係だからである。これにより、初段部１１０Ｂは非活性状態から活性状態に遷移するが、実際に初段部１１０Ｂの出力ＩＮｂが安定するまでには所定の時間Ｔ０がかかる。このため、初段部１１０Ｂの出力ＩＮｂの出力は、時刻ｔ２からやや遅れてハイレベルに変化する。
【００４３】
この間、タイミング調整回路１３０Ａの出力である切り替え信号ＳＥＬａは、ハイレベルのままである。これは、切り替え信号ＳＥＬａをハイレベルからローレベルに変化させるための信号として、遅延回路１３１Ａの出力が必要だからである。したがって、初段部１１０Ａは、初段部１１０Ｂが活性化された後も活性状態を維持する。そして、時刻ｔ４において切り替え信号ＳＥＬａがローレベルに変化すると、初段部１１０Ａの出力ＩＮａがローレベルとなる。ここで、時刻ｔ２から時刻ｔ４までの期間は、遅延回路１３１Ａの遅延量に相当する。遅延回路１３１Ａの遅延量は、初段部１１０Ｂが非活性状態から活性状態に遷移した後、初段部１１０Ｂの出力ＩＮｂが安定するまでの時間Ｔ０よりも長く設定される。
【００４４】
一方、時刻ｔ４の直前である時刻ｔ３において、タイミング調整回路１４０の出力である切り替え信号ＳＥＬｃがハイレベルからローレベルに変化する。図４に示すとおり、タイミング調整回路１４０は遅延回路１４１からなり、時刻ｔ２から時刻ｔ３までの期間が遅延回路１４１の遅延量に相当する。切り替え信号ＳＥＬｃは、出力部１２０Ａ，１２０Ｂに対して実質的に同時に到達することから、時刻ｔ３において出力部１２０Ａから出力部１２０Ｂに切り替えられる。これにより、出力部１２０Ａの出力は、出力ノードＮ１１に対してローインピーダンス状態からハイインピーダンス状態に変化し、出力部１２０Ｂの出力は出力ノードＮ１１に対してハイインピーダンス状態からローインピーダンス状態に変化することから、出力信号ＯＵＴは出力部１２０Ｂによって駆動されることになる。
【００４５】
切り替え信号ＳＥＬがローレベルからハイレベルに変化する場合は、上記と逆の動作が行われる。つまり、時刻ｔ５において切り替え信号ＳＥＬがハイレベルに変化すると、タイミング調整回路１３０Ａの出力である切り替え信号ＳＥＬａは直ちにハイレベルに変化し、初段部１１０Ａが非活性状態から活性状態に遷移する。一方、タイミング調整回路１３０Ｂの出力である切り替え信号ＳＥＬｂは、時刻ｔ７までハイレベルのままであり、したがって、初段部１１０Ｂは活性状態を維持する。そして、時刻ｔ７において切り替え信号ＳＥＬｂがローレベルに変化すると、初段部１１０Ｂの出力ＩＮｂがローレベルとなる。ここで、時刻ｔ５から時刻ｔ７までの期間は、遅延回路１３１Ｂの遅延量に相当する。遅延回路１３１Ｂの遅延量は、初段部１１０Ａが非活性状態から活性状態に遷移した後、初段部１１０Ａの出力ＩＮａが安定するまでの時間Ｔ１よりも長く設定される。
【００４６】
一方、時刻ｔ７の直前である時刻ｔ６において、タイミング調整回路１４０の出力である切り替え信号ＳＥＬｃがローレベルからハイレベルに変化する。これにより、出力部１２０Ｂの出力は、出力ノードＮ１１に対してローインピーダンス状態からハイインピーダンス状態に変化し、出力部１２０Ａの出力は出力ノードＮ１１に対してハイインピーダンス状態からローインピーダンス状態に変化することから、出力信号ＯＵＴは出力部１２０Ａによって駆動されることになる。
【００４７】
このように、本実施形態では、切り替え信号ＳＥＬを変化させることによって、入力回路１００Ａ，１００Ｂの一方を活性から非活性へ切り替え、他方を非活性から活性へ切り替える際、初段部１１０Ａ，１１０Ｂの両方が活性状態となる期間を設けていることから、切り替えに伴う出力信号ＯＵＴのハザードが防止される。また、遅延回路１３１Ａ，１３１Ｂの遅延量よりも遅延回路１４１の遅延量を僅かに短く設定していることから、切り替え動作の途中で入力信号ＩＮが変化した場合であっても、出力信号ＯＵＴを正しく生成することが可能となる。非活性から活性へ切り替えられた他方の初段部が、変化した入力信号ＩＮに応答しているからである。つまり、遅延回路１４１の遅延量は、非活性から活性へ制御された初段部１１０Ａ，１１０Ｂが、入力信号ＩＮのレベルに対応する信号を出力するまでの時間に設定される。他方、活性から非活性へ切り替える時間を調整する遅延回路１３１Ａ，１３１Ｂの遅延量は、セレクタである出力部１２０Ａ，１２０Ｂの切り替えが完了した時間またはその後の時間に設定される。但し、本発明において、遅延回路１４１の遅延量を遅延回路１３１Ａ，１３１Ｂの遅延量よりも短く設定することは必須でなく、同時でも良い。
【００４８】
しかも、本実施形態では、リセット信号ＲＳＴが発生する初期状態において、動作速度の速い入力回路１００Ａを選択していることから、モード信号ＭＲ２が確定する前に高速なコマンド信号ＣＭＤなどが入力された場合であっても、これらの信号を半導体装置１０の内部に正しく取り込むことが可能となる。
【００４９】
以上により、特性の異なる入力回路１００Ａ，１００Ｂを動作速度に応じて自動的に切り替えることができるとともに、切り替えに伴う出力信号ＯＵＴのハザードを防止することが可能となる。
【００５０】
図６は、第２の例による入力制御回路３００の回路図である。
【００５１】
図６に示す例では、モード信号ＭＲ２がイネーブル回路３０３を介してＳＲラッチ回路３０１のリセット入力ノードＲに供給される。イネーブル回路３０３は、そのイネーブルノードＥに供給されるイネーブル信号ＥＮ１がハイレベルである場合にモード信号ＭＲ２の通過を許可する回路である。イネーブル信号ＥＮ１がローレベルである場合には、モード信号ＭＲ２のレベルにかかわらず、リセット入力ノードＲはローレベルに保持される。
【００５２】
イネーブル信号ＥＮ１は、ＳＲラッチ回路３０４によって生成される。ＳＲラッチ回路３０４のセット入力ノードＳにはワンショットパルス生成回路３０２の出力が供給され、リセット入力ノードＲにはモード信号ＭＲ１が供給される。モード信号ＭＲ１は図２に示すアクセス制御回路２０によって生成される内部信号である。具体的には、ライトレベリング動作が実行される前の状態においては、モード信号ＭＲ１はローレベルとなる。また、ライトレベリング動作が実行された後は、モード信号ＭＲ１はハイレベルとなる。
【００５３】
ここで、ライトレベリング動作について、半導体装置とメモリコントローラとの接続関係から説明する。
【００５４】
図７は、本発明の好ましい実施形態による情報処理システムの構成を示す図である。
【００５５】
図７に示す情報処理システムは、メモリモジュール４１０とこれに接続されたメモリコントローラ４２０によって構成されている。メモリモジュール４１０は、モジュール基板４１２に複数の半導体装置１０（ＤＲＡＭ０〜ＤＲＡＭ７）が搭載された構成を有している。図７に示すメモリモジュール４１０は、モジュール基板４１２に８個のＤＲＡＭ０〜ＤＲＡＭ７が搭載された構成を有しているが、モジュール基板４１２に搭載する半導体装置１０の数についてはこれに限定されるものではない。また、半導体装置１０の搭載位置についても、モジュール基板４１２の片面のみであっても構わないし、両面であっても構わない。
【００５６】
半導体装置１０の種類についても特に限定されるものではないが、本実施形態では、ＤＤＲ３（Double Data Rate 3）型のＤＲＡＭが用いられている。ＤＤＲ３型のＤＲＡＭは、ＤＤＲ２型のＤＲＡＭに対して電源電圧を約１７％低電圧化（１．８Ｖから１．５Ｖに低下）しつつ、２倍の周波数で動作させるべく、メモリモジュール４１０とメモリコントローラ４２０との間の接続方式が変更されている。
【００５７】
具体的には、図７に示すように、データＤＱ（リードデータ及びライトデータ）及びデータストローブ信号ＤＱＳ、／ＤＱＳについては、メモリモジュール４１０とメモリコントローラ４２０との間をほぼ等長且つ最短距離で接続し、これによって２．１Ｇｂｐｓまでの高速データ転送を実現している。一方、クロック信号ＣＫ、／ＣＫ、アドレス信号ＡＤＤ及びコマンド信号ＣＭＤについては、モジュール基板４１２上に設けられた同じバス４１２ａにフライバイ（Fly By）接続されている。フライバイ接続とはいわゆる一筆書き方式の接続である。フライバイ方式を採用することによって、ＤＤＲ２型の等長配線方式と比べて、モジュール基板４１２内の総配線長や配線数が削減される。これにより、バス４１２ａのレイアウト制約が緩和され、高品質な配線レイアウトが実現されるため、１．０６７Ｇｂｐｓ（ＤＱ，ＤＱＳの１／２）までの高速アドレス・コマンド転送を実現している。
【００５８】
但し、フライバイ方式を用いると、モジュール基板４１２上における半導体装置１０の搭載位置によって、データＤＱ及びデータストローブ信号ＤＱＳとクロック信号ＣＫのスキューが大きく異なってしまう。図７に示す例では、メモリコントローラ４２０に最も近いＤＲＡＭ０においてスキューが最も小さく、メモリコントローラ４２０から最も遠いＤＲＡＭ７においてスキューが最大となる。このため、ＤＲＡＭ０のスキューに合わせてデータＤＱ及びデータストローブ信号ＤＱＳを出力すると、ＤＲＡＭ１〜ＤＲＡＭ７では、クロック信号ＣＫがデータＤＱ及びデータストローブ信号ＤＱＳに対して遅れてしまい、その遅れはＤＲＡＭ７において最大となる。逆もまた然りであり、ＤＲＡＭ７のスキューに合わせてデータＤＱ及びデータストローブ信号ＤＱＳを出力すると、ＤＲＡＭ０〜ＤＲＡＭ６では、クロック信号ＣＫがデータＤＱ及びデータストローブ信号ＤＱＳに対して早すぎ、その進みはＤＲＡＭ０において最大となる。
【００５９】
したがって、これらＤＲＡＭ０〜ＤＲＡＭ７に対しては、データＤＱ及びデータストローブ信号ＤＱＳの出力タイミングをそれぞれ調整する必要がある。かかる調整に必要なスキュー量を測定し補正（キャリブレーション）する動作がライトレベリング動作である。メモリコントローラ４２０は、システム起動時はもちろんのこと、システム起動後の動作中においても周期的にこれらＤＲＡＭ０〜ＤＲＡＭ７をライトレベリングモードにエントリさせることにより、温度・電源電圧などの動作環境に応じて変化するスキューを定期的にモニタし、データストローブ信号ＤＱＳの出力タイミングを調整する。
【００６０】
ライトレベリングモードにエントリすると、ＤＲＡＭ０〜ＤＲＡＭ７は、メモリコントローラ４２０から供給されるデータＤＱ及びデータストローブ信号ＤＱＳの立ち上がりエッジにてクロック信号ＣＫをサンプリングし、これをデータ端子からデータＤＱとして出力する。これにより、メモリコントローラ４２０は、データＤＱ及びデータストローブ信号ＤＱＳとクロック信号ＣＫのスキュー量を知ることができるため、これを考慮してデータＤＱ及びデータストローブ信号ＤＱＳの出力タイミングを調整することができる。
【００６１】
以上がライトレベリング動作である。ライトレベリング動作は、メモリコントローラ４２０から発行される所定のコマンド信号に基づいて開始され、図２に示すレベリング回路５１にて実行される。上述の通り、ライトレベリング動作はシステム起動後の動作中においても周期的に実行されるが、ＤＲＡＭへの外部リセット信号が活性化された後、１回でもＤＲＡＭへのライトレベリング動作が実行されると、モード信号ＭＲ１はハイレベルに固定される。そして、モード信号ＭＲ１は、図６に示したＳＲラッチ回路３０４をリセットするため、１回でもライトレベリング動作が実行された場合には、モード信号ＭＲ２（ＣＡＳライトレイテンシＣＷＬの設定）は無効化される。
【００６２】
これにより、ライトレベリング動作によってデータストローブ信号ＤＱＳのスキューが解消された後（データストローブ信号ＤＱＳとクロック信号ＣＫのタイミングがマッチングされた後）は、入力回路１００の切り替えが禁止される。これは、ライトレベリング動作後に、データ端子６４又はデータストローブ端子６５に接続された入力回路１００の特性を変化させるとライトレベリング動作時と条件が変わってしまうため、新たにスキューが生じてしまうからである。しかしながら、図６に示した入力制御回路３００を用いれば、ライトレベリング後における切り替え信号ＳＥＬの変化が禁止されることから、このような問題が生じることはない。但し、この制御が実施される対象の入力回路１００は、データＤＱ及びデータストローブ信号ＤＱＳ、並びにクロック信号のみであることに注意が必要である。即ち、半導体装置１０は、アドレス端子６１及びコマンド端子６２に関連する図３の入力制御回路３００と、データ端子６４、データストローブ端子６５及びクロック端子６３に関連する図６の入力制御回路３００と、を有している。
【００６３】
また、上記の問題を解決する別の方法として、メモリコントローラ４２０側の制御により、モード信号ＭＲ２（ＣＡＳライトレイテンシＣＷＬの設定）のレベルが確定するまでライトレベリングを実行するためのコマンドの発行を保留し、モード信号ＭＲ２のレベルが確定した後にライトレベリングを実行するためのコマンド（ＭＲ１）を発行する方法も有効である。これによれば、ライトレベリングを実行した後にモード信号ＭＲ２の値が変化することがないため、上記の問題を解決することが可能となる。
【００６４】
図８は、第３の例による入力制御回路３００の回路図である。
【００６５】
図８に示す例では、ＳＲラッチ回路３０５がさらに追加されている。ＳＲラッチ回路３０５のセット入力ノードＳにはワンショットパルス生成回路３０２の出力が供給され、リセット入力ノードＲにはモード信号ＭＲ０が供給される。モード信号ＭＲ０も図２に示すアクセス制御回路２０によって生成される内部信号である。具体的には、ＤＬＬ回路３１がロックしていない状態においてはモード信号ＭＲ０がローレベルとなり、ＤＬＬ回路３１がロックしている状態においてはモード信号ＭＲ０がハイレベルとなる。ここで、ＤＬＬ回路３１がロックしている状態とは、外部クロック信号ＣＫに基づき、ＤＬＬ回路３１によって位相制御された出力用の内部クロック信号ＬＣＬＫが生成されている状態をいう。
【００６６】
ＳＲラッチ回路３０５の出力であるイネーブル信号ＥＮ２は、イネーブル信号ＥＮ１とともにＡＮＤゲート回路３０６に入力され、ＡＮＤゲート回路３０６の出力ＥＮがイネーブル回路３０３のイネーブルノードＥに供給される。したがって、モード信号ＭＲ０，ＭＲ１の少なくとも一方がハイレベルに活性化した後は、次にリセット信号ＲＳＴが活性化するまで、モード信号ＭＲ２の通過が禁止される。
【００６７】
これにより、ＤＬＬ回路３１がロックした後は、入力回路１００の切り替えが禁止される。これは、ＤＬＬ回路３１がロックした後にクロック端子６３に接続された入力回路１００の特性を変化させると、ＤＬＬロック時と条件が変わってしまうため、出力用クロック信号ＬＣＬＫの位相がずれてしまうからである。しかしながら、図８に示した入力制御回路３００を用いれば、ＤＬＬ回路３１がロックした後における切り替え信号ＳＥＬの変化が禁止されることから、このような問題が生じることはない。但し、この制御が実施される対象の入力回路１００は、クロック信号のみであることに注意が必要である。即ち、半導体装置１０は、アドレス端子６１及びコマンド端子６２に関連する図３の入力制御回路３００と、データ端子６４、データストローブ端子６５に関連する図６の入力制御回路３００と、クロック端子６３に関連する図８の入力制御回路３００と、を有している。
【００６８】
また、上記の問題を解決する別の方法として、メモリコントローラ４２０側の制御により、モード信号ＭＲ２のレベルが確定するまでＤＬＬ回路３１を活性化させるためのコマンドの発行を保留し、モード信号ＭＲ２のレベルが確定した後にＤＬＬ回路３１を活性化させるためのコマンドを発行する方法も有効である。これによれば、ＤＬＬ回路３１がロックした後にモード信号ＭＲ２の値が変化することがないため、上記の問題を解決することが可能となる。
【００６９】
図９は、本発明の好ましい実施形態による情報処理システムにおけるメモリコントローラ４２０と半導体装置１０との関係を示す図である。
【００７０】
図９は、半導体装置を制御する時間軸（Ｔ１乃至Ｔ６）と、その時間軸に対するメモリコントローラが半導体装置に供給する第１のパターンの複数のコマンドを示す。半導体装置が含むＡＤＤ／ＣＭＤの入力回路、ＤＱ／ＤＱＳの入力回路及びＣＫの入力回路のそれぞれが選択する第１の入力回路１００Ａ及び第２の入力回路１００Ｂ（図４）の状態を示す。尚、入力制御回路は、図８の入力制御回路３００を適用している。Ｔ１において、半導体装置に電源が供給された後、メモリコントローラは半導体装置にリセットコマンド発行する。Ｔ１において、ＡＤＤ／ＣＭＤの入力回路、ＤＱ／ＤＱＳの入力回路及びＣＫの入力回路のそれぞれは、第１の入力回路１００Ａ（それは、高速特性を有する）をデフォルトとして選択する。Ｔ２において、メモリコントローラは半導体装置に第２コマンドＭＲ１を発行する。この時、ＤＱ／ＤＱＳの入力回路及びＣＫの入力回路のそれぞれは、第１の入力回路１００Ａを選択し、その環境においてライトレベリングが実行される。Ｔ３において、メモリコントローラは半導体装置に第３コマンドＭＲ０を発行する。この時、ＣＫの入力回路は、第１の入力回路１００Ａを選択し、その環境においてＤＬＬの調整が実行される。他方、ＤＱ／ＤＱＳの入力回路は、ライトレベリングのタイミングのマッチングを維持できる。Ｔ４において、メモリコントローラは半導体装置に低速動作を示す第１コマンドＭＲ２を発行する。この時、ＡＤＤ／ＣＭＤの入力回路は、第１の入力回路１００Ａから第２の入力回路１００Ｂに切り替える。他方、ＤＱ／ＤＱＳの入力回路及びＣＫの入力回路のそれぞれは、第１の入力回路１００Ａの選択を維持する。これらによって、半導体装置は、ＡＤＤ／ＣＭＤの入力回路において低消費電力を実現し、且つ、ＤＱ／ＤＱＳの入力回路及びＣＫの入力回路のそれぞれは、ライトレベリング及びＤＬＬの夫々のタイミングのマッチングを維持できる。Ｔ５において、メモリコントローラは半導体装置に半導体装置のメモリセルアレイ１１（図２）をアクセスするアクティブコマンドを発行する。ＡＤＤ／ＣＭＤの入力回路は、第２の入力回路１００Ｂの選択を継続し、ＤＱ／ＤＱＳの入力回路及びＣＫの入力回路のそれぞれは、第１の入力回路１００Ａの選択を維持する。Ｔ６において、メモリコントローラは半導体装置に高速動作を示す第１コマンドＭＲ２を発行する。この時、ＡＤＤ／ＣＭＤの入力回路は、第２の入力回路１００Ｂから第１の入力回路１００Ａに切り替える。他方、ＤＱ／ＤＱＳの入力回路及びＣＫの入力回路のそれぞれは、第１の入力回路１００Ａの選択を維持する。Ｔ６後のＴ７（不図示）において、メモリコントローラは半導体装置にアクティブコマンドを発行する。ＡＤＤ／ＣＭＤの入力回路は、第１の入力回路１００Ａの選択を継続し、ＤＱ／ＤＱＳの入力回路及びＣＫの入力回路のそれぞれは、第１の入力回路１００Ａの選択を維持する。Ｔ７後のＴ８（不図示）において、メモリコントローラは半導体装置にリセットコマンドを発行する。この時、ＡＤＤ／ＣＭＤの入力回路、ＤＱ／ＤＱＳの入力回路及びＣＫの入力回路のそれぞれは、第１の入力回路１００Ａを選択する。尚、「選択を継続する」とは、ＡＤＤ／ＣＭＤの入力回路が、その後に供給される第１コマンドＭＲ２によって、第１の入力回路１００Ａ及び第２の入力回路１００Ｂの選択が切り換わることができることを示し、「選択を維持する」とは、ＤＱ／ＤＱＳの入力回路及びＣＫの入力回路のそれぞれが、その後に供給される第１コマンドＭＲ２によっても、第１の入力回路１００Ａ及び第２の入力回路１００Ｂの選択が切り換わることができないことを示す。
【００７１】
図１０は、半導体装置を制御する時間軸（Ｔ１乃至Ｔ６）と、その時間軸に対するメモリコントローラが半導体装置に供給する第２のパターンの複数のコマンドを示す。第１のパターンとの差異を詳述する。Ｔ２において、メモリコントローラは半導体装置に第３コマンドＭＲ０を発行する。この時、ＣＫの入力回路は、第１の入力回路１００Ａを選択し、その環境においてＤＬＬの調整が実行される。Ｔ３において、メモリコントローラは半導体装置に低速動作を示す第１コマンドＭＲ２を発行する。この時、ＡＤＤ／ＣＭＤの入力回路及びＤＱ／ＤＱＳの入力回路は、第１の入力回路１００Ａから第２の入力回路１００Ｂに切り替える。他方、ＣＫの入力回路は、第１の入力回路１００Ａの選択を維持する。これらによって、半導体装置は、ＡＤＤ／ＣＭＤの入力回路及びＤＱ／ＤＱＳの入力回路のそれぞれにおいて低消費電力を実現し、且つ、ＣＫの入力回路は、ＤＬＬのタイミングのマッチングを維持できる。Ｔ４において、メモリコントローラは半導体装置に第２コマンドＭＲ１を発行する。この時、ＤＱ／ＤＱＳの入力回路は、第２の入力回路１００Ｂの選択を継続し、ＣＫの入力回路は、第１の入力回路１００Ａの選択を維持し、その環境においてライトレベリングが実行される。他方、ＣＫの入力回路は、ＤＬＬのタイミングのマッチングを維持できる。Ｔ５において、メモリコントローラは半導体装置にアクティブコマンドを発行する。ＡＤＤ／ＣＭＤの入力回路及びＤＱ／ＤＱＳの入力回路は、第２の入力回路１００Ｂの選択を維持し、ＣＫの入力回路は、第１の入力回路１００Ａの選択を維持する。Ｔ６において、メモリコントローラは半導体装置にリセットコマンドを発行する。この時、ＡＤＤ／ＣＭＤの入力回路、ＤＱ／ＤＱＳの入力回路及びＣＫの入力回路のそれぞれは、第１の入力回路１００Ａを選択する。
【００７２】
図１１は、半導体装置を制御する時間軸（Ｔ１乃至Ｔ５）と、その時間軸に対するメモリコントローラが半導体装置に供給する第３のパターンの複数のコマンドを示す。第１のパターンとの差異を詳述する。Ｔ２において、メモリコントローラは半導体装置に低速動作を示す第１コマンドＭＲ２を発行する。この時、ＡＤＤ／ＣＭＤの入力回路、ＤＱ／ＤＱＳの入力回路及びＣＫの入力回路のそれぞれは、第１の入力回路１００Ａから第２の入力回路１００Ｂに切り替える。Ｔ３において、メモリコントローラは半導体装置に第３コマンドＭＲ０を発行する。この時、ＣＫの入力回路は、第２の入力回路１００Ｂを選択し、その環境においてＤＬＬの調整が実行される。Ｔ４において、メモリコントローラは半導体装置に第２コマンドＭＲ１を発行する。この時、ＤＱ／ＤＱＳの入力回路は、第２の入力回路１００Ｂの選択を継続し、ＣＫの入力回路は、第２の入力回路１００Ｂの選択を維持し、その環境においてライトレベリングが実行される。他方、ＣＫの入力回路は、ＤＬＬのタイミングのマッチングを維持できる。Ｔ５において、メモリコントローラは半導体装置にアクティブコマンドを発行する。この時、ＡＤＤ／ＣＭＤの入力回路は、第２の入力回路１００Ｂの選択を継続し、ＤＱ／ＤＱＳの入力回路及びＣＫの入力回路のそれぞれは、第２の入力回路１００Ｂの選択を維持する。
【００７３】
図１２は、半導体装置を制御する時間軸（Ｔ１乃至Ｔ５）と、その時間軸に対するメモリコントローラが半導体装置に供給する第４のパターンの複数のコマンドを示す。第３のパターンとの差異を詳述する。半導体装置に電源が供給された後、メモリコントローラは半導体装置にリセットコマンド発行する。Ｔ１において、ＡＤＤ／ＣＭＤの入力回路、ＤＱ／ＤＱＳの入力回路及びＣＫの入力回路のそれぞれは、第２の入力回路１００Ｂ（それは、低速特性を有する）をデフォルトとして選択する。Ｔ２において、メモリコントローラは半導体装置に高速動作を示す第１コマンドＭＲ２を発行する。この時、ＡＤＤ／ＣＭＤの入力回路、ＤＱ／ＤＱＳの入力回路及びＣＫの入力回路のそれぞれは、第２の入力回路１００Ｂから第１の入力回路１００Ａに切り替える。Ｔ３において、メモリコントローラは半導体装置に第３コマンドＭＲ０を発行する。この時、ＣＫの入力回路は、第１の入力回路１００Ａを選択し、その環境においてＤＬＬの調整が実行される。Ｔ４において、メモリコントローラは半導体装置に第２コマンドＭＲ１を発行する。この時、ＤＱ／ＤＱＳの入力回路は、第１の入力回路１００Ａの選択を継続し、ＣＫの入力回路は、第１の入力回路１００Ａの選択を維持し、その環境においてライトレベリングが実行される。他方、ＣＫの入力回路は、ＤＬＬのタイミングのマッチングを維持できる。Ｔ５において、メモリコントローラは半導体装置にアクティブコマンドを発行する。この時、ＡＤＤ／ＣＭＤの入力回路は、第１の入力回路１００Ａの選択を継続し、ＤＱ／ＤＱＳの入力回路及びＣＫの入力回路のそれぞれは、第１の入力回路１００Ａの選択を維持する。
【００７４】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【００７５】
本願の技術思想は、様々な回路形式（ＣＯＭＳ型、カレントミラー型等）の入力回路に適用できる。更に、図面で開示した各回路ブロック内の回路形式、その他の制御信号を生成する回路は、実施例が開示する回路形式限られない。
【００７６】
本発明の半導体装置の技術思想は、様々な半導体装置に適用することができる。例えば、ＣＰＵ（Central Processing Unit）、ＭＣＵ（Micro Control Unit）、ＤＳＰ（Digital Signal Processor）、ＡＳＩＣ（Application Specific Integrated Circuit）、ＡＳＳＰ（Application Specific Standard Product）、メモリ（Memory）等の半導体装置全般に、本発明を適用することができる。このような本発明が適用された半導体装置の製品形態としては、例えば、ＳＯＣ（システムオンチップ）、ＭＣＰ（マルチチップパッケージ）やＰＯＰ（パッケージオンパッケージ）などが挙げられる。これらの任意の製品形態、パッケージ形態を有する半導体装置に対して本発明を適用することができる。
【００７７】
また、トランジスタとして電界効果トランジスタ（Field Effect Transistor; FET）を用いる場合、ＭＯＳ（Metal Oxide Semiconductor）以外にもＭＩＳ（Metal-Insulator Semiconductor）、ＴＦＴ（Thin Film Transistor）等の様々なＦＥＴに適用できる。更に、装置内に一部のバイポーラ型トランジスタを有しても良い。
【００７８】
更に、ＮＭＯＳトランジスタ（Ｎ型チャネルＭＯＳトランジスタ）は、第１導電型のトランジスタ、ＰＭＯＳトランジスタ（Ｐ型チャネルＭＯＳトランジスタ）は、第２導電型のトランジスタの代表例である。
【００７９】
また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【００８０】
また、以下に、前述で開示された本発明の特徴の一部を、付記として記載する。
（付記１）
リセット端子と、少なくともアドレス端子、コマンド端子、クロック端子、データ端子及びデータストローブ端子で構成される複数の端子と、前記複数の端子にそれぞれ接続された複数の入力回路とを有する半導体装置と、
前記半導体装置の前記リセット端子及び前記複数の端子に接続されたコントローラと、を備え、
前記コントローラは、
前記リセット端子にリセットコマンドを、第１のタイミングで発行した後、
前記複数の端子の少なくともいずれかの端子を介して、前記半導体装置の動作速度を示す第１のコマンドを、前記第１のタイミングよりも遅い第２のタイミングで発行し、
前記複数の端子の少なくともいずれかの端子を介して、ライトデータ又はデータストローブ信号の出力タイミングを調整するライトレベリング動作を実行するための第２のコマンド又は前記半導体装置に含まれるＤＬＬ回路を活性化させる第３のコマンドを、前記第２のタイミングよりも遅い第３のタイミングで発行する、情報処理システム。
（付記２）
前記複数の入力回路のそれぞれは、前記複数の端子のそれぞれに接続する第１と第２の入力部を含み、
前記半導体装置は、更に、前記第１と第２の入力部を制御する制御回路を含み、
前記制御回路は、一回目の前記第１のコマンドに基づき、前記複数の入力回路のそれぞれにおいて、前記第１と第２の入力部のいずれか一方を活性として確定し、いずれか他方を非活性として確定し、
前記制御回路は、前記第３のコマンドが供給された後には、二回目の前記第１のコマンドが更に供給されても、前記一回目の第１のコマンドで確定された前記クロック端子に関連する前記第１と第２の入力部の確定制御を維持する、ことを特徴とする付記１に記載の情報処理システム。
（付記３）
前記複数の入力回路のそれぞれは、更に、前記第１と第２の入力部の夫々の出力信号のいずれか一方の出力信号を出力するセレクタと、を含み、
前記制御回路は、更に、前記セレクタを制御し、
前記制御回路は、一回目の前記第１のコマンドに基づき、前記セレクタの選択制御を活性された前記いずれか一方の第１と第２の入力部の出力信号を選択するように確定し、
前記制御回路は、前記第３のコマンドが供給された後には、二回目の前記第１のコマンドが更に供給されても、前記一回目の第１のコマンドで確定された前記クロック端子に関連する前記セレクタの確定制御を維持する、ことを特徴とする付記２に記載の情報処理システム。
（付記４）
前記制御回路は、前記第３のコマンドが供給された後に続いて前記第２のコマンドが供給された後には、二回目の前記第１のコマンドが更に供給されても、前記一回目の第１のコマンドで確定された前記データ端子及びデータストローブ端子にそれぞれ関連する複数の前記第１と第２の入力部の確定制御を維持する、ことを特徴とする付記３に記載の情報処理システム。
（付記５）
前記制御回路は、前記第３のコマンドが供給された後に続いて前記第２のコマンドが供給された後には、二回目の前記第１のコマンドが更に供給されても、前記一回目の第１のコマンドで確定された前記データ端子及びデータストローブ端子にそれぞれ関連する複数の前記セレクタの確定制御を維持する、ことを特徴とする付記４に記載の情報処理システム。
（付記６）
前記制御回路は、前記第３のコマンドが供給された後、二回目の前記第１のコマンドが更に供給された場合、前記一回目の第１のコマンドで確定された前記アドレス端子及びコマンド端子にそれぞれ関連する複数の前記前記第１と第２の入力部の確定制御を、前記第二回目の第１のコマンドに基づき更新する、ことを特徴とする付記２に記載の情報処理システム。
（付記７）
前記制御回路は、前記第３のコマンドが供給された後、二回目の前記第１のコマンドが更に供給された場合、前記一回目の第１のコマンドで確定された前記アドレス端子及びコマンド端子にそれぞれ関連する複数の前記セレクタの確定制御を、前記第二回目の第１のコマンドに基づき更新する、ことを特徴とする付記３に記載の情報処理システム。
（付記８）
前記制御回路は、前記第２のコマンドが供給された後、二回目の前記第１のコマンドが更に供給された場合、前記一回目の第１のコマンドで確定された前記アドレス端子及びコマンド端子にそれぞれ関連する複数の前記前記第１と第２の入力部の確定制御を、前記第二回目の第１のコマンドに基づき更新する、ことを特徴とする付記４に記載の情報処理システム。
（付記９）
前記制御回路は、前記第２のコマンドが供給された後、二回目の前記第１のコマンドが更に供給された場合、前記一回目の第１のコマンドで確定された前記アドレス端子及びコマンド端子にそれぞれ関連する複数の前記セレクタの確定制御を、前記第二回目の第１のコマンドに基づき更新する、ことを特徴とする付記５に記載の情報処理システム。
（付記１０）
前記複数の入力回路のそれぞれは、前記複数の端子のそれぞれに接続する第１と第２の入力部を含み、
前記半導体装置は、更に、前記第１と第２の入力部を制御する制御回路を含み、
前記制御回路は、一回目の前記第１のコマンドに基づき、前記複数の入力回路のそれぞれにおいて、前記第１と第２の入力部のいずれか一方を活性として確定し、いずれか他方を非活性として確定し、
前記制御回路は、前記第２のコマンドが供給された後には、二回目の前記第１のコマンドが更に供給されても、前記一回目の第１のコマンドで確定された前記クロック端子、データ端子及びデータストローブ端子にそれぞれ関連する複数の前記第１と第２の入力部の確定制御を維持する、ことを特徴とする付記１に記載の情報処理システム。
（付記１１）
前記複数の入力回路のそれぞれは、更に、前記第１と第２の入力部の夫々の出力信号のいずれか一方の出力信号を出力するセレクタと、を含み、
前記制御回路は、更に、前記セレクタを制御し、
前記制御回路は、一回目の前記第１のコマンドに基づき、前記セレクタの選択制御を活性された前記いずれか一方の第１と第２の入力部の出力信号を選択するように確定し、
前記制御回路は、前記第２のコマンドが供給された後には、二回目の前記第１のコマンドが更に供給されても、前記一回目の第１のコマンドで確定された前記クロック端子、データ端子及びデータストローブ端子にそれぞれ関連する複数の前記セレクタの確定制御を維持する、ことを特徴とする付記１０に記載の情報処理システム。
（付記１２）
前記制御回路は、前記第２のコマンドが供給された後に続いて前記第３のコマンドが供給された後においても、前記一回目の第１のコマンドで確定された前記クロック端子に関連する前記第１と第２の入力部の確定制御を維持する、ことを特徴とする付記１１に記載の情報処理システム。
（付記１３）
前記制御回路は、前記第２のコマンドが供給された後に続いて前記第３のコマンドが供給された後においても、前記一回目の第１のコマンドで確定された前記クロック端子に関連する前記セレクタの確定制御を維持する、ことを特徴とする付記１２に記載の情報処理システム。
（付記１４）
前記制御回路は、前記第２のコマンドが供給された後、二回目の前記第１のコマンドが更に供給された場合、前記一回目の第１のコマンドで確定された前記アドレス端子及びコマンド端子にそれぞれ関連する複数の前記前記第１と第２の入力部の確定制御を、前記第二回目の第１のコマンドに基づき更新する、ことを特徴とする付記１０に記載の情報処理システム。
（付記１５）
前記制御回路は、前記第２のコマンドが供給された後、二回目の前記第１のコマンドが更に供給された場合、前記一回目の第１のコマンドで確定された前記アドレス端子及びコマンド端子にそれぞれ関連する複数の前記セレクタの確定制御を、前記第二回目の第１のコマンドに基づき更新する、ことを特徴とする付記１１に記載の情報処理システム。
（付記１６）
前記制御回路は、前記第３のコマンドが供給された後、二回目の前記第１のコマンドが更に供給された場合、前記一回目の第１のコマンドで確定された前記アドレス端子及びコマンド端子にそれぞれ関連する複数の前記前記第１と第２の入力部の確定制御を、前記第二回目の第１のコマンドに基づき更新する、ことを特徴とする付記１２に記載の情報処理システム。
（付記１７）
前記制御回路は、前記第３のコマンドが供給された後、二回目の前記第１のコマンドが更に供給された場合、前記一回目の第１のコマンドで確定された前記アドレス端子及びコマンド端子にそれぞれ関連する複数の前記セレクタの確定制御を、前記第二回目の第１のコマンドに基づき更新する、ことを特徴とする付記１３に記載の情報処理システム。
（付記１８）
前記複数の入力回路のそれぞれは、前記複数の端子のそれぞれに接続する第１と第２の入力部と、前記第１と第２の入力部の夫々の出力信号のいずれか一方の出力信号を出力するセレクタと、を含み、
前記半導体装置は、更に、前記第１と第２の入力部、及び前記セレクタを制御する制御回路を含み、
前記制御回路は、前記第１のコマンドに基づき、前記複数の入力回路のそれぞれにおいて、活性から非活性に制御する前記第１の入力部と非活性から活性に制御する第２の入力部との両者の活性時間が重複するオーバーラップ期間を設け、且つ、前記オーバーラップ期間が終了する時間を基準として前記セレクタを切り替える、ことを特徴とする付記１に記載の情報処理システム。
（付記１９）
リセット端子と、少なくともアドレス端子、コマンド端子、クロック端子、データ端子及びデータストローブ端子で構成される複数の端子と、前記複数の端子にそれぞれ接続された複数の入力回路とを有する半導体装置と、
前記半導体装置の前記リセット端子及び前記複数の端子に接続されたコントローラと、を備え、
前記コントローラは、
前記リセット端子にリセットコマンドを、第１のタイミングで発行した後、
前記複数の端子の少なくともいずれかの端子を介して、ライトデータ又はデータストローブ信号の出力タイミングを調整するライトレベリング動作を実行するための第２のコマンド又は前記半導体装置に含まれるＤＬＬ回路を活性化させる第３のコマンドを、前記第１のタイミングよりも遅い第２のタイミングで発行し、
前記複数の端子の少なくともいずれかの端子を介して、前記半導体装置の動作速度を示す第１のコマンドを、前記第２のタイミングよりも遅い第３のタイミングで発行し、
前記複数の入力回路のそれぞれは、前記複数の端子のそれぞれに接続する第１と第２の入力部を含み、
前記半導体装置は、更に、前記第１と第２の入力部を制御する制御回路を含み、
前記制御回路は、前記第３のコマンドに対応して、前記クロック端子に関連する入力回路において、前記第１と第２の入力部のいずれか一方を活性として確定し、いずれか他方を非活性として確定し、
前記制御回路は、前記第１のコマンドが示す前記動作速度の情報によらず、前記第３のコマンドで確定された前記クロック端子に関連する前記第１と第２の入力部の確定制御を維持する、ことを特徴とする情報処理システム。
（付記２０）
前記制御回路は、前記第２のコマンドに対応して、前記クロック端子、データ端子及びデータストローブ端子にそれぞれ関連する前記複数の入力回路において、前記第１と第２の入力部のいずれか一方を活性として確定し、いずれか他方を非活性として確定し、
前記制御回路は、前記第１のコマンドが示す前記動作速度の情報によらず、前記第２のコマンドで確定された前記クロック端子、データ端子及びデータストローブ端子にそれぞれ関連する複数の前記第１と第２の入力部の確定制御を維持する、ことを特徴とする付記１９に記載の情報処理システム。
（付記２１）
前記制御回路は、前記第１のコマンドが示す前記動作速度の情報に基づき、前記アドレス端子及びコマンド端子にそれぞれ関連する前記複数の入力回路において、前記第１と第２の入力部のいずれか一方を活性として確定し、いずれか他方を非活性として確定する、ことを特徴とする付記１９に記載の情報処理システム。
（付記２２）
前記制御回路は、前記第１のコマンドが示す前記動作速度の情報に基づき、前記アドレス端子及びコマンド端子にそれぞれ関連する前記複数の入力回路において、前記第１と第２の入力部のいずれか一方を活性として確定し、いずれか他方を非活性として確定する、ことを特徴とする付記２０に記載の情報処理システム。
（付記２３）
前記複数の入力回路のそれぞれは、更に、前記第１と第２の入力部の夫々の出力信号のいずれか一方の出力信号を出力するセレクタと、を含み、
前記制御回路は、更に、前記セレクタを制御し、
前記制御回路は、前記第３のコマンドに対応して、前記第３のコマンドで確定された前記クロック端子に関連する前記セレクタの選択制御を、活性された前記いずれか一方の第１と第２の入力部の出力信号を選択するように確定し、
前記制御回路は、前記第１のコマンドが示す前記動作速度の情報によらず、前記第３のコマンドで確定された前記クロック端子に関連する前記セレクタの確定制御を維持する、ことを特徴とする付記１９に記載の情報処理システム。
（付記２４）
前記制御回路は、前記第２のコマンドに対応して、前記第３のコマンドで確定された前記クロック端子、データ端子及びデータストローブ端子にそれぞれ関連する複数の前記セレクタの選択制御を、それぞれ対応する活性された前記いずれか一方の第１と第２の入力部の出力信号を選択するように確定し、
前記制御回路は、前記第１のコマンドが示す前記動作速度の情報によらず、前記第２のコマンドで確定された前記クロック端子、データ端子及びデータストローブ端子にそれぞれ関連する前記複数のセレクタの確定制御を維持する、ことを特徴とする付記２３に記載の情報処理システム。
（付記２５）
前記制御回路は、前記第１のコマンドが示す前記動作速度の情報に基づき、前記アドレス端子及びコマンド端子にそれぞれ関連する複数の前記セレクタの選択制御を、それぞれ対応する活性された前記いずれか一方の第１と第２の入力部の出力信号を選択するように確定する、ことを特徴とする付記２３に記載の情報処理システム。
（付記２６）
前記制御回路は、前記第１のコマンドが示す前記動作速度の情報に基づき、前記アドレス端子及びコマンド端子にそれぞれ関連する複数の前記セレクタの選択制御を、それぞれ対応する活性された前記いずれか一方の第１と第２の入力部の出力信号を選択するように確定する、ことを特徴とする付記２４に記載の情報処理システム。
【符号の説明】
【００８１】
２−１〜２−ｎ    入力回路
４      制御回路
４ａ    遅延回路
１０    半導体装置
１１    メモリセルアレイ
１２    ロウデコーダ
１３    カラムデコーダ
１４    センス回路
１５    アンプ回路
２０    アクセス制御回路
２１    モードレジスタ
３０    クロック生成回路
３１    ＤＬＬ回路
４０    データ制御回路
５０    ストローブ制御回路
５１    レベリング回路
６１    アドレス端子
６２    コマンド端子
６２ａ  リセット端子
６３    クロック端子
６４    データ端子
６５    データストローブ端子
１００，１００Ａ，１００Ｂ    入力回路
１１０Ａ，１１０Ｂ    初段部
１２０Ａ，１２０Ｂ    出力部
１３０Ａ，１３０Ｂ，１４０    タイミング調整回路
１３１Ａ，１３１Ｂ，１４１    遅延回路
１３２Ａ，１３２Ｂ    ＮＡＮＤゲート回路
２００    出力回路
３００    入力制御回路
３０１，３０４，３０５    ＳＲラッチ回路
３０２    ワンショットパルス生成回路
３０３    イネーブル回路
３０６    ＡＮＤゲート回路
４１０    メモリモジュール
４１２    モジュール基板
４１２ａ  バス
４２０    メモリコントローラ
ＳＥＬ    切り替え信号
【図１】
2012104195.tif 000003
【図２】
2012104195.tif 000004
【図３】
2012104195.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
2012104195.tif 000009
【図８】
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【図９】
2012104195.tif 000011
【図１０】
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【図１１】
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【図１２】
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