(57)【要約】【課題】トレンチゲート構造を有する縦型パワーＭＯＳトランジスタのゲート・ドレイン間容量の低減を図る。【解決手段】Ｐ型ボディ層３の表面からＮ型ドリフト層２内に延在するトレンチ４にダミー酸化膜１２を形成する。次に、トレンチ４内を含むＮ＋型半導体基板１上にポリシリコン膜１１を堆積し、エッチバックすることによりトレンチ４の底面にポリシリコン層１１ａを形成する。次に、犠牲酸化を行いトレンチ４の底面のポリシリコン層１１ａをシリコン酸化膜１１ｂにする。次に、トレンチ４の側壁の厚くなったダミー酸化膜１２ａの全てとトレンチ４の底面のシリコン酸化膜１１ｂの一部をエッチング除去する。その後、ゲート酸化を行い、トレンチ４の側壁にゲート絶縁膜５ａを、トレンチ４の底面にゲート絶縁膜５ａより厚いゲート絶縁膜５ｂを形成する。【選択図】  図１
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【特許請求の範囲】
【請求項１】
第１導電型の半導体基板上に第１導電型のドリフト層を形成する工程と、
前記ドリフト層に第２導電型のボディ層を形成する工程と、
前記ボディ層の表面から前記ドリフト層内まで延在するトレンチを形成する工程と、
前記トレンチの内壁を被覆するダミー酸化膜を形成し、その後ダミー酸化膜を含む前記半導体基板上にポリシリコン膜を形成する工程と、
前記ポリシリコン膜をエッチバックして前記トレンチの底面にポリシリコン層を形成する工程と、
前記ポリシリコン層及び前記トレンチの側壁を犠牲酸化し、前記トレンチの側壁及び底面にシリコン酸化膜を形成する工程と、
前記トレンチの側壁に形成したシリコン酸化膜の全てと前記トレンチの底面に形成されたシリコン酸化膜の一部をエッチング除去する工程と、  
前記トレンチの内壁を被覆するゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜に被覆された前記トレンチ内を埋設するゲート電極を形成する工程と、
前記ボディ層に第１導電型のソース層及び第２導電型のコンタクト層を形成する工程と、を有し、前記ゲート絶縁膜を前記トレンチの底面において該トレンチの側壁部より厚く形成することを特徴とする半導体装置の製造方法。  
【請求項２】
前記トレンチの底面に形成した前記ポリシリコン層を前記犠牲酸化時と前記ゲート絶縁膜形成時の双方の酸化処理により、完全にシリコン酸化膜に変換することを特徴とする請求項１に記載の半導体装置の製造方法。  
【請求項３】
第１導電型の半導体基板上に第１導電型のドリフト層を形成する工程と、
前記ドリフト層に第２導電型のボディ層を形成する工程と、
前記ボディ層の表面から前記ドリフト層内まで延在するトレンチを形成する工程と、
前記トレンチの底面に露出する前記ドリフト層に第１導電型の容量形成層を形成する工程と、
前記トレンチの内壁を被覆するゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜に被覆された前記トレンチ内を埋設するゲート電極を形成する工程と、
前記ボディ層に第１導電型のソース層及び第２導電型のコンタクト層を形成する工程と、を有することを特徴とする半導体装置の製造方法。
【請求項４】
前記容量形成層を前記トレンチの底面に第２導電型の不純物をイオン注入することにより形成することを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項５】
前記ゲート絶縁膜を前記トレンチの底面において該トレンチの側壁部より厚く形成することを特徴とする請求項３または請求項４に記載の半導体装置の製造方法。
【請求項６】
第１導電型の半導体基板上に形成された第１導電型のドリフト層と、
前記ドリフト層に形成された第２導電型のボディ層と、
前記ボディ層の表面から前記ドリフト層内まで延在して形成されたトレンチと、
前記トレンチの底面の前記ドリフト層に形成された第１導電型の容量形成層と、
前記トレンチの内壁を被覆して形成されたゲート絶縁膜と、
前記ゲート絶縁膜に被覆された前記トレンチ内を埋設して形成されたゲート電極と、
前記ボディ層に形成された第１導電型のソース層及び第２導電型のコンタクト層と、を有することを特徴とする半導体装置。
【請求項７】
前記ゲート絶縁膜が前記トレンチの底面において該トレンチの側壁部より厚く形成されることを特徴とする請求項６に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特にトレンチゲート構造を有する縦型パワーＭＯＳトランジスタのゲート・ドレイン間容量の低減を図った半導体装置及びその製造方法に係るものである。
【背景技術】
【０００２】
パワーＭＯＳトランジスタは、バイポーラ型のパワートランジスタに比べてスイッチング特性が優れており特性も安定し使いやすいことからＤＣ−ＤＣコンバータなどのスイッチング電源やモーターのインバータ回路等に広く使用されている。パワーＭＯＳトランジスタは当初、製品の歴史があり作りやすいことから半導体基板表面にソース領域、ドレイン領域、ゲート領域を形成する横型パワーＭＯＳトランジスタが主流であった。
【０００３】
しかし高耐圧、大電流、低飽和電圧への要求が強まり、半導体基板をエッチングして複数のトレンチを形成し、該トレンチ側壁にゲート絶縁膜を形成し、ゲート絶縁膜が形成されたトレンチ内をゲート電極で埋設したトレンチゲート構造の縦型パワーＭＯＳトランジスタが開発された。その結果、セルの微細化、高密度化により、ソース電極からチャネル層を経由しドレイン電極に流れる電流に対するオン抵抗も飛躍的に低減された。
【０００４】
しかし、トレンチ底面及びその近傍がドリフト層とゲート絶縁膜を介して対峙することになるため、当該部分のゲート・ドレイン間容量ＣGDが問題となる場合がある。特に、携帯機器等で高周波動作が必要な場合、ゲート・ドレイン間容量ＣGDが入力容量に影響を与えることからパワーＭＯＳトランジスタの利得帯域幅積が小さくなる。該部分のゲート・ドレイン間容量ＣGDはゲート絶縁膜の膜厚に反比例する絶縁膜容量ＣOXとゲート絶縁膜の直下のドリフト層に広がる空乏層容量ＣSが直列に接続された容量となる。
【０００５】
一般的に、トレンチ内壁に成長するゲート絶縁膜は側壁部分より底面及びその近傍で薄くなる傾向が見られ、トレンチ側壁部のチャネル層形成領域のゲート絶縁膜を最適膜厚にした場合、トレンチ底面でゲート絶縁膜が薄くなりＣOXが大きくなり、ゲート・ドレイン間容量ＣGDが大きくなる。また、空乏層容量ＣSは高耐圧化と低オン抵抗化のバランスの元に決定されるドリフト層の不純物濃度で決定される。従って、空乏層容量ＣSを低減させるため、ドリフト層の不純物濃度を安易に低減させることも難しい。
【０００６】
トレンチ底面のゲート絶縁膜を厚くして絶縁膜容量ＣOXを小さくすることにより、ゲート・ドレイン間容量ＣGDを小さくする技術が以下の特許文献１に開示されている。また、横型パワーＭＯＳトランジスタの場合であるが、空乏層容量ＣSを小さくしてゲート・ドレイン間容量ＣGDを小さくする技術が以下の特許文献２に開示されている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００７−２４２９４３号公報
【特許文献２】特開２０１０−１７１４３３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
特許文献１では、トレンチ側壁をシリコン窒化膜で被覆した状態で半導体基板を高温の酸化雰囲気中に曝すことにより、シリコン窒化膜で被覆されていないトレンチ底面にゲート絶縁膜を厚く形成する内容を開示している。確実に、トレンチ底面のゲート絶縁膜を必要な膜厚にすることができる利点があるが、シリコン窒化膜のマスク形成等に費用、工数を要する。
【０００９】
特許文献２では、横型パワーＭＯＳトランジスタの空乏層容量ＣSを低減させつつ、オン抵抗が増大しないようにゲート電極の直下のチャネル領域の端部からドレイン領域に延在するドリフト層の不純物濃度を２段階に分けて形成している。これにより空乏層容量ＣSを低減しつつ、オン抵抗の増大防止を図っている。
【００１０】
シリコン窒化膜を使用することなくトレンチ底面のゲート絶縁膜を厚く形成しゲート・ドレイン間容量ＣGDを小さくする事、及びトレンチ構造縦型パワーＭＯＳトランジスタの空乏層容量ＣSを小さくしてゲート・ドレイン間容量ＣGDを小さくする事が課題となる。
【課題を解決するための手段】
【００１１】
本発明の半導体装置の製造方法は、第１導電型の半導体基板上に第１導電型のドリフト層を形成する工程と、前記ドリフト層に第２導電型のボディ層を形成する工程と、前記ボディ層の表面から前記ドリフト層内まで延在するトレンチを形成する工程と、前記トレンチの内壁を被覆するダミー酸化膜を形成し、その後ダミー酸化膜を含む前記半導体基板上にポリシリコン膜を形成する工程と、前記ポリシリコン膜をエッチバックして前記トレンチの底面にポリシリコン層を形成する工程と、前記ポリシリコン層及び前記トレンチの側壁を犠牲酸化し、前記トレンチの側壁及び底面にシリコン酸化膜を形成する工程と、前記トレンチの側壁に形成したシリコン酸化膜の全てと前記トレンチの底面に形成されたシリコン酸化膜の一部をエッチング除去する工程と、前記トレンチの内壁を被覆するゲート絶縁膜を形成する工程と、前記ゲート絶縁膜に被覆された前記トレンチ内を埋設するゲート電極を形成する工程と、前記ボディ層に第１導電型のソース層及び第２導電型のコンタクト層を形成する工程と、を有し、前記ゲート絶縁膜を前記トレンチの底面において該トレンチの側壁部より厚く形成することを特徴とする。
【００１２】
また、本発明の半導体装置の製造方法は、第１導電型の半導体基板上に第１導電型のドリフト層を形成する工程と、前記ドリフト層に第２導電型のボディ層を形成する工程と、  前記ボディ層の表面から前記ドリフト層内まで延在するトレンチを形成する工程と、前記トレンチの底面に露出する前記ドリフト層に第１導電型の容量形成層を形成する工程と、  前記トレンチの内壁を被覆するゲート絶縁膜を形成する工程と、前記ゲート絶縁膜に被覆された前記トレンチ内を埋設するゲート電極を形成する工程と、前記ボディ層に第１導電型のソース層及び第２導電型のコンタクト層を形成する工程と、を有することを特徴とする。
【００１３】
本発明の半導体装置は、第１導電型の半導体基板上に形成された第１導電型のドリフト層と、前記ドリフト層に形成された第２導電型のボディ層と、前記ボディ層の表面から前記ドリフト層内まで延在して形成されたトレンチと、前記トレンチの底面の前記ドリフト層に形成された第１導電型の容量形成層と、前記トレンチの内壁を被覆して形成されたゲート絶縁膜と、前記ゲート絶縁膜に被覆された前記トレンチ内を埋設して形成されたゲート電極と、前記ボディ層に形成された第１導電型のソース層及び第２導電型のコンタクト層と、を有することを特徴とする。
【００１４】
また、本発明の半導体装置は、前記ゲート絶縁膜が前記トレンチの底面において該トレンチの側壁部より厚く形成されたことを特徴とする。
【発明の効果】
【００１５】
本発明の半導体装置及びその製造方法によれば、トレンチゲート構造を有する縦型パワーＭＯＳトランジスタのゲート・ドレイン間容量の低減を図ることができる。
【図面の簡単な説明】
【００１６】
【図１】本発明の第１の実施形態における半導体装置の製造方法を示す断面図である。
【図２】本発明の第１の実施形態における半導体装置の製造方法を示す断面図である。
【図３】従来の半導体装置を示す断面図である。
【図４】本発明の第２の実施形態における半導体装置及びその製造方法を示す断面図である。
【図５】本発明の第２の実施形態における半導体装置の製造方法を示す断面図である。
【発明を実施するための形態】
【００１７】
〔第１の実施形態〕
図１及び図２は本実施形態の半導体装置の製造方法を示す断面図である。図３は従来の半導体装置の断面図である。図１と同一構成は同一記号で表示している。従来の半導体装置では、トレンチ４を形成後にトレンチ４の側壁と底面とは同時にゲート絶縁膜５が形成される。この場合、同図に示すトレンチ４の底面のゲート絶縁膜５ｃが、トレンチ４の側壁のゲート絶縁膜５ａより薄くなる場合があり、ゲート・ドレイン間容量が大きくなり問題となる。
【００１８】
本実施形態の半導体装置の製造方法は、係る従来の半導体装置の問題の解決を図るもので、従来の半導体装置の製造方法との相違点はトレンチ４の底面のゲート絶縁膜５の形成法のみで、その他の構成については同様に製造される。
【００１９】
先ず、図１に示すように、半導体基板１を準備する。該半導体基板１はＮ＋型ドレイン層１ａになる。半導体基板１上に所定のエピタキシャル法にてＮ型ドリフト層２を堆積する。Ｎ型ドリフト層２の膜厚や比抵抗はパワーＮＭＯＳトランジスタの耐圧とオン抵抗から決定される。
【００２０】
次に図２（Ａ）に示すように、Ｎ型ドリフト層２にＰ型ボディ層３を所定のボロン（Ｂ）等のイオン注入等により形成する。図１に示すゲート電極６に正電圧が印加されると、ゲート絶縁膜５ａと対峙するＰ型ボディ層３に、Ｎ型反転層からなるチャネル層が形成されパワーＮＭＯＳトランジスタはオンする。
【００２１】
次に、Ｐ型ボディ層３の表面から該Ｐ型ボディ層３を貫通しＮ型ドリフト層２の内部まで延在するトレンチ４を、所定のドライエッチング法により形成する。その後、トレンチ４の内壁等に対して、ライトエッチングや犠牲酸化膜の生成・除去によりドライエッチング時に受けた損傷除去作業がなされる。
【００２２】
次に、トレンチ４内を含む半導体基板１にシリコン熱酸化膜等からなるダミー酸化膜１２を形成し、その後、トレンチ４内を含む半導体基板１の全面に所定のＣＶＤ法によりポリシリコン膜１１を堆積する。同図に示すようにポリシリコン膜１１は、トレンチ４内部を完全に埋設する。
【００２３】
次に、図２（Ｂ）に示すように、所定のドライエッチングによりポリシリコン膜１１を全面エッチバックする。この場合、トレンチ４の底部に所望の膜厚のポリシリコン層１１ａが残るような条件でエッチバックする。
【００２４】
次に、図２（Ｃ）に示すように、高温炉中に半導体基板１を投入して、犠牲酸化によりトレンチ４の底部に残存するポリシリコン層１１ａをシリコン酸化膜１１ｂにする。このとき、トレンチ４の側壁等のダミー酸化膜１２も厚くなりダミー酸化膜１２ａになる。
【００２５】
次に、図２（Ｄ）に示すように、ダミー酸化膜１２ａを所定のウエットまたはドライエッチングで除去し、トレンチ４の側壁を露出させる。この場合、トレンチ４の底面のポリシリコン酸化膜１１ｂも一部エッチングされるが所望の膜厚以上が残るようにする。次に、露出したトレンチ４の側壁に、所定の方法でシリコン熱酸化膜等からなる所定の膜厚のゲート絶縁膜５ａを形成する。
【００２６】
トレンチ４の底面は残存するシリコン酸化膜１１ｂをベースにしてゲート絶縁膜５ａより膜厚の厚いゲート絶縁膜５ｂで被覆される。このようにして、トレンチ４の底面のゲート絶縁膜５ｂの膜厚をトレンチ４の側壁のゲート絶縁膜５ａより厚く形成したのが本実施形態の特徴である。この結果、ゲート・ドレイン間容量ＣGDが従来に比し低減される。
【００２７】
その後、図１に示すように、トレンチ４内を含む半導体基板１上に所定のＣＶＤ法によりポリシリコン膜を堆積する。次に、所定のドライエッチングによりポリシリコン膜をエッチバックしてトレンチ４の内部を埋設するゲート電極６を形成する。その後、所定の方法でＰ型ボディ層３に砒素（Ａｓ）等をイオン注入してＮ＋型ソース層７を、またボロン（Ｂ）等をイオン注入してＰ＋型コンタクト層８を形成する。
【００２８】
次に、トレンチ４及びその周辺を被覆する層間絶縁膜９を、所定のＣＶＤ法等により堆積された絶縁膜を所定のフォトエッチング処理することにより形成する。その後、Ｎ＋型ソース層７及びＰ＋型コンタクト層８と接続するソース電極１０を、所定のスパッタ法により堆積されたアルミニューム（Ａｌ）合金等を、所定のフォトエッチング処理をする事により形成する。次に、必要に応じ多層配線構造を形成し、最後にシリコン窒化膜等からなるパッシベーション膜を形成することにより、本実施形態の半導体装置は完成する。
【００２９】
本実施形態では、トレンチ４の底面でゲート絶縁膜５ｂを介して対峙するＮ型ドリフト層２とゲート電極６との間のゲート・ドレイン間容量ＣGDを、ゲート絶縁膜５ｂを厚く形成し絶縁膜容量ＣＯＸを小さくする事により低減している。
【００３０】
〔第２の実施形態〕
本実施形態の半導体装置について、図４に基づいて以下に説明する。第１の実施形態と同様の構成には同一の符号を付している。第１の実施形態とは、図３に示す従来例のようにゲート絶縁膜５が特にトレント４の底面で厚く形成されていず、トレンチ４の底面のゲート絶縁膜５ｃがトレンチ４の側壁のゲート絶縁膜５ａより薄くなる場合がある点で異なる。
【００３１】
なお、第１の実施形態と同様の工程を経ることにより、図１に示す場合と同様に、トレンチ４の底面に厚いゲート絶縁膜５ｂを形成することも可能である。この場合、以下の本実施形態と重畳した効果が発揮されることになり、更にゲート・ドレイン間容量ＣGDの低減を図ることも可能になる。
【００３２】
第１実施形態との最大の相違点は、同図に示すように、トレンチ４の底面及びその近傍からゲート絶縁膜５ｃを介して、Ｎ型ドリフト層２に該Ｎ型ドリフト層２より不純物濃度の低いＮ−型容量形成層２ａを設けたことである。係る構成により、トレンチ４の底面からＮ型ドリフト層２内に空乏層を拡がりやすくし、空乏層容量CSの低減を図ったのが本実施形態の特徴である。
【００３３】
パワーＭＯＳトランジスタのゲート・ドレイン間容量ＣGDは、前述のように、その殆どがトレンチ４の底面のゲート絶縁膜５ｃの膜厚及びトレンチ４の底面のゲート絶縁膜５ｃに隣接するＮ型ドレイン層２に拡がる空乏層の幅で決定される。
【００３４】
ゲート・ドレイン間容量ＣGDは、ゲート絶縁膜５ｃを挟み込むゲート電極６とＮ型ドレイン層２間の絶縁膜容量ＣＯＸと、トレンチ４の底面のゲート絶縁膜５ｃの直下から下方にＮ型ドリフト層２内を延在する空乏層容量ＣＳが直列に接続された状態で構成される。従って、絶縁膜容量ＣＯＸまたは空乏層容量ＣＳを小さくすればするほど、ゲート・ドレイン間容量ＣGDを小さくすることができる。
【００３５】
絶縁膜容量ＣＯＸ及び空乏層容量ＣＳの双方を小さくすれば、一層ゲート・ドレイン間容量ＣGDは小さくなり好ましい。第１の実施形態は、トレンチ４の底面のゲート絶縁膜５ｂを厚くして絶縁膜容量ＣＯＸを小さくしている点に特徴がある。
【００３６】
それに対して、本実施形態ではトレンチ４の底面の下方のＮ型ドリフト層２に、該Ｎ型ドリフト層２より不純物濃度の低いＮ−型容量形成層２ａを設けて、空乏層を拡がりやすくして空乏層容量ＣＳを小さくしている点に特徴がある。
【００３７】
本実施形態の半導体装置の製造方法について図４及び図５に基づいて以下に説明する。トレンチ４の形成までは第１の実施形態と同様である。本実施形態の半導体装置の製造方法の特徴的部分を、図５に基づいて説明する。図５（Ａ）に示すように、トレンチ４の形成に用いられた絶縁膜等からなるマスク層１３をマスクとしてトレンチ４の底面に露出するＮ型ドリフト層２に、反対導電型のボロン（Ｂ）等を所定の方法によりイオン注入する。
【００３８】
イオン注入時のボロン（Ｂ）等のドーズ量は、Ｎ型ドリフト層２の不純物濃度をコンペンセイトし、その不純物濃度が該Ｎ型ドリフト層２の不純物濃度より低いＮ−型容量形成層２ａを形成するよう設定される。図５（Ａ）では、ボロン（Ｂ）等はトレンチ４の底面に垂直方向にイオン注入される。
【００３９】
イオン注入の方向は、トレンチ４の底面に垂直に限るものではなく、斜め方向に角度をもって注入してもよい。Ｎ型ドリフト層２の不純物濃度はＰ型ボディ層３の不純物濃度に比べて低いので、Ｎ−型容量形成層２ａを形成するときのボロン（Ｂ）等のドーズ量はそれほど多くなく、Ｐ型ボディ層３にトレンチ４の側壁部からボロン（Ｂ）等が注入されたとしてもそれほど大きな問題とならないからである。
【００４０】
次に、図５（Ｂ）に示すように、マスク層１３を除去し、所定の犠牲酸化等の熱処理を行い、該犠牲酸化膜を除去してからゲート絶縁膜５を所定の方法で形成する。この場合、図２（Ｄ）に示すように、第１の実施形態と同様の処理を行いトレンチ４の底部のゲート絶縁膜５ｃを膜厚の厚いゲート絶縁膜５ｂとしてもよい。
【００４１】
次に、第１の実施形態と同様の処理でゲート電極６を形成する。イオン注入後の熱処理等により図５（Ｂ）に示すように、Ｎ型ドリフト層２に活性化されたＮ−型容量形成層２ａが形成される。Ｎ−型容量形成層２ａはトレンチ４の底面及びその近傍直下のＮ型ドリフト層２にのみ形成される。
【００４２】
従って、Ｎ−型容量形成層２ａは、Ｎ＋型ソース層７から、ゲート電極６に印加された正電圧によりＰ型ボディ層３に誘起されたチャネル層を経由して、Ｎ＋型ドレイン層１ａに流れるオン電流に対する大きな障害になることも無い。即ち、トレンチ４の底面に形成された不純物濃度の低いＮ−型容量形成層２ａがパワーＭＯＳトランジスタのオン抵抗を高くする事は無い。
【００４３】
以降、図４に示すように、第１の実施形態と同様の工程を経ることにより本実施形態に係るパワーＮＭＯＳトランジスタが完成する。以上において、パワーＮＭＯＳトランジスタを例にとり説明したが、本発明は、パワーＰＭＯＳトランジスタにおいても同様に適用できることは言うまでも無い。  
【符号の説明】
【００４４】
１  半導体基板    １ａ  Ｎ＋型ドレイン層    ２  Ｎ型ドリフト層    
２ａ  Ｎ−型容量形成層    ３  Ｐ型ボディ層    ４  トレンチ    
５，５ａ，５ｂ，５ｃ  ゲート絶縁膜    ６  ゲート電極    ７  Ｎ＋型ソース層
８  Ｐ＋型コンタクト層    ９  層間絶縁膜    １０  ソース電極    
１１  ポリシリコン膜    １１ａ  ポリシリコン層    １１ｂ  シリコン酸化膜  
１２，１２ａ  ダミー酸化膜    １３  マスク層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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