(57)【要約】【課題】出力信号のデューティを保ちつつ消費電流の変化を低減する。【解決手段】出力バッファ回路は、出力回路（３００）と、第１入力回路（２１０）と、第２入力回路（２２０）と、第１クランプ回路（１１０）と、第２クランプ回路（１２０）とを具備する。出力回路（３００）は、第１出力トランジスタ（Ｐ３０１）と第２出力トランジスタ（Ｎ３０１）とを備え、出力信号（ＶＯＵＴ）を出力する。第１クランプ回路（１１０）および第２クランプ回路（１２０）のそれぞれは、カスコード接続される第１導電型のトランジスタ（Ｐ１１１／Ｐ１２１）と、第２導電型のトランジスタ（Ｎ１１１／Ｎ１２１）とを備える。第１クランプ回路（１１０）は、所定の期間第１入力回路（２１０）の出力電圧（ＶＡ１）をクランプする。第２クランプ回路（１２０）は、所定の期間第２入力回路（２２０）の出力電圧（ＶＡ２）をクランプする。【選択図】図３
2012169937.tif 000002
【特許請求の範囲】
【請求項１】
第１出力トランジスタと第２出力トランジスタとを備え、出力信号を出力する出力回路と、
入力信号を入力して前記第１出力トランジスタのゲートを駆動する第１入力回路と、
前記入力信号を入力して前記第２出力トランジスタのゲートを駆動する第２入力回路と、
前記入力信号の第１の変化点から所定の時間が経過するまで前記第１入力回路の出力電圧をクランプする第１クランプ回路と、
前記入力信号の第２の変化点から所定の時間が経過するまで前記第２入力回路の出力電圧をクランプする第２クランプ回路と
を具備し、
前記第１クランプ回路および前記第２クランプ回路のそれぞれは、カスコード接続される第１導電型のトランジスタと、前記第１導電型と相補である第２導電型のトランジスタとを備える
出力バッファ回路。
【請求項２】
前記第１入力回路は、直列に接続される前記第１導電型の第１入力トランジスタと、前記第２導電型の第２入力トランジスタとを備え、前記第１入力トランジスタと前記第２入力トランジスタとが接続される第１ノードから前記第１出力トランジスタのゲートを駆動する第１ノード電圧を出力し、
前記第２入力回路は、直列に接続される前記第１導電型の第３入力トランジスタと、前記第２導電型の第４入力トランジスタとを備え、前記第３入力トランジスタと前記第４入力トランジスタとが接続される第２ノードから前記第２出力トランジスタのゲートを駆動する第２ノード電圧を出力する
請求項１に記載の出力バッファ回路。
【請求項３】
前記第１クランプ回路は、
前記第１ノード電圧に基づいて前記第１ノード電圧を制御する前記第１導電型の第１クランプトランジスタと、
前記第１クランプトランジスタと前記第１ノードとの間に接続され、前記入力信号を所定の時間遅延させた制御信号に応答して回路を開閉する前記第２導電型の第２クランプトランジスタと
を備え、
前記第２クランプ回路は、
前記第２ノード電圧に基づいて前記第２ノード電圧を制御する前記第２導電型の第３クランプトランジスタと、
前記第３クランプトランジスタと前記第２ノードとの間に接続され、前記制御信号に応答して回路を開閉する前記第１導電型の第４クランプトランジスタと
を備える
請求項１または請求項２に記載の出力バッファ回路。
【請求項４】
前記第１入力回路は、
前記入力信号に応答して制御される前記第２導電型の第５入力トランジスタと、
前記制御信号に応答して制御される前記第２導電型の第６入力トランジスタと
をさらに備え、
前記第２入力回路は、
前記入力信号に応答して制御される前記第１導電型の第７入力トランジスタと、
前記制御信号に応答して制御される前記第１導電型の第８入力トランジスタと
をさらに備える
請求項３に記載の出力バッファ回路。
【請求項５】
前記出力信号を論理反転させて出力するインバータ回路をさらに具備し、
前記第１クランプ回路は、
前記第１ノード電圧をゲートに印加される前記第１導電型の第１クランプトランジスタと、
前記インバータ回路の出力信号をゲートに印加される前記第２導電型の第２クランプトランジスタと
を備え、
前記第２クランプ回路は、
前記第２ノード電圧をゲートに印加される前記第２導電型の第３クランプトランジスタと、
前記インバータ回路の出力信号をゲートに印加される前記第１導電型の第４クランプトランジスタと
を備え、
前記第２クランプトランジスタのドレインは前記第１クランプトランジスタのドレインに接続され、前記第２クランプトランジスタのソースは前記第１ノードに接続され、前記第４クランプトランジスタのドレインは前記第３クランプトランジスタのドレインに接続され、前記第４クランプトランジスタのソースは前記第２ノードに接続される
請求項２に記載の出力バッファ回路。
【請求項６】
前記第１入力回路は、前記第２入力トランジスタと並列に前記第１ノードに接続される前記第２導電型の第５入力トランジスタおよび第６入力トランジスタを備え、
前記第２入力回路は、前記第３入力トランジスタと並列に前記第２ノードに接続される前記第１導電型の第７入力トランジスタおよび第８入力トランジスタを備え、
前記第５入力トランジスタと前記第６入力トランジスタとは直列に接続され、前記第５入力トランジスタのゲートに前記入力信号が印加され、前記第６入力トランジスタのゲートに前記出力信号が印加され、
前記第７入力トランジスタと前記第８入力トランジスタとは直列に接続され、前記第７入力トランジスタのゲートに前記入力信号が印加され、前記第８入力トランジスタのゲートに前記出力信号が印加される
請求項５に記載の出力バッファ回路。
【請求項７】
前記入力信号を遅延させて遅延信号を出力する遅延回路と、
前記遅延信号を論理反転して出力するインバータ回路と
をさらに具備し、
前記第１クランプ回路は、
前記第１ノード電圧をゲートに印加される前記第１導電型の第１クランプトランジスタと、
前記インバータ回路の出力信号をゲートに印加される前記第２導電型の第２クランプトランジスタと
を備え、
前記第２クランプ回路は、
前記第２ノード電圧をゲートに印加される前記第２導電型の第３クランプトランジスタと、
前記インバータ回路の出力信号をゲートに印加される前記第１導電型の第４クランプトランジスタと
を備え、
前記第２クランプトランジスタのドレインは前記第１クランプトランジスタのドレインに接続され、前記第２クランプトランジスタのソースは前記第１ノードに接続され、
前記第４クランプトランジスタのドレインは前記第３クランプトランジスタのドレインに接続され、前記第４クランプトランジスタのソースは前記第２ノードに接続される
請求項２に記載の出力バッファ回路。
【請求項８】
前記第１入力回路は、前記第２入力トランジスタと並列に前記第１ノードに接続される前記第２導電型の第５入力トランジスタおよび第６入力トランジスタを備え、
前記第２入力回路は、前記第３入力トランジスタと並列に前記第２ノードに接続される前記第１導電型の第７入力トランジスタおよび第８入力トランジスタを備え、
前記第５入力トランジスタと前記第６入力トランジスタとは直列に接続され、前記第５入力トランジスタのゲートに前記入力信号が印加され、前記第６入力トランジスタのゲートに前記遅延信号が印加され、
前記第７入力トランジスタと前記第８入力トランジスタとは直列に接続され、前記第７入力トランジスタのゲートに前記入力信号が印加され、前記第８入力トランジスタのゲートに前記遅延信号が印加される
請求項７に記載の出力バッファ回路。
【請求項９】
入力信号を入力して論理反転された第１駆動信号を第１ノードに出力する第１インバータ回路と、前記第１インバータ回路は第１電源電圧と第２電源電圧との間に直列に接続される第１ｐＭＯＳトランジスタと第１ｎＭＯＳトランジスタとを備え、
前記入力信号を入力して論理反転された第２駆動信号を第２ノードに出力する第２インバータ回路と、前記第２インバータ回路は前記第１電源電圧と前記第２電源電圧との間に直列に接続される第２ｐＭＯＳトランジスタと第２ｎＭＯＳトランジスタとを備え、
前記第１駆動信号と前記第２駆動信号とに基づいて出力信号を出力する出力回路と、前記出力回路は前記第１電源電圧と前記第２電源電圧との間に直列に接続される第３ｐＭＯＳトランジスタおよび第３ｎＭＯＳトランジスタを備え、前記第３ｐＭＯＳトランジスタのゲートは前記第１ノードに接続され、前記第３ｎＭＯＳトランジスタのゲートは前記第２ノードに接続され、前記第３ｐＭＯＳトランジスタと前記第３ｎＭＯＳトランジスタとの接続ノードから出力信号を出力し、
前記第１電源電圧と前記第１ノードとの間に直列に接続される第４ｐＭＯＳトランジスタおよび第４ｎＭＯＳトランジスタを備える第１クランプ回路と、前記第４ｐＭＯＳトランジスタのゲートは前記第１ノードに接続され、
前記第２電源電圧と前記第２ノードとの間に直列に接続される第５ｎＭＯＳトランジスタおよび第５ｐＭＯＳトランジスタを備える第２クランプ回路と、前記第５ｎＭＯＳトランジスタのゲートは前記第２ノードに接続され、
前記出力信号を入力し、論理反転された信号を前記第４ｎＭＯＳトランジスタのゲートおよび前記第５ｐＭＯＳトランジスタのゲートに出力するインバータ回路と
を具備する
出力バッファ回路。
【請求項１０】
前記第１ノードと前記第２電源電圧との間に直列に接続される第６ｎＭＯＳトランジスタおよび第７ｎＭＯＳトランジスタと、
前記第２ノードと前記第１電源電圧との間に直列に接続される第６ｐＭＯＳトランジスタおよび第７ｐＭＯＳトランジスタと
をさらに具備し、
前記第６ｎＭＯＳトランジスタのゲートと前記第６ｐＭＯＳトランジスタのゲートとは、前記入力信号が印加され、
前記第７ｎＭＯＳトランジスタのゲートと前記第７ｐＭＯＳトランジスタのゲートとは、前記出力信号が印加される
請求項９に記載の出力バッファ回路。
【請求項１１】
入力信号を入力して所定の時間の遅延を有する遅延信号を出力する遅延回路と、
前記入力信号を入力して論理反転された第１駆動信号を第１ノードに出力する第１インバータ回路と、前記第１インバータ回路は第１電源電圧と第２電源電圧との間に直列に接続される第１ｐＭＯＳトランジスタと第１ｎＭＯＳトランジスタとを備え、
前記入力信号を入力して論理反転された第２駆動信号を第２ノードに出力する第２インバータ回路と、前記第２インバータ回路は前記第１電源電圧と前記第２電源電圧との間に直列に接続される第２ｐＭＯＳトランジスタと第２ｎＭＯＳトランジスタとを備え、
前記第１駆動信号と前記第２駆動信号とに基づいて出力信号を出力する出力回路と、前記出力回路は前記第１電源電圧と前記第２電源電圧との間に直列に接続される第３ｐＭＯＳトランジスタおよび第３ｎＭＯＳトランジスタを備え、前記第３ｐＭＯＳトランジスタのゲートは前記第１ノードに接続され、前記第３ｎＭＯＳトランジスタのゲートは前記第２ノードに接続され、前記第３ｐＭＯＳトランジスタと前記第３ｎＭＯＳトランジスタとの接続ノードから出力信号を出力し、
前記第１電源電圧と前記第１ノードとの間に直列に接続される第４ｐＭＯＳトランジスタおよび第４ｎＭＯＳトランジスタを備える第１クランプ回路と、前記第４ｐＭＯＳトランジスタのゲートは前記第１ノードに接続され、
前記第２電源電圧と前記第２ノードとの間に直列に接続される第５ｎＭＯＳトランジスタおよび第５ｐＭＯＳトランジスタを備える第２クランプ回路と、前記第５ｎＭＯＳトランジスタのゲートは前記第２ノードに接続され、
前記遅延信号を入力し、論理反転された信号を前記第４ｎＭＯＳトランジスタのゲートおよび前記第５ｐＭＯＳトランジスタのゲートに出力するインバータ回路と
を具備する
出力バッファ回路。
【請求項１２】
前記第１ノードと前記第２電源電圧との間に直列に接続される第６ｎＭＯＳトランジスタおよび第７ｎＭＯＳトランジスタと、
前記第２ノードと前記第１電源電圧との間に直列に接続される第６ｐＭＯＳトランジスタおよび第７ｐＭＯＳトランジスタと
をさらに具備し、
前記第６ｎＭＯＳトランジスタのゲートと前記第６ｐＭＯＳトランジスタのゲートとは、前記入力信号が印加され、
前記第７ｎＭＯＳトランジスタのゲートと前記第７ｐＭＯＳトランジスタのゲートとは、前記遅延信号が印加される
請求項１１に記載の出力バッファ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、出力バッファ回路に関し、特に半導体集積回路の高速転送インターフェースにおける出力バッファ回路に関する。
【背景技術】
【０００２】
高速転送を行うＤＤＲ（Ｄｏｕｂｌｅ  Ｄａｔａ  Ｒａｔｅ）のようなパラレルインターフェース技術において、近年の高集積化、高速化、低消費電力化に伴い、無終端のシングルエンドによる高速伝送が望まれている。シングルエンド伝送は、ディファレンシャル伝送に比べて端子数を少なくすることができ、さらに、無終端であれば、消費電流も小さい。しかし、無終端シングルエンドによる伝送では、隣接配線や電源ラインに大きなクロストークノイズが重畳することが知られている。特に、近年の高集積化による配線密度の増加は、クロストークノイズをさらに大きくしている。このようなクロストークノイズは、回路の誤動作を引き起こすため、抑制する必要がある。クロストークノイズを抑制するためには、急激な電流変化を排除するとよいが、伝送速度が低下してしまう。急激な電流変化を伴わず高速動作を実現する方法が求められている。
【０００３】
出力段のＭＯＳトランジスタにおける急激な電流変化を伴うピーク電流を防止し、かつ高速動作を行う出力バッファ回路として特開２０００−１３４０６８号公報に開示される技術が知られる。図１は、その出力バッファ回路の構成を示す回路図である。
【０００４】
出力バッファ回路は、ｐＭＯＳトランジスタＭ１０、Ｍ１１、Ｍ１２、Ｍ１３、Ｍ１４と、ｎＭＯＳトランジスタＭ１５、Ｍ１６、Ｍ１７と、抵抗素子Ｒ１１と、キャパシタＣｐと、ｐＭＯＳトランジスタＭ２５、Ｍ２６、Ｍ２７と、ｎＭＯＳトランジスタＭ２０、Ｍ２１、Ｍ２２、Ｍ２３、Ｍ２４と、抵抗素子Ｒ２１と、キャパシタＣｎとを具備する。ｐＭＯＳトランジスタＭ１１、Ｍ１２、Ｍ１３と、ｎＭＯＳトランジスタＭ１５と、並列に接続される抵抗素子Ｒ１１およびキャパシタＣｐとは、電源電圧ＶＣＣと電源電圧ＧＮＤとの間に直列に接続される。ｐＭＯＳトランジスタＭ１４とｎＭＯＳトランジスタＭ１６、Ｍ１７とは、電源電圧ＶＣＣと電源電圧ＧＮＤとの間に直列に接続される。また、並列に接続される抵抗素子Ｒ２１およびキャパシタＣｎと、ｐＭＯＳトランジスタＭ２５と、ｎＭＯＳトランジスタＭ２３、Ｍ２２、Ｍ２１とは、電源電圧ＶＣＣと電源電圧ＧＮＤとの間に直列に接続される。ｐＭＯＳトランジスタＭ２７、Ｍ２６と、ｎＭＯＳトランジスタＭ２４とは、電源電圧ＶＣＣと電源電圧ＧＮＤとの間に直列に接続される。さらに、ｐＭＯＳトランジスタＭ１０とｎＭＯＳトランジスタＭ２０とは、電源電圧ＶＣＣと電源電圧ＧＮＤとの間に直列に接続される。
【０００５】
入力信号ＤＩＮは、ｐＭＯＳトランジスタＭ１４、Ｍ２５、Ｍ２６のそれぞれのゲート、および、ｎＭＯＳトランジスタＭ１５、Ｍ１６、Ｍ２４のそれぞれのゲートに印加される。ｐＭＯＳトランジスタＭ１０とｎＭＯＳトランジスタＭ２０との接続ノードは、出力信号ＤＯＵＴを出力するこの出力バッファ回路の出力ノードである。出力信号ＤＯＵＴは、ｐＭＯＳトランジスタＭ１１、Ｍ２７のそれぞれのゲート、ｎＭＯＳトランジスタＭ１７、Ｍ２１のぞれぞれのゲートに印加される。ｐＭＯＳトランジスタＭ１０のゲートは、ｐＭＯＳトランジスタＭ１４とｎＭＯＳトランジスタＭ１６との接続ノードに接続され、さらに、ｐＭＯＳトランジスタＭ１３とｎＭＯＳトランジスタＭ１５との接続ノードに接続される。ｎＭＯＳトランジスタＭ２０のゲートは、ｐＭＯＳトランジスタＭ２６とｎＭＯＳトランジスタＭ２４との接続ノードに接続され、さらに、ｐＭＯＳトランジスタＭ２５とｎＭＯＳトランジスタＭ２３との接続ノードに接続される。
【０００６】
ｐＭＯＳトランジスタＭ１２のゲートとドレインとが接続され、ｐＭＯＳトランジスタＭ１３のゲートとドレインとが接続される。ｐＭＯＳトランジスタＭ１１、Ｍ１２、Ｍ１３は、出力信号ＤＯＵＴにより制御されるクランプ回路Ｃｌａ１を形成する。ｎＭＯＳトランジスタＭ２２のゲートとドレインとが接続され、ｎＭＯＳトランジスタＭ２３のゲートとドレインとが接続される。ｎＭＯＳトランジスタＭ２１、Ｍ２２、Ｍ２３は、出力信号ＤＯＵＴにより制御されるクランプ回路Ｃｌａ２を形成する。
【０００７】
この出力バッファ回路において、入力信号ＤＩＮが“Ｌ”レベルから“Ｈ”レベルに変化すると、出力段のｐＭＯＳトランジスタＭ１０のゲート電圧は、ｎＭＯＳトランジスタＭ１５を介して、キャパシタＣｐに予めチャージされた電荷によって放電され、その後出力信号ＤＯＵＴにより制御されるｎＭＯＳトランジスタＭ１７がオン状態になることによりＣＭＯＳレベルの“Ｌ”レベル電圧へ変化する。また、入力信号ＤＩＮが“Ｈ”レベルから“Ｌ”レベルに変化すると、出力段のｎＭＯＳトランジスタＭ２０のゲート電圧は、ｐＭＯＳトランジスタＭ２５を介して、キャパシタＣｎに予めチャージされた電荷によって充電され、その後出力ＤＯＵＴにより制御されるｐＭＯＳトランジスタＭ２７がオン状態になることによりＣＭＯＳレベルの“Ｈ”レベル電圧へ変化する。これにより出力段におけるピーク電流を抑制したまま、ｐＭＯＳトランジスタＭ１０、ｎＭＯＳトランジスタＭ２０のゲート電圧を早く変化させることができ、出力段を高速化できる。また、容量により電圧制御が行われるため、クランプ回路における貫通電流を抑制することができる。
【０００８】
しかし、このような出力バッファ回路において、ｐＭＯＳトランジスタとｎＭＯＳトランジスタとの製造プロセスにおいてばらつきがあると、出力デューティが劣化することがある。すなわち、出力信号ＤＯＵＴを駆動するｐＭＯＳトランジスタＭ１０およびｎＭＯＳトランジスタＭ２０の電流駆動能力が等しい場合には、出力デューティは５０％近くに保たれるが、電流駆動能力が異なると図２に示されるように、波形傾きが立ち上がりとたち下がりで変わるため、“Ｈ”レベルである期間Ｔ１１と“Ｌｏｗ”レベルである期間Ｔ１２が異なり、出力デューティは劣化する。
【０００９】
トランジスタの電流駆動能力は、トランジスタのゲートソース間電圧Ｖｇｓと、トランジスタの閾値電圧Ｖｔとの差（Ｖｇｓ−Ｖｔ）により定まる。したがって、ｐＭＯＳトランジスタＭ１０のゲートソース間電圧Ｖｇｓと閾値電圧Ｖｔとの差と、ｎＭＯＳトランジスタＭ２０のゲートソース間電圧Ｖｇｓと閾値電圧Ｖｔとの差とが異なる場合、出力デューティが劣化する。
【００１０】
ここで、電流駆動能力とは、トランジスタがオンしたときの電流の流れ易さのことを示す。トランジスタがオン状態のとき、そのトランジスタは、ドレインソース間電圧ＶＤＳと、そのドレインソース間電圧ＶＤＳにおけるドレイン電流Ｉｄとにより求められる抵抗値を有する非線形抵抗として作用する。したがって、２個以上直列接続されるトランジスタによって所定の電圧を分圧する場合、分圧レベルは、各トランジスタによって示される抵抗値の比に基づいて定まる。トランジスタにより示される抵抗は、そのトランジスタのサイズによって決まる。その抵抗値は、ゲート長Ｌに反比例し、ゲート幅Ｗに比例する。
【００１１】
入力信号ＤＩＮが“Ｌ”レベルから“Ｈ”レベルに変化するときのｐＭＯＳトランジスタＭ１０のゲートソース間電圧Ｖｇｓは、クランプ回路Ｃｌａ１とｎＭＯＳトランジスタＭ１５とにより生成されるクランプ電圧に基づいて定まる。また、入力信号ＤＩＮが“Ｈ”レベルから“Ｌ”レベルに変化するときのｎＭＯＳトランジスタＭ２０のゲートソース間電圧Ｖｇｓは、クランプ回路Ｃｌａ２とｐＭＯＳトランジスタＭ２５とにより生成されるクランプ電圧に基づいて定まる。出力信号ＤＯＵＴを駆動するｐＭＯＳトランジスタＭ１０およびｎＭＯＳトランジスタＭ２０の閾値電圧Ｖｔは、プロセスの製造ばらつきに依存する。
【００１２】
クランプ回路Ｃｌａ１とｎＭＯＳトランジスタＭ１５とにより生成されるクランプ電圧は、クランプ回路Ｃｌａ１の電流駆動能力と、ｎＭＯＳトランジスタＭ１５の電流駆動能力との比に基づいて定まる。Ｐチャネル、Ｎチャネルのそれぞれの電流駆動能力のばらつきがアンバランスな場合には、クランプ回路Ｃｌａ１とｎＭＯＳトランジスタＭ１５とにより生成されるクランプ電圧は、電流駆動能力のばらつきに応じて大きく変動し、ｐＭＯＳトランジスタＭ１０のゲートソース間電圧Ｖｇｓと閾値電圧Ｖｔとの差（Ｖｇｓ-Ｖｔ）を一定にすることができない。
【００１３】
同様に、クランプ回路Ｃｌａ２とｐＭＯＳトランジスタＭ２５とにより生成されるクランプ電圧は、クランプ回路Ｃｌａ２の電流駆動能力と、ｐＭＯＳトランジスタの電流駆動能力との比に基づいて定まる。Ｐチャネル、Ｎチャネルのそれぞれの電流駆動能力のばらつきがアンバランスな場合には、クランプ回路Ｃｌａ２とｐＭＯＳトランジスタＭ２５とにより生成されるクランプ電圧は、電流駆動能力のばらつきに応じて大きく変動し、ｎＭＯＳトランジスタＭ２０のゲートソース間電圧Ｖｇｓと閾値電圧Ｖｔとの差（Ｖｇｓ-Ｖｔ）を一定にすることができない。
【００１４】
このように、Ｐチャネル、Ｎチャネルのそれぞれの電流駆動能力のばらつきがアンバランスな場合には、出力信号ＤＯＵＴを駆動するｐＭＯＳトランジスタＭ１０およびｎＭＯＳトランジスタＭ２０の駆動電圧（Ｖｇｓ−Ｖｔ）を一定にすることができない。そのため、ｐＭＯＳトランジスタＭ１０およびｎＭＯＳトランジスタＭ２０の電流駆動能力を等しくすることができず、図２に示されるように、出力信号ＤＯＵＴのデューティを５０％近くに保つことができない。
【先行技術文献】
【特許文献】
【００１５】
【特許文献１】特開２０００−１３４０６８号公報
【発明の概要】
【発明が解決しようとする課題】
【００１６】
本発明は、出力信号のデューティを保ちつつ消費電流の変化を低減する出力バッファ回路を提供する。
【課題を解決するための手段】
【００１７】
以下に、［発明を実施するための形態］で使用される番号・符号を用いて、課題を解決するための手段を説明する。これらの番号・符号は、［特許請求の範囲］の記載と［発明を実施するための形態］との対応関係を明らかにするために付加されたものである。ただし、それらの番号・符号を、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。
【００１８】
本発明の観点では、出力バッファ回路は、出力回路（３００）と、第１入力回路（２１０）と、第２入力回路（２２０）と、第１クランプ回路（１１０）と、第２クランプ回路（１２０）とを具備し、第１クランプ回路（１１０）および第２クランプ回路（１２０）のそれぞれは、カスコード接続される第１導電型（Ｐｃｈ）のトランジスタ（Ｐ１１１／Ｐ１２１）と、第１導電型（Ｐｃｈ）と相補である第２導電型（Ｎｃｈ）のトランジスタ（Ｎ１１１／Ｎ１２１）とを備える。出力回路（３００）は、第１出力トランジスタ（Ｐ３０１）と第２出力トランジスタ（Ｎ３０１）とを備え、出力信号（ＶＯＵＴ）を出力する。第１入力回路（２１０）は、入力信号（ＶＩＮ）を入力して第１出力トランジスタ（Ｐ３０１）のゲートを駆動する。第２入力回路（２２０）は、入力信号（ＶＩＮ）を入力して第２出力トランジスタ（Ｎ３０１）のゲートを駆動する。第１クランプ回路（１１０）は、入力信号（ＶＩＮ）の第１の変化点から所定の時間が経過するまで第１入力回路（２１０）の出力電圧（ＶＡ１）をクランプする。第２クランプ回路（１２０）は、入力信号（ＶＩＮ）の第２の変化点から所定の時間が経過するまで第２入力回路（２２０）の出力電圧（ＶＡ２）をクランプする。
【発明の効果】
【００１９】
本発明によれば、出力信号のデューティを保ち対称性に優れ、消費電流の変化を低減する出力バッファ回路を提供することができる。
【図面の簡単な説明】
【００２０】
【図１】図１は、特開２０００−１３４０６８号公報に開示される出力バッファ回路の構成を示す回路図である。
【図２】図２は、特性がアンバランスである場合の出力波形の例を示す図である。
【図３】図３は、本発明の第１の実施の形態に係る出力バッファ回路の構成を示す回路図である。
【図４】図４は、本発明の第１の実施の形態に係る出力バッファ回路の動作を示すタイミングチャートである。
【図５】図５は、本発明の第１の実施の形態に係る出力バッファ回路における出力波形の例を示す図である。
【図６】図６は、電圧ＶＡ１がクランプ電圧に遷移するまでの時間を説明する図である。
【図７】図７は、本発明の第２の実施の形態に係る出力バッファ回路の構成を示す図である。
【図８】図８は、本発明の第２の実施の形態に係る出力バッファ回路の動作を示すタイミングチャートである。
【発明を実施するための形態】
【００２１】
図面を参照して本発明の実施の形態を説明する。
【００２２】
（第１の実施の形態）
図３は、本発明の第１の実施の形態に係る出力バッファ回路の構成を示す回路図である。出力バッファ回路は、図３に示されるように、入力回路２１０、２２０と、クランプ回路１１０、１２０と、出力回路３００と、インバータ回路４１０、４２０とを具備する。
【００２３】
出力回路３００は、ｐＭＯＳトランジスタＰ３０１とｎＭＯＳトランジスタＮ３０１とを具備する。トランジスタＰ３０１とトランジスタＮ３０１とは、電源電圧ＶＤＤと電源電圧ＶＳＳとの間に直列に接続され、トランジスタＰ３０１のドレインとトランジスタＮ３０１のドレインとの接続ノードから出力信号ＶＯＵＴが出力される。
【００２４】
入力回路２１０は、ｐＭＯＳトランジスタＰ２１１と、ｎＭＯＳトランジスタＮ２１１、Ｎ２１２、Ｎ２１３とを具備する。トランジスタＰ２１１とトランジスタＮ２１１とは、電源電圧ＶＤＤと電源電圧ＶＳＳとの間に直列に接続され、それぞれのゲートには入力信号ＶＩＮが印加される。トランジスタＰ２１１のドレインとトランジスタＮ２１１のドレインとの接続ノード（ノードＡ１）は、出力回路３００のトランジスタＰ３０１のゲートに接続される。このノードＡ１の電圧をＶＡ１とする。トランジスタＮ２１２とトランジスタＮ２１３とは、ノードＡ１と電源電圧ＶＳＳとの間に直列に接続される。トランジスタＮ２１２のゲートには入力信号ＶＩＮが印加され、トランジスタＮ２１３のゲートには出力信号ＶＯＵＴが印加される。すなわち、トランジスタＰ２１１とトランジスタＮ２１１とはインバータ回路を形成し、その出力ノードがノードＡ１となる。トランジスタＮ２１２、Ｎ２１３は、トランジスタＮ２１１の電流駆動能力を増強するように機能する。
【００２５】
入力回路２２０は、ｐＭＯＳトランジスタＰ２２１、Ｐ２２２、Ｐ２２３と、ｎＭＯＳトランジスタＮ２２１とを具備する。トランジスタＰ２２１とトランジスタＮ２２１とは、電源電圧ＶＤＤと電源電圧ＶＳＳとの間に直列に接続され、それぞれのゲートには入力信号ＶＩＮが印加される。トランジスタＰ２２１のドレインとトランジスタＮ２２１のドレインとの接続ノード（ノードＡ２）は、出力回路３００のトランジスタＮ３０１のゲートに接続される。このノードＡ２の電圧をＶＡ２とする。トランジスタＰ２２３とトランジスタＰ２２２とは、電源電圧ＶＤＤとノードＡ２との間に直列に接続される。トランジスタＰ２２２のゲートには入力信号ＶＩＮが印加され、トランジスタＮ２２３のゲートには出力信号ＶＯＵＴが印加される。すなわち、トランジスタＰ２２１とトランジスタＮ２２１とはインバータ回路を形成し、その出力ノードがノードＡ２となる。トランジスタＰ２２２、Ｐ２２３は、トランジスタＰ２２１の電流駆動能力を増強するように機能する。
【００２６】
クランプ回路１１０は、ｐＭＯＳトランジスタＰ１１１とｎＭＯＳトランジスタＮ１１１とを具備する。トランジスタＰ１１１とトランジスタＮ１１１とは、電源電圧ＶＤＤとノードＡ１との間に直列に接続される。トランジスタＰ１１１のゲートは、ノードＡ１に接続される。トランジスタＮ１１１のゲートは、インバータ回路４１０の出力に接続され、インバータ回路４１０の入力には出力信号ＶＯＵＴが印加される。インバータ回路４１０の出力とトランジスタＮ１１１との接続ノードをノードＢ１とし、その電圧をＶＢ１とする。クランプ回路１１０は、トランジスタＮ２１１がオン状態になると、ノードＡ１の電圧ＶＡ１を出力信号ＶＯＵＴに応答して電源電圧ＶＤＤ−ＶＳＳをトランジスタＰ１１１、Ｎ１１１、Ｎ２１１のオン抵抗の比により定まる電圧に分圧した電圧にクランプする。
【００２７】
クランプ回路１２０は、ｐＭＯＳトランジスタＰ１２１とｎＭＯＳトランジスタＮ１２１とを具備する。トランジスタＰ１２１とトランジスタＮ１２１とは、ノードＡ２と電源電圧ＶＳＳとの間に直列に接続される。トランジスタＮ１２１のゲートは、ノードＡ２に接続される。トランジスタＰ１２１のゲートは、インバータ回路４２０の出力に接続され、インバータ回路４２０の入力には出力信号ＶＯＵＴが印加される。インバータ回路４２０の出力とトランジスタＰ１２１との接続ノードをノードＢ２とし、その電圧をＶＢ２とする。クランプ回路１２０は、トランジスタＰ２２１がオン状態になると、ノードＡ２の電圧ＶＡ２を出力信号ＶＯＵＴに応答して電源電圧ＶＤＤ−ＶＳＳをトランジスタＰ２２１、Ｐ１２１、Ｎ１２１のオン抵抗の比により定まる電圧に分圧した電圧にクランプする。
【００２８】
図４は、本発明の第１の実施の形態に係る出力バッファ回路の動作を示すタイミングチャートである。図４を参照して出力バッファ回路の動作を説明する。
【００２９】
時刻ｔ１では、出力バッファ回路の入力回路２１０、２２０には“Ｌ”レベルを示す入力信号ＶＩＮが印加されている（図４（ａ））。ノードＡ１、Ａ２は、インバータ回路の出力であるから、電圧ＶＡ１、ＶＡ２は“Ｈ”レベルである（図４（ｂ）（ｃ））。したがって、ノードＡ１の電圧ＶＡ１が“Ｈ”レベルであるから、トランジスタＰ３０１はオフ状態である。また、ノードＡ２の電圧ＶＡ２が“Ｈ”レベルであるから、トランジスタＮ３０１はオン状態である。すなわち、出力信号ＶＯＵＴは、“Ｌ”レベルを示す（図４（ｄ））。インバータ回路４１０、４２０に“Ｌ”レベルが入力されるので、ノードＢ１の電圧ＶＢ１とノードＢ２の電圧ＶＢ２とは、“Ｈ”レベルである（図４（ｅ）（ｆ））。
【００３０】
クランプ回路１１０では、ゲートに“Ｈ”レベルが印加されるためトランジスタＮ１１１は、オン状態であるが、ゲートに“Ｈ”レベルが印加されるトランジスタＰ１１１は、オフ状態であるため、クランプ回路１１０は、ノードＡ１に影響を与えない。また、クランプ回路１２０では、ゲートに“Ｈ”レベルが印加されるトランジスタＮ１２１は、オン状態であるが、ゲートに“Ｈ”レベルが印加されるトランジスタＰ１２１は、オフ状態であるため、クランプ回路１２０は、ノードＡ２に影響を与えない。また、入力回路２１０では、入力信号ＶＩＮ（“Ｌ”）がゲートに印加されるトランジスタＮ２１２と、出力信号ＶＯＵＴ（“Ｌ”）がゲートに印加されるトランジスタＮ２１３とは、共にオフ状態であり、ノードＡ１に影響を与えない。入力回路２２０では、入力信号ＶＩＮ（“Ｌ”）がゲートに印加されるトランジスタＰ２２２と、出力信号ＶＯＵＴ（“Ｌ”）がゲートに印加されるトランジスタＰ２２３とは、共にオン状態であり、トランジスタＰ２２１の働きを強化するように、ノードＡ２に電源電圧ＶＤＤを供給する。
【００３１】
時刻ｔ２では、入力信号ＶＩＮは“Ｌ”レベルから“Ｈ”レベルに遷移を始める（図４（ａ））。入力信号ＶＩＮがトランジスタの閾値電圧ＶＴを超えると、トランジスタＮ２１１、Ｎ２２１を電流が流れだし、ノードＡ１の電圧ＶＡ１、ノードＡ２の電圧ＶＡ２は“Ｈ”レベルから下降する（図４（ｂ）（ｃ））。
【００３２】
クランプ回路１１０では、トランジスタＰ１１１のゲートには電圧ＶＡ１が印加されているため、電圧ＶＡ１の下降が閾値電圧ＶＴを超えるとトランジスタＰ１１１はオン状態に遷移する。トランジスタＮ１１１のゲートに印加される電圧ＶＢ１は“Ｈ”レベルを示しているため、トランジスタＮ１１１はオン状態であり、クランプ回路１１０は機能する。このとき、電流は、電源電圧ＶＤＤからトランジスタＰ１１１、Ｎ１１１を介してノードＡ１に達し、さらにトランジスタＮ２１１を介して電源電圧ＶＳＳに至る経路を流れる。したがって、電圧ＶＡ１は、電源電圧ＶＤＤ−ＶＳＳをクランプ回路１１０とトランジスタＮ２１１とにより分圧した電圧ＶＣＰに遷移する（図４（ｂ））。
【００３３】
一方、クランプ回路１２０では、トランジスタＰ１２１のゲートには電圧ＶＢ２が印加されているため、トランジスタＰ１２１はオフ状態である。すなわち、電圧ＶＢ２が“Ｈ”レベルである間、クランプ回路１２０はノードＡ２に影響を与えない。したがって、ノードＡ２の電圧ＶＡ２は、電圧ＶＢ２が“Ｈ”レベルである間に“Ｌ”レベルに遷移する（図４（ｃ））。
【００３４】
出力回路３００では、トランジスタＰ３０１は、ゲートに印加される電圧ＶＡ１がトランジスタＰ３０１の閾値電圧ＶＴＰを超えて下がると、電流を流しはじめ、出力信号ＶＯＵＴは上昇しはじめる（図４（ｄ））。ノードＡ１の電圧ＶＡ１がクランプ回路１１０によって電圧ＶＣＰにクランプされると、トランジスタＰ３０１は、電圧（ＶＣＰ−ＶＴＰ）に応じた電流で出力ノードを駆動し、出力信号ＶＯＵＴを上昇させる（図４（ｄ））。すなわち、このときトランジスタＰ３０１に流れる電流は制限されている。一方、トランジスタＮ３０１は、ゲートに電圧ＶＡ２が印加されているため、電圧ＶＡ２の下降に伴って早々にオフ状態になる。トランジスタＰ３０１がオン状態になり、トランジスタＮ３０１がオフ状態になるため、出力信号ＶＯＵＴは“Ｌ”レベルから“Ｈ”レベルに遷移する。トランジスタＰ３０１を介して流れる電流は、抑制されることになる。
【００３５】
時刻ｔ３になると、出力信号ＶＯＵＴは、インバータ回路４１０、４２０の論理判定レベルを超えて“Ｌ”レベルから“Ｈ”レベルに遷移する（図４（ｄ））。インバータ回路４１０の出力である電圧ＶＢ１、インバータ回路４２０の出力である電圧ＶＢ２は、“Ｈ”レベルから“Ｌ”レベルに遷移する（図４（ｅ）（ｆ））。
【００３６】
電圧ＶＢ１が“Ｌ”レベルになるとトランジスタＮ１１１がオフ状態になり、クランプ回路１１０は、ノードＡ１に影響を与えなくなる。入力回路２１０では、トランジスタＮ２１２は、ゲートに入力信号ＶＩＮが印加されているため、オン状態であり、トランジスタＮ２１３は、ゲートに印加される出力信号ＶＯＵＴが“Ｌ”レベルから“Ｈ”レベルに遷移するため、オン状態になる。トランジスタＮ２１２、Ｎ２１３が共にオン状態になるため、トランジスタＮ２１１を補強するようにノードＡ１を“Ｌ”レベルに駆動する。したがって、ノードＡ１の電圧ＶＡ１は、電圧ＶＣＰから急速に下がる（図４（ｂ））。
【００３７】
出力回路３００では、急速に下がる電圧ＶＡ１がゲートに印加されるトランジスタＮ３０１は、出力信号ＶＯＵＴを“Ｈ”レベルにさらに駆動する（図４（ｄ））。このとき、トランジスタＮ３０１はオフ状態であり、電流は流れない。
【００３８】
時刻ｔ４では、入力信号ＶＩＮが“Ｌ”レベルから“Ｈ”レベルに立ち上がったときの各部の電圧の遷移が終了し、各部の電圧は、安定している。入力信号ＶＩＮは“Ｈ”レベルであり（図４（ａ））、ノードＡ１の電圧ＶＡ１およびノードＡ２の電圧ＶＡ２は共に“Ｌ”レベルである（図４（ｂ）（ｃ））。出力信号ＶＯＵＴは“Ｈ”レベルであり（図４（ｄ））、インバータ回路を介したノードＢ１の電圧ＶＢ１およびノードＢ２の電圧ＶＢ２は共に“Ｌ”レベルである（図４（ｅ）（ｆ））。
【００３９】
時刻ｔ５では、入力信号ＶＩＮは、“Ｈ”レベルから“Ｌ”レベルに遷移を始める（図４（ａ））。入力信号ＶＩＮがトランジスタの閾値電圧ＶＴを超えて下がると、トランジスタＰ２１１、Ｐ２２１を電流が流れだし、ノードＡ１の電圧ＶＡ１、ノードＡ２の電圧ＶＡ２は“Ｌ”レベルから上昇する（図４（ｂ）（ｃ））。
【００４０】
クランプ回路１１０では、トランジスタＮ１１１のゲートに電圧ＶＢ１（“Ｌ”）が印加されているため、トランジスタＮ１１１はオフ状態であり、クランプ回路１１０はノードＡ１に影響を与えない。クランプ回路１２０では、トランジスタＰ１２１は、ゲートに電圧ＶＢ２（“Ｌ”）が印加されているためオン状態であり、電圧ＶＡ２が閾値電圧ＶＴを超えて上昇すると、ゲートに電圧ＶＡ２が印加されているトランジスタＮ１２１は、電流を流しだす。したがって、電源電圧ＶＤＤ〜トランジスタＰ２２１〜トランジスタＰ１２１〜Ｎ１２１〜電源電圧ＶＳＳの経路に電流が流れ、トランジスタＮ２２１がオフ状態になると、この経路によってノードＡ２の電圧ＶＡ２が決まる。すなわち、電圧ＶＡ２は、電源電圧ＶＤＤ−ＶＳＳをトランジスタＰ２２１とクランプ回路１２０とにより分圧した電圧ＶＣＮに遷移する（図４（ｃ））。一方、クランプ回路１１０はオフ状態であるから、ノードＡ１の電圧は、電圧ＶＢ１が“Ｌ”レベルである間に“Ｈ”レベルに遷移する（図４（ｂ））。
【００４１】
出力回路３００では、トランジスタＰ３０１は、ゲートに電圧ＶＡ１が印加されているため、電圧ＶＡ１の上昇に伴って早々にオフ状態になる。一方、トランジスタＮ３０１は、ゲートに印加される電圧ＶＡ２がトランジスタＮ３０１の閾値電圧ＶＴＮを超えて上昇すると、電流を流しはじめ、出力信号ＶＯＵＴは下降しはじめる（図４（ｄ））。ノードＡ２の電圧ＶＡ２がクランプ回路１２０によって電圧ＶＣＮにクランプされると、トランジスタＮ３０１は、電圧（ＶＣＮ−ＶＴＮ）に応じた電流で出力ノードを駆動し、出力信号ＶＯＵＴを下降させる（図４（ｄ））。このときトランジスタＮ３０１に流れる電流は制限されている。トランジスタＮ３０１がオン状態になり、トランジスタＰ３０１がオフ状態になるため、出力信号ＶＯＵＴは“Ｈ”レベルから“Ｌ”レベルに遷移する。トランジスタＮ３０１を介して流れる電流は、抑制されることになる。
【００４２】
時刻ｔ６になると、出力信号ＶＯＵＴは、インバータ回路４１０、４２０の論理判定レベルを超えて“Ｈ”レベルから“Ｌ”レベルに遷移する（図４（ｄ））。インバータ回路４１０の出力である電圧ＶＢ１、インバータ回路４２０の出力である電圧ＶＢ２は、“Ｌ”レベルから“Ｈ”レベルに遷移する（図４（ｅ）（ｆ））。
【００４３】
電圧ＶＢ２が“Ｈ”レベルになるとトランジスタＰ１２１がオフ状態になり、クランプ回路１２０は、ノードＡ２に影響を与えなくなる。入力回路２２０では、トランジスタＰ２２２は、ゲートに入力信号ＶＩＮが印加されているため、オン状態であり、トランジスタＰ２２３は、ゲートに印加される出力信号ＶＯＵＴが“Ｌ”レベルから“Ｈ”レベルに遷移するため、オン状態になる。トランジスタＰ２２２、Ｐ２２３が共にオン状態になるため、トランジスタＰ２２１を補強するようにノードＡ２を“Ｈ”レベルに駆動する。したがって、ノードＡ２の電圧ＶＡ２は、電圧ＶＣＮから急速に上昇する（図４（ｂ））。
【００４４】
出力回路３００では、急速に上昇する電圧ＶＡ２がゲートに印加されるトランジスタＰ３０１は、出力信号ＶＯＵＴを“Ｌ”レベルにさらに駆動する（図４（ｄ））。このとき、トランジスタＮ３０１はオフ状態であり、電流は流れない。
【００４５】
ここでは、電圧ＶＢ１および電圧ＶＢ２は、インバータ回路４１０、４２０により供給されるが、同じ電圧であるからインバータ回路を１回路にしてもよい。
【００４６】
ここで、出力信号ＶＯＵＴのデューティについて説明する。
【００４７】
出力バッファ回路は、入力信号ＶＩＮのデューティを維持した出力信号ＶＯＵＴを出力することが望まれる。出力バッファ回路にデューティ５０％の入力信号ＶＩＮが与えられた場合、出力信号ＶＯＵＴを駆動するトランジスタＰ３０１およびＮ３０１の電流駆動能力が等しいときは、出力信号のデューティは５０％に保たれる。トランジスタＰ３０１、Ｎ３０１の電流駆動能力は、ゲートソース間電圧Ｖｇｓと、閾値電圧Ｖｔとの差により定まる。したがって、電流駆動能力を等しくするためには、トランジスタＰ３０１、Ｎ３０１のそれぞれのゲートソース間電圧Ｖｇｓと閾値電圧Ｖｔとの差を等しくしなければならない。
【００４８】
トランジスタＰ３０１の閾値電圧ＶＴＰは、プロセスの製造ばらつきに依存する。また、トランジスタＰ３０１のゲートソース間電圧Ｖｇｓは、クランプ回路１１０とトランジスタＮ２１１とにより生成されるクランプ電圧ＶＣＰに基づいて決まる。クランプ電圧ＶＣＰは、クランプ回路１１０の電流駆動能力と、トランジスタＮ２１１の電流駆動能力との比により定まる。
【００４９】
クランプ回路１１０は、トランジスタＮ１１１とトランジスタＰ１１１とを備える。トランジスタＮ２１１とトランジスタＮ１１１とは同じｎＭＯＳであるため、クランプ電圧ＶＣＰをプロセスの製造ばらつきに依らず一定とする特性を有する。一方、ｎＭＯＳのトランジスタＮ２１１とｐＭＯＳのトランジスタＰ１１１とは、クランプ電圧ＶＣＰをｎＭＯＳとｐＭＯＳの電流駆動能力の比に応じて変動させる特性を有する。
【００５０】
プロセスの製造ばらつきに依るクランプ電圧ＶＣＰの変動量は、クランプ回路１１０のトランジスタＮ１１１の電流駆動能力とトランジスタＰ１１１の電流駆動能力との比によって定まる。トランジスタＮ１１１の電流駆動能力に対してトランジスタＰ１１１の電流駆動能力が十分大きい場合、クランプ電圧ＶＣＰは、プロセスの製造ばらつきに依らず変動しない。トランジスタＰ１１１の電流駆動能力が小さくなるにしたがって、プロセスの製造ばらつきによるクランプ電圧ＶＣＰの変動量が大きくなる。
【００５１】
したがって、プロセスの製造ばらつきによるトランジスタＰ３０１の閾値電圧ＶＴＰの変動量と、トランジスタＮ１１１の電流駆動能力とトランジスタＰ１１１の電流駆動能力とにより調整可能なクランプ回路１１０の変動量とが同じになるように、トランジスタのゲート幅Ｗを設定することにより、トランジスタＰ３０１のゲートソース間電圧Ｖｇｓと閾値電圧ＶＴＰとの差（Ｖｇｓ−ＶＴＰ）を一定にすることができる。
【００５２】
同様に、トランジスタＮ３０１の閾値電圧ＶＴＮは、プロセスの製造ばらつきに依存する。また、トランジスタＮ３０１のゲートソース間電圧Ｖｇｓは、クランプ回路１２０とトランジスタＰ２２１とにより生成されるクランプ電圧ＶＣＮに基づいて決まる。クランプ電圧ＶＣＮは、クランプ回路１２０の電流駆動能力と、トランジスタＰ２２１の電流駆動能力との比により定まる。
【００５３】
クランプ回路１２０は、トランジスタＰ１２１とトランジスタＮ１２１とを備える。トランジスタＰ２２１とトランジスタＰ１２１とは同じｐＭＯＳであるため、クランプ電圧ＶＣＮをプロセスの製造ばらつきに依らず一定とする特性を有する。一方、ｐＭＯＳのトランジスタＰ２２１とｎＭＯＳのトランジスタＮ１２１とは、クランプ電圧ＶＣＮをｐＭＯＳとｎＭＯＳの電流駆動能力の比に応じて変動させる特性を有する。
【００５４】
プロセスの製造ばらつきに依るクランプ電圧ＶＣＮの変動量は、クランプ回路１２０のトランジスタＰ１２１の電流駆動能力とトランジスタＮ１２１の電流駆動能力との比によって定まる。トランジスタＰ１２１の電流駆動能力に対してトランジスタＮ１２１の電流駆動能力が十分大きい場合、クランプ電圧ＶＣＮは、プロセスの製造ばらつきに依らず変動しない。トランジスタＮ１２１の電流駆動能力が小さくなるにしたがって、プロセスの製造ばらつきによるクランプ電圧ＶＣＮの変動量が大きくなる。
【００５５】
したがって、プロセスの製造ばらつきによるトランジスタＮ３０１の閾値電圧ＶＴＮの変動量と、トランジスタＰ１２１の電流駆動能力とトランジスタＮ１２１の電流駆動能力とにより調整可能なクランプ回路１２０の変動量とが同じになるように、トランジスタのゲート幅Ｗを設定することにより、トランジスタＮ３０１のゲートソース間電圧Ｖｇｓと閾値電圧ＶＴＮとの差（Ｖｇｓ−ＶＴＮ）を一定にすることができる。
【００５６】
上述のように、出力信号ＶＯＵＴを駆動するトランジスタＰ３０１、Ｎ３０１のゲートソース間電圧Ｖｇｓと閾値電圧Ｖｔとの差（Ｖｇｓ−Ｖｔ）を一定にすることにより、トランジスタＰ３０１、Ｎ３０１の電流駆動能力を等しくすることができる。したがって、図５に示されるように、出力信号ＶＯＵＴの立ち上がり時間と立ち下がり時間とが等しくなり、“Ｈ”レベルである期間Ｔ２１と“Ｌ”レベルである時間Ｔ２２とが等しくなり、デューティを５０％に保つことができる。すなわち、出力バッファ回路は、立ち上がりと立ち下がりの対称性に優れた回路となる。ｐＭＯＳトランジスタとｎＭＯＳトランジスタとをカスコード接続したクランプ回路１１０、１２０を用いることにより、プロセスの製造ばらつきによる出力デューティの劣化を改善することができる。
【００５７】
また、本発明によれば、出力回路３００の急激な電流変化を抑制することができる。出力回路３００に含まれるトランジスタＰ３０１、Ｎ３０１における電流変化は、トランジスタＰ３０１、Ｎ３０１を駆動する入力回路２１０、２２０の出力電圧ＶＡ１、ＶＡ２の変化に依存する。図６に示されるように、電圧ＶＡ１の変化を例にしてクランプ電圧に遷移するまでの時間を説明すると、以下のようになる。
【００５８】
電圧ＶＡ１を示す波形の傾きが急であればあるほど電流変化が大きく、緩やかであれば電流変化は小さくなる。この電圧ＶＡ１の変化を示す波形の傾きは、出力電圧ＶＡ１を駆動するトランジスタの電流駆動能力により定まる。駆動トランジスタの電流駆動能力が大きいほど電圧ＶＡ１を示す波形の傾きが急になり、電流駆動能力が小さいほど電圧ＶＡ１を示す波形の傾きが緩やかになる。
【００５９】
先に説明した図１に示される回路では、入力回路、クランプ回路の両方の回路により同時に出力回路を駆動する。すなわち、図６（ａ）に示されるように、出力回路を駆動する回路は、時間Ｔ４１をかけてクランプ電圧ＶＣＰまで遷移させる。
【００６０】
これに対して、本発明による出力バッファ回路では、まず入力回路２１０のトランジスタＮ２１１がオン状態になって電圧ＶＡ１を“Ｌ”レベルに駆動する。電圧ＶＡ１がクランプ回路１１０のトランジスタＰ１１１の閾値電圧を下回ると、クランプ回路１１０が機能して電圧ＶＡ１をクランプする。すなわち、電圧ＶＡ１の遷移初期は、入力回路２１０のトランジスタＮ２１１によってのみ電圧ＶＡ１が駆動される。このような動作を行うため、小さな電流駆動能力のトランジスタで出力回路３００を駆動することができ、図６（ｂ）に示されるように、時間Ｔ４１より長い時間Ｔ４２をかけて電圧ＶＡ１をクランプ電圧ＶＣＰまで遷移させることができ、出力回路３００のトランジスタＰ３０1における急激な電流変化を抑制することができる。
【００６１】
本発明の出力バッファ回路では、キャパシタや抵抗素子を含まずに回路が構成される。そのため、キャパシタや抵抗素子の容量値や抵抗値の絶対値のばらつきの影響を受けずに所定の性能を実現することができる。
【００６２】
（第２の実施の形態）
図７、図８を参照して、本発明の第２の実施の形態を説明する。
【００６３】
図７は、本発明の第２の実施の形態に係る出力バッファ回路の構成を示す回路図である。第２の実施の形態に係る出力バッファ回路は、第１の実施の形態に係る出力バッファ回路に入力信号ＶＩＮを所定の時間遅延させて遅延信号ＤＬＯを出力する遅延回路４５０が追加され、出力信号ＶＯＵＴに代って遅延信号ＤＬＯがインバータ回路４１０、４２０と、トランジスタＮ２１３、Ｐ２２３とに供給される。他の構成は、第１の実施の形態に係る出力バッファ回路と同じである。
【００６４】
入力回路２１０は、入力信号ＤＩＮと遅延信号ＤＬＯとを入力し、出力回路３００のトランジスタＰ３０１のゲートとクランプ回路１１０のトランジスタＰ１１１のゲートとに電圧ＶＡ１を出力する。入力回路２２０は、入力信号ＤＩＮと遅延信号ＤＬＯとを入力し、出力回路３００のトランジスタＮ３０１のゲートとクランプ回路１２０のトランジスタＮ１２１のゲートとに電圧ＶＡ２を出力する。インバータ回路４１０は、遅延信号ＤＬＯを入力し、クランプ回路１１０のトランジスタＮ１１１のゲートに出力を印加する。インバータ回路４２０は、遅延信号ＤＬＯを入力し、クランプ回路１２０のトランジスタＰ１２１のゲートに出力を印加する。
【００６５】
図８は、本発明の第２の実施の形態に係る出力バッファの動作を示すタイミングチャートである。図４に示される第１の実施の形態のタイミングチャートに遅延信号ＤＬＯが追加され、符号が異なるが、クランプ期間が遅延回路４５０によって制御されることを除くと同じように動作する。以下、主に第１の実施の形態と異なる動作を説明する。
【００６６】
時刻ｔ２では、入力信号ＶＩＮすなわち遅延回路４５０の入力が“Ｌ”レベルから“Ｈ”レベルに遷移し始める（図８（ａ））。その他の回路は第１の実施の形態と同様の動作をする。
【００６７】
時刻ｔ３は、遅延回路４５０が入力信号ＶＩＮを遅延させる遅延時間Ｔ３１後であり、遅延回路４５０の出力である遅延信号ＤＬＯが“Ｌ”レベルから“Ｈ”レベルに遷移する（図８（ｂ））。インバータ回路４１０、４２０、トランジスタＮ２１３、Ｐ２２３とが、遅延信号ＤＬＯを入力して動作することを除き、他の回路は第１の実施の形態と同様の動作をする。
【００６８】
時刻ｔ５では、遅延回路４５０の入力である入力信号ＶＩＮが“Ｈ”レベルから“Ｌ”レベルに遷移し始める（図８（ａ））。その他の回路は第１の実施の形態と同様の動作をする。
【００６９】
時刻ｔ６は、遅延回路４５０が入力信号ＶＩＮを遅延させる遅延時間Ｔ３１後であり、遅延回路４５０の出力である遅延信号ＤＬＯが“Ｈ”レベルから“Ｌ”レベルに遷移する（図８（ｂ））。インバータ回路４１０、４２０、トランジスタＮ２１３、Ｐ２２３とが、遅延信号ＤＬＯを入力して動作することを除き、他の回路は第１の実施の形態と同様の動作をする。
【００７０】
このように、第２の実施の形態では、遅延回路４５０の出力信号に基づいてクランプ回路１１０、１２０および入力回路２１０、２２０の制御を行うため、出力バッファ回路の外部負荷条件に依存せず、出力波形の劣化を防ぐことができる。
【００７１】
すなわち、出力信号ＶＯＵＴは、接続される負荷の形態により波形が大きく変動する。また、出力バッファ回路の出力は、ＬＳＩ外部に接続されるため、ノイズが重畳して出力信号ＶＯＵＴの波形を大きくひずませる可能性がある。出力信号ＶＯＵＴの波形が劣化すると、第１の実施の形態で示される出力バッファ回路の場合、クランプ回路１１０、１２０および入力回路２１０、２２０は、その波形が劣化した出力信号ＶＯＵＴに基づいて制御されることになり、これらの回路の動作も劣化する可能性がある。  第２の実施の形態では、遅延回路４５０が設けられる。遅延された信号ＤＬＯに基づいて制御されるクランプ回路１１０、１２０および入力回路２１０、２２０は、外部負荷の形態や重畳するノイズの影響を受けずに動作することになり、外部条件に依存する出力波形の劣化を防ぐことができる。また、遅延回路４５０によって遅延時間Ｔ３１を調整することができ、電流特性、遅延特性等を調整しやすくすることができる。
【００７２】
以上、実施の形態を参照して本願発明を説明したが、上記実施の形態は、矛盾のない限り組み合わせて実施可能である。また、本願発明は上記実施の形態に限定されるものではなく、本願発明の構成や詳細には、本願発明のスコープ内で当業者が理解し得る様々な変更をすることができる。
【符号の説明】
【００７３】
１１０、１２０  クランプ回路
２１０、２２０  入力回路
３００  出力回路
４１０、４２０  インバータ回路
４５０  遅延回路
Ａ１、Ａ２、Ｂ１、Ｂ２  ノード
Ｎ１１１、Ｎ１２１、Ｎ２１１、Ｎ２２１、Ｎ２１２、Ｎ２１３、Ｎ３０１  ｎＭＯＳトランジスタ
Ｐ１１１、Ｐ１２１、Ｐ２１１、Ｐ２２１、Ｐ２２２、Ｐ２２３、Ｐ３０１  ｐＭＯＳトランジスタ
ＶＤＤ、ＶＳＳ  電源電圧
ＶＩＮ  入力信号
ＶＯＵＴ  出力信号
ＤＬＯ  遅延信号
Ｃｌａ１、Ｃｌａ２  クランプ回路
Ｃｎ、Ｃｐ  キャパシタ
Ｍ１０、Ｍ１１、Ｍ１２、Ｍ１３、Ｍ１４  ｐＭＯＳトランジスタ
Ｍ１５、Ｍ１６、Ｍ１７  ｎＭＯＳトランジスタ
Ｍ２０、Ｍ２１、Ｍ２２、Ｍ２３、Ｍ２４  ｎＭＯＳトランジスタ
Ｍ２５、Ｍ２６、Ｍ２７  ｐＭＯＳトランジスタ
Ｒ１１、Ｒ１２  抵抗素子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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