(57)【要約】【課題】電源分離時の内部回路破壊を抑制すると共に、設計検証が容易な半導体装置を提供すること。【解決手段】半導体装置は、第１電源系と、第２電源系と、第１電源系と第２電源系とを電気的に接続する信号配線と、を備える。第１電源系は、電源配線と、接地配線と、信号配線が接続され、第２電源系からの信号が入力される入力回路と、電源配線と接地配線との間に配され、信号配線とノードを直接形成していない第１保護素子と、を有する。第１保護素子は、容量素子を有すると共に、デバイス帯電モデルにおける静電放電時に入力回路の電源電位ノード又は接地電位ノードの電位変化を緩和させる。【選択図】図２
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【特許請求の範囲】
【請求項１】
第１電源系と、
第２電源系と、
前記第１電源系と前記第２電源系とを電気的に接続する信号配線と、を備え、
前記第１電源系は、電源配線と、接地配線と、前記信号配線が接続され、前記第２電源系からの信号が入力される入力回路と、前記電源配線と前記接地配線との間に配され、前記信号配線とノードを直接形成していない第１保護素子と、を有し、
前記第１保護素子は、容量素子を有すると共に、デバイス帯電モデルにおける静電放電時に前記入力回路の電源電位ノード又は接地電位ノードの電位変化を緩和させることを特徴とする半導体装置。
【請求項２】
前記第１電源系は、電源端子と、第１接地端子と、前記電源端子からの静電気を前記第１接地端子へと放電する第２保護素子と、を有し、
前記第１保護素子は、デバイス帯電モデルにおける前記電源端子からの静電放電時に前記入力回路の電源電位ノードの電位変化を緩和させることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１電源系は、前記第１接地端子に電気的に接続された第１接地配線をさらに有し、
前記第２電源系は、第２接地配線をさらに有し、
前記第１接地配線と前記第２接地配線とを電気的に接続し、前記第２電源系の静電気を前記第１接地配線へ放電する第３保護素子をさらに備えることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記第１保護素子は容量素子であり、
前記第２保護素子は、ＲＣタイマ型保護回路であることを特徴とする２又は３に記載の半導体装置。
【請求項５】
前記入力回路の電源電位ノードと前記第１保護素子の電源電位ノードの間の前記電源配線の抵抗値は、前記第２保護素子の電源電位ノードと前記第１保護素子の電源電位ノードの間の前記電源配線の抵抗値よりも低いことを特徴とする請求項２〜４のいずれか一項に記載の半導体装置。
【請求項６】
前記入力回路の接地電位ノードと前記第１保護素子の接地電位ノードの間の前記接地配線の抵抗値は、前記第２保護素子の接地電位ノードと前記第１保護素子の接地電位ノードの間の前記接地配線の抵抗値よりも低いことを特徴とする請求項２〜５のいずれか一項に記載の半導体装置。
【請求項７】
前記第１電源系は、第１内部回路をさらに有し、
前記第１保護素子は、前記第１内部回路よりも前記入力回路側に配されていることを特徴とする請求項１〜６のいずれか一項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、静電放電保護素子を有する半導体装置に関する。
【背景技術】
【０００２】
複数の電源系を有する半導体装置において、異なる電源系は信号配線によって電気的に接続されている。図５に、２つの電源系を有する背景技術に係る半導体装置の概略回路図を示す。半導体装置９００は、第１電源系９１０と、第２電源系９２０と、を備える。第１電源系９１０は、第１電源配線９１１と、第１接地配線９１２と、第１電源配線９１１と第１接地配線９１２との間に形成された出力回路９１３と、を有する。出力回路９１３は、第１ｐ型酸化膜半導体電界効果型トランジスタ（ｐＭＯＳトランジスタ）９１３ａ及び第１ｎ型酸化膜半導体電界効果型トランジスタ（ｎＭＯＳトランジスタ）９１３ｂを有する。第２電源系９２０は、第２電源配線９２１と、第２接地配線９２２と、第２電源配線９２１と第２接地配線９２２との間に形成された入力回路９２３と、を有する。入力回路９２３は、第２ｐＭＯＳトランジスタ９２３ａ及び第２ｎＭＯＳトランジスタ９２３ｂを有する。出力回路９１３と入力回路９２３とは、信号配線９３０によって電気的に接続されている。
【０００３】
例えば特許文献１及び非特許文献１には、このような複数の電源系を有する半導体装置における回路破壊の抑制について記載されている。
【０００４】
特許文献１に記載の半導体集積回路装置は、第１の電源線に接続された第１の回路を有する第１の電源系と、第２の電源線に接続された第２の回路を有する第２の電源系と、第１の回路と第２の回路との間に接続され、第１の回路と第２の回路との間で信号を伝送する信号線と、当該信号線とは異なり、第１の電源系と第２の電源系の間に異常電圧が発生したときに異常電流が流れる放電経路と、異常電圧が発生したときに、異常電流が流れている放電経路内の二点間の電位差を検出する検出回路と、その検出回路の出力に基づいて動作し、信号線の電圧上昇を抑制する保護回路と、を備える。また、非特許文献１に記載の電力保護回路（Power Protection Network）は、各電源系において電源配線と接地配線との間に配された第１クランプ（Power Clamp）と、静電放電迂回路を形成するために、異なる接地配線間に配されたバックトゥバックダイオード（Back-to-back Diode）と、信号線と接地配線間に配される第２クランプ（2nd Clamp）と、を備える。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００６−３２４３８５号公報
【非特許文献】
【０００６】
【非特許文献１】奥島基嗣、“ESD Protection Design for Mixed-Power Domains in 90nm CMOS with New Efficient Power Clamp and GND Current Trigger (GCT) Technique”、EOS/ESD Symposium Proceeding、２００６年、ｐ．２０５−２１３
【発明の概要】
【発明が解決しようとする課題】
【０００７】
以下の分析は、本発明の観点から与えられる。
【０００８】
図５に示すような複数の電源系を有する半導体装置９００において、静電気放電試験を実施すると、信号配線９３０に接続されたトランジスタのゲート絶縁膜が破壊されてしまうことがある。例えば、デバイス帯電モデル（ＣＤＭ；Charged Device Model）において、第２電源系９２０の第２電源配線９２１を介して放電する場合、第２電源系９２０に充電された電荷が、第１電源系９１０に充電された電荷よりも速く放電されることがある。このとき、第１電源系９１０と第２電源系９２０の間に瞬間的に大きな電位差が発生することになる。このサージ電圧が信号配線９３０を介して入力回路９２３に印加されると、第２ｐＭＯＳトランジスタ９２３ａや第２ｎＭＯＳトランジスタ９２３ｂのゲート絶縁膜が破壊されてしまう。
【０００９】
特許文献１に記載の半導体集積回路装置及び非特許文献１に記載の電力保護回路においては、ゲート絶縁膜の破壊を防止するために、信号配線に保護回路を接続している。しかしながら、半導体装置の設計検証において、信号配線に接続された保護回路の有無をチェックすることは容易ではない。特に、信号配線が多数存在することになると、設計検証に多大な労力を要することになる。
【課題を解決するための手段】
【００１０】
本発明の第１視点によれば、第１電源系と、第２電源系と、第１電源系と第２電源系とを電気的に接続する信号配線と、を備える半導体装置が提供される。第１電源系は、電源配線と、接地配線と、信号配線が接続され、第２電源系からの信号が入力される入力回路と、電源配線と接地配線との間に配され、信号配線とノードを直接形成していない第１保護素子と、を有する。第１保護素子は、容量素子を有すると共に、デバイス帯電モデルにおける静電放電時に入力回路の電源電位ノード又は接地電位ノードの電位変化を緩和させる。
【発明の効果】
【００１１】
本発明は、以下の効果のうち少なくとも１つを有する。
【００１２】
本発明においては、静電気放電における電位変化を緩和させている。例えば静電気放電を遅延させている。これにより、回路破壊を抑制することができる。また、本発明によれば、複数の電源系を有する半導体装置において、静電気放電による回路破壊を簡易な構成によって実現することができる。
【００１３】
本発明においては、信号配線に保護素子を直接接続しない。これにより、保護素子の有無を確認する設計検証を容易にすることができる。特に、多数の信号配線を有する半導体装置の設計検証に掛かる労力を低減することができる。
【図面の簡単な説明】
【００１４】
【図１】本発明の第１実施形態に係る半導体装置のブロック図。
【図２】本発明の第１実施形態に係る半導体装置の一例を示すブロック図。
【図３】本発明の第２実施形態に係る半導体装置のブロック図。
【図４】本発明の第２実施形態に係る半導体装置の一例を示すブロック図。
【図５】２つの電源系を有する背景技術に係る半導体装置の概略回路図。
【発明を実施するための形態】
【００１５】
上記第１視点の好ましい形態を以下に記載する。
【００１６】
上記第１視点の好ましい形態によれば、第１電源系は、電源端子と、第１接地端子と、電源端子からの静電気を第１接地端子へと放電する第２保護素子と、を有する。第１保護素子は、デバイス帯電モデルにおける電源端子からの静電放電時に入力回路の電源電位ノードの電位変化を緩和させる。
【００１７】
上記第１視点の好ましい形態によれば、第１電源系は、第１接地端子に電気的に接続された第１接地配線をさらに有する。第２電源系は、第２接地配線をさらに有する。半導体装置は、第１接地配線と第２接地配線とを電気的に接続し、第２電源系の静電気を第１接地配線へ放電する第３保護素子をさらに備える。
【００１８】
上記第１視点の好ましい形態によれば、第１保護素子は容量素子である。第２保護素子は、ＲＣタイマ型保護回路である。
【００１９】
上記第１視点の好ましい形態によれば、入力回路の電源電位ノードと第１保護素子の電源電位ノードの間の電源配線の抵抗値は、第２保護素子の電源電位ノードと第１保護素子の電源電位ノードの間の電源配線の抵抗値よりも低い。
【００２０】
上記第１視点の好ましい形態によれば、入力回路の接地電位ノードと第１保護素子の接地電位ノードの間の接地配線の抵抗値は、第２保護素子の接地電位ノードと第１保護素子の接地電位ノードの間の接地配線の抵抗値よりも低い。
【００２１】
上記第１視点の好ましい形態によれば、第１電源系は、第１内部回路をさらに有する。第１保護素子は、第１内部回路よりも入力回路側に配されている。
【００２２】
本発明の第１実施形態に係る半導体装置について説明する。図１に、本発明の第１実施形態に係る半導体装置のブロック図を示す。図２に、本発明の第１実施形態に係る半導体装置の一例を示すブロック図を示す。
【００２３】
半導体装置１００は、第１電源系１１０と、第１電源系１１０とは異なる電源に接続された第２電源系１２０と、第１電源系１１０と第２電源系１２０間の信号伝送路となる信号配線１３０と、を有する。第１電源系１１０は、第１電源端子１１１、第１接地端子１１２、第１電源端子１１１と電気的に接続された第１電源配線１１３、第１接地端子１１２と電気的に接続された第１接地配線１１４、並びに第１電源配線１１３と第１接地配線１１４との間に接続された第２保護素子１１５、第１内部回路１１６、入力回路１１７及び第１保護素子１１８を有する。第２電源系１２０は、第２電源端子１２１、第２接地端子１２２、第２電源端子１２１と電気的に接続された第２電源配線１２３、第２接地端子１２２と電気的に接続された第２接地配線１２４、並びに第２電源配線１２３と第２接地配線１２４との間に接続された第３保護素子１２５、第２内部回路１２６及び出力回路１２７を有する。信号配線１３０は、第２電源系１２０から第１電源系１１０へ信号を伝送するための出力回路１２７と、出力回路１２７からの信号を受信する入力回路１１７とを接続する。
【００２４】
第２保護素子１１５は、例えば、第１電源端子１１１から流入したサージ電流（例えば静電気）を第１接地端子１１２へ逃がす機能を有する。第２保護素子１１５は、第１内部回路１１６よりも第１電源端子１１１側に形成されている。同様に、第３保護素子１２５は、例えば、第２電源端子１２１から流入したサージ電流を第２接地端子１２２へ逃がす機能を有する。第３保護素子１２５は、第２内部回路１２６よりも第２電源端子１２１側に形成されている。
【００２５】
第２保護素子１１５及び第３保護素子１２５としては、例えばＲＣタイマ型保護回路を使用することができる。図２に示す形態においては、第２保護素子１１５は、抵抗素子１１５ａ、容量素子１１５ｂ、インバータ１１５ｃ及びｎＭＯＳトランジスタ１１５ｄを有する。抵抗素子１１５ａの一端は第１電源配線１１３に接続され、他端は容量素子１１５ｂと接続される。容量素子１１５ｂの一端は第１接地配線１１４に接続される。抵抗素子１１５ａと容量素子１１５ｂ間のノードとインバータ１１５ｃの入力端子が接続され、インバータ１１５ｃの出力端子はｎＭＯＳトランジスタ１１５ｄのゲート電極に接続される。ｎＭＯＳ１１５ｄのソースは第１接地配線１１４に接続され、ドレインは第１電源配線１１３に接続されている。第３保護素子１２５についても同様である。
【００２６】
第１保護素子１１８は、サージ電流の放電を遅延させる機能を有する。第１保護素子は、複数の電源系１１０，１２０のうち、信号配線１３０が入力回路（ゲート電極）に接続されているほうの電源系に形成すると好ましい。すなわち、本実施形態においては、第１電源系１１０に形成すると好ましい。第１保護素子１１８は、第１内部回路１１６よりも第２電源系１２０側に形成すると好ましい。
【００２７】
第１保護素子１１８は、例えば容量素子を有すると好ましい。このとき、入力回路１１７におけるゲート絶縁膜を保護するため、第１保護素子１１８は、入力回路１１７により近づけると好ましい。例えば、第１電源配線１１３において、入力回路１１７との接続点を第１ノード１１３ａ、第１保護素子１１８との接続点を第２ノード１１３ｂ、そして第２保護素子１１５との接続点を第３ノード１１３ｃとするとき、第１電源配線１１３における第１ノード１１３ａと第２ノード１１３ｂ間の抵抗値は、第１電源配線１１３における第２ノード１１３ｂと第３ノード１１３ｃ間の抵抗値よりも小さいと好ましい。あるいは、第１電源配線１１３における第１ノード１１３ａと第２ノード１１３ｂ間の長さは、第１電源配線１１３における第２ノード１１３ｂと第３ノード１１３ｃ間の長さよりも短いと好ましい。また、第１接地配線１１４において、入力回路１１７との接続点を第４ノード１１４ａ、第１保護素子１１８との接続点を第５ノード１１４ｂ、そして第２保護素子１１５との接続点を第６ノード１１４ｃとするとき、第１接地配線１１４における第４ノード１１４ａと第５ノード１１４ｂ間の抵抗値は、第１接地配線１１４における第５ノード１１４ｂと第６ノード１１４ｃ間の抵抗値よりも小さいと好ましい。あるいは、第１接地配線１１４における第４ノード１１４ａと第５ノード１１４ｂ間の長さは、第１接地配線１１４における第５ノード１１４ｂと第６ノード１１４ｃ間の長さよりも短いと好ましい。
【００２８】
第１保護素子１１８に設けられる容量素子の容量は、半導体装置に適用する実装用パッケージに合わせて、設定するのが好ましい。通常のプラスチック製パッケージの場合は、１０ｐＦ〜５０ｐＦ程度である。
【００２９】
第１保護素子１１８は、第１電源系１１０において、第１電源配線１１３と第１接地配線１１４との間に設けられるデカップリングコンデンサと区別される。デカップリングコンデンサは、半導体装置の外部から第１電源端子１１１または第１接地端子１１２を介して流入するノイズ電流を吸収するために、第１電源端子１１１および第１接地端子１１２の近傍に配置されるものであるが、第１保護素子１１８は、デバイス帯電モデルの静電気保護を目的として、入力回路１１７の近傍に配置される。
【００３０】
入力回路１１７及び出力回路１２７としては、例えばＣＭＯＳを使用することができる。図２に示す形態においては、信号配線１３０は、入力回路１１７のゲート電極に電気的に接続されている。
【００３１】
第１内部回路１１６及び第２内部回路１２６は、デジタル回路とアナログ回路のいずれであってもよい。例えば、第１内部回路１１６がアナログ回路であり、第２内部回路１２６がデジタル回路であってもよい。
【００３２】
次に、本発明の半導体装置の動作について説明する。ここでは、図２に示す形態を用いて、デバイス帯電モデル（ＣＤＭ）において第１電源端子１１１から静電気放電するケースについて説明する。デバイス帯電モデルにおける静電気放電前の状態では、全ての電源配線、接地配線が同電位で帯電されており、その状態においては、電源配線１１３と接地配線１１４との間に接続された第１保護素子１１８には電荷が充電されていない。第１電源端子１１１から放電が開始されると、その放電過程において、電源配線１１３と接地配線１１４との間に電位差が発生し、第１電源系１１０に帯電した電荷の一部が第１保護素子１１８を充電する。第１保護素子１１８への充電過程は、第１電源系１１０からの放電時間を遅延させることになり、その結果、信号配線１３０と第１ノード１１３ａ又は第４ノード１１４ａとの間に大きな電位差が生じることを抑制することができる。すなわち、第１電源端子１１１から放電する場合、第２電源系１２０に帯電した電荷よりも第１電源系１１０に帯電した電荷のほうが早く抜けることになるが、第１保護素子１１８が、第１電源系１１０からの放電を遅延させることによって、第１電源系１１０における電位変化を緩和させることができる。これにより、入力回路１１７のゲート絶縁膜の破壊を抑制することができる。
【００３３】
本発明によれば、第１保護素子（例えば容量素子）１１８を第１電源系１１０に設けるだけであるので、信号配線の本数に影響されることなく、容易に設計検証を実施することができる。
【００３４】
次に、本発明の第２実施形態に係る半導体装置について説明する。図３に、本発明の第２実施形態に係る半導体装置のブロック図を示す。図４に、本発明の第２実施形態に係る半導体装置の一例を示すブロック図を示す。図３及び図４において、図１及び図２に示す第１実施形態と同じ要素には同じ符号を付してある。
【００３５】
第２実施形態においては、半導体装置２００は、第４保護素子２１１をさらに備える。そして、第４保護素子２１１を介して、第２接地配線１２４と第１接地配線１１４とは電気的に接続されている。
【００３６】
第４保護素子２１１は、第１電源系１１０と第２電源系１２０を跨るサージ電圧が生じたときに、第１接地配線１１４と第２接地配線１２４を経由して、放電する機能を有する。第４保護素子としては、例えばダイオード（図４に示す形態においてはバックトゥバックダイオード）を使用することができる。
【００３７】
第２実施形態によれば、第１電源端子１１１からの放電過程において、第２電源系１２０に帯電された電荷が、第４保護素子２１１を介して第１電源系１１０から放電されることになり、信号配線１３０と、第１ノード１１３ａ又は第４ノード１１４ａとの間に生じる電位差をより小さくすることができる。これにより、入力回路１１７のゲート絶縁膜を保護することができる。
【００３８】
上記以外の形態は、第１実施形態と同様である。
【実施例】
【００３９】
本発明の半導体装置を作製し、静電放電耐圧試験を実施した。作製した半導体装置は、図４に示す半導体装置である。使用した第１保護素子は、容量４０ｐＦのコンデンサである。第１保護素子は、入力回路から１０μｍ離れた位置に配置した。デバイス帯電モデルのＥＳＤ耐圧試験は、ＪＥＤＥＣ規格に準拠して実施した。また、比較例として、第１保護素子を有しない半導体装置を作製し、同様のＥＳＤ耐圧試験を実施した。
【００４０】
その結果、第１保護素子としてコンデンサを有する本発明の半導体装置においては、ＥＳＤ耐圧値は８５０Ｖであった。一方、第１保護素子を有さない半導体装置のＥＳＤ耐圧値は４００Ｖであった。この実験により、第１保護素子を設けることによって、ＥＳＤ耐圧値が高くなる効果が確認された。
【００４１】
本発明の半導体装置は、上記実施形態に基づいて説明されているが、上記実施形態に限定されることなく、本発明の範囲内において、かつ本発明の基本的技術思想に基づいて、上記実施形態に対し種々の変形、変更及び改良を含むことができることはいうまでもない。また、本発明の請求の範囲の枠内において、種々の開示要素の多様な組み合わせ・置換ないし選択が可能である。
【００４２】
本発明のさらなる課題、目的及び展開形態は、請求の範囲を含む本発明の全開示事項からも明らかにされる。
【符号の説明】
【００４３】
１００，２００          半導体装置
１１０          第１電源系
１１１          第１電源端子
１１２          第１接地端子
１１３          第１電源配線
１１３ａ        第１ノード
１１３ｂ        第２ノード
１１３ｃ        第３ノード
１１４          第１接地配線
１１４ａ        第４ノード
１１４ｂ        第５ノード
１１４ｃ        第６ノード
１１５          第２保護素子
１１５ａ        抵抗素子
１１５ｂ        容量素子
１１５ｃ        インバータ
１１５ｄ        ｎＭＯＳトランジスタ
１１６          第１内部回路
１１７          入力回路
１１８          第１保護素子
１２０          第２電源系
１２１          第２電源端子
１２２          第２接地端子
１２３          第２電源配線
１２４          第２接地配線
１２５          第３保護素子
１２６          第２内部回路
１２７          出力回路
１３０          信号配線
２１１          第４保護素子
９００          半導体装置
９１０          第１電源系
９１１          第１電源配線
９１２          第１接地配線
９１３          出力回路
９１３ａ        第１ｐＭＯＳトランジスタ
９１３ｂ        第１ｎＭＯＳトランジスタ
９２０          第２電源系
９２１          第２電源配線
９２２          第２接地配線
９２３          入力回路
９２３ａ        第２ｐＭＯＳトランジスタ
９２３ｂ        第２ｎＭＯＳトランジスタ
９３０          信号配線
【図１】
2012044055.tif 000003
【図２】
2012044055.tif 000004
【図３】
2012044055.tif 000005
【図４】
2012044055.tif 000006
【図５】
2012044055.tif 000007