(57)【要約】【課題】半導体素子単体の駆動力にはバラツキがあっても、搭載回路の駆動力のウェーハ間のバラツキを抑制することのできる半導体装置の製造方法を提供する。【解決手段】実施形態の製造方法は、複数の半導体素子が並列に配置された回路を有する半導体装置の製造方法であって、上層配線形成工程用に、複数の半導体素子の並列接続数がそれぞれ異なる複数のマスクを製作しておき（工程Ｓ０１）、半導体基板上に半導体素子を形成し（工程Ｓ０２）、上層配線を形成する工程の前に、半導体基板上に形成された半導体素子のオン電流の測定を行い（工程Ｓ０３）、その測定の結果にもとづいて、上層配線形成工程用の複数のマスクから１枚のマスクを選択し（工程Ｓ０４）、選択したマスクを用いて上層配線を形成する（工程Ｓ０５）。【選択図】  図１
2012104676.tif 000002
【特許請求の範囲】
【請求項１】
複数の半導体素子が並列に配置された回路を有する半導体装置の製造方法であって、
上層配線形成工程用に、前記複数の半導体素子の並列接続数がそれぞれ異なる複数のマスクを製作する工程と、
半導体基板上に半導体素子を形成する工程と、
上層配線を形成する工程の前に、前記半導体基板上に形成された半導体素子のオン電流の測定を行う工程と、
前記測定の結果にもとづいて、前記複数のマスクから１枚のマスクを選択する工程と、
前記選択したマスクを用いて上層配線を形成する工程と
を備えることを特徴とする半導体装置の製造方法。
【請求項２】
前記マスクの選択を、ウェーハごとに行う
ことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記半導体素子が、ＭＯＳトランジスタである
ことを特徴とする請求項１または２に記載の半導体装置の製造方法。
【請求項４】
前記マスクが、前記ＭＯＳトランジスタのソース領域もしくはドレイン領域に接続される第１層金属配線と上層金属配線とを接続するビアの形成に使用されるマスクである
ことを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項５】
前記マスクが、前記ＭＯＳトランジスタに接続された第１層金属配線上に形成されたビアに接続される上層金属配線の形成に使用されるマスクである
ことを特徴とする請求項３に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体集積回路に搭載される論理回路等を正しく動作させるためには、回路ブロック間等における内部の信号同士でのセットアップ時間やホールド時間などのタイミング設定において、適切なマージン時間を設定する必要がある。これは、半導体集積回路を動作させる環境の電源変動や温度変動によるタイミングの変動を見込んで、適切な余裕（マージン）のあるタイミング設計を行う必要があるからである。
【０００３】
しかしながら、近年の半導体装置の高速化に伴い、タイミングの設計時点で、内部の信号どうしのマージン時間を、回路動作が可能な範囲の限界まで、短くする必要に迫られている。従って、従来のような適切なマージンを含むタイミング設計を行うことが困難になってきている。
【０００４】
一方、半導体装置の微細化に伴い、半導体集積回路を構成するＭＯＳ型半導体素子等における特性のバラツキが大きくなってきている。このバラツキは、ウェーハ間のみならず、同一ウェーハ内のチップ間でも発生する。そのため、タイミングマージン不足により誤動作するチップの発生確率が高くなり、半導体集積回路の製造歩留りが低下するという問題が生じている。
【０００５】
この問題に対して、従来、製造工程の途中段階で、既に形成された半導体素子の素子特性を測定し、その測定結果に応じて配線工程のフォトマスクの選択を行い、遅延回路を構成する遅延素子の接続段数を調整することが行われている。これにより、半導体素子特性にバラツキがあっても、回路動作のタイミングマージンが確保される。
【０００６】
しかし、上述のような遅延時間の調整では対処できないタイミング問題もある。それは、例えば同期設計方式におけるクロック信号の立ち上りあるいは立ち下りの傾きのように、信号遷移の変化率（スルーレート）がタイミング設計上重要な回路において、スルーレートの変動を抑制することである。このスルーレートの変動は、半導体素子の駆動力の変動が原因となって発生する。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００２−１８９４９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
そこで、本発明の目的は、半導体素子単体の駆動力にはバラツキがあっても、搭載回路の駆動力のウェーハ間のバラツキを抑制することのできる半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【０００９】
実施形態の製造方法は、複数の半導体素子が並列に配置された回路を有する半導体装置の製造方法であって、上層配線形成工程用に、前記複数の半導体素子の並列接続数がそれぞれ異なる複数のマスクを製作しておき、半導体基板上に半導体素子を形成し、上層配線を形成する工程の前に、前記半導体基板上に形成された半導体素子のオン電流の測定を行い、前記測定の結果にもとづいて、前記複数のマスクから１枚のマスクを選択し、前記選択したマスクを用いて上層配線を形成する。
【図面の簡単な説明】
【００１０】
【図１】本発明の実施形態に係る半導体装置の製造方法の処理の流れを示すフロー図。
【図２】本発明の実施形態の製造方法により製造される半導体装置の構成の例を示す図。
【図３】マスクと回路接続との対応関係の例を示す図。
【図４】本発明の実施形態の製造方法のバラツキ改善効果の説明図。
【図５】選択対象マスクをビア形成用マスクとしたときの、複数のマスクのパターンレイアウトの例を示す図。
【図６】選択対象マスクを上層金属配線形成用マスクとしたときの、複数のマスクのパターンレイアウトの例を示す図。
【発明を実施するための形態】
【００１１】
以下、本発明の実施の形態について図面を参照して説明する。なお、図中、同一または相当部分には同一の符号を付して、その説明は繰り返さない。
【００１２】
（実施形態）
図１は、本発明の実施形態に係る半導体装置の製造方法の処理の流れを示すフロー図であり、図２に、本実施形態の製造方法により製造される半導体装置の構成の例を示す。
【００１３】
図２に示すように、本実施形態の製造方法により製造される半導体装置１００は、内部回路１を有し、内部回路１には、複数の素子が並列に接続された回路が含まれる。この複数の素子を並列に接続する回路は、例えばクロックバッファなど、その出力の駆動力の変動が、他の回路のタイミング動作に大きな影響を与える回路である。図２には、その回路構成の一部として、並列に配置されたＭＯＳトランジスタＴ１〜Ｔ５を示す。
【００１４】
また、半導体装置１００は、ＴＥＧ（Test  Element  Group）１０を備える。ＴＥＧ１０には、特性評価用のＭＯＳトランジスタＴｍが含まれる。以下に説明するフローでは、このＭＯＳトランジスタＴｍを用いて、ＭＯＳトランジスタのオン電流の測定を行う。
【００１５】
次に、図１に示したフローに沿って、本実施形態の製造方法の処理の流れについて説明する。
【００１６】
本実施形態の製造方法では、製造する半導体装置に含まれる並列に配置された素子の並列接続数を、上層配線工程により異ならせるようにする。そのために、まず、上層配線工程用に複数のマスクを制作する（工程Ｓ０１）。
【００１７】
図３に、この複数のマスクと、素子の並列接続数との対応関係を示す。ここでは、図２に示したＭＯＳトランジスタＴ１〜Ｔ５を例にとり、３枚のマスクＡ、Ｂ、Ｃと、ＭＯＳトランジスタＴ１〜Ｔ５の並列接続数との対応関係を示す。
【００１８】
図３（ａ）に示すように、マスクＡには、４個のＭＯＳトランジスタ（Ｔ１〜Ｔ４）を並列に接続するためのマスクパターンが形成される。
【００１９】
図３（ｂ）に示すように、マスクＢには、５個のＭＯＳトランジスタ（Ｔ１〜Ｔ５）を並列に接続するためのマスクパターンが形成される。
【００２０】
図３（ｃ）に示すように、マスクＣには、３個のＭＯＳトランジスタ（Ｔ１〜Ｔ３）を並列に接続するためのマスクパターンが形成される。
【００２１】
ここでは、ＭＯＳトランジスタの並列接続数が４の場合を標準としてマスクＡを使用し、標準よりも並列接続数を増加させたいときはマスクＢを使用し、標準よりも並列接続数を減少させたいときはマスクＣを使用するものとする。
【００２２】
図１に戻って、次に、半導体基板上に半導体素子の形成を行う（工程Ｓ０２）。これにより、内部回路１のＭＯＳトランジスタＴ１〜Ｔ５やＴＥＧ１０のＭＯＳトランジスタＴｍなどが形成される。
【００２３】
その後、コンタクトホールや第１層金属配線層の形成などを行って、ＭＯＳトランジスタのソース／ドレイン領域と第１層金属配線層とを接続する。これにより、ＴＥＧ１０のＭＯＳトランジスタＴｍに接続される測定用パッドが形成される。
【００２４】
そこで、本実施形態では、上層配線を形成する工程へ進む前に、ＴＥＧ１０のＭＯＳトランジスタＴｍのオン電流（Ｉｏｎ）の測定、すなわち駆動力の測定を行う（工程Ｓ０３）。
【００２５】
ＭＯＳトランジスタの駆動力は、Ｉｏｎが大きいほど大きいが、タイミング設計上は、Ｉｏｎがある範囲に収まっている必要がある。しかし、Ｉｏｎは、ウェーハ間でも、１枚のウェーハ内でも、製造上のバラツキがある。そこで、ＴＥＧ１０のＭＯＳトランジスタＴｍを測定することにより、ウェーハ内およびウェーハ間でのバラツキの程度を把握することができる。
【００２６】
図４（ａ）に、ＴＥＧ１０のＭＯＳトランジスタＴｍのＩｏｎのウェーハ内およびウェーハ間でのバラツキの様子を示す。ここでは、横軸にＩｏｎの大きさをとり、縦軸にウェーハ内でのチップ数をとっている。また、タイミング設計上の許容範囲を、下限、上限で示している。
【００２７】
図４（ａ）では、あるウェーハＡは、Ｉｏｎの分布の中心が上述の許容範囲の中央にあり、最も標準的なバラツキを示している。すなわち、ウェーハＡはＭＯＳトランジスタ単体のＩｏｎ、すなわち駆動力が標準的である。これに対して、ウェーハＢは下限付近、ウェーハＣは上限付近に、Ｉｏｎの分布の中心がある。これは、ウェーハＢはＭＯＳトランジスタ単体のＩｏｎ、すなわち駆動力が不足気味であり、ウェーハＣはＭＯＳトランジスタ単体のＩｏｎ、すなわち駆動力が過剰気味であることを示している。
【００２８】
そこで、本実施形態では、各ウェーハにおけるＭＯＳトランジスタ単体のＩｏｎのバラツキの分布に応じて、上層配線工程用のマスクの選択を行う（工程Ｓ０４）。
【００２９】
すなわち、Ｉｏｎが標準的なウェーハＡに対してはマスクＡを選択し、Ｉｏｎが不足気味なウェーハＢに対してはマスクＢを選択し、Ｉｏｎが過剰気味なウェーハＣに対してはマスクＣを選択する。
【００３０】
続いて、この選択したマスクを用いて、上層配線の形成を行う（工程Ｓ０５）。その結果、内部回路１のＭＯＳトランジスタの並列接続数が、ウェーハＡは４、ウェーハＢは５、ウェーハＣは３となる。これにより、ウェーハＢは、ＭＯＳトランジスタの並列接続数が標準よりも増加して、並列接続回路全体のＩｏｎが増加する。一方、ウェーハＣは、ＭＯＳトランジスタの並列接続数が標準よりも減少して、並列接続回路全体のＩｏｎが減少する。
【００３１】
その結果、図４（ｂ）に示すように、ＭＯＳトランジスタを並列接続した回路のＩｏｎ分布のウェーハ間バラツキが改善され、多くのチップが、バラツキの許容範囲に入るようになる。したがって、半導体装置の製造における歩留まりが向上する。
【００３２】
図５および図６に、具体的なマスクパターンの例を示す。ここでは、工程Ｓ０１で複数用意する上層工程用マスクとして、図５では、ビア形成用のマスクを複数製作する例を示し、図６では、上層金属配線形成用のマスクを複数製作する例を示す。
【００３３】
図５では、第１層金属配線のパターンＭ１１、コンタクトのパターンＣ１〜Ｃ６、ゲート電極のパターンＧ１〜Ｇ５、上層金属配線Ｍ２１、Ｍ２２も併せて示している。
【００３４】
図５（ａ）は、マスクＡのパターンであり、第１層金属配線と上層金属配線を接続するビアのパターンとして、Ｖ１〜Ｖ５が形成されている。
【００３５】
図５（ｂ）は、マスクＢのパターンであり、ビアのパターンとして、Ｖ１〜Ｖ６が形成されている。
【００３６】
図５（ｃ）は、マスクＣのパターンであり、ビアのパターンとして、Ｖ１〜Ｖ４が形成されている。
【００３７】
これに対して、図６では、ビアのパターンＶ１〜Ｖ６が共通に形成され、上層金属配線のパターンがマスクによって異なる。
【００３８】
図６（ａ）は、マスクＡのパターンであり、上層金属配線のパターンＭ２１、Ｍ２２のほかに、ビアＶ６の周囲に、他と接続されない上層金属配線のパターンＭ２３が形成されている。この場合、電気的には、第１層金属配線Ｍ１６は、パターンＭ２１、Ｍ２２のいずれの上層金属配線にも接続されない。
【００３９】
図６（ｂ）は、マスクＢのパターンであり、上層金属配線として、パターンＭ２１、Ｍ２２が形成されている。この場合、電気的には、総ての第１層金属配線が、パターンＭ２１、Ｍ２２のいずれかの上層金属配線に接続される。
【００４０】
図６（ｃ）は、マスクＣのパターンであり、上層金属配線のパターンＭ２１、Ｍ２２のほかに、ビアＶ６の周囲にパターンＭ２３、ビアＶ５の周囲にＭ２４という、他と接続されない上層金属配線が形成されている。この場合、電気的には、第１層金属配線Ｍ１６およびＭ１５は、パターンＭ２１、Ｍ２２のいずれの上層金属配線にも接続されない。
【００４１】
以上説明した実施形態の製造方法によれば、上層配線を形成する工程へ進む前に、ＭＯＳトランジスタのオン電流を測定し、その測定結果に応じて上層配線工程用のマスクを選択することができる。これにより、ＭＯＳトランジスタ単体のオン電流、すなわち、ＭＯＳトランジスタ単体の駆動力にバラツキがあっても、ＭＯＳトランジスタが並列接続された回路の駆動力の、ウェーハ間のバラツキを抑制することができる。また、半導体装置の製造歩留まりを向上させることができる。
【００４２】
なお、上述の例では、ＴＥＧ１０を用いてＭＯＳトランジスタのオン電流を測定する例を示したが、ナノプローブ装置を用いて内部回路１に含まれるＭＯＳトランジスタのオン電流を測定するようにしてもよい。
【００４３】
以上、本発明の実施形態を説明したが、この実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。この新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００４４】
１、１Ａ〜１Ｃ  内部回路
１０  ＴＥＧ
１００  半導体装置
Ｔｍ、Ｔ１〜Ｔ５  ＭＯＳトランジスタ
Ｍ１１〜Ｍ１６  第１層金属配線パターン
Ｃ１〜Ｃ６  コンタクトパターン
Ｇ１〜Ｇ５  ゲート電極パターン
Ｖ１〜Ｖ６  ビアパターン
Ｍ２１〜Ｍ２４  上層金属配線パターン
【図１】
2012104676.tif 000003
【図２】
2012104676.tif 000004
【図３】
2012104676.tif 000005
【図４】
2012104676.tif 000006
【図５】
2012104676.tif 000007
【図６】
2012104676.tif 000008