(57)【要約】【課題】出力側にＬＣフィルタ回路を配置して同期整流動作を行う構成でも、負荷の断線を確実に検出できる断線検出回路を提供する。【解決手段】ＮチャネルＭＯＳＦＥＴ３及び４の共通接続点Ａと負荷６との間にＬＣフィルタ回路８が挿入される構成において、同期整流制御回路１３は、一定周期毎に一定時間だけ同期整流動作を停止して、その停止期間の間にＮチャネルＭＯＳＦＥＴ３により固定デューティでパルス駆動を行う。負荷断線チェック回路１４は、同期整流制御回路１３が上記のように動作する際に、ＮチャネルＭＯＳＦＥＴ３のソース；Ａ点にパルス状の電圧信号が出力されるか否かによって断線を判定する。【選択図】図１
2012143048.tif 000002
【特許請求の範囲】
【請求項１】
電源とグランドとの間に接続にされ、負荷に通電するための駆動用スイッチング素子，及び前記駆動用スイッチング素子がオフの期間に同期整流を行うための同期整流用スイッチング素子の直列回路と、
前記直列回路の共通接続点である前記駆動用スイッチング素子の出力端子と前記負荷との間に挿入されるＬＣフィルタ回路と、
一定周期毎に一定時間だけ前記同期整流動作を停止して、その停止期間の間に前記駆動用スイッチング素子により固定デューティのパルス駆動を行う制御回路と、
この制御回路が動作する際に、前記駆動用スイッチング素子の出力端子にパルス状の電圧信号が出力されるか否かによって断線判定を行う断線検出部とを備えたことを特徴とする断線検出回路。
【請求項２】
前記断線検出部は、前記一定周期毎に行う断線判定において、パルス状の電圧信号が所定回数連続して検出されなかった場合に断線判定を行うことを特徴とする請求項１記載の断線検出回路。
【請求項３】
前記駆動用スイッチング素子に与えられる駆動制御信号と、前記駆動用スイッチング素子の出力端子に出力される電圧信号とを比較して異常検出を行う第１異常検出部と、
前記駆動用スイッチング素子がオンしている期間の当該駆動用スイッチング素子の出力端子間電圧の変化に基づいて異常検出を行う第２異常検出部とを備え、
前記第１，第２異常検出部の何れかが異常を検出すると、前記制御回路及び前記断線検出部による断線判定動作を行うことを特徴とする請求項１又は２記載の断線検出回路。
【請求項４】
前記第１異常検出部は、前記負荷をパルス駆動する周期毎に、前記駆動制御信号の変化と、前記駆動用スイッチング素子の出力端子に出力される電圧信号の変化とが一致するか否かを監視し、不一致の状態が一定時間継続すると異常検出を行うことを特徴とする請求項３記載の断線検出回路。
【請求項５】
前記第２異常検出部は、前記負荷がパルス駆動される期間に前記駆動用スイッチング素子の出力端子間電圧を監視し、当該駆動用スイッチング素子の出力端子間電圧のローレベルが、所定の閾値を下回る状態が一定時間繰り返されると異常検出を行うことを特徴とする請求項３又は４記載の断線検出回路。
【請求項６】
前記第２異常検出部は、前記負荷がフルオン駆動される期間に前記駆動用スイッチング素子の出力端子間電圧を監視し、当該駆動用スイッチング素子の出力端子間電圧がローレベルを示す状態が一定時間継続すると異常検出を行うことを特徴とする請求項３ないし５の何れかに記載の断線検出回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電源とグランドとの間に、負荷を通電する駆動用スイッチング素子と、同期整流用のスイッチング素子との直列回路を備える構成について、負荷の断線を検出する断線検出回路に関する。
【背景技術】
【０００２】
例えば特許文献１には、電源供給用のスイッチング素子２に対して並列に、負荷抵抗Ｒ１に比べて十分に大きな抵抗Ｒ２とトランジスタ５と直列回路からなる通電経路３を形成し、この通電経路３と負荷１との接続点Ａの電圧変化をマイクロコンピュータ１２で検出する構成が開示されている。そして、スイッチング素子２がオフの時にトランジスタ５をオンすることで、負荷１が断線した状態を電源とグランド間の分圧電位Ａにより検出している。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００２−１９９５７７号公報（図１参照）
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ところで、上記のような駆動方式では、負荷に対する通電電圧波形が矩形波状に変化することで放射ノイズが発生するため、ノイズの発生を抑制する目的でＬＣフィルタ回路を接続することがある。また、モータのようなＬ負荷を上記のようにハイサイド駆動する場合には、スイッチング素子のオフ期間に流れる還流電流によって損失が発生することを防止するためローサイドにもスイッチング素子を接続し、当該スイッチング素子をオンさせる同期整流方式を採用することがある。
【０００５】
これらを適用した構成について特許文献１の断線検出方式を採用すると、負荷１が断線してもＬＣフィルタ回路により共振が発生すると同期整流動作が継続され、ローサイドのスイッチング素子がオンすれば分圧点の電位が低下する。したがって、断線を検出することができなくなる。また、負荷と直列に電流検出用の抵抗素子を挿入して負荷電流の通電状態を監視することも考えられるが、負荷の駆動効率が低下するという問題がある。
【０００６】
本発明は上記事情に鑑みてなされたものであり、その目的は、出力側にＬＣフィルタ回路を配置して同期整流動作を行う構成でも、負荷の断線を確実に検出できる断線検出回路を提供することにある。
【課題を解決するための手段】
【０００７】
請求項１記載の断線検出回路によれば、駆動用スイッチング素子及び同期整流用スイッチング素子の直列回路の共通接続点と負荷との間にＬＣフィルタ回路が挿入される構成において、制御回路は、一定周期毎に一定時間だけ同期整流動作を停止して、その停止期間の間に駆動用スイッチング素子により固定デューティでパルス駆動を行う。そして、断線検出部は、制御回路が動作する際に、駆動用スイッチング素子の出力端子にパルス状の電圧信号が出力されるか否かによって断線を判定する。したがって、出力側にＬＣフィルタ回路を配置すると共に同期整流用スイッチング素子により同期整流動作を行う構成でも、それらの影響を排除して負荷の断線を確実に検出することができる。
【０００８】
請求項２記載の断線検出回路によれば、断線検出部は、一定周期毎に行う断線判定において、パルス状の電圧信号が所定回数連続して検出されなかった場合に断線を判定するので、断線が発生したことをより確実に検出することができる。
【０００９】
請求項３記載の断線検出回路によれば、第１異常検出部は、駆動用スイッチング素子に与えられる駆動制御信号と、当該素子の出力端子に出力される電圧信号とを比較して異常検出を行い、第２異常検出部は、駆動用スイッチング素子がオンしている期間の当該素子の出力端子間電圧の変化に基づいて異常検出を行う。すなわち、断線が発生していなければ、駆動用スイッチング素子の出力端子には、駆動制御信号に応じた電圧信号が出力されるはずであり、また、駆動用スイッチング素子がオンしている期間の出力端子間電圧は、低下するものの、通常時に負荷を駆動する際に発生するオン電圧より低下することはないはずである。そして、第１，第２異常検出部の何れかが異常を検出すると制御回路及び断線検出部による断線判定動作を行うので、断線が発生したことを一層確実に検出することができる。また、第１，第２異常検出部の何れかが異常を検出した時だけ断線判定動作を行うので、負荷への通電電流が、断線判定動作の影響を受けることはない。
【００１０】
請求項４記載の断線検出回路によれば、第１異常検出部は、負荷をパルス駆動する周期毎に、駆動制御信号の変化と、駆動用スイッチング素子の出力端子に出力される電圧信号の変化とが一致するか否かを監視し、不一致の状態が一定時間継続すると異常検出を行う。上述したように、断線が発生していなければ、駆動用スイッチング素子の出力端子には駆動制御信号に応じた電圧信号が出力されるはずであるから、第１異常検出部が双方の信号の変化の一致を監視することで、断線の発生を検出できる。
【００１１】
請求項５記載の断線検出回路によれば、第２異常検出部は、負荷がパルス駆動される期間に駆動用スイッチング素子の出力端子間電圧を監視し、その出力端子間電圧のローレベルが所定の閾値を下回る状態が一定時間繰り返されると異常検出を行う。すなわち、負荷がパルス駆動されると共に同期整流が行われている期間に断線が発生すると、駆動用スイッチング素子に流れる電流は、負荷への電流供給が無くなりＬＣフィルタ回路のコンデンサに対する充放電電流のみとなり、同期整流動作が行われると、その充電電流によって駆動用スイッチング素子の出力端子間電圧がパルス状に変化するので、出力端子間電圧のローレベルが所定の閾値を下回る状態が一定時間繰り返されることになる。したがって、同期整流作用が継続されている場合でも、断線の発生チェックを行うことができる。
【００１２】
請求項６記載の断線検出回路によれば、第２異常検出部は、負荷がフルオン駆動される期間に駆動用スイッチング素子の出力端子間電圧を監視し、当該駆動用スイッチング素子の出力端子間電圧がローレベルを示す状態が一定時間継続すると異常検出を行う。すなわち、負荷がフルオン駆動される期間は、駆動用スイッチング素子を介して電流が大きく流れるので、その出力端子間電圧は比較的大きくなっている。その状態から断線が発生すると、駆動用スイッチング素子を介して流れる電流が低下するので、出力端子間電圧が低下する。したがって、その状態を検出することで、フルオン駆動の状態でも断線の発生チェックを行うことができる。
【図面の簡単な説明】
【００１３】
【図１】第１実施例であり、断線検出回路の構成を概略的に示す図
【図２】負荷断線チェック回路の動作を示すタイミングチャート
【図３】第２実施例を示す図１相当図
【図４】第２異常検出部の詳細構成を示す図（その１）
【図５】回路動作を示すタイミングチャート
【図６】第１異常検出部の詳細構成を示す図
【図７】図５相当図
【図８】第２異常検出部の詳細構成を示す図（その２）
【図９】図５相当図
【図１０】各回路動作を含む全体の処理を示すフローチャート
【図１１】第３実施例を示す図３相当図
【発明を実施するための形態】
【００１４】
（第１実施例）
以下、第１実施例について図１及び図２を参照して説明する。図１は、断線検出回路の構成を概略的に示すものである。電源（バッテリ）１の正側端子＋Ｂとグランド線２ａとの間には、２つのＮチャネルＭＯＳＦＥＴ３及び４の直列回路が接続されており、両者の共通接続点であるＮチャネルＭＯＳＦＥＴ３（駆動用スイッチング素子）のソース（出力端子）は、コイル５（駆動コイル）及び負荷６の直列回路を介してグランドに接続されている。コイル５は、コイル５及び負荷６の共通接続点と上記正側端子＋Ｂとの間に接続されるコンデンサ７と共にＬＣフィルタ回路８を構成している。負荷６としては、例えば車両における燃料ポンプを駆動するためのモータ等である。
【００１５】
グランド線２ａは、コイル９を介してグランドに接続されており、コイル９は、その両端と上記正側端子＋Ｂとの間に接続されるコンデンサ１０，１１と共にπ型フィルタ回路（ＬＣフィルタ回路）１２を構成している。同期整流制御回路１３には、図示しない上位の制御装置より、後述する負荷断線チェック回路（断線検出部）１４を介して例えば搬送波周波数が９３ｋＨｚ程度のＰＷＭ信号が与えられており、同期整流制御回路１３は、そのＰＷＭ信号に従い、ゲート駆動回路１５を介してＮチャネルＭＯＳＦＥＴ３を駆動する。ゲート駆動回路１５には、図示しない昇圧回路よりダイオード１６を介して高電圧が供給されており、ダイオード１６のカソードは、コンデンサ１７を介してＮチャネルＭＯＳＦＥＴ３及び４の共通接続点（Ａ点）に接続されている。
【００１６】
また、同期整流制御回路１３は、ＡＮＤゲート１８を介して、ＮチャネルＭＯＳＦＥＴ３（駆動ＭＯＳ）のオフ期間にＮチャネルＭＯＳＦＥＴ４（回生ＭＯＳ，同期整流用スイッチング素子）をオンすることで同期整流動作を行う。ＡＮＤゲート１８の負論理の入力端子は、天絡に対する保護のためＡ点に接続されている。すなわち、ＡＮＤゲート１８により、Ａ点の電位がハイレベルとなる期間はＮチャネルＭＯＳＦＥＴ４を確実にオフ状態にする。コイル５及び負荷６の共通接続点の電位は、前記制御装置にフィードバック制御を行うための信号として入力されている。
【００１７】
負荷断線チェック回路１４は、マルチプレクサ１９と、パルス有無判定部２０と、パルス未検出カウンタ２１とを備えている。マルチプレクサ１９は、チェックモードイネーブル信号がアクティブになると、同期整流制御回路１３に対して、制御装置によりフィードバック制御に応じて与えられるＰＷＭ信号から、負荷６の断線チェック用である一定デューティのＰＷＭ信号に切り替えて出力する。また、チェックモードイネーブル信号は同期整流制御回路１３にも直接与えられており、チェックモードイネーブル信号がアクティブになると、同期整流制御回路１３はＮチャネルＭＯＳＦＥＴ４による同期整流動作を停止させる。パルス有無判定部２０は、パルス検出タイミング信号がアクティブになる期間に、ＰＷＭ信号に応じてＡ点にパルス状の電圧が出力されるか否かを判定する。
【００１８】
パルス未検出カウンタ２１は、パルス検出タイミング信号がアクティブになる期間にカウント動作を行い、クリアされずにフルカウントになると負荷断線を検出してダイアグ信号を制御装置に出力する。パルス有無判定部２０は、パルス検出タイミング信号がアクティブになる期間にパルス状電圧の出力が検出される場合に、パルス未検出カウンタ２１のカウント動作をクリアする信号を出力する。
【００１９】
次に、本実施例の作用について図２を参照して説明する。図２は、負荷断線チェック回路１４の動作を示すタイミングチャートである。図２（ａ）に示すチェックモードイネーブル信号と、図２（ｄ）に示すパルス検出タイミング信号とは同じ周期で出力されるが、後者のハイレベル期間は前者のハイレベル期間の末部に位置しており、両者の立下りタイミングは一致している。また、図中にハッチングで示す部分は、フィードバック制御に応じてＰＷＭ信号が出力されている期間である。
【００２０】
そして、図２（ｂ），（ｃ）に示すように、チェックモードイネーブル信号がアクティブになると、同期整流制御回路１３に対して一定デューティのＰＷＭ信号が与えられると共に、ＮチャネルＭＯＳＦＥＴ４による同期整流動作が停止される。この時、負荷６の断線が発生していなければ、Ａ点に出力される信号は図２（ｅ）に示すように、上記ＰＷＭ信号に応じたパルス状の電圧となる。したがって、パルス検出タイミング信号がアクティブとなる期間に、パルス未検出カウンタ２１はパルス有無判定部２０を介してクリアされる。すなわち、パルス有無判定部２０の入力部は、例えばＡＮＤゲート１８と同様に、一方が負論理入力のＡＮＤゲートで構成しても良い。
【００２１】
一方、負荷６の断線が発生すると、チェックモードイネーブル信号がアクティブになった場合、Ａ点にはパルス状の電圧が出力されなくなるため、パルス検出タイミング信号がアクティブとなる期間に、パルス未検出カウンタ２１はクリアされずにフルカウントになるので、ダイアグ信号を制御装置に出力する。
【００２２】
以上のように本実施例によれば、ＮチャネルＭＯＳＦＥＴ３及び４の共通接続点と負荷６との間にＬＣフィルタ回路８が挿入される構成において、同期整流制御回路１３は、一定周期毎に一定時間だけ同期整流動作を停止して、その停止期間の間にＮチャネルＭＯＳＦＥＴ３により固定デューティでパルス駆動を行う。そして、負荷断線チェック回路１４は、同期整流制御回路１３が上記のように動作する際に、ＮチャネルＭＯＳＦＥＴ３のソース；Ａ点にパルス状の電圧信号が出力されるか否かによって断線を判定する。したがって、出力側にＬＣフィルタ回路８やπ型フィルタ回路１２を配置すると共にＮチャネルＭＯＳＦＥＴ４により同期整流動作を行う構成でも、それらの影響を排除して負荷６の断線を確実に検出することができる。この場合、負荷断線チェック回路１４は、一定周期毎に行う断線判定において、Ａ点にパルス状の電圧信号が所定回数連続して検出されなかった場合に負荷６の断線を判定するので、断線が発生したことをより確実に検出することができる。
【００２３】
（第２実施例）
図３ないし図１０は第２実施例であり、第１実施例と同一部分には同一符号を付して説明を省略し、以下異なる部分について説明する。図３に示すように、第２実施例では、同期整流制御回路１３に替わって同期整流制御回路２２が配置されており、更に第１異常検出部２３，第２異常検出部２４とＯＲゲート２５とが追加されている。第１異常検出部２３は、同期整流制御回路２２がゲート駆動回路１５に出力するＰＷＭ信号と、Ａ点に出力される電圧信号とを比較して異常検出を行い、第２異常検出部２４は、ＮチャネルＭＯＳＦＥＴ３のゲート−ソース間電圧の変化を監視して異常検出を行う。
【００２４】
第１，第２異常検出部２３，２４より出力される異常検出信号は、ＯＲゲート２５を介して同期整流制御回路２２内部の負荷断線チェック回路（断線検出部）２６に出力される。尚、負荷断線チェック回路２６の機能は、基本的に第１実施例の負荷断線チェック回路１４と同様である。
【００２５】
図４と図８とは第２異常検出部２４の詳細構成を、図６は第１異常検出部２３の詳細構成を示している。これらは各図に独立した状態で示しているが、実際には並列的に接続されている。先ず、図４に示す、負荷６をフルオン駆動する場合に対応した第２異常検出部２４Ａについて説明する。図４では、説明に不要な回路素子は図示を省略している。また、Ａ点と負荷６との間に挿入されているオープン状態のスイッチは、負荷６の断線を示している。
【００２６】
ＮチャネルＭＯＳＦＥＴ３のドレイン，ソース間には、電流低下検出部２７が接続されており、電流低下検出部２７は、ドレイン，ソース間の電圧低下を検出するとハイレベルの検出信号を出力する。電流低下検出部２７の出力端子は、インバータゲート２８を介して３ビットカウンタ２９のクリア端子ＣＬＲに接続されている。３ビットカウンタ２９は、例えば周期が８ｍｓのクロック信号でアップカウント動作を行い、カウント値が「７」に達すると異常検出回路３０にハイレベルのフルカウント信号を出力する。異常検出回路３０は例えばＤフリップフロップで構成され、クロック端子ＣＫには、例えば周期が０．２ｓのクロック信号（判定周期信号）が与えられている。
【００２７】
図５は、図４に示す回路の動作を示すタイミングチャートである。また、双方の図中で対応する信号には丸数字を付している。フルオン駆動の場合、ＮチャネルＭＯＳＦＥＴ３のゲートに与えられる駆動信号（駆動制御信号）ＧＨはハイレベルに維持され、負荷６に連続して通電される。この時、ＮチャネルＭＯＳＦＥＴ３のドレイン，ソース間電圧は、ＮチャネルＭＯＳＦＥＴ３のオン抵抗にドレイン電流を乗じたものとなるから、電流低下検出部２７はローレベルの信号を出力し、３ビットカウンタ２９はクリアされ続ける。例えばノイズの影響を受けたり、負荷６がポンプモータである場合に空転することで電流低下検出部２７が一時的にハイレベルの信号を出力したとしても、そのハイレベル期間が５６ｍs未満であれば、３ビットカウンタ２９はフルカウントに達しない。
【００２８】
そして、負荷６が断線するとドレイン電流が流れなくなるので、ＮチャネルＭＯＳＦＥＴ３のドレイン，ソース間電圧は低下する。すると、３ビットカウンタ２９のクリアが解除されるので、５６ｍsが経過するとフルカウントになり異常検出回路３０にハイレベルの信号が出力される。異常検出回路３０は、０．２ｓのクロック周期で異常判定を行うので、そのクロック入力があった時点で異常検出信号が出力される。
【００２９】
次に、図６に示す第１異常検出部２３について説明する。コンパレータ３１の非反転入力端子はＡ点に接続されており、反転入力端子には比較用の基準電圧が与えられている（図示しないが、コンパレータ３１の出力信号は、実際は４ＭＨｚのクロック信号で同期化されている）。ＮチャネルＭＯＳＦＥＴ３のゲートに与えられる駆動信号ＧＨと、コンパレータ３１の出力信号端子とは、パルス有無一致判定部３２の入力端子にそれぞれ接続されている。また、パルス有無一致判定部３２には、ＰＷＭ信号の搬送波周期に同期した１０．２５μｓのクロック信号が与えられている。
【００３０】
パルス有無一致判定部３２は、コンパレータ３１の出力信号と、ＮチャネルＭＯＳＦＥＴ３のゲートに与えられるＰＷＭ信号とを比較する。パルス有無一致判定部３２の出力信号は、ＯＲゲート３３を介して３ビットカウンタ３４のクリア端子ＣＬＲに与えられている。３ビットカウンタ３４は、カウンタ２９と同様に周期が８ｍｓのクロック信号でアップカウント動作を行い、カウント値が「７」に達すると異常検出回路３５にローレベルのフルカウント信号を出力する。異常検出回路３５のクロック端子ＣＫには、周期が０．２ｓのクロック信号が与えられている。また、前記クロック信号は、ＯＲゲート３３の入力端子にも与えられている。尚、図６では、ＮチャネルＭＯＳＦＥＴ４のゲートにＡＮＤゲート１８に替えてＮＯＲゲートが接続されているが、これは動作原理を説明するため図示を簡略化したことによる。
【００３１】
図７（ａ）は、第１異常検出部２３の動作を示すタイミングチャートであり、図７（ｂ）は（ａ）の一部を拡大して示している。パルス有無一致判定部３２は、ＰＷＭ信号の各周期を判定区間として、ＮチャネルＭＯＳＦＥＴ３のゲートに与えられる駆動信号ＧＨの立ち上がりエッジと、コンパレータ３１の出力信号の立ち上がりエッジとが共に検出された場合にパルスの一致を検出し、ローレベルの信号を出力する。但し、３ビットカウンタ３４がフルカウントになった場合にはパルスの一致を検出してもローレベル信号を出力しない（この場合、３ビットカウンタ３４は、０．２ｓ周期のクロックパルスによってクリアされる）。例えば、それぞれの立ち上がりエッジをフリップフロップで捉えた双方の信号と、上記フルカウント信号との論理積信号を次段のフリップフロップのデータ端子Ｄに与えて、１０．２５μｓのクロック信号でトリガする。エッジ検出用のフリップフロップは上記クロック信号に若干の遅延を与えてクリアすれば良い。
【００３２】
実際には図７（ｂ）に示すように、ＮチャネルＭＯＳＦＥＴ３，４のゲートに与えられる駆動信号ＧＨ，ＧＬとの間にはデッドタイムが付加されている。また、コンパレータ３１の出力信号（検出信号）は駆動信号ＧＨに対して若干応答遅れがあるが、双方の信号の立ち上がりエッジを検出することで、搬送波周期内で双方のパルスの一致を確実に検出できる。
【００３３】
３ビットカウンタ３４は、０．２ｓ周期でクリアされて出力信号がハイレベルとなるが、ＯＲゲート３３による伝搬遅延があるので異常検出回路３５が先にトリガされる。したがって、断線が発生していなければ異常検出回路３５はローレベルを出力している。断線が発生して負荷６への電流供給がカットされた後、ＬＣフィルタ回路８のコンデンサ７への充放電電流が僅かな場合には、ＮチャネルＭＯＳＦＥＴ３がオフする際のＡ点の電位降下が減少し、コンパレータ３１の出力信号はハイレベルとなるので、駆動信号ＧＨの立ち上がりに応じたパルスが出力されず、３ビットカウンタ３４はクリアされる。双方のうちどちらか一方の立ち上がりエッジだけが検出されない期間が５６ｍs以下のタイミングで発生するとき、異常検出回路３５のトリガタイミングでハイレベル信号がラッチされ、異常検出が行われる。
【００３４】
尚、上記の５６ｍsという時間については、以下の点を考慮して決定する。負荷６の断線が発生した場合でも、制御装置は一時的な出力電位の上昇に対するフィードバック制御を継続するので、一旦はＮチャネルＭＯＳＦＥＴ３が連続してオフになる。また、ＮチャネルＭＯＳＦＥＴ４も、Ａ点の電圧が高くなればＡＮＤゲート１８の作用により連続でオフになる。そして、Ａ点については、実際には接続されている様々な回路によりグランドに対して有限のインピーダンスを持っているので、ＰＷＭ制御が停止した状態でもＡ点の電位はある時定数を以って低下して行く。その結果、ＰＷＭ制御が再開されることになる。したがって、上記の一時的なＮチャネルＭＯＳＦＥＴ３の連続オフ期間では、パルス有無一致判定部３２においては一致判定されることになるので、３ビットカウンタ３４による判定時間５６ｍsが、ＰＷＭ制御が再開されるまでの時間よりも長くなるように設定する。
【００３５】
次に、図８に示す回路について説明する。これは、第２異常検出部２４において、ＰＷＭ制御時にＮチャネルＭＯＳＦＥＴ３の通電電流低下を検出する構成（第２異常検出部２４Ｂ）であり、電流低下検出部３６と、パルス有無判定部３７と、３ビットカウンタ３８と、異常検出回路３９とで構成されている。電流低下検出部３６は、ＮチャネルＭＯＳＦＥＴ３のドレイン−ソース間電圧のローレベルが、所定の閾値を下回った場合にハイレベルの信号を出力する。すなわち、図４のケースと同様に、負荷６の断線が発生すると、ドレイン−ソース間電圧のローレベルは断線の発生前よりも低下する。
【００３６】
パルス有無判定部３７は、パルス有無一致判定部３２と同様に、ＰＷＭ信号の各周期を判定区間として、その間に電流低下検出部３６がハイレベルの信号を出力すると、ローレベルの信号を３ビットカウンタ３８のクリア端子ＣＬＲに出力する。但し、３ビットカウンタ３８がフルカウントになった場合にはパルス信号を検出してもローレベル信号を出力しない。その他の３ビットカウンタ３８，異常検出回路３９周りの構成は、図４，図６と同様である。尚、図８では、ＮチャネルＭＯＳＦＥＴ４のゲートにＡＮＤゲート１８に替えてＮＯＴゲートが接続されているが、これは図６と同様に動作原理を説明するため図示を簡略化したことによる。
【００３７】
図９（ａ）は、図８の回路動作を示すタイミングチャートであり、図８（ｂ）は（ａ）の一部を拡大して示している。断線が発生していない状態でＮチャネルＭＯＳＦＥＴ３がＰＷＭ制御されていれば、ＮチャネルＭＯＳＦＥＴ３がオンした場合のドレイン−ソース間電圧のローレベルは閾値を超えているので、電流低下検出部３６はローレベルの信号を出力する。したがって、パルス有無判定部３７はハイレベルの信号を出力するので、３ビットカウンタ３８はクリアされ続ける。
【００３８】
そして、負荷６の断線が発生した場合にＮチャネルＭＯＳＦＥＴ４による同期整流動作が継続すると、以下のようになる。
（１）ＮチャネルＭＯＳＦＥＴ３がオンすると、コイル５及びコンデンサ７に通電される。
（２）ＮチャネルＭＯＳＦＥＴ３がオフすると、コイル５に蓄積された電磁エネルギーによりＡ点の電位が低下して、ＮチャネルＭＯＳＦＥＴ４がオンする。
（３）すると、コイル５に流れる電流の方向が逆転する。
（４）ＮチャネルＭＯＳＦＥＴ４がオフすると、コイル５に蓄積された電磁エネルギーによりＡ点の電位が上昇して電源電圧を超えるので、電流低下検出部３６がドレイン−ソース間の電位低下を検出してハイレベルの信号を出力する（図９（ｂ）参照）。
（５）コイル５に流れる電流の方向が、コンデンサ７側に流れるよう再度逆転すると、Ａ点の電位は低下して、電流低下検出部３６の出力信号はローレベルとなる。
上記の（４）において、パルス有無判定部３７は、そのハイレベル信号を受けて３ビットカウンタ３８のクリアを解除するので、３ビットカウンタ３８はカウント動作を行う。その状態が５６ｍsの間継続すると３ビットカウンタ３８はハイレベル信号を出力するので、異常検出回路３９のトリガタイミングでハイレベル信号がラッチされ、異常検出が行われる。
【００３９】
尚、第２異常検出部２４は、ＯＲゲート２５に対しては、図４に示す異常検出回路３０の出力信号と、図８に示す異常検出回路３５の出力信号との論理和信号を出力するようになっている。
【００４０】
ＰＷＭ周期カウンタの信号が、ＮチャネルＭＯＳＦＥＴ３の駆動状態に関わらず内部で常時発生する場合には、パルス有無判定部３７がＰＷＭ周期の区間内に入力のハイレベルを検出して異常検出する構成であるため、ＮチャネルＭＯＳＦＥＴ３のフルオン時に発生する負荷断線のように、入力のハイレベルが継続する場合であっても図４に示す異常検出回路３０と同様に異常を検出できる。この場合には、図８に示す第２異常検出部２４Ｂのみの構成としても良い。
【００４１】
図１０は、同期整流制御回路２２，第１異常検出部２３，第２異常検出部２４，負荷断線チェック回路２６による回路動作の連携を示すフローチャートであり、（ａ）は概略的な流れを示しており、（ｂ）はより詳細な動作内容を示している。図１０（ａ）において、Ｓ１〜Ｓ３はそれぞれ第２異常検出部２４Ａ，第１異常検出部２３，第２異常検出部２４Ｂにおける異常検出動作に対応する。これらの何れかによって異常が検出されると、負荷断線チェック回路２６による断線チェック動作に移行する。
【００４２】
すると、図２に示したように、０．２ｓ周期で、僅かな期間だけマルチプレクサ１９を一定デューティのＰＷＭ信号側に切り替えて（ステップＳ４；ＰＷＭチェックモード）、パルス検出タイミング信号がアクティブになる期間にＡ点にパルス電圧（ＶＭＳ）が出力されれば（ステップＳ５；有）、異常状態は解消されたことになるので「復帰」となる。一方、上記期間にパルス電圧が出力されなければ、負荷断線ダイアグ出力を行う（ステップＳ６）。続くステップＳ７〜Ｓ９は、負荷断線ダイアグ出力を解除するための処理であり、Ａ点にパルス電圧が出力されるまで０．１ｓ周期でＰＷＭチェックモードを繰り返し実行し、パルス電圧が出力されれば上記ダイアグ出力を解除する。
【００４３】
図１０（ｂ）においては、先ず、初期処理として連続未検出回数のカウンタをゼロにセットし、ダイアグ出力を解除する（ＤＩ＝Ｌ，ステップＳ１１）。それから、負荷断線チェックモードへの移行判定を行う（ステップＳ１２）。ここでの「移行判定」は、図１０（ａ）のステップＳ１〜Ｓ３の処理に対応し、ステップＳ１３〜Ｓ２５は、ステップＳ４〜Ｓ９の処理（第１実施例の処理）に対応する。
【００４４】
すなわち、ステップＳ１３でマルチプレクサ１９を一定デューティ側に切り替えて、ＮチャネルＭＯＳＦＥＴ４による同期整流動作を停止させ、ステップＳ１４でパルス検出タイミング信号がアクティブとなる期間にＡ点におけるパルス電圧の出力有無を判定する。パルス電圧の検出頻度が所定数ｍ１以上であれば、連続未検出回数のカウンタをゼロにセットし（ステップＳ１５）、マルチプレクサ１９をｆ／ｂ制御デューティ側に戻す（ステップＳ１６）。それから、ステップＳ４における０．２ｓの周期をカウントするためのタイマを再設定すると（ステップＳ１７）、ステップＳ１２に戻る。
【００４５】
一方、ステップＳ１４においてパルス電圧の検出頻度が所定数ｍ１未満であれば、連続未検出回数のカウンタをカウントアップする（ステップＳ１８）。そして、連続未検出回数が２回未満であればステップＳ１６に移行し、連続未検出回数が２回になると負荷断線ダイアグ出力を行う（ステップＳ２０）。ここまでが、ステップＳ４〜Ｓ６に対応しており、以降がステップＳ７〜Ｓ９に対応している。
【００４６】
ダイアグ出力を行うと、ステップＳ２１に移行してＳ１６と同様の処理を行い、ステップＳ７における０．１ｓの周期をカウントするためのタイマを設定する（ステップＳ２２）。続いて、ステップＳ２３，Ｓ２４でＳ１３，Ｓ１４と同様の処理を行い、ステップＳ２４でパルス電圧の検出頻度が所定数ｍ１未満であればステップＳ２１に戻る。パルス電圧の検出頻度が所定数ｍ１以上であれば、連続未検出回数のカウンタをゼロにセットしてダイアグ出力を解除すると（ステップＳ２５）ステップＳ１６に戻る。
尚、以上の検出は、負荷６が断線した場合だけでなく、例えばコイル５と負荷６との共通接続点が天絡した場合についても同様に検出することができる。
【００４７】
以上のように第２実施例によれば、第１異常検出部２３は、ＮチャネルＭＯＳＦＥＴ３のゲートに与えられる駆動信号ＧＨと、ＮチャネルＭＯＳＦＥＴ３のソースに出力される電圧信号とを比較して異常検出を行い、第２異常検出部２４は、ＮチャネルＭＯＳＦＥＴ３がオンしている期間のドレイン−ソース間電圧の変化に基づいて異常検出を行う。そして、第１，第２異常検出部２３，２４の何れかが異常を検出すると、同期整流制御回路２２及び負荷断線チェック回路２６による断線判定動作を行うので、断線が発生したことを一層確実に検出することができる。
【００４８】
この場合、第１異常検出部２３は、負荷６をパルス駆動する周期毎に、駆動信号ＧＨの変化と、Ａ点の電圧信号の変化とが一致するか否かを監視し、一致の状態が一定時間以下しか継続しない時に異常検出を行うので、双方の信号の変化の不一致を監視することで断線の発生を検出できる。また、第２異常検出部２４Ｂは、負荷６がパルス駆動される期間にＮチャネルＭＯＳＦＥＴ３のドレイン−ソース間電圧を監視し、その電圧のローレベルが所定の閾値を下回る状態が一定時間繰り返されると異常検出を行う。したがって、同期整流作用が継続されている場合でも、断線の発生チェックを行うことができる。
【００４９】
更に、第２異常検出部２４は、負荷６がフルオン駆動される期間にＮチャネルＭＯＳＦＥＴ３のドレイン−ソース間電圧を監視し、その電圧がローレベルを示す状態が一定時間継続すると異常検出を行う。したがって、その状態を検出することで、フルオン駆動の状態でも断線の発生チェックを行うことができる。
【００５０】
（第３実施例）
図１１は第３実施例であり、第２実施例と異なる部分について説明する。第３実施例は、負荷６をローサイド駆動する場合に対応する構成を示す。この場合、ＮチャネルＭＯＳＦＥＴ４が駆動ＭＯＳとなり、ＮチャネルＭＯＳＦＥＴ３に替えてＰチャネルＭＯＳＦＥＴ４０が配置されており、これが回生ＭＯＳとなる。そして、同期整流制御回路２２ＬとＰチャネルＭＯＳＦＥＴ４０のゲートとの間には、ＮＡＮＤゲート４１が接続されており、ＮＡＮＤゲート４１のもう１つの入力端子は、Ａ点に接続されている。
斯様な構成において、第１，第２異常検出部２３Ｌ，２４Ｌ並びに負荷断線チェック動作回路２６Ｌによる検出処理を、ローサイド駆動に対応して適宜行うことで、第１，第２実施例と同様に負荷６の断線を検出することができる。
【００５１】
尚、第１異常検出部２３Ｌにおける３ビットカウンタを用いた判定時間を、例えば第２実施例と同様に５６ｍsに設定する場合は、ローサイド駆動に対応して以下の点を考慮して決定する。すなわち、負荷６の断線が発生しても制御装置が一時的な出力電位の低下に対するフィードバック制御を継続するので、ＮチャネルＭＯＳＦＥＴ４が連続してオフになる。また、ＰチャネルＭＯＳＦＥＴ４０は、Ａ点の電圧が低下すればＮＡＮＤゲート４０の作用により連続でオフになる。
【００５２】
そして、Ａ点は、接続されている回路を介し、電源に対して有限のインピーダンスを持っているので、ＰＷＭ制御が停止した状態でもＡ点の電位はある時定数を以って上昇して行くのでＰＷＭ制御が再開される。したがって、上記の一時的なＮチャネルＭＯＳＦＥＴ４の連続オフ期間では、パルス有無一致判定部２３Ｌにおいては一致判定されることになるので、３ビットカウンタによる判定時間５６ｍsがＰＷＭ制御が再開されるまでの時間よりも長くなるように設定する。
以上のように第３実施例によれば、負荷６をローサイド駆動する場合についても第１，第２実施例と同様の効果が得られる。
【００５３】
本発明は上記し、又は図面に記載した実施例にのみ限定されるものではなく、以下のような変形又は拡張が可能である。
第１，第２実施例のＮチャネルＭＯＳＦＥＴ３に替えて、ＰチャネルＭＯＳＦＥＴを用いても良い。また、スイッチング素子はＭＯＳＦＥＴに限らず、バイポーラトランジスタやＩＧＢＴ等でも良い。
第１実施例の処理を、マイクロコンピュータを用いてソフトウェアにより実行しても良い。
π型フィルタ回路１２を削除しても良い。
第２異常検出部２４Ａ，２４Ｂの何れか一方だけを用いても良い。
ＰＷＭ搬送波周波数は９３ｋＨｚに限ることは無い。また、  異常検出を行うための所定時間も５６ｍｓに限ることなく、これらは個別の設計に応じて適宜変更すれば良い。
【符号の説明】
【００５４】
図面中、１は電源、３はＮチャネルＭＯＳＦＥＴ（駆動用スイッチング素子）、４はＮチャネルＭＯＳＦＥＴ（同期整流用スイッチング素子）、６は負荷、８はＬＣフィルタ回路、１３は同期整流制御回路、１４は負荷断線チェック回路（断線検出部）、２２は同期整流制御回路、２３は第１異常検出部、２４は第２異常検出部、２６は負荷断線チェック回路（断線検出部）、４０はＰチャネルＭＯＳＦＥＴ（同期整流用スイッチング素子）を示す。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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