(57)【要約】【課題】アノード電極が、反射用の電極層の上層及び下層に透明導電層を有している場合において、上層の透明導電層の膜厚を変化させる加工に適した有機ＥＬ表示装置を提供する。【解決手段】複数の薄膜トランジスタにそれぞれ電気的に接続される複数のアノード電極を有する有機ＥＬ表示装置であって、複数のアノード電極は、下側透明導電層ＤＴｒと、下側透明導電層ＤＴｒ上に形成される主電極層ＭＬと、主電極層ＭＬ上に形成される上側透明導電層ＵＴｒを含み、複数のアノード電極の下側透明導電層ＤＴｒの側壁は、主電極層ＭＬの側壁から露出され、複数のアノード電極のうちの少なくとも一部のアノード電極Ａｎ１における上側透明導電層ＵＴｒは、第１の厚みを有する第１膜厚部Ｐ１と、第１の厚みより厚い第２の厚みを有する第２膜厚部Ｐ２と、を有し、第２膜厚部Ｐ２は、第１膜厚部Ｐ１を取り囲むように形成される、ことを特徴とする有機ＥＬ表示装置。【選択図】図２
2012123987.tif 000002
【特許請求の範囲】
【請求項１】
複数の薄膜トランジスタにそれぞれ電気的に接続される複数のアノード電極を有する有機ＥＬ表示装置であって、
前記複数のアノード電極は、
下側透明導電層と、前記下側透明導電層上に形成される主電極層と、前記主電極層上に形成される上側透明導電層とを含み、
前記複数のアノード電極の前記下側透明導電層の側壁は、前記主電極層の側壁から露出して形成され、
前記複数のアノード電極のうちの少なくとも一部のアノード電極における前記上側透明導電層は、
第１の厚みを有して形成される第１膜厚部と、
前記第１の厚みよりも厚い第２の厚みを有する第２膜厚部と、を有し、
前記第２膜厚部は、前記第１膜厚部を取り囲むように形成される、
ことを特徴とする有機ＥＬ表示装置。
【請求項２】
請求項１に記載された有機ＥＬ表示装置であって、
前記上側透明導電層には、前記第２膜厚部と前記第１膜厚部の間となる位置に、筋が形成される、
ことを特徴とする有機ＥＬ表示装置。
【請求項３】
請求項１に記載された有機ＥＬ表示装置であって、
前記有機ＥＬ表示装置は、
前記複数のアノード電極のそれぞれの間を隔てるバンク層を含み、
前記第１膜厚部と前記第２膜厚部を有する前記アノード電極の少なくとも一部において、前記第２膜厚部は、前記第１膜厚部側の側壁が前記バンク層に覆われる部分を有する、
ことを特徴とする有機ＥＬ表示装置。
【請求項４】
請求項１に記載された有機ＥＬ表示装置であって、
前記複数のアノード電極のうちの一部のアノード電極における、前記上側透明導電層は、
前記第１膜厚部と、前記第２膜厚部とを有し、
前記複数のアノード電極のうちの残りの一部のアノード電極における、前記上側透明導電層は、
前記第２の厚みを有して、ほぼ平坦に形成される、
ことを特徴とする有機ＥＬ表示装置。
【請求項５】
請求項１に記載された有機ＥＬ表示装置であって、
前記複数のアノード電極の前記上側透明導電層と前記主電極層と前記下側透明導電層の側壁は、連なるように形成される、
ことを特徴とする有機ＥＬ表示装置。
【請求項６】
複数の薄膜トランジスタが形成された基板上に、前記薄膜トランジスタに電気的にそれぞれ接続される複数のアノード電極を有する有機ＥＬ表示装置の製造方法であって、
第１の透明導電層を成膜する工程と、
前記第１の透明導電層上に主電極層を成膜する工程と、
前記主電極層上に第２の透明導電層を成膜する工程と、
前記第１の透明導電層と、前記主電極層と、前記第２の透明導電層とをエッチングすることにより複数の積層構造に分断をするエッチング工程と、
前記複数のアノード電極のうちの少なくとも一部のアノード電極の、平面的にみて外延となるべき部分を残して、平面的にみて内側となるべき部分の前記第２の透明導電層を前記主電極層が露出するまでエッチングする工程と、
前記内側となるべき部分で前記主電極層が露出した状態で、前記複数の積層構造に第３の透明導電層を成膜する工程と、
前記第３の透明導電層をエッチングすることにより、前記複数の積層構造間に成膜された前記第３の透明導電層を分断するエッチング工程と、
を含むことを特徴とする有機ＥＬ表示装置の製造方法。
【請求項７】
請求項６に記載された有機ＥＬ表示装置の製造方法であって、
前記第２の透明導電層を成膜する工程の後、前記第３の透明導電層を前記基板に成膜する工程の前に、前記第１の透明導電層および前記第２の透明導電層を結晶化する工程を有する、
ことを特徴とする有機ＥＬ表示装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、有機ＥＬ表示装置、および、その製造方法に関する。
【背景技術】
【０００２】
有機ＥＬ表示装置（Organic Electro-Luminescence display）は、アノード電極およびカソード電極の間に発光層を有しており、アノード電極は、画素ごとに形成されてスイッチング素子（薄膜トランジスタ）と接続される。そして、走査信号線および映像信号線からの信号がアノード電極に供給されることにより、各画素の発光が制御されて、有機ＥＬ表示装置は画像を表示する。
【０００３】
ここで、このアノード電極は、反射用の電極層だけでなく、透明導電層を含んで複数層により構成される場合がある。そして、画素ごとに発光特性を変化させるため、反射用の電極層よりもカソード電極側（上側）に積層された透明導電層の膜厚を変えてアノード電極を形成することや、一画素中で２種類の発光特性を持たせるために、当該膜厚を一画素中で変化させて形成することもある。
【０００４】
なお、特許文献１においては、透明電極の厚みを変更することにより、１つの画素中において反射膜と半透過膜との層間距離が異なる部分を設けたエレクトロルミネッセンスパネルが記載されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００６−３２３２７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
ここで、透明導電層の膜厚を変化させる加工としては、例えば、結晶化した透明導電層と、非晶質の透明導電層とのエッチング耐性の相違を利用することが考えられる。具体的には、結晶化した透明導電層上に非晶質の透明導電層を成膜し、前者をエッチングストッパとして用いて後者のみを加工することにより、膜厚の異なる透明導電層を局所的に形成することができると考えられる。
【０００７】
しかしながら、結晶化した透明導電層上に非晶質の透明導電層を成膜すると、非晶質の透明導電層の成膜時に結晶化が生じる場合がある。このような場合には、上述のような結晶化した透明導電層をエッチングストッパとして利用するのが困難となる。
【０００８】
図８Ａ〜図８Ｄは、結晶化した透明導電層上に成膜した非晶質の透明導電層の様子を説明するための図である。図８Ａでは、結晶化した状態の透明導電層ＴｒＣが、各画素に配置される主電極層ＭＬ上に形成された様子が示されており、非晶質の透明導電層ＴｒＡが基板ＧＡ全体にスパッタリングにより成膜されると（図８Ｂ）、透明導電層ＴｒＣ上で、成膜と同時に結晶の成長が生じる（図８Ｃ）。このため、レジストＲＥＳのない部分の透明導電層ＴｒＡをエッチングで除去しようとしても、本来は非晶質であるはずの透明導電層ＴｒＡが結晶化しているため、意図していた透明導電層の厚みを変化させる加工が困難になる（図８Ｄ）。
【０００９】
また、アノード電極の積層構造としては、透明導電層が、反射用の電極層の上層だけでなく下層にも存在する場合がある。このような場合に、下層の透明導電層の側壁が露出した状態で上層の透明導電層をエッチングすると、下層の透明導電層もエッチングが及ぶこととなる。
【００１０】
本発明は、アノード電極が、反射用の電極層の上層及び下層に透明導電層を有している場合において、上層の透明導電層の膜厚を変化させる加工に適した有機ＥＬ表示装置、および、その有機ＥＬ表示装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１１】
本発明にかかる有機ＥＬ表示装置は、上記課題に鑑みて、複数の薄膜トランジスタにそれぞれ電気的に接続される複数のアノード電極を有する有機ＥＬ表示装置であって、前記複数のアノード電極は、下側透明導電層と、前記下側透明導電層上に形成される主電極層と、前記主電極層上に形成される上側透明導電層とを含み、前記複数のアノード電極の前記下側透明導電層の側壁は、前記主電極層の側壁から露出して形成され、前記複数のアノード電極のうちの少なくとも一部のアノード電極における前記上側透明導電層は、第１の厚みを有して形成される第１膜厚部と、前記第１の厚みよりも厚い第２の厚みを有する第２膜厚部と、を有し、前記第２膜厚部は、前記第１膜厚部を取り囲むように形成される、ことを特徴とする。
【００１２】
また、本発明にかかる有機ＥＬ表示装置の一態様では、前記上側透明導電層には、前記第２膜厚部と前記第１膜厚部の間となる位置に、筋が形成される、ことを特徴としてもよい。
【００１３】
また、本発明にかかる有機ＥＬ表示装置の一態様では、前記有機ＥＬ表示装置は、前記複数のアノード電極のそれぞれの間を隔てるバンク層を含み、前記第１膜厚部と前記第２膜厚部を有する前記アノード電極の少なくとも一部において、前記第２膜厚部は、前記第１膜厚部側の側壁が前記バンク層に覆われる部分を有する、ことを特徴としてもよい。
【００１４】
また、本発明にかかる有機ＥＬ表示装置の一態様では、前記複数のアノード電極のうちの一部のアノード電極における、前記上側透明導電層は、前記第１膜厚部と、前記第２膜厚部とを有し、前記複数のアノード電極のうちの残りの一部のアノード電極における、前記上側透明導電層は、前記第２の厚みを有して、ほぼ平坦に形成される、ことを特徴としてもよい。
【００１５】
また、本発明にかかる有機ＥＬ表示装置の一態様では、前記複数のアノード電極の前記上側透明導電層と前記主電極層と前記下側透明導電層の側壁は、連なるように形成される、ことを特徴としてもよい。
【００１６】
また、本発明にかかる有機ＥＬ表示装置の製造方法は、上記課題に鑑みて、複数の薄膜トランジスタが形成された基板上に、前記薄膜トランジスタに電気的にそれぞれ接続される複数のアノード電極を有する有機ＥＬ表示装置の製造方法であって、第１の透明導電層を成膜する工程と、前記第１の透明導電層上に主電極層を成膜する工程と、前記主電極層上に第２の透明導電層を成膜する工程と、前記第１の透明導電層と、前記主電極層と、前記第２の透明導電層とをエッチングすることにより複数の積層構造に分断をするエッチング工程と、前記複数のアノード電極のうちの少なくとも一部のアノード電極の、平面的にみて外延となるべき部分を残して、平面的にみて内側となるべき部分の前記第２の透明導電層を前記主電極層が露出するまでエッチングする工程と、前記内側となるべき部分で前記主電極層が露出した状態で、前記複数の積層構造に第３の透明導電層を成膜する工程と、前記第３の透明導電層をエッチングすることにより、前記複数の積層構造間に成膜された前記第３の透明導電層を分断するエッチング工程と、を含むことを特徴とする。
【００１７】
また、本発明にかかる有機ＥＬ表示装置の製造方法の一態様では、前記第２の透明導電層を成膜する工程の後、前記第３の透明導電層を前記基板に成膜する工程の前に、前記第１の透明導電層および前記第２の透明導電層を結晶化する工程を有する、ことを特徴としてもよい。
【発明の効果】
【００１８】
本発明によれば、アノード電極が反射用の電極層の上層及び下層に透明導電層を有している場合において、上層の透明導電層の膜厚を変化させる加工に適した有機ＥＬ表示装置、および、有機ＥＬ表示装置の製造方法を提供することができる。
【図面の簡単な説明】
【００１９】
【図１】第１の実施形態の有機ＥＬ表示装置の全体を示す概略図である。
【図２】第１の実施形態の有機ＥＬ表示装置の断面を模式的に示す図である。
【図３Ａ】第１の実施形態においてアノード電極を製造する様子を示す図である。
【図３Ｂ】第１の実施形態においてアノード電極を製造する様子を示す図である。
【図３Ｃ】第１の実施形態においてアノード電極を製造する様子を示す図である。
【図３Ｄ】第１の実施形態においてアノード電極を製造する様子を示す図である。
【図３Ｅ】第１の実施形態においてアノード電極を製造する様子を示す図である。
【図３Ｆ】第１の実施形態においてアノード電極を製造する様子を示す図である。
【図３Ｇ】第１の実施形態においてアノード電極を製造する様子を示す図である。
【図３Ｈ】第１の実施形態においてアノード電極を製造する様子を示す図である。
【図４】第１の実施形態におけるアノード電極を製造するフローを示す図である。
【図５】第２の実施形態の有機ＥＬ表示装置の断面を模式的に示す図である。
【図６Ａ】第２の実施形態においてアノード電極を製造する様子を示す図である。
【図６Ｂ】第２の実施形態においてアノード電極を製造する様子を示す図である。
【図６Ｃ】第２の実施形態においてアノード電極を製造する様子を示す図である。
【図７】第３の実施形態の有機ＥＬ表示装置の断面を模式的に示す図である。
【図８Ａ】結晶化した透明導電層上に、非晶質の透明導電層を成膜した様子を説明するための図である。
【図８Ｂ】結晶化した透明導電層上に、非晶質の透明導電層を成膜した様子を説明するための図である。
【図８Ｃ】結晶化した透明導電層上に、非晶質の透明導電層を成膜した様子を説明するための図である。
【図８Ｄ】結晶化した透明導電層上に、非晶質の透明導電層を成膜した様子を説明するための図である。
【発明を実施するための形態】
【００２０】
以下、本発明の各実施形態に係る有機ＥＬ表示装置と、その製造方法について、図面を参照しながら説明する。
【００２１】
［第１の実施形態］
図１は、本発明の第１の実施形態にかかる有機ＥＬ表示装置１の全体を概略的に示す図である。本実施形態の有機ＥＬ表示装置１は、ガラス基板ＧＡ上に複数の薄膜トランジスタがマトリクス状に配列されて構成されるＴＦＴ基板ＳＵＢと、ＴＦＴ基板ＳＵＢに貼り合わされる封止基板ＰＵを含んで構成される。また、有機ＥＬ表示装置１の表示領域ＤＲには、表示制御の対象となる複数の画素が配列され、表示領域ＤＲは、封止基板ＰＵ側に映像を表示する。
【００２２】
また、ＴＦＴ基板ＳＵＢには、多数の走査信号線ＧＬが互いに等間隔を置いて敷設されるとともに、多数の映像信号線ＤＬが、互いに等間隔をおいて走査信号線が敷設される方向とは垂直となる方向に敷設される。これら走査信号線と映像信号線とによって区画される各画素領域には、ＭＩＳ（Metal-Insulator-Semiconductor）構造のスイッチングに用いる薄膜トランジスタと、アノード電極（陽極）と、発光層と、カソード電極（陰極）が配置される。また、アノード電極には、薄膜トランジスタを介して映像信号線ＤＬからの信号が供給されて、アノード電極およびカソード電極間に生じた電位差により発光層の発光が制御される。
【００２３】
図２は、第１の実施形態にかかる有機ＥＬ表示装置１の断面を模式的に示す図である。同図で示されるように、ＴＦＴ基板ＳＵＢの保護層ＰＡＳ上には、アノード電極Ａｎ１，Ａｎ２、バンク層ＢＵ、発光層を含む有機層ＯＬ、カソード電極ＣＡが形成されて、ＴＦＴ基板ＳＵＢに対向して封止基板ＰＵ（図２において不図示）が配置される。また、ＴＦＴ基板ＳＵＢと封止基板ＰＵの間には樹脂（図２において不図示）が充填される。さらに、本実施形態における有機層ＯＬは、例えば、ホール注入層、ホール輸送層、電子輸送層、電子注入層といった発光層以外の層を含んで構成される。
【００２４】
まず、本実施形態のアノード電極Ａｎ１，Ａｎ２は、下側透明導電層ＤＴｒと、主電極層ＭＬと、上側透明導電層ＵＴｒをそれぞれ有しており、それぞれの側壁は連なるように形成される。また、図中右側のアノード電極Ａｎ１における上側透明導電層ＵＴｒは、第１膜厚部Ｐ１と、第２膜厚部Ｐ２をさらに有している。そして下側透明導電層ＤＴｒは薄膜トランジスタ（不図示）と電気的に接続され、走査信号線ＧＬに信号が入力されるタイミングにあわせて、アノード電極Ａｎ１，Ａｎ２に映像信号線ＤＬからの信号が供給される。
【００２５】
本実施形態の下側透明導電層ＤＴｒおよび上側透明導電層ＵＴｒは、酸化インジウム錫（ＩＴＯ：Indium Tin Oxide）である。また、主電極層ＭＬは、純銀の単層によって構成されて、発光層で発せられた光をカソード電極側（上側）に反射する。この主電極層ＭＬは、銀以外の材料を含んでも良いし、透明導電層のエッチングストッパとなる他の材料によって形成されても良い。また、反射層を含む複数層によって主電極層ＭＬが構成されても良く、この場合には、上側透明導電層ＵＴｒの下地にエッチングストッパとなる層が積層されていればよい。
【００２６】
カソード電極ＣＡは、ハーフミラーとしての機能を有しており、例えば、純銀の薄膜によって形成されて表示領域ＤＲ内の各画素に共通の一層となる。発光層で発光した光は、カソード電極ＣＡを透過する（あるいは、主電極層ＭＬやカソード電極ＣＡ間での反射を繰り返してカソード電極ＣＡを透過する）ことにより、封止基板ＰＵ側に光が取り出される。
【００２７】
バンク層ＢＵは、ＴＦＴ基板ＳＵＢ上に形成される複数のアノード電極の、それぞれの間を隔てるように形成される絶縁層である。本実施形態のバンク層ＢＵは、各画素領域に対応して枠状に形成される画素分離膜であり、バンク層ＢＵにより隔てられた各アノード電極Ａｎ１，Ａｎ２には、個別に薄膜トランジスタが接続されて独立に発光が制御される。また、本実施形態のバンク層ＢＵは、第２膜厚部Ｐ２の内側の側壁（すなわち第１膜厚部Ｐ１側の側壁）を覆うように形成される。換言すると、第２膜厚部Ｐ２の一部は、ライン状に形成され、当該ライン状に形成される部分がバンク層ＢＵに埋没することとなる。また、第２膜厚部Ｐ２がアノード電極Ａｎ１の平面視外延の部分に枠状に形成されて、第２膜厚部Ｐ２の全ての部分がバンク層ＢＵに埋没していても良い。
【００２８】
そして特に、本実施形態におけるアノード電極Ａｎ１の上側透明導電層ＵＴｒでは、第１の厚みを有する第１膜厚部Ｐ１が、第２の膜厚を有する第２膜厚部Ｐ２に囲まれるように形成され、第２の膜厚は、第１の膜厚よりも厚くなる。また、図中左側のアノード電極Ａｎ２の上側透明導電層ＵＴｒは、第２の膜厚を有して平坦に形成されている。このため、図２で示されるように、アノード電極Ａｎ１とカソード電極ＣＡ間の距離と、アノード電極Ａｎ２とカソード電極ＣＡ間の距離が異なっており、両画素の発光特性が相違するようになっている。そしてさらに、後述するように、第２膜厚部Ｐ２と第１膜厚部Ｐ１は、結晶化されるタイミングが異なるため、これらの間に筋が形成される。
【００２９】
以下においては、本実施形態の有機ＥＬ表示装置のアノード電極Ａｎ１，Ａｎ２を形成する工程について説明する。
【００３０】
図３Ａ〜図３Ｈは、本実施形態のアノード電極Ａｎ１，Ａｎ２を製造する様子を示す図であり、図４は、アノード電極Ａｎ１，Ａｎ２の製造工程を説明する図である。まず、図３Ａにおいて示すように、ＴＦＴ基板ＳＵＢ上に形成された保護層ＰＡＳ上に、スパッタリングにより、第１の透明導電層Ｔｒ１と、主電極層ＭＬと、第２の透明導電層Ｔｒ２を順次成膜する（Ｓ４０１）。本実施形態では、第１の透明導電層Ｔｒ１および第２の透明導電層Ｔｒ２は、非晶質のＩＴＯであり、主電極層ＭＬは、純銀である。これらの成膜は、同一のスパッタリング装置内で連続的に行われる。
【００３１】
次に、図３Ｂで示すように、Ｓ４０１で成膜された第１の透明導電層Ｔｒ１と主電極層ＭＬと第２の透明導電層Ｔｒ２を、将来的にアノード電極の主要な部分を構成することとなる複数の積層構造に分断するパターニング工程を行う（Ｓ４０２）。Ｓ４０２においては、フォトリソグラフィ工程（具体的には、レジストの塗布、露光、レジストの現像工程など）を経て、さらにウェットエッチングをすることにより、各積層構造が分断される。このウェットエッチングをする工程では、第１の透明導電層Ｔｒ１と主電極層ＭＬと第２の透明導電層Ｔｒ２が一括してエッチングされるため、非晶質のＩＴＯと、銀とを同時にエッチングすることができるエッチング液を用いる。このため、第１の透明導電層Ｔｒ１と主電極層ＭＬと第２の透明導電層Ｔｒ２は、同一のフォトマスクによりパターニングされて形成され、これらの側壁はエッチングによって一体的に形成されていると言える。そして、第１の透明導電層Ｔｒ１（下側透明導電層ＤＴｒ）の側壁は、主電極層ＭＬの側壁から露出して形成され、積層構造を構成する３つの層の側壁は、連なるように形成される。なお、Ｓ４０２においては、アノード電極の面積を広く確保するためにも、各積層構造を分断するために排除される領域をなるべく狭くするのが望ましい。
【００３２】
そして、次のＳ４０３では、アノード電極Ａｎ１になるべき積層構造の第２の透明導電層Ｔｒ２をパターニングする工程を行う。特に、このＳ４０３の工程では、第２の透明導電層Ｔｒ２のエッチング期間中に第１の透明導電層Ｔｒ１がサイドエッチングされるのを防止するため、図３Ｃに示されるように、各積層構造の側壁を覆うようにレジストＲＥＳを形成する。別の観点では、アノード電極Ａｎ１の将来的に平面視外延となるべき部分を残し、平面的にみて内側となるべき部分の第２の透明導電層Ｔｒ２をエッチングするために、図３Ｃで示されるようにレジストを形成する。
【００３３】
このＳ４０３の工程では、図３ＣのようにレジストＲＥＳを形成した後に、図３Ｄで示すように、主電極層ＭＬに至るまで第２の透明導電層Ｔｒ２をエッチングする。すなわち、主電極層ＭＬは、第２の透明導電層Ｔｒ２のエッチングストッパ層としても機能し、異なる膜厚の透明導電層を有するアノード電極の形成に必要な精度を確保すること出来る。
【００３４】
なお、本実施形態では、第２の透明導電層Ｔｒ２が第１の透明導電層Ｔｒ１よりも厚く成膜され、第２の透明導電層Ｔｒ２をエッチングするために比較的長い期間が必要となる。このため、第１の透明導電層Ｔｒ１のサイドエッチング量が大きくなって積層構造が壊れやすくなることから、図３Ｃに示すようにして、第２の透明導電層の外周を覆うようにレジストＲＥＳを形成し、サイドエッチングの発生を防ぐようにしている。
【００３５】
その後、第１の透明導電層Ｔｒ１および第２の透明導電層Ｔｒ２を結晶化するためのベーク工程を行う（Ｓ４０４）。これにより、図３Ｅで示されるように、アモルファスの状態であった第１の透明導電層Ｔｒ１および第２の透明導電層Ｔｒ２が結晶化される。
【００３６】
そして、Ｓ４０５では、第３の透明導電層Ｔｒ３を成膜する工程を行う。このＳ４０５の工程では、非晶質のＩＴＯが、基板全面にスパッタリングされることにより成膜される。このとき、第３の透明導電層Ｔｒ３の下地に結晶化された透明導電層が存在すると、当該下地から第３の透明導電層Ｔｒ３の積層方向に結晶が成長する。したがって、図３Ｆのように、アノード電極Ａｎ１になるべき積層構造には、非晶質の第１膜厚部Ｐ１と、結晶化された第２膜厚部Ｐ２が形成され、アノード電極Ａｎ２になるべき積層構造には、第２膜厚部Ｐ２と同じ厚みで、結晶化された上側透明導電層ＵＴｒが形成される。
【００３７】
そして、図３Ｆの状態では、第３の透明導電層Ｔｒ３により各積層構造が導通するため、各積層構造の間に成膜された第３の透明導電層Ｔｒ３を分断するためのパターニング工程を行う（Ｓ４０６）。このＳ４０６の工程においては、まず図３Ｇで示されるようにレジストＲＥＳを形成し、レジストＲＥＳから露出した第３の透明導電層Ｔｒ３をエッチングにより排除する（図３Ｈ）。
【００３８】
このＳ４０６のエッチング工程においては、結晶化されたＩＴＯがエッチングで排除されないため、第２膜厚部Ｐ２等のサイドエッチングが防止される。このため、第１膜厚部Ｐ１の浸食が防止されて面積を広く確保しやすくなり、アノード電極Ａｎ１，Ａｎ２の形成が容易になる。また、Ｓ４０６におけるレジストＲＥＳは、第２膜厚部Ｐ２の外延よりも内側にレジストＲＥＳが形成されるようにして良く、これによりレジストＲＥＳの形成に要求される精度も緩和される。
【００３９】
そして最後に、第１膜厚部Ｐ１を結晶化するためのベーク工程を行う（Ｓ４０７）。このように、第１膜厚部Ｐ１と第２膜厚部Ｐ２が結晶化されるタイミングが異なることから（Ｓ４０４、Ｓ４０７参照）、第１膜厚部Ｐ１と第２膜厚部Ｐ２の間には、筋が、ほぼ深さ方向に伸びるように形成される。
【００４０】
以上の工程（Ｓ４０１〜Ｓ４０７）により、本実施形態における有機ＥＬ表示装置のアノード電極Ａｎ１，Ａｎ２が形成される。上述したように、下側透明導電層ＤＴｒおよび主電極層ＭＬは、連続的に成膜された上側透明導電層ＵＴｒの一部と主電極層ＭＬと下側透明導電層ＤＴｒとを一括的に分断するエッチングの工程によって形成され、下側透明導電層ＤＴｒの側壁が主電極層ＭＬの側壁から露出する。そして、各積層構造における第１の透明導電層Ｔｒ１（下側透明導電層ＤＴｒ）のサイドエッチングを防止するための第２の透明導電層Ｔｒ２のパターニング工程であるＳ４０３に起因して、第２膜厚部Ｐ２が、第１膜厚部Ｐ１を囲むように形成されることとなる。
【００４１】
なお、本実施形態の有機ＥＬ表示装置１は、トップエミッション型としているが、主電極層ＭＬをハーフミラーとし、カソード電極ＣＡを反射層として、有機層ＯＬに含まれる発光層が発した光をＴＦＴ基板ＳＵＢ側で取り出すボトムエミッション型にしてもよい。
【００４２】
なお、Ｓ４０４の結晶化ベーク工程は、第２の透明導電層Ｔｒ２を成膜した後から第３の透明導電層を成膜する前であれば、いずれのタイミングで行っても良い。また、Ｓ４０７の結晶化ベーク工程は、バンク層ＢＵ等を形成した後に行っても良い。
【００４３】
［第２の実施形態］
次に、本発明に係る第２の実施形態の有機ＥＬ表示装置１について説明をする。上述の第１の実施形態では、Ｓ４０４とＳ４０７の２回の結晶化ベーク工程を有しているが、第２の実施形態では、Ｓ４０４を行わない点で第１の実施形態とは異なる。かかる点以外では、第２の実施形態は第１の実施形態とほぼ同様になっている。
【００４４】
図５は、本実施形態に係る有機ＥＬ表示装置１の断面を模式的に示す図である。本実施形態に係る有機ＥＬ表示装置では、アノード電極Ａｎ１の第１膜厚部Ｐ１と第２膜厚部Ｐ２とが同時に結晶化されるため、第１の実施形態のように、両者の間に筋が形成されない。
【００４５】
また、図６Ａ〜図６Ｃは、第２の実施形態においてアノード電極が製造される様子を示す図である。既に述べたように、本実施形態におけるアノード電極の製造工程は、Ｓ４０４を行わない点を除き第１の実施形態と共通している。このため、図３Ａから図３Ｄまでは第１の実施形態と同様にアノード電極が製造され、図６Ａ〜図６Ｃは、図３Ｄより後の様子を順番に示している。
【００４６】
まず図６Ａで示すように、図３Ｄの後には、非晶質の第３の透明導電層Ｔｒ３が成膜される。次に、図６Ｂで示すように、レジストＲＥＳが形成されて、さらに、各積層構造間の第３の透明導電層Ｔｒ３が取り除かれる（図６Ｃ）。第２の実施形態においては、第３の透明導電層Ｔｒ３の成膜時に、第１の透明導電層Ｔｒ１および第２の透明導電層Ｔｒ２は非晶質の状態であるため、第１の実施形態のように、第１膜厚部Ｐ１と第２膜厚部Ｐ２の間の筋が形成されない。
【００４７】
なお、本実施形態では、第３の透明導電層Ｔｒ３のエッチングをする際（図６Ｂ参照）に、主電極層ＭＬの上側の透明導電層にサイドエッチングが生じうるため、製造上は、第１の実施形態のほうが好適となる。
【００４８】
［第３の実施形態］
次に、本発明にかかる有機ＥＬ表示装置１の第３の実施形態について説明をする。第３の実施形態は、図７で示されるように、１画素中に２種類の発光特性を持たせるために、バンク層ＢＵからアノード電極Ａｎ１が露出した領域において上側透明導電層ＵＴｒの膜厚が変化して形成される。第３の実施形態は、この点において第１の実施形態とは異なるが、他の点では第１の実施形態とほぼ同様になっている。
【００４９】
本実施形態のアノード電極Ａｎ１では、図７で示されるように、バンク層ＢＵから露出した領域において段差が形成される。そして第１膜厚部Ｐ１は、第１の実施形態の場合と同様に、第２膜厚部Ｐ２の平面的に内側となる位置に配置され、第１膜厚部Ｐ１は、第２膜厚部に囲まれるようにして形成される。また同図で示されるように、第２膜厚部Ｐ２の一部では、第１膜厚部Ｐ１側の側壁がバンク層ＢＵに覆われることとなる。
【００５０】
なお、本実施形態では、第１の実施形態と同様にアノード電極Ａｎ２の上側透明導電層ＵＴｒが、第２の膜厚を有して平坦に形成されてもよいし、全てのアノード電極が図７のように形成されても良い。また、第１の実施形態におけるアノード電極Ａｎ１と、第３の実施形態におけるアノード電極Ａｎ１とが混在するように形成されても良い。
【００５１】
本発明は、上述した実施形態に限定されるものではなく種々の変形が可能である。例えば、実施形態で説明した構成は、実質的に同一の構成、同一の作用効果を奏する構成、又は同一の目的を達成することができる構成でおきかえることが出来る。
【００５２】
［参考例］
なお、以下においては、参考例に係る有機ＥＬ表示装置１について説明をする。本参考例では、下側透明導電層ＤＴｒが形成されない点以外は、上記の第１の実施形態と同様である。このため、アノード電極Ａｎ１では、主電極層ＭＬ上に、第１膜厚部Ｐ１と第２膜厚部Ｐ２を有する上側透明導電層ＵＴｒが形成される。したがって、Ｓ４０６における非晶質の第３の透明導電層Ｔｒ３をエッチングする工程では、結晶化された第２膜厚部Ｐ２がサイドエッチングされないこととなるため、アノード電極の製造が容易になる。
【符号の説明】
【００５３】
１  有機ＥＬ表示装置、ＧＡ  ガラス基板、ＤＬ  映像信号線、ＧＬ  走査信号線、ＳＵＢ  ＴＦＴ基板、ＤＲ  表示領域、ＰＵ  封止基板、ＯＬ  有機層、ＤＴｒ  下側透明導電層、ＵＴｒ  上側透明導電層、ＭＬ  主電極層、ＢＵ  バンク層、Ａｎ１，Ａｎ２  アノード電極、ＣＡ  カソード電極、Ｐ１  第１膜厚部、Ｐ２  第２膜厚部、Ｔｒ１  第１の透明導電層、Ｔｒ２  第２の透明導電層、Ｔｒ３  第３の透明導電層、ＲＥＳ  レジスト、ＰＡＳ  保護層、ＴｒＣ  結晶化した透明導電層、ＴｒＡ  非晶質の透明導電層。
【図１】
2012123987.tif 000003
【図２】
2012123987.tif 000004
【図３Ａ】
2012123987.tif 000005
【図３Ｂ】
2012123987.tif 000006
【図３Ｃ】
2012123987.tif 000007
【図３Ｄ】
2012123987.tif 000008
【図３Ｅ】
2012123987.tif 000009
【図３Ｆ】
2012123987.tif 000010
【図３Ｇ】
2012123987.tif 000011
【図３Ｈ】
2012123987.tif 000012
【図４】
2012123987.tif 000013
【図５】
2012123987.tif 000014
【図６Ａ】
2012123987.tif 000015
【図６Ｂ】
2012123987.tif 000016
【図６Ｃ】
2012123987.tif 000017
【図７】
2012123987.tif 000018
【図８Ａ】
2012123987.tif 000019
【図８Ｂ】
2012123987.tif 000020
【図８Ｃ】
2012123987.tif 000021
【図８Ｄ】
2012123987.tif 000022