(57)【要約】【課題】期待値パターンを用いることなく、不良となる半導体回路を特定することのできる検査を短時間に低コストで行なう。【解決手段】半導体回路に所定のテストパターンを入力することにより出力される信号に基づき前記半導体回路の良否を判断する半導体回路の検査装置において、３以上の前記半導体回路から出力された信号が入力されており、３以上の前記半導体回路から出力された信号のうち多数となる信号を出力する多数決回路と、前記多数決回路からの出力信号と、前記半導体回路からの出力信号のうちいずれかが入力している第１の排他的論理和回路と、を有することを特徴とする半導体回路の検査装置により上記課題を解決する。【選択図】  図６
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【特許請求の範囲】
【請求項１】
半導体回路に所定のテストパターンを入力することにより出力される信号に基づき前記半導体回路の良否を判断する半導体回路の検査装置において、
３以上の前記半導体回路から出力された信号が入力されており、３以上の前記半導体回路から出力された信号のうち多数となる信号を出力する多数決回路と、
前記多数決回路からの出力信号と、前記半導体回路からの出力信号のうちいずれかが入力している第１の排他的論理和回路と、
を有することを特徴とする半導体回路の検査装置。
【請求項２】
前記半導体回路は、複数の出力端子を有しており、
前記多数決回路は、複数の前記出力端子に対応する数が設けられており、
各々の前記出力端子からの出力信号は、各々の前記出力端子に対応している各々の前記多数決回路に入力しているものであることを特徴とする請求項１に記載の半導体回路の検査装置。
【請求項３】
前記第１の排他的論理和回路の出力信号が、“０”の場合には、前記半導体回路は正常であると判断され、“１”の場合には、前記半導体回路は不良であると判断されることを特徴とする請求項１または２に記載の半導体回路の検査装置。
【請求項４】
各々の前記半導体回路に対応して設けられた第２の排他的論理和回路をさらに有し、
前記第２の排他的論理和回路には、前記第２の排他的論理和回路に対応する前記半導体回路の前記出力端子と接続されている前記第１の排他的論理和回路の出力信号が入力していることを特徴とする請求項１から３のいずれかに記載の半導体回路の検査装置。
【請求項５】
前記第２の排他的論理和回路の出力信号が、“０”の場合には、前記半導体回路は正常であると判断され、“１”の場合には、前記半導体回路は不良であると判断されることを特徴とする請求項４に記載の半導体回路の検査装置。
【請求項６】
前記多数決回路へ入力される入力信号数は、奇数であることを特徴とする請求項１から５のいずれかに記載の半導体回路の検査装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体回路の検査装置に関するものである。
【背景技術】
【０００２】
シリコンウエハ等の基板上にデジタル信号処理等を行なう半導体回路が形成されている半導体チップを検査する方法として、半導体チップに入力テストパターンを入力し、期待値パターンと比較を行なうことにより検査を行なう方法がある。具体的には、図１に示されるような半導体チップ５１０の入力端子５１１に入力テストパターンとなるデジタル信号を入力し、半導体チップ５１０の出力端子５１２より出力されるデジタル信号に基づき半導体チップ５１０の良否の判断を行なうものである。
【０００３】
より詳細に説明すると、図２に示されるように、入力テストパターン５３１と期待値パターン５３２とを有するテストパターン５３０をＬＳＩテスタ５２０に入力する。入力テストパターン５３１をＬＳＩテスタ５２０内のドライバ５２１を介し半導体チップ５１０の入力端子５１１に入力することにより、半導体チップ５１０の出力端子５１２からは入力テストパターン５３１に応じた出力信号が出力される。半導体チップ５１０の出力端子５１２より出力された出力信号は、ＬＳＩテスタ５２０のコンパレータ５２２に入力しており、別途コンパレータ５２２に入力している期待値パターン５３２と比較される。このコンパレータ５２２における比較の結果に基づき、半導体チップ５１０が正常（良品）であるか、不良であるかの判断を行なうものである。
【０００４】
図３に基づきコンパレータ５２２における比較の処理について説明する。半導体チップ５１０の入力端子５１１に入力テストパターン５３１を入力することにより、半導体チップ５１０の出力端子５１２より出力信号が出力される。出力端子５１２からの出力信号であるタイムチャート５４０に示される出力Ａ、出力Ｂ、出力Ｃ、出力Ｄ、出力Ｅは、期待値パターン５３２における期待値Ａ、期待値Ｂ、期待値Ｃ、期待値Ｄ、期待値Ｅとコンパレータ５２２において比較される。尚、このコンパレータ５２２における比較は、入力クロック（入力ＣＬＫ）５４１の立ち下がり等のタイミングにあわせて行なってもよい。
【０００５】
期待値パターン５３２は、正常な半導体チップ５１０に入力テストパターン５３１を入力した場合に出力が予想される出力パターンである。よって、期待値パターン５３２と出力端子５１２から出力される出力信号とを比較することにより半導体チップの良否を判断することができる。尚、この方法では、あらかじめ期待値パターン５３２を用意しておく必要があり、更には、出力端子５１２のピンの数だけコンパレータ５２２が必要となる。
【０００６】
また、シリコンウエハ等の基板上に半導体回路が形成される半導体チップを検査する方法としては、期待値パターンを用いることなく、複数の半導体チップを同時に検査する方法が開示されている（例えば、特許文献１）。この方法は、シリコンウエハ等の基板上に形成される半導体チップの半導体回路が、通常は同じ回路が形成されていることから、隣接する半導体チップの各々に同じ入力信号を入力し、各々の半導体チップの出力端子からの出力信号の排他的論理和をとるものである。これにより半導体チップの良否の判断を行なうことができる。
【０００７】
この方法について、図４に基づきより詳細に説明する。具体的には、図４に示されるように、半導体チップ５６０Ａにおける半導体回路と半導体チップ５６０Ｂにおける半導体回路とが同じ回路である場合について説明する。半導体チップ５６０Ａの入力端子５６１Ａ及び半導体チップ５６０Ｂの入力端子５６１Ｂに同じ入力信号を入力することにより、半導体チップ５６０Ａの出力端子５６２Ａ及び半導体チップ５６０Ｂの出力端子５６２Ｂより、入力信号に応じた出力信号が出力される。半導体チップ５６０Ａの出力端子５６２Ａ及び半導体チップ５６０Ｂの出力端子５６２Ｂは、対応する出力端子ごとに各々ＸＯＲ（exclusive or：排他的論理和、本願明細書においては、排他的論理和をＸＯＲと記載する）回路５７０の入力端子に接続されている。
【０００８】
次に、図５に基づき、半導体チップ５６０Ａ及び５６０Ｂにおける良否の判断について説明する。出力端子５６２Ａより出力される出力信号と出力端子５６２Ｂより出力される出力信号とが一致している場合には、ＸＯＲ回路５７０における出力は“０”となり、この場合は、半導体チップ５６０Ａ及び５６０Ｂが正常であるものと判断される。これに対し、出力端子５６２Ａより出力される出力信号と出力端子５６２Ｂより出力される出力信号とが一致していない場合には、ＸＯＲ回路５７０における出力は“１”となり、半導体チップ５６０Ａ及び５６０Ｂのいずれかに不良があるものと判断される。また、複数のＸＯＲ回路５７０の出力をＸＯＲ回路５７１に入力させることにより、ＸＯＲ回路５７１の出力端子からの出力信号のみで、半導体チップ５６０Ａ及び半導体チップ５６０Ｂにおける全体の良否を判断することができる。尚、本願明細書において、半導体チップとは、ダイシング等により切断される前の状態のものであって、ダイシングにより半導体チップとなるものを意味する場合があり、この場合、基板をダイシング等により切断することにより、本来の半導体チップが形成される。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２００８−２６９６９２号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
ところで、上述した方法では、半導体チップ５６０Ａ及び５６０Ｂのいずれかが不良であるかの判断を行なうことはできるものの、半導体チップ５６０Ａ又は５６０Ｂのどちらが不良であるかを判断することはできない。即ち、この方法では、ＸＯＲ回路に接続されているいずれかの半導体チップが不良であることは検出することはできるものの、ＸＯＲ回路に接続されている半導体チップのうち、どの半導体チップが不良であるかを特定することはできない。従って、ＸＯＲ回路に接続されている半導体チップのうち、どの半導体チップが不良であるかを特定するためには、別途異なる検査を行なう必要がある。
【００１１】
このため、期待値パターンを用いることなく、短時間に低コストで、不良となる半導体回路が形成されている半導体チップを特定することのできる半導体回路の検査装置が望まれている。
【課題を解決するための手段】
【００１２】
本実施の形態の一観点によれば、半導体回路に所定のテストパターンを入力することにより出力される信号に基づき前記半導体回路の良否を判断する半導体回路の検査装置において、３以上の前記半導体回路から出力された信号が入力されており、３以上の前記半導体回路から出力された信号のうち多数となる信号を出力する多数決回路と、前記多数決回路からの出力信号と、前記半導体回路からの出力信号のうちいずれかが入力している第１の排他的論理和回路と、を有することを特徴とする。
【発明の効果】
【００１３】
開示の半導体回路の検査装置によれば、期待値パターンを用いることなく、短時間に低コストで、不良となる半導体回路の形成されている半導体チップを特定することができる検査を行なうことができる。
【図面の簡単な説明】
【００１４】
【図１】従来の半導体回路の検査装置の説明図（１）
【図２】従来の半導体回路の検査装置の説明図（２）
【図３】従来の半導体回路の検査装置の説明図（３）
【図４】従来の他の半導体回路の検査装置の説明図（１）
【図５】従来の他の半導体回路の検査装置の説明図（２）
【図６】第１の実施の形態における半導体回路の検査装置の構造図
【図７】第１の実施の形態における半導体回路の検査装置からの出力波形図
【図８】第１の実施の形態に用いられる多数決回路の構造図
【図９】図８に示される多数決回路の真理値表
【図１０】第１の実施の形態における半導体回路の検査装置の説明図
【図１１】多数決回路の例１に示される多数決回路の説明図
【図１２】多数決回路の例２に示される多数決回路の説明図
【図１３】多数決回路の例３に示される多数決回路の説明図
【図１４】第２の実施の形態における半導体回路の検査装置の構造図
【発明を実施するための形態】
【００１５】
発明を実施するための形態について、以下に説明する。尚、同じ部材等については、同一の符号を付して説明を省略する。
【００１６】
〔第１の実施の形態〕
本実施の形態における半導体回路の検査装置について説明する。本実施の形態における半導体回路の検査装置は、半導体回路の形成されている半導体チップの良否を半導体チップごとに判断することができるものであり、多数決回路と検査の対象となる半導体チップの数に対応した数のＸＯＲ回路を有している。尚、前述したように、本実施の形態においては、便宜上、半導体チップとは、ダイシング等により切断される前の状態のものであって、ダイシング等により切断されることにより、将来的に半導体チップとなるものを意味しているものとする。
【００１７】
本実施の形態における半導体回路の検査装置では、図６に示されるように、半導体チップ１１、１２、１３、１４における各々の出力端子１１Ａ、１２Ａ、１３Ａ、１４Ａは、多数決回路２０の入力端子２１Ａ、２１Ｂ、２１Ｃ、２１Ｄに各々接続されている。多数決回路２０は、入力端子２１Ａ、２１Ｂ、２１Ｃ、２１Ｄに入力される２値のデジタル信号の“１”または“０”のレベルのうち、多数となるレベルの出力が、多数決回路２０の出力端子２２より出力される。
【００１８】
また、４つの半導体チップ１１、１２、１３、１４に対応して、４つのＸＯＲ回路３１、３２、３３、３４が設けられている。ＸＯＲ回路３１には、半導体チップ１１の出力端子１１Ａからの信号と、多数決回路２０の出力端子２２からの信号とが入力している。また、ＸＯＲ回路３２には、半導体チップ１２の出力端子１２Ａからの信号と、多数決回路２０の出力端子２２からの信号とが入力している。また、ＸＯＲ回路３３には、半導体チップ１３の出力端子１３Ａからの信号と、多数決回路２０の出力端子２２からの信号とが入力している。また、ＸＯＲ回路３４には、半導体チップ１４の出力端子１４Ａからの信号と、多数決回路２０の出力端子２２からの信号とが入力している。各々のＸＯＲ回路３１、３２、３３、３４では、多数決回路２０の出力端子２２からの信号と、各々の半導体チップ１１、１２、１３、１４の出力端子１１Ａ、１２Ａ、１３Ａ、１４Ａからの信号との排他的論理和がとられ各々出力される。
【００１９】
即ち、図７に示されるように、多数決回路２０の出力端子２２における信号が“１”であり、出力端子１１Ａ、１２Ａ、１３Ａ、１４Ａにおける信号が“１”である場合には、ＸＯＲ回路３１、３２、３３、３４から各々“０”が出力される。また、多数決回路２０の出力端子２２における信号が“０”であり、出力端子１１Ａ、１２Ａ、１３Ａ、１４Ａにおける信号が“０”である場合には、ＸＯＲ回路３１、３２、３３、３４から各々“０”が出力される。一方、多数決回路２０の出力端子２２における信号が“０”であり、出力端子１１Ａ、１２Ａ、１３Ａ、１４Ａにおける信号のいずれかが“１”である場合には、“１”信号が出力されている出力端子が接続されているＸＯＲ回路より“１”が出力される。例えば、図７に示す場合では、出力端子１４Ａが接続されているＸＯＲ回路３４より“１”が出力される。尚、多数決回路２０の出力端子２２における信号が“１”であり、出力端子１１Ａ、１２Ａ、１３Ａ、１４Ａにおける信号のいずれかが“１”である場合には、“１”信号が出力されている出力端子に接続されているＸＯＲ回路より“１”が出力される。
【００２０】
このように、多数決回路２０の出力端子２２における信号と出力端子１１Ａ、１２Ａ、１３Ａ、１４Ａにおける信号が一致している場合には、ＸＯＲ回路３１、３２、３３、３４から各々“０”が出力される。一方、多数決回路２０の出力端子２２における信号と各々の半導体チップ１１、１２、１３、１４における出力端子１１Ａ、１２Ａ、１３Ａ、１４Ａにおける信号とが一致していない場合には、その出力端子に接続されているＸＯＲ回路から“１”が出力される。本実施の形態は、正常に動作している半導体チップが多数であることを前提としているものであり、多数決回路２０の出力端子２２からは、出力端子１１Ａ、１２Ａ、１３Ａ、１４Ａにおける信号のうち、多数となるデジタル信号が出力されている。これにより、多数決回路２０の出力端子２２からの信号と一致している出力の半導体チップについては正常であるものと判断し、多数決回路２０の出力端子２２からの信号と一致していない出力の半導体チップについては不良であるものと判断するものである。
【００２１】
以上により、複数の半導体チップ１１、１２、１３、１４の良否について、各々の半導体チップ１１、１２、１３、１４ごとに同時に判断することができる。
【００２２】
（多数決回路）
次に、本実施の形態における半導体回路の検査装置において用いられる多数決回路２０について説明する。図８に示されるように、多数決回路２０は、４個のＡＮＤ回路４１、４２、４３、４４と１つのＯＲ回路４５を有している。ＡＮＤ回路４１、４２、４３、４４は、３ＩＮ−ＡＮＤ回路であり、ＯＲ回路４５は、４ＩＮ−ＯＲ回路である。多数決回路２０には、入力端子２１Ａ、２１Ｂ、２１Ｃ、２１Ｄに信号が入力している。尚、ここでは便宜上、入力端子２１Ａに入力されている信号をＡ、入力端子２１Ｂに入力されている信号をＢ、入力端子２１Ｃに入力されている信号をＣ、入力端子２１Ｄに入力されている信号をＤとし、出力端子２２より出力されている信号をＸとして説明する。
【００２３】
多数決回路２０において、ＡＮＤ回路４１には、信号Ａ、Ｂ、Ｃが入力しており、ＡＮＤ回路４１において論理積（ＡＮＤ）がとられて出力され、この出力はＯＲ回路４５に入力している。また、ＡＮＤ回路４２には、信号Ｂ、Ｃ、Ｄが入力しており、ＡＮＤ回路４２において論理積（ＡＮＤ）がとられて出力され、この出力はＯＲ回路４５に入力している。また、ＡＮＤ回路４３には、信号Ａ、Ｃ、Ｄが入力しており、ＡＮＤ回路４３において論理積（ＡＮＤ）がとられて出力され、この出力はＯＲ回路４５に入力している。また、ＡＮＤ回路４４には、信号Ａ、Ｂ、Ｄが入力しており、ＡＮＤ回路４４において論理積（ＡＮＤ）がとられて出力され、この出力はＯＲ回路４５に入力している。ＯＲ回路４５では、ＯＲ回路４５に入力しているＡＮＤ回路４１、４２、４３、４４の出力の論理和（ＯＲ）がとられ出力されており、多数決回路２０の出力端子２２より信号Ｘとして出力される。図９には、図８に示される多数決回路２０の真理値表を示す。図９に示されるように、入力される信号Ａ、Ｂ、Ｃ、Ｄにおいて、“０”と“１”との多数決が判断されて、多数決の判断が信号Ｘとして出力されている。
【００２４】
次に、図１０に基づき本実施の形態における半導体回路の検査装置の構造及び半導体回路の検査方法について説明する。本実施の形態における半導体回路の検査装置は、入力テストパターンに相当するテストパターン７０を入力する。即ち、ドライバ７１を介し、テストパターン７０を半導体チップ１１、１２、１３、１４に入力することにより、テストパターン７０に対応した出力が、半導体チップ１１、１２、１３、１４の各々の出力端子１１Ａ、１２Ａ、１３Ａ、１４Ａより出力される。
【００２５】
本実施の形態における半導体回路の検査装置では、出力端子１１Ａからの出力は、多数決回路２０及びＸＯＲ回路３１の一方の入力端子に入力している。また、出力端子１２Ａからの出力は、多数決回路２０及びＸＯＲ回路３２の一方の入力端子に入力している。また、出力端子１３Ａからの出力は、多数決回路２０及びＸＯＲ回路３３の一方の入力端子に入力している。また、出力端子１４Ａからの出力は、多数決回路２０及びＸＯＲ回路３４の一方の入力端子に入力している。更に、多数決回路２０からの出力は、ＸＯＲ回路３１、３２、３３、３４の他方の入力端子に入力している。
【００２６】
本実施の形態における半導体回路の検査装置では、ＸＯＲ回路３１の出力（判定出力）が、“０”である場合には、半導体チップ１１は正常であるものと判断され、ＸＯＲ回路３１の出力が、“１”である場合には、半導体チップ１１は不良であるものと判断される。また、ＸＯＲ回路３２の出力（判定出力）が、“０”である場合には、半導体チップ１２は正常であるものと判断され、ＸＯＲ回路３２の出力が、“１”である場合には、半導体チップ１２は不良であるものと判断される。また、ＸＯＲ回路３３の出力（判定出力）が、“０”である場合には、半導体チップ１３は正常であるものと判断され、ＸＯＲ回路３３の出力が、“１”である場合には、半導体チップ１３は不良であるものと判断される。また、ＸＯＲ回路３４の出力（判定出力）が、“０”である場合には、半導体チップ１４は正常であるものと判断され、ＸＯＲ回路３４の出力が、“１”である場合には、半導体チップ１４は不良であるものと判断される。
【００２７】
以上により、本実施の形態における半導体回路の検査装置では、半導体回路の形成されている半導体チップ１１、１２、１３、１４の各々について、良品であるか否かの判断を同時に行なうことができる。これにより、半導体回路の形成されている半導体チップについて、不良となる半導体回路の形成されている半導体チップを特定することのできる検査を短時間に低コストで行なうことができる。
【００２８】
尚、上記においては、半導体チップ１１、１２、１３、１４には、各々１つの出力端子１１Ａ、１２Ａ、１３Ａ、１４Ａが設けられている場合について説明した。しかしながら、同様の構造の多数決回路及びＸＯＲ回路を複数設けることにより、各々の半導体チップに複数の出力端子が設けられている場合においても、同様に、半導体回路の検査を同時に行なうことができる。
【００２９】
また、上記においては、多数決回路２０における入力信号数が４である場合について説明したが、本実施の形態における半導体回路の試験装置では、多数決回路における入力信号数は、３以上の整数であれば、どのような値においても対応することが可能である。
【００３０】
（多数決回路の例１）
次に、図１１に基づき３入力の多数決回路について説明する。図１１（ａ）に示される多数決回路１２０は、信号Ａ、Ｂ、Ｃが入力される３つの入力端子と信号Ｘが出力される１つの出力端子を有している。以下、後述する多数決回路においては、例えば、図６に示される入力端子２１Ａに入力される信号をＡ、入力端子２１Ｂに入力される信号をＢ、入力端子２１Ｃに入力される信号をＣとし、出力端子２２より出力される信号をＸとして説明する。
【００３１】
多数決回路１２０は、３個のＡＮＤ回路１３１、１３２、１３３と、１つのＯＲ回路１３４を有している。ＡＮＤ回路１３１、１３２、１３３は、２ＩＮ−ＡＮＤ回路であり、ＯＲ回路１３４は、３ＩＮ−ＯＲ回路である。
【００３２】
多数決回路１２０において、ＡＮＤ回路１３１には、信号Ａ、Ｂが入力しており、ＡＮＤ回路１３１において論理積（ＡＮＤ）がとられて出力され、この出力はＯＲ回路１３４に入力される。また、ＡＮＤ回路１３２には、信号Ｂ、Ｃが入力しており、ＡＮＤ回路１３２において論理積（ＡＮＤ）がとられて出力され、この出力はＯＲ回路１３４に入力される。また、ＡＮＤ回路１３３には、信号Ａ、Ｃが入力しており、ＡＮＤ回路１３３において論理積（ＡＮＤ）がとられて出力され、この出力はＯＲ回路１３４に入力される。更に、ＯＲ回路１３４では、入力されているＡＮＤ回路１３１、１３２、１３３からの出力の論理和（ＯＲ）がとられ、多数決回路１２０の出力端子より信号Ｘとして出力される。図１１（ｂ）には、図１１（ａ）に示される多数決回路１２０の真理値表を示す。図１１（ｂ）に示されるように、入力している信号Ａ、Ｂ、Ｃにおいて、“０”と“１”との多数決が判断され、この多数決の結果は信号Ｘとして出力される。
【００３３】
尚、多数決回路に含まれるＡＮＤ回路の数を増やすとともに、これに対応してＯＲ回路への入力信号数を増やすことにより、多数決回路への入力信号数、即ち、検査することのできる半導体チップの数を増やすことができる。
【００３４】
（多数決回路の例２）
また、図１２に基づき３入力の多数決回路であって、図１１とは異なる構造の多数決回路について説明する。図１２（ａ）に示される多数決回路１４０は、信号Ａ、Ｂ、Ｃを入力する３つの入力端子と信号Ｘを出力する１つの出力端子を有している。
【００３５】
多数決回路１４０は、３個のＯＲ回路１５１、１５２、１５３と、１つのＡＮＤ回路１５４を有している。ＯＲ回路１５１、１５２、１５３は、２ＩＮ−ＯＲ回路であり、ＡＮＤ回路１５４は、３ＩＮ−ＡＮＤ回路である。
【００３６】
多数決回路１４０において、ＯＲ回路１５１には、信号Ａ、Ｂが入力しており、ＯＲ回路１５１において論理和（ＯＲ）がとられて出力され、この出力はＡＮＤ回路１５４に入力される。また、ＯＲ回路１５２には、信号Ｂ、Ｃが入力しており、ＯＲ回路１５２において論理和（ＯＲ）がとられて出力され、この出力はＡＮＤ回路１５４に入力される。また、ＯＲ回路１５３には、信号Ａ、Ｃが入力しており、ＯＲ回路１５３において論理和（ＯＲ）がとられて出力され、この出力はＡＮＤ回路１５４に入力されている。更に、ＡＮＤ回路１５４では、ＡＮＤ回路１５４に入力している信号、即ち、ＯＲ回路１５１、１５２、１５３から出力された信号の論理積（ＡＮＤ）がとられ、多数決回路１４０の出力端子より信号Ｘとして出力されている。図１２（ｂ）には、図１２（ａ）に示される多数決回路１４０の真理値表を示す。図１２（ｂ）に示されるように、入力されている信号Ａ、Ｂ、Ｃにおいて、“０”と“１”との多数決が判断され、この多数決の結果は信号Ｘとして出力される。
【００３７】
尚、多数決回路に含まれるＯＲ回路の数を増やすとともに、これに対応してＡＮＤ回路への入力信号数を増やすことにより、多数決回路への入力信号数、即ち、検査することのできる半導体チップの数を増やすことができる。
【００３８】
（多数決回路の例３）
また、図１３に基づき、３入力の多数決回路であって、図１１及び図１２とは異なる構造の多数決回路について説明する。図１３（ａ）に示される多数決回路１６０は、信号Ａ、Ｂ、Ｃを入力する３つの入力端子と信号Ｘを出力する１つの出力端子を有している。
【００３９】
多数決回路１６０は、４個のＡＮＤ回路１７１、１７２、１７３、１７４と、３つのインバータ１７５、１７６、１７７、１つのＯＲ回路１７８を有している。ＡＮＤ回路１７１、１７２、１７３、１７４は、３ＩＮ−ＡＮＤ回路であり、ＯＲ回路１７８は、４ＩＮ−ＯＲ回路である。
【００４０】
多数決回路１６０において、ＡＮＤ回路１７１には、信号Ａがインバータ回路１７５を介して入力しているとともに、信号Ｂ、Ｃが入力しており、ＡＮＤ回路１７１において論理積（ＡＮＤ）がとられて出力され、この出力はＯＲ回路１７８に入力される。また、ＡＮＤ回路１７２には、信号Ｂがインバータ回路１７６を介して入力しているとともに、信号Ａ、Ｃが入力しており、ＡＮＤ回路１７２において論理積（ＡＮＤ）がとられて出力され、この出力はＯＲ回路１７８に入力される。また、ＡＮＤ回路１７３には、信号Ｃがインバータ回路１７７を介して入力しているとともに、信号Ａ、Ｂが入力しており、ＡＮＤ回路１７３において論理積（ＡＮＤ）がとられて出力され、この出力はＯＲ回路１７８に入力される。また、ＡＮＤ回路１７４には、信号Ａ、Ｂ、Ｃが入力しており、ＡＮＤ回路１７４において論理積（ＡＮＤ）がとられて出力され、この出力はＯＲ回路１７８に入力されている。更に、ＯＲ回路１７８では、ＡＮＤ回路１７１、１７２、１７３、１７４より出力される信号の論理和（ＯＲ）がとられ、多数決回路１６０の出力端子より信号Ｘとして出力されている。図１３（ｂ）には、図１３（ａ）に示される多数決回路１６０の真理値表を示す。図１３（ｂ）に示されるように、入力している信号Ａ、Ｂ、Ｃにおいて、“０”と“１”との多数決が判断され、この多数決の結果は信号Ｘとして出力される。
【００４１】
尚、多数決回路に含まれるＡＮＤ回路の数を増やすとともに、これに対応してＯＲ回路への入力信号数を増やすことにより、多数決回路への入力信号数、即ち、検査することのできる半導体チップの数を増やすことができる。また、上述した多数決回路への入力信号数、即ち、多数決回路への入力端子の数は、多数決の結果として出力することができるように、３以上の奇数であることが好ましい。
【００４２】
〔第２の実施の形態〕
次に、第２の実施の形態における半導体回路の検査装置について説明する。本実施の形態における半導体回路の検査装置は、半導体回路の形成されている半導体チップの出力端子の数が複数である場合において、同時に検査を行なうことができるものであり、図６に示す構造の半導体回路の検査装置を複数有している。
【００４３】
図１４に基づき本実施の形態における半導体回路の検査装置について説明する。図１４に示される半導体回路の検査装置では、一例として、各々５つの出力端子を有する半導体回路が形成されている半導体チップを４つ同時に検査することができるものである。
【００４４】
具体的には、本実施の形態における半導体回路の検査装置は、４個の半導体チップ２１１、２１２、２１３、２１４を同時に検査することができるものであり、５個の多数決回路２２１、２２２、２２３、２２４、２２５と、２４個のＸＯＲ回路を有している。
【００４５】
２４個のＸＯＲ回路のうち、２０個のＸＯＲ回路２３１、２３２、２３３、２３４、２３５、２３６、２３７、２３８、２３９、２４０、２４１、２４２、２４３、２４４、２４５、２４６、２４７、２４８、２４９、２５０は、２ＩＮ−ＸＯＲ回路である。これらのＸＯＲ回路は、第１のＸＯＲ（排他的論理和）回路であり、一方の入力端子には各々の半導体チップの出力端子からの出力信号が入力されており、他方の入力端子には多数決回路２２１、２２２、２２３、２２４、２２５の出力端子からの出力信号が入力されている。また、残りの４個のＸＯＲ回路２６１、２６２、２６３、２６４は、５ＩＮ−ＸＯＲ回路であり、半導体チップ２１１、２１２、２１３、２１４に対応して設けられている第２のＸＯＲ（排他的論理和）回路である。具体的には、半導体チップ２１１、２１２、２１３、２１４に接続されている２ＩＮ−ＸＯＲ回路の出力信号は、各々の半導体チップに対応する５ＩＮ−ＸＯＲ回路に入力している。尚、本実施の形態における半導体回路の検査装置では、ＸＯＲ回路２６１、２６２、２６３、２６４に代えて、５ＩＮ−ＯＲ回路を用いてもよい。この場合においても、同様の結果を得ることができるからである。
【００４６】
半導体チップ２１１は、５個の出力端子２１１Ａ、２１１Ｂ、２１１Ｃ、２１１Ｄ、２１１Ｅを有している。出力端子２１１Ａからの出力は、多数決回路２２１に入力しており、また、ＸＯＲ回路２３１の入力端子の一方にも入力している。出力端子２１１Ｂからの出力は、多数決回路２２２に入力しており、また、ＸＯＲ回路２３２の入力端子の一方にも入力している。出力端子２１１Ｃからの出力は、多数決回路２２３に入力しており、また、ＸＯＲ回路２３３の入力端子の一方にも入力している。出力端子２１１Ｄから出力は、多数決回路２２４に入力しており、また、ＸＯＲ回路２３４の入力端子の一方にも入力している。出力端子２１１Ｅから出力は、多数決回路２２５に入力しており、また、ＸＯＲ回路２３５の入力端子の一方にも入力している。
【００４７】
半導体チップ２１２は、５個の出力端子２１２Ａ、２１２Ｂ、２１２Ｃ、２１２Ｄ、２１２Ｅを有している。出力端子２１２Ａからの出力は、多数決回路２２１に入力しており、また、ＸＯＲ回路２３６の入力端子の一方にも入力している。出力端子２１２Ｂからの出力は、多数決回路２２２に入力しており、また、ＸＯＲ回路２３７の入力端子の一方にも入力している。出力端子２１２Ｃからの出力は、多数決回路２２３に入力しており、また、ＸＯＲ回路２３８の入力端子の一方にも入力している。出力端子２１２Ｄから出力は、多数決回路２２４に入力しており、また、ＸＯＲ回路２３９の入力端子の一方にも入力している。出力端子２１２Ｅから出力は、多数決回路２２５に入力しており、また、ＸＯＲ回路２４０の入力端子の一方にも入力している。
【００４８】
半導体チップ２１３は、５個の出力端子２１３Ａ、２１３Ｂ、２１３Ｃ、２１３Ｄ、２１３Ｅを有している。出力端子２１３Ａからの出力は、多数決回路２２１に入力しており、また、ＸＯＲ回路２４１の入力端子の一方にも入力している。出力端子２１３Ｂからの出力は、多数決回路２２２に入力しており、また、ＸＯＲ回路２４２の入力端子の一方にも入力している。出力端子２１３Ｃからの出力は、多数決回路２２３に入力しており、また、ＸＯＲ回路２４３の入力端子の一方にも入力している。出力端子２１３Ｄから出力は、多数決回路２２４に入力しており、また、ＸＯＲ回路２４４の入力端子の一方にも入力している。出力端子２１３Ｅから出力は、多数決回路２２５に入力しており、また、ＸＯＲ回路２４５の入力端子の一方にも入力している。
【００４９】
半導体チップ２１４は、５個の出力端子２１４Ａ、２１４Ｂ、２１４Ｃ、２１４Ｄ、２１４Ｅを有している。出力端子２１４Ａからの出力は、多数決回路２２１に入力しており、また、ＸＯＲ回路２４６の入力端子の一方にも入力している。出力端子２１４Ｂからの出力は、多数決回路２２２に入力しており、また、ＸＯＲ回路２４７の入力端子の一方にも入力している。出力端子２１４Ｃからの出力は、多数決回路２２３に入力しており、また、ＸＯＲ回路２４８の入力端子の一方にも入力している。出力端子２１４Ｄから出力は、多数決回路２２４に入力しており、また、ＸＯＲ回路２４９の入力端子の一方にも入力している。出力端子２１４Ｅから出力は、多数決回路２２５に入力しており、また、ＸＯＲ回路２５０の入力端子の一方にも入力している。
【００５０】
多数決回路２２１からの出力は、ＸＯＲ回路２３１、２３６、２４１、２４６の入力端子の他方に入力している。また、多数決回路２２２からの出力は、ＸＯＲ回路２３２、２３７、２４２、２４７の入力端子の他方に入力している。また、多数決回路２２３からの出力は、ＸＯＲ回路２３３、２３８、２４３、２４８の入力端子の他方に入力している。また、多数決回路２２４からの出力は、ＸＯＲ回路２３４、２３９、２４４、２４９の入力端子の他方に入力している。尚、多数決回路２２５からの出力は、ＸＯＲ回路２３５、２４０、２４５、２５０の入力端子の他方に入力している。
【００５１】
ＸＯＲ回路２３１、２３２、２３３、２３４、２３５からの出力は、ＸＯＲ回路２６１に入力している。また、ＸＯＲ回路２３６、２３７、２３８、２３９、２４０からの出力は、ＸＯＲ回路２６２に入力している。また、ＸＯＲ回路２４１、２４２、２４３、２４４、２４５からの出力は、ＸＯＲ回路２６３に入力している。また、ＸＯＲ回路２４６、２４７、２４８、２４９、２５０からの出力は、ＸＯＲ回路２６４に入力している。
【００５２】
本実施の形態における半導体回路の検査装置では、第１の実施の形態と同様に、所定のテストパターンを入力することにより、半導体回路の形成されている半導体チップの検査を行なうことができる。
【００５３】
本実施の形態における半導体回路の検査装置では、ＸＯＲ回路２６１の出力が、“０”である場合には、半導体チップ２１１は正常であるものと判断され、ＸＯＲ回路２６１の出力が、“１”である場合には、半導体チップ２１１は不良であるものと判断される。また、ＸＯＲ回路２６２の出力が、“０”である場合には、半導体チップ２１２は正常であるものと判断され、ＸＯＲ回路２６２の出力が、“１”である場合には、半導体チップ２１２は不良であるものと判断される。また、ＸＯＲ回路２６３の出力が、“０”である場合には、半導体チップ２１３は正常であるものと判断され、ＸＯＲ回路２６３の出力が、“１”である場合には、半導体チップ２１３は不良であるものと判断される。また、ＸＯＲ回路２６４の出力が、“０”である場合には、半導体チップ２１４は正常であるものと判断され、ＸＯＲ回路２６４の出力が、“１”である場合には、半導体チップ２１４は不良であるものと判断される。
【００５４】
以上により、本実施の形態における半導体回路の検査装置では、複数の出力端子を有する半導体チップ２１１、２１２、２１３、２１４の各々について、正常であるか否かの判断を同時に行なうことができる。よって、半導体回路の形成されている半導体チップについて、短時間に低コストで不良である半導体チップを特定した検査を行なうことができる。
【００５５】
尚、上記以外の内容については、第１の実施の形態と同様である。
【００５６】
以上、実施の形態について詳述したが、特定の実施形態に限定されるものではなく、特許請求の範囲に記載された範囲内において、種々の変形及び変更が可能である。
【００５７】
上記の説明に関し、更に以下の付記を開示する。
（付記１）
半導体回路に所定のテストパターンを入力することにより出力される信号に基づき前記半導体回路の良否を判断する半導体回路の検査装置において、
３以上の前記半導体回路から出力された信号が入力されており、３以上の前記半導体回路から出力された信号のうち多数となる信号を出力する多数決回路と、
前記多数決回路からの出力信号と、前記半導体回路からの出力信号のうちいずれかが入力している第１の排他的論理和回路と、
を有することを特徴とする半導体回路の検査装置。
（付記２）
前記第１の排他的論理和回路は、各々の前記半導体回路に対応して設けられていることを特徴とする付記１に記載の半導体回路の検査装置。
（付記３）
前記半導体回路は、複数の出力端子を有しており、
前記多数決回路は、複数の前記出力端子に対応する数が設けられており、
各々の前記出力端子からの出力信号は、各々の前記出力端子に対応している各々の前記多数決回路に入力しているものであることを特徴とする付記１または２に記載の半導体回路の検査装置。
（付記４）
前記第１の排他的論理和回路は、各々の前記半導体回路における各々の前記出力端子に対応して設けられていることを特徴とする付記３に記載の半導体回路の検査装置。
（付記５）
前記第１の排他的論理和回路の出力信号が、“０”の場合には、前記半導体回路は正常であると判断され、“１”の場合には、前記半導体回路は不良であると判断されることを特徴とする付記１から４のいずれかに記載の半導体回路の検査装置。
（付記６）
各々の前記半導体回路に対応して設けられた第２の排他的論理和回路をさらに有し、
前記第２の排他的論理和回路には、前記第２の排他的論理和回路に対応する前記半導体回路の前記出力端子と接続されている前記第１の排他的論理和回路の出力信号が入力していることを特徴とする付記１から４のいずれかに記載の半導体回路の検査装置。
（付記７）
前記第２の排他的論理和回路の出力信号が、“０”の場合には、前記半導体回路は正常であると判断され、“１”の場合には、前記半導体回路は不良であると判断されることを特徴とする付記６に記載の半導体回路の検査装置。
（付記８）
前記第２の排他的論理和回路に代えて、ＯＲ回路が設けられていることを特徴とする付記６または７に記載の半導体回路の検査装置。
（付記９）
前記多数決回路へ入力される入力信号数は、奇数であることを特徴とする付記１から８のいずれかに記載の半導体回路の検査装置。
（付記１０）
前記多数決回路は、前記多数決回路に入力される入力信号数に対応する数のＡＮＤ回路と、
１つのＯＲ回路と、を有しており、
各々の前記ＡＮＤ回路の出力信号は、前記ＯＲ回路に入力しているものであることを特徴とする付記１から９のいずれかに記載の半導体回路の検査装置。
（付記１１）
前記多数決回路は、前記多数決回路に入力される入力信号数に対応する数のＯＲ回路と、
１つのＡＮＤ回路と、を有しており、
各々の前記ＯＲ回路の出力信号は、前記ＡＮＤ回路に入力しているものであることを特徴とする付記１から９のいずれかに記載の半導体回路の検査装置。
【符号の説明】
【００５８】
１１        半導体チップ
１１Ａ      出力端子
１２        半導体チップ
１２Ａ      出力端子
１３        半導体チップ
１３Ａ      出力端子
１４        半導体チップ
１４Ａ      出力端子
２０        多数決回路
２１Ａ      入力端子
２１Ｂ      入力端子
２１Ｃ      入力端子
２１Ｄ      入力端子
２２        出力端子
３１        ＸＯＲ回路
３２        ＸＯＲ回路
３３        ＸＯＲ回路
３４        ＸＯＲ回路
４１        ＡＮＤ回路
４２        ＡＮＤ回路
４３        ＡＮＤ回路
４４        ＡＮＤ回路
４５        ＯＲ回路
７０        テストパターン
７１        ドライバ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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