(57)【要約】【課題】露光特性を向上させ、半導体装置の特性を向上させることができる半導体装置の製造方法を提供する。【解決手段】試験露光および現像処理により得られた複数のフォトレジストパターンのレジスト線幅（転写パターン寸法）とラインばらつき（ＬＷＲ）との相関から、ラインばらつきのより小さいレジスト線幅である補正用レジスト線幅を選出し、ターゲット寸法と補正用レジスト線幅との差に基づいて基準マスク線幅を補正したマスクパターンを形成する。このマスクパターンを用いて露光および現像することにより半導体装置を製造する。これにより、ラインばらつき（ＬＷＲ）を低減することができ、半導体装置の特性を向上させることができる。【選択図】図７
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【特許請求の範囲】
【請求項１】
（ａ）マスクパターン形成工程であって、
（ａ１）基準マスク線幅のパターンを有する基準設計マスクを準備する工程と、
（ａ２）試験基板上の試験用フォトレジストに対し、前記基準設計マスクを用いて試験露光および現像処理を行う工程と、
（ａ３）前記（ａ２）工程により得られた複数のフォトレジストパターンのレジスト線幅とラインばらつきとの相関を調べる工程と、
（ａ４）前記レジスト線幅とラインばらつきとの相関から、ラインばらつきのより小さいレジスト線幅である補正用レジスト線幅を選出する工程と、
（ａ５）前記基準マスク線幅に対応する基準レジスト線幅と前記補正用レジスト線幅との差に基づいて前記基準マスク線幅を補正する工程と、
（ａ６）前記（ａ５）工程の補正後の補正マスク線幅に基づいてマスクパターンを形成する工程と、を有するマスクパターン形成工程と、
（ｂ）前記マスクパターンを用いて半導体基板上の第１膜上に形成されたフォトレジストを露光および現像する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項２】
前記ラインばらつきは、ＬＷＲまたはＬＥＲであることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記（ａ２）工程は、前記試験用フォトレジストの複数の領域に対し、前記基準設計マスクを用いて、露光量を変えながら複数回露光を行った後、現像処理することにより、前記複数のフォトレジストパターンを形成する工程であることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項４】
前記補正用レジスト線幅は、前記レジスト線幅とラインばらつきとの相関を示すグラフの最小値であることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項５】
前記複数のフォトレジストパターンのうちの第１フォトレジストパターンは、第１露光量で露光されたものであり、
前記複数のフォトレジストパターンのうちの第２フォトレジストパターンは、前記第１露光量より大きい第２露光量で露光されたものであり、
前記第２フォトレジストパターンのレジスト線幅は、前記第１フォトレジストパターンのレジスト線幅より小さく、
前記第２フォトレジストパターンのレジスト線幅が、前記補正用レジスト線幅であり、
前記補正マスク線幅は、前記基準マスク線幅より小さいことを特徴とする請求項３記載の半導体装置の製造方法。
【請求項６】
前記（ｂ）工程の露光は、前記第２露光量で行われることを特徴とする請求項５記載の半導体装置の製造方法。
【請求項７】
前記試験用フォトレジストおよび前記（ｂ）工程のフォトレジストは、ポジ型のフォトレジスト材料よりなることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項８】
前記（ａ２）工程の試験露光および前記（ｂ）工程の露光は、ＥＵＶ光を照射する露光であることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項９】
前記（ａ２）工程の試験露光および前記（ｂ）工程の露光は、紫外線、ＫｒＦレーザーまたはＡｒＦレーザーを照射する露光であることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項１０】
前記基準マスク線幅には、前記（ａ５）工程の補正以外の補正処理による補正データが加味されていることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項１１】
前記補正処理は、ＯＰＣ補正、フレアー補正、斜入射補正またはアジマス補正であることを特徴とする請求項１０記載の半導体装置の製造方法。
【請求項１２】
前記（ａ５）工程において、前記差に基づいた前記補正に加え、他の補正処理の補正値に基づいて前記基準マスク線幅を補正することを特徴とする請求項１記載の半導体装置の製造方法。
【請求項１３】
前記他の補正処理は、ＯＰＣ補正、フレアー補正、斜入射補正またはアジマス補正であることを特徴とする請求項１２記載の半導体装置の製造方法。
【請求項１４】
前記（ｂ）工程の後、
（ｃ）前記（ｂ）工程により現像されたフォトレジストをマスクとして前記第１膜をエッチングする工程を有することを特徴とする請求項１記載の半導体装置の製造方法。
【請求項１５】
（ａ）マスクパターン形成工程であって、
（ａ１）基準マスク線幅のパターンを有する基準設計マスクを準備する工程と、
（ａ２）試験基板上の試験用フォトレジストに対し、前記基準設計マスクを用いて試験露光および現像処理を行う工程と、
（ａ３）前記（ａ２）工程により得られた複数のフォトレジストパターンのレジスト線幅とラインばらつきとの相関を調べる工程と、
（ａ４）前記レジスト線幅とラインばらつきとの相関から、ラインばらつきのより小さいレジスト線幅である補正用レジスト線幅を選出する工程と、
（ａ５）前記基準マスク線幅に対応する基準レジスト線幅と前記補正用レジスト線幅との差に基づいて前記基準マスク線幅を補正する工程と、
（ａ６）前記（ａ５）工程の補正後の補正マスク線幅に基づいてマスクパターンを形成する工程と、を有するマスクパターン形成工程と、
を有することを特徴とするマスクパターン形成方法。
【請求項１６】
前記ラインばらつきは、ＬＷＲまたはＬＥＲであることを特徴とする請求項１５記載のマスクパターン形成方法。
【請求項１７】
前記（ａ２）工程は、前記試験用フォトレジストの複数の領域に対し、前記基準設計マスクを用いて、露光量を変えながら複数回露光を行った後、現像処理することにより、前記複数のフォトレジストパターンを形成する工程であることを特徴とする請求項１５記載のマスクパターン形成方法。
【請求項１８】
前記補正用レジスト線幅は、前記レジスト線幅とラインばらつきとの相関を示すグラフの最小値であることを特徴とする請求項１５記載のマスクパターン形成方法。
【請求項１９】
前記複数のフォトレジストパターンのうちの第１フォトレジストパターンは、第１露光量で露光されたものであり、
前記複数のフォトレジストパターンのうちの第２フォトレジストパターンは、前記第１露光量より大きい第２露光量で露光されたものであり、
前記第２フォトレジストパターンのレジスト線幅は、前記第１フォトレジストパターンのレジスト線幅より小さく、
前記第２フォトレジストパターンのレジスト線幅が、前記補正用レジスト線幅であり、
前記補正マスク線幅は、前記基準マスク線幅より小さいことを特徴とする請求項１７記載のマスクパターン形成方法。
【請求項２０】
前記マスクパターンは、ラインおよびスペースが繰り返し配置された領域を有し、前記ラインの幅は、前記スペースの幅より小さいことを特徴とする請求項１５記載のマスクパターン形成方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法およびマスクパターン形成方法に関し、特に、マスクパターンの設計の際にデータ補正工程を有する半導体装置の製造方法およびマスクパターン形成方法に関するものである。
【背景技術】
【０００２】
ＬＳＩ（Large Scale Integration）は、回路パターンが描かれた原板であるレチクル（マスク）に露光光を照射し、半導体ウエハ（以下、ウエハという）の表面に上記回路パターンを転写するフォトリソグラフィー（露光・現像）技術によって製造されている。
【０００３】
近年、ＬＳＩの高集積化と高速度化に伴い、急速にパターンの微細化が進んでいる。回路パターンの寸法が小さくなるにつれ、マスクの設計が複雑化している。具体的には、マスクの設計の際、光近接効果補正（Optical proximity effect correction;ＯＰＣ）やプロセス近接効果補正（Process proximity effect correction;ＰＰＣ）などを行い、転写される回路パターンの形状が所望の形状となるよう工夫されている。
【０００４】
さらに、回路パターンの寸法が小さくなるにつれ、回路パターンが転写されるフォトレジスト材料についても厳しい要求が成されている。具体的には、フォトレジスト材料に対して、感度特性、解像度特性およびラインばらつき特性（ＬＥＲまたはＬＷＲ）などの向上が期待される。
【０００５】
例えば、下記特許文献１には、単層の位相シフトマスクを想定した光近接効果補正を行うＯＰＣ処理工程と、光近接効果補正後に透過率を決定する工程と、透過率の決定後透過率に対応するマスクバイアスをかける工程とを含む、複数の透過率の位相シフト領域を有するマスクパターンの光近接効果補正技術を用いたマスクパターン形成方法が開示されている。これにより、補正パラメータ数が増加してもＯＰＣ処理に要する時間を短縮することができる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００４−８５９２３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明者は、露光技術についての研究開発に従事している。特に、ＥＵＶ光を用いた露光特性の向上について検討している。
【０００８】
具体的には、感度特性、解像度特性およびラインばらつき特性（ＬＥＲまたはＬＷＲ）などの向上や、これらの特性の向上を図ることができるフォトレジスト材料の検討を行っている。
【０００９】
特に、上記特性の中でも、ラインばらつき、即ち、ラインのエッジのばらつきは、半導体装置の特性を左右する重要な要素であり、ラインばらつきにより、半導体装置特性の劣化がもたらされる。
【００１０】
そこで、本発明の目的は、露光特性を向上させ、半導体装置の特性を向上させることができる半導体装置の製造方法を提供することにある。特に、ラインばらつきを低減することにより、半導体装置の特性を向上させることができる半導体装置の製造方法を提供することにある。
【００１１】
また、本発明の他の目的は、良好なマスクパターンの形成方法を提供することにある。このマスクパターン形成方法により形成されたマスクを用いることにより、半導体装置の特性を向上させることができる。特に、ラインばらつきを低減したレジストパターンを形成することができる。
【００１２】
本発明の上記目的およびその他の目的と新規な特徴は、本願明細書の記載および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１３】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１４】
本願において開示される発明のうち、代表的な実施の形態に示される半導体装置の製造方法は、以下の（ａ）および(ｂ)工程を有する。（ａ）工程は、マスクパターン形成工程であって、以下の（ａ１）〜（ａ６）工程を有する。（ａ１）工程は、基準マスク線幅のパターンを有する基準設計マスクを準備する工程である。（ａ２）工程は、試験基板上の試験用フォトレジストに対し、上記基準設計マスクを用いて試験露光および現像処理を行う工程である。（ａ３）工程は、上記（ａ２）工程により得られた複数のフォトレジストパターンのレジスト線幅とラインばらつきとの相関を調べる工程である。（ａ４）工程は、上記レジスト線幅とラインばらつきとの相関から、ラインばらつきのより小さいレジスト線幅である補正用レジスト線幅を選出する工程である。（ａ５）工程は、上記基準マスク線幅に対応する基準レジスト線幅と上記補正用レジスト線幅との差に基づいて上記基準マスク線幅を補正する工程である。（ａ６）工程は、上記（ａ５）工程の補正後の補正マスク線幅に基づいてマスクパターンを形成する工程である。また、（ｂ）工程は、上記マスクパターンを用いて半導体基板上の第１膜上に形成されたフォトレジストを露光および現像する工程である。
【００１５】
本願において開示される発明のうち、代表的な実施の形態に示されるマスクパターン形成方法は、以下の（ａ１）〜（ａ６）工程を有する。（ａ１）工程は、基準マスク線幅のパターンを有する基準設計マスクを準備する工程である。（ａ２）工程は、試験基板上の試験用フォトレジストに対し、上記基準設計マスクを用いて試験露光および現像処理を行う工程である。（ａ３）工程は、上記（ａ２）工程により得られた複数のフォトレジストパターンのレジスト線幅とラインばらつきとの相関を調べる工程である。（ａ４）工程は、上記レジスト線幅とラインばらつきとの相関から、ラインばらつきのより小さいレジスト線幅である補正用レジスト線幅を選出する工程である。（ａ５）工程は、上記基準マスク線幅に対応する基準レジスト線幅と上記補正用レジスト線幅との差に基づいて上記基準マスク線幅を補正する工程である。（ａ６）工程は、上記（ａ５）工程の補正後の補正マスク線幅に基づいてマスクパターンを形成する工程である。
【発明の効果】
【００１６】
本願において開示される発明のうち、以下に示す代表的な実施の形態に示される半導体装置の製造方法によれば、半導体装置の特性を向上させることができる。
【００１７】
本願において開示される発明のうち、以下に示す代表的な実施の形態に示されるマスクパターンの形成方法によれば、良好なマスクパターンを形成することができる。
【図面の簡単な説明】
【００１８】
【図１】本実施の形態の走査型ＥＵＶ露光装置を示す概略構成図である。
【図２】本実施の形態のレチクルパターンと、レジストパターンとの関係を模式的に示す断面図である。
【図３】レチクルパターンの平面図である。
【図４】露光現像処理後のレジストパターンの平面図である。
【図５】ＬＷＲを説明するための平面図である。
【図６】ＬＥＲを説明するための平面図である。
【図７】転写パターン寸法（ｎｍ）とＬＷＲ（ｎｍ）との関係を示すグラフである。
【図８】本実施の形態のレチクル作成工程およびそのレチクルを用いて半導体基板上に回路パターンを形成する工程のフローチャートである。
【図９】本実施の形態の半導体装置の製造工程を示す基板の要部断面図である。
【図１０】本実施の形態の半導体装置の製造工程を示す基板の要部断面図であって、図９に続く半導体装置の製造工程を示す基板の要部断面図である。
【図１１】本実施の形態の半導体装置の製造工程を示す基板の要部断面図であって、図１０に続く半導体装置の製造工程を示す基板の要部断面図である。
【図１２】本実施の形態の半導体装置の製造工程を示す基板の要部断面図であって、図１１に続く半導体装置の製造工程を示す基板の要部断面図である。
【図１３】本実施の形態のレチクル作成工程およびそのレチクルを用いて半導体基板上に回路パターンを形成する工程の他のフローチャートである。
【発明を実施するための形態】
【００１９】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、応用例、詳細説明、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
【００２０】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数等（個数、数値、量、範囲等を含む）についても同様である。
【００２１】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一または関連する符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【００２２】
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
【００２３】
（実施の形態）
以下、図面を参照しながら本実施の形態の半導体装置の製造方法におよびそれに用いられるレチクルの形成方法について説明する。
【００２４】
図１は、本実施の形態の走査型ＥＵＶ露光装置を示す概略構成図である。ＥＵＶ露光装置１０Ａは、ＥＵＶ露光光束１２を発生するＥＵＶ光源１１、照明ミラー１４、１５、１６からなる照明光学系１３、投影ミラー３１、３２、３３、３４、３５、３６からなる投影光学系３７、折り返しミラー１７、反射型のレチクル２１を装着するレチクルステージ２２、被露光体である半導体基板（ウエハ）１を搭載するウエハステージ２４、これらを収納する空間であるチャンバ２５、チャンバ２５内を排気する複数のポンプ２６Ａ、２６Ｂ、２６Ｃ、２６Ｄなどで構成されている。
【００２５】
上記折り返しミラー１７、レチクル２１および投影ミラー３１〜３６の各表面には、ＥＵＶ露光光束１２を正反射させるための多層膜（図示せず）が形成されている。図示はしないが、半導体基板（ウエハ）１の表面にはＥＵＶ用のレジストが塗布されている。レチクルステージ２２とウエハステージ２４は、縮小倍率に比例した速度比で同期して走査する機構を有している。以下では、レチクル２１または半導体基板（ウエハ）１の面内での走査方向をＹ軸方向、それに垂直な方向をＸ軸方向、レチクル２１または半導体基板（ウエハ）１の面に垂直な方向をＺ軸方向とする。
【００２６】
一般に、走査型露光装置では、レチクルとウエハを縮小比に応じて同期させて移動させ、１ショットの露光を行う（スキャン露光と呼ばれる）。例えば、１／４縮小投影の場合では、レチクルはウエハの４倍のスピードで同期する。このように、光源から発する露光光束をウエハ上に走査しながら照射し、１ショット分の露光が行われた後、露光光束が停止、もしくはシャッターなどでウエハ面に到達しなくなると、１ショット（１スキャンとも呼ばれる）が終了する。次に、ステップと呼ばれる次露光ショットの初期位置にウエハが移動する。その後、再度レチクルとウエハの走査による露光（２回目のスキャン）が行われる。このように、走査型露光装置では、スキャンとステップとを交互に繰り返しながらウエハのほぼ全面を露光する。
【００２７】
図２は、本実施の形態のレチクルパターンと、レジストパターン（転写パターン）との関係を模式的に示す断面図である。なお、一般的には、縮小投影露光が行われるが、ここでは、説明を容易にするために等倍（１：１）露光を例に説明する。また、レチクルパターンの形状に制限はないが、ここでは、ライン状のレチクルパターンを例に説明する。図３は、レチクルパターンの平面図であり、図４は、露光現像処理後のレジストパターンの平面図である。図５は、ＬＷＲを説明するための平面図であり、図６は、ＬＥＲを説明するための平面図である。
【００２８】
図２に示すように、レチクル２１にＥＵＶ光Ｅａを照射し、その反射ＥＵＶ光Ｅａを半導体基板１上の膜（被エッチング膜）３上に形成されたフォトレジスト膜５に照射することにより、レチクル２１に描かれたレチクルパターン（ここでは、スペースを置いて配置されたラインパターン）Ｌをフォトレジスト膜５上に転写する。ここでは、ポジ型のフォトレジストを用いる。この場合、スペース（ＬＳ）の形状に対応して反射ＥＵＶ光Ｅａが照射され、フォトレジスト膜５が変質し、現像液により溶融可能となる。次いで、現像処理により、フォトレジスト膜５中の変質部５ａを除去する。以上の工程により、レチクルパターン（ラインパターン）Ｌに対応する位置にフォトレジスト膜５が残存する。以下、残存したフォトレジスト膜５をレジストパターン(転写パターン)と言う場合がある。
【００２９】
図２および図３に示すように、レチクル２１には、レチクルに描かれたレチクルパターン（描画パターン）である複数のラインパターン（光吸収部）Ｌが、所定のスペース（光反射部）ＬＳを置いて配置されている。ラインパターンＬの幅はＬＬであり、ラインパターンとスペースとの和（ピッチ）は、ＬＰ＝ＬＬ＋ＬＳとなる。一般的には、ＬＬ＝ＬＳである。
【００３０】
また、図４に示すように、レジストパターン５の幅は、ＲＬであり、スペースの幅は、ＲＳである。等倍（１：１）露光の場合は、ＬＬ＝ＲＬ、ＬＳ＝ＲＳとなることが理想的であるが、露光特性やフォトレジスト材料を考慮して種々の補正が行われ、所望のＲＬおよびＲＳとなるようレチクル２１のＬＬおよびＬＳの形状が設計され、また、補正される。
【００３１】
また、図４においては、模式的にレジストパターン５を矩形で示し、その長辺を直線で示したが、レジストパターン５は、その端部（側面）において凹凸が生じる。即ち、図５および図６に示すように、レジストパターン５の端部は、直線状ではなく、波線状となる。
【００３２】
このようなレジストパターン(転写パターン)５の端部のばらつきを、「ラインばらつき」という。このばらつきを示す指標としては、ＬＥＲ、ＬＷＲなどがある。
【００３３】
ＬＷＲ（line width roughness）は、図５に示すように、凹凸によって生じたライン幅のばらつきを示し、ＬＥＲは（line edge roughness）は、図６に示すように、ラインパターンの壁面に生じた凹凸の大きさを示す。
【００３４】
このようなラインばらつき（ＬＥＲ、ＬＷＲ）の値が大きいと、半導体装置の特性が劣化する。例えば、ＭＩＳＦＥＴ（metal insulator semiconductor field effect transistor）を構成するゲート電極のＬＷＲが大きいと、ゲート長がばらつくこととなる。この場合、ＭＩＳＦＥＴのオン/オフ比が劣化する他、しきい電圧がばらつくと言った不具合が生じる。
【００３５】
次いで、本発明者の検討事項（実験例）について説明する。図７は、転写パターン寸法（ｎｍ）とＬＷＲ（ｎｍ）との関係を示すグラフである。この転写パターン寸法およびＬＷＲは、転写パターン５の幅（ＲＬ）が所定の寸法（ターゲット寸法）となるよう設計されたレチクル（第１設計レチクル、試験用レチクル）を用いて露光を行うことにより測定したものである。丸印（グラフａ）は、上記所定の寸法が４５ｎｍの場合、四角印（グラフｂ）は、上記所定の寸法（ターゲット寸法）が３２ｎｍの場合を示す。
【００３６】
このように、上記所定の寸法（ターゲット寸法）となるように設計されたレチクル（第１設計レチクル、試験用レチクル）を用いて転写する際、露光量を随時大きくしながら露光すると、転写パターンの幅の平均の寸法（ｎｍ）が減少する。これは、反射ＥＵＶ光Ｅａの強度が大きくなり、変質部５ａの幅が大きくなるためである（図２参照）。なお、露光量は、例えば、露光強度×露光時間で表せ、露光時間を変化させることにより、露光量を変化させることができる。この幅の異なる各転写パターンにおいて、ＬＷＲを測定したところ、所定の寸法（グラフａでは４５ｎｍ、グラフｂでは３２ｎｍ）より細い幅となる転写パターン（ターゲット寸法；グラフａにおいては横軸４５ｎｍ未満の領域、グラフｂにおいては横軸３２ｎｍ未満の領域）において、ＬＷＲの低下が確認された。特に、グラフａにおいてはＰａの点、グラフｂにおいては、Ｐｂの点において、ＬＷＲの最小値を示した。なお、露光量は、８Ｊ／ｃｍ２から１２ｍＪ／ｃｍ２の範囲で、０．５ｍＪ／ｃｍ２ずつ増加させた。また、フォトレジスト材料としては、化学増幅系のポジ型レジストである、ＰＨＳ（ポリハイドロオキシスチレン）系のフォトレジストを用いた。Ｐａでの露光量は、１０ｍＪ／ｃｍ２であり、Ｐｂでの露光量は、１１．５ｍＪ／ｃｍ２である。
【００３７】
このように、ターゲット寸法に対応して定められた設計露光量よりも、やや多い露光量で形成され、ターゲット寸法よりも寸法が小さくなった転写パターンにおいて、ＬＷＲが小さくなることが分かった。このような傾向は、上記ＰＨＳ系のフォトレジストの他、化学増幅系のポジ型レジストであるアクリレート材料系のフォトレジスト、化学増幅系のポジ型レジストであるフラーレン材料系のフォトレジスト、化学増幅系のポジ型レジストであるノリア材料系のフォトレジストおよび化学増幅系のポジ型レジストであるＰＨＳ−アクリレートハイブリット材料系のフォトレジストなどを用いた場合にも確認することができた。
【００３８】
[ラインばらつき補正処理]
そこで、デバイス製造用のレチクルの設計（補正、微調整）の際、あらかじめ対象となるフォトレジストに対して、転写パターン寸法とＬＷＲの関係を調査する。即ち、試験半導体基板上の被エッチング膜上に、試験用フォトレジストを塗布し、レチクルパターンの幅（基準マスク線幅）がＬＬである基準設計レチクルを用いて等倍の試験露光および現像処理を行う。これにより、転写パターンの線幅（平均線幅）とラインばらつき（ＬＥＲ、ＬＷＲ）との関係を調べる。次いで、この転写パターンの線幅とラインばらつき（ＬＥＲ、ＬＷＲ）との関係から、より小さいＬＷＲ、好ましくは最小のＬＷＲ（補正用レジスト線幅）を決定する。次いで、ターゲット寸法ＲＬ０と最小のＬＷＲとなった転写パターン寸法（補正用レジスト線幅）ＲＬ１との差α＝ＲＬ０−ＲＬ１を求め、αを補正値とし、レチクルパターンに対してこの補正値αを考慮したパターン設計を行う。
【００３９】
例えば、等倍（１：１）露光の場合は、レチクル２１のレチクルパターン（ラインパターン）Ｌの幅（基準マスク線幅、ＬＬ）を、両側からα／２ずつ小さくし、「ＬＬ―α」の幅とすればよい。もちろん、レチクル２１のレチクルパターン（ラインパターン）Ｌの幅について、各種補正データから他の補正値βを考慮し、例えば、ラインパターンＬの幅を「ＬＬ−α＋β」としてもよい。
【００４０】
また、１／４の縮小投影露光の場合には、（ＬＬ−α）×４[ｎｍ]とするなど、１／Ｎの縮小投影露光の場合には、（ＬＬ−α）×Ｎ[ｎｍ]とすればよい。また、縮小倍率についても各種補正、フレアーの効果やＭＥＥＦ（Mask Error Enhancement Factor）を考慮し、ＬＬ×Ｎ−（α＋β）×Ｎｃ[ｎｍ]としてもよい。このように、上記幅（ＬＬ）の補正以外の他の補正（βやＮｃなど）が別途考慮されることは言うまでもない。
【００４１】
例えば、図７に示すグラフａにおいては、ＲＬ０＝４５、ＲＬ１＝３７ｎｍであるため、α＝４５−３７＝８ｎｍとなる。よって、等倍（１：１）露光の場合は、レチクル２１のラインパターンＬの幅を、両側から４ｎｍずつ小さくし、３７ｎｍの幅とすればよい。また、１／４の縮小投影露光の場合には、３７×４（ｎｍ）とすればよい。もちろん、上記補正倍率Ｎｃや補正値βなどの他の補正要素を考慮してもよい。例えば、１／４の縮小投影露光の場合において、例えばフレアーの効果による寸法が細る補正としてβ＝２、ＭＥＥＦによる補正としてＮｃ＝３．５とした場合、レチクルでのライン幅は、４５×４−（８−２）×３．５＝１５９ｎｍとなる。
【００４２】
また、例えば、図７に示すグラフｂにおいては、ＲＬ０＝３２、ＲＬ１＝２９．５ｎｍであるため、α＝３２−２９．５＝２．５ｎｍとなる。よって、等倍（１：１）露光の場合は、レチクル２１のラインパターンＬの幅を、両側から１．２５ｎｍずつ小さくし、２９．５ｎｍの幅とすればよい。また、１／４の縮小投影露光の場合には、２９．５×４（ｎｍ）とすればよい。もちろん、上記補正倍率Ｎｃや補正値βなどの他の補正要素を考慮してもよい。
【００４３】
このように、本実施の形態によれば、ＬＷＲなどのラインばらつきを小さくすることができる。これにより、転写パターン形状や被エッチング膜のパターン形状の制御性が向上する。その結果、半導体装置の特性が向上する。
【００４４】
なお、図７においては、縦軸にＬＷＲを用いたが、ＬＥＲを用いてもよい。
【００４５】
[レチクルの設計（補正）工程を含むフローの説明]
図８は本実施の形態のレチクル作成工程およびそのレチクルを用いて半導体基板上に回路パターンを形成する工程のフローチャートである。
【００４６】
図８に示すように、ステップＳＴ１において、設計データ（ＣＡＤデータ）を準備する。例えば、製造対象のデバイス（半導体装置）に基づき、ターゲット寸法（例えば、４５ｎｍ）等の必要データを準備する。
【００４７】
次いで、ステップＳＴ２において、ターゲット寸法（基準レジスト線幅、例えば、４５ｎｍ）に対応するレチクルパターンの寸法（基準マスク線幅、例えば、ＬＬ０とする）に対し、既存の各種補正処理を施し、補正単位（補正グリッド）を定める。補正処理としては、ＯＰＣ、ＰＰＣ、フレアー補正、斜入射補正およびアジマス補正などがある。このようなＯＰＣ、もしくはＰＰＣにより、後述するゲート電極（被エッチング膜のパターン、パターン）Ｇの線幅制御性を向上させることができる。また、特に、ＥＵＶ光を用いた露光処理においては、フレアーと呼ばれる被り露光の影響を低減するため、フレアー補正が重要となる。また、ＥＵＶ光を用いた露光処理においては、ＥＵＶ光を円弧状のスリットを介して照射する際のスキャン方向（Ｙ方向）と円弧方向（Ｘ方向）の差（斜入射補正）および円弧方向の位置依存性（アジマス補正）等を考慮した補正を行う必要がある。このように、パターンに依存した補正値を予め決定し、補正を考慮してデバイス製造用のレチクルを形成することによりゲート電極Ｇの線幅などパターン形状の制御性を向上させることができる。
【００４８】
次いで、ステップＳＴ３において、ラインばらつき補正処理、具体的には、上記ＬＷＲ補正処理を行う。即ち、前述した転写パターン寸法とＬＷＲとの関係（図７参照）を調べ、ＬＷＲがより良くなる、好ましくは最小となる転写パターンの線幅（パターン寸法）およびその際の露光量を判定する。
【００４９】
次いで、ターゲット寸法ＲＬ０と上記転写パターン寸法ＲＬ１との差（ＲＬ０−ＲＬ１）から補正値αを求める。
【００５０】
次いで、ステップＳＴ４において、レチクル（マスク）を形成する。具体的には、ステップＳＴ２およびステップＳＴ３の補正データ（例えば、Ｎｃ、β、α）を考慮して、レチクルパターンの寸法を補正する（例えば、ＬＬ０をＬＬ１と補正する。）。次いで、上記補正されたレチクルパターンの寸法（ＬＬ１）を用いて、デバイス製造用のレチクルを形成する。即ち、上記補正されたレチクルパターンの寸法（補正マスク線幅、ＬＬ１）を有するパターンを用いて回路パターンをレチクル上に形成する。補正されたレチクルパターンの寸法（補正マスク線幅、ＬＬ１）は、当初のレチクルパターンの寸法（基準マスク線幅、例えば、ＬＬ０とする）より小さくなる（ＬＬ１＜ＬＬ０）。
【００５１】
上記レチクルの形成は、例えば、描画装置（画像装置）を用いて行うことができる。以下に、レチクルの形成工程について一例を説明する。例えば、基材（基板）として、低熱膨張ガラス（ＬＴＭＥ）基板を用い、その上にＭｏ／Ｓｉの積層膜よりなる多層膜を形成する。次いで、多層膜上に遮光膜として例えばＴａＮ膜を被着形成する。次いで、ＴａＮ膜上にフォトレジスト膜を形成する。なお、ＴａＮ膜上にハードマスクを形成した後、その上部にフォトレジスト膜を形成してもよい。
【００５２】
次いで、描画装置内に、基材を搬送し、電子線を走査しながらフォトレジスト膜上に所望の回路パターンを描画する。電子線の照射（露光）後、フォトレジスト膜に対して現像処理を施す。この転写パターンをマスクとして下地のＴａＮ膜をエッチングすることにより、レチクルが形成される。なお、ハードマスクを用いた場合には、レジストパターンをマスクとしてハードマスクをエッチングし、さらに、このハードマスクをマスクとして、下地のＴａＮ膜をエッチングする。
【００５３】
次いで、ステップＳＴ４において作製されたレチクル（以下、このレチクルを２１ｃで示す）を用いて、半導体装置を作成する。図９〜図１２は、本実施の形態の半導体装置の製造工程を示す基板の要部断面図である。ここでは、半導体装置として、ＭＩＳＦＥＴを製造する場合を例に説明する。
【００５４】
図８のステップＳＴ５および図９に示すように、ゲート絶縁膜３０３を介して堆積された導電性膜（第１膜）３０５を有する半導体基板（基板、ウエハ）３０１を準備する。この半導体基板３０１の全面上にフォトレジスト膜（感光性絶縁膜）Ｒを形成する。なお、導電性膜３０５上に有機下地膜を形成した後、フォトレジスト膜Ｒを形成してもよい。さらに、導電性膜３０５と有機下地膜との間にシリコン系酸化膜ハードマスク／スピンオンカーボン膜（ＳＯＣ）／ＳｉＮ系ハードマスクを積層した多層構造膜を形成してもよい。
【００５５】
次いで、図１０に示すように、上記ステップＳＴ４において作製されたレチクル２１ｃ、即ち、補正された線幅で描かれたレチクル２１ｃを用いてフォトレジスト膜Ｒを露光する。具体的には、上記レチクル２１ｃにＥＵＶ光Ｅａを照射し、その反射ＥＵＶ光により、レチクル２１ｃに描かれた回路パターンＬｃをフォトレジスト膜Ｒに転写する。この際のＥＵＶ光Ｅａによる露光量（露光条件）は、ステップＳＴ３において、選択したＬＷＲがより良くなる、好ましくは最小となる点のパターン寸法を形成した際の露光量とする。例えば、前述の図７においては、ターゲット寸法が４５ｎｍの場合には、Ｐａ点の露光量、ターゲット寸法が３２ｎｍの場合には、Ｐｂの点の露光量とする。
【００５６】
次いで、図１１に示すように、現像処理により、フォトレジスト膜Ｒ中の変質部Ｒａを除去することにより、レジストパターン（Ｒ）を形成する。この際、図８のステップＳＴ６に示すように、レジストパターン（Ｒ）のライン幅などの寸法やＬＷＲを測定してもよい。その測定結果を踏まえて、測定結果が許容の範囲外であった場合は、ルートＲ１１により、ステップＳＴ３に戻る。言い換えれば、上記測定結果を、ステップＳＴ３にフィードバックしてもよい。これにより、レチクルパターンの線幅の微調整など、更なる補正を行う。また、図示はしていないが、上記測定結果をステップＳＴ２にフィードバックし、更なる補正を行ってもよい。
【００５７】
上記測定結果が許容の範囲内であった場合には、ステップＳＴ７および図１２に示すように、上記レジストパターン（Ｒ）をマスクとして、下層の導電性膜をエッチングすることにより、例えば、ゲート電極（パターン）Ｇを形成する。この後、アッシングなどによりレジストパターン（Ｒ）を除去する。なお、この後、ゲート電極Ｇの両側の半導体基板中に不純物イオンを注入することにより、ソース、ドレイン領域３０７を形成する。
【００５８】
次いで、図８のステップＳＴ８に示すように、ゲート電極（パターン）Ｇのライン幅などの寸法を測定してもよい。この測定結果が許容の範囲外であった場合は、ルートＲ１２により、ステップＳＴ２にフィードバックする。これにより、レチクルパターンの更なる補正を行い、デバイス製造用の修正レチクルを形成する。また、図示はしていないが、上記測定結果をステップＳＴ３にフィードバックしてもよい。上記許容の範囲であるか否かは、例えば、次のように検証する。ゲート電極（パターン）Ｇのライン幅の平均をとり、その平均が、±「補正のグリッドの２倍」以内であるか否かで判断する。２倍とするのは、ラインは両端を有し、線幅は、補正グリッドの２倍で変化するためである。
【００５９】
以上、いわゆるＭＩＳＦＥＴの形成工程を例に説明したが、半導体装置を構成する各種回路パターンの形成に際し、図８に示すフローが適用可能であることは言うまでもない。
【００６０】
なお、上記フローにおいては、レチクル２１ｃに回路パターンを描画したが、レチクル２１ｃをレチクル２１と同様に試験用レチクルとし、単なる、ラインパターンを描画してもよい。この場合、図８に示すフローのルートＲ１１やＲ１２などによるフィードバックにより、所望のレジストパターンの寸法または被エッチング膜（パターン）の寸法が、許容の範囲内となった後、全ての補正を考慮し、デバイス製造用の修正レチクルとして回路パターンを形成すればよい。
【００６１】
なお、図８においては、各種補正処理（ステップＳＴ２）を行った後、ラインばらつき補正処理（ステップＳＴ３）を行ったが、これらの順序を逆としてもよい。図１３は、本実施の形態の他のレチクル作成工程を示すフローチャートである。
【００６２】
図１３に示すように、ステップＳＴ１において、設計データを準備した後、ステップＳＴ３において、ラインばらつき補正処理を行う。即ち、前述した転写パターンの線幅とＬＷＲとの関係（図７参照）を調べ、ＬＷＲがより良くなる、好ましくは最小となる転写パターンの線幅（パターン寸法）およびその際の露光量を判定する。次いで、ステップＳＴ２において、ＯＰＣ、フレアー補正、斜入射補正およびアジマス補正などの各種補正処理を施す。
【００６３】
なお、以降のステップＳＴ４〜ＳＴ８およびフィードバックのルート（Ｒ１１、Ｒ１２など）は、図８に示すフローと同様であるためその説明を省略する。
【００６４】
このように、図１３のフローによれば、ステップＳＴ３で判定された露光量に基づいてステップＳＴ２の各種補正を行うことができ、上記図８のフローによる効果に加え、補正処理を効率良く行うことができる。
【００６５】
以上詳細に説明したように、図８に示すフローによれば、ＬＷＲなどのラインばらつきを小さくすることができる。また、各種補正を踏まえたレチクルの形成が可能となる。これにより、回路パターンに対応するレジストパターン形状や被エッチング膜のパターン形状の制御性が向上し、半導体装置の特性が向上する。例えば、ＭＩＳＦＥＴを構成するゲート電極のＬＷＲが低減し、ゲート長のばらつきが低減する。その結果、ＭＩＳＦＥＴのオン/オフ特性が向上する。また、ＭＩＳＦＥＴのしきい電圧の制御性が向上する。このように、半導体装置の特性や信頼性を向上させることができる。また、半導体装置の製造歩留まりを向上させることができる。また、半導体装置のスループットの短縮および製造コストの低減を図ることができる。
【００６６】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【００６７】
特に、本実施の形態においては、ＥＵＶ光を用いて露光を行ったが、ｇ線（４３６ｎｍ）、ｉ線（３６５ｎｍ）のような紫外線から、ＫｒＦエキシマレーザー（２４８ｎｍ）、ＡｒＦエキシマレーザー（１９３ｎｍ）を露光源とする露光技術を用いてもよい。また、電子線(ＥＢ)を露光源とする露光技術を用いてもよい。但し、ＥＵＶ光は、上記ＡｒＦの波長の１／１０以下となり、極微細パターン形成方法が可能である。例えば、上記実施の形態で用いたフォトレジストのうち、ＰＨＳ系のフォトレジストおよびＰＨＳ−アクリレートハイブリット材料系のフォトレジストは、ＫｒＦエキシマレーザーを露光源とする露光工程に適用可能である。また、アクリレート材料系のフォトレジストは、ＡｒＦエキシマレーザーを露光源とする露光工程に適用可能である。また、フラーレン材料系のフォトレジストおよびノリア材料系のフォトレジストは、電子線を露光源とする露光工程に適用可能である。
【産業上の利用可能性】
【００６８】
本発明は、半導体装置の製造方法およびマスクパターン形成方法に関し、特に、マスクパターンの設計の際にデータ補正工程を有する半導体装置の製造方法およびマスクパターン形成方法に関するものである。
【符号の説明】
【００６９】
１    半導体基板
５    フォトレジスト膜（レジストパターン、転写パターン)
５ａ    変質部
１０Ａ    ＥＵＶ露光装置
１１    ＥＵＶ光源
１２    ＥＵＶ露光光束
１３    照明光学系
１４    照明ミラー
１７    折り返しミラー
２１    レチクル
２１ｃ    レチクル
２２    レチクルステージ
２４    ウエハステージ
２５    チャンバ
２６Ａ    ポンプ
３１〜３６    投影ミラー
３７    投影光学系
３０１    半導体基板
３０３    ゲート絶縁膜
３０５    導電性膜
３０７    ソース・ドレイン領域
Ｅａ    ＥＵＶ光（反射ＥＵＶ光）
Ｇ    ゲート電極
Ｌ    レチクルパターン（ラインパターン）
Ｌｃ    回路パターン
Ｒ    フォトレジスト膜
Ｒ１１    ルート
Ｒ１２    ルート
Ｒａ    変質部
ＳＴ１〜ＳＴ８    ステップ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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