(57)【要約】【課題】  中間電位の出力が可能なトレラント機能を有するインターフェース回路等を提供する。【解決手段】  第１の電位ＶＤＤと第１の電位以下である第２の電位ＶＳＳとを受け取るインターフェース回路１０。内部データ信号Ｐ、ＸＮと第１の内部信号ｎ１とを受け取る前置駆動回路ＰＤ、ＰＤａと、前置駆動回路からの信号ｎ２、ｎ３を受け取る出力駆動回路ＯＤａと、出力駆動回路の出力部と電気的に接続された入出力パッドＰＡＤと、入出力パッドに第１の電位よりも高い電位が印加された場合に、前置駆動回路からの信号を第１の電位よりも高くして出力駆動回路をオフ状態にする第１の保護回路（Ｐ２、Ｐ５、Ｐ５ａ）と、第１の内部信号を第１の電位よりも高くして前置駆動回路をオフ状態にする第２の保護回路（Ｐ２、Ｐ７、Ｐ６、Ｐ６ａ）とを含み、出力駆動回路はトランスミッションゲートを含み、中間電位を入出力パッドに出力する。【選択図】  図１
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【特許請求の範囲】
【請求項１】
第１の電源から供給される第１の電位（ＶＤＤ）と、第２の電源から供給される前記第１の電位以下である第２の電位（ＶＳＳ）とを受け取るインターフェース回路であって、
入力データ信号に基づく信号である内部データ信号（Ｐ、ＸＮ）と、入力制御信号に基づく信号である第１の内部信号（ｎ１）と、を受け取る前置駆動回路（Ｐ８、Ｐ６、Ｎ２、Ｐ８ａ、Ｐ６ａ、Ｎ２ａ）と、
前記前置駆動回路（Ｐ８、Ｐ６、Ｎ２、Ｐ８ａ、Ｐ６ａ、Ｎ２ａ）からの信号（ｎ２、ｎ３）を受け取る出力駆動回路（Ｐ１、Ｎ１ａ、Ｐ１ａ、Ｎ１）と、
前記出力駆動回路（Ｐ１、Ｎ１ａ、Ｐ１ａ、Ｎ１）の出力部と電気的に接続された入出力パッドと、
前記入出力パッドに前記第１の電位（ＶＤＤ）よりも高い電位が印加された場合に、前記前置駆動回路からの信号（ｎ２、ｎ３）を前記第１の電位よりも高くすることにより、前記出力駆動回路（Ｐ１、Ｎ１ａ、Ｐ１ａ、Ｎ１）をオフ状態とする第１の保護回路（Ｐ２、Ｐ５、Ｐ５ａ）と、
前記入出力パッドに前記第１の電位（ＶＤＤ）よりも高い電位が印加された場合に、前記第１の内部信号（ｎ１）を前記第１の電位よりも高くすることにより、前記前置駆動回路（Ｐ８、Ｐ６、Ｎ２、Ｐ８ａ、Ｐ６ａ、Ｎ２ａ）をオフ状態とする第２の保護回路（Ｐ２、Ｐ７、Ｐ６、Ｐ６ａ）と、を含み、
前記出力駆動回路（Ｐ１、Ｎ１ａ、Ｐ１ａ、Ｎ１）は、
トランスミッションゲートを含み、
前記第１の電位（ＶＤＤ）と前記第２の電位（ＶＳＳ）との中間電位を前記入出力パッドに出力するインターフェース回路。
【請求項２】
請求項１に記載のインターフェース回路において、
前記前置駆動回路は、
前記出力駆動回路に第２の内部信号（ｎ２）を出力する第１の前置駆動回路（Ｐ８、Ｐ６、Ｎ２）と、
前記第１の前置駆動回路と同じ構成であって、前記出力駆動回路に第３の内部信号（ｎ３）を出力する第２の前置駆動回路（Ｐ８ａ、Ｐ６ａ、Ｎ２ａ）と、を含むインターフェース回路。
【請求項３】
請求項１乃至２のいずれかに記載のインターフェース回路において、
Ｐ型トランジスターは、フローティングウェル上に形成されているインターフェース回路。
【請求項４】
請求項３に記載のインターフェース回路において、
前記中間電位を出力する場合に、フローティングウェルの電位を第１の電位（ＶＤＤ）に安定させる安定化回路（Ｐ３、Ｐ４、Ｐ４ａ）を含むインターフェース回路。
【請求項５】
請求項１乃至４のいずれかに記載のインターフェース回路において、
前記出力駆動回路（Ｐ１、Ｎ１ａ、Ｐ１ａ、Ｎ１）は、
２つのトランスミッションゲートを含み、
前記中間電位として第１の中間電位（ＶＨ）と、前記第１の中間電位以下である第２の中間電位（ＶＬ）と、を出力するインターフェース回路。
【請求項６】
請求項４に従属する請求項５に記載のインターフェース回路において、
前記第２の中間電位（ＶＬ）を出力する場合にオン状態になる、前記フローティングウェルに電位を供給するＰ型トランジスター（Ｐ３、Ｐ４ａ）を含むインターフェース回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はインターフェース回路等に関する。
【背景技術】
【０００２】
半導体プロセスの微細化や異なる電源電圧をもつ半導体集積回路をバスに接続してデータをやりとりする必要性などから、トレラント機能を有するインターフェース回路が求められている。ここで、トレラント機能は入力が電源電圧ＶＤＤ以上に高く設定された場合等に、入力から電源に向かって電流が流れないようにする機能をいう。
【０００３】
特許文献１の発明では、例えば３．３Ｖの電源電圧ＶＤＤに対して５Ｖの電圧が外部から印加され得るインターフェース回路において、０Ｖ（ＶＳＳ）と３．３Ｖ（ＶＤＤ）と５Ｖとの、どのような順番の組み合わせに対しても回路のフローティング状態を解消して、実質的に問題となる電流リークを防止している。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０００−７７９９６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかし、特許文献１の発明では、出力駆動回路がインバーター構造であるためにデジタル信号、すなわちＶＤＤ又はＶＳＳをとる信号の出力だけが可能である。つまり、これらの中間電位をとる信号の出力はできない。そのため、インターフェース回路の適用範囲が限定されるとともに、更なる消費電力低減の要求に応えることが難しかった。
【０００６】
本発明はこのような問題点に鑑みてなされたものである。本発明のいくつかの態様によれば、中間電位の出力が可能なトレラント機能を有するインターフェース回路を提供できる。
【課題を解決するための手段】
【０００７】
（１）本発明は、第１の電源から供給される第１の電位（ＶＤＤ）と、第２の電源から供給される前記第１の電位以下である第２の電位（ＶＳＳ）とを受け取るインターフェース回路であって、入力データ信号に基づく信号である内部データ信号（Ｐ、ＸＮ）と、入力制御信号に基づく信号である第１の内部信号（ｎ１）と、を受け取る前置駆動回路（Ｐ８、Ｐ６、Ｎ２、Ｐ８ａ、Ｐ６ａ、Ｎ２ａ）と、前記前置駆動回路（Ｐ８、Ｐ６、Ｎ２、Ｐ８ａ、Ｐ６ａ、Ｎ２ａ）からの信号（ｎ２、ｎ３）を受け取る出力駆動回路（Ｐ１、Ｎ１ａ、Ｐ１ａ、Ｎ１）と、前記出力駆動回路（Ｐ１、Ｎ１ａ、Ｐ１ａ、Ｎ１）の出力部と電気的に接続された入出力パッドと、前記入出力パッドに前記第１の電位（ＶＤＤ）よりも高い電位が印加された場合に、前記前置駆動回路からの信号（ｎ２、ｎ３）を前記第１の電位よりも高くすることにより、前記出力駆動回路（Ｐ１、Ｎ１ａ、Ｐ１ａ、Ｎ１）をオフ状態とする第１の保護回路（Ｐ２、Ｐ５、Ｐ５ａ）と、前記入出力パッドに前記第１の電位（ＶＤＤ）よりも高い電位が印加された場合に、前記第１の内部信号（ｎ１）を前記第１の電位よりも高くすることにより、前記前置駆動回路（Ｐ８、Ｐ６、Ｎ２、Ｐ８ａ、Ｐ６ａ、Ｎ２ａ）をオフ状態とする第２の保護回路（Ｐ２、Ｐ７、Ｐ６、Ｐ６ａ）と、を含み、前記出力駆動回路（Ｐ１、Ｎ１ａ、Ｐ１ａ、Ｎ１）は、トランスミッションゲートを含み、前記第１の電位（ＶＤＤ）と前記第２の電位（ＶＳＳ）との中間電位を前記入出力パッドに出力する。
【０００８】
本発明によれば、第１の保護回路および第２の保護回路を備えることによりトレラント機能を有し、出力駆動回路がトランスミッションゲートを含むことで中間電位の出力が可能なインターフェース回路を提供できる。トレラント機能を有することにより電源カットオフも可能になり、このインターフェース回路を含む半導体集積回路や装置の低電源電圧化を実現できる。そして、中間電位の出力が可能であるため適用範囲が広がると共に、更に消費電力を低減することができる。例えば、本発明のインターフェース回路ではアナログ信号も出力可能であり多様な半導体集積回路や装置に接続することが可能になる。このとき、第１の電位ＶＤＤと第２の電位ＶＳＳをとるデジタル信号を駆動するよりも消費電力を抑えることも可能である。
【０００９】
（２）このインターフェース回路において、前記前置駆動回路は、前記出力駆動回路に第２の内部信号（ｎ２）を出力する第１の前置駆動回路（Ｐ８、Ｐ６、Ｎ２）と、前記第１の前置駆動回路と同じ構成であって、前記出力駆動回路に第３の内部信号（ｎ３）を出力する第２の前置駆動回路（Ｐ８ａ、Ｐ６ａ、Ｎ２ａ）と、を含んでもよい。
【００１０】
出力駆動回路が受け取る信号を生成する前置駆動回路は複数であってもよい。本発明によれば、例えば出力駆動回路が２つのトランスミッションゲートを含む場合に、これらの入力信号を２つの前置駆動回路のそれぞれで生成することで、柔軟な制御が可能になる。このとき、前置駆動回路のそれぞれが第２の保護回路を含むことで強固なトレラント機能を実現できる。
【００１１】
（３）このインターフェース回路において、Ｐ型トランジスターは、フローティングウェル上に形成されていてもよい。
【００１２】
（４）このインターフェース回路において、前記中間電位を出力する場合に、フローティングウェルの電位を第１の電位（ＶＤＤ）に安定させる安定化回路（Ｐ３、Ｐ４、Ｐ４ａ）を含んでもよい。
【００１３】
これらの発明によれば、インターフェース回路を構成するＰ型トランジスターをフローティングウェル上に形成してフローティングウェルの電位を制御することで、寄生ダイオードによる入出力パッドから第１の電源への電流経路を遮断してトレラント機能を実現する。ここで、フローティングウェルはフローティングＮウェルである。電流経路を例えばダイオードで遮断する構成だと供給電源がダイオードの閾値電圧だけ低下するが、これらの発明ではそのような問題を生じることがない。なお、入出力パッドから中間電位を出力する場合には、安定化回路によってフローティングウェルの電位を第１の電位ＶＤＤに安定させてもよい。
【００１４】
（５）このインターフェース回路において、前記出力駆動回路（Ｐ１、Ｎ１ａ、Ｐ１ａ、Ｎ１）は、２つのトランスミッションゲートを含み、前記中間電位として第１の中間電位（ＶＨ）と、前記第１の中間電位以下である第２の中間電位（ＶＬ）と、を出力してもよい。
【００１５】
（６）このインターフェース回路において、前記第２の中間電位（ＶＬ）を出力する場合にオン状態になる、前記フローティングウェルに電位を供給するＰ型トランジスター（Ｐ３、Ｐ４ａ）を含んでもよい。
【００１６】
これらの発明によれば、２つのトランスミッションゲートにより第１の中間電位ＶＨと第２の中間電位ＶＬとを出力することができる。第１の中間電位ＶＨは、第２の電位ＶＳＳ以上かつ第１の電位ＶＤＤ以下の範囲で設定される。第２の中間電位ＶＬは、第２の電位ＶＳＳ以上かつ第１の中間電位ＶＨ以下の範囲で設定される。これらの中間電位は固定電位であってもよいし、変動してもよい。中間電位の２値出力が可能であることにより、接続可能な半導体集積回路や装置の幅が広がる。このとき、インターフェース回路は、第２の中間電位ＶＬを出力する場合にフローティングウェルに電位を供給するＰ型トランジスターを含んでいてもよい。
【図面の簡単な説明】
【００１７】
【図１】第１実施形態のインターフェース回路の回路図。
【図２】図１における変換回路の真理値表。
【図３】図１の回路のレイアウトにおける部分断面図。
【図４】図４（Ａ）〜図４（Ｂ）は非トレラントタイプのインターフェース回路の問題を説明する図。
【図５】比較例のインターフェース回路の回路図。
【発明を実施するための形態】
【００１８】
以下、本発明の実施形態について図面を参照して説明する。まず、トレラント機能と比較例について説明し、その後に第１実施形態のインターフェース回路を説明する。
【００１９】
１．トレラント機能
トレラント機能を有さないインターフェース回路（以下、非トレラントタイプのインターフェース回路）の問題を図４（Ａ）〜図４（Ｂ）を参照して説明する。図４（Ａ）は、非トレラントタイプのインターフェース回路における出力駆動回路の断面図を示し、図４（Ｂ）は、その等価回路図を示している。なお、これらの図における第１の電位ＶＤＤは第２の電位ＶＳＳよりも高電位である。
【００２０】
図４（Ａ）では、Ｐ型基板（Ｐ−ｓｕｂ）にＮウエル（ＮＷＥＬＬ）が形成されている。そして、Ｐ型基板上にＮ型トランジスター１０３が形成され、Ｎウェル上にＰ型トランジスター１０１が形成されている。このとき、Ｐ型トランジスター１０１のドレインとＮウエルとの間に寄生ダイオード１０２が生じる。ここで、Ｐ型トランジスター１０１のソースとＮウエルは第１の電位ＶＤＤを供給する第１の電源に接続している。そして、Ｐ型トランジスター１０１のドレインは入出力パッド（ＰＡＤ）と接続されている。よって、寄生ダイオード１０２のアノード側は入出力パッドに、カソード側は第１の電源に接続されることになる。
【００２１】
図４（Ｂ）は、この等価回路である。入出力パッド（ＰＡＤ）が入力モードで使用される場合には、Ｐ型トランジスター１０１のゲート電極を第１の電位ＶＤＤにし、Ｎ型トランジスター１０３のゲート電極を第２の電位ＶＳＳにすることにより、各トランジスターをオフ状態にする。これにより、入出力パッドに入力された信号と出力駆動回路からの出力信号との衝突を防ぐことができる。しかし、入出力パッドに第１の電位ＶＤＤよりも高い電位が印加されると、寄生ダイオード１０２を介して入出力パッドから第１の電位ＶＤＤを供給する第１の電源までの電流経路ができる（図４（Ａ）、図４（Ｂ）の点線矢印）。このように、非トレラントタイプのインターフェース回路では、入出力パッドに第１の電位ＶＤＤよりも高い電位が印加されると、このインターフェース回路を含む半導体集積回路や装置の誤動作や破壊が生じる可能性があった。
【００２２】
２．比較例
比較例であるトレラントタイプのインターフェース回路１１（以下、比較例１１と略記する）について図５を参照して説明する。比較例１１は特許文献１で開示されている。ここでは、比較例１１の出力駆動回路ＯＤとその制限についてのみ説明する。なお、比較例１１の出力駆動回路ＯＤ以外の要素は本発明の第１実施形態に含まれており、詳細については後述する。
【００２３】
図５は、比較例１１の回路図である。図４（Ａ）〜図４（Ｂ）と同じ要素については同じ符号を付しており説明は省略する。図５のＶＳＵＢＦＬは、比較例１１のＰ型トランジスターが形成されているフローティングＮウェルの電位を示す。比較例１１は、出力駆動回路ＯＤ（アウトプットドライバー）と、出力駆動回路ＯＤに信号を出力する１つの前置駆動回路ＰＤ（プリドライバー）とを含む。比較例１１では、後述する保護回路や安定化回路によってＶＳＵＢＦＬを制御してトレラント機能を実現することができる。そのため、非トレラントタイプのインターフェース回路における前記の問題は解決される。しかし、比較例１１の出力駆動回路ＯＤはインバーター構造であるために、ＶＤＤ又はＶＳＳをとるデジタル信号の出力は可能であるが、ＶＤＤとＶＳＳの中間電位をとる信号の出力はできない。
【００２４】
そのため、比較例１１はトレラントタイプのインターフェース回路であるが、適用範囲が限定されるとともに、更なる消費電力低減の要求に応えることが難しかった。
【００２５】
３．第１実施形態
３．１．本実施形態のインターフェース回路の構成
図１は本実施形態のインターフェース回路１０の回路図である。インターフェース回路１０は様々な装置等に適用可能であるが、本実施形態では、インターフェース回路１０は半導体集積回路で外部からの信号の入出力に用いられているものとする。そして、本実施形態の説明においては、内部とは半導体集積回路に含まれることを意味するものとする。なお、図４（Ａ）〜図５と同じ要素には同じ符号・番号を付しており、既に説明した要素についての説明は省略する。
【００２６】
３．１．１．概要
本実施形態のインターフェース回路１０は、内部回路（図外）からの入力制御信号Ｅに従い入出力パッドＰＡＤの出力モードと入力モードとを切り換える。出力モードにおいては、内部回路からの信号（入力データ信号Ａ）に応じて、第１の中間電位ＶＨ又は第２の中間電位ＶＬを入出力パッドＰＡＤから外部へと出力する。ここで、中間電位とは第２の電位ＶＳＳ以上かつ第１の電位ＶＤＤ以下の電位であり、特にＶＳＳ、ＶＤＤを含まない電位をいう。第２の中間電位ＶＬは第１の中間電位ＶＨ以下の電位である。また、ＶＬ、ＶＨは固定された電位であってもよいし変動してもよい。本実施形態のインターフェース回路１０は中間電位の出力可能であり、比較例１１（図５参照）における出力信号の制限を解消している。
【００２７】
一方、入力モードにおいては、外部から入出力パッドＰＡＤに入力された信号を内部回路へと伝える。なお、図１では入力モードにおいて内部回路に伝わる信号の表記を省略しているが、入出力パッドＰＡＤの信号そのものであってもよいし、電圧レベルの調整が施された信号であってもよいし、バッファーやインバーター等の論理回路を経由した信号であってもよい。
【００２８】
そして、インターフェース回路１０はトレラント機能を有している。入出力パッドＰＡＤに第１の電位ＶＤＤよりも高い電位が印加された場合でも、寄生ダイオードを介して入出力パッドＰＡＤから第１の電位ＶＤＤを供給する第１の電源までの電流経路が生じることがない。そのため、非トレラントタイプのインターフェース回路（図４（Ａ）〜図４（Ｂ）参照）における問題を解決している。
【００２９】
本実施形態のインターフェース回路１０は、内部回路からの信号を変換する変換回路ＣＯＮＶ、２つの前置駆動回路ＰＤ、ＰＤａ、入出力パッドＰＡＤに中間電位を出力できる駆動回路ＯＤａ、そして、保護回路や安定化回路として機能するその他のトランジスターを含む。以下では、機能別に構成の説明を行う。
【００３０】
なお、図１において、Ｐ１、Ｐ１ａ、Ｐ２、Ｐ３、Ｐ４、Ｐ４ａ、Ｐ５、Ｐ５ａ、Ｐ６、Ｐ６ａ、Ｐ７、Ｐ８、Ｐ８ａはＰ型トランジスターである。本実施形態では、全てのＰ型トランジスターはフローティングＮウェル上に形成されている。そして、Ｎ１、Ｎ１ａ、Ｎ２、Ｎ２ａ、Ｎ３、Ｎ４、Ｎ５、Ｎ６はＮ型トランジスターである。また、Ｉ１、Ｉ２、Ｉ３はインバーターである。
【００３１】
また、第１の電位ＶＤＤは３．３Ｖ、第２の電位ＶＳＳは０Ｖ、入力モードにおいてトレラント動作を必要とする入出力パッドＰＡＤに印加される電圧（＞ＶＤＤ）は５Ｖであるとして説明する。
【００３２】
３．１．２．内部回路からの信号の変換回路
インターフェース回路１０は、内部回路から入力データ信号Ａと入力制御信号Ｅとを受け取り、必要な信号へと変換する変換回路ＣＯＮＶを含む。変換回路ＣＯＮＶは例えばＩＯセルであって、レベルシフター等を含んでいてもよい。
【００３３】
図２は、変換回路ＣＯＮＶの入出力の真理値表である。入力制御信号Ｅがハイレベル（１）であれば入出力パッドＰＡＤは入力モードとなり、ローレベル（０）であれば出力モードとなる。インターフェース回路１０の内部データ信号Ｐ、Ｎは、それぞれ真理値表のように変化し、例えば出力モードでは入力データ信号Ａと同じ値が出力される。そして、入力モードでは信号の衝突を避けるために、出力駆動回路ＯＤａの出力信号がハイインピーダンス状態になるようにＰ、Ｎの値は固定される。なお、図１の内部制御信号ＸＥ、内部データ信号ＸＮはそれぞれ入力制御信号Ｅ、内部データ信号Ｎを反転した信号であるため、図２の真理値表では表記を省略している。
【００３４】
３．１．３．前置駆動回路
インターフェース回路１０は、２つの前置駆動回路ＰＤ、ＰＤａを含む。比較例（図５参照）では前置駆動回路は１つであったが、本実施形態では、第２の内部信号ｎ２、第３の内部信号ｎ３のそれぞれを別の前置駆動回路で生成している。第２の内部信号ｎ２、第３の内部信号ｎ３は出力駆動回路ＯＤａが含む２つのトランスミッションゲートの入力信号として用いられる。
【００３５】
前置駆動回路ＰＤと前置駆動回路ＰＤａの構成は同じであるので、ここでは前置駆動回路ＰＤについてのみ詳細を説明する。前置駆動回路ＰＤは、Ｎ型トランジスタＮ２とＰ型トランジスタＰ６、Ｐ８とを含む。前置駆動回路ＰＤは、Ｎ２とＰ８とで構成されるインバーターによって、出力駆動回路ＯＤａの第１の中間電位ＶＨについて出力制御を行う。ここで、Ｐ６はトレラント機能で用いられる保護回路であり、Ｐ型トランジスターＰ７と組み合わせて前置駆動回路ＰＤの電流経路を遮断する。なお、前置駆動回路ＰＤａを構成するトランジスターについては、前置駆動回路ＰＤにおいて対応するトランジスターの符号に添え字ａを付したものを用いている。また、前置駆動回路ＰＤａは、出力駆動回路ＯＤａの第２の中間電位ＶＬについて出力制御を行う。
【００３６】
３．１．４．出力駆動回路
インターフェース回路１０は、出力駆動回路ＯＤａを含む。比較例（図５参照）における出力駆動回路ＯＤはインバーター構成であり、３．３Ｖ、又は０Ｖのレベルしかとることができなかった。本実施形態では、出力駆動回路ＯＤａは２つのトランスミッションゲートを含み、それぞれ第１の中間電位ＶＨと第２の中間電位ＶＬを出力することができる。例えば、第１の中間電位ＶＨとして２．５Ｖ、１．８Ｖなどの出力が可能である。そのため、多様な半導体集積回路、装置等と接続することが可能になり、インターフェース回路としての適用範囲が広がる。なお、第２の中間電位ＶＬは第１の中間電位ＶＨ以下であれば独立して設定が可能であり、例えば１．２Ｖでもよいし、ＶＳＳと同じ０Ｖであってもよい。
【００３７】
第１の中間電位ＶＨを出力するトランスミッションゲートはＰ１とＮ１ａとで構成され、第２の内部信号ｎ２がローレベル（０）のときに入出力パッドＰＡＤから第１の中間電位ＶＨを出力する。また、第２の中間電位ＶＬを出力するトランスミッションゲートはＰ１ａとＮ１とで構成され、第３の内部信号ｎ３がローレベル（０）のときに入出力パッドＰＡＤから第２の中間電位ＶＬを出力する。なお、入力モードでは、第２の内部信号ｎ２と第３の内部信号ｎ３とが共にハイレベル（１）であり、２つのトランスミッションゲートはハイインピーダンス状態となる。
【００３８】
本実施形態のインターフェース回路１０は、２つのトランスミッションゲートを含む出力駆動回路ＯＤａによって中間電位の出力が可能であり、比較例における３．３Ｖ、又は０Ｖのデジタル信号しか出力できないという制限を解消している。
【００３９】
３．１．５．保護回路、安定化回路
本実施形態のインターフェース回路１０は、トレラント機能を実現するための保護回路、安定化回路を含んでいる。なお、以下において通常動作とはトレラント機能を発揮しない通常の入力モード、出力モードによる動作をいう。
【００４０】
Ｎ型トランジスターＮ３〜Ｎ６で構成される回路は、第１の内部信号ｎ１の安定化回路であり、第１の内部信号ｎ１がフローティング状態となることを回避する。第１の内部信号ｎ１はＰ６およびＰ６ａのゲート入力であり、フローティング状態になるとインターフェース回路１０の動作が不安定となる。
【００４１】
Ｎ３〜Ｎ６で構成される回路の存在によって、例えば出力モード（内部制御信号ＸＥが１）の場合にはＮ６がオン状態となり第１の内部信号ｎ１は０Ｖになる。また、入力モードの場合にはＮ３がオン状態となるが、Ｎ３、Ｎ４、Ｎ５のドレイン電位はそれぞれのソース電位から閾値電圧Ｖｔｎだけ低い電圧となるので、第１の内部信号ｎ１はＰ６およびＰ６ａをオン状態にするのに十分な電位となる。Ｎ３〜Ｎ６で構成される安定化回路によって、通常動作においてＰ６およびＰ６ａは常にオン状態となりインターフェース回路１０の動作が不安定になることを回避できる。
【００４２】
Ｐ３、Ｐ４、Ｐ４ａは出力モードにおいてフローティングＮウェルの電位ＶＳＵＢＦＬをＶＤＤすなわち３．３Ｖに安定させる安定化回路である。例えば、入出力パッドから第１の中間電位ＶＨを出力する場合にはＰ４がオン状態となり、第２の中間電位ＶＬを出力する場合にはＰ４ａおよびＰ３がオン状態となる。そのため、ＶＳＵＢＦＬが安定し、所望の中間電位を出力することができる。
【００４３】
Ｐ２、Ｐ５、Ｐ５ａ、Ｐ７はトレラント機能を実現する保護回路として機能する。動作の詳細については後述するが、入出力パッドに５Ｖが印加された場合にＰ２、Ｐ５、Ｐ５ａ、Ｐ７がオン状態となることで、入出力パッドからＶＤＤを供給する第１の電源への電流経路を遮断する。なお、前置駆動回路ＰＤ、ＰＤａに含まれるＰ６、Ｐ６ａも保護回路としての機能を有する。
【００４４】
３．２．本実施形態の動作
以下に、本実施形態のインターフェース回路１０の中間電位を出力する出力モードと、トレラント機能を発揮するトレラント動作とを説明する。なお、通常動作の入力モードについては説明を省略するが、図２のテーブルのように内部データ信号Ｐ、Ｎを固定することで第２、第３の内部信号ｎ２、ｎ３がハイレベル（１）となり、トランスミッションゲートがハイインピーダンス状態となって実現される。
【００４５】
３．２．１．フローティングウェル
図３は、図１の回路のレイアウトにおける部分断面図であって、フローティングウェル（本実施形態ではフローティングＮウェル）を説明するための図である。本実施形態では、出力モードではフローティングＮウェルの電位を３．３Ｖにし、トレラント動作ではフローティングＮウェルを入出力パッドに印加された５Ｖにする。そこで、図３を参照して、フローティングＮウェルの構造を説明する。なお、図１と同じ要素については同じ符号を付しており説明は省略する。
【００４６】
図３では、Ｐ型基板（Ｐ−ｓｕｂ）にフローティングＮウエル（Ｆｌｏａｔｉｎｇ  ＮＷＥＬＬ）が形成されている。フローティングＮウエルの電位は、図３のようにＮ＋領域経由でＰ４ａ又はＰ２のドレイン電位に設定することができる。例えば第３の内部信号ｎ３がローレベル（０）の場合に、Ｐ４ａがオン状態となることでフローティングＮウエルの電位を３．３Ｖにすることができる。また、例えば入出力パッドＰＡＤに５Ｖが印加された場合に、Ｐ２がオン状態となることでフローティングＮウエルの電位を５Ｖとすることができる。
【００４７】
本実施形態のインターフェース回路１０は、フローティングＮウエルを用いてトレラント機能を実現するので、例えば電流経路をダイオードで遮断するインターフェース回路のように供給電源がダイオードの閾値電圧だけ低下するという問題が生じない。
【００４８】
３．２．２．出力モード
再び図１を参照して、本実施形態のインターフェース回路１０の出力モードについて説明する。出力モードでは、第１の中間電位ＶＨ、又は第２の中間電位ＶＬの出力が可能である。このとき、入力制御信号Ｅは０であり、入力データ信号Ａが０のときにはＶＬが、１のときにはＶＨが出力される。なお、０とは信号のローレベルを、１とはハイレベルを表す。
【００４９】
第１の中間電位ＶＨを出力する場合には、入力データ信号Ａが１であるため、内部データ信号Ｐ、Ｎは共に１である。すると、インバーターＩ３や前置駆動回路ＰＤ、ＰＤａによって、第２の内部信号ｎ２は０に、第３の内部信号ｎ３は１になる。このとき、Ｐ４がオン状態となりフローティングＮウエルの電位ＶＳＵＢＦＬは３．３Ｖで安定する。
【００５０】
第２の中間電位ＶＬを出力する場合には、第２の内部信号ｎ２は１に、第３の内部信号ｎ３は０になる。このとき、Ｐ４ａがオン状態となりＶＳＵＢＦＬは３．３Ｖで安定する。なお、第２の中間電位ＶＬが出力されるためＰ３もオン状態となり得るが、ＶＳＵＢＦＬが３．３Ｖで安定することに変わりはない。
【００５１】
よって、出力モードでは、安定化回路Ｐ３、Ｐ４、Ｐ４ａによってＶＳＵＢＦＬは３．３Ｖで安定する。
【００５２】
そして、出力モードにおいては、保護回路Ｐ２、Ｐ５、Ｐ５ａ、Ｐ７はいずれもオフ状態となり中間電位の出力に影響を与えない。また、入力制御信号Ｅが０、すなわち内部制御信号ＸＥが１であるのでＮ６がオン状態となり第１の内部信号ｎ１は０になる。よって、Ｐ６およびＰ６ａはオン状態であり、前置駆動回路ＰＤ、ＰＤａはインバーターとして機能する。
【００５３】
以上のように、本実施形態のインターフェース回路１０は、出力モードにおいて第１の中間電位ＶＨ、又は第２の中間電位ＶＬの出力が可能な出力バッファーとして機能する。このため、比較例の出力駆動回路ＯＤが３．３Ｖ又は０Ｖのレベルのみを出力するのに対し（図５参照）、本実施形態ではアナログ信号も出力可能であり、多様な半導体集積回路、装置等と接続できる適用範囲の広いインターフェース回路を実現する。
【００５４】
３．２．３．トレラント動作
図１を参照して、本実施形態のインターフェース回路１０のトレラント動作について説明する。トレラント動作は、出力駆動回路ＯＤａの２つのトランスミッションゲートがハイインピーダンス状態（入力モード）であって入出力パッドに５Ｖが印加された場合に、入出力パッドから第１の電源までの電流経路を遮断する動作である。なお、第１の電源とは３．３Ｖを供給する電源である。
【００５５】
Ｐ２のゲート入力は３．３Ｖであり、入出力パッドに０Ｖまたは３．３Ｖを印可してもＰ２はオフ状態にある。しかし、入出力パッドに５Ｖが印加されるとソース（ここでは入出力パッド側）とゲート間に閾値電圧Ｖｔｐ以上の電位差が生じるためＰ２はオン状態となる。詳細には、入出力パッドの印加電圧である５Ｖは、「３．３Ｖ＋寄生ダイオードの閾値電圧Ｖｔｈ」よりも大きな電位であるため、Ｐ２の寄生ダイオードを介してフローティングＮウェルへのチャージが開始される。そして、「ＶＳＵＢＦＬ−３．３Ｖ」がＰ２の閾値電圧Ｖｔｐを越えるとＰ２はオン状態となりＶＳＵＢＦＬは５Ｖとなる。なお、Ｐ２が存在しない場合には、例えばＰ１ａの寄生ダイオードを介してチャージが行われるので、５Ｖよりも寄生ダイオードの閾値電圧Ｖｔｈだけ低い電位までしかフローティングＮウェルはチャージされない。
【００５６】
このとき、保護回路Ｐ５、Ｐ５ａはいずれもオン状態となり、第２の内部信号ｎ２、第３の内部信号ｎ３を５Ｖにする。それにより、出力駆動回路ＯＤａのＰ１、Ｐ１ａはオフ状態となる。また、保護回路Ｐ７はオン状態となり、第１の内部信号ｎ１を５Ｖにする。それにより、前置駆動回路ＰＤ、ＰＤａのＰ６、Ｐ６ａもオフ状態となる。これらの保護回路の動作により、出力駆動回路ＯＤａ、前置駆動回路ＰＤ、ＰＤａにおける入出力パッドから第１の電源への電流経路が遮断されて、トレラント機能が発揮される。
【００５７】
なお、入出力パッドに５Ｖが印加された場合には、出力モードにおいてＶＳＵＢＦＬを３．３Ｖに安定させた安定化回路Ｐ３、Ｐ４、Ｐ４ａはオフ状態となり、第１の電源とフローティングＮウェルとの間でのショートを防ぐ。
【００５８】
これらの例示に限らず、本発明は、実施の形態で説明した構成と実質的に同一の構成（例えば、機能、方法および結果が同一の構成、あるいは目的および効果が同一の構成）を含む。また、本発明は、実施の形態で説明した構成の本質的でない部分を置き換えた構成を含む。また、本発明は、実施の形態で説明した構成と同一の作用効果を奏する構成又は同一の目的を達成することができる構成を含む。また、本発明は、実施の形態で説明した構成に公知技術を付加した構成を含む。
【符号の説明】
【００５９】
１０…インターフェース回路、１１…インターフェース回路（比較例）、１０１…Ｐ型トランジスター、１０２…寄生ダイオード、１０３…Ｎ型トランジスター、ＶＤＤ…第１の電位（電源電圧）、ＶＳＳ…第２の電位、ＶＳＵＢＦＬ…フローティングＮウェルの電位、ＶＨ…第１の中間電位、ＶＬ…第２の中間電位、ＰＡＤ…入出力パッド、Ａ…入力データ信号、Ｅ…入力制御信号、ＸＥ…内部制御信号、Ｐ…内部データ信号、Ｎ…内部データ信号、ＸＮ…内部データ信号、ＰＤ…前置駆動回路（プリドライバー）、ＰＤａ…前置駆動回路（プリドライバー）、ＯＤ…出力駆動回路（アウトプットドライバー）、ＯＤａ…出力駆動回路（アウトプットドライバー）、Ｉ１…インバーター、Ｉ２…インバーター、Ｉ３…インバーター、ｎ１…第１の内部信号、ｎ２…第２の内部信号、ｎ３…第３の内部信号、Ｎ１…Ｎ型トランジスター、Ｎ１ａ…Ｎ型トランジスター、Ｎ２…Ｎ型トランジスター、Ｎ２ａ…Ｎ型トランジスター、Ｎ３…Ｎ型トランジスター、Ｎ４…Ｎ型トランジスター、Ｎ５…Ｎ型トランジスター、Ｎ６…Ｎ型トランジスター、Ｐ１…Ｐ型トランジスター、Ｐ１ａ…Ｐ型トランジスター、Ｐ２…Ｐ型トランジスター、Ｐ３…Ｐ型トランジスター、Ｐ４…Ｐ型トランジスター、Ｐ４ａ…Ｐ型トランジスター、Ｐ５…Ｐ型トランジスター、Ｐ５ａ…Ｐ型トランジスター、Ｐ６…Ｐ型トランジスター、Ｐ６ａ…Ｐ型トランジスター、Ｐ７…Ｐ型トランジスター、Ｐ８…Ｐ型トランジスター、Ｐ８ａ…Ｐ型トランジスター
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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