(57)【要約】【課題】発熱効率が高く、相変化記憶素子を相変化させるために必要な電流が背景技術より小さい半導体装置の製造方法を提供する。【解決手段】下部電極５、相変化材料層３、及び上部電極４からなる相変化記憶素子を有する半導体装置の製造方法であって、下部電極５を形成する下部電極形成工程と、下部電極５の上層に相変化材料層３を形成する相変化材料層形成工程と、相変化材料層３の上面と接触するように上部電極４を形成する上部電極形成工程とを備え、下部電極形成工程は、下部電極５の上面に第１の突起５ａを形成し、相変化材料層形成工程は、相変化材料層３の下面に第２の突起３ａを形成し、下部電極５と相変化材料層３とは、第１の突起５ａの上面と第２の突起３ａの下面とで互いに接触する。【選択図】図１
2012142395.tif 000002
【特許請求の範囲】
【請求項１】
下部電極、相変化材料層、及び上部電極からなる相変化記憶素子を有する半導体装置の製造方法であって、
前記下部電極を形成する下部電極形成工程と、
前記下部電極の上層に前記相変化材料層を形成する相変化材料層形成工程と、
前記相変化材料層の上面と接触するように前記上部電極を形成する上部電極形成工程とを備え、
前記下部電極形成工程は、前記下部電極の上面に第１の突起を形成し、
前記相変化材料層形成工程は、前記相変化材料層の下面に第２の突起を形成し、
前記下部電極と前記相変化材料層とは、前記第１の突起の上面と前記第２の突起の下面とで互いに接触する
ことを特徴とする半導体装置の製造方法。
【請求項２】
前記下部電極形成工程は、
層間絶縁膜を形成する第１の工程と、
前記層間絶縁膜内に第１の導電性材料を埋め込み、前記層間絶縁膜の上面を平坦化することによって前記第１の導電性材料の上面を露出させる第２の工程と、
前記層間絶縁膜の上面及び前記第１の導電性材料の上面を覆う第１の絶縁膜を形成する第３の工程と、
前記第１の絶縁膜のうち平面的に見て前記第１の導電性材料の上面と重なる部分に、前記第１の絶縁膜を貫通しない深さの第１の開口部を形成する第４の工程と、
前記第１の開口部の底面の一部分をエッチングにより除去することによって、前記第１の開口部より底面積が狭く、かつ底面に前記下部電極の上面の一部が露出した第１のコンタクトホールを形成する第５の工程と、
前記第１のコンタクトホール内に第２の導電性材料を埋め込み、さらに前記第１の絶縁膜の上面を平坦化して前記第２の導電性材料の上面を露出させる第６の工程とを有し、
前記第１の導電性材料は、前記下部電極のうち前記第１の突起を除く部分を構成し、
前記第２の導電性材料は、前記第１の突起を構成する
ことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第５の工程は、
前記第１の開口部の内面を含む前記第１の絶縁膜の表面に第１のアモルファスシリコン膜を成膜する工程と、
前記第１のアモルファスシリコン膜のうち前記第１の開口部の底面に成膜された部分の一部に第１の不純物イオンが注入されない角度で、前記第１のアモルファスシリコン膜に前記第１の不純物イオンを注入する工程と、
前記第１の不純物イオンを注入した後、前記第１のアモルファスシリコン膜のうち前記第１の不純物イオンが注入されない部分をエッチングにより除去する工程と、
前記除去後に残った前記第１のアモルファスシリコン膜をマスクとして前記第１の絶縁膜をエッチングすることによって、前記第１のコンタクトホールを形成する工程と
を有することを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項４】
前記相変化材料層形成工程は、
前記第１の絶縁膜の上面及び前記第２の導電性材料の上面を覆う第２の絶縁膜を形成する第７の工程と、
前記第２の絶縁膜のうち平面的に見て前記第１のコンタクトホールと重なる部分に、前記第２の絶縁膜を貫通しない深さの第２の開口部を形成する第８の工程と、
前記第２の開口部の底面の一部分をエッチングにより除去することによって、前記第２の開口部より底面積が狭く、かつ底面に前記下部電極の上面の一部が露出した第２のコンタクトホールを形成する第９の工程と、
前記第２のコンタクトホール内に第１の相変化材料を埋め込み、さらに前記第２の絶縁膜の上面を平坦化して前記第１の相変化材料の上面を露出させる第１０の工程と
前記第２の絶縁膜の上面及び前記第１の相変化材料の上面を覆うように第２の相変化材料を成膜する第１１の工程とを有し、
前記第１の相変化材料は、前記第２の突起を構成し、
前記第２の相変化材料は、前記相変化材料層のうち前記第２の突起を除く部分を構成する
ことを特徴とする請求項２又は３に記載の半導体装置の製造方法。
【請求項５】
前記第９の工程は、
前記第２の開口部の内面を含む前記第２の絶縁膜の表面に第２のアモルファスシリコン膜を成膜する工程と、
前記第２のアモルファスシリコン膜のうち前記第２の開口部の底面に成膜された部分の一部に第２の不純物イオンが注入されない角度で、前記第２のアモルファスシリコン膜に前記第２の不純物イオンを注入する工程と、
前記第２の不純物イオンを注入した後、前記第２のアモルファスシリコン膜のうち前記第２の不純物イオンが注入されない部分をエッチングにより除去する工程と、
前記除去後に残った前記第２のアモルファスシリコン膜をマスクとして前記第２の絶縁膜をエッチングすることによって、前記第２のコンタクトホールを形成する工程と
を有することを特徴とする請求項４に記載の半導体装置の製造方法。
【請求項６】
前記半導体装置は、互いに直交して配置される複数のワード線及び複数のビット線と、それぞれセルトランジスタ及び前記相変化記憶素子からなり、前記ワード線と前記ビット線の交点ごとに配置される複数のメモリセルとを備え、
前記下部電極の下面は、対応する前記メモリセル内の前記セルトランジスタの一方の拡散層と電気的に接続される
ことを特徴とする請求項１乃至５のいずれか一項に記載の半導体装置の製造方法。
【請求項７】
下部電極、相変化材料層、及び上部電極からなる相変化記憶素子を有する半導体装置の製造方法であって、
前記下部電極を形成する下部電極形成工程と、
前記下部電極の上層に前記相変化材料層を形成する相変化材料層形成工程と、
前記相変化材料層の上面と接触するように前記上部電極を形成する上部電極形成工程とを備え、
前記相変化材料層形成工程は、前記相変化材料層の下面に第２の突起を形成し、
前記下部電極は、前記第２の突起の下面で前記相変化材料層と接触する
ことを特徴とする半導体装置の製造方法。
【請求項８】
下部電極、相変化材料層、及び上部電極からなる相変化記憶素子を有する半導体装置の製造方法であって、
前記下部電極を形成する下部電極形成工程と、
前記下部電極の上層に前記相変化材料層を形成する相変化材料層形成工程と、
前記相変化材料層の上面と接触するように前記上部電極を形成する上部電極形成工程とを備え、
前記下部電極形成工程は、前記下部電極の上面に第１の突起を形成し、
前記相変化材料層は、前記第１の突起の上面で前記下部電極と接触する
ことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、特に相変化材料を利用する半導体装置の製造方法に関する。
【背景技術】
【０００２】
ＰＲＡＭ(Phase change Random Access Memory)は、相変化材料と、この相変化材料を挟んで配置される上部電極及び下部電極（ヒータ電極）とによって構成される記憶素子（以下、「相変化記憶素子」という。）を備える半導体装置である。相変化記憶素子への書き込みは、上部電極と下部電極の間に書き込み電流を流し、これによって生ずる熱で相変化材料を相変化させることによって行われる。特許文献１には、このようなＰＲＡＭの一例が開示されている。
【０００３】
上部電極はビット線を構成する導電体であり、相変化材料の上面と電気的に接続するよう配置される。下部電極は柱状の導電体であり、特許文献１にも示されるように、その上面と相変化材料の下面とが密着するように配置される。下部電極の下面は、コンタクトプラグを介してセルトランジスタの一方の拡散層と電気的に接続される。セルトランジスタの他方の拡散層はグランド配線に接続され、ゲート電極はワード線を構成する。以上の構成により、ＰＲＡＭでは、選択されたワード線と選択されたビット線の交点にある相変化記憶素子について、書き込みや読み出しを行うことが可能になっている。
【０００４】
なお、特許文献２には、レジスト膜に開けた開口部の底面をエッチングする際、傾斜イオン注入によるシャドー効果を利用して底面の一部にのみイオン注入することで、底面の一部のみを選択的にエッチングできるようにした技術が開示されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００９−０９９８５４号公報
【特許文献２】特開２０１０−１６６０２６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
ところで、電流密度を高めて発熱効率を向上させるため、下部電極と相変化材料の接触面積は小さい方が好ましい。しかしながら、下部電極の上面は製造の過程で下部電極の下面より広くなることに加え、下部電極とセルトランジスタの拡散層との電気的接続を十分に取るために下部電極の下面の面積をある程度確保する必要があることから、従来、下部電極と相変化材料の接触面積はそれほど小さなものとはなっていない。その結果、発熱効率が悪く、相変化記憶素子を相変化させるために必要な電流が大きくなってしまっている。
【課題を解決するための手段】
【０００７】
本発明による半導体装置の製造方法は、下部電極、相変化材料層、及び上部電極からなる相変化記憶素子を有する半導体装置の製造方法であって、前記下部電極を形成する下部電極形成工程と、前記下部電極の上層に前記相変化材料層を形成する相変化材料層形成工程と、前記相変化材料層の上面と接触するように前記上部電極を形成する上部電極形成工程とを備え、前記下部電極形成工程は、前記下部電極の上面に第１の突起を形成し、前記相変化材料層形成工程は、前記相変化材料層の下面に第２の突起を形成し、前記下部電極と前記相変化材料層とは、前記第１の突起の上面と前記第２の突起の下面とで互いに接触することを特徴とする。
【０００８】
本発明の他の一側面による半導体装置の製造方法は、下部電極、相変化材料層、及び上部電極からなる相変化記憶素子を有する半導体装置の製造方法であって、前記下部電極を形成する下部電極形成工程と、前記下部電極の上層に前記相変化材料層を形成する相変化材料層形成工程と、前記相変化材料層の上面と接触するように前記上部電極を形成する上部電極形成工程とを備え、前記相変化材料層形成工程は、前記相変化材料層の下面に第２の突起を形成し、前記下部電極は、前記第２の突起の下面で前記相変化材料層と接触することを特徴とする。
【０００９】
本発明のさらに他の一側面による半導体装置の製造方法は、下部電極、相変化材料層、及び上部電極からなる相変化記憶素子を有する半導体装置の製造方法であって、前記下部電極を形成する下部電極形成工程と、前記下部電極の上層に前記相変化材料層を形成する相変化材料層形成工程と、前記相変化材料層の上面と接触するように前記上部電極を形成する上部電極形成工程とを備え、前記相変化材料層形成工程は、前記相変化材料層の下面に第２の突起を形成し、前記下部電極は、前記第２の突起の下面で前記相変化材料層と接触することを特徴とする。
【発明の効果】
【００１０】
本発明によれば、下部電極と相変化材料の接触面積が背景技術より小さくなる。したがって、発熱効率が向上し、相変化記憶素子を相変化させるために必要な電流が背景技術より小さくなる。
【図面の簡単な説明】
【００１１】
【図１】（ａ）は、本発明の好ましい実施の形態による半導体装置の製造方法によって最終的に製造される半導体装置の平面図である。また、（ｂ）は、（ａ）のＡ−Ａ線断面に対応する半導体装置の断面図である。
【図２】本発明の好ましい実施の形態による半導体装置の製造工程を示す図である。
【図３】本発明の好ましい実施の形態による半導体装置の製造工程を示す図である。
【図４】本発明の好ましい実施の形態による不純物イオンの注入角度の説明図である。
【図５】本発明の好ましい実施の形態による半導体装置の製造工程を示す図である。
【図６】本発明の好ましい実施の形態による半導体装置の製造工程を示す図である。
【図７】本発明の好ましい実施の形態による半導体装置の製造工程を示す図である。
【図８】本発明の好ましい実施の形態による半導体装置の製造工程を示す図である。
【図９】本発明の好ましい実施の形態による半導体装置の製造工程を示す図である。
【図１０】本発明の好ましい実施の形態による半導体装置の製造工程を示す図である。
【図１１】本発明の好ましい実施の形態による半導体装置の製造工程を示す図である。
【図１２】本発明の好ましい実施の形態による半導体装置の製造工程を示す図である。
【図１３】本発明の好ましい実施の形態による半導体装置の製造工程を示す図である。
【図１４】本発明の好ましい実施の形態による半導体装置の製造工程を示す図である。
【図１５】本発明の好ましい実施の形態の変形例による半導体装置の製造方法によって最終的に製造される半導体装置の平面図である。
【図１６】本発明の好ましい実施の形態の変形例による半導体装置の製造方法によって最終的に製造される半導体装置の平面図である。
【発明を実施するための形態】
【００１２】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
【００１３】
図１（ａ）は、本実施の形態による半導体装置の製造方法によって最終的に製造される半導体装置１の平面図である。また、図１（ｂ）は、図１（ａ）のＡ−Ａ線断面に対応する半導体装置１の断面図である。
【００１４】
半導体装置１はＰＲＡＭであり、図１（ａ）に示すように、ｘ方向に等間隔で配置された複数のビット線ＢＬと、ｙ方向に等間隔で配置された複数のワード線ＷＬとが互いに直交して配置された構造を有している。なお、ワード線ＷＬは、２本に１本の割合でダミーワード線ｄＷＬとされている。ビット線ＢＬとワード線ＷＬの交点には相変化記憶素子とセルトランジスタとを有するメモリセルが配置され、これにより、複数のメモリセルがマトリクス状に配置されている。
【００１５】
メモリセル内の相変化記憶素子は、図１（ｂ）に示すように、相変化材料層３、上部電極４、及び下部電極５によって構成される。上部電極４はビット線ＢＬを構成する線状の導電体であり、図１（ａ）に示したように、ｘ方向に延設される。相変化材料層３は、カルコゲナイド系合金などの相変化材料によって構成される記憶層であり、上部電極４と同じ平面形状を有し、上部電極４と平面的に見て重なる位置に配置される。相変化材料層３の上面は、上部電極４の下面と接触している。相変化材料層３の下面には、突起３ａ（第２の突起）が設けられる。
【００１６】
下部電極５は柱状の導電体であり、その上面には突起５ａ（第１の突起）が設けられる。また、下部電極５の側面（層間絶縁膜４０との境界部分）には、窒化シリコンからなるサイドウォール絶縁膜３０が設けられる。下部電極５は、突起５ａの上面が突起３ａの下面と接触するように配置されており、これにより、下部電極５と相変化材料層３との電気的な接続が確保されている。下部電極５の下面は、コンタクトプラグ２０を介して、セルトランジスタの一方の拡散層１０（後述）と電気的に接続している。
【００１７】
ここで、突起５ａを除く下部電極５の上面は、図１（ｂ）に示すように下部電極５の下面より広くなっている。これは、下部電極５が微細ホール構造であるため、側壁を完全な垂直にすることができないために生じている構造である。つまり、突起５ａを除く下部電極５は、層間絶縁膜４０の上面に設けられた開口部内に導電性材料（第１の導電性材料）を埋め込むことによって形成される。この開口部は異方性ドライエッチングによって設けられるが、このとき開口部の側壁を完全に垂直にすることは困難である。このため、突起５ａを除く下部電極５は、上面が下面より広い逆錐台形状となる。
【００１８】
下部電極５の下面の面積としては、下部電極とセルトランジスタの一方の拡散層１０との電気的接続を十分に取るために、ある程度の大きさを確保する必要がある。このため、突起５ａを除く下部電極５の上面は、相変化材料層３との接触面としては面積が過大にならざるを得ないが、半導体装置１では突起５ａの上面と突起３ａの下面とで下部電極５と相変化材料層３とを接触させていることから、下部電極５と相変化材料層３の接触面積が非常に小さくなっている。
【００１９】
半導体装置１のその他の構造について説明する。半導体装置１では、基板２の表面に層間絶縁膜４０，４１，４２がこの順で積層され、セルトランジスタは基板２の表面と層間絶縁膜４０の間に設けられる。具体的に説明すると、セルトランジスタは、基板２の表面内に設けられる拡散層１０，１１と、基板２の表面上に形成されるゲート絶縁膜１２と、ゲート絶縁膜１２の上面を覆うゲート電極１３とによって構成される。
【００２０】
拡散層１０，１１はｘ方向に所定の間隔を空けて配置され、ゲート絶縁膜１２及びゲート電極１３はこれら拡散層１０，１１の間の領域に設けられる。ゲート電極１３はワード線ＷＬを構成する線状の導電体であり、図１（ａ）に示したように、ｙ方向に延設される。隣接する２本のワード線ＷＬの間には、グランド配線２２が設けられる。
【００２１】
拡散層１０は、上述したように、コンタクトプラグ２０を介して、下部電極５の下面と電気的に接続される。なお、コンタクトプラグ２０は、下部電極５及び拡散層１０のそれぞれとの間でオーミックコンタクトを実現するために、最下部層部分がチタンで構成され、その上面にバリアメタルとしての窒化チタンが積層され、さらにその上面にタングステンが積層された３層構造を有している。また、コンタクトプラグ２０の側面（層間絶縁膜４０との境界部分）には、窒化シリコンからなるサイドウォール絶縁膜３１が設けられる。
【００２２】
拡散層１１は、コンタクトプラグ２１を介して、ｙ方向に延伸するグランド配線２２の下面と電気的に接続される。グランド配線２２は接地電位が供給される配線であることから、拡散層１１の電位は常に接地電位とされている。
【００２３】
半導体装置１の動作について説明する。初めに、ワード線ＷＬが活性化される（選択される）と、対応する拡散層１０，１１間にチャネルが生ずる。これにより、対応するセルトランジスタがオンとなり、対応する相変化記憶素子の下部電極５に接地電位が供給される。この状態でビット線ＢＬが活性化される（選択される）と、それぞれ活性状態のワード線ＷＬとビット線ＢＬの間に位置する相変化記憶素子に電流が流れるようになる。
【００２４】
相変化材料層３を構成する相変化材料は、アモルファス相又は結晶相のいずれかの相状態で存在し、これらの相状態によって抵抗値が異なるという特性を有している。相変化記憶素子は、この抵抗値の違いによって０と１を記憶する。相変化記憶素子からの読み出しを行う際には、ビット線ＢＬを介して相変化記憶素子に相対的に小さな電流を流し、その抵抗を測定することによって記憶内容を読み出す。
【００２５】
一方、相変化記憶素子に対する書き込みは、次のようにして行う。すなわち、相変化記憶素子をアモルファス相にリセットする際には、ビット線ＢＬを介して相変化記憶素子に相対的に大きくて短い電流パルスを流す。これにより、相変化材料層３は、急激に加熱されて溶けた後、急激に冷やされてアモルファス相となる。また、相変化記憶素子を結晶相にセットする際には、電流を相対的に大きな値まで急激に増大させた後、一定時間をかけてゆっくりと減少させる。これにより、相変化材料層３は、急激に加熱されて溶けた後、ゆっくりと冷やされて結晶相となる。
【００２６】
以下、本実施の形態による半導体装置１の製造方法について、詳しく説明する。
【００２７】
図２、図３、及び図５〜図１４は、半導体装置１の製造工程を示す図である。各図はいずれも、図１（ａ）のＡ−Ａ線断面に対応する半導体装置１の断面図となっている。
【００２８】
初めに、層間絶縁膜４０（シリコン酸化膜）の上面より下の構成を形成する。この構成には、図２に示すように、セルトランジスタ、コンタクトプラグ２０，２１、グランド配線２２、及び突起５ａを除く下部電極５が含まれる。なお、図示していないが、ｙ方向に隣接する複数の拡散層１０は、例えばＳＴＩ(Shallow Trench Isolation)法によって形成した素子分離領域によって分離する。拡散層１１についても同様である。層間絶縁膜４０の上面はＣＭＰ(Chemical Mechanical Polishing)によって平坦化し、下部電極５（突起５ａ部分を除く）の上面を露出させる。
【００２９】
次に、シリコン酸化膜を成膜することによって、層間絶縁膜４０の上面及び下部電極５（突起５ａ部分を除く）の上面を覆う層間絶縁膜４１（第１の絶縁膜）を形成する。そして、層間絶縁膜４１のうち平面的に見て下部電極５の上面と重なる部分に、層間絶縁膜４１を貫通しない深さの第１の開口部４１ａを形成する。第１の開口部４１ａの形成には、ドライエッチングを用いることが好適である。第１の開口部４１ａのｘ方向及びｙ方向の各幅は、半導体装置１の最小加工寸法以上の値となる。
【００３０】
次に、図３に示すように、第１の開口部４１ａの内面を含む層間絶縁膜４１の表面に第１のアモルファスシリコン膜５０を成膜し、不純物イオン５１の注入を行う。この注入は、第１の開口部４１ａの底面に成膜された部分の一部にイオンが注入されない角度で行う。
【００３１】
図４は、不純物イオン５１の注入角度の説明図である。同図には、図３に示した領域Ｂの拡大図を示している。不純物イオン５１の注入角度φ（ｚ方向となす角）は、φ＜９０°−θを満足するように設定される。ただし、θは、第１のアモルファスシリコン膜５０の表面によって第１の開口部４１ａに対応して形成される開口部５０ａのｘｚ平面内のアスペクト比を示す角度である。このアスペクト比は、θを用いてｔａｎθと表される。
【００３２】
不純物イオン５１の注入は、注入角度φを一定値に保ちつつ、注入装置を第１の開口部４１ａの中心軸Ｃの周りに回転させながら行う。これにより、第１の開口部４１ａの底面の中心付近に、図４及び図５に示すように、イオンが注入されない部分（イオン空白域。第１の部分膜５０ｂ）が形成される。
【００３３】
実施例としては、φ＜３０°となるように開口部５０ａのｘｚ平面内のアスペクト比を設定することが好適である。したがって、具体的なアスペクト比は、ｔａｎ（９０°−３０°）≒１．７３以下とすることが好適である。また、開口部５０ａの半径Ｒは、下部電極５（突起５ａ部分を除く）の上面の半径ｒより小さい値とすることが好適である。
【００３４】
第１のアモルファスシリコン膜５０のうち第１の部分膜５０ｂ以外の部分は、図４及び図５に示すように、イオンが注入されて拡散領域５０ｃとなる。拡散領域５０ｃは、ウエットエッチングに対するエッチングレートが第１の部分膜５０ｂに比べて小さいという特徴を有している。この特徴を利用し、イオン注入後にウエットエッチングを行うことによって、拡散領域５０ｃを残して第１の部分膜５０ｂを除去する。これにより、第１の開口部４１ａの底面の層間絶縁膜４１のうち、底面の中心付近に位置する部分を露出させる。
【００３５】
次に、拡散領域５０ｃをマスクとして層間絶縁膜４１をエッチングすることによって、図６に示すように、層間絶縁膜４１に第１のコンタクトホール４１ｂを形成する。こうして形成した第１のコンタクトホール４１ｂの底面積は、第１の開口部４１ａの底面積よりも狭くなる。また、第１のコンタクトホール４１ｂの底面には、下部電極５（突起５ａを除く部分）の上面の一部が露出することとなる。第１のコンタクトホール４１ｂを形成した後の拡散領域５０ｃは、適切なタイミングで除去する。具体的には、第１のコンタクトホール４１ｂの形成後直ちに、エッチングによって拡散領域５０ｃを除去することとしてもよいし、後述する層間絶縁膜４１の平坦化の際に併せて拡散領域５０ｃを除去することとしてもよい。
【００３６】
次に、図７に示すように、第１のコンタクトホール４１ｂ内に導電性材料５２（第２の導電性材料）を埋め込む。導電性材料５２は、図７に示すように、第１の開口部４１ａも埋める程度まで成膜することが好適である。続いて、図８に示すように、第１のコンタクトホール４１ｂの上端より下の位置まで層間絶縁膜４１の上面を平坦化し、導電性材料５２の上面を露出させる。この平坦化は、ＣＭＰによって行うことが好適である。ここまでの工程により、下部電極５の突起５ａが完成する。
【００３７】
次に、以上の工程と同様の工程を繰り返すことにより、突起３ａを形成する。以下詳しく説明する。
【００３８】
まず、図９に示すように、平坦化した層間絶縁膜４１の上面にシリコン酸化膜を成膜することによって、層間絶縁膜４１の上面及び突起５ａの上面を覆う層間絶縁膜４２（第２の絶縁膜）を形成する。そして、層間絶縁膜４２のうち平面的に見て第１のコンタクトホール４１ｂと重なる部分に、層間絶縁膜４２を貫通しない深さの第２の開口部４２ａを形成する。第２の開口部４２ａの形成には、ドライエッチングを用いることが好適である。第２の開口部４２ａのｘ方向及びｙ方向の各幅も、第１の開口部４１ａと同様、半導体装置１の最小加工寸法以上の値となる。
【００３９】
次に、図１０に示すように、第２の開口部４２ａの内面を含む層間絶縁膜４２の表面に第２のアモルファスシリコン膜５５を成膜し、不純物イオン５６の注入を行う。この注入は、第２の開口部４２ａの底面に成膜された部分の一部にイオンが注入されない角度で行う。より具体的な注入の方法は、不純物イオン５１の注入と同様である。注入の結果、図１１に示すように、第２の開口部４２ａの底面の中心付近にイオンが注入されない部分（イオン空白域。第２の部分膜５５ａ）が形成され、その他の部分はイオンが注入されて拡散領域５５ｂとなる。なお、不純物イオン５６の注入角度は、第２の部分膜５５ａの下面の面積が、図１１に示すように、突起５ａの上面の面積より小さくなるように設定することが好ましい。
【００４０】
不純物イオン５６の注入が終了したら、第２の部分膜５５ａをウエットエッチングによって除去する。これにより、第２の開口部４２ａの底面の層間絶縁膜４２のうち、底面の中心付近に位置する部分を露出させる。
【００４１】
次に、拡散領域５５ｂをマスクとして層間絶縁膜４２をエッチングすることによって、図１２に示すように、層間絶縁膜４２に第２のコンタクトホール４２ｂを形成する。こうして形成した第２のコンタクトホール４２ｂの底面積は、第２の開口部４２ａの底面積よりも狭くなる。また、第２のコンタクトホール４２ｂの底面には、下部電極５の突起５ａの上面の少なくとも一部が露出することとなる。第２のコンタクトホール４２ｂを形成した後の拡散領域５５ｂは、適切なタイミングで除去する。具体的には、第２のコンタクトホール４２ｂの形成後直ちに、エッチングによって拡散領域５５ｂを除去することとしてもよいし、後述する層間絶縁膜４２の平坦化の際に併せて拡散領域５５ｂを除去することとしてもよい。
【００４２】
次に、図１３に示すように、第２のコンタクトホール４２ｂ内に相変化材料５７（第１の相変化材料）を埋め込む。相変化材料５７は、図１３に示すように、第２の開口部４２ａも埋める程度まで成膜することが好適である。続いて、図１４に示すように、第２のコンタクトホール４２ｂの上端より下の位置まで層間絶縁膜４２の上面を平坦化し、相変化材料５７の上面を露出させる。この平坦化は、ＣＭＰによって行うことが好適である。ここまでの工程により、相変化材料層３の突起３ａが完成する。その後、相変化材料（第２の相変化材料）と導電性材料を順次積層することにより、図１（ｂ）に示した相変化材料層３（突起３ａ以外の部分）及び上部電極４を形成し、半導体装置１が完成する。
【００４３】
以上説明したように、本実施の形態による半導体装置の製造方法によれば、下部電極５と相変化材料層３の接触面積を背景技術より小さくすることが可能になる。したがって、発熱効率が向上し、相変化記憶素子を相変化させるために必要な電流を背景技術より小さくすることが可能になる。
【００４４】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【００４５】
例えば、上記実施の形態では、下部電極５の上面に突起５ａを設け、かつ相変化材料層３の下面に突起３ａを設けたが、突起を設けるのは、下部電極５の上面及び相変化材料層３の下面の一方のみとしてもよい。図１５は、下部電極５の上面に突起５ａを設け、かつ相変化材料層３の下面に突起を設けない例を示し、図１６は、相変化材料層３の下面に突起３ａを設け、かつ下部電極５の上面に突起を設けない例を示している。これらのようにしても、下部電極５と相変化材料層３の接触面積を背景技術より小さくすることが可能になる。
【００４６】
また、上記実施の形態ではＰＲＡＭに本発明を適用した例について説明したが、相変化記憶素子を用いる半導体装置であれば、ＰＲＡＭ以外の半導体装置であっても本発明を好適に適用することが可能である。
【符号の説明】
【００４７】
１          半導体装置
２          基板
３          相変化材料層
３ａ        突起
４          上部電極
５          下部電極
５ａ        突起
１０，１１  拡散層
１２        ゲート絶縁膜
１３        ゲート電極
２０，２１  コンタクトプラグ
２２        グランド配線
３０，３１  サイドウォール絶縁膜
４０        層間絶縁膜
４１        層間絶縁膜（第１の絶縁膜）
４１ａ      第１の開口部
４１ｂ      第１のコンタクトホール
４２        層間絶縁膜（第２の絶縁膜）
４２ａ      第２の開口部
４２ｂ      第２のコンタクトホール
５０        第１のアモルファスシリコン膜
５０ａ      開口部
５０ｂ      第１の部分膜
５０ｃ      拡散領域
５１        第１の不純物イオン
５６        第２の不純物イオン
５２        第２の導電性材料
５５        第２のアモルファスシリコン膜
５５ａ      第２の部分膜
５５ｂ      拡散領域
５７        第１の相変化材料
ＢＬ        ビット線
ｄＷＬ      ダミーワード線
ＷＬ        ワード線
φ          注入角度
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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