(57)【要約】【課題】本発明は、アバランシェ耐量と主耐圧を向上させることができるトレンチゲート型半導体装置を提供することを目的とする。【解決手段】本願の発明に係るトレンチゲート型半導体装置は、基板と、該基板上の第１導電型のエピタキシャル成長層と、該エピタキシャル成長層上の第２導電型の拡散層と、該拡散層を貫通し、先端が該エピタキシャル成長層に達するトレンチゲートと、該トレンチゲートの先端に接するように該エピタキシャル成長層に形成された、該エピタキシャル成長層よりもキャリア濃度の低い、第１導電型の低キャリア濃度部と、を備えたことを特徴とする。【選択図】図１
2012169551.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
前記基板上の第１導電型のエピタキシャル成長層と、
前記エピタキシャル成長層上の第２導電型の拡散層と、
前記拡散層を貫通し、先端が前記エピタキシャル成長層に達するトレンチゲートと、
前記トレンチゲートの先端に接するように前記エピタキシャル成長層に形成された、前記エピタキシャル成長層よりもキャリア濃度の低い、第１導電型の低キャリア濃度部と、を備えたことを特徴とするトレンチゲート型半導体装置。
【請求項２】
前記トレンチゲートの先端は、前記エピタキシャル成長層と前記拡散層の界面から３．５μｍ以上前記エピタキシャル成長層側にあることを特徴とする請求項１に記載のトレンチゲート型半導体装置。
【請求項３】
前記低キャリア濃度部のキャリア濃度は１．０×１０１１〜１．０×１０１４ｃｍ−３のいずれかの値であることを特徴とする請求項１又は２に記載のトレンチゲート型半導体装置。
【請求項４】
前記トレンチゲートの上に形成されたコバルトシリサイド膜を備えたことを特徴とする請求項１乃至３のいずれか１項に記載のトレンチゲート型半導体装置。
【請求項５】
前記トレンチゲート型半導体装置はワイドバンドギャップ半導体によって形成されていることを特徴とする請求項１乃至４のいずれか１項に記載のトレンチゲート型半導体装置。
【請求項６】
前記ワイドバンドギャップ半導体は、炭化珪素、窒化ガリウム系材料又はダイヤモンドであることを特徴とする請求項５に記載のトレンチゲート型半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トレンチゲートがエピタキシャル成長層まで伸びるトレンチゲート型半導体装置に関する。
【背景技術】
【０００２】
特許文献１には、トレンチゲートを有する半導体装置が開示されている。この半導体装置は、トレンチゲートの深さを浅くしてゲート容量を低減するものである。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００９−１０５２６８号公報
【特許文献２】特開２０１０−１３５５２６号公報
【特許文献３】特開２００６−０８０１７７号公報
【特許文献４】特開２００５−２５２２０４号公報
【特許文献５】特開平１０−０２２４６２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
特許文献１に開示される半導体装置は、トレンチゲートの深さを浅くするため、アバランシェ耐量を向上させることができない。また、半導体装置のアバランシェ耐量を向上させるためにトレンチゲートの深さを深くすると主耐圧が悪化する。
【０００５】
本発明は、上述のような課題を解決するためになされたもので、アバランシェ耐量と主耐圧を向上させることができるトレンチゲート型半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本願の発明に係るトレンチゲート型半導体装置は、基板と、該基板上の第１導電型のエピタキシャル成長層と、該エピタキシャル成長層上の第２導電型の拡散層と、該拡散層を貫通し、先端が該エピタキシャル成長層に達するトレンチゲートと、該トレンチゲートの先端に接するように該エピタキシャル成長層に形成された、該エピタキシャル成長層よりもキャリア濃度の低い、第１導電型の低キャリア濃度部と、を備えたことを特徴とする。
【発明の効果】
【０００７】
本発明によれば、トレンチゲートを深く形成するとともにトレンチゲートの先端に低キャリア濃度部を形成するのでトレンチゲート型半導体装置のアバランシェ耐量と主耐圧を向上させることができる。
【図面の簡単な説明】
【０００８】
【図１】本発明の実施の形態１に係るトレンチゲート型半導体装置の断面図である。
【図２】本発明の実施の形態１に係るトレンチゲート型半導体装置の最外周部とその近傍の断面図である。
【図３】トレンチゲート型半導体装置のターンオフ時のトレンチゲート直下における空乏層の伸び方を示す図である。
【図４】本発明の実施の形態２に係るトレンチゲート型半導体装置の断面図である。
【発明を実施するための形態】
【０００９】
実施の形態１．
図１は、本発明の実施の形態１に係るトレンチゲート型半導体装置の断面図である。トレンチゲート型半導体装置１０は基板１２を備えている。基板１２上にｎ型（以後、第１導電型という）のエピタキシャル成長層１４が形成されている。エピタキシャル成長層１４の層厚（図１にＬで示す）は１０μｍである。なお、Ｌの値はトレンチゲート型半導体装置の耐圧によって変わるものであり、本発明の実施の形態１ではトレンチゲート型半導体装置１０の耐圧を７５ＶとするとためにＬの値を１０μｍとしている。
【００１０】
エピタキシャル成長層１４上にｐ型（以後、第２導電型という）の拡散層１６が形成されている。そして、拡散層１６を貫通し、先端がエピタキシャル成長層１４に達するようにトレンチゲート１８が形成されている。トレンチゲート１８の先端は、エピタキシャル成長層１４と拡散層１６の界面から３．５μｍエピタキシャル成長層１４側にある。なお、トレンチゲートがエピタキシャル成長層１４と拡散層１６の界面からエピタキシャル成長層１４側へ伸びる長さを「トレンチゲートの深さ」ということがある。
【００１１】
トレンチゲート１８の先端に接して、エピタキシャル成長層１４のキャリア濃度（多数キャリアのキャリア濃度をいう、以下同じ）よりもキャリア濃度の低い第１導電型の低キャリア濃度部２０が形成されている。低キャリア濃度部２０はエピタキシャル成長層１４に形成されている。この低キャリア濃度部２０は、エピタキシャル成長層１４と導電型が反対のイオンであるボロンをカウンタードーズすることによりキャリア濃度を１．０×１０１１ｃｍ−３まで低減した第１導電型の部分である。ボロンのカウンタードーズは、トレンチゲート１８を形成する工程で用いるマスクを用いたイオン注入により行われる。なお、イオン注入では低キャリア濃度部２０がｎ型（第１導電型）を維持できる程度にドーズ量を制御してボロンを注入する。
【００１２】
トレンチゲート１８に接して第１導電型のソース２２が形成されている。ソース２２と別のソース２２の間には第２導電型の拡散層２４が形成されている。さらに、トレンチゲート１８と接してゲート配線２６が形成されている。さらに、ソース２２と接してソース電極３０が形成されている。ソース電極３０は、層間膜２８を介してゲート配線２６と接している。ここまでは基板１２の表面側の構造を説明したが、基板１２の裏面にはコレクタ電極３２が形成されている。
【００１３】
図２は、本発明の実施の形態１に係るトレンチゲート型半導体装置１０の最外周部とその近傍の断面図である。トレンチゲート型半導体装置１０はその最外周部に第２導電型の拡散層４０を備えている。拡散層４０は、エピタキシャル成長層１４と接するように形成されており、トレンチゲート型半導体装置１０のターンオフ時のアバランシェ耐量を向上するために設けられている。
【００１４】
本発明の実施の形態１に係るトレンチゲート型半導体装置１０によれば、トレンチゲート１８の先端は、エピタキシャル成長層１４と拡散層１６の界面から３．５μｍエピタキシャル成長層１４側にある。すなわち、トレンチゲート１８が深く形成されている。よって、トレンチゲート型半導体装置のターンオフ時に拡散層４０のみならずトレンチゲート１８にも電界集中が起こる。こうして、ターンオフ時のエネルギーがチップ全体に分散される。
【００１５】
ここで、ターンオフ時のトレンチゲート１８直下における空乏層の伸び方について図３を参照して説明する。図３は、トレンチゲート型半導体装置のターンオフ時のトレンチゲート１８直下における空乏層の伸び方を示す図である。ターンオフ時には等電位線５０がトレンチゲート１８の形状に沿って伸びるので、トレンチゲート１８の深さが深いことにより空乏層が基板１２の裏面に早く到達する。従って、ターンオフ時に拡散層４０に過剰な電界集中が起こることを防止し、アバランシェ耐量を向上できる。
【００１６】
ここで、トレンチゲート１８の深さを深くすると、トレンチゲート１８先端と基板１２の距離が短くなりトレンチゲート型半導体装置１０の主耐圧低下が懸念される。ところが、本発明の実施の形態１に係るトレンチゲート型半導体装置１０によれば、トレンチゲート１８先端に低キャリア濃度部２０が形成されておりトレンチゲート１８先端直下の比抵抗が高くなる。その結果、トレンチゲート１８先端直下の空乏層の厚みが増大するため、主耐圧を向上できる。
【００１７】
本発明の実施の形態１に係るトレンチゲート型半導体装置１０は様々な変形が可能である。たとえば、トレンチゲート１８の深さは３．５μｍとしたが、トレンチゲート１８の先端がエピタキシャル成長層１４に達する限り、ターンオフ時にトレンチゲート１８にも電界集中を負担させアバランシェ耐量を向上できる。よってトレンチゲート１８の深さは３．５μｍに限定されない。なお、アバランシェ耐量を十分に向上させるためには、トレンチゲート１８の深さは３．５μｍ以上であることが望ましい。
【００１８】
エピタキシャル成長層１４の層厚は１０μｍに限定されない。エピタキシャル成長層の最適な層厚（Ｌ）はトレンチゲート型半導体装置の耐圧クラスによって変わる。たとえば、耐圧が１００ＶクラスであればＬは１１．５μｍ、耐圧が１５０ＶクラスであればＬは１６μｍであることが望ましい。
【００１９】
低キャリア濃度部２０のキャリア濃度は１．０×１０１１ｃｍ−３であるとしたが、本発明はこれに限定されない。トレンチゲート型半導体装置の主耐圧を向上させるためにはトレンチゲート先端と基板の間に比抵抗の高い部分を形成する必要があるため、低キャリア濃度部のキャリア濃度は１．０×１０１１〜１．０×１０１４ｃｍ−３のいずれかの値であることが望ましい。
【００２０】
本発明の実施の形態１に係るトレンチゲート型半導体装置１０では、アバランシェ耐量を向上させるためにトレンチゲートの深さを深くしたが本発明はこれに限定されない。すなわち、トレンチゲート先端と基板の距離を縮めればアバランシェ耐量を向上できるので、エピタキシャル成長層の層厚を薄くしてもトレンチゲートの深さを深くすることと同じ効果を得ることができる。
【００２１】
本発明の実施の形態１では第１導電型をｎ型、第２導電型をｐ型としたが導電型を逆転させてもよい。また、トレンチゲート型半導体装置１０を、珪素に比べてバンドギャップが大きいワイドバンドギャップ半導体によって形成してもよい。ワイドバンドギャップ半導体は耐電圧性などに優れるため、トレンチゲート型半導体装置を小型化することができる。ワイドバンドギャップ半導体としては、例えば、炭化珪素、窒化ガリウム系材料又はダイヤモンドがある。
【００２２】
実施の形態２．
図４は、本発明の実施の形態２に係るトレンチゲート型半導体装置の断面図である。本発明の実施の形態２に係るトレンチゲート型半導体装置は、ポリシリコンで形成されたトレンチゲート１８上にコバルトシリサイド膜（ＣｏＳｉ膜）６０を備えている。このコバルトシリサイド膜６０は、スパッタ法で形成されたコバルトをトレンチゲート１８と反応させて形成されたものである。図４のトレンチゲート型半導体装置において、本発明の実施の形態１のトレンチゲート型半導体装置と共通する部分には同一符号を付して説明を省略する。
【００２３】
本発明の実施の形態２に係るトレンチゲート型半導体装置によれば、本発明の実施の形態１に係るトレンチゲート型半導体装置の効果を得つつ、コバルトシリサイド膜６０によりゲート抵抗を下げて装置のオン抵抗を低減できる。
【符号の説明】
【００２４】
１０  トレンチゲート型半導体装置、  １２  基板、  １４  エピタキシャル成長層、  １６  拡散層、  １８  トレンチゲート、  ２０  低キャリア濃度部
【図１】
2012169551.tif 000003
【図２】
2012169551.tif 000004
【図３】
2012169551.tif 000005
【図４】
2012169551.tif 000006