(57)【要約】【課題】ＬＶＤＳを用いたシリアルデータ転送において低電圧差動バッファのパワーダウン信号の制御が、その転送に用いられるクロック信号を受信側回路の動作クロックとして使用している場合、パワーダウン信号とリセット信号の制御を正しく行う必要がある。そうでなければ、不安定なクロック信号により装置の動作が不安定になることがある。【解決手段】低電圧差動バッファのパワーダウン信号の制御を、記録ヘッド側のＡＳＩＣのリセット信号と、通信用の信号の論理条件を考慮して制御を行う。これにより、制御専用の信号や遅延回路等を備えることなく、低電圧差動バッファの出力が安定したタイミングでのクロック信号を記録ヘッドの内部に供給し、ＡＳＩＣのリセット解除を行う事ができる。【選択図】  図４
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【特許請求の範囲】
【請求項１】
記録装置であって、
通信ライン、リセット信号ライン、差動信号ラインを介して前記記録装置と接続され、記録素子と、前記記録素子の駆動を制御する制御手段と、前記通信ラインを介して受信した信号と前記リセット信号ラインを介して受信した信号とに基づき論理演算する演算手段と、前記差動信号ラインを介して受信した差動クロック信号と前記演算手段の出力とに基づいて、前記制御手段へ転送するクロック信号を供給する生成手段とを有する記録ヘッドと、
前記通信ラインを介して前記制御手段へデータを送信する前に、制御信号を第１の、予め定められた期間、出力する第１の送信手段と、
前記第１の送信手段によって前記制御信号が出力されてから、第２の、予め定められた期間、経過した後に、前記リセット信号ラインを介して前記制御手段のリセット状態の解除を行うためのリセット信号を送信する第２の送信手段とを有することを特徴とする記録装置。
【請求項２】
前記クロック信号を前記制御手段の動作クロック信号として用いることを特徴とする請求項１に記載の記録装置。
【請求項３】
前記第１の送信手段と前記第２の送信手段とは、前記記録装置の制御基板のＡＳＩＣに含まれることを特徴とする請求項１に記載の記録装置。
【請求項４】
前記記録ヘッドは、
前記記録素子を駆動する駆動素子と前記駆動素子を駆動する駆動手段とを備えた第１ヘッド基板と、
前記制御手段と前記演算手段と前記生成手段とを備えた第２ヘッド基板とを含むことを特徴とする請求項１に記載の記録装置。
【請求項５】
前記記録素子はヒータを含み、前記駆動素子はスイッチ手段を含むことを特徴とする請求項４に記載の記録装置。
【請求項６】
電子機器であって、
通信ライン、リセット信号ライン、差動信号ラインを介して前記電子機器と接続され、駆動素子と、前記駆動素子の駆動を制御する制御手段と、前記通信ラインを介して受信した信号と前記リセット信号ラインを介して受信した信号とに基づき論理演算する演算手段と、前記差動信号ラインを介して受信した差動クロック信号と前記演算手段の出力とに基づいて、前記制御手段へ転送するクロック信号を供給する生成手段とを有する駆動ユニットと、
前記通信ラインを介して前記制御手段へデータを送信する前に、制御信号を第１の、予め定められた期間、出力する第１の送信手段と、
前記第１の送信手段によって前記制御信号が出力されてから、第２の、予め定められた期間、経過した後に、前記リセット信号ラインを介して前記制御手段のリセット状態の解除を行うためのリセット信号を送信する第２の送信手段とを有することを特徴とする電子機器。
【請求項７】
前記駆動素子は、光電変換素子、発光素子を含むことを特徴とする請求項６に記載の電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は記録装置及び電子機器に関し、特に、ＬＶＤＳ（低電圧差動信号）を用いてデータ信号伝送を行なう記録装置及び電子機器に関するものである。
【背景技術】
【０００２】
近年、広く一般的に使用されるようになってきたインクジェット記録装置では、インク滴を吐出するノズルの集積密度をあげながら、１ドットあたりのインク吐出量を小さくすることで、更なる高解像度の画像記録が実現可能となってきた。
【０００３】
また、より高画質な画像を得るために、基本となる４色インク（シアン、マゼンタ、イエロ、ブラック）の他に、これらの濃度を低くした淡インクやレッド、グリーン、ブルー等の特色インクを同時に記録する等の多彩な技術が展開されている。このような高画質化が進むにつれて懸念される記録速度の低下も、記録素子の数を増やすことや駆動周波数の向上、更には、記録ヘッドの往復記録のような技術を導入することにより良好な結果が得られるようになってきている。
【０００４】
このように多数の記録素子を含む記録ヘッドでは、駆動周波数の向上に伴って、単位時間に転送しなければならないデータ量が増加する。そのため、データ信号転送用の信号ラインを追加したり、また、転送速度そのものを高速化する事によって、データ量の増加に対応してきた。更に近年は、シリアライズ技術と低電圧差動伝送を組み合わせる事によって、信号線の増加を抑え、かつ高速なデータ転送方法などが数多く提案されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００８−１００４８３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、例えば、特許文献１に示されるようなＬＶＤＳ（低電圧差動信号）を用いたデータ転送技術を採用する記録装置においては、いくつかの課題がある。低電圧差動信号を用いてデータ転送を行うには、ドライバ側、レシーバ側にそれぞれ低電圧差動バッファが必要となる。通常、低電圧差動バッファを有しているＩＣの出荷試験では、低電圧差動バッファからの貫通電流が内部に流れなくするためにパワーダウン端子と言うものが用意されている。
【０００７】
しかしながら、このパワーダウン端子の状態によっては低電圧差動バッファの出力が安定しない場合がある。特に、接続端子数削減のために低電圧差動バッファを用いたシリアル伝送用のシリアルクロックを基本クロックとして動作する回路では、パワーダウン端子と回路のリセット端子との制御が正しく実行されないと、安定したクロック状態でリセット解除が行えない。これは、装置の動作不良を引き起こす原因となる。
【０００８】
パワーダウン信号とリセット信号とを正しく制御する為には、専用の端子や遅延回路を備えたりすることが必要であるが、その備え自体が余分な信号を必要とする。この必要を満たすためには、遅延素子、遅延回路を導入することが必要であるが、これは回路のゲート数が増加してしまう回路規模が大きくなり、そのためのコストが増大するという問題がある。また、記録装置に限らず他の機器においても、同様の問題がある。
【０００９】
本発明は上記従来例に鑑みてなされたもので、簡単な構成で安定して動作する低電圧差動信号を用いて記録ヘッドに信号伝送を行なう記録装置及び電子機器を提供することを目的とする。
【課題を解決するための手段】
【００１０】
上記目的を達成するために本発明の記録装置は次のような構成を有する。
【００１１】
即ち、記録装置であって、通信ライン、リセット信号ライン、差動信号ラインを介して前記記録装置と接続され、記録素子と、前記記録素子の駆動を制御する制御手段と、前記通信ラインを介して受信した信号と前記リセット信号ラインを介して受信した信号とに基づき論理演算する演算手段と、前記差動信号ラインを介して受信した差動クロック信号と前記演算手段の出力とに基づいて、前記制御手段へ転送するクロック信号を供給する生成手段とを有する記録ヘッドと、前記通信ラインを介して前記制御手段へデータを送信する前に、制御信号を第１の、予め定められた期間、出力する第１の送信手段と、前記第１の送信手段によって前記制御信号が出力されてから、第２の、予め定められた期間、経過した後に、前記リセット信号ラインを介して前記制御手段のリセット状態の解除を行うためのリセット信号を送信する第２の送信手段とを有することを特徴とする。
【００１２】
また本発明を他の側面から見れば、電子機器であって、通信ライン、リセット信号ライン、差動信号ラインを介して前記電子機器と接続され、駆動素子と、前記駆動素子の駆動を制御する制御手段と、前記通信ラインを介して受信した信号と前記リセット信号ラインを介して受信した信号とに基づき論理演算する演算手段と、前記差動信号ラインを介して受信した差動クロック信号と前記演算手段の出力とに基づいて、前記制御手段へ転送するクロック信号を供給する生成手段とを有する駆動ユニットと、前記通信ラインを介して前記制御手段へデータを送信する前に、制御信号を第１の、予め定められた期間、出力する第１の送信手段と、前記第１の送信手段によって前記制御信号が出力されてから、第２の、予め定められた期間、経過した後に、前記リセット信号ラインを介して前記制御手段のリセット状態の解除を行うためのリセット信号を送信する第２の送信手段とを有することを特徴とする電子機器を備える。
【発明の効果】
【００１３】
従って本発明によれば、低電圧差動バッファのパワーダウン信号の制御のために、専用の端子や遅延回路を備える必要がないので、記録ヘッドとの接続端子数の削減とヘッド基板の回路規模を削減することができるという効果がある。
【図面の簡単な説明】
【００１４】
【図１】本発明の代表的な実施例であるインクジェット記録装置の主要機構部分を示す斜視図である。
【図２】記録装置本体側の制御基板と記録ヘッドの関係を示すブロック図である。
【図３】記録装置と記録ヘッドとの間のＬＶＤＳの送受信に係わる制御の詳細な構成を示すブロック図である。
【図４】データ転送ラインとリセット信号ラインと通信ラインにより送受される信号とパワーダウン信号のタイミングチャートを示す図である。
【発明を実施するための形態】
【００１５】
以下添付図面を参照して本発明の好適な実施例について、さらに具体的かつ詳細に説明する。なお、以下の実施例で開示する構成は一例に過ぎず、本発明は図示された構成に限定されるものではない。従って、本発明は他の電子機器についても適用される。
【００１６】
なお、この明細書において、「記録」（「プリント」という場合もある）とは、文字、図形等有意の情報を形成する場合のみならず、有意無意を問わない。さらに人間が視覚で知覚し得るように顕在化したものであるか否かも問わず、広く記録媒体上に画像、模様、パターン等を形成する、または媒体の加工を行う場合も表すものとする。
【００１７】
また、「記録媒体」とは、一般的な記録装置で用いられる紙のみならず、広く、布、プラスチック・フィルム、金属板、ガラス、セラミックス、木材、皮革等、インクを受容可能なものも表すものとする。
【００１８】
さらに、「インク」（「液体」と言う場合もある）とは、上記「記録（プリント）」の定義と同様広く解釈されるべきものである。従って、記録媒体上に付与されることによって、画像、模様、パターン等の形成または記録媒体の加工、或いはインクの処理（例えば記録媒体に付与されるインク中の色剤の凝固または不溶化）に供され得る液体を表すものとする。
【００１９】
またさらに、「記録素子」（「ノズル」という場合もある）とは、特にことわらない限りインク吐出口乃至これに連通する液路及びインク吐出に利用されるエネルギーを発生する素子を総括して言うものとする。
【００２０】
図１は、本発明の代表的な実施例であるインクジェット記録装置（以下、記録装置）の主要な機構構成を示す斜視図である。
【００２１】
図１において、インクを吐出する複数のノズルからなるノズル列を有するインクジェット記録ヘッド（以下、記録ヘッド）１を搭載したキャリッジ２は、記録媒体の搬送方向と直交する走査方向に往復移動して記録媒体に記録を行なう。キャリッジ２はベルト１３に固定され、シャフト１２に摺動可能に取り付けられる。ベルト１３はキャリッジモータ１４により移動するので、ベルト１３に取り付けられたキャリッジ２もこれに伴って移動する。
【００２２】
記録された記録媒体は排紙ローラ３により装置外へ搬送される。記録ヘッド１のインク吐出面に対向して、記録媒体の記録面の裏面にプラテン４が設けられる。記録時には記録用紙などの記録媒体１５は紙押さえローラ５により押さえられ、記録の進行に伴って、搬送モータ８の駆動力が搬送ギア７と搬送モータギア９を介して伝達されたに搬送ローラ６により搬送される。
【００２３】
さらに、搬送ギア７の外周にはエンコーダフィルム１０が取り付けられており、搬送モータ８の回転に同期して回転する。そして、エンコーダセンサ１１を用いてエンコーダフィルム１０に所定間隔で設けられたスリットの検知を行うことにより、エンコーダ信号を発生し、この信号に基いて記録媒体１５の搬送位置の検出と記録タイミングの生成を行なう。
【００２４】
図２は図１に示した記録装置の制御構成を示すブロック図である。
【００２５】
図２に示されているように、記録ヘッド１は第１ヘッド基板２９と第２ヘッド基板２８とを備えている。第１ヘッド基板２９にはノズルからインクを吐出して記録を行なうための記録素子を駆動する駆動素子３５を備える。なお、記録素子は、例えば、電気熱変換体（ヒータ）である。駆動素子３５は、例えば、トランジスタ等のスイッチ素子である。一方、第２ヘッド基板２８はヘッド制御信号数の削減を目的として、シリアル信号の受信や記録ヘッド１と記録装置の制御基板１７とを接続して通信を行う為の通信回路３３を有したＡＳＩＣ（特定用途集積回路）３１等を搭載する。
【００２６】
ホスト１６から送信された制御コマンドや記録データは、制御基板１７に配置されるＡＳＩＣ（特定用途集積回路）１８内のインタフェース（Ｉ／Ｆ）回路２２によって受信される。受信された制御コマンドはＣＰＵ１９によって解析され、この制御コマンドに従って記録装置の制御が行われる。また、ＣＰＵ１９は、ＲＯＭ２０に予め格納されているプログラムや、ホスト１６からＩ／Ｆ回路２２を介して入力される制御コマンドに従って記録装置全体の制御を行う。なお、ＲＯＭ２０には、ＣＰＵ１９が動作するためのプログラムや記録ヘッド１の制御に必要な各種テーブルなどが格納されている。
【００２７】
また、インタフェース（Ｉ／Ｆ）回路２２によって受信された記録データは、画像処理回路２３に送られ、記録方法に応じた様々な画像処理が施され、ＳＲＡＭ２６へ一度格納される。ＳＲＡＭ２６に格納された記録データは、記録を行う所定のタイミングで読み出され、データ転送回路２４（第２の送信手段）によってシリアル信号に変換されて差動送信回路２５から低電圧差動信号に変換されて記録ヘッド１へ送信される。通信回路２７（第１の送信手段）は記録ヘッドに配置されたＡＳＩＣ３１の設定や記録ヘッド１の状態を把握するための通信に用いられる。
【００２８】
さて、記録ヘッド１では、第２ヘッド基板２８に配置されるＡＳＩＣ３１内の差動信号受信回路３２によって、制御基板１７側から低電圧差動信号で送信されてくる記録データ信号を受信する。その受信後、元のレベルに戻された記録データ信号はヘッド制御回路３４（制御手段）に渡される。ヘッド制御回路３４では受信した記録データ信号をデシリアライズした後に、第１ヘッド基板２９の駆動回路３６へと渡し、駆動素子３５を駆動して記録を行う。
【００２９】
また、第２ヘッド基板２８のメモリ３０には、記録ヘッド１の使用履歴や駆動素子３５の特性等の情報が予め保持されている。その保持内容の確認や更新は、通信回路３３を用いて記録装置の本体側の制御基板１７に配置されたＡＳＩＣ１８内の通信回路２７と通信を行う事によって実現される。
【００３０】
次に、以上の構成をもつ記録装置と記録ヘッドとの間のＬＶＤＳ（低電圧差動信号）の送受信に係わる信号伝送制御方法について説明する。
【００３１】
図３は第２ヘッド基板２９のＡＳＩＣ３１と本体側の制御基板１７のＡＳＩＣ１８との詳細な構成を示すブロック図である。
【００３２】
図３に示すように、ＡＳＩＣ１８とＡＳＩＣ３１との間には次の３種類の信号ラインが存在する。即ち、記録データ信号の転送を行うためのデータ転送ライン３７と、ＡＳＩＣ３１のリセットの制御を行うためのリセット信号ライン３８と、ＡＳＩＣ１８とＡＳＩＣ３１とがレジスタの設定や状態の確認を行うために使用する通信ライン３９である。差動クロック信号ライン３７ａと差動データ信号ライン３７ｂを総称してデータ転送ライン（差動信号ライン）３７と表現する。送信用通信ライン３９ａと受信用通信ライン３９ｂを総称して通信ライン３９と表現する。
【００３３】
ＡＳＩＣ１８内で生成された記録データ信号は、データ転送回路２４においてシリアル信号に変換され、差動送信回路２５によって低電圧差動信号に変換されて、データ転送ライン３７を通じてＡＳＩＣ３１に転送される。その送信信号は、シリアル転送に必要なクロック信号（ＣＬＫ＿Ｎ、ＣＬＫ＿Ｐ）とデータ信号（ＤＴ＿Ｎ、ＤＴ＿Ｐ）である。クロック信号（ＣＬＫ＿Ｎ、ＣＬＫ＿Ｐ）は差動クロック信号ライン３７ａを介して転送される。データ信号（ＤＴ＿Ｎ、ＤＴ＿Ｐ）は、差動データ信号ライン３７ｂを介して転送される。シリアル転送に用いるクロック信号（ＣＬＫ＿Ｎ、ＣＬＫ＿Ｐ）は、データ信号の転送同期をとるためだけではなく、ＡＳＩＣ３１の基本動作クロック（ＣＬＫ）としても使用される。
【００３４】
この様な構成を取ることで、記録ヘッド側の基板上にクロック信号を生成する発振子や発振器を備える必要がなく、放射ノイズの低減、装置コストのコストダウンにつながる。リセット信号（／ＲＳＴ）については、本体側制御の動作状況に応じて、ＡＳＩＣ１８によって制御される。また、ＡＳＩＣ１８とＡＳＩＣ３１との間では、夫々に搭載されたメモリやＡＳＩＣとの通信用に、別途通信ライン３９が備えられる。通信ライン３９を用いてＡＳＩＣ１８とＡＳＩＣ３１とはシリアル通信を行う。従って、図示のように送信用通信ライン３９ａを介して転送される送信側信号ＴＸと受信用通信ライン３９ｂを介して転送される受信側信号ＲＸの２種類の信号が存在する。
【００３５】
差動信号受信回路３２（生成手段）には低電圧差動バッファ３２ａ、３２ｂが設けられている。低電圧差動伝送に使用される低電圧差動バッファには出荷試験等を考慮してパワーダウン信号（ＰＤＺ）が入力される。通常使用時には、パワーダウン信号（ＰＤＺ）をオフ状態（ハイレベル“１”）にして、外部（ここでは、記録装置の本体側）から送信されてきたデータが正しく内部に伝搬するようにする。一方、ＡＳＩＣの低電圧差動バッファの出荷試験においては、パワーダウン信号（ＰＤＺ）をオン状態（ローレベル“０”）にして、内部（ここでは記録ヘッドの差動受信回路）に貫通電流が流れない様にする。
【００３６】
しかしながら、この実施例のように低電圧差動信号のクロック信号を記録ヘッドのＡＳＩＣの内部回路の動作クロック信号としている場合、パワーダウン信号（ＰＤＺ）の解除タイミングと、リセットの解除タイミングを同じにすると次のような問題がある。即ち、パワーダウン信号（ＰＤＺ）の解除して間もない間はクロック信号が安定して内部（ここでは記録ヘッド）に供給されていない状態である。このため、クロック信号が不安定な状態でリセットが解除されると、動作不良を引き起こす可能性がある。
【００３７】
以上のことを考慮し、この実施例では、演算素子（演算回路（演算手段））３２ｃによってＡＳＩＣ３１のリセット信号（／ＲＳＴ）とＡＳＩＣ３１とＡＳＩＣ１８との通信ライン３９の送信側信号ＴＸとのＯＲ演算（論理和）を取る。即ち、論理演算を行う。そして、この論理和出力をパワーダウン信号（ＰＤＺ）として用いる。
【００３８】
図４は差動クロック信号ライン３７ａとリセット信号ライン３８と送信用通信ライン３９ａにより送受される信号と演算素子３２ｃから出力されたパワーダウン信号と差動受信回路３２で生成されたクロック信号のタイミングチャートを示す図である。図４において、タイミングＴ0からタイミングＴ3までの期間はＡＳＩＣ３１がリセット状態である。タイミングＴ1からタイミングＴ2までの期間は、クロック信号（ＣＬＫ）は不安定であることを示す。タイミングＴ2以降の期間は、クロック信号（ＣＬＫ）は安定していることを示す。
【００３９】
なお、図４では、リセット信号（／ＲＳＴ）とパワーダウン信号（ＰＤＺ）はともにその信号レベルがハイレベル“１”であることが解除状態の場合を示している。しかしながら、リセット信号、パワーダウン信号に適用される論理が違えば、配置されるゲート回路は異なることは言うまでもない。
【００４０】
以上構成を用いることで、図４に示すように、タイミングＴ1で送信側信号ＴＸをローレベル“０”の状態からハイレベル“１”の状態にすることでパワーダウン信号（ＰＤＺ）がオフ（ハイレベル“１”）となる。タイミングＴ1はパワーダウン信号を解除するタイミングである。そして、タイミングＴ1からタイミングＴ4までの期間、送信側信号ＴＸの状態をハイレベル“１”に維持する。そして、タイミングＴ4以降に、通信の制御を行う。パワーダウン信号がハイレベルになるタイミングで、差動受信回路３２は電力の入力を開始する。電力の入力を開始後、所定時間経過した後のタイミングＴ3でリセット信号（／ＲＳＴ）をローレベル“０”の状態からハイレベル“１”の状態にする。
【００４１】
このようにクロック信号が内部（ここでは記録ヘッド）に安定して入力された後に、リセット信号（／ＲＳＴ）をディスエーブル（ハイレベル“１”）の状態にすることができる。そして、このリセット信号によりＡＳＩＣ３１内のリセットを解除する。タイミングＴ3は、リセット信号をディスエーブルの状態にするタイミングである。このように、パワーダウンを解除した後、一定の時間ウエイトしてからリセットを解除する。データ転送回路２４は、クロック信号（ＣＬＫ）が安定するタイミングＴ2以降の期間で、このリセットを解除するように制御する。また、通信回路２７は、送信側信号ＴＸの制御として、リセット信号をディスエーブルにした後に、通信を開始する。通信を開始する前の信号レベルが固定された送信側信号ＴＸを用いてパワーダウン信号（ＰＤＺ）の制御を行う構成により、送信側信号ＴＸの状態によってパワーダウン信号（ＰＤＺ）が変化する事はない。従って、適切なタイミングでＡＳＩＣ３１をリセットすることができる。これにより、通信ライン３９を用いたＡＳＩＣ１８とＡＳＩＣ３１との通信が可能となる。通信回路３３はリセット信号（／ＲＳＴ）の入力に基づきリセットを解除した後、通信可能状態となり、ＡＳＩＣ１８の通信回路２７との通信を行なう。
【００４２】
このようにこの実施例では、パワーダウン信号の制御を、ＡＳＩＣのリセット信号とこれとは別途備えられている通信ラインの信号との論理条件を考慮して制御を行う。
【００４３】
従って以上説明した実施例に従えば、専用の信号や遅延回路等を用いることなく、低電圧差動バッファの出力が安定したタイミングでのクロック信号の記録ヘッド内部への供給と、ＡＳＩＣのリセット解除を行うことができる。また、リセット解除後は通信ラインの信号を用いた通信も正常に行うことが可能となる。
【００４４】
なお、以上説明した実施例では、シリアルタイプの記録装置について説明したが、フルラインタイプの記録装置にも適用できる。また、記録ヘッドの形態として記録素子としてピエゾ素子を備えた記録ヘッドにも適用できる。
【００４５】
また、以上説明した実施例は、記録装置の本体に設けられたＡＳＩＣと記録ヘッドに設けられたＡＳＩＣとの間の通信について説明したが、他の電子機器にも適用できる。例えば、画像読取装置の本体に設けられたＡＳＩＣと読取ヘッド（駆動ユニット）との間に設けられたＡＳＩＣとの間の通信について適用しても構わない。その読取ヘッドは、光電変換素子、発光素子（ＬＥＤ）等を有しており、読取ヘッドは、光電変換素子の駆動を制御する制御回路あるいは発光素子の駆動を制御する制御回路を備えている。
【図１】
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【図２】
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【図３】
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【図４】
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