(57)【要約】      （修正有）【課題】信頼性を向上できる積層半導体装置を提供する。【解決手段】積層半導体装置は第１半導体チップ２１及び１つまたは複数の第２半導体チップ２３、２５、２７を含む。第１半導体チップは複数の第１貫通電極（ＴＳＶ）３４を備えて第１厚さを有する。第２半導体チップのそれぞれは複数の第２貫通電極（ＴＳＶ）３３を備え、前記第１厚さよりも薄い第２厚さを有し、前記第１半導体チップの上部に積層される。【選択図】図１
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【特許請求の範囲】
【請求項１】
複数の第１貫通電極（ＴＳＶ）を備える第１半導体チップと、
複数の第２貫通電極（ＴＳＶ）を備え、前記第１半導体チップよりも薄く、前記第１半導体チップの下にある少なくとも１つの第２半導体チップと、
を含むことを特徴とする積層半導体装置。
【請求項２】
前記第１貫通電極は、それぞれの前記第１半導体チップの上部面から下部面まで形成されることを特徴とする請求項１に記載の積層半導体装置。
【請求項３】
前記第１貫通電極は、それぞれの前記第１半導体チップの下部面から前記第１半導体チップの内部まで形成されることを特徴とする請求項１に記載の積層半導体装置。
【請求項４】
前記積層半導体装置は、
前記第２半導体チップの下にある主基板をさらに含み、前記第２半導体チップのうち最も下にある半導体チップは外部接続端子を介して前記主基板に電気的に接続されることを特徴とする請求項１に記載の積層半導体装置。
【請求項５】
前記外部接続端子のそれぞれは、導電性バンプまたはソルダボールからなることを特徴とする請求項４に記載の積層半導体装置。
【請求項６】
前記第２半導体チップのうち最も下にある半導体チップは、プロセッサチップに電気的に接続されることを特徴とする請求項１に記載の積層半導体装置。
【請求項７】
前記第１半導体チップ及び前記第２半導体チップは、同一種類の半導体チップであることを特徴とする請求項１に記載の積層半導体装置。
【請求項８】
前記第１半導体チップ及び前記第２半導体チップは、互いに異なる種類の半導体チップであることを特徴とする請求項１に記載の積層半導体装置。
【請求項９】
前記第１半導体チップと前記第２半導体チップのうちの前記第１半導体チップに隣接した半導体チップとの間の第１間隔は、前記第２半導体チップ間の第２間隔よりも大きいことを特徴とする請求項１に記載の積層半導体装置。
【請求項１０】
前記第１間隔と前記第２間隔は、導電性バンプの大きさによって調節されることを特徴とする請求項９に記載の積層半導体装置。
【請求項１１】
前記第１半導体チップの表面に、前記第１貫通電極に整列された内部接続端子をさらに含むことを特徴とする請求項１に記載の積層半導体装置。
【請求項１２】
前記内部接続端子のそれぞれは、導電性バンプまたはソルダボールからなることを特徴とする請求項１１に記載の積層半導体装置。
【請求項１３】
前記第１半導体チップ及び前記少なくとも１つの第２半導体チップを覆う封止剤をさらに含むことを特徴とする請求項１に記載の積層半導体装置。
【請求項１４】
前記封止剤は、第１半導体チップ及び前記少なくとも１つの第２半導体チップの側壁を覆い、前記第１半導体チップの一面は前記封止剤で覆われないことを特徴とする請求項１３に記載の積層半導体装置。
【請求項１５】
前記第１半導体の一面に配置された補助基板をさらに含むことを特徴とする請求項１に記載の積層半導体装置。
【請求項１６】
前記積層半導体装置は、
前記第１半導体チップの上にある補助基板と、
前記第２半導体チップの下にある主基板と、
を含むことを特徴とする請求項１に記載の積層半導体装置。
【請求項１７】
前記第１半導体チップ及び前記第２半導体チップを覆う封止剤をさらに含むことを特徴とする請求項１６に記載の積層半導体装置。
【請求項１８】
前記封止剤は前記補助基板を覆うことを特徴とする請求項１７に記載の積層半導体装置。
【請求項１９】
複数の第１貫通電極（ＴＳＶ）を備える第１半導体チップを準備する段階と、
複数の第２貫通電極（ＴＳＶ）を備え、前記第１半導体チップよりも薄い少なくとも１つの第２半導体チップを前記第１半導体チップの上部に積層する段階と、
を含むことを特徴とする積層半導体装置の製造方法。
【請求項２０】
封止剤を用いて前記第１半導体チップ及び前記第２半導体チップを覆う段階をさらに含むことを特徴とする請求項１９に記載の積層半導体装置の製造方法。
【請求項２１】
複数の第１貫通電極（ＴＳＶ）を備える第１半導体チップと、
複数の第２貫通電極（ＴＳＶ）を備え、前記第１半導体チップよりも薄く、前記第１半導体チップの下にある少なくとも１つの第２半導体チップと、
前記第１半導体チップと前記第２半導体チップとの間にあって、前記第１及び第２貫通電極を電気的に接続する複数の内部接続端子と、
前記少なくとも１つの第２半導体チップの下にある主基板と、
前記第２半導体チップと前記主基板との間にあって、前記第２半導体チップを前記主基板に電気的に接続する少なくとも１つの接続端子と、を含み、
前記第１半導体チップの厚さは前記第２半導体チップの厚さよりも厚いことを特徴とする積層半導体装置。
【請求項２２】
前記積層半導体装置は、
前記第１半導体チップの上にある補助基板をさらに含むことを特徴とする請求項２１に記載の積層半導体装置。
【請求項２３】
前記第１半導体チップは、前記第２半導体チップよりも２倍以上厚いことを特徴とする請求項２１に記載の積層半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に複数のチップを３次元的に積層した積層半導体装置及び積層半導体装置の製造方法に関する。
【背景技術】
【０００２】
最近、半導体集積回路との間の超高速通信のために貫通電極を通信手段として用いて３次元的にメモリチップを積層する積層半導体装置についての研究が行われている。
【０００３】
積層半導体装置において、各半導体チップを積層する過程で熱や圧力によって各半導体チップに欠陥が発生しうる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】大韓民国特許出願公開第２００９−００９７７２１号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明の目的は、優れた信頼性を有する積層半導体装置を提供することにある。
【０００６】
本発明の他の目的は、優れた信頼性を有する積層半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【０００７】
上記目的を達成するために、本発明の一実施形態による積層半導体装置は第１半導体チップ及び１つまたは複数の第２半導体チップを含む。
【０００８】
第１半導体チップは複数の第１貫通電極（ＴＳＶ）を備える。第２半導体チップのそれぞれは複数の第２貫通電極（ＴＳＶ）を備え、前記第１半導体チップよりも薄く、前記第１半導体チップの下に積層される。
【０００９】
本発明の一実施形態によれば、前記第１貫通電極のそれぞれは、前記第１半導体チップの上部面から下部面（ｕｐｐｅｒ  ｓｕｒｆａｃｅ  ａｎｄ  ｌｏｗｅｒ  ｓｕｒｆａｃｅ）まで形成される。
【００１０】
本発明の一実施形態によれば、前記第１貫通電極のそれぞれは、前記第１半導体チップの下部面（ｌｏｗｅｒ  ｓｕｒｆａｃｅ）から内部（ｉｎｔｅｒｎａｌ  ｐｏｒｔｉｏｎ）まで形成される。
【００１１】
本発明の一実施形態によれば、前記積層半導体装置は、前記第２半導体チップの下にある主基板（ｍａｉｎ  ｓｕｂｓｔｒａｔｅ）をさらに含み、前記第２半導体チップのうち最も下に（ｌｏｗｅｒｍｏｓｔ）ある半導体チップは外部接続端子を介して前記主基板に電気的に接続される。
【００１２】
本発明の一実施形態によれば、前記外部接続端子のそれぞれは、導電性バンプまたはソルダボール（ｓｏｌｄｅｒ  ｂａｌｌ）で形成される。
【００１３】
本発明の一実施形態によれば、前記第２半導体チップのうち最も下（ｌｏｗｅｒｍｏｓｔ）にある半導体チップはプロセッサチップに電気的に接続される。
【００１４】
本発明の一実施形態によれば、前記第１半導体チップ及び前記第２半導体チップは同一種類の半導体チップとすることができる。
【００１５】
本発明の一実施形態によれば、前記第１半導体チップ及び前記第２半導体チップは互いに異なる種類の半導体チップとすることができる。
【００１６】
本発明の一実施形態によれば、前記第１半導体チップと前記第２半導体チップのうち前記第１半導体チップに隣接した半導体チップ間の第１間隔は、前記第２半導体チップ間の第２間隔よりも大きくてもよい。
【００１７】
本発明の一実施形態によれば、前記第１間隔と前記第２間隔は導電性バンプの大きさによって調節することができる。
【００１８】
本発明の一実施形態によれば、前記積層半導体装置は、前記第１半導体チップの表面に前記第１貫通電極に整列された内部接続端子をさらに含むことができる。
【００１９】
本発明の一実施形態によれば、前記内部接続端子のそれぞれは導電性バンプまたはソルダボールで形成される。
【００２０】
本発明の一実施形態によれば、前記第１半導体チップ及び前記少なくとも１つの第２半導体チップを覆う封止剤（ｅｎｃａｐｓｕｌａｎｔ）をさらに含むことができる。
【００２１】
本発明の一実施形態によれば、前記封止剤は第１半導体チップ及び前記少なくとも１つの第２半導体チップの側壁を覆い、前記第１半導体チップの一面は前記封止剤によって覆われないことがある。
【００２２】
本発明の一実施形態によれば、前記積層半導体装置は前記第１半導体の一面に配置された補助基板をさらに含むことができる。
【００２３】
本発明の他の一実施形態による積層半導体装置は、主基板、補助基板、第１半導体チップ及び１つまたは複数の第２半導体チップを含む。
【００２４】
第１半導体チップは、前記主基板と前記補助基板との間に形成され、複数の第１貫通電極（ＴＳＶ）を備える。第２半導体チップは前記第１半導体チップと前記主基板との間に形成され、複数の第２貫通電極（ＴＳＶ）を備え、前記第１半導体チップよりも薄く、前記第１半導体チップの上部に積層された１つまたは複数の第２半導体チップを含む。
【００２５】
本発明の一実施形態によれば、前記第１半導体チップ及び前記第２半導体チップを覆う封止剤（ｅｎｃａｐｓｕｌａｎｔ）をさらに含むことができる。
【００２６】
本発明の一実施形態によれば、前記封止剤は前記補助基板を覆うことができる。
【００２７】
本発明の一実施形態によれば、前記積層半導体装置は前記第１半導体チップの上にある補助基板（ａｕｘｉｌｉａｒｙ  ｓｕｂｓｔｒａｔｅ）、及び前記第２半導体チップの下にある主基板（ｍａｉｎ  ｓｕｂｓｔｒａｔｅ）をさらに含むことができる。
【００２８】
本発明の一実施形態による積層半導体装置の製造方法は、複数の第１貫通電極（ＴＳＶ）を備える第１半導体チップを準備する段階と、複数の第２貫通電極（ＴＳＶ）を備え、前記第１半導体チップより薄い少なくとも１つの第２半導体チップを前記第１半導体チップの上部に積層する段階と、を含む。
【００２９】
本発明の一実施形態によれば、積層半導体装置の製造方法は、封止剤（ｅｎｃａｐｓｕｌａｎｔ）を用いて前記第１半導体チップ及び前記第２半導体チップを覆う段階をさらに含むことができる。
【００３０】
本発明の一実施形態による積層半導体装置は、第１半導体チップ、第２半導体チップ、複数の内部接続端子、主基板及び接続端子（ｃｏｎｎｅｃｔｉｎｇ  ｔｅｒｍｉｎａｌｓ）を含む。
【００３１】
第１半導体チップは複数の第１貫通電極（ＴＳＶ）を備える。第２半導体チップは複数の第２貫通電極（ＴＳＶ）を備え、前記第１半導体チップよりも薄く、前記第１半導体チップの下にある。内部接続端子は前記第１半導体チップと前記第２半導体チップとの間にあり、前記第１及び第２貫通電極を電気的に接続する。主基板は前記少なくとも１つの第２半導体チップの下にある。接続端子のそれぞれは前記第２半導体チップと前記主基板との間にあり、前記第２半導体チップを前記主基板に電気的に接続する。前記第１半導体チップの厚さは前記第２半導体チップの厚さよりも厚い場合もある。
【発明の効果】
【００３２】
本発明の実施形態による積層半導体装置は、貫通電極を備えた厚い第１半導体チップと、貫通電極を備え、第１半導体チップよりも薄い第２半導体装置と、を含む。また、第１半導体チップと第２半導体チップのうち第１半導体チップに隣接した半導体チップとの間の第１間隔は、第２半導体チップ間の第２間隔よりも大きい。
【００３３】
したがって、本発明の実施形態による積層半導体装置は、積層半導体装置の積層過程で発生する熱の放出が容易であり、厚い半導体チップは積層半導体装置の積層過程で支持台の役割をする。よって、本発明の実施形態による積層半導体装置は熱膨脹係数の不一致や熱履歴（ｔｈｅｒｍａｌ  ｂｕｄｇｅｔ）に起因する信頼性不良を低減することができるため、製造歩留りが高い。
【図面の簡単な説明】
【００３４】
【図１】本発明の第１の実施形態による積層半導体装置を示す簡略化された断面図である。
【図２】本発明の第２の実施形態による積層半導体装置を示す簡略化された断面図である。
【図３】図１の積層半導体装置のパッケージングされた状態の半導体装置の一例を示す断面図である。
【図４】図３のＫ部分を詳細に示す拡大図である。
【図５】図１の積層半導体装置のパッケージングされた状態の半導体装置の他の一例を示す断面図である。
【図６】図１の積層半導体装置のパッケージングされた状態の半導体装置のさらに他の一例を示す断面図である。
【図７】図１の積層半導体装置のパッケージングされた状態の半導体装置のさらに他の一例を示す断面図である。
【図８】本発明の実施形態によるパッケージングされた積層半導体装置の製造方法の一例を説明するための断面図である。
【図９】本発明の実施形態によるパッケージングされた積層半導体装置の製造方法の一例を説明するための断面図である。
【図１０】本発明の実施形態によるパッケージングされた積層半導体装置の製造方法の一例を説明するための断面図である。
【図１１】本発明の実施形態によるパッケージングされた積層半導体装置の製造方法の一例を説明するための断面図である。
【図１２】本発明の実施形態によるパッケージングされた積層半導体装置の製造方法の他の例を説明するための断面図である。
【図１３】本発明の実施形態によるパッケージングされた積層半導体装置の製造方法の他の例を説明するための断面図である。
【図１４】本発明の実施形態によるパッケージングされた積層半導体装置の製造方法の他の例を説明するための断面図である。
【図１５】本発明の第３の実施形態による積層半導体装置を示す簡略化された断面図である。
【図１６】本発明の第４の実施形態による積層半導体装置を示す簡略化された断面図である。
【図１７】本発明の実施形態による積層半導体装置が装着された半導体モジュールを示す平面図である。
【図１８】本発明の実施形態による積層半導体装置を含む電子システムの一例を示すブロック図である。
【発明を実施するための形態】
【００３５】
本明細書に開示した本発明の実施例について、特定の構造的ないし機能的説明は、単に本発明の実施例を説明するための目的として例示されたものであって、本発明の実施形態は多様な形態で実施することができ、本明細書に説明されている実施形態に限定されるものとして解釈されてはいけない。
【００３６】
本発明は多様な変更を加えることができるとともに、多様な形態を有することができ、特定実施形態を図面に例示して本明細書に詳細に説明される。しかしながら、これは、本発明を特定開示形態に対して限定しようとすることではなく、本発明の思想及び技術範囲に含まれるすべての変更、均等物ないし代替物を含むものとして理解されなければならない。
【００３７】
「第１」、「第２」などの用語は、多様な構成要素を説明するのに使用することができるが、上記構成要素はこの用語によって限定されない。上記用語は１つの構成要素を他の構成要素から区別する目的だけに用いられる。例えば、本発明の権利範囲から離脱せず、第１構成要素は第２構成要素に命名されることができ、同様に、第２構成要素も第１構成要素に命名されることができる。
【００３８】
ある構成要素が他の構成要素に「連結されて」あるとか「接続されて」あるとした場合には、その他の構成要素に直接的に連結されているか、または接続されていることもできるが、その中間に他の構成要素も存在することができると理解すべきである。一方、ある構成要素が他の構成要素に「直接連結されて」あるとか「直接接続されて」あるとした場合には、その中間に他の構成要素が存在しないものとして理解すべきである。構成要素との関係を説明する他の表現、すなわち「〜間に」と「すぐ〜間に」または「〜に隣接する」と「〜に直接隣接する」なども同様に解釈しなければならない。
【００３９】
本出願に使用する用語は、単に特定の実施例を説明するために用いられたものであって、本発明を限定しようとする意図ではない。単数表記は文脈上明白に違う意味を有しない限り、複数をも含むものである。本出願において、「含む」または「有する」などの用語は、説示された特徴、数字、段階、動作、構成要素、部分品またはこれらを組み合わせたものが存在していることを指定しようとするものであって、１つまたはその以上の他の特徴や数字、段階、動作、構成要素、部分品またはこれらを組み合わせたものなどの存在または付加可能性をあらかじめ排除しないものとして理解すべきである。
【００４０】
他に定義しない限り、技術的や科学的な用語を含み、ここで用いるすべての用語は本発明が属する技術分野において通常知識を有する者にて一般的に理解していることと同一意味を有する。一般的に用いられ、事前に定義されている用語は関連技術の文脈上に有する意味と一致する意味を有するものと解釈されなければならなく、本出願にて明白に定義しない限り、理想的や過度に形式的な意味として解釈されない。
【００４１】
一方、ある実施形態が他に実現することが可能である場合、特定ブロック内に銘記された機能や動作がフローチャートに銘記された手順と異なって行われる場合がある。例えば、連続する２つのブロックが実際に同時に行われることができ、関連する機能や動作によってはこれらのブロックが逆に行われることができる。
【００４２】
以下、添付した図面を参照して本発明の好ましい実施形態を説明する。
【００４３】
図１は、本発明の第１の実施形態による積層半導体装置を示す簡略化された断面図である。
【００４４】
図１に示すように、積層半導体装置は、第１半導体チップ２１及び１つまたは複数の第２半導体チップ２３、２５、２７を含む。
【００４５】
第１半導体チップ２１は、第１貫通電極（ｔｈｒｏｕｇｈ  ｓｉｌｉｃｏｎ  ｖｉａ；ＴＳＶ）３４を備える。第２半導体チップ２３、２５、２７は、第２貫通電極３３を備え、第１半導体チップ２１よりも薄く、第１半導体チップ２１の上部に積層される。
【００４６】
図１に示す積層半導体装置において、第１貫通電極３４は、第１半導体チップ２１の両表面間に形成されることができる。第１半導体チップ２１と第２半導体チップ２３、２５、２７のうちの半導体チップ２３との間及び第２半導体チップ２３、２５、２７との間には後述のように接着膜１１が介在されることができる。また、第１半導体チップ２１と第２半導体チップ２３、２５、２７のうちの半導体チップ２３との間及び第２半導体チップ２３、２５、２７との間には、第１半導体チップ２１と第２半導体チップ２３、２５、２７とを互いに電気的に接続するための内部接続端子３５が含まれる。内部接続端子３５は貫通電極３３、３４と整列（ａｌｉｇｎ）され、導電性バンプ（ｃｏｎｄｕｃｔｉｖｅ  ｂｕｍｐ）、ソルダボール（ｓｏｌｄｅｒ  ｂａｌｌ）または導電性スペーサ（ｃｏｎｄｕｃｔｉｖｅ  ｓｐａｃｅｒ）を含むことができる。
【００４７】
後述のように、第１半導体チップ２１の下部面は、補助基板（ｄｕｍｍｙ  ｓｕｂｓｔｒａｔｅ）に結合されることができ、第２半導体チップ２３、２５、２７のうち一番上に位置する半導体チップ２７の上部面は外部接続端子を介して主基板（ｍａｉｎ  ｓｕｂｓｔｒａｔｅ）に電気的に接続されることができる。第１半導体チップ２１は積層半導体装置の製造工程の間に支持台として機能することができる。また、第２半導体チップ２３、２５、２７のうち一番上に位置する半導体チップ２７の上部面は外部接続端子を介してプロセッサチップに電気的に接続されることができる。
【００４８】
第１半導体チップ及び前記第２半導体チップのそれぞれは、同一種類の半導体チップであってもよく、互いに異なる種類の半導体チップとすることができる。
【００４９】
図２は、本発明の第２の実施形態による積層半導体装置を示す簡略化された断面図である。
【００５０】
図２の第１半導体チップ２１ａ内に形成された第１貫通電極３４ａは第１半導体チップ２１ａを貫通せず、第１半導体チップ２１ａの上部面と内部（ｉｎｔｅｒｎａｌ  ｐｏｒｔｉｏｎ）との間に形成される。
【００５１】
図１及び図２に示す第１半導体チップ２１、２１ａに含まれる第１貫通電極３４、３４ａは信号の伝送だけでなく、積層半導体装置の入出力ラインのインピーダンスを調節することができる。
【００５２】
図３は、図１の積層半導体装置をパッケージングした状態の半導体装置の一例を示す断面図であり、図４は、図３のＫ部分を詳細に示す拡大図である。
【００５３】
図３及び図４に示すように、本発明の実施形態による半導体装置は、第１半導体チップ２１及び第１半導体チップ２１上に積層された第２ないし第４半導体チップ２３、２５、２７を備えることができる。前記第１ないし第４半導体チップ２１、２３、２５、２７は封止剤（ｅｎｃａｐｓｕｌａｎｔ）４５で覆うことができる。前記第１半導体チップ２１は補助基板１２上に配置することができる。また、第４半導体チップ２７と隣接する主基板（ｍａｉｎ  ｓｕｂｓｔｒａｔｅ）１３が提供されることができる。前記主基板１３と前記封止剤４５との間にアンダーフィル（ｕｎｄｅｒ  ｆｉｌｌ）４７が介在されることができる。前記第１ないし第４半導体チップ２１、２３、２５、２７は、接続端子３５、４９及び貫通電極（ＴＳＶ）３３、３４を経由して前記主基板１３に電気的に接続されることができる。前記第１ないし第４半導体チップ２１、２３、２５、２７との間に接着膜１１が介在されることができ、前記第１半導体チップ２１と前記補助基板１２との間にも接着膜１１が介在されることができる。
【００５４】
前記第２ないし第４半導体チップ２３、２５、２７は前記第１半導体チップ２１上に順に積層されることができる。前記第１半導体チップ２１は第１厚さＴ１を備えることができる。前記第２ないし第４半導体チップ２３、２５、２７は第２厚さＴ２を備えることができる。前記第２厚さＴ２は前記第１厚さＴ１に比べて薄くすることができる。例えば、前記第１厚さＴ１は、前記第２厚さＴ２よりも２倍ないし３００倍の厚さとすることができる。いくつかの実施形態において、前記第１厚さＴ１は前記貫通電極（ＴＳＶ）３３の長さよりも厚くすることができる。例えば、前記第１厚さＴ１は前記貫通電極（ＴＳＶ）３３のそれぞれの最大長さよりも２倍ないし３００倍に厚くすることができる。
【００５５】
図４に示すように、前記第４半導体チップ２７は、再配線層（Ｒｅ−Ｄｉｓｔｒｉｂｕｔｉｏｎ  Ｌａｙｅｒ；ＲＤＬ）１３３及び前記貫通電極（ＴＳＶ）３３を備えることができる。前記第４半導体チップ２７の前面（ｆｒｏｎｔ  ｓｉｄｅ）にチップパッド１３１が配置されることができる。前記第４半導体チップ２７の前面は第１絶縁膜１４１で覆われることができ、前記第４半導体チップ２７の後面（ｂａｃｋ  ｓｉｄｅ）は第２絶縁膜１４５で覆われることができる。前記再配線層（ＲＤＬ）１３３は前記第１絶縁膜１４１上に形成することができる。前記再配線層（ＲＤＬ）１３３は前記チップパッド１３１を経由して前記第４半導体チップ２７内の活性素子（図示せず）に電気的に接続されることができる。前記再配線層（ＲＤＬ）１３３と前記第１絶縁膜１４１との間に障壁金属膜（ｂａｒｒｉｅｒ  ｍｅｔａｌ  ｌａｙｅｒ）１３５が介在されることができる。前記障壁金属膜１３５は前記再配線層（ＲＤＬ）１３３及び前記チップパッド１３１に接触することができる。
【００５６】
前記貫通電極（ＴＳＶ）３３は、前記第４半導体チップ２７を貫通して前記前面及び前記後面に露出されることができる。前記貫通電極（ＴＳＶ）３３と前記第４半導体チップ２７との間に第３絶縁膜１４３が介在されることができる。前記貫通電極（ＴＳＶ）３３は前記第４半導体チップ２７と絶縁された構成とすることができる。前記貫通電極（ＴＳＶ）３３と前記第３絶縁膜１４３との間に障壁金属膜１３５が介在されることができる。前記障壁金属膜１３５は前記貫通電極（ＴＳＶ）３３に接触することができる。前記貫通電極（ＴＳＶ）３３は、前記第４半導体チップ２７の前記前面に突出されることができる。前記貫通電極（ＴＳＶ）３３は前記第４半導体チップ２７の前記後面と実質的に同一平面を構成することができる。
【００５７】
前記チップパッド１３１は、アルミニウム（Ａｌ）、銅（Ｃｕ）、タングステン（Ｗ）、窒化タングステン（ＷＮ）、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）、タンタリウム（Ｔａ）、窒化タンタリウム（ＴａＮ）、及びこれらの組み合わせからなる一群から選択された少なくとも一つを備えることができる。前記障壁金属膜１３５は、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）、及びこれらの組み合わせからなる一群から選択された少なくとも一つとすることができる。前記貫通電極（ＴＳＶ）３３及び前記再配線層（ＲＤＬ）１３３は、タングステン（Ｗ）、窒化タングステン（ＷＮ）、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）、タンタリウム（Ｔａ）、窒化タンタリウム（ＴａＮ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、及びこれらの組み合わせからなる一群から選択された少なくとも一つを備えることができる。前記第１ないし第３絶縁膜１４１、１４３、１４５は、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜、低誘電膜（ｌｏｗ−Ｋ  ｄｉｅｌｅｃｔｒｉｃ  ｌａｙｅｒ）、及びこれらの組み合わせ膜からなる一群から選択された少なくとも一つを備えることができる。
【００５８】
いくつかの実施形態において、前記貫通電極（ＴＳＶ）３３は、前記前面と実質的に同一平面上に露出されるか、または前記前面より陥没した構成とすることができる。また、前記貫通電極（ＴＳＶ）３３は、前記後面に突出されるか、または前記後面よりも陥没した構成とすることができる。
【００５９】
他の実施形態において、前記貫通電極（ＴＳＶ）３３は前記再配線層（ＲＤＬ）１３３に接続されることができる。この場合、前記貫通電極（ＴＳＶ）３３は、前記再配線層（ＲＤＬ）１３３及び前記チップパッド１３１を経由して前記第４半導体チップ２７内の活性素子（図示せず）に電気的に接続されることができる。
【００６０】
図３に示すように、貫通電極（ＴＳＶ）３３、３４は、前記第１ないし第４半導体チップ２１、２３、２５、２７に対して、所定間隔に複数個を配置することができる。前記第１半導体チップ２１上に内部接続端子３５が提供されることができる。前記内部接続端子３５は前記第１半導体チップ２１内の活性素子（図示せず）に電気的に接続されることができる。前記内部接続端子３５は、導電性バンプ、ソルダボール、導電性スペーサ、及びこれらの組み合わせからなる一群から選択された一つとすることができる。
【００６１】
前記第２半導体チップ２３は、複数の前記貫通電極（ＴＳＶ）３３を備えることができる。前記貫通電極（ＴＳＶ）３３の一端は前記内部接続端子３５に接触することができる。前記第１半導体チップ２１と前記第２半導体チップ２３との間に前記接着膜１１が介在されることができる。前記貫通電極（ＴＳＶ）３３の他端に内部接続端子３５が付着されることができる。前記内部接続端子３５は、導電性バンプ、ソルダボール、導電性スペーサ、及びこれらの組み合わせからなる一群から選択された一つとすることができる。
【００６２】
前記第３半導体チップ２５も複数の前記貫通電極（ＴＳＶ）３３を備えることができる。前記貫通電極（ＴＳＶ）３３の一端は前記内部接続端子３５に接触することができる。前記第２半導体チップ２３と前記第３半導体チップ２５との間に前記接着膜１１が介在されることができる。前記貫通電極（ＴＳＶ）３３の他端に内部接続端子３５が付着されることができる。
【００６３】
前記第４半導体チップ２７も複数の前記貫通電極（ＴＳＶ）３３を備えることができる。前記貫通電極（ＴＳＶ）３３の一端は前記内部接続端子３５に接触することができる。前記第３半導体チップ２５と前記第４半導体チップ２７との間に前記接着膜１１が介在されることができる。前記貫通電極（ＴＳＶ）３３の他端は外部接続端子４９に接触することができる。前記外部接続端子４９は、導電性バンプ、ソルダボール、導電性スペーサ、ピングリッドアレイ（ｐｉｎ  ｇｒｉｄ  ａｒｒａｙ；ＰＧＡ）、リードグリッドアレイ（ｌｅａｄ  ｇｒｉｄ  ａｒｒａｙ；ＬＧＡ）、及びこれらの組み合わせからなる一群から選択された一つとすることができる。
【００６４】
前記第１半導体チップ２１は、前記補助基板１２上に前記接着膜１１を用いて付着することができる。前記封止剤４５は前記補助基板１２を覆うように形成され、前記第１ないし第４半導体チップ２１、２３、２５、２７を取り囲むことができる。この場合、前記外部接続端子４９は前記封止剤４５を貫通して外部に露出することができる。前記封止剤４５はエポキシモールディングコンパウンド（ｅｐｏｘｙ  ｍｏｌｄｉｎｇ  ｃｏｍｐｏｕｎｄ；ＥＭＣ）とすることができる。
【００６５】
前記補助基板１２と対向する前記主基板１３が提供されることができる。前記主基板１３は基板パッド１５を備えることができる。前記主基板１３と前記封止剤４５との間に前記アンダーフィル４７が形成されることができる。前記外部接続端子４９は前記封止剤４５及び前記アンダーフィル４７を貫通して前記基板パッド１５に接触することができる。
【００６６】
結果的に、前記第１ないし第４半導体チップ２１、２３、２５、２７は、前記内部接続端子３５、前記貫通電極（ＴＳＶ）３３及び前記外部接続端子４９を経由して前記主基板１３に電気的に接続されることができる。
【００６７】
前記補助基板１２はダミー基板（ｄｕｍｍｙ  ｓｕｂｓｔｒａｔｅ）とすることができる。この場合、前記補助基板１２は前記第１ないし第４半導体チップ２１、２３、２５、２７と絶縁されることができる。前記主基板１３は前記外部接続端子４９に隣接した第１表面及び前記第１表面に対向する第２表面を備えることができる。前記主基板１３は電子システムのマザーボード（ｍｏｔｈｅｒ  ｂｏａｒｄ）に該当することができる。
【００６８】
図５は、図１の積層半導体装置をパッケージングした状態の半導体装置の他の一例を示す断面図である。
【００６９】
図５に示すように、本発明の実施形態による半導体装置は、第１ないし第４半導体チップ２１、２３、２５、２７、封止剤４５、主基板１３、基板パッド１５、アンダーフィル４７、接続端子３５、４９、貫通電極（ＴＳＶ）３３、及び接着膜１１を備えることができる。以下においては、差異点だけを簡略に説明する。
【００７０】
前記第１半導体チップ２１は第３厚さＴ３を備えることができる。前記第３厚さＴ３は前記第２厚さＴ２より厚く、前記第１厚さＴ１より薄くすることができる。
【００７１】
詳細に、図１のような実施形態による半導体装置を加工して前記補助基板１２及び前記接着膜１１を除去することができる。続いて、前記第１半導体チップ２１の一面を部分的に除去して厚さを減少させることができる。この場合、前記封止剤４５も部分的に除去することができる。前記第１半導体チップ２１及び前記封止剤４５は同一平面上に露出することができる。
【００７２】
図６は、図１の積層半導体装置をパッケージングした状態の半導体装置のさらに他の一例を示す断面図である。
【００７３】
図６に示すように、本発明の実施形態による半導体装置は、第１ないし第４半導体チップ２１、２３、２５、２７、封止剤４５、補助基板１２、主基板１３、基板パッド１５、接続端子３５、４９、貫通電極（ＴＳＶ）３３、及び接着膜１１を備えることができる。以下においては、その差異点だけを簡略に説明する。
【００７４】
前記封止剤４５は、前記主基板１３を覆い、前記補助基板１２及び前記第１ないし第４半導体チップ２１、２３、２５、２７を覆うことができる。前記第４半導体チップ２７と前記主基板１３との間に前記接着膜４１が介在されることができる。すなわち、前記接着膜１１は前記主基板１３及び前記第４半導体チップ２７に接触することができる。この場合、外部接続端子４９は前記接着膜４１を貫通して前記基板パッド１５に接触することができる。
【００７５】
図７は、図１の積層半導体装置をパッケージングした状態の半導体装置のさらに他の一例を示す断面図である。
【００７６】
図７に示すように、本発明の実施形態による半導体装置は、第１ないし第４半導体チップ２１、２３、２５、２７、封止剤４５、補助基板１２、主基板１３、基板パッド１５、接続端子３５、４９、貫通電極（ＴＳＶ）３３、及び接着膜１１を備えることができる。以下においては、その差異点だけを簡略に説明する。
【００７７】
前記封止剤４５は、前記主基板１３を覆い、前記補助基板１２及び前記第１ないし第４半導体チップ２１、２３、２５、２７を覆うことができる。前記第４半導体チップ２７と前記主基板１３との間に前記封止剤４５が介在されることができる。すなわち、前記封止剤４５は前記主基板１３及び前記第４半導体チップ２７に接触することができる。この場合、外部接続端子４９は前記封止剤４５を貫通して前記基板パッド１５に接触することができる。
【００７８】
実施形態において、第２ないし第４半導体チップ２３、２５、２７は薄い半導体チップと称されることができる。さらに、前記薄い半導体チップは前記第１半導体チップ２１上に１つまたは複数個が順に積層される。
【００７９】
上記のように、本発明の実施形態によれば、前記第１ないし第４半導体チップ２１、２３、２５、２７、前記内部接続端子３５、前記貫通電極（ＴＳＶ）３３及び前記外部接続端子４９の構成により、熱膨脹係数（ｃｏｅｆｆｉｃｉｅｎｔ  ｏｆ  ｔｈｅｒｍａｌ  ｅｘｐａｎｓｉｏｎ；ＣＴＥ）の不一致に起因する信頼性不良を根源的に改善することができる。また、前記補助基板１２、前記第１ないし第４半導体チップ２１、２３、２５、２７、前記内部接続端子３５、前記貫通電極（ＴＳＶ）３３、前記外部接続端子４９、及び前記主基板１３を備える半導体装置の構成により熱膨脹係数（ＣＴＥ）の不一致及び熱履歴（ｔｈｅｒｍａｌ  ｂｕｄｇｅｔ）に起因する信頼性不良を著しく減少させることができる。
【００８０】
図８ないし図１１は、図３に示すパッケージングした半導体装置の製造方法の一例を説明するための断面図である。
【００８１】
図８に示すように、補助基板１２上に接着膜１１を用いて第１半導体チップ２１を所定間隔に付着することができる。前記第１半導体チップ２１の表面に内部接続端子３５を形成することができる。前記内部接続端子３５を形成することは、前記第１半導体チップ２１を前記補助基板１２に付着する前に行うことができ、あるいは前記第１半導体チップ２１を前記補助基板１２に付着した後に行うことができる。
【００８２】
前記補助基板１２は、軟性印刷回路基板（ｆｌｅｘｉｂｌｅ  ｐｒｉｎｔｅｄ  ｃｉｒｃｕｉｔ  ｂｏａｒｄ）、硬性印刷回路基板（ｒｉｇｉｄ  ｐｒｉｎｔｅｄ  ｃｉｒｃｕｉｔ  ｂｏａｒｄ）、またはこれらの組み合わせから形成することができる。前記第１半導体チップ２１は、シリコンウエハまたはＳＯＩ（ｓｉｌｉｃｏｎ  ｏｎ  ｉｎｓｕｌａｔｏｒ）ウエハを用いて形成することができる。前記第１半導体チップ２１は、ＤＲＡＭ（ｄｙｎａｍｉｃ  ｒａｎｄｏｍ  ａｃｃｅｓｓ  ｍｅｍｏｒｙ）、及びＳＲＡＭ（ｓｔａｔｉｃ  ｒａｎｄｏｍ  ａｃｃｅｓｓ  ｍｅｍｏｒｙ）のような揮発性メモリチップ、フラッシュメモリ（ｆｌａｓｈ  ｍｅｍｏｒｙ）、相変化メモリ（ｐｈａｓｅ  ｃｈａｎｇｅ  ｍｅｍｏｒｙ）、ＭＲＡＭ（ｍａｇｎｅｔｉｃ  ｒａｎｄｏｍ  ａｃｃｅｓｓ  ｍｅｍｏｒｙ）、及びＲＲＡＭ（ｒｅｓｉｓｔｉｖｅ  ｒａｎｄｏｍ  ａｃｃｅｓｓ  ｍｅｍｏｒｙ）のような不揮発性メモリチップ、またはこれらの組み合わせを備えることができる。いくつかの実施形態において、前記第１半導体チップ２１は、ロジッグ素子（ｌｏｇｉｃ  ｄｅｖｉｃｅ）、及び／またはマイクロプロセッサ（ｍｉｃｒｏ  ｐｒｏｃｅｓｓｏｒ）のような非メモリ素子を備えることができる。
【００８３】
前記第１半導体チップ２１は、前記再配線層（ＲＤＬ：図４の１３３）及び前記チップパッド（図４の１３１）と類似の構成要素を備えることができる。この場合、前記内部接続端子３５は前記再配線層（ＲＤＬ：図４の１３３）上に形成することができる。前記内部接続端子３５は、導電性バンプ、ソルダボール、導電性スペーサ、及びこれらの組み合わせからなる一群から選択された一つで形成することができる。例えば、前記内部接続端子３５は、相対的に小さい大きさを有するマイクロバンプ（ｍｉｃｒｏ  ｂｕｍｐ）を用いて形成することができる。
【００８４】
実施形態では、前記補助基板１２及び前記接着膜１１を省略することができる。
【００８５】
図９に示すように、前記第１半導体チップ２１上に接着膜１１を用いて第２ないし第４半導体チップ２３、２５、２７を順に付着することができる。前記第２ないし第４半導体チップ２３、２５、２７は複数の貫通電極（ｔｈｒｏｕｇｈ  ｓｉｌｉｃｏｎ  ｖｉａ；ＴＳＶ）３３を備えることができる。前記貫通電極（ＴＳＶ）３３は前記内部接続端子３５に整列されることができる。前記第２ないし第４半導体チップ２３、２５、２７との間に内部接続端子３５を形成することができる。内部接続端子３５は前記貫通電極（ＴＳＶ）３３に接触することができる。前記層間接続端子３５は、導電性バンプ、ソルダボール、導電性スペーサ、及びこれらの組み合わせからなる一群から選択された一つで形成することができる。
【００８６】
前記第２ないし第４半導体チップ２３、２５、２７は、同一種類のチップや互いに異なる種類のチップとすることができる。また、前記第２ないし第４半導体チップ２３、２５、２７は前記第１半導体チップ２１と同一種類のチップや異なる種類のチップとすることができる。前記第２ないし第４半導体チップ２３、２５、２７は、ＤＲＡＭ（ｄｙｎａｍｉｃ  ｒａｎｄｏｍ  ａｃｃｅｓｓ  ｍｅｍｏｒｙ）、及びＳＲＡＭ（ｓｔａｔｉｃ  ｒａｎｄｏｍ  ａｃｃｅｓｓ  ｍｅｍｏｒｙ）のような揮発性メモリチップ、フラッシュメモリ（ｆｌａｓｈ  ｍｅｍｏｒｙ）、相変化メモリ（ｐｈａｓｅ  ｃｈａｎｇｅ  ｍｅｍｏｒｙ）、ＭＲＡＭ（ｍａｇｎｅｔｉｃ  ｒａｎｄｏｍ  ａｃｃｅｓｓ  ｍｅｍｏｒｙ）、及びＲＲＡＭ（ｒｅｓｉｓｔｉｖｅ  ｒａｎｄｏｍ  ａｃｃｅｓｓ  ｍｅｍｏｒｙ）のような不揮発性メモリチップ、またはこれらの組み合わせを備えることができる。前記第２ないし第４半導体チップ２３、２５、２７は、ロジック素子（ｌｏｇｉｃ  ｄｅｖｉｃｅ）、及び／またはマイクロプロセッサ（ｍｉｃｒｏ  ｐｒｏｃｅｓｓｏｒ）のような非メモリ素子を備えることができる。
【００８７】
図１０に示すように、前記補助基板１２上に前記第１ないし第４半導体チップ２１、２３、２５、２７を覆う封止剤４５を形成することができる。前記封止剤４５は樹脂及びフィラー（ｆｉｌｌｅｒ）を含むエポキシモールディングコンパウンド（ｅｐｏｘｙ  ｍｏｌｄｉｎｇ  ｃｏｍｐｏｕｎｄ；ＥＭＣ）で形成することができる。前記封止剤４５は前記第１ないし第４半導体チップ２１、２３、２５、２７の側壁及び上部表面を覆うことができる。前記封止剤４５を貫通して前記貫通電極（ＴＳＶ）３３を露出する開口部４５Ｈを形成することができる。前記開口部４５Ｈはレーザドリリング（ｌａｓｅｒ  ｄｒｉｌｌｉｎｇ）技術を用いて形成することができる。
【００８８】
図１１に示すように、前記開口部４５Ｈに露出した前記貫通電極（ＴＳＶ）３３上に外部接続端子４９を付着することができる。また、シンギュレーション（ｓｉｎｇｕｌａｔｉｏｎ）工程を用いて前記封止剤４５及び前記補助基板１２を適当な大きさに分離することができる。
【００８９】
前記外部接続端子４９は、導電性バンプ、ソルダボール、導電性スペーサ、ピングリッドアレイ（ｐｉｎ  ｇｒｉｄ  ａｒｒａｙ；ＰＧＡ）、リードグリッドアレイ（ｌｅａｄ  ｇｒｉｄ  ａｒｒａｙ；ＬＧＡ）、及びこれらの組み合わせからなる一群から選択された一つで形成することができる。前記外部接続端子４９は内部接続端子３５よりも相対的に大きくすることができる。例えば、前記外部接続端子４９は前記内部接続端子３５よりも２倍ないし１０倍の大きさを有することができる。
【００９０】
実施形態において、図５のように、前記補助基板１２及び前記接着膜１１を除去する工程をさらに追加することができる。前記補助基板１２及び前記接着膜１１を除去する工程は、前記封止剤４５を形成した後に行うことができる。例えば、前記補助基板１２及び前記接着膜１１を除去する工程は、前記開口部４５Ｈを形成する前に行うことができる。さらに、前記補助基板１２及び前記接着膜１１を除去する工程は、前記シンギュレーション工程の実行前または後に行うことができる。続いて、前記第１半導体チップ２１の一面を部分的に除去して厚さを減少させることができる。この場合、前記封止剤４５を部分的に除去することができる。前記第１半導体チップ２１及び前記封止剤４５は同一平面上に露出させることができる。ここで、前記第１半導体チップ２１の一面を部分的に除去して厚さを減少させることは、化学機械的研磨（ｃｈｅｍｉｃａｌ  ｍｅｃｈａｎｉｃａｌ  ｐｏｌｉｓｈｉｎｇ；ＣＭＰ）工程及び／またはエッチバック（ｅｔｃｈ−ｂａｃｋ）工程を用いて行うことができる。
【００９１】
さらに、他の実施形態において、図５の実施形態と同様に前記主基板１３に付着させる応用も可能で、図７の実施例のように多様に活用することができる。
【００９２】
図１２ないし図１４は、本発明の実施形態によるパッケージングされた半導体装置の製造方法の他の例を説明するための断面図である。
【００９３】
図１２に示すように、補助基板１２上に接着膜１１を用いて第１半導体チップ２１を所定の間隔に付着することができる。前記第１半導体チップ２１の表面に内部接続端子３５を形成することができる。前記第１半導体チップ２１上に接着膜１１を用いて第２ないし第４半導体チップ２３、２５、２７を順に付着することができる。前記第２ないし第４半導体チップ２３、２５、２７は複数の貫通電極（ＴＳＶ）３３を備えることができる。前記貫通電極（ＴＳＶ）３３は前記内部接続端子３５に整列されることができる。前記第２ないし第４半導体チップ２３、２５、２７との間に内部接続端子３５を形成することができる。
【００９４】
前記第４半導体チップ２７上に外部接続端子４９を形成することができる。前記外部接続端子４９は前記貫通電極（ＴＳＶ）３３に付着することができる。また、シンギュレーション工程を用いて前記補助基板１２を適当な大きさに分離することができる。
【００９５】
図１３に示すように、前記第４半導体チップ２７上に接着膜１１を用いて主基板１３を付着することができる。前記外部接続端子４９は前記主基板１３に電気的に接続することができる。前記主基板１３は、軟性印刷回路基板、硬性印刷回路基板、またはこれらの組み合わせで形成することができる。前記主基板１３は基板パッド（図示せず）を備えることができる。この場合、前記外部接続端子４９は前記接着膜１１を貫通して前記基板パッド（図示せず）に接触することができる。
【００９６】
前記主基板１３上に前記補助基板１２及び前記第１ないし第４半導体チップ２１、２３、２５、２７を覆う封止剤４５を形成することができる。前記封止剤４５は、前記補助基板１２の側壁及び下部表面を覆い、前記第１ないし第４半導体チップ２１、２３、２５、２７の側壁を覆うことができる。シンギュレーション工程を用いて前記封止剤４５及び前記主基板１３を適当な大きさに分離することができる。
【００９７】
図１３の実施例は図６と類似の構成を示している。
【００９８】
図１４に示すように、いくつかの実施形態において、前記封止剤４５は前記主基板１３と前記第４半導体チップ２７との間に拡張されることができる。この場合、前記外部接続端子４９は前記封止剤４５を貫通して前記主基板１３に電気的に接続されることができる。図１４の実施例は、図７と類似の構成を示している。
【００９９】
図１５は、本発明の第３の実施形態による積層半導体装置を示す簡略化された断面図である。
【０１００】
図１５の実施例において、第１半導体チップ２１と第２半導体チップ２３、２５、２７のうちの第１半導体チップ２１に隣接した半導体チップ２３との間の第１間隔は、第２半導体チップ間の第２間隔よりも大きい。前記第１間隔と前記第２間隔は導電性バンプ３５、３６の大きさによって調節される。第１半導体チップ２１と第２半導体チップ２３、２５、２７のうちの第１半導体チップ２１に隣接した半導体チップ２３との間には接着膜１１ａが介在される。
【０１０１】
図１５に示すように、第１半導体チップ２１と第２半導体チップ２３、２５、２７のうちの第１半導体チップ２１に隣接した半導体チップ２３との間の第１間隔が、第２半導体チップ間の第２間隔よりも大きい場合に積層半導体装置の積層過程から発生する熱の放出が容易である。
【０１０２】
図１６は、本発明の第４の実施形態による積層半導体装置を示す簡略化された断面図である。
【０１０３】
図１６に示すように、積層半導体装置は複数の半導体チップ５１、５３、５５、５７を含む。図１６の実施例は、図１の実施例と異なって、厚さが異なる半導体チップが任意の位置に積層されることができる。
【０１０４】
半導体チップ５１、５３は第１貫通電極６０を備えて第１厚さを有する。半導体チップ５５、５７は第２貫通電極５９を備えて前記第１厚さよりも厚い第２厚さを有する。
【０１０５】
半導体チップ５１、５３、５５、５７との間には接着膜１１が介在される。また、半導体チップ５１、５３、５５、５７との間には半導体チップ５１、５３、５５、５７を互いに電気的に結合するための内部接続端子３５が含まれる。内部接続端子３５は貫通電極５９、６０と整列（ａｌｉｇｎ）され、導電性バンプ、ソルダボールまたは導電性スペーサを含むことができる。
【０１０６】
図１７は、本発明の実施形態による積層半導体装置が装着された半導体モジュールを示す平面図である。
図１７に示すように、本発明の実施形態による積層半導体装置を採択する半導体モジュールは、モジュール基板２１０、複数の半導体装置２０７、及び制御チップパッケージ２０３を備えることができる。モジュール基板２１０に入出力端子２０５を形成することができる。前記半導体装置２０７は上述の本発明の実施形態による積層半導体装置の構成を有することができる。例えば、前記モジュール基板２１０は図３の前記主基板１３と類似の役割を果たすことができる。
【０１０７】
前記半導体装置２０７及び前記制御チップパッケージ２０３は前記モジュール基板２１０に装着することができる。前記半導体装置２０７及び前記制御チップパッケージ２０３は前記入出力端子２０５に電気的に直／並列接続されることができる。
【０１０８】
前記制御チップパッケージ２０３は省略することができる。前記半導体装置２０７は、ＤＲＡＭ及びＳＲＡＭのような揮発性メモリチップ、フラッシュメモリ、相変化メモリ、ＭＲＡＭ、またはＲＲＡＭのような不揮発性メモリチップ、またはこれらの組み合わせを備えることができる。この場合、図１７の半導体モジュールはメモリモジュールとすることができる。
【０１０９】
図１８は、本発明の実施形態による積層半導体装置を含む電子システムの一例を示すブロック図である。
【０１１０】
図１８に示すように、本発明の実施形態による電子システム１１００は、制御器１１１０、入出力装置１１２０、記憶装置１１３０、インターフェース１１４０、及びバス１１５０を備えることができる。記憶装置１１３０は本発明の実施形態による積層半導体装置とすることができる。前記バス１１５０は、前記制御器１１１０、前記入出力装置１１２０、前記記憶装置１１３０、及び前記インターフェース１１４０の相互間にデータが移動する通路を提供する役割を果たすことができる。
【０１１１】
前記制御器１１１０は、少なくとも１つのマイクロプロセッサ、デジタル信号プロセッサ、マイクロコントローラ、そして、これらと類似の機能を行うことができる論理素子のうちの少なくともいずれか一つを含むことができる。前記入出力装置１１２０は、キーパッド、キーボード及び表示装置（ｄｉｓｐｌａｙ  ｄｅｖｉｃｅ）などから選択された少なくとも一つを含むことができる。前記記憶装置１１３０は、データ及び／または制御器１１１０によって実行される命令語などを保存する役割を果たすことができる。
【０１１２】
前記記憶装置１１３０は、ＤＲＡＭ、及びＳＲＡＭのような揮発性メモリチップ、フラッシュメモリ、相変化メモリ、ＭＲＡＭ、またはＲＲＡＭのような不揮発性メモリチップ、またはこれらの組み合わせを備えることができる。例えば、前記電子システム１１００は半導体ディスク装置（ｓｏｌｉｄ  ｓｔａｔｅ  ｄｉｓｋ；ＳＳＤ）とすることができる。
【０１１３】
前記インターフェース１１４０は、通信ネットワークでデータを伝送したり通信ネットワークからデータを受信したりする役割を果たすことができる。前記インターフェース１１４０は有無線形態とすることができる。例えば、前記インターフェース１１４０はアンテナまたは有無線トランシーバなどを含むことができる。前記電子システム１１００には応用チップセット（Ａｐｐｌｉｃａｔｉｏｎ  Ｃｈｉｐｓｅｔ）、カメライメージプロセッサ（Ｃａｍｅｒａ  Ｉｍａｇｅ  Ｐｒｏｃｅｓｓｏｒ：ＣＩＳ）、そして、入出力装置などがさらに提供される。
【０１１４】
前記電子システム１１００は、モバイルシステム、パソコン、産業用コンピュータまたは多様な機能を行うロジッグシステムなどとして実現される。例えば、モバイルシステムは、個人携帯情報端末機（ＰＤＡ；Ｐｅｒｓｏｎａｌ  Ｄｉｇｉｔａｌ  Ａｓｓｉｓｔａｎｔ）、ポータブルコンピュータ、ウェブタブレット（ｗｅｂ  ｔａｂｌｅｔ）、モバイルフォン（ｍｏｂｉｌｅ  ｐｈｏｎｅ）、コードレスフォン（ｗｉｒｅｌｅｓｓ  ｐｈｏｎｅ）、ラップトップ（ｌａｐｔｏｐ）コンピュータ、メモリカード、デジタルミュージックシステム（ｄｉｇｉｔａｌ  ｍｕｓｉｃ  ｓｙｓｔｅｍ）、そして、情報伝送／受信システムのうちのいずれか一つとすることができる。前記電子システム１１００が無線通信を行うことができる装備の場合に、前記電子システム１１００は、ＣＤＭＡ（Ｃｏｄｅ  Ｄｉｖｉｓｉｏｎ  Ｍｕｌｔｉｐｌｅ  Ａｃｃｅｓｓ）、ＧＳＭ（Ｇｌｏｂａｌ  Ｓｙｓｔｅｍ  ｆｏｒ  Ｍｏｂｉｌｅ  ｃｏｍｍｕｎｉｃａｔｉｏｎ）、ＮＡＤＣ（Ｎｏｒｔｈ  Ａｍｅｒｉｃａｎ  Ｄｉｇｉｔａｌ  Ｃｅｌｌｕｌａｒ）、Ｅ−ＴＤＭＡ（Ｅｎｈａｎｃｅｄ−Ｔｉｍｅ  Ｄｉｖｉｓｉｏｎ  Ｍｕｌｔｉｐｌｅ  Ａｃｃｅｓｓ）、ＷＣＤＭＡ（Ｗｉｄｅｂａｎｄ  Ｃｏｄｅ  Ｄｉｖｉｓｉｏｎ  Ｍｕｌｔｉｐｌｅ  Ａｃｃｅｓｓ）、ＣＤＭＡ２０００のような通信システムとして使用することができる。
【産業上の利用可能性】
【０１１５】
本発明は、積層半導体装置及びこれを含むシステムに適用することが可能である。
【０１１６】
以上、本発明の好適な実施形態を参照して説明したが、当該技術分野の熟練した当業者は、添付の特許請求範囲に記載された本発明の思想及び領域から逸脱しない範囲で、本発明を多様に修正及び変更させることができる。
【符号の説明】
【０１１７】
１１  接着膜
２１、２３、２５、２７  半導体チップ
３３、３４  貫通電極（ＴＳＶ）
３５  接続端子
４５  封止剤
２０３  制御チップパッケージ
２０５  入出力端子
２０７  半導体パッケージ
２１０  モジュール基板
１１００  電子システム
１１１０  制御器
１１２０  入出力装置
１１３０  記憶装置
１１４０  インターフェース
１１５０  バス
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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