(57)【要約】【課題】連続して発生するＡＦ  Ｈｉｔ信号の切り替わりにギャップが無い状態を生成するためのテスト時間の短縮化を図ること。【解決手段】第１および第２のアンチヒューズセットは、イネーブルヒューズ回路と、バンクアドレスおよびＸアドレスがヒットでＬｏｗを出力するバンク／Ｘアドレス一致判定回路と、バンクアドレスがヒットでＬｏｗを出力するバンクアドレス一致判定回路と、ＹアドレスがヒットでＬｏｗを出力するＹアドレス一致判定回路と、テスト信号の反転信号と、バンク／Ｘアドレス一致判定回路の出力信号と、のＡＮＤを演算するＡＮＤ回路と、イネーブルヒューズ回路の出力信号の反転信号と、ＡＮＤ回路の出力信号と、バンクアドレス一致判定回路の出力信号と、Ｙアドレス一致判定回路の出力信号と、のＮＯＲを演算するＮＯＲ回路と、を有する。【選択図】図１
2012104199.tif 000002
【特許請求の範囲】
【請求項１】
各々がバンクアドレス、Ｘアドレス、および、Ｙアドレスからなる救済アドレスを保持する第１および第２のアンチヒューズセットを備えた半導体記憶装置であって、
前記第１のアンチヒューズセットは、
自セットが使用状態ではＨｉｇｈを出力する第１のイネーブルヒューズ回路と、
自セットが保持するバンクアドレスおよびＸアドレスが外部入力された場合に、Ｌｏｗを出力する第１のバンク／Ｘアドレス一致判定回路と、
自セットが保持するバンクアドレスが外部入力された場合に、Ｌｏｗを出力する第１のバンクアドレス一致判定回路と、
自セットが保持するＹアドレスが外部入力された場合に、Ｌｏｗを出力する第１のＹアドレス一致判定回路と、
テスト時にＨｉｇｈになるテスト信号の反転信号と、前記第１のバンク／Ｘアドレス一致判定回路の出力信号と、のＡＮＤを演算して出力する第１のＡＮＤ回路と、
前記第１のイネーブルヒューズ回路の出力信号の反転信号と、前記第１のＡＮＤ回路の出力信号と、前記第１のバンクアドレス一致判定回路の出力信号と、前記第１のＹアドレス一致判定回路の出力信号と、のＮＯＲを演算して出力する第１のＮＯＲ回路と、を有し、
前記第２のアンチヒューズセットは、
自セットが使用状態ではＨｉｇｈを出力する第２のイネーブルヒューズ回路と、
自セットが保持するバンクアドレスおよびＸアドレスが外部入力された場合に、Ｌｏｗを出力する第２のバンク／Ｘアドレス一致判定回路と、
自セットが保持するバンクアドレスが外部入力された場合に、Ｌｏｗを出力する第２のバンクアドレス一致判定回路と、
自セットが保持するＹアドレスが外部入力された場合に、Ｌｏｗを出力する第２のＹアドレス一致判定回路と、
前記テスト信号の反転信号と、前記第２のバンク／Ｘアドレス一致判定回路の出力信号と、のＡＮＤを演算して出力する第２のＡＮＤ回路と、
前記テスト信号がＨｉｇｈ状態では、自セットが保持するバンクアドレスが前記第１のアンチヒューズセットと不一致である場合に、Ｈｉｇｈを出力するバンクアドレス比較回路と、
前記テスト信号と、前記第１のバンク／Ｘアドレス一致判定回路の出力信号と、前記第２のバンク／Ｘアドレス一致判定回路の出力信号と、のＡＮＤを演算して出力する第３のＡＮＤ回路と、
前記第３のＡＮＤ回路の出力信号と、前記バンクアドレス比較回路の出力信号と、のＯＲを演算して出力するＯＲ回路と、
前記第２のイネーブルヒューズ回路の出力信号と、前記ＯＲ回路の出力信号と、のＮＡＮＤを演算して出力するＮＡＮＤ回路と、
前記ＮＡＮＤ回路の出力信号と、前記第２のＡＮＤ回路の出力信号と、前記第２のバンクアドレス一致判定回路の出力信号と、前記第２のＹアドレス一致判定回路の出力信号と、のＮＯＲを演算して出力する第２のＮＯＲ回路と、を有する、半導体記憶装置。
【請求項２】
各々がバンクアドレス、Ｘアドレス、および、Ｙアドレスからなる救済アドレスを保持する第１、第２、および第３のアンチヒューズセットを備えた半導体記憶装置であって、
前記第１のアンチヒューズセットは、
自セットが使用状態ではＨｉｇｈを出力する第１のイネーブルヒューズ回路と、
自セットが保持するバンクアドレスおよびＸアドレスが外部入力された場合に、Ｌｏｗを出力する第１のバンク／Ｘアドレス一致判定回路と、
自セットが保持するバンクアドレスが外部入力された場合に、Ｌｏｗを出力する第１のバンクアドレス一致判定回路と、
自セットが保持するＹアドレスが外部入力された場合に、Ｌｏｗを出力する第１のＹアドレス一致判定回路と、
テスト時にＨｉｇｈになる第１のテスト信号の反転信号と、前記第１のバンク／Ｘアドレス一致判定回路の出力信号と、のＡＮＤを演算して出力する第１のＡＮＤ回路と、
前記第１のテスト信号と第２のテスト信号とのＮＡＮＤの演算結果と、前記第１のイネーブルヒューズ回路の出力信号と、のＮＡＮＤを演算して出力する第１のＮＡＮＤ回路と、
前記第１のＮＡＮＤ回路の出力信号と、前記第１のＡＮＤ回路の出力信号と、前記第１のバンクアドレス一致判定回路の出力信号と、前記第１のＹアドレス一致判定回路の出力信号と、のＮＯＲを演算して出力する第１のＮＯＲ回路と、を有し、
前記第２のアンチヒューズセットは、
自セットが使用状態ではＨｉｇｈを出力する第２のイネーブルヒューズ回路と、
自セットが保持するバンクアドレスおよびＸアドレスが外部入力された場合に、Ｌｏｗを出力する第２のバンク／Ｘアドレス一致判定回路と、
自セットが保持するバンクアドレスが外部入力された場合に、Ｌｏｗを出力する第２のバンクアドレス一致判定回路と、
自セットが保持するＹアドレスが外部入力された場合に、Ｌｏｗを出力する第２のＹアドレス一致判定回路と、
前記第１のテスト信号の反転信号と、前記第２のバンク／Ｘアドレス一致判定回路の出力信号と、のＡＮＤを演算して出力する第２のＡＮＤ回路と、
前記第１のテスト信号がＨｉｇｈ状態では、自セットが保持するバンクアドレスが前記第１のアンチヒューズセットと不一致である場合に、Ｈｉｇｈを出力する第１のバンクアドレス比較回路と、
前記第１のテスト信号と、前記第１のバンク／Ｘアドレス一致判定回路の出力信号と、前記第２のバンク／Ｘアドレス一致判定回路の出力信号と、のＡＮＤを演算して出力する第３のＡＮＤ回路と、
前記第３のＡＮＤ回路の出力信号と、前記第１のバンクアドレス比較回路の出力信号と、のＯＲを演算して出力する第１のＯＲ回路と、
前記第１のテスト信号と前記第２のテスト信号とのＮＡＮＤの演算結果と、前記第２のイネーブルヒューズ回路の出力信号と、前記第１のＯＲ回路の出力信号と、のＮＡＮＤを演算して出力する第２のＮＡＮＤ回路と、
前記第２のＮＡＮＤ回路の出力信号と、前記第２のＡＮＤ回路の出力信号と、前記第２のバンクアドレス一致判定回路の出力信号と、前記第２のＹアドレス一致判定回路の出力信号と、のＮＯＲを演算して出力する第２のＮＯＲ回路と、を有し、
前記第３のアンチヒューズセットは、
自セットが使用状態ではＨｉｇｈを出力する第３のイネーブルヒューズ回路と、
自セットが保持するバンクアドレスおよびＸアドレスが外部入力された場合に、Ｌｏｗを出力する第３のバンク／Ｘアドレス一致判定回路と、
自セットが保持するバンクアドレスが外部入力された場合に、Ｌｏｗを出力する第３のバンクアドレス一致判定回路と、
自セットが保持するＹアドレスが外部入力された場合に、Ｌｏｗを出力する第３のＹアドレス一致判定回路と、
前記第１のテスト信号の反転信号と、前記第３のバンク／Ｘアドレス一致判定回路の出力信号と、のＡＮＤを演算して出力する第４のＡＮＤ回路と、
前記第１のテスト信号がＨｉｇｈ状態では、自セットで保持するバンクアドレスが前記第１のアンチヒューズセットおよび前記第２のアンチヒューズセットのいずれとも不一致である場合に、Ｈｉｇｈを出力する第２のバンクアドレス比較回路と、
前記第１のテスト信号と、前記第１のバンク／Ｘアドレス一致判定回路の出力信号と、前記第３のバンク／Ｘアドレス一致判定回路の出力信号と、のＡＮＤを演算して出力する第５のＡＮＤ回路と、
前記第１のテスト信号と、前記第２のバンク／Ｘアドレス一致判定回路の出力信号と、前記第３のバンク／Ｘアドレス一致判定回路の出力信号と、のＡＮＤを演算して出力する第６のＡＮＤ回路と、
前記第５のＡＮＤ回路の出力信号と、前記第６のＡＮＤ回路の出力信号と、前記第２のバンクアドレス比較回路の出力信号と、のＯＲを演算して出力する第２のＯＲ回路と、
前記第３のイネーブルヒューズ回路の出力信号と、前記第２のＯＲ回路の出力信号と、のＮＡＮＤを演算して出力する第３のＮＡＮＤ回路と、
前記第３のＮＡＮＤ回路の出力信号と、前記第４のＡＮＤ回路の出力信号と、前記第３のバンクアドレス一致判定回路の出力信号と、前記第３のＹアドレス一致判定回路の出力信号と、のＮＯＲを演算して出力する第３のＮＯＲ回路と、を有する、半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不良ビットを救済する半導体記憶装置に関する。
【背景技術】
【０００２】
ＤＲＡＭ（Dynamic Random Access Memory）等の半導体記憶装置においては、選別工程等でビット単位の不良が発見されることがある。このような不良ビットは、通常、冗長ビットに置換され、救済される。
【０００３】
また、不良ビットのアドレス（救済アドレス）を保持するために、アンチヒューズ（Anti Fuse）回路が使用される。アンチヒューズ回路を使用する場合、イネーブル（Enable）ヒューズを溶断することによりアンチヒューズ論理を作動させる。救済アドレスは、バンクアドレス、Ｘアドレス（ロウアドレス）、およびＹアドレス（カラムアドレス）にそれぞれ対応するアドレスヒューズを溶断することにより保持される（特許文献１）。
【０００４】
図９に、従来の半導体記憶装置のアンチヒューズ回路の一構成例を示す。
【０００５】
図９に示したアンチヒューズ回路は、２つのアンチヒューズセット（Anti Fuse Set1,2）１０，２０を搭載し、２つの救済アドレスを保持可能である。
【０００６】
アンチヒューズセット１０は、イネーブルヒューズ回路１０１と、バンク／Ｘアドレス一致判定回路１０２と、バンクアドレス一致判定回路１０３と、Ｙアドレス一致判定回路１０４と、インバータ回路１０５と、ＮＯＲ回路１０６と、を有している。
【０００７】
イネーブルヒューズ回路１０１は、イネーブルヒューズを含んでおり、アンチヒューズセット１０が使用状態では、イネーブルヒューズが溶断されてＨｉｇｈになる。
【０００８】
バンク／Ｘアドレス一致判定回路１０２は、バンクアドレス用およびＸアドレス用のアドレスヒューズを含んでおり、バンクアドレスおよびＸアドレスに対応するアドレスヒューズが溶断されてＨｉｇｈになることにより、バンクアドレスおよびＸアドレスを保持する。また、バンク／Ｘアドレス一致判定回路１０２は、アンチヒューズセット１０が保持するバンクアドレスおよびＸアドレスが、外部入力されたバンクアドレスおよびＸアドレスとヒットした場合に、Ｌｏｗを出力する。図１０に、バンク／Ｘアドレス一致判定回路１０２の一構成例を示す。なお、図１０においては、バンクアドレス用のアドレスヒューズが３個含まれ、また、Ｘアドレス用のアドレスヒューズが１３個含まれている。
【０００９】
バンクアドレス一致判定回路１０３は、アンチヒューズセット１０が保持するバンクアドレスが、外部入力されたバンクアドレスとヒットした場合に、Ｌｏｗを出力する。図１１に、バンクアドレス一致判定回路１０３の一構成例を示す。
【００１０】
Ｙアドレス一致判定回路１０４は、Ｙアドレス用のアドレスヒューズを含んでおり、Ｙアドレスに対応するアドレスヒューズが溶断されてＨｉｇｈになることにより、Ｙアドレスを保持する。また、Ｙアドレス一致判定回路１０４は、アンチヒューズセット１０が保持するＹアドレスが、外部入力されたＹアドレスとヒットした場合に、Ｌｏｗを出力する。図１２に、Ｙアドレス一致判定回路１０４の一構成例を示す。なお、図１２においては、Ｙアドレス用のアドレスヒューズが８個含まれている。
【００１１】
ＮＯＲ回路１０６は、イネーブルヒューズ回路１０１の出力信号がインバータ回路１０５で反転した信号と、バンク／Ｘアドレス一致判定回路の出力信号１０２と、バンクアドレス一致判定回路１０３の出力信号と、Ｙアドレス一致判定回路１０４の出力信号と、のＮＯＲを演算して演算結果を出力する。なお、演算結果がＨｉｇｈとなる場合、ＮＯＲ回路１０６の出力信号はＡＦ１Ｈｉｔ信号となる。
【００１２】
アンチヒューズセット２０は、イネーブルヒューズ回路２０１と、バンク／Ｘアドレス一致判定回路２０２と、バンクアドレス一致判定回路２０３と、Ｙアドレス一致判定回路２０４と、インバータ回路２０５と、ＮＯＲ回路２０６と、を有している。なお、これら構成要素の構成および動作は、アンチヒューズセット１０内の構成要素と同様である。
【００１３】
ここで、図９に示した従来の半導体記憶装置のアンチヒューズ回路の動作について、図１３のタイミングチャートを参照して説明する。
【００１４】
アンチヒューズセット１０，２０の各々に救済アドレスが保持されている場合、アンチヒューズセット１０，２０でＡＦ  Ｈｉｔ信号が連続して発生する可能性がある。
【００１５】
このとき、図１３に示すように、ＡＦ１Ｈｉｔ信号→ＡＦ２Ｈｉｔ信号がギャップ無しに切り替わった場合、アンチヒューズセット２０の救済アドレスに書き込むべき次のＤＡＴＡ＃５５を、アンチヒューズセット１０の救済アドレスに誤って書き込んでしまうという不具合が生じる。
【先行技術文献】
【特許文献】
【００１６】
【特許文献１】特開２００８−０７１４０７号公報
【発明の概要】
【発明が解決しようとする課題】
【００１７】
上述のように、あるアンチヒューズセットでＡＦ  Ｈｉｔ信号が発生してから、別のアンチヒューズセットでＡＦ  Ｈｉｔ信号が発生する時の切り替わりにギャップが無い場合、データの誤書き込みという不具合が生じる。
【００１８】
そのため、上記不具合を選別工程等でリジェクトするには、あるアンチヒューズセットでＡＦ  Ｈｉｔ信号が発生してから、別のアンチヒューズセットでＡＦ  Ｈｉｔ信号が発生する時の切り替わりにギャップが無い状態を早期に生成する必要がある。
【００１９】
しかし、連続したサイクルでＡＦ  Ｈｉｔ信号を発生させる制御を行うには、アンチヒューズ回路の救済単位のアドレスの組み合わせ通りのテストが必要であり、テスト時間が膨大になってしまうという課題がある。
【課題を解決するための手段】
【００２０】
本発明の第１の半導体記憶装置は、
各々がバンクアドレス、Ｘアドレス、および、Ｙアドレスからなる救済アドレスを保持する第１および第２のアンチヒューズセットを備えた半導体記憶装置であって、
前記第１のアンチヒューズセットは、
自セットが使用状態ではＨｉｇｈを出力する第１のイネーブルヒューズ回路と、
自セットが保持するバンクアドレスおよびＸアドレスが外部入力された場合に、Ｌｏｗを出力する第１のバンク／Ｘアドレス一致判定回路と、
自セットが保持するバンクアドレスが外部入力された場合に、Ｌｏｗを出力する第１のバンクアドレス一致判定回路と、
自セットが保持するＹアドレスが外部入力された場合に、Ｌｏｗを出力する第１のＹアドレス一致判定回路と、
テスト時にＨｉｇｈになるテスト信号の反転信号と、前記第１のバンク／Ｘアドレス一致判定回路の出力信号と、のＡＮＤを演算して出力する第１のＡＮＤ回路と、
前記第１のイネーブルヒューズ回路の出力信号の反転信号と、前記第１のＡＮＤ回路の出力信号と、前記第１のバンクアドレス一致判定回路の出力信号と、前記第１のＹアドレス一致判定回路の出力信号と、のＮＯＲを演算して出力する第１のＮＯＲ回路と、を有し、
前記第２のアンチヒューズセットは、
自セットが使用状態ではＨｉｇｈを出力する第２のイネーブルヒューズ回路と、
自セットが保持するバンクアドレスおよびＸアドレスが外部入力された場合に、Ｌｏｗを出力する第２のバンク／Ｘアドレス一致判定回路と、
自セットが保持するバンクアドレスが外部入力された場合に、Ｌｏｗを出力する第２のバンクアドレス一致判定回路と、
自セットが保持するＹアドレスが外部入力された場合に、Ｌｏｗを出力する第２のＹアドレス一致判定回路と、
前記テスト信号の反転信号と、前記第２のバンク／Ｘアドレス一致判定回路の出力信号と、のＡＮＤを演算して出力する第２のＡＮＤ回路と、
前記テスト信号がＨｉｇｈ状態では、自セットが保持するバンクアドレスが前記第１のアンチヒューズセットと不一致である場合に、Ｈｉｇｈを出力するバンクアドレス比較回路と、
前記テスト信号と、前記第１のバンク／Ｘアドレス一致判定回路の出力信号と、前記第２のバンク／Ｘアドレス一致判定回路の出力信号と、のＡＮＤを演算して出力する第３のＡＮＤ回路と、
前記第３のＡＮＤ回路の出力信号と、前記バンクアドレス比較回路の出力信号と、のＯＲを演算して出力するＯＲ回路と、
前記第２のイネーブルヒューズ回路の出力信号と、前記ＯＲ回路の出力信号と、のＮＡＮＤを演算して出力するＮＡＮＤ回路と、
前記ＮＡＮＤ回路の出力信号と、前記第２のＡＮＤ回路の出力信号と、前記第２のバンクアドレス一致判定回路の出力信号と、前記第２のＹアドレス一致判定回路の出力信号と、のＮＯＲを演算して出力する第２のＮＯＲ回路と、を有する。
【００２１】
本発明の第２の半導体記憶装置は、
各々がバンクアドレス、Ｘアドレス、および、Ｙアドレスからなる救済アドレスを保持する第１、第２、および第３のアンチヒューズセットを備えた半導体記憶装置であって、
前記第１のアンチヒューズセットは、
自セットが使用状態ではＨｉｇｈを出力する第１のイネーブルヒューズ回路と、
自セットが保持するバンクアドレスおよびＸアドレスが外部入力された場合に、Ｌｏｗを出力する第１のバンク／Ｘアドレス一致判定回路と、
自セットが保持するバンクアドレスが外部入力された場合に、Ｌｏｗを出力する第１のバンクアドレス一致判定回路と、
自セットが保持するＹアドレスが外部入力された場合に、Ｌｏｗを出力する第１のＹアドレス一致判定回路と、
テスト時にＨｉｇｈになる第１のテスト信号の反転信号と、前記第１のバンク／Ｘアドレス一致判定回路の出力信号と、のＡＮＤを演算して出力する第１のＡＮＤ回路と、
前記第１のテスト信号と第２のテスト信号とのＮＡＮＤの演算結果と、前記第１のイネーブルヒューズ回路の出力信号と、のＮＡＮＤを演算して出力する第１のＮＡＮＤ回路と、
前記第１のＮＡＮＤ回路の出力信号と、前記第１のＡＮＤ回路の出力信号と、前記第１のバンクアドレス一致判定回路の出力信号と、前記第１のＹアドレス一致判定回路の出力信号と、のＮＯＲを演算して出力する第１のＮＯＲ回路と、を有し、
前記第２のアンチヒューズセットは、
自セットが使用状態ではＨｉｇｈを出力する第２のイネーブルヒューズ回路と、
自セットが保持するバンクアドレスおよびＸアドレスが外部入力された場合に、Ｌｏｗを出力する第２のバンク／Ｘアドレス一致判定回路と、
自セットが保持するバンクアドレスが外部入力された場合に、Ｌｏｗを出力する第２のバンクアドレス一致判定回路と、
自セットが保持するＹアドレスが外部入力された場合に、Ｌｏｗを出力する第２のＹアドレス一致判定回路と、
前記第１のテスト信号の反転信号と、前記第２のバンク／Ｘアドレス一致判定回路の出力信号と、のＡＮＤを演算して出力する第２のＡＮＤ回路と、
前記第１のテスト信号がＨｉｇｈ状態では、自セットが保持するバンクアドレスが前記第１のアンチヒューズセットと不一致である場合に、Ｈｉｇｈを出力する第１のバンクアドレス比較回路と、
前記第１のテスト信号と、前記第１のバンク／Ｘアドレス一致判定回路の出力信号と、前記第２のバンク／Ｘアドレス一致判定回路の出力信号と、のＡＮＤを演算して出力する第３のＡＮＤ回路と、
前記第３のＡＮＤ回路の出力信号と、前記第１のバンクアドレス比較回路の出力信号と、のＯＲを演算して出力する第１のＯＲ回路と、
前記第１のテスト信号と前記第２のテスト信号とのＮＡＮＤの演算結果と、前記第２のイネーブルヒューズ回路の出力信号と、前記第１のＯＲ回路の出力信号と、のＮＡＮＤを演算して出力する第２のＮＡＮＤ回路と、
前記第２のＮＡＮＤ回路の出力信号と、前記第２のＡＮＤ回路の出力信号と、前記第２のバンクアドレス一致判定回路の出力信号と、前記第２のＹアドレス一致判定回路の出力信号と、のＮＯＲを演算して出力する第２のＮＯＲ回路と、を有し、
前記第３のアンチヒューズセットは、
自セットが使用状態ではＨｉｇｈを出力する第３のイネーブルヒューズ回路と、
自セットが保持するバンクアドレスおよびＸアドレスが外部入力された場合に、Ｌｏｗを出力する第３のバンク／Ｘアドレス一致判定回路と、
自セットが保持するバンクアドレスが外部入力された場合に、Ｌｏｗを出力する第３のバンクアドレス一致判定回路と、
自セットが保持するＹアドレスが外部入力された場合に、Ｌｏｗを出力する第３のＹアドレス一致判定回路と、
前記第１のテスト信号の反転信号と、前記第３のバンク／Ｘアドレス一致判定回路の出力信号と、のＡＮＤを演算して出力する第４のＡＮＤ回路と、
前記第１のテスト信号がＨｉｇｈ状態では、自セットで保持するバンクアドレスが前記第１のアンチヒューズセットおよび前記第２のアンチヒューズセットのいずれとも不一致である場合に、Ｈｉｇｈを出力する第２のバンクアドレス比較回路と、
前記第１のテスト信号と、前記第１のバンク／Ｘアドレス一致判定回路の出力信号と、前記第３のバンク／Ｘアドレス一致判定回路の出力信号と、のＡＮＤを演算して出力する第５のＡＮＤ回路と、
前記第１のテスト信号と、前記第２のバンク／Ｘアドレス一致判定回路の出力信号と、前記第３のバンク／Ｘアドレス一致判定回路の出力信号と、のＡＮＤを演算して出力する第６のＡＮＤ回路と、
前記第５のＡＮＤ回路の出力信号と、前記第６のＡＮＤ回路の出力信号と、前記第２のバンクアドレス比較回路の出力信号と、のＯＲを演算して出力する第２のＯＲ回路と、
前記第３のイネーブルヒューズ回路の出力信号と、前記第２のＯＲ回路の出力信号と、のＮＡＮＤを演算して出力する第３のＮＡＮＤ回路と、
前記第３のＮＡＮＤ回路の出力信号と、前記第４のＡＮＤ回路の出力信号と、前記第３のバンクアドレス一致判定回路の出力信号と、前記第３のＹアドレス一致判定回路の出力信号と、のＮＯＲを演算して出力する第３のＮＯＲ回路と、を有する。
【発明の効果】
【００２２】
本発明によれば、テストモードを選択して、バンクアドレスやＸアドレスを強制的にヒット状態にすることができる。
【００２３】
したがって、Ｙアドレスの組み合わせだけで、連続して発生するＡＦ  Ｈｉｔ信号の切り替わりにギャップが無い状態を生成できるため、テスト時間の短縮化が図れる。
【図面の簡単な説明】
【００２４】
【図１】本発明の第１の実施形態の半導体記憶装置のアンチヒューズ回路の一構成例を示す図である。
【図２】図１に示したバンクアドレス比較回路２０９の一構成例を示す図である。
【図３】図１に示したアンチヒューズ回路の真理表を示す図である。
【図４】本発明の第２の実施形態の半導体記憶装置のアンチヒューズ回路の一構成例を示す図である。
【図５】図４に示したバンクアドレス比較回路３０７の一構成例を示す図である。
【図６】図４に示したアンチヒューズ回路において、アンチヒューズセット１０，２０をディセーブルにしない場合の真理表を示す図である。
【図７】図４に示したアンチヒューズ回路において、アンチヒューズセット１０をディセーブルにする場合の真理表を示す図である。
【図８】図４に示したアンチヒューズ回路において、アンチヒューズセット１０をディセーブルにする場合の真理表を示す図である。
【図９】従来の半導体記憶装置のアンチヒューズ回路の一構成例を示す図である。
【図１０】図９に示したバンク／Ｘアドレス一致判定回路１０２の一構成例を示す図である。
【図１１】図９に示したバンクアドレス一致判定回路１０３の一構成例を示す図である。
【図１２】図９に示したＹアドレス一致判定回路１０４の一構成例を示す図である。
【図１３】図９に示したアンチヒューズ回路の動作を説明するタイミングチャートである。
【発明を実施するための形態】
【００２５】
以下に、本発明を実施するための形態について図面を参照して説明する。
（１）第１の実施形態
図１に、本実施形態の半導体記憶装置のアンチヒューズ回路の一構成例を示す。
【００２６】
図１に示すように、本実施形態のアンチヒューズ回路は、２つのアンチヒューズセット（Anti Fuse Set1,2）１０，２０を搭載し、２つの救済アドレスを保持可能である。
【００２７】
本実施形態のアンチヒューズ回路においては、テストモードを選択している時にＨｉｇｈとなるテスト信号が入力される。
【００２８】
本実施形態のアンチヒューズセット１０は、図９と比較して、ＡＮＤ回路１０７を追加した点が異なる。
【００２９】
ＡＮＤ回路１０７は、テスト信号が反転した信号と、バンク／Ｘアドレス一致判定回路の出力信号１０２の出力信号と、のＡＮＤを演算して演算結果を出力する。
【００３０】
ＮＯＲ回路１０６は、イネーブルヒューズ回路１０１の出力信号がインバータ回路１０５で反転した信号と、ＡＮＤ回路１０７の出力信号と、バンクアドレス一致判定回路１０３の出力信号と、Ｙアドレス一致判定回路１０４の出力信号と、のＮＯＲを演算して演算結果を出力する。
【００３１】
本実施形態のアンチヒューズセット２０は、図９と比較して、インバータ回路２０５を削除した点と、ＡＮＤ回路２０７、インバータ回路２０８、バンクアドレス比較回路２０９、ＡＮＤ回路２１０、ＯＲ回路２１１、およびＮＡＮＤ回路２１２を追加した点と、が異なる。
【００３２】
ＡＮＤ回路２０７は、テスト信号が反転した信号と、バンク／Ｘアドレス一致判定回路２０２の出力信号と、のＡＮＤを演算して演算結果を出力する。
【００３３】
バンクアドレス比較回路２０９は、アンチヒューズセット２０で保持するバンクアドレスを、アンチヒューズセット１０で保持するバンクアドレスと比較し、テスト信号がＨｉｇｈである状態では、不一致である場合に、Ｈｉｇｈを出力する。図２に、バンクアドレス比較回路２０９の一構成例を示す。
【００３４】
ＡＮＤ回路２１０は、テスト信号と、バンク／Ｘアドレス一致判定回路１０２の出力信号と、バンク／Ｘアドレス一致判定回路２０２の出力信号と、のＡＮＤを演算して演算結果を出力する。
【００３５】
ＯＲ回路２１１は、ＡＮＤ回路２１０の出力信号と、バンクアドレス比較回路２０９の出力信号と、のＯＲを演算して演算結果を出力する。
【００３６】
ＮＡＮＤ回路２１２は、イネーブルヒューズ回路２０１の出力信号と、ＯＲ回路２１１の出力信号と、のＮＡＮＤを演算して演算結果を出力する。
【００３７】
ＮＯＲ回路２０６は、ＮＡＮＤ回路２１２の出力信号と、ＡＮＤ回路２０７の出力信号と、バンクアドレス一致判定回路２０３の出力信号と、Ｙアドレス一致判定回路２０４の出力信号と、のＮＯＲを演算して演算結果を出力する。
【００３８】
なお、図１において、イネーブルヒューズ回路１０１は、第１のイネーブルヒューズ回路の一例であり、バンク／Ｘアドレス一致判定回路１０２は、第１のバンク／Ｘアドレス一致判定回路の一例であり、バンクアドレス一致判定回路１０３は、第１のバンクアドレス一致判定回路の一例であり、Ｙアドレス一致判定回路１０４は、第１のＹアドレス一致判定回路の一例であり、ＡＮＤ回路１０７は、第１のＡＮＤ回路の一例であり、ＮＯＲ回路１０６は、第１のＮＯＲ回路の一例である。
【００３９】
また、イネーブルヒューズ回路２０１は、第２のイネーブルヒューズ回路の一例であり、バンク／Ｘアドレス一致判定回路２０２は、第２のバンク／Ｘアドレス一致判定回路の一例であり、バンクアドレス一致判定回路２０３は、第２のバンクアドレス一致判定回路の一例であり、Ｙアドレス一致判定回路２０４は、第２のＹアドレス一致判定回路の一例であり、ＡＮＤ回路２０７は、第２のＡＮＤ回路の一例であり、バンクアドレス比較回路２０９は、バンクアドレス比較回路の一例であり、ＡＮＤ回路２１０は、第３のＡＮＤ回路の一例であり、ＯＲ回路２１１は、ＯＲ回路の一例であり、ＮＡＮＤ回路２１２は、ＮＡＮＤ回路の一例であり、ＮＯＲ回路２０６は、第２のＮＯＲ回路の一例である。
【００４０】
ここで、本実施形態のアンチヒューズ回路の真理表を図３に示す。
【００４１】
図３において、例えば、最上位の行は、アンチヒューズセット１０，２０でバンクアドレスおよびＸアドレスのいずれもが互いに異なっている場合、アンチヒューズセット１０でＹアドレスがヒットすればＡＦ１Ｈｉｔが発生し（“可”）、また、アンチヒューズセット２０でＹアドレスがヒットすればＡＦ２Ｈｉｔが発生する（“可”）ことを示している。
【００４２】
以下、図３に示した真理表について救済アドレスの具体例を挙げて説明する。
＜ケース１−１＞
アンチヒューズセット１０の救済アドレス：BANK0、XADD=#1FFF、Y=#204
アンチヒューズセット２０の救済アドレス：BANK1、XADD=#0801、Y=#3FC
本ケースでは、バンクアドレスおよびＸアドレスのいずれもが共通ではない。この場合、ＡＦ１Ｈｉｔ信号とＡＦ２Ｈｉｔ信号の切り替わりにギャップが無い状態を早期に生成することが可能になる。
＜ケース１−２＞
アンチヒューズセット１０の救済アドレス：BANK0、XADD=#1FFF、Y=#204
アンチヒューズセット２０の救済アドレス：BANK0、XADD=#0801、Y=#204
本ケースでは、バンクアドレスが共通である。この場合、実仕様的には、同一バンクでの２つのＸアドレスをアクティブにすることができないため、ギャップ無しのサイクルの切り替えは存在しない。
【００４３】
また、本ケースでは、Ｙアドレスが同じである。この場合、Ｘアドレスを縮約してしまうと、アンチヒューズセット１０とアンチヒューズセット２０が同タイミングでＡＦ  Ｈｉｔ状態になってしまう。
【００４４】
そのため、同一バンクでＸアドレスが異なる時には、アンチヒューズセット２０側を非選択にする論理をとっている。
＜ケース１−３＞
アンチヒューズセット１０の救済アドレス：BANK0、XADD=#1FFF、Y=#204
アンチヒューズセット２０の救済アドレス：BANK0、XADD=#1FFF、Y=#3FC
本ケースでは、バンクアドレスおよびＸアドレスのいずれもが共通である。この場合、実仕様的に存在するため、回路上サポートする必要があり、論理をとっている。
【００４５】
上述したように本実施形態においては、テストモードを選択して、バンクアドレスやＸアドレスを強制的にヒット状態に縮約することができる。
【００４６】
したがって、Ｙアドレスの組み合わせだけで、ＡＦ  Ｈｉｔ信号の切り替わりにギャップが無い状態を生成できるため、テスト時間の短縮化が図れる。
（２）第２の実施形態
図４に、本実施形態の半導体記憶装置のアンチヒューズ回路の一構成例を示す。
【００４７】
図４に示すように、本実施形態のアンチヒューズ回路は、３つのアンチヒューズセット（Anti Fuse Set1,2,3）１０，２０，３０を搭載し、３つの救済アドレスを保持可能である。
【００４８】
本実施形態のアンチヒューズ回路においては、テストモードを選択している時にＨｉｇｈとなるテスト信号１と、アンチヒューズセット１０，２０をディセーブルにするためのテスト信号２と、が入力される。
【００４９】
本実施形態のアンチヒューズセット１０は、図１と比較して、インバータ回路１０５を削除した点と、ＮＡＮＤ回路１０８を追加した点と、が異なる。
【００５０】
ＮＡＮＤ回路１０８は、ＮＡＮＤ回路４０２によるテスト信号１とテスト信号２とのＮＡＮＤの演算結果と、イネーブルヒューズ回路１０１の出力信号と、のＮＡＮＤを演算して演算結果を出力する。
【００５１】
ＮＯＲ回路１０６は、ＮＡＮＤ回路１０８の出力信号と、ＡＮＤ回路１０７の出力信号１０２と、バンクアドレス一致判定回路１０３の出力信号と、Ｙアドレス一致判定回路１０４の出力信号と、のＮＯＲを演算して演算結果を出力する。
【００５２】
本実施形態のアンチヒューズセット２０は、図１と構成自体は同様である。
【００５３】
ただし、ＮＡＮＤ回路２１２は、ＮＡＮＤ回路４０１によるテスト信号１とテスト信号２とのＮＡＮＤの演算結果と、イネーブルヒューズ回路２０１の出力信号と、ＯＲ回路２１１の出力信号と、のＮＡＮＤを演算して演算結果を出力する。
【００５４】
ＮＯＲ回路２０６は、ＮＡＮＤ回路２１２の出力信号と、ＡＮＤ回路２０７の出力信号と、バンクアドレス一致判定回路２０３の出力信号と、Ｙアドレス一致判定回路２０４の出力信号と、のＮＯＲを演算して演算結果を出力する。
【００５５】
本実施形態のアンチヒューズセット３０は、イネーブルヒューズ回路３０１と、バンク／Ｘアドレス一致判定回路３０２と、バンクアドレス一致判定回路３０３と、Ｙアドレス一致判定回路３０４と、ＮＯＲ回路３０５と、ＮＡＮＤ回路３０６と、バンクアドレス比較回路３０７と、ＡＮＤ回路３０８と、ＡＮＤ回路３０９と、ＯＲ回路３１０と、ＮＡＮＤ回路３１１と、を有している。
【００５６】
イネーブルヒューズ回路３０１の構成および動作は、イネーブルヒューズ回路１０１，２０１と同様である。
【００５７】
バンク／Ｘアドレス一致判定回路３０２の構成および動作は、バンク／Ｘアドレス一致判定回路１０２，２０２と同様である。
【００５８】
バンクアドレス一致判定回路３０３の構成および動作は、バンクアドレス一致判定回路１０３，２０３と同様である。
【００５９】
Ｙアドレス一致判定回路３０４の構成および動作は、バンクアドレス一致判定回路１０３，２０３と同様である。
【００６０】
ＡＮＤ回路３０６は、テスト信号が反転した信号と、バンク／Ｘアドレス一致判定回路３０２の出力信号と、のＡＮＤを演算して演算結果を出力する。
【００６１】
バンクアドレス比較回路３０７は、アンチヒューズセット３０で保持するバンクアドレスを、アンチヒューズセット１０，２０で保持するバンクアドレスと比較し、テスト信号がＨｉｇｈである状態では、いずれとも不一致である場合に、Ｈｉｇｈを出力する。図５に、バンクアドレス比較回路３０７の一構成例を示す。
【００６２】
ＡＮＤ回路３０８は、テスト信号と、バンク／Ｘアドレス一致判定回路１０２の出力信号と、バンク／Ｘアドレス一致判定回路３０２の出力信号と、のＡＮＤを演算して演算結果を出力する。
【００６３】
ＡＮＤ回路３０９は、テスト信号と、バンク／Ｘアドレス一致判定回路２０２の出力信号と、バンク／Ｘアドレス一致判定回路３０２の出力信号と、のＡＮＤを演算して演算結果を出力する。
【００６４】
ＯＲ回路３１０は、ＡＮＤ回路３０８の出力信号と、ＡＮＤ回路３０９の出力信号と、バンクアドレス比較回路３０７の出力信号と、のＯＲを演算して演算結果を出力する。
【００６５】
ＮＡＮＤ回路３１１は、イネーブルヒューズ回路３０１の出力信号と、ＯＲ回路３１０の出力信号と、のＮＡＮＤを演算して演算結果を出力する。
【００６６】
ＮＯＲ回路３０５は、ＮＡＮＤ回路３１１の出力信号と、ＡＮＤ回路３０６の出力信号と、バンクアドレス一致判定回路３０３の出力信号と、Ｙアドレス一致判定回路３０４の出力信号と、のＮＯＲを演算して演算結果を出力する。
【００６７】
なお、図４において、イネーブルヒューズ回路１０１は、第１のイネーブルヒューズ回路の一例であり、バンク／Ｘアドレス一致判定回路１０２は、第１のバンク／Ｘアドレス一致判定回路の一例であり、バンクアドレス一致判定回路１０３は、第１のバンクアドレス一致判定回路の一例であり、Ｙアドレス一致判定回路１０４は、第１のＹアドレス一致判定回路の一例であり、ＡＮＤ回路１０７は、第１のＡＮＤ回路の一例であり、ＮＡＮＤ回路１０８は、第１のＮＡＮＤ回路の一例であり、ＮＯＲ回路１０６は、第１のＮＯＲ回路の一例である。
【００６８】
また、イネーブルヒューズ回路２０１は、第２のイネーブルヒューズ回路の一例であり、バンク／Ｘアドレス一致判定回路２０２は、第２のバンク／Ｘアドレス一致判定回路の一例であり、バンクアドレス一致判定回路２０３は、第２のバンクアドレス一致判定回路の一例であり、Ｙアドレス一致判定回路２０４は、第２のＹアドレス一致判定回路の一例であり、ＡＮＤ回路２０７は、第２のＡＮＤ回路の一例であり、バンクアドレス比較回路２０９は、第１のバンクアドレス比較回路の一例であり、ＡＮＤ回路２１０は、第３のＡＮＤ回路の一例であり、ＯＲ回路２１１は、第１のＯＲ回路の一例であり、ＮＡＮＤ回路２１２は、第２のＮＡＮＤ回路の一例であり、ＮＯＲ回路２０６は、第２のＮＯＲ回路の一例である。
【００６９】
また、イネーブルヒューズ回路３０１は、第３のイネーブルヒューズ回路の一例であり、バンク／Ｘアドレス一致判定回路３０２は、第３のバンク／Ｘアドレス一致判定回路の一例であり、バンクアドレス一致判定回路３０３は、第３のバンクアドレス一致判定回路の一例であり、Ｙアドレス一致判定回路３０４は、第３のＹアドレス一致判定回路の一例であり、ＡＮＤ回路３０６は、第４のＡＮＤ回路の一例であり、バンクアドレス比較回路３０７は、第２のバンクアドレス比較回路の一例であり、ＡＮＤ回路３０８は、第５のＡＮＤ回路の一例であり、ＡＮＤ回路３０９は、第６のＡＮＤ回路の一例であり、ＯＲ回路３１０は、第２のＯＲ回路の一例であり、ＮＡＮＤ回路３１１は、第３のＮＡＮＤ回路の一例であり、ＮＯＲ回路３０５は、第３のＮＯＲ回路の一例である。
【００７０】
本実施形態のアンチヒューズ回路は、３つのアンチヒューズセット１０，２０，３０を搭載しているため、このうち２つを選択し、残りの１つをディセーブルにする。
【００７１】
ここで、本実施形態のアンチヒューズ回路において、アンチヒューズセット１０，２０，３０をいずれもディセーブルにしない場合の真理表を図４に、アンチヒューズセット１０をディセーブルにした場合の真理表を図５に、アンチヒューズセット２０をディセーブルにした場合の真理表を図６に示す。
【００７２】
以下、図４〜図６に示した真理表について救済アドレスの具体例を挙げて説明する。
＜ケース２Ａ＞
アンチヒューズセット１０，２０をディセーブルにしないケース
＜ケース２Ａ−１＞
アンチヒューズセット１０の救済アドレス：BANK0、XADD=#1FFF、Y=#204
アンチヒューズセット２０の救済アドレス：BANK1、XADD=#0801、Y=#3FC
アンチヒューズセット３０の救済アドレス：BANK2、XADD=#1234、Y=#050
本ケースでは、Ｘアドレスを縮約することができる。
＜ケース２Ａ−２＞
アンチヒューズセット１０の救済アドレス：BANK0、XADD=#1FFF、Y=#204
アンチヒューズセット２０の救済アドレス：BANK1、XADD=#0801、Y=#3FC
アンチヒューズセット３０の救済アドレス：未使用
本ケースでは、Ｘアドレスを縮約することができる。
＜ケース２Ａ−３＞
アンチヒューズセット１０の救済アドレス：BANK0、XADD=#1FFF、Y=#204
アンチヒューズセット２０の救済アドレス：BANK0、XADD=#1FFF、Y=#3FC
アンチヒューズセット３０の救済アドレス：BANK0、XADD=#1FFF、Y=#050
本ケースでは、２つ以上のアンチヒューズセットにおいて、同一バンクアドレスで同一Ｘアドレスである。この場合、Ｘアドレスを縮約することができる。
＜ケース２Ａ−４＞
アンチヒューズセット１０の救済アドレス：BANK0、XADD=#1FFF、Y=#204
アンチヒューズセット２０の救済アドレス：BANK0、XADD=#0801、Y=#204
アンチヒューズセット３０の救済アドレス：BANK0、XADD=#1FFF、Y=#050
本ケースでは、３つのアンチヒューズセットにおいて、同一バンクアドレスであり、そのうち１つ（アンチヒューズセット２０）のＸアドレスが異なっている。このケースで、Ｙアドレスが同じであった場合、Ｘアドレスを縮約してしまうと、アンチヒューズセット１０とアンチヒューズセット２０が同タイミングでＡＦ  Ｈｉｔ状態になってしまう。
【００７３】
そのため、同一バンクアドレスでＸアドレスが異なる時には、アンチヒューズセット２０側を非選択にする論理をとっている。
＜ケース２Ａ−５＞
アンチヒューズセット１０の救済アドレス：BANK0、XADD=#1FFF、Y=#204
アンチヒューズセット２０の救済アドレス：BANK0、XADD=#1FFF、Y=#3FC
アンチヒューズセット３０の救済アドレス：BANK0、XADD=#1234、Y=#204
本ケースでは、３つのアンチヒューズセットにおいて、同一バンクアドレスであり、そのうち１つ（アンチヒューズセット３０）のＸアドレスが異なっている。このケースで、Ｙアドレスが同じであった場合、Ｘアドレスを縮約してしまうと、アンチヒューズセット１０とアンチヒューズセット３０が同タイミングでＡＦ  Ｈｉｔ状態になってしまう。
【００７４】
そのため、同一バンクアドレスでＸアドレスが異なる時には、アンチヒューズセット３０側を非選択にする論理をとっている。
＜ケース２Ａ−６＞
アンチヒューズセット１０の救済アドレス：BANK0、XADD=#1FFF、Y=#204
アンチヒューズセット２０の救済アドレス：BANK0、XADD=#0801、Y=#3FC
アンチヒューズセット３０の救済アドレス：BANK0、XADD=#0801、Y=#204
本ケースでは、３つのアンチヒューズセットにおいて、同一バンクアドレスであり、そのうち１つ（アンチヒューズセット１０）のＸアドレスが異なっている。このケースで、Ｙアドレスが同じであった場合、Ｘアドレスを縮約してしまうと、アンチヒューズセット１０とアンチヒューズセット３０が同タイミングでＡＦ  Ｈｉｔ状態になってしまう。
【００７５】
そのため、アンチヒューズセット１０の優先順位を１位にして、アンチヒューズセット２０側とアンチヒューズセット３０側を非選択にする論理をとっている。
＜ケース２Ａ−７＞
アンチヒューズセット１０の救済アドレス：BANK0、XADD=#1FFF、Y=#204
アンチヒューズセット２０の救済アドレス：BANK0、XADD=#0801、Y=#204
アンチヒューズセット３０の救済アドレス：BANK0、XADD=#1234、Y=#204
本ケースでは、３つのアンチヒューズセットにおいて、同一バンクアドレスであり、Ｘアドレスが互いに異なっている。このケースで、Ｙアドレスが同じであった場合、Ｘアドレスを縮約してしまうと、３つのアンチヒューズセットが同タイミングでＡＦ  Ｈｉｔ状態になってしまう。
【００７６】
そのため、アンチヒューズセット１０の優先順位を１位にして、アンチヒューズセット２０側とアンチヒューズセット３０側を非選択にする論理をとっている。
＜ケース２Ｂ＞
アンチヒューズセット１０，２０をディセーブルにするケース
＜ケース２Ｂ−１＞
アンチヒューズセット１０の救済アドレス：BANK0、XADD=#1FFF、Y=#204
アンチヒューズセット２０の救済アドレス：BANK0、XADD=#0801、Y=#204
アンチヒューズセット３０の救済アドレス：BANK1、XADD=#1234、Y=#204
本ケースでは、アンチヒューズセット１０側とアンチヒューズセット２０側のバンクアドレスが同一で、Ｘアドレスが異なっている。
【００７７】
この場合、上述の＜ケース２Ａ＞では、アンチヒューズセット２０を強制的に非選択にしている。ただし、それでは、アンチヒューズセット１０側とアンチヒューズセット３０側でのギャップ無しサイクルを生成できるものの、アンチヒューズセット２０側とアンチヒューズセット３０側でのギャップ無しサイクルを生成することはできない。
【００７８】
そのため、アンチヒューズセット１０側をディセーブルにして、強制的に非選択にすることにより、アンチヒューズセット２０側とアンチヒューズセット３０側でのギャップ無しサイクルを生成することが可能になる。
＜ケース２Ｂ−２＞
アンチヒューズセット１０の救済アドレス：BANK0、XADD=#1FFF、Y=#204
アンチヒューズセット２０の救済アドレス：BANK1、XADD=#0801、Y=#204
アンチヒューズセット３０の救済アドレス：BANK1、XADD=#1234、Y=#204
本ケースでは、アンチヒューズセット２０側とアンチヒューズセット３０側のバンクアドレスが同一で、Ｘアドレスが異なっている。
【００７９】
この場合、上述の＜ケース２Ａ＞では、アンチヒューズセット３０を強制的に非選択にしている。ただし、それでは、アンチヒューズセット１０側とアンチヒューズセット２０側でのギャップ無しサイクルを生成できるものの、アンチヒューズセット２０側とアンチヒューズセット３０側でのギャップ無しサイクルを生成することはできない。
【００８０】
そのため、アンチヒューズセット２０側をディセーブルにして、強制的に非選択にすることにより、アンチヒューズセット２０側とアンチヒューズセット３０側でのギャップ無しサイクルを生成することが可能になる。
【００８１】
上述したように本実施形態においては、第１の実施形態と同様に、テストモードを選択して、バンクアドレスやＸアドレスを強制的にヒット状態に縮約することができる。
【００８２】
したがって、Ｙアドレスの組み合わせだけで、ＡＦ  Ｈｉｔ信号の切り替わりにギャップが無い状態を生成できるため、テスト時間の短縮化が図れる。
【００８３】
また、本実施形態においては、テスト信号２によりアンチヒューズセット１０側またはアンチヒューズセット２０側をディセーブルにして、強制的に非選択にすることが可能であるため、ＡＦ  Ｈｉｔ信号の幾つかの組み合わせでギャップ無しサイクルを生成できないことを回避することができる。
【符号の説明】
【００８４】
１０    アンチヒューズセット
１０１    イネーブルヒューズ回路
１０２    バンク／Ｘアドレス一致判定回路
１０３    バンクアドレス一致判定回路
１０４    Ｙアドレス一致判定回路
１０５    インバータ回路
１０６    ＮＯＲ回路
１０７    ＡＮＤ回路
１０８    ＮＡＮＤ回路
２０    アンチヒューズセット
２０１    イネーブルヒューズ回路
２０２    バンク／Ｘアドレス一致判定回路
２０３    バンクアドレス一致判定回路
２０４    Ｙアドレス一致判定回路
２０６    ＮＯＲ回路
２０７    ＡＮＤ回路
２０８    インバータ回路
２０９    バンクアドレス比較回路
２１０    ＡＮＤ回路
２１１    ＯＲ回路
２１２    ＮＡＮＤ回路
３０    アンチヒューズセット
３０１    イネーブルヒューズ回路
３０２    バンク／Ｘアドレス一致判定回路
３０３    バンクアドレス一致判定回路
３０４    Ｙアドレス一致判定回路
３０５    ＮＯＲ回路
３０６    ＮＡＮＤ回路
３０７    バンクアドレス比較回路
３０８，３０９    ＡＮＤ回路
３１０    ＯＲ回路
３１１    ＮＡＮＤ回路
【図１】
2012104199.tif 000003
【図２】
2012104199.tif 000004
【図３】
2012104199.tif 000005
【図４】
2012104199.tif 000006
【図５】
2012104199.tif 000007
【図６】
2012104199.tif 000008
【図７】
2012104199.tif 000009
【図８】
2012104199.tif 000010
【図９】
2012104199.tif 000011
【図１０】
2012104199.tif 000012
【図１１】
2012104199.tif 000013
【図１２】
2012104199.tif 000014
【図１３】
2012104199.tif 000015