(57)【要約】【課題】コンパレータの遅延時間分散を低減する。【解決手段】コンパレータ１００は、入力電圧ＶＩＮと基準電圧ＶＲＥＦを比較する。入力段１０は、差動増幅器を含む。遅延回路２０は、入力段１０の出力信号Ｓ１を調節可能に遅延させる。遅延補償回路３０は、入力段１０におけるオーバードライブ電圧ＶＯＤに応じて、遅延回路２０の遅延量を制御する。遅延補償回路３０は、差動増幅器の出力電圧をオーバードライブ電圧ＶＯＤを示す信号として利用し、遅延回路２０の遅延量τを制御する。【選択図】図２
2012044521.tif 000002
【特許請求の範囲】
【請求項１】
２つの入力電圧を比較するコンパレータであって、
差動増幅器を含む入力段と、
前記入力段の出力信号を調節可能に遅延させる遅延回路と、
前記入力段におけるオーバードライブ電圧に応じて、前記遅延回路の遅延量を制御する遅延補償回路と、
を備えることを特徴とするコンパレータ。
【請求項２】
前記遅延回路は、
前記入力段の出力信号を固定的に遅延させる固定遅延回路と、
前記固定遅延回路の出力信号に、前記遅延補償回路による制御に応じた可変遅延を与える可変遅延回路と、
を備えることを特徴とする請求項１に記載のコンパレータ。
【請求項３】
前記遅延補償回路は、前記差動増幅器の出力電圧を前記オーバードライブ電圧を示す信号として利用し、前記遅延量を制御することを特徴とする請求項１または２に記載のコンパレータ。
【請求項４】
前記遅延補償回路は、
そのゲートに電源電圧が印加され、その第１端子に前記差動増幅器の出力電圧が印加される制御用トランジスタを含み、
前記可変遅延回路は、
そのゲートが前記制御用トランジスタの第２端子と接続され、その第１端子に電源電圧が印加されるバイアストランジスタと、
前記バイアストランジスタの第２端子と接地端子の間に設けられたインバータ型の遅延回路と、
を含むことを特徴とする請求項２に記載のコンパレータ。
【請求項５】
入力信号を基準電圧と比較する請求項１から４のいずれかに記載のコンパレータと、
前記コンパレータの出力信号とストローブ信号の遷移タイミングの時間差を示すデジタル値を生成する時間デジタル変換器と、
を備えることを特徴とする試験装置。
【請求項６】
請求項１から４のいずれかに記載のコンパレータを備えることを特徴とする試験装置。
【請求項７】
入力信号を基準電圧と比較するコンパレータと、
前記コンパレータの出力信号とストローブ信号の遷移タイミングの時間差を示すデジタル値を生成する時間デジタル変換器と、
を備え、
前記コンパレータは、
前記入力信号および前記基準電圧が入力された差動増幅器を含む入力段と、
前記入力段におけるオーバードライブ電圧に応じて、前記デジタル値を補正する遅延補償回路と、
を含むことを特徴とする試験装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、コンパレータ回路に関する。
【背景技術】
【０００２】
２つの電圧信号あるいは電流信号（以下、電気信号という）の大小関係を比較するために、コンパレータが用いられる。コンパレータは有限の応答時間（遅延時間）を有しており、市販の高速なコンパレータ（たとえばナショナルセミコンダクター社のＬＭＨ７３２４）では、１０ｍＶから１Ｖの範囲の入力レベルに対する遅延時間の変化、すなわち遅延時間分散は２０ｐｓである。
【０００３】
図１（ａ）〜（ｃ）は、コンパレータの遅延時間分散を説明する図である。いま、コンパレータの第１の入力端子に所定の基準電圧ＶＲＥＦが、第２の入力端子に基準電圧ＶＲＥＦとクロスするようにその電圧レベルが変動する入力電圧ＶＩＮが入力されるものとする。図１（ａ）は、入力電圧ＶＩＮおよび基準電圧ＶＲＥＦを、図１（ｂ）はコンパレータの出力信号Ｑのレベルを示す。
【０００４】
コンパレータの出力信号Ｑは、入力電圧ＶＩＮが基準電圧ＶＲＥＦとクロスするタイミングｔ１よりも遅れて遷移する。この遅延量は、入力電圧ＶＩＮが基準電圧ＶＲＥＦをどの程度超えて遷移するか、言い換えれば遷移後の入力電圧ＶＩＮと基準電圧ＶＲＥＦの電位差（これをオーバードライブ電圧という）に応じて変化する。具体的にはオーバードライブ電圧が大きいほど、出力信号Ｑの遅延は小さくなる。図１（ｃ）には、オーバードライブ電圧と遅延量の関係が示される。
【先行技術文献】
【非特許文献】
【０００５】
【非特許文献１】「LMH7324  RSPECL 出力対応クワッド700ps 高速コンパレータ」仕様書、［online］、［２０１０年５月２８日検索］、インターネット＜URL：http://www.national.com/JPN/ds/LM/LMH7324.pdf＞
【発明の概要】
【発明が解決しようとする課題】
【０００６】
図１（ｃ）に示される遅延時間分散は、アプリケーションによっては無視できない影響を及ぼす。たとえば入力電圧のスイング量（振幅）が小さい場合には、オーバードライブ電圧が０．２Ｖ以下となり、遅延量が非常に大きくなるかもしれない。
【０００７】
また半導体デバイスを試験する試験装置には、時間デジタル変換器（ＴＤＣ：Time to Digital Converter）が用いられるが、このＴＤＣの前段に遅延時間分散を有するコンパレータを利用すると、ＴＤＣの時間分解能が、コンパレータの遅延時間分散によって制限されてしまうという問題もある。
【０００８】
なお、このような課題を本発明の分野における共通の一般知識の範囲として捉えてはならない。さらに言えば、上記考察自体が、本出願人がはじめて想到したものである。
【０００９】
本発明は係る課題に鑑みてなされたものであり、そのある態様の例示的な目的のひとつは、コンパレータの遅延時間分散の低減にある。
【課題を解決するための手段】
【００１０】
本発明のある態様は、２つの入力電圧を比較するコンパレータに関する。コンパレータは、差動増幅器を含む入力段と、入力段の出力信号を調節可能に遅延させる遅延回路と、入力段におけるオーバードライブ電圧に応じて、遅延回路の遅延量を制御する遅延補償回路と、を備える。
【００１１】
この態様によると、入力段の後段に遅延回路を設け、その遅延量をオーバードライブ電圧に応じてフィードフォワード制御することにより、遅延時間分散を好適にキャンセルすることができる。
【００１２】
遅延回路は、入力段の出力信号を固定的に遅延させる固定遅延回路と、固定遅延回路の出力信号に、遅延補償回路による制御に応じた可変遅延を与える可変遅延回路と、を備えてもよい。
フィードフォワード制御には制御遅延が生ずる。制御遅延が大きい場合には、遅延量の補償が行われる可変遅延回路の前段に固定遅延回路を設けることにより、フィードフォワード制御を好適に行うことができる。
【００１３】
遅延補償回路は、差動増幅器の出力電圧を、オーバードライブ電圧を示す信号として利用し、遅延量を制御してもよい。
入力段の差動増幅器は、オーバードライブ電圧が大きいとき飽和領域で動作し、オーバードライブ電圧が小さいときにはリニア領域で動作する。差動増幅器の出力電圧、すなわち差動対とそれに対する負荷（たとえばカレントミラー負荷）との接続点の電圧に着目すると、飽和領域において一定（たとえば電源電圧）となり、リニア領域では入力電圧がゲイン倍された電圧が得られる。したがって差動増幅器の出力電圧を利用して、その変動とは逆特性を有するように遅延回路の遅延量を調節することにより、コンパレータ全体としての遅延時間分散を低減することができる。
【００１４】
遅延補償回路は、そのゲートに電源電圧が印加され、その第１端子に差動増幅器の出力電圧が印加される制御用トランジスタを含んでもよい。可変遅延回路は、そのゲートが制御用トランジスタの第２端子と接続され、その第１端子に電源電圧が印加されるバイアストランジスタと、バイアストランジスタの第２端子と接地端子の間に設けられたインバータ型の遅延回路と、を含んでもよい。
この構成によれば、オーバードライブ電圧の変動の逆特性を有する遅延を与えることができる。
【００１５】
本発明の別の態様は、試験装置である。この試験装置は、入力信号を基準電圧と比較するコンパレータと、コンパレータの出力信号とストローブ信号の遷移タイミングの時間差を示すデジタル値を生成する時間デジタル変換器と、を備える。
この態様によると、試験装置の時間分解能を高めることができる。
【００１６】
本発明のさらに別の態様もまた、試験装置である。この装置は、コンパレータを備える。
この態様によると、試験装置の時間分解能を高めることができる。
【００１７】
本発明のさらに別の態様もまた、試験装置である。この試験装置は、入力信号を基準電圧と比較するコンパレータと、コンパレータの出力信号とストローブ信号の遷移タイミングの時間差を示すデジタル値を生成する時間デジタル変換器と、を備える。コンパレータは、入力信号および基準電圧が入力された差動増幅器を含む入力段と、入力段におけるオーバードライブ電圧に応じて、デジタル値を補正する遅延補償回路と、を含む。
【００１８】
この態様によると、遅延回路の遅延量を調節することに代えて、デジタル値を補正することにより、コンパレータの遅延時間分散を抑制することができる。
【００１９】
なお、以上の構成要素の任意の組み合わせや、本発明の構成要素や表現を、方法、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。
【発明の効果】
【００２０】
本発明のある態様によれば、コンパレータの遅延時間分散を低減できる。
【図面の簡単な説明】
【００２１】
【図１】図１（ａ）〜（ｃ）は、コンパレータの遅延時間分散を説明する図である。
【図２】実施の形態に係るコンパレータの構成を示すブロック図である。
【図３】実施の形態に係るコンパレータの具体的な構成例を示す回路図である。
【図４】図３のコンパレータの遅延量τを示す図である。
【図５】実施の形態に係るコンパレータを用いた試験装置の構成を示すブロック図である。
【図６】変形例に係るコンパレータを用いた試験装置の別の構成を示すブロック図である。
【発明を実施するための形態】
【００２２】
以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。
【００２３】
本明細書において、「部材Ａが、部材Ｂと接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合のほか、部材Ａと部材Ｂが、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。同様に、「部材Ｃが、部材Ａと部材Ｂの間に設けられた状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。
【００２４】
図２は、実施の形態に係るコンパレータ１００の構成を示すブロック図である。コンパレータ１００は、入力段１０、遅延回路２０、遅延補償回路３０を備える。コンパレータ１００は、２つの入力電圧ＶＩＮおよびＶＲＥＦを比較する。具体的には、２つの電圧の一方は固定的な基準電圧ＶＲＥＦであり、他方は時間とともに電圧レベルが変化する入力電圧ＶＩＮである。
【００２５】
入力段１０は、差動増幅器を含む。遅延回路２０は、入力段１０の出力信号Ｓ１を調節可能に遅延させる。遅延回路２０が出力信号Ｓ１に与える遅延量をτＤＬＹとする。遅延補償回路３０は、入力段１０におけるオーバードライブ電圧ＶＯＤ、すなわち、入力電圧ＶＩＮのレベル遷移後の安定した電圧と基準電圧ＶＲＥＦとの電位差に応じて、遅延回路２０の遅延量τＤＬＹを制御する。
【００２６】
遅延回路２０は、固定遅延回路２２および可変遅延回路２４を含む。固定遅延回路２２は、入力段１０の出力信号Ｓ１を固定的に遅延させる。固定遅延回路２２の遅延量をτＦＩＸと呼ぶ。可変遅延回路２４は、固定遅延回路２２の出力信号Ｓ２に、遅延補償回路３０による制御に応じた可変遅延τＶＡＲを与える。つまり、遅延回路２０全体の遅延量τＤＬＹは、
τＤＬＹ＝τＦＩＸ＋τＶＡＲ
で与えられる。
【００２７】
以上がコンパレータ１００の基本構成である。上述したように、２つの電圧ＶＲＥＦとＶＩＮがクロスしたタイミングから、入力段１０の出力信号Ｓ１のレベルが遷移するタイミングまでの遅延時間τＣＭＰは、オーバードライブ電圧ＶＯＤに応じて変化する。つまり、遅延時間τＣＭＰは、オーバードライブ電圧ＶＯＤに応じた関数として、
τＣＭＰ＝ｆ（ＶＯＤ）
と表すことができる。この関数ｆ（ＶＯＤ）は、あらかじめシミュレーションあるいは実測によって取得することができる。
【００２８】
コンパレータ１００全体の遅延量τは、
τ＝τＣＭＰ＋τＤＬＹ    …（１）
で与えられる。コンパレータ１００の遅延時間分散を抑制するためには、コンパレータ１００の遅延量が一定であればよい。そこで遅延補償回路３０は、コンパレータ１００全体の遅延量τが一定値ｃｏｎｓｔとなるように、τＤＬＹを調節する。
τＤＬＹ＝ｃｏｎｓｔ−τＤＬＹ    …（２）
【００２９】
遅延回路２０の遅延量τＤＬＹをオーバードライブ電圧ＶＯＤの関数ｇ（ＶＯＤ）と書くとすると、その関数は、
ｇ（ＶＯＤ）＝ｃｏｎｓｔ−ｆ（ＶＯＤ）    …（３）
で与えられる。上述のように、関数ｆ（ＶＯＤ）は設計段階において取得可能であるから、式（３）を満たすような遅延量τＤＬＹも、オーバードライブ電圧ＶＯＤの関数として取得することができる。
【００３０】
つまり遅延補償回路３０は、遅延回路２０の遅延量τＤＬＹが、オーバードライブ電圧ＶＯＤに対して入力段１０の遅延時間τＣＭＰと逆特性を有するように、式（３）に従って遅延量τＤＬＹを調節する。
【００３１】
このコンパレータ１００によれば、入力段１０の後段に遅延回路２０を設け、その遅延量τＤＬＹをオーバードライブ電圧ＶＯＤに応じてフィードフォワード制御することにより、遅延時間分散を好適にキャンセルすることができる。
【００３２】
またフィードフォワード制御においては、制御遅延が生ずる。制御遅延が大きい場合には、遅延量の補償が行われる可変遅延回路２４の前段に固定遅延回路２２を設けることにより、フィードフォワード制御を好適に行うことができる。
【００３３】
続いて、遅延補償回路３０による具体的な遅延量の調節について説明する。
より具体的には遅延補償回路３０は、入力段１０の差動増幅器の出力電圧を、オーバードライブ電圧ＶＯＤを示す信号として利用し、遅延回路２０の遅延量τＤＬＹを制御する。
【００３４】
図３は、実施の形態に係るコンパレータ１００の具体的な構成例を示す回路図である。入力段１０は、差動増幅器１２および出力段１４を備える。差動増幅器１２は、差動入力対Ｍ１１、Ｍ１２、能動負荷であるカレントミラー回路Ｍ１３、Ｍ１４およびテイル電流源であるトランジスタＭ１５を含む一般的な構成である。なお差動増幅器１２の構成は図３のそれには限定されない。
【００３５】
出力段１４は、差動増幅器１２の出力電圧（差動電圧）ＶＤＩＦＦに応じた信号Ｓ１を、後段の遅延回路２０へと出力する。出力段１４の構成も図３のそれには限定されない。
【００３６】
入力段１０の差動増幅器１２は、リニア領域と飽和領域の２つで動作する。ここで差動増幅器１２の出力電圧ＶＤＩＦＦ、すなわち差動対Ｍ１２とそれに対する負荷、つまりトランジスタＭ１４との接続点Ｎ１の電圧に着目する。差動増幅器１２は、オーバードライブ電圧ＶＯＤがある程度大きくなると飽和領域動作となり、差動増幅器１２の出力電圧ＶＤＩＦＦは電源電圧Ｖｄｄの一定値をとる。
【００３７】
反対にオーバードライブ電圧ＶＯＤが小さいと差動増幅器１２はリニア領域で動作し、差動増幅器１２の出力電圧ＶＤＩＦＦとして、入力電圧ＶＩＮがゲイン倍された電圧が発生する。すなわち差動増幅器１２の出力電圧ＶＤＩＦＦはオーバードライブ電圧ＶＯＤに対してほぼ線形に変化する。図１（ｃ）に示したように、遅延時間分散は、オーバードライブ電圧ＶＯＤが小さな領域、つまりリニア領域で顕著であるため、差動増幅器１２の出力電圧ＶＤＩＦＦを利用して、その変動とは逆特性を有するように遅延回路２０の遅延量τを調節することにより、コンパレータ１００全体としての遅延時間分散を低減することができる。
【００３８】
遅延補償回路３０は、制御用トランジスタＭ３１を含む。制御用トランジスタＭ３１はＮチャンネルＭＯＳＦＥＴであり、そのゲートに電源電圧Ｖｄｄが印加され、その第１端子（チャネルの一端）に差動増幅器１２の出力電圧ＶＤＩＦＦが印加される。
【００３９】
可変遅延回路２４は、バイアストランジスタＭ２１およびインバータ型遅延回路２８を含む。バイアストランジスタＭ２１はＰチャンネルＭＯＳＦＥＴであり、そのゲートは制御用トランジスタＭ３１の第２端子（チャンネルの他端）と接続され、その第１端子（ソース）には電源電圧Ｖｄｄが印加される。インバータ型遅延回路２８は、バイアストランジスタＭ２１の第２端子（ドレイン）と接地端子Ｖｓｓの間に設けられる。インバータ型遅延回路２８の遅延時間τＶＡＲは、バイアストランジスタＭ２１に流れるバイアス電流Ｉｂｉａｓに応じて変化する。
【００４０】
この構成によれば、制御用トランジスタＭ３１は、オーバードライブ電圧ＶＯＤに依存する出力電圧ＶＤＩＦＦに応じて、バイアストランジスタＭ２１のゲート電圧、すなわちバイアス電流Ｉｂｉａｓを調節することができる。このときの遅延量τＤＬＹは、入力段１０の遅延量τＣＭＰの分散と逆特性を有するものとなる。
【００４１】
固定遅延回路２２は、多段接続された複数のインバータを含む。また可変遅延回路２４の後段には、出力バッファ２６が設けられている。
【００４２】
図４は、図３のコンパレータ１００の遅延量τを示す図である。横軸はオーバードライブ電圧ＶＯＤを、縦軸は遅延量τを示す。図４あるいは図１（ｃ）に示すように、コンパレータ単体（つまり入力段１０のみ）では、オーバードライブ電圧ＶＯＤが０．２Ｖ以下の領域において、遅延時間τＣＭＰの分散が非常に大きかった。これに対して、図３のコンパレータ１００によれば、遅延回路２０の遅延量τＤＬＹを図４に示すように、入力段１０の遅延量と逆特性を有するように変化させることができ、それらを合成して得られる全体の遅延量τは、オーバードライブ電圧ＶＯＤによらずに一定値とすることができる。
【００４３】
なおコンパレータ１００全体の遅延量は、遅延回路２０を設けることにより、入力段１０単体の場合よりも大きくなる。したがって、図２、図３のコンパレータ１００は、遅延時間の絶対量ではなく、遅延時間分散が小さいことが要求されるアプリケーションに好適に利用することができる。
【００４４】
続いて、コンパレータ１００の好適なアプリケーションを説明する。
図５は、実施の形態に係るコンパレータ１００を用いた試験装置２の構成を示すブロック図である。試験装置２は、コンパレータ１００および時間デジタル変換器（Time to Digital Converter、以下ＴＤＣという）３００を備える。
【００４５】
ＴＤＣ３００は、第１の信号（以下、スタート信号という）と第２の信号（ストップ信号）の遷移タイミングの時間差をデジタル値に変換する。ＴＤＣ３００は、バーニア遅延回路２００と、プライオリティエンコーダ２０２を備える。バーニア遅延回路２００は、スタート信号ＳＳＴＡＲＴとストップ信号ＳＳＴＯＰを受け、時間差に応じた位置でビットが変化するサーモメータコードＴＣを生成する。バーニア遅延回路２００は、第１遅延回路２１０と、第２遅延回路２２０と、サーモメータラッチＴＬ０〜ＴＬＮを備える。
【００４６】
第１遅延回路２１０は、多段接続されたＮ個の第１遅延素子Ｄ１を含み、スタート信号ＳＳＴＡＲＴに、ステージごとに第１所定量ｔ１の遅延を与え、異なる遅延が付与された（Ｎ＋１）個の遅延スタート信号ＳＡ０〜ＳＡＮを出力する。同様に第２遅延回路２２０は、多段接続されたＮ個の第２遅延素子Ｄ２を含み、ストップ信号ＳＳＴＯＰにステージごとに第２所定量の遅延を与え、異なる遅延が付与された（Ｎ＋１）個の遅延ストップ信号ＳＢ０〜ＳＢＮを出力する。
【００４７】
第１所定量ｔ１の遅延は、第２所定量ｔ２よりも長く設定される。第１遅延回路２１０、第２遅延回路２２０内の遅延素子を１段通過するごとに、スタート信号ＳＳＴＡＲＴとストップ信号ＳＳＴＯＰの相対的な時間差は、Δｔ＝（ｔ１−ｔ２）だけ小さくなる。スタート信号ＳＳＴＡＲＴとストップ信号ＳＳＴＯＰの初期の時間差がτである場合、（τ／Δｔ）段の遅延素子を経由した段階で、２つの信号のエッジのタイミングは逆転する。
【００４８】
ｊ段目（ｊは０≦ｊ≦Ｎを満たす整数）のサーモメータラッチＴＬｊは、ｊ段目から出力される遅延ストップ信号ＳＢｊを、ｊ段目から出力される遅延スタート信号ＳＡｊでラッチする。本明細書においては、便宜的に１段目よりひとつ前を０段目という。つまり、０段目のサーモメータラッチＴＬ０は、遅延される前のスタート信号と、遅延される前のストップ信号を受ける。
【００４９】
その結果、ストップ信号ＳＳＴＯＰがスタート信号ＳＳＴＡＲＴに追いつくまでは、サーモメータラッチＴＬの出力は０となり、追いついたところから先は１となる。かくして、（Ｎ＋１）個のサーモメータラッチＴＬ０〜ＴＬＮによりラッチされたデータが、サーモメータコードＴＣ［０：Ｎ］として出力される。サーモメータコードの名称は、あるビットを境として値が１から０（または０から１）に切り替わることが、温度計に似ていることにちなんでいる。
【００５０】
なお、スタート信号ＳＳＴＡＲＴにストップ信号ＳＳＴＯＰが追いつかなかった場合、サーモメータコードＴＣは全ビットが０となり、スタート信号ＳＳＴＡＲＴよりもストップ信号ＳＳＴＯＰが先に入力された場合、全ビットが１となる。
【００５１】
コンパレータ１００は、ＤＵＴ１から出力される試験信号を受け、その電圧レベルＶＩＮを所定のしきい値電圧ＶＲＥＦと比較する。コンパレータ１００の出力信号は、ＴＤＣ３００にスタート信号ＳＳＴＡＲＴとして供給される。また、ＴＤＣ３００にはストップ信号ＳＳＴＯＰとして、ある基準タイミングでハイレベルに遷移するストローブ信号ＳＴＲＯＢＥが入力される。
【００５２】
試験装置２は、ＤＵＴ１からの試験信号が、ストローブ信号ＳＴＲＯＢＥに対して、どれほど離れたタイミングで遷移しているかを測定する。
【００５３】
このような用途において、コンパレータ１００が、ＤＵＴ１からの試験信号の振幅に対して遅延時間分散を有していると、正確にＤＵＴ１を評価することができない。そこで上述したコンパレータ１００を用いることにより、試験信号の振幅が変化してオーバードライブ電圧ＶＯＤが変化しても、コンパレータ１００での遅延時間τは一定であることが保証されるため、ＤＵＴ１を正確に評価することができる。なおこの用途では、遅延時間τの絶対値が大きいことは問題とならない。なぜなら、遅延時間τに応じてストローブ信号ＳＳＴＲＯＢＥのタイミングを遅くすればよいからである。
【００５４】
図６は、変形例に係るコンパレータ１００ａを用いた試験装置２ａの構成を示すブロック図である。
【００５５】
図２、図３のコンパレータ１００では、入力段１０の後段に遅延回路２０が設けられていたが、図６のコンパレータ１００ａではそれが省略されている。その代わりに、コンパレータ１００ａは、後段においてデジタル信号処理によって入力段１０の遅延量τＣＭＰを補正する。
【００５６】
試験装置２ａは、コンパレータ１００ａおよびＴＤＣ３００を備える。
コンパレータ１００ａは、入力段１０、遅延補償回路３０ａおよびＡ／Ｄコンバータ３２を備える。遅延補償回路３０ａは、入力段１０の遅延時間分散をキャンセルするために後段において与えるべき遅延量τＤＬＹを示すアナログの制御電圧ＶＣＮＴを出力する。このアナログ電圧ＶＣＮＴは、図２において可変遅延回路２４に入力される電圧に相当し、図３においてバイアストランジスタＭ２１のゲートに入力される電圧に相当する。
【００５７】
Ａ／Ｄコンバータ３２は、アナログ電圧ＶＣＮＴをデジタル値ＤＣＮＴに変換する。プライオリティエンコーダ２０２は、デジタル値ＤＣＮＴに応じて、時間差を示すバイナリコードＢＣの値を補正する。バイナリコードＢＣの補正は、プライオリティエンコーダ２０２の後段において行ってもよい。
【００５８】
この構成によれば、遅延回路２０が不要となり、回路面積を削減できるという利点がある。
【００５９】
その他、実施の形態に係るコンパレータ１００は、試験装置のピンエレクトロニクスボードに搭載されるコンパレータ（タイミングコンパレータ）にも利用することができる。
【００６０】
以上、本発明について、実施の形態をもとに説明した。この実施の形態は例示であり、それらの各構成要素や各処理プロセス、それらの組み合わせには、さまざまな変形例が存在しうる。以下、こうした変形例について説明する。
【００６１】
実施の形態ではＭＯＳＦＥＴを用いた構成を説明したが、それらの一部をバイポーラトランジスタで構成してもよい。また、ＮチャンネルＭＯＳＦＥＴとＰチャンネルＭＯＳＦＥＴを置換し、電源電圧Ｖｄｄと接地電圧Ｖｓｓを天地反転した構成も本発明の態様として有効である。
【００６２】
実施の形態にもとづき本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を逸脱しない範囲において、多くの変形例や配置の変更が認められる。
【符号の説明】
【００６３】
１…ＤＵＴ、２…試験装置、１００…コンパレータ、１０…入力段、１２…差動増幅器、１４…出力段、２０…遅延回路、Ｍ２１…バイアストランジスタ、２２…固定遅延回路、２４…可変遅延回路、２６…出力バッファ、２８…インバータ型遅延回路、３０…遅延補償回路、Ｍ３１…制御用トランジスタ、Ｓ１…出力信号。
【図１】
2012044521.tif 000003
【図２】
2012044521.tif 000004
【図３】
2012044521.tif 000005
【図４】
2012044521.tif 000006
【図５】
2012044521.tif 000007
【図６】
2012044521.tif 000008