(57)【要約】【課題】  実施形態は、検査効率を向上可能なメモリテスタを提供する。【解決手段】  本実施形態のメモリテスタによれば、複数の検査メモリのリードのそれぞれに電気的に接続可能なコネクタを複数個有するテストボードと、第１入出力部と、前記検査メモリを選択する第１選択部を有し、前記第１入出力部と複数の前記検査メモリが電気的に共通に接続され、前記第１選択部と前記検査メモリが電気的に共通に接続されて第１検査モードを行う第１検査装置と、第２入出力部と、前記検査メモリを選択する第２選択部を有し、前記第２入出力部及び前記第２選択部が対応する複数の前記コネクタそれぞれに接続されて第２検査モードを行う第２検査装置とを備えることを特徴とする。【選択図】図１
2012123873.tif 000002
【特許請求の範囲】
【請求項１】
複数の検査メモリのリードのそれぞれに電気的に接続可能なコネクタを複数個有するテストボードと、
第１入出力部と、前記検査メモリを選択する第１選択部を有し、前記第１入出力部と複数の前記検査メモリが電気的に共通に接続され、前記第１選択部と前記検査メモリが電気的に共通に接続されて第１検査モードを行う第１検査装置と、
第２入出力部と、前記検査メモリを選択する第２選択部を有し、前記第２入出力部及び前記第２選択部が対応する複数の前記コネクタそれぞれに接続されて第２検査モードを行う第２検査装置と
を備えることを特徴とするメモリテスタ。
【請求項２】
複数の前記テストボードを有し、
前記第２検査装置は、前記第２検査モードを行う前記テストボードのコネクタと接続するよう前記メモリテスタ内を移動し、前記第２検査モードを行うこと
を特徴とする請求項１記載のメモリテスタ。
【請求項３】
請求項1又は請求項２記載のメモリテスタは、
複数の前記テストボードを有し、
入力される識別コードに基づいて、前記第１検査モードを行うテストボードと前記第２検査モードを行うテストボードの個数を分ける制御回路を
さらに有することを特徴とするメモリテスタ。
【請求項４】
移動可能な複数のテストボードが、第１検査装置と第２検査装置間を一方向に移動することを特徴とする請求項１乃至請求項３記載のメモリテスタ。
【請求項５】
請求項１、請求項３又は請求項４記載のメモリテスタは、
複数の前記テストボードを有し、
前記第１検査モードを行う際に前記テストボードを前記第１検査装置に接続し、前記第２検査モードを行う際に、前記テストボードを前記第２検査装置に接続するように前記テストボードが、前記メモリテスタ内を移動可能であることを特徴とするメモリテスタ。 
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、メモリテスタに関する。
【背景技術】
【０００２】
バーンインテスト装置は、半導体装置に熱的、電気的ストレスを与え、半導体装置の信頼性を試験するために使用される。近年では、半導体製品は多岐に渡り、またその製品に対してのテスト手法もそれぞれ異なっている。例えば、半導体メモリ製品には、テストパターン信号として、規則性を有するテストパターンが使用される。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００４−３４０８９９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
実施形態は、検査効率を向上可能なメモリテスタを提供する。
【課題を解決するための手段】
【０００５】
本実施形態のメモリテスタによれば、複数の検査メモリのリードのそれぞれに電気的に接続可能なコネクタを複数個有するテストボードと、第１入出力部と、前記検査メモリを選択する第１選択部を有し、前記第１入出力部と複数の前記検査メモリが電気的に共通に接続され、前記第１選択部と前記検査メモリが電気的に共通に接続されて第１検査モードを行う第１検査装置と、第２入出力部と、前記検査メモリを選択する第２選択部を有し、前記第２入出力部及び前記第２選択部が対応する複数の前記コネクタそれぞれに接続されて第２検査モードを行う第２検査装置とを備えることを特徴とする。
【図面の簡単な説明】
【０００６】
【図１】第１の実施形態のメモリテスタを示すブロック図。
【図２】第１の実施形態のテストボードを示す概要図。
【図３】第１の実施形態のファンクション回路を示す概要図。
【図４】第１の実施形態のＡＣ／ＤＣ回路とテストボードを示す概要図。
【図５】第１の実施形態のメモリテスタの検査フローを示すフローチャート図。
【図６】図６（ａ）は、比較例のメモリテスタの検査時間を示す図、図６（ｂ）は変形例１のメモリテスタの検査時間を示す図。
【図７】変形例２のメモリテスタを示すブロック図。
【図８】第２の実施形態のメモリテスタを示すブロック図。
【図９】第２の実施形態のテストボード保持装置を示す概要図。
【発明を実施するための形態】
【０００７】
（第１の実施形態）
次に、第１の実施形態について図面を参照しながら説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。また、図面の寸法比率は、図示の比率に限定されるものではない。
【０００８】
［メモリテスタの構成］
第１の実施形態に係るメモリテスタについて、図１のブロック図を用いて説明する。本実施形態では、半導体メモリのテストフローのうちバーンイン装置でも検査可能なファンクション検査とＡＣ特性／ＤＣ特性の検査（以下、ＡＣ／ＤＣ検査ともいう）を同一メモリテスタによって行う場合を例として説明する。
【０００９】
図１に示すように、メモリテスタ１００は、ファンクション検査装置１０、バッファ１１、ファンクション検査保持装置１２、ＡＣ／ＤＣ検査装置１３、ＡＣ／ＤＣ検査保持装置１４、搬送装置１５、制御装置１６を備える。
【００１０】
＜ファンクション検査装置・バッファ＞
ファンクション検査装置１０は、後述する半導体メモリ（検査メモリ）にファンクション検査を行う装置である。ここで、ファンクション検査は、例えば半導体メモリに書き込み動作、読み出し動作、消去動作などの動作が適切に行われるか否かを判断する検査である。ファンクション検査装置１０は、バッファ１１に接続される。後述するファンクション検査保持装置１２内の半導体メモリにバッファ１１を介してファンクション検査を実行する。
【００１１】
ファンクション検査装置１０は、図１に示すように、制御信号入出力部（第１入出力部）２１と、データ入出力部（第１入出力部）２２と、選択部（第１選択部）２３を有する。
【００１２】
制御信号入出力部２１は、制御回路１６から入力される内部信号に基づいて、半導体メモリを制御する信号（例えば、ＮＡＮＤ型フラッシュメモリの場合、ＡＬＥ(アドレスラッチイネーブル)、ＣＬＥ(コマンドラッチイネーブル）、等）を生成し、バッファ１１に出力する。
【００１３】
データ入出力部２２は、例えば半導体メモリに書き込み動作の検査を行う場合には、半導体メモリに書き込むデータをバッファ１１に出力する。また、半導体メモリに読み出し動作の検査を行う場合には、半導体メモリに保持されたデータがバッファ１１から入力される。すなわち、データ入出力部２２は、通常データの入出力の機能を有する。
【００１４】
選択部２３は、ファンクション検査を行う半導体メモリを選択する機能を有する。制御回路１６から入力される内部信号に基づいて、選択部２３は、半導体メモリを選択する選択信号をバッファ１１に出力する。
【００１５】
＜ファンクション検査保持装置＞
ファンクション検査保持装置１２は、バッファ１１を介してファンクション検査装置１０から入力される信号を半導体メモリに転送するためのファンクション回路（図３の４１であり、詳細は後述する）を有する。このファンクション回路４１とテストボード５１−１〜５１−ｍ（ｍは自然数）が接続されて、テストボード５１−１〜５１−ｍを保持する機能を有する。このテストボード５１−１〜５１−ｍには、ファンクション検査を行う対象となる半導体メモリが搭載されている。
【００１６】
まず、テストボード５１について、図２の概要図を用いて説明する。図２に示すように、テストボード５１には、例えば４個の半導体メモリ５２−１〜５２−４が搭載かつ固定される。また、テストボード５１には、複数のコネクタ５３−１ａ〜５３−４ａ、５３−１ｂ〜５３−４ｂが設けられている。半導体メモリ５２−１〜５２−４のリードは配線を介して対応するコネクタ５３−１ａ〜５３−４ａ、５３−１ｂ〜５３−４ｂそれぞれに接続される。すなわち、図２に示すように、半導体メモリ５２をテストボード５１に搭載すると、半導体メモリ５２のリードとテストボードの複数のコネクタ５３−１ａ〜５３−４ａ、５３−１ｂ〜５３−４ｂが１対１に電気的に接続される。
【００１７】
次に、ファンクション検査保持装置１２のファンクション回路４１について、図３を用いて説明する。
【００１８】
ファンクション回路４１には、テストボード５１と接続可能な複数のパッド４２−１ａ〜４２−４ａ、４２−１ｂ〜４２−４ｂが設けられている。このパッド４２は、データなどを入出力するための入出力パッド４２−１ａ〜４２−４ａと、選択信号を入力するための選択パッド４２−１ｂ〜４２−４ｂを有する。この入出力パッド４２−１ａ〜４２−４ａは、バッファ１１を介して制御信号入出力部２１、データ入出力部２２と接続されており、選択パッド４２−１ｂ〜４２−４ｂは、選択部２３と接続されている。図３に示すように、入出力パッド４２−１ａ〜４２−４ａと制御信号入出力部２１、データ入出力部２２との間を接続する配線は、共通に接続される。同様に、選択パッド４２−１ｂ〜４２−４ｂと選択部４３との間を接続する配線は、共通に接続される。
【００１９】
なお、図３では、入出力パッド４２−１ａ、４２−３ａを共通に接続し、入出力パッド４２−２ａ、４２−４ａを共通に接続し、選択パッド４２−１ｂ、４２−２ｂを共通に接続し、選択パッド４２−３ｂ、４２−４ｂを共通に接続しているが、これに限定されることなく、種々の変形が可能である。
【００２０】
＜ＡＣ／ＤＣ検査装置＞
ＡＣ／ＤＣ検査装置１３は、半導体メモリにＡＣ／ＤＣ検査を行う装置である。ここで、ＡＣ検査は、例えばアクセスタイムのようなＡＣ特性の検査を意味する。ＤＣ検査は、例えばコンタクト不良、リーク電流不良のようなＤＣ特性の検査を意味する。
【００２１】
ＡＣ／ＤＣ検査装置１３はＡＣ／ＤＣ検査保持装置１４に接続されている。このＡＣ／ＤＣ検査保持装置１４内にあるＡＣ／ＤＣ回路（詳細は後述する）を介して半導体メモリにＡＣ／ＤＣ検査を実行する。
【００２２】
ＡＣ／ＤＣ検査装置１３は、ファンクション検査装置１０と同様に、制御信号入出力部（第２入出力部）３１と、データ入出力部（第２入出力部）３２と、選択部（第２選択部）３３を有する。
【００２３】
制御信号入出力部３１は、制御回路１６からＡＣ／ＤＣ検査を実行するときに入力される内部信号に基づいて、テストボード５１−ｉ１、５１−ｉ２上の半導体メモリを制御する信号（例えば、ＮＡＮＤ型フラッシュメモリの場合、ＡＬＥ(アドレスラッチイネーブル)、ＡＬＥ(コマンドラッチイネーブル）、等）を生成し、ＡＣ／ＤＣ検査保持装置１４に出力する。また、データ入出力部３２は、データの入出力の機能を有し、選択部３３は、ＡＣ／ＤＣ検査を行う半導体メモリを選択する機能を有する。
【００２４】
＜ＡＣ／ＤＣ検査保持装置＞
ＡＣ／ＤＣ検査保持装置１４は、ＡＣ／ＤＣ検査装置１３から入力される所望の信号をテストボード５１−ｉ１、５１−ｉ２に搭載された半導体メモリ５２−１〜５２−４に転送するためのＡＣ／ＤＣ回路（図４の６１）を有する。このＡＣ／ＤＣ回路とテストボード５１−ｉ１、５１−ｉ２が接続されて、テストボード５１−ｉ１、５１−ｉ２を保持する機能を有する。
【００２５】
次に、ＡＣ／ＤＣ回路６１について、図４を用いて説明する。ＡＣ／ＤＣ回路６１には、ファンクション回路４１と同様に、テストボード５１と接続可能な複数のパッド６２が設けられている。ＡＣ／ＤＣ検査を高精度に行うべく、複数の半導体メモリ５２−１〜５２−４それぞれのリードに別の入力を行う。このため、図４に示すように、複数のパッド６２−１ａ〜６２−４ａ、６２−１ｂ〜６２−４ｂそれぞれに接続された配線は、共通に接続されることなくＡＣ／ＤＣ検査装置１３に接続される。
【００２６】
＜搬送装置＞
搬送装置１５は、ファンクション検査保持装置１２とＡＣ／ＤＣ検査保持装置１４間で、テストボード５１を搬送させる機能を有する。具体的には、搬送装置１５は、例えばＡＣ／ＤＣ検査が終了したテストボード５１をＡＣ／ＤＣ検査保持装置１４から取り出し、ファンクション検査保持装置１２まで搬送する。同様に、搬送装置１５は、ファンクション検査が終了したテストボード５１をファンクション検査保持装置１２から取り出し、ＡＣ／ＤＣ検査保持装置１４まで搬送する。
【００２７】
＜制御装置＞
制御回路１６は、メモリテスタ１００全体の制御を司る。具体的には、ファンクション検査装置１０、ＡＣ／ＤＣ検査装置１３、搬送装置１５などに対して内部信号を入力し、この内部信号を用いて制御する。
【００２８】
［メモリテスタの動作方法］
第１の実施形態に係るメモリテスタの動作方法について、ＡＣ／ＤＣ検査後にファンクション検査を行う場合を例として、図１乃至図４を用いて説明する。
【００２９】
制御回路１６の内部信号に基づいて、搬送装置１５は、ＡＣ／ＤＣ検査対象である半導体メモリ５２を搭載したテストボード５１をＡＣ／ＤＣ検査保持装置１４にセットする。具体的には、図４におけるテストボード５１のコネクタ５３−１ａ〜５３−４ａ、５３−１ｂ〜５３−４ｂをそれぞれパッド６２−１ａ〜６２−４ａ、６２−１ｂ〜６２−４ｂに接続する。
【００３０】
その後に、制御回路１６の内部信号に基づいて、ＡＣ／ＤＣ検査装置１３は、ＡＣ／ＤＣ検査を行う。
【００３１】
ＡＣ／ＤＣ検査後に、制御回路１６の内部信号に基づいて、搬送装置１５はこのテストボード５１をＡＣ／ＤＣ検査保持装置１４から取り出し、ファンクション検査保持装置１２にセットする。具体的には、図４におけるテストボード５１のコネクタ５３−１ａ〜５３−４ａ、５３−１ｂ〜５３−１ｂをそれぞれ入出力パッド４２−１ａ〜４２−４ａ、選択パッド４２−１ｂ〜４２−４ｂに接続する。
【００３２】
その後に、制御回路１６の内部信号に基づいて、ファンクション検査装置１０は、ファンクション検査を行う。
【００３３】
次に、ファンクション検査の一例を、図３を用いて説明する。前述したように、図３では、選択パッド４２−１ｂ、４２−２ｂを共通に接続し、選択パッド４２−３ｂ、４２−４ｂを共通に接続している。
【００３４】
半導体メモリにデータを書き込む「書き込み動作」を行う場合には、全ての半導体メモリ５２−１〜５２−４を選択し、全ての半導体メモリ５２−１〜５２−４にデータを書き込む。一方で、半導体メモリにデータを読み出す「読み出し動作」を行う場合には、選択パッド４２−１ｂ、４２−２ｂに接続された半導体メモリ５２−１，５２−２のみを選択し、選択パッド４２−３ｂ、４２−４ｂに接続された半導体メモリ５２−３，５２−４を非選択とする。これにより、半導体メモリ５２−１、５２−２に保持されたデータをデータ入出力部２２に出力できる。
【００３５】
第１の実施形態に係るメモリテスタは、図５に示すように、例えばＤＣ検査（複数の検査項目を含む）を行ったのちに、ファンクション検査（複数の検査項目を含む）、ＡＣ検査（複数の検査項目を含む）を行ってもよい。
【００３６】
［第１の実施形態の効果］
以上より、実施形態のメモリテスタは、検査効率を向上可能できる。以下、具体的に説明する。
【００３７】
本実施形態のメモリテスタでは、ファンクション検査を行う場合に、テストボード５１がファンクション回路１２に接続される。これにより、入出力パッド４２−１ａ〜４２−４ａと制御信号入出力部２１、データ入出力部２２との間を接続する配線は、共通に接続される。同様に、選択パッド４２−１ｂ〜４２−４ｂと選択部４３との間を接続する配線は、共通に接続される。また、バッファ１１を介して、ファンクション検査保持装置１２内のテストボード５１に搭載された半導体メモリ全てに対して、一括で検査ができる。その結果、ファンクション検査をより安価に行うことができる。
【００３８】
また、ＡＣ／ＤＣ検査を行う場合に、テストボードがＡＣ／ＤＣ回路に接続される。したがって、複数の半導体メモリ５２−１〜５２−４それぞれの対応するリードであっても、別の入力を行う。その結果、ＡＣ／ＤＣ検査を高精度に行うことができる。
【００３９】
本実施形態のメモリテスタは搬送装置１５を有し、ファンクション検査保持装置１２とＡＣ／ＤＣ検査装置１４との間を搬送できる。したがって、ファンクション検査用の装置とＡＣ／ＤＣ検査用の装置を別々に設ける必要がなく、検査効率を向上できる。
【００４０】
これにより、ファンクション検査とＡＣ／ＤＣ検査にかかる時間ＴＡＴを短縮でき、検査時間の高速化を図ることができる。
【００４１】
（変形例１）
第１の実施形態のメモリテスタでは、ファンクション検査とＡＣ／ＤＣ検査を対象とするテストボードの個数を固定し、例えばＡＣ／ＤＣ検査を終了したテストボードをファンクション検査保持装置１２に搬送していたが、変形例１のメモリシステムでは、ファンクション検査とＡＣ／ＤＣ検査を対象とするテストボードの個数を、制御装置１６が半導体メモリの種類によって制御する点で異なり、その他の構成部分については、同一構成を有している。従って、以下の説明において、第１の実施形態と同様の構成部分については、詳細説明を省略し、異なる構成部分について説明する。
【００４２】
［メモリテスタの構成］
変形例１のメモリテスタの制御装置１６内の例えばＲＯＭ（図示略）に、半導体メモリ５２の種類を識別する識別コードと初期状態におけるファンクション検査とＡＣ／ＤＣ検査を対象とするテストボード５１の個数を定めたテーブルを保存する。
【００４３】
また、メモリテスタはメモリテスタに挿入された半導体メモリの識別コードを読み出す識別装置（図示略）を有する。
【００４４】
［メモリテスタの動作方法］
次に、本変形例１のメモリテスタの動作方法を説明する。
【００４５】
制御装置１６は、メモリテスタに挿入された半導体メモリ５２の識別コードを読み出すよう識別装置を制御する。識別装置は、読み出した識別コードを制御装置１６に出力する。
【００４６】
制御装置１６は、読み出された識別コードに対応する初期状態におけるファンクション検査とＡＣ／ＤＣ検査を対象とするテストボードの個数を、ＲＯＭ内のテーブルから読み出し、搬送装置１５を用いて、テストボードの個数をファンクション検査保持装置１２とＡＣ／ＤＣ検査保持装置１４に分配する。
【００４７】
［変形例１の効果］
以上より、変形例１のメモリテスタは、第１の実施形態のメモリテスタ同様に、検査効率を向上可能できる。また、変形例１のメモリテスタは、制御装置１６に識別コードが入力されたのち、テストボードを分配する。このため、識別コードに対応するファンクション検査時間やＡＣ／ＤＣ検査時間に応じて、テストボードの分配方法を変更できる。
【００４８】
例えば、ＤＣ検査を行ったのちに、ファンクション検査、ＡＣ検査を行う場合において、ファンクション検査時間が２分、ＡＣ／ＤＣ検査時間が１分かかるときを例として説明する。このとき、図６（ａ）のタイミングチャート図に示すように、４枚のテストボードのうち、１枚のテストボードをＡＣ／ＤＣ検査保持装置１４に、残りの３枚のテストボードをファンクション検査保持装置１２に分配すると、検査時間は８分かかる。
【００４９】
しかしながら、変形例１のメモリテスタは、制御装置１６は、読み出された識別コードに対応する初期状態におけるファンクション検査とＡＣ／ＤＣ検査を対象とするテストボードの個数を、ＲＯＭ内のテーブルから読み出し、４枚のテストボードのうち、２枚のテストボードをＡＣ／ＤＣ検査保持装置１４に、残りの２枚のテストボードをファンクション検査保持装置１２に分配すると、検査時間は５分となる。
【００５０】
したがって、識別コードに応じて、テストボードの分配方法を変更することで、全体の検査時間を短くできる。
【００５１】
（変形例２）
変形例２のメモリテスタでは、第１の実施形態のメモリテスタに対して、搬送装置１５を削除し、バッファ１７を設ける点で異なり、その他の構成部分については、同一構成を有している。従って、以下の説明において、第１の実施形態と同様の構成部分については、詳細説明を省略し、異なる構成部分について説明する。
【００５２】
［メモリテスタの構成］
図７に示すように、変形例２のメモリテスタ１００では、搬送装置１５を削除した。ファンクション検査保持装置１２とＡＣ／ＤＣ検査保持装置１４内に保持されたテストボードは、ファンクション検査保持装置１２とＡＣ／ＤＣ検査保持装置１４間を移動できる。
【００５３】
このバッファ１７を介してＡＣ／ＤＣ検査装置１３から入力された所望の信号を、各テストボード５１−ｉ１〜５１−ｉｍ（ｍは自然数）に転送する。複数のテストボード５１−ｉ１〜５１−ｉｍに一括で所望の信号を転送できるよう、バッファ１７は形成される。
【００５４】
［変形例２の効果］
以上より、変形例２のメモリテスタは、第１の実施形態のメモリテスタ同様に、検査効率を向上できる。また、変形例２のメモリテスタは、搬送装置１５が不要であるため、メモリテスタの大きさを小さくできる。これにより、例えばメモリテスタを配置する工場などの施設のスペースを有効に活用できる。その結果、多くのメモリテスタを入れて、検査を一括して行うことができ、半導体メモリのテストコストを軽減できる。
【００５５】
（第２の実施形態）
第１の実施形態のメモリテスタでは、ファンクション検査装置１０及びＡＣ／ＤＣ検査装置１３を固定し、テストボード５１をファンクション検査保持装置１２又はＡＣ／ＤＣ検査保持装置１４内を搬送させていたが、第２の実施形態では、テストボードを固定させた上で、ＡＣ／ＤＣ検査装置を移動させる点で異なり、その他の構成部分については、同一構成を有している。従って、以下の説明において、第１の実施形態と同様の構成部分については、詳細説明を省略し、異なる構成部分について説明する。
【００５６】
［メモリテスタの構成］
本実施形態のメモリテスタの構成を、図８を用いて説明する。図８に示すように、メモリテスタ１０１は、ファンクション検査装置１０、バッファ１１、テストボード保持装置７１、ＡＣ／ＤＣ検査装置７２、制御装置７３を備える。
【００５７】
テストボード保持装置７１は、メモリテスタ１０１に挿入されるテストボード全てを保持する。また、ＡＣ／ＤＣ検査装置７２は、テストボード保持装置７１の隣接を移動可能であり、制御装置７３の内部信号に基づき、ＡＣ／ＤＣ検査装置７２の移動箇所が定められ、ＡＣ／ＤＣ検査装置７２とテストボードが接続される。
【００５８】
これにより、所望のテストボードにのみＡＣ／ＤＣ検査装置７２を接続し、ＡＣ／ＤＣ検査を行うことができる。
【００５９】
具体的なテストボード保持装置７１の構成について、図９を用いて説明する。テストボード保持装置７１は、複数のパッド８１−１ａ〜８１−４ａ、８１−１ｂ〜８１−４ｂと、図９に示すように、複数の配線が共通に接続され、且つ、バッファ１１と接続されている第１の配線８２と、ＡＣ／ＤＣ検査装置７２に接続された第２の配線８３と、第１の配線８２又は第２の配線８３との接続を切り替えるスイッチ８４を有する。
【００６０】
ファンクション検査を行う場合には、スイッチ８４を切り替えて、複数のパッド８１−１ａ〜８１−４ａ、８１−１ｂ〜８１−４ｂと第１の配線８２とを接続する。一方で、ＡＣ／ＤＣ検査を行う場合には、スイッチ８４を切り替えて、複数のパッド８１−１ａ〜８１−４ａ、８１−１ｂ〜８１−４ｂと第２の配線８３とを接続する。
【００６１】
［第２の実施形態の効果］
以上より、本実施形態のメモリテスタ１０１は、第１の実施形態のメモリテスタ同様に、検査効率を向上可能できる。また、本実施形態のメモリテスタ１０１では、制御装置７３の内部信号に基づき、ＡＣ／ＤＣ検査装置７２を移動させて、所望のテストボードにのみＡＣ／ＤＣ検査を行う。したがって、第１の実施形態のメモリテスタとは異なり、搬送部１５や保持部（ファンクション検査保持装置１２、ＡＣ／ＤＣ検査保持装置１４）を２個有する必要がない。その結果、メモリテスタ本体を小さくできる。これにより、例えばメモリテスタを配置するスペースを有効に活用でき、コストを軽減できる。
【００６２】
なお、本願発明は上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。更に、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出されうる。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出されうる。
【符号の説明】
【００６３】
１０…ファンクション検査装置
１１…バッファ
１２…ファンクション検査保持装置
１３…ＡＣ／ＤＣ検査装置
１４…ＡＣ／ＤＣ検査保持装置
１５…搬送装置
１６…制御装置
２１…制御信号入出力部
２２…データ入出力部
２３…選択部
４１…ファンクション回路
１００  １０１…メモリテスタ 
【図１】
2012123873.tif 000003
【図２】
2012123873.tif 000004
【図３】
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【図４】
2012123873.tif 000006
【図５】
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【図６】
2012123873.tif 000008
【図７】
2012123873.tif 000009
【図８】
2012123873.tif 000010
【図９】
2012123873.tif 000011