(57)【要約】【課題】本発明は、プローブカード用セラミック基板及びその製造方法に関する。【解決手段】本発明の一実施形態によるプローブカード用セラミック基板は、複数の共用ビアが形成され、第１セラミックパウダーを含む共用基板と、共用基板の上部及び下部にそれぞれ形成され、プローブカード用印刷回路基板または半導体素子のような個別の電子部品に形成された複数の端子に対応して連結される複数の配線ビア及び上記複数の配線ビアを連結される端子の電気的性質によってグループ化し、グループごとに同一の共用ビアに連結する配線パターンを含み、第１セラミックパウダーより粒径の小さい第２セラミックパウダーを含む第１ビルドアップ層及び第２ビルドアップ層とを含む。【選択図】図１
2012142534.tif 000002
【特許請求の範囲】
【請求項１】
複数の共用ビアが形成され、第１セラミックパウダーを含む共用基板と、
前記共用基板の上部及び下部にそれぞれ形成され、
個別な電子部品に形成された複数の端子と対応し連結される複数の配線ビア及び前記複数の配線ビアを、連結される端子の電気的性質によってグループ化し、グループ別に同一の共用ビアに連結する配線パターンを含み、
前記第１セラミックパウダーより粒径の小さい第２セラミックパウダーを含む第１ビルドアップ層及び第２ビルドアップ層と、
を含むプローブカード用セラミック基板。
【請求項２】
前記共用基板は位置によって１つ以上の区域に分割され、互いに異なる区域に連結される端子は電気的性質が同一であっても、互いに異なる共用ビアに連結される、請求項１に記載のプローブカード用セラミック基板。
【請求項３】
前記共用ビアは、シグナルビア、接地ビア及びパワービアで構成された群より選ばれたいずれか１つである、請求項２に記載のプローブカード用セラミック基板。
【請求項４】
前記複数の端子をシグナル、接地の有無及びパワーで構成された群より選ばれた１つ以上の電気的性質によってグループ化し、同一の電気的性質を有する端子は同一のシグナルビア、接地ビアまたはパワービアに連結する、請求項３に記載のプローブカード用セラミック基板。
【請求項５】
前記第１セラミックパウダーの粒径は１〜３μｍである、請求項１に記載のプローブカード用セラミック基板。
【請求項６】
前記第２セラミックパウダーの粒径は２０〜１５０ｎｍである、請求項１に記載のプローブカード用セラミック基板。
【請求項７】
前記第２セラミックパウダーの粒径は５０〜１２０ｎｍである、請求項１に記載のプローブカード用セラミック基板。
【請求項８】
前記第１及び第２ビルドアップ層はそれぞれ１つ以上の層で構成される、請求項１に記載のプローブカード用セラミック基板。
【請求項９】
前記共用基板の厚さは３〜５ｍｍである、請求項１に記載のプローブカード用セラミック基板。
【請求項１０】
前記第１ビルドアップ層または第２ビルドアップ層の厚さは１００μｍ以下である、請求項１に記載のプローブカード用セラミック基板。
【請求項１１】
前記第１ビルドアップ層または第２ビルドアップ層の厚さは２０〜５０μｍである、請求項１に記載のプローブカード用セラミック基板。
【請求項１２】
前記電子部品はプローブカード用印刷回路基板、または半導体素子である、請求項１に記載のプローブカード用セラミック基板。
【請求項１３】
複数の共用ビアを含み、第１セラミックパウダーを含む共用基板を用意する段階と、
前記共用基板の上部及び下部に、個別な電子部品に形成された複数の端子に対応して連結される複数の配線ビア、上記複数の配線ビアを連結する端子の電気的性質によってグループ化し、グループごとに同一の共用ビアに連結する配線パターンを含み、
前記第１セラミックパウダーより粒径の小さい第２セラミックパウダーを含む第１ビルドアップ層及び第２ビルドアップ層を形成する段階と、
を含むプローブカード用セラミック基板製造方法。
【請求項１４】
前記共用基板は位置によって１つ以上の区域に分割され、互いに異なる区域に連結される端子を電気的性質が同一であっても、互いに異なる共用ビアに連結する、請求項１３に記載のプローブカード用セラミック基板製造方法。
【請求項１５】
前記共用ビアは、シグナルビア、接地ビア及びパワービアで構成された群より選ばれたいずれか１つである、請求項１３に記載のプローブカード用セラミック基板製造方法。
【請求項１６】
前記共用ビアは、シグナル接地の有無及びパワーで成る群より選ばれた１つ以上の電気的性質によってグループ化し、同一の電気的性質を有する端子は同一のシグナルビア、接ビアまたはパワービアに連結する、請求項１５に記載のプローブカード用セラミック基板製造方法。
【請求項１７】
前記第１セラミックパウダーの粒径は１〜３μｍである、請求項１３に記載のプローブカード用セラミック基板製造方法。
【請求項１８】
前記第２セラミックパウダーの粒径は２０〜１５０ｎｍである、請求項１３に記載のプローブカード用セラミック基板製造方法。
【請求項１９】
前記第２セラミックパウダーの粒径は５０〜１２０ｎｍである、請求項１３に記載のプローブカード用セラミック基板製造方法。
【請求項２０】
前記共用基板は８００〜９００℃の焼成温度で予め焼成し製造される、請求項１３に記載のプローブカード用セラミック基板製造方法。
【請求項２１】
前記第１及び第２ビルドアップ層は、前記予め焼成された共用基板の上に形成され、４００〜７００℃で焼成される、請求項２０に記載のプローブカード用セラミック基板製造方法。
【請求項２２】
前記電子部品はプローブカード用印刷回路基板、または半導体素子である、請求項１３に記載のプローブカード用セラミック基板製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はプローブカード用セラミック基板及びその製造方法に関し、より具体的には、基板の強度を強化しながら容易に製造することができるプローブカード用セラミック基板及びその製造方法に関する。
【背景技術】
【０００２】
一般的に半導体素子は、ウェーハ（ｗａｆｅｒ）上のパターン（ｐａｔｔｅｒｎ）を形成させるファブリケーション（Ｆａｂｒｉｃａｔｉｏｎ）工程と、パターンが形成されたウェーハをそれぞれの素子で組み立てるアセンブリ（Ａｓｓｅｍｂｌｙ）工程を経て製造される。
【０００３】
ファブリケーション工程が終了した半導体素子はアセンブリ工程を経る前に、ウェーハに形成されたそれぞれの素子に対して電気的特性を検査するＥＤＳ（Ｅｌｅｃｔｒｉｃａｌ  Ｄｉｅ  Ｓｏｒｔｉｎｇ）工程を経ることになる。
【０００４】
ここで、ＥＤＳ工程とは、ウェーハ上に形成された素子の中から、不良素子を判別するために実施される工程である。ＥＤＳ工程では、ウェーハ上の素子に電気的信号を印加し、素子から出力される電気信号を解析し、素子の不良の有無を判定する検査装置を主に利用する。
【０００５】
半導体素子検査装置で素子の不良の有無を判定し、半導体素子と検査装置の間の電気的信号を伝達するために、プローブカードを使用することができる。プローブカードは、プローブカード用基板と１つ以上の探針を有する。
【０００６】
上記深針はウェーハ上の素子と連結されたパッドに接触させることができる。半導体素子検査装置は、プローブカードの基板に連結されたプローブカードの探針を通して素子のパッドと電気的信号を取り交わすことで素子の不良の有無を判断することになる。
【０００７】
従来、プローブカードを製作するためには、個別の半導体素子とテスト要件に合わせて別途に設計して、製造するしかなかった。
【０００８】
しかし、このような煩わしさを軽減させるために複数のビアが形成されたプローブカードを予め製作した後、プローブカードの上に半導体素子とテスト要件に応じて個別の配線層を形成し、それぞれのニーズに合わせて製作した。
このような過程で、すべての製品に適用させるための複数のビアがプローブカードに形成されるようになるが、ビアの数が増えるほど、プローブカードの基板の強度が低下するという問題点が発生した。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】韓国特許出願公開第２００９−００２７３５３号
【特許文献２】日本国特許出願公開第２００８−０３４８２８号
【発明の概要】
【発明が解決しようとする課題】
【００１０】
本発明の目的は、基板の強度を強化しながら、容易に製造することができるプローブカード用セラミック基板及びその製造方法を提供することである。
【課題を解決するための手段】
【００１１】
本発明の一実施形態によるプローブカード用セラミック基板は、複数の共用ビアが形成され、第１セラミックパウダーを含む共用基板と、共用基板の上部及び下部にそれぞれ形成され、個別の電子部品に形成された複数の端子に対応して連結される複数の配線ビア、上記複数の配線ビアを連結する端子の電気的性質によってグループ化し、グループごとに同一の共用ビアに連結する配線パターンを含み、第１セラミックパウダーより粒径の小さい第２セラミックパウダーを含む第１ビルドアップ層及び第２ビルドアップ層とを含む。
【００１２】
上記共用基板は、位置によって１つ以上の区域に分割され、互いに異なる区域に連結される端子は電気的性質が同一であっても、互いに異なる共用ビアに連結されることができる。
【００１３】
上記共用ビアは、シグナルビア、接地ビア及びパワービアで構成された群より選ばれたいずれか１つであることができる。
【００１４】
上記複数の端子をシグナル（ｓｉｇｎａｌ）、接地の有無及びパワー（ｐｏｗｅｒ）で構成される群より選ばれた１つ以上の電気的性質によってグループ化し、同一の電気的性質を有する端子は同一のシグナル、接地ビアまたはパワービアに連結することができる。
【００１５】
上記第１セラミックパウダーの粒径は１〜３μｍであることができる。
【００１６】
上記第２セラミックパウダーの粒径は２０〜１５０ｎｍであることができ、好ましくは、上記第２セラミックパウダーの粒径は５０〜１２０ｎｍであることができる。
【００１７】
上記第１及び第２ビルドアップ層は、それぞれ１つ以上の層で構成されることができる。
【００１８】
上記共用基板の厚さは３〜５ｍｍであることができる。
【００１９】
上記第１ビルドアップ層または第２ビルドアップ層の厚さは１００μｍ以下であることができる。上記第１ビルドアップ層または第２ビルドアップ層の厚さは２０〜５０μｍであることが好ましい。
【００２０】
上記電子部品は、プローブカード用の印刷回路基板または半導体素子であることができる。
【００２１】
本発明の他の実施形態によるプローブカード用セラミック基板の製造方法は、複数の共用ビアを含み、第１セラミックパウダーを含む共用基板を用意する段階と、共用基板の上部及び下部に、個別の電子部品に形成された複数の端子に対応して連結される複数の配線ビアと、上記複数の配線ビアを連結する端子の電気的性質によってグループ化し、グループごとに同一の共用ビアに連結する配線パターンを含み、第１のセラミックパウダーより粒径の小さい第２セラミックパウダーを含む第１ビルドアップ層及び第２ビルドアップ層を形成する段階とを含む。
【００２２】
上記共用基板は、位置によって１つ以上の区域に分割され、互いに異なる区域に連結される端子は電気的性質が同一であっても、互いに異なる共用ビアで連結されることができる。
【００２３】
上記共用ビアは、シグナルビア、接地ビア及びパワービアで構成された群より選ばれたいずれか１つであることができる。
【００２４】
上記複数の端子は、シグナル（ｓｉｇｎａｌ）、接地の有無及びパワー（ｐｏｗｅｒ）で構成された群より選ばれた１つ以上の電気的性質によってグループ化し、同一の電気的性質を有する端子は同一のシグナルビア、接地ビアまたはパワービアに連結することができる。
【００２５】
上記第１セラミックパウダーの粒径は１〜３μｍであることができる。
【００２６】
上記第２セラミックパウダーの粒径は２０〜１５０ｎｍであることができる。好ましくは、上記第２セラミックパウダーの粒径は５０〜１２０ｎｍであることができる。
【００２７】
上記共用基板は８００〜９００℃の焼成温度で予め焼成し製造することができる。
【００２８】
上記第１及び第２ビルドアップ層は、上記の予め焼成された共用基板上に形成され、４００〜７００℃の温度で焼成されることができる。
【００２９】
上記電子部品は、プローブカード用の印刷回路基板や半導体素子であることができる。
【発明の効果】
【００３０】
本発明の一実施形態によると、全てのプローブカードに適用されることができる複数の共用ビアが形成された共用化基板を予め作成し、その後、個別の電子部品に合わせて、ビルドアップ層を形成するため、事前に予め共用化基板を大量に製作して置くことでその製造時間を短縮し、製造コストを削減することができる。
【００３１】
また、本発明の一実施形態による共用化基板は、共用ビアをグループ化し最小限のビアを共用化基板に形成するため、基板の強度を強化することができる。
【００３２】
そして、本発明の一実施形態によると、上記共用化基板の上にビルドアップ層を形成するに当たって、共用化基板層より焼結温度が低いセラミックパウダーでビルドアップ層を形成するため、共用化基板層に加わる熱ストレスを最小限に抑えてビルドアップ層を形成することができる。
【図面の簡単な説明】
【００３３】
【図１】本発明の一実施形態によるプローブカード用セラミック基板とプローブカード用印刷回路基板が結合されたことを示す断面図である。
【図２ａ】本発明の一実施形態によるプローブカード用セラミック基板の製造方法を示す工程フロー図である。
【図２ｂ】本発明の一実施形態によるプローブカード用セラミック基板の製造方法を示す工程フロー図である。
【図２ｃ】本発明の一実施形態によるプローブカード用セラミック基板の製造方法を示す工程フロー図である。
【図３】本発明の他の実施形態によるプローブカード用セラミック基板を示す断面図である。
【発明を実施するための形態】
【００３４】
以下では、添付の図面を参照し、本発明が属する技術分野において通常の知識を有する者が本発明を容易に実施できるように本発明の実施形態を詳しく説明する。
【００３５】
但し、本発明は、様々な異なる形態で具現されることができ、ここで説明する実施形態に限られない。また、図面では本発明を明確に説明するため、説明と関わりのない部分は省略し、明細書全体で、類似する部分に対しては類似した図面記号を用いた。
【００３６】
明細書全体において、ある部材が他の部材の「上」に位置するというのは、ある部材が他の部材に接している場合だけでなく、両方の部材の間に別の部材が存在する場合も含む。また、ある部分がある構成要素を「含む」とは、特に反対する記載がない限り、他の構成要素を除くのではなく、他の構成要素をさらに含むことができるということを意味する。
【００３７】
以下、図１または図３を参照し、本発明の一実施形態によるプローブカード用セラミック基板及びその製造方法に関して説明する。
【００３８】
図１は、本発明の一実施形態によるプローブカード用セラミック基板と、印刷回路基板が結合したものを図示した断面図であり、図２は、本発明の一実施形態によるプローブカード用セラミック基板の製造方法を示す工程フロー図であり、図３は、本発明の他の実施形態によるプローブカード用セラミック基板を示す断面図である。
【００３９】
以下、本発明の一実施形態によるプローブカードセラミック基板について説明する。
【００４０】
本発明の一実施形態によるプローブカード用セラミック基板は、複数の共用ビアを含み、上記複数の共用ビアのうち、１つ以上は電気的性質によってグループ化する共用ビア３Ｇ１、３Ｓ１、３Ｐ１、３Ｓ２、３Ｐ２、３Ｇ２で(あり)、第１セラミックパウダーを含む共用基板３０と、共用基板３０の上部及び下部にそれぞれ形成され、上記の共用ビアのうち、全部または一部を選択し、個別の電子部品に合わせて形成される複数の配線ビア１０１、１０２、１０３、１０４、２０１、２０２、２０３、２０４及び配線パターン１２１、１２２、２２１、２２２を含み、上記第１セラミックパウダーより粒径の小さい第２セラミックパウダーを含む第１ビルドアップ層１０と第２ビルドアップ層２０を含む。
【００４１】
上記共用基板３０は、全ての電子部品に適用できるように形成された複数の共用ビアを含む。上記共用基板３０は、大量に全プローブカードに適用できるよう製造された後、個別のプローブカードに合わせて、第１ビルドアップ層１０と第２ビルドアップ層２０を形成することにより、個別のプローブカードを構成するセラミック基板で製造されることができる。
【００４２】
上記複数の共用ビアは、所定の間隔で離隔されるように形成することができ、好ましくは、複数の共用ビアは、一定の間隔で離隔されることができる。それぞれの共用ビアは、信号を送受信したり、パワーを伝達したり、端子を接地する役割をするビアであることができる。
【００４３】
本発明の一実施形態によると、上記共用ビアのうち、１つ以上は複数の共用ビアのような電気的性質を有する端子をグループ化し、グループごとに同一の共用ビアに連結することができる。
【００４４】
本発明の一実施形態によると、共用基板には、最少数の共用ビアが形成されることが好ましい。共用ビアの数が増えるほど、基板の強度が低下するためである。
【００４５】
従って、本発明の一実施形態によると、個別の電子部品に形成された端子は、できるだけ同じ性質を有する端子または配線ビア同士を同一の共用ビアに連結することが好ましい。
【００４６】
それによって、最少数の共用ビアが形成された共用基板を形成することができ、基板の強度を強化することができる。
【００４７】
本発明の一実施形態による電子部品は、これに制限されないが、プローブカードを構成するプローブカード用印刷回路基板またはテストのための半導体素子を使用することができる。
【００４８】
本発明の一実施形態によると、上記共用基板の位置によって１つ以上の区域に分割することができ、互いに異なる区域に連結される端子は、互いに異なる区域の共用ビアに連結されることができる。
【００４９】
即ち、電気的性質が同一であっても、互いに異なる区域に配置される場合、互いに異なる共用ビアに連結されることができる。
【００５０】
上記複数の共用ビアは、シグナルビア、接地ビアまたはパワービアのうちのいずれか１つであることができ、複数の端子または上記端子が対応し、連結される複数の配線ビアをシグナル（ｓｉｇｎａｌ）、接地の有無及びパワー（ｐｏｗｅｒ）で構成される群より選ばれた１つ以上の電気的性質によってグループ化し、それぞれの性質によってシグナルビア、接地ビアまたはパワービアのいずれかに連結されることができる。
【００５１】
複数の端子がシグナルを送受信する場合、シグナルの種類によって、異なる種類のシグナルを送受信する端子は互いに異なるシグナルビアに連結されることができる。
【００５２】
複数の端子が接地される場合、接地される端子は、１つの接地ビアに連結されることができる。
【００５３】
そして、複数の端子がパワーを伝達する場合、パワーの大きさによってグループ化し、同一の大きさのパワーを伝達する端子は、同一のパワービアに連結することができる。
【００５４】
例えば、１．５Ｖの電圧が印加される端子、３．０Ｖの電圧が印加される端子でグループ化することができ、互いに同一の大きさのパワーが伝送される端子は、同一のパワービアに連結することができる。即ち、１．５Ｖの電圧が印加される端子は１．５Ｖパワービアに、３．０Ｖの電圧が印加される端子は３．０Ｖのパワービアにそれぞれ連結することができる。
【００５５】
図１を参照すると、プローブカード用セラミック基板と連結される上記プローブカード用印刷回路基板５００の端子に連結するために、本発明の一実施形態によると、共用基板の上面及び下面にそれぞれ第１ビルドアップ層１０と第２ビルドアップ層２０を形成することができる。
【００５６】
個別の半導体に適用されるプローブカードを製作するために、第１ビルドアップ層１０と第２ビルドアップ層２０には、これに制限されないがプローブカード用印刷回路基板５００のような個別の電子部品に形成された端子の数と位置に合わせて複数の配線ビア及び配線パターンを形成することができる。
【００５７】
本発明の一実施形態によると、上記共用基板３０の上面及び下面にそれぞれ複数の配線パターンを形成することができる。上記複数の配線パターンは、共用基板の上に共用ビアを覆うように形成され、共用ビアや配線ビアを連結する役割をする。
【００５８】
本発明の一実施形態によると、複数の配線ビアと配線パターンは、共用ビアと、個別のプローブカード用印刷回路基板に形成された端子を連結するために形成されることができる。
【００５９】
特に、配線ビアは、個別のプローブカード用印刷回路基板に形成された端子に対応するように形成することができる。即ち、端子の位置と数によって対応する位置と数を含むように配線ビアを形成することができる。配線パターンは、ビルドアップ層と共用基板の間で、上記の配線ビアと共用ビアを電気的に連結するための配線形状を有することができる。
【００６０】
個別のプローブカード印刷回路基板５００に形成された複数の端子と対応する位置に配線ビアを形成することができ、対応する位置に形成された配線ビアと対応する端子は、互いにワイヤーまたはインターポーザーのような手段を用いて、それぞれの配線ビアに形成されたパッドＰ１に電気的に連結することができる。
【００６１】
図１を参照すると、プローブカード用印刷回路基板５００に形成された第１接地端子Ｇ１１、第２接地端子Ｇ１２、第１シグナル端子Ｓ１及び第１パワー端子Ｐ１１の位置と対応する位置にある第１ビルドアップ層１０に第１配線ビア１０１、第２配線ビア１０２、第３配線ビア１０３及び第４配線ビア１０４が形成されることができる。
【００６２】
本発明の一実施形態によると、共用ビアは特にグループ化をするためにシグナルビア、接地ビア及びパワービアで構成された群より選ばれた１つ以上であることができる。即ち、共用ビアは連結される端子の電気的性質によって、シグナルを送受信するシグナルビア、端子を接地する接地ビア及びパワーを伝達するパワービアに分類することができる。
【００６３】
そして、配線パターンと配線ビアを通し、同一の電気的性質を有する端子は同一の共用ビアに連結されるよう形成することができる。
【００６４】
図１を参照すると、連結しようとするプローブカード用印刷回路基板５００に形成された複数の端子Ｇ１１、Ｇ１２、Ｓ１、Ｐ１１、Ｐ１２、Ｐ１３と共用ビア３Ｇ１、３Ｓ１、３Ｐ１を連結するために、上記第１ビルドアップ層１０には複数の配線ビア１０１、１０２、１０３、１０４を形成することができる。
【００６５】
特に、接地される第１接地端子Ｇ１１と第２接地端子Ｇ１２は、それぞれ第１配線ビア１０１及び第２配線ビア１０２に連結され、上記第１配線ビア１０１及び第２配線ビア１０２は、全て第１配線パターン１２１に接続され第１接地ビア３Ｇ１に連結されることができる。
【００６６】
第１シグナルを送受信する第１信号端子Ｓ１は、第３配線ビア１０３に連結され、第１シグナルビア３Ｓ１に連結することができ、上記第１シグナルと区別される第２シグナルを送受信する第２シグナル端子Ｓ２は、第７配線ビア１０７及び第４配線パターン１２４を通して第２シグナルビア３Ｓ２に電気的に連結することができる。
【００６７】
即ち、異なるシグナルを送受信する端子は、互いに異なる共用ビアであるシグナルビアに連結されることができる。
【００６８】
これと類似して端子に伝達されるパワーの大きさによって、互いに同一の大きさの電圧が印加される端子は同一の共用ビアに連結されることができる。
【００６９】
例えば、互いに同一の大きさの電圧が印加される端子は、同一の共用ビアであるパワービアに連結することができるが、互いに異なる大きさの電圧が印加される端子は、互いに異なるパワービアに連結されることができる。
【００７０】
一方、本発明の一実施形態によると、共用基板またはプローブカード用の印刷回路基板の位置によって１つ以上の区域に分割されることができ、互いに異なる区域に配置された端子または配線ビアは、同一の性質を有しているとしても、互いに異なる共用ビアに連結されることができる。
【００７１】
図１を参照すると、第１接地端子Ｇ１１と第２接地端子Ｇ２１及び第３接地端子Ｇ２１と第４接地端子Ｇ２２は、全て接地される端子であるが、互いに異なる区域に配置されるため、第１接地端子Ｇ１１と第２接地端子Ｇ２１は第１接地ビア３Ｇ１に連結することができ、第３接地端子Ｇ２１と第４接地端子Ｇ２２は、第２接地ビア３Ｇ２に連結することができる。
【００７２】
即ち、互いに異なる区域に配置された端子の場合、互いに異なる区域に形成された共用ビアに連結されることができる。
【００７３】
上記共用基板３０は、第１セラミックパウダーを含むセラミックスラリーを成形して１つ以上のセラミックグリーンシートを形成した後、積層して形成される。共用基板３０は、全製品に適用されるために予め制作し用意することができ、セラミックグリーンシートを焼成した後、個別の製品テストをするため、ビルドアップ層が形成される工程を経た後、個別の製品に適用されることができる。
【００７４】
第１ビルドアップ層１０と第２ビルドアップ層２０を形成するために、上記共用基板３０の上面及び下面に第２セラミックパウダーを含むセラミックスラリーを塗布することができる。
【００７５】
図１及び図３を参照すると、上記第１及び第２ビルドアップ層は、それぞれ１つ以上の層で構成することができ、適用される電子部品に合わせて適切な配線ビアや配線パターンが形成されるよう、それぞれ１つ以上のセラミック層で構成されることができる。
【００７６】
図３を参照すると、本発明の他の実施形態で、他のプローブカード用セラミック基板は、複数の共用ビア３Ｓ１'、３Ｐ１'、３Ｐ２'、３Ｓ２'、３Ｇ１'、３Ｐ３'を含んでいる共用基板３０'を含む。そして、上記共用基板３０'の上部及び下部にそれぞれ二つの第１ビルドアップ層１１、１３及び第２ビルドアップ層２１、２３が形成されることができる。
【００７７】
連結しようとする印刷回路基板または半導体素子に形成された複数の端子と最外層に形成された複数の配線ビアが互いに対応するよう、１つ以上のビルドアップ層を形成することができる。
【００７８】
本発明の一実施形態によると、共用基板の厚さは３〜５ｍｍであることができる。３ｍｍ未満の場合、基板の強度を確保し難く、５ｍｍ以上の場合、プローブカードが厚くなりすぎることがあるためである。
【００７９】
上記第１ビルドアップ層または第２ビルドアップ層の厚さは１００μｍ以下であることができる。好ましくは、上記第１ビルドアップ層または第２ビルドアップ層の厚さは２０〜５０μｍであることができる。
【００８０】
上記ビルドアップ層の厚さが１００μｍを超えると、ビルドアップ層の厚さが過度に厚くなり個別の製品に適用させるための工程が複雑になることがある。従って、１００μｍ以下、好ましくは５０μｍ以下であることができる。
【００８１】
また、上記ビルドアップ層の厚さが２０μｍ未満の場合、ビルドアップ層のシート成形が困難となるため、２０μｍ以上であることが好ましい。
【００８２】
第２セラミックパウダーの焼成温度が第１セラミックパウダーの焼成温度より高い場合、既に焼成された共用基板３０層に熱ストレスを与えることができ、それによって、共用基板が破壊されるという結果を招くことがある。
【００８３】
従って、本発明の一実施形態によると、第２セラミックパウダーの焼成温度は、第１セラミックパウダーの焼成温度より低いことが好ましく、それによってビルドアップ層を形成することで、共用基板３０に加わる熱ストレスを最小限に抑えることができる。
【００８４】
第２セラミックパウダーの焼成温度を第１のセラミックパウダーの焼成温度より低くするために、１〜３μｍを有する第１セラミックパウダーを使用する場合、第２セラミックパウダーの粒径は２０〜１５０ｎｍであることが好ましい。さらに好ましくは、上記第２セラミックパウダーの粒径は５０〜１２０ｎｍであることができる。
【００８５】
上記第２セラミックパウダーの粒径が２０ｎｍより小さい場合、スラリーの内部で凝集現象が発生し、セラミックパウダーがうまく分散されされないことがあり、１５０ｎｍより大きい場合は、焼成温度が高温化され、第１セラミックパウダーを含む共用基板を毀損させることがある。焼成温度の差を最適化するために、上記第２セラミックパウダーの粒径は５０〜１２０ｎｍであることが最も好ましい。
【００８６】
本発明の一実施形態によると、第１セラミックパウダーを含む上記共用基板の焼成温度は８００〜９００℃であることができる。また第２セラミックパウダーを含む第１ビルドアップ層１０及び第２ビルドアップ層２０の焼成温度は、４００〜７００℃であることができる。
【００８７】
これは、上記第１及び第２ビルドアップ層の焼成温度が４００℃未満の場合はセラミックパウダーが緻密化されないことがあり、７００℃を超える場合は、共用基板が変形されることができるためである。
【００８８】
第１セラミックパウダーを含む共用基板を焼成した後、第１及び第２ビルドアップ層を形成し、第１及び第２ビルドアップ層の焼成温度である４００〜７００℃で焼成しても、第１セラミックパウダーを含む共用基板の焼成温度はそれより高いため、共用基板が毀損したり変形されなくなる。
【００８９】
以下、図２を参照し、本発明の一実施形態によるプローブカード用セラミック基板の製造方法について説明する。
【００９０】
本発明の他の実施形態によるプローブカード用セラミック基板の製造方法は、複数の共用ビアを含み、上記複数の共用ビアのうち１つ以上は電気的性質によってグループ化される共用ビアであり、第１セラミックパウダーを含む共用基板を用意する段階と、共用基板の上部及び下部に、個別の電子部品に形成された複数の端子に対応して連結される配線ビア及び上記複数の端子または上記複数の端子をグループ化し、共用ビアに連結する配線パターンを含み、上記第１セラミックパウダーより粒径の小さい第２セラミックパウダーを含む第１ビルドアップ層及び第２ビルドアップ層を形成する段階とを含む。
【００９１】
図２aを参照すると、複数の共用ビアが形成された共用基板３０を設けることができる。上記複数の共用ビアのうち１つ以上は端子をグループ化して連結するための共用ビアであることができる。
【００９２】
そして、本発明の一実施形態によると、上記複数の共用ビアの全てが共用ビア３Ｇ１、３Ｓ１、３Ｐ１、３Ｓ２、３Ｐ２、３Ｇ２で形成され、基板に形成されるビアの数を最小限に抑えることができる。
【００９３】
共用基板は、全てのプローブカードに適用されるため、予め製造されることができ、第１セラミックパウダーを含むセラミックスラリーが複数のセラミックグリーンシートに成形された後、上記複数のセラミックグリーンシートを積層して形成されることができる。
【００９４】
上記共用基板は大量生産方式で予め製造され、焼成された状態で用意されることができ、それによって個別の製品に適用されるため、第１及び第２ビルドアップ層を形成する工程のみを経ることができる。
【００９５】
最終的に全てのプローブカードに適用できる共用基板を予め製作することで、製造過程の効率性を向上させ、製造時間を短縮することができ、大量生産工程を適用することができるため、製造コストが減少することになる。
【００９６】
図２ｂを参照すると、上記共用基板３０の上部及び下部に、複数の配線パターン１２１、１２２、２２１、２２２を形成することができる。上記複数の配線パターンは、上記共用基板３０の上部及び下部に形成される第１ビルドアップ層及び第２ビルドアップ層に形成される配線ビアと共用ビアを電気的に連結することである。
【００９７】
配線ビアでは、個別の電子部品の位置に合わせて形成されるため、互いに離れることができ、互いに離れて配置された配線ビアは、１つの配線パターンで連結し、共用ビアに連結するように構成されることができる。上記配線ビアは、導電性パウダーを含む導電性ペーストを共用基板の上部及び下部に印刷することで形成されることができる。
【００９８】
図２ｃを参照すると、上記配線パターンが形成された共用基板３０の上部及び下部に第１及び第２ビルドアップ層を形成することができる。
【００９９】
上記第１及び第２ビルドアップ層には、複数の配線ビアを形成されることができ、配線ビアは連結しようとする電子部品に形成された複数の端子と対応する位置に形成されることができる。
【０１００】
そして、上記電子部品は、プローブカードを構成する印刷回路基板またはテストしようとする半導体素子であることができる。
【０１０１】
本発明の一実施形態によると、共用基板上に形成された共用ビアに１つ以上の配線ビアが連結されることができる。上記配線ビアが連結される端子の電気的性質によって、同一の性質を有する端子に連結された配線ビアは、同一の共用ビアに連結することができる。
【０１０２】
上記共用基板は、位置によって１つ以上の区域に分割することができる。上記共用のビアは、シグナルビア、接地ビア及びパワービアで構成された群より選ばれた１つ以上を含むことができる。
【０１０３】
上記複数の配線ビアまたは電子部品に形成された複数の端子は、シグナル（ｓｉｇｎａｌ）、接地の有無及びパワー（ｐｏｗｅｒ）で構成された群より選ばれた１つ以上の電気的性質によってグループ化され、同一の性質を有する配線ビアまたは端子は、同一のシグナルビア、接地ビアとパワービアのいずれか１つに連結することができる。
【０１０４】
それによって、同一の性質を有する端子は、同一の共用ビアに連結し、共用基板上に形成されるビアの数を最小限に抑えることができる。そして、ビアの数が小さくなるため、基板の強度を増加させることができる。
【０１０５】
上記第１及び第２ビルドアップ層は、第２セラミックパウダーを含むセラミックスラリーを共用基板３０の上部及び下部に塗布することによって形成することができる。
【０１０６】
セラミックパウダーを含む場合、製造が容易で、基板の強度を確保することができ、優れた絶縁層を確保することができるが、セラミックパウダーを緻密化する焼成過程で共用基板が毀損されることがある。
【０１０７】
共用基板は予め焼成過程を経るため、第２セラミックパウダーを含む第１及び第２ビルドアップ層を緻密化するための焼成温度が共用基板の焼成温度より高くなる場合、第１及び第２ビルドアップ層の形成過程で共用基板に変形が発生することがある。
【０１０８】
従って、第１及び第２ビルドアップ層の焼成温度が共用基板の焼成温度より低いことが好ましく、本発明の一実施形態によると、第１及び第２ビルドアップ層の焼成温度を下げるため、上記粉径は１〜３μｍである第１セラミックパウダーを使用すると、上記第２セラミックパウダーの粉径は２０〜１５０ｎｍであることができる。より好ましくは、上記第２セラミックパウダーの粉径は５０〜１２０ｎｍであることができる。
【０１０９】
これは、上記第２セラミックパウダーの粉径が２０ｎｍである場合、セラミックスラリーの内部でセラミックパウダーが凝集される恐れがあり、１５０ｎｍを超える場合、第１及び第２ビルドアップ層の焼成温度が高くなり、共用基板を毀損する恐れがあるだめである。
【０１１０】
本発明の一実施形態によると、上記共用基板は８００〜９００℃の焼成温度で予め焼成し製造することができる。上記第１及び第２ビルドアップ層は、上記予め焼成された共用基板の上に形成され、４００〜７００℃で焼成することができる。
【０１１１】
これは、上記第１及び第２ビルドアップ層の焼成温度が４００℃より下がると、セラミックミックパウダーが緻密化されない恐れがあり、７００℃を超える場合、共用基板に熱ストレスによって毀損される憂慮があるためである。
【０１１２】
本発明の一実施形態によると、全てのプローブカードに適用できる共用基板が予め用意されるため、個別のプローブカードに適用されるプローブカードを製作する製造時間を短縮することができ、製造効率が向上することができる。
【０１１３】
そして、共用基板は予め大量生産することができるため、製品の製造工程で消費されるコストを下げることができる。
【０１１４】
また、本発明の一実施形態によると、共用基板には、プローブカードに適用される端子をグループ化することができる共用ビアが形成されるため、共用基板に形成されるビアの数を最小限に抑えることができ、それによって、共用基板の強度を向上させることができる。
【０１１５】
そして、本発明の一実施形態によると、第１及び第２ビルドアップ層に含まれる第２セラミックパウダーの粒径を小さくし、第１及び第２ビルドアップ層の製造過程において、共用基板にかかる熱ストレスを最小限に抑えることができ、それによって、より安定的な方法で、プローブカードを製造することができ、製造されたプローブカードの不良率を減らすことができる。
【図１】
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【図２ａ】
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【図２ｂ】
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【図２ｃ】
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【図３】
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