(57)【要約】【課題】  信頼性を向上可能な半導体パッケージ及びその製造方法を提供する。【解決手段】  半導体パッケージ１は、パッケージ基板８０、およびパッケージ基板８０の上に実装されるチップ積層体１０を備える。チップ積層体１０とパッケージ基板８０とは、チップ積層体１０の第１半導体チップ１００とパッケージ基板８０との間に配置されるソルダボール１１０を介して電気的に連結される。第１半導体チップ１００の上には第２半導体チップ２００が積層される。第２半導体チップ２００の上面２００ｓは、平坦化されたモールディング膜３５０に覆われることなく露出し、放熱膜４０１と直接接触する。これにより、第１半導体チップ１００および第２半導体チップ２００で発生する熱は、放熱膜４０１を通じて容易に放出することができる。【選択図】  図１Ｊ
2012142572.tif 000002
【特許請求の範囲】
【請求項１】
第１半導体チップを含むウェハの上に複数個の分離された第２半導体チップを提供する段階と、
前記第２半導体チップの上面の少なくとも一部と接触する放熱膜を形成する段階と、
前記放熱膜を形成する段階の後、前記ウェハから複数個の前記第１半導体チップを個別に分離し、複数個の分離された前記第２半導体チップが各々対応する分離された前記第１半導体チップの上に積層された複数個のチップ積層体を形成する段階と、
を含むことを特徴とする半導体パッケージの製造方法。
【請求項２】
前記放熱膜はポリマーを包含しないことを特徴とする請求項１に記載の半導体パッケージの製造方法。
【請求項３】
圧縮金型を利用して前記第１半導体チップ及び前記第２半導体チップを覆うモールディング膜を形成する段階と、
前記モールディング膜の少なくとも一部を除去して複数個の前記第２半導体チップの上面を露出させる段階と、
をさらに含むことを特徴とする請求項１に記載の半導体パッケージの製造方法。
【請求項４】
前記放熱膜は、第１金属膜及び前記第１金属膜の上に形成された第２金属膜を含むことを特徴とする請求項１に記載の半導体パッケージの製造方法。
【請求項５】
接着膜により複数個の前記第１半導体チップをキャリヤに接着する段階をさらに含むことを特徴とする請求項１に記載の半導体パッケージの製造方法。
【請求項６】
前記放熱膜を形成する段階は、
電気鍍金、化学気相蒸着、物理気相蒸着、原子層蒸着（ＡＬＤ）又はソフトリソグラフィの中で選択された技術を利用することを特徴とする請求項１に記載の半導体パッケージの製造方法。
【請求項７】
前記放熱膜を形成する段階は、
シード膜を形成する段階と、
前記シード膜の上にナノチューブ膜を形成する段階と、
を含むことを特徴とする請求項１に記載の半導体パッケージの製造方法。
【請求項８】
圧縮金型を利用して前記第１半導体チップ及び前記第２半導体チップを覆うモールディング膜を形成する段階と、
前記モールディング膜を平坦化し、複数個の前記第２半導体チップの上面全体を露出させる段階と、
をさらに含み、
前記放熱膜は、平坦化された前記モールディング膜の上面及び側面と接触することを特徴とする請求項１に記載の半導体パッケージの製造方法。
【請求項９】
製造された半導体チップが含むウェハを提供する段階と、
前記ウェハの上に前記半導体チップの上面と接触する放熱膜を形成する段階と、
前記放熱膜を形成する段階の後、前記ウェハから前記半導体チップを分離する段階と、
を含むことを特徴とする半導体パッケージの製造方法。
【請求項１０】
第１半導体チップ各々の上に第２半導体チップを提供する段階と、
前記第２半導体チップの上面及び側壁と接触する放熱膜を形成する段階と、
を含むことを特徴とする半導体パッケージの製造方法。
【請求項１１】
第１半導体チップの少なくとも一部を貫通するように形成される複数個の貫通ビアを含む前記第１半導体チップを覆う第２半導体チップを提供する段階と、
前記第１半導体チップ及び前記第２半導体チップを覆うモールディング膜を形成する段階と、
前記第２半導体チップの上面が露出するように前記モールディング膜を平坦化し、平坦化された前記モールディング膜の上面と前記第２半導体チップの上面とが同一面となるように形成する段階と、
前記第２半導体チップの露出する上面及び平坦化された前記モールディング膜の上面と直接接触する放熱膜を形成する段階と、
を含むことを特徴とする半導体パッケージの製造方法。
【請求項１２】
第１半導体チップと、
前記第１半導体チップを覆う第２半導体チップと、
前記第２半導体チップを覆い、前記第２半導体チップの上面を露出する平坦化されたモールディング膜と、
前記第２半導体チップの露出する上面、及び平坦化された前記モールディング膜に直接接触する放熱膜と、
を含み、
平坦化された前記モールディング膜の上面は、前記第２半導体チップの上面と同一面であることを特徴とする半導体パッケージ。
【請求項１３】
第１半導体チップの上に配置された第２半導体チップと、
前記第２半導体チップの上面及び側壁と直接接触する放熱膜と、
前記放熱膜を覆い、前記放熱膜の上面を露出する平坦化されたモールディング膜と、
を含み、
平坦化された前記モールディング膜の上面は、前記放熱膜の上面と同一面であることを特徴とする半導体パッケージ。
【請求項１４】
第１半導体チップの上に配置された第２半導体チップと、
前記第１半導体チップ及び前記第２半導体チップを覆い、前記第２半導体チップの上面を露出する平坦化されたモールディング膜と、
前記第２半導体チップの上面、平坦化された前記モールディング膜の上面、及び平坦化された前記モールディング膜の側壁と直接接触する放熱膜と、
を備え、
平坦化された前記モールディング膜の上面は、前記第２半導体チップの上面と同一面であることを特徴とする半導体パッケージ。
【請求項１５】
第１半導体チップと、
前記第１半導体チップを覆う第２半導体チップと、
前記第２半導体チップを覆い、前記第２半導体チップの上面を露出する平坦化されたモールディング膜と、
前記第２半導体チップの露出する上面及び平坦化された前記モールディング膜と接着膜無しで接触する放熱膜と、
を備え、
平坦化された前記モールディング膜の上面は、前記第２半導体チップの上面と同一面であることを特徴とする半導体パッケージ。
【請求項１６】
メモリコントローラと、
前記メモリコントローラに隣接するメモリと、
を備え、
前記メモリコントローラ及び前記メモリの中で少なくともいずれか１つは
第１半導体チップと、
前記第１半導体チップを覆う第２半導体チップと、
前記第２半導体チップを覆い、前記第２半導体チップの上面を露出する平坦化されたモールディング膜と、
前記第２半導体チップの露出する上面及び平坦化された前記モールディング膜と接着膜無しで接触する放熱膜と、
を備え、
平坦化された前記モールディング膜の上面は、前記第２半導体チップの上面と同一面であることを特徴とするシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体パッケージ及びその製造方法に関する。
【背景技術】
【０００２】
集積回路のパッケージング技術は、半導体パッケージの小型化に対する要求と高い実装信頼性とを満足させるために持続的に発展している。特に、実装作業の効率性及び実装の後の機械的及び電気的信頼性を向上させることが半導体産業の重要な目標となっている。適切に処理されなければ、１つの半導体パッケージ内にメモリチップとロジックチップとを積層することによって、半導体パッケージを駆動するとき、高い消費電力によって発生する熱はパッケージの信頼性を低下させ得る。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】韓国特許公開第１０−２０１０−００６９００７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の目的は、信頼性を向上可能な半導体パッケージ及びその製造方法を提供することにある。
【課題を解決するための手段】
【０００５】
本発明によると、半導体パッケージの製造方法は、第１半導体チップを含むウェハの上に複数個の分離された第２半導体チップを提供する段階と、少なくとも第２半導体チップの上面の一部と接触する放熱膜を形成する段階と、放熱膜を形成する段階の後、ウェハから複数個の第１半導体チップを個別に分離して複数個の分離された第２半導体チップが各々対応される分離された第１半導体チップの上に積層される複数個のチップ積層体を形成する段階と、を包含できる。
【０００６】
また、本発明によると、放熱膜はポリマーを包含しないこともあり得る。
【０００７】
また、本発明によると、圧縮金型を利用して第１半導体チップ及び第２半導体チップを覆うモールディング膜を形成する段階と、少なくともモールディング膜の一部を除去して複数個の第２半導体チップの上面を露出させる段階と、をさらに含むことができる。
【０００８】
また、本発明によると、複数個の第２半導体チップの上面を露出させる段階は、モールディング膜と第２半導体チップを同時に研磨する段階を包含できる。
【０００９】
また、本発明によると、第２半導体チップの上面を露出させる段階は、実質的に第２半導体チップの全体上面を露出させることを包含できる。
【００１０】
また、本発明によると、放熱膜は第１金属膜と第１金属膜の上に形成された第２金属膜を包含できる。
【００１１】
また、本発明によると、第１金属膜は、Ｔｉ、Ｃｒ、Ｔａ、Ｎｉ、ＴｉＷ、これらの組合又はこれらの合金の中で選択された物質を含み、第２金属膜はＣｕを包含できる。
【００１２】
また、本発明によると、放熱膜は第２金属膜を覆う第３金属膜をさらに含み、第３金属膜はＮｉ又はＮｉ／Ａｕを包含できる。
【００１３】
また、本発明によると、第１金属膜は第２半導体チップの幅を横切る実質的に連続する膜から形成され、第２金属膜は第２半導体チップの幅に沿って第２金属膜の断片の間にギャップを有するように形成され得る。
【００１４】
また、本発明によると、第２金属膜は第２半導体チップの幅を横切る実質的に連続された膜形態で形成され、第２金属膜はモールディング膜の上に形成される第２金属膜の断片の間にギャップを有するように形成され得る。
【００１５】
また、本発明によると、接着膜として複数個の第１半導体チップをキャリヤキャリヤに付着することをさらに含むことができる。
【００１６】
また、本発明によると、放熱膜を形成することは電気鍍金、化学気相蒸着、物理気相蒸着、原子層蒸着（ＡＬＤ）又はソフトリソグラフィの中で選択された技術を利用することができる。
【００１７】
また、本発明によると、放熱膜を形成する段階は、シード膜を形成し、シード膜の上にナノチューブ膜を形成する段階を包含できる。
【００１８】
また、本発明によると、圧縮金型を利用して第１半導体チップ及び第２半導体チップを覆うモールディング膜を形成する段階と、モールディング膜を平坦化し、実質的に複数個の第２半導体チップの全体上面を露出させる段階と、をさらに含み、放熱膜は、平坦化されたモールディング膜の上面及び側面と接触することができる。
【００１９】
また、本発明によると、貫通ビアを有するパッケージ基板を提供する段階をさらに含み、第１半導体チップ及び第２半導体チップはパッケージ基板の上に配置され、放熱膜はパッケージ基板の上面に接触し、貫通ビアは放熱膜の一部と連結されて放熱膜はパッケージ基板の上面に接触することができる。
【００２０】
本発明によると、半導体パッケージの製造方法は製造された半導体チップが含まれたウェハを提供する段階と、ウェハの上に半導体チップの上面と接触する放熱膜を形成する段階と、放熱膜を形成する段階の後、ウェハから半導体チップを分離する段階と、を包含できる。
【００２１】
また、本発明によると、放熱膜は半導体チップとの間に接着膜無しで形成され得る。
【００２２】
また、本発明によると、放熱膜は金属から形成される。
【００２３】
また、本発明によると、放熱膜はバリア膜とバリア膜の上に形成される導電膜とを備え、導電膜はバリア膜の上にシード膜を形成し、シード膜を覆う金属膜を形成することによって形成され得る。
【００２４】
また、本発明によると、シード膜と金属膜とは銅を包含できる。
【００２５】
また、本発明によると、シード膜と金属膜とは金を包含できる。
【００２６】
本発明によると、半導体パッケージの製造方法は、第１半導体チップ各々の上に第２半導体チップを提供する段階と、第２半導体チップの上面と側壁に接続する放熱膜を形成する段階と、を包含できる。
【００２７】
また、本発明によると、放熱膜を含む結果構造物を覆うモールディング膜を形成する段階をさらに含むことができる。
【００２８】
また、本発明によると、モールディング膜を平坦化して放熱膜の上面を露出させ得る。
【００２９】
また、本発明によると、放熱膜の上面は平坦化されたモールディング膜の上面と実質的に同一面を成し得る。
【００３０】
また、本発明によると、第２半導体チップを貫通し放熱膜と連結される貫通ビアを形成する段階をさらに含むことができる。
【００３１】
また、本発明によると、放熱膜は第１半導体チップの上面と直接接触することができる。
【００３２】
また、本発明によると、第１半導体チップの各々を貫通する貫通ビアを形成する段階をさらに含み、貫通ビアは第１半導体チップの各々の上面と接触する放熱膜の一部と連結する。
【００３３】
また、本発明によると、放熱膜は第２半導体チップの側壁と直接接触することができる。
【００３４】
本発明によると、半導体パッケージの製造方法は、第１半導体チップの少なくとも一部を貫通して伸張される複数個の貫通ビアを含む第１半導体チップを覆う第２半導体チップを提供する段階と、第１半導体チップ及び第２半導体チップを覆うモールディング膜を形成する段階と、第２半導体チップの上面が露出するようにモールディング膜を平坦化して、平坦化されたモールディング膜の上面が第２半導体チップの上面と実質的に同一面となるようにする段階と、第２半導体チップの露出された上面と平坦化されたモールディング膜の上面と直接接触する放熱膜を形成する段階と、を包含できる。
【００３５】
また、本発明によると、断面で見るとき、放熱膜は、直線状に延びて、平坦化されたモールディング膜と、第２半導体チップの界面で第２半導体チップの上面と、を横切ることがあり得る。
【００３６】
また、本発明によると、第２半導体チップは第２半導体チップを貫通し、放熱膜と連結する複数個の貫通ビアを包含できる。
【００３７】
本発明によると、半導体パッケージは第１半導体チップと、第１半導体チップを覆う第２半導体チップと、第２半導体チップを覆い、第２半導体チップの上面を露出させる平坦化されたモールディング膜と、第２半導体チップの露出された上面と平坦化されたモールディング膜と直接接触する放熱膜と、を備え、平坦化されたモールディング膜の上面は第２半導体チップの上面と実質的に同一面となる。
【００３８】
また、本発明によると、断面で見るとき、放熱膜は、直線状に延びて、平坦化されたモールディング膜と、第２半導体チップの界面で第２半導体チップの上面と、を横切ることがあり得る。
【００３９】
また、本発明によると、第２半導体チップは第２半導体チップの少なくとも一部を貫通する貫通ビアを備え、貫通ビアは放熱膜と接触することができる。
【００４０】
また、本発明によると、第２半導体チップを覆う第３半導体チップをさらに含み、第１半導体チップはロジック装置であり、第２半導体チップ及び第３半導体チップはメモリ装置であり得る。
【００４１】
本発明によると、半導体パッケージは第１半導体チップの上に配置された第２半導体チップと、第２半導体チップの上面及び側壁と直接接触する放熱膜と、放熱膜を覆い、放熱膜の上面を露出させる平坦化されたモールディング膜と、を備え、平坦化されたモールディング膜の上面は放熱膜の上面と実質的に同一面となる。
【００４２】
また、本発明によると、放熱膜は第１半導体チップの上面と接触することができる。
【００４３】
また、本発明によると、第１半導体チップは第１半導体チップを貫通し放熱膜と連結する貫通ビアを包含できる。
【００４４】
また、本発明によると、第２半導体チップは第２半導体チップの少なくとも一部を貫通して伸張される複数個の貫通ビアを含み、複数個の貫通ビアは放熱膜と連結する。
【００４５】
本発明によると、半導体パッケージは第１半導体チップの上に配置された第２半導体チップと、第１及び第２半導体チップを覆い、第２半導体チップの上面を露出させる平坦化されたモールディング膜と、第２半導体チップの上面、平坦化された上面、そして平坦化されたモールディング膜の側壁と直接接触する放熱膜と、を備え、平坦化された上面は第２半導体チップの上面と実質的に同一面となる。
【００４６】
また、本発明によると、第１半導体チップ及び第２半導体チップは半導体パッケージ基板の上に順に実装され得る。
【００４７】
また、本発明によると、パッケージ基板の内に配置された貫通ビアをさらに含み、放熱膜はパッケージ基板の上面と接触し、貫通ビアはパッケージ基板の上面と接触する放熱膜の一部と連結され得る。
【００４８】
本発明によると、半導体パッケージは、第１半導体チップと、第１半導体チップを覆う第２半導体チップと、第２半導体チップを覆い、第２半導体チップの上面を露出させる平坦化されたモールディング膜と、第２半導体チップの露出された上面及び平坦化されたモールディング膜と接着膜無しで接触する放熱膜と、を備え、平坦化されたモールディング膜の上面は第２半導体チップの上面と実質的に同一面となる。
【００４９】
本発明によると、システムはメモリコントローラと、メモリコントローラに隣接するメモリと、を備え、メモリコントローラ及びメモリの中で少なくともいずれか１つは第１半導体チップと、第１半導体チップを覆う第２半導体チップと、第２半導体チップを覆い、第２半導体チップの上面を露出させる平坦化されたモールディング膜と、第２半導体チップの露出された上面及び平坦化されたモールディング膜と接着膜無しで接触された放熱膜と、を備え、平坦化されたモールディング膜の上面は第２半導体チップの上面と実質的に同一面となる。
【発明の効果】
【００５０】
本発明では、半導体チップと直接接触する放熱板を形成することによって、放熱板を接着剤で付着する従来に比べて半導体チップと放熱板との接着力の弱化、熱放出効率性の低下、熱膨張係数の不一致による歪み現状（ｗａｒｐａｇｅ）を除去できるので、半導体パッケージの熱的及び機械的耐久性を向上させることができる効果がある。さらに、接着膜を介しないで半導体チップの上面に放熱板を形成するので、パッケージの全体厚さを任意に設定でき、半導体パッケージのフォームファクタを縮小することができる効果がある。また、本発明によれば、半導体パッケージの製造段階において、ウェハレベル工程を適用できるので、製造費用を節約でき、これにより、価格競争力を確保できる効果がある。本発明は半導体チップのフリップチップボンディングやワイヤーボンディング方式に関わらず汎用的に活用できる。
【図面の簡単な説明】
【００５１】
【図１Ａ】本発明の第１実施形態による半導体パッケージの製造方法を示した断面図である。
【図１Ｂ】本発明の第１実施形態による半導体パッケージの製造方法を示した断面図である。
【図１Ｃ】本発明の第１実施形態による半導体パッケージの製造方法を示した断面図である。
【図１Ｄ】本発明の第１実施形態による半導体パッケージの製造方法を示した断面図である。
【図１Ｅ】本発明の第１実施形態による半導体パッケージの製造方法を示した断面図である。
【図１Ｆ】本発明の第１実施形態による半導体パッケージの製造方法を示した断面図である。
【図１Ｇ】本発明の第１実施形態による半導体パッケージの製造方法を示した断面図である。
【図１Ｈ】本発明の第１実施形態による半導体パッケージの製造方法を示した断面図である。
【図１Ｉ】本発明の第１実施形態による半導体パッケージの製造方法を示した断面図である。
【図１Ｊ】本発明の第１実施形態による半導体パッケージの製造方法を示した断面図である。
【図１Ｋ】本発明の第１実施形態による半導体パッケージの製造方法を示した断面図である。
【図１Ｌ】本発明の第１実施形態による半導体パッケージの製造方法において放熱膜を示した斜視図である。
【図１Ｍ】本発明の第１実施形態に他の半導体パッケージの製造方法を示すフローチャートである。
【図１Ｎ】本発明の第１実施形態による半導体パッケージの製造方法を示す断面図である。
【図２Ａ】本発明の第２実施形態による半導体パッケージの製造方法を示した断面図である。
【図２Ｂ】本発明の第２実施形態による半導体パッケージの製造方法を示した断面図である。
【図２Ｃ】本発明の第２実施形態による半導体パッケージの製造方法を示した断面図である。
【図２Ｄ】本発明の第２実施形態による半導体パッケージの製造方法を示した断面図である。
【図２Ｅ】本発明の第２実施形態による半導体パッケージの製造方法を示した断面図である。
【図２Ｆ】本発明の第２実施形態による半導体パッケージの製造方法を示した断面図である。
【図２Ｇ】本発明の第２実施形態による半導体パッケージの製造方法において放熱膜を示した斜視図である。
【図２Ｈ】本発明の第２実施形態による半導体パッケージの製造方法において放熱膜を示した斜視図である。
【図３Ａ】本発明の第３実施形態による半導体パッケージの製造方法を示した断面図である。
【図３Ｂ】本発明の第３実施形態による半導体パッケージの製造方法を示した断面図である。
【図３Ｃ】本発明の第３実施形態による半導体パッケージの製造方法を示した断面図である。
【図３Ｄ】本発明の第３実施形態による半導体パッケージの製造方法を示した断面図である。
【図３Ｅ】本発明の第３実施形態による半導体パッケージの製造方法を示した断面図である。
【図４Ａ】本発明の第４実施形態による半導体パッケージの製造方法を示した断面図である。
【図４Ｂ】本発明の第４実施形態による半導体パッケージの製造方法を示した断面図である。
【図４Ｃ】本発明の第４実施形態による半導体パッケージの製造方法を示した断面図である。
【図４Ｄ】本発明の第４実施形態による半導体パッケージの製造方法を示した断面図である。
【図４Ｅ】本発明の第４実施形態による半導体パッケージの製造方法を示した断面図である。
【図４Ｆ】本発明の第４実施形態による半導体パッケージの製造方法を示した断面図である。
【図４Ｇ】本発明の第４実施形態による半導体パッケージの製造方法を示した断面図である。
【図５Ａ】本発明の第５実施形態による半導体パッケージの製造方法を示した断面図である。
【図５Ｂ】本発明の第５実施形態による半導体パッケージの製造方法を示した断面図である。
【図５Ｃ】本発明の第５実施形態による半導体パッケージの製造方法を示した断面図である。
【図５Ｄ】本発明の第５実施形態による半導体パッケージの製造方法を示した断面図である。
【図５Ｅ】本発明の第５実施形態による半導体パッケージの製造方法を示した断面図である。
【図６Ａ】本発明の１つ或いは複数の実施形態による半導体パッケージを具備するメモリカードを示したブロック図である。
【図６Ｂ】本発明の１つ或いは複数の実施形態による半導体パッケージを応用した情報処理システムを示したブロック図である。
【図６Ｃ】本発明の１つ或いは複数の実施形態による半導体パッケージを適用したメモリカードを示したブロック図である。
【発明を実施するための形態】
【００５２】
以下、本発明による半導体パッケージ及びその製造方法を添付した図面を参照して詳細に説明する。
【００５３】
本発明と従来技術と比較した長所は添付された図面を参照した詳細な説明と特許請求の範囲とを通じて明確になり得る。特に、本発明は特許請求の範囲で明確に請求される。しかし、本発明は添付された図面と関連して次の詳細な説明を参照することによって最もよく理解できる。図面において、同一な参照符号は多様な図面を通じて同一な構成要素を示す。
【００５４】
（第１実施形態）
図１Ａから図１Ｋまでは、本発明の第１実施形態による半導体パッケージの製造方法を示した断面図である。図１Ｌは、本発明の第１実施形態による半導体パッケージの製造方法において放熱膜を示した斜視図である。
【００５５】
図１Ａを参照すれば、第１半導体チップ１００の上に第２半導体チップ２００を積層できる。第１半導体チップ１００及び第２半導体チップ２００をハンドリングする場合、より容易にハンドリングするだけでなく、曲がったり、破損したりすることを減らすためにキャリヤ９０を提供できる。一例として、キャリヤ９０の上に接着膜９５を介在して第１半導体チップ１００を実装し、その第１半導体チップ１００の上に第２半導体チップ２００を積層できる。キャリヤ９０はシリコン、金属、ガラス等で構成され得る。
【００５６】
第１半導体チップ１００と第２半導体チップ２００とは、同種チップ或いは異種チップであり得る。一例として、第１半導体チップ１００はロジックチップであり、第２半導体チップ２００はメモリチップ、或いはその逆であり得る。第１半導体チップ１００はウェハレベル、即ち単一チップで分離されなかったウェハに含まれた半導体チップであり得る。そのため、半導体チップが単一チップで分離される前にウェハに含まれた場合、半導体チップ１００はウェハレベルと称される。一方、第２半導体チップ２００はチップレベル、即ち単一チップで分離された半導体チップ、もしくはダイスと称される。本実施形態によれば、ウェハレベルの第１半導体チップ１００の上に複数個のチップレベルの第２半導体チップ２００を積層できる。ＫＧＤ（Ｋｎｏｗｎ  ｇｏｏｄ  ｄｉｅ）と判定された第２半導体チップ２００を第１半導体チップ１００の上に提供すれば、全体の収率が向上され得る。第１半導体チップ１００にソルダボール１１０のような外部端子が提供され得る。ソルダボール１１０はロジック及びメモリチップ１００、２００を電気的装置、例えば印刷回路基板（図１Ｊの８０）に電気的に連結することができる。
【００５７】
第１半導体チップ１００と第２半導体チップ２００とは、ソルダボール２１０のような伝導性バンプ或いは伝導性ボールを介して、図１Ｂ又は１Ｃを参照して後述するように、電気的に連結され得る。応用例では、第１半導体チップ１００と第２半導体チップ２００との間にソルダボール２１０を囲むアンダーフィル膜２５０を形成してソルダボール２１０のソルダ接合信頼性を向上させ得る。
【００５８】
図１Ｂを参照すれば、第１半導体チップ１００はロジック回路１００ｃが設けられた活性面１００ｆは上に向かい、その反対面である非活性面１００ｂは下に向かうフェイスアップ状態で提供され得る。ソルダボール１１０は第１半導体チップ１００の非活性面１００ｂに付着され得る。第１半導体チップ１００はソルダボール１１０とロジック回路１００ｃとを電気的に連結する例えば、貫通シリコン電極（Ｔｈｒｏｕｇｈ  Ｓｉｌｉｃｏｎ  Ｖｉａ：ＴＳＶ）のような貫通ビア１０２を包含できる。図１Ｂで、貫通ビア１０２はロジック回路１００ｃと直接連結される。しかし、貫通ビア１０２とロジック回路１００ｃとの間には付加的な伝導性パターンが形成されていることもあり得る。
【００５９】
本実施形態によれば、第１半導体チップ１００はソルダボール２１０とロジック回路１００ｃとを電気的に連結する例えば、金属配線、ビア及び／又はボンディングパッドのような連結パターン１０３を包含できる。他の例として、第１半導体チップ１００は活性面１００ｆが下に向かい、非活性面１００ｂは上に向かって第２半導体チップ２００を向かうようにフェイスダウンされ得る。
【００６０】
第２半導体チップ２００はフリップチップ技術のような多様な連結方法によって第１半導体チップ１００に電気的に連結され得る。例えば、第２半導体チップ２００はメモリ回路２００ｃが形成された活性面２００ｆは下に向かって第１半導体チップ１００の活性面１００ｆを向かい、その反対面である非活性面２００ｂは上に向かう状態で第１半導体チップ１００の上に積層され得る。メモリ回路２００ｃと電気的に連結されたソルダボール２１０が第１半導体チップ１００の連結パターン１０３と接続されることによって、第１半導体チップ１００と第２半導体チップ２００とが電気的に連結され得る。
【００６１】
図１Ｃを参照すれば、フェイスアップ、或いはフェイスダウンされて提供された第１半導体チップ１００の上に第２半導体チップ２００がフェイスアップ状態で積層され得る。例えば、第２半導体チップ２００は活性面２００ｆが上に向かい、非活性面２００ｂは下に向かうことがあり得る。第２半導体チップ２００はメモリ回路２００ｃをソルダボール２１０に電気的に連結する貫通シリコンビアＴＳＶのようなビア２０２を包含できる。
【００６２】
図１Ｄを参照すれば、第２半導体チップ２００の上面２００ｓを露出する平坦化されたモールディング膜３５０を形成できる。例えば、エポキシモールディングコンパウンドＥＭＣのようなモールディング物質として第２半導体チップ２００を覆うのに十分な厚さを有するモールディング膜３００（図１Ｄ中の点線）を形成できる。モールディング膜３００は第１及び第２半導体チップ１００、２００を覆う圧縮モールド（ｃｏｍｐｒｅｓｓｉｏｎ  ｍｏｌｄ）を利用して形成できる。その次、モールディング膜３００は第２半導体チップ２００の上面２００ｓが露出されるまで平坦化されて第２半導体チップ２００の全体上面２００ｓを実質的に開放させる平坦化されたモールディング膜３５０で形成され得る。
【００６３】
他の例として、モールディング膜３００と第２半導体チップ２００とは同時に研磨されて複数個の第２半導体チップ２００の上面が露出され得る。
【００６４】
他の例として、モールディング膜３００は第２半導体チップ２００の上面２００ｓが露出されるまで平坦化されることによって、平坦化されたモールディング膜３５０の上面が第２半導体チップ２００の上面２００ｓと実質的に同一面となる。
【００６５】
ここではモールディング膜３００とモールディング膜３５０とを区別するために、モールディング膜３００は樹脂膜と称する。言及されたように平坦化されたモールディング膜３５０の上面は第２半導体チップ２００の上面２００ｓと実質的に同一な面を成し得る。上面２００ｓは、図１Ｂに示したように第２半導体チップ２００がフェイスダウンの状態であれば、非活性面２００ｂであり、そして図１Ｃに示したように第２半導体チップ２００がフェイスアップの状態であれば、活性面２００ｆであり得る。本実施形態によれば、第２半導体チップ２００は第１半導体チップ１００に例えば、フリップチップボンディングされ、その上面２００ｓは非活性面２００ｂであり得る。
【００６６】
他の例として、第２半導体チップ２００がフェイスアップの状態であれば、上面２００ｓは活性面２００ｆであり得る。樹脂膜３００を平坦化して平坦化されたモールディング膜３５０を形成する場合、活性面２００ｆは絶縁膜によって保護されて損傷されない。他方、樹脂膜３００の研磨が過度に進行されれば、活性面２００ｆが損傷される可能性があり得る。このような損傷防止のために、上面２００ｓは活性面２００ｆに生じる研磨損傷から保護できる保護膜をさらに包含できる。
【００６７】
図１Ｅを参照すれば、第１金属膜４１０を形成し、その第１金属膜４１０の上にマスクパターン５００を形成できる。第１金属膜４１０は第２半導体チップ２００及び平坦化されたモールディング膜３５０の幅を横切る実質的に連続的な膜形態で形成され得る。マスクパターン５００はフォトレジストの塗布及びパターニング工程で不連続的な膜形態で形成され、その膜は第２半導体チップ２００を覆わなくて平坦化されたモールディング膜３５０の一部を覆うことができる。ウェハの上での効率的な切断工程のためにマスクパターン５００はスクライブレーン６００と重畳されるように形成され得る。
【００６８】
第１金属膜４１０は第２半導体チップ２００の電気的特性を劣化させる銅Ｃｕのような物質の拡散を抑制するチタンＴｉ、クロムＣｒ、タンタルＴａ、ニッケルＮｉ、チタンタングステンＴｉＷ、これらの組合、或いはこれらを含む合金のような物質で形成されたバリア膜であり得る。
【００６９】
マスクパターン５００を形成した後、第１金属膜４１０を形成しなくて第２金属膜４２０を形成できる。場合によっては、第２金属膜４２０と半導体チップ２００との間と、そして第２金属膜４２００と平坦化されたモールディング膜３５０との間の結合力が弱くなって、結局第２金属膜４２０が剥離され得る。第１金属膜４１０は第２半導体チップ２００から第２金属膜４２０が剥離されることを減少させることができるので、第２金属膜４２０を形成する前に第１金属膜４１０を形成できる。
【００７０】
第１金属膜４１０は無電解鍍金工程、化学気相蒸着、物理気相蒸着、或いはステンシルプリンティング工程、スクリーンプリンティング工程、インクジェットプリンティング工程、インプリンティング工程、オフセットプリンティング工程でなされたグループから選択されたソフトリソグラフィ技術を利用して形成できる。第１金属膜４１０は約１μｍ以下の薄い厚さ、例えば０．５からμｍの厚さで形成できる。第１金属膜４１０は金属（例：銅）拡散防止膜の役割を果たす単一膜構造で形成できる。他の例として、第１金属膜４１０は拡散防止膜の上にシード膜が積層された多重膜構造で形成できる。図１Ｆを参照すれば、銅Ｃｕ或いは金Ａｕのような伝導性物質で第２金属膜４２０を形成できる。第２金属膜４２０を銅Ｃｕで形成する場合、銅シード膜（Ｃｕ  ｓｅｅｄ  ｌａｙｅｒ）を形成した後、電気鍍金や無電解鍍金のような鍍金工程を利用して銅膜（Ｃｕ  ｌａｙｅｒ）を形成することによって第２金属膜４２０を形成できる。本実施形態において、ワイヤーボンディングパッド或いはボールパッドを形成するために金Ａｕ／ニッケルＮｉ或いはニッケルＮｉを含む膜を第２金属膜４２０の上にさらに形成できる。しかし、再配線膜が形成された場合、金Ａｕ／ニッケルＮｉ或いはニッケルＮｉを含む膜は必要としないこともあり得る。他の例として、金シード膜（Ａｕ  ｓｅｅｄ  ｌａｙｅｒ）を蒸着した後、鍍金工程で金シード膜の上に金膜（Ａｕ  ｌａｙｅｒ）を形成して第２金属膜４２０を形成できる。
【００７１】
本発明の第１実施形態によれば、第２金属膜４２０は物理気相蒸着ＰＶＤ技術、化学気相蒸着ＣＶＤ技術、原子層蒸着ＡＬＤ技術、或いはステンシルプリンティング工程、スクリーンプリンティング工程、インクジェットプリンティング工程、インプリンティング工程、オフセットプリンティング工程でなされたグループから選択されたソフトリソグラフィ技術のような薄膜蒸着工程を通じて金属を蒸着して形成できる。第２金属膜４２０は数μｍから数十μｍの厚さ、例えば大略５０μｍの厚さで形成できる。他の例として、第１金属膜４１０を形成しなくてマスクパターン５００を形成した後第２金属膜４２０を形成できる。
【００７２】
第２金属膜４２０の形態は、マスクパターン５００の形態に依存する。例えば、第２半導体チップ２００の幅の横切る実質的に連続された膜形態で、そして平坦化されたモールディング膜３５０を覆う第２金属膜４２０の断片の間にギャップを有するように形成され得る。第１金属膜４１０と第２金属膜４２０とは半導体チップ２００の上面２００ｓと直接接触する放熱膜４０１（ｈｅａｔ  ｓｉｎｋ  ｌａｙｅｒ）を成し得る。他の例として、第１金属膜４１０を形成しなければ、放熱膜４０１は第２金属膜４２０で構成され得る。
【００７３】
本実施形態によれば、放熱膜４０１は平坦化されたモールディング膜３５０の上面３５１と、第２半導体チップ２００の露出された上面２００ｓと直接接触することができる。
【００７４】
本実施形態によれば、断面から見るとき、放熱膜４０１は、直線状に延びて、平坦化されたモールディング膜３５０を横切り、さらに第２半導体チップ２００の界面で第２半導体チップ２００の上面２００ｓを横切ることがあり得る。
【００７５】
図１Ｇを参照すれば、マスクパターン５００を例えばアッシング工程で除去できる。第１金属膜４１０がスクライブレーン６００に沿って分離されれば、後続切断工程が容易になる。第１金属膜４１０の分離は例えばエッチング工程によって行われる。他の例として、第１金属膜４１０が切断工程を困難になる程度に厚くなければ、第１金属膜４１０の分離工程をスキップできる。その他の例として、マスクパターン５００の形成工程をスキップして第２金属膜４２０を第１金属膜４１０と実質的に同一に連続的な膜形態で形成できる。この場合、切断工程を容易に進行するためにスクライブレーン６００に沿って第２金属膜４２０と第１金属膜４１０とをエッチング工程で予め分離できる。これにしたがって、ウェハレベルの放熱膜４０１は分離されて各半導体パッケージの上に実装される個別の放熱膜に区分され得る。
【００７６】
図１Ｈを参照すれば、スクライブレーン６００に沿って切断工程を進行することができる。例えば、ウェハレベルの平坦化されたモールディング膜３５０、第１半導体チップ１００、接着膜９５及びキャリヤ９０がスクライブレーン６００に沿って分離されてウェハからチップ単位の第１半導体チップ１００が形成され得る。切断工程は例えば切断ホィールやレーザーを利用することができる。
【００７７】
図１Ｉを参照すれば、接着膜９５とキャリヤ９０とを分離したり、取り出したりすることができる。これによって、第１半導体チップ１００の上に第２半導体チップ２００が積層され、平坦化されたモールディング膜３５０によって露出された第２半導体チップ２００の上面２００ｓと直接接触する放熱膜４０１とが形成されたチップ積層体１０を形成できる。平坦化されたモールディング膜３５０はチップ１００、２００を支持できるので、切断工程の時、キャリヤ９０の必要性が少なくなる。したがって、平坦化されたモールディング膜３５０を形成した後、接着膜９５とキャリヤと９０を除去し、切断工程を進行する。
【００７８】
図１Ｊを参照すれば、チップ積層体１０をパッケージ基板８０の上に実装して半導体パッケージ１を形成できる。パッケージ基板８０は印刷回路基板ＰＣＢであり得る。パッケージ基板８０に半導体パッケージ１を外部電気装置に電気的に連結するソルダボールのような１つ或いはその以上の外部端子８２をさらに付着できる。チップ積層体１０とパッケージ基板８０とは第１半導体チップ１００とパッケージ基板８０との間に配置された１つ或いはその以上のソルダボール１１０を媒介に電気的に連結され得る。ソルダボール１１０のソルダ接合信頼性ＳＪＲを向上させるために第１半導体チップ１００とパッケージ基板８０との間にソルダボール１１０を囲むアンダーフィル膜８５を選択的に形成できる。
【００７９】
本実施形態によれば、半導体パッケージ１は第２半導体チップ２００の上面２００ｓと直接接触する放熱膜４０１を包含するので、第２半導体チップ２００及び第１半導体チップ１００で発生した熱が放熱膜４０１を通じて容易に放出され得る。したがって、このような半導体パッケージ１の構造を有すれば、効率的な放熱がなされ得る。
【００８０】
放熱膜４０１は、図１Ｌに示したように平らなプレート形態を有することができる。他の例として、放熱膜４０１を凸凹形状を有するようにさらにパターニングすることによって図２Ｇ又は２Ｈで後述するように拡大された表面積を有する放熱膜４０２を形成できる。
【００８１】
半導体パッケージ１は、異なる第１半導体チップ１００と、第２半導体チップ２００とが積層されたシステム−イン−パッケージＳｉＰ構造であり得る。半導体パッケージ１は、一般的に高い消費電力を必要とするので、過渡な熱が発生する。しかし、多様な実施形態の原理によれば、第１半導体チップ１００、および第２半導体チップ２００と直接接触する放熱膜４０１は、効果的な放熱を提供できる。
【００８２】
本実施形態によれば、第２半導体チップ２００と放熱膜４０１との間に、例えば、モールディング膜／接着膜／熱放熱膜ＴＩＭ等のような様々な素材の膜を形成する必要がないことがあり得る。したがって、半導体パッケージ１において、異種物質の間の熱膨張係数の不一致（ＣＴＥ  ｍｉｓｍａｔｃｈ）による接着力が弱化される現状が実質的に減らし得る。その上に、第２半導体チップ２００と放熱膜４０１との間の強い接着力、放熱膜４０１の強性によって半導体パッケージ１の歪み現状（ｗａｒｐａｇｅ）が最小化になり得る。本実施形態によれば、放熱膜４０１を直接形成することによって、放熱膜４０１の厚さ調節にしたがって半導体パッケージ１の高さを任意に設定できるので、小さいフォームファクタ（ｓｍａｌｌ  ｆｏｒｍ  ｆａｃｔｏｒ）を具現することができる。さらに、ウェハレベル工程で半導体パッケージ１を形成するので、チップレベル工程に比べて製造費用を低くすることができる。
【００８３】
半導体パッケージ１は多様に変形され得る。一例として、図１Ｋに示したように、半導体パッケージ１ａは放熱膜４０１と連結された熱ビア又は貫通シリコンビア又は貫通ビア２２０を有する第２半導体チップ２００を包含できる。貫通ビア２２０はメモリ回路２００ｃと電気的に連結されないこともあり得る。したがって、貫通ビア２２０はメモリ回路２００ｃで発生した熱を放熱膜４０１へ伝達するダミービアであり得る。本実施形態によれば、第２半導体チップ２００が第１半導体チップ１００に例えば、フリップチップボンディングされているので、主に熱が発生するメモリ回路２００ｃが放熱膜４０１より第１半導体チップ１００により隣接しても、貫通ビア２２０を通じて放熱膜４０１へ熱が直接的に速やかに伝達され得る。
【００８４】
例えば、図１Ｍに示したように、本発明による第１実施形態によれば、チップ積層体乃至半導体積層パッケージ１０は、ウェハレベルの第１半導体チップ１００を含むウェハの上に複数個の分離された第２半導体チップ２００を提供し（Ｓ１０１）、第２半導体チップ２００の上面２００ｓの中で少なくとも一部と接触する放熱膜４０１を形成して（Ｓ１０２）製造することができる。次に、ウェハから複数個の第１半導体チップ１００を分離して複数個の分離された第２半導体チップ２００が対応される分離された第１半導体チップ１００の上に積層された複数個のチップ積層体を形成することによって、半導体積層パッケージ１０を形成できる（Ｓ１０３）。本実施形態において、放熱膜４０１は樹脂、或いはポリマーを包含しないこともあり得る。
【００８５】
本発明の原理は積層形パッケージのみでなく非積層形パッケージ、例えばチップの上に他のチップが積層されない半導体パッケージにも適用され得る。このような半導体パッケージは製造された半導体チップが含まれたウェハを提供し、ウェハの上に半導体チップの上面と接触する放熱膜を形成し、以後にウェハから半導体チップを分離して形成できる。
【００８６】
第１実施形態の変形例によれば、シード膜を形成した後、シード膜の上にナノ−チューブ膜を形成して放熱膜４０１を形成できる。
【００８７】
第１実施形態によれば、図１Ｎに示したように、第３半導体チップ３００が第２半導体チップ２００の上に置かれて半導体積層パッケージ２０が形成され得る。この場合、第１半導体チップ１００はロジック素子であり、第２及び第３半導体チップ２００、３００はメモリ素子であり得る。第２半導体チップ２００と第３半導体チップ３００とは導電性バンプ、ソルダボール、或いは他の所定のチップ連結部３１０によって連結され得る。放熱膜４１０は第３半導体チップ３００の上面３００ｓに形成された第１金属膜４１０と第２金属膜４２０とを包含できる。
【００８８】
第１実施形態において、貫通ビア３２０が形成されて貫通ビア２２０に連結され、また放熱膜４１０に連結され得る。本発明の第１実施形態によれば、第３半導体チップ３００の構成は、第２半導体チップ２００の構成と同一であるか、或いは類似であり得る。しかし、本発明概念はこの特定の構造に限定されない。例えば、第１半導体チップ１００及び第２半導体チップ２００は、貫通ビア２２０、３２０によって連結され得るが、第１半導体チップ１００及び第２半導体チップ２００は、ワイヤーボンディングや他の均等な連結方法のような連結方法を通じても連結され得る。このような側面で、開示された特定例による半導体パッケージの一部又は全ての構成要素はここに開示された他の実施形態にも適用され得る。さらに、開示されたアンダーフィル膜４６０又は平坦化されたモールディング膜４５０のような一部又は全ての構成要素は応用例に依存して或いは選択的に代替され得る。
【００８９】
（第２実施形態）
図２Ａから図２Ｆは本発明の第２実施形態による半導体パッケージの製造方法を示した断面図である。図２Ｇ及び図２Ｈは本発明の第２実施形態による半導体パッケージの製造方法において放熱膜を示した斜視図である。
【００９０】
図２Ａを参照すれば、キャリヤ９０の上に接着膜９５を介在して第１半導体チップ１００を実装し、第１半導体チップ１００の上に第２半導体チップ２００を積層できる。第１半導体チップ１００と第２半導体チップ２００との間には導電性バンプ又はソルダボール２１０を囲むアンダーフィル膜２５０を形成できる。点線で図示された樹脂膜３００を形成しこれを平坦化して第２半導体チップ２００の上面２００ｓを露出させる平坦化されたモールディング膜３５０を形成できる。第２半導体チップ２００の上面２００ｓは図１Ｂに示したように非活性面２００ｂであるか、又は図１Ｃに示したように活性面２００ｆであり得る。
【００９１】
図２Ｂを参照すれば、第１金属膜４１０とマスクパターン５０２とを形成できる。第１金属膜４１０は第２半導体チップ２００及び平坦化されたモールディング膜３５０の幅を横切る連続的な膜形態で形成できる。これと異なりに、マスクパターン５０２は第２半導体チップ２００及び平坦化されたモールディング膜３５０の一部を覆う不連続的な膜形態で形成できる。
【００９２】
図２Ｃを参照すれば、第２金属膜４２２を形成できる。例えば、金属を無電解或いは電気鍍金してマスクパターン５０２によってその形態が依存される第２金属膜４２２を形成できる。第２金属膜４２２は第２半導体チップ２００の上面２００ｓに沿って不連続的な膜形態で形成され得る。
【００９３】
言い換えれば、第１金属膜４１０は第２半導体チップ２００の幅を横切る実質的に連続的な膜形態で形成でき、そして第２金属膜４２２は第２半導体チップ２００の幅に沿って第２金属膜４２２の断片の間にギャップを有する形態で形成できる。
【００９４】
他の例として、第２金属膜４２２は蒸着技術や上述したソフトリソグラフィ技術を利用して形成できる。第１金属膜４１０を形成しなくてマスクパターン５０２を形成した後、第２金属膜４２２を形成することもできる。第２実施形態によれば、第１金属膜４１０と第２金属膜４２２とを含むか、或いは第２金属膜４２２を含むウェハレベルの放熱膜４０２を形成できる。
【００９５】
図２Ｄを参照すれば、マスクパターン５０２を除去し、例えば切断ホィールやレーザーを利用してスクライブレーン６００に沿って第１金属膜４１０、平坦化されたモールディング膜３５０、第１半導体チップ１００、接着膜９５及びキャリヤ９０を分離する切断工程を進行することができる。切断工程を進行する前に、エッチング工程を利用して第１金属膜４１０をスクライブレーン６００に沿って予め分離できる。前記工程によると、放熱膜４０２は別個の半導体パッケージの各々に含まれた個別の放熱膜に分離され得る。
【００９６】
図２Ｅを参照すれば、接着膜９５とキャリヤ９０とが分離されたチップ積層体２０が形成され得る。チップ積層体２０において、第１半導体チップ１００の上に第２半導体チップ２００が積層され、そして第２半導体チップ２００と直接接触する放熱膜４０２が形成される。他の例として、接着膜９５とキャリヤ９０とを除去した後、切断工程を進行してチップ積層体２０を形成できる。
【００９７】
図２Ｆを参照すれば、チップ積層体２０を印刷回路基板のようなパッケージ基板８０の上に実装して半導体パッケージ２を形成できる。パッケージ基板８０に外部端子８２を付着することができる。第２実施形態によれば、第１半導体チップ１００とパッケージ基板８０との間に１つ或いはその以上のソルダボール１１０を囲むアンダーフィル膜８５をさらに形成できる。効率的な放熱のために第２半導体チップ２００は放熱膜４０２と連結されて第２半導体チップ２００から放熱膜４０２への熱伝達経路を提供する貫通ビア或いは熱ビア２２０をさらに包含できる。
【００９８】
本実施形態によれば、放熱膜４０２は図２Ｇに示したようにフィン形状、或いは図２Ｈに示したように柱形状で形成され得る。フィン形状又は柱形状の放熱膜４０２は、平らな形態に比べて大きい表面積を有するので、さらに効果的に熱を放出することができる。
【００９９】
（第３実施形態）
図３Ａから図３Ｅは本発明の第３実施形態による半導体パッケージの製造方法を示した断面図である。
【０１００】
図３Ａを参照すれば、キャリヤ９０の上に接着膜９５を介在して第１半導体チップ１００を実装し、第１半導体チップ１００の上に第２半導体チップ２００を積層できる。第１半導体チップ１００と第２半導体チップ２００との間にはソルダボール２１０を囲むアンダーフィル膜２５０を形成できる。
【０１０１】
第３実施形態において、アンダーフィル膜２５０は第２半導体チップ２００の側面２０７の一部を覆うことができる。
【０１０２】
図３Ｂを参照すれば、第２半導体チップ２００の上面と側面とを囲み、そして第１半導体チップ１００の上面１００ｓへ延長された放熱膜４０３を形成できる。したがって、放熱膜４０３は第２半導体チップ２００の上面２００ｓと側面２００ｔとを覆い、第１半導体チップ１００の上面１００ｓを覆うことができる。放熱膜４０３は第２半導体チップ２００の上面２００ｓ及び／又は側面２００ｔと直接接触することができる。
【０１０３】
第３実施形態において、放熱膜４０５は第２半導体チップ２００の上面２００ｓの実質的な全体を、そして第２半導体チップ２００の側面２００ｔの大部分を覆うことができる。第１半導体チップ１００の上面１００ｓは図１Ｂ又は１Ｃに示したように活性面１００ｆ、或いは非活性面１００ｂであり得る。放熱膜４０３は第２金属膜４２３を含むか、或いは第１金属膜４１３と第２金属膜４２３とを包含できる。第１金属膜４１３は応用例による拡散防止膜であり得る。
【０１０４】
図３Ｃを参照すれば、第２半導体チップ２００の上に樹脂膜３００を形成した後、これを平坦化して放熱膜４０３の上面４２３ｓと実質的に同一なレベルを有する平坦化されたモールディング膜３５３を形成できる。言い換えれば、放熱膜４０３の上面４２３ｓは平坦化されたモールディング膜３５３の上面３５８と実質的に同一面となる。平坦化されたモールディング膜３５３は放熱膜４０３を露出させるので、放熱膜４０３は効率的に放熱することができる。
【０１０５】
他の例として、樹脂膜３００を第２半導体チップ２００の上に残留して放熱膜４０３を覆うことができる。この場合、工程の数は減少し、その結果、製造費用が減少され得る。
【０１０６】
樹脂膜３００を形成する前に、放熱膜４０３をスクライブレーン６００に沿って分離することができる。第１金属膜４１３の厚さ、例えば約１μｍと、第２金属膜４２３の厚さ、例えば約５０μｍと、の和が大きすぎると、切断工程が難しくなり得る。したがって、切断工程の前に、例えばエッチング工程で第２金属膜４２３を予め分離する工程を或いは第２金属膜４２３と第１金属膜４１３を予め分離する工程をさらに進行して後続切断工程を容易にすることができる。
【０１０７】
樹脂膜３００或いは平坦化されたモールディング膜３５３を形成した後に、スクライブレーン６００に沿って樹脂膜３００又は平坦化されたモールディング膜３５３、第１半導体チップ１００、接着膜９５及びキャリヤ９０を分離する切断工程を進行することができる。
【０１０８】
図３Ｄを参照すれば、接着膜９５とキャリヤ９０とを分離して、第１半導体チップ１００の上に第２半導体チップ２００が積層され、放熱膜４０３が第２半導体チップ２００と直接接触し、第１半導体チップ１００の上面へ拡大された放熱膜チップ積層体３０を形成できる。或いは、接着膜９５とキャリヤ９０とを除去した後、切断工程を進行してチップ積層体３０を形成できる。
【０１０９】
図３Ｅを参照すれば、チップ積層体３０を印刷回路基板のようなパッケージ基板８０の上に実装して半導体パッケージ３を形成できる。パッケージ基板８０に１つ或いはその以上の外部端子８２をさらに付着でき、第１半導体チップ１００とパッケージ基板８０との間に１つ或いはその以上のソルダボール１１０を囲むアンダーフィル膜８５をさらに形成できる。
【０１１０】
第２半導体チップ２００は放熱膜４０３と連結された貫通ビア２２０をさらに包含できる。放熱膜４０３は第１半導体チップ１００の上面１００ｓまで延長されるので、第１半導体チップ１００は放熱膜４０３と連結されて第１半導体チップ１００で発生された熱を放熱膜４０３へ直接伝達する貫通ビア１２０をさらに包含できる。言い換えれば、貫通ビア１２０は対応される第１半導体チップ１００の上面１００ｓと接触する放熱膜４０３の一部と連結され得る。本実施形態によれば、第１半導体チップ１００まで延長された放熱膜４０３は第２半導体チップ２００のみでなく第１半導体チップ１００から熱を効果的に放出することができる。
【０１１１】
（第４実施形態）
図４Ａから図４Ｇは、本発明の第４実施形態による半導体パッケージの製造方法を示した断面図である。
【０１１２】
図４Ａを参照すれば、キャリヤ９０の上に接着膜９５を介して第１半導体チップ１００を付着し、その第１半導体チップ１００の上に接着膜２４０を介して第２半導体チップ２００を積層できる。第２半導体チップ２００はボンディングワイヤー２６０を通じて第１半導体チップ１００と電気的に連結され得る。
【０１１３】
図４Ｂを参照すれば、第２半導体チップ２００の上面２００ｓを露出する平坦化されたモールディング膜３５４を形成できる。一例として第２半導体チップ２００を覆う樹脂膜３００を形成できる。その次、例えばエッチング工程で樹脂膜３００の一部を除去して第２半導体チップ２００の上面２００ｓの中で実質的なセンター領域を露出させるリセス領域３０２を有する平坦化されたモールディング膜３５４を形成できる。平坦化されたモールディング膜３５４はボンディングワイヤー２６０が接続される第２半導体チップ２００の上面２００ｓの縁領域を覆うことができる。第２半導体チップ２００の上面２００ｓは活性面であり得る。活性面は大体に絶縁膜によって保護されるので、エッチング工程の時、活性面は損傷を受けないことがあり得る。他の例として、上面２００ｓは第２半導体チップ２００の活性面を覆う保護膜２３０をさらに包含でき、これにしたがって第２半導体チップ２００の活性面はエッチング工程の時、損傷から保護され得る。
【０１１４】
図４Ｃを参照すれば、平坦化されたモールディング膜３５４及び第２半導体チップ２００の上に第１金属膜４１４を、例えば、無電解鍍金や蒸着技術を利用して形成し、第１金属膜４１４の上にマスクパターン５０４を形成できる。マスクパターン５０４は平坦化されたモールディング膜３５４の領域の上に選択的に形成され得る。又は、マスクパターン５０４は図２Ｂに示したように第２半導体チップ２００の上面２００ｓと平坦化されたモールディング膜３５４の一部を覆うように形成できる。第１金属膜４１４は拡散防止膜であり得る。
【０１１５】
図４Ｄを参照すれば、第１金属膜４１４の上に第２金属膜４２４を形成してウェハレベルの放熱膜４０４を形成できる。第２金属膜４２４は第１金属膜４１４をシードとして活用する電気鍍金、蒸着、或いはプリンティング工程を利用して金属のような導電体で形成できる。放熱膜４０４は平坦化されたモールディング膜３５４のプロフィールに対応するリセスされた形態を有することができる。したがって、放熱膜４０４は第２半導体チップ２００の上面２００ｓの中でセンター領域とは直接接触するが、ボンディングワイヤー２６０と接続される縁領域とは開放モールディング膜３５４によって離隔され得る。
【０１１６】
図４Ｅを参照すれば、マスクパターン５０４を除去し、スクライブレーン６００に沿って切断工程を進行することができる。切断工程を進行する前に放熱膜４０４をスクライブレーン６００に沿って分離する工程をさらに進行することができる。分離工程によって放熱膜４０４はウェハレベルでチップレベルに分離され得る。
【０１１７】
図４Ｆを参照すれば、接着膜９５とキャリヤ９０とを分離して、第１半導体チップ１００の上に第２半導体チップ２００がワイヤーボンディングされ、第２半導体チップ２００に直接接触する放熱膜４０４を含むチップ積層体４０を形成できる。他の例として、チップ積層体４０は接着膜９５とキャリヤ９０とを除去した後、切断工程を進行して形成できる。
【０１１８】
図４Ｇを参照すれば、チップ積層体４０をパッケージ基板８０の上に実装して半導体パッケージ４を形成できる。外部端子８２とアンダーフィル膜８５とをさらに形成できる。第２半導体チップ２００は放熱膜４０４と連結された貫通ビア２２０をさらに包含できる。本実施形態によれば、ボンディングワイヤー２６０を覆うが、第２半導体チップ２００を露出させる平坦化されたモールディング膜３５４を形成することによって、第２半導体チップ２００と直接接触して効果的な放熱特性を有する放熱膜４０４を形成できる。
【０１１９】
（第５実施形態）
図５Ａから図５Ｅは、本発明の第５実施形態による半導体パッケージの製造方法を示した断面図である。
【０１２０】
図５Ａを参照すれば、キャリヤ９０の上に接着膜９５を介在して第１半導体チップ１００を付着し、その第１半導体チップ１００の上に第２半導体チップ２００を積層できる。第１半導体チップ１００と第２半導体チップ２００との間にはソルダボール２１０を囲むアンダーフィル膜２５０を形成できる。第５実施形態において、アンダーフィル膜２５０は第２半導体チップ２００の側壁２０７の一部を覆うことができる。
【０１２１】
次に、樹脂膜３００を形成しこれを平らに研磨して平坦化されたモールディング膜３５０を形成できる。平坦化されたモールディング膜３５０は第２半導体チップ２００の上面２００ｓを露出させ得る。第５実施形態において、第２半導体チップ２００の実質的な全体上面２００ｓは平坦化工程以後に露出され得る。
【０１２２】
続いて、スクライブレーン６００に沿って切断工程を進行して平坦化されたモールディング膜３５０、第１半導体チップ１００、接着膜９５及びキャリヤ９０を分離することができる。
【０１２３】
図５Ｂを参照すれば、接着膜９５とキャリヤ９０とを分離して、第１半導体チップ１００の上に第２半導体チップ２００が積層され、第２半導体チップ２００が平坦化されたモールディング膜３５０を通じて露出されたチップ積層体５０を形成できる。他の例として、チップ積層体５０は接着膜９５とキャリヤ９０とを除去した後、切断工程を進行して形成できる。
【０１２４】
図５Ｃを参照すれば、チップ積層体５０をパッケージ基板８０の上に実装することができる。パッケージ基板８０に１つ或いはその以上の外部端子８２をさらに付着でき、第１半導体チップ１００とパッケージ基板８０との間にソルダボール１１０を囲むアンダーフィル膜８５をさらに形成できる。
【０１２５】
図５Ｄを参照すれば、第２金属膜４２５を含む放熱膜４０５を形成できる。放熱膜４０５はチップ積層体５０を囲みパッケージ基板８０の上面８０ｓを覆うことができる。したがって、放熱膜４０５は平坦化されたモールディング膜３５０の上面３５０ａと側壁３５０ｂと接触することができる。
【０１２６】
第２金属膜４２５の形成の前に、拡散防止膜として第１金属膜４１５をさらに形成して放熱膜４０５を形成できる。本実施形態によれば、放熱膜４０５はパッケージ基板８０の上面８０ｓまで拡張されているので、チップ積層体５０で発生した熱のみでなくパッケージ基板８０で発生するか、或いはチップ積層体５０からパッケージ基板８０へ伝達された熱を効果的に放出することができる。半導体パッケージ５は図５Ｅを参照して後述するように放熱特性がさらに改善されるように変形され得る。
【０１２７】
図５Ｅを参照すれば、放熱膜４０５と連結されて熱の放出経路を提供する貫通ビア２２０、８４をさらに形成して半導体パッケージ５ａを形成できる。一例として、第２半導体チップ２００に貫通ビア２２０をさらに形成できる。放熱膜４０５がパッケージ基板８０の上面８０ｓまで拡大されているので、パッケージ基板８０に貫通ビア８４をさらに形成できる。本実施形態によれば、半導体パッケージ５ａで発生された熱は放熱膜４０５のみでなく貫通ビア２２０、８４を通じてさらに効果的に放出され得る。
【０１２８】
したがって、本発明の実施形態によれば、パッケージ基板８０はパッケージ基板８０を貫通する貫通ビア８４を包含できる。第１半導体チップ１００及び第２半導体チップ２００は実質的にパッケージ基板８０の上に配置され得る。放熱膜４０５はパッケージ基板８０の上面８０ｓに接触することができる。貫通ビア８４はパッケージ基板８０の上面８０ｓに接触する放熱膜４０５の一部と結合され得る。
【０１２９】
（応用例）
図６Ａは本発明の多様な実施形態による半導体パッケージを具備するメモリカードを示したブロック図である。図６Ｂは本発明の多様な実施形態による半導体パッケージを応用した情報処理システムを示したブロック図である。
【０１３０】
図６Ａを参照すれば、上述した本発明の多様な実施形態によって製造された半導体パッケージの中で１つ或いはその以上を含む半導体メモリ１２１０はメモリカード１２００に応用され得る。一例として、メモリカード１２００はホスト１２３０とメモリ１２１０とのの諸般データ交換を制御するメモリコントローラ１２２０を包含できる。ＳＲＡＭ１２２１は中央処理装置１２２２の動作メモリとして使用され得る。ホストインターフェイス１２２３はメモリカード１２００と接続されるホスト１２３０のデータ交換プロトコルを具備することができる。誤謬修正コード１２２４はメモリ１２１０から読出されたデータに含まれる誤謬を検出及び訂正できる。メモリインターフェイス１２２５はメモリ１２１０とインターフェイシングする。中央処理装置１２２２はメモリコントローラ１２２０のデータを交換するための諸般制御動作を遂行する。
【０１３１】
図６Ｂを参照すれば、情報処理システム１３００は本発明の実施形態による半導体パッケージを具備するメモリシステム１３１０を包含できる。情報処理システム１３００はモバイル機器やコンピューター等を包含できる。一例として、情報処理システム１３００はメモリシステム１３１０と各々システムバス１３６０に電気的に連結されたモデム１３２０、中央処理装置１３３０、ＲＡＭ１３４０、ユーザーインターフェイス１３５０を包含できる。メモリシステム１３１０は、メモリ１３１１とメモリコントローラ１３１２とを含み、図６Ａのメモリカード１２００と実質的に同一に構成され得る。このようなメモリシステム１３１０には中央処理装置１３３０によって処理されたデータ又は外部で入力されたデータが格納され得る。情報処理システム１３００は、メモリカード、半導体ディスク装置（Ｓｏｌｉｄ  Ｓｔａｔｅ  Ｄｉｓｋ）、カメライメージプロセッサー（Ｃａｍｅｒａ  Ｉｍａｇｅ  Ｓｅｎｓｏｒ）及びその他の応用チップセット（Ａｐｐｌｉｃａｔｉｏｎ  Ｃｈｉｐｓｅｔ）に提供され得る。一例として、メモリシステム１３１０は、半導体ディスク装置で構成でき、情報処理システム１３００は、大容量のデータをメモリシステム１３１０に、安定的、かつ信頼性あるように格納できる。システム１３００はメモリ１３１１を必要とする多様な電子制御システムで具体化でき、例えばモバイルフォン、ＭＰ３プレーヤー、ナビゲーション装置、ソリッドステートディスク／ドライブ（ＳＳＤ）、又は家庭用品に使用され得る。
【０１３２】
図６Ｃは、本発明の実施形態によるメモリカード９００を示したブロック図である。
図６Ｃを参照すれば、メモリカード９００はハウジング９３０の内に収容されるコントローラ９１０とメモリ９２０とを包含できる。コントローラ９１０とメモリ９２０とは電気信号を交換することができる。例えば、メモリ９２０とコントローラ９１０とはコントローラ９１０の命令によってデータを交換することができる。したがって、メモリカード９００はメモリ９２０にデータを格納でき、及び／又はメモリ９２０からデータを出力することができる。
【０１３３】
例えば、メモリ９２０及び／又はコントローラ９１０は前述した半導体パッケージの中でいずれか１つに包含され得る。メモリカード９００は多様な携帯用装置でデータ格納媒体に使用され得る。例えば、メモリカード９００は、マルチメディアカード（ＭＭＣ（登録商標））又はＳＤカードであり得る。
【０１３４】
本発明の実施形態は、ＡＳＩＣｓ、ＰＬＤｓ／Ｇａｔｅ  Ａｒｒａｙ、ＤＳＰｓ、グラフィック及びコンピューターチップセットを形成するのに使用され得る。さらに、本発明の実施形態は、ノートブック型コンピューターコンピューター、企業のサブノートブック型コンピューター、ウルトラモバイルコンピューター（ＵＭＰＣ）、そしてタブレットコンピューターの格納装置を形成するのに使用され得る。
【０１３５】
以上の発明の詳細な説明は開示された実施状態で本発明を制限しようとすることでなく、本発明の要旨を逸脱しない範囲の内で多様な他の組み合わせ、変更及び環境で使用することができる。添付された請求の範囲は他の実施状態も含むこととして解析しなければならない。
【符号の説明】
【０１３６】
１                  ・・・  半導体パッケージ、
１０                ・・・  半導体積層パッケージ、
８０                ・・・  パッケージ基板、
８２                ・・・  外部端子、
８５、２５０        ・・・  アンダーフィル膜、
９０                ・・・  キャリヤ、
９５                ・・・  接着膜、
１００              ・・・  第１半導体チップ、
１１０              ・・・  ソルダボール、
２００              ・・・  第２半導体チップ、
３５０              ・・・  モールディング膜、
４０１              ・・・  放熱膜、
４１０              ・・・  第１金属膜、
４２０              ・・・  第２金属膜。
【図１Ａ】
2012142572.tif 000003
【図１Ｂ】
2012142572.tif 000004
【図１Ｃ】
2012142572.tif 000005
【図１Ｄ】
2012142572.tif 000006
【図１Ｅ】
2012142572.tif 000007
【図１Ｆ】
2012142572.tif 000008
【図１Ｇ】
2012142572.tif 000009
【図１Ｈ】
2012142572.tif 000010
【図１Ｉ】
2012142572.tif 000011
【図１Ｊ】
2012142572.tif 000012
【図１Ｋ】
2012142572.tif 000013
【図１Ｌ】
2012142572.tif 000014
【図１Ｍ】
2012142572.tif 000015
【図１Ｎ】
2012142572.tif 000016
【図２Ａ】
2012142572.tif 000017
【図２Ｂ】
2012142572.tif 000018
【図２Ｃ】
2012142572.tif 000019
【図２Ｄ】
2012142572.tif 000020
【図２Ｅ】
2012142572.tif 000021
【図２Ｆ】
2012142572.tif 000022
【図２Ｇ】
2012142572.tif 000023
【図２Ｈ】
2012142572.tif 000024
【図３Ａ】
2012142572.tif 000025
【図３Ｂ】
2012142572.tif 000026
【図３Ｃ】
2012142572.tif 000027
【図３Ｄ】
2012142572.tif 000028
【図３Ｅ】
2012142572.tif 000029
【図４Ａ】
2012142572.tif 000030
【図４Ｂ】
2012142572.tif 000031
【図４Ｃ】
2012142572.tif 000032
【図４Ｄ】
2012142572.tif 000033
【図４Ｅ】
2012142572.tif 000034
【図４Ｆ】
2012142572.tif 000035
【図４Ｇ】
2012142572.tif 000036
【図５Ａ】
2012142572.tif 000037
【図５Ｂ】
2012142572.tif 000038
【図５Ｃ】
2012142572.tif 000039
【図５Ｄ】
2012142572.tif 000040
【図５Ｅ】
2012142572.tif 000041
【図６Ａ】
2012142572.tif 000042
【図６Ｂ】
2012142572.tif 000043
【図６Ｃ】
2012142572.tif 000044