(57)【要約】【課題】少なくともメモリセルの情報をリフレッシュする際、グローバルビット線及びグローバルセンスアンプを動作させることなく再書き込み動作を行い、消費電流とチップ面積を低減可能な半導体装置を提供する。【解決手段】本発明の半導体装置は、破壊読み出し型のメモリセルＭＣに接続されるローカルビット線ＬＢＬと、ローカルビット線に対応するグローバルビット線ＧＢＬと、再書き込み回路（Ｑ７、Ｑ８）を含むローカルセンスアンプＬＳＡとを備え、例えば、メモリセルＭＣに対するリフレッシュ動作時は、ローカルビット線ＬＢＬがグローバルビット線ＧＢＬに接続されない状態になって再書き込み回路（Ｑ７、Ｑ８）が動作するので、グローバルビット線ＧＢＬに信号を伝送させることなく、メモリセルＭＣへの情報の再書き込みが可能となる。【選択図】図９
2012123893.tif 000002
【特許請求の範囲】
【請求項１】
記憶情報を電荷で保持し、読み出し動作を伴うアクセスによって前記電荷がソフト的に破壊される破壊読み出し型のメモリセルと、
前記メモリセルに電気的に接続するローカルビット線と、
前記ローカルビット線に対応するグローバルビット線と、
前記グローバルビット線に電気的に接続し、前記グローバルビット線の信号電圧を増幅するグローバルアンプと、
前記ローカルビット線に接続し、前記ローカルビット線の前記記憶情報に対応する信号電圧を単相のみで増幅して前記ローカルビット線を介して前記メモリセルに情報を再書き込みすることによって前記メモリセルの情報をリフレッシュする再書き込み回路を含むローカルアンプと、
を備え、
前記再書き込み回路は、前記グローバルビット線から前記ローカルビット線への前記グローバルアンプが増幅した電荷の供給なしに、前記メモリセルに情報を再書き込みする、ことを特徴とする半導体装置。
【請求項２】
前記ローカルアンプは、転送制御電圧に応じて前記ローカルビット線と第１のノードとの間の電荷転送を制御する電荷転送トランジスタを含み、
前記第１のノードは、前記再書き込み回路の入力ノードである、ことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記ローカルアンプは、ゲート端子が前記第１のノードに接続し、第１の電位が供給され、前記第１のノードの信号電圧を増幅して前記グローバルビット線に供給する第１のトランジスタを含む、ことを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記ローカルアンプは、
第１の制御信号に応じて制御され、前記第１の電位を供給する信号線と前記グローバルビット線との間に、前記第１のトランジスタと直列に接続する第１のスイッチを含む、ことを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記再書き込み回路は、ゲート端子が前記第１のノードにカップリングし、第２の電位が供給され、前記第１のノードの信号電圧を増幅して前記ローカルビット線に供給する第２のトランジスタ、を含むことを特徴とする請求項２に記載の半導体装置。
【請求項６】
前記再書き込み回路は、第２の制御信号に応じて制御され、前記第２の電位を供給する信号線と、対応する前記ローカルビット線との間に前記第２のトランジスタと直列に接続する第２のスイッチと、
を含むことを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記再書き込み回路は、第３の制御信号に応じて、前記第２のトランジスタのゲート端子と前記第１のノードとの間の電気的接続を制御する第３のトランジスタ、を含むことを特徴とする請求項５または６に記載の半導体装置。
【請求項８】
前記ローカルアンプは、第２のプリチャージ信号に応じて前記第１のノードを第３の電位にプリチャージする第２のプリチャージ回路を含む、ことを特徴とする請求項２乃至７のいずれか一項に記載の半導体装置。
【請求項９】
前記ローカルアンプは、第１のプリチャージ信号に応じて前記ローカルビット線を前記第１の電位にプリチャージする第１のプリチャージ回路を含む、ことを特徴とする請求項８に記載の半導体装置。
【請求項１０】
少なくとも２本である複数の前記ローカルビット線と、
前記複数のローカルビット線のうちの１本を１つの前記グローバルビット線と選択的に接続する複数の接続回路を更に備える、ことを特徴とする請求項２に記載の半導体装置。
【請求項１１】
前記複数の接続回路のうちで選択された第１の接続回路によって前記１つのグローバルビット線と電気的に接続する第１の前記ローカルビット線に対応する第１の前記メモリセルは、前記グローバルビット線に接続するグローバルアンプによって、情報が再書き込みされ、
前記複数の接続回路のうちで選択されなかった第２の接続回路によって前記１つのグローバルビット線と電気的に接続しない第２の前記ローカルビット線に対応する第２の前記メモリセルは、前記第２のローカルビット線に関連する前記再書き込み回路によって、情報が再書き込みされる、ことを特徴とする請求項１０に記載の半導体装置。
【請求項１２】
前記再書き込み回路は、装置がリフレッシュ動作時に活性化し、
前記リフレッシュ動作は、前記ローカルビット線が前記グローバルビット線に電気的に接続されない状態であり、且つ前記メモリセルの情報を装置の外部に読み出さず再書き込みのみを行う状態である、ことを特徴とする請求項２乃至１１のいずれか一項に記載の半導体装置。
【請求項１３】
前記再書き込み回路は、前記メモリセルの前記ロー情報に対応する第４の電位を前記ローカルビット線に供給するロー情報リフレッシュ回路を含み、前記ロー情報を保持する前記メモリセルには前記第４の電位が供給される、ことを特徴とする請求項２乃至９のいずれか一項に記載の半導体装置。
【請求項１４】
前記第１のノードは、前記再書き込み回路の入力ノード及び出力ノードである、ことを特徴とする請求項２乃至１１のいずれか一項に記載の半導体装置。
【請求項１５】
前記ローカルアンプが含む複数のトランジスタは、すべて同一の導電型の電界効果トランジスタを用いて構成される、ことを特徴とする請求項１乃至１１のいずれか一項に記載の半導体装置。
【請求項１６】
前記第３の制御信号を生成する生成回路を更に備え、
前記生成回路は、
第３のプリチャージ信号に応じて前記第３の制御信号を第５の電位に制御し、
前記メモリセルのアクセス時又はリフレッシュ動作時に前記第３の制御信号を第６の電位に制御し、
前記メモリセルの再書き込み動作時に前記第３の制御信号を第７の電位に制御し、
前記第６の電位は、前記第５の電位を超えない電位であり、前記第７の電位は、前記第６の電位より低い電位である、ことを特徴とする請求項７に記載の半導体装置。
【請求項１７】
前記グローバルアンプは、１対のインバータをクロスカップル接続したクロスカップルアンプを含み、
前記クロスカップルアンプには、前記第１及び第２の電位が供給され、
前記クロスカップルアンプは、第８の電位に応じて前記第２の電位から前記１対のインバータの一方のインバータに流れる電流を制御する電流制御回路を含む、ことを特徴とする請求項２乃至１１、１６のいずれか一項に記載の半導体装置。
【請求項１８】
破壊読み出し型の複数のメモリセルにそれぞれ接続する少なくとも２本である複数のローカルビット線と、
前記複数のローカルビット線に対応して配置される上位階層の１つのグローバルビット線と、
前記複数のローカルビット線を、前記１つのグローバルビット線と選択的に接続する複数の接続回路と、
前記複数のローカルビット線にそれぞれ接続し、前記複数のローカルビット線にそれぞれ伝送される前記複数のメモリセルにそれぞれ対応する複数の信号を単相のみで増幅して、前記複数のローカルビット線を介してそれぞれ対応する前記複数のメモリセルに情報を再書き込みする複数の再書き込み回路と、
前記１つのグローバルビット線に伝送される信号を増幅するグローバルアンプと、
を備え、
前記１つのグローバルビット線と電気的に接続しない前記複数のローカルビット線にそれぞれ対応する前記複数の再書き込み回路は、前記１つのグローバルビット線から前記複数のローカルビット線への前記グローバルアンプが増幅した電荷の供給なしに、それぞれ対応する前記複数のメモリセルに情報を再書き込みする、ことを特徴とする半導体装置。
【請求項１９】
前記複数の再書き込み回路は、転送制御電圧に応じて前記複数のローカルビット線とそれぞれ対応する複数の第１のノードとの間の電荷転送を制御する複数の電荷転送トランジスタを含み、
前記複数の第１のノードは、それぞれ対応する前記複数の再書き込み回路の入力ノードである、ことを特徴とする請求項１８に記載の半導体装置。
【請求項２０】
前記複数の再書き込み回路のそれぞれは、ゲート端子が対応する前記第１のノードに接続し、第２の電位が供給され、前記第１のノードの信号電圧を増幅して対応する前記ローカルビット線に供給する第２のトランジスタを含む、ことを特徴とする請求項１９に記載の半導体装置。
【請求項２１】
前記複数の再書き込み回路のそれぞれは、第２の制御信号に応じて制御され、対応する前記第２の電位を供給する信号線と、対応する前記ローカルビット線との間に前記第２のトランジスタと直列に接続する第２のスイッチを含む、ことを特徴とする請求項２０に記載の半導体装置。
【請求項２２】
更に、第２のプリチャージ信号に応じて前記第１のノードを第３の電位にプリチャージする第２のプリチャージ回路を含む、ことを特徴とする請求項１８乃至２１のいずれか一項に記載の半導体装置。
【請求項２３】
更に、第１のプリチャージ信号に応じて前記ローカルビット線を第１の電位にプリチャージする第１のプリチャージ回路を含む、ことを特徴とする請求項２２に記載の半導体装置。
【請求項２４】
前記ローカルビット線に流れ込むリーク電流を減少させる方向に電位関係を制御して前記ローカルビット線の浮き上がりを防止する浮き上がり防止制御回路を更に備える、ことを特徴とする請求項１８に記載の半導体装置。
【請求項２５】
前記浮き上がり防止制御回路は、前記複数のメモリセルをそれぞれ対応する前記複数のローカルビット線へ電気的に接続するワード線を選択状態にする時点から所定の時間が経過後に前記電位関係を制御する、ことを特徴とする請求項２４に記載の半導体装置。
【請求項２６】
前記浮き上がり防止制御回路は、前記メモリセルの再書き込み動作時に活性化する、ことを特徴とする請求項２５に記載の半導体装置。
【請求項２７】
前記複数の接続回路のうちで選択された第１の接続回路によって前記１つのグローバルビット線に電気的に接続する前記複数のローカルビット線のうちのローカルビット線に関連するメモリセルに対し、対応するローカルビット線に接続する前記再書き込み回路を動作させず、前記１つのグローバルビット線に接続する前記グローバルアンプから情報の再書き込みを行う、ことを特徴とする請求項１８乃至２６のいずれか一項に記載の半導体装置。
【請求項２８】
前記複数の再書き込み回路は、装置がリフレッシュ動作時に活性化し、
前記リフレッシュ動作は、すべての前記複数のローカルビット線が前記１つのグローバルビット線に電気的に接続されない状態であり、且つ前記複数のメモリセルの複数の情報を装置の外部に読み出さず再書き込みのみを行う状態である、ことを特徴とする請求項１８乃至２６のいずれか一項に記載の半導体装置。
【請求項２９】
前記再書き込み回路は、第３の制御信号に応じて、前記第２のトランジスタのゲート端子と前記第１のノードとの間の電気的接続を制御する第３のトランジスタ、を含むことを特徴とする請求項２０に記載の半導体装置。
【請求項３０】
前記第３の制御信号を生成する生成回路を更に備え、
前記生成回路は、
第３のプリチャージ信号に応じて前記第３の制御信号を第５の電位に制御し、
前記メモリセルのアクセス時又はリフレッシュ動作時に前記第３の制御信号を第６の電位に制御し、
前記メモリセルの再書き込み動作時に前記第３の制御信号を第７の電位に制御し、
前記第６の電位は、前記第５の電位を超えない電位であり、前記第７の電位は、前記第６の電位より低い電位である、ことを特徴とする請求項２９に記載の半導体装置。
【請求項３１】
前記グローバルアンプは、１対のインバータをクロスカップル接続したクロスカップルアンプを含み、
前記クロスカップルアンプには、前記第１及び第２の電位が供給され、
前記クロスカップルアンプは、第８の電位に応じて前記第２の電位から前記１対のインバータの一方のインバータに流れる電流を制御する電流制御回路を含む、ことを特徴とする請求項２１に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ビット線構成が階層化されたメモリセルアレイを備える半導体装置に関するものである。
【背景技術】
【０００２】
近年、ＤＲＡＭ等の半導体記憶装置の微細化に伴い、メモリセルアレイのビット線構成とセンスアンプ構成を階層化した半導体装置が提案されている(例えば、特許文献１〜４及び非特許文献１参照)。例えば、特許文献１の図３には、ローカルビット線ＬＢＬ、グローバルビット線ＧＢＬ、ローカルセンスアンプ１０、グローバルセンスアンプ１１を含むＤＲＡＭが示されている。特許文献１の構成においては、１Ｔ１Ｃ型のメモリセルＭＣに保持される情報がローカルビット線ＬＢＬに読み出され、電荷転送ゲートＱ１を介してローカルビット線ＬＢＬからノードＮｓに伝送される。読み出し動作時は、ノードＮｓの信号電圧がトランジスタＱ３によって増幅された後、グローバルビット線ＧＢＬを経由して伝送されてグローバルセンスアンプ１１により増幅される。これに対し、ＤＲＡＭのリフレッシュ動作時は、同様の経路に沿って信号が伝送された後、グローバルセンスアンプ１１で保持される信号がグローバルビット線ＧＢＬ及びローカルビット線ＬＢＬを経由して伝送され、メモリセルＭＣへの情報の再書き込みが行われる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１０−０５５７３０号公報
【特許文献２】特開平１−９６８９５号公報
【特許文献３】特開平４−３０３８５号公報
【特許文献４】特開平７−２３５１８０号公報
【非特許文献】
【０００４】
【非特許文献１】T. Mano, et al.,“Circuit Technologies for 16Mb DRAMs,” ISSCC Dig. of Tech. Papers,. PP. 22-23, Feb. 1987.
【発明の概要】
【発明が解決しようとする課題】
【０００５】
一般に、リフレッシュ動作時の消費電流のうち、ビット線の充放電電流やメモリセルアレイ内の回路に流れる電流が大きな割合を占めている。そして、上記従来の階層化メモリセルアレイでは、前述したように再書き込み動作の経路にローカルビット線とグローバルビット線の両方が含まれることから、充放電電流やセンスアンプの動作に必要な電流は無視できない程度になる。近年のメモリセルアレイのプロセスの微細化と大容量化に伴い、リフレッシュ動作時のリフレッシュサイクルの短縮を図ることや、リフレッシュ対象として同時選択されるワード線数を増やすことによって対処する場合は、特にリフレッシュ動作時の消費電流の増加が深刻な問題になる。
【０００６】
また、ビット線構成を階層化した半導体装置においては、ローカルビット線の配線ピッチはグローバルビット線の配線ピッチと等しいのが通常の構成である。この点に関しては、ローカルビット線に比べてグローバルビット線の配線ピッチを緩和した構成が従来から知られている。例えば、特許文献２、３及び非特許文献１には、ローカルセンスアンプに再書き込み機能を持たせることで、グローバルセンスアンプに接続されない状態でローカルビット線を介してメモリセルに保持する情報の再書き込みを可能とする技術が開示されている。このような技術を適用することで、グローバルビット線の配線ピッチの緩和とグローバルセンスアンプの個数の削減が可能となる。しかし、かかる技術によれば、ローカルセンスアンプがラッチ型差動アンプを用いて構成されるので、その占有面積によるチップ面積の増加が避けられない。この問題に対し、特許文献４には、ＮＭＯＳトランジスタのみからなる１対のローカルセンスアンプを複数のローカルビット線と選択的に接続可能な構成を採用し、ローカルセンスアンプの個数と占有面積を削減可能な技術が開示されている。しかし、この構成においては、メモリセルに保持される情報をローカルビット線に読み出したとき、ローカルセンスアンプ経由でグローバルセンスアンプに接続されないローカルビット線については再書き込み動作が行われないため、メモリセルの情報が破壊されるという問題がある。
【０００７】
以上のように、ビット線構成が階層化されたメモリセルアレイを備える従来の半導体装置は、メモリセルに対する再書き込み動作を確実に行いつつ、消費電流とチップ面積の低減を実現することは困難であった。
【課題を解決するための手段】
【０００８】
上記課題を解決するために、本発明の半導体装置は、記憶情報を電荷で保持し、読み出し動作を伴うアクセスによって前記電荷がソフト的に破壊される破壊読み出し型のメモリセルと、前記メモリセルに電気的に接続するローカルビット線と、前記ローカルビット線に対応するグローバルビット線と、前記グローバルビット線に電気的に接続し、前記グローバルビット線の信号電圧を増幅するグローバルアンプと、前記ローカルビット線に接続し、前記ローカルビット線の前記記憶情報に対応する信号電圧を単相のみで増幅して前記ローカルビット線を介して前記メモリセルに情報を再書き込みすることによって前記メモリセルの情報をリフレッシュする再書き込み回路を含むローカルアンプと、を備え、前記再書き込み回路は、前記グローバルビット線から前記ローカルビット線への前記グローバルアンプが増幅した電荷の供給なしに、前記メモリセルに情報を再書き込みすることを特徴としている。
【０００９】
本発明の半導体装置の態様の一例は、前記ローカルアンプが、前記再書き込み回路（リストア回路）に加えて、第１の制御信号に応じて第１のトランジスタのドレイン端子と前記グローバルビット線との間の電気的接続を制御する第１のスイッチを含んで構成したものである。
【００１０】
本発明の前記態様によれば、読み出し動作時には、メモリセルの情報をローカルビット線に読み出し、伝送信号をローカルアンプの第１のトランジスタで増幅し、第１のスイッチ回路からグローバルビット線を経由してグローバルアンプに伝送する。これに対し、メモリセルに対する再書き込みは、ローカルビット線とグローバルビット線との間を非接続状態にし、メモリセルの情報をローカルビット線に読み出し、伝送信号をローカルアンプの再書き込み回路で単相のみで増幅し、ローカルビット線を経由してメモリセルに情報を再書き込みする。よって、グローバルビット線及びグローバルアンプを用いることなく、メモリセルの再書き込み動作を行うことができ、例えばリフレッシュ動作時の消費電流を低減することが可能となる。
【００１１】
また、上記課題を解決するために、本発明の半導体装置は、破壊読み出し型の複数のメモリセルにそれぞれ接続する少なくとも２本である複数のローカルビット線と、前記複数のローカルビット線に対応して配置される上位階層の一つのグローバルビット線と、前記複数のローカルビット線を、前記一つのグローバルビット線と選択的に接続する複数の接続回路と、前記複数のローカルビット線にそれぞれ接続し、前記複数のローカルビット線にそれぞれ伝送される前記複数のメモリセルにそれぞれ対応する複数の信号を単相のみで増幅して、前記複数のローカルビット線を介してそれぞれ対応する前記複数のメモリセルに情報を再書き込みする複数の再書き込み回路と、前記１つのグローバルビット線に伝送される信号を増幅するグローバルアンプと、を備え、前記１つのグローバルビット線と電気的に接続しない前記複数のローカルビット線にそれぞれ対応する前記複数の再書き込み回路は、前記１つのグローバルビット線から前記複数のローカルビット線への前記グローバルアンプが増幅した電荷の供給なしに、それぞれ対応する前記複数のメモリセルに情報を再書き込みすることを特徴としている。
【００１２】
本発明の前記半導体装置によれば、メモリセルアレイの単位領域内に配置された複数のローカルビット線のうち１本のローカルビット線が接続回路を介して選択的に１本のグローバルビット線に接続される。そして、１つのグローバルビット線と電気的に接続しない前記複数のローカルビット線にそれぞれ対応するメモリセルへの再書き込みは、各々のローカルビット線に伝送される複数の信号を単相のみで再書き込み回路で増幅し、ローカルビット線を経由してメモリセルに情報を再書き込みする。よって、メモリセルの再書き込み動作時にグローバルビット線及びグローバルアンプを用いる必要がなく、ローカルビット線の配線ピッチに比べて、グローバルビット線の配線ピッチを緩和し、かつ、グローバルアンプの個数を減らすことができる。
【発明の効果】
【００１３】
以上説明したように本発明によれば、階層化ビット線構成を有するメモリセルアレイにおいて、メモリセルの情報を再書き込みする際、グローバルビット線及びグローバルセンスアンプを用いることなく、ローカルセンスアンプの再書き込み回路を動作させてローカルビット線を経由してメモリセルの再書き込み動作を行うことができる。そのため、特にメモリセルのリフレッシュ動作時には、ローカルビット線を経由して小さい回路規模の再書き込み回路により再書き込み動作を行うことができ、消費電流の低減を実現することができる。
【００１４】
また、本発明によれば、階層化ビット線構成を有するメモリセルアレイにおいて、Ｎ本のローカルビット線を選択的に１本のグローバルビット線に接続する接続回路と、各々のローカルビット線の一端に配置した再書き込み回路を設けることで、グローバルビット線の配線ピッチとグローバルセンスアンプの搭載個数を削減することができる。これにより、半導体装置の製造工程の歩留まりを改善し、チップ面積を削減することができるため、製造コストの低減実現することができる。また、かかる構成においてローカルビット線の電位の浮き上がりを防止する浮き上がり制御回路を併設することで、再書き込み回路の面積増加を抑制しつつ、ロー情報の再書き込み効率が低下することを防止する効果がある。
【図面の簡単な説明】
【００１５】
【図１】本発明の技術思想を示す原理図である。
【図２】第１実施形態の半導体装置であるＤＲＡＭチップの全体構成を示すブロック図である。
【図３】図２の各々のメモリバンクＢＡＮＫの構成を示すブロック図である。
【図４】図３のメモリセルアレイ１０及びその周辺回路の構成を示す図である。
【図５】図４のセンスアンプ列１１に含まれるグローバルセンスアンプＧＳＡの回路構成例を示す図である。
【図６】図４のサブワードドライバ列１２の部分的な回路構成例を示す図である。
【図７】図４のクロスエリア１３の回路構成例を示す図である。
【図８】第１実施形態の構成のうち、１つのサブメモリセルアレイ２０とその両側の２つのローカルセンスアンプＬＳＡを含む範囲の回路構成を示す図である。
【図９】図８の回路構成のうち、１つのローカルセンスアンプＬＳＡ及び１つのメモリセルＭＣの回路部分を拡大して示す図である。
【図１０】第１実施形態のローカルセンスアンプＬＳＡに関し、メモリセルＭＣに記憶されているハイ情報を読み出す場合の動作波形を示す図である。
【図１１】第１実施形態のローカルセンスアンプＬＳＡに関し、メモリセルＭＣに記憶されているロー情報を読み出す場合の動作波形を示す図である。
【図１２】第１実施形態のローカルセンスアンプＬＳＡに関し、メモリセルＭＣに記憶されているハイ情報をリフレッシュする場合の動作波形を示す図である。
【図１３】第１実施形態のローカルセンスアンプＬＳＡに関し、メモリセルＭＣに記憶されているロー情報をリフレッシュする場合の動作波形を示す図である。
【図１４】第２実施形態の構成のうち、１つのローカルセンスアンプＬＳＡ及び１つのメモリセルＭＣの回路部分を示す図である。
【図１５】第２実施形態のローカルセンスアンプＬＳＡに関し、メモリセルＭＣに記憶されているハイ情報をリフレッシュする場合の動作波形を示す図である。
【図１６】第２実施形態のローカルセンスアンプＬＳＡに関し、メモリセルＭＣに記憶されているロー情報をリフレッシュする場合の動作波形を示す図である。
【図１７】第３実施形態の構成のうち、１つのローカルセンスアンプＬＳＡ及び１つのメモリセルＭＣの回路部分を示す図である。
【図１８】第３実施形態のローカルセンスアンプＬＳＡに関し、メモリセルＭＣに記憶されているハイ情報をリフレッシュする場合の動作波形を示す図である。
【図１９】第３実施形態のローカルセンスアンプＬＳＡに関し、メモリセルＭＣに記憶されているロー情報をリフレッシュする場合の動作波形を示す図である。
【図２０】第４実施形態の構成のうち、１つのローカルセンスアンプＬＳＡ及び１つのメモリセルＭＣの回路部分を示す図である。
【図２１】第４実施形態のローカルセンスアンプＬＳＡに関し、メモリセルＭＣに記憶されているハイ情報をリフレッシュする場合の動作波形を示す図である。
【図２２】第４実施形態のローカルセンスアンプＬＳＡに関し、メモリセルＭＣに記憶されているロー情報をリフレッシュする場合の動作波形を示す図である。
【図２３】第５実施形態のメモリセルアレイ１０の構成を示す図である。
【図２４】図２３の構成のうち１つのマットＭＡＴの部分的な構成を拡大して示す図である。
【図２５】図２４の再書き込みアンプＲＡの回路構成例を示す図である。
【図２６】第５実施形態において、メモリセルＭＣに記憶されているハイ情報を読み出して再書き込みを行う場合の動作波形を示している。
【図２７】第５実施形態において、メモリセルＭＣに記憶されているロー情報を読み出して再書き込みを行う場合の動作波形を示している。
【図２８】第５実施形態におけるＭＯＳトランジスタの電圧電流特性の一例を示す図である。
【図２９】第５実施形態の制御を適用する場合のアクティブ期間における消費電流の変化を示す図である。
【図３０】浮き上がり防止制御回路の第１の回路構成例を示す図である。
【図３１】浮き上がり防止制御回路の第２の回路構成例を示す図である。
【図３２】図３０又は図３１の浮き上がり防止制御回路を用いた制御を行う場合の動作波形を示している。
【図３３】図２４の４本のローカルビット線ＬＢＬ０〜ＬＢＬ３に関連する動作モードと制御信号群の関係を説明する図である。
【図３４】図３３においてリフレッシュモードが設定された場合の制御信号波形の一例を示す図である。
【図３５】図３３において、ＡＸｉ、ＡＸｊ＝０、１のパターンに対応する外部アクセスモードが設定された場合の制御信号波形の一例を示す図である。
【図３６】図３５の制御状態において、ローカルビット線ＬＢＬ２に接続されるメモリセルＭＣに記憶されているハイ情報を読み出して再書き込みを行う場合の動作波形を示す図である。
【図３７】図３５の制御状態において、ローカルビット線ＬＢＬ２に接続されるメモリセルＭＣに記憶されているロー情報を読み出して再書き込みを行う場合の動作波形を示す図である。
【図３８】第６実施形態の構成のうち、１つのローカルセンスアンプＬＳＡ、１つのグローバルセンスアンプＧＳＡ、及び１つのメモリセルＭＣの回路部分を示す図である。
【図３９】図３８のグローバルセンスアンプＧＳＡの回路構成の一例を示す図である。
【図４０】第６実施形態におけるリフレッシュセット信号ＲＦＳ２を生成するリフレッシュセット信号生成回路８０の構成例を示す図である。
【図４１】図４０のリフレッシュセット信号生成回路８０の動作波形を示す図である。
【図４２】第６実施形態のローカルセンスアンプＬＳＡにより、ＲＥＦコマンドに応答して実行されるセンス・再書き込み動作に関し、メモリセルＭＣに記憶されるハイ情報のセンス・再書き込みを行う場合の動作波形を示す図である。
【図４３】第６実施形態のローカルセンスアンプＬＳＡにより、ＲＥＦコマンドに応答して実行されるセンス・再書き込み動作に関し、メモリセルＭＣに記憶されるロー情報のセンス・再書き込みを行う場合の動作波形を示す図である。
【図４４】第６実施形態のグローバルセンスアンプＧＳＡにより、ＡＣＴコマンドに応答して実行されるセンス・再書き込み動作に関し、メモリセルＭＣに記憶されるハイ情報のセンス・再書き込みを行う場合の動作波形を示す図である。
【図４５】第６実施形態のグローバルセンスアンプＧＳＡにより、ＡＣＴコマンドに応答して実行されるセンス・再書き込み動作に関し、メモリセルＭＣに記憶されるロー情報のセンス・再書き込みを行う場合の動作波形を示す図である。
【図４６】第６実施形態のローカルセンスアンプＬＳＡによる再書き込み動作に関し、ＮＭＯＳトランジスタの閾値電圧のランダムばらつき許容値Ｖａの電圧ＶＣＴに対する依存性をグラフにして示す図である。
【図４７】第６実施形態のローカルセンスアンプＬＳＡによる再書き込み動作に関し、電圧ＶＬＳの３通りの設定に対応して、ローカルセンスアンプＬＳＡとグローバルセンスアンプＧＳＡのそれぞれの許容値Ｖａの電圧ＶＣＴに対応する依存性をグラフにして示す図である。
【図４８】第６実施形態の変形例において、グローバルセンスアンプＧＳＡの回路構成の一例を示す図である。
【図４９】第６実施形態の変形例に関し、図４６と同様の許容値Ｖｂの電圧ＶＣＴに対する依存性をグラフにして示す図である。
【図５０】第６実施形態の変形例に関し、電圧ＶＦＢＧの３通りの設定に対応して、ローカルセンスアンプＬＳＡとグローバルセンスアンプＧＳＡのそれぞれの許容値Ｖｂの電圧ＶＣＴに対応する依存性をグラフにして示す図である。
【発明を実施するための形態】
【００１６】
本発明の課題を解決する技術思想の代表的な例を以下に示す。ただし、本願の請求対象は、この技術思想に限定されるものではなく、本願の特許請求の範囲に記載された内容にあることは言うまでもない。
【００１７】
図１に示すように、本発明の技術思想の一例は、階層化ビット線構成を有するメモリセルアレイを備える半導体装置に対し適用され、破壊読み出し型のメモリセルＭＣに接続されるローカルビット線ＬＢＬと、ローカルビット線ＬＢＬに対応して配置される上位階層のグローバルビット線ＧＢＬと、ローカルビット線ＬＢＬの一端に接続されるローカルセンスアンプＬＳＡと、グローバルビット線ＧＢＬの一端に接続されるグローバルセンスアンプＧＳＡとを備えて構成される。図１の構成において、メモリセルＭＣに保持される情報を再書き込みする際には、動作対象のローカルビット線ＬＢＬがグローバルビット線ＧＢＬに接続されない状態に制御され、その状態でローカルセンスアンプＬＳＡの再書き込み回路（リストア回路）がローカルビット線ＬＢＬの信号電圧を単相のみで増幅し、再書き込み回路から出力された信号を再びローカルビット線ＬＢＬに伝送させてメモリセルＭＣに対する再書き込み動作が完了する。これにより、階層化ビット線構成を有するメモリセルアレイにおいて、グローバルビット線ＧＢＬ及びグローバルセンスアンプＧＳＡを用いることなくメモリセルＭＣの再書き込み動作を行うことができ、再書き込み動作を伴う動作（例えば、リフレッシュ動作）に必要な消費電流の低減に大きな効果がある。
【００１８】
以下、本発明を適用した半導体装置の好ましい実施形態について説明する。本実施形態においては、半導体装置の一例としてのＤＲＡＭ（Dynamic Random Access Memory）に対して本発明を適用した６つの実施形態を順次説明する。
【００１９】
なお、以下の各実施形態で開示される説明及び添付図面では、各種の構成部材や信号を表す符号が複数存在するときは、その末尾に番号を付記して区別する場合があるが（例えば、ビット線ＢＬ０、ＢＬ１等）、区別の必要がないときは、末尾の番号を適宜省略する場合がある（例えば、ビット線ＢＬ等）。
【００２０】
なお、この明細書において、電気的な導通を「オン」、電気的な非導通を「オフ」として記述する場合がある。
【００２１】
［第１実施形態］
以下、本発明を適用した半導体装置の第１実施形態について説明する。図２は、本発明の半導体装置であるＤＲＡＭチップの全体構成を示すブロック図である。図２に示すように、半導体装置を構成するチップＣＨＩＰの全体は、複数のメモリバンクＢＡＮＫと、制御回路や入出力回路を含む周辺回路領域ＰＥＲＩとに大きく区分されている。各々のメモリバンクＢＡＮＫは、情報を保持する多数のメモリセルからなるが、詳細は後述する。周辺回路領域ＰＥＲＩの制御回路は、チップＣＨＩＰの外部から入力されるクロック、アドレス、制御信号に基づいて、動作モードの決定やアドレスのプリデコード等を含む各種制御を行う。周辺回路領域ＰＥＲＩの入出力回路は、チップＣＨＩＰ外部から入力される書き込みデータ及びチップＣＨＩＰ外部に出力される読み出しデータを保持する入出力バッファを備えている。
【００２２】
図３は、図２の各々のメモリバンクＢＡＮＫの構成を示すブロック図である。図３に示すメモリバンクＢＡＮＫには、マトリクス状に配置された複数のメモリセリアレイ１０が配置されている。各々のメモリセルアレイ１０は、複数のビット線ＢＬと複数のワード線ＷＬとの交点に配置された複数のメモリセルＭＣを備えている。なお、ビット線ＢＬは、後述するように、上位階層のグローバルビット線ＧＢＬと下位階層のローカルビット線ＬＢＬとに階層化されている。
【００２３】
各々のメモリセルアレイ１０の周辺には、複数のグローバルセンスアンプを含むセンスアンプ列１１がビット線延伸方向の端部に配置されるとともに、複数のサブワードライバを含むサブワードドライバ列１２がワード線延伸方向の端部に配置されている。また、サブワードドライバ列１２とセンスアンプ列１１とが交差する回路領域には、クロスエリア１３が配置されている。また。メモリバンクＢＡＮＫの外周付近の領域のうち、ビット線延伸方向の一端にはＹデコーダ１４及びメインアンプ列１５が配置され、ワード線延伸方向の一端にはＸデコーダ１６及びアレイ制御回路１７が配置されている。
【００２４】
図４は、図３のメモリセルアレイ１０及びその周辺回路の構成を示している。すなわち、図３で説明したように、１つのメモリセルアレイ１０と、左右に隣接する２つのセンスアンプ列１１と、上下に隣接する２つのサブワードドライバ列１２との範囲内の構成が示されている。複数のグローバルビット線ＧＢＬが配置されるメモリセルアレイ１０は、単位領域である複数のサブメモリセルアレイ２０に分割され、各々のサブメモリセルアレイ２０には、隣接する２本のグローバルビット線ＧＢＬと所定数のワード線ＷＬにより区分される範囲内の複数のメモリセルＭＣを含む。サブメモリセルアレイ２０の両側には、ローカルセンスアンプＬＳＡが配置されている。なお、メモリセルアレイ１０の両端に位置するローカルセンスアンプＬＳＡは、ローカルセンスアンプＬＳＡ（Ｅ）と表記される。図４に示すように、１つのサブメモリセルアレイ２０と、その両側に配置されるローカルセンスアンプＬＳＡとにより、１つのサブメモリブロックＳＭＢが構成される。
【００２５】
センスアンプ列１１は、左右の２つのメモリセルアレイ１０に共有されている。すなわち、メモリセルアレイ１０内の隣接する２本のグローバルビット線ＧＢＬは、左側のセンスアンプ列１１のグローバルセンスアンプＧＳＡと、右側のセンスアンプ列１１のグローバルセンスアンプＧＳＡとに交互に接続されている。サブワードドライバ列１２は、上下の２つのメモリセルアレイ１０に共有されている。サブワードドライバ列１２には、複数のワード線ＷＬを選択的に駆動する複数のサブワードドライバ３０と、センスアンプ列１１の動作を制御するローカルセンスアンプ制御回路３１が含まれる。
【００２６】
図５は、センスアンプ列１１に含まれるグローバルセンスアンプＧＳＡの回路構成例を示している。図５に示すように、グローバルセンスアンプＧＳＡは、クロスカップルアンプ４０と、ＩＯスイッチ４１と、ＩＯプルダウン回路４２と、ライトスイッチ４３と、データラッチ用スイッチ４４と、プリチャージ回路４５と、ＧＢＬ選択回路４６から構成される。また、グローバルセンスアンプＧＳＡには、一対のグローバルビット線ＧＢＬと、読み出し用のローカルＩＯ線ＲＬＩＯＢと、書き込み用のローカルＩＯ線ＷＬＩＯＢが接続されている。図５において、クロスカップルアンプ４０は、ソースがグランド電位ＶＳＳに接続された２個のＮＭＯＳトランジスタと、ソースがアレイ電圧ＶＡＲＹに接続された２個のＰＭＯＳトランジスタとからなり、読み出し時にグローバルビット線ＧＢＬを経由してノードＮＤＢに伝送された読み出し信号を２値判定してラッチする機能を有する。
【００２７】
ＩＯスイッチ４１は、選択信号ＹＳによって導通制御される２個のＮＭＯＳトランジスタからなり、読み出し時に選択信号ＹＳがハイとなって各ＮＭＯＳトランジスタがオンすることで、グローバルビット線ＧＢＬから伝送された読み出しデータがローカルＩＯ線ＲＬＩＯＢに出力される。一方、書き込み時は選択信号ＹＳがハイとなって各ＮＭＯＳトランジスタがオンし、書き込みデータがローカルＩＯ線ＷＬＩＯＢからグローバルセンスアンプＧＳＡに入力される。ＩＯプルダウン回路４２は、ゲートにノードＮＤが接続される１個のＮＭＯＳトランジスタからなり、ハイ情報の読み出し時にノードＮＤがハイになり、選択信号ＹＳがハイのときにローカルＩＯ線ＲＬＩＯＢの電荷を引き抜く。また、ロー情報の読み出し時にノードＮＤがローになり、ＩＯプルダウン回路４２のＮＭＯＳトランジスタがオフを保つのでローカルＩＯ線ＲＬＩＯＢの電荷は引き抜かれない。ライトスイッチ４３は、ライトイネーブル信号ＷＥＧによって導通制御される１個のＮＭＯＳトランジスタからなり、書き込み時にライトイネーブル信号ＷＥＧがハイとなって、書き込みデータをノードＮＤＢに伝送する。なお、書き込み時以外の動作時には、ライトイネーブル信号ＷＥＧがローとなるので、ライトスイッチ４３のＮＭＯＳトランジスタがオフを保つ。
【００２８】
データラッチ用スイッチ４４は、ラッチ信号ＬＴＣに応じてノードＮＧとノードＮＤＢとの間の接続を制御する１個のＮＭＯＳトランジスタと、リストア信号ＲＥＳに応じてノードＮＧとノードＮＤとの間の接続を制御する１個のＮＭＯＳトランジスタからなる。読み出し時はラッチ信号ＬＴＣがハイになり、グローバルビット線ＧＢＬを経由して伝送される信号がクロスカップルアンプ４０に伝送される。このとき、リストア信号ＲＥＳはローに保たれ、ノードＮＧ、ＮＤの間は切り離された状態にある。再書き込み時はラッチ信号ＬＴＣがローになり、ノードＮＧ、ＮＤＢの間は切り離された状態にあるのに対し、リストア信号ＲＥＳがハイになるので、クロスカップルアンプ４０にラッチされているデータがノードＮＤからグローバルビット線ＧＢＬに伝送されてメモリセルＭＣへの再書き込みが行われる。
【００２９】
プリチャージ回路４５は、プリチャージ信号ＰＣＧＢによって導通制御される１個のＰＭＯＳトランジスタからなる。スタンバイ時には、プリチャージ信号ＰＣＧＢがローになり、ＰＭＯＳトランジスタを介してグローバルビット線ＧＢＬがアレイ電圧ＶＡＲＹにプリチャージされる。ＧＢＬ選択回路４６は、ＧＢＬ選択信号ＳＨＬに応じて一方のメモリセルアレイ１０のグローバルビット線ＧＢＬとノードＮＧとの間の接続を制御する１個のＮＭＯＳトランジスタと、ＧＢＬ選択信号ＳＨＲに応じて他方のメモリセルアレイ１０のグローバルビット線ＧＢＬとノードＮＧとの間の接続を制御する１個のＮＭＯＳトランジスタからなる。ＧＢＬ選択信号ＳＨＬ、ＳＨＲのうち、いずれか一方をローに制御することで、グローバルビット線ＧＢＬとグローバルセンスアンプＧＳＡとを選択的に接続して情報の伝達が可能となる。
【００３０】
図６は、図４のサブワードドライバ列１２の部分的な回路構成例を示している。上述したように、サブワードドライバ列１２は、隣接するメモリセルアレイ１０のワード線ＷＬを駆動する複数のサブワードドライバ３０を含んでいる。この場合、メモリセルアレイ１０のワード線ＷＬは、上下に隣接する２つのサブワードドライバ列１２の一方に含まれるサブワードドライバ３０により駆動されるので、サブワードドライバ３０の個数はメモリセルアレイ１０に含まれるワード線ＷＬの本数の半分でよい。
【００３１】
図６に示すように、各々のサブワードドライバ３０は、１個のＰＭＯＳトランジスタと、２個のＮＭＯＳトランジスタから構成されている。サブワードドライバ３０は、反転メインワード線ＭＷＬＢが活性化されたとき、４本のサブワード選択線ＦＸＴ０〜ＦＸＴ３及び４本の反転サブワード選択線ＦＸＢ０〜ＦＸＢ３の組合せに応じて活性化され、複数のワード線ＷＬのうちの１本のワード線ＷＬを駆動する。
【００３２】
図７は、図４のクロスエリア１３の回路構成例を示している。図７に示すように、クロスエリア１３は、プリチャージ回路５０と、ＩＯ接続回路５１と、サブワード選択ドライバ５２と、それ以外のドライバ群から構成される。プリチャージ回路５０は、２個のＰＭＯＳトランジスタからなり、１対のローカルＩＯ線ＲＬＩＯＢ、ＷＬＩＯＢ（図５参照）をプリチャージする回路である。プリチャージ回路５０は、スタンバイ時に制御信号ＤＬＩＯＰＢがローとなって、１対のローカルＩＯ線ＲＬＩＯＢ、ＷＬＩＯＢを電圧ＶＰＥＲＩにプリチャージする。
【００３３】
ＩＯ接続回路５１は、ＩＯ線イネーブル信号ＤＲＬＩＯＥ、ＤＷＬＩＯＥに応じて、１対のローカルＩＯ線ＲＬＩＯＢ、ＷＬＩＯＢと１対のメインＩＯ線ＲＭＩＯＢ、ＷＭＩＯＢとの間の接続を制御する１対のＮＭＯＳトランジスタからなる。読み出し時はＩＯ線イネーブル信号ＤＲＬＩＯＥがハイとなってローカルＩＯ線ＲＬＩＯＢとメインＩＯ線ＲＭＩＯＢが接続され、書き込み時はＩＯ線イネーブル信号ＤＷＬＩＯＥがハイとなってローカルＩＯ線ＷＬＩＯＢとメインＩＯ線ＷＭＩＯＢが接続される。
【００３４】
サブワード選択ドライバ５２は、反転サブワード選択線ＦＸＢ０〜ＦＸＢ３（図６参照）を反転してサブワード選択線ＦＸＴ０〜ＦＸＴ３（図６参照）を生成する４個のインバータからなる。また、それ以外のドライバ群は、グローバルセンスアンプＧＳＡ（図５参照）に供給される制御信号群（ＳＨＬ、ＳＨＲ、ＷＥＧ、ＲＥＳ、ＬＴＣ、ＰＣＧＢ）を出力する複数のインバータを含み、それぞれのインバータには各制御信号の反転信号（ＰＣＣ以外の信号群の末尾にＢを付記）が入力される。
【００３５】
なお、図４のサブワードドライバ列１２に含まれるローカルセンスアンプ制御回路３１は、ローカルセンスアンプＬＳＡに供給される制御信号群（ＰＣＬ、ＷＴＬ、ＲＦＬ、ＣＴＬ、ＲＴ、ＳＴ、ＣＴＲ、ＲＦＲ、ＷＴＲ、ＰＣＲ）を生成する回路である。また、図３のアレイ制御回路１７は、グローバルセンスアンプＧＳＡ、ローカルセンスアンプＬＳＡ、各ＩＯ線の制御に必要な各種信号を生成する回路である。
【００３６】
次に、第１実施形態のローカルセンスアンプＬＳＡ及びサブメモリセルアレイ２０の構成及び動作について、図８〜図１３を参照して説明する。図８は、図４の構成のうち、１つのサブメモリセルアレイ２０とその両側の２つのローカルセンスアンプＬＳＡを含む範囲の回路構成を示す図である。また、図９は、図８の回路構成のうち、１つのローカルセンスアンプＬＳＡ及び１つのメモリセルＭＣの回路部分を拡大して示す図である。図８に示すサブメモリセルアレイ２０には、ｋ＋１本のワード線ＷＬ０〜ＷＬｋ及び２本のローカルビット線ＬＢＬと、その交点に配置される複数のメモリセルＭＣが含まれる。また、サブメモリセルアレイ２０の２本のローカルビット線ＬＢＬのうち、一方のローカルビット線ＬＢＬ１０が左側のローカルセンスアンプＬＳＡに接続され、他方のローカルビット線ＬＢＬ１１が右側のローカルセンスアンプＬＳＡに接続されている。
【００３７】
なお、図８では、左側のローカルセンスアンプＬＳＡと右側のローカルセンスアンプＬＳＡに供給される信号群（図８の下側）の各符号の末尾に「１」、「２」等の番号を付記して区別している。一方、図９では、それぞれの符号の末尾の番号については省略するが、例えば、図９のローカルセンスアンプＬＳＡを、図８の左側のローカルセンスアンプＬＳＡに対応付けることができる。
【００３８】
図９に示すように、メモリセルＭＣは、選択ＮＭＯＳトランジスタＱ０と、情報を電荷として蓄積するキャパシタＣｓから構成される破壊読み出し型のメモリセルである。選択ＮＭＯＳトランジスタＱ０は、ソースがローカルビット線ＬＢＬに接続され、ゲートがワード線ＷＬに接続される。キャパシタＣｓは、選択ＮＭＯＳトランジスタＱ０のドレインとセルプレート電位ＶＰＬＴとの間に接続されている。
【００３９】
ローカルセンスアンプＬＳＡは、１３個のＮＭＯＳトランジスタＱ１Ｌ、Ｑ１Ｒ、Ｑ２、Ｑ３、Ｑ４Ｌ、Ｑ４Ｒ、Ｑ５、Ｑ６Ｌ、Ｑ６Ｒ、Ｑ７Ｌ、Ｑ７Ｒ、Ｑ８Ｌ、Ｑ８Ｒを備えて構成されている。電荷転送ゲート（電荷転送トランジスタ）として機能するＮＭＯＳトランジスタＱ１Ｒは、ゲートに印加される転送制御信号ＣＴＲに応じて、ローカルビット線ＬＢＬとノードＮＳ（本発明の第１のノード）との間の電荷転送を制御する。このノードＮＳは、ローカルセンスアンプＬＳＡ内ビット線に相当する。増幅素子であるＮＭＯＳトランジスタＱ２（本発明の第１のトランジスタ）は、ゲートがノードＮＳに接続され、ソースがグランド電位ＶＳＳに接続され、ノードＮＳの信号電圧をセンス・増幅してドレイン電流に変換する。
【００４０】
ＮＭＯＳトランジスタＱ３（本発明の第２のプリチャージ回路）は、プリチャージ信号ＳＴ（本発明の第２のプリチャージ信号）に応じてノードＮＳを電位ＶＳＥＴ（本発明の第３の電位）にプリチャージする。ＮＭＯＳトランジスタＱ４Ｒ（本発明の第１のプリチャージ回路）は、プリチャージ信号ＰＣＲ（本発明の第１のプリチャージ信号）に応じてローカルビット線ＬＢＬをグランド電位ＶＳＳ（本発明の第１の電位）にプリチャージする。ＮＭＯＳトランジスタＱ５（本発明の第１のスイッチ）は、リード信号ＲＴ（本発明の第１の制御信号）に応じて、グローバルビット線ＧＢＬとＮＭＯＳトランジスタＱ２のドレインとの間の電気的接続を制御する。ＮＭＯＳトランジスタＱ６Ｒは、ライト信号ＷＴＲに応じて、ローカルビット線ＬＢＬとグローバルビット線ＧＢＬとの間の電気的接続を制御する。
【００４１】
ＮＭＯＳトランジスタＱ７Ｒ（本発明の第２のスイッチ）は、リフレッシュ信号ＲＦＲ（本発明の第２の制御信号）に応じて、ローカルビット線ＬＢＬとＮＭＯＳトランジスタＱ８Ｒ（本発明の第２のトランジスタ）のドレインとの間の電気的接続を制御する。ＮＭＯＳトランジスタＱ８Ｒは、ゲートがノードＮＳに接続され、ソースが電圧ＶＡＲＹ（本発明の第２の電位）に接続され、ＮＭＯＳトランジスタＱ７ＲがオンのときＮＭＯＳトランジスタＱ８ＲにはノードＮＳの電位に応じたドレイン電流が流れる。
【００４２】
なお、ローカルセンスアンプＬＳＡのＮＭＯＳトランジスタＱ１Ｌ、Ｑ４Ｌ、Ｑ６Ｌ、Ｑ７Ｌ、Ｑ８Ｌについては、上述したＮＭＯＳトランジスタＱ１Ｒ、Ｑ４Ｒ、Ｑ６Ｒ、Ｑ７Ｒ、Ｑ８Ｒと左右で対象的な接続関係を有し、その動作は同様となる。この場合、各ＮＭＯＳトランジスタに印加される信号群ＣＴＲ、ＰＣＲ、ＷＴＲ、ＲＦＲを、対応する信号群ＣＴＬ、ＰＣＬ、ＷＴＬ、ＲＦＬで置き換えて考えればよい。
【００４３】
このようにローカルセンスアンプＬＳＡはメモリセルＭＣの選択ＮＭＯＳトランジスタＱ０と同じ導電型のＮＭＯＳトランジスタのみで構成されるため、ＮＭＯＳとＰＭＯＳの分離領域を必要とせずチップ面積を削減することができる。
【００４４】
図１０は、図９のローカルセンスアンプＬＳＡに関し、メモリセルＭＣに記憶されているハイ情報を読み出す場合の動作波形を示している。図１０の動作波形において、初期時点ではスタンバイ状態になっている。スタンバイ状態では、ローカルビット線ＬＢＬがグランド電位ＶＳＳに、グローバルビット線ＧＢＬがアレイ電圧ＶＡＲＹに、ノードＮＳが電位ＶＳＥＴにそれぞれプリチャージされている。このとき、プリチャージ信号ＰＣＲ、ＧＢＬ選択信号ＳＨＬ、プリチャージ信号ＳＴ、ラッチ信号ＬＴＣはそれぞれ電圧ＶＰＰに保たれている。また、プリチャージ信号ＰＣＧＢ、転送制御信号ＣＴＲ、リード信号ＲＴ、ライト信号ＷＴＲ、リストア信号ＲＥＳはそれぞれグランド電位ＶＳＳに保たれている。また、ワード線ＷＬは電圧ＶＫＫに保たれている。このときの各電源電圧の関係は、
ＶＰＰ＞ＶＳＥＴ＞ＶＰＥＲＩ＞ＶＡＲＹ＞ＶＣＴ＞ＶＳＳ＞ＶＫＫ
を満たしている。なお、グランド電位ＶＳＳは０Ｖであり、電圧ＶＫＫはグランド電位ＶＳＳより低い負電位である。
【００４５】
図１０に示すように、ＡＣＴコマンドが入力されると、それぞれのプリチャージ信号ＰＣＲ、ＰＣＧＢ、ＳＴが非活性の状態に反転し、ローカルビット線ＬＢＬ、ノードＮＳがそれぞれ上記各電圧にプリチャージされた状態でフローティングとなり、グローバルビット線ＧＢＬはクロスカップルアンプ４０でアレイ電圧ＶＡＲＹに保持される。次いで、ワード線ＷＬが電圧ＶＫＫから電圧ＶＰＰに駆動され、メモリセルＭＣからハイ情報が読み出される。その結果、ローカルビット線ＬＢＬはグランド電位ＶＳＳから所定の電位まで上昇する。
【００４６】
続いて、転送制御信号ＣＴＲが電圧ＶＣＴに駆動される。ここで、ＮＭＯＳトランジスタＱ１Ｒの電荷転送動作に関し、電位Ｖｘ１を次の（１）式で定義しておく。
Ｖｘ１＝ＶＣＴ−Ｖｔ１ （１）
（ただし、Ｖｔ１はＮＭＯＳトランジスタＱ１Ｒの閾値電圧）
【００４７】
このとき、ローカルビット線ＬＢＬの電位は、（１）式の電位Ｖｘ１よりも高い電位になるから、ＮＭＯＳトランジスタＱ１Ｒはオフ状態に保たれる。そのため、ノードＮＳは電位ＶＳＥＴを保持し続ける。
【００４８】
続いて、リード信号ＲＴが一定期間だけ電圧ＶＰＥＲＩに駆動される。この期間のノードＮＳの電位は、ＮＭＯＳトランジスタＱ２の閾値電圧Ｖｔ２よりも高くなっているため、ＮＭＯＳトランジスタＱ２がオンする。その結果、グローバルビット線ＧＢＬに充電された電荷がＮＭＯＳトランジスタＱ５、Ｑ２を経由して引き抜かれ、グローバルビット線ＧＢＬの電位がグランド電位ＶＳＳに低下する。その結果、グローバルセンスアンプＧＳＡでは、図５のノードＮＤＢの電位がグランド電位ＶＳＳとなり、それがクロスカップルアンプ４０で反転され、ノードＮＤの電位がアレイ電圧ＶＡＲＹになる。その後、ラッチ信号ＬＴＣがグランド電位ＶＳＳとなり、メモリセルＭＣから読み出された情報がグローバルセンスアンプＧＳＡに保持される。
【００４９】
その後、リストア信号ＲＥＳ及びライト信号ＷＴＲがともに電圧ＶＰＰになり、ノードＮＤとグローバルビット線ＧＢＬが接続され、さらにグローバルビット線ＧＢＬとローカルビット線ＬＢＬが接続され、メモリセルＭＣにハイ情報が再書き込みされる．
【００５０】
一方、ＡＣＴコマンドの入力後にＲＥＡＤコマンドが入力されると、選択信号ＹＳが電圧ＶＰＥＲＩに活性化される。この時点でノードＮＤの電位がアレイ電圧ＶＡＲＹになっているので、ＩＯプルダウン回路４２のＭＯＳトランジスタがオンしてローカルＩＯ線ＲＬＩＯＢの電荷を引き抜く。これにより、グローバルセンスアンプＧＳＡからハイ情報が出力される。
【００５１】
その後、ＰＲＥコマンドの入力に応答してプリチャージ動作に移行し、ワード線ＷＬが電圧ＶＫＫに戻り、プリチャージ信号ＰＣＲ、ＳＴ、ＧＢＬ選択信号ＳＨＬ、ラッチ信号ＬＴＣがそれぞれ電圧ＶＰＰになり、プリチャージ信号ＰＣＧＢ、転送制御信号ＣＴＲ、ライト信号ＷＴＲ、リストア信号ＲＥＳがそれぞれグランド電位ＶＳＳになる。その結果、ローカルビット線ＬＢＬがグランド電位ＶＳＳに、グローバルビット線ＧＢＬがアレイ電圧ＶＡＲＹに、ノードＮＳが電位ＶＳＥＴにそれぞれプリチャージされてスタンバイ状態に戻り、図１０の読み出し動作が完了する。
【００５２】
次に図１１は、図９のローカルセンスアンプＬＳＡに関し、メモリセルＭＣに記憶されているロー情報を読み出す場合の動作波形を示している。スタンバイ状態からワード線ＷＬが電圧ＶＰＰに駆動されるまでの動作波形については、図１０の場合と同様である。一方、ワード線ＷＬが電圧ＶＰＰに駆動されると、メモリセルＭＣからロー情報が読み出されるが、このときのローカルビット線ＬＢＬの電位はグランド電位ＶＳＳに保たれる。
【００５３】
続いて、転送制御信号ＣＴＲが電圧ＶＣＴに駆動されると、図１０とは異なり、ローカルビット線ＬＢＬの電位が（１）式の電位Ｖｘ１よりも低い電位となるから、ＮＭＯＳトランジスタＱ１Ｒがオンする。すなわち、ＮＭＯＳトランジスタＱ１ＲによりノードＮＳとローカルビット線ＬＢＬの間が接続状態となる。ノードＮＳの容量はローカルビット線ＬＢＬの容量とキャパシタＣｓの容量の合計に比べて非常に小さいので、ノードＮＳの電位がグランド電位ＶＳＳの付近まで低下するとともに、ローカルビット線ＬＢＬはノードＮＳからの電荷が流入するのでグランド電位ＶＳＳから少し浮いた電位まで上昇する。
【００５４】
続いて、リード信号ＲＴが一定期間だけ電圧ＶＰＥＲＩに駆動される際、図１０とは逆に、ノードＮＳの電位がＮＭＯＳトランジスタＱ２の閾値電圧Ｖｔ２よりも低くなっているため、ＮＭＯＳトランジスタＱ２はオフ状態を保つ。よって、グローバルビット線ＧＢＬに充電された電荷は引き抜かれない。そのため、グローバルビット線ＧＢＬがアレイ電圧ＶＡＲＹを保ち続けるので、グローバルセンスアンプＧＳＡ内のノードＮＤＢ、ＮＤは、それぞれアレイ電圧ＶＡＲＹ、グランド電位ＶＳＳに保たれる。その後、ラッチ信号ＬＴＣがグランド電位ＶＳＳとなり、メモリセルＭＣから読み出された情報がグローバルセンスアンプＧＳＡに保持される。次いで、図１０と同様の制御により、メモリセルＭＣへのロー情報の再書き込みが行われる。
【００５５】
続いて、入力されたＲＥＡＤコマンドに応答して図１０と同様の制御が行われると、ノードＮＤがグランド電位ＶＳＳになっているので、ＩＯプルダウン回路４２のＭＯＳトランジスタがオフ状態であり、ローカルＩＯ線ＲＬＩＯＢの電荷は引き抜かれない。よって、グローバルセンスアンプＧＳＡからロー情報が出力されることになる。これ以降のプリチャージ動作については、図１０と同様に行われる。
【００５６】
次に図１２は、図９のローカルセンスアンプＬＳＡに関し、メモリセルＭＣに記憶されているハイ情報をリフレッシュする場合の動作波形を示している。スタンバイ状態の動作波形については、図１０の場合と同様である。一方、ＲＥＦコマンドが入力されると、プリチャージ信号ＰＣＲ、ＳＴがともに非活性のグランド電位ＶＳＳになり、ローカルビット線ＬＢＬはグランド電位ＶＳＳに、ノードＮＳは電位ＶＳＥＴにそれぞれプリチャージされた状態でフローティングとなる。また、プリチャージ信号ＰＣＧＢはグランド電位ＶＳＳに活性化されたままであるため、グローバルビット線ＧＢＬはアレイ電圧ＶＡＲＹにプリチャージされた状態に保たれる。次いで、ワード線ＷＬが電圧ＶＫＫから電圧ＶＰＰに駆動され、メモリセルＭＣからハイ情報が読み出され、ローカルビット線ＬＢＬはグランド電位ＶＳＳから所定の電位まで上昇する。
【００５７】
続いて、転送制御信号ＣＴＲが一定期間だけ電圧ＶＣＴに駆動される。ローカルビット線ＬＢＬの電位は、式（１）の電位Ｖｘ１より高い電位になるから、ＮＭＯＳトランジスタＱ１Ｒはオフ状態に保たれる。そのため、ノードＮＳは電位ＶＳＥＴを保持し続ける。転送制御信号ＣＴＲがグランド電位ＶＳＳに戻った後、プリチャージ信号ＰＣＲが一定期間だけ電圧ＶＰＰに駆動される。これにより、ローカルビット線ＬＢＬはＮＭＯＳトランジスタＱ４Ｒによりグランド電位ＶＳＳにプリチャージされる。ここで、ワード線ＷＬに接続されているメモリセルＭＣには、ロー情報が書き込まれることになる。このとき、グランド電位ＶＳＳにある転送制御信号ＣＴＲに応じてＭＯＳトランジスタＱ１Ｒがオフ状態にあるから、ノードＮＳは電位ＶＳＥＴを保った状態でフローティングとなっている。
【００５８】
続いて、プリチャージ信号ＰＣＲが非活性のグランド電位ＶＳＳに戻った後、リフレッシュ信号ＲＦＲが電圧ＶＰＰに活性化される。このとき、ノードＮＳが保持している電位ＶＳＥＴは、ＮＭＯＳトランジスタＱ８Ｒの閾値電圧Ｖｔ８よりも高いため、ＮＭＯＳトランジスタＱ８Ｒがオンする。その結果、ＮＭＯＳトランジスタＱ８Ｒ、Ｑ７Ｒを介してローカルビット線ＬＢＬがアレイ電圧ＶＡＲＹに充電され、メモリセルＭＣにはハイ情報が再書き込みされる。このとき、ノードＮＳの電位が、電圧ＶＡＲＹ＋Ｖｔ８よりも高くなるような電位関係を設定することが望ましい。
【００５９】
その後、周辺回路領域ＰＥＲＩの制御回路に搭載された内部タイマー機能に基づき、プリチャージ動作が自動的に開始される。プリチャージ動作に際し、ワード線ＷＬが電圧ＶＫＫに戻され、プリチャージ信号ＰＣＲ、ＳＴがともに電圧ＶＰＰになり、リフレッシュ信号ＲＦＲがグランド電位ＶＳＳになる。その結果、ローカルビット線ＬＢＬがグランド電位ＶＳＳに、ノードＮＳが電位ＶＳＥＴにそれぞれプリチャージされてスタンバイ状態に戻り、図１２のリフレッシュ動作が完了する。
【００６０】
次に図１３は、図９のローカルセンスアンプＬＳＡに関し、メモリセルＭＣに記憶されているロー情報をリフレッシュする場合の動作波形を示している。スタンバイ状態からワード線ＷＬが電圧ＶＰＰに駆動されるまでの動作波形については、図１２の場合と同様である。一方、ワード線ＷＬが電圧ＶＰＰに駆動されると、メモリセルＭＣからロー情報が読み出されるが、このときのローカルビット線ＬＢＬの電位はグランド電位ＶＳＳに保たれる。
【００６１】
続いて、転送制御信号ＣＴＲが一定期間だけ電圧ＶＣＴに駆動されると、図１２とは異なり、ローカルビット線ＬＢＬの電位が式（１）の電位Ｖｘ１より低い電位となるから、ＮＭＯＳトランジスタＱ１Ｒがオンする。すなわち、ＮＭＯＳトランジスタＱ１ＲによりノードＮＳとローカルビット線ＬＢＬの間が接続状態となる。既に図１１を参照して説明したように、ノードＮＳの容量はローカルビット線ＬＢＬの容量とキャパシタＣｓの容量の合計に比べて非常に小さいので、ノードＮＳの電位がグランド電位ＶＳＳの付近まで低下するとともに、ローカルビット線ＬＢＬはグランド電位ＶＳＳから少し浮いた電位まで上昇する。
【００６２】
これ以降、プリチャージ信号ＰＣＲの駆動に伴う動作については、図１２と同様に行われ、ワード線ＷＬに接続されているメモリセルＭＣには、すべてロー情報が書き込まれることになる。その後、リフレッシュ信号ＲＦＲが電圧ＶＰＰに活性化されたとき、図１２とは逆に、ノードＮＳの電位はＮＭＯＳトランジスタＱ８Ｒの閾値電圧Ｖｔ８よりも低いため、ＮＭＯＳトランジスタＱ８Ｒがオフ状態になる。その結果、ローカルビット線ＬＢＬはグランド電位ＶＳＳを保ち続け、メモリセルＭＣにはロー情報が再書き込みされた状態を保持する。このとき、ローカルビット線ＬＢＬとノードＮＳはともにフローティング状態となっている。その後のプリチャージ動作については図１２で説明した通りである。
【００６３】
以上のように、第１実施形態において、メモリセルＭＣへの再書き込みを伴うリフレッシュ動作時にはグローバルビット線ＧＢＬ及びグローバルセンスアンプＧＳＡを用いることなく、ローカルビット線ＬＢＬ及びローカルセンスアンプＬＳＡのみで動作が完結する。また、図９のローカルセンスアンプＬＳＡの構成によれば、メモリセルＭＣのハイ情報はＮＭＯＳトランジスタＱ８を介してリフレッシュする一方、メモリセルＭＣのロー情報はＮＭＯＳトランジスタＱ４のプリチャージ動作を利用してリフレッシュする。よって、グローバルビット線ＧＢＬ及びグローバルセンスアンプＧＳＡがスタンバイ状態を保つ状態でリフレッシュ動作を行うことができ、グローバルビット線ＧＢＬの充放電電流とグローバルセンスアンプＧＳＡの制御に必要な動作電流が流れなくなるため、リフレッシュ動作時の消費電流を低減することができる。なお、ローカルセンスアンプＬＳＡはＮＭＯＳトランジスタのみで構成されているため、ウェル分離が不要となり、チップＣＨＩＰの面積増加を抑制する効果も得られる。
【００６４】
［第２実施形態］
以下、本発明を適用した半導体装置の第２実施形態について説明する。第１実施形態で説明した図２〜図７については、第２実施形態においても共通であるため、説明を省略する。図１４は、第２実施形態の構成のうち、１つのローカルセンスアンプＬＳＡ及び１つのメモリセルＭＣの回路部分を示す図である。図１４の多くの部分は第１実施形態の図９と共通であるが、図１４では、ローカルセンスアンプＬＳＡにロー情報のリフレッシュ回路を追加した点が変更されている。なお、図１４のうち図９と共通の部分については説明を省略する。
【００６５】
図１４のローカルセンスアンプＬＳＡにおいて、追加されたロー情報のリフレッシュ回路は、２個のＮＭＯＳトランジスタＱ９、Ｑ１０を含む部分である。ＮＭＯＳトランジスタＱ９は、ゲートにロー情報のリフレッシュ信号ＲＦＰＤが印加され、ノードＮＳＬとアレイ電圧ＶＡＲＹとの間の電気的接続を制御する。このノードＮＳＬは、直列接続されたトランジスタＱ２、Ｑ５の間のノードである。ＮＭＯＳトランジスタＱ１０は、ゲートがノードＮＳＬに接続され、ノードＮＳとグランド電位ＶＳＳとの間の電気的接続を制御する。
【００６６】
次に、第２実施形態のリフレッシュ動作について、図１５及び図１６を参照して説明する。第２実施形態の読み出し動作については、第１実施形態の図１０及び図１１に示した読み出し動作と同じであるため、その説明を省略する。図１５は、図１４のローカルセンスアンプＬＳＡに関し、メモリセルＭＣに記憶されているハイ情報をリフレッシュする場合の動作波形を示している。図１５において、転送制御信号ＣＴＲが電圧ＶＣＴに駆動されるまでの動作波形については、第１実施形態の場合（図１２）と同様である。なお、リフレッシュ信号ＲＦＰＤは、この時点までグランド電位ＶＳＳを保持している。
【００６７】
転送制御信号ＣＴＲが電圧ＶＣＴになった後、リフレッシュ信号ＲＦＰＤが一定期間だけ電圧ＶＰＥＲＩに活性化され、図１４のＮＭＯＳトランジスタＱ９がオンする。このとき、ＮＭＯＳトランジスタＱ２もオン状態になっている。ノードＮＳが保持している電位ＶＳＥＴは電圧ＶＰＥＲＩより高い電圧であるため、ＮＭＯＳトランジスタＱ２には大きいドレイン電流が流れることから、ＮＭＯＳトランジスタＱ２のドレインであるノードＮＳＬはグランド電位ＶＳＳを保持する。そのため、ゲートがノードＮＳＬに接続されるＮＭＯＳトランジスタＱ１０はオフ状態のままであり、ローカルビット線ＬＢＬはメモリセルＭＣのハイ情報に対応する所定の電位を保持した状態にある。ただし、リフレッシュ信号ＲＦＰＤを電圧ＶＰＥＲＩに活性化する期間内は貫通電流が流れる。
【００６８】
リフレッシュ信号ＲＦＰＤがグランド電位ＶＳＳに戻った後、リフレッシュ信号ＲＦＲが電圧ＶＰＰに活性化される。このとき、ノードＮＳが保持している電位ＶＳＥＴにより、図１２で説明した通りの動作が行われ、メモリセルＭＣにはハイ情報が再書き込みされる。それ以降、図１２と同様のプリチャージ動作が行われ、図１５のリフレッシュ動作が完了する。
【００６９】
次に図１６は、図１４のローカルセンスアンプＬＳＡに関し、メモリセルＭＣに記憶されているロー情報をリフレッシュする場合の動作波形を示している。図１６において、転送制御信号ＣＴＲが電圧ＶＣＴになり、ノードＮＳの電位がグランド電位ＶＳＳの付近まで低下するまでの動作波形については、第１実施形態の場合（図１３）と同様である。なお、リフレッシュ信号ＲＦＰＤは、この時点までグランド電位ＶＳＳを保持している。
【００７０】
続いて、リフレッシュ信号ＲＦＰＤが一定期間だけ電圧ＶＰＥＲＩに活性化され、図１４のＮＭＯＳトランジスタＱ９がオンする。このとき、ＮＭＯＳトランジスタＱ２はオフ状態にあるため、グランド電位ＶＳＳを保っていたノードＮＳＬの電位は、電圧ＶＰＥＲＩよりもトランジスタＱ９の閾値電圧Ｖｔ９だけ低い電位まで上昇する。その結果、ゲートがノードＮＳＬに接続されるＮＭＯＳトランジスタＱ１０がオンし、ノードＮＳ及びローカルビット線ＬＢＬの各電位がともにグランド電位ＶＳＳまで低下し、メモリセルＭＣにはロー情報が再書き込みされる。それ以降、図１５と同様のプリチャージ動作が行われてスタンバイ状態に戻り、図１６のリフレッシュ動作が完了する。
【００７１】
以上のように、第２実施形態においては、メモリセルＭＣのロー情報を再書き込みする際、ローカルビット線ＬＢＬをグランド電位ＶＳＳに固定した状態を保つことができる。すなわち、第１実施形態では、グランド電位ＶＳＳを保持するローカルビット線ＬＢＬがフローティング状態となるのに対し、第２実施形態では、ローカルビット線ＬＢＬのフローティング状態を回避しつつ、ロー情報を再書き込みすることができる。そのため、第２実施形態の構成を採用すれば、電源ノイズやその他のノイズの影響によりローカルビット線ＬＢＬの電位が浮く事態を防止し、ロー情報を確実にリフレッシュすることができる。
【００７２】
［第３実施形態］
以下、本発明を適用した半導体装置の第３実施形態について説明する。第１実施形態で説明した図２〜図７については、第３実施形態においても共通であるため、説明を省略する。図１７は、第３実施形態の構成のうち、１つのローカルセンスアンプＬＳＡ及び１つのメモリセルＭＣの回路部分を示す図である。図１７の多くの部分は第１実施形態の図９と共通であるが、図１７では、ローカルセンスアンプＬＳＡの４個のＮＭＯＳトランジスタＱ７Ｒ、Ｑ８Ｒ、Ｑ７Ｌ、Ｑ８Ｌからなる回路部分を、３個のＮＭＯＳトランジスタＱ１１、Ｑ１２、Ｑ１３で置き換えた点が変更されている。なお、図１７のうち図９と共通の部分については説明を省略する。
【００７３】
図１７のローカルセンスアンプＬＳＡの上記ＮＭＯＳトランジスタＱ１１、Ｑ１２、Ｑ１３はハイ情報のリフレッシュ回路として機能し、左右のローカルビット線ＬＢＬに対して共通に設けられている。ＮＭＯＳトランジスタＱ１１は、リフレッシュセット信号ＲＦＳＴに応じて、ノードＮＳとノードＮＦ（ＮＭＯＳトランジスタＱ１３のゲート）との間の電気的接続を制御する。ＮＭＯＳトランジスタＱ１２は、リフレッシュ信号ＲＦに応じて、ノードＮＳとＮＭＯＳトランジスタＱ１３のドレインとの間の電気的接続を制御する。ＮＭＯＳトランジスタＱ１３は、ゲートがノードＮＦ（ＮＭＯＳトランジスタＱ１１のドレイン）に接続され、ソースがアレイ電圧ＶＡＲＹに接続され、ＮＭＯＳトランジスタＱ１２がオンのときにノードＮＦの電位に応じたドレイン電流が流れる。
【００７４】
図１７に示すように、リフレッシュ回路に必要なＮＭＯＳトランジスタの個数は、第１実施形態は４個であるのに対し、第３実施形態では３個で足りるため、その分だけ面積を低減することができる。また、図１７のリフレッシュ回路は、ローカルビット線ＬＢＬには直接接続されず、ノードＮＳに接続される構成であるため、ローカルビット線ＬＢＬの寄生容量が小さくなって読み出し動作時の信号量が増加し、これによりローカルセンスアンプＬＳＡの動作マージンを向上させることができる。
【００７５】
次に、第３実施形態のリフレッシュ動作について、図１８及び図１９を参照して説明する。第３実施形態の読み出し動作については、第１実施形態の図１０及び図１１に示した読み出し動作と同じであるため、その説明を省略する。なお、第３実施形態のリフレッシュセット信号ＲＦＳＴは、概ね第１実施形態のプリチャージ信号ＰＣＲと同様に制御される。図１８は、図１７のローカルセンスアンプＬＳＡに関し、メモリセルＭＣに記憶されているハイ情報をリフレッシュする場合の動作波形を示している。図１８において、転送制御信号ＣＴＲが電圧ＶＣＴに駆動されるまでの動作波形については、第１実施形態の場合（図１２）と同様である。なお、リフレッシュセット信号ＲＦＳＴは、この時点まで電圧ＶＰＰを保持しているので、ノードＮＦもノードＮＳと同様に電位ＶＳＥＴを保っている。
【００７６】
続いて、リフレッシュセット信号ＲＦＳＴがグランド電位ＶＳＳになると、ＮＭＯＳトランジスタＱ１１がオフするので、ノードＮＳとノードＮＦが切り離される。次いで、プリチャージ信号ＰＣＲが一定期間だけ電圧ＶＰＰに活性化され、ローカルビット線ＬＢＬ及びノードＮＳはともにグランド電位ＶＳＳにプリチャージされる。その結果、メモリセルＭＣに一旦ロー情報が書き込まれる。なお、ノードＮＦは、電位ＶＳＥＴを保ち続ける。
【００７７】
プリチャージ信号ＰＣＲがグランド電位ＶＳＳに戻った後、リフレッシュ信号ＲＦ及び転送制御信号ＣＴＲがともに電圧ＶＰＰになるとＮＭＯＳトランジスタＱ１２がオンし、このときノードＮＦの電位がＶＳＥＴを保っているためＮＭＯＳトランジスタＱ１３はオン、またＮＭＯＳトランジスタＱ１１Ｒもオンするため、ノードＮＳ及びローカルビット線ＬＢＬを介してメモリセルＭＣにはハイ情報が再書き込みされる。それ以降、図１２と同様のプリチャージ動作が行われ、図１８のリフレッシュ動作が完了する。なお、リフレッシュセット信号ＲＦＳＴは、この時点で電圧ＶＰＰに戻る。
【００７８】
次に図１９は、図１７のローカルセンスアンプＬＳＡに関し、メモリセルＭＣに記憶されているロー情報をリフレッシュする場合の動作波形を示している。図１９において、転送制御信号ＣＴＲが電圧ＶＣＴになり、ノードＮＳの電位がグランド電位ＶＳＳの付近まで低下するまでの動作波形については、第１実施形態の場合（図１３）と同様である。なお、リフレッシュセット信号ＲＦＳＴは、この時点まで電圧ＶＰＰを保持しているので、ノードＮＦの電位もグランド電位ＶＳＳの付近まで低下する。
【００７９】
続いて、リフレッシュセット信号ＲＦＳＴがグランド電位ＶＳＳになると、ＮＭＯＳトランジスタＱ１１がオフするので、ノードＮＳとノードＮＦが切り離される。次いで、プリチャージ信号ＰＣＲが一定期間だけ電圧ＶＰＰに活性化され、ローカルビット線ＬＢＬ及びノードＮＳはともにグランド電位ＶＳＳにプリチャージされる。プリチャージ信号ＰＣＲがグランド電位ＶＳＳに戻った後、リフレッシュ信号ＲＦ及び転送制御信号ＣＴＲがともに電圧ＶＰＰになるとＮＭＯＳトランジスタＱ１２及びＮＭＯＳトランジスタＱ１１Ｒがオンするが、ノードＮＦの電位がグランド電位ＶＳＳの付近の低い電位を保ち続けＮＭＯＳトランジスタＱ１３がオフするため、ローカルビット線ＬＢＬ及びノードＮＳはともにグランド電位ＶＳＳを保持する。その結果、メモリセルＭＣにロー情報が書き込まれる。それ以降、図１３と同様のプリチャージ動作が行われ、図１９のリフレッシュ動作が完了する。なお、リフレッシュセット信号ＲＦＳＴは、この時点で電圧ＶＰＰに戻る。
【００８０】
［第４実施形態］
以下、本発明を適用した半導体装置の第４実施形態について説明する。第４実施形態は、第３実施形態の構成及び動作を若干変更したものである。よって、第４実施形態において、第３実施形態と共通する点は説明を省略し、主に異なる点を説明する。図２０は、第４実施形態の構成のうち、１つのローカルセンスアンプＬＳＡ及び１つのメモリセルＭＣの回路部分を示す図である。図２０においては、第３実施形態の図１７のＮＭＯＳトランジスタＱ１３に対応するＮＭＯＳトランジスタＱ１３ａの接続関係が変更されている。すなわち、ＮＭＯＳトランジスタＱ１３ａのソースが、アレイ電圧ＶＡＲＹではなく、コモンソース線ＣＳＲに接続されている。このコモンソース線ＣＳＲの電圧値は、グランド電位ＶＳＳとアレイ電圧ＶＡＲＹとに制御することができる。
【００８１】
次に、第４実施形態のリフレッシュ動作について、図２１及び図２２を参照して説明する。第４実施形態の読み出し動作については、第１実施形態の図１０及び図１１に示した読み出し動作と同じであるため、その説明を省略する。なお、第４実施形態のリフレッシュセット信号ＲＦＳＴは、概ね第１実施形態のプリチャージ信号ＰＣＲと同様に制御され、第４実施形態のコモンソース線ＣＳＲは、概ね第１実施形態のリフレッシュ信号ＲＦＲと同様に制御される。図２１は、図２０のローカルセンスアンプＬＳＡに関し、メモリセルＭＣに記憶されているハイ情報をリフレッシュする場合の動作波形を示している。図２１において、ワード線ＷＬの駆動後、プリチャージ信号ＰＣＲが一定期間だけ電圧ＶＰＰになってグランド電位ＶＳＳに戻るまでの動作波形については、第３実施形態の場合（図１８）と同様である。
【００８２】
その後、リフレッシュ信号ＲＦ及び転送制御信号ＣＴＲがともに電圧ＶＰＰになると、コモンソース線ＣＳＲがグランド電位ＶＳＳからアレイ電圧ＶＡＲＹに制御される。ノードＮＦの配線が短いことから、その容量は非常に小さいと想定でき、ＮＭＯＳトランジスタＱ１３ａのゲートのオン容量が支配的となっている。そのため、コモンソース線ＣＳＲがアレイ電圧ＶＡＲＹに変化したとき、カップリングによってノードＮＦの電位は、ＶＳＥＴ＋αまで上昇する。このαは、ノードＮＦの総容量に対してＮＭＯＳトランジスタＱ１３ａのゲートのオン容量の占める割合（対チャネル間容量がどのくらいの割合を占めるか）によって異なる。例えば、アレイ電圧ＶＡＲＹが１．０Ｖで、ノードＮＦの総容量に対してＮＭＯＳトランジスタＱ１３ａのゲートのオン容量の占める割合が８０％である場合、α＝０．８Ｖとなる（ノードＮＦの電位が０．８Ｖ上昇する）。
【００８３】
ノードＮＦの電位がＶＳＥＴ＋αまで上昇すると、ＮＭＯＳトランジスタＱ１３ａに非常に大きなドレイン電流が流れるので、ノードＮＳ及びローカルビット線ＬＢＬを介してメモリセルＭＣにはハイ情報が再書き込みされる。それ以降、図１２と同様のプリチャージ動作が行われ、図２１のリフレッシュ動作が完了する。なお、コモンソース線ＣＳＲの電位はグランド電位ＶＳＳに戻る。
【００８４】
次に図２２は、図２０のローカルセンスアンプＬＳＡに関し、メモリセルＭＣに記憶されているロー情報をリフレッシュする場合の動作波形を示している。図２２において、ワード線ＷＬの駆動後、プリチャージ信号ＰＣＲが一定期間だけ電圧ＶＰＰになってグランド電位ＶＳＳに戻るまでの動作波形については、第３実施形態の場合（図１９）と同様である。
【００８５】
その後、リフレッシュ信号ＲＦ及び転送制御信号ＣＴＲがともに電圧ＶＰＰになると、コモンソース線ＣＳＲがグランド電位ＶＳＳからアレイ電圧ＶＡＲＹに制御される。このとき、ＮＭＯＳトランジスタＱ１３ａがオフしているため、上述した対チャネル間容量が見えない状態にある。そのため、コモンソース線ＣＳＲの電位がアレイ電圧ＶＡＲＹまで上昇したとしても、カップリングによってノードＮＦの電位が大きく上昇することはなく、ＮＭＯＳトランジスタＱ１３ａのゲートオーバーラップ容量に起因してノードＮＦの電位が若干上昇するに過ぎない。その結果、低い電位のノードＮＦがゲートに印加されるＮＭＯＳトランジスタＱ１３ａはオフ状態に保たれ、ローカルビット線ＬＢＬはグランド電位ＶＳＳを保持し続けるので、メモリセルＭＣにはロー情報が再書き込みされることになる。それ以降、図１３と同様のプリチャージ動作が行われ、図２２のリフレッシュ動作が完了する。なお、コモンソース線ＣＳＲの電位はグランド電位ＶＳＳに戻る。
【００８６】
以上のように、第４実施形態においては、コモンソース線ＣＳＲをアレイ電圧ＶＡＲＹに制御することで、ハイ情報のリフレッシュ時にノードＮＦの電位をカップリングによって上昇させ、ＮＭＯＳトランジスタＱ１３ａのゲート・ソース間電圧Ｖｇｓを大きくすることができる。そのため、リフレッシュ動作に必要な期間（ｔＲＡＳ）内においては、フローティング状態を保った状態のノードＮＦが、電圧ＶＳＥＴより若干大きい電位まで上昇することになり、リークなどによりノードＮＦの電位が多少低下したとしても、メモリセルＭＣにハイ情報を書き込むことができる。これにより、リフレッシュ動作時のローカルセンスアンプＬＳＡの動作マージンを向上させることができる。
【００８７】
［第５実施形態］
以下、本発明を適用した半導体装置の第５実施形態について説明する。第５実施形態は、第１〜第４実施形態の半導体装置とはメモリセルアレイの階層化が異なる半導体装置に対して適用される。第１実施形態で説明した図２及び図３については、第５実施形態においても共通であるため説明を省略する。図２３は、第５実施形態のメモリセルアレイ１０の構成を示している。第５実施形態のメモリセルアレイ１０は、単位領域である複数のマットＭＡＴに分割されている。図２３の例では、ｎ個のマットＭＡＴ０〜ＭＡＴｎ−１がビット線延伸方向に並んで配置されている。
【００８８】
各々のマットＭＡＴは、複数のローカルビット線ＬＢＬと複数のワード線ＷＬとの交点に配置された複数のメモリセルＭＣを備えている。また、４本のローカルビット線ＬＢＬに対応して１本のグローバルビット線ＧＢＬが配置されている。各々のローカルビット線ＬＢＬは、その一端がローカルセンスアンプＬＳＡに接続されている。ローカルセンスアンプＬＳＡは、マットＭＡＴの両端で千鳥状に配置されている。また、４本のローカルビット線ＬＢＬと１本のグローバルビット線ＧＢＬとの間には、４個のＮＭＯＳトランジスタからなる接続回路６０が配置されている。接続回路６０は、４本の接続制御信号ＳＷ０〜ＳＷ３に応じて、４本のうちの１本のローカルビット線ＬＢＬを選択的にグローバルビット線ＧＢＬに接続する。
【００８９】
グローバルビット線ＧＢＬは、複数のマットＭＡＴに跨って配線されており、その一端がグローバルセンスアンプＧＳＡに接続されている。よって、グローバルビット線ＧＢＬは、ｎ個のマットに共有されるので、ｎ個のマットＭＡＴにおけるｎ本のローカルビット線ＬＢＬのうちの選択された１本のローカルビット線ＬＢＬと選択的に接続される。このとき、選択されたワード線ＷＬ上のメモリセルＭＣの情報はローカルビット線ＬＢＬに読み出され、接続回路６０を経由してグローバルビット線ＧＢＬに伝送された信号がグローバルセンスアンプＧＳＡで増幅・ラッチされた後、メモリセルＭＣに再書き込みされる。グローバルビット線ＧＢＬに接続されないローカルビット線ＬＢＬについては、ローカルセンスアンプＬＳＡ内の再書き込み回路（リストア回路）によってローカルビット線ＬＢＬが駆動され再書き込みが行われる。
【００９０】
なお、図２３には１本のグローバルビット線ＧＢＬのみを示しているが、メモリセルアレイ１０内には、複数のグローバルビット線ＧＢＬが配置されるとともに、同数のグローバルセンスアンプＧＳＡが配置されている。そして、選択信号ＹＳによって選択された１本のグローバルセンスアンプＧＳＡがデータ入出力線Ｉ／Ｏと選択的に接続され、外部回路（不図示）との間でデータ入出力線Ｉ／Ｏを介してデータの入出力が行われる。
【００９１】
図２４は、図２３の構成のうち１つのマットＭＡＴの部分的な構成を拡大して示している。図２４においては、１本のワード線ＷＬ、４個のメモリセルＭＣ（ＭＣ０〜ＭＣ３）、４本のローカルビット線ＬＢＬ（ＬＢＬ０〜ＬＢＬ３）、これに対応する４個のローカルセンスアンプＬＳＡ（ＬＳＡ０〜ＬＳＡ３）と、１本のグローバルビット線ＧＢＬ及び１個のグローバルセンスアンプＧＳＡを含む範囲が示される。ワード線ＷＬとローカルビット線ＬＢＬの交点にはメモリセルＭＣが配置される。メモリセルＭＣの構成については、第１実施形態の図９と同様である。接続回路６０のＮＭＯＳトランジスタＱ２０は、接続制御信号ＳＷ０に応じて、ローカルビット線ＬＢＬとグローバルビット線ＧＢＬとの間の電気的接続を制御する。同様に、接続回路６０のＮＭＯＳトランジスタＱ２１、Ｑ２２、Ｑ２３は、この順に、接続制御信号ＳＷ１、ＳＷ２、ＳＷ３に応じてローカルビット線ＬＢＬ１、ＬＢＬ２、ＬＢＬ３とグローバルビット線ＧＢＬとの間の電気的接続をそれぞれ制御する。
【００９２】
ローカルセンスアンプＬＳＡは、３個のＮＭＯＳトランジスタＱ３０、Ｑ３１、Ｑ３２と再書き込みアンプＲＡ（ＲＡ０〜ＲＡ３）とを備えて構成されている。ＮＭＯＳトランジスタＱ３０（本発明の第１のプリチャージ回路）は、プリチャージ信号ＰＣに応じて、ローカルビット線ＬＢＬをグランド電位ＶＳＳにプリチャージする。ＮＭＯＳトランジスタＱ３１（本発明の第２のスイッチ）は、再書き込み制御信号ＲＳに応じて、ローカルビット線ＬＢＬとＮＭＯＳトランジスタＱ３２（本発明の第２のトランジスタ）のドレインとの間の電気的接続を制御する。ＮＭＯＳトランジスタＱ３２は、ゲートがノードＮ１０（本発明の第１のノード）に接続され、ソースが電源電圧ＶＤＤ（本発明の第２の電位）に接続され、ＮＭＯＳトランジスタＱ３１がオンのとき、ＮＭＯＳトランジスタＱ３２にはノードＮ１０の電位に応じたドレイン電流が流れる。なお、４本のローカルビット線ＬＢＬ０〜ＬＢＬ３に対応する４つのローカルセンスアンプＬＳＡ０〜ＬＳＡ３は、いずれも同様の回路構成を有している。
【００９３】
図２５は、図２４の再書き込みアンプＲＡの回路構成例を示している。図２５に示すように、再書き込みアンプＲＡは、２個のＮＭＯＳトランジスタＱ４０、Ｑ４１を備えて構成されている。電荷転送ゲートとして機能するＮＭＯＳトランジスタＱ４０は、ゲートに印加される転送制御信号ＣＴに応じて、ローカルビット線ＬＢＬとノードＮ１０との間の電荷転送を制御する。このノードＮ１０は、上述したようにＮＭＯＳトランジスタＱ３２（図２４）のゲートに接続される。初期電位設定用のＮＭＯＳトランジスタＱ４１（本発明の第２のプリチャージ回路）は、ゲートに印加された初期設定信号ＳＴ（本発明の第２のプリチャージ信号）に応じて、ノードＮ１０を電圧ＶＮＨ（本発明の第３の電位）にプリチャージする。プリチャージ動作時は、ＮＭＯＳトランジスタＱ４０がオフに制御され、ローカルビット線ＬＢＬがグランド電位ＶＳＳに、ノードＮ１０が電圧ＶＮＨにそれぞれプリチャージされる。アクティブ状態では、ワード線ＷＬの駆動に先立って、ＮＭＯＳトランジスタＱ３０（図２４）がオフしてローカルビット線ＬＢＬはグランド電位ＶＳＳのままフローティングになり、ＮＭＯＳトランジスタＱ４１がオフしてノードＮ１０は電圧ＶＮＨのままフローティングになる。
【００９４】
図２５に示すように、ローカルビット線ＬＢＬには寄生容量Ｃｂが存在するとともに、ノードＮ１０には寄生容量Ｃｎが存在する。ここで、ＮＭＯＳトランジスタＱ４０がオフ状態のときにワード線ＷＬがハイに駆動されると、ローカルビット線ＬＢＬには電位Ｖｂが現れる。このときの電位Ｖｂは、メモリセルＭＣにおけるキャパシタＣｓと選択ＮＭＯＳトランジスタＱ０との中間ノードの電位Ｖｓ（メモリセルＭＣへの書き込み電圧に相当する）に対し、寄生容量ＣｂとキャパシタＣｓ（容量Ｃｓ）のチャージシェアにより定まり、次の（２）式で表される。
Ｖｂ＝（Ｃｓ／（Ｃｓ＋Ｃｂ））Ｖｓ （２）
【００９５】
また、ＮＭＯＳトランジスタＱ４０の電荷転送動作時における転送制御信号ＣＴの電圧値Ｖｇ４０と、ＮＭＯＳトランジスタＱ４０の閾値電圧Ｖｔ４０とを用いて、ＮＭＯＳトランジスタＱ４０の電荷転送動作に関し、（１）式と同様の観点から、電位Ｖｘ２を次の（３）式で定義しておく。
Ｖｘ２＝Ｖｇ４０−Ｖｔ４０ （３）
【００９６】
さらに、ローカルビット線ＬＢＬとノードＮ１０の間で電荷転送が行われた後のローカルビット線ＬＢＬとノードＮ１０の電圧Ｖｃは、次の（４）式で表すことができる。
Ｖｃ＝（ＣｓＶｓ＋Ｃｂ・ＶＳＳ＋Ｃｎ・ＶＮＨ）／（Ｃｓ＋Ｃｂ＋Ｃｎ） （４）
（ただし、ＶＳＳ＝０Ｖ）
【００９７】
図２６は、図２４及び図２５の構成において、メモリセルＭＣに記憶されているハイ情報を読み出して再書き込みを行う場合の動作波形を示している。図２６の動作波形において、プリチャージ解除期間Ｔ１の前の初期時点では、プリチャージ信号ＰＣ及び初期設定信号ＳＴがともにハイに制御され（ＰＣ＝ＶＤＤ、ＳＴ＝ＶＰＰ）、ローカルビット線ＬＢＬがグランド電位ＶＳＳに、ノードＮ１０は電圧ＶＮＨにそれぞれプリチャージされている。次いで、プリチャージ解除期間Ｔ１には、プリチャージ信号ＰＣ及び初期設定信号ＳＴがともにローに制御され（ＰＣ＝ＳＴ＝ＶＳＳ）、ノードＮ１０及びグランド電位ＶＳＳはそれぞれ上記各電圧にプリチャージされた状態でフローティングとなる。
【００９８】
セル選択期間Ｔ２になると、ワード線ＷＬが負電位である電圧ＶＫＫから電圧ＶＰＰに駆動され、メモリセルＭＣのハイ情報がローカルビット線ＬＢＬに読み出される。このとき、メモリセルＭＣの電位Ｖｓが、例えば、Ｖｓ＝ＶＤＤである場合、ローカルビット線ＬＢＬの電位は、（２）式で示される電位Ｖｂまで上昇する。続いて、再書き込みアンプ動作期間Ｔ３には、転送制御信号ＣＴが一定期間だけ電圧値Ｖｇ４０に制御される。このとき（３）式の電位Ｖｘ２が電圧値Ｖｂよりも低い電位となるから、ＮＭＭＯＳトランジスタＱ４０はオフ状態のままであり、ノードＮ１０の電位は電圧ＶＮＨを保ち続ける。
【００９９】
再書き込み期間Ｔ４になると、プリチャージ信号ＰＣが一定期間だけハイになり（ＰＣ＝ＶＤＤ）、ローカルビット線ＬＢＬは電位Ｖｂからグランド電位ＶＳＳまで放電される。続いて、再書き込み制御信号ＲＳがハイになると（ＲＳ＝ＶＰＰ）、ＮＭＯＳトランジスタＱ３１がオンする。このとき、ノードＮ１０は電圧ＶＮＨに保持されているため、ＮＭＯＳトランジスタＱ３２がオンの状態にある。そのため、ローカルビット線ＬＢＬの電位は電源電圧ＶＤＤまで上昇し、メモリセルＭＣにハイ情報が再書き込みされる。その後、プリチャージ期間Ｔ５には、プリチャージ信号ＰＣ及び初期設定信号ＳＴがハイに制御され（ＰＣ＝ＶＤＤ、ＳＴ＝ＶＰＰ）、ローカルビット線ＬＢＬがグランド電位ＶＳＳに、ノードＮ１０が電圧ＶＮＨにそれぞれプリチャージされ、図２６の動作が完了する。
【０１００】
次に図２７は、図２４及び図２５の構成において、メモリセルＭＣに記憶されているロー情報を読み出して再書き込みを行う場合の動作波形を示している。図２７において、初期時点から、プリチャージ解除期間Ｔ１にかけての動作波形については、図２６と同様である。一方、セル選択期間Ｔ２にワード線ＷＬが電圧ＶＰＰに駆動されてメモリセルＭＣからロー情報がローカルビット線ＬＢＬに読み出されるとき、メモリセルＭＣの電位Ｖｓは、例えば、Ｖｓ＝ＶＳＳである場合、ローカルビット線ＬＢＬの電位は、（２）式に従ってグランド電位ＶＳＳを保持する。続いて、再書き込みアンプ動作期間Ｔ３には、転送制御信号ＣＴが一定期間だけ電圧値Ｖｇ４０に制御されてＮＭＯＳトランジスタＱ４０がオンし、ノードＮ１０からローカルビット線ＬＢＬに電荷が転送される。このとき、（３）式の電位Ｖｘ２が（４）式の電圧Ｖｃよりも高い電位となるから、ノードＮ１０とローカルビット線ＬＢＬとの間のチャージシェアが完了するまでトランジスタＱ４０がオンの状態に保たれる。その結果、ローカルビット線ＬＢＬの電位は電圧Ｖｃまで上昇し、ノードＮ１０の電位は電圧Ｖｃまで低下する。
【０１０１】
再書き込み期間Ｔ４になると、プリチャージ信号ＰＣが一定期間だけハイになり（ＰＣ＝ＶＤＤ）、ローカルビット線ＬＢＬは電圧Ｖｃからグランド電位ＶＳＳまで放電される。続いて、再書き込み制御信号ＲＳがハイになって（ＲＳ＝ＶＰＰ）ＮＭＯＳトランジスタＱ３１がオンしたとき、ノードＮ１０が電圧Ｖｃに保持されているため、ＮＭＯＳトランジスタＱ３２はオフ状態にある。そのため、ローカルビット線ＬＢＬの電位はグランド電位ＶＳＳのままフローティングとなり、メモリセルＭＣにロー情報が再書き込みされる。その後、プリチャージ期間Ｔ５においては、図２６と同様の制御によるプリチャージ動作が行われ、図２７の動作が完了する。
【０１０２】
なお、第５実施形態におけるローカルセンスアンプＬＳＡ及び接続回路６０を、第１実施形態のローカルセンスアンプＬＳＡ（図９）、第２実施形態のローカルセンスアンプＬＳＡ（図１４）、第３実施形態のローカルセンスアンプＬＳＡ（図１７）、又は第４実施形態のローカルセンスアンプＬＳＡ（図２０）で置き換えることも可能である。この場合、ローカルセンスアンプＬＳＡとグローバルビット線ＧＢＬを選択的に接続する各信号ＲＴ、ＷＴの配線を、第５実施形態における４本の接続制御信号ＳＷ０〜ＳＷ３のように４個のローカルセンスアンプＬＳＡに対応して４本に分ければよい。
【０１０３】
次に、第５実施形態の構成及び動作をＤＲＡＭのページアクセスモードに対して適用する場合について説明する。一般にＤＲＡＭにおけるページアクセスモードでは、ワード線ＷＬを選択状態にしてセンスアンプを活性化した状態（以下、「アクティブ期間」と呼ぶ）を長期間保持し、センスアンプに対して情報の連続的な読み出し動作又は連続的な書き込み動作を行うものである。第５実施形態を適用した半導体装置では、上記アクティブ期間中にグローバルビット線ＧＢＬに接続されていないローカルビット線ＬＢＬがローカルセンスアンプＬＳＡにより再書き込み状態を保持しているが、上述したようにロー情報を再書き込みする場合にはローカルビット線ＬＢＬがフローティングの状態でロー情報を保持している。そのため、ローカルビット線ＬＢＬにリーク電流が流れ込むと、ローカルビット線ＬＢＬの電位が浮き上がる（上昇する）ことになる。以下では、このようなローカルビット線ＬＢＬの電位の浮き上がりを防止するための対策について説明する。
【０１０４】
図２８は、ＮＭＯＳトランジスタ（例えば、図２４のＮＭＯＳトランジスタＱ２０、Ｑ３０、Ｑ３２）の電圧電流特性の一例として、ドレイン・ソース間の電圧ＶＤＳが１Ｖのときのゲート電圧（横軸）に対するドレイン電流（縦軸）の変化を示している。再書き込み時にローカルビット線ＬＢＬがフローティング状態でロー情報を保持している場合、ＮＭＯＳトランジスタＱ２０のゲートとＮＭＯＳトランジスタＱ３０のゲート及びソースは、いずれもグランド電位ＶＳＳになっている。また、ＮＭＯＳトランジスタＱ２０、Ｑ３２の各ドレインは、例えば電源電圧ＶＤＤになっている。また、ＮＭＯＳトランジスタＱ３２のゲートは電圧Ｖｃになっている。ここで、例えばＶＳＳ＝０Ｖ、ＶＤＤ＝０．８Ｖ、ＶＮＨ＝１．２Ｖ、Ｖｃ＝０．１Ｖとし、ローカルビット線ＬＢＬの電位を０Ｖとすると、電源電圧ＶＤＤからローカルビット線ＬＢＬに対して、ＮＭＯＳトランジスタＱ２０を介して約１×１０−１２Ａのリーク電流が流れ込むとともに、ＮＭＯＳトランジスタＱ３２及びオン状態のＮＭＯＳトランジスタＱ３１を介して約３×１０−１１Ａのリーク電流が流れ込む。
【０１０５】
以下、ローカルビット線ＬＢＬの電位の浮き上がりを防止するための対策について説明する。まず、第１の対策は、ローカルセンスアンプＬＳＡのＮＭＯＳトランジスタＱ３０のゲート電圧を０Ｖから若干高い電圧（電圧ＶＳＳＨ）となるように制御することである。例えば、図２８に示すように、ＶＳＳＨ＝０．２Ｖと設定すると、ＮＭＯＳトランジスタＱ３０を介してグランド電位ＶＳＳに約１×１０−９Ａの電流を流すことができるので、ローカルビット線ＬＢＬの電位が０Ｖから浮き上がることはない。このとき、ローカルビット線ＬＢＬが再書き込みのためにハイ情報を保持している場合はノードＮ１０が電位ＶＮＨに保持されるが、図２８に示すように、ＶＮＨ＝１．２Ｖに設定されているため、ノードＮ１０がゲートに接続されるＮＭＯＳトランジスタＱ３２のオン電流は約２×１０−５Ａとなる。このオン電流の値は、ＮＭＯＳトランジスタＱ３０を介してグランド電位ＶＳＳに流れる電流（約１×１０−９Ａ）に比べておおよそ４桁以上大きいため、ハイ情報を保持するローカルビット線ＬＢＬは影響を受けない。
【０１０６】
一方、第２の対策は、接続回路６０のＮＭＯＳトランジスタＱ２０のゲート電圧を０Ｖから若干低い電圧（電圧ＶＳＳＬ）となるように制御し、かつＮＭＯＳトランジスタＱ３２の閾値電圧Ｖｔ３２を現状より高く設定することである。例えば、図２８に示すように、ＶＳＳＬ＝−０．１Ｖと設定すると、ＮＭＯＳトランジスタＱ２０を介してローカルビット線ＬＢＬに流入するリーク電流は約１×１０−１２Ａから３×１０−１４Ａまで減少し、ＮＭＯＳトランジスタＱ３２の閾値電圧Ｖｔ３２を現状より０．２Ｖ高く設定すれば図２８に示すグラフが右方向に０．２Ｖシフトするため、ＮＭＯＳトランジスタＱ３２及びオン状態のＮＭＯＳトランジスタＱ３１を介してローカルビット線ＬＢＬに流入するリーク電流は約３×１０−１１Ａから３×１０−１４Ａまで減少する。これにより、ローカルビット線ＬＢＬの電位が浮き上がる時間を１桁以上遅らせることができる。また、第２の対策を第１の対策と併用することにより、アクティブ期間に、電源電圧ＶＤＤからＮＭＯＳトランジスタＱ３０を介してグランド電位ＶＳＳに流れるリーク電流の総量を減らすことができ、消費電流を低減することができる。
【０１０７】
上記第１及び第２の対策は、アクティブ期間内のリーク電流によるローカルビット線ＬＢＬの電位の浮き上がりを防止するための対策であることから、アクティブ期間が長い場合は有効であるが、アクティブ期間が短い場合は有効性が小さくなるにもかかわらず消費電流が増加するという問題がある。一般に、ＤＲＡＭの仕様では、アクティブ期間の最小時間Ｔｍｉｎと最大時間Ｔｍａｘが予め規定されている。そこで、上記第１及び第２の対策を適用する際、アクティブ期間が開始してから、上記アクティブ期間の最小時間から所定時間（Ｔｍｉｎ＋ｔ）の経過を待ち、その後に上記対策を適用するようにしてもよい。図２９は、このように制御する場合の、アクティブ期間における消費電流の変化を示している。図２９に示すように、ローカルビット線ＬＢＬの電位の浮き上がり防止対策を適用しない場合(実線）に対し、上記Ｔｍｉｎ＋ｔの経過を待って適用する場合（点線）は、上記対策時の消費電量の増加がアクティブ期間の最小時間Ｔｍｉｎで規定されている仕様Ｉｘに対するマージンの減少を防止することができる。また、後述の浮き上がり防止制御回路を搭載する場合であっても、オートリフレッシュモードやセルフリフレッシュモードなどの再書き込みのみを行なう動作モードでは、アクティブ期間を必要以上に長くする必要がないため、ローカルビット線ＬＢＬの電位の浮き上がり防止対策を適用する必要はなく消費電流の増加を抑えることができる。
【０１０８】
次に、ローカルビット線ＬＢＬの電位の浮き上がりを防止するための上記浮き上がり防止制御回路の具体的な回路構成及び動作について説明する。図３０は、浮き上がり防止制御回路の第１の回路構成例を示している。図３１は、浮き上がり防止制御回路の第２の回路構成例を示している。また、図３２は、図３０又は図３１の浮き上がり防止制御回路を用いた制御を行う場合の動作波形を示している。図３０の第１の回路構成例は、論理回路群と１０個のＭＯＳトランジスタを含む構成であるのに対し、図３１の第２の回路構成例は、１２個のＭＯＳトランジスタのみを含む構成となっている。
【０１０９】
図３２において、初期時点に入力されるＡＣＴコマンドがクロックＣＫで取り込まれてアクティブ期間が開始されると、制御信号Ｓａがハイになり、その立ち上がりが図３０の立ち上がり遅延回路で遅延する。このときの遅延時間は、上述のＴｍｉｎ＋ｔ（図２９参照）となる。このように遅延された制御信号Ｓａは、図３０に示すように、前段のＮＡＮＤゲートを経て後段のＮＡＮＤゲートに入力され、インバータを介して制御信号ＬＲが生成される。後段のＮＡＮＤゲートには、リフレッシュ動作に関連する制御信号Ｓａｒ、Ｓｓｒがそれぞれ入力され、オートリフレッシュモード時には制御信号Ｓａｒがローになり、セルフリフレッシュモード時には制御信号Ｓｓｒがローになる。図３２に示すように、ＡＣＴコマンドの入力を起点に上記Ｔｍｉｎ＋ｔが経過したタイミングで制御信号ＬＲが立ち上がる。制御信号ＬＲが立ち上がるまでの期間にワード線ＷＬが選択され、隣接する４本のワード線ＬＢＬ０〜ＬＢＬ３のうち、１本のローカルビット線ＬＢＬ２がグローバルビット線ＧＢＬに接続され、他のローカルビット線ＬＢＬ０、ＬＢＬ１、ＬＢＬ３がローカルセンスアンプＬＳＡによる再書き込み動作の対象となる。ローカルビット線ＬＢＬ２から読み出されたメモリセルＭＣの情報はＮＭＯＳトランジスタＱ２２（図２４）及びグローバルビット線ＧＢＬを経由してグローバルセンスアンプＧＳＡに転送され、グローバルセンスアンプＧＳＡにより再書き込みされる。そのため、ローカルビット線ＬＢＬ２に関しては、上述したローカルセンスアンプＬＳＡによる再書き込み制御が行われない。
【０１１０】
図３０の下段に示すように、制御信号ＬＲは、活性化すべきワード線ＷＬ及びローカルセンスアンプＬＳＡが属するメモリマットＭＡＴを選択するＭＡＴ選択信号ＳｍとＡＮＤ制御が行われる。そして、制御信号ＬＲがハイになると、選択されたＭＡＴに対応する制御信号ＬＣＢがローになり、制御信号ＬＣがハイになる。なお、制御信号ＬＣＢ、ＬＣのローレベルは、レベル変換回路を介して電圧ＶＳＳＬになっている。また、図３１の上段に示すように、制御回路（不図示）からの入力がロー、制御ＬＣＢがロー、制御信号ＬＣがハイのとき、それぞれのプリチャージ信号ＰＣ０、ＰＣ１、ＰＣ３のローレベルはグランド電位ＶＳＳから電圧ＶＳＳＨに制御される。一方、図３１の下段に示すように、制御回路（不図示）からの入力がロー、制御信号ＬＣＢがロー、制御信号ＬＣがハイのそれぞれ制御されたとき、接続制御信号ＳＷ０、ＳＷ１、ＳＷ３のローレベルがグランド電位ＶＳＳから電圧ＶＳＳＬに制御される。
【０１１１】
図３２において、プリチャージ動作時に入力されるＰＲＥコマンドがクロックＣＫで取り込まれてアクティブ期間が終了すると、制御信号Ｓａがローになり、続いてワード線ＷＬがローに戻る。その後、制御信号ＬＲがロー、制御信号ＬＣＢがハイ、制御信号ＬＣがローにそれぞれ制御される。最後に、プリチャージ信号ＰＣがハイ、接続制御信号ＳＷがロー、再書き込み制御信号ＲＳがローにそれぞれ制御され、アクティブ期間が終了する。
【０１１２】
以上のように、第５実施形態においては、接続回路６０により４本のローカルビット線ＬＢＬを選択的に１本のグローバルビット線ＧＢＬに接続するとともに、各々のローカルビット線ＬＢＬに設けた再書き込み回路（リストア回路）としてのローカルセンスアンプＬＳＡによりメモリセルＭＣの情報を再書き込みするように構成したので、ローカルビット線ＬＢＬの配線ピッチに対しグローバルビット線ＧＢＬの配線ピッチを緩和する効果が得られる。これに伴い、グローバルビット線ＧＢＬの一端に接続されるグローバルセンスアンプＧＳＡの個数が削減されるので、回路規模の低減が可能となる。よって、階層化ビット線構成を有するメモリセルアレイ１０を構成したチップＣＨＩＰの面積削減が可能となる。また、上記の構成に加えて、ローカルビット線ＬＢＬの電位の浮き上がりを防止する浮き上がり防止制御回路を併設することで、再書き込み回路の面積増加を抑制しつつ、ローカルビット線ＬＢＬの電位の浮き上がりを防止してロー情報の再書き込み効率が低下することを防止することができる。
【０１１３】
上記の説明では、主にローカルセンスアンプＬＳＡを経由して再書き込み動作を行う場合の動作を説明したが、第５実施形態では、ローカルセンスアンプＬＳＡを経由する再書き込み動作とグローバルセンスアンプＧＳＡ経由する再書き込み動作とを適切に制御して適用することができる。以下では、第５実施形態の半導体装置における動作モードと、ローカルセンスアンプＬＳＡとグローバルセンスアンプＧＳＡの各々の再書き込み動作との関係について補足的に説明する。
【０１１４】
図３３は、図２４の４本のローカルビット線ＬＢＬ０〜ＬＢＬ３に関連する動作モードと制御信号群の関係を説明する図である。図３３においては、アレイ系制御信号発生ブロック７０が発生する制御信号群として、初期設定信号ＳＴ、プリチャージ信号ＰＣ、接続制御信号ＳＷ、転送制御信号ＣＴ、再書き込み制御信号ＲＳを示し、それぞれの制御信号の末尾に０〜３を付記してローカルセンスアンプＬＳＡ０〜ＬＳＡ３の対応関係を表している。アレイ系制御信号発生ブロック７０には、制御信号Ｓａ、Ｓｒと、２ビットのアドレスＡＸｉ、ＡＸｊが入力され、これらに応じて動作モードが設定される。なお制御信号Ｓｒは図３０におけるリフレッシュ動作に関連する制御信号Ｓａｒ又はＳｓｒに対応する。
【０１１５】
図３３に示すように、上記アドレスＡＸｉ、ＡＸｊのパターンに応じて設定可能な動作モードとしてはリフレッシュモードと外部アクセスモードがあり、さらに外部アクセスモードが４通りの制御パターンに分かれる。リフレッシュモードが設定されたときは、４本のローカルビット線ＬＢＬの全てに関し、ローカルセンスアンプＬＳＡを用いて再書き込み動作が行われる。一方、外部アクセスモードが設定されたときは、４本のローカルビット線ＬＢＬのうち、アドレスＡＸｉ、ＡＸｊのパターンに対応する１本のローカルビット線ＬＢＬはグローバルセンスアンプＧＳＡを用いて再書き込み動作が行われ、それ以外の３本のローカルビット線ＬＢＬはそれぞれに付随するローカルセンスアンプＬＳＡを用いて再書き込み動作が行われる。なお、グローバルセンスアンプＧＳＡを用いて再書き込み動作が行われる１本のローカルビット線ＬＢＬは、対応する接続制御信号ＳＷを導通状態に制御してグローバルビット線ＧＢＬと接続される。
【０１１６】
図３４は、図３３においてリフレッシュモードが設定された場合の制御信号波形の一例を示している。図３４において、ＲＥＦコマンドの入力によりリフレッシュ期間が開始されて制御信号Ｓａが立ち上がると、プリチャージ信号ＰＣ及び初期設定信号ＳＴがハイからローになり、ローカルビット線ＬＢＬ及びノードＮ１０のプリチャージ状態が解除される。続いて、ワード線ＷＬが電圧ＶＰＰに駆動された後、転送制御信号ＣＴが一定期間だけ電圧値Ｖｇ４０に制御され、それ以降は上述したような一連の再書き込み動作が行われる。その後、ＰＲＥコマンドの入力によりリフレッシュ期間が終了し、ローカルビット線ＬＢＬ及びノードＮ１０がプリチャージ状態に戻される。
【０１１７】
一方、図３５は、図３３において、ＡＸｉ、ＡＸｊ＝０、１のパターンに対応する外部アクセスモードが設定された場合の制御信号波形の一例を示している。図３５において、ＡＣＴコマンドの入力によりアクティブ期間が開始されて制御信号Ｓａが立ち上がると、３本のローカルビット線ＬＢＬ０、１、３に関しては、図３４と同様の制御によって、それぞれのローカルセンスアンプＬＳＡで一連の再書き込み動作が行われる。これに対し、１本のローカルビット線ＬＢＬ２に関しては、ワード線ＷＬの駆動後に接続制御信号ＳＷ２がハイになって、ＮＭＯＳトランジスタＱ２２を介してローカルビット線ＬＢＬ２がグローバルビット線ＧＢＬに接続される。その後、グローバルビット線ＧＢＬを経由してグローバルセンスアンプＧＳＡによるセンス・増幅と再書き込み動作が行われる。
【０１１８】
図３６は、図３５の制御状態において、ローカルビット線ＬＢＬ２に接続されるメモリセルＭＣに記憶されているハイ情報を読み出して再書き込みを行う場合の動作波形を示している。なお、図３６の動作波形のうち、図２６と共通する点については説明を省略する。図３６では、セル選択期間Ｔ２にワード線ＷＬが駆動された後、接続制御信号ＳＷ２がハイになるので、メモリセルＭＣのハイ情報がローカルビット線ＬＢＬ２に読み出され、さらにローカルビット線ＬＢＬ２の信号がグローバルビット線ＧＢＬに伝送される。グローバルセンスアンプＧＳＡは一般的な差動ラッチ型センスアンプを用いており、グローバルビット線ＧＢＬの電位と参照電位Ｖｒｅｆが比較され、グローバルビット線ＧＢＬの電位が参照電位Ｖｒｅｆより高い電位にあるために電源電圧ＶＤＤに増幅・ラッチされる。その後、グローバルセンスアンプＧＳＡが選択されると、ラッチされた読み出しデータが外部に出力される（不図示）。また、グローバルセンスアンプＧＳＡにラッチされた読み出しデータは、グローバルビット線ＧＢＬ及びローカルビット線ＬＢＬ２を経由して、メモリセルＭＣに再書き込みされる。
【０１１９】
図３７は、図３５の制御状態において、ローカルビット線ＬＢＬ２に接続されるメモリセルＭＣに記憶されているロー情報を読み出して再書き込みを行う場合の動作波形を示している。なお、図３７の動作波形のうち、ローカルビット線ＬＢＬ２及びグローバルビット線ＧＢＬ以外の動作波形については図３６と共通するので説明を省略する。図３７では、セル選択期間Ｔ２においてメモリセルＭＣのロー情報がローカルビット線ＬＢＬ２に読み出されるので、ローカルビット線ＬＢＬ２及びグローバルビット線ＧＢＬの各電位がグランド電位ＶＳＳに保たれる。よって、グローバルセンスアンプＧＳＡでは、グローバルビット線ＧＢＬの電位が参照電位Ｖｒｅｆより低い電位にあるためにグランド電位ＶＳＳに増幅・ラッチされる。その後、グローバルセンスアンプＧＳＡでは、図３６の場合と同様の動作により、外部への出力及びメモリセルＭＣへの再書き込みが行われる（不図示）。
【０１２０】
［第６実施形態］
以下、本発明を適用した半導体装置の第６実施形態について説明する。第１実施形態で説明した図２及び図３については、第６実施形態においても共通であるため、説明を省略する。図３８は、第６実施形態の構成のうち、１つのローカルセンスアンプＬＳＡ、１つのグローバルセンスアンプＧＳＡ、及び１つのメモリセルＭＣの回路部分を示す図である。このうち、メモリセルＭＣについては、例えば図９に示すメモリセルＭＣと同様の１Ｔ１Ｃ型の構成であるため、説明を省略する。
【０１２１】
ローカルセンスアンプＬＳＡは、９個のＮＭＯＳトランジスタＱ１、Ｑ２、Ｑ３、Ｑ４、Ｑ５、Ｑ６、Ｑ１１ａ、Ｑ１２、Ｑ１３を備えて構成されている。これらの各ＮＭＯＳトランジスタは、第３実施形態の図１７におけるＮＭＯＳトランジスタＱ１Ｒ、Ｑ２、Ｑ３、Ｑ４Ｒ、Ｑ５、Ｑ６Ｒ、Ｑ１１、Ｑ１２、Ｑ１３にそれぞれ対応する。ここで、図１７では、ローカルセンスアンプＬＳＡの両側のローカルビット線ＬＢＬを想定した回路構成を示しているのに対し、図３８では説明の簡素化のため、ローカルセンスアンプＬＳＡの一方の側のローカルビット線ＬＢＬのみを想定した回路構成を示している。よって、図３８においては、図１７のＮＭＯＳトランジスタＱ１Ｌ、Ｑ４Ｌ、Ｑ６Ｌに相当するＮＭＯＳトランジスタは示されない。
【０１２２】
図３８のＮＭＯＳトランジスタ群のうち、ＮＭＯＳトランジスタＱ１、Ｑ２、Ｑ３、Ｑ４、Ｑ５、Ｑ６、Ｑ１２、Ｑ１３の接続構成及び電位供給については、図１７と共通であるため説明を省略する。一方、図３８のＮＭＯＳトランジスタＱ１１ａ（本発明の第３のトランジスタ）は、図１７のＮＭＯＳトランジスタＱ１１と共通の接続構成であるが、ゲート電位の制御が異なっている。すなわち、ＮＭＯＳトランジスタＱ１１ａは、ゲートに印加されるリフレッシュセット信号ＲＦＳ２（本発明の第３の制御信号）に応じて、ノードＮＳとノードＮＦとの間の電気的接続を制御する。第６実施形態では、リフレッシュセット信号ＲＦＳ２が、電圧ＶＰＰと、電圧ＶＬＳと、グランド電位ＶＳＳの３段階で制御されるが（例えば、ＶＰＰ＞ＶＬＳ＞ＶＳＳの電位関係）、具体的な制御について後述する。
【０１２３】
図３９は、図３８のグローバルセンスアンプＧＳＡの回路構成の一例を示している。図３９に示すように、グローバルセンスアンプＧＳＡは、クロスカップルアンプ４０と、データラッチ及び書き込み制御用スイッチ４４と、プリチャージ回路４５と、ＧＢＬ選択回路４６から構成されている。図３９のグローバルセンスアンプＧＳＡの基本的な回路構成は、図５に示すグローバルセンスアンプＧＳＡと共通である。ただし、図３９では説明の簡素化のため、図５のＩＯスイッチ４１、ＩＯプルダウン回路４２、ライトスイッチ４３、１対のローカルＩＯ線ＲＬＩＯＢ、ＷＬＩＯＢはいずれも示されない。また、図３８では、一方の側のグローバルビット線ＧＢＬのみを想定しているため、ＧＢＬ選択回路４６には、ＧＢＬ選択信号ＳＨに応じてグローバルビット線ＧＢＬとノードＮＧとの間の接続を制御する１個のＮＭＯＳトランジスタのみが含まれる。図３９のグローバルセンスアンプＧＳＡにおける各部の構成及び動作は図５と同様であるため、説明を省略する。
【０１２４】
次に図４０は、上述のリフレッシュセット信号ＲＦＳ２を生成するリフレッシュセット信号生成回路８０（本発明の生成回路）の構成例を示している。図４０に示すように、リフレッシュセット信号生成回路８０は、２個のＮＭＯＳトランジスタＱ５０、Ｑ５１及び１個のＰＭＯＳトランジスタＱ５２により構成される。２個のＮＭＯＳトランジスタＱ５０、Ｑ５１は、電圧ＶＬＳ（本発明の第６の電位）とグランド電位ＶＳＳ（本発明の第７の電位）との間に直列に接続され、両者の間のノードＮＲからリフレッシュセット信号ＲＦＳ２が出力される。また、１個のＰＭＯＳトランジスタＱ５２は、電圧ＶＰＰ（本発明の第５の電位）とノードＮＲの間に接続される。ＮＭＯＳトランジスタＱ５０のゲートには、後述の再書き込み動作を制御する制御信号ＲＲＥＳが印加される。ＮＭＯＳトランジスタＱ５１のゲートには、ＡＣＴコマンド又はＲＥＦコマンドに応じて制御される制御信号ＲＳＥＮが印加される。ＰＭＯＳトランジスタＱ５２のゲートには、ノードＮＲのプリチャージを制御する制御信号ＲＰＲＥが印加される。これらの各制御信号ＲＲＥＳ、ＲＳＥＮ、ＲＰＲＥの具体的な制御については後述する。
【０１２５】
ここで、図４１は、図４０のリフレッシュセット信号生成回路８０の動作波形を示している。図４１に示すように、ワード線ＷＬを駆動する前のスタンバイ状態においては、上述のリフレッシュセット信号生成回路８０の３つの制御信号ＲＲＥＳ、ＲＳＥＮ、ＲＰＲＥが全てグランド電位ＶＳＳに保たれる。よって、図４０のＰＭＯＳトランジスタＱ５２を介して、ノードＮＲのリフレッシュセット信号ＲＦＳ２が電圧ＶＰＰにプリチャージされている。
【０１２６】
そして、ＡＣＴコマンドが入力されると、制御信号ＲＰＲＥ、ＲＳＥＮがともに電圧ＶＰＰに制御されるので、ノードＮＲのプリチャージが解除されるとともに、ＮＭＯＳトランジスタＱ５１を介して、リフレッシュセット信号ＲＦＳ２が電圧ＶＬＳまで低下する。このとき、ワード線ＷＬは電圧ＶＫＫから電圧ＶＰＰに駆動される。なお、ＡＣＴコマンドに代えて、ＲＥＦコマンドが入力される場合も同様の動作が行われる。
【０１２７】
その後、ローカルセンスアンプＬＳＡを用いてメモリセルＭＣへの再書き込みを行う際、制御信号ＲＳＥＮがグランド電位ＶＳＳに制御され、続いて制御信号ＲＲＥＳが電圧ＶＰＥＲＩに制御されるので、ＮＭＯＳトランジスタＱ５０を介して、リフレッシュセット信号ＲＦＳ２がグランド電位ＶＳＳまで更に低下する。その後、ＰＲＥコマンドが入力されると、ワード線ＷＬが電圧ＶＫＫに戻った後、制御信号ＲＰＲＥ、ＲＲＥＳがいずれもグランド電位ＶＳＳに制御されるので、ノードＮＲのリフレッシュセット信号ＲＦＳ２は再び電圧ＶＰＰにプリチャージされる。
【０１２８】
次に、第６実施形態のセンス・再書き込み動作について、図４２〜図４５を参照して説明する。図４２及び図４３は、第６実施形態のローカルセンスアンプＬＳＡにより、ＲＥＦコマンドに応答して実行されるセンス・再書き込み動作の動作波形を示している。それぞれ、図４２は、メモリセルＭＣに記憶されるハイ情報のセンス・再書き込みを行う場合の動作波形図であり、図４３は、メモリセルＭＣに記憶されるロー情報のセンス・再書き込みを行う場合の動作波形図である。図４２及び図４３に示す動作波形の多くは、第３実施形態の図１８及び図１９に示すリフレッシュ動作時の動作波形と共通であり、それらの説明は適宜省略する。なお、図１８の各信号名等の一部の表記（末尾のＲ、Ｌ）や並び順は変更されている。
【０１２９】
まず、図４２に示すように、ハイ情報のセンス・再書き込み動作の初期時点のスタンバイ状態においては、図１８と同様の電位関係に制御される。このときの各電位は、ＶＰＰ＞ＶＳＥＴ＞ＶＰＥＲＩ＞ＶＡＲＹ＞ＶＣＴ＞ＶＳＳ（＝０Ｖ）＞ＶＫＫの関係を満たす。なお、電圧ＶＬＳについては、電圧ＶＰＥＲＩと同電位であることを前提とするが、実際には電圧ＶＬＳを、設計パラメータに基づいて電圧ＶＰＰを超えない範囲内で所定の電圧値に設定することができる。そして、ＲＥＦコマンドの入力後、図４１で説明したように、リフレッシュセット信号ＲＦＳ２が電圧ＶＰＰから電圧ＶＬＳまで低下する。これ以降、リフレッシュセット信号ＲＦＳ２が電圧ＶＬＳを保つ間における各動作波形については、図１８と同様である。
【０１３０】
次いで、図４１で説明したように、リフレッシュセット信号ＲＦＳ２が電圧ＶＬＳからグランド電位ＶＳＳまで更に低下する。これ以降、リフレッシュセット信号ＲＦＳ２が電圧ＶＳＳを保つ間における各動作波形についても、図１８と同様である。これにより、ノードＮＳ及びローカルビット線ＬＢＬを介してメモリセルＭＣにはハイ情報が再書き込みされる。その後、図４１で説明したように、リフレッシュセット信号ＲＦＳ２が電圧ＶＰＰに戻るとともに、図１８と同様のプリチャージ動作が行われ、図４２の動作が完了する。
【０１３１】
一方、図４３に示すように、ロー情報のセンス・再書き込み動作の初期時点のスタンバイ状態においては、図１９と同様の制御が行われる。そして、ＲＥＦコマンドの入力後、図４２と同様、リフレッシュセット信号ＲＦＳ２が電圧ＶＰＰから電圧ＶＬＳまで低下する。これ以降、リフレッシュセット信号ＲＦＳ２が電圧ＶＬＳを保つ間における各動作波形については、図１９と同様である。
【０１３２】
次いで、図４２と同様、リフレッシュセット信号ＲＦＳ２が電圧ＶＬＳからグランド電位ＶＳＳまで更に低下する。これ以降、リフレッシュセット信号ＲＦＳ２が電圧ＶＳＳを保つ間における各動作波形についても、図１９と同様である。これにより、ノードＮＳ及びローカルビット線ＬＢＬを介してメモリセルＭＣにはロー情報が再書き込みされる。その後、図４２と同様、リフレッシュセット信号ＲＦＳ２が電圧ＶＰＰに戻るとともに、図１９と同様のプリチャージ動作が行われ、図４３の動作が完了する。
【０１３３】
また、図４４及び図４５は、第６実施形態のグローバルセンスアンプＧＳＡにより、ＡＣＴコマンドに応答して実行されるセンス・再書き込み動作の動作波形を示している。それぞれ、図４４は、メモリセルＭＣに記憶されるハイ情報のセンス・再書き込みを行う場合の動作波形図であり、図４５は、メモリセルＭＣに記憶されるロー情報のセンス・再書き込みを行う場合の動作波形図である。図４４及び図４５に示す動作波形の多くは、一部の期間を除いて上述の図４２及び図４３と概ね共通であり、それらの説明は適宜省略する。なお、図４４及び図４５は、ＡＣＴコマンドを用いる点、及び各動作波形の一部の変化に関し、第１実施形態の図１０及び図１１の読み出し動作時の動作波形とも共通する。
【０１３４】
まず、図４４に示すように、ハイ情報のセンス・再書き込み動作の初期時点のスタンバイ状態においては、図４２と同様の電位関係に制御される。そして、ＡＣＴコマンドの入力後、上述したようにリフレッシュセット信号ＲＦＳ２が電圧ＶＰＰから電圧ＶＬＳまで低下し、その後にグランド電位ＶＳＳまで更に低下する。一方、ワード線ＷＬの駆動後は、図１０と同様のメカニズムによって、ローカルビット線ＬＢＬが所定電位まで上昇し、その後に転送制御信号ＣＴが電圧ＶＣＴに駆動されたとき、ノードＮＳが電位ＶＳＥＴを保ち続ける。
【０１３５】
次いで、リード信号ＲＴと、ラッチ信号ＬＴＣと、グローバルビット線ＧＢＬの電位と、ノードＮＳ、ＮＤの各電位は、いずれも図１０と同様のメカニズムによって変化する。その結果、メモリセルＭＣから読み出されたハイ情報をグローバルセンスアンプＧＳＡのクロスカップルアンプ４０にラッチでき、これによりメモリセルＭＣにハイ情報が再書き込みされる。その後、図４２と同様、リフレッシュセット信号ＲＦＳ２が電圧ＶＰＰに戻って、再びプリチャージ動作が行われ、図４４の動作が完了する。
【０１３６】
一方、図４５に示すように、ロー情報のセンス・再書き込み動作の初期時点のスタンバイ状態においては、図４３と同様の電位関係に制御される。そして、ＡＣＴコマンドの入力後、上述したようにリフレッシュセット信号ＲＦＳ２が電圧ＶＰＰから電圧ＶＬＳまで低下し、その後にグランド電位ＶＳＳまで更に低下する。一方、ワード線ＷＬの駆動後は、図１１と同様のメカニズムによって、ローカルビット線ＬＢＬがグランド電位ＶＳＳから僅かに浮いた電位まで上昇し、ノードＮＳが電位ＶＳＥＴからグランド電位ＶＳＳの付近まで低下する。
【０１３７】
次いで、リード信号ＲＴと、ラッチ信号ＬＴＣと、グローバルビット線ＧＢＬの電位と、ノードＮＳ、ＮＤの各電位は、いずれも図１１と同様のメカニズムによって変化する。その結果、メモリセルＭＣから読み出されたロー情報をグローバルセンスアンプＧＳＡのクロスカップルアンプ４０にラッチでき、これによりメモリセルＭＣにロー情報が再書き込みされる。その後、図４３と同様、リフレッシュセット信号ＲＦＳ２が電圧ＶＰＰに戻って、再びプリチャージ動作が行われ、図４５の動作が完了する。
【０１３８】
第６実施形態においては、ローカルセンスアンプＬＳＡにより再書き込み動作を実行する場合、図３８のＮＭＯＳトランジスタＱ１３の導通状態に応じて、メモリセルＭＣにハイ情報を再書き込みするのか、あるいはメモリセルＭＣがロー情報を保持するのかが決定される。ＮＭＯＳトランジスタＱ１３の導通状態はノードＮＦの電位に依存し、ノードＮＦの電位はＮＭＯＳトランジスタＱ１１ａの導通状態に依存する。すなわち、メモリセルＭＣの情報に応じて変化するノードＮＳの電位と、ＮＭＯＳトランジスタＱ１１ａのゲート電位である電圧ＶＬＳとの関係により、ＮＭＯＳトランジスタＱ１１ａがオン又はオフするので、これによりノードＮＦの電位が定まることになる。
【０１３９】
例えば、ＮＭＯＳトランジスタＱ１１ａの閾値電圧が０．２Ｖで、電位ＶＳＥＴが１．５Ｖであると仮定する。この場合、電圧ＶＬＳを１．５Ｖに設定すれば、メモリセルＭＣに記憶される情報の電位に応じて定まるノードＮＳの電位が１．３Ｖ以上のときにＮＭＯＳトランジスタＱ１１ａがオフする。よって、ノードＮＦは電位ＶＳＥＴを保持しているので、ハイ情報の再書き込み動作が可能となる。一方、ノードＮＳの電位が１．３Ｖに達しないときはＮＭＯＳトランジスタＱ１１ａがオンするので、ノードＮＦの電荷がトランジスタＱ１１ａを介して引き抜かれる。このとき、ノードＮＦがＮＭＯＳトランジスタＱ１３の閾値電圧よりも低い電位になると、ＮＭＯＳトランジスタＱ１３がオフし、メモリセルＭＣにロー情報が保持された状態になる。これに対し、電圧ＶＬＳを１．０Ｖに設定すれば、ノードＮＳの電位が０．８Ｖ以上のときにＮＭＯＳトランジスタＱ１１ａがオフする。よって、ノードＮＦは電位ＶＳＥＴを保持しているので、ハイ情報の再書き込み動作が可能となる。一方、ノードＮＳの電位が０．８Ｖに達しないときはＮＭＯＳトランジスタＱ１１ａがオンするので、ノードＮＦの電荷がトランジスタＱ１１ａを介して引き抜かれる。このとき、ノードＮＦがＮＭＯＳトランジスタＱ１３の閾値電圧よりも低い電位になると、ＮＭＯＳトランジスタＱ１３がオフし、メモリセルＭＣにロー情報が保持された状態になる。
【０１４０】
換言すると、電圧ＶＬＳを高い電圧値に設定したときは、ハイ情報のセンス・再書き込み動作時の動作マージンが減少する一方、ロー情報のセンス・再書き込み動作時の動作マージンが増加する。また、電圧ＶＬＳを低い電圧値に設定したときは、ハイ情報のセンス・再書き込み動作時の動作マージンが増加し、ロー情報のセンス・再書き込み動作時の動作マージンが減少する。また、電圧ＶＬＳはローカルセンスアンプＬＳＡのみで使用されるため、電圧ＶＬＳの電圧値の設定によって、ローカルセンスアンプＬＳＡで実行される再書き込み動作時の動作マージンのみを変化させることができ。その結果、ハイ情報とロー情報のそれぞれの動作マージンの比率を変化させることができる。
【０１４１】
図４６は、ローカルセンスアンプＬＳＡによる再書き込み動作に関し、ＮＭＯＳトランジスタの閾値電圧のランダムばらつき許容値Ｖａ（以下、単に「許容値Ｖａ」と呼ぶ）の電圧ＶＣＴに対する依存性をグラフにして示している。ここで、電圧ＶＣＴは、図４２〜４５のそれぞれの転送制御信号ＣＴに対しても共通に駆動されるので、ローカルセンスアンプＬＳＡ及びグローバルセンスアンプＧＳＡの両方に共通する設計パラメータである。図４６の縦軸に示す許容値Ｖａは、ＮＭＯＳトランジスタＱ１、Ｑ１３の閾値電圧のそれぞれを、ハイ情報及びロー情報の再書き込み動作がしづらい方向へランダムにばらつかせたときに許容される電圧値を表している。すなわち、許容値Ｖａは、再書き込み動作の動作マージンに相当し、その値が高くなるほど動作マージンが向上する。
【０１４２】
図４６においては、電圧ＶＬＳを１．５Ｖ、１．０Ｖ、０．８Ｖの３通りに設定する電圧条件を想定し、これらの電圧条件に対応する特性Ｃ１（ＶＬＳ＝１．５Ｖ）、特性Ｃ２（ＶＬＳ＝１．０Ｖ）、特性Ｃ３（ＶＬＳ＝０．８Ｖ）の３つを重ねて示している。３つの特性Ｃ１、Ｃ２、Ｃ３は、いずれも右肩上がりで推移する左側の部分と、右肩下がりで推移する右側の部分とを含み、中央付近でピークを有する。この場合、電圧ＶＣＴが低い左側の部分の特性はロー情報の再書き込み動作によって定まり、電圧ＶＣＴが高い右側の部分の特性はハイ情報の再書き込み動作によって右側の領域の値が定まる。
【０１４３】
例えば、横軸の左側におけるＶＣＴ＝０．７５Ｖの位置を想定すると、電圧ＶＬＳを低下させると許容値Ｖａが減少していく。つまり、ＶＣＴ＝０．７５Ｖのときは、特性Ｃ１、Ｃ２、Ｃ３の順に許容値Ｖａが小さくなる。これは、電圧ＶＬＳが下がると、ロー情報を再書き込みする動作マージンが減少していくことを意味する。また、横軸の右側におけるＶＣＴ＝０．９Ｖの位置を想定すると、電圧ＶＬＳを低下させると許容値Ｖａが増加していく。つまり、ＶＣＴ＝０．９Ｖのときは、特性Ｃ１、Ｃ２、Ｃ３の順に許容値Ｖａが大きくなる。これは、電圧ＶＬＳが下がると、ハイ情報を再書き込みする動作マージンが増加していくことを意味する。従って、電圧ＶＬＳを適切に制御することにより、ハイ情報及びロー情報の動作マージンを変化させることができる。
【０１４４】
図４７には、電圧ＶＬＳの３通りの設定に対応して、ローカルセンスアンプＬＳＡとグローバルセンスアンプＧＳＡのそれぞれの許容値Ｖａの電圧ＶＣＴに対応する依存性をグラフにして示している。それぞれ、図４７（１）は、ＶＬＳ＝１．５Ｖのときの許容値Ｖａの推移であり、図４７（２）は、ＶＬＳ＝１．０Ｖのときの許容値Ｖａの推移であり、図４７（３）は、ＶＬＳ＝０．８Ｖのときの許容値Ｖａの推移である。また、図４７（１）、（２）、（３）の各々においては２種類の特性ＣＬ、ＣＧが重ねて示され、特性ＣＬはローカルセンスアンプＬＳＡによる再書き込み動作時の許容値Ｖａに対応し、特性ＣＧはグローバルセンスアンプＧＳＡによるセンス動作時の許容値Ｖａに対応する。
【０１４５】
まず、ローカルセンスアンプＬＳＡに対応する特性ＣＬに関しては、図４６で示した電圧ＶＬＳの３通りの条件に応じた特性Ｃ１、Ｃ２、Ｃ３に合致し、この順に図４７（１）、（２）、（３）の各特性ＣＬに対応している。一方、グローバルセンスアンプＧＳＡに対応する特性ＣＧに関しては、図４７に示すように、電圧ＶＬＳに応じて許容値Ｖａは変化しない。これは、グローバルセンスアンプＧＳＡにおいて、電圧ＶＬＳを用いていないからである。
【０１４６】
ここで、図４７において、特性ＣＬにより許容される範囲と、特性ＣＧにより許容される範囲との両方が重なる領域（以下、ＡＮＤ領域と呼ぶ）を示している。このＡＮＤ領域は、ローカルセンスアンプＬＳＡとグローバルセンスアンプＧＳＡとに階層化されたメモリセルアレイにおいて、転送制御電圧ＶＣＴを駆動する際の電圧ＶＣＴに対する動作マージンを意味する。図４７に示すように、ＡＮＤ領域は電圧ＶＬＳに依存して変化し、例えば、ＶＬＳ＝１．０Ｖに対応する図４７（２）におけるＡＮＤ領域が最も大きいことがわかる。このように、電圧ＶＬＳの電圧値を適切に設定することによってＡＮＤ領域を最大化すれば、動作マージンを拡大することができる。
【０１４７】
以上説明したように、第６実施形態の半導体装置によれば、センス動作と再書き込み動作が可能な２系統のセンスアンプを用いてメモリセルアレイを構成し、それぞれのセンスアンプに共通の各種電圧等の設計パラメータに対し、電圧ＶＬＳを最適な電圧に設定することにより各センスアンプの動作マージンのＡＮＤ領域を最大化することができる。このようにして動作マージンが拡大すると、電圧ＶＣＴ等の設計パラメータのばらつきや動作時のノイズ耐性に強いセンスアンプ動作を実現することができる。また、ＭＯＳトランジスタの閾値電圧のランダムばらつきの耐性向上や、製造工程の歩留まりの改善や、製造コストの低減を実現できるという効果が得られる。
【０１４８】
［第６実施形態の変形例］
第６実施形態は、上述の構成及び動作には限定されず、多様な変形例がある。以下、第６実施形態の変形例について説明する。第６実施形態の変形例は、図３９のグローバルセンスアンプＧＳＡの構成を変更したものであり、それに対応して図４６及び図４７の各特性が変更されている。よって、図３８と図４０〜図４５については、本変形例においても共通であるため、説明を省略する。
【０１４９】
図４８は、本変形例のグローバルセンスアンプＧＳＡの回路構成の一例を示している。図４８に示すグローバルセンスアンプＧＳＡの基本的な構成は、図３９のグローバルセンスアンプＧＳＡと共通であるが、図３９のクロスカップルアンプ４０に変更を加えたクロスカップルアンプ４０ａを備えている。すなわち、図４８のグローバルセンスアンプＧＳＡにおいては、クロスカップルアンプ４０ａのフィードバック側（ノードＮＤ側）のＰＭＯＳトランジスタＱｆとアレイ電圧ＶＡＲＹとの間に、２個のＰＭＯＳトランジスタＱ６０、Ｑ６１を直列に接続した電流制御回路が設けられている。２個のＰＭＯＳトランジスタＱ６０、Ｑ６１の各ゲートには電圧ＶＦＢＧ（本発明の第８の電位）が印加されている。そして、電圧ＶＦＢＧの電圧設定により、グローバルセンスアンプＧＳＡのセンス動作時に、ＰＭＯＳトランジスタＱｆに流れる電流を変動させることができる。これにより、グローバルセンスアンプＧＳＡにおいて、ハイ情報のセンス動作時にはグローバルビット線ＧＢＬ及びノードＮＤＢの電荷の引き抜き速度を自在に制御することができる。また、ロー情報のセンス動作時にはグローバルビット線ＧＢＬ及びノードＮＤＢのアレイ電圧ＶＡＲＹの保持能力を制御することができる。
【０１５０】
例えば、電圧ＶＦＢＧを、ＰＭＯＳトランジスタＱ６０、Ｑ６１をオンできるような０Ｖ以上の電圧値に設定すれば、ＰＭＯＳトランジスタＱｆに流れる電流を抑制することができる。よって、グローバルビット線ＧＢＬ及びノードＮＤＢの引き抜き速度が速くなり、ハイ情報のセンス動作が容易化する。一方、グローバルビット線ＧＢＬ及びノードＮＤＢのアレイ電圧ＶＡＲＹの保持能力が低下するため、ロー情報のセンス動作の難易度が高まる。
【０１５１】
また、電圧ＶＦＢＧを０Ｖ以下の電圧値に設定すると、０Ｖ以上の電圧値に設定した場合に比べ、ＰＭＯＳトランジスタＱｆに流れる電流は増加する。よって、グローバルビット線ＧＢＬ及びノードＮＤＢの引き抜き速度が遅延し、ハイ情報のセンス動作の難易度が高まる。一方、グローバルビット線ＧＢＬ及びノードＮＤＢのアレイ電圧ＶＡＲＹの保持能力が向上するため、ロー情報のセンス動作が容易化する。
【０１５２】
電圧ＶＦＢＧはグローバルセンスアンプＧＳＡのみで使用されるため、電圧ＶＦＢＧの電圧値の設定により、グローバルセンスアンプＧＳＡで実行されるセンス動作及び再書き込み動作の動作マージンのみを変化させることができ、ハイ情報とロー情報のそれぞれの動作マージンの比率を変化させることができる。
【０１５３】
図４９は、グローバルセンスアンプＧＳＡによるセンス動作において、ＮＭＯＳトランジスタの閾値電圧のランダムばらつき許容値Ｖｂ（以下、単に「許容値Ｖｂ」と呼ぶ）の電圧ＶＣＴに対する依存性をグラフにして示している。図４９の許容値Ｖｂの意味は、上述の図４６の許容値Ｖａと同様であり、その値が高くなるほどセンス動作における動作マージンが向上する。
【０１５４】
図４９においては、電圧ＶＦＢＧを−０．６Ｖ、−０．３Ｖ、０Ｖ、０．３Ｖの４通りに設定する電圧条件を想定し、これらの電圧条件に対応する特性Ｃ４（ＶＦＢＧ＝−０．６Ｖ）、特性Ｃ５（ＶＦＢＧ＝−０．３Ｖ）、特性Ｃ６（ＶＦＢＧ＝０Ｖ）、特性Ｃ７（ＶＦＢＧ＝０．３Ｖ）の４つを重ねて示している。４つの特性Ｃ４〜Ｃ７において、右肩上がり及び右肩下がりでそれぞれ推移する部分の意味は、図４６と同様である。
【０１５５】
例えば、横軸の左側におけるＶＣＴ＝０．７５Ｖの位置を想定すると、電圧ＶＦＢＧを低下させると許容値Ｖｂが増加していき、横軸の右側におけるＶＣＴ＝０．９Ｖの位置を想定すると、電圧ＶＦＢＧを低下させると許容値Ｖｂが減少していく。この傾向は図４６と類似し、ＶＣＴ＝０．７５Ｖのときは、電圧ＶＦＢＧが下がるとロー情報をセンスする動作マージンが増加し、ＶＣＴ＝０．９Ｖのときは、電圧ＶＦＢＧが下がるとハイ情報をセンスする動作マージンが減少することを意味する。従って、電圧ＶＦＢＧを適切に制御することにより、ハイ情報及びロー情報の動作マージンを変化させることができる。
【０１５６】
図５０には、電圧ＶＦＢＧに対する０Ｖ、−０．３Ｖ、−０．６Ｖの３通りの設定に対応して、ローカルセンスアンプＬＳＡとグローバルセンスアンプＧＳＡのそれぞれの許容値Ｖｂの電圧ＶＣＴに対応する依存性をグラフにして示している。それぞれ、図５０（１）は、ＶＦＢＧ＝０Ｖのときの許容値Ｖｂの推移であり、図５０（２）は、ＶＦＢＧ＝−０．３Ｖのときの許容値Ｖｂの推移であり、図５０（３）は、ＶＦＢＧ＝−０．６Ｖのときの許容値Ｖｂの推移である。また、図５０（１）、（２）、（３）の各々においては、図４７と同様、ローカルセンスアンプＬＳＡ及びグローバルセンスアンプＧＳＡに対応する２種類の特性ＣＬ、ＣＧが重ねて示されている。
【０１５７】
図５０においては、図４７とは逆に、ローカルセンスアンプＬＳＡに対応する特性ＣＬが図５０（１）、（２）、（３）で変化しない一方、グローバルセンスアンプＧＳＡに対応する特性ＣＧが図５０（１）、（２）、（３）で変化する。その結果、上述のＡＮＤ領域は、電圧ＶＦＢＧに依存して変化し、例えば、ＶＦＢＧ＝−０．６Ｖに対応する図５０（３）におけるＡＮＤ領域が最も大きいことがわかる。このように、電圧ＶＦＢＧの電圧値を適切に設定することによってＡＮＤ領域を最大化すれば、動作マージンを拡大することができる。
【０１５８】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記各実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能である。本発明は、揮発性の記憶セルに関する階層化ビット線構成を有する半導体装置に対して適用することができる。また、本発明の半導体装置を構成する各種回路については、本実施形態において開示された各種回路の回路形式に限られることなく、多様な回路形式を採用することができる。
【０１５９】
本発明は、多様な半導体装置に適用することができる。本発明は、例えば、ＣＰＵ（Central Processing Unit）、ＭＣＵ（Micro Control Unit）、ＤＳＰ（Digital Signal Processor）、ＡＳＩＣ（Application Specific Integrated Circuit）、ＡＳＳＰ（Application Specific Standard Product）等の半導体装置全般に対して適用可能である。また、本発明を適用可能な半導体装置の製品形態としては、例えば、ＳＯＣ（System on Chip）、ＭＣＰ（Multi Chip Package）、ＰＯＰ（Package on Package）など、多様なパッケージ形態を有する半導体装置を挙げることができる。
【０１６０】
本発明のトランジスタとしては、電界効果トランジスタ（Field Effect Transistor: FET）であればよく、ＭＯＳ（Metal Oxide Semiconductor）以外にもＭＩＳ（Metal-Insulator Semiconductor）、ＴＦＴ(Thin Film Transistor)等の様々なＦＥＴに適用できる。また、装置内に一部のバイポーラ型トランジスタを有してもよい。さらに、トランジスタ（Ｐチャネル型ＭＯＳトランジスタ）は、第２導電型のトランジスタ、トランジスタ（Ｎチャネル型ＭＯＳトランジスタ）は、第１導電型のトランジスタの代表例である。なお、本発明の技術思想及び各実施形態で開示された第１導電型のトランジスタ（ＮＭＯＳトランジスタ）を第２導電型のトランジスタ（ＰＭＯＳトランジスタ）で置き換える場合は、電位関係の上下が逆になることに留意する必要がある。
【０１６１】
本発明の適用対象には、種々の開示要素の多様な組み合わせ又は選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想に従って当業者であればなし得るであろう各種変形、修正を含むことは言うまでもない。
【符号の説明】
【０１６２】
１０…メモリセルアレイ
１１…センスアンプ列
１２…サブワードドライバ列
１３…クロスエリア
１４…Ｙデコーダ
１５…メインアンプ列
１６…Ｘデコーダ
１７…アレイ制御回路
２０…サブメモリセルアレイ
３０…サブワードドライバ
３１…ローカルセンスアンプ制御回路
６０…接続回路
７０…アレイ系制御信号発生ブロック
８０…リフレッシュセット信号生成回路
ＢＡＮＫ…バンク
ＣＨＩＰ…チップ
ＰＥＲＩ…周辺回路領域
ＭＡＴ…マット
ＧＢＬ…グローバルビット線
ＧＳＡ…グローバルセンスアンプ
ＭＣ…メモリセル
ＬＢＬ…ローカルビット線
ＬＳＡ…ローカルセンスアンプ
ＲＡ…再書き込みアンプ
Ｑ０〜Ｑ１１、Ｑ１１ａ、Ｑ１２、Ｑ１３、Ｑ２０〜Ｑ２３、Ｑ３０〜Ｑ３２、Ｑ４０、Ｑ４１、Ｑ５０…ＮＭＯＳトランジスタ
Ｑ５１、Ｑ５２、Ｑ６０、Ｑ６１、Ｑｆ…ＰＭＯＳトランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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