(57)【要約】【課題】開口部にチャネルを備える縦型半導体装置において、高周波特性を向上することができる半導体装置およびその製造方法を提供する。【解決手段】  ｎ型ＧａＮ系ドリフト層４／ｐ型ＧａＮ系バリア層６／ｎ型ＧａＮ系コンタクト層７、を有し、開口部２８は表層からｎ型ＧａＮ系ドリフト層内にまで届いており、該開口部を覆うように位置する電子走行層２２および電子供給層２６を含む再成長層２７と、ソース電極Ｓと、ドレイン電極Ｄと、再成長層上に位置するゲート電極Ｇとを備え、ソース電極を一方の電極とし、またドレイン電極を他方の電極としてコンデンサを構成するとみて、該コンデンサの容量を低下させる容量低下構造を備えることを特徴とする。【選択図】        図１
2012104568.tif 000002
【特許請求の範囲】
【請求項１】
開口部が設けられたＧａＮ系積層体を備える縦型の半導体装置であって、
前記ＧａＮ系積層体は、表層側へと順次、ｎ型ＧａＮ系ドリフト層／ｐ型ＧａＮ系バリア層／ｎ型ＧａＮ系コンタクト層、を有し、前記開口部は表層から前記ｎ型ＧａＮ系ドリフト層内にまで届いており、
該開口部を覆うように位置する、電子走行層および電子供給層を含む再成長層と、
前記ｎ型ＧａＮ系コンタクト層、前記再成長層および前記ｐ型ＧａＮ系バリア層に接するように、前記開口部の周囲に位置するソース電極と、
前記ソース電極と前記ＧａＮ系積層体を挟んで、前記開口部に中心を合わせて位置するドレイン電極と、
前記再成長層上に位置するゲート電極とを備え、
前記ソース電極を一方の電極とし、かつ前記ドレイン電極を他方の電極としてその間に誘電材料が配置されたコンデンサを構成するとみて、該コンデンサの容量を低下させる構造である容量低下構造を備えることを特徴とする、半導体装置。
【請求項２】
前記容量低下構造であって、前記ＧａＮ系積層体は導電性ＧａＮ系基板上に形成され、前記ドレイン電極は該導電性ＧａＮ系基板に位置し、前記ソース電極と前記導電性ＧａＮ系基板とは、平面的に見て重複していて、前記ｎ型ＧａＮ系ドリフト層は、前記開口部の底部を含む領域に限定されており、その限定されたｎ型ＧａＮ系ドリフト層の周りに、該ｎ型ＧａＮ系ドリフト層の誘電率よりも低い誘電率を有する低誘電率材料が充填されていることを特徴とする、請求項１に記載の半導体装置。
【請求項３】
前記低誘電率材料が、空気、絶縁膜、ノンドープＧａＮ系半導体、および前記ｎ型ＧａＮ系ドリフト層よりも大きいバンドギャップを有するＧａＮ系ワイドギャップ半導体のうちの、少なくとも１つであることを特徴とする、請求項２に記載の半導体装置。
【請求項４】
前記容量低下構造であって、前記ＧａＮ系積層体は高抵抗ＧａＮ系基板上に形成され、前記ドレイン電極は、平面的にみて前記開口部の底部を含む領域に限定されるように前記高抵抗ＧａＮ系基板内に位置し、前記ｎ型ＧａＮ系ドリフト層に接することを特徴とする、請求項１に記載の半導体装置。
【請求項５】
前記ドレイン電極が、前記高抵抗ＧａＮ系基板の裏面に露出する部分を持つように位置するか、または、前記高抵抗ＧａＮ系基板の裏面に露出する部分を持たないように位置することを特徴とする、請求項４に記載の半導体装置。
【請求項６】
開口部が設けられたＧａＮ系積層体を備える縦型の半導体装置の製造方法であって、
導電性ＧａＮ系基板上に、順次、ｎ型ＧａＮ系ドリフト層／ｐ型ＧａＮ系バリア層／ｎ型ＧａＮ系コンタクト層、を含む前記ＧａＮ系積層体を形成する工程と、
前記ｎ型ＧａＮ系コンタクト層から前記ｎ型ＧａＮ系ドリフト層内に届く前記開口部を形成する工程と、
前記開口部を覆うように、電子走行層および電子供給層を含む再成長層を形成する工程と、
前記開口部の周囲に、前記ｎ型ＧａＮ系コンタクト層、前記再成長層および前記ｐ型ＧａＮ系バリア層に接するようにソース電極を形成する工程とを備え、
前記ＧａＮ系積層体のｎ型ＧａＮ系ドリフト層の形成工程では、前記開口部の底部を含む領域に限定して該ｎ型ＧａＮ系ドリフト層を形成し、当該ｎ型ＧａＮ系ドリフト層の周囲に、そのｎ型ＧａＮ系ドリフト層の誘電率よりも低い誘電率を有する材料を形成することを特徴とする、半導体装置の製造方法。
【請求項７】
前記ｎ型ＧａＮ系ドリフト層の形成工程では、絶縁層を形成し、次いで、前記開口部の底部を含むことになる領域の絶縁層に開口部を設け、その絶縁層の開口部内に前記ｎ型ＧａＮ系ドリフト層を選択成長させることを特徴とする、請求項６に記載の半導体装置の製造方法。
【請求項８】
前記ｎ型ＧａＮ系ドリフト層の形成工程では、（１）ｉ型ＧａＮ系半導体層を形成し、次いで、前記開口部の底部を含むことになる領域にｎ型不純物を注入するか、または（２）ｎ型ＧａＮ系半導体層を形成し、次いで、前記開口部の底部を含む領域の周りになる領域にｐ型不純物を、前記ｎ型ＧａＮ系半導体層におけるｎ型不純物を相殺するように注入することを特徴とする、請求項６に記載の半導体装置の製造方法。
【請求項９】
前記ｎ型ＧａＮ系ドリフト層の形成工程では、（１）ｎ型ＧａＮ系半導体層を形成し、次いで前記開口部の底部を含む領域をマスクしてその他の領域を開口部とするレジストパターンを形成し、そのレジストパターン開口部におけるｎ型ＧａＮ系半導体層をエッチングによって除去し、次いで、そのエッチングによって除去された領域に、前記ｎ型ＧａＮ系ドリフト層よりもバンドギャップが大きいＧａＮ系半導体層もしくはｉ型ＧａＮ系半導体層を形成する、か、または（２）前記ｎ型ＧａＮ系ドリフト層よりもバンドギャップが大きいＧａＮ系半導体層もしくはｉ型ＧａＮ系半導体層を形成し、次いで前記開口部の底部を含む領域を除いたその他の領域をマスクして前記開口部の底部を含む領域を開口部とするレジストパターンを形成し、前記レジストパターン開口部における前記バンドギャップが大きいＧａＮ系半導体層もしくは前記ｉ型ＧａＮ系半導体層をエッチングによって除去し、次いで、そのエッチングによって除去された領域に、前記ｎ型ＧａＮ系ドリフト層を形成することを特徴とする、請求項６に記載の半導体装置の製造方法。
【請求項１０】
前記ｎ型ＧａＮ系ドリフト層の形成工程では、絶縁層を形成し、次いで、前記開口部の底部を含むことになる領域に絶縁層の開口部を設け、該絶縁層の開口部内に前記ｎ型ＧａＮ系ドリフト層を選択成長させ、その後、前記再成長層を形成したあと、該再成長層上に絶縁性保護膜を形成し、次いで、前記導電性ＧａＮ基板の裏面から、または前記絶縁性保護膜から、前記絶縁層を露出させるトレンチを形成し、該トレンチからの湿式エッチングにより前記絶縁層を除去して空気を充填させることを特徴とする、請求項６に記載の半導体装置の製造方法。
【請求項１１】
開口部が設けられたＧａＮ系積層体を備える縦型の半導体装置の製造方法であって、
ドレイン電極が領域を限定して設けられた高抵抗ＧａＮ系基板を準備する工程と、
前記高抵抗ＧａＮ系基板上に、順次、ｎ型ＧａＮ系ドリフト層／ｐ型ＧａＮ系バリア層／ｎ型ＧａＮ系コンタクト層、を含むＧａＮ系積層体を形成する工程と、
前記ｎ型ＧａＮ系コンタクト層から前記ｎ型ＧａＮ系ドリフト層内に届く開口部を形成する工程と、
前記開口部を覆うように、電子走行層および電子供給層を含む再成長層を形成する工程と、
前記開口部の周囲に、前記ｎ型ＧａＮ系コンタクト層、前記再成長層および前記ｐ型ＧａＮ系バリア層に接するようにソース電極を形成する工程とを備え、
前記ドレイン電極の領域は、平面的にみて前記開口部の底部を含む範囲に限定されていることを特徴とする、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、大電力のスイッチングに用いられる、半導体装置およびその製造方法、とくに窒化物半導体のうちＧａＮ系半導体を用いた半導体装置およびその製造方法に関するものである。
【背景技術】
【０００２】
大電流用のスイッチング素子には、高い逆方向耐圧と低いオン抵抗とが求められる。ＩＩＩ族窒化物半導体を用いた電界効果トランジスタ（ＦＥＴ：Field  Effect  Transistor）は、バンドギャップが大きいことから、高耐圧、高温動作などの点で優れており、とくにＧａＮ系半導体を用いた縦型トランジスタは、大電力の制御用トランジスタとして注目されている。たとえばＧａＮ系半導体に開口部を設けて、その開口部の壁面に二次元電子ガス（２ＤＥＧ：２  Dimensional  Electron  Gas）のチャネルを含む再成長層を設けることで、移動度を高めオン抵抗を低くした縦型ＧａＮ系ＦＥＴの提案がなされている（特許文献１）。この縦型ＧａＮ系ＦＥＴでは、耐圧性能やピンチオフ特性を改善するためにｐ型ＧａＮバリア層などを配置する構造が提案されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００６−２８６９４２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
上記の縦型ＧａＮ系ＦＥＴでは、低いオン抵抗と優れた耐圧性能を得ることができる。しかし、高電流のスイッチング素子として用いられる縦型半導体装置には、低いオン抵抗および高耐圧性能とともに、良好な高周波特性を備えることが必要である。
上記開口部に位置するチャネルからの電子が流入するドレイン電極と、そのドレイン電極に対向するようにエピタキシャル表層に位置するソース電極とは、低いオン抵抗を得るために、大きな面積をとる。とくにソース電極は、エピタキシャル表層と低い接触抵抗を得るために広い面積となる。この結果、ソース電極とドレイン電極とは平行平板コンデンサを構成し、ソース・ドレイン電極間の寄生容量として作用する。この寄生容量は、電力利得などの周波数限界を小さくするなどして、高周波特性を劣化させる。
本発明は、開口部が設けられ、当該開口部にチャネルを備える縦型半導体装置において、高周波特性を向上することができる半導体装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００５】
本発明の半導体装置は、開口部が設けられたＧａＮ系積層体を備える縦型の半導体装置である。この半導体装置では、ＧａＮ系積層体は、表層側へと順次、ｎ型ＧａＮ系ドリフト層／ｐ型ＧａＮ系バリア層／ｎ型ＧａＮ系コンタクト層、を有し、開口部は表層からｎ型ＧａＮ系ドリフト層内にまで届いており、該開口部を覆うように位置する、電子走行層および電子供給層を含む再成長層と、ｎ型ＧａＮ系コンタクト層、再成長層およびｐ型ＧａＮ系バリア層に接するように、前記開口部の周囲に位置するソース電極と、ソース電極とＧａＮ系積層体を挟んで、開口部に中心を合わせて位置するドレイン電極と、再成長層上に位置するゲート電極とを備える。そして、ソース電極を一方の電極とし、またドレイン電極を他方の電極としてその間に誘電材料が配置されたコンデンサを構成するとみて、該コンデンサの容量を低下させる構造である容量低下構造を備えることを特徴とする。
【０００６】
厚み方向に大電流を流す縦型の半導体装置では、低いオン抵抗を確保するためにソース電極等の面積を制限することは難しい。この結果、従来の半導体装置では、ソース電極とドレイン電極とが対向して、その間に充填されるＧａＮ系積層体により所定容量のコンデンサが形成される。これは寄生容量であり、高周波特性を劣化させる。
本発明の構成では容量低下構造を備えるので、寄生容量を低下させることができる。この結果、電流利得または電力利得の周波数限界を拡大することができる。
上記の所定容量のコンデンサを平行平板コンデンサと近似して、電極間に充填された材料の誘電率をε、電極の面積をＳ、電極間の距離をｄとして、容量Ｃ＝（ε・Ｓ）／ｄ、と見積もる。上記の容量低下構造は、この容量Ｃについて、（Ｋ１）誘電率εを低下させる構造、か、または（Ｋ２）平面的にみて重複する部分の電極の面積Ｓを減少する構造である。
【０００７】
上記容量低下構造であって、ＧａＮ系積層体は導電性ＧａＮ系基板上に形成され、ドレイン電極は該導電性ＧａＮ系基板に位置し、ソース電極と導電性ＧａＮ系基板とは、平面的に見て重複していて、ｎ型ＧａＮ系ドリフト層は、開口部の底部を含む領域に限定されており、その限定されたｎ型ＧａＮ系ドリフト層の周りに、該ｎ型ＧａＮ系ドリフト層の誘電率よりも低い誘電率を有する低誘電率材料を充填することができる。
これによって、寄生容量は低下して、高周波特性を向上させることができる。なお、誘電率εは、真空に対する比を表す比誘電率εｒおよび真空の誘電率εｏの積εｒ・εｏであり、材料間の誘電率の比較をする場合、比誘電率で説明すれば十分である。以後の説明では、とくに断らない限り、誘電率といえば比誘電率をさしている。
【０００８】
上記低誘電率材料が、空気、絶縁膜、ノンドープＧａＮ系半導体、および前記ｎ型ＧａＮ系ドリフト層よりも大きいバンドギャップを有するＧａＮ系ワイドギャップ半導体のうちの、少なくとも１つとすることができる。
これによって、約９．５の比誘電率を有するＧａＮ系ドリフト層を、空気（比誘電率約１）、ＳｉＯ２（比誘電率３．５〜４．０）などに置き換えることで、容量を低下させることができる。
【０００９】
上記と異なる容量低下構造であって、ＧａＮ系積層体は高抵抗（絶縁性）ＧａＮ系基板上に形成され、ドレイン電極は、平面的にみて開口部の底部を含む領域に限定されるように高抵抗ＧａＮ系基板内に位置し、ｎ型ＧａＮ系ドリフト層に接することができる。
この構成によれば、一方のソース電極は開口部の周囲に位置し、他方のドレイン電極は開口部の底部を含む領域に限定されて、高抵抗ＧａＮ系基板内に位置する。この配置では、平行平板コンデンサの電極は平面的にみて重複部分がない。このため、容量はゼロにはならないが大幅に低下し、高周波特性を向上させることができる。
【００１０】
高抵抗ＧａＮ系基板内に限定されて位置するドレイン電極を、高抵抗ＧａＮ系基板の裏面に露出する部分を持つように位置させるか、または、高抵抗ＧａＮ系基板の裏面に露出する部分を持たないように位置させることができる。
基板の裏面に露出する部分を持つドレイン電極の場合、高抵抗ＧａＮ系基板の裏面側から外部配線を導電接続することができ、半導体装置の配線をコンパクトに構成することができる。基板の裏面に露出する部分を持たない場合、ＧａＮ系積層体の側から外部配線を接続することになるが、用途によっては好都合の場合もある。
【００１１】
本発明の半導体装置の製造方法は、開口部が設けられたＧａＮ系積層体を備える縦型の半導体装置の製造方法である。この製造方法は、導電性ＧａＮ系基板上に、順次、ｎ型ＧａＮ系ドリフト層／ｐ型ＧａＮ系バリア層／ｎ型ＧａＮ系コンタクト層、を含むＧａＮ系積層体を形成する工程と、ｎ型ＧａＮ系コンタクト層からｎ型ＧａＮ系ドリフト層内に届く開口部を形成する工程と、開口部を覆うように、電子走行層および電子供給層を含む再成長層を形成する工程と、開口部の周囲に、ｎ型ＧａＮ系コンタクト層、再成長層およびｐ型ＧａＮ系バリア層に接するようにソース電極を形成する工程とを備える。そして、ＧａＮ系積層体のｎ型ＧａＮ系ドリフト層の形成工程では、開口部の底部を含む領域に限定して該ｎ型ＧａＮ系ドリフト層を形成し、当該ｎ型ＧａＮ系ドリフト層の周囲に、そのｎ型ＧａＮ系ドリフト層の誘電率よりも低い誘電率を有する材料を形成することを特徴とする。
この方法によって、寄生容量を低下させた半導体装置を既存の製造装置を用いて簡単に製造することができる。
【００１２】
ｎ型ＧａＮ系ドリフト層の形成工程では、絶縁層を形成し、次いで、開口部の底部を含むことになる領域の絶縁層に開口部を設け、その絶縁層の開口部内にｎ型ＧａＮ系ドリフト層を選択成長させることができる。
この方法によって、既存の方法を用いて簡単に寄生容量の低い半導体装置を製造することができる。すなわち、電子が流れる開口部の下方領域にｎ型ＧａＮ系ドリフト層を形成しながら、その周囲を誘電率の低いＳｉＯ２などの絶縁膜で形成して、寄生容量の低減をはかった半導体装置を簡単に製造することができる。
【００１３】
上記のｎ型ＧａＮ系ドリフト層の形成工程では、（１）ｉ型ＧａＮ系半導体層を形成し、次いで、開口部の底部を含むことになる領域にｎ型不純物を注入するか、または（２）ｎ型ＧａＮ系半導体層を形成し、次いで、開口部の底部を含む領域の周りになることになる領域にｐ型不純物を、ｎ型ＧａＮ系半導体層におけるｎ型不純物を相殺するように注入することができる。
この方法で、寄生容量の小さい半導体装置を簡単に得ることができる。
【００１４】
上記のｎ型ＧａＮ系ドリフト層の形成工程では、（１）ｎ型ＧａＮ系半導体層を形成し、次いで開口部の底部を含む領域をマスクしてその他の領域を開口部とするレジストパターンを形成し、そのレジストパターン開口部におけるｎ型ＧａＮ系半導体層をエッチングによって除去し、次いで、そのエッチングによって除去された領域に、ｎ型ＧａＮ系ドリフト層よりもバンドギャップが大きいＧａＮ系半導体層もしくはｉ型ＧａＮ系半導体層を形成する、か、または（２）ｎ型ＧａＮ系ドリフト層よりもバンドギャップが大きいＧａＮ系半導体層もしくはｉ型ＧａＮ系半導体層を形成し、次いで開口部の底部を含む領域を除いたその他の領域をマスクして開口部の底部を含む領域を開口部とするレジストパターンを形成し、そのレジストパターン開口部におけるバンドギャップが大きいＧａＮ系半導体層もしくはｉ型ＧａＮ系半導体層をエッチングによって除去し、次いで、そのエッチングによって除去された領域に、ｎ型ＧａＮ系ドリフト層を形成することができる。
上記の方法によって、寄生容量の小さい半導体装置を比較的簡単に得ることができる。
【００１５】
ｎ型ＧａＮ系ドリフト層の形成工程では、絶縁層を形成し、次いで、開口部の底部を含むことになる領域に絶縁層の開口部を設け、該絶縁層の開口部内にｎ型ＧａＮ系ドリフト層を選択成長させ、その後、再成長層を形成したあと、該再成長層上に絶縁性保護膜を形成し、次いで、導電性ＧａＮ基板の裏面から、または絶縁性保護膜から、絶縁層を露出させるトレンチを形成し、該トレンチからの湿式エッチングにより絶縁層を除去して空気を充填させることができる。
上記の方法によって、比誘電率が小さい（約１）の空気層をｎ型ＧａＮ系ドリフト層の周りに配置した半導体装置を簡単に製造することができる。
【００１６】
本発明の別の半導体装置の製造方法は、開口部が設けられたＧａＮ系積層体を備える縦型の半導体装置を製造する。この製造方法は、ドレイン電極が領域を限定して設けられた高抵抗ＧａＮ系基板を準備する工程と、高抵抗ＧａＮ系基板上に、順次、ｎ型ＧａＮ系ドリフト層／ｐ型ＧａＮ系バリア層／ｎ型ＧａＮ系コンタクト層、を含むＧａＮ系積層体を形成する工程と、ｎ型ＧａＮ系コンタクト層からｎ型ＧａＮ系ドリフト層内に届く開口部を形成する工程と、開口部を覆うように、電子走行層および電子供給層を含む再成長層を形成する工程と、開口部の周囲に、ｎ型ＧａＮ系コンタクト層、再成長層およびｐ型ＧａＮ系バリア層に接するようにソース電極を形成する工程とを備える。そして、ドレイン電極の領域は、平面的にみて開口部の底部を含む範囲に限定されていることを特徴とする。
この方法によって、ともに導電性部分であるソース電極とドレイン電極とが平面的にみて重複しないか、または重複部分が非常に小さい、半導体装置を比較的容易に製造することができる。
【発明の効果】
【００１７】
本発明によれば、開口部が設けられ、当該開口部にチャネルを備える縦型半導体装置において、寄生容量を小さくすることで高周波特性を向上することができる。
【図面の簡単な説明】
【００１８】
【図１】本発明の実施の形態１における縦型ＧａＮ系ＦＥＴ（半導体装置）を示す断面図である（図３のＩ−Ｉ線に沿う断面図）。
【図２】図１の縦型ＧａＮ系ＦＥＴの変形例を示す半導体装置の断面図である。
【図３】図１の縦型ＧａＮ系ＦＥＴの平面図である。
【図４】図１と同じ断面図を呈し、図３と別の形態の縦型ＧａＮ系ＦＥＴを示す平面図である。
【図５】図１の縦型ＧａＮ系ＦＥＴの製造方法を示し、（ａ）支持基体上にｎ−型ＧａＮドリフト層よりも小さい誘電率を有する絶縁層を形成したあとレジストパターンを形成し、（ｂ）そのレジストパターンをマスクにして絶縁層をエッチングして開口部を設け、（ｃ）その開口部にｎ−型ＧａＮドリフト層をエピタキシャル成長し、（ｄ）レジストパターンを除去しながらリフトオフした後の状態、を示す図である。
【図６】ｐ型ＧａＮバリア層およびｎ＋型ＧａＮコンタクト層を形成した状態を示す図である。
【図７】エッチングによって開口部を設けた状態を示す図である。
【図８】ＲＩＥによって開口部を設ける段階を示し、（ａ）はレジストパターンを配置した状態、（ｂ）はイオンを照射しながら開口を掘り下げて開口を拡大（後退）させてゆく状態、を示す図である。
【図９】開口部に、再成長層を形成した状態を示す図である。
【図１０】再成長層上に絶縁膜を成長させた状態を示す図である。
【図１１】本発明の実施の形態２における縦型ＧａＮ系ＦＥＴ（半導体装置）を示す断面図である。
【図１２】本発明の実施の形態３における縦型ＧａＮ系ＦＥＴ（半導体装置）を示す断面図である。
【図１３】本発明の実施の形態４における縦型ＧａＮ系ＦＥＴ（半導体装置）を示す断面図である。
【図１４】図１３に示す半導体装置の変形例を示し、本発明の実施の形態４に属する半導体装置の断面図である。
【図１５】実施例において限定されたｎ−型ＧａＮドリフト層の周囲に配置する酸化ケイ素層の厚みを変えたとき、その厚みが電力利得遮断周波数および電流利得遮断周波数に及ぼす影響を示す図である。
【発明を実施するための形態】
【００１９】
（実施の形態１）
図１は、本発明の実施の形態１における縦型ＧａＮ系ＦＥＴ（半導体装置）１０を示す断面図である。縦型ＧａＮ系ＦＥＴ１０は、導電性のＧａＮ基板１と、その上にエピタキシャル成長した、ｎ−型ＧａＮドリフト層４／ｐ型ＧａＮバリア層６／ｎ＋型ＧａＮコンタクト層７、を備える。ここで、ｎ−型ＧａＮドリフト層４は、平面的に見てほぼ開口部２８の範囲に限定されていて、全体に広がっていない。ｎ−型ＧａＮドリフト層４の外側には、そのｎ−型ＧａＮドリフト層４よりも誘電率εが小さい絶縁層３１が充填されている。すなわち開口部の底部２８ｂに中心を合わせて位置するｎ−型ＧａＮドリフト層４の外側であって、導電性ＧａＮ基板１とｐ型ＧａＮバリア層６との間に、絶縁層３１が配置される。絶縁層３１は、ｎ−型ＧａＮドリフト層４よりも誘電率が低ければ何でもよい。たとえば酸化珪素ＳｉＯ２を挙げることができる。半導体ＧａＮの比誘電率が９．５であるのに対して、酸化珪素ＳｉＯ２の比誘電率（１ＭＨｚ）は３．８である。このため、ソース電極Ｓとドレイン電極Ｄとを二電極とするコンデンサの容量は、大雑把にほぼ半減する。この結果、高周波特性は向上する。
【００２０】
上記の、絶縁層３１によって周囲限定されたｎ−型ＧａＮドリフト層４／ｐ型ＧａＮバリア層６／ｎ＋型ＧａＮコンタクト層７は、ＧａＮ系積層体１５を構成する。ＧａＮ基板１の種類によっては、ＧａＮ基板１とｎ−型ＧａＮドリフト層４との間にＡｌＧａＮ層またはＧａＮ層からなるバッファ層を挿入してもよい。
なお、ＧａＮ基板１は、導電性であれば、いわゆる一体物の厚手のＧａＮ基板でも、または支持基体上にオーミック接触するＧａＮ層を有する基板であってもよい。さらに、ＧａＮ系積層体の成長時にＧａＮ基板等の上に形成して、その後の工程で、ＧａＮ基板等の所定厚み部分を除いて、製品の状態では薄いＧａＮ層下地のみが残っているものであってもよい。これら、ＧａＮ基板、支持基体上にオーミック接触するＧａＮ層を有する基板、製品に薄く残された下地のＧａＮ層などを、単にＧａＮ基板と略称する場合もある。絶縁性基板は、実施の形態４において触れるが、ＧａＮ基板の形態として導電性かまたは絶縁性かの違いはあるが、その他の基板の形態としては、上記導電性基板の場合と変わりはない。
上記の薄い下地の導電性ＧａＮ層の場合、ドレイン電極は、製造工程および製品の構造によるが、薄いＧａＮ層の表面または裏面に設けることができる。本実施の形態では、ＧａＮ基板または支持基体等が製品に残る場合、当該支持基体または基板は、導電性とする。導電性の場合は、ドレイン電極は、その支持基体または基板の裏面（下）またはおもて面（上）に直接設けることができる。
また、ｐ型ＧａＮバリア層は、本実施の形態ではｐ型ＧａＮバリア層６としているが、ｐ型ＡｌＧａＮ層を用いてもよい。積層体１５を構成するその他の層についても、場合に応じて、上記に示したＧａＮ層を他のＧａＮ系半導体層としてよい。
【００２１】
ＧａＮ系積層体１５には、ｎ＋型ＧａＮコンタクト層７からｐ型ＧａＮバリア層６まで貫通してｎ−型ＧａＮドリフト層４内に至る開口部２８が設けられている。開口部２８は、壁面（側面）２８ａと底部２８ｂとで形成されている。その開口部２８の壁面２８ａおよび底部２８ｂと、ＧａＮ系積層体１５の表層（ｎ＋型ＧａＮコンタクト層７）とを被覆するように、エピタキシャル成長した再成長層２７が形成されている。再成長層２７は、ｉ(intrinsic)型ＧａＮ電子走行層２２およびＡｌＧａＮ電子供給層２６で構成される。ｉ型ＧａＮ電子走行層２２とＡｌＧａＮ電子供給層２６との間にＡｌＮ等の中間層を挿入してもよい。ソース電極Ｓは、ＧａＮ系積層体１５上において、再成長層２７、ｎ＋型コンタクト層７、およびｐ型ＧａＮバリア層６に電気的に接続する。図１では、ソース電極Ｓは、下方に延在して、その側面で再成長層２７の端面およびｎ＋型コンタクト層７に接触し、その先端部でｐ型ＧａＮバリア層６に接触して電気的接続を得ている。ドレイン電極Ｄは導電性ＧａＮ基板１の裏面に位置する。
【００２２】
ｐ型ＧａＮバリア層６は、オフ時の耐圧性能向上、およびピンチオフ特性向上のために必要である。とくにソース電極Ｓと電気的に接続されることで、ｐ型ＧａＮバリア層６は、上記のオフ時の耐圧性能向上、およびピンチオフ特性向上を安定して奏することができる。ｐ型ＧａＮバリア層６がソース電極Ｓと電気的に接続されるもう一つの利点は、逆バイアス時にｐ型ＧａＮバリア層６とｎ−型ドリフト層４とのｐｎ接合にできる空乏層で発生する正孔を吸収できることである。これによって、正孔が残存することによる耐圧低下が防止され、良好な耐圧性能を継続して長期間、安定に得ることができる。
【００２３】
再成長層２７を覆って、ゲート電極Ｇの下に絶縁膜９が位置している。この絶縁膜９は、ゲート電極に正電圧を印加したときのゲートリーク電流を抑制するために配置されていて、大電流動作がしやすくなる。また、しきい値電圧をより正方向にシフトできるため、ノーマリーオフを得やすくなる。ただし、この絶縁膜９は、なくてもよく、必須ではない。
【００２４】
動作オン時には、再成長層２７において、ｉ型ＧａＮ電子走行層２２内のＡｌＧａＮ電子供給層２６側の界面に、二次元電子ガス（２ＤＥＧ：2  Dimensional  Electron  Gas）が生成する。格子定数の違いに起因する自然分極やピエゾ分極等によって二次元電子ガスがｉ型ＧａＮ電子走行層２２内のＡｌＧａＮ層側の界面に生じる。電子は、ソース電極Ｓからその二次元電子ガスを経てｎ−型ＧａＮドリフト層４からドレイン電極Ｄにいたる経路をとる。再成長層２７におけるｉ型ＧａＮ電子走行層２２とＡｌＧａＮ電子供給層２６とは、同じ成長槽内で連続して成長されるため、界面における不純物準位等の密度は低く抑えられる。このため、開口部２８を設けて厚み方向に大電流を流す形態をとりながら、低いオン抵抗で大電流（面積当たり）を流すことができる。
【００２５】
上記のように、従来の縦型半導体装置では、ソース電極Ｓと、ドレイン電極Ｄまたは導電性ＧａＮ基板１との間には寄生容量が形成され、高周波特性が芳しくなかった。高周波特性は、たとえば電力利得Ｇｕが得られなくなる限界周波数（電力利得遮断周波数）ｆｍａｚおよび／または電流利得｜ｈ２１｜２が得られなくなる限界周波数（電流利得遮断周波数）ｆＴによって判断される。これら電力利得遮断周波数）ｆｍａｚや電流利得遮断周波数ｆＴが高いほど、高周波特性が優れている。
開口部２８に中心を合わせ、底部２８ｂを含むようにｎ−型ＧａＮドリフト層４が位置することで、オン動作時、電子流は絶縁層３１に妨げられることなく、そのｎ−型ＧａＮドリフト層４を通って、導電性ＧａＮ基板１／ドレイン電極Ｄに到達する。そして、ｎ−型ＧａＮドリフト層４の外側であって、導電性ＧａＮ基板１とｐ型ＧａＮバリア層６との間には、ｎ−型ＧａＮドリフト層４よりも誘電率が低い絶縁層３１が配置される。このため寄生容量は小さくなり、高周波特性を向上することができる。
【００２６】
ｎ−型ＧａＮドリフト層４は、ｎ型不純物濃度を、たとえば１Ｅ１５ｃｍ−３以上１Ｅ１７ｃｍ−３以下として、厚みは、たとえば１．０μｍ以上１０．０μｍ以下とするのがよい。
ｐ型ＧａＮバリア層６のｐ型不純物濃度は、１Ｅ１７ｃｍ−３〜１Ｅ１９ｃｍ−３程度とするのがよい。ｐ型不純物には、ＭｇなどのＧａＮ系半導体中にアクセプタを形成する不純物が用いられる。また、ｐ型ＧａＮバリア層６の厚みは、ｎ−型ＧａＮドリフト層の厚み等によって変わり、設計事項である。このため、厚み範囲は一概に決めることはできない。しかし、代表的な厚みについては、多くの仕様において用いられる厚みという点から、０．３μｍ〜１μｍ程度をあげることができる。これより薄いと、十分な耐圧性能やピンチオフ特性を得られないので、厚みの下限とみてもよい。このｐ型ＧａＮバリア層６は、この０．３μｍ〜１μｍ程度の厚みを持つことから、あまり高濃度のＭｇ濃度を含有させると、ｐ型ＧａＮバリア層６の端面に向かって直線的に移動してチャネルに悪影響（オン抵抗の増大）を及ぼす。また、チャネルＯＦＦ時のｎ−型ＧａＮドリフト層とのｐｎ接合での逆方向特性（耐圧性能）を劣化させる。
ｎ＋型ＧａＮコンタクト層７のｎ型不純物濃度は５Ｅ１７ｃｍ−３〜５Ｅ１９ｃｍ−３程度とするのがよい。また厚みは、０．１μｍ〜０．６μｍ程度とし、長さは、０．５μｍ以上５μｍ以下とするのがよい。
【００２７】
図２に示すように、絶縁層３１の厚みは、ｎ−型ＧａＮドリフト層４の全厚みと合わせる必要はなく、ｎ−型ＧａＮドリフト層４の何割かの厚みであってもよい。誘電率の低い誘電体（絶縁層３１）で置き換える限り、電極間の誘電体の厚み比率を変化させても、容量は低下する。製造上、図２に示すように、開口底部２８ｂの側にｎ−型ＧａＮドリフト層４を広く配置するのがよい。すなわち絶縁膜３１は、基板１側に配置するのがよい。ただ、絶縁層３１は、ｐ型ＧａＮバリア層６に接する側に配置してもよい。
【００２８】
図３は、図１に示した縦型ＧａＮ系半導体装置１０の平面図であり、図１は本図におけるＩ−Ｉ線に沿う断面図である。図３によれば、開口部２８を六角形とし、ゲート配線１２を避けながら、その周囲をほぼソース電極Ｓで覆って、最密充填(ハニカム構造)とすることにより単位面積当たりのゲート電極周囲長を長く取れる。このような形状の面からも、オン抵抗を下げることができる。また、平面図から読み取れるソース電極Ｓの大きな広さから、これまで繰り返し説明してきた、ソース電極Ｓとドレイン電極Ｄまたは導電性ＧａＮ基板とを二つの電極とする寄生容量の重大さを知ることができる。
電流は、ソース電極Ｓから、直接に、またはｎ＋型ＧａＮコンタクト層７を経由して、再成長層２７内のチャネル（電子走行層２２）に入り、ＧａＮドリフト層４を経て、ドレイン電極Ｄへと流れる。ソース電極Ｓおよびその配線と、ゲート電極Ｇ、ゲート配線１２およびゲートパッド１３から構成されるゲート構成体とが、相互に干渉しないために、ソース配線は、図示しない層間絶縁膜上に設けられる。層間絶縁膜にはビアホールが設けられ、そのビアホールに充填された導電部を含むソース電極Ｓは、層間絶縁膜上のソース導電層（図示せず）と導電接続される。このような構造によって、ソース電極Ｓを含むソース構成体は、大電力用の素子に好適な、低い電気抵抗および高い移動度、を持つことができる。
図４は、図１と同じような断面構造を有しながら、平面構造は図３に示すものと異なる、本発明の縦型ＧａＮ系ＦＥＴの開口部配列および電極構造を示す平面図である。この図４に示す電極構造等を有する縦型ＧａＮ系ＦＥＴも本発明の実施の形態例である。開口部２８を細長い矩形状にして、その細長い矩形状の開口部２８を密に配置することでも、上記の面積当たりの開口部周囲長を大きくでき、この結果、電流密度を向上させることができる。この場合、ゲート電極Ｇとソース電極Ｓとは、長手方向を並行させたゲートパッド１３とソースパッド１４とに直交するように相手側へ延び出て、相互に櫛歯状に入り組む形状を呈する。高周波用の縦型ＧａＮ系ＦＥＴとしては、図４に示すように、ゲート電極Ｇとソース電極Ｓとが櫛歯状に配置される形態のほうが普通である。
【００２９】
次に、本実施の形態における半導体装置１０の製造方法を説明する。図５（ａ）に示すように、導電性ＧａＮ基板１上に、誘電率がｎ−型ＧａＮドリフト層４よりも小さい絶縁膜３１ａを形成する。このあとレジストパターンＭ１を設け、次いで湿式エッチングによって、ｎ−型ＧａＮドリフト層４が形成されることになる範囲に開口部３１ｈを設ける（図５（ｂ））。この開口部３１ｈは開口部底部２８ｂを含む範囲の大きさとするのがよい。このあと、レジストパターンＭ１を用いて、図５（ｃ）に示すように、導電性ＧａＮ基板上であって開口部３１ｈの中にｎ−型ＧａＮドリフト層４を成長する。レジストパターンＭ１上にも同じ機会に堆積したｎ−型ＧａＮ堆積層４ｆができる。このｎ−型ＧａＮ堆積層４ｆは、レジストパターンＭ１を除去するときにリフトオフされる。
【００３０】
このあと、図６に示すように、ｎ−型ＧａＮドリフト層４を中心にして絶縁層３１の上にもエピタキシャル成長が広がる条件（成長速度など）をとりながら、ｐ型ＧａＮバリア層６を形成する。次いで、ｎ＋型ＧａＮコンタクト層７を成長して、積層体１５を完成する。上述のように、ＧａＮ基板１とｎ−型ＧａＮドリフト層４との間にＧａＮ系バッファ層（図示せず）を挿入してもよい。
上記の層の形成は、ＭＯＣＶＤ（有機金属化学気相成長）法などを用いるのがよい。たとえばＭＯＣＶＤ法で成長することで、結晶性の良好な積層体１５を形成できる。ＧａＮ基板１の形成において、導電性基板上に窒化ガリウム膜をＭＯＣＶＤ法によって成長させる場合、ガリウム原料として、トリメチルガリウムを用いる。窒素原料としては高純度アンモニアを用いる。キャリアガスとしては純化水素を用いる。高純度アンモニアの純度は９９．９９９％以上、純化水素の純度は９９．９９９９９５％以上である。ｎ型ドーパント（ドナー）のＳｉ原料には水素ベースのシランを用い、ｐ型ドーパント（アクセプタ）のＭｇ原料にはシクロペンタジエニルマグネシウムを用いるのがよい。
導電性基板としては、直径２インチの導電性窒化ガリウム基板を用いる。１０３０℃、１００Ｔｏｒｒで、アンモニアおよび水素の雰囲気中で、基板クリーニングを実施する。その後、１０５０℃に昇温して、２００Ｔｏｒｒ、Ｖ／ＩＩＩ比＝１５００で窒化ガリウム層を成長させる。
【００３１】
次に、図７に示すように、開口部２８をＲＩＥ（反応性イオンエッチング）によって形成する。図８（ａ）および（ｂ）に示すように、エピタキシャル層４，６，７の表面にレジストパターンＭ２を形成した後、ＲＩＥによって、レジストパターンＭ２をエッチングして後退させながら開口を広げて開口部２８を設ける。このＲＩＥ工程において、開口部２８の斜面、すなわち積層体１５の端面は、イオン照射を受けて損傷される。損傷部では、ダングリンドボンド、格子欠陥の高密度領域などが発生し、その損傷部にＲＩＥ装置由来または特定できていない部分からの導電性不純物が到達して富化が生じる。この損傷部の発生は、ドレインリーク電流の増大をもたらすので、修復する必要がある。水素やアンモニアを所定レベル含むことで、このあと説明する再成長層２７の成長時に、ダングリンドボンド等の修復、および不純物の除去や不活性化を得ることができる。
【００３２】
次いで、レジストパターンＭ２を除去し、ウエハを洗浄した後、当該ウエハをＭＯＣＶＤ装置に導入して、図９に示すように、アンドープＧａＮからなる電子走行層２２、およびアンドープＡｌＧａＮからなる電子供給層２６を含む再成長層２７を成長する。このアンドープＧａＮ層２２およびＡｌＧａＮ層２６の成長においては、（ＮＨ３＋Ｈ２）雰囲気において熱クリーニングを行い、引き続き（ＮＨ３＋Ｈ２）を導入しつつ有機金属原料を供給する。この再成長層２７の形成前の熱クリーニング時または形成時に、上記の損傷部の修復、導電性不純物の除去やパッシベーション化を進行させる。
次いで、上記ウエハをＭＯＣＶＤ装置から取り出し、図１０に示すように、絶縁膜９を成長させる。その後、再びフォトリソグラフィと電子ビーム蒸着法を用いて、図１に示すように、ソース電極Ｓをエピタキシャル層表面に、ドレイン電極ＤをＧａＮ系基板１の裏面に形成する。
【００３３】
（実施の形態２）
図１１は、本発明の実施の形態２における縦型ＧａＮ系ＦＥＴ（半導体装置）１０を示す断面図である。本実施の形態では、ｎ−型ＧａＮドリフト層４は、開口底部２８ｂを含む範囲に限定され、その限定されたｎ−型ＧａＮドリフト層４の周囲は空気層３０とされている。空気は、誘電率が真空より少し高いだけで、ほぼ同じとみることができる。したがって比誘電率は約１であり、どのような物質よりも小さい誘電率である。ｎ−型ＧａＮドリフト層４の比誘電率は、大雑把に１０であるので、空気とすることで、寄生容量を大幅に減少させることができる。
【００３４】
図１においてｎ−型ＧａＮドリフト層４の周囲の全厚みを、より誘電率が低い絶縁体で置換したのを、図２において全厚みの部分を置換でもよいことを示した。同様に、図１１に示したｎ−型ＧａＮドリフト層４の周囲の全厚みを空気層３０としないで、その厚みを部分的に空気層３０として残りの厚みをｎ−型ＧａＮドリフト層４としてもよい。
【００３５】
本実施の形態の半導体装置の製造方法は、次の工程で行う。まず、実施の形態１の半導体装置の製造方法と、図１０に示す状態まで共通に進行する。図１０に示す中間製品に対して、ｎ−型ＧａＮドリフト層４の周囲の絶縁層３１が露出するように、導電性ＧａＮ基板１、または絶縁膜９／再成長層２７／ｎ＋型ＧａＮコンタクト層７／ｐ型ＧａＮバリア層６、に断続的なトレンチを設ける。このために、そのトレンチに開口部を持つレジストパターンを形成し、その後、ドライまたはウェットエッチングによって、絶縁層３１内にまで届くトレンチを形成する。そのあと、同じレジストパターンまたは新たなレジストパターンを形成して、上記のトレンチからエッチ液を注入して、ウェットエッチングによって絶縁層３１を除去する。絶縁層３１は、全厚みを除去しないで、壁面および底部ともに所定の微小厚み残すのがよい。また、トレンチを塞ぐ金属層の形成では、角度を付けてトレンチが遮蔽される配置または姿勢で行うのがよい。
【００３６】
（実施の形態３）
図１２は、本発明の実施の形態３における縦型ＧａＮ系ＦＥＴ（半導体装置）１０を示す断面図である。本実施の形態では、ｎ−型ＧａＮドリフト層４は、開口底部２８ｂを含む範囲に限定され、その限定されたｎ−型ＧａＮドリフト層４の周囲は、ｉ型ＧａＮ層などの不純物を含まない真性半導体層３２がｎ−型ＧａＮドリフト層４の全厚みに配置されている。ｎ型不純物を低くされることで、真性半導体層３２は、その誘電率は低くなる。その結果、寄生容量を低くでき、高周波特性を向上させることができる。
上記のｉ型ＧａＮなどのｎ型不純物濃度を低減された半導体層３２は、バンドギャップがｎ−型ＧａＮドリフト層４よりも大きいＧａＮ系半導体３２であってもよい。バンドギャップがｎ−型ＧａＮドリフト層４よりも大きいＧａＮ系半導体３２は、不純物濃度が低い真性ＧａＮ系半導体と同様に、誘電率がｎ−型ＧａＮドリフト層４よりも小さい。バンドギャップがｎ−型ＧａＮドリフト層４よりも大きいＧａＮ系半導体３２を周囲に配置することで、寄生容量を低下させることができ、高周波特性を向上することができる。バンドギャップがｎ−型ＧａＮドリフト層４よりも大きいＧａＮ系半導体３２は、ｎ−型の範疇でｎ型不純物を含んでもよい。
上記のｎ型不純物が低いｉ型ＧａＮ層３２またはバンドギャップがｎ−型ＧａＮドリフト層４よりも大きいＧａＮ系半導体３２は、ｎ−型ＧａＮドリフト層４の周囲の全厚みを置き換えなくてもよい。上述のように、ｎ−型ＧａＮドリフト層４の周囲において、厚みを部分的に占めるだけでよく、残りはｎ−型ＧａＮドリフト層４が延在してもよい。
【００３７】
（実施の形態４）
図１３は、本発明の実施の形態４における縦型ＧａＮ系ＦＥＴ（半導体装置）１０を示す断面図である。縦型ＧａＮ系ＦＥＴ１０は、絶縁性ＧａＮ基板１１と、その上にエピタキシャル成長した、ｎ−型ＧａＮドリフト層４／ｐ型ＧａＮバリア層６／ｎ＋型ＧａＮコンタクト層７、を備える。実施の形態１〜３における半導体装置と異なり、本実施の形態では、ｎ−型ＧａＮドリフト層４は開口底部２８ｂを含む範囲に限定されない。
本実施の形態では、高抵抗ＧａＮ基板または絶縁性基板１１内にドレイン電極Ｄが形成されている点に特徴を有する。とくにドレイン電極Ｄは、開口底部２８ｂに面する範囲に限定され、絶縁性ＧａＮ基板１１を貫通している。このドレイン電極Ｄの配置構造によって、平面的にみてドレイン電極Ｄや導電性基板などの導電性部分が、ソース電極Ｓと重なる部分はなくなる。この結果、平行平板コンデンサという描像は成立しなくなる。この結果、寄生容量は大きく低下して、高周波特性は向上する。
上記のドレイン電極Ｄは、絶縁性基板１１を貫通しており、絶縁性基板１１の裏面にも露出するので、配線を絶縁性基板１１の裏面からとることができる。この結果、コンパクトな配線構造を形成することができる。
上記の絶縁性ＧａＮ系基板１１は、既存の設備および金属層形成方法を用いて、ドレイン電極Ｄを絶縁性ＧａＮ系基板１１の所定領域内に限定して形成することで、容易に得ることができる。
【００３８】
図１４は、図１３の半導体装置の変形例（実施の形態４の変形例）であり、本発明の実施の形態の一つである。この変形例では、高抵抗ＧａＮ基板または絶縁性基板１１内にドレイン電極Ｄが形成され、そのドレイン電極Ｄは、開口底部２８ｂに面する範囲に限定されている点で、図１３の半導体装置に共通する。したがって平面的にみてドレイン電極Ｄや導電性基板などの導電性部分が、ソース電極Ｓと重なる部分はない。この結果、寄生容量は大きく低下して、高周波特性は向上する。
しかし、本変形例では、ドレイン電極Ｄは、ＧａＮ系積層体１５に接しているが、絶縁性ＧａＮ基板１１の裏面に露出していない。このため、ドレイン電極Ｄに接続する配線は、ＧａＮ系積層体１５の側からアクセスする必要がある。
【実施例】
【００３９】
実施の形態１の図２に示した半導体装置について、絶縁層３１の厚さを変化させてＳ（ＲＦ）パラメータのシミュレーションを行った。半導体装置１０の形態は次のとおりである。
ｎ−型ＧａＮドリフト層４：開口底部２８ｂを含むｎ−型ＧａＮドリフト層の厚みを５μｍとし、そのｎ型不純物濃度は、すべての試験体に対して同一の、１Ｅ１６ｃｍ−３とした。
ｎ−型ＧａＮドリフト層４の周囲に配置する絶縁層３１は、ＳｉＯ２（比誘電率３．８）とした。また、その配置は、ｎ−型ＧａＮドリフト層４の厚みの下側（基板側）部分のみとして、上側（開口部側）はｎ−型ＧａＮドリフト層４が延在する形態とした（図２参照）。絶縁層３１の厚みは、ゼロ（従来の半導体装置と同じ）から３．５μｍの範囲に変化させた。厚み３．５μｍの場合、ｎ−型ＧａＮドリフト層４の全厚みの７０％をＳｉＯ２で置き換えたことになる。
【００４０】
コンピュータシミュレーションによって、電力利得（Ｇｕ）および電流利得（｜ｈ２１｜２）の周波数依存性を求め、電力利得および電流利得が１となる遮断周波数を求めた。結果を、図１５に示す。図１５によれば、電流利得遮断周波数ｆＴは、絶縁層３１の増大につれてほとんど変わらないか、または少し低下する傾向がみられる。しかし、電力遮断周波数ｆｍａｘは、酸化ケイ素の厚み１．５μｍを底にして、より厚い範囲で上昇する。とくに酸化ケイ素の厚み３．５μｍでは、最高の電力遮断周波数ｆｍａｘを示す。
実施例では、酸化ケイ素は、ｎ−型ＧａＮドリフト層４の全厚みの７０％を占める範囲までしか検討していない。酸化ケイ素の比率をこれより高めることで、より一層、電力遮断周波数ｆｍａｘは拡大し、電流利得遮断周波数ｆＴもこれに均衡のとれた値を示すものと考えられる。製造上の制御は難しいが、図２における絶縁膜３１の厚みをより厚くして、たとえば図１に示すようにｎ−型ＧａＮドリフト層４の厚みと同じにすることで、より一層高い電力遮断周波数ｆｍａｘを得ることができる。
【００４１】
上記開示された本発明の実施形態の構造は、あくまで例示であって、本発明の範囲はこれらの記載の範囲に限定されるものではない。本発明の範囲は、特許請求の範囲の記載によって示され、さらに特許請求の範囲の記載と均等の意味及び範囲内でのすべての変更を含むものである。
【産業上の利用可能性】
【００４２】
本発明の半導体装置等によれば、開口部を有する縦型の半導体装置において、ソース電極とドレイン電極または導電性基板との間の、開口底部に位置するｎ−型ＧａＮドリフト層の周囲を、より誘電率の低い絶縁層、半導体等で形成することで、寄生容量を下げて高周波特性を向上させることができる。また、別の構成であるが、絶縁性基板内に開口底部に対面する領域に限定されたドレイン電極を設けることで、やはり寄生容量を減少させて高周波特性を向上させることができる。
【符号の説明】
【００４３】
１  ＧａＮ基板、４  ｎ−型ＧａＮドリフト層、６  ｐ型ＧａＮバリア層、７  ｎ＋型ＧａＮコンタクト層、９  絶縁膜、１０  半導体装置（縦型ＧａＮ系ＦＥＴ）、１１  絶縁性（高抵抗）基板、１２  ゲート配線、１３  ゲートパッド、１４  ソースパッド、１５  ＧａＮ系積層体、２２  ＧａＮ電子走行層、２６  ＡｌＧａＮ電子供給層、  ２７  再成長層、２８  開口部、２８ｂ  開口底部、３０  空気層、３１  絶縁層（ＳｉＯ２）、３２  ｉ型ＧａＮ層またはバンドギャップがＧａＮより大きいＧａＮ系半導体、Ｄ  ドレイン電極、Ｇ  ゲート電極、Ｋ  開口部の稜線または角部、Ｍ１  レジストパターン、Ｓ  ソース電極。
【図１】
2012104568.tif 000003
【図２】
2012104568.tif 000004
【図３】
2012104568.tif 000005
【図４】
2012104568.tif 000006
【図５】
2012104568.tif 000007
【図６】
2012104568.tif 000008
【図７】
2012104568.tif 000009
【図８】
2012104568.tif 000010
【図９】
2012104568.tif 000011
【図１０】
2012104568.tif 000012
【図１１】
2012104568.tif 000013
【図１２】
2012104568.tif 000014
【図１３】
2012104568.tif 000015
【図１４】
2012104568.tif 000016
【図１５】
2012104568.tif 000017