(57)【要約】【課題】半導体集積回路の不良選別を効果的に行う。【解決手段】互いに非同期のクロックで動作する複数の回路ブロックを有し、複数の回路ブロックの一の回路ブロックによってセルフテストを実行する半導体集積回路の試験システムであって、複数の回路ブロックに対応するクロック信号を生成し半導体集積回路に供給するクロック発生装置と、半導体集積回路からの要求に応じてセルフテストの実行を代行するプロセッサを有する。これにより、各モジュールが非同期のクロックで動作する半導体集積回路の動作テストを行うことができる。【選択図】図１
2012052902.tif 000002
【特許請求の範囲】
【請求項１】
互いに非同期のクロックで動作する複数の回路ブロックを有し、前記複数の回路ブロックの一の回路ブロックによってセルフテストを実行する半導体集積回路の試験システムであって、
前記複数の回路ブロックに対応するクロック信号を生成し前記半導体集積回路に供給するクロック発生装置と、
前記半導体集積回路からの要求に応じて前記セルフテストの実行を代行するプロセッサを有する
半導体集積回路の試験システム。
【請求項２】
前記プロセッサは、前記半導体集積回路からの要求に応じて、前記一の回路ブロックを省電力状態に移行させ、前記セルフテストの少なくとも一部を実行することを特徴とする
請求項１に記載の半導体集積回路の試験システム。
【請求項３】
前記プロセッサは、前記セルフテストの少なくとも一部を実行した後、前記一の回路ブロックの省電力状態を解除させることを特徴とする
請求項２に記載の半導体集積回路の試験システム。
【請求項４】
前記半導体集積回路は、前記クロック発生装置から入力されたクロックのうち１つのクロックを選択し、選択したクロックを前記回路ブロックへ出力するセレクタディバイダを備える、
請求項１乃至３のいずれか１項に記載の半導体集積回路の試験システム。
【請求項５】
半導体試験装置と、試験ボードと、半導体集積回路とを備え、
前記試験ボードにはプロセッサが搭載されており、
前記セレクタディバイダは、前記プロセッサからの制御信号に基づいて、前記クロック発生装置から入力された複数のクロックのうち１つのクロックを選択し、選択したクロックを前記回路ブロックへ出力する、
請求項４に記載の半導体集積回路の試験システム。
【請求項６】
互いに非同期のクロックで動作する複数の回路ブロックを有する半導体集積回路の試験方法であって、
複数のクロックを発生し、
前記複数のクロックのうち１つのクロックを選択し、選択したクロックを前記回路ブロックへ出力する、
半導体集積回路の試験方法。
【請求項７】
前記半導体集積回路が搭載される試験ボードのプロセッサの制御信号に基づいて、前記複数のクロックのうち１つのクロックを選択し、選択したクロックを前記回路ブロックへ出力する、
請求項６に記載の半導体集積回路の試験方法。
【請求項８】
複数の半導体集積回路を試験ボードに搭載し、
前記複数の半導体集積回路のうち一方の半導体集積回路のパワーダウンテストを行う場合に、他方の半導体集積回路に搭載されたプロセッサが、前記一方の半導体集積回路のパワーダウンテストを制御する、
請求項６に記載の半導体集積回路の試験方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体集積回路の試験システムおよびその試験方法に関する。
【背景技術】
【０００２】
近年、モバイル端末に対してはサービス拡大や機能向上がはかられ、搭載される半導体集積回路に対しても高機能化や低消費電力化が要求されている。モバイル端末向けの半導体集積回路ではこの要求に対し、ＣＰＵ（central processing unit:中央処理装置）のマルチ化や電源分離といった複雑な機能構成を持つことにより、高機能化と低消費電力化を両立している。このような理由から半導体集積回路内部の回路構成は複雑化している。
【０００３】
また、半導体集積回路は不良選別のためのテストが行われる。図５に開示された半導体集積回路の試験システム（テストシステム）の構成図を示す。
【０００４】
テストシステムは、半導体試験装置７２に搭載したＢＯＳＴ(Built-Out Self Test)ボード７１上に構成された回路であり、被テストデバイス７５のセルフテストを行う。ＢＯＳＴボード７１は、フラッシュメモリ７３と、ＦＰＧＡ（field programmable gate array：利用者が内部回路を書き換え可能なゲートアレイ）７４と、を備える。また、被テストデバイス７５は、ＥＸＴインターフェース７６と、ＣＰＵ７７と、ベースバンドインターフェース７８と、汎用ＩＯ７９と、ペリフェラルインターフェース８０と、内部回路８１と、入力されたクロックの周波数をＮ（Ｎは任意の数）逓倍するＰＬＬ（Phase locked loop：高周波発信機）８２と、バス８３と、を備える。
【０００５】
テストでは、フラッシュメモリ７３に格納されているテストパタンを、ＥＸＴインターフェース７６およびバス８３を介して、ＣＰＵ７７が読み込む。次に、ＣＰＵ７７は読み込んだテストパタンに基づいて、セルフテストのプロセスを実行する。ここでテストパタンとは、ＣＰＵ７７が被テストデバイス７５の動作を制御し、その動作結果から被テストデバイス７５の故障の有無を判別するテストを行うプログラムである。
【０００６】
例えば、テストは以下のように行う。テストにおいて被テストデバイス７５は、ＦＰＧＡ７４から出力されたデータを、ベースバンドインターフェース７８とバス８３を介して、内部回路８１に伝える。内部回路８１はデータを暗号化する。その後、ＣＰＵ７７は暗号化後のデータと、あらかじめ用意された比較用データとを比較演算する。その後、被テストデバイス７５は、ＣＰＵ７７の比較演算によるテスト結果を、汎用ＩＯ７９を介して半導体試験装置７２に出力する。半導体試験装置７２は、入力されたテスト結果に基づいて、表示等を行う。
なお、ペリフェラルインターフェース８０は、例えばタイマや、割り込みコントローラを有し、被テストデバイス７５の動作の制御を行う。また被テストデバイス７５は、ＰＬＬ８２が出力するクロックに基づいて動作する。
【０００７】
このテストシステムにより、被テストデバイス７５は、実動作速度でのテストが可能である。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００５−３０９５４３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
しかしながら開示されたテスト方法は、特定の動作を再現した状態でインターフェースやアクセラレータの実動作速度を行うものであり、内部モジュールはすべて同じＰＬＬから供給されたクロックで動作することを想定している。このため、内部モジュールは半導体試験装置から供給されるクロックで同期的に動作し、各モジュールが非同期クロックで動作する場合の動作テストは不可能である。
【００１０】
したがって開示されたテスト方法では、複数の異なるクロックで動作するモジュールや、複雑に制御される電源を持つ半導体集積回路に対し、短い開発期間で十分な効果を得ることが困難である。このような理由から、複雑化した回路構成の半導体集積回路に対し、効果的に不良選別を行うことができる半導体集積回路のテスト方法が求められる。
【課題を解決するための手段】
【００１１】
本発明にかかる半導体集積回路の試験システムは、互いに非同期のクロックで動作する複数の回路ブロックを有し、前記複数の回路ブロックの一の回路ブロックによってセルフテストを実行する半導体集積回路の試験システムであって、前記複数の回路ブロックに対応するクロック信号を生成し前記半導体集積回路に供給するクロック発生装置と、前記半導体集積回路からの要求に応じて前記セルフテストの実行を代行するプロセッサを有する。  これにより、各モジュールが非同期のクロックで動作する半導体集積回路の動作テストを行うことができる。
【００１２】
また本発明にかかる半導体集積回路の試験システムの試験方法は、互いに非同期のクロックで動作する複数の回路ブロックを有する半導体集積回路の試験方法であって、複数のクロックを発生し、前記複数のクロックのうち１つのクロックを選択し、選択したクロックを前記回路ブロックへ出力する。
これにより、各モジュールが非同期のクロックで動作する半導体集積回路の動作テストを行うことができる。
【発明の効果】
【００１３】
半導体集積回路の不良選別を効果的に行うことができる。
【図面の簡単な説明】
【００１４】
【図１】実施の形態１にかかる半導体集積回路の試験システムの構成図である。
【図２】実施の形態１にかかるホストＣＰＵとテスト対象デバイス間の信号接続図である。
【図３】実施の形態１にかかる各制御系におけるテストプロセスの受け渡し図である。
【図４】実施の形態２にかかる半導体集積回路の試験システムの構成図である。
【図５】開示された半導体集積回路の試験システムの構成図である。
【発明を実施するための形態】
【００１５】
実施の形態１
以下、図面を参照して本発明について説明する。図１に本実施の形態にかかる半導体集積回路の試験システムの構成図を示す。
【００１６】
本実施の形態にかかる半導体集積回路の試験システムは、ＢＯＳＴボード（試験ボード）１１と、半導体試験装置１２と、被テストデバイス（半導体集積回路）１８とを備える。
【００１７】
ＢＯＳＴボード１１は、自己テスト回路を備えるボードである。ＢＯＳＴボード１１は、フラッシュメモリ１３と、ホストＣＰＵ（主駆動装置）１４と、メモリ１５と、ＦＰＧＡ１６と、複数のクロック発生装置（ＯＳＣ：oscillator）１７と、を備える。ＢＯＳＴボード１１は、半導体試験装置１２に接続している。またＢＯＳＴボード１１には被テストデバイス１８が搭載され接続している。
ここで複数のクロック発生装置１７における個々のクロック発生装置を、それぞれクロック発生装置１７１〜１７３とする。なお、クロック発生装置の個数はこの個数に限られない。
【００１８】
半導体試験装置１２は、典型的にはテスタである。半導体試験装置１２は、ＢＯＳＴボード１１のホストＣＰＵ１４に、リセット（テスト開始）信号や、テスト選択信号を出力する。ここでテスト選択信号とは、被テストデバイス１８におけるテスト方式を選択する信号であり、例えば被テストデバイス１８において単にセルフテストを行うか、被テストデバイス１８の一部をパワーダウンさせた状態でテストを行うか等について伝える信号である。また半導体試験装置１２は、テスト終了時に、ホストＣＰＵ１４からテスト結果が入力される。
【００１９】
被テストデバイス１８は、半導体集積回路を備え、セルフテストを実行可能な半導体集積装置である。被テストデバイス１８は、ＢＯＳＴボード１１に搭載される。被テストデバイス１８は、クロックドメイン１９〜２１と、複数のＰＬＬ２２と、セレクタディバイダ２３と、ＰＭＵ（Power Management Unit：電源制御装置）２４と、割り込みコントローラ２５と、を備える。ここで複数のＰＬＬ２２は、それぞれＰＬＬ２２１〜２２３とする。
【００２０】
クロックドメイン１９は、特定のクロック入力により駆動する回路ブロックである。クロックドメイン１９は、ＥＸＴインターフェース１９１と、メモリインターフェース１９２と、バス１９３と、を備える。
ＥＸＴインターフェース１９１は、ホストＣＰＵ１４とバス１９３とのデータの送受信を行うインターフェースである。メモリインターフェース１９２は、メモリ１５とバス１９３とのデータの送受信を行うインターフェースである。バス１９３は、データのやり取りを行うための伝送路である。
【００２１】
クロックドメイン２０は、特定のクロック入力により駆動する回路ブロックである。クロックドメイン２０は、ＣＰＵ２０１と、ペリフェラルインターフェース２０２と、バス２０３と、を備える。
ＣＰＵ２０１は、被テストデバイス１８に搭載されるプロセッサである。ペリフェラルインターフェース２０２は、ＦＰＧＡ２４とバス２０３とのデータの送受信を行うインターフェースである。バス２０３は、データのやり取りを行うための伝送路である。バス１９３とバス２０３とは接続されており、データの送受信を行う。
【００２２】
クロックドメイン２１は、特定のクロック入力により駆動する回路ブロックである。クロックドメイン２１は、モジュール２１１と、モジュール２１２と、を備える。モジュール２１１およびモジュール２１２は、それぞれ機能単位ごと交換可能な構成部分である。モジュール２１１およびモジュール２１２は、それぞれバス１９３と接続しており、データの送受信を行う。モジュール２１１およびモジュール２１２は外部端子があるものでも良く、無いものでも良い。例えばモジュール２１２のように、ループバックテストを行うものであっても良い。なお、モジュール数はこの個数に限られない。
クロックドメイン１９〜２１は、典型的には、互いに非同期のクロックで動作する。
【００２３】
ＰＬＬ２２１〜ＰＬＬ２２３は、クロック発生装置１７１〜１７３からそれぞれ入力されたクロックの周波数をＮ（Ｎは任意の数）逓倍し、セレクタディバイダ２３を介して、クロックドメイン１９〜２１にクロックを出力する。
例えば、ＰＬＬ２２１はクロック発生装置１７１からクロックが入力される。ＰＬＬ２２２はクロック発生装置１７２からクロックが入力される。ＰＬＬ２２３はクロック発生装置１７３からクロックが入力される。ＰＬＬ２２１〜２２３はそれぞれ入力したクロックの周波数をＮ逓倍してセレクタディバイダ２３に出力する。
なおＰＬＬの個数は、上記の個数に限られない。
【００２４】
セレクタディバイダ２３は、ＰＬＬ２２１〜２２３から入力されたクロックのクロックドメイン１９〜２１への入力を制御する、セレクタやディバイダである。
ここでＰＬＬ２２１〜２２３は、それぞれ非同期のクロックを出力している。セレクタディバイダ２３は、ＰＬＬ２２１〜２２３から非同期のクロックをクロックドメイン１９〜２１にそれぞれ出力するように、ホストＣＰＵ１４から入力される制御信号により制御される。これにより例えばテスト対象であるクロックドメインに所定のクロックが入力される。そのため、クロックドメイン１９〜２１をそれぞれ、異なるクロックのタイミングに基づいて動作させることができる。
例えば、セレクタディバイダ２３の動作によって、通常の動作を行うためのクロックがＰＬＬ２２１からクロックドメイン１９に入力された場合には、クロックドメイン１９は動作を行う。逆に、セレクタディバイダ２３は、ＰＬＬ２２１〜２２３から特定のクロックドメインへのクロックの入力を遮断することにより該クロックドメインの動作を停止させることができる。なお、セレクタディバイダ２３は、ＰＬＬ２２１〜２２３から周波数が非常に低いクロックを出力し、このクロックをクロックドメイン１９〜２１に入力することによって、該クロックドメインを停止状態としても良い。
したがって、セレクタディバイダ２３の動作によって、ＰＬＬ２２１〜２２３からクロックドメイン１９〜２１へのクロックの出力を制御することにより、クロックドメイン１９〜２１がそれぞれ非同期に動作する状態でのテストが実行可能となる。
【００２５】
ＰＭＵ２４は、被テストデバイス１８の電源を制御する装置である。ＰＭＵ２４は、ホストＣＰＵ１４から出力されたパワーダウン要求信号やパワーダウン復帰信号に基づいて電源のオン／オフの制御を行う。より具体的には、ＰＭＵ２４からセレクタディバイダ２３に制御信号を出力し、セレクタディバイダ２３の動作を制御する。これによりセレクタディバイダ２３は、ＰＬＬ２２１〜２２３から入力されたクロックのクロックドメイン１９〜２１への出力の制御を行う。
【００２６】
割り込みコントローラ２５は、ＰＭＵ２４とホストＣＰＵ１４とに接続されている。割り込みコントローラ２５は、ＰＭＵ２４にパワーダウン要求信号やパワーダウン復帰信号が入力された旨の通知をＰＭＵ２４から受けると、割り込み信号をホストＣＰＵ１４に出力する。
【００２７】
フラッシュメモリ１３は、テストパタンをあらかじめ格納しているメモリである。フラッシュメモリ１３はホストＣＰＵ１４と接続し、テストパタン等のデータの送受信を行う。ここでテストパタンとは、ホストＣＰＵ１４が被テストデバイス１８の内部のテスト対象ブロックの動作を制御し、その動作結果から被テストデバイス１８の故障の有無を判別することができるプログラムである。
【００２８】
ホストＣＰＵ１４は、テストプロセスを行うプロセッサである。ホストＣＰＵ１４は、半導体試験装置１２と被テストデバイス１８との間に接続されている。また、ホストＣＰＵ１４は、ＥＸＴインターフェース１９１を介してバス１９３と接続されている。
ホストＣＰＵ１４は、半導体試験装置１２からテスト開始信号を受けると、被テストデバイス１８にリセット信号を出力する。このリセット信号に基づき、被テストデバイス１８では初期設定が行われる。ホストＣＰＵ１４は、フラッシュメモリ１３に記憶されたテストパタンに基づいて、被テストデバイス１８におけるテストの開始設定を行う。
またホストＣＰＵ１４は、例えばＣＰＵ２０１を含むクロックドメイン２０をパワーダウンさせＣＰＵ２０１を動作させない状態でテストを行う場合に、テストプロセスを実行し、他の動作中のクロックドメインのテストを行う。なお、ＣＰＵ２０１が動作している場合には、テストプロセスの実行をＣＰＵ２０１が行っても良く、ホストＣＰＵ１４が行っても良い。
【００２９】
メモリ１５は、一時的にデータを保持するメモリである。例えばＣＰＵ１４で演算した演算結果を一時的に記憶する。メモリ１５は、ＢＯＳＴボード１１上に設置されている。メモリ１５は、メモリインターフェース１９２を介してバス１９３と接続している。
【００３０】
ＦＰＧＡ１６は、利用者が内部回路を書き換え可能なゲートアレイである。例えば、利用者はＦＰＧＡ１６を書き換えることにより、被テストデバイス１８の動作を変更させることができる。ＦＰＧＡ１６は、ＢＯＳＴボード１１上に設置されている。ＦＰＧＡ１６は、ペリフェラルインターフェース２０２を介してバス２０３と接続している。
【００３１】
複数のクロック発生装置１７は、それぞれ独立してクロックを発生する装置である。複数のクロック発生装置１７は、ＢＯＳＴボード１１上に設置されている。複数のクロック発生装置１７はそれぞれ、複数のＰＬＬ２２にクロックを入力する。
【００３２】
図２に、本実施の形態にかかるホストＣＰＵ１４と被テストデバイス１８との間の信号接続について示す。
【００３３】
ホストＣＰＵ１４と被テストデバイス１８は、パワーダウン要求信号３１、パワーダウン復帰信号３２、割り込み信号３３、バス信号３４により接続される。これらの信号はすべて同期、非同期を問わない。
【００３４】
パワーダウン要求信号３１およびパワーダウン復帰信号３２は、ホストＣＰＵ１４から、被テストデバイス１８のＰＭＵ２４へ出力される。ＰＭＵ２４は入力された信号に基づいて、被テストデバイス１８の内部のクロック動作周波数変更やクロック停止処理、レジスタ値の保持などのパワーダウン状態への移行制御を行う。
【００３５】
割り込み信号３３は、パワーダウンテストにおいて、被テストデバイス１８がパワーダウン要求信号３１またはパワーダウン復帰信号３２が入力された場合に被テストデバイス１８からホストＣＰＵ１４に出力する信号である。より具体的には、ＰＭＵ２４は、パワーダウン要求信号３１やパワーダウン復帰信号３２が入力されると、割り込みコントローラ２５に信号が入力された旨を伝える信号を出力する。その後、割り込みコントローラ２５は、ＰＭＵ２４にパワーダウン要求信号３１やパワーダウン復帰信号３２が入力されたことを、ホストＣＰＵ１４に割り込み信号３３を出力することにより伝える。
【００３６】
なお、割り込みコントローラ２５は、ＰＭＵ２４ではなく、他のモジュールからの信号を受けて、割り込み信号をホストＣＰＵ１４に出力しても良い。例えば、モジュール２１１がパワーダウンから復帰した場合に、パワーダウンから復帰した旨の信号を割り込みコントローラ２５に出力し、この信号に基づいて、割り込みコントローラ２５が割り込み信号を出力しても良い。
【００３７】
バス信号３４は、ホストＣＰＵ１４から出力され、被テストデバイス１８においてＥＸＴインターフェース１９１を介してバス１９３に伝送される信号である。例えば、バス信号３４は、ホストＣＰＵ１４から被テストデバイス１８に初期設定を開始する要求や、セルフテストを開始する要求を伝送する。
【００３８】
図３に、本実施の形態に係る各テスト制御系とそのプロセスの受け渡し方法について示す。
半導体試験装置１２は、テストを開始するためにホストＣＰＵ１４にテスト開始信号およびテスト選択信号を出力する（ステップＳ１）。テスト開始信号およびテスト選択信号が入力されたホストＣＰＵ１４は、動作を開始させる。その後、半導体試験装置１２はあらかじめ規定した時間が経過するか、ホストＣＰＵ１４からテスト結果が戻るまで待機する。
【００３９】
ホストＣＰＵ１４は、フラッシュメモリ１３から読み込んだテストパタンの実行を開始し、被テストデバイス１８の初期設定を行う（ステップＳ２）。被テストデバイス１８は、初期設定が完了すると、ホストＣＰＵ１４に初期設定が完了した旨を伝える信号を出力する（ステップＳ３）。この信号の入力により、ホストＣＰＵ１４は、被テストデバイス１８の初期設定が完了したことを確認する。
【００４０】
ホストＣＰＵ１４は、ステップＳ１において半導体試験装置１２から入力されたテスト選択信号に基づき、被テストデバイス１８にセルフテストの開始設定をする信号を出力する（ステップＳ４）。例えば、セルフテストの開始設定をする信号は、ＥＸＴインターフェース１９１を介して被テストデバイス１８に出力される。
被テストデバイス１８は、ホストＣＰＵ１４から入力された信号に基づいてセルフテストの実行を開始する（ステップＳ５）。
【００４１】
テスト内容としてパワーダウン動作を含まない場合には、例えば、ＣＰＵ２０１は、被テストデバイス１８のクロックドメイン１９〜２１のセルフテストを行うプログラムを実行する。ホストＣＰＵ１４は、セレクタディバイダ２３が出力するクロックを制御する。
【００４２】
ここでテスト内容としてパワーダウン動作を含んでおり、被テストデバイス１８がパワーダウンテスト５１を行う場合について説明する。このパワーダウンテスト５１は、ホストＣＰＵがセレクタディバイダ２３の動作を制御することで、任意のクロックドメイン１９〜２１へのクロックの入力を制御し、任意のクロックドメイン１９〜２１の動作を停止させることで行う。
【００４３】
被テストデバイス１８は、ホストＣＰＵ１４にパワーダウン実行可能である旨の通知を行う（ステップＳ６）。ホストＣＰＵ１４は、パワーダウン実行可能である旨の通知を受けると、被テストデバイス１８のパワーダウン要求信号をアサートにし、その後一定期間待機する（ステップＳ７）。
【００４４】
被テストデバイス１８は、パワーダウン要求信号アサートに基づいてパワーダウンモードに入り、動作不能状態になる（ステップＳ８）。例えば、クロックドメイン１９〜２１をそれぞれ停止させるものとする。
【００４５】
ここで例えばステップＳ８において、パワーダウン要求信号に基づいてクロックドメイン２０だけを停止させ、クロックドメイン１９およびクロックドメイン２１を動作させる場合には、ホストＣＰＵ１４はセルフテストを実行し、動作中のクロックドメイン１９およびクロックドメイン２１のテストを行う。
【００４６】
ホストＣＰＵ１４は、一定時間後にパワーダウンモードから復帰させるためのパワーダウン復帰信号をアサートにする（ステップＳ９）。
【００４７】
被テストデバイス１８は、パワーダウン復帰信号アサートに基づいてパワーダウンモードから復帰する（ステップＳ１０）。被テストデバイス１８は、ホストＣＰＵ１４に割り込み信号を出力する（ステップＳ１１）。
【００４８】
ホストＣＰＵ１４は、被テストデバイス１８から割り込み信号の入力を受けると、被テストデバイス１８があらかじめ規定されていた動作を行ったかの確認と、被テストデバイス１８に対し、テスト結果の出力を要請する（ステップＳ１２）。ホストＣＰＵ１４は、被テストデバイス１８が期待通りの動作を行っていた場合には、被テストデバイス１８を通常のセルフテスト状態に戻し、ホストＣＰＵ１４は待機状態に戻る。
【００４９】
被テストデバイス１８は、ホストＣＰＵ１４に対しセルフテストが完了した旨の通知と、テスト結果を出力する（ステップＳ１３）。ホストＣＰＵ１４は、ステップＳ１２での確認結果と被テストデバイス１８から出力されたテスト結果を基に半導体試験装置１２にセルフテストが完了した旨の通知と、テスト結果を出力する。半導体試験装置１２は、規定時間内にテスト完了の通知とテスト結果が入力された場合には、テスト結果の判定を行い、テストを終了する（ステップＳ１４）。
例えば半導体試験装置１２は、ホストＣＰＵ１４から規定時間内にテスト完了通知およびテスト結果のデータが入力され、ホストＣＰＵから入力したテスト結果が成功と判定されていた場合には、被テストデバイス１８は良品であると判定する。
逆に半導体試験装置１２は、ホストＣＰＵ１４から規定時間内にテスト完了通知およびテスト結果のデータが入力されない場合や、ホストＣＰＵから入力したテスト結果が失敗と判定されていた場合には、被テストデバイス１８が不良品であると判定する。
【００５０】
これにより、被テストデバイス１８におけるクロックドメイン１９〜２１へのクロック供給を、半導体試験装置１２とは独立した状態でそれぞれ制御し、半導体試験装置１２と被テストデバイス１８を非同期で動作させた状態でテストを行うことができる。
【００５１】
これにより、テスト中に停止させるクロックドメインと、動作させるクロックドメインを選択してテストを実行することができる。すなわち、各クロックドメインが非同期のクロックで動作する被テストデバイス１８について、テストを行うことができる。
【００５２】
また、通例の試験システムでは、被テストデバイス１８のＣＰＵ２０１を用いてテストプロセスを実行しているが、本実施の形態ではホストＣＰＵがテストプロセスを実行する。そのため、ＣＰＵ２０１が搭載されているクロックドメイン２０がパワーダウンテストにより停止状態であっても、ホストＣＰＵ１４が代わりに動作することでテストプロセスを実行することができる。
【００５３】
実施の形態２
図４に本実施の形態にかかるテストシステムの構成図を示す。なお、実施の形態１で説明したものと同様の機能を奏するものについては同一の符号を付し、説明を省略する。
【００５４】
ＢＯＳＴボード６１は、被テストデバイス系６２と、被テストデバイス系６３と、を備える。
【００５５】
被テストデバイス系６２は、被テストデバイス６４と、フラッシュメモリ１３と、メモリ１５と、ＦＰＧＡ１６と、複数のクロック発生装置１７と、を備える。被テストデバイス６４は、セレクタディバイダ６４１と、ＰＭＵ６４２と、クロックドメイン１９〜２１と、を備える。
【００５６】
被テストデバイス系６３は、被テストデバイス６５と、フラッシュメモリ１３と、メモリ１５と、ＦＰＧＡ１６と、複数のクロック発生装置１７と、を備える。被テストデバイス６５は、セレクタディバイダ６５１と、ＰＭＵ６５２と、クロックドメイン１９〜２１と、を備える。
【００５７】
ここで、被テストデバイス６４と、被テストデバイス６５とは接続している。より具体的には、被テストデバイス６４とＰＭＵ６５２とは接続しており、被テストデバイス６４からＰＭＵ６５２に、被テストデバイス６５の電源を制御する信号が出力される。また同様に、被テストデバイス６５とＰＭＵ６４２とは接続しており、被テストデバイス６５からＰＭＵ６４２に、被テストデバイス６４の電源を制御する信号が出力される。
【００５８】
被テストデバイス６４と、被テストデバイス６５内のバスとは接続しており、被テストデバイス６４と、被テストデバイス６５内のバスとは信号の入出力を行う。また同様に、被テストデバイス６５と、被テストデバイス６４内のバスとは接続しており、被テストデバイス６５と、被テストデバイス６４内のバスとは信号の入出力を行う。
【００５９】
被テストデバイス６４から被テストデバイス６５に、リセット信号が出力される。また、被テストデバイス６５から被テストデバイス６４に、リセット信号が出力される。
【００６０】
また半導体試験装置６６が、ＢＯＳＴボード６１に接続している。半導体試験装置６６は、被テストデバイス６４から被テストデバイス６５に出力されるリセット信号を制御する。また同様に、半導体試験装置６６は、被テストデバイス６５から被テストデバイス６４に出力されるリセット信号を制御する。
【００６１】
さらに半導体試験装置６６は、テスト選択信号を被テストデバイス６４および被テストデバイス６５にそれぞれ出力する。半導体試験装置６６には、テスト結果が被テストデバイス６４および被テストデバイス６５からそれぞれ入力される。
【００６２】
次に被テストデバイス系６３のテストを行う場合の動作について示す。
まず半導体試験装置６６から、被テストデバイス６４にテスト選択信号が出力される。次に、半導体試験装置６６からの制御に基づいて、被テストデバイス６４から被テストデバイス６５にリセット信号が出力される。これにより、被テストデバイス系６３のテストの初期設定が行われる。この被テストデバイス系６３の初期設定は、例えば、被テストデバイス６４から、被テストデバイス６５のバスに出力された信号により行われる。
【００６３】
次に、パワーダウンテストを行う場合には、被テストデバイス６４からＰＭＵ６５２にパワーダウン要求信号がアサートである旨を伝える。これにより、ＰＭＵ６５２からセレクタディバイダ６５１が制御され、被テストデバイス６５のクロックドメイン１９〜２１がパワーダウン状態となる。
ここで、被テストデバイス６５のクロックドメイン１９〜２１のうち、いずれのクロックドメインの動作を停止させるかは、半導体試験装置６６から被テストデバイス６４に入力されたテスト選択信号に基づいて決定する。
その後、被テストデバイス６５では、被テストデバイス６４から伝送されたパワーダウン復帰信号アサートの情報に基づいて、ＰＭＵ６５２がセレクタディバイダ６５１の動作の制御を行う。これにより、被テストデバイス６５において、パワーダウン状態であったクロックドメインの動作が復帰する。
【００６４】
テストの結果は、被テストデバイス６４から半導体試験装置６６に通知される。このように、半導体試験装置６６は、被テストデバイス６４および被テストデバイス６５の双方に接続され、ホストＣＰＵの役割を担う被テストデバイスの制御を行う。
【００６５】
なお、上記の被テストデバイス系６２と被テストデバイス系６３の役割を入れ替えて動作させることにより、同様にして、被テストデバイス系６２のテストを行うことができる。
【００６６】
したがって、被テストデバイス同士を接続することにより、実施の形態１におけるホストＣＰＵ１４の動作を、テストを行っていない被テストデバイスにより行うことができる。すなわち、被テストデバイス系６２のテストを行う場合には、被テストデバイス系６３がホストＣＰＵの役割を果たし、被テストデバイス系６３のテストを行う場合には、被テストデバイス系６２がホストＣＰＵの役割を果たす。
【００６７】
このような構成にすることにより、ホストＣＰＵとして専用のデバイスを搭載することなく、部品点数を減らした状態でテストを行うことができる。
【００６８】
なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば実施の形態２では、２つの被テストデバイス系をＢＯＳＴボードに搭載したが、３つ以上の被テストデバイス系を搭載することとしても良い。
【符号の説明】
【００６９】
１１    ＢＯＳＴボード
１２    半導体試験装置
１３    フラッシュメモリ
１４    ホストＣＰＵ
１５    メモリ
１６    ＦＰＧＡ
１７    複数のクロック発生装置
１７１〜１７３    クロック発生装置
１８    被テストデバイス
１９    クロックドメイン
１９１    インターフェース
１９２    メモリインターフェース
１９３    バス
２０    クロックドメイン
２０１    ＣＰＵ
２０２    ペリフェラルインターフェース
２０３    バス
２１    クロックドメイン
２１１    モジュール
２１２    モジュール
２２    複数のＰＬＬ
２２１〜２２３    ＰＬＬ
２３    セレクタディバイダ
２４    ＰＭＵ
２５    割り込みコントローラ
３１    パワーダウン要求信号
３２    パワーダウン復帰信号
３３    割り込み信号
３４    バス信号
５１    パワーダウンテスト
６１    ＢＯＳＴボード
６２    被テストデバイス系
６３    被テストデバイス系
６４    被テストデバイス
６４１    セレクタディバイダ
６４２    ＰＭＵ
６５    被テストデバイス
６５１    セレクタディバイダ
６５２    ＰＭＵ
６６    半導体試験装置
７１    ＢＯＳＴボード
７２    半導体試験装置
７３    フラッシュメモリ
７４    ＦＰＧＡ
７５    被テストデバイス
７６    インターフェース
７７    ＣＰＵ
７８    ベースバンドインターフェース
７９    汎用ＩＯ
８０    ペリフェラルインターフェース
８１    内部回路
８３    バス
【図１】
2012052902.tif 000003
【図２】
2012052902.tif 000004
【図３】
2012052902.tif 000005
【図４】
2012052902.tif 000006
【図５】
2012052902.tif 000007