(57)【要約】【課題】画素特性の向上に有利な固体撮像装置およびその製造方法を提供する。【解決手段】実施形態によれば、半導体層３０上に二次元状に配置され、光電変換部ＰＤおよび信号走査回路部Ｔｄ等をそれぞれ含む単位画素１を備える撮像領域１２を具備する固体撮像装置において、前記単位画素１は、前記半導層上に設けられるトランスファゲート３６と、前記半導層上に設けられるフォトゲート３７と、前記フォトゲート下における前記半導体層中に設けられる第１導電型の第１半導体層３１と、前記第１半導体層と隣接し、前記トランスファゲートと前記フォトゲートとの間における前記半導体層中に設けられる第１導電型の第２半導体層３２とを具備する。【選択図】図４
2012104704.tif 000002
【特許請求の範囲】
【請求項１】
半導体層上に二次元状に配置され、光電変換部および信号走査回路部をそれぞれ含む単位画素を備える撮像領域を具備する固体撮像装置において、
前記単位画素は、
前記半導層上に設けられるトランスファゲートと、
前記半導層上に設けられるフォトゲートと、
前記フォトゲート下における前記半導体層中に設けられる第１導電型の第１半導体層と、
前記第１半導体層と隣接し、前記トランスファゲートと前記フォトゲートとの間における前記半導体層中に設けられる第１導電型の第２半導体層とを具備する
固体撮像装置。
【請求項２】
前記第１半導体層の前記半導体層表面からの深さは、前記第２半導体層の前記半導体層表面からの深さよりも深い
請求項１に記載の固体撮像装置。
【請求項３】
前記第２半導体層は、前記第１半導体層と重複し不純物濃度が第１半導体層よりも高い第１導電型の第１半導体領域と、前記第１半導体領域よりも不純物濃度が低い第１導電型端の第２半導体領域とを有する
請求項１に記載の固体撮像装置。
【請求項４】
前記第２半導体層は、前記フォトゲート側から前記トランスファゲートに対し、水平方向に対して鋭角の角度を有して設けられる
請求項１乃至３のいずれか１項に記載の固体撮像装置。
【請求項５】
前記第２半導体層は、トランスファゲート下における前記半導体層中に、前記第２半導体領域に隣接して設けられる第１導電型の第３半導体領域を更に有する
請求項４に記載の固体撮像装置。
【請求項６】
フォトゲートが形成される領域における半導体層中に、第１導電型の不純物を導入し、第１導電型の第１半導体層を形成する工程と、
前記半導体層上にトランスファゲートを形成し、前記第１半導体層上における前記半導体層上にフォトゲートを形成する工程と、
前記トランスファゲートおよび前記フォトゲートをマスクとして用いて第１導電型の不純物を導入し、前記トランスファゲートと前記フォトゲートとの間における前記半導体層中に、第１導電型の第２半導体層を形成する工程とを具備する
固体撮像装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
固体撮像装置およびその製造方法に関するものである。
【背景技術】
【０００２】
近年、画素の微細化が進み、開口率を高めることを目的とした裏面照射型の固体撮像装置が提案されている。裏面照射型の固体撮像装置では、配線層が光照射面側とは反対に位置するため配線による光の反射等を考慮する必要がない。そのため、配線層の設計に自由度を持つ。そこで、フォトダイオードの上にゲート配線を配置し、そのゲートにバイアスを印加することで擬似的な導電型拡散層を形成することを主旨としたフォトゲート構造が提案されている。上記フォトゲート構造では、半導体基板等中のフォトダイオードが形成される領域に、例えば、ｎ型の不純物を注入し、ｎ型半導体層を形成する。
【０００３】
しかしながら、ｎ型半導体層を形成する工程の際に、イオン注入条件やレジスト形状等のばらつきにより、パターンニングした所望の位置からある範囲の領域内で、ｎ型半導体層のばらつきが発生する。
【０００４】
フォトダイオードの面積は、上記ｎ型半導体層の面積と相関があることから、ｎ型半導体層のパターンのばらつきが発生した場合、フォトダイオードの面積も変動し、フォトダイオードが蓄積する最大信号電荷の数が変動する。
【０００５】
このようにフォトゲート構造において、ｎ型半導体層の位置のばらつきが発生すると、飽和特性や信号電荷の転送等もばらつき、画素特性が劣化する点で不利である。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００５−１３６２７９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
画素特性の向上に有利な固体撮像装置およびその製造方法を提供する。
【課題を解決するための手段】
【０００８】
実施形態によれば、半導体層上に二次元状に配置され、光電変換部および信号走査回路部をそれぞれ含む単位画素を備える撮像領域を具備する固体撮像装置において、前記単位画素は、前記半導層上に設けられるトランスファゲートと、前記半導層上に設けられるフォトゲートと、前記フォトゲート下における前記半導体層中に設けられる第１導電型の第１半導体層と、前記第１半導体層と隣接し、前記トランスファゲートと前記フォトゲートとの間における前記半導体層中に設けられる第１導電型の第２半導体層とを具備する。
【図面の簡単な説明】
【０００９】
【図１】第１の実施形態に係る固体撮像装置の全体構成例を示すシステムブロック図。
【図２】図１中の撮像領域を示す等価回路図。
【図３】第１の実施形態に係る固体撮像装置の単位画素の平面構成例を示す平面図。
【図４】図３中のＩＶ−ＩＶ線に沿った断面構成例を示す断面図。
【図５】第１の実施形態に係る固体撮像装置の単位画素の電位ポテンシャルを示す図。
【図６】第１の実施形態に係る固体撮像装置の一製造工程を示す断面図。
【図７】第１の実施形態に係る固体撮像装置の一製造工程を示す断面図。
【図８】第１の実施形態に係る固体撮像装置の一製造工程を示す断面図。
【図９】第１の実施形態に係る固体撮像装置の一製造工程を示す断面図。
【図１０】第１の実施形態に係る固体撮像装置の一製造工程を示す断面図。
【図１１】第２の実施形態に係る固体撮像装置の単位画素の平面構成例を示す断面図。
【図１２】第２の実施形態に係る固体撮像装置の単位画素の平面構成例を示す平面図。
【図１３】第２の実施形態に係る固体撮像装置の単位画素の電位ポテンシャルを示す図。
【図１４】第３の実施形態に係る固体撮像装置の単位画素の平面構成例を示す断面図。
【図１５】第３の実施形態に係る固体撮像装置の単位画素の平面構成例を示す平面図。
【図１６】第３の実施形態に係る固体撮像装置の単位画素の電位ポテンシャルを示す図。
【図１７】第３の実施形態に係る固体撮像装置の一製造工程を示す断面図。
【図１８】第４の実施形態に係る固体撮像装置の単位画素の平面構成例を示す断面図。
【図１９】第４の実施形態に係る固体撮像装置の単位画素の平面構成例を示す平面図。
【図２０】第４の実施形態に係る固体撮像装置の単位画素の電位ポテンシャルを示す図。
【図２１】比較例に係る固体撮像装置の単位画素の平面構成例を示す断面図。
【図２２】比較例に係る固体撮像装置の単位画素の平面構成例を示す平面図。
【図２３】比較例に係る固体撮像装置の単位画素の電位ポテンシャルを示す図。
【発明を実施するための形態】
【００１０】
以下、実施形態について図面を参照して説明する。以下の実施形態では、光照射面（受光面）が、信号走査回路部が形成される半導体基板表面上と反対側の半導体基板上の裏面側に設けられる裏面照射型（ＢＳＩ：Back side illumination type）の固体撮像装置を一例に挙げる。尚、この説明においては、全図にわたり共通の部分には共通の参照符号を付す。
【００１１】
［第１の実施形態（第１半導体層のばらつき緩和化）］  
まず、図１乃至図１０を用いて、第１の実施形態に係る固体撮像装置およびその製造方法を説明する。本例は、後述する第１半導体層３１のばらつきを緩和する例に関する。
【００１２】
＜１．構成例＞  
図１乃至図６を用いて、第１の実施形態に係る固体撮像装置の構成例について説明する。  
１−１．全体構成例  
まず、図１を用いて、本例に係る固体撮像装置の全体構成例について説明する。図１では、一例として、撮像領域のカラム位置にＡＤ変換回路が配置された場合の一構成について示した。
【００１３】
図示するように、本例に係る固体撮像装置１０は、撮像領域１２と駆動回路領域１４とを備える。  
撮像領域１２は、半導体基板に、光電変換部及び信号走査回路部を含んだ単位画素（Pixel）１の行列が配置される。  
光電変換部は、光電変換し蓄積するフォトダイオードを備え、撮像部として機能する。信号走査回路部は、後述する増幅トランジスタ等を備え、光電変換部からの信号を読み出し増幅しＡＤ変換回路１５に送信する。本例の場合、光照射面（光電変換部）は、信号走査回路部が形成される半導体基板表面上と反対側の半導体基板上の裏面側に設けられる。
【００１４】
駆動回路領域１４は、上記信号走査回路部を駆動するための垂直シフトレジスタ１３およびＡＤ変換回路等の駆動回路を配置して成るものである。
【００１５】
垂直シフトレジスタ（Vertical Shift register）１３は、信号ＬＳ１〜ＳＬｋを撮像領域１２に出力し、単位画素１を行毎に選択する選択部として機能する。選択された行の単位画素１からはそれぞれ、入射された光の量に応じたアナログ信号Ｖsigが垂直信号線ＶＳＬを介して出力される。
【００１６】
ＡＤ変換回路（ＡＤＣ）１５は、垂直信号線ＶＳＬを介して入力されたアナログ信号Ｖsigを、デジタル信号に変換する。
【００１７】
１−２．撮像領域の構成例  
次に、図２を用いて、図１中の撮像領域１２の構成例について説明する。
【００１８】
図示するように、撮像領域１２は、垂直シフトレジスタ１３からの読み出し信号線と垂直信号線ＶＳＬとの交差位置にマトリクス状に配置された複数の単位画素１を備える。
【００１９】
単位画素（PIXEL）１は、フォトダイオードＰＤ、増幅トランジスタＴｂ、トランスファトランジスタＴｄ、リセットトランジスタＴｃ、アドレストランジスタＴａを備える。
【００２０】
上記画素１の構成において、フォトダイオードＰＤは光電変換部を構成する。増幅トランジスタＴｂ、トランスファトランジスタＴｄ、リセットトランジスタＴｃ、およびアドレストランジスタＴａは、信号走査回路部を構成する。尚、ここでは、図示していないが、本例に係る単位画素１は、後述するように、フォトダイオードＰＤ上に配置されるゲート配線（フォトゲート）を備え、そのフォトゲートにバイアスを印加することで擬似的な導電型拡散層を形成するフォトゲート構造である。
【００２１】
フォトダイオードＰＤのカソードには、基準接地電位Ｖssが与えられる。  
増幅トランジスタＴｂは、浮遊拡散層（フローティングディフュージョン：検出部）ＦＤからの信号を増幅して出力するように構成される。増幅トランジスタＴｂのゲートは浮遊拡散層ＦＤに接続され、ソースは垂直信号線ＶＳＬに接続され、ドレインはアドレストランジスタＴａのソースに接続されている。垂直信号線ＶＳＬにより送信される単位画素１の出力信号は、ＣＤＳ雑音除去回路２８により雑音が除去された後、出力端子２９から出力される。
【００２２】
トランスファトランジスタＴｄは、フォトダイオードＰＤでの信号電荷の蓄積・転送を制御するように構成される。トランスファトランジスタＴｄのゲートは読み出し信号線ＴＲＦに接続され、ソースはフォトダイオードＰＤのアノードに接続され、ドレインは浮遊拡散層ＦＤに接続される。
【００２３】
リセットトランジスタＴｃは、増幅トランジスタＴｂのゲート電位をリセットするように構成される。リセットトランジスタＴｃのゲートはリセット信号線ＲＳＴに接続され、ソースは浮遊拡散層ＦＤに接続され、ドレインはドレイン電源に接続される電源端子２５に接続される。
【００２４】
アドレストランジスタＴａのゲートは、アドレス信号線ＡＤＲに接続される。
【００２５】
負荷トランジスタＴＬのゲートは選択信号線ＳＦに接続され、ドレインは増幅トランジスタＴｂのソースに接続され、ソースは制御信号線ＤＣに接続される。
【００２６】
読み出し駆動動作  
撮像領域１２の構造による読み出し駆動動作は、簡単に説明すると、次の通りである。まず、読み出し行のアドレストランジスタＴａが、垂直シフトレジスタ１３から送られる行選択パルスによりオン（ＯＮ）状態になる。
【００２７】
続いて、同様に垂直シフトレジスタ１３から送られたリセットパルスによりリセットトランジスタＴｃが、オン（ＯＮ）状態になり、浮遊拡散層ＦＤの電位に近い電圧にリセットされる。その後、リセットトランジスタＴｃは、オフ（ＯＦＦ）状態になる。
【００２８】
続いて、トランスファトランジスタＴｄが、オン（ＯＮ）状態になり、フォトダイオードＰＤに蓄積された信号電荷が浮遊拡散層ＦＤに読み出され、浮遊拡散層ＦＤの電位が読み出された信号電荷数に応じて変調される。
【００２９】
続いて、変調された信号が、ソースフォロワを構成するＭＯＳトランジスタにより垂直信号線ＶＳＬに読み出され、読み出し動作を完了する。
【００３０】
１−３．単位画素の平面構成例  
次に、図３を用い、単位画素１の平面構成例について説明する。尚、単位画素１が備えるアドレストランジスタＴａ等のその他の構成については、ここでの図示を省略する。
【００３１】
図示するように、Ｓｉ半導体層３０上に、トランスファトランジスタＴｄおよびフォトゲート３７が配置され、フォトゲート３７下に第１半導体層３１が配置され、トランスファトランジスタＴｄとフォトゲート３７との間のＳｉ半導体３１中に第２半導体層３２が配置される。Ｓｉ半導体３１中に、トランスファトランジスタＴｄのソース／ドレインとして働く半導体層３３が配置される。
【００３２】
第１半導体層３１は、例えば、ｎ型不純物により形成される。また、後述するように、本例では、第１半導体層３１の裏面側（Back side）におけるＳｉ半導体３０からの深さｄ３１は、第２半導体層３２の深さｄ３２よりも深い（ｄ３１＞ｄ３２）。
【００３３】
第２半導体層３２は、第１半導体層３１と重複し不純物濃度が高いｎ＋型半導体層３２−１と、ｎ＋型の半導体層３２−１よりも不純物濃度が低いｎ型半導体層３２−２とにより構成される。  
半導体層３３は、後述するように、第２半導体層３２と同時に形成される。半導体層３３は、電荷検出部として働く上記フローティングディフュージョンＦＤである。  
１−４．単位画素の断面構成例  
次に、図４を用い、図３中のＩＶ−ＩＶ線に沿った単位画素１の断面構成例について説明する。図示するように、本例では、配線層（４５，ＣＬ等）が光照射面側（Back side）とは反対側に配置される裏面照射型（ＢＳＩ）の固体撮像装置である。
【００３４】
トランスファトランジスタＴｄは、Ｓｉ半導体層３０上に設けられるゲート絶縁膜４１，ゲート絶縁膜４１上に設けられるトランスファゲート３６，電流経路として働くｎ型半導体層３３、第２半導体層３２を備える。
【００３５】
フォトゲート３７は、フォトダイオードＰＤ上に、ゲート絶縁膜４１を介して配置される。フォトゲート３７にバイアスＶｎが印加されることで、ｎ型の第１半導体層３１中に擬似的な導電型拡散層を形成できる。
【００３６】
第１半導体層３１の裏面側（Back side）におけるＳｉ半導体３０からの深さｄ３１は、第２半導体層３２の深さｄ３２よりも深い（ｄ３１＞ｄ３２）。  
コンタクト配線ＣＬは、ｎ型の半導体層３３上に配置され、配線層４５を介して電気的に接続される。  
層間絶縁膜４３は、トランスファトランジスタＴｄおよびフォトゲート３７上を覆うように表面側に設けられる。
【００３７】
カラーフィルタ４０は、裏面側（Back side）のＳｉ半導体層３０表面上に設けられる。  
マクロレンズＭＬは、カラーフィルタ４０上に設けられる。マクロレンズＭＬにより、裏面側から照射された光がフォトダイオードＰＤに集光される。
【００３８】
１−５．単位画素の電位ポテンシャル  
次に、図５を用い、単位画素１の電荷検出部ＦＤにおける電位ポテンシャルについて説明する。
【００３９】
上記のように、本例では、フォトゲート構造において、トランスファゲート３６とフォトゲート３７との間におけるＳｉ半導体層３０中に、ｎ型の第２半導体層３２が配置される。そのため、図示するように、第２半導体層３２に対応する電位ポテンシャル領域を、トランスファゲート３６とフォトゲート３７との間に形成できる。
【００４０】
ｎ型の第１半導体層３１の境界４７が、イオン注入条件やレジスト形状等のばらつきにより、所望の位置から変動した場合であっても、実質的にトランスファゲート３６に対する境界４７のばらつきは第２半導体層３２のばらつきの方が優位となり、第１半導体層３１のばらつきの影響を吸収することができる。
【００４１】
一方で、第２半導体層３２の境界は、後述するように、トランスファゲート３６およびフォトゲート３７の両ゲートをマスクとして用いて形成することから、トランスファゲート３６に対するばらつきを小さくすることができる。
【００４２】
そのため、フォトダイオードＰＤの飽和特性や、フォトダイオードＰＤにより光電変換され検出部ＦＤに転送される信号電荷の転送等のばらつきを緩和でき、単位画素１の画素特性を向上できる点で有利である。
【００４３】
さらに、第１半導体層３１の裏面側（Back side）におけるＳｉ半導体３０からの深さｄ３１は、第２半導体層３２の深さｄ３２よりも深い（ｄ３１＞ｄ３２）。  
ここで、トランスファゲート３６に印加するバイアスは、第２半導体層３２が浅く形成されているほどバイアスの影響を受けやすく、変調されやすくなる。そこで、第２半導体層３２の深さｄ３２を、第１半導体層３１の深さｄ３１よりも浅い構成とすることで、第１半導体層３１の形成ばらつきをより低減でき、かつ信号電荷の拡散層３３（ＦＤ）への転送を容易とすることができる。
【００４４】
加えて、ｎ型の第２半導体層３２が配置されることで、フォトダイオードＰＤの面積を拡大することができ、かつ不純物の濃度差をつけること（ｎ＋型〜ｎ型）で、フォトダイオードＰＤの容量を拡大することができる。
【００４５】
＜２．製造方法＞  
次に、図６乃至図１０を用い、第１の実施形態に係る固体撮像装置の製造方法について説明する。ここでは、図４に示した断面構成を製造する場合を一例に挙げる。  
まず、図６に示すように、例えば、エピタキシャル成長させたＳｉ半導体層３０を配置する。尚、この半導体層３０は、本例に限らず、例えば、ＳＯＩ基板、バルクのＳｉ基板、あるいは、ＳＩＭＯＸ基板等を用いることも同様に可能である。
【００４６】
続いて、図７に示すように、表面側のＳｉ半導体層３０表面上に、例えば、熱酸化法によりゲート絶縁膜となる酸化膜４１を形成する。
【００４７】
続いて、図８に示すように、酸化膜４１上にフォトレジストを塗布し、露光および現像を行ってフォトゲートが形成される領域が露出するように、トランスファゲートが形成される領域上のみにフォトレジスト５１を残存させる。  
続いて、パターニングした上記フォトレジスト５１をマスクとして用い、例えば、イオン注入法を用い、ｎ型の不純物を、ｎ型の第１不純物拡散層３１を形成する。続いて、上記フォトレジスト５１を除去する。
【００４８】
続いて、図９に示すように、酸化膜４１上に、例えば、ＣＶＤ法等を用いてポリシリコン（Poly-Si）等を形成し、トランスファゲート３６およびフォトゲート３７を形成する。
【００４９】
続いて、図１０に示すように、トランスファゲート３６およびフォトゲート３７をマスクとして用い、ｎ型の不純物を、第１半導体層３１の深さｄ３１よりも浅い深さｄ３２（＜ｄ３１）となるように注入し、ｎ型の第２不純物拡散層３２およびｎ型の半導体層３３を同時に形成する。この際、ｎ＋型の半導体層３２−１は、第１半導体層３１と重複する部分に形成される。一方、ｎ型の半導体層３２−２は、第１半導体層３１が形成されていない部分に形成される。  
このように、第２半導体層３２を形成する際には、トランスファゲート３６およびフォトゲート３７の両ゲートをマスクパターンとして形成することができるため、トランスファゲート３６に対する配置のばらつきを小さくすることができる。第１半導体層３１におけるトランスファゲート３６に対するばらつきは、この第２半導体層３２の中で発生するが、このばらつき部分を第２半導体層３２で覆うことができるため、実質的にトランスファゲート３６に対するばらつきが第２半導体層３２のばらつきの方が優位となる。換言すると、第２半導体層３２により、第１半導体層３１のばらつきの影響を吸収できると言える。
【００５０】
続いて、トランスファゲート３６およびフォトゲート３７上を覆うように、例えば、シリコン酸化膜等により層間絶縁膜４３を形成し、コンタクト配線ＣＬ、および配線層４５を形成する（図示せず）。
【００５１】
続いて、裏面側のＳｉ半導体層３０の表面上に、カラーフィルタ４０およびマイクロレンズＭＬを形成し（図示せず）、図４に示した固体撮像装置を製造する。
【００５２】
＜３．作用効果＞  
この実施形態に係る固体撮像装置およびその製造方法によれば、少なくとも下記（１）乃至（３）の効果が得られる。
【００５３】
（１）飽和特性や信号電荷の転送等のばらつきを緩和でき、画素特性を向上できる点で有利である。  
上記のように、本例に係る固体撮像装置は、フォトゲート構造において、トランスファゲート３６とフォトゲート３７との間にｎ型の第２半導体層３２が配置される。
【００５４】
そのため、ｎ型の第１半導体層３１の境界が、イオン注入条件やレジスト形状等のばらつきにより、所望の位置から変動した場合であっても、実質的にトランスファゲート３６に対する境界のばらつきは第２半導体層３２のばらつきの方が優位とでき、第１半導体層３１のばらつきの影響を吸収することができる。
【００５５】
これは、第２半導体層３２を、トランスファゲート３６およびフォトゲート３７の両ゲートをマスクとして用いて形成することから、トランスファゲート３６に対するばらつきを小さくすることができることによる。
【００５６】
その結果、フォトダイオードＰＤの飽和特性や、フォトダイオードＰＤにより光電変換され検出部ＦＤに転送される信号電荷の転送等のばらつきを緩和でき、画素特性を向上できる点で有利である。例えば、本例では、図５に示したように、第２半導体層３２に対応する電位ポテンシャル領域を、トランスファゲート３６とフォトゲート３７との間に形成できる。
【００５７】
このようなばらつきの影響を緩和できるため、製品化および実施化に対して有利であると言える。
【００５８】
（２）第１半導体層３１の形成ばらつきをより低減でき、かつ信号電荷の拡散層３３（ＦＤ）への転送を容易化できる。  
さらに、第１半導体層３１の裏面側（Back side）におけるＳｉ半導体３０表面からの深さｄ３１は、第２半導体層３２の深さｄ３２よりも深い（ｄ３１＞ｄ３２）。  
ここで、トランスファゲート３６に印加するバイアスは、第２半導体層３２が浅く形成されているほどバイアスの影響を受けやすく、変調されやすくなる。そこで、第２半導体層３２の深さｄ３２を、第１半導体層３１の深さｄ３１よりも浅い構成とすることで、第１半導体層３１の形成ばらつきをより低減でき、かつ信号電荷の拡散層３３（ＦＤ）への転送を容易とすることができる点で有利である。
【００５９】
（３）フォトダイオードＰＤの面積を拡大することができる点で有利である。  
上記のように、ｎ型の第２半導体層３２が配置されることで、トランスファゲート３６のエッジまでフォトダイオードＰＤを形成することができ、フォトダイオードＰＤの面積を拡大することができる。
【００６０】
また、図１０に示したように、トランスファゲート３６およびフォトゲート３７をマスクとして用い、ｎ型の第２不純物拡散層３２およびｎ型の半導体層３３を同時に形成できる。そのため、製造工程を削減でき、製造コストを低減できる点でも有効であると言える。
【００６１】
［第２の実施形態（信号電荷数拡大化）］  
次に、図１１乃至図１３を用い、第２の実施形態に係る固体撮像装置およびその製造方法について説明する。この第２の実施形態は、更に信号電荷数拡大化に関するものである。この説明において、上記第１の実施形態と重複する部分の詳細な説明を省略する。
【００６２】
＜構成例＞  
図１１、図１２に示すように、本例に係る単位画素１の断面構成例および平面構成例が示される。
【００６３】
図示するように、本例に係る固体撮像装置は、裏面側（Back side）においてＳｉ半導体層３０中の、第１半導体層３１の深さｄ３１と第２半導体層３２の深さｄ３２とが同程度（ｄ３１≒ｄ３２）である点で、上記第１の実施形態と相違する。そのため、フォトダイオードＰＤの面積を拡大でき、最大信号電荷数を増大できる点で有利である。
【００６４】
製造方法に関しては、第２半導体層３２の形成工程の際に、印加電圧をより高く制御し、ｎ型不純物を、第１半導体層３１の深さｄ３１と同程度（ｄ３１≒ｄ３２）となるように、注入する点で、上記第１の実施形態と相違する。
【００６５】
＜電位ポテンシャルについて＞  
本例に係る電位ポテンシャルは、図１３のように示される。  
上記のように、本例に係る構成では、裏面側（Back side）においてＳｉ半導体層３０中の、第１半導体層３１の深さｄ３１と第２半導体層３２の深さｄ３２とが同程度（ｄ３１≒ｄ３２）である。
【００６６】
そのため、図示するように、フォトダイオードＰＤの面積を拡大でき、最大信号電荷数を増大できる点で有利であることが、明らかである。
【００６７】
＜作用効果＞  
上記のように、第２の実施形態に係る固体撮像装置およびその製造方法によれば、少なくとも上記（１）乃至（３）と同様の効果が得られる。
【００６８】
さらに、本例によれば、裏面側（Back side）においてＳｉ半導体層３０中の、第１半導体層３１の深さｄ３１と第２半導体層３２の深さｄ３２とが同程度（ｄ３１≒ｄ３２）である。そのため、フォトダイオードＰＤの面積を拡大でき、最大信号電荷数を増大できる点で有利である。
【００６９】
このように、必要に応じて、本例のような構成および製造方法を適用することが可能である。
【００７０】
［第３の実施形態（信号電荷の転送の容易化）］  
次に、図１４乃至図１６を用い、第３の実施形態に係る固体撮像装置およびその製造方法について説明する。この実施形態は、信号電荷の転送の容易化の一例に関するものである。この説明において、上記第１の実施形態と重複する部分の詳細な説明を省略する。
【００７１】
＜構成例＞  
図１４、図１５に示すように、本例に係る単位画素１の断面構成例および平面構成例が示される。
【００７２】
図示するように、本例に係る固体撮像装置は、第２半導体層３２が、フォトゲート３７側からトランスファゲート３６に対し、水平方向に対して鋭角の角度θ３２を有して設けられる点で、上記実施形態と相違する。そのため、第２半導体層３２は、トランスファゲート３７の下に幅Ｗ３２を有して設けられるｎ型の半導体層３２−３を更に備える。
【００７３】
＜電位ポテンシャルについて＞  
本例に係る電位ポテンシャルは、図１６のように示される。  
上記のように、本例に係る構成では、第２半導体層３２が、フォトゲート３７側からトランスファゲート３６に対し、水平方向に対して鋭角の角度θ３２を有して設けられる。
【００７４】
そのため、トランスファゲート３６、フォトゲート３７のシャドーイング効果により、第１半導体層３１と第２半導体層３２が重なって局所的に電位が高くなることを防止することができる。このように、図示するような、なだらかな電位分布が得られるため、フォトダイオードＰＤに蓄積した信号電荷が、トランスファゲート３６までスムーズに移動することができる。また、トランスファゲート３６の下にも第２半導体層３２の一部であるｎ型の半導体層３２−３が入りこむため、信号電荷の拡散層３３（ＦＤ）への転送が容易となる。
【００７５】
＜製造方法＞  
製造方法に関しては、図１７に示すように、例えば、イオン注入方法を用いてｎ型の不純物を導入する際に、フォトゲート３７側からトランスファゲート３６に対し、水平方向に対して鋭角の注入角度（Tilt角度）θ３２を有して第２半導体層３２を形成する点で、上記実施形態と相違する。
【００７６】
尚、この工程では、半導体層３３は、第２半導体層３２と同様にTilt角度が形成されるが、閾値調整などのために、最終的には、さらにイオン注入工程などを行って形成される。そのため、半導体層３３にはTilt角度は形成されず、図１４に示した構成となる。また、同時に形成せず、マスクなどを用い、半導体層３３を別工程のイオン注入を行って形成しても勿論良い。
【００７７】
＜作用効果＞  
上記のように、第３の実施形態に係る固体撮像装置およびその製造方法によれば、少なくとも上記（１）乃至（３）と同様の効果が得られる。
【００７８】
さらに、本例によれば、第２半導体層３２が、フォトゲート３７側からトランスファゲート３６に対し、水平方向に対して鋭角の角度θ３２を有して設けられる。
【００７９】
そのため、トランスファゲート３６、フォトゲート３７のシャドーイング効果により、第１半導体層３１と第２半導体層３２が重なって局所的に電位が高くなることを防止することができる。このように、なだらかな電位分布が得られるため、フォトダイオードＰＤに蓄積した信号電荷が、トランスファゲート３６までスムーズに移動することができる点で有利である。
【００８０】
また、トランスファゲート３６の下にも第２半導体層３２の一部であるｎ型の半導体層３２−３が入りこむため、信号電荷の拡散層３３（ＦＤ）への転送が容易となる点でも有利であると言える。
【００８１】
このように、必要に応じて、本例のような構成および製造方法を適用することが可能である。
【００８２】
［第４の実施形態（ばらつき緩和化、フォトダイオードの容量増大化）］  
次に、図１８乃至図２０を用い、第４の実施形態に係る固体撮像装置およびその製造方法について説明する。この実施形態は、ばらつき緩和化、およびフォトダイオードの容量増大化に関するものである。この説明において、上記実施形態と重複する部分の詳細な説明を省略する。
【００８３】
＜構成例＞  
図１８、図１９に示すように、本例に係る単位画素１の断面構成例および平面構成例が示される。
【００８４】
図示するように、本例に係る固体撮像装置は、第１半導体層３１の裏面側（Back side）におけるＳｉ半導体３０からの深さｄ３１は、第２半導体層３２の深さｄ３２よりも深い（ｄ３１＞ｄ３２）点で、上記第３の実施形態と相違する。
【００８５】
尚、第２半導体層３２が、フォトゲート３７側からトランスファゲート３６に対し、水平方向に対して鋭角の角度θ３２を有して設けられる点は、上記第３の実施形態と同様である。
【００８６】
＜電位ポテンシャルについて＞  
本例に係る電位ポテンシャルは、図２０のように示される。  
上記のように、本例に係る構成では、第１半導体層３１の裏面側（Back side）におけるＳｉ半導体３０からの深さｄ３１は、第２半導体層３２の深さｄ３２よりも深い（ｄ３１＞ｄ３２）。
【００８７】
そのため、図示するように、第２半導体層３２がトランスファゲート３６の印加電圧の影響を受けやすくなり、信号電荷の拡散層３３（ＦＤ）への転送が容易とすることができる点で有利である。
【００８８】
製造方法に関しては、例えば、イオン注入方法を用いてｎ型の不純物を導入する際に、印加電圧を第３の実施形態よりも低く制御し、フォトゲート３７側からトランスファゲート３６に対し、水平方向に対して鋭角の注入角度（Tilt角度）θ３２を有して第２半導体層３２を形成する。
【００８９】
＜作用効果＞  
上記のように、第４の実施形態に係る固体撮像装置およびその製造方法によれば、少なくとも上記（１）乃至（３）と同様の効果が得られる。
【００９０】
さらに、本例によれば、第１半導体層３１の裏面側（Back side）におけるＳｉ半導体３０からの深さｄ３１は、第２半導体層３２の深さｄ３２よりも深い（ｄ３１＞ｄ３２）。
【００９１】
そのため、第２半導体層３２がトランスファゲート３６の印加電圧の影響を受けやすくなり、信号電荷の拡散層３３（ＦＤ）への転送が容易とすることができる点で有利である。
【００９２】
加えて、第２半導体層３２の深さｄ３２がより浅いことで、フォトダイオードＰＤのPN接合容量を増加でき、フォトダイオードＰＤに蓄積できる信号電荷数を増大できる点で有利である。
【００９３】
［比較例］  
次に、図２１乃至図２３を用い、上記第１乃至第４の実施形態と比較するために、比較例に係る固体撮像装置およびその製造方法について説明する。この説明において、上記第１の実施形態と重複する部分の詳細な説明を省略する。
【００９４】
＜構成例＞  
図２１、図２２に示すように、比較例に係る固体撮像装置では、フォトゲート１３７の下にｎ型の半導体層１３１が配置され、トランスファゲート１３６とフォトゲート１３７との間に不純物の半導体層が配置されない点で、上記実施形態と相違する。
【００９５】
製造方法に関しては、フォトダイオードＰＤの形成領域の表面上を露出させ、その他の領域をフォトレジストでマスクするようにパターンニングする。続いて、加速器を用いてｎ型の不純物をイオン注入し、ｎ型の半導体層１３１を形成する。
【００９６】
しかしながら、このｎ型の半導体層１３１の形成工程では、イオン注入やフォトレジストの形状等のばらつきにより、パターンニングした端部の位置１４７から所定の範囲（Ｗcom）内でばらつきが発生する。
【００９７】
＜電位ポテンシャルについて＞  
この比較例に係る電位ポテンシャルは、図２３のように示される。  
図示するように、例えば、ｎ型の半導体層１３１の端部の位置１４７が、トランスファゲート１３６から遠くにばらついた場合（ＰＦＤ−）、半導体層１３１との距離が離れる大きくなるため、フォトダイオードＰＤで蓄積した信号電荷の拡散層３３（ＦＤ）への転送が難しくなる。加えて、フォトダイオードＰＤの面積は、ｎ型の半導体層１３１の面積と比例関係があることから、ｎ型の半導体層１３１が遠くにばらついた場合、フォトダイオードＰＤの面積も小さくなり、蓄積できる最大信号電荷の数が減少する点で、不利である。
【００９８】
一方、ｎ型の半導体層１３１の端部の位置１４７が、トランスファゲート１３６に近くにばらついた場合（ＰＦＤ＋）、ｎ型の半導体層１３１とトランスファゲート１３６とは近接するため、信号電荷の拡散層３３（ＦＤ）への転送が容易となり、蓄積最大信号電荷数が必要以上に増加する。
【００９９】
このように、トランスファゲート１３６に対するｎ型の半導体層１３１のパターン位置のばらつきが発生すると、フォトダイオードの面積も変動し、フォトダイオードが蓄積する最大信号電荷の数が変動するため、画素特性が劣化する。
【０１００】
加えて、このようなばらつきの影響を緩和しなければ、製品化が望めず、実施化に対して不利である。
【０１０１】
尚、上記本実施形態では、図２において、単位画素１あたり４つのトランジスタで構成されるものを一例に挙げて説明した。しかしながら、この構成に限られず、例えば、単位画素１においてアドレストランジスタＴａがない３つのトランジスタで構成されるもの等にも必要に応じて、適用できることは勿論である。さらに、上記本実施形態では、図４において、マイクロレンズＭＬが、半導体層３１〜３３に対応するように設けられる構成を一例に挙げたが、この構成に限られるものではない。例えば、マイクロレンズＭＬは、少なくとも半導体層３１に対応する領域に設けられていれば良い。
【０１０２】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１０３】
１…単位画素（PIXEL）、１２…撮像領域、３０…Ｓｉ半導体層、ＰＤ…光電変換部（フォトダイオード）、１４…駆動回路領域、３６…トランスファゲート、３７…フォトゲート、３１…第１半導体層、３２…第２半導体層。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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