(57)【要約】【課題】メモリへの連続アクセス回数を増やしても使用するスキャンチェーン数を増加させることなく試験を行うことができる集積回路装置の提供を図る。【解決手段】メモリＭＥＭと、該メモリに接続される複数のロジック回路Ｌと、前記メモリおよび前記ロジック回路の試験を行うスキャンチェーンＳＣＩ，ＳＣIIと、を含む集積回路装置であって、前記メモリの前段の第１スキャンチェーンＳＣＩにおいて、前記メモリに対して出力端子が繋がっている少なくとも２つの第１および第２フリップフロップＦＦ１０７，ＦＦ１０８を有し、前記第２フリップフロップＦＦ１０８の前記出力端子と、前記第１フリップフロップＦＦ１０７のスキャン入力端子の間に、少なくとも１つの第１挿入フリップフロップＦＦ１０５，ＦＦ１０１を挿入して、前記スキャンチェーンの接続を規定する。【選択図】図１２
2012202788.tif 000002
【特許請求の範囲】
【請求項１】
メモリと、該メモリに接続される複数のロジック回路と、前記メモリおよび前記ロジック回路の試験を行うスキャンチェーンと、を含む集積回路装置であって、
前記メモリの前段の第１スキャンチェーンにおいて、前記メモリに対して出力端子が繋がっている少なくとも２つの第１および第２フリップフロップを有し、前記第２フリップフロップの前記出力端子と、前記第１フリップフロップのスキャン入力端子の間に、少なくとも１つの第１挿入フリップフロップを挿入して、前記スキャンチェーンの接続を規定することを特徴とする集積回路装置。
【請求項２】
前記第１スキャンチェーンにおいて、さらに、
第１外部端子と前記第２フリップフロップのスキャン入力端子の間に、少なくとも１つの前記第１挿入フリップフロップと同じ数の第２挿入フリップフロップを挿入して、前記スキャンチェーンの接続を規定することを特徴とする請求項１に記載の集積回路装置。
【請求項３】
さらに、前記メモリの後段の第２スキャンチェーンにおいて、
Ｄ端子が繋がっている少なくとも２つの第３および第４フリップフロップを有し、前記第４フリップフロップの出力端子と、前記第３フリップフロップのスキャン入力端子の間に、少なくとも１つの第３挿入フリップフロップを挿入して、前記スキャンチェーンの接続を規定することを特徴とする請求項１または２に記載の集積回路装置。
【請求項４】
前記第２スキャンチェーンにおいて、さらに、
第２外部端子と前記第３フリップフロップの出力端子の間に、少なくとも１つの前記第３挿入フリップフロップと同じ数の第４挿入フリップフロップを挿入して、前記スキャンチェーンの接続を規定することを特徴とする請求項３に記載の集積回路装置。
【請求項５】
メモリと、該メモリに接続される複数のロジック回路と、前記メモリおよび前記ロジック回路の試験を行うスキャンチェーンと、を含み、試験モードとして、前記スキャンチェーンのフリップフロップのデータを順次シフトするシフトモード、および、前記フリップフロップを使用して実際の動作を行うキャプチャモードを有する集積回路装置の試験方法であって、
前記シフトモードにおいて、前記メモリに対して連続アクセスするコマンドをフリップフロップに設定する第１動作と、
前記シフトモードにおいて、前記コマンドを前記メモリに与えて動作させる第２動作と、
前記シフトモードにおいて、前記メモリからのデータを取り出す第３動作と、
を有することを特徴とする集積回路装置の試験方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この出願で言及する実施例は、集積回路装置および集積回路装置の試験方法に関する。
【背景技術】
【０００２】
従来、集積回路装置の試験は、例えば、ＢＩＳＴ（Build In Self Test）を使う手法と、スキャンチェーン（Scan Chain）を用いる手法が広く利用されている。
【０００３】
ところで、スキャンチェーンを使ってメモリの実動作速度（At-Speed）試験を行う場合、まず、シフトモードに設定して、メモリに与えるデータ（コマンド）を、そのメモリの前段に位置するスキャンチェーンのフリップフロップ（ＦＦ）に設定する。
【０００４】
次に、キャプチャモードに切り替えて、スキャンチェーンのＦＦに設定されたデータをメモリに与え、さらに、メモリが出力したリードデータを、そのメモリの後段に位置するスキャンチェーンのＦＦに格納する。
【０００５】
そして、再びシフトモードに切り替えて、メモリの後段に位置するスキャンチェーンのＦＦに格納されたリードデータを、外部端子を介して外部に取り出すようになっている。
【０００６】
ところで、従来、スキャンチェーン（スキャン方式）によりメモリの試験を行う集積回路装置としては、様々なものが提案されている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００４−１１７０４６号公報
【特許文献２】特開昭５９−１７５０９９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
前述したスキャンチェーンを用いてメモリの試験を行う集積回路装置では、例えば、メモリに与えるデータの設定およびメモリからのデータの取り出しを行うシフトモードと、実際に集積回路装置の動作を行うキャプチャモードとを切り替えなければならない。
【０００９】
また、例えば、メモリへの連続アクセス回数を増やすには、スキャンチェーンの数を増加させなければならない。このスキャンチェーン数の増加は、外部端子数の増加を招くことになるため、集積回路装置としては好ましくない。
【課題を解決するための手段】
【００１０】
一実施形態によれば、メモリと、該メモリに接続される複数のロジック回路と、前記メモリおよび前記ロジック回路の試験を行うスキャンチェーンと、を含む集積回路装置が提供される。
【００１１】
前記集積回路装置は、前記メモリの前段の第１スキャンチェーンにおいて、前記メモリに対して出力端子が繋がっている少なくとも２つの第１および第２フリップフロップを有する。前記第２フリップフロップの前記出力端子と、前記第１フリップフロップのスキャン入力端子の間に、少なくとも１つの第１挿入フリップフロップを挿入して、前記スキャンチェーンの接続を規定する。
【発明の効果】
【００１２】
開示の集積回路装置および集積回路装置の試験方法は、メモリへの連続アクセス回数を増やしても使用するスキャンチェーン数を増加させることなくメモリの試験を行うことができるという効果を奏する。
【図面の簡単な説明】
【００１３】
【図１】集積回路装置の第１例における動作の一例を説明するための図（その１）である。
【図２】集積回路装置の第１例における動作の一例を説明するための図（その２）である。
【図３】集積回路装置の第１例における動作の一例を説明するための図（その３）である。
【図４】集積回路装置の第１例における動作の他の例を説明するための図（その１）である。
【図５】集積回路装置の第１例における動作の他の例を説明するための図（その２）である。
【図６】集積回路装置の第１例における動作の他の例を説明するための図（その３）である。
【図７】集積回路装置の第２例における動作の一例を説明するための図（その１）である。
【図８】集積回路装置の第２例における動作の一例を説明するための図（その２）である。
【図９】集積回路装置の第２例における動作の一例を説明するための図（その３）である。
【図１０】集積回路装置の第３例におけるキャプチャ動作を説明するための図である。
【図１１】集積回路装置の第４例と第１実施例の集積回路装置を比較して説明するための図（その１）である。
【図１２】集積回路装置の第４例と第１実施例の集積回路装置を比較して説明するための図（その２）である。
【図１３】集積回路装置の第４例と第１実施例の集積回路装置を比較して説明するための図（その３）である。
【図１４】集積回路装置の第５例と第２実施例の集積回路装置を比較して説明するための図（その１）である。
【図１５】集積回路装置の第５例と第２実施例の集積回路装置を比較して説明するための図（その２）である。
【図１６】集積回路装置の第５例と第２実施例の集積回路装置を比較して説明するための図（その３）である。
【図１７】集積回路装置の第６例と第３実施例の集積回路装置を比較して説明するための図（その１）である。
【図１８】集積回路装置の第６例と第３実施例の集積回路装置を比較して説明するための図（その２）である。
【図１９】集積回路装置の第６例と第３実施例の集積回路装置を比較して説明するための図（その３）である。
【図２０】第１実施例の集積回路装置の一例を説明するための図（その１）である。
【図２１】第１実施例の集積回路装置の一例を説明するための図（その２）である。
【図２２】第１実施例の集積回路装置の一例を説明するための図（その３）である。
【図２３】第２実施例の集積回路装置の一例を説明するための図（その１）である。
【図２４】第２実施例の集積回路装置の一例を説明するための図（その２）である。
【図２５】第２実施例の集積回路装置の一例を説明するための図（その３）である。
【発明を実施するための形態】
【００１４】
まず、本実施例の集積回路装置および集積回路装置の試験方法を詳述する前に、集積回路装置および集積回路装置の試験方法の幾つかの例、並びに、それらにおける問題点を、図１〜図１０を参照して説明する。
【００１５】
図１〜図３は、集積回路装置の第１例における動作の一例を説明するための図であり、スキャンチェーンを使ってメモリＭＥＭの At-Speed（実動作速度）試験を行う場合を示す。すなわち、ライトコマンドＷＴＣおよびリードコマンドＲＤＣによりメモリＭＥＭを連続アクセスして、メモリＭＥＭの実動作速度試験を行う場合を示している。
【００１６】
図１〜図３において、メモリ試験で使用するスキャンチェーンはＳＣ１〜ＳＣ５の５つが描かれているが、集積回路装置（チップ）内には、他に、図示しないロジック（logic）試験でのみ使うスキャンチェーンもある。
【００１７】
スキャンチェーンＳＣ１〜ＳＣ５は、メモリＭＥＭの端子と直接繋がっているＦＦ（ＦＦ５〜ＦＦ８）、並びに、それらのＦＦ５〜ＦＦ８に繋がっているＦＦ（ＦＦ１〜ＦＦ４，ＦＦ９，ＦＦ１０）により構成されている。
【００１８】
ここで、簡略化のため、各図には表記されていないが、それぞれのＦＦには、クロック（ＣＫ）端子、および、シフト動作（シフトモード）とキャプチャ動作（キャプチャモード）を切り替えるＳＭ端子が設けられている。なお、全てのＦＦには、同じクロックおよび同じＳＭ信号が与えられる。
【００１９】
例えば、ＳＭ＝０でキャプチャモード、ＳＭ＝１でシフトモードの場合、各ＦＦは、ＳＭ＝０の時は、Ｄ端子からの入力を取り込み、ＳＭ＝１の時はＳＩ端子からの入力を取り込む。
【００２０】
そのため、ＳＭ＝０（キャプチャモード）の時、データの流れは、ＦＦのＱ端子から次段ＦＦのＤ端子というようになる。具体的に、キャプチャモードでは、ＦＦ１のＱ端子のデータは、論理回路Ｌを介してＦＦ３のＤ端子からＦＦ３に取り込まれ、また、ＦＦ３のＱ端子のデータは、論理回路Ｌを介してＦＦ５のＤ端子からＦＦ５に取り込まれる。
【００２１】
同様に、キャプチャモードでは、ＦＦ２のＱ端子のデータは、論理回路Ｌを介してＦＦ４のＤ端子からＦＦ４に取り込まれ、また、ＦＦ４のＱ端子のデータは、論理回路Ｌを介してＦＦ６のＤ端子からＦＦ６に取り込まれる。
【００２２】
一方、ＳＭ＝１（シフトモード）の時、データの流れは、ＦＦのＱ端子から次段ＦＦのＳＩ端子というようになる。具体的に、シフトモードでは、ＦＦ２のＱ端子のデータは、ＦＦ１のＳＩ端子からＦＦ１に取り込まれ、また、ＦＦ４のＱ端子のデータは、ＦＦ３のＳＩ端子からＦＦ３に取り込まれる。
【００２３】
ここで、各スキャンチェーンＳＣ１〜ＳＣ５は、説明を簡略化するためにそれぞれ２つのＦＦとして描かれているが、実際には、多数のＦＦが設けられている。そして、シフトモードにおいて、データは、クロックに従ってＦＦのＱ端子から次段ＦＦのＳＩ端子へ向かって（すなわち、各図の上方のＦＦに向かって）順次取り込まれる。
【００２４】
また、キャプチャモードにおいて、データは、クロックに従ってＦＦのＱ端子から次段ＦＦのＤ端子へ向かって（すなわち、各図の右側のＦＦに向かって）順次取り込まれる。
【００２５】
さらに、スキャンチェーンの段数は、メモリＭＥＭの前段に３つ（ＳＣ１〜ＳＣ３）で後段に２つ（ＳＣ４，ＳＣ５）として描かれているが、その構成は様々に変化され得る。
【００２６】
まず、図１に示されるように、シフトモード（動作１）において、ライトコマンドＷＴＣ（データ）を順次シフトさせてスキャンチェーンＳＣ２のＦＦ３，ＦＦ４に設定する。また、シフトモード（動作１）において、リードコマンドＲＤＣを順次シフトさせてスキャンチェーンＳＣ１のＦＦ１，ＦＦ２に設定する。
【００２７】
すなわち、スキャンチェーンＳＣ２において、ライトコマンドＷＴＣは、入力端子（外部端子）ＥＴ４→フリップフロップＦＦ４のＳＩ端子→ＦＦ４のＱ端子→ＦＦ３のＳＩ端子へとシフトされ、そして、ＦＦ３，ＦＦ４にライトコマンドＷＴＣが設定される。
【００２８】
同様に、スキャンチェーンＳＣ１において、リードコマンドＲＤＣは、入力端子ＥＴ２→フリップフロップＦＦ２のＳＩ端子→ＦＦ２のＱ端子→ＦＦ１のＳＩ端子へとシフトされ、そして、ＦＦ１，ＦＦ２にリードコマンドＲＤＣが設定される。
【００２９】
なお、各スキャンチェーンＳＣ１〜ＳＣ５は、実際には多数のＦＦにより構成されるのは前述した通りである。
【００３０】
ところで、後述するように、本実施例を適用しない集積回路装置（例えば、図１〜図１１、図１４、図１７）では、メモリを連続アクセスする数が増加すると、そのスキャンチェーンの段数も増加する。
【００３１】
図１を参照して説明したように、シフトモードにおけるスキャンチェーンＳＣ１およびＳＣ２に対するリードコマンドＲＤＣおよびライトコマンドＷＴＣの設定が完了すると、動作モードをキャプチャモードに切り替える。
【００３２】
すなわち、図２に示されるように、キャプチャモード（動作２）において、クロックの４サイクルの動作により、メモリＭＥＭに対するデータ書き込みおよび読み出しを行い、読み出されたデータをスキャンチェーンＳＣ４（ＦＦ７，ＦＦ８）に格納する。なお、キャプチャモードでは、クロックに従った通常の動作が行われる。
【００３３】
具体的に、キャプチャモードにおいて、例えば、スキャンチェーンＳＣ２に設定されたライトコマンドＷＴＣは、クロックの１サイクル目でスキャンチェーンＳＣ３に渡され、２サイクル目でメモリＭＥＭにデータの書き込みを実行させる。なお、ライトコマンドＷＴＣによる動作は、この２サイクル目で終了する。
【００３４】
また、スキャンチェーンＳＣ１に設定されたリードコマンドＲＤＣは、クロックの１サイクル目でスキャンチェーンＳＣ２に渡され、２サイクル目でスキャンチェーンＳＣ３に渡され、３サイクル目でメモリＭＥＭにデータの読み出しを実行させる。
【００３５】
さらに、クロックの４サイクル目でメモリＭＥＭから読み出されたデータが、スキャンチェーンＳＣ４のＦＦに格納される。すなわち、図２に示されるように、キャプチャモードでは、クロックの４サイクルの動作により、メモリＭＥＭから読み出したデータ（リードデータ）ＲＤＤがスキャンチェーンＳＣ４（ＦＦ７，ＦＦ８）に格納される。
【００３６】
そして、図３に示されるように、再びシフトモード（動作３）に切り替えて、例えば、ＦＦ７，ＦＦ８（スキャンチェーンＳＣ４）に格納されたメモリＭＥＭからのリードデータＲＤＤを、外部端子ＥＴ７を介して外部に取り出す。
【００３７】
このように、図１〜図３に示す集積回路装置の第１例における動作の一例では、まず、図１のように、シフトモード（動作１）で、メモリＭＥＭに与えるデータ（ＲＤＣ，ＷＴＣ）をスキャンチェーンＳＣ１とスキャンチェーンＳＣ２のＦＦにセットする。
【００３８】
次に、図２のように、キャプチャモード（動作２）で、メモリＭＥＭにデータを与えた後、メモリＭＥＭからのリードデータＲＤＤをスキャンチェーンＳＣ４のＦＦに格納する。
【００３９】
さらに、図３のように、シフトモード（動作３）で、スキャンチェーンＳＣ４のＦＦからリードデータＲＤＤを外部に取り出す。この外部に取り出されたリードデータＲＤＤをテスタで判定することにより、例えば、メモリＭＥＭ、並びに、ＦＦ→メモリの経路およびメモリ→ＦＦの経路を試験することが可能になる。
【００４０】
図４〜図６は、集積回路装置の第１例における動作の他の例を説明するための図である。図４〜図６と、上述した図１〜図３との比較から明らかなように、図４〜図６に示す動作は、スキャンチェーンＳＣ１およびＳＣ２に対して両方ともリードコマンドＲＤＣ（ＲＤＣ１，ＲＤＣ２）を設定したものに相当する。
【００４１】
すなわち、図４〜図６に示す例では、メモリＭＥＭに与えるコマンドが、リード−リード（ＲＤＣ１−ＲＤＣ２）となっている。図４〜図６に示す動作は、上述した図１〜図３の動作から容易に理解できるため、その説明は省略するが、リードコマンドを２回行っているので、キャプチャ時に、スキャンチェーンＳＣ４およびＳＣ５の両方にリードデータＲＤＤ１，ＲＤＤ２が格納される。
【００４２】
そして、図６に示されるように、シフトモード（動作３）において、例えば、スキャンチェーンＳＣ４およびＳＣ５のＦＦに格納されたメモリＭＥＭからのリードデータＲＤＤ１，ＲＤＤ２が、外部端子ＥＴ７およびＥＴ９を介して外部に取り出される。
【００４３】
図７〜図９は、集積回路装置の第２例における動作の一例を説明するための図である。図７〜図９と、上述した図４〜図６との比較から明らかなように、図７〜図９では、スキャンチェーンＳＣ１〜ＳＣ３に対して全てリードコマンドＲＤＣ（ＲＤＣ１〜ＲＤＣ３）を設定するようになっている。
【００４４】
すなわち、図７〜図９に示す例では、メモリＭＥＭに与えるコマンドが、リード−リード−リード（ＲＤＣ１−ＲＤＣ２−ＲＤＣ３）となっている。基本的な動作は、図１〜図３および図４〜図６の動作に相当するが、コマンド数が１つ増えたことにより、使用するスキャンチェーン数が、メモリＭＥＭの前段と後段で１つずつ増えている。
【００４５】
ここで、各スキャンチェーンＳＣ１〜ＳＣ７には、入出力で１つずつ外部端子が必要となるため、コマンドを設定するスキャンチェーンが増えると、試験で使う端子数が増加することになる。
【００４６】
具体的に、図７〜図９に示す集積回路装置の第２例は、ＦＦ４１〜ＦＦ５４により構成される７つのスキャンチェーンＳＣ１〜ＳＣ７を有している。
【００４７】
まず、図７に示されるように、シフトモード（動作１）において、リードコマンドＲＤＣ１〜ＲＤＣ３は、順次シフトして、それぞれスキャンチェーンＳＣ１〜ＳＣ３に設定される。
【００４８】
さらに、図８に示されるように、キャプチャモード（動作２）において、リードコマンドＲＤＣ３〜ＲＤＣ１は、順次メモリＭＥＭに与えられ、メモリＭＥＭからの読み出しデータＲＤＤ１〜ＲＤＤ３がスキャンチェーンＳＣ５〜ＳＣ７のＦＦに格納される。なお、この３つのリードコマンドＲＤＣ３〜ＲＤＣ１による動作は、５サイクルの動作で行われる。
【００４９】
そして、図９に示されるように、シフトモード（動作３）において、スキャンチェーンＳＣ５〜ＳＣ７のＦＦに格納されたメモリＭＥＭからのリードデータＲＤＤ１〜ＲＤＤ３が、外部端子ＥＴ４９，ＥＴ５１，ＥＴ５３を介して外部に取り出される。
【００５０】
図１〜図９を参照して説明したように、メモリＭＥＭの連続アクセス回数を増やすと、スキャンチェーンの数を増加させなければならない。このスキャンチェーン数の増加は、外部端子数の増加を招くことになるため、集積回路装置としては好ましくない。
【００５１】
図１０は、集積回路装置の第３例におけるキャプチャ動作を説明するための図である。なお、スキャンチェーンＳＣ１およびＳＣ２には、前述した図１〜図３と同様にリードコマンドＲＤＣおよびライトコマンドＷＴＣが設定される。
【００５２】
図１０に示す例は、ＦＦ６１とＦＦ６２の間に位置する論理回路ＬＣ１が、例えば、試験時にＦＦ６０に設定された所定の試験用のデータと論理を取って動作するようになっている場合を示す。
【００５３】
ここで、スキャンチェーンＳＣ７は、論理試験用のチェーンであり、フリップフロップＦＦ６０は、例えば、スキャンチェーンＳＣ７における１００番目のフリップフロップとなっている。この場合、シフトモードにおいて、ＦＦ６０に対して、所定の試験用のデータを設定するには、１００回のシフト動作を行わなければならない。
【００５４】
すなわち、スキャンモードにおいて、ＦＦ６１のデータを次段のＦＦ６２に渡すとき、ＦＦ６０のデータも制御しなければならず、パターン長の増加を来すことになる。
【００５５】
このように、図１〜図１０を参照して説明した集積回路装置は、例えば、メモリに与えるデータの設定およびメモリからのデータの取り出しを行うシフトモードと、実際に集積回路装置の動作を行うキャプチャモードとを切り替えなければならない。
【００５６】
また、例えば、メモリへの連続アクセス回数を増やすには、スキャンチェーンの数を増加させなければならず、その結果、外部端子数の増加を招くことになる。さらに、例えば、論理試験用のスキャンチェーンを利用すると、パターン長の増加を来すことになる。
【００５７】
以下、集積回路装置および集積回路装置の試験方法の実施例を、添付図面を参照して詳述する。図１１〜図１３は、集積回路装置の第４例と第１実施例の集積回路装置を比較して説明するための図であり、メモリを連続アクセスするコマンドが２つの場合を説明するためのものである。ここで、図１１は、本実施例を適用しない集積回路装置を示し、また、図１２および図１３は、第１実施例の集積回路装置を示す。
【００５８】
図１１において、集積回路装置は、８つのスキャンチェーンＳＣ１〜ＳＣ８，複数の論理回路ＬおよびメモリＭＥＭを有する。ここで、スキャンチェーンＳＣ７およびＳＣ８は、論理試験用のチェーンである。
【００５９】
なお、図１１において、各スキャンチェーンＳＣ１〜ＳＣ８は、それぞれ２つのＦＦを有するように描かれているが、これは、説明を簡略化するための単なる例である。また、他の図でも同様なのは、前述した通りである。
【００６０】
図１２と図１１の比較から明らかなように、本第１実施例の集積回路装置では、図１１のスキャンチェーンＳＣ１〜ＳＣ８の接続を変更して、２つのスキャンチェーンＳＣＩおよびＳＣIIとなるようにされている。
【００６１】
具体的に、図１２の太線で示されるように、メモリＭＥＭの前段のスキャンチェーンＳＣＩにおいて、ＦＦ１０１のＱ端子は、ＦＦ１０７のＳＩ端子に接続され、ＦＦ１０２のＱ端子は、ＦＦ１０４のＳＩ端子に接続される。また、ＦＦ１０４のＱ端子は、ＦＦ１０８のＳＩ端子に接続され、ＦＦ１０８のＱ端子は、ＦＦ１０５のＳＩ端子に接続され、そして、ＦＦ１０５のＱ端子は、ＦＦ１０１のＳＩ端子に接続される。
【００６２】
このように、図１１では、シフトモードの経路（シフトパス）が、各ＦＦのＱ端子から次段のＦＦのＳＩ端子への経路だけであったのを、図１２に示す本第１実施例では、上述のような接続に変更する。
【００６３】
図１１の集積回路装置において、メモリＭＥＭと繋がっているＦＦ（ＦＦ１０７，ＦＦ１０８）は、シフトモードの経路（シフトパス）として、ＦＦ１０８のＱ端子がＦＦ１０７のＳＩ端子に接続されるようになっている。すなわち、シフトパスは、各ＦＦのＱ端子から次段のＦＦのＳＩ端子への経路だけとなっている。
【００６４】
これに対して、図１２に示す本第１実施例の集積回路装置では、シフトパスとして、間にＦＦが入るように接続が変更されている。すなわち、上述したように、ＦＦ１０８のＱ端子は、ＦＦ１０５のＳＩ端子に接続され、さらに、ＦＦ１０５のＱ端子は、ＦＦ１０１のＳＩ端子に接続され、そして、ＦＦ１０１のＱ端子は、ＦＦ１０７のＳＩ端子に接続される。
【００６５】
従って、メモリＭＥＭの前段のスキャンチェーンＳＣＩにおいて、ＦＦ１０８のＱ端子とＦＦ１０７のＳＩ端子の間には、ＦＦ１０５およびＦＦ１０１の２つのＦＦ（フリップフロップ）が挿入されるようになっている。
【００６６】
さらに、上述したように、ＦＦ１０２のＱ端子は、ＦＦ１０４のＳＩ端子に接続され、そして、ＦＦ１０４のＱ端子は、ＦＦ１０８のＳＩ端子に接続される。従って、メモリＭＥＭの前段のスキャンチェーンＳＣＩにおいて、入力端子（外部端子）ＥＴ１０２とＦＦ１０８のＳＩ端子の間には、ＦＦ１０２およびＦＦ１０４の２つのＦＦが挿入されるようになっている。
【００６７】
同様に、図１２の太線で示されるように、メモリＭＥＭの後段のスキャンチェーンＳＣIIにおいて、ＦＦ１０９のＱ端子は、ＦＦ１１５のＳＩ端子に接続され、ＦＦ１１５のＱ端子は、ＦＦ１１４のＳＩ端子に接続される。さらに、ＦＦ１１０のＱ端子は、ＦＦ１１１のＳＩ端子に接続され、ＦＦ１１１のＱ端子は、ＦＦ１１２のＳＩ端子に接続され、そして、ＦＦ１１２のＱ端子は、ＦＦ１０９のＳＩ端子に接続される。
【００６８】
従って、メモリＭＥＭの後段のスキャンチェーンＳＣIIにおいて、ＦＦ１１０のＱ端子とＦＦ１０９のＳＩ端子の間には、ＦＦ１１１およびＦＦ１１２の２つのＦＦが挿入されるようになっている。
【００６９】
また、上述したように、ＦＦ１０９のＱ端子は、ＦＦ１１５のＳＩ端子に接続され、そして、ＦＦ１１５のＱ端子は、ＦＦ１１４のＳＩ端子に接続される。従って、メモリＭＥＭの後段のスキャンチェーンＳＣIIにおいて、ＦＦ１０９のＱ端子と出力端子（外部端子）ＥＴ１１４の間には、ＦＦ１１５およびＦＦ１１４の２つのＦＦが挿入されるようになっている。
【００７０】
なお、例えば、ＦＦ１０３〜ＦＦ１１４に関して、図１２に示す第１実施例においても、各ＦＦのＱ端子が論理回路Ｌを介して次段のＦＦのＤ端子に接続される経路はそのまま維持されている。
【００７１】
すなわち、図１２に示す第１実施例においても、集積回路装置の実際の動作、並びに、例えば、論理回路Ｌを試験するときのキャプチャモードの動作は、図１１の集積回路装置と同様に、何の問題もなく実行される。
【００７２】
図１２の接続を書き直した図１３から明らかなように、本第１実施例の集積回路装置は、メモリＭＥＭの前段の第１スキャンチェーンＳＣＩと、メモリＭＥＭの後段の第２スキャンチェーンＳＣIIを有している。
【００７３】
すなわち、図１３は、メモリを連続アクセスするコマンドが２つの場合を示しているが、この２つのコマンドは、ＦＦ１０５，ＦＦ１０１およびＦＦ１０２，ＦＦ１０４に設定される。そして、ＦＦ１０１およびＦＦ１０４に設定されたコマンド、並びに、ＦＦ１０５およびＦＦ１０２に設定されたコマンドの２個のコマンドは、クロックに従って順次メモリＭＥＭに与えられる。
【００７４】
ここで、本第１実施例の集積回路装置では、シフトパス（シフトモードの経路）のみを使って試験を行い、通常動作のキャプチャパス（キャプチャモードの経路）は使わない。そして、メモリＭＥＭを連続アクセスするためのデータ（コマンド）は、スキャンチェーンＳＣＩによるシフト動作により設定する。これは、以下に説明する第２および第３実施例でも同様である。
【００７５】
図１４〜図１６は、集積回路装置の第５例と第２実施例の集積回路装置を比較して説明するための図であり、メモリを連続アクセスするコマンドが３つの場合を説明するためのものである。
【００７６】
ここで、図１４は、本実施例を適用しない集積回路装置を示し、また、図１５および図１６は、第２実施例の集積回路装置を示す。
【００７７】
図１４において、集積回路装置は、８つのスキャンチェーンＳＣ１〜ＳＣ８，複数の論理回路ＬおよびメモリＭＥＭを有する。ここで、スキャンチェーンＳＣ７およびＳＣ８は、論理試験用のチェーンである。
【００７８】
図１５と図１４の比較から明らかなように、本第２実施例の集積回路装置では、図１４のスキャンチェーンＳＣ１〜ＳＣ８の接続を変更して、２つのスキャンチェーンＳＣＩおよびＳＣIIとなるようにされている。
【００７９】
具体的に、図１５の太線で示されるように、メモリＭＥＭの前段のスキャンチェーンＳＣＩにおいて、ＦＦ１２１のＱ端子は、ＦＦ１２６のＳＩ端子に接続され、ＦＦ１２６のＱ端子は、ＦＦ１２７のＳＩ端子に接続される。また、ＦＦ１２２のＱ端子は、ＦＦ１２４のＳＩ端子に接続され、ＦＦ１２４のＱ端子は、ＦＦ１２８のＳＩ端子に接続される。さらに、ＦＦ１２８のＱ端子は、ＦＦ１２５のＳＩ端子に接続され、そして、ＦＦ１２５のＱ端子は、ＦＦ１２１のＳＩ端子に接続される。
【００８０】
すなわち、図１４の集積回路装置において、メモリＭＥＭと繋がっているＦＦ（ＦＦ１２７，ＦＦ１２８）は、シフトパスとして、ＦＦ１２８のＱ端子がＦＦ１２７のＳＩ端子に接続されるようになっている。すなわち、シフトパスは、各ＦＦのＱ端子から次段のＦＦのＳＩ端子への経路だけとなっている。
【００８１】
これに対して、図１５に示す本第２実施例の集積回路装置では、シフトパスとして、間にＦＦが入るように接続が変更されている。すなわち、上述したように、ＦＦ１２８のＱ端子は、ＦＦ１２５のＳＩ端子に接続され、ＦＦ１２５のＱ端子は、ＦＦ１２１のＳＩ端子に接続される。さらに、ＦＦ１２１のＱ端子は、ＦＦ１２６のＳＩ端子に接続され、そして、ＦＦ１２６のＱ端子は、ＦＦ１２７のＳＩ端子に接続される。
【００８２】
従って、メモリＭＥＭの前段のスキャンチェーンＳＣＩにおいて、ＦＦ１２８のＱ端子とＦＦ１２７のＳＩ端子の間には、ＦＦ１２５，ＦＦ１２１およびＦＦ１２６の３つのＦＦが挿入されるようになっている。
【００８３】
さらに、上述したように、ＦＦ１２３のＱ端子は、ＦＦ１２２のＳＩ端子に接続され、ＦＦ１２２のＱ端子は、ＦＦ１２４のＳＩ端子に接続され、そして、ＦＦ１２４のＱ端子は、ＦＦ１２８のＳＩ端子に接続される。
【００８４】
従って、メモリＭＥＭの前段のスキャンチェーンＳＣＩにおいて、入力端子（外部端子）ＥＴ１２３とＦＦ１２８のＳＩ端子の間には、ＦＦ１２３，ＦＦ１２４およびＦＦ１２４の３つのＦＦが挿入されるようになっている。
【００８５】
同様に、図１５の太線で示されるように、メモリＭＥＭの後段のスキャンチェーンＳＣIIにおいて、ＦＦ１２９のＱ端子は、ＦＦ１３５のＳＩ端子に接続され、ＦＦ１３５のＱ端子は、ＦＦ１３４のＳＩ端子に接続される。また、ＦＦ１３４のＱ端子は、ＦＦ１３３のＳＩ端子に接続される。
【００８６】
さらに、ＦＦ１３０のＱ端子は、ＦＦ１３１のＳＩ端子に接続され、ＦＦ１３１のＱ端子は、ＦＦ１３２のＳＩ端子に接続され、ＦＦ１３２のＳＩ端子に接続され、ＦＦ１３２のＱ端子は、ＦＦ１３６のＳＩ端子に接続される。そして、ＦＦ１３６のＱ端子は、ＦＦ１２９のＳＩ端子に接続される。
【００８７】
従って、メモリＭＥＭの後段のスキャンチェーンＳＣIIにおいて、ＦＦ１３０のＱ端子とＦＦ１２９のＳＩ端子の間には、ＦＦ１３１，ＦＦ１３２およびＦＦ１３６の３つのＦＦが挿入されるようになっている。
【００８８】
また、上述したように、ＦＦ１２９のＱ端子は、ＦＦ１３５のＳＩ端子に接続され、ＦＦ１３５のＱ端子は、ＦＦ１３４のＳＩ端子に接続され、そして、ＦＦ１３４のＱ端子は、ＦＦ１３３のＳＩ端子に接続される。
【００８９】
従って、メモリＭＥＭの後段のスキャンチェーンＳＣIIにおいて、ＦＦ１２９のＱ端子と出力端子（外部端子）ＥＴ１３３の間には、ＦＦ１３５，ＦＦ１３４およびＦＦ１３３の３つのＦＦが挿入されるようになっている。
【００９０】
なお、例えば、ＦＦ１２３〜ＦＦ１３４に関して、図１５に示す第２実施例においても、各ＦＦのＱ端子が論理回路Ｌを介して次段のＦＦのＤ端子に接続される経路はそのまま維持されている。
【００９１】
すなわち、図１５に示す第２実施例においても、集積回路装置の実際の動作、並びに、例えば、論理回路Ｌを試験するときのキャプチャモードの動作は、図１４の集積回路装置と同様に、何の問題もなく実行される。
【００９２】
図１５の接続を書き直した図１６から明らかなように、本第２実施例の集積回路装置は、メモリＭＥＭの前段の第１スキャンチェーンＳＣＩと、メモリＭＥＭの後段の第２スキャンチェーンＳＣIIを有している。
【００９３】
すなわち、図１６は、メモリを連続アクセスするコマンドが３つの場合を示しているが、この３つのコマンドは、ＦＦ１２５，ＦＦ１２１，ＦＦ１２６およびＦＦ１２３，ＦＦ１２２，ＦＦ１２４に設定される。
【００９４】
そして、ＦＦ１２６および１２４に設定されたコマンド、ＦＦ１２１およびＦＦ１２５に設定されたコマンド、並びに、ＦＦ１２５およびＦＦ１２３に設定されたコマンドの３個のコマンドは、クロックに従って順次メモリＭＥＭに与えられる。
【００９５】
図１７〜図１９は、集積回路装置の第６例と第３実施例の集積回路装置を比較して説明するための図であり、メモリを連続アクセスするコマンドがｎ個の場合を説明するためのものである。
【００９６】
ここで、図１７は、本実施例を適用しない集積回路装置を示し、また、図１８および図１９は、第３実施例の集積回路装置を示す。
【００９７】
図１７において、集積回路装置は、ｍ＋３個のスキャンチェーンＳＣ１〜ＳＣm+3，複数の論理回路ＬおよびメモリＭＥＭを有する。ここで、スキャンチェーンＳＣｍ〜ＳＣm+3は、論理試験用のチェーンである。
【００９８】
なお、図１７および図１８において、ＦＦは連続的に番号付けされているが、例えば、ＦＦ１４４とＦ１４５の間には、複数のＦＦが設けられ、また、ＦＦ１５２とＦＦ１５３の間には、複数のＦＦが設けられているのはいうまでもない。
【００９９】
図１８と図１７の比較から明らかなように、本第３実施例の集積回路装置では、図１７のスキャンチェーンＳＣ１〜ＳＣm+3の接続を変更して、２つのスキャンチェーンＳＣＩおよびＳＣIIとなるようにされている。
【０１００】
具体的に、図１８の太線で示されるように、メモリＭＥＭの前段のスキャンチェーンＳＣＩにおいて、ＦＦ１４１のＱ端子は、複数のＦＦのＳＩ端子およびＱ端子を経由して、ＦＦ１４４のＳＩ端子に接続される。
また、ＦＦ１４４のＱ端子は、ＦＦ１４８のＳＩ端子に接続され、ＦＦ１４８のＱ端子は、ＦＦ１４５のＳＩ端子に接続され、ＦＦ１４５のＱ端子は、複数のＦＦのＳＩ端子およびＱ端子を経由してＦＦ１４３のＳＩ端子に接続される。そして、ＦＦ１４３のＱ端子は、ＦＦ１４７のＳＩ端子に接続される。
【０１０１】
すなわち、図１７の集積回路装置において、メモリＭＥＭと繋がっているＦＦ（ＦＦ１４７，ＦＦ１４８）は、シフトパスとして、ＦＦ１４８のＱ端子がＦＦ１４７のＳＩ端子に接続されるようになっている。すなわち、シフトパスは、各ＦＦのＱ端子から次段のＦＦのＳＩ端子への経路だけとなっている。
【０１０２】
これに対して、図１８に示す本第３実施例の集積回路装置では、シフトパスとして、間にＦＦが入るように接続が変更されている。すなわち、上述したように、ＦＦ１４８のＱ端子は、ＦＦ１４５のＳＩ端子に接続され、ＦＦ１４５のＱ端子は、複数のＦＦのＳＩ端子およびＱ端子を経由して、ＦＦ１４３のＳＩ端子に接続される。そして、ＦＦ１４３のＱ端子は、ＦＦ１４７のＳＩ端子に接続される。
【０１０３】
従って、メモリＭＥＭの前段のスキャンチェーンＳＣＩにおいて、ＦＦ１４８のＱ端子とＦＦ１４７のＳＩ端子の間には、ＦＦ１４５，…，ＦＦ１４３のｎ個のＦＦが挿入されるようになっている。
【０１０４】
さらに、上述したように、ＦＦ１４１のＱ端子は、複数のＦＦのＳＩ端子およびＱ端子を経由して、ＦＦ１４４のＳＩ端子に接続され、そして、ＦＦ１４４のＱ端子は、ＦＦ１４８のＳＩ端子に接続される。
【０１０５】
従って、メモリＭＥＭの前段のスキャンチェーンＳＣＩにおいて、入力端子（外部端子）ＥＴ１４１とＦＦ１４８のＳＩ端子の間には、ＦＦ１４１，…，ＦＦ１４４のｎ個のＦＦが挿入されるようになっている。
【０１０６】
同様に、図１８の太線で示されるように、メモリＭＥＭの後段のスキャンチェーンＳＣIIにおいて、ＦＦ１４９のＱ端子は、ＦＦ１５３のＳＩ端子に接続される。また、ＦＦ１５３のＱ端子は、複数のＦＦのＳＩ端子およびＱ端子を経由して、ＦＦ１５６のＳＩ端子に接続される。
【０１０７】
さらに、ＦＦ１５０Ｑ端子は、ＦＦ１５１のＳＩ端子に接続され、ＦＦ１５１のＱ端子は、ＦＦ１５４のＳＩ端子に接続され、そして、ＦＦ１５４のＱ端子は、ＦＦ１４９のＳＩ端子に接続される。
【０１０８】
従って、メモリＭＥＭの後段のスキャンチェーンＳＣIIにおいて、ＦＦ１５０のＱ端子とＦＦ１４９のＳＩ端子の間には、ＦＦ１５１，…，ＦＦ１５４のｎ個のＦＦが挿入されるようになっている。
【０１０９】
さらに、上述したように、ＦＦ１４９のＱ端子は、ＦＦ１５３のＳＩ端子に接続され、そして、ＦＦ１５３のＱ端子は、複数のＦＦのＳＩ端子およびＱ端子を経由して、ＦＦ１５６のＳＩ端子に接続される。
【０１１０】
従って、メモリＭＥＭの後段のスキャンチェーンＳＣIIにおいて、ＦＦ１４９のＱ端子と出力端子（外部端子）ＥＴ１５６の間には、ＦＦ１５３，…，ＦＦ１５６のｎ個のＦＦが挿入されるようになっている。
【０１１１】
なお、例えば、ＦＦ１４１〜ＦＦ１５６に関して、図１８に示す第３実施例においても、各ＦＦのＱ端子が論理回路Ｌを介して次段のＦＦのＤ端子に接続される経路はそのまま維持されている。
【０１１２】
すなわち、図１８に示す第３実施例においても、集積回路装置の実際の動作、並びに、例えば、論理回路Ｌを試験するときのキャプチャモードの動作は、図１７の集積回路装置と同様に、何の問題もなく実行される。
【０１１３】
図１８の接続を書き直した図１９から明らかなように、本第３実施例の集積回路装置は、メモリＭＥＭの前段の第１スキャンチェーンＳＣＩと、メモリＭＥＭの後段の第２スキャンチェーンＳＣIIを有している。
【０１１４】
すなわち、図１９は、メモリを連続アクセスするコマンドがｎ個の場合を示しているが、このｎ個のコマンドは、ＦＦ１４５，…，ＦＦ１４３およびＦＦ１４１，…，ＦＦ１４４に設定される。
【０１１５】
そして、ＦＦ１４３および１４４に設定されたコマンド，…，ＦＦ１４５およびＦＦ１４１に設定されたコマンドのｎ個のコマンドは、クロックに従って順次メモリＭＥＭに与えられる。
【０１１６】
図２０〜図２２は、第１実施例の集積回路装置の一例を説明するための図であり、リードコマンドＲＤＣおよびライトコマンドＷＴＣの２つのコマンドをメモリＭＥＭに与える例を説明するためのものである。
【０１１７】
図２０に示されるように、シフトモード（動作１）において、第１スキャンチェーンＳＣＩの入力端子（外部端子）ＥＴ１０２からのデータ（コマンド）がシフトされ、ライトコマンドＷＴＣがＦＦ１０１およびＦＦ１０４に設定される。すなわち、ライトコマンドＷＴＣを構成するＷＴＣａがＦＦ１０１に設定され、また、ライトコマンドＷＴＣを構成するＷＴＣｂがＦＦ１０４に設定される。
【０１１８】
同様に、シフトモード（動作１）において、第１スキャンチェーンＳＣＩの入力端子ＥＴ１０２からのデータがシフトされ、リードコマンドＲＤＣがＦＦ１０５およびＦＦ１０２に設定される。すなわち、リードコマンドＲＤＣを構成するＲＤＣａがＦＦ１０５に設定され、また、リードコマンドＲＤＣを構成するＲＤＣｂがＦＦ１０２に設定される。
【０１１９】
すなわち、メモリＭＥＭに対して、１回目のアクセスとしてライトコマンドＷＴＣ（ＷＴＣａ，ＷＴＣｂ）が与えられるように、さらに、２回目のアクセスとしてリードコマンドＲＤＣ（ＲＤＣａ，ＲＤＣｂ）が与えられるように各コマンドが設定される。なお、この動作は、前述した図１の動作に相当する。
【０１２０】
次に、図２１に示されるように、シフトモード（動作２）において、ＦＦ１０１，ＦＦ１０４に設定されたライトコマンドＷＴＣ、並びに、ＦＦ１０５，ＦＦ１０２に設定されたリードコマンドＲＤＣが連続してメモリＭＥＭに与えられる。
【０１２１】
これにより、メモリＭＥＭに対するデータ書き込みおよび読み出しが行われ、読み出されたデータが第２スキャンチェーンＳＣIIのＦＦ１０９およびＦＦ１１０に格納される。すなわち、リードデータＲＤＤを構成するＲＤＤａがＦＦ１０９に格納され、また、リードデータＲＤＤを構成するＲＤＤｂがＦＦ１１０に格納される。なお、この動作は、前述した図２の動作に相当するが、キャプチャモードではなく、シフトモードで行われる点で異なる。
【０１２２】
さらに、図２２に示されるように、シフトモード（動作３）において、第２スキャンチェーンＳＣIIのＦＦ１０９，ＦＦ１１０に格納されたメモリＭＥＭからのリードデータＲＤＤ（ＲＤＤａ，ＲＤＤｂ）は、外部端子ＥＴ１１４を介して外部に取り出される。
【０１２３】
このように、図２０〜図２２に示す第１実施例の集積回路装置の一例では、例えば、図１〜図３を参照して説明したのと同様の動作が、全てシフトモードにおいて実行されることになる。すなわち、例えば、スキャンチェーンを用いてメモリの試験を行う場合、図１〜図３を参照して説明したようなシフトモードとキャプチャモードの切り替えを不要とすることができる。
【０１２４】
また、メモリへの連続アクセス回数が複数でも、スキャンチェーンの数は、メモリの前段および後段の２つのスキャンチェーンでよいため、外部端子数の増加を招くことがない。すなわち、メモリへの連続アクセス回数を増やしても使用するスキャンチェーン数を増加させることなくメモリの試験を行うことができる。
【０１２５】
図２３〜図２５は、第２実施例の集積回路装置の一例を説明するための図であり、リードコマンドＲＤＣ１〜ＲＤＣ３の３つのコマンドをメモリＭＥＭに与える例を説明するためのものである。
【０１２６】
図２３に示されるように、シフトモード（動作１）において、第１スキャンチェーンＳＣＩの入力端子ＥＴ１２３からのデータがシフトされ、リードコマンドＲＤＣ３がＦＦ１２６およびＦＦ１２４に設定される。すなわち、リードコマンドＲＤＣ３を構成するＲＤＣ３ａがＦＦ１２６に設定され、また、リードコマンドＲＤＣ３を構成するＲＤＣ３ｂがＦＦ１２４に設定される。
【０１２７】
同様に、シフトモード（動作１）において、第１スキャンチェーンＳＣＩの入力端子ＥＴ１２３からのデータがシフトされ、リードコマンドＲＤＣ２がＦＦ１２１，ＦＦ１２２に設定され、そして、リードコマンドＲＤＣ１がＦＦ１２５，ＦＦ１２３に設定される。
【０１２８】
すなわち、リードコマンドＲＤＣ２を構成するＲＤＣ２ａがＦＦ１２１に設定され、また、リードコマンドＲＤＣ２を構成するＲＤＣ２ｂがＦＦ１２２に設定される。さらに、リードコマンドＲＤＣ１を構成するＲＤＣ１ａがＦＦ１２５に設定され、また、リードコマンドＲＤＣ１を構成するＲＤＣ１ｂがＦＦ１２３に設定される。
【０１２９】
このように、メモリＭＥＭに対して、１回目のアクセスとしてＲＤＣ３（RDC3a, RDC3b）、２回目のアクセスとしてＲＤＣ２（RDC2a, RDC2b）、そして、３回目のアクセスとしてＲＤＣ１（RDC1a, RDC1b)が与えられるように各コマンドが設定される。なお、この動作は、前述した図７の動作に相当する。
【０１３０】
次に、図２４に示されるように、シフトモード（動作２）において、ＦＦ１２６，ＦＦ１２４に設定されたＲＤＣ３、ＦＦ１２１，ＦＦ１２２に設定されたＲＤＣ２、並びに、ＦＦ１２５，ＦＦ１２３に設定されたＲＤＣ１がメモリＭＥＭに与えられる。
【０１３１】
これにより、メモリＭＥＭに対する連続した３回の読み出しが行われ、読み出されたデータが第２スキャンチェーンＳＣIIのＦＦ１３４，ＦＦ１３２、ＦＦ１３５，ＦＦ１３１、並びに、ＦＦ１２９，ＦＦ１３０に格納される。
【０１３２】
すなわち、リードデータＲＤＤ３を構成するＲＤＤ３ａがＦＦ１３４に格納され、また、リードデータＲＤＤ３を構成するＲＤＤ３ｂがＦＦ１３２に格納される。さらに、リードデータＲＤＤ２を構成するＲＤＤ２ａがＦＦ１３５に格納され、また、リードデータＲＤＤ２を構成するＲＤＤ２ｂがＦＦ１３１に格納される。
【０１３３】
そして、リードデータＲＤＤ１を構成するＲＤＤ１ａがＦＦ１２９に格納され、また、リードデータＲＤＤ１を構成するＲＤＤ１ｂがＦＦ１３０に格納される。なお、この動作は、前述した図８の動作に相当するが、キャプチャモードではなく、シフトモードで行われる点で異なる。
【０１３４】
さらに、図２５に示されるように、シフトモード（動作３）において、上記の各ＦＦに格納されたリードデータＲＤＤ３〜ＲＤＤ１は、外部端子ＥＴ１３３を介して外部に取り出される。
【０１３５】
すなわち、ＦＦ１３４のＲＤＤ３ａ，ＦＦ１３５のＲＤＤ２ａ，ＦＦ１２９のＲＤＤ１ａ，ＦＦ１３２のＲＤＤ３ｂ，ＦＦ１３１のＲＤＤ２ｂ，および，ＦＦ１３０のＲＤＤ１ｂが、外部端子ＥＴ１３３を介して順次外部に取り出される。
【０１３６】
このように、図２３〜図２５に示す第２実施例の集積回路装置の一例では、例えば、図７〜図９を参照して説明したのと同様の動作が、全てシフトモードにおいて実行されることになる。すなわち、例えば、スキャンチェーンを用いてメモリの試験を行う場合、図７〜図９を参照して説明したようなシフトモードとキャプチャモードの切り替えを不要とすることができる。
【０１３７】
また、メモリへの連続アクセス回数が複数でも、スキャンチェーンの数は、メモリの前段および後段の２つのスキャンチェーンでよいため、外部端子数の増加を招くことがない。すなわち、メモリへの連続アクセス回数を増やしても使用するスキャンチェーン数を増加させることなくメモリの試験を行うことができる。さらに、例えば、論理試験用のスキャンチェーン上にあるＦＦの値をセットしなくてもよいため、短いパターン長で実動作速度試験を行うことができる。
【０１３８】
以上の実施例を含む実施形態に関し、さらに、以下の付記を開示する。
（付記１）
メモリと、該メモリに接続される複数のロジック回路と、前記メモリおよび前記ロジック回路の試験を行うスキャンチェーンと、を含む集積回路装置であって、
前記メモリの前段の第１スキャンチェーンにおいて、前記メモリに対して出力端子が繋がっている少なくとも２つの第１および第２フリップフロップを有し、前記第２フリップフロップの前記出力端子と、前記第１フリップフロップのスキャン入力端子の間に、少なくとも１つの第１挿入フリップフロップを挿入して、前記スキャンチェーンの接続を規定することを特徴とする集積回路装置。
【０１３９】
（付記２）
前記第１スキャンチェーンにおいて、さらに、
第１外部端子と前記第２フリップフロップのスキャン入力端子の間に、少なくとも１つの前記第１挿入フリップフロップと同じ数の第２挿入フリップフロップを挿入して、前記スキャンチェーンの接続を規定することを特徴とする付記１に記載の集積回路装置。
【０１４０】
（付記３）
前記第１および第２挿入フリップフロップの数は、前記メモリに対して連続アクセスするコマンドの数に従って規定されることを特徴とする付記２に記載の集積回路装置。
【０１４１】
（付記４）
さらに、前記メモリの後段の第２スキャンチェーンにおいて、
Ｄ端子が繋がっている少なくとも２つの第３および第４フリップフロップを有し、前記第４フリップフロップの出力端子と、前記第３フリップフロップのスキャン入力端子の間に、少なくとも１つの第３挿入フリップフロップを挿入して、前記スキャンチェーンの接続を規定することを特徴とする付記１〜３のいずれか１項に記載の集積回路装置。
【０１４２】
（付記５）
前記第２スキャンチェーンにおいて、さらに、
第２外部端子と前記第３フリップフロップの出力端子の間に、少なくとも１つの前記第３挿入フリップフロップと同じ数の第４挿入フリップフロップを挿入して、前記スキャンチェーンの接続を規定することを特徴とする付記４に記載の集積回路装置。
【０１４３】
（付記６）
前記第３および第４挿入フリップフロップの数は、前記メモリから連続して読み出されるデータの数に従って規定されることを特徴とする付記５に記載の集積回路装置。
【０１４４】
（付記７）
前記スキャンチェーンによる前記メモリの試験は、シフトモードにおいて実行されることを特徴とする付記１〜６のいずれか１項に記載の集積回路装置。
【０１４５】
（付記８）
メモリと、該メモリに接続される複数のロジック回路と、前記メモリおよび前記ロジック回路の試験を行うスキャンチェーンと、を含み、試験モードとして、前記スキャンチェーンのフリップフロップのデータを順次シフトするシフトモード、および、前記フリップフロップを使用して実際の動作を行うキャプチャモードを有する集積回路装置の試験方法であって、
前記シフトモードにおいて、前記メモリに対して連続アクセスするコマンドをフリップフロップに設定する第１動作と、
前記シフトモードにおいて、前記コマンドを前記メモリに与えて動作させる第２動作と、
前記シフトモードにおいて、前記メモリからのデータを取り出す第３動作と、
を有することを特徴とする集積回路装置の試験方法。
【０１４６】
（付記９）
前記メモリの前段の第１スキャンチェーンにおいて、前記メモリに対して出力端子が繋がっている少なくとも２つの第１および第２フリップフロップを有し、前記第２フリップフロップの前記出力端子と、前記第１フリップフロップのスキャン入力端子の間に、少なくとも１つの第１挿入フリップフロップを挿入すると共に、
第１外部端子と前記第２フリップフロップのスキャン入力端子の間に、少なくとも１つの前記第１挿入フリップフロップと同じ数の第２挿入フリップフロップを挿入して、前記スキャンチェーンの接続を規定することを特徴とする付記８に記載の集積回路装置の試験方法。
【０１４７】
（付記１０）
さらに、前記メモリの後段の第２スキャンチェーンにおいて、
Ｄ端子が繋がっている少なくとも２つの第３および第４フリップフロップを有し、前記第４フリップフロップの出力端子と、前記第３フリップフロップのスキャン入力端子の間に、少なくとも１つの第３挿入フリップフロップを挿入すると共に、
第２外部端子と前記第３フリップフロップの出力端子の間に、少なくとも１つの前記第３挿入フリップフロップと同じ数の第４挿入フリップフロップを挿入して、前記スキャンチェーンの接続を規定することを特徴とする付記９に記載の集積回路装置の試験方法。
【０１４８】
（付記１１）
前記キャプチャモードは、前記ロジック回路の試験に使用されることを特徴とする付記８〜１０のいずれか１項に記載の集積回路装置の試験方法。
【符号の説明】
【０１４９】
ＥＴ，ＥＴ＃（＃は任意の整数）    外部端子
ＦＦ，ＦＦ＃    フリップフロップ
Ｌ    論理回路
ＭＥＭ    メモリ
ＲＤＣ，ＲＤＣ＃    リードコマンド
ＲＤＤ，ＲＤＤ＃    リードデータ
ＳＣ，ＳＣ＃    スキャンチェーン
ＷＴＣ    ライトコマンド
【図１】
2012202788.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
2012202788.tif 000015
【図１４】
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【図１５】
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【図１６】
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【図１７】
2012202788.tif 000019
【図１８】
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【図１９】
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【図２０】
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【図２１】
2012202788.tif 000023
【図２２】
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【図２３】
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【図２４】
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【図２５】
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