(57)【要約】【課題】  非常に複雑で費用がかかるバンプ・パッドを形成せずに、集積回路装置を製造する。【解決手段】  集積回路装置１００は、第１の環状誘電体ブロック２１Ａを有する底部ウェハー１０Ａと、底部ウェハー１０Ａ上に配置される、第２の環状誘電体２１Ｂを有する少なくとも１つの積層ウェハー１０Ｂと、実質的に直線状に底部ウェハー１０Ａ中へと積層ウェハー１０Ｂを貫通する導電性ビア４９とを備える。底部ウェハー１０Ａと積層ウェハー１０Ｂはその間の接着層４１により接合されている。底部ウェハー１０Ａと積層ウェハー１０Ｂとの間にはバンプ・パッドは配置されない。導電性ビア４９は、第１の環状誘電体ブロック２１Ａおよび第２の環状誘電体ブロック２１Ｂの内部に位置している。【選択図】  図２０
2012142533.tif 000002
【特許請求の範囲】
【請求項１】
集積回路装置において、
第１の環状誘電体ブロックを有する底部ウェハー、
前記底部ウェハー上に配置される、第２の環状誘電体を有する少なくとも１つの積層ウェハー、および
実質的に直線状に前記底部ウェハー中へと前記積層ウェハーを貫通する導電性ビア、
を備え、
前記底部ウェハーと前記積層ウェハーはその間の接着層により接合され、該底部ウェハーと該積層ウェハーとの間にはバンプ・パッドは配置されず、前記導電性ビアは、前記第１の環状誘電体ブロックおよび前記第２の環状誘電体ブロックの内部に位置していることを特徴とする集積回路装置。
【請求項２】
前記第１の環状誘電体ブロックが内壁を有し、前記導電性ビアが該内壁と接触していることを特徴とする請求項１記載の集積回路装置。
【請求項３】
前記第１の環状誘電体ブロックが内壁を有し、前記導電性ビアが該内壁から隔てられていることを特徴とする請求項１記載の集積回路装置。
【請求項４】
前記底部ウェハーが背面誘電層を含み、前記導電性ビアが該底部ウェハーの背面誘電層を貫通しないことを特徴とする請求項１記載の集積回路装置。
【請求項５】
前記少なくとも１つの積層ウェハーが、バンプ・パッドを有する上面ウェハーを含み、前記導電性ビアが該バンプ・パッドに接続されていることを特徴とする請求項１記載の集積回路装置。
【請求項６】
前記積層ウェハーがコンタクトプラグおよび相互接続部を備え、該相互接続部および該コンタクトプラグが同じ導電性材料から製造されていることを特徴とする請求項１記載の集積回路装置。
【請求項７】
前記積層ウェハーが能動素子および該能動素子の隣のトレンチ・アイソレーションを備え、前記導電性ビアが該トレンチ・アイソレーション内に位置していることを特徴とする請求項１記載の集積回路装置。
【請求項８】
前記底部ウェハーと前記積層ウェハーとの間にはんだが配置されていないことを特徴とする請求項１記載の集積回路装置。
【請求項９】
集積回路装置を調製する方法であって、
第１の環状誘電体ブロックを有する底部ウェハーを形成する工程、
第２の環状誘電体を有する少なくとも１つの積層ウェハーを形成する工程、
前記底部ウェハーと前記積層ウェハーとの間にバンプ・パッドを形成せずに、前記少なくとも１つの積層ウェハーを前記底部ウェハーにその間の接着層によって接合する工程、および
実質的に直線状に前記底部ウェハー中へと前記積層ウェハーを貫通する導電性ビアを形成する工程であって、該導電性ビアが前記第１の環状誘電体ブロックおよび前記第２の環状誘電体ブロックの内部に形成されるものである工程、
を有してなる方法。
【請求項１０】
前記第１の環状誘電体ブロックを有する底部ウェハーを形成する工程が、
該底部ウェハー内に環状凹部を形成する工程、および
該環状凹部に誘電体材料を充填する工程、
を含むことを特徴とする請求項９記載の方法。
【請求項１１】
前記環状凹部が前記底部ウェハーのシャロー・トレンチ・アイソレーション内に形成されていることを特徴とする請求項１０記載の方法。
【請求項１２】
前記導電性ビアを形成する工程が、前記第１の環状誘電体ブロック内にビア・ホールを形成する工程を含み、該ビア・ホールが該第１の環状誘電体ブロックの内壁を露出していることを特徴とする請求項９記載の方法。
【請求項１３】
前記導電性ビアを形成する工程が、前記第１の環状誘電体ブロック内にビア・ホールを形成する工程を含み、該ビア・ホールが該第１の環状誘電体ブロックの内壁から隔てられていることを特徴とする請求項９記載の方法。
【請求項１４】
前記導電性ビアが、前記底部ウェハーを貫通せずに形成されることを特徴とする請求項９記載の方法。
【請求項１５】
前記積層ウェハー上にバンプ・パッドを形成する工程をさらに含み、前記導電性ビアが該バンプ・パッドに接続されることを特徴とする請求項９記載の方法。
【請求項１６】
前記積層ウェハーを形成する工程が、コンタクトプラグおよび相互接続部を形成する工程を含み、該相互接続部および該コンタクトプラグが同じ導電性材料から製造されていることを特徴とする請求項９記載の方法。
【請求項１７】
前記積層ウェハーを形成する工程が、該積層ウェハーの所定の区域にトレンチ・アイソレーションを形成する工程を含み、前記導電性ビアが該トレンチ・アイソレーション内に位置していることを特徴とする請求項９記載の方法。
【請求項１８】
前記少なくとも１つの積層ウェハーの前記底部ウェハーへの接合が、該底部ウェハーと該積層ウェハーとの間にはんだを使用せずに行われることを特徴とする請求項９記載の方法。
【請求項１９】
前記底部ウェハーを形成する工程が、該底部ウェハーの底面に背面誘電層を形成する工程を含むことを特徴とする請求項９記載の方法。
【請求項２０】
前記導電性ビアを形成する工程が、前記第１の環状誘電体ブロック内にビア・ホールを形成する工程を含み、前記背面誘電層が、該ビア・ホールを形成するためのエッチング停止層として使用されることを特徴とする請求項１９記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、シリコン貫通ビアを備えた積層ウェハーを有する集積回路装置、およびその調製方法に関する。より詳しくは、本発明は、積層ウェハーの集積回路装置、および接合されたウェハーの間にバンプ・パッドを形成せずにまたははんだを使用せずに、シリコン貫通ビアの形成前にウェハーを接合することによってその集積回路装置を調製する方法に関する。
【背景技術】
【０００２】
集積回路構造の組立技術が、小型化および実装の信頼性に関する要望を満たすために絶え間なく発展している。近年、電気製品や電子製品の小型化および高機能性が要求されるので、様々な技法が当該技術分野において開示されてきた。
【０００３】
記憶装置の場合、少なくとも２つのチップの積層体、すなわち、いわゆる３Ｄパッケージを使用することによって、半導体集積プロセスにより得られるものの２倍の大きさの記憶容量を有する製品を製造することが可能になる。また、積層体パッケージは、記憶装置の増大の利点だけでなく、実装密度および実装面積の利用効率に関する利点も提供する。そのような利点のために、積層体パッケージ技術の研究開発が推進されてきた。
【０００４】
一例として、シリコン貫通ビア（ＴＳＶ）を備えた積層体パッケージが当該技術分野において開示されている。ＴＳＶを使用した積層体パッケージは、複数のチップがＴＳＶを通じて互いに物理的かつ電気的に接続されるようにＴＳＶがチップ内に配置された構造を有する。一般に、ＴＳＶは、基板を貫通するように垂直ビアをエッチングし、このビアに銅などの導電性材料を充填することによって形成される。伝送速度を増加させるため、また高密度実装のために、各々がＴＳＶを有する多数の集積回路構造を備えた半導体ウェハーの厚さは減少させるべきである。
【０００５】
特許文献１には、シリコン貫通ビアに基づくウェハーの積層のためのハイブリッド式接合法が開示されている。この方法において、隣接するウェハーを互いに積層体として接続するために、パターンが形成された接着層が設けられており、一方で、上側のウェハー内のビアの下端を下側のウェハー内のビアの上端にあるバンプ・パッドに電気的に接続するために、はんだ接合が用いられる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】米国特許第７６８３４５９号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、このビアの上端にあるバンプ・パッドの形成には、シーディング、電気メッキ、フォトリソグラフィーおよびエッチングプロセスが必要である。したがって、ビアの上端にバンプ・パッドを形成することは、非常に複雑で費用がかかる。
【課題を解決するための手段】
【０００８】
本発明のある態様は、積層ウェハーの集積回路装置、および積層ウェハーと底部ウェハーとの間にバンプ・パッドが配置されないように、シリコン貫通ビアの形成前にウェハーを接合することによって、その集積回路装置を調製する方法を提供することである。したがって、複雑な加工と高コストの問題を解決することができる。
【０００９】
本発明の１つの態様は、第１の環状誘電体ブロックを有する底部ウェハー；底部ウェハー上に配置される、第２の環状誘電体を有する少なくとも１つの積層ウェハー；および実質的に直線状に底部ウェハー中へと積層ウェハーを貫通する導電性ビア；を備えた集積回路装置を開示する。本発明のある実施の形態において、底部ウェハーと積層ウェハーはその間の接着層により接合され、底部ウェハーと積層ウェハーとの間にはバンプ・パッドは配置されず、導電性ビアは、第１の環状誘電体ブロックおよび第２の環状誘電体ブロックの内部に位置している。
【００１０】
本発明の別の態様は、集積回路装置を調製する方法であって、第１の環状誘電体ブロックを有する底部ウェハーを形成する工程；第２の環状誘電体を有する少なくとも１つの積層ウェハーを形成する工程；底部ウェハーと積層ウェハーとの間にバンプ・パッドを形成せずに、少なくとも１つの積層ウェハーを底部ウェハーにその間の接着層によって接合する工程；および実質的に直線状に底部ウェハー中へと積層ウェハーを貫通する導電性ビアを形成する工程であって、導電性ビアが第１の環状誘電体ブロックおよび第２の環状誘電体ブロックの内部に形成されるものである工程；を有してなる方法を開示する。
【００１１】
各ウェハー毎に１つのバンプ・パッドを形成する、特許文献１に開示された技法と対比して、本発明の実施の形態は、積層ウェハーを貫通するが、底部ウェハーの背面誘電体層は貫通しないシリコン貫通ビアの形成前にウェハーを接合することによって集積回路装置を形成する。その結果、本発明の実施の形態は、積層ウェハーと底部ウェハーとの間にバンプ・パッドを形成する必要がない。したがって、複雑な加工と高コストの問題を解決することができる。
【００１２】
その上、この導電性ビアは、積層ウェハーの第２の環状誘電体ブロックが導電性ビアを積層ウェハー内の他の素子から絶縁し、底部ウェハーの第１の環状誘電体ブロックが導電性ビアを底部ウェハー内の他の素子から絶縁するように、第１の環状誘電体ブロックおよび第２の環状誘電体ブロックの内部に形成されている。
【００１３】
前述のものは、以下に続く本発明の詳細な説明がよりよく理解されるように、本発明の特徴と技術的利点をかなり広く概説したものである。本発明の追加の特徴と利点は、以下に記載されており、本発明の請求項の主題を形成する。開示された概念および特定の実施の形態は、本発明の目的と同じ目的を達成するための他の構造またはプロセスを変更または設計するための基礎として容易に利用できることが当業者には明らかであろう。そのような同等の構成が、添付の特許請求の範囲に述べられた本発明の精神および範囲から逸脱しないことも当業者には理解されよう。
【００１４】
本明細書に含まれ、その一部を構成する添付図面は、その開示の実施の形態を例示しており、説明と共に、本発明の原理を説明するように働く。
【図面の簡単な説明】
【００１５】
【図１】本発明の１つの実施の形態によるシリコンウェハーの断面図
【図２】本発明の１つの実施の形態による図１のシリコンウェハーの拡大平面図
【図３】本発明の１つの実施の形態による図１のシリコンウェハーの拡大平面図
【図４】本発明の１つの実施の形態によるシリコンウェハーの断面図
【図５】本発明の１つの実施の形態による図４のシリコンウェハーの拡大平面図
【図６】本発明の１つの実施の形態による図４のシリコンウェハーの拡大平面図
【図７】本発明の１つの実施の形態によるシリコンウェハーの断面図
【図８】本発明の１つの実施の形態によるシリコンウェハーの断面図
【図９】本発明の１つの実施の形態によるシリコンウェハーの断面図
【図１０】本発明の１つの実施の形態によるシリコンウェハーの断面図
【図１１】本発明の１つの実施の形態によるシリコンウェハーの断面図
【図１２】本発明の１つの実施の形態によるシリコンウェハーの断面図
【図１３】本発明の１つの実施の形態による底部ウェハーの断面図
【図１４】本発明の１つの実施の形態による底部ウェハーの断面図
【図１５】本発明の１つの実施の形態による積層ウェハーの断面図
【図１６】本発明の１つの実施の形態による底部ウェハーに接着された積層ウェハーの断面図
【図１７】本発明の１つの実施の形態による、底部ウェハー中へと積層ウェハーを貫通したビア・ホールを示す断面図
【図１８】本発明の１つの実施の形態により、ビア・ホール内に形成された導電性ビアを示す断面図
【図１９】本発明の１つの実施の形態による集積回路装置を示す断面図
【図２０】本発明の１つの実施の形態による集積回路装置を示す断面図
【図２１】本発明の１つの実施の形態による集積回路装置を示す断面図
【図２２】本発明の１つの実施の形態による集積回路装置を示す断面図
【発明を実施するための形態】
【００１６】
図１から図２０は、本発明の１つの実施の形態による集積回路装置１００を形成する方法を示す説明図である。図１はシリコンウェハー１１の断面図であり、図２および図３は本発明の１つの実施の形態による図１のシリコンウェハー１１の拡大平面図である。本発明の１つの実施の形態において、製造プロセスを実施して、シリコンウェハー１１内のトランジスタなどの能動素子１３を形成し、この能動素子１３およびシリコンウェハー１１内の能動素子１３の隣りのシャロー・トレンチ・アイソレーション（ＳＴＩ）１７を誘電体層１５が被覆している。続いて、フォトリソグラフィープロセスを実施してマスク層１８を形成し、次いで、エッチングプロセスを実施して、シャロー・トレンチ・アイソレーション１７内に環状凹部１９を形成する。
【００１７】
本発明の１つの実施の形態において、環状凹部１９がシャロー・トレンチ・アイソレーション１７を貫通している。本発明の１つの実施の形態において、環状凹部１９は内縁２０Ａおよび外縁２０Ｂを有し、内縁２０Ａと外縁２０Ｂの形状は、図２に示されるように、円形である。本発明の１つの実施の形態において、内縁２０Ａと外縁２０Ｂの形状は、図３に示されるように、角丸矩形である。
【００１８】
図４はシリコンウェハー１１の断面図であり、図５および図６は本発明の１つの実施の形態による図４のシリコンウェハー１１の拡大平面図である。本発明の１つの実施の形態において、マスク層１８を剥がし、堆積プロセスおよびＣＭＰプロセスによって環状凹部１９に誘電体材料を充填して、図４および図５に示されるように、環状誘電体ブロック２１Ａを形成する。本発明の１つの実施の形態において、環状誘電体ブロック２１Ａは内壁２２Ａおよび外壁２２Ｂを有する。本発明の１つの実施の形態において、内壁２２Ａおよび外壁２２Ｂは、図５に示すように円形であっても、図６に示すように角丸矩形であっても差し支えない。
【００１９】
図７および図８は、本発明の１つの実施の形態によるシリコンウェハー１１の断面図である。図７を参照すると、本発明の１つの実施の形態において、フォトリソグラフィープロセスとエッチングプロセスを実施して、環状誘電体ブロック２１Ａおよび誘電体層１５の一部を除去して少なくとも１つのくぼみ２３を形成する。続いて、フォトリソグラフィープロセスとエッチングプロセスを実施して、能動素子１３上の誘電体層１５の一部を除去して、図８に示されるように、少なくとも１つのコンタクトホール２５を形成する。このコンタクトホール２５は、能動素子１３の少なくとも１つの端子を露出する。
【００２０】
図９および図１０は、本発明の１つの実施の形態によるシリコンウェハー１１の断面図である。図９を参照すると、本発明の１つの実施の形態において、コンタクトホール２５内にコンタクトプラグ２７を形成し、タングステンなどの、フォトリソグラフィープロセスとエッチングプロセスにより使用されるのと同じ導電性材料により、くぼみ２３内に相互接続部２９を形成する。続いて、堆積プロセスおよびエッチングプロセスにより導電層３１を形成して、図１０に示されるように、コンタクトプラグ２７により相互接続部２９を能動素子１３に電気的に接続する。本発明の１つの実施の形態において、相互接続部２９および導電層３１は接続構造３０を形成する。
【００２１】
図１１および図１２は、本発明の１つの実施の形態によるシリコンウェハー１１の断面図である。本発明の１つの実施の形態において、堆積プロセスにより誘電層３３を形成して導電層３１を被覆し、次いで、堆積プロセスにより保護層３５を形成して、誘電層３３を被覆する。続いて、接着剤３７Ａによりウェハー１０の上面に担体３９Ａを接着し、次いで、背面研削プロセスまたはＣＭＰプロセスなどの薄化プロセスを実施して、図１２に示されるように、ウェハー１０の底面からウェハー１０の一部を除去する。本発明の１つの実施の形態において、薄化プロセスを実施して、環状誘電体ブロック２１Ａの下端が露出されるように、ウェハー１０の底面からウェハー１０の一部を除去する。
【００２２】
図１３および図１４は、本発明の１つの実施の形態による底部ウェハー１０Ａの断面図である。本発明の１つの実施の形態において、背面誘電層４０がウェハー１０Ａの底面に堆積されて、底部ウェハー１０Ａを形成しており、背面誘電層４０は、ビア・ホールを形成するためのその後のエッチングプロセスのためのエッチング停止層として働く。続いて、担体３９Ａおよび接着剤３７Ａを除去し、図１４に示されるように、接着剤３７Ｂによりウェハー１０Ａの背面に別の担体３９Ｂを接着する。
【００２３】
図１５は、本発明の１つの実施の形態による積層ウェハー１０Ｂの断面図である。本発明の１つの実施の形態において、別のウェハーに、図１から図１１に示された製造プロセスを再度実施して、環状誘電体ブロック２１Ｂを有する積層ウェハー１０Ｂを形成する。続いて、接着剤３７Ｃにより積層ウェハー１０Ｂの上面に担体３９Ｃを接着し、次いで、背面研削プロセスまたはＣＭＰプロセスなどの薄化プロセスを実施して、図１５に示されるように、積層ウェハー１０Ｂの底面から積層ウェハー１０Ｂの一部を除去する。本発明の１つの実施の形態において、薄化プロセスを実施して、環状誘電体ブロック２１Ｂの下端が露出されるように、積層ウェハー１０Ｂの底面から積層ウェハー１０Ｂの一部を除去する。
【００２４】
図１６は、本発明の１つの実施の形態による底部ウェハー１０Ａに接着された積層ウェハー１０Ｂの断面図である。本発明の１つの実施の形態において、積層ウェハー１０Ｂは、底部ウェハー１０Ａと積層ウェハー１０Ｂとの間にバンプ・パッドを形成せずに、その間の接着層４１によって底部ウェハー１０Ａに接合される。本発明の１つの実施の形態において、間の接着層４１は、底部ウェハー１０Ａと積層ウェハー１０Ｂとの間の唯一の層である。すなわち、積層ウェハー１０Ｂは、はんだを使用せずに底部ウェハー１０Ａに接合されている。本発明の１つの実施の形態において、担体３９Ｃおよび接着剤３７Ｃを積層ウェハー１０Ｂの上面から除去し、別の積層ウェハー１０Ｂを同じ技法によって積層ウェハー１０Ｂの上面に接着することができ、以下同様である。すなわち、１つ以上の積層ウェハー１０Ｂを底部ウェハー１０Ａに接着することができる。
【００２５】
図１７は、本発明の１つの実施の形態による、底部ウェハー１０Ａ中へと積層ウェハー１０Ｂを貫通したビア・ホール４５を示す断面図である。本発明の１つの実施の形態において、担体３９Ｃおよび接着剤３７Ｃを積層ウェハー１０Ｂの上面から除去し、次いで、フォトリソグラフィープロセスを実施して、積層ウェハー１０Ｂ上にマスク層４３を形成する。続いて、エッチング停止層として背面誘電層４０を使用することによって、フッ素含有エッチングガスを使用したドライエッチングプロセスを実施して、実質的に直線状に底部ウェハー１０Ａ中へと積層ウェハー１０Ｂを貫通した少なくとも１つのビア・ホール４５を形成する。本発明の１つの実施の形態において、この少なくとも１つのビア・ホール４５は、底部ウェハー１０Ａの背面誘電層４０は貫通しない。本発明の１つの実施の形態において、この少なくとも１つのビア・ホール４５は、環状誘電体ブロック２１Ａおよび環状誘電体ブロック２１Ｂの内部に形成されている。本発明の１つの実施の形態において、ビア・ホール４５は、環状誘電体ブロック２１Ａの内壁２２Ａを露出しない。
【００２６】
図１８は、本発明の１つの実施の形態により、ビア・ホール４５内に形成された導電性ビア４９を示す断面図である。本発明の１つの実施の形態において、マスク層４３を取り除き、物理的気相成長法によって、ビア・ホール４５内にバリア層でもあるシード層４７を形成する。続いて、電気メッキプロセスを実施して、ビア・ホール４５に銅などの導電性材料を充填することによって、導電性ビア（ＴＳＶ）４９を形成する。本発明の１つの実施の形態において、導電性ビア４９は、底部ウェハー１０Ａ中へと積層ウェハー１０Ｂを貫通する。特に、導電性ビア４９は、底部ウェハー１０Ａの背面誘電層４０を貫通しない。本発明の１つの実施の形態において、導電性ビア４９は環状誘電体ブロック２１Ａおよび環状誘電体ブロック２１Ｂの内部に形成されており、よって、環状誘電体ブロック２１Ｂは導電性ビア４９を積層ウェハー１０Ｂ内の他の素子から絶縁し、環状誘電体ブロック２１Ａは導電性ビア４９を底部ウェハー１０Ａ内の他の素子から絶縁する。
【００２７】
図１９および図２０は、本発明の１つの実施の形態による集積回路装置１００を示す断面図である。本発明の１つの実施の形態において、積層ウェハー１０Ｂ上にバンプ・パッド５１を形成して、集積回路装置１００を完成している。本発明の１つの実施の形態において、導電性ビア４９はシャロー・トレンチ・アイソレーション１７内に配置され、バンプ・パッド５１に接続され、担体３９Ｂおよび接着剤３７Ｂは、図２０に示されるように、底部ウェハー１０Ａの背面から除去される。本発明の１つの実施の形態において、導電性ビア４９は、接続構造３０の相互接続部２９に電気的に接続されており、接続構造３０の導電層３１が能動素子１３を相互接続部２９に電気的に接続している。したがって、能動素子１３は導電性ビア４９に電気的に接続されている。
【００２８】
図２１および図２２は、本発明の１つの実施の形態による集積回路装置２００を示す断面図である。本発明の１つの実施の形態において、図１から図１６に示された製造プロセスを繰り返し、担体３９Ｃおよび接着剤３７Ｃを積層ウェハー１０Ｂの上面から除去し、次いで、フォトリソグラフィープロセスを実施して、積層ウェハー１０Ｂ上にマスク層１４３を形成する。続いて、エッチング停止層として背面誘電層４０を使用することによって、フッ素含有エッチングガスを使用したドライエッチングプロセスを実施して、実質的に直線状に底部ウェハー１０Ａ中へと積層ウェハー１０Ｂを貫通する少なくとも１つのビア・ホール１４５を形成する。本発明の１つの実施の形態において、この少なくとも１つのビア・ホール１４５は、環状誘電体ブロック２１Ａおよび環状誘電体ブロック２１Ｂの内部に形成されている。図１７に示されたビア・ホール４５は環状誘電体ブロック２１Ａの内壁２２Ａを露出しない。反対に、図２１に示されたビア・ホール１４５は、環状誘電体ブロック２１Ａの内壁２２Ａを露出する。すなわち、図２１に示されたビア・ホール１４５のサイズは、図１７に示されたビア・ホール４５のサイズよりも大きい。
【００２９】
図２２を参照して、図１８から図２０に示された製造プロセスを繰り返して、ビア・ホール１４５内にバリア層であるシード層１４７を、ビア・ホール１４５内に導電性ビア（ＴＳＶ）１４９を、さらに積層ウェハー１０Ｂ上にバンプ・パッド１５１を形成して、集積回路装置２００を完成し、担体３９Ｂおよび接着剤３７Ｂを底部ウェハー１０Ａの背面から除去する。
【００３０】
各ウェハー毎に１つのバンプ・パッドを形成する特許文献１に開示された技法と比べて、本発明の実施の形態は、積層ウェハー１０Ｂを貫通するが、底部ウェハー１０Ａの背面誘電層４０は貫通しないシリコン貫通ビア４９の形成前に、ウェハー１０Ａおよび１０Ｂを接合することによって、集積回路装置１００を形成する。その結果、本発明の実施の形態は、積層ウェハー１０Ｂと底部ウェハー１０Ａとの間にバンプ・パッド５１を形成する必要なく、したがって、複雑な加工および高コストの問題を解決することができる。
【００３１】
その上、導電性ビア４９は環状誘電体ブロック２１Ａおよび環状誘電体ブロック２１Ｂの内部に形成されており、よって、環状誘電体ブロック２１Ｂは導電性ビア４９を積層ウェハー１０Ｂ内の他の素子から絶縁し、環状誘電体ブロック２１Ａは導電性ビア４９を底部ウェハー１０Ａ内の他の素子から絶縁する。
【００３２】
本発明とその利点を詳細に説明してきたが、それらに、添付の特許請求の範囲により定義された本発明の精神および範囲から逸脱せずに、様々な変更、置換および改変を行えることが理解されよう。例えば、先に論じられたプロセスの多くは、異なる方法論で実施したり、他のプロセスによって置き換えたり、その両方を行ったりしても差し支えない。
【００３３】
さらに、本出願の範囲は、明細書に記載されたプロセス、装置、製造、物質の組成、手段、方法および工程の特定の実施の形態に制限されることは意図されていない。本発明の開示から当業者には容易に明白であるように、ここに記載された対応する実施の形態と実質的に同じ機能を果たす、または実質的に同じ結果を達成する、既存のまたは後に開発されるプロセス、装置、製造、物質の組成、手段、方法または工程を、本発明にしたがって使用してもよい。したがって、添付の特許請求の範囲は、その範囲内に、そのようなプロセス、装置、製造、物質の組成、手段、方法または工程を含むことが意図されている。
【符号の説明】
【００３４】
１１    シリコンウェハー
１３    能動素子
１５    誘電体層
１７    シャロー・トレンチ・アイソレーション
１８，４３，１４３    マスク層
１９    環状凹部
２７    コンタクトプラグ
２９    相互接続部
３１    導電層
３３，４０    誘電層
３５    保護層
３７Ａ，３７Ｂ    接着剤
４５，１４５    ビア・ホール
４９，１４９    導電性ビア
５１，１５１    バンプ・パッド
１００，２００    集積回路装置
【図１】
2012142533.tif 000003
【図２】
2012142533.tif 000004
【図３】
2012142533.tif 000005
【図４】
2012142533.tif 000006
【図５】
2012142533.tif 000007
【図６】
2012142533.tif 000008
【図７】
2012142533.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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