(57)【要約】【課題】窒化物半導体を用いた電界効果トランジスタで、トランジスタの特性を低下させることなく高い密度のドレイン電流が実現できるようにする。【解決手段】主表面を（０００１）面とした第１窒化物半導体からなるチャネル層１０１と、チャネル層１０１の上に形成された第１窒化物半導体より大きなバンドギャップエネルギーの窒化物半導体からなる第１障壁層１０２と、ゲート電極１０４が形成されたゲート形成領域１２１を挟んだソース形成領域１２２およびドレイン形成領域１２３の第１障壁層１０２の上に形成され、第２窒化物半導体より大きなバンドギャップエネルギーの第３窒化物半導体からなる第２障壁層１０５および第３障壁層１０６と、第２障壁層１０５および第３障壁層１０６の上に形成された第２窒化物半導体からなる第４障壁層１０７および第５障壁層１０８とを備える。【選択図】  図１
2012169406.tif 000002
【特許請求の範囲】
【請求項１】
主表面を（０００１）面とした第１窒化物半導体からなるチャネル層と、
前記第１窒化物半導体より大きなバンドギャップエネルギーの第２窒化物半導体からなり、層厚１〜１０ｎｍとされて前記チャネル層の上に形成された第１障壁層と、
前記第１障壁層の上に絶縁層を介して形成されたゲート電極と、
前記ゲート電極が形成されたゲート形成領域を挟んだソース形成領域およびドレイン形成領域の前記第１障壁層の上に形成され、前記第２窒化物半導体より大きなバンドギャップエネルギーの第３窒化物半導体からなり、層厚１〜４ｎｍとされた第２障壁層および第３障壁層と、
前記第２窒化物半導体からなり、層厚４〜５０ｎｍとされて前記第２障壁層および前記第３障壁層の上に形成された第４障壁層および第５障壁層と、
前記第４障壁層および前記第５障壁層の上に形成されたソース電極およびドレイン電極と
を備え、
前記ゲート形成領域の前記第１障壁層の層厚は、前記ソース形成領域および前記ドレイン形成領域の前記第１障壁層の層厚以下とされている
ことを特徴とする電界効果トランジスタ。
【請求項２】
主表面を（０００１）面とした第１窒化物半導体からなるチャネル層と、
前記第１窒化物半導体より大きなバンドギャップエネルギーの第２窒化物半導体からなる前記チャネル層の上に形成された第１障壁層と、
前記第１障壁層の上に形成され、前記第２窒化物半導体より大きなバンドギャップエネルギーの第３窒化物半導体からなり、層厚１〜４ｎｍとされた第２障壁層と、
前記第２窒化物半導体からなる前記第２障壁層の上に形成された第３障壁層と、
前記第３障壁層の上に絶縁層を介して形成されたゲート電極と、
前記ゲート電極を挟んで前記第３障壁層の上に形成されたソース電極およびドレイン電極と
を備え、
前記第１障壁層および前記第３障壁層の合計層厚は、５〜５０ｎｍの範囲とされている
ことを特徴とする電界効果トランジスタ。
【請求項３】
請求項１または２記載の電界効果トランジスタにおいて、
前記絶縁層の層厚は、１〜１００ｎｍとされていることを特徴とする電界効果トランジスタ。
【請求項４】
請求項１〜３のいずれか１項に記載の電界効果型トランジスタにおいて、
前記第２窒化物半導体と第１窒化物半導体との組み合わせは、ＡｌXＧａ1-XＮとＧａＮ(０＜Ｘ≦１)、ＡｌX１Ｇａ1-X１ＮとＩｎX２Ｇａ1-X２Ｎ（０＜Ｘ１≦１、０≦Ｘ２≦１）、ＡｌX1Ｇａ1-X1ＮとＡｌX2Ｇａ1-X2Ｎ（０＜Ｘ１≦１、０≦Ｘ２＜１、Ｘ１＞Ｘ２）、ＧａＮとＩｎＸＧａ1-XＮ（０＜Ｘ≦１）、ＩｎX1Ｇａ1-X1ＮとＩｎX2Ｇａ1-X2Ｎ（０≦Ｘ１＜１、０＜Ｘ２≦１、Ｘ１＜Ｘ２）、ＩｎXＡｌ1-XＮとＧａＮ（０≦Ｘ＜０．５）、ＩｎX1Ａｌ1-X1ＮとＡｌX2Ｇａ1-X2Ｎ（０≦Ｘ１＜０．５、０≦Ｘ２＜１、Ｘ１＋Ｘ２＜１）、ＩｎX1Ａｌ1-X1ＮとＩｎX2Ｇａ1-X2Ｎ（０≦Ｘ１＜１、０≦Ｘ２≦１）の中より選択した組み合わせであり、
前記第３窒化物半導体と前記第２窒化物半導体との組み合わせは、ＡｌXＧａ1-XＮとＧａＮ(０＜Ｘ≦１)、ＡｌX１Ｇａ1-X１ＮとＩｎX２Ｇａ1-X２Ｎ（０＜Ｘ１≦１、０≦Ｘ２≦１）、ＡｌX1Ｇａ1-X1ＮとＡｌX2Ｇａ1-X2Ｎ（０＜Ｘ１≦１、０≦Ｘ２＜１、Ｘ１＞Ｘ２）、ＧａＮとＩｎＸＧａ1-XＮ（０＜Ｘ≦１）、ＩｎX1Ｇａ1-X1ＮとＩｎX2Ｇａ1-X2Ｎ（０≦Ｘ１＜１、０＜Ｘ２≦１、Ｘ１＜Ｘ２）、ＩｎXＡｌ1-XＮとＧａＮ（０≦Ｘ＜０．５）、ＩｎX1Ａｌ1-X1ＮとＡｌX2Ｇａ1-X2Ｎ（０≦Ｘ１＜０．５、０≦Ｘ２＜１、Ｘ１＋Ｘ２＜１）、ＩｎX1Ａｌ1-X1ＮとＩｎX2Ｇａ1-X2Ｎ（０≦Ｘ１＜１、０≦Ｘ２≦１）の中より選択した組み合わせである
ことを特徴とする電界効果型トランジスタ。
【請求項５】
請求項４記載の電界効果型トランジスタにおいて、
前記第１窒化物半導体は、ＧａＮであり、
前記第２窒化物半導体は、Ａｌ0.3Ｇａ0.7Ｎであり、
前記第３窒化物半導体は、Ａｌ0.45Ｇａ0.55Ｎである
ことを特徴とする電界効果型トランジスタ。
【請求項６】
請求項１〜５のいずれか１項に記載の電界効果型トランジスタにおいて、
前記第１障壁層、前記第２障壁層、および前記第３障壁層の一部に、ドーピング処理がなされていることを特徴とする電界効果型トランジスタ。
【請求項７】
請求項１〜６のいずれか１項に記載の電界効果型トランジスタにおいて、
前記チャネル層の下に配置されたバッファー層を備えることを特徴とする電界効果型トランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、窒化物半導体を用いた電界効果トランジスタに関するものである。
【背景技術】
【０００２】
窒化物半導体を用いた電界効果トランジスタ（ＦＥＴ：Field  Effect  Transistor）として、例えば、ヘテロ構造電界効果トランジスタ（ＨＦＥＴ：Heterostructure  Field  Effect  Transistor）がある。この窒化物半導体ＦＥＴは、次世代の高温・高出力・高耐圧の高周波トランジスタとして非常に有望であり、実用化に向けて現在盛んに研究が行われている。窒化物半導体ＦＥＴは、通常、極性面方向である＋ｃ面（（０００１）面）方向に形成され、ヘテロ界面に大きな分極電荷が存在するために、一般に、キャリア供給のためのドーピング処理が施されていなくても、伝導に寄与するキャリアが、チャネル電子（２次元電子）としてチャネルに誘起される。
【０００３】
このような特徴を有する窒化物半導体ＦＥＴの特徴は、大電流が得られ易いという有利な面がある一方、一般に、デバイス動作としては、閾値が負の、いわゆるデプレション型（あるいは、ノーマリーオン型）のデバイス動作に向いている。つまり、ゲート電極に電圧を印加しない状態（すなわちゲート電圧がゼロの時）であっても、ドレイン電圧の印加によってドレイン電流が流れ、ゲート電極に負の電圧を印加することによって、ドレイン電流がゼロになる（すなわちピンチオフする）というトランジスタ動作に向いている。
【０００４】
このため、これと相反するデバイス動作である閾値が正のいわゆるエンハンスメント型（ノーマリーオフ型）のデバイス動作は、ＧａＮ系のヘテロ構造電界効果トランジスタ（ＨＦＥＴ）においては実現可能ではあるが（非特許文献１参照）、一般的な窒化物半導体ＦＥＴとしては、実現することが容易ではない。ゲート電極に電圧を印加しない状態（ゲート電圧がゼロの時）においては、ドレイン電圧の印加によっても、ドレイン電流が流れず、ゲート電極に正の電圧を印加することによってドレイン電流が流れるというトランジスタ動作のデバイス動作は、一般的な窒化物半導体ＦＥＴにとっては不利である。
【０００５】
さらに、また、いわゆるエンハンスメント型のデバイス動作では、ドレイン電流の大きさと正の閾値の大きさとの間は、一般に負の相関関係にあり、高い正の閾値を得るための工夫を施すと、ドレイン電流が低下してしまうという問題点がある。一方、エンハンストメント型のデバイス動作では、高いドレイン電流を得るために何らかの工夫を施すと、一般に、デバイス作製プロセス上、設計した閾値の実現の容易性が損なわれるという問題が生じる。
【０００６】
しかし、特に、電力応用においては、デプレション型のデバイス動作と同時に、エンハンスメント型のデバイス動作を、高い密度のドレイン電流を実現することが必須である。また、エンハンストメント型のデバイスでは、デバイス作製プロセス上、設計した閾値の実現の容易性が損なわれてしまうことがないことも必須である。このため、通常の極性面上（すなわちｃ軸方向）に形成するエンハンスメント型の窒化物半導体ＦＥＴにおいて、高い密度のドレイン電流が実現可能で、かつ、デバイス作製プロセス上、設計した閾値の実現の容易性が損なわれてしまうことのないＦＥＴを開発することが強く望まれている。
【先行技術文献】
【非特許文献】
【０００７】
【非特許文献１】M.Asif Khan et al. , "Enhancement and depletion mode GaN/AlGaN heterostructure field effect transistors", Appl. Phys. Lett. , vol.68, no.4, pp.514-516, 1996.
【発明の概要】
【発明が解決しようとする課題】
【０００８】
ところが、上述したように、従来のエンハンスメント型の窒化物半導体ＦＥＴにおいては、ドレイン電流の増加を図ることが実効的に困難な状況にある。この点について、図５，図６，図７を用いて説明する。図５は、一般的なエンハンスメント型の窒化物半導体ＦＥＴの一部構成を模式的に示す断面図である。
【０００９】
この窒化物半導体ＦＥＴは、半導体基板（不図示）の極性面である＋ｃ面上すなわち（０００１）面上に、チャネル層５０１、障壁層５０２のへテロ構造が形成され、障壁層５０２の上に、ソース電極５０３およびドレイン電極５０４が形成され、さらに、ソース電極５０３およびドレイン電極５０４の間に、絶縁層５０５を介してゲート電極５０６が設けられ、電界効果トランジスタを構成している。
【００１０】
ここで、ゲート電極５０６の下方に存在する障壁層５０２の層厚を、チャネル電子の空乏を得るために薄く形成することが、一般的にはエンハンスメント型の窒化物半導体ＦＥＴの特徴になっている。
【００１１】
このような窒化物半導体ＦＥＴにおいては、高いゲート耐圧を得るために、ゲート電極５０６と障壁層５０２の間に絶縁層５０５を配置した、いわゆる絶縁ゲート構造あるいはＭＩＳ（Metal-Insulator-Semiconductor）構造が用いられている。この絶縁ゲート構造においては、ゲート電極５０６の下方の領域に存在する障壁層５０２の層厚は、より高い閾値を得るために、ゼロであっても構わない。ただし、この場合には、一般に、チャネル界面の品質が劣化するため、キャリアとしてチャネル層５０１を流れるチャネル電子の速度が低下し、ドレイン電流の低下が起こるという問題が発生する場合がある。
【００１２】
また、上述した窒化物半導体ＦＥＴにおいては、ソース電極５０３とゲート電極５０６との間、およびゲート電極５０６とドレイン電極５０４との間における障壁層５０２の層厚が、ゲート電極５０６の下方の領域に存在する障壁層５０２の層厚に比べて厚い、いわゆるリセスゲート構造が用いられている。これは、ソース電極５０３からゲート電極５０６の下方の領域に存在するチャネル電子へのアクセス抵抗（ソース抵抗）を低くするためである。このリセスゲート構造を採用することも、典型的なエンハンスメント型の窒化物半導体ＦＥＴの特徴になっている。
【００１３】
図６は、上述したエンハンスメント型の窒化物半導体ＦＥＴにおけるチャネル電子の有無の様子を模式的に示した断面図である。図６に示すように、ゲート電極５０６の下方の障壁層５０２の層厚ｄ１は小さく、これ以外の領域の障壁層５０２の層厚ｄ２は大きい。この結果、チャネル層５０１のゲート電極５０６の下方の領域においては、キャリアとなる電子が空乏した電子空乏領域６０２が存在し、これ以外の領域においては、キャリアとして２次元電子６０１が存在する状態になっている。
【００１４】
図７は、上述したエンハンスメント型の窒化物半導体ＦＥＴにおけるチャネル電子の有無の様子を、電子分布の形で、窒化物半導体層の層構造のポテンシャル形状（チャネル・ポテンシャル形状）とともに模式的に示した説明図である。図７において（ａ）は、ゲート電極５０６の下方の領域におけるチャネル電子の有無の様子を窒化物半導体層の層構造のポテンシャル形状とともに示している。また、図７（ｂ）は、ゲート電極５０６の下方以外の領域におけるチャネル電子の有無の様子を窒化物半導体層の層構造のポテンシャル形状とともに示している。
【００１５】
図７の（ａ）に示すゲート電極５０６の下方の領域、および図７の（ｂ）に示す他の領域のいずれの領域においても、障壁層５０２とチャネル層５０１との間のへテロ界面に正の分極電荷が存在する結果として、障壁層５０２のポテンシャル形状は一般に高い傾きを有している。
【００１６】
しかし、図７の（ａ）に示すように、ゲート電極５０６の下方の領域においては、障壁層５０２の層厚が薄いために、チャネル層５０１のポテンシャル位置がフェルミ準位の下方にまで充分には押し下げられることがない。このため、上述した構成とすることで、チャネル電子が空乏して電子空乏領域６０２が存在するようになる。
【００１７】
これに対して、図７の（ｂ）に示すように、ゲート電極５０６の下方以外の領域においては、障壁層５０２の層厚が充分に大きいために、チャネル層５０１のポテンシャル位置がフェルミ準位の下方に充分に押し下げられている。このため、２次元電子ガスとして２次元電子６０１が誘起されている状態になる。
【００１８】
一般に、エンハンスメント型の窒化物半導体ＦＥＴのドレイン電流を増大させるためには、ゲート電極５０６の下方以外の領域に存在する２次元電子６０１の電子濃度を増大させ、ソース抵抗を低減させることが有効である。しかしながら、このために障壁層５０２に対して何らかの通常の工夫を施すと、一般に、デバイス作製プロセス上、設計した閾値の実現の容易性が損なわれてしまう。以下、この問題について説明する。
【００１９】
例えば、ＡｌＧａＮから障壁層５０２を構成し、ＧａＮからチャネル層５０１を構成したＡｌＧａＮ／ＧａＮヘテロ構造において、ソース抵抗を低減させるために、Ａｌ組成の増大あるいはＡｌＧａＮ層厚の増大を図り、ＡｌＧａＮ／ＧａＮヘテロ界面における２次元電子濃度を増大させることを考える。
【００２０】
まず、Ａｌ組成を増大した場合の状況を考える。Ａｌ組成を増大すると、ゲート電極５０６の下方以外の領域に存在する２次元電子６０１の電子濃度を増大させることはできる。しかしながら、同時に、ゲート電極５０６の下方の領域にも２次元電子を誘起することになり、エンハンスメント型のデバイス動作が実現できなくなる。
【００２１】
従って、Ａｌ組成を増大した場合に、ゲート電極５０６の下方の領域を電子空乏領域としてエンハンスメント型のデバイス動作を実現するためには、ゲート電極５０６の下方の障壁層５０２の層厚ｄ１をさらに小さくし、加えてこの層厚を制御する必要が生ずる。
【００２２】
デバイス作製プロセスにおいて、層厚ｄ１の制御は、ゲート電極５０６の下方以外の領域の層厚ｄ２の障壁層５０２を、ドライエッチング等の手法によって削除することによって行う。このため、現状の通常のプロセス技術においては、層厚ｄ１が小さくなると、この層厚の高精度な制御は困難になる。また、ここで、閾値は、層厚ｄ１の値に非常に敏感に依存するため、層厚ｄ１の高精度な制御が困難になると、結局として、設計した閾値の実現が困難になる。このように、障壁層５０２のＡｌ組成を増大すると、デバイス作製プロセス上、設計した閾値の実現の容易性が損なわれるという問題点が生じる。
【００２３】
次に、ＡｌＧａＮからなる障壁層５０２の層厚を増大した場合の状況を考える。ゲート電極５０６の下方以外の領域の障壁層５０２の層厚ｄ２を増大すると、２次元電子６０１の電子濃度をある程度まで増大させることができる。また、この際に、ゲート電極５０６の下方の障壁層５０２の層厚ｄ１を変化させなければ、エンハンスメント型のデバイス動作が実現される。しかし、デバイス作製プロセスにおいて、層厚ｄ１の制御は、ゲート電極５０６の下方以外の領域の層厚ｄ２の障壁層５０２を、ドライエッチングなどの手法によって削除することによって行う。このため、現状の通常のプロセス技術においては、層厚ｄ１の層厚ｄ２に対する比が小さくなると、層厚ｄ１の高精度な制御は困難になる。
【００２４】
また、ここで、閾値は、層厚ｄ１の値に非常に敏感に依存するため、層厚ｄ１の高精度な制御が困難になると、結局、設計した閾値の実現が困難になる。すなわち、ＡｌＧａＮの層厚を増大すると、デバイス作製プロセス上、設計した閾値の実現の容易性が損なわれてしまう、という問題点が生じる。
【００２５】
以上のように、一般に、エンハンスメント型の窒化物半導体電界効果トランジスタ（窒化物半導体ＦＥＴ）のドレイン電流を増大させるためには、ゲート電極５０６の下方以外の領域に存在する２次元電子６０１の電子濃度を増大させ、ソース抵抗を低減させることが有効ではある。しかしながら、電子濃度増大のために障壁層５０２に対して何らかの通常の工夫を施すと、一般に、デバイス作製プロセス上、設計した閾値の実現の容易性が損なわれてしまう、という問題点が生じる。
【００２６】
また、デプレション型の窒化物半導体ＦＥＴにおいても、ドレイン電流を増大させることが重要となるが、この場合でも、障壁層を厚くすることで電子濃度を増大させることが有効となる。しかしながら、デプレション型においても、障壁層を厚くすることには問題が発生する。デプレション型では、障壁層を厚くすると、利得が落ちるという問題がある。これらのように、窒化物半導体ＦＥＴにおいては、トランジスタの特性を低下させることなく、高い密度のドレイン電流を得ることができないという問題がある。
【００２７】
本発明は、以上のような問題点を解消するためになされたものであり、窒化物半導体を用いた電界効果トランジスタで、トランジスタの特性を低下させることなく高い密度のドレイン電流が実現できるようにすることを目的とする。
【課題を解決するための手段】
【００２８】
本発明に係る電界効果トランジスタは、主表面を（０００１）面とした第１窒化物半導体からなるチャネル層と、第１窒化物半導体より大きなバンドギャップエネルギーの第２窒化物半導体からなり、層厚１〜１０ｎｍとされてチャネル層の上に形成された第１障壁層と、第１障壁層の上に絶縁層を介して形成されたゲート電極と、ゲート電極が形成されたゲート形成領域を挟んだソース形成領域およびドレイン形成領域の第１障壁層の上に形成され、第２窒化物半導体より大きなバンドギャップエネルギーの第３窒化物半導体からなり、層厚１〜４ｎｍとされた第２障壁層および第３障壁層と、第２窒化物半導体からなり、層厚４〜５０ｎｍとされて第２障壁層および第３障壁層の上に形成された第４障壁層および第５障壁層と、第４障壁層および第５障壁層の上に形成されたソース電極およびドレイン電極とを備え、ゲート形成領域の第１障壁層の層厚は、ソース形成領域およびドレイン形成領域の第１障壁層の層厚以下とされている。
【００２９】
また、本発明に係る電界効果トランジスタは、主表面を（０００１）面とした第１窒化物半導体からなるチャネル層と、第１窒化物半導体より大きなバンドギャップエネルギーの第２窒化物半導体からなるチャネル層の上に形成された第１障壁層と、第１障壁層の上に形成され、第２窒化物半導体より大きなバンドギャップエネルギーの第３窒化物半導体からなり、層厚１〜４ｎｍとされた第２障壁層と、第２窒化物半導体からなる第２障壁層の上に形成された第３障壁層と、第３障壁層の上に絶縁層を介して形成されたゲート電極と、ゲート電極を挟んで第３障壁層の上に形成されたソース電極およびドレイン電極とを備え、第１障壁層および第３障壁層の合計層厚は、５〜５０ｎｍの範囲とされている。
【００３０】
上記電界効果トランジスタにおいて、絶縁層の層厚は、１〜１００ｎｍとされていればよい。
【００３１】
上記電界効果型トランジスタにおいて、第２窒化物半導体と第１窒化物半導体との組み合わせは、ＡｌXＧａ1-XＮとＧａＮ(０＜Ｘ≦１)、ＡｌX１Ｇａ1-X１ＮとＩｎX２Ｇａ1-X２Ｎ（０＜Ｘ１≦１、０≦Ｘ２≦１）、ＡｌX1Ｇａ1-X1ＮとＡｌX2Ｇａ1-X2Ｎ（０＜Ｘ１≦１、０≦Ｘ２＜１、Ｘ１＞Ｘ２）、ＧａＮとＩｎＸＧａ1-XＮ（０＜Ｘ≦１）、ＩｎX1Ｇａ1-X1ＮとＩｎX2Ｇａ1-X2Ｎ（０≦Ｘ１＜１、０＜Ｘ２≦１、Ｘ１＜Ｘ２）、ＩｎXＡｌ1-XＮとＧａＮ（０≦Ｘ＜０．５）、ＩｎX1Ａｌ1-X1ＮとＡｌX2Ｇａ1-X2Ｎ（０≦Ｘ１＜０．５、０≦Ｘ２＜１、Ｘ１＋Ｘ２＜１）、ＩｎX1Ａｌ1-X1ＮとＩｎX2Ｇａ1-X2Ｎ（０≦Ｘ１＜１、０≦Ｘ２≦１）の中より選択した組み合わせであり、第３窒化物半導体と第２窒化物半導体との組み合わせは、ＡｌXＧａ1-XＮとＧａＮ(０＜Ｘ≦１)、ＡｌX１Ｇａ1-X１ＮとＩｎX２Ｇａ1-X２Ｎ（０＜Ｘ１≦１、０≦Ｘ２≦１）、ＡｌX1Ｇａ1-X1ＮとＡｌX2Ｇａ1-X2Ｎ（０＜Ｘ１≦１、０≦Ｘ２＜１、Ｘ１＞Ｘ２）、ＧａＮとＩｎＸＧａ1-XＮ（０＜Ｘ≦１）、ＩｎX1Ｇａ1-X1ＮとＩｎX2Ｇａ1-X2Ｎ（０≦Ｘ１＜１、０＜Ｘ２≦１、Ｘ１＜Ｘ２）、ＩｎXＡｌ1-XＮとＧａＮ（０≦Ｘ＜０．５）、ＩｎX1Ａｌ1-X1ＮとＡｌX2Ｇａ1-X2Ｎ（０≦Ｘ１＜０．５、０≦Ｘ２＜１、Ｘ１＋Ｘ２＜１）、ＩｎX1Ａｌ1-X1ＮとＩｎX2Ｇａ1-X2Ｎ（０≦Ｘ１＜１、０≦Ｘ２≦１）の中より選択した組み合わせであればよい。例えば、第１窒化物半導体は、ＧａＮであり、第２窒化物半導体は、Ａｌ0.3Ｇａ0.7Ｎであり、第３窒化物半導体は、Ａｌ0.45Ｇａ0.55Ｎであればよい。
【００３２】
上記電界効果型トランジスタにおいて、第１障壁層、第２障壁層、および第３障壁層の一部に、ドーピング処理がなされていてもよい。また、チャネル層の下に配置されたバッファー層を備えるようにしてもよい。
【発明の効果】
【００３３】
以上説明したように、本発明によれば、第１障壁層と、これより大きなバンドギャップエネルギーの第２障壁層と、第１障壁層と同じ第３障壁層とを用いるようにしたので、窒化物半導体を用いた電界効果トランジスタで、トランジスタの特性を低下させることなく高い密度のドレイン電流が実現できるという優れた効果が得られる。
【図面の簡単な説明】
【００３４】
【図１】図１は、本発明の実施の形態１における電界効果トランジスタの構成を示す断面図である。
【図２】図２は、本発明の実施の形態１における電界効果トランジスタの構成を示す断面図である。
【図３】図３は、ソース形成領域１２２における、チャネル層１０１，第１障壁層１０２，第２障壁層１０５，第４障壁層１０７の層構造のポテンシャル形状とともに、２次元電子２０１の電子濃度の状態を示す説明図である。
【図４】図４は、本発明の実施の形態２における電界効果トランジスタの構成を示す断面図である。
【図５】図５は、一般的なエンハンスメント型の窒化物半導体ＦＥＴの一部構成を模式的に示す断面図である。
【図６】図６は、エンハンスメント型の窒化物半導体ＦＥＴにおけるチャネル電子の有無の様子を模式的に示した断面図である。
【図７】図７は、エンハンスメント型の窒化物半導体ＦＥＴにおけるチャネル電子の有無の様子を、電子分布の形で、窒化物半導体層の層構造のポテンシャル形状とともに模式的に示した説明図である。
【発明を実施するための形態】
【００３５】
以下、本発明の実施の形態について図を参照して説明する。
【００３６】
［実施の形態１］
はじめに、本発明の実施の形態１について説明する。図１は、本発明の実施の形態１における電界効果トランジスタの構成を示す断面図である。この電界効果トランジスタは、まず、主表面を（０００１）面とした第１窒化物半導体からなるチャネル層１０１と、チャネル層１０１の上に形成された第１窒化物半導体より大きなバンドギャップエネルギーの窒化物半導体からなる第１障壁層１０２と、第１障壁層１０２の上に絶縁層１０３を介して形成されたゲート電極１０４とを備える。
【００３７】
また、この電界効果トランジスタは、ゲート電極１０４が形成されたゲート形成領域１２１を挟んだソース形成領域１２２およびドレイン形成領域１２３の第１障壁層１０２の上に形成され、第２窒化物半導体より大きなバンドギャップエネルギーの第３窒化物半導体からなる第２障壁層１０５および第３障壁層１０６と、第２障壁層１０５および第３障壁層１０６の上に形成された第２窒化物半導体からなる第４障壁層１０７および第５障壁層１０８と、第４障壁層１０７および第５障壁層１０８の上に形成されたソース電極１０９およびドレイン電極１１０とを備える。
【００３８】
また、第１障壁層１０２は層厚１〜１０ｎｍとされ、第２障壁層１０５および第３障壁層１０６は層厚１〜４ｎｍとされ、第４障壁層１０７および第５障壁層１０８は、層厚層厚４〜５０ｎｍとされ、ゲート形成領域１２１の第１障壁層１０２の層厚は、ソース形成領域１２２およびドレイン形成領域１２３の第１障壁層１０２の層厚以下とされている。ゲート形成領域１２１の第１障壁層１０２の層厚は、０であってもよい。また、絶縁層１０３の層厚は、１〜１００ｎｍとされていればよい。
【００３９】
この電界効果トランジスタでは、図２に示すように、チャネル層１０１のソース形成領域１２２およびドレイン形成領域１２３に２次元電子２０１が存在し、チャネル層１０１のゲート形成領域１２１には、電子が空乏した電子空乏領域２０２が存在している。本実施の形態１によれば、第２障壁層１０５および第３障壁層１０６を設けたことで、２次元電子２０１の濃度が増大する。この状態を図３のバンド図に示す。図３は、ソース形成領域１２２における、チャネル層１０１，第１障壁層１０２，第２障壁層１０５，第４障壁層１０７の層構造のポテンシャル形状とともに、２次元電子２０１の電子濃度の状態を示している。図３に示すように、図７の（ｂ）に示す状態に比較して、２次元電子２０１の電子濃度が増大している。この状態は、ドレイン形成領域１２３においても同様である。
【００４０】
図３に示すように、ソース形成領域１２２においては、第１障壁層１０２および第４障壁層１０７よりバンドギャップエネルギーの大きい高障壁で薄層の第２障壁層１０５が存在している。同様に、ドレイン領域１２３においても、第１障壁層１０２および第５障壁層１０８よりバンドギャップエネルギーの大きい高障壁で薄層の第３障壁層１０６が存在している。
【００４１】
これにより、第２障壁層１０５および第３障壁層１０６の上下両側のヘテロ界面に分極電荷が誘起される。第２障壁層１０５および第３障壁層１０６の下側（チャネル側）のヘテロ界面には正の分極電荷、上側（表面側）のヘテロ界面には負の分極電荷が誘起される。この誘起される分極電荷によって、第２障壁層１０５および第３障壁層１０６の層内の内部電界が形成される。
【００４２】
このように形成される第２障壁層１０５および第３障壁層１０６の層内の内部電界によって、障壁層全体の障壁効果が大幅に増大され、チャネルのポテンシャル位置が低下する。これにより、ソース形成領域１２２およびドレイン形成領域１２３における２次元電子２０１の電子濃度が増大し、ソース形成領域１２２およびドレイン形成領域１２３における電気抵抗の大幅な低減が実現される。この結果、本実施の形態１における電界効果トランジスタによれば、高い密度のドレイン電流を得ることが可能となる。
【００４３】
また、本実施の形態１によれば、第２障壁層１０５および第３障壁層１０６は、１〜４ｎｍと薄層であるため、この層が追加されたことによる障壁層全体の膜厚の増大は小さい。このため、デバイス作製プロセス上、設計したゲート形成領域１２１の障壁層半導体の膜厚の制御によって実現される、設計した閾値の実現の容易性が損なわれてしまうこともない。
【００４４】
ここで、ゲート形成領域１２１において、第１障壁層１０２の層厚が１０ｎｍを超えると、ゲート電極１０４に電圧を印加していない状態（すなわちゲート電圧がゼロの時）であっても、チャネル層１０１のチャネルに２次元電子が発生してしまい、エンハンスメント動作が得られなくなってしまう。従って、ゲート形成領域１２１の第１障壁層１０２の層厚は１０ｎｍ以下とすることが必要である。
【００４５】
また、ゲート形成領域１２１に存在する第１障壁層１０２の層厚がゼロ、すなわち、第１障壁層１０２が存在することなしに、チャネル層１０１の直上に絶縁層１０３が形成されている場合であっても、ゲート電極１０４に電圧を印加しない状態（すなわちゲート電圧がゼロの時）においては、チャネル層１０１のチャネルに２次元電子は発生しないので、エンハンスメント動作のデバイスとして用いることができる。
【００４６】
従って、ゲート形成領域１２１においては、トランジスタのキャリアが走行するチャネル層１０１の上に形成される第１障壁層１０２の層厚は、０ｎｍ以上１０ｎｍ以下の範囲のいずれかの厚みであることが必要である。
【００４７】
一方、エンハンスメント動作を得るために必要なチャネル電子の空乏が電子空乏領域２０２として実現されているゲート形成領域１２１以外の領域のソース形成領域１２２およびドレイン形成領域１２３においては、第１障壁層１０２が、ゲート形成領域１２１の第１障壁層１０２の層厚よりも厚く形成される。さらに、ソース形成領域１２２およびドレイン形成領域１２３に存在する第１障壁層１０２の上には、第１障壁層１０２よりもバンドギャップの大きい（すなわち高障壁の）窒化物半導体からなる薄層の第２障壁層１０５および第３障壁層１０６が形成され、促進障壁層構造が構成されている。また、ソース電極１０９およびドレイン電極１１０は、第２障壁層１０５および第３障壁層１０６上の第４障壁層１０７および第５障壁層１０８上に形成される。
【００４８】
上述した構成において、ソース形成領域１２２およびドレイン形成領域１２３すなわち促進障壁層構造が形成されている領域においては、極性面方向（＋ｃ面方向）に、第１障壁層１０２の層厚が１ｎｍ以上１０ｎｍ以下の範囲とされ、第２障壁層１０５および第３障壁層１０６の層厚が１ｎｍ以上４ｎｍ以下とされ、第４障壁層１０７および第５障壁層１０８の層厚は４ｎｍ以上５０ｎｍ以下の範囲とされている。
【００４９】
つまり、ソース形成領域１２２およびドレイン形成領域１２３においては、ゲート形成領域１２１における第１障壁層１０２の層厚が１ｎｍ以上１０ｎｍ以下の半導体層を存在させるためには、チャネル層１０１上の第１障壁層１０２の層厚が１ｎｍ以上１０ｎｍ以下の範囲のいずれかの厚みである必要があるが、１０ｎｍを超えることは必要がない。
【００５０】
また、第２障壁層１０５および第３障壁層１０６の層厚は、この存在の効果を有効に得るために１ｎｍ以上の層厚が必要である。一方、この層厚が４ｎｍを超えると、第２障壁層１０５および第３障壁層１０６の下側ヘテロ界面に２次元電子が発生し、デバイス特性に望ましくない影響を与える。このため、第２障壁層１０５および第３障壁層１０６の層厚は４ｎｍを超えてはならない。また、第４障壁層１０７および第５障壁層１０８の層厚は、第２障壁層１０５および第３障壁層１０６を素子表面から充分な深さの場所に埋め込むために、４ｎｍ以上の層厚が必要であるが、５０ｎｍを超える層厚は必要ではない。
【００５１】
以上のような検討結果から、本実施の形態１における電界効果トランジスタの各層は、次に示すように構成することができる。まず、チャネル層１０１は、層厚３μｍのＧａＮから構成すればよい。次に、第１障壁層１０２は、Ａｌ0.3Ｇａ0.7Ｎから構成し、ゲート形成領域１２１においては、層厚３ｎｍとし、ソース形成領域１２２およびドレイン形成領域１２３においては、層厚６ｎｍとすればよい。
【００５２】
次に、第２障壁層１０５および第３障壁層１０６は、層厚２ｎｍのＡｌ0.45Ｇａ0.55Ｎから構成すればよい。次に、第４障壁層１０７および第５障壁層１０８は、層厚１２ｎｍのＡｌ0.3Ｇａ0.7Ｎから構成すればよい。
【００５３】
これらの各層は、ｃ面サファイア基板あるいはＳｉＣ基板あるいはＳｉ基板等の半導体基板上に、層厚３μｍのＧａＮからなるチャネル層１０１、および、層厚６ｎｍのＡｌ0.3Ｇａ0.7Ｎからなる第１障壁層１０２、層厚２ｎｍのＡｌ0.45Ｇａ0.55Ｎからなる第２障壁層１０５および第３障壁層１０６、層厚１２ｎｍのＡｌ0.3Ｇａ0.7Ｎからなる第４障壁層１０７および第５障壁層１０８を、有機金属気相成長法（ＭＯＶＰＥ：Metal Organic Vapor Phase Epitaxy）などの結晶成長法によって成長させた後、ドライエッチング法などの従来のパターニング技術によって成形して作製することができる。なお、第１障壁層１０２を構成するＡｌ0.3Ｇａ0.7Ｎには、１×１０19ｃｍ-3程度の濃度のＳｉドーピングをする。
【００５４】
また、第１障壁層１０２となるＡｌ0.3Ｇａ0.7Ｎ層（１２ｎｍ）、第２障壁層１０５および第３障壁層１０６となるＡｌ0.45Ｇａ0.55Ｎ層（２ｎｍ）、第４障壁層１０７および第５障壁層１０８となるＡｌ0.3Ｇａ0.7Ｎ層（１２ｎｍ）を、順次に積層した後、ゲート形成領域１２１をドライエッチング法などにより選択的に除去することで、ゲート電極１０４の下部の構造が形成できる。このパターニングでは、第１障壁層１０２の途中までエッチングを行うことになるが、これを制御性よく行うことは、現状技術のドライエッチング法などによれば、比較的容易である。ただし、エッチングする層厚が、上述した条件より大きくなると、ゲート形成領域１２１における第１障壁層１０２の層厚を３ｎｍ程度に制御性よく形成するのは困難になる。
【００５５】
以上のように、各窒化物半導体の層を形成した後、ソース形成領域１２２およびドレイン形成領域１２３の第４障壁層１０７および第５障壁層１０８の上に、電極金属を蒸着させてソース電極１０９およびドレイン電極１１０を形成する。次に、Ａｌ2Ｏ3を原子層堆積法（ＡＬＤ：Atomic Layer Deposition）などの堆積方法によって層厚３０ｎｍ程度にゲート形成領域１２１の第１障壁層１０２に堆積し、絶縁層１０３とする。この後、絶縁層１０３上に、電極金属を蒸着してゲート電極１０４を形成することによって、本実施の形態１における電界効果トランジスタ（窒化物半導体ＦＥＴ）が作製できる。ゲート電極１０４は、例えば、ゲート長２μｍに形成できる。
【００５６】
作製した窒化物半導体ＦＥＴ（ゲート長２μｍ）について、＋３Ｖなる閾値を有するエンハンスメント型のデバイス動作を行ったところ、１．６Ａ／ｍｍという高いドレイン電流密度を得ることができた。
【００５７】
ここで、比較のために、上述した実施の形態１の窒化物半導体ＦＥＴの第２障壁層１０５および第３障壁層１０６を用いていない比較対象の窒化物半導体ＦＥＴを作製し、上述同様に、＋３Ｖなる閾値を有するエンハンスメント型のデバイス動作を行った。作製した比較対象の窒化物半導体ＦＥＴにおけるデバイス動作結果としては、Ｓｉドーピングを同様に施した場合においても、ドレイン電流密度は１．２Ａ／ｍｍしか得ることができず、ドーピングを施さない場合は０．７Ａ／ｍｍであった。このように、本実施の形態１によれば、ドレイン電流の大幅な増加が得られていることが分かった。
【００５８】
次に、各層を構成する材料について説明する。まず、第１窒化物半導体と第２窒化物半導体の組み合わせについて説明する。この組み合わせ（第２窒化物半導体／第１窒化物半導体）は、ＡｌXＧａ1-XＮ／ＧａＮ(０＜Ｘ≦１)、ＡｌX１Ｇａ1-X１Ｎ／ＩｎX２Ｇａ1-X２Ｎ（０＜Ｘ１≦１、０≦Ｘ２≦１）、ＡｌX1Ｇａ1-X1Ｎ／ＡｌX2Ｇａ1-X2Ｎ（０＜Ｘ１≦１、０≦Ｘ２＜１、Ｘ１＞Ｘ２）、ＧａＮ／ＩｎＸＧａ1-XＮ（０＜Ｘ≦１）、ＩｎX1Ｇａ1-X1Ｎ／ＩｎX2Ｇａ1-X2Ｎ（０≦Ｘ１＜１、０＜Ｘ２≦１、Ｘ１＜Ｘ２）、ＩｎXＡｌ1-XＮ／ＧａＮ（０≦Ｘ＜０．５）、ＩｎX1Ａｌ1-X1Ｎ／ＡｌX2Ｇａ1-X2Ｎ（０≦Ｘ１＜０．５、０≦Ｘ２＜１、Ｘ１＋Ｘ２＜１）、ＩｎX1Ａｌ1-X1Ｎ／ＩｎX2Ｇａ1-X2Ｎ（０≦Ｘ１＜１、０≦Ｘ２≦１）の中より選択した半導体材料の組み合わせをであればよい。
【００５９】
また、第３窒化物半導体／第２窒化物半導体の半導体材料として、各々Ａｌ0.45Ｇａ0.55ＮおよびＡｌ0.3Ｇａ0.7Ｎを用いたが、これに限るものではなく、第２障壁層１０５，第３障壁層１０６を、第１障壁層１０２と第４障壁層１０７，第５障壁層１０８との間に形成可能であれば、他の半導体材料を用いてもよい。第３窒化物半導体／第２窒化物半導体の組み合わせとして、第２窒化物半導体よりもバンドギャップが大きい窒化物半導体を第３窒化物半導体として用いている限り、如何なる窒化物半導体を用いても良い。
【００６０】
例えば、第３窒化物半導体／第２窒化物半導体の各々の半導体材料の組み合わせとして、ＡｌX1Ｇａ1-X1Ｎ／ＡｌX2Ｇａ1-X2Ｎ（０＜Ｘ１≦１、０≦Ｘ２＜１、Ｘ１＞Ｘ２）、ＩｎX1Ａｌ1-X1Ｎ／ＡｌX2Ｇａ1-X2Ｎ（０≦Ｘ１＜０．５、０≦Ｘ２＜１、Ｘ１＋Ｘ２＜１）、ＡｌＸＧａ1-XＮ／ＧａＮ(０＜Ｘ≦１)、ＩｎＸＡｌ1-XＮ／ＧａＮ（０≦Ｘ＜０．５）、ＡｌX1Ｇａ1-X1Ｎ／ＩｎX2Ｇａ1-X2Ｎ（０＜Ｘ１≦１、０≦Ｘ２≦１）、ＧａＮ／ＩｎＸＧａ1-XＮ（０＜Ｘ≦１）、ＩｎX1Ｇａ1-X1Ｎ／ＩｎX2Ｇａ1-X2Ｎ（０≦Ｘ１＜１、０＜Ｘ２≦１、Ｘ１＜Ｘ２）、ＩｎX1Ａｌ1-X1Ｎ／ＩｎX2Ｇａ1-X2Ｎ（０≦Ｘ１＜１、０≦Ｘ２≦１）、ＩｎX1Ａｌ1-X1Ｎ／ＩｎX2Ａｌ1-X2Ｎ（０≦Ｘ１＜Ｘ２≦１）の中より選択した半導体材料の組み合わせを用いて形成すればよい。
【００６１】
また、本実施の形態１においては、より高いドレイン電流密度を得るために、ソース形成領域１２２およびドレイン形成領域１２３の第１障壁層１０２の一部（下半分の部分）に対して不純物（本実施の形態１においてはＳｉ）のドーピング処理を施したが、ドーピング処理が全く施されていない場合であっても、ドレイン電流の増大を図ることができる。また、第２障壁層１０５，第３障壁層１０６およびこの上下の層の一部の領域に、本実施の形態１とは異なる領域に対してドーピング処理が施されている場合においても、ドレイン電流の増大を図ることができる。
【００６２】
ところで、チャネル層１０１の下部の構成に制限はない。例えば、チャネル層１０１の層厚を４０ｎｍに薄くし、この下層に層厚１．５μｍのＡｌＧａＮからなるバッファー層を設け、バッファー層／チャネル層／障壁層からなるダブル・ヘテロ構造としてもよい。このように構成しても、第２障壁層１０５，第３障壁層１０６を設けたことによる上述した効果が同様である。
【００６３】
［実施の形態２］
次に、本発明の実施の形態２について説明する。図４は、本発明の実施の形態２における電界効果トランジスタ（窒化物半導体ＦＥＴ）の構成を示す断面図である。この窒化物半導体ＦＥＴは、主表面を（０００１）面とした第１窒化物半導体からなるチャネル層４０１と、第１窒化物半導体より大きなバンドギャップエネルギーの第２窒化物半導体からなるチャネル層４０１の上に形成された第１障壁層４０２とを備える。
【００６４】
また、この窒化物半導体ＦＥＴは、第１障壁層４０２の上に形成され、第２窒化物半導体より大きなバンドギャップエネルギーの第３窒化物半導体からなり、層厚１〜４ｎｍとされた第２障壁層４０３と、第２窒化物半導体からなる第２障壁層４０３の上に形成された第３障壁層４０４と、第３障壁層４０４の上に絶縁層４０５を介して形成されたゲート電極４０６と、ゲート電極４０６を挟んで第３障壁層４０４の上に形成されたソース電極４０７およびドレイン電極４０８とを備える。また、第１障壁層４０２および第３障壁層４０４の合計層厚は、５〜５０ｎｍの範囲とされている。
【００６５】
この電界効果トランジスタでは、チャネル層４０１に２次元電子４２１が存在している。本実施の形態２によれば、第２障壁層４０３を設けたことで、２次元電子４２１の濃度が増大する。より詳細に説明する。上下の第１障壁層４０２および第３障壁層に対し、よりバンドギャップの大きい第２障壁層４０３を設けることで、第２障壁層４０３の上下両側のヘテロ界面に分極電荷が誘起される。第２障壁層４０３の下側（チャネル側）のヘテロ界面には正の分極電荷、上側（表面側）のヘテロ界面には負の分極電荷が誘起される。この誘起される分極電荷によって、第２障壁層４０３の層内の内部電界が形成される。
【００６６】
このように形成される第２障壁層４０３の層内の内部電界によって、障壁層全体の障壁効果が大幅に増大され、チャネルのポテンシャル位置が低下する。これにより、チャネル層４０１における２次元電子４２１の電子濃度が増大し、ソース電極４０７のしたおよびドレイン電極４０８の下の各々の領域における電気抵抗の大幅な低減が実現される。この結果、本実施の形態２における電界効果トランジスタによれば、高い密度のドレイン電流を得ることが可能となる。
【００６７】
また、本実施の形態２によれば、第２障壁層４０３は、１〜４ｎｍと薄層であるため、この層が追加されたことによる障壁層全体の膜厚の増大は小さい。
【００６８】
ここで、適用可能な通常の窒化物半導体からなる障壁層材料を用いた場合、チャネル層４０１に２次元電子４２１を存在させてデプレション型の動作を得るためには、第１障壁層４０２と第３障壁層４０４の合計の層厚は、５ｎｍ以上が必要である。ただし、第１障壁層４０２と第３障壁層４０４の合計の層厚は、５０ｎｍを超えることは必要がない。
【００６９】
また、第２障壁層４０３の層厚は、この存在の効果を有効に得るために１ｎｍ以上の層厚が必要である。一方、この層厚が４ｎｍを超えると、第２障壁層４０３の下側ヘテロ界面に２次元電子が発生し、デバイス特性に望ましくない影響を与える。このため、第２障壁層４０３の層厚は４ｎｍを超えてはならない。なお、第２障壁層４０３を素子表面から充分な深さの場所に配置させるために、第３障壁層４０４は、層厚４ｎｍ以上とすることが重要である。なお、絶縁層４０５の層厚は、１〜１００ｎｍとされていればよい。
【００７０】
以上のような検討結果から、本実施の形態２における電界効果トランジスタの各層は、次に示すように構成することができる。まず、チャネル層４０１は、層厚３μｍのＧａＮから構成すればよい。次に、第１障壁層４０２は、層厚６ｎｍのＡｌ0.3Ｇａ0.7Ｎから構成すればよい。次に、第２障壁層４０３は、層厚２ｎｍのＡｌ0.45Ｇａ0.55Ｎから構成すればよい。次に、第３障壁層４０４は、層厚１２ｎｍのＡｌ0.3Ｇａ0.7Ｎから構成すればよい。
【００７１】
これらの各層は、ｃ面サファイア基板あるいはＳｉＣ基板あるいはＳｉ基板等の半導体基板上に、層厚３μｍのＧａＮからなるチャネル層４０１、および、層厚６ｎｍのＡｌ0.3Ｇａ0.7Ｎからなる第１障壁層４０２、層厚２ｎｍのＡｌ0.45Ｇａ0.55Ｎからなる第２障壁層４０３、層厚１２ｎｍのＡｌ0.3Ｇａ0.7Ｎからなる第３障壁層４０４を、有機金属気相成長法などの結晶成長法によって成長させた後、ドライエッチング法などの従来のパターニング技術によって成形して作製することができる。なお、第１障壁層４０２を構成するＡｌ0.3Ｇａ0.7Ｎには１×１０19ｃｍ-3程度の濃度のＳｉドーピングをする。
【００７２】
以上のように、各窒化物半導体の層を形成した後、第３障壁層４０４の上の所定の領域に電極金属を蒸着させ、ソース電極４０７およびドレイン電極４０８を形成する。次に、第３障壁層４０４のゲート形成領域に、Ａｌ2Ｏ3を原子層堆積法などの堆積方法によって層厚３０ｎｍ程度に堆積し、絶縁層４０５とする。この後、絶縁層４０５上に、電極金属を蒸着してゲート電極４０６を形成することによって、本実施の形態２における窒化物半導体ＦＥＴが作製できる。ゲート電極４０６は、例えば、ゲート長２μｍに形成できる。
【００７３】
作製した窒化物半導体ＦＥＴ（ゲート長２μｍ）について、−６Ｖなる閾値を有するデプレション型のデバイス動作を行ったところ、２．０Ａ／ｍｍという高いドレイン電流密度を得ることができた。
【００７４】
ここで、比較のために、上述した実施の形態２の窒化物半導体ＦＥＴの第２障壁層４０３を用いていない比較対象の窒化物半導体ＦＥＴを作製し、上述同様に、−３Ｖなる閾値を有するデプレション型のデバイス動作を行った。作製した比較対象の窒化物半導体ＦＥＴにおけるデバイス動作結果としては、Ｓｉドーピングを同様に施した場合においても、ドレイン電流密度は１．５Ａ／ｍｍしか得ることができず、ドーピングを施さない場合は１．０Ａ／ｍｍであった。このように、本実施の形態２によれば、ドレイン電流の大幅な増加が得られていることが分かった。
【００７５】
次に、各層を構成する材料について説明する。上述では、第１窒化物半導体としてＧａＮを用い、第２窒化物半導体としてＡｌ0.3Ｇａ0.7Ｎを用いたが、これに限るものではない。第２窒化物半導体／第１窒化物半導体の組み合わせとして、第２窒化物半導体よりもバンドギャップが小さい窒化物半導体を第１窒化物半導体として持ちていれば、どの様な組み合わせであってもよい。
【００７６】
例えば、第２窒化物半導体／第１窒化物半導体の組み合わせは、ＡｌXＧａ1-XＮ／ＧａＮ(０＜Ｘ≦１)、ＡｌX１Ｇａ1-X１Ｎ／ＩｎX２Ｇａ1-X２Ｎ（０＜Ｘ１≦１、０≦Ｘ２≦１）、ＡｌX1Ｇａ1-X1Ｎ／ＡｌX2Ｇａ1-X2Ｎ（０＜Ｘ１≦１、０≦Ｘ２＜１、Ｘ１＞Ｘ２）、ＧａＮ／ＩｎＸＧａ1-XＮ（０＜Ｘ≦１）、ＩｎX1Ｇａ1-X1Ｎ／ＩｎX2Ｇａ1-X2Ｎ（０≦Ｘ１＜１、０＜Ｘ２≦１、Ｘ１＜Ｘ２）、ＩｎXＡｌ1-XＮ／ＧａＮ（０≦Ｘ＜０．５）、ＩｎX1Ａｌ1-X1Ｎ／ＡｌX2Ｇａ1-X2Ｎ（０≦Ｘ１＜０．５、０≦Ｘ２＜１、Ｘ１＋Ｘ２＜１）、ＩｎX1Ａｌ1-X1Ｎ／ＩｎX2Ｇａ1-X2Ｎ（０≦Ｘ１＜１、０≦Ｘ２≦１）の中より選択した半導体材料の組み合わせであればよい。
【００７７】
また、第３窒化物半導体／第２窒化物半導体の半導体材料として、各々Ａｌ0.45Ｇａ0.55ＮおよびＡｌ0.3Ｇａ0.7Ｎを用いたが、これに限るものではなく、第２障壁層４０３を、第１障壁層４０２と第３障壁層４０４との間に形成可能であれば、他の半導体材料を用いてもよい。第３窒化物半導体／第２窒化物半導体の組み合わせとして、第２窒化物半導体よりもバンドギャップが大きい窒化物半導体を第３窒化物半導体として用いている限り、如何なる窒化物半導体を用いても良い。
【００７８】
例えば、第３窒化物半導体／第２窒化物半導体の各々の半導体材料の組み合わせとして、ＡｌX1Ｇａ1-X1Ｎ／ＡｌX2Ｇａ1-X2Ｎ（０＜Ｘ１≦１、０≦Ｘ２＜１、Ｘ１＞Ｘ２）、ＩｎX1Ａｌ1-X1Ｎ／ＡｌX2Ｇａ1-X2Ｎ（０≦Ｘ１＜０．５、０≦Ｘ２＜１、Ｘ１＋Ｘ２＜１）、ＡｌＸＧａ1-XＮ／ＧａＮ(０＜Ｘ≦１)、ＩｎＸＡｌ1-XＮ／ＧａＮ（０≦Ｘ＜０．５）、ＡｌX1Ｇａ1-X1Ｎ／ＩｎX2Ｇａ1-X2Ｎ（０＜Ｘ１≦１、０≦Ｘ２≦１）、ＧａＮ／ＩｎＸＧａ1-XＮ（０＜Ｘ≦１）、ＩｎX1Ｇａ1-X1Ｎ／ＩｎX2Ｇａ1-X2Ｎ（０≦Ｘ１＜１、０＜Ｘ２≦１、Ｘ１＜Ｘ２）、ＩｎX1Ａｌ1-X1Ｎ／ＩｎX2Ｇａ1-X2Ｎ（０≦Ｘ１＜１、０≦Ｘ２≦１）、ＩｎX1Ａｌ1-X1Ｎ／ＩｎX2Ａｌ1-X2Ｎ（０≦Ｘ１＜Ｘ２≦１）の中より選択した半導体材料の組み合わせを用いて形成すればよい。
【００７９】
また、本実施の形態２においては、より高いドレイン電流密度を得るために、第１障壁層４０２の一部（下半分の部分）に対して不純物（本実施の形態２においてはＳｉ）のドーピング処理を施したが、ドーピング処理が全く施されていない場合であっても、ドレイン電流の増大を図ることができる。また、第２障壁層４０３およびこの上下の層の一部の領域に、本実施の形態２とは異なる領域に対してドーピング処理が施されている場合においても、ドレイン電流の増大を図ることができる。
【００８０】
ところで、本実施の形態２においても、チャネル層４０１の下部の構成に制限はない。例えば、チャネル層４０１の層厚を４０ｎｍに薄くし、この下層に層厚１．５μｍのＡｌＧａＮからなるバッファー層を設け、バッファー層／チャネル層／障壁層からなるダブル・ヘテロ構造としてもよい。このように構成しても、第２障壁層１０５，第３障壁層１０６を設けたことによる上述した効果が同様である。
【００８１】
また、本実施の形態２における窒化物半導体ＦＥＴにおいては、ゲート電極４０６下の領域における障壁層を全く削除していない構造の例を示しているが、これに限るものではない。ゲート電極４０６の下の第３障壁層４０４および第２障壁層４０３の一部を、閾値の調整（負の閾値の絶対値を小さくする）および利得（相互コンダクタンス）の増大のために削除した、いわゆるリセスゲート構造であってもよい。この構成としても、ゲート電極下のチャネル層４０１に、負の閾値を得るために必要な２次元電子４２１の存在が得られる構造であれば、デプレション型の動作が得られる。言い換えると、ゲート電極下の領域においても２次元電子４２１が得られる構成であれば、どの様な形態であってもよい。
【００８２】
なお、本発明は以上に説明した実施の形態に限定されるものではなく、本発明の技術的思想内で、当分野において通常の知識を有する者により、多くの組み合わせおよび変形が実施可能であることは明白である。
【符号の説明】
【００８３】
１０１…チャネル層、１０２…第１障壁層、１０３…絶縁層、１０４…ゲート電極、１０５…第２障壁層、１０６…第３障壁層、１０７…第４障壁層、１０８…第５障壁層、１０９…ソース電極、１１０…ドレイン電極、１２１…ゲート形成領域、１２２…ソース形成領域、１２３…ドレイン形成領域、２０１…２次元電子、２０２…電子空乏領域、４０１…チャネル層、４０２…第１障壁層、４０３…第２障壁層、４０４…第３障壁層、４０５…絶縁層、４０６…ゲート電極、４０７…ソース電極、４０８…ドレイン電極、４２１…２次元電子。
【図１】
2012169406.tif 000003
【図２】
2012169406.tif 000004
【図４】
2012169406.tif 000005
【図５】
2012169406.tif 000006
【図６】
2012169406.tif 000007
【図３】
2012169406.tif 000008
【図７】
2012169406.tif 000009