(57)【要約】【課題】低い耐圧特性、及び大きな電流が流れる被検査半導体装置を、破壊することなく実際の使用環境と略一致の条件にて耐圧検査する。【解決手段】  被検査半導体装置に電圧を印加するための電源を二つ設ける。片方の電源は、被検査半導体装置の破壊電圧以下の電圧を常に印加する。もう片方の電源は、所望の検査条件の電流を流すために必要な電圧を、被検査半導体装置の制御信号と同期させて印加する。この結果、被検査半導体装置には実際の使用環境と同様に、常に一定のストレスが印加された状態となり、実用的な耐圧検査が可能となる。【選択図】図８
2012225772.tif 000002
【特許請求の範囲】
【請求項１】
ゲート部、ソース部、ドレイン部を有する電界効果型トランジスタのアバランシェ耐量検査装置であり、前記アバランシェ耐量検査装置は、
インダクタを含み、前記ドレイン部又は前記ソース部と接続可能であるインダクタ部と、
前記インダクタ部と接続され、前記ソース部、又は前記ドレイン部と接続可能である電源部と、
前記電源部と接続され、前記ゲート部と接続可能であるパルス電圧電源と、
を具備し、
検査するとき、前記電源部は、前記ソース部と前記ドレイン部の間に、前記電界効果型トランジスタを破壊させる電圧以下の電圧である第一電圧を常時印加し、更に前記ソース部と前記ドレイン部の間に、検査条件の電流を流すために必要な電圧である第二電圧を一定時間印加し、
前記パルス電圧電源は、前記ゲート部にパルス電圧を、前記第二電圧の印加と同じタイミング、且つ前記一定時間と同じ時間印加する、
検査装置。
【請求項２】
請求項１に記載の検査装置において、
前記電源部は、
前記インダクタ部と接続されている第一の定電圧電源と、
前記第一の定電圧電源と接続されている第二の定電圧電源と、
スイッチと、
を具備し、
前記スイッチは
前記第一の定電圧電源、及び前記第二の定電圧電源と接続されている第一の端子と、
前記第二の定電圧電源と接続されている第二の端子と、
前記パルス電圧電源に接続され、前記ソース部に接続可能である第三の端子と、
を具備する、
検査装置。
【請求項３】
請求項１に記載の検査装置において、
前記電源部は、
前記インダクタ部、前記パルス電圧電源に接続され、前記ソース部と接続可能である可変電圧電源を具備する、
検査装置。
【請求項４】
請求項１乃至３のいずれか一項に記載の検査装置において、
更に前記電源部、及び前記パルス電圧電源と接続され、それらを制御する制御部を具備する、
検査装置。
【請求項５】
請求項１乃至４のいずれか一項に記載の検査装置において、
前記電界効果型トランジスタに対して、オープン・ショート検査が可能な機能を有する、
検査装置。
【請求項６】
ゲート部、ソース部、ドレイン部を有する電界効果型トランジスタに対して、前記ソース部と前記ドレイン部の間に、前記電界効果型トランジスタを破壊させる破壊電圧以下の電圧である第一電圧を、検査開始から検査終了までの間に印加するステップと、
前記ゲート部へパルス電圧を印加し、又、前記パルス電圧を印加するのと同時に、前記ソース部と前記ドレイン部の間に、検査条件の電流を流すために必要な電圧である第二電圧を印加するステップと、
前記検査条件の電流に達した時点で、前記ゲート部への前記パルス電圧を無印加とし、又、前記ゲート部への前記パルス電圧を無印加とする時点と同時に、前記ソース部と前記ドレイン部の間への印加電圧を、第一電圧まで降圧するステップと、
を具備する、
検査装置の検査方法。
【請求項７】
請求項６に記載の検査装置の検査方法において、
前記第一電圧を印加するステップは、前記ソース部と前記ドレイン部の間に、前記第一電圧を、検査開始から検査終了までの間に、第一の定電圧電源から印加するステップを備え、
前記第二電圧を印加するステップは、前記ゲート部へ、パルス電圧電源からパルス電圧を印加し、又、前記パルス電圧を印加するのと同時に、前記ソース部と前記ドレイン部の間に、前記第二電圧を第二の定電圧電源から印加するステップを備え、
降圧するステップは、前記検査条件の電流に達した時点で、前記パルス電圧電源からの、前記ゲート部への前記パルス電圧を無印加とし、又、前記ゲート部への前記パルス電圧を無印加とする時点と同時に、前記第二の定電圧電源からの、前記ソース部と前記ドレイン部の間に印加されていた前記第二電圧を、無印加とするステップを備える、
検査装置の検査方法。
【請求項８】
請求項６に記載の検査装置の検査方法において、
前記第一電圧を印加するステップは、前記ソース部と前記ドレイン部の間に、前記第一電圧を、検査開始から検査終了までの間に、可変電圧電源から印加するステップを備え、
前記第二電圧を印加するステップは、前記ゲート部へ、パルス電圧電源からパルス電圧を印加し、又、前記パルス電圧を印加するのと同時に、前記ソース部と前記ドレイン部の間に、前記可変電圧電源を昇圧することにより、前記第二電圧を印加するステップを備え、
降圧するステップは、前記検査条件の電流に達した時点で、前記パルス電圧電源からの、前記ゲート部への前記パルス電圧を無印加とし、又、前記ゲート部への前記パルス電圧を無印加とする時点と同時に、前記可変電圧電源からの、前記ソース部と前記ドレイン部の間への印加電圧を、前記第一電圧まで降圧するステップを備える、
検査装置の検査方法。
【請求項９】
請求項６乃至８のいずれか一項に記載の検査装置の検査方法において、
更に、前記電界効果型トランジスタにオープン・ショート検査をするステップを具備する、
検査装置の検査方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の検査方法及び検査装置に関し、特に半導体装置の雪崩降伏（アバランシェ降伏とも呼ばれる）耐量の検査方法及び検査装置に関する。
【背景技術】
【０００２】
電界効果型トランジスタには、駆動する負荷がモータなどのインダクタの要素を持つものが多く見られる。半導体装置のオン・オフを繰り返すスイッチング特性の検査において、インダクタの負荷による逆起電力の影響で、半導体装置に最大定格電圧を超える電圧が印加される瞬間がある。この結果、半導体装置がオフの状態にも拘らず半導体装置には大電流が流れ、半導体装置が設計した通りに作動しなくなる（以下、この現象をブレイクダウンと呼ぶ）。そこで、一定の条件下においては最大定格電圧を超えた電圧を印加しても、半導体装置を破壊せずに動作できることを保証するために、アバランシェ耐量検査を実施する必要がある。アバランシェ耐量検査は破壊検査となるため、製造段階でアバランシェ耐量定格の検査を選別工程に組み入れる場合は、正常品を劣化させないようにアバランシェ破壊ライン（実力ラインとも呼ぶ）から十分なマージンを確保し、適切な条件を設定することで全数検査を行っている。アバランシェ耐量検査に求められる条件として、ひとつはブレイクダウン時の最大電流ＩＤ（ｐｅａｋ）と半導体装置のブレイクダウン電圧が挙げられる。またもうひとつは、負荷として半導体装置に接続されるインダクタのインダクタンスで決まる、ブレイクダウン中に半導体層地で消費されるエネルギーである。その検査条件に晒されても破壊しないことを確認することで、アバランシェ耐量を保証している。
【０００３】
以下にアバランシェ耐量検査が可能な装置を三例示す。
【０００４】
図１は、アバランシェ耐量検査装置の一例である。このアバランシェ耐量検査装置１００は、定電流電源２を備えている。被検査半導体装置１は電界効果トランジスタであり、ドレイン端子１ａ、ソース端子１ｂ、及びゲート端子１ｃを有している。ゲート端子１ｃはソース端子１ｂ、及び定電流電源２の一端と接続されている。また、ドレイン端子１ａは定電流電源２のもう一端と接続されている。定電流電源２は、ブレイクダウン時の最大電流ＩＤ（ｐｅａｋ）が流れるように設定する。定電流電源２を作動させると、被検査半導体装置１はブレイクダウンし、ドレイン端子１ａとソース端子１ｂの間には、被検査半導体装置１がオフの状態でも、最大電流ＩＤ（ｐｅａｋ）が流れる。この時、被検査半導体１では、ブレイクダウン時の最大電流ＩＤ（ｐｅａｋ）と被検査半導体の降伏電圧ＢＶＤＳＳの積により求められる電力が消費される。
【０００５】
図２は、アバランシェ耐量検査装置１００の動作を示す波形である。図２（ａ）はドレイン端子１ａとソース端子１ｂの間の電圧ＶＤＳである。図２（ｂ）は、定電流電源２からの電流ＩＤである。図２（ｃ）は、被検査半導体装置１に流れる電流ＩＤである。図２（ａ）から図２（ｃ）の三図は同時系列における波形である。図２によると、ＶＤＳはｔ１１において直ちにＢＶＤＳＳまで昇圧し、ｔ１３に至るまでＢＶＤＳＳを維持するが、ＩＤは、定電流電源２の電流の立ち上がりが遅いため、被検査半導体装置１に流れる電流がＩＤ（ｐｅａｋ）に達するまでには、ｔ１２に至るまで時間を要することがわかる。
【０００６】
定電流電源２を用いずに、定電圧電源を用いてアバランシェ耐量検査を実施することも可能である。例えば、ｉｐＴＥＳＴ社の、ＵＩＳ（ｕｎｃｌａｍｐｅｄ  ｉｎｄｕｃｔｉｖｅ  ｓｗｉｔｃｈｉｎｇ）ｔｅｓｔ  ｇｅｎｅｒａｔｏｒの装置資料（非特許文献１）に、定電圧電源を用いたアバランシェ耐量検査装置が紹介されている。
【０００７】
図３は、ｉｐＴＥＳＴ社の、アバランシェ耐量検査装置１０００である。
アバランシェ耐量検査装置１０００は、被検査半導体装置１００１のアバランシェ耐量検査を実施する装置であり、可変電圧電源１００３、インダクタ１００４、ゲートドライブ部１００５、保護ダイオード１００７、スイッチ１００８ａ、及び１００８ｂを備えている。
【０００８】
以下では、この該引用文献のアバランシェ耐量検査装置１０００を元に、アバランシェ耐量検査装置を二例示す。
【０００９】
図４は、該引用文献を元にした、アバランシェ耐量検査装置の一例である。このアバランシェ耐量検査装置２００は、定電圧電源３と、インダクタとしてのコイル４と、パルス電圧電源５と、抵抗素子６を備えている。被検査半導体装置１は電界効果トランジスタであり、ドレイン端子１ａ、ソース端子１ｂ、及びゲート端子１ｃを有している。コイル４の一端はドレイン端子１ａと接続され、もう一端は、定電圧電源３の正極側と接続されている。抵抗素子６の一端は、ゲート端子１ｃと接続され、もう一端は、パルス電圧電源５の一端と接続されている。パルス電圧電源５のもう一端は、被検査半導体装置１のソース端子１ｂと、定電圧電源３の負極側とに接続されている。
【００１０】
前述の通り、半導体装置には駆動する負荷がモータなどのインダクタの要素を含む場合が多く見られる。アバランシェ耐量検査装置２００はインダクタとしてコイル４を備えているため、アバランシェ耐量検査装置１００と比較して、より実用環境に近い構成となっている。
【００１１】
図５は、アバランシェ耐量検査装置２００の動作を示す波形である。図５（ａ）は、定電圧電源３から印加される電圧ＶＤＤである。図５（ｂ）は、パルス電圧電源５からの電圧ＶＧＳの、印加されるタイミングである。図５（ｃ）は、ドレイン端子１ａとソース端子１ｂの間に流れる電流ＩＤである。図５（ｄ）は、ドレイン端子１ａとソース端子１ｂの間の電圧ＶＤＳである。図５（ａ）から図５（ｄ）の四図は同時系列における波形である。
【００１２】
被検査半導体装置１は、ゲート端子１ｃに、パルス電圧電源５からパルス電圧ＶＧＳが印加されたときにオンの状態になる。初期状態ではＶＧＳを印加しない。つまり被検査半導体装置１をオフの状態にする。一方で、定電圧電源３からは被検査半導体装置１の破壊電圧以下の電圧ＶＤＤをドレイン端子１ａとソース端子１ｂの間に常時印加する。そして、ｔ２１のタイミングで、パルス電圧電源５からパルス電圧ＶＧＳを印加する。その結果、被検査半導体装置１はオンの状態になり、ドレイン端子１ａとソース端子１ｂの間には電流ＩＤが流れる。この時、電圧ＶＤＳは、被検査半導体装置１がオンの状態のときの内部抵抗と、電流ＩＤの積分で表せる。被検査半導体装置１がオンの状態のとき、内部抵抗が十分に小さければ、電圧ＶＤＳは非常に小さい値となる。また、電流ＩＤは、コイル４による逆起電力により制限され、定電圧電源からの電圧ＶＤＤ、回路抵抗、回路容量、及びコイル４のインダクタンスにより決まる傾斜で上昇する。
【００１３】
電流ＩＤが設定の値であるＩＤ（ｐｅａｋ）に達した時点であるｔ２２において、パルス電圧ＶＧＳを印加しない状態、つまり被検査半導体装置１をオフの状態にする。その結果、コイル４に蓄積された起電力が被検査半導体装置１に印加され、被検査半導体装置１はブレイクダウンの状態となる。そして、被検査半導体装置１には降伏電圧ＢＶＤＳＳが印加され続けながら、電流ＩＤは、定電圧電源３からの電圧ＶＤＤ、回路抵抗、回路容量、及びコイル４のインダクタンスにより決まる傾斜で下降する。この時、アバランシェ耐量検査装置２００によって被検査半導体装置１がブレイクダウンの状態になる時間は、アバランシェ耐量検査装置１００によって被検査半導体装置１がブレイクダウンの状態になる時間よりも短くなる。電流ＩＤが流れなくなった時点であるｔ２３において、電圧ＶＤＳは、定電圧電源３からの電圧ＶＤＤに戻る。
【００１４】
図６は、非特許文献１を元にした、アバランシェ耐量検査装置の、別の一例である。このアバランシェ耐量検査装置３００は、前述のアバランシェ耐量検査装置２００の回路構成に加えて、保護ダイオード７、及びスイッチ８を備えている。保護ダイオード７の一端は、コイル４及びスイッチ８の一端と接続され、もう一端は、定電圧電源３の負極側に接続されている。スイッチ８のもう一端は、定電圧電源３の正極側に接続されている。その他の回路構成は前述のアバランシェ耐量検査装置２００と同一であるのでここでは説明を省略する。
【００１５】
図７は、アバランシェ耐量検査装置３００の動作を示す波形である。図７（ａ）は、スイッチ８のオン・オフのタイミングである。図７（ｂ）は、定電圧電源３からの電圧ＶＤＤの、印加されるタイミングである。図７（ｃ）は、パルス電圧電源５からの電圧ＶＧＳの、印加されるタイミングある。図７（ｄ）は、被検査半導体装置１のドレイン端子１ａとソース端子１ｂの間に流れる電流ＩＤである。図７（ｅ）は、被検査半導体装置１のドレイン端子１ａとソース端子１ｂの間の電圧ＶＤＳである。図７（ａ）から図７（ｅ）の五図は同時系列における波形である。
【００１６】
アバランシェ耐量検査装置３００では、定電圧電源３から被検査半導体装置１への電圧ＶＤＤ印加に先立ち、ｔ３１の時点でパルス電圧電源５からＶＧＳを印加、つまり電圧ＶＤＤ印加に先立って被検査半導体装置１をオンの状態にしておく。これは、電圧ＶＤＤが被検査半導体装置１の最大定格耐圧以上の場合には、アバランシェ耐量検査の前に被検査半導体装置１を破壊してしまう可能性があり、この破壊を避けるためである。パルス電圧電源５からＶＧＳを印加後に、ｔ３２の時点でスイッチ８をオンの状態にし、定電圧電源３からの電圧ＶＤＤを印加する。
【００１７】
ドレイン端子１ａとソース端子１ｂの間に流れる電流ＩＤが、検査で必要な電流であるＩＤ（ｐｅａｋ）に達した時点であるｔ３３において、パルス電圧ＶＧＳとスイッチ８を略同時にオフの状態にする。その結果、被検査半導体装置１には、被検査半導体装置１がオンの状態の間のみ、定電圧電源３からの電圧ＶＤＤを印加されるので、定電圧電源３の設定電圧を被検査半導体装置１の耐圧電圧以上に設定でき、コイル４のインダクタンスや回路抵抗に影響を受けずに、所望のＩＤ（ｐｅａｋ）を被検査半導体装置１に流すことができる。電流ＩＤが流れなくなった時点であるｔ３４において、電圧ＶＤＳは、定電圧電源３からの電圧ＶＤＤに戻る。
【００１８】
特開２０１０−１０７４３２号公報に、パワー半導体素子の電気的特性及び熱的特性に関する試験を行うための半導体統合試験方法において、前記パワー半導体を被試験デバイスとして試験装置に接続し、前記試験装置によって前記被試験デバイスのスイッチング特性試験、サージ試験、連続動作試験、及び熱抵抗試験の中の全て、もしくは複数の試験を順次に実施し、前記各試験における測定結果を合否判断基準と比較することによって前記被試験デバイスの良否を判定することを特徴とする半導体統合試験方法が開示されている。また、特開２００６−１６２４２６号公報に、制御端子と一対の主端子を有する半導体装置の検査装置であり、検査対象半導体装置の一対の主端子に接続することによって、電源、スイッチ、インダクタ、検査対象半導体装置の制御端子に接続することによって、検査対象半導体装置のオン・オフを切換える切換回路と、前記切換回路がターンオフ信号を出力するタイミングに略一致するタイミングで、前記スイッチを遮断する遮断回路とを備えている検査装置が開示されている。
【先行技術文献】
【特許文献】
【００１９】
【特許文献１】特開２０１０−１０７４３２号公報
【特許文献２】特開２００６−１６２４２６号公報
【非特許文献】
【００２０】
【非特許文献１】ＵＩＳ−ｕｎｃｌａｍｐｅｄ  ｉｎｄｕｃｔｉｖｅ  ｓｗｉｔｃｈｉｎｇ  ｔｅｓｔ  ｇｅｎｅｒａｔｏｒ，  ｉｐＴＥＳＴ  ｌｉｍｉｔｅｄ
【発明の概要】
【発明が解決しようとする課題】
【００２１】
アバランシェ耐量検査装置１００（図１）は、回路構成は簡便だが、定電流電源の特性上、定電流電源２の電流の立ち上がりが遅い。そのため、被検査半導体装置１のドレイン端子１ａとソース端子１ｂの間に流れる電流ＩＤが所望のＩＤ（ｐｅａｋ）に達する前に自己発熱により焼損する可能性がある。すなわち、アバランシェ耐量検査装置１００では、アバランシェ耐量検査に求められる条件である、ブレイクダウン時の最大電流ＩＤ（ｐｅａｋ）を満足することができない、という問題がある。また、負荷としてインダクタが接続されていないため、実際の使用環境に近似した条件下での検査が実現できず、十分な製品保証を与えることができない。
【００２２】
アバランシェ耐量検査装置２００（図４）は、定電流電源を用いていないため、アバランシェ耐量検査装置１００と比較して、被検査半導体装置１がブレイクダウンの状態にある時間が短い。よって被検査半導体装置１が自己発熱により焼損する可能性は小さくなる。また、負荷としてインダクタが接続されているため、実際の使用環境に近似した条件下での検査が実現できる。しかしながら、アバランシェ耐量検査装置２００は、省エネルギーの低耐圧かつ大電流を流す半導体装置には対応できない問題を有する。これは、例えば、耐圧２０Ｖの半導体装置に１００Ａ以上の大電流を流して検査をしたい場合などである。このとき、例えば回路抵抗が３００ｍΩであった場合、被検査半導体装置に１００Ａを流すためには３０Ｖ以上の電圧印加が必要である。アバランシェ耐量検査装置２００を用いた場合、被検査半導体装置をオンの状態にするための電圧ＶＧＳを印加する前に、被検査半導体装置のドレイン端子１ａとソース端子１ｂの間には、被検査半導体装置の耐圧電圧を超える、３０Ｖの電圧ＶＤＳが印加されてしまい、被検査半導体装置はオンの状態になる前にブレイクダウン状態となる。この結果、アバランシェ耐量検査の前に被検査半導体装置は破壊されてしまう。
【００２３】
アバランシェ耐量検査装置３００（図６）は、被検査半導体装置１のドレイン端子１ａとソース端子１ｂの間に電圧ＶＤＳが印加される前に、被検査半導体装置１をオンの状態にするための電圧ＶＧＳが印加される。よって、低耐圧かつ大電流を流す半導体装置を検査する場合でも、アバランシェ耐量検査装置２００が有する前述の問題は生じない。しかしながら、アバランシェ耐量検査装置３００では、被検査半導体装置をオンの状態にするための電圧ＶＧＳが印加されている間においてのみ電圧ＶＤＳが印加される。一方で、製品段階の被検査半導体装置の使用環境においては、ドレイン端子１ａとソース端子１ｂの間には常時、電圧が印加されていることが多い。よって、アバランシェ耐量検査装置３００では、実際の使用環境に近似した条件下での検査が実現できず、十分な製品保証を与えることができない。
【課題を解決するための手段】
【００２４】
以下に、発明を実施するための形態で使用される番号・符号を用いて、課題を解決するための手段を説明する。これらの番号・符号は、特許請求の範囲の記載と発明を実施するための形態との対応関係を明らかにするために括弧付きで付加されたものである。ただし、それらの番号・符号を、特許請求の範囲に記載されている発明の技術的範囲の解釈に用いてはならない。
【００２５】
ゲート部（４１ｃ）、ソース部（４１ｂ）、ドレイン部（４１ａ）を有する電界効果型トランジスタ（４１）のアバランシェ耐量検査装置（４００、５００）であり、このアバランシェ耐量検査装置（４００、５００）は、インダクタを含むインダクタ部（４４）と、電源部（４９、５３）と、パルス電圧電源（４５）とを具備し、インダクタ部（４４）は、電界効果型トランジスタ（４１）と接続可能であり、電源部（４９、５３）は、電界効果型トランジスタ（４１）のソース部（４１ｂ）とドレイン部（４１ａ）の間に、電界効果型トランジスタ（４１）を破壊させる電圧以下の電圧を検査中に常時印加し、更に電界効果型トランジスタ（４１）のソース部（４１ｂ）とドレイン部（４１ａ）の間に、検査条件の電流を流すために必要な電圧を一定時間印加し、パルス電圧電源（４５）は、電界効果型トランジスタ（４１）のゲート部（４１ｃ）にパルス電圧を印加する。
【００２６】
電源部（４９）は、第一の定電圧電源（４２）と、第二の定電圧電源（４３）と、スイッチ（４７）とを具備し、スイッチ（４７）は、第一の端子（４７ａ）と、第二の端子（４１ｂ）と、第三の端子（４１ｃ）とを具備する。第一の定電圧電源（４２）の一端は、インダクタ部（４４）と接続され、第一の定電圧電源（４２）の他端は、第二の定電圧電源（４３）の一端、及び、スイッチ（４７）の第一の端子（４７ａ）と接続され、第二の定電圧電源（４３）の他端は、スイッチ（４７）の第二の端子（４７ｂ）と接続され、スイッチ（４７）の第三の端子（４７ｃ）は、パルス電圧電源（４５）、及び電界効果型トランジスタ（４１）のソース部（４１ｂ）と接続されている。
【００２７】
また、電源部（５３）は、可変電圧電源（５１）を用いても本発明の実施が可能であり、この場合、可変電圧電源（５１）の一端は、インダクタ部（４４）と接続され、可変電圧電源（５１）の他端は、パルス電圧電源（４５）、及び電界効果型トランジスタ（４１）のソース部（４１ｂ）と接続されている。
【００２８】
上述のアバランシェ耐量検査装置（４００、５００）は、更に制御部（４８、５２）を具備し、制御部（４８、５２）は電源部（４９、５３）、及びパルス電圧電源（４５）と接続されている。
【００２９】
更に、上述のアバランシェ耐量検査装置（４００、５００）は、電界効果型トランジスタ（４１）に対して、オープン・ショート検査が可能な機能を有する。
【発明の効果】
【００３０】
本発明によれば、低耐圧かつ大電流を流す半導体装置に対応し、且つより厳格な製品保証を与えることを可能とするアバランシェ耐量検査装置を提供することができる。
【図面の簡単な説明】
【００３１】
【図１】図１は、従来用いられているアバランシェ耐量検査装置の一例である。
【図２】図２は、アバランシェ耐量検査装置の一例における、動作波形である。
【図３】図３は、ｉｐＴＥＳＴ社の、アバランシェ耐量検査装置である。
【図４】図４は、ｉｐＴＥＳＴ社のアバランシェ耐量検査装置を基にした、アバランシェ耐量検査装置の一例である。
【図５】図５は、アバランシェ耐量検査装置の一例における、動作波形である。
【図６】図６は、ｉｐＴＥＳＴ社のアバランシェ耐量検査装置を基にした、他の一例である。
【図７】図７は、アバランシェ耐量検査装置の他の一例における、動作波形である。
【図８】図８は、本発明の第一の実施の形態に係る、アバランシェ耐量検査装置４００の構成を示す回路図である。
【図９】図９は、アバランシェ耐量検査装置４００における、動作波形である。
【図１０】図１０は、アバランシェ耐量検査装置４００における、アバランシェ耐量検査の手順である。
【図１１】図１１は、本発明の第二の実施の形態に係る、アバランシェ耐量検査装置５００の構成を示す回路図である。
【図１２】図１２は、アバランシェ耐量検査装置５００における、動作波形である。
【発明を実施するための形態】
【００３２】
以下、本発明の実施の形態を図面に基づいて説明する。なお、実施の形態を説明するための図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００３３】
〔第一実施形態〕
以下に、図面を参照して、本実施形態の、アバランシェ耐量検査装置４００について説明を行う。
【００３４】
図８は、本発明の第一実施形態の、アバランシェ耐量検査装置４００の構成を示す回路図である。本実施の形態では、被検査半導体装置として、ｎ型電界効果トランジスタ４１（以下ｎ−ＭＯＳＦＥＴ４１と呼ぶ）を用いる。ｎ−ＭＯＳＦＥＴ４１はドレイン端子４１ａと、ソース端子４１ｂと、ゲート端子４１ｃを有する。
【００３５】
このアバランシェ耐量検査装置４００は、第一定電圧電源４２と、第二定電圧電源４３と、コイルなどを含むインダクタ部４４と、パルス電圧電源４５と、抵抗器などを含む抵抗部４６と、スイッチ４７と、制御部４８を備えている。スイッチ４７は、回路の経路を切り替える役割を有する。また、スイッチ４７は、第二定電圧電源４３を迂回するための、第一端子４７ａを有する。また、スイッチ４７は、第二定電圧電源４３と接続するための、第二端子４７ｂを有する。また、スイッチ４７は、第三端子４７ｃを有する。インダクタ部４４の一端は、ｎ−ＭＯＳＦＥＴ４１のドレイン端子４１ａと接続され、もう一端は、第一定電圧電源４２の正極側と接続されている。第一定電圧電源４２の負極側は、第二定電圧電源４３の正極側、及びスイッチ４７の第一端子４７ａに接続されている。第二定電圧電源４３の負極側は、スイッチ４７の第二端子４７ｂに接続されている。抵抗部４６の一端は、ｎ−ＭＯＳＦＥＴ４１のゲート端子４１ｃと接続され、もう一端は、パルス電圧電源４５の一端と接続されている。パルス電圧電源４５のもう一端は、ｎ−ＭＯＳＦＥＴ４１のソース端子４１ｂと、第三端子４７ｃと接続されている。ここで、第一定電圧電源４２、第二定電圧電源４３、及びスイッチ４７の構成部（図８中の破線部）を、電源部４９とする。制御部４８は、パルス電圧電源４５の、印加電圧の大きさや印加するタイミング、印加時間、スイッチ４７の切り替えのタイミングなどを制御するためのプログラムを有し、被制御対象であるパルス電圧電源４５、及び電源部４９と接続されている。上述の通り、アバランシェ耐量検査装置４００はインダクタ部４４を有し、このインダクタ部４４は被検査半導体と接続可能である。よって、実際の使用環境に近似した条件下での検査が実現できる。
【００３６】
図９は、アバランシェ耐量検査装置４００の動作を示す波形である。図９（ａ）は、スイッチ４７の有する第一端子４７ａと第二端子４７ｂの切り替えのタイミングである。図９（ｂ）は、第一電圧電源４２からの電圧ＶＤＤ１の、印加されるタイミングである。図９（ｃ）は、第二定電圧電源４３からの電圧ＶＤＤ２の、印加されるタイミングである。図９（ｄ）は、パルス電圧電源４５からの電圧ＶＧＳの、印加されるタイミングである。図９（ｅ）は、ｎ−ＭＯＳＦＥＴ４１のドレイン端子４１ａとソース端子４１ｂの間に流れる電流ＩＤである。図９（ｆ）は、ｎ−ＭＯＳＦＥＴ４１のドレイン端子４１ａとソース端子４１ｂの間の電圧ＶＤＳである。図９（ａ）から図９（ｆ）の六図は同時系列における波形である。
【００３７】
また、アバランシェ耐量検査装置４００では、初期状態では第一定電圧電源４２から、ドレイン端子４１ａとソース端子４１ｂの間に、常時ｎ−ＭＯＳＦＥＴ４１の耐圧電圧以下の電圧ＶＤＤ１が印加されている。一方で、パルス電圧電源４５からは、ゲート端子４１ｃに電圧ＶＧＳは印加されておらず、ｎ−ＭＯＳＦＥＴ４１はオフの状態にある。同じく初期状態では、スイッチ４７が第一端子４７ａ側に設定されているので、第二定電圧電源４３からの、アバランシェ検査のための電圧ＶＤＤ２は、ドレイン端子４１ａとソース端子４１ｂの間には印加されていない。この結果、ドレイン端子４１ａとソース端子４１ｂの間に流れる電流ＩＤは、０［Ａ］と略一致であり、一方で、ドレイン端子４１ａとソース端子４１ｂの間には、耐圧以下の電圧が常時掛かっている。
【００３８】
次に、アバランシェ耐量検査装置４００を制御する制御部４８により、ｔ４１のタイミングで、パルス電圧電源４５からＶＧＳを印加し、ｎ−ＭＯＳＦＥＴ４１をオンの状態にする。また、パルス電圧ＶＧＳを印加と同時に、同じくｔ４１のタイミングでスイッチ４７を第二端子４７ｂ側に切り替える。その結果、第二定電圧電源４３から、アバランシェ検査のためのブレイクダウン時の最大電流であるＩＤ（ｐｅａｋ）を流すために必要な電圧ＶＤＤ２が、ドレイン端子４１ａとソース端子４１ｂの間に印加される。電圧ＶＤＤ２は、ｎ−ＭＯＳＦＥＴ４１がオンの状態のときのみ印加されるので、低耐圧の半導体装置に大電流を流しても、半導体装置を破壊することなく検査することが可能になる。よってアバランシェ耐量検査装置２００では実現できなかった、低耐圧で大電流が流れる半導体装置のアバランシェ耐量検査が可能となる。
【００３９】
ドレイン端子４１ａとソース端子４１ｂの間に流れる電流ＩＤが、設定の値であるＩＤ（ｐｅａｋ）に達した時点であるｔ４２のタイミングで、パルス電圧電源４５からのパルス電圧ＶＧＳの印加を停止する。つまり、ｎ−ＭＯＳＦＥＴ４１をオフの状態にする。それと略同時に、同じくｔ４２のタイミングで、スイッチ４７の設定を初期状態のときと同様に第一端子４７ａ側に戻す。その結果、ドレイン端子４１ａとソース端子４１ｂの間には、インダクタ部４４の逆起電力により、降伏電圧ＢＶＤＳＳが印加される。降伏電圧ＢＶＤＳＳは、電流ＩＤが初期状態と略一致の電流値になるまで、ドレイン端子４１ａとソース端子４１ｂの間に印加され続ける。電流ＩＤが初期状態と略一致の電流値に戻る時点であるｔ４３において、ドレイン端子４１ａとソース端子４１ｂの間の電圧ＶＤＳは、初期状態と同様に、再び第一定電圧電源４２から印加される電圧ＶＤＤ１のみとなる。この一連の検査の間に、ｎ−ＭＯＳＦＥＴ４１に電圧、言い換えれば負荷が掛かっていない時間はないため、アバランシェ耐量検査装置３００では実現できなかった、実際の使用環境に近似した条件下での検査が可能となる。
【００４０】
尚、本実施の形態ではｎ型の電界効果トランジスタを使用しての検査を例示したが、ｐ型の電界効果トランジスタについても、第一定電圧電源４２から印加される電圧ＶＤＤ１、第二定電圧電源４３から印加される電圧ＶＤＤ２、パルス電圧電源４５から印加された電圧ＶＧＳ、の各々の正負を逆にして印加することにより、ｎ型の電界効果トランジスタと同様にアバランシェ耐量検査を実行することができる。
【００４１】
図１０は、本実施の形態のアバランシェ耐量検査の手順である。本発明の第一実施形態では、アバランシェ耐量検査の手順の中で、被検査半導体装置であるｎ−ＭＯＳＦＥＴ４１に降伏電圧ＢＶＤＳＳを印加する部分（ステップＳ１１０）に力点を置いたが、本発明によるアバランシェ耐量検査を遂行するためには、本実施の形態を実行後に、被検査半導体装置であるｎ−ＭＯＳＦＥＴ４１にオープン・ショート検査（ステップＳ１２０）を行う。アバランシェ耐量検査後に動作不良となったｎ−ＭＯＳＦＥＴ４１はオープン破壊、若しくはショート破壊（ステップＳ１３０）に至る。よって本発明によるアバランシェ耐量検査装置に簡易的なオープン・ショート検出機能を追加することで、動作不良品を選別（ステップＳ１４０、Ｓ１５０）することが可能となる。また、オープン・ショート検出機能を有さない場合は、被検査半導体装置であるｎ−ＭＯＳＦＥＴ４１に降伏電圧ＢＶＤＳＳを印加後に、オープン・ショート検査機能を有するテスタにより動作不良品の選別を行うことも可能である。
【００４２】
以上から、本発明の第一実施形態であるアバランシェ耐量検査装置４００によって、従来技術では実現困難であった、被検査半導体装置に常時ストレスが印加される様な実際の使用環境に近似した条件下での検査と、低耐圧で大電流が流れる半導体装置のアバランシェ耐量検査が、共に実現可能となることがわかる。
【００４３】
〔第二実施形態〕
図１１は、本発明による、アバランシェ耐量検査装置５００の構成回路である。本実施の形態では、被検査半導体装置として、ｎ型電界効果トランジスタ４１（以下ｎ−ＭＯＳＦＥＴ４１と呼ぶ）を用いる。
【００４４】
このアバランシェ耐量検査装置５００は、アバランシェ耐量検査装置４００の回路構成から、第一定電圧電源４２、第二定電圧電源４３、及びスイッチ４７を取り除き、これらの代わりに、可変電圧電源５１を追加した回路構成を有している。可変電圧電源５１は、正極側はインダクタ部４４の一端と接続され、負極側は、ソース端子４１ｂ、及びパルス電圧電源４５の一端と接続されている。ここで、可変電圧電源５１を含む図１１中の破線部を電源部５３とする。
【００４５】
また、アバランシェ耐量検査装置５００は、パルス電圧電源４５と可変電圧電源５１を制御するための制御部５２を有する。制御部５２は、パルス電圧電源４５、印加電圧の大きさや印加するタイミング、印加時間、及び可変電圧電源５１の、印加電圧の大きさや印加するタイミング、印加時間などを制御するためのプログラムを有する。制御部５２は、被制御対象であるパルス電圧電源４５、及び電源部５３と接続されている。その他の回路構成は、アバランシェ耐量検査装置４００と同様であるので省略する。アバランシェ耐量検査装置５００は、アバランシェ耐量検査装置４００同様に、インダクタ部４４を有し、このインダクタ部４４は被検査半導体と接続可能である。よって、実際の使用環境に近似した条件下での検査が実現できる。
【００４６】
図１２は、アバランシェ耐量検査装置５００の動作を示す波形である。図１２（ａ）は、可変電圧電源５１から印加される電圧ＶＤＤである。図１２（ｂ）は、パルス電圧電源４５からの電圧ＶＧＳの、印加されるタイミングである。図１２（ｃ）は、ｎ−ＭＯＳＦＥＴ４１のドレイン端子４１ａとソース端子４１ｂの間に流れる電流ＩＤである。図１２（ｄ）は、ｎ−ＭＯＳＦＥＴ４１のドレイン端子４１ａとソース端子４１ｂの間の電圧ＶＤＳである。図１２（ａ）から図１２（ｄ）の四図は同時系列における波形である。
【００４７】
初期状態では、可変電圧電源５１から、ｎ−ＭＯＳＦＥＴ４１のドレイン端子４１ａとソース端子４１ｂの間には、常時ｎ−ＭＯＳＦＥＴ４１の耐圧電圧以下の電圧ＶＤＤ１が印加されている。一方で、パルス電圧電源４５からは、ｎ−ＭＯＳＦＥＴ４１のゲート端子４１ｃに電圧ＶＧＳは印加されておらず、ｎ−ＭＯＳＦＥＴ４１はオフの状態にある。この結果、電流ＩＤは、０［Ａ］と略一致であり、一方で、ｎ−ＭＯＳＦＥＴ４１のドレイン端子４１ａとソース端子４１ｂの間には、耐圧以下の電圧が常時掛かっている。
【００４８】
次に、アバランシェ耐量検査装置５００を構成する回路の各素子を制御する制御部５２により、ｔ５１のタイミングで、パルス電圧電源４５からパルス電圧ＶＧＳを印加し、ｎ−ＭＯＳＦＥＴ４１をオンの状態にする。また、パルス電圧ＶＧＳを印加と略同時に、ｔ５１のタイミングで、可変電圧電源５１から、ブレイクダウン時の最大電流であるＩＤ（ｐｅａｋ）がドレイン端子４１ａとソース端子４１ｂの間に流れるために必要な電圧ＶＤＤ３(=ＶＤＤ１＋ＶＤＤ２)を、ドレイン端子４１ａとソース端子４１ｂの間に印加する。この結果、可変電圧電源５１から印加される電圧ＶＤＤ３は、ｎ−ＭＯＳＦＥＴ４１がオンの状態のときのみ印加されるので、低耐圧の半導体装置に大電流を流しても、半導体装置を破壊することなく検査することが可能になる。よってアバランシェ耐量検査装置２００では実現できなかった、低耐圧で大電流が流れる半導体装置のアバランシェ耐量検査が可能となる。
【００４９】
ドレイン端子４１ａとソース端子４１ｂの間に流れる電流ＩＤが、ＩＤ（ｐｅａｋ）に達した時点であるｔ５２のタイミングで、パルス電圧電源４５からのパルス電圧ＶＧＳの印加を停止する。それと略同時に、ｔ５２のタイミングで、可変電圧電源５１の印加電圧を、ＶＤＤ３からＶＤＤ１に降圧させる。その結果、ｎ−ＭＯＳＦＥＴ４１のドレイン端子４１ａとソース端子４１ｂの間には、インダクタ部４４の逆起電力により、降伏電圧ＢＶＤＳＳが印加される。降伏電圧ＢＶＤＳＳは、電流ＩＤが初期状態と略一致の電流値になるまで、ｎ−ＭＯＳＦＥＴ４１のドレイン端子４１ａとソース端子４１ｂの間に印加され続ける。
【００５０】
電流ＩＤが初期状態と略一致の電流値に戻る時点であるｔ５３において、ドレイン端子４１ａとソース端子４１ｂの間の電圧ＶＤＳは、初期状態と同様に、再び可変電圧電源５１から印加される電圧ＶＤＤ１のみとなる。この一連の検査の間に、ｎ−ＭＯＳＦＥＴ４１に電圧、言い換えれば負荷が掛かっていない時間はない。従って、アバランシェ耐量検査装置３００では実現できなかった、実際の使用環境に近似した条件下での検査が可能となる。
【００５１】
ここで、図９と図１２の波形を比較すると、電流ＩＤ、及び電圧ＶＤＳは、略一致の結果である。これは、可変電圧電源５１は、アバランシェ耐量検査装置４００から取り除いた、第一定電圧電源４２、第二定電圧電源４３、及びスイッチ４７、の各々の全ての役割を満たすことが可能であることを明示している。
【００５２】
尚、本実施の形態ではｎ型の電界効果トランジスタを使用しての検査を例示したが、ｐ型の電界効果トランジスタについても、アバランシェ耐量検査装置４００の場合と同様に、可変電圧電源５１から印加される電圧ＶＤＤ１、及びＶＤＤ３、パルス電圧電源４５から印加された電圧ＶＧＳ、の各々の正負を逆にして印加することにより、ｎ型の電界効果トランジスタと同様にアバランシェ耐量検査を実行することができる。
【００５３】
また、本実施の形態のアバランシェ耐量検査の手順についても、アバランシェ耐量検査装置４００の場合と同様に、図１０に示す手順によって、オープン・ショート検査によって動作不良品を選別することが可能となる。詳細な説明は重複となるので省略する。
【００５４】
以上から、本発明の第二実施形態であるアバランシェ耐量検査装置５００によって、アバランシェ耐量検査装置４００により実現可能となったアバランシェ耐量検査が、可変電圧電源を用いることにより、より簡便な回路の構成により実現可能となることがわかる。
【符号の説明】
【００５５】
１    被検査半導体装置
１ａ    被検査半導体装置のドレイン端子
１ｂ    被検査半導体装置のソース端子
１ｃ    被検査半導体装置のゲート端子
２    定電流電源
３    定電圧電源
４    コイル
５    パルス電圧電源
６    抵抗素子
７    保護ダイオード
８    スイッチ
４１    ｎ型電界効果トランジスタ（ｎ−ＭＯＳＦＥＴ）
４１ａ    被検査半導体装置のドレイン端子
４１ｂ    被検査半導体装置のソース端子
４１ｃ    被検査半導体装置のゲート端子
４２    第一定電圧電源
４３    第二定電圧電源
４４    インダクタ部
４５    パルス電圧電源
４６    抵抗部
４７    スイッチ
４７ａ    第一端子
４７ｂ    第二端子
４７ｃ    第三端子
４８    制御部
４９    電源部
５１    可変電圧電源
５２    制御部
５３    電源部
１００、２００、３００、４００，５００、１０００    アバランシェ耐量検査装置
１００１    被検査半導体装置
１００３    可変電圧電源
１００４    インダクタ
１００５    ゲートドライブ部
１００７    保護ダイオード
１００８ａ、１００８ｂ    スイッチ
【図１】
2012225772.tif 000003
【図２】
2012225772.tif 000004
【図３】
2012225772.tif 000005
【図４】
2012225772.tif 000006
【図５】
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【図６】
2012225772.tif 000008
【図７】
2012225772.tif 000009
【図８】
2012225772.tif 000010
【図９】
2012225772.tif 000011
【図１０】
2012225772.tif 000012
【図１１】
2012225772.tif 000013
【図１２】
2012225772.tif 000014