(57)【要約】【課題】電力消費および面積要件の低減がもたらされる、スキャンテスト回路を有する集積回路を提供すること。【解決手段】集積回路は、スキャンテスト回路と、スキャンテスト回路を使用してテストを受ける追加回路とを備える。スキャンテスト回路は、複数のスキャンセルを有する少なくとも１つのスキャンチェーンを備え、スキャンチェーンは、スキャンシフト動作モードではシリアル・シフトレジスタとして動作し、機能動作モードでは追加回路の少なくとも一部分からの機能データを捕捉するように構成される。スキャンチェーンのスキャンセルの少なくとも所与の１つは、スキャンシフト動作モードではスキャンセルの機能データ出力をディスエーブルし、機能動作モードではスキャンセルのスキャン出力をディスエーブルするように構成された出力制御回路を備える。【選択図】図２
2012202991.tif 000002
【特許請求の範囲】
【請求項１】
スキャンテスト回路と、
前記スキャンテスト回路を使用してテストを受ける追加回路と
を備えた集積回路であって、
前記スキャンテスト回路は、複数のスキャンセルを有する少なくとも１つのスキャンチェーンを備え、前記スキャンチェーンは、スキャンシフト動作モードではシリアル・シフトレジスタとして動作し、機能動作モードでは前記追加回路の少なくとも一部分からの機能データを捕捉するように構成され、
前記スキャンチェーンの前記スキャンセルの少なくとも所与の１つは、前記スキャンシフト動作モードでは前記スキャンセルの機能データ出力をディスエーブルし、前記機能動作モードでは前記スキャンセルのスキャン出力をディスエーブルするように構成された出力制御回路を備える、集積回路。
【請求項２】
前記所与のスキャンセルが、
機能データ入力と、
スキャン入力と、
スキャン・イネーブル入力と、
前記機能データ入力に結合された第１の入力、前記スキャン入力に結合された第２の入力、および前記スキャン・イネーブル入力に結合された選択ラインを有するマルチプレクサと、
前記マルチプレクサの出力に結合された入力を有するフリップフロップと
をさらに備え、
前記出力制御回路は、前記フリップフロップの出力と、前記スキャンセルの前記機能データ出力およびスキャン出力との間に結合される、請求項１に記載の集積回路。
【請求項３】
前記出力制御回路は、スキャン・イネーブル信号が第１の２値論理レベルであることに応答して前記スキャンセルの前記機能データ出力をディスエーブルし、前記スキャンセルの前記スキャン出力をイネーブルし、ならびに前記スキャン・イネーブル信号が第２の２値論理レベルであることに応答して前記スキャンセルの前記スキャン出力をディスエーブルし、前記スキャンセルの機能データ出力をイネーブルするように動作する、請求項１に記載の集積回路。
【請求項４】
前記出力制御回路は、
前記フリップフロップの前記出力と、前記スキャンセルの前記機能データ出力との間に結合された第１のトライステート・バッファと、
前記フリップフロップの前記出力と、前記スキャンセルの前記スキャン出力との間に結合された第２のトライステート・バッファと
を備え、前記第１および第２のトライステート・バッファのうちの一方の制御入力にスキャン・イネーブル信号が印加され、前記第１および第２のトライステート・バッファのうちの他方の前記制御入力に前記スキャン・イネーブル信号の補数をとったものが印加される、請求項２に記載の集積回路。
【請求項５】
前記出力制御回路は、
そのゲートが前記スキャン・イネーブル入力に結合され、そのソースが前記フリップフロップの前記出力に結合され、そのドレインが前記スキャンセルの前記機能データ出力に結合された第１のＰＭＯＳトランジスタと、
そのゲートが前記スキャン・イネーブル入力に結合され、そのドレインが上位電源電位に結合され、そのソースが前記スキャンセルの前記機能データ出力に結合された第１のＮＭＯＳトランジスタと、
そのゲートが前記スキャン・イネーブル入力に結合され、そのソースが前記スキャンセルの前記スキャン出力に結合され、そのドレインが下位電源電位に結合された第２のＰＭＯＳトランジスタと、
そのゲートが前記スキャン・イネーブル入力に結合され、そのソースが前記スキャンセルの前記スキャン出力に結合され、そのドレインが前記フリップフロップの前記出力に結合された第２のＮＭＯＳトランジスタと
を備える、請求項２に記載の集積回路。
【請求項６】
前記スキャンセルの前記スキャン・イネーブル入力に印加されたスキャン・イネーブル信号が論理ハイレベルにあることに応答して、前記第１および第２のＰＭＯＳトランジスタはターン・オフされ、前記第１および第２のＮＭＯＳトランジスタはターン・オンされ、それにより前記スキャンセルの前記機能データ出力は、前記第１のＰＭＯＳトランジスタにより前記フリップフロップ出力から切断されることによってディスエーブルされ、前記スキャンセルの前記スキャン出力は、前記第２のＮＭＯＳトランジスタにより前記フリップフロップ出力に接続されることによってイネーブルされる、請求項５に記載の集積回路。
【請求項７】
前記スキャンセルの前記スキャン・イネーブル入力に印加されたスキャン・イネーブル信号が論理ローレベルにあることに応答して、前記第１および第２のＰＭＯＳトランジスタはターン・オンされ、前記第１および第２のＮＭＯＳトランジスタはターン・オフされ、それにより前記スキャンセルの前記機能データ出力は、前記第１のＰＭＯＳトランジスタにより前記フリップフロップ出力に接続されることによってイネーブルされ、前記スキャンセルの前記スキャン出力は、前記第２のＮＭＯＳトランジスタにより前記フリップフロップ出力から切断されることによってディスエーブルされる、請求項５に記載の集積回路。
【請求項８】
前記出力制御回路は、前記フリップフロップの前記出力に結合された第１の入力、前記スキャンセルの前記スキャン・イネーブル入力に結合された第２の入力、前記スキャンセルの前記機能データ出力に結合された第１の出力、および前記スキャンセルの前記スキャン出力に結合された第２の出力を有する論理ゲートを備える、請求項２に記載の集積回路。
【請求項９】
集積回路をスキャンテストする方法であって、
複数のスキャンセルを有する少なくとも１つのスキャンチェーンであって、スキャンシフト動作モードではシリアル・シフトレジスタとして動作し、機能動作モードでは前記集積回路の追加回路の少なくとも一部分からの機能データを捕捉するように構成された、スキャンチェーンを備えたスキャンテスト回路を設けること、
前記スキャンシフト動作モードでは、前記スキャンセルの少なくとも所与の１つの機能データ出力をディスエーブルすること、および
前記機能動作モードでは、前記所与のスキャンセルのスキャン出力をディスエーブルすること
を含む方法。
【請求項１０】
プロセッサと、
前記プロセッサに結合され、集積回路設計を特徴付ける情報を記憶するように構成されたメモリと
を備える処理システムであって、
前記処理システムは、集積回路設計内に、複数のスキャンセルを有する少なくとも１つのスキャンチェーンであって、スキャンシフト動作モードではシリアル・シフトレジスタとして動作し、機能動作モードでは前記集積回路の追加回路の少なくとも一部分からの機能データを捕捉するように構成された、スキャンチェーンを備えるスキャンテスト回路を設けるように構成され、
前記スキャンチェーンの前記スキャンセルの少なくとも所与の１つは、前記スキャンシフト動作モードでは前記スキャンセルの機能データ出力をディスエーブルし、前記機能動作モードでは前記スキャンセルのスキャン出力をディスエーブルするように構成された出力制御回路を備える、処理システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本出願は、その開示が参照により本明細書に組み込まれている、２０１１年３月２５日に出願した「Ｌｏｗ  Ｐｏｗｅｒ  Ｆｌｉｐ−Ｆｌｏｐ  Ｄｅｓｉｇｎ」という名称の米国特許仮出願第６１／４６７，４１１号の優先権を主張するものである。
【０００２】
本発明は、一般に集積回路テストに関し、より詳細にはスキャンテスト回路を用いた集積回路テストに関する。
【背景技術】
【０００３】
集積回路は、しばしば、様々な内部障害状態のテストを容易にするスキャンテスト回路を組み込むように設計される。このようなスキャンテスト回路は、通常はスキャンチェーンを備え、スキャンチェーンは集積回路の組み合わせ論理への入力にテストパターンを印加するため、および対応する結果を読み出すためのシリアル・シフトレジスタを形成するのに用いられるフリップフロップのチェーンである。スキャンチェーンのフリップフロップの所与の１つは、本明細書でより一般に「スキャンセル」と呼ぶものの一例と見なすことができる。
【０００４】
１つの例示的構成では、スキャンテスト回路を有する集積回路は、スキャンシフト動作モード、および機能動作モードを有することができる。集積回路がスキャンシフトモードにあるか、機能モードにあるかを示すために、フラグを用いることができる。スキャンシフトモードでは、スキャンチェーンのフリップフロップは、シリアル・シフトレジスタとして構成される。その場合は、スキャンチェーンのフリップフロップによって形成されたシリアル・シフトレジスタ内へ、テストパターンがシフトインされる。テストパターンがシフトインされるとすぐにスキャンシフトモードはディスエーブルされ、集積回路はその機能モードに置かれる。この機能動作モード時に生じた内部組み合わせ論理の結果は、次いでスキャン・フリップフロップのチェーンによって捕捉される。次いで集積回路は、新しいテストパターンがスキャンインされるのに従って、スキャン・フリップフロップによって形成されたシリアル・シフトレジスタから捕捉された組み合わせ論理の結果がシフトアウトされるのを可能にするために、再びそのスキャンシフト動作モードに置かれる。このプロセスは、集積回路にすべての所望のテストパターンが印加されるまで繰り返される。
【０００５】
集積回路がますます複雑になってきているのに従って、所与の集積回路をテストするときに印加する必要があるテストパターンの数を低減し、したがってまた必要なテスト時間も短縮するスキャン圧縮技術が開発されている。圧縮スキャンテストに関するさらなる詳細は、本出願の譲受人に譲渡され、本明細書に参照により組み込まれている「Ｔｅｓｔｉｎｇ  ａ  Ｃｉｒｃｕｉｔ  ｗｉｔｈ  Ｃｏｍｐｒｅｓｓｅｄ  Ｓｃａｎ  Ｓｕｂｓｅｔｓ」という名称の米国特許第７，８３１，８７６号に開示されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】米国特許第７，８３１，８７６号
【発明の概要】
【発明が解決しようとする課題】
【０００７】
それにもかかわらず、スキャンテスト回路におけるさらなる改良の必要性が依然としてある。たとえば、スキャンチェーンの実装に関連する電力および面積要件の大幅な低減は極めて望ましい。
【課題を解決するための手段】
【０００８】
本発明の例示的実施形態は、集積回路をスキャンテストするための改良された回路および技術を提供する。たとえば１つまたは複数のこのような実施形態では、集積回路のスキャンテスト回路は、低電力で面積効率の良いスキャンセルを備えた少なくとも１つのスキャンチェーンを含むように構成される。有利にはスキャンセルは、スキャンセルの対応するスキャン出力および機能データ出力によって駆動される集積回路の部分内でスキャンシフト動作および機能動作モードの両方において、そうでない場合には生じ得る不必要な論理遷移をなくすことにより、これらのモードおいて集積回路に対して低減された電力消費をもたらすように構成される。これは１つまたは複数の例示的実施形態において、スキャンセル自体の電力消費または面積要件を大幅に増加せずに達成することができ、それにより集積回路の電力消費および面積要件の全体的な低減がもたらされる。
【０００９】
一態様では、集積回路は、スキャンテスト回路と、スキャンテスト回路を使用してテストを受ける追加回路とを備える。スキャンテスト回路は、複数のスキャンセルを有する少なくとも１つのスキャンチェーンを備え、スキャンチェーンは、スキャンシフト動作モードではシリアル・シフトレジスタとして動作し、機能動作モードでは追加回路の少なくとも一部分からの機能データを捕捉するように構成される。スキャンチェーンのスキャンセルの少なくとも所与の１つは、スキャンシフト動作モードではスキャンセルの機能データ出力をディスエーブルし、機能動作モードではスキャンセルのスキャン出力をディスエーブルするように構成された出力制御回路を備える。
【００１０】
他の態様では、スキャンセルは、複数の他のスキャンセルと共に、スキャンシフト動作モードおよび機能動作モードを有するスキャンチェーンに構成可能である。スキャンセルは、スキャンシフト動作モードではスキャンセルの機能データ出力をディスエーブルし、機能動作モードではスキャンセルのスキャン出力をディスエーブルするように構成された出力制御回路を備える。
【００１１】
１つまたは複数の例示的実施形態では所与のスキャンセルは、その機能データ出力およびそのスキャン出力に加えて、機能データ入力、スキャン入力、スキャン・イネーブル入力、マルチプレクサ、およびフリップフロップを備える。マルチプレクサは、機能データ入力に結合された第１の入力、スキャン入力に結合された第２の入力、およびスキャン・イネーブル入力に結合された選択ラインを有し、フリップフロップは、マルチプレクサの出力に結合された入力を有する。出力制御回路は、フリップフロップの出力と、スキャンセルの機能データ出力およびスキャン出力との間に結合される。
【００１２】
このようなスキャンセル構成により、機能動作モードにてスキャンセルのスキャン出力により、またはスキャンシフト動作モードにてスキャンセルの機能データ出力により駆動される集積回路の部分において、そうでない場合には生じ得る不必要な論理遷移が除去される。上述のように、この利点は、スキャンセル自体の電力または面積要件を大幅に増加せずに達成される。たとえばスキャンセルは、追加のフリップフロップまたは信号ポートを必要とせず、著しい追加のタイミング依存性を示すこともない。
【図面の簡単な説明】
【００１３】
【図１】例示的実施形態における、テスタと、被試験集積回路とを備える集積回路テストシステムを示すブロック図である。
【図２】図１の集積回路内の組み合わせ論理の間に、スキャンチェーンを配置することができるやり方の一実施例を示す図である。
【図３】図２のスキャンセルの所与の１つの可能な一実装形態を示す概略図である。
【図４】図２のスキャンセルの所与の１つの、別の可能な一実装形態を示す概略図である。
【図５】ＮＡＮＤゲートを用いた、図４のスキャンセルとほぼ等価な回路を示す図である。
【図６】図１のテストシステムの可能な一実装形態を示す図である。
【図７】それぞれが図３〜５に示されるタイプの１つまたは複数のスキャンセルを有する、１つまたは複数のスキャンチェーンを備えた集積回路設計を生成するための処理システムのブロック図である。
【発明を実施するための形態】
【００１４】
本明細書では、本発明について、例示のテストシステム、および対応する集積回路であって、それらの集積回路の他の内部回路のスキャンテストをサポートするためのスキャンテスト回路を備えた集積回路に関連して述べる。しかし本発明はより一般に、スキャンテストのための電力消費および面積要件の低減の点から改善された性能を実現することが望ましい任意のテストシステムまたは関連する集積回路に応用できることが理解されるべきである。
【００１５】
図１は、テスタ１０２、および被試験集積回路１０４を備える、テストシステム１００を示す。集積回路１０４は、スキャンテスト回路１０６を使用してテストを受ける追加内部回路１０８に結合された、スキャンテスト回路１０６を備える。テスタ１０２は、集積回路のスキャンテストに関連するスキャンデータ１１０を記憶する。このようなスキャンデータは、テストパターン発生器１１２によって供給されるテストパターンに対応することができる。他の実施形態では、テストパターン発生器１１２などの、テスタ１０２の少なくとも一部分を集積回路１０４内に組み込むことができる。
【００１６】
図１に示されるようなテストシステム１００の特定の構成は例示のみであり、他の実施形態でのテストシステム１００は、このようなシステムの従来の実装形態に一般に見られるタイプの１つまたは複数の要素を含み、図示の特定のものに加えてまたはその代わりに他の要素を含むことができる。たとえばシステム１００の様々な要素は、例としてかつ非限定的に、マイクロプロセッサ、中央処理ユニット（ＣＰＵ）、デジタル信号プロセッサ（ＤＳＰ）、特定用途向け集積回路（ＡＳＩＣ）、フィールド・プログラマブル・ゲートアレイ（ＦＰＧＡ）、または他のタイプのデータ処理デバイス、ならびにこれらおよび他のデバイスの部分または組み合わせを使用して実装することができる。
【００１７】
本発明の実施形態は、圧縮または非圧縮スキャンテストを使用するように構成することができ、本発明はこの点において限定されない。しかし図２に示されるものなどの特定の実施形態について、主として圧縮スキャンテストとの関連において述べる。
【００１８】
次に図２を参照すると、集積回路１０４の１つの可能な構成の部分が詳細に示される。この圧縮スキャンテスト構成では、スキャンテスト回路１０６は、伸張器２００、圧縮器２０２、および複数のスキャンチェーン２０４−ｋ、ただしｋ＝１、２、・・・Ｋ、を備える。スキャンチェーン２０４のそれぞれは複数のスキャンセル２０６を備え、集積回路１０４のスキャンシフト動作モードではシリアル・シフトレジスタとして動作し、集積回路１０４の機能動作モードでは被試験回路２０７からの機能データを捕捉するように構成可能である。第１のスキャンチェーン２０４−１は長さがｎ１であり、したがって２０６−１から２０６−ｎ１として示されるｎ１個のスキャンセルを備える。より一般には、スキャンチェーン２０４−ｋは長さがｎｋであり、したがって合計でｎｋ個のスキャンセルを備える。この実施形態では被試験回路２０７は、複数の組み合わせ論理ブロックを備え、その例示のブロック２０８、２１０、および２１２が示される。組み合わせ論理ブロックは例示的に主入力２１４と主出力２１６の間に配置され、スキャンチェーン２０４によって互いに隔てられる。
【００１９】
２０８、２１０、および２１２などの組み合わせ論理ブロックは、本発明の実施形態でのスキャンテスト回路を使用してテストを受ける、本明細書でより一般に「追加回路」と呼ぶものの例と見なすことができる。例として、このようなブロックは、ハードディスク装置（ＨＤＤ）コントローラ用途でのシステムオンチップ（ＳＯＣ）集積回路のそれぞれリードチャネルおよび追加のコアなど、異なる集積回路コアの部分を表すことができる。
【００２０】
伸張器２００は、テスタ１０２から圧縮されたスキャンデータを受け取り、そのスキャンデータを伸張してスキャンテスト入力データを発生し、スキャンテスト入力データは、スキャンシフト動作モードにおいてこのようなチェーンがそれぞれのシリアル・シフトレジスタとして構成されたときは、スキャンチェーン２０４にシフトインされる。圧縮器２０２もまた、スキャンシフト動作モードにおいてこのようなチェーンがそれぞれのシリアル・シフトレジスタとして構成されたときに、スキャンチェーン２０４からシフトアウトされたスキャンテスト出力データを受け取り、テスタ１０２に送り戻すためにそのスキャンテスト出力データを圧縮する。伸張器２００および圧縮器２０２などのスキャン圧縮要素の動作についてのさらなる詳細は、上記の米国特許第７，８３１，８７６号に見ることができる。やはり、伸張器２００および圧縮器２０２などのスキャン圧縮要素は、他の実施形態では省くことができる。
【００２１】
有利には図２の例示的実施形態でのスキャンセル２０６は、スキャンシフト動作モードではそれらの機能データ出力を制御可能にディスエーブルすることができ、機能動作モードではそれらのスキャン出力を制御可能にディスエーブルすることができる、低電力で面積効率の良いスキャンセルとして構成される。このような構成により、そうでない場合にスキャンセルの対応するスキャン出力および機能データ出力によって駆動される集積回路１０４の部分でこれらのモードで生じ得る、不必要な論理遷移をなくすことによって、スキャンシフトおよび機能動作モードの両方において集積回路１０４の電力消費の低減をもたらす。明らかになるように、この望ましい機能は、スキャンセル自体の電力または面積要件を大幅に増加せずに達成される。たとえばスキャンセル２０６は、制御可能な出力ディスエーブル機能を実装するために追加のフリップフロップまたは信号ポートを必要とせず、このような機能の結果として大幅な追加のタイミング依存性を示すこともない。
【００２２】
図３は、例示的実施形態でのスキャンセル２０６−ｉの所与の１つを示す。この実施形態でのスキャンセルは、マルチプレクサ３００、フリップフロップ３０２、第１および第２のトライステート・バッファ３０４−１および３０４−２、およびインバータ３０５を備える。スキャンセル２０６−ｉは、機能データ入力（Ｄ）、スキャン入力（ＳＩ）、スキャン・イネーブル入力（ＳＥ）、機能データ出力（Ｑ）、スキャン出力（ＳＯ）、リセット入力（ＲＳＴ）、およびクロック入力（ＣＬＫ）を有する。スキャンセルのリセット入力およびクロック入力は、フリップフロップ３０２の対応する入力に結合される。フリップフロップ３０２もＤとして示されるデータ入力、およびＱとして示されるデータ出力を有するが、これらはスキャンセル自体の対応する機能データ入力Ｄおよび機能データ出力Ｑとは区別されなければならない。
【００２３】
マルチプレクサ３００は、スキャンセルの機能データ入力Ｄに結合された第１の入力３１０、スキャンセルのスキャン入力ＳＩに結合された第２の入力３１２、およびスキャンセルのスキャン・イネーブル入力ＳＥに結合された選択ライン３１４を有する。フリップフロップ３０２は、例示としてこの実施形態ではリセット可能なＤタイプ・フリップフロップであるが、他の実施形態では他のタイプのフリップフロップを用いることができる。フリップフロップ３０２のデータ入力Ｄは、マルチプレクサ３００の出力３１５に結合される。フリップフロップ３０２のデータ出力Ｑは、それぞれのトライステート・バッファ３０４−１および３０４−２の入力に結合される。
【００２４】
第１および第２のトライステート・バッファ３０４−１および３０４−２、およびインバータ３０５は、本明細書でより一般にスキャンセルの「出力制御回路」と呼ぶものの一例と見なすことができる。このような出力制御回路は、一般に、スキャンシフト動作モードではスキャンセル２０６−ｉの機能データ出力Ｑをディスエーブルし、機能動作モードではスキャンセル２０６−ｉのスキャン出力ＳＯをディスエーブルするように構成される。この関連において「ディスエーブル」という用語は、広く解釈されることを意図するものであり、一般に、そうでない場合に対応する出力に生じ得る論理レベル遷移が、その代わりに一定の条件下では防止される構成を包含する。
【００２５】
この実施形態では、スキャンセルのスキャン・イネーブル入力ＳＥに印加されるスキャン・イネーブル信号は、集積回路１０４がスキャンシフト動作モードにあるときは論理「１」レベルにあり、集積回路１０４が機能動作モードにあるときは論理「０」レベルにあるものとする。他の実施形態では、動作モードおよびスキャン・イネーブル信号伝達の他のタイプおよび組み合わせを用いることができる。
【００２６】
この実施形態での出力制御回路は、フリップフロップ３０２のデータ出力Ｑと、スキャンセルの機能データ出力Ｑおよびスキャン出力ＳＯとの間に結合され、スキャンセルのスキャン・イネーブル入力ＳＥに印加されたスキャン・イネーブル信号に応答して動作する。より具体的には、出力制御回路は、第１の２値論理レベル、この実施形態では論理「１」レベルにあるスキャン・イネーブル信号に応答して、スキャンセルの機能データ出力Ｑをディスエーブルしてスキャンセルのスキャン出力ＳＯをイネーブルし、第２の２値論理レベル、この実施形態では論理「０」レベルにあるスキャン・イネーブル信号に応答して、スキャンセルのスキャン出力ＳＯをディスエーブルしてスキャンセルの機能データ出力Ｑをイネーブルするように動作する。
【００２７】
この機能を達成するために、スキャン・イネーブル信号が第２のトライステート・バッファ３０４−２の制御入力に印加され、インバータ３０５によってスキャン・イネーブル信号から発生された、スキャン・イネーブル信号の補数をとったものが第１のトライステート・バッファ３０４−１の制御入力に印加される。結果として機能モードでは、スキャンセルのスキャン出力ＳＯはトライステート化され、それによって機能遷移が、スキャン出力ＳＯによって駆動される集積回路の部分内へ伝播するのを防止する。同様にスキャンシフト動作モードでは、スキャンセルの機能データ出力Ｑはトライステート化され、それによってスキャン遷移が、機能データ出力によって駆動される集積回路の部分内へ伝播するのを防止する。
【００２８】
図３では単一のスキャンセル２０６−ｉのみが示されるが、図２のスキャンテスト回路内のスキャンチェーン２０４の他のスキャンセル２０６は、それぞれほぼ同様に構成されるとみなすことができる。別法として、スキャンチェーンの別のものにおいて、または同じスキャンチェーン内で、異なるタイプのスキャンセルを用いることができる。
【００２９】
上記のように、図３に示すように構成されたスキャンセル２０６−ｉの利点は、そうでない場合に、スキャンセルの対応するスキャン出力および機能データ出力によって駆動される被試験回路２０７の部分で、スキャンシフトおよび機能動作モードの両方において生じ得る不必要な論理遷移をなくすことである。このような遷移は、スキャンシフト動作モードではスキャンセルのＱ出力によって駆動される集積回路の部分で、および機能動作モードではスキャンセルのＳＯ出力によって駆動される集積回路の部分で生じ得る。したがってこのスキャンセル構成により、スキャンセルを実装するのに必要な回路面積、またはスキャンテスト回路のタイミングの複雑さを過度に増加せずに、スキャンシフトおよび機能動作モードの両方において集積回路１０４の電力消費が低減される。
【００３０】
図３に示されるタイプのスキャンセルは、集積回路設計ライブラリからの標準スキャンセルを変更して、標準セルの周りのラッパの形で出力制御回路を組み込むことによって発生させることができる。これは、標準セルの内部信号伝達またはタイミング特性の変更を必要とせずに、かつ標準セルに、ポート、追加のフリップフロップ、または他の内部回路を追加せずに達成することができる。出力制御回路を収容するために必要な追加回路面積は、わずかである。
【００３１】
他の実施形態では、他のタイプのスキャンセルおよび出力制御回路を用いることができることに留意されたい。図４は、本発明の別の例示的実施形態により構成された、スキャンセル２０６−ｉの実施例を示す。この実施形態ではスキャンセルは、マルチプレクサ３００、およびフリップフロップ３０２を含み、図３の実施形態と同じ入力および出力を有する。しかしこの実施形態では、出力制御回路は、ＭＯＳゲートの第１の対４００と、ＭＯＳゲートの第２の対４０２とを備える。
【００３２】
ＭＯＳゲートの第１の対４００は、より具体的には、そのゲートがスキャンセルのスキャン・イネーブル入力ＳＥに結合され、そのソースがフリップフロップ３０２のデータ出力Ｑに結合され、そのドレインがスキャンセルの機能データ出力Ｑに結合された第１のＰＭＯＳトランジスタＰ１と、そのゲートがスキャンセルのスキャン・イネーブル入力ＳＥに結合され、そのドレインが上位電源電位ＶＤＤに結合され、そのソースがスキャンセルの機能データ出力Ｑに結合された第１のＮＭＯＳトランジスタＮ１とを備える。
【００３３】
ＭＯＳゲートの第２の対４０２は、より具体的には、そのゲートがスキャンセルのスキャン・イネーブル入力ＳＥに結合され、そのソースがスキャンセルのスキャン出力ＳＯに結合され、そのドレインが、この実施形態では接地電位として例示される下位電源電位に結合された第２のＰＭＯＳトランジスタＰ２と、そのゲートがスキャンセルのスキャン・イネーブル入力ＳＥに結合され、そのソースがスキャンセルのスキャン出力ＳＯに結合され、そのドレインがフリップフロップのデータ出力Ｑに結合された第２のＮＭＯＳトランジスタＮ２とを備える。
【００３４】
この実施形態では、スキャンセル２０６−ｉのスキャン・イネーブル入力ＳＥに印加されたスキャン・イネーブル信号が論理「１」レベルのときは、第１および第２のＰＭＯＳトランジスタＰ１およびＰ２はターン・オフされ、第１および第２のＮＭＯＳトランジスタＮ１およびＮ２はターン・オンされ、それによりスキャンセルの機能データ出力Ｑは、第１のＰＭＯＳトランジスタＰ１によってフリップフロップ出力Ｑから切断されることによってディスエーブルされ、スキャンセルのスキャン出力ＳＯは、第２のＮＭＯＳトランジスタＮ２によってフリップフロップ出力Ｑに接続されることによってイネーブルされる。スキャンセルのスキャン・イネーブル入力ＳＥに印加されたスキャン・イネーブル信号が論理「０」レベルのときは、第１および第２のＰＭＯＳトランジスタＰ１およびＰ２はターン・オンされ、第１および第２のＮＭＯＳトランジスタＮ１およびＮ２はターン・オフされ、それによりスキャンセルの機能データ出力Ｑは、第１のＰＭＯＳトランジスタＰ１によってフリップフロップ出力Ｑに接続されることによってイネーブルされ、スキャンセルのスキャン出力ＳＯは、第２のＮＭＯＳトランジスタＮ２によってフリップフロップ出力Ｑから切断されることによってディスエーブルされる。
【００３５】
図４の実施形態で用いられるＭＯＳゲートの特定の構成は例示のみとして示されており、他の実施形態は、所望の機能を得るために異なる回路構成を用い得ることに留意されたい。たとえば、ＮＭＯＳゲートはＰＭＯＳゲートに置き換え、逆も同様にして、信号伝達の極性を適切に調整した類似構成を構成することができる。
【００３６】
図５は、図４の実施形態とほぼ等価な実装形態を示す。この実装形態では出力制御回路は、フリップフロップ３０２のＱ出力に結合された第１の入力、スキャンセルのスキャン・イネーブル入力ＳＥに結合された第２の入力、スキャンセルの機能データ出力Ｑに結合された第１の出力、およびスキャンセルのスキャン出力ＳＯに結合された第２の出力を有する論理ゲート５００を備える。論理ゲート５００は、この実施形態では例示としてＮＡＮＤゲートであるが、他の実施形態では論理ゲートの他のタイプおよび構成を用いることができる。
【００３７】
上述のように、図３から５に示されるものなどの低電力で面積効率の良いスキャンセルは、スキャンテスト回路の信号伝達およびタイミングに悪影響を与えずに、スキャンシフトおよび機能動作モードの両方での集積回路の電力消費を大幅に低減することができる。既存のスキャン・フリップフロップまたは他のタイプのスキャンセルは、スキャンテスト機能の変更なしに、低電力で面積効率の良いスキャンセルに容易に置き換えることができる。
【００３８】
図１のテストシステム１００におけるテスタ１０２は、特定の形態をとる必要はない。１つの可能は実施例は図６に示され、テスタ６０２はロードボード６０４を備え、ロードボード６０４には、本明細書で開示された技術を用いてスキャンテストを受ける集積回路６０５がロードボード６０４の中央部分６０６に取り付けられる。テスタ６０２はまた、図にはそのような要素は明示的に示していないが、記憶されたコンピュータ・コードを実行するためのプロセッサおよびメモリ要素を備えることができる。本明細書で開示されたような集積回路のスキャンテストを行うために、数多くの代替のテスタを用いることができる。
【００３９】
集積回路設計のスキャンテスト回路内にスキャンセルを挿入してスキャンチェーンを形成することは、図７に示されるタイプの処理システム７００にて行うことができる。このような処理システムは、スキャンテスト回路１０６を含むように、集積回路１０４などの集積回路の設計に用いるために構成することができる。処理システム７００は、メモリ７０４に結合されたプロセッサ７０２を備える。プロセッサ７０２にはまた、処理システムが１つまたは複数のネットワークを通して他のシステムまたは装置と通信するのを可能にするための、ネットワーク・インターフェース７０６が結合される。したがってネットワーク・インターフェース７０６は、１つまたは複数のトランシーバを備えることができる。プロセッサ７０２は、集積回路設計ソフトウェア７１６の使用に関連して、本明細書で開示されたやり方でスキャンセル７１４を用いてコア設計７１２を補完するように、スキャン・モジュール７１０を実装する。
【００４０】
７１０、７１２、７１４、および７１６などの要素は、少なくとも一部は、メモリ７０４に記憶されプロセッサ７０２によって処理されるソフトウェアの形で実装される。たとえばメモリ７０４は、全体的な集積回路設計プロセス内で、モジュール７１０の特定のスキャンセル挿入機能を実施するようにプロセッサ７０２によって実行される、プログラム・コードを記憶することができる。メモリ７０４は、その中に埋め込まれたコンピュータ・プログラム・コードを有する、本明細書でより一般にコンピュータ可読媒体と呼ぶものまたは他のタイプのコンピュータ・プログラム製品の一例であり、たとえば、ＲＡＭまたはＲＯＭなどの電子メモリ、磁気メモリ、光メモリ、または他のタイプの記憶デバイスの任意の組み合わせを備えることができる。プロセッサ７０２は、マイクロプロセッサ、ＣＰＵ、ＡＳＩＣ、ＦＰＧＡ、または他のタイプの処理デバイス、およびこのようなデバイスの部分または組み合わせを備えることができる。
【００４１】
上記のように本発明の実施形態は、集積回路の形で実装することができる。所与のこのような集積回路の実装形態では、通常は半導体ウェハの表面上の繰り返されたパターンにて同一のダイが形成される。各ダイは本明細書で述べたようなスキャンテスト回路を含み、他の構造または回路を含むことができる。個々のダイはウェハから切断またはダイシングされ、次いで集積回路としてパッケージされる。当業者にはどのようにしてウェハをダイシングし、ダイをパッケージして集積回路を生産するかについては理解されよう。このようにして製造された集積回路は、本発明の一部と見なされる。
【００４２】
再び、本明細書で述べた本発明の実施形態は、例示のみであることが強調されるべきである。たとえば本発明は、例示的実施形態に関連して先に述べたものとは異なるタイプおよび構成のスキャンセル、ゲート、および他の回路要素を有する、多種多様な他のタイプのスキャンテスト回路を用いて実装することができる。添付の特許請求の範囲に含まれるこれらおよび数多くの他の代替実施形態は、当業者には容易に明らかであろう。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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