(57)【要約】【課題】データ伝送のためのアナログ連続時間位相等化器による方法等を提供する。【解決手段】方法は、通信チャネルにわたる送信によって位相等化信号から歪ませられた位相歪み信号、又は送信データを含む送信データ信号を、入力信号として受信するステップと、連続時間領域における遅延演算子を入力信号に適用して入力信号の非微分形を生成するステップと、連続時間領域における微分演算子を入力信号に適用して入力信号の微分形を生成するステップと、入力信号の非微分形に正数である第１の係数を乗じて第１の積信号を生成するステップと、入力信号の微分形に負数である第２の係数を乗じて第２の積信号を生成するステップと、第１及び第２の積信号を加算し出力信号を生成するステップとを有する。【選択図】図２２
2012170078.tif 000002
【特許請求の範囲】
【請求項１】
通信チャネルにわたる送信によって位相等化信号から歪ませられた位相歪み信号、又は送信データを含む送信データ信号を、入力信号として受信し、
連続時間領域における遅延演算子を前記入力信号に適用することによって前記入力信号の非微分形を生成し、
連続時間領域における微分演算子を前記入力信号に適用することによって前記入力信号の微分形を生成し、
前記入力信号の前記非微分形に正数である第１の係数を乗じることによって第１の積信号を生成し、
前記入力信号の前記微分形に負数である第２の係数を乗じることによって第２の積信号を生成し、
前記第１の積信号及び前記第２の積信号を加算することによって出力信号を生成する
方法。
【請求項２】
位相等化器によって実行される請求項１に記載の方法。
【請求項３】
前記出力信号は、該出力信号から回復データ信号を生成するよう構成されるデータ検出器によって受信される、
請求項２に記載の方法。
【請求項４】
前記データ検出器は、判定帰還等化器（ＤＦＥ）を有する、
請求項３に記載の方法。
【請求項５】
前記出力信号及び前記回復データ信号は、１又はそれ以上のフィルタパターンデコーダを有する位相歪み検出器によって互いに比較される、
請求項３に記載の方法。
【請求項６】
通信チャネルにわたる送信によって位相等化信号から歪ませられた位相歪み信号、又は送信データを含む送信データ信号を、入力信号として受信し、
連続時間領域における遅延演算子を前記入力信号に適用することによって前記入力信号の非微分形を生成し、
連続時間領域における微分演算子を前記入力信号に適用することによって前記入力信号の第１の微分形を生成し、
連続時間領域における２つの微分演算子を前記入力信号に適用することによって前記入力信号の第２の微分形を生成し、
前記入力信号の前記非微分形に正数である第１の係数を乗じることによって第１の積信号を生成し、
前記入力信号の前記第１の微分形に正数である第２の係数を乗じることによって第２の積信号を生成し、
前記入力信号の前記第２の微分形に負数である第３の係数を乗じることによって第３の積信号を生成し、
前記第１の積信号、前記第２の積信号及び前記第３の積信号を加算することによって出力信号を生成する
方法。
【請求項７】
通信チャネルにわたる送信によって位相等化信号から歪ませられた位相歪み信号又は送信データを含む送信データ信号である入力信号に連続時間領域における遅延演算子を適用することによって前記入力信号の非微分形を生成するよう構成される第１の回路と、
連続時間領域における微分演算子を前記入力信号に適用することによって前記入力信号の微分形を生成するよう構成される第２の回路と、
前記入力信号の前記非微分形に正数である第１の係数を乗じることによって第１の積信号を生成するよう構成される第３の回路と、
前記入力信号の前記微分形に負数である第２の係数を乗じることによって第２の積信号を生成するよう構成される第４の回路と、
前記第１の積信号及び前記第２の積信号を加算することによって出力信号を生成するよう構成される第５の回路と
を有するシステム。
【請求項８】
位相等化信号又は位相前置歪み信号を与えるように前記送信データ信号を調整するよう構成される位相等化器である請求項７に記載のシステム。
【請求項９】
前記出力信号は、該出力信号から回復データ信号を生成するよう構成されるデータ検出器によって受信される、
請求項８に記載のシステム。
【請求項１０】
通信チャネルにわたる送信によって位相等化信号から歪ませられた位相歪み信号又は送信データを含む送信データ信号である入力信号に連続時間領域における遅延演算子を適用することによって前記入力信号の非微分形を生成するよう構成される第１の回路と、
連続時間領域における微分演算子を前記入力信号に適用することによって前記入力信号の第１の微分形を生成するよう構成される第２の回路と、
連続時間領域における２つの微分演算子を前記入力信号に適用することによって前記入力信号の第２の微分形を生成するよう構成される第３の回路と、
前記入力信号の前記非微分形に正数である第１の係数を乗じることによって第１の積信号を生成するよう構成される第４の回路と、
前記入力信号の前記第１の微分形に正数である第２の係数を乗じることによって第２の積信号を生成するよう構成される第５の回路と、
前記入力信号の前記第２の微分形に負数である第３の係数を乗じることによって第３の積信号を生成するよう構成される第６の回路と、
前記第１の積信号、前記第２の積信号及び前記第３の積信号を加算することによって出力信号を生成するよう構成される第７の回路と
を有するシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、概して、高速通信に係る。
【背景技術】
【０００２】
高速電気通信において、受信される信号は、例えば表皮効果及び誘電損失のような周波数依存損失によりしばしば歪み、符号間干渉（Inter-Symbol  Interference（ＩＳＩ））を引き起こす。等化器は、最大チャネル長さを増大させ又は通信速度を上げるようＩＳＩを補償するためにしばしば使用される。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
本発明は、データ伝送のためのアナログ連続時間位相等化器によるシステム及び方法を提供することを目的とする。
【課題を解決するための手段】
【０００４】
上記の目的を達成するよう、本発明の実施形態は、通信チャネルにわたる送信によって位相等化信号から歪ませられた位相歪み信号、又は送信データを含む送信データ信号を、入力信号として受信し、連続時間領域における遅延演算子を前記入力信号に適用することによって前記入力信号の非微分形を生成し、連続時間領域における微分演算子を前記入力信号に適用することによって前記入力信号の微分形を生成し、前記入力信号の前記非微分形に正数である第１の係数を乗じることによって第１の積信号を生成し、前記入力信号の前記微分形に負数である第２の係数を乗じることによって第２の積信号を生成し、前記第１の積信号及び前記第２の積信号を加算することによって出力信号を生成する方法を提供する。
【０００５】
本発明の実施形態は、更に、通信チャネルにわたる送信によって位相等化信号から歪ませられた位相歪み信号又は送信データを含む送信データ信号である入力信号に連続時間領域における遅延演算子を適用することによって前記入力信号の非微分形を生成するよう構成される第１の回路と、連続時間領域における微分演算子を前記入力信号に適用することによって前記入力信号の微分形を生成するよう構成される第２の回路と、前記入力信号の前記非微分形に正数である第１の係数を乗じることによって第１の積信号を生成するよう構成される第３の回路と、前記入力信号の前記微分形に負数である第２の係数を乗じることによって第２の積信号を生成するよう構成される第４の回路と、前記第１の積信号及び前記第２の積信号を加算することによって出力信号を生成するよう構成される第５の回路とを有するシステムを提供する。
【発明の効果】
【０００６】
本発明の実施形態によれば、データ伝送のためのアナログ連続時間位相等化器によるシステム及び方法ことが可能となる。
【図面の簡単な説明】
【０００７】
【図１】ＩＳＩを伴うチャネルのパルス応答の例を表す。
【図２】等化器の例を表す。
【図３】プレカーソルタップ及びポストカーソルタップを１つずつ有する３タップ有限インパルス応答（ＦＩＲ）フィルタの例を表す。
【図４】適応位相等化器システムの例を表す。
【図５】適応位相等化器システムの他の例を表す。
【図６】適応位相等化器システムの他の例を表す。
【図７】例となる３タップＦＩＲフィルタのプリエンファシス係数及び線形等化器ゲインのための適応制御の例を表す。
【図８】位相等化器の効果の例を表す。
【図９】位相歪みの例を表す。
【図１０】ｆｓ／４からｆｓ／６の間の周波数依存の位相を検出するフィルタパターンデコーダ（ＦＰＤ）の例を表す。
【図１１】位相歪み検出器の例を表す。
【図１２】ｆｓ／２からｆｓ／４の間の周波数依存の位相を検出するＦＰＤの例を表す。
【図１３】ｆｓ／６からｆｓ／８の間の周波数依存の位相を検出するＦＰＤの例を表す。
【図１４】ｆｓ／４からｆｓ／６の間の周波数依存の位相を検出するＦＰＤ及びｆｓ／６からｆｓ／８の間の周波数依存の位相を検出する他のＦＰＤを含む複数のＦＰＤを用いる多次元位相歪み検出器の例を表す。
【図１５】データクロックによってサンプリングされるエラーに基づく符号間干渉のために複数のＦＰＤを用いる位相歪み検出器の例を表す。
【図１６】データクロックによってサンプリングされるエラー情報に基づく位相歪みのためのＦＰＤの例を表す。
【図１７】判定帰還等化器（ＤＦＥ）のためのクロック回復方法を表す。
【図１８】位相誤差検出器を表す。
【図１９】例となる判定帰還等化器（ＤＦＥ）のための例となるクロック回復方法のための位相誤差検出器の例を表す。
【図２０】１つのプレカーソルタップを有する２タップＦＩＲフィルタの例を表す。
【図２１】２つのプレカーソルタップを有する４タップＦＩＲフィルタの例を表す。
【図２２】位相等化器のための一次連続時間線形等化器（ＣＴＬＥ）の例を表す。
【図２３】例となる位相等化器のための例となる一次ＣＴＬＥの実施例を表す。
【図２４】例となる位相等化器のための例となる一次ＣＴＬＥの他の実施例を表す。
【図２５】一次ＣＴＬＥの例を表す。
【図２６】一次ＣＴＬＥの他の例を表す。
【図２７】例となる位相等化器のための二次ＣＴＬＥの例を表す。
【図２８】例となる位相等化器のための例となる二次ＣＴＬＥの実施例を表す。
【図２９】例となる位相等化器のための例となる二次ＣＴＬＥの他の実施例を表す。
【発明を実施するための形態】
【０００８】
高速電気通信において、受信される信号は、例えば表皮効果及び誘電損失のような周波数依存損失によりしばしば歪み、これは符号間干渉（Inter-Symbol  Interference（ＩＳＩ））を引き起こす。図１は、例となるＩＳＩを伴うチャネルのパルス応答の例を表す。パルス応答は、ピークパルス応答（カーソル）、カーソルの前のＩＳＩ（プレカーソルＩＳＩ）、及びカーソルの後のＩＳＩ（ポストカーソルＩＳＩ）を含む。プレカーソルＩＳＩ及びポストカーソルＩＳＩはいずれも、隣接ビットの受信と干渉し、ビットエラーレート（bit  error  rate（ＢＥＲ））を悪化させうる。チャネル長さが増大するにつれて、パルス応答は、時間においてより幅広く広がって、より高いＩＳＩを引き起こす。データレートが増大するにつれて、送信側（すなわち、Ｔｘ）出力における理想的なパルス幅は減少するが、受信側（すなわち、Ｒｘ）入力でのパルス幅は絶対時間スケールにおいてほとんど変化しない。単位インターバル（ＵＩ）は、データレートが増大するにつれて減少するので、ＩＳＩは有効に増大する。
【０００９】
等化器は、最大チャネル長さを増大させ又は通信速度を上げるようＩＳＩを補償するためにしばしば使用される。一般的に、等化器は、チャネルによる歪みを相殺するようチャネル伝達関数の逆関数を近似するフィルタである。等化器は、線形等化器（linear  equalizer（ＬＥ））、判定帰還等化器（decision-feedback  equalizer（ＤＦＥ））、又はＬＥ及びＤＦＥの組み合わせであってよい。
【００１０】
図２は、例となる等化器を表す。ＬＥ入力は、チャネルにおける高周波減衰に起因してプレカーソルＩＳＩ及びポストカーソルＩＳＩを有しうる。ＬＥ増幅器は、プレカーソルＩＳＩ及びポストカーソルＩＳＩの一部を相殺するよう、減衰された高周波成分を増幅する。ＤＦＥ入力での残留ＩＳＩは、判定回路出力を用いてＤＦＥ内のフィードバックフィルタによってエミュレートされる。エミュレートされたＩＳＩはＤＦＥ入力信号から減じられ、それにより、ＩＳＩは判定回路入力で完全に相殺され得る。
【００１１】
ＤＦＥがなかった場合には、ＬＥは、特定の実施形態において、全てのポストカーソルＩＳＩを相殺しうるが、ＬＥのみの方式は、高周波ノイズを増幅する傾向があるという欠点を有する。図２において、ＬＥの後にＤＦＥを用いると、ＬＥは、ＤＦＥによって相殺される一部のポストカーソルＩＳＩを残すことができる。判定回路はノイズを取り除くので、エミュレートされたＩＳＩは実質的にノイズレスである。従って、ＤＦＥの利点は、それがノイズを増幅することなくＩＳＩを実質的に相殺するということである。しかし、ＤＦＥは、フィードバックフィルタの各タップが唯１つの単位インターバル（ＵＩ）の時間スパンについてしかＩＳＩをエミュレートすることができないので、ＩＳＩを相殺する能力が限られている。更に、ＤＦＥは、ＤＦＥが前の判定を用いてＩＳＩをエミュレートするので、プレカーソルＩＳＩを実質的に相殺することができない。ＤＦＥの他の欠点はエラー伝搬である。すなわち、回復されたデータにエラーが存在すると、エラーは、ＤＦＥによる不適切なフィードバックにより、連続するデータにおいて再び起こる可能性がある。
【００１２】
ＬＥ特性は、離散時間領域又は連続時間領域において伝達関数によって表される。離散時間領域におけるＬＥは、有限インパルス応答（ＦＩＲ）フィルタ又は無限インパルス応答（ＩＩＲ）フィルタのいずれかである。連続時間領域におけるＬＥは、連続時間線形等化器（continuous-time  linear  equalizer（ＣＴＬＥ））である。ＬＥは、ＦＩＲフィルタ、ＩＩＲフィルタ、及びＣＴＬＥの組み合わせであってよい。
【００１３】
ＬＥは図２においてＲｘ側にあるが、それはＴｘ側に配置されてよく、それにより、信号は送信前に予め歪ませられる。代替案として、それは、Ｔｘ側及びＲｘ側に分割されてよい。他方で、ＤＦＥは、直前に受信されるデータ値を用いるので、Ｒｘ側にあるべきである。
【００１４】
図３は、プレカーソルタップ及びポストカーソルタップを１つずつ有する３タップＦＩＲフィルタの例を表す。図３において、Ｚ−１は単位遅延を表す。Ｃ０は、タップ係数の中で大きさが最大であるカーソルタップ係数である。カーソルタップは、センタータップ又はメインタップとも呼ばれる。Ｃ−１は、主としてプレカーソルＩＳＩを相殺するプレカーソルタップである。Ｃ１は、主としてポストカーソルＩＳＩを相殺するポストカーソルＩＳＩである。特定の実施形態において、チャネル特性は未知でありうるから、係数を自動的にチャネル特性に適応させることが望ましい。
【００１５】
図４は、適応位相等化器システムの例を表す。図４において、送信データは、チャネルにわたる伝送の間に位相歪みを生じることがある。特定の実施形態において、位相歪み信号は、位相等化信号を生成するよう、プレカーソルタップを備えたＦＩＲフィルタ等の位相等化器によって、位相等化されてよい。特定の実施形態において、データ検出器は、位相等化信号から送信信号を回復してよい。特定の実施形態において、位相歪み検出器は、データ検出器入力において残留位相歪みを検出するよう、データ検出器出力によりデータ検出器入力を確認してよい。特定の実施形態において、残留位相歪みは、位相等化レベルを生成するよう、積算器によって積分されてよい。特定の実施形態において、位相等化レベルは、位相等化器の係数として使用されてよい。特定の実施形態において、適応位相等化器システムは、振幅等化器を含んでよい。特定の実施形態において、位相等化器は、位相歪みとともに振幅歪みを均等化してよく、データ検出器はＤＦＥを含んでよい。
【００１６】
特定の実施形態において、適応位相等化器システムの位相等化器は、図５が表すように、Ｔｘ側に配置されてよい。位相等化器は、チャネルにわたる信号の伝送の前に、信号を予め歪ませるので、信号は、チャネル出力で位相等化される。バックワードチャネルは、Ｔｘ側に係数制御情報を返すために必要とされてよい。特定の実施形態において、位相等化器の機能は、ＴｘとＲｘとの間で分けられてよい。
【００１７】
図６は、適応位相等化器システムの他の例を表す。図６が表すように、位相等化器回路は、Ｔｘ側にあるプレカーソルタップを備えた３タップＦＩＲフィルタによって実現されてよい。Ｒｘ側は、線形等化器、ＤＦＥを有するデータ及びエラー検出器、デマルチプレクサ、クロック回復回路、及び等化器制御回路を有してよい。特定の実施形態において、等化器制御は、ＬＥ制御、検出器及びＤＦＥ制御、及びプリエンファシス制御を生成してよい。特定の実施形態において、プリエンファシス制御のための情報は、バックワード制御チャネルを介してＴｘ側に返送されてよい。図６において、Ｄａｔａは、受信信号から回復されたデータであり、Ｅｒｒｏｒは、クロック回復及び等化器制御のためのエラー情報である。
【００１８】
図７は、３タップＦＩＲフィルタのプリエンファシス係数及びＬＥゲインのための適応制御の例を表す。特定の実施形態において、ＩＳＩのためのフィルタパターンデコーダ（filter-pattern  decoder（ＦＰＤ））は、「Detecting  Residual  Intersymbol  Interference  （ISI）  Components  Using  Two  Data  Patterns」と題された米国特許出願第２００９／０３１６７６７号明細書において記載されるように、残留ＩＳＩを検出し、４回のステップでＲｅｓＩＳＩ信号を生成してよい。なお、この特許文献は、限定ではなく一例として参照により本願に援用される。特定の実施形態において、４回のステップにおけるＲｅｓＩＳＩ信号は、重み定数を乗じられ、フィルタパターン平衡器によって選択され、ＱＲＧａｉｎを生成するよう積分されてよい。ＱＲＧａｉｎは、直流（ＤＣ）に対する４分の１レートでの線形等化器のゲインを表す。特定の実施形態において、収束は、「Sign-Based  General  Zero-Forcing  Adaptive  Equalizer  Control」と題された米国特許出願第２００９／０３１６７７１号明細書において記載されるように、ＲｅｓＩＳＩ信号の平均の加重和をゼロに向かわせてよい。なお、この特許文献は、限定ではなく一例として参照により本願に援用される。特定の実施形態において、単一の制御ループは、Ｒｘ線形等化器とＴｘプリエンファシスとの間で、それらの強さを均等化して、２つの同じ制御ループの間のカップリングを回避するよう、共有されてよい。特定の実施形態において、ＱＲＧａｉｎは、ＰＥＧａｉｎテーブルにおいて埋め込まれるアンチディザリングを用いて、テーブル索引によってＬＥＧａｉｎ及びＰＥＧａｉｎに変換されてよい。
【００１９】
図７の下部の経路は、図４及び図５が表す位相歪み検出器及び積算器の例を表す。特定の実施形態において、位相歪み回路のためのＦＰＤは、残留位相歪みを検出し、位相歪みを表すＲｅｓＰＤを生成してよい。特定の実施形態において、ＲｅｓＰＤは、位相等化の必要とされるレベルを表すＰｈａｓｅＥＱに組み入れられてよい。特定の実施形態において、収束は、ＲｅｓＰＤをゼロに向かわせてよい。
【００２０】
特定の実施形態は、ＰＥＧａｉｎをＣ（０）／｛Ｃ（０）＋Ｃ（−１）＋Ｃ（＋１）｝｝と定義する。これは、ＤＣに対する４分の１レートでの相対ゲインを近似することができる。特定の実施形態は、ＰｈａｓｅＥＱを−Ｃ（−１）／Ｃ（０）と定義する。これは、位相等化の量を近似することができる。特定の実施形態において、Ｃ（０）、Ｃ（−１）及びＣ（＋１）は、係数符号に対する制限及び係数の大きさの一定和を用いてＰＥＧａｉｎ及びＰｈａｓｅＥＱから導出されてよい。
【００２１】
図８は、例となる位相等化の例となる効果を表す。図８において、様々な周期を有する周期的な波形は、ナイキスト周波数で３２ｄＢ損失を伴うチャネルにわたる伝送の後に、Ｒｘ側にある１タップＤＦＥの入力で測定される。振幅等化は１タップＤＦＥのために最適でありうるが、位相等化は異なってよい。０１０１の振幅パターンは回復されないが、これは、ＤＦＥがナイキスト周波数成分を回復するので、ＤＦＥを用いるデータ回復にとって必ずしも問題ではない。
【００２２】
位相等化を用いないと、４ＵＩ周期パターン（００１１００１１）は、８ＵＩ（００００１１１１）パターン及び１６ＵＩ（０×８／１×８）パターンよりも後に来る。これは、プレカーソルタップが使用されない場合である。実質的に最適な位相等化を用いると、４ＵＩ、８ＵＩ、及び１６ＵＩパターンは満足に整列される。過度の位相等化を用いると、４ＵＩパターンは、８ＵＩ及び１６ＵＩパターンよりも先に来る。図８において、時間線はダイアグラム間で整列されている。位相等化が増大するにつれて、４ＵＩ、８ＵＩ、及び１６ＵＩパターンは異なるレートで遅延されるが、２ＵＩ周期パターン（０１０１）は、プレカーソルタップがポストカーソルタップと実質的に同じであるために、遅延されない。結果として、最適な位相等化によれば、０１０１パターンは他のパターンとは位相がずれている。先と同じく、これは、ＤＦＥがナイキスト周波数成分を回復するので、ＤＦＥを用いるデータ回復にとって問題ではない。
【００２３】
図８に基づき、特定の実施形態は、図９が表すように、周波数依存の位相として位相歪みを定義してよい。位相等化が不十分である場合、低周波パターン（例えば、１６ＵＩ又は８ＵＩ周期パターン）は早発位相（early  phase）を有してよく、一方、高周波パターン（例えば、４UI周期パターン）は後発位相（late  phase）を有してよい。位相等化が過度である場合、低周波パターンは後発位相を有してよく、一方、高周波パターンは早発位相を有してよい。超高周波パターン（例えば、２ＵＩ周期パターン）は、振幅が均等化されない限り、実質的に無視されてよい。
【００２４】
図１０は、ｆｓ／４とｆｓ／６との間の周波数依存の位相を検出するＦＰＤの例を表す。特定の実施形態は、ＦＰ０（０００Ｅ１１１）及びＦＰ１（１００Ｅ１１０）での位相誤差を比較することによって、位相歪みを検出してよい。なお、Ｅは、立ち上がりの場所を表す。特定の実施形態において、立ち下がりを有する反転されたパターン、例えば、１１１Ｅ０００及び０１１Ｅ００１が使用されてよい。図１０において、ＦＰ０は、少なくとも６ＵＩの周期を有する低周波パターンを表してよく、ＦＰ１は、４ＵＩの周期を有する高周波パターンを表してよい。
【００２５】
図１０において、位相誤差がＦＰ０では遅く、ＦＰ１では早い場合、ＲｅｓＰＤは、不十分な位相等化を示す＋１を割り当てられよい。位相誤差がＦＰ０では早く、ＦＰ１では遅い場合、ＲｅｓＰＤは、過度の位相等化を示す−１を割り当てられてよい。
【００２６】
図１０において、位相誤差がＦＰ０及びＦＰ１の両方について早く、又はＦＰ０及びＦＰ１の両方について遅い場合、ＲｅｓＰＤは、ゼロ平均出力を生成するよう＋１及び−１を割り当てられてよい。特定の実施形態において、平均ＲｅｓＰＤが受信データシーケンスの統計値に関わらずそのような条件において完全にゼロになることを確かにするよう、ＦＰＤは、同じ回数だけ各フィルタパターンを交互に確認してよい。
【００２７】
図１０における位相歪みのためのＦＰＤは、同時に反対の極性を用いながら、＋２．５ＵＩ及び−２．５ＵＩの時間インデックスについて２つのＩＳＩ成分の検出を実行してよい。限定でなく一例として、Ｄ０からＥ２．５までの効果は、＋２．５ＵＩの時間インデックスでのポストカーソルＩＳＩであってよく、一方、Ｄ５からＥ２．５までの効果は、−２．５ＵＩの時間インデックスでのプレカーソルＩＳＩであってよい。ＲｅｓＰＤは、肯定的にプレカーソルＩＳＩと、及び否定的にポストカーソルＩＳＩと関連づけられてよい。特定の実施形態において、位相歪みは、＋２．５ＵＩ及び−２．５ＵＩの時間インデックス間のような、プレカーソルＩＳＩとポストカーソルＩＳＩとの間の不均衡として検出されてよい。
【００２８】
特定の実施形態は、図１１が表すように、ＩＳＩのための複数のＦＰＤを備える位相歪み検出器を実施してよい。図１１において、ＲｅｓＩＳＩ−２．５のためのＦＰＤは、−２．５ＵＩの時間インデックスで残留プレカーソルＩＳＩを検出してよく、ＲｅｓＩＳＩ＋２．５のためのＦＰＤは、＋２．５ＵＩの時間インデックスで残留ポストカーソルＩＳＩを検出してよい。特定の実施形態において、−２．５ＵＩの時間インデックスでの残留プレカーソルＩＳＩ及び＋２．５ＵＩの時間インデックスでの残留ポストカーソルＩＳＩは、信号ＲｅｓＰＤを生成するよう、反対の極性において重み付けられ、フィルタパターン平衡器によって等しく選択されてよい。
【００２９】
図１２は、ｆｓ／２とｆｓ／４との間の周波数依存の位相を検出するＦＰＤの例を表す。図１２において、プレカーソルＩＳＩのためのＦＰＤは、−１．５ＵＩの時間インデックスで残留プレカーソルＩＳＩを検出してよく、ポストカーソルＩＳＩのためのＦＰＤは、＋１．５ＵＩの時間インデックスで残留ポストカーソルＩＳＩを検出してよい。特定の実施形態は、図１３が表すように、ｆｓ／４よりも低い周波数において位相歪みを検出してよい。図１３において、位相歪みは、ｆｓ／６とｆｓ／８との間の周波数依存の位相として検出されてよい。
【００３０】
特定の実施形態は、図１４が限定ではなく一例として表すように、２又はそれ以上のプレカーソルタップを有するＦＩＲフィルタのような多次元位相等化器を制御するために、２又はそれ以上のＦＰＤ（例えば、図１０及び図１３におけるＦＰＤ）を一緒に用いてよい。図１４において、ｆｓ／４とｆｓ／６との間の位相歪み（すなわち、高周波位相歪み）のためのＦＰＤは、第１のプレカーソルタップＣ（−１）を制御するために使用されてよく、ｆｓ／６とｆｓ／８との間の位相歪み（すなわち、低周波位相歪み）のためのＦＰＤは、第２のプレカーソルタップＣ（−２）を制御するために使用されてよい。特定の実施形態は、３次元（又はより高い）位相等化器にまで及んでよい。
【００３１】
また、特定の実施形態は、エッジクロックよりむしろ、データクロックによってサンプリングされるエラー情報から位相歪みを検出してよい。図１５は、データクロックによってサンプリングされるエラーに基づくＩＳＩのために２つのＦＰＤを用いる位相歪み検出器の例を表す。図１５において、ＲｅｓＩＳＩ−２．０のためのＦＰＤは、−２．０ＵＩの時間インデックスで残留プレカーソルＩＳＩを検出してよく、ＲｅｓＩＳＩ＋２．０のためのＦＰＤは、＋２．０ＵＩの時間インデックスで残留ポストカーソルＩＳＩを検出してよい。特定の実施形態において、−２．０ＵＩの時間インデックスでの残留プレカーソルＩＳＩ及び＋２．０ＵＩの時間インデックスでの残留ポストカーソルＩＳＩは、信号ＲｅｓＰＤを生成するよう、反対の極性において重み付けられ、フィルタパターン平衡器によって等しく選択されてよい。
【００３２】
図１５の例となる位相歪み検出器に対する代替案として、ＦＰＤは、図１６が表すように、データクロックによってサンプリングされるエラー情報から直接に位相歪みを検出してよい。図１６の例となる方法は、図１６の例となる方法が反対の極性において同時にＲｅｓＩＳＩ−２．０及びＲｅｓＩＳＩ＋２．０をともに検出することができるので、図１５の例となる位相歪み検出器と実質的に同等である。
【００３３】
図８が表すように、位相は４ＵＩ、８ＵＩ、及び１６ＵＩパターンの間で整合され得るが、２ＵＩ周期パターン（例えば、０１０１）は、他のパターンと位相がずれていてよい。これは、ＤＦＥがナイキスト周波数成分を回復するので、ＤＦＥを用いるデータ回復にとって問題ではないが、０１０１パターンの位相のずれが（受信器のジッター許容を悪化させる）データ依存のジッターを引き起こすことがあるので、あらゆるデータ遷移においても位相誤差情報を用いる従来のクロック回復スキームにとっては問題である。
【００３４】
図１７は、ＤＦＥのためのクロック回復方法を表し、図１８は、位相誤差検出器を表す。位相誤差は、図１８において表されるように、Ｄ２とＤ３との間の誤差値Ｅ２．５をＤ２及びＤ３と比較することによって、Ｄ２からＤ３へのデータ遷移があるときに検出される。
【００３５】
図１９は、例となるＤＦＥのための例となるクロック回復方法のための位相誤差検出器の例を表す。特定の実施形態において、クロック回復は、００Ｅ１１（又は１１Ｅ００）パターンでの位相誤差情報を使用し、他のパターンでの位相誤差情報を無視してよい。例えば、図１９の例となる方法は、4分の1レート又はより低い周波数で位相誤差情報を使用してよい。特定の実施形態において、図１９の例となる方法は、（１）１０Ｅ１０パターンの振幅があまりに小さく、（２）１０Ｅ１０Ｅパターンの位相が他の低周波パターンと整列されず、（３）００Ｅ１１パターンでのクロック位相の保持が、図１９の例となる方法により位相歪みを検出する感度を改善し、又は（４）図１９の例となる方法が、他のクロック回復方法よりもＤＦＥエラー伝搬に対してクロック回復に耐性を持たせるので、他のクロック回復方法に対して利点を有することができる。他のクロック回復方法は、ＤＦＥエラー伝搬が１０１０パターンを続けて、不適切な位相誤差情報を生成するので、しばしばＤＦＥエラー伝搬をしやすく、一方、ＤＦＥエラー伝搬は、同じ値の２又はそれ以上の連続ビット等の低周波パターンで終わる。
【００３６】
図４及び図５において、非最小位相特性を有する線形フィルタ（ＦＩＲフィルタ、ＣＴＬＥ、又はそれらの組み合わせ）は、位相等化器として使用されてよい。特定の実施形態において、線形フィルタは非最小位相特性を有してよく、その伝達関数は、ｚ平面における単位円外の離散時間領域における１又はそれ以上のゼロ又は極、あるいは、ｓ平面の右半分の連続時間領域のおける１又はそれ以上のゼロ又は極を有してよい。例えば、限定でなく一例として図２０が表すような１つのプレカーソルタップを有する２タップＦＩＲフィルタは、離散時間領域において以下の伝達関数を有してよい：
【数１】
2012170078.tif 000003
【００３７】
限定でなく一例として、伝達関数式１は、Ｃ０／（−Ｃ−１）で１つのゼロを、及び原点で１つの極を有してよい。ゼロは、｜Ｃ０｜＞｜Ｃ−１｜の場合に、ｚ平面における単位円の外にあってよい。ここで、Ｃ０はカーソルタップである。従って、Ｃ−１がゼロでない限り、１つのプレカーソルタップを有する２タップＦＩＲフィルタは、非最小位相特性を有してよく、特定の実施形態において位相等化器として使用されてよい。特定の実施形態において、２タップＦＩＲフィルタの位相等化レベルは、大きさ｜Ｃ−１｜と関連づけられる。Ｃ−１がゼロであるとき、プレカーソルタップは無効にされ、２タップＦＩＲフィルタは最小位相特性を有し、これは位相歪みを均等化しない。大きさ｜Ｃ−１｜が増大するにつれて、位相等化レベルは増大する。
【００３８】
同様に、図３が表すような１つのプレカーソルタップを有する３タップＦＩＲフィルタは、離散時間領域において以下の伝達関数を有してよい：
【数２】
2012170078.tif 000004
【００３９】
限定でなく一例として、伝達関数式２は、ｚ１で１つのゼロを、ｚ２でもう１つのゼロを、及び原点で２つの極を有してよい。ｚ１又はｚ２は、｜Ｃ０｜＞｜Ｃ−１｜＋｜Ｃ１｜の場合に、ｚ平面における単位円の外にある。ここで、Ｃ０はカーソルタップである。従って、Ｃ−１がゼロでない限り、１つのプレカーソルタップを有する３タップＦＩＲフィルタは、非最小位相特性を有してよく、特定の実施形態において位相等化器として使用されてよい。図３における３タップＦＩＲフィルタの位相等化レベルは、大きさ｜Ｃ−１｜と関連づけられてよい。Ｃ−１がゼロであるとき、プレカーソルタップは無効にされ、３タップＦＩＲフィルタは最小位相特性を有し、これは位相歪みを均等化しない。大きさ｜Ｃ−１｜が増大するにつれて、位相等化レベルは増大する。
【００４０】
限定でなく一例として図２１が表すような２つのプレカーソルタップを有する４タップＦＩＲフィルタは、非最小位相特性を有してよく、Ｃ−１又はＣ−２がゼロでない限り位相等化器として使用されてよい。Ｃ−１及びＣ−２が両方ともゼロであるとき、プレカーソルタップは無効にされ、４タップＦＩＲフィルタは最小位相特性を有し、これは位相歪みを均等化しない。｜Ｃ−１｜及び／又は｜Ｃ−２｜の大きさが増大するにつれて、位相等化レベルは増大する。｜Ｃ−２｜は、｜Ｃ−１｜よりも低い周波数における位相等化と関連づけられる。
【００４１】
特定の実施形態において、ＣＴＬＥは、連続時間領域におけるゼロがｓ平面の右半分にある場合に、位相等化器として使用されてよい。図２２は、以下の伝達関数を有する位相等化器のための一次ＣＴＬＥの例を表す：
【数３】
2012170078.tif 000005
【００４２】
特定の実施形態において、伝達関数式３は、−Ｃ０／Ｃ１で１つのゼロを有してよい。Ｃ０＞０及びＣ１＜０の場合に、ゼロはｓ平面の右半分にあり、このＣＴＬＥは非最小位相特性を有してよく、位相等化器として使用されてよい。
【００４３】
図２２の例となる一次ＣＴＬＥは、Ｃ０＞０及びＣ１＞０の場合に、データ伝送のための共通する一次ＣＴＬＥとは異なる。ゼロはそのような状況下でｓ平面の左半分にあるから、データ伝送のための共通一次ＣＴＬＥは、ｓ平面の左半分においてゼロを有し且つ最小位相特性を有してよく、特定の実施形態において位相等化器として使用され得ない。
【００４４】
図２３及び図２４は、例となる位相等化器（例えば、図２２における位相等化器）のための例となる一次ＣＴＬＥの実施例を表す。ＤＣ経路及び一次導関数経路は反対の特性を有しうるから、特定の実施形態は、別個の信号経路と、出力での交差接続とを使用してよい。ゲイン段は別であっても（図２３参照）、あるいは、併合されても（図２４参照）よい。
【００４５】
図２５及び図２６は、ＤＣ経路及び一次導関数経路が同じ極性を有する一次ＣＴＬＥの例を表す。図２６において、ＤＣ経路及び一次導関数経路は、同じ極性のために、併合されてよい。最小位相特性に起因して、図２５及び図２６における一次ＣＴＬＥは、特定の実施形態において位相等化器として使用され得ない。
【００４６】
図２７は、以下の伝達関数を有する例となる位相等化器のための二次ＣＴＬＥの例を表す：
【数４】
2012170078.tif 000006
【００４７】
特定の実施形態において、伝達関数は、ｚ１で１つのゼロを、及びｚ２でもう１つのゼロを有してよい。Ｃ０＞０、Ｃ１＞０及びＣ２＜０の場合に、ｚ１又はｚ２のいずれか一方はｓ平面の右半分の面上にある。図２７におけるＣＴＬＥは非最小位相特性を有し、特定の実施形態において位相等化器として使用されてよい。図２７におけるＣＴＬＥは、Ｃ０＞０、Ｃ１＞０及びＣ２＞０の場合に、データ伝送のための他の二次ＣＴＬＥとは異なる。ｚ１及びｚ２がｓ平面の左半分にある場合に、データ伝送のための他の二次ＣＴＬＥは最小位相特性を有し、特定の実施形態において位相等化器として使用され得ない。
【００４８】
図２８及び図２９は、例となる位相等化器（例えば、図２７の位相等化器）のための例となる二次ＣＴＬＥの実施例を表す。特定の実施形態は、図２８が表すように、ＤＣ経路、一次導関数経路、及び二次導関数経路を分離してよい。特定の実施形態は、ＤＣ経路及び一次導関数経路が同じ極性を有するならば、図２９が表すように、ＤＣ経路及び一次導関数経路を併合してよい。ゲイン段は別であっても（図２８参照）、あるいは、導関数段と併合されても（図２９参照）よい。
【００４９】
ここで、「あるいは」、「又は」、「若しくは」（or）は、別なふうに明示的に示され、又は別なふうに文脈によって示されない限りは、包含的であり排他的でない。従って、本願では、「Ａ又はＢ」は、別なふうに明示的に示され、又は別なふうに文脈によって示されない限りは、「Ａ、Ｂ又はその両方」を意味する。更に、「且つ」、「並びに」、「及び」（and）は、別なふうに明示的に示され、又は別なふうに文脈によって示されない限りは、連帯である。従って、本願では、「Ａ及びＢ」は、別なふうに明示的に示され、又は別なふうに文脈によって示されない限りは、「連帯してＡ及びＢ」を意味する。
【００５０】
本開示は、当業者が理解する本願における実施例に対する全ての変更、置換、変形、代替及び修正を包含する。同様に、必要に応じて、添付の特許請求の範囲は、当業者が理解する本願における実施例に対する全ての変更、置換、変形、代替及び修正を包含する。更に、特定の機能を実行するよう適合され、構成され、配置され、動作し、又は動作可能である装置若しくはシステム又はその構成要素に対する添付の特許請求の範囲における言及は、その装置、システム又は構成要素が適合され、構成され、配置され、動作し、又は動作可能である限り、それ又はその特定の機能がアクティブにされ、オンされ、又は解除されるか否かに関わらず、その装置、システム又は構成要素を包含する。
【００５１】
以上の実施形態に関し、更に以下の付記を開示する。
【００５２】
（付記１）
通信チャネルにわたる送信によって位相等化信号から歪ませられた位相歪み信号、又は送信データを含む送信データ信号を、入力信号として受信し、
連続時間領域における遅延演算子を前記入力信号に適用することによって前記入力信号の非微分形を生成し、
連続時間領域における微分演算子を前記入力信号に適用することによって前記入力信号の微分形を生成し、
前記入力信号の前記非微分形に正数である第１の係数を乗じることによって第１の積信号を生成し、
前記入力信号の前記微分形に負数である第２の係数を乗じることによって第２の積信号を生成し、
前記第１の積信号及び前記第２の積信号を加算することによって出力信号を生成する
方法。
【００５３】
（付記２）
位相等化器によって実行される付記１に記載の方法。
【００５４】
（付記３）
前記出力信号は、該出力信号から回復データ信号を生成するよう構成されるデータ検出器によって受信される、
付記２に記載の方法。
【００５５】
（付記４）
前記データ検出器は、判定帰還等化器（ＤＦＥ）を有する、
付記３に記載の方法。
【００５６】
（付記５）
前記出力信号及び前記回復データ信号は、１又はそれ以上のフィルタパターンデコーダを有する位相歪み検出器によって互いに比較される、
付記３に記載の方法。
【００５７】
（付記６）
通信チャネルにわたる送信によって位相等化信号から歪ませられた位相歪み信号、又は送信データを含む送信データ信号を、入力信号として受信し、
連続時間領域における遅延演算子を前記入力信号に適用することによって前記入力信号の非微分形を生成し、
連続時間領域における微分演算子を前記入力信号に適用することによって前記入力信号の第１の微分形を生成し、
連続時間領域における２つの微分演算子を前記入力信号に適用することによって前記入力信号の第２の微分形を生成し、
前記入力信号の前記非微分形に正数である第１の係数を乗じることによって第１の積信号を生成し、
前記入力信号の前記第１の微分形に正数である第２の係数を乗じることによって第２の積信号を生成し、
前記入力信号の前記第２の微分形に負数である第３の係数を乗じることによって第３の積信号を生成し、
前記第１の積信号、前記第２の積信号及び前記第３の積信号を加算することによって出力信号を生成する
方法。
【００５８】
（付記７）
通信チャネルにわたる送信によって位相等化信号から歪ませられた位相歪み信号又は送信データを含む送信データ信号である入力信号に連続時間領域における遅延演算子を適用することによって前記入力信号の非微分形を生成するよう構成される第１の回路と、
連続時間領域における微分演算子を前記入力信号に適用することによって前記入力信号の微分形を生成するよう構成される第２の回路と、
前記入力信号の前記非微分形に正数である第１の係数を乗じることによって第１の積信号を生成するよう構成される第３の回路と、
前記入力信号の前記微分形に負数である第２の係数を乗じることによって第２の積信号を生成するよう構成される第４の回路と、
前記第１の積信号及び前記第２の積信号を加算することによって出力信号を生成するよう構成される第５の回路と
を有するシステム。
【００５９】
（付記８）
位相等化信号又は位相前置歪み信号を与えるように前記送信データ信号を調整するよう構成される位相等化器である付記７に記載のシステム。
【００６０】
（付記９）
前記出力信号は、該出力信号から回復データ信号を生成するよう構成されるデータ検出器によって受信される、
付記８に記載のシステム。
【００６１】
（付記１０）
前記データ検出器は、判定帰還等化器（ＤＦＥ）を有する、
付記９に記載のシステム。
【００６２】
（付記１１）
前記出力信号及び前記回復データ信号は、フィルタパターンデコーダを有する位相歪み検出器によって互いに比較される、
付記９に記載のシステム。
【００６３】
（付記１２）
通信チャネルにわたる送信によって位相等化信号から歪ませられた位相歪み信号又は送信データを含む送信データ信号である入力信号に連続時間領域における遅延演算子を適用することによって前記入力信号の非微分形を生成するよう構成される第１の回路と、
連続時間領域における微分演算子を前記入力信号に適用することによって前記入力信号の第１の微分形を生成するよう構成される第２の回路と、
連続時間領域における２つの微分演算子を前記入力信号に適用することによって前記入力信号の第２の微分形を生成するよう構成される第３の回路と、
前記入力信号の前記非微分形に正数である第１の係数を乗じることによって第１の積信号を生成するよう構成される第４の回路と、
前記入力信号の前記第１の微分形に正数である第２の係数を乗じることによって第２の積信号を生成するよう構成される第５の回路と、
前記入力信号の前記第２の微分形に負数である第３の係数を乗じることによって第３の積信号を生成するよう構成される第６の回路と、
前記第１の積信号、前記第２の積信号及び前記第３の積信号を加算することによって出力信号を生成するよう構成される第７の回路と
を有するシステム。
【００６４】
（付記１３）
通信チャネルにわたる送信によって位相等化信号から歪ませられた位相歪み信号又は送信データを含む送信データ信号である入力信号に連続時間領域における遅延演算子を適用することによって前記入力信号の非微分形を生成する手段と、
連続時間領域における微分演算子を前記入力信号に適用することによって前記入力信号の微分形を生成する手段と、
前記入力信号の前記非微分形に正数である第１の係数を乗じることによって第１の積信号を生成する手段と、
前記入力信号の前記微分形に負数である第２の係数を乗じることによって第２の積信号を生成する手段と、
前記第１の積信号及び前記第２の積信号を加算することによって出力信号を生成する手段と
を有するシステム。
【００６５】
（付記１４）
位相等化信号又は位相前置歪み信号を与えるように前記送信データ信号を調整するよう構成される位相等化器である付記１３に記載のシステム。
【００６６】
（付記１５）
前記出力信号は、該出力信号から回復データ信号を生成するよう構成されるデータ検出器によって受信される、
付記１４に記載のシステム。
【００６７】
（付記１６）
前記データ検出器は、判定帰還等化器（ＤＦＥ）を有する、
付記１５に記載のシステム。
【００６８】
（付記１７）
前記出力信号及び前記回復データ信号は、フィルタパターンデコーダを有する位相歪み検出器によって互いに比較される、
付記１５に記載のシステム。
【００６９】
（付記１８）
通信チャネルにわたる送信によって位相等化信号から歪ませられた位相歪み信号又は送信データを含む送信データ信号である入力信号に連続時間領域における遅延演算子を適用することによって前記入力信号の非微分形を生成する手段と、
連続時間領域における微分演算子を前記入力信号に適用することによって前記入力信号の第１の微分形を生成する手段と、
連続時間領域における２つの微分演算子を前記入力信号に適用することによって前記入力信号の第２の微分形を生成する手段と、
前記入力信号の前記非微分形に正数である第１の係数を乗じることによって第１の積信号を生成する手段と、
前記入力信号の前記第１の微分形に正数である第２の係数を乗じることによって第２の積信号を生成する手段と、
前記入力信号の前記第２の微分形に負数である第３の係数を乗じることによって第３の積信号を生成する手段と、
前記第１の積信号、前記第２の積信号及び前記第３の積信号を加算することによって出力信号を生成する手段と
を有するシステム。
【符号の説明】
【００７０】
Ｃ０，Ｃ−１，Ｃ１，Ｃ−２，Ｃ２  カーソルタップ係数
Ｒｘ  受信側
Ｔｘ  送信側
Ｚ−１  単位遅延
【図１】
2012170078.tif 000007
【図２】
2012170078.tif 000008
【図３】
2012170078.tif 000009
【図４】
2012170078.tif 000010
【図５】
2012170078.tif 000011
【図６】
2012170078.tif 000012
【図７】
2012170078.tif 000013
【図８】
2012170078.tif 000014
【図９】
2012170078.tif 000015
【図１０】
2012170078.tif 000016
【図１１】
2012170078.tif 000017
【図１２】
2012170078.tif 000018
【図１３】
2012170078.tif 000019
【図１４】
2012170078.tif 000020
【図１５】
2012170078.tif 000021
【図１６】
2012170078.tif 000022
【図１７】
2012170078.tif 000023
【図１８】
2012170078.tif 000024
【図１９】
2012170078.tif 000025
【図２０】
2012170078.tif 000026
【図２１】
2012170078.tif 000027
【図２２】
2012170078.tif 000028
【図２３】
2012170078.tif 000029
【図２４】
2012170078.tif 000030
【図２５】
2012170078.tif 000031
【図２６】
2012170078.tif 000032
【図２７】
2012170078.tif 000033
【図２８】
2012170078.tif 000034
【図２９】
2012170078.tif 000035