(57)【要約】      （修正有）【課題】高位電源の電位より高い又は低位電源の電位より低い伝送信号を、ＭＯＳトランジスタを用いたアナログスイッチにより好適に阻止可能なアナログスイッチ回路を提供する。【解決手段】第１のアナログスイッチ１１と、第１のアナログスイッチ１１の制御端子１１ｃに至る制御信号経路２１上に設けられた第２のアナログスイッチ１２と、伝送信号の電位が所定の高電位レベルより高い場合又は伝送信号の電位が所定の低電位レベルより低い場合に第１のアナログスイッチ１１の一方の入出力端子１１ａと制御端子１１ｃとを短絡するよう構成された第３のアナログスイッチ１３と、を備え、第２のアナログスイッチ１２は、少なくとも第３のアナログスイッチ１３が第１のアナログスイッチ１１の一方の入出力端子１１ａと制御端子１１ｃとを短絡する場合に、所定のレベルの電位が印加されてオフするようＭＯＳトランジスタを用いて構成される。【選択図】図１
2012169697.tif 000002
【特許請求の範囲】
【請求項１】
伝送信号が入力及び出力される一対の入出力端子と所定の高電位レベルと所定の低電位レベルとの２つの電位レベルを有するスイッチ制御信号が入力される第１の制御端子とを備え、一方の前記入出力端子に対する前記第１の制御端子の電位に応じてオン又はオフするようＭＯＳトランジスタを用いて構成された第１のアナログスイッチと、
前記スイッチ制御信号を前記第１のアナログスイッチの第１の制御端子へ伝達する制御信号経路上に設けられ、前記制御信号経路の電位に対するその第２の制御端子の電位に応じてオン又はオフするようＭＯＳトランジスタを用いて構成された第２のアナログスイッチと、
前記第１のアナログスイッチが、前記第１の制御端子の電位が前記一方の入出力端子の電位を第１の閾値電圧分下回らない場合にオフするよう構成されているか又は前記第１のアナログスイッチが、前記第１の制御端子の電位が前記一方の入出力端子の電位を前記第１の閾値電圧分上回らない場合にオフするよう構成されているかに応じて前記伝送信号の電位が前記所定の高電位レベルを第２の閾値電圧分上回る場合又は前記伝送信号の電位が前記所定の低電位レベルを前記第２の閾値電圧分下回る場合にオンして、前記第１のアナログスイッチの前記一方の入出力端子と前記第１の制御端子とを短絡するようＭＯＳトランジスタを用いて構成された第３のアナログスイッチと、を備え、
前記第２のアナログスイッチは、少なくとも前記第３のアナログスイッチが前記第１のアナログスイッチの前記一方の入出力端子と前記第１の制御端子とを短絡する場合に、前記伝送信号の電位が前記第２の制御端子に印加されてオフするよう構成されている、アナログスイッチ回路。
【請求項２】
前記伝送信号が入力及び出力される第１及び第２の入出力端子と前記所定の高電位レベルと前記所定の低電位レベルとの２つの電位レベルを有する第１のスイッチ制御信号が入力される前記第１の制御端子とを備え、前記第１の制御端子の電位が前記第１の入出力端子の電位を前記第１の閾値電圧分下回るか否かに応じてオン又はオフして前記伝送信号を通過させ又は阻止するようＰ型ＭＯＳトランジスタを用いて構成された前記第１のアナログスイッチと、
前記第１のスイッチ制御信号を前記第１のアナログスイッチの第１の制御端子へ伝達する前記制御信号経路上に設けられ、前記第２の制御端子としてのそのゲート端子の電位に応じてオン又はオフして前記所定の高電位レベルの第１のスイッチ制御信号を通過させ又は阻止するＰ型ＭＯＳトランジスタと、当該Ｐ型ＭＯＳトランジスタに並列に接続され、前記第２の制御端子としてのそのゲート端子の電位に応じてオン又はオフして前記所定の低電位レベルの第１のスイッチ制御信号を通過させ又は阻止するＮ型ＭＯＳトランジスタとを備える前記第２のアナログスイッチと、
前記所定の高電位レベルと前記所定の低電位レベルとの２つの電位レベルを有する第２のスイッチ制御信号と前記第１のアナログスイッチの前記第１の入出力端子に入力又は出力される伝送信号とが入力され、前記第２のスイッチ制御信号の前記所定の高電位レベルの期間及び前記所定の低電位レベルの期間にそれぞれ前記所定の低電位レベル及び前記入力される伝送信号の電位レベルとなるＰＭＯＳゲート信号を前記第２のアナログスイッチのＰ型ＭＯＳトランジスタのゲート端子に出力し、前記第２のスイッチ制御信号に相当するＮＭＯＳゲート信号を前記第２のアナログスイッチのＮ型ＭＯＳトランジスタのゲート端子に出力する前記ゲート信号生成回路と、
前記第１のアナログスイッチの前記第１の入出力端子及び前記第１の制御端子にそれぞれ接続された第３及び第４の入出力端子と前記所定の高電位レベルと前記所定の低電位レベルとの２つの電位レベルを有する第３のスイッチ制御信号が入力される第３の制御端子とを備え、前記第１のアナログスイッチの前記第１の入出力端子に接続された前記第３の入出力端子の電位が前記第３の制御端子の電位を前記第２の閾値電圧分上回るか否かに応じてオン又はオフして前記第１のアナログスイッチの前記第１の入出力端子と前記第１の制御端子とを短絡又は遮断するようＰ型ＭＯＳトランジスタを用いて構成された前記第３のアナログスイッチと、
前記第１のスイッチ制御信号、前記第２のスイッチ制御信号、及び前記第３のスイッチ制御信号を、それぞれ、前記制御信号経路、前記ゲート信号生成回路、及び前記第３のアナログスイッチの前記第３の制御端子出力し、且つ、少なくとも前記伝送信号の電位が前記所定の高電位より高い場合に、前記所定の低電位レベルとなる第２のスイッチ制御信号と前記所定の高電位レベルとなる第３のスイッチ制御信号とを出力するよう構成されたスイッチ制御回路と、
を備える、請求項１に記載のアナログスイッチ回路。
【請求項３】
前記第１のアナログスイッチは、互いに直列に接続された２つのＰ型ＭＯＳトランジスタの一方のトランジスタの主端子と他方のトランジスタの主端子とがそれぞれ前記第１の入出力端子と前記第２の入出力端子とを構成し、且つ、前記２つのＰ型ＭＯＳトランジスタのゲート端子が互いに接続されて前記第１の制御端子を構成するよう構成されており、
前記第３のアナログスイッチは、互いに直列に接続された２つのＰ型ＭＯＳトランジスタの一方のトランジスタの主端子と他方のトランジスタの主端子とがそれぞれ前記第３の入出力端子と前記第４の入出力端子とを構成し、且つ、前記２つのＰ型ＭＯＳトランジスタのゲート端子が互いに接続されて前記第３の制御端子を構成するよう構成されており、
前記ゲート信号生成回路は、互いに直列に接続された一対のＰ型ＭＯＳトランジスタ及びＮ型ＭＯＳトランジスタを備え、前記一対のＰ型ＭＯＳトランジスタ及びＮ型ＭＯＳトランジスタのそれぞれの主端子がそれぞれ前記第１のアナログスイッチの前記第１の入出力端子及び前記所定の低電位レベルの電位を与える低位電源に接続され、前記一対のＰ型ＭＯＳトランジスタ及びＮ型ＭＯＳトランジスタのそれぞれのゲート端子が互いに接続され、この互いに接続されたゲート端子に前記第２のスイッチ制御信号が入力され、この互いに接続されたゲート端子の電位が前記ＮＭＯＳゲート信号として出力され、前記一対のＰ型ＭＯＳトランジスタ及びＮ型ＭＯＳトランジスタの互いの接続点の電位が前記ＰＭＯＳゲート信号として出力されるよう構成されており、
前記第１のアナログスイッチ及び前記第３のアナログスイッチの前記２つのＰ型ＭＯＳトランジスタは、それぞれの寄生ダイオードの順方向が互いに反対方向を向くようにそれぞれの主端子とそれぞれのウェル端子とが接続されて構成されており、
前記第２のアナログスイッチの前記Ｐ型ＭＯＳトランジスタ及び前記Ｎ型ＭＯＳトランジスタは、それぞれの寄生ダイオードの順方向が前記制御信号経路における前記第１のアナログスイッチの前記第１の制御端子に向かう方向となるようにそれぞれの主端子とそれぞれのウェル端子とが接続されて構成されており、
且つ、前記ゲート信号生成回路の前記一対のＰ型ＭＯＳトランジスタ及び前記Ｎ型ＭＯＳトランジスタは、それぞれの寄生ダイオードの順方向が前記低位電源から前記第１のアナログスイッチの前記第１の入出力端子に向かう方向となるようにそれぞれの主端子とそれぞれのウェル端子とが接続されて構成されている、請求項２に記載のアナログスイッチ回路。
【請求項４】
前記第１のアナログスイッチは、互いに並列に接続されたＰ型ＭＯＳトランジスタ及びＮ型ＭＯＳトランジスタのそれぞれの一方の主端子とそれぞれの他方の主端子とがそれぞれ前記第１の入出力端子と前記第２の入出力端子とを構成し、且つ、このＰ型ＭＯＳトランジスタのゲート端子が前記第１の制御端子を構成し、且つ、このＮ型ＭＯＳトランジスタのゲート端子に前記第１のスイッチ制御信号が反転されてなる制御信号が入力されるよう構成されている、請求項２に記載のアナログスイッチ回路。
【請求項５】
前記第１のアナログスイッチは、互いに直列に接続された２つのＰ型ＭＯＳトランジスタと互いに直列に接続された２つのＮ型ＭＯＳトランジスタとが互いに並列に接続され、前記２つのＰ型ＭＯＳトランジスタ及び前記２つのＮ型ＭＯＳトランジスタの一方のトランジスタの主端子と他方のトランジスタの主端子とがそれぞれ前記第１の入出力端子と前記第２の入出力端子とを構成し、前記２つのＰ型ＭＯＳトランジスタのゲート端子が互いに接続されて前記第１の制御端子を構成し、且つ前記２つのＮ型ＭＯＳトランジスタのゲート端子に前記第１のスイッチ制御信号が反転されてなる制御信号が入力されるよう構成されており、
前記第３のアナログスイッチは、互いに直列に接続された２つのＰ型ＭＯＳトランジスタの一方のトランジスタの主端子と他方のトランジスタの主端子とがそれぞれ前記第３の入出力端子と前記第４の入出力端子とを構成し、且つ、前記２つのＰ型ＭＯＳトランジスタのゲート端子が互いに接続されて前記第３の制御端子を構成するよう構成されており、
前記ゲート信号生成回路は、互いに直列に接続された一対のＰ型ＭＯＳトランジスタ及びＮ型ＭＯＳトランジスタを備え、前記一対のＰ型ＭＯＳトランジスタ及びＮ型ＭＯＳトランジスタのそれぞれの主端子がそれぞれ前記第１のアナログスイッチの前記第１の入出力端子及び前記所定の低電位レベルの電位を与える低位電源に接続され、前記一対のＰ型ＭＯＳトランジスタ及びＮ型ＭＯＳトランジスタのそれぞれのゲート端子が互いに接続され、この互いに接続されたゲート端子に前記第２のスイッチ制御信号が入力され、この互いに接続されたゲート端子の電位が前記ＮＭＯＳゲート信号として出力され、前記一対のＰ型ＭＯＳトランジスタ及びＮ型ＭＯＳトランジスタの互いの接続点の電位が前記ＰＭＯＳゲート信号として出力されるよう構成されており、
前記第１のアナログスイッチの２つのＰ型ＭＯＳトランジスタ及び前記２つのＮ型ＭＯＳトランジスタ並びに前記第３のアナログスイッチの前記２つのＰ型ＭＯＳトランジスタは、それぞれの寄生ダイオードの順方向が互いに反対方向を向くようにそれぞれの主端子とそれぞれのウェル端子とが接続されて構成されており、
前記第２のアナログスイッチの前記Ｐ型ＭＯＳトランジスタ及び前記Ｎ型ＭＯＳトランジスタは、それぞれの寄生ダイオードの順方向が前記制御信号経路における前記第１のアナログスイッチの前記第１の制御端子に向かう方向となるようにそれぞれの主端子とそれぞれのウェル端子とが接続されて構成されており、
且つ、前記ゲート信号生成回路の前記一対のＰ型ＭＯＳトランジスタ及び前記Ｎ型ＭＯＳトランジスタは、それぞれの寄生ダイオードの順方向が前記低位電源から前記第１のアナログスイッチの前記第１の入出力端子に向かう方向となるようにそれぞれの主端子とそれぞれのウェル端子とが接続されて構成されている、請求項２に記載のアナログスイッチ回路。
【請求項６】
前記伝送信号が入力及び出力される第１及び第２の入出力端子と前記所定の高電位レベルと前記所定の低電位レベルとの２つの電位レベルを有する第１のスイッチ制御信号が入力される前記第１の制御端子とを備え、前記第１の制御端子の電位が前記第１の入出力端子の電位を前記第１の閾値電圧分上回るか否かに応じてオン又はオフして前記伝送信号を通過させ又は阻止するようＮ型ＭＯＳトランジスタを用いて構成された前記第１のアナログスイッチと、
前記第１のスイッチ制御信号を前記第１のアナログスイッチの第１の制御端子へ伝達する前記制御信号経路上に設けられ、前記第２の制御端子としてのそのゲート端子の電位に応じてオン又はオフして前記所定の高電位レベルの第１のスイッチ制御信号を通過させ又は阻止するＰ型ＭＯＳトランジスタと、当該Ｐ型ＭＯＳトランジスタに並列に接続され、前記第２の制御端子としてのそのゲート端子の電位に応じてオン又はオフして前記所定の低電位レベルの第１のスイッチ制御信号を通過させ又は阻止するＮ型ＭＯＳトランジスタとを備える前記第２のアナログスイッチと、
前記所定の高電位レベルと前記所定の低電位レベルとの２つの電位レベルを有する第２のスイッチ制御信号と前記第１のアナログスイッチの前記第１の入出力端子に入力又は出力される伝送信号とが入力され、前記第２のスイッチ制御信号の前記所定の高電位レベルの期間及び前記所定の低電位レベルの期間にそれぞれ前記入力される伝送信号の電位レベル及び前記所定の高電位レベルとなるＮＭＯＳゲート信号を前記第２のアナログスイッチのＮ型ＭＯＳトランジスタのゲート端子に出力し、前記第２のスイッチ制御信号に相当するＰＭＯＳゲート信号を前記第２のアナログスイッチのＰ型ＭＯＳトランジスタのゲート端子に出力する前記ゲート信号生成回路と、
前記第１のアナログスイッチの前記第１の入出力端子及び前記第１の制御端子にそれぞれ接続された第３及び第４の入出力端子と前記所定の高電位レベルと前記所定の低電位レベルとの２つの電位レベルを有する第３のスイッチ制御信号が入力される第３の制御端子とを備え、前記第１のアナログスイッチの前記第１の入出力端子に接続された前記第３の入出力端子の電位が前記第３の制御端子の電位を前記第２の閾値電圧分下回るか否かに応じてオン又はオフして前記第１のアナログスイッチの前記第１の入出力端子と前記第１の制御端子とを短絡又は遮断するようＮ型ＭＯＳトランジスタを用いて構成された前記第３のアナログスイッチと、
前記第１のスイッチ制御信号、前記第２のスイッチ制御信号、及び前記第３のスイッチ制御信号を、それぞれ、前記制御信号経路、前記ゲート信号生成回路、及び前記第３のアナログスイッチの前記第３の制御端子出力し、且つ、少なくとも前記伝送信号の電位が前記所定の高電位より低い場合に、前記所定の高電位レベルとなる第２のスイッチ制御信号と前記所定の低電位レベルとなる第３のスイッチ制御信号とを出力するよう構成されたスイッチ制御回路と、
を備える、請求項１に記載のアナログスイッチ回路。
【請求項７】
前記第１のアナログスイッチは、互いに直列に接続された２つのＮ型ＭＯＳトランジスタの一方のトランジスタの主端子と他方のトランジスタの主端子とがそれぞれ前記第１の入出力端子と前記第２の入出力端子とを構成し、且つ、前記２つのＮ型ＭＯＳトランジスタのゲート端子が互いに接続されて前記第１の制御端子を構成するよう構成されており、
前記第３のアナログスイッチは、互いに直列に接続された２つのＮ型ＭＯＳトランジスタの一方のトランジスタの主端子と他方のトランジスタの主端子とがそれぞれ前記第３の入出力端子と前記第４の入出力端子とを構成し、且つ、前記２つのＮ型ＭＯＳトランジスタのゲート端子が互いに接続されて前記第３の制御端子を構成するよう構成されており、
前記ゲート信号生成回路は、互いに直列に接続された一対のＰ型ＭＯＳトランジスタ及びＮ型ＭＯＳトランジスタを備え、前記一対のＰ型ＭＯＳトランジスタ及びＮ型ＭＯＳトランジスタのそれぞれの主端子がそれぞれ前記所定の高電位レベルの電位を与える高位電源及び前記第１のアナログスイッチの前記第１の入出力端子に接続され、前記一対のＰ型ＭＯＳトランジスタ及びＮ型ＭＯＳトランジスタのそれぞれのゲート端子が互いに接続され、この互いに接続されたゲート端子に前記第２のスイッチ制御信号が入力され、この互いに接続されたゲート端子の電位が前記ＰＭＯＳゲート信号として出力され、前記一対のＰ型ＭＯＳトランジスタ及びＮ型ＭＯＳトランジスタの互いの接続点の電位が前記ＮＭＯＳゲート信号として出力されるよう構成されており、
前記第１のアナログスイッチ及び前記第３のアナログスイッチの前記２つのＮ型ＭＯＳトランジスタは、それぞれの寄生ダイオードの順方向が互いに反対方向を向くようにそれぞれの主端子とそれぞれのウェル端子とが接続されて構成されており、
前記第２のアナログスイッチの前記Ｐ型ＭＯＳトランジスタ及び前記Ｎ型ＭＯＳトランジスタは、それぞれの寄生ダイオードの順方向が前記制御信号経路における前記第１のアナログスイッチの前記第１の制御端子と反対側に向かう方向となるようにそれぞれの主端子とそれぞれのウェル端子とが接続されて構成されており、
且つ、前記ゲート信号生成回路の前記一対のＰ型ＭＯＳトランジスタ及び前記Ｎ型ＭＯＳトランジスタは、それぞれの寄生ダイオードの順方向が前記第１のアナログスイッチの前記第１の入出力端子から前記高位電源に向かう方向となるようにそれぞれの主端子とそれぞれのウェル端子とが接続されて構成されている、請求項６に記載のアナログスイッチ回路。
【請求項８】
前記第１のアナログスイッチは、互いに並列に接続されたＰ型ＭＯＳトランジスタ及びＮ型ＭＯＳトランジスタのそれぞれの一方の主端子とそれぞれの他方の主端子とがそれぞれ前記第１の入出力端子と前記第２の入出力端子とを構成し、且つ、このＮ型ＭＯＳトランジスタのゲート端子が前記第１の制御端子を構成し、且つ、このＰ型ＭＯＳトランジスタのゲート端子に前記第１のスイッチ制御信号が反転されてなる制御信号が入力されるよう構成されている、請求項６に記載のアナログスイッチ回路。
【請求項９】
前記第１のアナログスイッチは、互いに直列に接続された２つのＰ型ＭＯＳトランジスタと互いに直列に接続された２つのＮ型ＭＯＳトランジスタとが互いに並列に接続され、前記２つのＰ型ＭＯＳトランジスタ及び前記２つのＮ型ＭＯＳトランジスタの一方のトランジスタの主端子と他方のトランジスタの主端子とがそれぞれ前記第１の入出力端子と前記第２の入出力端子とを構成し、前記２つのＮ型ＭＯＳトランジスタのゲート端子が互いに接続されて前記第１の制御端子を構成し、且つ前記２つのＰ型ＭＯＳトランジスタのゲート端子に前記第１のスイッチ制御信号が反転されてなる制御信号が入力されるよう構成されており、
前記第３のアナログスイッチは、互いに直列に接続された２つのＮ型ＭＯＳトランジスタの一方のトランジスタの主端子と他方のトランジスタの主端子とがそれぞれ前記第３の入出力端子と前記第４の入出力端子とを構成し、且つ、前記２つのＮ型ＭＯＳトランジスタのゲート端子が互いに接続されて前記第３の制御端子を構成するよう構成されており、
前記ゲート信号生成回路は、互いに直列に接続された一対のＰ型ＭＯＳトランジスタ及びＮ型ＭＯＳトランジスタを備え、前記一対のＰ型ＭＯＳトランジスタ及びＮ型ＭＯＳトランジスタのそれぞれの主端子がそれぞれ前記所定の高電位レベルの電位を与える高位電源及び前記第１のアナログスイッチの前記第１の入出力端子に接続され、前記一対のＰ型ＭＯＳトランジスタ及びＮ型ＭＯＳトランジスタのそれぞれのゲート端子が互いに接続され、この互いに接続されたゲート端子に前記第２のスイッチ制御信号が入力され、この互いに接続されたゲート端子の電位が前記ＰＭＯＳゲート信号として出力され、前記一対のＰ型ＭＯＳトランジスタ及びＮ型ＭＯＳトランジスタの互いの接続点の電位が前記ＮＭＯＳゲート信号として出力されるよう構成されており、
前記第１のアナログスイッチの前記２つのＮ型ＭＯＳトランジスタ及び前記２つのＰ型ＭＯＳトランジスタ並びに前記第３のアナログスイッチの前記２つのＮ型ＭＯＳトランジスタは、それぞれの寄生ダイオードの順方向が互いに反対方向を向くようにそれぞれの主端子とそれぞれのウェル端子とが接続されて構成されており、
前記第２のアナログスイッチの前記Ｐ型ＭＯＳトランジスタ及び前記Ｎ型ＭＯＳトランジスタは、それぞれの寄生ダイオードの順方向が前記制御信号経路における前記第１のアナログスイッチの前記第１の制御端子と反対側に向かう方向となるようにそれぞれの主端子とそれぞれのウェル端子とが接続されて構成されており、
且つ、前記ゲート信号生成回路の前記一対のＰ型ＭＯＳトランジスタ及び前記Ｎ型ＭＯＳトランジスタは、それぞれの寄生ダイオードの順方向が前記第１のアナログスイッチの前記第１の入出力端子から前記高位電源に向かう方向となるようにそれぞれの主端子とそれぞれのウェル端子とが接続されて構成されている、請求項６に記載のアナログスイッチ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はＭＯＳトランジスタで構成されたアナログスイッチ回路に関する。
【背景技術】
【０００２】
半導体集積回路では、伝送する信号を通過させ又は阻止（遮断）するためにアナログスイッチが用いられる。一般的なＭＯＳトランジスタで構成されたアナログスイッチでは、伝送する信号（以下、伝送信号という）の電位が高位電源の電位より高く、もしくは低位電源の電位（以下、便宜上接地電位という場合がある）より低くなると、アナログスイッチを遮断、つまりＭＯＳトランジスタをオフ状態とした場合であっても、電流リークが発生し、伝送信号を阻止することができない。また半導体プロセスの微細化に伴い、ＭＯＳトランジスタの閾値電圧（絶対値）が低下する傾向があり、阻止可能な伝送信号の電位範囲が狭くなっている。この電位範囲外の電位の伝送信号が入力された場合、許容できるオーバーシュート量が低減し、リーク電流量は増加する。
【０００３】
以下、従来のアナログスイッチ回路の一例について図を用いて説明する。図１４は、従来のアナログスイッチ回路の一例を示す回路図である。従来のアナログスイッチ回路は、入力信号端子Ａと出力信号端子Ｂとを導通又は遮断する第１のアナログスイッチ３１と、スイッチ制御信号を第１のアナログスイッチのＰ型ＭＯＳトランジスタのゲート端子へ通過させ又は阻止する第２のアナログスイッチ３２と、入力信号端子Ａからの信号を第１のアナログスイッチのＰ型ＭＯＳトランジスタのゲート端子へ通過させ又は阻止する第３のアナログスイッチ３３と第１乃至第３のアナログスイッチ３１〜３３へスイッチ制御信号を出力するスイッチ制御部３４から構成される。このような構成は、例えば特許文献１に開示されている。
【０００４】
このように構成された従来のアナログスイッチ回路の動作を説明する。入力信号端子Ａに高位電源の電位より高い電位の伝送信号が入力され、これを出力信号端子Ｂへ伝送することを阻止する場合、第２のアナログスイッチ３２をオフし、第３のアナログスイッチ３３をオンさせることで、第１のアナログスイッチ３１のＰ型ＭＯＳトランジスタのゲート端子へ入力信号端子Ａに入力された伝送信号を伝達する。これにより、第１のアナログスイッチ３１のＰ型ＭＯＳトランジスタにおいて、ゲート端子が主端子（ソース／ドレイン端子）と同電位になる。この動作により、第１のアナログスイッチ３１を構成しているＰ型ＭＯＳトランジスタの電流リーク（オン）を抑制することができ、入力信号端子Ａを出力信号端子Ｂに対し遮断することができる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開昭６１−５３８２５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、この従来のアナログスイッチ回路では、入力信号端子Ａの電位が高位電源の電位より高い状態となった場合、第１のアナログスイッチ３１のＰ型ＭＯＳトランジスタのゲート端子の電位ＡＳＷ１Ｐが高電位電源の電位以上となるため、入力信号端子Ａを電流の供給源として、第３のアナログスイッチ３３を通り、第２のアナログスイッチ３２から前段のインバータへ電流がリークする。この電流リークは第２のアナログスイッチ３２のＰ型ＭＯＳトランジスタの主端子の電位が閾値電圧以上、ゲート端子の電位を上回ると顕著に現れる。この電流リークにより第１のアナログスイッチ３１のＰ型ＭＯＳトランジスタのゲート端子の電位ＡＳＷ１Ｐが電流リーク量と第３のアナログスイッチ３３のオン抵抗との積に相当する電圧分低下し、この低下した電圧が第１のアナログスイッチ３１のＰ型ＭＯＳトランジスタの閾値電圧以上となると第１のアナログスイッチ３１のＰ型ＭＯＳトランジスタがオンする。あるいは電流リークが発生し、入力信号端子Ａを出力信号端子Ｂに対し遮断できなくなるという問題がある。この問題は、低閾値のＭＯＳトランジスタを用いると特に深刻になる。
【０００７】
本発明は上記課題を解決するためになされたもので、高位電源の電位より高い又は低位電源の電位より低い伝送信号を、ＭＯＳトランジスタを用いたアナログスイッチにより好適に阻止可能なアナログスイッチ回路を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記課題を解決するために、本発明のある形態(aspect)に係るアナログスイッチ回路は、伝送信号が入力及び出力される一対の入出力端子と所定の高電位レベルと所定の低電位レベルとの２つの電位レベルを有するスイッチ制御信号が入力される第１の制御端子とを備え、一方の前記入出力端子に対する前記第１の制御端子の電位に応じてオン又はオフするようＭＯＳトランジスタを用いて構成された第１のアナログスイッチと、前記スイッチ制御信号を前記第１のアナログスイッチの第１の制御端子へ伝達する制御信号経路上に設けられ、前記制御信号経路の電位に対するその第２の制御端子の電位に応じてオン又はオフするようＭＯＳトランジスタを用いて構成された第２のアナログスイッチと、前記第１のアナログスイッチが、前記第１の制御端子の電位が前記一方の入出力端子の電位を第１の閾値電圧分下回らない場合にオフするよう構成されているか又は前記第１のアナログスイッチが、前記第１の制御端子の電位が前記一方の入出力端子の電位を前記第１の閾値電圧分上回らない場合にオフするよう構成されているかに応じて前記伝送信号の電位が前記所定の高電位レベルを第２の閾値電圧分上回る場合又は前記伝送信号の電位が前記所定の低電位レベルを前記第２の閾値電圧分下回る場合にオンして、前記第１のアナログスイッチの前記一方の入出力端子と前記第１の制御端子とを短絡するようＭＯＳトランジスタを用いて構成された第３のアナログスイッチと、を備え、前記第２のアナログスイッチは、少なくとも前記第３のアナログスイッチが前記第１のアナログスイッチの前記一方の入出力端子と前記第１の制御端子とを短絡する場合に、前記伝送信号の電位が前記第２の制御端子に印加されてオフするよう構成されている。
【０００９】
前記伝送信号が入力及び出力される第１及び第２の入出力端子と前記所定の高電位レベルと前記所定の低電位レベルとの２つの電位レベルを有する第１のスイッチ制御信号が入力される前記第１の制御端子とを備え、前記第１の制御端子の電位が前記第１の入出力端子の電位を前記第１の閾値電圧分下回るか否かに応じてオン又はオフして前記伝送信号を通過させ又は阻止するようＰ型ＭＯＳトランジスタを用いて構成された前記第１のアナログスイッチと、前記第１のスイッチ制御信号を前記第１のアナログスイッチの第１の制御端子へ伝達する前記制御信号経路上に設けられ、前記第２の制御端子としてのそのゲート端子の電位に応じてオン又はオフして前記所定の高電位レベルの第１のスイッチ制御信号を通過させ又は阻止するＰ型ＭＯＳトランジスタと、当該Ｐ型ＭＯＳトランジスタに並列に接続され、前記第２の制御端子としてのそのゲート端子の電位に応じてオン又はオフして前記所定の低電位レベルの第１のスイッチ制御信号を通過させ又は阻止するＮ型ＭＯＳトランジスタとを備える前記第２のアナログスイッチと、前記所定の高電位レベルと前記所定の低電位レベルとの２つの電位レベルを有する第２のスイッチ制御信号と前記第１のアナログスイッチの前記第１の入出力端子に入力又は出力される伝送信号とが入力され、前記第２のスイッチ制御信号の前記所定の高電位レベルの期間及び前記所定の低電位レベルの期間にそれぞれ前記所定の低電位レベル及び前記入力される伝送信号の電位レベルとなるＰＭＯＳゲート信号を前記第２のアナログスイッチのＰ型ＭＯＳトランジスタのゲート端子に出力し、前記第２のスイッチ制御信号に相当するＮＭＯＳゲート信号を前記第２のアナログスイッチのＮ型ＭＯＳトランジスタのゲート端子に出力する前記ゲート信号生成回路と、前記第１のアナログスイッチの前記第１の入出力端子及び前記第１の制御端子にそれぞれ接続された第３及び第４の入出力端子と前記所定の高電位レベルと前記所定の低電位レベルとの２つの電位レベルを有する第３のスイッチ制御信号が入力される第３の制御端子とを備え、前記第１のアナログスイッチの前記第１の入出力端子に接続された前記第３の入出力端子の電位が前記第３の制御端子の電位を前記第２の閾値電圧分上回るか否かに応じてオン又はオフして前記第１のアナログスイッチの前記第１の入出力端子と前記第１の制御端子とを短絡又は遮断するようＰ型ＭＯＳトランジスタを用いて構成された前記第３のアナログスイッチと、前記第１のスイッチ制御信号、前記第２のスイッチ制御信号、及び前記第３のスイッチ制御信号を、それぞれ、前記制御信号経路、前記ゲート信号生成回路、及び前記第３のアナログスイッチの前記第３の制御端子出力し、且つ、少なくとも前記伝送信号の電位が前記所定の高電位より高い場合に、前記所定の低電位レベルとなる第２のスイッチ制御信号と前記所定の高電位レベルとなる第３のスイッチ制御信号とを出力するよう構成されたスイッチ制御回路と、を備えてもよい。
【００１０】
前記第１のアナログスイッチは、互いに直列に接続された２つのＰ型ＭＯＳトランジスタの一方のトランジスタの主端子と他方のトランジスタの主端子とがそれぞれ前記第１の入出力端子と前記第２の入出力端子とを構成し、且つ、前記２つのＰ型ＭＯＳトランジスタのゲート端子が互いに接続されて前記第１の制御端子を構成するよう構成されており、前記第３のアナログスイッチは、互いに直列に接続された２つのＰ型ＭＯＳトランジスタの一方のトランジスタの主端子と他方のトランジスタの主端子とがそれぞれ前記第３の入出力端子と前記第４の入出力端子とを構成し、且つ、前記２つのＰ型ＭＯＳトランジスタのゲート端子が互いに接続されて前記第３の制御端子を構成するよう構成されており、前記ゲート信号生成回路は、互いに直列に接続された一対のＰ型ＭＯＳトランジスタ及びＮ型ＭＯＳトランジスタを備え、前記一対のＰ型ＭＯＳトランジスタ及びＮ型ＭＯＳトランジスタのそれぞれの主端子がそれぞれ前記第１のアナログスイッチの前記第１の入出力端子及び前記所定の低電位レベルの電位を与える低位電源に接続され、前記一対のＰ型ＭＯＳトランジスタ及びＮ型ＭＯＳトランジスタのそれぞれのゲート端子が互いに接続され、この互いに接続されたゲート端子に前記第２のスイッチ制御信号が入力され、この互いに接続されたゲート端子の電位が前記ＮＭＯＳゲート信号として出力され、前記一対のＰ型ＭＯＳトランジスタ及びＮ型ＭＯＳトランジスタの互いの接続点の電位が前記ＰＭＯＳゲート信号として出力されるよう構成されており、前記第１のアナログスイッチ及び前記第３のアナログスイッチの前記２つのＰ型ＭＯＳトランジスタは、それぞれの寄生ダイオードの順方向が互いに反対方向を向くようにそれぞれの主端子とそれぞれのウェル端子とが接続されて構成されており、前記第２のアナログスイッチの前記Ｐ型ＭＯＳトランジスタ及び前記Ｎ型ＭＯＳトランジスタは、それぞれの寄生ダイオードの順方向が前記制御信号経路における前記第１のアナログスイッチの前記第１の制御端子に向かう方向となるようにそれぞれの主端子とそれぞれのウェル端子とが接続されて構成されており、且つ、前記ゲート信号生成回路の前記一対のＰ型ＭＯＳトランジスタ及び前記Ｎ型ＭＯＳトランジスタは、それぞれの寄生ダイオードの順方向が前記低位電源から前記第１のアナログスイッチの前記第１の入出力端子に向かう方向となるようにそれぞれの主端子とそれぞれのウェル端子とが接続されて構成されていてもよい。
【００１１】
前記第１のアナログスイッチは、互いに並列に接続されたＰ型ＭＯＳトランジスタ及びＮ型ＭＯＳトランジスタのそれぞれの一方の主端子とそれぞれの他方の主端子とがそれぞれ前記第１の入出力端子と前記第２の入出力端子とを構成し、且つ、このＰ型ＭＯＳトランジスタのゲート端子が前記第１の制御端子を構成し、且つ、このＮ型ＭＯＳトランジスタのゲート端子に前記第１のスイッチ制御信号が反転されてなる制御信号が入力されるよう構成されていてもよい。
【００１２】
前記第１のアナログスイッチは、互いに直列に接続された２つのＰ型ＭＯＳトランジスタと互いに直列に接続された２つのＮ型ＭＯＳトランジスタとが互いに並列に接続され、前記２つのＰ型ＭＯＳトランジスタ及び前記２つのＮ型ＭＯＳトランジスタの一方のトランジスタの主端子と他方のトランジスタの主端子とがそれぞれ前記第１の入出力端子と前記第２の入出力端子とを構成し、前記２つのＰ型ＭＯＳトランジスタのゲート端子が互いに接続されて前記第１の制御端子を構成し、且つ前記２つのＮ型ＭＯＳトランジスタのゲート端子に前記第１のスイッチ制御信号が反転されてなる制御信号が入力されるよう構成されており、前記第３のアナログスイッチは、互いに直列に接続された２つのＰ型ＭＯＳトランジスタの一方のトランジスタの主端子と他方のトランジスタの主端子とがそれぞれ前記第３の入出力端子と前記第４の入出力端子とを構成し、且つ、前記２つのＰ型ＭＯＳトランジスタのゲート端子が互いに接続されて前記第３の制御端子を構成するよう構成されており、前記ゲート信号生成回路は、互いに直列に接続された一対のＰ型ＭＯＳトランジスタ及びＮ型ＭＯＳトランジスタを備え、前記一対のＰ型ＭＯＳトランジスタ及びＮ型ＭＯＳトランジスタのそれぞれの主端子がそれぞれ前記第１のアナログスイッチの前記第１の入出力端子及び前記所定の低電位レベルの電位を与える低位電源に接続され、前記一対のＰ型ＭＯＳトランジスタ及びＮ型ＭＯＳトランジスタのそれぞれのゲート端子が互いに接続され、この互いに接続されたゲート端子に前記第２のスイッチ制御信号が入力され、この互いに接続されたゲート端子の電位が前記ＮＭＯＳゲート信号として出力され、前記一対のＰ型ＭＯＳトランジスタ及びＮ型ＭＯＳトランジスタの互いの接続点の電位が前記ＰＭＯＳゲート信号として出力されるよう構成されており、前記第１のアナログスイッチの２つのＰ型ＭＯＳトランジスタ及び前記２つのＮ型ＭＯＳトランジスタ並びに前記第３のアナログスイッチの前記２つのＰ型ＭＯＳトランジスタは、それぞれの寄生ダイオードの順方向が互いに反対方向を向くようにそれぞれの主端子とそれぞれのウェル端子とが接続されて構成されており、前記第２のアナログスイッチの前記Ｐ型ＭＯＳトランジスタ及び前記Ｎ型ＭＯＳトランジスタは、それぞれの寄生ダイオードの順方向が前記制御信号経路における前記第１のアナログスイッチの前記第１の制御端子に向かう方向となるようにそれぞれの主端子とそれぞれのウェル端子とが接続されて構成されており、且つ、前記ゲート信号生成回路の前記一対のＰ型ＭＯＳトランジスタ及び前記Ｎ型ＭＯＳトランジスタは、それぞれの寄生ダイオードの順方向が前記低位電源から前記第１のアナログスイッチの前記第１の入出力端子に向かう方向となるようにそれぞれの主端子とそれぞれのウェル端子とが接続されて構成されていてもよい。
【００１３】
前記伝送信号が入力及び出力される第１及び第２の入出力端子と前記所定の高電位レベルと前記所定の低電位レベルとの２つの電位レベルを有する第１のスイッチ制御信号が入力される前記第１の制御端子とを備え、前記第１の制御端子の電位が前記第１の入出力端子の電位を前記第１の閾値電圧分上回るか否かに応じてオン又はオフして前記伝送信号を通過させ又は阻止するようＮ型ＭＯＳトランジスタを用いて構成された前記第１のアナログスイッチと、前記第１のスイッチ制御信号を前記第１のアナログスイッチの第１の制御端子へ伝達する前記制御信号経路上に設けられ、前記第２の制御端子としてのそのゲート端子の電位に応じてオン又はオフして前記所定の高電位レベルの第１のスイッチ制御信号を通過させ又は阻止するＰ型ＭＯＳトランジスタと、当該Ｐ型ＭＯＳトランジスタに並列に接続され、前記第２の制御端子としてのそのゲート端子の電位に応じてオン又はオフして前記所定の低電位レベルの第１のスイッチ制御信号を通過させ又は阻止するＮ型ＭＯＳトランジスタとを備える前記第２のアナログスイッチと、前記所定の高電位レベルと前記所定の低電位レベルとの２つの電位レベルを有する第２のスイッチ制御信号と前記第１のアナログスイッチの前記第１の入出力端子に入力又は出力される伝送信号とが入力され、前記第２のスイッチ制御信号の前記所定の高電位レベルの期間及び前記所定の低電位レベルの期間にそれぞれ前記入力される伝送信号の電位レベル及び前記所定の高電位レベルとなるＮＭＯＳゲート信号を前記第２のアナログスイッチのＮ型ＭＯＳトランジスタのゲート端子に出力し、前記第２のスイッチ制御信号に相当するＰＭＯＳゲート信号を前記第２のアナログスイッチのＰ型ＭＯＳトランジスタのゲート端子に出力する前記ゲート信号生成回路と、前記第１のアナログスイッチの前記第１の入出力端子及び前記第１の制御端子にそれぞれ接続された第３及び第４の入出力端子と前記所定の高電位レベルと前記所定の低電位レベルとの２つの電位レベルを有する第３のスイッチ制御信号が入力される第３の制御端子とを備え、前記第１のアナログスイッチの前記第１の入出力端子に接続された前記第３の入出力端子の電位が前記第３の制御端子の電位を前記第２の閾値電圧分下回るか否かに応じてオン又はオフして前記第１のアナログスイッチの前記第１の入出力端子と前記第１の制御端子とを短絡又は遮断するようＮ型ＭＯＳトランジスタを用いて構成された前記第３のアナログスイッチと、前記第１のスイッチ制御信号、前記第２のスイッチ制御信号、及び前記第３のスイッチ制御信号を、それぞれ、前記制御信号経路、前記ゲート信号生成回路、及び前記第３のアナログスイッチの前記第３の制御端子出力し、且つ、少なくとも前記伝送信号の電位が前記所定の高電位より低い場合に、前記所定の高電位レベルとなる第２のスイッチ制御信号と前記所定の低電位レベルとなる第３のスイッチ制御信号とを出力するよう構成されたスイッチ制御回路と、を備えてもよい。
【００１４】
前記第１のアナログスイッチは、互いに直列に接続された２つのＮ型ＭＯＳトランジスタの一方のトランジスタの主端子と他方のトランジスタの主端子とがそれぞれ前記第１の入出力端子と前記第２の入出力端子とを構成し、且つ、前記２つのＮ型ＭＯＳトランジスタのゲート端子が互いに接続されて前記第１の制御端子を構成するよう構成されており、前記第３のアナログスイッチは、互いに直列に接続された２つのＮ型ＭＯＳトランジスタの一方のトランジスタの主端子と他方のトランジスタの主端子とがそれぞれ前記第３の入出力端子と前記第４の入出力端子とを構成し、且つ、前記２つのＮ型ＭＯＳトランジスタのゲート端子が互いに接続されて前記第３の制御端子を構成するよう構成されており、前記ゲート信号生成回路は、互いに直列に接続された一対のＰ型ＭＯＳトランジスタ及びＮ型ＭＯＳトランジスタを備え、前記一対のＰ型ＭＯＳトランジスタ及びＮ型ＭＯＳトランジスタのそれぞれの主端子がそれぞれ前記所定の高電位レベルの電位を与える高位電源及び前記第１のアナログスイッチの前記第１の入出力端子に接続され、前記一対のＰ型ＭＯＳトランジスタ及びＮ型ＭＯＳトランジスタのそれぞれのゲート端子が互いに接続され、この互いに接続されたゲート端子に前記第２のスイッチ制御信号が入力され、この互いに接続されたゲート端子の電位が前記ＰＭＯＳゲート信号として出力され、前記一対のＰ型ＭＯＳトランジスタ及びＮ型ＭＯＳトランジスタの互いの接続点の電位が前記ＮＭＯＳゲート信号として出力されるよう構成されており、前記第１のアナログスイッチ及び前記第３のアナログスイッチの前記２つのＮ型ＭＯＳトランジスタは、それぞれの寄生ダイオードの順方向が互いに反対方向を向くようにそれぞれの主端子とそれぞれのウェル端子とが接続されて構成されており、前記第２のアナログスイッチの前記Ｐ型ＭＯＳトランジスタ及び前記Ｎ型ＭＯＳトランジスタは、それぞれの寄生ダイオードの順方向が前記制御信号経路における前記第１のアナログスイッチの前記第１の制御端子と反対側に向かう方向となるようにそれぞれの主端子とそれぞれのウェル端子とが接続されて構成されており、且つ、前記ゲート信号生成回路の前記一対のＰ型ＭＯＳトランジスタ及び前記Ｎ型ＭＯＳトランジスタは、それぞれの寄生ダイオードの順方向が前記第１のアナログスイッチの前記第１の入出力端子から前記高位電源に向かう方向となるようにそれぞれの主端子とそれぞれのウェル端子とが接続されて構成されていてもよい。
【００１５】
前記第１のアナログスイッチは、互いに並列に接続されたＰ型ＭＯＳトランジスタ及びＮ型ＭＯＳトランジスタのそれぞれの一方の主端子とそれぞれの他方の主端子とがそれぞれ前記第１の入出力端子と前記第２の入出力端子とを構成し、且つ、このＮ型ＭＯＳトランジスタのゲート端子が前記第１の制御端子を構成し、且つ、このＰ型ＭＯＳトランジスタのゲート端子に前記第１のスイッチ制御信号が反転されてなる制御信号が入力されるよう構成されていてもよい。
【００１６】
前記第１のアナログスイッチは、互いに直列に接続された２つのＰ型ＭＯＳトランジスタと互いに直列に接続された２つのＮ型ＭＯＳトランジスタとが互いに並列に接続され、前記２つのＰ型ＭＯＳトランジスタ及び前記２つのＮ型ＭＯＳトランジスタの一方のトランジスタの主端子と他方のトランジスタの主端子とがそれぞれ前記第１の入出力端子と前記第２の入出力端子とを構成し、前記２つのＮ型ＭＯＳトランジスタのゲート端子が互いに接続されて前記第１の制御端子を構成し、且つ前記２つのＰ型ＭＯＳトランジスタのゲート端子に前記第１のスイッチ制御信号が反転されてなる制御信号が入力されるよう構成されており、前記第３のアナログスイッチは、互いに直列に接続された２つのＮ型ＭＯＳトランジスタの一方のトランジスタの主端子と他方のトランジスタの主端子とがそれぞれ前記第３の入出力端子と前記第４の入出力端子とを構成し、且つ、前記２つのＮ型ＭＯＳトランジスタのゲート端子が互いに接続されて前記第３の制御端子を構成するよう構成されており、前記ゲート信号生成回路は、互いに直列に接続された一対のＰ型ＭＯＳトランジスタ及びＮ型ＭＯＳトランジスタを備え、前記一対のＰ型ＭＯＳトランジスタ及びＮ型ＭＯＳトランジスタのそれぞれの主端子がそれぞれ前記所定の高電位レベルの電位を与える高位電源及び前記第１のアナログスイッチの前記第１の入出力端子に接続され、前記一対のＰ型ＭＯＳトランジスタ及びＮ型ＭＯＳトランジスタのそれぞれのゲート端子が互いに接続され、この互いに接続されたゲート端子に前記第２のスイッチ制御信号が入力され、この互いに接続されたゲート端子の電位が前記ＰＭＯＳゲート信号として出力され、前記一対のＰ型ＭＯＳトランジスタ及びＮ型ＭＯＳトランジスタの互いの接続点の電位が前記ＮＭＯＳゲート信号として出力されるよう構成されており、前記第１のアナログスイッチの前記２つのＮ型ＭＯＳトランジスタ及び前記２つのＰ型ＭＯＳトランジスタ並びに前記第３のアナログスイッチの前記２つのＮ型ＭＯＳトランジスタは、それぞれの寄生ダイオードの順方向が互いに反対方向を向くようにそれぞれの主端子とそれぞれのウェル端子とが接続されて構成されており、前記第２のアナログスイッチの前記Ｐ型ＭＯＳトランジスタ及び前記Ｎ型ＭＯＳトランジスタは、それぞれの寄生ダイオードの順方向が前記制御信号経路における前記第１のアナログスイッチの前記第１の制御端子と反対側に向かう方向となるようにそれぞれの主端子とそれぞれのウェル端子とが接続されて構成されており、且つ、前記ゲート信号生成回路の前記一対のＰ型ＭＯＳトランジスタ及び前記Ｎ型ＭＯＳトランジスタは、それぞれの寄生ダイオードの順方向が前記第１のアナログスイッチの前記第１の入出力端子から前記高位電源に向かう方向となるようにそれぞれの主端子とそれぞれのウェル端子とが接続されて構成されていてもよい。
【発明の効果】
【００１７】
本発明のアナログスイッチ回路は、高位電源の電位より高い又は低位電源の電位より低い伝送信号を、ＭＯＳトランジスタを用いたアナログスイッチにより好適に阻止可能であるという効果を奏する。
【図面の簡単な説明】
【００１８】
【図１】図１は本発明の実施の形態１に係るアナログスイッチ回路の構成を示す回路図である。
【図２】図２は本発明の実施の形態２に係るアナログスイッチ回路の構成を示す回路図である。
【図３】図３は第３の動作モードにおける第１のアナログスイッチのＰ型ＭＯＳトランジスタのゲート端子及び主端子の電位変化を示す図であり、（ａ）はゲート端子の電位変化を示す図、（ｂ）はゲート端子−主端子間電圧（主端子に対するゲート端子の差電圧）の変化を示す図である。
【図４】図４は本発明の実施の形態３に係るアナログスイッチ回路の構成を示す回路図である。
【図５】図５は本発明の実施の形態４に係るアナログスイッチ回路の構成を示す回路図である。
【図６】図６は本発明の実施の形態５に係るアナログスイッチ回路の構成を示す回路図である。
【図７】図７は本発明の実施の形態６に係るアナログスイッチ回路の構成を示す回路図である。
【図８】図８は第３の動作モードにおける第１のアナログスイッチのＮ型ＭＯＳトランジスタのゲート端子及び主端子の電位変化を示す図であり、（ａ）はゲート端子の電位変化を示す図、（ｂ）はゲート端子−主端子間電圧（主端子に対するゲート端子の差電圧）の変化を示す図である。
【図９】図９は本発明の実施の形態７に係るアナログスイッチ回路の構成を示す回路図である。
【図１０】図１０は本発明の実施の形態８に係るアナログスイッチ回路の構成を示す回路図である。
【図１１】図１１は本発明の実施の形態９に係るアナログスイッチ回路の構成を示す回路図である。
【図１２】図１２は互いに直列に接続された一対のＭＯＳトランジスタにおけるそれぞれの寄生ダイオードの順方向が互いに反対方向を向いた構成例を示す回路図である。
【図１３】図１３は、互いに直列に接続された２つのＰ型ＭＯＳトランジスタの対と互いに直列に接続された２つのＮ型ＭＯＳトランジスタの対とが互いに並列に接続された２対のＭＯＳトランジスタの各対におけるそれぞれの寄生ダイオードの順方向が互いに反対方向を向いた構成例を示す回路図である。
【図１４】図１４は従来のアナログスイッチ回路の構成を示す回路図である。
【発明を実施するための形態】
【００１９】
以下、本発明を実施するための形態を、図面を参照しながら説明する。なお、以下では全ての図を通じて同一又は相当する要素には同一の参照符号を付して、重複する説明を省略する。
【００２０】
（実施の形態１）
図１は本発明の実施の形態１に係るアナログスイッチ回路の構成を示す回路図である。
【００２１】
本実施の形態１のアナログスイッチ回路は、伝送信号が入力される入力信号端子Ａと、伝送信号が入力される出力信号端子Ｂとを備えている。入力信号端子Ａと出力信号端子Ｂとに接続されて第１のアナログスイッチ１１が設けられている。ここで、第１のアナログスイッチ１１が通過させ又は阻止する対象は、伝播する電圧（電位）の変動、すなわち「電圧（電位）波」である。しかし、本発明では、便宜上、これを「伝送信号」と呼ぶ。すなわち、本発明において、「伝送信号」は、情報を電圧の変動で表した一般的な電圧信号と、情報とは無関係な単なる電圧(電位)の変動との双方を意味する。また、本明細書及び特許請求の範囲では、Ｐチャンネル型ＭＯＳトランジスタをＰ型ＭＯＳトランジスタと略称し、Ｎチャンネル型ＭＯＳトランジスタをＮ型ＭＯＳトランジスタと略称する。また、ＭＯＳトランジスタのソース端子及びドレイン端子を主端子という場合がある。また、「電流リーク」とは、アナログスイッチのオフ時に電流（リーク電流）が流れることと、オン時にオン電流が流れることとの双方を意味する。
【００２２】
第１のアナログスイッチ１１は、伝送信号が入力及び出力される一対の入出力端子１１ａ，１１ｂと所定の高電位レベルと所定の低電位レベルとの２つの電位レベルを有するスイッチ制御信号が入力される制御端子１１ｃ（第１の制御端子）とを備え、一方の入出力端子１１ａに対する制御端子１１ｃの電位に応じてオン又はオフするようＭＯＳトランジスタを用いて構成されている。具体的には第１のアナログスイッチ１１の一方の入出力端子１１ａ及び他方の入出力端子１１ｂは、それぞれ、入力信号端子Ａ及び出力信号端子Ｂに接続されている。なお、例えば、本実施の形態１のアナログスイッチ回路が他の電子回路の一部を構成するような形態においては、入力信号端子Ａ及び出力信号端子Ｂを省略してもよい。第１のアナログスイッチ１１の制御端子１１ｃには第１のスイッチ制御信号ＡＳＷ１’が入力される。なお、後述するように、制御端子１１ｃには第３のアナログスイッチ１３を介して伝送信号も入力されるので、制御端子１１ｃに入力される信号をゲート信号ＡＳＷ１と総称する。所定の高電位レベルと所定の低電位レベルとの２つの電位レベルを有する信号とは、周知のhighとlowとの２値信号のことである。第１のスイッチ制御信号ＡＳＷ１’はこの２値信号である。良く知られているように、この２値信号における所定の高電位レベル（High）と所定の低電位レベル(Low)とは、それぞれ、高位電源が付与する電位と低位電源が付与する電位に相当する。所定の低電位レベル(Low)として、例えば接地電位が用いられる。伝送信号の通過及び阻止を行なうＭＯＳトランジスタとしてＰ型ＭＯＳトランジスタが用いられる場合には、第１のアナログスイッチ１１は、制御端子１１ｃの電位が一方の入出力端子１１ａの電位を第１の閾値電圧分下回らない場合にオフする。一方、当該ＭＯＳトランジスタとしてＮ型ＭＯＳトランジスタが用いられる場合には、第１のアナログスイッチ１１は制御端子１１ｃの電位が一方の入出力端子１１ａの電位を第１の閾値電圧分上回らない場合にオフする。
【００２３】
第１のアナログスイッチ１１の一方の入出力端子１１ａと制御端子１１ｃとの間には、第３のアナログスイッチ１３が設けられている。第３のアナログスイッチ１３は、その一対の入出力端子１３ａ，１３ｂが第１のアナログスイッチ１１の一方の入出力端子１１ａと制御端子１１ｃとにそれぞれ接続され、その制御端子１３ｃに上述の所定の高電位レベルと所定の低電位レベルとの２値信号からなる第３のスイッチ制御信号ＡＳＷ３’が入力される。
【００２４】
第３のアナログスイッチ１３は、第１のアナログスイッチ１１が、制御端子１１ｃの電位が一方の入出力端子１１ａの電位を閾値電圧分下回らない場合にオフするよう構成されている場合には例えばＰ型ＭＯＳトランジスタで構成され、例えば、第３のスイッチ制御信号ＡＳＷ３’が所定の高電位レベルに保持されることにより、伝送信号の電位が所定の高電位レベルを第２の閾値電圧分上回る場合にオンして第１のアナログスイッチ１１の一方の入出力端子１１ａと制御端子１１ｃとを短絡するよう構成されている。一方、第１のアナログスイッチ１１が、制御端子１１ｃの電位が一方の入出力端子１１の電位を閾値電圧分上回らない場合にオフするよう構成されている場合には、第３のアナログスイッチ１３は、例えばＮ型ＭＯＳトランジスタで構成され、例えば、第３のスイッチ制御信号ＡＳＷ３’が所定の低電位レベルに保持されることにより、伝送信号の電位が所定の低電位レベルを第２の閾値電圧分下回る場合にオンして第１のアナログスイッチ１１の一方の入出力端子１１ａと制御端子１１ｃとを短絡するよう構成されている。従って、第３のアナログスイッチ１３は、第１のアナログスイッチ１１の上述の構成に応じて、伝送信号の電位が所定の高電位レベルを第２の閾値電圧分上回らない場合又は所定の低電位レベルを第２の閾値電圧分下回らない場合には、オフして第１のアナログスイッチの１３一方の入出力端子１１ａと制御端子１１ｃとを遮断するよう構成されている。換言すると、第３のアナログスイッチ１３は、第１のアナログスイッチ１１の上述の構成の如何に関わらず、伝送信号の電位が所定の高電位レベルを第２の閾値電圧分上回らず且つ所定の低電位レベル第２の閾値電圧分下回らない場合には、オフして第１のアナログスイッチの１３一方の入出力端子１１ａと制御端子１１ｃとを遮断するよう構成されている。
【００２５】
第２のアナログスイッチ１２の制御端子（第２の制御端子）１２ａ，１２ｂにはゲート信号生成回路１４からゲート信号ＡＳＷ２Ｐ，ＡＳＷ２Ｎが入力される。ゲート信号生成回路１４には、上述の所定の高電位レベルと所定の低電位レベルとの２値信号からなる第２のスイッチ制御信号ＡＳＷ２’と伝送信号とが入力される。ゲート信号生成回路１４は、第２のスイッチ制御信号ＡＳＷ２’に基づき、且つ、第２のスイッチ制御信号ＡＳＷ２’及び伝送信号を用いて以下のように動作するよう構成されている。
【００２６】
以上のように構成された本実施の形態１のアナログスイッチ回路によれば、第１のアナログスイッチ１１が、制御端子１１ｃの電位が一方の入出力端子１１ａの電位を第１の閾値電圧分下回らない場合にオフするよう構成されている場合には、第３のアナログスイッチ１３が、伝送信号の電位が所定の高電位レベルを第２の閾値電圧分上回る場合にオンして、第１のアナログスイッチ１１の一方の入出力端子１１ａと制御端子１１ｃとを短絡する。一方、第１のアナログスイッチ１１が、制御端子１１ｃの電位が一方の入出力端子１１ａの電位を第１の閾値電圧分上回らない場合にオフするよう構成されている場合には、第３のアナログスイッチ１３が、伝送信号の電位が所定の低電位レベルを第２の閾値電圧分下回る場合にオンして、第１のアナログスイッチ１１の一方の入出力端子１１ａと制御端子１１ｃとを短絡する。
【００２７】
この動作により、伝送信号がゲート信号ＡＳＷ１として第１のアナログスイッチ１１の制御端子１１ｃに入力されるので、第１のアナログスイッチ１１は、一方の入出力端子１１ａと制御端子１１ｃとが同電位となってオフする。一方、このとき、第２のアナログスイッチ１２は、上記「一方の制御端子」に伝送信号の電位が印加されるとともに上記「他方の制御端子」に「オフ」として作用する所定の高電位レベル又は所定の低電位レベルの電位が印加されている。従って、第２のアナログスイッチ１２のこの「一方の制御端子」と制御信号経路２１の第２のアナログスイッチ１２と第１のアナログスイッチ１１の制御端子１１ｃとの間の部分の電位とが同電位となり、この「一方の制御端子」に対応するＭＯＳトランジスタはオフする。また、第２のアナログスイッチ１２のこの「他方の制御端子」に対応するＭＯＳトランジスタは「オフ」として作用する所定の高電位レベル又は所定の低電位レベルによりオフしている。
【００２８】
このため、第２のアナログスイッチ１２はオフし、従来例のように、第３のアナログスイッチ１３が第１のアナログスイッチ１１の一方の入出力端子１１ａと制御端子１１ｃとを短絡した際に、第２のアナログスイッチ１２がオンしてオン電流が流れることが防止される。従って、高位電源の電位より高い又は低位電源の電位より低い伝送信号を、ＭＯＳトランジスタを用いた第１のアナログスイッチ１１により好適に阻止することができる。
【００２９】
なお、伝送信号の電位が所定の高電位レベルと所定の低電位レベルとの間にある場合には、上述のように第３のアナログスイッチ１３が第１のアナログスイッチ１１の一方の入出力端子１１ａと制御端子１１ｃとを遮断するので、第１のアナログスイッチ１１の制御端子１１ｃの電位は一方の入出力端子１１ａの電位の影響を受けなくなる。また、第２のアナログスイッチ１２は、上述のゲート信号ＡＳＷ２Ｐ，ＡＳＷ２Ｎが入力され、第１のアナログスイッチ１１をオフするように所定の高電位レベルあるいは所定の低電位レベルが第１のスイッチ制御信号ＡＳＷ１’として入力されている場合には、伝送信号の電位が所定の高電位レベル−Ｐ型ＭＯＳトランジスタの閾値電圧以下あるいは所定の低電位レベル＋Ｎ型ＭＯＳトランジスタの閾値電圧以上である場合には、オンする。また、伝送信号の電位が所定の高電位レベル±Ｐ型ＭＯＳトランジスタの閾値電圧の範囲又は所定の低電位レベル±Ｎ型ＭＯＳトランジスタの閾値電圧の範囲にある場合にはオフするが、この場合には、第３のアナログスイッチ１３がオフしているので第１のアナログスイッチ１１の状態がそのまま維持され、第１のスイッチ制御信号ＡＳＷ１’による第１のアナログスイッチ１１の制御に支障を来たすことはない。従って、スイッチ制御部１５が、第１のスイッチ制御信号ＡＳＷ１’及び第１のスイッチ制御信号ＡＳＷ２’を、適宜、出力することにより、第１のアナログスイッチ１１により伝送信号が通過され又は阻止される。
【００３０】
（実施の形態２）
本発明の実施の形態２は、実施の形態１のアナログスイッチ回路のうち、高位電源の電位より高い伝送信号を阻止するアナログスイッチ回路の具体的な構成を例示するものである。
【００３１】
［構成］
図２は実施の形態２に係るアナログスイッチ回路の構成を示す回路図である。本実施の形態２のアナログスイッチ回路は、実施の形態１の各構成要素が以下のように構成されている。
【００３２】
第１のアナログスイッチ１１はＰ型ＭＯＳトランジスタを用いて構成されている。そして、このＰ型ＭＯＳトランジスタの一方のトランジスタの主端子と他方の主端子とがそれぞれ上述の一方の入出力端子１１ａ（第１の入出力端子）と他方の入出力端子１１ｂ（第２の入出力端子）とを構成し、且つ、Ｐ型ＭＯＳトランジスタのゲート端子が制御端子１１ｃ（第１の制御端子）を構成している。なお、第１のアナログスイッチ１１は、伝送信号の通過及び阻止を行なうトランジスタとしてＰ型ＭＯＳトランジスタを用いればよく、Ｐ型ＭＯＳトランジスタの数は限定されない。
【００３３】
第２のアナログスイッチ１２は、互いに並列に接続されたＰ型ＭＯＳトランジスタとＮ型ＭＯＳトランジスタとで構成されている。そして、Ｐ型ＭＯＳトランジスタとＮ型ＭＯＳトランジスタとの２つの接続点が、それぞれ、制御信号経路２１に接続されている。Ｐ型ＭＯＳトランジスタのゲート端子及びＮ型ＭＯＳトランジスタのゲート端子が、それぞれ、制御端子１２ａ（第２の制御端子）及び制御端子１２ｂ（第２の制御端子）を構成している。本実施の形態２では、制御端子１２ａが上述の「一方の制御端子」であり、制御端子１２ｂが上述の「他方の制御端子」である。Ｐ型ＭＯＳトランジスタのゲート端子及びＮ型ＭＯＳトランジスタのゲート端子には、それぞれ、ＰＭＯＳゲート信号ＡＳＷ２Ｐ及びＮＭＯＳゲート信号ＡＳＷ２Ｎが入力される。Ｐ型ＭＯＳトランジスタは、そのゲート端子の電位に応じてオン又はオフして所定の高電位レベルの第１のスイッチ制御信号ＡＳＷ１’を通過させ又は阻止するよう構成されている。Ｎ型ＭＯＳトランジスタは、そのゲート端子の電位に応じてオン又はオフして所定の低電位レベルの第１のスイッチ制御信号ＡＳＷ１’を通過させ又は阻止するよう構成されている。
【００３４】
第３のアナログスイッチ１３は、第１のアナログスイッチ１１の一方の入出力端子１１ａに接続された一方の入出力端子１３ａの電位がその制御端子１３ｃ（第３の制御端子）の電位をその第２の閾値電圧分上回るか否かに応じてオン又はオフして第１のアナログスイッチ１１の一方の入出力端子１１ａと制御端子１１ｃとを短絡又は遮断するようＰ型ＭＯＳトランジスタを用いて構成されている。Ｐ型ＭＯＳトランジスタの数は限定されない。具体的には、Ｐ型ＭＯＳトランジスタの一方の主端子と他方の主端子とが、それぞれ、一方の入出力端子１３ａ（第３の入出力端子）と他方の入出力端子１３ｂ（第４の入出力端子）とを構成し、且つ、Ｐ型ＭＯＳトランジスタのゲート端子が制御端子１３ｃ（第３の制御端子）を構成している。
【００３５】
ゲート信号生成回路１４は、互いに直列に接続された一対のＰ型ＭＯＳトランジスタ及びＮ型ＭＯＳトランジスタで構成されている。この一対のＰ型ＭＯＳトランジスタ及びＮ型ＭＯＳトランジスタのそれぞれの主端子がそれぞれ第１のアナログスイッチ１１の一方の入出力端子１１ａ及び所定の低電位レベルの電位を与える低位電源に接続されている。この一対のＰ型ＭＯＳトランジスタ及びＮ型ＭＯＳトランジスタのそれぞれのゲート端子は互いに接続され、この互いに接続されたゲート端子に第２のスイッチ制御信号ＡＳＷ２’が入力されている。そして、この互いに接続されたゲート端子の電位がＮＭＯＳゲート信号ＡＳＷ２Ｎとして出力され、この一対のＰ型ＭＯＳトランジスタ及びＮ型ＭＯＳトランジスタの互いの接続点の電位がＰＭＯＳゲート信号ＡＳＷ２Ｐとして出力されるよう構成されている。
【００３６】
なお、本実施の形態２では、第１のアナログスイッチ１１、第２のアナログスイッチ１２、及び第３のアナログスイッチ１３で用いられる上述のＰ型ＭＯＳトランジスタの閾値電圧は実質的に同じ（設計上同じ）である。
【００３７】
［動作］
次に、以上のように構成された本実施の形態２のアナログスイッチ回路の動作例を説明する。ここでは、所定の低電位レベルから所定の高電位レベル以上までの電位を有する伝送信号を阻止する場合におけるアナログスイッチ回路の動作を説明する。
【００３８】
このアナログスイッチ回路は、第１のアナログスイッチ１１をオフする方法として、第２のアナログスイッチ１２と第３のアナログスイッチ１３とを利用することで３つの動作モードを取ることができる。
【００３９】
＜第１の動作モード＞
所定の高電位レベル以下の電位を有する伝送信号を対象として第１のアナログスイッチ１１をオフさせる動作を第１の動作モードとして述べる。
【００４０】
まず、スイッチ制御部１５は、第３のアナログスイッチ１３に所定の高電位レベルの第３の制御信号ＡＳＷ３’を出力する。伝送信号の電位（入力信号端子Ａの電位）は所定の高電位レベル以下であるため、第３のアナログスイッチ１３のＰ型ＭＯＳトランジスタがオフし、第１のアナログスイッチ１１のＰ型ＭＯＳのゲート端子は伝送信号の電位（入力信号端子Ａの電位）の影響を受けない。
【００４１】
次に、スイッチ制御部１５は、所定の高電位レベルの第１のスイッチ制御信号（ＡＳＷ１’）と、所定の高電位レベルの第２のスイッチ制御信号ＡＳＷ２’とを出力する。すると、ゲート信号生成回路１４では、Ｎ型ＭＯＳトランジスタがオンし、第２のアナログスイッチ１２のＰ型ＭＯＳトランジスタのゲート端子には所定の低電位レベルのＰＭＯＳゲート信号ＡＳＷ２Ｐが出力される。一方、第２のアナログスイッチ１２のＮ型ＭＯＳトランジスタのゲート端子には第２のスイッチ制御信号ＡＳＷ２’がＮＭＯＳゲート信号ＡＳＷ２Ｎとして出力され、所定の高電位レベルの電位が印加される。よって第２のアナログスイッチ１２はオンし、第１のスイッチ制御信号ＡＳＷ１’が第１のアナログスイッチ１１のＰ型ＭＯＳトランジスタのゲート端子にゲート信号ＡＳＷ１として出力される。その結果、第１のアナログスイッチ１１のＰ型ＭＯＳトランジスタのゲート端子には所定の高電位レベルの電位が印加される。伝送信号の電位（入力信号端子Ａの電位）は所定の高電位レベルの電位以下であるため、第１のアナログスイッチ１１のＰ型ＭＯＳトランジスタはオフし、入力信号端子Ａから出力信号端子Ｂへ向かう伝送信号を阻止する。
【００４２】
このように、所定の高電位レベルの電位を有する伝送信号については、アナログスイッチ回路が第１の動作モードを取ることで、第１のアナログスイッチ１１をオフさせて入力信号端子Ａから出力信号端子Ｂへ向かう伝送信号を阻止することができる。
【００４３】
＜第２の動作モード＞
所定の高電位レベルより高い電位を有する伝送信号を対象として第１のアナログスイッチ１１をオフさせる動作を第２の動作モードとして述べる。
【００４４】
まず、スイッチ制御部１５は、第３のアナログスイッチ１３に所定の低電位レベルの第３の制御信号ＡＳＷ３’を出力する。伝送信号の電位（入力信号端子Ａの電位）は所定の高電位レベルより高いので、第３のアナログスイッチ１３のＰ型ＭＯＳトランジスタがオンし、第１のアナログスイッチ１１のＰ型ＭＯＳのゲート端子は一方の入出力端子１１ａと短絡され、当該ゲート端子に伝送信号がゲート信号ＡＳＷ１として出力される。
【００４５】
次に、スイッチ制御部１５はゲート信号生成回路１４に所定の低電位レベルの第２のスイッチ制御信号ＡＳＷ２’を出力する。ゲート信号生成回路１４では、Ｐ型ＭＯＳトランジスタがオンし、第２のアナログスイッチ１２のＰ型ＭＯＳトランジスタのゲート端子に伝送信号がＰＭＯＳゲート信号ＡＳＷ２Ｐとして出力される。一方、第２のアナログスイッチ１２のＮ型ＭＯＳトランジスタのゲート端子には第２のスイッチ制御信号ＡＳＷ２’がＮＭＯＳゲート信号ＡＳＷ２Ｎとして出力され、所定の低電位レベルの電位が印加される。この状態において、第２のアナログスイッチ１２はオフし、しかも、Ｐ型ＭＯＳトランジスタのゲート端子に伝送信号の電位が印加されているため、自身がオフして、その一対の主端子間の通過を阻止可能な信号の電位は、所定の低電位レベルの電位以上で且つ伝送信号の電位（入力信号端子Ａの電位）＋Ｐ型ＭＯＳトランジスタの閾値電圧を下回る範囲の電位となる。
【００４６】
もし、第２のアナログスイッチ１２が従来のアナログスイッチのように構成されていれば、ゲート端子に所定の高電位レベルの電位が印加されるので、伝送信号が所定の高電位レベル以上、特に所定の高電位レベル＋Ｐ型ＭＯＳトランジスタの閾値電圧以上の電位であった場合には、第２のアナログスイッチ１２は完全にオフしきれず、リーク電流が入力信号端子Ａから第３のアナログスイッチ１３と第２のアナログスイッチとを通って流れる。そして、このリーク電流のため、第１のアナログスイッチ１１のゲート端子の電位が降下して、第１のアナログスイッチ１１に電流リークが発生する。
【００４７】
しかし、本実施の形態２では、第２のアナログスイッチ１２のＰ型ＭＯＳトランジスタのゲート端子が第１のアナログスイッチ１１の制御端子１１ｃ（入力信号端子Ａ）と接続されているその主端子と同電位になるため、第２のアナログスイッチ１２は完全にオフしてオン電流は流れない。その結果、第１のアナログスイッチ１１のＰ型ＭＯＳのゲート端子は入力信号端子Ａに接続されているその主端子と同電位となり、第１のアナログスイッチ１１の電流リークは発生しない。その結果、入力信号端子Ａから出力信号端子Ｂへ向かう伝送信号が阻止される。
【００４８】
このように、所定の高電位レベルより高い電位を有する伝送信号については、アナログスイッチ回路が第２の動作モードを取ることで、第１のアナログスイッチ１１をオフさせて入力信号端子Ａから出力信号端子Ｂへ向かう伝送信号を阻止することができる。
【００４９】
＜第３の動作モード＞
所定の低電位レベルから所定の高電位レベル以上の電位を有する伝送信号を対象として第１のアナログスイッチ１１をオフさせる動作を第３の動作モードとして述べる。
【００５０】
まず、スイッチ制御部１５は、第３のアナログスイッチ１３に所定の高電位レベルの第３の制御信号ＡＳＷ３’を出力する。この状態においては、第３のアナログスイッチ１３のＰ型ＭＯＳトランジスタは、伝送信号の電位（入力信号端子Ａの電位）が所定の高電位レベル＋Ｐ型ＭＯＳトランジスタの閾値電圧を下回る場合にオフする。
【００５１】
次に、スイッチ制御部１５は、所定の低電位レベルの第２のスイッチ制御信号ＡＳＷ２’を出力する。これにより、第２のアナログスイッチ１２のＮ型ＭＯＳトランジスタのゲート端子には所定の低電位レベルの電位が印加される。また、ゲート信号生成回路１４では、Ｐ型ＭＯＳトランジスタがオンし、第２のアナログスイッチ１２のＰ型ＭＯＳトランジスタのゲート端子には伝送信号の電位が印加される。この状態においては、第２のアナログスイッチ１２のＰ型ＭＯＳトランジスタの一対の主端子間の通過を阻止可能な信号の電位は、所定の低電位レベルの電位以上で且つ伝送信号の電位（入力信号端子Ａの電位）＋Ｐ型ＭＯＳトランジスタの閾値電圧を下回る範囲の電位となる。
【００５２】
また、スイッチ制御部１５は、所定の高電位レベルの第１のスイッチ制御信号ＡＳＷ１’を出力する。
【００５３】
｛第１の動作領域｝
この状態で、伝送信号の電位（入力信号端子Ａの電位）が所定の高電位レベル−Ｐ型ＭＯＳトランジスタの閾値電圧以下である場合、アナログスイッチ回路は以下のように動作する。
【００５４】
第３のアナログスイッチ１３のＰ型ＭＯＳトランジスタは、そのゲート端子の電位が所定の高電位レベルの電位であるため、オフする。
【００５５】
第２のアナログスイッチ１２のＰ型ＭＯＳトランジスタは、そのゲート端子に伝送信号の電位が印加されるとともにその一方の主端子に所定の高電位レベルの電位が印加されているため、オンする。これにより、第１のアナログスイッチ１１のＰ型ＭＯＳトランジスタのゲート端子には第１のスイッチ制御信号ＡＳＷ１’がゲート信号ＡＳＷ１として出力され、所定の高電位レベルの電位が印加される。
【００５６】
図３は第３の動作モードにおける第１のアナログスイッチ１１のＰ型ＭＯＳトランジスタのゲート端子及び主端子の電位変化を示す図であり、（ａ）はゲート端子の電位変化を示す図、（ｂ）はゲート端子−主端子間電圧（主端子に対するゲート端子の差電圧）の変化を示す図である。
【００５７】
図３（ａ）及び図３（ｂ）においては、伝送信号が所定の低電位レベルの電位から所定の高電位レベル以上の電位まで直線的に上昇し、そこから所定の低電位レベルの電位まで直線的に下降する場合を例示している。なお、図３（ａ）で、Ｐ型ＭＯＳトランジスタのゲート端子の電位を「ＡＳＷ１」の記号で示し、第１のスイッチ制御信号の電位を「ＡＳＷ１’」の記号で示し、伝送信号の電位を「入力端子Ａ」の記号で示している。
【００５８】
図３（ａ）に示す「第２のアナログスイッチオン状態」の領域が上述の動作領域である。この動作領域では、第２のアナログスイッチ１２がオンすることにより、第１のアナログスイッチ１１のゲート端子の電位（ＡＳＷ１）は第１のスイッチ制御信号ＡＳＷ１’の所定の高電位レベルの電位となる。その結果、図３（ｂ）に示すように、第１のアナログスイッチ１１のＰ型ＭＯＳトランジスタのゲート端子−主端子間の電圧が常にゼロ以上であるため、第１のアナログスイッチ１１のＰ型ＭＯＳトランジスタはオフし、入力信号端子Ａからの伝送信号は阻止される。
【００５９】
｛第２の動作領域｝
上述の状態で、伝送信号の電位（入力信号端子Ａの電位）が所定の高電位レベル−Ｐ型ＭＯＳトランジスタの閾値電圧を上回り且つ所定の高電位レベル＋Ｐ型ＭＯＳトランジスタの閾値電圧を下回る場合、アナログスイッチ回路は以下のように動作する。
【００６０】
図３（ａ）に示す「第２、第３のアナログスイッチオフ状態」の領域がこの動作領域である。この動作領域では、第２のアナログスイッチ１２及び第３のアナログスイッチ１３が共にオフするので、第１のアナログスイッチ１１のＰ型ＭＯＳトランジスタのゲート端子の電位（ＡＳＷ１）がそのまま維持される。
【００６１】
詳しく説明すると、伝送信号の電位が所定の高電位レベル−Ｐ型ＭＯＳトランジスタの閾値電圧の電位を跨ぐ様に低位から高位の電位へ遷移した場合、第３のアナログスイッチ１３は、依然として、伝送信号の電位（入力信号端子Ａの電位）が所定の高電位レベル＋Ｐ型ＭＯＳトランジスタの閾値電圧を下回るのでオフを維持する。一方、第２のアナログスイッチ１２は、ゲート端子の電位が上述の伝送信号の電位の遷移に伴って遷移し、伝送信号の電位が、所定の高電位レベルの電位（ＡＳＷ１’）−Ｐ型ＭＯＳトランジスタの閾値電圧を上回り且つ所定の高電位レベルの電位（ＡＳＷ１’）＋Ｐ型ＭＯＳトランジスタの閾値電圧を下回る範囲の電位である場合にはオフするものとなる。従って、第２のアナログスイッチ１２はオフする。
【００６２】
これにより、第１のアナログスイッチ１１のＰ型ＭＯＳトランジスタのゲート端子の電位（ＡＳＷ１）は直前の第２のアナログスイッチ１２がオンしている状態における電位、すなわち所定の高電位レベルの電位（ＡＳＷ１’）を維持し、第１のアナログスイッチ１１はオフ状態を継続する。
【００６３】
その結果、図３（ｂ）に示すように第１のアナログスイッチ１１のＰ型ＭＯＳトランジスタのゲート端子−主端子間の電圧が当該Ｐ型ＭＯＳトランジスタの閾値電圧以下とならないため、第１のアナログスイッチ１１のＰ型ＭＯＳトランジスタがオフし、入力信号端子Ａからの伝送信号は阻止される。
【００６４】
一方、伝送信号の電位が所定の高電位レベル＋Ｐ型ＭＯＳトランジスタの閾値電圧の電位を跨ぐ様に高位から低位の電位へ遷移した場合、後述するようにその前の状態（第３の動作領域）において、第１のアナログスイッチ１１のＰ型ＭＯＳトランジスタのゲート端子の電位が主端子の電位と同電位であるため、上述の場合と同様に、第１のアナログスイッチ１１のＰ型ＭＯＳトランジスタがオフし、入力信号端子Ａからの伝送信号が阻止される。
【００６５】
｛第３の動作領域｝
上述の状態で、伝送信号の電位（入力信号端子Ａの電位）が所定の高電位レベル＋Ｐ型ＭＯＳトランジスタの閾値電圧以上である場合、アナログスイッチ回路は以下のように動作する。
【００６６】
第３のアナログスイッチ１３のＰ型ＭＯＳトランジスタのゲート端子には所定の高電位レベルの電位が印加されているが、伝送信号の電位（入力信号端子Ａの電位）が所定の高電位レベル＋Ｐ型ＭＯＳトランジスタの閾値電圧以上であるため、第３のアナログスイッチ１３はオンする。
【００６７】
一方、第２のアナログスイッチ１２のＰ型ＭＯＳトランジスタは、そのゲート端子に伝送信号の電位が印加されていて、第１のアナログスイッチ１１の制御端子１１ｃに接続された主端子の電位が、伝送信号の電位＋Ｐ型ＭＯＳトランジスタの閾値電圧を下回る範囲の電位である限りオフする。
【００６８】
図３（ａ）に示す「第３のアナログスイッチオン状態」がこの動作領域である。この動作領域では、第３のアナログスイッチ１３がオンすることにより、第１のアナログスイッチ１１のゲート端子には伝送信号の電位が常に印加される。その結果、図３（ｂ）に示すように第１のアナログスイッチ１１のゲート端子−主端子間の電圧が常にゼロであるため、第１のアナログスイッチ１１がオフし、入力信号端子Ａからの伝送信号は阻止される。
【００６９】
以上に説明したように、伝送信号が所定の低電位レベルから所定の高電位レベル以上の電位を有する場合、スイッチ制御部１５から上述したような第１乃至第３のスイッチ制御信号ＡＳＷ１’〜 ＡＳＷ３’を出力することにより、第１のアナログスイッチ１１を好適にオフして、入力信号端子Ａから出力信号端子Ｂに向かう伝送信号を阻止することができる。
【００７０】
＜第１乃至第３の動作モードのまとめ＞
以上に説明したように、伝送信号の電位状態よって、第１の動作モードと第２の動作モードとを採用することで、第１のアナログスイッチ１１を好適にオフして、伝送信号を阻止することができる。また、第３の動作モードについては、所定の低電位レベルから所定の高電位レベル以上の電位の伝送信号を、第１のアナログスイッチ１１をオフして好適に阻止することができる。
【００７１】
＜伝送信号の通過動作＞
次に、入力信号端子Ａから出力信号端子Ｂへ伝送信号を通過させる場合のアナログスイッチ回路の動作を説明する。
【００７２】
アナログスイッチにて通過させることが可能な伝送信号の電位範囲が所定の低電位レベルの電位から所定の高電位レベルの電位以下であることは周知の事実である。
【００７３】
まず、スイッチ制御部１５は、第３のアナログスイッチ１３に所定の高電位レベルの第３の制御信号ＡＳＷ３’を出力する。伝送信号の電位は所定の高電位レベル以下であるため、第３のアナログスイッチ１３のＰ型ＭＯＳトランジスタはオフする。これにより、第１のアナログスイッチ１１のＰ型ＭＯＳトランジスタのゲート端子と主端子との間が遮断される。
【００７４】
次に、スイッチ制御部１５は、所定の低電位レベルの第１のスイッチ制御信号ＡＳＷ１’と、所定の高電位レベルの第２のスイッチ制御信号ＡＳＷ２’とを出力する。これにより、第２のアナログスイッチ１２のＮ型ＭＯＳトランジスタがオンする。また、ゲート信号生成回路１４のＮ型ＭＯＳトランジスタがオンして所定の低電位レベルの電位が第２のアナログスイッチ１２のＰ型ＭＯＳトランジスタのゲート端子に印加され、当該第２のアナログスイッチ１２のＰ型ＭＯＳトランジスタがオンする。これにより、第１の制御信号ＡＳＷ１Ｐ’が第１のアナログスイッチ１１のＰ型ＭＯＳトランジスタのゲート端子にゲート信号ＡＳＷ１として出力される。
【００７５】
その結果、第１のアナログスイッチ１１のＰ型ＭＯＳトランジスタゲート端子に所定の低電位レベルの電位が印加され、第１のアナログスイッチ１１はオンし、入力信号端子Ａから伝送信号が出力信号端子Ｂへ通過される。
【００７６】
（実施の形態３）
図４は本発明の実施の形態３に係るアナログスイッチ回路の構成を示す回路図である。本実施の形態３のアナログスイッチ回路は実施の形態２のアナログスイッチ回路と以下の点で相違し、これ以外は同様である。本実施の形態３のアナログスイッチ回路では、第１のアナログスイッチ１１において、Ｐ型ＭＯＳトランジスタに並列にＮ型ＭＯＳトランジスタが接続され、そのゲートに、第１のスイッチ制御信号ＡＳＷ１’をインバータ１７により反転してなるゲート信号ＡＳＷ１Ｎが入力されている。Ｎ型ＭＯＳトランジスタの数が限定されない。
【００７７】
実施の形態２の第１のアナログスイッチ１１の構成では、所定の低電位レベル付近の電位の伝送信号を通過させることが困難である。しかし、上述のようにＰ型ＭＯＳトランジスタに対してＮ型ＭＯＳトランジスタを並列に接続すると、Ｐ型ＭＯＳトランジスタと同時にＮ型ＭＯＳトランジスタがオンし、このＮ型ＭＯＳトランジスタを通じて、所定の低電位レベル付近の電位の伝送信号を通過させることができる。
【００７８】
（実施の形態４）
本発明の実施の形態４は、実施の形態２のアナログスイッチ回路において、ＭＯＳトランジスタの寄生ダイオードによる電流リークを防止したアナログスイッチ回路を例示するものである。なお、ＭＯＳトランジスタの寄生ダイオードによる電流リークを防止する方策として、これ以外に、例えばＭＯＳトランジスタのウェル電位を所定の電位に維持する等、種々の方策が知られている。従って、本実施の形態４の方策は好ましい形態であるが、本発明の必須の構成要素ではない。また、Ｐ型ＭＯＳトランジスタはソース端子とウェル端子が接続されることにより、ドレイン端子側がアノード、ソース端子側がカソードとなるダイオードが寄生素子として発生する。また、Ｎ型ＭＯＳトランジスタはソース端子とウェル端子が接続されることにより、ソース端子側がアノード、ドレイン端子側がカソードとなるダイオードが寄生素子として発生する。この寄生素子を寄生ダイオードと呼ぶ。
【００７９】
図５は本発明の実施の形態４に係るアナログスイッチ回路の構成を示す回路図である。本実施の形態４のアナログスイッチ回路は実施の形態２のアナログスイッチ回路と以下の点で相違し、これ以外は同様である。
【００８０】
以下、この相違点を説明する。
【００８１】
本実施の形態４では、第１のアナログスイッチ１１は、互いに直列に接続された２つのＰ型ＭＯＳトランジスタの一方のトランジスタの主端子と他方のトランジスタの主端子とがそれぞれ一方の入出力端子１１ａと他方の入出力端子１１ｂとを構成し、且つ、この２つのＰ型ＭＯＳトランジスタのゲート端子が互いに接続されて制御端子１１ｃを構成するよう構成されている。
【００８２】
第３のアナログスイッチ１３は、互いに直列に接続された２つのＰ型ＭＯＳトランジスタの一方のトランジスタの主端子と他方のトランジスタの主端子とがそれぞれ入出力端子１３ａと入出力端子１３ｂとを構成し、且つ、この２つのＰ型ＭＯＳトランジスタのゲート端子が互いに接続されて制御端子１３ｃを構成するよう構成されている。
【００８３】
第１のアナログスイッチ１１及び第３のアナログスイッチ１３のそれぞれの２つのＰ型ＭＯＳトランジスタは、それぞれの寄生ダイオードの順方向が互いに反対方向を向くようにそれぞれの主端子とそれぞれのウェル端子とが接続されて構成されている。
【００８４】
図１２は互いに直列に接続された一対のＭＯＳトランジスタにおけるそれぞれの寄生ダイオードの順方向が互いに反対方向を向いた構成例を示す回路図である。
【００８５】
第１のアナログスイッチ１１及び第３のアナログスイッチ１３のそれぞれの２つのＰ型ＭＯＳトランジスタは、図５では、図１２（ａ）に示すように構成されているが、図１２（ｂ）に示すように構成してもよい。
【００８６】
第２のアナログスイッチ１２のＰ型ＭＯＳトランジスタ及びＮ型ＭＯＳトランジスタは、それぞれの寄生ダイオードの順方向が制御信号経路２１における第１のアナログスイッチ１１の制御端子１１ｃに向かう方向となるようにそれぞれの主端子とそれぞれのウェル端子とが接続されて構成されている。
【００８７】
ゲート信号生成回路１４の一対のＰ型ＭＯＳトランジスタ及びＮ型ＭＯＳトランジスタは、それぞれの寄生ダイオードの順方向が低位電源から第１のアナログスイッチ１１の一方の入出力端子１１ａに向かう方向となるようにそれぞれの主端子とそれぞれのウェル端子とが接続されて構成されている。
【００８８】
以上の構成によれば、第１のアナログスイッチ１１と第３のアナログスイッチ１３では、２つのＰ型ＭＯＳトランジスタの寄生ダイオードの順方向が互いに反対方向となっているので、寄生ダイオードによる電流リークが防止される。
【００８９】
また、ゲート信号生成回路１４の一対のＰ型ＭＯＳトランジスタ及びＮ型ＭＯＳトランジスタでは、それぞれの寄生ダイオードの順方向が低位電源から当該低位電源より電位の高い伝送信号が入力される第１のアナログスイッチ１１の一方の入出力端子１１ａに向かう方向となっているので、寄生ダイオードによる電流リークが防止される。
【００９０】
また、第２のアナログスイッチ１２においては、寄生ダイオードによる電流リークが問題になるのはそのオフ時である。第２のアナログスイッチ１２は、少なくとも第３のアナログスイッチ１３がオンする時にはオフする。第３のアナログスイッチ１３は、伝送信号の電位が所定の高電位レベルの電位をＰ型ＭＯＳトランジスタの閾値電圧分上回る場合にオンし、第１のアナログスイッチ１１の制御端子１１ｃの電位を伝送信号と同電位にする。これにより、第１のアナログスイッチ１１の電流リークが防止されるのであるが、このとき、第２のアナログスイッチ１２では、第１のアナログスイッチ１１の制御端子１１ｃに接続された入出力端子の電位が他方の入出力端子の電位より高くなる。もし、スイッチ制御部１５に第２のアナログスイッチ１２を通じてリーク電流が流れると、第１のアナログスイッチ１１の制御端子１１ｃの電位が下降して、第１のアナログスイッチ１１の電流リークを防止する効果が減殺される。よって、上述のように寄生ダイオードの順方向が制御信号経路２１における第１のアナログスイッチ１１の制御端子１１ｃに向かう方向となるよう構成することにより、寄生ダイオードによる電流リークが防止され、ひいては、第１のアナログスイッチ１１の電流リークを防止する効果を好適に得ることができる。
【００９１】
（実施の形態５）
本発明の実施の形態５は、実施の形態３のアナログスイッチ回路において、ＭＯＳトランジスタの寄生ダイオードによる電流リークを防止したアナログスイッチ回路を例示するものである。
【００９２】
図６は本実施の形態５に係るアナログスイッチ回路の構成を示す回路図である。本実施の形態５のアナログスイッチ回路は実施の形態３のアナログスイッチ回路と比較すると、以下の点で相違し、これ以外は同様である。
【００９３】
すなわち、第１のアナログスイッチ１１は、互いに直列に接続された２つのＰ型ＭＯＳトランジスタと互いに直列に接続された２つのＮ型ＭＯＳトランジスタとが互いに並列に接続され、２つのＰ型ＭＯＳトランジスタ及び２つのＮ型ＭＯＳトランジスタの一方のトランジスタの主端子と他方のトランジスタの主端子とがそれぞれ一方の入出力端子１１ａと他方の入出力端子１１ｂとを構成し、この２つのＰ型ＭＯＳトランジスタのゲート端子が互いに接続されて制御端子１１ｃを構成し、且つこの２つのＮ型ＭＯＳトランジスタのゲート端子に第１のスイッチ制御信号ＡＳＷ１’がインバータ１７により反転されてなるゲート信号ＡＳＷ１Ｎが入力されるよう構成されている。そして、２つのＮ型ＭＯＳトランジスタの寄生ダイオードの順方向が互いに反対方向となっている。
【００９４】
図１３は、互いに直列に接続された２つのＰ型ＭＯＳトランジスタの対と互いに直列に接続された２つのＮ型ＭＯＳトランジスタの対とが互いに並列に接続された２対のＭＯＳトランジスタの各対におけるそれぞれの寄生ダイオードの順方向が互いに反対方向を向いた構成例を示す回路図である。第１のアナログスイッチ１１は、第１のアナログスイッチ１１は、図６では、図１３（ａ）に示すように構成されているが、図１３（ｂ）乃至図１３（ｄ）に示すように構成してもよい。
【００９５】
この構成によれば、所定の低電位レベル付近の電位の伝送信号を通過させることができるとともに、Ｎ型ＭＯＳトランジスタの寄生ダイオードによる電流リークを防止することができる。
【００９６】
（実施の形態６）
本発明の実施の形態６は、実施の形態１のアナログスイッチ回路のうち、低位電源の電位より低い伝送信号を阻止するアナログスイッチ回路の具体的な構成を例示するものである。
【００９７】
［構成］
図７は実施の形態６に係るアナログスイッチ回路の構成を示す回路図である。本実施の形態６のアナログスイッチ回路は、実施の形態１の各構成要素が以下のように構成されている。
【００９８】
第１のアナログスイッチ１１はＮ型ＭＯＳトランジスタを用いて構成されている。そして、このＮ型ＭＯＳトランジスタの一方の主端子と他方の主端子とがそれぞれ上述の一方の入出力端子１１ａ（第１の入出力端子）と他方の入出力端子１１ｂ（第２の入出力端子）とを構成し、且つ、Ｎ型ＭＯＳトランジスタのゲート端子が制御端子１１ｃ（第１の制御端子）を構成している。なお、第１のアナログスイッチ１１は、伝送信号の通過及び阻止を行なうトランジスタとしてＮ型ＭＯＳトランジスタを用いればよく、Ｎ型ＭＯＳトランジスタの数は限定されない。
【００９９】
第２のアナログスイッチ１２は、互いに並列に接続されたＰ型ＭＯＳトランジスタとＮ型ＭＯＳトランジスタとで構成されている。そして、Ｐ型ＭＯＳトランジスタとＮ型ＭＯＳトランジスタとの２つの接続点が、それぞれ、制御信号経路２１に接続されている。Ｐ型ＭＯＳトランジスタのゲート端子及びＮ型ＭＯＳトランジスタのゲート端子が、それぞれ、制御端子１２ａ（第２の制御端子）及び制御端子１２ｂ（第２の制御端子）を構成している。本実施の形態６では、制御端子１２ｂが上述の「一方の制御端子」であり、制御端子１２ａが上述の「他方の制御端子」である。Ｐ型ＭＯＳトランジスタのゲート端子及びＮ型ＭＯＳトランジスタのゲート端子には、それぞれ、ＰＭＯＳゲート信号ＡＳＷ２Ｐ及びＮＭＯＳゲート信号ＡＳＷ２Ｎが入力される。Ｐ型ＭＯＳトランジスタは、そのゲート端子の電位に応じてオン又はオフして所定の高電位レベルの第１のスイッチ制御信号ＡＳＷ１’を通過させ又は阻止するよう構成されている。Ｎ型ＭＯＳトランジスタは、そのゲート端子の電位に応じてオン又はオフして所定の低電位レベルの第１のスイッチ制御信号ＡＳＷ１’を通過させ又は阻止するよう構成されている。
【０１００】
第３のアナログスイッチ１３は、第１のアナログスイッチ１１の一方の入出力端子１１ａに接続された一方の入出力端子１３ａの電位がその制御端子１３ｃ（第３の制御端子）の電位をその第２の閾値電圧分下回るか否かに応じてオン又はオフして第１のアナログスイッチ１１の一方の入出力端子１１ａと制御端子１１ｃとを短絡又は遮断するようＮ型ＭＯＳトランジスタを用いて構成されている。Ｎ型ＭＯＳトランジスタの数は限定されない。具体的には、Ｎ型ＭＯＳトランジスタの一方の主端子と他方の主端子とが、それぞれ、一方の入出力端子１３ａ（第３の入出力端子）と他方の入出力端子１３ｂ（第４の入出力端子）とを構成し、且つ、Ｎ型ＭＯＳトランジスタのゲート端子が制御端子１３ｃ（第３の制御端子）を構成している。
【０１０１】
ゲート信号生成回路１４は、互いに直列に接続された一対のＰ型ＭＯＳトランジスタ及びＮ型ＭＯＳトランジスタで構成されている。この一対のＰ型ＭＯＳトランジスタ及びＮ型ＭＯＳトランジスタのそれぞれの主端子がそれぞれ所定の高電位レベルの電位を与える高位電源及び第１のアナログスイッチ１１の一方の入出力端子１１ａに接続されている。この一対のＰ型ＭＯＳトランジスタ及びＮ型ＭＯＳトランジスタのそれぞれのゲート端子は互いに接続され、この互いに接続されたゲート端子に第２のスイッチ制御信号ＡＳＷ２’が入力されている。そして、この互いに接続されたゲート端子の電位がＰＭＯＳゲート信号ＡＳＷ２Ｐとして出力され、この一対のＰ型ＭＯＳトランジスタ及びＮ型ＭＯＳトランジスタの互いの接続点の電位がＮＭＯＳゲート信号ＡＳＷ２Ｎとして出力されるよう構成されている。
【０１０２】
なお、本実施の形態６では、第１のアナログスイッチ１１、第２のアナログスイッチ１２、及び第３のアナログスイッチ１３で用いられる上述のＮ型ＭＯＳトランジスタの閾値電圧は実質的に同じ（設計上同じ）である。
【０１０３】
［動作］
次に、以上のように構成された本実施の形態６のアナログスイッチ回路の動作例を説明する。ここでは、所定の高電位レベルから所定の低電位レベル以下までの電位を有する伝送信号を阻止する場合におけるアナログスイッチ回路の動作を説明する。
【０１０４】
このアナログスイッチ回路は、第１のアナログスイッチ１１をオフする方法として、第２のアナログスイッチ１２と第３のアナログスイッチ１３とを利用することで３つの動作モードを取ることができる。
【０１０５】
＜第１の動作モード＞
所定の低電位レベル以上の電位を有する伝送信号を対象として第１のアナログスイッチ１１をオフさせる動作を第１の動作モードとして述べる。
【０１０６】
まず、スイッチ制御部１５は、第３のアナログスイッチ１３に所定の低電位レベルの第３の制御信号ＡＳＷ３’を出力する。伝送信号の電位（入力信号端子Ａの電位）は所定の低電位レベル以上であるため、第３のアナログスイッチ１３のＮ型ＭＯＳトランジスタがオフし、第１のアナログスイッチ１１のＮ型ＭＯＳのゲート端子は伝送信号の電位（入力信号端子Ａの電位）の影響を受けない。
【０１０７】
次に、スイッチ制御部１５は、所定の低電位レベルの第１のスイッチ制御信号（ＡＳＷ１’）と、所定の低電位レベルの第２のスイッチ制御信号ＡＳＷ２’とを出力する。すると、ゲート信号生成回路１４では、Ｐ型ＭＯＳトランジスタがオンし、第２のアナログスイッチ１２のＮ型ＭＯＳトランジスタのゲート端子には所定の高電位レベルのＮＭＯＳゲート信号ＡＳＷ２Ｎが出力される。一方、第２のアナログスイッチ１２のＰ型ＭＯＳトランジスタのゲート端子には第２のスイッチ制御信号ＡＳＷ２’がＰＭＯＳゲート信号ＡＳＷ２Ｐとして出力され、所定の低電位レベルの電位が印加される。よって第２のアナログスイッチ１２はオンし、第１のスイッチ制御信号ＡＳＷ１’が第１のアナログスイッチ１１のＮ型ＭＯＳトランジスタのゲート端子にゲート信号ＡＳＷ１として出力される。その結果、第１のアナログスイッチ１１のＮ型ＭＯＳトランジスタのゲート端子には所定の低電位レベルの電位が印加される。伝送信号の電位（入力信号端子Ａの電位）は所定の低電位レベルの電位以上であるため、第１のアナログスイッチ１１のＮ型ＭＯＳトランジスタはオフし、入力信号端子Ａから出力信号端子Ｂへ向かう伝送信号を阻止する。
【０１０８】
このように、所定の低電位レベルの電位を有する伝送信号については、アナログスイッチ回路が第１の動作モードを取ることで、第１のアナログスイッチ１１をオフさせて入力信号端子Ａから出力信号端子Ｂへ向かう伝送信号を阻止することができる。
【０１０９】
＜第２の動作モード＞
所定の低電位レベルより低い電位を有する伝送信号を対象として第１のアナログスイッチ１１をオフさせる動作を第２の動作モードとして述べる。
【０１１０】
まず、スイッチ制御部１５は、第３のアナログスイッチ１３に所定の高電位レベルの第３の制御信号ＡＳＷ３’を出力する。伝送信号の電位（入力信号端子Ａの電位）は所定の低電位レベルより低いので、第３のアナログスイッチ１３のＮ型ＭＯＳトランジスタがオンし、第１のアナログスイッチ１１のＮ型ＭＯＳのゲート端子は一方の入出力端子１１ａと短絡され、当該ゲート端子に伝送信号がゲート信号ＡＳＷ１として出力される。
【０１１１】
次に、スイッチ制御部１５はゲート信号生成回路１４に所定の高電位レベルの第２のスイッチ制御信号ＡＳＷ２’を出力する。ゲート信号生成回路１４では、Ｎ型ＭＯＳトランジスタがオンし、第２のアナログスイッチ１２のＮ型ＭＯＳトランジスタのゲート端子に伝送信号がＮＭＯＳゲート信号ＡＳＷ２Ｎとして出力される。一方、第２のアナログスイッチ１２のＰ型ＭＯＳトランジスタのゲート端子には第２のスイッチ制御信号ＡＳＷ２’がＰＭＯＳゲート信号ＡＳＷ２Ｐとして出力され、所定の高電位レベルの電位が印加される。この状態において、第２のアナログスイッチ１２はオフし、しかも、Ｎ型ＭＯＳトランジスタのゲート端子に伝送信号の電位が印加されているため、自身がオフして、その一対の主端子間の通過を阻止可能な信号の電位は、所定の高電位レベルの電位以下で且つ伝送信号の電位（入力信号端子Ａの電位）−Ｎ型ＭＯＳトランジスタの閾値電圧を上回る範囲の電位となる。
【０１１２】
もし、第２のアナログスイッチ１２が従来のアナログスイッチのように構成されていれば、ゲート端子に所定の低電位レベルの電位が印加されるので、伝送信号が所定の低電位レベル以下、特に所定の低電位レベル−Ｎ型ＭＯＳトランジスタの閾値電圧以下の電位であった場合には、第２のアナログスイッチ１２は完全にオフしきれず、リーク電流が入力信号端子Ａから第３のアナログスイッチ１３と第２のアナログスイッチとを通って流れる。そして、このリーク電流のため、第１のアナログスイッチ１１のゲート端子の電位が上昇して、第１のアナログスイッチ１１に電流リークが発生する。
【０１１３】
しかし、本実施の形態６では、第２のアナログスイッチ１２のＮ型ＭＯＳトランジスタのゲート端子が第１のアナログスイッチ１１の制御端子１１ｃ（入力信号端子Ａ）と接続されているその主端子と同電位になるため、第２のアナログスイッチ１２は完全にオフしてオン電流は流れない。その結果、第１のアナログスイッチ１１のＮ型ＭＯＳのゲート端子は入力信号端子Ａに接続されているその主端子と同電位となり、第１のアナログスイッチ１１の電流リークは発生しない。その結果、入力信号端子Ａから出力信号端子Ｂへ向かう伝送信号が阻止される。
【０１１４】
このように、所定の低電位レベルより低い電位を有する伝送信号については、アナログスイッチ回路が第２の動作モードを取ることで、第１のアナログスイッチ１１をオフさせて入力信号端子Ａから出力信号端子Ｂへ向かう伝送信号を阻止することができる。
【０１１５】
＜第３の動作モード＞
所定の高電位レベルから所定の低電位レベル以下の電位を有する伝送信号を対象として第１のアナログスイッチ１１をオフさせる動作を第３の動作モードとして述べる。
【０１１６】
まず、スイッチ制御部１５は、第３のアナログスイッチ１３に所定の低電位レベルの第３の制御信号ＡＳＷ３’を出力する。この状態においては、第３のアナログスイッチ１３のＮ型ＭＯＳトランジスタは、伝送信号の電位（入力信号端子Ａの電位）が所定の低電位レベル−Ｎ型ＭＯＳトランジスタの閾値電圧を上回る場合にオフする。
【０１１７】
次に、スイッチ制御部１５は、所定の高電位レベルの第２のスイッチ制御信号ＡＳＷ２’を出力する。これにより、第２のアナログスイッチ１２のＰ型ＭＯＳトランジスタのゲート端子には所定の高電位レベルの電位が印加される。また、ゲート信号生成回路１４では、Ｎ型ＭＯＳトランジスタがオンし、第２のアナログスイッチ１２のＮ型ＭＯＳトランジスタのゲート端子には伝送信号の電位が印加される。この状態においては、第２のアナログスイッチ１２のＮ型ＭＯＳトランジスタの一対の主端子間の通過を阻止可能な信号の電位は、所定の高電位レベルの電位以下で且つ伝送信号の電位（入力信号端子Ａの電位）−Ｎ型ＭＯＳトランジスタの閾値電圧を上回る範囲の電位となる。
【０１１８】
また、スイッチ制御部１５は、所定の低電位レベルの第１のスイッチ制御信号ＡＳＷ１’を出力する。
【０１１９】
｛第１の動作領域｝
この状態で、伝送信号の電位（入力信号端子Ａの電位）が所定の低電位レベル＋Ｎ型ＭＯＳトランジスタの閾値電圧を上回る場合、アナログスイッチ回路は以下のように動作する。
【０１２０】
第３のアナログスイッチ１３のＮ型ＭＯＳトランジスタは、そのゲート端子の電位が所定の低電位レベルの電位であるため、オフする。
【０１２１】
第２のアナログスイッチ１２のＮ型ＭＯＳトランジスタは、そのゲート端子に伝送信号の電位が印加されるとともにその一方の主端子に所定の低電位レベルの電位が印加されているため、オンする。これにより、第１のアナログスイッチ１１のＮ型ＭＯＳトランジスタのゲート端子には第１のスイッチ制御信号ＡＳＷ１’がゲート信号ＡＳＷ１として出力され、所定の低電位レベルの電位が印加される。
【０１２２】
図８は第３の動作モードにおける第１のアナログスイッチ１１のＮ型ＭＯＳトランジスタのゲート端子及び主端子の電位変化を示す図であり、（ａ）はゲート端子の電位変化を示す図、（ｂ）はゲート端子−主端子間電圧（主端子に対するゲート端子の差電圧）の変化を示す図である。
【０１２３】
図８（ａ）及び図８（ｂ）においては、伝送信号が所定の高電位レベルの電位から所定の低電位レベル以下の電位まで直線的に下降し、そこから所定の高電位レベルの電位まで直線的に上昇する場合を例示している。なお、図８（ａ）で、Ｎ型ＭＯＳトランジスタのゲート端子の電位を「ＡＳＷ１」の記号で示し、第１のスイッチ制御信号の電位を「ＡＳＷ１’」の記号で示し、伝送信号の電位を「入力端子Ａ」の記号で示している。
【０１２４】
図８（ａ）に示す「第２のアナログスイッチオン状態」の領域が上述の動作領域である。この動作領域では、第２のアナログスイッチ１２がオンすることにより、第１のアナログスイッチ１１のゲート端子の電位（ＡＳＷ１）は第１のスイッチ制御信号ＡＳＷ１’の所定の低電位レベルの電位となる。その結果、図８（ｂ）に示すように、第１のアナログスイッチ１１のＮ型ＭＯＳトランジスタのゲート端子−主端子間の電圧が常にゼロ以下であるため、第１のアナログスイッチ１１のＮ型ＭＯＳトランジスタはオフし、入力信号端子Ａからの伝送信号は阻止される。
【０１２５】
｛第２の動作領域｝
上述の状態で、伝送信号の電位（入力信号端子Ａの電位）が所定の低電位レベル＋Ｎ型ＭＯＳトランジスタの閾値電圧を下回り且つ所定の低電位レベル−Ｎ型ＭＯＳトランジスタの閾値電圧を上回る場合、アナログスイッチ回路は以下のように動作する。
【０１２６】
図８（ａ）に示す「第２、第３のアナログスイッチオフ状態」の領域がこの動作領域である。この動作領域では、第２のアナログスイッチ１２及び第３のアナログスイッチ１３が共にオフするので、第１のアナログスイッチ１１のＮ型ＭＯＳトランジスタのゲート端子の電位（ＡＳＷ１）がそのまま維持される。
【０１２７】
詳しく説明すると、伝送信号の電位が所定の低電位レベル＋Ｎ型ＭＯＳトランジスタの閾値電圧の電位を跨ぐ様に高位から低位の電位へ遷移した場合、第３のアナログスイッチ１３は、依然として、伝送信号の電位（入力信号端子Ａの電位）が所定の低電位レベル−Ｎ型ＭＯＳトランジスタの閾値電圧を上回るのでオフを維持する。一方、第２のアナログスイッチ１２は、ゲート端子の電位が上述の伝送信号の電位の遷移に伴って遷移し、伝送信号の電位が所定の低電位レベルの電位（ＡＳＷ１’）＋Ｎ型ＭＯＳトランジスタの閾値電圧を下回り且つ所定の低電位レベルの電位（ＡＳＷ１’）−Ｎ型ＭＯＳトランジスタの閾値電圧を上回る範囲の電位である場合にはオフするものとなる。従って、第２のアナログスイッチ１２はオフする。
【０１２８】
これにより、第１のアナログスイッチ１１のＮ型ＭＯＳトランジスタのゲート端子の電位（ＡＳＷ１）は直前の第２のアナログスイッチ１２がオンしている状態における電位、すなわち所定の低電位レベルの電位（ＡＳＷ１’）を維持し、第１のアナログスイッチ１１はオフ状態を継続する。
【０１２９】
その結果、図８（ｂ）に示すように第１のアナログスイッチ１１のＮ型ＭＯＳトランジスタのゲート端子−主端子間の電圧が当該Ｎ型ＭＯＳトランジスタの閾値電圧以上とならないため、第１のアナログスイッチ１１のＮ型ＭＯＳトランジスタがオフし、入力信号端子Ａからの伝送信号は阻止される。
【０１３０】
一方、伝送信号の電位が所定の低電位レベル−Ｎ型ＭＯＳトランジスタの閾値電圧の電位を跨ぐ様に低位から高位の電位へ遷移した場合、後述するようにその前の状態（第３の動作領域）において、第１のアナログスイッチ１１のＮ型ＭＯＳトランジスタのゲート端子の電位が主端子の電位と同電位であるため、上述の場合と同様に、第１のアナログスイッチ１１のＮ型ＭＯＳトランジスタがオフし、入力信号端子Ａからの伝送信号が阻止される。
【０１３１】
｛第３の動作領域｝
上述の状態で、伝送信号の電位（入力信号端子Ａの電位）が所定の低電位レベル−Ｎ型ＭＯＳトランジスタの閾値電圧以下である場合、アナログスイッチ回路は以下のように動作する。
【０１３２】
第３のアナログスイッチ１３のＮ型ＭＯＳトランジスタのゲート端子には所定の低電位レベルの電位が印加されているが、伝送信号の電位（入力信号端子Ａの電位）が所定の低電位レベル−Ｎ型ＭＯＳトランジスタの閾値電圧以下であるため、第３のアナログスイッチ１３はオンする。
【０１３３】
一方、第２のアナログスイッチ１２のＮ型ＭＯＳトランジスタは、そのゲート端子に伝送信号の電位が印加されていて、第１のアナログスイッチ１１の制御端子１１ｃに接続された主端子の電位が、伝送信号の電位−Ｎ型ＭＯＳトランジスタの閾値電圧を上回る範囲の電位である限りオフする。
【０１３４】
図８（ａ）に示す「第３のアナログスイッチオン状態」がこの動作領域である。この動作領域では、第３のアナログスイッチ１３がオンすることにより、第１のアナログスイッチ１１のゲート端子には伝送信号の電位が常に印加される。その結果、図８（ｂ）に示すように第１のアナログスイッチ１１のゲート端子−主端子間の電圧が常にゼロであるため、第１のアナログスイッチ１１がオフし、入力信号端子Ａからの伝送信号は阻止される。
【０１３５】
以上に説明したように、伝送信号が所定の高電位レベルから所定の低電位レベル以下の電位を有する場合、スイッチ制御部１５から上述したような第１乃至第３のスイッチ制御信号ＡＳＷ１’〜 ＡＳＷ３’を出力することにより、第１のアナログスイッチ１１を好適にオフして、入力信号端子Ａから出力信号端子Ｂに向かう伝送信号を阻止することができる。
【０１３６】
＜第１乃至第３の動作モードのまとめ＞
以上に説明したように、伝送信号の電位状態よって、第１の動作モードと第２の動作モードとを採用することで、第１のアナログスイッチ１１を好適にオフして、伝送信号を阻止することができる。また、第３の動作モードについては、所定の高電位レベルから所定の低電位レベル以下の電位の伝送信号を、第１のアナログスイッチ１１をオフして好適に阻止することができる。
【０１３７】
＜伝送信号の通過動作＞
次に、入力信号端子Ａから出力信号端子Ｂへ伝送信号を通過させる場合のアナログスイッチ回路の動作を説明する。
【０１３８】
アナログスイッチにて通過させることが可能な伝送信号の電位範囲が所定の高電位レベルの電位から所定の低電位レベルの電位以下であることは周知の事実である。
【０１３９】
まず、スイッチ制御部１５は、第３のアナログスイッチ１３に所定の低電位レベルの第３の制御信号ＡＳＷ３’を出力する。伝送信号の電位は所定の低電位レベル以上であるため、第３のアナログスイッチ１３のＮ型ＭＯＳトランジスタはオフする。これにより、第１のアナログスイッチ１１のＮ型ＭＯＳトランジスタのゲート端子と主端子との間が遮断される。
【０１４０】
次に、スイッチ制御部１５は、所定の高電位レベルの第１のスイッチ制御信号ＡＳＷ１’と、所定の低電位レベルの第２のスイッチ制御信号ＡＳＷ２’とを出力する。これにより、第２のアナログスイッチ１２のＰ型ＭＯＳトランジスタがオンする。また、ゲート信号生成回路１４のＰ型ＭＯＳトランジスタがオンして所定の高電位レベルの電位が第２のアナログスイッチ１２のＮ型ＭＯＳトランジスタのゲート端子に印加され、当該第２のアナログスイッチ１２のＮ型ＭＯＳトランジスタがオンする。これにより、第１の制御信号ＡＳＷ１’が第１のアナログスイッチ１１のＮ型ＭＯＳトランジスタのゲート端子にゲート信号ＡＳＷ１として出力される。
【０１４１】
その結果、第１のアナログスイッチ１１のＮ型ＭＯＳトランジスタゲート端子に所定の高電位レベルの電位が印加され、第１のアナログスイッチ１１はオンし、入力信号端子Ａから伝送信号が出力信号端子Ｂへ通過される。
【０１４２】
（実施の形態７）
図９は本発明の実施の形態７に係るアナログスイッチ回路の構成を示す回路図である。本実施の形態７のアナログスイッチ回路は実施の形態６のアナログスイッチ回路と以下の点で相違し、これ以外は同様である。本実施の形態７のアナログスイッチ回路では、第１のアナログスイッチ１１において、Ｎ型ＭＯＳトランジスタに並列にＰ型ＭＯＳトランジスタが接続され、そのゲートに、第１のスイッチ制御信号ＡＳＷ１’をインバータ１７により反転してなるゲート信号ＡＳＷ１Ｐが入力されている。Ｎ型ＭＯＳトランジスタの数が限定されない。
【０１４３】
実施の形態６の第１のアナログスイッチ１１の構成では、所定の高電位レベル付近の電位の伝送信号を通過させることが困難である。しかし、上述のようにＮ型ＭＯＳトランジスタに対してＰ型ＭＯＳトランジスタを並列に接続すると、Ｎ型ＭＯＳトランジスタと同時にＰ型ＭＯＳトランジスタがオンし、このＰ型ＭＯＳトランジスタを通じて、所定の高電位レベル付近の電位の伝送信号を通過させることができる。
【０１４４】
（実施の形態８）
本発明の実施の形態８は、実施の形態６のアナログスイッチ回路において、ＭＯＳトランジスタの寄生ダイオードによる電流リークを防止したアナログスイッチ回路を例示するものである。なお、ＭＯＳトランジスタの寄生ダイオードによる電流リークを防止する方策として、これ以外に、上述の種々の方策が知られている。従って、本実施の形態８の方策は好ましい形態であるが、本発明の必須の構成要素ではない。
【０１４５】
図１０は本発明の実施の形態８に係るアナログスイッチ回路の構成を示す回路図である。本実施の形態８のアナログスイッチ回路は実施の形態６のアナログスイッチ回路と以下の点で相違し、これ以外は同様である。
【０１４６】
以下、この相違点を説明する。
【０１４７】
本実施の形態８では、第１のアナログスイッチ１１は、互いに直列に接続された２つのＮ型ＭＯＳトランジスタの一方のトランジスタの主端子と他方のトランジスタの主端子とがそれぞれ一方の入出力端子１１ａと他方の入出力端子１１ｂとを構成し、且つ、この２つのＮ型ＭＯＳトランジスタのゲート端子が互いに接続されて制御端子１１ｃを構成するよう構成されている。
【０１４８】
第３のアナログスイッチ１３は、互いに直列に接続された２つのＮ型ＭＯＳトランジスタの一方のトランジスタの主端子と他方のトランジスタの主端子とがそれぞれ入出力端子１３ａと入出力端子１３ｂとを構成し、且つ、この２つのＮ型ＭＯＳトランジスタのゲート端子が互いに接続されて制御端子１３ｃを構成するよう構成されている。
【０１４９】
第１のアナログスイッチ１１及び第３のアナログスイッチ１３のそれぞれの２つのＰ型ＭＯＳトランジスタは、それぞれの寄生ダイオードの順方向が互いに反対方向を向くようにそれぞれの主端子とそれぞれのウェル端子とが接続されて構成されている。
【０１５０】
第２のアナログスイッチ１２のＰ型ＭＯＳトランジスタ及びＮ型ＭＯＳトランジスタは、それぞれの寄生ダイオードの順方向が制御信号経路２１における第１のアナログスイッチ１１の制御端子１１ｃと反対側に向かう方向となるようにそれぞれの主端子とそれぞれのウェル端子とが接続されて構成されている。第１のアナログスイッチ１１及び第３のアナログスイッチ１３のそれぞれの２つのＰ型ＭＯＳトランジスタは、図１０では、図１２（ｃ）に示すように構成されているが、図１２（ｄ）に示すように構成してもよい。
【０１５１】
ゲート信号生成回路１４の一対のＰ型ＭＯＳトランジスタ及びＮ型ＭＯＳトランジスタは、それぞれの寄生ダイオードの順方向が第１のアナログスイッチ１１の一方の入出力端子１１ａから高位電源に向かう方向となるようにそれぞれの主端子とそれぞれのウェル端子とが接続されて構成されている。
【０１５２】
以上の構成によれば、第１のアナログスイッチ１１と第３のアナログスイッチ１３では、２つのＮ型ＭＯＳトランジスタの寄生ダイオードの順方向が互いに反対方向となっているので、寄生ダイオードによる電流リークが防止される。
【０１５３】
また、ゲート信号生成回路１４の一対のＰ型ＭＯＳトランジスタ及びＮ型ＭＯＳトランジスタでは、それぞれの寄生ダイオードの順方向が、伝送信号が入力される第１のアナログスイッチ１１の一方の入出力端子１１ａから当該伝送信号より電位の高い高位電源に向かう方向となっているので、寄生ダイオードによる電流リークが防止される。
【０１５４】
また、第２のアナログスイッチ１２においては、寄生ダイオードによる電流リークが問題になるのはそのオフ時である。第２のアナログスイッチ１２は、少なくとも第３のアナログスイッチ１３がオンする時にはオフする。第３のアナログスイッチ１３は、伝送信号の電位が所定の低電位レベルの電位をＮ型ＭＯＳトランジスタの閾値電圧分下回る場合にオンし、第１のアナログスイッチ１１の制御端子１１ｃの電位を伝送信号と同電位にする。これにより、第１のアナログスイッチ１１の電流リークが防止されるのであるが、このとき、第２のアナログスイッチ１２では、第１のアナログスイッチ１１の制御端子１１ｃに接続された入出力端子の電位が他方の入出力端子の電位より低くなる。もし、スイッチ制御部１５から第２のアナログスイッチ１２を通じてリーク電流が流れると、第１のアナログスイッチ１１の制御端子１１ｃの電位が上昇して、第１のアナログスイッチ１１の電流リークを防止する効果が減殺される。よって、上述のように寄生ダイオードの順方向が制御信号経路２１における第１のアナログスイッチ１１の制御端子１１ｃと反対側に向かう方向となるよう構成することにより、寄生ダイオードによる電流リークが防止され、ひいては、第１のアナログスイッチ１１の電流リークを防止する効果を好適に得ることができる。
【０１５５】
（実施の形態９）
本発明の実施の形態９は、実施の形態７のアナログスイッチ回路において、ＭＯＳトランジスタの寄生ダイオードによる電流リークを防止したアナログスイッチ回路を例示するものである。
【０１５６】
図１１は本実施の形態９に係るアナログスイッチ回路の構成を示す回路図である。本実施の形態９のアナログスイッチ回路は実施の形態７のアナログスイッチ回路と比較すると、以下の点で相違し、これ以外は同様である。
【０１５７】
すなわち、第１のアナログスイッチ１１は、互いに直列に接続された２つのＮ型ＭＯＳトランジスタと互いに直列に接続された２つのＰ型ＭＯＳトランジスタとが互いに並列に接続され、２つのＮ型ＭＯＳトランジスタ及び２つのＰ型ＭＯＳトランジスタの一方のトランジスタの主端子と他方のトランジスタの主端子とがそれぞれ一方の入出力端子１１ａと他方の入出力端子１１ｂとを構成し、この２つのＮ型ＭＯＳトランジスタのゲート端子が互いに接続されて制御端子１１ｃを構成し、且つこの２つのＰ型ＭＯＳトランジスタのゲート端子に第１のスイッチ制御信号ＡＳＷ１’がインバータ１７により反転されてなるゲート信号ＡＳＷ１Ｐが入力されるよう構成されている。そして、２つのＰ型ＭＯＳトランジスタの寄生ダイオードの順方向が互いに反対方向となっている。第１のアナログスイッチ１１は、図１１では、図１３（ａ）に示すように構成されているが、図１３（ｂ）乃至図１３（ｄ）に示すように構成してもよい。
【０１５８】
この構成によれば、所定の高電位レベル付近の電位の伝送信号を通過させることができるとともに、Ｐ型ＭＯＳトランジスタの寄生ダイオードによる電流リークを防止することができる。
【０１５９】
なお、実施の形態２乃至９におけるゲート信号生成回路１４の構成は例示であり、ゲート信号生成回路１４はこれには限定されず、入力される２値信号に基づいて、相補的な２つの２値信号を出力するものであればよい。
【０１６０】
上記説明から、当業者にとっては、本発明の多くの改良や他の実施形態が明らかである。従って、上記説明は、例示としてのみ解釈されるべきであり、本発明を実行する最良の態様を当業者に教示する目的で提供されたものである。本発明の精神を逸脱することなく、その構造及び／又は機能の詳細を実質的に変更できる。
【産業上の利用可能性】
【０１６１】
本発明に係るアナログスイッチ回路は、閾値電圧が低いＭＯＳトランジスタを用いたアナログスイッチ回路等に有用である。
【符号の説明】
【０１６２】
１１  第１のアナログスイッチ
１１ａ  一方の入出力端子
１１ｂ  他方の入出力端子
１１ｃ  制御端子
１２  第２のアナログスイッチ
１２ａ  制御端子
１２ｂ  制御端子
１３  第３のアナログスイッチ
１３ａ  入出力端子
１３ｂ  入出力端子
１３ｃ  制御端子
１４  ゲート信号生成回路
１５  スイッチ制御部
１７  インバータ
２１  制御信号経路
３１  第１のアナログスイッチ
３２  第２のアナログスイッチ
３３  第３のアナログスイッチ
３４  スイッチ制御部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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