(57)【要約】【課題】発振周波数とは別の周波数を生成するための回路を別途設けることなく、発振周波数を補正することができるようにする発振周波数補正信号発生回路を提供する。【解決手段】発振信号を互いに異なる遅延時間にて遅延させて複数の遅延信号を生成し、当該遅延信号の各々に基づくタイミングにて当該発振信号を１周期単位でサンプリングして周期毎のサンプル値群を生成し、互いに異なる時点の２つの測定対象周期における当該サンプル値群の一連のサンプル値を比較してその比較結果に応じて前記補正信号を生成する。【選択図】図１
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【特許請求の範囲】
【請求項１】
発振信号の周波数を補正するための補正信号を生成する発振周波数補正信号発生回路であって、
前記発振信号を互いに異なる遅延時間にて遅延させて複数の遅延信号を生成する遅延部と、
前記遅延信号の各々に基づくタイミングにて前記発振信号を１周期単位でサンプリングして周期毎のサンプル値群を生成するサンプリング部と、
互いに異なる時点の２つの測定対象周期における前記サンプル値群の一連のサンプル値を比較してその比較結果に応じて前記補正信号を生成する補正信号生成部と、を含むことを特徴とする発振周波数補正信号発生回路。
【請求項２】
前記補正信号生成部は、前記サンプル値群の一連のサンプル値の遷移位置を比較することを特徴とする請求項１に記載の発振周波数補正信号発生回路。
【請求項３】
前記補正信号生成部は、前記測定対象周期を前記発振信号の互いに隣接する２つの周期とすることを特徴とする請求項１又は２に記載の発振周波数補正信号発生回路。
【請求項４】
前記補正信号生成部は、前記測定対象周期を所定数の周期だけ離間した２つの周期とすることを特徴とする請求項１又は２に記載の発振周波数補正信号発生回路。
【請求項５】
前記補正信号生成部は、
前記測定対象周期における前記サンプル値群の２つの一連のサンプル値の各々をラッチする一対のラッチ部と、
前記ラッチ部にラッチされた前記一連のサンプル値同士を比較する比較部と、を含むことを特徴とする請求項１乃至４のいずれか１つに記載の発振周波数補正信号発生回路。
【請求項６】
前記発振信号を波形変換する波形変換回路を更に含み、
前記遅延部は、当該波形変換後の信号を遅延対象として遅延せしめることを特徴とする請求項１乃至５のいずれか１つに記載の発振周波数補正信号発生回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、発振回路によって生成された発振周波数を補正するための補正信号を生成する発振周波数補正信号発生回路に関する。
【背景技術】
【０００２】
従来より、発振回路によって生成された発振周波数を補正する装置が知られていた。例えば、特許文献１には、発振周波数より速く正確な外部クロックを基準として、ＶＣＯ（Voltage Control Oscillator）の発振周波数をサンプリングし、そのサンプリング個数に応じて発振周波数を補正する構成が開示されている。また、特許文献２には、発振周波数より遅い内部周波数を生成し、その内部周波数に基づいて発振周波数をサンプリングし、そのサンプリング個数に応じてＣＲ（容量・抵抗）発振の抵抗値を選択し、発振周波数をデジタル的に補正する構成が開示されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００９−２７１９４１号公報
【特許文献２】特開２００３−２０３５７４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、特許文献１の構成の場合、発振周波数に対して速く正確な周波数を生成する回路を別途設ける必要がある。また、特許文献２の構成の場合、発振周波数に対して遅い周波数を生成するための正確な値を有する抵抗と容量による時定数回路を別途設ける必要がある。このように、従来技術においては、発振周波数とは別の周波数を生成するための回路を別途設けなければならないという問題があった。
【０００５】
本発明は上記した如き問題点に鑑みてなされたものであって、発振周波数とは別の周波数を生成するための回路を別途設けることなく、発振周波数を補正することができるようにする発振周波数補正信号発生回路を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明による発振周波数補正信号発生回路は、発振信号の周波数を補正するための補正信号を生成する発振周波数補正信号発生回路であって、前記発振信号を互いに異なる遅延時間にて遅延させて複数の遅延信号を生成する遅延部と、前記遅延信号の各々に基づくタイミングにて前記発振信号を１周期単位でサンプリングして周期毎のサンプル値群を生成するサンプリング部と、互いに異なる時点の２つの測定対象周期における前記サンプル値群の一連のサンプル値を比較してその比較結果に応じて前記補正信号を生成する補正信号生成部と、を含むことを特徴とする。
【発明の効果】
【０００７】
本発明による発振周波数補正信号発生回路によれば、発振周波数とは別の周波数を生成するための回路を別途設けることなく、発振周波数を補正することができるようになる。
【図面の簡単な説明】
【０００８】
【図１】本発明の第１の実施例である発振周波数補正信号発生回路の構成を示すブロック図である。
【図２】図１の発振周波数補正信号発生回路に含まれる遅延回路の回路図である。
【図３】図１の発振周波数補正信号発生回路の動作を示すタイムチャートである。
【図４】本発明の第２の実施例である発振周波数補正信号発生回路の構成を示すブロック図である。
【図５】図４の発振周波数補正信号発生回路の動作を示すタイムチャートである。
【発明を実施するための形態】
【０００９】
以下、本発明に係る実施例について添付の図面を参照しつつ詳細に説明する。
＜第１の実施例＞
図１は本実施例の発振周波数補正信号発生回路１の構成を示すブロック図である。発振周波数補正信号発生回路１は、例えばＣＲ発振回路などの発振回路（図示せず）によって生成された発振周波数を補正する回路であり、例えば発振回路と共に半導体チップ（図示せず）内に形成される。
【００１０】
発振周波数補正信号発生回路１は、遅延回路群１１と、フリップフロップ群１２と、前段遅延部１３と、第1ラッチ１４と、第２ラッチ１５と、比較部１６と、信号生成出力部１７と、を含む。
【００１１】
遅延回路群１１は、遅延回路１１−０〜１１−１４からなる。発振回路（図示せず）によって生成された発振信号ｆｉｎは、遅延回路１１−０に入力される。遅延回路１１−０の出力は遅延回路１１−１に入力され、・・・、遅延回路１１−１３の出力は遅延回路１１−１４に入力される。発振信号ｆｉｎは、例えば矩形波である。発振信号ｆｉｎが例えば正弦波などの矩形波以外の波形である場合を考慮して、当該正弦波を矩形波に変換する例えばリミッタ等とからなる波形変換回路（図示せず）を入力端に挿入する構成とすることも考えられる。
【００１２】
図２は、遅延回路１１−０の回路図である。発振信号ｆｉｎは、入力バッファ３１に入力され、抵抗３２を介して出力バッファ３３から出力される。出力バッファ３３の入力端子３３ａと接地電位ＧＮＤとの間には容量３４が接続されている。
【００１３】
発振信号ｆｉｎは、遅延回路１１−０を通過することにより、時間τだけ遅延する。遅延回路１１−０による遅延時間τは、発振信号ｆｉｎの周期Ｔの例えば１／２０すなわちτ＝Ｔ／２０である。遅延回路１１−１による遅延時間は８．４τ、遅延回路１１−２〜１１−１４の各々による遅延時間は０．１τである。発振信号ｆｉｎは、遅延回路１１−０〜１１−１４の１つを順次通過する毎に遅延する。
【００１４】
以下、遅延回路１１−０の出力信号をｃｋｏ［０］、遅延回路１１−１の出力信号をｃｋｏ［１］、・・・、遅延回路１１−１４の出力信号をｃｋｏ［１４］と称する。また、信号ｃｋｏ［０］〜ｃｋｏ［１４］をまとめて信号ｃｋｏ［１４：０］と表記する。また、信号ｃｋｏ［１３：０］を遅延信号とも称する。
【００１５】
このように、遅延回路群１１は、発振信号ｆｉｎを互いに異なる遅延時間にて遅延させて複数の遅延信号ｃｋｏ［１３：０］を生成する。例えば正弦波等で表わされる発振信号ｆｉｎを矩形波に変換する波形変換回路（図示せず）が入力端に挿入されている場合には、遅延回路群１１は、当該変換後の波形を遅延対象として遅延せしめる。
【００１６】
フリップフロップ群１２は、Ｄ型のフリップフロップ１２−０〜１２−１３からなる。フリップフロップ１２−０〜１２−１３の各々のデータ入力端子Ｄには、前段遅延部１３によって例えば０．０５τだけ遅延した遅延発振信号ｃｋ＿ｄが入力される。かかる遅延により、フリップフロップ１２−０〜１２−１３の状態が不定状態となることなく、遅延発振信号ｃｋ＿ｄの信号レベルを保持できる。
【００１７】
フリップフロップ１２−０のクロック入力端子Ｃには、遅延回路１１−０から出力される信号ｃｋｏ［０］が入力される。フリップフロップ１２−０は、信号ｃｋｏ［０］の例えばローレベルからハイレベルへのレベル変化に応じて、データ入力端子Ｄに入力される遅延発振信号ｃｋ＿ｄの信号レベルを取り込み、当該信号レベルを出力端子Ｑから信号ｏｕｔ［０］として出力する。
【００１８】
同様に、フリップフロップ１２−１のクロック入力端子Ｃには遅延回路１１−１から出力される信号ｃｋｏ［１］が入力され、・・・、フリップフロップ１２−１３のクロック入力端子Ｃには遅延回路１１−１３から出力される信号ｃｋｏ［１３］が入力される。また、同様に、フリップフロップ１２−１は信号ｃｋｏ［１］のレベル変化に応じて遅延発振信号ｃｋ＿ｄの信号レベルを取り込み当該信号レベルを出力端子Ｑから信号ｏｕｔ［１］として出力し、・・・、フリップフロップ１２−１３は信号ｃｋｏ［１３］のレベル変化に応じて遅延発振信号ｃｋ＿ｄの信号レベルを取り込み当該信号レベルを出力端子Ｑから信号ｏｕｔ［１３］として出力する。このように、フリップフロップ１２−０〜１２−１３は、発振信号ｆｉｎを順次遅延させて得られた複数の信号ｃｋｏ［１３：０］の信号レベル変化エッジで遅延発振信号ｃｋ＿ｄの信号レベルのサンプリングを行う。以下、信号ｏｕｔ［０］〜ｏｕｔ［１３］をまとめて信号ｏｕｔ［１３：０］と表記する。また、信号ｏｕｔ［０］〜ｏｕｔ［１３］の各々をサンプル値と称し、信号ｏｕｔ［１３：０］をサンプリング値群と称する。
【００１９】
このように、フリップフロップ群１２は、遅延信号ｃｋｏ［０］〜ｃｋｏ［１３］の各々の立ち上がりエッジのタイミングにて発振信号ｆｉｎを１周期単位で複数ポイントに亘ってサンプリングして周期毎のサンプル値群を生成する。そして、フリップフロップ群１２は、サンプリングによって得られたサンプル値群すなわちハイレベル及びローレベルの信号レベルの並びを示す信号ｏｕｔ［１３：０］を生成する。
【００２０】
フリップフロップ１２−０のリセット入力端子Ｒには、リセット信号ｒｅｓｅｔが入力される。リセット信号ｒｅｓｅｔの信号レベルが例えばハイレベルからローレベルにレベル変化したときに、フリップフロップ１２−０〜１２−１３の各々がリセットされ、これらが保持している信号レベルがローレベルとなる。
【００２１】
第１ラッチ１４は、フリップフロップ１２−０〜１２−１３から供給された信号ｏｕｔ［１３：０］を、発振信号ｆｉｎの１周期分の間だけ保持する回路である。第１ラッチ１４のデータ入力端子Ｄには、信号ｏｕｔ［１３：０］が入力される。第１ラッチ１４のクロック入力端子Ｄには、遅延回路１１−１４の出力である信号ｏｕｔ［１４］が入力される。第１ラッチ１４は、データ入力端子Ｄに入力される信号ｏｕｔ［１３：０］の信号レベルを信号ｏｕｔ［１４］の立ち上がりエッジで取り込み、当該信号レベルを出力端子Ｑから信号ｆｅｑ１［１３：０］として出力する。
【００２２】
第１ラッチ１４のリセット入力端子Ｒには、リセット信号ｒｅｓｅｔが入力される。リセット信号ｒｅｓｅｔの信号レベルが例えばハイレベルからローレベルにレベル変化したときに、第１ラッチ１４がリセットされ、保持している信号レベルがローレベルとなる。
【００２３】
第２ラッチ１５は、第１ラッチ１４から供給される信号ｆｅｑ１［１３：０］を発振信号ｆｉｎの１周期分の間だけ保持する回路である。第２ラッチ１５のデータ入力端子Ｄには、信号ｆｅｑ１［１３：０］が入力される。第２ラッチ１５のクロック入力端子Ｄには、遅延回路１１−１４の出力である信号ｏｕｔ［１４］が入力される。第２ラッチ１５は、データ入力端子Ｄに入力される信号ｆｅｑ１［１３：０］の信号レベルを信号ｏｕｔ［１４］の立ち上がりエッジで取り込み、当該信号レベルを出力端子Ｑから信号ｆｅｑ２［１３：０］として出力する。
【００２４】
第２ラッチ１５のリセット入力端子Ｒには、リセット信号ｒｅｓｅｔが入力される。リセット信号ｒｅｓｅｔの信号レベルが例えばハイレベルからローレベルにレベル変化したときに、第２ラッチ１５がリセットされ、保持している信号レベルがローレベルとなる。
【００２５】
比較部１６は、第１ラッチ１４から供給された信号ｆｅｑ１［１３：０］と、第２ラッチ１５から供給された信号ｆｅｑ２［１３：０］と、を比較する回路である。詳細には、比較部１６は、信号ｆｅｑ１［０］と信号ｆｅｑ２［０］、信号ｆｅｑ１［１］と信号ｆｅｑ２［１］、・・・、信号ｆｅｑ１［１３］と信号ｆｅｑ２［１３］をそれぞれ比較する。
【００２６】
更に詳細には、比較部１６は、信号ｆｅｑ１［０］と信号ｆｅｑ２［０］との排他的論理和を信号ｆｅｑａｊ［０］として出力する。同様に、信号ｆｅｑ１［１］と信号ｆｅｑ２［１］、信号ｆｅｑ１［２］と信号ｆｅｑ２［２］、・・・、信号ｆｅｑ１［１３］と信号ｆｅｑ２［１３］の各々についての排他的論理和を信号ｆｅｑａｊ［１］〜ｆｅｑａｊ［１３］として出力する。以下、信号ｆｅｑａｊ［０］〜ｆｅｑａｊ［１３］をまとめて信号ｆｅｑａｊ［１３：０］と表記する。
【００２７】
信号生成出力部１７は、比較部１６から供給される信号ｆｅｑａｊ［１３：０］の内容に応じて、発振回路（図示せず）の発振周波数を補正するための補正信号ａｊｓを生成し、これを出力する。例えば、発振回路がＣＲ発振回路である場合、補正信号ａｊｓは当該ＣＲ発振回路の可変抵抗の抵抗値を変更せしめる内容の信号である。可変抵抗の抵抗値を変更することにより、発振周波数を調整できる。また、例えば、発振回路がＰＬＬ（Phase Locked Loop）発振回路である場合、補正信号ａｊｓは当該ＰＬＬ発振回路のＶＣＯ（Voltage Controlled Oscillator）に供給する電圧値を変更せしめる内容の信号である。ＶＣＯへの供給電圧値を変更することにより、発振周波数を調整できる。
【００２８】
このように、比較部１６は、１の周期における信号ｆｅｑ１［１］によって示される信号レベルの並びと当該１の周期の１周期前における信号ｆｅｑ２［１］によって示される信号レベルの並びとを比較する。換言すれば、比較部１６は、互いに異なる時点の２つの測定対象周期におけるサンプル値群の一連のサンプル値すなわちサンプル値列の遷移位置を比較する。具体的には”０”と”１”との間の遷移位置を比較する。信号生成出力部１７は、その比較結果に応じて発振信号ｆｉｎの発振周波数を補正するための補正信号ａｊｓを生成する。補正信号としては、例えば、比較部１６による比較結果である２つのサンプル値列の相違（例えば遷移位置の時間差など）の大きさを表すデータを含むデジタル信号であり得る。この補正信号に応じて、発振信号生成回路（図示せず）はその発振信号の周波数を制御するのである。以下、第１ラッチ１４、第２ラッチ１５、比較部１６及び信号生成出力部１７をまとめて補正信号生成部と称する。
【００２９】
図３は、発振周波数補正信号発生回路１の動作を示すタイムチャートである。以下、図３を参照しつつ、発振周波数補正信号発生回路１の動作について説明する。
【００３０】
先ず、リセット信号ｒｅｓｅｔの信号レベルがハイレベルすなわち”１”からローレベルすなわち”０”に変化したことに応じて、フリップフロップ群１２、第1ラッチ１４、及び第２ラッチ１５の各々がリセットされ、これらの各々が保持している信号レベルがローレベルすなわち”０”になる。リセット信号ｒｅｓｅｔは例えばＣＰＵなどの制御部（図示せず）から供給される。
【００３１】
次に、発振信号ｆｉｎが遅延回路群１１に入力される。発振信号ｆｉｎは、１周期の信号レベルが１つのハイレベルと１つのローレベルとからなる。発振信号ｆｉｎは、遅延回路１１−０によって時間τだけ遅延し、信号ｃｋｏ［０］として出力される。発振信号ｆｉｎは、遅延回路１１−１によって信号ｃｋｏ［０］の立ち上がりエッジ部分から時間８．４τだけ更に遅延し、信号ｃｋｏ［１］として出力される。同様に、発振信号ｆｉｎは、遅延回路１１−２によって時間０．１τだけ更に遅延して信号ｃｋｏ［２］として出力され、・・・、遅延回路１１−１４によって時間０．１τだけ更に遅延して信号ｃｋｏ［１４］として出力される。信号ｃｋｏ［１３：０］は、フリップフロップ群１２に入力される。
【００３２】
フリップフロップ１２−０は、前段遅延部１３によって時間０．０５τだけ遅延した発振信号ｆｉｎすなわち遅延発振信号ｃｋ＿ｄの信号レベルを信号ｃｋｏ［０］の立ち上がり時点で取り込み、当該信号レベルを信号ｏｕｔ［０］として出力する。同様に、フリップフロップ１２−１は遅延発振信号ｃｋ＿ｄの信号レベルを信号ｃｋｏ［１］の立ち上がり時点で取り込み当該信号レベルを信号ｏｕｔ［１］として出力し、・・・、フリップフロップ１２−１３は遅延発振信号ｃｋ＿ｄの信号レベルを信号ｃｋｏ［１３］の立ち上がり時点で取り込み当該信号レベルを信号ｏｕｔ［１３］として出力する。このように、フリップフロップ１２−０〜１２−１３は、信号ｃｋｏ［０］〜ｃｋｏ［１３］の立ち上がりエッジのタイミングで遅延発振信号ｃｋ＿ｄの信号レベルをそれぞれサンプリングする。
【００３３】
図３に示される例の場合、フリップフロップ１２−０〜１２−７の各々は、それぞれ信号ｃｋｏ［０］〜ｃｋｏ［７］の立ち上がり時点で信号レベル”１”の信号ｏｕｔ［０］〜ｏｕｔ［７］を出力する。また、フリップフロップ１２−８〜１２−１４の各々は、それぞれは信号ｃｋｏ［８］〜ｃｋｏ［１４］の立ち上がり時点で信号レベル”０”の信号ｏｕｔ［８］〜ｏｕｔ［１４］を出力する。これによって、信号ｏｕｔ［１３：０］は、二進数表記では”０００００００１１１１１１１１”となり、十六進数表記では”００ＦＦ”となる。
【００３４】
遅延時間τは発振信号ｆｉｎの周期Ｔの例えば１／２０である。この場合、遅延時間１０τが発振信号ｆｉｎの周期Ｔの１／２に相当し、半周期Ｔ／２の１００％に相当する。遅延回路１１−０の出力は、時間τだけ遅延した信号ｃｋｏ［０］である。遅延回路１１−１の出力は、時間８．４τだけ更に遅延した信号ｃｋｏ［１］である。故に、信号ｃｋｏ［１］の立ち上がりエッジは、発振信号ｆｉｎの立ち上がりエッジよりも時間９．４τだけ遅延している。換言すれば、信号ｃｋｏ［１］は、発振信号ｆｉｎに対して半周期Ｔ／２の９４％だけ遅延している。
【００３５】
また、０．１τは、半周期Ｔ／２の１％に相当するので、信号ｃｋｏ［２］は信号ｃｋｏ［１］に対して半周期Ｔ／２の１％だけ遅延し、・・・、信号ｃｋｏ［７］は信号ｃｋｏ［６］に対して半周期Ｔ／２の１％だけ遅延する。故に、信号ｃｋｏ［７］は、信号ｃｋｏ［１］から更に半周期Ｔ／２の６％だけ遅延するので、信号ｃｋｏ［７］の遅延量は、半周期Ｔ／２の１００％に相当する。かかる設定により、発振信号ｆｉｎの実際の立ち下がりエッジ位置が、本来の立下りエッジ位置からどの程度ずれてしまっているのかを、その半周期Ｔ／２に対して１％刻みで判定することができる。換言すれば、発振信号ｆｉｎの周期Ｔが、その半周期Ｔ／２に対して何％ずれているのかを判定することができる。
【００３６】
図３に示される例の場合すなわち発振信号ｆｉｎの周波数誤差が±１％未満の場合、信号ｏｕｔ［１３：０］は上述の通り十六進数表記で”００ＦＦ”となる。仮に、発振信号ｆｉｎの周波数誤差が＋１％以上＋２％未満の場合、すなわち、遅延発振信号ｃｋ＿ｄの立下りエッジが、図３に示される時点よりも半周期Ｔ／２の＋１％以上＋２％未満だけ更に遅延した時点に存在する場合、信号ｃｋｏ［０］〜ｃｋｏ［７］だけでなく、信号ｃｋｏ［８］の信号レベルも”１”になる。故に、信号ｏｕｔ［１３：０］は、二進数表記では”００００００１１１１１１１１１”となり、十六進数表記では”０１ＦＦ”となる。また、仮に、発振信号ｆｉｎの周波数誤差が−１％以上−２％未満の場合、すなわち、遅延発振信号ｃｋ＿ｄの立下りエッジが、図３に示される時点よりも半周期Ｔ／２の１％以上２％未満だけ早まった時点に存在する場合、ｃｋｏ［７］の信号レベルは”０”になる。故に、信号ｏｕｔ［１３：０］は、二進数表記では”００００００００１１１１１１１”となり、十六進数表記では”００７Ｆ”となる。
【００３７】
信号ｏｕｔ［１３：０］は、第１ラッチ１４に供給される。第１ラッチ１４は、信号ｏｕｔ［１３：０］の信号レベルを発振信号ｆｉｎの１周期分の間だけ保持し、これを比較部１６に供給する。第２ラッチ１５は、信号ｆｅｑ２［１３：０］の信号レベルを発振信号ｆｉｎの１周期分の間だけ保持し、これを比較部１６に供給する。
【００３８】
比較部１６は、第１ラッチ１４から供給された信号ｆｅｑ１［１３：０］と、第２ラッチ１５から供給された信号ｆｅｑ２［１３：０］と、を比較する回路である。詳細には、比較部１６は、信号ｆｅｑ１［０］と信号ｆｅｑ２［０］、信号ｆｅｑ１［１］と信号ｆｅｑ２［１］、・・・、信号ｆｅｑ１［１３］と信号ｆｅｑ２［１３］の各々についての排他的論理和をｆｅｑａｊ［１３：０］として出力する。
【００３９】
例えば、発振信号ｆｉｎの現周期における周波数誤差が半周期Ｔ／２の±１％未満の状態であり、次の周期で半周期Ｔ／２の＋１％以上＋２％未満の状態に悪化した場合には以下のようになる。第２ラッチ１５の出力信号ｆｅｑ２［１３：０］は、周波数誤差±１％未満を表わす”００ＦＦ”となる。第１ラッチ１４の出力信号ｆｅｑ１［１３：０］は、周波数誤差＋１％以上＋２％未満を表わす”０１ＦＦ”となる。故に、比較部１６は、”００ＦＦ”と”０１ＦＦ”の排他的論理和によって得られた”０１００”を示す信号ｆｅｑａｊ［１３：０］を出力する。
【００４０】
また、仮に、発振信号ｆｉｎの現周期における周波数誤差が半周期Ｔ／２の±１％未満の状態であり、次の周期でも半周期Ｔ／２の±１％未満の状態である場合には、以下のようになる。第２ラッチ１５の出力信号ｆｅｑ２［１３：０］は、周波数誤差±１％未満を表わす”００ＦＦ”となる。第１ラッチ１４の出力信号ｆｅｑ１［１３：０］も、周波数誤差±１％未満を表わす”００ＦＦ”となる。故に、比較部１６は、”００ＦＦ”と” ００ＦＦ”の排他的論理和によって得られた”００００”を示す信号ｆｅｑａｊ［１３：０］を出力する。
【００４１】
このように、前後の周期で周波数誤差の範囲に変動がない場合には、信号ｆｅｑａｊ［１３：０］は”００００”を示し、変動があった場合には、その１％刻みの変動量に応じて信号ｆｅｑａｊ［１３：０］の値が定まる。
【００４２】
信号生成出力部１７は、比較部１６から供給される信号ｆｅｑａｊ［１３：０］の内容に応じて補正信号ａｊｓを生成する。例えば、発振回路がＣＲ発振回路である場合には以下のようになる。信号ｆｅｑａｊ［１３：０］が例えば”０１００”を示す場合には、補正信号ａｊｓはＣＲ発振回路を構成する可変抵抗の抵抗値を減少せしめて発振信号ｆｉｎの遅延量を減少させる指示を含む。信号ｆｅｑａｊ［１３：０］が例えば”００００”を示す場合には、補正信号ａｊｓは可変抵抗の抵抗値を変化させず発振信号ｆｉｎの遅延量を変化させない指示を含む。
【００４３】
また、例えば、発振回路がＰＬＬ発振回路である場合には以下のようになる。信号ｆｅｑａｊ［１３：０］が例えば”０１００”を示す場合には、補正信号ａｊｓはＰＬＬ発振回路を構成するＶＣＯに供給する制御電圧値を上昇せしめて発振信号ｆｉｎの発振周波数を上げ遅延量を減少させる指示を含む。信号ｆｅｑａｊ［１３：０］が例えば”００００”を示す場合には、補正信号ａｊｓは制御電圧値を変化させず発振信号ｆｉｎの発振周波数及び遅延量を変化させない指示を含む。
【００４４】
発振回路（図示せず）は、信号生成出力部１７から信号ｆｅｑａｊ［１３：０］の供給を受け、その内容に応じて発振周波数を変化させる。
【００４５】
上記したように、本実施例の発振周波数補正信号発生回路１においては、発振信号ｆｉｎを遅延回路群１１によって順次遅延させたタイミングで発振信号ｆｉｎの信号レベルをフリップフロップ群１２に取り込む。そして、現周期における信号レベルを第１ラッチ１４に保持すると共に前周期における信号レベルを第２ラッチ１５に保持し、これら両信号レベルを比較することによって発振信号ｆｉｎの周波数誤差の変動量を検出する。更に、当該変動量に応じて発振信号ｆｉｎの周波数誤差を補正する信号を生成してこれを発振回路（図示せず）に供給する。
【００４６】
かかる構成により、発振信号ｆｉｎの発振周波数とは別の周波数を生成するための回路を別途設けることなく、発振周波数を補正することができるようになる。また、互いに異なる周期のサンプル値群の差分に基づいて発振周波数を補正するので、遅延回路群１２の遅延量のばらつきの影響を受けないという効果も奏する。
＜第２の実施例＞
図４は本実施例の発振周波数補正信号発生回路１の構成を示すブロック図である。以下、第１の実施例と異なる部分について主に説明する。
【００４７】
発振周波数補正信号発生回路１は、カウント部２と、取込タイミング信号生成部３と、ＯＲ回路２０と、を更に含む。
【００４８】
カウント部２は、カウンタ１８と、ＯＲ回路１９と、を含む。
【００４９】
カウンタ１８は、クロック入力端子ｃｋに入力された発振信号ｆｉｎの１周期毎に１ずつカウントする。
【００５０】
カウンタ１８の第１出力端子Ｑｎからは、第１出力信号ｃｏが出力される。カウンタ１８は、所定の閾値を保持しており、カウント値が当該閾値に達するまでは第１出力信号ｃｏの信号レベルをローレベルすなわち”０”とし、カウント値が当該閾値に達した時点において１周期分だけ信号レベルをハイレベルすなわち”１”とする。当該閾値は、比較回路１６における比較頻度をどの程度にしたいかに応じて適宜設定可能である。当該閾値は、例えば”１０”である。
【００５１】
カウンタ１８の第２出力端子Ｑｎ＋１からは、第２出力信号ｃｏ＋１が出力される。カウンタ１８は、カウント値が当該閾値に達するまでは第２出力信号ｃｏ＋１の信号レベルをローレベルすなわち”０”とし、カウント値が当該閾値に達した時点の１周期後に１周期分だけ信号レベルをハイレベルすなわち”１”とする。
【００５２】
カウンタ１８のリセット入力端子Ｒには、リセット信号ｒｅｓｅｔと第２出力信号ｃｏ＋１との論理和によって得られる信号レベルが入力される。ＯＲ回路１９は、リセット信号ｒｅｓｅｔと第２出力信号ｃｏ＋１との論理和によって得られる信号レベルをカウンタ１８のリセット入力端子Ｒに供給する。
【００５３】
ＯＲ回路２０は、例えばＣＰＵなどの制御回路（図示せず）から供給されるリセット信号ｒｅｓｅｔと、フリップフロップ２１から供給される第２リセット信号ｒｅｓｅｔｂと、カウンタ１８から供給される第２出力信号ｃｏ＋１とを入力とし、これらの論理和によって得られる信号レベルを示す共通リセット信号ｒｅｓｅｔｆを出力する。共通リセット信号ｒｅｓｅｔｆは、フリップフロップ１２−０〜１２−１３及びフリップフロップ２１の各々のリセット入力端子に供給される。
【００５４】
取込タイミング信号生成部３は、信号ｏｕｔ［１３：０］を第１ラッチ１４が取り込むタイミングを定める信号ｃｋｏ［１４］（以下、取込タイミング信号とも称する）を生成する。取込タイミング信号生成部３は、フリップフロップ２１と、バッファ２２と、を含む。
【００５５】
フリップフロップ２１は、Ｄ型フリップフロップである。フリップフロップ２１のデータ入力端子には電源電位ＶＤＤが供給される。フリップフロップ２１のクロック入力端子Ｃには、遅延回路１１−１４の出力信号ＣＫ１４が入力される。フリップフロップ２１は、信号ＣＫ１４の例えばローレベルからハイレベルへのレベル変化に応じて、データ入力端子Ｄに入力される電源電位ＶＤＤの信号レベルを取り込み、当該信号レベルを出力端子Ｑから信号ｃｋｏ［１４］として出力する。信号ｃｋｏ［１４］は、第１ラッチ１４のクロック入力端子ｃｋに供給される。
【００５６】
また、フリップフロップ２１は、信号ｃｋｏ［１４］と同じ信号レベルの第２リセット信号ｒｅｓｅｔｂをバッファ２２を介して出力する。フリップフロップ２１のリセット入力端子Ｒには、共通リセット信号ｒｅｓｅｔｆが入力される。共通リセット信号ｒｅｓｅｔｆの信号レベルが例えばハイレベルからローレベルにレベル変化したときに、フリップフロップ２１がリセットされ、保持している信号レベルがローレベルとなる。
【００５７】
かかる構成により、フリップフロップ２１は、共通リセット信号ｒｅｓｅｔｆの信号レベルがローレベルの場合には、電源電位ＶＤＤの信号レベルすなわちハイレベルの信号ｃｋｏ［１４］を出力し続ける。ハイレベルの共通リセット信号ｒｅｓｅｔｆが入力された場合に、フリップフロップ２１はローレベルの信号ｃｋｏ［１４］を出力する。フリップフロップ２１は、出力信号ＣＫ１４の信号レベルが変化するまでローレベルの信号ｃｋｏ［１４］を出力し、その後、ハイレベルの信号ｃｋｏ［１４］を再び出力する。すなわち、信号ｃｋｏ［１４］の立ち上がりエッジが生じる。
【００５８】
第１ラッチ１４は、信号ｏｕｔ［１３：０］の信号レベルを信号ｃｋｏ［１４］の立ち上がりエッジで取り込む。カウンタ１８によって出力される第２出力信号ｃｏ＋１の信号レベルがハイレベルである場合に、共通リセット信号ｒｅｓｅｔｆの信号レベルもハイレベルとなる。また、カウンタ１８のカウント値が所定の閾値に達した時点の１周期後に第２出力信号ｃｏ＋１の信号レベルがハイレベルとなる。故に、第１ラッチ１４は、カウンタ１８のカウント値が所定の閾値に達したときに、信号ｏｕｔ［１３：０］の信号レベルを取り込む。したがって、カウンタ１８に所定の閾値を設定することにより、第１ラッチ１４は信号ｏｕｔ［１３：０］の信号レベルを間欠的に取り込むことができる。換言すれば、測定対象周期を所定数の周期だけ離間した２つの周期とすることができる。
【００５９】
このように、第１ラッチ１４は、信号ｏｕｔ［１３：０］の信号レベルを信号ｏｕｔ［１４］の立ち上がりエッジで取り込み、当該信号レベルを出力端子Ｑから信号ｆｅｑ１［１３：０］として出力する。
【００６０】
第２ラッチ１５は、信号ｆｅｑ１［１３：０］の信号レベルを第１出力信号ｃｏの立ち上がりエッジで取り込み、当該信号レベルを出力端子Ｑから信号ｆｅｑ２［１３：０］として出力する。第１出力信号ｃｏの立ち上がりエッジは、カウント値が所定の閾値に達した時点において生じる。
【００６１】
このように、比較部は、カウンタ１８のカウント値が所定の閾値に達したときに比較を行う。
【００６２】
図５は、発振周波数補正信号発生回路１の動作を示すタイムチャートである。以下、図５を参照しつつ、発振周波数補正信号発生回路１の動作について説明する。なお、遅延回路群１１及びフリップフロップ群１２の動作は、第１の実施例と同じなので説明を省略する。
【００６３】
先ず、遅延回路１１−１４の出力信号ｃｋ１４（図４参照）の立ち上がりエッジで、フリップフロップ２１の出力信号ｃｋｏ［１４］の信号レベルが初期値”０”から”１”に変化する、すなわち出力信号ｃｋｏ［１４］の立ち上がりエッジが生じる。第１ラッチ１４は、出力信号ｃｋｏ［１４］の立ち上がりエッジで、フリップフロップ群１２の出力信号ｏｕｔ［１３：０］の信号レベルを取り込み、当該信号レベルを示す信号ｆｅｑ１［１３：０］を出力する。
【００６４】
この際、出力信号ｃｋｏ［１４］と同一の信号レベル”１”の第２リセット信号ｒｅｓｅｔｂがＯＲ回路２０に入力される。ＯＲ回路２０は、信号レベル”１”の共通リセット信号ｒｅｓｅｔｆをフリップフロップ１２−０〜１２−１３の各々に供給する。フリップフロップ１２−０〜１２−１３の各々の保持信号レベルが”０”にリセットされる。
【００６５】
カウンタ１８は、初期値を例えば”０”として、発振信号ｆｉｎの１周期毎に１ずつカウントする。カウント値が所定の閾値に達したときに、カウンタ１８は、第１出力信号ｃｏの信号レベルを１周期分だけ”１”とする、すなわち第１出力信号ｃｏの立ち上がりエッジが生じる。第２ラッチ回路は、第１出力信号ｃｏの立ち上がりエッジで、第１ラッチ回路の出力信号ｆｅｑ１［１３：０］の信号レベルを取り込み、当該信号レベルを示す信号ｆｅｑ２［１３：０］を出力する。
【００６６】
カウント値が所定の閾値から１だけ増えたときに、カウンタ１８は、第２出力信号ｃｏ＋１の信号レベルを１周期分だけ”１”とする。第２出力信号ｃｏ＋１はＯＲ回路２０に入力される。ＯＲ回路２０は、信号レベル”１”の共通リセット信号ｒｅｓｅｔｆをフリップフロップ１２−０〜１２−１３の各々に供給する。フリップフロップ１２−０〜１２−１３の各々の保持信号レベルが”０”にリセットされる。また、カウンタ１８は、カウント値を初期値”０”に設定する。
【００６７】
発振周波数補正信号発生回路１は、上記動作を反復する。第１ラッチ１４が、再び、信号ｃｋｏ［１４］の立ち上がりエッジで信号ｏｕｔ［１３：０］を取り込み、当該信号レベルを示す信号ｆｅｑ１［１３：０］を出力する。比較部１６は、第１ラッチ１４の出力である信号ｆｅｑ１［１３：０］と第２ラッチ１５の出力である信号ｆｅｑ２［１３：０］とを第１の実施例と同様に比較して、比較結果をｆｅｑａｊ［１３：０］として出力する。図５に示される例では、信号ｆｅｑ１［１３：０］が”Ｑｎ＋１”、且つ信号ｆｅｑ２［１３：０］が”Ｑｎ”である期間内に、比較部１６が、比較結果である”ＥＸｎ＋１”を示すｆｅｑａｊ［１３：０］を出力する。
【００６８】
上記したように、本実施例の発振周波数補正信号発生回路１においては、カウント値が所定の閾値に達するまで第１ラッチ１４はフリップフロップ群１２の出力信号ｏｕｔ［１３：０］を取り込まない。また、カウント値が所定の閾値に達するまで第２ラッチ回路１５は第１ラッチ１４の出力信号ｆｅｑ１［１３：０］を取り込まない。かかる構成により、発振信号ｆｉｎの周波数誤差変動の検出間隔を広げることができる。故に、発振周波数補正信号発生回路１の消費電力を低減できるという効果を奏する。
【符号の説明】
【００６９】
１  発振周波数補正信号発生回路
２  カウント部
３  取込タイミング信号生成部
１１  遅延回路群（遅延部）
１１−０〜１１−１４  遅延回路
１２  フリップフロップ群（サンプリング部）
１２−０〜１２−１３  フリップフロップ
１３  前段遅延回路
１４  第１ラッチ
１５  第２ラッチ
１６  比較部
１７  信号生成出力部
１８  カウンタ
１９、２０  ＯＲ回路
２１  フリップフロップ
２２  バッファ
３１  入力バッファ
３２  抵抗
３３  出力バッファ
３３ａ  入力端子
３４  容量
【図１】
2012169974.tif 000003
【図２】
2012169974.tif 000004
【図３】
2012169974.tif 000005
【図４】
2012169974.tif 000006
【図５】
2012169974.tif 000007