(57)【要約】【課題】  従来のプレーナ型ＩＧＢＴでは、ＶＣＥ（ｏｎ）を低減すべくゲート幅Ｌｇを広げると、独立した各セルのベース領域から広がる空乏層が不連続となり、耐圧の劣化や容量が増大する問題があった。【解決手段】  ＩＧＢＴのゲート電極のゲート幅を広げる。ゲート電極の略中央のｎ−型半導体層表面に第１ｐ型不純物領域を設ける。ゲート幅を広げることでＶＣＥ（ｏｎ）を低減し、第１ｐ型不純物領域によって逆方向電圧印加時に各ベース領域から広がる空乏層を緩やかに連続させて耐圧を確保する。第１ｐ型不純物領域は、ガードリングと同一工程にて形成できる。また、ゲート電極の下方に厚い絶縁膜を設けることで、ゲート幅を広げた場合であっても容量の低減が図れる。【選択図】    図１
2012142322.tif 000002
【特許請求の範囲】
【請求項１】
一導電型半導体層と、
該一導電型半導体層上に設けられた逆導電型半導体層と、
該逆導電型半導体層に設けられた一導電型のベース領域と、
該ベース領域に設けられた逆導電型のエミッタ領域と、
前記逆導電型半導体層表面に設けられた第１絶縁膜と、
隣り合う前記ベース領域間の前記第１絶縁膜上に設けられたゲート電極と、
該ゲート電極を被覆する第２絶縁膜と、
前記ゲート電極の中央付近の前記逆導電型半導体層に前記ベース領域と離間して設けられた第１の一導電型不純物領域と、
前記逆導電型半導体層の外周付近に環状に設けられた第２の一導電型不純物領域と、
を具備することを特徴とする絶縁ゲート型半導体装置。
【請求項２】
前記第２の一導電型不純物領域の外周に少なくとも１つの他の第２の一導電型不純物領域が設けられ、前記ベース領域と前記第１の一導電型不純物領域との距離は、前記第２の一導電型不純物領域および前記他の第２の一導電型不純物領域の隣り合う２つの領域の離間距離のうち最小の距離以下であることを特徴とする請求項１に記載の絶縁ゲート型半導体装置。
【請求項３】
前記第１の一導電型不純物領域を接地することを特徴とする請求項１または請求項２に記載の絶縁ゲート型半導体装置。
【請求項４】
前記第１の一導電型不純物領域を前記第２の一導電型不純物領域と電気的に接続することを特徴とする請求項３に記載の絶縁ゲート型半導体装置。
【請求項５】
前記ゲート電極下方に前記第１絶縁膜より厚い他の絶縁膜を設けることを特徴とする請求項１から請求項４のいずれかに記載の絶縁ゲート型半導体装置。
【請求項６】
前記逆導電型半導体層の外周端部に高濃度の逆導電型不純物領域を設けることを特徴とする請求項１から請求項５のいずれかに記載の絶縁ゲート型半導体装置。
【請求項７】
一導電型半導体層上に逆導電型半導体層が設けられた基板を準備する工程と、
前記逆導電型半導体層表面に延在する第１の一導電型不純物領域を形成する工程と、
前記逆導電型半導体層の外周付近に第２の一導電型不純物領域を形成する工程と、
前記第１の一導電型不純物領域が中央付近に位置するように前記逆導電型半導体層表面に第１絶縁膜を介してゲート電極を形成する工程と、
前記ゲート電極の両側の前記逆導電型半導体層表面に一導電型のベース領域を形成する工程と、
前記ゲート電極の両側の前記ベース領域表面に逆導電型のエミッタ領域を形成する工程と、
前記ゲート電極を一体で被覆する第２絶縁膜を形成する工程と、
を具備することを特徴とする絶縁ゲート型半導体装置の製造方法。
【請求項８】
該第１の一導電型不純物領域と前記第２の一導電型不純物領域は同時に形成することを特徴とする請求項７に記載の絶縁ゲート型半導体装置の製造方法。
【請求項９】
前記ゲート電極下方に前記第１絶縁膜より厚い他の絶縁膜を形成することを特徴とする請求項７または請求項８に記載の絶縁ゲート型半導体装置の製造方法。
【請求項１０】
前記逆導電型半導体層の外周端部に高濃度の逆導電型不純物領域を形成することを特徴とする請求項７から請求項９のいずれかに記載の絶縁ゲート型半導体装置の製造方法。
【請求項１１】
前記高濃度の逆導電型不純物領域は前記エミッタ領域と同時に形成することを特徴とする請求項１０に記載の絶縁ゲート型半導体装置の製造方法。
【請求項１２】
前記高濃度の逆導電型不純物領域は前記第１の一導電型不純物領域の形成後、前記ゲート電極の形成前に形成することを特徴とする請求項１０に記載の絶縁ゲート型半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は絶縁ゲート型半導体装置およびその製造方法に係り、特にＶＣＥ（ｏｎ）を低減し、耐圧の劣化を抑制できる絶縁ゲート型半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
絶縁ゲート型バイポーラトランジスタ（以下、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ−Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ））は、パワーエレクトニクス分野におけるスイッチング素子として用いられている。
【０００３】
ＩＧＢＴにおいて、コレクタ−エミッタ間飽和電圧（以下、ＶＣＥ（ｏｎ））は抵抗成分となるため、低い方が望ましい。このため、例えばトレンチ構造のゲート電極を有するＩＧＢＴ（トレンチ型ＩＧＢＴ）では、エミッタ電極が接触するベース領域の面積を低減し、ドリフト層から注入された正孔（ホール）がベース領域を介してエミッタ電極に排出されることを抑制している。このように、ドリフト層における正孔の蓄積量を保ち、伝導度変調を促進することによってＶＣＥ（ｏｎ）を低減することができる（例えば特許文献１、特許文献２参照。）。
【０００４】
また、ゲート電極が絶縁膜を介して基板表面に設けられるプレーナ構造のゲート電極を有するＩＧＢＴ（プレーナ型ＩＧＢＴ）においては、ゲート電極の幅（ゲート幅）を広げて正孔の蓄積量を保ち、低いＶＣＥ（ｏｎ）を実現する構造が知られている（例えば非特許文献１参照。）。
【０００５】
図１７は従来の、プレーナ型ＩＧＢＴ２００を示す断面図である。
【０００６】
ＩＧＢＴは、例えばドリフト層となる高濃度のｐ型（ｐ＋＋型）半導体層２０１の上にｎ＋型半導体層２０２が積層され、その上にドリフト層となるｎ−型半導体層２０３が積層される。ｎ−型半導体層２０３の表面に、ゲート絶縁膜２１１を介してゲート電極２０６が設けられる。ゲート電極２０６の両側には、ｐ型のイオン注入および拡散によってベース領域２０７が設けられ、ベース領域２０７の表面には、互いに離間してｎ型のエミッタ領域２０８が設けられる。ｎ型のエミッタ領域２０８間にｐ型のイオン注入および拡散によってボディ領域２０９が設けられる。
【０００７】
この構造において、非特許文献２に記載の如くゲート電極２０６のゲート幅Ｌｇを広げて隣り合うベース領域２０７間の距離を広げ、すなわちチップ全体の面積に対するベース領域２０７の面積の割合を低減させることにより、ドリフト層（ｎ−型半導体層２０３）に蓄積された正孔がベース領域２０７およびエミッタ領域２０８を介して、エミッタ電極２１２に排出されることを防止できる。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００８−３１１３０１号公報
【特許文献２】特開２００９−１３５２２４号公報
【非特許文献】
【０００９】
【非特許文献１】岡村  勝也、他４名、「クライストロンモジュレータ用ＩＥＧＴスイッチの開発（DEVELOPMENT  OF  IEGT  SWITCH  FOR  A  KLYSTRON  MODULATOR）」、第２５回リニアック技術研究会  プロシーディングス（Proceedings  of  the  25th  Linear  Accelerator  Meeting  in  Japan）、２０００年７月１２日−１４日、ｐ．２４３
【発明の概要】
【発明が解決しようとする課題】
【００１０】
図１７を参照して、ベース領域の端部がトレンチと接するトレンチ型ＩＧＢＴと異なり、プレーナ型ＩＧＢＴは一般的にトランジスタセルごとにベース領域２０７が分断し、その端部は所定の曲率を有する湾曲構造となっている。そして、逆方向電圧印加時にはそれぞれ分離されたベース領域２０７から空乏層ｄが広がり、隣り合う空乏層ｄに互いに到達してドリフト層全体に広がり、所定の耐圧を確保する。
【００１１】
このプレーナ型ＩＧＢＴ２００において、ゲート幅Ｌｇを広げて、その両端のベース領域２０７のチップ全体に対する面積割合を低減した場合、個々のベース領域２０７から広がる空乏層ｄが互いに到達しなくなるおそれがある。
【００１２】
空乏層ｄ同士が到達しない場合には、湾曲構造を有する個々の空乏層ｄの曲率による電界強度によってブレークダウン電圧が制約される。しかし、一般的なベース領域２０７の形成条件（深さや、不純物濃度など）では曲率を小さくするにも限界があり、分断したベース領域２０７間で耐圧が劣化してしまう問題があった。
【００１３】
一方で、ゲート電極２０６直下のゲート絶縁膜２１１はその厚みが薄い（例えば３００Å〜１０００Å）ため、ゲート幅Ｌｇ（ゲート電極２０６の面積）の増加は、低容量化の観点からは大きな弊害となる。
【００１４】
このように従来のプレーナ型ＩＧＢＴではＶＣＥ（ｏｎ）を低減すべくゲート幅Ｌｇを広げると、耐圧の劣化や容量が増大する問題があった。
【課題を解決するための手段】
【００１５】
本発明はかかる課題に鑑みてなされ、第１に、一導電型半導体層と、該一導電型半導体層上に設けられた逆導電型半導体層と、該逆導電型半導体層に設けられた一導電型のベース領域と、該ベース領域に設けられた逆導電型のエミッタ領域と、前記逆導電型半導体層表面に設けられた第１絶縁膜と、隣り合う前記ベース領域間の前記第１絶縁膜上に設けられたゲート電極と、該ゲート電極を被覆する第２絶縁膜と、前記ゲート電極の中央付近の前記逆導電型半導体層に前記ベース領域と離間して設けられた第１の一導電型不純物領域と、前記逆導電型半導体層の外周付近に環状に設けられた第２の一導電型不純物領域と、を具備することにより解決するものである。
【００１６】
第２に、一導電型半導体層上に逆導電型半導体層が設けられた基板を準備する工程と、前記逆導電型半導体層表面に延在する第１の一導電型不純物領域を形成する工程と、前記逆導電型半導体層の外周付近に第２の一導電型不純物領域を形成する工程と、前記第１の一導電型不純物領域が中央付近に位置するように前記逆導電型半導体層表面に第１絶縁膜を介してゲート電極を形成する工程と、前記ゲート電極の両側の前記逆導電型半導体層表面に一導電型のベース領域を形成する工程と、前記ゲート電極の両側の前記ベース領域表面に逆導電型のエミッタ領域を形成する工程と、前記ゲート電極を一体で被覆する第２絶縁膜を形成する工程と、を具備することにより解決するものである。
【発明の効果】
【００１７】
本発明によれば、以下の効果が得られる、
第１に、逆方向電圧印加時にゲート電極の略中央のｎ−型半導体層に配置した第１ｐ型不純物領域から空乏層を広げることができる。これにより、ＶＣＥ（ｏｎ）の低減を目的としてゲート幅Ｌｇを拡張した場合であっても、分離した各ベース領域から広がる空乏層を、その間の第１ｐ型不純物領域から広がる空乏層で緩やかに連続させることができる。従って、ゲート幅Ｌｇの増大による耐圧の劣化を防止できる。
【００１８】
また、第１ｐ型不純物領域をＩＧＢＴの電極とは直接接続せず、電位的にフローティングとすることで、ドリフト層であるｎ−型半導体層に注入された正孔が第１ｐ型不純物領域を介して外部に流出することを防止できる。
【００１９】
第２に、ゲート電極の下方に、第１絶縁膜（ゲート絶縁膜）より厚い絶縁膜を設けることで、容量の増加を防止できる。ＶＣＥ（ｏｎ）の低減を目的としてゲート幅Ｌｇを増加させることは、薄いゲート絶縁膜の面積を増加させることとなり、容量が増加する。しかし、ゲート電極の下方に厚い絶縁膜を設けることで、容量の増加を回避できる。
【００２０】
第３に、第１ｐ型不純物領域を接地することで、コレクタ電極への高電圧印加時にゲート絶縁膜の破壊を防止できる。すなわち、第１ｐ型不純物領域がフローティングの場合、コレクタ電極に印加される高電圧によって第１ｐ型不純物領域の電位が上昇する。ゲート電極の下方が薄いゲート絶縁膜のみの場合、これに高電圧が印加され破壊されることが懸念される。そのような場合には、第１ｐ型不純物領域を接地することで、電位の上昇を回避できる。
【００２１】
第１ｐ型不純物領域を、周辺ｐ型不純物領域（例えばガードリングである第２ｐ型不純物領域）に接続、つまりこれに連続するパターンとすることで、容易に接地することができる。
【００２２】
第４に、第１ｐ型不純物領域は、外周部に形成される第２ｐ型不純物領域と同一工程にて形成できるので、第２ｐ型不純物領域を形成するマスクを変更するのみでよく、第１ｐ型不純物領域を形成することによる工数の増加を防止できる。
【図面の簡単な説明】
【００２３】
【図１】本発明の第１の実施形態の絶縁ゲート型半導体装置を説明する断面図である。
【図２】本発明の第１の実施形態の絶縁ゲート型半導体装置を説明する平面図である。
【図３】本発明の第２の実施形態の実施形態の絶縁ゲート型半導体装置を説明する断面図である。
【図４】本発明の第３の実施形態の絶縁ゲート型半導体装置を説明する平面図である。
【図５】本発明の第１の実施形態の絶縁ゲート型半導体装置の製造方法を説明する断面図である。
【図６】本発明の第１の実施形態の絶縁ゲート型半導体装置の製造方法を説明する断面図である。
【図７】本発明の第１の実施形態の絶縁ゲート型半導体装置の製造方法を説明する断面図である。
【図８】本発明の第１の実施形態の絶縁ゲート型半導体装置の製造方法を説明する断面図である。
【図９】本発明の第１の実施形態の絶縁ゲート型半導体装置の製造方法を説明する断面図である。
【図１０】本発明の第１の実施形態の絶縁ゲート型半導体装置の製造方法を説明する断面図である。
【図１１】本発明の第１の実施形態の絶縁ゲート型半導体装置の製造方法を説明する断面図である。
【図１２】本発明の第２の実施形態の絶縁ゲート型半導体装置の製造方法を説明する断面図である。
【図１３】本発明の第２の実施形態の絶縁ゲート型半導体装置の製造方法を説明する断面図である。
【図１４】本発明の他の実施形態の絶縁ゲート型半導体装置の製造方法を説明する断面図である。
【図１５】本発明の他の実施形態の絶縁ゲート型半導体装置の製造方法を説明する断面図である。
【図１６】本発明の他の実施形態の絶縁ゲート型半導体装置を説明する平面図である。
【図１７】従来の絶縁ゲート型半導体装置を説明する断面図である。
【発明を実施するための形態】
【００２４】
本発明の実施の形態を、ｎチャネル型のＩＧＢＴを例に図１から図１６を参照して説明する。
【００２５】
まず、図１および図２を参照して本発明の第１の実施形態のＩＧＢＴについて説明する。図１および図２は本実施形態のＩＧＢＴ１００を説明するための図である。図１が断面図であり、図１（Ａ）は各構成要素を説明する断面図であり、図１（Ｂ）は逆方向電圧印加時に広がる空乏層の様子を示す断面図である。図２は基板表面の絶縁膜および電極等を省略し要部を抜き出した平面図である。尚、図１は図２のａ−ａ線の断面図である。
【００２６】
図１（Ａ）を参照してＩＧＢＴ１００は、ｐ＋型半導体層１と、ｎ−型半導体層３と、第１ｐ型不純物領域２１と、第２ｐ型不純物領域６ｉと、ゲート絶縁膜７と、ゲート電極８と、ベース領域１０と、エミッタ領域１５と、層間絶縁膜１６とを有する。
【００２７】
基板はｐ＋型半導体層１上にｎ＋型半導体層２およびｎ−型半導体層３を積層してなる。一例として、ｐ＋型半導体層１はｐ＋型シリコン半導体基板であり、ｎ＋型半導体層２は不純物濃度が１Ｅ１６ｃｍ−３程度のシリコン半導体エピタキシャル層である。ｎ−型半導体層３は例えば不純物濃度は例えば７Ｅ１３ｃｍ−３程度のシリコン半導体エピタキシャル層であり、ＩＧＢＴのいわゆるドリフト層を構成する。
【００２８】
尚、基板は、ｎ−型半導体層３の裏面に不純物拡散によって低抵抗のｐ＋型半導体層１を設けるものであってもよい。
【００２９】
ゲート電極８は、ｎ−型半導体層３表面を覆うゲート絶縁膜７上に設けられる。本実施形態ではゲート絶縁膜７の一部は、それより厚い酸化膜４の上に設けられる。つまり、ｎ−型半導体層３表面に例えば６０００Å〜９５００Åの酸化膜４を設け、その表面が別の工程でゲート絶縁膜７（厚みは例えば７００Å〜９００Å）で覆われ、その上にゲート電極８が配置される。ゲート電極８直下に配置される絶縁膜（ゲート絶縁膜７を含む）はゲート電極８両端部を除き厚く設けられるので、ゲート電極８のゲート幅Ｌｇを広げた場合であっても、それによる容量の増大を抑制できる。
【００３０】
ベース領域１０は、ｎ−型半導体層３表面にドーズ量で６Ｅ１３ｃｍ−２〜７Ｅ１３ｃｍ−２のｐ型不純物（例えばボロン（Ｂ））をイオン注入および拡散して設けた領域であり、深さは、２μｍ〜３μｍである。
【００３１】
エミッタ領域１５は、ベース領域１０表面にドーズ量で４Ｅ１５ｃｍ−２〜６Ｅ１５ｃｍ−２のｎ型不純物（例えばヒ素（Ａｓ）をイオン注入および拡散して設けた領域である。
【００３２】
隣り合うベース領域１０間に、ゲート絶縁膜７（および酸化膜４）を介してゲート電極８が配置される。つまり、ゲート電極８の両側にベース領域１０とエミッタ領域１５が配置され、ゲート電極８と隣接した領域がＩＧＢＴのトランジスタセルＣとなる。
【００３３】
ボディ領域１２は電位安定化のためにベース領域１０の内側に設けられ、ドーズ量で４Ｅ１５ｃｍ−２〜５Ｅ１５ｃｍ−２のｐ型不純物（例えばボロン（Ｂ））をイオン注入および拡散して設けた領域であり、深さは３μｍ〜４μｍである。
【００３４】
ＶＣＥ（ｏｎ）を決定するゲート電極８のゲート幅Ｌｇは、ここでは一例として４０μｍ〜５０μｍである。ゲート幅Ｌｇをこのように広げることで、ベース領域１０面積のチップ全体の面積に対する割合を低減できる。つまり、正孔の流出する面積を低減し、ＶＣＥ（ｏｎ）を低減できる。
【００３５】
第１ｐ型不純物領域２１は、ゲート電極８の中央付近のｎ−型半導体層３表面に設けられたｐ型不純物（例えばボロン（Ｂ））の拡散領域である。隣り合うベース領域１０とは離間して設けられ、不純物濃度はドーズ量で７Ｅ１４ｃｍ−２〜９Ｅ１４ｃｍ−２程度、深さは８μｍ〜１０μｍ程度である。
【００３６】
ｎ−型半導体層３の外周付近に第２ｐ型不純物領域６ｉが設けられる。第２ｐ型不純物領域６ｉはいわゆるガードリングであり、不純物濃度はドーズ量で７Ｅ１４ｃｍ−２〜９Ｅ１４ｃｍ−２程度、深さは８μｍ〜１０μｍ程度である。
【００３７】
また第２ｐ型不純物領域６ｉの外周に他の第２ｐ型不純物領域６ｏが設けられる。他の第２ｐ型不純物領域６ｏもガードリングであり、複数設けられる場合もある。以下、最内周の第２ｐ型不純物領域６ｉの外側に設けられる他の第２ｐ型不純物領域６ｏを（これらが複数の場合も含め）外周の第２ｐ型不純物領域６ｏと総称する。
【００３８】
更にｎ−型半導体層３の外周端部には、空乏層ストッパーとなる高濃度のｎ＋型不純物領域１４が設けられる。基板の端部（半導体チップの端部）はダイシングラインに近いことから多数の欠陥が生じている。空乏層がその欠陥領域まで広がるとリークが発生するため、高濃度の不純物領域を設けて空乏層の広がりを抑制する。尚、ｎチャネル型のＩＧＢＴの場合は、ｎ＋型不純物領域１４は省略してもよい。
【００３９】
基板の一主面側には、例えばチタン（Ｔｉ）又はこれを含有する合金などによってエミッタ領域１５とコンタクトするエミッタ電極１７が設けられる。第１ｐ型不純物領域２１の表面は、酸化膜４、ゲート絶縁膜７で被覆されてエミッタ電極１７とは絶縁される。また、最内周の第２ｐ型不純物領域６ｉはボディ領域１２およびベース領域１０を介して、エミッタ電極１７と電気的に接続する。
【００４０】
また外周の第２ｐ型不純物領域６ｏ上には、これと重畳して接続するシールドメタル１９が設けられる。高濃度のｎ＋型不純物領域１４上にはこれと重畳してコンタクトするアニュラーシールドメタル２０が設けられる。シールドメタル１９およびアニュラーシールドメタル２０はＩＧＢＴ１００の電極とは接続しない。また基板の他の主面側にはＡｌ／Ｔｉ／Ｎｉ／Ａｕなどによりｐ＋型半導体層１とコンタクトするコレクタ電極１８が設けられる。
【００４１】
図１（Ｂ）を参照して、ＩＧＢＴ１００に逆方向電圧を印加した際に、主にｎ−型半導体層３に広がる空乏層ｄについて説明する。
【００４２】
本実施形態のＩＧＢＴ１００は、ゲート電極８がプレーナ構造であり、ベース領域１０がトランジスタセルＣごとに独立（分離）している。また、第１ｐ型不純物領域２１は、エミッタ電極１７とは絶縁されるため、ＩＧＢＴ１００のいずれの電極も直接接続せず、電位的にフローティングとなっている。
【００４３】
この構造においてＩＧＢＴ１００に逆方向電圧を印加した際に本実施形態では、各ベース領域１０から空乏層ｄが広がるとともに、各ベース領域１０の中央付近に設けられた第１ｐ型不純物領域２１からも空乏層ｄが広がり、各ベース領域１０周囲の空乏層ｄと緩やかに連続して、ｎ−型半導体層３の全体に広がる。これにより、ＶＣＥ（ｏｎ）を低減するために、ゲート幅Ｌｇを広げた構成でありながら、耐圧の劣化を防止できる。
【００４４】
本実施形態では、第１ｐ型不純物領域２１の端部から隣り合うベース領域１０の端部までの距離Ｌは、第２ｐ型不純物領域６ｉと隣り合う外周の第２ｐ型不純物領域６ｏの離間距離Ｌ１または外周の第２ｐ型不純物領域６ｏが複数ある場合は、隣り合うそれらの距離Ｌ２以下とする。これにより、ベース領域１０と第１ｐ型不純物領域からそれぞれ広がる空乏層ｄを確実に連続させることができる。
【００４５】
第１ｐ型不純物領域２１表面は厚い酸化膜４およびゲート絶縁膜７で覆われてエミッタ電極１７とは絶縁されている。従って、ドリフト層であるｎ−型半導体層３に蓄積された正孔が第１ｐ型不純物領域２１を介してエミッタ電極１７に流出することを防止できる。
【００４６】
更に、ゲート電極８の両端部を除く直下に厚い酸化膜４を配置することで、ゲート幅Ｌｇを増加させ、薄いゲート絶縁膜７の面積が増加した場合であっても、ゲート電極８直下の容量の増大を抑制できる。
【００４７】
図２を参照して、ゲート電極８、ベース領域１０（一点鎖線で示す）、ボディ領域１２（二点鎖線で示す）およびエミッタ領域１５は例えば一の方向に延在するストライプ状に設けられる。そして、第１ｐ型不純物領域２１もゲート電極８の延在方向に沿ってストライプ状に設けられる。
【００４８】
各ゲート電極８は、ゲート電極８と同材料により周辺部に環状に形成されたゲート配線層２８まで延在して接続し、ここでは不図示のゲートパッド電極に接続する。尚、ここではゲート電極８の両端がゲート配線層２８に接続する場合を示している。しかしこれに限らず、ゲート電極８の一端のみがゲート配線層２８と接続し、ゲート電極８の他端が開放された櫛状のパターンであってもよい。
【００４９】
第２ｐ型不純物領域６ｉはｎ−型半導体層３の外周付近に位置し、複数設けられるトランジスタセルＣの全体を囲む環状に設けられる。第２ｐ型不純物領域６ｉの外周には、環状の外周の第２ｐ型不純物領域６ｏが例えば複数設けられる。尚、図２において最内周の第２ｐ型不純物領域６ｉのみ環状に示しているが、外周の第２ｐ型不純物領域６ｏも環状である。
【００５０】
また図２では第２ｐ型不純物領域６ｉと外周の第２ｐ型不純物領域６ｏの距離Ｌ１、および隣り合う外周の第２ｐ型不純物領域６ｏ同士間の距離Ｌ２を第１ｐ型不純物領域２１とベース領域１０間の距離Ｌより小さく記載しているが、実際は、距離Ｌは距離Ｌ１または距離Ｌ２のいずれか小さいほうの距離以下である。
【００５１】
距離Ｌ１（例えば２８μｍ）は、外周の第２ｐ型不純物領域６ｏ同士の距離Ｌ２と同じでもよいし、異なってもよい。例えば距離Ｌ２が距離Ｌ１より大きく（例えば３０μｍ）ても良いし、小さくてもよい。また３重以上設けられる場合は、距離Ｌ１と２以上存在する距離Ｌ２とは、それぞれが異なる距離であっても良い。いずれにしても、距離Ｌは、全ての隣り合うガードリングの離間距離Ｌ１、Ｌ２のうち最小の距離以下とする。
【００５２】
図２では１つのストライプ状のベース領域１０を示しているが、実際は複数設けられる。複数のベース領域１０のうち、最も外側のベース領域１０も、第２ｐ型不純物領域６ｉに沿った環状に設けられてこれと接続する。本実施形態では、外周付近の環状のベース領域１０と第２ｐ型不純物領域６ｉを周辺ｐ型不純物領域ＰＰと総称する。また最も外側のボディ領域１２も環状に設けられて周辺ｐ型不純物領域ＰＰの一部となってもよい。
【００５３】
一方、第１ｐ型不純物領域２１、周辺ｐ型不純物領域ＰＰより内側のベース領域１０、ボディ領域１２およびエミッタ領域１５はいずれも、周辺ｐ型不純物領域ＰＰに達しない。
【００５４】
ベース領域１０、ボディ領域１２および、周辺ｐ型不純物領域ＰＰにはエミッタ電極（ここでは不図示）が接続し、接地電位が印加される。一方、第１ｐ型不純物領域２１は、周辺ｐ型不純物領域ＰＰと接続せず、エミッタ電極とは絶縁されるため、ＩＧＢＴ１００のいずれの電極も直接接続せず、電位的にフローティングとなっている。
【００５５】
図３を参照して、本発明の第２の実施形態を説明する。図３は第２の実施形態を説明する断面図である。第２の実施形態は、ゲート電極８下方に厚い酸化膜を設けない構成である。
【００５６】
例えば車載用などの大面積チップではそれだけ容量も大きいので容量低減の必要性が高いため、第１の実施形態の如く厚い酸化膜を設けるとよい。しかし、厚い酸化膜を設けると表面の平坦性が悪くなるので、例えばワイヤーボンディング時のクラックやクリップボンド実装時の半田濡れ性に悪影響を及ぼす場合がある。また、工程途中でもリソグラフィ工程で厚い酸化膜の段差部にレジスト溜まりができるなどのデメリットも生じる場合がある。
【００５７】
そこで、例えば民生用など小型チップで容量が問題にならなければ、第２の実施形態の如く厚い酸化膜を設けず、ｎ−型半導体層３表面に、直接、７００Å〜９００Å程度のゲート絶縁膜７を設け、その上にゲート電極８を配置する。これにより、厚い酸化膜の段差による上記のデメリットを排除することができる。
【００５８】
これ以外の構成は、第１の実施形態と同様であるので説明は省略する。
【００５９】
図４を参照して、本発明の第３の実施形態を説明する。
【００６０】
第１の実施形態における第１ｐ型不純物領域２１は、電位的にフローティングとしたが、これを接地（ＧＮＤ電位）してもよい。
【００６１】
コレクタ電極に印加される高電圧によって第１ｐ型不純物領域２１の電位が上昇し、特に第２の実施形態において薄いゲート絶縁膜に高電圧が印加され破壊されることが懸念される場合に、第１ｐ型不純物領域２１を接地することで、電位の上昇を回避でき、ゲート絶縁膜の破壊を防止できる。
【００６２】
第１ｐ型不純物領域２１は、例えばエミッタ電極と電気的に接続することで接地できる。具体的には、図４の如く、第１ｐ型不純物領域２１を延在し、最内周の第２ｐ型不純物領域６ｉに接続する。周辺ｐ型不純物領域ＰＰの一部である第２ｐ型不純物領域６ｉはエミッタ電極１７と接続しているので、これを介して第１ｐ型不純物領域２１を接地できる。また、周辺ｐ型不純物領域ＰＰを構成するベース領域１０やボディ領域１２と接続してもよい。
【００６３】
第１ｐ型不純物領域２１を接地することによって正孔がエミッタ電極に流出する経路を作ることになるものの、エミッタ電極とオーミックコンタクトする部分をセル周辺部分（周辺ｐ型不純物領域ＰＰ）に部分的に設けることによって、正孔の流出経路に第１ｐ型不純物領域２１の抵抗成分を介在させ、正孔の流出をある程度は阻害できる。従って正孔の蓄積効果を無にすることは無く、正孔の蓄積効果とゲート絶縁膜の破壊耐量とはトレードオフの関係となる。
【００６４】
尚、図４では周辺ｐ型不純物領域ＰＰで囲まれるトランジスタセルＣのベース領域１０やボディ領域１２を周辺ｐ型不純物領域ＰＰと離間しているが、これが連続していてもよい。
【００６５】
次に、図５から図１１を参照して第１の実施形態のＩＧＢＴ１００の製造方法について説明する。尚、以降の図においては１つのゲート電極８部分と周辺部のみの概略図とし、外周の第２ｐ型不純物領域６ｏは１つのみ示す。
【００６６】
まず図５を参照して、ｐ型半導体層１上にｎ＋型半導体層２およびｎ−型半導体層３を積層するなどした基板を準備する。一例として、ｐ型半導体層１はｐ＋型シリコン半導体基板であり、その上にエピタキシャル成長などによりｎ＋型半導体層２およびｎ−型半導体層３を順次積層する。または、ｎ−型半導体層３となるｎ−型半導体基板を準備し、その裏面に高濃度にｐ型不純物をイオン注入および拡散してｐ型半導体層１を形成してもよい。
【００６７】
図６（Ａ）を参照して、基板の全面を熱酸化（１０００℃程度）し、ｎ−型半導体層３の表面に、酸化膜４を形成する。その後、フォトリソグラフィ工程によって第１ｐ型不純物領域の形成領域と、第２ｐ型不純物領域および外周の第２ｐ型不純物領域（ガードリング）の形成領域の酸化膜４を開口する。
【００６８】
酸化膜４をマスクとして、ｐ型不純物（例えばＢ）をイオン注入する。一例として注入エネルギーは７０ｋｅＶ〜９０ｋｅＶ、ドーズ量は７Ｅ１４ｃｍ−２〜９Ｅ１４ｃｍ−２である。
【００６９】
図６（Ｂ）を参照して、熱処理（１０００℃〜１２００℃）を施し、注入したｐ型不純物を拡散する。これにより、図２に示す例えばストライプ状のパターンでｎ−型半導体層３表面に延在する第１ｐ型不純物領域２１を形成する。また、ｎ−型半導体層３の外周付近に環状の第２ｐ型不純物領域６ｉと、外周の第２ｐ型不純物領域６ｏとを形成する。これらの形成深さは例えば８μｍ〜１０μｍである。
【００７０】
第１ｐ型不純物領域２１の形成領域が開口された酸化膜４のマスクを用いることによって、第２ｐ型不純物領域６ｉ（外周の第２ｐ型不純物領域６ｏ）と同一工程で、第１ｐ型不純物領域２１を形成できる。
【００７１】
また拡散時の熱処理（酸化）で、酸化膜４の厚みを例えば６０００Å〜９５００Åまで増加させる。
【００７２】
図７（Ａ）を参照して、エッチングによりベース領域の形成領域上と第２ｐ型不純物領域６ｉ上、外周の第２ｐ型不純物領域６ｏ上、およびｎ−型半導体層３の外周端部上の酸化膜４を除去する。後の工程でゲート電極が形成される領域には、厚い酸化膜４が残される。
【００７３】
その後図７（Ｂ）の如く、全面を熱酸化（例えば８００℃〜１０００℃）し、例えば７００Å〜９００Åのゲート絶縁膜７を形成する。ゲート電極が形成される領域は、厚い酸化膜４を被覆してこの上にゲート絶縁膜７が形成される。
【００７４】
図８（Ａ）を参照して、全面に、ポリシリコン８’を例えば６０００Å〜７０００Å堆積し、例えばｎ型不純物をドープして低抵抗化する。尚不純物をドープしたポリシリコン８’を堆積してもよい。
【００７５】
図８（Ｂ）を参照して、ポリシリコン８’をパターンニングし、ｎ−型半導体層３表面にゲート絶縁膜７を介してその上に配置されるゲート電極８を形成する。ゲート電極８の直下はその両端を除いてゲート絶縁膜７と厚い酸化膜４が配置される。
【００７６】
図９（Ａ）を参照して、レジストを塗布しフォトリソグラフィ工程によってベース領域の形成領域が露出するマスクＭを設け、ｐ型不純物（例えばＢ）をイオン注入する。注入エネルギーは例えば６０ｋｅＶ〜８０ｋｅＶであり、ドーズ量は、例えば６Ｅ１３ｃｍ−２〜７Ｅ１３ｃｍ−２である。
【００７７】
図９（Ｂ）を参照して、レジストを除去し、新たなレジストを塗布してフォトリソグラフィ工程によってボディ領域の形成領域が露出するマスクＭを設け、ｐ型不純物（例えばＢ）をイオン注入する。注入エネルギーは例えば４０ｋｅＶ〜６０ｋｅＶであり、ドーズ量は、例えば２Ｅ１５ｃｍ−２〜４Ｅ１５ｃｍ−２である。
【００７８】
図９（Ｃ）を参照して、レジストを除去し、熱処理を行って注入したｐ型不純物をそれぞれ拡散し、ベース領域１０およびボディ領域１２を形成する。ベース領域１０はゲート電極８の両外側のｎ−型半導体層３表面に設けられ、ボディ領域１２は、ベース領域１０の内側に設けられる。また、ベース領域１０の深さは２〜３μｍ程度であり、ボディ領域１２の深さは３μｍ〜４μｍ程度である。
【００７９】
図１０（Ａ）を参照して、露出したゲート絶縁膜７をコントロールエッチングして膜厚を例えば２５０Åまで薄くした後、新たなレジストを塗布し、フォトリソグラフィ工程によってエミッタ領域とｎ−型半導体層３の外周端部が露出するマスクＭを形成する。マスクＭを介してｎ型不純物（例えばＡｓ）をイオン注入する。注入エネルギーは１３０ｋｅＶ〜１５０ｋｅＶ、ドーズ量は４Ｅ１５ｃｍ−２〜６Ｅ１５ｃｍ−２である。
【００８０】
図１０（Ｂ）を参照して、マスクＭを除去後、ＣＶＤ（Chemical  Vapor  Deposition：化学気相成長）法によりＰＳＧ（Phospho  Silicate  Glass）膜１６’（厚みは８０００Å〜９０００Å）を堆積する。ＰＳＧ膜のリフロー（温度８００℃〜１０００℃）によって注入したｎ型不純物を拡散し、エミッタ領域１５を形成する。エミッタ領域１５は、ゲート電極８の両外側のベース領域１０表面に設けられる。また同時に、ｎ−型半導体層３の外周端部に空乏層ストッパーとなる高濃度のｎ＋型不純物領域１４を形成する。
【００８１】
図１１（Ａ）を参照してＰＳＧ膜１６’を所望の形状にパターンニングし、ゲート電極８を被覆する層間絶縁膜１６を形成するとともに、ベース領域１０、ボディ領域１２およびエミッタ領域１５、ｎ＋型不純物領域１４を露出させる。
【００８２】
図１１（Ｂ）を参照して、基板の全面に、例えばＴｉ／ＴｉＮの合金層ＭＬを形成し、所望の形状にパターンニングする。
【００８３】
これにより、図１（Ａ）の如く、ベース領域１０、ボディ領域１２およびエミッタ領域１５にコンタクトするエミッタ電極１７を形成し、外周の第２ｐ型不純物領域６ｏ上にこれと重畳するシールドメタル１９を形成する。さらにｎ＋型不純物領域１４上にこれと重畳してコンタクトするアニュラーシールドメタル２０を形成する。
【００８４】
また、ｐ型半導体層１の裏面には、例えばＡｌ／Ｔｉ／Ｎｉ／Ａｕなどの蒸着によってコレクタ電極１８を形成し、図１（Ａ）に示す最終構造を得る。
【００８５】
次に、図１２および図１３を参照して、図３に示す第２の実施形態の製造方法について説明する。
【００８６】
第１の実施形態の製造方法における第１ｐ型不純物領域２１の拡散工程（図６（Ｂ））後の酸化膜４のエッチング工程においてゲート電極の形成領域上の酸化膜４も除去し、トランジスタセルの形成領域のｎ−型半導体層３表面を露出させる（図１２（Ａ））。
【００８７】
その後、全面に厚みが例えば７００Å〜９００Åのゲート絶縁膜７を形成する（図１２（Ｂ））。そして、図８（Ａ）と同様の工程にて、ゲート絶縁膜７上にポリシリコン８’を堆積し（図１２（Ｃ））、所望の形状にパターンニングする（図１２（Ｄ））。ゲート電極８下方は、薄いゲート絶縁膜７のみが配置される。
【００８８】
その後、第１の実施形態の製造方法と同様に、ベース領域１０およびボディ領域１２を形成し（図１３（Ａ））、エミッタ領域１５を形成するとともに層間絶縁膜１６でゲート電極８を被覆して、エミッタ電極１７等を形成する合金層ＭＬを形成（図１３（Ｂ））した後、所望の形状にパターンニングして、図３に示す最終構造を得る。
【００８９】
次に、図１４および図１５を参照して、外周端部のｎ＋型不純物領域１４は、エミッタ領域１５と同時形成ではなく、第１ｐ型不純物領域２１の形成後、ゲート電極８の形成前に形成してもよい。
【００９０】
図１４は、第１の実施形態の場合である。図７（Ａ）で外周端部の酸化膜４を開口した後、引き続き図１４（Ａ）の如く外周端部にｎ型不純物をイオン注入してこれを拡散し、ｎ＋型不純物領域１４を形成する。引き続きゲート電極の形成領域に厚く設けられた酸化膜４上にゲート絶縁膜７を形成する（図１４（Ｂ））。その後ゲート電極８を形成する（図１４（Ｃ））。
【００９１】
図１５は、第２の実施形態の場合である。図１２（Ａ）で外周端部の酸化膜４を開口した後、引き続きｎ−型半導体層３の外周端部に図１５（Ａ）の如くｎ型不純物をイオン注入してこれを拡散し、ｎ＋型不純物領域１４を形成する。引き続きゲート電極の形成領域に露出したｎ−型半導体層３上にゲート絶縁膜７を形成する（図１５（Ｂ））。その後ゲート電極８を形成する（図１５（Ｃ））。
【００９２】
更に、ｎチャネル型のＩＧＢＴの場合は、ｎ＋型不純物領域１４を設けなくてもよい。その場合は、図７（Ａ）で外周端部を露出させず、図１０（Ａ）または図１４（Ａ）、図１５（Ａ）で外周端部のｎ型不純物のイオン注入も行わない。
【００９３】
尚、第１ｐ型不純物領域２１と周辺ｐ型不純物領域ＰＰとを接続する場合は、第１ｐ型不純物領域２１の形成工程（例えば図１２（Ａ））でマスクを変更し図４に示すパターンにすることで形成できる。
【００９４】
本実施形態ではゲート電極８がストライプ状の場合を例に説明したが、ゲート電極８は格子状であってもよい。
【００９５】
図１６は、格子状のゲート電極８の場合の第１ｐ型不純物領域２１の配置例を説明する平面図であり、ボディ領域やエミッタ領域などの構成要素は省略している。
【００９６】
ゲート電極８を格子状に配置し、ゲート電極８で囲まれたｎ−型半導体層表面にベース領域１０を設ける。ベース領域１０は互いに分離（独立）している。ベース領域１０は、表面にボディ領域およびソース領域（不図示）が設けられ、コンタクトホールＣＨを介して不図示のエミッタ電極とコンタクトする。また、ゲート電極８の略中央に位置するｎ−型半導体層表面に、第１ｐ型不純物領域２１を配置する。この場合第１ｐ型不純物領域２１は行方向および列方向のいずれにおいても隣り合う第１ｐ型不純物領域２１とは連続しない、独立した島状である。
【００９７】
以上、本発明の実施の形態ではｎチャネル型のＩＧＢＴを例に説明したが、導電型を逆にしたｐチャネル型ＩＧＢＴであっても同様に実施できる。
【符号の説明】
【００９８】
１    ｐ型半導体層板
３    ｎ−型半導体層
６ｉ  第２ｐ型不純物領域
６ｏ  外周の第２ｐ型不純物領域
８    ゲート電極
１０  ベース領域
１２  ボディ領域
１５  エミッタ領域
２１  第１ｐ型不純物領域
ＰＰ  周辺ｐ型不純物領域
【図１】
2012142322.tif 000003
【図２】
2012142322.tif 000004
【図３】
2012142322.tif 000005
【図４】
2012142322.tif 000006
【図５】
2012142322.tif 000007
【図６】
2012142322.tif 000008
【図７】
2012142322.tif 000009
【図８】
2012142322.tif 000010
【図９】
2012142322.tif 000011
【図１０】
2012142322.tif 000012
【図１１】
2012142322.tif 000013
【図１２】
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【図１３】
2012142322.tif 000015
【図１４】
2012142322.tif 000016
【図１５】
2012142322.tif 000017
【図１６】
2012142322.tif 000018
【図１７】
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