(57)【要約】      （修正有）【課題】コンタクトプラグ同士のショートや、コンタクトプラグ間の耐圧の低下を抑制しつつ、チップ面積の増大を抑制する。【解決手段】半導体記憶装置は、基板１０１と、前記基板内において、前記基板の主面に平行な第１方向に延びるように区画された複数の素子領域１１１とを備える。前記装置は、前記基板上に、前記第１方向に垂直な第２方向に延びるように形成された複数の選択ゲートＳＧＤ、ＳＧＤ’と、前記基板上において前記選択ゲート間に設けられており、個々の前記素子領域１１１上に形成された複数のコンタクトプラグＣＷを含むコンタクト領域ＲＤとを備える。前記コンタクト領域ＲＤは、Ｎ個（Ｎは２以上の整数）の前記コンタクトプラグＣＷが、連続するＮ本の前記素子領域１１１上に、前記第１及び第２方向に非平行な直線上に並ぶように形成された部分領域Ｒ１、Ｒ２を複数有する。前記Ｎの値は、前記部分領域ごとに異なる値に設定される。【選択図】図４
2012104694.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
前記基板内において、前記基板の主面に平行な第１方向に延びるように区画された複数の素子領域と、
前記基板上に、前記第１方向に垂直な第２方向に延びるように形成された複数の選択ゲートと、
前記基板上において前記選択ゲート間に設けられており、個々の前記素子領域上に形成された複数のコンタクトプラグを含むコンタクト領域とを備え、
前記コンタクト領域は、Ｎ個（Ｎは２以上の整数）の前記コンタクトプラグが、連続するＮ本の前記素子領域上に、前記第１及び第２方向に非平行な直線上に並ぶように形成された部分領域を複数有し、
前記Ｎの値は、前記部分領域ごとに異なる値に設定されていることを特徴とする半導体記憶装置。
【請求項２】
前記コンタクト領域は、
Ｎ1個（Ｎ1は２以上の一定の整数）の前記コンタクトプラグが、連続するＮ1本の前記素子領域上に、前記第１及び第２方向に非平行な直線上に並ぶように形成された第１部分領域と、
Ｎ2個（Ｎ2はＮ1と異なる２以上の一定の整数）の前記コンタクトプラグが、連続するＮ2本の前記素子領域上に、前記第１及び第２方向に非平行な直線上に並ぶように形成された第２部分領域とを有し、
前記コンタクト領域には、複数の前記第１部分領域と、複数の前記第２部分領域とが、前記第２方向に沿って交互に設けられていることを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記Ｎ1及びＮ2の値は、Ｎ1とＮ2との差が＋１又は−１となるよう設定されていることを特徴とする請求項２に記載の半導体記憶装置。
【請求項４】
前記第２部分領域内の前記コンタクトプラグは、前記第２方向に平行で、前記第１部分領域内の前記コンタクトプラグ間を通過する直線上に配置されていることを特徴とする請求項２又は３に記載の半導体記憶装置。
【請求項５】
前記第１部分領域内の前記コンタクトプラグは、
前記第１及び第２方向に非平行な第３方向に延びる複数本の第１直線と、
前記第２方向に延びる複数本の第２直線と、
により張られる格子の各格子点に配置され、
前記第２部分領域内の前記コンタクトプラグは、
前記第３方向に延び、前記第１直線の間を通る複数本の第３直線と、
前記第２方向に延び、前記第２直線の間を通る複数本の第４直線と、
により張られる格子の各格子点に配置されている、
ことを特徴とする請求項２から４のいずれか１項に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体記憶装置に関する。
【背景技術】
【０００２】
近年、ＮＡＮＤ型フラッシュメモリ等の半導体記憶装置は、多くの電子機器に搭載されている。こうした電子機器の多機能化の要請により、半導体記憶装置は、記憶容量の大容量化を要求され、それに伴い、記憶素子の微細化が要求されている。
【０００３】
ＮＡＮＤ型フラッシュメモリを例にとって説明すると、ＮＡＮＤ型フラッシュメモリでは通常、メモリセルトランジスタが複数個直列接続されてＮＡＮＤセルユニットが構成されている。そして、ＮＡＮＤセルユニットの一端は、選択ゲートトランジスタを介してビット線に接続され、他端は、別の選択ゲートトランジスタを介してソース線に接続されている。
【０００４】
近年では、メモリセルアレイの微細化により、メモリの高密度化、高集積化が進んでおり、それに伴い、ドレイン側選択ゲート間に配置するビット線コンタクトもサイズ縮小が求められている。しかしながら、隣接するコンタクト同士のショートや、コンタクト間の耐圧の低下や、微細化に伴うコンタクト抵抗の高抵抗化や、コンタクト間距離が狭まることによるリソグラフィの光干渉等により、コンタクトサイズやコンタクト間スペースを単純に縮小することが困難となっている。
【０００５】
そこで近年では、コンタクトを千鳥配置することでこれらの問題の解決を図っている。千鳥配置の例には、２連のコンタクトを千鳥構造の繰り返し単位とするいわゆる２連千鳥配置などがあるが、メモリの微細化が進むことで、隣接するコンタクト間の距離が短くなっており、２連千鳥配置でも上記の諸問題が回避できなくなっている。そこで、３連以上のコンタクトを千鳥構造の繰り返し単位とするいわゆる多連千鳥配置を用いることも考えられる。しかしながら、多連千鳥配置を採用すると、その分だけ選択ゲート間距離が広がり、チップ面積が広くなってしまう。
【０００６】
従って、コンタクト同士のショートや、コンタクト間の耐圧の低下を抑制しつつ、チップ面積の増大を抑制できるようなコンタクト配置が求められている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００８−９１８９３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本発明は、コンタクトプラグ同士のショートや、コンタクトプラグ間の耐圧の低下を抑制しつつ、チップ面積の増大を抑制することが可能な半導体記憶装置を提供することを課題とする。
【課題を解決するための手段】
【０００９】
本発明の一の態様の半導体記憶装置は、例えば、基板と、前記基板内において、前記基板の主面に平行な第１方向に延びるように区画された複数の素子領域とを備える。更に、前記装置は、前記基板上に、前記第１方向に垂直な第２方向に延びるように形成された複数の選択ゲートと、前記基板上において前記選択ゲート間に設けられており、個々の前記素子領域上に形成された複数のコンタクトプラグを含むコンタクト領域とを備える。そして、前記コンタクト領域は、Ｎ個（Ｎは２以上の整数）の前記コンタクトプラグが、連続するＮ本の前記素子領域上に、前記第１及び第２方向に非平行な直線上に並ぶように形成された部分領域を複数有する。また、前記Ｎの値は、前記部分領域ごとに異なる値に設定されている。
【図面の簡単な説明】
【００１０】
【図１】第１実施形態の半導体記憶装置の構成を示す平面図である。
【図２】図１に示すＩ−Ｉ’線に沿った側方断面図である。
【図３】図１に示すＪ−Ｊ’線に沿った側方断面図である。
【図４】図１に示す領域Ｚを拡大して示した平面図である。
【図５】第１比較例の半導体記憶装置の構成を示す平面図である。
【図６】第２比較例の半導体記憶装置の構成を示す平面図である。
【図７】第２実施形態の半導体記憶装置の構成を示す平面図である。
【発明を実施するための形態】
【００１１】
本発明の実施形態を、図面に基づいて説明する。
【００１２】
（第１実施形態）
図１は、第１実施形態の半導体記憶装置の構成を示す平面図である。図１の半導体記憶装置は、ＮＡＮＤ型フラッシュメモリとなっている。
【００１３】
図１には、本実施形態の半導体記憶装置のメモリセルアレイが示されている。図１のメモリセルアレイ内では、メモリセルトランジスタ２０１と選択ゲートトランジスタ２０２が、基板１０１上に２次元アレイ状に配置されている。図１には、基板１０１の主面に平行で、互いに垂直なＸ方向及びＹ方向が示されている。Ｘ方向は、これらのトランジスタのチャネル幅方向、Ｙ方向は、これらのトランジスタのゲート長方向に相当する。
【００１４】
図１には更に、基板１０１内に形成された複数の素子領域１１１が示されている。これらの素子領域１１１は、基板１０１内において、Ｙ方向に延び、Ｘ方向に互いに隣接するよう区画されている。Ｙ方向は、本発明の第１方向の例であり、Ｘ方向は、本発明の第２方向の例である。素子領域１１１は、ＡＡ（Active Area）とも呼ばれる。上記のメモリセルトランジスタ２０１と選択ゲートトランジスタ２０２は、図１に示すように、これらの素子領域１１１上に形成されている。
【００１５】
図１には更に、基板１０１内に形成され、素子領域１１１同士を分離する素子分離絶縁膜１１２が示されている。本実施形態では、素子分離絶縁膜１１２は、ＳＴＩ（Shallow Trench Isolation）絶縁膜となっている。
【００１６】
また、図１に示すように、個々の素子領域１１１上には、Ｙ方向に延びるＮＡＮＤストリング２１１が形成されている。ＮＡＮＤストリング２１１はそれぞれ、一列に配置された複数のメモリセルトランジスタ２０１と、これらのメモリセルトランジスタ２０１を挟むように配置された２つの選択ゲートトランジスタ２０２により構成されている。図１では、ＮＡＮＤストリング２１１がＸ方向に複数本配置されてメモリセルアレイが構成されている。
【００１７】
図１には更に、Ｘ方向に延びるワード線ＷＬ1〜ＷＬK（Ｋは２以上の整数）と、Ｘ方向に延びる選択ゲートＳＧS，ＳＧDが示されている。選択ゲートＳＧSは、ソース側選択ゲートに相当し、選択ゲートＳＧDは、ドレイン側選択ゲートに相当する。これらの選択ゲートＳＧS，ＳＧDとワード線ＷＬ1〜ＷＬKは、Ｘ方向に隣接する選択ゲートトランジスタ２０２及びメモリセルトランジスタ２０１のゲート電極に共通接続されている。図１には更に、Ｘ方向に延び、それぞれ選択ゲートＳＧS，ＳＧDに隣接する選択ゲートＳＧS’，ＳＧD’が示されている。
【００１８】
図１には更に、Ｙ方向に延びるビット線ＢＬ1〜ＢＬ3が示されている。ビット線ＢＬ1〜ＢＬ3は、素子領域１１１の上方に配置されている。図１に示すように、メモリセルトランジスタ２０１は、ワード線ＷＬ1〜ＷＬKと、個々の素子領域１１１との交点に設けられている。また、選択ゲートトランジスタ２０２は、選択ゲートＳＧS，ＳＧD（及びＳＧS’，ＳＧD’）と、個々の素子領域１１１との交点に設けられている。
【００１９】
図１には更に、基板１０１上に設けられたコンタクト領域ＲS，ＲDが示されている。
【００２０】
コンタクト領域ＲSは、基板１０１上において、ソース側選択ゲートＳＧS，ＳＧS’間に設けられている。コンタクト領域ＲSには、複数のコンタクトプラグ（不図示）が設けられており、これらのコンタクトプラグは、ソース側選択ゲートＳＧS，ＳＧS’間の個々の素子領域１１１上に形成されている。
【００２１】
また、コンタクト領域ＲDは、ドレイン側選択ゲートＳＧD，ＳＧD’間に設けられている。コンタクト領域ＲSと同様、コンタクト領域ＲDには、複数のコンタクトプラグ（図示せず）が設けられており、これらのコンタクトプラグは、ドレイン側選択ゲートＳＧD，ＳＧD’間の個々の素子領域１１１上に形成されている。
【００２２】
なお、これらのコンタクトプラグの詳細については、後述する。
【００２３】
図２は、図１に示すＩ−Ｉ’線に沿った側方断面図である。図２には、本実施形態の半導体記憶装置のＡＡ（Active Area）断面が示されている。
【００２４】
図２には、図１と同様に、基板１０１と、素子領域１１１と、素子分離絶縁膜１１２が示されている。図２には更に、基板１０１内に順に形成された埋め込みウェル領域１０２とウェル領域１０３が示されている。
【００２５】
本実施形態では、基板１０１は、シリコン基板等の半導体基板である。また、埋め込みウェル領域１０２は、Ｎ型不純物が注入されたＮ型ウェルとなっている。当該Ｎ型不純物は、例えばＰ（リン）である。また、ウェル領域１０３は、Ｐ型不純物が注入されたＰ型ウェルとなっている。当該Ｐ型不純物は、例えばＢ（ボロン）である。
【００２６】
図２には更に、ウェル領域１０３内に形成された素子分離溝Ｔが示されている。素子分離溝Ｔにより、素子領域１１１は、ウェル領域１０３内において、Ｙ方向に延びるように区画されている。また、素子分離絶縁膜１１２は、素子分離溝Ｔ内に埋め込まれ、これらの素子領域１１１同士を分離している。
【００２７】
図２には更に、図１と同様に、素子領域１１１上に形成された複数のメモリセルトランジスタ２０１が示されている。
【００２８】
メモリセルトランジスタ２０１はそれぞれ、ゲート絶縁膜１２１、浮遊ゲート１２２、ゲート間絶縁膜１２３、及び制御ゲート１２４を含んでいる。浮遊ゲート１２２は、素子領域１１１上に、ゲート絶縁膜１２１を介して形成されており、制御ゲート１２４は、浮遊ゲート１２２上に、ゲート間絶縁膜１２３を介して形成されている。
【００２９】
本実施形態では、ゲート絶縁膜１２１と浮遊ゲート１２２が、個々のメモリセルトランジスタ２０１ごとに分断されているのに対し、ゲート間絶縁膜１２３と制御ゲート１２４は、Ｘ方向に隣接するメモリセルトランジスタ２０１間で共有されている。図２に示す制御ゲート１２４は、図１に示すワード線ＷＬKに相当する。
【００３０】
また、本実施形態では、図２に示すように、素子分離絶縁膜１１２の上面が、浮遊ゲート１２２の上面よりも低く設定されている。その結果、素子分離絶縁膜１１２上に位置するゲート間絶縁膜１２３の下面は、浮遊ゲート１２２上に位置するゲート間絶縁膜１２３の下面よりも低くなっている。同様に、素子分離絶縁膜１１２上に位置する制御ゲート１２４の下面は、浮遊ゲート１２２上に位置する制御ゲート１２４の下面よりも低くなっている。
【００３１】
図２には更に、基板１０１上に、メモリセルトランジスタ２０１を覆うように形成された層間絶縁膜１３１が示されている。層間絶縁膜１３１上には、ビット線ＢＬ1〜ＢＬ3が形成されている。図２には更に、層間絶縁膜１３１上に、ビット線ＢＬ1〜ＢＬ3を覆うように形成された層間絶縁膜１３２が示されている。
【００３２】
図３は、図１に示すＪ−Ｊ’線に沿った側方断面図である。図３には、本実施形態の半導体記憶装置のＧＣ（Gate Conductor）断面が示されている。
【００３３】
図３には、図２と同様に、基板１０１と、埋め込みウェル領域１０２と、ウェル領域１０３が示されている。
【００３４】
図３には更に、ウェル領域１０３（素子領域１１１）上に形成された複数のメモリセルトランジスタ２０１と、２つの選択ゲートトランジスタ２０２が示されている。
【００３５】
選択ゲートトランジスタ２０２はそれぞれ、第１絶縁膜１４１、第１電極層１４２、第２絶縁膜１４３、及び第２電極層１４４を含んでいる。第１電極層１４２は、ウェル領域１０３上に、第１絶縁膜１４１を介して形成されており、第２電極層１４４は、第１電極層１４２上に、第２絶縁膜１４３を介して形成されている。第１電極層１４２と第２電極層１４４は、第２絶縁膜１４３に設けられた開口部Ｈにより導通されている。
【００３６】
図３には、１本のＮＡＮＤストリング２１１を構成する複数のメモリセルトランジスタ２０１と、２つの選択ゲートトランジスタ２０２が示されている。これらのトランジスタは、ウェル領域１０３内に形成された拡散層１５１により直列接続されている。図３に示す制御ゲート１２４は、Ｘ方向に隣接するメモリセルトランジスタ２０１で共通接続されることで、図１に示すワード線ＷＬ1〜ＷＬKとなっており、図３に示す第２電極層１４４は、Ｘ方向に隣接する選択ゲートトランジスタ２０２で共通接続されることで、図１に示す選択ゲートＳＧS，ＳＧDとなっている。
【００３７】
図３には更に、図２と同様に、これらのトランジスタを覆う層間絶縁膜１３１と、層間絶縁膜１３１上に形成されたビット線ＢＬ1と、ビット線ＢＬ1を覆う層間絶縁膜１３２が示されている。
【００３８】
以下、図１に示すコンタクト領域ＲDについて、詳細に説明する。
【００３９】
図４は、図１に示す領域Ｚを拡大して示した平面図である。図４には、ドレイン側選択ゲートＳＧD，ＳＧD’間に設けられたコンタクト領域ＲDが示されている。
【００４０】
図４には、個々の素子領域１１１上に形成された複数のコンタクトプラグＣＷが示されている。符号ＣＷに付された添え字は、これらのコンタクトプラグＣＷ同士を区別するための添え字である。これらのコンタクトプラグＣＷは、ビット線コンタクトに相当する。それぞれのコンタクトプラグＣＷは、その底面が素子領域１１１に接し、その上面がビット線ＢＬに接している。このように、図４では、１つの素子領域１１１上に１つのコンタクトプラグＣＷが配置され、同様に、１つのビット線ＢＬ下に１つのコンタクトプラグＣＷが配置されている。
【００４１】
図４のコンタクト領域ＲDは、複数の第１部分領域Ｒ1と、複数の第２部分領域Ｒ2とを有している。
【００４２】
各第１部分領域Ｒ1では、３個のコンタクトプラグＣＷが、Ｘ方向に連続して隣接する３本の素子領域１１１上に、Ｘ方向及びＹ方向に非平行な直線上に並ぶように配置されている。例えば、コンタクトプラグＣＷ31，ＣＷ23，ＣＷ15は、Ｘ方向に連続して隣接する３本の素子領域１１１上に、直線Ｌ1上に並ぶように配置されている。また、コンタクトプラグＣＷ41，ＣＷ33，ＣＷ25は、Ｘ方向に連続して隣接する３本の素子領域１１１上に、直線Ｌ2上に並ぶように配置されている。このように、各第１部分領域Ｒ1では、３個のコンタクトプラグＣＷが３連斜め配置されている。
【００４３】
また、各第２部分領域Ｒ2では、２個のコンタクトプラグＣＷが、Ｘ方向に連続して隣接する２本の素子領域１１１上に、Ｘ方向及びＹ方向に非平行な直線上に並ぶように配置されている。例えば、コンタクトプラグＣＷ32，ＣＷ24は、Ｘ方向に連続して隣接する２本の素子領域１１１上に、直線Ｌ3上に並ぶように配置されている。また、コンタクトプラグＣＷ42，ＣＷ34は、Ｘ方向に連続して隣接する２本の素子領域１１１上に、直線Ｌ4上に並ぶように配置されている。このように、各第２部分領域Ｒ2では、２個のコンタクトプラグＣＷが２連斜め配置されている。なお、リソグラフィのマージン向上のため、直線Ｌ1〜Ｌ4は、平行となっていることが望ましい。
【００４４】
図４のコンタクト領域ＲDには、複数の第１部分領域Ｒ1と、複数の第２部分領域Ｒ2とが、Ｘ方向に沿って交互に設けられている。このように、図４のコンタクト領域ＲDは、３連斜め配置と２連斜め配置とが交互に繰り返すコンタクト配置を有している。
【００４５】
これにより、図４のコンタクト領域ＲDは、変則的な５連千鳥配置が周期的に繰り返すコンタクト配置を有している。よって、図４に示すコンタクト配置を、変則５連（３連＋２連）千鳥配置と呼ぶことにする。
【００４６】
なお、本実施形態では、各第１部分領域Ｒ1に、Ｎ1個（Ｎ1は２以上の一定の整数）のコンタクトプラグＣＷを斜め配置して、各第２部分領域Ｒ2に、Ｎ2個（Ｎ2はＮ1と異なる２以上の一定の整数）のコンタクトプラグＣＷを斜め配置してもよい。この場合、Ｎ1とＮ2との差を＋１又は−１に設定することで、変則Ｎ1＋Ｎ2連千鳥配置を実現することが可能となる。ただし、Ｎ1とＮ2との差は、±１以外の値に設定しても構わない。
【００４７】
ここで、図４に示す種々の符号及びパラメータについて説明する。
【００４８】
図４では、各コンタクトプラグＣＷのＹ方向の幅（径）が、ＷYで示され、コンタクトプラグＣＷ同士のＹ方向のピッチが、ＰYで示されている。ピッチＰYは、同一の部分領域内に配置されたコンタクトプラグＣＷ同士のＹ方向のピッチを表す。本実施形態では、ピッチＰYは、幅ＷYよりも長くなっている（ＰY＞ＷY）。なお、第１部分領域Ｒ1と第２部分領域Ｒ2におけるピッチＰY及び幅ＷYを同じにすることにより、リソグラフィのマージンを向上させることが可能となる。
【００４９】
図４では更に、コンタクトプラグＣＷ同士のＹ方向の距離が、符号ｎで示されている。距離ｎは、同一の部分領域内に配置され、Ｘ方向に隣接するコンタクトプラグＣＷ同士のＹ方向の距離を表す。幅ＷY、ピッチＰY、距離ｎの間には、ＰY＝ＷY＋ｎの関係が成り立つ。本実施形態では、距離ｎは、コンタクトプラグＣＷ間の電気的な耐圧が十分に確保される距離に設定される。また、図４では、同一の部分領域内でＸ方向に隣接するコンタクトプラグＣＷ同士のＸ方向の距離が、符号ｍで示されている。図４のコンタクト領域ＲDでは、Ｘ方向に隣接するコンタクトプラグＣＷ間の最短距離は、（ｎ２＋ｍ２）１／２となる。
【００５０】
図４には更に、各コンタクトプラグＣＷの中心点（中心軸）Ｇが示されている。中心点Ｇは、各コンタクトプラグＣＷの長軸（Ｙ方向の軸）と短軸（Ｘ方向の軸）との交点を通過する位置に位置している。
【００５１】
図４には更に、Ｘ方向に延びる直線Ｘ1〜Ｘ5が示されている。図４に示すように、第１部分領域Ｒ1内のコンタクトプラグＣＷの中心点Ｇは、直線Ｘ1，Ｘ3，Ｘ5上に配置されており、第２部分領域Ｒ2内のコンタクトプラグＣＷの中心点Ｇは、直線Ｘ2，Ｘ4上に配置されている。このように、直線Ｘ1〜Ｘ5（更には直線Ｌ1〜Ｌ4）はそれぞれ、複数のコンタクトプラグＣＷの中心点Ｇを通過している。以下、直線Ｘ1〜Ｘ5上に配置されたコンタクトプラグＣＷを、それぞれ１段目〜５段目のコンタクトプラグＣＷと呼ぶことにする。なお、直線Ｘ1〜Ｘ5のＹ方向の間隔は、すべて等間隔であることが望ましい。理由は、規則的にコンタクトプラグＣＷを配置することで、リソグラフィのマージンが向上するからである。
【００５２】
また、図４のコンタクト領域ＲDでは、３連斜め配置と２連斜め配置とが交互に繰り返されることで、５個のコンタクトプラグＣＷが、１本置きの５本の素子領域１１１上に、直線Ｘ1〜Ｘ5上に順に並ぶよう斜め配置された構造が実現されている。例えば、コンタクトプラグＣＷ21，ＣＷ22，ＣＷ23，ＣＷ24，ＣＷ25は、１本置きの５本の素子領域１１１上に斜め配置されている。また、コンタクトプラグＣＷ31，ＣＷ32，ＣＷ33，ＣＷ34，ＣＷ35は、１本置きの５本の素子領域１１１上に斜め配置されている。
【００５３】
また、本実施形態では、直線Ｘ2は、第１部分領域Ｒ1内の１段目と３段目のコンタクトプラグＣＷ間を通過しており、この直線Ｘ2上に、第２部分領域Ｒ2内の２段目のコンタクトプラグＣＷが配置されている。同様に、直線Ｘ4は、第１部分領域Ｒ1内の３段目と５段目のコンタクトプラグＣＷ間を通過しており、この直線Ｘ4上に、第２部分領域Ｒ2内の４段目のコンタクトプラグＣＷが配置されている。
【００５４】
一方、直線Ｘ3は、第２部分領域Ｒ2内の２段目と４段目のコンタクトプラグＣＷ間を通過しており、この直線Ｘ3上に、第１部分領域Ｒ1内の３段目のコンタクトプラグＣＷが配置されている。
【００５５】
このように、本実施形態では、Ｍ段目（Ｍは２〜４の整数）のコンタクトプラグＣＷは、Ｘ方向に平行で、Ｍ−１段目とＭ＋１段目のコンタクトプラグＣＷ間を通過する直線上に配置されている。このような配置は、上記のように、ピッチＰYを幅ＷYよりも長くすることで実現可能となっている。また、奇数段目のコンタクトプラグＣＷの間に偶数段目のコンタクトプラグＣＷを配置することにより、Ｘ方向に隣接するコンタクトプラグＣＷ間の間隔を広くすることが可能となる。
【００５６】
図４では更に、各コンタクトプラグＣＷのＸ方向の幅（径）が、ＷXで示され、コンタクトプラグＣＷ同士のＸ方向のピッチが、ＰXで示されている。ピッチＰXは、Ｘ方向に延びる同じ直線上に配置され、Ｘ方向に隣接するコンタクトプラグＣＷ同士のＸ方向のピッチを表す。即ち、ピッチＰXは、第１部分領域Ｒ1と第２部分領域Ｒ2を１つのまとまりとした場合のＸ方向のピッチを表す。本実施形態では、ピッチＰXは、５本の素子領域１１１と５本の素子分離絶縁膜１１２の合計幅に相当する長さとなる。別言すると、Ｘ方向に延びる同じ直線上に配置され、Ｘ方向に隣接するコンタクトプラグＣＷ同士の間には、４本の素子領域１１１が介在することとなる。
【００５７】
なお、上記の変則Ｎ1＋Ｎ2連千鳥配置では、ピッチＰXは、Ｎ1＋Ｎ2本の素子領域１１１とＮ1＋Ｎ2本の素子分離絶縁膜１１２の合計幅に相当する長さとなる。即ち、Ｘ方向に延びる同じ直線上に配置され、Ｘ方向に隣接するコンタクトプラグＣＷ同士の間に、Ｎ1＋Ｎ2−１本の素子領域１１１が介在することとなる。
【００５８】
図４では更に、１段目のコンタクトプラグＣＷの上端と、５段目のコンタクトプラグＣＷの下端との間のＹ方向の距離が、αで示されている。更に、選択ゲートＳＧD，ＳＧD’間のＹ方向の距離が、βで示されている。距離αと距離βとの間には、α＜βの関係が成り立つ。また、距離α、幅ＷY、距離ｎの間には、α＝３ＷY＋２ｎの関係が成り立つ。
【００５９】
ここで、第１実施形態の半導体記憶装置と、第１及び第２比較例の半導体記憶装置とを比較する。
【００６０】
図５は、第１比較例の半導体記憶装置の構成を示す平面図である。
【００６１】
図５のコンタクト領域ＲDは、３連斜め配置されたコンタクトプラグＣＷがＸ方向に周期的に繰り返すコンタクト配置（単純３連千鳥配置）を有している。
【００６２】
第１比較例のコンタクト配置では、１段目や３段目のような端部と、２段目のような中心部とで、コンタクトプラグＣＷの密度が大きく異なる。このような密度差が存在すると、コンタクトプラグＣＷを形成する際に、リソグラフィのばらつきや加工のばらつきが発生しやすくなってしまう。
【００６３】
図６は、第２比較例の半導体記憶装置の構成を示す平面図である。
【００６４】
図６のコンタクト領域ＲDは、５連斜め配置されたコンタクトプラグＣＷがＸ方向に周期的に繰り返すコンタクト配置（単純５連千鳥配置）を有している。
【００６５】
第２比較例のコンタクト配置では、第１比較例のコンタクト配置に比べて、選択ゲート間距離βが長くなっている。
【００６６】
これに対し、本実施形態では、図４に示すコンタクト配置（変則５連千鳥配置）が採用されている。
【００６７】
本実施形態では、１組の斜め配置を構成する５個のコンタクトプラグＣＷが、連続する５本の素子領域１１１上ではなく、１本置きの５本の素子領域１１１上に配置されている（変則５連斜め配置）。また、本実施形態における距離ｎは、第１比較例における距離ｎと同じ値に設定することができ、コンタクトプラグＣＷ間の電気的な耐圧は低下しない。本実施形態と第１比較例とでは、Ｘ方向に隣接するコンタクトプラグＣＷ間の最小距離が、共に（ｎ２＋ｍ２）１／２となるからである。これにより、本実施形態では、距離αを、第２比較例（単純５連千鳥配置）の場合よりも短い、第１比較例（単純３連千鳥配置）の場合と同程度の距離に設定することが可能となっている（図４参照）。即ち、本実施形態では、距離α、幅ＷY、距離ｎの間に、α＝３ＷY＋２ｎの関係が成り立つ。よって、本実施形態によれば、選択ゲート間距離βを長くすることなく、距離ｎやピッチＰYを十分に確保することが可能となる。
【００６８】
本実施形態によれば、距離ｎやピッチＰYを十分に確保することで、コンタクトプラグＣＷ同士のショートや、コンタクトプラグＣＷ間の電気的な耐圧の低下を抑制することが可能となる。また、本実施形態によれば、選択ゲート間距離βを短くすることで、チップ面積の増大を抑制することが可能となる。
【００６９】
また、本実施形態では、３連斜め配置と２連斜め配置とが交互に繰り返すコンタクト配置が採用されている。これにより、本実施形態では、Ｘ方向に隣接する第１部分領域Ｒ1内の同一直線上に配置されたコンタクトプラグＣＷにより張られる直線と、第１部分領域Ｒ1内のＸ方向に隣接するコンタクトプラグＣＷにより張られる直線とで構成される格子の各格子セル内に、第２部分領域Ｒ2内のコンタクトプラグＣＷが配置された構造（細密構造）が実現されている。また、Ｘ方向に隣接する第２部分領域Ｒ2内の同一直線上に配置されたコンタクトプラグＣＷにより張られる直線と、第２部分領域Ｒ2内のＸ方向に隣接するコンタクトプラグＣＷにより張られる直線とで構成される格子の各格子セル内に、第１部分領域Ｒ1内のコンタクトプラグＣＷが配置された構造（細密構造）が実現されているとも言える。例えば、図４では、格子セルＳ1内にコンタクトプラグＣＷ32が配置され、格子セルＳ2内にコンタクトプラグＣＷ24が配置されている。このような細密構造には、選択ゲートＳＧに近いコンタクトプラグＣＷ（端部）と選択ゲートＳＧの間の中央付近に配置されたコンタクトプラグＣＷ（中心部）との間のコンタクトプラグＣＷの密度差が低減されるという利点がある。
【００７０】
よって、本実施形態によれば、コンタクトプラグＣＷを形成する際に、リソグラフィのばらつきや加工のばらつきを低減し、リソグラフィ精度や加工精度を向上させることが可能となる。
【００７１】
以上のように、本実施形態の各部分領域では、Ｎ個（Ｎは２以上の整数）のコンタクトプラグＣＷが、連続するＮ本の素子領域１１１上に、Ｘ方向及びＹ方向に非平行な直線上に並ぶように配置されており、Ｎの値は、部分領域ごとに異なる値に設定されている。より具体的には、Ｎの値は、部分領域ごとにＮ1又はＮ2に設定されており、これにより、変則Ｎ1＋Ｎ2連千鳥配置が実現されている。ただし、本実施形態では、このような変則Ｎ1＋Ｎ2連千鳥配置以外のコンタクト配置を採用しても構わない。
【００７２】
以下、図４を参照し、コンタクト領域ＲDの構成について、より詳細に説明する。
【００７３】
図４に示すＳ1及びＳ2は、Ｘ方向及びＹ方向に非平行な同一方向に延びる直線Ｌ1，Ｌ2と、Ｘ方向に延びる直線Ｘ1，Ｘ3，Ｘ5とにより張られる格子の格子セルを表す。当該格子の各格子点には、第１部分領域Ｒ1内のコンタクトプラグＣＷが配置されている。例えば、格子セルＳ1を構成する格子点には、コンタクトプラグＣＷ31，ＣＷ23，ＣＷ33，ＣＷ41が配置されており、格子セルＳ2を構成する格子点には、コンタクトプラグＣＷ23，ＣＷ15，ＣＷ25，ＣＷ33が配置されている。
【００７４】
このように、本実施形態では、第１部分領域Ｒ1内のコンタクトプラグＣＷは、Ｘ方向及びＹ方向に非平行な同一方向に延びる複数本の第１直線と、Ｘ方向に延びる複数本の第２直線とにより張られる格子の各格子点に配置されている。ここで、第１直線とは、直線Ｌ1，Ｌ2及びこれらの直線に平行な直線のことであり、第２直線とは、直線Ｘ1，Ｘ3，Ｘ5のことである。本実施形態では、このようなコンタクト配置により、第１部分領域Ｒ1内のコンタクトプラグＣＷの規則的な配置が実現されている。具体的には、第１部分領域Ｒ1内のコンタクトプラグＣＷは、平面斜方格子（平行四辺形格子）をなすように配置されている。
【００７５】
以下、直線Ｌ1，Ｌ2が延びる方向を、Ｙ方向（第１方向）及びＸ方向（第２方向）に対し、第３方向と呼ぶことにする。
【００７６】
また、図４において、上記格子の各格子セル内には、第２部分領域Ｒ2内のコンタクトプラグＣＷが配置されている。例えば、格子セルＳ1内には、コンタクトプラグＣＷ32が配置されており、格子セルＳ2内には、コンタクトプラグＣＷ24が配置されている。
【００７７】
このように、本実施形態では、第２部分領域Ｒ2内のコンタクトプラグＣＷは、第３方向に延びる複数本の第１直線と、Ｘ方向に延びる複数本の第２直線とにより張られる格子の各格子セル内に配置されている。これにより、本実施形態では、第２部分領域Ｒ2内のコンタクトプラグＣＷについても規則的な配置が実現されている。具体的には、第２部分領域Ｒ2内のコンタクトプラグＣＷは、第１部分領域Ｒ1内のコンタクトプラグＣＷと共に、面心斜方格子をなすように配置されている。なお、上記格子の各格子セル内には、第２部分領域Ｒ2内のコンタクトプラグＣＷが、２つ以上配置されていても構わない。
【００７８】
また、図４に示すＳ3は、第３方向に延びる直線Ｌ3，Ｌ4と、Ｘ方向に延びる直線Ｘ2，Ｘ4とにより張られる格子の格子セルを表す。当該格子の各格子点には、第２部分領域Ｒ2内のコンタクトプラグＣＷが配置されている。例えば、格子セルＳ3を構成する格子点には、コンタクトプラグＣＷ32，ＣＷ24，ＣＷ34，ＣＷ42が配置されている。
【００７９】
このように、本実施形態では、第２部分領域Ｒ2内のコンタクトプラグＣＷは、第３方向に延び、上記第１直線の間を通る複数本の第３直線と、Ｘ方向に延び、上記第２直線の間を通る複数本の第４直線とにより張られる格子の各格子点に配置されている。ここで、第３直線とは、直線Ｌ3，Ｌ4及びこれらの直線に平行な直線のことであり、第４直線とは、直線Ｘ2，Ｘ4のことである。本実施形態では、このようなコンタクト配置により、第２部分領域Ｒ2内のコンタクトプラグＣＷについても、第１部分領域Ｒ1内のコンタクトプラグＣＷと同様の規則的な配置が実現されている。具体的には、第２部分領域Ｒ2内のコンタクトプラグＣＷは、第１部分領域Ｒ1内のコンタクトプラグＣＷと同様に、平面斜方格子をなすように配置されている。
【００８０】
なお、本実施形態では、第１及び第３直線は、いずれも第３方向に延びており、互いに平行となっているが、これらの直線は、互いに平行でなくても構わない。例えば、第１直線は、第３方向に延びるように設定し、第３直線は、第１〜第３方向と非平行な第４方向に延びるように設定しても構わない。
【００８１】
最後に、第１実施形態の効果について説明する。
【００８２】
以上のように、本実施形態の各部分領域では、Ｎ個のコンタクトプラグＣＷが、連続するＮ本の素子領域１１１上に、Ｘ方向及びＹ方向に非平行な直線上に並ぶように配置されており、Ｎの値は、部分領域ごとに異なる値に設定されている。より具体的には、Ｎの値は、部分領域ごとにＮ1又はＮ2に設定されており、これにより、変則Ｎ1＋Ｎ2連千鳥配置が実現されている。
【００８３】
本実施形態によれば、変則Ｎ1＋Ｎ2連千鳥配置を採用することで、単純Ｎ1＋Ｎ2連千鳥配置を採用する場合に比べて、距離αを短くすることが可能となる（例えば、図４及び図６を参照）。そして、選択ゲート間距離βは、距離αに大きく依存する。よって、本実施形態によれば、選択ゲート間距離βを短くしつつ、距離ｎ，ｍやピッチＰYを十分に確保することが可能となる。
【００８４】
距離ｎ，ｍやピッチＰYを十分に確保することには、コンタクトプラグＣＷ同士のショートや、コンタクトプラグＣＷ間の耐圧の低下を抑制する効果がある。また、選択ゲート間距離βを短くすることには、チップ面積の増大を抑制する効果がある。
【００８５】
よって、本実施形態によれば、コンタクトプラグＣＷ同士のショートや、コンタクトプラグＣＷ間の耐圧の低下を抑制しつつ、チップ面積の増大を抑制することが可能となる。
【００８６】
また、本実施形態によれば、コンタクトプラグＣＷを形成する際に、リソグラフィのばらつきや加工のばらつきを低減し、リソグラフィ精度や加工精度を向上させることが可能となる。
【００８７】
以下、第１実施形態の変形例である第２実施形態について、第１実施形態との相違点を中心に説明する。
【００８８】
（第２実施形態）
図７は、第２実施形態の半導体記憶装置の構成を示す平面図である。
【００８９】
図４の各第１部分領域Ｒ1では、３個のコンタクトプラグＣＷが斜め配置されており、各第２部分領域Ｒ2では、２個のコンタクトプラグＣＷが斜め配置されている。
【００９０】
これに対し、図７の各第１部分領域Ｒ1では、４個のコンタクトプラグＣＷが斜め配置されており、各第２部分領域Ｒ2では、３個のコンタクトプラグＣＷが斜め配置されている。これにより、図７では、４連斜め配置と３連斜め配置とが交互に繰り返すコンタクト配置（変則７連千鳥配置）が実現されている。図７では、ピッチＰXが、７本の素子領域１１１と７本の素子分離絶縁膜１１２の合計幅に相当する長さとなっている。
【００９１】
本実施形態では、１組の７連千鳥配置を構成する７個のコンタクトプラグＣＷが、連続する７本の素子領域１１１上ではなく、２本置きの７本の素子領域１１１上に配置されている。これにより、本実施形態では、距離αを、単純７連千鳥配置の場合よりも短い、単純４連千鳥配置の場合と同程度の距離に設定することが可能となっている。よって、本実施形態によれば、第１実施形態と同様、選択ゲート間距離βを短くしつつ、距離ｎやピッチＰYを十分に確保することが可能となる。
【００９２】
本実施形態によれば、距離ｎやピッチＰYを十分に確保することで、コンタクトプラグＣＷ同士のショートや、コンタクトプラグＣＷ間の耐圧の低下を抑制することが可能となる。また、本実施形態によれば、選択ゲート間距離βを短くすることで、チップ面積の増大を抑制することが可能となる。
【００９３】
図７には、第３方向に延びる直線Ｌ1，Ｌ2と、Ｘ方向に延びる直線Ｘ1，Ｘ3，Ｘ5，Ｘ7とにより張られる格子の格子セルＳ1，Ｓ2，Ｓ3が示されている。当該格子の各格子点には、第１実施形態の場合と同様に、第１部分領域Ｒ1内のコンタクトプラグＣＷが配置されている。これにより、第１部分領域Ｒ1内のコンタクトプラグＣＷの規則的な配置が実現されている。
【００９４】
図７には更に、第３方向に延びる直線Ｌ3，Ｌ4と、Ｘ方向に延びる直線Ｘ2，Ｘ4，Ｘ6とにより張られる格子の格子セルＳ4，Ｓ5が示されている。当該格子の各格子点には、第１実施形態の場合と同様に、第２部分領域Ｒ2内のコンタクトプラグＣＷが配置されている。これにより、第２部分領域Ｒ2内のコンタクトプラグＣＷについても、第１部分領域Ｒ1内のコンタクトプラグＣＷと同様の規則的な配置が実現されている。
【００９５】
最後に、第２実施形態の効果について説明する。
【００９６】
以上のように、本実施形態の各部分領域では、変則Ｎ1＋Ｎ2連（ここではＮ1＋Ｎ2＝７）千鳥配置を採用することで、単純Ｎ1＋Ｎ2連千鳥配置を採用する場合に比べて、距離αを短くすることが可能となる。よって、本実施形態によれば、選択ゲート間距離βを短くしつつ、距離ｎ，ｍやピッチＰYを十分に確保することが可能となる。第１実施形態の場合と同様である。
【００９７】
距離ｎ，ｍやピッチＰYを十分に確保することには、コンタクトプラグＣＷ同士のショートや、コンタクトプラグＣＷ間の耐圧の低下を抑制する効果がある。また、選択ゲート間距離βを短くすることには、チップ面積の増大を抑制する効果がある。
【００９８】
よって、本実施形態によれば、コンタクトプラグＣＷ同士のショートや、コンタクトプラグＣＷ間の耐圧の低下を抑制しつつ、チップ面積の増大を抑制することが可能となる。
【００９９】
また、本実施形態によれば、コンタクトプラグＣＷを形成する際に、リソグラフィのばらつきや加工のばらつきを低減し、リソグラフィ精度や加工精度を向上させることが可能となる。特に、Ｎ1＋Ｎ2の値が大きくなると、選択ゲートＳＧに近いコンタクトプラグＣＷ（端部）と選択ゲートＳＧの間の中央付近に配置されたコンタクトプラグＣＷ（中心部）との間のコンタクトプラグＣＷの密度差が大きくなる傾向にある。そのため、Ｎ1＋Ｎ2の値が大きくなるに従い、リソグラフィ精度や加工精度を向上させる効果は大きくなる。
【０１００】
以上、本発明の具体的な態様の例を、第１及び第２実施形態により説明したが、本発明は、これらの実施形態に限定されるものではない。
【符号の説明】
【０１０１】
１０１  基板
１０２  埋め込みウェル領域
１０３  ウェル領域
１１１  素子領域
１１２  素子分離絶縁膜
１２１  ゲート絶縁膜
１２２  浮遊ゲート
１２３  ゲート間絶縁膜
１２４  制御ゲート
１３１  層間絶縁膜
１３２  層間絶縁膜
１４１  第１絶縁膜
１４２  第１電極層
１４３  第２絶縁膜
１４４  第２電極層
１５１  拡散層
２０１  メモリセルトランジスタ
２０２  選択ゲートトランジスタ
２１１  ＮＡＮＤストリング
ＣＷ    コンタクトプラグ
【図１】
2012104694.tif 000003
【図２】
2012104694.tif 000004
【図３】
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【図４】
2012104694.tif 000006
【図５】
2012104694.tif 000007
【図６】
2012104694.tif 000008
【図７】
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