(57)【要約】【課題】半導体装置における素子形成領域エッジ部分の電界集中を抑制し、素子の消費電力低減を図る。【解決手段】半導体装置は、シリコンを含む絶縁膜上に選択的に形成された厚さが３５ｎｍ以下の半導体膜と、半導体膜の周囲に、半導体膜以上の厚みの酸化シリコン膜で絶縁膜上に形成された素子分離膜と、素子分離膜上及び半導体膜上に、素子分離膜及び半導体膜で構成される凹部に沿って平面図で直線状に形成されたゲート電極膜と、を有するため、半導体膜上面は、その周囲に設けられた酸化シリコン膜の上面よりも低く構成される。そのため、ゲート電極膜が半導体膜の側面の一部にまわりこんで形成されることはなく、従来のような電界集中の問題を抑制することができる。【選択図】図１
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【特許請求の範囲】
【請求項１】
シリコンを含む絶縁膜上に選択的に形成された厚さが３５ｎｍ以下の半導体膜と、
前記半導体膜の周囲に、前記半導体膜以上の厚みの酸化シリコン膜で前記絶縁膜上に形成された素子分離膜と、
前記素子分離膜上及び前記半導体膜上に、前記素子分離膜及び前記半導体膜で構成される凹部に沿って平面図で直線状に形成されたゲート電極膜と、
を有する半導体装置。
【請求項２】
前記半導体膜は、
電界効果トランジスタを構成する請求項１記載の半導体装置。
【請求項３】
前記素子分離膜の厚さは７０ｎｍである請求項１記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本技術は、半導体装置に関し、特に、素子分離構造を有する半導体装置に関する。
【背景技術】
【０００２】
従来、半導体装置における素子分離領域の形成は、半導体装置における素子分離領域を選択的に熱酸化させるＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）法によって行われることが一般的であった。
【０００３】
しかし、ＬＯＣＯＳ法による素子分離領域の形成は、その熱酸化時の製造誤差及び酸化制御精度等の問題により、熱酸化部の一部が素子形成領域の一部にまで進行してしまうという問題点があり、微細化が進んだ半導体装置における素子分離領域の形成には適さない。
【０００４】
そのため、近年、特に０．２５μｍデザインルール以降は、ＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）法等により、Ｓｉ基板上に溝を形成して素子分離を行うＭＥＳＡ型分離法や、ＭＥＳＡ型分離法と同様に形成された溝を、バイアスプラズマＣＶＤ法によって形成された酸化膜で充填し、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法等により、素子形成領域におけるバイアスプラズマＣＶＤ法によって形成された酸化膜を除去し、平坦化を行うことによって素子分離を行うトレンチ素子分離法が一般的になってきている。
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかし、従来におけるＭＥＳＡ型分離法やトレンチ素子分離法を用い、電界効果トランジスタを有する半導体装置の素子分離を行った場合、電界効果トランジスタの素子形成領域のエッジ部分に電界集中が生じ、そのＩｄ−Ｖｇ特性（電流・電圧特性）にＨｕｍｐが表れ、素子形成領域に予定以上の電圧が印加されてしまう。この場合、ソース、ドレイン間には、本来予定された以上の電流が流れてしまうこととなり、特に、素子のオフ状態時における消費電力を増加させてしまうという問題点がある。
【０００６】
図６及び図７は、従来のトレンチ素子分離法によって半導体装置１００の素子分離を行った様子を例示した半導体装置１００の断面図である。
図６の例では、まず、図６の（ａ）に示すように、半導体基板１０１上に絶縁膜となる埋め込み酸化膜１０２を形成し、さらにその上面にエッチング等によってパターン形成された半導体膜１０３、熱酸化膜である熱酸化シリコン膜１０４、及び耐研磨膜である硬度が高い窒化シリコン膜１０５を形成する。さらに、その表面全体にバイアスプラズマＣＶＤ法によって素子分離膜となる酸化シリコン膜１０６を形成する。
【０００７】
次に、図６の（ｂ）に示すように、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法等により、上面全体を研磨し、素子形成領域１００ａにおける酸化シリコン膜１０６を除去する。ここで、素子形成領域１００ａには、この研磨工程において半導体膜１０３が研磨されてしまわないよう窒化シリコン膜１０５が形成されており、この窒化シリコン膜１０５がストッパーとなって半導体膜１０３を保護している。一方、素子分離領域１００ｂにはこの窒化シリコン膜１０５が形成されておらず、表面には窒化シリコン膜１０５よりも硬度が低い酸化シリコン膜１０６がむき出しに形成されているのみである。そのため、この研磨工程において、その研磨面が窒化シリコン膜１０５に達した以降は、素子分離領域１００ｂにおける研磨が素子形成領域１００ａにおける研磨よりも進行しやすい。そのため、研磨の度合いによっては、図６の（ｂ）に示すように、研磨後における素子分離領域１００ｂの酸化シリコン膜１０６上面の高さが、素子形成領域１００ａにおける半導体膜１０３上面の高さよりも低くなってしまう場合がある。
【０００８】
酸化シリコン膜１０６の研磨後、熱リン酸により、窒化シリコン膜１０５が、ＨＦ水溶液によるエッチングによって熱酸化シリコン膜１０４が除去され、その上面には、図示していないゲート絶縁膜を介してゲート電極１０７が形成されることとなるが、このように、素子分離領域１００ｂにおける酸化シリコン膜１０６の上面の高さが、半導体膜１０３上面よりも低く研磨された半導体装置１００にゲート電極１０７を形成した場合、そのゲート電極１０７は、図６の（ｃ）に示すように、半導体膜１０３の上面エッジ部分（Ｂ１、Ｂ２部）を囲み込むように形成されることとなる。
【０００９】
そのため、この上面エッジ部分（Ｂ１、Ｂ２部）では電界集中が生じ、上述したような消費電力の増加を招いてしまう。このような問題は、酸化シリコン膜１０６を設けないＭＥＳＡ型分離法においても同様に発生する。
【００１０】
また、従来のトレンチ素子分離法において酸化シリコン膜１０６の研磨の度合いを調節し、図７の（ａ）に示すように、素子分離領域１００ｂにおける酸化シリコン膜１０６上面の高さが、素子形成領域１００ａにおける半導体膜１０３の上面の高さよりも高くなるように研磨を行った場合であっても、バイアスプラズマＣＶＤ法によって形成された酸化シリコン膜１０６は、熱酸化膜である熱酸化シリコン膜１０４に比べ、ＨＦ水溶液に対するエッチングレートが非常に大きいため、後のＨＦ水溶液による熱リン酸処理前の自然酸化膜除去、及び熱酸化シリコン膜１０４のエッチングの際、半導体膜１０３近傍における熱酸化シリコン膜１０４が、半導体膜１０３の上面より深くエッチングされてしまう場合がある。このエッチングによって、半導体膜１０３近傍の酸化シリコン膜１０６に図７の（ｂ）に示すような窪み部１０６ａ、１０６ｂが生じた場合、その上部に形成されるゲート電極１０７は、図７の（ｃ）に示すように、この窪み部１０６ａ、１０６ｂに沿って形成されることとなり、この場合も上述した場合と同様、半導体膜１０３の上面エッジ部分（Ｃ１、Ｃ２部）に電界集中が起こり、消費電力の増加を招いてしまう。
【００１１】
本技術はこのような点に鑑みてなされたものであり、素子形成領域のエッジ部分における電界集中を抑制し、素子の消費電力低減を図ることが可能な半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１２】
本技術では上記課題を解決するために、シリコンを含む絶縁膜上に選択的に形成された厚さが３５ｎｍ以下の半導体膜と、前記半導体膜の周囲に、前記半導体膜以上の厚みの酸化シリコン膜で前記絶縁膜上に形成された素子分離膜と、前記素子分離膜上及び前記半導体膜上に、前記素子分離膜及び前記半導体膜で構成される凹部に沿って平面図で直線状に形成されたゲート電極膜と、を有する半導体装置が提供される。
【００１３】
ここで、素子分離膜が半導体膜以上の厚みで形成されることにより、半導体膜の上面エッジ部分における電界集中を防止することができる。
また、本技術における半導体装置において、好ましくは、半導体膜は、電界効果トランジスタを構成する。
【発明の効果】
【００１４】
本技術では、シリコンを含む絶縁膜上に選択的に形成された厚さが３５ｎｍ以下の半導体膜の周囲に、半導体膜以上の厚みの酸化シリコン膜で絶縁膜上に素子分離膜を形成し、素子分離膜上及び半導体膜上に、素子分離膜及び前記半導体膜で構成される凹部に沿って平面図で直線状にゲート電極膜を形成したために、半導体装置の素子形成領域のエッジ部分における電界集中を抑制し、素子の消費電力低減を図ることが可能となる。
【図面の簡単な説明】
【００１５】
【図１】半導体装置の構成を例示した構成図である。
【図２】半導体装置の製造工程を例示した半導体装置の断面図である。
【図３】半導体装置の製造工程を例示した半導体装置の断面図である。
【図４】半導体装置の製造工程を例示した半導体装置の断面図である。
【図５】従来の方法によって素子分離が行われた半導体装置のＶｇ−Ｉｄ特性である従来特性、及び本技術の方法によって素子分離が行われた半導体装置のＶｇ−Ｉｄ特性である本技術特性を例示した図である。
【図６】従来のトレンチ素子分離法によって半導体装置の素子分離を行った様子を例示した半導体装置の断面図である。
【図７】従来のトレンチ素子分離法によって半導体装置の素子分離を行った様子を例示した半導体装置の断面図である。
【発明を実施するための形態】
【００１６】
以下、本技術の実施の形態を図面を参照して説明する。
図１は、本形態における半導体装置１０の構成を例示した構成図である。ここで、図１の（ａ）は半導体装置１０の平面図を、図１の（ｂ）は図１の（ａ）におけるＡ−Ａ断面図をそれぞれ示している。
【００１７】
半導体装置１０は、主に、シリコン基板等の半導体基板１１、半導体基板１１内に形成された絶縁膜である酸化シリコン膜等の埋め込み酸化膜１２、埋め込み酸化膜１２上に選択的に形成されたシリコン等の半導体膜１３、半導体膜１３の周囲に、半導体膜１３以上の厚みで形成された素子分離膜である酸化シリコン膜１７、及び半導体膜１３及び酸化シリコン膜１７の上面に、図示していないゲート絶縁膜を介して形成されたゲート電極２０によって構成され、これらにより電界効果トランジスタ（ＦＥＴ：Ｆｉｅｌｄ−Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）を構成する。
【００１８】
図１の（ｂ）に示すように、本形態における半導体装置１０の半導体膜１３上面は、その周囲に設けられた酸化シリコン膜１７の上面よりも低く構成されている。そのため、ゲート電極２０が半導体膜１３の側面の一部にまわりこんで形成されることはなく、従来のような電界集中の問題を抑制することができる。
【００１９】
次に、本形態における半導体装置１０の製造方法について説明する。
図２〜図４は、本形態における半導体装置１０の製造工程を例示した半導体装置１０の断面図である。
【００２０】
本形態における半導体装置１０の製造方法は、絶縁膜上に設けられた半導体膜の上部に第１の耐研磨膜を形成する第１耐研磨膜形成工程、半導体膜及び第１の耐研磨膜を選択的に除去した素子分離領域を形成する素子分離領域形成工程、第１の耐研磨膜の上面及び素子分離領域における絶縁膜の上面に素子分離膜を形成する素子分離膜形成工程、素子分離膜の表面に第２の耐研磨膜を形成する第２耐研磨膜形成工程、半導体膜の上部に位置する第２の耐研磨膜を除去する第２耐研磨膜選択除去工程、研磨により、半導体膜の上部に位置する素子分離膜を一様に除去する研磨工程、及び第１の耐研磨膜及び第２の耐研磨膜を除去する耐研磨膜除去工程を有している。
【００２１】
以下、これらの各工程について順次説明を行っていく。
（第１耐研磨膜形成工程）
まず、半導体基板１１内に埋め込み酸化膜１２が形成され、埋め込み酸化膜１２の上部に半導体膜１３が位置する構造のＳＯＩ（Ｓｉｌｉｃｏｎ  ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板を洗浄し、その後、半導体膜１３の表面部分を熱酸化することにより、半導体膜１３の薄膜化を行う。ここでの薄膜化の度合いは、作製するデバイスによって異なるが、例えば、０．１８μｍ世代の完全空乏型ＳＯＩデバイスを作製する場合、半導体膜１３の厚みが３５ｎｍ以下になるまでこの薄膜化を進める。その後、この薄膜化処理において半導体膜１３を熱酸化させた部分をＨＦ水溶液によってエッチングし、薄膜化した半導体膜１３を表面に露出させた後、その表面を再び熱酸化させ、パッド酸化膜と呼ばれる熱酸化シリコン膜１４を形成する。ここで形成される熱酸化シリコン膜１４の厚みは、例えば、８ｎｍ程度にする。
【００２２】
次に、ＬＰＣＶＤ（Ｌｏｗ  Ｐｒｅｓｓｕｒｅ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法等により、図２の（ａ）に示すように、熱酸化シリコン膜１４上に第１の耐研磨膜である窒化シリコン膜１５を堆積させる。ここで堆積させる窒化シリコン膜１５の厚みは、例えば、１５０ｎｍ程度にする。窒化シリコン膜１５が形成されると、次に、素子分離領域形成工程に移る。
【００２３】
（素子分離領域形成工程）
素子分離領域形成工程では、まず、図２の（ａ）に示すように、窒化シリコン膜１５の上面に、素子分離領域１０ｂが開口したフォトレジスト１６を形成する。ここでのフォトレジスト１６の形成は、例えば、窒化シリコン膜１５上にフォトレジスト１６を塗布し、塗布したフォトレジスト１６に対し、レチクルに描画されたレジストパターンを転写する露光を行い、その後、その転写面を現像することによって行われる。
【００２４】
次に、このように形成されたフォトレジスト１６をエッチングマスクとし、ＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）法等によって、素子分離領域１０ｂにおける窒化シリコン膜１５をエッチングする。その後、既知の方法によってフォトレジスト１６を剥離し、今度は素子形成領域１０ａに残存した窒化シリコン膜１５をエッチングマスクとして、素子分離領域１０ｂにおける半導体膜１３及び熱酸化シリコン膜１４をエッチングする。これにより、図２の（ｂ）に示すような、半導体膜１３、熱酸化シリコン膜１４及び窒化シリコン膜１５を選択的に除去した素子分離領域１０ｂが形成される。
【００２５】
なお、本工程におけるエッチングは、フォトレジスト１６をエッチングマスクとして素子分離領域１０ｂにおける半導体膜１３、熱酸化シリコン膜１４及び窒化シリコン膜１５を除去し、その後フォトレジスト１６を剥離することによって行うこととしてもよい。
【００２６】
このように素子分離領域１０ｂにおける半導体膜１３、熱酸化シリコン膜１４及び窒化シリコン膜１５がエッチングされると、次に、素子分離膜形成工程に移る。
（素子分離膜形成工程）
素子分離膜形成工程では、素子形成領域１０ａ及び素子分離領域１０ｂに素子分離膜である酸化シリコン膜１７を形成する。
【００２７】
酸化シリコン膜１７の形成は、まず、半導体膜１３の露出した側面を、例えば、４．８ｎｍ程度熱酸化し、次に、熱ＣＶＤ法によって、酸化シリコン膜１７を堆積させることによって行われる（図３の（ａ））。ここでの酸化シリコン膜１７の堆積は、少なくとも、素子分離領域１０ｂにおける堆積後の酸化シリコン膜１７上面の高さが、素子形成領域１０ａにおける半導体膜１３の上面よりも高くなるように行う。また、ここで形成される酸化シリコン膜１７は、後の耐研磨膜除去工程等におけるエッチング量を考慮し、最終的に、素子分離領域１０ｂにおける酸化シリコン膜１７上面の高さが、半導体膜１３の上面よりも高くなるよう厚めに堆積されることが望ましく、本形態の場合、例えば、７０ｎｍ程度の厚みに堆積されることが望ましい。なお、ここでの酸化シリコン膜１７の堆積は、バイアスプラズマＣＶＤ法によって行うこととしてもよいが、前述のように、バイアスプラズマＣＶＤ法によって形成された酸化シリコン膜１７は、熱酸化膜である熱酸化シリコン膜１４に比べ、ＨＦ水溶液に対するエッチングレートが非常に大きくなってしまうため、熱酸化シリコン膜１４と同等なエッチングレートの酸化シリコン膜１７を堆積することが可能な熱ＣＶＤ法によって行われることが望ましい。酸化シリコン膜１７が形成されると、次に、第２耐研磨膜形成工程に移る。
【００２８】
（第２耐研磨膜形成工程）
第２耐研磨膜形成工程では、素子分離膜形成工程において形成された酸化シリコン膜１７の表面に、第２の耐研磨膜である窒化シリコン膜１８を形成する。
【００２９】
窒化シリコン膜１８の形成は、まず、素子分離膜形成工程において酸化シリコン膜１７が形成された半導体装置１０を８５０℃の窒素雰囲気で３０分程度熱処理し、その後、ＬＰＣＶＤ法等により、窒化シリコン膜１８を、酸化シリコン膜１７の表面全体に、例えば５０〜１００ｎｍ程度堆積させることによって行われる（図３の（ａ））。窒化シリコン膜１８が形成されると、次に、第２耐研磨膜選択除去工程に移る。
【００３０】
（第２耐研磨膜選択除去工程）
第２耐研磨膜選択除去工程では、半導体膜１３の上部に位置する窒化シリコン膜１８を選択的に除去する。
【００３１】
まず、前述した素子分離領域形成工程において形成したフォトレジスト１６と同様な手順で、半導体膜１３の上部に開口部を有するフォトレジスト１９を形成する。ここでのフォトレジスト１９の開口部は、素子形成領域１０ａと同寸法で形成することとしてもよいが、露光装置の重ね合わせ誤差等を考慮し、図３の（ａ）に示すように、素子形成領域１０ａよりも小さめに形成することが望ましい。例えば、素子形成領域１０ａの外周から内側に０．１〜０．３μｍ程度入った位置に開口部を有するフォトレジスト１９を形成することが望ましい。
【００３２】
このように形成されたフォトレジスト１９をエッチングマスクとし、ＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）法等により、フォトレジスト１９の開口部における窒化シリコン膜１８をエッチングする。エッチングの後、既知の方法により、フォトレジスト１９を剥離する（図３の（ｂ））。このように素子形成領域１０ａにおける窒化シリコン膜１８が選択的に除去されると、次に、研磨工程に移る。
【００３３】
（研磨工程）
研磨工程では、研磨により、半導体膜１３の上部に位置する酸化シリコン膜１７を一様に除去する。
【００３４】
本工程における研磨は、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法等を用い、上述のように、半導体膜１３の上部に位置する酸化シリコン膜１７を一様に除去し、なおかつ、素子分離領域１０ｂに位置する酸化シリコン膜１７が表面に露出しない程度に行われる。
【００３５】
ここで、前述の第１耐研磨膜形成工程において、第１の耐研磨膜である窒化シリコン膜１５を半導体膜１３の上部に形成し、前述の第２耐研磨膜形成工程において、第２の耐研磨膜である窒化シリコン膜１８を形成し、さらに、第２耐研磨膜選択除去工程において、素子形成領域１０ａにおける窒化シリコン膜１８を除去することとしたため、素子形成領域１０ａが窒化シリコン膜１５によって、素子分離領域１０ｂが窒化シリコン膜１８によって、それぞれ保護されることとなる（図３の（ｂ））。これにより、本工程の研磨によって、素子分離領域１０ｂにおける酸化シリコン膜１７が、素子形成領域１０ａにおける半導体膜１３よりも深く研磨されてしまうことを抑制することができ、研磨後の素子分離領域１０ｂにおける酸化シリコン膜１７の上面の高さを、素子形成領域１０ａにおける半導体膜１３の上面よりも高くすることが可能となる（図４の（ａ））。半導体膜１３の上部に位置する酸化シリコン膜１７の研磨が終了すると、次に、耐研磨膜除去工程に移る。
【００３６】
（耐研磨膜除去工程）
耐研磨膜除去工程では、窒化シリコン膜１５、１８及び熱酸化シリコン膜１４の除去を行う。
【００３７】
まず、熱リン酸等によって半導体装置１０の表面に残った窒化シリコン膜１５、１８を除去し、その後、Ｗｅｌｌ形成及びトランジスタ閾値調整のためのイオン注入を行う。次に、ＨＦ水溶液によって、熱酸化シリコン膜１４を除去し、半導体膜１３を表面に露出させる（図４の（ｂ））。
【００３８】
半導体膜１３が表面に露出されると、次に、通常のプロセスに従い、ゲート絶縁膜形成、ゲート電極形成、ＬＤＤ層形成、ＬＤＤサイドウォール形成、ソース・ドレイン拡散層形成、層間絶縁膜形成、及びコンタクト・配線形成が行われ、半導体装置１０が完成する。
【００３９】
図５は、従来の方法によって素子分離が行われた半導体装置１００のＶｇ−Ｉｄ特性である従来特性３０、及び本技術の方法によって素子分離が行われた半導体装置１０のＶｇ−Ｉｄ特性である本技術特性４０を例示した図である。
【００４０】
図５に示すように、従来特性３０には、ゲート電圧０．６Ｖ以下の領域で前述の電界集中によるＨｕｍｐが発生しているが、本技術特性４０では、このようなＨｕｍｐの発生は見られない。これにより、本技術の方法によって素子分離が行われた半導体装置１０では、素子形成領域１０ａにおける電界集中が発生しておらず、素子のオフ状態における消費電力の低減を図ることが可能であることがわかる。
【００４１】
このように、本形態では、第１耐研磨膜形成工程によって、埋め込み酸化膜１２上に設けられた半導体膜１３の上部に窒化シリコン膜１５を形成し、素子分離領域形成工程によって、半導体膜１３及び窒化シリコン膜１５を選択的に除去した素子分離領域１０ｂを形成し、素子分離膜形成工程によって、窒化シリコン膜１５の上面及び素子分離領域１０ｂにおける埋め込み酸化膜１２の上面に酸化シリコン膜１７を形成し、第２耐研磨膜形成工程によって、酸化シリコン膜１７の表面に窒化シリコン膜１８を形成し、第２耐研磨膜選択除去工程によって、半導体膜１３の上部に位置する窒化シリコン膜１８を除去し、研磨工程によって、研磨により、半導体膜１３の上部に位置する酸化シリコン膜１７を一様に除去し、耐研磨膜除去工程によって、窒化シリコン膜１５、１８を除去することとしたため、研磨工程において、素子分離領域１０ｂにおける酸化シリコン膜１７が、素子形成領域１０ａにおける半導体膜１３よりも深く研磨されてしまうことを抑制することができ、研磨後の素子分離領域１０ｂにおける酸化シリコン膜１７の上面の高さを、素子形成領域１０ａにおける半導体膜１３の上面よりも高くすることが可能となり、完成した半導体装置１０の素子形成領域１０ａのエッジ部分における電界集中を抑制し、素子の消費電力低減を図ることが可能となる。
【００４２】
また、熱ＣＶＤ法によって酸化シリコン膜１７の形成を行うことにより、形成された酸化シリコン膜１７のエッチングレートを熱酸化シリコン膜１４と同等にすることが可能となり、熱酸化シリコン膜１４のエッチング時において、素子形成領域１０ａ近傍の酸化シリコン膜１７に窪み部が発生することを抑制することができ、この窪み部に沿ってゲート電極が形成されることによって生じる素子形成領域１０ａのエッジ部分における電界集中を抑制し、素子の消費電力低減を図ることが可能となる。
【００４３】
さらに、素子分離膜形成工程において、酸化シリコン膜１７の上面の高さが、半導体膜１３の上面よりも高くなるように、酸化シリコン膜１７の形成を行うことによって、完成した半導体装置１０の素子形成領域１０ａのエッジ部分における電界集中を抑制し、素子の消費電力低減を図ることが可能となる。
【００４４】
また、研磨工程において、素子分離領域１０ｂに位置する酸化シリコン膜１７が表面に露出しない程度に、研磨を行うことにより、研磨後の素子分離領域１０ｂにおける酸化シリコン膜１７の上面の高さを、素子形成領域１０ａにおける半導体膜１３の上面よりも高くすることが可能となり、完成した半導体装置１０の素子形成領域１０ａのエッジ部分における電界集中を抑制し、素子の消費電力低減を図ることが可能となる。
【００４５】
さらに、研磨工程において、素子形成領域１０ａは窒化シリコン膜１５によって、素子分離領域１０ｂは窒化シリコン膜１８によって、それぞれ保護されていることとなるため、本工程における研磨ばらつきが大きい場合であっても、完成後の素子分離領域１０ｂにおける酸化シリコン膜１７の厚み、及び半導体膜１３の厚みを一定に保つことが可能となり、完成した半導体装置１０の特性ばらつきを軽減し、歩留まりを向上させ、生産性を向上させることが可能となる。
【００４６】
なお、本技術は、上述の実施形態に限定されるものではない。
【符号の説明】
【００４７】
１０、１００…半導体装置、１０ａ、１００ａ…素子形成領域、１０ｂ、１００ｂ…素子分離領域、１１、１０１…半導体基板、１２、１０２…埋め込み酸化膜、１３、１０３…半導体膜、１４、１０４…熱酸化シリコン膜、１５、１８、１０５…窒化シリコン膜、１６、１９…フォトレジスト、１７、１０６…酸化シリコン膜、２０、１０７…ゲート電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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