(57)【要約】【課題】裏面ＦＩＢ加工における場所特定を容易にする。【解決手段】半導体装置は、第１方向および前記第１方向に直交する第２方向の平面内に広がる第１導電型の半導体基板６０の表面上に形成された回路部６５と、前記半導体基板内の表面側に形成され、前記回路部を構成し、素子として機能する、前記第１導電型と異なる第２導電型の複数のウェル６１と、前記半導体基板内の表面側に形成され、前記回路部を構成せず、素子として機能しない、前記第２導電型の複数のダミーウェル６２と、を具備する。【選択図】      図６
2012142526.tif 000002
【特許請求の範囲】
【請求項１】
第１方向および前記第１方向に直交する第２方向の平面内に広がる第１導電型の半導体基板の表面上に形成された回路部と、
前記半導体基板内の表面側に形成され、前記回路部を構成し、素子として機能する、前記第１導電型と異なる第２導電型の複数のウェルと、
前記半導体基板内の表面側に形成され、前記回路部を構成せず、素子として機能しない、前記第２導電型の複数のダミーウェルと、
を具備することを特徴とする半導体装置。
【請求項２】
前記回路部の一部が前記半導体基板の裏面側からＦＩＢ加工によって修正される場合、前記ＦＩＢ加工時に前記半導体基板内の裏面側で前記一部の直下にＦＩＢトレンチが形成され、
前記複数のウェルまたは前記複数のダミーウェルのうち少なくとも１つは、前記平面内において前記ＦＩＢトレンチが形成される領域に存在する
ことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記複数のダミーウェルのそれぞれは、前記平面内において前記複数のウェルの存在密度が所定密度以下の領域に存在することを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記複数のダミーウェルのそれぞれは、前記平面内において前記複数のウェルのうち隣接する２つのウェル間の距離が所定距離以上の場合に前記２つのウェル間の領域に存在することを特徴とする請求項１に記載の半導体装置。
【請求項５】
前記複数のダミーウェルのそれぞれは、前記平面内において互いに所定間隔を有して存在することを特徴とする請求項１に記載の半導体装置。
【請求項６】
前記複数のウェルまたは前記複数のダミーウェルのうち少なくとも１つは、前記平面内において前記第１方向および前記第２方向のそれぞれに所定寸法を有する任意の領域に存在することを特徴とする請求項１に記載の半導体装置。
【請求項７】
前記複数のダミーウェルは、前記回路部の一部が前記半導体基板の裏面側からＦＩＢ加工によって修正される場合に場所特定用に用いられることを特徴とする請求項１に記載の半導体装置。
【請求項８】
前記複数のダミーウェルは、前記平面内において前記複数のウェルの形状と異なる形状を有することを特徴とする請求項１に記載の半導体装置。
【請求項９】
前記回路部の一部が前記半導体基板の裏面側からＦＩＢ加工によって修正される場合、前記ＦＩＢ加工時に前記半導体基板内の裏面側で前記一部の直下にＦＩＢトレンチが形成され、
前記複数のダミーウェルのうち所定個のダミーウェルは、前記平面内において前記ＦＩＢトレンチが形成される領域に存在し、互いに異なる形状を有する
ことを特徴とする請求項８に記載の半導体装置。
【請求項１０】
前記半導体内の表面側で、かつ前記平面内において前記複数のダミーウェルが形成された領域のそれぞれに、ＳＴＩが形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項１１】
前記回路部は、前記平面内において延在する複数の配線を含み、
前記複数のダミーウェルは、前記平面内において前記複数の配線間の領域に存在する
ことを特徴とする請求項１に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置に関する。
【背景技術】
【０００２】
半導体（Ｓｉ）基板の表面上に多層配線で構成された回路部を含む半導体装置において、完成後に下層側の配線等を修正する場合がある。この方法として、半導体基板の裏面側から集束イオンビーム（ＦＩＢ：Focused Ion Beam）を照射して配線等の修正を行う裏面ＦＩＢ加工が提案されている。この裏面ＦＩＢ加工により、回路部において、信号取得のためのパッド形成や配線の接続変更を行う。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００６−４９７１８号公報
【特許文献２】特開２００５−１４２３７６号公報
【特許文献３】特開２００８−２３５６０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
裏面ＦＩＢ加工における場所特定を容易にする半導体装置を提供する。
【課題を解決するための手段】
【０００５】
本実施形態による半導体装置は、第１方向および前記第１方向に直交する第２方向の平面内に広がる第１導電型の半導体基板の表面上に形成された回路部と、前記半導体基板内の表面側に形成され、前記回路部を構成し、素子として機能する、前記第１導電型と異なる第２導電型の複数のウェルと、前記半導体基板内の表面側に形成され、前記回路部を構成せず、素子として機能しない、前記第２導電型の複数のダミーウェルと、を具備する。
【図面の簡単な説明】
【０００６】
【図１】各実施形態に係る半導体装置に用いられるＦＩＢ加工装置を示す概略図。
【図２】各実施形態に係る半導体装置に対して行われる裏面ＦＩＢ加工のフローチャート。
【図３】各実施形態に係る半導体装置に対して行われる裏面ＦＩＢ加工における途中工程を示す断面図。
【図４】図３に続く、各実施形態に係る半導体装置に対して行われる裏面ＦＩＢ加工における途中工程を示す断面図。
【図５】図４に続く、各実施形態に係る半導体装置に対して行われる裏面ＦＩＢ加工における途中工程を示す断面図。
【図６】第１の実施形態に係る半導体装置を示す断面図。
【図７】第１の実施形態に係る半導体装置の一例を示す平面図。
【図８】第１の実施形態に係る半導体装置の他の例を示す平面図。
【図９】第２の実施形態に係る半導体装置の一例を示す平面図。
【図１０】第２の実施形態に係る半導体装置の他の例を示す平面図。
【図１１】第３の実施形態に係る半導体装置を示す断面図。
【図１２】第３の実施形態に係る半導体装置を示す平面図。
【図１３】第４の実施形態に係る半導体装置を示す平面図。
【図１４】第４の実施形態に関連する半導体装置の比較例を示す断面図。
【発明を実施するための形態】
【０００７】
裏面ＦＩＢ加工では、半導体基板の裏面側からイオンビームを照射することで配線やトランジスタのＦＩＢ像を観察しながら修正箇所の加工を行う。このとき、半導体基板の裏面側には特徴のあるパターンが無いためＦＩＢ像では位置特定ができない。そのため、目的の配線やトランジスタのある程度の場所を特定するため、ＦＩＢ像とともにオプティカル像（光学像）を並行して利用するのが一般的である。
【０００８】
ところで、裏面ＦＩＢ加工では、修正箇所に対して半導体基板の裏面側からトレンチを形成して半導体基板内の表面側のＮウェルを検出する。その後、このＮウェルパターンを用いて場所特定をした後、ＣＡＤ（Computer Aided Design）データとの位置合わせを行うことで、最終的な配線やトランジスタの修正箇所を特定する。
【０００９】
しかし、配線やトランジスタの修正箇所の付近にＮウェルが存在しない場合がある。１回の加工で形成できるトレンチの範囲には限りがあるため、修正箇所の付近にＮウェルが存在しなければトレンチを形成してもＮウェルが検出されない。この場合、トレンチ形成を２回以上行う必要がある。すなわち、Ｎウェルが存在する別の場所において、トレンチ形成、場所特定、およびＣＡＤデータとの位置合わせを行った後、このトレンチに隣接するように別のトレンチを再び形成する必要がある。
【００１０】
このように、Ｎウェルが検出されないことで修正箇所の場所の特定が困難になる。また、トレンチ形成は非常に時間がかかる工程であるため、トレンチ形成を２回以上行うことで、大幅に加工時間が長くなる。さらに、Ｎウェルにより特定された場所から修正箇所までの距離が大きくなり、ＣＡＤデータとの位置ずれが起こりやすい。その結果、加工精度が落ちてしまうという問題も生じる。
【００１１】
本実施形態を以下に図面を参照して説明する。図面において、同一部分には同一の参照符号を付す。
【００１２】
［ＦＩＢ加工装置］
以下に、図１を用いて、各実施形態に係る半導体装置に対してＦＩＢ加工を行うＦＩＢ加工装置について説明する。
【００１３】
図１は、各実施形態に係る半導体装置に用いられるＦＩＢ加工装置の概略図を示している。
【００１４】
図１に示すように、ＦＩＢ加工装置は、試料台１０、イオンビームガン１１、ＩＲ（infrared）カメラ１２、検出器１３、および加工ガス用ノズル１４を備えている。
【００１５】
試料台１０には、ＦＩＢ加工の対象となる半導体チップ１００が設置され、固定される。
【００１６】
イオンビームガン１１は、半導体チップ１００にＧａイオン等のＦＩＢを照射する。このＦＩＢを照射することで、半導体チップ１００の加工（エッチング）およびＦＩＢ像の観察をすることができる。また、ＦＩＢの強さは適宜変更可能であり、強ければ加工速度が速くなり、弱ければ遅くなる。また、ＦＩＢを偏向させることにより、半導体チップ１００上でＦＩＢを走査させることができる。このときの走査速度および走査幅は、適宜変更可能である。なお、試料台１０を移動することにより、半導体チップ１００上でＦＩＢを走査させることもできる。
【００１７】
ＩＲカメラ１２は、半導体チップ１００の光学像を取得する。このＩＲカメラ１２は、イオンビームガン１１と同軸に設けられている。これらＩＲカメラ１２とイオンビームガン１１とは、並行して用いられる。
【００１８】
検出器１３は、半導体チップ１００に照射されたＦＩＢにより発生した２次電子を検出し、ＦＩＢ像を取得する。検出器１３に取得されたＦＩＢ像およびＩＲカメラ１２に取得された光学像はそれぞれ、図示せぬモニタに映し出される。これらＦＩＢ像および光学像は、半導体チップ１００の加工中、常に観察することができる。
【００１９】
加工ガス用ノズル１４は、半導体チップ１００に適当な加工ガスを噴出する。この加工ガスは、ＦＩＢの照射により発生した２次電子と反応しやすいガスである。加工ガスは２次電子と反応し、半導体チップ１００をエッチングする、または半導体チップ１００に導電材料あるいは絶縁体を堆積する。これにより、半導体チップ１００の配線等の接続変更を行うことができる。
【００２０】
なお、ＦＩＢ加工装置は、図示せぬ真空チャンバーに設けられ、上記動作は真空中で行われる。
【００２１】
このようなＦＩＢ加工装置を用いて、半導体チップ（半導体基板）の表面側に形成された回路部を裏面側からＦＩＢ加工することによって、回路部における信号取得のためのパッド形成や配線の接続変更を行う。
【００２２】
［裏面ＦＩＢ加工］
以下に、図２乃至図５を用いて、各実施形態に係る半導体装置に対して行われる裏面ＦＩＢ加工について説明する。
【００２３】
図２は、各実施形態に係る半導体装置に対して行われる裏面ＦＩＢ加工のフローチャートである。図３乃至図５は、裏面ＦＩＢ加工における途中工程の半導体装置の断面図である。なお、図３乃至図５において、図面の下部側を表面側とし、上部側を裏面側とする。
【００２４】
図２に示すように、まず、ステップＳ１において、半導体基板の機械研磨が行われる。より具体的には、図３に示すように、表面上にトランジスタＴｒおよび配線３４を含む回路部３５が形成された半導体基板３０が裏面側から研磨機により研磨される。この研磨により、半導体基板３０が薄膜化され、膜厚が５０μｍ程度になる。なお、具体的な研磨方法は公知であり、本実施形態においても種々の研磨方法が用いられ得る。その後、研磨された半導体基板３０は、ＦＩＢ加工装置に設置される。
【００２５】
次に、ステップＳ２において、広範囲のＦＩＢトレンチ加工が行われる。より具体的には、図４に示すように、半導体基板３０の裏面側から例えば２５０μｍ×２５０μｍの領域にトレンチ４０が形成される。このトレンチ４０は、半導体基板３０の裏面側からＦＩＢ加工装置によるＦＩＢを走査しながら照射することにより形成される。また、広範囲で行われるため、ＦＩＢを強くかつ走査速度を速くして行われる。トレンチ４０が形成される２５０μｍ×２５０μｍの領域に、回路部３５における図示せぬ修正箇所が含まれている。言い換えると、修正箇所の直下（図面上部側）に、トレンチ４０が形成される。なお、２５０μｍ×２５０μｍの領域は一例であり、ＦＩＢ加工装置におけるＦＩＢの走査の最大幅で行われることが望ましい。
【００２６】
次に、ステップＳ３において、Ｎウェル３１を検知する。より具体的には、図４に示すように、トレンチ４０を形成する際に、半導体基板３０内の表面側に形成されたＮウェル３１を検知し、Ｎウェル３１が露出したところでトレンチ４０の形成をストップさせる。Ｎウェル３１の検知は、ＦＩＢ像を観測することで行う。このとき、ＦＩＢ像の色の変化等を観測することにより、Ｎウェル３１が検知される。なお、Ｐウェル３２を検知してトレンチ４０の形成をストップさせてもよいが、Ｐ型の半導体基板３０である場合、Ｎウェル３１のほうが検知しやすいため、Ｎウェル３１を検知することが望ましい。
【００２７】
次に、ステップＳ４において、ＣＡＤデータ（設計データ）との位置合わせを行う。より具体的には、ステップＳ３で検知されたＮウェル３１を用いて場所特定をし、ＦＩＢ像として観測されたＮウェル３１とＣＡＤデータとで位置合わせを行う。このとき、例えば、Ｎウェル３１の角等を基準にしてＣＡＤデータとの位置合わせを行う。これにより、０．５μｍ程度の精度で位置合わせを行うことができる。
【００２８】
続いて、加工範囲をより狭く限定し、再度位置合わせを行う。
【００２９】
まず、ステップＳ５において、狭い範囲のＦＩＢトレンチ加工が行われる。より具体的には、図５に示すように、半導体基板３０の裏面側でかつトレンチ４０の底面の一部、例えば５０μｍ×５０μｍの領域にトレンチ５０が形成される。このトレンチ５０は、半導体基板３０の裏面側からＦＩＢ加工装置によるＦＩＢを走査しながら照射することにより形成される。また、ＦＩＢを弱くかつ走査速度を遅くすることで、トレンチ５０の深さを均一に加工していく。トレンチ５０が形成される５０μｍ×５０μｍの領域に、回路部３５における図示せぬ修正箇所が含まれている。言い換えると、修正箇所の直下（図面上部側）に、トレンチ５０が形成される。なお、５０μｍ×５０μｍの領域は一例であり、修正箇所を含み得る限りの狭い範囲で行われることが望ましい。
【００３０】
次に、ステップＳ６において、ＳＴＩ３３を検知する。より具体的には、図５に示すように、トレンチ５０を形成する際に、半導体基板３０内の表面に形成されたＳＴＩ３３を検知し、ＳＴＩ３３が露出したところでトレンチ５０の形成をストップさせる。ＳＴＩ３３の検知は、ＦＩＢ像を観測することで行う。このとき、Ｎウェル３１の検知と同様に、ＦＩＢ像の色の変化等を観測することにより、ＳＴＩ３３が検知される。
【００３１】
次に、ステップＳ７において、ＣＡＤデータとの位置合わせを行う。より具体的には、ステップＳ６で検知されたＳＴＩ３３を用いて場所特定をし、ＦＩＢ像として観測されたＳＴＩ３３とＣＡＤデータとで位置合わせを行う。このとき、例えば、ＳＴＩ３３の角等を基準にしてＣＡＤデータとの位置合わせを行う。ＳＴＩ３３はＮウェル３１よりも小さいパターンであるため、Ｎウェル３１を用いる場合よりも高い精度で位置合わせを行うことができる。ここまでの工程により、ＳＴＩ３３の深さまでトレンチ４０およびトレンチ５０が形成され、目的の配線やトランジスタまでの深さが１μｍ以下となり、修正箇所のＦＩＢ加工を行うことができる。
【００３２】
次に、ステップＳ８において、配線やトランジスタの修正箇所に対してＦＩＢ加工が行われる。より具体的には、位置合わせされた修正箇所に図示せぬ接続孔を形成して、修正箇所を露出させる。その後、露出された修正箇所にＦＩＢ加工が行われ、信号取得のためのパッド形成や配線の接続変更が行われる。このようにして、裏面ＦＩＢ加工が行われる。
【００３３】
＜第１の実施形態＞
以下に、図６乃至図８を用いて、第１の実施形態に係る半導体装置について説明する。
【００３４】
［構造］
図６は、第１の実施形態に係る半導体装置の断面図を示している。なお、図６において、図面の下部側を表面側とし、上部側を裏面側とする。
【００３５】
図６に示すように、第１の実施形態における半導体装置は、Ｐ型の半導体基板６０の表面上に形成された回路部６５と、半導体基板６０内に形成された第１Ｎウェル（ウェル）６１および第２Ｎウェル（ダミーウェル）６２とで構成されている。
【００３６】
回路部６５は、半導体基板６０の表面上に形成されたトランジスタＴｒ、およびその上方に形成された配線６４で構成されている。なお、図６において、配線６４は２層形成されているが、これに限らない。
【００３７】
第１Ｎウェル６１および第２Ｎウェル６２は、半導体基板６０内の表面側に形成されている。第１Ｎウェル６１は素子が形成される領域に形成され、第２Ｎウェル６２はそれ以外の領域に形成されている。すなわち、第１Ｎウェル６１はトランジスタＴｒ等を構成し、回路部６５において素子として機能するが、第２Ｎウェル６２はトランジスタＴｒ等を構成せず、回路部６５において素子として機能しない。なお、第２Ｎウェル６２のフローティング状態を回避するため、第２Ｎウェル６２にＮ＋の拡散層を形成し、この拡散層に図示せぬコンタクトを接続して第２Ｎウェル６２に電圧ＶＤＤを印加することが望ましい。
【００３８】
詳細は後述するが、第１の実施形態における半導体装置において、所定の領域（例えば２５０μｍ×２５０μｍの領域）に、第１Ｎウェル６１または第２Ｎウェル６２の少なくとも１つが形成されている。
【００３９】
図７は、第１の実施形態に係る半導体装置の平面図の一例を示している。なお、図７において、回路部は省略し、主にＮウェルの配置について示している。
【００４０】
図７に示すように、第１の実施形態における半導体装置は、第１方向および第１方向に直交する第２方向の平面内に広がる半導体基板６０上に、複数の第１Ｎウェル６１と複数の第２Ｎウェル６２とを備えている。上述したように、回路部６５の一部が半導体基板６０の裏面側からＦＩＢ加工によって修正される場合、半導体基板６０内の裏面側でかつ回路部６５の修正箇所の直下にトレンチ４０が形成され、Ｎウェルを検知する。このトレンチ４０が形成される領域は、例えば２５０μｍ×２５０μｍ（２５０μｍ四方）の領域であり、ＦＩＢ加工装置におけるＦＩＢの走査の最大幅である。
【００４１】
第１の実施形態において、複数の第１Ｎウェル６１または複数の第２Ｎウェル６２のうち少なくとも１つのウェルは、平面内において２５０μｍ×２５０μｍの任意の領域に存在している。言い換えると、トランジスタＴｒを構成する複数の第１Ｎウェル６１が存在しない２５０μｍ×２５０μｍの領域に、第２Ｎウェル６２が形成されている。また、平面内において複数の第１Ｎウェル６１の存在密度が所定密度（例えば、２５０μｍ×２５０μｍの領域に１つ）以下の領域に、第２Ｎウェル６２が形成されている。さらに、隣接する２つの第１Ｎウェル６１間の距離が所定距離（例えば、２５０μｍ）以上の場合、それらの間の領域に、第２Ｎウェル６２が形成されている。すなわち、平面内において２５０μｍ四方の任意の領域を選択した場合、複数の第１Ｎウェル６１または複数の第２Ｎウェル６２のうち少なくとも１つのウェルが検知され得る。
【００４２】
図８は、第１の実施形態に係る半導体装置の平面図の他の例を示している。なお、図８において、回路部は省略し、主にＮウェルの配置について示している。
【００４３】
図８に示すように、他の例において、複数の第２Ｎウェル６２のそれぞれは、平面内（第１方向および第２方向）において互いに所定間隔（例えば、２５０μｍ）を有して形成されている。言い換えると、複数の第２Ｎウェル６２は、第１方向および第２方向において、マトリクス状に形成されている。このとき、第２Ｎウェル６２の一部と第１Ｎウェル６１の一部とが重なっていてもよい。
【００４４】
［効果］
上記第１の実施形態によれば、半導体基板６０内に、回路部６５（トランジスタＴｒ等）を構成する第１Ｎウェル６１とは別に、回路部６５を構成せず、裏面ＦＩＢ加工において場所特定用（マーク用）に用いられる第２Ｎウェル６２が形成されている。これにより、裏面ＦＩＢ加工においてトレンチ４０が形成される領域に、第１Ｎウェル６１または第２Ｎウェル６２のいずれかを配置させることができる。したがって、裏面ＦＩＢ加工においてＮウェルを容易に検知することができ、場所特定を容易に行うことができる。
【００４５】
また、１回のトレンチ４０の形成によって、第１Ｎウェル６１または第２Ｎウェル６２のいずれかを検知することができる。このため、トレンチ４０を２回以上形成する必要がなく、裏面ＦＩＢ加工の時間の増加を抑制することができる。
【００４６】
さらに、トレンチ４０の形成領域に複数の第１Ｎウェル６１または複数の第２Ｎウェル６２を形成することも可能である。これにより、マークとなるウェルの数を増加させることができ、裏面ＦＩＢ加工において場所特定をより容易にし、ＣＡＤデータとの位置合わせの精度を向上させることができる。
【００４７】
＜第２の実施形態＞
以下に、図９および図１０を用いて、第２の実施形態に係る半導体装置について説明する。なお、第２の実施形態において、上記第１の実施形態と同様の点については説明を省略し、異なる点について説明する。
【００４８】
［構造］
図９は、第２の実施形態に係る半導体装置の平面図の一例を示している。
【００４９】
図９に示すように、第２の実施形態における半導体装置において、第１の実施形態と異なる点は、特徴的なＮウェルパターンが形成されている点である。
【００５０】
より具体的には、第２の実施形態における半導体装置では、第１Ｎウェル６１と異なる形状を有する第２Ｎウェル（ダミーウェル）９０が形成されている。さらに、図示するように、２５０μｍ×２５０μｍの領域に、それぞれ形状の異なる所定個の第２Ｎウェル９０が形成されている。すなわち、形状の異なる所定個の第２Ｎウェル９０が、比較的狭い範囲に密集して形成されている。ここでは、２５０μｍ×２５０μｍの領域において、第１方向および第２方向に沿って幅が徐々に大きくなるように、長方形（正方形）の複数の第２Ｎウェル９０が形成されている。
【００５１】
図１０は、第２の実施形態に係る半導体装置の平面図の他の例を示している。
【００５２】
図１０に示すように、他の例において、第２Ｎウェル（ダミーウェル）１００は、段差を生じた形状を有している。より具体的には、第２Ｎウェル１００は、第１部分１００ａと、第１部分１００ａよりも幅が小さい第２部分１００ｂとで構成されている。言い換えると、第２Ｎウェルは、第１部分１００ａから第２部分１００ｂが突出した形状を有している。このように、２５０μｍ×２５０μｍの領域に段差形状を有する第２Ｎウェル１００と長方形（正方形）の第２Ｎウェル１０１とが形成されている。
【００５３】
なお、第２の実施形態における第２Ｎウェルは、図９および図１０に示す形状およびパターンに限らない。例えば、図９に示す幅が異なる所定個の第２Ｎウェルに代えて、面積、辺の長さ等が異なる所定個の第２Ｎウェルを形成してもよい。また、第２Ｎウェルは、長方形または正方形に限らず、くびれた形状を有してもよい。また、図１０に示す段差形状を有する所定個の第２Ｎウェルを２５０μｍ×２５０μｍの領域に形成してもよい。また、長方形、正方形、くびれた形状、段差形状、またはその他種々の形状を有する所定個の第２Ｎウェルを組み合わせて２５０μｍ×２５０μｍの領域に形成してもよい。さらに、所定個の特徴的な第２Ｎウェル６２に限らず、２５０μｍ×２５０μｍの領域に少なくとも１つの特徴的な第２Ｎウェル６２が形成されてもよい。
【００５４】
［効果］
上記第２の実施形態によれば、第１の実施形態と同様の効果を得ることができる。
【００５５】
さらに、第２の実施形態では、トレンチ４０の形成領域（例えば、２５０μｍ×２５０μｍの領域）に、第１Ｎウェル６１と形状が異なる特徴的な第２Ｎウェル６２が少なくとも１つ形成されている。これにより、特徴的な形状を有する第２Ｎウェル６２をマークとして用いることができ、裏面ＦＩＢ加工において場所特定をより容易にし、ＣＡＤデータとの位置合わせの精度をより向上させることができる。
【００５６】
＜第３の実施形態＞
以下に、図１１および図１２を用いて、第３の実施形態に係る半導体装置について説明する。なお、第３の実施形態において、上記第１の実施形態と同様の点については説明を省略し、異なる点について説明する。
【００５７】
［構造］
図１１は、第３の実施形態に係る半導体装置の断面図を示している。図１２は、第３の実施形態に係る半導体装置の第２Ｎウェルの平面図を示している。
【００５８】
図１１および図１２に示すように、第３の実施形態における半導体装置において、第１の実施形態と異なる点は、第２Ｎウェルが形成された領域にＳＴＩが形成されている点である。
【００５９】
上述したように、回路部６５の一部が半導体基板６０の裏面側からＦＩＢ加工によって修正される場合、半導体基板６０内の裏面側で回路部６５の修正箇所の直下にトレンチが形成され、ＮウェルおよびＳＴＩを検知する。
【００６０】
第３の実施形態における半導体装置では、半導体基板６０の表面側で、かつ平面内において第２Ｎウェル６２が形成された領域に、例えばシリコン酸化膜で構成されたＳＴＩ（ダミーＳＴＩ）１１０が形成されている。図１１に示すように、このＳＴＩ１１０は、半導体基板６０内において、第２Ｎウェル６２よりも浅い位置に形成されている。また、図１２に示すように、ＳＴＩ１１０は、第２Ｎウェル６２よりも小さいパターンである。具体的には、第２Ｎウェル６２が数μｍ四方〜数十μｍ四方程度であるのに対し、ＳＴＩ１１０は１μｍ四方程度である。
【００６１】
なお、図１２において、ＳＴＩ１１０は、第２Ｎウェル６２が形成された領域に１つのみ形成されているが、複数形成されていてもよい。
【００６２】
［効果］
上記第３の実施形態によれば、第１の実施形態と同様の効果を得ることができる。
【００６３】
さらに、第３の実施形態では、第２Ｎウェル６２が形成された領域に、第２Ｎウェル６２よりも小さいパターンを有するＳＴＩが形成されている。これにより、よりパターンの小さいＳＴＩをマークとして用いることができ、裏面ＦＩＢ加工において場所特定およびＣＡＤデータとの位置合わせの精度をより向上させることができる。
【００６４】
＜第４の実施形態＞
以下に、図１３および図１４を用いて、第４の実施形態に係る半導体装置について説明する。なお、第４の実施形態において、上記第１の実施形態と同様の点については説明を省略し、異なる点について説明する。
【００６５】
［構造］
図１３は、第４の実施形態に係る半導体装置の平面図を示している。なお、図１３において、第１Ｎウェルは省略し、主に第２Ｎウェルと配線について示している。
【００６６】
図１３に示すように、第４の実施形態における半導体装置において、第１の実施形態と異なる点は、第２Ｎウェルが配線の存在しない領域に形成されている点である。
【００６７】
より具体的には、第４の実施形態における半導体装置では、半導体基板６０の表面側で、かつ上方に配線６４が存在しない領域に、第２Ｎウェル６２が形成されている。言い換えると、平面内において延在する複数の配線６４間の領域に、第２Ｎウェル６２が形成されている。すなわち、図示するように、第２Ｎウェル６２と配線６４とが重ならないように配置されている。これは、後述するように、裏面ＦＩＢ加工によって配線６４を修正する際、第２Ｎウェル６２と配線６４とがショートすることを防ぐためである。この第２Ｎウェル６２は配線６４の形成前に形成されるが、設計データに基づいて後に配線６４が形成されない領域を選択し、その領域に第２Ｎウェル６２を形成する。
【００６８】
［効果］
上記第４の実施形態によれば、第１の実施形態と同様の効果を得ることができる。
【００６９】
ところで、裏面ＦＩＢ加工によって配線６４の一部を修正する際、以下の問題が生じる。図１４に示すように、第２Ｎウェル６２の上方に配置された配線６４の一部を修正する際、第２Ｎウェル６２に接続孔を形成して配線６４の修正箇所を露出する。その後、その接続孔に配線６４を修正（接続変更）するための導電材料１４０を充填する。すなわち、第２Ｎウェル６２内に、導電材料１４０が充填される。この第２Ｎウェル６２には、図示せぬコンタクトを介して電圧ＶＤＤが印加されている。このため、第２Ｎウェル６２内に導電材料１４０を形成することで、第２Ｎウェル６２と導電材料１４０とがショートしてしまう。また、配線６４の修正箇所は、全てが完成した後（第２Ｎウェル６２および配線６４が完成した後）に確認され、修正される。このため、第２Ｎウェル６２を避けて配線６４を加工することは困難である。
【００７０】
これに対し、第４の実施形態では、第２Ｎウェル６２を設計データに基づいて、配線６４が存在しない領域に形成される。このため、裏面ＦＩＢ加工によって配線６４の一部を修正する際、接続孔および導電材料１４０は、第２Ｎウェル６２内に形成されることはない。これにより、上記問題を回避することができ、容易に裏面ＦＩＢ加工を行うことができる。
【００７１】
なお、第１の実施形態乃至第４の実施形態における素子として機能しないダミーウェルおよびダミーＳＴＩは、素子として機能するウェルおよびＳＴＩと同様の工程および同様の方法で形成され得る。
【００７２】
また、第２の実施形態乃至第４の実施形態のうちの２つの構造、または全ての構造を互いに組み合わせてもよい。
【００７３】
その他、本発明は、上記各実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で、種々に変形することが可能である。さらに、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。例えば、実施形態に示される全構成要件から幾つかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【符号の説明】
【００７４】
４０…トレンチ、６０…半導体基板、６１…第１Ｎウェル（ウェル）、６２，９０，１００，１０１…第２Ｎウェル（ダミーウェル）、６４…配線、６５…回路部、１１０…ＳＴＩ（ダミーＳＴＩ）。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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