(57)【要約】【課題】内部回路のリセット信号を発生するリセット回路を備えた半導体装置を提供する。【解決手段】第１の電源電圧に応じて第１のリセット信号ＰＯＲ１を発生する第１のリセット信号発生回路（ＲＳＴＣ１）と、第２の電源電圧で動作し、制御信号に応じてリセット動作を実行し、リセット動作が完了したことに応じて第２のリセット信号ＰＯＲ２を活性レベルから非活性レベルへ遷移させる第２のリセット信号発生回路（ＲＳＴＣ２）と、第１のリセット信号ＰＯＲ１と第２のリセット信号ＰＯＲ２の２つの信号の少なくとも一方が活性レベルのとき、活性レベルの、２つの信号が共に非活性レベルのとき、非活性レベルの第３のリセット信号ＰＯＲ３を発生し、第２のリセット回路（ＲＳＴＣ２）に制御信号として供給する第３のリセット信号発生回路（ＲＳＴＣ３）と、第３のリセット信号ＰＯＲ３が活性レベルのときにリセット動作を実行する内部回路ＣＫＴと、を備える。【選択図】図１
2012104201.tif 000002
【特許請求の範囲】
【請求項１】
第１の電源電圧に応じて第１のリセット信号を発生する第１のリセット信号発生回路と、
第２の電源電圧で動作し、第２のリセット信号を発生する回路であって、制御信号に応じて自身のリセット動作を実行し、当該リセット動作が完了したことに応じて前記第２のリセット信号を活性レベルから非活性レベルへ遷移させる第２のリセット信号発生回路と、
前記第１のリセット信号と前記第２のリセット信号とから、第３のリセット信号を発生する第３のリセット信号発生回路であって、前記第１のリセット信号と前記第２のリセット信号の少なくとも一方が活性レベルのとき、前記第３のリセット信号を活性レベルとし、前記第１のリセット信号と前記第２のリセット信号とが共に非活性レベルのとき、前記第３のリセット信号を非活性レベルとし、当該第３のリセット信号を前記第２のリセット回路に前記制御信号として供給する前記第３のリセット信号発生回路と、
前記第３のリセット信号を受け取り、当該第３のリセット信号が活性レベルのときに自身のリセット動作を実行する内部回路と、
を備えることを特徴とする半導体装置。
【請求項２】
前記内部回路は、自身に接続された他の内部回路を活性化する活性制御信号を出力する第１のフリップフロップを有し、
前記第１のフリップフロップは、前記第３のリセット信号が活性レベルのとき、自身のリセット動作を実行し、前記活性制御信号を非活性レベルとすることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第２のリセット信号発生回路は、前記第２のリセット信号を出力する第２のフリップフロップを有し、
前記第２のフリップフロップは、前記第３のリセット信号が活性レベルのとき、自身のリセット動作を実行し、前記第２のリセット信号を非活性レベルとすることを特徴とする請求項１または請求項２に記載の半導体装置。
【請求項４】
前記第２のフリップフロップは、
入力に接続される第１のリーク素子及び第１の容量素子、出力に接続される第２のリーク素子及び第２の容量素子を有し、
前記第１のリーク素子は、前記入力と、前記第２のリセット信号の非活性レベルの電圧レベルと同じ電圧レベルの電源配線との間に接続され、
前記第１の容量素子は、一端が前記入力に、他端が前記第２のリセット信号の非活性レベルの電圧レベルと同じ電圧レベルの電源配線に接続され、
前記第２のリーク素子は、前記出力と、前記第２のリセット信号の活性レベルの電圧レベルと同じ電圧レベルの電源配線との間に接続され、
前記第２の容量素子は、一端が前記出力に、他端が前記第２のリセット信号の活性レベルの電圧レベルと同じ電圧レベルの電源配線に接続され、
前記第２のフリップフロップは、自半導体装置の電源投入時において、前記第２のリセット信号を活性レベルとすることを特徴とする請求項３に記載の半導体装置。
【請求項５】
複数の制御用テスト信号に応じてメモリセルアレイの動作を制御する読み出し及び書き込み制御部と、
自半導体記憶装置の外部から供給される動作モードの設定を示す動作指定コマンドがテスト動作モードの設定を示すときに、外部から供給されるテストコード信号に応じて、前記複数の制御用テスト信号を出力し、前記読み出し及び書き込み制御部内の制御回路にテスト動作モードを設定するテストラッチ回路部と、
パワーオンリセット信号発生回路と、を備え、
前記パワーオンリセット信号発生回路は、
第１の電源電圧に応じて第１のリセット信号を発生する第１のリセット信号発生回路と、
第２の電源電圧で動作し、第２のリセット信号を発生する回路であって、制御信号に応じて自身のリセット動作を実行し、当該リセット動作が完了したことに応じて前記第２のリセット信号を活性レベルから非活性レベルへ遷移させる第２のリセット信号発生回路と、
前記第１のリセット信号と前記第２のリセット信号とから、第３のリセット信号を発生する第３のリセット信号発生回路であって、前記第１のリセット信号と前記第２のリセット信号の少なくとも一方が活性レベルのとき、前記第３のリセット信号を活性レベルとし、前記第１のリセット信号と前記第２のリセット信号とが共に非活性レベルのとき、前記第３のリセット信号を非活性レベルとし、当該第３のリセット信号を前記第２のリセット回路に前記制御信号として供給する前記第３のリセット信号発生回路と、
を有し、
前記テストラッチ回路部は、前記第３のリセット信号を受け取り、当該第３のリセット信号が活性レベルのときに自身のリセット動作を実行することを特徴とする半導体記憶装置。
【請求項６】
前記テストラッチ回路部は、前記制御用テスト信号を出力する第１のフリップフロップを有し、
前記第１のフリップフロップは、前記第３のリセット信号が活性レベルのとき、自身のリセット動作を実行し、前記制御用テスト信号を非活性レベルとすることを特徴とする請求項５に記載の半導体記憶装置。
【請求項７】
前記第２のリセット信号発生回路は、前記第２のリセット信号を出力する第２のフリップフロップを有し、
前記第２のフリップフロップは、前記第３のリセット信号が活性レベルのとき、リセット動作を実行し、前記第２のリセット信号を非活性レベルとすることを特徴とする請求項５または請求項６に記載の半導体記憶装置。
【請求項８】
前記第２のフリップフロップは、
入力に接続される第１のリーク素子及び第１の容量素子、出力に接続される第２のリーク素子及び第２の容量素子を有し、
前記第１のリーク素子は、前記入力と、前記第２のリセット信号の非活性レベルの電圧レベルと同じ電圧レベルの電源配線との間に接続され、
前記第１の容量素子は、一端が前記入力に、他端が前記第２のリセット信号の非活性レベルの電圧レベルと同じ電圧レベルの電源配線に接続され、
前記第２のリーク素子は、前記出力と、前記第２のリセット信号の活性レベルの電圧レベルと同じ電圧レベルの電源配線との間に接続され、
前記第２の容量素子は、一端が前記出力に、他端が前記第２のリセット信号の活性レベルの電圧レベルと同じ電圧レベルの電源配線に接続され、
前記第２のフリップフロップは、自半導体記憶装置の電源投入時において、前記第２のリセット信号を活性レベルとすることを特徴とする請求項７に記載の半導体記憶装置。
【請求項９】
自半導体装置の電源投入時に、自半導体装置の内部回路にパワーオンリセット信号を発生するパワーオンリセット回路を備え、
前記内部回路は、前記パワーオンリセット信号が活性レベルのとき自身のリセット動作を実行し、
前記パワーオンリセット回路は、前記パワーオンリセット信号が活性レベルのとき、自身のリセット動作を実行し、当該リセット動作が完了すると、前記パワーオンリセット信号を非活性レベルとすることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、パワーオンリセット回路を備えた半導体装置および半導体記憶装置に関する。
【背景技術】
【０００２】
半導体素子の微細化にともない、加工寸法の製造バラツキにより半導体素子の電気的特性が大きく変動してしまい、半導体装置の動作特性が製造バラつきの影響を受け易くなっている。そのため、半導体装置内に設けたテスト回路により、テスト信号を発生させて、半導体装置に含まれる内部回路の動作テストを行う必要性が増してきている。そこで、テスト回路によりテスト信号を発生させ、内部回路の動作マージンを試験するために、内部電源電圧や内部信号タイミングを変化させることで半導体装置の動作不良を顕在化させ、動作マージンの少ない半導体装置を不良化することが行われる。
【０００３】
例えば、半導体装置ベンダーは、製造した半導体装置が良品か不良品であるかを判定する選別試験において、半導体試験装置（テスタ）から半導体装置に制御信号を供給し、半導体装置を通常動作モードとは異なるテスト動作モードへ移行させ、テスト回路を動作させる。半導体装置をテスト動作モードへ移行させるコマンドデータは、半導体装置を使用するユーザーに対して通常非公開とされている複数の制御信号の論理の組合せから構成される。しかし、半導体装置を使用するユーザーが、誤って非公開とされているコマンドデータを供給し、半導体装置をテスト動作モードへ移行させる場合がある。特許文献１において、非公開とされているコマンドデータを供給することによるテスト動作モードへの誤エントリに対応可能な半導体記憶装置が開示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００１−２４３７９６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
特許文献１に開示された半導体記憶装置は、テスト動作モードへ誤エントリした場合、入出力回路の出力をハイインピーダンスとして、データの入出力動作を不能とすることにより、半導体記憶装置を使用するユーザーに誤エントリを認識させる半導体記憶装置である。
しかしながら、特許文献１においては、半導体記憶装置が、電源立ち上げ時（パワーオン時）に、非公開とされているコマンドデータが誤って入力され、テスト動作モードへ誤エントリした場合について記載されていない。この結果、特許文献１記載の半導体記憶装置は、パワーオン時におけるテスト動作モードへの誤エントリにより、ユーザーが意図しないテスト動作モードを実行してしまう。
【０００６】
このため、パワーオン時におけるテスト動作モードへの誤エントリを防止する構成として、近年の半導体記憶装置の中には、電源が投入されると、電源電圧レベルの上昇に応じて活性レベルのパワーオンリセット信号を内部で発生させるパワーオンリセット回路を有する半導体記憶装置がある。このパワーオンリセット回路は、パワーオン時に、半導体記憶装置内の複数の制御回路にテスト動作モードを設定する内部回路、例えばテストモードラッチ回路（以下テストラッチ回路部）に、パワーオンリセット信号を供給する。テストラッチ回路部は、パワーオンリセット信号が供給されると、内部のフリップフロップの出力を、所定の初期レベルへと戻すリセット動作を実行する。テストラッチ回路部がリセット動作を実行することで、前記複数の制御回路はテスト動作モードが設定されずに、半導体記憶装置がテスト動作モードへ誤エントリすることを防止する。
【０００７】
しかしながら、パワーオンリセット信号は、パワーオンリセット信号発生回路が動作する周囲温度、或いは、パワーオンリセット信号発生回路を構成するトランジスタ、抵抗等の製造工程に起因する素子バラツキに対応し、パルス幅が変化してしまう。
パワーオンリセット信号のパルス幅が短くなった場合、すなわち、パワーオンリセット信号が活性レベルである期間が短くなった場合、パワーオンリセット信号が入力されるテストラッチ回路部がリセット動作を実行する期間も短くなり、テストラッチ回路部が正常にリセットされないという問題があった。
【０００８】
また、テストラッチ回路部が正常にリセットされない場合、テストラッチ回路部がフリップフロップに保持するデータは、リセット状態とは異なる不定なデータとなり、上記制御部にこの不定なデータに対応したテスト動作モードが設定され、半導体記憶装置がテスト動作モードにエントリした状態となってしまうというおそれがあった。半導体記憶装置が、パワーオン時に誤ってテスト動作モードにエントリした場合、リセットコマンドを投入しない限り、通常動作モードへ移行することができず、正常に動作することができなくなるという問題があった。
【課題を解決するための手段】
【０００９】
本発明は、第１の電源電圧に応じて第１のリセット信号を発生する第１のリセット信号発生回路と、第２の電源電圧で動作し、第２のリセット信号を発生する回路であって、制御信号に応じて自身のリセット動作を実行し、当該リセット動作が完了したことに応じて前記第２のリセット信号を活性レベルから非活性レベルへ遷移させる第２のリセット信号発生回路と、前記第１のリセット信号と前記第２のリセット信号とから、第３のリセット信号を発生する第３のリセット信号発生回路であって、前記第１のリセット信号と前記第２のリセット信号の少なくとも一方が活性レベルのとき、前記第３のリセット信号を活性レベルとし、前記第１のリセット信号と前記第２のリセット信号とが共に非活性レベルのとき、前記第３のリセット信号を非活性レベルとし、当該第３のリセット信号を前記第２のリセット回路に前記制御信号として供給する前記第３のリセット信号発生回路と、前記第３のリセット信号を受け取り、当該第３のリセット信号が活性レベルのときに自身のリセット動作を実行する内部回路と、を備えることを特徴とする半導体装置である。
【００１０】
また、本発明は、複数の制御用テスト信号に応じてメモリセルアレイの動作を制御する読み出し及び書き込み制御部と、自半導体記憶装置の外部から供給される動作モードの設定を示す動作指定コマンドがテスト動作モードの設定を示すときに、外部から供給されるテストコード信号に応じて、前記複数の制御用テスト信号を出力し、前記読み出し及び書き込み制御部内の制御回路にテスト動作モードを設定するテストラッチ回路部と、パワーオンリセット信号発生回路と、を備え、前記パワーオンリセット信号発生回路は、第１の電源電圧に応じて第１のリセット信号を発生する第１のリセット信号発生回路と、第２の電源電圧で動作し、第２のリセット信号を発生する回路であって、制御信号に応じて自身のリセット動作を実行し、当該リセット動作が完了したことに応じて前記第２のリセット信号を活性レベルから非活性レベルへ遷移させる第２のリセット信号発生回路と、前記第１のリセット信号と前記第２のリセット信号とから、第３のリセット信号を発生する第３のリセット信号発生回路であって、前記第１のリセット信号と前記第２のリセット信号の少なくとも一方が活性レベルのとき、前記第３のリセット信号を活性レベルとし、前記第１のリセット信号と前記第２のリセット信号とが共に非活性レベルのとき、前記第３のリセット信号を非活性レベルとし、当該第３のリセット信号を前記第２のリセット回路に前記制御信号として供給する前記第３のリセット信号発生回路と、を有し、前記テストラッチ回路部は、前記第３のリセット信号を受け取り、当該第３のリセット信号が活性レベルのときに自身のリセット動作を実行することを特徴とする半導体記憶装置である。
【発明の効果】
【００１１】
本発明によれば、第２のリセット信号発生回路は、第３のリセット信号発生回路が出力する制御信号が入力されると、リセット動作を実行し、リセット動作が完了したことに応じて第２のリセット信号を非活性とする。また、第３のリセット信号発生回路は、第１のリセット信号が非活性レベルとなっても、第２のリセット信号が非活性レベルとなるまで、活性レベルの第３のリセット信号を発生する。つまり、第３のリセット回路は、第２のリセット回路により第２のリセット信号が非活性レベルとならない間は、活性レベルの第３のリセット信号を出力する。これにより、第３のリセット信号が入力される内部回路のリセット期間を、第１のリセット信号のみが入力される場合の内部回路のリセット期間に比べ、延ばすことができる。よって、半導体装置における内部回路に第３のリセット信号が入力される場合に、内部回路がリセット信号によりリセットされないという不具合を、内部回路に第１のリセット信号が入力される場合に比べて軽減できる。
また、リセット信号が活性レベルにある期間が短く、内部回路（例えば、半導体記憶装置におけるテストラッチ部）がリセット動作を実行できず、活性化レベルの制御用テスト信号を出力し、半導体記憶装置がパワーオン時にテスト動作モードへ誤エントリしてしまうことを防止することができる。
【図面の簡単な説明】
【００１２】
【図１】本発明の技術思想を説明するための図である。
【図２】半導体記憶装置１００の回路構成を示すブロック図である。
【図３】テストラッチ回路部１０７の回路構成を示すブロック図である。
【図４】パワーオンリセット信号発生回路１０９の回路構成を示すブロック図である。
【図５】電源レベルモニタＲＳＴＣ１（第１のリセット回路）の回路構成を示すブロック図である。
【図６】電源レベルモニタＲＳＴＣ１のパワーオン時における動作タイミングチャートである。
【図７】ＦＦ回路リセットモニタＲＳＴＣ２（第２のリセット回路）の回路構成を示すブロック図である。
【図８】パワーオンリセット信号発生回路１０９のパワーオン時における動作タイミングチャートである。
【図９】パワーオンリセット信号発生回路１０９がＦＦ回路リセットモニタＲＳＴＣ２を備えていない場合のパワーオン時における動作タイミングチャートである。
【図１０】ＦＦ回路リセットモニタＲＳＴＣ２ａ（第２のリセット回路の変形例）の回路構成を示すブロック図である。
【発明を実施するための形態】
【００１３】
本発明の課題を解決する技術思想の代表的な一例を、以下に図１を用いて説明する。但し、本発明の請求内容はこの技術思想に限られず、本発明の請求項に記載の内容であることは言うまでもない。
図１は、本発明の技術思想を説明するための図であり、本発明の実施形態におけるパワーオンリセット信号発生回路１０９（半導体装置）の構成を示している。図１においては、後述する半導体記憶装置１００のうち、パワーオンリセット信号発生に係る回路部分を抜き出し、パワーオンリセット信号発生回路１０９、及び内部回路ＣＫＴを示している。
【００１４】
内部回路ＣＫＴは、例えば、上述のテストラッチ回路部であり、半導体記憶装置１００を構成するメモリセルアレイを制御する制御部内の回路に、テスト信号を発生して、制御部の動作モードを、読み出し、書き込み等の通常動作モードとは異なるテスト動作モードに設定する回路である。
また、パワーオンリセット信号発生回路１０９は、パワーオン時に、外部から供給される第１の電源が供給する電源電圧、または半導体記憶装置１００の内部で第１の電源から生成する第２の電源の電源電圧が、それぞれ所定電圧（設計によって定まる値）になるまでの期間、活性レベルの第３のリセット信号ＰＯＲ３を内部回路ＣＫＴに対して出力する。
【００１５】
第３のリセット信号ＰＯＲ３が入力される内部回路ＣＫＴは、第３のリセット信号ＰＯＲ３が活性レベルにある期間、リセット動作を行い、内部回路ＣＫＴの出力を初期化する。例えば、内部回路ＣＫＴが発生するテスト信号が活性レベル（例えばＨレベル）になると、制御部にテスト動作モードが設定されてしまう。そのため、内部回路ＣＫＴは、パワーオン時において、第３のリセット信号ＰＯＲ３が活性レベルにある期間、出力信号を非活性レベル（例えばＬレベル）へ初期化する。
【００１６】
パワーオンリセット信号発生回路１０９は、第１のリセット信号発生回路（後述する電源レベルモニタＲＳＴＣ１）、第２のリセット信号発生回路（後述するＦＦ回路リセットモニタＲＳＴＣ２）、及び第３のリセット信号発生回路（後述する論理回路ＲＳＴＣ３）から構成される。
第１のリセット信号発生回路は、パワーオン時に、少なくとも第１の電源電圧の電圧レベルの上昇をモニターし、第１の電源が供給する電源電圧が所定電圧になるまでの間、活性レベルの第１のリセット信号ＰＯＲ１を発生する。従来においては、内部回路ＣＫＴは、この活性レベルの第１のリセット信号ＰＯＲ１により、初期化を行っていた。しかし、第１のリセット回路を構成するトランジスタ、抵抗等の素子が、製造時の製造ばらつきを受けて、トランジスタであれば閾値電圧、抵抗であれば抵抗値が変動し、第１のリセット回路が、活性レベルにある期間が短い第１のリセット信号ＰＯＲ１を発生する場合がある。第１のリセット信号ＰＯＲ１の活性レベルの期間が短く、内部回路ＣＫＴの初期化動作が十分行われない場合、内部回路ＣＫＴは活性レベルのテスト信号を発生し、制御部にテスト動作モードが設定されてしまう。
【００１７】
パワーオンリセット信号発生回路１０９に、内部回路ＣＫＴの初期化動作が十分行われる期間、活性レベルのパワーオンリセット信号ＰＯＲ３を発生させるため、本願のパワーオンリセット信号発生回路１０９は、第１のリセット回路、第２のリセット回路、及び第３のリセット回路から構成される。
第２のリセット回路は、パワーオン時に活性レベルの第２のリセット信号ＰＯＲ２を発生した後、第３のリセット回路が発生する活性レベルにある第３のリセット信号ＰＯＲ３が制御信号として入力されると、リセット動作を実行し、出力である第２のリセット信号ＰＯＲ２を非活性にする。
【００１８】
また、第３のリセット回路は、第１のリセット信号ＰＯＲ１及び第２のリセット信号ＰＯＲ２が入力され、第３のリセット信号ＰＯＲ３を発生する。
この第３のリセット回路は、第１のリセット信号ＰＯＲ１と第２のリセット信号ＰＯＲ２との少なくとも一方が活性レベルにあるときは、内部回路ＣＫＴに入力されるパワーオンリセット信号である第３のリセット信号ＰＯＲ３を活性レベルとし、第１のリセット信号ＰＯＲ１と第２のリセット信号ＰＯＲ２との両方が非活性レベルになると、第３のリセット信号ＰＯＲ３を非活性レベルとする。
【００１９】
以上の構成により、本願のパワーオンリセット信号発生回路１０９は、第３のリセット信号ＰＯＲ３が入力される内部回路ＣＫＴのリセット期間を、第１のリセット信号ＰＯＲ１のみが入力される内部回路ＣＫＴのリセット期間に比べ、延ばすことができる。よって、内部回路ＣＫＴに第３のリセット信号ＰＯＲ３が入力される場合に、内部回路ＣＫＴがリセット信号によりリセットされないという不具合を、内部回路ＣＫＴに第１のリセット信号ＰＯＲ１が入力される場合に比べて軽減できる。
以下、添付図面の図２〜図１０を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
【００２０】
図２は、パワーオンリセット信号発生回路１０９を備えた半導体記憶装置１００の回路構成を示すブロック図である。
半導体記憶装置１００は、クロック発生回路１０１、コマンド入力回路１０２１、コマンドデコーダ１０２、メモリセルアレイ１０３、読み出し及び書き込み制御部１０４、アドレス入力回路１０５１、及びアドレスラッチ部１０５を備えている。
また、半導体記憶装置１００は、テストデコーダ１０６、及びテストラッチ回路部１０７、内部電圧生成回路１０８、及びパワーオンリセット信号発生回路１０９を備えている。
【００２１】
クロック発生回路１０１は、半導体記憶装置１００の外部から、クロック信号ＣＫと、クロック信号ＣＫの相補的信号である反転クロック信号／ＣＫと、入力されるクロック信号ＣＫ及び反転クロック信号／ＣＫが有効か否かを示すクロックイネーブル信号ＣＫＥと、が入力される。また、クロック発生回路１０１は、入力されるクロック信号ＣＫ、反転クロック信号／ＣＫ及びクロックイネーブル信号ＣＫＥに応じて、半導体記憶装置１００の内部回路である読み出し及び書き込み制御部１０４等に、外部クロック信号ＣＫに同期した内部クロック信号ＩＣＬＫを供給する。また、クロック発生回路１０１は、外部クロック信号ＣＫに同期した内部クロック信号ＩＣＬＫを、コマンド入力回路１０２１、アドレス入力回路１０５１、及びテストラッチ回路部１０７に供給する。
なお、本明細書において、信号名の先頭に「／」が付されている信号は、対応する信号の反転信号、又はローアクティブな信号であることを示している。
【００２２】
コマンド入力回路１０２１は、半導体記憶装置１００の外部から入力されるコマンド信号（半導体記憶装置がＤＲＡＭである場合、例えばチップセレクト信号／ＣＳ、ロウアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ、及びライトイネーブル信号／ＷＥ）を、内部クロック信号ＩＣＬＫに同期してラッチする。
コマンドデコーダ１０２は、コマンド入力回路１０２１がラッチしたコマンド信号が入力され、入力されるラッチしたコマンド信号をデコードし、デコード結果に応じて、読み出し及び書き込み制御部１０４に対して、動作を指示する制御信号（内部コマンド信号ＩＣＯＭ）を出力する。また、コマンドデコーダ１０２は、デコード結果が、テストコマンド（テスト動作モードの設定を示すコマンド）と判定すると、アドレスラッチ部１０５に対して、内部コマンド信号ＩＣＯＭを出力する。
【００２３】
アドレス入力回路１０５１は、半導体記憶装置１００の外部から入力されるアドレス信号（メモリセルのメモリセルアレイにおける位置を示す信号）を、クロック発生回路１０１が出力する内部クロック信号ＩＣＬＫに同期して取り込み、アドレスラッチ部１０５へ出力する。
アドレスラッチ部１０５は、アドレス入力回路１０５１が出力するアドレス信号を、内部コマンド信号ＩＣＯＭに応じてラッチし、ラッチした内部アドレス信号を、テストデコーダ１０６または読み出し及び書き込み制御部１０４へ供給する。
コマンドデコーダ１０２におけるデコード結果が、テストコマンド（テスト動作モードの設定を示すコマンド）が入力されたと判定する場合、アドレスラッチ部１０５は内部コマンド信号ＩＣＯＭに応じて、内部アドレス信号をテストアドレス信号としてテストデコーダへ出力する。
【００２４】
メモリセルアレイ１０３は、複数のワード線と、複数のビット線と、複数のワード線と複数のビットの各交点に設けられた複数のメモリセルからなるメモリマットを複数配列して構成される。
また、メモリセルアレイ１０３は、メモリセルからビット線へ読み出されたデータを増幅する等の動作を行う複数のセンスアンプと、複数のワード線を駆動する複数のワードドライバと、ビット線とＩＯ線を接続する複数のＹスイッチを備えている。センスアンプは、読み出し動作において、ビット線上に現れるメモリセルからの微弱なデータ信号を増幅する回路である。また、書き込み動作においては、ビット線を介してメモリセルへデータを書き込む回路である。センスアンプの動作タイミングは、後述のＸデコーダ及びＸタイミング回路から出力されるセンスアンプ駆動信号により制御される。
【００２５】
また、Ｙスイッチは、開閉のタイミングを、後述のＹデコーダ及びＹタイミング回路により制御される。ＩＯ線は、読み出し動作においては、Ｙスイッチが開くことにより、ビット線からのデータが読み出され、このデータをメモリセルアレイ１０３の外に配置される読み出し及び書き込み制御部１０４へ転送する。また、ＩＯ線は、書き込み動作においては、読み出し及び書き込み制御部１０４からの書き込みデータをビット線へと転送する。
【００２６】
読み出し及び書き込み制御部１０４は、メモリセルアレイ１０３の動作を制御する制御部であり、Ｘデコーダ及びＸタイミング回路、Ｙデコーダ・Ｙタイミング回路等を備える。
Ｘデコーダ及びＸタイミング回路は、アドレスラッチ部１０５から入力されるロウ・アドレス（内部アドレス信号）をデコードして、デコード結果に応じてメモリセルアレイ１０３のメモリセルを、ワード線を用いて選択する。また、Ｘデコーダ及びＸタイミング回路は、ビット線の差電位を増幅するセンスアンプの動作タイミングの制御を行う。
Ｙデコーダ及びＹタイミング回路は、アドレスラッチ部１０５から入力されるカラム・アドレス（内部アドレス信号）をデコードして、デコード結果に応じてビット線とＩＯ線の間に介在するＹスイッチを選択するタイミング制御等を行う。
【００２７】
また、Ｙデコーダ及びＹタイミング回路は、クロック発生回路１０１から入力される内部クロック信号ＩＣＬＫに同期して、コマンドデコーダ１０２から入力される内部コマンド信号ＩＣＯＭに応じて、選択したメモリセルからＩＯ線を介してデータを読み出す動作、あるいは、選択したメモリセルにＩＯ線を介してデータを書き込む動作を制御する。また、Ｙデコーダ及びＹタイミング回路は、メモリセルのデータを半導体記憶装置１００の外部へＤＱ信号（ＤＱ０〜ｎ）として出力する。また、Ｙデコーダ及びＹタイミング回路は、半導体記憶装置１００の外部から入力されるＤＱ信号を、メモリセルへデータとして書き込む。これらの読み出し、書き込み動作も、内部クロック信号ＩＣＬＫに同期して行われる。
【００２８】
以上のように、読み出し及び書き込み制御部１０４は、Ｘデコーダ及びＸタイミング回路、Ｙデコーダ及びＹタイミング回路を備える。これらのＸデコーダ及びＸタイミング回路、Ｙデコーダ及びＹタイミング回路は、さらに次のような制御回路を有し、メモリセルアレイ１０３の動作を制御する。制御回路には、タイミングを変える回路（例えば、テストモード信号ＴＭＳによりセンスアンプの駆動タイミングを速くする、或いは遅くする回路、その他書き込み読み出しを行う制御に用いる信号制御系にあらかじめ埋め込まれた遅延回路であってテストモード信号ＴＭＳにより活性化される遅延回路）がある。
【００２９】
また、制御回路には、内部発生電源回路の電圧レベルを変更する回路（例えば、内部電圧発生電源回路に入力される入力リファレンス電圧をテストモード信号ＴＭＳにより高い電圧或いは低い電圧に切り替えることのできる回路）がある。また、制御回路には、制御信号を有効化或いは無効化して回路動作を変える回路（もともと不活性化させていた回路をテストモード信号ＴＭＳにより活性化させることのできる、あるいはその逆に、もともと活性化させていた回路をテストモード信号ＴＭＳにより不活性化させることのできる回路）がある。
【００３０】
テストデコーダ１０６は、一般的にはアンド回路で構成され、アドレスラッチ部１０５が出力するテストアドレス信号が入力され、入力されるテストアドレス信号をデコードし、各種テストにおけるコードアドレスＤＴＡをテストラッチ回路部１０７へ出力する。
テストラッチ回路部１０７（内部回路）は、テスト動作モードにあるとき、テストデコーダ１０６から入力されるコードアドレスＤＴＡをラッチし、テストモード信号ＴＭＳ（内部回路に接続される制御回路を活性化する活性制御信号、或いは、読み出し及び書き込み制御部１０４における制御回路に入力されるテスト制御用テスト信号）として、読み出し及び書き込み制御部１０４における対応する上記制御回路に供給する。なお、テストラッチ回路部１０７の構成については、後述する。
【００３１】
内部電圧生成回路１０８は、半導体記憶装置１００の外部から供給される外部電源電圧ＶＤＤ及び接地電源電圧ＶＳＳとは異なる内部電源電圧ＶＩＮＴを発生する回路であり、内部電源電圧ＶＩＮＴを、上記各回路部へ供給する。
また、パワーオンリセット信号発生回路１０９は、半導体記憶装置１００の外部から供給される外部電源電圧ＶＤＤ及び接地電源電圧ＶＳＳと、内部電源電圧ＶＩＮＴとから、リセット信号ＰＯＲ３を発生する。また、パワーオンリセット信号発生回路１０９は、リセット信号ＰＯＲ３を、テストラッチ回路部１０７等のパワーオン時に回路の出力レベルを非活性レベルへリセットする必要のある内部回路ＣＫＴに対して出力する。なお、パワーオンリセット信号発生回路１０９の構成については、後述する。
【００３２】
図３は、テストラッチ回路部１０７の回路構成を示すブロック図である。
テストラッチ回路部１０７は、テストデコーダ１０６から入力される複数のコードアドレスＤＴＡ０〜コードアドレスＤＴＡｎにそれぞれ対応する、複数のテストラッチＴＦＦ０〜テストラッチＴＦＦｎ、及びインバータｉｎｖ４１から構成される。
テストラッチＴＦＦ０〜テストラッチＴＦＦは、入力及び出力が異なるが、全て同一の回路構成であるので、以下テストラッチＴＦＦ０の回路構成を説明する。
テストラッチＴＦＦ０は、インバータｉｎｖ４２、Ｐチャネル型ＭＯＳトランジスタＭ４１、インバータｉｎｖ４３、Ｎチャネル型ＭＯＳトランジスタＭ４２、Ｐチャネル型ＭＯＳトランジスタＭ４３、インバータｉｎｖ４４、及びインバータｉｎｖ４５から構成される。
【００３３】
インバータｉｎｖ４２は、入力がクロック発生回路１０１に接続され、内部クロック信号ＩＣＬＫが入力され、内部クロック信号ＩＣＬＫを論理反転し、Ｐチャネル型ＭＯＳトランジスタＭ４１のゲート端子へと出力する。
Ｐチャネル型ＭＯＳトランジスタＭ４１のゲート端子は、インバータｉｎｖ４２の出力に接続され、内部クロック信号ＩＣＬＫの論理反転信号が入力される。
また、Ｐチャネル型ＭＯＳトランジスタＭ４１は、ソース端子が内部電源線に接続され、内部電源電圧ＶＩＮＴが供給され、ドレイン端子が、インバータｉｎｖ４３を構成するＰチャネル型ＭＯＳトランジスタのソース端子へと接続される。
【００３４】
インバータｉｎｖ４３を構成するＰチャネル型ＭＯＳトランジスタのゲート端子は、テストデコーダ１０６に接続され、コードアドレスＤＴＡ０が入力され、ドレイン端子は、内部ノードｎｏｄｅ４１へ接続される。
インバータｉｎｖ４３を構成するＮチャネル型ＭＯＳトランジスタのドレイン端子は、インバータｉｎｖ４３を構成するＰチャネル型ＭＯＳトランジスタのドレイン端子と共に内部ノードｎｏｄｅ４１へ接続される。また、インバータｉｎｖ４３を構成するＮチャネル型ＭＯＳトランジスタのゲート端子は、テストデコーダ１０６に接続され、コードアドレスＤＴＡ０が入力され、ソース端子は、Ｎチャネル型ＭＯＳトランジスタＭ４２のドレイン端子へ接続される。
【００３５】
Ｎチャネル型ＭＯＳトランジスタＭ４２は、ドレイン端子がインバータｉｎｖ４３を構成するＮチャネル型ＭＯＳトランジスタのソース端子に接続され、ソース端子が電源線に接続され、接地電源電圧ＶＳＳが供給される。
また、Ｎチャネル型ＭＯＳトランジスタＭ４２は、ゲート端子がクロック発生回路１０１に接続され、内部クロック信号ＩＣＬＫが入力される。
【００３６】
上記接続により、Ｐチャネル型ＭＯＳトランジスタＭ４１、インバータｉｎｖ４３、及びＮチャネル型ＭＯＳトランジスタＭ４２は、クロックドインバータを構成し、内部クロック信号ＩＣＬＫが活性レベル（Ｈレベル）のとき、コードアドレスＤＴＡ０を取り込み、コードアドレスＤＴＡ０を論理反転し、内部ノードｎｏｄｅ４１へ出力する。
【００３７】
インバータｉｎｖ４４及びインバータｉｎｖ４５は、フリップフロップ（第１のフリップフロップ）を構成し、フリップフロップの入力は内部ノードｎｏｄｅ４１へ接続され、内部ノードｎｏｄｅ４１の論理を反転するとともに、出力信号としてテストモード信号ＴＭＳ０を出力する。インバータｉｎｖ４４及びインバータｉｎｖ４５は、テストラッチＴＦＦ０の最終段に配置され、テスト動作モード期間において、コードアドレスＤＴＡ０がＨレベルのとき、テストモード信号ＴＭＳ０を活性レベル（Ｈレベル）にし、半導体記憶装置１００がテスト動作モードにある期間、活性レベルを維持する。
また、活性レベルのテストモード信号ＴＭＳ０が入力される読み出し及び書き込み制御部１０４における制御回路は、テスト動作モードが設定され、半導体記憶装置１００がテスト動作モードにある期間、読み出し及び書き込み制御部１０４においてタイミング調整等の動作調整を行う。
【００３８】
テストラッチＴＦＦ１〜テストラッチＴＦＦｎ各々は、テストラッチＴＦＦ０と同様の回路構成を有し、入力されるコードアドレスＤＴＡ１〜コードアドレスＤＴＡｎがＨレベルのとき、対応するテストモード信号ＴＭＳ１〜テストモード信号ＴＭＳｎを活性レベル（Ｈレベル）にし、半導体記憶装置１００がテスト動作モードにある期間、活性レベルを維持する。また、活性レベルのテストモード信号ＴＭＳ１〜テストモード信号ＴＭＳｎが入力される読み出し及び書き込み制御部１０４における制御回路各々は、テスト動作モードが設定され、半導体記憶装置１００がテスト動作モードにある期間、読み出し及び書き込み制御部１０４においてタイミング調整等の動作調整を行う。
【００３９】
テストラッチＴＦＦ０〜テストラッチＴＦＦｎ各々の最終段を構成するフリップフロップは、パワーオン時に読み出し及び書き込み制御部１０４における対応する制御回路にテスト動作モードが設定されないように、テストモード信号ＴＭＳ０〜テストモード信号ＴＭＳｎを非活性レベル（Ｌレベル）にする必要がある。
そのため、テストラッチＴＦＦ０〜テストラッチＴＦＦｎ各々の最終段を構成するフリップフロップの入力（内部ノードｎｏｄｅ４１）には、Ｐチャネル型ＭＯＳトランジスタＭ４３が接続されている。
【００４０】
Ｐチャネル型ＭＯＳトランジスタＭ４３は、ソース端子が内部電源線に接続され、内部電源電圧ＶＩＮＴが供給され、ドレイン端子は内部ノードｎｏｄｅ４１に接続される。また、Ｐチャネル型ＭＯＳトランジスタＭ４３は、ゲート端子がインバータｉｎｖ４１の出力に接続される。
インバータｉｎｖ４１は、テストラッチＴＦＦ０〜テストラッチＴＦＦｎに共通に設けられる論理反転回路であり、入力がパワーオンリセット信号発生回路１０９の出力に接続され、リセット信号ＰＯＲ３が入力される。また、インバータｉｎｖ４１は、リセット信号ＰＯＲ３を論理反転し、Ｐチャネル型ＭＯＳトランジスタＭ４３のゲート端子へと出力する。
【００４１】
内部電源電圧ＶＩＮＴの電圧レベルの上昇に伴ってリセット信号ＰＯＲ３の電圧レベルが上昇することで、すなわち、リセット信号ＰＯＲ３が内部電源電圧ＶＩＮＴと同じ電圧レベルである活性化レベル（Ｈレベル）となることで、インバータｉｎｖ４１に接続されたゲート端子が接地電源電圧ＶＳＳの電圧レベルとなる。これにより、各テストラッチＴＦＦにおけるＰチャネル型ＭＯＳトランジスタＭ４３はオンし、内部ノードｎｏｄｅ４１をＨレベルに充電する。また、各テストラッチＴＦＦは、最終段における内部ノードｎｏｄｅ４１に接続されたフリップフロップにより、テストモード信号ＴＭＳを非活性レベル（Ｌレベル）にする。
【００４２】
また、パワーオンリセット信号発生回路１０９が、リセット信号ＰＯＲ３を非活性レベル（Ｌレベル）にすると、インバータｉｎｖ４１はＨレベルを出力し、Ｐチャネル型ＭＯＳトランジスタＭ４３はオフする。各テストラッチＴＦＦにおけるフリップフロップは、以降テスト動作モードでクロックドインバータがオンするまで、内部ノードｎｏｄｅ４１をＨレベルに維持し、テストモード信号ＴＭＳを非活性レベル（Ｌレベル）に維持する。すなわち、パワーオン時にテストモード信号ＴＭＳ読み出し及び書き込み制御部１０４における対応する制御回路にテスト動作モードは設定されず、制御回路は通常動作モードで動作する。
【００４３】
図４は、テストラッチ回路部１０７に入力されるリセット信号ＰＯＲ３を発生するパワーオンリセット信号発生回路１０９の回路構成を示すブロック図であり、以下、図４〜図７を用いて、パワーオンリセット信号発生回路のパワーオン時における動作について説明する。
パワーオンリセット信号発生回路１０９は、図４に示すように、電源レベルモニタＲＳＴＣ１（第１のリセット回路）、ＦＦ回路リセットモニタＲＳＴＣ２（第２のリセット回路）、及び論理回路ＲＳＴＣ３（第３のリセット回路）から構成される。
電源レベルモニタＲＳＴＣ１（第１のリセット回路）は、半導体記憶装置１００のパワーオン時、外部電源電圧ＶＤＤ、内部電源電圧ＶＩＮＴの電圧レベルの上昇をモニターし、各々の電源レベルが所定の電圧レベルに達するまでは、活性レベル（Ｈレベル）のリセット信号ＰＯＲ１を出力する。また、電源レベルモニタＲＳＴＣ１は、外部電源電圧ＶＤＤと内部電源電圧ＶＩＮＴの両方の電圧レベルがそれぞれに設定された電圧レベルに達すると、非活性レベル（Ｌレベル）のリセット信号ＰＯＲ１を出力する。なお、電源レベルモニタＲＳＴＣ１の詳細な回路構成及び動作については、図５及び図６を用いて後述する。
【００４４】
また、ＦＦ回路リセットモニタＲＳＴＣ２（第２のリセット回路）は、半導体記憶装置１００のパワーオン時、リセット信号ＰＯＲ３に応じて内蔵するＦＦ回路（フリップフロップ）のリセット動作を行い、リセット動作が完了するまでは、活性レベル（Ｈレベル）のリセット信号ＰＯＲ２を出力する。また、ＦＦ回路リセットモニタＲＳＴＣ２は、内蔵するＦＦ回路のリセット動作が完了すると、非活性レベル（Ｌレベル）のリセット信号ＰＯＲ２を出力する。ＦＦ回路リセットモニタＲＳＴＣ２の詳細な回路構成及び動作については、図７を用いて後述する。
【００４５】
論理回路ＲＳＴＣ３（第３のリセット回路）は、図４に示すように、インバータｉｎｖ６１、インバータｉｎｖ６２、ナンド回路ｎａｎｄ６１から構成される。
インバータｉｎｖ６１は、入力が電源レベルモニタＲＳＴＣ１の出力に接続され、リセット信号ＰＯＲ１（第１のリセット信号）が入力され、リセット信号ＰＯＲ１を論理反転して、ナンド回路ｎａｎｄ６１の一方の入力に対して出力する。
また、インバータｉｎｖ６２は、入力がＦＦ回路リセットモニタＲＳＴＣ２の出力に接続され、リセット信号ＰＯＲ２（第２のリセット信号）が入力され、リセット信号ＰＯＲ２を論理反転して、ナンド回路ｎａｎｄ６１の他方の入力に対して出力する。
ナンド回路ｎａｎｄ６１は、２入力１出力の否定論理積回路であり、２入力の一方の入力はインバータｉｎｖ６１の出力に接続され、２入力の他方の入力はインバータｉｎｖ６２の出力に接続され、１出力からリセット信号ＰＯＲ３を出力する。
【００４６】
以上の構成により、論理回路ＲＳＴＣ３は、リセット信号ＰＯＲ１（第１のリセット信号）とリセット信号ＰＯＲ２（第２のリセット信号）の少なくとも一方が活性レベル（Ｈレベル）のとき、活性レベル（Ｈレベル）のリセット信号ＰＯＲ３（第３のリセット信号）を発生する。また、論理回路ＲＳＴＣ３は、リセット信号ＰＯＲ１とリセット信号ＰＯＲ２とが共に非活性レベル（Ｌレベル）のとき、非活性レベル（Ｌレベル）のリセット信号ＰＯＲ３を発生する。
ＦＦ回路リセットモニタＲＳＴＣ２及びテストラッチ回路部１０７は、リセット信号ＰＯＲ３が入力され、リセット信号ＰＯＲ３が活性レベル（Ｈレベル）にあるとき、各々の内部にあるフリップフロップの入力をＨレベルにして、フリップフロップの出力を非活性レベル（Ｌレベル）にする。
【００４７】
図５は、電源レベルモニタＲＳＴＣ１（第１のリセット回路）の回路構成を示すブロック図であり、図６は、電源レベルモニタＲＳＴＣ１のパワーオン時における動作を示すタイミングチャートである。以下、図５及び図６を用いて、電源レベルモニタＲＳＴＣ１の半導体記憶装置１００のパワーオン時における動作について説明する。
電源レベルモニタＲＳＴＣ１は、レベルモニタＲＳＴＣ１１、レベルモニタＲＳＴＣ１２、及び、ナンド回路ｎａｎｄ２１から構成される。
【００４８】
レベルモニタＲＳＴＣ１１は、抵抗Ｒ２１、抵抗Ｒ２２、抵抗Ｒ２３、Ｎチャネル型ＭＯＳトランジスタＭ２１、及びインバータｉｎｖ２１から構成される。
抵抗Ｒ２１は、抵抗の一端が電源線に接続され、外部電源電圧ＶＤＤが供給され、抵抗の他端が抵抗Ｒ２２の一端及びＮチャネル型ＭＯＳトランジスタＭ２１のゲート端子に接続される。
抵抗Ｒ２２は、抵抗の一端が抵抗Ｒ２１の他端及びＮチャネル型ＭＯＳトランジスタＭ２１のゲート端子に接続され、抵抗の他端が電源線に接続され、接地電源電圧ＶＳＳが供給される。
抵抗Ｒ２３は、抵抗の一端が電源線に接続され、外部電源電圧ＶＤＤが供給され、抵抗の他端がＮチャネル型ＭＯＳトランジスタＭ２１のドレイン端子及びインバータｉｎｖ２１の入力に接続される。
【００４９】
Ｎチャネル型ＭＯＳトランジスタＭ２１は、ドレイン端子が抵抗Ｒ２３の他端及びインバータｉｎｖ２１の入力に接続され、ソース端子が電源線に接続され、接地電源電圧ＶＳＳが供給される。
抵抗Ｒ２３の他端、Ｎチャネル型ＭＯＳトランジスタＭ２１のドレイン端子、及びインバータｉｎｖ２１の入力は共通接続されており、この接続点を内部ノードｎｏｄｅ２１とする。
インバータｉｎｖ２１は入力が内部ノードｎｏｄｅ２１に接続され、内部ノードｎｏｄｅ２１の論理レベルを論理反転して、出力からリセット信号ＰｒｅＰＯＲ１１を出力する。
【００５０】
レベルモニタＲＳＴＣ１２は、抵抗Ｒ２４、抵抗Ｒ２５、抵抗Ｒ２６、Ｎチャネル型ＭＯＳトランジスタＭ２２、及びインバータｉｎｖ２２から構成される。
抵抗Ｒ２４は、抵抗の一端が内部電源線に接続され、内部電源電圧ＶＩＮＴが供給され、抵抗の他端が抵抗Ｒ２５の一端及びＮチャネル型ＭＯＳトランジスタＭ２２のゲート端子に接続される。
抵抗Ｒ２５は、抵抗の一端が抵抗Ｒ２４の他端及びＮチャネル型ＭＯＳトランジスタＭ２２のゲート端子に接続され、抵抗の他端が電源線に接続され、接地電源電圧ＶＳＳが供給される。
抵抗Ｒ２６は、抵抗の一端が電源線に接続され、外部電源電圧ＶＤＤが供給され、抵抗の他端がＮチャネル型ＭＯＳトランジスタＭ２２のドレイン端子及びインバータｉｎｖ２２の入力に接続される。
【００５１】
Ｎチャネル型ＭＯＳトランジスタＭ２２は、ドレイン端子が抵抗Ｒ２６の他端及びインバータｉｎｖ２２の入力に接続され、ソース端子が電源線に接続され、接地電源電圧ＶＳＳが供給される。
抵抗Ｒ２６の他端、Ｎチャネル型ＭＯＳトランジスタＭ２２のドレイン端子、及びインバータｉｎｖ２２の入力は共通接続されており、この接続点を内部ノードｎｏｄｅ２２とする。
インバータｉｎｖ２２は入力が内部ノードｎｏｄｅ２２に接続され、内部ノードｎｏｄｅ２２の論理レベルを論理反転して、出力からリセット信号ＰｒｅＰＯＲ１２を出力する。
【００５２】
ナンド回路ｎａｎｄ２１は、２入力１出力の否定論理積回路であり、２入力の一方の入力はインバータｉｎｖ２１の出力に接続され、２入力の他方の入力はインバータｉｎｖ２２の出力に接続され、１出力からリセット信号ＰＯＲ１を出力する。
【００５３】
レベルモニタＲＳＴＣ１１における抵抗Ｒ２１及び抵抗Ｒ２２は、外部電源電圧ＶＤＤの電圧レベルを分圧するが、スタンバイ電流低減の観点から抵抗値が大きく設定されるため、分圧点（抵抗Ｒ２１及び抵抗Ｒ２２の共通接続点）の電圧レベルは外部電源電圧ＶＤＤの上昇に比べて、緩やかに上昇する。
抵抗Ｒ２３の抵抗値は、内部ノードｎｏｄｅ２１の電圧レベルが外部電源電圧ＶＤＤの上昇に追従するように、抵抗Ｒ２１及び抵抗Ｒ２２に比較して小さく設定される。
そのため、内部ノードｎｏｄｅ２１の電圧レベルは、分圧点（抵抗Ｒ２１及び抵抗Ｒ２２の共通接続点）の電圧レベルが上昇してＮチャネル型ＭＯＳトランジスタＭ２１がオンするまでの間、図６に示すように、外部電源電圧ＶＤＤとともに上昇する。
【００５４】
外部電源電圧ＶＤＤの電圧レベルが電圧レベルＶＤＤａに達すると、分圧点の電圧レベルが、Ｎチャネル型ＭＯＳトランジスタＭ２１の閾値電圧を越え、Ｎチャネル型ＭＯＳトランジスタＭ２１がオンし始め、内部ノードｎｏｄｅ２１の電圧レベルは下降する（時刻ｔ１）。更に分圧点の電圧レベルが上昇すると、Ｎチャネル型ＭＯＳトランジスタＭ２１のオン抵抗値が抵抗Ｒ２３の抵抗値に比べ十分小さくなり、内部ノードｎｏｄｅ２１の電圧レベルはＬレベルになる。インバータｉｎｖ２１は、内部ノードｎｏｄｅ２１の論理レベルを反転してＨレベルのリセット信号ＰｒｅＰＯＲ１１を出力する。
【００５５】
このように、レベルモニタＲＳＴＣ１１は、半導体記憶装置１００のパワーオン時、外部電源電圧ＶＤＤの上昇をモニターし、外部電源電圧ＶＤＤの電圧レベルが電圧レベルＶＤＤａに達するまではリセット信号ＰｒｅＰＯＲ１１を活性レベル（Ｌレベル）とし、外部電源電圧ＶＤＤの電圧レベルが電圧レベルＶＤＤａに達すると、リセット信号ＰｒｅＰＯＲ１１を非活性レベル（Ｈレベル）とする。
【００５６】
レベルモニタＲＳＴＣ１２においても、レベルモニタＲＳＴＣ１１と同様の動作が行われるが、内部電源電圧ＶＩＮＴは内部電圧生成回路１０８で外部電源電圧ＶＤＤに応じて生成される。そのため、内部電源電圧ＶＩＮＴの電圧レベルの上昇は、外部電源電圧ＶＤＤの電圧レベルの上昇に比べて緩やかであり、分圧点（抵抗Ｒ２４及び抵抗Ｒ２５の共通接続点）の電圧レベルの上昇も、レベルモニタＲＳＴＣ１１の対応する分圧点の電圧レベルの上昇に比べて緩やかである。
【００５７】
内部電源電圧ＶＩＮＴの電圧レベルが電圧レベルＶＩＮＴａに達すると、分圧点の電圧レベルが、Ｎチャネル型ＭＯＳトランジスタＭ２２の閾値電圧を越え、Ｎチャネル型ＭＯＳトランジスタＭ２２がオンし始め、内部ノードｎｏｄｅ２２の電圧レベルは下降する（時刻ｔ２）。更に分圧点の電圧レベルが上昇すると、Ｎチャネル型ＭＯＳトランジスタＭ２２のオン抵抗値が抵抗Ｒ２６の抵抗値に比べ十分小さくなり、内部ノードｎｏｄｅ２２の電圧レベルはＬレベルになる。インバータｉｎｖ２２は、内部ノードｎｏｄｅ２２の論理レベルを反転してＨレベルのリセット信号ＰｒｅＰＯＲ１２を出力する。
【００５８】
このように、レベルモニタＲＳＴＣ１２は、半導体記憶装置１００のパワーオン時、内部電源電圧ＶＩＮＴの上昇をモニターし、内部電源電圧ＶＩＮＴの電圧レベルが電圧レベルＶＩＮＴａに達するまではリセット信号ＰｒｅＰＯＲ１２を活性レベル（Ｌレベル）とし、内部電源電圧ＶＩＮＴの電圧レベルが電圧レベルＶＩＮＴａに達すると、リセット信号ＰｒｅＰＯＲ１２を非活性レベル（Ｈレベル）とする。
【００５９】
ナンド回路ｎａｎｄ２１は、入力されるリセット信号ＰｒｅＰＯＲ１１及びＰｒｅＰＯＲ１２のいずれの信号も非活性レベル（Ｈレベル）になると、リセット信号ＰＯＲ１を活性レベル（Ｈレベル）から非活性レベル（Ｌレベル）へと変化させる（時刻ｔ３）。
このように、電源レベルモニタＲＳＴＣ１（第１のリセット回路）は、半導体記憶装置１００のパワーオン時、外部電源電圧ＶＤＤ、内部電源電圧ＶＩＮＴの電圧レベルの上昇をモニターし、各々の電源レベルが所定の電圧レベルに達するまでは活性レベル（Ｈレベル）リセット信号ＰＯＲ１を出力する。また、電源レベルモニタＲＳＴＣ１は、外部電源電圧ＶＤＤと内部電源電圧ＶＩＮＴの両方の電圧レベルがそれぞれに設定された電圧レベルに達すると、非活性レベル（Ｌレベル）のリセット信号ＰＯＲ１を出力する。
【００６０】
図７は、ＦＦ回路リセットモニタＲＳＴＣ２（第２のリセット回路）の回路構成を示すブロック図である。以下、図７を用いて、ＦＦ回路リセットモニタＲＳＴＣ２の半導体記憶装置１００のパワーオン時における動作について説明する。
ＦＦ回路リセットモニタＲＳＴＣ２は、インバータｉｎｖ７１、Ｐチャネル型ＭＯＳトランジスタＭ７１、インバータｉｎｖ７２、及びインバータｉｎｖ７３から構成される。
【００６１】
インバータｉｎｖ７１は、論理回路ＲＳＴＣ３の出力に接続され、リセット信号ＰＯＲ３が入力され、リセット信号ＰＯＲ３を論理反転してＰチャネル型ＭＯＳトランジスタＭ７１のゲート端子に出力する。
Ｐチャネル型ＭＯＳトランジスタＭ７１は、ソース端子が内部電源線に接続され、内部電源電圧ＶＩＮＴが供給され、ドレイン端子は内部ノードｎｏｄｅ７１に接続される。
ＦＦ回路リセットモニタＲＳＴＣ２の最終段は、インバータｉｎｖ７２及びインバータｉｎｖ７３からなるフリップフロップ（第２のフリップフロップ）で構成される。
フリップフロップの入力（インバータｉｎｖ７２の入力であり、インバータｉｎｖ７３の出力）は、内部ノードｎｏｄｅ７１に接続され、フリップフロップの出力（インバータｉｎｖ７２の出力であり、インバータｉｎｖ７３の入力）から、リセット信号ＰＯＲ２を出力する。
【００６２】
ＦＦ回路リセットモニタＲＳＴＣ２は、上述したテストラッチ回路部１０７における各テストラッチＴＦＦと同様の回路構成をとり、同一のリセット動作を行う。
すなわち、インバータｉｎｖ７１は、テストラッチ回路部１０７における各ラッチに共通に設けられたインバータｉｎｖ４１に対応し、Ｐチャネル型ＭＯＳトランジスタＭ７１は、テストラッチ回路部１０７における各ラッチに設けられたＰチャネル型ＭＯＳトランジスタＭ４３に対応する。また、インバータｉｎｖ７２及びインバータｉｎｖ７３からなるフリップフロップは、テストラッチ回路部１０７における各ラッチの出力部に設けられたインバータｉｎｖ４４及びインバータｉｎｖ４５からなるフリップフロップに対応する。
【００６３】
このように、ＦＦ回路リセットモニタＲＳＴＣ２は、テストラッチ回路部１０７における各テストラッチＴＦＦと同様の回路構成をとることで、テストラッチ回路部１０７における各テストラッチＴＦＦと同一のリセット動作を行う。
すなわち、内部電源電圧ＶＩＮＴの電圧レベルの上昇に伴ってリセット信号ＰＯＲ３の電圧レベルが上昇することで、すなわち、リセット信号ＰＯＲ３が内部電源電圧ＶＩＮＴと同じ電圧レベルである活性化レベル（Ｈレベル）となることで、インバータｉｎｖ７１に接続されたゲート端子が接地電源電圧ＶＳＳの電圧レベルとなる。
【００６４】
これにより、ＦＦ回路リセットモニタＲＳＴＣ２におけるＰチャネル型ＭＯＳトランジスタＭ７１はオンし、内部ノードｎｏｄｅ７１をＨレベルに充電する。また、ＦＦ回路リセットモニタＲＳＴＣ２は、最終段における内部ノードｎｏｄｅ７１に接続されたフリップフロップにより、リセット信号ＰＯＲ２を非活性レベル（Ｌレベル）にする。
【００６５】
なお、ＦＦ回路リセットモニタＲＳＴＣ２において、内部電源電圧ＶＩＮＴの電圧レベルの上昇に伴って、活性化レベル（Ｈレベル）のリセット信号ＰＯＲ２を出力する必要がある。すなわち、パワーオン時に、フリップフロップの出力が、リセット状態とは反対の方向に、つまり活性レベルであるＨレベルに転びやすくする必要がある。そのため、ＦＦ回路リセットモニタＲＳＴＣ２における各回路のトランジスタ等は、例えば、次のように設定される。
まず、内部ノードｎｏｄｅ７１の電圧レベルが、パワーオン時にＬレベルになりやすくするため、例えば、Ｐチャネル型ＭＯＳトランジスタＭ７１の駆動能力は、インバータｉｎｖ７３を構成するＮチャネル型ＭＯＳトランジスタの駆動能力より小さく設定される。
【００６６】
また、リセット信号ＰＯＲ２が、パワーオン時にＨレベルになりやすくするため、例えば、内部ノードｎｏｄｅ７１の寄生容量（インバータｉｎｖ７２を構成するトランジスタのゲート容量等）が、リセット信号ＰＯＲ２を電圧する信号線の配線容量より大きくなるようにしたうえで、インバータｉｎｖ７２の駆動能力をインバータｉｎｖ７３の駆動能力より大きくなるように設定する。
【００６７】
以上のように構成することで、パワーオンリセット信号発生回路１０９は、パワーオン時にテストラッチ回路部１０７（内部回路）のリセット動作を実行する。以下に、図８及び図９を用いて、パワーオンリセット信号発生回路１０９のリセット動作について説明する。
図８は、パワーオンリセット信号発生回路１０９のパワーオン時における動作タイミングチャートであり、図８（ａ）は、電源レベルモニタＲＳＴＣ１が、温度やプロセスばらつきを受けることなく、活性レベル（Ｈレベル）の期間が充分長いリセット信号ＰＯＲ１を出力している場合の、主要信号及び内部ノードの電圧波形を示す。また、図８（ｂ）は、電源レベルモニタＲＳＴＣ１が、温度やプロセスばらつきを受け、活性レベル（Ｈレベル）の期間が不充分なリセット信号ＰＯＲ１を出力している場合の、主要信号及び内部ノードの電圧波形を示す。また、図９は、パワーオンリセット信号発生回路１０９がＦＦ回路リセットモニタＲＳＴＣ２を有さない場合、すなわち、リセット信号ＰＯＲ１がリセット信号ＰＯＲ３となる場合の主要信号及び内部ノードの電圧波形を示す。
【００６８】
図８（ａ）及び図８（ｂ）に示すように、ＦＦ回路リセットモニタＲＳＴＣ２は、内部電源電圧ＶＩＮＴの電圧レベルの上昇とともに電圧レベルが上昇する信号、すなわち、内部電源電圧ＶＩＮＴの電圧レベルと同じ活性レベル（Ｈレベル）のリセット信号ＰＯＲ２を出力する。
これにより、リセット信号ＰＯＲ２が活性レベル（Ｈレベル）のとき、リセット信号ＰＯＲ２が入力される論理回路ＲＳＴＣ３は、インバータｉｎｖ６１によりナンド回路ｎａｎｄ６１の一方の入力レベルがＬレベルとなる。
【００６９】
従って、図８（ｂ）に示すように、電源レベルモニタＲＳＴＣ１が、温度やプロセスばらつきを受け、既に非活性レベル（Ｌレベル）のリセット信号ＰＯＲ１を出力し、インバータｉｎｖ６１により他方の入力レベルがＨレベルであっても、ＦＦ回路リセットモニタＲＳＴＣ２は、活性レベル（Ｈレベル）のリセット信号ＰＯＲ３を出力し続ける。
【００７０】
また、活性レベル（Ｈレベル）のリセット信号ＰＯＲ３が入力されるテストラッチ回路部１０７において、各テストラッチＴＦＦは、リセット動作を実行する。すなわち、テストラッチ回路部１０７における各テストラッチＴＦＦは、Ｐチャネル型ＭＯＳトランジスタＭ４３がオンすることにより、フリップフロップの入力である内部ノードｎｏｄｅ４１をＨレベルにプリチャージし、テストモード信号ＴＭＳを非活性レベル（Ｌレベル）にする。
【００７１】
また、ＦＦ回路リセットモニタＲＳＴＣ２において、リセット信号ＰＯＲ３が、内部電源電圧ＶＩＮＴの電圧レベルの上昇とともに所定の電圧（インバータｉｎｖ７１の論理閾値電圧）を越えると、インバータｉｎｖ７１はＬレベルの信号をＰチャネル型ＭＯＳトランジスタＭ４３に出力する。ＦＦ回路リセットモニタＲＳＴＣ２において、Ｐチャネル型ＭＯＳトランジスタＭ７１はオンし、内部ノードｎｏｄｅ７１をＨレベルへ充電し、フリップフロップを反転させ、非活性レベル（Ｌレベル）のリセット信号ＰＯＲ２を出力する。
これにより、リセット信号ＰＯＲ２が入力される論理回路ＲＳＴＣ３は、ナンド回路ｎａｎｄ６１の一方の入力レベルがＨレベルとなる。
【００７２】
従って、図８（ａ）に示すように、電源レベルモニタＲＳＴＣ１が非活性レベル（Ｌレベル）のリセット信号ＰＯＲ１を出力し、インバータｉｎｖ６１により他方の入力レベルがＨレベルとなれば、論理回路ＲＳＴＣ３は、非活性レベル（Ｌレベル）のリセット信号ＰＯＲ３を出力する。また、図８（ｂ）に示すように、電源レベルモニタＲＳＴＣ１が、温度やプロセスばらつきを受け、既に非活性レベル（Ｌレベル）のリセット信号ＰＯＲ１を出力し、インバータｉｎｖ６１により他方の入力レベルがＨレベルとなっている場合においても、論理回路ＲＳＴＣ３は、非活性レベル（Ｌレベル）のリセット信号ＰＯＲ３を出力する。
【００７３】
また、リセット信号ＰＯＲ３が入力されるテストラッチ回路部１０７において、各テストラッチＴＦＦは、リセット動作を終了する。すなわち、テストラッチ回路部１０７における各テストラッチＴＦＦは、Ｐチャネル型ＭＯＳトランジスタＭ４３がオフすることにより、フリップフロップの入力である内部ノードｎｏｄｅ４１のＨレベルへのプリチャージを終了する。内部ノードｎｏｄｅ４１のプリチャージの終了後、フリップフロップは、テストモード信号ＴＭＳを非活性レベル（Ｌレベル）に維持する。
【００７４】
ＦＦ回路リセットモニタＲＳＴＣ２も、入力されるリセット信号ＰＯＲ３が非活性レベル（Ｌレベル）になると、リセット動作を終了する。すなわち、ＦＦ回路リセットモニタＲＳＴＣ２は、Ｐチャネル型ＭＯＳトランジスタＭ７１がオフすることにより、フリップフロップの入力である内部ノードｎｏｄｅ７１のＨレベルへのプリチャージを終了する。内部ノードｎｏｄｅ７１のプリチャージの終了後、フリップフロップは、リセット信号ＰＯＲ２を非活性レベル（Ｌレベル）に維持する。
【００７５】
パワーオンリセット信号発生回路１０９が、ＦＦ回路リセットモニタＲＳＴＣ２を有さない場合であって、電源レベルモニタＲＳＴＣ１が温度やプロセスばらつきを受けた場合を説明する。この場合、パワーオンリセット信号発生回路１０９は、図９に示すように、活性化レベル（Ｈレベル）にある期間が短いリセット信号ＰＯＲ３（図８（ｂ）に示すリセット信号ＰＯＲ１に対応する）を出力する。そのため、図９に示すように、リセット信号ＰＯＲ３が入力されるテストラッチ回路部１０７における各テストラッチＴＦＦの入力である内部ノードはＨレベルに充電されず、テストモード信号ＴＭＳを非活性レベル（Ｌレベル）にできず、活性レベル（Ｈレベル）のまま維持する。つまり、パワーオン時において、テストラッチ回路部１０７のリセット動作が完了せず、読み出し及び書き込み制御部１０４における制御回路にテスト動作モードが設定されたまま、半導体記憶装置１００は、パワーオンに引き続いて、例えば通常動作モードへ移行してしまうことになる。
【００７６】
これに対し、本発明のパワーオンリセット信号発生回路１０９は、ＦＦ回路リセットモニタＲＳＴＣ２を有するので、電源レベルモニタＲＳＴＣ１が、温度やプロセスばらつきを受け、活性レベル（Ｈレベル）の期間が不充分なリセット信号ＰＯＲ１を出力する場合（図８（ｂ）に示す場合）であっても、テストラッチ回路部１０７のリセット動作（テストモード信号ＴＭＳを非活性レベル（Ｌレベル）にする動作）を実行できる。そのため、パワーオン時に、読み出し及び書き込み制御部１０４における制御回路にテスト動作モードが設定されることを防止できる。
【００７７】
このように、本実施形態による半導体装置（パワーオンリセット信号発生回路１０９）は、第１の電源電圧に応じて（少なくとも外部電源電圧ＶＤＤに応じて）第１のリセット信号（リセット信号ＰＯＲ１）を発生する第１のリセット信号発生回路を備える。
また、パワーオンリセット信号発生回路１０９は、第２の電源電圧（内部電源電圧ＶＩＮＴ）で動作し、第２のリセット信号（リセット信号ＰＯＲ２）を発生する回路であって、制御信号（リセット信号ＰＯＲ３）に応じて自身のリセット動作を実行し、当該リセット動作が完了したことに応じて前記第２のリセット信号を活性レベル（上記実施例ではＨレベル）から非活性レベル（Ｌレベル）へ遷移させる第２のリセット信号発生回路（ＦＦ回路リセットモニタＲＳＴＣ２）を備える。
また、パワーオンリセット信号発生回路１０９は、前記第１のリセット信号（リセット信号ＰＯＲ１）と前記第２のリセット信号（リセット信号ＰＯＲ２）とから、第３のリセット信号（リセット信号ＰＯＲ３）を発生する第３のリセット信号発生回路（論理回路ＲＳＴＣ３）であって、前記第１のリセット信号と前記第２のリセット信号の少なくとも一方が活性レベル（実施例ではＨレベル）のとき、前記第３のリセット信号（リセット信号ＰＯＲ３）を活性レベル（Ｈレベル）とし、前記第１のリセット信号と前記第２のリセット信号とが共に非活性レベル（Ｌレベル）のとき、前記第３のリセット信号を非活性レベル（Ｌレベル）とし、当該第３のリセット信号を前記第２のリセット回路（ＦＦ回路リセットモニタＲＳＴＣ２）に前記制御信号として供給する前記第３のリセット信号発生回路（論理回路ＲＳＴＣ３）を備える。
また、パワーオンリセット信号発生回路１０９は、前記第３のリセット信号を受け取り、当該第３のリセット信号が活性レベル（実施例ではＨレベル）のときに自身のリセット動作を実行する内部回路（テストラッチ回路部１０７）を備える。
【００７８】
本発明によれば、第２のリセット信号発生回路（ＦＦ回路リセットモニタＲＳＴＣ２）は、第３のリセット信号発生回路（論理回路ＲＳＴＣ３）が出力する制御信号（リセット信号ＰＯＲ３）が入力されると、リセット動作を実行し、リセット動作が完了したことに応じて第２のリセット信号（リセット信号ＰＯＲ２）を非活性（Ｌレベル）とする。また、第３のリセット信号発生回路（論理回路ＲＳＴＣ３）は、第１のリセット信号が非活性レベル（リセット信号ＰＯＲ３がＬレベル）となっても、第２のリセット信号が非活性レベル（リセット信号ＰＯＲ２がＬレベル）となるまで、活性レベルの第３のリセット信号（Ｈレベルのリセット信号ＰＯＲ３）を発生する。
【００７９】
つまり、第３のリセット回路（論理回路ＲＳＴＣ３）は、第２のリセット回路（ＦＦ回路リセットモニタＲＳＴＣ２）により第２のリセット信号が非活性レベル（リセット信号ＰＯＲ２がＬレベル）とならない間は、活性レベルの第３のリセット信号（Ｈレベルのリセット信号ＰＯＲ３）を出力する。これにより、第３のリセット信号が入力される内部回路（テストラッチ回路部１０７）のリセット期間を、第１のリセット信号（リセット信号ＰＯＲ３）のみが入力される場合の内部回路のリセット期間に比べ、延ばすことができる。よって、内部回路（テストラッチ回路部１０７）に第３のリセット信号（リセット信号ＰＯＲ３）が入力される場合に、内部回路がリセット信号によりリセットされないという不具合を、内部回路に第１のリセット信号（リセット信号ＰＯＲ１）が入力される場合に比べて軽減できる。
【００８０】
また、リセット信号が活性レベルにある期間が短く、内部回路（半導体記憶装置におけるテストラッチ回路部１０７）がリセット動作を実行できず、活性化レベルの制御用テスト信号（テストモード信号ＴＭＳ）を出力し、半導体記憶装置がパワーオン時にテスト動作モードへ誤エントリしてしまうことを防止することができる。
【００８１】
本願の基本的技術思想はこれに限られず、本願の機能を備えた半導体チップは、ＳＯＣ、ＳＩＰやＰＯＰ（パッケージオンパッケージ）等の半導体装置に適用できる。また本願の機能を備えた半導体チップの機能は、ＣＰＵ、ＭＣＵ、ＤＳＰ、メモリ等の半導体装置に適用できる。
また、論理回路を構成するトランジスタは、電界効果トランジスタ（Field Eeffect Transistor;FET）であれば良く、ＭＯＳ（Metal Oxide Semiconductor）以外にもＭＩＳ（Metal-Insulator Semiconductor）、ＴＦＴ(Thin Film Transistor)等の様々なＦＥＴに適用できる。トランジスタ等の様々なＦＥＴに適用できる。バイポーラ型トランジスタであっても良い。ＦＥＴ以外のトランジスタであっても良い。
また、本発明の請求の範囲の枠内において、種々の開示要素の多様な組み合わせ乃至選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろうと考えられる各種変形、修正を含むことは勿論である。
【００８２】
例えば、実施形態の説明において、第２の論理回路としてＦＦ回路リセットモニタＲＳＴＣ２を説明したが、第２の論理回路を図１０に示すラッチ回路リセットモニタＲＳＴＣ２ａとしてもよい。
図１０は、ラッチ回路リセットモニタＲＳＴＣ２ａ（第２の論理回路）の回路構成を示すブロック図である。ラッチ回路リセットモニタＲＳＴＣ２ａは、インバータｉｎｖ９１、Ｐチャネル型ＭＯＳトランジスタＭ９１、インバータｉｎｖ９２、及びインバータｉｎｖ９３から構成される。インバータｉｎｖ９１、Ｐチャネル型ＭＯＳトランジスタＭ９１、インバータｉｎｖ９２、及びインバータｉｎｖ９３各々は、ＦＦ回路リセットモニタＲＳＴＣ２におけるインバータｉｎｖ７１、Ｐチャネル型ＭＯＳトランジスタＭ７１、インバータｉｎｖ７２、及びインバータｉｎｖ７３に対応する。これらのＦＦ回路リセットモニタＲＳＴＣ２に対応する部分は、パワーオン時にＦＦ回路リセットモニタＲＳＴＣ２と同様のリセット動作を行うので、説明を省略する。
【００８３】
ＦＦ回路リセットモニタＲＳＴＣ２では、上述の通り、パワーオン時に、フリップフロップの出力が、リセット状態とは反対の方向に、つまり活性レベルであるＨレベルに転びやすくする必要があった。つまり、第２の論理回路は、半導体記憶装置１００内の他のどのリセット付きフリップフロップよりも、その出力がリセット状態と反対の方向に転びやすく（出力のリセット状態がＬレベルならば、Ｈレベルとなるように）する必要がある。
具体的には、ラッチ回路リセットモニタＲＳＴＣ２ａにおいて、内部ノードｎｏｄｅ９１はＬレベル、内部ノードｎｏｄｅ９２はＨレベル（活性レベル）になりやすくする必要がある。しかし、内部ノードｎｏｄｅ９１及び内部ノードｎｏｄｅ９２のパワーオン時の状態は、Ｐチャネル型ＭＯＳトランジスタＭ９１とインバータｉｎｖ９３との駆動能力の強弱関係のほかに、各素子（Ｐチャネル型ＭＯＳトランジスタＭ９１、インバータｉｎｖ９２、及びインバータｉｎｖ９３）のオフリーク特性や、内部電源電圧ＶＩＮＴや接地電源電圧ＶＳＳを供給する内部配線との間に形成される寄生容量等によって決まる。
【００８４】
そのため、Ｐチャネル型ＭＯＳトランジスタＭ９１とインバータｉｎｖ９３との駆動能力関係を予め設定する以外に、図１０に示すように、容量Ｃ９１、容量Ｃ９２、リーク素子Ｍ９２、リーク素子Ｍ９３をフリップフロップの入出力に対応する内部ノードに付加することで、フリップフロップの出力をリセット状態と反対の方向に確定しやすいようにする。
【００８５】
容量Ｃ９１は、一端が内部ノードｎｏｄｅ９１に接続され、他端が外部電源線に接続され、接地電源電圧ＶＳＳが供給される。また、リーク素子Ｍ９２は、例えばＮチャネル型ＭＯＳトランジスタであり、ドレイン端子が内部ノードｎｏｄｅ９１に接続され、ゲート端子及びソース端子が外部電源線に接続され、接地電源電圧ＶＳＳが供給される。
容量Ｃ９１は、パワーオン時に、Ｐチャネル型ＭＯＳトランジスタＭ９１がオンした場合であっても、内部ノードｎｏｄｅ９１をＨレベルに充電しにくくするために設けられ、或いは、接地電源電圧ＶＳＳを供給する電源線との間のカップリングにより、内部ノードｎｏｄｅ９１をＬレベルとするように動作する。
また、リーク素子Ｍ９２は、パワーオン時に、オフリークＩｏｆｆ（Ｎチャネル型ＭＯＳトランジスタのゲート・ソース間電圧が０ＶのときのＧＩＤＬ（Gate-Induced Drain Leakage））により、内部ノードｎｏｄｅ９１をＬレベルとするように動作する。
【００８６】
容量Ｃ９２は、一端が内部ノードｎｏｄｅ９２に接続され、他端が内部電源線に接続され、内部電源電圧ＶＩＮＴが供給される。また、リーク素子Ｍ９３は、例えばＰチャネル型ＭＯＳトランジスタであり、ドレイン端子が内部ノードｎｏｄｅ９２に接続され、ソース端子及びゲート端子が内部電源線に接続され、内部電源電圧ＶＩＮＴが供給される。
容量Ｃ９２は、パワーオン時に、内部電源電圧ＶＩＮＴを供給する内部電源線との間のカップリングにより、内部ノードｎｏｄｅ９１をＨレベルとするように動作する。
また、リーク素子Ｍ９３は、パワーオン時に、オフリークＩｏｆｆ（Ｐチャネル型ＭＯＳトランジスタのゲート・ソース間電圧が０ＶのときのＧＩＤＬ）により、内部ノードｎｏｄｅ９２をＨレベルとするように動作する。
【００８７】
以上のように、ラッチ回路リセットモニタＲＳＴＣ２ａは、フリップフロップの入力及び出力にリーク素子、容量を付加することで、内部ノードｎｏｄｅ９１をＬレベルへ、内部ノードｎｏｄｅ９２をＨレベルへ転びやすくし、パワーオン時に、ＦＦ回路リセットモニタＲＳＴＣ２に比べてより確実に、活性レベル（Ｈレベル）のリセット信号ＰＯＲ２を出力することができる。
【００８８】
また、パワーオン時に活性レベル（Ｈレベル）のリセット信号ＰＯＲ２を出力するため、ラッチ回路リセットモニタＲＳＴＣ２ａを、次の構成としてもよい。ドレイン端子が内部ノードｎｏｄｅ９１に接続され、ソース端子が外部電源線に接続され、接地電源電圧ＶＳＳが供給されるＮチャネル型ＭＯＳトランジスタ（リセット用トランジスタ）を設ける。また、リセット用トランジスタのゲート端子にレベルモニタＲＳＴＣ１１の出力であるリセット信号ＰｒｅＰＯＲ１１の論理反転信号（レベルモニタＲＳＴＣ１１の内部ノードｎｏｄｅ２１に相当する電圧レベルの信号、リセット信号／ＰｒｅＰＯＲ１１とする）を供給する構成とする。
【００８９】
このようにすれば、パワーオン時に、リセット信号／ＰｒｅＰＯＲ１１が活性レベル（Ｈレベル）にある間、内部ノードｎｏｄｅ９１はＬレベルに固定され、ラッチ回路リセットモニタＲＳＴＣ２ａは活性レベル（Ｈレベル）のリセット信号ＰＯＲ２を出力できる。また、リセット信号／ＰｒｅＰＯＲ１１は、リセット信号ＰＯＲ１より早く非活性レベル（Ｌレベル）になることから、ラッチ回路リセットモニタＲＳＴＣ２ａにおけるＰチャネル型ＭＯＳトランジスタＭ９１とリセット用トランジスタとの両方のトランジスタがオンしている時間を短くでき、両方のトランジスタを貫通する電流による消費電流の増大を低減できる。
【００９０】
なお、上記リセット用トランジスタを設ける構成をとる場合、リセット動作リセット用トランジスタの駆動能力をＰチャネル型ＭＯＳトランジスタＭ９１の駆動能力より小さくしておく。これにより、ラッチ回路リセットモニタＲＳＴＣ２ａにおけるリセット動作（内部ノードｎｏｄｅ９１をＨレベルにし、非活性レベルのリセット信号ＰＯＲ２を出力する動作）を妨げることはない。
【符号の説明】
【００９１】
１００…半導体記憶装置、１０１…クロック発生回路、１０２１…コマンド入力回路、１０２…コマンドデコーダ、１０３…メモリセルアレイ、１０４…読み出し及び書き込み制御部、１０５１…アドレス入力回路、１０５…アドレスラッチ部、１０６…テストデコーダ、１０７…テストラッチ回路部、ＴＦＦ，ＴＦＦ０，ＴＦＦ１，ＴＦＦｎ…テストラッチ、１０８…内部電圧生成回路、１０９…パワーオンリセット信号発生回路、ＲＳＴＣ１…電源レベルモニタ、ＲＳＴＣ１１，ＲＳＴＣ１２…レベルモニタ、ＲＳＴＣ２…ＦＦ回路リセットモニタ、ＲＳＴＣ２ａ…ラッチ回路リセットモニタ、ＲＳＴＣ３…論理回路、ＣＫＴ…内部回路、ＰＯＲ１，ＰＯＲ２，ＰＯＲ３，ＰｒｅＰＯＲ１１，ＰｒｅＰＯＲ１２…リセット信号、ＶＤＤ…外部電源電圧、ＶＩＮＴ…内部電源電圧、ＶＳＳ…接地電源電圧、ｉｎｖ４１，ｉｎｖ４２，ｉｎｖ４３，ｉｎｖ４４，ｉｎｖ４５，ｉｎｖ６１，ｉｎｖ６２，ｉｎｖ２１，ｉｎｖ２２，ｉｎｖ７１，ｉｎｖ７２，ｉｎｖ７３，ｉｎｖ９１，ｉｎｖ９２，ｉｎｖ９３…インバータ、Ｍ４１，Ｍ４３，Ｍ７１，Ｍ９１…Ｐチャネル型ＭＯＳトランジスタ、Ｍ４２，Ｍ２１，Ｍ２２…Ｎチャネル型ＭＯＳトランジスタ、ｎｏｄｅ４１，ｎｏｄｅ２１，ｎｏｄｅ２２，ｎｏｄｅ７１，ｎｏｄｅ９１，ｎｏｄｅ９２…内部ノード、ｎａｎｄ２１，ｎａｎｄ６１…ナンド回路、Ｒ２１，Ｒ２２，Ｒ２３，Ｒ２４，Ｒ２５，Ｒ２６…抵抗、Ｍ９２，Ｍ９３…リーク素子、Ｃ９１，Ｃ９２…容量、ＩＣＬＫ…内部クロック信号、ＩＣＯＭ…内部コマンド信号、ＤＴＡ，ＤＴＡ０，ＤＴＡ１，ＤＴＡｎ…コードアドレス、ＴＭＳ，ＴＭＳ０，ＴＭＳ１，ＴＭＳｎ…テストモード信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
2012104201.tif 000010
【図９】
2012104201.tif 000011
【図１０】
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