(57)【要約】【課題】不良解析が容易な半導体装置を提供する。【解決手段】実施形態によれば、待機状態と動作状態とを有する半導体装置が提供される。前記半導体装置は、機能素子部と、電荷供給部と、を備える。前記機能素子部は、前記動作状態において動作する第１機能素子を含む。前記電荷供給部は、前記第１機能素子に接続される。前記電荷供給部は、前記待機状態において第１制御信号が入力されたときに前記第１機能素子に電荷を供給する。【選択図】図１
2012123868.tif 000002
【特許請求の範囲】
【請求項１】
待機状態と動作状態とを有する半導体装置であって、
前記動作状態において動作する第１機能素子を含む機能素子部と、
前記第１機能素子に接続され、前記待機状態において第１制御信号が入力されたときに前記第１機能素子に電荷を供給する電荷供給部と、
を備えたことを特徴とする半導体装置。
【請求項２】
待機状態と動作状態とを有する半導体装置であって、
前記動作状態において動作する第１機能素子を含む機能素子部と、
前記第１機能素子に接続され、前記待機状態において第１制御信号が入力されたときに前記第１機能素子を動作させる制御部と、
を備えたことを特徴とする半導体装置。
【請求項３】
前記制御部は、前記待機状態において前記第１制御信号が入力されないときは前記第１機能素子を動作させないことを特徴とする請求項２記載の半導体装置。
【請求項４】
前記機能素子部は、前記動作状態において動作する第２機能素子をさらに含み、
前記第２機能素子に接続され、前記待機状態において第２制御信号が入力されたときに前記第２機能素子に電荷を供給する電荷供給部をさらに備えたことを特徴とする請求項２または３に記載の半導体装置。
【請求項５】
複数のメモリセルを含むメモリセル部をさらに備え、
前記機能素子部は、前記メモリセルの電気的状態を検出するセンスアンプ回路、及び、前記メモリセルの動作を制御するデコーダ回路の少なくともいずれかを含み、前記第１機能素子は、前記センスアンプ回路及び前記デコーダ回路の前記少なくともいずれかに含まれることを特徴とする請求項１〜４のいずれか１つに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置に関する。
【背景技術】
【０００２】
例えば、ＬＳＩなどの半導体装置は、回路を待機しているスタンバイ状態と、回路を駆動させているファンクション状態と、を有する。スタンバイ状態及びファンクション状態における不良解析が行われているが、解析できる不良が限定されている。  
不良解析が容易な半導体装置が望まれている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平７−３１２０９７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の実施形態は、不良解析が容易な半導体装置を提供する。
【課題を解決するための手段】
【０００５】
本発明の実施形態によれば、待機状態と動作状態とを有する半導体装置が提供される。前記半導体装置は、機能素子部と、電荷供給部と、を備える。前記機能素子部は、前記動作状態において動作する第１機能素子を含む。前記電荷供給部は、前記第１機能素子に接続される。前記電荷供給部は、前記待機状態において第１制御信号が入力されたときに前記第１機能素子に電荷を供給する。
【図面の簡単な説明】
【０００６】
【図１】第１の実施形態に係る半導体装置の構成を例示する模式図である。
【図２】第１の実施形態に係る別の半導体装置の構成を例示する模式図である。
【図３】第１の実施形態に係る別の半導体装置の動作を例示する模式図である。
【図４】参考例の半導体装置の構成を例示する模式図である。
【図５】参考例の半導体装置の動作を例示する模式図である。
【図６】第２の実施形態に係る半導体装置の構成を例示する模式図である。
【図７】第２の実施形態に係る別の半導体装置の構成を例示する模式図である。
【図８】第２の実施形態に係る別の半導体装置の構成を例示する模式図である。
【図９】第２の実施形態に係る別の半導体装置の動作を例示する模式図である。
【図１０】第３の実施形態に係る半導体装置の構成を例示する模式図である。
【図１１】第３の実施形態に係る別の半導体装置の構成を例示する模式図である。
【図１２】第３の実施形態に係る別の半導体装置の動作を例示する模式図である。
【発明を実施するための形態】
【０００７】
以下に、各実施の形態について図面を参照しつつ説明する。  
なお、図面は模式的または概念的なものである。本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
【０００８】
（第１の実施の形態）
図１は、第１の実施形態に係る半導体装置の構成を例示する模式図である。  
実施形態に係る半導体装置１０は、スタンバイ状態（待機状態）と、ファンクション状態（動作状態）と、を有する。
【０００９】
図１に表したように、半導体装置１０は、機能素子部１１０と、電荷供給部１２０と、を備える。機能素子部１１０は、ファンクション状態において動作する第１機能素子１１１を含む。電荷供給部１２０は、第１機能素子１１１に接続される。電荷供給部１２０は、スタンバイ状態において第１制御信号Ｔ１が入力されたときに第１機能素子１１１に電荷を供給する。
【００１０】
スタンバイ状態は、例えば、半導体装置１１０に設けられるチップイネーブル端子に選択信号（ハイ信号）が入力されている状態である。スタンバイ状態においては、アクティブな素子である第１機能素子１１１が立ち下がった状態である。
【００１１】
スタンバイ状態においては、例えば、第１機能素子１１１と電源との間の接続が遮断される。このようなスタンバイ状態においては、第１機能素子１１１にリーク源があっても、リーク源の検出が困難である。一方、ファンクション状態における不良解析は、過渡応答的なリークが問題になる場合があり、解析が困難である。
【００１２】
これに対し、本実施形態においては、スタンバイ状態において第１制御信号Ｔ１が入力されたときに第１機能素子１１１に電荷を供給する電荷供給部１２０が設けられている。これにより、スタンバイ状態においても、第１機能素子１１１のリーク源が検出できる。例えば、スタンバイ状態においてエミッション顕微鏡等で観察することにより、リーク源が特定できる。実施形態によれば、従来のスタンバイ状態においては検出が困難な不良を検出することができる。すなわち、不良解析が容易な半導体装置を提供できる。
【００１３】
図１に表したように、半導体装置１０は、回路部２１０をさらに備えることができる。回路部２１０は、第１機能素子１１１に接続される。回路部２１０は、例えば、複数のメモリセルを含むメモリセル部である。
【００１４】
機能素子部１１０は、例えば、メモリセルの電気的状態を検出するセンスアンプ回路を含むことができる。また、機能素子部１１０は、例えば、メモリセルの動作を制御するデコーダ回路を含むことができる。
【００１５】
このように、機能素子部１１０は、例えば、センスアンプ回路及びデコーダ回路の少なくともいずれかを含むことができる。そして、第１機能素子１１１は、センスアンプ回路及びデコーダ回路の少なくともいずれかに含まれる。
【００１６】
以下、回路部２１０がメモリセル部であり、機能素子部１１０が、センスアンプ回路である場合について説明する。
【００１７】
図２は、第１の実施形態に係る別の半導体装置の構成を例示する模式図である。  
図２に表したように、本実施形態に係る半導体装置１１は、ファンクション状態において動作する第１機能素子１１１を含む機能素子部１１０と、第１機能素子１１１に接続され、スタンバイ状態において第１制御信号Ｔ１が入力されたときに第１機能素子１１１に電荷を供給する電荷供給部１２０と、を備える。
【００１８】
具体的には、機能素子部１１０は、第１ｎ形トランジスタｑ１と、第２ｎ形トランジスタｑ２と、第３ｎ形トランジスタｑ３と、第４ｎ形トランジスタｑ４と、第５ｎ形トランジスタｑ５と、第６ｎ形トランジスタｑ６と、第１ｐ形トランジスタｒ１と、第２ｐ形トランジスタｒ２と、キャパシタｃ１と、を含む。例えば、第２ｎ形トランジスタｑ２が第１機能素子１１１に相当する。
【００１９】
第１ｎ形トランジスタｑ１の一端は、第１ノードＮＡに接続されている。第１ｎ形トランジスタｑ１の他端は、第３ノードＮＣに接続されている。第１ｎ形トランジスタｑ１のゲートには、第１ｎ信号Ｎ１が入力される。
【００２０】
第２ｎ形トランジスタｑ２の一端は、第１ノードＮＡに接続されている。第２ｎ形トランジスタｑ２の他端は、第２ノードＮＢに接続されている。第２ｎ形トランジスタｑ２のゲートには、第２ｎ信号Ｎ２が入力される。
【００２１】
第３ｎ形トランジスタｑ３の一端は、第２ノードＮＢに接続されている。第３ｎ形トランジスタｑ３の他端は、第３ノードＮＣに接続されている。第２ｎ形トランジスタｑ３のゲートには、第３ｎ信号Ｎ３が入力される。
【００２２】
第４ｎ形トランジスタｑ４の一端は、第２ノードＮＢに接続されている。第４ｎ形トランジスタｑ４の他端は、回路部２１０に接続されている。第４ｎ形トランジスタｑ４のゲートには、第４ｎ信号Ｎ４が入力される。
【００２３】
第５ｎ形トランジスタｑ５の一端は、例えば低い電位（例えば接地電位）に設定される。第５ｎ形トランジスタｑ５の他端は、第２ｐ形トランジスタｒ２の一端に接続される。第５ｎ形トランジスタｑ５のゲートには、第５ｎ信号Ｎ５が入力される。
【００２４】
第６ｎ形トランジスタｑ６の一端は、例えば低い電位（例えば接地電位）に設定される。第６ｎ形トランジスタｑ６の他端は、第２ノードＮＢに接続される。第６ｎ形トランジスタｑ６のゲートには、第６ｎ信号Ｎ６が入力される。
【００２５】
第１ｐ形トランジスタｒ１の一端は、第３ノードＮＣに接続される。第１ｐ形トランジスタｒ１の他端は、高い電位（例えば電源電位）に設定される。第１ｐ形トランジスタｒ１のゲートには、第１ｐ信号Ｐ１が入力される。
【００２６】
第２ｐ形トランジスタｒ２の一端は、第５ｎ形トランジスタの他端に接続される。第２ｐ形トランジスタｒ２の他端は、高い電位（例えば電源電位）に設定される。第２ｐ形トランジスタｒ２のゲートは、第１ノードＮＡに接続される。
【００２７】
キャパシタｃ１の一端は、第１ノードＮＡに接続される。キャパシタｃ１の他端には、クロック信号ＣＬＫが入力される。
【００２８】
これにより、機能素子部１１０は、回路部２１０の例えばメモリセル（図示しない）の電気的状態を検出することができる。すなわち、機能素子部１１０は、センスアンプ回路である。
【００２９】
電荷供給部１２０は、第３ｐ形トランジスタｒ３と、第４ｐ形トランジスタｒ４と、第５ｐ形トランジスタｒ５と、を含む。
【００３０】
第３ｐ形トランジスタｒ３の一端は、第１ノードＮＡに接続される。第３ｐ形トランジスタｒ３の他端は、高い電位（例えば電源電位）に設定される。第３ｐ形トランジスタｒ３のゲートには、第３ｐ信号Ｐ３が入力される。
【００３１】
第４ｐ形トランジスタｒ４の一端は、第２ノードＮＢに接続される。第４ｐ形トランジスタｒ４の他端は、高い電位（例えば電源電位）に設定される。第４ｐ形トランジスタｒ４のゲートには、第４ｐ信号Ｐ４が入力される。
【００３２】
第５ｐ形トランジスタｒ５の一端は、第３ノードＮＣに接続される。第５ｐ形トランジスタｒ５の他端は、高い電位（例えば電源電位）に設定される。第５ｐ形トランジスタｒ５のゲートには、第５ｐ信号Ｐ５が入力される。
【００３３】
第３ｐ信号Ｐ３、第４ｐ信号Ｐ４及び第５ｐ信号Ｐ５は、例えば第１制御信号Ｔ１が反転された信号である。
【００３４】
図３は、第１の実施形態に係る別の半導体装置の動作を例示する模式図である。  
すなわち、同図は、半導体装置１１のスタンバイ状態ＳＢにおける信号のタイムチャートである。  
図３に表したように、半導体装置１１は、スタンバイ状態ＳＢにおけるテストモードＴＭを有する。
【００３５】
第１ｐ信号Ｐ１は、ハイ状態Ｈｉである。第３〜第５ｐ信号Ｐ３〜Ｐ５は、ハイ状態Ｈｉから、テストモードになるとロウ状態Ｌｏになる。第１制御信号Ｔ１は、ロー状態Ｌｏから、テストモードになるとハイ状態Ｈｉになる。第１〜第６ｎ信号Ｎ１〜Ｎ６は、ロウ状態Ｌｏである。
【００３６】
スタンバイ状態ＳＢのテストモードＴＭではないときにおいては、第１ｐ信号Ｐ１がハイ状態Ｈｉであるため、第１ｐ形トランジスタは非導通状態になる。そして、第１〜第６ｎ信号Ｎ１〜Ｎ６がロウ状態Ｌｏであるため、第１〜第６ｎ形トランジスタｑ１〜ｑ６は、非導通状態になる。このため、第１ノードＮＡ、第２ノードＮＢ及び第３ノードＮＣは、電源から遮断される。
【００３７】
そして、テストモードＴＭにおいては、第３ｐ信号Ｐ３がロウ状態Ｌｏになるため、第１ノードＮＡには第３ｐ形トランジスタｒ３を介して電源から電荷が供給される。そして、テストモードＴＭにおいては、第４ｐ信号Ｐ４がロウ状態Ｌｏになるため、第２ノードＮＢには第４ｐ形トランジスタｒ４を介して電源から電荷が供給される。テストモードＴＭにおいては、第５ｐ信号Ｐ５がロウ状態Ｌｏになるため、第３ノードＮＣには第５ｐ形トランジスタｒ５を介して電源から電荷が供給される。
【００３８】
このため、第１ノードＮＡ、第２ノードＮＢ及び第３ノードＮＣに接続された部分にリーク源が存在すると、そのリーク源はテストモードＴＭにおいて検出される。
【００３９】
図４は、参考例の半導体装置の構成を例示する模式図である。  
図４に表したように、参考例の半導体装置１９には、電荷供給部１２０が設けられていない。すなわち、第３ｐ形トランジスタｒ３、第４ｐ形トランジスタｒ４及び第５ｐ形トランジスタｒ５が設けられていない。
【００４０】
図５は、参考例の半導体装置の動作を例示する模式図である。  
すなわち、同図は、半導体装置１９のスタンバイ状態ＳＢにおける信号のタイムチャートである。  
図３に表したように、半導体装置１９のスタンバイ状態ＳＢ（テストモードＴＭ）においては、第１ｐ信号Ｐ１は、ハイ状態Ｈｉであり、第１〜第６ｎ信号Ｎ１〜Ｎ６は、ロウ状態Ｌｏである。
【００４１】
参考例の半導体装置１９のスタンバイ状態においては、機能素子部１１０と電源との接続が遮断されている。このため、第１ノードＮＡ、第２ノードＮＢ及び第３ノードＮＣに接続された部分は、放電状態である。すなわち、第１ノードＮＡ、第２ノードＮＢ及び第３ノードＮＣに接続された部分において電流が流れない。このため、参考例においては、第１ノードＮＡ、第２ノードＮＢ及び第３ノードＮＣに接続された部分にリーク源が存在しても、リーク源の検出が困難である。
【００４２】
これに対し、実施形態においては、テストモードＴＭにおいて、第１ノードＮＡ、第２ノードＮＢ及び第３ノードＮＣに、電荷供給部１２０から電荷が供給される。第１ノードＮＡ、第２ノードＮＢ及び第３ノードＮＣに接続された部分にリーク源が存在すると電流が流れる。この電流に基づく変化を例えば、エミッション顕微鏡等で観察することにより、リーク源が特定でき、不良箇所を特定できる。このように、実施形態によれば、不良解析が容易な半導体装置を提供できる。そして、本実施形態においては、解析が困難なファンクション状態ではなく、スタンバイ状態における不良解析が可能であるため、安定した不良解析が実施できる。
【００４３】
（第２の実施の形態）
図６は、第２の実施形態に係る半導体装置の構成を例示する模式図である。  
実施形態に係る半導体装置２０も、スタンバイ状態と、ファンクション状態と、を有する。  
図６に表したように、半導体装置２０は、機能素子部１１０と、制御部１３０と、を備える。
【００４４】
機能素子部１１０は、ファンクション状態において動作する第１機能素子１１１を含む。制御部１３０は、第１機能素子１１１に接続される。制御部１３０は、スタンバイ状態において第１制御信号Ｔ１が入力されたときに第１機能素子１１１を動作させる。
【００４５】
このように、実施形態においては、制御部１３０が、スタンバイ状態において第１機能素子１１１を動作させることができる。このため、スタンバイ状態において、第１機能素子１１１のリーク源が検出できる。実施形態によれば、不良解析が容易な半導体装置を提供できる。
【００４６】
制御部１３０は、スタンバイ状態ＳＢにおいて第１制御信号Ｔ１が入力されないときは第１機能素子１１１を動作させないことができる。すなわち、例えばスタンバイ状態ＳＢのうちでテストモードＴＭのときに、制御部１３０は、第１機能素子１１１を動作させる。そして、例えばスタンバイ状態ＳＢのうちでテストモードＴＭではないときに、制御部１３０は、第１機能素子１１１を動作させない。第１制御信号Ｔ１は、テストモードのための信号である。
【００４７】
図６に表したように、半導体装置２０は、回路部２１０をさらに備えることができる。以下、回路部２１０がメモリセル部であり、機能素子部１１０が、センスアンプ回路である場合について説明する。
【００４８】
図７は、第２の実施形態に係る別の半導体装置の構成を例示する模式図である。  
図７に表したように、本実施形態に係る半導体装置２１は、ファンクション状態において動作する第１機能素子１１１を含む機能素子部１１０と、第１機能素子１１１に接続され、スタンバイ状態において第１制御信号Ｔ１が入力されたときに第１機能素子１１１を動作させる制御部１３０と、を備える。
【００４９】
本具体例では、機能素子部１１０は、第１〜第６ｎ形トランジスタｑ１〜ｑ６と、第１ｐ形トランジスタｒ１と、第２ｐ形トランジスタｒ２と、キャパシタｃ１と、を含む。例えば、第１〜第３ｎ形トランジスタｑ１〜ｑ３及び第１ｐ形トランジスタｒ１が第１機能素子１１１に相当する。
【００５０】
第１ｎ形トランジスタｑ１のゲートに第１制御回路Ｓ１が接続されている。第１制御回路Ｓ１には、第１ｎ信号Ｎ１と第１制御信号Ｔ１とが入力される。第１制御回路Ｓ１の出力である第１制御回路信号ｎ１が、第１ｎ形トランジスタｑ１のゲートに入力される。
【００５１】
第２ｎ形トランジスタｑ２のゲートに第２制御回路Ｓ２が接続されている。第２制御回路Ｓ２には、第２ｎ信号Ｎ２と第１制御信号Ｔ１とが入力される。第２制御回路Ｓ２の出力である第２制御回路信号ｎ２が、第２ｎ形トランジスタｑ２のゲートに入力される。
【００５２】
第３ｎ形トランジスタｑ３のゲートに第３制御回路Ｓ３が接続されている。第３制御回路Ｓ３には、第３ｎ信号Ｎ３と第１制御信号Ｔ１とが入力される。第３制御回路Ｓ３の出力である第３制御回路信号ｎ３が、第３ｎ形トランジスタｑ３のゲートに入力される。
【００５３】
第１ｐ形トランジスタｒ１のゲートに第４制御回路Ｓ４が接続されている。第４制御回路Ｓ４には、第１ｐ信号Ｐ１と第１制御信号Ｔ１とが入力される。第４制御回路Ｓ４の出力である第４制御回路信号ｐ１が、第１ｐ形トランジスタｒ１のゲートに入力される。
【００５４】
機能素子部１１０は、回路部２１０の例えばメモリセル（図示しない）の電気的状態を検出することができる。すなわち、機能素子部１１０は、センスアンプ回路である。
【００５５】
図８は、第２の実施形態に係る別の半導体装置の構成を例示する模式図である。  
すなわち、同図は、第１〜第４制御回路Ｓ１〜Ｓ４の構成の例を示している。  
図８に表したように、第１〜第３制御回路Ｓ１〜Ｓ３のそれぞれは、ＮＯＲ回路と、ＮＯＴ回路と、を含む。ＮＯＲ回路の出力がＮＯＴ回路に入力される。
【００５６】
第１制御回路Ｓ１においては、ＮＯＲ回路の１つの入力に第１制御信号Ｔ１が入力される。ＮＯＲ回路の別の入力に第１ｎ信号Ｎ１が入力される。ＮＯＴ回路の出力が、第１制御回路信号ｎ１に対応する。
【００５７】
第２制御回路Ｓ２においては、ＮＯＲ回路の１つの入力に第１制御信号Ｔ１が入力される。ＮＯＲ回路の別の入力に第２ｎ信号Ｎ２が入力される。ＮＯＴ回路の出力が、第２制御回路信号ｎ２に対応する。
【００５８】
第３制御回路Ｓ３においては、ＮＯＲ回路の１つの入力に第１制御信号Ｔ１が入力される。ＮＯＲ回路の別の入力に第３ｎ信号Ｎ３が入力される。ＮＯＴ回路の出力が、第３制御回路信号ｎ３に対応する。
【００５９】
第４制御回路Ｓ４は、１つのＮＯＲ回路と、２つのＮＯＴ回路と、を含む。ＮＯＲ回路の出力が１つ目のＮＯＴ回路に入力される。１つ目のＮＯＴ回路の出力が２つ目のＮＯＴ回路に入力される。第４制御回路Ｓ４においては、ＮＯＲ回路の１つの入力に第１制御信号Ｔ１が入力される。ＮＯＲ回路の別の入力に第１ｐ信号Ｐ１が入力される。２つ目のＮＯＴ回路の出力が、第４制御回路信号ｐ１に対応する。
【００６０】
図９は、第２の実施形態に係る別の半導体装置の動作を例示する模式図である。  
すなわち、同図は、半導体装置２１のスタンバイ状態ＳＢにおける信号のタイムチャートである。  
図９に表したように、半導体装置２１は、スタンバイ状態ＳＢにおけるテストモードＴＭを有する。
【００６１】
第１制御信号Ｔ１は、ロウ状態Ｌｏから、テストモードＴＭになるとハイ状態Ｈｉになる。第４制御回路信号ｐ１は、ハイ状態Ｈｉから、テストモードＴＭになるとロウ状態Ｌｏになる。第１〜第３制御回路信号ｎ１〜ｎ３は、ロウ状態Ｌｏから、テストモードＴＭになるとハイ状態Ｈｉになる。第４〜第６ｎ信号Ｎ４〜Ｎ６は、ロウ状態Ｌｏである。
【００６２】
スタンバイ状態ＳＢのテストモードＴＭではないときには、第４制御回路信号ｐ１がハイ状態Ｈｉであるため、第１ｐ形トランジスタは非導通状態になる。そして、第１〜第３制御回路信号ｎ１〜ｎ３がロウ状態Ｌｏであるため、第１〜第３ｎ形トランジスタｑ１〜ｑ３は、非導通状態になる。さらに、第４〜第６ｎ信号Ｎ４〜Ｎ６がロウ状態Ｌｏであるため、第４〜第６ｎ形トランジスタｑ４〜ｑ６は、非導通状態になる。このため、第１ノードＮＡ、第２ノードＮＢ及び第３ノードＮＣは、電源から遮断される。
【００６３】
そして、テストモードＴＭにおいては、第４制御回路信号ｐ１がロウ状態Ｌｏになるため、第３ノードＮＣに第１ｐ形トランジスタｒ１を介して電源から電荷が供給される。そして、テストモードＴＭにおいては、第３制御回路信号ｎ３がハイ状態Ｈｉであるため、第２ノードＮＢに第１ｎ形トランジスタｑ１及び第１ｐ形トランジスタｒ１を介して電源から電荷が供給される。さらに、テストモードＴＭにおいては、第１制御回路信号ｎ１及び第２制御回路信号ｎ２がハイ状態Ｈｉであるため、第１ノードＮＡに第１〜第３ｎ形トランジスタｑ１〜ｑ３及び第１ｐ形トランジスタｒ１を介して電源から電荷が供給される。
【００６４】
このため、第１ノードＮＡ、第２ノードＮＢ及び第３ノードＮＣに接続された部分にリーク源が存在すると、そのリーク源はテストモードＴＭにおいて検出される。  
このように、半導体装置２１によれば、不良解析が容易な半導体装置が提供される。
【００６５】
（第３の実施の形態）  
図１０は、第３の実施形態に係る半導体装置の構成を例示する模式図である。  
本実施形態に係る半導体装置３０も、スタンバイ状態と、ファンクション状態と、を有する。  
図１０に表したように、半導体装置３０は、機能素子部１１０と、制御部１３０と、を備える。
【００６６】
機能素子部１１０は、ファンクション状態において動作する第１機能素子１１１を含む。制御部１３０は、第１機能素子１１１に接続される。制御部１３０は、スタンバイ状態において第１制御信号Ｔ１が入力されたときに第１機能素子１１１を動作させる。
【００６７】
半導体装置３０においては、機能素子部１１０は、ファンクション状態において動作する第２機能素子１１２をさらに含む。半導体装置３０は、第２機能素子１１２に接続され、スタンバイ状態において第２制御信号Ｔ２が入力されたときに第２機能素子１１２に電荷を供給する電荷供給部１２０をさらに備える。
【００６８】
このように、制御部１３０が、スタンバイ状態において第１機能素子１１１を動作させることができる。さらに、電荷供給部１２０が、スタンバイ状態において第２機能素子１１２に電荷を供給する。このため、スタンバイ状態において、第１機能素子１１１のリーク源及び第２機能素子１１２のリーク源が検出できる。実施形態によれば、不良解析が容易な半導体装置を提供できる。
【００６９】
第１制御信号Ｔ１及び第２制御信号Ｔ２は、テストモードのための信号である。
【００７０】
図１０に表したように、半導体装置３０は、回路部２１０をさらに備えることができる。以下、回路部２１０がメモリセル部であり、機能素子部１１０が、センスアンプ回路である場合について説明する。
【００７１】
図１１は、第３の実施形態に係る別の半導体装置の構成を例示する模式図である。  
図１１に表したように、本実施形態に係る半導体装置３１は、ファンクション状態において動作する第１機能素子１１１及び第２機能素子１１２を含む機能素子部１１０と、第１機能素子１１１に接続され、スタンバイ状態において第１制御信号Ｔ１が入力されたときに第１機能素子１１１を動作させる制御部１３０と、第２機能素子１１２に接続され、スタンバイ状態において第２制御信号Ｔ２が入力されたときに第２機能素子１１２に電荷を供給する電荷供給部１２０と、を備える。
【００７２】
具体的には、制御部１３０として、第３制御回路Ｓ３と第４制御回路Ｓ４とが設けられている。第３制御回路Ｓ３及び第４制御回路Ｓ４の構成及び動作は、第２実施形態に関して説明したので説明を省略する。
【００７３】
電荷供給部１２０は、第３ｐ形トランジスタｒ３を含む。  
第３ｐ形トランジスタｒ３の一端は、第１ノードＮＡに接続される。第３ｐ形トランジスタｒ３の他端は、高い電位（例えば電源電位）に設定される。第３ｐ形トランジスタｒ３のゲートには、第３ｐ信号Ｐ３が入力される。第３ｐ信号Ｐ３は、例えば第２制御信号Ｔ２が反転された信号である。第２制御信号Ｔ２は、例えば第１制御信号Ｔ１と同じ信号である。
【００７４】
図１２は、第３の実施形態に係る別の半導体装置の動作を例示する模式図である。  
すなわち、同図は、半導体装置３１のスタンバイ状態ＳＢにおける信号のタイムチャートである。  
図１２に表したように、半導体装置３１は、スタンバイ状態ＳＢにおけるテストモードＴＭを有する。
【００７５】
第１制御信号Ｔ１及び第２制御信号Ｔ２は、ロウ状態Ｌｏから、テストモードＴＭになるとハイ状態Ｈｉになる。第４制御回路信号ｐ１は、ハイ状態Ｈｉから、テストモードＴＭになるとロウ状態Ｌｏになる。第３ｐ信号Ｐ３は、ハイ状態Ｈｉから、テストモードになるとロウ状態Ｌｏになる。第１ｎ信号Ｎ１及び第２ｎ信号Ｎ２は、ロウ状態Ｌｏである。第３制御回路信号ｎ３は、ロウ状態Ｌｏから、テストモードＴＭになるとハイ状態Ｈｉになる。第４〜第６ｎ信号Ｎ４〜Ｎ６は、ロウ状態Ｌｏである。
【００７６】
スタンバイ状態ＳＢのテストモードＴＭにおいては、第４制御回路信号ｐ１がロウ状態Ｌｏになるため、第３ノードＮＣに第１ｐ形トランジスタｒ１を介して電源から電荷が供給される。そして、テストモードＴＭにおいて、第３ｐ信号Ｐ３がロウ状態Ｌｏであるため、第１ノードＮＡに第３ｐ形トランジスタｒ３を介して電荷が供給される。そして、テストモードＴＭにおいては、第３制御回路信号ｎ３がハイ状態Ｈｉであるため、第２ノードＮＢに第３ｎ形トランジスタｑ３及び第１ｐ形トランジスタｒ１を介して電源から電荷が供給される。
【００７７】
このため、第１ノードＮＡ、第２ノードＮＢ及び第３ノードＮＣに接続された部分にリーク源が存在すると、そのリーク源はテストモードＴＭにおいて検出される。  
このように、半導体装置３１によれば、不良解析が容易な半導体装置が提供される。
【００７８】
このように、実施形態によれば、従来のスタンバイ状態では放電状態であった箇所にも電荷を供給することができる。この部分にファンクション不良等の原因となるリーク源があれば、電荷が漏れる。この電荷の漏れを検出することにより不良箇所を特定できる。  
実施形態によれば、不良解析が容易な半導体装置が提供される。
【００７９】
以上、具体例を参照しつつ、本発明の実施の形態について説明した。しかし、本発明の実施形態は、これらの具体例に限定されるものではない。例えば、半導体装置に含まれる機能素子部、機能素子、電荷供給部、制御部及びトランジスタなどの各要素の具体的な構成に関しては、当業者が公知の範囲から適宜選択することにより本発明を同様に実施し、同様の効果を得ることができる限り、本発明の範囲に包含される。  
また、各具体例のいずれか２つ以上の要素を技術的に可能な範囲で組み合わせたものも、本発明の要旨を包含する限り本発明の範囲に含まれる。
【００８０】
その他、本発明の実施の形態として上述した半導体装置を基にして、当業者が適宜設計変更して実施し得る全ての半導体装置も、本発明の要旨を包含する限り、本発明の範囲に属する。
【００８１】
その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。
【００８２】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００８３】
１０、１１、１９、２０、２１、３０、３１…半導体装置、  １１０…機能素子部、  １１１…第１機能素子、  １１２…第２機能素子、  １２０…電荷供給部、  １３０…制御部、  ２１０…回路部、  ＣＬＫ…クロック信号、  Ｈｉ…ハイ状態、  Ｌｏ…ロウ状態、  Ｎ１〜Ｎ６…第１〜第６ｎ信号、  ＮＡ…第１ノード、  ＮＢ…第２ノード、  ＮＣ…第３ノード、  Ｐ１〜Ｐ５…第１〜第５ｐ信号、  Ｓ１〜Ｓ４…制御回路、  ＳＢ…スタンバイ状態、  Ｔ１…第１制御信号、  Ｔ２…第２制御信号、  ｃ１…キャパシタ、  ｎ１〜ｎ３…第１〜第３制御回路信号、  ｐ１…第４制御回路信号、  ｑ１〜ｑ６…第１〜第６ｎ形トランジスタ、  ｒ１〜ｒ５…第１〜第５ｐ形トランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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