(57)【要約】【課題】画素内に作り込む容量素子をメタル層−メタル層間以外に形成することで、画素の断面構造の自由度を上げることを可能にした表示装置及び当該表示装置を有する電子機器を提供する。【解決手段】電気光学素子及びトランジスタを含む画素が配置されて成る表示装置において、トランジスタのゲート電極と同じ層のメタル層と、トランジスタのソース領域及びドレイン領域を形成する半導体層との間に、メタル層に電圧を印加することによって、画素内に作り込む容量素子を形成するようにする。【選択図】図１０
2012237805.tif 000002
【特許請求の範囲】
【請求項１】
電気光学素子及びトランジスタを含む画素が配置されて成り、
前記画素は、前記トランジスタのゲート電極と同じ層のメタル層と、前記トランジスタのソース領域及びドレイン領域を形成する半導体層との間に、前記メタル層に電圧が印加されることによって形成される容量素子を有する
表示装置。
【請求項２】
前記メタル層に印加する電圧は、前記半導体層の表面にチャネルを形成できる電圧である
請求項１に記載の表示装置。
【請求項３】
前記メタル層に印加する電圧は、前記メタル層と前記半導体層との間の誘電体の容量をＣ0、前記メタル層と前記半導体層との間の容量をＣとするとき、Ｃ／Ｃ0＝１となる電圧値以上である
請求項２に記載の表示装置。
【請求項４】
前記容量素子は、前記電気光学素子の等価容量の補助として用いられる
請求項１に記載の表示装置。
【請求項５】
前記トランジスタは、前記電気光学素子に対して直列に接続され、当該電気光学素子を駆動する駆動トランジスタであり、
前記容量素子は、その一方の電極が前記駆動トランジスタのソース／ドレイン電極に接続されている
請求項４に記載の表示装置。
【請求項６】
前記容量素子は、前記メタル層に印加する電圧として一定の電圧が他方の電極に与えられる
請求項５に記載の表示装置。
【請求項７】
前記画素は、行列状に配置されて画素アレイ部を構成しており、
前記一定の電圧は、前記容量素子の他方の電極に行単位で繋がる電圧供給ラインを通して前記容量素子の他方の電極に与えられる
請求項６に記載の表示装置。
【請求項８】
前記容量素子の他方の電極に行単位で繋がる電圧供給ラインを前記画素アレイ部の外周部で束ねることによって当該画素アレイ部の周りに環状の共通電圧供給ラインが形成されており、
前記一定の電圧は、前記環状の共通電圧供給ライン及び前記電圧供給ラインを通して前記容量素子の他方の電極に与えられる
請求項７に記載の表示装置。
【請求項９】
前記画素アレイ部が形成されるパネルの両端部側に、前記環状の共通電圧供給ラインに繋がるパッドが形成されており、
前記一定の電圧は、前記パッド、前記環状の共通電圧供給ライン及び前記電圧供給ラインを通して前記容量素子の他方の電極に与えられる
請求項８に記載の表示装置。
【請求項１０】
前記容量素子は、前記メタル層に印加する電圧としてパルス化された電圧が他方の電極に与えられる
請求項５に記載の表示装置。
【請求項１１】
前記駆動トランジスタに電源を供給する電源供給線の電位は、前記電気光学素子を発光駆動する電流を供給するための第１電源電位と、前記電気光学素子に対して逆バイアスを掛けるための第２電源電位とで切り替え可能となっており、
前記パルス化された電圧は、前記電源供給線の電位が前記第１電源電位のときに高電位になる
請求項１０に記載の表示装置。
【請求項１２】
前記パルス化された電圧は、低電位側が前記第２電源電位に設定されている
請求項１１に記載の表示装置。
【請求項１３】
前記画素は、行列状に配置されて画素アレイ部を構成しており、
前記パルス化された電圧は、行単位で前記容量素子の他方の電極に与えられる
請求項１０に記載の表示装置。
【請求項１４】
前記パルス化された電圧は、前記画素アレイ部を行単位に走査する走査回路から出力される
請求項１３に記載の表示装置。
【請求項１５】
前記パルス化された電圧は、前段の画素行に属する前記電源供給線から与えられる
請求項１３に記載の表示装置。
【請求項１６】
前記容量素子の他方の電極は、前段の画素行に属する前記電源供給線に接続されている
請求項１５に記載の表示装置。
【請求項１７】
電気光学素子及びトランジスタを含む画素が配置されて成り、
前記画素は、前記トランジスタのゲート電極と同じ層のメタル層と、前記トランジスタのソース領域及びドレイン領域を形成する半導体層との間に、前記メタル層に電圧が印加されることによって形成される容量素子を有する
表示装置を有する電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、表示装置及び電子機器に関し、特に、電気光学素子を含む画素が行列状に配置されてなるフラットパネル型（平面型）の表示装置及び当該表示装置を有する電子機器に関する。
【背景技術】
【０００２】
フラットパネル型の表示装置として、有機エレクトロルミネッセンス（ＥＬ;Electroluminescence）表示装置、液晶表示装置（ＬＣＤ;liquid crystal display)、プラズマ表示装置（ＰＤＰ;Plasma Display Panel)等が広く知られている。
【０００３】
この種の表示装置にあっては、電気光学素子及びトランジスタを含む画素（画素回路）が、基板（パネル）上に行列状（マトリクス状）に配置されている。また、表示装置の画素、例えば、有機ＥＬ表示装置の画素は、電気光学素子及びトランジスタの他に、保持容量や補助容量等の容量素子を画素内に有している（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００８−５１９９０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
特許文献１に記載の有機ＥＬ表示装置等など、容量素子を含む画素が配置されて成る表示装置においては、一般的に、対向するメタル層−メタル層間に、当該メタル層−メタル層間の絶縁膜を誘電体として容量素子を形成する構成が採られている。この画素内に作り込む容量素子を、メタル層−メタル層間以外に形成することができれば、画素の断面構造の自由度を上げることができる。
【０００６】
そこで、本開示は、画素内に作り込む容量素子をメタル層−メタル層間以外に形成することで、画素の断面構造の自由度を上げることを可能にした表示装置及び当該表示装置を有する電子機器を提供することを目的とする。
【課題を解決するための手段】
【０００７】
上記目的を達成するために、本開示は、
電気光学素子及びトランジスタを含む画素が配置されて成る表示装置において、
前記画素は、前記トランジスタのゲート電極と同じ層のメタル層と、前記トランジスタのソース領域及びドレイン領域を形成する半導体層との間に、前記メタル層に電圧が印加されることによって形成される容量素子を有する
構成を採っている。この表示装置は、各種の電子機器において、その表示部として用いることができる。
【０００８】
トランジスタのゲート電極と同じ層のメタル層と、トランジスタのソース領域及びドレイン領域を形成する半導体層とを対向させた場合において、半導体層に対してメタル層に高い電圧を印加すると、半導体層の表面にチャネルが形成され、ゲート絶縁膜を誘電体として容量が形成される。そこで、メタル層に電圧を印加することによって半導体層の表面にチャネルが形成され、それに伴ってメタル層−半導体層間にゲート絶縁膜を介して形成される容量を、画素内に作り込む容量素子とすることで、画素内に作り込む容量素子をメタル層−メタル層間以外に形成することができる。
【発明の効果】
【０００９】
本開示によれば、画素内に作り込む容量素子を、メタル層−メタル層間以外に形成することができるため、画素の断面構造の自由度を上げることができる。
【図面の簡単な説明】
【００１０】
【図１】本開示が適用されるアクティブマトリクス型有機ＥＬ表示装置の基本的な構成の概略を示すシステム構成図である。
【図２】画素（画素回路）の具体的な回路構成の一例を示す回路図である。
【図３】本開示が適用される有機ＥＬ表示装置の基本的な回路動作の説明に供するタイミング波形図である。
【図４】本開示が適用される有機ＥＬ表示装置の基本的な回路動作の動作説明図（その１）である。
【図５】本開示が適用される有機ＥＬ表示装置の基本的な回路動作の動作説明図（その２）である。
【図６】駆動トランジスタの閾値電圧Ｖthのばらつきに起因する課題の説明（Ａ）、及び、駆動トランジスタの移動度μのばらつきに起因する課題の説明（Ｂ）に供する特性図である。
【図７】トップゲート構造のトランジスタの断面構造を示す断面図である。
【図８】メタル層−半導体層間に容量素子を形成するに当たって、メタル層に電圧を印加する理由についての説明に供する図である。
【図９】本開示の実施形態に係る画素の断面構造を示す断面図である。
【図１０】実施例１に係る画素回路の回路図である。
【図１１】補助容量の他方の電極に対して外部から一定の電圧を与えるためのパネルレイアウト例を示す図である。
【図１２】半導体層の電位に対してメタル層の電位が低くなることで、輝度が低下するメカニズムについての説明に供するタイミング波形図である。
【図１３】半導体容量の容量特性を示す図である。
【図１４】有機ＥＬ素子の動作点が画素毎にばらつくと輝度ムラになるメカニズムについての説明に供するタイミング波形図である。
【図１５】実施例２の説明に供するタイミング波形図である。
【図１６】実施例２に係る駆動タイミング例を示すタイミング波形図である。
【図１７】実施例２に係る駆動タイミング例を実現するためのパネル構成例を示すシステム構成図である。
【図１８】実施例２の変形例に係る画素回路の回路図である。
【図１９】本開示が適用されるテレビジョンセットの外観を示す斜視図である。
【図２０】本開示が適用されるデジタルカメラの外観を示す斜視図であり、（Ａ）は表側から見た斜視図、（Ｂ）は裏側から見た斜視図である。
【図２１】本開示が適用されるノート型パーソナルコンピュータの外観を示す斜視図である。
【図２２】本開示が適用されるビデオカメラの外観を示す斜視図である。
【図２３】本開示が適用される携帯電話機を示す外観図であり、（Ａ）は開いた状態での正面図、（Ｂ）はその側面図、（Ｃ）は閉じた状態での正面図、（Ｄ）は左側面図、（Ｅ）は右側面図、（Ｆ）は上面図、（Ｇ）は下面図である。
【発明を実施するための形態】
【００１１】
以下、本開示の技術を実施するための形態（以下、「実施形態」と記述する）について図面を用いて詳細に説明する。なお、説明は以下の順序で行う。
１．本開示が適用される有機ＥＬ表示装置
１−１．システム構成
１−２．基本的な回路動作
１−３．ボトムゲート構造とトップゲート構造
２．実施形態の説明
２−１．実施例１
２−２．実施例２
３．適用例
４．電子機器
【００１２】
＜１．本開示が適用される有機ＥＬ表示装置＞
［１−１．システム構成］
図１は、本開示が適用されるアクティブマトリクス型表示装置の基本的な構成の概略を示すシステム構成図である。
【００１３】
アクティブマトリクス型表示装置は、電気光学素子に流れる電流を、当該電気光学素子と同じ画素内に設けた能動素子、例えば絶縁ゲート型電界効果トランジスタによって制御する表示装置である。絶縁ゲート型電界効果トランジスタとしては、典型的には、ＴＦＴ（Thin Film Transistor；薄膜トランジスタ）が用いられる。
【００１４】
ここでは、一例として、デバイスに流れる電流値に応じて発光輝度が変化する電流駆動型の電気光学素子、例えば有機ＥＬ素子を、画素（画素回路）の発光素子として用いるアクティブマトリクス型有機ＥＬ表示装置の場合を例に挙げて説明するものとする。
【００１５】
図１に示すように、本適用例に係る有機ＥＬ表示装置１０は、有機ＥＬ素子を含む複数の画素２０と、当該画素２０が行列状に２次元配置されてなる画素アレイ部３０と、当該画素アレイ部３０の周辺に配置される駆動回路部とを有する構成となっている。駆動回路部は、書込み走査回路４０、電源供給走査回路５０及び信号出力回路６０等からなり、画素アレイ部３０の各画素２０を駆動する。
【００１６】
ここで、有機ＥＬ表示装置１０がカラー表示対応の場合は、カラー画像を形成する単位となる１つの画素（単位画素）は複数の副画素（サブピクセル）から構成され、この副画素の各々が図１の画素２０に相当することになる。より具体的には、カラー表示対応の表示装置では、１つの画素は、例えば、赤色（Ｒｅｄ；Ｒ）光を発光する副画素、緑色（Ｇｒｅｅｎ；Ｇ）光を発光する副画素、青色（Ｂｌｕｅ；Ｂ）光を発光する副画素の３つの副画素から構成される。
【００１７】
但し、１つの画素としては、ＲＧＢの３原色の副画素の組み合わせに限られるものではなく、３原色の副画素に更に１色あるいは複数色の副画素を加えて１つの画素を構成することも可能である。より具体的には、例えば、輝度向上のために白色（Ｗｈｉｔｅ；Ｗ）光を発光する副画素を加えて１つの画素を構成したり、色再現範囲を拡大するために補色光を発光する少なくとも１つの副画素を加えて１つの画素を構成したりすることも可能である。
【００１８】
画素アレイ部３０には、ｍ行ｎ列の画素２０の配列に対して、行方向（画素行の画素の配列方向）に沿って走査線３１1〜３１mと電源供給線３２1〜３２mとが画素行毎に配線されている。更に、ｍ行ｎ列の画素２０の配列に対して、列方向（画素列の画素の配列方向）に沿って信号線３３1〜３３nが画素列毎に配線されている。
【００１９】
走査線３１1〜３１mは、書込み走査回路４０の対応する行の出力端にそれぞれ接続されている。電源供給線３２1〜３２mは、電源供給走査回路５０の対応する行の出力端にそれぞれ接続されている。信号線３３1〜３３nは、信号出力回路６０の対応する列の出力端にそれぞれ接続されている。
【００２０】
画素アレイ部３０は、通常、ガラス基板などの透明絶縁基板上に形成されている。これにより、有機ＥＬ表示装置１０は、平面型（フラット型）のパネル構造となっている。画素アレイ部３０の各画素２０の駆動回路は、アモルファスシリコンＴＦＴまたは低温ポリシリコンＴＦＴを用いて形成することができる。低温ポリシリコンＴＦＴを用いる場合には、図１に示すように、書込み走査回路４０、電源供給走査回路５０、及び、信号出力回路６０についても、画素アレイ部３０を形成する表示パネル（基板）７０上に実装することができる。
【００２１】
書込み走査回路４０は、クロックパルスｃｋに同期してスタートパルスｓｐを順にシフト（転送）するシフトレジスタ回路等によって構成されている。この書込み走査回路４０は、画素アレイ部３０の各画素２０への映像信号の信号電圧書込みに際して、走査線３１（３１1〜３１m）に対して書込み走査信号ＷＳ（ＷＳ1〜ＷＳm）を順次供給することによって画素アレイ部３０の各画素２０を行単位で順番に走査（線順次走査）する。
【００２２】
電源供給走査回路５０は、クロックパルスｃｋに同期してスタートパルスｓｐを順にシフトするシフトレジスタ回路等によって構成されている。この電源供給走査回路５０は、書込み走査回路４０による線順次走査に同期して、第１電源電位Ｖccpと当該第１電源電位Ｖccpよりも低い第２電源電位Ｖiniとで切り替わることが可能な電源電位ＤＳ（ＤＳ1〜ＤＳm）を電源供給線３２（３２1〜３２m）に供給する。後述するように、電源電位ＤＳのＶccp／Ｖiniの切替えにより、画素２０の発光／非発光の制御が行なわれる。
【００２３】
信号出力回路６０は、信号供給源（図示せず）から供給される輝度情報に応じた映像信号の信号電圧（以下、単に「信号電圧」と記述する場合もある）Ｖsigと基準電圧Ｖofsとを選択的に出力する。ここで、基準電圧Ｖofsは、映像信号の信号電圧Ｖsigの基準となる電位（例えば、映像信号の黒レベルに相当する電位）であり、後述する閾値補正処理の際に用いられる。
【００２４】
信号出力回路６０から出力される信号電圧Ｖsig／基準電圧Ｖofsは、信号線３３（３３1〜３３n）を介して画素アレイ部３０の各画素２０に対して、書込み走査回路４０による走査によって選択された画素行の単位で書き込まれる。すなわち、信号出力回路６０は、信号電圧Ｖsigを行（ライン）単位で書き込む線順次書込みの駆動形態を採っている。
【００２５】
（画素回路）
図２は、画素（画素回路）２０の具体的な回路構成の一例を示す回路図である。画素２０の発光部は、デバイスに流れる電流値に応じて発光輝度が変化する電流駆動型の電気光学素子である有機ＥＬ素子２１から成る。
【００２６】
図２に示すように、画素２０は、有機ＥＬ素子２１と、有機ＥＬ素子２１に電流を流すことによって当該有機ＥＬ素子２１を駆動する駆動回路とによって構成されている。有機ＥＬ素子２１は、全ての画素２０に対して共通に配線（所謂、ベタ配線）された共通電源供給線３４にカソード電極が接続されている。
【００２７】
有機ＥＬ素子２１を駆動する駆動回路は、駆動トランジスタ２２、書込みトランジスタ２３、保持容量２４、及び、補助容量２５を有する構成となっている。駆動トランジスタ２２及び書込みトランジスタ２３としてＮチャネル型のＴＦＴを用いることができる。但し、ここで示した、駆動トランジスタ２２及び書込みトランジスタ２３の導電型の組み合わせは一例に過ぎず、これらの組み合わせに限られるものではない。更に、以下に記述するトランジスタや保持容量、有機ＥＬ素子等の結線関係についても、この形態に限られるものではない。
【００２８】
駆動トランジスタ２２は、一方の電極（ソース／ドレイン電極）が有機ＥＬ素子２１のアノード電極に接続され、他方の電極（ソース／ドレイン電極）が電源供給線３２（３２1〜３２m）に接続されている。
【００２９】
書込みトランジスタ２３は、一方の電極（ソース／ドレイン電極）が信号線３３（３３1〜３３n）に接続され、他方の電極（ソース／ドレイン電極）が駆動トランジスタ２２のゲート電極に接続されている。また、書込みトランジスタ２３のゲート電極は、走査線３１（３１1〜３１m）に接続されている。
【００３０】
駆動トランジスタ２２及び書込みトランジスタ２３において、一方の電極とは、ソース／ドレイン領域に電気的に接続された金属配線を言い、他方の電極とは、ドレイン／ソース領域に電気的に接続された金属配線を言う。また、一方の電極と他方の電極との電位関係によって一方の電極がソース電極ともなればドレイン電極ともなり、他方の電極がドレイン電極ともなればソース電極ともなる。
【００３１】
保持容量２４は、一方の電極が駆動トランジスタ２２のゲート電極に接続され、他方の電極が駆動トランジスタ２２の他方の電極、及び、有機ＥＬ素子２１のアノード電極に接続されている。
【００３２】
補助容量２５は、一方の電極が有機ＥＬ素子２１のアノード電極に、他方の電極が共通電源供給線３４にそれぞれ接続されている。この補助容量２５は、有機ＥＬ素子２１の等価容量の容量不足分を補うべく当該等価容量の補助となって、保持容量２４に対する映像信号の書込みゲインを高めるために設けられるものである。
【００３３】
ここでは、補助容量２５の他方の電極を共通電源供給線３４に接続するとしているが、他方の電極の接続先としては、共通電源供給線３４に限られるものではなく、固定電位のノードであればよい。補助容量２５の他方の電極を固定電位のノードに接続することで、有機ＥＬ素子２１の容量不足分を補い、保持容量２４に対する映像信号の書込みゲインを高めるという所期の目的を達成することができる。
【００３４】
上記構成の画素２０において、書込みトランジスタ２３は、書込み走査回路４０から走査線３１を通してゲート電極に印加されるＨｉｇｈアクティブの書込み走査信号ＷＳに応答して導通状態となる。これにより、書込みトランジスタ２３は、信号線３３を通して信号出力回路６０から供給される、輝度情報に応じた映像信号の信号電圧Ｖsigまたは基準電圧Ｖofsをサンプリングして画素２０内に書き込む。この書き込まれた信号電圧Ｖsigまたは基準電圧Ｖofsは、駆動トランジスタ２２のゲート電極に印加されるとともに保持容量２４に保持される。
【００３５】
駆動トランジスタ２２は、電源供給線３２（３２1〜３２m）の電源電位ＤＳが第１電源電位Ｖccpにあるときには、一方の電極がドレイン電極、他方の電極がソース電極となって飽和領域で動作する。これにより、駆動トランジスタ２２は、電源供給線３２から電流の供給を受けて有機ＥＬ素子２１を電流駆動にて発光駆動する。より具体的には、駆動トランジスタ２２は、飽和領域で動作することにより、保持容量２４に保持された信号電圧Ｖsigの電圧値に応じた電流値の駆動電流を有機ＥＬ素子２１に供給し、当該有機ＥＬ素子２１を電流駆動することによって発光させる。
【００３６】
駆動トランジスタ２２は更に、電源電位ＤＳが第１電源電位Ｖccpから第２電源電位Ｖiniに切り替わったときには、一方の電極がソース電極、他方の電極がドレイン電極となってスイッチングトランジスタとして動作する。これにより、駆動トランジスタ２２は、有機ＥＬ素子２１への駆動電流の供給を停止し、有機ＥＬ素子２１を非発光状態にする。すなわち、駆動トランジスタ２２は、有機ＥＬ素子２１の発光／非発光を制御するトランジスタとしての機能をも併せ持っている。
【００３７】
この駆動トランジスタ２２のスイッチング動作により、有機ＥＬ素子２１が非発光状態となる期間（非発光期間）を設け、有機ＥＬ素子２１の発光期間と非発光期間の割合（デューティ）を制御することができる。このデューティ制御により、１表示フレーム期間に亘って画素が発光することに伴う残像ボケを低減できるために、特に動画の画品位をより優れたものとすることができる。
【００３８】
電源供給走査回路５０から電源供給線３２を通して選択的に供給される第１，第２電源電位Ｖccp，Ｖiniのうち、第１電源電位Ｖccpは有機ＥＬ素子２１を発光駆動する駆動電流を駆動トランジスタ２２に供給するための電源電位である。また、第２電源電位Ｖiniは、有機ＥＬ素子２１に対して逆バイアスを掛けるための電源電位である。この第２電源電位Ｖiniは、基準電圧Ｖofsよりも低い電位、例えば、駆動トランジスタ２２の閾値電圧をＶthとするときＶofs−Ｖthよりも低い電位、好ましくは、Ｖofs−Ｖthよりも十分に低い電位に設定される。
【００３９】
［１−２．基本的な回路動作］
続いて、上記構成の有機ＥＬ表示装置１０の基本的な回路動作について、図３のタイミング波形図を基に図４及び図５の動作説明図を用いて説明する。尚、図４及び図５の動作説明図では、図面の簡略化のために、書込みトランジスタ２３をスイッチのシンボルで図示している。
【００４０】
図３のタイミング波形図には、走査線３１の電位（書込み走査信号）ＷＳ、電源供給線３２の電位（電源電位）ＤＳ、信号線３３の電位（Ｖsig／Ｖofs）、駆動トランジスタ２２のゲート電位Ｖg及びソース電位Ｖsのそれぞれの変化を示している。
【００４１】
（前表示フレームの発光期間）
図３のタイミング波形図において、時刻ｔ11以前は、前の表示フレームにおける有機ＥＬ素子２１の発光期間となる。この前表示フレームの発光期間では、電源供給線３２の電位ＤＳが第１電源電位（以下、「高電位」と記述する）Ｖccpにあり、また、書込みトランジスタ２３が非導通状態にある。
【００４２】
このとき、駆動トランジスタ２２は飽和領域で動作するように設計されている。これにより、図４（Ａ）に示すように、駆動トランジスタ２２のゲート−ソース間電圧Ｖgsに応じた駆動電流（ドレイン−ソース間電流）Ｉdsが、電源供給線３２から駆動トランジスタ２２を通して有機ＥＬ素子２１に供給される。従って、有機ＥＬ素子２１が駆動電流Ｉdsの電流値に応じた輝度で発光する。
【００４３】
（閾値補正準備期間）
時刻ｔ11になると、線順次走査の新しい表示フレーム（現表示フレーム）に入る。そして、図４（Ｂ）に示すように、電源供給線３２の電位ＤＳが高電位Ｖccpから、信号線３３の基準電圧Ｖofsに対してＶofs−Ｖthよりも十分に低い第２電源電位（以下、「低電位」と記述する）Ｖiniに切り替わる。
【００４４】
ここで、有機ＥＬ素子２１の閾値電圧をＶthel、共通電源供給線３４の電位（カソード電位）をＶcathとする。このとき、低電位ＶiniをＶini＜Ｖthel＋Ｖcathとすると、駆動トランジスタ２２のソース電位Ｖsが低電位Ｖiniにほぼ等しくなるために、有機ＥＬ素子２１は逆バイアス状態となって消光する。
【００４５】
次に、時刻ｔ12で走査線３１の電位ＷＳが低電位側から高電位側に遷移することで、、図４（Ｃ）に示すように、書込みトランジスタ２３が導通状態となる。このとき信号出力回路６０から信号線３３に対して基準電圧Ｖofsが供給された状態にあるために、駆動トランジスタ２２のゲート電位Ｖgが基準電圧Ｖofsになる。また、駆動トランジスタ２２のソース電位Ｖsは、基準電圧Ｖofsよりも十分に低い電位、即ち、低電位Ｖiniにある。
【００４６】
このとき、駆動トランジスタ２２のゲート−ソース間電圧ＶgsはＶofs−Ｖiniとなる。ここで、Ｖofs−Ｖiniが駆動トランジスタ２２の閾値電圧Ｖthよりも大きくないと、後述する閾値補正処理を行うことができないために、Ｖofs−Ｖini＞Ｖthなる電位関係に設定する必要がある。
【００４７】
このように、駆動トランジスタ２２のゲート電位Ｖgを基準電圧Ｖofsに固定し、かつ、ソース電位Ｖsを低電位Ｖiniに固定して（確定させて）初期化する処理が、後述する閾値補正処理（閾値補正動作）を行う前の準備（閾値補正準備）の処理である。従って、基準電圧Ｖofs及び低電位Ｖiniが、駆動トランジスタ２２のゲート電位Ｖg及びソース電位Ｖsの各初期化電位となる。
【００４８】
（閾値補正期間）
次に、時刻ｔ13で、図４（Ｄ）に示すように、電源供給線３２の電位ＤＳが低電位Ｖiniから高電位Ｖccpに切り替わると、駆動トランジスタ２２のゲート電位Ｖgが基準電圧Ｖofsに保たれた状態で閾値補正処理が開始される。すなわち、ゲート電位Ｖgから駆動トランジスタ２２の閾値電圧Ｖthを減じた電位に向けて駆動トランジスタ２２のソース電位Ｖsが上昇を開始する。
【００４９】
ここでは、便宜上、駆動トランジスタ２２のゲート電位Ｖgの初期化電位Ｖofsを基準とし、当該初期化電位Ｖofsから駆動トランジスタ２２の閾値電圧Ｖthを減じた電位に向けてソース電位Ｖsを変化させる処理を閾値補正処理と呼んでいる。この閾値補正処理が進むと、やがて、駆動トランジスタ２２のゲート−ソース間電圧Ｖgsが駆動トランジスタ２２の閾値電圧Ｖthに収束する。この閾値電圧Ｖthに相当する電圧は保持容量２４に保持される。
【００５０】
尚、閾値補正処理を行う期間（閾値補正期間）において、電流が専ら保持容量２４側に流れ、有機ＥＬ素子２１側には流れないようにするために、有機ＥＬ素子２１がカットオフ状態となるように共通電源供給線３４の電位Ｖcathを設定しておくこととする。
【００５１】
次に、時刻ｔ14で、走査線３１の電位ＷＳが低電位側に遷移することで、図５（Ａ）に示すように、書込みトランジスタ２３が非導通状態となる。このとき、駆動トランジスタ２２のゲート電極が信号線３３から電気的に切り離されることによってフローティング状態になる。しかし、ゲート−ソース間電圧Ｖgsが駆動トランジスタ２２の閾値電圧Ｖthに等しいために、当該駆動トランジスタ２２はカットオフ状態にある。従って、駆動トランジスタ２２にドレイン−ソース間電流Ｉdsは流れない。
【００５２】
（信号書込み＆移動度補正期間）
次に、時刻ｔ15で、図５（Ｂ）に示すように、信号線３３の電位が基準電圧Ｖofsから映像信号の信号電圧Ｖsigに切り替わる。続いて、時刻ｔ16で、走査線３１の電位ＷＳが高電位側に遷移することで、図５（Ｃ）に示すように、書込みトランジスタ２３が導通状態になって映像信号の信号電圧Ｖsigをサンプリングして画素２０内に書き込む。
【００５３】
この書込みトランジスタ２３による信号電圧Ｖsigの書込みにより、駆動トランジスタ２２のゲート電位Ｖgが信号電圧Ｖsigになる。そして、映像信号の信号電圧Ｖsigによる駆動トランジスタ２２の駆動の際に、当該駆動トランジスタ２２の閾値電圧Ｖthが保持容量２４に保持された閾値電圧Ｖthに相当する電圧と相殺される。この閾値キャンセルの原理の詳細については後述する。
【００５４】
このとき、有機ＥＬ素子２１は、カットオフ状態（ハイインピーダンス状態）にある。従って、映像信号の信号電圧Ｖsigに応じて電源供給線３２から駆動トランジスタ２２に流れる電流（ドレイン−ソース間電流Ｉds）は、有機ＥＬ素子２１の等価容量及び補助容量２５に流れ込む。これにより、有機ＥＬ素子２１の等価容量及び補助容量２５の充電が開始される。
【００５５】
有機ＥＬ素子２１の等価容量及び補助容量２５が充電されることにより、駆動トランジスタ２２のソース電位Ｖsが時間の経過とともに上昇していく。このとき既に、駆動トランジスタ２２の閾値電圧Ｖthの画素毎のばらつきがキャンセルされており、駆動トランジスタ２２のドレイン−ソース間電流Ｉdsは当該駆動トランジスタ２２の移動度μに依存したものとなる。尚、駆動トランジスタ２２の移動度μは、当該駆動トランジスタ２２のチャネルを構成する半導体薄膜の移動度である。
【００５６】
ここで、映像信号の信号電圧Ｖsigに対する保持容量２４の保持電圧Ｖgsの比率、即ち、書込みゲインＧが１（理想値）であると仮定する。すると、駆動トランジスタ２２のソース電位ＶsがＶofs−Ｖth＋ΔＶの電位まで上昇することで、駆動トランジスタ２２のゲート‐ソース間電圧ＶgsはＶsig−Ｖofs＋Ｖth−ΔＶとなる。
【００５７】
すなわち、駆動トランジスタ２２のソース電位Ｖｓの上昇分ΔＶは、保持容量２４に保持された電圧（Ｖsig−Ｖofs＋Ｖth）から差し引かれるように、換言すれば、保持容量２４の充電電荷を放電するように作用する。換言すれば、ソース電位Ｖｓの上昇分ΔＶは、保持容量２４に対して負帰還がかけられたことになる。従って、ソース電位Ｖsの上昇分ΔＶは負帰還の帰還量となる。
【００５８】
このように、駆動トランジスタ２２に流れるドレイン−ソース間電流Ｉdsに応じた帰還量ΔＶでゲート‐ソース間電圧Ｖgsに負帰還をかけることで、駆動トランジスタ２２のドレイン−ソース間電流Ｉdsの移動度μに対する依存性を打ち消すことができる。この打ち消す処理が、駆動トランジスタ２２の移動度μの画素毎のばらつきを補正する移動度補正処理である。
【００５９】
より具体的には、駆動トランジスタ２２のゲート電極に書き込まれる映像信号の信号振幅Ｖin（＝Ｖsig−Ｖofs）が高い程ドレイン−ソース間電流Ｉdsが大きくなるため、負帰還の帰還量ΔＶの絶対値も大きくなる。従って、発光輝度レベルに応じた移動度補正処理が行われる。
【００６０】
また、映像信号の信号振幅Ｖinを一定とした場合、駆動トランジスタ２２の移動度μが大きいほど負帰還の帰還量ΔＶの絶対値も大きくなるため、画素毎の移動度μのばらつきを取り除くことができる。従って、負帰還の帰還量ΔＶは、移動度補正処理の補正量とも言える。移動度補正の原理の詳細については後述する。
【００６１】
（発光期間）
次に、時刻ｔ17で、走査線３１の電位ＷＳが低電位側に遷移することで、図５（Ｄ）に示すように、書込みトランジスタ２３が非導通状態となる。これにより、駆動トランジスタ２２のゲート電極は、信号線３３から電気的に切り離されるためにフローティング状態になる。
【００６２】
ここで、駆動トランジスタ２２のゲート電極がフローティング状態にあるときは、駆動トランジスタ２２のゲート−ソース間に保持容量２４が接続されていることにより、駆動トランジスタ２２のソース電位Ｖsの変動に連動してゲート電位Ｖgも変動する。
【００６３】
このように、駆動トランジスタ２２のゲート電位Ｖgがソース電位Ｖsの変動に連動して変動する動作が、換言すれば、保持容量２４に保持されたゲート−ソース間電圧Ｖgsを保ったまま、ゲート電位Ｖg及びソース電位Ｖsが上昇する動作がブートストラップ動作である。
【００６４】
駆動トランジスタ２２のゲート電極がフローティング状態になり、それと同時に、駆動トランジスタ２２のドレイン−ソース間電流Ｉdsが有機ＥＬ素子２１に流れ始めることにより、当該電流Ｉdsに応じて有機ＥＬ素子２１のアノード電位が上昇する。
【００６５】
そして、有機ＥＬ素子２１のアノード電位がＶthel＋Ｖcathを越えると、有機ＥＬ素子２１に駆動電流が流れ始めるため有機ＥＬ素子２１が発光を開始する。また、有機ＥＬ素子２１のアノード電位の上昇は、即ち、駆動トランジスタ２２のソース電位Ｖsの上昇に他ならない。そして、駆動トランジスタ２２のソース電位Ｖsが上昇すると、保持容量２４のブートストラップ動作により、駆動トランジスタ２２のゲート電位Ｖgも連動して上昇する。
【００６６】
このとき、ブートストラップゲインが１（理想値）であると仮定した場合、ゲート電位Ｖgの上昇量はソース電位Ｖsの上昇量に等しくなる。故に、発光期間中、駆動トランジスタ２２のゲート‐ソース間電圧Ｖgsは、Ｖsig−Ｖofs＋Ｖth−ΔＶで一定に保持される。そして、時刻ｔ18で信号線３３の電位が映像信号の信号電圧Ｖsigから基準電圧Ｖofsに切り替わる。
【００６７】
以上説明した一連の回路動作において、閾値補正準備、閾値補正、信号電圧Ｖsigの書込み（信号書込み）、及び、移動度補正の各処理動作は、１水平走査期間（１Ｈ）において実行される。また、信号書込み及び移動度補正の各処理動作は、時刻ｔ16−ｔ17の期間において並行して実行される。
【００６８】
〔分割閾値補正〕
尚、ここでは、閾値補正処理を１回だけ実行する駆動法を採る場合を例に挙げて説明したが、この駆動法は一例に過ぎず、この駆動法に限られるものではない。例えば、閾値補正処理を移動度補正及び信号書込み処理と共に行う１Ｈ期間に加えて、当該１Ｈ期間に先行する複数の水平走査期間に亘って分割して閾値補正処理を複数回実行する、所謂、分割閾値補正を行う駆動法を採ることも可能である。
【００６９】
この分割閾値補正の駆動法によれば、高精細化に伴う多画素化によって１水平走査期間として割り当てられる時間が短くなったとしても、閾値補正期間として複数の水平走査期間に亘って十分な時間を確保することができる。従って、１水平走査期間として割り当てられる時間が短くなっても、閾値補正期間として十分な時間を確保できるため、閾値補正処理を確実に実行できることになる。
【００７０】
〔閾値キャンセルの原理〕
ここで、駆動トランジスタ２２の閾値キャンセル（即ち、閾値補正）の原理について説明する。駆動トランジスタ２２は、飽和領域で動作するように設計されているために定電流源として動作する。これにより、有機ＥＬ素子２１には駆動トランジスタ２２から、次式（１）で与えられる一定のドレイン−ソース間電流（駆動電流）Ｉdsが供給される。
Ｉds＝（１／２）・μ（Ｗ／Ｌ）Ｃox（Ｖgs−Ｖth）2           ……（１）
ここで、Ｗは駆動トランジスタ２２のチャネル幅、Ｌはチャネル長、Ｃoxは単位面積当たりのゲート容量である。
【００７１】
図６（Ａ）に、駆動トランジスタ２２のドレイン−ソース間電流Ｉds対ゲート−ソース間電圧Ｖgsの特性を示す。図６（Ａ）の特性図に示すように、駆動トランジスタ２２の閾値電圧Ｖthの画素毎のばらつきに対するキャンセル処理（補正処理）を行わないと、閾値電圧ＶthがＶth1のときに、ゲート−ソース間電圧Ｖgsに対応するドレイン−ソース間電流ＩdsがＩds1になる。
【００７２】
これに対して、閾値電圧ＶthがＶth2（Ｖth2＞Ｖth1）のとき、同じゲート−ソース間電圧Ｖgsに対応するドレイン−ソース間電流ＩdsがＩds2（Ｉds2＜Ｉds1）になる。すなわち、駆動トランジスタ２２の閾値電圧Ｖthが変動すると、ゲート−ソース間電圧Ｖgsが一定であってもドレイン−ソース間電流Ｉdsが変動する。
【００７３】
一方、上記構成の画素（画素回路）２０では、先述したように、発光時の駆動トランジスタ２２のゲート−ソース間電圧ＶgsはＶsig−Ｖofs＋Ｖth−ΔＶである。従って、これを式（１）に代入すると、ドレイン−ソース間電流Ｉdsは、次式（２）で表される。
Ｉds＝（１／２）・μ（Ｗ／Ｌ）Ｃox（Ｖsig−Ｖofs−ΔＶ）2     ……（２）
【００７４】
すなわち、駆動トランジスタ２２の閾値電圧Ｖthの項がキャンセルされており、駆動トランジスタ２２から有機ＥＬ素子２１に供給されるドレイン−ソース間電流Ｉdsは、駆動トランジスタ２２の閾値電圧Ｖthに依存しない。その結果、駆動トランジスタ２２の製造プロセスのばらつきや経時変化等により、駆動トランジスタ２２の閾値電圧Ｖthが画素毎に変動したとしても、ドレイン−ソース間電流Ｉdsが変動しないために、有機ＥＬ素子２１の発光輝度を一定に保つことができる。
【００７５】
〔移動度補正の原理〕
次に、駆動トランジスタ２２の移動度補正の原理について説明する。図６（Ｂ）に、駆動トランジスタ２２の移動度μが相対的に大きい画素Ａと、駆動トランジスタ２２の移動度μが相対的に小さい画素Ｂとを比較した状態で特性カーブを示す。駆動トランジスタ２２をポリシリコン薄膜トランジスタなどで構成した場合、画素Ａや画素Ｂのように、画素間で移動度μがばらつくことは避けられない。
【００７６】
画素Ａと画素Ｂで移動度μにばらつきがある状態で、駆動トランジスタ２２のゲート電極に対して、例えば両画素Ａ，Ｂに同レベルの信号振幅Ｖin（＝Ｖsig−Ｖofs）を書き込んだ場合を考える。この場合、何ら移動度μの補正を行わないと、移動度μの大きい画素Ａに流れるドレイン−ソース間電流Ｉds1′と移動度μの小さい画素Ｂに流れるドレイン−ソース間電流Ｉds2′との間には大きな差が生じてしまう。このように、移動度μの画素毎のばらつきに起因してドレイン−ソース間電流Ｉdsに画素間で大きな差が生じると、画面のユニフォーミティ（一様性）が損なわれる。
【００７７】
ここで、先述した式（１）のトランジスタ特性式から明らかなように、移動度μが大きいとドレイン−ソース間電流Ｉdsが大きくなる。従って、負帰還における帰還量ΔＶは移動度μが大きくなるほど大きくなる。図６（Ｂ）に示すように、移動度μの大きな画素Ａの帰還量ΔＶ1は、移動度の小さな画素Ｂの帰還量ΔＶ2に比べて大きい。
【００７８】
そこで、移動度補正処理によって駆動トランジスタ２２のドレイン−ソース間電流Ｉdsに応じた帰還量ΔＶでゲート−ソース間電圧Ｖgsに負帰還をかけることにより、移動度μが大きいほど負帰還が大きくかかることになる。その結果、移動度μの画素毎のばらつきを抑制することができる。
【００７９】
具体的には、移動度μの大きな画素Ａで帰還量ΔＶ1の補正をかけると、ドレイン−ソース間電流ＩdsはＩds1′からＩds1まで大きく下降する。一方、移動度μの小さな画素Ｂの帰還量ΔＶ2は小さいために、ドレイン−ソース間電流ＩdsはＩds2′からＩds2までの下降となり、それ程大きく下降しない。結果的に、画素Ａのドレイン−ソース間電流Ｉds1と画素Ｂのドレイン−ソース間電流Ｉds2とはほぼ等しくなるために、移動度μの画素毎のばらつきが補正される。
【００８０】
以上をまとめると、移動度μの異なる画素Ａと画素Ｂがあった場合、移動度μの大きい画素Ａの帰還量ΔＶ１は移動度μの小さい画素Ｂの帰還量ΔＶ２に比べて大きくなる。つまり、移動度μが大きい画素ほど帰還量ΔＶが大きく、ドレイン−ソース間電流Ｉdsの減少量が大きくなる。
【００８１】
従って、駆動トランジスタ２２のドレイン−ソース間電流Ｉdsに応じた帰還量ΔＶで、ゲート−ソース間電圧Ｖgsに負帰還をかけることで、移動度μの異なる画素のドレイン−ソース間電流Ｉdsの電流値が均一化される。その結果、移動度μの画素毎のばらつきを補正することができる。すなわち、駆動トランジスタ２２に流れる電流（ドレイン−ソース間電流Ｉds）に応じた帰還量（補正量）ΔＶで、駆動トランジスタ２２のゲート−ソース間電圧Ｖgsに対して、即ち、保持容量２４に対して負帰還をかける処理が移動度補正処理となる。但し、上述したような閾値補正や移動度補正は、本発明において必須の動作ではなく、上述したような各種補正や発光等も、そのような動作やタイミングに限られるものではない。
【００８２】
［２−３．ボトムゲート構造とトップゲート構造］
とろこで、上記構成の有機ＥＬ表示装置１０において、画素２０のトランジスタ、具体的には、駆動トランジスタ２２及び書込みトランジスタ２３を形成するＴＦＴは、構造面から、ボトムゲート構造とトップゲート構造とに大別される。ボトムゲート構造は、ゲート電極が半導体層に対して基板側に位置する構造である。トップゲート構造は、ゲート電極が半導体層に対して基板と反対側に位置する構造である。
【００８３】
画素２０のトランジスタとして、ボトムゲート構造のＴＦＴを用いる場合、ゲート電極のメタル層とソース／ドレイン電極のメタル層との間には、半導体層と膜厚の薄い絶縁膜が介在する。従って、ゲート電極のメタル層とソース／ドレイン電極のメタル層とを対向配置させることで、これらメタル層−メタル層間に、膜厚の薄い絶縁膜を誘電体として容量を形成することができる。そして、このメタル層−メタル層間に絶縁膜を介して形成される容量を、画素２０内に作り込む容量素子、例えば、有機ＥＬ素子２１の等価容量の補助としての機能を持つ補助容量２５として用いることができる。
【００８４】
一方、画素２０のトランジスタとして、トップゲート構造のＴＦＴを用いる場合は、トランジスタ等を含む回路部の上の平坦化を図るために当該回路部の上に絶縁平坦化膜を形成し、その上にソース／ドレイン電極のメタル層を形成する構成が採られる。画素２０のトランジスタが駆動トランジスタ２２の場合について、図７を用いてより具体的に説明する。
【００８５】
図７に示すように、基板、例えばガラス基板７１の上に、駆動トランジスタ２２の半導体層２２１が形成されている。この半導体層２２１において、その中央部の領域がチャネル領域２２２となり、当該チャネル領域２２２の両端部側の領域がソース／ドレイン領域２２３，２２４となる。そして、半導体層２２１のチャネル領域２２２の上にゲート絶縁膜２２５が成膜され、当該ゲート絶縁膜２２５の上にゲート電極２２６が形成される。
【００８６】
このようにして形成された駆動トランジスタ２２を含むＴＦＴ回路部の上の平坦化を図るために、駆動トランジスタ２２を含むＴＦＴ回路部の上には、絶縁平坦化膜７２が形成される。この絶縁平坦化膜７２には、半導体層２２１の両端部のソース／ドレイン領域２２３，２２４に臨むコンタクトホール７３，７４が形成される。そして、平坦化膜７２の上に、ソース／ドレイン電極２３７，２３８が形成されるとともに、コンタクトホール７３，７４に配線材料（電極材料）が埋め込まれることによってソース／ドレイン電極２３７，２３８とソース／ドレイン領域２２３，２２４とが電気的に接続されている。
【００８７】
上述したように、画素２０のトランジスタとして、トップゲート構造のＴＦＴを用いる場合は、絶縁平坦化膜７２は、主に平坦化を目的とするものであることから、その膜厚についてはゲート絶縁膜２２５の膜厚に比べて非常に厚くならざるを得ない。そして、絶縁平坦化膜７２の膜厚が厚いと、ゲート電極２２６のメタル層とソース／ドレイン電極２３７，２３８のメタル層との間に容量を形成することはできない。
【００８８】
このような理由から、画素２０内に作り込む容量素子を、メタル層−メタル層間以外に形成することができれば、画素２０の断面構造の自由度を上げることができる。この点については、画素２０のトランジスタとして、トップゲート構造のＴＦＴを用いる場合に限らず、ボトムゲート構造のＴＦＴを用いる場合においても同様のことが言える。
【００８９】
＜２．実施形態の説明＞
本開示の実施形態では、画素２０の断面構造の自由度を上げるために、トランジスタのゲート電極と同じ層のメタル層と、トランジスタのソース／ドレイン領域を形成する半導体層との間に、画素内に作り込む容量素子を形成する構成を採る。メタル層−半導体層間に容量素子を形成するには、メタル層に電圧を印加することが必要となる。メタル層−半導体層間に容量素子を形成するに当たって、メタル層に電圧を印加する理由について、図８を用いて以下に説明する。
【００９０】
図８には、画素２０を駆動する際の動作のような周波数が高い動作での半導体層とメタル層とのＣ（容量）−Ｖ（電圧）特性を示す。図８のＣ−Ｖ特性において、横軸は半導体層に対するメタル層の電位を表わしている。また、縦軸はゲート絶縁膜の容量をＣ0とし、メタル層−半導体層間の容量をＣとするときの両者の比Ｃ／Ｃ0を表わしている。
【００９１】
図８のＣ−Ｖ特性において、特性カーブが縦軸と交わる点ＡのＣ／Ｃ0は、次式で表わされる
Ａ（Ｃ／Ｃ0）＝１／｛１＋Ｋ0ＬD／（Ｋｔd）｝
上記の式において、Ｋ0はゲート絶縁膜の比誘電率、ｔdはゲート絶縁膜の厚さ、Ｋは半導体の比誘電率、ＬDはキャリアの遮蔽距離である。
【００９２】
ここで、画素２０のトランジスタが例えばＮチャネル型のＭＯＳトランジスタである場合について考える。
【００９３】
Ｎチャネル型のＭＯＳトランジスタの場合、半導体層に対してメタル層に十分高い電圧を印加すると、図８の状態１に示すように、半導体層の表面に電子が蓄積される、即ち、半導体層の表面にチャネルが形成される。これにより、半導体層とメタル層との間に介在するゲート絶縁膜を誘電体として容量が形成される。メタル層に印加する電圧は、半導体層の表面に十分にチャネルが形成されるだけの電圧ということになる。
【００９４】
図８のＣ−Ｖ特性において、Ｖ1はゲート絶縁膜の容量Ｃ0が見えるようになる電圧値、換言すれば、誘電体であるゲート絶縁膜の容量Ｃ0がメタル層−半導体層間の容量Ｃとなる（即ち、Ｃ／Ｃ0＝１）電圧値である。一方、半導体層に対してメタル層に低い電圧を印加すると、図８の状態２に示すように、半導体層の表面には電子のない空乏領域が広がる。これにより、半導体層とメタル層との間にゲート絶縁膜を誘電体として形成される容量の容量値が小さくなる。
【００９５】
上述したことから明らかなように、ゲート絶縁膜を挟んでメタル層と半導体層とが対向して配置されている画素構造においても、メタル層に電圧を印加することで、半導体層の表面にチャネルが形成されるため、ゲート絶縁膜を誘電体として容量を形成することができる。そして、この容量を画素２０内に作り込む容量素子、例えば、図２の画素回路における補助容量２５として用いることで、画素２０内に作り込む容量素子をメタル層−メタル層間以外に形成することができるため、画素２０の断面構造の自由度を上げることができる。
【００９６】
図９は、本開示の実施形態に係る画素の断面構造を示す断面図である。図９には、図２の画素回路における駆動トランジスタ２２及び補助容量２５を図示している、即ち、メタル層−半導体層間にゲート絶縁膜を誘電体として形成される容量を補助容量２５として用いる例を図示している。また、図９において、図７と同等部位には同一符号を付して示している。
【００９７】
図７でも述べたように、ガラス基板７１の上には、駆動トランジスタ２２を含むＴＦＴ回路部が形成されている。駆動トランジスタ２２は、ガラス基板７１上に形成された半導体層２２１と、当該半導体層２２１のチャネル領域２２２と対向して設けられたゲート電極２２６と、半導体層２２１とゲート電極２２６との間に設けられたゲート絶縁膜２２５とによって構成されている。半導体層２２１において、チャネル領域２２２を挟む両端部がソース／ドレイン領域２２３，２２４である。
【００９８】
この駆動トランジスタ２２を含むＴＦＴ回路部の上には、主に平坦化を目的として絶縁平坦化膜７２が形成されている。この絶縁平坦化膜７２の上には、ソース／ドレイン電極２３７，２３８を含む配線層が形成されている。本例の場合、駆動トランジスタ２２の一方のソース／ドレイン電極２３８は、有機ＥＬ素子２１のアノード電極を兼ねる構成となっている。ソース／ドレイン電極２３７，２３８を含む配線層の上にはウインド絶縁膜７５が形成されている。そして、ウインド絶縁膜７５の開口部（凹部）７６に有機ＥＬ素子２１の有機層（図示せず）が形成され、ウインド絶縁膜７５の上には有機ＥＬ素子２１のカソード電極（図示せず）が全画素共通に形成される。
【００９９】
かかる構成の画素構造において、半導体層２２１は、有機ＥＬ素子２１の下方まで延在して設けられている。この半導体層２２１の一方の端部、即ち、ソース／ドレイン領域２２４は、補助容量２５の一方の電極２５１を兼ねている。この一方の電極２５１と対向して他方の電極２５２が、駆動トランジスタ２２のゲート電極２２６と同じメタル層として形成されている。一方の電極２５１と他方の電極２５２との間には、ゲート絶縁膜２５３が設けられている。
【０１００】
そして、先述したように、半導体層２２１、即ち、一方の電極２５１の表面に十分にチャネルが形成されるだけの電圧を、メタル層である他方の電極２５２に印加するようにする。これにより、半導体層２２１の表面に電子が蓄積されるため、ゲート絶縁膜２５３を誘電体として容量が形成され、当該容量が画素２に作り込む容量素子、本例では、補助容量２５となる。
【０１０１】
上述したように、補助容量２５の一方の電極２５１を半導体層２２１で形成し、補助容量２５の他方の電極２５２をメタル層で形成した場合において、当該他方の電極２５２に対する電圧の印加に関する具体的な実施例について以下に説明する。
【０１０２】
［２−１．実施例１］
図１０は、実施例１に係る画素回路の回路図であり、図中、図２と同等部位には同一符号を付して示している。
【０１０３】
本実施例１に係る画素回路では、補助容量２５の他方の電極を、図２の画素回路の場合にように、接地レベルの共通電源供給線３４に接続するのではなくオープン状態とし、当該他方の電極に対して、外部の電源部（図示せず）から一定の電圧Ｖsubを与える構成を採っている。
【０１０４】
補助容量２５の他方の電極に対して外部から一定の電圧Ｖsubを与えるためのパネルレイアウト例を図１１に示す。図１１に示すように、画素回路の補助容量２５の他方の電極に行単位で繋がる電圧供給ラインＬ1を、画素アレイ部３０の外周部で束ねて、画素アレイ部３０の周りに例えば環状に共通電圧供給ラインＬ2を形成する。そして、環状の共通電圧供給ラインＬ2に繋がるパッドＰＡＤ1，ＰＡＤ2をパネルの左右両端部側に形成し、これらパッドＰＡＤ1，ＰＡＤ2、共通電圧供給ラインＬ2、及び、電圧供給ラインＬ1を通して補助容量２５の他方の電極に対して、パネル外部の電源部（図示せず）から一定の電圧Ｖsubを与えるようにする。
【０１０５】
このように、特に、パネルの左右両端部側のパッドＰＡＤ1，ＰＡＤ2から環状の共通電圧供給ラインＬ2に対して電圧を与えるようにすることで、各画素の補助容量２５の他方の電極に対して一定の電圧Ｖsubを安定に供給できる。これによって、各画素の補助容量２５の容量値Ｃsubのばらつきを抑えることができるため、安定した補助容量２５の容量値Ｃsubで画素回路を駆動することが可能になる。
【０１０６】
ここで、外部から与える一定の電圧Ｖsubとしては、高階調の映像信号の書込み時の駆動トランジスタ２２のソース電位に対して、先述した電圧値Ｖ1、即ち、ゲート絶縁膜の容量Ｃ0が見えるようになる電圧値Ｖ1以上の電圧である必要がある。もし、駆動トランジスタ２２のソース電位、即ち、半導体層の電位に対して、補助容量２５の他方の電極の電位、即ち、メタル層の電位が低くなってしまうと、補助容量２５の容量値Ｃsubが減少するため、画素２０の発光輝度が低下する。
【０１０７】
ここで、半導体層の電位に対してメタル層の電位が低くなることで、輝度が低下するメカニズムについて、図１２のタイミング波形図を用いて説明する。
【０１０８】
信号書込み＆移動度補正時に補助容量２５の容量値Ｃsubが規定値よりも小さいと、図１２に破線で示すように、駆動トランジスタ２２のゲートに映像信号の信号電圧Ｖsigを書き込んだときのソース電圧Ｖsの上昇が、大きくなる。これにより、発光直前の駆動トランジスタ２２のゲート−ソース間電圧Ｖgsが小さくなってしまうために、有機ＥＬ素子２１の輝度が低下する。
【０１０９】
ここで、有機ＥＬ素子２１の等価容量の容量値をＣoledとし、保持容量２４の容量値をＣsとすると、信号書込み時の駆動トランジスタ２２のソース電圧Ｖsの上昇量ΔＶsは次式で表わされる。
ΔＶs＝（Ｖsig−Ｖofs）／（Ｃs＋Ｃsub＋Ｃoled）
【０１１０】
本実施例１に係る画素回路では、補助容量２５の他方の電極に対して一定の電圧Ｖsubを与えるようにしているので問題ないのであるが、もし、発光期間中に補助容量２５の容量値Ｃsubが大から小に変動してしまうと、有機ＥＬ素子２１の特性がデプレッションにシフトしたのと同じ効果を持つことになる。これにより、有機ＥＬ素子２１の動作点が変動してしまう。そして、有機ＥＬ素子２１の動作点が画素毎にばらつくと輝度ムラになってしまう。
【０１１１】
ここで、有機ＥＬ素子２１の動作点が画素毎にばらつくと輝度ムラになるメカニズムについて、図１３及び図１４を用いて説明する。
【０１１２】
半導体容量の容量特性は、図１３に示すように、閾値電圧Ｖth付近の容量値が電圧によって大きく変わるところでばらつきやすい。そのため、補助容量２５の他方の電極の電圧Ｖsubが半導体層の電位、即ち、駆動トランジスタ２２のソース電位Ｖsに対して閾値電圧Ｖth付近になってしまうと、補助容量２５の容量値Ｃsubが大きい画素と、当該容量値Ｃsubが小さい画素とが同一パネル内に混在することになる。図１３において、補助容量２５の容量値Ｃsubが大きい画素の特性を一点鎖線で示し、補助容量２５の容量値Ｃsubが小さい画素の特性を二点鎖線で示している。
【０１１３】
そして、補助容量２５の容量値Ｃsubが大きい画素については、図１４に一点鎖線で示すように、駆動トランジスタ２２のソース電圧Ｖsの上昇量が小さいため輝度が高くなる。一方、補助容量２５の容量値Ｃsubが小さい画素については、図１４に二点鎖線で示すように、駆動トランジスタ２２のソース電圧Ｖsの上昇量が小さいため輝度が低くなる。このように、同一パネル内に輝度が高い画素と輝度が低い画素とが混在することになるため、当該輝度のばらつきが輝度ムラとして視認される。
【０１１４】
［２−２．実施例２］
次に、実施例２に係る画素回路について説明する。実施例２に係る画素回路は回路構成として、図１０に示した実施例１に係る画素回路と同じ回路構成を採る。すなわち、補助容量２５の他方の電極をオープン状態とする。そして、実施例１では、補助容量２５の他方の電極に対して一定の電圧Ｖsubを与えるようにしていたのに対して、実施例２では、当該他方の電極に対して与える電圧Ｖsubをパルス化する構成を採る。
【０１１５】
具体的には、図１５のタイミング波形図に示すように、補助容量２５の容量値Ｃsubが大きいまま変化して欲しくない期間では、パルス化された電圧Ｖsubを高電圧ＶHとする。ここで、高電圧ＶHは、先述したことから明らかなように、高階調の映像信号の書込み時の駆動トランジスタ２２のソース電位に対して電圧値Ｖ1以上の電圧である。補助容量２５の容量値Ｃsubが大きいまま変化して欲しくない期間は、電源供給線３２の電位ＤＳが第１電源電位Ｖccpとなる期間である。そして、補助容量２５の容量値Ｃsubが大きいまま変化して欲しくない期間以外の期間では、パルス化された電圧Ｖsubを低電圧ＶLとする。
【０１１６】
半導体層とメタル層との間に形成される容量は、メタル層に電圧を印加し続けると、特性がエンハンスメントにシフトしてしまうことから信頼性が懸念される。また、エンハンスメントにシフトするスピードも画素によって違うため、当該スピードの違いによって画素間で容量値にばらつきが生じる。
【０１１７】
このような理由から、電圧Ｖsubをパルス化し、メタル層に電圧を印加し続けないようにする、換言すれば、補助容量２５の両端間に対する電圧の印加時間をできるたけ短くすることで、補助容量２５の信頼性を確保することができる。
【０１１８】
特に、有機ＥＬ素子２１の消光期間では、駆動トランジスタ２２のソース電位Ｖｓが電源供給線３２の電位ＤＳの第２電源電位Ｖiniとなることから、パルス化された電圧Ｖsubの低電圧ＶLを第２電源電位Ｖiniとする。このように、補助容量２５の容量値Ｃsubが大きいまま変化して欲しくない期間以外の期間では、補助容量２５の他方の電極の電位を第２電源電位Ｖiniに落とすことにより、補助容量２５の両端間の電圧は０Ｖとなる。そうすることで、補助容量２５の信頼性をより確実に確保できるため、容量の信頼性に起因する輝度ムラや輝度低下を防ぐことができる。
【０１１９】
図１６は、実施例２に係る駆動タイミング例を示すタイミング波形図である。図１６には、ｉ−１行目とｉ行目の２つの画素行（ライン）についての走査線３１の電位（走査信号）ＷＳ、電源供給線３２の電位ＤＳ、及び、パルス化された電圧Ｖsubの各波形を示している。
【０１２０】
図１６に示すように、パルス化された電圧Ｖsubについては、１ライン（１行）毎に１Ｈ（１水平期間）ずらし、また、電源供給線３２の電位ＤＳに同期させることが望ましい。そして、上述したように、パルス化された電圧Ｖsubの高電圧ＶHを、高階調の映像信号の書込み時の駆動トランジスタ２２のソース電位に対して電圧値Ｖ1以上の電圧とし、低電圧ＶLを、電源供給線３２の電位ＤＳの第２電源電位Ｖiniとする。
【０１２１】
補助容量２５の他方の電極に対してパルス化された電圧Ｖsubを供給する、実施例２に係る駆動タイミング例を実現するためのパネル構成例を図１７に示す。
【０１２２】
図１７に示すように、走査回路として、書込み走査回路４０及び電源供給走査回路５０に加えて、補助容量２５を生成するための容量生成走査回路８０を例えば表示パネル７０上に設けるようにする。この容量生成走査回路８０は、電源供給走査回路５０の動作、具体的には、電源供給線３２の電位ＤＳに同期に同期して、画素行を順に走査しつつパルス化された電圧Ｖsub1〜Ｖsubmを順次出力し、走査線３５1〜３５mを通して各画素２０の補助容量２５の他方の電極に供給する。
【０１２３】
（実施例２の変形例）
実施例２では、補助容量２５の他方の電極に対してパルス化された電圧Ｖsubを供給する駆動タイミング例を実現するために、補助容量２５を生成するための容量生成走査回路８０を専用に備える構成を採っているが、その変形例として次の構成を採ることも可能である。すなわち、電圧Ｖsubをパルス化するという観点からすれば、図１８に示すように、前段（１行前）の画素行に属する電源供給線３２の電位ＤＳをパルス化された電圧Ｖsubとして供給する構成を採ることも可能である。これを実現するには、補助容量２５の他方の電極を前段の画素行に属する電源供給線３２に接続すればよい。
【０１２４】
何故ならば、電源供給線３２の電位ＤＳの高電位側が高階調の映像信号の書込み時の駆動トランジスタ２２のソース電位に対して電圧値Ｖ1以上であり、低電位側が第２電源電位Ｖiniであり、電源供給線３２の電位ＤＳは、先述した電圧Ｖsubの電位の条件を満足するからである。この場合、補助容量２５の他方の電極に印加される電圧Ｖsubのタイミングが実施例２の場合のタイミングに対して１Ｈのずれが生じるが、当該１Ｈのずれを無視できる程度のものであるとすれば、基本的に、実施例２の場合と同様の作用、効果を得ることができることになる。
【０１２５】
＜３．適用例＞
上記実施形態では、駆動トランジスタ２２及び書込みトランジスタ２３の２つのトランジスタと、保持容量２４及び補助容量２５の２つの容量素子を有する画素回路に適用した場合を例に挙げて説明したが、本開示は当該画素回路への適用に限られるものではない。すなわち、更に多い数のトランジスタを有する画素回路や、更に多い数の容量素子を有する画素回路等に対しても適用可能である。
【０１２６】
また、上記実施形態においては、有機ＥＬ表示装置に適用した場合を例に挙げて説明したが、本開示はこの適用例に限られるものではない。具体的には、本開示は、無機ＥＬ素子、ＬＥＤ素子、半導体レーザー素子など、デバイスに流れる電流値に応じて発光輝度が変化する電流駆動型の電気光学素子（発光素子）を用いた表示装置全般に対して適用可能である。更には、電流駆動型の電気光学素子を用いた表示装置以外にも、液晶表示装置やプラズマ表示装置等、画素内に容量素子を有する構成を採る表示装置全般に対して適用可能である。
【０１２７】
＜４．電子機器＞
以上説明した本開示による表示装置は、電子機器に入力された映像信号、若しくは、電子機器内で生成した映像信号を、画像若しくは映像として表示するあらゆる分野の電子機器の表示部（表示装置）に適用できる。一例として、図１９〜図２３に示す様々な電子機器、例えば、デジタルカメラ、ノート型パーソナルコンピュータ、携帯電話等の携帯端末装置、ビデオカメラなどの表示部に適用することが可能である。
【０１２８】
先述した実施形態の説明から明らかなように、本開示による表示装置によれば、画素内に作り込む容量素子を、メタル層−半導体層間に容量素子を形成するに当たって、容量素子の信頼性を確保し、輝度ムラや輝度低下を防ぐことができる。従って、あらゆる分野の電子機器において、その表示部として本開示による表示装置を用いることで、高品位の表示画像を得ることができる。
【０１２９】
本開示による表示装置は、封止された構成のモジュール形状のものをも含む。一例として、画素アレイ部に透明なガラス等の対向部が貼り付けられて形成された表示モジュールが該当する。尚、表示モジュールには、外部から画素アレイ部への信号等を入出力するための回路部やＦＰＣ（フレキシブルプリントサーキット）等が設けられていてもよい。
【０１３０】
以下に、本開示が適用される電子機器の具体例について説明する。
【０１３１】
図１９は、本開示が適用されるテレビジョンセットの外観を示す斜視図である。本適用例に係るテレビジョンセットは、フロントパネル１０２やフィルターガラス１０３等から構成される映像表示画面部１０１を含み、その映像表示画面部１０１として本開示による表示装置を用いることにより作製される。
【０１３２】
図２０は、本開示が適用されるデジタルカメラの外観を示す斜視図であり、（Ａ）は表側から見た斜視図、（Ｂ）は裏側から見た斜視図である。本適用例に係るデジタルカメラは、フラッシュ用の発光部１１１、表示部１１２、メニュースイッチ１１３、シャッターボタン１１４等を含み、その表示部１１２として本開示による表示装置を用いることにより作製される。
【０１３３】
図２１は、本開示が適用されるノート型パーソナルコンピュータの外観を示す斜視図である。本適用例に係るノート型パーソナルコンピュータは、本体１２１に、文字等を入力するとき操作されるキーボード１２２、画像を表示する表示部１２３等を含み、その表示部１２３として本開示による表示装置を用いることにより作製される。
【０１３４】
図２２は、本開示が適用されるビデオカメラの外観を示す斜視図である。本適用例に係るビデオカメラは、本体部１３１、前方を向いた側面に被写体撮影用のレンズ１３２、撮影時のスタート／ストップスイッチ１３３、表示部１３４等を含み、その表示部１３４として本開示による表示装置を用いることにより作製される。
【０１３５】
図２３は、本開示が適用される携帯端末装置、例えば携帯電話機を示す外観図であり、（Ａ）は開いた状態での正面図、（Ｂ）はその側面図、（Ｃ）は閉じた状態での正面図、（Ｄ）は左側面図、（Ｅ）は右側面図、（Ｆ）は上面図、（Ｇ）は下面図である。本適用例に係る携帯電話機は、上側筐体１４１、下側筐体１４２、連結部（ここではヒンジ部）１４３、ディスプレイ１４４、サブディスプレイ１４５、ピクチャーライト１４６、カメラ１４７等を含んでいる。そして、ディスプレイ１４４やサブディスプレイ１４５として本開示による表示装置を用いることにより、本適用例に係る携帯電話機が作製される。
【０１３６】
＜５．本開示の構成＞
（１）電気光学素子及びトランジスタを含む画素が配置されて成り、
前記画素は、前記トランジスタのゲート電極と同じ層のメタル層と、前記トランジスタのソース領域及びドレイン領域を形成する半導体層との間に、前記メタル層に電圧が印加されることによって形成される容量素子を有する
表示装置。
（２）前記メタル層に印加する電圧は、前記半導体層の表面にチャネルを形成できる電圧である
前記（１）に記載の表示装置。
（３）前記メタル層に印加する電圧は、前記メタル層と前記半導体層との間の誘電体の容量をＣ0、前記メタル層と前記半導体層との間の容量をＣとするとき、Ｃ／Ｃ0＝１となる電圧値以上である
前記（２）に記載の表示装置。
（４）前記容量素子は、前記電気光学素子の等価容量の補助として用いられる
前記（１）から前記（３）のいずれかに記載の表示装置。
（５）前記トランジスタは、前記電気光学素子に対して直列に接続され、当該電気光学素子を駆動する駆動トランジスタであり、
前記容量素子は、その一方の電極が前記駆動トランジスタのソース／ドレイン電極に接続されている
前記（４）に記載の表示装置。
（６）前記容量素子は、前記メタル層に印加する電圧として一定の電圧が他方の電極に与えられる
前記（５）に記載の表示装置。
（７）前記画素は、行列状に配置されて画素アレイ部を構成しており、
前記一定の電圧は、前記容量素子の他方の電極に行単位で繋がる電圧供給ラインを通して前記容量素子の他方の電極に与えられる
前記（６）に記載の表示装置。
（８）前記容量素子の他方の電極に行単位で繋がる電圧供給ラインを前記画素アレイ部の外周部で束ねることによって当該画素アレイ部の周りに環状の共通電圧供給ラインが形成されており、
前記一定の電圧は、前記環状の共通電圧供給ライン及び前記電圧供給ラインを通して前記容量素子の他方の電極に与えられる
前記（７）に記載の表示装置。
（９）前記画素アレイ部が形成されるパネルの両端部側に、前記環状の共通電圧供給ラインに繋がるパッドが形成されており、
前記一定の電圧は、前記パッド、前記環状の共通電圧供給ライン及び前記電圧供給ラインを通して前記容量素子の他方の電極に与えられる
前記（８）に記載の表示装置。
（１０）前記容量素子は、前記メタル層に印加する電圧としてパルス化された電圧が他方の電極に与えられる
前記（５）に記載の表示装置。
（１１）前記駆動トランジスタに電源を供給する電源供給線の電位は、前記電気光学素子を発光駆動する電流を供給するための第１電源電位と、前記電気光学素子に対して逆バイアスを掛けるための第２電源電位とで切り替え可能となっており、
前記パルス化された電圧は、前記電源供給線の電位が前記第１電源電位のときに高電位になる
前記（１０）に記載の表示装置。
（１２）前記パルス化された電圧は、低電位側が前記第２電源電位に設定されている
前記（１１）に記載の表示装置。
（１３）前記画素は、行列状に配置されて画素アレイ部を構成しており、
前記パルス化された電圧は、行単位で前記容量素子の他方の電極に与えられる
前記（１０）から前記（１２）のいずれかに記載の表示装置。
（１４）前記パルス化された電圧は、前記画素アレイ部を行単位に走査する走査回路から出力される
前記（１３）に記載の表示装置。
（１５）前記パルス化された電圧は、前段の画素行に属する前記電源供給線から与えられる
前記（１３）に記載の表示装置。
（１６）前記容量素子の他方の電極は、前段の画素行に属する前記電源供給線に接続されている
前記（１５）に記載の表示装置。
（１７）電気光学素子及びトランジスタを含む画素が配置されて成り、
前記画素は、前記トランジスタのゲート電極と同じ層のメタル層と、前記トランジスタのソース領域及びドレイン領域を形成する半導体層との間に、前記メタル層に電圧が印加されることによって形成される容量素子を有する
表示装置を有する電子機器。
【符号の説明】
【０１３７】
１０…有機ＥＬ表示装置、２０…画素（画素回路）、２１…有機ＥＬ素子、２２…駆動トランジスタ、２３…書込みトランジスタ、２４…保持容量、２５…補助容量、３０…画素アレイ部、３１（３１1〜３１m）…走査線、３２（３２1〜３２m）…電源供給線、３３（３３1〜３３n）…信号線、３４…共通電源供給線、４０…書込み走査回路、５０…電源供給走査回路、６０…信号出力回路、７０…表示パネル、８０…容量形成走査回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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