(57)【要約】【課題】パワーＭＯＳＦＥＴ等のパワー系半導体能動素子であってレジン封止型のものにおいては、チップ状態（またはレジン封止以外の実装形態）では良好なソースドレイン耐圧特性を示しても、レジン封止すると、耐圧特性が顕著に劣化する場合がある。また、レジン封止以外の実装形態においても、チップ上の界面電荷量の移動等によって、ソースドレイン耐圧特性が不安定になるという問題がある。【解決手段】本願発明は、第１導電型のドリフト領域がスーパジャンクション構造を有する樹脂封止型のパワー系半導体能動素子において、アクティブ領域の外部周辺に設けられたフローティングフィールドリングの位置が、主要部において、それが被覆する第２導電型のカラムの内端に、その内端が近接するように内側にシフト配置されているものである。【選択図】図７
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【特許請求の範囲】
【請求項１】
以下を含む半導体装置：
（ａ）パワーＭＯＳＦＥＴのソース電極が設けられた第１の主面及び前記パワーＭＯＳＦＥＴのドレイン電極が設けられた第２の主面を有する半導体チップ；
（ｂ）前記半導体チップの前記第１の主面側のほぼ全面の表面内に設けられた第１導電型のドリフト領域；
（ｃ）前記第１の主面上のほぼ中央部に設けられたほぼ矩形のアクティブセル領域、このアクティブセル領域の各辺に沿って、その外部に設けられた周辺サイド領域、および、前記アクティブセル領域の各コーナ部の外部に設けられた周辺コーナ領域；
（ｄ）前記セル領域のほぼ全面であって前記ドリフト領域に設けられた第１の配向を有する第１のスーパジャンクション構造；
（ｅ）前記第１のスーパジャンクション構造の前記第１の配向方向の前記アクティブセル領域の両側の各周辺サイド領域の前記ドリフト領域に設けられた前記第１のスーパジャンクション構造と直交する第２の配向を有する第２及び第３のスーパジャンクション構造；
（ｆ）前記第１のスーパジャンクション構造の前記第１の配向と直交する方向の前記アクティブセル領域の両側の各周辺サイド領域の前記ドリフト領域に設けられ、前記第１のスーパジャンクション構造とほぼ同一の配向を有する第４及び第５のスーパジャンクション構造；
（ｇ）前記アクティブセル領域の外端部であって前記ドリフト領域の表面に、前記アクティブセル領域を囲むように設けられた第２導電型の主接合領域；
（ｈ）前記主接合領域の外部において、前記アクティブセル領域を取り囲むように、前記第１の主面上に、絶縁膜を介して設けられた複数のフローティングフィールドプレート；
（ｉ）前記半導体チップの前記第１の主面側のほぼ全面を被覆する樹脂封止体、
ここで、各フローティングフィールドプレートの幅方向は、それが近接する第２導電型カラム周回領域の外端部を覆い、その中心線を超えて、且つ、その内端の前記アクティブセル領域側近傍を超えない範囲で延在している。
【請求項２】
前記１項の半導体装置において、更に、以下を含む：
（ｊ）前記ドリフト領域の表面に、前記主接合領域の外端に連結して、それを囲むように設けられた第２導電型の表面リサーフ領域。
【請求項３】
前記２項の半導体装置において、前記フローティングフィールドプレートは、前記第２導電型カラム周回領域ごとに設けられている。
【請求項４】
前記３項の半導体装置において、前記複数のフローティングフィールドプレートの各々は、各コーナ部が直角に折れ曲がる矩形枠形状を呈している。
【請求項５】
前記３項の半導体装置において、前記複数のフローティングフィールドプレートの各々は、各コーナ部がラウンドして曲がる矩形枠形状を呈している。
【請求項６】
前記３項の半導体装置において、更に、以下を含む：
（ｋ）前記主接合領域の外部であって前記ドリフト領域の表面に、それが近接する第２導電型カラム周回領域の内端に沿って、前記アクティブセル領域を囲むように設けられた第１導電型リング領域。
【請求項７】
前記６項の半導体装置において、前記第１導電型リング領域は、第２導電型カラム周回領域毎に設けられている。
【請求項８】
前記７項の半導体装置において、更に、以下を含む：
（ｌ）前記主接合領域の外部であって前記ドリフト領域の表面に、それが近接する第２導電型カラム周回領域の外端に沿って、前記アクティブセル領域を囲むように設けられた第２導電型リング領域。
【請求項９】
前記７項の半導体装置において、各周辺コーナ領域には、前記第２のスーパジャンクション構造とほぼ同一の幅及び配向を有するコーナ部スーパジャンクション構造が設けられている。
【請求項１０】
前記７項の半導体装置において、前記コーナ部スーパジャンクション構造は、その外側部がトリムされている。
【請求項１１】
以下を含む半導体装置：
（ａ）パワーＭＯＳＦＥＴのソース電極が設けられた第１の主面及び前記パワーＭＯＳＦＥＴのドレイン電極が設けられた第２の主面を有する半導体チップ；
（ｂ）前記半導体チップの前記第１の主面側のほぼ全面の表面内に設けられた第１導電型のドリフト領域；
（ｃ）前記第１の主面上のほぼ中央部に設けられたほぼ矩形のアクティブセル領域、このアクティブセル領域の各辺に沿って、その外部に設けられた周辺サイド領域、および、前記アクティブセル領域の各コーナ部の外部に設けられた周辺コーナ領域；
（ｄ）前記セル領域のほぼ全面であって前記ドリフト領域に設けられた第１の配向を有する第１のスーパジャンクション構造；
（ｅ）前記第１のスーパジャンクション構造の前記第１の配向方向の前記アクティブセル領域の両側の各周辺サイド領域の前記ドリフト領域に設けられた前記第１のスーパジャンクション構造と直交する第２の配向を有する第２及び第３のスーパジャンクション構造；
（ｆ）前記第１のスーパジャンクション構造の前記第１の配向と直交する方向の前記アクティブセル領域の両側の各周辺サイド領域の前記ドリフト領域に設けられ、前記第１のスーパジャンクション構造とほぼ同一の配向を有する第４及び第５のスーパジャンクション構造；
（ｇ）前記アクティブセル領域の外端部であって前記ドリフト領域の表面に、前記アクティブセル領域を囲むように設けられた第２導電型の主接合領域；
（ｈ）前記主接合領域の外部であって前記ドリフト領域の表面に、それが近接する第２導電型カラム周回領域の内端に沿って、前記アクティブセル領域を囲むように設けられた第１導電型リング領域；
（ｉ）前記半導体チップの前記第１の主面側のほぼ全面を被覆する樹脂封止体。
【請求項１２】
前記１１項の半導体装置において、前記第１導電型リング領域は、第２導電型カラム周回領域毎に設けられている。
【請求項１３】
前記１２項の半導体装置において、更に、以下を含む：
（ｊ）前記ドリフト領域の表面に、前記主接合領域の外端に連結して、それを囲むように設けられた第２導電型の表面リサーフ領域。
【請求項１４】
前記１３項の半導体装置において、更に、以下を含む：
（ｋ）前記主接合領域の外部において、前記アクティブセル領域を取り囲むように、前記第１の主面上に、絶縁膜を介して設けられた複数のフローティングフィールドプレート。
【請求項１５】
前記１４項の半導体装置において、前記フローティングフィールドプレートは、前記第２導電型カラム周回領域ごとに設けられている。
【請求項１６】
前記１５項の半導体装置において、更に、以下を含む：
（ｌ）前記主接合領域の外部であって前記ドリフト領域の表面に、それが近接する第２導電型カラム周回領域の外端に沿って、前記アクティブセル領域を囲むように設けられた第２導電型リング領域。
【請求項１７】
前記１５項の半導体装置において、各周辺コーナ領域には、前記第２のスーパジャンクション構造とほぼ同一の幅及び配向を有するコーナ部スーパジャンクション構造が設けられている。
【請求項１８】
前記１５項の半導体装置において、前記コーナ部スーパジャンクション構造は、その外側部がトリムされている。
【請求項１９】
前記１５項の半導体装置において、前記複数のフローティングフィールドプレートの少なくとも一部は、前記絶縁膜に段差を有する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置（または半導体集積回路装置）におけるセル周辺レイアウト技術または高耐圧化技術に適用して有効な技術に関する。
【背景技術】
【０００２】
日本特開２００７−１１６１９０号公報（特許文献１）または、これに対応する米国特許公開２００５−０９８８２６号公報（特許文献２）には、マルチエピタキシ（Ｍｕｌｔｉ−Ｅｐｉｔａｘｙ）方式やトレンチ（Ｔｒｅｎｃｈ）絶縁膜埋め込み方式（トレンチ内イオン注入方式）で製造されるスーパジャンクション（Ｓｕｐｅｒ−Ｊｕｎｃｔｉｏｎ）構造を有するパワーＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）のセル領域周辺レイアウトに関して、種々の構造が開示されている。たとえば、Ｐ−リサーフ（Ｒｅｓｕｒｆ）領域、トレンチ内イオン注入方式によるリング状周辺Ｐ型ドリフト領域、トレンチ絶縁膜埋め込み方式による垂直配列の直線状周辺Ｐ型ドリフト領域および分割された垂直/平行配列の直線状周辺Ｐ型ドリフト領域等である。
【０００３】
日本特開昭５９−７６４６６号公報（特許文献３）または、これに対応する米国特許第４６９１２２４号公報（特許文献４）には、シリコン系プレーナ（Ｐｌａｎａｒ）型半導体装置において、主接合の周りに複数のフィールドリミッティングリング（Ｆｉｅｌｄ  Ｌｉｍｉｔｉｎｇ  Ｒｉｎｇ）を配置するととともに、絶縁膜状に、これに接続され、アクティブ領域の主接合側へ向けて内側に延びるフィールドプレート（Ｆｉｅｌｄ  Ｐｌａｔｅ）を設けることにより耐圧を向上させる技術が開示されている。
【０００４】
日本特開平６−９７４６９号公報（特許文献５）または、これに対応する米国特許第５８０４８６８号公報（特許文献６）には、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ）において、外部からの電荷の影響を受けないように、たとえば、アクティブ領域の主接合とフィールドリミッティングリングの境界領域周辺の絶縁膜上に、フローティングとされたフィールドプレート，すなわち、フローティングフィールドプレート（Ｆｌｏａｔｉｎｇ  Ｆｉｅｌｄ  Ｐｌａｔｅ）を配置する技術が開示されている。
【０００５】
Ｔｒａｊｋｏｖｉｃ外３名の論文（非特許文献１）には、パワーＭＯＳＦＥＴ（Ｐｏｗｅｒ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）のターミネーション（Ｔｅｒｍｉｎａｔｉｏｎ）領域において、Ｐ＋型フィールドリミッティングリングの両端に濃度が低く且つ浅いＰ型領域（アクティブ領域側）およびＮ型領域（チップエッジ側）を設けることにより、外部電荷による耐圧の低下を防止する技術が開示されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００７−１１６１９０号公報
【特許文献２】米国特許公開２００５−０９８８２６号公報
【特許文献３】特開昭５９−７６４６６号公報
【特許文献４】米国特許第４６９１２２４号公報
【特許文献５】特開平６−９７４６９号公報
【特許文献６】米国特許第５８０４８６８号公報
【非特許文献】
【０００７】
【非特許文献１】Ｔ．Ｔｒａｊｋｏｖｉｃ外３名，”Ｔｈｅ  ｅｆｆｅｃｔ  ｏｆ  ｓｔａｔｉｃ  ａｎｄ  ｄｙｎａｍｉｃ  ｐａｒａｓｉｔｉｃ  ｃｈａｒｇｅ  ｉｎ  ｔｈｅ  ｔｅｒｍｉｎａｔｉｏｎ  ａｒｅａ  ｏｆ  ｈｉｇｈ  ｖｏｌｔａｇｅ  ｄｅｖｉｃｅｓ  ａｎｄ  ｐｏｓｓｉｂｌｅ  ｓｏｌｕｔｉｏｎｓ”、ｐａｇｅ  ２６３−２６６，ＩＳＰＳＤ’２０００，  Ｍａｙ  ２２−２５，  Ｔｏｕｌｏｕｓｅ，  Ｆｒａｎｃｅ．
【発明の概要】
【発明が解決しようとする課題】
【０００８】
パワーＭＯＳＦＥＴ等のパワー系半導体能動素子であってレジン封止型のものにおいては、チップ状態（またはレジン封止以外の実装形態）では良好なソースドレイン耐圧特性を示しても、レジン封止すると、耐圧特性が顕著に劣化する場合がある。また、レジン封止以外の実装形態においても、チップ上の界面電荷量の移動等によって、ソースドレイン耐圧特性が不安定になるという問題がある。
【０００９】
更に、本願発明者が検討したところによると、通常、エッジターミネーション（Ｅｄｇｅ  Ｔｅｒｍｉｎａｔｉｏｎ）に利用されるフローティングフィールドリング（Ｆｌｏａｔｉｎｇ  Ｆｉｅｌｄ  Ｒｉｎｇ）および、これに接続されたフィールドプレートは、スーパジャンクション構造と、レイアウト上の制約が大きくなり、フローティングフィールドプレート以外の電界緩和手段は使い勝手が悪い等の問題がある。
【００１０】
本願発明は、これらの課題を解決するためになされたものである。
【００１１】
本発明の目的は、信頼性の高い半導体装置を提供することにある。
【００１２】
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１３】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【００１４】
すなわち、本願の一つの発明は、第１導電型のドリフト領域がスーパジャンクション構造を有する樹脂封止型のパワー系半導体能動素子において、アクティブ領域の外部周辺に設けられたフローティングフィールドリングの位置が、主要部において、それが被覆する第２導電型のカラムの内端に、その内端が近接するように内側にシフト配置されているものである。
【発明の効果】
【００１５】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。
【００１６】
すなわち、第１導電型のドリフト領域がスーパジャンクション構造を有する樹脂封止型等のパワー系半導体能動素子において、アクティブ領域の外部周辺に設けられたフローティングフィールドリングの位置が、主要部において、それが被覆する第２導電型のカラムの内端に、その内端が近接するように内側にシフト配置されているので、空乏層の伸びを押し戻す作用により、空乏層がウォークアウト（Ｗａｌｋ−ｏｕｔ）することでスーパジャンクション構造の端部において電界集中することによる耐圧の劣化を防止することができる。
【図面の簡単な説明】
【００１７】
【図１】本願の各実施の形態の半導体装置であるスーパジャンクション構造を有するパワーＭＯＳＦＥＴ等のパッケージの斜視図である。
【図２】図１のパッケージの封止樹脂を取り去った状態の要部上面図である。
【図３】図２のＢ−Ｂ’断面に対応するパッケージ（封止樹脂で封止された状態）の断面図である。
【図４】本願の実施の形態１の半導体装置の一例であるスーパジャンクション構造を有するパワーＭＯＳＦＥＴのチップ全体上面図（主に表面領域）である。
【図５】本願の実施の形態１の半導体装置の一例であるスーパジャンクション構造を有するパワーＭＯＳＦＥＴのチップ全体上面図（主に不純物ドープ構造等）である。
【図６】図４のチップコーナ部切出領域Ｒ１に対応するチップ局所上面図である。
【図７】図６のＸ−Ｘ’断面に対応するチップ局所断面図である。
【図８】図６のＹ−Ｙ’断面に対応するチップ局所断面図である。
【図９】図６のフローティングフィールドプレートとＰカラム領域との位置関係を示すデバイス模式断面図である。
【図１０】図４のアクティブセル部切出領域Ｒ２Ａ−Ａ’断面に対応するチップ局所断面図（アクティブセル２セル分）である。
【図１１】本願の実施の形態１の半導体装置に対応するウエハプロセス（トレンチ形成工程）を説明するための図７に示すデバイス部分のウエハ断面図である。
【図１２】本願の実施の形態１の半導体装置に対応するウエハプロセス（トレンチ形成用ハードマスク除去工程）を説明するための図７に示すデバイス部分のウエハ断面図である。
【図１３】本願の実施の形態１の半導体装置に対応するウエハプロセス（トレンチ内Ｐ型エピタキシャル層埋め込み工程）を説明するための図７に示すデバイス部分のウエハ断面図である。
【図１４】本願の実施の形態１の半導体装置に対応するウエハプロセス（ＣＭＰ工程）を説明するための図７に示すデバイス部分のウエハ断面図である。
【図１５】本願の実施の形態１の半導体装置に対応するウエハプロセス（Ｐ−型表面リサーフ領域導入工程）を説明するための図７に示すデバイス部分のウエハ断面図である。
【図１６】本願の実施の形態１の半導体装置に対応するウエハプロセス（フィールド酸化膜パターニング工程）を説明するための図７に示すデバイス部分のウエハ断面図である。
【図１７】本願の実施の形態１の半導体装置に対応するウエハプロセス（Ｐボディ領域導入工程）を説明するための図７に示すデバイス部分のウエハ断面図である。
【図１８】本願の実施の形態１の半導体装置に対応するウエハプロセス（ゲート絶縁膜形成工程）を説明するための図７に示すデバイス部分のウエハ断面図である。
【図１９】本願の実施の形態１の半導体装置に対応するウエハプロセス（ゲートポリシリコン膜形成工程）を説明するための図７に示すデバイス部分のウエハ断面図である。
【図２０】本願の実施の形態１の半導体装置に対応するウエハプロセス（ゲート電極パターニング工程）を説明するための図７に示すデバイス部分のウエハ断面図である。
【図２１】本願の実施の形態１の半導体装置に対応するウエハプロセス（ソース領域形成工程）を説明するための図７に示すデバイス部分のウエハ断面図である。
【図２２】本願の実施の形態１の半導体装置に対応するウエハプロセス（層間絶縁膜形成工程）を説明するための図７に示すデバイス部分のウエハ断面図である。
【図２３】本願の実施の形態１の半導体装置に対応するウエハプロセス（コンタクトホール形成工程）を説明するための図７に示すデバイス部分のウエハ断面図である。
【図２４】本願の実施の形態１の半導体装置に対応するウエハプロセス（コンタクトホール延長＆ボディコンタクト領域導入工程）を説明するための図７に示すデバイス部分のウエハ断面図である。
【図２５】本願の実施の形態１の半導体装置に対応するウエハプロセス（アルミニウム系導電膜形成工程）を説明するための図７に示すデバイス部分のウエハ断面図である。
【図２６】図４のチップコーナ部切出領域Ｒ１に対応する本願の実施の形態２の半導体装置の一例であるスーパジャンクション構造を有するパワーＭＯＳＦＥＴのチップ局所上面図である。
【図２７】図２６のＸ−Ｘ’断面に対応するチップ局所断面図である。
【図２８】図２６のＹ−Ｙ’断面に対応するチップ局所断面図である。
【図２９】図２７及び図２８のＮリング領域とＰカラム領域との関係を説明するためのデバイス模式断面図である。
【図３０】本願の実施の形態２の半導体装置に対応するウエハプロセス（Ｎリング領域導入工程）を説明するための図２７に示すデバイス部分のウエハ断面図である。
【図３１】本願の実施の形態２の半導体装置に対応するウエハプロセス（Ｐ−型表面リサーフ領域導入工程）を説明するための図２７に示すデバイス部分のウエハ断面図である。
【図３２】図４のチップコーナ部切出領域Ｒ１に対応する本願の実施の形態３の半導体装置の一例であるスーパジャンクション構造を有するパワーＭＯＳＦＥＴのチップ局所上面図である。
【図３３】図３２のＸ−Ｘ’断面に対応するチップ局所断面図である。
【図３４】図３２のＹ−Ｙ’断面に対応するチップ局所断面図である。
【図３５】図３３及び図３４のＮリング領域（Ｐリング領域）とＰカラム領域との関係を説明するためのデバイス模式断面図である。
【図３６】本願の実施の形態３の半導体装置に対応するウエハプロセス（Ｐリング領域導入工程）を説明するための図３３に示すデバイス部分のウエハ断面図である。
【図３７】本願の実施の形態３の半導体装置に対応するウエハプロセス（Ｐ−型表面リサーフ領域導入工程）を説明するための図３３に示すデバイス部分のウエハ断面図である。
【図３８】本願の実施の形態１から３の半導体装置における各構成要素（カラムレイアウト）の変形例（非対称標準配列）を説明するための図５のチップコーナ部切出領域Ｒ１に対応するチップ局所上面図（より実際に近いもの）である。
【図３９】本願の実施の形態１から３の半導体装置における各構成要素（カラムレイアウト）の変形例（非対称トリム配列）を説明するための図５のチップコーナ部切出領域Ｒ１に対応するチップ局所上面図（より実際に近いもの）である。
【図４０】本願の実施の形態１から３の半導体装置における各構成要素（カラムレイアウト）の変形例（対称Ｌ字配列）を説明するための図５のチップコーナ部切出領域Ｒ１に対応するチップ局所上面図（より実際に近いもの）である。
【図４１】本願の実施の形態１から３の半導体装置における各構成要素（フローティングフィールドプレートレイアウト）の変形例（コーナ部直角屈曲配列）を説明するための図５のチップコーナ部切出領域Ｒ１に対応するチップ局所上面図（より実際に近いもの）である。
【図４２】本願の実施の形態１から３の半導体装置における各構成要素（フローティングフィールドプレートレイアウト）の変形例（コーナ部ラウンド屈曲配列）を説明するための図５のチップコーナ部切出領域Ｒ１に対応するチップ局所上面図（より実際に近いもの）である。
【図４３】本願の実施の形態１から３の半導体装置における各構成要素（Ｎリング領域）の変形例（コーナ部直角屈曲配列）を説明するための図５のチップコーナ部切出領域Ｒ１に対応するチップ局所上面図（より実際に近いもの）である。
【図４４】本願の実施の形態１から３の半導体装置における各構成要素（Ｎリング領域）の変形例（コーナ部ラウンド屈曲配列）を説明するための図５のチップコーナ部切出領域Ｒ１に対応するチップ局所上面図（より実際に近いもの）である。
【図４５】本願の実施の形態１から３の半導体装置における各構成要素（フローティングフィールドプレート）の変形例（ステップ付絶縁膜型ＦＦＰ）を説明するための図７又は図２５に示すフローティングフィールドプレートとＰカラム領域との位置関係等を示すデバイス模式断面図である。
【図４６】本願の実施の形態１から３の半導体装置の構造を説明するための模式的チップ上面図（その１）である。
【図４７】本願の実施の形態１から３の半導体装置の構造を説明するための模式的チップ上面図（その２）である。
【図４８】本願の実施の形態１のシフトＦＦＰの効果を説明するためのデータプロット図である。
【図４９】本願の実施の形態２のＮリング領域の効果を説明するためのデータプロット図である。
【発明を実施するための形態】
【００１８】
〔実施の形態の概要〕
先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。
【００１９】
１．以下を含む半導体装置：
（ａ）パワーＭＯＳＦＥＴのソース電極が設けられた第１の主面及び前記パワーＭＯＳＦＥＴのドレイン電極が設けられた第２の主面を有する半導体チップ；
（ｂ）前記半導体チップの前記第１の主面側のほぼ全面の表面内に設けられた第１導電型のドリフト領域；
（ｃ）前記第１の主面上のほぼ中央部に設けられたほぼ矩形のアクティブセル領域、このアクティブセル領域の各辺に沿って、その外部に設けられた周辺サイド領域、および、前記アクティブセル領域の各コーナ部の外部に設けられた周辺コーナ領域；
（ｄ）前記セル領域のほぼ全面であって前記ドリフト領域に設けられた第１の配向を有する第１のスーパジャンクション構造；
（ｅ）前記第１のスーパジャンクション構造の前記第１の配向方向の前記アクティブセル領域の両側の各周辺サイド領域の前記ドリフト領域に設けられた前記第１のスーパジャンクション構造と直交する第２の配向を有する第２及び第３のスーパジャンクション構造；
（ｆ）前記第１のスーパジャンクション構造の前記第１の配向と直交する方向の前記アクティブセル領域の両側の各周辺サイド領域の前記ドリフト領域に設けられ、前記第１のスーパジャンクション構造とほぼ同一の配向を有する第４及び第５のスーパジャンクション構造；
（ｇ）前記アクティブセル領域の外端部であって前記ドリフト領域の表面に、前記アクティブセル領域を囲むように設けられた第２導電型の主接合領域；
（ｈ）前記主接合領域の外部において、前記アクティブセル領域を取り囲むように、前記第１の主面上に、絶縁膜を介して設けられた複数のフローティングフィールドプレート；
（ｉ）前記半導体チップの前記第１の主面側のほぼ全面を被覆する樹脂封止体、
ここで、各フローティングフィールドプレートの幅方向は、それが近接する第２導電型カラム周回領域の外端部を覆い、その中心線を超えて、且つ、その内端の前記アクティブセル領域側近傍を超えない範囲で延在している。
【００２０】
２．前記１項の半導体装置において、更に、以下を含む：
（ｊ）前記ドリフト領域の表面に、前記主接合領域の外端に連結して、それを囲むように設けられた第２導電型の表面リサーフ領域。
【００２１】
３．前記１または２項の半導体装置において、前記フローティングフィールドプレートは、前記第２導電型カラム周回領域ごとに設けられている。
【００２２】
４．前記１から３項のいずれか一つの半導体装置において、前記複数のフローティングフィールドプレートの各々は、各コーナ部が直角に折れ曲がる矩形枠形状を呈している。
【００２３】
５．前記１から３項のいずれか一つの半導体装置において、前記複数のフローティングフィールドプレートの各々は、各コーナ部がラウンドして曲がる矩形枠形状を呈している。
【００２４】
６．前記１から５項のいずれか一つの半導体装置において、更に、以下を含む：
（ｋ）前記主接合領域の外部であって前記ドリフト領域の表面に、それが近接する第２導電型カラム周回領域の内端に沿って、前記アクティブセル領域を囲むように設けられた第１導電型リング領域。
【００２５】
７．前記１から６項のいずれか一つの半導体装置において、前記第１導電型リング領域は、第２導電型カラム周回領域毎に設けられている。
【００２６】
８．前記７項の半導体装置において、更に、以下を含む：
（ｌ）前記主接合領域の外部であって前記ドリフト領域の表面に、それが近接する第２導電型カラム周回領域の外端に沿って、前記アクティブセル領域を囲むように設けられた第２導電型リング領域。
【００２７】
９．前記１から８項のいずれか一つの半導体装置において、各周辺コーナ領域には、前記第２のスーパジャンクション構造とほぼ同一の幅及び配向を有するコーナ部スーパジャンクション構造が設けられている。
【００２８】
１０．前記１から８項のいずれか一つの半導体装置において、前記コーナ部スーパジャンクション構造は、その外側部がトリムされている。
【００２９】
１１．以下を含む半導体装置：
（ａ）パワーＭＯＳＦＥＴのソース電極が設けられた第１の主面及び前記パワーＭＯＳＦＥＴのドレイン電極が設けられた第２の主面を有する半導体チップ；
（ｂ）前記半導体チップの前記第１の主面側のほぼ全面の表面内に設けられた第１導電型のドリフト領域；
（ｃ）前記第１の主面上のほぼ中央部に設けられたほぼ矩形のアクティブセル領域、このアクティブセル領域の各辺に沿って、その外部に設けられた周辺サイド領域、および、前記アクティブセル領域の各コーナ部の外部に設けられた周辺コーナ領域；
（ｄ）前記セル領域のほぼ全面であって前記ドリフト領域に設けられた第１の配向を有する第１のスーパジャンクション構造；
（ｅ）前記第１のスーパジャンクション構造の前記第１の配向方向の前記アクティブセル領域の両側の各周辺サイド領域の前記ドリフト領域に設けられた前記第１のスーパジャンクション構造と直交する第２の配向を有する第２及び第３のスーパジャンクション構造；
（ｆ）前記第１のスーパジャンクション構造の前記第１の配向と直交する方向の前記アクティブセル領域の両側の各周辺サイド領域の前記ドリフト領域に設けられ、前記第１のスーパジャンクション構造とほぼ同一の配向を有する第４及び第５のスーパジャンクション構造；
（ｇ）前記アクティブセル領域の外端部であって前記ドリフト領域の表面に、前記アクティブセル領域を囲むように設けられた第２導電型の主接合領域；
（ｈ）前記主接合領域の外部であって前記ドリフト領域の表面に、それが近接する第２導電型カラム周回領域の内端に沿って、前記アクティブセル領域を囲むように設けられた第１導電型リング領域；
（ｉ）前記半導体チップの前記第１の主面側のほぼ全面を被覆する樹脂封止体。
【００３０】
１２．前記１１項の半導体装置において、前記第１導電型リング領域は、第２導電型カラム周回領域毎に設けられている。
【００３１】
１３．前記１１または１２項の半導体装置において、更に、以下を含む：
（ｊ）前記ドリフト領域の表面に、前記主接合領域の外端に連結して、それを囲むように設けられた第２導電型の表面リサーフ領域。
【００３２】
１４．前記１１から１３項のいずれか一つの半導体装置において、更に、以下を含む：
（ｋ）前記主接合領域の外部において、前記アクティブセル領域を取り囲むように、前記第１の主面上に、絶縁膜を介して設けられた複数のフローティングフィールドプレート。
【００３３】
１５．前記１４項の半導体装置において、前記フローティングフィールドプレートは、前記第２導電型カラム周回領域ごとに設けられている。
【００３４】
１６．前記１１から１５項のいずれか一つの半導体装置において、更に、以下を含む：
（ｌ）前記主接合領域の外部であって前記ドリフト領域の表面に、それが近接する第２導電型カラム周回領域の外端に沿って、前記アクティブセル領域を囲むように設けられた第２導電型リング領域。
【００３５】
１７．前記１１から１６項のいずれか一つの半導体装置において、各周辺コーナ領域には、前記第２のスーパジャンクション構造とほぼ同一の幅及び配向を有するコーナ部スーパジャンクション構造が設けられている。
【００３６】
１８．前記１１から１６項のいずれか一つの半導体装置において、前記コーナ部スーパジャンクション構造は、その外側部がトリムされている。
【００３７】
１９．前記１１から１８項のいずれか一つの半導体装置において、前記複数のフローティングフィールドプレートの少なくとも一部は、前記絶縁膜に段差を有する。
【００３８】
〔本願における記載形式、基本的用語、用法の説明〕
１．本願において、実施の態様の記載は、必要に応じて、便宜上複数のセクションに分けて記載する場合もあるが、特にそうでない旨明示した場合を除き、これらは相互に独立別個のものではなく、単一の例の各部分、一方が他方の一部詳細または一部または全部の変形例等である。また、原則として、同様の部分は繰り返しを省略する。また、実施の態様における各構成要素は、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、必須のものではない。
【００３９】
更に、本願において、「半導体装置」というときは、主に、各種トランジスタ（能動素子）単体、またはそれらを中心に、抵抗、コンデンサ等を半導体チップ等（たとえば単結晶シリコン基板）上に集積したものをいう。ここで、各種トランジスタの代表的なものとしては、ＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）に代表されるＭＩＳＦＥＴ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）を例示することができる。このとき、各種単体トランジスタの代表的なものとしては、パワーＭＯＳＦＥＴやＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ）を例示することができる。
【００４０】
なお、本願において、「半導体能動素子」とは、トランジスタ、ダイオード等を指す。
【００４１】
２．同様に実施の態様等の記載において、材料、組成等について、「ＡからなるＸ」等といっても、特にそうでない旨明示した場合および文脈から明らかに、そうでない場合を除き、Ａ以外の要素を主要な構成要素のひとつとするものを排除するものではない。たとえば、成分についていえば、「Ａを主要な成分として含むＸ」等の意味である。たとえば、「シリコン部材」等といっても、純粋なシリコンに限定されるものではなく、SiGe合金やその他シリコンを主要な成分とする多元合金、その他の添加物等を含む部材も含むものであることはいうまでもない。同様に、「酸化シリコン膜」、「酸化シリコン系絶縁膜」等と言っても、比較的純粋な非ドープ酸化シリコン(Undoped Silicon Dioxide)だけでなく、FSG（Fluorosilicate Glass）、TEOSベース酸化シリコン(TEOS-based silicon oxide)、SiOC(Silicon Oxicarbide)またはカーボンドープ酸化シリコン(Carbon-doped Silicon oxide)またはOSG(Organosilicate glass)、PSG(Phosphorus Silicate Glass)、BPSG(Borophosphosilicate Glass)等の熱酸化膜、CVD酸化膜、SOG(Spin ON Glass)、ナノクラスタリングシリカ（Nano-Clustering Silica:NCS）等の塗布系酸化シリコン、これらと同様な部材に空孔を導入したシリカ系Low-k絶縁膜（ポーラス系絶縁膜）、およびこれらを主要な構成要素とする他のシリコン系絶縁膜との複合膜等を含むことは言うまでもない。
【００４２】
また、酸化シリコン系絶縁膜と並んで、半導体分野で常用されているシリコン系絶縁膜としては、窒化シリコン系絶縁膜がある。この系統の属する材料としては、ＳｉＮ，ＳｉＣＮ，ＳｉＮＨ，ＳｉＣＮＨ等がある。ここで、「窒化シリコン」というときは、特にそうでない旨明示したときを除き、ＳｉＮおよびＳｉＮＨの両方を含む。同様に、「ＳｉＣＮ」というときは、特にそうでない旨明示したときを除き、ＳｉＣＮおよびＳｉＣＮＨの両方を含む。
【００４３】
３．同様に、図形、位置、属性等に関して、好適な例示をするが、特にそうでない旨明示した場合および文脈から明らかにそうでない場合を除き、厳密にそれに限定されるものではないことは言うまでもない。
【００４４】
４．さらに、特定の数値、数量に言及したときも、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、その特定の数値を超える数値であってもよいし、その特定の数値未満の数値でもよい。
【００４５】
５．「ウエハ」というときは、通常は半導体装置（半導体集積回路装置、電子装置も同じ）をその上に形成する単結晶シリコンウエハを指すが、エピタキシャルウエハ、ＳＯＩ基板、ＬＣＤガラス基板等の絶縁基板と半導体層等の複合ウエハ等も含むことは言うまでもない。
【００４６】
６．一般にスーパジャンクション構造は、ある導電型の半導体領域に反対導電型の柱状又は板状のカラム領域をチャージバランスが保たれるように、ほぼ等間隔に挿入したものである。本願において、トレンチフィル方式による「スーパジャンクション構造」に言及するときは、原則として、ある導電型の半導体領域に反対導電型の板状（通常は、平板状であるが屈曲又は屈折していてもよい）の「カラム領域」をチャージバランスが保たれるように、ほぼ等間隔に挿入したものである。実施の形態では、Ｎ型半導体層（たとえばドリフト領域）にＰ型カラムを平行に等間隔（Ｐ型カラムとＮカラムの厚さは以下の実施の形態のように相違しても良い）を置いて形成されたものについて説明する。また、各部分のＰ型カラムの厚さＷｐ（図９）は、その箇所によって相互に相違しても良いが、トレンチフィル方式で製造する場合は、相互に同一の厚さＷｐ（幅）であることが望ましい。これは、トレンチ幅が異なると、埋め込み特性が各部において、相違することとなるからである。
【００４７】
スーパジャンクション構造について、「配向」とは、そのスーパジャンクション構造を構成するＰ型カラムまたはＮ型カラムをチップの主面に対応して二次元的に見た場合（チップまたはウエハの主面に平行な面において）の長手方向を指す。
【００４８】
また、「周辺スーパジャンクション領域」とは、アクティブセル領域の周辺外部の領域、すなわち、周辺終端領域（Ｅｄｇｅ  Ｔｅｒｍｉｎａｔｉｏｎ  Ａｒｅａ）であって、そこに、スーパジャンクション構造が設けられた領域をいう。
【００４９】
更に、本願においては、周辺スーパジャンクション領域の主要な領域において（コーナ等の一部を除く）、空乏層が延びる自由度が、２のものを「２Ｄ−Ｒｅｓｕｒｆ構造」という。また、同自由度が、３のものを「３Ｄ−Ｒｅｓｕｒｆ構造」という。
【００５０】
本願において、リサーフ（Ｒｅｓｕｒｆ：Ｒｅｄｕｃｅｄ  Ｓｕｒｆａｃｅ  Ｆｉｅｌｄ  ）構造に関して、「表面リサーフ領域（具体的には「Ｐ−型リサーフ領域」）」または「ジャンクションターミネーションエクステンション（Ｊｕｎｃｔｉｏｎ  Ｔｅｒｍｉｎａｔｉｏｎ  Ｅｘｔｅｎｓｉｏｎ）」とは、ドリフト領域の表面領域に形成され、チャネル領域を構成するＰ型ボディ領域（Ｐ型ウエル領域）の端部に連結した同一導電型でそれよりも不純物濃度の低い領域（主接合に逆方向電圧が印加されたときに完全空乏化する程度の濃度である）を言う。通常、セル部を取り巻くようにリング状に形成される。また、「一般のフィールドプレート（Ｆｉｅｌｄ  Ｐｌａｔｅ）」とは、フローティングフィールドリング、ソース電位又はそれと等価な電位に接続された導電体膜パターンであって、絶縁膜を介してドリフト領域の表面（デバイス面）の上方に延在し、リング状にセル部を取り巻く部分を言う。一方、「フローティングフィールドプレート（Ｆｌｏａｔｉｎｇ  Ｆｉｅｌｄ  Ｐｌａｔｅ）」とは、一般のフィールドプレートと同様のものであるが、フローティングにされているものをいう（原則としてフローティングフィールドリングにも接続されていない）。
【００５１】
更に、「フローティングフィールドリング（Ｆｌｏａｔｉｎｇ  Ｆｉｅｌｄ  Ｒｉｎｇ）」または「フィールドリミッティングリング（Ｆｉｅｌｄ  Ｌｉｍｉｔｉｎｇ  Ｒｉｎｇ）」とは、ドリフト領域の表面（デバイス面）にＰ型ボディ領域（Ｐ型ウエル領域）とは分離して設けられ、それと同一導電形を有するとともに類似した濃度（主接合に逆方向電圧が印加されたときに完全空乏化しない程度の濃度である）を有し、リング状にセル部を1重又は多重に取り巻く不純物領域または不純物領域群を言う。
【００５２】
〔実施の形態の詳細〕
実施の形態について更に詳述する。各図中において、同一または同様の部分は同一または類似の記号または参照番号で示し、説明は原則として繰り返さない。
【００５３】
また、添付図面においては、却って、煩雑になる場合または空隙との区別が明確である場合には、断面であってもハッチング等を省略する場合がある。これに関連して、説明等から明らかである場合等には、平面的に閉じた孔であっても、背景の輪郭線を省略する場合がある。更に、断面でなくとも、空隙でないことを明示するために、ハッチングを付すことがある。
【００５４】
なお、各図に示すＰ型カラムの数は、図示の都合上、たとえば、周辺サイド領域等に関して、３か５本程度を示したが、実際は１０本程度を超える場合もある（因みに、チップ全体のＰ型カラムの数は、通常、数百本から数千本と考えられるが、図示の都合上、少ない本数で代表させている）。ここに示す例は、耐圧が数百ボルト程度のものを例にとり説明する。以下の例では、一例として数百ボルト程度（具体的には、たとえば６００ボルト程度）の耐圧の製品を例にとり説明する。
【００５５】
なお、本願発明者等によるスーパジャンクション構造を有するＭＯＳＦＥＴ等に関する特許出願としては、
たとえば日本特願第２００９−２６３６００号（日本出願日２００９年１１月１９日）、日本特願第２０１０−１０９９５７号（日本出願日２０１０年５月１２日）、日本特願第２０１０−８１９０５号（日本出願日２０１０年３月３１日）等がある。
【００５６】
１．本願の各実施の形態の半導体装置であるスーパジャンクション構造を有するパワーＭＯＳＦＥＴ等のパッケージ構造の一例等の説明（主に図１から図３）
ここでは、パッケージ形態を具体的に示すために典型的なレジン封止パッケージであるＴＯ−３Ｐ系を例にとり説明するが、ＴＯ−２２０系やその他のレジン封止パッケージ、レジン封止以外のパッケージ形態でもよいことはいうまでもない。
【００５７】
図１は本願の各実施の形態の半導体装置であるスーパジャンクション構造を有するパワーＭＯＳＦＥＴ等のパッケージの斜視図である。図２は図１のパッケージの封止樹脂を取り去った状態の要部上面図である。図３は図２のＢ−Ｂ’断面に対応するパッケージ（封止樹脂で封止された状態）の断面図である。これらに基づいて、本願の各実施の形態の半導体装置であるスーパジャンクション構造を有するパワーＭＯＳＦＥＴ等のパッケージ構造の一例等を説明する。
【００５８】
図１から図３に示すように、パッケージ本体は、レジン封止体５０であり、そこから上部に、たとえば銅系メタル製のヘッダ５２（ヒートシンク）が突出しており、下部からは、やはり銅系メタル製のゲート端子Ｇ、ドレイン端子Ｄ、およびソース端子Ｓが突出している。半導体チップ２は、そのデバイス面１ａ（第１の主面）を上に向けた状態で、銅系メタル製のダイパッド５３上にダイボンディングされており、ダイパッド５３の上下には、スリット５６が設けられている。ヘッダ５２および、それとダイパッド５３の境界部等（外に、たとえば外部リードの付け根部分等）には、溝５５が設けられている。これらのスリット５６や溝５５は、レジン封止体５０とこれらのメタル基材の一体性を確保するために設けられている。また、ヘッダ５２の中央部には、実装用の円形開口５７等が設けられている。半導体チップ２のデバイス面１ａには、アルミニウム系メタル等からなるメタルガードリング３、メタルソース電極５、メタルゲート電極７等が設けられており、これらと複数のワイヤボンディングリード５４の間には、たとえば銀ワイヤ等のボンディングワイヤ５８が接続されている。レジン封止体５０は、たとえば、リードフレーム（主材料としては、無酸素銅、銅錫合金、銅ジルコニウム合金等）や封止レジン材（レジンタブレット）を用いて、トランスファーモールド等によって形成される。封止レジン材は、たとえば、主樹脂材としてエポキシ系樹脂、硬化剤としてフェノールノボラック樹脂、触媒としてリン系又はアミン系化合物、充填材として溶融シリカ、可撓材としてシリコーン樹脂、カップリング材としてエポキシ系シラン化合物、内部離型剤としてカルナバまたはエステル化合物、その他、難燃剤、着色剤等を含む。
【００５９】
２．本願の実施の形態１の半導体装置の一例であるスーパジャンクション構造を有するパワーＭＯＳＦＥＴ等のデバイス構造（周辺２Ｄスーパジャンクション＋シフトＦＦＰ）等の説明（主に図４から図１０、図４６及び図４７）
この例では、シリコン系半導体基板に作られたプレーナ型パワーＭＯＳＦＥＴであって、ソースドレイン耐圧６００ボルト程度のものに例をとり具体的に説明する（プレーナ型パワーＭＯＳＦＥＴについては、以下のセクションでも同じ）が、その他の耐圧値を有するパワーＭＯＳＦＥＴその他のデバイスにも適用できることは言うまでもない。
【００６０】
図４は本願の実施の形態１の半導体装置の一例であるスーパジャンクション構造を有するパワーＭＯＳＦＥＴのチップ全体上面図（主に表面領域）である。図５は本願の実施の形態１の半導体装置の一例であるスーパジャンクション構造を有するパワーＭＯＳＦＥＴのチップ全体上面図（主に不純物ドープ構造等）である。図６は図４のチップコーナ部切出領域Ｒ１に対応するチップ局所上面図である。図７は図６のＸ−Ｘ’断面に対応するチップ局所断面図である。図８は図６のＹ−Ｙ’断面に対応するチップ局所断面図である。図９は図６のフローティングフィールドプレートとＰカラム領域との位置関係を示すデバイス模式断面図である。図１０は図４のアクティブセル部切出領域Ｒ２Ａ−Ａ’断面に対応するチップ局所断面図（アクティブセル２セル分）である。図４６は本願の実施の形態１から３の半導体装置の構造を説明するための模式的チップ上面図（その１）である。図４７は本願の実施の形態１から３の半導体装置の構造を説明するための模式的チップ上面図（その２）である。これらに基づいて、本願の実施の形態１の半導体装置の一例であるスーパジャンクション構造を有するパワーＭＯＳＦＥＴ等のデバイス構造（周辺２Ｄスーパジャンクション＋シフトＦＦＰ）等を説明する。
【００６１】
まず、チップ（通常、数ミリメートル角）の上面の模式的なレイアウトを説明する。図４に示すように、正方形又は長方形の板状のシリコン系半導体基板（個々のチップ２に分割する前はウエハ１である）上に素子を形成したパワーＭＯＳＦＥＴ素子チップ２は、中央部にあるメタルソース電極５（アルミニウム系電極）が主要な面積を占めている。メタルソース電極５の下方には、アクティブセル領域４が設けられており、その外端部は、Ｐ型主接合６（Ｐボディ領域の外縁部）となっている。Ｐ型主接合６の内側は、アクティブセル領域４の繰り返し構造部４ｒとなっている。リング状のＰ型主接合６の外側には、同じくリング状のＰ−型表面リサーフ領域８および、周辺スーパジャンクション領域９（周辺のドリフト領域１１に線状のＰカラム１２ｐとその間のＮ型ドリフト領域１１ｎがほぼ等間隔で周期的に配列された領域、又は、その集合領域。）が設けられている。ここで、Ｐ−型表面リサーフ領域８の外端は、たとえば周辺スーパジャンクション領域９の外端９ｅの近傍にある。
【００６２】
更にその周りには、アルミニウム系メタルガードリング３が設けられており、アルミニウム系メタルガードリング３とメタルソース電極５の間には、ポリシリコンゲート電極を外部に取り出すためのメタルゲート電極７が設けられている。なお、この図４（図５および図６についても同じ）では、周辺終端領域（Ｅｄｇｅ  Ｔｅｒｍｉｎａｔｉｏｎ  Ａｒｅａ）の構造をわかりやすくするために、誇張して幅広く描いている。
【００６３】
次に、チップ２の平面的の拡散構造、デバイスレイアウトを説明する。図５に示すように、チップ１の中央部には、アクティブセル領域４（この下部には、アクティブセル部スーパジャンクション構造１４すなわち第１のスーパジャンクション構造がある）が設けられており、その内部には、多数の線状ポリシリコンゲート電極１５が設けられている。更に、アクティブセル領域４の外縁部であり、それの周囲を取り囲むリング状Ｐ型主接合６の外部には、Ｐ型主接合６に連結して、アクティブセル領域４を取り囲むリング状Ｐ−型表面リサーフ領域８が設けられている。
【００６４】
次に、アクティブセル部スーパジャンクション構造１４すなわち第１のスーパジャンクション構造の周辺のスーパジャンクション構造、すなわち、周辺スーパジャンクション領域９（図４）について説明する。周辺サイド領域１６ａ、１６ｃには、それぞれアクティブセル部スーパジャンクション構造１４と連結し同一の配向を有する第２のスーパジャンクション構造１８および第３のスーパジャンクション構造１９が設けられている。一方、周辺サイド領域１６ｂ、１６ｄには、それぞれアクティブセル部スーパジャンクション構造１４と連結せず、それと直交する配向を有する第４のスーパジャンクション構造２１および第５のスーパジャンクション構造２２が設けられている。なお、このカラムレイアウトでは、各周辺コーナ領域１７ａ，１７ｂ，１７ｃ，１７ｄは、それらの下又は上の周辺サイド領域１６ｂ、１６ｄの周期性の延長領域となっている。
【００６５】
次に、図４のチップコーナ部切出領域Ｒ１の部分の図５の模式的な（Ｐカラム１２ｐの数を実際より減らして、各要素間の関係を明確にしたものである）拡大図を図６に示す。図６に示すように、Ｐ−型表面リサーフ領域８の外端は、全周に渡って、周辺スーパジャンクション領域９の外端９ｅの近傍にある。図４に示すように、アクティブセル領域内の繰り返し構造部４ｒには、Ｐ＋ボディコンタクト領域２３とポリシリコンゲート電極１５とが交互に繰り返す周期構造（１次元周期構造）が設けられている。更に、周辺スーパジャンクション領域９（図４）には、アクティブセル領域４を取り巻くように、複数のリング状のフローティングフィールドプレート３０（ＦＦＰ）が設けられている。
【００６６】
次に、図６のＸ−Ｘ’断面を図７に、Ｙ−Ｙ’断面を図８に示す。図７及び図８に示すように、チップ２の裏面１ｂのＮ＋ドレイン領域２５（Ｎ型単結晶シリコン基板）の表面には、メタル裏面ドレイン電極２４が設けられており、Ｎ＋ドレイン領域２５の上方は、ドリフト領域１１となっており、Ｎカラム１２ｎ、Ｐカラム１２ｐ（Ｐ型ドリフト領域）、Ｎ型ドリフト領域１１ｎ等から構成されている。ドリフト領域１１の表面領域には、Ｐ型主接合６（Ｐウエル、Ｐボディ領域またはその外縁部）が設けられており、Ｐボディ領域６内には、Ｎ＋ソース領域２６、Ｐ＋ボディコンタクト領域２３等が設けられている。Ｐ型主接合６の外部には、それに連結して、Ｐ−型表面リサーフ領域８が設けられており、チップ２の端部のＮ型ドリフト領域１１ｎの表面領域には、Ｎ＋チャンネルストップ領域３１、Ｐ＋チップ周辺コンタクト領域３２等が設けられている。一対のＮ＋ソース領域２６間の半導体表面には、ゲート絶縁膜２７を介して、ポリシリコンゲート電極１５が設けられており、このポリシリコンゲート電極１５およびフィールド絶縁膜３４上には、層間絶縁膜２９が設けられている。この層間絶縁膜２９上には、メタルソース電極５、メタルガードリング３等のアルミニウム系電極膜が形成されており、それぞれＮ＋ドレイン領域２５、Ｐ＋ボディコンタクト領域２３およびＮ＋チャンネルストップ領域３１、Ｐ＋チップ周辺コンタクト領域３２等と電気的に接続されている。なお、Ｎカラム１２ｎの幅Ｗｎ（厚さ）、およびＰカラム１２ｐの幅Ｗｐ（厚さ）は、たとえば、それぞれ６マイクロメートル程度および４マイクロメートル程度である（図９参照）。また、Ｎカラム１２ｎの不純物濃度は、たとえば、３．３ｘ１０１５/ｃｍ３程度（たとえば、燐）であり、Ｐカラム１２ｐの不純物濃度は、たとえば、５．０ｘ１０１５/ｃｍ３程度（たとえば、ボロン）である。
【００６７】
図９は図６から図８に示した各フローティングフィールドプレート３０と、それが近接又は被覆するＰカラム領域１２ｐの周辺スーパジャンクション領域９（図４）の主要部（主に周辺コーナ領域１７ａ，１７ｂ，１７ｃ，１７ｄに対応する部分）における位置等の相互関係を説明するための要部断面図である。図９に示すように、本願で主に適用するフローティングフィールドプレート３０（ＦＦＰ）の位置は、標準的なフローティングフィールドプレートの位置３０ｓと比較すると、アクティブセル領域４側へスーパジャンクションのピッチ（ここでは、たとえば１０マイクロメートル程度）の２０％程度、または、Ｐカラム１２ｐの幅Ｗｐ（ここでは、たとえば４マイクロメートル程度）の半分程度シフトしている。このことは、図中でＰカラム領域１２ｐの中心線４５およびＮカラム領域１２ｎの中心線４６から明確である。なお、フローティングフィールドプレート３０の幅は、スーパジャンクションのピッチの半分程度を好適なものとして例示することができる。また、フローティングフィールドプレート３０の内端の（好適な範囲での）内側の限界を内端限界４７で例示し、その外端の（好適な範囲での）外側の限界を外端限界４８として例示する。これに対応して、フローティングフィールドプレート３０の内端の好適な範囲を内端の範囲ＦＩで示し、その外端の好適な範囲を外端の範囲ＦＯで示す。これをＰカラム領域１２ｐとの関係で言えば、もっとも好適な例としては、フローティングフィールドプレート３０の内端と、Ｐカラム領域１２ｐの内端ＰＣＩがほぼ一致し、フローティングフィールドプレート３０の外端がＰカラム領域１２ｐの外端ＰＣＯ上を覆い更に外側へ若干（たとえば、スーパジャンクションのピッチの１０％程度）延在しているものを例示することができる。
【００６８】
一方、図７から図９に示したフローティングフィールドプレート３０や各部分のＰカラム領域（第２導電型カラム領域）の平面的位置等を図５及び図６よりも更に模式的に示したもの（Ｐカラム領域の数を実際よりも少なくして、相互の関係を明確にしている）が、図４６及び図４７である。図４６及び図４７に示すように、Ｐカラム領域１２ｐａ１，１２ｐａ２，１２ｐａ３はＮカラム領域１２ｎａ１，１２ｎａ２とともに第２のスーパジャンクション構造１８を構成しており、Ｐカラム領域１２ｐｃ１，１２ｐｃ２，１２ｐｃ３はＮカラム領域１２ｎｃ１，１２ｎｃ２とともに第３のスーパジャンクション構造１９を構成している。一方、Ｐカラム領域１２ｐｂ１，１２ｐｂ２，１２ｐｂ３はＮカラム領域１２ｎｂ１，１２ｎｂ２とともに第４のスーパジャンクション構造２１を構成しており、Ｐカラム領域１２ｐｄ１，１２ｐｄ２，１２ｐｄ３はＮカラム領域１２ｎｄ１，１２ｎｄ２とともに第５のスーパジャンクション構造２２を構成している。ここで、図６の例ではフローティングフィールドプレート３０は、アクティブセル領域４側から数えて、同一順序のＰカラム領域群、たとえば、Ｐカラム領域１２ｐａ２，１２ｐｂ２，１２ｐｃ２，１２ｐｄ２に沿って形成されるＰカラム周回領域４９ｐｂ（ちなみに、内側のものはＰカラム周回領域４９ｐａであり、外側のものはＰカラム周回領域４９ｐｃ）に沿った矩形枠状のリング形状を呈する。しかし、周辺コーナ領域１７ａ，１７ｂ，１７ｃ，１７ｄ（図５）においては（すなわち、周辺サイド領域１６ａ，１６ｂ，１６ｃ，１６ｄ等の周辺主要部以外の領域においては）、空乏層が広がるときの等ポテンシャル面自体が湾曲しているので、フローティングフィールドプレート３０の角部は、直角にかぎらず、図４２に示すように湾曲させても良い。
【００６９】
次に、図４のアクティブセル部切出領域Ｒ２のＡ−Ａ’断面（繰り返し構造２周期分）を図１０に示す。図１０に示すように、チップ２の裏面１ｂのＮ＋ドレイン領域２５（Ｎ型単結晶シリコン基板）の表面には、メタル裏面ドレイン電極２４が設けられており、Ｎ＋ドレイン領域２５の上方は、ドリフト領域１１となっており、Ｎカラム１２ｎ（Ｎ型ドリフト領域１１ｎ）、Ｐカラム１２ｐ（Ｐ型ドリフト領域１１ｐ）から構成されている。ドリフト領域１１の表面領域には、Ｐボディ領域６が設けられており、Ｐボディ領域６内には、Ｎ＋ソース領域２６、Ｐ＋ボディコンタクト領域２３等が設けられている。一対のＮ＋ソース領域２６間の半導体表面には、ゲート絶縁膜２７を介して、ポリシリコンゲート電極１５が設けられており、このポリシリコンゲート電極１５上には、層間絶縁膜２９が設けられている。この層間絶縁膜２９上には、メタルソース電極５等のアルミニウム系電極膜が形成されており、Ｎ＋ドレイン領域２５およびＰ＋ボディコンタクト領域２３と電気的に接続されている。
【００７０】
３．本願の実施の形態１の半導体装置に対応するウエハプロセス等の説明（主に図１１から図２５）
このセクションでは、セクション１及び２の構造に対応するプロセスを説明するが、他の構造においても、これらの工程は基本的に共通しているので、他の構造については、原則として以下の記載を繰り返さない。
【００７１】
図１１は本願の実施の形態１の半導体装置に対応するウエハプロセス（トレンチ形成工程）を説明するための図７に示すデバイス部分のウエハ断面図である。図１２は本願の実施の形態１の半導体装置に対応するウエハプロセス（トレンチ形成用ハードマスク除去工程）を説明するための図７に示すデバイス部分のウエハ断面図である。図１３は本願の実施の形態１の半導体装置に対応するウエハプロセス（トレンチ内Ｐ型エピタキシャル層埋め込み工程）を説明するための図７に示すデバイス部分のウエハ断面図である。図１４は本願の実施の形態１の半導体装置に対応するウエハプロセス（ＣＭＰ工程）を説明するための図７に示すデバイス部分のウエハ断面図である。図１５は本願の実施の形態１の半導体装置に対応するウエハプロセス（Ｐ−型表面リサーフ領域導入工程）を説明するための図７に示すデバイス部分のウエハ断面図である。図１６は本願の実施の形態１の半導体装置に対応するウエハプロセス（フィールド酸化膜パターニング工程）を説明するための図７に示すデバイス部分のウエハ断面図である。図１７は本願の実施の形態１の半導体装置に対応するウエハプロセス（Ｐボディ領域導入工程）を説明するための図７に示すデバイス部分のウエハ断面図である。図１８は本願の実施の形態１の半導体装置に対応するウエハプロセス（ゲート絶縁膜形成工程）を説明するための図７に示すデバイス部分のウエハ断面図である。図１９は本願の実施の形態１の半導体装置に対応するウエハプロセス（ゲートポリシリコン膜形成工程）を説明するための図７に示すデバイス部分のウエハ断面図である。図２０は本願の実施の形態１の半導体装置に対応するウエハプロセス（ゲート電極パターニング工程）を説明するための図７に示すデバイス部分のウエハ断面図である。図２１は本願の実施の形態１の半導体装置に対応するウエハプロセス（ソース領域形成工程）を説明するための図７に示すデバイス部分のウエハ断面図である。図２２は本願の実施の形態１の半導体装置に対応するウエハプロセス（層間絶縁膜形成工程）を説明するための図７に示すデバイス部分のウエハ断面図である。図２３は本願の実施の形態１の半導体装置に対応するウエハプロセス（コンタクトホール形成工程）を説明するための図７に示すデバイス部分のウエハ断面図である。図２４は本願の実施の形態１の半導体装置に対応するウエハプロセス（コンタクトホール延長＆ボディコンタクト領域導入工程）を説明するための図７に示すデバイス部分のウエハ断面図である。図２５は本願の実施の形態１の半導体装置に対応するウエハプロセス（アルミニウム系導電膜形成工程）を説明するための図７に示すデバイス部分のウエハ断面図である。これらに基づいて、本願の実施の形態１の半導体装置に対応するウエハプロセス等を説明する。
【００７２】
まず、図１１に示すように、たとえばアンチモンをドープ（たとえば１０１８から１０１９/ｃｍ３のオーダ程度）したＮ型シリコン単結晶基板２５（ここでは、たとえば、２００φウエハ、なお、ウエハ径は、１５０φ、３００φでも４５０φでもよい）上に、たとえば、厚さ４５マイクロメートル程度の燐ドープＮエピタキシャル層１０ｎ（ドリフト領域、濃度としては、たとえば１０１５/ｃｍ３のオーダ程度である。この領域は、Ｎ型ドリフト領域１１ｎとなる部分であり、一部はＮカラム１２ｎでもある）を形成した半導体ウエハ１を準備する。この半導体ウエハ１のデバイス面１ａ（裏面１ｂの反対の主面）上に、たとえばＰ−ＴＥＯＳ（Ｐｌａｓｍａ−Ｔｅｔｒａｅｔｈｙｌｏｒｔｈｏｓｉｌｉｃａｔｅ）等からなるＰ型カラム用トレンチ形成用ハードマスク膜３３を形成する。次に、図１１に示すように、Ｐ型カラム用トレンチ形成用ハードマスク膜３３をマスクとして、Ｎエピタキシャル層１０ｎ等をドライエッチングすることにより、Ｐ型カラム用トレンチ２０を形成する。ドライエッチング雰囲気としては、たとえば、Ａｒ，ＳＦ６，Ｏ２等を主要なガス成分として含む雰囲気を例示することができる。ドライエッチング深さの範囲としては、たとえば、４０から５５マイクロメートル程度を例示することができる。なお、Ｐ型カラム用トレンチ２０はＮ型シリコン単結晶基板２５に到達していることが望ましい。ただし、到達していなくとも、近接していればよい。
【００７３】
次に図１２に示すように、不要になったハードマスク膜３３を除去する。
【００７４】
次に、図１３に示すように、Ｐ型カラム用トレンチ２０に対して、埋め込みエピタキシャル成長（トレンチ内エピタキシャル埋め込み方式）を実行し、Ｐ型埋め込みエピタキシャル層１０ｐ（ドーパントは、ボロンであり、濃度としては、たとえば１０１５/ｃｍ３のオーダ程度）を形成する。このＰ型エピタキシャル領域１０ｐは、Ｐ型ドリフト領域１１ｐとなる部分であり、たま、Ｐカラム１２ｐでもある。埋め込みエピタキシャル成長の条件としては、たとえば、処理圧力：たとえば１．３ｘ１０４パスカルから１．０ｘ１０５パスカル程度、原料ガス：四塩化珪素、トリクロロシラン、ジクロロシラン、またはモノシラン等を例示することができる。
【００７５】
次に、図１４に示すように、平坦化工程、例えばＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）により、Ｐ型カラム用トレンチ２０外のＰ型埋め込みエピタキシャル層１０ｐを除去するとともに、半導体ウエハ１の表面１ａを平坦化する。なお、ここでは、図１４のようなスーパジャンクション構造は、トレンチフィル方式のほか、マルチエピタキシャル方式で形成してもよい。
【００７６】
次に、図１５に示すように、半導体ウエハ１の表面１ａのほぼ全面に熱酸化により、シリコン酸化膜３４（フィールド絶縁膜）を形成し、その上に、リソグラフィによりＰ−型リサーフ領域導入用レジスト膜３５を形成する。フィールド絶縁膜３４の厚さとしては、たとえば、３５０ｎｍ程度を例示することができる。
【００７７】
続いて、Ｐ−型リサーフ領域導入用レジスト膜３５をマスクとして、イオン注入（たとえばボロン）により、Ｐ−型表面リサーフ領域８を導入する。このイオン注入条件としては、イオン種：ボロン、注入エネルギ：たとえば２００ｋｅＶ程度、ドーズ量：たとえば１ｘ１０１１/ｃｍ２から１ｘ１０１２/ｃｍ２程度を好適な範囲として例示することができる。その後、不要になったレジスト膜３５を全面除去する。
【００７８】
次に、図１６に示すように、半導体ウエハ１の表面１ａ上に、リソグラフィによりシリコン酸化膜エッチング用レジスト膜３６を形成する。続いて、これをマスクとして、たとえば、フルオロカーボン系のエッチングガス等を用いたドライエッチングにより、フィールド絶縁膜３４をパターニングする。その後、不要になったレジスト膜３６を全面除去する。
【００７９】
次に、図１７に示すように、半導体ウエハ１の表面１ａ上に、リソグラフィによりＰボディ領域導入用レジスト膜３７を形成する（通常、この前に、半導体ウエハ１の表面１ａ上に、たとえば１０ｎｍ程度の熱酸化膜等のイオン注入保護膜を形成しておくが、図示が煩雑になるため省略する。他の部分においても同じ）。続いて、Ｐボディ領域導入用レジスト膜３７をマスクとして、イオン注入により、Ｐ型ボディ領域６を導入する。このイオン注入条件としては、（１）第１ステップ：イオン種：ボロン、注入エネルギ：たとえば２００ｋｅＶ程度、ドーズ量：たとえば１０１３/ｃｍ２のオーダ程度、（２）第１ステップ：イオン種：ボロン、注入エネルギ：たとえば７５ｋｅＶ程度、ドーズ量：たとえば１０１２/ｃｍ２のオーダ程度を好適な範囲として例示することができる（濃度としては、たとえば１０１７/ｃｍ３のオーダ程度）。その後、不要になったレジスト膜３７を全面除去する。
【００８０】
次に、図１８に示すように、半導体ウエハ１の表面１ａに、ゲート酸化膜２７（ゲート絶縁膜）を形成する。ゲート絶縁膜２７の厚さとしては、耐圧にもよるが、たとえば、５０ｎｍから２００ｎｍ程度を例示することができる。成膜方法としては、たとえばＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）や熱酸化等を例示することができる。なお、ゲート酸化前のウエハ洗浄としては、たとえば第1洗浄液、すなわち、アンモニア：過酸化水素：純水＝１：１：５（体積比）、及び第２洗浄液、すなわち、塩酸：過酸化水素：純水＝１：１：６（体積比）を用いてウエット洗浄を適用することができる。
【００８１】
次に、図１９に示すように、ゲート酸化膜２７上に、ゲート電極用ポリシリコン膜１５（厚さとしては、たとえば２００ｎｍから８００ｎｍ程度）を、たとえば低圧ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）により形成する。
【００８２】
次に、図２０に示すように、ドライエッチングによりゲート電極１５およびフローティングフィールドプレート３０（ＦＦＰ）をパターニングする。
【００８３】
次に、図２１に示すように、リソグラフィによりＮ＋ソース領域導入用レジスト膜３８を形成し、それをマスクとして、イオン注入により、Ｎ＋ソース領域２６、チップエッジ部のＮ＋チャネルストッパ領域３１を導入する。このイオン注入条件としては、イオン種：砒素、注入エネルギ：たとえば４０ｋｅＶ程度、ドーズ量：たとえば１０１５/ｃｍ２のオーダ程度を好適な範囲として例示することができる（濃度としては、たとえば１０２０/ｃｍ３のオーダ程度）。その後、不要になったレジスト膜３８を全面除去する。
【００８４】
次に、図２２に示すように、半導体ウエハ１の表面１ａのほぼ全面にＰＳＧ（Ｐｈｏｓｐｈｏ−Ｓｉｌｉｃａｔｅ−Ｇｌａｓｓ）膜２９（層間絶縁膜）をＣＶＤ等により成膜する。なお、層間絶縁膜２９としては、ＰＳＧ膜のほか、ＢＰＳＧ膜，ＴＥＯＳ膜，ＳＯＧ膜，ＨＤＰ（Ｈｉｇｈ  Ｄｅｎｓｉｔｙ  Ｐｌａｓｍａ）シリコン酸化膜、あるいは、ＰＳＧ膜および、これらの膜の内、複数の膜の積層膜でもよい。層間絶縁膜２９のトータル厚さとしては、たとえば、９００ｎｍ程度を好適な例として示すことができる。
【００８５】
次に、図２３に示すように、半導体ウエハ１の表面１ａ上に、ソースコンタクトホール開口用レジスト膜４１を形成し、それをマスクとして、ドライエッチングにより、ソースコンタクトホール３９等を開口する。続いて、不要になったレジスト膜４１を全面除去する。
【００８６】
次に、図２４に示すように、シリコン基板をエッチングした後、イオン注入により、Ｐ＋ボディコンタクト領域２３およびＰ＋チップ周辺コンタクト領域３２を導入する。このイオン注入条件としては、イオン種：ＢＦ２、注入エネルギ：たとえば３０ｋｅＶ程度、ドーズ量：たとえば１０１５/ｃｍ２のオーダ程度を好適な範囲として例示することができる（濃度としては、たとえば１０１９/ｃｍ３のオーダ程度）。
【００８７】
次に、図２５に示すように、ＴｉＷ等のバリア・メタル膜を介して、アルミニウム系金属層をスパッタリング等により成膜して、パターニングすることにより、メタルソース電極５、ガードリング電極３等を形成する。
【００８８】
この後、必要であれば、たとえば、無機系ファイナルパッシベーション膜や有機系無機系ファイナルパッシベーション膜等のファイナルパッシベーション膜を上層に形成して、パッド開口およびゲート開口を開口する。ファイナルパッシベーション膜としては、無機系ファイナルパッシベーション膜または有機系無機系ファイナルパッシベーション膜等の単層膜のほか、下層の無機系ファイナルパッシベーション膜上に有機系無機系ファイナルパッシベーション膜等を積層しても良い。
【００８９】
次に、バックグラインディング処理を施し、元のウエハ厚さ（たとえば７５０マイクロメートル程度）をたとえば８０から２８０マイクロメートル程度（すなわち、３００マイクロメートル未満）まで薄くする。
【００９０】
更に、ウエハ１の裏面１ｂにメタル裏面ドレイン電極２４（図７、図８及び図１０参照）をスパッタリング成膜により、成膜する。裏面メタル電極膜２４は、ウエハ１に近い側から、たとえば、裏面チタン膜（金およびニッケルの拡散防止層）、裏面ニッケル膜（チップボンディング材との接着層）、裏面金膜（ニッケルの酸化防止層）等からなる。その後、個々のチップに分割し、封止樹脂でトランスファーモールド等を施すと、図１に示すようなパッケージされたデバイスとなる。
【００９１】
４．本願の実施の形態２の半導体装置における一例であるスーパジャンクション構造を有するパワーＭＯＳＦＥＴ等のデバイス構造（周辺２Ｄスーパジャンクション＋Ｎリング）等の説明（主に図２６から図２９および図４７）
ここで説明するリサーフ（ＲＥＳＵＲＦ）構造は、セクション２で説明したものと、ほぼ同一の目的を達成するものであり、ここでは、単独で用いる場合を具体的に説明するが、併用しても良いことはいうまでもない。併用すると、効果はその分、強められる。
【００９２】
なお、構造的には、フローティングフィールドプレート３０がＮリング領域４２ｎ（第１導電型リング領域）に置き換えられたほかは、セクション２に説明したところと代わりがないので、以下では原則として異なる部分のみを説明する。
【００９３】
図２６は図４のチップコーナ部切出領域Ｒ１に対応する本願の実施の形態２の半導体装置の一例であるスーパジャンクション構造を有するパワーＭＯＳＦＥＴのチップ局所上面図である。図２７は図２６のＸ−Ｘ’断面に対応するチップ局所断面図である。図２８は図２６のＹ−Ｙ’断面に対応するチップ局所断面図である。図２９は図２７及び図２８のＮリング領域とＰカラム領域との関係を説明するためのデバイス模式断面図である。これらに基づいて、本願の実施の形態２の半導体装置における一例であるスーパジャンクション構造を有するパワーＭＯＳＦＥＴ等のデバイス構造（周辺２Ｄスーパジャンクション＋Ｎリング）等を説明する。
【００９４】
図２６から図２９（図４７参照）に示すように、各Ｐカラム周回領域４９ｐａ，４９ｐｂ，４９ｐｃの内端ＰＣＩに沿って、矩形枠状のリング形状を呈するＮリング領域４２ｎ（第１導電型リング領域）が設けられている。しかし、周辺コーナ領域１７ａ，１７ｂ，１７ｃ，１７ｄ（図５）においては（すなわち、周辺サイド領域１６ａ，１６ｂ，１６ｃ，１６ｄ等の周辺主要部以外の領域においては）、空乏層が広がるときの等ポテンシャル面自体が湾曲しているので、Ｎリング領域４２ｎの角部は、直角にかぎらず、図４４に示すように湾曲させても良い。
【００９５】
このＮリング領域４２ｎのドーズ量は、Ｎカラム領域１２ｎよりも、高濃度であるが、Ｐ−型表面リサーフ領域８と同様に、ブロッキングモードにおいて、完全空乏化する程度が好ましい。一方、Ｎリング領域４２ｎの深さは、たとえば、Ｐ−型表面リサーフ領域８と同程度である。
【００９６】
５．本願の実施の形態２の半導体装置に対応するウエハプロセス等の説明（主に図３０および図３１）
このセクションにおいては、セクション４の構造に対する製造プロセスの要部を説明する。全体としての製造プロセスは、セクション３に説明したものと、ほぼ同じであるので、以下では原則として異なる部分のみを説明する。すなわち、処理として異なる部分は、図１５に対応する部分である。
【００９７】
図３０は本願の実施の形態２の半導体装置に対応するウエハプロセス（Ｎリング領域導入工程）を説明するための図２７に示すデバイス部分のウエハ断面図である。図３１は本願の実施の形態２の半導体装置に対応するウエハプロセス（Ｐ−型表面リサーフ領域導入工程）を説明するための図２７に示すデバイス部分のウエハ断面図である。これらに基づいて、本願の実施の形態２の半導体装置に対応するウエハプロセス等を説明する。
【００９８】
図１４に示す処理が完了した後、図３０に示すように、ウエハ１のデバイス主面１ａのほぼ全面に、Ｎリング導入用レジスト膜４３を形成する。その後、リソグラフィ等により、Ｎリング導入用レジスト膜４３をパターニングし、それをマスクとして、イオン注入等により、周辺部（すなわち周辺終端領域）の各Ｐカラム領域１２ｐ（第２導電型カラム領域）の内端に当たるドリフト領域１１の表面部分に、Ｎリング領域４２ｎ（第１導電型リング領域）を導入する。このイオン注入条件としては、イオン種：リン、注入エネルギ：たとえば２００ｋｅＶ程度、ドーズ量：たとえば５ｘ１０１2/ｃｍ２の程度（好適な範囲として３ｘ１０１２/ｃｍ２から７ｘ１０１２/ｃｍ２の程度）を好適なものとして例示することができる。その後、不要になったレジスト膜４３を全面除去する。
【００９９】
次に、図３１に示すように、ウエハ１のデバイス主面１ａのほぼ全面に、たとえば熱酸化により、シリコン酸化膜３４（フィールド絶縁膜）を形成し（フィールド絶縁膜３４の厚さとしては、たとえば、３５０ｎｍ程度を例示することができる）、その上に、リソグラフィによりＰ−型リサーフ領域導入用レジスト膜３５を形成する。続いて、Ｐ−型リサーフ領域導入用レジスト膜３５をマスクとして、イオン注入（たとえばボロン）により、Ｐ−型表面リサーフ領域８を導入する。このイオン注入条件としては、イオン種：ボロン、注入エネルギ：たとえば２００ｋｅＶ程度、ドーズ量：たとえば１ｘ１０１１/ｃｍ２から１ｘ１０１２/ｃｍ２程度を好適な範囲として例示することができる。その後、不要になったレジスト膜３５を全面除去する。この後は、図１６のステップに移行して、以下同様にプロセスを進める。
【０１００】
６．本願の実施の形態３の半導体装置における一例であるスーパジャンクション構造を有するパワーＭＯＳＦＥＴ等のデバイス構造（周辺２Ｄスーパジャンクション＋Ｎリング＋Ｐリング）等の説明（主に図３２から図３５および図４７）
セクション４の例は、封止レジン界面やパッシベーション膜周辺の負の可動電荷の影響を回避するのに有効であるが、このセクションでは、同様の界面等における正の可動電荷の影響を回避するのに有効なリサーフ構造（Ｐリング領域４２ｐ）を説明する。従って、可動電荷の種類（極性）が、負であるものが主である場合には、Ｎリング領域４２ｎのみを用いてもよい。また同様に、可動電荷の種類が、正であるものが主である場合には、ここに説明するＰリング領域４２ｐのみを用いてもよい。
【０１０１】
ここで説明するリサーフ（ＲＥＳＵＲＦ）構造は、セクション２で説明したものと、ほぼ同一の目的を達成するものであり、ここでは、単独で用いる場合を具体的に説明するが、併用しても良いことはいうまでもない。併用すると、効果はその分、強められる。
【０１０２】
なお、構造的には、セクション４で説明したところと、ほぼ同一であり、ここでは原則として異なる部分のみを説明する。
【０１０３】
図３２は図４のチップコーナ部切出領域Ｒ１に対応する本願の実施の形態３の半導体装置の一例であるスーパジャンクション構造を有するパワーＭＯＳＦＥＴのチップ局所上面図である。図３３は図３２のＸ−Ｘ’断面に対応するチップ局所断面図である。図３４は図３２のＹ−Ｙ’断面に対応するチップ局所断面図である。図３５は図３３及び図３４のＮリング領域（Ｐリング領域）とＰカラム領域との関係を説明するためのデバイス模式断面図である。これらに基づいて、本願の実施の形態３の半導体装置における一例であるスーパジャンクション構造を有するパワーＭＯＳＦＥＴ等のデバイス構造（周辺２Ｄスーパジャンクション＋Ｎリング＋Ｐリング）等を説明する。
【０１０４】
図３２から図３５（図４７参照）に示すように、各Ｐカラム周回領域４９ｐａ，４９ｐｂ，４９ｐｃの外端ＰＣＯに沿って、矩形枠状のリング形状を呈するＰリング領域４２ｐ（第２導電型リング領域）が設けられている。しかし、周辺コーナ領域１７ａ，１７ｂ，１７ｃ，１７ｄ（図５）においては（すなわち、周辺サイド領域１６ａ，１６ｂ，１６ｃ，１６ｄ等の周辺主要部以外の領域においては）、空乏層が広がるときの等ポテンシャル面自体が湾曲しているので、Ｐリング領域４２ｐの角部は、直角にかぎらず、図４４（この図自体は、Ｎリング領域４２ｎの例であるが、Ｐリング領域４２ｐにも、ほぼそのまま当てはまる）に示すように湾曲させても良い。
【０１０５】
このＰリング領域４２ｐのドーズ量は、Ｐカラム領域１２ｐおよびＰ−型表面リサーフ領域８よりも、高濃度であるが、Ｐ−型表面リサーフ領域８と同様に、ブロッキングモードにおいて、完全空乏化する程度である必要がある。
【０１０６】
７．本願の実施の形態２の半導体装置に対応するウエハプロセス等の説明（主に図３６および図３７）
このセクションにおいては、セクション６の構造に対する製造プロセスの要部を説明する。全体としての製造プロセスは、セクション３および５に説明したものと、ほぼ同じであるので、以下では原則として異なる部分のみを説明する。すなわち、処理として異なる部分は、図１５に対応する部分である。なお、Ｎリング領域４２ｎ（第１導電型リング領域）を省略する場合は、図３０の工程をスキップすればよい。
【０１０７】
図３６は本願の実施の形態３の半導体装置に対応するウエハプロセス（Ｐリング領域導入工程）を説明するための図３３に示すデバイス部分のウエハ断面図である。図３７は本願の実施の形態３の半導体装置に対応するウエハプロセス（Ｐ−型表面リサーフ領域導入工程）を説明するための図３３に示すデバイス部分のウエハ断面図である。これらに基づいて、本願の実施の形態２の半導体装置に対応するウエハプロセス等を説明する。
【０１０８】
図１４および図３０に示す処理が完了した後、図３６に示すように、ウエハ１のデバイス主面１ａのほぼ全面に、Ｐリング導入用レジスト膜４４を形成する。その後、リソグラフィ等により、Ｐリング導入用レジスト膜４４をパターニングし、それをマスクとして、イオン注入等により、周辺部（すなわち周辺終端領域）の各Ｐカラム領域１２ｐ（第２導電型カラム領域）の外端に当たるドリフト領域１１の表面部分に、Ｐリング領域４２ｐ（第２導電型リング領域）を導入する。このイオン注入条件としては、イオン種：ボロン、注入エネルギ：たとえば２００ｋｅＶ程度、ドーズ量：たとえば７ｘ１０１２/ｃｍ２の程度（好適な範囲として５ｘ１０１２/ｃｍ２から１ｘ１０１３/ｃｍ２の程度）を好適なものとして例示することができる。その後、不要になったレジスト膜４４を全面除去する。
【０１０９】
次に、図３７に示すように、ウエハ１のデバイス主面１ａのほぼ全面に、たとえば熱酸化により、シリコン酸化膜３４（フィールド絶縁膜）を形成し（フィールド絶縁膜３４の厚さとしては、たとえば、３５０ｎｍ程度を例示することができる）、その上に、リソグラフィによりＰ−型リサーフ領域導入用レジスト膜３５を形成する。続いて、Ｐ−型リサーフ領域導入用レジスト膜３５をマスクとして、イオン注入（たとえばボロン）により、Ｐ−型表面リサーフ領域８を導入する。このイオン注入条件としては、イオン種：ボロン、注入エネルギ：たとえば２００ｋｅＶ程度、ドーズ量：たとえば１ｘ１０１１/ｃｍ２から１ｘ１０１２/ｃｍ２程度を好適な範囲として例示することができる。その後、不要になったレジスト膜３５を全面除去する。この後は、図１６のステップに移行して、以下同様にプロセスを進める。
【０１１０】
８．本願の実施の形態１から３の半導体装置における各構成要素の変形例の説明（主に図３８から図４５、加えて図４６並びに図４７を参照）
このセクションでは、セクション２、セクション４及びセクション６のデバイスを構成する各要素に関する変形例を説明する。
【０１１１】
（１）カラムレイアウトの変形例（主に図３８から図４０）
図３８は本願の実施の形態１から３の半導体装置における各構成要素（カラムレイアウト）の変形例（非対称標準配列）を説明するための図５のチップコーナ部切出領域Ｒ１に対応するチップ局所上面図（より実際に近いもの）である。図３９は本願の実施の形態１から３の半導体装置における各構成要素（カラムレイアウト）の変形例（非対称トリム配列）を説明するための図５のチップコーナ部切出領域Ｒ１に対応するチップ局所上面図（より実際に近いもの）である。図４０は本願の実施の形態１から３の半導体装置における各構成要素（カラムレイアウト）の変形例（対称Ｌ字配列）を説明するための図５のチップコーナ部切出領域Ｒ１に対応するチップ局所上面図（より実際に近いもの）である。これらに基づいて、カラムレイアウトの変形例を説明する。
【０１１２】
図３８に図５、図６、図２６及び図３２のカラムレイアウトに対応する「非対称標準カラムレイアウト」を示す。ここで、「非対称」というのは、半導体チップ又は周辺コーナ領域の対角線４０を線対称軸と見たときに、実質的に線対称になっていないということを表す。図３８に示すように、この例は、周辺スーパジャンクション領域が基本的に２Ｄ−Ｒｅｓｕｒｆ構造を有しているが、周辺コーナ領域１７ｂ（１７ａ，１７ｃ，１７ｄ）においては、周辺サイド領域１６ｂにおける対象性がそのまま延長されているので（同一の対象性を有する）、アクティブセル部スーパジャンクション構造１４を中心とする対象性の観点からは、対象性の低いレイアウトとなっており、この部分において、純粋な２Ｄ−Ｒｅｓｕｒｆ構造ではなくなっており、場合によっては、耐圧を下げる恐れがある。
【０１１３】
この問題を解決するために、提案されたのが、図３９に示す「非対称トリム型カラムレイアウト」であり、ブロッキングモード（Ｂｌｏｃｋｉｎｇ  Ｍｏｄｅ）において、空乏層が延びるときのこの部分での等ポテンシャル面（より正確には、等ポテンシャル面とチップ２の表面１ａの交線）の形にほぼ一致するように、Ｐカラム１２ｐの外側がトリムされている。これにより、各周辺コーナ領域１７ａ，１７ｂ，１７ｃ，１７ｄにおけるマクロ的な対象性が向上し、この部分での耐圧低下のリスクを下げる効果がある。
【０１１４】
このように、図３９の例では、比較的簡単にマクロ的な対象性を向上させることができるが、線対称性は、破られており、この線対称性の破れに起因する耐圧低下のリスクが残存する。
【０１１５】
これに対して、図４０に示すものは、「対称Ｌ字カラムレイアウト」であり、周辺コーナ領域１７ｂ（１７ａ，１７ｃ，１７ｄ）のＰカラム１２ｐ自体を線対称軸４０に関して線対称とすることで、ミクロな対象性を確保したものである。
【０１１６】
これらの変形例は、セクション２、セクション４またはセクション６の例、および以下の他の要素の各変形例と組み合わせすることができる。
【０１１７】
（２）フローティングフィールドプレートのレイアウト等の変形例（主に図４１および図４２）
図４１は本願の実施の形態１の半導体装置における各構成要素（フローティングフィールドプレートレイアウト）の変形例（コーナ部直角屈曲配列）を説明するための図４に対応するチップコーナ部切出領域Ｒ１のチップ局所上面図（より実際に近いもの）である。図４２は本願の実施の形態１の半導体装置における各構成要素（フローティングフィールドプレートレイアウト）の変形例（コーナ部ラウンド屈曲配列）を説明するための図５に対応するチップコーナ部切出領域Ｒ１のチップ局所上面図（より実際に近いもの）である。これらに基づいて、フローティングフィールドプレートの形状、配置等の変形例を説明する。
【０１１８】
図４１に示す「コーナ部直角屈曲フローティングフィールドプレートレイアウト」は、図６に説明したフローティングフィールドプレート３０等のレイアウトを抜き出したものである。ここに示すように、フローティングフィールドプレート３０の平面形状は、グローバルには矩形であり、コーナ部を見ると、直角である場合や、ラウンドを有する場合があるが、一般に、半導体チップ又は周辺コーナ領域の対角線４０（線対称軸）に関して、ほぼ線対称となっている（必ずしもその必要はない）。従って、周辺コーナ領域１７ｂ（１７ａ，１７ｃ，１７ｄ）におけるＰ−型表面リサーフ領域８の対象性と、同領域におけるフローティングフィールドプレート３０の平面レイアウトの対象性を一致させることで、不所望な耐圧低下のリスクを下げることができる。すなわち、たとえば図４１のコーナ部直角屈曲フローティングフィールドプレートレイアウトと、図３８又は図４０との組み合わせが有用である。
【０１１９】
また、周辺コーナ領域１７ｂ（１７ａ，１７ｃ，１７ｄ）におけるスーパジャンクション構造の対象性（マクロ的対象性）と、同領域におけるフローティングフィールドプレート３０の平面レイアウトの対象性を一致させることで、不所望な耐圧低下のリスクを下げることができる。すなわち、たとえば図４０のコーナ部直角屈曲フローティングフィールドプレートレイアウトと、図３９又は図４２との組み合わせが有用である。
【０１２０】
図６の例は、コーナ部直角屈曲フローティングフィールドプレートレイアウト、ラウンドコーナＰ−型表面リサーフ領域、および非対称標準カラムレイアウトを組み合わせたものであり、フローティングフィールドプレートレイアウトとカラムレイアウトのマクロ的な対象性は比較的高いが、Ｐ−型表面リサーフ領域との間の対照性の一致度は低い。
【０１２１】
一方、コーナ部直角屈曲フローティングフィールドプレートレイアウトと図３９の組み合わせでは、フローティングフィールドプレートレイアウトとカラムレイアウトのマクロ形状の対象性は低いが、線対称性は向上する。
【０１２２】
次に、コーナ部直角屈曲フローティングフィールドプレートレイアウトと図４０の組み合わせでは、フローティングフィールドプレートレイアウトとカラムレイアウトのマクロ形状の対象性および線対称性が向上する。
【０１２３】
図４２に示したものは、図４１のフローティングフィールドプレートレイアウトの更なる変形例（「コーナ部ラウンド屈曲フローティングフィールドプレートレイアウト」）で、矩形リング状のフローティングフィールドプレート３０のコーナ部をラウンドさせたものである。そのため、図３９のカラムレイアウトとの組み合わせが特に好適である。
【０１２４】
これらの変形例は、このセクションにおいて具体的に説明したほか、セクション２、セクション４またはセクション６の例、およびこのセクションの他の要素の各変形例と組み合わせすることができる。
【０１２５】
（３）Ｎリング等のレイアウト（主に図４３および図４４、図４７）
ここでは、Ｎリング領域４２ｎ（第１導電型リング領域）についてのみ説明するが、ほぼそのまま、Ｐリング領域４２ｐ（第２導電型リング領域）についても適用できることは言うまでもない。
【０１２６】
図４３は本願の実施の形態１から３の半導体装置における各構成要素（Ｎリング領域）の変形例（コーナ部直角屈曲配列）を説明するための図５のチップコーナ部切出領域Ｒ１に対応するチップ局所上面図（より実際に近いもの）である。図４４は本願の実施の形態１から３の半導体装置における各構成要素（Ｎリング領域）の変形例（コーナ部ラウンド屈曲配列）を説明するための図５のチップコーナ部切出領域Ｒ１に対応するチップ局所上面図（より実際に近いもの）である。これらに基づいて、Ｎリング等のレイアウト等を説明する。
【０１２７】
Ｎリング領域４２ｎは、図２６や図４３に示すように、各Ｐカラム周回領域４９ｐａ，４９ｐｂ，４９ｐｃの内端ＰＣＩに忠実に沿った角部が直角に折れ曲がった矩形形状とすることができるほか、図４４に示すように、角部がラウンドした矩形形状とすることもできる。これは、周辺コーナ領域１７ａ，１７ｂ，１７ｃ，１７ｄ（図５）すなわち、周辺サイド領域１６ａ，１６ｂ，１６ｃ，１６ｄ等の周辺主要部以外の領域においては、空乏層が広がるときの等ポテンシャル面自体が湾曲しているからである。
【０１２８】
これらの変形例は、このセクションにおいて具体的に説明したほか、セクション２、セクション４またはセクション６の例、およびこのセクションの他の要素の各変形例と組み合わせすることができる。
【０１２９】
（４）フローティングフィールドプレートの断面形状等の変形例（主に図４５）
図４５は本願の実施の形態１から３の半導体装置における各構成要素（フローティングフィールドプレート）の変形例（ステップ付絶縁膜型ＦＦＰ）を説明するための図７又は図２５に示すフローティングフィールドプレートとＰカラム領域との位置関係等を示すデバイス模式断面図である。これに基づいて、フローティングフィールドプレートの断面形状等の変形例を説明する。
【０１３０】
図４５に示すように、このフローティングフィールドプレート３０ｓは、水平位置的には基本的に図９に示す標準的なフローティングフィールドプレート３０ｓと同じであるが、そのＰカラム領域１２ｐ上にあたる部分の主要部が、他の部分と比べて相対的に薄い絶縁膜３４ｔ上に形成されている点が異なっている。このようにすることによって、空乏層の伸びを押し戻す効果が補強される結果、図９のシフトされたフローティングフィールドプレート３０と類似の効果を達成できる。
【０１３１】
９．考察及び各実施の形態に対する補足的説明（主に図４８から図４９）
図４８は本願の実施の形態１のシフトＦＦＰの効果を説明するためのデータプロット図である。図４９は本願の実施の形態２のＮリング領域の効果を説明するためのデータプロット図である。これらに基づいて、本出願全般に関する考察及び各実施の形態に対する補足的説明を行う。
【０１３２】
（１）フローティングフィールドプレート（ＦＦＰ）に関して（主に図４８）
図４８に関して、まず、各資料の説明を行う。「ＦＦＰなし」は、図６に示すものからフローティングフィールドプレートを取り去ったものであり、「標準的ＦＦＰ」は、図９の標準的なフローティングフィールドプレート３０ｓに対応するもので、その内端は、Ｐカラム領域１２ｐの中心近傍にあり、その外端はＮカラム領域１２ｎの中心近傍にある。また、「半幅シフトＦＦＰ」すなわち、実施の形態１のフローティングフィールドプレートは、その内端がＰカラム領域１２ｐの内端ＰＣＩの近傍にあり（標準的ＦＦＰと比較してＰカラム領域１２ｐの幅の半幅分内側すなわちアクティブセル領域４側にシフトしている）、その外端がＰカラム領域１２ｐの外端ＰＣＯを超えて若干外側に達している。「全幅シフトＦＦＰ」は、標準的ＦＦＰと比較してＰカラム領域１２ｐの幅の単位幅分内側すなわちアクティブセル領域４側にシフトしているものである。
【０１３３】
図４８の横軸は半導体チップ２のデバイス面１ａの上方の界面等の可動電荷面密度を示すが、これからわかるように、ＦＦＰなしの場合には、僅かのマイナス可動電荷の存在により、ソースドレイン耐圧が激しく劣化している。標準的ＦＦＰでは、このソースドレイン耐圧が降下を開始する点が負電荷側へ延びているのがわかる。更に、半幅シフトＦＦＰの場合は、このソースドレイン耐圧が降下を開始する点が更に負電荷側へ水平に延びているのがわかる。しかし、全幅シフトＦＦＰでは、負電荷側はあまり変わらないものの、基礎的な（ゼロ電荷周辺の）ソースドレイン耐圧が大幅に低下している。これは、逆フィールドプレート降下により、電界集中を起こしたためと考えられる。
【０１３４】
従って、これらのデータからフローティングフィールドプレートの内端は、Ｐカラム領域１２ｐの内端ＰＣＩの近傍にあるのが好適と考えられる。
【０１３５】
なお、フローティングフィールドプレート（シフトされたフローティングフィールドプレートも同じ）等のフィールドプレートは、一般に封止レジンやパッシベーション膜の界面の電荷の影響をシールドする効果を有する。本願で説明したシフトされたフローティングフィールドプレートの内端部は、逆フィールドプレートとして作用する（すなわち、空乏層の延びを押し戻す）ので、封止レジンやパッシベーション膜の界面の可動電荷によって起こる空乏層のウォークアウト（Ｗａｌｋ−ｏｕｔ）等によるソースドレイン耐圧の劣化を防止することができる。
【０１３６】
（２）Ｎリング領域およびＰリング領域に関して（主に図４９）
図４９の各サンプルを説明する。「Ｎリングなし」は、先の「ＦＦＰなし」の同一の資料であり、他の４個の資料は、図３０の工程におけるリンドーズ量によって、区別されている。これからわかるように、「Ｎリングなし」では、僅かのマイナス可動電荷の存在により、ソースドレイン耐圧が激しく劣化しているが、ドーズ量を上げるに従って、ソースドレイン耐圧が降下を開始する点が徐々に負電荷側へ移動してゆくのがわかる。そして、ドーズ量（たとえば、リン）が２ｘ１０１２/ｃｍ２以上、特に、３ｘ１０１２/ｃｍ２以上では，相当高いマイナス電荷密度まで、ソースドレイン耐圧が水平に延びているのがわかる。これから、Ｎリング領域４２ｎのドーズ量の下限は、２ｘ１０１２/ｃｍ２または３ｘ１０１２/ｃｍ２程度と考えられる。上限は、ブロッキングモードにおいて、完全空乏化する上限の濃度よりも低い必要があるので、たとえば、７ｘ１０１２/ｃｍ２程度と考えられる。
【０１３７】
Ｐリング領域４２ｐについても、そのドーズ量（たとえば、ボロン）の下限は、３ｘ１０１２/ｃｍ２または５ｘ１０１２/ｃｍ２程度と考えられる。上限は、ブロッキングモードにおいて、完全空乏化する上限の濃度よりも低い必要があるので、たとえば、１ｘ１０１３」/ｃｍ２程度と考えられる。
【０１３８】
Ｎリング領域は、レジンやパッシベーション膜界面における負極性可動電荷の存在下におけるＮカラム表面におけるホール反転層の形成を阻止し、同領域における等ポテンシャル面の通過を可能とすることによって、各Ｎカラムの電圧サポート能力を確保している。一方、Ｐリング領域は、レジンやパッシベーション膜界面における正極性可動電荷の存在下におけるＮカラム表面における電子蓄積層の形成を阻止し、同領域における電圧サポート能力を確保している。
【０１３９】
１０．サマリ
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【０１４０】
例えば、前記実施の形態では、プレーナ型ゲート構造のＭＯＳ構造を例にとり具体的に説明したが、本発明はそれに限定されるものではなく、Ｕ−ＭＯＳＦＥＴ等のトレンチ型ゲート構造にも全く同様に適用できることは言うまでもない。また、ＭＯＳＦＥＴのゲート電極のレイアウトは、pｎカラムに平行にストライプ状に配置した例を示したが、ｐｎカラムに直交する方向に配置したり、格子状に配置したり種種応用可能である。
【０１４１】
なお、前記実施の形態では、Ｎ＋シリコン単結晶基板上のＮエピタキシャル層上面に主にＮチャネルデバイスを形成するものを具体的に説明したが、本発明はそれに限定されるものではなく、Ｐ＋シリコン単結晶基板上のＮエピタキシャル層上面にＰチャネルデバイスを形成するものでもよい。
【０１４２】
また、前記実施の形態では、パワーＭＯＳＦＥＴを例にとり具体的に説明したが、本発明はそれに限定されるものではなく、スーパジャンクション構造を有するパワーデバイス、すなわち、ダイオード、バイポーラトランジスタ（ＩＧＢＴを含む）等にも適用できることは言うまでもない。なお、これらのパワーＭＯＳＦＥＴ、ダイオード、バイポーラトランジスタ等を内蔵する半導体集積回路装置等にも適用できることは言うまでもない。
【０１４３】
更に、前記実施の形態では、スーパジャンクション構造の形成法として、主にトレンチフィル方式を具体的に説明したが、本発明はそれに限定されるものではなく、たとえば、マルチエピタキシャル方式等も適用できることは言うまでもない。
【０１４４】
また、前記実施の形態では、主にシリコン系半導体基板に作られるデバイスについて具体的に説明したが、本発明はそれに限定されるものではなく、ＧａＡｓ系半導体基板、シリコンカーバイド系半導体基板及びシリコンナイトライド系半導体基板に作られるデバイスについてもほぼそのまま適用できることは言うまでもない。
【符号の説明】
【０１４５】
１  ウエハ
１ａ  ウエハ又は半導体チップのデバイス主面（第１の主面）
１ｂ  ウエハ又は半導体チップの裏面（第２の主面）
２  半導体チップ又はチップ領域
３  メタルガードリング
４  アクティブセル領域
４ｒ  アクティブセル領域内の繰り返し構造部
５  メタルソース電極
６  Ｐ型主接合（Ｐベース領域、Ｐボディ領域またはその外縁部）
７  メタルゲート電極
８  Ｐ−型表面リサーフ領域
８ｃ  Ｐ−型表面リサーフ領域の頂点
９  周辺スーパジャンクション領域
９ｅ  周辺スーパジャンクション領域の外端
１０ｎ  Ｎ型エピタキシャル領域
１０ｐ  Ｐ型エピタキシャル領域
１１  ドリフト領域
１１ｎ  Ｎ型ドリフト領域
１１ｐ  Ｐ型ドリフト領域
１２ｎ，１２ｎａ１，１２ｎａ２，１２ｎｂ１，１２ｎｂ２，１２ｎｃ１，１２ｎｃ２，１２ｎｄ１，１２ｎｄ２  Ｎカラム領域
１２ｐ，１２ｐａ１，１２ｐａ２，１２ｐａ３，１２ｐｂ１，１２ｐｂ２，１２ｐｂ３，１２ｐｃ１，１２ｐｃ２，１２ｐｃ３，１２ｐｄ１，１２ｐｄ２，１２ｐｄ３  Ｐカラム領域（第２導電型カラム領域）
１４  アクティブセル部スーパジャンクション構造（第１のスーパジャンクション構造）
１５  ポリシリコンゲート電極（ゲートポリシリコン膜）
１６ａ，１６ｂ，１６ｃ，１６ｄ  周辺サイド領域
１７ａ，１７ｂ，１７ｃ，１７ｄ  周辺コーナ領域
１８  第２のスーパジャンクション構造
１９  第３のスーパジャンクション構造
２０  トレンチ
２１  第４のスーパジャンクション構造
２２  第５のスーパジャンクション構造
２３  Ｐ＋ボディコンタクト領域
２４  メタル裏面ドレイン電極
２５  Ｎ＋ドレイン領域（Ｎ型単結晶シリコン基板）
２６  Ｎ＋ソース領域
２７  ゲート絶縁膜
２９  層間絶縁膜
３０  フローティングフィールドプレート（ＦＦＰ）
３０ｓ  標準的なフローティングフィールドプレート（またはその位置）
３１  Ｎ＋チャンネルストップ領域
３２  Ｐ＋チップ周辺コンタクト領域
３３  トレンチ加工用ハードマスク膜
３４  フィールド絶縁膜
３４ｔ  薄い絶縁膜部分
３５  Ｐ−型表面リサーフ領域導入用レジスト膜
３６  シリコン酸化膜エッチング用レジスト膜
３７  Ｐボディ領域導入用レジスト膜
３８  Ｎ＋ソース領域導入用レジスト膜
３９  コンタクトホール
４０  半導体チップ又は周辺コーナ領域の対角線
４１  コンタクトホール形成用レジスト膜
４２ｎ  Ｎリング領域（第１導電型リング領域）
４２ｐ  Ｐリング領域（第２導電型リング領域）
４３  Ｎリング導入用レジスト膜
４４  Ｐリング導入用レジスト膜
４５  Ｐカラムの中心線（Ｐカラム周回領域の中心線）
４６、４６ａ，４６ｂ  Ｎカラムの中心線（Ｎカラム周回領域の中心線）
４７  ＦＦＰの内端限界
４８  ＦＦＰの外端限界
４９ｐａ，４９ｐｂ，４９ｐｃ  Ｐカラム周回領域
５０  封止レジンまたはレジン封止体
５２  ヒートシンク
５３  ダイパッド
５４  ワイヤボンディングリード
５５  溝
５６  スリット
５７  円形開口
５８  ボンディングワイヤ
Ｄ  ドレイン端子
ＦＩ  ＦＦＰの内端の範囲
ＦＯ  ＦＦＰの外端の範囲
Ｇ  ゲート端子
ＰＣＩ  Ｐカラム領域の内端
ＰＣＯ  Ｐカラム領域の外端
Ｒ１  チップコーナ部切出領域
Ｒ２  アクティブセル部切出領域
Ｓ  ソース端子
Ｗｎ  Ｎカラムの厚さ
Ｗｐ  Ｐカラムの厚さ
【図１】
2012142335.tif 000003
【図２】
2012142335.tif 000004
【図３】
2012142335.tif 000005
【図４】
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【図５】
2012142335.tif 000007
【図６】
2012142335.tif 000008
【図７】
2012142335.tif 000009
【図８】
2012142335.tif 000010
【図９】
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【図１０】
2012142335.tif 000012
【図１１】
2012142335.tif 000013
【図１２】
2012142335.tif 000014
【図１３】
2012142335.tif 000015
【図１４】
2012142335.tif 000016
【図１５】
2012142335.tif 000017
【図１６】
2012142335.tif 000018
【図１７】
2012142335.tif 000019
【図１８】
2012142335.tif 000020
【図１９】
2012142335.tif 000021
【図２０】
2012142335.tif 000022
【図２１】
2012142335.tif 000023
【図２２】
2012142335.tif 000024
【図２３】
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【図２４】
2012142335.tif 000026
【図２５】
2012142335.tif 000027
【図２６】
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【図２７】
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【図２８】
2012142335.tif 000030
【図２９】
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【図３０】
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【図３１】
2012142335.tif 000033
【図３２】
2012142335.tif 000034
【図３３】
2012142335.tif 000035
【図３４】
2012142335.tif 000036
【図３５】
2012142335.tif 000037
【図３６】
2012142335.tif 000038
【図３７】
2012142335.tif 000039
【図３８】
2012142335.tif 000040
【図３９】
2012142335.tif 000041
【図４０】
2012142335.tif 000042
【図４１】
2012142335.tif 000043
【図４２】
2012142335.tif 000044
【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
2012142335.tif 000049
【図４８】
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【図４９】
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