(57)【要約】【課題】酸化物半導体膜を用いたトランジスタに安定した電気特性を付与し、信頼性の高い半導体装置を作製する。【解決手段】ｎ型酸化物半導体膜中にｐ型酸化物半導体材料を含ませることで酸化物半導体膜中に意図せずに生じるキャリアを低減することができる。これは、ｎ型酸化物半導体膜中の意図せずに生じた電子が、ｐ型酸化物半導体材料中に生じたホールと再結合することにより、消滅するためである。従って、酸化物半導体膜中に意図せずに生じるキャリアを低減することができる。【選択図】図１
2012169612.tif 000002
【特許請求の範囲】
【請求項１】
ゲート電極と、
ゲート絶縁膜と、
一対の電極と、
前記ゲート絶縁膜を介して、前記ゲート電極と少なくとも一部が重畳し、かつ前記一対の電極と少なくとも一部が接するｐ型酸化物半導体材料を含むｎ型酸化物半導体膜と、を有することを特徴とする半導体装置。
【請求項２】
請求項１において、
前記ｎ型酸化物半導体膜に対し、前記ｐ型酸化物半導体材料が０．００１以上０．１５以下の原子数比で含まれることを特徴とする半導体装置。
【請求項３】
請求項１または請求項２において、
前記ｎ型酸化物半導体膜に対し、酸化シリコンおよび酸化ゲルマニウムの少なくともいずれかが０．０１以上０．２以下の原子数比で含まれることを特徴とする半導体装置。
【請求項４】
請求項１乃至請求項３のいずれか一において、
前記ｎ型酸化物半導体膜は、Ｉｎ、Ｇａ、ＺｎおよびＳｎから選ばれた二種以上を含むことを特徴とする半導体装置。
【請求項５】
請求項１乃至請求項４のいずれか一において、
前記ｐ型酸化物半導体材料は、Ｎｉ、Ｌａ、Ｓｒ、Ｎｄ、ＮａまたはＣｕの少なくともいずれかを含むことを特徴とする半導体装置。
【請求項６】
請求項１乃至請求項５のいずれか一において、
前記ｎ型酸化物半導体膜が非晶質であることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
トランジスタなどの半導体素子を含む回路を有する半導体装置に関する。例えば、電源回路に搭載されるパワーデバイス、メモリ、サイリスタ、コンバータ、イメージセンサなどを含む半導体集積回路、液晶表示パネルに代表される電気光学装置、発光素子を有する発光表示装置等を部品として搭載した電子機器に関する。また、半導体装置に用いられる酸化物に関する。
【０００２】
なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指し、電気光学装置、発光表示装置、半導体回路および電子機器は全て半導体装置である。
【背景技術】
【０００３】
液晶表示装置に代表されるように、ガラス基板等に形成されるトランジスタの多くはアモルファスシリコン、多結晶シリコンなどによって構成されている。アモルファスシリコンを用いたトランジスタは電界効果移動度が低いもののガラス基板の大面積化に対応することができる。また、多結晶シリコンを用いたトランジスタの電界効果移動度は高いがガラス基板の大面積化には適していないという欠点を有している。
【０００４】
シリコンを用いたトランジスタのほかに、近年は酸化物半導体を用いてトランジスタを作製し、電子デバイスや光デバイスに応用する技術が注目されている。例えば、酸化物半導体として、酸化亜鉛、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系酸化物を用いてトランジスタを作製し、表示装置の画素のスイッチング素子などに用いる技術が特許文献１および特許文献２で開示されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００７−１２３８６１号公報
【特許文献２】特開２００７−９６０５５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
酸化物半導体膜をチャネル領域に用いたトランジスタに安定した電気特性を付与し、信頼性の高い半導体装置を作製することを課題の一とする。
【課題を解決するための手段】
【０００７】
本発明の一態様は、ｐ型酸化物半導体材料を含むｎ型酸化物半導体膜をトランジスタのチャネル領域に適用することを技術的思想とする。
【０００８】
一般に、酸化物半導体膜の酸素欠損は、その一部がドナーとなりキャリアである電子を放出する。その結果、酸化物半導体膜をトランジスタのチャネル領域に用いると、酸素欠損が原因でしきい値電圧がマイナス方向にシフトしてしまうことがある。しきい値電圧のマイナス方向へのシフトを防ぐためには、酸素欠損が生じないように酸化物半導体膜を形成する必要がある。しかしながら、酸化物半導体膜を形成した後に行う加熱処理や、酸化物半導体膜が露出した状態で減圧下に暴露することによる、微量の酸素の放出まで抑制することは困難である。また、酸化物半導体膜中に生じる酸素欠損は、僅かでもトランジスタのしきい値電圧をマイナス方向にシフトさせるため、前述した微量の酸素の放出すらも半導体装置の不良の要因となりうる。
【０００９】
そこで、酸化物半導体膜中に意図せずに生じるキャリアを低減することが求められる。具体的には、ｎ型酸化物半導体膜中にｐ型酸化物半導体材料を含ませることで酸化物半導体膜中に意図せずに生じるキャリアを低減することができる。これは、ｎ型酸化物半導体膜中の意図せずに生じた電子が、ｐ型酸化物半導体材料中に生じたホールと再結合することにより、消滅するためである。従って、酸化物半導体膜中に意図せずに生じるキャリアを低減することができる。即ち、本発明の一態様を適用することで、トランジスタのしきい値電圧のマイナス方向へのシフトを抑制することができる。また、ｎ型酸化物半導体膜に含ませるｐ型酸化物半導体材料の量によって、トランジスタのしきい値電圧を制御することができる。また、ｐ型酸化物半導体材料に含まれる酸素とそのほかの元素との結合エネルギーが、ｎ型酸化物半導体材料に含まれる酸素とそのほかの元素との結合エネルギーよりも高い場合、ｐ型酸化物半導体材料をｎ型酸化物半導体膜に含ませることで、ｎ型酸化物半導体膜に含まれる酸素の放出を抑制できる。
【００１０】
例えば、ｎ型酸化物半導体膜の成膜時にｐ型酸化物半導体材料を混ぜることで、ｎ型酸化物半導体膜中にｐ型酸化物半導体材料を含ませることができる。具体的には、ｎ型酸化物半導体材料とｐ型酸化物半導体材料を混合し、焼結することで作製したスパッタリングターゲットを用いてｐ型酸化物半導体材料を含むｎ型酸化物半導体膜を成膜すればよい。または、ｎ型酸化物半導体材料ターゲットの表面にｐ型酸化物半導体材料の焼結体を適量設置し、共スパッタリング法によって成膜すればよい。このとき、ｎ型酸化物半導体スパッタリングターゲット上の電界が集中する領域（エロージョンが形成される領域）に、前述のｐ型酸化物半導体材料の焼結体を設置することで、ｐ型酸化物半導体材料をｎ型酸化物半導体膜中に効率よく含ませることができて好ましい。または、ｎ型酸化物半導体材料ターゲットおよびｐ型酸化物半導体材料ターゲットを用いた多元スパッタリング法を用いればよい。
【００１１】
また、ｐ型酸化物半導体材料に加えて、酸化シリコンおよび酸化ゲルマニウムなどの絶縁体材料をｎ型酸化物半導体膜に含ませてもよい。絶縁体材料は、ｎ型酸化物半導体材料またはｐ型酸化物半導体材料に予め混合させておいてもよいし、ｐ型酸化物半導体材料を含ませる場合と同様の方法で含ませてもよい。絶縁性材料に含まれる酸素とそのほかの元素との結合エネルギーが、ｎ型酸化物半導体材料に含まれる酸素とそのほかの元素との結合エネルギーよりも高い場合、絶縁体材料をｎ型酸化物半導体膜に含ませることで、ｎ型酸化物半導体膜の酸素の放出を抑制できる。
【発明の効果】
【００１２】
本発明の一態様により、トランジスタ、ダイオード等の半導体用途に好適な材料を提供することができる。
【００１３】
また、酸化物半導体膜をチャネル領域に用いたトランジスタに安定した電気特性を付与し、信頼性の高い半導体装置を作製することができる。
【図面の簡単な説明】
【００１４】
【図１】本発明の一態様に係るトランジスタの一例を示す上面図および断面図。
【図２】本発明の一態様に係るトランジスタの一例を示す上面図および断面図。
【図３】本発明の一態様に係るトランジスタの一例を示す上面図および断面図。
【図４】本発明の一態様に係るトランジスタの一例を示す上面図および断面図。
【図５】本発明の一態様に係るトランジスタの一例を示す上面図および断面図。
【図６】本発明の一態様に係るトランジスタの一例を示す上面図および断面図。
【図７】本発明の一態様に係るトランジスタを用いた液晶表示装置の一例を示す回路図。
【図８】本発明の一態様に係るトランジスタを用いた半導体記憶装置の一例を示す回路図および電気特性を示す図。
【図９】本発明の一態様に係るトランジスタを用いた半導体記憶装置の一例を示す回路図および電気特性を示す図。
【図１０】本発明の一態様に係るトランジスタを用いた半導体記憶装置の一例を示す回路図。
【図１１】本発明の一態様に係るトランジスタを用いたＣＰＵの具体例を示すブロック図およびその一部の回路図。
【図１２】本発明の一態様に係る電子機器の一例を示す斜視図。
【図１３】本発明の一態様に係るトランジスタのＩｄｓ−Ｖｇｓカーブを示す図。
【図１４】本発明の一態様に係るトランジスタのＩｄｓ−Ｖｇｓカーブを示す図。
【図１５】本発明の一態様に係る酸化物半導体膜のＴＤＳスペクトルを示す図。
【図１６】本発明の一態様に係る酸化物半導体膜の透過率および反射率を示す図。
【図１７】本発明の一態様に係る酸化物半導体膜の透過率および反射率を示す図。
【図１８】本発明の一態様に係る酸化物半導体膜の透過率および反射率を示す図。
【図１９】本発明の一態様に係る酸化物半導体膜の透過率および反射率を示す図。
【図２０】本発明の一態様に係る酸化物半導体膜のＸＲＤスペクトルを示す図。
【図２１】本発明の一態様に係る酸化物半導体膜のＸＲＤスペクトルを示す図。
【発明を実施するための形態】
【００１５】
以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、その形態および詳細を様々に変更し得ることは、当業者であれば容易に理解される。また、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、図面を用いて発明の構成を説明するにあたり、同じものを指す符号は異なる図面間でも共通して用いる。なお、同様のものを指す際にはハッチパターンを同じくし、特に符号を付さない場合がある。
【００１６】
以下、本発明の説明を行うが、本明細書で用いる用語について簡単に説明する。まず、トランジスタのソースとドレインについては、本明細書においては、一方をドレインと呼ぶとき他方をソースとする。即ち、電位の高低によって、それらを区別しない。従って、本明細書において、ソースとされている部分をドレインと読み替えることもできる。
【００１７】
また、電圧は、ある電位と、基準の電位（例えばグラウンド電位またはソース電位）との電位差のことを示す場合が多い。よって、電圧を電位と言い換えることが可能である。
【００１８】
本明細書においては、「接続する」と表現される場合であっても、現実の回路においては、物理的な接続部分がなく、配線が延在している場合だけのこともある。
【００１９】
なお、第１、第２として付される序数詞は便宜上用いるものであり、工程順または積層順を示すものではない。また、本明細書において発明を特定するための事項として固有の名称を示すものではない。
【００２０】
（実施の形態１）
本実施の形態では、本発明の一態様に係るトランジスタの一例について図１を用いて説明する。
【００２１】
図１（Ａ）はトランジスタの上面図である。図１（Ａ）に示した一点鎖線Ａ−Ｂおよび一点鎖線Ｃ−Ｄにおける断面は、それぞれ図１（Ｂ）に示すＡ−Ｂ断面および図１（Ｃ）に示すＣ−Ｄ断面に対応する。
【００２２】
ここでは、図１（Ｂ）に示すＡ−Ｂ断面について詳細に説明する。
【００２３】
図１（Ｂ）に示すトランジスタは、基板１００上のゲート電極１０４と、ゲート電極１０４を覆うゲート絶縁膜１１２と、ゲート絶縁膜１１２を介してゲート電極１０４上にある酸化物半導体膜１０６と、酸化物半導体膜１０６上にあり酸化物半導体膜１０６と一部が接する一対の電極１１６と、ゲート絶縁膜１１２、酸化物半導体膜１０６および一対の電極１１６を覆う層間絶縁膜１１８と、を有するトランジスタである。
【００２４】
基板１００に大きな制限はないが、少なくとも、後の熱処理に耐えうる程度の耐熱性を有している必要がある。例えば、ガラス基板、セラミック基板、石英基板、サファイア基板などを、基板１００として用いてもよい。また、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板、ＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板などを適用することも可能であり、これらの基板上に半導体素子が設けられたものを、基板１００として用いてもよい。
【００２５】
また、基板１００として、可撓性基板を用いてもよい。その場合は、可撓性基板上に直接的にトランジスタを作製する。なお、可撓性基板上にトランジスタを設ける方法としては、基板１００として非可撓性のものを用いて、この上にトランジスタを作製した後、該トランジスタを剥離し、可撓性基板に転置する方法もある。その場合には、基板１００とトランジスタとの間に剥離層を設けるとよい。
【００２６】
ゲート電極１０４は、単層または積層構造とすればよく、Ａｌ、Ｔｉ、Ｃｒ、Ｃｏ、Ｎｉ、Ｃｕ、Ｙ、Ｚｒ、Ｍｏ、Ａｇ、ＴａおよびＷ、それらの窒化物、酸化物ならびに合金から一以上選択して用いればよい。また、前述の酸化物は、５×１０１９ｃｍ−３以上２０原子％以下、好ましくは１×１０２０ｃｍ−３以上７原子％以下の窒素を含んでもよい。例えば、１×１０２０ｃｍ−３以上７原子％以下の窒素を含み、かつＩｎ、ＧａおよびＺｎを含む酸化物膜を用いるとよい。酸化物膜をゲート電極１０４に用いる場合、酸化物膜は金属膜と比べて抵抗が高いため、ゲート電極１０４の抵抗を低減するためにシート抵抗が１０Ω／ｓｑ以下の低抵抗膜と積層すると好ましい。この場合、酸化物膜がゲート絶縁膜１１２側になるようにゲート電極１０４を形成する。
【００２７】
酸化物半導体膜１０６は、ｐ型酸化物半導体材料を含むｎ型酸化物半導体膜、またはｐ型酸化物半導体材料、ならびに酸化シリコンおよび酸化ゲルマニウムなどの絶縁体材料を含むｎ型酸化物半導体膜である。その混合比によって、トランジスタのしきい値電圧を制御することができる。
【００２８】
例えば、ｎ型酸化物半導体膜の材料は、Ｉｎ、Ｇａ、ＺｎおよびＳｎから選ばれた二種以上としてもよい。
【００２９】
ｎ型酸化物半導体膜として、例えば、四元系金属酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏ系材料や、三元系金属酸化物であるＩｎ−Ｇａ−Ｚｎ−Ｏ系材料、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系材料、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系材料、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系材料、Ａｌ−Ｇａ−Ｚｎ−Ｏ系材料、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系材料や、二元系金属酸化物であるＩｎ−Ｚｎ−Ｏ系材料、Ｓｎ−Ｚｎ−Ｏ系材料、Ａｌ−Ｚｎ−Ｏ系材料、Ｚｎ−Ｍｇ−Ｏ系材料、Ｓｎ−Ｍｇ−Ｏ系材料、Ｉｎ−Ｍｇ−Ｏ系材料、Ｉｎ−Ｇａ−Ｏ系材料や、Ｉｎ−Ｏ系材料、Ｓｎ−Ｏ系材料、Ｚｎ−Ｏ系材料などを用いればよい。ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系材料とは、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）を有する酸化物、という意味であり、その原子数比は特に問わない。また、ＩｎとＧａとＺｎ以外の元素を含んでいてもよい。このとき、酸化物半導体膜の化学量論比に対し、Ｏを過剰に含むと好ましい。Ｏを過剰に含むことで酸化物半導体膜の酸素欠損に起因するキャリアの生成を抑制することができる。
【００３０】
なお、一例として、酸化物半導体膜としてＩｎ−Ｚｎ−Ｏ系材料を用いる場合、原子数比で、Ｉｎ／Ｚｎが０．５〜５０、好ましくはＩｎ／Ｚｎが１〜２０、さらに好ましくはＩｎ／Ｚｎが３〜１５とする。Ｚｎに対すＩｎの原子数比を前述の範囲とすることで、トランジスタの電界効果移動度を向上させることができる。ここで、化合物の原子数比がＩｎ：Ｚｎ：Ｏ＝Ｘ：Ｙ：Ｚのとき、Ｚ＞１．５Ｘ＋Ｙとする。
【００３１】
ｎ型酸化物半導体膜として、化学式ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０）で表記される材料を用いてもよい。ここで、Ｍは、Ｇａ、Ａｌ、ＭｎおよびＣｏから選ばれた一または複数の金属元素を示す。例えば、Ｍとして、Ｇａ、ＧａおよびＡｌ、ＧａおよびＭｎまたはＧａおよびＣｏなどを用いてもよい。
【００３２】
ｐ型酸化物半導体材料として、例えば、Ｎｉ、Ｌａ、Ｓｒ、Ｎｄ、ＮａおよびＣｕのいずれかを含む材料を用いればよい。具体的には、Ｎｉ−Ｏ系材料、Ｃｕ−Ｏ系材料、Ｌａ−Ｎｉ−Ｏ系材料、Ｎｄ−Ｎｉ−Ｏ系材料、Ｓｒ−Ｃｕ−Ｏ系材料、Ｌａ−Ｃｕ−Ｏ系材料などを用いればよい。ただし、ｐ型酸化物半導体材料は前述の材料に限定されるものではなく、ｐ型半導体性を有する材料であれば適用することができる。また、ｐ型酸化物半導体材料の代わりに、ｐ型非酸化物半導体材料を用いても構わない。なお、ｎ型酸化物半導体膜にＩｎおよびＺｎより酸素との結合エネルギーの大きな金属を含むｐ型酸化物半導体材料を含ませることによって、ｎ型酸化物半導体膜からの酸素の放出を抑制できる。
【００３３】
このとき、ｐ型酸化物半導体の混合比が低すぎると、ほとんどしきい値電圧を変動させることができない。また、ｐ型酸化物半導体の混合比が高すぎると、主たるキャリアである電子の量が少なくなり、トランジスタ特性を得ることができなくなる可能性がある。そのため、ｐ型酸化物半導体の混合比は適切な範囲とする必要がある。
【００３４】
なお、酸化シリコン中の酸素とシリコンとの結合エネルギーおよび酸化ゲルマニウム中の酸素とゲルマニウムとの結合エネルギーは高い値を示す。従って、ｎ型酸化物半導体膜に酸化シリコンおよび酸化ゲルマニウムなどの絶縁体材料を含ませることによって、ｎ型酸化物半導体膜からの酸素の放出を抑制できる。また、ｎ型酸化物半導体膜が結晶化しやすい材料である場合、絶縁体材料を混合させることによって、ｎ型酸化物半導体膜の結晶化を抑制することができる。ただし、絶縁体材料の混合比が低すぎると前述の効果が低くなってしまう。また、絶縁体材料の混合比が高すぎると、トランジスタの電界効果移動度を低減させてしまう可能性がある。そのため、絶縁体材料の混合比は適切な範囲とする必要がある。
【００３５】
ここで、ｎ型酸化物半導体、ｐ型酸化物半導体および絶縁体の混合比（原子数比）を、ｎ型酸化物半導体：ｐ型酸化物半導体：絶縁体＝Ｘ：Ｙ：Ｚとしたとき、Ｙ／（Ｘ＋Ｙ）が０．０００１以上０．１５以下、Ｚ／（Ｘ＋Ｙ＋Ｚ）が０．０１以上０．３以下とする。好ましくは、Ｙ／（Ｘ＋Ｙ）が０．０１以上０．０５以下、Ｚ／（Ｘ＋Ｙ＋Ｚ）が０．０１以上０．２以下とする。ただし、Ｚが０でも構わない。
【００３６】
酸化物半導体膜１０６は、単結晶、多結晶（ポリクリスタルともいう。）または非晶質などの状態をとる。
【００３７】
好ましくは、酸化物半導体膜１０６は、ＣＡＡＣ−ＯＳ（Ｃ  Ａｘｉｓ  Ａｌｉｇｎｅｄ  Ｃｒｙｓｔａｌｌｉｎｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜とする。
【００３８】
ＣＡＡＣ−ＯＳ膜は、完全な単結晶ではなく、完全な非晶質でもない。ＣＡＡＣ−ＯＳ膜は、非晶質相に結晶部を有する結晶−非晶質混相構造の酸化物半導体膜である。なお、当該結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさであることが多い。また、透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ）による観察像では、ＣＡＡＣ−ＯＳ膜に含まれる非晶質部と結晶部との境界は明確ではない。また、ＴＥＭによってＣＡＡＣ−ＯＳ膜には粒界（グレインバウンダリーともいう。）は確認できない。そのため、ＣＡＡＣ−ＯＳ膜は、粒界に起因する電子移動度の低下が抑制される。
【００３９】
ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、ｃ軸がＣＡＡＣ−ＯＳ膜の被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃い、かつａｂ面に垂直な方向から見て三角形状または六角形状の原子配列を有し、ｃ軸に垂直な方向から見て金属原子が層状または金属原子と酸素原子とが層状に配列している。なお、異なる結晶部間で、それぞれａ軸およびｂ軸の向きが異なっていてもよい。本明細書において、単に垂直と記載する場合、８５°以上９５°以下の範囲も含まれることとする。また、単に平行と記載する場合、−５°以上５°以下の範囲も含まれることとする。
【００４０】
なお、ＣＡＡＣ−ＯＳ膜において、結晶部の分布が一様でなくてもよい。例えば、ＣＡＡＣ−ＯＳ膜の形成過程において、酸化物半導体膜の表面側から結晶成長させる場合、被形成面の近傍に対し表面の近傍では結晶部の占める割合が高くなることがある。また、ＣＡＡＣ−ＯＳ膜へ不純物を添加することにより、当該不純物添加領域において結晶部が非晶質化することもある。
【００４１】
ＣＡＡＣ−ＯＳ膜に含まれる結晶部のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃うため、ＣＡＡＣ−ＯＳ膜の形状（被形成面の断面形状または表面の断面形状）によっては互いに異なる方向を向くことがある。なお、結晶部のｃ軸の方向は、ＣＡＡＣ−ＯＳ膜が形成されたときの被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向となる。結晶部は、成膜することにより、または成膜後に加熱処理などの結晶化処理を行うことにより形成される。
【００４２】
ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動を低減することが可能である。よって、当該トランジスタは、信頼性が高い。
【００４３】
ゲート絶縁膜１１２および層間絶縁膜１１８は、例えば酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化ハフニウム、酸化イットリウムまたは酸化ジルコニウムなどを用いればよく、積層または単層で設ける。例えば、熱酸化法、ＣＶＤ法（プラズマＣＶＤ法、熱ＣＶＤ法など）、スパッタリング法などで形成すればよい。なお、例えば、熱酸化法で酸化シリコン膜を形成する場合、シリコン膜を形成し、該シリコン膜に対し、熱酸化処理を行えばよい。シリコン膜は非晶質シリコンまたは結晶シリコンを用いればよい。ゲート絶縁膜１１２および層間絶縁膜１１８は、加熱処理により酸素を放出する膜を用いてもよい。加熱処理により酸素を放出する膜を用いることで、酸化物半導体膜１０６に生じる欠陥を修復することができ、トランジスタの電気特性の劣化を抑制できる。
【００４４】
ここで、酸化窒化シリコンとは、その組成において、窒素よりも酸素の含有量が多いものを示し、例えば、酸素が５０原子％以上７０原子％以下、窒素が０．５原子％以上１５原子％以下、珪素が２５原子％以上３５原子％以下、水素が０原子％以上１０原子％以下の範囲で含まれるものをいう。また、窒化酸化シリコンとは、その組成において、酸素よりも窒素の含有量が多いものを示し、例えば、酸素が５原子％以上３０原子％以下、窒素が２０原子％以上５５原子％以下、珪素が２５原子％以上３５原子％以下、水素が１０原子％以上２５原子％以下の範囲で含まれるものをいう。ただし、上記範囲は、ラザフォード後方散乱法（ＲＢＳ：Ｒｕｔｈｅｒｆｏｒｄ  Ｂａｃｋｓｃａｔｔｅｒｉｎｇ  Ｓｐｅｃｔｒｏｍｅｔｒｙ）や、水素前方散乱法（ＨＦＳ：Ｈｙｄｒｏｇｅｎ  Ｆｏｒｗａｒｄ  ｓｃａｔｔｅｒｉｎｇ  Ｓｐｅｃｔｒｏｍｅｔｒｙ）を用いて測定した場合のものである。また、構成元素の含有比率は、その合計が１００原子％を超えない値をとる。
【００４５】
なお、ゲート電極１０４または／および一対の電極１１６の材料が酸化物半導体膜１０６に拡散し、トランジスタ特性に悪影響を与えることがある場合、ゲート絶縁膜１１２および層間絶縁膜１１８は、ゲート電極１０４または／および一対の電極１１６の材料の拡散係数が小さい絶縁膜を用いればよい。層間絶縁膜１１８は、酸化物半導体膜１０６の保護膜として機能する。
【００４６】
「加熱処理により酸素を放出する」とは、ＴＤＳ（Ｔｈｅｒｍａｌ  Ｄｅｓｏｒｐｔｉｏｎ  Ｓｐｅｃｔｒｏｓｃｏｐｙ：昇温脱離ガス分光法）分析にて、酸素原子に換算しての酸素の放出量が１．０×１０１８ａｔｏｍｓ／ｃｍ３以上、好ましくは３．０×１０２０ａｔｏｍｓ／ｃｍ３以上であることをいう。
【００４７】
ここで、ＴＤＳ分析にて、酸素原子に換算しての酸素の放出量の測定方法について、以下に説明する。
【００４８】
ＴＤＳ分析したときの気体の放出量は、スペクトルの積分値に比例する。このため、測定したスペクトルの積分値と標準試料の基準値の比とにより、気体の放出量を計算することができる。標準試料の基準値は、所定の原子密度を有する試料において、スペクトルの積分値に対する原子密度の割合である。
【００４９】
例えば、標準試料である所定の密度の水素を含むシリコンウェハのＴＤＳ分析結果、および絶縁膜のＴＤＳ分析結果から、絶縁膜の酸素分子の放出量（ＮＯ２）は、数式１で求めることができる。ここで、ＴＤＳ分析で得られる質量電荷比（Ｍ／ｚ＝）３２で検出されるスペクトルの全てが酸素分子由来と仮定する。Ｍ／ｚ＝３２のものとしてほかにＣＨ３ＯＨがあるが、存在する可能性が低いものとしてここでは考慮しない。また、酸素原子の同位体であるＭ／ｚ＝１７の酸素原子およびＭ／ｚ＝１８の酸素原子を含む酸素分子についても、自然界における存在比率が極微量であるため考慮しない。
【００５０】
ＮＯ２＝ＮＨ２／ＳＨ２×ＳＯ２×α      （数式１）
【００５１】
ＮＨ２は、標準試料から脱離した水素分子を密度で換算した値である。ＳＨ２は、標準試料をＴＤＳ分析したときのスペクトルの積分値である。ここで、標準試料の基準値を、ＮＨ２／ＳＨ２とする。ＳＯ２は、絶縁膜をＴＤＳ分析したときのスペクトルの積分値である。αは、ＴＤＳ分析におけるスペクトル強度に影響する係数である。数式１の詳細に関しては、特開平６−２７５６９７公報を参照する。なお、上記絶縁膜の酸素の放出量は、電子科学株式会社製の昇温脱離分析装置ＥＭＤ−ＷＡ１０００Ｓ／Ｗを用い、標準試料として１×１０１６ａｔｏｍｓ／ｃｍ３の水素原子を含むシリコンウェハを用いて測定した。
【００５２】
また、ＴＤＳ分析において、酸素の一部は酸素原子として検出される。酸素分子と酸素原子の比率は、酸素分子のイオン化率から算出することができる。なお、上述のαは酸素分子のイオン化率を含むため、酸素分子の放出量を評価することで、酸素原子の放出量についても見積もることができる。
【００５３】
なお、ＮＯ２は酸素分子の放出量である。酸素原子に換算したときの放出量は、酸素分子の放出量の２倍となる。
【００５４】
上記構成において、加熱処理により酸素を放出する膜は、酸素が過剰な酸化シリコン（ＳｉＯＸ（Ｘ＞２））であってもよい。酸素が過剰な酸化シリコン（ＳｉＯＸ（Ｘ＞２））とは、シリコン原子数の２倍より多い酸素原子を単位体積当たりに含むものである。単位体積当たりのシリコン原子数および酸素原子数は、ラザフォード後方散乱法により測定した値である。
【００５５】
ゲート絶縁膜１１２または層間絶縁膜１１８から酸化物半導体膜１０６に酸素が供給されることで、酸化物半導体膜１０６とゲート絶縁膜１１２との界面準位密度、または酸化物半導体膜１０６と層間絶縁膜１１８との界面準位密度を低減できる。この結果、トランジスタの動作などに起因して、酸化物半導体膜１０６とゲート絶縁膜１１２との界面、または酸化物半導体膜１０６と層間絶縁膜１１８との界面にキャリアが捕獲されることを抑制することができ、電気特性の劣化の少ないトランジスタを得ることができる。
【００５６】
さらに、酸化物半導体膜の酸素欠損に起因して電荷が生じる場合がある。一般に酸化物半導体膜の酸素欠損は、一部がドナーとなりキャリアである電子を放出する。この結果、トランジスタのしきい値電圧がマイナス方向にシフトしてしまう。ゲート絶縁膜１１２または層間絶縁膜１１８から酸化物半導体膜１０６に酸素が十分に供給されることにより、しきい値電圧がマイナス方向へシフトする要因である、酸化物半導体膜の酸素欠損を低減することができる。
【００５７】
即ち、ゲート絶縁膜１１２または層間絶縁膜１１８に、加熱処理により酸素を放出する膜を設けることで、酸化物半導体膜１０６とゲート絶縁膜１１２との界面の界面準位密度、または酸化物半導体膜１０６と層間絶縁膜１１８との界面の界面準位密度、ならびに酸化物半導体膜１０６の酸素欠損を低減し、酸化物半導体膜１０６とゲート絶縁膜１１２または層間絶縁膜１１８との界面におけるキャリア捕獲の影響を小さくすることができる。
【００５８】
一対の電極１１６は、ゲート電極１０４で示した金属膜、金属窒化物膜、金属酸化物膜または合金膜などを単層でまたは積層で用いればよい。
【００５９】
一対の電極１１６にＣｕを含む膜を用いると、配線の抵抗を低減でき、大型表示装置などでも配線遅延等の発生を低減することができる。一対の電極１１６にＣｕを用いる場合、基板１００の材質によっては密着性が悪くなるため、基板１００と密着性のよい膜との積層構造にすることが好ましい。基板１００と密着性のよい膜として、Ｔｉ、Ｍｏ、Ｍｎ、ＣｕまたはＡｌなどを含む金属膜または合金膜を用いればよい。例えば、Ｃｕ−Ｍｎ−Ａｌ合金を用いてもよい。
【００６０】
以上のように、ｐ型酸化物半導体材料を含むｎ型酸化物半導体膜をチャネル領域に用いることで、トランジスタに安定した電気特性を付与し、信頼性の高い半導体装置を作製することができる。
【００６１】
本実施の形態は、他の実施の形態と適宜組み合わせて用いることができる。
【００６２】
（実施の形態２）
本実施の形態では、実施の形態１に示したトランジスタとは異なる構造のトランジスタについて説明する。
【００６３】
図２は本発明の一態様に係るトランジスタの上面図および断面図である。図２（Ａ）に示した一点鎖線Ａ−Ｂおよび一点鎖線Ｃ−Ｄにおける断面は、それぞれ図２（Ｂ）に示すＡ−Ｂ断面および図２（Ｃ）に示すＣ−Ｄ断面に対応する。
【００６４】
以下に、図２（Ｂ）に示すＡ−Ｂ断面について詳細に説明する。
【００６５】
図２（Ｂ）に示すトランジスタは、基板１００上のゲート電極１０４と、ゲート電極１０４を覆うゲート絶縁膜１１２と、ゲート絶縁膜１１２上の一対の電極２１６と、一対の電極２１６上にあり、一対の電極２１６と一部が接する酸化物半導体膜２０６と、ゲート絶縁膜１１２、一対の電極２１６および酸化物半導体膜２０６を覆う層間絶縁膜２１８と、を有するトランジスタである。ここで、一対の電極２１６、酸化物半導体膜２０６および層間絶縁膜２１８は、それぞれ実施の形態１で示した一対の電極１１６、酸化物半導体膜１０６および層間絶縁膜１１８と同様の材料および作製方法を用いればよい。
【００６６】
酸化物半導体膜２０６に実施の形態１で示した酸化物半導体膜１０６を用いることで、酸化物半導体膜と該酸化物半導体膜と接するゲート絶縁膜との界面の界面準位密度の低いトランジスタを得ることができる。
【００６７】
図３は本発明の一態様に係るトランジスタの上面図および断面図である。図３（Ａ）に示した一点鎖線Ａ−Ｂおよび一点鎖線Ｃ−Ｄにおける断面は、それぞれ図３（Ｂ）に示すＡ−Ｂ断面および図３（Ｃ）に示すＣ−Ｄ断面に対応する。
【００６８】
以下に、図３（Ｂ）に示すＡ−Ｂ断面について詳細に説明する。
【００６９】
図３（Ｂ）に示すトランジスタは、基板１００上に設けられた下地絶縁膜３０２上の酸化物半導体膜３０６と、酸化物半導体膜３０６上にあり酸化物半導体膜３０６と一部が接する一対の電極３１６と、酸化物半導体膜３０６および一対の電極３１６を覆うゲート絶縁膜３１２と、ゲート絶縁膜３１２を介して酸化物半導体膜３０６上にあるゲート電極３０４と、を有するトランジスタである。ここで、一対の電極３１６、酸化物半導体膜３０６、ゲート電極３０４およびゲート絶縁膜３１２は、それぞれ実施の形態１で示した一対の電極１１６、酸化物半導体膜１０６、ゲート電極１０４およびゲート絶縁膜１１２と同様の材料および作製方法を用いればよい。
【００７０】
下地絶縁膜３０２は、ゲート絶縁膜３１２と同様の材料および作製方法を用いることができる。
【００７１】
図４は本発明の一態様に係るトランジスタの上面図および断面図である。図４（Ａ）に示した一点鎖線Ａ−Ｂおよび一点鎖線Ｃ−Ｄにおける断面は、それぞれ図４（Ｂ）に示すＡ−Ｂ断面および図４（Ｃ）に示すＣ−Ｄ断面に対応する。
【００７２】
以下に、図４（Ｂ）に示すＡ−Ｂ断面について詳細に説明する。
【００７３】
図４（Ｂ）に示すトランジスタは、基板１００上に設けられた下地絶縁膜３０２上の一対の電極４１６と、一対の電極４１６上にあり一対の電極４１６と一部が接する酸化物半導体膜４０６と、酸化物半導体膜４０６および一対の電極４１６を覆うゲート絶縁膜４１２と、ゲート絶縁膜４１２を介して酸化物半導体膜４０６上にあるゲート電極４０４と、を有するトランジスタである。ここで、一対の電極４１６、酸化物半導体膜４０６、ゲート電極４０４およびゲート絶縁膜４１２は、それぞれ実施の形態１で示した一対の電極１１６、酸化物半導体膜１０６、ゲート電極１０４およびゲート絶縁膜１１２と同様の材料および作製方法を用いればよい。
【００７４】
なお、図２乃至図４ではゲート電極が酸化物半導体膜よりも上面図において縦、横ともに大きい形状にすることで酸化物半導体膜の光による劣化、電荷の発生を抑制しているが、この構造に限定されるものではない。酸化物半導体膜がゲート電極よりも、上面図において縦および横ともに大きい形状としても構わない。
【００７５】
図５は本発明の一態様に係るトランジスタの上面図および断面図である。図５（Ａ）に示した一点鎖線Ａ−Ｂおよび一点鎖線Ｃ−Ｄにおける断面は、それぞれ図５（Ｂ）に示すＡ−Ｂ断面および図５（Ｃ）に示すＣ−Ｄ断面に対応する。
【００７６】
以下に、図５（Ｂ）に示すＡ−Ｂ断面について詳細に説明する。
【００７７】
図５（Ｂ）に示すトランジスタは、基板１００上に設けられた下地絶縁膜３０２上の領域５２６および領域５２１を有する酸化物半導体膜５０６と、領域５２１上のゲート絶縁膜５１２と、ゲート絶縁膜５１２上のゲート電極５０４と、下地絶縁膜３０２、領域５２６、ゲート絶縁膜５１２およびゲート電極５０４を覆う層間絶縁膜５１８と、層間絶縁膜５１８に設けられた領域５２６を露出する開口部を介して領域５２６と接する一対の電極５１６と、を有するトランジスタである。ここで、一対の電極５１６、酸化物半導体膜５０６、ゲート電極５０４、層間絶縁膜５１８およびゲート絶縁膜５１２は、それぞれ実施の形態１で示した一対の電極１１６、酸化物半導体膜１０６、ゲート電極１０４、層間絶縁膜１１８およびゲート絶縁膜１１２と同様の材料および作製方法を用いればよい。
【００７８】
ここで、ゲート絶縁膜５１２およびゲート電極５０４は概略同一の上面形状としてもよい。この形状は、ゲート電極５０４およびゲート絶縁膜５１２を同一のマスクを用いて加工することで得られる。なお、ゲート電極５０４およびゲート絶縁膜５１２を形成後、プラズマ処理または薬液処理によってゲート電極５０４の幅を細くしても構わない。
【００７９】
領域５２１は、ゲート絶縁膜５１２またはゲート電極５０４と概略同一の上面形状としてもよい。この形状は、ゲート絶縁膜５１２またはゲート電極５０４をマスクに酸化物半導体膜５０６の領域５２６を形成することで得られる。例えば、ゲート絶縁膜５１２またはゲート電極５０４をマスクに、酸化物半導体膜５０６に不純物（ホウ素、リン、水素、希ガス、窒素など）を導入し、低抵抗化された領域を領域５２６とすることができる。なお、領域５２１は、領域５２６以外の領域である。
【００８０】
領域５２１は、トランジスタのチャネル形成領域としての機能を有する。また、領域５２６は、トランジスタのソース領域およびドレイン領域としての機能を有する。
【００８１】
図６は本発明の一態様に係るトランジスタの上面図および断面図である。図６（Ａ）に示した一点鎖線Ａ−Ｂおよび一点鎖線Ｃ−Ｄにおける断面は、それぞれ図６（Ｂ）に示すＡ−Ｂ断面および図６（Ｃ）に示すＣ−Ｄ断面に対応する。
【００８２】
以下に、図６（Ｂ）に示すＡ−Ｂ断面について詳細に説明する。
【００８３】
図６（Ｂ）に示すトランジスタは、基板１００上のゲート電極６０４と、ゲート電極６０４を覆うゲート絶縁膜６１２と、ゲート絶縁膜６１２を介してゲート電極６０４上にあり、領域６２６および領域６２１を有する酸化物半導体膜６０６と、該酸化物半導体膜６０６およびゲート絶縁膜６１２を覆う層間絶縁膜６１８と、層間絶縁膜６１８に設けられた領域６２６を露出する開口部を介して領域６２６と接する一対の電極６１６と、を有するトランジスタである。ここで、一対の電極６１６、酸化物半導体膜６０６、ゲート電極６０４、層間絶縁膜６１８およびゲート絶縁膜６１２は、それぞれ実施の形態１で示した一対の電極１１６、酸化物半導体膜１０６、ゲート電極１０４、層間絶縁膜１１８およびゲート絶縁膜１１２と同様の材料および作製方法を用いればよい。また、領域６２１および領域６２６は領域５２１および領域５２６と同様の材料および作製方法を用いればよい。
【００８４】
図６は、ゲート絶縁膜６１２およびゲート電極６０４と領域６２１が概略同一の上面形状として図示されているが、これに限定されない。ゲート絶縁膜６１２およびゲート電極６０４と領域６２１の形状が異なっていても構わない。
【００８５】
以上のように、しきい値電圧の制御されたトランジスタを得ることができる。そのため、消費電力が小さく、電気特性が良好かつ信頼性の高い半導体装置を生産性高く作製することができる。
【００８６】
本実施の形態は、他の実施の形態と適宜組み合わせて用いることができる。
【００８７】
（実施の形態３）
本実施の形態では、実施の形態１または実施の形態２に示したトランジスタを用いて作製した液晶表示装置について説明する。なお、本実施の形態では液晶表示装置に本発明の一形態を適用した例について説明するが、これに限定されるものではない。例えば、ＥＬ（Ｅｌｅｃｔｒｏ  Ｌｕｍｉｎｅｓｃｅｎｃｅ）表示装置に本発明の一形態を適用することも、当業者であれば容易に想到しうるものである。
【００８８】
図７にアクティブマトリクス駆動方式の液晶表示装置の回路図を示す。液晶表示装置は、ソース線ＳＬ＿１乃至ＳＬ＿ａ、ゲート線ＧＬ＿１乃至ＧＬ＿ｂおよび複数の画素２００を有する。画素２００は、トランジスタ２３０と、キャパシタ２２０と、液晶素子２１０と、を含む。こうした画素２００が複数集まって液晶表示装置の画素部を構成する。なお、単にソース線またはゲート線を指す場合には、ソース線ＳＬまたはゲート線ＧＬと記載する。
【００８９】
トランジスタ２３０は、実施の形態１または実施の形態２で示したトランジスタを用いる。本発明の一態様に係るトランジスタを用いることで、消費電力が小さく、かつ信頼性の高い液晶表示装置を得ることができる。
【００９０】
ゲート線ＧＬはトランジスタ２３０のゲートと接続し、ソース線ＳＬはトランジスタ２３０のソースと接続し、トランジスタ２３０のドレインは、キャパシタ２２０の容量電極の一方および液晶素子２１０の一方の画素電極の一方と接続する。キャパシタ２２０の容量電極の他方および液晶素子２１０の画素電極の他方は、共通電極と接続する。なお、共通電極はゲート線ＧＬと同一層かつ同一材料で設けてもよい。
【００９１】
また、ゲート線ＧＬは、ゲート駆動回路と接続される。ゲート駆動回路は、実施の形態１または実施の形態２に示したトランジスタを含んでもよい。該トランジスタはしきい値電圧が制御されているため、オフ電流を小さくでき、またトランジスタをオン状態にするための電圧を小さくすることができる。そのため、消費電力を低減することができる。
【００９２】
また、ソース線ＳＬは、ソース駆動回路と接続される。ソース駆動回路は、実施の形態１または実施の形態２に示したトランジスタを含んでもよい。該トランジスタはしきい値電圧が制御されているため、オフ電流を小さくでき、またトランジスタをオン状態にするための電圧を小さくすることができる。そのため、消費電力を低減することができる。
【００９３】
なお、ゲート駆動回路およびソース駆動回路のいずれかまたは両方を、別途用意された基板上に形成し、ＣＯＧ（Ｃｈｉｐ  Ｏｎ  Ｇｌａｓｓ）、ワイヤボンディング、またはＴＡＢ（Ｔａｐｅ  Ａｕｔｏｍａｔｅｄ  Ｂｏｎｄｉｎｇ）などの方法を用いて接続してもよい。
【００９４】
また、トランジスタは静電気などにより破壊されやすいため、保護回路を設けることが好ましい。保護回路は、非線形素子を用いて構成することが好ましい。
【００９５】
ゲート線ＧＬにトランジスタ２３０のしきい値電圧以上になるように電位を印加すると、ソース線ＳＬから供給された電荷がトランジスタ２３０のドレイン電流となってキャパシタ２２０に電荷が蓄積される。１行分の充電後、該行にあるトランジスタ２３０はオフ状態となり、ソース線ＳＬから電圧が掛からなくなるが、キャパシタ２２０に蓄積された電荷によって必要な電圧を維持することができる。その後、次の行のキャパシタ２２０の充電に移る。このようにして、１行〜ｂ行の充電を行う。
【００９６】
なお、トランジスタ２３０にオフ電流の小さなトランジスタを用いる場合、電圧を維持する期間を長くすることができる。この効果によって、動きの少ない画像（静止画を含む。）では、表示の書き換え周波数を低減でき、さらなる消費電力の低減が可能となる。また、キャパシタ２２０の容量をさらに小さくすることが可能となるため、充電に必要な消費電力を低減することができる。
【００９７】
以上のように、本発明の一態様によって、信頼性が高く、消費電力の小さい液晶表示装置を得ることができる。
【００９８】
本実施の形態は、他の実施の形態と適宜組み合わせて用いることができる。
【００９９】
（実施の形態４）
本実施の形態では、実施の形態１または実施の形態２に示したトランジスタを用いて、半導体記憶装置を作製する例について説明する。
【０１００】
揮発性半導体記憶装置の代表的な例としては、記憶素子を構成するトランジスタを選択してキャパシタに電荷を蓄積することで、情報を記憶するＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）、フリップフロップなどの回路を用いて記憶内容を保持するＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）がある。
【０１０１】
不揮発性半導体記憶装置の代表例としては、トランジスタのゲート電極とチャネル形成領域との間にフローティングゲートを有し、当該フローティングゲートに電荷を保持することで記憶を行うフラッシュメモリがある。
【０１０２】
上述した半導体記憶装置に含まれるトランジスタの一部に実施の形態１または実施の形態２で示したトランジスタを適用することができる。
【０１０３】
まずは、実施の形態１または実施の形態２で示したトランジスタを適用したＤＲＡＭであるメモリセルについて図８を用いて説明する。
【０１０４】
図８（Ａ）に示すメモリセルは、ビット線ＢＬと、ワード線ＷＬと、センスアンプＳＡｍｐと、トランジスタＴｒと、キャパシタＣと、を有する。
【０１０５】
キャパシタＣに保持された電位の時間変化は、トランジスタＴｒのオフ電流によって図８（Ｂ）に示すように徐々に低減していく。当初Ｖ０からＶ１まで充電された電位は、時間が経過するとｄａｔａ１を読み出す限界点であるＶＡまで低減する。この期間を保持期間Ｔ＿１とする。即ち、２値メモリセルの場合、保持期間Ｔ＿１の間にリフレッシュをする必要がある。
【０１０６】
ここで、トランジスタＴｒに実施の形態１または実施の形態２で示したトランジスタを適用する。該トランジスタはしきい値電圧が制御されており、かつオフ電流が小さいため、保持期間Ｔ＿１を長くすることができる。即ち、リフレッシュの頻度を少なくすることが可能となるため、消費電力を低減することができる。例えば、高純度化されオフ電流が１×１０−２１Ａ以下、好ましくは１×１０−２４Ａ以下となった酸化物半導体膜を用いたトランジスタを適用すると、電力を供給せずに数日間〜数十年間に渡ってデータをキャパシタＣに保持することが可能となる。
【０１０７】
以上のように、本発明の一態様に係るトランジスタを適用することによって、信頼性が高く、消費電力の小さい半導体記憶装置を得ることができる。
【０１０８】
次に、実施の形態１または実施の形態２で示したトランジスタを適用した不揮発性メモリについて図９を用いて説明する。
【０１０９】
図９（Ａ）は、不揮発性メモリの回路図である。該不揮発性メモリは、トランジスタＴｒ＿１と、トランジスタＴｒ＿１のゲートと接続するワード線ＷＬ＿１と、トランジスタＴｒ＿１のソースと接続するソース線ＳＬ＿１と、トランジスタＴｒ＿２と、トランジスタＴｒ＿２のソースと接続するソース線ＳＬ＿２と、トランジスタＴｒ＿２のドレインと接続するドレイン配線ＤＬ＿２と、キャパシタＣと、キャパシタＣの一端と接続する容量配線ＣＬと、キャパシタＣの他端、トランジスタＴｒ＿１のドレインおよびトランジスタＴｒ＿２のゲートと接続するノードＮと、を有する。
【０１１０】
なお、本実施の形態に示す不揮発性メモリは、ノードＮの電位に応じて、トランジスタＴｒ＿２のしきい値電圧が変動することを利用したものである。図９（Ｂ）は容量配線ＣＬの電位ＶＣＬと、トランジスタＴｒ＿２を流れるドレイン電流Ｉｄｓ＿２との関係を説明する図である。
【０１１１】
ノードＮは、トランジスタＴｒ＿１を介してキャパシタＣの電荷を蓄積または放出することで、電位を調整することができる。例えば、ＳＬ＿１の電位をＶＤＤとする。このとき、ワード線ＷＬ＿１の電位をトランジスタＴｒ＿１のしきい値電圧ＶｔｈにＶＤＤを加えた電位以上とすることで、ノードＮの電位をＨＩＧＨにすることができる。また、ワード線ＷＬ＿１の電位をトランジスタＴｒ＿１のしきい値電圧Ｖｔｈ以下とすることで、ノードＮの電位をＬＯＷにすることができる。
【０１１２】
そのため、Ｎ＝ＬＯＷで示したＶＣＬ−Ｉｄｓ＿２カーブと、Ｎ＝ＨＩＧＨで示したＶＣＬ−Ｉｄｓ＿２カーブのいずれかを得る。即ち、Ｎ＝ＬＯＷでは、ＶＣＬ＝０ＶにてＩｄｓ＿２が小さいため、データ０となる。また、Ｎ＝ＨＩＧＨでは、ＶＣＬ＝０ＶにてＩｄｓ＿２が大きいため、データ１となる。このようにして、データを記憶することができる。
【０１１３】
ここで、トランジスタＴｒ＿１に実施の形態１または実施の形態２で示したトランジスタを適用する。該トランジスタはオフ電流を極めて小さくすることができるため、キャパシタＣに蓄積された電荷がトランジスタＴｒ＿１を通して意図せずにリークすることを抑制できる。そのため、長期間に渡ってデータを保持することができる。また、本発明の一態様に係るトランジスタＴｒ＿１は、しきい値電圧が制御されるため、書き込みに必要な電圧を低減することが可能となり、フラッシュメモリなどと比較して消費電力を低減することができる。
【０１１４】
なお、トランジスタＴｒ＿２に、実施の形態１または実施の形態２で示したトランジスタを適用しても構わない。
【０１１５】
次に、図９（Ａ）に示した不揮発性メモリにおいて、キャパシタＣを含まない構成について図１０を用いて説明する。
【０１１６】
図１０は、不揮発性メモリの回路図である。該不揮発性メモリは、トランジスタＴｒ＿１と、トランジスタＴｒ＿１のゲートと接続するワード線ＷＬ＿１と、トランジスタＴｒ＿１のソースと接続するソース線ＳＬ＿１と、トランジスタＴｒ＿２と、トランジスタＴｒ＿２のソースと接続するソース線ＳＬ＿２と、トランジスタＴｒ＿２のドレインと接続するドレイン配線ＤＬ＿２と、トランジスタＴｒ＿１のドレインと接続するトランジスタＴｒ＿２のゲートと、を有する。
【０１１７】
トランジスタＴｒ＿１にオフ電流の小さなトランジスタを用いる場合、キャパシタＣを設けなくてもＴｒ＿１のドレインとＴｒ＿２のゲートの間に電荷を保持できる。キャパシタＣを設けない構成であるため、小面積化が可能となり、キャパシタを設けた場合と比べ集積化することができる。
【０１１８】
また、本実施の形態では、配線を４本または５本用いる不揮発性メモリを示したが、これに限定されるものではない。例えば、ソース線ＳＬ＿１とドレイン配線ＤＬ＿２を共通にする構成としても構わない。
【０１１９】
以上のように、本発明の一態様によって、長期間の信頼性が高く、消費電力の小さい半導体記憶装置を得ることができる。
【０１２０】
本実施の形態は、他の実施の形態と適宜組み合わせて用いることができる。
【０１２１】
（実施の形態５）
実施の形態１または実施の形態２に示したトランジスタを少なくとも一部に用いてＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）を構成することができる。
【０１２２】
図１１（Ａ）は、ＣＰＵの具体的な構成を示すブロック図である。図１１（Ａ）に示すＣＰＵは、基板１１９０上に、演算回路（ＡＬＵ：Ａｒｉｔｈｍｅｔｉｃ  ｌｏｇｉｃ  ｕｎｉｔ）１１９１、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、タイミングコントローラ１１９５、レジスタ１１９６、レジスタコントローラ１１９７、バスインターフェース（Ｂｕｓ  Ｉ／Ｆ）１１９８、書き換え可能なＲＯＭ１１９９、およびＲＯＭインターフェース（ＲＯＭ  Ｉ／Ｆ）１１８９を有している。基板１１９０は、半導体基板、ＳＯＩ基板、ガラス基板などを用いる。ＲＯＭ１１９９およびＲＯＭインターフェース１１８９は、別チップに設けてもよい。もちろん、図１１（Ａ）に示すＣＰＵは、その構成を簡略化して示した一例にすぎず、実際のＣＰＵはその用途によって多種多様な構成を有している。
【０１２３】
バスインターフェース１１９８を介してＣＰＵに入力された命令は、インストラクションデコーダ１１９３に入力され、デコードされた後、ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５に入力される。
【０１２４】
ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５は、デコードされた命令に基づき、各種制御を行なう。具体的にＡＬＵコントローラ１１９２は、ＡＬＵ１１９１の動作を制御するための信号を生成する。また、インタラプトコントローラ１１９４は、ＣＰＵのプログラム実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマスク状態から判断し、処理する。レジスタコントローラ１１９７は、レジスタ１１９６のアドレスを生成し、ＣＰＵの状態に応じてレジスタ１１９６の読み出しや書き込みを行なう。
【０１２５】
また、タイミングコントローラ１１９５は、ＡＬＵ１１９１、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、およびレジスタコントローラ１１９７の動作のタイミングを制御する信号を生成する。例えばタイミングコントローラ１１９５は、基準クロック信号ＣＬＫ１を元に、内部クロック信号ＣＬＫ２を生成する内部クロック生成部を備えており、クロック信号ＣＬＫ２を上記各種回路に供給する。
【０１２６】
図１１（Ａ）に示すＣＰＵでは、レジスタ１１９６に、記憶素子が設けられている。レジスタ１１９６の記憶素子には、実施の形態４に記載されている半導体記憶装置を用いることができる。
【０１２７】
図１１（Ａ）に示すＣＰＵにおいて、レジスタコントローラ１１９７は、ＡＬＵ１１９１からの指示に従い、レジスタ１１９６における保持動作の選択を行う。即ち、レジスタ１１９６が有する記憶素子において、位相反転素子によるデータの保持を行うか、容量素子によるデータの保持を行うかを、選択する。位相反転素子によるデータの保持が選択されている場合、レジスタ１１９６内の記憶素子への、電源電圧の供給が行われる。容量素子におけるデータの保持が選択されている場合、容量素子へのデータの書き換えが行われ、レジスタ１１９６内の記憶素子への電源電圧の供給を停止することができる。
【０１２８】
電源停止に関しては、図１１（Ｂ）または図１１（Ｃ）に示すように、記憶素子群と、電源電位ＶＤＤまたは電源電位ＶＳＳの与えられているノード間に、スイッチング素子を設けることにより行うことができる。以下に図１１（Ｂ）および図１１（Ｃ）の回路の説明を行う。
【０１２９】
図１１（Ｂ）および図１１（Ｃ）では、記憶素子への電源電位の供給を制御するスイッチング素子に、実施の形態１または実施の形態２で示したトランジスタを含む記憶回路の構成の一例を示す。
【０１３０】
図１１（Ｂ）に示す記憶装置は、スイッチング素子１１４１と、記憶素子１１４２を複数有する記憶素子群１１４３とを有している。具体的に、各記憶素子１１４２には、実施の形態４に記載されている記憶素子を用いることができる。記憶素子群１１４３が有する各記憶素子１１４２には、スイッチング素子１１４１を介して、ハイレベルの電源電位ＶＤＤが供給されている。さらに、記憶素子群１１４３が有する各記憶素子１１４２には、信号ＩＮの電位と、ローレベルの電源電位ＶＳＳの電位が与えられている。
【０１３１】
図１１（Ｂ）では、スイッチング素子１１４１として、実施の形態１または実施の形態２で示したトランジスタを用いており、該トランジスタは、そのゲート電極に与えられる信号ＳｉｇＡによりスイッチングが制御される。
【０１３２】
なお、図１１（Ｂ）では、スイッチング素子１１４１がトランジスタを一つだけ有する構成を示しているが、特に限定されず、トランジスタを複数有していてもよい。スイッチング素子１１４１が、スイッチング素子として機能するトランジスタを複数有している場合、上記複数のトランジスタは並列に接続されていてもよいし、直列に接続されていてもよいし、直列と並列が組み合わされて接続されていてもよい。
【０１３３】
また、図１１（Ｂ）では、スイッチング素子１１４１により、記憶素子群１１４３が有する各記憶素子１１４２への、ハイレベルの電源電位ＶＤＤの供給が制御されているが、スイッチング素子１１４１により、ローレベルの電源電位ＶＳＳの供給が制御されていてもよい。
【０１３４】
また、図１１（Ｃ）には、記憶素子群１１４３が有する各記憶素子１１４２に、スイッチング素子１１４１を介して、ローレベルの電源電位ＶＳＳが供給されている、記憶装置の一例を示す。スイッチング素子１１４１により、記憶素子群１１４３が有する各記憶素子１１４２への、ローレベルの電源電位ＶＳＳの供給を制御することができる。
【０１３５】
記憶素子群と、電源電位ＶＤＤまたは電源電位ＶＳＳの与えられているノード間に、スイッチング素子を設け、一時的にＣＰＵの動作を停止し、電源電圧の供給を停止した場合においてもデータを保持することが可能であり、消費電力の低減を行うことができる。例えば、パーソナルコンピュータのユーザーが、キーボードなどの入力装置への情報の入力を停止している間でも、ＣＰＵの動作を停止することができ、それにより消費電力を低減することができる。
【０１３６】
ここでは、ＣＰＵを例に挙げて説明したが、ＤＳＰ（Ｄｉｇｉｔａｌ  Ｓｉｇｎａｌ  Ｐｒｏｃｅｓｓｏｒ）、カスタムＬＳＩ、ＦＰＧＡ（Ｆｉｅｌｄ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｇａｔｅ  Ａｒｒａｙ）等のＬＳＩにも応用可能である。
【０１３７】
本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。
【０１３８】
（実施の形態６）
本実施の形態では、実施の形態１乃至実施の形態５の少なくともいずれかを適用した電子機器の例について説明する。
【０１３９】
図１２（Ａ）は携帯型情報端末である。筐体９３００と、ボタン９３０１と、マイクロフォン９３０２と、表示部９３０３と、スピーカ９３０４と、カメラ９３０５と、を具備し、携帯型電話機としての機能を有する。表示部９３０３およびカメラ９３０５に実施の形態３で示した液晶表示装置を適用することができる。また、図示しないが、本体内部にある演算装置、無線回路または記憶回路に実施の形態４または実施の形態５で示した半導体装置を適用することもできる。
【０１４０】
図１２（Ｂ）は、ディスプレイである。筐体９３１０と、表示部９３１１と、を具備する。表示部９３１１に実施の形態３で示した液晶表示装置を適用することができる。実施の形態３で示した液晶表示装置を適用することで、表示部９３１１のサイズを大きくしたときにも表示品位の高いディスプレイとすることができる。
【０１４１】
図１２（Ｃ）は、デジタルスチルカメラである。筐体９３２０と、ボタン９３２１と、マイクロフォン９３２２と、表示部９３２３と、を具備する。表示部９３２３に実施の形態３で示した液晶表示装置を適用することができる。また、図示しないが、記憶回路またはイメージセンサに実施の形態４または実施の形態５で示した半導体装置を適用することもできる。
【０１４２】
本実施の形態より、電子機器のコストを下げることができる。
【０１４３】
本実施の形態は、他の実施の形態と適宜組み合わせて用いることができる。
【実施例１】
【０１４４】
本実施例では、本発明の一態様に係るトランジスタの電気特性、ならびにトランジスタに用いた酸化物半導体膜のＴＤＳスペクトル、透過率、反射率およびＸ線回折（ＸＲＤ：Ｘ−Ｒａｙ  Ｄｉｆｆｒａｃｔｉｏｎ）スペクトルを図１３乃至図２１を用いて説明する。また、トランジスタに適用した酸化物半導体膜のＲＢＳおよびＨａｌｌ効果測定の結果を表１乃至表３に示す。
【０１４５】
トランジスタを以下の方法で作製した。
【０１４６】
まず、ガラス基板上に、プラズマＣＶＤ法によって下地絶縁膜として酸化窒化シリコン膜を１００ｎｍの厚さで成膜した。
【０１４７】
次に、スパッタリング法によってタングステン膜を１５０ｎｍの厚さで成膜し、加工してゲート電極を形成した。
【０１４８】
次に、プラズマＣＶＤ法によって下地絶縁膜およびゲート電極を覆うゲート絶縁膜を成膜した。
【０１４９】
次に、スパッタリング法によってチタン膜を１００ｎｍの厚さで成膜し、加工してソース電極およびドレイン電極を形成した。
【０１５０】
次に、スパッタリング法によって、ｐ型酸化物半導体材料であるＮｉＯを含む、ｎ型酸化物半導体膜であるＩｎ−Ｓｎ−Ｓｉ−Ｏ膜を成膜し、加工してチャネル領域を有する酸化物半導体膜を形成する。Ｉｎ−Ｓｎ−Ｓｉ−Ｏ膜は、Ｉｎ−Ｓｎ−Ｓｉ−Ｏターゲット（モル数比Ｉｎ２Ｏ３：ＳｎＯ２：ＳｉＯ２＝２４：５：２１、直径８インチ丸型）を用い、ターゲット上にＮｉＯの焼結体を設置して成膜した。他の成膜条件は、成膜ガスとして流量１０ｓｃｃｍのＡｒおよび流量５ｓｃｃｍのＯ２を用い、ターゲット−基板間距離を１７０ｍｍ、成膜電力を０．５ｋＷとした。表１はこうして成膜された酸化物半導体膜の単膜でのＲＢＳ組成評価結果である。サンプル１乃至サンプル４は、ターゲット上のＮｉＯの焼結体の設置量が異なる。なお、分析しやすさのため、シリコンウェハ上に酸化物半導体膜を成膜している。なお、ＩｎとＳｎはＲＢＳによる分離が困難であるため、Ｉｎ＋Ｓｎとして示す。
【０１５１】
【表１】
2012169612.tif 000003
【０１５２】
次に、ガラス基板を電気炉にて大気雰囲気（体積比Ｎ２：Ｏ２＝８０：２０）で３５０℃、１時間の加熱処理を行った。
【０１５３】
以上の工程でボトムゲートボトムコンタクト構造のトランジスタを作製した。
【０１５４】
図１３（Ａ）、図１３（Ｂ）、図１４（Ａ）および図１４（Ｂ）に、それぞれサンプル１、サンプル２，サンプル３およびサンプル４の酸化物半導体膜を用いたトランジスタのドレイン電流（Ｉｄｓ）−ゲート電圧（Ｖｇｓ）カーブを示す。このとき、ドレイン電圧Ｖｄｓは３Ｖ、チャネル長（Ｌ）は２０μｍ、チャネル幅（Ｗ）は２０μｍとし、基板面内の１５箇所を測定した。
【０１５５】
得られたＩｄｓ−Ｖｇｓカーブより、サンプル１の酸化物半導体膜を用いた場合の平均のしきい値電圧は０．４１Ｖ、サンプル２の酸化物半導体膜を用いた場合の平均のしきい値電圧は０．８２Ｖ、サンプル３の酸化物半導体膜を用いた場合の平均のしきい値電圧は１．５４Ｖとなることがわかった。なお、サンプル４の酸化物半導体膜を用いた場合は、当該測定範囲においてトランジスタ特性が得られなかった。以上の結果から、ｎ型酸化物半導体膜中にｐ型酸化物半導体材料であるＮｉＯを含ませることによって、トランジスタのしきい値電圧を制御できることがわかった。また、Ｎｉが８．８原子％以上含まれると、トランジスタ特性が得られなかった。
【０１５６】
次に、トランジスタに用いた酸化物半導体膜の単膜での物性を評価した。
【０１５７】
図１５はガラス上に形成したサンプル１およびサンプル４に該当する酸化物半導体膜のＭ／ｚ＝１８のＴＤＳスペクトルである。図１５（Ａ）にサンプル１のＴＤＳスペクトルを、図１５（Ｂ）にサンプル４のＴＤＳスペクトルを示す。サンプル１は７０℃〜１００℃の範囲のピーク１と、３４０℃〜３８０℃の範囲のピーク２と、を有した。一方、サンプル４は、ピーク１は同様の温度範囲に見られたが、ピーク２は測定範囲外である３８０℃以上の温度範囲に存在すると推測された。即ち、サンプル１と比較して、サンプル４は、同じ加熱処理であればＭ／ｚ＝１８に該当するＨ２Ｏ等の脱離が起こりにくいといえる。この現象は、サンプル４に含まれるｐ型酸化物半導体材料であるＮｉＯに起因する。
【０１５８】
図１６乃至図１９は、ガラス基板上に形成したサンプル１乃至サンプル４に該当する酸化物半導体膜の透過率および反射率である。透過率および反射率の測定は、株式会社日立ハイテクノロジーズ製Ｕ−４０００形日立分光光度計を用いた。図１６（Ａ）および図１６（Ｂ）はサンプル１の透過率および反射率である。図１７（Ａ）および図１７（Ｂ）はサンプル２の透過率および反射率である。図１８（Ａ）および図１８（Ｂ）はサンプル３の透過率および反射率である。図１９（Ａ）および図１９（Ｂ）はサンプル４の透過率および反射率である。いずれも可視光領域で高い透過率を有し、透明であることがわかった。
【０１５９】
また、ＮｉＯの割合が増すと、徐々に短波長領域（４００ｎｍ付近）の透過率が低下することがわかった。
【０１６０】
図２０および図２１は、ガラス基板上に形成したサンプル１乃至サンプル４に該当する酸化物半導体膜のＸＲＤスペクトルである。ＸＲＤスペクトルの測定は、Ｂｒｕｋｅｒ  ＡＸＳ社製Ｘ線回折装置Ｄ８  ＡＤＶＡＮＣＥを用いた。図２０（Ａ）乃至図２１（Ｂ）は、それぞれサンプル１乃至サンプル４のＸＲＤスペクトルを示す。図中の実線３００１は成膜後に加熱処理等を行っていないもの（ａｓ−ｄｅｐｏ）、実線３００２は成膜後窒素雰囲気にて２５０℃で加熱処理したもの、実線３００３は成膜後窒素雰囲気にて３５０℃で加熱処理したもの、実線３００４は成膜後窒素雰囲気にて４５０℃で加熱処理したものを示す。図２０および図２１から、いずれのサンプルも、上述した加熱処理による結晶化は見られず、全て非晶質であることがわかった。
【０１６１】
表２および表３はガラス基板上に形成したサンプル１乃至サンプル４に該当する酸化物半導体膜のＨａｌｌ効果測定によって得られたキャリア密度およびＨａｌｌ移動度である。Ｈａｌｌ効果測定は、株式会社東陽テクニカ製ＲｅｓｉＴｅｓｔ８３００シリーズを用いた。ここでは、サンプル１乃至サンプル４を成膜後窒素雰囲気にて２５０℃、３５０℃または４５０℃で加熱処理を行ったものも評価した。ただし、Ｈａｌｌ効果測定装置の都合上、導電率が低すぎるサンプルは評価できていない（表中では「−」で示す。）。
【０１６２】
【表２】
2012169612.tif 000004
【０１６３】
【表３】
2012169612.tif 000005
【０１６４】
表２において、ｐ型酸化物半導体材料であるＮｉＯの割合が増加するに伴い、酸化物半導体膜のキャリア（電子）密度が低減していく傾向が見られた。また、成膜後の加熱処理の温度が高いほど、酸化物半導体膜のキャリア密度が増加していく傾向が見られた。
【０１６５】
表３より、酸化物半導体膜のＨａｌｌ移動度は０．９から２．５ｃｍ２／Ｖｓの範囲であった。
【符号の説明】
【０１６６】
１００    基板
１０４    ゲート電極
１０６    酸化物半導体膜
１１２    ゲート絶縁膜
１１６    一対の電極
１１８    層間絶縁膜
２００    画素
２０６    酸化物半導体膜
２１０    液晶素子
２１６    一対の電極
２１８    層間絶縁膜
２２０    キャパシタ
２３０    トランジスタ
３０２    下地絶縁膜
３０４    ゲート電極
３０６    酸化物半導体膜
３１２    ゲート絶縁膜
３１６    一対の電極
４０４    ゲート電極
４０６    酸化物半導体膜
４１２    ゲート絶縁膜
４１６    一対の電極
５０４    ゲート電極
５０６    酸化物半導体膜
５１２    ゲート絶縁膜
５１６    一対の電極
５１８    層間絶縁膜
５２１    領域
５２６    領域
６０４    ゲート電極
６０６    酸化物半導体膜
６１２    ゲート絶縁膜
６１６    一対の電極
６１８    層間絶縁膜
６２１    領域
６２６    領域
１１４１    スイッチング素子
１１４２    記憶素子
１１４３    記憶素子群
１１８９    ＲＯＭインターフェース
１１９０    基板
１１９１    ＡＬＵ
１１９２    ＡＬＵコントローラ
１１９３    インストラクションデコーダ
１１９４    インタラプトコントローラ
１１９５    タイミングコントローラ
１１９６    レジスタ
１１９７    レジスタコントローラ
１１９８    バスインターフェース
１１９９    ＲＯＭ
３００１    実線
３００２    実線
３００３    実線
３００４    実線
９３００    筐体
９３０１    ボタン
９３０２    マイクロフォン
９３０３    表示部
９３０４    スピーカ
９３０５    カメラ
９３１０    筐体
９３１１    表示部
９３２０    筐体
９３２１    ボタン
９３２２    マイクロフォン
９３２３    表示部
【図１】
2012169612.tif 000006
【図２】
2012169612.tif 000007
【図３】
2012169612.tif 000008
【図４】
2012169612.tif 000009
【図５】
2012169612.tif 000010
【図６】
2012169612.tif 000011
【図７】
2012169612.tif 000012
【図８】
2012169612.tif 000013
【図９】
2012169612.tif 000014
【図１０】
2012169612.tif 000015
【図１１】
2012169612.tif 000016
【図１２】
2012169612.tif 000017
【図１３】
2012169612.tif 000018
【図１４】
2012169612.tif 000019
【図１５】
2012169612.tif 000020
【図１６】
2012169612.tif 000021
【図１７】
2012169612.tif 000022
【図１８】
2012169612.tif 000023
【図１９】
2012169612.tif 000024
【図２０】
2012169612.tif 000025
【図２１】
2012169612.tif 000026