(57)【要約】【課題】遅延素子の伝搬遅延時間の立ち上がりと立ち下がりとの特性に影響されることなく、リニアリティ精度を向上したデジタル出力値を得ることができるＡ／Ｄ変換装置、Ａ／Ｄ変換方法および固体撮像装置を提供する。【解決手段】アナログ入力信号の大きさに応じてパルス信号を遅延させて伝播する遅延ユニットを円環状にｎ（ｎ：自然数、１≦ｎ）個連結したｎ段のパルス遅延回路と、遅延ユニットの出力信号に基づいて所定のサンプリング時間内の周回数および遅延ユニットの位置を取得するパルス位置取得回路と、サンプリング時間が終了したときの周回数と遅延ユニットの位置とに応じたデジタル信号を生成するパルス位置数値化回路と、デジタル信号に基づいてパルス信号を伝播させるサンプリング時間を変更し、該変更したサンプリング時間での周回数に基づいて、アナログ入力信号の大きさに応じたデジタル出力値を生成するサンプリング制御回路と、を備える。【選択図】図１
2012104870.tif 000002
【特許請求の範囲】
【請求項１】
アナログ入力信号の大きさに応じてパルス信号を遅延させて伝播する遅延ユニットを、円環状にｎ（ｎ：自然数、１≦ｎ）個連結したｎ段のパルス遅延回路と、
前記パルス遅延回路内のそれぞれの前記遅延ユニットの出力信号に基づいて、所定のサンプリング時間内に前記パルス信号が前記パルス遅延回路内を周回した周回数、および前記パルス信号が通過した前記遅延ユニットの位置を取得するパルス位置取得回路と、
前記パルス位置取得回路が取得した、前記サンプリング時間が終了したときの前記周回数と前記遅延ユニットの位置とに応じたデジタル信号を生成するパルス位置数値化回路と、
前記パルス位置数値化回路が生成したデジタル信号に基づいて、前記パルス信号を伝播させる前記サンプリング時間を変更し、該変更したサンプリング時間において前記パルス位置取得回路が取得した前記周回数に基づいて、前記アナログ入力信号の大きさに応じたデジタル出力値を生成するサンプリング制御回路と、
を備えることを特徴とするＡ／Ｄ変換装置。
【請求項２】
前記遅延ユニットのそれぞれは、
電源入力端子に入力された前記アナログ入力信号の大きさに応じて、入力端子に入力された前記パルス信号を遅延させて伝播して出力端子から出力する遅延素子が、直列にｍ（ｍ：自然数、ただし、１≦ｍ）個連結された、ｍ段の遅延ユニットであり、
前記サンプリング制御回路は、
前記デジタル信号と前記遅延ユニット内の前記遅延素子の個数とに基づいて、前記サンプリング時間内に少なくとも前記遅延ユニット内のｉ（ｉ：自然数、ただし、１≦ｉ≦ｍ）段目の前記遅延素子が、予め定めた周回数だけ前記パルス信号を伝播する第ｉ番目のサンプリング時間を順次算出し、
該算出した第ｉ番目のサンプリング時間を前記変更したサンプリング時間として前記パルス信号を伝播させ、
前記第ｉ番目のサンプリング時間において取得した前記周回数と、前記予め定めた周回数とに基づいて、前記サンプリング時間内に前記パルス信号が実際に伝播した前記遅延素子の個数を判定し、
該判定した前記遅延素子の個数を、前記アナログ入力信号の大きさに応じたデジタル出力値とする、
ことを特徴とする請求項１に記載のＡ／Ｄ変換装置。
【請求項３】
前記遅延素子は、
否定論理回路であり、
前記パルス遅延回路に備えた１段目の前記遅延ユニット内の１段目の前記遅延素子は、ＮＡＮＤ回路であり、
その他の段の前記遅延素子およびその他の段の前記遅延ユニット内の前記遅延素子は、ＮＯＴ回路である、
ことを特徴とする請求項２に記載のＡ／Ｄ変換装置。
【請求項４】
前記遅延ユニットに備える前記遅延素子の個数は、
偶数である、
ことを特徴とする請求項３に記載のＡ／Ｄ変換装置。
【請求項５】
前記サンプリング制御回路は、
前記サンプリング時間を変更する際、該サンプリング時間より短い時間を、前記変更したサンプリング時間とし、
さらに前記変更したサンプリング時間を変更する際には、前回変更したサンプリング時間より短い時間を、今回変更したサンプリング時間とする、
ことを特徴とする請求項１に記載のＡ／Ｄ変換装置。
【請求項６】
前記サンプリング制御回路は、
前記遅延素子内にさらにｋ（ｋ：自然数、１≦ｋ）個の仮想遅延素子を有するものと想定することによって、前記遅延素子が前記アナログ入力信号の大きさに応じて前記パルス信号を遅延させる遅延量をｋ分割し、
前記デジタル信号と前記遅延ユニット内の前記仮想遅延素子の個数とに基づいて、前記サンプリング時間内に少なくとも前記遅延素子内のｋ番目の前記仮想遅延素子が、予め定めた周回数だけ前記パルス信号を伝播する第ｋ番目のサンプリング時間を順次算出し、
該算出した第ｋ番目のサンプリング時間を前記変更したサンプリング時間として前記パルス信号を伝播させ、
前記第ｋ番目のサンプリング時間において取得した前記周回数と、前記予め定めた周回数とに基づいて、前記サンプリング時間内に前記パルス信号が伝播した前記仮想遅延素子の個数を判定し、
該判定した前記仮想遅延素子の個数に基づいて、前記アナログ入力信号の大きさに応じたデジタル出力値を生成する、
ことを特徴とする請求項２に記載のＡ／Ｄ変換装置。
【請求項７】
アナログ入力信号の大きさに応じてパルス信号を遅延させて伝播する遅延ユニットを、円環状にｎ（ｎ：自然数、１≦ｎ）個連結したｎ段のパルス遅延回路と、
前記パルス遅延回路内のそれぞれの前記遅延ユニットの出力信号に基づいて、所定のサンプリング時間内に前記パルス信号が前記パルス遅延回路内を周回した周回数、および前記パルス信号が通過した前記遅延ユニットの位置を取得するパルス位置取得回路と、
前記パルス位置取得回路が取得した、前記サンプリング時間が終了したときの前記周回数と前記遅延ユニットの位置とに応じたデジタル信号を生成するパルス位置数値化回路と、
を備えたＡ／Ｄ変換装置におけるＡ／Ｄ変換方法であって、
前記パルス位置数値化回路が生成したデジタル信号に基づいて、前記パルス信号を伝播させる前記サンプリング時間を変更し、該変更したサンプリング時間において前記パルス位置取得回路が取得した前記周回数に基づいて、前記アナログ入力信号の大きさに応じたデジタル出力値を生成するサンプリング制御ステップ、
を含むことを特徴とするＡ／Ｄ変換方法。
【請求項８】
入射光量に応じた光電変換信号を出力する複数の画素が２次元の行列状に配置された画素部と、
アナログ入力信号の大きさに応じてパルス信号を遅延させて伝播する遅延ユニットを、円環状にｎ（ｎ：自然数、１≦ｎ）個連結したｎ段のパルス遅延回路と、前記パルス遅延回路内のそれぞれの前記遅延ユニットの出力信号に基づいて、所定のサンプリング時間内に前記パルス信号が前記パルス遅延回路内を周回した周回数、および前記パルス信号が通過した前記遅延ユニットの位置を取得するパルス位置取得回路と、前記パルス位置取得回路が取得した、前記サンプリング時間が終了したときの前記周回数と前記遅延ユニットの位置とに応じたデジタル信号を生成するパルス位置数値化回路と、を具備したＡ／Ｄ変換装置を、前記画素部の各列に対応したＡ／Ｄ変換回路として複数配置したカラムＡ／Ｄ変換回路と、
前記カラムＡ／Ｄ変換回路に備えるそれぞれの前記Ａ／Ｄ変換回路によるサンプリング時間を順次変更し、前記カラムＡ／Ｄ変換回路からの出力信号に基づいたデジタル出力値を順次生成する共通サンプリング制御回路と、
を備え、
前記カラムＡ／Ｄ変換回路は、
前記画素部の各列の前記画素から出力された前記光電変換信号のそれぞれを、対応した前記Ａ／Ｄ変換回路のそれぞれのアナログ入力信号とし、
前記共通サンプリング制御回路から入力されたサンプリング時間内に、前記アナログ入力信号の大きさに応じてそれぞれの前記Ａ／Ｄ変換回路に備えたパルス遅延回路を周回したパルス信号の周回数と、それぞれの前記Ａ／Ｄ変換回路に備えたパルス位置数値化回路が生成したデジタル信号とを、該カラムＡ／Ｄ変換回路からの出力信号としてそれぞれ出力し、
前記共通サンプリング制御回路は、
前記カラムＡ／Ｄ変換回路から出力されたそれぞれの前記デジタル信号に基づいて、前記Ａ／Ｄ変換回路によるサンプリング時間を順次変更し、該変更したサンプリング時間において前記カラムＡ／Ｄ変換回路から出力されたそれぞれの前記周回数に基づいて、前記画素部の各列の前記画素から出力された前記光電変換信号の大きさに応じたデジタル出力値を生成する、
ことを特徴とする固体撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、Ａ／Ｄ変換装置、Ａ／Ｄ変換方法および固体撮像装置に関する。
【背景技術】
【０００２】
近年、固体撮像装置としてＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ：相補型金属酸化膜半導体）イメージセンサが注目され、実用化されている。このＣＭＯＳイメージセンサは、ＣＣＤ（Ｃｈａｒｇｅ  Ｃｏｐｌｅｄ  Ｄｅｖｉｃｅ：電荷結合素子）イメージセンサが専用の製造プロセスによって製造されるのに対し、一般的な半導体の製造プロセスを用いて製造することが可能であることから、センサ内に種々の機能回路を組み込んだＳＯＣ（Ｓｙｓｔｅｍ  Ｏｎ  Ｃｈｉｐ）への対応によって、ＣＭＯＳイメージセンサの多機能化を可能としている。
【０００３】
そして、近年では、デジタルカメラ、デジタルビデオカメラや内視鏡などに搭載する固体撮像装置として、アナログ・デジタル変換器（以下、「Ａ／Ｄ変換回路」という）を内蔵した固体撮像装置を使用する例が増えている。このような固体撮像装置に内蔵されるＡ／Ｄ変換回路においては、その回路の全てをデジタル回路で実現したパルス遅延型Ａ／Ｄ変換回路が用いられている（特許文献１参照）。以下の説明においてＡ／Ｄ変換回路といった場合には、パルス遅延型Ａ／Ｄ変換回路のことを示すものとする。
【０００４】
図７は、従来のパルス遅延型Ａ／Ｄ変換回路の概略構成を示したブロック図である。図７に示した従来のＡ／Ｄ変換回路５００は、パルス遅延回路５０１と、クロック発生回路５０２と、パルス位置取得回路５０３と、パルス位置数値化回路５０４と、を備えている。また、パルス遅延回路５０１は、複数の遅延素子が円環状に接続されている。図７においては、初段の遅延素子が、否定論理積ゲート（ＮＡＮＤ回路）１ａ、その他の段の遅延素子が、論理否定ゲート（ＮＯＴ回路）１ｂで構成されている場合を示している。なお、以下の説明において、ＮＡＮＤ回路１ａとＮＯＴ回路１ｂとを区別しない場合には、単に「遅延素子１」という。
【０００５】
初段のＮＡＮＤ回路１ａには、パルス信号ＰＡと、最終段のＮＯＴ回路１ｂの出力信号とが入力される。また、次段以降の各ＮＯＴ回路１ｂには、前段の遅延素子１の出力信号が入力される。パルス遅延回路５０１内の各遅延素子１には、駆動電圧としてアナログ入力信号Ｖｉｎが印加される。そして、各遅延素子１は、印加された駆動電圧の大きさに応じた伝播遅延時間で、入力された信号を伝播（走行）させる。なお、各遅延素子１は、印加された駆動電圧（アナログ入力信号Ｖｉｎ）が低いほど入力信号（パルス信号ＰＡ）を長く遅延させる電圧特性を備えている。各遅延素子１から出力されたそれぞれの出力信号は、パルス位置取得回路５０３にも出力される。この各遅延素子１から出力された出力信号が、パルス遅延回路５０１内を走行したパルス信号ＰＡの走行位置となる。
【０００６】
クロック発生回路５０２は、Ａ／Ｄ変換回路５００におけるサンプリングクロックＣＫを生成し、パルス位置取得回路５０３およびパルス位置数値化回路５０４に出力する。
パルス位置取得回路５０３は、クロック発生回路５０２から入力されたサンプリングクロックＣＫのエッジに同期して、サンプリング時間Ｔｓ内にパルス信号ＰＡが通過した遅延素子１の個数（走行位置）を検出し、パルス位置数値化回路５０４に出力する。
パルス位置数値化回路５０４は、パルス位置取得回路５０３が検出したパルス信号ＰＡの走行位置を、デジタル出力値Ｄｏｕｔに数値化して出力する。このようにして、図７に示したような従来のパルス遅延型Ａ／Ｄ変換回路５００では、アナログ入力信号Ｖｉｎをデジタル出力値Ｄｏｕｔに変換、すなわち、Ａ／Ｄ変換する。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特許第３０６４６４４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかしながら、一般的に遅延素子１として使用されるＮＡＮＤ回路やＮＯＴ回路は、出力する信号の出力立ち上がり伝搬遅延時間ｔＰＬＨと出力立ち下がり伝搬遅延時間ｔＰＨＬとが異なるという特性がある。すなわち、同じタイミングで遅延素子に信号が入力された場合であっても、遅延素子から出力される信号が“Ｌｏｗ”レベルから“Ｈｉｇｈ”レベルに立ち上がる時間と、“Ｈｉｇｈ”レベルから“Ｌｏｗ”レベルに立ち下がる時間が異なる。この特性は、遅延素子１をバッファとして使用した場合と比べると、ＮＡＮＤ回路やＮＯＴ回路においては顕著に現れる傾向がある。
【０００９】
また、遅延素子の出力立ち上がり伝搬遅延時間ｔＰＬＨと出力立ち下がり伝搬遅延時間ｔＰＨＬとの特性の違いは、遅延素子の出力信号の配線（例えば、配線の長さや配線の容量）によっても異なってしまう。すなわち、Ａ／Ｄ変換回路内に配置される各遅延素子とパルス位置取得回路との位置（距離）によっても、遅延素子の出力立ち上がり伝搬遅延時間ｔＰＬＨと出力立ち下がり伝搬遅延時間ｔＰＨＬとの特性の違いが大きくなってしまう。例えば、Ａ／Ｄ変換回路を列毎に複数搭載したカラムＡ／Ｄ変換回路方式の固体撮像装置においては、列毎にＡ／Ｄ変換回路を搭載する関係から、遅延素子とパルス位置取得回路とを近くに配置することができない。このため、遅延素子の出力信号の配線が長くなり、遅延素子の出力立ち上がり伝搬遅延時間ｔＰＬＨと出力立ち下がり伝搬遅延時間ｔＰＨＬとの特性の違いが大きくなってしまう。また、遅延素子とパルス位置取得回路との大きさの関係から、遅延素子とパルス位置取得回路との間の配線の長さが遅延素子毎に異なり、出力立ち上がり伝搬遅延時間ｔＰＬＨと出力立ち下がり伝搬遅延時間ｔＰＨＬとが、遅延素子毎に異なってしまうこともある。
【００１０】
ここで、出力立ち上がり伝搬遅延時間ｔＰＬＨと出力立ち下がり伝搬遅延時間ｔＰＨＬとが異なる特性の一例を説明する。図８は、遅延素子の入出力特性の一例を模式的に示した図である。図８では、遅延素子１の入力端子の電圧の変化に応じて、遅延素子１の出力端子の電圧が変化する２つの状態を同時に表している。１つ目の状態は、遅延素子１の入力端子が“Ｈｉｇｈ”レベルから“Ｌｏｗ”レベルに変化（実線ＩＮ＿ＨＬ）したときに、遅延素子１の出力端子が“Ｌｏｗ”レベルから“Ｈｉｇｈ”レベルに変化（一点鎖線ＯＵＴ＿ＬＨ）する状態である。また、２つめの状態は、遅延素子１の入力端子が“Ｌｏｗ”レベルから“Ｈｉｇｈ”レベルに変化（点線ＩＮ＿ＬＨ）したときに、遅延素子１の出力端子が“Ｈｉｇｈ”レベルから“Ｌｏｗ”レベルに変化（二点鎖線ＯＵＴ＿ＨＬ）する状態である。
【００１１】
図８に示したように、例えば、値が変化するタイミングが同じ入力信号、すなわち、実線ＩＮ＿ＨＬと点線ＩＮ＿ＬＨのようにタイミングｔ１〜タイミングｔ２の期間で変化する入力信号が遅延素子１に入力された場合でも、遅延素子１が出力する出力信号が変化する時間が異なる。例えば、図８に示したように、入力信号が点線ＩＮ＿ＬＨであったときには、出力信号は、二点鎖線ＯＵＴ＿ＨＬのように、“Ｈｉｇｈ”レベルから“Ｌｏｗ”レベルに、タイミングｔ４〜タイミングｔ５の期間で変化する。これに対し、入力信号が実線ＩＮ＿ＨＬであったときには、出力信号は、一点鎖線ＯＵＴ＿ＬＨのように、“Ｌｏｗ”レベルから“Ｈｉｇｈ”レベルに、タイミングｔ３〜タイミングｔ６の期間で変化する。
【００１２】
このように、遅延素子１における伝播遅延時間には立ち上がりと立ち下がりで差がある。そして、この伝播遅延時間の差が、Ａ／Ｄ変換回路がＡ／Ｄ変換する際の変換精度に影響し、Ａ／Ｄ変換回路から出力するデジタル出力値Ｄｏｕｔのリニアリティが低下してしまうという問題がある。
【００１３】
本発明は、上記の課題認識に基づいてなされたものであり、遅延素子の出力立ち上がり伝搬遅延時間ｔＰＬＨと出力立ち下がり伝搬遅延時間ｔＰＨＬとの特性に影響されることなく、リニアリティ精度を向上したデジタル出力値を得ることができるＡ／Ｄ変換装置、Ａ／Ｄ変換方法および固体撮像装置を提供することを目的としている。
【課題を解決するための手段】
【００１４】
上記の課題を解決するため、本発明のＡ／Ｄ変換装置は、アナログ入力信号の大きさに応じてパルス信号を遅延させて伝播する遅延ユニットを、円環状にｎ（ｎ：自然数、１≦ｎ）個連結したｎ段のパルス遅延回路と、前記パルス遅延回路内のそれぞれの前記遅延ユニットの出力信号に基づいて、所定のサンプリング時間内に前記パルス信号が前記パルス遅延回路内を周回した周回数、および前記パルス信号が通過した前記遅延ユニットの位置を取得するパルス位置取得回路と、前記パルス位置取得回路が取得した、前記サンプリング時間が終了したときの前記周回数と前記遅延ユニットの位置とに応じたデジタル信号を生成するパルス位置数値化回路と、前記パルス位置数値化回路が生成したデジタル信号に基づいて、前記パルス信号を伝播させる前記サンプリング時間を変更し、該変更したサンプリング時間において前記パルス位置取得回路が取得した前記周回数に基づいて、前記アナログ入力信号の大きさに応じたデジタル出力値を生成するサンプリング制御回路と、を備えることを特徴とする。
【００１５】
また、本発明の前記遅延ユニットのそれぞれは、電源入力端子に入力された前記アナログ入力信号の大きさに応じて、入力端子に入力された前記パルス信号を遅延させて伝播して出力端子から出力する遅延素子が、直列にｍ（ｍ：自然数、ただし、１≦ｍ）個連結された、ｍ段の遅延ユニットであり、前記サンプリング制御回路は、前記デジタル信号と前記遅延ユニット内の前記遅延素子の個数とに基づいて、前記サンプリング時間内に少なくとも前記遅延ユニット内のｉ（ｉ：自然数、ただし、１≦ｉ≦ｍ）段目の前記遅延素子が、予め定めた周回数だけ前記パルス信号を伝播する第ｉ番目のサンプリング時間を順次算出し、該算出した第ｉ番目のサンプリング時間を前記変更したサンプリング時間として前記パルス信号を伝播させ、前記第ｉ番目のサンプリング時間において取得した前記周回数と、前記予め定めた周回数とに基づいて、前記サンプリング時間内に前記パルス信号が実際に伝播した前記遅延素子の個数を判定し、該判定した前記遅延素子の個数を、前記アナログ入力信号の大きさに応じたデジタル出力値とする、ことを特徴とする。
【００１６】
また、本発明の前記遅延素子は、否定論理回路であり、前記パルス遅延回路に備えた１段目の前記遅延ユニット内の１段目の前記遅延素子は、ＮＡＮＤ回路であり、その他の段の前記遅延素子およびその他の段の前記遅延ユニット内の前記遅延素子は、ＮＯＴ回路である、ことを特徴とする。
【００１７】
また、本発明の前記遅延ユニットに備える前記遅延素子の個数は、偶数である、ことを特徴とする。
【００１８】
また、本発明の前記サンプリング制御回路は、前記サンプリング時間を変更する際、該サンプリング時間より短い時間を、前記変更したサンプリング時間とし、さらに前記変更したサンプリング時間を変更する際には、前回変更したサンプリング時間より短い時間を、今回変更したサンプリング時間とする、ことを特徴とする。
【００１９】
また、本発明の前記サンプリング制御回路は、前記遅延素子内にさらにｋ（ｋ：自然数、１≦ｋ）個の仮想遅延素子を有するものと想定することによって、前記遅延素子が前記アナログ入力信号の大きさに応じて前記パルス信号を遅延させる遅延量をｋ分割し、前記デジタル信号と前記遅延ユニット内の前記仮想遅延素子の個数とに基づいて、前記サンプリング時間内に少なくとも前記遅延素子内のｋ番目の前記仮想遅延素子が、予め定めた周回数だけ前記パルス信号を伝播する第ｋ番目のサンプリング時間を順次算出し、該算出した第ｋ番目のサンプリング時間を前記変更したサンプリング時間として前記パルス信号を伝播させ、前記第ｋ番目のサンプリング時間において取得した前記周回数と、前記予め定めた周回数とに基づいて、前記サンプリング時間内に前記パルス信号が伝播した前記仮想遅延素子の個数を判定し、該判定した前記仮想遅延素子の個数に基づいて、前記アナログ入力信号の大きさに応じたデジタル出力値を生成する、ことを特徴とする。
【００２０】
また、本発明のＡ／Ｄ変換方法は、アナログ入力信号の大きさに応じてパルス信号を遅延させて伝播する遅延ユニットを、円環状にｎ（ｎ：自然数、１≦ｎ）個連結したｎ段のパルス遅延回路と、前記パルス遅延回路内のそれぞれの前記遅延ユニットの出力信号に基づいて、所定のサンプリング時間内に前記パルス信号が前記パルス遅延回路内を周回した周回数、および前記パルス信号が通過した前記遅延ユニットの位置を取得するパルス位置取得回路と、前記パルス位置取得回路が取得した、前記サンプリング時間が終了したときの前記周回数と前記遅延ユニットの位置とに応じたデジタル信号を生成するパルス位置数値化回路と、を備えたＡ／Ｄ変換装置におけるＡ／Ｄ変換方法であって、前記パルス位置数値化回路が生成したデジタル信号に基づいて、前記パルス信号を伝播させる前記サンプリング時間を変更し、該変更したサンプリング時間において前記パルス位置取得回路が取得した前記周回数に基づいて、前記アナログ入力信号の大きさに応じたデジタル出力値を生成するサンプリング制御ステップ、を含むことを特徴とする。
【００２１】
また、本発明の固体撮像装置は、入射光量に応じた光電変換信号を出力する複数の画素が２次元の行列状に配置された画素部と、アナログ入力信号の大きさに応じてパルス信号を遅延させて伝播する遅延ユニットを、円環状にｎ（ｎ：自然数、１≦ｎ）個連結したｎ段のパルス遅延回路と、前記パルス遅延回路内のそれぞれの前記遅延ユニットの出力信号に基づいて、所定のサンプリング時間内に前記パルス信号が前記パルス遅延回路内を周回した周回数、および前記パルス信号が通過した前記遅延ユニットの位置を取得するパルス位置取得回路と、前記パルス位置取得回路が取得した、前記サンプリング時間が終了したときの前記周回数と前記遅延ユニットの位置とに応じたデジタル信号を生成するパルス位置数値化回路と、を具備したＡ／Ｄ変換装置を、前記画素部の各列に対応したＡ／Ｄ変換回路として複数配置したカラムＡ／Ｄ変換回路と、前記カラムＡ／Ｄ変換回路に備えるそれぞれの前記Ａ／Ｄ変換回路によるサンプリング時間を順次変更し、前記カラムＡ／Ｄ変換回路からの出力信号に基づいたデジタル出力値を順次生成する共通サンプリング制御回路と、を備え、前記カラムＡ／Ｄ変換回路は、前記画素部の各列の前記画素から出力された前記光電変換信号のそれぞれを、対応した前記Ａ／Ｄ変換回路のそれぞれのアナログ入力信号とし、前記共通サンプリング制御回路から入力されたサンプリング時間内に、前記アナログ入力信号の大きさに応じてそれぞれの前記Ａ／Ｄ変換回路に備えたパルス遅延回路を周回したパルス信号の周回数と、それぞれの前記Ａ／Ｄ変換回路に備えたパルス位置数値化回路が生成したデジタル信号とを、該カラムＡ／Ｄ変換回路からの出力信号としてそれぞれ出力し、前記共通サンプリング制御回路は、前記カラムＡ／Ｄ変換回路から出力されたそれぞれの前記デジタル信号に基づいて、前記Ａ／Ｄ変換回路によるサンプリング時間を順次変更し、該変更したサンプリング時間において前記カラムＡ／Ｄ変換回路から出力されたそれぞれの前記周回数に基づいて、前記画素部の各列の前記画素から出力された前記光電変換信号の大きさに応じたデジタル出力値を生成する、ことを特徴とする。
【発明の効果】
【００２２】
本発明によれば、遅延素子の出力立ち上がり伝搬遅延時間ｔＰＬＨと出力立ち下がり伝搬遅延時間ｔＰＨＬとの特性に影響されることなく、リニアリティ精度を向上したデジタル出力値を得ることができるという効果が得られる。
【図面の簡単な説明】
【００２３】
【図１】本発明の第１の実施形態におけるＡ／Ｄ変換回路の概略構成を示したブロック図である。
【図２】本第１の実施形態のＡ／Ｄ変換回路における遅延ユニット内の遅延素子の構成、および遅延ユニット内におけるパルス信号の走行位置の関係を示した図である。
【図３】本第１の実施形態のＡ／Ｄ変換回路におけるサンプリング制御の処理手順を示したフローチャートである。
【図４】本第２の実施形態のＡ／Ｄ変換回路における遅延ユニット内の遅延素子の構成、および遅延ユニット内におけるパルス信号の走行位置の関係を示した図である。
【図５】本第３の実施形態のＡ／Ｄ変換回路における遅延ユニット内の遅延素子の構成、および遅延ユニット内におけるパルス信号の走行位置の関係を示した図である。
【図６】本発明のＡ／Ｄ変換回路を列毎に複数搭載したカラムＡ／Ｄ変換回路方式の固体撮像装置の概略構成を示したブロック図である。
【図７】従来のパルス遅延型Ａ／Ｄ変換回路の概略構成を示したブロック図である。
【図８】遅延素子の入出力特性の一例を模式的に示した図である。
【発明を実施するための形態】
【００２４】
図７に示した従来のＡ／Ｄ変換回路５００においては、パルス遅延回路５０１に備えた遅延素子１の数に応じたパルス信号ＰＡの走行位置の情報量（ビット数）に基づいて、アナログ入力信号Ｖｉｎをデジタル出力値Ｄｏｕｔに数値化する。このため、処理するビット数に応じて、デジタル出力値Ｄｏｕｔに数値化するための回路、より具体的には、パルス位置取得回路５０３およびパルス位置数値化回路５０４の回路規模が多くなる。本発明の実施形態においては、パルス位置取得回路およびパルス位置数値化回路の回路規模を削減することもできる。
【００２５】
＜第１の実施形態＞
以下、本発明の実施形態について、図面を参照して説明する。図１は、本第１の実施形態におけるＡ／Ｄ変換回路の概略構成を示したブロック図である。図１に示したＡ／Ｄ変換回路１００は、パルス遅延回路１０１と、クロック発生回路１０２と、パルス位置取得回路１０３と、パルス位置数値化回路１０４と、サンプリング制御回路１０５とを備えている。
【００２６】
パルス遅延回路１０１は、ｎ個（ｎは１より大きい自然数）の遅延ユニットが円環状に接続された円環遅延回路である。そして、各遅延ユニットは、ｍ個（ｍは２≦ｍとなる自然数）の遅延素子を備えている。このような構成によって、パルス遅延回路１０１は、図７に示したＡ／Ｄ変換回路５００のパルス遅延回路５０１と同等の数の遅延素子を備えたパルス遅延回路となっている。図１においては、初段が遅延ユニット２ａ、その他の段が遅延ユニット２ｂで構成されている場合を示している。なお、以下の説明において、遅延ユニット２ａと遅延ユニット２ｂとを区別しない場合には、単に「遅延ユニット２」という。また、遅延ユニット２内の遅延素子の構成に関しては、後述する。
【００２７】
初段の遅延ユニット２ａには、パルス信号ＰＡと、最終段の遅延ユニット２ｂの出力信号とが入力される。また、次段以降の各遅延ユニット２ｂには、前段の遅延ユニット２の出力信号が入力される。パルス遅延回路１０１内の各遅延ユニット２には、駆動電圧としてアナログ入力信号Ｖｉｎが印加される。そして、各遅延ユニット２は、印加された駆動電圧の大きさに応じた伝播遅延時間で、入力された信号を伝播（走行）させる。各遅延ユニット２から出力されたそれぞれの出力信号は、パルス位置取得回路１０３にも出力される。この各遅延ユニット２から出力された出力信号が、パルス遅延回路１０１内を走行したパルス信号ＰＡの走行位置となる。
【００２８】
パルス遅延回路１０１は、図７に示したパルス遅延回路５０１と同等の数の遅延素子を備えているが、パルス遅延回路１０１内を走行したパルス信号ＰＡの走行位置を表す出力信号は、各遅延ユニット２からの出力信号である。すなわち、パルス遅延回路１０１からパルス位置取得回路１０３に出力されるパルス信号ＰＡの走行位置の情報量（ビット数）は、ｎビットである。これは、全ての遅延素子１からの出力信号をパルス信号ＰＡの走行位置の情報として扱う図７に示した従来のＡ／Ｄ変換回路５００より少ないビット数である。より具体的には、各遅延ユニット２内の遅延素子の数はｍ個であるため、パルス信号ＰＡの走行位置の情報量（ビット数）は、図７に示したパルス遅延回路５０１に比べて１／ｍとなる。
【００２９】
クロック発生回路１０２は、Ａ／Ｄ変換回路１００におけるサンプリング時間が互いに異なるサンプリングクロックＣＫ、およびサンプリングクロックＣＫ１、ＣＫ２、・・・、ＣＫｍを生成し、パルス位置取得回路１０３、パルス位置数値化回路１０４に出力する。また、クロック発生回路１０２は、生成したサンプリングクロックＣＫ、およびサンプリングクロックＣＫ１、ＣＫ２、・・・、ＣＫｍの各サンプリング時間Ｔｓ、およびサンプリング時間Ｔｓ１、Ｔｓ２、・・・、Ｔｓｍをサンプリング制御回路１０５に出力する。なお、以下の説明においては、サンプリングクロックＣＫ、およびサンプリングクロックＣＫ１、ＣＫ２、・・・、ＣＫｍのそれぞれを区別しない場合には、単に「サンプリングクロックＣＫ」という。また、サンプリング時間Ｔｓ、およびサンプリング時間Ｔｓ１、Ｔｓ２、・・・、Ｔｓｍのそれぞれを区別しない場合には、単に「サンプリング時間Ｔｓ」という。
【００３０】
パルス位置取得回路１０３は、クロック発生回路１０２から入力されたサンプリングクロックＣＫのエッジに同期して、サンプリング時間Ｔｓ内にパルス信号ＰＡが通過した遅延ユニット２の個数（走行位置）を検出し、パルス位置数値化回路１０４に出力する。なお、パルス位置取得回路１０３は、ラッチ１０３１と、カウンタ１０３２と、を備えている。カウンタ１０３２は、サンプリングクロックＣＫのエッジに同期して、サンプリング時間Ｔｓ内にパルス信号ＰＡが円環状のパルス遅延回路１０１を周回した周回数Ｒおよび周回数Ｒ１、Ｒ２、・・・、Ｒｍを取得する。ラッチ１０３１は、サンプリング時間Ｔｓが終了したとき、パルス遅延回路１０１内を走行したパルス信号ＰＡの走行位置を取得する。ラッチ１０３１が取得したパルス信号ＰＡの走行位置と、カウンタ１０３２が取得したパルス信号ＰＡの周回数Ｒおよび周回数Ｒ１、Ｒ２、・・・、Ｒｍは、パルス位置数値化回路１０４に出力される。また、カウンタ１０３２が取得したパルス信号ＰＡの周回数Ｒおよび周回数Ｒ１、Ｒ２、・・・、Ｒｍは、サンプリング制御回路１０５にも出力される。なお、以下の説明においては、周回数Ｒおよび周回数Ｒ１、Ｒ２、・・・、Ｒｍのそれぞれを区別しない場合には、単に「周回数Ｒ」という。
【００３１】
パルス位置数値化回路１０４は、パルス位置取得回路１０３内のラッチ１０３１が取得したパルス信号ＰＡの走行位置、およびカウンタ１０３２が取得した周回数Ｒに基づいて、サンプリング時間Ｔｓ内にパルス信号ＰＡが通過した遅延ユニット２の個数を算出する。そして、クロック発生回路１０２から入力されたサンプリングクロックＣＫのエッジに同期して、算出した遅延ユニット２の個数を、デジタル出力値ＤＴに数値化してサンプリング制御回路１０５に出力する。
【００３２】
サンプリング制御回路１０５は、パルス位置数値化回路１０４から入力されたデジタル出力値ＤＴ、クロック発生回路１０２から入力されたサンプリング時間Ｔｓ、パルス位置取得回路１０３内のカウンタ１０３２から入力された周回数Ｒに基づいて、パルス信号ＰＡが通過したパルス遅延回路１０１内の遅延素子の個数を算出する。そして、算出した遅延素子の個数を、デジタル出力値Ｄｏｕｔとして出力する。このようにして、本第１の実施形態のＡ／Ｄ変換回路１００では、アナログ入力信号Ｖｉｎをデジタル出力値Ｄｏｕｔに、Ａ／Ｄ変換する。
【００３３】
次に、本第１の実施形態のＡ／Ｄ変換回路１００に備えたパルス遅延回路１０１内の遅延ユニット２について説明する。遅延ユニット２内の各遅延素子には、アナログ入力信号Ｖｉｎが、駆動電圧として印加され、各遅延素子は、印加された駆動電圧の大きさに応じた伝播遅延時間で、入力された信号を伝播（走行）させる。なお、各遅延素子は、図７に示した従来のＡ／Ｄ変換回路５００と同様に、印加された駆動電圧（アナログ入力信号Ｖｉｎ）が低いほど入力信号（パルス信号ＰＡ）を長く遅延させる電圧特性を備えている。
【００３４】
上記に述べたように、パルス遅延回路１０１内の各遅延ユニットは、ｍ個（ｍは２≦ｍとなる自然数）の遅延素子を備えている。各遅延ユニット２に備えた遅延素子は、図７に示した従来のＡ／Ｄ変換回路５００のパルス遅延回路５０１と同様な否定論理積ゲート（ＮＡＮＤ回路）１ａ、または論理否定ゲート（ＮＯＴ回路）１ｂである。そして、初段の遅延ユニット２ａは、初段の遅延素子が、ＮＡＮＤ回路１ａ、その他の段の遅延素子が、ＮＯＴ回路１ｂで構成されている。また、その他の段の遅延ユニット２ｂは、全てＮＯＴ回路１ｂで構成されている。なお、以下の説明においても、ＮＡＮＤ回路１ａとＮＯＴ回路１ｂとを区別しない場合には、単に「遅延素子１」という。
【００３５】
図２は、本第１の実施形態のＡ／Ｄ変換回路１００における遅延ユニット２内の遅延素子１の構成、および遅延ユニット２内におけるパルス信号ＰＡの走行位置の関係を示した図である。図２においては、全ての遅延素子１がＮＯＴ回路１ｂで構成されている、遅延ユニット２ｂの一例を示している。
【００３６】
本第１の実施形態のＡ／Ｄ変換回路１００では、図２（ａ）に示したように、パルス位置取得回路１０３が、パルス信号ＰＡがパルス遅延回路１０１内を走行した走行位置を遅延ユニット２毎に取得する。このため、パルス位置取得回路１０３が取得したパルス信号ＰＡの走行位置に基づいて数値化したデジタル出力値（デジタル出力値ＤＴに相当）を、そのままＡ／Ｄ変換回路１００におけるデジタル出力値Ｄｏｕｔとすると、デジタル出力値Ｄｏｕｔの分解能（ビット数）は、図７に示した従来のＡ／Ｄ変換回路５００が出力するデジタル出力値Ｄｏｕｔに比べて低くなってしまう。ただし、数値化するデジタル出力値の分解能が低いということは、パルス位置取得回路１０３およびパルス位置数値化回路１０４が処理するビット数が少ないため、パルス位置取得回路１０３およびパルス位置数値化回路１０４の回路規模を削減することができるということである。
【００３７】
そこで、本第１の実施形態のＡ／Ｄ変換回路１００においては、パルス位置取得回路１０３およびパルス位置数値化回路１０４の回路規模を削減した状態で、デジタル出力値Ｄｏｕｔの分解能を向上させる。より具体的には、サンプリング制御回路１０５が、図２（ｂ）に示したように、パルス信号ＰＡが通過したパルス遅延回路１０１内の遅延素子１の個数を算出、すなわち、遅延素子１毎のパルス信号ＰＡの走行位置を算出し、算出した遅延素子１の個数を、デジタル出力値Ｄｏｕｔとして出力する。そして、サンプリング制御回路１０５は、遅延素子１の個数を算出するために、Ａ／Ｄ変換回路１００のサンプリング制御を行う。
【００３８】
次に、サンプリング制御回路１０５が遅延素子１の個数を算出するための、サンプリング制御の方法について説明する。図３は、本第１の実施形態のＡ／Ｄ変換回路１００におけるサンプリング制御の処理手順を示したフローチャートである。なお、図３に示したサンプリング制御の処理手順を説明する際には、図２を参照する。
【００３９】
Ａ／Ｄ変換回路１００の動作が開始されると、まず、処理Ａにおいて、以下の処理を実行する。まず、クロック発生回路１０２は、サンプリング時間ＴｓのサンプリングクロックＣＫを生成する。そして、パルス遅延回路１０１に、アナログ入力信号Ｖｉｎとパルス信号ＰＡとを入力する。そして、サンプリングクロックＣＫのエッジに同期したサンプリング時間Ｔｓのタイミングで、パルス位置取得回路１０３内のカウンタ１０３２は、パルス信号ＰＡの周回数Ｒを取得し、パルス位置取得回路１０３内のラッチ１０３１は、パルス信号ＰＡの走行位置を取得する。その後、パルス位置数値化回路１０４は、パルス位置取得回路１０３内のラッチ１０３１が取得したパルス信号ＰＡの走行位置、およびカウンタ１０３２が取得した周回数Ｒに基づいて、サンプリング時間Ｔｓ内にパルス信号ＰＡが通過した遅延ユニット２の個数を算出し、デジタル出力値ＤＴとしてサンプリング制御回路１０５に出力する。また、処理Ａにおいて、サンプリング制御回路１０５は、周回数ｒ（ｒは１≦ｒ≦Ｒの関係にある自然数、Ｒはサンプリング時間Ｔｓ内にパルス信号ＰＡがパルス遅延回路１０１を周回した周回数Ｒ）を仮定する。
【００４０】
ここで、サンプリング時間Ｔｓが終了したときに、図２（ａ）において、遅延ユニット２の入出力端子の値として“０”と“１”とでラッチされた３段目の遅延ユニット２に着目する。この遅延ユニット２は、ｍ個の遅延素子１（ＮＯＴ回路１ｂ）で構成されており、パルス信号ＰＡが先に通過する遅延素子１から順にｍ個の遅延素子１を、遅延素子ＮＯＴ１、ＮＯＴ２、・・・、ＮＯＴｍとする。パルス位置数値化回路１０４では、パルス位置取得回路１０３内のラッチ１０３１が取得したパルス信号ＰＡの走行位置に含まれる、３段目の遅延ユニット２の入出力端子の値が“０”と“１”とでラッチされたという情報から、デジタル出力値ＤＴを算出する。
【００４１】
ここで算出されたデジタル出力値ＤＴから最終的に出力するデジタル出力値Ｄｏｕｔを算出すると、各遅延ユニット２に備えた遅延素子１の個数はｍ個であるため、（ｍ・ＤＴ）である。しかし、パルス位置数値化回路１０４によって算出されたデジタル出力値ＤＴの情報だけでは、３段目の遅延ユニット２に備えた遅延素子ＮＯＴ１、ＮＯＴ２、・・・、ＮＯＴｍの内、パルス信号ＰＡがどの遅延素子１まで通過しているのかを判別することができないため、図７に示した従来のＡ／Ｄ変換回路５００と同等の分解能のデジタル出力値Ｄｏｕｔとはならない。そこで、サンプリング制御回路１０５は、パルス信号ＰＡが通過している遅延素子１、すなわち、３段目の遅延ユニット２内の遅延素子ＮＯＴ１、ＮＯＴ２、・・・、ＮＯＴｍのいずれか１個のＮＯＴ回路１ｂを、以下の処理を行うことによって判別する。
【００４２】
まず、図２（ｂ）に示した遅延素子ＮＯＴ１をパルス信号ＰＡが通過していたと仮定する。このとき、サンプリング時間Ｔｓの期間中に通過した遅延素子１の個数は、各遅延ユニット２に備えた遅延素子１の個数ｍと、デジタル出力値ＤＴから、（ｍ・ＤＴ＋１）個となる。また、このとき、１個の遅延素子１の遅延時間は、サンプリング時間Ｔｓから、Ｔｓ／（ｍ・ＤＴ＋１）となる。ここで、サンプリング制御回路１０５は、処理Ｂにおいて、次にサンプリングするサンプリング時間Ｔｓ１を、下式（１）によって算出する。
【００４３】
【数１】
2012104870.tif 000003
【００４４】
上式（１）において、Ｎは仮定した周回数ｒにおいてパルス信号ＰＡが通過する遅延素子１の個数を示し、パルス遅延回路１０１内に備えた遅延ユニット２の個数ｎと、各遅延ユニット２に備えた遅延素子１の個数ｍと、仮定した周回数ｒとから、ｎ個×ｍ個×ｒ周で求めることができる。上式（１）によって、サンプリング時間Ｔｓより短い時間のサンプリング時間Ｔｓ１が算出される。
【００４５】
続いて、処理Ｃにおいて、以下の処理を実行する。まず、クロック発生回路１０２は、サンプリング時間Ｔｓ１のサンプリングクロックＣＫ１を生成する。そして、パルス遅延回路１０１に、処理Ａと同様のアナログ入力信号Ｖｉｎとパルス信号ＰＡとを入力する。そして、サンプリングクロックＣＫ１のエッジに同期したサンプリング時間Ｔｓ１のタイミングで、パルス位置取得回路１０３内のカウンタ１０３２は、パルス信号ＰＡの周回数Ｒ１を取得する。
【００４６】
続いて、サンプリング制御回路１０５は、処理Ｄにおいて、パルス位置取得回路１０３内のカウンタ１０３２が取得した周回数Ｒ１の値と、仮定した周回数ｒの値とを比較する。このとき、カウンタ１０３２が取得した周回数Ｒ１の値は、仮定した周回数ｒの値または周回数ｒ−１の値となる。仮に、カウンタ１０３２が取得した周回数Ｒ１の値がＲ１＝ｒ−１、すなわちＲ１≠ｒのとき、以下のことが判明する。
【００４７】
（判定Ａ１−１）：パルス信号ＰＡは、サンプリング時間Ｔｓ１の期間内に、パルス遅延回路１０１を仮定した周回数ｒだけ周回していない。
（判定Ａ１−２）：判定Ａ１−１の結果から、パルス信号ＰＡは、サンプリング時間Ｔｓ１の期間内に、Ｎ個の遅延素子１を通過していない。
（判定Ａ１−３）：判定Ａ１−２の結果から、パルス信号ＰＡは、サンプリング時間Ｔｓに加えた遅延時間Ｔｓ／（ｍ・ＤＴ＋１）の時間で、１個の遅延素子１を通過していない。
（判定Ａ１−４）：判定Ａ１−３の結果から、パルス信号ＰＡは、サンプリング時間Ｔｓの期間で、（ｍ・ＤＴ）個の遅延素子１を通過している。
（判定Ａ１−５）：判定Ａ１−４の結果から、パルス信号ＰＡは、サンプリング時間Ｔｓの期間内で、遅延素子ＮＯＴ１を通過していない。
【００４８】
上記に述べた判定Ａ１−１〜判定Ａ１−５の判定によって、カウンタ１０３２が取得した周回数Ｒ１の値が、Ｒ１≠ｒのとき、サンプリング時間Ｔｓにおけるパルス信号ＰＡのパルス遅延回路１０１内の走行位置は、図２（ｂ）に示した遅延素子ＮＯＴ１の入出力端子の間の位置に存在することが判明する。このとき、サンプリング制御の処理は、図３に示した処理Ｂ〜処理Ｄのループ処理を抜け出し、処理Ｅを実行する。
【００４９】
処理Ｅにおいてサンプリング制御回路１０５は、デジタル出力値Ｄｏｕｔを算出し、Ａ／Ｄ変換回路１００によるアナログ入力信号ＶｉｎのＡ／Ｄ変換の結果として出力する。より具体的には、サンプリング制御回路１０５は、上記に述べた判定Ａ１−１〜判定Ａ１−５の判定によって、サンプリング時間Ｔｓの期間中にパルス信号ＰＡが通過した遅延素子の個数は、（ｍ・ＤＴ）個であると判明するため、デジタル出力値Ｄｏｕｔを、下式（２）の数値として出力する。
【００５０】
【数２】
2012104870.tif 000004
【００５１】
そして、処理Ｅにおいてデジタル出力値Ｄｏｕｔを出力した後、サンプリング制御回路１０５によるサンプリング制御の処理を終了する。
【００５２】
また、処理Ｄにおいて、サンプリング制御回路１０５が、パルス位置取得回路１０３内のカウンタ１０３２が取得した周回数Ｒ１の値と、仮定した周回数ｒの値とを比較した結果、カウンタ１０３２が取得した周回数Ｒ１の値がＲ１＝ｒであるときには、以下のことが判明する。
【００５３】
（判定Ｂ１−１）：パルス信号ＰＡは、サンプリング時間Ｔｓ１の期間内に、パルス遅延回路１０１を仮定した周回数ｒだけ周回している。
（判定Ｂ１−２）：判定Ｂ１−１の結果から、パルス信号ＰＡは、サンプリング時間Ｔｓ１の期間内に、Ｎ個の遅延素子１を通過している。
（判定Ｂ１−３）：判定Ｂ１−２の結果から、パルス信号ＰＡは、サンプリング時間Ｔｓに加えた遅延時間Ｔｓ／（ｍ・ＤＴ＋１）の時間で、１個の遅延素子１を通過している。
（判定Ｂ１−４）：判定Ｂ１−３の結果から、パルス信号ＰＡは、サンプリング時間Ｔｓの期間で、（ｍ・ＤＴ＋１）個の遅延素子１を通過している。
（判定Ｂ１−５）：判定Ｂ１−４の結果から、パルス信号ＰＡは、サンプリング時間Ｔｓの期間内で、遅延素子ＮＯＴ１を通過している。
【００５４】
上記に述べた判定Ｂ１−１〜判定Ｂ１−５の判定によって、カウンタ１０３２が取得した周回数Ｒ１の値が、Ｒ１＝ｒのとき、サンプリング時間Ｔｓにおけるパルス信号ＰＡのパルス遅延回路１０１内の走行位置は、図２（ｂ）に示した遅延素子ＮＯＴ１の出力端子と、遅延素子ＮＯＴｍの出力端子との間の位置に存在することが判明する。しかし、遅延素子ＮＯＴ２、ＮＯＴ３、・・・、ＮＯＴｍのいずれの遅延素子１の入出力端子の間の位置に存在しているかは、判別できていない。このとき、サンプリング制御回路１０５は、処理Ｂに戻り、サンプリング制御の処理を継続する。
【００５５】
そして、サンプリング制御回路１０５は、図２（ｂ）に示した遅延素子ＮＯＴ２をパルス信号ＰＡが通過していたと仮定する。このとき、サンプリング時間Ｔｓの期間中に通過した遅延素子１の個数は、（ｍ・ＤＴ＋２）個となる。また、１個の遅延素子１の遅延時間は、Ｔｓ／（ｍ・ＤＴ＋２）となる。ここで、サンプリング制御回路１０５は、２回目の処理Ｂにおいて、次にサンプリングするサンプリング時間Ｔｓ２を、下式（３）によって算出する。
【００５６】
【数３】
2012104870.tif 000005
【００５７】
上式（３）において、Ｎは上式（１）と同様に、仮定した周回数ｒにおいてパルス信号ＰＡが通過する遅延素子１の個数を示す。このとき、仮定した周回数ｒは、上式（１）で用いた仮定した周回数ｒと同じ値である。上式（３）によって、サンプリング時間Ｔｓ１より短い時間のサンプリング時間Ｔｓ２が算出される。
【００５８】
続いて、処理Ｃにおいて、クロック発生回路１０２は、サンプリング時間Ｔｓ２のサンプリングクロックＣＫ２を生成し、パルス遅延回路１０１に、処理Ａと同様のアナログ入力信号Ｖｉｎとパルス信号ＰＡとを入力する。そして、サンプリングクロックＣＫ２のエッジに同期したサンプリング時間Ｔｓ２のタイミングで、パルス位置取得回路１０３内のカウンタ１０３２は、パルス信号ＰＡの周回数Ｒ２を取得する。
【００５９】
続いて、サンプリング制御回路１０５は、処理Ｄにおいて、パルス位置取得回路１０３内のカウンタ１０３２が取得した周回数Ｒ２の値と、仮定した周回数ｒの値とを比較する。このとき、カウンタ１０３２が取得した周回数Ｒ２の値は、仮定した周回数ｒの値または周回数ｒ−１の値となる。仮に、カウンタ１０３２が取得した周回数Ｒ２の値がＲ２＝ｒ−１、すなわちＲ２≠ｒのとき、以下のことが判明する。
【００６０】
（判定Ａ２−１）：パルス信号ＰＡは、サンプリング時間Ｔｓ２の期間内に、パルス遅延回路１０１を仮定した周回数ｒだけ周回していない。
（判定Ａ２−２）：判定Ａ２−１の結果から、パルス信号ＰＡは、サンプリング時間Ｔｓ２の期間内に、Ｎ個の遅延素子１を通過していない。
（判定Ａ２−３）：判定Ａ２−２の結果から、パルス信号ＰＡは、サンプリング時間Ｔｓに加えた遅延時間Ｔｓ／（ｍ・ＤＴ＋２）の時間で、１個の遅延素子１を通過していない。
（判定Ａ２−４）：判定Ａ２−３の結果から、パルス信号ＰＡは、サンプリング時間Ｔｓの期間で、（ｍ・ＤＴ＋１）個の遅延素子１を通過している。
（判定Ａ２−５）：判定Ａ２−４の結果から、パルス信号ＰＡは、サンプリング時間Ｔｓの期間内で、遅延素子ＮＯＴ２を通過していない。
【００６１】
上記に述べた判定Ａ２−１〜判定Ａ２−５の判定によって、カウンタ１０３２が取得した周回数Ｒ２の値が、Ｒ２≠ｒのとき、サンプリング時間Ｔｓにおけるパルス信号ＰＡのパルス遅延回路１０１内の走行位置は、図２（ｂ）に示した遅延素子ＮＯＴ２の入出力端子の間の位置に存在することが判明する。このとき、サンプリング制御の処理は、図３に示した処理Ｂ〜処理Ｄのループ処理を抜け出し、処理Ｅを実行する。
【００６２】
処理Ｅにおいてサンプリング制御回路１０５は、上記に述べた判定Ａ２−１〜判定Ａ２−５の判定によって、サンプリング時間Ｔｓの期間中にパルス信号ＰＡが通過した遅延素子の個数は、（ｍ・ＤＴ＋１）個であると判明する。サンプリング制御回路１０５は、下式（４）の数値を、Ａ／Ｄ変換回路１００によるアナログ入力信号ＶｉｎのＡ／Ｄ変換の結果として出力する。
【００６３】
【数４】
2012104870.tif 000006
【００６４】
そして、処理Ｅにおいてデジタル出力値Ｄｏｕｔを出力した後、サンプリング制御回路１０５によるサンプリング制御の処理を終了する。
【００６５】
また、２回目の処理Ｄにおいて、サンプリング制御回路１０５が、パルス位置取得回路１０３内のカウンタ１０３２が取得した周回数Ｒ２の値と、仮定した周回数ｒの値とを比較した結果、カウンタ１０３２が取得した周回数Ｒ２の値がＲ２＝ｒであるときには、以下のことが判明する。
【００６６】
（判定Ｂ２−１）：パルス信号ＰＡは、サンプリング時間Ｔｓ２の期間内に、パルス遅延回路１０１を仮定した周回数ｒだけ周回している。
（判定Ｂ２−２）：判定Ｂ２−１の結果から、パルス信号ＰＡは、サンプリング時間Ｔｓ２の期間内に、Ｎ個の遅延素子１を通過している。
（判定Ｂ２−３）：判定Ｂ２−２の結果から、パルス信号ＰＡは、サンプリング時間Ｔｓに加えた遅延時間Ｔｓ／（ｍ・ＤＴ＋２）の時間で、１個の遅延素子１を通過している。
（判定Ｂ２−４）：判定Ｂ２−３の結果から、パルス信号ＰＡは、サンプリング時間Ｔｓの期間で、（ｍ・ＤＴ＋２）個の遅延素子１を通過している。
（判定Ｂ２−５）：判定Ｂ２−４の結果から、パルス信号ＰＡは、サンプリング時間Ｔｓの期間内で、遅延素子ＮＯＴ２を通過している。
【００６７】
上記に述べた判定Ｂ２−１〜判定Ｂ２−５の判定によって、カウンタ１０３２が取得した周回数Ｒ２の値が、Ｒ２＝ｒのとき、サンプリング時間Ｔｓにおけるパルス信号ＰＡのパルス遅延回路１０１内の走行位置は、図２（ｂ）に示した遅延素子ＮＯＴ２の出力端子と、遅延素子ＮＯＴｍの出力端子との間の位置に存在することが判明する。しかし、遅延素子ＮＯＴ３、ＮＯＴ４、・・・、ＮＯＴｍのいずれの遅延素子１の入出力端子の間の位置に存在しているかは、判別できていない。このとき、サンプリング制御回路１０５は、処理Ｂに戻り、サンプリング制御の処理を継続する。
【００６８】
以降、同様に、サンプリング制御回路１０５は、ｉ＝３、４、・・・、ｍと、処理Ｂ〜処理Ｄのループ処理の試行回数ｉの値を順次変更し、図２（ｂ）に示した遅延素子ＮＯＴｉ（ｉ＝３、４、・・・、ｍ）をパルス信号ＰＡが通過していたと仮定して、パルス信号ＰＡの周回数Ｒｉの値がＲｉ＝ｒ−１、すなわちＲｉ≠ｒとなるまで処理Ｂ〜処理Ｄのループ処理を繰り返す。
【００６９】
このとき、処理Ｂにおいて、サンプリングするサンプリング時間Ｔｓｉは、下式（５）で表すことができる。
【００７０】
【数５】
2012104870.tif 000007
【００７１】
上式（５）において、ｉ（ｉ＝３、４、・・・、ｍ）は処理Ｂ〜処理Ｄのループ処理の試行回数、Ｎは上式（１）および上式（３）と同様に、仮定した周回数ｒにおいてパルス信号ＰＡが通過する遅延素子１の個数を示す。なお、仮定した周回数ｒは、上式（１）および上式（３）で用いた仮定した周回数ｒと同じ値である。上式（５）によって、サンプリング時間Ｔｓｉは、前回のサンプリング時間Ｔｓｉより順次短い時間のサンプリング時間となっていく。
【００７２】
そして、カウンタ１０３２が取得した周回数Ｒｉの値が、Ｒｉ≠ｒとなったとき、図３に示した処理Ｂ〜処理Ｄのループ処理を抜け出し、処理Ｅにおいて、サンプリング制御回路１０５は、下式（６）の数値を、Ａ／Ｄ変換回路１００によるアナログ入力信号ＶｉｎのＡ／Ｄ変換の結果として出力する。すなわち、カウンタ１０３２が取得した周回数Ｒｉの値が、Ｒｉ≠ｒとなったとき、サンプリング時間Ｔｓの期間中にパルス信号ＰＡが通過した遅延素子の個数は、（ｍ・ＤＴ＋ｉ−１）個であると判明するため、判明した遅延素子１の個数を、デジタル出力値Ｄｏｕｔとして出力する。そして、処理Ｅにおいてデジタル出力値Ｄｏｕｔを出力した後、サンプリング制御回路１０５によるサンプリング制御の処理を終了する。
【００７３】
【数６】
2012104870.tif 000008
【００７４】
なお、ループ処理の試行回数がｉ＝ｍとなっても、処理Ｄにおけるパルス位置取得回路１０３内のカウンタ１０３２が取得した周回数Ｒｉの値と、仮定した周回数ｒの値とを比較した結果がＲｉ≠ｒとならなかった場合には、パルス信号ＰＡが遅延素子ＮＯＴｍを通過していることになる。これは、処理Ａにおいて最初に算出したデジタル出力値ＤＴが誤っていることを表している。この場合、サンプリング制御回路１０５は、今回のサンプリング制御の処理がエラーであると判定し、サンプリング制御の処理を終了する。このとき、サンプリング制御回路１０５は、デジタル出力値Ｄｏｕｔを出力しない。
【００７５】
上記に述べたように、本第１の実施形態のＡ／Ｄ変換回路１００では、当該Ａ／Ｄ変換回路１００にアナログ入力信号Ｖｉｎが入力されると、図３に示したサンプリング制御を実行して、アナログ入力信号Ｖｉｎの大きさに応じたデジタル出力値Ｄｏｕｔを出力することができる。このデジタル出力値Ｄｏｕｔは、カウンタ１０３２が取得した周回数Ｒｉの値に基づいて求められた値であり、出力立ち上がり伝搬遅延時間ｔＰＬＨと出力立ち下がり伝搬遅延時間ｔＰＨＬとの差が平均化された、すなわち、出力立ち上がり伝搬遅延時間ｔＰＬＨと出力立ち下がり伝搬遅延時間ｔＰＨＬとが同じ遅延素子１によって求められた値ということができる。このように、本第１の実施形態のＡ／Ｄ変換回路１００では、遅延素子１の出力立ち上がり伝搬遅延時間ｔＰＬＨと出力立ち下がり伝搬遅延時間ｔＰＨＬとの特性の影響がないデジタル出力値Ｄｏｕｔを得ることができる。このため、本第１の実施形態のＡ／Ｄ変換回路１００では、リニアリティ精度が高いデジタル出力値を得ることができる。
【００７６】
また、本第１の実施形態のＡ／Ｄ変換回路１００では、パルス遅延回路１０１内の遅延ユニット２毎に、パルス信号ＰＡがパルス遅延回路１０１内を走行した走行位置を取得している。すなわち、図７に示した従来のＡ／Ｄ変換回路５００に備えたパルス遅延回路５０１よりも少ないビット数のパルス信号ＰＡの走行位置の情報を取得している。そして、取得した走行位置の情報に基づいて、デジタル出力値Ｄｏｕｔの分解能を向上させている。このように、本第１の実施形態のＡ／Ｄ変換回路１００では、少ないビット数のパルス信号ＰＡの走行位置の情報を取得することのみで、従来のＡ／Ｄ変換回路５００が出力するデジタル出力値Ｄｏｕｔと同等の分解能のデジタル出力値Ｄｏｕｔを出力することができる。このことから、本第１の実施形態のＡ／Ｄ変換回路１００では、Ａ／Ｄ変換の精度を下げずに、Ａ／Ｄ変換回路１００内のパルス位置取得回路１０３およびパルス位置数値化回路１０４の回路規模を削減することができる。また、走行位置の情報のビット数が少ないため、パルス遅延回路１０１とパルス位置取得回路１０３との間の配線数を削減することができる。これにより、Ａ／Ｄ変換回路１００内でのパルス遅延回路１０１およびパルス位置取得回路１０３の配置の自由度を上げることができるとともに、パルス遅延回路１０１とパルス位置取得回路１０３との間の配線長を短くすることができる。そして、遅延素子１の出力信号の配線の容量に起因する遅延素子１の出力立ち上がり伝搬遅延時間ｔＰＬＨと出力立ち下がり伝搬遅延時間ｔＰＨＬとの特性の影響を軽減することができる。
【００７７】
また、本第１の実施形態のＡ／Ｄ変換回路１００では、遅延ユニット２を、偶数個の遅延素子１で構成している。この構成によって、パルス位置数値化回路１０４は、入力されたパルス信号ＰＡの走行位置を表す遅延ユニット２からの出力信号を反転するなど、デジタル出力値ＤＴに数値化する前に必要な処理を行う回路が不要となる。これにより、本第１の実施形態のＡ／Ｄ変換回路１００では、パルス位置数値化回路１０４の回路規模も削減することができ、Ａ／Ｄ変換回路１００の回路規模を、さらに削減することができる。
【００７８】
＜第２の実施形態＞
以下、本発明の第２の実施形態について説明する。本第２実施形態におけるＡ／Ｄ変換回路は、第１実施形態のＡ／Ｄ変換回路１００とほぼ同じ構成である。従って、本第２実施形態におけるＡ／Ｄ変換回路の説明においては、図１に示した第１実施形態のＡ／Ｄ変換回路１００を用いて説明し、それぞれの構成要素に関しては、異なる動作のみを説明して、詳細な説明は省略する。
【００７９】
パルス遅延回路１０１は、ｎ個（ｎは１より大きい自然数）の遅延ユニット２が円環状に接続された円環遅延回路である。そして、各遅延ユニット２は、１個の遅延素子１を備えている。すなわち、遅延ユニット２は、遅延素子１と同等である。以下の説明においては、遅延素子１を用いて説明する。このような構成によって、パルス遅延回路１０１は、図７に示したＡ／Ｄ変換回路５００のパルス遅延回路５０１と同等の数の遅延素子を備えたパルス遅延回路となっている。
【００８０】
図４は、本第２の実施形態のＡ／Ｄ変換回路１００における遅延ユニット２（遅延素子１）の構成、および遅延ユニット２内におけるパルス信号ＰＡの走行位置の関係を示した図である。図４においては、遅延ユニット２がＮＯＴ回路１ｂで構成されている、遅延ユニット２ｂの一例を示している。
【００８１】
本第２の実施形態のＡ／Ｄ変換回路１００では、図４（ａ）に示したように、パルス位置取得回路１０３が、パルス信号ＰＡがパルス遅延回路１０１内を走行した走行位置を遅延素子１毎に取得する。すなわち、パルス位置取得回路１０３は、パルス遅延回路１０１内の全ての遅延素子１の出力信号を、走行位置として取得する。これは、図７に示した従来のＡ／Ｄ変換回路５００に備えたパルス位置取得回路５０３と同様である。従って、パルス位置取得回路１０３が取得したパルス信号ＰＡの走行位置に基づいて数値化したデジタル出力値（デジタル出力値ＤＴに相当）を、そのままＡ／Ｄ変換回路１００におけるデジタル出力値Ｄｏｕｔとすると、デジタル出力値Ｄｏｕｔの分解能（ビット数）は、図７に示した従来のＡ／Ｄ変換回路５００が出力するデジタル出力値Ｄｏｕｔと同等である。
【００８２】
本第２の実施形態のＡ／Ｄ変換回路１００においては、デジタル出力値Ｄｏｕｔの分解能を向上させて出力する。より具体的には、サンプリング制御回路１０５が、図４（ｂ）に示したように、遅延素子１内にｋ個（ｋは自然数）の仮想的な遅延素子（以下、「仮想遅延素子」という）を備えていると想定する。そして、仮想遅延素子が、図１に示した第１実施形態のＡ／Ｄ変換回路１００における遅延ユニット２内の遅延素子１であるものとして処理する。このように、１個の遅延素子１内に複数の仮想遅延素子を想定することにより、遅延素子１の伝播遅延時間を、ｋ分割して、パルス信号ＰＡが遅延素子１内を伝播した位置（以下「伝播位置」という）、すなわち、パルス信号ＰＡが伝播した伝播遅延時間内の時間を算出することができる。
【００８３】
サンプリング制御回路１０５において実施する遅延素子１内を伝播したパルス信号ＰＡの伝播位置を算出するためのサンプリング制御の方法は、図３に示した第１の実施形態のＡ／Ｄ変換回路１００におけるサンプリング制御のフローチャートにおいて、遅延ユニット２内の遅延素子１の個数ｍを、分割数ｋに変更するのみで、同様に考えることができる。
【００８４】
そして、図３に示した処理Ｂにおいて上式（５）で表されるサンプリング時間Ｔｓｉは、下式（７）で表すことができる。
【００８５】
【数７】
2012104870.tif 000009
【００８６】
上式（７）において、ｉ（ｉ＝３、４、・・・、ｋ）は処理Ｂ〜処理Ｄのループ処理の試行回数を示す。また、Ｎは上式（５）と同様に、仮定した周回数ｒ（ｒは１≦ｒ≦Ｒの関係にある自然数、Ｒはサンプリング時間Ｔｓ内にパルス信号ＰＡがパルス遅延回路１０１を周回した周回数Ｒ）においてパルス信号ＰＡが通過する遅延素子１の個数を示す。パルス信号ＰＡが通過する遅延素子１の個数Ｎは、パルス遅延回路１０１内に備えた遅延ユニット２（遅延素子１）の個数ｎと、仮定した周回数ｒとから、ｎ個×ｒ周で求めることができる。このとき、仮定した周回数ｒは、全てのサンプリング時間Ｔｓ１、Ｔｓ２、・・・、ＴＳｋで同じ値である。上式（７）によって、サンプリング時間Ｔｓｉは、前回のサンプリング時間Ｔｓｉより順次短い時間のサンプリング時間となっていく。
【００８７】
そして、ループ処理の試行回数ｉ＝１、２、・・・、ｋにおいて、ｉ番目でカウンタ１０３２が取得した周回数Ｒｉの値が、Ｒｉ≠ｒとなったとき、図３に示した処理Ｂ〜処理Ｄのループ処理を抜け出し、処理Ｅにおいて、下式（８）の数値を、Ａ／Ｄ変換回路１００によるアナログ入力信号ＶｉｎのＡ／Ｄ変換の結果として出力する。
【００８８】
【数８】
2012104870.tif 000010
【００８９】
上記に述べたように、本第２の実施形態のＡ／Ｄ変換回路１００では、遅延素子１の伝播遅延時間をｋ分割して、遅延素子１内におけるパルス信号ＰＡの伝播位置（時間）を求めることができる。そして、求めたパルス信号ＰＡの伝播位置の情報に基づいて、デジタル出力値Ｄｏｕｔの分解能を向上させている。このデジタル出力値Ｄｏｕｔは、従来のＡ／Ｄ変換回路５００が出力するデジタル出力値Ｄｏｕｔに対して、ｋ倍の情報量を有している。このように、本第２の実施形態のＡ／Ｄ変換回路１００では、従来のＡ／Ｄ変換回路５００よりも、分解能をｋ倍に向上したデジタル出力値Ｄｏｕｔを得ることができる。
【００９０】
また、本第２の実施形態のＡ／Ｄ変換回路１００では、Ａ／Ｄ変換回路１００内のパルス位置取得回路１０３およびパルス位置数値化回路１０４の回路規模を増加させることなく、デジタル出力値の分解能を向上させることができる。
【００９１】
なお、Ａ／Ｄ変換回路１００においては、遅延素子１内にｋ個の仮想遅延素子を備えているものと想定することによって、遅延素子１の伝播遅延時間をｋ分割し、デジタル出力値Ｄｏｕｔの分解能をｋ倍に向上させている。従って、遅延素子１内に備える仮想遅延素子の数、すなわち、伝播遅延時間の分割数ｋを大きな値とすることによって、さらに細かい分解能でＡ／Ｄ変換をすることができる。
【００９２】
＜第３の実施形態＞
以下、本発明の第３の実施形態について説明する。本第３実施形態におけるＡ／Ｄ変換回路は、第１実施形態のＡ／Ｄ変換回路１００とほぼ同じ構成である。従って、本第３実施形態におけるＡ／Ｄ変換回路の説明においては、図１に示した第１実施形態のＡ／Ｄ変換回路１００を用いて説明し、それぞれの構成要素に関しては、異なる動作のみを説明して、詳細な説明は省略する。
【００９３】
パルス遅延回路１０１は、ｎ個（ｎは１より大きい自然数）の遅延ユニット２が円環状に接続された円環遅延回路である。そして、各遅延ユニット２は、ｊ個（ｊは１≦ｊとなる自然数）の遅延ブロックを備えている。そして、各遅延ブロックは、ｍ個（ｍは２≦ｍ＜ｊとなる自然数）の遅延素子１を備えている。このような構成によって、パルス遅延回路１０１は、図７に示したＡ／Ｄ変換回路５００のパルス遅延回路５０１と同等の数の遅延素子１を備えたパルス遅延回路となっている。
【００９４】
パルス遅延回路１０１は、図７に示したパルス遅延回路５０１と同等の数の遅延素子１を備えているが、パルス遅延回路１０１内を走行したパルス信号ＰＡの走行位置を表す出力信号は、各遅延ユニット２からの出力信号である。すなわち、パルス遅延回路１０１からパルス位置取得回路１０３に出力されるパルス信号ＰＡの走行位置の情報量（ビット数）は、図１に示したパルス遅延回路１０１と同様に、ｎビットである。ただし、パルス遅延回路１０１内を走行したパルス信号ＰＡの走行位置の情報量（ビット数）は、パルス遅延回路１０１に比べて、さらに少ないビット数である。より具体的には、各遅延ユニット２内の遅延ブロックの数はｊ個であるため、図１に示したパルス遅延回路１０１のビット数に対して、さらに１／ｊのビット数となっている。すなわち、パルス遅延回路１０１内を走行したパルス信号ＰＡの走行位置の情報量（ビット数）は、図７に示したパルス遅延回路５０１に比べて１／（ｊ・ｍ）となる。これにより、パルス位置取得回路１０３およびパルス位置数値化回路１０４が処理するビット数が、図１に示したパルス位置取得回路１０３およびパルス位置数値化回路１０４に対して、さらに１／ｊに少なくなっている。そして、パルス位置取得回路１０３およびパルス位置数値化回路１０４の回路規模を、さらに削減している。
【００９５】
次に、本第３の実施形態のＡ／Ｄ変換回路１００に備えたパルス遅延回路１０１内の遅延ユニット２について説明する。図５は、本第３の実施形態のＡ／Ｄ変換回路１００における遅延ユニット２内の遅延ブロックの構成、および遅延ユニット２内におけるパルス信号の走行位置の関係を示した図である。
【００９６】
上記に述べたように、パルス遅延回路１０１内の各遅延ユニット２は、ｊ個（ｊは１≦ｊとなる自然数）の遅延ブロックを備えている。また、各遅延ブロックは、ｍ個（ｍは２≦ｍ＜ｎとなる自然数）の遅延素子１を備えている。各遅延ブロックに備える遅延素子１は、図１に示したＡ／Ｄ変換回路１００のパルス遅延回路１０１と同様である。そして、初段の遅延ブロック３ａ（図示せず）は、初段の遅延素子１が、ＮＡＮＤ回路１ａ、その他の段の遅延素子１が、ＮＯＴ回路１ｂで構成されている。また、その他の段の遅延ブロック３ｂは、全てＮＯＴ回路１ｂで構成されている。なお、以下の説明において、遅延ブロック３ａと遅延ブロック３ｂとを区別しない場合には、単に「遅延ブロック３」という。
【００９７】
図５においては、全ての遅延素子１がＮＯＴ回路１ｂで構成されている、遅延ブロック３ｂの一例を示している。図５に示した遅延ブロック３ｂの構成は、図２に示した遅延ユニット２の構成において、遅延素子ＮＯＴ１、ＮＯＴ２、・・・、ＮＯＴｍを、遅延ブロックＤＤ１、ＤＤ２、・・・、ＤＤｊに置き換えたものである。
【００９８】
本第３の実施形態のＡ／Ｄ変換回路１００では、図５（ａ）に示したように、パルス位置取得回路１０３が、パルス信号ＰＡがパルス遅延回路１０１内を走行した走行位置を遅延ユニット２毎に取得する。このため、パルス位置取得回路１０３が取得したパルス信号ＰＡの走行位置に基づいて数値化したデジタル出力値ＤＴの分解能（ビット数）は、図１に示したＡ／Ｄ変換回路１００が出力するデジタル出力値ＤＴに比べてさらに低くなっている。
【００９９】
そこで、本第３の実施形態のＡ／Ｄ変換回路１００においては、パルス位置取得回路１０３およびパルス位置数値化回路１０４の回路規模を、さらに削減した状態で、デジタル出力値Ｄｏｕｔの分解能を向上させる。より具体的には、サンプリング制御回路１０５は、最初に、サンプリング制御を行って、図５（ｂ）に示したように、パルス信号ＰＡが通過したパルス遅延回路１０１内の遅延ブロック３の位置を算出する。続いて、サンプリング制御回路１０５は、図１に示したサンプリング制御回路１０５と同様に、遅延ブロック３内の遅延素子１の個数を算出する。ただし、このとき、サンプリング制御回路１０５は、サンプリング制御回路１０５における遅延ユニット２を、遅延ブロック３に置き換えて処理する。このようにして、本第３の実施形態のＡ／Ｄ変換回路１００では、算出した遅延素子１の個数を、デジタル出力値Ｄｏｕｔとして出力する。
【０１００】
サンプリング制御回路１０５において実施する遅延ブロック３を通過したパルス信号ＰＡの位置を算出するためのサンプリング制御の方法は、図３に示した第１の実施形態のＡ／Ｄ変換回路１００におけるサンプリング制御のフローチャートにおいて、遅延ユニット２内の遅延素子１の個数ｍを、遅延ユニット２内の遅延ブロック３の個数ｊに変更するのみで、同様に考えることができる。従って、詳細な説明は省略する。
【０１０１】
上記に述べたように、本第３の実施形態のＡ／Ｄ変換回路１００では、パルス信号ＰＡの走行位置を、遅延ブロック３の単位で特定した後、さらに遅延素子１を特定することによって、デジタル出力値Ｄｏｕｔを求めている。このデジタル出力値Ｄｏｕｔは、従来のＡ／Ｄ変換回路５００が出力するデジタル出力値Ｄｏｕｔと同等の分解能である。このように、本第３の実施形態のＡ／Ｄ変換回路１００では、第１の実施形態のＡ／Ｄ変換回路１００と同様に、リニアリティ精度が高いデジタル出力値を得ることができる。
【０１０２】
また、本第３の実施形態のＡ／Ｄ変換回路１００では、第１の実施形態のパルス遅延回路１０１よりもさらに遅延素子１をまとめた遅延ユニット２毎に、パルス信号ＰＡの走行位置を取得している。すなわち、第１の実施形態のパルス遅延回路１０１よりも、さらに少ないビット数のパルス信号ＰＡの走行位置の情報から、従来のＡ／Ｄ変換回路５００が出力するデジタル出力値Ｄｏｕｔと同等の分解能のデジタル出力値Ｄｏｕｔを出力している。このように、本第３の実施形態のＡ／Ｄ変換回路１００では、Ａ／Ｄ変換の精度を下げずに、Ａ／Ｄ変換回路１００内のパルス位置取得回路１０３およびパルス位置数値化回路１０４の回路規模を、さらに削減することができる。また、パルス遅延回路１０１とパルス位置取得回路１０３との間の配線数を、さらに削減することができる。これにより、Ａ／Ｄ変換回路１００内でのパルス遅延回路１０１およびパルス位置取得回路１０３の配置の自由度を、さらに上げるとともに、パルス遅延回路１０１とパルス位置取得回路１０３との間の配線長を、さらに短くすることができる。そして、遅延素子１の出力信号の配線の容量に起因する遅延素子１の出力立ち上がり伝搬遅延時間ｔＰＬＨと出力立ち下がり伝搬遅延時間ｔＰＨＬとの特性の影響を、さらに軽減することができる。
【０１０３】
＜第４の実施形態＞
以下、本発明の第４の実施形態について説明する。図６は、本発明のＡ／Ｄ変換回路を列毎に複数搭載したカラムＡ／Ｄ変換回路方式の固体撮像装置の概略構成を示したブロック図である。図６に示した固体撮像装置４００は、画素部４０１と、垂直走査回路４０２と、水平走査回路４０３と、信号処理回路４０４と、カラムＡ／Ｄ変換回路４０５と、制御回路４０６とを備えている。なお、図６においては、図１に示した第１の実施形態のＡ／Ｄ変換回路１００を、固体撮像装置４００に備えた場合の一例を示している。
【０１０４】
固体撮像装置４００は、画素部４０１の各画素５が発生した光電変換信号に対して信号処理回路４０４によって各種の信号処理を行い、その後、カラムＡ／Ｄ変換回路４０５によってＡ／Ｄ変換してデジタル出力値Ｄｏｕｔとして出力する。
【０１０５】
制御回路４０６は、垂直走査回路４０２と、水平走査回路４０３と、信号処理回路４０４と、カラムＡ／Ｄ変換回路４０５とを駆動させるための制御信号を出力する。
【０１０６】
垂直走査回路４０２は、制御回路４０６から出力された制御信号に応じて、画素部４０１内の画素５を画素部４０１の行単位で選択し、選択した行の各画素５から生成された光電変換信号を信号処理回路４０４に出力させる。
【０１０７】
画素部４０１は、複数の画素５を行方向および列方向の二次元的に配置した画素アレイである。各画素５は、フォトダイオードを備え、一定の蓄積時間内に入射した光量に応じた光電変換信号を発生し、垂直走査回路４０２からの選択に応じて、生成した光電変換信号を信号処理回路４０４に出力する。
【０１０８】
信号処理回路４０４は、制御回路４０６から入力された制御信号に応じて、画素部４０１から入力された光電変換信号からリセット雑音と１／ｆ雑音とを除去した後、信号を増幅する。信号処理回路４０４は、増幅した信号をアナログ入力信号ＶｉｎとしてカラムＡ／Ｄ変換回路４０５に出力する。
【０１０９】
カラムＡ／Ｄ変換回路４０５は、同じ構成のＡ／Ｄ変換回路１００を、画素部４０１の列の数だけ複数備えている。ただし、カラムＡ／Ｄ変換回路４０５内に備えたＡ／Ｄ変換回路１００は、サンプリング制御回路１０５をそれぞれ備える構成ではなく、全てのＡ／Ｄ変換回路１００に共通のサンプリング制御回路１０５を１つのみ備えている。各列に備えたＡ／Ｄ変換回路１００のそれぞれは、制御回路４０６から入力された制御信号に応じて、信号処理回路４０４から入力されたアナログ入力信号Ｖｉｎ（増幅信号）を、Ａ／Ｄ変換したデジタル信号を出力する。
【０１１０】
水平走査回路４０３は、制御回路４０６から入力された制御信号に応じて、カラムＡ／Ｄ変換回路４０５の各Ａ／Ｄ変換回路１００によってＡ／Ｄ変換されたデジタル信号を、画素部４０１の列単位で選択し、選択した列のデジタル信号を固体撮像装置４００が出力するデジタル出力値Ｄｏｕｔとして順次出力する。
【０１１１】
上記に述べたように、本第４の実施形態の固体撮像装置４００では、画素部４０１の各画素５が生成した光電変換信号に対して信号処理回路４０４によって各種の信号処理を行って、アナログ入力信号Ｖｉｎを取得する。その後、カラムＡ／Ｄ変換回路４０５によってアナログ入力信号ＶｉｎをＡ／Ｄ変換したデジタル信号を、デジタル出力値Ｄｏｕｔとして出力する。このとき、デジタル出力値Ｄｏｕｔは、カラムＡ／Ｄ変換回路４０５内の各Ａ／Ｄ変換回路１００に備えたパルス位置数値化回路１０４が出力したデジタル出力値ＤＴに対して、ｍ倍の情報量を有している。これにより、Ａ／Ｄ変換回路１００は、図７に示した従来のＡ／Ｄ変換回路５００が出力するデジタル出力値Ｄｏｕｔと同等の分解能のデジタル出力値Ｄｏｕｔを出力することができる。
【０１１２】
また、本第４の実施形態の固体撮像装置４００では、カラムＡ／Ｄ変換回路４０５内の各Ａ／Ｄ変換回路として、図１に示した第１の実施形態のＡ／Ｄ変換回路１００を備えている。Ａ／Ｄ変換回路１００は、上記に述べたように、パルス位置取得回路１０３およびパルス位置数値化回路１０４の回路規模を削減した状態で、従来のＡ／Ｄ変換回路５００と同等の分解能のデジタル出力値Ｄｏｕｔを出力することができる。このことから、本第４の実施形態の固体撮像装置４００では、カラムＡ／Ｄ変換回路４０５の回路規模が削減される。このように、固体撮像装置４００は、回路規模が削減された状態で、従来の固体撮像装置と同等の分解能のデジタル出力値Ｄｏｕｔを出力することができる。
【０１１３】
なお、本第４の実施形態の固体撮像装置４００においては、カラムＡ／Ｄ変換回路４０５内に、全てのＡ／Ｄ変換回路１００に共通のサンプリング制御回路１０５を１つのみ備える場合について説明したが、共通のサンプリング制御回路１０５を、例えば、制御回路４０６や、水平走査回路４０３の中に備える構成とすることもできる。また、共通のサンプリング制御回路１０５を、固体撮像装置４００の外部の制御装置に備える構成とすることもできる。これにより、固体撮像装置４００の回路規模を、さらに削減することができる。
【０１１４】
上記に述べたとおり、本発明を実施するための形態によれば、サンプリング制御を実行することによって、遅延素子の出力立ち上がり伝搬遅延時間ｔＰＬＨと出力立ち下がり伝搬遅延時間ｔＰＨＬとの特性に影響されることなく、リニアリティ精度の高いデジタル出力値を得ることができる。
【０１１５】
また、本発明を実施するための形態では、従来のＡ／Ｄ変換回路のように、全ての遅延素子の出力信号を使用せず、少ないビット数の出力信号から、従来と同等の分解能のデジタル出力値を得ることができる。このことから、Ａ／Ｄ変換の精度を下げずに、Ａ／Ｄ変換回路内のパルス位置取得回路およびパルス位置数値化回路の回路規模の削減する、すなわち、Ａ／Ｄ変換回路の回路規模を削減することができる。また、Ａ／Ｄ変換回路内におけるパルス遅延回路とパルス位置取得回路との間の配線数を削減することができる。これにより、Ａ／Ｄ変換回路内でのパルス遅延回路およびパルス位置取得回路の配置の自由度を上げるとともに、パルス遅延回路とパルス位置取得回路との間の配線長を短くすることができ、遅延素子の出力信号の配線の容量に起因する遅延素子の出力立ち上がり伝搬遅延時間ｔＰＬＨと出力立ち下がり伝搬遅延時間ｔＰＨＬとの特性の影響を軽減することができる。このことにより、例えば、カラムＡ／Ｄ変換回路方式の固体撮像装置などのように、狭小の領域であっても、より高い分解能のデジタル出力値を出力するＡ／Ｄ変換回路を、容易に搭載することができる。
【０１１６】
また、本発明を実施するための形態では、サンプリング制御を実行することによって、デジタル出力値の分解能を、さらに細かくすることができる。これにより、Ａ／Ｄ変換回路の回路規模を増加させることなく、より高い分解能のデジタル出力値を得ることができる。
【０１１７】
なお、本実施形態においては、第１の実施形態〜第３の実施形態によって、Ａ／Ｄ変換回路に備えるパルス遅延回路の構成の例について説明したが、パルス遅延回路の構成は、本発明を実施するための形態に限定されるものではなく、様々な構成とすることができる。例えば、第１実施形態のＡ／Ｄ変換回路１００においては、パルス遅延回路１０１に備えた各遅延ユニット２内の遅延素子１の個数は、それぞれｍ個としたが、各遅延ユニット２内の遅延素子１の個数を、それぞれ異なる個数としてもよい。
【０１１８】
このとき、入出力端子の値が“０”と“１”とでラッチされた遅延ユニット２内の遅延素子１の個数をｘ個とすると、サンプリング時間Ｔｓｉ（ｉ＝１、２、・・・、ｘ）は、下式（９）で表すことができる。
【０１１９】
【数９】
2012104870.tif 000011
【０１２０】
上式（９）において、ＤＴｘはサンプリング時間Ｔｓ中に通過した遅延素子１の個数、ｉ（ｉ＝１、２、・・・、ｘ）は図３に示した処理Ｂ〜処理Ｄのループ処理の試行回数を示す。また、Ｎは仮定した周回数ｒ（ｒは１≦ｒ≦Ｒの関係にある自然数、Ｒはサンプリング時間Ｔｓ内にパルス信号ＰＡがパルス遅延回路１０１を周回した周回数Ｒ）においてパルス信号ＰＡが通過する遅延素子１の個数を示す。パルス信号ＰＡが通過する遅延素子１の個数Ｎは、パルス遅延回路１０１内をパルス信号ＰＡが１周するときの遅延素子１の個数（第１の実施形態においては、ｎ個×ｍ個）と、仮定した周回数ｒとから、（ｎ個×ｍ個）×ｒ周で求めることができる。このとき、仮定した周回数ｒは、全てのサンプリング時間Ｔｓ１、Ｔｓ２、・・・、ＴＳｘで同じ値である。上式（９）によって、サンプリング時間Ｔｓｉは、前回のサンプリング時間Ｔｓｉより順次短い時間のサンプリング時間となっていく。
【０１２１】
そして、ループ処理の試行回数ｉ＝１、２、・・・、ｘにおいて、ｉ番目でカウンタ１０３２が取得した周回数Ｒｉの値が、Ｒｉ≠ｒとなったとき、図３に示した処理Ｂ〜処理Ｄのループ処理を抜け出し、処理Ｅにおいて、下式（１０）の数値を、デジタル出力値Ｄｏｕｔとして出力する。
【０１２２】
【数１０】
2012104870.tif 000012
【０１２３】
また、例えば、第１実施形態のＡ／Ｄ変換回路１００と第２実施形態のＡ／Ｄ変換回路１００とを組み合わせたＡ／Ｄ変換回路の構成としてもよい。すなわち、第１実施形態のＡ／Ｄ変換回路１００において、各遅延ユニット２内のｍ個の遅延素子１のパルス信号ＰＡの位置を、さらにｋ分割（ｋは自然数）することもできる。このとき、Ａ／Ｄ変換回路は、パルス位置数値化回路が出力したデジタル出力値ＤＴを、ｍ×ｋ倍したデジタル出力値Ｄｏｕｔを出力する。これにより、Ａ／Ｄ変換回路は、従来のＡ／Ｄ変換回路５００よりも、分解能をｋ倍に向上したデジタル出力値を出力することができる。さらに、第３の実施形態のＡ／Ｄ変換回路１００を組み合わせたＡ／Ｄ変換回路の構成とすることによって、Ａ／Ｄ変換回路内のパルス位置取得回路およびパルス位置数値化回路の回路規模を、さらに削減するとともに、従来のＡ／Ｄ変換回路５００よりも、分解能をｋ倍に向上したデジタル出力値を出力することができる。
【０１２４】
なお、本実施形態のサンプリング制御においては、処理Ｂ〜処理Ｄのループ処理を行う際に、遅延ユニット２内の初段の遅延素子１（例えば、遅延素子ＮＯＴ１）から最終段の遅延素子１（例えば、遅延素子ＮＯＴｍ）に向かって、パルス信号ＰＡが通過していたと仮定する遅延素子１を順次変更する場合の例について説明した。しかし、パルス信号ＰＡが通過していたと仮定する遅延素子の順番は、本発明を実施するための形態に限定されるものではない。例えば、遅延ユニット２内の最終段の遅延素子１から初段の遅延素子１に向かって、パルス信号ＰＡが通過していたと仮定する遅延素子１を順次変更することもできる。
【０１２５】
また、パルス信号ＰＡが通過していたと仮定する遅延素子１を、例えば、初段の遅延素子１→最終段の遅延素子１→２段目の遅延素子１→最終−１段の遅延素子１というように順次変更することによって、サンプリング時間Ｔｓにおけるパルス信号ＰＡの走行位置の遅延素子１を絞り込みながら特定するように、サンプリング制御することもできる。
【０１２６】
また、例えば、最初に、遅延ユニット２内において、中央に位置する遅延素子１を、パルス信号ＰＡが通過していたと仮定する遅延素子１とし、処理Ｄにおける判定の結果に基づいて、パルス信号ＰＡが通過した遅延素子１の位置が、遅延ユニット２内の前半側に位置しているのか、後半側に位置しているのかを判定する。そして、パルス信号ＰＡが通過した遅延素子１を含む側の中央に位置する遅延素子１を、パルス信号ＰＡが通過していたと仮定する遅延素子１として処理Ｄによる判定を行う。このように、パルス信号ＰＡが通過していたと仮定する遅延素子１の絞り込みを順次行うことによって、サンプリング時間Ｔｓにおけるパルス信号ＰＡの走行位置の遅延素子１を特定するように、サンプリング制御することもできる。このようなサンプリング制御をすることによって、処理Ｂ〜処理Ｄのループ処理の回数を少なくすることも可能となる。
【０１２７】
なお、本実施形態においては、遅延素子としてＮＯＴ回路を使用した場合の例について説明したが、遅延素子として使用する回路は、本発明を実施するための形態に限定されるものではない。例えば、遅延素子として、ＮＡＮＤ回路（否定論理積ゲート）、ＮＯＲ回路（否定論理和ゲート）、差動回路など、様々な構成の遅延素子であっても適用することができ、遅延素子の出力信号の出力立ち上がり伝搬遅延時間ｔＰＬＨと出力立ち下がり伝搬遅延時間ｔＰＨＬとの特性の影響を軽減することができる。
【０１２８】
以上、本発明の実施形態について、図面を参照して説明してきたが、具体的な構成はこの実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲においての種々の変更も含まれる。
【符号の説明】
【０１２９】
１・・・遅延素子
１ａ、・・・ＮＡＮＤ回路（遅延素子）
１ｂ・・・ＮＯＴ回路（遅延素子）
２，２ａ，２ｂ・・・遅延ユニット
３，３ａ，３ｂ・・・遅延ブロック（遅延ユニット）
１００，５００・・・Ａ／Ｄ変換回路（Ａ／Ｄ変換装置）
１０１，５０１・・・パルス遅延回路
１０２，５０２・・・クロック発生回路（サンプリング制御回路）
１０３，５０３・・・パルス位置取得回路
１０３１・・・ラッチ（パルス位置取得回路）
１０３２・・・カウンタ（パルス位置取得回路）
１０４，５０４・・・パルス位置数値化回路
１０５・・・サンプリング制御回路
４００・・・固体撮像装置
４０１・・・画素部
４０２・・・垂直走査回路
４０３・・・水平走査回路（サンプリング制御回路）
４０４・・・信号処理回路
４０５・・・カラムＡ／Ｄ変換回路（Ａ／Ｄ変換装置，サンプリング制御回路）
４０６・・・制御回路（サンプリング制御回路）
５・・・画素
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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