(57)【要約】【課題】数多くの出力電圧レベルを出力可能で、かつ、製造ばらつきに伴う出力オフセット電圧を低減し得る演算増幅回路を提供する。さらに、出力オフセット電圧の低減精度が、入力電圧に依存しないようにする。【解決手段】第１および第２の回路状態を切り替えるスイッチ群を設ける。ｎ＋１種類の出力電圧レベルを出力できるよう、ｎ個の入力用差動対を設ける。第１の回路状態において、各入力用差動対に一対の入力電圧群を供給して、カレントミラー回路を介して出力オフセット電圧を容量に保持する。第２の回路状態において、容量に保持された電圧を用いて出力オフセット電圧をキャンセルする。【選択図】図７
2012044368.tif 000002
【特許請求の範囲】
【請求項１】
第１および第２の回路状態を切り替えるスイッチ群と、
前記第１の回路状態において、２つの入力電圧群を差動入力してオフセット電圧検出用電流群に変換する差動対群と、
前記第１の回路状態において、前記オフセット電圧検出用電流群をオフセット電圧に変換するカレントミラー回路部と、
前記第１の回路状態において、前記オフセット電圧を保持する容量と
を具備し、
前記カレントミラー回路部は、前記第２の回路状態において、前記容量に保持された前記オフセット電圧を、オフセット電圧キャンセル用電流に変換し、
前記差動対群は、前記第２の回路状態において、信号電圧群および出力電圧（ＶＯＵＴ）を差動増幅し、
前記第２の回路状態において、前記信号電圧群の平均値を、前記オフセット電圧をキャンセルして、前記出力電圧として出力する出力段
をさらに具備する
演算増幅回路。
【請求項２】
請求項１に記載の演算増幅回路において、
前記カレントミラー回路部は、
ダイオード接続された第１のトランジスタと、
前記第１のトランジスタと同じ特性を有する第２のトランジスタと
を具備し、
前記スイッチ群は、
前記第１の回路状態において、前記第２のトランジスタをダイオード接続する第１のスイッチ
を具備し、
両端が短絡されたダミースイッチであって、かつ、前記第１のスイッチが発するスイッチングノイズを、前記スイッチと逆相に動作することでキャンセルする第２のスイッチ
をさらに具備する
演算増幅回路。
【請求項３】
請求項２に記載の演算増幅回路において、
前記差動対群は、
前記第１の回路状態においては前記２つの入力電圧群の一方をゲートに入力し、前記第２の回路状態においては前記信号電圧群をゲートに入力し、ソースまたはドレインの一方が前記第１および前記第２のトランジスタにおけるソースまたはドレインの一方に接続されて、それぞれに同じ特性を有する第１のトランジスタ群と、
前記第１の回路状態においては前記２つの入力電圧群の他方をゲートに入力し、前記第２の回路状態においては前記出力電圧をゲートに入力し、ソースまたはドレインの一方が前記第１および前記第２のトランジスタにおけるソースまたはドレインの一方に接続されて、それぞれに前記第１のトランジスタ群と同じ特性を有する第２のトランジスタ群と
を具備し、
前記第１および前記第２のトランジスタ群における、前記ソースまたは前記ドレインの他方に、所定の電流を供給する電流源用トランジスタ群と、
前記トランジスタ群のゲートにバイアス電圧を供給するバイアス電圧入力部と
をさらに具備する
演算増幅回路。
【請求項４】
請求項３に記載の演算増幅回路において、
前記カレントミラー負荷回路部は、
前記第１のトランジスタと、前記第１のトランジスタ群との間に接続された第３のトランジスタと、
前記第２のトランジスタと、前記第２のトランジスタ群との間に接続された第４のトランジスタと
をさらに具備し、
前記第１、前記第２、前記第３および前記第４のトランジスタは、カスコード型カレントミラー回路として動作する
演算増幅回路。
【請求項５】
請求項３または４に記載の演算増幅回路において、
前記差動対群は、
前記第１のトランジスタ群と、前記電流源用トランジスタ群との間に接続されて、かつ、ダイオード接続された、第３のトランジスタ群と、
前記第２のトランジスタ群と、前記電流源用トランジスタ群との間に接続されて、かつ、ダイオード接続された、第４のトランジスタ群と
をさらに具備する
演算増幅回路。
【請求項６】
請求項１〜５のいずれかに記載の演算増幅回路において、
前記２つの入力電圧群として、前記信号電圧群を用いる
演算増幅回路。
【請求項７】
請求項２〜６のいずれかに記載の演算増幅回路において、
前記第１および前記第２のスイッチは、
Ｐ型チャネルまたはＮ型チャネルのＭＯＳ−ＦＥＴ
を具備する
演算増幅回路。
【請求項８】
請求項２〜６のいずれかに記載の演算増幅回路において、
前記第１および前記第２のスイッチは、
ＣＭＯＳスイッチ
を具備する
演算増幅回路。
【請求項９】
請求項１〜８のいずれかに記載の演算増幅回路
を具備する
表示ドライバー。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、演算増幅回路と、この演算増幅回路を用いた表示ドライバーとに係り、特に、多値出力を行う演算増幅回路と、この演算増幅回路を用いた表示ドライバーとに係る。
【背景技術】
【０００２】
近年、液晶表示装置などの表示装置に求められる性能がますます高まっている。このような表示装置に用いられる表示ドライバーや、表示ドライバーに用いられる演算増幅回路においては、表示可能な色の総数を増やすために、数多くの出力電圧レベルを出力する性能が求められている。
【０００３】
出力電圧レベルにおける下限から上限までの範囲を分割する総数が増えれば、隣接する出力電圧レベルの差が小さくなるので、演算増幅回路には出力電圧レベルを高精度に制御する性能が求められる。半導体装置を大量生産するときに生じる製造ばらつきは、出力オフセット電圧を発生させ、出力電圧レベルに誤差が生じる原因となる。このような出力オフセット電圧は、低減する必要があるのはもちろんのこと、低減する精度が入力電圧に依存しないように注意する必要がある。
【０００４】
上記に関連して、特許文献１には差動増幅器に係る記載が開示されている。特許文献１に記載の差動増幅器について説明する。
【０００５】
図１は、特許文献１の差動増幅器の構成を示す回路図である。図１を用いて、特許文献１の差動増幅器の構成を概略的に説明する。特許文献１の差動増幅器は、電源電圧供給端子ＶＤＤと、入力端子ＶＩＮ１、ＶＩＮ２と、バイアス電圧入力端子ＶＢＩＡＳと、グランド端子ＶＳＳと、出力端子ＶＯＵＴと、トランジスタＭ１〜Ｍ４、Ｍ９と、出力段９０３と、容量Ｃｏｆｆと、スイッチＳ１〜Ｓ６とを具備している。ここで、トランジスタＭ１、Ｍ２はＰＭＯＳであり、トランジスタＭ３、Ｍ４、Ｍ９はＮＭＯＳである。
【０００６】
電源電圧供給端子ＶＤＤは、トランジスタＭ１、Ｍ２のそれぞれにおけるソースに接続されている。容量Ｃｏｆｆの両端部は、トランジスタＭ１、Ｍ２のそれぞれにおけるゲートに接続されている。トランジスタＭ１のドレインは、トランジスタＭ１のゲートと、トランジスタＭ３のドレインとに接続されている。トランジスタＭ２のドレインは、スイッチＳ１の一方の端部と、出力段９０３の入力部と、トランジスタＭ４のドレインとに接続されている。スイッチＳ１の他方の端部は、スイッチＳ６の両端部と、トランジスタＭ２のゲートとに接続されている。出力段９０３の出力部は、出力端子ＶＯＵＴと、スイッチＳ５の一方の端部とに接続されている。スイッチＳ５の他方の端部は、スイッチＳ４の一方の端部と、トランジスタＭ３のゲートとに接続されている。スイッチＳ４の他方の端部は、入力端子ＶＩＮ２と、スイッチＳ３の一方の端部とに接続されている。スイッチＳ３の他方の端部は、トランジスタＭ４のゲートと、スイッチＳ２の一方の端部とに接続されている。スイッチＳ２の他方の端部は、入力端子ＶＩＮ１に接続されている。トランジスタＭ３、Ｍ４のそれぞれにおけるソースは、トランジスタＭ９のドレインに接続されている。トランジスタＭ９のゲートは、バイアス電圧入力端子ＶＢＩＡＳに接続されている。トランジスタＭ９のソースは、グランド端子ＶＳＳに接続されている。
【０００７】
特許文献１の差動増幅器の動作について概略的に説明する。トランジスタＭ１、Ｍ２は、同じ特性を持ち、１つのカレントミラー負荷回路として動作する。トランジスタＭ３、Ｍ４は、同じ特性を持ち、１つの差動対として動作する。スイッチＳ６は、スイッチＳ１とは逆相で動作するダミースイッチである。入力端子ＶＩＮ１は、第１の入力電圧を入力する。入力端子ＶＩＮ２は、第２の入力電圧を入力する。
【０００８】
図２は、特許文献１の差動増幅器の動作を示すタイムチャートである。図２のタイムチャートを用いて、特許文献１の差動増幅器の動作について説明する。図２のタイムチャートは、上から順に、第１のグラフと、第２のグラフとを具備している。これら第１のグラフはスイッチＳ１、Ｓ２、Ｓ４の状態を示し、第２のグラフは、スイッチＳ３、Ｓ５、Ｓ６の状態の時間変化を示している。これら第１、第２のグラフにおいて、横軸は時間を示し、縦軸はスイッチＳ１〜Ｓ６の状態を示している。１回のデータ出力期間ＴＤＡＴＡは、オフセット検出期間Ｔ０１と、オフセット補正出力期間Ｔ０２とを含んでいる。
【０００９】
オフセット検出期間Ｔ０１において、スイッチＳ１、Ｓ２、Ｓ４はＯＮ状態であり、スイッチＳ３、Ｓ５、Ｓ６はＯＦＦ状態である。図３Ａは、特許文献１の差動増幅器の、オフセット検出期間Ｔ０１における等価回路を示す回路図である。このとき、トランジスタＭ３、Ｍ４のゲートには、第１、第２の入力電圧がそれぞれ供給される。トランジスタＭ１は、ダイオード接続されているので、トランジスタＭ３に流れる電流をゲート電圧に変換出力する。同様に、トランジスタＭ２もダイオード接続されているので、トランジスタＭ４に流れる電流をゲート電圧に変換出力する。容量Ｃｏｆｆは、トランジスタＭ１、Ｍ２のゲート電圧を両端部に供給されて、外挿差電圧、すなわち第１、第２の入力電圧の差分に対応する電荷を充電される。ここで、容量Ｃｏｆｆの両端部に印加される電圧には、実際には、トランジスタＭ１〜Ｍ４の製造ばらつきに伴うオフセット電圧が含まれる。
【００１０】
オフセット補正出力期間Ｔ０２において、スイッチＳ１、Ｓ２、Ｓ４はＯＦＦ状態であり、スイッチＳ３、Ｓ５、Ｓ６はＯＮ状態である。図３Ｂは、特許文献１の差動増幅器の、オフセット補正出力期間Ｔ０２における等価回路を示す回路図である。このとき、トランジスタＭ３、Ｍ４のゲートは、第２の入力電圧と、出力電圧とがそれぞれ供給されて、出力段９０３はボルテージフォロア回路として動作する。このボルテージフォロア回路は、オフセット検出期間Ｔ０１において容量Ｃｏｆｆに保持された外挿差電圧およびオフセット電圧の重畳電圧に基づく出力電圧を、フィードバック効果によって高精度に出力する。この出力電圧は、第１および第２の入力電圧を２対１に外分した電圧である。
【００１１】
図４Ａは、特許文献１に記載の差動増幅器における、入力電圧レベルおよび出力電圧レベルの関係を示すグラフである。図４Ｂは、特許文献１に記載の差動増幅器における、入力電圧レベルおよび出力電圧レベルの具体的な値を示す表である。
【００１２】
また、特許文献２には、ＤＡ変換器に係る記載が開示されている。特許文献２に記載のＤＡ変換器について説明する。
【００１３】
図５は、特許文献２のＤＡ変換器の構成を示す回路図である。図５を用いて、特許文献２のＤＡ変換器の構成を概略的に説明する。図５のＤＡ変換器は、カレントミラー回路２１６と、第１、第２の差動対２１７、２１８と、出力増幅回路２１３とを具備している。カレントミラー回路２１６は、トランジスタ２０９、２１０を具備している。第１の差動対２１７は、電流源２１１と、トランジスタ２０５、２０６と、第１の入力部Ｖ１とを具備している。第２の差動対２１８は、電流源２１２と、トランジスタ２０７、２０８と、第２の入力部Ｖ３とを具備している。出力増幅回路２１３は、トランジスタ２１５と、電流源２１４と、出力端子Ｖｏｕｔとを具備している。
【００１４】
トランジスタ２０９、２１０、２１５のそれぞれにおけるソースは、図示されない電源電圧供給部に接続されている。トランジスタ２０９、２１０のそれぞれにおけるゲートは、トランジスタ２１０のドレインに接続されている。トランジスタ２０９のドレインは、トランジスタ２０５、２０７のそれぞれにおけるドレインと、トランジスタ２１５のゲートとに接続されている。トランジスタ２１０のドレインは、トランジスタ２０６、２０８のそれぞれにおけるドレインに接続されている。トランジスタ２０５のゲートは、第１の入力部Ｖ１に接続されている。トランジスタ２０６、２０８のそれぞれにおけるゲートは、出力端子Ｖｏｕｔと、トランジスタ２１５のドレインと、電流源２１４の一方の端部とに接続されている。電流源２１４の他方の端部は、グランドに接地されている。トランジスタ２０５、２０６のそれぞれにおけるソースは、電流源２１１の一方の端部に接続されている。電流源２１１の他方の端部は、グランドに接地されている。トランジスタ２０７のゲートは、第２の入力部Ｖ３に接続されている。トランジスタ２０７、２０８のそれぞれにおけるドレインは、電流源２１１の一方の端部に接続されている。電流源２１１の他方の端部は、グランドに接地されている。
【００１５】
図５のＤＡ変換器の動作について概略的に説明する。図５のＤＡ変換器は、第１、第２の入力部Ｖ１、Ｖ３に供給される第１、第２の入力電圧を１対１で内分した平均電圧を出力する。
【００１６】
図６は、特許文献２のＤＡ変換器の別の構成を示す回路図である。図６のＤＡ変換器は、図５のＤＡ変換器に、第３の差動対を追加したものに等しい。第３の差動対２１９は、トランジスタ２２１、２２２と、第３の入力部Ｖ５と、電流源２２３とを具備している。電流源の一方の端部は、グランドに接地されている。電流源の他方の端部は、トランジスタ２２１、２２２のソースに接続されている。トランジスタ２２１のゲートは、第３の入力部Ｖ５に接続されている。トランジスタ２２２のゲートは、トランジスタ２０６、２０８のゲートと、トランジスタ２１５のドレインと、電流源２１４の一方の端部と、出力端子Ｖｏｕｔに接続されている。トランジスタ２２１のドレインは、トランジスタ２０５、２０７、２０９のドレインと、トランジスタ２１５のゲートとに接続されている。トランジスタ２２２のドレインは、トランジスタ２０６、２０８、２１０のドレインと、トランジスタ２１０のゲートとに接続されている。図６のＤＡ変換器の、その他の構成については、図５の場合と同じであるので、さらなる詳細な説明を省略する。
【００１７】
図６のＤＡ変換器の動作について説明する。図６のＤＡ変換器は、第１〜第３の入力部Ｖ１、Ｖ３、Ｖ５に供給される第１〜第３の入力電圧を１対１対１で内分した平均電圧を出力する。
【先行技術文献】
【特許文献】
【００１８】
【特許文献１】特開２００７−９６５０４号公報
【特許文献２】特開２０００−１８３７４７号公報
【発明の概要】
【発明が解決しようとする課題】
【００１９】
特許文献１に記載の差動増幅器は、製造ばらつきに伴うオフセット電圧をキャンセルすることで、入力電圧レベルを外分した出力電圧を高精度に出力する。しかし、２つの入力電圧レベルに対して出力電圧レベルが４つしか無い。これは、有する差動対が１つだけであり、かつ、多値出力化を外挿方式によって行うためである。また、入力電圧に応じて出力オフセットキャンセルの精度が変動してしまう。これは、選択する出力電圧レベルによって容量両端部間の電圧が変化し、スイッチノイズの入力電圧依存性が現れるためである。
【００２０】
特許文献２に記載のＤＡ変換器では、出力オフセット電圧が加算されることによって、出力電圧の精度が悪い。これは、特許文献２に記載のＤＡ変換器が、製造ばらつきに伴うオフセット電圧をキャンセルする手段を備えていないからである。
【課題を解決するための手段】
【００２１】
以下に、（発明を実施するための形態）で使用される番号を用いて、課題を解決するための手段を説明する。これらの番号は、（特許請求の範囲）の記載と（発明を実施するための形態）との対応関係を明らかにするために付加されたものである。ただし、それらの番号を、（特許請求の範囲）に記載されている発明の技術的範囲の解釈に用いてはならない。
【００２２】
本発明による演算増幅回路は、スイッチ群（Ｓ０、Ｓ１、Ｓａ１〜Ｓａｎ、Ｓｂ１〜Ｓｂｎ、Ｓｃ１〜Ｓｃｎ、Ｓｄ１〜Ｓｄｎ）と、ｎ個の差動対群｛（Ｍｌ１、Ｍｒ１）、（Ｍｌ２、Ｍｒ２）、…（Ｍｌｎ、Ｍｒｎ）｝と、ｎ個の差動対のそれぞれに定電流を供給する電流源回路（Ｍｔ１、Ｍｔ２、…、Ｍｔｎ）と、カレントミラー回路部（Ｍｋ１、Ｍｋ２）と、容量（Ｃｏｆｆ）と、一つの出力段１０１と、ｎ個の入力端子群（ＴＡ１〜ＴＡｎ）と、ｎ個の入力端子群（ＴＢ１〜ＴＢｎ）と、ｎ個の入力端子群（ＴＣ１〜ＴＣｎ）と、一つの出力端子ＶＯＵＴを具備する。トランジスタＭｌ１とトランジスタＭｒ１のソースは互いに接続されており、第１の差動対を構成している。トランジスタＭｌ２とトランジスタＭｒ２のソースは互いに接続されており、第２の差動対を構成している。以下同様にして第ｎの差動対までが構成されており、第ｎの差動対はトランジスタＭｌｎとトランジスタＭｒｎで構成され、トランジスタＭｌｎとトランジスタＭｒｎのそれぞれのソースは互いに接続されている。第１の差動対から第ｎの差動対のそれぞれの共通ソースはトランジスタＭｔ１〜Ｍｔｎのそれぞれのドレインと一対一に対応するように接続され、トランジスタＭｔ１〜Ｍｔｎのそれぞれのソースはグランド端子ＶＳＳに共通に接続されている。トランジスタＭｔ１〜Ｍｔｎのそれぞれのゲートは所定のバイアス電圧が供給されるバイアス端子ＶＢｉａｓと共通に接続され、トランジスタＭｔ１〜Ｍｔｎは第１〜第ｎの差動対それぞれに定電流を供給する定電流源として動作する。トランジスタＭｌ１〜ＭｌｎのそれぞれのドレインはトランジスタＭｋ１のドレインと共通に接続されており、トランジスタＭｋ１のソースは電源ＶＤＤに接続されている。トランジスタＭｋ１のゲートはトランジスタＭｋ１のドレインと、容量Ｃｏｆｆの一方の端部と接続されている。トランジスタＭｋ２のソースは電源ＶＤＤに接続されている。トランジスタＭｋ２のゲートは容量Ｃｏｆｆの他方の端部と、トランジスタＭｓ１のソースと、トランジスタＭｓ２のソースとドレイン両端に接続されている。トランジスタＭｋ２のドレインは、トランジスタＭｓ１のドレインと、トランジスタＭｒ１〜Ｍｒｎのそれぞれのドレインと、スイッチＳ１の一方の端部に接続されている。トランジスタＭｓ１のゲートには制御信号Ｓ０が入力され、トランジスタＭｓ１はスイッチＳ０を構成している。トランジスタＭｓ２のゲートには制御信号Ｓ０と逆相で動作する制御信号Ｓ２が入力され、トランジスタＭｓ２はダミースイッチＳ１を構成している。スイッチＳ１の他方の端部は出力段１０１の入力端子と接続され、出力段１０１の出力端子は出力端子ＶＯＵＴと、スイッチＳｄ１〜Ｓｄｎのそれぞれの一方の端部に共通に接続されている。スイッチＳｄ１〜Ｓｄｎの他方の端部はそれぞれ、トランジスタＭｌ１〜Ｍｌｎのゲートと一対一対応するように接続され、かつスイッチＳｃ１〜Ｓｃｎの一方の端部とそれぞれ一対一に対応するように接続されている。スイッチＳｃ１〜Ｓｃｎの他方の端部はそれぞれ、入力端子ＴＣ１〜ＴＣｎと一対一に対応するように接続されている。トランジスタＭｒ１〜Ｍｒｎのゲートはそれぞれ、スイッチＳａ１〜Ｓａｎの一方の端部のそれぞれと一対一に対応するように接続され、かつスイッチＳｂ１〜Ｓｂｎの一方の端部のそれぞれとも一対一に対応するように接続されている。スイッチＳａ１〜Ｓａｎの他方の端部のそれぞれは入力端子ＴＡ１〜ＴＡｎと一対一に対応するように接続されている。スイッチＳｂ１〜Ｓｂｎの他方の端部のそれぞれは入力端子ＴＢ１〜ＴＢｎと一対一対応するように接続されている。ここで、スイッチ群（Ｓ０、Ｓ１、Ｓａ１〜Ｓａｎ、Ｓｂ１〜Ｓｂｎ、Ｓｃ１〜Ｓｃｎ、Ｓｄ１〜Ｓｄｎ）は、第１および第２の回路状態を切り替える。第１の回路状態において、スイッチＳ０、Ｓａ１〜Ｓａｎ、Ｓｃ１〜Ｓｃｎがオン状態とされ、スイッチＳ１、Ｓ２、Ｓｂ１〜Ｓｂｎ、Ｓｄ１〜Ｓｄｎがオフ状態とされる。トランジスタ（Ｍｌ１〜Ｍｌｎ）のそれぞれのゲートには、ｎ個の入力端子群（ＴＣ１〜ＴＣｎ）が一対一に対応するように接続され、ｎ個の入力端子群（ＴＣ１〜ＴＣｎ）のそれぞれにｎ個の入力電圧群｛Ｖ（ＴＣ１）〜Ｖ（ＴＣｎ）｝一対一に対応するように入力され、トランジスタ（Ｍｒ１〜Ｍｒｎ）のそれぞれのゲートにはｎ個の入力端子群（ＴＡｎ〜ＴＡｎ）が一対一に対応するように接続され、ｎ個の入力端子群（ＴＡｎ〜ＴＡｎ）のそれぞれにｎ個の入力電圧群｛Ｖ（ＴＡ１）〜Ｖ（ＴＡｎ）｝が一対一に対応するように入力され、ｎ個の差動対群｛（Ｍｌ１、Ｍｒ１）〜（Ｍｌｎ、Ｍｒｎ）｝は差動入力された入力電圧群｛Ｖ（ＴＣ１）〜Ｖ（ＴＣｎ）｝と入力電圧群｛Ｖ（ＴＡ１）〜Ｖ（ＴＡｎ）｝をオフセット電圧検出用電流群に変換する。カレントミラー回路部（Ｍｋ１、Ｍｋ２）は、第１の回路状態において、オフセット電圧検出用電流群をオフセット電圧に変換する。容量（Ｃｏｆｆ）は、第１の回路状態において、オフセット電圧を保持する。第２の回路状態においては、スイッチＳ０、Ｓａ１〜Ｓａｎ、Ｓｃ１〜Ｓｃｎがオフ状態とされ、スイッチＳ１、Ｓ２、Ｓｂ１〜Ｓｂｎ、Ｓｄ１〜Ｓｄｎがオン状態とされる。カレントミラー回路部（Ｍｋ１、Ｍｋ２）は、第２の回路状態において、容量（Ｃｏｆｆ）に保持されたオフセット電圧を、オフセット電圧キャンセル用電流に変換する。トランジスタ（Ｍｌ１〜Ｍｌｎ）のそれぞれのゲートには、出力電圧ＶＯＵＴが共通に入力され、トランジスタ（Ｍｒ１〜Ｍｒｎ）のそれぞれのゲートにはｎ個の入力端子群（ＴＢｎ〜ＴＢｎ）が一対一に対応するように接続され、ｎ個の入力端子群（ＴＢｎ〜ＴＢｎ）のそれぞれにｎ個の入力電圧群｛Ｖ（ＴＢ１）〜Ｖ（ＴＢｎ）｝が一対一に対応するように入力され、ｎ個の差動対群｛（Ｍｌ１、Ｍｒ１）〜（Ｍｌｎ、Ｍｒｎ）｝は、第２の回路状態において、信号電圧群（Ｖ（ＴＢ１）〜Ｖ（ＴＢｎ））および出力電圧（ＶＯＵＴ）を差動増幅する。本発明による演算増幅回路は、第２の回路状態において、信号電圧群（Ｖ（ＴＢｉ））の平均値を、オフセット電圧をキャンセルして、出力電圧（ＶＯＵＴ）として出力する。
【発明の効果】
【００２３】
本発明の演算増幅回路によれば、数多くの出力電圧レベルを出力する性能と、製造ばらつきに伴う出力オフセット電圧をキャンセルする機能とを両立することが可能となる。さらに、容量が保持すべき電圧は、製造ばらつきに伴う出力オフセット電圧だけで済む。
【図面の簡単な説明】
【００２４】
【図１】図１は、特許文献１の差動増幅器の構成を示す回路図である。
【図２】図２は、特許文献１の差動増幅器の動作を示すタイムチャートである。
【図３Ａ】図３Ａは、特許文献１の差動増幅器の、オフセット検出期間Ｔ０１における等価回路を示す回路図である。
【図３Ｂ】図３Ｂは、特許文献１の差動増幅器の、オフセット補正出力期間Ｔ０２における等価回路を示す回路図である。
【図４Ａ】図４Ａは、特許文献１に記載の差動増幅器における、入力電圧レベルおよび出力電圧レベルの関係を示すグラフである。
【図４Ｂ】図４Ｂは、特許文献１に記載の差動増幅器における、入力電圧レベルおよび出力電圧レベルの具体的な値を示す表である。
【図５】図５は、特許文献２のＤＡ変換器の構成を示す回路図である。
【図６】図６は、特許文献２のＤＡ変換器の別の構成を示す回路図である。
【図７】図７は、本発明の第１の実施形態による演算増幅回路の構成を示す回路図である。
【図８】図８は、本発明の第１の実施形態による演算増幅回路の動作を説明するタイムチャートである。
【図９Ａ】図９Ａは、本発明の第１の実施形態による演算増幅回路の、第１の期間Ｔ０１における等価回路を示す回路図である。
【図９Ｂ】図９Ｂは、本発明の第１の実施形態による演算増幅回路の、第２の期間Ｔ０２における等価回路を示す回路図である。
【図１０Ａ】図１０Ａは、本発明の第１の実施形態による演算増幅回路の、入力電圧および出力電圧の関係を示す図である。
【図１０Ｂ】図１０Ｂは、本発明の第１の実施形態による演算増幅回路の、第２の期間Ｔ０２における入力電圧および出力電圧の関係を示す表である。
【図１１】図１１は、本発明の第２の実施形態による演算増幅回路の構成を示す回路図である。
【図１２】図１２は、本発明の第２の実施形態による演算増幅回路と、特許文献２に記載のＤＡ変換器との、シミュレーションによる出力電圧を示すグラフである。
【図１３】図１３は、本発明の第３の実施形態による演算増幅回路の構成を示す回路図である。
【図１４】図１４は、本発明の第３の実施形態による演算増幅回路と、特許文献２に記載のＤＡ変換器との、シミュレーションによる出力電圧を示すグラフである。
【図１５】図１５は、本発明の第４の実施形態による演算増幅回路の構成を示す回路図である。
【図１６】図１６は、本発明の第５の実施形態による演算増幅回路の構成を示す回路図である。
【図１７】図１７は、本発明の第６の実施形態による演算増幅回路の構成を示す回路図である。
【図１８】図１８は、本発明の第７の実施形態による演算増幅回路の構成を示す回路図である。
【発明を実施するための形態】
【００２５】
添付図面を参照して、本発明による演算増幅回路を実施するための形態を以下に説明する。
【００２６】
（第１の実施形態）
図７は、本発明の第１の実施形態による演算増幅回路の構成を示す回路図である。図７の演算増幅回路の構成要素について説明する。図７の演算増幅回路は、電源電圧供給端子ＶＤＤと、出力端子ＶＯＵＴと、バイアス電圧供給端子ＶＢｉａｓと、グランド端子ＶＳＳと、出力段１０１と、第１および第２のカレントミラー用トランジスタＭｋ１、Ｍｋ２と、容量Ｃｏｆｆと、第１〜第ｎの差動対用トランジスタ対Ｍｌ１およびＭｒ１〜ＭｌｎおよびＭｒｎと、第１〜第ｎの電流源用トランジスタＭｔ１〜Ｍｔｎと、スイッチＳ１と、スイッチ用トランジスタＭｓ１、Ｍｓ２と、ｎ個のスイッチＳａ１〜Ｓａｎと、ｎ個のスイッチＳｂ１〜Ｓｂｎと、ｎ個のスイッチＳｃ１〜Ｓｃｎと、ｎ個のスイッチＳｄ１〜Ｓｄｎと、ｎ個の入力端子ＴＡ１〜ＴＡｎと、ｎ個の入力端子ＴＢ１〜ＴＢｎと、ｎ個の入力端子ＴＣ１〜ＴＣｎとを具備している。
【００２７】
本発明の第１の実施形態による演算増幅回路では、トランジスタＭｋ１、Ｍｋ２、Ｍｓ１、Ｍｓ２としてＰＭＯＳ（Ｐ型チャネルＭｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ：Ｐ型チャネル金属酸化膜半導体）を用いており、Ｍｌ１〜Ｍｌｎ、Ｍｒ１〜Ｍｒｎ、Ｍｔ１〜ＭｔｎとしてＮＭＯＳ（Ｎ型チャネルＭｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ：Ｎ型チャネル金属酸化膜半導体）を用いている。ただし、これはあくまでも一例であって、本発明の構成を限定するものではない。例えば、周囲の回路に必要な変更を加えれば、ＰＭＯＳとＮＭＯＳとを入れ替えたり、他種のトランジスタを用いたりしても構わない。
【００２８】
トランジスタＭｌ１〜Ｍｌｎと、トランジスタＭｒ１〜Ｍｒｎとは、全て同じ特性を有する素子であることが望ましい。ただし、製造ばらつきなどによる特性の違いは、後述するように、一般的な範囲において許容される。同様に、トランジスタＭｔ１〜Ｍｔｎは、全て同じ特性を有する素子であることが望ましい。また、トランジスタＭｋ１およびＭｋ２も、同じ特性を有する素子であることが望ましい。
【００２９】
図７の演算増幅回路の構成要素の接続関係について説明する。電源電圧供給端子ＶＤＤは、トランジスタＭｋ１、Ｍｋ２のソースに接続されている。容量Ｃｏｆｆの両端は、トランジスタＭｋ１、Ｍｋ２のゲートにそれぞれ接続されている。トランジスタＭｋ１のゲートは、トランジスタＭｋ１のドレインに接続されている。トランジスタＭｋ２のゲートは、トランジスタＭｓ２のソースおよびゲートと、トランジスタＭｓ１のソースとに接続されている。トランジスタＭｋ２のドレインは、トランジスタＭｓ１のドレインと、スイッチＳ１の一方の端部とに接続されている。スイッチＳ１の他方の端部は、出力段１０１の入力部に接続されている。出力段１０１の出力部は、出力端子ＶＯＵＴに接続されている。
【００３０】
出力端子ＶＯＵＴは、スイッチＳｄ１〜Ｓｄｎのそれぞれにおける一方の端部に接続されている。スイッチＳｄ１〜Ｓｄｎのそれぞれにおける他方の端部は、トランジスタＭｌ１〜Ｍｌｎのゲートにそれぞれ接続されている。トランジスタＭｌ１〜Ｍｌｎのゲートは、スイッチＳｃ１〜Ｓｃｎのそれぞれにおける一方の端部に、それぞれ接続されている。スイッチＳｃ１〜Ｓｃｎのそれぞれにおける他方の端部は、入力端子ＴＣ１〜ＴＣｎにそれぞれ接続されている。トランジスタＭｋ１のドレインは、トランジスタＭｌ１〜Ｍｌｎのドレインに接続されている。トランジスタＭｋ２のドレインは、トランジスタＭｒ１〜Ｍｒｎのドレインに接続されている。
【００３１】
バイアス電圧供給端子ＶＢｉａｓは、トランジスタＭｔ１〜Ｍｔｎのそれぞれにおけるゲートに接続されている。グランド端子ＶＳＳは、トランジスタＭｔ１〜Ｍｔｎのそれぞれにおけるソースに接続されている。トランジスタＭｔ１〜Ｍｔｎのそれぞれにおけるドレインは、トランジスタＭｌ１〜Ｍｌｎのそれぞれにおけるソースと、トランジスタＭｒ１〜Ｍｒｎのそれぞれにおけるソースとに接続されている。トランジスタＭｒ１〜Ｍｒｎのそれぞれにおけるゲートは、スイッチＳａ１〜Ｓａｎのそれぞれにおける一方の端部と、スイッチＳｂ１〜Ｓｂｎのそれぞれにおける一方の端部とに接続されている。スイッチＳａ１〜Ｓａｎのそれぞれにおける他方の端部は、入力部ＴＡ１〜ＴＡｎにそれぞれ接続されている。スイッチＳｂ１〜Ｓｂｎのそれぞれにおける他方の端部は、入力部ＴＢ１〜ＴＢｎにそれぞれ接続されている。
【００３２】
図７の演算増幅回路の動作について説明する。トランジスタＭｋ１は、ダイオード接続されている。スイッチＳ０としてのトランジスタＭｓ１がＯＮ状態になると、トランジスタＭｋ２もダイオード接続される。トランジスタＭｋ１およびＭｋ２は、カレントミラー負荷回路として動作する。
【００３３】
スイッチＳ２としてのトランジスタＭｓ２は、スイッチＳ０としてのトランジスタＭｓ１とは逆相に動作する。すなわち、トランジスタＭｓ１がＯＮ状態のとき、トランジスタＭｓ２はＯＦＦ状態である。また、トランジスタＭｓ１がＯＦＦ状態のとき、トランジスタＭｓ２はＯＮ状態である。さらに、スイッチＳ２の両端、すなわちトランジスタＭｓ２のソースおよびドレインは、短絡されており、ダミースイッチとして動作する。このように構成することで、トランジスタＭｓ２は、トランジスタＭｓ１のスイッチングノイズをキャンセルする役割を果たす。
【００３４】
トランジスタＭｌ１およびＭｒ１は、第１の差動対として動作する。同様に、Ｍｌ２およびＭｒ２、…、ＭｌｎおよびＭｒｎも、第２〜第ｎの差動対としてそれぞれ動作する。トランジスタＭｔ１〜Ｍｔｎは、第１〜第ｎの差動対に定電流をそれぞれ供給する電流源として動作する。トランジスタＭｔ１〜Ｍｔｎは、上述したとおり同じ特性を有し、同じバイアス電圧ＶＢｉａｓをゲートに印加されるので、第１〜第ｎの差動対は同じ電流を供給される。
【００３５】
図８は、本発明の第１の実施形態による演算増幅回路の動作を説明するタイムチャートである。図８のタイムチャートは、２つのグラフを具備している。これら２つのグラフは、上から順に、第１のスイッチ群の状態の時間変化と、第２のスイッチ群の状態の時間変化とを示している。
【００３６】
ここで、第１のスイッチ群には、スイッチＳ０、ｎ個のスイッチＳａ１〜Ｓａｎ、ｎ個のスイッチＳｃ１〜Ｓｃｎが含まれる。また、第２のスイッチ群には、スイッチＳ１、スイッチＳ２、ｎ個のスイッチＳｂ１〜Ｓｂｎ、ｎ個のスイッチＳｄ１〜Ｓｄｎが含まれる。
【００３７】
なお、本発明の第１の実施形態による演算増幅回路に含まれるスイッチの状態は、それぞれに対応するスイッチ制御信号によって制御される。ここで、これらのスイッチ制御信号を、対応するスイッチと同じ符号で呼ぶことにする。例えば、スイッチＳ０は、スイッチ制御信号Ｓ０によって制御されて、スイッチ制御信号Ｓ０がハイ状態すなわちＯＮ状態のときに、スイッチＳ０はＯＮ状態になり、スイッチ制御信号Ｓ０がロー状態すなわちＯＦＦ状態のときに、スイッチＳ０はＯＦＦ状態になる。図８のタイムチャートの２つのグラフにおいて、横軸は時間を示し、縦軸はスイッチ制御信号群の状態、すなわちスイッチ群の状態を示している。
【００３８】
図８において、ＴＤＡＴＡは、入力端子ＴＡ１〜ＴＡｎ、ＴＢ１〜ＴＢｎ、ＴＣ１〜ＴＣｎから演算増幅回路に向けてデータが供給される期間、すなわちデータ出力期間を示す。データ出力期間ＴＤＡＴＡは、第１の期間Ｔ０１と、第２の期間Ｔ０２に分けられる。
【００３９】
第１の期間Ｔ０１において、第１のスイッチ群はＯＮ状態になり、第２のスイッチ群はＯＦＦ状態になる。図９Ａは、本発明の第１の実施形態による演算増幅回路の、第１の期間Ｔ０１における等価回路を示す回路図である。図９Ａの回路図は、図７の回路図から、不要となった一部の構成要素を取り除き、ＯＮ状態にあるスイッチを単なる導線に描き換えたものに等しい。図９Ａで取り除かれた不要な構成要素とは、出力段１０１、出力端子ＶＯＵＴ、ｎ個の入力端子ＴＢ１〜ＴＢｎ、スイッチＳｂ１〜Ｓｂｎ、スイッチＳｄ１〜Ｓｄｎである。また、導線に描き換えられたのは、スイッチＳａ１〜Ｓａｎ、スイッチＳｃ１〜Ｓｃｎである。なお、スイッチＳ０としてのトランジスタＭｓ１は、そのまま図示している。
【００４０】
本発明の第１の実施形態による演算増幅回路の、第１の期間Ｔ０１における動作について説明する。まず、入力端子ＴＡ１〜ＴＡｎに、入力電圧Ｖ（ＴＡ１）〜Ｖ（ＴＡｎ）がそれぞれ供給される。入力電圧Ｖ（ＴＡ１）〜Ｖ（ＴＡｎ）は、ＯＮ状態のスイッチＳａ１〜Ｓａｎをそれぞれ介して、トランジスタＭｒ１〜Ｍｒｎのゲートにそれぞれ供給される。同様に、入力端子ＴＣ１〜ＴＣｎに、入力電圧Ｖ（ＴＣ１）〜Ｖ（ＴＣｎ）がそれぞれ供給される。入力電圧Ｖ（ＴＣ１）〜Ｖ（ＴＣｎ）は、ＯＮ状態のスイッチＳｃ１〜Ｓｃｎをそれぞれ介して、トランジスタＭｌ１〜Ｍｌｎのゲートにそれぞれ供給される。ここで、入力電圧Ｖ（ＴＡ１）〜Ｖ（ＴＡｎ）の総和と、入力電圧Ｖ（ＴＣ１）〜Ｖ（ＴＣｎ）の総和とが、等しいものとする。双方の総和さえ等しければ、入力電圧Ｖ（ＴＡ１）〜Ｖ（ＴＡｎ）の内訳と、入力電圧Ｖ（ＴＣ１）〜Ｖ（ＴＣｎ）の内訳とは、それぞれ任意に設定して構わない。
【００４１】
ここで、トランジスタＭｋ１、Ｍｋ２を流れる電流をＩｋ１、Ｉｋ２と置く。同様に、トランジスタＭｌ１〜ＭｌｎおよびＭｒ１〜Ｍｒｎを流れる電流をＩｌ１〜ＩｌｎおよびＩｒ１〜Ｉｒｎと置く。このとき、電流Ｉｋ１、Ｉｋ２、Ｉｌ１〜ＩｌｎおよびＩｒ１〜Ｉｒｎの関係は、以下の式（１）および式（２）で表すことが出来る。
Ｉｋ１＝Ｉｌ１＋Ｉｌ２＋…＋Ｉｌｎ    …（１）
Ｉｋ２＝Ｉｒ１＋Ｉｒ２＋…＋Ｉｒｎ    …（２）
【００４２】
また、電流源として動作するトランジスタＭｔ１〜Ｍｔｎに流れる電流の電流値は全て同じである。したがって、電流Ｉｌ１〜ＩｌｎおよびＩｒ１〜Ｉｒｎの関係は、以下の式（３）で表すことが出来る。
Ｉｌ１＋Ｉｌ２＋…＋Ｉｌｎ＝Ｉｒ１＋Ｉｒ２＋…＋Ｉｒｎ    …（３）
【００４３】
トランジスタＭｋ１は、ドレインに供給される電流Ｉｋ１を電流電圧変換する。同様に、トランジスタＭｋ２は、ドレインに供給される電流Ｉｋ２を電流電圧変換する。トランジスタＭｋ１、Ｍｋ２、Ｍｌ１〜Ｍｌｎ、Ｍｒ１〜Ｍｒｎなどにおける製造ばらつきの無い理想的な状態では、上記の式（３）が厳密に成り立つ。このとき、トランジスタＭｋ１のゲート電圧と、トランジスタＭｋ２のゲート電圧は同一になり、容量Ｃｏｆｆの両端部に蓄えられる電荷はゼロとなるはずである。しかし、実際には、トランジスタＭｋ１、Ｍｋ２、Ｍｌ１〜Ｍｌｎ、Ｍｒ１〜Ｍｒｎなどに製造ばらつきがあり、これらのトランジスタの閾値の偏差の合計に比例した電荷が容量Ｃｏｆｆに蓄積される。
【００４４】
第２の期間Ｔ０２において、第１のスイッチ群はＯＦＦ状態になり、第２のスイッチ群はＯＮ状態になる。図９Ｂは、本発明の第１の実施形態による演算増幅回路の、第２の期間Ｔ０２における等価回路を示す回路図である。図９Ｂの回路図は、図７の回路図から、不要となった一部の構成要素を取り除き、ＯＮ状態にあるスイッチを単なる導線に描き換えたものに等しい。図９Ｂで取り除かれた不要な構成要素とは、ｎ個の入力端子ＴＡ１〜ＴＡｎ、ｎ個の入力端子ＴＣ１〜ＴＣｎ、スイッチＳａ１〜Ｓａｎ、スイッチＳｃ１〜Ｓｃｎである。また、導線に描き換えられたのは、スイッチＳｂ１〜Ｓｂｎ、スイッチＳｄ１〜Ｓｄｎである。なお、スイッチＳ２としてのトランジスタＭｓ２は、そのまま図示している。
【００４５】
本発明の第１の実施形態による演算増幅回路の、第２の期間Ｔ０２における動作について説明する。まず、入力端子ＴＢ１〜ＴＢｎに、入力電圧Ｖ（ＴＢ１）〜Ｖ（ＴＢｎ）がそれぞれ供給される。入力電圧Ｖ（ＴＢ１）〜Ｖ（ＴＢｎ）は、ＯＮ状態のスイッチＳｂ１〜Ｓｂｎをそれぞれ介して、トランジスタＭｒ１〜Ｍｒｎのゲートにそれぞれ供給される。出力端子ＶＯＵＴがトランジスタＭｌ１〜Ｍｌｎのゲートに負帰還接続されて、トランジスタＭｌ１〜Ｍｌｎのゲートに出力電圧ＶＯＵＴが供給される。
【００４６】
容量Ｃｏｆｆには、第１の期間Ｔ０１に蓄積された電荷が残っている。トランジスタＭｋ２は、ゲートに接続された容量Ｃｏｆｆの電荷に対応する電圧を電流に変換する。この電流は、第１〜第ｎの差動対におけるトランジスタＭｌ１〜Ｍｌｎ、Ｍｒ１〜Ｍｒｎの閾値偏差を補正する方向に働く。このとき、トランジスタＭｋ１、Ｍｋ２、Ｍｌ１〜Ｍｌｎ、Ｍｒ１〜Ｍｒｎにそれぞれ流れる電流Ｉｋ１、Ｉｋ２、Ｉｌ１〜Ｉｌｎ、Ｉｒ１〜Ｉｒｎは、以下の式（４）、（５）を満たす。ここで、「ｉ」は１〜ｎの範囲に含まれる任意の整数を示す。
Ｉｌｉ＝（β／２）×（ＶＯＵＴ−Ｖｔｈ）＾２    …（４）
Ｉｒｉ＝（β／２）×（Ｖ（ＴＢｉ）−Ｖｔｈ）＾２    …（５）
ここで、βは、β＝μ（Ｗ／Ｌ）×（εｘ／ｔｏｘ）と定義される利得係数を示す。この定義において、μは電子の実効移動度を示し、εｘはゲート絶縁膜の誘電率を示し、ｔｏｘはゲート絶縁膜の膜厚を示し、Ｗはチャネル幅を示し、Ｌはチャネル長を示す。また、Ｖｔｈは第１の期間Ｔ０１に容量Ｃｏｆｆに保持された電圧によって補正された閾値電圧である。
【００４７】
電流Ｉｌ１＋Ｉｌ２＋…＋Ｉｌｎは、カレントミラー負荷回路として動作する入力側のトランジスタＭｋ１に流れる入力電流Ｉｋ１である。また、電流Ｉｒ１＋Ｉｒ２＋…＋Ｉｒｎは、カレントミラー負荷回路として動作する出力側のトランジスタＭｋ２に流れる出力電流Ｉｋ２である。したがって、これら２つの電流は、カレントミラー負荷回路における入力電流および出力電流が等しくなるように制御される。すなわち、以下の式（６）が成り立つ。
Ｉｌ１＋Ｉｌ２＋…＋Ｉｌｎ＝Ｉｒ１＋Ｉｒ２＋…＋Ｉｒｎ    …（６）
【００４８】
式（４）乃至（５）を展開して式（６）に代入する。Ｖｔｈの一次項に関しては、両辺が等しくなければならないので、
Ｖ（ＴＢ１）＋Ｖ（ＴＢ２）＋…＋Ｖ（ＴＢｎ）＝ｎ×Ｖｏｕｔ
と置く。したがって、以下の式（７）が得られる。
ＶＯＵＴ＝（Ｖ（ＴＢ１）＋Ｖ（ＴＢ２）＋…＋Ｖ（ＴＢｎ））／ｎ    …（７）
【００４９】
あるいは、第１から第ｎの差動対の相互コンダクタンスをｇｍと置き、
Ｉｌ１−Ｉｒ１＝ｇｍ（ＶＯＵＴ−Ｖ（ＴＢ１））、
Ｉｌ２−Ｉｒ２＝ｇｍ（ＶＯＵＴ−Ｖ（ＴＢ２））、
…、
Ｉｌｎ−Ｉｒｎ＝ｇｍ（ＶＯＵＴ−Ｖ（ＴＢｎ））
とする。これらの式を式（６）に代入することでも、上記の式（７）が導かれる。
【００５０】
よって、出力オフセット電圧が補正されるとともに、ｎ個の入力電圧レベルＶ（ＴＢ１）〜Ｖ（ＴＶｎ）の重み付け平均した内分電圧を高精度に出力することができる。
【００５１】
ここで、仮に、Ｖ（ＴＢ１）〜Ｖ（ＴＢｎ）としてそれぞれ選択しうる入力電圧のレベルをＡ、Ｂの２つの値に限った場合について考える。ただし、Ａ＜Ｂとする。
【００５２】
図１０Ａは、本発明の第１の実施形態による演算増幅回路の、入力電圧および出力電圧の関係を示す図である。この図において、縦軸は電圧のレベルを示し、左側は入力電圧のレベルを示し、右側は出力電圧のレベルを示す。入力電圧のレベルは、ＡおよびＢの２値である。出力電圧のレベルには、Ａ以上Ｂ以下の範囲をｎ等分した（ｎ＋１）個がある。
【００５３】
図１０Ｂは、本発明の第１の実施形態による演算増幅回路の、第２の期間Ｔ０２における入力電圧および出力電圧の関係を示す表である。ｎ個の入力端子ＴＢ１〜ＴＢｎのうち、入力電圧レベルＡを供給される個数をａと置くと、入力電圧レベルＢを供給される個数はｂ＝ｎ−ａとなり、出力電圧レベルは
（ａ×Ａ＋ｂ×Ｂ）／ｎ
となる。例えば、ｎ個の入力端子ＴＢ１〜ＴＢｎの全てに入力電圧レベルＢを供給した場合、出力電圧レベルはＶＯＵＴ＝Ｂとなる。また、ｎ個の入力端子ＴＢ１〜ＴＢｎのうち１つに入力電圧Ａを供給し、残り全てに入力電圧レベルＢを供給した場合、出力電圧レベルはＶＯＵＴ＝｛Ａ＋（ｎ−１）×Ｂ｝／ｎとなる。最後に、ｎ個の入力端子ＴＢ１〜ＴＢｎの全てに入力電圧レベルＡを供給した場合、出力電圧レベルはＶＯＵＴ＝Ａとなる。
【００５４】
式（７）、図１０Ａ、図１０Ｂから明らかなとおり、本発明の第１の実施形態による演算増幅回路では、２つの入力電圧Ａ、Ｂのいずれかをｎ個の入力端子ＴＢ１〜ＴＢｎに供給することで、ＡからＢまでの範囲をｎ等分した（ｎ＋１）個の出力電圧レベルを、選択的に出力することが可能である。このとき、ｎ個の入力端子ＴＢ１〜ＴＢｎのうち入力電圧Ａが供給される個数が決まれば、入力電圧Ｂが供給される個数も決まり、したがって出力電圧ＶＯＵＴの値も決まる。
【００５５】
ここで本発明の理解のために、本発明の第１の実施形態と特許文献１との相違点について比較検討する。図１に特許文献１の回路構成を示し、図３Ａに期間Ｔ０１（オフセット検出期間）における特許文献１の等価回路を示し、図２に特許文献１の回路構成の各スイッチを制御する制御信号Ｓ１、Ｓ２、Ｓ３、Ｓ４、Ｓ５、Ｓ６のタイムチャートを示し、図３Ｂに期間Ｔ０２（オフセット補正出力期間）における特許文献１の等価回路を示す。図３Ａ及び図３Ｂでは動作に関連しないノードや素子は省略してある。また図４Ａに特許文献１に記載の発明における入力電圧レベルと出力電圧レベルの関係を示し、図４Ｂに期間Ｔ０１と期間Ｔ０２において、ＶＩＮ１、ＶＩＮ２に入力する入力電圧の組み合わせと、それぞれの組み合わせにおいて出力される出力電圧の関係を示す。
【００５６】
まず、製造ばらつきのない理想状態における、特許文献１に記載の発明と本発明の第１の実施例の差異について説明する。
【００５７】
説明を簡単化するため、図１におけるトランジスタＭ１、Ｍ２のディメンジョンと図７におけるトランジスタＭｋ１、Ｍｋ２のディメンジョンが同一、図１におけるトランジスタＭ３、Ｍ４のディメンジョンと図７におけるトランジスタＭｌ１〜Ｍｌｎ、Ｍｒ１〜Ｍｒｎのディメンジョンが同一、図１におけるトランジスタＭ９に流れる電流と図７におけるトランジスタＭｔ１〜Ｍｔｎに流れる電流の合計値が同一である場合について説明する。
【００５８】
特許文献１に記載の発明では、図４Ａ、図４Ｂに示されるように、出力電圧レベルＶｏ１乃至Ｖｏ４のうち、Ｖｏ１とＶｏ４を選択する場合には、差動対の第１入力（トランジスタＭ４のゲート）及び第２入力（トランジスタＭ３のゲート）に、（差動対第１入力、差動対第２入力）＝（Ａ、Ｂ）もしくは（Ｂ、Ａ）の組み合わせで入力電圧レベルを選択し、Ｖｏ２、Ｖｏ３の出力電圧レベルを選択する場合には、差動対の第１入力及び第２入力に、（差動対第１入力、差動対第２入力）＝（Ａ、Ａ）もしくは（Ｂ、Ｂ）の組み合わせで入力電圧レベルを選択する。ここでカレントミラーを構成するトランジスタＭ１、Ｍ２について注目すると、製造ばらつきのない理想状態において、出力電圧レベルＶｏ１とＶｏ４を選択する場合には、トランジスタＭ１に流れる電流Ｉ１とトランジスタＭ２に流れる電流Ｉ２は異なる値となり、トランジスタＭ１、Ｍ２のゲート（ドレイン）電圧は互いに異なる電圧となる。一方、出力電圧レベルＶｏ２とＶｏ３を選択する場合には、Ｉ１とＩ２は同一の電圧となり、トランジスタＭ１とＭ２のゲート（ドレイン）電圧は同一の値となる。
【００５９】
このように、特許文献１に記載の発明においては、選択する出力電圧レベルによっては、差動対に入力される２つの入力電圧が異なる場合と同一の場合が存在し、カレントミラーを構成するトランジスタＭ１、Ｍ２のゲート（ドレイン）電圧は変化する。
【００６０】
これに対し、本発明の第１の実施例では、図１０Ａに示される出力電圧レベルＶｏ１乃至Ｖｏｎのうち、どの出力電圧レベルを選択する場合にも第１乃至第ｎの差動対のそれぞれの第１入力及び第２入力には、第１乃至第ｎの差動対のそれぞれの第１入力に印加される入力電圧の総和が第１乃至第ｎの差動対のそれぞれの第２入力に印加される入力電圧の総和と等しくなるような組み合わせであれば、どのような組み合わせで入力電圧を印加してよいため、カレントミラーを構成するトランジスタＭｋ１、Ｍｋ２に注目すると、トランジスタＭｋ１に流れる電流Ｉｋ１とトランジスタＭｋ２に流れる電流Ｉｋ２はどの出力電圧レベルを選択する場合にも同一の電流値となり、トランジスタＭｋ１、Ｍｋ２のゲート（ドレイン）電圧は常に同一の値に保たれる。
【００６１】
次に期間Ｔ０１から期間Ｔ０２への過渡期について説明する。特許文献１に記載の発明では、図１におけるスイッチＳ１は期間Ｔ０１においてオン状態であったものを、期間Ｔ０２にはオフ状態と制御することによって、期間Ｔ０１に容量Ｃｏｆｆに蓄積した電圧差を保持する。このとき、スイッチＳ１がオン状態からオフ状態に変化する際にスイッチノイズが発生し、容量Ｃｏｆｆに蓄積した電圧差に誤差が生じる。本発明の第１の実施例においても、図７におけるトランジスタＭｓ１は期間Ｔ０１においてオン状態であったものを、期間Ｔ０２にはオフ状態と制御することによって、期間Ｔ０１に容量Ｃｏｆｆに蓄積した電圧差を保持するが、トランジスタＭｓ１がオン状態からオフ状態に変化する際にスイッチノイズが発生し、容量Ｃｏｆｆに蓄積した電圧差に誤差を生じる。
【００６２】
以下、スイッチノイズについて特許文献１に記載の発明の図面を用いて詳細に説明する。
【００６３】
図１のように充電用アンプの場合、スイッチＳ１の両端のノードが接続されるトランジスタＭ２のゲートとドレインは共にＶＤＤ付近の電圧範囲で動作するため、スイッチＳ１はＰＭＯＳもしくはＣＭＯＳスイッチ（ＮＭＯＳとＰＭＯＳを組み合わせて構成したスイッチ）で構成するのが望ましい。
【００６４】
まず、ＰＭＯＳトランジスタをスイッチＳ１に使用した場合について説明する。
【００６５】
期間Ｔ０１において、スイッチＳ１の制御信号がＬＯＷレベルとなり、スイッチＳ１を構成するＰＭＯＳトランジスタはオン状態とされ、ＰＭＯＳトランジスタのソース・ドレインは導通状態となり、容量Ｃｏｆｆには所定の電圧が蓄積される。次に期間Ｔ０２へと移る際、スイッチＳ１の制御信号はＨＩＧＨレベルとなって、スイッチを構成するＰＭＯＳトランジスタはオフ状態とされ、ＰＭＯＳトランジスタのソース・ドレインは非導通状態となる。このとき、ＰＭＯＳトランジスタのチャネル内に存在する電荷がドレイン・ソースへ分配される（チャージインジェクション）。このチャージインジェクションが発生する際、ドレイン・ソースへ分配されるチャネル電荷の割合は、ＰＭＯＳトランジスタのソース端子、ドレイン端子の接続先に付随する寄生容量、ゲート容量等の容量成分の比率によって変化し、単純に算出することは出来ない。またスイッチＳ１の制御信号のクロックがスイッチＳ１を構成するＰＭＯＳトランジスタのゲート容量を介して伝わり、スイッチノイズが発生する（クロックフィードスルー）。これらチャージインジェクションとクロックフィードスルーによるスイッチノイズによって期間Ｔ０１に容量に保持された電圧に誤差が発生する。
【００６６】
次にスイッチＳ１をＣＭＯＳスイッチで構成した場合について説明する。スイッチＳ１をＣＭＯＳトランジスタで構成する場合、制御信号は正信号と、正信号と逆相関係にある反転信号の２つがそれぞれＰＭＯＳトランジスタとＮＭＯＳトランジスタに入力される。期間Ｔ０１においてスイッチＳ１を構成するＰＭＯＳトランジスタ、ＮＭＯＳトランジスタは共にオン状態とされ、両トランジスタのソース・ドレインは導通状態とされる。期間Ｔ０１から期間Ｔ０２へと切り替わる際、ＰＭＯＳトランジスタとＮＭＯＳトランジスタのそれぞれの制御信号が反転し、ＰＭＯＳトランジスタ、ＮＭＯＳトランジスタは共にオフ状態とされ、両トランジスタのソース・ドレインは非導通状態とされる。このとき、両トランジスタのチャネル電荷がドレイン・ソースへ分配されるが、ＮＭＯＳトランジスタとＰＭＯＳトランジスタの電荷の符号が反対であるために、ある程度相殺し、ＰＭＯＳのみでスイッチを構成した場合にくらべ、容量Ｃｏｆｆへ注入される誤差電荷の値は小さくなる。しかしながら後述するドレイン電圧依存性のために完全に相殺が行えるのは所定の一点のドレイン電圧においてのみである。また、ＰＭＯＳトランジスタ、ＮＭＯＳトランジスタのそれぞれの制御信号のクロックが両トランジスタのゲート容量を介して伝わり、ノイズが発生する（クロックフィードスルー）。このクロックフィードスルーはＮＭＯＳとＰＭＯＳにおいてゲート・ドレインのオーバーラップ容量の値が異なるために、完全にキャンセルすることは困難である。スイッチＳ１をＰＭＯＳトランジスタのみで構成した場合と同様に、これらチャージインジェクションとクロックフィードスルーによるスイッチノイズによって期間Ｔ０１に容量に保持された電圧に誤差が発生する。
【００６７】
図１の構成においてＮＭＯＳとＰＭＯＳを入れ替えた放電用アンプの場合、スイッチＳ１の両端が接続されるトランジスタＭ２のゲート・ドレインはそれぞれＶＳＳ付近の電圧範囲で動作するため、スイッチＳ１はＮＭＯＳトランジスタ、ＣＭＯＳトランジスタで構成されることが望ましい。放電用アンプのスイッチＳ１をＮＭＯＳトランジスタ、もしくはＣＭＯＳトランジスタで構成した場合も、充電用ＡＭＰの場合と同様に、チャージインジェクションとクロックフィードスルーによるスイッチノイズが発生し、容量Ｃｏｆｆに誤差が生じてしまう。
【００６８】
本発明の第１の実施例においても、特許文献１に記載の発明と同様に、チャージインジェクションとクロックフィードスルーによるスイッチノイズによって容量Ｃｏｆｆに蓄積した電圧に誤差を生じてしまう。
【００６９】
特許文献１に記載の発明においても、本発明の第１の実施例においても、容量Ｃｏｆｆに保持した電圧差に誤差が生じる場合、たとえ誤差が小さい値であったとしても、図１におけるカレントミラーを構成するトランジスタＭ２及び図７におけるカレントミラーを構成するトランジスタＭｋ２のゲート（ドレイン）電圧が変化してしまうために、期間Ｔ０２においてそれぞれのドレイン電圧は大きくずれることとなり、どちらの構成も出力電圧に大きな誤差を生じてしまう。
【００７０】
このスイッチノイズを低減するため、特許文献１に記載の発明においてはスイッチＳ６、本発明の第１の実施例においてはトランジスタＭｓ２のように、ダミースイッチを利用する方法が提案できる。
【００７１】
図１に示されるように特許文献１に記載の発明におけるダミースイッチＳ６は両端をノードＰＣに共通に接続されている。ここで、スイッチＳ１とＳ６の制御信号のタイミングは、逆相の関係（片方がオンのとき、他方がオフの関係）に設定しなければならないとされている。適切な素子サイズのトランジスタを用いてダミースイッチを構成することで、スイッチＳ１がオフする際のスイッチノイズによる誤差電荷をスイッチＳ６がオンする際のスイッチノイズで相殺し、低減することができる、とされている。
【００７２】
また本発明の第１の実施例においては、図７に示されるように、トランジスタＭｓ１のソースとトランジスタＭｋ２のゲート間のノードに、ソース・ドレインが共通に接続されたトランジスタＭｓ２によって構成されるダミースイッチが付加されている。ここで、スイッチを構成するトランジスタＭｓ１、Ｍｓ２のゲートに入力される制御信号Ｓ０とＳ２のタイミングは、逆相の関係（片方がオンのとき、他方がオフの関係）に設定する。本実施例においても、トランジスタＭｓ１がオフする際に生じるスイッチノイズを、適切な素子サイズで構成したトランジスタＭｓ２がオンする際のスイッチノイズによって相殺し、低減することができる。
【００７３】
上記のように、特許文献１に記載の発明においても、本発明の第１の実施例においても、ダミースイッチによって容量Ｃｏｆｆに注入される誤差電荷を補正できるとされているが、実際には、スイッチノイズの１つの原因であるチャージインジェクションはスイッチを構成するトランジスタのオン状態におけるソース・ドレイン電圧、つまり特許文献１の発明における回路構成においては、期間Ｔ０１におけるトランジスタＭ２のゲート（ドレイン）電圧及び本実施例においては期間Ｔ０１におけるトランジスタＭｋ２のゲート（ドレイン）電圧に依存性を持つため、ダミースイッチによる誤差電荷の補正は、図１におけるトランジスタＭ２及び図７におけるトランジスタＭｋ２の期間Ｔ０１における、それぞれの（ゲート）ドレイン電圧が所定の電圧値一点でのみ、高精度に補正され、その他のドレイン電圧に関しては補正効果が低減してしまう。
【００７４】
ここで期間Ｔ０１における特許文献１に記載の発明のトランジスタＭ２のゲート（ドレイン）電圧と、本発明の第１の実施例のトランジスタＭｋ２のゲート（ドレイン）電圧に注目すると、特許文献１に記載の発明におけるトランジスタＭ２のゲート（ドレイン）電圧は、選択する出力電圧レベルによっては、差動対に入力する２つの入力電圧の値が異なる場合と、同一の場合とで変化してしまうため、ダミースイッチを使用した場合でも、全てのドレイン電圧範囲で誤差電荷がキャンセルされることはなく、このため、選択する出力電圧によっては大きな出力オフセットを生じてしまう。一方、本発明の第１の実施例における期間Ｔ０１のトランジスタＭｋ２のゲート（ドレイン）電圧は、いずれの出力電圧レベルを選択する際にも同一の値に固定されているため、ダミースイッチによって、誤差電荷の高精度な補正が可能であり、高精度な出力オフセットキャンセルが可能となる。
【００７５】
次に、製造ばらつきを考慮した場合の、特許文献１に記載の発明と本発明の第１の実施例の差異について説明する。
【００７６】
特許文献１に記載の発明では、図１に示されるように、差動対を１つ保有する構成である。これに対し、本発明の第１の実施例における構成は、図７に示されるように差動対をｎ個（ｎは２以上の整数）保有する構成となっている。特許文献１に記載の発明も、本発明の第１の実施例も、製造ばらつきによって差動対を構成するトランジスタに引き起こされたしきい値ばらつきを、期間Ｔ０１において、カレントミラーを構成するトランジスタ対のゲート（ドレイン）電圧の差分として容量Ｃｏｆｆに保持するという面で同一の動作を行う。
【００７７】
仮に特許文献１に記載の発明において、製造ばらつきにより差動対を構成するトランジスタＭ４のしきい値がトランジスタＭ３に対してΔＶαだけ低下した場合（ただしΔＶα＞０）について説明する。期間Ｔ０１において、特許文献１に記載の発明は図３Ａに示されるような等価回路となる。ここで、動作に関連しないノードや素子は省略してある。トランジスタＭ４のしきい値がトランジスタＭ３に対してΔＶαだけ低下すると、トランジスタＭ４を流れる電流Ｉ４はΔＩαだけ増加し（但しΔＩα＞０）、電流源を構成するトランジスタＭ９を流れる電流をＩ５とした場合、トランジスタＭ３を流れる電流Ｉ３はＩ３＝Ｉ５−（Ｉ４＋ΔＩα）となって、製造ばらつきのない状態に比べΔＩαだけ減少する。トランジスタＭ１を流れる電流Ｉ１はＩ３と同一であり、トランジスタＭ２を流れる電流Ｉ２はＩ４と同一であるため、Ｉ２−Ｉ１＝２×ΔＩαに対応する電圧差ΔＶβ（但し、ΔＶβ＞０）がトランジスタＭ１とＭ２のゲート（ドレイン）電圧差として容量Ｃｏｆｆに保持される。
【００７８】
一方、本発明の第１の実施例の期間Ｔ０１における回路構成は図９Ａに示すような等価回路となる。説明を簡単にするため、図３ＡにおけるトランジスタＭ１、Ｍ２のディメンジョンと図９ＡにおけるトランジスタＭｋ１、Ｍｋ２のディメンジョンが同一、図３ＡにおけるトランジスタＭ３、Ｍ４のディメンジョンと、図９ＡにおけるトランジスタＭｌ１〜Ｍｌｎ、Ｍｒ１〜Ｍｒｎのディメンジョンが同一、図３ＡにおけるトランジスタＭ９に流れる電流と図９ＡにおけるトランジスタＭｔ１〜Ｍｔｎに流れる電流の合計値が同一であり、かつトランジスタＭｔ１〜Ｍｔｎにそれぞれ流れる電流が同一値である場合について説明する。
【００７９】
本発明の第１の実施例においては、まず、ｎ個のトランジスタのうち、１つの差動対にのみ、製造ばらつきによるしきい値変動が発生した場合を考える。
【００８０】
差動対を構成するトランジスタＭｒ１のしきい値がトランジスタＭｌ１に対してΔＶα（但しΔＶα＞０）だけ低下した場合、トランジスタＭｒ１に流れる電流Ｉｒ１はΔＩ’α（但しΔＩ’α＞０）だけ増加し、電流源を構成するトランジスタＭｔ１に流れる電流をＩｔ１とした場合、トランジスタＭｌ１を流れる電流Ｉｌ１は、Ｉｌ１＝Ｉｔ１−（Ｉｒ１＋ΔＩ’α）となって、製造ばらつきのない状態に比べΔＩ’αだけ減少する。
【００８１】
ここで、本実施例におけるＩｔ１は特許文献１におけるトランジスタＭ９に流れる電流Ｉ５のｎ分の１の値であるため、特許文献１に記載の発明における差動対のｇｍに対し、本実施例の各差動対１つ当りのｇｍは１／ｎの値となっている。このため本実施例における電流変動量ΔＩ’αも特許文献１の発明における電流変動量ΔＩαに対してｎ分の１の値となる。
【００８２】
ここで、トランジスタＭｋ１を流れる電流Ｉｋ１とトランジスタＭｌ１〜Ｍｌｎをそれぞれ流れる電流Ｉｌ１〜Ｉｌｎの総和は等しく、トランジスタＭｋ２を流れる電流Ｉｋ２とトランジスタＭｒ１〜Ｍｒｎをそれぞれ流れる電流Ｉｒ１〜Ｉｒｎの総和は等しいため、
Ｉｋ２−Ｉｋ１＝｛（Ｉｒ１＋ΔＩ’α）＋Ｉｒ２＋…＋Ｉｒｎ｝−｛（Ｉｌ１＋ΔＩ’α）＋Ｉｌ２＋…＋Ｉｌｎ｝＝２×ΔＩ’α
となる。またΔＩ’α＝（ΔＩα）／ｎであることから、これを代入し、Ｉｋ２−Ｉｋ１＝（２×ΔＩα）／ｎとなり、２×ΔＩ’αに対応する電圧ΔＶ’β（但し、ΔＶ’β＞０）がトランジスタＭｋ１とＭｋ２のゲート（ドレイン）電圧差として容量Ｃｏｆｆに保持される、つまり（２×ΔＩα）／ｎに対応する電圧（ΔＶβ）／ｎがトランジスタＭｋ１とＭｋ２のゲート（ドレイン）電圧差として容量Ｃｏｆｆに保持されることとなる。
【００８３】
このように、本発明の第１の実施例においては、トランジスタＭｒ１のしきい値がΔＶαだけ低下した場合に容量に保持される電圧ΔＶ’βは、特許文献１に記載の発明において、トランジスタＭ４のしきい値がΔＶαだけ低下した場合に容量に保持される電圧ΔＶβの１／ｎの値となる。
【００８４】
本発明の第１の実施例において容量Ｃｏｆｆに保持される電圧ΔＶ’βが、特許文献１に記載の発明において、トランジスタＭ４のしきい値がΔＶαだけ低下した場合に容量に保持される電圧ΔＶβと同一値となるのは、図９ＡにおいてトランジスタＭｒ１、Ｍｒ２、…、Ｍｒｎ全てのしきい値がΔＶαだけ低下した場合であるが、ｎ個の差動対に対し、全ての差動対に同一のしきい値変動が起こることは非常に低い確率であり、実際にはｎ個の差動対は全て正負及び絶対値のばらばらなしきい値変動量を持つ。このため、統計的にみた場合、製造ばらつきによって本実施例の容量Ｃｏｆｆに保持される電圧ΔＶ’βは、製造ばらつきによって特許文献１に記載の発明の容量Ｃｏｆｆに保持される電圧ΔＶβに比べて実効的に小さくなる。製造ばらつきによって容量Ｃｏｆｆに蓄積される電圧が小さいほど、カレントミラーを構成するトランジスタ対のゲート（ドレイン）電圧差が小さい。理想状態におけるスイッチノイズの考察で行ったように、トランジスタＭ２及びＭｋ２のゲート（ドレイン）電圧の変動量は少ないほど、ダミースイッチによるスイッチノイズ低減が有効であり、出力オフセットキャンセルが高精度に可能であることから、本実施例のように複数の差動対を備える構成は、特許文献１に記載の発明のように差動対を１つのみ備える構成に比べ、製造ばらつきを考慮した場合にも出力オフセットキャンセルが高精度に行える。
【００８５】
特許文献１に記載の発明は、選択する出力電圧レベルによって出力オフセットキャンセル精度が低下することに加え、製造ばらつきによっても出力オフセットキャンセル精度が低下するのに対し、本実施例においては、選択する出力電圧レベルによらず出力オフセットキャンセル精度が高精度であることに加え、製造ばらつきによる出力オフセットキャンセル精度の変動も小さいため、より高精度に出力オフセットキャンセルを行うことが可能である。
【００８６】
このように、本発明の第１の実施形態による演算増幅回路は、数多くの出力電圧レベルを出力する性能と、製造ばらつきに伴う出力オフセット電圧をキャンセルする機能とを両立することが可能としている。
【００８７】
（第２の実施形態）
図１１は、本発明の第２の実施形態による演算増幅回路の構成を示す回路図である。本実施形態による演算増幅回路の構成は、本発明の第１の実施形態による演算増幅回路においてｎ＝２としたものに等しい。言い換えれば、図１１の演算増幅回路は、図７の演算増幅回路から、第３〜第ｎの差動対として動作するトランジスタＭｌ３〜ＭｌｎおよびＭｒ３〜Ｍｒｎと、電流源用トランジスタＭｔ３〜Ｍｔｎと、入力部ＴＡ３〜ＴＡｎ、ＴＢ３〜ＴＢｎおよびＴＣ３〜ＴＣｎと、スイッチＳａ３〜Ｓａｎ、Ｓｂ３〜Ｓｂｎ、Ｓｃ３〜ＳｃｎおよびＳｄ３〜Ｓｄｎとを削除したものに等しい。本実施形態による演算増幅回路におけるその他の構成は、本発明の第１の実施形態の場合と同じであるので、さらなる詳細な説明を省略する。
【００８８】
本発明の第２の実施形態による演算増幅回路の動作について説明する。本実施形態による演算増幅回路は、本発明の第１の実施形態による演算増幅回路においてｎ＝２とした場合と同じ動作を行う。すなわち、本実施形態による演算増幅回路では、上記の式（１）〜（７）にｎ＝２を代入することで明らかなように、２値入力３値出力が可能である。
【００８９】
ここで、本発明の第１の実施形態での説明よりもさらに詳細に、容量Ｃｏｆｆを用いた出力オフセット補正機能について説明する。図１２は、本発明の第２の実施形態による演算増幅回路と、特許文献２に記載のＤＡ変換器との、シミュレーションによる出力電圧を示すグラフである。図１２のグラフは、本発明の第２の実施形態による演算増幅回路のシミュレーション結果を示す第１のグラフと、特許文献２に記載のＤＡ変換器のシミュレーション結果を示す第２のグラフとを示している。図１２のグラフにおいて、横軸は時間を示し、縦軸は電圧を示している。図１２の第１のグラフは、図１１の演算増幅回路において差動対として動作する２つのトランジスタ（Ｍｌ１、Ｍｒ１）の閾値電圧の差が１００ｍＶである場合のシミュレーション結果を示している。
【００９０】
図５は、特許文献２に記載のＤＡ変換器の構成を示す回路図である。図５のＤＡ変換器は、２つの差動対を具備している。図１２の第２のグラフは、図５のＤＡ変換器において、差動対として動作する２つのトランジスタ２０７および２０８の閾値電圧の差が１００ｍＶである場合のシミュレーション結果を示している。
【００９１】
図１２のシミュレーションの条件について説明する。本実施形態による、図１１の演算増幅回路では、電源電圧ＶＤＤを１０Ｖとし、入力電圧Ｖ（ＴＡ１）、Ｖ（ＴＡ２）、Ｖ（ＴＢ１）、Ｖ（ＴＣ１）、Ｖ（ＴＣ２）を７Ｖとし、Ｖ（ＴＢ２）を７．２Ｖとする。同様に、特許文献２に記載の、図５のＤＡ変換器では、カレントミラー回路として動作する２つのトランジスタ２０９、２１０のソースに供給される電源電圧を１０Ｖとし、第１の差動対２１７として動作するトランジスタ２０５のゲートに供給される入力電圧Ｖ１を７Ｖとし、第２の差動対２１８として動作するトランジスタ２０７のゲートに供給される入力電圧Ｖ３を７．２Ｖとする。このとき、理想的には、出力電圧ＶＯＵＴおよびＶｏｕｔは７．１Ｖとなる。
【００９２】
しかし、実際には製造ばらつきがあるため、差動対として動作するトランジスタの閾値電圧に誤差が生じる。特許文献２に記載の、図５のＤＡ変換器では、閾値電圧の差が補正されずに、出力電圧に誤差、すなわち出力オフセット電圧ΔＶ１が発生することが、図１２の第１のグラフから読み取れる。その一方で、本発明の第２の実施形態による、図１１の演算増幅回路では、本発明の第１の実施形態での説明のとおり、容量Ｃｏｆｆが閾値電圧の差を入出力することで、出力オフセット電圧ΔＶ２が十分に小さくなる。その結果、本発明の第２の実施形態による演算増幅回路は、期待値である出力電圧７．１Ｖを高精度に出力することが可能となっている。
【００９３】
ここまで、容量Ｃｏｆｆを用いた出力オフセット補正機能について、ｎ＝２の場合を説明したが、ｎが２以外の任意の整数であっても同様に成り立つ。すなわち、容量Ｃｏｆｆを用いて閾値電圧の差を補正する機能は、本実施形態のみならず、本発明の他の実施形態でも有効である。
【００９４】
（第３の実施形態）
図１３は、本発明の第３の実施形態による演算増幅回路の構成を示す回路図である。本実施形態による演算増幅回路の構成は、本発明の第１の実施形態による演算増幅回路においてｎ＝３としたものに等しい。言い換えれば、図１３の演算増幅回路は、図７の演算増幅回路から、第４〜第ｎの差動対として動作するトランジスタＭｌ４〜ＭｒｎおよびＭｒ４〜Ｍｒｎと、電流源用トランジスタＭｔ４〜Ｍｔｎと、入力部ＴＡ４〜ＴＡｎ、ＴＢ４〜ＴＢｎおよびＴＣ４〜ＴＣｎと、スイッチＳａ４〜Ｓａｎ、Ｓｂ４〜Ｓｂｎ、Ｓｃ４〜ＳｃｎおよびＳｄ４〜Ｓｄｎとを削除したものに等しい。本実施形態による演算増幅回路におけるその他の構成は、本発明の第１の実施形態の場合と同じであるので、さらなる詳細な説明を省略する。
【００９５】
本発明の第３の実施形態による演算増幅回路の動作について説明する。本実施形態による演算増幅回路は、本発明の第１の実施形態による演算増幅回路においてｎ＝３とした場合と同じ動作を行う。すなわち、本実施形態による演算増幅回路では、上記の式（１）〜（７）にｎ＝３を代入することで明らかなように、２値入力４値出力が可能である。
【００９６】
本発明の第２の実施形態の場合と同様に、本実施形態による演算増幅回路における出力オフセット補正機能について、特許文献２に記載のＤＡ変換器と比較することで説明する。図１４は、本発明の第３の実施形態による演算増幅回路と、特許文献２に記載のＤＡ変換器との、シミュレーションによる出力電圧を示すグラフである。図１４のグラフは、本発明の第３の実施形態による演算増幅回路のシミュレーション結果を示す第１のグラフと、特許文献２に記載のＤＡ変換器のシミュレーション結果を示す第２のグラフとを示している。図１４のグラフにおいて、横軸は時間を示し、縦軸は電圧を示している。図１４の第１のグラフは、図１３の演算増幅回路において差動対として動作する２つのトランジスタ（Ｍｌ１、Ｍｒ１）の閾値電圧の差が１００ｍＶである場合のシミュレーション結果を示している。
【００９７】
図６は、特許文献２に記載のＤＡ変換器の別の構成を示す回路図である。図６のＤＡ変換器は、３つの差動対を具備している。図１４の第２のグラフは、図６のＤＡ変換器において、差動対として動作する２つのトランジスタ２０７および２０８の閾値電圧の差が１００ｍＶである場合のシミュレーション結果を示している。
【００９８】
図１４のシミュレーションの条件について説明する。本実施形態による、図１３の演算増幅回路では、電源電圧ＶＤＤを１０Ｖとし、入力電圧Ｖ（ＴＡ１）〜Ｖ（ＴＡ３）、Ｖ（ＴＢ１）、Ｖ（ＴＢ２）、Ｖ（ＴＣ１）〜Ｖ（ＴＣ３）を７Ｖとし、Ｖ（ＴＢ３）を７．３Ｖとする。同様に、特許文献２に記載の、図６のＤＡ変換器では、カレントミラー回路として動作する２つのトランジスタ２０９、２１０のソースに供給される電源電圧を１０Ｖとし、第１の差動対２１７として動作するトランジスタ２０５のゲートに供給される入力電圧Ｖ１を７Ｖとし、第２の差動対２１８として動作するトランジスタ２０７のゲートに供給される入力電圧Ｖ３を７Ｖとし、第３の差動対２１９として動作するトランジスタ２２１のゲートに供給される入力電圧Ｖ５を７．３Ｖとする。このとき、理想的には、出力電圧ＶＯＵＴおよびＶｏｕｔは７．１Ｖとなる。
【００９９】
しかし、実際には製造ばらつきがあるため、差動対として動作するトランジスタの閾値電圧に誤差が生じる。特許文献２に記載の、図６のＤＡ変換器では、閾値電圧の差が補正されずに、出力電圧に誤差、すなわち出力オフセット電圧ΔＶ１が発生することが、図１４の第１のグラフから読み取れる。その一方で、本発明の第２の実施形態による、図１３の演算増幅回路では、本発明の第１の実施形態での説明のとおり、容量Ｃｏｆｆが閾値電圧の差を入出力することで、出力オフセット電圧ΔＶ２が十分に小さくなる。その結果、本発明の第２の実施形態による演算増幅回路は、期待値である出力電圧７．１Ｖを高精度に出力することが可能となっている。
【０１００】
（第４の実施形態）
図１５は、本発明の第４の実施形態による演算増幅回路の構成を示す回路図である。図１５の演算増幅回路は、本発明の第１の実施形態による演算増幅回路に、以下の変更を加えたものに等しい。すなわち、図１５の演算増幅回路は、トランジスタＭｋ３、Ｍｋ４と、第２のバイアス電圧入力端子ＶＢｉａｓ２とをさらに具備している。ここで、トランジスタＭｋ３、Ｍｋ４は、ＰＭＯＳである。
【０１０１】
トランジスタＭｋ３は、トランジスタＭｋ１のドレインと、トランジスタＭｌ１〜Ｍｌｎのドレインとの間に接続されている。すなわち、トランジスタＭｋ３のソースは、トランジスタＭｋ１のドレインに接続されている。トランジスタＭｋ３のドレインは、トランジスタＭｌ１〜Ｍｌｎのドレインに接続されている。また、トランジスタＭｋ１のゲートは、トランジスタＭｋ１のドレインではなく、トランジスタＭｋ３のドレインに接続されている。
【０１０２】
トランジスタＭｋ４は、トランジスタＭｋ２のドレインと、トランジスタＭｒ１〜Ｍｒｎのドレインとの間に接続されている。すなわち、トランジスタＭｋ４のソースは、トランジスタＭｋ２のドレインに接続されている。トランジスタＭｋ４のドレインは、トランジスタＭｒ１〜Ｍｒｎのドレインに接続されている。また、第２のバイアス電圧入力端子ＶＢｉａｓ２は、トランジスタＭｋ３のゲートと、トランジスタＭｋ４のゲートとに接続されている。
【０１０３】
本発明の第４の実施形態による演算増幅回路のその他の構成は、本発明の第１の実施形態による演算増幅回路の場合と同じであるので、さらなる詳細な説明を省略する。
【０１０４】
本発明の第４の実施形態による演算増幅回路の動作について説明する。本発明の第１の実施形態では、２つのトランジスタＭｋ１、Ｍｋ２が、最も単純な構成のカレントミラー回路として動作していた。本実施形態では、ここにさらに２つのトランジスタＭｋ３、Ｍｋ４を追加することによって、４つのトランジスタＭｋ１〜Ｍｋ４はカスコード型カレントミラー回路として動作する。
【０１０５】
本発明の第１の実施形態における、最も単純な構成のカレントミラー回路では、チャネル長変調効果が発生する。すなわち、ゲートおよびドレインの電位差が広がれば広がるほどに、反転層による実際のチャネル長が短くなってしまう。その結果、２つのトランジスタＭｋ１、Ｍｋ２のドレイン電流がドレイン電圧に依存して変化し、カレントミラー回路の出力電流に誤差が生じてしまう。
【０１０６】
本発明の第４の実施形態による演算増幅回路では、カスコード型カレントミラーとして動作する４つのトランジスタＭｋ１〜Ｍｋ４を用いているので、チャネル長変調効果による電流誤差が抑制される。
【０１０７】
本発明の第４の実施形態による演算増幅回路の、その他の動作については、本発明の第１の実施形態の場合と同じであるので、さらなる詳細な説明を省略する。
【０１０８】
このように、本発明の第４の実施形態による演算増幅回路は、本発明の第１の実施形態による演算増幅回路と比べて、チャネル長変調効果の分だけさらに高精度な多値出力が可能となっている。
【０１０９】
（第５の実施形態）
図１６は、本発明の第５の実施形態による演算増幅回路の構成を示す回路図である。図１６の演算増幅回路は、本発明の第１の実施形態による演算増幅回路に、以下の変更を加えたものに等しい。すなわち、図１６の演算増幅回路は、ｎ個のトランジスタＭｌｌ１〜Ｍｌｌｎと、ｎ個のトランジスタＭｒｒ１〜Ｍｒｒｎとをさらに具備している。ここで、ｎ個のトランジスタＭｌｌ１〜Ｍｌｌｎと、ｎ個のトランジスタＭｒｒ１〜Ｍｒｒｎとは、ＮＭＯＳである。
【０１１０】
１〜ｎの範囲に含まれる任意の整数ｉを用いて、ｎ個のトランジスタＭｌｌ１〜Ｍｌｌｎと、ｎ個のトランジスタＭｒｒ１〜Ｍｒｒｎとに係る接続関係について説明する。トランジスタＭｌｌｉは、トランジスタＭｌｉのソースおよびトランジスタＭｔｉのドレインの間に接続されている。すなわち、トランジスタＭｌｉのソースは、トランジスタＭｔ１のドレインではなく、トランジスタＭｌｌｉのドレインに接続されている。また、トランジスタＭｔ１のドレインは、トランジスタＭｌｉのソースではなく、トランジスタＭｌｌｉのソースに接続されている。トランジスタＭｌｌｉはダイオード接続されており、すなわち、トランジスタＭｌｌｉのゲートは、トランジスタＭｌｌｉのドレインに接続されている。
【０１１１】
同様に、トランジスタＭｒｉのソースは、トランジスタＭｔ１のドレインではなく、トランジスタＭｒｒｉのドレインに接続されている。また、トランジスタＭｔ１のドレインは、トランジスタＭｒｉのソースではなく、トランジスタＭｒｒｉのソースに接続されている。トランジスタＭｒｒｉはダイオード接続されており、すなわち、トランジスタＭｒｒｉのゲートは、トランジスタＭｒｒｉのドレインに接続されている。
【０１１２】
このように、本発明の第５の実施形態による演算増幅回路では、差動対として動作するトランジスタＭｌ１〜Ｍｌｎ、Ｍｒ１〜Ｍｒｎのそれぞれにおけるソースに、ダイオード接続されたトランジスタＭｌｌ１〜Ｍｌｌｎ、Ｍｒｒ１〜Ｍｒｒｎのドレインをそれぞれ接続されている。このような構成では、ダイオード接続されたトランジスタＭｌｌ１〜Ｍｌｌｎ、Ｍｒｒ１〜Ｍｒｒｎの動作に必要なゲート電圧Ｖｇｓまたはドレイン電圧Ｖｄｓの分だけ、差動対として動作するトランジスタＭｌ１〜Ｍｌｎ、Ｍｒ１〜Ｍｒｎのソース電圧が上昇する。
【０１１３】
差動対として動作するトランジスタの相互コンダクタンスｇｍが下がることによって、差動対として動作するトランジスタのＩｄｓ（ドレイン電流）−Ｖｇｓ（ゲート電圧）特性を直線近似できるゲート電圧Ｖｇｓの範囲が広がる。その結果、本実施形態による演算増幅回路をアンプの差動段として使用した場合に、内挿電圧差を大きくしても内挿誤差を小さく抑えることが可能となる。
【０１１４】
本発明の第５の実施形態による演算増幅回路では、高精度出力を保ったまま、より広い内挿区間を使用することが可能となる。
【０１１５】
また、本発明の第５の実施形態による演算増幅回路では、ダイオード接続されたトランジスタＭｌｌ１〜Ｍｌｌｎ、Ｍｒｒ１〜Ｍｒｒｎを、抵抗性素子に置き換えることが可能である。例えば、ダイオード接続されたトランジスタＭｌｌ１〜Ｍｌｌｎ、Ｍｒｒ１〜Ｍｒｒｎを、単なる抵抗に置き換えた構成であっても、本発明の第５の実施形態による演算増幅回路では、より広い内挿電圧差に対して高精度出力が可能である。
【０１１６】
（第６の実施形態）
図１７は、本発明の第６の実施形態による演算増幅回路の構成を示す回路図である。図１７の演算増幅回路は、本発明の第１の実施形態による演算増幅回路に、以下の変更を加えたものに等しい。すなわち、図１７の演算増幅回路では、入力端子ＴＡ１〜ＴＡｎ、ＴＣ１〜ＴＣｎと、スイッチＳａ１〜Ｓａｎとが取り除かれている。
【０１１７】
１〜ｎの範囲に含まれる任意の整数ｉを用いて、スイッチＳｃ１〜Ｓｃｎに係る接続関係について説明する。スイッチＳｃｉの一方の端部は、トランジスタＭｌｉのゲートに接続されている。スイッチＳｃｉの他方の端部は、入力端子ＴＢｉに接続されている。
【０１１８】
本発明の第６の実施形態による演算増幅回路のその他の構成は、本発明の第１の実施形態による演算増幅回路の場合と同じであるので、さらなる詳細な説明を省略する。
【０１１９】
本発明の第６の実施形態による演算増幅回路の動作について説明する。本発明の第６の実施形態による演算増幅回路の動作は、本発明の第１の実施形態の場合に、以下の変更を加えたものに等しい。すなわち、第１の期間Ｔ０１において、第１〜第ｎの差動対に供給する入力電圧として、ＴＡ１〜ＴＡｎの代わりにＴＢ１〜ＴＢｎを用い、同様に、ＴＣ１〜ＴＣｎの代わりに同じくＴＢ１〜ＴＢｎを用いる。併せて、スイッチＳａ１〜Ｓａｎをオン状態にする代わりにスイッチＳｂ１〜Ｓｂｎをオンにする。したがって、スイッチＳｂ１〜Ｓｂｎは常時オン状態であっても良いし、単なる導線に置き換えても構わない。その他の動作については、本発明の第１の実施形態による演算増幅回路の場合と同じであるので、さらなる詳細な説明を省略する。
【０１２０】
本発明の第５の実施形態による演算増幅回路では、入力端子ＴＡ１〜ＴＡｎ、ＴＣ１〜ＴＣｎを入力端子ＴＢ１〜ＴＢｎに一体化することで、スイッチの総数も削減でき、回路面積を節約することが可能となっている。
【０１２１】
（第７の実施形態）
図１８は、本発明の第７の実施形態による演算増幅回路の構成を示す回路図である。図１８の演算増幅回路の構成は、本発明の第１の実施形態による演算増幅回路に以下の変更を加えたものに等しい。すなわち、図１８の演算増幅回路は、スイッチＳ０ＢとしてのトランジスタＭｓ３と、スイッチＳ２ＢとしてのトランジスタＭｓ４とをさらに具備している。ここで、トランジスタＭｓ３、Ｍｓ４は、ＮＭＯＳである。
【０１２２】
トランジスタＭｓ３のソースおよびドレインは、トランジスタＭｓ１のソースおよびドレインにそれぞれ接続されている。トランジスタＭｓ３のゲートは、スイッチＳ０Ｂの制御信号を入力する。このスイッチ制御信号もＳ０Ｂと呼ぶ。
【０１２３】
同様に、トランジスタＭｓ４のソースおよびドレインは、トランジスタＭｓ２のソースおよびドレインにそれぞれ接続されている。なお、トランジスタＭｓ２のソースおよびドレインは短絡されているので、トランジスタＭｓ４のソースおよびドレインも短絡されている。トランジスタＭｓ４のゲートは、スイッチＳ２Ｂの制御信号を入力する。このスイッチ制御信号もＳ２Ｂと呼ぶ。
【０１２４】
本発明の第７の実施形態による演算増幅回路の動作について説明する。スイッチＳ０Ｂは、スイッチＳ０とは逆相で動作する。また、スイッチＳ２Ｂは、スイッチＳ２とは逆相で動作する。なお、スイッチＳ０およびＳ２は、本発明の第１の実施形態の場合と同様に、互いに逆相で動作する。したがって、スイッチＳ０およびＳ２Ｂは同相で動作し、スイッチＳ２およびＳ０Ｂも同相で動作する。
【０１２５】
言い換えれば、スイッチ制御信号Ｓ０およびＳ２Ｂは同相で動作し、スイッチ制御信号Ｓ２およびＳ０Ｂは同相で動作し、スイッチ制御信号Ｓ０、Ｓ２Ｂと、スイッチ制御信号Ｓ２、Ｓ０Ｂとは、互いに逆相で動作する。
【０１２６】
なお、本発明の第１の実施形態の場合と同様に、トランジスタＭｓ１、Ｍｓ２はＰＭＯＳである。したがって、トランジスタＭｓ１およびＭｓ３は、ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ：相補型金属酸化膜半導体）スイッチとして動作する。ＰＭＯＳスイッチと比べて、ＣＭＯＳスイッチは、オフ状態からオン状態に切り替わる際に発生するスイッチノイズが少ない。その理由は２つあり、以下に説明する。
【０１２７】
まず、スイッチングノイズの発生原因には２種類あり、一方はチャージインジェクション、もう一方はクロックフィールドスルーと呼ばれる。ＣＭＯＳスイッチがオン状態からオフ状態に切り替わる際に発生するチャージインジェクションは、ＰＭＯＳトランジスタとＮＭＯＳトランジスタとでは電荷の符号が反対なので、相殺される。また、ＣＭＯＳスイッチのオン状態およびオフ状態を切り替える際に発生するクロックフィールドスルーも、ＰＭＯＳトランジスタおよびＮＭＯＳトランジスタにそれぞれ供給されるスイッチ制御信号が逆相なので、ある程度まで相殺される。
【０１２８】
トランジスタＭｓ１およびＭｓ３と同様に、トランジスタＭｓ２およびＭｓ４も、ＣＭＯＳスイッチとして動作する。ただし、トランジスタＭｓ２およびＭｓ４の場合は、ソースおよびドレインが短絡されているので、ダミースイッチとして動作する。トランジスタＭｓ２およびＭｓ４がダミースイッチとして補正しなければならない誤差電荷量は、以上の理由により、本発明の第１の実施形態の場合よりも減少しているので、本実施形態では補正精度がより向上する。
【０１２９】
ここまで、本発明の複数の実施形態について説明したが、これらの実施形態による演算増幅回路の構成は、技術的に矛盾しない範囲において、自由に組み合わせることが出来る。例えば、第１〜第３の実施形態における差動対の総数は自由に変更可能である。また、第４の実施形態によるカスコード型カレントミラー負荷回路と、第５の実施形態によるダイオード接続されたトランジスタを追加された差動対と、第６の実施形態による省略された入力端子と、第７の実施形態によるＣＭＯＳスイッチとを、全て組み合わせることも可能であることは言うまでもない。
【符号の説明】
【０１３０】
１０１  出力段
２０５〜２１０、２１５、２２１、２２２  トランジスタ
２１１、２１２、２１４、２２３  電流源
２０１、２０３、２２０  入力端子
２１９、２１７、２１８  差動増幅回路
２１６  カレントミラー回路
２１３  出力増幅回路
９０１  差動回路
９０３  出力段
９０４  電流源回路
Ｃｏｆｆ  容量
Ｉ１〜Ｉ４、Ｉｋ１、Ｉｋ２、ＩＬ１、ＩＬ２  電流
Ｍ１〜Ｍ４、Ｍ９  トランジスタ
Ｍｋ１〜Ｍｋ４  （カレントミラー用）トランジスタ
Ｍｌ１〜Ｍｌｎ、Ｍｌｌ１〜Ｍｌｌｎ、Ｍｒ１〜Ｍｒｎ、Ｍｒｒ１〜Ｍｒｒｎ  （差動対用）トランジスタ
Ｍｓ１〜Ｍｓ４  （スイッチ用）トランジスタ
Ｍｔ１〜Ｍｔｎ  （電流源用）トランジスタ
ＰＡ  差動増幅回路出力
ＰＢ  出力段出力端子
ＰＣ  容量ＣｏｆｆとトランジスタＭ２間のノード
Ｓ０  スイッチ、スイッチ制御信号
Ｓ０Ｂ  スイッチ、スイッチ制御信号
Ｓ１、Ｓ３〜Ｓ６  スイッチ
Ｓ２  スイッチ、スイッチ制御信号
Ｓ２Ｂ  スイッチ、スイッチ制御信号
Ｓａ１〜Ｓａｎ、Ｓｂ１〜Ｓｂｎ、Ｓｃ１〜Ｓｃｎ、Ｓｄ１〜Ｓｄｎ  スイッチ
ＴＡ１〜ＴＡｎ、ＴＢ１〜ＴＢｎ、ＴＣ１〜ＴＣｎ  入力端子
ＶＢｉａｓ  バイアス電圧供給端子、バイアス電圧
ＶＢｉａｓ２  バイアス電圧供給端子、バイアス電圧
ＶＤＤ  電源電圧供給端子、電源電圧
ＶＩＮ１、ＶＩＮ２  入力端子
ＶＯＵＴ  出力端子、出力電圧
Ｖｏｕｔ  出力端子、出力電圧
ＶＳＳ  グランド端子
【図１】
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【図２】
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【図３Ａ】
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【図３Ｂ】
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【図４Ａ】
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【図４Ｂ】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９Ａ】
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【図９Ｂ】
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【図１０Ａ】
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【図１０Ｂ】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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