(57)【要約】【課題】製造コストの削減が可能な薄膜トランジスタ回路基板及びその製造方法を提供する。【解決手段】  チャネル領域、前記チャネル領域を挟んだ両側にソース領域及びドレイン領域を有する酸化物半導体薄膜と、前記酸化物半導体薄膜と同一材料によって形成され、第１低抵抗部及び第２低抵抗部を有する第１容量形成部と、前記酸化物半導体薄膜の前記チャネル領域上及び前記第１容量形成部の前記第１低抵抗部上に形成されるとともに、前記酸化物半導体薄膜の前記ソース領域及び前記ドレイン領域及び前記第１容量形成部の前記第２低抵抗部を露出するゲート絶縁膜と、を備え、前記酸化物半導体薄膜のうち、前記ソース領域と前記ドレイン領域との間の前記チャネル領域の長さＬ１は、前記第１容量形成部のうち、前記ゲート絶縁膜が積層された端部から前記第２低抵抗部に至るまでの長さＬ２よりも短い。【選択図】      図１
2012104566.tif 000002
【特許請求の範囲】
【請求項１】
チャネル領域、前記チャネル領域を挟んだ両側にソース領域及びドレイン領域を有する酸化物半導体薄膜と、
前記酸化物半導体薄膜と同一材料によって形成され、第１低抵抗部及び第２低抵抗部を有する第１容量形成部と、
前記酸化物半導体薄膜の前記チャネル領域上及び前記第１容量形成部の前記第１低抵抗部上に形成されるとともに、前記酸化物半導体薄膜の前記ソース領域及び前記ドレイン領域及び前記第１容量形成部の前記第２低抵抗部を露出するゲート絶縁膜と、
前記酸化物半導体薄膜の直上の前記ゲート絶縁膜上に形成されたゲート電極と、
前記第１容量形成部の直上の前記ゲート絶縁膜上に形成された第２容量形成部と、
前記酸化物半導体薄膜の前記ソース領域及び前記ドレイン領域にそれぞれコンタクトしたソース電極及びドレイン電極と、を備え、
前記酸化物半導体薄膜のうち、前記ソース領域と前記ドレイン領域との間の前記チャネル領域の長さＬ１は、前記第１容量形成部のうち、前記ゲート絶縁膜が積層された端部から前記第２低抵抗部に至るまでの長さＬ２よりも短いことを特徴とする薄膜トランジスタ回路基板。
【請求項２】
前記第１容量形成部は、前記第１低抵抗部と前記第２低抵抗部との間に高抵抗部を有し、前記高抵抗部上には、前記ゲート絶縁膜が形成されたことを特徴とする請求項１に記載の薄膜トランジスタ回路基板。
【請求項３】
前記ゲート絶縁膜よりも厚く、前記ゲート電極及び前記第２容量形成部を覆うとともに、前記ソース電極が前記ソース領域にコンタクトするための第１コンタクトホール及び前記ドレイン電極が前記ドレイン領域にコンタクトするための第２コンタクトホールが形成された層間絶縁膜を備えたことを特徴とする請求項１または２に記載の薄膜トランジスタ回路基板。
【請求項４】
さらに、前記酸化物半導体薄膜と同一材料によって形成され且つ前記ソース領域及び前記ドレイン領域と略同等の抵抗値を有する画素電極を備えたことを特徴とする請求項１乃至３のいずれか１項に記載の薄膜トランジスタ回路基板。
【請求項５】
前記酸化物半導体薄膜は、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）、スズ（Ｓｎ）の少なくとも１つを含む酸化物によって形成されたことを特徴とする請求項１乃至４のいずれか１項に記載の薄膜トランジスタ回路基板。
【請求項６】
絶縁基板上に酸化物半導体薄膜を形成し、
前記酸化物半導体薄膜の上に、前記酸化物半導体薄膜の一部を露出したゲート絶縁膜を形成するとともに前記ゲート絶縁膜上にゲート電極を形成し、
前記酸化物半導体薄膜の全体を高抵抗化し、
前記酸化物半導体薄膜のうち、前記ゲート絶縁膜から露出した部分を低抵抗化してソース領域及びドレイン領域を形成し、
前記ソース領域にコンタクトしたソース電極、及び、前記ドレイン電極にコンタクトしたドレイン電極を形成する、ことを特徴とする薄膜トランジスタ回路基板の製造方法。
【請求項７】
前記酸化物半導体薄膜を高抵抗化する際に、酸化性ガスもしくは水分を含む雰囲気中でアニールを行うことを特徴とする請求項６に記載の薄膜トランジスタ回路基板の製造方法。
【請求項８】
前記酸化物半導体薄膜を低抵抗化する際に、ａ）真空中、不活性ガス雰囲気中、あるいは、還元性ガスを含む雰囲気中でのアニール、ｂ）不活性ガス雰囲気、あるいは、還元性ガスを含む雰囲気でのプラズマ処理、あるいは、ｃ）水素を含む膜で被覆してのアニールのいずれかを行うことを特徴とする請求項６または７に記載の薄膜トランジスタ回路基板の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、薄膜トランジスタ回路基板及びその製造方法に関する。
【背景技術】
【０００２】
薄膜トランジスタ（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ：以下、単にＴＦＴと称する場合がある）は、液晶表示装置や有機エレクトロルミネッセンス表示装置等の各種平面表示装置に広く用いられている。
【０００３】
大型平面表示装置に用いられているアモルファスシリコンＴＦＴは、移動度が比較的低く１ｃｍ２／（Ｖ・ｓ）程度ではあるものの、大面積に亘って均一に形成しやすく、また、低コストであるといった利点がある。しかしながら、近年、さらに大型高精細化が望まれており、また大きな駆動電流を必要とするアクティブマトリクス型有機ＥＬ表示装置なども開発されており、低コスト、高均一、高信頼性、高移動度の新規活性材料が必要とされている。
【０００４】
最近では、酸化亜鉛（ＺｎＯ）やＩｎ−Ｇａ−Ｚｎ−Ｏ系のアモルファス酸化物（以下、ＩＧＺＯと称する）などの酸化物半導体を活性層に用いた薄膜トランジスタの研究が行われている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１０−１８２８１８号公報
【非特許文献】
【０００６】
【非特許文献１】「High performance amorphous oxide thin film transistors with self-aligned top-gate structure」  ＩＥＤＭ０９−１９１〜ＩＥＤＭ０９−１９４
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本実施形態の目的は、製造コストの削減が可能な薄膜トランジスタ回路基板及びその製造方法を提供することにある。
【課題を解決するための手段】
【０００８】
本実施形態によれば、
チャネル領域、前記チャネル領域を挟んだ両側にソース領域及びドレイン領域を有する酸化物半導体薄膜と、前記酸化物半導体薄膜と同一材料によって形成され、第１低抵抗部及び第２低抵抗部を有する第１容量形成部と、前記酸化物半導体薄膜の前記チャネル領域上及び前記第１容量形成部の前記第１低抵抗部上に形成されるとともに、前記酸化物半導体薄膜の前記ソース領域及び前記ドレイン領域及び前記第１容量形成部の前記第２低抵抗部を露出するゲート絶縁膜と、前記酸化物半導体薄膜の直上の前記ゲート絶縁膜上に形成されたゲート電極と、前記第１容量形成部の直上の前記ゲート絶縁膜上に形成された第２容量形成部と、前記酸化物半導体薄膜の前記ソース領域及び前記ドレイン領域にそれぞれコンタクトしたソース電極及びドレイン電極と、を備え、前記酸化物半導体薄膜のうち、前記ソース領域と前記ドレイン領域との間の前記チャネル領域の長さＬ１は、前記第１容量形成部のうち、前記ゲート絶縁膜が積層された端部から前記第２低抵抗部に至るまでの長さＬ２よりも短いことを特徴とする薄膜トランジスタ回路基板が提供される。
【０００９】
本実施形態によれば、
絶縁基板上に酸化物半導体薄膜を形成し、前記酸化物半導体薄膜の上に、前記酸化物半導体薄膜の一部を露出したゲート絶縁膜を形成するとともに前記ゲート絶縁膜上にゲート電極を形成し、前記酸化物半導体薄膜の全体を高抵抗化し、前記酸化物半導体薄膜のうち、前記ゲート絶縁膜から露出した部分を低抵抗化してソース領域及びドレイン領域を形成し、前記ソース領域にコンタクトしたソース電極、及び、前記ドレイン電極にコンタクトしたドレイン電極を形成する、ことを特徴とする薄膜トランジスタ回路基板の製造方法が提供される。
【図面の簡単な説明】
【００１０】
【図１】図１は、本実施形態における薄膜トランジスタ回路基板の構成を概略的に示す断面図である。
【図２】図２は、図１に示した薄膜トランジスタ回路基板の薄膜トランジスタを構成する酸化物半導体薄膜、及び、キャパシタを構成する第１容量形成部の平面図である。
【図３】図３は、本実施形態における薄膜トランジスタ回路基板の製造方法を説明するための図である。
【図４】図４は、本実施形態における薄膜トランジスタ回路基板の製造方法を説明するための図である。
【図５】図５は、酸化物半導体層形成時の酸素分圧（％）と、酸化物半導体層のシート抵抗（Ωｃｍ）との関係の一例を示す図である。
【図６】図６は、本実施形態の薄膜トランジスタ回路基板における薄膜トランジスタのＩ−Ｖ特性及びキャパシタのＣ−Ｖ特性の一例を示す図である。
【発明を実施するための形態】
【００１１】
以下、本実施形態について、図面を参照しながら詳細に説明する。なお、各図において、同一又は類似した機能を発揮する構成要素には同一の参照符号を付し、重複する説明は省略する。
【００１２】
図１は、本実施形態における薄膜トランジスタ回路基板１の構成を概略的に示す断面図である。
【００１３】
すなわち、薄膜トランジスタ回路基板１は、ガラス基板や樹脂基板などの光透過性を有する絶縁基板１０を用いて形成されている。この薄膜トランジスタ回路基板１は、絶縁基板１０の上に形成されたトップゲート型の薄膜トランジスタＡ、キャパシタＣなどを備えている。また、図示した例では、薄膜トランジスタ回路基板１は、液晶表示素子や有機エレクトロルミネッセンス素子を構成する画素電極ＰＥを備えている。
【００１４】
絶縁基板１０の上には、アンダーコート層１１が形成されている。このアンダーコート層１１は、例えば、酸化シリコン（ＳｉＯ）によって形成されている。アンダーコート層１１の上には、薄膜トランジスタＡを構成する酸化物半導体薄膜ＳＣ、キャパシタＣを構成する第１容量形成部ＣＡ、画素電極ＰＥが形成されている。
【００１５】
これらの酸化物半導体薄膜ＳＣ、第１容量形成部ＣＡ、及び、画素電極ＰＥは、同一材料によって形成され、例えば、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）、スズ（Ｓｎ）の少なくとも１つを含む酸化物によって形成されている。酸化物半導体薄膜ＳＣを形成する代表的な例としては、例えば、酸化インジウムガリウム亜鉛（ＩＧＺＯ）、酸化インジウムガリウム（ＩＧＯ）、酸化インジウム亜鉛（ＩＺＯ）、酸化亜鉛スズ（ＺｎＳｎＯ）、酸化亜鉛（ＺｎＯ）などが挙げられる。
【００１６】
酸化物半導体薄膜ＳＣは、比較的高抵抗なチャネル領域ＳＣＣと、このチャネル領域ＳＣＣよりも低抵抗であってチャネル領域ＳＣＣを挟んだ両側にそれぞれ位置するソース領域ＳＣＳ及びドレイン領域ＳＣＤと、を有している。なお、図示した例のように、チャネル領域ＳＣＣとソース領域ＳＣＳとの間、及び、チャネル領域ＳＣＣとドレイン領域ＳＣＤとの間にそれぞれ明確な境界が存在するとは限らない。
【００１７】
第１容量形成部ＣＡは、比較的低抵抗な第１低抵抗部ＣＡ１及び第２低抵抗部ＣＡ２と、第１低抵抗部ＣＡ１と第２低抵抗部ＣＡ２との間に位置する高抵抗部ＣＡＨと、を有している。第１低抵抗部ＣＡ１は、高抵抗部ＣＡＨよりは低抵抗である。第２低抵抗部ＣＡ２は、ソース領域ＳＣＳ及びドレイン領域ＳＣＤと略同等の抵抗値を有する。高抵抗部ＣＡＨは、第１低抵抗部ＣＡ１及び第２低抵抗部ＣＡ２よりも高抵抗であり、チャネル領域ＳＣＣと略同等の抵抗値を有している。なお、第１低抵抗部ＣＡ１と第２低抵抗部ＣＡ２とは必ずしも同等の抵抗値であるとは限らない。また、図示した例のように、高抵抗部ＣＡＨと第１低抵抗部ＣＡ１との間、及び、高抵抗部ＣＡＨと第２低抵抗部ＣＡ２との間にはそれぞれ明確な境界が存在するとは限らない。
【００１８】
画素電極ＰＥは、ソース領域ＳＣＳ及びドレイン領域ＳＣＤと略同等の抵抗値を有している。
【００１９】
酸化物半導体薄膜ＳＣのチャネル領域ＳＣＣの上、及び、第１容量形成部ＣＡの第１低抵抗部ＣＡ１の上には、それぞれゲート絶縁膜１２が形成されている。また、図示した例では、ゲート絶縁膜１２は、第１容量形成部ＣＡの高抵抗部ＣＡＨの上にも形成されている。つまり、酸化物半導体薄膜ＳＣにおいては、チャネル領域ＳＣＣのみがゲート絶縁膜１２によって覆われており、第１容量形成部ＣＡにおいては、高抵抗部ＣＡＨ、第１低抵抗部ＣＡ１、及び、その端部ＣＥまでがゲート絶縁膜１２によって覆われている。
【００２０】
このゲート絶縁膜１２は、酸化物半導体薄膜ＳＣのソース領域ＳＣＳ及びドレイン領域ＳＣＤの上には形成されていない。また、このゲート絶縁膜１２は、第１容量形成部ＣＡの第２低抵抗部ＣＡ２の上、及び、画素電極ＰＥの上にも形成されていない。つまり、ゲート絶縁膜１２は、ソース領域ＳＣＳ、ドレイン領域ＳＣＤ、第２低抵抗部ＣＡ２、及び、画素電極ＰＥを露出している。換言すると、ゲート絶縁膜１２には、ソース領域ＳＣＳ、ドレイン領域ＳＣＤ、第２低抵抗部ＣＡ２、及び、画素電極ＰＥを露出する開口部が形成されている。このようなゲート絶縁膜１２は、例えば、酸化シリコン（ＳｉＯ）によって形成されている。
【００２１】
薄膜トランジスタＡを構成するゲート電極Ｇは、ゲート絶縁膜１２の上に形成されている。このゲート電極Ｇは、酸化物半導体薄膜ＳＣ、特に、チャネル領域ＳＣＣの直上に位置している。つまり、チャネル領域ＳＣＣの直上には、ゲート絶縁膜１２及びゲート電極Ｇがこの順に積層されている。このようなゲート電極Ｇは、例えば、銅（Ｃｕ）、アルミニウム（Ａｌ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、タングステン（Ｗ）、タンタル（Ｔａ）、クロム（Ｃｒ）のいずれかまたはこれらのうちの少なくとも１つを含む合金によって形成されている。
【００２２】
キャパシタＣを構成する第２容量形成部ＣＢは、ゲート絶縁膜１２の上に形成されている。この第２容量形成部ＣＢは、第１容量形成部ＣＡ、特に、第１低抵抗部ＣＡ１及び高抵抗部ＣＡＨの直上に位置している。つまり、第１低抵抗部ＣＡ１及び高抵抗部ＣＡＨの直上には、ゲート絶縁膜１２及び第２容量形成部ＣＢがこの順に積層されている。このような第２容量形成部ＣＢは、ゲート電極Ｇと同一材料によって形成されている。
【００２３】
酸化物半導体薄膜ＳＣのソース領域ＳＣＳ及びドレイン領域ＳＣＤ、第１容量形成部ＣＡの第２低抵抗部ＣＡ２、画素電極ＰＥ、ゲート絶縁膜１２、ゲート電極Ｇ、及び、第２容量形成部ＣＢは、層間絶縁膜１３によって覆われている。この層間絶縁膜１３は、アンダーコート層１１の上にも配置されている。
【００２４】
この層間絶縁膜１３には、ソース領域ＳＣＳに到達する第１コンタクトホールＣＨ１、ドレイン領域ＳＣＤに到達する第２コンタクトホールＣＨ２、第２低抵抗部ＣＡ２に到達する第３コンタクトホールＣＨ３、及び、画素電極ＰＥに到達する第４コンタクトホールＣＨ４が形成されている。このような層間絶縁膜１３は、例えば、酸化シリコン（ＳｉＯ）によって形成されている。
【００２５】
また、この層間絶縁膜１３の膜厚は、ゲート絶縁膜１２の膜厚よりも厚い。より具体的には、ゲート絶縁膜１２は第１容量形成部ＣＡと第２容量形成部ＣＢとの間に第１膜厚Ｔ１を有し、層間絶縁膜１３は第２容量形成部ＣＢの上方に第１膜厚Ｔ１よりも厚い第２膜厚Ｔ２を有している。
【００２６】
薄膜トランジスタＡを構成するソース電極Ｓ及びドレイン電極Ｄは、層間絶縁膜１３の上に形成されている。ソース電極Ｓは、層間絶縁膜１３を貫通する第１コンタクトホールＣＨ１からソース領域ＳＣＳにコンタクトしている。ドレイン電極Ｄは、層間絶縁膜１３を貫通する第２コンタクトホールからドレイン領域ＳＣＤにコンタクトしている。これらのソース電極Ｓ及びドレイン電極Ｄは、例えば、銅（Ｃｕ）、アルミニウム（Ａｌ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、タングステン（Ｗ）、タンタル（Ｔａ）、クロム（Ｃｒ）のいずれかまたはこれらのうちの少なくとも１つを含む合金によって形成されている。
【００２７】
第１接続電極Ｅ１は、層間絶縁膜１３を貫通する第３コンタクトホールＣＨ３から第２低抵抗部ＣＡ２にコンタクトしている。第２接続電極Ｅ２は、層間絶縁膜１３を貫通する第４コンタクトホールＣＨ４から画素電極ＰＥにコンタクトしている。これらの第１接続電極Ｅ１及び第２接続電極Ｅ２は、ソース電極Ｓ及びドレイン電極Ｄと同一材料によって形成されている。
【００２８】
このような構造の薄膜トランジスタ回路基板１は、その表面、つまり、ソース電極Ｓ及びドレイン電極Ｄや第１接続電極Ｅ１及び第２接続電極Ｅ２、層間絶縁膜１３などが図示しない保護膜によって覆われていても良い。
【００２９】
図２は、図１に示した薄膜トランジスタ回路基板１の薄膜トランジスタＡを構成する酸化物半導体薄膜ＳＣ、及び、キャパシタＣを構成する第１容量形成部ＣＡの平面図である。
【００３０】
すなわち、酸化物半導体薄膜ＳＣは、島状に形成されている。この酸化物半導体薄膜ＳＣにおいて、ソース領域ＳＣＳ、チャネル領域ＳＣＣ、及び、ドレイン領域ＳＣＤは、この順に並んでいる。ソース領域ＳＣＳ及びドレイン領域ＳＣＤのそれぞれは、ゲート絶縁膜１２に形成された開口部ＡＰから露出している。チャネル領域ＳＣＣは、ゲート絶縁膜１２によって覆われている。
【００３１】
このような酸化物半導体薄膜ＳＣのうち、ソース領域ＳＣＳとドレイン領域ＳＣＤとの間のチャネル領域ＳＣＣの長さ、あるいは、酸化物半導体薄膜ＳＣのうちのゲート絶縁膜１２によって覆われている部分のソース・ドレイン間の長さをＬ１とする。この長さＬ１とは、ソース領域ＳＣＳ、チャネル領域ＳＣＣ、及び、ドレイン領域ＳＣＤの並び方向に沿った長さである。
【００３２】
第１容量形成部ＣＡは、島状に形成されている。この第１容量形成部ＣＡにおいて、第２低抵抗部ＣＡ２、高抵抗部ＣＡＨ、及び、第１低抵抗部ＣＡ１は、この順に並んでいる。第２低抵抗部ＣＡ２は、ゲート絶縁膜１２に形成された開口部ＡＰから露出している。高抵抗部ＣＡＨ及び第１低抵抗部ＣＡ１は、ゲート絶縁膜１２によって覆われている。
【００３３】
このような第１容量形成部ＣＡのうち、ゲート絶縁膜１２が積層された端部ＣＥから第２低抵抗部ＣＡ２に至るまでの長さ、あるいは、第１容量形成部ＣＡのうちのゲート絶縁膜１２によって覆われている部分の長さをＬ２とする。この長さＬ２とは、第１低抵抗部ＣＡ１、高抵抗部ＣＡＨ、及び、第２低抵抗部ＣＡ２の並び方向に沿った長さである。
【００３４】
本実施形態においては、長さＬ１が長さＬ２よりも短いことが特徴の一つである。
【００３５】
次に、本実施形態の薄膜トランジスタ回路基板１の製造方法についてその一例を説明する。
【００３６】
まず、図３の（Ａ）で示したように、絶縁基板１０の上に、アンダーコート層１１を形成した後に、酸化物半導体薄膜ＳＣを形成する。この酸化物半導体薄膜ＳＣを形成する際には、同時に、第１容量形成部ＣＡ及び画素電極ＰＥも形成する。ここでは、絶縁基板１０として、透明なガラス基板を用意した。また、アンダーコート層１１は、例えば、プラズマＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法などを用いて、酸化シリコン（ＳｉＯ）により形成した。
【００３７】
酸化物半導体薄膜ＳＣ、第１容量形成部ＣＡ、及び、画素電極ＰＥは、例えば、アンダーコート層１１の上に、アルゴン（Ａｒ）と酸素（Ｏ２）との混合ガスを用いたスパッタ法により酸化インジウムガリウム亜鉛（ＩＧＺＯ）からなる半導体層を成膜した後に、この半導体層をパターニングすることによって形成した。このような酸化物半導体薄膜ＳＣ、第１容量形成部ＣＡ、及び、画素電極ＰＥを形成する際には、それらのシート抵抗が比較的低抵抗になる条件を選定した。スパッタ時の酸素分圧とシート抵抗の関係については、後述する。
【００３８】
続いて、図３の（Ｂ）で示したように、酸化物半導体薄膜ＳＣの上に、酸化物半導体薄膜ＳＣの一部を露出したゲート絶縁膜１２を形成するとともにこのゲート絶縁膜１２の上にゲート電極Ｇを形成する。これらのゲート絶縁膜１２及びゲート電極Ｇを形成する際には、同時に、第１容量形成部ＣＡの上に、第１容量形成部ＣＡの一部を露出したゲート絶縁膜１２を形成するとともにこのゲート絶縁膜１２の上に第２容量形成部ＣＢを形成する。
【００３９】
この工程についてより具体的に説明すると、まず、酸化物半導体薄膜ＳＣなどが形成された面の略全体に亘ってゲート絶縁膜１２を形成するためのゲート絶縁層を形成する。このようなゲート絶縁層は、プラズマＣＶＤ法を用いて酸化シリコン（ＳｉＯ）により形成される。その後、ゲート絶縁層の上にゲート電極Ｇを形成するためのゲートメタル層を形成する。このゲートメタル層は、スパッタ法を用いて形成される。そして、ゲートメタル層の上に形成したレジストパターンをマスクとして、ゲート絶縁層及びゲートメタル層を一括してパターニングする。これらのゲート絶縁層及びゲートメタル層のパターニングには、反応性イオンエッチング法（ＲＩＥ）を用いた。
【００４０】
これにより、チャネル領域となる酸化物半導体薄膜ＳＣと、第１低抵抗部及び高抵抗部となる第１容量形成部ＣＡとを覆うゲート絶縁膜１２が形成される。また、ゲート絶縁膜１２の上に積層されたゲート電極Ｇ及び第２容量形成部ＣＢが形成される。また、ソース領域及びドレイン領域となる酸化物半導体薄膜ＳＣ、及び、第２低抵抗部となる第１容量形成部ＣＡは、ゲート絶縁膜１２に形成された開口部から露出される。
【００４１】
このとき、酸化物半導体薄膜ＳＣにおいてゲート絶縁膜１２によって覆われている部分の長さＬ１は、第１容量形成部ＣＡにおいてゲート絶縁膜１２によって覆われている部分の長さＬ２よりも短い。本実施形態においては、長さＬ１は例えば５μｍであり、長さＬ２は例えば１０μｍである。なお、画素電極ＰＥの上のゲート絶縁層及びゲートメタル層は、パターニングの際にすべて除去される。
【００４２】
続いて、図３の（Ｃ）で示したように、酸化物半導体薄膜ＳＣの全体を高抵抗化する。このとき、第１容量形成部ＣＡの一部及び画素電極ＰＥも、同時に高抵抗化する。高抵抗化する手法の一つとして、図示した例では、酸化性ガスを含む雰囲気中でアニールを行った。酸化性ガスとしては酸素（Ｏ２）及び窒素（Ｎ２）の混合ガスを適用し、酸素（Ｏ２）及び窒素（Ｎ２）の混合比は、例えば、Ｏ２：Ｎ２＝の１：３とした。ここでは、このような酸化性ガスを含む混合ガス雰囲気で、２７０℃の温度で、３０分間のアニールを行った。
【００４３】
なお、高抵抗化する手法はこの例に限らず、例えば、水分を含む雰囲気中でアニールを行っても良い。
【００４４】
このようなアニールにより、酸化物半導体薄膜ＳＣにおいては、ゲート絶縁膜１２から露出したそれぞれの部分が酸化して高抵抗化されるとともに、ゲート絶縁膜１２の直下まで酸化が進行する（つまり、ゲート絶縁膜１２の直下の領域まで酸素が拡散する）。このため、結果的には、酸化物半導体薄膜ＳＣの全体が高抵抗化される。ゲート絶縁膜１２によって覆われた酸化物半導体薄膜ＳＣの長さＬ１は、この高抵抗化処理において、その全体を高抵抗化することが可能な長さに設定されている。
【００４５】
同様に、第１容量形成部ＣＡにおいては、上記のアニールによって、ゲート絶縁膜１２から露出した部分が酸化して高抵抗化されるとともに、ゲート絶縁膜１２の直下に位置する一部（つまり、ゲート絶縁膜１２から露出した部分の近傍）まで酸化が進行する（つまり、酸素が拡散する）一方で、端部ＣＥの側まで酸化が進行することはない。ゲート絶縁膜１２によって覆われた第１容量形成部ＣＡの長さＬ２は、この高抵抗化処理において、その全体が高抵抗化しない長さに設定されている。
【００４６】
すなわち、第１容量形成部ＣＡにおける長さＬ２は、酸化物半導体薄膜ＳＣにおける長さＬ１よりも長く、この高抵抗化処理において酸化物半導体薄膜ＳＣの全体が高抵抗化される条件でアニールされた場合であっても、第１容量形成部ＣＡの全体が高抵抗化されることはない。
【００４７】
このため、結果的には、第１容量形成部ＣＡのうち、ゲート絶縁膜１２から露出した部分及びその近傍が高抵抗化され、ゲート絶縁膜１２によって覆われた大部分については低抵抗の状態に維持される。このように低抵抗の状態に維持された部分が第１低抵抗部ＣＡ１に相当する。
【００４８】
なお、画素電極ＰＥについては、その全体がゲート絶縁膜１２から露出しており、上記のアニールにより画素電極ＰＥの全体が酸化されて高抵抗化する。
【００４９】
続いて、図４の（Ｄ）で示したように、酸化物半導体薄膜ＳＣのうち、ゲート絶縁膜１２から露出した部分を低抵抗化して、ソース領域ＳＣＳ及びドレイン領域ＳＣＤを形成する。このとき、第１容量形成部ＣＡ及び画素電極ＰＥについても、同時に低抵抗化する。低抵抗化する手法の一つとして、図示した例では、還元性ガスを含む雰囲気中でアニールを行った。還元性ガスとしては、シラン（ＳｉＨ４）を適用した。ここでは、このような還元性ガスを含む混合ガス雰囲気で、３５０℃の温度で、１６０Ｐａの圧力で、３０秒間のアニールを行った。このような低抵抗化処理については、ゲート絶縁膜１２の直下に位置する部分まで低抵抗化が進行しないように、比較的短時間で処理した。
【００５０】
なお、低抵抗化する手法は、このような還元性ガスを含む雰囲気中でのアニールに限らない。例えば、真空中や不活性ガス雰囲気中でのアニールでも良いし、不活性ガス雰囲気、あるいは、還元性ガスを含む雰囲気でのプラズマ処理でも良いし、水素を含む膜で被覆してのアニールでも良い。
【００５１】
このようなアニールにより、酸化物半導体薄膜ＳＣにおいては、ゲート絶縁膜１２から露出したそれぞれの部分が還元され低抵抗化される一方で、ゲート絶縁膜１２の直下はほとんど還元されることはなく、高抵抗の状態に維持される。このため、結果的には、ゲート絶縁膜１２の直下には、高抵抗のチャネル領域ＳＣＣが形成され、このチャネル領域ＳＣＣを挟んでゲート絶縁膜１２から露出した部分にそれぞれ低抵抗のソース領域ＳＣＳ及びドレイン領域ＳＣＤが形成される。
【００５２】
同様に、第１容量形成部ＣＡにおいては、上記のアニールによって、ゲート絶縁膜１２から露出した部分が還元され低抵抗化される一方で、ゲート絶縁膜１２の直下はこの低抵抗化処理によって還元されることはない。このため、結果的には、第１容量形成部ＣＡのうち、ゲート絶縁膜１２から露出した部分に第２低抵抗部ＣＡ２が形成され、第２低抵抗部ＣＡ２の近傍であってゲート絶縁膜１２によって覆われた部分には高抵抗な状態に維持された高抵抗部ＣＡＨが形成され、また、第１低抵抗部ＣＡ１についても低抵抗な状態が維持される。
【００５３】
なお、画素電極ＰＥについては、その全体がゲート絶縁膜１２から露出しており、上記のアニールにより画素電極ＰＥの全体が還元されて低抵抗化する。
【００５４】
チャネル領域ＳＣＣ及び高抵抗部ＣＡＨは、ともに同一工程を経て形成されたため、比較的高い略同等の抵抗値を有する。また、ソース領域ＳＣＳ及びドレイン領域ＳＣＤ、第２低抵抗部ＣＡ２、及び、画素電極ＰＥは、ともに同一工程を経て形成されたため、比較的低い略同等の抵抗値を有する。
【００５５】
続いて、図４の（Ｅ）に示したように、層間絶縁膜１３を形成する。ここでは、層間絶縁膜１３は、プラズマＣＶＤ法を用いて、酸化シリコン（ＳｉＯ）により形成した。図４の（Ｄ）で説明した低抵抗化処理と、ここでの層間絶縁膜１３の形成工程とは、同一のチャンバーにて連続して行った。
【００５６】
層間絶縁膜１３を形成するためのプラズマＣＶＤ法を行うに際して、シラン（ＳｉＨ４）及び亜酸化窒素（Ｎ２Ｏ）の混合ガスを適用し、シラン（ＳｉＨ４）及び亜酸化窒素（Ｎ２Ｏ）の混合比は、例えば、ＳｉＨ４：Ｎ２Ｏ＝１：５０とした。
【００５７】
その後、層間絶縁膜１３に、ソース領域ＳＣＳに到達する第１コンタクトホールＣＨ１、ドレイン領域ＳＣＤに到達する第２コンタクトホールＣＨ２をそれぞれ形成するとともに、第２低抵抗部ＣＡ２に到達する第３コンタクトホールＣＨ３及び画素電極ＰＥに到達する第４コンタクトホールＣＨ４を形成した。このような第１乃至第４コンタクトホールＣＨ１乃至ＣＨ４は、詳述しないレジストパターンをマスクとして、反応性イオンエッチング法（ＲＩＥ）を用いて形成した。
【００５８】
続いて、図４の（Ｆ）で示したように、第１コンタクトホールＣＨ１からソース領域ＳＣＳにコンタクトしたソース電極Ｓ、及び、第２コンタクトホールＣＨ２からドレイン領域ＳＣＤにコンタクトしたドレイン電極Ｄを形成するとともに、第３コンタクトホールＣＨ３から第２低抵抗部ＣＡ２にコンタクトした第１接続電極Ｅ１、及び、第４コンタクトホールＣＨ４から画素電極ＰＥにコンタクトした第２接続電極Ｅ２を形成する。
【００５９】
これらのソース電極Ｓ、ドレイン電極Ｄ、第１接続電極Ｅ１、及び、第２接続電極Ｅ２は、スパッタ法などを用いて金属膜を成膜した後に、この金属膜をパターニングすることによって形成した。金属膜は、例えば、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、チタン（Ｔｉ）などの積層膜とした。
【００６０】
以上の工程により、薄膜トランジスタＡ、キャパシタＣ、及び、画素電極ＰＥを備えた薄膜トランジスタ回路基板１が製造される。
【００６１】
上述した工程（Ａ）乃至（Ｆ）を経て形成された薄膜トランジスタ回路基板１は、その後、液晶表示素子や有機エレクトロルミネッセンス素子の製造工程を経て、表示装置に組み込まれる。
【００６２】
ここで、図３の（Ａ）で説明した酸化物半導体層を形成するスパッタ時の酸素分圧と、形成された酸化物半導体層のシート抵抗との関係について説明する。
【００６３】
図５は、酸化物半導体層形成時の酸素分圧（％）と、酸化物半導体層のシート抵抗（Ωｃｍ）との関係の一例を示す図である。
【００６４】
図示したように、スパッタ時の酸素分圧が小さいほど、酸化物半導体層のシート抵抗が小さくなる傾向が確認された。特に、酸素分圧が７％を超えると、酸化物半導体層のシート抵抗が比較的高い状態で略飽和状態となるのに対して、酸素分圧が７％以下の場合には、シート抵抗が急激に小さくなることがわかる。本実施形態では、酸素分圧が小さい条件に設定し、予め低抵抗の酸化物半導体層を形成するプロセスを適用している。
【００６５】
ところで、薄膜トランジスタ回路基板１を作成するためには、薄膜トランジスタＡのほかにキャパシタＣを形成することが必要である。キャパシタＣを形成する最も容易な方法は、ゲート電極Ｇのレイヤーと、層間絶縁膜１３と、ソース電極Ｓ・ドレイン電極Ｄのレイヤーとを用いる方法である。回路面積を低減するためには、キャパシタＣの単位面積あたりの容量を出来る限り大きくすることが要求されるが、上記の方法では単位面積あたりの容量を大きくすることは難しい。
【００６６】
その理由は以下の通りである。すなわち、回路の動作速度を早くするためには、配線部の寄生容量を低減する必要がある。したがって、配線のクロス部に発生する寄生容量を小さくするために、ゲート電極Ｇを形成するレイヤーの配線と、ソース電極Ｓ・ドレイン電極Ｄを形成するレイヤーの配線との間を絶縁する層間絶縁膜１３は、できる限り厚く形成される。このため、ゲート電極Ｇのレイヤーとソース電極Ｓ・ドレイン電極Ｄのレイヤーとの間に厚い膜厚の層間絶縁膜１３が介在した構成のキャパシタＣでは、単位面積当たりの容量を増大することは困難である。
【００６７】
そこで、本実施形態においては、層間絶縁膜１３よりも薄い膜厚のゲート絶縁膜１２を用いた構成のキャパシタＣを備えている。すなわち、キャパシタＣを形成するレイヤーとしては、酸化物半導体薄膜ＳＣと同一層の第１容量形成部ＣＡと、ゲート絶縁膜１２と、ゲート電極Ｇと同一層の第２容量形成部ＣＢと、を用いている。
【００６８】
しかしながら、この構成のキャパシタＣにおいては、片側の電極である第１容量形成部ＣＡが半導体であるためにゲート電圧によってキャパシタＣの容量が変化してしまい、安定した動作が難しい。無論、キャパシタＣを作る工程を別に設ければ、コストの上昇を招いてしまう。本実施形態においては、この点についての改善がなされている。
【００６９】
図６は、本実施形態の薄膜トランジスタ回路基板１における薄膜トランジスタＡのＩ−Ｖ特性及びキャパシタＣのＣ−Ｖ特性を模式的に示す図である。
【００７０】
まず、薄膜トランジスタＡにおけるＩ−Ｖ特性について説明する。図中のＡ０で示した特性は、本実施形態のうち、図３の（Ｃ）で説明した高抵抗化処理を行わなかった場合に相当する。この場合、酸化物半導体薄膜ＳＣの略全体が低抵抗であり、後の低抵抗化処理によりチャネル領域ＳＣＣとソース領域ＳＣＳ及びドレイン領域ＳＣＤとの間にわずかな抵抗差が形成される。このような構成の薄膜トランジスタＡは、本来使用される際の動作電圧領域で常時オン状態となってしまう。
【００７１】
これに対して、図中のＡ１〜Ａ２で示した特性は、高抵抗化処理を行った場合に相当する。ここで示したように、高抵抗化処理を行った場合には、Ｉ−Ｖ特性は、高抵抗化処理を行わなかった場合と比較して、プラス側にシフトする。このとき、シフト量は、高抵抗化処理によって形成された高抵抗領域つまりチャネル領域の長さＬ１によって異なる。
【００７２】
Ａ１はチャネル領域の長さＬ１が短い場合に相当し、Ａ２はチャネル領域の長さＬ１が長い場合に相当する。本実施形態においては、Ａ２で示したようなＩ−Ｖ特性を得るように長さＬ１が設定されている。
【００７３】
続いて、キャパシタＣにおけるＣ−Ｖ特性について説明する。図中のＣ０で示した特性は、本実施形態のうち、図３の（Ｃ）で説明した高抵抗化処理を行わなかった場合に相当する。この場合、第１容量形成部ＣＡの略全体が低抵抗であり、薄膜トランジスタＡの動作電圧領域で略一定の容量が得られる。
【００７４】
これに対して、図中のＣ１〜Ｃ２で示した特性は、高抵抗化処理を行った場合に相当する。ここで示したように、高抵抗化処理を行った場合には、Ｃ−Ｖ特性についても、高抵抗化処理を行わなかった場合と比較して、プラス側にシフトする。このとき、シフト量は、高抵抗化処理によって形成された高抵抗部ＣＡＨが第１容量形成部ＣＡを占める面積の割合によって異なる。
【００７５】
Ｃ１はゲート絶縁膜によって覆われている第１容量形成部ＣＡの長さＬ２が長い場合に相当し、Ｃ２は第１容量形成部ＣＡの長さＬ２が短い場合に相当する。
【００７６】
前者の場合（長さＬ２が長い場合）、第１容量形成部ＣＡにおいて、高抵抗部ＣＡＨの長さが比較的短く、第１低抵抗部ＣＡ１が比較的広範囲に亘って形成されている。つまり、第１容量形成部ＣＡ全体の面積に対して、高抵抗部ＣＡＨの面積の占める割合が小さい。このため、高抵抗処理を行わなかった場合と同様に、薄膜トランジスタＡの動作電圧領域で略一定の容量が得られる。
【００７７】
一方、後者の場合（長さＬ２が短い場合）、第１容量形成部ＣＡにおいて、高抵抗部ＣＡＨの長さが比較的長く、高抵抗部ＣＡＨが比較的広範囲に亘って形成されている。るまり、第１容量形成部ＣＡ全体の面積に対して、高抵抗部ＣＡＨの面積の占める割合が大きく、第１低抵抗部ＣＡ１の面積の占める割合が小さい。このため、薄膜トランジスタＡの動作電圧領域において、略一定の容量を得ることができなくなってしまう。
【００７８】
本実施形態においては、Ｃ１で示したようなＣ−Ｖ特性を得るように長さＬ２が設定されている。
【００７９】
このように、本実施形態においては、高抵抗化処理及び低抵抗化処理におけるアニール条件、及び、薄膜トランジスタＡ及びキャパシタＣのパターン形状を適切に設定することにより、動作電圧領域でキャパシタＣの容量変化を抑制するとともに、薄膜トランジスタＡのオン・オフ制御が可能となる。
【００８０】
このような構成によれば、製造工程を別途設けることなく、単位面積あたりの容量が大きなキャパシタＣを形成することが可能となる。したがって、製造コストの削減が可能となる。また、安定したＣ−Ｖ特性のキャパシタＣ、及び、安定したＩ−Ｖ特性の薄膜トランジスタＡを形成することが可能となる。
【００８１】
なお、本実施形態の薄膜トランジスタ回路基板１を、液晶表示素子や有機エレクトロルミネッセンス素子が形成されるアレイ基板として用いる場合には、画素電極ＰＥとして低抵抗な透明導電膜を必要とする場合がある。元々ＩＧＺＯ等の酸化物半導体は、可視光に対して光透過性を有する（実質的に透明である）ため、本実施形態に示す如く島状に形成した酸化物半導体層をゲート絶縁膜から露出させた状態でソース領域等を形成するための低抵抗化処理を行うことにより、ソース領域などと同時に容易に画素電極ＰＥも形成することが可能である。
【００８２】
以上説明したように、本実施形態によれば、製造コストの削減が可能な薄膜トランジスタ回路基板及び薄膜トランジスタ回路基板の製造方法を提供することができる。
【００８３】
なお、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これらの実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００８４】
１…薄膜トランジスタ回路基板
１０…絶縁基板
１１…アンダーコート層
１２…ゲート絶縁膜
１３…層間絶縁膜
Ａ…薄膜トランジスタ
ＳＣ…酸化物半導体薄膜  ＳＣＣ…チャネル領域（高抵抗領域）
ＳＣＳ…ソース領域（低抵抗領域）  ＳＣＤ…ドレイン領域（低抵抗領域）
Ｇ…ゲート電極  Ｓ…ソース電極  Ｄ…ドレイン電極
Ｃ…キャパシタ  ＣＡ…第１容量形成部  ＣＢ…第２容量形成部
ＰＥ…画素電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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