(57)【要約】【課題】ＶＣＯの性能に左右されず、高速にＡ／Ｄ変換を実行できることはもとより、ＰＬＬの入出力特性のばらつきを抑制することができ、ゲイン性のある縦筋の発生を防止することが可能な固体撮像素子およびカメラシステムを提供する。【解決手段】読み出し部は、読み出し信号の電圧に応じた周波数のクロック信号を生成するＶＣＯ１４１１と、ＶＣＯが生成したクロック信号をカウントするプリカウンタ１４１２と、プリカウンタの出力をカウントするカウンタ１４１６と、を含み、第１の期間にはプリカウンタおよびカウンタのカウント動作は第１の方向に動作し、第２の期間にはプリカウンタおよびカウンタのカウント動作は逆の第２の方向に動作し、ダミー画素のゲートに第１の期間と第２の期間で異なるレベルの信号を印加し、カウンタに保持された値をＶＣＯの入力電圧と出力周波数の比であるＫｖ値として出力する第１の処理を行う。【選択図】図３
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【特許請求の範囲】
【請求項１】
光電変換を行う複数の画素が行列状に配列された画素部と、
第１の期間と第２の期間に上記画素部から複数の画素単位で画素信号の読み出しを行い、アナログデジタル（ＡＤ）変換を行うＡＤ変換部を含む読み出し部と、
ゲートへの信号レベルに応じたダミー画素信号を上記読み出し部に供給するダミー画素と、を有し、
上記読み出し部は、
上記読み出し信号の電圧に応じた周波数のクロック信号を生成する電圧制御発振器と、
上記電圧制御発振器が生成した上記クロック信号をカウントするプリカウンタと、
上記プリカウンタの出力をカウントするカウンタと、を含み、
上記第１の期間には、上記プリカウンタおよび上記カウンタのカウント動作はダウンまたはアップの第１の方向に動作し、上記第２の期間には、上記プリカウンタおよび上記カウンタのカウント動作はアップまたはダウンの第１の方向とは逆の第２の方向に動作し、
上記ダミー画素のゲートに、第１の期間と第２の期間で異なるレベルの信号を印加し、上記カウンタに保持された値を上記電圧制御発振器の入力電圧と出力周波数の比であるＫｖ値として出力する第１の処理を行う
固体撮像素子。
【請求項２】
上記読み出し部は、
全白に相当する信号と全黒に相当する信号を、上記ダミー画素のゲートに印加する
請求項１記載の固体撮像素子。
【請求項３】
上記読み出し部は、
上記電圧制御発振器に、任意の既知のレベルの電圧に直接印加して、上記Ｋｖ値を得る第２の処理が可能である
請求項１または２記載の固体撮像素子。
【請求項４】
上記読み出し部は、
全黒に相当するダミー画素信号と、任意の既知のレベルのダミー画素信号をそれぞれ読み出しフレームの頭に読み出し、Ｋｖ値を計算して、当該計算結果を以降の画素読み出し信号にフィードバックさせる
請求項３記載の固体撮像素子。
【請求項５】
上記読み出し部は、
上記ダミー画素のゲートに、第１の期間と第２の期間で異なるレベルの信号を印加し、上記カウンタに保持された値を上記電圧制御発振器の入力電圧と出力周波数の比であるＫｖ値として出力する第１の処理と、
上記電圧制御発振器に、任意の既知のレベルの電圧に直接印加して、上記Ｋｖ値を得る第２の処理とを行い、
上記第１の処理と上記第２の処理で得られた上記Ｋｖ値をラインメモリに保持し、次に読み出し行以降の画象信号と掛け合わせることでゲイン性ノイズを除去する
請求項１から４のいずれか一に記載の固体撮像素子。
【請求項６】
上記読み出し部は、
上記ダミー画素のゲートに、第１の期間と第２の期間で異なるレベルの信号を印加し、上記カウンタに保持された値を上記電圧制御発振器の入力電圧と出力周波数の比であるＫｖ値として出力する第１の処理と、
上記電圧制御発振器に、任意の既知のレベルの電圧に直接印加して、上記Ｋｖ値を得る第２の処理とを行い、
上記第１の処理と上記第２の処理で得られた上記Ｋｖ値の兵器値、中央値、または任意の最適値を求め、当該求めた値を上記各列の電圧制御発振器にフィードバックすることにより、各列の電圧制御発振器の上記Ｋｖ値をフレーム周期で揃えてゲイン性ノイズを除去する
請求項１から４のいずれか一に記載の固体撮像素子。
【請求項７】
固体撮像素子と、
上記固体撮像素子の画素領域に入射光を導く光学系と、
上記固体撮像素子が出力した出力信号を処理する信号処理部とを有し、
上記固体撮像素子は、
光電変換を行う複数の画素が行列状に配列された画素部と、
第１の期間と第２の期間に上記画素部から複数の画素単位で画素信号の読み出しを行い、アナログデジタル（ＡＤ）変換を行うＡＤ変換部を含む読み出し部と、
ゲートへの信号レベルに応じたダミー画素信号を上記読み出し部に供給するダミー画素と、を有し、
上記読み出し部は、
上記読み出し信号の電圧に応じた周波数のクロック信号を生成する電圧制御発振器と、
上記電圧制御発振器が生成した上記クロック信号をカウントするプリカウンタと、
上記プリカウンタの出力をカウントするカウンタと、を含み、
上記第１の期間には、上記プリカウンタおよび上記カウンタのカウント動作はダウンまたはアップの第１の方向に動作し、上記第２の期間には、上記プリカウンタおよび上記カウンタのカウント動作はアップまたはダウンの第１の方向とは逆の第２の方向に動作し、
上記ダミー画素のゲートに、第１の期間と第２の期間で異なるレベルの信号を印加し、上記カウンタに保持された値を上記電圧制御発振器の入力電圧と出力周波数の比であるＫｖ値として出力する第１の処理を行う
カメラシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）イメージセンサ等の固体撮像素子およびカメラシステムに関するものである。
【背景技術】
【０００２】
ＣＭＯＳイメージセンサ等では、画素回路から読み出されたアナログ信号がデジタル信号に変換（Ａ／Ｄ変換）される（たとえば特許文献１）。Ａ／Ｄ変換は、カラム処理回路内部のＡＤＣ回路で行われることが多い。
【０００３】
ＡＤＣ回路は、電圧比較器などによって、ＤＡＣ回路にて生成されるランプ波形の参照電圧と画素回路から読み出したアナログ信号の電圧との大小を比較することにより、Ａ／Ｄ変換を行う。カラム処理回路は、ＤＡＣ回路と数千本もの配線によって接続されている。
このため、多画素化に伴い、カラム処理回路のレイアウト面積が増大するという問題がある。
【０００４】
これに加え、多画素化に伴って、ＤＡＣ回路により多くの電流を流し、ＤＡＣ回路の駆動能力を上げる必要がある。この場合、配線が複雑なために、ＤＡＣ回路やカラム処理回路の負荷が大きくなるという問題がある。
【０００５】
このような問題を解決する一つの方法として、電圧制御発振器（Voltage Controlled Oscillator、以下「ＶＣＯ」）を使用してＡ／Ｄ変換を行うＡＤＣ回路が開示されている（たとえば特許文献２〜４参照）。
【０００６】
ＶＣＯを使用してそのクロックをカウントしてＡＤ変換を行う方式のイメージセンサは、ＶＣＯ出力のクロックの及ぶ範囲がカラム内部に限定されている特長を生かし、ＧＨｚ帯の高周波での用途も期待できる。
そのため、従来よりも、高速、高精度で画素信号をＡＤ変換することが可能となる。
【０００７】
たとえば、特許文献２，３に記載されている回路が、ＶＣＯを用いて電圧から周波数への変換を行い、一定時間カウントすることでＡＤ変換している動作を行っている。
また、特許文献４において、ＶＣＯを用いて電圧から周波数への変換を行い、ＣＤＳ（相関二重サンプリング）もＶＣＯ出力のＰ相Ｄ相差分で比較を行う（ＣＤＳをＶＣＯのカウント値の差で行う）回路がある。
この回路の場合、ＶＣＯからの出力はカウンタのクロックではなく、イネーブル信号として使用している。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００６−３０３７５２号公報
【特許文献２】特開２０１０−１０７４２号公報
【特許文献３】特開２００９−３０３０１２号公報
【特許文献４】特開２００６−２７０２９３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
ＶＣＯを使ったＡＤ変換器をもつイメージセンサを使用する際の問題として、温度、電源電圧、プロセスばらつきによって、ＶＣＯの入力電圧と出力周波数の比(Ｋｖ値)にバラつきが発生する。
このため、同じ入力電圧を印加しても、ＶＣＯの出力がばらつき、出力にオフセットがつく、もしくはＶＣＯに入力できるレンジが狭くなることが考えられる。
【００１０】
上述の特許文献２，３に開示された回路は、スイッチドキャパシタを用いて垂直信号からのアナログ信号のＣＤＳ動作をしているが、この方法では、ＶＣＯ自身のＫｖ値のばらつきによるノイズの影響は除去できない。
また、特許文献４においても、Ｋｖ値のばらつきによる影響についての対策は記述されていない。
【００１１】
上記の出力レンジ、オフセットの問題を解決するために特許文献５に記載した回路が提案されている。
この回路は、ＡＤ変換を実行する前に、ＰＬＬループを形成することで、ＶＣＯ出力周波数をＫｖばらつきによらず一意の値にすることで、ＶＣＯの出力のばらつきによるオフセットを回避する。
【００１２】
しかしこの回路においては、ＡＤ変換時のＶＣＯの出力周波数の初期値はＫｖ値のばらつきによらず一定にすることができるが、ＰＬＬループが解除された後のＰ相、Ｄ相カウントの時点では、Ｋｖ値がコントロールされていない。
このため、なにも対策がなされない場合、チップ内のトランジスタ（Ｔｒ）特性のばらつきによるゲイン性の縦筋ノイズ、もしくは温度や電源電圧のドリフトによるフレーム間での明るさのバラつきになるおそれがある。
【００１３】
本発明は、ＶＣＯの性能に左右されず、高速にＡ／Ｄ変換を実行できることはもとより、ＰＬＬの入出力特性のばらつきを抑制することができ、ゲイン性のある縦筋の発生を防止することが可能な固体撮像素子およびカメラシステムを提供することにある。
【課題を解決するための手段】
【００１４】
本発明の第１の観点の固体撮像素子は、光電変換を行う複数の画素が行列状に配列された画素部と、第１の期間と第２の期間に上記画素部から複数の画素単位で画素信号の読み出しを行い、アナログデジタル（ＡＤ）変換を行うＡＤ変換部を含む読み出し部と、ゲートへの信号レベルに応じたダミー画素信号を上記読み出し部に供給するダミー画素と、を有し、上記読み出し部は、上記読み出し信号の電圧に応じた周波数のクロック信号を生成する電圧制御発振器と、上記電圧制御発振器が生成した上記クロック信号をカウントするプリカウンタと、上記プリカウンタの出力をカウントするカウンタと、を含み、上記第１の期間には、上記プリカウンタおよび上記カウンタのカウント動作はダウンまたはアップの第１の方向に動作し、上記第２の期間には、上記プリカウンタおよび上記カウンタのカウント動作はアップまたはダウンの第１の方向とは逆の第２の方向に動作し、上記ダミー画素のゲートに、第１の期間と第２の期間で異なるレベルの信号を印加し、上記カウンタに保持された値を上記電圧制御発振器の入力電圧と出力周波数の比であるＫｖ値として出力する第１の処理を行う。
【００１５】
本発明の第２の観点のカメラシステムは、固体撮像素子と、上記固体撮像素子の画素領域に入射光を導く光学系と、上記固体撮像素子が出力した出力信号を処理する信号処理部とを有し、上記固体撮像素子は、光電変換を行う複数の画素が行列状に配列された画素部と、第１の期間と第２の期間に上記画素部から複数の画素単位で画素信号の読み出しを行い、アナログデジタル（ＡＤ）変換を行うＡＤ変換部を含む読み出し部と、ゲートへの信号レベルに応じたダミー画素信号を上記読み出し部に供給するダミー画素と、を有し、上記読み出し部は、上記読み出し信号の電圧に応じた周波数のクロック信号を生成する電圧制御発振器と、上記電圧制御発振器が生成した上記クロック信号をカウントするプリカウンタと、上記プリカウンタの出力をカウントするカウンタと、を含み、上記第１の期間には、上記プリカウンタおよび上記カウンタのカウント動作はダウンまたはアップの第１の方向に動作し、上記第２の期間には、上記プリカウンタおよび上記カウンタのカウント動作はアップまたはダウンの第１の方向とは逆の第２の方向に動作し、上記ダミー画素のゲートに、第１の期間と第２の期間で異なるレベルの信号を印加し、上記カウンタに保持された値を上記電圧制御発振器の入力電圧と出力周波数の比であるＫｖ値として出力する第１の処理を行う。
【発明の効果】
【００１６】
ＶＣＯの性能に左右されず、高速にＡ／Ｄ変換を実行できることはもとより、ＰＬＬの入出力特性のばらつきを抑制することができ、ゲイン性のある縦筋の発生を防止することができる。
【図面の簡単な説明】
【００１７】
【図１】本発明の第１実施形態に係るＣＭＯＳイメージセンサの構成例を示す概略ブロック図である。
【図２】本発明の第１実施形態に係る画素回路の構成例を示す等価回路図である。
【図３】本発明の第１実施形態に係るカラム処理回路の構成例を示す概略ブロック図である。
【図４】本発明の第１実施形態に係るＶＣＯの構成例を示す等価回路図である。
【図５】本発明の第１実施形態に係るＶＣＯの入力電圧−出力周波数の関係を示す一例の図である。
【図６】図３の回路を制御するための１Ｈ期間分のタイミングチャートの概要を示す図である。
【図７】ＶＣＯの入力電圧と出力周波数の関係を示す図である。
【図８】ＰＬＬで基準点(ＶＲＳＴ、ＦＡＺ)を固定した場合のＶＳＬの電圧とＶＣＯの出力周波数の関係を示す図である。
【図９】本実施形態に係る第１の方法を説明するための図である。
【図１０】本実施形態に係る第２の方法を説明するための図である。
【図１１】本実施形態に係る第３の方法を適用したＣＭＯＳイメージセンサの要部構成を示す図である。
【図１２】図１０の回路を実際に動作させるシーケンスの一例を示す図である。
【図１３】本実施形態に係る第４の方法を適用したＣＭＯＳイメージセンサの要部構成を示す図である。
【図１４】図１３の回路を実際に動作させるシーケンスの一例を示す図である。
【図１５】本発明の実施形態に係る固体撮像素子が適用されるカメラシステムの構成の一例を示す図である。
【発明を実施するための形態】
【００１８】
以下、本発明の実施形態を図面に関連付けて説明する。
なお、説明は以下の順序で行う。
１．ＣＭＯＳイメージセンサの構成例
２．画素回路の構成例
３．カラム処理回路の構成例
４．図３の回路の基本動作
５．第１の方法の説明
６．第２の方法の説明
７．第３の方法の説明
８．第４の方法の説明
９．カメラシステムの構成例
【００１９】
＜１．ＣＭＯＳイメージセンサの構成例＞
図１は、本発明の第１の実施形態に係るＣＭＯＳイメージセンサの構成例を示す概略ブロック図である。図１には、ＣＭＯＳイメージセンサ１の主要部が図示されている。
【００２０】
本実施形態においては、基準入力電圧信号(ＶＡＺ)に対し、どのような条件であっても同一の出力周波数(ＦＡＺ)が出力するようにＶＣＯの出力周波数を初期化するＰＬＬループを搭載したＣＭＯＳイメージセンサを基本としている。
このＣＭＯＳイメージセンサまたはＶＣＯをＡＤ変換に使用したイメージセンサを使用した場合、Ｐ相、Ｄ相期間において、温度、電源電圧、プロセスばらつきに依存する。
これにより、ＶＣＯの入力電圧と出力周波数の傾き(Ｋｖ値)にバラつきが発生し、それがゲイン性のノイズになるおそれがある。
【００２１】
本実施形態のＣＭＯＳイメージセンサにおいては、このゲイン性のノイズを抑制するために以下の方法を採用した回路構成を有する。
その回路は、あらかじめ、全黒のダミー画素信号と任意の既知のレベルのダミー画素信号を準備し、２つの画素の差分をとることで各列のＫｖ値を求める回路であり、Ｋｖ値を求める方法として、下記の２つの方法を適用している。
第１は全黒のダミー画素信号と、全白のダミー画素信号を読み出す方法として、ダミーソースフォロワ回路のゲートに全白に相当する入力と、全黒に相当する信号を特定のタイミングでカラムに読み出す第１の方法である。
第２に、ＰＬＬループ内に特定の電圧を印加する回路を入れておき、必要に応じて任意の既知のレベルの電圧をＶＣＯに直接印加して、Ｋｖ値を検出する第２の方法である。
また、全黒のダミー画素信号と、任意の既知のレベル(以降、代表例として全白)のダミー画素信号はそれぞれ、読み出しフレームの頭に読み出し、Ｋｖ値を計算し、その結果を以降の画素読み出しの信号にフィードバックさせる第３の方法も適用可能である。
第１の方法および第２の方法からえられたＫｖ値を、ラインメモリに演算しやすい形で保持し、次の読み出し行以降の画像信号と掛け合わせることで、ゲイン性ノイズを除去する第３の方法である。
第３の方法のほかに、上記の方法で得られた各列のＫｖ値の平均値、中央値、または任意の最適値を求め、その値を、各列のＶＣＯに供給する電流源、またはそれ以外のＶＣＯを制御する信号に適切な値をフィードバックする。これにより、各列のＶＣＯのＫｖ値をフレーム周期でそろえるゲイン性ノイズを除去する第４の方法も適用可能である。
【００２２】
図１に図示する固体撮像素子としてのＣＭＯＳイメージセンサ１は、画素部１０、複数の画素回路１１、行選択回路１２、行駆動回路１３、カラム処理回路１４、および水平走査回路１５を有する。
ＣＭＯＳイメージセンサ１は、制御回路１６、デジタル信号処理回路（以下「ＤＰＵ」）１７、Ｉ／Ｏ部１８を有する。
【００２３】
画素部１０は、入射光を受光する画素領域である。画素部１０には、ｍ（行方向）×ｎ（列方向）個の画素回路１１がマトリクス状に配列されている。
【００２４】
各々の画素回路１１は、本実施形態においては、ベイヤー型に配列されている。各画素回路１１には、Ｇｒ（緑）、Ｒ（赤）、Ｂ（青）、およびＧｂ（緑）の何れかのカラーフィルタが配置され、各色のカラーフィルタに対応した色を検知する。
このとき、画素回路１１は、光電変換によって入射光を電荷（電子）に変換し、この電荷を電圧信号（読み出し信号）として垂直信号線ＬＶＳＬ（ｎ）上の出力ノードＮＤ１に出力する。
【００２５】
行選択回路１２は、制御回路１６から入力された行選択信号に基づいて、ｍ行目の画素回路１１を選択する。
【００２６】
行駆動回路１３は、行駆動回路１３から入力された行選択信号、および制御回路１６から入力された基準クロックＣＫに基づいて、ｍ行目の画素回路１１を駆動する。
【００２７】
カラム処理回路（読み出し部）１４は、ＡＤＣ回路１４１を垂直列（カラム）ごとに有する。ＡＤＣ回路１４１の個数は、列方向の画素回路１１の個数（ｎ個）と同数である。
【００２８】
ＡＤＣ回路１４１は、水平走査回路１５の制御に基づいて、画素回路１１から電圧信号を列毎に読み出す。この読み出された電圧信号ＶＳＬは、アナログ信号であるため、ＡＤＣ回路１４１は、相関二重サンプリング（Correlated Double Sampling、以下「ＣＤＳ」）処理を行う。これによって、アナログ信号がデジタル信号に変換（Ａ／Ｄ変換）される。
【００２９】
水平走査回路１５は、たとえば、シフトレジスタ等によって構成されている。水平走査回路１５は、制御回路１６から入力された基準クロックＣＫに基づいて、カラム処理回路１４のＡＤＣ回路１４１を列ごとに順次選択する。
【００３０】
制御回路１６（指示部）は、制御信号発生回路（以下「ＳＧ」）１６１、およびＳＧ１６１用のＰＬＬ（Phase Locked Loop）回路１６２を有する。
ＳＧ１６１は、ＰＬＬ回路１６２の位相制御によって、種々の制御信号を生成する。制御信号には、後述する、制御信号ＳＣＴＲ（指示信号）やカウントイネーブル信号ＳＣＥ（カウント開始信号、以下「ＣＥ信号ＳＣＥ」）、基準クロックＣＫ等が含まれる。
制御回路１６は、基準クロックＣＫを行選択回路１２、行駆動回路１３、および水平走査回路１５に出力する。制御回路１６は、制御信号ＳＣＴＲやＣＥ信号ＳＣＥ等をカラム処理回路１４に出力する。
【００３１】
ＤＰＵ１７は、カウンタ１４１６（図３参照）によるＰ相でのカウント値と、Ｄ相でのカウンタ１４１６によるカウント値との差分を求めることにより、画素部１０から読み出した本来の画像データを取得する。
【００３２】
＜２．画素回路の構成例＞
画素回路１１の回路構成例を図２に関連付けて説明する。
図２は、本発明の第１の実施形態に係る画素回路の構成例を示す等価回路図である。図２には、ｎ行ｍ列目の画素回路が図示されている。
【００３３】
図２に図示する画素回路１１は、たとえばフォトダイオードで形成された光電変換素子１１１、転送トランジスタ１１２、リセットトランジスタ１１３、増幅トランジスタ１１４、および選択トランジスタ１１５を有する。
【００３４】
光電変換素子１１１は、アノード側が接地（ＧＮＤ）され、カソード側が転送トランジスタ１１２のソースに接続されている。光電変換素子１１１は、入射光をその光量に応じて電荷（電子）に光電変換し、その電荷を蓄積する。
【００３５】
図２に図示する各々のトランジスタには、ｎチャネルの絶縁ゲート型電界効果トランジスタが一例として採用されている。
【００３６】
転送トランジスタ１１２は、光電変換素子１１１が蓄積した電荷をフローティングディフュージョンＦＤに転送するために、光電変換素子１１１のカソード側とＦＤとの間に接続されている。転送トランジスタ１１２のゲートには、転送信号線ＬＴＲＮ（ｍ）が接続されている。この転送信号線ＬＴＲＮ（ｍ）の一端は、行駆動回路１３に接続されている。
【００３７】
フローティングディフュージョンＦＤ（以下「ＦＤ」）には、転送トランジスタ１１２のドレイン、リセットトランジスタ１１３のソース、および増幅トランジスタ１１４のゲートが接続されている。
【００３８】
リセットトランジスタ１１３は、ＦＤの電位を電源電圧ＶＤＤにリセットするために、ＦＤと電源電圧ＶＤＤとの間に接続されている。リセットトランジスタ１１３のゲートには、リセット信号線ＬＲＳＴ（ｍ）が接続されている。このリセット信号線ＬＲＳＴ（ｍ）の一端は、行駆動回路１３に接続されている。
【００３９】
増幅トランジスタ１１４は、ドレインが電源電圧ＶＤＤに、ソースが選択トランジスタ１１５のドレインに接続されている。増幅トランジスタ１１４は、ＦＤの電位を増幅する。
【００４０】
選択トランジスタ１１５は、増幅トランジスタ１１４と直列接続となるようにドレインが増幅トランジスタ１１４のソースに接続され、ソースが垂直信号線ＬＶＳＬ（ｎ）に接続され、ゲートが選択信号線ＬＳＥＬ（ｍ）に接続されている。この選択信号線ＬＳＥＬ（ｍ）の一端は、行駆動回路１３に接続されている。
【００４１】
垂直信号線ＬＶＳＬ（ｎ）には、電流源１９およびダミー画素トランジスタ２０のソースが接続されており、増幅トランジスタ１１４と電流源１９とによって、ソースフォロワ回路が形成されている。垂直信号線ＬＶＳＬ（ｎ）の一端には、カラム処理回路１４が接続されている。
【００４２】
ダミー画素トランジスタ２０のドレインは信号線Ｌ２０に接続され、ゲートに全黒や全白に相当するダミー画素信号を垂直信号線ＬＶＳＬに出力可能なレベルのダミー信号（電圧）Ｖｄｆｓが、たとえば制御回路１６により供給される。
【００４３】
＜３．カラム処理回路の構成例＞
カラム処理回路１４の構成例を図３に関連付けて説明する。
図３は、本発明の第１の実施形態に係るカラム処理回路の構成例を示す概略ブロック図である。
図３には、垂直信号線ＬＶＳＬ（ｎ）に接続されたｍ行目の画素回路１１が図示され、転送信号線ＬＴＲＮ（ｍ）等が適宜省略されている。
【００４４】
図３に図示するカラム処理回路１４において、各ＡＤＣ回路１４１は、ＶＣＯ（クロック信号生成部）１４１１、プリカウンタ１４１２、位相比較器１４１３、チャージポンプ（ＣＰ）１４１４、およびローパルフィルタ（ＬＰＦ）１４１５を有する。
各ＡＤＣ回路１４１は、プリカウンタ１４１２の出力をカウントするカウンタ（ＣＮＴ）１４１６、キャパシタＣ１、およびクランプスイッチＳＷ１を有する。
【００４５】
画素回路１１の電圧信号が出力される出力ノードＮＤ１は、垂直信号線ＬＶＳＬ（ｎ）上に形成されている。キャパシタＣ１は、出力ノードＮＤ１に出力された電圧信号のＤＣ（直流）成分をカットするため、出力ノードＮＤ１とノードＮＤ２との間に接続されている。
【００４６】
ＶＣＯ１４１１の制御端子は、垂直信号線ＬＶＳＬ（ｎ）上のノードＮＤ２に接続されている。ＶＣＯ１４１１の出力端子は、プリカウンタ１４１２の入力端子に接続されている。
プリカウンタ１４１２の出力端子は、位相比較器１４１３の一方の入力端子およびカウンタ１４１６の入力端子に接続されている。カウンタ１４１６の出力端子は、水平転送信号線ＬＨＳＴに接続されている。
水平転送信号線ＬＨＳＴの本数Ｎは、カウンタ１４１６の個数に等しい。各水平転送信号線ＬＨＳＴの一端は、ＤＰＵ１７に共通に接続されている。
【００４７】
クランプスイッチＳＷ１は、ノードＮＤ２と信号線Ｌ１上のノードＮＤ３との間に接続されている。
【００４８】
［ＶＣＯ１４１１の構成例］
ＶＣＯ１４１１の構成例について説明する。
図４は、本発明の第１実施形態に係るＶＣＯの構成例を示す等価回路図である。
【００４９】
図４に図示するＶＣＯ１４１１は、本実施形態においては、リングオシレータ型のＶＣＯである。具体的には、ＶＣＯ１４１１は、３個のインバータ１４１１１〜１４１１３、電流量を可変できる定電流源１４１１４〜１４１１６、および比較器１４１１７を有する。
【００５０】
初段のインバータ１４１１１の入力端子は、ＶＣＯ１４１１の制御端子ＣＩＮに接続されている。この制御端子ＣＩＮは、垂直信号線ＬＶＳＬ（ｎ）上のノードＮＤ２（図３参照）に接続されている。
【００５１】
各インバータ１４１１１〜１４１１３は、出力が次段のインバータに入力されるようにリング状に接続されている。このとき、最終段のインバータ１４１１３の出力が初段のインバータ１４１１１にフィードバックされるように、ノードＮＤ４とノードＮＤ５とが接続されている。
【００５２】
各インバータ１４１１１〜１４１１３の第１電源接続端子は、電源電圧ＶＤＤに接続されている。各インバータ１４１１１〜１４１１３の第２電源接続端子は、定電流源１４１１４〜１４１１６に接続されている。
【００５３】
比較器１４１１７の入力端子は、ノードＮＤ５に接続され、比較器１４１１７の出力端子は、ＶＣＯ１４１１の出力端子ＣＯＵＴに接続されている。
【００５４】
［ＶＣＯ１４１１の動作例］
ＶＣＯ１４１１の動作例について説明する。
ＶＣＯ１４１１の制御端子ＣＩＮに画素回路１１から電圧信号（アナログ信号）ＳＶＳＬが供給されると、最終段のインバータ１４１１３は、初段のインバータ１４１１１に入力された信号と逆位相の信号を出力する。最終段のインバータ１４１１３の出力が初段のインバータ１４１１１の入力にフィードバックされることから、初段のインバータ１４１１１に入力された信号が発振する。
【００５５】
そして、比較器１４１１７は、たとえば、最終段のインバータ１４１１３の出力と接地電位とを比較し、ハイレベルの信号のみを出力する。
これにより、比較器１４１１７は、パルス状のクロック信号ＳＣＫを出力端子ＣＯＵＴに出力する。
【００５６】
なお、インバータの数は発振を可能にするため奇数個であればよく、好適な数（たとえば５個）のインバータをリング状に接続することができる。
【００５７】
このように、リングオシレータ型のＶＣＯ１４１１は、回路構成が簡潔となり、ＶＣＯ１４１１のレイアウト面積を縮小することができる。その結果、カラム処理回路のレイアウト面積が、電圧比較器を採用したものよりも小さくなるという利点がある。
【００５８】
図５は、本発明の第１の実施形態に係るＶＣＯの入力電圧−出力周波数の関係を示す一例の図である。
【００５９】
図５に図示するように、ＶＣＯ１４１１は、入力電圧Ｖが高い程、発振周波数Ｆが高いクロック信号ＳＣＫ（図４参照）を出力する。入力電圧Ｖが電圧Ｖ１〜Ｖ２の範囲では、入力電圧Ｖに対する出力周波数Ｆの変化の割合ＫＶＣＯ（＝ΔＦ／ΔＶ）は一定である。
すなわち、ＶＣＯ１４１１は、電圧Ｖ１〜Ｖ２の範囲において、入力電圧Ｖに比例した周波数Ｆのクロック信号ＳＣＫを生成する。
以下、入力電圧Ｖは、電圧Ｖ１〜Ｖ２の範囲であるものとする。
【００６０】
発振周波数Ｆは、図４に図示する定電流源１４１１４〜１４１１６の電流量を制御することによって調整することができる。この場合、制御回路１６が制御信号ＳＣＴＲＬを定電流源１４１１４〜１４１１６に出力することによって、定電流源１４１１４〜１４１１６の電流量が可変される。
【００６１】
ＶＣＯ１４１１は、上記したように、入力信号の電圧に比例した周波数のクロックを出力する。そして、比例定数がＫｖ値(Ｈｚ/Ｖ)となる。
プリカウンタ１４１２は、ＶＣＯ１４１１の出力クロックで動作する。プリカウンタ１４１２はスイッチＳＷ１がオンでＰＬＬループを形成するときの分周器も兼ねる。
位相比較器１４１３は、カラム外部から基準周波数を供給するＲｅｆクロック信号Ｆrefとプリカウンタ１４１２の出力の位相差を検出し、チャージポンプ１４１４を制御する。
チャージポンプ１４１４は、位相比較器１４１３の制御に応じてＶＣＯ１４１１の入力電圧を調整する。
ＬＰＦ１４１５は、チャージポンプ１４１４からの電流値を電圧に変換する。
スイッチＳＷ１は、必要に応じてＬＰＦ１４１５の)出力とＶＣＯ１４１１の入力を選択的に接続、切断するためのスイッチとして機能する。
カウンタ１４１６は、カウンタイネーブル信号ＳＣＥを受けて、プリカウンタ１４１２からの出力クロックで動作する。
プリカウンタ１４１２、カウンタ１４１６内部のラッチの値が列毎にＤＰＵ１７に転送される。
【００６２】
＜４．図３の回路の基本動作＞
図６は、図３の回路を制御するための１Ｈ期間分のタイミングチャートの概要を示す図である。
図６で示す制御期間は＜１＞〜＜６＞に分かれており、それぞれの期間での動作は下記の通りである。
【００６３】
＜１＞：画素リセット期間
リセットトランジスタ１１３を電圧Ｒｘを印加してＯＮ状態（Ｒｘ）にして、増幅トランジスタ１１４のゲート電圧を特定の電圧に設定する。
このとき、垂直信号線ＬＶＳＬ(2-1)の電圧ＶＳＬも、増幅トランジスタ１１４のゲート電圧に応じて特定の値(ＶＰ)に固定される。
【００６４】
＜２＞：画素リセット終了
電圧Ｒｘの印加が停止されてリセットトランジスタ１１３がＯＦＦになり、そのときのスイッチングノイズが増幅トランジスタ１１４のゲート電圧に混入する。
【００６５】
＜３＞ＰＬＬループ期間
スイッチＳＷ１をＯＮにして、ＰＬＬループを形成することで、ＶＣＯ１４１１の出力周波数が任意に設定した値(ＦＡＺ)に収束する。
この動作およびＤＣカット容量であるキャパシタＣ１により、画素リセットされた垂直信号線ＬＶＳＬの値（リセットゲートのスイッチングノイズにより、画素毎にばらつきがある）や、温度、電源電圧、プロセスばらつきに関係なく次にようになる。
すなわち、ＶＣＯ１４１１の出力周波数はプリカウンタ１４１２の分周比と、ＲｅｆクロックＣＫrefの周波数によって決まる一定の周波数ＦＡＺになる。
【００６６】
＜４＞：Ｐ相カウント期間
スイッチＳＷ１をＯＦＦにし、カウンタイネーブル信号ＳＣＥをハイレベルの状態にする。このとき、プリカウンタ１４１２の値も同時にリセットされ、カラム毎のプリカウンタ１４１２の値のズレによる誤差が発生しないようにする。
一定時間が経過したら、カウンタイネーブル信号ＳＣＥはローレベルになり、プリカウンタ１４１２とカウンタ１４１６の動作が停止する。このときのカウント値をＣＰとする。
【００６７】
＜５＞：転送ゲートＯＮ
転送ゲート１１２をＯＮ状態にして、フォトダイオード１１１に蓄積された電荷を増幅トランジスタ１１４のゲートに転送する。
転送された電荷により、増幅トランジスタ１１４のゲート電圧が変動するため、垂直信号線ＬＶＳＬの電圧ＶＳＬもあわせて変動する。
【００６８】
＜６＞：Ｄ相カウント期間
＜５＞のタイミングから、垂直信号線ＬＶＳＬの電圧ＶＳＬが落ち着くまで待って、再び、カウントイネーブル信号ＳＣＥをハイレベルの状態にする。
Ｄ相カウント期間では、Ｃｐとは逆の方向にプリカウンタ１４１２とカウンタ１４１６が動作する。
一定時間が経過したら、カウンタイネーブル信号ＳＣＥはローレベルになり、プリカウンタ１４１２とカウンタ１４１６の動作が停止する。
このときのカウント値をＣｄとし、ＣｐとＣｄの差、ΔＣの値がプリカウンタ１４１２とカウンタ１４１６内部のラッチ回路に保持され、水平走査回路１５の制御に従って、順番にＤＰＵ１７に転送される。
【００６９】
図７は、ＶＣＯの入力電圧と出力周波数の関係を示す図である。
図７は、電源電圧、温度、チップ内のトランジスタ（Ｔｒ）特性のばらつきにより、ＶＣＯ１４１１の入力電圧と出力周波数の比が大きく変動することを示している。
そのため、ＰＬＬループを用いない場合の入力に使える入力信号のレンジはＦＡＺを出力するときの速い（Ｆａｓｔ）条件の入力電圧からＶＣＯ１４１１として利用できる下限の周波数ＦＭＩＮを出力するときの遅い（Ｓｌｏｗ）条件の入力電圧までとなる。
【００７０】
図８は、ＰＬＬで基準点(ＶＲＳＴ、ＦＡＺ)を固定した場合のＶＳＬの電圧とＶＣＯの出力周波数の関係を示す図である。
図８は、図３の回路でＰＬＬループを実施した場合、ＶＳＬ電圧(ＤＣカット容量により、ＶＣＯと直接接続していない)とＶＣＯ出力周波数の関係を示したものである。
使える入力信号のレンジはＦＡＺを出力するときのＦａｓｔ条件の入力電圧からＶＣＯとして利用できる下限の周波数ＦＭＩＮを出力するときのＦａｓｔ条件の入力電圧までとなる。図７に示すように、ＰＬＬを使用しない条件の場合よりも、使用できる入力信号のレンジを広くすることが分かる。
【００７１】
ＶＳＬ電圧―ＶＣＯ出力周波数の関係が、線形である場合、任意のＶＳＬの電圧２点でのＶＣＯ出力周波数を検出し、その変化量の比をとることにより、Ｋｖ値を検出することができる。
このＫｖ値を出力される値にフィードバックすることで、温度、電源電圧、プロセスバラつきに依存しないＫｖ値を計算することが可能である。
以下、本実施形態の特徴的な第１から第４の方法を説明する。
【００７２】
＜５．第１の方法の説明＞
図９（Ａ）〜（Ｃ）は、本実施形態に係る第１の方法を説明するための図である。
図９（Ａ）は図６のＰＬＬループ期間＜３＞時の等価回路を、図９（Ｂ）は図６のＰ相カウント期間＜４＞時の等価回路を、図９（Ｃ）は図６の転送ゲートＯＮ＜５＞時の等価回路をそれぞれ示している。
【００７３】
この第１の方法では、ダミー画素トランジスタ２０のゲートに任意の電圧を印加することで、有効画素を読み出す場合と同じ条件化でのＫｖ値検出回路として動作する。
この第１の方法は、Ｐ相、Ｄ相カウント期間のそれぞれに、ダミーソースフォロワ（ダミー画素トランジスタ）２０のゲートに既知の任意の信号Ｖ’ＲＳＴ、Ｖ’ＭＩＮを印加する。
そして、前述のＡＤ変換のシーケンスに沿ってカウンタに保持されたΔＣをＫｖ値としてそのままＤＰＵ１７に転送する方法である。
【００７４】
この第１の方法によれば、以下の利点がある。
実際の動作と同じ条件でＫｖ値を検出できる。
カラム内部の回路構成をシンプルにすることができる。
実際の画素信号のレベルとＶＣＯ出力周波数間のＫｖ値を検出できる。
【００７５】
＜６．第２の方法の説明＞
図１０（Ａ）〜（Ｃ）は、本実施形態に係る第２の方法を説明するための図である。
図１０（Ａ）は図６のＰＬＬループ期間＜３＞時の等価回路を、図１０（Ｂ）は図６のＰ相カウント期間＜４＞時の等価回路を、図１０（Ｃ）は図６の転送ゲートＯＮ＜５＞時の等価回路をそれぞれ示している。
【００７６】
この第２の方法では、図６のＰＬＬループ期間＜３＞の動作は不要である。
第２の方法においては、図１０（Ｂ），（Ｃ）に示すように、スイッチＳＷ１がＯＦＦの状態でＶＣＯ１４１１に外部電圧ＥＶを印加するスイッチＳＷ２を追加することにより、ＶＣＯのＫｖ値を検出する回路として実現される。
【００７７】
本第２の方法によれば、以下の利点がある。
ＤＣカット容量Ｃ１を経由する図９の方法に対して、スイッチングノイズ等の影響がない。
そのため、ＣＤＳを実施する必要がなく、外部から２条件の入力電圧を印加するだけで、それぞれの出力周波数を直接検出でき、ＰＬＬループを作る必要がある図９の場合に比べ、時間がかからない。
ダミー画素トランジスタを経由しないため、ＶＣＯ単体のＫｖ値を検出できる。
【００７８】
上記第１の方法および第２の方法で取得したＫｖ値を実際の出力の値にフィードバックさせる方法について、第３の方法および第４の方法の２通りを以下に示す。
【００７９】
＜７．第３の方法の説明＞
図１１は、本実施形態に係る第３の方法を適用したＣＭＯＳイメージセンサの要部構成を示す図である。
本第３の方法を適用したＣＭＯＳイメージセンサ１Ａは、センサ内部、もしくは外部にラインメモリ(ＳＲＡＭ)３０を搭載し、第１および第２の方法で取得したＫｖ値を任意の演算しやすい形に(たとえば、標準のＫｖ値の何倍かという形にして)保持しておく。
そして、有効画素行が読み込まれた場合、各列の出力値と、このラインメモリに保持した値を演算器に通すことで、Ｋｖ値によるばらつきを補正することができる。
【００８０】
図１２は、図１０の回路を実際に動作させるシーケンスの一例を示す図である。
図１２に示すように、第３の方法においては、Ｋｖ検出用信号を垂直転送するＨタイミングの次のＨタイミングで水平転送を行い、ＤＰＵ１７にＫｖ検出用信号を取り込む。
そこで、Ｋｖ値を演算子３１、ラインメモリ３０に取り込んだ上で、次のラインで、画素からの信号に対し、補正値(たとえば基準のＫｖ値を各列のＫｖ値で割ったもの)をかけることにより、Ｋｖ値のばらつきに対する補正を行うことができる。
【００８１】
本第３の方法によれば、以下の利点がある。
カラム毎に補正をすることができるため、ゲイン性縦筋が補正できる。
ＤＰＵ内部の処理なので、Ｋｖ値を検出した次のフレームで反映させることができる。
【００８２】
＜８．第４の方法の説明＞
図１３は、本実施形態に係る第４の方法を適用したＣＭＯＳイメージセンサの要部構成を示す図である。
図１３に示すように、第４の方法においては。カラム毎のプロセスばらつきが問題にならない前提で、検出したカラムアレイのＫｖ値から平均値、中央値、もしくは任意の設定値を計算し、その値を基にして、ＶＣＯ１４１１を制御する。
ここで、ＶＣＯ１４１１を制御する方法としては以下のように行う。
たとえば、ＶＣＯが奇数個のインバータで構成されたリングオシレータの場合は、各インバータのバイアス電流量、もしくはインバータのトランジスタＴｒのサイズを制御することで、インバータ内部のトランジスタＴｒのｇｍを調節する。
もしくは、インバータの入出力に接続している負荷容量の値を調節することでＶＣＯのＫｖ値を調節することができる。
【００８３】
図１４は、図１３の回路を実際に動作させるシーケンスの一例を示す図である。
図１４に示すように、第４の方法においては、ＤＰＵ１７まで入ったＫｖ検出用信号の１Ｈ分のアレイのうちの一部(もしくは全部)から、ＶＣＯ１４１１のＫｖ値の制御値を計算する。
次のラインで制御値をＫｖ値制御回路４０に反映させ、ＶＣＯのＫｖ値を直接補正することで、このラインの画素信号をＡＤ変換する際に、補正をかけることができる。
【００８４】
本第４の方法によれば、以下の利点がある。
ラインメモリが不要になる
カラムによるＡＤ変換の段階で補正がかかるため、後段で複雑な演算処理をする必要がない。
【００８５】
以上説明したように、本実施形態によれば、以下の効果を得ることができる。
ＶＣＯを使ったＡＤ変換器をもつイメージセンサの問題点として考えられる時間的、空間的なｋｖ値バラつきを抑制することができる。
ｋｖ値バラつきによって発生されると思われる出力画像のゲイン性の縦筋ノイズ、および、フレームごとの明るさのバラつきが軽減された、ノイズもしくは画面のちらつきのない映像を出す撮像素子を製造することができる。
本実施形態によれば、撮像素子の段階でノイズの軽減を実現させることができるので、チップ後段の回路、もしくはブロックで、補正回路を別途搭載する必要がなくなり、回路構成を簡便にすることができる。
そのため、後段の信号処理システムのチップ面積、消費電力の削減、信号処理にかかるタイムラグの削減に寄与できる。
本実施形態によれば、プロセスばらつきによるＫｖ値の影響が軽減するため、歩留まりの向上が期待できる。
また。温度、電源電圧の変動によるＫｖ値の影響が軽減するので、過酷な条件での用途にも適応できる。
また、本実施形態は、従来の技術で作製できる回路の組み合わせ、動作シーケンスで実現させており、回路規模についても、この発明をセンサに搭載することは容易な大きさである。
本実施形態によれば、Ｒａｍｐ波とコンパレータを用いた逐次比較形のＡＤ変換器よりも、高速、高精度のＡＤ変換が可能であるＶＣＯを使ったＡＤ変換器をもつ撮像素子の実用化が期待できる。
【００８６】
このような効果を有する固体撮像素子は、デジタルカメラやビデオカメラの撮像デバイスとして適用することができる。
【００８７】
＜９．カメラシステムの構成例＞
図１５は、本発明の実施形態に係る固体撮像素子が適用されるカメラシステムの構成の一例を示す図である。
【００８８】
本カメラシステム２００は、図１５に示すように、本実施形態に係る固体撮像素子１００が適用可能な撮像デバイス２１０を有する。
カメラシステム２００は、撮像デバイス２１０の画素領域に入射光を導く（被写体像を結像する）光学系として、たとえば入射光（像光）を撮像面上に結像させるレンズ２２０を有する。
さらに、カメラシステム２００は、撮像デバイス２１０を駆動する駆動回路(ＤＲＶ)２３０と、撮像デバイス２１０の出力信号を処理する信号処理回路(ＰＲＣ)２４０と、を有する。
【００８９】
駆動回路２３０は、撮像デバイス２１０内の回路を駆動するスタートパルスやクロックパルスを含む各種のタイミング信号を生成するタイミングジェネレータ(図示せず)を有し、所定のタイミング信号で撮像デバイス２１０を駆動する。
【００９０】
また、信号処理回路２４０は、撮像デバイス２１０の出力信号に対して所定の信号処理を施す。
信号処理回路２４０で処理された画像信号は、たとえばメモリなどの記録媒体に記録される。記録媒体に記録された画像情報は、プリンタなどによってハードコピーされる。また、信号処理回路２４０で処理された画像信号を液晶ディスプレイ等からなるモニターに動画として映し出される。
【００９１】
上述したように、デジタルスチルカメラ等の撮像装置において、撮像デバイス２１０として、先述した固体撮像素子１００を搭載することで、高精度なカメラが実現できる。
【符号の説明】
【００９２】
１…ＣＭＯＳイメージセンサ、１０…画素部、１１…画素回路、１２…行選択回路、１３…行駆動回路、１４…カラム処理回路、１５…水平走査回路、１６…制御回路、１７…ＤＰＵ、１９…電流源、２０…ダミー画素トランジスタ、１１１…光電変換素子、１１２…転送トランジスタ、１１３…リセットトランジスタ、１１４…増幅トランジスタ、１１５…選択トランジスタ、１４１…ＡＤＣ回路、１４１１…ＶＣＯ、１４１２…プリカウンタ、１４１３…位相比較器、１４１４…チャージポンプ、１４１５…ローパスフィルタ（ＬＰＦ）、１４１６…カウンタ、２００・・・カメラシステム、２１０・・・撮像デバイス、３２０・・・レンズ、２３０・・・駆動回路、２４０・・・信号処理回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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