(57)【要約】【課題】レベルシフト回路の出力信号のノイズを低減する。【解決手段】一つの実施形態によれば、レベルシフト回路は第一及び第二のレベル変換部が設けられる。第一の出力加速回路は、レベルシフトされた第一の入力信号の立ち上りエッジを制御し、信号変化部分が多段階に分割された第一の信号を生成する。第二の出力加速回路は、レベルシフトされた第一の入力信号の立ち下りエッジを制御し、信号変化部分が多段階に分割された第二の信号を生成する。第三の出力加速回路は、レベルシフトされた第二の入力信号の立ち上りエッジを制御し、信号変化部分が多段階に分割された第三の信号を生成する。第四の出力加速回路は、レベルシフトされた第二の入力信号の立ち下りエッジを制御し、信号変化部分が多段階に分割された第四の信号を生成する。【選択図】  図２
2012170030.tif 000002
【特許請求の範囲】
【請求項１】
第一及び第二の高電位側電源が供給され、第一の入出力端子を介して第一の入力信号が入力され、前記第一の入力信号をレベルシフトした第一の出力信号を第二の入出力端子を介して出力する第一のレベル変換部と、前記第一及び第二の高電位側電源が供給され、前記第二の入出力端子を介して第二の入力信号が入力され、前記第二の入力信号をレベルシフトした第二の出力信号を前記第一の入出力端子を介して出力する第二のレベル変換部とを有するレベルシフト回路であって、
前記第一のレベル変換部は、
前記第一の入力信号をレベルシフトする第一の変換回路と、
レベルシフトされた前記第一の入力信号が入力され、レベルシフトされた前記第一の入力信号の立ち上りエッジを制御する第一の信号を生成する第一の出力加速回路と、
レベルシフトされた前記第一の入力信号が入力され、レベルシフトされた前記第一の入力信号の立ち下りエッジを制御する第二の信号を生成する第二の出力加速回路と
を具備し、
前記第二のレベル変換部は、
前記第二の入力信号をレベルシフトする第二の変換回路と、
レベルシフトされた前記第二の入力信号が入力され、レベルシフトされた前記第二の入力信号の立ち上りエッジを制御する第三の信号を生成する第三の出力加速回路と、
レベルシフトされた前記第二の入力信号が入力され、レベルシフトされた前記第二の入力信号の立ち下りエッジを制御する第四の信号を生成する第四の出力加速回路と
を具備し、
前記第一の信号の信号変化部分は分割され、分割された前記第一の信号の信号変化部分の傾きは前記第一の入力信号の立ち上りエッジよりも急峻で、前記第二の信号の信号変化部分は分割され、分割された前記第二の信号の信号変化部分の傾きは前記第一の入力信号の立ち下りエッジよりも急峻で、前記第三の信号の信号変化部分は分割され、分割された前記第三の信号の信号変化部分の傾きは前記第二の入力信号の立ち上りエッジよりも急峻で、前記第四の信号の信号変化部分は分割され、分割された前記第四の信号の信号変化部分の傾きは前記第二の入力信号の立ち下りエッジよりも急峻であることを特徴とするレベルシフト回路。
【請求項２】
前記第一乃至四の信号の信号変化部分は、３段階に分割されることを特徴とする請求項１に記載のレベルシフト回路。
【請求項３】
レベルシフトされた前記第一の入力信号が入力される第一の制御回路、レベルシフトされた前記第一の入力信号が入力される第二の制御回路、レベルシフトされた前記第二の入力信号が入力される第三の制御回路、及びレベルシフトされた前記第二の入力信号が入力される第四の制御回路を更に具備し、
前記第一の制御回路は、レベルシフトされた前記第一の入力信号に基づいて前記第一の信号の信号変化部分を分割し、
前記第二の制御回路は、レベルシフトされた前記第一の入力信号に基づいて前記第二の信号の信号変化部分を分割し、
前記第三の制御回路は、レベルシフトされた前記第二の入力信号に基づいて前記第三の信号の信号変化部分を分割し、
前記第四の制御回路は、レベルシフトされた前記第二の入力信号に基づいて前記第四の信号の信号変化部分を分割する
ことを特徴とする請求項１に記載のレベルシフト回路。
【請求項４】
前記第一のレベル変換部は、レベルシフトされた前記第一の入力信号が入力される第一のバッファと、前記第一のバッファの出力側と前記第二の入出力端子の間に設けられる第一の抵抗とを更に具備し、
前記第二のレベル変換部は、レベルシフトされた前記第二の入力信号が入力される第二のバッファと、前記第二のバッファの出力側と前記第一の入出力端子の間に設けられる第二の抵抗とを更に具備し、
前記第一のバッファは前記第一の入力信号のハイレベル期間、前記第一の入力信号をドライブ動作し、
前記第二のバッファは前記第二の入力信号のハイレベル期間、前記第二の入力信号をドライブ動作する
ことを特徴とする請求項１乃至３のいずれか１項に記載のレベルシフト回路。
【請求項５】
第一及び第二の高電位側電源が供給され、第一の入出力端子を介して第一の入力信号が入力され、前記第一の入力信号をレベルシフトした第一の出力信号を第二の入出力端子を介して出力する第一のレベル変換部と、前記第一及び第二の高電位側電源が供給され、前記第二の入出力端子を介して第二の入力信号が入力され、前記第二の入力信号をレベルシフトした第二の出力信号を前記第一の入出力端子を介して出力する第二のレベル変換部とを有するレベルシフト回路であって、
前記第一のレベル変換部は、
前記第一の入力信号をレベルシフトする第一の変換回路と、
レベルシフトされた前記第一の入力信号が入力され、レベルシフトされた前記第一の入力信号の立ち上りエッジを制御する第一の信号を生成する第一の出力加速回路と、
レベルシフトされた前記第一の入力信号が入力され、レベルシフトされた前記第一の入力信号の立ち下りエッジを制御する第二の信号を生成する第二の出力加速回路と、
前記第一及び第二の出力加速回路の出力側に配置され、直列接続される第一の複数の抵抗を有し、前記第一の複数の抵抗を選択して抵抗値を変化させることにより、レベルシフトされた前記第一の入力信号の立ち上りエッジ及び立ち下りエッジの傾きを調整する第一の可変抵抗部と
を具備し、
前記第二のレベル変換部は、
前記第二の入力信号をレベルシフトする第二の変換回路と、
レベルシフトされた前記第二の入力信号が入力され、レベルシフトされた前記第二の入力信号の立ち上りエッジを制御する第三の信号を生成する第三の出力加速回路と、
レベルシフトされた前記第二の入力信号が入力され、レベルシフトされた前記第二の入力信号の立ち下りエッジを制御する第四の信号を生成する第四の出力加速回路と、
前記第三及び第四の出力加速回路の出力側に配置され、直列接続される第二の複数の抵抗を有し、前記第二の複数の抵抗を選択して抵抗値を変化させることにより、レベルシフトされた前記第二の入力信号の立ち上りエッジ及び立ち下りエッジの傾きを調整する第二の可変抵抗部と
を具備することを特徴とするレベルシフト回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、レベルシフト回路に関する。
【背景技術】
【０００２】
ＣＭＯＳ（Complementary Metal Oxide Semiconductor）などから構成され、論理回路や順序回路を備える半導体集積回路（ＬＳＩ）には、異なる高電位側電源間で、信号レベルをレベルシフトするレベルシフト回路が設けられる。レベルシフト回路には、一方向だけ信号を流す片方向タイプのものと、両方向に信号を流す２電源双方向タイプのものとがある。
【０００３】
近年、民生用機器及び産業用機器の高機能化、高速化、多電源化の進展に伴い、２電源双方向タイプのレベルシフト回路が多数用いられている。２電源双方向タイプのレベルシフト回路では、方向切り替え信号（ＤＩＲ制御信号）が不要なタイプで、高速動作ができるものが要求される。この高速動作に対応するために駆動能力の高い出力加速回路を設けた場合、レベルシフト回路の出力信号にアンダーシュートやオーバーシュートが発生し、レベルシフトされた出力信号のノイズレベルが増大するという問題点がある。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】米国特許出願公開第２００８／０１６４９３２号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明は、出力信号のノイズを低減することができるレベルシフト回路を提供することにある。
【課題を解決するための手段】
【０００６】
一つの実施形態によれば、レベルシフト回路は、第一のレベル変換部及び第二の変換回路が設けられる。第一のレベル変換部は、第一及び第二の高電位側電源が供給され、第一の入出力端子を介して第一の入力信号が入力され、第一の入力信号をレベルシフトした第一の出力信号を第二の入出力端子を介して出力する。第二の変換回路は、第一及び第二の高電位側電源が供給され、第二の入出力端子を介して第二の入力信号が入力され、第二の入力信号をレベルシフトした第二の出力信号を第一の入出力端子を介して出力する。第一のレベル変換部は、第一の変換回路、第一の出力加速回路、及び第二の出力加速回路が設けられる。第一の変換回路は、第一の入力信号をレベルシフトする。第一の出力加速回路は、レベルシフトされた第一の入力信号が入力され、レベルシフトされた第一の入力信号の立ち上りエッジを制御する第一の信号を生成する。第二の出力加速回路は、レベルシフトされた第一の入力信号が入力され、レベルシフトされた第一の入力信号の立ち下りエッジを制御する第二の信号を生成する。前記第二のレベル変換部は、第二の変換回路、第三の出力加速回路、及び第四の出力加速回路が設けられる。第二の変換回路は、第二の入力信号をレベルシフトする。第三の出力加速回路は、レベルシフトされた第二の入力信号が入力され、レベルシフトされた第二の入力信号の立ち上りエッジを制御する第三の信号を生成する。第四の出力加速回路は、レベルシフトされた第二の入力信号が入力され、レベルシフトされた第二の入力信号の立ち下りエッジを制御する第四の信号を生成する。第一の信号の信号変化部分は分割され、分割された第一の信号の信号変化部分の傾きは第一の入力信号の立ち上りエッジよりも急峻で、第二の信号の信号変化部分は分割され、分割された第二の信号の信号変化部分の傾きは第一の入力信号の立ち下りエッジよりも急峻で、第三の信号の信号変化部分は分割され、分割された第三の信号の信号変化部分の傾きは第二の入力信号の立ち上りエッジよりも急峻で、第四の信号の信号変化部分は分割され、分割された第四の信号の信号変化部分の傾きは第二の入力信号の立ち下りエッジよりも急峻である。
【図面の簡単な説明】
【０００７】
【図１】第一の実施形態に係るレベルシフト回路と電源システムの関係を説明する図である。
【図２】第一の実施形態に係るレベルシフト回路の構成を示す回路図である。
【図３】第一の実施形態に係る比較例のレベルシフト回路の構成を示す回路図である。
【図４】第一の実施形態に係るレベルシフト回路の動作を示すタイミングチャートである。
【図５】第一の実施形態に係る比較例のレベルシフト回路の動作を示すタイミングチャートである。
【図６】第一の実施形態に係るレベルシフト回路の出力信号のノイズレベルを説明する図である。
【図７】第二の実施形態に係るレベルシフト回路の構成を示す回路図である。
【図８】第二の実施形態に係る可変抵抗部の構成を示す回路図である。
【発明を実施するための形態】
【０００８】
以下本発明の実施形態について図面を参照しながら説明する。
【０００９】
（第一の実施形態）
まず、本発明の第一の実施形態に係るレベルシフト回路について、図面を参照して説明する。図１はレベルシフト回路と電源システムの関係を説明する図である。図２はレベルシフト回路の構成を示す回路図である。図３は比較例のレベルシフト回路の構成を示す回路図である。本実施形態では、多段階に分割して出力加速回路を動作させることにより、レベルシフトされた出力信号のノイズレベルを低減している。
【００１０】
図１に示すように、レベルシフト回路９０は、第一の高電位側電源である高電位側電源Ｖｃｃａが供給されるＶｃｃａシステム７０と第二の高電位側電源である高電位側電源Ｖｃｃｂが供給されるＶｃｃｂシステム８０の間に設けられる。
【００１１】
レベルシフト回路９０は切り替え信号（ＤＩＲ制御信号）が不要で、出力加速回路（１ショット回路とも呼称される）の制御機能を有する２電源双方向レベルシフト回路である。出力加速回路を用いることにより、レベルシフト回路９０の高速動作（転送レートの高速化）が可能となる。
【００１２】
レベルシフト回路９０は、Ｖｃｃａシステム７０から出力される信号が入力信号Ｓｉｎ１（第一の入力信号）として入力され、入力信号Ｓｉｎ１をレベルシフト及び加速化して出力信号Ｓｏｕｔ１（第一の出力信号）をＶｃｃｂシステム８０に出力する。レベルシフト回路９０は、Ｖｃｃｂシステム８０から出力される信号が入力信号Ｓｉｎ２（第二の入力信号）として入力され、入力信号Ｓｉｎ２をレベルシフト及び加速化して出力信号Ｓｏｕｔ２（第二の出力信号）をＶｃｃａシステム７０に出力する。
【００１３】
ここで、高電位側電源Ｖｃｃａと高電位側電源Ｖｃｃｂの組み合わせや立ち上げ順序には制限がない。高電位側電源Ｖｃｃａと高電位側電源Ｖｃｃｂは、異なる電圧に設定され、例えば１．２乃至３．６Ｖの範囲にそれぞれ設定される。
【００１４】
図２に示すように、レベルシフト回路９０には、第一のレベル変換部であるレベル変換部１、第二のレベル変換部であるレベル変換部２、第一の入出力端子である入出力端子Ｐｉｏａ、及び第二の入出力端子である入出力端子Ｐｉｏｂが設けられる。
【００１５】
入出力端子Ｐｉｏａは、Ｖｃｃａシステム７０から出力される入力信号Ｓｉｎ１をレベル変換部１に伝送し、レベル変換部２でレベルシフト及び加速化された出力信号Ｓｏｕｔ２をＶｃｃａシステム７０に伝送する。入出力端子Ｐｉｏｂは、Ｖｃｃｂシステム８０から出力される入力信号Ｓｉｎ２をレベル変換部２に伝送し、レベル変換部１でレベルシフト及び加速化された出力信号Ｓｏｕｔ１をＶｃｃｂシステム８０に伝送する。
【００１６】
レベル変換部１には、変換回路１１、出力加速回路１２、制御回路１３、出力加速回路１４、制御回路１５、バッファＢＵＦＦ１、バッファＢＵＦＦ２、抵抗Ｒ１、Ｐｃｈ  ＭＯＳトランジスタＰＭＴ１、及びＮｃｈ  ＭＯＳトランジスタＮＭＴ１が設けられる。
【００１７】
バッファＢＵＦＦ１には、高電位側電源Ｖｃｃａが供給される。出力加速回路１２、制御回路１３、出力加速回路１４、制御回路１５、バッファＢＵＦＦ２、Ｐｃｈ  ＭＯＳトランジスタＰＭＴ１、及びＮｃｈ  ＭＯＳトランジスタＮＭＴ１には、高電位側電源Ｖｃｃｂが供給される。変換回路１１には、高電位側電源Ｖｃｃａ及び高電位側電源Ｖｃｃｂが供給される。
【００１８】
バッファＢＵＦＦ１は、入出力端子Ｐｉｏａと変換回路１１の間に設けられ、入出力端子Ｐｉｏａを介して入力される入力信号Ｓｉｎ１をドライブする。変換回路１１は、バッファＢＵＦＦ１とノードＮ１の間に設けられ、入力信号Ｓｉｎ１をレベルシフトした信号Ｓｈｋ１を生成する。
【００１９】
第一の出力加速回路としての出力加速回路１２は、ノードＮ１とＰｃｈ  ＭＯＳトランジスタＰＭＴ１のゲートの間に設けられる。出力加速回路１２は、信号Ｓｈｋ１が入力され、信号Ｓｈｋ１（レベルシフトされた入力信号Ｓｉｎ１）の立ち上りエッジを制御する信号Ｓ１を生成する。第一の制御回路としての制御回路１３は、信号Ｓａが入力され、信号Ｓａに基づいて出力加速回路１２を多段階に分割して動作させる制御信号Ｓｓｇ１（第一の制御信号）を出力加速回路１２に出力する。信号Ｓａには、例えば信号Ｓｈｋ１が用いられる。
【００２０】
第二の出力加速回路としての出力加速回路１４は、ノードＮ１とＮｃｈ  ＭＯＳトランジスタＮＭＴ１のゲートの間に設けられる。出力加速回路１４は、信号Ｓｈｋ１が入力され、信号Ｓｈｋ１（レベルシフトされた入力信号Ｓｉｎ１）の立ち下りエッジを制御する信号Ｓ２を生成する。第二の制御回路としての制御回路１５は、信号Ｓａが入力され、信号Ｓａに基づいて出力加速回路１４を多段階に分割して動作させる制御信号Ｓｓｇ２（第二の制御信号）を出力加速回路１４に出力する。
【００２１】
バッファＢＵＦＦ２は、ノードＮ１と抵抗Ｒ１の一端の間に設けられ、信号Ｓｈｋ１（レベルシフトされた入力信号Ｓｉｎ１）がハイレベル期間に信号Ｓｈｋ１をドライブする。抵抗Ｒ１は、他端がノードＮ２に接続される。
【００２２】
Ｐｃｈ  ＭＯＳトランジスタＰＭＴ１は、ソースに高電位側電源Ｖｃｃｂが供給され、ゲートに信号Ｓ１が入力され、ドレインがノードＮ２に接続される。Ｐｃｈ  ＭＯＳトランジスタＰＭＴ１は、出力加速回路１２及び制御回路１３により生成された信号Ｓ１に基づいてオン・オフ動作する。
【００２３】
Ｎｃｈ  ＭＯＳトランジスタＮＭＴ１は、ドレインがノードＮ２に接続され、ゲートに信号Ｓ２が入力され、ソースが低電位側電源（接地電位）Ｖｓｓに接続される。Ｎｃｈ  ＭＯＳトランジスタＮＭＴ１は、出力加速回路１４及び制御回路１５により生成された信号Ｓ２に基づいてオン・オフ動作する。
【００２４】
ノードＮ２では、Ｐｃｈ  ＭＯＳトランジスタＰＭＴ１のドレイン側から出力される信号、Ｎｃｈ  ＭＯＳトランジスタＮＭＴ１のドレイン側から出力される信号、及び抵抗Ｒ１を介してバッファＢＵＦＦ２から出力される信号が統合され出力信号Ｓｏｕｔ１として入出力端子Ｐｉｏｂを介して出力される。
【００２５】
レベル変換部２には、変換回路２１、出力加速回路２２、制御回路２３、出力加速回路２４、制御回路２５、バッファＢＵＦＦ３、バッファＢＵＦＦ４、抵抗Ｒ２、Ｐｃｈ  ＭＯＳトランジスタＰＭＴ２、及びＮｃｈ  ＭＯＳトランジスタＮＭＴ２が設けられる。
【００２６】
バッファＢＵＦＦ３には、高電位側電源Ｖｃｃｂが供給される。出力加速回路２２、制御回路２３、出力加速回路２４、制御回路２５、バッファＢＵＦＦ４、Ｐｃｈ  ＭＯＳトランジスタＰＭＴ２、及びＮｃｈ  ＭＯＳトランジスタＮＭＴ２には、高電位側電源Ｖｃｃａが供給される。変換回路２１には、高電位側電源Ｖｃｃａ及び高電位側電源Ｖｃｃｂが供給される。
【００２７】
バッファＢＵＦＦ３は、入出力端子Ｐｉｏｂと変換回路２１の間に設けられ、入出力端子Ｐｉｏｂを介して入力される入力信号Ｓｉｎ２をドライブする。変換回路２１は、バッファＢＵＦＦ３とノードＮ３の間に設けられ、入力信号Ｓｉｎ２をレベルシフトした信号Ｓｈｋ２を生成する。
【００２８】
第三の出力加速回路としての出力加速回路２２は、ノードＮ３とＰｃｈ  ＭＯＳトランジスタＰＭＴ２のゲートの間に設けられる。出力加速回路２２は、信号Ｓｈｋ２が入力され、信号Ｓｈｋ２（レベルシフトされた入力信号Ｓｉｎ２）の立ち上りエッジを制御する信号Ｓ３を生成する。第三の制御回路としての制御回路２３は、信号Ｓｂが入力され、信号Ｓｂに基づいて出力加速回路２２を多段階に分割して動作させる制御信号Ｓｓｇ３（第三の制御信号）を出力加速回路２２に出力する。信号Ｓｂには、例えば信号Ｓｈｋ２が用いられる。
【００２９】
第四の出力加速回路としての出力加速回路２４は、ノードＮ３とＮｃｈ  ＭＯＳトランジスタＮＭＴ２のゲートの間に設けられる。出力加速回路２４は、信号Ｓｈｋ２が入力され、信号Ｓｈｋ２（レベルシフトされた入力信号Ｓｉｎ２）の立ち下りエッジを制御する信号Ｓ４を生成する。第四の制御回路としての制御回路２５は、信号Ｓｂが入力され、信号Ｓｂに基づいて出力加速回路２４を多段階に分割して動作させる制御信号Ｓｓｇ４（第四の制御信号）を出力加速回路２４に出力する。
【００３０】
バッファＢＵＦＦ４は、ノードＮ３と抵抗Ｒ２の一端の間に設けられ、信号Ｓｈｋ２（レベルシフトされた入力信号Ｓｉｎ２）がハイレベル期間に信号Ｓｈｋ２をドライブする。抵抗Ｒ２は、他端がノードＮ４に接続される。
【００３１】
Ｐｃｈ  ＭＯＳトランジスタＰＭＴ２は、ソースに高電位側電源Ｖｃｃａが供給され、ゲートに信号Ｓ３が入力され、ドレインがノードＮ４に接続される。Ｐｃｈ  ＭＯＳトランジスタＰＭＴ２は、出力加速回路２２及び制御回路２３により生成された信号Ｓ３に基づいてオン・オフ動作する。
【００３２】
Ｎｃｈ  ＭＯＳトランジスタＮＭＴ２は、ドレインがノードＮ４に接続され、ゲートに信号Ｓ４が入力され、ソースが低電位側電源（接地電位）Ｖｓｓに接続される。Ｎｃｈ  ＭＯＳトランジスタＮＭＴ２は、出力加速回路２４及び制御回路２５により生成された信号Ｓ４に基づいてオン・オフ動作する。
【００３３】
ノードＮ４では、Ｐｃｈ  ＭＯＳトランジスタＰＭＴ２のドレイン側から出力される信号、Ｎｃｈ  ＭＯＳトランジスタＮＭＴ２のドレイン側から出力される信号、及び抵抗Ｒ２を介してバッファＢＵＦＦ４から出力される信号が統合され出力信号Ｓｏｕｔ２として入出力端子Ｐｉｏａを介して出力される。
【００３４】
図３に示すように、比較例のレベルシフト回路１００には、第一のレベル変換部であるレベル変換部１ａ、第二のレベル変換部であるレベル変換部２ａ、入出力端子Ｐｉｏａ、及び入出力端子Ｐｉｏｂが設けられる。レベルシフト回路１００は、レベル変換部の構成が本実施形態のレベルシフト回路９０と異なる。このため、異なる点のみ説明する。
【００３５】
レベル変換部１ａには、制御回路１３及び制御回路１５が設けられていない。レベル変換部２ａには、制御回路２３及び制御回路２５が設けられていない。出力加速回路１２は信号Ｓ１ａを生成する。出力加速回路１４は信号Ｓ２ａを生成する。出力加速回路２２は信号Ｓ３ａを生成する。出力加速回路２４は信号Ｓ４ａを生成する。
【００３６】
次に、レベルシフト回路の動作について図４乃至６を参照して説明する。ここでは、高電位側電源Ｖｃｃａ電圧を１．８Ｖとし、高電位側電源Ｖｃｃｂを３．３Ｖとした場合の本実施形態のレベル変換部１と比較例のレベル変換部１ａの動作を例にして説明する。
【００３７】
図４は本実施形態のレベルシフト回路の動作を示すタイミングチャートである。図４では、信号Ｓ１の立ち下り（信号変化部分）を３段階に分割し、信号Ｓ２の立ち上り（信号変化部分）を３段階に分割している。
【００３８】
図４に示すように、本実施形態のレベルシフト回路９０では、入力信号Ｓｉｎ１がローレベルからハイレベルに変化して時間Ｔ１後、出力加速回路１２から出力される信号Ｓ１は制御回路１３から出力される制御信号Ｓｓｇ１により、立ち下りが３段階に分割される。具体的には、まず時間Ｔｆ１の間にハイレベルから立ち下り、時間Ｔｈ１の間一定な電圧を維持し、時間Ｔｆ２の間に立ち下り、時間Ｔｈ２の間一定な電圧を維持し、時間Ｔｆ３の間にローレベルに立ち下がる。なお、時間Ｔｆ１乃至３の立ち下りの傾きの絶対値は、入力信号Ｓｉｎ１の立ち上りの傾きの絶対値よりも大きく設定される（急峻に設定される）。
【００３９】
信号Ｓ１の立ち下りを３段階に分割することにより、Ｐｃｈ  ＭＯＳトランジスタＰＭＴ１がオンするときのオーバーシュートを大幅に低減することができる（オーバーシュート電圧Ｖｏｓ１）。また、所定のハイレベルに戻るまでの時間も大幅に短縮化することができる（時間Ｔ２）。ここで、時間Ｔｈ１及びＴｈ２の間は、一定な電圧に設定しているが必ずしもこれに限定されるものではない。例えば電圧上昇率変化を緩慢にする設定などを採用してもよい。
【００４０】
出力加速回路１２のローレベル期間とバッファＢＵＦＦ２がドライブ動作する期間は、所定のハイレベルを維持する。
【００４１】
入力信号Ｓｉｎ１がハイレベルからローレベルに変化して時間Ｔ１１後、出力加速回路１４から出力される信号Ｓ２は制御回路１５から出力される制御信号Ｓｓｇ２により、立ち上りが３段階に分割される。具体的には、まず時間Ｔｒ１の間にローレベルから立ち上り、時間Ｔｈ１１の間一定な電圧を維持し、時間Ｔｒ２の間に立ち上り、時間Ｔｈ１２の間一定な電圧を維持し、時間Ｔｒ３の間にハイレベルに立ち上る。なお、時間Ｔｒ１乃至３の立ち上りの傾きの絶対値は、入力信号Ｓｉｎ１の立ち下りの傾きの絶対値よりも大きく設定される。ここで、時間Ｔｈ１１及びＴｈ１２の間は、一定な電圧に設定しているが必ずしもこれに限定されるものではない。代わりに、例えば電圧上昇率変化を緩慢にする設定などを採用してもよい。
【００４２】
信号Ｓ２の立ち上りを３段階に分割することにより、Ｎｃｈ  ＭＯＳトランジスタＮＭＴ１がオンするときのアンダーシュートを大幅に低減することができる（アンダーシュート電圧Ｖｕｓ１）。また、所定のローレベルに戻るまでの時間も大幅に短縮化することができる（時間Ｔ１２）。なお、信号Ｓ２がハイレベルに変化した以降、出力信号Ｓｏｕｔ１はローレベルを維持する。
【００４３】
図５に示すように、比較例のレベルシフト回路１００では、入力信号Ｓｉｎ１がローレベルからハイレベルに変化して時間Ｔ１後、出力加速回路１２から出力され、ハイレベルからローレベルに変化する時間Ｔｆ１１を有する立ち下りが加速化され信号Ｓ１ａにより、Ｐｃｈ  ＭＯＳトランジスタＰＭＴ１がオンする。時間Ｔｆ１１での信号Ｓ１ａの立ち下りの傾きの絶対値は、入力信号Ｓｉｎ１の立ち上りの傾きの絶対値よりも大きく設定される（急峻に設定される）。
【００４４】
このため、Ｐｃｈ  ＭＯＳトランジスタＰＭＴ１がオンするときのオーバーシュートが本実施形態よりも大幅に増大する（オーバーシュート電圧Ｖｏｓ１ａ＞＞オーバーシュート電圧Ｖｏｓ１）。また、所定のハイレベルに戻るまでの時間も本実施形態よりも大幅に増大する（時間Ｔ２ａ＞＞時間Ｔ２）。
【００４５】
出力加速回路１２のローレベル期間とバッファＢＵＦＦ２がドライブ動作する期間は、所定のハイレベルを維持する。
【００４６】
入力信号Ｓｉｎ１がハイレベルからローレベルに変化して時間Ｔ１１後、出力加速回路１４から出力され、ローレベルからハイレベルに変化する時間Ｔｒ１１を有する立ち上りが加速化され信号Ｓ２ａにより、Ｎｃｈ  ＭＯＳトランジスタＮＭＴ１がオンする。時間Ｔｒ１１での信号Ｓ２ａの立ち上りの傾きの絶対値は、入力信号Ｓｉｎ１の立ち下りの傾きの絶対値よりも大きく設定される。
【００４７】
このため、Ｎｃｈ  ＭＯＳトランジスタＮＭＴ１がオンするときのアンダーシュートが本実施形態よりも大幅に増大する（アンダーシュート電圧Ｖｕｓ１ａ＞＞アンダーシュート電圧Ｖｕｓ１）。また、所定のローレベルに戻るまでの時間も本実施形態よりも大幅に増大する（時間Ｔ１２ａ＞＞時間Ｔ１２）。
【００４８】
図６はレベルシフト回路の出力信号のノイズレベルを説明する図である。図６（ａ）に示すように、比較例のレベルシフト回路１００の出力信号Ｓｏｕｔ１のオーバーシュート電圧Ｖｏｓ１ａは、高電位側電源Ｖｃｃｂ電圧の１０％に達する。これに対して、本実施形態のレベルシフト回路９０の出力信号Ｓｏｕｔ１のオーバーシュート電圧Ｖｏｓ１は高電位側電源Ｖｃｃｂ電圧の１％に抑制することができる（１／１０に低減）。
【００４９】
図６（ｂ）に示すように、比較例のレベルシフト回路１００の出力信号Ｓｏｕｔ１のアンダーシュート電圧Ｖｕｓ１ａは、高電位側電源Ｖｃｃｂ電圧の１０％に達する。これに対して、本実施形態のレベルシフト回路９０の出力信号Ｓｏｕｔ１のアンダーシュート電圧Ｖｕｓ１は高電位側電源Ｖｃｃｂ電圧の１％に抑制することができる（１／１０に低減）。
【００５０】
同様に、レベル変換部２に設けられる出力加速回路２２から出力される信号Ｓ３の立ち下りを制御回路２３を用いて多段階に分割する。レベル変換部２に設けられる出力加速回路２４から出力される信号Ｓ４の立ち上りを制御回路２５を用いて多段階に分割する。この分割により出力信号Ｓｏｕｔ２のアンダーシュートやオーバーシュートを低減することができる。
【００５１】
上述したように、本実施形態のレベルシフト回路では、レベル変換部１、レベル変換部２、入出力端子Ｐｉｏａ、及び入出力端子Ｐｉｏｂが設けられる。レベル変換部１には、変換回路１１、出力加速回路１２、制御回路１３、出力加速回路１４、制御回路１５、バッファＢＵＦＦ１、バッファＢＵＦＦ２、抵抗Ｒ１、Ｐｃｈ  ＭＯＳトランジスタＰＭＴ１、及びＮｃｈ  ＭＯＳトランジスタＮＭＴ１が設けられる。レベル変換部２には、変換回路２１、出力加速回路２２、制御回路２３、出力加速回路２４、制御回路２５、バッファＢＵＦＦ３、バッファＢＵＦＦ４、抵抗Ｒ２、Ｐｃｈ  ＭＯＳトランジスタＰＭＴ２、及びＮｃｈ  ＭＯＳトランジスタＮＭＴ２が設けられる。制御回路１３は出力加速回路１２から出力される信号Ｓ１の立ち下りを多段階に分割する。制御回路１５は出力加速回路１４から出力される信号Ｓ２の立ち上りを多段階に分割する。制御回路２３は出力加速回路２２から出力される信号Ｓ３の立ち下りを多段階に分割する。制御回路２５は出力加速回路２４から出力される信号Ｓ４の立ち上りを多段階に分割する。
【００５２】
このため、出力信号のオーバーシュート及びアンダーシュートを大幅に低減することができる。したがって、レベルシフト回路９０の高速動作を維持しながら、レベルシフトされた出力信号のノイズレベルを大幅に低減することができる。
【００５３】
（第二の実施形態）
次に、本発明の第二の実施形態に係るレベルシフト回路について、図面を参照して説明する。図７はレベルシフト回路の構成を示す回路図である。図８は可変抵抗部の構成を示す回路図である。本実施形態では、可変抵抗部を用いてレベルシフトされた出力信号のノイズレベルを低減している。
【００５４】
以下、第１の実施形態と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。
【００５５】
図７に示すように、レベルシフト回路９１には、第一のレベル変換部であるレベル変換部１ｂ、第二のレベル変換部であるレベル変換部２ｂ、入出力端子Ｐｉｏａ、及び入出力端子Ｐｉｏｂが設けられる。
【００５６】
レベル変換部１ｂには、変換回路１１、出力加速回路１２、出力加速回路１４、可変抵抗部３１、バッファＢＵＦＦ１、バッファＢＵＦＦ２、Ｐｃｈ  ＭＯＳトランジスタＰＭＴ１、及びＮｃｈ  ＭＯＳトランジスタＮＭＴ１が設けられる。
【００５７】
バッファＢＵＦＦ１には、高電位側電源Ｖｃｃａが供給される。出力加速回路１２、出力加速回路１４、可変抵抗部３１、バッファＢＵＦＦ２、Ｐｃｈ  ＭＯＳトランジスタＰＭＴ１、及びＮｃｈ  ＭＯＳトランジスタＮＭＴ１には、高電位側電源Ｖｃｃｂが供給される。変換回路１１には、高電位側電源Ｖｃｃａ及び高電位側電源Ｖｃｃｂが供給される。
【００５８】
出力加速回路１２は、信号Ｓｈｋ１が入力され、信号Ｓｈｋ１（レベルシフトされた入力信号Ｓｉｎ１）の立ち上りエッジを制御する信号Ｓ１ａを生成する。出力加速回路１４は、信号Ｓｈｋ１が入力され、信号Ｓｈｋ１（レベルシフトされた入力信号Ｓｉｎ１）の立ち下りエッジを制御する信号Ｓ２ａを生成する。バッファＢＵＦＦ２は、ノードＮ１とノードＮ２の間に設けられ、信号Ｓｈｋ１（レベルシフトされた入力信号Ｓｉｎ１）がハイレベル期間に信号Ｓｈｋ１をドライブする。
【００５９】
ノードＮ２では、Ｐｃｈ  ＭＯＳトランジスタＰＭＴ１のドレイン側から出力される信号、Ｎｃｈ  ＭＯＳトランジスタＮＭＴ１のドレイン側から出力される信号、及びバッファＢＵＦＦ２から出力される信号が統合される。
【００６０】
可変抵抗部３１は、ノードＮ２と入出力端子Ｐｉｏｂの間に設けられる。可変抵抗部３１は、例えば抵抗値を４段階に選択することにより、ノードＮ２の信号に含まれるオーバーシュート及びアンダーシュート成分を低減する。可変抵抗部３１は、レベルシフトされ、高速化され、及びノイズレベルが低減された出力信号Ｓｏｕｔ１を、入出力端子Ｐｉｏｂを介して出力する。
【００６１】
可変抵抗部３１には、図８（ａ）に示すように、制御回路４１、抵抗Ｒ１１乃至１４、及びスイッチＳＷ１乃至４が設けられる。
【００６２】
制御回路４１は、信号Ｓａが入力され、信号Ｓａに基づいて制御信号Ｓｓｇ１１を生成する。制御回路４１は、制御信号Ｓｓｇ１１によりスイッチＳＷ１乃至４のいずれかをオンさせて、直列接続される抵抗Ｒ１１乃至１４の抵抗値を選択する。
【００６３】
例えば、ノードＮ２の信号がローレベルから上昇、或いはハイレベルから下降する第一段階では、制御信号Ｓｓｇ１１によりスイッチＳＷ１を選択して抵抗Ｒ１１の抵抗値を選択する。
【００６４】
第一段階後、ノードＮ２の信号が第一段階の値から上昇、或いは第一段階の値から下降する第二段階では、制御信号Ｓｓｇ１１によりスイッチＳＷ２を選択して（抵抗Ｒ１１＋抵抗Ｒ１２）の抵抗値を選択する。
【００６５】
第二段階後、ノードＮ２の信号が第二段階の値から上昇、或いは第二段階の値から下降する第三段階では、制御信号Ｓｓｇ１１によりスイッチＳＷ３を選択して（抵抗Ｒ１１＋抵抗Ｒ１２＋抵抗Ｒ１３）の抵抗値を選択する。
【００６６】
第三段階後、ノードＮ２の信号が第三段階の値からハイレベルへ上昇、或いは第三段階の値からローレベルへ下降する第四段階では、制御信号Ｓｓｇ１１によりスイッチＳＷ４を選択して（抵抗Ｒ１１＋抵抗Ｒ１２＋抵抗Ｒ１３＋抵抗Ｒ１４）の抵抗値を選択する。
【００６７】
可変抵抗部３１による抵抗値の４段階選択により、Ｐｃｈ  ＭＯＳトランジスタＰＭＴ１がオンするときのオーバーシュートを大幅に低減することができる。また、所定のハイレベルに戻るまでの時間も大幅に短縮化することができる。Ｎｃｈ  ＭＯＳトランジスタＮＭＴ１がオンするときのアンダーシュートを大幅に低減することができる。また、所定のローレベルに戻るまでの時間も大幅に短縮化することができる。
【００６８】
レベル変換部２ｂには、変換回路２１、出力加速回路２２、出力加速回路２４、可変抵抗部３２、バッファＢＵＦＦ３、バッファＢＵＦＦ４、Ｐｃｈ  ＭＯＳトランジスタＰＭＴ２、及びＮｃｈ  ＭＯＳトランジスタＮＭＴ２が設けられる。
【００６９】
バッファＢＵＦＦ３には、高電位側電源Ｖｃｃｂが供給される。出力加速回路２２、出力加速回路２４、可変抵抗部３２、バッファＢＵＦＦ４、Ｐｃｈ  ＭＯＳトランジスタＰＭＴ２、及びＮｃｈ  ＭＯＳトランジスタＮＭＴ２には、高電位側電源Ｖｃｃａが供給される。変換回路２１には、高電位側電源Ｖｃｃａ及び高電位側電源Ｖｃｃｂが供給される。
【００７０】
出力加速回路２２は、信号Ｓｈｋ２が入力され、信号Ｓｈｋ２（レベルシフトされた入力信号Ｓｉｎ２）の立ち上りエッジを制御する信号Ｓ３ａを生成する。出力加速回路２４は、信号Ｓｈｋ２が入力され、信号Ｓｈｋ２（レベルシフトされた入力信号Ｓｉｎ２）の立ち下りエッジを制御する信号Ｓ４ａを生成する。バッファＢＵＦＦ４は、ノードＮ３とノードＮ４の間に設けられ、信号Ｓｈｋ２（レベルシフトされた入力信号Ｓｉｎ２）がハイレベル期間に信号Ｓｈｋ１をドライブする。
【００７１】
ノードＮ４では、Ｐｃｈ  ＭＯＳトランジスタＰＭＴ２のドレイン側から出力される信号、Ｎｃｈ  ＭＯＳトランジスタＮＭＴ２のドレイン側から出力される信号、及びバッファＢＵＦＦ４から出力される信号が統合される。
【００７２】
可変抵抗部３２は、ノードＮ４と入出力端子Ｐｉｏａの間に設けられる。可変抵抗部３２は、例えば抵抗値を４段階に選択することにより、ノードＮ４の信号に含まれるオーバーシュート及びアンダーシュート成分を低減する。可変抵抗部３２は、レベルシフトされ、高速化され、及びノイズレベルが低減された出力信号Ｓｏｕｔ２を、入出力端子Ｐｉｏａを介して出力する。
【００７３】
可変抵抗部３２には、図８（ｂ）に示すように、制御回路４２、抵抗Ｒ２１乃至２４、及びスイッチＳＷ２１乃至２４が設けられる。
【００７４】
制御回路４２は、信号Ｓｂが入力され、信号Ｓｂに基づいて制御信号Ｓｓｇ２１を生成する。制御回路４２は、制御信号Ｓｓｇ２１によりスイッチＳＷ２１乃至２４のいずれかをオンさせて、直列接続される抵抗Ｒ２１乃至２４の抵抗値を選択する。なお、直列接続される抵抗Ｒ２１乃至２４の抵抗値の選択は、制御回路４１と同様なステップで行われるので説明を省略する。
【００７５】
可変抵抗部３２による抵抗値の４段階選択により、Ｐｃｈ  ＭＯＳトランジスタＰＭＴ２がオンするときのオーバーシュートを大幅に低減することができる。また、所定のハイレベルに戻るまでの時間も大幅に短縮化することができる。Ｎｃｈ  ＭＯＳトランジスタＮＭＴ２がオンするときのアンダーシュートを大幅に低減することができる。また、所定のローレベルに戻るまでの時間も大幅に短縮化することができる。
【００７６】
上述したように、本実施形態のレベルシフト回路では、レベル変換部１ｂ、レベル変換部２ｂ、入出力端子Ｐｉｏａ、及び入出力端子Ｐｉｏｂが設けられる。レベル変換部１ｂに設けられる可変抵抗部３１は、抵抗値を多段階に選択してノードＮ２の信号に含まれるオーバーシュート及びアンダーシュート成分を低減する。レベル変換部２ｂに設けられる可変抵抗部３２は、抵抗値を多段階に選択してノードＮ４の信号に含まれるオーバーシュート及びアンダーシュート成分を低減する。
【００７７】
このため、出力信号のオーバーシュート及びアンダーシュートを大幅に低減することができる。したがって、レベルシフト回路９１の高速動作を維持しながら、レベルシフトされた出力信号のノイズレベルを大幅に低減することができる。
【００７８】
なお、第一の実施形態では、第一乃至四の出力加速回路をそれぞれ３段段階に分割して出力加速回路を動作させているが、必ずしもこれに限定されるものではない。２段階或いは４段階以上に分割して出力加速回路を動作させてもよい。また、第二の実施形態では、第一乃至四の可変抵抗部の抵抗値をそれぞれ４段階に可変しているが、必ずしもこれに限定されるものではない。縦続接続される抵抗の数を適宜変更して２段階、３段階、或いは５段階以上に可変してもよい。
【００７９】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【００８０】
本発明は、以下の付記に記載されているような構成が考えられる。  
（付記１）  第一及び第二の高電位側電源が供給され、第一の入出力端子を介して第一の入力信号が入力され、前記第一の入力信号をレベルシフトした第一の出力信号を第二の入出力端子を介して出力する第一のレベル変換部と、前記第一及び第二の高電位側電源が供給され、前記第二の入出力端子を介して第二の入力信号が入力され、前記第二の入力信号をレベルシフトした第二の出力信号を前記第一の入出力端子を介して出力する第二のレベル変換部とを有するレベルシフト回路であって、前記第一のレベル変換部は、前記第一の入力信号をレベルシフトする第一の変換回路と、レベルシフトされた前記第一の入力信号が入力され、レベルシフトされた前記第一の入力信号の立ち上りエッジを制御する第一の信号を生成する第一の出力加速回路と、前記第一の出力加速回路と前記第二の入出力端子の間に設けられ、前記第一の信号が入力され、前記第一の信号に基づいてオン・オフ動作する第一のＰｃｈ  ＭＯＳトランジスタと、レベルシフトされた前記第一の入力信号が入力され、レベルシフトされた前記第一の入力信号の立ち下りエッジを制御する第二の信号を生成する第二の出力加速回路と、前記第二の出力加速回路と前記第二の入出力端子の間に設けられ、前記第二の信号が入力され、前記第二の信号に基づいてオン・オフ動作する第一のＮｃｈ  ＭＯＳトランジスタとを具備し、前記第二のレベル変換部は、前記第二の入力信号をレベルシフトする第二の変換回路と、レベルシフトされた前記第二の入力信号が入力され、レベルシフトされた前記第二の入力信号の立ち上りエッジを制御する第三の信号を生成する第三の出力加速回路と、前記第三の出力加速回路と前記第一の入出力端子の間に設けられ、前記第三の信号が入力され、前記第三の信号に基づいてオン・オフ動作する第二のＰｃｈ  ＭＯＳトランジスタと、レベルシフトされた前記第二の入力信号が入力され、レベルシフトされた前記第二の入力信号の立ち下りエッジを制御する第四の信号を生成する第四の出力加速回路と、前記第四の出力加速回路と前記第一の入出力端子の間に設けられ、前記第四の信号が入力され、前記第四の信号に基づいてオン・オフ動作する第二のＮｃｈ  ＭＯＳトランジスタとを具備し、前記第一の信号の信号変化は分割され、分割された前記第一の信号の信号変化部分の傾きは前記第一の入力信号の立ち上りエッジよりも急峻で、前記第二の信号の信号変化は分割され、分割された前記第二の信号の信号変化部分の傾きは前記第一の入力信号の立ち下りエッジよりも急峻で、前記第三の信号の信号変化は分割され、分割された前記第三の信号の信号変化部分の傾きは前記第二の入力信号の立ち上りエッジよりも急峻で、前記第四の信号の信号変化は分割され、分割された前記第四の信号の信号変化部分の傾きは前記第二の入力信号の立ち下りエッジよりも急峻であるレベルシフト回路。
【００８１】
（付記２）  第一及び第二の高電位側電源が供給され、第一の入出力端子を介して第一の入力信号が入力され、前記第一の入力信号をレベルシフトした第一の出力信号を第二の入出力端子を介して出力する第一のレベル変換部と、前記第一及び第二の高電位側電源が供給され、前記第二の入出力端子を介して第二の入力信号が入力され、前記第二の入力信号をレベルシフトした第二の出力信号を前記第一の入出力端子を介して出力する第二のレベル変換部とを有するレベルシフト回路であって、前記第一のレベル変換部は、前記第一の入力信号をレベルシフトする第一の変換回路と、レベルシフトされた前記第一の入力信号が入力され、レベルシフトされた前記第一の入力信号の立ち上りエッジを制御する第一の信号を生成する第一の出力加速回路と、前記第一の出力加速回路と前記第二の入出力端子の間に設けられ、前記第一の信号が入力され、前記第一の信号に基づいてオン・オフ動作する第一のＰｃｈ  ＭＯＳトランジスタと、レベルシフトされた前記第一の入力信号が入力され、レベルシフトされた前記第一の入力信号の立ち下りエッジを制御する第二の信号を生成する第二の出力加速回路と、前記第二の出力加速回路と前記第二の入出力端子の間に設けられ、前記第二の信号が入力され、前記第二の信号に基づいてオン・オフ動作する第一のＮｃｈ  ＭＯＳトランジスタと、前記第一のＰｃｈ  ＭＯＳトランジスタ及び前記第一のＮｃｈ  ＭＯＳトランジスタのドレインと前記第二の入出力端子の間に設けられ、直列接続される第一の複数の抵抗を有し、前記第一の複数の抵抗を選択して抵抗値を変化させることにより、レベルシフトされた前記第一の入力信号の立ち上りエッジ及び立ち下りエッジの傾きを調整する第一の可変抵抗部とを具備し、前記第二のレベル変換部は、前記第二の入力信号をレベルシフトする第二の変換回路と、レベルシフトされた前記第二の入力信号が入力され、レベルシフトされた前記第二の入力信号の立ち上りエッジを制御する第三の信号を生成する第三の出力加速回路と、前記第三の出力加速回路と前記第一の入出力端子の間に設けられ、前記第三の信号が入力され、前記第三の信号に基づいてオン・オフ動作する第二のＰｃｈ  ＭＯＳトランジスタと、レベルシフトされた前記第二の入力信号が入力され、レベルシフトされた前記第二の入力信号の立ち下りエッジを制御する第四の信号を生成する第四の出力加速回路と、前記第四の出力加速回路と前記第一の入出力端子の間に設けられ、前記第四の信号が入力され、前記第四の信号に基づいてオン・オフ動作する第二のＮｃｈ  ＭＯＳトランジスタと、前記第二のＰｃｈ  ＭＯＳトランジスタ及び前記第二のＮｃｈ  ＭＯＳトランジスタのドレインと前記第一の入出力端子の間に設けられ、直列接続される第二の複数の抵抗を有し、前記第二の複数の抵抗を選択して抵抗値を変化させることにより、レベルシフトされた前記第二の入力信号の立ち上りエッジ及び立ち下りエッジの傾きを調整する第二の可変抵抗部とを具備するレベルシフト回路。
【００８２】
（付記３）  前記第一及び第二の可変抵抗部の抵抗値は、制御信号に基づいて動作するスイッチにより選択される付記２に記載のレベルシフト回路。
【符号の説明】
【００８３】
１、１ａ、１ｂ、２、２ａ、２ｂ  レベル変換部
１１、２１  変換回路
１２、１４、２２、２４  出力加速回路
１３、１５、２３、２５  制御回路
７０  Ｖｃｃａシステム
８０  Ｖｃｃｂシステム
９０、９１、１００  レベルシフト回路
ＢＵＦＦ１〜４  バッファ
Ｎ１〜４  ノード
ＮＭＴ１、ＮＭＴ２  Ｎｃｈ  ＭＯＳトランジスタ
ＰＭＴ１、ＰＭＴ２  Ｐｃｈ  ＭＯＳトランジスタ
Ｐｉｏａ、Ｐｉｏｂ  入出力端子
Ｒ１、Ｒ２、Ｒ１１〜１４、Ｒ２１〜２４  抵抗
Ｓ１〜４、Ｓ１ａ〜４ａ、Ｓａ、Ｓｂ、Ｓｈｋ１、Ｓｈｋ２  信号
Ｓｓｇ１〜４、Ｓｓｇ１１、Ｓｓｇ２１  制御信号
Ｓｉｎ１、Ｓｉｎ２  入力信号
Ｓｏｕｔ１、Ｓｏｕｔ２  出力信号
ＳＷ１〜４、ＳＷ２１〜２４  スイッチ
Ｔ１〜２、Ｔ２ａ、Ｔ１１〜１２、Ｔ１２ａ、Ｔｆ１〜３、Ｔｆ１１、Ｔｈ１〜２、Ｔｈ１１〜１２、Ｔｒ１〜３、Ｔｒ１１  時間
Ｖｃｃａ、Ｖｃｃｂ  高電位側電源
Ｖｏｓ１、Ｖｏｓ１ａ  オーバーシュート電圧
Ｖｓｓ  低電位側電源（接地電位）
Ｖｕｓ１、Ｖｕｓ１ａ  アンダーシュート電圧
【図１】
2012170030.tif 000003
【図２】
2012170030.tif 000004
【図３】
2012170030.tif 000005
【図４】
2012170030.tif 000006
【図５】
2012170030.tif 000007
【図６】
2012170030.tif 000008
【図７】
2012170030.tif 000009
【図８】
2012170030.tif 000010