(57)【要約】      （修正有）【課題】１つの入／出力回路に連結された複数のメモリセルを同時にプログラムし、プログラム時間を最小化する非揮発性メモリを提供する。【解決手段】非揮発性メモリ装置のプログラム方法において、プログラムするメモリセル等の中で同一のビットラインに連結されるメモリセル等に相応するビットライン書込みセル等に対し、プログラムアドレスに基づき、同時にプログラムを行うことができるよう同時書込み電流が生成される。前記ビットライン書込みセル等は同時に活性化され前記同時書込み電流の提供を受ける。【選択図】図１
2012123890.tif 000002
【特許請求の範囲】
【請求項１】
プログラムアドレスに基づき、プログラムするメモリセル等の中で同一のビットラインに連結されるメモリセル等に相応するビットライン書込みセル等に対し、同時にプログラムを行うことができるよう同時書込み電流を生成する段階と、
前記ビットライン書込みセル等を同時に活性化させ前記同時書込み電流を提供する段階と
を含むことを特徴とする非揮発性メモリ装置のプログラム方法。
【請求項２】
前記同時書込み電流を生成する段階は、
前記ビットライン書込みセル等の個数に基づき前記同時書込み電流を生成する段階を含むことを特徴とする請求項１に記載の非揮発性メモリ装置のプログラム方法。
【請求項３】
前記メモリセル等は、抵抗性メモリセル等を含むことを特徴とする請求項１に記載の非揮発性メモリ装置のプログラム方法。
【請求項４】
前記同時書込み電流を生成する段階は、
前記ビットライン書込みセル等の抵抗値に基づき生成されることを特徴とする請求項３に記載の非揮発性メモリ装置のプログラム方法。
【請求項５】
前記同時書込み電流を生成する段階は、
前記プログラムアドレスに基づき書込み電流制御信号を生成する段階と、
前記書込み電流制御信号に基づき同時書込み電流を生成する段階と
を含むことを特徴とする請求項１に記載の非揮発性メモリ装置のプログラム方法。
【請求項６】
前記書込み電流制御信号を生成する段階は、
前記ビットライン書込みセル等の抵抗値を算出する段階を含むことを特徴とする請求項５に記載の非揮発性メモリ装置のプログラム方法。
【請求項７】
前記ビットライン書込みセルそれぞれに対し順次に検証動作を行う段階をさらに含むことを特徴とする請求項１に記載の非揮発性メモリ装置のプログラム方法。
【請求項８】
前記検証動作を行う段階は、
前記ビットライン書込みセルが連結されたワードラインを活性化する段階と、
前記ビットライン書込みセルに読出し電流を印加する段階と、
前記読出し電流に基づき、前記ビットライン書込みセルに対しパス或いはフェイルの可否を判断して検証データを生成する段階と
を含むことを特徴とする請求項７に記載の非揮発性メモリ装置のプログラム方法。
【請求項９】
前記検証データを格納する段階をさらに含むことを特徴とする請求項８に記載の非揮発性メモリ装置のプログラム方法。
【請求項１０】
少なくとも１つ以上のビットライン書込みセルがフェイルされたものと判断された場合、前記フェイルされたビットライン書込みセルに対し同時にプログラムを行うことができるよう同時書込み電流を生成し、前記フェイルされたビットライン書込みセル等が含まれた書込みパーティション等を同時に活性化し、前記同時書込み電流を提供する段階をさらに含むことを特徴とする請求項７に記載の非揮発性メモリ装置のプログラム方法。
【請求項１１】
プログラムアドレスに基づき、プログラムするメモリセル等の中で同一のグローバルビットラインに連結されるメモリセル等に相応するビットライン書込みセル等の抵抗値を算出する段階と、
前記算出された抵抗値に基づき、前記ビットライン書込みセル等にプログラムを行うため提供される同時書込み電流を生成する段階と、
前記ビットライン書込みセル等を同時に活性化させて前記同時書込み電流を提供する段階と
を含むことを特徴とする非揮発性メモリ装置のプログラム方法。
【請求項１２】
前記同時書込み電流を生成する段階は、
前記算出された抵抗値、及び前記同一のグローバルビットラインに前記同時書込み電流を提供する駆動トランジスタの飽和電流条件に基づき前記同時書込み電流を生成する段階を含むことを特徴とする請求項１１に記載の非揮発性メモリ装置のプログラム方法。
【請求項１３】
前記同時書込み電流を生成する段階は、
前記算出された抵抗値、及び飽和電流条件に基づき複数の定電流源が前記グローバルビットラインに連結されるようスイッチングする段階を含むことを特徴とする請求項１２に記載の非揮発性メモリ装置のプログラム方法。
【請求項１４】
前記ビットライン書込みセル等を順次に活性化させて検証動作を行う段階をさらに含むことを特徴とする請求項１１に記載の非揮発性メモリ装置のプログラム方法。
【請求項１５】
前記検証動作を行う段階は、
前記ビットライン書込みセル等に対し順次に読出し電流を印加し、前記グローバルビットラインの電圧を感知する段階と、
前記感知されたグローバルビットラインの電圧と基準電圧を比べて感知出力を生成する段階と、
前記感知出力と前記ビットライン書込みセル等にプログラムされたデータを比べて検証データを生成する段階と
を含むことを特徴とする請求項１４に記載の非揮発性メモリ装置のプログラム方法。
【請求項１６】
前記検証データを格納する段階をさらに含むことを特徴とする請求項１５に記載の非揮発性メモリ装置のプログラム方法。
【請求項１７】
前記検証データに基づき、前記ビットライン書込みセル等の中で少なくとも１つがフェイルされたメモリセルと判断された場合、前記フェイルされたビットライン書込みセルに対し同時書込み電流を生成してプログラムを行う段階をさらに含むことを特徴とする請求項１５に記載の非揮発性メモリ装置のプログラム方法。
【請求項１８】
前記メモリセルは、相変化メモリセル、磁気メモリセル及び抵抗メモリセルを含むことを特徴とする請求項１１に記載の非揮発性メモリ装置のプログラム方法。
【請求項１９】
前記ビットライン書込みセル等の抵抗値を算出する段階は、
前記同時書込み電流を生成するための駆動電圧に基づき前記同時書込み電流の限界値を設定する段階を含むことを特徴とする請求項１１に記載の非揮発性メモリ装置のプログラム方法。
【請求項２０】
複数のビットライン、及び複数のワードラインを含む非揮発性メモリセルアレイを含む非揮発性メモリ装置において、
前記複数のビットラインの中で、１つのビットラインに連結されたプログラムされるメモリセル等に相応するビットライン書込みセル等の抵抗値を算出する段階と、
前記算出されたビットライン書込みセル等の抵抗値、及び駆動電圧に基づき同時書込み電流を生成する段階と、
前記ビットライン書込みセル等に連結された複数のワードラインを活性化して前記同時書込み電流を印加する段階と
を含むことを特徴とする非揮発性メモリ装置のプログラム方法。
【請求項２１】
外部と通信しプログラムアドレス及び入／出力制御信号を生成する制御器と、
複数のビットライン及び複数のワードラインにそれぞれ連結された複数のメモリセルを含み、前記複数のメモリセルは前記プログラムアドレスに基づき接近（access）されるメモリセルアレイと、
前記複数のビットラインの中で１つのビットラインに連結された複数のメモリセルに相応するビットラインセル等の中で、プログラムアドレスに基づき同時にプログラムを行うことができるようにする同時書込み電流を生成する入／出力回路等を含む入／出力ユニットと、
前記メモリセルアレイの複数のワードラインにそれぞれ連結され、前記プログラムアドレスに基づき前記同時書込み電流が前記ビットラインセル等に同時に提供されるよう、前記ビットラインセル等が含まれた書込みパーティション等を活性化するローデコーダを含むことを特徴とする非揮発性メモリ装置。
【請求項２２】
前記入／出力回路それぞれは、
前記入／出力制御信号に基づき前記ビットライン書込みセル等を判別し電流制御信号を生成する書込み制御器と、
前記電流制御信号に基づき前記ビットラインセル等に提供される前記同時書込み電流を生成する書込み電流生成器と、
前記生成された同時書込み電流を前記ビットラインに対し提供する書込み電流提供器を含むことを特徴とする請求項２１に記載の非揮発性メモリ装置。
【請求項２３】
前記書込み電流生成器は、
前記電流制御信号に応答して動作する複数の定電流源を含むことを特徴とする請求項２２に記載の非揮発性メモリ装置。
【請求項２４】
前記複数の定電流源は、実質的に等値を有する書込み電流等を生成するか、互いに冪数に該当する方式で大きくなる値を有する書込み電流等を生成することを特徴とする請求項２３に記載の非揮発性メモリ装置。
【請求項２５】
前記書込み電流提供器は、
昇圧電圧と前記書込み電流生成器との間に連結された第１駆動トランジスタと、
前記昇圧電圧と前記ビットラインとの間に連結され、前記第１駆動トランジスタと電流ミラーの形態で結合された第２駆動トランジスタを含むことを特徴とする請求項２２に記載の非揮発性メモリ装置。
【請求項２６】
前記書込み制御器は、前記入／出力制御信号、前記ビットライン書込みセル等の抵抗値、及び前記第２駆動トランジスタの飽和状態に基づき前記電流制御信号を生成することを特徴とする請求項２５に記載の非揮発性メモリ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、非揮発性メモリ装置のプログラム方法に関し、より詳しくは、電流駆動方式でデータを書き込む非揮発性メモリ装置のプログラム方法に関する。
【背景技術】
【０００２】
抵抗体（resistance material）を利用した非揮発性メモリ装置は、相変化メモリ装置（ＰＣＲＡＭ、Phase Change Random Access Memory）、抵抗メモリ装置（ＲＲＡＭ、Resistive ＲＡＭ）、磁気メモリ装置（ＭＲＡＭ、Magnetic ＲＡＭ）を含むことができる。動的メモリ装置（ＤＲＡＭ：Dynamic ＲＡＭ）やフラッシュメモリ装置は電荷（charge）を利用してデータを格納する反面、抵抗体を利用した非揮発性メモリ装置は、カルコゲニド合金（chalcogenide alloy）のような相変化物質の状態変化（ＰＣＲＡＭ）、可変抵抗体の抵抗変化（ＲＲＡＭ）、強磁性体の磁化状態に伴うＭＴＪ（Magnetic Tunnel Junction）薄膜の抵抗変化（ＭＲＡＭ）などを利用してデータを格納する。
【０００３】
したがって、抵抗体を利用した非揮発性メモリ装置は、相違する書込み電流、又は書込み電圧を印加してデータを記録し、それぞれのメモリセルから読み出された電流又は電圧に基づいてデータを識別する。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明が達成しようとする技術的課題は、１つの入／出力回路に連結された複数のメモリセルを同時にプログラムし、プログラム時間を最小化することのできる非揮発性メモリ装置のプログラム方法、及びこれを行う非揮発性メモリ装置を提供することである。
【０００５】
さらに、本発明が達成しようとする技術的課題は、複数のメモリセルを同時にプログラムできる同時書込み電流を生成し、複数のメモリセルにデータを書き込む非揮発性メモリ装置のプログラム方法、及びこれを行う非揮発性メモリ装置を提供することである。
【課題を解決するための手段】
【０００６】
本発明の一実施形態に係る非揮発性メモリ装置のプログラム方法において、プログラムするメモリセル等の中で同一のビットラインに連結されるメモリセル等に相応するビットライン書込みセル等に対し、プログラムアドレスに基づき、同時にプログラムを行うことができるように同時書込み電流が生成される。前記ビットライン書込みセル等は同時に活性化され、前記同時書込み電流が提供される。
【０００７】
本発明の一実施形態に係る非揮発性メモリ装置のプログラム方法において、プログラムアドレスに基づき、プログラムするメモリセル等の中で同一のグローバルビットラインに連結されるメモリセル等に相応するビットライン書込みセル等の抵抗値が算出される。前記算出された抵抗値に基づき、前記ビットライン書込みセル等にプログラムを行うため提供される同時書込み電流が生成される。前記ビットライン書込みセル等を同時に活性化させ前記同時書込み電流が提供される。
【０００８】
本発明の一実施形態に係る複数のビットライン、及び複数のワードラインを含む非揮発性メモリセルアレイを含む非揮発性メモリ装置のプログラム方法において、前記複数のビットラインのうち１つのビットラインに連結されたプログラムされるメモリセル等に相応するビットライン書込みセル等の抵抗値を算出し、前記算出されたビットライン書込みセル等の抵抗値、及び駆動電圧に基づいて同時書込み電流を生成する。前記ビットライン書込みセル等に連結された複数のワードラインを活性化して前記同時書込み電流を印加する。
【０００９】
本発明の一実施形態に係る非揮発性メモリ装置は、制御器、メモリセルアレイ、入／出力ユニット及びローデコーダを含む。前記制御器は外部と通信してプログラムアドレス及び入／出力制御信号を生成し、前記メモリセルアレイは複数のビットライン及び複数のワードラインにそれぞれ連結された複数のメモリセルを含み、前記複数のメモリセルは前記プログラムアドレスに基づき接近（access）されることを特徴とする。前記入／出力ユニットは、前記複数のビットラインの中で１つのビットラインに連結された複数のメモリセルに相応するビットラインセル等の中で、プログラムアドレスに基づき同時にプログラムを行うことができるようにする同時書込み電流を生成する入／出力回路等を含む。前記ローデコーダは、前記メモリセルアレイの複数のワードラインにそれぞれ連結され、前記プログラムアドレスに基づき前記同時書込み電流が前記ビットラインセル等に同時に提供されるよう、前記ビットラインセル等が含まれた書込みパーティション等を活性化する。
【発明の効果】
【００１０】
本発明の実施形態等に係る非揮発性メモリ装置のプログラム方法は、同一のビットラインに連結された複数のメモリセルに対し同時にプログラムを行うことができるので、プログラムに要する時間を短縮することができる。
【００１１】
さらに、本発明の実施形態等に係る非揮発性メモリ装置のプログラム方法は、同時に書き込まれるビットライン書込みセル等の抵抗値を算出し、同時書込み電流を生成して提供することにより、メモリセル等のプログラム正確性を向上させることができる。
【図面の簡単な説明】
【００１２】
【図１】本発明の一実施形態に係る非揮発性メモリ装置のプログラム方法を示すフローチャートである。
【図２】プログラム方法を行う非揮発性メモリ装置の一実施形態を示すブロック図である。
【図３ａ】本発明の一実施形態に係る非揮発性メモリ装置のプログラム方法を説明するための概路図である。
【図３ｂ】本発明の一実施形態に係る非揮発性メモリ装置のプログラム方法を説明するための概路図である。
【図４】本発明の一実施形態に係る非揮発性メモリ装置のプログラム方法に要する時間を示すための図である。
【図５】本発明の一実施形態に係る入／出力回路を示すブロック図である。
【図６】図５の書込み電流提供器及び書込み電流生成器の一実施形態を示す回路図である。
【図７】ビットライン書込みセル等に対し同時書込み電流を生成するステップの一実施形態を示すフローチャートである。
【図８】複数のビットライン書込みセルに対し同時書込み電流を提供するステップの一実施形態を示すフローチャートである。
【図９】複数のビットライン書込みセルに対し同時書込み電流を提供するステップの一実施形態を示すフローチャートである。
【図１０】本発明の一実施形態に係る非揮発性メモリ装置のプログラム方法において、ビットライン書込みセル等の抵抗値と同時書込み電流の大きさの関係を示すグラフである。
【図１１】ビットライン書込みセル等のそれぞれに対し順次に検証動作を行うステップの一実施形態を示すフローチャートである。
【図１２】本発明の一実施形態に係る非揮発性メモリ装置のプログラム方法を示すフローチャートである。
【発明を実施するための形態】
【００１３】
以下、図を参照しながら、本発明の好ましい実施形態を詳しく説明する。図上の同一の構成要素に対しては同一の参照符号を用い、同一の構成要素に対し重複した説明は省略する。
【００１４】
本発明の実施形態等は、当該技術分野で通常の知識を有する者に本発明を一層完全に説明するため提供されるものであって、下記の実施形態等は幾多の他の形態に変形可能であり、本発明の範囲が下記の実施形態等に限定されるのではない。却って、これらの実施形態は、本開示をさらに充実かつ完全にし、当業者に本発明の思想を完全に伝えるため提供されるものである。
【００１５】
図１は、本発明の一実施形態に係る非揮発性メモリ装置のプログラム方法を示すフローチャートである。
図１に示す通り、非揮発性メモリ装置のプログラム方法において、プログラムアドレスに基づき、プログラムするメモリセル等の中で同一のビットラインに連結されるメモリセル等に相応するビットライン書込みセル等に対し同時にプログラムを行うことができるよう、同時書込み電流を生成することができる（ステップＳ１００）。
【００１６】
プログラムアドレスは、プログラム動作を行うメモリセル等の住所に相応し、ローアドレス及びカラムアドレスを含むことができる。非揮発性メモリ装置のメモリセルアレイは複数のワードラインと複数のビットラインを含み、ビットラインとワードラインが交差する部分にメモリセル等がそれぞれ連結されるので、ローアドレス及びカラムアドレスに基づき特定のメモリセルが選択され得る。
【００１７】
本発明の一実施形態において、メモリセルアレイにプログラムを行うための書込み駆動器及び感知増幅器（Write driver and sense amplifier）は、ビットライン又はグローバルビットラインに連結され得る。本明細書では書込み駆動器及び感知増幅器を入／出力回路で説明する。
【００１８】
入／出力回路は、グローバルビットライン又はビットラインに連結され書込み電流を提供することができる。入／出力回路がビットラインに連結される場合、単一ビットラインに連結されたメモリセル等に対し書込み電流が提供され得る。逆に、入／出力回路がグローバルビットラインに連結される場合、グローバルビットラインを介し提供された書込み電流は、カラム選択スイッチを経て同一のローカルビットラインに提供され得る。したがって、グローバルビットラインに連結された入／出力回路は、複数のローカルビットラインに連結されたメモリセル等に対し書込み電流を提供することができる。
【００１９】
本明細書においてビットライン書込みセル等は、１つの入／出力回路が連結され書込み電流を提供することのできるメモリセル等の中でプログラムが行われなければならないメモリセル等を表す。さらに、同時書込み電流は、複数のビットライン書込みセル等に対しプログラム動作を行うため同時に提供される書込み電流を表す。ビットライン書込みセル及び同時書込み電流に対しては、図３ａ及び図３ｂを参照しながら具体的に説明する。
【００２０】
ビットライン書込みセル等を同時に活性化させて同時書込み電流を提供することができる（ステップＳ２００）。ビットライン書込みセル等を活性化させるためには、ビットライン書込みセル等に連結されたワードラインを論理状態「ロー」に相応するなどに活性化させ、ビットラインを介して提供される同時書込み電流等を提供することができる。実施形態に従い、入／出力回路がグローバルビットラインに連結された場合、ワードラインを活性化すると共に、ローカルカラムデコーダを介し別にビットラインに通じる経路を確保して同時書込み電流を提供しなければならない。
【００２１】
本発明の一実施形態に係る非揮発性メモリ装置のプログラム方法において、同時書込み電流が提供されプログラム動作が行われたビットライン書込みセルそれぞれに対し順次に検証動作を行うことができる（ステップＳ３００）。前記のように、複数のビットライン書込みセル等に対し同時書込み電流が実質的に同一の時点に提供され、各メモリセルにデータを格納する過程は同時に行われ得る。但し、各ビットライン書込みセルに如何なるデータが書き込まれたのかに対する検証は、ビットライン書込みセル等それぞれに対し順次行われ得る。
【００２２】
ビットライン書込みセル等それぞれに対し順次に検証動作が行われる過程は、ビットライン書込みセル等のうち１つのビットライン書込みセルに対し読出し電流を提供してビットラインの電圧を感知し、これに基づいて生成された感知出力信号を書き込もうとした書込みデータと比べる方式で行われ得る。
【００２３】
感知出力信号が書込みデータと同じ場合、該当するビットライン書込みセルはパス（Pass）されたメモリセルに判断され、感知出力信号と書込みデータが相違する場合、該当するビットライン書込みセルはフェイル（Fail）されたメモリセルに判断され得る。フェイルされたメモリセル等に対しては別途のプログラム過程がさらに求められ得る。したがって、本発明の一実施形態に係る非揮発性メモリ装置のプログラム方法は、１つの入／出力回路を介しプログラム動作が行われなければならない複数のビットライン書込みセルに対し、検証動作を行った検証結果に相応する検証データを格納することができる。
【００２４】
ビットライン書込みセル等の中で少なくとも１つのビットライン書込みセルがフェイルされたメモリセルに判断された場合、フェイルされたメモリセル等がビットライン書込みセル等に設定され、プログラム動作が繰り返して行われ得る。プログラム動作は、ビットライン書込みセル等が全てパスされるまで続いてもよい。
【００２５】
図２は、本発明の一実施形態に係るプログラム方法を行う非揮発性メモリ装置の一実施形態を示すブロック図である。
図２に示す通り、非揮発性メモリ装置１０はメモリセルアレイ１００、入／出力ユニット（input/output unit）２００、ローデコーダ３００、カラムデコーダ５００及びローカルカラムデコーダ５５０を含むことができる。
【００２６】
メモリセルアレイ１００は複数のワードライン、複数のビットライン、及びワードライン及びビットラインにそれぞれ連結された複数のメモリセルを含むことができる。複数のメモリセルは、抵抗性（resistive）メモリセル等を含むことができる。抵抗性メモリセル等は、書込み電流に基づいて相違する抵抗値を有する可変抵抗素子で動作することができる。複数のメモリセルは、カルコゲニド合金（chalcogenide alloy）のような相変化物質の状態変化（ＰＣＲＡＭ）、可変抵抗体の抵抗変化（ＲＲＡＭ）、又は強磁性体の磁化状態に伴うＭＴＪ（Magnetic Tunnel Junction）薄膜の抵抗変化（ＭＲＡＭ）により相違する抵抗値を有する可変抵抗素子で動作することができる。
【００２７】
読出し（read）又は検証（verify）過程で、読出し電流を提供することになれば、抵抗性メモリセル等の有する抵抗値に従い抵抗性メモリセル等に連結されたビットラインに相違する電圧レベルが形成される。したがって、ビットラインの電圧レベルを検出し抵抗性メモリセル等に書き込まれたデータを感知することができる。
【００２８】
例えば、メモリセルアレイ１００が相変化メモリセル等を含む場合、書込み動作において、相変化メモリセル等を非晶質状態（amorphous state）に制御して書き込まれる以前より大きい抵抗値を有するようにすることができる。
【００２９】
メモリセルアレイ１００は、ワードラインを共有する複数のパーティション（partitions）１２０ａ、１２０ｂ、…、１２０ｎを含むことができる。複数のパーティション（partitions）１２０ａ、１２０ｂ、…、１２０ｎは、ワードラインを共有する複数のメモリセルを含むことができる。
【００３０】
メモリセルアレイ１００は、ローデコーダ３００からワードラインの数に相応するローイネーブル信号等（row enable signals、ＲＥＮ０、ＲＥＮ１、…、ＲＥＮ（ｎ−１））を受信してワードライン等（ＷＬ０、ＷＬ１、…、ＷＬ（ｎ−１））を活性化する。本明細書においてワードラインを活性化するとのことの意味は、ワードラインに対し書込み電圧、検証電圧又は読出し電圧を提供し、ワードラインに連結されたメモリセル等が動作を行うことができるようにすることである。したがって、ワードラインを活性化するためのローイネーブル信号等（ＲＥＮ０、ＲＥＮ１、…、ＲＥＮ（ｎ−１））の値は、メモリセルアレイの構成に従って相違する。実施形態に従い、書込み電圧は接地電圧に相応する電圧であり得る。
【００３１】
メモリセルアレイ１００は、カラムデコーダ５００からグローバルカラムイネーブル信号等（global column enable signals、ＧＣＥＮ０、ＧＣＥＮ１、…、ＧＣＥＮ（ｑ−１））を受信し、ローカルカラムデコーダ５５０からローカルカラムイネーブル信号等（local column enable signals、ＬＣＥＮ０、…、ＬＣＥＮ（ｍ−１））を受信してビットラインを活性化する。本明細書においてビットラインを活性化するとのことの意味は、ビットラインに連結されたスイッチ等を連結させてビットラインの経路を活性化することを意味する。ビットラインが活性化された場合、メモリセルアレイ１００に含まれたビットラインの活性化された経路に該当するメモリセルに対しデータを書き込むか、メモリセルに対しデータを読み出すことができる。
【００３２】
実施形態に従い、グローバルカラムイネーブル信号（ＧＣＥＮ０、ＧＣＥＮ１、…、ＧＣＥＮ（ｑ−１））は、メモリセルアレイ１００のグローバルビットライン（ＧＢＬ０、ＧＢＬ１、…、ＧＢＬ（ｑ−１））に提供されグローバルビットラインを活性化する。グローバルビットライン（ＧＢＬ０、ＧＢＬ１、…、ＧＢＬ（ｑ−１））にそれぞれ連結されたローカルビットライン（図示省略）は、グローバルカラムイネーブル信号（ＧＣＥＮ）及びローカルカラムイネーブル信号（ＬＣＥＮ）に基づいて形成されたビットラインの電気的経路を介し特定のメモリセルにデータを書き込むか、特定のメモリセルからデータを読み出すことができる。
【００３３】
入／出力ユニット２００は、メモリセルアレイ１００のグローバルビットライン（ＧＢＬ０、ＧＢＬ１、…、ＧＢＬ（ｑ−１））に連結された複数の入／出力回路２２０ａ、２２０ｂ、…、２２０ｑを含むことができる。プログラム動作の間に、複数の入／出力回路２２０ａ、２２０ｂ、…、２２０ｑは入／出力制御信号（ＩＯＣＯＮ）及び書込みデータ（ＷＤＴ）を受信することができる。入／出力制御信号（ＩＯＣＯＮ）は、ホストのような外部装置から提供されるか、非揮発性メモリ装置１０に含まれ得る制御器４００から提供され得る。入／出力制御信号（ＩＯＣＯＮ）は、非揮発性メモリ装置１０に対し書込み動作、検証動作、読出し動作及び消去動作のうち少なくとも１つの動作を行うようにする動作モード情報を含むことができる。したがって、プログラム動作の間に、入／出力制御信号（ＩＯＣＯＮ）は入／出力ユニット２００に対しプログラム動作に含まれる書込み動作及び検証動作を行うようにすることができる。入／出力回路２２０は、書込み動作及び消去動作では書込み駆動器として機能し、検証及び読出し動作では感知増幅器として機能することができる。
【００３４】
さらに、実施形態に従い、入／出力ユニット２００はグローバルビットライン（ＧＢＬ）又はビットライン（ＢＬ）に連結され得る。本明細書では、ビットライン（ＢＬ）とグローバルビットライン（ＧＢＬ）は互いに混用される意味として用いられ得る。但し、グローバルビットライン（ＧＢＬ）に連結されるビットライン（ＢＬ）等を区分して指示する場合は、ローカルビットラインの用語を用いるようにする。
【００３５】
書込みデータ（ＷＤＴ）は、メモリセルアレイ１００の各メモリセルに書き込まれなければならないデータを含むことができる。実施形態に従い、メモリセルアレイ１００に含まれたメモリセルそれぞれに対し１ビットのデータが書き込まれる場合は、書込みデータ（ＷＤＴ）は同じビットを有するものと把握され提供されないこともある。例えば、プログラム状態では「１」のデータを有し、消去状態では「０」のデータを有する場合、プログラムを行うメモリセル等の住所であるプログラムアドレス以外に、書込みデータ（ＷＤＴ）が別に求められることはない。
【００３６】
本発明の一実施形態に係る非揮発性メモリ装置１０は、同一のビットライン（ＢＬ）、例えばグローバルビットライン（ＧＢＬ）に連結されたメモリセル等の中で複数のメモリセルに対し同時にプログラムを行うことができるようにする。例えば、グローバルビットライン（ＧＢＬ）に対し１つの入／出力回路２２０が連結されプログラム動作を行うので、同一の時点でグローバルビットライン（ＧＢＬ）に連結された単一メモリセルに対しプログラム動作が行われ得る。しかし、単一メモリセルに対しプログラム動作が行われる場合、１つのメモリセルに対し順次にプログラムが行われるので、プログラム動作に要する時間が延び、結果的に非揮発性メモリ装置１０の動作速度が緩やかになる。メモリセル等が抵抗性メモリセルの場合、書込み動作に要する時間が相対的に長いので、複数のメモリセルに対し同時に書込み動作を行ってプログラム動作に要する時間を短縮することができる。
【００３７】
したがって、本発明の一実施形態に係る非揮発性メモリ装置１０は、同一のビットラインに連結された複数のメモリセルの中でプログラムアドレスに基づき、プログラムを行わなければならないビットライン書込みセル等を活性化させ、同時にプログラム動作を行ってプログラム動作に要する時間を最小化することができる。前記のように、同一のビットラインに連結された複数のメモリセルはそれぞれ相違するパーティション等に含まれ得るので、メモリセルアレイ１００に含まれた複数のパーティションが同時に活性化されプログラム動作が行われるものとみることができる。具体的には、複数のメモリセルに対し同時に書込み電流を提供して書込み動作を行った後、それぞれのメモリセル等に対し検証動作を行う。但し、検証動作を行うことにおいて、書込み動作が行われたそれぞれのメモリセルに対し相違する電流が感知され得るので、検証動作はそれぞれのメモリセルに対し順次行われ得る。
【００３８】
カラムデコーダ５００は、カラムアドレス信号（ＣＡＤＤＲ）を受信してグローバルカラムイネーブル信号（ＧＣＥＮ０、ＧＣＥＮ１、…、ＧＣＥＮ（ｑ−１））を生成することができる。ローカルカラムデコーダ５５０は、カラムアドレス信号（ＣＡＤＤＲ）を受信しローカルカラムイネーブル信号（ＬＣＥＮ０、…、ＬＣＥＮ（ｍ−１））を生成することができる。図１ではローカルカラムデコーダ５５０がカラムデコーダ５００と別に具現されているものと示されているが、これに限定されず、ローカルカラムデコーダ５５０はカラムデコーダ５００に含まれ得る。
【００３９】
ローデコーダ３００はローアドレス信号（ＲＡＤＤＲ）を受信し、ローイネーブル信号（ＲＥＮ０、ＲＥＮ１、…、ＲＥＮ（ｎ−１））を生成することができる。
【００４０】
実施形態に従い、非揮発性メモリ装置１０はローデコーダ３００、カラムデコーダ５００、及びローカルカラムデコーダ５５０に提供されるローアドレス信号（ＲＡＤＤＲ）、及びカラムアドレス信号（ＣＡＤＤＲ）を含むプログラムアドレスを生成する制御器４００をさらに含むことができる。
【００４１】
制御器４００は、ホストのような外部装置と通信して非揮発性メモリ装置１０の動作に必要な信号を受信し、非揮発性メモリ装置１０に含まれた構成要素等に対し入／出力制御信号（ＩＯＣＯＮ）、カラムアドレス信号（ＣＡＤＤＲ）及びローアドレス信号（ＲＡＤＤＲ）を生成して提供することができる。したがって、制御器４００は非揮発性メモリ装置１０の動作を制御することができる。
【００４２】
図３ａ及び図３ｂは、本発明の一実施形態に係る非揮発性メモリ装置のプログラム方法を説明するための概路図である。図３ａ及び図３ｂにおいて、本明細書で用いられるビットライン書込みセル、同時書込み電流、及びパーティションの名称と関連した概念を、本発明の一実施形態に係る非揮発性メモリ装置のプログラム方法とともに説明する。
【００４３】
図３ａに示す通り、非揮発性メモリ装置は複数のビットライン（ＢＬ０、ＢＬ１、ＢＬ２）に連結された複数の入／出力回路２２０ａ、２２０ｂ、２２０ｃ、及び複数のビットライン（ＢＬ０、ＢＬ１、ＢＬ２）と交差する複数のワードライン（ＷＬ０、ＷＬ１、ＷＬ２、…、ＷＬ（ｎ−１））に連結された複数のメモリセル（ＭＣ１、ＭＣ２、…、ＭＣ１１、ＭＣ１２）を含むことができる。
【００４４】
図３ｂでは、限定された数の入／出力回路等、ビットライン等、ワードライン等及びメモリセル等が示されているが、これは例示的な構成であってこれに限定されない。
複数のメモリセル（ＭＣ１、ＭＣ２、…、ＭＣ１１、ＭＣ１２）は、ワードライン（ＷＬ０、ＷＬ１、ＷＬ２、…、ＷＬ（ｎ−１））を共有するメモリセル等がそれぞれパーティション１２０ａ、１２０ｂ、１２０ｃ、…、１２０ｎを構成する。例えば、第１パーティション１２０ａは第１、第５及び第９メモリセル（ＭＣ１、ＭＣ５、ＭＣ９）を含むことができ、第３パーティション１２０ｃは第３、第７及び第１１メモリセル（ＭＣ３、ＭＣ７、ＭＣ１１）を含むことができる。各パーティション１２０ａ、１２０ｂ、１２０ｃ、…、１２０ｎに含まれた複数のメモリセルは、該当するワードライン（ＷＬ０、ＷＬ１、ＷＬ２、…、ＷＬ（ｎ−１））が活性化されるに伴い活性化され、ビットライン（ＢＬ０、ＢＬ１、ＢＬ２）から提供された電流を受信することができる。
【００４５】
第１入／出力回路２２０ａの動作を例示的に説明する。第１入／出力回路２２０ａに連結された第１ビットライン（ＢＬ０）に連結された複数のメモリセル（ＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４）の中で、プログラムアドレスによりプログラムが行われるメモリセルが選択される。本発明で、同一のビットラインに連結された複数のメモリセルの中で、プログラムが行われるメモリセル等をビットライン書込みセル等と指称する。例えば、第１、第２及び第４メモリセル（ＭＣ１、ＭＣ２、ＭＣ４）がビットライン書込みセル等の場合、入／出力回路２２０ａでは第１ビットライン（ＢＬ０）を介し同時書込み電流を提供する。同時書込み電流は第１入／出力回路２２０ａから提供され、実質的に同じ時点にビットライン書込みセル等に提供される書込み電流を表す。
【００４６】
同時書込み電流（ＩＤＴ）は、第１入／出力回路２２０ａ内で生成され第１ビットライン（ＢＬ０）に提供されることがあり、実施形態に従い、第１入／出力回路２２０ａに提供される駆動電圧により同時書込み電流の大きさが制限されることもあり得る。即ち、駆動電圧に基づき最大に生成することのできる同時書込み電流（ＩＤＴ）の大きさは限定され得る。
【００４７】
本発明の一実施形態に係る非揮発性メモリ装置が複数の抵抗性メモリセルを含む場合、同時書込み電流はビットライン書込みセル等の抵抗値に基づき決定され得る。同時書込み電流の具体的な大きさ算出に対しては後述する。
【００４８】
同時書込み電流（ＩＤＴ）が第１ビットライン（ＢＬ０）を介し提供されるとしても、ワードラインが活性化されない場合、即ち、パーティションが活性化されない場合、メモリセル等に同時書込み電流が提供されない。前記のように、第１入／出力回路２２０ａにより同時書込み電流が提供されなければならない第１、第２及び第４メモリセル（ＭＣ１、ＭＣ２、ＭＣ４）を活性化するため、第１ワードライン（ＷＬ０）が活性化されて第１パーティション１２０ａが活性化され、第２ワードライン（ＷＬ１）が活性化されて第２パーティション１２０ｂが活性化され、第ｎワードライン（ＷＬ（ｎ−１））が活性化されて第ｎパーティション１２０ｎが活性化される。第３ワードライン（ＷＬ２）は非活性化されて第３パーティション１２０ｃが非活性化されるので、第１ビットライン（ＢＬ０）を介し同時書込み電流が提供されるとしても第３メモリセル（ＭＣ３）には同時書込み電流が提供されない。
【００４９】
図３ｂは、複数の入／出力回路２２０ｄ、２２０ｅが複数のグローバルビットライン（ＧＢＬ０、ＧＢＬ１）に連結された場合を示す図である。図３ａと比べた場合、複数のグローバルビットライン（ＧＢＬ０、ＧＢＬ１）は複数のローカルビットライン（ＬＢＬ０、ＬＢＬ１、…、ＬＢＬ５）と連結され得るので、図３ａの入／出力回路等２２０ａ、２２０ｂ、２２０ｃが１つのビットライン（ＢＬ）を介し各メモリセルと連結されているのとは異なり、図３ｂの入／出力回路等２２０ｄ、２２０ｅはグローバルビットライン（ＧＢＬ０、ＧＢＬ１）を経て、ローカルビットライン等（ＬＢＬ０、ＬＢＬ１、…、ＬＢＬ５）を介しメモリセルと連結される。
【００５０】
例えば、第１入／出力回路２２０ｄを介し提供された同時書込み電流（ＩＤＴ）は、第１グローバルビットライン（ＧＢＬ０）及び第２ローカルビットライン（ＬＢＬ１）を経て第５、第７及び第８メモリセル（ＭＣ５、ＭＣ７、ＭＣ８）に提供され得る。複数のグローバルビットライン（ＧＢＬ０、ＧＢＬ１）と複数のローカルビットライン（ＬＢＬ０、ＬＢＬ１、…、ＬＢＬ５）は、複数のカラム選択スイッチを含むカラム選択部１３０ａ、１３０ｂにより電気的に連結され得る。カラム選択部１３０ａ、１３０ｂは、図２に示されたローカルカラムイネーブル信号（ＬＣＥＮ）に応答し、複数のグローバルビットライン（ＧＢＬ０、ＧＢＬ１）と複数のローカルビットライン（ＬＢＬ０、ＬＢＬ１、…、ＬＢＬ５）を電気的に連結することができる。
【００５１】
図３ｂの入／出力回路等２２０ｄ、２２０ｅは、複数のローカルビットライン（ＬＢＬ０、ＬＢＬ１、…、ＬＢＬ５）と連結されたグローバルビットライン等（ＧＢＬ０、ＧＢＬ１）とそれぞれ連結されるので、各入／出力回路２２０ｄ、２２０ｅがデータを書き込むため同時書込み電流を提供するメモリセルの数が、図３ａの入／出力回路等２２０ａ、２２０ｂ、２２０ｃより多いことがある。例えば、第１入／出力回路２２０ｄは第１〜第１２メモリセル（ＭＣ１、ＭＣ２、…、ＭＣ１１、ＭＣ１２）に対し同時書込み電流を提供することができ、第２入／出力回路２２０ｅは第１３〜第２４メモリセル（ＭＣ１３、ＭＣ１４、…、ＭＣ２３、ＭＣ２４）に対し同時書込み電流を提供することができる。但し、この場合、１つのパーティション１２０ａ、１２０ｂ、１２０ｃ、１２０ｎに含まれたメモリセル等が同時に活性化され得ない。例えば、第２ワードライン（ＷＬ１）が活性化され、第２パーティション１２０ｂが活性化された場合、第２、第６、第１０メモリセル等（ＭＣ１０）の中で１つのメモリセルに対してのみ同時書込み電流が提供され得る。
【００５２】
図４は、本発明の一実施形態に係る非揮発性メモリ装置のプログラム方法に要する時間を示すための図である。
図４を参照しながら、入／出力回路２２０が単一メモリセルに対しプログラム及び検証動作を行う第１プログラム方法（ＰＧＭ１）と、複数のメモリセルに対しプログラム動作を行い、複数のメモリセルそれぞれに対し検証動作を行う第２プログラム方法（ＰＧＭ２）のプログラム時間を比べる。図４では、３つのメモリセルに対しプログラム及び検証動作を行う方法を例示的に説明する。
【００５３】
第１プログラム方法（ＰＧＭ１）において、第１データ書込み時間（ｔｄ１）の間に第１メモリセルに対し書込み電流を提供してメモリセルの抵抗を変化させる。以後、第１検証時間（ｔｖ１）の間第１メモリセルに書き込まれたデータを読み出して書き込もうとしていたデータが書き込まれたのか否かを判断する。説明の便宜上、第１メモリセルに対し書き込もうとしていたデータが書き込まれた場合で説明する。実施形態に従い、データを書き込む第１データ書込み時間（ｔｄ１）は、第１検証時間（ｔｖ１）より長いことがある。これは、メモリセルに対し相違する抵抗値を有するようデータを書き込む場合、メモリセルの状態を変化させるなどで検証動作より多い時間を求めるためである。
【００５４】
同様の方式で、第２メモリセルに対し書込み電流を提供し第２データ書込み時間（ｔｄ２）の間に第２メモリセルの抵抗を変化させ、第２検証時間（ｔｖ２）の間に第２メモリセルの抵抗値を読み出してデータを検証する。第３メモリセルに対し書込み電流を提供し、第３データ書込み時間（ｔｄ３）の間に第３メモリセルの抵抗を変化させ、第３検証時間（ｔｖ３）の間に第３メモリセルの抵抗値を読み出してデータを検証する。
【００５５】
第２プログラム方法（ＰＧＭ２）において、前記のように、１つの入／出力回路２２０にビットライン（ＢＬ）又はグローバルビットライン（ＧＢＬ）を介し連結された複数のメモリセルの中で、プログラムアドレスに基づきプログラム動作が行われなければならない複数のビットライン書込みセルに対し同時に書込み電流が提供され、複数のビットライン書込みセルに対し同時にデータが書き込まれ得る。
【００５６】
図４に示す通り、同時データ書込み時間（ｔｓ）の間に第１〜第３メモリセルに対し同時書込み電流が提供され、第１〜第３メモリセルの抵抗値が変化する。実施形態に従い、同時データ書込み時間（ｔｓ）は、第１プログラム方法（ＰＧＭ１）において第１〜第３データ書込み時間（ｔｄ１、ｔｄ２、ｔｄ３）と実質的に同じ時間に相応することができる。第１〜第３メモリセルに対し順次に検証動作が行われる。したがって、第１検証時間（ｔｖ１）の間に第１メモリセルのデータを検証し、第２検証時間（ｔｖ２）の間に第２メモリセルに対し、第３検証時間（ｔｖ３）の間に第３メモリセルに対しデータを検証する。第１〜第３検証時間（ｔｖ１、ｔｖ２、ｔｖ３）は第１プログラム方法（ＰＧＭ１）と実質的に同一であり得る。但し、第２プログラム方法（ＰＧＭ２）において、検証動作より相対的に長い時間を有するデータ書込み動作を同時に行うことにより、ｔｄｆほどのプログラム時間を短縮することができる。
【００５７】
図５は、本発明の一実施形態に係る入／出力回路を示すブロック図である。
図５の入／出力回路２２０は、図２〜図３ａ及び図３ｂの入／出力回路等２２０ａ、２２０ｂ、２２０ｃ、２２０ｄ、２２０ｅを含むことができる。
図５に示す通り、入／出力回路２２０は書込み電流提供器２２１、書込み電流生成器２２２、書込み制御器２２３、感知器２２４、検証器２２５及び検証格納器２２６を含むことができる。
【００５８】
書込み電流提供器２２１は、ビットライン（ＢＬ）に対し同時書込み電流（ＩＤＴ）を提供することができる。書込み電流提供器２２１は、非揮発性メモリ装置１０の動作モードに従い活性化され得る。例えば、書込み電流提供器２２１はプログラム動作及び消去動作の間に活性化され、読出し動作の間に非活性化され得る。
【００５９】
書込み電流生成器２２２は、電流制御信号（ＩＣＯＮ）に基づき生成書込み電流（Ｉｗｒ）を提供することができる。生成書込み電流（Ｉｗｒ）は、同時書込み電流（ＩＤＴ）と実質的に同一の電流であり得る。生成書込み電流（Ｉｗｒ）は、ビットライン書込みセル等の数、各メモリセルの抵抗値、書込み電流提供器２２１の駆動トランジスタの飽和状態条件などに従い相違する値を有することができる。
【００６０】
書込み制御器２２３は、図２の制御器４００から入／出力制御信号（ＩＯＣＯＮ）及び書込みデータ（ＷＤＴ）を受信して電流制御信号（ＩＣＯＮ）を生成することができる。入／出力制御信号（ＩＣＯＮ）に含まれたプログラムアドレスに基づきビットライン書込みセル等を判別し、各ビットライン書込みセルに書き込まれるデータを認知し、書込み電流生成器２２２をして生成書込み電流（Ｉｗｒ）を生成するようにする。
【００６１】
さらに、書込み制御器２２３は、検証格納器２２６から検証結果に伴う検証フィードバック信号（ＦＤＢ）を受信しプログラム動作を繰り返して行うことができる。検証フィードバック信号（ＦＤＢ）は、直前ビットライン書込みセル等の中でフェイルされたメモリセル等に対する情報を含むことができる。
【００６２】
書込み電流提供器２２１、書込み電流生成器２２２及び書込み制御器２２３は、書込み駆動器として動作することができる。
【００６３】
感知器２２４は、データが書き込まれたビットライン書込みセル等に対し、順次に読出し電流（Ｉｓｅｎｓｅ）を提供してビットライン（ＢＬ）の電圧を感知することができる。データが書き込まれたビットライン書込みセルそれぞれは相違する抵抗値を有することができるので、読出し電流（Ｉｓｅｎｓｅ）に応じてビットライン（ＢＬ）は相違する電圧レベルを有することができる。ビットライン（ＢＬ）の電圧レベルは、既に設定された基準電圧と比較され感知出力信号（ＳＯＵＴ）として提供され得る。非揮発性メモリ装置１０が読出し動作を行う場合、感知出力信号（ＳＯＵＴ）は外部へ出力され得、非揮発性メモリ装置１０がプログラム方法の中で検証動作を行う場合、感知出力信号（ＳＯＵＴ）は検証器２２５へ提供され得る。
【００６４】
検証器２２５は、感知出力信号（ＳＯＵＴ）と書込みデータ（ＷＤＴ）を比べ、ビットライン書込みセルに書き込もうとしていたデータが書き込まれたのか否かを判断し検証結果データ（ＶＲＦ）を生成する。本発明の一実施形態に係る非揮発性メモリ装置１０のプログラム方法において、検証動作はビットライン書込みセル等に対し順次行われるので、各メモリセルに対し検証結果データ（ＶＲＦ）が生成され得る。検証結果データ（ＶＲＦ）は、ビットライン書込みセル等のアドレス及びパス或いはフェイル可否に対する情報を含むことができる。
【００６５】
検証格納器２２６は、検証結果データ（ＶＲＦ）を格納して検証フィードバック信号（ＦＤＢ）を生成することができる。実施形態に従い、検証結果データ（ＶＲＦ）で少なくとも１つのビットライン書込みセルがフェイルされたメモリセルと判断された場合、プログラム動作が繰り返して行われ得る。データの書込み及び検証動作の繰返しに伴い、データが正確に書き込まれ得、読出しマージン（Read margin）が確保され非揮発性メモリ装置１０が信頼性を有しながら動作することができる。
【００６６】
感知器２２４、検証器２２５及び検証格納器２２６は、感知増幅器として動作することができる。
【００６７】
図６は、図５の書込み電流提供器２２１及び書込み電流生成器２２２の一実施形態を示す回路図である。
図６に示す通り、書込み電流提供器２２１は第１及び第２駆動トランジスター（ＴＤ１、ＴＤ２）を含むことができ、書込み電流生成器２２２は複数の定電流源（Ｉｃｗｃ１、Ｉｃｗｃ２、Ｉｃｗｃ３、…、Ｉｃｗｃｐ）、及びこれらと直列連結されたスイッチ（ＳＷ１、ＳＷ２、ＳＷ３、…、ＳＷｐ）を含むことができる。
【００６８】
第１駆動トランジスタ（ＴＤ１）は昇圧電圧（ＶＰＰ）と書込み電流生成器２２２の一端子との間に結合可能であり、第２駆動トランジスタ（ＴＤ２）は昇圧電圧（ＶＰＰ）とビットライン（ＢＬ）との間に連結されている。第１駆動トランジスタ（ＴＤ１）と第２駆動トランジスタ（ＴＤ２）は、ゲート端子が互いに連結され電流ミラー（current mirror）形態で結合され得る。
【００６９】
複数の定電流源（Ｉｃｗｃ１、Ｉｃｗｃ２、Ｉｃｗｃ３、…、Ｉｃｗｃｐ）は、実質的に等値を有する書込み電流等を生成することができる。各定電流源（Ｉｃｗｃ１、Ｉｃｗｃ２、Ｉｃｗｃ３、…、Ｉｃｗｃｐ）が実質的に等値を有する書込み電流等を生成する場合、ビットライン書込みセル等の個数に線形的に比例する数の定電流源（Ｉｃｗｃ１、Ｉｃｗｃ２、Ｉｃｗｃ３、…、Ｉｃｗｃｐ）がスイッチ（ＳＷ１、ＳＷ２、ＳＷ３、…、ＳＷｐ）により電気的経路が形成され生成書込み電流（Ｉｗｒ）に提供され得る。
【００７０】
他の実施形態において、複数の定電流源（Ｉｃｗｃ１、Ｉｃｗｃ２、Ｉｃｗｃ３、…、Ｉｃｗｃｐ）は冪数（exponent）に該当する方式で大きくなる値を有する書込み電流等を生成することができる。例えば、第２定電流源（Ｉｃｗｃ２）は第１定電流源（Ｉｃｗｃ１）の２倍に相応する電流値を有し、第３定電流源（Ｉｃｗｃ３）は第２定電流源（Ｉｃｗｃ２）の２倍に相応し、第１定電流源（Ｉｃｗｃ１）の４倍に相応する電流値を有することができる。
【００７１】
電流制御信号（ＩＣＯＮ）は、複数のスイッチ（ＳＷ１、ＳＷ２、ＳＷ３、…、ＳＷｐ）の中でビットライン書込みセル等の抵抗値に従い相違するスイッチ（ＳＷ１、ＳＷ２、ＳＷ３、…、ＳＷｐ）を選択的に選択し、活性化させて生成書込み電流（Ｉｗｒ）を提供することができる。例えば、電流制御信号（ＩＣＯＮ）はデジタル信号であり得、電流制御信号（ＩＣＯＮ［０］、ＩＣＯＮ［１］、ＩＣＯＮ［２］、…、ＩＣＯＮ［ｐ−１］）の相応するビットに応じて複数のスイッチ（ＳＷ１、ＳＷ２、ＳＷ３、…、ＳＷｐ）の動作を制御することができる。
【００７２】
電流制御信号（ＩＣＯＮ）に基づき生成書込み電流（Ｉｗｒ）が書込み電流提供器２２１へ提供される。具体的に、生成書込み電流（Ｉｗｒ）は第１駆動トランジスタ（ＴＤ１）の第１端子に提供され得る。第１駆動トランジスタ（ＴＤ１）の第２端子は、昇圧電圧（ＶＰＰ）を受信して駆動され得る。第２駆動トランジスタ（ＴＤ２）は、第１駆動トランジスタ（ＴＤ１）と電流ミラー（current mirror）形態で結合され、第１端子を介し生成書込み電流（Ｉｗｒ）と実質的に同一の同時書込み電流（ＩＤＴ）を提供することができる。同時書込み電流（ＩＤＴ）は、ビットライン（ＢＬ）へ提供され複数のビットライン書込みセルへ提供され得る。
【００７３】
図７は、図１の非揮発性メモリ装置のプログラム方法において、ビットライン書込みセル等に対し同時書込み電流を生成する段階の一実施形態を示すフローチャートである。
図７に示す通り、図５に示した書込み制御器２２３は、入／出力制御信号（ＩＯＣＯＮ）に含まれたプログラムアドレスに基づいてビットライン書込みセル等の抵抗値を算出することができる（ステップＳ１１１）。ビットライン書込みセル等の抵抗値はプログラムされるデータに従い相違する値を有することができ、例えば、ビットライン書込みセル等に対し特定のデータが書き込まれる場合、それぞれの抵抗値を決めることができる。
【００７４】
実施形態に従い、各ビットライン書込みセルの抵抗値等は実質的に等値を有することができ、ビットラインに連結された複数のビットライン書込みセルの全体抵抗値は、各ビットライン書込みセルの抵抗値の並列合算で算出することができる。
【００７５】
算出された抵抗値に基づき同時書込み電流が生成され得る（ステップＳ１２１）。例えば、書込み電流生成器２２２に含まれた複数の定電流源が実質的に同じ電流値を有する書込み電流を生成する場合、ビットライン書込みセル等の抵抗値と比例するほどの定電流源を活性化し同時書込み電流（ＩＤＴ）を生成することができる。ビットライン書込みセル等の抵抗値と同時書込み電流（ＩＤＴ）の関係は、図１０を参照しながら後述する。
【００７６】
他の実施形態において、書込み電流生成器２２２に含まれた複数の定電流源が相違する電流値を有する書込み電流を生成する場合は、相違する電流制御信号（ＩＣＯＮ）を生成し同時書込み電流（ＩＤＴ）を生成することができる。
【００７７】
図８は、本発明の一実施形態に係る非揮発性メモリ装置のプログラム方法において、複数のビットライン書込みセルに対し同時書込み電流を提供する段階の一実施形態を示すフローチャートである。
図８に示す通り、プログラムアドレスに基づきワードラインを共有する複数のメモリセルを含む複数のパーティションの中で、ビットライン書込みセル等が含まれた書込みパーティション等を活性化することができる（ステップＳ２１０）。図３ａ及び３ｂを参照しながら説明したところのように、パーティションはワードラインを共有する複数のメモリセルを含むことができる。さらに、説明の便宜のため、ビットライン書込みセル等が含まれたパーティション等を書込みパーティションと指称する。
【００７８】
ビットライン書込みセル等に対し同時書込み電流（ＩＤＴ）を提供するため、書込みパーティション等が同時に活性化され同時書込み電流（ＩＤＴ）が提供される電流経路を形成しなければならない。したがって、ビットライン書込みセル等が連結されたワードライン等が活性化され得る。
【００７９】
活性化された複数の書込みパーティションに対し同時書込み電流（ＩＤＴ）が提供され得る（ステップＳ２２０）。同時書込み電流（ＩＤＴ）の提供に伴い、ビットライン書込みセル等に対し同時書込み電流（ＩＤＴ）の一部が提供されデータが書き込まれ得る。
【００８０】
図９は、本発明の一実施形態に係る非揮発性メモリ装置のプログラム方法において、複数のビットライン書込みセルに対し同時書込み電流を提供する段階の他の実施形態を示すフローチャートである。
図９のプログラム方法は、図３ｂを参照しながら説明したところのように、複数の入／出力回路２２０ｄ、２２０ｅがグローバルビットライン（ＧＢＬ）及びローカルビットライン（ＬＢＬ）を介しメモリセル等と連結される非揮発性メモリ装置に適用され得る。
【００８１】
図９に示す通り、プログラムアドレスに含まれるローアドレスに基づき、ビットライン書込みセル等に該当するワードラインを活性化することができる（ステップＳ２１１）。例えば、ワードラインは論理状態「ロー」に相応するローイネーブル信号（ＲＥＮ）を受信して活性化され得る。
【００８２】
プログラムアドレスに含まれるカラムアドレスに基づき、グローバルビットライン（ＧＢＬ）と連結されたローカルビットライン（ＬＢＬ）を活性化することができる（ステップＳ２２１）。実施形態に従い、グローバルビットライン（ＧＢＬ）と連結された複数のローカルビットライン（ＬＢＬ）の中で１つのローカルビットライン（ＬＢＬ）だけが活性化され得る。
【００８３】
活性化されたビットライン書込みセル等に対し同時書込み電流（ＩＤＴ）が提供され得る（ステップＳ２２３）。
【００８４】
図１０は、本発明の一実施形態に係る非揮発性メモリ装置のプログラム方法において、ビットライン書込みセル等の抵抗値と同時書込み電流（ＩＤＴ）の大きさの関係を示すグラフである。図１０は、一般的なトランジスタの特性グラフと実質的に同一であり得る。
図１０において、Ｘ軸は図５の書込み電流生成器２２２に含まれた第２駆動トランジスタ（ＴＤ２）のドレイン／ソース電圧（Ｖｄｓ）、即ち、第１端子と第２端子との間の電圧を表し、Ｙ軸はビットライン（ＢＬ）に提供される同時書込み電流（ＩＤＴ）を表す。
【００８５】
第２駆動トランジスタ（ＴＤ２）が飽和領域（Saturation region）で動作してからこそ生成書込み電流（Ｉｗｒ）と実質的に同一の同時書込み電流（ＩＤＴ）が提供されるので、ＴＤ２は図１０において飽和領域に表された部分で動作しなければならない。負荷線（Load line）の傾斜度は、ビットライン書込みセル等の抵抗の逆数値であり得る。したがって、図１０に示されている負荷線は例示的なものである。
【００８６】
第２駆動トランジスタ（ＴＤ２）の複数のゲート／ソース電圧（Ｖｇｓ１、Ｖｇｓ２、Ｖｇｓ３、Ｖｇｓ４、Ｖｇｓ５、Ｖｇｓ６）と負荷線の関係に応じて同時書込み電流（ＩＤＴ）が決定され得る。例えば、ドレイン／ソース電圧（Ｖｄｓ）がＶＱの場合、同時書込み電流（ＩＤＴ）はＩＤＱに決定され得る。
【００８７】
図１１は、ビットライン書込みセルそれぞれに対し順次に検証動作を行う段階の一実施形態を示すフローチャートである。
図１１に示す通り、ビットライン書込みセルが連結されたワードラインを活性化することができる（ステップＳ３１０）。ビットライン書込みセルが連結されたワードラインを活性化することは、前記書込みパーティションを活性化する方法と実質的に同一であり得る。但し、検証動作において、同時に複数の書込みパーティションを活性化せず、１つの書込みパーティションを活性化してそれぞれのビットラインセルを順次に活性化する。実施形態に従い、ビットライン書込みセル等を活性化する以前にビットラインを同一の電圧でプリチャージング（Precharging）することができる。
【００８８】
図５に示した感知器２２４は、ビットライン書込みセルに読出し電流（Ｉｓｅｎｓｅ）を提供する（ステップＳ３２０）。ビットライン書込みセルに読出し電流（Ｉｓｅｎｓｅ）を印加する以前にビットラインが一定の値を有する電圧にプリチャージングされた場合、読出し電流（Ｉｓｅｎｓｅ）がビットライン書込みセルへ流れるに伴い、ビットライン書込みセルの抵抗値に従いビットラインの電圧が相違するように変化し得る。
【００８９】
検証器２２５は、読出し電流（Ｉｓｅｎｓｅ）に基づいて相違するように変化したビットラインの電圧に基づき、ビットライン書込みセルのパス或いはフェイルの可否を判断することができる（ステップＳ３３０）。例えば、ビットラインの電圧を感知して既に設定された基準電圧と比べ、感知出力電圧（ＳＯＵＴ）を書込みデータ（ＷＤＴ）と比べて同一の可否を判断する。
【００９０】
検証動作は、ビットライン書込みセルそれぞれに対し順次行われ得、各ビットライン書込みセルのパス或いはフェイルの可否は、検証結果データ（ＶＲＦ）で生成され検証格納器２２６に格納され得る（ステップＳ３４０）。
【００９１】
図１２は、本発明の一実施形態に係る非揮発性メモリ装置のプログラム方法を示すフローチャートである。
図１２に示す通り、プログラムアドレスに基づいてビットライン書込みセル等に対し同時書込み電流を生成する（ステップＳ１０１）。ビットライン書込みセル等は、同一のビットライン（ＢＬ）又はローカルビットライン（ＬＢＬ）に連結されたメモリセル等であり得る。
【００９２】
ビットライン書込みセル等を同時に活性化させて同時書込み電流を提供する（ステップＳ２０１）。ビットライン書込みセル等はワードライン（ＷＬ）を活性化させ、実施形態に従い、カラム選択部１３０ａ、１３０ｂを活性化させて同時書込み電流を提供することができる。
【００９３】
データが書き込まれたビットライン書込みセル等に対し読出し電流を印加するなど、順次に検証動作を行う（ステップＳ３０１）。
【００９４】
検証動作を行った結果、ビットライン書込みセル等の中で少なくとも１つがフェイルされたものと判断された場合（ステップＳ４０１、ＹＥＳ）、フェイルされたメモリセル等に対しデータ書込みを再度行う。図５に示した検証器２２５は、ビットラインメモリセル等のパス或いはフェイルの可否を判断し、検証結果データ（ＶＲＦ）を検証格納器２２６に格納する。検証結果データ（ＶＲＦ）で少なくとも１つのビットライン書込みセルがフェイルされたものと判断された場合、フェイルされたメモリセル等に対しデータ書込みが繰り返され得る。
【００９５】
繰返しデータを書き込んで全てのビットライン書込みセルがパスされた場合（ステップＳ４０１、ＮＯ）、プログラム動作が完了する。
【００９６】
本発明の一実施形態に係る非揮発性メモリ装置のプログラム方法は、書き込まれたデータに従い相違する電流を流させる抵抗性メモリセル等を含み、同一のビットラインに連結されたビットライン書込みセル等に対し同時にデータを書き込むことができるよう同時書込み電流を生成して提供することにより、プログラム書込みに要する時間を最少化することができる。
【００９７】
さらに、本発明の一実施形態に係る非揮発性メモリ装置のプログラム方法は、データが書き込まれる複数のビットライン書込みセルの抵抗値と、駆動トランジスタの飽和状態条件に基づき同時書込み電流を生成することができるので、データ書込みの正確性を向上させることができる。
【００９８】
以上、本発明に関する好ましい実施形態を説明したが、当該技術分野の熟練した当業者であれば、特許請求範囲に記載された本発明の思想及び領域から逸脱しない範囲での全ての変更が含まれる。
【図１】
2012123890.tif 000003
【図２】
2012123890.tif 000004
【図３ａ】
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【図３ｂ】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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