(57)【要約】 【課題】メモリシステム及びメモリシステムの動作方法を提供すること。【解決手段】本発明に係るメモリシステムは、キャッシュレジスタとメモリセルを具備して、前記キャッシュレジスタを通じて提供されたデータを前記メモリセルに保存するＮＡＮＤフラッシュメモリと、  作業メモリを具備し、前記作業メモリにメタデータを保存して前記ＮＡＮＤフラッシュメモリを制御するコントロールユニットを含み、  スタンバイモード進入のとき、前記メタデータは前記キャッシュレジスタに保存されることを特徴とする。【選択図】図１
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【特許請求の範囲】
【請求項１】
キャッシュレジスタとメモリセルを具備して、前記キャッシュレジスタを通じて提供されたデータを前記メモリセルに保存するＮＡＮＤフラッシュメモリと、
作業メモリを具備し、前記作業メモリにメタデータを保存して前記ＮＡＮＤフラッシュメモリを制御するコントロールユニットを含み、
スタンバイモード進入のとき、前記メタデータは前記キャッシュレジスタに保存されることを特徴とするメモリシステム。
【請求項２】
前記スタンバイモード進入のとき、前記メタデータは前記メモリセルに書き込みされないことを特徴とする請求項１に記載のメモリシステム。
【請求項３】
前記スタンバイモード進入のとき、前記メタデータは前記コントロールユニットから発生された書き込み命令に従って前記作業メモリから読み取りされて前記キャッシュレジスタに書き込みされることを特徴とする請求項１に記載のメモリシステム。
【請求項４】
前記書き込み命令のとき、前記命令語コードには前記メモリセルに対応するアドレス情報がＮＵＬＬ状態であることを特徴とする請求項３に記載のメモリシステム。
【請求項５】
前記書き込み命令のとき、前記命令語コードには前記アドレス情報がないことを特徴とする請求項３に記載のメモリシステム。
【請求項６】
前記書き込み命令のｔき、前記命令語コードには前記作業メモリから読み取りされた前記メタデータが前記キャッシュレジスタにだけ保存されるように特定するコードが追加されることを特徴とする請求項３に記載のメモリシステム。
【請求項７】
前記スタンバイモードの後、ウェイクアップ動作のとき、前記メタデータは前記コントロールユニットから発生された読み取り命令に従って、前記キャッシュレジスタから読み取りされて前記作業メモリに書き込みされることを特徴とする請求項１に記載のメモリシステム。
【請求項８】
前記メモリセルは複数のカラムとローが交差するマトリックス構成を成し、前記キャッシュレジスタは１つの前記カラム、または、前記ローからなることを特徴とする請求項１に記載のメモリシステム。
【請求項９】
前記スタンバイモード進入のとき、前記メモリセルは電源がオフされることを特徴とする請求項１に記載のメモリシステム。
【請求項１０】
キャッシュレジスタとメモリセルを具備して、前記キャッシュレジスタを通じて提供されたデータを前記メモリセルに保存するＮＡＮＤフラッシュメモリと作業メモリとを具備し、前記作業メモリにメタデータを保存して前記ＮＡＮＤフラッシュメモリを制御するコントロールユニットを含むメモリシステムで、
スタンバイモード進入が開始されることによって、前記作業メモリから前記メタデータを読み取りする段階と、
書き込み命令を発生する段階と、
前記読み取りされたメタデータを前記書き込み命令を遂行するためのコードに挿入して書き込み命令語コードを生成する段階と、
前記書き込み命令語コードによって前記メタデータを前記キャッシュレジスタに書き込みする段階とを含むことを特徴とするメモリシステムの動作方法。
【請求項１１】
前記スタンバイモード進入のとき、前記メタデータは前記メモリセルに書き込みされないことを特徴とする請求項１０に記載のメモリシステムの動作方法。
【請求項１２】
前記命令語コードには前記メモリセルに対応するアドレス情報がＮＵＬＬ状態であることを特徴とする請求項１０に記載のメモリシステムの動作方法。
【請求項１３】
前記命令語コードには前記アドレス情報がないことを特徴とする請求項１０に記載のメモリシステムの動作方法。
【請求項１４】
前記命令語コードには前記作業メモリから読み取りされた前記メタデータが前記キャッシュレジスタにだけ保存されるように特定するコードが追加されること特徴とする請求項１０に記載のメモリシステムの動作方法。
【請求項１５】
前記メモリセルは複数のカラムとローが交差するマトリックス構成を成し、前記キャッシュレジスタは１つの前記カラム、または、前記ローからなることを特徴とする請求項１０に記載のメモリシステムの動作方法。
【請求項１６】
前記書き込み動作の後、前記メモリシステムは前記スタンバイモードに進入し、前記スタンバイモード進入の後、前記コントロールユニットがウェイクアップ命令を発生する段階をさらに含むことを特徴とする請求項１０に記載のメモリシステムの動作方法。
【請求項１７】
前記ウェイクアップ命令発生によって、前記コントロールユニットは前記キャッシュレジスタから前記メタデータを読み取りするための読み取り命令を生成し、前記読み取り命令によって、前記キャッシュレジスタから前記メタデータを読み取りすることを特徴とする請求項１６に記載のメモリシステムの動作方法。
【請求項１８】
前記読み取りされたメタデータを前記作業メモリに書き込みする段階をさらに含むことを特徴とする請求項１７に記載のメモリシステムの動作方法。
【請求項１９】
スタンバイモード進入のとき、電源がオフされるコントローラと、
前記コントローラのメタデータを保存する作業メモリと、
前記コントローラと不揮発性メモリとのインターフェーシングのための不揮発性メモリインターフェースを含み、
前記スタンバイモードが開始されることによって、前記コントローラは前記メタデータが前記不揮発性メモリのメモリセルに保存されずに、キャッシュレジスタにだけ保存されるようにする命令語コードを生成して前記不揮発性メモリインターフェースに提供することを特徴とするコントロールユニット。
【請求項２０】
前記作業メモリは前記コントローラと同一、又は、他のチップによって構成されるコントロールユニット。
【請求項２１】
メタデータを保存する作業メモリを含み、複数のメモリセル及びキャッシュレジスタを含むフラッシュメモリユニットを制御するコントロールユニットを含み、
前記コントロールユニットは、スタンバイモード進入のとき、前記フラッシュメモリユニットが前記メタデータを前記複数のメモリセルでない前記クアッシュレジスタに保存するように指示するスタンバイ書き込み命令を生成することを特徴とするメモリシステム。
【請求項２２】
前記フラッシュメモリユニットをさらに含み、
前記キャッシュレジスタは前記複数のメモリセルに記入されるデータを保存し、
前記メモリシステムは、前記スタンバイモード進入のとき、前記キャッシュレジスタに電力を供給し、前記作業メモリに供給される電力を減少させることを特徴とする請求項２１に記載のメモリシステム。
【請求項２３】
前記メモリシステムは、前記スタンバイモード進入のとき、前記作業メモリに電力を供給しないことを特徴とする請求項２２に記載のメモリシステム。
【請求項２４】
前記メモリシステムは、前記スタンバイモード進入のとき、前記複数のメモリセルに電力を供給しないことを特徴とする請求項２３に記載のメモリシステム。
【請求項２５】
複数のメモリセル及び前記複数のメモリセルに記入されるデータを保存するキャッシュレジスタを含み、メタデータを保存する作業メモリを含むコントロールユニットによって制御されるフラッシュメモリユニットを含み、
前記フラッシュメモリユニットは、スタンバイモード進入のとき、前記コントロールユニットから受信された書き込み命令に応答して前記メタデータを前記複数のメモリセルでない前記キャッシュレジスタに保存することを特徴とするメモリシステム。
【請求項２６】
前記コントロールユニットをさらに含み、
前記キャッシュレジスタは前記複数のメモリセルに記入されるデータを保存し、
前記メモリシステムは、前記スタンバイモード進入のとき、前記キャッシュレジスタに電力を供給し、前記作業メモリに供給される電力を減少させることを特徴とする請求項２５に記載のメモリシステム。
【請求項２７】
前記メモリシステムは、前記スタンドバイモード進入のとき、前記作業メモリに電力を供給しないことを特徴とする請求項２６に記載のメモリシステム。
【請求項２８】
前記メモリシステムは、前記スタンドバイモード進入のとき、前記複数のメモリセルに電力を供給しないことを特徴とする請求項２７に記載のメモリシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリシステム及びその動作方法に関し、より具体的には、電力消耗を減少させることができるメモリシステム及びその動作方法に関する。
【背景技術】
【０００２】
携帯電話のような携帯機器に用いられるメモリシステムは電力消耗を減少させるためにスタンバイモード（ｓｔａｎｄｂｙ ｍｏｄｅ）を支援することができる。例えば、メモリシステムはスタンバイモードで一部回路の電源を遮断することによって、電力消耗を減少させることができる。ただ、メモリシステムの使用時間を延長するためには、電力消耗をさらに減少させるべきである。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】米国特許７，２４７，５３１号明細書
【特許文献２】韓国特許登録１０−０５０５６３８号明細書
【特許文献３】米国特許出願公開第２００４／０１２３０５７号明細書
【特許文献４】米国特許出願公開第２００９／０２１７０２６号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００４】
従って、本発明の目的は、前記従来の問題点を克服することができるメモリシステム及びその動作方法を提供することにある。
【０００５】
本発明の他の目的はスタンバイモードで電力消耗を減少することができるメモリシステム及びその動作方法を提供することにある。
【０００６】
本発明のまた他の目的は、一般モードとスタンバイモードとの間のモード転換を高速に遂行することができるメモリシステム及びその動作方法を提供することにある。
【課題を解決するための手段】
【０００７】
前記目的を達成するために、本発明の一構成に係るメモリシステムは、キャッシュレジスタとメモリセルを具備して、前記キャッシュレジスタを通じて提供されたデータを前記メモリセルに保存するＮＡＮＤフラッシュメモリ；及び作業メモリを具備し、前記作業メモリにメタデータを保存して前記ＮＡＮＤフラッシュメモリを制御するコントロールユニットを含んで、スタンバイモード進入のとき、前記メタデータは前記キャッシュレジスタに保存される。
【０００８】
一方、本発明の一構成に係るメモリシステムの動作方法は、キャッシュレジスタとメモリセルとを具備し、前記キャッシュレジスタを通じて提供されたデータを前記メモリセルに保存するＮＡＮＤフラッシュメモリと作業メモリとを具備し、前記作業メモリにメタデータを保存して前記ＮＡＮＤフラッシュメモリを制御するコントロールユニットを含むメモリシステムでの動作方法は、スタンバイモード進入が開始することによって、前記作業メモリから前記メタデータを読み取りする段階と、書き込み命令を発生する段階と、前記読み取りされたメタデータを前記書き込み命令を遂行するためのコードに挿入して書き込み命令語コードを生成する段階と、及び前記書き込み命令語コードによって前記メタデータを前記キャッシュレジスタに書き込みする段階とを含む。
【０００９】
また、本発明の一構成に係るコントロールユニットは、スタンバイモード進入のとき、電源がオフされるコントローラと、前記コントローラのメタデータを保存する作業メモリと、及び前記コントローラと不揮発性メモリとのインターフェーシングのための不揮発性メモリインターフェースを含み、前記スタンバイモードが開始されることによって、前記コントローラは前記メタデータが前記不揮発性メモリのメモリセルに保存されずに、キャッシュレジスタにだけ保存されるようにする命令語コードを生成して前記不揮発性メモリインターフェースに提供する。
【発明の効果】
【００１０】
本発明によれば、スタンバイモードでの電力消耗を減少させ、一般モードとスタンバイモードとの間のモード転換を速かに遂行することができる。
【図面の簡単な説明】
【００１１】
【図１】本発明の一実施形態に係るメモリシステムを示したブロック図である。
【図２】書き込み命令語コード及び読み取り命令語コードの形態を示した図面である。
【図３】書き込み命令語コード及び読み取り命令語コードの形態を示した図面である。
【図４】書き込み命令語コード及び読み取り命令語コードの形態を示した図面である。
【図５】図１のメモリシステムに含まれたＮＡＮＤフラッシメモリを示したブロック図である。
【図６】図５のＮＡＮＤフラッシメモリの保存容量の一形態を示した図面である。
【図７】本発明の他の実施形態に係るメモリシステムを示したブロック図である。
【図８】本発明のまた他の実施形態に係るメモリシステムを示したブロック図である。
【図９】本発明のまた他の実施形態に係るメモリシステムを示したブロック図である。
【図１０】本発明のメモリシステムのバスプロトコルの形態を示したブロック図である。
【図１１】本発明のメモリシステムのバスプロトコルの形態を示したブロック図である。
【図１２】本発明のメモリシステムのバスプロトコルの形態を示したブロック図である。
【図１３】本発明のメモリシステムのバスプロトコルの形態を示したブロック図である。
【図１４】本発明の一実施形態に係る一般モードでスタンバイモードへのモード転換のとき、メモリシステムの動作方法を示したフローチャートである。
【図１５】本発明の一実施形態に係るスタンドバイモードで一般モードへのモード転換のとき、メモリシステムの動作方法を示したフローチャートである。
【図１６】本発明のメモリシステムをコンピューティングシステムに応用した形態を示した図面である。
【図１７】本発明のメモリシステムをソリードスケートドライブに応用した形態を示した図面である。
【図１８】本発明のメモリシステムをモバイルシステムに応用した形態を示した図面である。
【発明を実施するための形態】
【００１２】
以下では本発明の望ましい実施形態が、本発明が属する技術分野で通常の知識を有する者に本発明の徹底的な理解を提供する意図以外に他の意図はなく、添付した図面を参照して詳細に説明される。
【００１３】
図１は本発明の一実施形態に係るメモリシステムを示したブロック図である。
【００１４】
図１を参照すると、メモリシステム１００はコントロールユニット１１０、ＮＡＮＤフラッシュメモリ１２０及びチャネル１３０を含む。
【００１５】
コントロールユニット１１０はメモリシステム１００及び／または、ＮＡＮＤフラッシュメモリ１２０の動作を制御する。例えば、コントロールユニット１１０はＮＡＮＤフラッシュメモリ１２０のプログラム動作、読み取り動作及びイレイズ動作を制御することができる。コントロールユニット１１０は作業メモリ１１１、圧縮部１１７、エラー訂正コード（ｅｒｒｏｒ ｃｏｒｒｅｃｔｉｏｎ ｃｏｄｅ、ＥＣＣ）部１１２、ＮＡＮＤインターフェース部１１３、及びコントローラ１１４を含む。
【００１６】
作業メモリ１１１はメモリシステム１００及び／または、コントロールユニット１１０の駆動のためのメタデータ（ｍｅｔａ ｄａｔａ）を保存する。作業メモリ１１１は、電源供給が遮断された場合、保存されたデータを喪失する揮発性メモリであってもよい。例えば、作業メモリ１１１は、静的ランダムアクセスメモリ（ｓｔａｔｉｃ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ、ＳＲＡＭ）、動的ランダムアクセスメモリ（ｄｙｎａｍｉｃ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ、ＤＲＡＭ）等であってもよい。
【００１７】
前記メタデータは、一般モード（ｎｏｒｍａｌ ｍｏｄｅ）で、または、前記一般モードでのウェイクアップ（ｗａｋｅ−ｕｐ）動作のとき、コントロールユニット１１０によって用いられ、スタンバイモード（ｓｔａｎｄｂｙ ｍｏｄｅ）では用いられなくてもよい。ここで、前記メタデータは、コントロールユニット１１０の駆動の際、生成及び／または、参照されるデータとして、ユーザーデータ（ｕｓｅｒ ｄａｔａ）のアドレス、生成時点、標準などの情報を提供するデータであってもよい。例えば、前記メタデータは、コントロールユニット１１０の特定機能レジスタ（ｓｐｅｃｉａｌ ｆｕｎｃｔｉｏｎ ｒｅｇｉｓｔｅｒ）値、コントロールユニット１１０の駆動のとき、宣言された変数、ＮＡＮＤフラッシュメモリ１２０の容量情報、ＮＡＮＤフラッシュメモリ１２０の個数情報、チャネル１３０に対する情報などを含むことができる。
【００１８】
圧縮部１１７は作業メモリ１１１、または、他のメモリ（図示せず）から提供されたデータを圧縮してＮＡＮＤインターフェース部１１３及びチャネル１３０を通じてＮＡＮＤフラッシュメモリ１２０に提供することができる。また、圧縮部１１７はＮＡＮＤフラッシュメモリ１２０から圧縮されたデータを受信し、受信されたデータの圧縮を解除することができる。例えば、スタンバイモード進入のとき、作業メモリ１１１の前記メタデータは圧縮部１１７によって圧縮されてＮＡＮＤフラッシュメモリ１２０のキャッシュレジスタ１２１に保存され、ウェイク‐アップ動作のとき、キャッシュレジスタ１２１の前記圧縮されたメタデータは圧縮部１１７によって圧縮が解除されて作業メモリ１１１に保存される。実施形態においては、圧縮部１１７は多様な方式の圧縮及び解除動作を遂行できる。一実施形態において、圧縮部１１７による圧縮及び解除動作がコントローラ１１４によって遂行されコントロールユニット１１０は別途の圧縮部１１７なしに実施可能である。
【００１９】
ＥＣＣ部１１２は作業メモリ１１１、または、他のメモリ（図示せず）から提供されたデータに基づいてエラー訂正コードを生成し、前記エラー訂正コードをＮＡＮＤインターフェース部１１３及びチャネル１３０を通じてＮＡＮＤフラッシュメモリ１２０に提供する。また、ＥＣＣ部１１２は、ＮＡＮＤフラッシュメモリ１２０から前記エラー訂正コードを受信し、前記エラー訂正コードに基づいてオリジナルのデータを復元することができる。これによって、データの伝送、または、保存過程でエラーが発生してもオリジナルのデータが正確に復元される。実施形態によって、コントロールユニット１１０はＥＣＣ部１１２を含んだり、ＥＣＣ部１１２なしに実施可能である。
【００２０】
スタンバイモード進入のとき、圧縮部１１７は作業メモリ１１１から受信された前記メタデータを圧縮し、ＥＣＣ部１１２は前記圧縮されたメタデータに基づいてエラー訂正コードを生成し、前記エラー訂正コードは、ＮＡＮＤインターフェース部１１３及びチャネル１３０を通じてＮＡＮＤフラッシュメモリ１２０のキャッシュレジスタ１２１に保存される。また、ウェイク‐アップ動作のとき、ＥＣＣ部１１２はＮＡＮＤインターフェース部１１３及びチャネル１３０を通じてキャッシュレジスタ１２１から受信された前記エラー訂正コードから前記圧縮されたメタデータを復元し、圧縮部１１７はＥＣＣ部１１２から受信された前記圧縮されたメタデータの圧縮を解除して作業メモリ１１１に提供することができる。図１には、圧縮部１１７が作業メモリ１１１とＥＣＣ部１１２との間に位置した形態が示されているが、一実施形態において、圧縮部１１７はＥＣＣ部１１２とＮＡＮＤインターフェース部１１３との間に位置することができる。この場合、作業メモリ１１１の前記メタデータに基づいてＥＣＣ部１１２によってエラー訂正コードが生成された後、前記エラー訂正コードが圧縮部１１７によって圧縮されてＮＡＮＤフラッシュメモリ１２０のキャッシュレジスタ１２１に提供される。
【００２１】
ＮＡＮＤインターフェース部１１３はコントロールユニット１１０とＮＡＮＤフラッシュメモリ１２０との間のインターフェースを提供する。例えば、ＮＡＮＤインターフェース部１１３は、コントローラ１１４によって制御されて作業メモリ１１１、または、他のメモリ（図示せず）から提供されたデータをＮＡＮＤフラッシュメモリ１２０に書き込み、または、ＮＡＮＤフラッシュメモリ１２０から保存されたデータを読み取りすることができる。
【００２２】
コントローラ１１４は、コントロールユニット１１０の動作を制御する。例えば、コントローラ１１４は、コントロールユニット１１０を制御してＮＡＮＤフラッシュメモリ１２０にデータを記入する書き込み動作、ＮＡＮＤフラッシュメモリ１２０からデータを読み出しする読み取り動作を遂行することができる。また、コントローラ１１４は前記一般モードで前記スタンバイモードへのスタンバイモード進入動作、または、前記スタンバイモードで前記一般モードでのウェイクアップ動作を遂行することができる。
【００２３】
ＮＡＮＤフラッシュメモリ１２０は、コントロールユニット１１０からチャネル１３０を通じて提供されたデータを保存する。ＮＡＮＤフラッシュメモリ１２０は、キャッシュレジスタ１２１及びメモリセル１２２を含む。書き込み動作のとき、コントロールユニット１１０から提供されたデータがキャッシュレジスタ１２１に一時的に保存され、キャッシュレジスタ１２１に一時的に保存されたデータはページ単位でメモリセル１２２にプログラムされる。また、読み取り動作のとき、メモリセル１２２に保存されたデータがページ単位でキャッシュレジスタ１２１に一時的に保存され、キャッシュレジスタ１２１に一時的に保存されたデータをコントロールユニット１１０に出力してもよい。例えば、キャッシュレジスタ１２１は複数のフリップ‐フロップ、または、ラッチで実施可能である。メモリセル１２２は複数のカラムとローが交差するマトリックス構成を成してもよい。実施形態によって、ＮＡＮＤフラッシュメモリ１２０に含まれたキャッシュレジスタ１２１のサイズ及び個数は多様であってもよい。例えば、ＮＡＮＤフラッシュメモリ１２０はそれぞれ１つのページに相応するサイズを有する２つのキャッシュレジスタを含む。
【００２４】
チャネル１３０は、コントロールユニット１１０とＮＡＮＤフラッシュメモリ１２０との間の命令、アドレス、データなどの経路を提供する。チャネル１３０は、複数の入出力ラインＩ／Ｏ ０、Ｉ／Ｏ １、・・・、Ｉ／Ｏ ７を含む。例えば、命令、アドレス、及び入力データを複数の入出力ラインＩ／Ｏ ０、Ｉ／Ｏ １、・・・、Ｉ／Ｏ ７を通じてコントロールユニット１１０にＮＡＮＤフラッシュメモリ１２０で８ ｂｉｔ単位で転送し、出力データを複数の入出力ラインＩ／Ｏ ０、Ｉ／Ｏ １、・・・、Ｉ／Ｏ ７を通じてＮＡＮＤフラッシュメモリ１２０にコントロールユニット１１０で８ ｂｉｔ単位に転送してもよい。
【００２５】
図１に示さなかったが、チャネル１３０は制御信号が転送される制御ラインをさらに含んでもよい。例えば、チャネル１３０はコマンドラッチイネーブル（ｃｏｍｍａｎｄ ｌａｔｃｈ ｅｎａｂｌｅ、ＣＬＥ）信号、アドレスラッチイネーブル（ａｄｄｒｅｓｓ ｌａｔｃｈ ｅｎａｂｌｅ、ＡＬＥ）信号、チップイネーブル（ｃｈｉｐ ｅｎａｂｌｅ、／ＣＥ）信号、読み取りイネーブル（ｒｅａｄ ｅｎａｂｌｅ、／ＲＥ）信号、書き込みイネーブル（ｗｒｉｔｅ ｅｎａｂｌｅ、／ＷＥ）信号、書き込みプロテクト（ｗｒｉｔｅ ｐｒｏｔｅｃｔ、／ＷＰ）信号、レディー／ビジー出力（ｒｅａｄｙ／ｂｕｓｙ ｏｕｔｐｕｔ、Ｒ／Ｂ）信号、電源ＶＣＣ信号、接地ＶＳＳ信号などを伝送する制御ラインを含んでもよい。また、図１には８つの入出力ラインＩ／Ｏ ０、Ｉ／Ｏ １、・・・、Ｉ／Ｏ ７を含むチャネル１３０が示されているが、実施形態によってチャネル１３０は１つ以上の入出力ラインを含むことができる。
【００２６】
以下、メモリシステム１００の前記一般モードから前記スタンバイモードへ、または、前記スタンバイモードから前記一般モードへのモード転換動作を説明する。
【００２７】
前記スタンバイモード進入のとき、作業メモリ１１１に保存された前記メタデータはコントローラ１１４によって制御されてＮＡＮＤインターフェース部１１３に提供される。実施形態によって、作業メモリ１１１から読み取りされた前記メタデータはＥＣＣ部１１２によってエラー訂正コードの形態においてＮＡＮＤインターフェース部１１３に提供される。さらに、前記メタデータは圧縮部１１７によって圧縮されてＮＡＮＤインターフェース部１１３に提供される。ＮＡＮＤインターフェース部１１３は、コントローラ１１４によって制御されて前記メタデータを含む書き込み命令語コードを生成する。前記書き込み命令語コードはチャネル１３０を通じてＮＡＮＤフラッシュメモリ１２０に提供される。ＮＡＮＤフラッシュメモリ１２０はチャネル１３０を通じて前記書き込み命令語コードを受信し、前記書き込み命令語コードに応答して前記メタデータをキャッシュレジスタ１２１に保存する。この時、前記書き込み命令語コードは前記メタデータがキャッシュレジスタ１２１に保存され、メモリセル１２２にプログラムされてはいけなことをＮＡＮＤフラッシュメモリ１２０に知らせることができる。これによって、ＮＡＮＤフラッシュメモリ１２０は、前記メタデータをキャッシュレジスタ１２１に保存し、メモリセル１２２にプログラムしなくてもよい。前記書き込み命令語コードは図２〜図４を参照して後述する。
【００２８】
前記スタンバイモード進入のとき、前記メタデータがＮＡＮＤフラッシュメモリ１２０のキャッシュレジスタ１２１に保存されるため、メモリシステム１００は前記スタンバイモードで作業メモリ１１１の電源供給を遮断することができる。これによって、前記スタンバイモードでの電力消耗を減少させることができる。
【００２９】
一実施形態において、キャッシュレジスタ１２１とメモリセル１２２との電源供給を独立的に制御してもよい。この場合、前記スタンバイモードでキャッシュレジスタ１２１に対する電源は持続的に供給され、メモリセル１２２に対する電源供給を遮断することができる。これによって、前記スタンバイモードでの電力消耗がさらに減少する。
【００３０】
前記スタンバイモード以後、前記ウェイクアップ動作のとき、ＮＡＮＤインターフェース部１１３はコントローラ１１４によって制御されて読み取り命令を生成する。ＮＡＮＤフラッシュメモリ１２０はチャネル１３０を通じて前記読み取り命令を受信し、前記読み取り命令に応答してキャッシュレジスタ１２１に保存された前記メタデータを出力する。コントロールユニット１１０はチャネル１３０を通じて前記メタデータを受信し、前記メタデータを作業メモリ１１１に保存することができる。コントロールユニット１１０は、作業メモリ１１１に保存された前記メタデータに基づいて前記一般モードでの動作を正常に遂行する。
【００３１】
このように、前記スタンバイモード進入のとき、前記メタデータがメモリセル１２２の代わりにキャッシュレジスタ１２１に保存され、前記ウェイクアップ動作のとき、前記メタデータがメモリセル１２２の代わりにキャッシュレジスタ１２１から読み取りされるため、前記一般モードから前記スタンバイモードへ、または、前記スタンバイモードから前記一般モードへのモード転換が速かに遂行する。
【００３２】
上述した通り、本発明の一実施形態に係るメモリシステム１００では、スタンバイモードで作業メモリ１１１のメタデータがＮＡＮＤフラッシュメモリ１２０のキャッシュレジスタ１２１に保存されるため、作業メモリ１１１の電源供給を遮断することによって前記スタンバイモードでの電力消耗を減少させることができる。また、本発明の一実施形態に係るメモリシステム１００では、前記メタデータがメモリセル１２２の代わりにキャッシュレジスタ１２１に／から書き込み／読み取りされるため、前記スタンバイモード進入及びウェイクアップ動作を高速に遂行する。
【００３３】
図１にはコントローラ１１４が形成された集積回路内に作業メモリ１１１が形成された形態が示されているが、実施形態によって、作業メモリ１１１はコントローラ１１４と相異なる集積回路に形成してもよい。
【００３４】
図１にはＮＡＮＤフラッシュメモリ１２０を含むメモリシステム１００が示されているが、実施形態によってメモリシステム１００は、ＮＡＮＤフラッシュメモリ１２０の代わりに、または、ＮＡＮＤフラッシュメモリ１２０と共に、ＰＲＡＭ、ＭＲＡＭ、ＲｅＲＡＭ、ＦＲＡＭ（登録商標）、ＮＯＲフラッシュメモリなどを含むことができる。また、図１には１つのＮＡＮＤフラッシュメモリ１２０を含むメモリシステム１００が示されているが、メモリシステム１００は複数のＮＡＮＤフラッシュメモリを含むことができる。メモリシステム１００が複数のＮＡＮＤフラッシュメモリを含む場合、コントロールユニット１１０と複数のＮＡＮＤフラッシュメモリとの間のチャネルは１つ、または、複数個であってもよい。
【００３５】
図２〜図４は書き込み命令語コード及び読み取り命令語コードの形態を示した図面である。
【００３６】
図２には、ＮＡＮＤインターフェースプロトコルを用いた書き込み命令語コード及び読み取り命令語コードの形態が示されている。
【００３７】
図２を参照すると、書き込み命令語コード２１０ａは第１命令フィールド２１１ａ、第１アドレスフィールド２１２ａ及び入力データフィールド２１３ａを含む。第１命令フィールド２１１ａには直列データ入力コマンド（例えば、８０ｈ）を記入してもよい。一実施形態において、第１アドレスフィールド２１２ａには「ＮＵＬＬ」を記入してもよい。例えば、第１アドレスフィールド２１２ａのすべてのビットを「ロジックロー」または「ハイインピーダンス（Ｈｉ−Ｚ）」状態で固定してもよい。他の実施形態において、第１アドレスフィールド２１２ａにはデータがキャッシュレジスタに保存されることを示した特定パターンのビットを記入してもよい。また他の実施形態において、第１アドレスフィールド２１２ａに記入されたデータを無視してもよい。入力データフィールド２１３ａには図１の作業メモリ１１１に保存されたメタデータを記入してもよい。一形態において、入力データフィールド２１３ａには前記メタデータを１ページの大きさ（例えば、約８Ｋ Ｂｙｔｅｓ）まで記入してもよい。
【００３８】
スタンバイモード進入のとき、図１のコントロールユニット１１０はＮＡＮＤフラッシュメモリ１２０に書き込み命令語コード２１０ａを伝送し、書き込み命令語コード２１０ａ伝送後ページプログラムコンファームコマンド（例えば、１０ｈ）を伝送しない。これによって、図１のＮＡＮＤフラッシュメモリ１２０は前記ページプログラムコンファームコマンドなしで、書き込み命令語コード２１０ａだけを受信することによって入力データフィールド２１３ａに記入された前記メタデータをメモリセル１２２にプログラムせずキャッシュレジスタ１２１に保存する。
【００３９】
読み取り命令語コード２２０ａは第２命令フィールド２２１ａ、第２アドレスフィールド２２２ａ、第３命令フィールド２２３ａ、第３アドレスフィールド２２４ａ、第４命令フィールド２２５ａ及び出力データフィールド２２６ａを含む。例えば、第２命令フィールド２２１ａには００ｈが記入され、第２アドレスフィールド２２２ａにはＮＵＬＬ、または、特定パターンが記入され、第３命令フィールド２２３ａには０５ｈが記入され、第３アドレスフィールド２２４ａにはＮＵＬＬを、または、特定パターンが記入され、第４命令フィールド２２５ａにはＥ０ｈを記入してもよい。出力データフィールド２２６ａには図１のキャッシュレジスタ１２１に保存されたメタデータを記入してもよい。一形態において、出力データフィールド２２６ａには前記メタデータを１ページの大きさ（例えば、約８Ｋ Ｂｙｔｅｓ）まで記入してもよい。
【００４０】
ウェイクアップ動作のとき、図１のコントロールユニット１１０は、ＮＡＮＤフラッシュメモリ１２０に読み取りコンファームコマンド（例えば、３０ｈ）を伝送せず、値が記入された第２命令フィールド２２１ａ、第２アドレスフィールド２２２ａ、第３命令フィールド２２３ａ、第３アドレスフィールド２２４ａ及び第４命令フィールド２２５ａを伝送する。これによって、図１のＮＡＮＤフラッシュメモリ１２０はメモリセル１２２からキャッシュレジスタ１２１にページを読み取りせず、キャッシュレジスタ１２１に保存された前記メタデータを出力データフィールド２２６ａに記入してコントロールユニット１１０に提供することができる。
【００４１】
図３には、ＮＡＮＤインターフェースプロトコルを用いたツープレーン（ｔｗｏ ｐｌａｎｅ）方式の書き込み命令語コード及び読み取り命令語コードの形態が示されている。図３の書き込み命令語コード及び読み取り命令語コードを用いるＮＡＮＤフラッシュメモリはツープレーン方式のプログラム動作及び読み取り動作を支援することができる。
【００４２】
図３を参照すると、書き込み命令語コード２１０ｂは第１命令フィールド２１１ｂ、第１アドレスフィールド２１２ｂ、第１入力データフィールド２１３ｂ、第２命令フィールド２１４ｂ、第２アドレスフィールド２１５ｂ及び第２入力データフィールド２１６ｂを含む。例えば、第１命令フィールド２１１ｂには８０ｈを記入し、第１アドレスフィールド２１２ｂには「ＮＵＬＬ」または、特定パターンを記入して、第２命令フィールド２１４ｂには81hを記入して、第２アドレスフィールド２１５ｂには「ＮＵＬＬ」または、特定パターンお記入してもよい。第１入力データフィールド２１３ｂ及び第２入力データフィールド２１６ｂには、図１の作業メモリ１１１に保存されたメタデータを記入してもよい。一形態において、第１入力データフィールド２１３ｂ及び第２入力データフィールド２１６ｂには、前記メタデータをそれぞれ１ページの大きさまで記入してもよい。
【００４３】
スタンバイモード進入のとき、図１のコントロールユニット１１０はＮＡＮＤフラッシュメモリ１２０に書き込み命令語コード２１０ｂを伝送し、ダミーページプログラムコマンド（例えば、１１ｈ）または、ページプログラムコマンド（例えば、１０ｈ）を伝送しない。これによって、図１のＮＡＮＤフラッシュメモリ１２０は前記のダミーページプログラムコマンド、または、前記ページプログラムコマンドなしで書き込み命令語コード２１０ｂだけを受信することによって、第１入力データフィールド２１３ｂ及び第２入力データフィールド２１６ｂに記入された前記メタデータをメモリセル１２２にプログラムせずキャッシュレジスタ１２１に保存することができる。
【００４４】
読み取り命令語コード２２０ｂは第３命令フィールド２２１ｂ、第３アドレスフィールド２２２ｂ、第４命令フィールド２２３ｂ、第４アドレスフィールド２２４ｂ、第５命令フィールド２２５ｂ、第１出力データフィールド２２６ｂ、第６命令フィールド２２７ｂ、第５アドレスフィールド２２８ｂ、第７命令フィールド２２９ｂ、第６アドレスフィールド２３０ｂ、第８命令フィールド２３１ｂ及び第２出力データフィールド２３２ｂを含む。例えば、第３命令フィールド２２１ｂには００ｈを記入して、第３アドレスフィールド２２２ｂにはＮＵＬＬまたは、特定パターンを記入し、第４命令フィールド２２３ｂには０５ｈを記入し、第４アドレスフィールド２２４ｂにはＮＵＬＬまたは、特定パターンを記入し、第５命令フィールド２２５ｂにはＥ０ｈを記入し、第６命令フィールド２２７ｂには００ｈを記入して、第５アドレスフィールド２２８ｂにはＮＵＬＬまたは、特定パターンを記入し、第７命令フィールド２２９ｂには０５ｈを記入し、第６アドレスフィールド２３０ｂにはＮＵＬＬまたは、特定パターンを記入しｔ第８命令フィールド２３１ｂにはＥ０ｈを記入してもよい。第１出力データフィールド２２６ｂ及び第２出力データフィールド２３２ｂには、図１のキャッシュレジスタ１２１に保存されたメタデータを記入してもよい。一形態において、図１のＮＡＮＤフラッシュメモリ１２０は、それぞれ１ページの大きさを有する２つのキャッシュレジスタを含み、第１出力データフィールド２２６ｂ及び第２出力データフィールド２３２ｂには前記２つのキャッシュレジスタに保存されたメタデータをそれぞれ記入してもよい。
【００４５】
ウェイクアップ動作のとき、図１のコントロールユニット１１０はＮＡＮＤフラッシュメモリ１２０に読み取りコンファームコマンド（例えば、３０ｈ）を伝送せず、値が記入された第３命令フィールド２２１ｂ、第３アドレスフィールド２２２ｂ、第４命令フィールド２２３ｂ、第４アドレスフィールド２２４ｂ及び第５命令フィールド２２５ｂを伝送する。これによって、図１のＮＡＮＤフラッシュメモリ１２０はメモリセル１２２から１つのキャッシュレジスタにページを読み取りせず、前記１つのキャッシュレジスタに保存された前記メタデータを第１出力データフィールド２２６ｂに記入してコントロールユニット１１０は提供することができる。その後、図１のコントロールユニット１１０は、ＮＡＮＤフラッシュメモリ１２０に値が記入された第６命令フィールド２２７ｂ、第５アドレスフィールド２２８ｂ、第７命令フィールド２２９ｂ、第６アドレスフィールド２３０ｂ及び第８命令フィールド２３１ｂを伝送する。これによって、図１のＮＡＮＤフラッシュメモリ１２０はメモリセル１２２から他の１つのキャッシュレジスタにページを読み取りせず、前記他の１つのキャッシュレジスタに保存された前記メタデータを第２出力データフィールド２３２ｂに記入してコントロールユニット１１０に提供することができる。
【００４６】
図４には、他の形態の書き込み命令語コード及び読み取り命令語コードの形態が示されている。
【００４７】
図４を参照すると、書き込み命令語コード２１０ｃは第１命令フィールド２１１ｃ及び入力データフィールド２１３ｃを含む。第１命令フィールド２１１ａには既存のＮＡＮＤインターフェースプロトコルで定義されなかった新しいコマンド（例えば、００ｈ、０５ｈ、１０ｈ、１１ｈ、３０ｈ、３５ｈ、６０ｈ、７０ｈ、７Ｂｈ、８０ｈ、８１ｈ、８５ｈ、９０ｈ、Ｄ０ｈ、Ｅ０ｈ、Ｆ１ｈ、ＦＦｈなどを除いた１バイトの大きさのコマンド）を記入してもよい。入力データフィールド２１３ｃには、図１の作業メモリ１１１に保存されたメタデータを記入してもよい。実施形態によって、入力データフィールド２１３ｃには、１ページの大きさ、または、それ以上の前記メタデータを記入してもよい。
【００４８】
スタンバイモード進入のとき、図１のコントロールユニット１１０はＮＡＮＤフラッシュメモリ１２０に書き込み命令語コード２１０ｃを伝送する。これによって、図１のＮＡＮＤフラッシュメモリ１２０は書き込み命令語コード２１０ｃを受信することによって、入力データフィールド２１３ｃに記入された前記メタデータをメモリセル１２２にプログラムせず、キャッシュレジスタ１２１に保存することができる。
【００４９】
読み取り命令語コード２２０ｃは第２命令フィールド２２１ｃ及び出力データフィールド２２６ｃを含む。第２命令フィールド２２１ｃには既存のＮＡＮＤインターフェースプロトコルで定義されなかった新しいコマンド（例えば、００ｈ、０５ｈ、１０ｈ、１１ｈ、３０ｈ、３５ｈ、６０ｈ、７０ｈ、７Ｂｈ、８０ｈ、８１ｈ、８５ｈ、９０ｈ、Ｄ０ｈ、Ｅ０ｈ、Ｆ１ｈ、ＦＦｈなどを除いた１バイト大きさのコマンド）を記入してもよい。出力データフィールド２２６ｃには図１のキャッシュレジスタ１２１に保存されたメタデータを記入してもよい。実施形態によって、出力データフィールド２２６ｃには１ページの大きさまたは、それ以上の前記メタデータを記入してもよい。
【００５０】
ウェイクアップ動作のとき、図１のコントロールユニット１１０はＮＡＮＤフラッシュメモリ１２０に値が記入された第２命令フィールド２２１ｃを伝送する。これによって、図１のＮＡＮＤフラッシュメモリ１２０はメモリセル１２２からキャッシュレジスタ１２１にページを読み取りせず、キャッシュレジスタ１２１に保存された前記メタデータを出力データフィールド２２６ｃに記入してコントロールユニット１１０に提供することができる。
【００５１】
図５は図１のメモリシステムに含まれたＮＡＮＤフラッシュメモリを示したブロック図である。
【００５２】
図５を参照すると、ＮＡＮＤフラッシュメモリ１２０はキャッシュレジスタ１２１、メモリセル１２２、入出力回路１２３、アドレス回路１２４及び制御回路１２５を含む。
【００５３】
入出力回路１２３は複数の入出力ライン（Ｉ／Ｏ ０、Ｉ／Ｏ １、・・・、Ｉ／Ｏ ７）を含む図１のチャネル１３０と接続される。入出力回路１２３は複数の入出力ライン（Ｉ／Ｏ ０、Ｉ／Ｏ １、・・・、Ｉ／Ｏ ７）を通じて図１のコントロールユニット１１０から命令ＣＭＤ、アドレスＡＤＤＲ及び入力データＤＡＴＡを受信し、コントロールユニット１１０に出力データＤＡＴＡを送信することができる。入出力回路１２３は制御回路１２５にコントロールユニット１１０から受信された命令ＣＭＤを提供し、アドレス回路１２４にコントロールユニット１１０から受信されたアドレスＡＤＤＲを提供し、キャッシュレジスタ１２１にコントロールユニット１１０から受信された入力データＤＡＴＡを提供し、コントロールユニット１１０にキャッシュレジスタ１２１から受信された出力データＤＡＴＡを提供することができる。
【００５４】
アドレス回路１２４は入出力回路１２３を通じてコントロールユニット１１０から受信されたアドレスＡＤＤＲをラッチ及びデコーディングしてメモリセル１２２のロー及び／または、キャッシュレジスタ１２１のカラムを選択することができる。
【００５５】
制御回路１２５は入出力回路１２３を通じてコントロールユニット１１０から受信された命令ＣＭＤに応答してＮＡＮＤフラッシュメモリ１２０の動作を制御することができる。また、制御回路１２５はプログラム電圧、パス電圧、検証電圧及び読み出し電圧のようなワードライン電圧を生成することができる。制御回路１２５はコントロールユニット１１０から制御信号Ｃ／Ｓを受信することができる。例えば、制御回路１２５はコントロールユニット１１０からＣＬＥ信号、ＡＬＥ信号、／ＣＥ信号、／ＲＥ信号、／ＷＥ信号、／ＷＰ信号、Ｒ／Ｂ信号などを受信することができる。
【００５６】
一実施形態において、制御回路１２５は別途の電源経路１２６を通じてキャッシュレジスタ１２１の電源供給を制御することができる。例えば、制御回路１２５はスタンバイモードで電源経路１２６を通じてキャッシュレジスタ１２１に電源が供給され、キャッシュレジスタ１２１を除いた回路の一部、または、全部に対する電源供給が遮断されるように制御することができる。特に、前記スタンバイモードでメモリセル１２２に対する電源供給が遮断される。
【００５７】
入出力回路１２３を通じてコントロールユニット１１０から受信された入力データＤＡＴＡは、キャッシュレジスタ１２１にローディングされ、キャッシュレジスタ１２１にローディングされた入力データＤＡＴＡはページ単位でメモリセル１２２にプログラムされる。また、出力データＤＡＴＡはメモリセル１２２からページ単位でキャッシュレジスタ１２１に読み出しされ、キャッシュレジスタ１２１から入出力回路１２３を通じてコントロールユニット１１０に提供される。
【００５８】
スタンバイモード進入のとき、入出力回路１２３を通じてコントロールユニット１１０から受信されたメタデータＤＡＴＡはキャッシュレジスタ１２１に保存され、メモリセル１２２にプログラムされなくてもよい。また、ウェイクアップ動作のとき、メモリセル１２２でキャッシュレジスタ１２１でのデータ読み取り動作が遂行されず、キャッシュレジスタ１２１に保存されたメタデータＤＡＴＡが入出力回路１２３を通じてコントロールユニット１１０に提供される。
【００５９】
図６は図５のＮＡＮＤフラッシュメモリの保存容量の一形態を示した図面である。
【００６０】
図６を参照すると、ＮＡＮＤフラッシュメモリ装置の一形態において、メモリセル１２２はそれぞれ１２８つのページで構成されたブロックを４、１５２個有してもよい。即ち、メモリセル１２２はそれぞれ（８Ｋ ＋ ６４０） Ｂｙｔｅｓのページを５１９Ｋ個有してもよい。即ち、メモリセル１２２は３５、８１１Ｍｂｉｔｓの容量を有してもよい。キャッシュレジスタ１２１は１ページの大きさ、即ち（８Ｋ ＋ ６４０）Ｂｙｔｅｓの容量を有してもよい。
【００６１】
実施形態により、ＮＡＮＤフラッシュメモリ装置は１ページの大きさの１つのキャッシュレジスタを含んだり、それぞれ１ページの大きさの複数のキャッシュレジスタを含んだり、２ページ以上の大きさを有する１つのレジスタを含むことができる。
【００６２】
図７は本発明の他の実施形態に係るメモリシステムを示したブロック図である。
【００６３】
図９を参照すると、メモリシステム１００ａはコントロールユニット１１０ａ、ＮＡＮＤフラッシュメモリ１２０ａ及びチャネル１３０ａを含む。図７のメモリシステム１００ａはチャネル１３０ａ及びこれに接続された回路の構成を除いて図１のメモリシステム１００と同様である。
【００６４】
コントロールユニット１１０ａとＮＡＮＤフラッシュメモリ１２０ａとの間のチャネル１３０ａは１つの入出力ラインＩ／Ｏを含んでもよい。コントロールユニット１１０ａは、ＮＡＮＤインターフェース部１１３ａに含まれた第１直並列化器１１５ａを通じて命令、アドレス、及び／または、入力データを直列化してＮＡＮＤフラッシュメモリ１２０ａに直列信号を送信し、ＮＡＮＤフラッシュメモリ１２０ａは、第２直並列化器１２６を通じて前記直列信号を並列化してキャッシュレジスタ１２１に提供することができる。また、ＮＡＮＤフラッシュメモリ１２０ａは、第２直並列化器１２６を通じてキャッシュレジスタ１２１から提供された出力データを直列化してコントロールユニット１１０ａに直列信号を送信し、コントロールユニット１１０ａは前記直列信号を第１直並列化器１１５ａを通じて並列化して作業メモリ１１１、または、ＥＣＣ部１１２に提供することができる。これによって、コントロールユニット１１０ａとＮＡＮＤフラッシュメモリ１２０ａとの間のチャネル１３０ａはより少ない数の信号ラインを含むことができる。
【００６５】
図８は本発明のまた他の実施形態に係るメモリシステムを示したブロック図である。
【００６６】
図８を参照すると、メモリシステム１００ｂはコントロールユニット１１０ｂ、ＮＡＮＤフラッシュメモリ１２０ｂ、第１チャネル１３０及び第２チャネル１４０を含む。図８のメモリシステム１００ｂは第２チャネル１４０をさらに含むことを除いて図１のメモリシステム１００と同様である。
【００６７】
第２チャネル１４０は、コントロールユニット１１０ｂとＮＡＮＤフラッシュメモリ１２０ｂとの間でメタデータを伝送する用途として用いてもよい。例えば、スタンバイモード進入のとき、作業メモリ１１１に保存されたメタデータが第２チャネル１４０を通じてキャッシュレジスタ１２１に保存され、ウェイクアップ動作のとき、キャッシュレジスタ１２１に保存された前記メタデータを第２チャネル１４０を通じて作業メモリ１１１に保存してもよい。
【００６８】
一実施形態において、第２チャネル１４０は１つの入出力ラインを含むことができる。この場合、前記スタンバイモード進入のとき、作業メモリ１１１に保存された前記メタデータはＮＡＮＤインターフェース部１１３ｂに含まれた第１直並列化器によって直列化されて送信され、ＮＡＮＤフラッシュメモリ１２０ｂは、受信された直列信号をＮＡＮＤフラッシュメモリ１２０ｂに含まれた第２直並列化器を用いて並列化してキャッシュレジスタ１２１に保存することができる。また、前記ウェイクアップ動作のとき、キャッシュレジスタ１２１に保存された前記メタデータは前記第２直並列化器によって直列化されて送信され、コントロールユニット１１０ｂは受信された直列信号を前記第１直並列化器を用いて並列化して作業メモリ１１１に保存することができる。他の実施形態において、第２チャネル１４０は複数の入出力ラインを含むことができる。
【００６９】
上述した通り、メモリシステム１００ｂがメタデータ専用チャネル１４０を含むことによって、前記メタデータの伝送をより速かに遂行することができて、また、一般モードでスタンバイモードでまたは、スタンバイモードで一般モードへのモード転換を速かに遂行することができる。
【００７０】
図９は本発明のまた他の実施形態に係るメモリシステムを示したブロック図である。
【００７１】
図９を参照すると、メモリシステム１００ｃはコントロールユニット１１０ｃ、複数のＮＡＮＤフラッシュメモリ１２０−１、１２０−２、・・・、１２０−ｎ、及び複数のチャネル１３０−１、１３０−２、・・・、１３０−ｎを含む。図９のメモリシステム１００ｃは、図１のメモリシステム１００と比較して、１つ以上のＮＡＮＤフラッシュメモリ及び１つ以上のチャネルをさらに含む。
【００７２】
複数のＮＡＮＤフラッシュメモリ１２０−１、１２０−２、・・・、１２０−ｎに含まれた複数のキャッシュレジスタ１２１−１、１２１−２、・・・、１２１−ｎは複数のチャネル１３０−１、１３０−２、・・・、１３０−ｎを通じて独立的に制御したり、互いに共有して制御してもよい。また、コントロールユニット１１０ｃに保存されたメタデータはコントロールユニット１１０ｃに含まれた作業メモリの容量と個数、キャッシュレジスタ１２１−１、１２１−２、…、１２１−ｎの容量及び個数、圧縮部による圧縮の可否及び圧縮率などによって多様な方式でキャッシュレジスタ１２１−１、１２１−２、…、１２１−ｎに保存される。
【００７３】
例えば、コントロールユニット１１０ｃにそれぞれ６４Ｋ Ｂｙｔｅｓの大きさを有する４つの第１〜第４作業メモリが含まれ、圧縮部の圧縮率が１／２であって、メモリシステム１００ｃが８つの第１〜第８ＮＡＮＤフラッシュメモリを含み、第１〜第８ＮＡＮＤフラッシュメモリにそれぞれ含まれた８つの第１〜第８キャッシュレジスタのそれぞれが１６Ｋ  Ｂｙｔｅｓの大きさを有する場合、前記第１作業メモリに保存されたメタデータは前記第１及び第２キャッシュレジスタに保存され、前記第２作業メモリに保存されたメタデータは前記第３及び第４キャッシュレジスタに保存され、前記第３作業メモリに保存されたメタデータは前記第５及び第６キャッシュレジスタに保存され、前記第４作業メモリに保存されたメタデータを前記第７及び第８キャッシュレジスタに保存してもよい。この場合、スタンバイモードで、コントロールユニット１１０ｃに含まれた前記第１〜第４作業メモリに対する電源供給が全て遮断される。
【００７４】
他の形態において、コントロールユニット１１０ｃにそれぞれ６４Ｋ Ｂｙｔｅｓの大きさを有する４つの第１〜第４作業メモリが含まれ、圧縮部１１７の圧縮率が１／２であって、メモリシステム１００ｃが４つの第１〜第４ＮＡＮＤフラッシュメモリを含み、第１〜第４ ＮＡＮＤフラッシュメモリにそれぞれ含まれた４つの第１〜第４キャッシュレジスタそれぞれが１６Ｋ Ｂｙｔｅｓの大きさを有する場合、前記第１作業メモリに保存されたメタデータは前記第１及び第２キャッシュレジスタに保存され、前記第２作業メモリに保存されたメタデータを前記第３及び第４キャッシュレジスタに保存してもよい。この場合、スタンバイモードで、コントロールユニット１１０ｃに含まれた前記第１及び第２作業メモリに対する電源供給が遮断され、前記第３及び第４作業メモリに対する電源供給は維持される。
【００７５】
このように、メモリシステム１００ｃがより多数のＮＡＮＤフラッシュメモリ（１２０−１、１２０−２、・・・、１２０−ｎ）を含む場合、スタンバイモードでより多数のコントロールユニット１１０ｃに含まれた作業メモリの電源をオフさせて、電力消耗をさらに減少させることができる。
【００７６】
図９にはメモリシステム１００ｃがコントロールユニット１１０ｃと複数のＮＡＮＤフラッシュメモリ（１２０−１、１２０−２、・・・、１２０−ｎ）との間に複数のチャネル（１３０−１、１３０−２、・・・、１３０−ｎ）を含む形態が示されているが、メモリシステム１００ｃはコントロールユニット１１０ｃと複数のＮＡＮＤフラッシュメモリ（１２０−１、１２０−２、…、１２０−ｎ）との間に１つのチャネルを含んでもよい。
【００７７】
図１０〜図１３はＮＡＮＤインターフェースコントロールユニット１１０とＮＡＮＤフラッシュメモリ１２０とが接続された本発明の応用形態を示したブロック図として、多様な形態のメモリバスプロトコルが開始される。
【００７８】
図１０を参照すると、ＮＡＮＤインターフェースコントロールユニット１１０とＮＡＮＤフラッシュメモリ１２０との間のバスプロトコルが開始されているところ、ＮＡＮＤインターフェースコントロールユニット１１０から／ＣＥ、／ＲＥ、／ＷＥ、ＤＱＳ、ＣＬＥ、ＡＬＥ、／ＷＰなどの制御信号Ｃ／Ｓとアドレス信号ＡＤＤＲとがＮＡＮＤフラッシュメモリ１２０に提供される。データＤＱは両方向に転送される。
【００７９】
図１１を参照すると、ＮＡＮＤインターフェースコントロールユニット１１０からパケット化された制御及びアドレス信号（Ｃ／Ａ Ｐａｃｋｅｔ；Ｐａｃｋｅｔｉｚｅｄ ｃｏｎｔｒｏｌ ｓｉｇｎａｌｓ ａｎｄ ａｄｄｒｅｓｓ ｓｉｇｎａｌｓ）がＮＡＮＤフラッシュメモリに提供され、データＤＱは両方向に転送される。
【００８０】
図１２を参照すると、ＮＡＮＤインターフェースコントロールユニット１１０からパケット化された制御信号、アドレス信号及び書き込みデータ（Ｃ／Ａ／ＷＤ Ｐａｃｋｅｔ；Ｐａｃｋｅｔｉｚｅｄ ｃｏｎｔｒｏｌ ｓｉｇｎａｌｓ、ａｄｄｒｅｓｓ ｓｉｇｎａｌｓ ａｎｄ ｗｒｉｔｅ ｓｉｇｎａｌｓ）がＮＡＮＤフラッシュメモリ１２０に提供されて、データ出力ＱはＮＡＮＤフラッシュメモリ１２０でＮＡＮＤインターフェースコントロールユニット１１０で単方向に転送される。
【００８１】
図１３を参照すると、ＮＡＮＤインターフェースコントロールユニット１１０から制御信号（Ｃ／Ｓ；Ｃｏｎｔｒｏｌ ｓｉｇｎａｌｓ）がＮＡＮＤフラッシュメモリ１２０に提供され、命令、アドレス及びデータＣ／Ａ／ＤＱは両方向に転送される。
【００８２】
図１４は本発明の一実施形態に係る一般モードでスタンバイモードへのモード転換時メモリシステムの動作方法を示したフローチャートである。
【００８３】
図１及び図１４を参照すると、メモリシステム１００が一般モードで駆動する間、スタンバイモードでの進入が決定されなかった場合（Ｓ６２：ＮＯ）、メモリシステム１００は続いて前記一般モードで駆動する（Ｓ６１）。
【００８４】
メモリシステム１００は自体、または、外部の信号に応答して前記スタンバイモードへの進入可否を決定することができる（Ｓ６２）。一実施形態において、メモリシステム１００はコントロールユニット１１０、または、ＮＡＮＤフラッシュメモリ１２０に含まれたカウンター、または、タイマーを用いて入力信号が印加されない時間を測定することができる。メモリシステム１００は、前記測定された時間が所定の時間を越える場合、前記スタンバイモードに進入することとして判断することができる。他の実施形態において、メモリシステム１００は残の電源などの環境情報を用いて、前記スタンバイモードに進入することとして判断することができる。また他の実施形態において、メモリシステム１００はコントロールユニット１１０が外部ホストからスタンバイ進入信号を受信することによって、前記スタンバイモードに進入したものとして判断することができる。また他の実施形態において、メモリシステム１００はコントロールユニット１１０が入力装置で生成される信号（例えば、携帯電話機でユーザがキーを入力）を受信することによって、前記スタンバイモードに進入したものとして判断することができる。
【００８５】
前記スタンバイモードでの進入が決定された場合（Ｓ６２：ＹＥＳ）、コントロールユニット１１０が作業メモリ１１１からメタデータを読み取りして前記メタデータが含まれた書き込み命令語コードを生成することができる（Ｓ６３）。例えば、前記書き込み命令語コードは図２〜図４に示されたフォーマットを有したり、前記メタデータだけを含んでもよい。
【００８６】
コントロールユニット１１０は前記書き込み命令語コードをＮＡＮＤフラッシュメモリ１２０に伝送することによって、前記メタデータをキャッシュレジスタ１２１に書き込みすることができる（Ｓ６４）。例えば、前記書き込み命令語コードはチャネル１３０に含まれた複数の入出力ライン（Ｉ／Ｏ ０、Ｉ／Ｏ １、・・・、Ｉ／Ｏ ７）を通じてＮＡＮＤフラッシュメモリ１２０に転送されたり、図７のチャネル１３０ａに含まれた直列入出力ラインＩ／Ｏを通じてＮＡＮＤフラッシュメモリ１２０に転送されたり、図８のメタデータ専用チャネル１４０を通じてＮＡＮＤフラッシュメモリ１２０に転送されたり、図９の複数のチャネル（１３０−１、１３０−２、・・・、１３０−ｎ）を通じて複数のＮＡＮＤフラッシュメモリ（１２０−１、１２０−２、・・・、１２０−ｎ）に転送される。
【００８７】
前記メタデータがキャッシュレジスタ１２１に保存されると、メモリシステム１００は前記スタンバイモードで駆動することができる（Ｓ６５）。前記スタンバイモードで、コントロールユニット１１０は作業メモリ１１１の電源をオフさせることによって、電力消耗を減少させることができる。また、一実施形態において、メモリシステム１００は、ＮＡＮＤフラッシュメモリ１２０のキャッシュレジスタ１２１を除いた回路、例えば、メモリセル１２２の電源をオフさせることによって、前記スタンバイモードでの電力消耗をさらに減少させることができる。
【００８８】
図１５は本発明の一実施形態に係るスタンバイモードで一般モードへのモード転換のとき、メモリシステムの動作方法を示したフローチャートである。
【００８９】
図１及び図１５を参照すると、メモリシステム１００がスタンバイモードで駆動する間、一般モードへの進入が決定されなかった場合（Ｓ７２：ＮＯ）、メモリシステム１００は続いて前記スタンバイモードで駆動する（Ｓ７１）。
【００９０】
メモリシステム１００は自体でまたは、外部の信号に応答してウェイクアップ可否を決めることができる（Ｓ７２）。一実施形態において、メモリシステム１００はコントロールユニット１１０が入力装置で生成される信号（例えば、携帯電話機でユーザがキーを入力）を受信することによって、前記一般モードに進入することとして判断することができる。他の実施形態において、メモリシステム１００を含む携帯電話機がパイロット（ｐｉｌｏｔ）信号を通じてコール（ｃａｌｌ）要請を認知した場合、メモリシステム１００は前記一般モードに進入することとして判断することができる。また他の実施形態において、メモリシステム１００はコントロールユニット１１０が外部ホストからウェイクアップ信号を受信することによって、前記一般モードに進入することとして判断することができる。また他の実施形態において、メモリシステム１００はコントロールユニット１１０が有線、または、無線でデータを受信した場合、前記一般モードに進入することとして判断することができる。
【００９１】
前記一般モードへの進入が決定された場合（Ｓ７２：ＹＥＳ）、コントロールユニット１１０は読み取り命令を生成することができる（Ｓ７３）。例えば、前記読み取り命令は図２〜図４に示されたフォーマットを有することができる。
【００９２】
ＮＡＮＤフラッシュメモリ１２０は、前記読み取り命令に応答してキャッシュレジスタ１２１に保存されたメタデータをコントロールユニット１１０に伝送する（Ｓ７４）。例えば、ＮＡＮＤフラッシュメモリ１２０は前記メタデータをチャネル１３０に含まれた複数の入出力ライン（Ｉ／Ｏ ０、Ｉ／Ｏ １、・・・、Ｉ／Ｏ ７）を通じてコントロールユニット１１０に伝送したり、図７のチャネル１３０ａに含まれた直列入出力ラインＩ／Ｏを通じてコントロールユニット１１０に伝送したり、図８のメタデータ専用チャネル１４０を通じてコントロールユニット１１０に伝送することができる。
【００９３】
コントロールユニット１１０はキャッシュレジスタ１２１から読み取りされた前記メタデータを作業メモリ１１１に書き込みする（Ｓ７５）。
【００９４】
前記メタデータが作業メモリ１１１に保存されると、メモリシステム１００は前記一般モードで駆動することができる（Ｓ７６）。前記メタデータがメモリセル１２２でないキャッシュレジスタ１２１から読み取りされるため、メモリシステム１００は前記スタンバイモードで前記一般モードへのモード転換を速かに遂行することができる。一実施形態において、前記メタデータはブーティング、または、ウェイクアップコードを含み、コントロールユニット１１０は前記メタデータに含まれた前記ブーティング、または、ウェイクアップコードを用いてウェイクアップ動作を遂行することができる。
【００９５】
図１６は本発明のメモリシステムをコンピューティングシステムに応用した実施形態を示した図面である。
【００９６】
図１６を参照すると、コンピューティングシステム３００はメモリシステム１００及びホスト３１０を含む。
【００９７】
メモリシステム１００は、ホスト３１０とのインターフェーシングを提供するホストインターフェース部１１６を含む。ホストインターフェース部１１６は、ホスト３１０とのチャネル３２０を通した通信のためにホスト３１０に対応するデータ交換プロトコルを具備する。ホストインターフェース部１１６はＵＳＢ（Ｕｎｉｖｅｒｓａｌ Ｓｅｒｉａｌ Ｂｕｓ）、ＭＭＣ（Ｍｕｌｔｉ−Ｍｅｄｉａ Ｃａｒｄ）、ＰＣＩ−Ｅ（Ｐｅｒｉｐｈｅｒａｌ Ｃｏｍｐｏｎｅｎｔ Ｉｎｔｅｒｃｏｎｎｅｃｔ−Ｅｘｐｒｅｓｓ）、ＳＡＳ（Ｓｅｒｉａｌ−ａｔｔａｃｈｅｄ ＳＣＳＩ）、ＳＡＴＡ（Ｓｅｒｉａｌ Ａｄｖａｎｃｅｄ Ｔｅｃｈｎｏｌｏｇｙ Ａｔｔａｃｈｍｅｎｔ）、ＰＡＴＡ（Ｐａｒａｌｌｅｌ Ａｄｖａｎｃｅｄ Ｔｅｃｈｎｏｌｏｇｙ Ａｔｔａｃｈｍｅｎｔ）、ＳＣＳＩ（Ｓｍａｌｌ Ｃｏｍｐｕｔｅｒ Ｓｙｓｔｅｍ Ｉｎｔｅｒｆａｃｅ）、ＥＳＤＩ（Ｅｎｈａｎｃｅｄ Ｓｍａｌｌ Ｄｉｓｋ Ｉｎｔｅｒｆａｃｅ）、そしてＩＤＥ（Ｉｎｔｅｇｒａｔｅｄ Ｄｒｉｖｅ Ｅｌｅｃｔｒｏｎｉｃｓ）等のような多様なインターフェースプロトコルのうち１つを通じてホスト３１０と通信するように構成される。
【００９８】
メモリシステム１００はメモリカード（ｍｅｍｏｒｙ ｃａｒｄ）、ソリッドステートドライブ（ｓｏｌｉｄ ｓｔａｔｅ ｄｒｉｖｅ、ＳＳＤ）等のような形態において具現される。例えば、メモリシステム１００はＭＭＣカード、ＳＤカード（Ｓｅｃｕｒｅ Ｄｉｇｉｔａｌ Ｃａｒｄ）、マイクロＳＤカード、メモリスティック（Ｍｅｍｏｒｙ Ｓｔｉｃｋ）、ＩＤカード、ＰＣＭＣＩＡ（Ｐｅｒｓｏｎａｌ Ｃｏｍｐｕｔｅｒ Ｍｅｍｏｒｙ Ｃａｒｄ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ａｓｓｏｃｉａｔｉｏｎ）カード、チップ カード（Ｃｈｉｐ Ｃａｒｄ）、ＵＳＢカード、スマートカード（Ｓｍａｒｔ Ｃａｒｄ）、ＣＦカード（Ｃｏｍｐａｃｔ Ｆｌａｓｈ（登録商標） Ｃａｒｄ）等のようなメモリカードであってもよい。
【００９９】
例えば、メモリシステム１００はセルラーフォン、ＰＤＡ、ＰＭＰ、デジタルカメラ、ポータブルゲームコンソール、ＭＰ３プレーヤー、デスクトップコンピュータ、ノートブックコンピュータ、スピーカー、ビデオ、テレビなどのようなホスト３１０に装着される。
【０１００】
さらに、メモリシステム１００、または、コンピューティング システム３００は多様な形態のパッケージを用いて実装される。例えば、ＰｏＰ（Ｐａｃｋａｇｅ ｏｎ Ｐａｃｋａｇｅ）、ＢＧＡｓ（Ｂａｌｌ ｇｒｉｄ ａｒｒａｙｓ）、ＣＳＰｓ（Ｃｈｉｐ ｓｃａｌｅ ｐａｃｋａｇｅｓ）、ＰＬＣＣ（Ｐｌａｓｔｉｃ Ｌｅａｄｅｄ Ｃｈｉｐ Ｃａｒｒｉｅｒ）、ＰＤＩＰ（Ｐｌａｓｔｉｃ Ｄｕａｌ Ｉｎ−Ｌｉｎｅ Ｐａｃｋａｇｅ）、Ｄｉｅ ｉｎ Ｗａｆｆｌｅ Ｐａｃｋ、Ｄｉｅ ｉｎ Ｗａｆｅｒ Ｆｏｒｍ、ＣＯＢ（Ｃｈｉｐ Ｏｎ Ｂｏａｒｄ）、ＣＥＲＤＩＰ（Ｃｅｒａｍｉｃ Ｄｕａｌ Ｉｎ−Ｌｉｎｅ Ｐａｃｋａｇｅ）、ＭＱＦＰ（Ｐｌａｓｔｉｃ Ｍｅｔｒｉｃ Ｑｕａｄ Ｆｌａｔ Ｐａｃｋ）、ＴＱＦＰ（Ｔｈｉｎ Ｑｕａｄ Ｆｌａｔ−Ｐａｃｋ）、ＳＯＩＣ（Ｓｍａｌｌ Ｏｕｔｌｉｎｅ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）、ＳＳＯＰ（Ｓｈｒｉｎｋ Ｓｍａｌｌ Ｏｕｔｌｉｎｅ Ｐａｃｋａｇｅ）、ＴＳＯＰ（Ｔｈｉｎ Ｓｍａｌｌ Ｏｕｔｌｉｎｅ Ｐａｃｋａｇｅ）、ＴＱＦＰ（Ｔｈｉｎ Ｑｕａｄ Ｆｌａｔ−Ｐａｃｋ）、ＳＩＰ（Ｓｙｓｔｅｍ Ｉｎ Ｐａｃｋａｇｅ）、ＭＣＰ（Ｍｕｌｔｉ Ｃｈｉｐ Ｐａｃｋａｇｅ）、ＷＦＰ（Ｗａｆｅｒ−ｌｅｖｅｌ Ｆａｂｒｉｃａｔｅｄ Ｐａｃｋａｇ）、ＷＳＰ（Ｗａｆｅｒ−Ｌｅｖｅｌ Ｐｒｏｃｅｓｓｅｄ Ｓｔａｃｋ Ｐａｃｋａｇｅ）等のようなパッケージを用いて実装される。
【０１０１】
図１７は本発明のメモリシステムをソリッドステートドライブに応用した実施形態を示した図面である。
【０１０２】
図１７を参照すると、本発明の一実施形態に係るソリッドステートドライブ４００はコントロールユニット４１０、複数のＮＡＮＤフラッシュメモリ（４６０−１、４６０−２、・・・、４６０−ｎ）及び複数のチャネル（４５０−１、４５０−２、・・・、４５０−ｎ）を含む。コントロールユニット４１０はコントローラ４２１、圧縮部４２２、ＥＣＣ部４２３、メモリコントローラ４２４、作業メモリ４３０及びＮＡＮＤインターフェース部４４０を含む。
【０１０３】
スタンバイモード進入のとき、コントロールユニット４１０は作業メモリ４３０に保存されたメタデータを複数のチャネル（４５０−１、４５０−２、・・・、４５０−ｎ）を通じて複数のＮＡＮＤフラッシュメモリ（４６０−１、４６０−２、・・・、４６０−ｎ）に含まれた複数のキャッシュレジスタに書き込みしてもよい。また、ウェイクアップ動作のとき、コントロールユニット４１０は、複数のＮＡＮＤフラッシュメモリ（４６０−１、４６０−２、・・・、４６０−ｎ）に含まれた複数のキャッシュレジスタに保存された前記メタデータを複数のチャネル（４５０−１、４５０−２、・・・、４５０−ｎ）を通じて受信し、前記受信されたメタデータを作業メモリ４３０に保存することができる。これによって、ソリッドステートドライブ４００は電力消耗を減少させ、モード転換を速かに遂行することができる。
【０１０４】
一実施形態において、コントロールユニット４１０は複数の電源制御ライン（４８０−１、４８０−２、・・・、４８０−ｎ）を通じて複数のＮＡＮＤフラッシュメモリ（４６０−１、４６０−２、・・・、４６０−ｎ）の電源供給を制御することができる。例えば、ＳＳＤコントローラ４１０は、複数の電源制御ライン［４８０−１、４８０−２、・・・、４８０−ｎ）を通じて、スタンバイモードで複数のＮＡＮＤフラッシュメモリ（４６０−１、４６０−２、・・・、４６０−ｎ）のキャッシュレジスタを除いた回路に対する電源供給が遮断されるように制御することができる。
【０１０５】
一実施形態において、ソリッドステートドライブ４００はホスト５００とのインターフェーシングを提供するホストインターフェース部４７０をさらに含み、セルラーフォン、ＰＤＡ、ＰＭＰ、デジタルカメラ、ポータブルゲームコンソール、ＭＰ３プレーヤー、デスクトップコンピュータ、ノートブックコンピュータ、スピーカー、ビデオ、テレビなどのようなホスト５００に装着される。
【０１０６】
図１７にはコントローラ４２１が形成された集積回路４２０の外部に作業メモリ４３０が形成された実施形態が示されているが、実施形態によって、作業メモリ４３０をコントローラ４２１が形成された集積回路４２０の内部に形成してもよい。また、図１７にはコントロールユニット４１０が別途のメモリコントローラ４２４を含む形態が示されているが、実施形態によって、メモリコントローラ４２４は作業メモリ４３０、または、コントローラ４２１内に実施可能である。
【０１０７】
図１８は本発明のメモリシステムをモバイルシステムに応用した形態を示した図面である。
【０１０８】
図１８を参照すると、モバイルシステム６００はプロセッサ６１０、メモリ６２０、ユーザインターフェース６３０、ベースバンド チップセット（ｂａｓｅｂａｎｄ ｃｈｉｐｓｅｔ）のようなモデム６６０及びメモリシステム６４０を含む。
【０１０９】
プロセッサ６１０は特定計算、または、タスクを実行する特定ソフトウェアを実行するように多様なコンピューティング機能を実行することができる。例えば、プロセッサ６１０はマイクロプロセッサ、または、中央処理装置ＣＰＵであってもよい。プロセッサ６１０はアドレスバス、制御バス及び／または、データバスのようなバス６５０を通じてメモリ６２０に接続してもよい。例えば、メモリ６２０はディーラムＤＲＡＭ、モバイルディーラム、エスラムＳＲＡＭ、ピーラムＰＲＡＭ、エフラムＦＲＡＭ（登録商標）、アールラムＲＲＡＭ（登録商標）及び／またはエムラムＭＲＡＭで実施可能である。また、プロセッサ６１０は周辺構成要素相互接続（ｐｅｒｉｐｈｅｒａｌ ｃｏｍｐｏｎｅｎｔ ｉｎｔｅｒｃｏｎｎｅｃｔ、ＰＣＩ）バスのような拡張バスに接続してもよい。これによって、プロセッサ６１０はキーボード、または、マウスのような１つ以上の入力装置、プリンタ、または、ディスプレイ装置のような１つ以上の出力装置を含むユーザインターフェース６３０を制御することができる。モデム６６０は外部装置と無線でデータを送受信することができる。ＮＡＮＤフラッシュメモリ６４２にはプロセッサ６１０によって処理されたデータ、または、モデム６６０を通じて受信されたデータなどがコントローラ６４１を通じて保存される。モバイルシステム６００は動作電圧を供給するためのパワーサプライをさらに含むことができる。また、モバイルシステム６００は実施形態によって応用チップセット（ａｐｐｌｉｃａｔｉｏｎ ｃｈｉｐｓｅｔ）、カメライメージ プロセッサ（ｃａｍｅｒａ ｉｍａｇｅ ｐｒｏｃｅｓｓｏｒ、ＣＩＳ）等をさらに含むことができる。
【０１１０】
上述した通り、スタンバイモード進入のとき、メタデータをＮＡＮＤフラッシュメモリ６４２のキャッシュレジスタ（図示せず）に保存することによって、スタンバイモードでの電力消耗を減少させ、また、モード転換を高速で遂行できることを実施形態を通じて確認した。
【０１１１】
前記実施形態の説明は本発明のさらに徹底した理解のために図面を参照として例えたことに過ぎないので、本発明を限定する意味と解釈されてはいけない。また、本発明が属する技術の分野における通常の知識を有する者にとって、本発明の基本的原理を逸脱しない範囲内で多様な変化と変更が可能であることは明確である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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