(57)【要約】【課題】オフセットの環境変動を小さくする。【解決手段】第１の温度特性を備えた第１の電圧信号を出力する第１の電圧源と、入力電圧信号を第１のバイアス信号に応じて増幅し、第２の電圧信号として出力するプリアンプと、前記プリアンプのレプリカ回路構成を備え、入力した所定の電圧を前記第１のバイアス信号に応じて増幅し、コモン電圧信号として出力するレプリカプリアンプと、前記第１の電圧信号と、前記コモン電圧信号との電圧差から前記第１のバイアス信号を生成する誤差アンプと、前記第２の電圧信号に応じた出力電圧信号を出力し、オフセット制御信号に応じて、前記出力電圧信号のオフセット電圧を調整する増幅器と、を有する増幅回路。【選択図】図１
2012104948.tif 000002
【特許請求の範囲】
【請求項１】
第１の温度特性を備えた第１の電圧信号を出力する第１の電圧源と、
入力電圧信号を第１のバイアス信号に応じて増幅し、第２の電圧信号として出力するプリアンプと、
前記プリアンプのレプリカ回路構成を備え、入力した所定の電圧を前記第１のバイアス信号に応じて増幅し、コモン電圧信号として出力するレプリカプリアンプと、
前記第１の電圧信号と、前記コモン電圧信号との電圧差から前記第１のバイアス信号を生成する誤差アンプと、
前記第２の電圧信号に応じた出力電圧信号を出力し、オフセット制御信号に応じて、前記出力電圧信号のオフセット電圧を調整する増幅器と、を有する
増幅回路。
【請求項２】
前記第１の温度特性は、負の温度特性である
請求項１に記載の増幅回路。
【請求項３】
前記プリアンプが出力する前記第２の電圧信号が差動信号であり、
前記増幅器は、
前記第２の電圧信号を入力する差動対トランジスタと、
前記差動対トランジスタのそれぞれに接続される前記出力電圧信号の第１、第２の出力ノードと、
前記第１、第２の出力ノードにそれぞれ接続され、前記オフセット制御信号に応じて容量値を変える第１、第２の可変容量と、を有する
請求項１または請求項２に記載の増幅回路。
【請求項４】
前記増幅器は、
前記オフセット制御信号に応じて容量値を変える、前記第１の可変容量に並列接続される第３の可変容量と、
前記オフセット制御信号に応じて容量値を変える、前記第２の可変容量に並列接続される第４の可変容量と、を更に有し、
前記第１、第２の可変容量は、前記出力電圧信号のオフセット電圧を粗調整し、
前記第３、第４の可変容量は、前記出力電圧信号のオフセット電圧を微調整する
請求項３に記載の増幅回路。
【請求項５】
前記増幅器は、第１〜第４のトランジスタを更に有し、
前記第１のトランジスタは、第１の電源端子と前記第１の出力ノードとの間に接続され、制御端子が前記第２の出力ノードに接続され、
前記第２のトランジスタは、前記第１の電源端子と前記第２の出力ノードとの間に接続され、制御端子が前記第１の出力ノードに接続され、
前記第３のトランジスタは、前記第１の出力ノードと前記第１の可変容量が接続される第３のノードとの間に接続され、制御端子が前記第２の出力ノードに接続され、
前記第４のトランジスタは、前記第２の出力ノードと前記第２の可変容量が接続される第４のノードとの間に接続され、制御端子が前記第２の出力ノードに接続され、
前記差動対トランジスタの一方は、前記第３のノードと第２の電源端子からの電圧が供給される第５のノードとの間に接続され、制御端子に前記第２の電圧信号の差動信号の一方が入力され、
前記差動対トランジスタの他方は、前記第４のノードと前記第５のノードとの間に接続され、制御端子に前記第２の電圧信号の差動信号の他方が入力される
請求項３または請求項４に記載の増幅回路。
【請求項６】
前記プリアンプは、第１〜第４のトランジスタを有し、
前記第１のトランジスタは、第１の電源端子と前記第２の電圧信号の一方を出力する第１の出力ノードとの間に接続され、制御端子に前記第１の電圧信号を入力し、
前記第２のトランジスタは、前記第１の電源端子と前記第２の電圧信号の他方を出力する第２の出力ノードとの間に接続され、制御端子に前記第１の電圧信号を入力し、
前記第３のトランジスタは、前記第１の出力ノードと第２の電源端子からの電圧が供給される第３のノードとの間に接続され、制御端子に前記入力電圧信号の一方を入力し、
前記第４のトランジスタは、前記第２の出力ノードと前記第３のノードとの間に接続され、制御端子に前記入力電圧信号の他方を入力する
請求項１または請求項２に記載の増幅回路。
【請求項７】
前記レプリカプリアンプは、それぞれのトランジスタサイズが第１〜第４のトランジスタと実質的に同様の第５〜第８のトランジスタを有し、
前記第５のトランジスタは、前記第１の電源端子と前記コモン電圧信号を出力する第３の出力ノードとの間に接続され、制御端子に前記第１のバイアス信号を入力し、
前記第６のトランジスタは、前記第１の電源端子と前記３の出力ノードとの間に接続され、制御端子に前記第１のバイアス信号を入力し、
前記第７のトランジスタは、前記第３の出力ノードと前記第２の電源端子からの電圧が供給される第４のノードとの間に接続され、制御端子に前記所定の電圧が入力され、
前記第８のトランジスタは、前記第３の出力ノードと前記第４のノードとの間に接続され、制御端子に前記所定の電圧が入力される
請求項６に記載の増幅回路。
【請求項８】
第１の温度特性を備えた第１の電圧信号を出力する第１の電圧源と、
入力電圧信号を第１のバイアス信号に応じて増幅し、第２の電圧信号として出力するプリアンプと、
前記第２の電圧信号を分圧し、コモン電圧を生成する分圧回路と、
前記第１の電圧信号と、前記コモン電圧信号との電圧差から前記第１のバイアス信号を生成する誤差アンプと、
前記第２の電圧信号に応じた出力電圧信号を出力し、オフセット制御信号に応じて、前記出力電圧信号のオフセット電圧を調整する増幅器と、を有する
増幅回路。
【請求項９】
前記第１の温度特性は、負の温度特性である
請求項８に記載の増幅回路。
【請求項１０】
前記プリアンプが出力する前記第２の電圧信号が差動信号であり、
前記分圧回路は、差動信号である前記第２の電圧信号が印加される差動対ノード間に直列に接続される第１、第２の抵抗素子を有し、
前記第１、第２の抵抗素子の接続ノードから前記コモン電圧信号が生成される
請求項８または請求項９に記載の増幅回路。
【請求項１１】
前記プリアンプが出力する前記第２の電圧信号が差動信号であり、
前記増幅器は、
前記第２の電圧信号を入力する差動対トランジスタと、
前記差動対トランジスタのそれぞれに接続される前記出力電圧信号の第１、第２の出力ノードと、
前記第１、第２の出力ノードにそれぞれ接続され、前記オフセット制御信号に応じて容量値を変える第１、第２の可変容量と、を有する
請求項８または請求項９に記載の増幅回路。
【請求項１２】
前記増幅器は、
前記オフセット制御信号に応じて容量値を変える、前記第１の可変容量に並列接続される第３の可変容量と、
前記オフセット制御信号に応じて容量値を変える、前記第２の可変容量に並列接続される第４の可変容量と、を更に有し、
前記第１、第２の可変容量は、前記出力電圧信号のオフセット電圧を粗調整し、
前記第３、第４の可変容量は、前記出力電圧信号のオフセット電圧を微調整する
請求項１１に記載の増幅回路。
【請求項１３】
前記増幅器は、第１〜第４のトランジスタを更に有し、
前記第１のトランジスタは、第１の電源端子と前記第１の出力ノードとの間に接続され、制御端子が前記第２の出力ノードに接続され、
前記第２のトランジスタは、前記第１の電源端子と前記第２の出力ノードとの間に接続され、制御端子が前記第１の出力ノードに接続され、
前記第３のトランジスタは、前記第１の出力ノードと前記第１の可変容量が接続される第３のノードとの間に接続され、制御端子が前記第２の出力ノードに接続され、
前記第４のトランジスタは、前記第２の出力ノードと前記第２の可変容量が接続される第４のノードとの間に接続され、制御端子が前記第２の出力ノードに接続され、
前記差動対トランジスタの一方は、前記第３のノードと第２の電源端子からの電圧が供給される第５のノードとの間に接続され、制御端子に前記第２の電圧信号の差動信号の一方が入力され、
前記差動対トランジスタの他方は、前記第４のノードと前記第５のノードとの間に接続され、制御端子に前記第２の電圧信号の差動信号の他方が入力される
請求項１１または請求項１２に記載の増幅回路。
【請求項１４】
前記プリアンプは、第１〜第４のトランジスタを有し、
前記第１のトランジスタは、第１の電源端子と前記第２の電圧信号の一方を出力する第１の出力ノードとの間に接続され、制御端子に前記第１の電圧信号を入力し、
前記第２のトランジスタは、前記第１の電源端子と前記第２の電圧信号の他方を出力する第２の出力ノードとの間に接続され、制御端子に前記第１の電圧信号を入力し、
前記第３のトランジスタは、前記第１の出力ノードと第２の電源端子からの電圧が供給される第３のノードとの間に接続され、制御端子に前記入力電圧信号の一方を入力し、
前記第４のトランジスタは、前記第２の出力ノードと前記第３のノードとの間に接続され、制御端子に前記入力電圧信号の他方を入力する
請求項８または請求項９に記載の増幅回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、増幅回路に関するものであり、特に、コンパレータ回路や差動増幅回路に用いる増幅回路に関するものである。
【背景技術】
【０００２】
コンパレータは信号レベルを比較するための回路であり、ＡＤコンバータ等で一般的に用いられる。近年、機器の省電力化、低コスト化の要求がますます強くなっている。低消費電力、低面積なＡＤコンバータを実現するためにはコンパレータに微細な素子を用いる必要がある。しかし、素子を微細化するに伴い製造バラツキが大きくなり、コンパレータのオフセットのバラツキも大きくなってしまう。このため、このようなコンパレータのオフセットを補正する機構が必要となる。
【０００３】
しかし、上記のようなオフセット補正機構を設けたとしても、電源電圧や温度等の環境変化により、コンパレータのオフセットは更に変動する。従来では、オフセットの環境変動が大きいため、環境が変化した場合にコンパレータの精度が劣化してしまっていた。このため、オフセットの環境変動を小さくし、高精度なコンパレータを実現する要求が高くなっている。
【０００４】
特許文献１に、製造ばらつきによるオフセット電圧をキャンセルするための、補正機能付きダイナミックコンパレータの技術が開示されている。図１９に、特許文献１のコンパレータ回路１の回路構成を示す。図１９に示すように、コンパレータ回路１は、ＰＭＯＳトランジスタＭＰ０〜ＭＰ５と、ＮＭＯＳトランジスタＭＮ１〜ＭＮ５と、可変容量Ｃ１、Ｃ２とを有する。
【０００５】
図１９に示すように、コンパレータ回路１は、差動対トランジスタ（ＭＮ１、ＭＮ２）のドレインに可変容量素子Ｃ１、Ｃ２を持つ構成である。この容量値を調整することで、オフセット電圧を調整する。可変容量Ｃ１はｎ個のＰＭＯＳトランジスタから構成され、入力デジタル信号のバイナリの重み付けがされている。
【０００６】
このＰＭＯＳトランジスタの制御端子Ｌｘにロウレベルの信号が印加されると、トランジスタのチャネルが形成され容量値が大きくなる。逆に、ハイレベルが印加されるとトランジスタのチャネルが消滅し容量値が小さくなる。このようにして、入力デジタル信号に応じて、可変容量Ｃ１の容量値が設定される。
【０００７】
可変容量Ｃ２も同様であり、ＰＭＯＳトランジスタの制御端子Ｒｘにデジタル入力信号が印加され、可変容量Ｃ２の容量値が設定される。そして、可変容量Ｃ１、Ｃ２の容量値を設定することで、オフセット電圧がコンパレータ回路１に設定される。
【０００８】
また特許文献２のような技術もある。特許文献２では、コンパレータ回路の前段にプリアンプを配置し、プリアンプのレプリカを用いた技術が開示されている。図２０に、特許文献２で用いられている差動増幅回路２の構成を示す。図２０に示すように、レプリカ回路４と、コンパレータ回路５と、差動増幅器６とを有する。
【０００９】
レプリカ回路４は、ＰＭＯＳトランジスタＭＰ１ｒ、ＭＰ３ｒと、ＮＭＯＳトランジスタＭＮ１ｒと、定電流源ＩＳ１ｒとを有する。ＰＭＯＳトランジスタＭＰ１ｒ、ＭＰ３ｒ、ＮＭＯＳトランジスタＭＮ１ｒは、それぞれ差動増幅器６のＰＭＯＳトランジスタＭＰ１、ＭＰ３、ＮＭＯＳトランジスタＭＮ１とトランジスタサイズ等の特性が全て同一となっている。また、レプリカ回路４の定電流源ＩＳ１ｒの電流値は、差動増幅器６の定電流源ＩＳ１の半分となっている。なお、コンパレータ回路５の前段プリアンプの出力コモン電圧をＶｏｕｔｃｍ＿ｉｄｅａｌとして、理想的には電位差Ｖｄｄ−Ｖｏｕｔｃｍ＿ｉｄｅａｌが条件によらず一定とする。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】米国特許出願公開第２００９／０１９５４２４Ａ１号明細書
【特許文献２】特開２００８−３０６５０４号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
ここで、特許文献１のコンパレータにおいては電源、温度等の環境変動（環境ドリフト）があると、図２１、図２２に示すように、設定された合計オフセット電圧Ｖａｄｊ＝ＶＯＦＦ＋ＶＣＡＬが変動してしまう。図２１は、環境ドリフト前のコンパレータ出力、図２２は、環境ドリフト後のコンパレータ出力である。このことから、製造ばらつきによるオフセット電圧ＯＦＦが完全にキャンセルされなくなり、コンパレータ回路の精度が劣化してしまう。これにより、オフセットの再補正が必要となっていた。そのため、オフセットの環境変動を小さくして再補正の必要を無くすことが求められている。
【課題を解決するための手段】
【００１２】
本発明の一態様は、第１の温度特性を備えた第１の電圧信号を出力する第１の電圧源と、入力電圧信号を第１のバイアス信号に応じて増幅し、第２の電圧信号として出力するプリアンプと、前記プリアンプのレプリカ回路構成を備え、入力した所定の電圧を前記第１のバイアス信号に応じて増幅し、コモン電圧信号として出力するレプリカプリアンプと、前記第１の電圧信号と、前記コモン電圧信号との電圧差から前記第１のバイアス信号を生成する誤差アンプと、前記第２の電圧信号に応じた出力電圧信号を出力し、オフセット制御信号に応じて、前記出力電圧信号のオフセット電圧を調整する差動増幅器と、を有する増幅回路である。
【００１３】
本発明の他の態様は、第１の温度特性を備えた第１の電圧信号を出力する第１の電圧源と、入力電圧信号を第１のバイアス信号に応じて増幅し、第２の電圧信号として出力するプリアンプと、前記第２の電圧信号を分圧し、コモン電圧を生成する分圧回路と、前記第１の電圧信号と、前記コモン電圧信号との電圧差から前記第１のバイアス信号を生成する誤差アンプと、前記第２の電圧信号に応じた出力電圧信号を出力し、オフセット制御信号に応じて、前記出力電圧信号のオフセット電圧を調整する差動増幅器と、を有する増幅回路である。
【００１４】
本発明は、第１の温度特性を備えた第１の電圧信号を出力する第１の電圧源を有している。この第１の電圧信号と、プリアンプもしくはレプリカプリアンプからフィードバックしたコモン電圧との電位差に応じた第１のバイアス信号を生成し、プリアンプの出力する第２の電圧信号を制御する。このフィードバック制御は、環境温度が変動した場合の差動増幅器のオフセットの変動を打ち消すように働くため、オフセット制御信号に応じて調整された差動増幅器の出力電圧信号のオフセット電圧の変動を低減化することができる。
【発明の効果】
【００１５】
本発明によれば、オフセットの環境温度の変動を低減した増幅回路を提供できる。
【図面の簡単な説明】
【００１６】
【図１】実施の形態１にかかるコンパレータ回路の構成である。
【図２】実施の形態１にかかるプリアンプの構成である。
【図３】実施の形態１にかかるレプリカプリアンプの構成である。
【図４】実施の形態１にかかる負温度特性電圧源の構成の一例である。
【図５】実施の形態１にかかる電流源の構成の一例である。
【図６】実施の形態１にかかるコンパレータ部の構成である。
【図７】実施の形態１にかかる可変容量の構成である。
【図８】コンパレータ部のオフセット電圧を説明するグラフである。
【図９】実施の形態１にかかるコンパレータ部の判定直後の状態の等価回路を示す図である。
【図１０】実施の形態１にかかるコンパレータ部の環境温度変動に対するＶｇｓｅｆｆ電圧の変化を示す表である。
【図１１】従来技術のコンパレータ回路の環境温度変動に対するオフセット電圧の変化を説明するグラフである。
【図１２】従来技術のコンパレータ回路の環境温度変動に対するＶｇｓｅｆｆ電圧の変化を示す表である。
【図１３】実施の形態２にかかるコンパレータ回路の構成である。
【図１４】実施の形態２にかかるコンパレータ部の構成である。
【図１５】実施の形態２にかかるコンパレータ部の入力デジタル信号に対する可変容量の容量値のグラフである。
【図１６】実施の形態３にかかるコンパレータ回路の構成である。
【図１７】実施の形態３にかかる差動増幅回路の構成である。
【図１８】実施の形態３にかかる差動増幅器の構成である。
【図１９】従来技術のコンパレータ回路の構成である。
【図２０】従来技術のコンパレータ回路の構成である。
【図２１】従来技術のコンパレータ回路の問題点を説明するための図である。
【図２２】従来技術のコンパレータ回路の問題点を説明するための図である。
【発明を実施するための形態】
【００１７】
発明の実施の形態１
【００１８】
以下、本発明を適用した具体的な実施の形態１について、図面を参照しながら詳細に説明する。この実施の形態１は、本発明をコンパレータ回路等の増幅回路に適用したものである。以下、本実施の形態１では、コンパレータ回路を想定して記載する。
【００１９】
図１に本実施の形態にかかるコンパレータ回路１００の構成を示す。図１に示すように、コンパレータ回路１００は、プリアンプＰＲＥ＿ＡＭＰ１と、コンパレータ部ＣＯＭＰ２と、レプリカプリアンプＲＥＰ＿ＡＭＰ３と、誤差アンプＧＡＭＰ４と、負温度特性電圧源ＮＥＧ＿ＣＶ５と、電流源ＣＳ６とを有する。
【００２０】
プリアンプＰＲＥ＿ＡＭＰ１は、コンパレータ部ＣＯＭＰ２の前段に接続される。プリアンプＰＲＥ＿ＡＭＰ１は、リファレンス電圧ＶＲＥＦと、入力電圧ＶＩＮを入力し、その電位差を増幅して、出力電圧Ｖａ１、Ｖａ２を出力する。
【００２１】
図２にプリアンプＰＲＥ＿ＡＭＰ１の構成を示す。図２に示すように、プリアンプＰＲＥ＿ＡＭＰ１は、ＰＭＯＳトランジスタＭＰ１１、ＭＰ１２と、ＮＭＯＳトランジスタＭＮ１１〜ＭＮ１３とを有する。
【００２２】
ＰＭＯＳトランジスタＭＰ１１は、ソースが電源端子ＶＤＤ、ドレインがノードＯＵＴ１１に接続される。また、ゲートに電圧Ｖｂｐが入力される。ＰＭＯＳトランジスタＭＰ１２は、ソースが電源端子ＶＤＤ、ドレインがノードＯＵＴ１２に接続される。また、ゲートに電圧Ｖｂｐが入力される。なお、電圧Ｖｂｐは、誤差アンプＧＡＭＰ４からの出力電圧である。
【００２３】
ノードＯＵＴ１１、ＯＵＴ１２は、プリアンプＰＲＥ＿ＡＭＰ１の出力ノードであり、それぞれ出力電圧Ｖａ１、Ｖａ２が出力される。
【００２４】
ＮＭＯＳトランジスタＭＮ１１は、ドレインがノードＯＵＴ１１、ソースがノードＮ１１に接続される。また、ゲートに入力電圧ＶＩＮが入力される。ＮＭＯＳトランジスタＭＮ１２は、ドレインがノードＯＵＴ１２、ソースがノードＮ１１に接続される。また、ゲートにリファレンス電圧ＶＲＥＦが入力される。
【００２５】
ＮＭＯＳトランジスタＭＮ１３は、ドレインがノードＮ１１、ソースが接地端子ＧＮＤに接続される。また、ゲートに電圧Ｖｂｎが入力される。なお、電圧Ｖｂｎは、電流源ＣＳ６からの出力電圧である。
【００２６】
レプリカプリアンプＲＥＰ＿ＡＭＰ３は、プリアンプＰＲＥ＿ＡＭＰ１と同じ構成のレプリカ回路である。よって、図３に示すように、プリアンプＰＲＥ＿ＡＭＰ１と同様、レプリカプリアンプＲＥＰ＿ＡＭＰ３は、ＰＭＯＳトランジスタＭＰ１１、ＭＰ１２と、ＮＭＯＳトランジスタＭＮ１１〜ＭＮ１３とを有する。図２と同符号のものは、対応する符号の構成と、例えばトランジスタサイズ等が同じとなっている。
【００２７】
但し、プリアンプＰＲＥ＿ＡＭＰ１と異なり、ＮＭＯＳトランジスタＭＮ１１、ＭＮ１２のゲートには、それぞれ同じ所定の電圧ＶＲＣが入力される。また、ノードＯＵＴ１１、ＯＵＴ１２は、レプリカプリアンプＲＥＰ＿ＡＭＰ３の出力ノードであり、それぞれ出力電圧Ｖｂ１、Ｖｂ２が出力される。但し、ＮＭＯＳトランジスタＭＮ１１、ＭＮ１２のゲートには、それぞれ同じ電圧ＶＲＣが入力されることから、出力電圧Ｖｂ１、Ｖｂ２も同電位となり、その電圧をコモン電圧Ｖｃｏｍとする。
【００２８】
負温度特性電圧源ＮＥＧ＿ＣＶ５は、負の温度係数を有する電圧源である。負温度特性電圧源ＮＥＧ＿ＣＶ５は、環境温度が変動すると、その変動と逆の動きで出力電圧Ｖｃｖを変動させる。例えば、環境温度が上昇すると出力電圧Ｖｃｖを低下させ、逆に環境温度が低下すると出力電圧Ｖｃｖを上昇させる。
【００２９】
負温度特性電圧源ＮＥＧ＿ＣＶ５の構成の一例として、例えば図４のような構成が考えられる。この例の負温度特性電圧源ＮＥＧ＿ＣＶ５は、抵抗Ｒ２１と、サーミスタのような負の温度係数を有する抵抗Ｒｎｅｇ２２とを備える。抵抗Ｒ２１と抵抗Ｒｎｅｇ２２は、電源端子ＶＤＤと接地端子ＧＮＤとの間で直列接続され、接続ノードＮ２１から出力電圧Ｖｃｖが出力される。
【００３０】
環境温度が低い場合は、抵抗Ｒｎｅｇ２２の抵抗が大きいため出力電圧Ｖｃｖも高い電圧となるが、環境温度が高くなると、抵抗Ｒｎｅｇ２２の抵抗が小さくなり出力電圧Ｖｃｖも低い電圧となる。なお、図４の構成は、一例であり基本的な機能に影響を与えない範囲で構成が異なっていてもよい。
【００３１】
誤差アンプＧＡＭＰ４は、レプリカプリアンプＲＥＰ＿ＡＭＰ３からの出力電圧Ｖｃｏｍと、負温度特性電圧源ＮＥＧ＿ＣＶ５からの出力電圧Ｖｃｖを入力し、その電位差を増幅して、上述した電圧Ｖｂｐを出力する。
【００３２】
電流源ＣＳ６は、所定の電圧値となる上記電圧Ｖｂｎを出力する。電流源ＣＳ６の構成の一例として、例えば図５のような構成が考えられる。この例における電流源ＣＳ６は、電流源ＣＳ３１と、ＮＭＯＳトランジスタＭＮ３１とを有する。電流源ＣＳ３１と、ＮＭＯＳトランジスタＭＮ３１は、電源端子ＶＤＤと接地端子ＧＮＤとの間に直列接続され、接続ノードＮ３１から出力電圧Ｖｂｎが出力される。なお、図５の構成は、一例であり基本的な機能に影響を与えない範囲で構成が異なっていてもよい。
【００３３】
ここで、上記のような接続構成からレプリカプリアンプＲＥＰ＿ＡＭＰ３と誤差アンプＧＡＭＰ４とで、フィードバックループが構成される。このフィードバックループにより、レプリカプリアンプＲＥＰ＿ＡＭＰ３の出力電位（コモン電圧Ｖｃｏｍ）を制御される。誤差アンプＧＡＭＰ４には、負温度特性電圧源ＮＥＧ＿ＣＶ５からの負の温度特性を持つ出力電圧Ｖｃｖが入力される。このため、上記フィードバックループ制御では、レプリカプリアンプＲＥＰ＿ＡＭＰ３の出力電圧（コモン電圧Ｖｃｏｍ）が負の温度特性を持つように、ＤＣ動作点が設定される。
【００３４】
そして、プリアンプＰＲＥ＿ＡＭＰ１とレプリカプリアンプＲＥＰ＿ＡＭＰ３は同様の構成を有し、誤差アンプＧＡＭＰ４からの出力電圧Ｖｂｐを同じように入力する。このことから、プリアンプＰＲＥ＿ＡＭＰ１もレプリカプリアンプＲＥＰ＿ＡＭＰ３と同様、負の温度特性を持つようにＤＣ動作点が設定され、出力電圧Ｖａ１、Ｖａ２が負特性を有する。
【００３５】
コンパレータ部ＣＯＭＰ２は、プリアンプＰＲＥ＿ＡＭＰ１からの出力電圧Ｖａ１、Ｖａ２を入力し、出力電圧ＶＯＵＴＮ、ＶＯＵＴＰを出力する。コンパレータ部ＣＯＭＰ２は、デジタル入力信号に応じて、オフセットを調整することができる。なお、コンパレータ部ＣＯＭＰ２を、増幅器とみなすこともできる。
【００３６】
図６にコンパレータ部ＣＯＭＰ２の構成を示す。図６に示すように、コンパレータ部ＣＯＭＰ２は、ＰＭＯＳトランジスタＭＰ４１〜ＭＰ４６と、ＮＭＯＳトランジスタＭＮ４１〜ＭＮ４５と、可変容量Ｃ４１、Ｃ４２とを有する。
【００３７】
ＰＭＯＳトランジスタＭＰ４１は、ソースが電源端子ＶＤＤ、ドレインがノードＮ４１に接続される。また、ゲートにはクロックＣＬＫが入力される。ＰＭＯＳトランジスタＭＰ４２は、ソースが電源端子ＶＤＤ、ドレインがノードＮ４２に接続される。また、ゲートにはクロックＣＬＫが入力される。
【００３８】
ＰＭＯＳトランジスタＭＰ４３は、ソースが電源端子ＶＤＤ、ドレインがノードＮ４２、ゲートがノードＮ４３に接続される。ＰＭＯＳトランジスタＭＰ４４は、ソースが電源端子ＶＤＤ、ドレインがノードＮ４３、ゲートがノードＮ４２に接続される。
【００３９】
ＰＭＯＳトランジスタＭＰ４５は、ソースが電源端子ＶＤＤ、ドレインがノードＮ４３に接続される。また、ゲートにはクロックＣＬＫが入力される。ＰＭＯＳトランジスタＭＰ４６は、ソースが電源端子ＶＤＤ、ドレインがノードＮ４４に接続される。また、ゲートにはクロックＣＬＫが入力される。
【００４０】
ＮＭＯＳトランジスタＭＮ４１は、ドレインがノードＮ４２、ソースがノードＮ４１、ゲートがノードＮ４３に接続される。ＮＭＯＳトランジスタＭＮ４２は、ドレインがノードＮ４３、ソースがノードＮ４４、ゲートがノードＮ４２に接続される。
【００４１】
ＮＭＯＳトランジスタＭＮ４３は、ドレインがノードＮ４１、ソースがノードＮ４５に接続される。また、ゲートにプリアンプＰＲＥ＿ＡＭＰ１からの出力電圧Ｖａ１が入力される。ＮＭＯＳトランジスタＭＮ４４は、ドレインがノードＮ４４、ソースがノードＮ４５に接続される。また、ゲートにプリアンプＰＲＥ＿ＡＭＰ１からの出力電圧Ｖａ２が入力される。
【００４２】
ＮＭＯＳトランジスタＭＮ４５は、ドレインがノードＮ４５、ソースが接地端子ＧＮＤに接続される。また、ゲートにクロックＣＬＫが入力される。
【００４３】
可変容量Ｃ４１は、ノードＮ４１に接続される。可変容量Ｃ４２は、ノードＮ４４に接続される。可変容量Ｃ４１、Ｃ４２はデジタル入力信号の値に応じて、容量値を可変することができる。図７に可変容量Ｃ４１の構成を示す。なお、可変容量Ｃ４２も可変容量Ｃ４１と同様の構成のため、図の説明は省略する。
【００４４】
図７に示すように、可変容量Ｃ４１は、ＰＭＯＳトランジスタＭＰ５０〜ＭＰ５ｎを有する。各ＰＭＯＳトランジスタは、ドレインとソースが共通ノードに接続され、その共通ノードがノードＮ４１に接続される（可変容量Ｃ４２の場合はノードＮ４４に接続）。また、ＰＭＯＳトランジスタＭＰ５０〜ＭＰ５ｎのゲートには、それぞれＤ０〜Ｄｎのデジタル信号が入力される。なお、デジタル信号Ｄ０〜ＤｎのＭＳＢをＤｎ、ＬＳＢをＤ０とする。
【００４５】
ＰＭＯＳトランジスタＭＰ５０〜ＭＰ５ｎのゲート容量は、バイナリの重み付けがされており、例えば、ＰＭＯＳトランジスタＭＰ５０のゲート容量を「１」とすると、ＰＭＯＳトランジスタＭＰ５１のゲート容量を「２」、ＰＭＯＳトランジスタＭＰ５２のゲート容量を「４」、ＰＭＯＳトランジスタＭＰ５３のゲート容量を「８」、・・・、ＰＭＯＳトランジスタＭＰ５ｎのゲート容量を「２ｎ」に設定する。
【００４６】
各トランジスタのゲートに印加される信号がロウレベル（接地電圧ＧＮＤ）のとき、トランジスタのチャンネルが形成され、可変容量Ｃ４１の容量値が大きくなる。逆に、ゲートに印加される信号がハイレベル（電源電圧ＶＤＤ）のとき、トランジスタのチャネルが消滅し、可変容量Ｃ４１の容量値が小さくなる。可変容量Ｃ４１の容量値が大きくなると出力ノードであるノードＮ４２の電圧変化速度が低下、容量値が小さくなるとノードＮ４２の電圧変化速度が上昇する。
【００４７】
このように、デジタル信号Ｄ０〜Ｄｎの値に応じて、可変容量Ｃ４１の容量値が設定される。つまり、デジタル信号Ｄ０〜Ｄｎの値が大きくなるほど、可変容量Ｃ４１の容量値が小さくなり、出力ノードであるノードＮ４２の電圧変化速度が上昇する。なお、可変容量Ｃ４２も同様に、入力デジタル信号に応じて容量値が設定される。そして、可変容量Ｃ４１とＣ４２の容量値の差に応じて、コンパレータ部ＣＯＭＰ２のオフセット電圧が決定される。以上のように、可変容量Ｃ４１、Ｃ４２の容量値を設定することで、オフセット電圧がコンパレータ部ＣＯＭＰ２に設定される。
【００４８】
なお、本実施の形態１のプリアンプＰＲＥ＿ＡＭＰ１、ＲＥＰ＿ＡＭＰ３の入力差動対トランジスタ（ＭＮ１１、ＭＮ１２）がＮＭＯＳトランジスタであるが、ＰＭＯＳトランジスタで構成してもよい。但し、この場合には、上述したレプリカプリアンプＲＥＰ＿ＡＭＰ３の出力電圧（コモン電圧Ｖｃｏｍ）が正の温度特性を持つようにすることが望ましい。
【００４９】
以下、本実施の形態１のコンパレータ回路１００の動作についてコンパレータ部ＣＯＭＰ２を中心に説明する。
【００５０】
ここで、上記可変容量Ｃ４１、Ｃ４２に入力されるデジタル信号の値をそれぞれｎ１、ｎ２とする。この場合、可変容量Ｃ４１の容量値はＣ４１＝ｎ１×Ｃｕ、可変容量Ｃ４２の容量値はＣ４２＝ｎ２×Ｃｕとなる。ここで、Ｃｕは可変容量の単位容量値である。この可変容量Ｃ４１、Ｃ４２の容量値の差ΔＣは、ΔＣ＝（ｎ１−ｎ２）×Ｃｕとなる。
【００５１】
よって、コンパレータ部ＣＯＭＰ２のオフセット電圧ＶＣＡＬは、以下の式（１）の様に表すことができる。
【数１】
2012104948.tif 000003
【００５２】
ここで、式（１）のＩはＮＭＯＳトランジスタＭＮ４３の電流値、ｇｍ１はＮＭＯＳトランジスタＭＮ４３のトランスコンダクタンス値、ＣはＣ＝（Ｃ４１＋Ｃ４２）／２、ＶｇｓはＮＭＯＳトランジスタＭＮ４３のゲート−ソース間電圧、ＶｔはＮＭＯＳトランジスタＭＮ４３の閾値電圧、ＶｇｓｅｆｆはＶｇｓｅｆｆ＝Ｖｇｓ−Ｖｔである。
【００５３】
図８に、上記式（１）をもとに、ΔＣに対するコンパレータ部ＣＯＭＰ２のオフセット電圧ＶＣＡＬを示す。図８に示すように、オフセット電圧ＶＣＡＬは、ΔＣに対して傾きＶｇｓｅｆｆ／２Ｃを持って比例する。
【００５４】
次に、上記電圧Ｖｇｓｅｆｆについて、図９に示す等価回路を用いて詳細に解析する。
【００５５】
ここで、コンパレータ部ＣＯＭＰ２は、入力信号の大小関係を比較する回路であり、差動入力に等しい電位が印加される場合に感度が高い。以下において、この差動入力に等しい電位場合について解析し、そのときの入力電圧をＶｉと表記する。
【００５６】
判定開始直後の動作によって、コンパレータ部ＣＯＭＰ２の判定が決定されるので、判定開始直後のバイアス条件について解析する。コンパレータ部ＣＯＭＰ２の回路動作は、電源トランジスタであるＮＭＯＳトランジスタＭＮ４５と、差動対トランジスタのＮＭＯＳトランジスタＭＮ４３、ＭＮ４４だけで決まる。この部分の等価回路を図９に示す。図９に示すように、等価回路は電源端子ＶＤＤと接地端子ＧＮＤ間に、ＮＭＯＳトランジスタＭ１とＭ２が直列接続されているように表せる。なお、ＮＭＯＳトランジスタＭ１は差動対トランジスタＭＮ４３、ＭＮ４４に相当し、ＮＭＯＳトランジスタＭ２はＮＭＯＳトランジスタＭＮ４５に相当する。また、電圧Ｖｉは、プリアンプＰＲＥ＿ＡＭＰ１の出力電圧Ｖａ１、Ｖａ２に相当する。また、上述したが、プリアンプＰＲＥ＿ＡＭＰ１の出力電圧Ｖａ１、Ｖａ２が負の温度特性を有しており、電圧Ｖｉも負の温度特性を有していることに注意する。
【００５７】
ここで、ＮＭＯＳトランジスタＭ１のドレインには電源電圧ＶＤＤが印加される。ＮＭＯＳトランジスタＭ１は飽和領域で動作し、ＮＭＯＳトランジスタＭ２は三極管領域で動作する。ＮＭＯＳトランジスタＭ１の電流値Ｉｍ１は、以下の式（２）の様に表せる。
【数２】
2012104948.tif 000004
【００５８】
ここで、μはキャリア移動度、Ｃｏｘは単位面積あたりのゲート酸化膜容量、Ｗ１はＮＭＯＳトランジスタＭ１のゲート幅、Ｌ１はゲート長である。Ｖｃは、ＮＭＯＳトランジスタＭ１、Ｍ２の接続ノード及びそこに印加される電圧であり、図１のノードＮ４３に相当する。
【００５９】
また、ＮＭＯＳトランジスタＭ２の電流値Ｉｍ２は、以下の式（３）の様に表せる。
【数３】
2012104948.tif 000005
【００６０】
ここで、Ｗ２はＮＭＯＳトランジスタＭ２のゲート幅、Ｌ２はゲート長である。図９からもわかるように、直列接続されるＮＭＯＳトランジスタＭ１とＭ２の電流値Ｉｍ１とＩｍ２とは同じ値となり、まとめると以下の式（４）となる。
【数４】
2012104948.tif 000006
【００６１】
ここで、Ｖｉ−Ｖｃ−Ｖｔ＝Ｖｇｓｅｆｆを用いた、Ｖｇｓｅｆｆについて解くと、以下のような式（５）が得られる。
【数５】
2012104948.tif 000007
【００６２】
ここで、Ｖｔはトランジスタの閾値電圧であり、環境温度に対する温度特性ｄＶｔ／ｄＴは、ｄＶｔ／ｄＴ＝−１ｍＶ／Ｋ程度の値である。本発明では、上述したように電圧Ｖｉに一定の負の温度特性を持たせているために、上式（５）で与えられるＶｇｓｅｆｆの温度特性が小さくなる方向となる。更に、最も好ましい条件下では、Ｖｇｓｅｆｆの温度特性が一定となる。即ち、式（１）において、オフセット電圧ＶＣＡＬ対ΔＣの比例係数Ｖｇｓｅｆｆ／２Ｃが温度条件によらず、コンパレータ部ＣＯＭＰ２に設定されたオフセット電圧ＶＣＡＬの温度変動に対する変動が小さくなる。そのため、設定されたオフセット電圧が変動せず、製造ばらつきによるオフセット電圧がキャンセルされた状態を保持することが可能となる。
【００６３】
図１０に、電圧Ｖｉの温度特性ｄＶｉ／ｄＴ＝−１ｍＶ／Ｋと設定した条件下で、環境温度を変化させた場合のシミュレーション結果を示す。図１０に示すように、環境温度が−４０度、２７度、１２５度と変化しても、電圧Ｖｇｓｅｆｆの値は一定に保持されている。
【００６４】
ここで、図１１、図１２を用いて、本実施の形態１と特許文献１のコンパレータを比較する。特許文献１のコンパレータ回路では、図９の等価回路に対するＶｉの温度特性ｄＶｉ／ｄＴは０となり、Ｖｉは温度によらず一定となる。この場合、図１１のように、環境温度の変動で、電圧Ｖｇｓｅｆｆが一定とならない。このため、図１２に示すオフセット電圧ＶＣＡＬ対ΔＣの比例係数Ｖｇｓｅｆｆ／２Ｃも、環境温度Ａの条件からＢの条件に変動した場合、比例係数Ｖｇｓｅｆｆ'／２Ｃに変動してしまう。
【００６５】
そして、比例係数が変動すると、コンパレータ回路に設定したオフセットにより製造ばらつきによるオフセット電圧が完全にキャンセルされなくなり、コンパレータ回路の精度が劣化してしまう。このため、環境温度が変動するたびに、オフセットの再補正が必要となっていた。
【００６６】
しかし、本実施の形態１のコンパレータでは、上述したように環境温度の変動に対して、電圧Ｖｇｓｅｆｆが一定となる。このため、オフセット電圧ＶＣＡＬ対ΔＣの比例係数Ｖｇｓｅｆｆ／２Ｃも変動せず、製造ばらつきによるオフセット電圧のキャンセルを保持でき、特許文献１で問題となっていたオフセットの再補正が不要となる効果を得ることができる。
【００６７】
発明の実施の形態２
【００６８】
以下、本発明を適用した具体的な実施の形態２について、図面を参照しながら詳細に説明する。本実施の形態２も実施の形態１と同様、本発明をコンパレータ回路等の増幅回路に適用したものである。以下、本実施の形態２では、コンパレータ回路を想定して記載する。
【００６９】
図１３に本実施の形態にかかるコンパレータ回路２００の構成を示す。図１３に示すように、コンパレータ回路２００は、プリアンプＰＲＥ＿ＡＭＰ１と、コンパレータ部ＣＯＭＰ１２と、レプリカプリアンプＲＥＰ＿ＡＭＰ３と、誤差アンプＧＡＭＰ４と、負温度特性電圧源ＮＥＧ＿ＣＶ５と、電流源ＣＳ６とを有する。
【００７０】
なお、図１３に示された符号のうち、図１と同じ符号を付した構成は、図１と同じか又は類似の構成を示している。本実施の形態２が実施の形態１と異なる点は、コンパレータ部ＣＯＭＰ１２の構成であり、ここではその相違点のみを説明し、その他同様の構成の説明は省略する。
【００７１】
図１４にコンパレータ部ＣＯＭＰ１２の構成を示す。図１４に示すように、コンパレータ部ＣＯＭＰ１２は、ＰＭＯＳトランジスタＭＰ４３、ＭＰ４４、ＭＰ１４１〜ＭＰ１４４と、ＮＭＯＳトランジスタＭＮ４１〜ＭＮ４５と、容量Ｃ１４１〜Ｃ１４４と、可変容量Ｃ１４５〜Ｃ１４８とを有する。
【００７２】
ＰＭＯＳトランジスタＭＰ４３は、ソースが電源端子ＶＤＤ、ドレインがノードＮ４２、ゲートがノードＮ４３に接続される。ＰＭＯＳトランジスタＭＰ４４は、ソースが電源端子ＶＤＤ、ドレインがノードＮ４３、ゲートがノードＮ４２に接続される。
【００７３】
ＮＭＯＳトランジスタＭＮ４１は、ドレインがノードＮ４２、ソースがノードＮ４１、ゲートがノードＮ４３に接続される。ＮＭＯＳトランジスタＭＮ４２は、ドレインがノードＮ４３、ソースがノードＮ４４、ゲートがノードＮ４２に接続される。
【００７４】
ＮＭＯＳトランジスタＭＮ４３は、ドレインがノードＮ４１、ソースがノードＮ４５に接続される。また、ゲートにプリアンプＰＲＥ＿ＡＭＰ１からの出力電圧Ｖａ１が入力される。ＮＭＯＳトランジスタＭＮ４４は、ドレインがノードＮ４４、ソースがノードＮ４５に接続される。また、ゲートにプリアンプＰＲＥ＿ＡＭＰ１からの出力電圧Ｖａ２が入力される。
【００７５】
ＮＭＯＳトランジスタＭＮ４５は、ドレインがノードＮ４５、ソースが接地端子ＧＮＤに接続される。また、ゲートにクロックＣＬＫが入力される。
【００７６】
ＰＭＯＳトランジスタＭＰ１４１は、ソースが電源端子ＶＤＤ、ドレインがノードＮ１４１に接続される。また、ゲートにはクロックＣＬＫが入力される。ＰＭＯＳトランジスタＭＰ１４２は、ソースが電源端子ＶＤＤ、ドレインがノードＮ４１に接続される。また、ゲートにはクロックＣＬＫが入力される。
【００７７】
ＰＭＯＳトランジスタＭＰ１４３は、ソースが電源端子ＶＤＤ、ドレインがノードＮ１４２に接続される。また、ゲートにはクロックＣＬＫが入力される。ＰＭＯＳトランジスタＭＰ１４４は、ソースが電源端子ＶＤＤ、ドレインがノードＮ４４に接続される。また、ゲートにはクロックＣＬＫが入力される。
【００７８】
容量Ｃ１４１は、一端がノードＮ４１、他端がノードＮ１４１に接続される。容量Ｃ１４２は、一端がノードＮ１４１、他端が接地端子ＧＮＤに接続される。容量Ｃ１４３は、一端がノードＮ４４、他端がノードＮ１４２に接続される。容量Ｃ１４４は、一端がノードＮ１４２、他端が接地端子ＧＮＤに接続される。
【００７９】
可変容量Ｃ１４５は、ノードＮ１４１に接続される。可変容量Ｃ１４６は、ノードＮ４１に接続される。可変容量Ｃ１４７は、ノードＮ１４２に接続される。可変容量Ｃ１４８は、ノードＮ４４に接続される。
【００８０】
可変容量Ｃ１４５〜Ｃ１４８はデジタル入力信号の値に応じて、容量値を可変することができる。可変容量Ｃ１４５〜Ｃ１４８の構成は、実施の形態１の図７で説明した回路構成と同様であるため、ここでの説明は省略する。なお、可変容量Ｃ１４５、Ｃ１４６のうち一方を粗調用、他方を微調用の可変容量としてもよい。同様に、可変容量Ｃ１４７、Ｃ１４８のうち一方を粗調用、他方を微調用の可変容量としてもよい。
【００８１】
以下に、実施の形態１と相違するコンパレータ部ＣＯＭＰ１２の動作について、ノードＮ４１側に接続される容量値を例に説明する。ここで、上記可変容量Ｃ１４５、Ｃ１４６に入力されるデジタル信号の値をそれぞれｎｆ、ｎｃとする。この場合、可変容量Ｃ１４５の容量値はＣ１４５＝ｎｆ×Ｃｕ、可変容量Ｃ１４６の容量値はＣ１４６＝ｎｃ×Ｃｕとなる。また、容量Ｃ１４１の容量値をａ×Ｃｕ、容量Ｃ１４２の容量値をｂ×Ｃｕとする。すると、ノードＮ４１側から見た容量値Ｃｔｏｔは、以下の式（６）の様になる。
【数６】
2012104948.tif 000008
【００８２】
ここで、ａ＝１２、ｂ＝９に設定し、ｎｃを０から１５、ｎｆを０から７の範囲で可変した場合の容量値Ｃｔｏｔのグラフを図１５に示す。この容量値Ｃｔｏｔの値に応じて、実施の形態１と同様、出力ノードであるノードＮ４２の電圧変化速度が調整される。更に、容量値Ｃｔｏｔが単位容量Ｃｕ以下の分解能で制御できるため、実施の形態１よりも更に高精度なコンパレータ回路を実現できる。
【００８３】
このため、本実施の形態２のコンパレータ回路では、実施の形態１と同様にオフセットの環境変動が小さく、更に高精度なコンパレータ回路を実現することが可能である。
【００８４】
発明の実施の形態３
【００８５】
以下、本発明を適用した具体的な実施の形態３について、図面を参照しながら詳細に説明する。本実施の形態３も実施の形態１と同様、本発明をコンパレータ回路等の増幅回路に適用したものである。以下、本実施の形態３では、コンパレータ回路を想定して記載する。
【００８６】
図１６に本実施の形態にかかるコンパレータ回路３００の構成を示す。図１６に示すように、コンパレータ回路３００は、プリアンプＰＲＥ＿ＡＭＰ１と、コンパレータ部ＣＯＭＰ２と、誤差アンプＧＡＭＰ４と、負温度特性電圧源ＮＥＧ＿ＣＶ５と、電流源ＣＳ６と、分圧回路ＤＶ７とを有する。
【００８７】
なお、図１６に示された符号のうち、図１と同じ符号を付した構成は、図１と同じか又は類似の構成を示している。本実施の形態３が実施の形態１と異なるのは、レプリカプリアンプＲＥＰ＿ＡＭＰ３の出力電圧から生成したコモン電圧の変わりにプリアンプＰＲＥ＿ＡＭＰ１の出力電圧のコモン電圧を使用する点であり、ここではその相違点のみを説明し、その他同様の構成の説明は省略する。
【００８８】
分圧回路ＤＶ７は抵抗Ｒ７、Ｒ８を有する。抵抗Ｒ７とＲ８は、プリアンプＰＲＥ＿ＡＭＰ１の相補出力端子間に直列に接続される。そして、抵抗Ｒ７とＲ８の接続ノードの電圧がコモン電圧Ｖｃｏｍとして誤差アンプＧＡＭＰ４に入力される。
【００８９】
ここで、実施の形態１ではレプリカプリアンプＲＥＰ＿ＡＭＰ３と誤差アンプＧＡＭＰ４とで、フィードバックループが構成されていたが、本実施の形態３では、レプリカプリアンプＲＥＰ＿ＡＭＰ３ではなく、分圧回路ＤＶ７が生成するコモン電圧Ｖｃｏｍを誤差アンプＧＡＭＰ４にフィードバックする構成となっている。つまり、分圧回路ＤＶ７と誤差アンプＧＡＭＰ４とで、コモンモードフィードバック回路を構成している。
【００９０】
本実施の形態３の効果としては、実施の形態１と同様であるが、レプリカプリアンプＲＥＰ＿ＡＭＰ３より、回路規模の小さい抵抗素子を使用するため、実施の形態１と比較して回路規模の削減が可能である。
【００９１】
発明の実施の形態４
【００９２】
以下、本発明を適用した具体的な実施の形態４について、図面を参照しながら詳細に説明する。本実施の形態４も実施の形態１と同様、本発明を差動増幅回路の増幅回路に適用したものである。以下、本実施の形態４では、差動増幅回路を想定して記載する。
【００９３】
図１７に本実施の形態にかかる差動増幅回路４００の構成を示す。図１７に示すように、差動増幅回路４００は、プリアンプＰＲＥ＿ＡＭＰ１と、差動増幅器ＡＭＰ２２と、レプリカプリアンプＲＥＰ＿ＡＭＰ３と、誤差アンプＧＡＭＰ４と、負温度特性電圧源ＮＥＧ＿ＣＶ５と、電流源ＣＳ６とを有する。
【００９４】
なお、図１７に示された符号のうち、図１と同じ符号を付した構成は、図１と同じか又は類似の構成を示している。本実施の形態４が実施の形態１と異なるのは、コンパレータ部ＣＯＭＰ２２のかわりに差動増幅器ＡＭＰ２２を使用した点であり、ここではその相違点のみを説明し、その他同様の構成の説明は省略する。
【００９５】
図１８に差動増幅器ＡＭＰ２２の構成を示す。図１８に示すように、差動増幅器ＡＭＰ２２は、ＰＭＯＳトランジスタＭＰ６１、ＭＰ６２と、ＮＭＯＳトランジスタＭＮ６１〜ＭＮ６３と、可変容量Ｃ６１、Ｃ６２とを有する。
【００９６】
ＰＭＯＳトランジスタＭＰ６１は、ソースが電源端子ＶＤＤ、ドレインがノードＯＵＴ６１に接続される。また、ゲートにクロックＣＬＫが入力される。ＰＭＯＳトランジスタＭＰ６２は、ソースが電源端子ＶＤＤ、ドレインがノードＯＵＴ６２に接続される。また、ゲートにクロックＣＬＫが入力される。
【００９７】
ＮＭＯＳトランジスタＭＮ６１は、ドレインがノードＯＵＴ６１、ソースがノードＮ６１に接続される。また、ゲートにプリアンプＰＲＥ＿ＡＭＰ１からの出力電圧Ｖａ１が入力される。ＮＭＯＳトランジスタＭＮ６２は、ドレインがノードＯＵＴ６２、ソースがノードＮ６１に接続される。また、ゲートにプリアンプＰＲＥ＿ＡＭＰ１からの出力電圧Ｖａ２が入力される。
【００９８】
ＮＭＯＳトランジスタＭＮ６３は、ドレインがノードＮ６１、ソースが接地端子ＧＮＤに接続される。また、ゲートにクロックＣＬＫが入力される。
【００９９】
可変容量Ｃ６１は、ノードＯＵＴ６１に接続される。可変容量Ｃ６２は、ノードＯＵＴ６２に接続される。
【０１００】
可変容量Ｃ６１、Ｃ６２はデジタル入力信号の値に応じて、容量値を可変することができる。可変容量Ｃ６１、Ｃ６２の構成は、実施の形態１の図７で説明した回路構成と同様であるため、ここでの説明は省略する。なお、ノードＯＵＴ６１及びＯＵＴ６２に接続される可変容量をＣ６１、Ｃ６２以外に、実施の形態２と同様、更に複数接続してもよい。
【０１０１】
なお、ノードＯＵＴ６１、ＯＵＴ６２は、差動増幅器ＡＭＰ２２の出力ノードであり、ノードＯＵＴ６１、ＯＵＴ６２から、それぞれ差動増幅器ＡＭＰ２２の増幅出力信号ＶＯＵＴＮ、ＶＯＵＴＰが出力される。
【０１０２】
可変容量Ｃ６１、Ｃ６２の容量値を調整することで、ノードＯＵＴ６１、ＯＵＴ６２のそれぞれの電圧変化速度を調整することができ、可変容量Ｃ６１とＣ６２の容量値の差に応じて、差動増幅器ＡＭＰ２２のオフセット電圧が決定される。このオフセット電圧により、製造ばらつきによるオフセット電圧のキャンセルを行う。
【０１０３】
本実施の形態４は、実施の形態１と比較してコンパレータ部ＣＯＭＰ２２のかわりに差動増幅器ＡＭＰ２２を使用した構成となっている。このような構成であっても、実施の形態１と同様、環境温度が変動しても製造ばらつきによるオフセット電圧のキャンセルを保持でき、オフセットの再補正が不要となる効果を得ることができる。
【０１０４】
なお、本発明は上記実施の形態に限られたものでなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、上記実施の形態ではプリアンプＰＲＥ＿ＡＭＰ１の一方の入力をリファレンス電圧ＶＲＥＦとしているが、プリアンプＰＲＥ＿ＡＭＰ１に入力する２つの信号を差動信号にしてもよい。
【符号の説明】
【０１０５】
１００、２００、３００  コンパレータ回路
４００  差動増幅回路
ＰＲＥ＿ＡＭＰ１  プリアンプ
ＣＯＭＰ２  コンパレータ部
ＲＥＰ＿ＡＭＰ３  レプリカプリアンプ
ＧＡＭＰ４  誤差アンプ
ＮＥＧ＿ＣＶ５  負温度特性電圧源
ＣＳ６  電流源
ＭＰ１１、ＭＰ１２  ＰＭＯＳトランジスタ
ＭＮ１１〜ＭＮ１３  ＮＭＯＳトランジスタ
Ｒ２１、Ｒｎｅｇ２２  抵抗
ＣＳ３１  電流源
ＭＮ３１  ＮＭＯＳトランジスタ
ＭＰ４１〜ＭＰ４６  ＰＭＯＳトランジスタ
ＭＮ４１〜ＭＮ４５  ＮＭＯＳトランジスタ
Ｃ４１、Ｃ４２  可変容量
ＭＰ５０〜ＭＰ５ｎ  ＰＭＯＳトランジスタ
ＣＯＭＰ１２  コンパレータ部
ＭＰ１４１〜ＭＰ１４４  ＰＭＯＳトランジスタ
ＭＮ１４１〜ＭＮ１４４  ＮＭＯＳトランジスタ
Ｃ１４１〜Ｃ１４４  容量
Ｃ１４５〜Ｃ１４８  可変容量
ＤＶ７  分圧回路
Ｒ７、Ｒ８  抵抗
ＡＭＰ２２  差動増幅器
ＭＰ６１、ＭＰ６２  ＰＭＯＳトランジスタ
ＭＮ６１〜ＭＮ６３  ＮＭＯＳトランジスタ
Ｃ６１、Ｃ６２  可変容量
【図１】
2012104948.tif 000009
【図２】
2012104948.tif 000010
【図３】
2012104948.tif 000011
【図４】
2012104948.tif 000012
【図５】
2012104948.tif 000013
【図６】
2012104948.tif 000014
【図７】
2012104948.tif 000015
【図８】
2012104948.tif 000016
【図９】
2012104948.tif 000017
【図１０】
2012104948.tif 000018
【図１１】
2012104948.tif 000019
【図１２】
2012104948.tif 000020
【図１３】
2012104948.tif 000021
【図１４】
2012104948.tif 000022
【図１５】
2012104948.tif 000023
【図１６】
2012104948.tif 000024
【図１７】
2012104948.tif 000025
【図１８】
2012104948.tif 000026
【図１９】
2012104948.tif 000027
【図２０】
2012104948.tif 000028
【図２１】
2012104948.tif 000029
【図２２】
2012104948.tif 000030