(57)【要約】【課題】無負荷時においてハイサイドスイッチとローサイドスイッチとの接続点の電圧の立ち上がり速度を抑えてノイズの発生を抑えると共に、高負荷時でのセルフターンオンを抑制することができるスイッチング電源回路を提供する。【解決手段】ハイサイドスイッチとローサイドスイッチとを備えた同期整流型のスイッチング電源回路において、前記ローサイドスイッチの制御端子から電荷を引き抜く引き抜き部を備え、前記引き抜き部が引き抜きを開始してから所定時間経過後に、前記引き抜き部は引き抜き能力を２倍よりも高くする。【選択図】図１
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【特許請求の範囲】
【請求項１】
ハイサイドスイッチとローサイドスイッチとを備えた同期整流型のスイッチング電源回路において、
前記ローサイドスイッチの制御端子から電荷を引き抜く引き抜き部を備え、
前記引き抜き部が引き抜きを開始してから所定時間経過後に、前記引き抜き部は引き抜き能力を２倍よりも高くすることを特徴とするスイッチング電源回路。
【請求項２】
前記引き抜き部は、オンによって前記ローサイドスイッチの制御端子から電荷を引き抜く第１のスイッチ素子と第２のスイッチ素子を有し、前記第１のスイッチ素子がオンにされてから前記所定時間経過後に、前記第２のスイッチ素子が前記第１のスイッチ素子に比して高い引き抜き能力でオンとされることを特徴とする請求項１に記載のスイッチング電源回路。
【請求項３】
レベルシフト回路と、前記レベルシフト回路および前記第２のスイッチ素子に接続される端子と、を備え、
前記端子に入力される入力信号は、前記レベルシフト回路を介して前記ハイサイドスイッチを駆動すると共に、前記第２のスイッチ素子を駆動することを特徴とする請求項２に記載のスイッチング電源回路。
【請求項４】
前記第１のスイッチ素子に接続され前記第１のスイッチ素子を駆動する入力信号が入力される端子と、
前記入力信号を遅延させて遅延信号により前記第２のスイッチ素子を駆動させる遅延回路と、を備えることを特徴とする請求項２に記載のスイッチング電源回路。
【請求項５】
前記遅延回路は、前記第１のスイッチ素子がオンにされた後、前記ハイサイドスイッチと前記ローサイドスイッチとの接続点の電圧の立ち上がりを検出するか否かに応じて遅延時間を変更することを特徴とする請求項４に記載のスイッチング電源回路。
【請求項６】
前記第１のスイッチ素子と直列に接続される抵抗を備えることを特徴とする請求項２に記載のスイッチング電源回路。
【請求項７】
前記引き抜き部は、オンによって前記ローサイドスイッチの制御端子から電荷を引き抜くスイッチ素子を備え、
前記スイッチ素子がオンにされてから前記所定時間経過後に、前記スイッチ素子の引き抜き能力が高く変更されることを特徴とする請求項１に記載のスイッチング電源回路。
【請求項８】
前記スイッチ素子はｎＭＯＳトランジスタであって、前記スイッチ素子をオンにするゲート電圧を切替えて前記スイッチ素子の引き抜き能力を変更する切替回路を備えることを特徴とする請求項７に記載のスイッチング電源回路。
【請求項９】
前記スイッチ素子はｎＭＯＳトランジスタであって、前記スイッチ素子はオン時のゲート電圧が一定であって、
前記スイッチ素子をオンにするバックゲート電圧を切替えて前記スイッチ素子の引き抜き能力を変更する切替回路を備えることを特徴とする請求項７に記載のスイッチング電源回路。
【請求項１０】
請求項１〜請求項９のいずれかに記載のスイッチング電源回路を備えることを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、同期整流型スイッチング電源回路に関するものである。
【背景技術】
【０００２】
従来、同期整流型スイッチング電源回路は図１２に示されるような回路構成をしている。図１２に示す同期整流型スイッチング電源回路は、端子Ｔ０〜Ｔ４と、ｎＭＯＳトランジスタで構成されるローサイドスイッチＮＰ１およびハイサイドスイッチＮＰ２と、ドライバＤＲと、ｐＭＯＳトランジスタで構成されるスイッチＰ１と、ｎＭＯＳトランジスタで構成されるスイッチＮ１と、ブートストラップ用コンデンサＣ１と、直流電源Ｖｄと、平滑用コイルＬと、平滑用コンデンサＣ２と、を備える。
【０００３】
端子Ｔ１には一定の電圧Ｖ１が印加され、端子Ｔ０の電圧ＩＮＨＩＧＨと端子Ｔ２の電圧ＩＮＬＯＷをＰＷＭ制御回路などから発生させ、ハイサイドスイッチＮＰ２とローサイドスイッチＮＰ１が交互にオンオフするように制御し、ハイサイドスイッチＮＰ２のソースとローサイドスイッチＮＰ１のドレインとの接続点Ｎｄの電圧ＶＳＷとして、直流電源Ｖｄによる入力電圧ＶＩＮからグランドまでの振幅のパルスを発生させる。パルスは設定された出力電圧に対応したデューティ比に制御され、発生したパルスは平滑用コイルＬと平滑用コンデンサＣ２により平滑化され、端子Ｔ４から出力電圧Ｖ０が出力される。
【０００４】
ここで、従来の同期整流型スイッチング電源回路には、電圧ＶＳＷが立ち上がった時にローサイドスイッチＮＰ１のゲート電圧ＶＧが寄生容量により上昇し、閾値電圧を超えることによってハイサイドスイッチＮＰ２からローサイドスイッチＮＰ１に向けて大きな貫通電流が流れ（いわゆるセルフターンオン）、変換効率が低下するという問題が生じる場合があった。
【０００５】
上記問題の解決策として、例えば特許文献１によれば、図１２のローサイドスイッチＮＰ１のゲート−ソース間に補助スイッチを付加し、スイッチＮ１のオンによりローサイドスイッチＮＰ１をオフにした後、ハイサイドスイッチＮＰ２をオンにする際に補助スイッチもオンとし、電圧ＶＳＷ立ち上がり時のローサイドスイッチＮＰ１のゲートから電荷を引き抜く能力を向上させることでセルフターンオンを抑制することが考えられる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００６−２５５６７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
ここで、セルフターンオンを十分に抑制するためには、ローサイドスイッチＮＰ１のゲートから電荷を引き抜く能力を高くし、ローサイドスイッチＮＰ１のゲートとグランド間のインピーダンスを低くする必要があり、スイッチＮ１のローサイドスイッチＮＰ１のゲートから電荷を引き抜く能力を高くすることが考えられる。しかし、無負荷時も電流連続モードで動作するような同期整流型スイッチング電源回路では、無負荷時で平滑用コイルＬの電流ＩＬがマイナス方向（接続点Ｎｄから端子Ｔ４へ向かう方向をプラス方向と定義する）に流れている場合にスイッチＮ１をオンとすると電圧ＶＳＷが立ち上がり、スイッチＮ１のローサイドスイッチＮＰ１のゲートから電荷を引き抜く能力をあまり高くすると、電圧ＶＳＷの立ち上がり速度が速くなり過ぎて大きなノイズが発生し、回路誤動作が起こり易くなったり、スイッチング電源回路の出力に許容できないレベルのノイズが発生するおそれがある。
【０００８】
上記問題点を鑑み、本発明は、無負荷時においてハイサイドスイッチとローサイドスイッチとの接続点の電圧の立ち上がり速度を抑えてノイズの発生を抑えると共に、高負荷時でのセルフターンオンを抑制することができるスイッチング電源回路を提供することを目的とする。
【課題を解決するための手段】
【０００９】
上記目的を達成するために本発明は、ハイサイドスイッチとローサイドスイッチとを備えた同期整流型のスイッチング電源回路において、
前記ローサイドスイッチの制御端子から電荷を引き抜く引き抜き部を備え、
前記引き抜き部が引き抜きを開始してから所定時間経過後に、前記引き抜き部は引き抜き能力を２倍よりも高くする構成とする。
【００１０】
このような構成によれば、引き抜き部が引き抜きを開始するとローサイドスイッチがオフになり、無負荷時においてはハイサイドスイッチとローサイドスイッチの接続点の電圧が立ち上がるが、このときローサイドスイッチの引き抜き能力を低くしているので、上記接続点の電圧を緩やかに立ち上がらせることができ、ノイズの発生を抑制することができる。このため、ノイズに影響を受け易い電子機器に使用し易くなり、また、自身のノイズ誤動作に対する対策も簡易になり、コストを抑えることもできる。
【００１１】
また、負荷が有る場合、ハイサイドスイッチをオンとしても引き抜き部が高い引き抜き能力で引き抜くため、ハイサイドスイッチからローサイドスイッチへ向けて大きな貫通電流が流れること、即ちセルフターンオンを抑制することができる。
【００１２】
また、上記構成において、前記引き抜き部は、オンによって前記ローサイドスイッチの制御端子から電荷を引き抜く第１のスイッチ素子と第２のスイッチ素子を有し、前記第１のスイッチ素子がオンにされてから前記所定時間経過後に、前記第２のスイッチ素子が前記第１のスイッチ素子に比して高い引き抜き能力でオンとされる構成としてもよい。
【００１３】
また、上記構成において、レベルシフト回路と、前記レベルシフト回路および前記第２のスイッチ素子に接続される端子と、を備え、
前記端子に入力される入力信号は、前記レベルシフト回路を介して前記ハイサイドスイッチを駆動すると共に、前記第２のスイッチ素子を駆動する構成としてもよい。
【００１４】
このような構成によれば、一つの端子からの入力信号により第２のスイッチ素子とハイサイドスイッチをタイミングをずらしてオンとすることができ、回路構成を単純化できる。
【００１５】
また、上記構成において、前記第１のスイッチ素子に接続され前記第１のスイッチ素子を駆動する入力信号が入力される端子と、
前記入力信号を遅延させて遅延信号により前記第２のスイッチ素子を駆動させる遅延回路と、を備える構成としてもよい。
【００１６】
また、さらに本構成において、前記遅延回路は、前記第１のスイッチ素子がオンにされた後、前記ハイサイドスイッチと前記ローサイドスイッチとの接続点の電圧の立ち上がりを検出するか否かに応じて遅延時間を変更する構成としてもよい。
【００１７】
このような構成によれば、ハイサイドスイッチとローサイドスイッチとの接続点の電圧の立ち上がりを検出しない場合、即ち負荷が有る場合、遅延時間を短くすることで、即時に第２のスイッチ素子をオンとし、そのタイミングに対応させてハイサイドスイッチをオンとすれば、ハイサイドスイッチとローサイドスイッチの同時オフ期間を短くして、変換効率を向上させることができる。
【００１８】
また、上記構成において、前記第１のスイッチ素子と直列に接続される抵抗を備える構成としてもよい。これによれば、抵抗の抵抗値を調整することで、無負荷時におけるハイサイドスイッチとローサイドスイッチとの接続点の電圧の立ち上がり速度を調整することができる。
【００１９】
また、上記構成において、前記引き抜き部は、オンによって前記ローサイドスイッチの制御端子から電荷を引き抜くスイッチ素子を備え、
前記スイッチ素子がオンにされてから前記所定時間経過後に、前記スイッチ素子の引き抜き能力が高く変更される構成としてもよい。
【００２０】
このような構成によれば、従来のように補助スイッチを使用せずとも、一つのスイッチ素子で引き抜き部を構成できるので、回路構成を単純化できる。
【００２１】
また、上記構成において、前記スイッチ素子はｎＭＯＳトランジスタであって、前記スイッチ素子をオンにするゲート電圧を切替えて前記スイッチ素子の引き抜き能力を変更する切替回路を備える構成としてもよい。
【００２２】
また、上記構成において、前記スイッチ素子はｎＭＯＳトランジスタであって、前記スイッチ素子はオン時のゲート電圧が一定であって、
前記スイッチ素子をオンにするバックゲート電圧を切替えて前記スイッチ素子の引き抜き能力を変更する切替回路を備える構成としてもよい。
【００２３】
また、上記目的を達成するため本発明の電子機器は、上記いずれかの構成のスイッチング電源回路を備えるようにしている。
【発明の効果】
【００２４】
本発明によれば、無負荷時においてハイサイドスイッチとローサイドスイッチとの接続点の電圧の立ち上がり速度を抑えてノイズの発生を抑えると共に、高負荷時でのセルフターンオンを抑制することができる。
【図面の簡単な説明】
【００２５】
【図１】本発明の第１実施形態に係る同期整流型スイッチング電源回路の構成を示す図である。
【図２】無負荷時における本発明の第１実施形態に係る同期整流型スイッチング電源回路の各部電圧を示すタイミングチャートである。
【図３】負荷が有る場合における本発明の第１実施形態に係る同期整流型スイッチング電源回路の各部電圧を示すタイミングチャートである。
【図４】本発明の第２実施形態に係る同期整流型スイッチング電源回路の構成を示す図である。
【図５】本発明の第３実施形態に係る同期整流型スイッチング電源回路の構成を示す図である。
【図６】本発明の第４実施形態に係る同期整流型スイッチング電源回路の構成を示す図である。
【図７】本発明の第５実施形態に係る同期整流型スイッチング電源回路の構成を示す図である。
【図８】本発明の第６実施形態に係る同期整流型スイッチング電源回路の構成を示す図である。
【図９】本発明の第７実施形態に係る同期整流型スイッチング電源回路の構成を示す図である。
【図１０】無負荷時における本発明の第５実施形態に係る同期整流型スイッチング電源回路の各部電圧を示すタイミングチャートである。
【図１１】負荷が有る場合における本発明の第５実施形態に係る同期整流型スイッチング電源回路の各部電圧を示すタイミングチャートである。
【図１２】従来の同期整流型スイッチング電源回路の構成を示す図である。
【発明を実施するための形態】
【００２６】
以下に本発明の実施形態を図面を参照して説明する。
【００２７】
（第１実施形態）
本発明の第１実施形態に係る同期整流型スイッチング電源回路を図１に示す。なお、図１において、従来の図１２と同様の構成については同一の符号を付す。
【００２８】
図１に示す構成は、従来の図１２の構成において、ローサイドスイッチＮＰ１のゲート−ソース間にｎＭＯＳトランジスタで構成されるスイッチＮ２を追加し、スイッチＮ２のゲートに端子Ｔ５が接続される構成としており、スイッチＮ１、Ｐ１とは別個にスイッチＮ２を駆動可能となっている。
【００２９】
図２に、無負荷時における第１実施形態に係る同期整流型スイッチング電源回路の各部電圧のタイミングチャートを示す。まず、端子Ｔ２の電圧ＩＮ１、端子Ｔ５の電圧ＩＮ２並びに端子Ｔ０の電圧ＩＮＨＩＧＨをローレベルとし、スイッチＰ１がオン、スイッチＮ１、Ｎ２がオフとなっておりローサイドスイッチＮＰ１のゲート電圧ＶＧはＶ１でローサイドスイッチＮＰ１はオンとなっており、ハイサイドスイッチＮＰ２はオフとなっている。これにより、電圧ＶＳＷはグランドレベルとなっている。
【００３０】
そして、タイミングｔ１で電圧ＩＮ１をハイレベルとし、スイッチＰ１をオフ、スイッチＮ１をオンとする。このとき、ローサイドスイッチＮＰ１のゲートから電荷を引き抜く能力が高すぎると、電圧ＶＧが急速に下がり（図２のＶＧ１）、電圧ＶＳＷの立ち上がり速度が速くなり過ぎノイズが発生する（図２のＶＳＷ１）。そこで、本発明では、電圧ＶＳＷが緩やかに立ち上がる程度にスイッチＮ１のローサイドスイッチＮＰ１のゲートから電荷を引き抜く能力を低くしている。ローサイドスイッチＮＰ１のゲートから電荷を引き抜く能力を下げるには、電圧ＩＮ１のハイレベルを低くすればよい。これにより、電圧ＶＧは緩やかにグランドレベルまで低下し（図２のＶＧ２）、電圧ＶＳＷは緩やかに立ち上がり（図２のＶＳＷ２）、ノイズレベルを低くすることができる。
【００３１】
そして、電圧ＶＧがグランドレベルに達する程度のタイミングｔ２で、電圧ＩＮ２をハイレベルとする。このとき、スイッチＮ１よりもスイッチＮ２のローサイドスイッチＮＰ１のゲートから電荷を引き抜く能力を高くして、セルフターンオンの発生を十分に抑制している。これには、スイッチＮ１とＮ２が同じ素子であれば、電圧ＩＮ１のハイレベルよりも電圧ＩＮ２のハイレベルを高くすればよい。
【００３２】
そして、タイミングｔ２の直後、タイミングｔ３で電圧ＩＮＨＩＧＨをハイレベルとし、ハイサイドスイッチＮＰ２をオンとし、電圧ＶＳＷがＶＩＮとなる。
【００３３】
また、図３に、負荷が有る状態で平滑用コイルＬの電流ＩＬが常にプラス方向の状態での各部電圧のタイミングチャートを示す。この場合、タイミングｔ１で電圧ＩＮ１をハイレベルにすると、電圧ＶＧは急速に低下し、電圧ＶＳＷはマイナスとなる。そして、タイミングｔ２で電圧ＩＮ２をハイレベルとしてスイッチＮ２をオンとし、直後のタイミングｔ３で電圧ＩＮＨＩＧＨをハイレベルとしてハイサイドスイッチＮＰ２がオンとなり、電圧ＶＳＷがＶＩＮまで立ち上がる。タイミングｔ２で、高いローサイドスイッチＮＰ１のゲートから電荷を引き抜く能力でスイッチＮ２をオンとすることで、セルフターンオンの発生を十分に抑制することができる。
【００３４】
（第２実施形態）
本発明の第２実施形態に係る同期整流型スイッチング電源回路を図４に示す。図４で示す構成は、上述した図１で示す構成（第１実施形態）において、ドライバＤＲの前段にレベルシフト回路ＬＳを設け、レベルシフト回路ＬＳおよびスイッチＮ２のゲートに端子Ｔ０を接続した構成となる。
【００３５】
端子Ｔ０の電圧ＩＮＨＩＧＨは、第１実施形態における電圧ＩＮ２と同様とすればよく、レベルシフト回路ＬＳでの信号遅延により図２、図３でのタイミングｔ２とｔ３のタイミング差を実現できる。これにより、ドライバＤＲとスイッチＮ２への電圧印加が一つの端子Ｔ０で済み、回路構成を単純化できる。
【００３６】
（第３実施形態）
本発明の第３実施形態に係る同期整流型スイッチング電源回路を図５に示す。図５で示す構成は、上述した図１で示す構成（第１実施形態）において、ｐＭＯＳトランジスタで構成されるスイッチＰ２と、ｎＭＯＳトランジスタで構成されるスイッチＮ３と、コンデンサＣ３と、インバータ５０と、ＮＯＲ回路５１を追加している。
【００３７】
スイッチＰ２のソースが端子Ｔ１に、ゲートが端子Ｔ２に接続される。スイッチＮ３のゲートが端子Ｔ２に、ソースがグランドに接続される。そして、スイッチＰ２のドレインとスイッチＮ３のドレインとが接続され、その接続点にコンデンサＣ３の一端が接続され、コンデンサＣ３の他端がグランドに接続される。また、端子Ｔ２はインバータ５０の入力に接続される。インバータ５０の出力はＮＯＲ回路５１の片方の入力に接続され、スイッチＰ２のドレインとスイッチＮ３のドレインとの接続点がＮＯＲ回路５１の他方の入力に接続される。そして、ＮＯＲ回路５１の出力がスイッチＮ２のゲートに接続される。
【００３８】
端子Ｔ２の電圧ＩＮ１は、第１実施形態における電圧ＩＮ１と同様とすればよく、電圧ＩＮ１がローレベルの間はインバータ５０の出力がハイレベルとなり、ＮＯＲ回路５１の出力である電圧ＩＮ２がローレベルとなる。このとき、スイッチＰ２のオンにより、コンデンサＣ３が充電される。そして、電圧ＩＮ１がタイミングｔ１でハイレベルとなると、インバータ５０の出力はローレベルとなるが、コンデンサＣ３が充電されているのでＮＯＲ回路５１の一方の入力はハイレベルとなり、電圧ＩＮ２はローレベルのままであるが、スイッチＮ３のオンによりコンデンサＣ３から放電され、タイミングｔ２でＮＯＲ回路５１の一方の入力がローレベルとなり、電圧ＩＮ２がハイレベルとなる。タイミングｔ１からタイミングｔ２までの遅延時間は、コンデンサＣ３の容量を調整することで自由に調整できる。
【００３９】
（第４実施形態）
本発明の第４実施形態に係る同期整流型スイッチング電源回路を図６に示す。図６で示す構成は、上述した図１で示す構成（第１実施形態）において、スイッチＮ１のドレインに一端が、ローサイドスイッチＮＰ１のゲートに他端が接続される抵抗Ｒ１を設けている。この抵抗Ｒ１の抵抗値を調整することにより、無負荷時におけるスイッチＮ１をオンとした際の電圧ＶＳＷの立ち上がり速度を調整することができる。
【００４０】
（第５実施形態）
本発明の第５実施形態に係る同期整流型スイッチング電源回路を図７に示す。図７で示す構成は、上述した図１で示す構成（第１実施形態）において、インバータ７０と、バッファ７１と、インバータ７２と、ＮＡＮＤ回路７３と、ＡＮＤ回路７４と、ＲＳフリップフロップ７５と、コンデンサＣ４と、コンデンサＣ５を追加している。
【００４１】
スイッチＰ１のゲートとスイッチＮ１のゲートに接続される端子Ｔ２には、インバータ７０の入力と、バッファ７１の入力が接続される。バッファ７１の出力にはコンデンサＣ４の一端が接続され、コンデンサＣ４の他端はグランドに接続される。また、バッファ７１の出力にはインバータ７２の入力が接続され、インバータ７２の出力にはコンデンサＣ５の一端が接続され、コンデンサＣ５の他端はグランドに接続される。そして、接続点ＮｄがＮＡＮＤ回路７３の一方の入力に接続され、他方の入力にはインバータ７２の出力が接続される。ＮＡＮＤ回路７３の出力はＡＮＤ回路７４の一方の入力に接続され、他方の入力にはバッファ７１の出力が接続される。そして、ＲＳフリップフロップ７５のセット端子にはインバータ７０の出力が接続され、リセット端子にはＡＮＤ回路７４の出力が接続され、Ｑバー出力端子がスイッチＮ２のゲートに接続される。
【００４２】
ここで、図１０に、無負荷時における第５実施形態に係る同期整流型スイッチング電源回路の各部電圧のタイミングチャートを示す。まず、タイミングｔ１で、端子Ｔ２の電圧ＩＮ１がハイレベルになると、低いローサイドスイッチＮＰ１のゲートから電荷を引き抜く能力でスイッチＮ１がオンとされ、電圧ＶＧが緩やかにグランドレベルまで低下すると共に、バッファ７１の出力電圧Ｄ１はタイミングｔ１より遅れたタイミングｔ４でハイレベルになる。無負荷時で平滑用コイルＬの電流ＩＬがマイナス方向に流れている場合、タイミングｔ４で電圧ＶＳＷが立ち上がっておりハイレベルになっているので、ＮＡＮＤ回路７５の出力はローレベルとなり、ＡＮＤ回路７４の出力もローレベルとなる。そして、インバータ７２の出力電圧Ｄ２に設定されている遅延時間分遅れてＮＡＮＤ回路７３の出力がハイレベルとなり、ＡＮＤ回路７４の出力のハイレベルとなり、ＲＳフリップフロップ７５がリセットされるのでＱバー出力端子の電圧ＩＮ２がハイレベルとなる。すると、スイッチＮ２が高いローサイドスイッチＮＰ１のゲートから電荷を引き抜く能力でオンとされる。その直後、タイミングｔ３で電圧ＩＮＨＩＧＨがハイレベルとなり、ハイサイドスイッチＮＰ２がオンとされる。
【００４３】
また、図１１に、負荷が有る状態で平滑用コイルＬの電流ＩＬが常にプラス方向の状態での各部電圧のタイミングチャートを示す。まず、タイミングｔ１で、端子Ｔ２の電圧ＩＮ１がハイレベルになると、低いローサイドスイッチＮＰ１のゲートから電荷を引き抜く能力でスイッチＮ１がオンとされ、電圧ＶＧは急速にグランドレベルまで低下すると共に、バッファ７１の出力電圧Ｄ１はタイミングｔ１より遅れたタイミングｔ４でハイレベルになる。電流ＩＬがプラス方向に流れている場合はハイサイドスイッチＮＰ２をオンにしない限り電圧ＶＳＷが立ち上がらないため、ＮＡＮＤ回路７３の出力はハイレベルとなり、ＡＮＤ回路７４の出力はハイレベルとなり、ＲＳフリップフロップ７５がリセットされるので即時に電圧ＩＮ２がハイレベルとなる（図１１のタイミングｔ２）。すると、スイッチＮ２が高いローサイドスイッチＮＰ１のゲートから電荷を引き抜く能力でオンとされる。その直後、タイミングｔ３で電圧ＩＮＨＩＧＨがハイレベルとなり、ハイサイドスイッチＮＰ２がオンとされる。
【００４４】
このように本実施形態では、無負荷時と負荷が有る場合とでタイミングｔ２のタイミングｔ１からの遅延時間を変化させることができる。そして、タイミングｔ２の直後のタイミングｔ３でハイサイドスイッチＮＰ２をオンとするので、負荷が有り電流ＩＬがプラス方向の場合にハイサイドスイッチＮＰ２とローサイドスイッチＮＰ１の同時オフ期間（タイミングｔ１〜ｔ３の期間）を短くすることができ、変換効率を向上させることができる。
【００４５】
（第６実施形態）
本発明の第６実施形態に係る同期整流型スイッチング電源回路を図８に示す。図８で示す構成は、上述した図１で示す構成（第１実施形態）において、スイッチＮ２は設けず、ｐＭＯＳトランジスタで構成されるスイッチＰ２およびＰ３と、ｎＭＯＳトランジスタで構成されるスイッチＮ４およびＮ５と、インバータ８０、８１を追加している。
【００４６】
スイッチＰ１のゲートに接続される端子Ｔ２にはインバータ８０の入力が接続される。スイッチＰ２のゲートにインバータ８０の出力が、ソースに端子Ｔ１が、ドレインにスイッチＮ４のドレインが接続される。スイッチＮ４のゲートとドレインはショートされ、ソースはスイッチＮ５のドレインに接続される。スイッチＮ５のゲートにインバータ８０の出力が、ソースがグランドに接続される。また、端子Ｔ５にはインバータ８１の入力が接続される。スイッチＰ３のゲートにインバータ８１の出力が、ソースに端子Ｔ１が接続される。そして、スイッチＮ１のゲートにスイッチＰ３のドレインとスイッチＮ５のドレインが接続される。
【００４７】
本実施形態に係る同期整流型スイッチング電源回路のタイミングチャートは、上述した図２、図３と同様となる。まず、タイミングｔ１で電圧ＩＮ１がハイレベルとなると、スイッチＰ２、Ｎ４がオン、スイッチＮ５がオフとなり、スイッチＰ１はオフ、スイッチＮ１はオンとなる。このとき、スイッチＮ１のゲートには端子Ｔ１の電圧Ｖ１がそのまま印加されず、スイッチＮ４のオン抵抗分だけＶ１より低下した電圧が印加されるので、ローサイドスイッチＮＰ１のゲートから電荷を引き抜く能力を低くして、無負荷時の電圧ＶＳＷの急速な立ち上がりを抑制できる。そして、タイミングｔ２で電圧ＩＮ２がハイレベルとなると、スイッチＰ３がオンとなり、スイッチＮ１のゲートに電圧Ｖ１が印加されるので、ローサイドスイッチＮＰ１のゲートから電荷を引き抜く能力を高くすることができ、セルフターンオンを十分に抑制することができる。スイッチＮ１のゲートに電圧Ｖ１を印加する場合の引き抜き能力は、スイッチＮ４のオン抵抗分だけＶ１より低下した電圧を印加する場合の引き抜き能力の２倍よりも高くする。
【００４８】
（第７実施形態）
本発明の第７実施形態に係る同期整流型スイッチング電源回路を図９に示す。図９で示す構成は、上述した図１で示す構成（第１実施形態）において、スイッチＮ２は設けず、ＮＡＮＤ回路９０と、セレクタ９１を追加している。ＮＡＮＤ回路９０の一方の入力には端子Ｔ２が、他方の入力には端子Ｔ５が接続される。そして、セレクタ９１の入力にＮＡＮＤ回路９０の出力が接続され、出力にスイッチＮ１のバックゲートが接続される。
【００４９】
本実施形態に係る同期整流型スイッチング電源回路のタイミングチャートは、上述した図２、図３と同様となる。まず、タイミングｔ１で電圧ＩＮ１がハイレベル（＝Ｖ１）となると、スイッチＮ１のゲートに電圧Ｖ１が印加されるが、このときスイッチＮ１のバックゲートにはセレクタ９１の出力として電圧Ｖ２（＜Ｖ１）が印加されるので、スイッチＮ１によるローサイドスイッチＮＰ１のゲートから電荷を引き抜く能力を低くして、無負荷時の電圧ＶＳＷの急速な立ち上がりを抑制できる。そして、タイミングｔ２で電圧ＩＮ２がハイレベルとなると、スイッチＮ１のバックゲートがグランドとなるため、スイッチＮ１によるローサイドスイッチＮＰ１のゲートから電荷を引き抜く能力を高くして、セルフターンオンを十分に抑制することができる。スイッチＮ１のバックゲートをグランドとする場合の引き抜き能力は、バックゲートに電圧Ｖ２を印加する場合の引き抜き能力の２倍よりも高くする。
【００５０】
本発明に係る高効率なスイッチング電源回路は電子機器全般に搭載可能であるが、特に、ＬＥＤドライバ、光ストレージ装置、液晶テレビなどの電子機器に用いると好適である。
【符号の説明】
【００５１】
ＮＰ１  ローサイドスイッチ
ＮＰ２  ハイサイドスイッチ
ＤＲ  ドライバ
Ｃ１  ブートストラップ用コンデンサ
Ｃ２  平滑用コンデンサ
Ｃ３、Ｃ４、Ｃ５  コンデンサ
Ｌ  平滑用コイル
Ｖｄ  直流電源
Ｎｄ  接続点
Ｎ１〜Ｎ５  スイッチ（ｎＭＯＳトランジスタ）
Ｐ１、Ｐ２、Ｐ３  スイッチ（ｐＭＯＳトランジスタ）
ＬＳ  レベルシフト回路
Ｒ１  抵抗
５０、７０、７２、８０、８１  インバータ
５１  ＮＯＲ回路
７４  ＡＮＤ回路
７１  バッファ
７３、９０  ＮＡＮＤ回路
７５  ＲＳフリップフロップ
９１  セレクタ
Ｔ０〜Ｔ５  端子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
2012044836.tif 000008
【図７】
2012044836.tif 000009
【図８】
2012044836.tif 000010
【図９】
2012044836.tif 000011
【図１０】
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【図１１】
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【図１２】
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