(57)【要約】【課題】画素がデルタ配列している表示装置において、映像信号線が走査線と同じ方向に延在する部分が存在することによる配線間容量の増加に伴う表示むらを解消する。【解決手段】第１の行において画素が所定のピッチｐで横方向に配列しており、第２の行において画素が所定のピッチｐで横方向に配列しており、第１の行の画素の中心と第２の行の画素の中心が所定の距離ｄだけずれている。ｄはｐ／２よりも小さい。映像信号線が走査線と重畳する部分はｄなので、従来のデルタ配置の場合よりも映像信号線と走査線との線間容量を小さくすることが出来る。これによって線間容量に起因する表示むらを軽減することが出来る。【選択図】図1
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【特許請求の範囲】
【請求項１】
輝度階調表示領域と周辺部からなる画素が第１の行において第１の方向に所定のピッチで配列し、前記画素が第２の行において前記第１の方向に前記所定のピッチで配列し、前記第１の行における前記画素と前記第２の行における前記画素の中心とが特定の距離、前記第１の方向にずれており、第３の行は、前記第１の行と同じ構成であり、第４の行は前記第２の行と同じ構成である表示装置であって、
前記所定の距離は前記所定のピッチの半分よりも小さく、
走査線が前記第１の行と前記第２の行の間、および、前記第２の行と前記第３の行の間を前記第１の方向に延在し、
映像信号線が前記第１の行の第１の画素と第２の画素の間を前記第１の方向と直角方向である第２の方向に延在し、前記第１の行と前記第２の行の間で前記第１の方向に前記所定の距離延在し、
前記第２の行において、第３の画素と第４の画素の間を前記第２の方向に延在し、
前記第２の行と第３の行との間において、前記第１の方向と逆方向に前記所定の距離延在し、前記第３の行において、第５の画素と第６の画素の間を前記第２の方向に延在することを特徴とする表示装置。
【請求項２】
前記ピッチをｐとし、前記所定の距離をｄとしたとき、ｄ／ｐ＝１／３であることを特徴とする請求項１に記載の表示装置。
【請求項３】
走査線が第１の方向に延在して第２の方向に配列し、映像信号線が第２の方向に延在して第１の方向に配列し、前記映像信号線は、第１の行と第２の行の間において所定の距離前記走査線と同じ方向に延在し、
前記走査線と前記映像信号線とで囲まれた領域に、輝度階調表示領域とその周辺部を有する画素が形成されており、前記輝度階調表示領域には画素電極が形成されている表示装置であって、
前記輝度階調表示領域にはスイッチング素子としての薄膜トランジスタが形成され、
前記映像信号線が前記走査線と同じ方向に延在する箇所においては、前記映像信号線は前記走査線とは積層せず、
前記走査線と同じ方向に延在する前記映像信号線から前記薄膜トランジスタのドレイン電極が分岐していることを特徴とする表示装置。
【請求項４】
前記薄膜トランジスタは前記画素電極の側にソース電極を有し、前記ソース電極の前記第１の方向の端部は、前記ドレイン電極の前記第１の方向の端部と面一であることを特徴とする請求項３に記載の表示装置。
【請求項５】
前記薄膜トランジスタは前記画素電極の側にソース電極を有し、前記ドレイン電極の前記ソース電極と対向する端部は、前記走査線の端部と面一であることを特徴とする請求項３に記載の表示装置。
【請求項６】
走査線が第１の方向に延在して第２の方向に配列し、映像信号線が第２の方向に延在して第１の方向に配列し、前記映像信号線は、第１の行と第２の行の間において所定の距離前記走査線と同じ方向に延在し、
前記走査線と前記映像信号線とで囲まれた領域に、輝度階調表示領域とその周辺部を有する画素が形成されており、前記輝度階調表示領域には画素電極が形成されている表示装置であって、
前記輝度階調表示領域にはスイッチング素子としての薄膜トランジスタが形成され、
前記映像信号線が前記走査線と同じ方向に延在する箇所においては、前記映像信号線は前記走査線と一部積層しており、
前記走査線と同じ方向に延在する前記映像信号線から前記薄膜トランジスタのドレイン電極が分岐しており、
前記薄膜トランジスタは前記画素電極の側にソース電極を有し、前記ドレイン電極の前記ソース電極と対向する端部は、前記走査線の端部と面一であることを特徴とする表示装置。
【請求項７】
走査線が第１の方向に延在して第２の方向に配列し、映像信号線が第２の方向に延在して第１の方向に配列し、前記映像信号線は、第１の行と第２の行の間において所定の距離前記走査線と同じ方向に延在し、
前記走査線と前記映像信号線とで囲まれた領域に、輝度階調表示領域とその周辺部を有する画素が形成されており、前記輝度階調表示領域には画素電極が形成されている表示装置であって、
前記輝度階調表示領域にはスイッチング素子としての薄膜トランジスタが形成され、
前記映像信号線が前記走査線と同じ方向に延在する箇所においては、前記映像信号線は前記走査線と積層しており、
前記走査線と同じ方向に延在する前記映像信号線は前記薄膜トランジスタのドレイン電極であることを特徴とする表示装置。
【請求項８】
前記走査線と同じ方向に延在する前記映像信号線が前記薄膜トランジスタのドレイン電極となっている部分において、映像信号線は前記第２の方向に屈曲することを特徴とする請求項７に記載の表示装置。
【請求項９】
前記表示装置は液晶表示装置であることを特徴とする請求項１〜８のいずれか１項に記載の表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は画素をデルタ配置した表示装置に係り、特に表示むらの少ない表示画面と高輝度を両立することを特徴とする表示装置に関するものである。
【背景技術】
【０００２】
画素スイッチング素子にて階調表示を得る画素を２次元面内に縦横に配列したアクティブマトリックスの液晶表示装置及び有機EL表示装置においては、画素の周辺部に配置された走査線と映像信号線の配線間容量結合に起因する走査信号及び映像信号遅延に起因する表示むらが発生した。
【０００３】
画素の配置によっては、映像信号線あるいは、走査線が直線状になるとは限らない。例えば画素がデルタ配列である表示装置においては、走査線と映像信号線が部分的に平行配置する構造となる。このような構造の場合、走査線と映像信号線の配線間容量結合に起因する走査信号及び映像信号遅延に起因する表示むらが悪化する傾向があった。
【０００４】
表示むらに関連する技術として、「特許文献１」には、縦ライン反転駆動における筋むらの発生を防止する技術が記載されている。
【０００５】
「特許文献２」には、液晶表示装置において、第１の薄膜トランジスタ（ＴＦＴ）が配置された領域の走査線と第２の薄膜トランジスタ（ＴＦＴ）が配置された領域の走査線の幅が異なる場合、ＴＦＴのソース電極と走査線とが重なる面積を同等とすることによって表示むらを対策する構成が記載されている。
【０００６】
「特許文献３」にはデルタ配置の画素構造において、映像信号線の両側に画素を配置する場合の問題点について記載されている。すなわち、所定の色の画素に対して、奇数行と偶数行とで、隣に配置される画素が異なるために、奇数行と偶数行との間で輝度むらが生ずるが、これを、映像信号電圧を補正することによって対策する構成が記載されている。
【０００７】
「特許文献４」には、１本の映像信号線を左右に配置させた画素で共通に使用する構成において、画素間の寄生容量がひとつおきに異なることによる表示むらを対策する構成が記載されている。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００９−２２９８５７号公報
【特許文献２】特開２００８−１７５９８２号公報
【特許文献３】特開２００９−１１６２０３号公報
【特許文献４】特開２００９−８０４９３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
本明細書では、輝度階調表示領域とは、画素において、光源からの入射光を透過する、或いは自発光することによって、画像の形成に寄与する領域をいい、輝度階調表示領域周辺部とは、画素における、輝度諧調表示領域の周辺で、光源からの入射光を透過しない、或いは自発光しない部分をいう。
【００１０】
輝度階調表示領域周辺部には例えば、映像信号線、走査線等が配置される。輝度階調表示領域と周辺部からなる画素が第１の行において第１の方向に所定のピッチで配列し、前記画素が第２の行において前記第１の方向に前記所定のピッチで配列し、前記第１の行における前記画素と前記第２の行における前記画素の中心とが特定の距離、前記第１の方向にずれており、前記第１の行と前記第２の行が前記第１の方向と直角方向である第２の方向に交互に配列するデルタ配置になる場合、映像信号線は、輝度諧調表示領域を避けて、輝度諧調表示領域周辺部を延在しているので、映像信号線が走査線と平行配置して延在する部分が生じる。走査線と映像信号線とが平行配置すると、走査線と映像信号線との容量が増加し、輝度むらの原因となる。
【００１１】
本発明の第一の課題は、画素をデルタ配置とした場合に走査線と映像信号線との容量の増加を防止し、これに起因する輝度むらを防止することである。本発明の第二の課題は、前述の画素をデルタ配列とした場合の構成において、輝度を向上させることである。
【００１２】
なお、特許文献１〜４には、上記のような課題は記載されておらず、当然上記のような課題を解決する構成の記載も無い。
【課題を解決するための手段】
【００１３】
本発明は以上に述べたような課題を解決するものであり、主な手段は次のとおりである。
【００１４】
（１）輝度階調表示領域と周辺部からなる画素が第１の行において第１の方向に所定のピッチで配列し、前記画素が第２の行において前記第１の方向に前記所定のピッチで配列し、前記第１の行における前記画素と前記第２の行における前記画素の中心とが特定の距離、前記第１の方向にずれており、第３の行は、前記第１の行と同じ構成であり、第４の行は前記第２の行と同じ構成である表示装置であって、前記所定の距離は前記所定のピッチの半分よりも小さく、走査線が前記第１の行と前記第２の行の間、および、前記第２の行と前記第３の行の間を前記第１の方向に延在し、映像信号線が前記第１の行の第１の画素と第２の画素の間を前記第１の方向と直角方向である第２の方向に延在し、前記第１の行と前記第２の行の間で前記第１の方向に前記所定の距離延在し、前記第２の行において、第３の画素と第４の画素の間を前記第２の方向に延在し、前記第２の行と第３の行との間において、前記第１の方向と逆方向に前記所定の距離延在し、前記第３の行において、第５の画素と第６の画素の間を前記第２の方向に延在することを特徴とする表示装置。
【００１５】
（３）走査線が第１の方向に延在して第２の方向に配列し、映像信号線が第２の方向に延在して第１の方向に配列し、前記映像信号線は、第１の行と第２の行の間において所定の距離前記走査線と同じ方向に延在し、前記走査線と前記映像信号線とで囲まれた領域に、輝度階調表示領域とその周辺部を有する画素が形成されており、前記輝度階調表示領域には画素電極が形成されている表示装置であって、前記輝度階調表示領域にはスイッチング素子としての薄膜トランジスタが形成され、前記映像信号線が前記走査線と同じ方向に延在する箇所においては、前記映像信号線は前記走査線とは積層せず、前記走査線と同じ方向に延在する前記映像信号線から前記薄膜トランジスタのドレイン電極が分岐していることを特徴とする表示装置。
【００１６】
（７）走査線が第１の方向に延在して第２の方向に配列し、映像信号線が第２の方向に延在して第１の方向に配列し、前記映像信号線は、第１の行と第２の行の間において所定の距離前記走査線と同じ方向に延在し、前記走査線と前記映像信号線とで囲まれた領域に、輝度階調表示領域とその周辺部を有する画素が形成されており、前記輝度階調表示領域には画素電極が形成されている表示装置であって、前記輝度階調表示領域にはスイッチング素子としての薄膜トランジスタが形成され、前記映像信号線が前記走査線と同じ方向に延在する箇所においては、前記映像信号線は前記走査線と積層しており、前記走査線と同じ方向に延在する前記映像信号線は前記薄膜トランジスタのドレイン電極であることを特徴とする表示装置。
【発明の効果】
【００１７】
画素をデルタ配列とした場合に、映像信号線と走査線が同一方向に延在する部分を短縮することが出来るので、配線間容量を小さくすることが出来、配線間容量に起因する表示むらを抑制することが出来る。
【００１８】
画素をデルタ配列とした場合に、映像信号線が走査線と同じ方向に延在する箇所においては、前記映像信号線は前記走査線とは積層せず、走査線と同じ方向に延在する前記映像信号線から薄膜トランジスタのドレイン電極が分岐しているので、配線間容量の増大を抑え、かつ、輝度階調表示領域の割合を向上させることが出来る。
【００１９】
画素をデルタ配列とした場合に、映像信号線が走査線と平行配置する部分の映像信号線がドレイン電極であることによって、画素面積に対する輝度階調表示領域の割合である開口率を向上させることが出来、輝度を向上させることが出来る。
【図面の簡単な説明】
【００２０】
【図１】実施例１の画素配置を示す平面図である。
【図２】実施例２による画素の平面図である。
【図３】図２の画素スイッチング素子付近の拡大平面図である。
【図４】図２のＡ−Ａ‘断面図である。
【図５】実施例３による画素の平面図である。
【図６】図５の画素スイッチング素子付近の拡大平面図である。
【図７】図５のＢ−Ｂ‘断面図である。
【図８】実施例４のＴＦＴ付近の拡大平面図である。
【図９】実施例５のＴＦＴ付近の拡大平面図である。
【発明を実施するための形態】
【００２１】
以下の実施例によって本発明を詳細に説明する。
【実施例１】
【００２２】
図１は画素配置を示す平面図である。表示装置を構成する表示画面の１部分を拡大すると、図１に示すように、輝度階調表示領域１と輝度階調表示領域周辺部２からなる画素が所定のピッチで第１の方向に配列し、前記第１の行に隣接する第２の行にもまた前記所定のピッチで画素が行方向に配列している。更に、前記第１の行における画素の中心と前記第２の画素の中心は第１の方向にずれている。
【００２３】
前記第１の行の階調表示領域と前記第２の行の階調表示領域の間に行方向に沿って、走査線３が延在配置する。前記第１の行および前記第２の行のそれぞれ隣接する階調表示領域１の間に列方向に沿って、映像信号線４が延在配置する。更に前記第１の行の映像信号線４と前記第２の行の映像信号線４を接続するために、前記第１の行の階調表示領域と前記第２の行の階調表示領域の間に行方向に沿って、走査線３と平行配置して、映像信号線４を配置されている。このように、走査線３と映像信号線４を階調表示領域周辺部２に配置することよって、走査線３と映像信号線４が階調表示領域１を遮らないように配置する。階調表示領域１が、入力信号に対応した輝度階調を表示することによって、表示画面全体として入力信号に対応した画面表示を得る。
【００２４】
従来のデルタ配置では、画素ピッチをｐとした場合、第１の行における画素の中心と第２の行における画素の中心の、走査線方向のずれは、ｐ／２であった。すなわち、図１におけるｄとｇは等しかった。これに対して、本発明では、第１の行の画素に対する第２の画素の行のずれ量ｄをｐ／２よりも小さくしている。すなわち、図１において、ｄ＜ｐ／２である。なお、図１において、ｄ＋ｇ＝ｐである。
【００２５】
このような配置とすることによって、映像信号線と走査線が重畳する面積を小さくすることが出来、したがって、映像信号線と走査線との容量を小さくすることが出来る。ここで重要なのは、第１の行における画素と第２の行における画素のずれ量を映像信号線と走査線とが重なる量が小さくなるような方向にずらすことである。すなわち、図１において、ｇでなくｄをｐ／２より小さくなるようにずらすことである。なお、図１においては、ｄ：ｇ＝１：２となっている。言い換えると、ｄ／ｐ＝１／３である。このような割合とすることによって、デルタ配置によって解像度が向上する利点と線間容量が増加することの不利点のバランスをとることが出来る。また、設計も容易になる。
【００２６】
以上のような画素配置とすることによって、映像信号線と走査線との間における容量の増大を防止することが出来るので、これに起因する表示むらを防止することが出来る。
【００２７】
図１は液晶表示装置の画素配置と映像信号線の関係である場合もあるし、有機ＥＬ表示装置の画素配置と映像信号線の関係である場合もある。以後は、液晶表示装置を例にとって説明するが、画素配置、配線構造等は、有機ＥＬ表示装置についても適用することが出来る。以降においてもまた、画素が輝度階調表示領域１と輝度階調表示領域周辺部２から構成されるとして説明している。
【実施例２】
【００２８】
図２は本実施例における画素の平面図を示す。画素の輝度階調表示領域周辺部２に、映像信号線４から分岐したドレイン電極６と、前記ドレイン電極６に対向した位置に配置したソース電極７と、前記ドレイン電極６と前記ソース電極７と積層する位置に配置した半導体層５と、前記半導体層５と積層する位置に配置したゲート電極１１により、画素スイッチング素子が形成される。なお、画素スイッチング素子は薄膜トランジスタ（ＴＦＴ）である。画素スイッチング素子を介してソース電極７に書き込まれた輝度階調電圧は、接続孔８を介して画素電極９に印加されて、輝度階調電圧に対応した輝度階調を表示する。
【００２９】
図３は、図２における画素スイッチング素子付近を拡大した平面図である。図３では、画素電極は省略している。図３において、走査線３から分岐したゲート電極１１の上に半導体層５が形成されている。半導体層５の上で、ソース電極７と、映像信号線４から分岐したドレイン電極６が半導体層５の上で対向している。ソース電極７には図示しない画素電極と接続するための接続孔８が形成されている。図３において、横方向に延在する映像信号線４と走査線３は重なっておらず、映像信号線４から分岐したドレイン電極６のみが走査線３と重なっている。したがって、映像信号線４と走査線３との線間容量の増大を抑えることが出来る。
【００３０】
図３の他の特徴はソース電極７の側端７１と映像信号線４から分岐したドレイン電極６の側端６１がほぼ面一になっていることである。これによって、必要なチャンネル幅を確保するとともに、画素の面積に対する輝度階調表示領域１の比率を大きくして、高輝度の表示装置を提供することが出来る。
【００３１】
図４は図２のＡ-Ａ‘断面図である。下透明絶縁基板１０上面に走査線３を配置する。走査線から分岐した位置にゲート電極１１を形成する。なお前記の走査線３およびゲート電極１１は、成分あるいは構造あるいは比抵抗の異なる２以上の層の積層によって形成される場合もあり得るし、１成分かつ1構造かつ単一比抵抗の１層によって形成される場合もある。
【００３２】
前記の走査線３およびゲート電極１１の上面に下絶縁層１２を配置する。前記の下絶縁層１２は、成分あるいは構造あるいは比誘電率の異なる２以上の層の積層によって形成される場合もあり得るし、１成分かつ1構造かつ単一比誘電率の１層によって形成される場合もある。
【００３３】
下絶縁層１２の上面のゲート電極に積層する位置に半導体層５を配置する。前記の半導体層５は、成分あるいは構造の異なる２以上の層の積層によって形成される場合もあり得るし、１成分かつ1構造の１層によって形成される場合もある。なお、半導体層がドレイン電極あるはソース電極と接触する面には、一般にはｎ＋ａ−Ｓｉが形成されている。
【００３４】
半導体層の上面の半導体層に積層する位置にドレイン電極６およびソース電極７を配置する。前記のドレイン電極６は映像信号線４から分岐したものである。前記の映像信号線４およびドレイン電極６およびソース電極７は、成分あるいは構造あるいは比抵抗の異なる２以上の層の積層によって形成される場合もあり得るし、１成分かつ1構造かつ単一比抵抗の１層によって形成される場合もある。
【００３５】
映像信号線４、ドレイン電極６およびソース電極７の上面に上絶縁層１３を配置する。前記の上絶縁層１３は、成分あるいは構造あるいは比誘電率の異なる２以上の層の積層によって形成される場合もあり得るし、１成分かつ1構造かつ単一比誘電率の１層によって形成される場合もある。ソース電極７は接続孔８を介して画素電極９と接続されて、画素電極９は上絶縁層１３の上面に配置される。
【００３６】
上透明絶縁基板１４下面に色着色層１５を、更にその下面に共通電極１６を配置する。下透明絶縁基板１０と上透明絶縁基板１４によって液晶１７を狭持する。なお画素の断面には、以上に記した以外の層が追加されることもある。
【００３７】
従来のデルタ配列の表示装置と異なり、本発明においては、図２に示すように、映像信号線４が走査線３と平行配置する部分に、画素スイッチング素子を配置し、映像信号線４から枝分かれして画素スイッチング素子のドレイン電極６とする。そして、走査線３の延在方向において、映像信号線４と走査線３が重複していないので、映像信号線４と走査線３の線間容量が増大することを防止することが出来る。
【００３８】
また、図２あるいは図３の構成では、映像信号線４から分岐したドレイン電極６は走査線３あるいは走査線３から分岐したゲート電極１１に積層されているので、ドレイン電極６によるバックライトに対する遮光は生じない。したがって、画素の面積に対する輝度階調表示領域１の比率を大きくして、輝度を向上させることが出来る。このように、本実施例によれば、線間容量の増大による表示むらが少なく、かつ、高輝度である表示装置を提供することができる。
【実施例３】
【００３９】
図５は本実施例による画素の平面図を示す。画素の輝度階調表示領域周辺部２において、映像信号線４がドレイン電極６を兼用しており、前記ドレイン電極６に対向した位置に配置したソース電極７と、前記ドレイン電極６と前記ソース電極７と下側に配置した半導体層５と、前記半導体層５の下側に積層して形成されたゲート電極１１により、画素スイッチング素子が形成される。画素スイッチング素子を介してソース電極７に書き込まれた輝度階調電圧は、接続孔８を介して画素電極９に印加されて、輝度階調電圧に対応した輝度階調を表示する。
【００４０】
図５が図２と異なる点は、図５においては、走査線３の延在方向において、映像信号線４が走査線と重畳しており、走査線３の延在方向に延在する映像信号線４がその屈曲部付近において画素スイッチング素子のドレイン電極６を形成している点である。したがって、映像信号線３を、走査線とは別に並行して延在させず、かつ、ドレイン電極６を形成するために画素電極９側に突出させる必要が無いので、その、分輝度階調表示領域１の面積を大きくすることが出来、輝度を大きくすることが出来る。
【００４１】
図６は、図５の画素スイッチング素子付近の拡大図である。図６において、画素電極は省略されている。図６において、走査線３から分岐したゲート電極１１の上に半導体層５が形成されており、半導体層５の上にソース電極７および映像信号線４が兼用しているドレイン電極６が形成されている。映像信号線４は屈曲部において、ドレイン電極６となっている。図６においても、ソース電極７の側端７１と映像信号線４が兼ねたドレイン電極６の側端６１は面一となっている。これによって、必要なチャンネル幅を確保するとともに、画素の面積に対する輝度階調表示領域１の比率を大きくして、高輝度の表示装置を提供することが出来る。
【００４２】
図７は図５のＢ-Ｂ‘断面図である。図７の構成は図４と同様なので、説明を省略する。
【００４３】
従来のデルタ配列の表示装置と異なり、本実施例においては、走査線３の延在方向に延在する映像信号線４をドレイン電極６として兼用しているので、画素の面積に対する輝度階調表示領域１の比率を大きくして、デルタ配列において、高輝度を実現することが出来る。
【実施例４】
【００４４】
実施例３の構成は、輝度階調表示領域１の面積を大きくすることは出来るが、走査線３と映像信号線４が、走査線３の延在方向において重複しているので、この部分において、線間容量が増大する。本実施例を示す図８は、実施例２と実施例３の長所を取り入れたものである。図８では画素電極は省略されている。図８において、映像信号線４から分岐したドレイン電極６の上端６２は、走査線３の上端３１と面一となっている。したがって、スイッチング素子は実施例３と同様の位置に形成することができ、スイッチング素子の輝度階調表示領域１に占める面積を小さくすることが出来る。一方、走査線３の延在方向において、走査線３と映像信号線４とは重畳していないので、この部分における線間容量の増大は防止することが出来る。
【００４５】
このように、本実施例によれば、デルタ配置の画素構成において、画面輝度の向上を図ることが出来、かつ、線間容量の増大を防止して、これに起因する輝度むらを防止することが出来る。
【実施例５】
【００４６】
図９に示す本実施例は、実施例４に比較して、線間容量は増大するが、実施例４よりも輝度の向上を図ることが出来る構成である。図９では画素電極は省略されている。図９において、映像信号線４から分岐したドレイン電極６の上端６２は、走査３の上端３１と面一となっている。したがって、画素スイッチング素子は実施例３と同様の位置に形成することができ、画素スイッチング素子の輝度階調表示領域１に示す面積を小さくすることが出来る。
【００４７】
一方、走査線３の延在方向において、走査線３と映像信号線４とは１部重畳している。したがって、実施例４の場合よりも線間容量は増大する。しかし、走査線３の延在方向において、走査線３と映像信号線４とが１部積層していることによって、画素の面積に対する輝度階調表示領域１の比率を大きくすることが出来る。つまり、本実施例は、実施例４の場合に比較して、映像信号線４と走査線３の線間容量が大きくなるが、画面の輝度を向上させることが出来る。
【符号の説明】
【００４８】
１．輝度階調表示領域
２．輝度階調表示領域周辺部
３．走査線
４．映像信号線
５．半導体層
６．ドレイン電極
７．ソース電極
８．接続孔
９．画素電極
１０．下透明絶縁基板
１１．ゲート電極
１２．下絶縁層
１３．上絶縁層
１４．上透明絶縁基板
１５．色着色層
１６．共通電極
１７．液晶
３１．走査線上端
６１．ドレイン電極側端
６２．ドレイン電極上端
７１．ソース電極側端
【図１】
2012237943.tif 000003
【図２】
2012237943.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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