(57)【要約】      （修正有）【課題】書き込み特性及び電荷保持特性に優れたメモリセル（セルトランジスタ）を具備する半導体記憶装置、或いは、メモリセルと共に製造するのに適した選択又は周辺トランジスタの提供。【解決手段】セルトランジスタ２０１は、基板１０１上に、ＦＮトンネル膜として機能するゲート絶縁膜１１１、最下層の浮遊ゲートに相当する第１の浮遊ゲート１１２を備える。更に、ＦＮトンネル膜として機能する第１の浮遊ゲート間絶縁膜１１３を介して形成され、前記セルトランジスタ内の最下層の浮遊ゲートと最上層の浮遊ゲートとの間に介在する第２の浮遊ゲート１１４を備える。更に、ＦＮトンネル膜として機能する第２の浮遊ゲート間絶縁膜１１５を介して形成され、前記セルトランジスタ内の最上層の浮遊ゲートに相当する第３の浮遊ゲート１１６を備える。更に、電荷ブロック膜として機能するゲート間絶縁膜１１７を介して形成された制御ゲート１１８を備える。【選択図】図２
2012044059.tif 000002
【特許請求の範囲】
【請求項１】
基板上にセルトランジスタが形成された半導体記憶装置であって、
前記セルトランジスタは、
前記基板上に、ＦＮ（Fowler-Nordheim）トンネル膜として機能するゲート絶縁膜を介して形成され、前記セルトランジスタ内の最下層の浮遊ゲートに相当する第１の浮遊ゲートと、
前記第１の浮遊ゲート上に、ＦＮトンネル膜として機能する第１の浮遊ゲート間絶縁膜を介して形成され、前記セルトランジスタ内の最下層の浮遊ゲートと最上層の浮遊ゲートとの間に介在する第２の浮遊ゲートと、
前記第２の浮遊ゲート上に、ＦＮトンネル膜として機能する第２の浮遊ゲート間絶縁膜を介して形成され、前記セルトランジスタ内の最上層の浮遊ゲートに相当する第３の浮遊ゲートと、
前記第３の浮遊ゲート上に、電荷ブロック膜として機能するゲート間絶縁膜を介して形成された制御ゲートと、
を備えることを特徴とする半導体記憶装置。
【請求項２】
前記セルトランジスタは、２層以上の前記第２の浮遊ゲートを備え、
前記２層以上の前記第２の浮遊ゲートにおける隣接する層同士の間にはそれぞれ、直接トンネル膜又はＦＮトンネル膜として機能する浮遊ゲート間絶縁膜が形成されている、
ことを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記第１及び第３の浮遊ゲートは、第１導電型の半導体層であり、
前記第２の浮遊ゲートは、前記第１導電型と異なる第２導電型の半導体層であることを特徴とする請求項１又は２に記載の半導体記憶装置。
【請求項４】
前記第１から第３の浮遊ゲートは、メタル層であり、
前記第２の浮遊ゲートの仕事関数は、前記第１の浮遊ゲートの仕事関数、及び前記第３の浮遊ゲートの仕事関数よりも高いことを特徴とする請求項１又は２に記載の半導体記憶装置。
【請求項５】
基板上に、セルトランジスタと、選択又は周辺トランジスタとが形成された半導体記憶装置であって、
前記選択又は周辺トランジスタは、
前記基板上に、第１絶縁膜を介して形成され、前記セルトランジスタ内の最下層の浮遊ゲートに相当する第１の浮遊ゲートと同じ材料層から形成された第１電極層と、
前記第１電極層上に、第２絶縁膜を介して形成され、前記セルトランジスタ内の最下層の浮遊ゲートと最上層の浮遊ゲートとの間に介在する第２の浮遊ゲートと同じ材料層から形成された第２電極層と、
前記第２電極層上に、第３絶縁膜を介して形成され、前記セルトランジスタ内の最上層の浮遊ゲートに相当する第３の浮遊ゲートと同じ材料層から形成された第３電極層と、
前記第３電極層上に、第４絶縁膜を介して形成され、前記セルトランジスタの制御ゲートと同じ材料層から形成された第４電極層とを備え、
前記第４電極層は、前記３及び第４絶縁膜を貫通するよう形成された開口部により前記第２及び第３電極層と導通されている、又は、前記第２から第４絶縁膜を貫通するよう形成された開口部により前記第１から第３電極層と導通されている、
ことを特徴とする半導体記憶装置。
【請求項６】
前記セルトランジスタは、２層以上の前記第２の浮遊ゲートを備え、
前記選択又は周辺トランジスタは、２層以上の前記第２電極層を備え、
前記２層以上の前記第２電極層における隣接する層同士の間にはそれぞれ、絶縁膜が形成されていることを特徴とする請求項５に記載の半導体記憶装置。
【請求項７】
前記周辺トランジスタは、
第１の電圧で駆動される第１の周辺トランジスタと、
前記第１の電圧よりも高い第２の電圧で駆動される第２の周辺トランジスタとを含み、
前記第２の周辺トランジスタの前記第１絶縁膜は、前記第１の周辺トランジスタの前記第１絶縁膜よりも、実効膜厚が厚いことを特徴とする請求項５又は６に記載の半導体記憶装置。
【請求項８】
前記周辺トランジスタは、
第１の電圧で駆動される第１の周辺トランジスタと、
前記第１の電圧よりも高い第２の電圧で駆動される第２の周辺トランジスタとを含み、
前記第１の周辺トランジスタの前記第１絶縁膜は、前記選択トランジスタの前記第１絶縁膜よりも、実効膜厚が厚いことを特徴とする請求項５から７のいずれか１項に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体記憶装置に関する。
【背景技術】
【０００２】
従来の浮遊ゲート型のフラッシュメモリでは、メモリセルの縮小に伴い、メモリセルの加工形状の制御が困難になっている。そのため、平面型の浮遊ゲート構造が提案されているが、平面型の浮遊ゲート構造では、浮遊ゲートと制御ゲートとの間の対向面積が小さくなるため、メモリセルの容量結合が低下してしまう。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００９−１４１３５４号公報
【特許文献２】特開２００７−２５０９７４号公報
【特許文献３】特開２００８−３１１３２５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
書き込み特性及び電荷保持特性に優れたメモリセル（セルトランジスタ）を具備する半導体記憶装置、或いは、このようなメモリセルと共に製造するのに適した選択又は周辺トランジスタを具備する。
【課題を解決するための手段】
【０００５】
本発明の一の態様は、例えば、基板上にセルトランジスタが形成された半導体記憶装置であって、前記セルトランジスタは、前記基板上に、ＦＮ（Fowler-Nordheim）トンネル膜として機能するゲート絶縁膜を介して形成され、前記セルトランジスタ内の最下層の浮遊ゲートに相当する第１の浮遊ゲートを備える。前記セルトランジスタは更に、前記第１の浮遊ゲート上に、ＦＮトンネル膜として機能する第１の浮遊ゲート間絶縁膜を介して形成され、前記セルトランジスタ内の最下層の浮遊ゲートと最上層の浮遊ゲートとの間に介在する第２の浮遊ゲートを備える。前記セルトランジスタは更に、前記第２の浮遊ゲート上に、ＦＮトンネル膜として機能する第２の浮遊ゲート間絶縁膜を介して形成され、前記セルトランジスタ内の最上層の浮遊ゲートに相当する第３の浮遊ゲートを備える。前記セルトランジスタは更に、前記第３の浮遊ゲート上に、電荷ブロック膜として機能するゲート間絶縁膜を介して形成された制御ゲートを備える。
【図面の簡単な説明】
【０００６】
【図１】第１実施形態の半導体記憶装置の構成を示す平面図である。
【図２】第１実施形態の半導体記憶装置を構成するセルトランジスタの断面を示す側方断面図である。
【図３】直接トンネル膜とＦＮトンネル膜について説明するための概念図である。
【図４】直接トンネル電流とＦＮトンネル電流の実測値を示したグラフである。
【図５】セルトランジスタの断面構造の第１の例を示す側方断面図である。
【図６】セルトランジスタの断面構造の第２の例を示す側方断面図である。
【図７】セルトランジスタの断面構造の第３の例を示す側方断面図である。
【図８】第２の浮遊ゲートが多層構造を有するセルトランジスタの例を示した側方断面図である。
【図９】第２実施形態の半導体記憶装置を構成するセルトランジスタ及び選択トランジスタの断面を示す側方断面図である。
【図１０】図９の半導体記憶装置の変形例の断面を示す側方断面図である。
【図１１】第２の浮遊ゲートが多層構造を有するセルトランジスタと、このようなセルトランジスタと共に製造された選択トランジスタの例を示した側方断面図である。
【図１２】第３実施形態の半導体記憶装置を構成するセルトランジスタ、選択トランジスタ、ＬＶトランジスタ、及びＨＶトランジスタの断面を示す側方断面図である。
【図１３】図１２の半導体記憶装置の第１変形例の断面を示す側方断面図である。
【図１４】図１２の半導体記憶装置の第２変形例の断面を示す側方断面図である。
【図１５】図１２の半導体記憶装置の第３変形例の断面を示す側方断面図である。
【図１６】第２の浮遊ゲートが多層構造を有するセルトランジスタと、このようなセルトランジスタと共に製造された選択トランジスタ、ＬＶトランジスタ、及びＨＶトランジスタの例を示した側方断面図である。
【図１７】第４実施形態の半導体記憶装置の製造方法を説明するための側方断面図(1/2)である。
【図１８】第４実施形態の半導体記憶装置の製造方法を説明するための側方断面図(2/2)である。
【発明を実施するための形態】
【０００７】
本発明の実施形態を、図面に基づいて説明する。
【０００８】
（第１実施形態）
図１は、第１実施形態の半導体記憶装置の構成を示す平面図である。図１の半導体記憶装置は、後述するように、浮遊ゲート型のフラッシュメモリとなっている。
【０００９】
図１では、メモリセルアレイ領域がＲCで示され、選択トランジスタ領域がＲSで示されている。図１には更に、基板の主面に平行な第１の方向に延びる複数のビット線ＢＬと、基板の主面に平行な第２の方向に延びる複数のワード線ＷＬ及び複数の選択線ＳＧが示されている。図１では、第１及び第２の方向が、それぞれ矢印Ｘ及びＹで示されており、互いに直交している。
【００１０】
メモリセルアレイ領域ＲCでは、ビット線ＢＬとワード線ＷＬとの各交点ＰCに、セルトランジスタ（メモリセル）が設けられている。また、選択トランジスタ領域ＲSでは、ビット線ＢＬと選択線ＳＧとの各交点ＰSに、選択トランジスタ（選択ゲート）が設けられている。セルトランジスタは、ビット線ＢＬとワード線ＷＬに電気的に接続されており、選択トランジスタは、ビット線ＢＬと選択線ＳＧに電気的に接続されている。
【００１１】
図１には更に、素子分離領域Ｒ1と、素子領域Ｒ2が示されている。素子分離領域Ｒ1と素子領域Ｒ2は、図１に示すように、ともにＸ方向に延びており、Ｙ方向に沿って基板内に交互に設けられている。セルトランジスタと選択トランジスタは、いずれも素子領域Ｒ2上に形成されている。素子分離領域Ｒ1は、ＳＴＩ（Shallow Trench Isolation）領域とも呼ばれ、素子領域Ｒ2は、ＡＡ（Active Area）領域とも呼ばれる。
【００１２】
図２は、第１実施形態の半導体記憶装置を構成するセルトランジスタ２０１の断面を示す側方断面図である。図２は、図１に示すI断面（ＧＣ（Gate Conductor）断面）における断面図となっている。
【００１３】
各セルトランジスタ２０１は、基板１０１上に順に形成されたゲート絶縁膜１１１と、第１の浮遊ゲート１１２と、第１のＩＦＤ（Inter Floating Gates Dielectric：浮遊ゲート間絶縁体）膜１１３と、第２の浮遊ゲート１１４と、第２のＩＦＤ膜１１５と、第３の浮遊ゲート１１６と、ゲート間絶縁膜１１７と、制御ゲート１１８とを備える。
【００１４】
ゲート絶縁膜１１１は、ＦＮ（Fowler-Nordheim）トンネル膜として機能するトンネル絶縁膜である。ＦＮトンネル膜とは、ＦＮトンネリングによる電荷の透過が支配的となる厚さを有する絶縁膜である。ゲート絶縁膜１１１の厚さは例えば、ＥＯＴ（Equivalent Oxide Thickness）換算、即ち、シリコン酸化膜厚換算の実効膜厚で、３ｎｍ以上、好ましくは３〜５ｎｍである。ゲート絶縁膜１１１は、シリコン酸化膜であることが多いことから、適宜、ＴＯＸ（Tunnel Oxide）膜と表記する。
【００１５】
第１の浮遊ゲート１１２は、基板１０１上に、ゲート絶縁膜１１１を介して形成されており、セルトランジスタ２０１内の最下層の浮遊ゲートに相当する。よって、第１の浮遊ゲート１１２の下面は、ゲート絶縁膜１１１の上面に接している。第１の浮遊ゲート１１２は適宜、ＦＧ１と表記する。
【００１６】
第１のＩＦＤ膜１１３は、ＦＮトンネル膜として機能するトンネル絶縁膜である。第１のＩＦＤ膜１１３は適宜、ＩＦＤ１と表記する。
【００１７】
第２の浮遊ゲート１１４は、第１の浮遊ゲート１１２上に、第１のＩＦＤ膜１１３を介して形成されており、セルトランジスタ２０１内の最下層の浮遊ゲートと最上層の浮遊ゲートとの間に介在している。本実施形態では、セルトランジスタ２０１は、１層の第２の浮遊ゲート１１４を備えているが、後述するように、２層以上の第２の浮遊ゲート１１４を備えていても構わない。第２の浮遊ゲート１１４は適宜、ＦＧ２と表記する。
【００１８】
第２のＩＦＤ膜１１５は、ＦＮトンネル膜として機能するトンネル絶縁膜である。第２のＩＦＤ膜１１５は適宜、ＩＦＤ２と表記する。
【００１９】
第３の浮遊ゲート１１６は、第２の浮遊ゲート１１４上に、第２のＩＦＤ膜１１５を介して形成されており、セルトランジスタ２０１内の最上層の浮遊ゲートに相当する。よって、第３の浮遊ゲート１１６の上面は、ゲート間絶縁膜１１７の下面に接している。第３の浮遊ゲート１１６は適宜、ＦＧ３と表記する。
【００２０】
ゲート間絶縁膜１１７は、基板１０１から浮遊ゲート１１２，１１４，１１６内に注入された電荷が、制御ゲート１１８へと通り抜けるのをブロックする電荷ブロック膜として機能する。本実施形態のゲート間絶縁膜１１７の厚さは、ＥＯＴ換算の実効膜厚で、ゲート絶縁膜１１１の厚さ、第１のＩＦＤ膜１１３の厚さ、及び第２のＩＦＤ膜１１５の厚さよりも厚くなっている。ゲート間絶縁膜１１７は、浮遊ゲートと制御ゲートがポリシリコン層であることが多いことから、適宜、ＩＰＤ（Inter Poly-Si Dielectric）膜と表記する。
【００２１】
制御ゲート１１８は、第３の浮遊ゲート１１６上に、ゲート間絶縁膜１１７を介して形成されている。制御ゲート１１８は、セルトランジスタ２０１の電位を制御するための制御電極として機能する。制御ゲート１１８は適宜、ＣＧと表記する。
【００２２】
図２には更に、基板１０１内に、セルトランジスタ２０１を挟むように形成された拡散層１２１と、基板１０１上に、セルトランジスタ２０１を覆うように形成された層間絶縁膜１２２が示されている。本実施形態では、基板１０１は、シリコン基板等の半導体基板である。
【００２３】
以上のように、本実施形態のセルトランジスタ２０１は、第１、第２、及び第３の浮遊ゲート１１２，１１４，１１６を備えている。そして、本実施形態では、セルトランジスタ２０１内に信号電荷を蓄積する際、これらの浮遊ゲートのうち、主に第２の浮遊ゲート１１４内に信号電荷を蓄積する。このような電荷蓄積を可能とするための構造の具体例については、後述する。
【００２４】
セルトランジスタ２０１に、第１、第２、及び第３の浮遊ゲート１１２，１１４，１１６を設け、これらの浮遊ゲートのうちの主に第２の浮遊ゲート１１４内に信号電荷を蓄積することには、次のような利点がある。
【００２５】
第１に、ゲート絶縁膜１１１と第２の浮遊ゲート１１４との間に第１の浮遊ゲート１１２を設けることで、電荷保持時にゲート絶縁膜１１１に掛かる電界の強度が低減されるため、良好な電荷保持特性を実現することが可能となる。
【００２６】
第２に、ゲート間絶縁膜１１７と第２の浮遊ゲート１１４との間に第３の浮遊ゲート１１６を設けることで、書き込み時に電荷がゲート間絶縁膜１１７を通じて制御ゲート１１８へと抜け出る効果が低減されるため、書き込み飽和を減らすことで、良好な書き込み特性を実現することが可能となる。
【００２７】
このように、本実施形態によれば、電荷保持特性及び書き込み特性に優れたセルトランジスタ２０１を実現することが可能となる。
【００２８】
１）ＦＮトンネル膜
上述のように、本実施形態のゲート絶縁膜１１１、第１のＩＦＤ膜１１３、及び第２のＩＦＤ膜１１５は、ＦＮトンネル膜となっている。以下、ＦＮトンネル膜について、詳細に説明する。
【００２９】
図３は、直接トンネル膜とＦＮトンネル膜について説明するための概念図である。図３における横方向は、絶縁膜の厚さ方向を表し、図３における縦方向は、絶縁膜の内部及び外部における電位の高さ方向を表す。
【００３０】
図３(Ａ)には、膜厚の薄い絶縁膜が示されている。図３(Ａ)に示す絶縁膜は、直接トンネル膜に相当する。直接トンネル膜とは、直接トンネリングによる電荷の透過が支配的となる厚さを有する絶縁膜である。直接トンネル膜の近傍に位置する電荷は、矢印Ａで示すように、ある確率で直接トンネリングを起こし、直接トンネル膜を透過する。
【００３１】
一方、図３(Ｂ)には、膜厚の厚い絶縁膜が示されている。図３(Ｂ)に示す絶縁膜は、ＦＮトンネル膜に相当する。ＦＮトンネル膜とは、上述の通り、ＦＮトンネリングによる電荷の透過が支配的となる厚さを有する絶縁膜である。ＦＮトンネル膜の近傍に位置する電荷が、直接トンネリングによりＦＮトンネル膜を透過する確率は低い。しかしながら、ＦＮトンネル膜に電界を印加すると、ＦＮトンネル膜のポテンシャル障壁が傾き、障壁が薄くなる。これにより、ＦＮトンネル膜の近傍に位置する電荷は、矢印Ｂで示すように、ＦＮトンネリングを起こし、ＦＮトンネル膜を透過するようになる。
【００３２】
図４は、直接トンネル電流とＦＮトンネル電流の実測値を示したグラフである。図４における横軸は、ｎ＋ｐｏｌｙによるｎＭＯＳＦＥＴに印加するゲート電圧［Ｖ］を表し、図４における縦軸は、当該ｎＭＯＳＦＥＴにおけるゲート電流の電流密度［μＡ／ｃｍ２］を表す。
【００３３】
図４には、ｎＭＯＳＦＥＴのゲート絶縁膜（ＴＯＸ膜（トンネル絶縁膜））の実効膜厚が２．５８ｎｍ、３．６５ｎｍ、４．５５ｎｍ、５．７０ｎｍの場合に関し、直接トンネル電流とＦＮトンネル電流とを含むゲート電流の実測値と、ＦＮトンネル電流の理論値が示されている。
【００３４】
図４によれば、ＴＯＸ膜の実効膜厚が３．６５ｎｍ、４．５５ｎｍ、５．７０ｎｍの場合には、ゲート電流は、ゲート電流が流れ始めるゲート電圧以上のほぼ全ゲート電圧領域において、ＦＮトンネル電流におおむね一致している。一方、ＴＯＸ膜の実効膜厚が２．５８ｎｍの場合には、ゲート電流は、上記ゲート電圧領域における所定の電圧以上の領域内に限り、ＦＮトンネル電流に一致している。
【００３５】
このことから、実効膜厚がおおむね３ｎｍ以上の絶縁膜では、ＦＮトンネリングによる電荷の透過が支配的となることが解る。よって、実効膜厚が３ｎｍ以上の絶縁膜は、ＦＮトンネル膜とみなすことができる。よって、本実施形態では、ゲート絶縁膜１１１、第１のＩＦＤ膜１１３、及び第２のＩＦＤ膜１１５の実効膜厚をそれぞれ、３ｎｍ以上に設定する。これにより、これらの絶縁膜は、ＦＮトンネル膜となる。
【００３６】
なお、図４に示すグラフの詳細については、「A. Gupta et al., IEEE Trans. Electron Device Lett. 18 (1977) 580.」を参照されたい。
【００３７】
２）ＦＧ領域の構造
図２に示す各セルトランジスタ２０１内において、第１の浮遊ゲート１１２、第１のＩＦＤ膜１１３、第２の浮遊ゲート１１４、第２のＩＦＤ膜１１５、及び第３の浮遊ゲート１１６が占める領域を、ＦＧ領域と呼ぶことにする。以下、図２を再び参照して、本実施形態のセルトランジスタ２０１におけるＦＧ領域の構造について、詳細に説明する。
【００３８】
上述のように、本実施形態では、第１、第２、及び第３の浮遊ゲート１１２，１１４，１１６のうち、主に第２の浮遊ゲート１１４内に信号電荷を蓄積する。このような電荷蓄積を実現するためには、第１及び第２のＩＦＤ膜１１３，１１５は、書き込み時や消去時にはキャリアのトンネリングが発生し、電荷保持時や読み出し時にはキャリアのトンネリングがほとんど発生しないよう構成される必要がある。
【００３９】
言い換えれば、第１及び第２のＩＦＤ膜１１３，１１５は、キャリアの直接トンネリングがほとんど発生せず、キャリアのＦＮトンネリングが支配的となるような絶縁膜でなくてはならない。よって、本実施形態では、第１及び第２のＩＦＤ膜１１３，１１５の実効膜厚は、３ｎｍ以上に設定され、第１及び第２のＩＦＤ膜１１３，１１５は、ＦＮトンネル膜となっている。
【００４０】
一方、第１及び第２のＩＦＤ膜１１３，１１５の膜厚が厚いと、書き込み電位や消去電位を大きな値にする必要がでてくる。これを避けるためには、書き込み電位や消去電位の大きさを考慮して、これらの膜厚を適切な値に設定する必要がある。通常の書き込み電位や消去電位（１５〜２５Ｖ程度）においては、第１及び第２のＩＦＤ膜１１３，１１５の実効膜厚は、３〜６ｎｍ程度にすることが望ましい。
【００４１】
また、第１から第３の浮遊ゲート１１２，１１４，１１６の材料としては、任意の導体又は半導体を採用可能である。浮遊ゲート１１２，１１４，１１６の材料の例としては、不純物がドープされたポリシリコンが挙げられる。
【００４２】
ポリシリコン等の半導体のキャリアには、電子と正孔があり、電子又は正孔のＦＧ領域への出入りによりＦＧ領域のポテンシャルを変えることで、メモリ動作が行われる。書き込みのために制御ゲート１１８に高いバイアス電圧（通常は２０Ｖ程度）を印加すると、ＦＮトンネリングにより、電子又は正孔が基板１０１からＦＧ領域内に入る。
【００４３】
ところで、セルトランジスタ２０１の電荷保持特性を良好なものとするためには、上述のように、電荷は主に第２の浮遊ゲート１１４に蓄積することが望ましい。
【００４４】
よって、キャリアを電子とし、且つ、浮遊ゲート１１２，１１４，１１６をポリシリコン層とする場合には、第１及び第３の浮遊ゲート１１２，１１６は、ｐ型不純物（アクセプター）をドープしたポリシリコン層、即ち、ｐ型ポリシリコン層とし、第２の浮遊ゲート１１４は、ｎ型不純物（ドナー）をドープしたポリシリコン層、即ち、ｎ型ポリシリコン層とすることが望ましい。これにより、電子が、第２の浮遊ゲート１１４内に蓄積されやすくなる。
【００４５】
一方、キャリアを正孔とし、且つ、浮遊ゲート１１２，１１４，１１６をポリシリコン層とする場合には、第１及び第３の浮遊ゲート１１２，１１６は、ｎ型ポリシリコン層、第２の浮遊ゲート１１４は、ｐ型ポリシリコン層とすることが望ましい。これにより、正孔が、第２の浮遊ゲート１１４内に蓄積されやすくなる。
【００４６】
このように、浮遊ゲート１１２，１１４，１１６を半導体層とする場合には、第１及び第３の浮遊ゲート１１２，１１６は、第１導電型の半導体層とし、第２の浮遊ゲート１１４は、第１導電型と異なる第２導電型の半導体層とすることが望ましい。
【００４７】
また、浮遊ゲート１１２，１１４，１１６の材料の別の例としては、メタル材料が挙げられる。この場合には、第２の浮遊ゲート１１４の仕事関数は、第１の浮遊ゲート１１２の仕事関数、及び第３の浮遊ゲート１１６の仕事関数よりも高くすることが望ましい。これにより、キャリアが、第２の浮遊ゲート１１４内に蓄積されやすくなる。
【００４８】
また、書き込み時や消去時には、電荷が第１の浮遊ゲート１１２を容易に通過できることが望ましいため、第１の浮遊ゲート１１２の膜厚は、第２の浮遊ゲート１１４の膜厚に比べて薄くすることが望ましい。具体的には、第１の浮遊ゲート１１２の膜厚は、３〜５ｎｍ程度とすることが好ましく、第２の浮遊ゲート１１４の膜厚は、５〜１０ｎｍ程度とすることが好ましい。
【００４９】
また、第３の浮遊ゲート１１６の膜厚は、ゲート間絶縁膜１１７からの電荷の抜けを防ぐために、ゲート間絶縁膜１１７の膜厚との関係で決められるが、あまり厚くすると加工が困難になる場合もある。また、第３の浮遊ゲート１１６の膜厚が厚くなると、後述する図６や図７に示す制御ゲート１１８と第２の浮遊ゲート１１４との容量結合が小さくなるため、この点も考慮に入れて、第３の浮遊ゲート１１６の膜厚を決めることが望ましい。第３の浮遊ゲート１１６の膜厚は、例えば、３〜１０ｎｍとすることが望ましい。
【００５０】
３）セルトランジスタの断面構造
次に、図５から図７を参照して、セルトランジスタ２０１の断面構造の例について説明する。
【００５１】
図５は、セルトランジスタ２０１の断面構造の第１の例を示す側方断面図である。図５(Ａ)は、図２と同様、図１に示すI断面（ＧＣ断面）における断面図となっており、図５(Ｂ)は、図１に示すII断面（ＡＡ断面）における断面図となっている。
【００５２】
図５(Ｂ)では、ゲート絶縁膜１１１、第１の浮遊ゲート１１２、第１のＩＦＤ膜１１３、第２の浮遊ゲート１１４、第２のＩＦＤ膜１１５、及び第３の浮遊ゲート１１６は、各セルトランジスタ２０１毎に分割されており、素子領域Ｒ2（図１参照）上に積層され、素子分離絶縁膜１２３同士の間に挟まれている。素子分離絶縁膜１２３は、図１に示す素子分離領域Ｒ1に相当する。
【００５３】
これに対し、ゲート間絶縁膜１１７及び制御ゲート１１８は、図５(Ｂ)に示すように、Ｙ方向に隣接するセルトランジスタ２０１間に連続して形成されている。図５(Ｂ)に示す制御ゲート１１８は、図１に示す１本分のワード線ＷＬに相当する。
【００５４】
また、図５(Ｂ)では、素子分離絶縁膜１２３の上面の高さが、第３の浮遊ゲート１１６の上面の高さと等しくなっている。その結果、素子分離絶縁膜１２３上におけるゲート間絶縁膜１１７の下面の高さは、第３の浮遊ゲート１１６上におけるゲート間絶縁膜１１７の下面の高さと等しくなっている。同様に、素子分離絶縁膜１２３上における制御ゲート１１８の下面の高さは、第３の浮遊ゲート１１６上における制御ゲート１１８の下面の高さと等しくなっている。
【００５５】
よって、図５(Ｂ)では、ゲート間絶縁膜１１７の下面及び制御ゲート１１８の下面が、平坦になっている。このような構造のセルトランジスタ２０１には、後述する図６や図７に示すセルトランジスタ２０１に比べ、製造が容易であるという利点がある。
【００５６】
図６は、セルトランジスタ２０１の断面構造の第２の例を示す側方断面図である。図６(Ａ)及び(Ｂ)はそれぞれ、図５(Ａ)及び(Ｂ)と同様、図１に示すI断面（ＧＣ断面）及びII断面（ＡＡ断面）における断面図となっている。
【００５７】
図６(Ｂ)では、素子分離絶縁膜１２３の上面の高さが、第３の浮遊ゲート１１６の上面の高さよりも低くなっている。その結果、素子分離絶縁膜１２３上におけるゲート間絶縁膜１１７の下面の高さは、第３の浮遊ゲート１１６上におけるゲート間絶縁膜１１７の下面の高さよりも低くなっている。同様に、素子分離絶縁膜１２３上における制御ゲート１１８の下面の高さは、第３の浮遊ゲート１１６上における制御ゲート１１８の下面の高さよりも低くなっている。
【００５８】
よって、図６(Ｂ)では、制御ゲート１１８が、素子分離絶縁膜１２３上において下向きの凸部を有しており、セルトランジスタ２０１間に落とし込まれている。このような構造には、浮遊ゲート１１２，１１４，１１６と制御ゲート１１８との対向面積が広くなり、浮遊ゲート１１２，１１４，１１６と制御ゲート１１８との間の容量結合が強化されるという利点がある。これにより、図６の例では、セルトランジスタ２０１の書き込み特性を改善することが可能となる。
【００５９】
なお、素子分離絶縁膜１２３の上面の高さは、所望する容量結合比に応じて任意に設定することが可能である。図６(Ｂ)では、素子分離絶縁膜１２３の上面の高さが、第２の浮遊ゲート１２４の上面と下面の間の高さとなっており、より詳細には、第２の浮遊ゲート１２４の下面の高さとほぼ等しくなっている。
【００６０】
このことには、第２及び第３の浮遊ゲート１１４，１１６と制御ゲート１１８との間の容量結合を強くしながら、第１の浮遊ゲート１１２と制御ゲート１１８との間の容量結合をあまり強くしないことができるという利点がある。これにより、制御ゲート１１８の落とし込みに起因して、ゲート絶縁膜１１１に掛かる電界の強度が高まってしまうという問題を回避することが可能となる。更には、基板１０１と制御ゲート１１８との間の電界の強度が強過ぎる場合に、基板１０１から制御ゲート１１８へのトンネル電流が増大してしまうという問題を回避することが可能となる。
【００６１】
図７は、セルトランジスタ２０１の断面構造の第３の例を示す側方断面図である。図７(Ａ)及び(Ｂ)はそれぞれ、図６(Ａ)及び(Ｂ)と同様、図１に示すI断面（ＧＣ断面）及びII断面（ＡＡ断面）における断面図となっている。
【００６２】
図７(Ｂ)では、図６(Ｂ)と同様、素子分離絶縁膜１２３の上面の高さが、第３の浮遊ゲート１１６の上面の高さよりも低くなっている。その結果、素子分離絶縁膜１２３上におけるゲート間絶縁膜１１７の下面の高さは、第３の浮遊ゲート１１６上におけるゲート間絶縁膜１１７の下面の高さよりも低くなっている。しかしながら、図７(Ｂ)では、制御ゲート１１８は、セルトランジスタ２０１間にほとんど落とし込まれておらず、そのわずかな部分のみがセルトランジスタ２０１間に落とし込まれるに留まっている。
【００６３】
このような構造は例えば、半導体記憶装置の高集積化によりセルトランジスタ２０１間の間隔が狭くなり、制御ゲート１１８の落とし込みが困難な場合に採用される。
【００６４】
ゲート間絶縁膜１１７の比誘電率は通常、素子分離絶縁膜１２３の比誘電率よりも高くなっている。そのため、図７のような構造には、浮遊ゲート１１２，１１４，１１６と制御ゲート１１８との間の絶縁膜の比誘電率の増大により、浮遊ゲート１１２，１１４，１１６と制御ゲート１１８との間の容量結合が強化されるという利点がある。
【００６５】
なお、図５から図７の例では、素子分離領域Ｒ1は、素子分離絶縁膜１２３のみで構成されているが、代わりに、素子分離絶縁膜１２３と空洞とで構成しても構わない。即ち、素子分離領域Ｒ1の構造として、いわゆるエアギャップ構造を採用しても構わない。
【００６６】
４）第２の浮遊ゲートの多層構造
図８は、第２の浮遊ゲートが多層構造を有するセルトランジスタ２０１の例を示した側方断面図である。
【００６７】
図８では、図２に示す１層の第２の浮遊ゲート１１４が、Ｎ層（Ｎは２以上の整数）の第２の浮遊ゲート１１４1〜１１４Nと、Ｎ−１層のＩＦＤ膜１１９1〜１１９N-1とを含む積層構造２１１に置き換えられている。本実施形態のセルトランジスタ２０１は、図２に示すように、第２の浮遊ゲート１１４を１層のみ含んでいてもよいし、図８に示すように、Ｎ層の第２の浮遊ゲート１１４1〜１１４Nを含んでいてもよい。
【００６８】
以下、図８に示す積層構造２１１について、詳細に説明する。
【００６９】
図８では、信号電荷は主に、第２の浮遊ゲート１１４1〜１１４N内に蓄積することが望ましい。そのため、キャリアを電子とする場合には、第１及び第３の浮遊ゲート１１２，１１６をｐ型ポリシリコン層とし、第２の浮遊ゲート１１４1〜１１４Nをｎ型ポリシリコン層とすることが望ましい。一方、キャリアを正孔とする場合には、第１及び第３の浮遊ゲート１１２，１１６をｎ型ポリシリコン層とし、第２の浮遊ゲート１１４1〜１１４Nをｐ型ポリシリコン層とすることが望ましい。また、これらの浮遊ゲートをメタル層とする場合には、第２の浮遊ゲート１１４1〜１１４Nの仕事関数は、第１の浮遊ゲート１１２の仕事関数、及び第３の浮遊ゲート１１６の仕事関数よりも高くすることが望ましい。
【００７０】
ただし、第２の浮遊ゲート１１４1〜１１４Nのそれぞれの不純物濃度は、互いに異なる値でも構わない。同様に、第２の浮遊ゲート１１４1〜１１４Nのそれぞれの仕事関数は、互いに異なる値でも構わない。
【００７１】
また、図８では、信号電荷を、Ｎ層の第２の浮遊ゲート１１４1〜１１４Nのうち、どの第２の浮遊ゲート内に蓄積しても構わない。例えば、１つの第２の浮遊ゲート内のみに信号電荷を蓄積してもよいし、複数の第２の浮遊ゲート内に信号電荷を蓄積してもよい。よって、Ｎ−１層のＩＦＤ膜１１９1〜１１９N-1はそれぞれ、直接トンネル膜でもＦＮトンネル膜でも構わない。
【００７２】
なお、信号電荷をどの第２の浮遊ゲート内に蓄積してもよいという観点から言うと、キャリアを電子とする場合、第２の浮遊ゲート１１４1〜１１４Nのうちの一部は、ｐ型ポリシリコン層としても構わない。同様に、キャリアを正孔とする場合、第２の浮遊ゲート１１４1〜１１４Nのうちの一部は、ｎ型ポリシリコン層としても構わない。同様に、浮遊ゲートをメタル層とする場合、一部の第２の浮遊ゲート１１４1〜１１４Nの仕事関数は、第１の浮遊ゲート１１２の仕事関数、又は第３の浮遊ゲート１１６の仕事関数よりも低くしても構わない。
【００７３】
図８に示す構造によれば、図２に示す構造を採用する場合と同様に、電荷保持特性及び書き込み特性に優れたセルトランジスタ２０１を実現することが可能となる。
【００７４】
以上のように、本実施形態のセルトランジスタは、第１の浮遊ゲート、１層以上の第２の浮遊ゲート、及び第３の浮遊ゲートを備えている。
【００７５】
その結果、本実施形態では、ゲート絶縁膜と第２の浮遊ゲートとの間に、第１の浮遊ゲートが設けられている。これにより、本実施形態では、電荷が主に第２の浮遊ゲート内に蓄積される場合に、ゲート絶縁膜に掛かる電界の強度が低減されるため、良好な電荷保持特性を実現することが可能となる。
【００７６】
更に、本実施形態では、ゲート間絶縁膜と第２の浮遊ゲートとの間に、第３の浮遊ゲートが設けられている。これにより、本実施形態では、書き込み時に電荷がゲート間絶縁膜を通じて制御ゲートへと抜け出る効果が低減されるため、書き込み飽和を減らすことで、良好な書き込み特性を実現することが可能となる。
【００７７】
よって、本実施形態によれば、電荷保持特性及び書き込み特性に優れたセルトランジスタを実現することが可能となる。
【００７８】
以下、本発明の第２から第４実施形態について説明する。これらの実施形態は、第１実施形態の変形例であり、これらの実施形態については、第１実施形態との相違点を中心に説明する。
【００７９】
（第２実施形態）
図９は、第２実施形態の半導体記憶装置を構成するセルトランジスタ２０１及び選択トランジスタ２０２の断面を示す側方断面図である。図９は、図２と同様、図１に示すI断面（ＧＣ断面）における断面図となっている。
【００８０】
図９に示すセルトランジスタ２０１は、図２と同様、基板１０１上に順に形成されたゲート絶縁膜１１１と、第１の浮遊ゲート１１２と、第１のＩＦＤ膜１１３と、第２の浮遊ゲート１１４と、第２のＩＦＤ膜１１５と、第３の浮遊ゲート１１６と、ゲート間絶縁膜１１７と、制御ゲート１１８とを備えている。
【００８１】
これに対し、図９に示す選択トランジスタ２０２は、ゲート絶縁膜１３１と、ゲート電極１３２とを備えている。
【００８２】
以下、選択トランジスタ２０２の構造について、詳細に説明する。
【００８３】
ゲート絶縁膜１３１は、基板１０１上に順に形成された第１絶縁膜１４１と、第１電極層１４２と、第２絶縁膜１４３により構成されている。
【００８４】
第１絶縁膜１４１、第１電極層１４２、及び第２絶縁膜１４３はそれぞれ、セルトランジスタ２０１のゲート絶縁膜１１１、第１の浮遊ゲート１１２、及び第１のＩＦＤ膜１１３と同じ材料層から形成された層である。
【００８５】
例えば、第１絶縁膜１４１は、ゲート絶縁膜１１１及び第１絶縁膜１４１を形成するための共通の絶縁材層を基板１０１上に形成し、当該絶縁材層をエッチングによってゲート絶縁膜１１１及び第１絶縁膜１４１に加工することで形成され、第１電極層１４２及び第２絶縁膜１４３も同様に形成される。
【００８６】
よって、第１絶縁膜１４１、第１電極層１４２、及び第２絶縁膜１４３の膜厚はそれぞれ、セルトランジスタ２０１のゲート絶縁膜１１１、第１の浮遊ゲート１１２、及び第１のＩＦＤ膜１１３の膜厚と等しくなっている。
【００８７】
また、ゲート電極１３２は、第２絶縁膜１４３上に順に形成された第２電極層１４４と、第３絶縁膜１４５と、第３電極層１４６と、第４絶縁膜１４７と、第４電極層１４８により構成されている。
【００８８】
第２電極層１４４、第３絶縁膜１４５、第３電極層１４６、第４絶縁膜１４７、及び第４電極層１４８はそれぞれ、セルトランジスタ２０１の第２の浮遊ゲート１１４、第２のＩＦＤ膜１１５、第３の浮遊ゲート１１６、ゲート間絶縁膜１１７、及び制御ゲート１１８と同じ材料層から形成された層である。
【００８９】
よって、第２電極層１４４、第３絶縁膜１４５、第３電極層１４６、第４絶縁膜１４７、及び第４電極層１４８の膜厚はそれぞれ、セルトランジスタ２０１の第２の浮遊ゲート１１４、第２のＩＦＤ膜１１５、第３の浮遊ゲート１１６、ゲート間絶縁膜１１７、及び制御ゲート１１８の膜厚と等しくなっている。
【００９０】
また、選択トランジスタ２０２には、第３絶縁膜１４５、第３電極層１４６、及び第４絶縁膜１４７を貫通する開口部Ｈが設けられており、この開口部Ｈ内に、第４電極層１４８の一部が埋め込まれている。これにより、第２から第４電極層１４４，１４６，１４８が互いに導通されており、これらの電極層１４４，１４６，１４８によりゲート電極１３２が形成されている。
【００９１】
以上のように、本実施形態の選択トランジスタ２０２は、それぞれゲート絶縁膜１１１から制御ゲート１１８と同じ材料層から形成された第１絶縁膜１４１から第４電極層１４８により構成されている。このような構成には、セルトランジスタ２０１を形成する工程を利用して選択トランジスタ２０２も形成できるという利点がある。これにより、セルトランジスタ２０１を製造するための工程と、選択トランジスタ２０２を製造するための工程の多くを共通化できるため、これらのトランジスタ２０１，２０２を比較的少ない工程数で製造することが可能となる。
【００９２】
このように、本実施形態によれば、上記のようなセルトランジスタ２０１と共に製造するのに適した選択トランジスタ２０２を提供することが可能となる。
【００９３】
１）第２実施形態の変形例
図１０は、図９の半導体記憶装置の変形例の断面を示す側方断面図である。
【００９４】
図９では、開口部Ｈが、第３絶縁膜１４５、第３電極層１４６、及び第４絶縁膜１４７を貫通している。これにより、第２から第４電極層１４４，１４６，１４８が互いに導通されており、これらの電極層１４４，１４６，１４８によりゲート電極１３２が形成されている。
【００９５】
これに対し、図１０では、開口部Ｈが、第２絶縁膜１４３、第２電極層１４４、第３絶縁膜１４５、第３電極層１４６、及び第４絶縁膜１４７を貫通している。これにより、第１から第４電極層１４２，１４４，１４６，１４８が互いに導通されており、これらの電極層１４２，１４４，１４６，１４８によりゲート電極１３２が形成されている。
【００９６】
図１０に示す構造によれば、図９の場合と同様、上記のようなセルトランジスタ２０１と共に製造するのに適した選択トランジスタ２０２を提供することが可能となる。
【００９７】
ただし、図１０に示す構造の選択トランジスタ２０２には、図９に示す構造の選択トランジスタ２０２に比べ、ゲート絶縁膜１３１が絶縁膜（第１絶縁膜１４１）のみで形成されているため、電気特性が良好になるという利点がある。
【００９８】
一方、図９に示す構造の選択トランジスタ２０２には、図１０に示す構造の選択トランジスタ２０２に比べ、開口部Ｈのエッチング加工の際に、開口部Ｈが第１絶縁膜１４１を貫通してしまうおそれが少なくなるため、開口部Ｈを形成するエッチング加工を比較的容易に行うことができるという利点がある。
【００９９】
２）第２電極層の多層構造
図１１は、第２の浮遊ゲートが多層構造を有するセルトランジスタ２０１と、このようなセルトランジスタ２０１と共に製造された選択トランジスタ２０２の例を示した側方断面図である。
【０１００】
図１１では、図９に示す１層の第２の浮遊ゲート１１４が、Ｎ層の第２の浮遊ゲート１１４1〜１１４Nと、Ｎ−１層のＩＦＤ膜１１９1〜１１９N-1とを含む積層構造２１１に置き換えられている。図８の場合と同様である。
【０１０１】
図１１では更に、図９に示す１層の第２電極層１４４が、Ｎ層の第２電極層１４４1〜１４４Nと、Ｎ−１層の絶縁膜１４９1〜１４９N-1とを含む積層構造２１２に置き換えられている。本実施形態の選択トランジスタ２０２は、図９に示すように、第２電極層１４４を１層のみ含んでいてもよいし、図１１に示すように、Ｎ層の第２電極層１４４1〜１４４Nを含んでいてもよい。
【０１０２】
図１１において、第２電極層１４４1〜１４４Nはそれぞれ、第２の浮遊ゲート１１４1〜１１４Nと同じ材料層から形成される。また、絶縁膜１４９1〜１４９N-1はそれぞれ、ＩＦＤ膜１１９1〜１１９N-1と同じ材料層から形成される。
【０１０３】
このような構成には、セルトランジスタ２０１の第２の浮遊ゲートについて多層構造を採用する場合に、セルトランジスタ２０１を形成する工程を利用して選択トランジスタ２０２も形成できるという利点がある。
【０１０４】
これにより、セルトランジスタ２０１を製造するための工程と、選択トランジスタ２０２を製造するための工程の多くを共通化できるため、これらのトランジスタ２０１，２０２を比較的少ない工程数で製造することが可能となる。
【０１０５】
なお、図１１では、開口部Ｈが、第４絶縁膜１４７、第３電極層１４６、第３絶縁膜１４５、及び第２電極層１４４2〜１４４Nを貫通しており、第２電極層１４４1に到達している。しかしながら、この開口部Ｈは更に、第２電極層１４４1及び第２絶縁膜１４３を貫通し、第１電極層１４２に到達していても構わない。
【０１０６】
また、図９から図１１の選択トランジスタ２０２には、複数の開口部Ｈを設けても構わない。また、各開口部Ｈの開口面積は、どのような値に設定しても構わない。
【０１０７】
以上のように、本実施形態の選択トランジスタは、第１の浮遊ゲートと同じ材料層から形成される第１電極層と、１層以上の第２の浮遊ゲートと同じ材料層から形成される１層以上の第２電極層と、第３の浮遊ゲートと同じ材料層から形成される第３電極層とを備えている。よって、本実施形態によれば、これらの浮遊ゲートを備えるセルトランジスタと共に製造するのに適した選択トランジスタを提供することが可能となる。
【０１０８】
（第３実施形態）
図１２は、第３実施形態の半導体記憶装置を構成するセルトランジスタ２０１、選択トランジスタ２０２、ＬＶトランジスタ２０３、及びＨＶトランジスタ２０４の断面を示す側方断面図である。
【０１０９】
図１２(Ａ)には、図９と同様、セルトランジスタ２０１及び選択トランジスタ２０２の断面が示されている。また、図１２(Ｂ)及び(Ｃ)には、周辺トランジスタであるＬＶ（低電圧駆動）トランジスタ２０３及びＨＶ（高電圧駆動）トランジスタ２０４の断面が示されている。ＬＶトランジスタ２０３は、第１の電圧で駆動される第１の周辺トランジスタの例である。また、ＨＶトランジスタ２０４は、第１の電圧よりも高い第２の電圧で駆動される第２の周辺トランジスタの例である。
【０１１０】
図１２(Ａ)に示すセルトランジスタ２０１は、図９と同様、基板１０１上に順に形成されたゲート絶縁膜１１１と、第１の浮遊ゲート１１２と、第１のＩＦＤ膜１１３と、第２の浮遊ゲート１１４と、第２のＩＦＤ膜１１５と、第３の浮遊ゲート１１６と、ゲート間絶縁膜１１７と、制御ゲート１１８とを備えている。
【０１１１】
これに対し、図１２(Ｂ)に示すＬＶトランジスタ２０３は、ゲート絶縁膜１５１と、ゲート電極１５２とを備えている。
【０１１２】
以下、ＬＶトランジスタ２０３の構造について、詳細に説明する。
【０１１３】
ゲート絶縁膜１５１は、基板１０１上に順に形成された第１絶縁膜１６１と、第１電極層１６２と、第２絶縁膜１６３により構成されている。図１２(Ａ)に示す選択トランジスタ２０２のゲート絶縁膜１３１と同様である。
【０１１４】
そして、第１絶縁膜１６１、第１電極層１６２、及び第２絶縁膜１６３はそれぞれ、セルトランジスタ２０１のゲート絶縁膜１１１、第１の浮遊ゲート１１２、及び第１のＩＦＤ膜１１３と同じ材料層から形成されている。
【０１１５】
よって、第１絶縁膜１６１、第１電極層１６２、及び第２絶縁膜１６３の膜厚はそれぞれ、セルトランジスタ２０１のゲート絶縁膜１１１、第１の浮遊ゲート１１２、及び第１のＩＦＤ膜１１３の膜厚と等しくなっている。
【０１１６】
また、ゲート電極１５２は、第２絶縁膜１６３上に順に形成された第２電極層１６４と、第３絶縁膜１６５と、第３電極層１６６と、第４絶縁膜１６７と、第４電極層１６８により構成されている。図１２(Ａ)に示す選択トランジスタ２０２のゲート電極１３２と同様である。
【０１１７】
そして、第２電極層１６４、第３絶縁膜１６５、第３電極層１６６、第４絶縁膜１６７、及び第４電極層１６８はそれぞれ、セルトランジスタ２０１の第２の浮遊ゲート１１４、第２のＩＦＤ膜１１５、第３の浮遊ゲート１１６、ゲート間絶縁膜１１７、及び制御ゲート１１８と同じ材料層から形成されている。
【０１１８】
よって、第２電極層１６４、第３絶縁膜１６５、第３電極層１６６、第４絶縁膜１６７、及び第４電極層１６８の膜厚はそれぞれ、セルトランジスタ２０１の第２の浮遊ゲート１１４、第２のＩＦＤ膜１１５、第３の浮遊ゲート１１６、ゲート間絶縁膜１１７、及び制御ゲート１１８の膜厚と等しくなっている。
【０１１９】
また、ＬＶトランジスタ２０３には、第３絶縁膜１６５、第３電極層１６６、及び第４絶縁膜１６７を貫通する開口部ＨLが設けられており、この開口部ＨL内に、第４電極層１６８の一部が埋め込まれている。これにより、第２から第４電極層１６４，１６６，１６８が互いに導通されており、これらの電極層１６４，１６６，１６８によりゲート電極１５２が形成されている。
【０１２０】
以上のように、本実施形態のＬＶトランジスタ２０３は、それぞれゲート絶縁膜１１１から制御ゲート１１８と同じ材料層から形成された第１絶縁膜１６１から第４電極層１６８により構成されている。このような構成には、セルトランジスタ２０１を形成する工程を利用してＬＶトランジスタ２０３も形成できるという利点がある。これにより、セルトランジスタ２０１を製造するための工程と、ＬＶトランジスタ２０３を製造するための工程の多くを共通化できるため、これらのトランジスタ２０１，２０３を比較的少ない工程数で製造することが可能となる。
【０１２１】
また、図１２(Ｃ)に示すＨＶトランジスタ２０４は、ゲート絶縁膜１７１と、ゲート電極１７２とを備えている。
【０１２２】
以下、ＨＶトランジスタ２０４の構造について、詳細に説明する。
【０１２３】
ゲート絶縁膜１７１は、基板１０１上に順に形成された第１絶縁膜１８１、第１電極層１８２、及び第２絶縁膜１８３により構成されている。図１２(Ａ)に示す選択トランジスタ２０２のゲート絶縁膜１３１と同様である。
【０１２４】
そして、第１電極層１６２及び第２絶縁膜１６３はそれぞれ、セルトランジスタ２０１の第１の浮遊ゲート１１２及び第１のＩＦＤ膜１１３と同じ材料層から形成されている。
【０１２５】
よって、第１電極層１６２及び第２絶縁膜１６３の膜厚はそれぞれ、セルトランジスタ２０１の第１の浮遊ゲート１１２及び第１のＩＦＤ膜１１３の膜厚と等しくなっている。
【０１２６】
一方、第１絶縁膜１８１は、セルトランジスタ２０１のゲート絶縁膜１１１と同じ材料層から形成された部分と、セルトランジスタ２０１のゲート絶縁膜１１１と異なる材料層から形成された部分とを含んでおり、第１絶縁膜１８１の膜厚は、セルトランジスタ２０１のゲート絶縁膜１１１の膜厚よりも厚くなっている。
【０１２７】
また、ゲート電極１７２は、第２絶縁膜１８３上に順に形成された第２電極層１８４と、第３絶縁膜１８５と、第３電極層１８６と、第４絶縁膜１８７と、第４電極層１８８により構成されている。図１２(Ａ)に示す選択トランジスタ２０２のゲート電極１３２と同様である。
【０１２８】
そして、第２電極層１８４、第３絶縁膜１８５、第３電極層１８６、第４絶縁膜１８７、及び第４電極層１８８はそれぞれ、セルトランジスタ２０１の第２の浮遊ゲート１１４、第２のＩＦＤ膜１１５、第３の浮遊ゲート１１６、ゲート間絶縁膜１１７、及び制御ゲート１１８と同じ材料層から形成されている。
【０１２９】
よって、第２電極層１８４、第３絶縁膜１８５、第３電極層１８６、第４絶縁膜１８７、及び第４電極層１８８の膜厚はそれぞれ、セルトランジスタ２０１の第２の浮遊ゲート１１４、第２のＩＦＤ膜１１５、第３の浮遊ゲート１１６、ゲート間絶縁膜１１７、及び制御ゲート１１８の膜厚と等しくなっている。
【０１３０】
また、ＨＶトランジスタ２０４には、第３絶縁膜１８５、第３電極層１８６、及び第４絶縁膜１８７を貫通する開口部ＨHが設けられており、この開口部ＨH内に、第４電極層１８８の一部が埋め込まれている。これにより、第２から第４電極層１８４，１８６，１８８が互いに導通されており、これらの電極層１８４，１８６，１８８によりゲート電極１７２が形成されている。
【０１３１】
以上のように、本実施形態のＨＶトランジスタ２０４は、それぞれ第１の浮遊ゲート１１２から制御ゲート１１８と同じ材料層から形成された第１電極層１６２から第４電極層１６８により構成されている。このような構成には、セルトランジスタ２０１を形成する工程を利用してＨＶトランジスタ２０４も形成できるという利点がある。これにより、セルトランジスタ２０１を製造するための工程と、ＨＶトランジスタ２０４を製造するための工程の多くを共通化できるため、これらのトランジスタ２０１，２０４を比較的少ない工程数で製造することが可能となる。
【０１３２】
また、本実施形態では、ＨＶトランジスタ２０４の第１絶縁膜１８１の膜厚が、セルトランジスタ２０１のゲート絶縁膜１１１の膜厚、選択トランジスタ２０２の第１絶縁膜１４１の膜厚、及びＬＶトランジスタ２０３の第１絶縁膜１６１の膜厚よりも厚くなっている。
【０１３３】
一般に、ＨＶトランジスタ２０４のゲート電圧は、ＬＶトランジスタ２０３のゲート電圧よりも高いため、ＨＶトランジスタ２０４のゲート絶縁膜１７１の実効膜厚は、ＬＶトランジスタ２０３のゲート絶縁膜１５１の実効膜厚よりも厚くする必要がある。即ち、本実施形態で言えば、ＨＶトランジスタ２０４の第１絶縁膜１８１、第１絶縁膜１８２、及び第２絶縁膜１８３の実効膜厚の合計を、ＬＶトランジスタ２０３の第１絶縁膜１６１、第１電極層１６２、及び第２絶縁膜１６３の実効膜厚の合計よりも厚くする必要がある。
【０１３４】
そこで、本実施形態では、ＨＶトランジスタ２０４の第１絶縁膜１８１を、ＬＶトランジスタ２０３の第１絶縁膜１６１等と作り分けることで、ＨＶトランジスタ２０４の第１絶縁膜１８１の膜厚を、ＬＶトランジスタ２０３の第１絶縁膜１６１等の膜厚よりも厚くしている。これにより、本実施形態では、ＨＶトランジスタ２０４のゲート絶縁膜１７１の実効膜厚が、ＬＶトランジスタ２０３のゲート絶縁膜１５１の実効膜厚よりも厚くなっている。
【０１３５】
なお、このような第１絶縁膜１８１は例えば、セルトランジスタ２０１のゲート絶縁膜１１１、選択トランジスタ２０２の第１絶縁膜１４１、及びＬＶトランジスタ２０３の第１絶縁膜１６１の材料層を基板１０１上に堆積する前に、基板１０１上におけるＨＬトランジスタ２０４の形成予定領域に、第１絶縁膜１８１の材料層を堆積しておくことで形成可能である。この場合、第１絶縁膜１８１の膜厚は、これら２つの材料層の膜厚の和となる。
【０１３６】
なお、ＨＶトランジスタ２０４の第１絶縁膜１８１は、ＬＶトランジスタ２０３の第１絶縁膜１６１よりも、その物理膜厚が厚い必要はなく、その実効膜厚が厚くなっていれば十分である。
【０１３７】
１）第３実施形態の第１変形例
図１３は、図１２の半導体記憶装置の第１変形例の断面を示す側方断面図である。
【０１３８】
図１２(Ｂ)では、ＬＶトランジスタ２０３の開口部ＨLが、第３絶縁膜１６５、第３電極層１６６、及び第４絶縁膜１６７を貫通している。これにより、第２から第４電極層１６４，１６６，１６８が互いに導通されており、これらの電極層１６４，１６６，１６８によりゲート電極１５２が形成されている。
【０１３９】
同様に、図１２(Ｃ)では、ＨＶトランジスタ２０４の開口部ＨHが、第３絶縁膜１８５、第３電極層１８６、及び第４絶縁膜１８７を貫通している。これにより、第２から第４電極層１８４，１８６，１８８が互いに導通されており、これらの電極層１８４，１８６，１８８によりゲート電極１７２が形成されている。
【０１４０】
これに対し、図１３(Ｂ)では、ＬＶトランジスタ２０３の開口部ＨLが、第２絶縁膜１６３、第２電極層１６４、第３絶縁膜１６５、第３電極層１６６、及び第４絶縁膜１６７を貫通している。これにより、第１から第４電極層１６２，１６４，１６６，１６８が互いに導通されており、これらの電極層１６２，１６４，１６６，１６８によりゲート電極１５２が形成されている。
【０１４１】
同様に、図１３(Ｃ)では、ＨＶトランジスタ２０４の開口部ＨHが、第２絶縁膜１８３、第２電極層１８４、第３絶縁膜１８５、第３電極層１８６、及び第４絶縁膜１８７を貫通している。これにより、第１から第４電極層１８２，１８４，１８６，１８８が互いに導通されており、これらの電極層１８２，１８４，１８６，１８８によりゲート電極１７２が形成されている。
【０１４２】
また、図１３(Ａ)では、選択トランジスタ２０２の開口部Ｈが、第２絶縁膜１４３、第２電極層１４４、第３絶縁膜１４５、第３電極層１４６、及び第４絶縁膜１４７を貫通している。これにより、第１から第４電極層１４２，１４４，１４６，１４８が互いに導通されており、これらの電極層１４２，１４４，１４６，１４８によりゲート電極１３２が形成されている。
【０１４３】
図１３に示す構造によれば、図１２の場合と同様、上記のようなセルトランジスタ２０１と共に製造するのに適したＬＶトランジスタ２０３及びＨＶトランジスタ２０４を提供することが可能となる。
【０１４４】
ただし、図１３に示す構造のＬＶトランジスタ２０３及びＨＶトランジスタ２０４には、図１２に示す構造のＬＶトランジスタ２０３及びＨＶトランジスタ２０４に比べ、ゲート絶縁膜１５１，１７１がそれぞれ絶縁膜（第１絶縁膜１６１，１８１）のみで形成されているため、電気特性が良好になるという利点がある。
【０１４５】
一方、図１２に示す構造のＬＶトランジスタ２０３及びＨＶトランジスタ２０４には、図１３に示す構造のＬＶトランジスタ２０３及びＨＶトランジスタ２０４に比べ、開口部ＨL，ＨHのエッチング加工の際に、開口部ＨL，ＨHが第１絶縁膜１６１，１８１を貫通してしまうおそれが少なくなるため、開口部ＨL，ＨHを形成するエッチング加工を比較的容易に行うことができるという利点がある。
【０１４６】
２）第３実施形態の第２変形例
図１４は、図１２の半導体記憶装置の第２変形例の断面を示す側方断面図である。
【０１４７】
図１４(Ｂ)では、図１３(Ｂ)と同様、ＬＶトランジスタ２０３の開口部ＨLが、第２絶縁膜１６３、第２電極層１６４、第３絶縁膜１６５、第３電極層１６６、及び第４絶縁膜１６７を貫通している。これにより、第１から第４電極層１６２，１６４，１６６，１６８が互いに導通されており、これらの電極層１６２，１６４，１６６，１６８によりゲート電極１５２が形成されている。
【０１４８】
しかしながら、図１４(Ｂ)では、第１絶縁膜１６１が、セルトランジスタ２０１のゲート絶縁膜１１１と同じ材料層から形成された部分と、セルトランジスタ２０１のゲート絶縁膜１１１と異なる材料層から形成された部分とを含んでおり、第１絶縁膜１６１の膜厚が、セルトランジスタ２０１のゲート絶縁膜１１１の膜厚よりも厚くなっている。
【０１４９】
図１４(Ｂ)に示す構造は、例えば、ＬＶトランジスタ２０３のゲート電圧が、選択トランジスタ２０２のゲート電圧よりも高く、ＬＶトランジスタ２０３のゲート絶縁膜１５１の実効膜厚を、選択トランジスタ２０２のゲート絶縁膜１３１の実効膜厚よりも厚くする必要がある場合に有効である。即ち、図１４(Ｂ)の場合で言えば、ＬＶトランジスタ２０３の第１絶縁膜１６１の実効膜厚を、選択トランジスタ２０２の第１絶縁膜１４１の実効膜厚よりも厚くする必要がある場合に有効である。
【０１５０】
ただし、図１４では、図１２や図１３と同様、ＨＶトランジスタ２０４の第１絶縁膜１８１の膜厚が、ＬＶトランジスタ２０３の第１絶縁膜１６１等の膜厚よりも厚く、ＨＶトランジスタ２０４のゲート絶縁膜１７１の実効膜厚が、ＬＶトランジスタ２０３のゲート絶縁膜１６１等の実効膜厚よりも厚くなっている点に留意されたい。
【０１５１】
なお、このような第１絶縁膜１６１，１８１は例えば、セルトランジスタ２０１のゲート絶縁膜１１１、及び選択トランジスタ２０２の第１絶縁膜１４１の材料層を基板１０１上に堆積する前に、基板１０１上におけるＨＬトランジスタ２０４の形成予定領域とＬＶトランジスタ２０３の形成予定領域にそれぞれ、第１絶縁膜１８１の材料層と第１絶縁膜１６１の材料層を堆積しておくことで形成可能である。
【０１５２】
なお、ＬＶトランジスタ２０３の第１絶縁膜１６１は、選択トランジスタ２０２の第１絶縁膜１４１よりも、その物理膜厚が厚い必要はなく、その実効膜厚が厚くなっていれば十分である。
【０１５３】
３）第３実施形態の第３変形例
図１５は、図１２の半導体記憶装置の第３変形例の断面を示す側方断面図である。
【０１５４】
図１５(Ｂ)では、図１３(Ｂ)と同様、ＬＶトランジスタ２０３の開口部ＨLが、第２絶縁膜１６３、第２電極層１６４、第３絶縁膜１６５、第３電極層１６６、及び第４絶縁膜１６７を貫通している。これにより、第１から第４電極層１６２，１６４，１６６，１６８が互いに導通されており、これらの電極層１６２，１６４，１６６，１６８によりゲート電極１５２が形成されている。
【０１５５】
一方、図１５(Ｃ)では、図１２(Ｂ)と同様、ＨＶトランジスタ２０４の開口部ＨHが、第３絶縁膜１８５、第３電極層１８６、及び第４絶縁膜１８７を貫通している。これにより、第２から第４電極層１８４，１８６，１８８が互いに導通されており、これらの電極層１８４，１８６，１８８によりゲート電極１７２が形成されている。
【０１５６】
このように、ＬＶトランジスタ２０３の開口部ＨLの深さと、ＨＶトランジスタ２０４の開口部ＨHの深さは、互いに異なっていても構わない。
【０１５７】
なお、図１５では、図１２〜図１４と同様、ＨＶトランジスタ２０４のゲート絶縁膜１７１の実効膜厚を、ＬＶトランジスタ２０３のゲート絶縁膜１５１の実効膜厚よりも厚くする必要がある。よって、図１５では、ＨＶトランジスタ２０４の第１絶縁膜１８１の実効膜厚を、ＬＶトランジスタ２０３の第１絶縁膜１６１、第１電極層１６２、及び第２絶縁膜１６３の実効膜厚の合計よりも厚くする必要がある。図１５では例えば、ＨＶトランジスタ２０４の第１絶縁膜１８１の膜厚を、ＬＶトランジスタ２０３の第１絶縁膜１６１の膜厚よりも十分に厚くすることで、ＨＶトランジスタ２０４のゲート絶縁膜１７１の実効膜厚を、ＬＶトランジスタ２０３のゲート絶縁膜１５１の実効膜厚よりも厚くすることが可能である。
【０１５８】
４）第２電極層の多層構造
図１６は、第２の浮遊ゲートが多層構造を有するセルトランジスタ２０１と、このようなセルトランジスタ２０１と共に製造された選択トランジスタ２０２、ＬＶトランジスタ２０３、及びＨＶトランジスタ２０４の例を示した側方断面図である。
【０１５９】
図１６(Ａ)では、図１２(Ａ)に示す１層の第２の浮遊ゲート１１４が、Ｎ層の第２の浮遊ゲート１１４1〜１１４Nと、Ｎ−１層のＩＦＤ膜１１９1〜１１９N-1とを含む積層構造２１１に置き換えられている。図１１の場合と同様である。
【０１６０】
図１６(Ａ)では更に、図１２(Ａ)に示す１層の第２電極層１４４が、Ｎ層の第２電極層１４４1〜１４４Nと、Ｎ−１層の絶縁膜１４９1〜１４９N-1とを含む積層構造２１２に置き換えられている。図１１の場合と同様である。
【０１６１】
また、図１６(Ｂ)では、図１２(Ｂ)に示す１層の第２電極層１６４が、Ｎ層の第２電極層１６４1〜１６４Nと、Ｎ−１層の絶縁膜１６９1〜１６９N-1とを含む積層構造２１３に置き換えられている。本実施形態のＬＶトランジスタ２０３は、図１２(Ｂ)に示すように、第２電極層１６４を１層のみ含んでいてもよいし、図１６(Ｂ)に示すように、Ｎ層の第２電極層１６４1〜１６４Nを含んでいてもよい。
【０１６２】
また、図１６(Ｃ)では、図１２(Ｃ)に示す１層の第２電極層１８４が、Ｎ層の第２電極層１８４1〜１８４Nと、Ｎ−１層の絶縁膜１８９1〜１８９N-1とを含む積層構造２１４に置き換えられている。本実施形態のＨＶトランジスタ２０４は、図１２(Ｃ)に示すように、第２電極層１８４を１層のみ含んでいてもよいし、図１６(Ｃ)に示すように、Ｎ層の第２電極層１８４1〜１８４Nを含んでいてもよい。
【０１６３】
図１６(Ｂ)において、第２電極層１６４1〜１６４Nはそれぞれ、第２の浮遊ゲート１１４1〜１１４Nと同じ材料層から形成される。また、絶縁膜１６９1〜１６９N-1はそれぞれ、ＩＦＤ膜１１９1〜１１９N-1と同じ材料層から形成される。
【０１６４】
同様に、図１６(Ｃ)において、第２電極層１８４1〜１８４Nはそれぞれ、第２の浮遊ゲート１１４1〜１１４Nと同じ材料層から形成される。また、絶縁膜１８９1〜１８９N-1はそれぞれ、ＩＦＤ膜１１９1〜１１９N-1と同じ材料層から形成される。
【０１６５】
このような構成には、セルトランジスタ２０１の第２の浮遊ゲートについて多層構造を採用する場合に、セルトランジスタ２０１を形成する工程を利用してＬＶトランジスタ２０３及びＨＶトランジスタ２０４も形成できるという利点がある。
【０１６６】
これにより、セルトランジスタ２０１を製造するための工程と、ＬＶトランジスタ２０３及びＨＶトランジスタ２０４を製造するための工程の多くを共通化できるため、これらのトランジスタ２０１，２０２，２０４を比較的少ない工程数で製造することが可能となる。
【０１６７】
なお、図１６(Ｂ)では、開口部ＨLが、第４絶縁膜１６７、第３電極層１６６、第３絶縁膜１６５、及び第２電極層１６４2〜１６４Nを貫通しており、第２電極層１６４1に到達している。しかしながら、この開口部ＨLは更に、第２電極層１６４1及び第２絶縁膜１６３を貫通し、第１電極層１６２に到達していても構わない。
【０１６８】
同様に、図１６(Ｃ)では、開口部ＨHが、第４絶縁膜１８７、第３電極層１８６、第３絶縁膜１８５、及び第２電極層１８４2〜１８４Nを貫通しており、第２電極層１８４1に到達している。しかしながら、この開口部ＨHは更に、第２電極層１８４1及び第２絶縁膜１８３を貫通し、第１電極層１８２に到達していても構わない。
【０１６９】
また、図１２から図１６のＬＶトランジスタ２０３には、複数の開口部ＨLを設けても構わない。また、各開口部ＨLの開口面積は、どのような値に設定しても構わない。
【０１７０】
同様に、図１２から図１６のＨＶトランジスタ２０４には、複数の開口部ＨHを設けても構わない。また、各開口部ＨHの開口面積は、どのような値に設定しても構わない。
【０１７１】
以上のように、本実施形態の周辺トランジスタは、第１の浮遊ゲートと同じ材料層から形成される第１電極層と、１層以上の第２の浮遊ゲートと同じ材料層から形成される１層以上の第２電極層と、第３の浮遊ゲートと同じ材料層から形成される第３電極層とを備えている。よって、本実施形態によれば、これらの浮遊ゲートを備えるセルトランジスタと共に製造するのに適した周辺トランジスタを提供することが可能となる。
【０１７２】
（第４実施形態）
図１７及び図１８は、第４実施形態の半導体記憶装置の製造方法を説明するための側方断面図である。本実施形態では、図９に示す半導体記憶装置を製造する方法の一例を説明する。
【０１７３】
まず、図１７(Ａ)に示すように、基板１０１上に、セルトランジスタ２０１及び選択トランジスタ２０２の材料となる第１絶縁膜３０１、第１電極層３０２、第１絶縁膜３０３、第２電極層３０４、第３絶縁膜３０５、第３電極層３０６、及び第４絶縁膜３０７を順に形成する。
【０１７４】
なお、本方法では、第３電極層３０６の形成工程と第４絶縁膜３０７の形成工程との間に、第１絶縁膜３０１、第１電極層３０２、第２絶縁膜３０３、第２電極層３０４、第３絶縁膜３０５、及び第３電極層３０６のＲＩＥ（Reactive Ion Etching）加工が行われる。この際に、基板１０１上に素子分離絶縁膜１２３（図５〜図７参照）が形成される。
【０１７５】
次に、図１７(Ｂ)に示すように、第４絶縁膜３０７上にマスク層３１１を形成し、マスク層３１１のパターニングを行う。マスク層３１１はここでは、レジスト膜である。次に、図１７(Ｂ)に示すように、マスク層３１１を利用したＲＩＥ加工により、基板１０１上における選択トランジスタ２０２の形成予定領域において、第４絶縁膜３０７、第３電極層３０６、及び第３絶縁膜３０５を貫通する開口部Ｈを形成する。次に、マスク層３１１を除去する。
【０１７６】
次に、図１７(Ｃ)に示すように、第４絶縁膜３０７上に、セルトランジスタ２０１及び選択トランジスタ２０２の材料となる第４電極層３０８を形成する。これにより、開口部Ｈに第４電極層３０８の一部が埋め込まれ、第２から第４電極層３０４，３０６，３０８が、開口部Ｈにより電気的に接続される。
【０１７７】
次に、図１８(Ａ)に示すように、第４電極層３０８上にマスク層３１２を形成し、マスク層３１２のパターニングを行う。マスク層３１２はここでは、レジスト膜である。
【０１７８】
次に、図１８(Ｂ)に示すように、マスク層３１２を利用して、第１絶縁膜３０１、第１電極層３０２、第１絶縁膜３０３、第２電極層３０４、第３絶縁膜３０５、第３電極層３０６、第４絶縁膜３０７、及び第４電極層３０８のＲＩＥ加工を行う。
【０１７９】
これにより、第１絶縁膜３０１、第１電極層３０２、第２絶縁膜３０３、第２電極層３０４、第３絶縁膜３０５、第３電極層３０６、第４絶縁膜３０７、及び第４電極層３０８からそれぞれ、ゲート絶縁膜１１１、第１の浮遊ゲート１１２、第１のＩＦＤ膜１１３、第２の浮遊ゲート１１４、第２のＩＦＤ膜１１５、第３の浮遊ゲート１１６、ゲート間絶縁膜１１７、及び制御ゲート１１８が形成され、基板１０１上にセルトランジスタ２０１が形成される（図１８(Ｂ)）。
【０１８０】
更には、第１絶縁膜３０１、第１電極層３０２、第１絶縁膜３０３、第２電極層３０４、第３絶縁膜３０５、第３電極層３０６、第４絶縁膜３０７、及び第４電極層３０８からそれぞれ、第１絶縁膜１４１、第１電極層１４２、第２絶縁膜１４３、第２電極層１４４、第３絶縁膜１４５、第３電極層１４６、第４絶縁膜１４７、及び第４電極層１４８が形成され、基板１０１上に選択トランジスタ２０２が形成される（図１８(Ｂ)）。
【０１８１】
その後、本方法では、拡散層１２１の形成、マスク層３１２の除去、層間絶縁膜１２２の形成等が行われる（図１８(Ｃ)）。更には、コンタクトプラグの形成や、配線層の形成が行われる。このようにして、半導体記憶装置が製造される。
【０１８２】
なお、ＬＶトランジスタ２０３やＨＶトランジスタ２０４も、第１絶縁膜３０１、第１電極層３０２、第１絶縁膜３０３、第２電極層３０４、第３絶縁膜３０５、第３電極層３０６、第４絶縁膜３０７、及び第４電極層３０８から形成可能である。
【０１８３】
これらのトランジスタ２０３，２０４を形成する場合、図１７(Ｂ)に示す工程では、開口部Ｈに加え、開口部ＨL及びＨVが形成される。また、ＬＶトランジスタ２０３の第１絶縁膜１６１や、ＨＶトランジスタ２０４の第１絶縁膜１８１を厚膜化する場合には、第１絶縁膜３０１の形成前に、第１絶縁膜１８１用の絶縁材層を形成する工程や、第１絶縁膜１６１用の絶縁材層を形成する工程を予め行っておく。
【０１８４】
以上のように、本実施形態では、セルトランジスタ２０１及び選択トランジスタ２０２を、共通の材料層である第１絶縁膜３０１、第１電極層３０２、第１絶縁膜３０３、第２電極層３０４、第３絶縁膜３０５、第３電極層３０６、第４絶縁膜３０７、及び第４電極層３０８から形成する。これにより、書き込み特性及び電荷保持特性に優れたセルトランジスタ２０１と、このようなセルトランジスタ２０１と共に製造するのに適した選択トランジスタ２０２とを具備する半導体記憶装置を実現することが可能となる。
【０１８５】
また、本実施形態の半導体記憶装置の製造方法は、上述したように、周辺トランジスタであるＬＶトランジスタ２０３及びＨＶトランジスタ２０４にも適用可能である。これにより、書き込み特性及び電荷保持特性に優れたセルトランジスタ２０１と、このようなセルトランジスタ２０２と共に製造するのに適した周辺トランジスタとを具備する半導体記憶装置を実現することが可能となる。
【０１８６】
以上、本発明の具体的な態様の例を、第１から第４実施形態により説明したが、本発明は、これらの実施形態に限定されるものではない。
【符号の説明】
【０１８７】
１０１  基板
１１１  ゲート絶縁膜（ＴＯＸ膜）
１１２  第１の浮遊ゲート
１１３  第１のＩＦＤ膜
１１４  第２の浮遊ゲート
１１５  第２のＩＦＤ膜
１１６  第３の浮遊ゲート
１１７  ゲート間絶縁膜（ＩＰＤ膜）
１１８  制御ゲート
１１９  ＩＦＤ膜
１２１  拡散層
１２２  層間絶縁膜
１２３  素子分離絶縁膜
１３１、１５１、１７１  ゲート絶縁膜
１３２、１５２、１７２  ゲート電極
１４１、１６１、１８１  第１絶縁膜
１４２、１６２、１８２  第１電極層
１４３、１６３、１８３  第２絶縁膜
１４４、１６４、１８４  第２電極層
１４５、１６５、１８５  第３絶縁膜
１４６、１６６、１８６  第３電極層
１４７、１６７、１８７  第４絶縁膜
１４８、１６８、１８８  第４電極層
１４９、１６９、１８９  絶縁膜
２０１  セルトランジスタ
２０２  選択トランジスタ
２０３  ＬＶトランジスタ
２０４  ＨＶトランジスタ
２１１、２１２、２１３、２１４  積層構造
３０１  第１絶縁膜
３０２  第１電極層
３０３  第２絶縁膜
３０４  第２電極層
３０５  第３絶縁膜
３０６  第３電極層
３０７  第４絶縁膜
３０８  第４電極層
３１１  マスク層
３１２  マスク層
【図１】
2012044059.tif 000003
【図２】
2012044059.tif 000004
【図３】
2012044059.tif 000005
【図４】
2012044059.tif 000006
【図５】
2012044059.tif 000007
【図６】
2012044059.tif 000008
【図７】
2012044059.tif 000009
【図８】
2012044059.tif 000010
【図９】
2012044059.tif 000011
【図１０】
2012044059.tif 000012
【図１１】
2012044059.tif 000013
【図１２】
2012044059.tif 000014
【図１３】
2012044059.tif 000015
【図１４】
2012044059.tif 000016
【図１５】
2012044059.tif 000017
【図１６】
2012044059.tif 000018
【図１７】
2012044059.tif 000019
【図１８】
2012044059.tif 000020