(57)【要約】【課題】トレンチゲート構造を構成するトレンチに対して交差するようにディープ層を形成する場合において、オン抵抗の低減を図る。【解決手段】ｐ型ディープ層１０を上部の方が下部よりも幅が狭くなる構造とする。例えば、ｐ型ディープ層１０を下層領域１０ａと上層領域１０ｂとにより構成し、上層領域１０ｂを下層領域１０ａよりも幅が狭くなるようにする。これにより、ｐ型ディープ層１０の上部周辺では、オン時にゲート電極９にゲート電圧を印加してチャネルが形成されたときに、チャネルの幅を広くすることができ、ｐ型ディープ層１０の幅をすべて一定、つまり下層領域１０ａと同じ幅で一定とした場合と比較してＪＦＥＴ領域の幅を広くすることができ、ＪＦＥＴ抵抗を低減することが可能となる。したがって、オン抵抗の低減を図ることが可能となる。【選択図】図１
2012169384.tif 000002
【特許請求の範囲】
【請求項１】
炭化珪素からなる第１または第２導電型の基板（１）と、
前記基板（１）の上に形成され、前記基板（１）よりも低不純物濃度とされた第１導電型の炭化珪素からなるドリフト層（２）と、
前記ドリフト層（２）の上に形成された第２導電型の炭化珪素からなるベース領域（３）と、
前記ベース領域（３）の上層部に形成され、前記ドリフト層（２）よりも高濃度の第１導電型の炭化珪素にて構成されたソース領域（４）と、
前記ベース領域（３）の上層部に形成され、前記ベース層（３）よりも高濃度の第２導電型の炭化珪素にて構成されたコンタクト領域（５）と、
前記ソース領域（４）の表面から前記ベース領域（３）よりも深くまで形成され、一方向を長手方向として形成されたトレンチ（６）と、
前記トレンチ（６）の内壁面に形成されたゲート絶縁膜（８）と、
前記トレンチ（６）内において、前記ゲート絶縁膜（８）の上に形成されたゲート電極（９）と、
前記ソース領域（４）および前記ベース領域（３）に電気的に接続されたソース電極（１１）と、
前記基板（１）の裏面側に形成されたドレイン電極（１３）とを備え、
前記ゲート電極（９）への印加電圧を制御することで前記トレンチ（６）の側面に位置する前記ベース領域（３）の表面部に反転型のチャネル領域を形成し、前記ソース領域（４）および前記ドリフト層（２）を介して、前記ソース電極（１１）および前記ドレイン電極（１３）の間に電流を流す反転型の半導体スイッチング素子を備えた炭化珪素半導体装置であって、
前記ベース領域（３）の下方に配置されると共に前記トレンチ（６）よりも深い位置まで形成され、前記トレンチ（６）の長手方向と交差する複数の第２導電型のディープ層（１０）を有し、
前記ディープ層（１０）は、該ディープ層（１０）の上部の方が該ディープ層（１０）の下部よりも幅が狭くされていることを特徴とする炭化珪素半導体装置。
【請求項２】
前記ディープ層（１０）は、該ディープ層（１０）が浅くなるに連れて幅がステップ状に狭くされていることを特徴とする請求項１に記載の炭化珪素半導体装置。
【請求項３】
前記ディープ層（１０）は、該ディープ層（１０）が浅くなるに連れて幅が徐々に狭くされていることを特徴とする請求項１に記載の炭化珪素半導体装置。
【請求項４】
前記ドリフト層（２）のうち隣り合う前記ディープ層（１０）の間に配置される部分には、該ドリフト層（２）のうち前記ディープ層（１０）よりも下方に位置している部分よりも高濃度とされた第１導電型の電流拡散層（２ａ）が形成されていることを特徴とする請求項１ないし３のいずれか１つに記載の炭化珪素半導体装置。
【請求項５】
前記トレンチ（６）の底部は、前記電流拡散層（２ａ）よりも深くされていることを特徴とする請求項４に記載の炭化珪素半導体装置。
【請求項６】
前記電流拡散層（２ａ）は、深さ方向において濃度分布が設けられており、該電流拡散層（２ａ）の不純物濃度は下部ほど薄く、かつ、上部ほど濃くされていることを特徴とする請求項４または５に記載の炭化珪素半導体装置。
【請求項７】
炭化珪素からなる第１または第２導電型の基板（１）上に、該基板（１）よりも低不純物濃度とされた第１導電型の炭化珪素からなるドリフト層（２）を形成する工程と、
前記ドリフト層（２）の表面にマスク（２０、２１）を配置した後、該マスク（２０、２１）を用いたイオン注入を行うことにより、前記ドリフト層（２）の表層部に第２導電型のディープ層（１０）を形成する工程と、
前記ディープ層（１０）および前記ドリフト層（２）の上に第２導電型の炭化珪素からなるベース領域（３）を形成する工程と、
前記ベース領域（３）内における該ベース領域（３）の表層部に第１導電型不純物をイオン注入することにより、前記ドリフト層（２）よりも高濃度の第１導電型の炭化珪素にて構成されたソース領域（４）を形成する工程と、
前記ベース領域（３）内における該ベース領域（３）の表層部に第２導電型不純物をイオン注入することにより、前記ベース領域（３）よりも高濃度の第２導電型の炭化珪素にて構成されたコンタクト領域（５）を形成する工程と、
前記ソース領域（４）の表面から前記ベース領域（３）を貫通して前記ドリフト層（２）に達し、かつ、前記ディープ層（１０）よりも浅く、一方向を長手方向とするトレンチ（６）を形成する工程と、
前記トレンチ（６）の表面にゲート絶縁膜（８）を形成する工程と、
前記トレンチ（６）内において、前記ゲート絶縁膜（８）の上にゲート電極（９）を形成する工程と、
前記ソース領域（４）および前記コンタクト領域（５）を介して前記ベース領域（３）に電気的に接続されるソース電極（１１）を形成する工程と、
前記基板（１）の裏面側にドレイン電極（１３）を形成する工程と、を含み、
前記ディープ層（１０）を形成する工程では、前記ベース領域（３）の下方に配置されると共に前記トレンチ（６）よりも深い位置まで、かつ、前記トレンチ（６）の長手方向と交差し、上部の方が下部よりも幅が狭くなるように前記ディープ層（１０）を形成することを特徴とする炭化珪素半導体装置の製造方法。
【請求項８】
前記ディープ層（１０）を形成する工程では、
前記ドリフト層（２）の表面にマスク（２０）を形成したのち、該マスク（２０）を部分的に開口させ、該マスク（２０）の上方から第２導電型不純物をイオン注入することで前記ディープ層（１０）のうちの第１領域（１０ａ）を形成する工程と、
前記ドリフト層（２）の表面にマスク（２１）を形成したのち、該マスク（２１）を部分的に開口させ、該マスク（２１）の上方から第２導電型不純物をイオン注入することで前記ディープ層（１０）のうちの前記第１領域（１０ａ）の上方に位置する第２領域（１０ｂ）を前記第１領域（１０ａ）よりも狭い幅で形成する工程とを含んでいることを特徴とする請求項７に記載の炭化珪素半導体装置の製造方法。
【請求項９】
前記第２領域（１０ｂ）を前記第１領域（１０ａ）よりも先に形成するようにし、前記第２領域（１０ｂ）を形成するためのイオン注入を行ったのち、前記マスク（２１）の開口部の開口端を後退させることで、前記第１領域（１０ａ）と対応する幅の開口部を有する前記マスク（２０）を形成し、該マスク（２０）を用いて、前記第１領域（１０ａ）を形成するためのイオン注入を行うことを特徴とする請求項８に記載の炭化珪素半導体装置の製造方法。
【請求項１０】
前記ドリフト層（２）のうち隣り合う前記ディープ層（１０）の間に配置される部分に、該ドリフト層（２）のうち前記ディープ層（１０）よりも下方に位置している部分よりも高濃度とした第１導電型の電流拡散層（２ａ）を形成する工程を有し、
前記ドリフト層（２）を形成する工程では、該ドリフト層（２）のうち前記電流拡散層（２ａ）を除く部分を形成する第１工程と、前記電流拡散層（２ａ）を形成する第２工程とを含み、
前記第１領域（１０ａ）を形成する工程は、前記第１工程を行ったのち、前記第２工程の前に行われることで、前記ドリフト層（２）のうち前記電流拡散層（２ａ）を除く部分に対して前記第１領域（１０ａ）を形成する工程であり、
前記第２領域（１０ｂ）を形成する工程は、前記第２工程を行ったのちに行われることで、前記電流拡散層（２ａ）に対して前記第２領域（１０ｂ）を形成する工程であることを特徴とする請求項８に記載の炭化珪素半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トレンチゲート構造の半導体スイッチング素子を有する炭化珪素（以下、ＳｉＣという）半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
ＳｉＣ半導体装置において、より大電流を流すには、チャネル密度を高くすることが有効である。このため、シリコントランジスタにおいて、トレンチゲート構造のＭＯＳＦＥＴが採用され実用化されている。このトレンチゲート構造は当然ＳｉＣ半導体装置にも適用できる構造であるが、ＳｉＣに応用する場合、大きな問題がある。すなわち、ＳｉＣは破壊電界強度がシリコンの１０倍あるため、ＳｉＣ半導体装置にはシリコンデバイスの１０倍近い電圧をかけた状態で使用される。そのため、ＳｉＣの中に入り込んだトレンチ内に形成されたゲート絶縁膜にもシリコンデバイスの１０倍の強度の電界がかかり、トレンチのコーナー部においてゲート絶縁膜が容易に破壊されてしまうという問題がある。
【０００３】
このような問題を解決するものとして、特許文献１において、ｐ型ベース領域の下方に、トレンチゲート構造を構成するトレンチに対して交差するようにストライプ状のｐ型ディープ層を形成したＳｉＣ半導体装置が提案されている。このＳｉＣ半導体装置では、各ｐ型ディープ層からｎ-型ドリフト層側に伸びる空乏層によって高電圧がゲート絶縁膜側に入り込み難くなるようにすることで、ゲート絶縁膜内での電界集中を緩和し、ゲート絶縁膜が破壊されることを防止している。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００９−１９４０６５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、上記特許文献１のようにｐ型ディープ層を設ける構造は、ゲート絶縁膜への電界集中を防ぐ上では効果的であるが、ｐ型ディープ層によって電流経路が狭められ、隣り合うｐ型ディープ層間においてＪＦＥＴ領域を形成するため、オン抵抗の上昇を招く。
【０００６】
本発明は上記点に鑑みて、トレンチゲート構造を構成するトレンチに対して交差するようにディープ層を形成する場合において、オン抵抗の低減を図ることができるＳｉＣ半導体装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
上記目的を達成するため、請求項１に記載の発明では、ベース領域（３）の下方に配置されると共にトレンチ（６）よりも深い位置まで形成され、トレンチ（６）の長手方向と交差する複数の第２導電型のディープ層（１０）を有し、ディープ層（１０）は、ディープ層（１０）の上部の方がディープ層（１０）の下部よりも幅が狭くされていることを特徴としている。
【０００８】
このように、ディープ層（１０）の上部の方が下部よりも幅が狭くなる構造としている。このため、ディープ層（１０）の上部周辺では、オン時にゲート電極（９）にゲート電圧を印加してチャネルが形成されたときに、ディープ層（１０）の上部においてチャネルの幅を広くすることができる。したがって、ディープ層（１０）の幅をすべて一定にした場合と比較してＪＦＥＴ領域の幅を広くすることができ、ＪＦＥＴ抵抗を低減することが可能となる。これにより、トレンチゲート構造を構成するトレンチ（６）に対して交差するようにディープ層（１０）を形成する場合において、隣り合うディープ層（１０）の間に構成されるＪＦＥＴ領域でのＪＦＥＴ抵抗を低減することができ、オン抵抗の低減を図ることが可能となる。
【０００９】
例えば、請求項２に記載したようにディープ層（１０）が浅くなるに連れて幅がステップ状に狭くされる構造や、請求項３に記載したようにディープ層（１０）が浅くなるに連れて幅が徐々に狭くされる構造を採用することができる。
【００１０】
請求項４に記載の発明では、ドリフト層（２）のうち隣り合うディープ層（１０）の間に配置される部分には、該ドリフト層（２）のうちディープ層（１０）よりも下方に位置している部分よりも高濃度とされた第１導電型の電流拡散層（２ａ）が形成されていることを特徴としている。
【００１１】
このように、電流拡散層（２ａ）を備えた構造とすることもできる。これにより、低抵抗な電流拡散層（２ａ）内においてより電流の流れる範囲が広がり、よりオン抵抗の低減を図ることが可能となる。
【００１２】
請求項５に記載の発明では、トレンチ（６）の底部は、電流拡散層（２ａ）よりも深くされていることを特徴としている。
【００１３】
このように、トレンチゲート構造の深さを電流拡散層（２ａ）よりも深い位置、つまりドリフト層（２）における比較的不純物濃度が低い箇所まで深くすることで、電界集中を緩和することが可能となる。これにより、電界集中によってゲート絶縁膜（８）が破壊されることをより防止することが可能となる。
【００１４】
請求項６に記載の発明では、電流拡散層（２ａ）は、深さ方向において濃度分布が設けられており、該電流拡散層（２ａ）の不純物濃度は下部ほど薄く、かつ、上部ほど濃くされていることを特徴としている。
【００１５】
このような構造では、電流拡散層（２ａ）の下部の不純物濃度が薄くされていることから、トレンチ（６）の底部が電流拡散層（２ａ）のうち比較的不純物濃度が低くされている箇所に位置することになる。このため、ゲート絶縁膜（８）への電界集中を緩和することが可能となる。その一方で、電流拡散層（２ａ）のうちの上部については不純物濃度が濃くされていることから、低抵抗な電流拡散層（２ａ）内においてより電流の流れる範囲を広げることができるため、オン抵抗の低減も図れる。したがって、電界集中によるゲート絶縁膜（８）の破壊防止と、オン抵抗の低減の両立を図ることが可能となる。
【００１６】
以上のようなＳｉＣ半導体装置は、例えば以下に示す製造方法によって製造される。例えば、請求項７に記載したように、ＳｉＣからなる第１または第２導電型の基板（１）上に、該基板（１）よりも低不純物濃度とされた第１導電型のＳｉＣからなるドリフト層（２）を形成する工程と、ドリフト層（２）の表面にマスク（２０、２１）を配置した後、該マスク（２０、２１）を用いたイオン注入を行うことにより、ドリフト層（２）の表層部に第２導電型のディープ層（１０）を形成する工程と、ディープ層（１０）およびドリフト層（２）の上に第２導電型のＳｉＣからなるベース領域（３）を形成する工程と、ベース領域（３）内における該ベース領域（３）の表層部に第１導電型不純物をイオン注入することにより、ドリフト層（２）よりも高濃度の第１導電型のＳｉＣにて構成されたソース領域（４）を形成する工程と、ベース領域（３）内における該ベース領域（３）の表層部に第２導電型不純物をイオン注入することにより、ベース領域（３）よりも高濃度の第２導電型のＳｉＣにて構成されたコンタクト領域（５）を形成する工程と、ソース領域（４）の表面からベース領域（３）を貫通してドリフト層（２）に達し、かつ、ディープ層（１０）よりも浅く、一方向を長手方向とするトレンチ（６）を形成する工程と、トレンチ（６）の表面にゲート絶縁膜（８）を形成する工程と、トレンチ（６）内において、ゲート絶縁膜（８）の上にゲート電極（９）を形成する工程と、ソース領域（４）およびコンタクト領域（５）を介してベース領域（３）に電気的に接続されるソース電極（１１）を形成する工程と、基板（１）の裏面側にドレイン電極（１３）を形成する工程と、を含み、ディープ層（１０）を形成する工程では、ベース領域（３）の下方に配置されると共にトレンチ（６）よりも深い位置まで、かつ、トレンチ（６）の長手方向と交差し、上部の方が下部よりも幅が狭くなるようにディープ層（１０）を形成するという製造方法により、請求項１に示したＳｉＣ半導体装置を製造できる。
【００１７】
この場合、請求項８に記載したように、ディープ層（１０）を形成する工程では、ドリフト層（２）の表面にマスク（２０）を形成したのち、該マスク（２０）を部分的に開口させ、該マスク（２０）の上方から第２導電型不純物をイオン注入することでディープ層（１０）のうちの第１領域（１０ａ）を形成する工程と、ドリフト層（２）の表面にマスク（２１）を形成したのち、該マスク（２１）を部分的に開口させ、該マスク（２１）の上方から第２導電型不純物をイオン注入することでディープ層（１０）のうちの第２領域（１０ｂ）を第１領域（１０ａ）よりも狭い幅で形成する工程とを行うことにより、請求項２に記載のＳｉＣ半導体装置を製造することができる。
【００１８】
この場合、請求項９に記載したように、第２領域（１０ｂ）を第１領域（１０ａ）よりも先に形成するようにし、第２領域（１０ｂ）を形成するためのイオン注入を行ったのち、エッチングによりマスク（２１）の開口部の開口端を後退させることで、第１領域（１０ａ）と対応する幅の開口部を有するマスク（２０）を形成し、このマスク（２０）を用いて、第１領域（１０ａ）を形成するためのイオン注入を行うようにすれば、第１領域（１０ａ）と第２領域（１０ｂ）を形成する際のマスク共通化を図ることが可能となる。また、エッチングにより後退させることにより第１領域（１０ａ）と対応する開口部を形成すれば、第２領域（１０ｂ）と第１領域（１０ａ）とをセルフアラインで形成でき、これらをマスクズレの影響無く形成することが可能となる。
【００１９】
さらに、請求項１０に記載したように、ドリフト層（２）のうち隣り合うディープ層（１０）の間に配置される部分に、該ドリフト層（２）のうちディープ層（１０）よりも下方に位置している部分よりも高濃度とした第１導電型の電流拡散層（２ａ）を形成する工程を行うようにし、ドリフト層（２）を形成する工程では、該ドリフト層（２）のうち電流拡散層（２ａ）を除く部分を形成する第１工程と、電流拡散層（２ａ）を形成する第２工程とを行い、第１領域（１０ａ）を形成する工程として、第１工程を行ったのち、第２工程の前に、ドリフト層（２）のうち電流拡散層（２ａ）を除く部分に対して第１領域（１０ａ）を形成する工程を行い、第２領域（１０ｂ）を形成する工程として、第２工程を行ったのち、電流拡散層（２ａ）に対して第２領域（１０ｂ）を形成する工程を行うことで、請求項４に記載のＳｉＣ半導体装置を製造することができる。
【００２０】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
【図面の簡単な説明】
【００２１】
【図１】本発明の第１実施形態にかかる反転型のトレンチゲート構造のＭＯＳＦＥＴの斜視断面図である。
【図２（ａ）】図１のＡ−Ａ断面図である。
【図２（ｂ）】図１のＢ−Ｂ断面図である。
【図２（ｃ）】図１のＣ−Ｃ断面図である。
【図２（ｄ）】図１のＤ−Ｄ断面図である。
【図３】トレンチゲート構造におけるゲート酸化膜８やゲート電極９などを省略して示したトレンチ６近傍の様子を示した部分斜視断面図である。
【図４】図１に示すトレンチゲート構造のＭＯＳＦＥＴの製造工程を示した断面図である。
【図５】図４に続くトレンチゲート構造のＭＯＳＦＥＴの製造工程を示した断面図である。
【図６】本発明の第２実施形態にかかるＳｉＣ半導体装置の斜視断面図である。
【図７】図６のＥ−Ｅ線においてｘｚ平面と平行に切断したときの断面図および図６中のＦ−Ｆ線においてｙｚ平面と平行に切断したときの断面図である。
【図８】本発明の第３実施形態にかかるＳｉＣ半導体装置の斜視断面図である。
【図９】図８のＧ−Ｇ線においてｘｚ平面と平行に切断したときの断面図および図８中のＨ−Ｈ線においてｙｚ平面と平行に切断したときの断面図である。
【図１０】図８に示すトレンチゲート構造のＭＯＳＦＥＴの製造工程を示した断面図である。
【図１１】図９に続くトレンチゲート構造のＭＯＳＦＥＴの製造工程を示した断面図である。
【図１２】本発明の第４実施形態にかかるＳｉＣ半導体装置の斜視断面図である。
【図１３】図１２のＩ−Ｉ線においてｘｚ平面と平行に切断したときの断面図および図１２中のＪ−Ｊ線においてｙｚ平面と平行に切断したときの断面図である。
【図１４】本発明の第５実施形態にかかるＳｉＣ半導体装置の斜視断面図である。
【図１５】図１４のＫ−Ｋ線においてｘｚ平面と平行に切断したときの断面図および図１４中のＬ−Ｌ線においてｙｚ平面と平行に切断したときの断面図である。
【発明を実施するための形態】
【００２２】
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、図中、同一符号を付してある。
【００２３】
（第１実施形態）
本発明の第１実施形態について説明する。ここではＳｉＣ半導体装置に備えられる素子として反転型のトレンチゲート構造のＭＯＳＦＥＴについて説明する。
【００２４】
図１は、本実施形態にかかるトレンチゲート構造のＭＯＳＦＥＴの斜視断面図である。この図は、ＭＯＳＦＥＴの１セル分を抽出したものに相当する。本図ではＭＯＳＦＥＴの１セル分しか記載していないが、図１に示すＭＯＳＦＥＴと同様の構造のＭＯＳＦＥＴが複数列隣り合うように配置されている。また、図２（ａ）〜図２（ｄ）は、図１のＭＯＳＦＥＴの断面図である。図２（ａ）は、図１中のＡ−Ａ線においてｘｚ平面と平行に切断したときの断面、図２（ｂ）は、図１中のＢ−Ｂ線においてｘｚ平面と平行に切断したときの断面、図２（ｃ）は、図１中のＣ−Ｃ線においてｙｚ平面と平行に切断したときの断面、図２（ｄ）は、図１中のＤ−Ｄ線においてｙｚ平面と平行に切断したときの断面である。
【００２５】
図１および図２（ａ）〜図２（ｄ）に示すＭＯＳＦＥＴは、ＳｉＣからなるｎ+型基板１が半導体基板として用いられている。ｎ+型基板１は、リン等のｎ型不純物濃度が例えば１．０×１０19／ｃｍ3とされ、厚さが３００μｍ程度とされている。このｎ+型基板１の表面には、リン等のｎ型不純物濃度が例えば３．０〜７．０×１０15／ｃｍ3で厚さ１０〜１５μｍ程度のＳｉＣからなるｎ-型ドリフト層２が形成されている。このｎ-型ドリフト層２の不純物濃度は深さ方向において一定であっても良いが、濃度分布に傾斜を付け、ｎ-型ドリフト層２のうちｎ+型基板１側の方がｎ+型基板１から離れる側よりも高濃度となるようにすると好ましい。例えば、ｎ-型ドリフト層２のうちｎ+型基板１の表面から３〜５μｍ程度の部分の不純物濃度が２．０×１０15／ｃｍ3程度他の部分よりも高くなるようにすると良い。このようにすると、ｎ-型ドリフト層２の内部抵抗を低減できるため、オン抵抗を低減することが可能となる。
【００２６】
このｎ-型ドリフト層２の表層部にはｐ型ベース領域３が形成されており、さらに、ｐ型ベース領域３の上層部分にはｎ+型ソース領域４およびｐ+型コンタクト層５が形成されている。
【００２７】
ｐ型ベース領域３は、ボロンもしくはアルミニウム等のｐ型不純物濃度が例えば５．０×１０16〜２．０×１０19／ｃｍ3、厚さ２．０μｍ程度で構成されている。ｎ+型ソース領域４は、表層部におけるリン等のｎ型不純物濃度（表面濃度）が例えば１．０×１０21／ｃｍ3、厚さ０．３μｍ程度で構成されている。ｐ+型コンタクト層５は、例えば表層部におけるボロンもしくはアルミニウム等のｐ型不純物濃度（表面濃度）が例えば１．０×１０21／ｃｍ3、厚さ０．３μｍ程度で構成されている。ｎ+型ソース領域４は、後述するトレンチゲート構造の両側に配置されており、ｐ+型コンタクト層５は、ｎ+型ソース領域４を挟んでトレンチゲート構造と反対側に備えられている。
【００２８】
また、ｐ型ベース領域３およびｎ+型ソース領域４を貫通してｎ-型ドリフト層２に達するように、例えば幅が１．４〜２．０μｍ、深さが２．０μｍ以上（例えば２．４μｍ）のトレンチ６が形成されている。このトレンチ６の側面と接するように上述したｐ型ベース領域３およびｎ+型ソース領域４が配置されている。
【００２９】
さらに、トレンチ６の内壁面はゲート酸化膜８にて覆われており、ゲート酸化膜８の表面に形成されたドープトＰｏｌｙ−Ｓｉにて構成されたゲート電極９により、トレンチ６内が埋め尽くされている。ゲート酸化膜８は、トレンチ６の内壁面を熱酸化することで形成されており、ゲート酸化膜８の厚みはトレンチ６の側面側と底部側共に１００ｎｍ程度となっている。
【００３０】
このようにして、トレンチゲート構造が構成されている。このトレンチゲート構造は、図１中のｙ方向を長手方向として延設されている。そして、複数のトレンチゲート構造が図１中のｘ方向に平行に並べられることでストライプ状とされている。また、上述したｎ+型ソース領域４およびｐ+型コンタクト層５もトレンチゲート構造の長手方向に沿って延設された構造とされている。
【００３１】
さらに、ｎ-型ドリフト層２のうちｐ型ベース領域３よりも下方位置において、トレンチゲート構造に対して交差する方向に延設されたｐ型ディープ層１０が形成されている。本実施形態の場合、ｐ型ディープ層１０は、トレンチゲート構造におけるトレンチ６の側面のうちチャネル領域が構成される部分に対する法線方向（図１中のｘ方向）、つまりトレンチ６の長手方向に対する垂直方向に延設され、それがトレンチ６の長手方向において複数本並べられて配置されている。このｐ型ディープ層１０は、トレンチ６の底部よりも深く形成されており、ｎ-型ドリフト層２の表面からの深さが例えば２．６〜３．０μｍ程度（ｐ型ベース領域３の底部からの深さが例えば０．６〜１．０μｍ）とされている。また、ｐ型ディープ層１０は、ｐ型ベース領域３と接することでｐ型ベース領域３と同電位に固定される。
【００３２】
図３は、トレンチゲート構造におけるゲート酸化膜８やゲート電極９などを省略して示したトレンチ６近傍の様子を示した部分斜視断面図である。図１や図２（ａ）〜図２（ｄ）および図３に示されるように、本実施形態のｐ型ディープ層１０は、第１領域に相当する下層領域１０ａと第２領域に相当する上層領域１０ｂというステップ状に幅を異ならせた領域を備えている。つまり、本実施形態では、深さ方向においてｐ型ディープ層１０の幅を変えており、上部の方が下部よりも幅が狭くなるようにしている。具体的には、下層領域１０ａではゲート酸化膜８内での電界集中を緩和して絶縁破壊を防止できるように耐圧を見込んで幅広に設定されており、上層領域１０ｂではＪＦＥＴ領域の幅を広くしてＪＦＥＴ抵抗を低減できるように下層領域１０ａよりも幅狭に設定されている。これら下層領域１０ａおよび上層領域１０ｂにより構成されるｐ型ディープ層１０の不純物濃度は、ゲート酸化膜８内での電界集中を緩和して絶縁破壊を防止できるように、耐圧を見込んでボロンもしくはアルミニウム等のｐ型不純物濃度が決められており、例えば１．０×１０17／ｃｍ3〜１．０×１０19／ｃｍ3とされている。
【００３３】
本実施形態では、これら下層領域１０ａと上層領域１０ｂとの境界の深さ、換言すれば上層領域１０ｂの下面の深さは、トレンチ６よりも深くされており、トレンチ６の側面から底部まで上層領域１０ｂが配置された構造とされている。このため、本実施形態の場合、ゲート電極９に対してゲート電圧を印加したときに、トレンチ６の側面にチャネルが形成されると、チャネルの幅はトレンチ６の最深部までｎ-型ドリフト層２のうち幅狭な上層領域１０ｂの間に位置する部分となり、下層領域１０ａの間に位置する部分よりも広くなる。このため、下層領域１０ａよりも幅狭な上層領域１０ｂを備えることにより、ｐ型ディープ層１０の幅をすべて下層領域１０ａと同じ幅にした場合と比較してＪＦＥＴ領域の幅を広くすることができ、ＪＦＥＴ抵抗を低減することが可能となる。
【００３４】
また、ｎ+型ソース領域４およびｐ+型コンタクト層５の表面やゲート電極９の表面には、ソース電極１１やゲート配線（図示せず）が形成されている。ソース電極１１およびゲート配線は、複数の金属（例えばＮｉ／Ａｌ等）にて構成されており、少なくともｎ型ＳｉＣ（具体的にはｎ+型ソース領域４やｎドープの場合のゲート電極９）と接触する部分はｎ型ＳｉＣとオーミック接触可能な金属で構成され、少なくともｐ型ＳｉＣ（具体的にはｐ+型コンタクト層５やｐドープの場合のゲート電極９）と接触する部分はｐ型ＳｉＣとオーミック接触可能な金属で構成されている。なお、これらソース電極１１およびゲート配線は、層間絶縁膜１２上に形成されることで電気的に絶縁されており、層間絶縁膜１２に形成されたコンタクトホールを通じてソース電極１１はｎ+型ソース領域４およびｐ+型コンタクト層５と電気的に接触させられ、ゲート配線はゲート電極９と電気的に接触させられている。
【００３５】
そして、ｎ+型基板１の裏面側にはｎ+型基板１と電気的に接続されたドレイン電極１３が形成されている。このような構造により、ｎチャネルタイプの反転型のトレンチゲート構造のＭＯＳＦＥＴが構成されている。
【００３６】
このような反転型のトレンチゲート構造のＭＯＳＦＥＴは、以下のように動作する。まず、ゲート電極９にゲート電圧を印加する前の状態では、ｐ型ベース領域３に反転層が形成されない。したがって、ドレイン電極１３に正の電圧を加えたとしても、ｎ型ソース領域４から電子はｐ型ベース領域３内に到達することはできず、ソース電極１１とドレイン電極１３との間に電流が流れない。
【００３７】
次に、オフ時（ゲート電圧＝０Ｖ、ドレイン電圧＝６５０Ｖ、ソース電圧＝０Ｖ）には、ドレイン電極１３に電圧を加えても逆バイアスになるため、ｐ型ベース領域３とｎ-型ドリフト層２の間より空乏層が広がる。このとき、ｐ型ベース領域３の濃度がｎ-型ドリフト層２より高いので、空乏層はほとんどｎ-型ドリフト層２側に広がる。例えば、ｐ型ベース領域３の不純物濃度をｎ-型ドリフト層２の不純物濃度の１０倍とした場合、ｐ型ベース領域３側に約０．７μｍ伸び、ｎ-型ドリフト層２側に約７．０μｍ伸びるが、ｐ型ベース領域３の厚みを２．０μｍと空乏層の伸び量よりも大きくしてあるため、パンチスルーしないようにできる。そして、ドレイン０Ｖの場合より空乏層が広がっているため、絶縁体として振舞う領域は更に広がっているので、ソース電極１１とドレイン電極１３との間に電流が流れない。
【００３８】
また、ゲート電圧が０Ｖになっているため、ドレイン−ゲート間にも電界がかかる。このため、ゲート酸化膜８の底部にも電界集中が発生し得る。しかしながら、トレンチ６よりも深いｐ型ディープ層１０を備えた構造としているため、ｐ型ディープ層１０とｎ-型ドリフト層２とのＰＮ接合部での空乏層がｎ-型ドリフト層２側に大きく伸びることになり、ドレイン電圧の影響による高電圧がゲート酸化膜８に入り込み難くなる。特に、耐圧を見込んでｐ型ディープ層１０の下層領域１０ａの幅を設定してあるため、より高電圧がゲート酸化膜８に入り込まないようにすることが可能となる。これにより、ゲート酸化膜８内での電界集中、特にゲート酸化膜８のうちのトレンチ６の底部での電界集中を緩和することが可能となり、ゲート酸化膜８が破壊されることを防止することが可能となる。
【００３９】
一方、オン時（ゲート電圧＝２０Ｖ、ドレイン電圧＝１Ｖ、ソース電圧＝０Ｖ）には、ゲート電極９にゲート電圧として２０Ｖが印加されるため、ｐ型ベース領域３のうちトレンチ６に接している表面にチャネルが形成される。このため、ソース電極１１から注入された電子はｎ+型ソース領域４からｐ型ベース領域３に形成されたチャネルを通った後、ｎ-型ドリフト層２に到達する。これにより、ソース電極１１とドレイン電極１３との間に電流を流すことができる。
【００４０】
さらに、本実施形態では、ｐ型ディープ層１０の上層領域１０ｂの幅を下層領域１０ａよりも狭くし、ｐ型ディープ層１０が浅くなるに連れて幅がステップ状に狭くなるようにしている。このため、オン時にゲート電極９にゲート電圧を印加してチャネルが形成されたときに、チャネルの幅を広くすることができる。すなわち、ｐ型ディープ層１０の上部周辺においては、チャネルの幅はｎ-型ドリフト層２のうち幅狭な上層領域１０ｂの間に位置する部分となるため、ｎ-型ドリフト層２のうち幅広な下層領域１０ａの間に位置する部分よりも広くなる。このため、チャネルの幅が広くなる。これにより、ｐ型ディープ層１０の幅をすべて下層領域１０ａと同じ幅にした場合と比較してＪＦＥＴ領域の幅を広くすることができ、ＪＦＥＴ抵抗を低減することが可能となる。
【００４１】
次に、図１に示すトレンチゲート構造のＭＯＳＦＥＴの製造方法について説明する。図４〜図５は、図１に示すトレンチゲート構造のＭＯＳＦＥＴの製造工程を示した断面図である。図４および図５中、左側に図１中のＢ−Ｂ線においてｘｚ平面と平行に切断した断面図（図２（ｂ）と対応する場所）を示してあり、右側に図１中のＤ−Ｄ線においてｙｚ平面と平行に切断した断面図（図２（ｄ）と対応する場所）を示してある。以下、これらの図を参照して説明する。
【００４２】
〔図４（ａ）に示す工程〕
まず、リン等のｎ型不純物濃度が例えば１．０×１０19／ｃｍ3で厚さ３００μｍ程度のｎ+型基板１を用意する。このｎ+型基板１の表面にリン等のｎ型不純物濃度が例えば３．０〜７．０×１０15／ｃｍ3で厚さ１５μｍ程度のＳｉＣからなるｎ-型ドリフト層２をエピタキシャル成長させる。
【００４３】
〔図４（ｂ）に示す工程〕
ｎ-型ドリフト層２の表面にＬＴＯなどで構成されるマスク２０を形成したのち、フォトリソグラフィ工程を経て、ｐ型ディープ層１０のうちの下層領域１０ａの形成予定領域においてマスク２０を開口させる。そして、マスク２０上からｐ型不純物（例えばボロンやアルミニウム）のイオン注入を行う。例えばボロンもしくはアルミニウム濃度が１．０×１０17／ｃｍ3〜１．０×１０19／ｃｍ3となるようにイオン注入を行っている。その後、マスク２０を除去する。
【００４４】
〔図４（ｃ）に示す工程〕
ｎ-型ドリフト層２の表面にＬＴＯなどで構成されるマスク２１を形成したのち、フォトリソグラフィ工程を経て、ｐ型ディープ層１０のうち上層領域１０ｂの形成予定領域においてマスク２１を開口させる。そして、マスク２１上からｐ型不純物（例えばボロンやアルミニウム）のイオン注入を行う。このときのイオン注入の濃度については、図４（ｂ）に示す工程と同様としている。この後、マスク２１を除去したのち、注入されたイオンを活性化する。
【００４５】
なお、ここでは下層領域１０ａを形成するためのｐ型不純物のイオン注入を行ったのちに、上層領域１０ｂを形成するためのｐ型不純物のイオン注入を行うようにしたが、これらの順番を逆にしても良い。また、上層領域１０ｂを形成するためのｐ型不純物のイオン注入を先に行う場合、そのときに使用したマスク２１を用いて、下層領域１０ａを形成することでマスク共通化を図ることもできる。例えば、上層領域１０ｂの形成後に、フッ酸などを用いたエッチングによってマスク２１に形成されている開口部の開口端を後退させ、開口部の幅を下層領域１０ａと対応する幅に変更する。そして、開口部の幅を変更したマスク２１を用いて、下層領域１０ａを形成するためのｐ型不純物のイオン注入を行う。このようにすれば、マスクの共通化を図ることができる。また、エッチングによりマスク２１の開口端を後退させることによって下層領域１０ａと対応する開口部を形成しているため、上層領域１０ｂと下層領域１０ａとをセルフアラインで形成でき、これらをマスクズレの影響無く形成することが可能となる。
【００４６】
〔図５（ａ）に示す工程〕
ｎ-型ドリフト層２の表面に、ボロンもしくはアルミニウム等のｐ型不純物濃度が例えば５．０×１０15〜５．０×１０16／ｃｍ3、厚さ２．０μｍ程度となるｐ型不純物層をエピタキシャル成長させることにより、ｐ型ベース領域３を形成する。
【００４７】
〔図５（ｂ）に示す工程〕
続いて、ｐ型ベース領域３の上に、例えばＬＴＯ等で構成されるマスク（図示せず）を成膜したのち、フォトリソグラフィ工程を経て、ｎ+型ソース領域４の形成予定領域上においてマスクを開口させる。その後、ｎ型不純物（例えば窒素）をイオン注入する。
【００４８】
さらに、先程使用したマスクを除去した後、再びマスク（図示せず）を成膜し、フォトリソグラフィ工程を経て、ｐ+型コンタクト層５の形成予定領域上においてマスクを開口させる。その後、ｐ型不純物（例えばボロンやアルミニウム）をイオン注入する。
【００４９】
そして、注入されたイオンを活性化することで、リン等のｎ型不純物濃度（表面濃度）が例えば１．０×１０21／ｃｍ3、厚さ０．３μｍ程度のｎ+型ソース領域４を形成すると共に、ボロンもしくはアルミニウム等のｐ型不純物濃度（表面濃度）が例えば１．０×１０21／ｃｍ3、厚さ０．３μｍ程度のｐ+型コンタクト層５を形成する。その後、マスクを除去する。
【００５０】
〔図５（ｃ）に示す工程〕
ｐ型ベース領域３、ｎ+型ソース領域４およびｐ+型コンタクト層５の上に、図示しないエッチングマスクを成膜したのち、トレンチ６の形成予定領域においてエッチングマスクを開口させる。そして、エッチングマスクを用いた異方性エッチングを行ったのち、必要に応じて等方性エッチングや犠牲酸化工程を行うことで、トレンチ６を形成する。この後、エッチングマスクを除去する。
【００５１】
この後の工程に関しては、従来と同様であるため図示しないが、まず、ゲート酸化膜形成工程を行うことにより、トレンチ６内を含む基板表面全面にゲート酸化膜８を形成する。具体的には、ウェット雰囲気を用いたパイロジェニック法によるゲート酸化（熱酸化）によりゲート酸化膜８を形成する。続いて、ゲート酸化膜８の表面にｎ型不純物をドーピングしたポリシリコン層を例えば６００℃の温度下で４４０ｎｍ程度成膜したのち、エッチバック工程等を行うことにより、トレンチ６内にゲート酸化膜８およびゲート電極９を残す。次に、層間絶縁膜１２を成膜したのち、層間絶縁膜１２をパターニングしてｎ+型ソース領域４やｐ+型コンタクト層５に繋がるコンタクトホールを形成すると共に、ゲート電極９に繋がるコンタクトホールを別断面に形成する。続いて、コンタクトホール内を埋め込むように電極材料を成膜したのち、これをパターニングすることでソース電極１１やゲート配線を形成する。また、ｎ+型基板１の裏面側にドレイン電極１３を形成する。これにより、図１に示したＭＯＳＦＥＴが完成する。
【００５２】
以上説明したように、本実施形態のＳｉＣ半導体装置によれば、ｐ型ディープ層１０を深さが浅くなるほどステップ状に幅が狭くなる構造としている。具体的には、ｐ型ディープ層１０を下層領域１０ａと上層領域１０ｂとにより構成し、上層領域１０ｂを下層領域１０ａよりも幅が狭くなるようにしている。このため、オン時にゲート電極９にゲート電圧を印加してチャネルが形成されたときに、ｐ型ディープ層１０の上部周辺において、チャネルの幅を広くすることができ、ｐ型ディープ層１０の幅をすべて一定、つまり下層領域１０ａと同じ幅で一定とした場合と比較してＪＦＥＴ領域の幅を広くすることができ、ＪＦＥＴ抵抗を低減することが可能となる。したがって、トレンチゲート構造を構成するトレンチ６に対して交差するようにｐ型ディープ層１０を形成する場合において、隣り合うｐ型ディープ層１０の間に構成されるＪＦＥＴ領域でのＪＦＥＴ抵抗を低減することができ、オン抵抗の低減を図ることが可能となる。
【００５３】
（第２実施形態）
本発明の第２実施形態について説明する。本実施形態のＳｉＣ半導体装置は、第１実施形態に対してｐ型ディープ層１０の構造を変更したものであり、基本構造に関しては第１実施形態と同様であるため、第１実施形態と異なっている部分に関してのみ説明する。
【００５４】
図６は、本実施形態にかかるＳｉＣ半導体装置の斜視断面図である。また、図７（ａ）は図６のＥ−Ｅ線においてｘｚ平面と平行に切断したときの断面図、図７（ｂ）は、図６中のＦ−Ｆ線においてｙｚ平面と平行に切断したときの断面図である。
【００５５】
図６および図７（ａ）、（ｂ）に示すように、本実施形態も、第１実施形態と同様に、ｐ型ディープ層１０の幅をｐ型ディープ層１０の深さ方向において変えて、ｐ型ディープ層１０の上部の方が下部よりも幅が狭くなるようにしている。具体的には、ｐ型ディープ層１０の底部の幅については耐圧を考慮した幅とし、そこからｐ型ディープ層１０の深さが浅くなるに連れて徐々に幅を縮小している。このような構成としても、第１実施形態のように、ｐ型ディープ層１０の底部の幅を広くして耐圧を確保しつつ、ｐ型ディープ層１０の上部の幅を狭くして、チャネルが広く形成されるようにすることが可能となり、電流経路を広げることが可能となる。したがって、隣り合うｐ型ディープ層１０の間に構成されるＪＦＥＴ領域でのＪＦＥＴ抵抗を更に低減することができ、よりオン抵抗の低減を図ることが可能となる。
【００５６】
なお、本実施形態の構造のＳｉＣ半導体装置の製造方法は、基本的には第１実施形態と同様であり、図４（ｂ）に示したｐ型ディープ層１０の形成の際に、マスク２１を用いて、斜めイオン注入によりｐ型不純物を注入し、ｐ型ディープ層１０が斜め方向に注入されるようにすれば良い。
【００５７】
（第３実施形態）
本発明の第３実施形態について説明する。本実施形態のＳｉＣ半導体装置も、第１実施形態に対してよりオン抵抗を低減できる構造としたものであり、基本構造に関しては第１実施形態と同様であるため、第１実施形態と異なっている部分に関してのみ説明する。
【００５８】
図８は、本実施形態にかかるＳｉＣ半導体装置の斜視断面図である。また、図９（ａ）は図８のＧ−Ｇ線においてｘｚ平面と平行に切断したときの断面図、図９（ｂ）は、図８中のＨ−Ｈ線においてｙｚ平面と平行に切断したときの断面図である。
【００５９】
図８および図９（ａ）、（ｂ）に示すように、本実施形態では、ｎ-型ドリフト層２のうちの表面側、つまりｎ+型基板１とは反対側においてｎ型不純物濃度を高濃度とすることで電流拡散層２ａを構成している。電流拡散層２ａは、オン時に電流の流れる範囲をより広げるために設けたものであり、電流拡散層２ａの不純物濃度は、例えば５．０×１０16〜１．５×１０17／ｃｍ3とされる。また、電流拡散層２ａの厚さは例えば０．３〜０．７μｍとされるが、本実施形態ではｐ型ディープ層１０の上層領域１０ｂの深さと等しくされている。
【００６０】
このような構造のＳｉＣ半導体装置には、オン時にゲート電極９にゲート電圧が印加されると、ｐ型ベース領域３のうちトレンチ６に接している表面にチャネルが形成され、ソース電極１１から注入された電子がｎ+型ソース領域４からｐ型ベース領域３に形成されたチャネルを通った後、ｎ-型ドリフト層２の電流拡散層２ａに到達する。これにより、低抵抗な電流拡散層２ａ内においてより電流の流れる範囲が広がり、トレンチゲート構造から離れた位置まで電流が流れるようになり、さらにオン抵抗を低減できる。
【００６１】
このように、ｐ型ディープ層１０を下層領域１０ａと上層領域１０ｂにて構成する場合において、電流拡散層２ａを備えた構造とすることもできる。これにより、よりオン抵抗の低減を図ることが可能となる。
【００６２】
次に、本実施形態の構造のＳｉＣ半導体装置の製造方法について説明する。図１０および図１１は、本実施形態にかかるＳｉＣ半導体装置の製造工程を示した断面図である。図１０および図１１中、左側に図８中のＧ−Ｇ線においてｘｚ平面と平行に切断した断面図（図９（ａ）と対応する場所）を示してあり、右側に図８中のＨ−Ｈ線においてｙｚ平面と平行に切断した断面図（図９（ｂ）と対応する場所）を示してある。これらの図を参照して、本実施形態のＳｉＣ半導体装置の製造方法について説明する。
【００６３】
まず、図１０（ａ）に示す工程でｎ+型基板１の表面にｎ-型ドリフト層２をエピタキシャル成長させる。このとき、ｎ-型ドリフト層２のうち電流拡散層２ａを除く部分を形成する（第１工程）。その後、図１０（ｂ）に示す工程でｎ-型ドリフト層２の表面にマスク２３を配置したのち、ｐ型ディープ層１０のうちの下層領域１０ａの形成予定領域においてマスク２０を開口させたのち、マスク２０上からｐ型不純物（例えばボロンやアルミニウム）のイオン注入を行う。
【００６４】
続いて、マスク２０を除去した後、図１０（ｃ）に示す工程において、例えばｎ型不純物濃度が５．０×１０16〜１．５×１０17／ｃｍ3、厚さが０．３〜０．７μｍの電流拡散層２ａを形成する（第２工程）。この後、電流拡散層２ａの表面にマスク２１を形成したのち、ｐ型ディープ層１０のうち上層領域１０ｂの形成予定領域においてマスク２１を開口させる。そして、マスク２１上からｐ型不純物（例えばボロンやアルミニウム）のイオン注入を行い、さらにマスク２１を除去したのち、注入されたイオンを活性化する。このようにして、電流拡散層２ａが部分的にｐ型に補償されることで上層領域１０ｂが形成され、先に形成されていた下層領域１０ａと繋がってｐ型ディープ層１０が構成される。
【００６５】
この後、図１１（ａ）〜（ｃ）に示す工程において、図５（ａ）〜（ｃ）に示す工程と同様の工程を行い、図８に示す本実施形態のＳｉＣ半導体装置が完成する。
【００６６】
（第４実施形態）
本発明の第４実施形態について説明する。本実施形態のＳｉＣ半導体装置は、第３実施形態に対してよりゲート酸化膜８での電界集中を緩和できる構造としたものであり、基本構造に関しては第３実施形態と同様であるため、第３実施形態と異なっている部分に関してのみ説明する。
【００６７】
図１２は、本実施形態にかかるＳｉＣ半導体装置の斜視断面図である。また、図１３（ａ）は図１２のＩ−Ｉ線においてｘｚ平面と平行に切断したときの断面図、図１３（ｂ）は、図１２中のＪ−Ｊ線においてｙｚ平面と平行に切断したときの断面図である。
【００６８】
図１２および図１３（ａ）、（ｂ）に示すように、本実施形態では、第３実施形態と同様にｎ-型ドリフト層２のうちの表面側に電流拡散層２ａを形成しつつ、さらにトレンチ６が電流拡散層２ａを突き抜け、トレンチ６の底部が電流拡散層２ａよりも深い位置まで形成されるようにしている。
【００６９】
このような構造のＳｉＣ半導体装置では、トレンチゲート構造が電流拡散層２ａよりも深い位置まで形成されることで、第３実施形態と比較して、ゲート酸化膜８への電界集中を緩和することが可能となる。具体的には、電流拡散層２ａは、ｎ-型ドリフト層２の中でも比較的不純物濃度を高くしたものであり、不純物濃度が高い箇所では電界集中が発生し易い。このため、トレンチゲート構造の深さを電流拡散層２ａよりも深い位置、つまりｎ-型ドリフト層２における比較的不純物濃度が低い箇所まで深くすることで、電界集中を緩和することが可能となる。これにより、電界集中によってゲート酸化膜８が破壊されることをより防止することが可能となる。
【００７０】
なお、このような構造のＳｉＣ半導体装置の製造方法についてはほぼ第３実施形態と同様であり、第３実施形態で説明した図１１（ｃ）の工程でのトレンチ６の形成深さを変更し、トレンチ６が電流拡散層２ａよりも深くなるようにするだけで良い。勿論、トレンチ６の形成深さを変更するのではなく、第３実施形態と比較して電流拡散層２ａの厚みを薄く設定しておくことでトレンチ６が電流拡散層２ａよりも深くなるようにしても良い。
【００７１】
（第５実施形態）
本発明の第５実施形態について説明する。本実施形態のＳｉＣ半導体装置は、第３実施形態に対して電流拡散層２ａの濃度を変更したものであり、基本構造に関しては第３実施形態と同様であるため、第３実施形態と異なっている部分に関してのみ説明する。
【００７２】
図１４は、本実施形態にかかるＳｉＣ半導体装置の斜視断面図である。また、図１５（ａ）は図１４のＫ−Ｋ線においてｘｚ平面と平行に切断したときの断面図、図１５（ｂ）は、図１４中のＬ−Ｌ線においてｙｚ平面と平行に切断したときの断面図である。
【００７３】
図１４および図１５（ａ）、（ｂ）に示すように、本実施形態では、第３実施形態と同様にｎ-型ドリフト層２のうちの表面側に電流拡散層２ａを形成しているが、電流拡散層２ａに濃度分布を設け、電流拡散層２ａのｎ型不純物濃度が下部ほど薄く、上部ほど濃くなるようにしている。
【００７４】
このような構造のＳｉＣ半導体装置では、電流拡散層２ａの下部のｎ型不純物濃度が薄くされていることから、トレンチ６の底部が電流拡散層２ａのうち比較的不純物濃度が低くされている箇所に位置することになる。このため、ゲート酸化膜８への電界集中を緩和することが可能となる。その一方で、電流拡散層２ａのうちの上部についてはｎ型不純物濃度が濃くされていることから、低抵抗な電流拡散層２ａ内においてより電流の流れる範囲を広げることができるため、オン抵抗の低減も図れる。したがって、電界集中によるゲート酸化膜８の破壊防止と、オン抵抗の低減の両立を図ることが可能となる。
【００７５】
なお、このような構造のＳｉＣ半導体装置の製造方法についてはほぼ第３実施形態と同様であり、第３実施形態で説明した図１０（ｃ）の工程での電流拡散層２ａを形成するためのエピタキシャル成長をｎ型不純物のドーピング量が徐々に増加するように変化させながら行うようにすれば良い。
【００７６】
また、このように電流拡散層２ａのｎ型不純物濃度について深さ方向に濃度分布をつける構造は、上記した第４実施形態に対して適用することもできる。
【００７７】
（他の実施形態）
（１）上記各実施形態では、ｐ型ディープ層１０の幅を上部が狭く、下部が広くする構造の一例を挙げ、第１、第３実施形態では、ｐ型ディープ層１０が浅くなるに連れて幅がステップ状に狭くなる形態、第２実施形態では、ｐ型ディープ層１０が浅くなるに連れて幅が徐々に狭くなる形態を説明した。しかしながら、これらは一例を示したに過ぎず、他の構造であっても、ｐ型ディープ層１０の幅を上部が狭く、下部が広くされていれば、ＪＦＥＴ抵抗の低減によるオン抵抗低減の効果を得ることができる。勿論、第１、第３実施形態で説明したような下層領域１０ａと上層領域１０ｂを有したステップ状にｐ型ディープ層１０の幅を変化させる構造についても、ステップ数をより多くの多段とすることも可能である。
【００７８】
（２）上記各実施形態では、ｐ型ディープ層１０をｘ方向に延設した場合について説明したが、各ｐ型ディープ層１０をトレンチ６の長手方向に対して斜め方向に交差する形状にしたり、Ｘ方向において複数に分割した形状としても良い。ｐ型ディープ層１０をトレンチ６の長手方向に対して斜め方向に交差する構造とする場合、等電位分布の偏りなどを抑制するために、トレンチ６の長手方向に対する垂直方向に伸びる線を対称線として、ｐ型ディープ層１０を線対称のレイアウトにするのが好ましい。
【００７９】
（３）上記各実施形態では、第１導電型をｎ型、第２導電型をｐ型としたｎチャネルタイプのＭＯＳＦＥＴを例に挙げて説明したが、各構成要素の導電型を反転させたｐチャネルタイプのＭＯＳＦＥＴに対しても本発明を適用することができる。また、上記説明では、トレンチゲート構造のＭＯＳＦＥＴを例に挙げて説明したが、同様のトレンチゲート構造のＩＧＢＴに対しても本発明を適用することができる。ＩＧＢＴは、上記各実施形態に対して基板１の導電型をｎ型からｐ型に変更するだけであり、その他の構造や製造方法に関しては上記各実施形態と同様である。
【００８０】
（４）上記各実施形態では、ゲート絶縁膜として熱酸化によるゲート酸化膜８を例に挙げて説明したが熱酸化によらない酸化膜もしくは窒化膜などを含むものであっても構わない。
【００８１】
（５）上記第３実施形態では、ＳｉＣ半導体装置の製造方法として、図１０および図１１に示す工程を行う場合について説明したが、基本的には第１実施形態と同様の工程を行い、図４（ａ）に示したｎ-型ドリフト層２の形成工程の最終段階で、成長時にドーピングされる不純物濃度を高くすることで電流拡散層２ａを形成するようにしても良い。この場合でも、図４（ｃ）に示した上層領域１０ｂを形成する際にイオン注入されるｐ型不純物濃度を第１実施形態と比較して高く設定しておくことで、図８に示した構造のＳｉＣ半導体装置を製造することができる。
【００８２】
また、上記第３実施形態では、第１実施形態のようにｐ型ディープ層１０を下層領域１０ａと上層領域１０ｂとによって構成する構造に対して電流拡散層２ａを形成する場合について説明したが、第２実施形態の構造に対して電流拡散層２ａを形成することもできる。
【符号の説明】
【００８３】
１            ｎ+型基板
２            ｎ-型ドリフト層
３            ｐ型ベース領域
４            ｎ+型ソース領域
５            ｐ+型コンタクト層
６            トレンチ
８            ゲート酸化膜
９            ゲート電極
１０          ｐ型ディープ層
１０ａ        下層領域
１０ｂ        上層領域
１１          ソース電極
１２          層間絶縁膜
１３          ドレイン電極
２０、２１    マスク
【図１】
2012169384.tif 000003
【図２（ａ）】
2012169384.tif 000004
【図２（ｂ）】
2012169384.tif 000005
【図２（ｃ）】
2012169384.tif 000006
【図２（ｄ）】
2012169384.tif 000007
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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