(57)【要約】【課題】入力信号のレベルが低電圧であっても、信号レベルの変換を高速かつ確実に行うことのできるレベルシフト回路を提供する。【解決手段】  実施形態のレベルシフト回路は、厚膜のＰＭＯＳトランジスタＴＰ１（ＴＰ２）および厚膜のＮＭＯＳトランジスタＴＮ１（ＴＮ２）からなる一対の相補回路を有し、厚膜のＮＭＯＳトランジスタＴＮ１（ＴＮ２）のゲートに入力された低電圧レベルの信号Ａ（／Ａ）を、厚膜のＰＭＯＳトランジスタＴＰ２（ＴＰ１）を介して昇圧し、高電圧レベルの信号Ｚ（／Ｚ）を出力する。この一対の相補回路のそれぞれの出力端子と接地端子ＧＮＤとの間には、ブースター回路１１（１２）がそれぞれ接続されている。ブースター回路１１（１２）は、高電圧レベルの出力信号／Ｚ（Ｚ）の立ち下りを加速する。【選択図】  図１
2012170034.tif 000002
【特許請求の範囲】
【請求項１】
厚膜のＰＭＯＳトランジスタおよび厚膜のＮＭＯＳトランジスタからなる一対の相補回路を有し、前記厚膜のＮＭＯＳトランジスタの各ゲートに入力された低電圧レベルの信号を、前記厚膜のＰＭＯＳトランジスタを介して昇圧し、高電圧レベルの信号を出力するレベルシフト回路であって、
前記一対の相補回路のそれぞれの出力端子と接地端子との間に、前記高電圧レベルの出力信号の立ち下りを加速するブースター回路がそれぞれ接続されている
ことを特徴とするレベルシフト回路。
【請求項２】
前記ブースター回路が、
一端が前記出力端子に接続され、前記一端へ印加された電圧を低下させた電圧を他端へ出力する第１のクランプ回路と、
一端が前記第１のクランプ回路の前記他端に接続され、他端が前記接地端子に接続された、前記厚膜のＮＭＯＳトランジスタよりもしきい値の低い薄膜のＮＭＯＳトランジスタと
を備え、
前記薄膜のＮＭＯＳトランジスタのゲート端子へ前記低電圧レベルの信号が入力される
ことを特徴とする請求項１に記載のレベルシフト回路。
【請求項３】
前記ブースター回路が、
一端が前記薄膜のＮＭＯＳトランジスタのドレイン端子に接続され、他端が前記接地端子に接続される第２のクランプ回路をさらに備える
ことを特徴とする請求項２に記載のレベルシフト回路。
【請求項４】
厚膜の第１のＰＭＯＳトランジスタおよび厚膜のＮＭＯＳトランジスタからなる一対の相補回路を有し、前記厚膜のＮＭＯＳトランジスタの各ゲートに入力された低電圧レベルの信号を、前記厚膜の第１のＰＭＯＳトランジスタを介して昇圧し、高電圧レベルの信号を出力するレベルシフト回路であって、
前記一対の相補回路のそれぞれの前記厚膜の第１のＰＭＯＳトランジスタと高電源電圧端子との間に接続され、ゲート端子へ前記低電圧レベルの信号が入力される厚膜の第２のＰＭＯＳトランジスタを備える
ことを特徴とするレベルシフト回路。
【請求項５】
前記一対の相補回路のそれぞれの出力端子と接地端子との間に、前記高電圧レベルの出力信号の立ち下りを加速するブースター回路がそれぞれ接続されている
ことを特徴とする請求項４に記載のレベルシフト回路。
【請求項６】
前記ブースター回路が、
一端が前記出力端子に接続され、前記一端へ印加された電圧を低下させた電圧を他端へ出力する第１のクランプ回路と、
一端が前記第１のクランプ回路の前記他端に接続され、他端が前記接地端子に接続された、前記厚膜のＮＭＯＳトランジスタよりもしきい値の低い薄膜のＮＭＯＳトランジスタと
を備え、
前記薄膜のＮＭＯＳトランジスタのゲート端子へ前記低電圧レベルの信号が入力される
ことを特徴とする請求項５に記載のレベルシフト回路。
【請求項７】
前記ブースター回路が、
一端が前記薄膜のＮＭＯＳトランジスタのドレイン端子に接続され、他端が前記接地端子に接続される第２のクランプ回路をさらに備える
ことを特徴とする請求項６に記載のレベルシフト回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、レベルシフト回路に関する。
【背景技術】
【０００２】
近年の半導体集積回路では、消費電力低減や素子の信頼性の観点から内部は低電圧の電源電圧が用いられる。一方、高電圧の電源電圧を用いる外部回路との間で信号を入出力する入出力部には、従来と同様の高電圧の電源電圧が用いられる。そのため、内部回路の信号を高電圧の外部回路へ出力する場合、信号レベルを低電圧から高電圧へ変換するレベルシフト回路が用いられる。
【０００３】
レベルシフト回路は、高電圧の信号を処理するため、その回路を構成するトランジスタに高耐圧の厚膜トランジスタが用いられる。厚膜トランジスタは、低電圧用の薄膜トランジスタに比べ、しきい値が高い。
【０００４】
一方、製造プロセスの微細化の進展とともに、半導体集積回路の内部回路の電源電圧は、より低電圧化される傾向にある。これにより、内部回路からレベルシフト回路へ入力される信号レベルがより低下し、厚膜のＮＭＯＳトランジスタのしきい値電圧との差が小さくなる。その分、厚膜のＮＭＯＳトランジスタは、オン電流が減少し、動作速度が低下する。最悪の場合、製造バラツキによりしきい値電圧が高く仕上がると、レベルシフト回路自体が動作しなくなるおそれもある。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００８−２１１３１７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
そこで、本発明が解決しようとする課題は、入力信号のレベルが低電圧であっても、信号レベルの変換を高速かつ確実に行うことのできるレベルシフト回路を提供することにある。
【課題を解決するための手段】
【０００７】
実施形態のレベルシフト回路は、厚膜のＰＭＯＳトランジスタおよび厚膜のＮＭＯＳトランジスタからなる一対の相補回路を有し、前記厚膜のＮＭＯＳトランジスタの各ゲートに入力された低電圧レベルの信号を、前記厚膜のＰＭＯＳトランジスタを介して昇圧し、高電圧レベルの信号を出力する。前記一対の相補回路のそれぞれの出力端子と接地端子との間に、ブースター回路がそれぞれ接続されている。ブースター回路は、前記高電圧レベルの出力信号の立ち下りを加速する。
【図面の簡単な説明】
【０００８】
【図１】本発明の第１の実施形態に係るレベルシフト回路の構成の例を示す回路図。
【図２】本発明の実施形態のクランプ回路の具体的な構成の例を示す回路図。
【図３】本発明の第２の実施形態に係るレベルシフト回路の構成の例を示す回路図。
【図４】本発明の第３の実施形態に係るレベルシフト回路の構成の例を示す回路図。
【図５】本発明の第４の実施形態に係るレベルシフト回路の構成の例を示す回路図。
【図６】本発明の第５の実施形態に係るレベルシフト回路の構成の例を示す回路図。
【発明を実施するための形態】
【０００９】
以下、本発明の実施の形態について図面を参照して説明する。なお、図中、同一または相当部分には同一の符号を付して、その説明は繰り返さない。
【００１０】
（第１の実施形態）
図１は、本発明の第１の実施形態に係るレベルシフト回路の構成の例を示す回路図である。
【００１１】
本実施形態のレベルシフト回路は、高電圧電源ＶＨＤで動作する一対の相補回路、すなわち、厚膜のＰＭＯＳトランジスタＴＰ１と厚膜のＮＭＯＳトランジスタＴＮ１からなる第１の相補回路および厚膜のＰＭＯＳトランジスタＴＰ２と厚膜のＮＭＯＳトランジスタＴＮ２からなる第２の相補回路を有している。
【００１２】
厚膜のＮＭＯＳトランジスタＴＮ１には、低電圧ＶＬＤレベルの信号Ａが入力され、厚膜のＮＭＯＳトランジスタＴＮ２には、信号Ａを低電圧電源ＶＬＤで動作するインバータＩＮＶ１で反転させた信号／Ａが入力される。すなわち、信号／Ａも、低電圧ＶＬＤレベルの信号である。
【００１３】
第１の相補回路の出力端子は厚膜のＰＭＯＳトランジスタＴＰ２のゲート端子へ接続され、第２の相補回路の出力端子は厚膜のＰＭＯＳトランジスタＴＰ１のゲート端子へ接続される。これにより、第１の相補回路と第２の相補回路は、スタチックラッチ回路を構成する。
【００１４】
また、本実施形態のレベルシフト回路では、第１の相補回路の出力端子と接地端子ＧＮＤとの間にブースター回路１１が接続され、第２の相補回路の出力端子と接地端子ＧＮＤとの間にブースター回路１２が接続されている。
【００１５】
ここで、まず、第１の相補回路と第２の相補回路で構成されるスタチックラッチ回路の動作について説明する。
【００１６】
いま、信号Ａが‘Ｈ’（ＶＬＤ）レベルへ変化し、厚膜のＮＭＯＳトランジスタＴＮ１がオンし、そのドレイン端子が‘Ｌ’（接地電位ＧＮＤ）レベルへ変化すると、厚膜のＰＭＯＳトランジスタＴＰ２がオンし、厚膜のＰＭＯＳトランジスタＴＰ２のドレイン端子が‘Ｈ’（ＶＨＤ）レベルへ変化する。そこで、この厚膜のＰＭＯＳトランジスタＴＰ２のドレイン端子、すなわち、第２の相補回路の出力端子の出力を高電圧ＶＨＤレベルの出力信号Ｚとする。
【００１７】
このとき、厚膜のＰＭＯＳトランジスタＴＰ１はオフし、厚膜のＰＭＯＳトランジスタＴＰ１のドレイン端子は‘Ｌ’レベルとなる。そこで、この厚膜のＰＭＯＳトランジスタＴＰ１のドレイン端子、すなわち、第１の相補回路の出力端子の出力を反転出力信号／Ｚとする。
【００１８】
一方、信号Ａが‘Ｌ’レベルへ変化すると、その反転信号／Ａが‘Ｈ’（ＶＬＤ）レベルへ変化する。これにより、厚膜のＮＭＯＳトランジスタＴＮ２がオンし、そのドレイン端子が‘Ｌ’レベルへ変化すると、厚膜のＰＭＯＳトランジスタＴＰ１がオンし、反転出力信号／Ｚが‘Ｈ’（ＶＨＤ）レベルへ変化する。また、出力信号Ｚは‘Ｌ’レベルへ変化する。
【００１９】
上述したように、厚膜のＮＭＯＳトランジスタＴＮ１（ＴＮ２）は、ゲート端子に低電圧ＶＬＤレベルの電圧が入力されるとオンし、出力信号／Ｚ（Ｚ）を、高電圧ＶＨＤレベルから接地電位ＧＮＤレベルへ引き下げようとする。ところが、厚膜のＮＭＯＳトランジスタＴＮ１（ＴＮ２）のしきい値Ｖｔｈ１は高いため、ゲート電圧ＶＬＤとしきい値電圧Ｖｔｈ１の差が小さい。例えば、ＶＬＤ＝０．９Ｖ、Ｖｔｈ１＝０．６Ｖとすると、その差（ＶＬＤ−Ｖｔｈ１）は、
ＶＬＤ−Ｖｔｈ１＝０．９−０．６＝０．３（Ｖ）
しかない。
【００２０】
そのため、厚膜のＮＭＯＳトランジスタＴＮ１（ＴＮ２）がオンしたときに流れるオン電流が少なく、出力信号／Ｚ（Ｚ）の立ち下りに時間がかかる。
【００２１】
そこで、本実施例では、第１の相補回路の出力端子と接地端子ＧＮＤとの間にブースター回路１１を接続し、第２の相補回路出力端子と接地端子ＧＮＤとの間にブースター回路１２を接続し、出力信号／Ｚ、Ｚの立ち下りを加速する。
【００２２】
ブースター回路１１（１２）は、低電圧ＶＬＤレベルの信号Ａ（／Ａ）が入力される薄膜のＮＭＯＳトランジスタＴＮ１１（ＴＮ１２）と、薄膜のＮＭＯＳトランジスタＴＮ１１（ＴＮ１２）のドレイン端子電圧を高電圧ＶＨＤレベルよりも低下させるクランプ回路ＣＬ１１（ＣＬ１２）とが、直列に接続されている。
【００２３】
薄膜のＮＭＯＳトランジスタＴＮ１１（ＴＮ１２）は、厚膜のＮＭＯＳトランジスタＴＮ１（ＴＮ２）がオンするときに同時にオンする。このとき、薄膜のＮＭＯＳトランジスタＴＮ１１（ＴＮ１２）のしきい値電圧Ｖｔｈ２は、厚膜のＮＭＯＳトランジスタＴＮ１（ＴＮ２）のしきい値Ｖｔｈ１よりも低いため、ゲート電圧としきい値電圧の差（ＶＬＤ−Ｖｔｈ２）は、厚膜のＮＭＯＳトランジスタＴＮ１（ＴＮ２）における差（ＶＬＤ−Ｖｔｈ１）よりも大きい。例えば、ＶＬＤ＝０．９Ｖ、Ｖｔｈ２＝０．４Ｖとすると、その差（ＶＬＤ−Ｖｔｈ２）は、
ＶＬＤ−Ｖｔｈ２＝０．９−０．４＝０．５（Ｖ）
である。
【００２４】
したがって、薄膜のＮＭＯＳトランジスタＴＮ１１、ＴＮ１２のオン電流は、厚膜のＮＭＯＳトランジスタＴＮ１、ＴＮ２のオン電流よりも大きい。これにより、厚膜のＮＭＯＳトランジスタＴＮ１、ＴＮ２単独の場合よりも、出力信号／Ｚ、Ｚの立ち下り時間を短くすることができる。
【００２５】
ただし、薄膜のＮＭＯＳトランジスタＴＮ１１、ＴＮ１２は、耐圧が低い。そのため、ブースター回路１１、１２を設け、薄膜のＮＭＯＳトランジスタＴＮ１１、ＴＮ１２のドレイン端子に印加される電圧を高電圧ＶＨＤよりも低くする。これにより、薄膜のＮＭＯＳトランジスタＴＮ１１、ＴＮ１２の耐圧を十分に確保することができ、酸化膜破壊などの信頼性上の問題を回避することができる。
【００２６】
図２に、クランプ回路ＣＬ１１、ＣＬ１２の具体的な回路例を示す。
【００２７】
図２（ａ）は、１段のＰＮダイオードＤ１を使用したものである。これにより、シリコン基板の場合、ダイオードの順方向電圧降下として、０．７Ｖ程度の電圧降下が得られる。図２（ｂ）は、２段のＰＮダイオードＤ１、Ｄ２を使用したものである。これにより、１．４Ｖ程度の電圧降下が得られる。図２（ｃ）、（ｄ）は、２段のＭＯＳトランジスタＴ１、Ｔ２をダイオード接続した例である。１段のＭＯＳトランジスタのしきい値を０．８Ｖとすると、１．６Ｖ程度の電圧降下が得られる。
【００２８】
このような本実施形態によれば、出力信号／Ｚ（Ｚ）の立ち下り時に、しきい値電圧が比較的低い薄膜のＮＭＯＳトランジスタＴＮ１１（ＴＮ１２）に、多くの電流を流すことができるので、出力信号／Ｚ（Ｚ）の立ち下り速度を速めることができる。
【００２９】
また、クランプ回路ＣＬ１１（ＣＬ１２）を接続して、薄膜のＮＭＯＳトランジスタＴＮ１１（ＴＮ１２）のドレイン端子に印加される電圧を低下させるので、低耐圧の薄膜トランジスタを使用しても、薄膜トランジスタの信頼性を確保することができる。
【００３０】
（第２の実施形態）
第１の実施形態のブースター回路１１（１２）の薄膜のＮＭＯＳトランジスタＴＮ１１（ＴＮ１２）は、入力信号Ａ（／Ａ）が‘Ｌ’レベルのときオフし、そのドレイン端子がフローティング状態となる。そのため、外部からの誘導などによりその電位が、想定以上に高くなることがある。また、スイッチング時の過渡状態のときにも、高電位となることがある。そこで、本実施の形態では、ブースター回路１１（１２）の薄膜のＮＭＯＳトランジスタＴＮ１１（ＴＮ１２）のドレイン端子の電位の上昇を抑制することのできるレベルシフト回路の例を示す。
【００３１】
図３は、本発明の第２の実施形態に係るレベルシフト回路の構成の例を示す回路図である。
【００３２】
本実施形態が第１の実施形態と異なる点は、第１の相補回路の出力端子と接地端子ＧＮＤとの間にブースター回路２１が接続され、第２の相補回路の出力端子と接地端子ＧＮＤとの間にブースター回路２２が接続される点である。
【００３３】
ブースター回路２１（２２）がブースター回路１１（１２）と異なる点は、薄膜のＮＭＯＳトランジスタＴＮ１１（ＴＮ１２）のドレイン端子と接地端子ＧＮＤとの間に、クランプ回路ＣＬ２１（ＣＬ２２）が接続されている点である。クランプ回路ＣＬ２１（ＣＬ２２）は、クランプ回路ＣＬ１１と同様の構成を有する回路である。
【００３４】
クランプ回路ＣＬ２１（ＣＬ２２）は、薄膜のＮＭＯＳトランジスタＴＮ１１（ＴＮ１２）のドレイン端子の電位が高くなって順方向バイアスが印加されたときのみ動作し、薄膜のＮＭＯＳトランジスタＴＮ１１（ＴＮ１２）のドレイン端子の電位が上昇しようとするのを抑制する。
【００３５】
このとき、クランプ回路ＣＬ２１（ＣＬ２２）は、必ずしも大きな電流を流す必要はない。したがって、その回路を構成する素子の寸法は小さくてよく、半導体チップ上の占有面積も比較的少なくて済む。
【００３６】
このような本実施形態によれば、クランプ回路ＣＬ２１（ＣＬ２２）により、薄膜のＮＭＯＳトランジスタＴＮ１１（ＴＮ１２）のドレイン端子の電位が偶発的に上昇することを防止することができる。これにより、より高い信頼性を確保することができる。
【００３７】
（第３の実施形態）
第１および第２の実施形態では、一対の相補回路に薄膜のＮＭＯＳトランジスタＴＮ１１、ＴＮ１２を付加することにより、出力信号／Ｚ、Ｚの立ち下りを加速する例を示した。ところで、出力信号／Ｚ（Ｚ）の立ち下り開始時には、厚膜のＰＭＯＳトランジスタＴＰ１（ＴＰ２）が未だオンしているため、厚膜のＰＭＯＳトランジスタＴＰ１（ＴＰ２）に流れる電流が大きいと、それだけ出力信号／Ｚ（Ｚ）の立ち下げに時間を要する。そこで、本実施形態では、厚膜のＰＭＯＳトランジスタＴＰ１、ＴＰ２に流れる電流を小さくして、出力信号／Ｚ、Ｚの立ち下りを加速する例を示す。
【００３８】
図４は、本発明の第３の実施形態に係るレベルシフト回路の構成の例を示す回路図である。
【００３９】
本実施形態のレベルシフト回路は、高電圧電源ＶＨＤで動作する一対の相補回路、すなわち、厚膜のＰＭＯＳトランジスタＴＰ１と厚膜のＮＭＯＳトランジスタＴＮ１からなる第１の相補回路および厚膜のＰＭＯＳトランジスタＴＰ２と厚膜のＮＭＯＳトランジスタＴＮ２からなる第２の相補回路を有している。
【００４０】
厚膜のＮＭＯＳトランジスタＴＮ１には、低電圧ＶＬＤレベルの信号Ａが入力され、厚膜のＮＭＯＳトランジスタＴＮ２には、信号Ａを反転させた低電圧ＶＬＤレベルの信号／Ａが入力される。
【００４１】
第１の相補回路の出力端子は厚膜のＰＭＯＳトランジスタＴＰ２のゲート端子へ入力され、第２の相補回路の出力端子は厚膜のＰＭＯＳトランジスタＴＰ１のゲート端子へ入力される。
【００４２】
また、本実施形態のレベルシフト回路は、第１の相補回路の厚膜のＰＭＯＳトランジスタＴＰ１と高電源電圧端子ＶＨＤとの間に接続され、ゲート端子へ低電圧ＶＬＤレベルの信号Ａが入力される厚膜のＰＭＯＳトランジスタＴＰ３と、第２の相補回路の厚膜のＰＭＯＳトランジスタＴＰ２と高電源電圧端子ＶＨＤとの間に接続され、ゲート端子へ低電圧ＶＬＤレベルの信号／Ａが入力される厚膜のＰＭＯＳトランジスタＴＰ４と、を備える。
【００４３】
本実施形態においても、第１の相補回路と第２の相補回路はスタチックラッチ回路を構成し、第１の相補回路の出力端子から高電圧ＶＨＤレベルの出力信号／Ｚが出力され、第２の相補回路の出力端子から高電圧ＶＨＤレベルの出力信号Ｚが出力される。
【００４４】
次に、本実施形態のレベルシフト回路における、出力信号／Ｚ（Ｚ）の立ち下り時の動作について説明する。
【００４５】
いま、信号Ａ（／Ａ）のレベルが、‘Ｌ’から‘Ｈ’（ＶＬＤレベル）へ遷移すると、厚膜のＮＭＯＳトランジスタＴＮ１（ＴＮ２）がオンし、出力信号／Ｚ（Ｚ）のレベルを引き下げようとする。
【００４６】
このとき、厚膜のＰＭＯＳトランジスタＴＰ１（ＴＰ２）は、未だオン状態である。したがって、もし、厚膜のＰＭＯＳトランジスタＴＰ１（ＴＰ２）が、直接、高電源電圧端子ＶＨＤに接続されていれば、厚膜のＰＭＯＳトランジスタＴＰ１（ＴＰ２）には、かなりの電流が流れることになる。
【００４７】
ところが、本実施形態では、厚膜のＰＭＯＳトランジスタＴＰ１（ＴＰ２）と高電源電圧端子ＶＨＤとの間に、厚膜のＰＭＯＳトランジスタＴＰ３（ＴＰ４）が挿入されている。この厚膜のＰＭＯＳトランジスタＴＰ３（ＴＰ４）のゲート端子には信号Ａ（／Ａ）が入力されている。したがって、信号Ａ（／Ａ）が‘Ｌ’レベルから‘Ｈ’（ＶＬＤ）レベルへ変化したとき、厚膜のＰＭＯＳトランジスタＴＰ３（ＴＰ４）のゲート端子には低電圧ＶＬＤが印加されるようになる。
【００４８】
高電圧ＶＨＤで動作する厚膜のＰＭＯＳトランジスタＴＰ３（ＴＰ４）にとって、低電圧ＶＬＤは、ゲート電圧としては中間レベルである。したがって、このとき、厚膜のＰＭＯＳトランジスタＴＰ３（ＴＰ４）は、弱いオン状態となる。そのため、このとき厚膜のＰＭＯＳトランジスタＴＰ３（ＴＰ４）に流れる電流は、完全なオン状態のときと比べて、かなり少ない。
【００４９】
この弱いオン状態となっている厚膜のＰＭＯＳトランジスタＴＰ３（ＴＰ４）に流れる電流が、オン状態の厚膜のＰＭＯＳトランジスタＴＰ１（ＴＰ２）へ流れる。したがって、高電源電圧端子ＶＨＤへ直結する場合よりも、厚膜のＰＭＯＳトランジスタＴＰ１（ＴＰ２）を流れる電流が減少する。すなわち、厚膜のＰＭＯＳトランジスタＴＰ３（ＴＰ４）は、厚膜のＰＭＯＳトランジスタＴＰ１（ＴＰ２）に流れる電流をリミットする働きをする。
【００５０】
厚膜のＰＭＯＳトランジスタＴＰ１（ＴＰ２）から流れ込む電流が少なくなれば、その分早く、厚膜のＮＭＯＳトランジスタＴＮ１（ＴＮ２）は、接地端子ＧＮＤへの電流の流し込みを完了することができる。すなわち、出力信号／Ｚ（Ｚ）の立ち下りを早く完了させることができる。
【００５１】
なお、信号Ａ（／Ａ）が‘Ｌ’レベルのときは、厚膜のＰＭＯＳトランジスタＴＰ３（ＴＰ４）は完全にオンするので、出力信号／Ｚ（Ｚ）の‘Ｈ’レベル出力動作には厚膜のＰＭＯＳトランジスタＴＰ３（ＴＰ４）は影響を及ぼさない。
【００５２】
このような本実施形態によれば、出力信号／Ｚ（Ｚ）の立ち下り遷移中に厚膜のＰＭＯＳトランジスタＴＰ１（ＴＰ２）から流れ込む電流を、厚膜のＰＭＯＳトランジスタＴＰ１（ＴＰ２）と高電源電圧端子ＶＨＤとの間に挿入された厚膜のＰＭＯＳトランジスタＴＰ３（ＴＰ４）によりリミットすることができるので、出力信号／Ｚ（Ｚ）を高速に立ち下げることができる。
【００５３】
（第４の実施形態）
図５は、本発明の第４の実施形態に係るレベルシフト回路の構成の例を示す回路図である。
【００５４】
本実施形態のレベルシフト回路は、第３の実施形態の第１の相補回路、第２の相補回路の出力端子に、第１の実施形態で示したブースター回路１１、ブースター回路１２を、それぞれに接続したものである。
【００５５】
したがって、本実施形態のレベルシフト回路では、出力信号／Ｚ、Ｚの立ち下げ動作に関し、第３の実施形態で示した厚膜のＰＭＯＳトランジスタＴＰ３、ＴＰ４による加速効果に加えて、薄膜のＮＭＯＳトランジスタＴＮ１１、ＴＮ１２による加速効果が得られる。
【００５６】
すなわち、本実施形態によれば、出力信号／Ｚ、Ｚを、より高速に立ち下げることができる。
【００５７】
（第５の実施形態）
図６は、本発明の第５の実施形態に係るレベルシフト回路の構成の例を示す回路図である。
【００５８】
本実施形態のレベルシフト回路は、第３の実施形態の第１の相補回路、第２の相補回路の出力端子に、第２の実施形態で示したブースター回路２１、ブースター回路２２を、それぞれに接続したものである。
【００５９】
したがって、本実施形態のレベルシフト回路では、出力信号／Ｚ、Ｚの立ち下げ動作に関し、第３の実施形態で示した厚膜のＰＭＯＳトランジスタＴＰ３、ＴＰ４による加速効果に加えて、薄膜のＮＭＯＳトランジスタＴＮ１１、ＴＮ１２による加速効果、および、クランプ回路ＣＬ２１（ＣＬ２２）による薄膜のＮＭＯＳトランジスタＴＮ１１（ＴＮ１２）のドレイン端子の偶発的な電位の上昇防止効果が、得られる。
【００６０】
すなわち、本実施形態によれば、出力信号／Ｚ、Ｚを、より高速に立ち下げることができるとともに、より高い信頼性を確保することができる。
【００６１】
以上説明した少なくとも１つの実施形態のレベルシフト回路によれば、入力信号のレベルが低電圧であっても、高電圧レベルへの変換を高速かつ確実に行うことができる。
【００６２】
また、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００６３】
１１、１２、２１、２２  ブースター回路
ＣＬ１１、ＣＬ１２、ＣＬ２１、ＣＬ２２  クランプ回路
ＴＮＶ１  インバータ
ＴＰ１〜ＴＰ４  厚膜のＰＭＯＳトランジスタ
ＴＮ１、ＴＮ２  厚膜のＮＭＯＳトランジスタ
ＴＮ１１、ＴＮ１２  薄膜のＮＭＯＳトランジスタ
【図１】
2012170034.tif 000003
【図２】
2012170034.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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