(57)【要約】【課題】回路規模及び／又は消費電力を従来よりも低減しながら、倍精度の計測を行うカウンター回路を実現する。【解決手段】このカウンター回路は、計測期間において、クロック信号の立ち上がりエッジに同期してパルス数をカウントすることにより、第１カウント値を生成する第１の回路と、計測期間において、クロック信号の立ち下がりエッジに同期してパルス数をカウントすることにより、第２カウント値を生成する第２の回路と、計測期間におけるクロック信号の立ち上がりエッジと立ち下がりエッジとの前後関係を表すフラグ情報を保持する第３の回路と、フラグ情報に従って第１カウント値及び第２カウント値をデコードすることにより、クロック信号の周期に対して倍精度の計測カウント値を出力する第４の回路とを含む。【選択図】図１
2012169891.tif 000002
【特許請求の範囲】
【請求項１】
設定された計測期間においてクロック信号のパルス数をカウントするカウンター回路であって、
前記計測期間において、前記クロック信号の立ち上がりエッジに同期してパルス数をカウントすることにより、第１カウント値を生成する第１の回路と、
前記計測期間において、前記クロック信号の立ち下がりエッジに同期してパルス数をカウントすることにより、第２カウント値を生成する第２の回路と、
前記計測期間における前記クロック信号の立ち上がりエッジと立ち下がりエッジとの前後関係を表すフラグ情報を保持する第３の回路と、
前記フラグ情報に従って前記第１カウント値及び前記第２カウント値をデコードすることにより、前記クロック信号の周期に対して倍精度の計測カウント値を出力する第４の回路と、
を具備するカウンター回路。
【請求項２】
前記第１カウント値又は前記第２カウント値は、Ｎビット（Ｎは２以上の整数）のカウント値であり、
Ｎビットの前記第１カウント値と前記第２カウント値の最下位ビットとを結合した（Ｎ＋１）ビットの第１結合カウント値、又は、Ｎビットの前記第２カウント値と前記第１カウント値の最下位ビットとを結合した（Ｎ＋１）ビットの第２結合カウント値に基づいて、前記第４の回路が、前記第１結合カウント値又は前記第２結合カウント値の少なくとも下位２ビットをデコードする、請求項１記載のカウンター回路。
【請求項３】
前記第４の回路が、前記計測期間における前記クロック信号の最初の立ち上がりエッジが最初の立ち下がりエッジよりも前である場合に、前記第１結合カウント値の下位２ビット「０、０」を「０、０」にデコードし、下位２ビット「１、０」を「０、１」にデコードし、下位２ビット「１、１」を「１、０」にデコードし、下位２ビット「０、１」を「−１、１」にデコードし、前記計測期間における前記クロック信号の最初の立ち上がりエッジが最初の立ち下がりエッジよりも後である場合に、前記第１結合カウント値の下位２ビット「０、０」を「０、０」にデコードし、下位２ビット「０、１」を「０、１」にデコードし、下位２ビット「１、１」を「１、０」にデコードし、下位２ビット「１、０」を「１、１」にデコードする、請求項２記載のカウンター回路。
【請求項４】
前記第１の回路が、前記クロック信号の立ち上がりエッジに同期して出力信号を変化させる第１のフリップフロップを含み、
前記第２の回路が、前記クロック信号の立ち下がりエッジに同期して出力信号を変化させる第２のフリップフロップを含み、
前記第３の回路が、前記第１のフリップフロップの出力信号と前記第２のフリップフロップの出力信号との排他的論理和を求める排他的論理和回路と、前記計測期間における前記クロック信号の立ち上がりエッジに同期して前記排他的論理和回路の出力信号をラッチする第３のフリップフロップとを含む、請求項１〜３のいずれか１項記載のカウンター回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、設定された計測期間においてクロック信号のパルス数をカウントするために用いられるカウンター回路等に関する。
【背景技術】
【０００２】
例えば、センサー素子として水晶振動子を用いる圧力計測制御回路においては、水晶振動子を用いた発振動作によって得られるセンサーパルス信号を任意の分周比で分周して分周信号を生成した後に、分周信号のパルス幅によって定まる計測期間において基準クロック信号のパルス数をカウントすることにより分周信号のパルス幅を求め、分周信号のパルス幅に基づいて圧力の計測値を求めることが行われている。
【０００３】
ここで、計測精度（解像度）を向上させるためには、基準クロック信号の周波数を高めることが考えられる。例えば、ＰＬＬ（フェーズ・ロックド・ループ）回路を用いて基準クロック信号を逓倍処理することにより高い周波数のクロック信号を生成し、そのパルス数をカウントすることが考えられる。
【０００４】
しかしながら、高精度の計測値を取得するために、ＰＬＬ回路を用いたり、あるいは、その他の方法によって高い周波数のクロック信号を生成することは、圧力計測制御回路やシステム全体の構成の複雑化を招き、設計の負担増、コストアップ、消費電流増加等に直結する。そこで、基準クロック信号の周波数を高めることなく、計測精度を向上させることが望まれる。
【０００５】
関連する技術として、特許文献１には、サンプリングクロック信号（基準クロック信号）の周波数を変えずに、サンプリングクロック信号の１／２周期の精度、即ち、従来回路の倍の精度で、被測定パルスのパルス幅を計測し得るパルス幅計測用カウンター回路が開示されている。
【０００６】
特許文献１の図１及び図３に示されているように、このパルス幅計測用カウンター回路は、被測定パルス２１がハイレベル又はローレベルである期間（パルス幅ＰＷの期間）にのみ作動し、この期間の長さより十分短い所定の周期を持つサンプリングクロック信号２２に同期し、且つサンプリングクロック信号の周波数を１／２に分周した信号を出力する初段分周手段と、前段の分周手段の出力信号に同期し、且つこの出力信号の周波数を１／２に分周した信号を出力する１つ又は複数の後段分周手段（Ｄフリップフロップ２〜４等）とを、順次、縦続に接続してなり、上記期間の終端における各分周手段の出力信号（カウンター出力Ｃ０〜Ｃ３等）から被測定パルスのパルス幅を計測するカウンター回路であって、初段分周手段を、サンプリングクロック信号の立ち上がりで作動する第１の初段分周手段（Ｄフリップフロップ１１）と、サンプリングクロック信号の立ち下がりで作動する第２の初段分周手段（Ｄフリップフロップ１２）との２つに分け、これら２つの初段分周手段の出力信号を合成して、サンプリングクロック信号に同期し且つサンプリングクロック信号と同一の周波数の信号を出力し、２つの初段分周手段の出力信号の一方が存在しないときは、存在する他方の出力信号に相当する信号を出力する信号合成手段を介して、後段分周手段を、順次、縦続に接続することを特徴とする。
【０００７】
また、特許文献２には、クロック周波数を高くすることなく、カウント精度を上げることができると共に、カウンター部の消費電流の大幅な増加を抑えることのできるカウンター装置が開示されている。
【０００８】
特許文献２の図１及び図２に示されているように、このカウンター装置は、信号が共通に入力され、この信号の所定レベル期間をクロック信号（基準クロック信号）を用いてカウントする複数のカウンター手段（カウンター部１及び２）と、それらのカウンター手段に互いにタイミングのずれたクロック信号を供給するクロック供給手段（インバーター５）と、それらのカウンター手段のカウント値を加算する加算手段（加算器６）とを設けたことを特徴とする。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開平１０−２８０４８号公報（第３頁、図１、図３）
【特許文献２】特開２００１−２９８３６０号公報（第２頁、図１、図２）
【発明の概要】
【発明が解決しようとする課題】
【００１０】
特許文献１及び特許文献２によれば、基準クロック信号の周波数を高めることなく、従来回路の倍の精度で被測定パルスのパルス幅を計測することができる。しかしながら、特許文献１においては、サンプリングクロック信号又はそれと同一の周波数の信号に同期して出力信号を変化させる３つの分周手段（図１のＤフリップフロップ１１、１２、及び、２）が用いられるので、消費電力の増加を招いてしまう。また、特許文献２においては、同一ビット数の複数のカウンター手段（図１のカウンター部１及び２）が用いられるので、回路規模及び消費電力の増加を招いてしまう。
【課題を解決するための手段】
【００１１】
本発明の１つの観点に係るカウンター回路は、設定された計測期間においてクロック信号のパルス数をカウントするカウンター回路であって、計測期間において、クロック信号の立ち上がりエッジに同期してパルス数をカウントすることにより、第１カウント値を生成する第１の回路と、計測期間において、クロック信号の立ち下がりエッジに同期してパルス数をカウントすることにより、第２カウント値を生成する第２の回路と、計測期間におけるクロック信号の立ち上がりエッジと立ち下がりエッジとの前後関係を表すフラグ情報を保持する第３の回路と、フラグ情報に従って第１カウント値及び第２カウント値をデコードすることにより、クロック信号の周期に対して倍精度の計測カウント値を出力する第４の回路とを含む。
【００１２】
本発明の１つの観点によれば、クロック信号に同期して出力信号を変化させるのは第１の回路及び第２の回路のみであり、しかも、第１の回路と第２の回路との内の一方は１ビットのカウント値を生成すればよいので、従来よりも回路規模及び／又は消費電力を低減しながら倍精度の計測を行うカウンター回路を実現することができる。従って、設計容易性の向上、消費電力の削減、及び／又は、コストの低減等において有利となる。
【００１３】
ここで、第１カウント値又は第２カウント値がＮビット（Ｎは２以上の整数）のカウント値であり、Ｎビットの第１カウント値と第２カウント値の最下位ビットとを結合した（Ｎ＋１）ビットの第１結合カウント値、又は、Ｎビットの第２カウント値と第１カウント値の最下位ビットとを結合した（Ｎ＋１）ビットの第２結合カウント値に基づいて、第４の回路が、第１結合カウント値又は第２結合カウント値の少なくとも下位２ビットをデコードするようにしても良い。例えば、第１結合カウント値の下位２ビットがデコードされる場合には、第１カウント値の上位（Ｎ−１）ビットを、デコードせずに、計測カウント値の上位（Ｎ−１）ビットとして用いることができる。
【００１４】
また、第４の回路は、計測期間におけるクロック信号の最初の立ち上がりエッジが最初の立ち下がりエッジよりも前である場合に、第１結合カウント値の下位２ビット「０、０」を「０、０」にデコードし、下位２ビット「１、０」を「０、１」にデコードし、下位２ビット「１、１」を「１、０」にデコードし、下位２ビット「０、１」を「−１、１」にデコードし、計測期間におけるクロック信号の最初の立ち上がりエッジが最初の立ち下がりエッジよりも後である場合に、第１結合カウント値の下位２ビット「０、０」を「０、０」にデコードし、下位２ビット「０、１」を「０、１」にデコードし、下位２ビット「１、１」を「１、０」にデコードし、下位２ビット「１、０」を「１、１」にデコードするようにしても良い。このように、デコード動作の内容が比較的簡単である場合には、第１結合カウント値の下位２ビットと、第３の回路に保持されているフラグ情報とを、ＩＣ設計においてＤＦＴ（Design For Testability：テスト容易化設計）によるスキャン化の対象とすることが可能となり、出荷選別の際におけるテスト容易性が向上する。
【００１５】
以上において、第１の回路が、クロック信号の立ち上がりエッジに同期して出力信号を変化させる第１のフリップフロップを含み、第２の回路が、クロック信号の立ち下がりエッジに同期して出力信号を変化させる第２のフリップフロップを含み、第３の回路が、第１のフリップフロップの出力信号と第２のフリップフロップの出力信号との排他的論理和を求める排他的論理和回路と、計測期間におけるクロック信号の立ち上がりエッジに同期して排他的論理和回路の出力信号をラッチする第３のフリップフロップとを含むようにしても良い。その場合には、第３の回路の構成を比較的簡単にすることができる。
【図面の簡単な説明】
【００１６】
【図１】本発明の一実施形態に係るカウンター回路を用いた圧力計測制御回路の図。
【図２】図１に示す圧力計測制御回路のカウント動作を示すタイミングチャート。
【図３】図１に示す圧力計測制御回路のカウント動作を示すタイミングチャート。
【図４】図１に示すデコーダーのデコード動作を説明するための図。
【図５】図１に示すデコーダーのデコード動作を説明するための図。
【図６】図１に示すエッジ情報保持回路の第２の回路例を示す図。
【図７】図１に示すエッジ情報保持回路の第３の回路例を示す図。
【図８】図１に示すエッジ情報保持回路の第４の回路例を示す図。
【図９】図１に示すエッジ情報保持回路の第５の回路例を示す図。
【発明を実施するための形態】
【００１７】
以下、本発明の実施形態について、図面を参照しながら詳しく説明する。なお、同一の構成要素には同一の参照符号を付して、重複する説明を省略する。
図１は、本発明の一実施形態に係るカウンター回路を用いた圧力計測制御回路の一部の構成を示す図である。この圧力計測制御回路は、センサー素子として水晶振動子を用いており、水晶振動子を用いた発振動作によって得られるセンサーパルス信号（センサークロック信号）ＳＣＫを入力し、センサークロック信号ＳＣＫによって定まる計測期間において基準クロック信号ＲＣＫのパルス数をカウントし、このカウント値に基づいて圧力の計測値を求める。
【００１８】
図１には、センサークロック信号ＳＣＫのパルス数をカウントするゲートカウンター１０と、ゲートカウンター１０から出力されるカウント値に基づいて計測期間を設定する計測期間設定回路２０と、計測期間設定回路２０によって設定された計測期間において基準クロック信号ＲＣＫのパルス数をカウントする計測カウンター３０とが示されている。
【００１９】
ゲートカウンター１０は、例えば、１８ビットのトグルカウンター（本実施形態においては、アップカウンター）として構成される。ゲートカウンター１０のセット端子ＳＥＴに入力されるゲートカウンターイネーブル信号ＧＣＥがローレベルに非活性化されている間に、ゲートカウンター１０のカウント値の最下位ビットＢＩＴ０〜最上位ビットＢＩＴ１７がハイレベルにセットされる。ゲートカウンターイネーブル信号ＧＣＥがハイレベルに活性化されると、ゲートカウンター１０のカウント値の最下位ビットＢＩＴ０〜最上位ビットＢＩＴ１７が一旦ローレベルとなって、ゲートカウンター１０が、センサークロック信号ＳＣＫのパルス数のカウントを開始する。ゲートカウンター１０は、第１番目のパルスをカウントすると、カウント値の最下位ビットＢＩＴ０をハイレベルに変化させ、２の１７乗番目のパルスをカウントすると、カウント値の最上位ビットＢＩＴ１７をハイレベルに変化させ、２の１８乗番目のパルスをカウントすると、カウント値の最上位ビットＢＩＴ１７をローレベルに変化させる。カウント値の最下位ビットＢＩＴ０及び最上位ビットＢＩＴ１７は、計測期間設定回路２０に供給される。
【００２０】
計測期間設定回路２０は、２つのＤフリップフロップＤＦ２１及びＤＦ２２を含んでいる。ＤフリップフロップＤＦ２１及びＤＦ２２は、ゲートカウンターイネーブル信号ＧＣＥがローレベルに非活性化されている間に、出力信号をローレベルにリセットする。ゲートカウンターイネーブル信号ＧＣＥがハイレベルに活性化された後に、ゲートカウンター１０のカウント値の最下位ビットＢＩＴ０がローレベルに変化すると、ＤフリップフロップＤＦ２１は、データ入力端子Ｄに入力されるハイレベル（電源電位ＶＤＤ）の信号をラッチして、出力端子Ｑからハイレベルのカウント開始信号ＣＳＴを出力する。その後、ゲートカウンター１０のカウント値の最上位ビットＢＩＴ１７がローレベルに変化すると、ＤフリップフロップＤＦ２２は、データ入力端子Ｄに入力されるハイレベルのカウント開始信号ＣＳＴをラッチして、出力端子Ｑからハイレベルのカウント終了信号ＣＥＤを出力する。
【００２１】
ここで、カウント開始信号ＣＳＴがハイレベルに移行してからカウント終了信号ＣＥＤがハイレベルに移行するまでの期間が、計測期間として設定される。以上においては、カウント開始信号ＣＳＴ及びカウント終了信号ＣＥＤを生成するために、ゲートカウンター１０のカウント値の最下位ビットＢＩＴ０及び最上位ビットＢＩＴ１７を使用する場合について説明したが、ゲートカウンター１０のカウント値の他のビットを使用するようにしても良い。そのようにすれば、センサークロック信号ＳＣＫを任意の分周比で分周して分周信号（カウント値）を生成し、分周信号のパルス幅によって計測期間を設定することができる。カウント開始信号ＣＳＴ及びカウント終了信号ＣＥＤは、計測カウンター３０に供給される。
【００２２】
計測カウンター３０は、本発明の一実施形態に係るカウンター回路であり、ラッチフリップフロップＬＦ３１と、メインカウンター３１と、サブカウンター３２と、エッジ情報保持回路３３と、デコーダー３４とを含んでいる。ラッチフリップフロップＬＦ３１は、カウント終了信号ＣＥＤがローレベルに非活性化されている間に、データ入力端子Ｄに入力される基準クロック信号ＲＣＫをゲートクロック信号ＧＣＫとして出力し、カウント終了信号ＣＥＤがハイレベルに活性化されると、基準クロック信号ＲＣＫをラッチして、出力信号をハイレベル又はローレベルに固定する。
【００２３】
メインカウンター３１は、Ｎ個のＤフリップフロップＤＦ３１〜ＤＦ３３を含んでいる（Ｎは２以上の整数）。ＤフリップフロップＤＦ３１〜ＤＦ３３の各々において、反転出力端子Ｑバーから出力される反転出力信号が、データ入力端子Ｄに供給される。ＤフリップフロップＤＦ３１〜ＤＦ３３の各々は、カウント開始信号ＣＳＴがローレベルに非活性化されている間にリセットされて、出力信号をローレベルとし、反転出力信号をハイレベルとする。
【００２４】
カウント開始信号ＣＳＴがハイレベルに活性化されると、ＤフリップフロップＤＦ３１は、ラッチフリップフロップＬＦ３１から供給されるゲートクロック信号ＧＣＫの立ち上がりエッジに同期して出力信号及び反転出力信号のレベルを変化させることにより、ゲートクロック信号ＧＣＫを２分周する。
【００２５】
ＤフリップフロップＤＦ３１の反転出力端子Ｑバーは次段のＤフリップフロップＤＦ３２のクロック信号入力端子に接続されており、以下同様にして、第Ｎ段のＤフリップフロップＤＦ３３まで、Ｎ個のＤフリップフロップが直列に接続されている。これにより、ゲートクロック信号ＧＣＫが、順次２分周される。
【００２６】
ラッチフリップフロップＬＦ３１は、カウント終了信号ＣＥＤがローレベルに非活性化されている間にゲートクロック信号ＧＣＫをメインカウンター３１に供給し、計測期間設定回路２０によって設定された計測期間が経過してカウント終了信号ＣＥＤがハイレベルに活性化されると、ゲートクロック信号ＧＣＫの供給を停止する。従って、メインカウンター３１は、計測期間設定回路２０によって設定された計測期間において、ゲートクロック信号ＧＣＫの立ち上がりエッジに同期してパルス数をカウントすることにより、Ｎビットのメインカウント値ＣＭ（最下位ビットＣＭ０〜最上位ビットＣＭ（Ｎ−１））を生成する。
【００２７】
サブカウンター３２は、ＤフリップフロップＤＦ３４を含んでいる。ＤフリップフロップＤＦ３４において、反転出力端子Ｑバーから出力される反転出力信号が、データ入力端子Ｄに供給される。ＤフリップフロップＤＦ３４は、カウント開始信号ＣＳＴがローレベルに非活性化されている間にリセットされて、出力信号をローレベルとし、反転出力信号をハイレベルとする。カウント開始信号ＣＳＴがハイレベルに活性化されると、ＤフリップフロップＤＦ３１は、ラッチフリップフロップＬＦ３１から供給されるゲートクロック信号ＧＣＫの立ち下がりエッジに同期して出力信号及び反転出力信号のレベルを変化させることにより、ゲートクロック信号ＧＣＫを２分周する。
【００２８】
ラッチフリップフロップＬＦ３１は、カウント終了信号ＣＥＤがローレベルに非活性化されている間にゲートクロック信号ＧＣＫをサブカウンター３２に供給し、計測期間設定回路２０によって設定された計測期間が経過してカウント終了信号ＣＥＤがハイレベルに活性化されると、ゲートクロック信号ＧＣＫの供給を停止する。従って、サブカウンター３２は、計測期間設定回路２０によって設定された計測期間において、ゲートクロック信号ＧＣＫの立ち下がりエッジに同期してパルス数をカウントすることにより、１ビットのサブカウント値ＣＳを生成する。
【００２９】
エッジ情報保持回路３３は、排他的論理和回路（ＥＯＲ回路）ＥＸ３１と、ＤフリップフロップＤＦ３５とを含んでいる。ＥＯＲ回路ＥＸ３１は、メインカウンター３１のＤフリップフロップＤＦ３１の出力信号とサブカウンター３２のＤフリップフロップＤＦ３４の出力信号との排他的論理和を求める。
【００３０】
図１においては、ＥＯＲ回路ＥＸ３１がＤフリップフロップＤＦ３１の反転出力信号とＤフリップフロップＤＦ３４の非反転出力信号との排他的論理和を求める場合が示されているが、本回路例及び他の回路例において、ＥＯＲ回路ＥＸ３１は、ＤフリップフロップＤＦ３１の非反転出力信号とＤフリップフロップＤＦ３４の反転出力信号との排他的論理和を求めても良いし、ＤフリップフロップＤＦ３１の非反転出力信号とＤフリップフロップＤＦ３４の非反転出力信号との排他的論理和を求めても良いし、ＤフリップフロップＤＦ３１の反転出力信号とＤフリップフロップＤＦ３４の反転出力信号との排他的論理和を求めても良い。エッジ情報フラグＦＬＧの極性が反転しても、デコーダー３４においてこれに対応することができる。
【００３１】
ＥＯＲ回路ＥＸ３１の出力信号は、ＤフリップフロップＤＦ３５のデータ入力端子Ｄに入力される。ＤフリップフロップＤＦ３５は、カウント開始信号ＣＳＴがローレベルに非活性化されている間にリセットされて、出力信号をローレベルとする。カウント開始信号ＣＳＴがハイレベルに活性化されると、ＤフリップフロップＤＦ３５は、計測期間設定回路２０によって設定された計測期間において、ゲートクロック信号ＧＣＫの立ち上がりエッジに同期してＥＯＲ回路ＥＸ３１の出力信号をラッチ（保持）することにより、エッジ情報フラグＦＬＧを生成する。
【００３２】
エッジ情報フラグＦＬＧは、計測期間設定回路２０によって設定された計測期間におけるゲートクロック信号ＧＣＫの立ち上がりエッジと立ち下がりエッジとの前後関係を表す情報である。図１に示す構成によれば、計測期間においてゲートクロック信号ＧＣＫの最初の立ち上がりエッジが最初の立ち下がりエッジよりも前である場合に、エッジ情報フラグＦＬＧがハイレベル（「１」）となり、計測期間においてゲートクロック信号ＧＣＫの最初の立ち上がりエッジが最初の立ち下がりエッジよりも後である場合に、エッジ情報フラグＦＬＧがローレベル（「０」）となる。
【００３３】
デコーダー３４は、メインカウンター３１によって生成されたメインカウント値ＣＭの所定ビット及びサブカウンター３２によって生成されたサブカウント値ＣＳを、エッジ情報保持回路３３に保持されているエッジ情報フラグＦＬＧの値に従ってデコードすることにより、倍精度の計測カウント値ＣＴを求める。
【００３４】
以下に、図１に示す圧力計測制御回路のカウント動作について詳しく説明する。
図２及び図３は、図１に示す圧力計測制御回路のカウント動作を示すタイミングチャートである。図２には、計測期間においてゲートクロック信号ＧＣＫの最初の立ち上がりエッジが最初の立ち下がりエッジよりも前である場合のカウント動作が示されており、図３には、計測期間においてゲートクロック信号ＧＣＫの最初の立ち上がりエッジが最初の立ち下がりエッジよりも後である場合のカウント動作が示されている。
【００３５】
図２及び図３に示すように、ゲートカウンターイネーブル信号ＧＣＥがローレベルに非活性化されている間に、ゲートカウンター１０のカウント値の最下位ビットＢＩＴ０及び最上位ビットＢＩＴ１７がハイレベルにセットされる。次に、ゲートカウンターイネーブル信号ＧＣＥがハイレベルに活性化されると、ゲートカウンター１０のカウント値の最下位ビットＢＩＴ０及び最上位ビットＢＩＴ１７が一旦ローレベルとなって、ゲートカウンター１０がセンサークロック信号ＳＣＫのパルス数のカウントを開始する。ゲートカウンター１０は、第１番目のパルスをカウントすると、カウント値の最下位ビットＢＩＴ０をハイレベルに変化させ、２の１７乗番目のパルスをカウントすると、カウント値の最上位ビットＢＩＴ１７をハイレベルに変化させ、２の１８乗番目のパルスをカウントすると、カウント値の最上位ビットＢＩＴ１７をローレベルに変化させる。
【００３６】
ゲートカウンター１０のカウント値の最下位ビットＢＩＴ０がローレベルに変化すると、計測期間設定回路２０のＤフリップフロップＤＦ２１は、カウント開始信号ＣＳＴをハイレベルに変化させる。また、ゲートカウンター１０のカウント値の最上位ビットＢＩＴ１７がローレベルに変化すると、計測期間設定回路２０のＤフリップフロップＤＦ２２は、カウント終了信号ＣＥＤをハイレベルに変化させる。
【００３７】
計測カウンター３０のラッチフリップフロップＬＦ３１は、カウント終了信号ＣＥＤがローレベルに非活性化されている間にゲートクロック信号ＧＣＫを出力し、カウント終了信号ＣＥＤがハイレベルに活性化されると、ゲートクロック信号ＧＣＫをハイレベル又はローレベルに固定する。
【００３８】
計測カウンター３０のメインカウンター３１は、カウント開始信号ＣＳＴがハイレベルに活性化されると、ラッチフリップフロップＬＦ３１から供給されるゲートクロック信号ＧＣＫの立ち上がりエッジに同期してパルス数をカウントすることにより、Ｎビットのメインカウント値ＣＭを生成する。図２及び図３には、メインカウント値の最下位ビットＣＭ０の変化も示されている。
【００３９】
計測カウンター３０のサブカウンター３２は、カウント開始信号ＣＳＴがハイレベルに活性化されると、ラッチフリップフロップＬＦ３１から供給されるゲートクロック信号ＧＣＫの立ち下がりエッジに同期してパルス数をカウントすることにより、１ビットのサブカウント値ＣＳを生成する。
【００４０】
エッジ情報保持回路３３は、メインカウント値の最下位ビットＣＭ０の反転信号とサブカウント値ＣＳとの排他的論理和を求め、ゲートクロック信号ＧＣＫに同期して排他的論理和をラッチすることによって、エッジ情報フラグＦＬＧを生成する。図２に示すように、計測期間（カウント開始信号ＣＳＴがハイレベルに活性化された後）においてゲートクロック信号ＧＣＫの最初の立ち上がりエッジが最初の立ち下がりエッジよりも前である場合には、エッジ情報フラグＦＬＧがハイレベルとなる。一方、図３に示すように、計測期間においてゲートクロック信号ＧＣＫの最初の立ち上がりエッジが最初の立ち下がりエッジよりも後である場合には、エッジ情報フラグＦＬＧがローレベルとなる。ＤフリップフロップＤＦ３５のラッチ動作はその後も継続されるが、エッジ情報フラグＦＬＧの値が変更されることはない。
【００４１】
デコーダー３４は、メインカウンター３１によって生成されたＮビットのメインカウント値ＣＭとサブカウンター３２によって生成された１ビットのサブカウント値ＣＳとを結合して得られる（Ｎ＋１）ビットの結合カウント値の少なくとも下位２ビットを、エッジ情報フラグＦＬＧの値に応じてデコードすることにより、ゲートクロック信号ＧＣＫのパルス数を倍精度で表す計測カウント値ＣＴを求める。図２及び図３においては、デコーダー３４が、計測カウント値ＣＴを随時算出しているが、１つの計測期間における一連のカウント動作が終了した後に計測カウント値ＣＴを算出するようにしても良い。
【００４２】
図４及び図５は、図１に示すデコーダーのデコード動作を説明するための図である。図４には、エッジ情報保持回路３３に保持されているエッジ情報フラグＦＬＧの値が「１」である場合のデコード動作が示されており、図５には、エッジ情報保持回路３３に保持されているエッジ情報フラグＦＬＧの値が「０」である場合のデコード動作が示されている。
【００４３】
メインカウンター３１によって生成されたＮビットのメインカウント値ＣＭと、サブカウンター３２によって生成された１ビットのサブカウント値ＣＳとを結合することにより、（Ｎ＋１）ビットの結合カウント値が得られる。図４及び図５には、結合カウント値の下位３ビットＣＭ１、ＣＭ０、ＣＳと、デコード結果として求められる計測カウント値ＣＴの下位３ビットとが示されている。
【００４４】
デコーダー３４は、結合カウント値の下位２ビットをデコードしても良いし、それよりも多くのビットをデコードしても良いが、以下においては、下位２ビットをデコードする場合について説明する。その場合には、メインカウンター３１によって生成されたメインカウント値の上位（Ｎ−１）ビットを、デコードせずに、計測カウント値の上位（Ｎ−１）ビットとして用いることができる。
【００４５】
エッジ情報保持回路３３に保持されているエッジ情報フラグＦＬＧの値が「１」である場合には、図４に示すように、デコーダー３４が、結合カウント値の下位２ビット「０、０」を「０、０」にデコードし、結合カウント値の下位２ビット「１、０」を「０、１」にデコードし、結合カウント値の下位２ビット「１、１」を「１、０」にデコードし、結合カウント値の下位２ビット「０、１」を「−１、１」にデコードする。ここで、結合カウント値の第２下位ビットＣＭ０が「−１」となる場合には、デコーダー３４が、結合カウント値の第３下位ビットＣＭ１の値を繰り下げる（図４における☆印）。この繰り下げは、結合カウント値の第４下位ビット以上に波及する場合がある（例えば、デコード結果が「１１１（７）」となる場合）。
【００４６】
一方、エッジ情報保持回路３３に保持されているエッジ情報フラグＦＬＧの値が「０」である場合には、図５に示すように、デコーダー３４が、結合カウント値の下位２ビット「０、０」を「０、０」にデコードし、結合カウント値の下位２ビット「０、１」を「０、１」にデコードし、結合カウント値の下位２ビット「１、１」を「１、０」にデコードし、結合カウント値の下位２ビット「１、０」を「１、１」にデコードする。
【００４７】
このように、デコード動作の内容が比較的簡単である場合には、結合カウント値の下位２ビットと、エッジ情報保持回路３３に保持されているエッジ情報フラグＦＬＧの値とを、ＩＣ設計においてＤＦＴ（Design For Testability：テスト容易化設計）によるスキャン化の対象とすることが可能となり、出荷選別の際におけるテスト容易性が向上する。
【００４８】
本実施形態によれば、図１において、クロック信号に同期して出力信号を変化させるのはＤフリップフロップＤＦ３１及びＤＦ３４のみであり、しかも、サブカウンター３２は１ビットのカウント値を生成するだけなので、従来よりも回路規模及び／又は消費電力を低減しながら倍精度の計測を行うカウンター回路を実現することができる。従って、設計容易性の向上、消費電力の削減、及び／又は、コストの低減等において有利となる。
【００４９】
以下に、図１に示すエッジ情報保持回路の他の回路例について説明する。
図６は、図１に示すエッジ情報保持回路の第２の回路例を示す図である。このエッジ情報保持回路３３ａは、排他的論理和回路（ＥＯＲ回路）ＥＸ３１と、ＤフリップフロップＤＦ３６及びＤＦ３７とを含んでいる。ＥＯＲ回路ＥＸ３１は、メインカウンターのＤフリップフロップＤＦ３１の出力信号（反転出力信号）とサブカウンターのＤフリップフロップＤＦ３４の出力信号（非反転出力信号）との排他的論理和を求める。
【００５０】
ＤフリップフロップＤＦ３６は、カウント開始信号ＣＳＴがローレベルに非活性化されている間にリセットされて、出力信号をローレベルとする。カウント開始信号ＣＳＴがハイレベルに活性化されると、ＤフリップフロップＤＦ３６は、ゲートクロック信号ＧＣＫの立ち上がりエッジに同期してハイレベルの信号をラッチすることにより、出力信号をハイレベルに活性化する。
【００５１】
ＤフリップフロップＤＦ３７のデータ入力端子Ｄには、ＥＯＲ回路ＥＸ３１の出力信号が入力され、ＤフリップフロップＤＦ３７のクロック信号入力端子には、ＤフリップフロップＤＦ３６の出力信号が入力される。ＤフリップフロップＤＦ３７は、カウント開始信号ＣＳＴがローレベルに非活性化されている間にリセットされて、出力信号をローレベルとする。カウント開始信号ＣＳＴがハイレベルに活性化されると、ＤフリップフロップＤＦ３７は、ＤフリップフロップＤＦ３６の出力信号の立ち上がりエッジに同期してＥＯＲ回路ＥＸ３１の出力信号をラッチすることにより、エッジ情報フラグＦＬＧを生成する。
【００５２】
図６に示す第２の回路例によれば、ＤフリップフロップＤＦ３７がＥＯＲ回路ＥＸ３１の出力信号をラッチするのは、１つの計測期間において１回だけとなるので、複数回のラッチによる誤動作のおそれがなくなる。
【００５３】
図７は、図１に示すエッジ情報保持回路の第３の回路例を示す図である。このエッジ情報保持回路３３ｂは、カウント開始信号ＣＳＴの立ち上がりエッジに同期してゲートクロック信号ＧＣＫをラッチするフリップフロップＤＦ３８によって構成される。フリップフロップＤＦ３８の反転出力端子Ｑバーから、エッジ情報フラグＦＬＧが出力される。
【００５４】
カウント開始信号ＣＳＴがハイレベルに活性化された後の計測期間においてゲートクロック信号ＧＣＫの最初の立ち上がりエッジが最初の立ち下がりエッジよりも前である場合には、カウント開始信号ＣＳＴが立ち上がる時点においてゲートクロック信号ＧＣＫがローレベルであるので、エッジ情報フラグＦＬＧがハイレベル（「１」）となる。一方、計測期間においてゲートクロック信号ＧＣＫの最初の立ち上がりエッジが最初の立ち下がりエッジよりも後である場合には、カウント開始信号ＣＳＴが立ち上がる時点においてゲートクロック信号ＧＣＫがハイレベルであるので、エッジ情報フラグＦＬＧがローレベル（「０」）となる。
【００５５】
図７に示す第３の回路例によれば、エッジ情報保持回路の構成を非常に簡単にすることができる。また、ＤフリップフロップＤＦ３８がゲートクロック信号ＧＣＫをラッチするのは、１つの計測期間において１回だけであるので、複数回のラッチによる誤動作のおそれがなくなる。
【００５６】
図８は、図１に示すエッジ情報保持回路の第４の回路例を示す図である。このエッジ情報保持回路３３ｃは、論理和回路（ＯＲ回路）３５と、セレクター３６と、ＤフリップフロップＤＦ３９とを含んでいる。ＯＲ回路３５は、メインカウンター３１から出力されるメインカウント値の最下位ビットＣＭ０〜最上位ビットＣＭ（Ｎ−１）を入力して、全てのビットがローレベル（「０」）である場合に出力信号をローレベルとし、少なくとも１つのビットがハイレベル（「１」）である場合に出力信号をハイレベルとする。
【００５７】
セレクター３６は、ＯＲ回路３５の出力信号がローレベル（「０」）である場合に、サブカウンター３２のＤフリップフロップＤＦ３４の出力信号（サブカウント値ＣＳ）を選択し、ＯＲ回路３５の出力信号がハイレベル（「１」）である場合に、ＤフリップフロップＤＦ３９の出力信号を選択する。ＤフリップフロップＤＦ３９は、カウント開始信号ＣＳＴがハイレベルに活性化されたときに、ゲートクロック信号ＧＣＫの立ち上がりエッジに同期してセレクター３６の出力信号をラッチして、反転出力端子Ｑバーからエッジ情報フラグＦＬＧを出力する。
【００５８】
カウント開始信号ＣＳＴがハイレベルに活性化された直後にゲートクロック信号ＧＣＫが立ち上がる時点においては、メインカウント値ＣＭが「０」であるので、セレクター３６はサブカウント値ＣＳを選択している。従って、計測期間においてゲートクロック信号ＧＣＫの最初の立ち上がりエッジが最初の立ち下がりエッジよりも前である場合に、ＤフリップフロップＤＦ３９は、ローレベル（「０」）のサブカウント値ＣＳをラッチして、ハイレベル（「１」）のエッジ情報フラグＦＬＧを出力する。その後、ゲートクロック信号ＧＣＫが立ち上がると、メインカウント値が「１」以上となるので、セレクター３６は、ＤフリップフロップＤＦ３９の出力信号を選択し、ＤフリップフロップＤＦ３９は、ローレベルの出力信号をラッチして、エッジ情報フラグＦＬＧをハイレベル（「１」）に維持する。
【００５９】
一方、計測期間においてゲートクロック信号ＧＣＫの最初の立ち上がりエッジが最初の立ち下がりエッジよりも後である場合には、ＤフリップフロップＤＦ３９は、ハイレベル（「１」）のサブカウント値ＣＳをラッチして、ローレベル（「０」）のエッジ情報フラグＦＬＧを出力する。その後、ゲートクロック信号ＧＣＫが立ち上がると、メインカウント値が「１」以上となるので、セレクター３６は、ＤフリップフロップＤＦ３９の出力信号を選択し、ＤフリップフロップＤＦ３９は、ハイレベルの出力信号をラッチして、エッジ情報フラグＦＬＧをローレベル（「０」）に維持する。
【００６０】
図８に示す第４の回路例によれば、メインカウント値が「１」以上になると、ＤフリップフロップＤＦ３９から出力されるエッジ情報フラグＦＬＧの値が維持されるので、１つの計測期間においてエッジ情報フラグＦＬＧの値が変化するおそれがなくなる。
【００６１】
図９は、図１に示すエッジ情報保持回路の第５の回路例を示す図である。このエッジ情報保持回路３３ｄは、インバーター３７と、論理積回路（ＡＮＤ回路）３８〜４０と、ＤフリップフロップＤＦ４０及びＤＦ４１とを含んでいる。インバーター３７は、ゲートクロック信号ＧＣＫを反転する。
【００６２】
ＡＮＤ回路３８は、入力端子にゲートクロック信号ＧＣＫを入力すると共に、反転入力端子にＤフリップフロップＤＦ４１の出力信号を入力する。また、ＡＮＤ回路３９は、入力端子にゲートクロック信号ＧＣＫの反転信号を入力すると共に、反転入力端子にＤフリップフロップＤＦ４０の出力信号を入力する。さらに、ＡＮＤ回路４０は、反転入力端子にＤフリップフロップＤＦ４０の出力信号を入力すると共に、入力端子にＤフリップフロップＤＦ４１の出力信号を入力し、出力端子からエッジ情報フラグＦＬＧを出力する。
【００６３】
計測期間においてゲートクロック信号ＧＣＫの最初の立ち上がりエッジが最初の立ち下がりエッジよりも前である場合には、カウント開始信号ＣＳＴがハイレベルに活性化された時点においてゲートクロック信号ＧＣＫがローレベルとなっているので、ＤフリップフロップＤＦ４０の出力信号がローレベルに維持され、ＤフリップフロップＤＦ４１の出力信号がハイレベルに活性化される。その結果、エッジ情報フラグＦＬＧがハイレベル（「１」）となる。
【００６４】
一方、計測期間においてゲートクロック信号ＧＣＫの最初の立ち上がりエッジが最初の立ち下がりエッジよりも後である場合には、カウント開始信号ＣＳＴがハイレベルに活性化された時点においてゲートクロック信号ＧＣＫがハイレベルとなっているので、ＤフリップフロップＤＦ４０の出力信号がハイレベルに活性化され、ＤフリップフロップＤＦ４１の出力信号がローレベルに維持される。その結果、エッジ情報フラグＦＬＧがローレベル（「０」）となる。
【００６５】
図９に示す第５の回路例によれば、カウント開始信号ＣＳＴがハイレベルに活性化された後にＤフリップフロップＤＦ４０及びＤＦ４１の出力信号のレベルが一旦決定されると、その後変化することがないので、ＡＮＤ回路４０から出力されるエッジ情報フラグＦＬＧの値も維持されて、１つの計測期間においてエッジ情報フラグＦＬＧの値が変化するおそれがなくなる。
【符号の説明】
【００６６】
１０  ゲートカウンター、  ２０  計測期間設定回路、  ３０  計測カウンター、  ３１  メインカウンター、  ３２  サブカウンター、  ３３、３３ａ〜３３ｄ  エッジ情報保持回路、  ３４  デコーダー、  ３５  ＯＲ回路、  ３６  セレクター、  ３７インバーター、  ３８〜４０  ＡＮＤ回路、  ＤＦ２１〜ＤＦ４１  Ｄフリップフロップ、  ＬＦ３１  ラッチフリップフロップ、  ＥＸ３１  ＥＯＲ回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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