(57)【要約】【課題】  突入電流抑制回路に関し、必要以上に大きな時定数の回路を用意することなく、かつスイッチオン時のスパイク状の電流を発生させないことにより、前段の電源回路の出力容量が小さい場合にも電圧降下を起こさないようにすること。【解決手段】  電源から負荷への導通経路を導通・遮断するスイッチ手段と、前記スイッチ手段の入力電極と制御電極間に接続された時定数回路と、前記スイッチ手段に流れる所定電流以上の電流を検出する過電流検出手段を有し、前記過電流検出手段の出力が前記スイッチ手段をオフにするように接続されたことを特長とする。【選択図】  図１
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【特許請求の範囲】
【請求項１】
電源から負荷への導通経路を導通・遮断するスイッチ手段と、前記スイッチ手段の入力電極と制御電極間に接続された時定数回路と、前記スイッチ手段に流れる所定値以上の電流を検出する過電流検出手段を有し、前記過電流検出手段の出力が前記スイッチ手段をオフにするように接続されたことを特長とする突入電流抑制回路。
【請求項２】
前記スイッチ手段がPチャネルMOSFETであり、前記時定数回路が、前記スイッチ手段の入力電極と制御電極に接続されたコンデンサと、前記コンデンサに並列に接続された抵抗と、前記スイッチ手段の制御電極に直列に接続された抵抗により構成され、前記過電流検出手段が前記MOSFETのソース側に接続された電流検出抵抗と、ベースとエミッタが前記電流検出抵抗に接続され、コレクタが前記制御電極に接続されたPNPトランジスタにより構成されていることを特徴とする請求項１に記載の突入電流抑制回路。
【請求項３】
前記過電流検出手段の出力と前記時定数回路の出力の間に抵抗器があり、前記過電流検出手段の出力の方が前記スイッチ手段の制御端子側に接続されていることを特長とする請求項２に記載の突入電流抑制回路。
【請求項４】
前記スイッチ手段がPチャネルMOSFETであり、前記時定数回路が、前記スイッチ手段の入力電極と制御電極に接続されたコンデンサと、前記コンデンサに並列に接続された抵抗と、前記スイッチ手段の制御電極に直列に接続された抵抗により構成され、前記過電流検出手段が前記MOSFETのドレイン・ソース側に接続された差動増幅回路により構成されていることを特徴とする請求項１に記載の突入電流抑制回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電子機器の電源回路に関わり、特に直流回路において電子スイッチを閉じたときに発生する突入電流を抑制する突入電流抑制回路に関する。
【背景技術】
【０００２】
第一の従来例の回路図を図5に示す。
【０００３】
図5において、1は電源部、Q1はスイッチ部、SW1はスイッチをオン/オフする信号部、2は負荷部であり、R1とR2は抵抗、C1はコンデンサ、Q1は電解効果トランジスタ(FET)である。
【０００４】
SW1がオフになっている場合、Q1のゲート・ソース間はR1により結ばれ等電位となり、Q1はオフとなる。今、電源部１の電圧をVとすると、SW1がオンになった直後、Q1のゲート・ソース間電圧はV×(R1/(R1+R2))で決まる電圧に向かい上昇を始める。しかしR2に直列にC1が接続されていることにより、ゲート・ソース間電圧は時定数を持って上昇する。
【０００５】
即ちゲート・ソース間電圧Vgsは経過時間tに対応して
【０００６】
【数１】
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【０００７】
で求まる値で変化する（τはR1・R2・C1で決まる時定数）。
【０００８】
VgsがこのFETのしきい値電圧Vthを超えるとドレイン・ソース間が導通し始め、線形領域で動作するようになる。つまりQ1のドレイン・ソース間はSW1をオンにしてから経過時間tに伴い徐々に導通する（抵抗値が徐々に下がる）ため、SW1をオンした直後の突入電流がこの抵抗値によって抑えられる。
【０００９】
第二の従来例の回路図を図7に示す。なお、同じ役割を担う部品の記号は全体を通して統一する。
【００１０】
図7において、R4〜6は抵抗器、Q3は電界効果トランジスタである。
【００１１】
図7においてSW1をオンにするとQ1のゲート・ソース間電圧V×(R5/(R5+R6))で決まる電圧に向かい上昇し、Q1のドレイン・ソース間がオンになる。すると負荷部2の容量成分を充電するために電流Iが流れようとするが、この電流はR4にも流れるため、R4の両端にR4×Iの電圧が発生する。そしてこの電圧とQ1のオン抵抗による電圧降下を足した電圧がQ3のしきい値電圧Vthを超えるとQ3がオンになり、Q1のゲート・ソース間電圧を低下させR4に流れる電流を制限させる。負荷部2の容量成分が充電され、R4の両端電圧がQ3のVth以下になるとQ3がオフとなる。従ってQ1はオン状態となる。つまりR4により負荷へ流れる電流を監視し、定常電流以上になったときにQ1を止める制御をすることにより突入電流を抑える。
【先行技術文献】
【特許文献】
【００１２】
【特許文献１】特開昭５９−６８１１８号公報
【特許文献２】特開平３−２７７２２号公報
【発明の概要】
【発明が解決しようとする課題】
【００１３】
しかしながら第一の従来例では図9のようにVgsはV×(R1/(R1+R2))に漸近する対数曲線を描くので、FETが線形領域で動作する区間(Vth(max)-Vth(min))を比較的短時間で通過してしまう。この区間を越えるとドレイン・ソース間はオン状態となり、電流は負荷容量を充電するため一気に増加する。流れる電流のピーク値に制限をかけているわけではないので、図5における電源部1の電圧が上昇した場合や、負荷部2に大きな容量成分が接続された場合に、この現象は顕著になり、図6のように電流のピーク値が大きくなりすぎる可能性がある。このピーク値を抑えるために電源電圧や負荷容量の最低値を想定して時定数を決定すると、通常時に必要以上にスイッチオンに時間がかかり、Q1の損失も大きくなり、負荷部2に加わる電圧の上昇が遅くなってしまう。R1及びR2の値を調整し、図9における(Vth(max)-Vth(min))の区間をV×(R1/(R1+R2))側に移動させれば線形領域で動作させる時間を長くすることができるが、この方法で確実に突入電流を抑えるためには上記区間を極端にV×(R1/(R1+R2))側へ移動させなくてはならず、SW1をオンしてからFETのターンオンまでの時間が長くなり、FETにて発生する損失も増加するため望ましくない。
【００１４】
また、第二の従来例では一定値以上の電流が流れてからQ1を止めにかかる後追いの制御であり、実際にはQ1及びQ3のそれぞれのゲート・ソース間に寄生容量Cissがあるため、配線などの寄生抵抗Rpと合わせて時定数を持つ。Q1をオンしてから流れる電流も、C1を充電する経路はインピーダンスが低いためdi/dtの大きな電流となり、この僅かな制御の遅れの間に図8のようにスパイク状の電流が流れる。
【００１５】
これらのように想定できない大きな電流が流れると、前段の電源回路の出力容量が小さかった場合には瞬間的な電圧降下が発生する可能性がある。特に、その出力がASICやCPU等に接続されている場合、瞬間的な電圧降下によってリセットがかかることがある。
【００１６】
従って本発明の目的は、必要以上に大きな時定数の回路を用意することなく、かつスイッチオン時のスパイク状の電流を発生させないことにより、前段の電源回路の出力容量が小さい場合にも電圧降下を起こさないようにすることにある。
【課題を解決するための手段】
【００１７】
上記目的を達成するため請求項１に記載の発明は、電源から負荷への導通経路を導通・遮断するスイッチ手段と、前記スイッチ手段の入力電極と制御電極間に接続された時定数回路と、前記スイッチ手段に流れる所定電流以上の電流を検出する過電流検出手段を有し、前記過電流検出手段の出力が前記スイッチ手段をオフにするように接続されたことを特長とする。
【００１８】
請求項２に記載の発明は、請求項１において前記スイッチ手段がPチャネルMOSFETであり、前記時定数回路が、前記スイッチ手段の入力電極と制御電極に接続されたコンデンサと、前記コンデンサに並列に接続された抵抗と、前記スイッチ手段の制御電極に直列に接続された抵抗により構成され、前記過電流検出手段が前記MOSFETのソース側に接続された電流検出抵抗と、ベースとエミッタが前記電流検出抵抗に接続され、コレクタが前記制御電極に接続されたPNPトランジスタにより構成されていることを特徴とする。
【００１９】
請求項３に記載の発明は、請求項２において前記過電流検出手段の出力と前記時定数回路の出力の間に抵抗器があり、前記過電流検出手段の出力の方が前記スイッチ手段の制御端子側に接続されていることを特長とする。
【００２０】
請求項４に記載の発明は、請求項１において前記スイッチ手段がPチャネルMOSFETであり、前記時定数回路が、前記スイッチ手段の入力電極と制御電極に接続されたコンデンサと、前記コンデンサに並列に接続された抵抗と、前記スイッチ手段の制御電極に直列に接続された抵抗により構成され、前記過電流検出手段が前記MOSFETのドレイン・ソース側に接続された差動増幅回路により構成されていることを特徴とする。
【発明の効果】
【００２１】
以上説明したように、本発明によれば、必要以上に大きな時定数の回路を用意することなく、かつスイッチオン時のスパイク状の電流を発生させないことにより、前段の電源回路の出力容量が小さい場合にも電圧降下を起こさないようにすることができる。
【図面の簡単な説明】
【００２２】
【図１】本発明の第一の実施例を示す突入電流抑制回路とする。
【図２】本発明の第一の実施例の動作説明図とする。
【図３】本発明の第二の実施例を示す突入電流抑制回路とする。
【図４】本発明の第三の実施例を示す突入電流抑制回路とする。
【図５】本発明の第一の従来例を示す突入電流抑制回路とする。
【図６】本発明の第一の従来例の動作説明図とする。
【図７】本発明の第二の従来例を示す突入電流抑制回路とする。
【図８】本発明の第二の従来例の動作説明図とする。
【図９】本発明の第一の従来例の動作説明図とする。
【発明を実施するための形態】
【００２３】
［実施例１］
本発明の第一の実施形態を図1に示す。図1において、1は電源部（電圧24.5V）、2は負荷部（抵抗成分50Ω、容量成分1800uF）、R1(33k)・R2(5.6k)・C1(220uF)にて時定数回路を構成し、R4(0.6Ω)・R3(33k)・Q2(2SA1015)にて電流制限回路を構成している。Q1が電界効果トランジスタであり、SW1にてQ1のオン/オフを制御する。R4の値はQ2のしきい値電圧を0.6V、負荷に定常的に供給する電流をIop、とした場合、R4×Iop < 0.6 になるような値に設定しておく。
【００２４】
本実施例では定常電流をIop= 24.5÷50 =490mAとし、R4の値として0.6Ωを設定した（R4(0.6Ω) × Iop(490mA) =0.294V < 0.6V）。今、SW1を閉じた時Q1は第一の従来例と同様に時定数回路の効果によって、線形領域で動作することにより、瞬間的な突入電流を抑える。この時のQ1ドレイン電流、ゲートソース間電圧、Q2コレクタ電流を表したのが図2である。図2の区間A部分がこの時の動作に当たり、Q1ゲートソース間電圧は第一の従来例のそれと同様の上昇を見せる。
【００２５】
図9における時間tの経過に伴いドレイン電流がさらに増加してくるとR4の両端に発生する電圧も増加し、ドレイン電流がIopを超えた時Q2も動作状態になる。Q2のベース電流をIb、コレクタ電流をIc、増幅率をhfeとすると、
【００２６】
【数２】
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【００２７】
であり、IcはIb×hfeであるため、Iopに比例してIcが変化する。
【００２８】
IcはC1（及びQ1のゲート）に充電された電荷を抜く電流であるため、Iopが増えれば増えるほどC1の電圧を下げることになる。これは図9の時間tを0方向に戻す作業に等しく、Q1のゲート・ソース間電圧を再び低下させてドレイン・ソース間に抵抗値を持たせ、電流を制限する。この様子が示されているのが図2の区間Bである。区間Bに入ると電流制限回路のQ2からコレクタ電流が流れ始め、時間と共に増加していたQ1ゲートソース間電圧の増加率を低下させる。従って増加しようとするQ1ドレイン電流に歯止めがかかり、第一の実施例に対して電流のピーク値が低く抑えられる。この動作は負荷部2の容量成分が充電されるまで続き、最終的にドレイン電流がIopになると、Q2は停止状態、C1は満充電状態となりQ1がオン状態となる。この状態が区間Cとなる。
【００２９】
以上の動作により第一の実施例を用いた回路では突入電流のピーク値を1.20Aにすることができる。図1のR4・R3・Q2を除いた回路(=第一の従来例)では突入電流のピーク値は2.19Aであり、図1のC1を除いた回路(=第二の従来例)では2.06Aであるため、本発明により突入電流を45%以上改善することが出来る。なおドレイン電流が定常電流Iopを超えている時間は第一の従来例で43msec、第二の従来例で36msecであるのに対し本発明では64msecと増加するが、この程度の増加であれば多くのFETにてASO、過渡熱抵抗共に大した影響を与えずに済む。また、本発明の目的である突入電流による瞬間的な電圧降下に関しては、電圧が最も落ちた点が第一の従来例で22.30V、第二の従来例で22.43Vだったのに対し本発明では23.29Vに抑えることが出来る。
【００３０】
［実施例２］
本発明の第二の実施例を図３に示す。この回路は第一の実施例よりさらにピーク電流を抑えるようにした回路である。図1と違う点はR7が追加され、Q2のコレクタがこのR7とQ1ゲートとの間に接続されている点である。このような構成をとることによってQ1のゲートから見ればR1・C1からなる時定数回路より、R3・R4・Q2からなる電流検出回路の方がインピーダンスが低くなるため、より後者の影響を受けやすくなる。
【００３１】
動作としては、SW1をオンした直後はQ1のゲート・ソース間電圧は実施例1同様にQ1はゆっくり導通する。しかしドレイン電流がIopを超えると実施例1と同様のIcを流そうとするが、C1に対しては経路上にR7があるためC1×R7の時定数が発生してしまう。一方でQ1のゲート側には抵抗がないためIcのほとんどの電流をQ1のゲートから抜くことになり、実施例1より早くQ1を遮断することになる。このため、実施例1よりピーク電流を低く抑えることが出来る。R7を33kΩとした場合、第二の実施例を用いた回路では突入電流のピーク値を0.92Aに抑えることが出来る。
【００３２】
［実施例３］
本発明の第三の実施例を図４に示す。この回路は第一の実施例より電力損失を抑えた回路であり、負荷に対し大電流（数A〜数十A）を供給する場合に有効な回路である。第一の実施例と違う点は、電流検出抵抗R4を削除し、R8〜R11及びOP1から成る差動増幅回路を追加した点にある。
【００３３】
動作としては、SW1をオンした直後はQ1のゲート・ソース間電圧は実施例1同様にQ1はゆっくり導通する。しかしQ1のドレイン・ソース間電流が増加するとQ1のオン抵抗によって両端にわずかな電位差が発生する。この電圧をR8〜R11及びOP1により構成される差動増幅回路により増幅し、Q2を駆動して第一の実施例と同様の原理で止めにかかる。電流検出抵抗R4がないため電力損失を小さく抑えることができ、R8〜R11の値の決め方次第でピーク電流の制限を任意の値に設定することが出来る。
【符号の説明】
【００３４】
１‥‥電源部
２‥‥負荷部（等価回路）
Ｑ１‥‥ＰチャネルＭＯＳＦＥＴ（主スイッチ）
Ｑ２‥‥ＰＮＰバイポーラトランジスタ
Ｑ3‥‥ＰチャネルＭＯＳＦＥＴ
Ｒ１〜３、５〜１１‥‥抵抗器
Ｒ４‥‥電流検出用抵抗器
Ｃ１‥‥コンデンサ
ＳＷ１‥‥オン/オフスイッチ
ＯＰ１‥‥オペアンプ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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