(57)【要約】【課題】温度や電圧の変動によって遅延回路に生じる遅延時間をキャンセルする。【解決手段】Ｎチャンネル型の第１トランジスタ及びＰチャンネル型の第２トランジスタが直列接続されてなる複数のインバータＩＮＶｏ，ＩＮＶｅが交互に接続された遅延回路であって、電源配線ＶＤＤとインバータＩＮＶｅの入力ノードｉｎとの間に接続されたＰチャンネル型の第３トランジスタを備える。本発明によれば、温度や電圧などの変動が生じた場合であっても、第３トランジスタの存在により、複数のインバータにそれぞれ含まれる第２トランジスタの特性変動が相殺される。これにより、温度や電圧などの変動が生じた場合、遅延回路全体の遅延量変動は、第１トランジスタの特性変動によるものとみなすことが可能となる。【選択図】図１
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【特許請求の範囲】
【請求項１】
其々互いに直列に接続され、其々が第１導電型の第１トランジスタ及び第２導電型の第２トランジスタを備える複数の遅延素子を含み、入力信号の活性化に応答して遅延された出力信号を生成する遅延回路であって、
前記入力信号の活性化に応答して、前記複数の遅延素子のうち奇数番目の遅延素子は第１導電型の前記第１トランジスタによって出力を第１の電位に駆動し、偶数番目の遅延素子は第２導電型の前記第２トランジスタによって出力を第２の電位に駆動し、
前記入力信号の活性化時において、前記奇数番目の遅延素子の出力を前記第２の電位方向に駆動する前記第２導電型の第３トランジスタを更に備えることを特徴とする遅延回路。
【請求項２】
前記複数の第３トランジスタと前記奇数番目の遅延素子の出力ノードとの間にそれぞれ挿入された複数の抵抗素子をさらに備えることを特徴とする請求項１に記載の遅延回路。
【請求項３】
前記抵抗素子は、オン状態に固定された第４トランジスタからなることを特徴とする請求項２に記載の遅延回路。
【請求項４】
前記第１トランジスタの電流駆動能力は、前記第２トランジスタの電流駆動能力よりも小さいことを特徴とする請求項１乃至３のいずれか一項に記載の遅延回路。
【請求項５】
前記奇数番目の遅延素子の出力ノードにそれぞれ接続された複数の容量素子をさらに備えることを特徴とする請求項１乃至４のいずれか一項に記載の遅延回路。
【請求項６】
前記入力信号の活性化時において、前記偶数番目の遅延素子の出力を前記第１の電位方向に駆動する前記第１導電型の第５トランジスタを更に備えることを特徴とする請求項１乃至５のいずれか一項に記載の遅延回路。
【請求項７】
複数の第１の遅延素子と複数の第２の遅延素子が交互に接続された遅延回路であって、
前段に位置する前記第１の遅延素子の出力ノードが後段に位置する前記第２の遅延素子の入力ノードに接続され、
前段に位置する前記第２の遅延素子の出力ノードが後段に位置する前記第１の遅延素子の入力ノードに接続され、
前記複数の第１及び第２の遅延素子のそれぞれは、第１の電源配線と前記出力ノードとの間に接続され制御端子が前記入力ノードに接続された第１導電型の第１トランジスタと、第２の電源配線と前記出力ノードとの間に接続され制御端子が前記入力ノードに接続された第２導電型の第２トランジスタとを含み、
前記第２の電源配線と前記複数の第２の遅延素子の入力ノードとの間にそれぞれ接続された前記第２導電型の複数の第３トランジスタをさらに備えることを特徴とする遅延回路。
【請求項８】
前記複数の第３トランジスタと前記複数の第１の遅延素子の出力ノードとの間にそれぞれ挿入された複数の抵抗素子をさらに備えることを特徴とする請求項７に記載の遅延回路。
【請求項９】
前記抵抗素子は、オン状態に固定された第４トランジスタからなることを特徴とする請求項８に記載の遅延回路。
【請求項１０】
前記第１トランジスタの電流駆動能力は、前記第２トランジスタの電流駆動能力よりも小さいことを特徴とする請求項７乃至９のいずれか一項に記載の遅延回路。
【請求項１１】
前記複数の第１の遅延素子の出力ノードにそれぞれ接続された複数の容量素子をさらに備えることを特徴とする請求項７乃至１０のいずれか一項に記載の遅延回路。
【請求項１２】
前記第１の電源配線と前記複数の第１の遅延素子の入力ノードとの間にそれぞれ接続された前記第１導電型の複数の第５トランジスタをさらに備えることを特徴とする請求項７乃至１１のいずれか一項に記載の遅延回路。
【請求項１３】
其々が出力を第１の電位に変化させる第１導電型の第１トランジスタ及び前記出力を第２の電位に変化させる第２導電型の第２トランジスタを含む複数の遅延素子が互いに直列に接続され、入力信号の活性化に伴って前記複数の遅延素子間を接続する複数の信号線の電位を入力側から出力側に向かって交互に前記第１及び第２の電位とする遅延回路であって、
前記複数の信号線のうち前記入力信号の活性化に対応して前記第１の電位へ変化する前記複数の信号線に、前記第２の電位へ変化させる方向に電流を供給する前記第２導電型の第３トランジスタがそれぞれ接続されていることを特徴とする遅延回路。
【請求項１４】
前記複数の第３トランジスタと、前記入力信号の活性化に応答して対応する前記信号線を前記第１の電位に駆動する遅延素子の出力ノードとの間にそれぞれ挿入された複数の抵抗素子をさらに備えることを特徴とする請求項１３に記載の遅延回路。
【請求項１５】
前記抵抗素子は、オン状態に固定された第４トランジスタからなることを特徴とする請求項１４に記載の遅延回路。
【請求項１６】
前記第１トランジスタの電流駆動能力は、前記第２トランジスタの電流駆動能力よりも小さいことを特徴とする請求項１３乃至１５のいずれか一項に記載の遅延回路。
【請求項１７】
前記複数の信号線のうち前記入力信号の活性化に対応して前記第１の電位へ変化する前記複数の信号線にそれぞれ接続された複数の容量素子をさらに備えることを特徴とする請求項１３乃至１６のいずれか一項に記載の遅延回路。
【請求項１８】
前記複数の信号線のうち前記入力信号の活性化に対応して前記第２の電位へ変化する前記複数の信号線に、前記第１の電圧へ変化させる方向に電流を供給する前記第１導電型の第５トランジスタがそれぞれ接続されていることを特徴とする請求項１３乃至１７のいずれか一項に記載の遅延回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は遅延回路に関し、特に、直列接続された複数の遅延素子を含む遅延回路に関する。
【背景技術】
【０００２】
半導体装置の内部には、制御信号のタイミングを調整するための遅延回路が設けられることがある。例えば、特許文献１には、インバータを遅延素子として用い、これを直列接続することによって遅延回路を構成した例が記載されている。
【０００３】
特許文献１に記載された遅延回路の場合、例えば入力信号がローレベルからハイレベルに変化すると、奇数番目のインバータの出力はローレベルとなり、偶数番目のインバータの出力はハイレベルとなる。ここで、出力がローレベルとなるインバータにおいてはＮチャンネル型のＭＯＳトランジスタがオンし、出力がハイレベルとなるインバータにおいてはＰチャンネル型のＭＯＳトランジスタがオンするため、Ｎチャンネル型のＭＯＳトランジスタによってインバータの出力をプルダウンするのに要する時間をＴｎとし、Ｐチャンネル型のＭＯＳトランジスタによってインバータの出力をプルアップするのに要する時間をＴｐとした場合、インバータの段数が２Ｎ段あれば全体の遅延時間は、Ｎ×Ｔｐ＋Ｎ×Ｔｎとなる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００３−２７３７１２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、トランジスタの駆動能力は温度や電圧などに依存するため、上述したＴｎやＴｐの値も温度や電圧によって変化する。このため、遅延回路全体の遅延時間は、温度や電圧などによって変化することになる。ここで、温度や電圧などの変化による遅延回路全体の遅延時間の変動は、Ｔｎの変動成分とＴｐの変動成分の両方が含まれるため、遅延回路全体の遅延時間の変動を評価することは容易ではない。
【０００６】
例えば、Ｎチャンネル型のＭＯＳトランジスタのしきい値電圧が低い状態（高速にスイッチングする状態）をｎＬ、しきい値電圧が高い状態（低速にスイッチングする状態）をｎＨとし、Ｐチャンネル型のＭＯＳトランジスタのしきい値電圧が低い状態（高速にスイッチングする状態）をｐＬ、しきい値電圧が高い状態（低速にスイッチングする状態）をｐＨとすると、遅延回路全体の遅延時間の変動は、ｎＬｐＬのケース、ｎＬｐＨのケース、ｎＨｐＬのケース、ｎＨｐＨのケースの４つのバリエーションが存在することになる。
【０００７】
このため、遅延回路の出力信号を所定の回路の動作タイミングに合わせて活性化させる必要がある場合、温度や電圧などの変動によって所定の回路に生じる動作タイミングの変化と、温度や電圧などの変動によって遅延回路に生じる遅延時間の変化を一致させることが困難となる。
【課題を解決するための手段】
【０００８】
本発明の一側面による遅延回路は、複数の第１の遅延素子と複数の第２の遅延素子が交互に接続された遅延回路であって、前段に位置する前記第１の遅延素子の出力ノードが後段に位置する前記第２の遅延素子の入力ノードに接続され、前段に位置する前記第２の遅延素子の出力ノードが後段に位置する前記第１の遅延素子の入力ノードに接続され、前記複数の第１及び第２の遅延素子のそれぞれは、第１の電源配線と前記出力ノードとの間に接続され制御端子が前記入力ノードに接続された第１導電型の第１トランジスタと、第２の電源配線と前記出力ノードとの間に接続され制御端子が前記入力ノードに接続された第２導電型の第２トランジスタとを含み、前記第２の電源配線と前記複数の第２の遅延素子の入力ノードとの間にそれぞれ接続された前記第２導電型の複数の第３トランジスタをさらに備えることを特徴とする。
【０００９】
本発明の他の側面による遅延回路は、其々互いに直列に接続され、其々が第１導電型の第１トランジスタ及び第２導電型の第２トランジスタを備える複数の遅延素子を含み、入力信号の活性化に応答して遅延された出力信号を生成する遅延回路であって、前記入力信号の活性化に応答して、前記複数の遅延素子のうち奇数番目の遅延素子は第１導電型の前記第１トランジスタによって出力を第１の電位に駆動し、偶数番目の遅延素子は第２導電型の前記第２トランジスタによって出力を第２の電位に駆動し、前記入力信号の活性化時において、前記奇数番目の遅延素子の出力を前記第２の電位方向に駆動する前記第２導電型の第３トランジスタを更に備えることを特徴とする。
【００１０】
本発明のさらに他の側面による遅延回路は、其々が出力を第１の電位に変化させる第１導電型の第１トランジスタ及び前記出力を第２の電位に変化させる第２導電型の第２トランジスタを含む複数の遅延素子が互いに直列に接続され、入力信号の活性化に伴って前記複数の遅延素子間を接続する複数の信号線の電位を入力側から出力側に向かって交互に前記第１及び第２の電位とする遅延回路であって、前記複数の信号線のうち前記入力信号の活性化に対応して前記第１の電位へ変化する前記複数の信号線に、前記第２の電位へ変化させる方向に電流を供給する前記第２導電型の第３トランジスタがそれぞれ接続されていることを特徴とする。
【発明の効果】
【００１１】
本発明によれば、温度や電圧などの変動が生じた場合であっても、第３トランジスタの存在により、複数の遅延素子にそれぞれ含まれる第２導電型のトランジスタの特性変動が相殺される。これにより、温度や電圧などの変動が生じた場合、遅延回路全体の遅延量変動は、第１導電型トランジスタの特性変動によるものとみなすことが可能となる。
【図面の簡単な説明】
【００１２】
【図１】本発明の好ましい第１の実施形態による遅延回路１００の回路図である。
【図２】遅延回路１００の適用が好適な半導体装置の回路例である。
【図３】本発明の好ましい第２の実施形態による遅延回路２００の回路図である。
【図４】本発明の好ましい第３の実施形態による遅延回路３００の回路図である。
【図５】本発明の好ましい第４の実施形態による遅延回路４００の回路図である。
【図６】本発明の好ましい第５の実施形態による半導体装置１０の回路図である。
【図７】列遅延制御回路３３の回路図である。
【図８】センスアンプＳＡ、データアンプ７１、ライトアンプ７２及びプリチャージ回路７３の回路図である。
【図９】半導体装置１０のリード動作を説明するための波形図である。
【図１０】半導体装置１０のライト動作を説明するための波形図である。
【発明を実施するための形態】
【００１３】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
【００１４】
図１は、本発明の好ましい第１の実施形態による遅延回路１００の回路図である。
【００１５】
図１に示すように、本実施形態による遅延回路１００は、遅延素子として機能する複数のインバータＩＮＶｏ，ＩＮＶｅが交互に直列接続された構成を有している。ここで、インバータＩＮＶｏは奇数段目のインバータであり、インバータＩＮＶｅは偶数段目のインバータである。
【００１６】
各インバータＩＮＶｏ，ＩＮＶｅは、低位側の電源配線ＶＳＳと出力ノードｏｕｔとの間に接続されたＮチャンネル型のＭＯＳトランジスタＴＲ１ｏ又はＴＲ１ｅと、高位側の電源配線ＶＤＤと出力ノードｏｕｔとの間に接続されたＰチャンネル型のＭＯＳトランジスタＴＲ２ｏ又はＴＲ２ｅとを備えている。トランジスタＴＲ１ｏ又はＴＲ１ｅの制御端子であるゲート電極は、トランジスタＴＲ２ｏ又はＴＲ２ｅの制御端子であるゲート電極と共通接続され、入力ノードｉｎを構成している。
【００１７】
そして、前段に位置するインバータＩＮＶｏ，ＩＮＶｅの出力ノードｏｕｔが後段に位置するインバータＩＮＶｏ，ＩＮＶｅの入力ノードｉｎに接続されている。より詳細には、奇数段目のインバータＩＮＶｏの出力ノードｏｕｔと偶数段目のインバータＩＮＶｅの入力ノードｉｎが信号線Ｌ１によって接続されており、偶数段目のインバータＩＮＶｅの出力ノードｏｕｔと奇数段目のインバータＩＮＶｏの入力ノードｉｎが信号線Ｌ２によって接続されている。
【００１８】
本実施形態による遅延回路１００においては、高位側の電源配線ＶＤＤと信号線Ｌ１との間に、Ｐチャンネル型のＭＯＳトランジスタＴＲ３が接続されている。トランジスタＴＲ３のゲート電極は低位側の電源配線ＶＳＳに接続されているため、トランジスタＴＲ３は常にオン状態であり、電流源として機能する。さらに、トランジスタＴＲ３とインバータＩＮＶｏの出力ノードｏｕｔとの間には、Ｎチャンネル型のＭＯＳトランジスタＴＲ４が接続されている。トランジスタＴＲ４のゲート電極は高位側の電源配線ＶＤＤに接続されているため、トランジスタＴＲ４は常にオン状態であり、抵抗素子として機能する。さらに、奇数段目のインバータＩＮＶｏの出力ノードｏｕｔと低位側の電源配線ＶＳＳとの間には、容量素子Ｃ１が接続されている。トランジスタＴＲ４と容量素子Ｃ１は時定数回路を構成する。
【００１９】
本実施形態による遅延回路１００の基本的な動作は、通常のインバータチェーンと同様である。つまり、入力信号ＩＮがローレベル（ＶＳＳ）からハイレベル（ＶＤＤ）に変化すると、奇数番目のインバータＩＮＶｏの出力はローレベルとなり、偶数番目のインバータＩＮＶｅの出力はハイレベルとなる。逆に、入力信号ＩＮがハイレベルからローレベルに変化すると、奇数番目のインバータＩＮＶｏの出力はハイレベルとなり、偶数番目のインバータＩＮＶｅの出力はローレベルとなる。
【００２０】
ここで、入力信号ＩＮがローレベルからハイレベルに変化する場合に着目すると、奇数番目のインバータＩＮＶｏについてはトランジスタＴＲ１ｏがオンするため信号線Ｌ１はローレベルに駆動され、偶数番目のインバータＩＮＶｅについてはトランジスタＴＲ２ｅがオンするため信号線Ｌ２はハイレベルに駆動される。しかしながら、信号線Ｌ１にはトランジスタＴＲ３が接続されているため、トランジスタＴＲ１ｏのオンによる信号線Ｌ１の電位低下は、トランジスタＴＲ３からの電流供給によって遅延されることになる。したがって、信号線Ｌ１がローレベルに遷移する速度は、Ｎチャンネル型であるトランジスタＴＲ１ｏの駆動能力のみならず、Ｐチャンネル型であるトランジスタＴＲ３の駆動能力にも依存することになる。
【００２１】
信号線Ｌ１は、偶数段目のインバータＩＮＶｅに含まれるＰチャンネル型のトランジスタＴＲ２ｅのゲート電極に接続されている。したがって、トランジスタＴＲ２ｅによって信号線Ｌ２がハイレベルに駆動される速度は、トランジスタＴＲ２ｅ自体の駆動能力のみならず、信号線Ｌ１がローレベルに遷移する速度にも依存することになる。そして、トランジスタＴＲ２ｅ自体の駆動能力と信号線Ｌ１がローレベルに遷移する速度は、反比例の関係にあるため、温度や電圧などの変化によるＰチャンネル型のＭＯＳトランジスタの特性変動が相殺されることになる。
【００２２】
つまり、温度や電圧などの変化によってＰチャンネル型のＭＯＳトランジスタの駆動能力が低下する場合、トランジスタＴＲ２ｅの駆動能力低下によって信号線Ｌ２の遷移速度は低下する方向に変化するが、トランジスタＴＲ３の駆動能力低下によって信号線Ｌ１の遷移速度、つまりトランジスタＴＲ２ｅのゲート電位の低下速度は高速化するため、結果として信号線Ｌ２の遷移速度は変わらなくなる。同様に、温度や電圧などの変化によってＰチャンネル型のＭＯＳトランジスタの駆動能力が増加する場合、トランジスタＴＲ２ｅの駆動能力増加によって信号線Ｌ２の遷移速度は高速化する方向に変化するが、トランジスタＴＲ３の駆動能力向上によって信号線Ｌ１の遷移速度、つまりトランジスタＴＲ２ｅのゲート電位の低下速度は低下するため、結果として信号線Ｌ２の遷移速度は変わらなくなる。
【００２３】
これに対し、温度や電圧などの変化によるＮチャンネル型のＭＯＳトランジスタの特性変動は相殺されない。したがって、温度や電圧などが変化した場合、入力信号ＩＮがローレベルからハイレベルに変化してから出力信号ＯＵＴがローレベルからハイレベルに変化するまでの時間、すなわち遅延回路１００の遅延時間は、実質的にＮチャンネル型のＭＯＳトランジスタの特性変動の影響のみを受けることになる。
【００２４】
但し、上記とは逆に、入力信号ＩＮがハイレベルからローレベルに変化する場合については、Ｐチャンネル型のＭＯＳトランジスタの特性変動はキャンセルされない。したがって、本実施形態による遅延回路１００は、入力信号ＩＮがローレベルからハイレベルに変化するタイミングを正しく遅延させることが重要となる回路に適用することが好適である。
【００２５】
このように、本実施形態による遅延回路１００によれば、入力信号ＩＮがローレベルからハイレベルに変化する場合において、Ｐチャンネル型のＭＯＳトランジスタの特性変動の影響をキャンセルすることが可能となる。但し、奇数段目のインバータＩＮＶｏに入力される信号ではなく、偶数段目のインバータＩＮＶｅに入力される信号を入力信号ＩＮと定義すれば、入力信号ＩＮがハイレベルからローレベルに変化する場合において、Ｐチャンネル型のＭＯＳトランジスタの特性変動の影響をキャンセルすることが可能となる。
【００２６】
図２は、本実施形態による遅延回路１００の適用が好適な半導体装置の回路例である。
【００２７】
図２に示す例では、制御回路１１０から互いに同期した入力信号ＩＮ，ＩＮａが出力される。このうち、入力信号ＩＮａは制御回路１２０に供給され、入力信号ＩＮは遅延回路１００に供給される。制御回路１２０は、入力信号ＩＮａに同期して動作を開始し、その結果として得られる出力信号ＯＵＴａをタイミング回路１３０に供給する。タイミング回路１３０は、遅延回路１００からの出力信号ＯＵＴに同期して出力信号ＯＵＴａの処理を行う回路である。このような半導体装置において、制御回路１２０の動作速度がＮチャンネル型のＭＯＳトランジスタの特性によって決まる場合、図１に示した遅延回路１００を用いることが有効である。
【００２８】
つまり、温度や電圧などの変化によってＮチャンネル型のＭＯＳトランジスタの動作速度が低下した場合、制御回路１２０から出力される出力信号ＯＵＴａの出力タイミングが遅くなるため、通常のタイミングで出力信号ＯＵＴをタイミング回路１３０に供給すると、出力信号ＯＵＴの活性化タイミングが早くなりすぎ、タイミング回路１３０において出力信号ＯＵＴａを正しく処理できなくなるおそれがある。しかしながら、図１に示した遅延回路１００を用いれば、制御回路１２０の動作速度低下によって出力信号ＯＵＴａの出力タイミングが遅くなると、遅延回路１００の遅延量も増大するため、出力信号ＯＵＴの活性化タイミングも遅くなる。同様に、制御回路１２０の動作速度増大によって出力信号ＯＵＴａの出力タイミングが早くなると、遅延回路１００の遅延量も減少するため、出力信号ＯＵＴの活性化タイミングも早くなる。このため、温度や電圧などが変化しても、タイミング回路１３０は出力信号ＯＵＴａを正しく処理することが可能となる。
【００２９】
図３は、本発明の好ましい第２の実施形態による遅延回路２００の回路図である。
【００３０】
図３に示すように、本実施形態による遅延回路２００においては、低位側の電源配線ＶＳＳと信号線Ｌ１との間に、Ｎチャンネル型のＭＯＳトランジスタＴＲ５が接続されている。トランジスタＴＲ５のゲート電極は高位側の電源配線ＶＤＤに接続されているため、トランジスタＴＲ％は常にオン状態であり、電流源として機能する。さらに、トランジスタＴＲ５とインバータＩＮＶｏの出力ノードｏｕｔとの間には、Ｐチャンネル型のＭＯＳトランジスタＴＲ６が接続されている。トランジスタＴＲ６のゲート電極は低位側の電源配線ＶＳＳに接続されているため、トランジスタＴＲ６は常にオン状態であり、抵抗素子として機能する。さらに、奇数段目のインバータＩＮＶｏの出力ノードｏｕｔと高位側の電源配線ＶＤＤとの間には、容量素子Ｃ２が接続されている。トランジスタＴＲ６と容量素子Ｃ２は時定数回路を構成する。
【００３１】
本実施形態による遅延回路２００の動作について、入力信号ＩＮがハイレベルからローレベルに変化する場合について説明すると、奇数番目のインバータＩＮＶｏについてはトランジスタＴＲ２ｏがオンするため信号線Ｌ１はハイレベルに駆動され、偶数番目のインバータＩＮＶｅについてはトランジスタＴＲ１ｅがオンするため信号線Ｌ２はローレベルに駆動される。しかしながら、信号線Ｌ１にはトランジスタＴＲ５が接続されているため、トランジスタＴＲ２ｏのオンによる信号線Ｌ１の電位上昇は、トランジスタＴＲ５への電流流出によって遅延されることになる。したがって、信号線Ｌ１がハイレベルに遷移する速度は、Ｐチャンネル型であるトランジスタＴＲ２ｏの駆動能力のみならず、Ｎチャンネル型であるトランジスタＴＲ５の駆動能力にも依存することになる。
【００３２】
信号線Ｌ１は、偶数段目のインバータＩＮＶｅに含まれるＮチャンネル型のトランジスタＴＲ１ｅのゲート電極に接続されている。したがって、トランジスタＴＲ１ｅによって信号線Ｌ２がローレベルに駆動される速度は、トランジスタＴＲ１ｅ自体の駆動能力のみならず、信号線Ｌ１がハイレベルに遷移する速度にも依存することになる。そして、トランジスタＴＲ１ｅ自体の駆動能力と信号線Ｌ１がハイレベルに遷移する速度は、反比例の関係にあるため、温度や電圧などの変化によるＮチャンネル型のＭＯＳトランジスタの特性変動が相殺されることになる。かかる原理は、第１の実施形態による遅延回路１００と同様であるため、重複する説明は省略する。
【００３３】
本実施形態においては、入力信号ＩＮがローレベルからハイレベルに変化する場合については、Ｎチャンネル型のＭＯＳトランジスタの特性変動はキャンセルされない。したがって、本実施形態による遅延回路２００は、入力信号ＩＮがハイレベルからローレベルに変化するタイミングを正しく遅延させることが重要となる回路に適用することが好適である。
【００３４】
このように、本実施形態による遅延回路２００によれば、入力信号ＩＮがハイレベルからローレベルに変化する場合において、Ｎチャンネル型のＭＯＳトランジスタの特性変動の影響をキャンセルすることが可能となる。但し、奇数段目のインバータＩＮＶｏに入力される信号ではなく、偶数段目のインバータＩＮＶｅに入力される信号を入力信号ＩＮと定義すれば、入力信号ＩＮがローレベルからハイレベルに変化する場合において、Ｎチャンネル型のＭＯＳトランジスタの特性変動の影響をキャンセルすることが可能となる。
【００３５】
図４は、本発明の好ましい第３の実施形態による遅延回路３００の回路図である。
【００３６】
図４に示すように、本実施形態による遅延回路３００は、第１の実施形態による遅延回路１００の構成に加え、低位側の電源配線ＶＳＳと信号線Ｌ２との間に、Ｎチャンネル型のＭＯＳトランジスタＴＲ７が接続された構成を有している。トランジスタＴＲ７のゲート電極は高位側の電源配線ＶＤＤに接続されているため、トランジスタＴＲ７は常にオン状態であり、電流源として機能する。さらに、トランジスタＴＲ７とインバータＩＮＶｅの出力ノードｏｕｔとの間には、Ｐチャンネル型のＭＯＳトランジスタＴＲ８が接続されている。トランジスタＴＲ８のゲート電極は低位側の電源配線ＶＳＳに接続されているため、トランジスタＴＲ８は常にオン状態であり、抵抗素子として機能する。さらに、偶数段目のインバータＩＮＶｅの出力ノードｏｕｔと高位側の電源配線ＶＤＤとの間には、容量素子Ｃ３が接続されている。トランジスタＴＲ８と容量素子Ｃ３は時定数回路を構成する。
【００３７】
本実施形態による遅延回路３００は、第１の実施形態において説明した効果と第２の実施形態において説明した効果の両方を得ることができる。つまり、入力信号ＩＮがローレベルからハイレベルに変化する場合、奇数段目のインバータＩＮＶｏについてはＮチャンネル型のＭＯＳトランジスタＴＲ１ｏがオンし、偶数段目のインバータＩＮＶｅについてはＰチャンネル型のＭＯＳトランジスタＴＲ２ｅがオンすることになるが、この場合、Ｎチャンネル型のＭＯＳトランジスタＴＲ１ｏの特性変動はトランジスタＴＲ７によって相殺され、Ｐチャンネル型のＭＯＳトランジスタＴＲ２ｅの特性変動はトランジスタＴＲ３によって相殺される。
【００３８】
このように、本実施形態による遅延回路３００によれば、入力信号ＩＮがローレベルからハイレベルに変化する場合において、Ｎチャンネル型のＭＯＳトランジスタ及びＰチャンネル型のＭＯＳトランジスタの両方の特性変動の影響をキャンセルすることが可能となる。但し、奇数段目のインバータＩＮＶｏに入力される信号ではなく、偶数段目のインバータＩＮＶｅに入力される信号を入力信号ＩＮと定義すれば、入力信号ＩＮがハイレベルからローレベルに変化する場合において、Ｎチャンネル型のＭＯＳトランジスタ及びＰチャンネル型のＭＯＳトランジスタの特性変動の影響をキャンセルすることが可能となる。
【００３９】
図５は、本発明の好ましい第４の実施形態による遅延回路４００の回路図である。
【００４０】
図５に示すように、本実施形態による遅延回路４００は、図４に示した遅延回路３００が２系統設けられた構成を有している。一系統目の遅延回路４００ａは図４に示した遅延回路３００と同じ回路であり、二系統目の遅延回路４００ｂは図４に示した遅延回路３００の奇数段と偶数段が入れ替わった回路構成、つまり、一段ずれた回路構成を有している。
【００４１】
本実施形態による遅延回路４００は、一系統目の遅延回路４００ａからの出力信号ＯＵＴａについては、入力信号ＩＮがローレベルからハイレベルに変化するタイミングを正しく遅延させた信号となり、二系統目の遅延回路４００ｂからの出力信号ＯＵＴｂについては、入力信号ＩＮがハイレベルからローレベルに変化するタイミングを正しく遅延させた信号となる。このため、出力信号ＯＵＴａ，ＯＵＴｂが入力されるタイミング回路５００において、出力信号ＯＵＴａの立ち上がりエッジ（又は立ち下がりエッジ）に基づいてタイミング制御を行うとともに、出力信号ＯＵＴｂの立ち下がりエッジ（又は立ち上がりエッジ）に基づいて別のタイミング制御を行えば、入力信号ＩＮがローレベルからハイレベルに変化する場合及びハイレベルからローレベルに変化する場合のいずれにおいても、Ｎチャンネル型のＭＯＳトランジスタ及びＰチャンネル型のＭＯＳトランジスタの両方の特性変動の影響をキャンセルすることが可能となる。
【００４２】
次に、本発明による遅延回路を利用した半導体装置について説明する。
【００４３】
図６は、本発明の好ましい第５の実施形態による半導体装置１０の回路図である。
【００４４】
図６に示すように、本実施形態による半導体装置１０は、外部端子として、クロック端子１１、コマンド端子１２、アドレス端子１３、データ入出力端子１４を少なくとも備えている。
【００４５】
クロック端子１１は、同期信号であるクロック信号ＣＫが供給される端子であり、供給されたクロック信号ＣＫは、入力バッファ２１に供給される。入力バッファ２１は内部クロックＩＣＬＫを生成し、これを後述する各回路ブロックに供給する。
【００４６】
コマンド端子１２は、ロウアドレスストローブ信号ＲＡＳ、カラムアドレスストローブ信号ＣＡＳ、ライトイネーブル信号ＷＥ、チップセレクト信号ＣＳなどのコマンド信号が供給される端子である。これらのコマンド信号は、入力バッファ３１を介してコマンドデコーダ３２に供給される。コマンドデコーダ３２は、内部クロックＩＣＬＫに同期して、コマンド信号の保持、デコード及びカウントなどを行うことによって、各種内部コマンドＩＣＭＤを生成する。
【００４７】
内部コマンドＩＣＭＤには、少なくとも行制御信号ＡＣＴ、列制御信号ＣＹＥＰ、リード制御信号ＣＷＢＵＳＴ及びライトアンプ制御信号ＷＡＥが含まれる。行制御信号ＡＣＴとは、外部から入力されるコマンドがアクティブコマンドである場合に活性化される信号であり、列制御信号ＣＹＥＰとは、外部から入力されるコマンドがリードコマンド又はライトコマンドである場合に活性化される信号である。また、外部から入力されるコマンドがリードコマンドである場合にはリード制御信号ＣＷＢＵＳＴが活性化され、外部から入力されるコマンドがライトコマンドである場合にはライトアンプ制御信号ＷＡＥが活性化される。
【００４８】
アドレス端子１３は、アドレス信号ＡＤＤが供給される端子であり、供給されたアドレス信号ＡＤＤは、入力バッファ４１を介してアドレスラッチ回路４２に供給される。アドレスラッチ回路４２は、内部クロックＩＣＬＫに同期してアドレス信号ＡＤＤをラッチする回路である。アドレスラッチ回路４２にラッチされたアドレス信号ＡＤＤのうち、ロウアドレスＸＡについては行制御回路５１に供給され、カラムアドレスＹＡについては列制御回路５２に供給される。
【００４９】
行制御回路５１は、ロウアドレスＸＡに基づいて、メモリセルアレイ６０に含まれるいずれかのワード線ＷＬを選択する回路である。図１に示すように、メモリセルアレイ６０内においては、複数のワード線ＷＬと複数のビット線ＢＬが交差しており、その交点にはメモリセルＭＣが配置されている（図６では、１本のワード線ＷＬ、１本のビット線ＢＬ及び１個のメモリセルＭＣのみを示している）。ビット線ＢＬは、センスアンプ列５３内の対応するセンスアンプＳＡに接続されている。
【００５０】
センスアンプ列５３に含まれるセンスアンプＳＡの選択は、カラムアドレスＹＡに基づき列制御回路５２によって行われる。選択されたセンスアンプＳＡは、入出力配線対ＩＯＴ／Ｂを介してデータアンプ７１及びライトアンプ７２に接続される。データアンプ７１は、入出力配線対ＩＯＴ／Ｂを介してメモリセルから読み出されたリードデータを増幅してリードライトバスＲＷＢＳに供給する役割を果たす。その動作は、データアンプ制御信号ＤＡＥによって制御される。また、ライトアンプ７２は、リードライトバスＲＷＢＳを介して供給された外部からメモリセルへのライトデータを入出力配線対ＩＯＴ／Ｂに供給する役割を果たす。その動作は、ライトアンプ制御信号ＷＡＥによって制御される。また、入出力配線対ＩＯＴ／Ｂにはプリチャージ回路７３が接続されており、その動作は列制御信号ＣＹＥによって制御される。データアンプ制御信号ＤＡＥ及び列制御信号ＣＹＥは、列遅延制御回路３３によって生成される。列遅延制御回路３３の詳細については後述する。
【００５１】
リードライトバスＲＷＢＳはＦＩＦＯ回路８１に接続されている。ＦＩＦＯ回路８１は、リードデータをパラレル／シリアル変換し、又は、ライトデータをシリアル／パラレル変換する回路である。これにより、リードライトバスＲＷＢＳを介してパラレルに読み出されたリードデータは、入出力バッファ８２及びデータ入出力端子１４を介してシリアルに出力され、データ入出力端子１４及び入出力バッファ８２を介してシリアルに入力されたライトデータはリードライトバスＲＷＢＳにパラレルに供給される。
【００５２】
図７は、列遅延制御回路３３の回路図である。
【００５３】
図７に示すように、列遅延制御回路３３は、列制御信号生成部６１０とデータアンプ制御信号生成部６２０とを有している。列制御信号生成部６１０は、列制御信号ＣＹＥＰによってセットされるＳＲラッチ回路６１１と、ＳＲラッチ回路６１１の出力を遅延させる遅延回路６１２とを含んでおり、ＳＲラッチ回路６１１は遅延回路６１２の出力によってリセットされる。ＳＲラッチ回路６１１の出力は、列制御信号ＣＹＥとして用いられる。
【００５４】
かかる構成により、リード動作時又はライト動作時においてワンショット信号である列制御信号ＣＹＥＰが活性化すると、ＳＲラッチ回路６１１がセットされ、遅延回路６１２によってＳＲラッチ回路６１１がリセットされるまで列制御信号ＣＹＥがハイレベルに活性化されることになる。つまり、列制御信号ＣＹＥのパルス幅は、遅延回路６１２の遅延量によって決まる。ここで、遅延回路６１２は、図１に示した遅延回路１００と同じ回路が用いられている。したがって、列制御信号ＣＹＥのパルス幅は、Ｐチャンネル型のＭＯＳトランジスタの特性変動の影響を受けることなく、Ｎチャンネル型のＭＯＳトランジスタの特性変動の影響のみを受けることになる。
【００５５】
データアンプ制御信号生成部６２０には、列制御信号ＣＹＥに同期してリード制御信号ＣＷＢＵＳＴをラッチするラッチ回路６２１と、ラッチ回路６２１の出力６２１ａと列制御信号ＣＹＥを受けるＮＡＮＤゲート回路６２２が含まれている。ＮＡＮＤゲート回路６２２の出力６２２ａはＳＲラッチ回路６２３に供給され、これによりＳＲラッチ回路６２３がセットされる。ＳＲラッチ回路６２３の出力６２３ａは遅延回路６２４に供給され、その出力６２４ａによってＳＲラッチ回路６２３がリセットされる。遅延回路６２４の出力６２４ａは、ＳＲラッチ回路６２５に供給され、これによりＳＲラッチ回路６２５がセットされる。ＳＲラッチ回路６２５の出力６２５ａは遅延回路６２６に供給され、その出力６２６ａによってＳＲラッチ回路６２５がリセットされる。ＳＲラッチ回路６２５の出力６２５ａはインバータ６２７を介して出力され、データアンプ制御信号ＤＡＥとして用いられる。ここで、遅延回路６２４は、図１に示した遅延回路１００と同じ回路が用いられている。
【００５６】
かかる構成により、リード動作時においてリード制御信号ＣＷＢＵＳＴが活性化すると、列制御信号ＣＹＥによってこれがラッチされ、ＳＲラッチ回路６２３がセットされる。ＳＲラッチ回路６２３の出力６２３ａは、遅延回路６２４によって遅延され、ＳＲラッチ回路６２５を介してデータアンプ制御信号ＤＡＥとして出力される。したがって、データアンプ制御信号ＤＡＥが活性化するタイミングは、遅延回路６２４の遅延量によって決まることになる。ここで、遅延回路６２４は、図１に示した遅延回路１００と同じ回路が用いられている。したがって、データアンプ制御信号ＤＡＥが活性化するタイミングは、Ｐチャンネル型のＭＯＳトランジスタの特性変動の影響を受けることなく、Ｎチャンネル型のＭＯＳトランジスタの特性変動の影響のみを受けることになる。遅延回路６２６については、本発明による遅延回路を用いる必要はなく、通常のインバータチェーンを用いれば足りる。
【００５７】
このようにして生成される列制御信号ＣＹＥ及びデータアンプ制御信号ＤＡＥは、図６に示したデータアンプ７１やプリチャージ回路７３などに供給される。
【００５８】
図８は、センスアンプＳＡ、データアンプ７１、ライトアンプ７２及びプリチャージ回路７３の回路図である。
【００５９】
まずセンスアンプＳＡは、クロスカップルされたＰチャンネル型のＭＯＳトランジスタＰ１，Ｐ２と、クロスカップルされたＮチャンネル型のＭＯＳトランジスタＮ１，Ｎ２によって構成されており、一対の入出力ノードｎ１，ｎ２にビット線対ＢＬＴ，ＢＬＢが接続されている。センスアンプＳＡの入出力ノードｎ１，ｎ２は、カラムスイッチＹＳを介して入出力配線対ＩＯＴ，ＩＯＢに接続されている。カラムスイッチＹＳは、カラム選択信号ＹＳＷによって制御されるスイッチである。カラム選択信号ＹＳＷは列制御信号ＣＹＥに同期した信号であり、各センスアンプＳＡに割り当てられたカラム選択信号ＹＳＷのうち、カラムアドレスＹＡにより指定されるカラム選択信号ＹＳＷのみが活性化する。
【００６０】
データアンプ７１は、センスアンプＳＡと同様の回路構成を有しており、クロスカップルされたＰチャンネル型のＭＯＳトランジスタＰ３，Ｐ４と、クロスカップルされたＮチャンネル型のＭＯＳトランジスタＮ３，Ｎ４によって構成されており、一対の入出力ノードｎ３，ｎ４にデータ入出力配線対ＤＩＯＴ，ＤＩＯＢが接続されている。データ入出力配線対ＤＩＯＴ，ＤＩＯＢは、入出力スイッチＩＯＳを介して入出力配線対ＩＯＴ，ＩＯＢに接続されている。入出力スイッチＩＯＳは、データアンプ制御信号ＤＡＥによって制御されるスイッチである。
【００６１】
ライトアンプ７２は、入出力配線ＩＯＴを駆動するトライステートバッファ７２ａと、入出力配線ＩＯＢを駆動するトライステートバッファ７２ｂによって構成されている。トライステートバッファ７２ａ，７２ｂはいずれもライトアンプ制御信号ＷＡＥによって活性化され、リードライトバスＲＷＢＳ上のライトデータの論理レベルに基づき、一方が入出力配線をハイレベルに駆動し、他方が入出力配線をローレベルに駆動する。
【００６２】
プリチャージ回路７３は、プリチャージ信号ＰＩＯに基づいて入出力配線対ＩＯＴ／Ｂをプリチャージする回路である。プリチャージ信号ＰＩＯは、列制御信号ＣＹＥに同期した信号である。プリチャージ信号ＰＩＯが活性化すると、プリチャージ回路７３は入出力配線対ＩＯＴ／Ｂをハイレベル（ＶＰＥＲＩ）にプリチャージする。つまり、ビット線対ＢＬＴ，ＢＬＢのように、ハイレベル（ＶＡＲＹ）とローレベル（ＶＳＳ）との中間レベル（ＶＡＲＹ／２）にプリチャージされるのではなく、ハイレベル（ＶＰＥＲＩ）にプリチャージされる。
【００６３】
次に、本実施形態による半導体装置１０の動作について説明する。
【００６４】
図９は、本実施形態による半導体装置１０のリード動作を説明するための波形図である。
【００６５】
まず、外部からアクティブコマンドが発行されると、ロウアドレスＸＡにより指定されるワード線ＷＬが選択される（時刻ｔ１０）。これにより、当該ワード線に割り当てられたメモリセルＭＣがビット線に接続されるため、メモリセルＭＣに保持されていたデータに基づき、ビット線対の電位が変化する。図９には、ビット線ＢＬＢに接続されたメモリセルＭＣにローレベルのデータが保持されていた場合が示されており、これによりビット線ＢＬＢの電位が僅かに低下している。
【００６６】
次に、センスアンプＳＡが活性化し、ビット線対ＢＬＴ，ＢＬＢの電位差が増幅される（時刻ｔ１１）。これにより、ビット線ＢＬＴについてはＶＡＲＹレベルまで駆動され、ビット線ＢＬＢについてはＶＳＳレベルまで駆動される。
【００６７】
ここで外部からリードコマンドが発行されると、これに応答してワンショットの列制御信号ＣＹＥＰが活性化する（時刻ｔ１２）。列制御信号ＣＹＥＰは、図７に示した列制御信号生成部６１０に入力され、これによりパルス幅が遅延回路６１２の遅延量ｄｅｌａｙ１によって決まる列制御信号ＣＹＥが生成される。上述の通り、列制御信号ＣＹＥは、カラムアドレスＹＡに基づき所定のカラム選択信号ＹＳＷを活性化させる。したがって、カラム選択信号ＹＳＷのパルス幅は、遅延回路６１２の遅延量ｄｅｌａｙ１によって決まることになる。プリチャージ信号ＰＩＯの非活性期間についても同様である。
【００６８】
カラム選択信号ＹＳＷのパルス幅は、カラム選択信号ＹＳＷが非活性状態に戻るタイミング（時刻ｔ１４）を規定する。換言すれば、センスアンプＳＡと入出力配線対ＩＯＴ／Ｂとの接続は、カラム選択信号ＹＳＷが非活性状態に戻るタイミング（時刻ｔ１４）にて遮断される。
【００６９】
既に説明したように、入出力配線対ＩＯＴ／Ｂはプリチャージ状態においてハイレベル（ＶＰＥＲＩ）とされていることから、カラム選択信号ＹＳＷが活性化すると、入出力配線対ＩＯＴ／Ｂのいずれか一方のレベルが低下する。これに対し、他方のレベルはＶＰＥＲＩに保持される。ここで、入出力配線対ＩＯＴ／Ｂの一方のレベルを低下させるのはセンスアンプＳＡを構成するＮチャンネル型のＭＯＳトランジスタＮ１又はＮ２である。この時、センスアンプＳＡを構成するＰチャンネル型のＭＯＳトランジスタＰ１及びＰ２は、入出力配線対ＩＯＴ／Ｂの駆動に寄与しない。このことは、入出力配線対ＩＯＴ／Ｂの一方のレベルが低下する速度は、センスアンプＳＡ内のＮチャンネル型のＭＯＳトランジスタの能力によって決まり、センスアンプＳＡ内のＰチャンネル型のＭＯＳトランジスタの能力とは無関係であることを意味する。
【００７０】
したがって、温度や電圧などの変化によってＮチャンネル型のＭＯＳトランジスタの特性が変化すると、入出力配線対ＩＯＴ／Ｂの一方のレベルが低下する速度が変化することになる。つまり、Ｎチャンネル型のＭＯＳトランジスタの駆動能力が低下する状態においては入出力配線対ＩＯＴ／Ｂの一方のレベルは緩やかに低下し、逆に、Ｎチャンネル型のＭＯＳトランジスタの駆動能力が増加する状態においては入出力配線対ＩＯＴ／Ｂの一方のレベルは速やかに低下することになる。このため、入出力配線対ＩＯＴ／Ｂの一方のレベルが十分に低下するのに要する時間は、温度や電圧などの変化によるＮチャンネル型のＭＯＳトランジスタの特性変化の影響を受けることになる。
【００７１】
しかしながら、本実施形態では、カラム選択信号ＹＳＷが非活性状態に戻るタイミング（時刻ｔ１４）が遅延回路６１２の遅延量によって決まり、遅延回路６１２の遅延量は、Ｎチャンネル型のＭＯＳトランジスタの特性変動の影響のみを受けることから、入出力配線対ＩＯＴ／Ｂの一方のレベルが十分に低下したタイミングでカラムスイッチＹＳをオフすることが可能となる。つまり、出力配線対ＩＯＴ／Ｂの一方のレベル低下が遅くなる状態においては、カラム選択信号ＹＳＷが非活性状態に戻るタイミング（時刻ｔ１４）も自動的に遅くなり、出力配線対ＩＯＴ／Ｂの一方のレベル低下が速くなる状態においては、カラム選択信号ＹＳＷが非活性状態に戻るタイミング（時刻ｔ１４）も自動的に早くなるため、常に最適なタイミングでカラムスイッチＹＳをオフすることが可能となる。
【００７２】
このようにして入出力配線対ＩＯＴ／Ｂに転送されたリードデータは、データアンプ７１によってさらに増幅される。データアンプ７１が活性化するタイミング（時刻ｔ１３）は、データアンプ制御信号ＤＡＥによって決まる。データアンプ制御信号ＤＡＥが活性化するタイミング（時刻ｔ１３）は、図７に示した遅延回路６２４の遅延量ｄｅｌａｙ２によって決まり、上記の例と同様、Ｎチャンネル型のＭＯＳトランジスタの特性変動の影響を受ける。このため、常に最適なタイミングでデータアンプ７１を活性化させることが可能となる。
【００７３】
データアンプ７１によって増幅されたリードデータＤＯＵＴは、図６に示したＦＩＦＯ回路８１及び入出力バッファ８２を介し、データ入出力端子１４から外部に出力される。そして、外部からプリチャージコマンドが発行されると、ワード線ＷＬがリセットされ、ビット線対ＢＬＴ，ＢＬＢがプリチャージ状態に戻る。
【００７４】
このように、本実施形態によれば、温度や電圧などの変化によってセンスアンプＳＡの能力が変化した場合であっても、常に最適なタイミングでカラムスイッチＹＳやデータアンプ７１を制御することが可能となる。
【００７５】
図１０は、本実施形態による半導体装置１０のライト動作を説明するための波形図である。
【００７６】
まず、外部からアクティブコマンドが発行されると、ロウアドレスＸＡにより指定されるワード線ＷＬが選択される（時刻ｔ２０）。この動作は図９を用いて説明したとおりである。次に、外部からライトコマンドが発行されるとともにライトデータＤＩＮが入力されると、ライトアンプ制御信号ＷＡＥが活性化し、ライトアンプ７２によって入出力配線対ＩＯＴ／Ｂが駆動される。これによりセンスアンプＳＡ内のデータが上書きされ、図１０に示す例ではビット線ＢＬＴがローレベル、ビット線ＢＬＢがハイレベルに駆動される。その後、カラム選択信号ＹＳＷが非活性化すると、入出力配線対ＩＯＴ／ＢとセンスアンプＳＡとの接続がカラムスイッチＹＳによって遮断される。ここでも、カラム選択信号ＹＳＷが非活性化するタイミングは、遅延回路６１２の遅延量ｄｅｌａｙ１によって決まる。そして、外部からプリチャージコマンドが発行されると、ワード線ＷＬがリセットされ、ビット線対ＢＬＴ，ＢＬＢがプリチャージ状態に戻る。
【００７７】
以上説明したように、本実施形態による半導体装置１０においては、入出力配線対ＩＯＴ／Ｂがハイレベルにプリチャージされるため、リード動作時において入出力配線対ＩＯＴ／Ｂの一方のレベルが低下する速度は、Ｎチャンネル型のＭＯＳトランジスタの能力によって決まり、Ｐチャンネル型のＭＯＳトランジスタの能力とは無関係となる。このような条件においては、カラム選択信号ＹＳＷやデータアンプ制御信号ＤＡＥの変化タイミングをＮチャンネル型のＭＯＳトランジスタの特性変動にのみ追従させる必要があるが、本実施形態ではＮチャンネル型のＭＯＳトランジスタの特性変動にのみ追従する遅延回路１００を用いていることから、Ｐチャンネル型のＭＯＳトランジスタの特性変動の影響を受けることなく、正しいタイミングでカラムスイッチＹＳやデータアンプ７１を制御することが可能となる。
【００７８】
尚、上記の実施形態では、入出力配線対ＩＯＴ／Ｂがハイレベルにプリチャージされる場合を例に説明したが、これとは逆に、入出力配線対ＩＯＴ／Ｂがローレベルにプリチャージされる場合には、図３に示した遅延回路２００を用いればよい。この場合は、リード動作時において入出力配線対ＩＯＴ／Ｂの一方のレベルが上昇する速度は、Ｐチャンネル型のＭＯＳトランジスタの能力によって決まり、Ｎチャンネル型のＭＯＳトランジスタの能力とは無関係となるが、図３に示した遅延回路２００を用いれば、Ｎチャンネル型のＭＯＳトランジスタの特性変動の影響を受けることなく、正しいタイミングでカラムスイッチＹＳやデータアンプ７１を制御することが可能となる。
【００７９】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【００８０】
例えば、上記各実施形態においては、信号線Ｌ１やＬ２に時定数回路を設けているが、本発明において時定数回路を設けることは必須ではない。また、時定数回路を設ける場合であっても、その回路構成については特に限定されない。例えば、トランジスタＴＲ３などの代わりに抵抗を用いても構わないし、トランジスタＴＲ１ｏの電流駆動能力がトランジスタＴＲ２ｏの電流駆動能力よりも小さくなるよう、トランジスタＴＲ１ｏのサイズを小型化することによってトランジスタＴＲ３を削除しても構わない。
【００８１】
また、本発明による遅延回路の適用対象としては、図６に示した半導体装置１０に限定されるものではなく、温度や電圧などの変化によるトランジスタの特性変動をキャンセルする必要のある各種回路に適用が可能である。
【符号の説明】
【００８２】
１０      半導体装置
１１      クロック端子
１２      コマンド端子
１３      アドレス端子
１４      データ入出力端子
２１      入力バッファ
３１      入力バッファ
３２      コマンドデコーダ
３３      列遅延制御回路
４１      入力バッファ
４２      アドレスラッチ回路
５１      行制御回路
５２      列制御回路
５３      センスアンプ列
６０      メモリセルアレイ
７１      データアンプ
７２      ライトアンプ
７３      プリチャージ回路
８１      ＦＩＦＯ回路
８２      入出力バッファ
１００，２００，３００，４００，４００ａ，４００ｂ    遅延回路
１１０，１２０    制御回路
１３０，５００    タイミング回路
６１０    列制御信号生成部
６１１，６２３，６２５    ＳＲラッチ回路
６１２，６２４，６２６    遅延回路
６２０    データアンプ制御信号生成部
６２１    ラッチ回路
ＩＮＶｅ  偶数段目のインバータ
ＩＮＶｏ  奇数段目のインバータ
ＩＯＳ    入出力スイッチ
ＩＯＴ，ＩＯＢ    入出力配線対
Ｌ１，Ｌ２    信号線
ＴＲ１ｅ，ＴＲ１ｏ，ＴＲ４，ＴＲ５，ＴＲ７，Ｎ１〜Ｎ４    Ｎチャンネル型ＭＯＳトランジスタ
ＴＲ２ｅ，ＴＲ２ｏ，ＴＲ３，ＴＲ６，ＴＲ８，Ｐ１〜Ｐ４    Ｐチャンネル型ＭＯＳトランジスタ
ＳＡ      センスアンプ
ＹＳ      カラムスイッチ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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