(57)【要約】【課題】トレンチゲート構造を構成するトレンチに対して交差するようにディープ層を形成する場合において、オン抵抗の低減を図る。【解決手段】ｐ型ディープ層１０の全部もしくは一部がトレンチ６の内壁面から離間した構造、すなわち少なくともトレンチ６の側面もしくは底面のいずれか一方と接していないレイアウトとする。例えば、トレンチゲート構造の側面と底面の双方と接しないように、トレンチゲート構造から離間した場所にのみｐ型ディープ層１０を形成する。これにより、オン時にゲート電極９にゲート電圧を印加してチャネルが形成されたときに、チャネルの幅を広くすることができる。したがって、ｐ型ディープ層１０をトレンチ６と接するように形成する場合と比較してＪＦＥＴ領域の幅を広くすることができ、ＪＦＥＴ抵抗を低減することができるため、オン抵抗の低減を図ることが可能となる。【選択図】図１
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【特許請求の範囲】
【請求項１】
炭化珪素からなる第１または第２導電型の基板（１）と、
前記基板（１）の上に形成され、前記基板（１）よりも低不純物濃度とされた第１導電型の炭化珪素からなるドリフト層（２）と、
前記ドリフト層（２）の上に形成された第２導電型の炭化珪素からなるベース領域（３）と、
前記ベース領域（３）の上層部に形成され、前記ドリフト層（２）よりも高濃度の第１導電型の炭化珪素にて構成されたソース領域（４）と、
前記ベース領域（３）の上層部に形成され、前記ベース層（３）よりも高濃度の第２導電型の炭化珪素にて構成されたコンタクト領域（５）と、
前記ソース領域（４）の表面から前記ベース領域（３）よりも深くまで形成され、一方向を長手方向として形成されたトレンチ（６）と、
前記トレンチ（６）の内壁面に形成されたゲート絶縁膜（８）と、
前記トレンチ（６）内において、前記ゲート絶縁膜（８）の上に形成されたゲート電極（９）と、
前記ソース領域（４）および前記ベース領域（３）に電気的に接続されたソース電極（１１）と、
前記基板（１）の裏面側に形成されたドレイン電極（１３）とを備え、
前記ゲート電極（９）への印加電圧を制御することで前記トレンチ（６）の側面に位置する前記ベース領域（３）の表面部に反転型のチャネル領域を形成し、前記ソース領域（４）および前記ドリフト層（２）を介して、前記ソース電極（１１）および前記ドレイン電極（１３）の間に電流を流す反転型のトレンチゲート構造の半導体スイッチング素子を備えた炭化珪素半導体装置であって、
前記ベース領域（３）の下方に配置されると共に前記トレンチ（６）よりも深い位置まで形成され、前記トレンチ（６）の長手方向と交差する複数の第２導電型のディープ層（１０）を有し、
前記ディープ層（１０）の全部もしくは一部が前記トレンチ（６）の内壁面から離間していること特徴とする炭化珪素半導体装置。
【請求項２】
前記トレンチ（６）の側面から前記ディープ層（１０）が第１所定距離離間していることを特徴とする請求項１に記載の炭化珪素半導体装置。
【請求項３】
前記ディープ層（１０）は、下層領域と上層領域の二層構造とされ、前記上層領域において、前記トレンチ（６）の側面から前記ディープ層（１０）が第１所定距離離間していることを特徴とする請求項２に記載の炭化珪素半導体装置。
【請求項４】
前記ドリフト層（２）のうち前記トレンチ（６）の側面において該トレンチ（６）と前記ディープ層（１０）との間に位置する部分は、該ドリフト層（２）のうち前記ディープ層（１０）よりも下方に位置する部分より不純物濃度が高くされた電流拡散層（２ａ）とされていることを特徴とする請求項２または３に記載の炭化珪素半導体装置。
【請求項５】
前記トレンチ（６）の底部から前記ディープ層（１０）とは第２所定距離離間していることを特徴とする請求項１ないし４のいずれか１つに記載の炭化珪素半導体装置。
【請求項６】
前記ディープ層（１０）は、下層領域と上層領域の二層構造とされ、前記下層領域において、前記トレンチ（６）の底部から前記ディープ層（１０）が第２所定距離離間していることを特徴とする請求項５に記載の炭化珪素半導体装置。
【請求項７】
複数の前記ディープ層（１０）のうちの一部が選択的に前記トレンチ（６）の内壁面から離間している構造の前記ディープ層（１０）とされていることを特徴とする請求項１ないし６のいずれか１つに記載の炭化珪素半導体装置。
【請求項８】
前記ディープ層（１０）は、前記ベース領域（３）と電気的に接続されていることを特徴とする請求項１ないし７のいずれか１つに記載の炭化珪素半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トレンチゲート構造の半導体スイッチング素子を有する炭化珪素（以下、ＳｉＣという）半導体装置に関する。
【背景技術】
【０００２】
ＳｉＣ半導体装置において、より大電流を流すには、チャネル密度を高くすることが有効である。このため、シリコントランジスタにおいて、トレンチゲート構造のＭＯＳＦＥＴが採用され実用化されている。このトレンチゲート構造は当然ＳｉＣ半導体装置にも適用できる構造であるが、ＳｉＣに応用する場合、大きな問題がある。すなわち、ＳｉＣは破壊電界強度がシリコンの１０倍あるため、ＳｉＣ半導体装置にはシリコンデバイスの１０倍近い電圧をかけた状態で使用される。そのため、ＳｉＣの中に入り込んだトレンチ内に形成されたゲート絶縁膜にもシリコンデバイスの１０倍の強度の電界がかかり、トレンチのコーナー部においてゲート絶縁膜が容易に破壊されてしまうという問題がある。
【０００３】
このような問題を解決するものとして、特許文献１において、ｐ型ベース領域の下方に、トレンチゲート構造を構成するトレンチに対して交差するようにストライプ状のｐ型ディープ層を形成したＳｉＣ半導体装置が提案されている。このＳｉＣ半導体装置では、各ｐ型ディープ層からｎ-型ドリフト層側に伸びる空乏層によって高電圧がゲート絶縁膜側に入り込み難くなるようにすることで、ゲート絶縁膜内での電界集中を緩和し、ゲート絶縁膜が破壊されることを防止している。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００９−１９４０６５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、上記特許文献１のようにｐ型ディープ層を設ける構造は、ゲート絶縁膜への電界集中を防ぐ上では効果的であるが、ｐ型ディープ層によって電流経路が狭められ、隣り合うｐ型ディープ層間においてＪＦＥＴ領域を形成するため、オン抵抗の上昇を招く。
【０００６】
本発明は上記点に鑑みて、トレンチゲート構造を構成するトレンチに対して交差するようにディープ層を形成する場合において、オン抵抗の低減を図ることができるＳｉＣ半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
上記目的を達成するため、請求項１に記載の発明では、ゲート電極（９）への印加電圧を制御することでトレンチ（６）の側面に位置するベース領域（３）の表面部に反転型のチャネル領域を形成し、ソース領域（４）およびドリフト層（２）を介して、ソース電極（１１）およびドレイン電極（１３）の間に電流を流す反転型のＭＯＳＦＥＴを備えた炭化珪素半導体装置であって、ベース領域（３）の下方に配置されると共にトレンチ（６）よりも深い位置まで形成され、トレンチ（６）の長手方向と交差する複数の第２導電型のディープ層（１０）を有し、ディープ層（１０）の全部もしくは一部がトレンチ（６）の内壁面から離間していること特徴としている。
【０００８】
このように、ディープ層（１０）の全部もしくは一部がトレンチ（６）の内壁面から離間した構造となるようにしている。このため、オン時にゲート電極（９）にゲート電圧を印加してチャネルが形成されたときに、チャネルの幅を広くすることができる。したがって、ディープ層（１０）をトレンチ（６）と接するように形成する場合と比較してＪＦＥＴ領域の幅を広くすることができ、ＪＦＥＴ抵抗を低減することができるため、オン抵抗の低減を図ることが可能となる。
【０００９】
例えば、請求項２に記載したように、トレンチ（６）の側面からディープ層（１０）が第１所定距離離間した構造とすることができる。この場合、請求項３に記載したように、ディープ層（１０）を下層領域と上層領域の二層構造とし、上層領域において、トレンチ（６）の側面からディープ層（１０）が第１所定距離離間した構造となるようにすることができる。
【００１０】
請求項４に記載の発明では、ドリフト層（２）のうちトレンチ（６）の側面において該トレンチ（６）とディープ層（１０）との間に位置する部分は、該ドリフト層（２）のうちディープ層（１０）よりも下方に位置する部分より不純物濃度が高くされた電流拡散層（２ａ）とされていることを特徴としている。
【００１１】
このような構造の場合、ゲート電極（９）に対してゲート電圧を印加したときに、トレンチ（６）の側面のうち電流拡散層（２ａ）が形成されている部分でより広範囲に電流が流れるように電流の流れる範囲を分散でき、より電流経路を広くすることができる。このため、より隣り合うディープ層（１０）の間に構成されるＪＦＥＴ領域でのＪＦＥＴ抵抗を低減することができ、よりオン抵抗の低減を図ることが可能となる。
【００１２】
また、請求項５に記載したように、トレンチ（６）の底部からディープ層（１０）が第２所定距離離間した構造とすることもできる。この場合、請求項６に記載したように、ディープ層（１０）を下層領域と上層領域の二層構造とし、下層領域において、トレンチ（６）の底部からディープ層（１０）が第２所定距離離間した構造となるようにすることができる。
【００１３】
請求項７に記載の発明では、複数のディープ層（１０）のうちの一部が選択的にトレンチ（６）の内壁面から離間している構造のディープ層（１０）とされていることを特徴としている。
【００１４】
このように、複数のディープ層（１０）のうちの一部にのみ選択的に請求項１ないし６に記載の構造のディープ層（１０）を設けるようにしても良い。
【００１５】
請求項８に記載の発明では、ディープ層（１０）は、ベース領域（３）と電気的に接続されていることを特徴としている。
【００１６】
このように、ディープ層（１０）をベース領域（３）と電気的に接続することで、ディープ層（１０）をベース領域（５）の電位、つまりソース電位に固定することができる。
【００１７】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
【図面の簡単な説明】
【００１８】
【図１】本発明の第１実施形態にかかる反転型のトレンチゲート構造のＭＯＳＦＥＴの斜視断面図である。
【図２（ａ）】図１のＡ−Ａ線においてｘｚ平面と平行に切断したときの断面図である。
【図２（ｂ）】図１のＢ−Ｂ線においてｘｚ平面と平行に切断したときの断面図である。
【図２（ｃ）】図１のＣ−Ｃ線においてｙｚ平面と平行に切断したときの断面図である。
【図２（ｄ）】図１のＤ−Ｄ線においてｙｚ平面と平行に切断したときの断面図である。
【図３】トレンチゲート構造におけるゲート酸化膜８やゲート電極９などを省略して示したトレンチ６近傍の様子を示した部分斜視断面図である。
【図４】図１に示すトレンチゲート構造のＭＯＳＦＥＴの製造工程を示した断面図である。
【図５】図４に続くトレンチゲート構造のＭＯＳＦＥＴの製造工程を示した断面図である。
【図６】本発明の第２実施形態にかかるＳｉＣ半導体装置の斜視断面図である。
【図７】図６のＥ−Ｅ線においてｘｚ平面と平行に切断したときの断面図および図６中のＦ−Ｆ線においてｙｚ平面と平行に切断したときの断面図である。
【図８】本発明の第３実施形態にかかるＳｉＣ半導体装置の斜視断面図である。
【図９】図８のＧ−Ｇ線においてｘｚ平面と平行に切断したときの断面図および図８中のＨ−Ｈ線においてｙｚ平面と平行に切断したときの断面図である。
【図１０】本発明の第４実施形態にかかるＳｉＣ半導体装置の斜視断面図である。
【図１１】図１０のＩ−Ｉ線においてｘｚ平面と平行に切断したときの断面図および図１０中のＪ−Ｊ線においてｙｚ平面と平行に切断したときの断面図である。
【図１２】本発明の第５実施形態にかかるＳｉＣ半導体装置の斜視断面図である。
【図１３】図１２のＫ−Ｋ線においてｘｚ平面と平行に切断したときの断面図および図８中のＬ−Ｌ線においてｙｚ平面と平行に切断したときの断面図である。
【図１４】本発明の第６実施形態にかかるＳｉＣ半導体装置の斜視断面図である。
【図１５】図１４のＭ−Ｍ線においてｘｚ平面と平行に切断したときの断面図および図１４中のＮ−Ｎ線においてｙｚ平面と平行に切断したときの断面図である。
【図１６】他の実施形態で説明するＳｉＣ半導体装置であって、トレンチゲート構造におけるゲート酸化膜８やゲート電極９などを省略して示したトレンチ６近傍の様子を示した部分斜視断面図である。
【発明を実施するための形態】
【００１９】
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、図中、同一符号を付してある。
【００２０】
（第１実施形態）
本発明の第１実施形態について説明する。ここではＳｉＣ半導体装置に備えられるトレンチゲート構造の半導体スイッチング素子として反転型のＭＯＳＦＥＴについて説明する。
【００２１】
図１は、本実施形態にかかるトレンチゲート構造のＭＯＳＦＥＴの斜視断面図である。この図は、ＭＯＳＦＥＴの１セル分を抽出したものに相当する。本図ではＭＯＳＦＥＴの１セル分しか記載していないが、図１に示すＭＯＳＦＥＴと同様の構造のＭＯＳＦＥＴが複数列隣り合うように配置されている。また、図２（ａ）〜図２（ｄ）は、図１のＭＯＳＦＥＴの断面図である。図２（ａ）は、図１中のＡ−Ａ線においてｘｚ平面と平行に切断したときの断面、図２（ｂ）は、図１中のＢ−Ｂ線においてｘｚ平面と平行に切断したときの断面、図２（ｃ）は、図１中のＣ−Ｃ線においてｙｚ平面と平行に切断したときの断面、図２（ｄ）は、図１中のＤ−Ｄ線においてｙｚ平面と平行に切断したときの断面である。
【００２２】
図１および図２（ａ）〜図２（ｄ）に示すＭＯＳＦＥＴは、ＳｉＣからなるｎ+型基板１が半導体基板として用いられている。ｎ+型基板１は、窒素等のｎ型不純物濃度が例えば１．０×１０19／ｃｍ3とされ、厚さが３００μｍ程度とされている。このｎ+型基板１の表面には、窒素等のｎ型不純物濃度が例えば３．０×１０15〜２．０×１０16／ｃｍ3で厚さ１０〜１５μｍ程度のＳｉＣからなるｎ-型ドリフト層２が形成されている。このｎ-型ドリフト層２の不純物濃度は深さ方向において一定であっても良いが、濃度分布に傾斜を付け、ｎ-型ドリフト層２のうちｎ+型基板１側の方がｎ+型基板１から離れる側よりも高濃度となるようにすると好ましい。例えば、ｎ-型ドリフト層２のうちｎ+型基板１の表面から３〜５μｍ程度の部分の不純物濃度が２．０×１０15／ｃｍ3程度他の部分よりも高くなるようにすると良い。このようにすると、ｎ-型ドリフト層２の内部抵抗を低減できるため、オン抵抗を低減することが可能となる。
【００２３】
このｎ-型ドリフト層２の表層部にはｐ型ベース領域３が形成されており、さらに、ｐ型ベース領域３の上層部分にはｎ+型ソース領域４およびｐ+型コンタクト層５が形成されている。
【００２４】
ｐ型ベース領域３は、ボロンもしくはアルミニウム等のｐ型不純物濃度が例えば１．０×１０16〜２．０×１０19／ｃｍ3、厚さ２．０μｍ程度で構成されている。ｎ+型ソース領域４は、表層部における窒素等のｎ型不純物濃度（表面濃度）が例えば１．０×１０21／ｃｍ3、厚さ０．３μｍ程度で構成されている。ｐ+型コンタクト層５は、例えば表層部におけるボロンもしくはアルミニウム等のｐ型不純物濃度（表面濃度）が例えば１．０×１０21／ｃｍ3、厚さ０．３μｍ程度で構成されている。ｎ+型ソース領域４は、後述するトレンチゲート構造の両側に配置されており、ｐ+型コンタクト層５は、ｎ+型ソース領域４を挟んでトレンチゲート構造と反対側に備えられている。
【００２５】
また、ｐ型ベース領域３およびｎ+型ソース領域４を貫通してｎ-型ドリフト層２に達するように、例えば幅が０．５〜２．０μｍ、深さが２．０μｍ以上（例えば２．４μｍ）のトレンチ６が形成されている。このトレンチ６の側面と接するように上述したｐ型ベース領域３およびｎ+型ソース領域４が配置されている。
【００２６】
さらに、トレンチ６の内壁面はゲート酸化膜８にて覆われており、ゲート酸化膜８の表面に形成されたドープドＰｏｌｙ−Ｓｉにて構成されたゲート電極９により、トレンチ６内が埋め尽くされている。ゲート酸化膜８は、トレンチ６の内壁面を熱酸化することで形成されており、ゲート酸化膜８の厚みはトレンチ６の側面側と底部側共に１００ｎｍ程度となっている。
【００２７】
このようにして、トレンチゲート構造が構成されている。このトレンチゲート構造は、図１中のｙ方向を長手方向として延設されている。そして、複数のトレンチゲート構造が図１中のｘ方向に平行に並べられることでストライプ状とされている。また、上述したｎ+型ソース領域４およびｐ+型コンタクト層５もトレンチゲート構造の長手方向に沿って延設された構造とされている。
【００２８】
さらに、ｎ-型ドリフト層２のうちｐ型ベース領域３よりも下方位置において、トレンチゲート構造に対して交差する方向に延設されるようにｐ型ディープ層１０が形成されている。ｐ型ディープ層１０は、一定深さとされ、ｐ型ベース領域３と接続されることで、ｐ型ベース領域３と同電位に固定されている。
【００２９】
本実施形態の場合、ｐ型ディープ層１０は、トレンチゲート構造におけるトレンチ６の側面のうちチャネル領域が構成される部分に対する法線方向（図１中のｘ方向）、つまりトレンチ６の長手方向に対する垂直方向に延設され、それがトレンチ６の長手方向において複数本並べられて配置されている。このｐ型ディープ層１０は、トレンチ６の底部よりも深く形成されており、ｎ-型ドリフト層２の表面からの深さが例えば２．６〜３．０μｍ程度（ｐ型ベース領域３の底部からの深さが例えば０．６〜１．０μｍ）とされ、ボロンもしくはアルミニウム等のｐ型不純物濃度が例えば１．０×１０17／ｃｍ3〜１．０×１０19／ｃｍ3とされている。また、ｐ型ディープ層１０は、ｐ型ベース領域３と接することでｐ型ベース領域３と同電位に固定される。
【００３０】
具体的には、ｐ型ディープ層１０は、全部もしくは一部がトレンチ６の内壁面から離間した構造、すなわち少なくともトレンチ６の側面もしくは底面のいずれか一方と接していないレイアウトとされている。本実施形態では、トレンチゲート構造の側面と底面の双方と接しないように、トレンチゲート構造から離間した場所にのみｐ型ディープ層１０を形成してある。すなわち、上記したようにトレンチ６の側面の法線にｐ型ディープ層１０を延設しているが、トレンチ６が形成される位置において、トレンチ６の側面から第１所定距離離れ、かつ、底面から第２所定距離離れた位置までｐ型ディープ層１０を形成せず、ｐ型ディープ層１０が凹形状となるようにしている。このため、トレンチ６の側面および底面では、ｐ型ディープ層１０がｎ-型ドリフト層２よりも下方に備えられた構造となり、トレンチ６の内壁面からはｐ型ディープ層１０が露出していない状態となっている。
【００３１】
図３は、トレンチゲート構造におけるゲート酸化膜８やゲート電極９などを省略して示したトレンチ６近傍の様子を示した部分斜視断面図である。図１や図２（ａ）〜図２（ｄ）および図３に示されるように、本実施形態のｐ型ディープ層１０は、最もｎ+型基板１側となる底部からトレンチ６の底部より所定深さ深い位置までの部位はトレンチ６の底部も含めてトレンチ６の長手方向に対する垂直方向にライン状に形成されている。しかし、ｐ型ディープ層１０は、トレンチ６の底部より所定深さ深い位置からそれよりも浅い位置の部位ではトレンチ６の幅よりも大きな寸法分形成されていないためライン状となっておらず、トレンチ６の底部の周囲がｎ-型ドリフト層２で囲まれるようにしてある。このように、ｐ型ディープ層１０は、ライン状に形成されている部分を下層領域、トレンチ６の位置で分断されてライン状となっていない部分を上層領域とした二層構造で構成されている。そして、上層領域において、ｐ型ディープ層１０がトレンチ６の側面から第１所定距離離間させられた構造とされている。
【００３２】
このため、本実施形態の場合、ゲート電極９に対してゲート電圧を印加したときに、トレンチ６の側面にチャネルが形成されると、チャネルの幅はトレンチ６の周囲においてはｐ型ディープ層１０が形成されていない場合と同様となり、チャネル幅が広くなる。つまり、オン時に、トレンチ６の側面についてはｎ-型ドリフト層２を通じて電流が流れることができる。したがって、トレンチ６の周囲においてｐ型ディープ層１０を形成しないようにすることで、ｐ型ディープ層１０をトレンチ６の側面および底面の双方に接するように形成した場合と比較してＪＦＥＴ領域の幅を広くすることができ、ＪＦＥＴ抵抗を低減することが可能となる。
【００３３】
また、ｎ+型ソース領域４およびｐ+型コンタクト層５の表面やゲート電極９の表面には、ソース電極１１やゲート配線（図示せず）が形成されている。ソース電極１１およびゲート配線は、複数の金属（例えばＮｉ／Ａｌ等）にて構成されており、少なくともｎ型ＳｉＣ（具体的にはｎ+型ソース領域４やｎドープの場合のゲート電極９）と接触する部分はｎ型ＳｉＣとオーミック接触可能な金属で構成され、少なくともｐ型ＳｉＣ（具体的にはｐ+型コンタクト層５やｐドープの場合のゲート電極９）と接触する部分はｐ型ＳｉＣとオーミック接触可能な金属で構成されている。なお、これらソース電極１１およびゲート配線は、層間絶縁膜１２上に形成されることで電気的に絶縁されており、層間絶縁膜１２に形成されたコンタクトホールを通じてソース電極１１はｎ+型ソース領域４およびｐ+型コンタクト層５と電気的に接触させられ、ゲート配線はゲート電極９と電気的に接触させられている。
【００３４】
そして、ｎ+型基板１の裏面側にはｎ+型基板１と電気的に接続されたドレイン電極１３が形成されている。このような構造により、ｎチャネルタイプの反転型のトレンチゲート構造のＭＯＳＦＥＴが構成されている。
【００３５】
このような反転型のトレンチゲート構造のＭＯＳＦＥＴは、以下のように動作する。まず、ゲート電極９にゲート電圧を印加する前の状態では、ｐ型ベース領域３に反転層が形成されない。したがって、ドレイン電極１３に正の電圧を加えたとしても、ｎ型ソース領域４から電子はｐ型ベース領域３内に到達することはできず、ソース電極１１とドレイン電極１３との間に電流が流れない。
【００３６】
次に、オフ時（ゲート電圧＝０Ｖ、ドレイン電圧＝６５０Ｖ、ソース電圧＝０Ｖ）には、ドレイン電極１３に電圧を加えても逆バイアスになるため、ｐ型ベース領域３とｎ-型ドリフト層２の間より空乏層が広がる。このとき、ｐ型ベース領域３の濃度がｎ-型ドリフト層２より高いので、空乏層はほとんどｎ-型ドリフト層２側に広がる。例えば、ｐ型ベース領域３の不純物濃度をｎ-型ドリフト層２の不純物濃度の１０倍とした場合、ｐ型ベース領域３側に約０．７μｍ伸び、ｎ-型ドリフト層２側に約７．０μｍ伸びるが、ｐ型ベース領域３の厚みを２．０μｍと空乏層の伸び量よりも大きくしてあるため、パンチスルーしないようにできる。そして、ドレイン０Ｖの場合より空乏層が広がっているため、絶縁体として振舞う領域は更に広がっているので、ソース電極１１とドレイン電極１３との間に電流が流れない。
【００３７】
また、ゲート電圧が０Ｖになっているため、ドレイン−ゲート間にも電界がかかる。このため、ゲート酸化膜８の底部にも電界集中が発生し得る。しかしながら、トレンチ６よりも深いｐ型ディープ層１０を備えた構造としているため、ｐ型ディープ層１０とｎ-型ドリフト層２とのＰＮ接合部での空乏層がｎ-型ドリフト層２側に大きく伸びることになり、ドレイン電圧の影響による高電圧がゲート酸化膜８に入り込み難くなる。そして、耐圧を見込んでｐ型ディープ層１０の幅を設定してあるため、より高電圧がゲート酸化膜８に入り込まないようにすることが可能となる。これにより、ゲート酸化膜８内での電界集中、特にゲート酸化膜８のうちのトレンチ６の底部での電界集中を緩和することが可能となり、ゲート酸化膜８が破壊されることを防止することが可能となる。
【００３８】
一方、オン時（ゲート電圧＝２０Ｖ、ドレイン電圧＝１Ｖ、ソース電圧＝０Ｖ）には、ゲート電極９にゲート電圧として２０Ｖが印加されるため、ｐ型ベース領域３のうちトレンチ６に接している表面にチャネルが形成される。このため、ソース電極１１から注入された電子はｎ+型ソース領域４からｐ型ベース領域３に形成されたチャネルを通った後、ｎ-型ドリフト層２に到達する。これにより、ソース電極１１とドレイン電極１３との間に電流を流すことができる。
【００３９】
さらに、本実施形態では、ｐ型ディープ層１０をトレンチ６の周囲に形成せず、ｐ型ディープ層１０がトレンチ６の側面から第１所定距離離れ、底面から第２所定距離離れた位置まで形成されていない構造とされている。このため、オン時にゲート電極９にゲート電圧を印加してチャネルが形成されたときに、チャネルの幅を広くすることができる。すなわち、トレンチ６の周囲においては、ｐ型ディープ層１０が形成されていないため、トレンチ６の側面および底面の周囲のｎ-型ドリフト層２にも電流が流れるように電流経路を広げることが可能となる。このため、ｐ型ディープ層１０をトレンチ６と接するように形成する場合と比較してＪＦＥＴ領域の幅を広くすることができ、ＪＦＥＴ抵抗を低減することが可能となる。
【００４０】
次に、図１に示すトレンチゲート構造のＭＯＳＦＥＴの製造方法について説明する。図４〜図５は、図１に示すトレンチゲート構造のＭＯＳＦＥＴの製造工程を示した断面図である。図４および図５中、左側に図１中のＢ−Ｂ線においてｘｚ平面と平行に切断した断面図（図２（ｂ）と対応する場所）を示してあり、右側に図１中のＤ−Ｄ線においてｙｚ平面と平行に切断した断面図（図２（ｄ）と対応する場所）を示してある。以下、これらの図を参照して説明する。
【００４１】
〔図４（ａ）に示す工程〕
まず、窒素等のｎ型不純物濃度が例えば１．０×１０19／ｃｍ3で厚さ３００μｍ程度のｎ+型基板１を用意する。このｎ+型基板１の表面に窒素等のｎ型不純物濃度が例えば３．０×１０15〜２．０×１０16／ｃｍ3で厚さ１５μｍ程度のＳｉＣからなるｎ-型ドリフト層２をエピタキシャル成長させる。続いて、ｎ-型ドリフト層２の表面にＬＴＯなどで構成されるマスク２０を形成したのち、フォトリソグラフィ工程を経て、ｐ型ディープ層１０のうちの上層領域の形成予定領域においてマスク２０を開口させる。そして、マスク２０上からｐ型不純物（例えばボロンやアルミニウム）のイオン注入を行う。例えばボロンもしくはアルミニウム濃度が１．０×１０16〜１．０×１０19／ｃｍ3となるようにイオン注入を行っている。このような工程により、トレンチ６の形成予定領域の周囲において、ｐ型ディープ層１０が形成されないようにしつつ、ｐ型ディープ層１０のうちの上層領域を形成できる。
【００４２】
〔図４（ｂ）に示す工程〕
フォトリソグラフィ工程を経て、ｐ型ディープ層１０のうちの下層領域の形成予定領域においてマスク２０を開口させる。そして、マスク２０上からｐ型不純物（例えばボロンやアルミニウム）のイオン注入を行う。このときのイオン注入の濃度については、図４（ａ）に示す工程と同様としている。この後、マスク２０を除去したのち、注入されたイオンを活性化する。
【００４３】
なお、ここではｐ型ディープ層１０のうちの上層領域を形成するためのｐ型不純物のイオン注入を行ったのちに、下層領域を形成するためのｐ型不純物のイオン注入を行うようにしたが、これらの順番を逆にしても良い。ただし、この場合には別々のマスクを用いてイオン注入を行うことが必要になることから、上記した順番で形成することでマスク共通化を図ることが可能となり、上層領域と下層領域とをセルフアラインで形成でき、これらをマスクズレの影響無く形成することが可能となる。
【００４４】
〔図４（ｃ）に示す工程〕
ｎ-型ドリフト層２の表面に、ボロンもしくはアルミニウム等のｐ型不純物濃度が例えば１．０×１０15〜２．０×１０19／ｃｍ3、厚さ２．０μｍ程度となるｐ型不純物層をエピタキシャル成長させることにより、ｐ型ベース領域３を形成する。
【００４５】
〔図５（ａ）に示す工程〕
続いて、ｐ型ベース領域３の上に、例えばＬＴＯ等で構成されるマスク（図示せず）を成膜したのち、フォトリソグラフィ工程を経て、ｎ+型ソース領域４の形成予定領域上においてマスクを開口させる。その後、ｎ型不純物（例えば窒素）をイオン注入する。
【００４６】
さらに、先程使用したマスクを除去した後、再びマスク（図示せず）を成膜し、フォトリソグラフィ工程を経て、ｐ+型コンタクト層５の形成予定領域上においてマスクを開口させる。その後、ｐ型不純物（例えばボロンやアルミニウム）をイオン注入する。
【００４７】
そして、注入されたイオンを活性化することで、窒素等のｎ型不純物濃度（表面濃度）が例えば１．０×１０21／ｃｍ3、厚さ０．３μｍ程度のｎ+型ソース領域４を形成すると共に、ボロンもしくはアルミニウム等のｐ型不純物濃度（表面濃度）が例えば１．０×１０21／ｃｍ3、厚さ０．３μｍ程度のｐ+型コンタクト層５を形成する。その後、マスクを除去する。
【００４８】
〔図５（ｂ）に示す工程〕
ｐ型ベース領域３、ｎ+型ソース領域４およびｐ+型コンタクト層５の上に、図示しないエッチングマスクを成膜したのち、トレンチ６の形成予定領域においてエッチングマスクを開口させる。そして、エッチングマスクを用いたエッチングを行ったのち、必要に応じて犠牲酸化工程を行うことで、トレンチ６を形成する。このとき、先に行ったｐ型ディープ層１０の形成工程（図４（ａ）、（ｂ）の工程）において、トレンチ６の形成予定領域の周囲においてｐ型ディープ層１０を形成しないようにしているため、トレンチ６の周囲にはｐ型ディープ層１０が形成されておらず、これらが接していない状態となる。この後、エッチングマスクを除去する。
【００４９】
〔図５（ｃ）に示す工程〕
ゲート酸化膜形成工程を行うことにより、トレンチ６内を含む基板表面全面にゲート酸化膜８を形成する。具体的には、ウェット雰囲気を用いたパイロジェニック法によるゲート酸化（熱酸化）によりゲート酸化膜８を形成する。続いて、ゲート酸化膜８の表面にｎ型不純物をドーピングしたポリシリコン層を例えば６００℃の温度下で４４０ｎｍ程度成膜したのち、エッチバック工程等を行うことにより、トレンチ６内にゲート酸化膜８およびゲート電極９を残す。
【００５０】
この後の工程に関しては、従来と同様であるため図示しないが、層間絶縁膜１２を成膜したのち、層間絶縁膜１２をパターニングしてｎ+型ソース領域４やｐ+型コンタクト層５に繋がるコンタクトホールを形成すると共に、ゲート電極９に繋がるコンタクトホールを別断面に形成する。続いて、コンタクトホール内を埋め込むように電極材料を成膜したのち、これをパターニングすることでソース電極１１やゲート配線を形成する。また、ｎ+型基板１の裏面側にドレイン電極１３を形成する。これにより、図１に示したＭＯＳＦＥＴが完成する。
【００５１】
以上説明したように、本実施形態のＳｉＣ半導体装置によれば、ｐ型ディープ層１０の全部もしくは一部がトレンチ６の内壁面から離間した構造、すなわち少なくともトレンチ６の側面もしくは底面のいずれか一方と接していないレイアウトとしてある。具体的には、ｐ型ディープ層１０をトレンチ６の周囲に形成せず、ｐ型ディープ層１０がトレンチ６の側面から第１所定距離離れ、底面から第２所定距離離れた位置まで形成されていない構造としてある。このため、オン時にゲート電極９にゲート電圧を印加してチャネルが形成されたときに、チャネルの幅を広くすることができる。したがって、ｐ型ディープ層１０をトレンチ６と接するように形成する場合と比較してＪＦＥＴ領域の幅を広くすることができ、ＪＦＥＴ抵抗を低減することができるため、オン抵抗の低減を図ることが可能となる。
【００５２】
（第２実施形態）
本発明の第２実施形態について説明する。本実施形態のＳｉＣ半導体装置は、第１実施形態に対してｐ型ディープ層１０の構造を変更したものであり、基本構造に関しては第１実施形態と同様であるため、第１実施形態と異なっている部分に関してのみ説明する。
【００５３】
図６は、本実施形態にかかるＳｉＣ半導体装置の斜視断面図である。また、図７（ａ）は図６のＥ−Ｅ線においてｘｚ平面と平行に切断したときの断面図、図７（ｂ）は、図６中のＦ−Ｆ線においてｙｚ平面と平行に切断したときの断面図である。
【００５４】
図６および図７（ａ）、（ｂ）に示すように、本実施形態では、第１実施形態と異なりｐ型ディープ層１０がトレンチ６の底部とは接した状態にしているが、トレンチ６の側面については第１実施形態と同様にｐ型ディープ層１０がその一部と接しないようにしている。すなわち、トレンチ６の側面の法線にｐ型ディープ層１０を延設しているが、上層領域では、ｐ型ディープ層１０がトレンチ６の側面から第１所定距離離間して配置されるようにしている。このような構造の場合、ゲート電極９に対してゲート電圧を印加したときに、トレンチ６の側面のうちｎ-型ドリフト層２が残されている部分では電流が流れるようにでき、電流経路を広くすることができる。このため、第１実施形態と比較すれば効果は少なくなるものの、隣り合うｐ型ディープ層１０の間に構成されるＪＦＥＴ領域でのＪＦＥＴ抵抗を低減することができるため、オン抵抗の低減を図ることが可能となる。
【００５５】
また、本実施形態の構造のＳｉＣ半導体装置の製造方法は、基本的には第１実施形態と同様であり、図４（ａ）、（ｂ）に示したｐ型ディープ層１０の形成の際のイオン注入深さを第１実施形態に対して変更し、ｐ型ディープ層１０のうち下層領域がトレンチ６の底部よりも浅い位置まで形成されるようにすれば良い。
【００５６】
（第３実施形態）
本発明の第３実施形態について説明する。本実施形態のＳｉＣ半導体装置も、第１実施形態に対してｐ型ディープ層１０の構造を変更したものであり、基本構造に関しては第１実施形態と同様であるため、第１実施形態と異なっている部分に関してのみ説明する。
【００５７】
図８は、本実施形態にかかるＳｉＣ半導体装置の斜視断面図である。また、図９（ａ）は図８のＧ−Ｇ線においてｘｚ平面と平行に切断したときの断面図、図９（ｂ）は、図８中のＨ−Ｈ線においてｙｚ平面と平行に切断したときの断面図である。
【００５８】
図８および図９（ａ）、（ｂ）に示すように、本実施形態では、第１実施形態と異なりｐ型ディープ層１０がトレンチ６の側面とは接した状態にしているが、トレンチ６の底部については第１実施形態と同様にｐ型ディープ層１０と接しないようにしている。すなわち、トレンチ６が形成される位置において、トレンチ６の底面から第２所定距離離れた位置までｐ型ディープ層１０を形成しないようにしている。このような構造の場合、ゲート電極９に対してゲート電圧を印加したときに、トレンチ６の底面に残されたｎ-型ドリフト層２では電流が流れるようにでき、電流経路を広くすることができる。このため、第１実施形態と比較すれば効果は少なくなるものの、隣り合うｐ型ディープ層１０の間に構成されるＪＦＥＴ領域でのＪＦＥＴ抵抗を低減することができるため、オン抵抗の低減を図ることが可能となる。
【００５９】
また、本実施形態の構造のＳｉＣ半導体装置の製造方法は、基本的には第１実施形態と同様であり、図４（ａ）に示したｐ型ディープ層１０の上層領域の形成の際のイオン注入に用いるマスク２０のマスクパターンを変更するだけで良い。
【００６０】
（第４実施形態）
本発明の第４実施形態について説明する。本実施形態のＳｉＣ半導体装置は、第２実施形態に対して電流経路を拡大する部分の濃度をより高濃度となるようにしたものであり、基本構造に関しては第１実施形態と同様であるため、第１実施形態と異なっている部分に関してのみ説明する。
【００６１】
図１０は、本実施形態にかかるＳｉＣ半導体装置の斜視断面図である。また、図１１（ａ）は図１０のＩ−Ｉ線においてｘｚ平面と平行に切断したときの断面図、図１１（ｂ）は、図１０中のＪ−Ｊ線においてｙｚ平面と平行に切断したときの断面図である。
【００６２】
図１０および図１１（ａ）、（ｂ）に示すように、本実施形態でも、第２実施形態と同様に、ｐ型ディープ層１０がトレンチ６の側面の一部と接していない状態とされている。しかし、第２実施形態と異なり、少なくともｐ型ディープ層１０がトレンチ６から離された場所においてｎ-型ドリフト層２の不純物濃度を高くした電流拡散層２ａを形成している。すなわち、トレンチ６の側面の法線にｐ型ディープ層１０を延設しているが、上層領域では、ｐ型ディープ層１０がトレンチ６の側面から第１所定距離離間して配置されるようにし、トレンチ６の側面とｐ型ディープ層１０との間に電流拡散層２ａが形成されるようにしている。また、本実施形態では、ｎ-型ドリフト層２のうち複数のｐ型ディープ層１０の間に位置する箇所の表層部、つまりｎ-型ドリフト層２のうちｐ型ディープ層１０の上層領域と同じ深さとなる部位も電流拡散層２ａとされている。このような構造の場合、ゲート電極９に対してゲート電圧を印加したときに、トレンチ６の側面のうち電流拡散層２ａが形成されている部分でより広範囲に電流が流れるように電流の流れる範囲を分散でき、より電流経路を広くすることができる。このため、第２実施形態と比較して、より隣り合うｐ型ディープ層１０の間に構成されるＪＦＥＴ領域でのＪＦＥＴ抵抗を低減することができ、よりオン抵抗の低減を図ることが可能となる。
【００６３】
また、本実施形態の構造のＳｉＣ半導体装置の製造方法は、基本的には第１実施形態と同様であるが、電流拡散層２ａを形成する工程が含まれることが異なる。電流拡散層２ａの形成は、エピタキシャル成長もしくはイオン注入のいずれによって行っても良く、第１実施形態で説明した図４（ａ）、（ｂ）の工程の代わりに以下の工程を行えば良い。
【００６４】
例えば、ｎ-型ドリフト層２の表面にｐ型ディープ層１０の下層領域の形成予定領域が開口するマスクを形成したのち、そのマスクを用いてｐ型不純物をイオン注入し、下層領域を形成する。そして、マスクを除去した後、ｎ-型ドリフト層２およびｐ型ディープ層１０の下層領域の表面に電流拡散層２ａをエピタキシャル成長させ、さらにｐ型ディープ層１０の上層領域の形成予定領域が開口するマスクを形成する。そして、そのマスクを用いてｐ型不純物をイオン注入し、上層領域を形成する。その後は、図４（ｃ）以降の工程を経ることで本実施形態にかかるＳｉＣ半導体装置を製造することができる。
【００６５】
また、他の方法により、本実施形態にかかるＳｉＣ半導体装置を製造することもできる。例えば、ｎ-型ドリフト層２の表面にｐ型ディープ層１０の下層領域の形成予定領域が開口するマスクを形成したのち、そのマスクを用いてｐ型不純物をイオン注入し、下層領域を形成する。そして、マスクを除去した後、ｎ-型ドリフト層２およびｐ型ディープ層１０の下層領域の表面にｐ型ディープ層１０の上層領域をエピタキシャル成長させ、さらにｐ型ディープ層１０の上層領域の形成予定領域以外が開口するマスクを形成する。そして、そのマスクを用いてｎ型不純物をイオン注入し、電流拡散層２ａを形成する。その後は、図４（ｃ）以降の工程を経ることで本実施形態にかかるＳｉＣ半導体装置を製造することができる。
【００６６】
また、第２実施形態と同様に、ｐ型ディープ層１０を形成したのち、ｎ型不純物のイオン注入によって電流拡散層２ａを形成しても良い。すなわち、マスク２０を除去した後に電流拡散層２ａの形成予定領域が開口するマスクを再び配置し、その後、ｎ型不純物をイオン注入して電流拡散層２ａが形成されるようにしても良い。また、電流拡散層２ａを形成するためのｎ型不純物のイオン注入については、ｐ型ディープ層１０の形成前後のいずれに行っても良く、ｐ型ディープ層１０のうちの上層領域と下層領域の形成工程の間に行っても良い。
【００６７】
なお、ここではｐ型ディープ層１０の上層領域と同じ深さの位置において、ｐ型ディープ層１０以外の部分が全域電流拡散層２ａとなるようにする場合について説明したが、少なくともトレンチ６の側面とｐ型ディープ層１０との間に電流拡散層２ａを配置すれば、電流経路の低抵抗化を図ることが可能となり、よりオン抵抗低減が可能となる。
【００６８】
（第５実施形態）
本発明の第５実施形態について説明する。本実施形態のＳｉＣ半導体装置は、ｐ型ディープ層１０を第１実施形態の構造とする場合において第４実施形態の電流拡散層２ａを形成したものであり、基本構造に関しては第１実施形態と同様であるため、第１実施形態と異なっている部分に関してのみ説明する。
【００６９】
図１２は、本実施形態にかかるＳｉＣ半導体装置の斜視断面図である。また、図１３（ａ）は図１２のＫ−Ｋ線においてｘｚ平面と平行に切断したときの断面図、図１３（ｂ）は、図１２中のＬ−Ｌ線においてｙｚ平面と平行に切断したときの断面図である。
【００７０】
図１２および図１３（ａ）、（ｂ）に示すように、本実施形態でも、第１実施形態と同様に、ｐ型ディープ層１０がトレンチ６の底面および側面の一部と接していない状態とされており、さらに、第４実施形態と同様に、トレンチ６の側面からｐ型ディープ層１０までの間や、ｎ-型ドリフト層２のうち複数のｐ型ディープ層１０の間に位置する箇所の表層部に電流拡散層２ａが形成されるようにしている。
【００７１】
このように、ｐ型ディープ層１０がトレンチ６の底面および側面の一部と接していない状態とされる形態に対して、電流拡散層２ａを形成するようにしても良い。このようにすれば、第１実施形態よりもさらに電流拡散層２ａにて電流経路を広げることができる分、さらにＪＦＥＴ抵抗を低減でき、よりオン抵抗低減を図ることが可能となる。
【００７２】
なお、本実施形態の構造のＳｉＣ半導体装置の製造方法は、基本的には第１実施形態と同様であるが、電流拡散層２ａを形成する工程が含まれることが異なる。電流拡散層２ａの形成は、エピタキシャル成長もしくはイオン注入のいずれによって行っても良く、第１実施形態で説明した図４（ａ）、（ｂ）の工程の後に、以下の工程を行うようにしても良い。
【００７３】
例えば、図４（ａ）、（ｂ）のｐ型ディープ層１０の形成工程の前に電流拡散層２ａをエピタキシャル成長させておけば良い。
【００７４】
また、図４（ａ）、（ｂ）の工程を行った後、ｎ型不純物のイオン注入によって電流拡散層２ａを形成しても良い。すなわち、マスク２１を除去した後に電流拡散層２ａの形成予定領域が開口するマスクを再び配置し、その後、ｎ型不純物をイオン注入して電流拡散層２ａが形成されるようにしても良い。また、電流拡散層２ａを形成するためのｎ型不純物のイオン注入を図４（ａ）の工程の前後のいずれかに変更しても良い。
【００７５】
なお、ここでもｐ型ディープ層１０の上層領域と同じ深さの位置において、ｐ型ディープ層１０以外の部分が全域電流拡散層２ａとなるようにする場合について説明したが、少なくともトレンチ６の側面とｐ型ディープ層１０との間に電流拡散層２ａを配置すれば、電流経路の低抵抗化を図ることが可能となり、よりオン抵抗低減が可能となる。
【００７６】
（第６実施形態）
本発明の第６実施形態について説明する。本実施形態のＳｉＣ半導体装置は、ｐ型ディープ層１０を第３実施形態の構造とする場合において第４実施形態の電流拡散層２ａを形成したものであり、基本構造に関しては第３実施形態と同様であるため、第３実施形態と異なっている部分に関してのみ説明する。
【００７７】
図１４は、本実施形態にかかるＳｉＣ半導体装置の斜視断面図である。また、図１５（ａ）は図１４のＭ−Ｍ線においてｘｚ平面と平行に切断したときの断面図、図１５（ｂ）は、図１４中のＮ−Ｎ線においてｙｚ平面と平行に切断したときの断面図である。
【００７８】
図１４および図１５（ａ）、（ｂ）に示すように、本実施形態でも、第３実施形態と同様に、ｐ型ディープ層１０がトレンチ６の底面と接していない状態とされており、さらに、第４実施形態と同様に、トレンチ６の側面に接するように、トレンチ６の側面よりトレンチ６から第１所定距離離間して配置されたｐ型ディープ層１０までの間に電流拡散層２ａが形成されるようにしている。
【００７９】
このように、ｐ型ディープ層１０がトレンチ６の底面と接していない状態とされる形態に対して、電流拡散層２ａを形成するようにしても良い。このようにすれば、第１実施形態よりもさらに電流拡散層２ａを形成して電流経路を広げることができる分、さらにＪＦＥＴ抵抗を低減でき、よりオン抵抗低減を図ることが可能となる。
【００８０】
なお、本実施形態の構造のＳｉＣ半導体装置の製造方法は、基本的には第５実施形態と同様であり、ｐ型ディープ層１０の上層領域の下部を形成する際のマスクパターンを変更し、ｐ型ディープ層１０がトレンチ６の側面とは接するが底部に接しないようにすれば良い。
【００８１】
（他の実施形態）
（１）上記各実施形態では、複数本並列的に並べたｐ型ディープ層１０をすべて同様の構造としたが、複数本のうちの必要な本数だけ、上記各実施形態で示した構造とすることもできる。また、上記各実施形態で示した構造のｐ型ディープ層１０を組み合わせることもできる。図１６は、その一例を示したものであり、トレンチゲート構造におけるゲート酸化膜８やゲート電極９などを省略して示したトレンチ６近傍の様子を示した部分斜視断面図である。
【００８２】
図１６（ａ）に示すように、第１実施形態の構造をｐ型ディープ層１０のうちの一部にのみ選択的に設けるようにしても良い。また、図１６（ｂ）に示すように、第１実施形態の構造のｐ型ディープ層１０と第３実施形態の構造のｐ型ディープ層１０を組み合わせるようにしても良い。さらに、図１６（ｃ）に示すように、第１実施形態の構造のｐ型ディープ層１０と第２実施形態の構造のｐ型ディープ層１０とで組み合わせることもできる。
【００８３】
（２）上記第１、第２実施形態では、ｐ型ディープ層１０をｘ方向に延設した場合について説明したが、各ｐ型ディープ層１０をトレンチ６の長手方向に対して斜め方向に交差する形状にしたり、Ｘ方向において複数に分割した形状としても良い。ｐ型ディープ層１０をトレンチ６の長手方向に対して斜め方向に交差する構造とする場合、等電位分布の偏りなどを抑制するために、トレンチ６の長手方向に対する垂直方向に伸びる線を対称線として、ｐ型ディープ層１０を線対称のレイアウトにするのが好ましい。
【００８４】
（３）上記各実施形態では、第１導電型をｎ型、第２導電型をｐ型としたｎチャネルタイプのＭＯＳＦＥＴを例に挙げて説明したが、各構成要素の導電型を反転させたｐチャネルタイプのＭＯＳＦＥＴに対しても本発明を適用することができる。また、上記説明では、トレンチゲート構造のＭＯＳＦＥＴを例に挙げて説明したが、同様のトレンチゲート構造のＩＧＢＴに対しても本発明を適用することができる。ＩＧＢＴは、上記各実施形態に対して基板１の導電型をｎ型からｐ型に変更するだけであり、その他の構造や製造方法に関しては上記各実施形態と同様である。
【００８５】
（４）上記各実施形態では、ゲート絶縁膜として熱酸化によるゲート酸化膜８を例に挙げて説明したが熱酸化によらない酸化膜もしくは窒化膜などを含むものであっても構わない。
【符号の説明】
【００８６】
１            ｎ+型基板
２            ｎ-型ドリフト層
２ａ          電流拡散層
３            ｐ型ベース領域
４            ｎ+型ソース領域
５            ｐ+型コンタクト層
６            トレンチ
８            ゲート酸化膜
９            ゲート電極
１０          ｐ型ディープ層
１０ａ        高濃度領域
１０ｂ        低濃度領域
１１          ソース電極
１２          層間絶縁膜
１３          ドレイン電極
２０、２１    マスク
【図１】
2012169385.tif 000003
【図２（ａ）】
2012169385.tif 000004
【図２（ｂ）】
2012169385.tif 000005
【図２（ｃ）】
2012169385.tif 000006
【図２（ｄ）】
2012169385.tif 000007
【図３】
2012169385.tif 000008
【図４】
2012169385.tif 000009
【図５】
2012169385.tif 000010
【図６】
2012169385.tif 000011
【図７】
2012169385.tif 000012
【図８】
2012169385.tif 000013
【図９】
2012169385.tif 000014
【図１０】
2012169385.tif 000015
【図１１】
2012169385.tif 000016
【図１２】
2012169385.tif 000017
【図１３】
2012169385.tif 000018
【図１４】
2012169385.tif 000019
【図１５】
2012169385.tif 000020
【図１６】
2012169385.tif 000021