(57)【要約】【課題】テストコストの低減を実現可能な半導体装置のテスト方法を提供する。【解決手段】例えば、ループバック配線ＬＮｐ１，ＬＮｎ１，ＬＮｐ２，ＬＮｎ２を持つテスト用基板ＴＢＤ上に被テストデバイスＤＵＴを搭載し、ＤＵＴの差動送信端子ＴＸｐ，ＴＸｎからの信号をループバック配線を介して差動受信端子ＲＸｐ，ＲＸｎに戻すことでテストを行う。ループバック配線上には振幅制御回路ブロックＶＡＣＴＬＢＫ１が設けられ、ＶＡＣＴＬＢＫ１は、可変利得アンプ回路ＡＭＰ１等を用いてＬＮｐ１，ＬＮｎ１から入力された信号の電圧振幅レベルを振幅設定信号ＶＡＳＥＴに基づくレベルに変換してＬＮｐ２，ＬＮｎ２に出力する。これによって、例えば受信電圧振幅レベルのテスト仕様が異なるＤＵＴでＴＢＤを共通に使用すること等が可能になる。【選択図】図１
2012202847.tif 000002
【特許請求の範囲】
【請求項１】
（ａ）第１および第２端子を備えたテスト用基板とテスト対象となる半導体装置を準備する工程と、
（ｂ）前記半導体装置を前記テスト用基板上に搭載し、前記半導体装置の送信端子を前記第１端子に、前記半導体装置の受信端子を前記第２端子にそれぞれ電気的に接続する工程と、
（ｃ）前記半導体装置をテストする工程と、を有し、
前記テスト用基板は、
前記第１端子に一端が接続された第１伝送線路と、
前記第２端子に一端が接続された第２伝送線路と、
前記第１伝送線路の他端から入力された第１振幅を持つ第１信号を前記第１振幅とは異なる第２振幅を持つ第２信号に変換して前記第２伝送線路の他端に出力する振幅制御回路部とを備え、
前記（ｃ）工程は、（ｃ１）前記半導体装置に前記送信端子を介した送信動作と共に前記受信端子を介した受信動作を行わせる工程を含むことを特徴とする半導体装置のテスト方法。
【請求項２】
請求項１記載の半導体装置のテスト方法において、
前記（ｃ）工程は、前記（ｃ１）工程よりも前に、（ｃ２）前記振幅制御回路部における前記第２振幅の大きさを予め振幅設定信号によって設定する工程を更に含むことを特徴とする半導体装置のテスト方法。
【請求項３】
請求項２記載の半導体装置のテスト方法において、
前記振幅制御回路部は、
前記第１振幅の大きさを検出する検出回路と、
前記第１信号を入力として前記第２信号を出力し、前記検出回路の検出結果と前記振幅設定信号に基づいてゲインが制御される可変利得アンプ回路とを有することを特徴とする半導体装置のテスト方法。
【請求項４】
請求項２記載の半導体装置のテスト方法において、
前記振幅制御回路部は、
前記第２振幅を検出する検出回路と、
前記第１信号を入力として前記第２信号を出力し、前記検出回路の検出結果と前記振幅設定信号に基づいてゲインが制御される可変利得アンプ回路とを有することを特徴とする半導体装置のテスト方法。
【請求項５】
請求項２記載の半導体装置のテスト方法において、
前記振幅制御回路部は、高電位側の第１電源電圧と低電位側の第２電源電圧で動作するドライバ回路を備え、
前記第１および第２電源電圧の大きさは、前記振幅設定信号によって設定可能になっていることを特徴とする半導体装置のテスト方法。
【請求項６】
請求項１記載の半導体装置のテスト方法において、
前記振幅制御回路部は、
前記第１伝送線路の他端に一端が接続された容量素子と、
前記容量素子と他端と固定電圧の間で前記固定電圧側をカソードとして結合された第１ダイオードと、
前記容量素子と他端と前記固定電圧の間で前記固定電圧側をアノードとして結合された第２ダイオードとを有することを特徴とする半導体装置のテスト方法。
【請求項７】
請求項３〜６のいずれか一項に記載の半導体装置のテスト方法において、
前記第２伝送線路は、前記第１伝送線路よりも短いことを特徴とする半導体装置のテスト方法。
【請求項８】
請求項１記載の半導体装置のテスト方法において、
前記第１および第２信号の周波数は、１ＧＨｚ以上であることを特徴とする半導体装置のテスト方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置のテスト方法に関し、特に、ＧＨｚクラスの高速インタフェースを備えた半導体装置のテスト方法に適用して有効な技術に関する。
【背景技術】
【０００２】
例えば、特許文献１には、ＢＯＳＴ（Built Out Self Test）装置上に、Ｄ／Ａ変換器とＡ／Ｄ変換器と当該Ｄ／Ａ変換器の出力を当該Ａ／Ｄ変換器に入力するループバックラインとを備えた構成が示されている。当該Ｄ／Ａ変換器およびＡ／Ｄ変換器は、被試験デバイスのＡ／Ｄ変換器およびＤ／Ａ変換器のテスト装置として使用され、ループバックラインを設けることで当該テスト装置の自己診断が可能になる。
【０００３】
また、特許文献２には、被試験デバイスが搭載されるパフォーマンスボードと試験装置のピンエレクトロニクスとの間にスイッチ基板を設け、当該スイッチ基板上にスイッチ部と確定ジッタ印加部を設けた構成が示されている。ループバック試験を行う際、被試験デバイスの出力ピンからの信号は確定ジッタ印加部によって所定のジッタが加えられると共にスイッチ部を介して入力ピンに戻される。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００２−２３６１５１号公報
【特許文献２】特開２００６−２２０６６０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
近年、ＰＣＩ−ＥｘｐｒｅｓｓやシリアルＡＴＡ（Ｓ−ＡＴＡ）等を代表にＧＨｚクラスの高速インタフェースを搭載した半導体装置（デバイス）が普及している。このような高速なデバイスをテストするためには、通常、非常に高価な試験装置（所謂テスタ）が必要となる。また高速化が更に進むと、場合によっては十分な性能を持つテスタが得られない事態も起こり得る。そこで、特に量産過程においてデバイスを低コストでテストするため、ループバックテストを用いることが有益である。ループバックテストでは、高速なデバイスの出力信号をテスト用基板を介して当該デバイスの入力信号として取り込むことによってテストが行われる。
【０００６】
このようなループバックテストでは、入力信号が最小振幅レベルとなる条件でテストを行うことが望ましく、デバイスの出力信号の振幅を例えば８ｄＢ程度低下させたものを入力信号とすることが望ましい。そのための負荷をテスト用基板上の配線によって実現するためには、基板材質、配線材料等の条件にもよるが、デバイスの出力端子と入力端子の間の配線長に例えば４０ｃｍ程度の長さが求められる場合がある。
【０００７】
しかしながら、このような配線による負荷を用いると、試験対象となるデバイスにおける高速インタフェースのＩＯポート数が増大するほど、テスト用基板上での配線の引き回しが困難となり、テスト用基板の大型化等に伴いテストコストが増大する恐れがある。また、高速インタフェースの種類（例えば通信速度等）が変わると、前述した負荷の条件（基板材質、配線材料ならびに配線長等）も変わり得るため、高速インタフェースの種類毎にそれぞれ異なるテスト用基板を開発する必要がある。そうすると、開発期間に伴う時間的なコストも含めてテストコストの増大を招き得る。更に、高速インタフェースの種類が同じであったとしても、製造ばらつきやテスト環境（温度等）等によってデバイス毎に出力信号の振幅にばらつきが生じ、テスト用基板上の負荷にも製造ばらつき等が生じ得るため、テスト条件の精度を確保することが困難となる恐れがある。例えば、デバイスの入力信号の振幅が過小となることによるオーバーキルや、過大となることによるスクリーニング不足などが生じ得る。
【０００８】
本発明は、このようなことを鑑みてなされたものであり、その目的の一つは、テストコストの低減を実現可能な半導体装置のテスト方法を提供することにある。本発明の前記並びにその他の目的と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００９】
本願において開示される発明のうち、代表的な実施の形態の概要を簡単に説明すれば、次のとおりである。
【００１０】
本実施の形態による半導体装置のテスト方法は、ループバック配線を持つテスト用基板上にテスト対象となる半導体装置を搭載し、半導体装置の送信端子からの信号をループバック配線を介して受信端子に戻すことでテストを行うものとなっている。ここで、ループバック配線上には第１振幅の信号を第２振幅の信号に変換する振幅制御回路部が挿入されており、半導体装置にはこの振幅制御回路部を介して振幅変換された信号が戻される。このように、テスト用基板上で振幅変換を行うことで、例えば受信振幅レベルのテスト仕様が異なる半導体装置で当該テスト用基板を共通に使用することなどが可能になる。
【発明の効果】
【００１１】
本願において開示される発明のうち、代表的な実施の形態によって得られる効果を簡単に説明すると、テストコストの低減が実現可能になる。
【図面の簡単な説明】
【００１２】
【図１】本発明の実施の形態１による半導体装置のテスト方法において、それに用いられる半導体テストシステムの概略構成例を示すブロック図である。
【図２】本発明の実施の形態１による半導体装置のテスト方法において、その処理内容の一例を示すフロー図である。
【図３】（ａ）、（ｂ）は、図１の半導体テストシステムにおいて、被テストデバイスのばらつきに応じた各部の電圧波形例を示す説明図である。
【図４】図１の半導体テストシステムにおける振幅制御回路ブロックの詳細な構成例を示すものであり、（ａ）はその全体の回路図、（ｂ）および（ｃ）は（ａ）における電圧検出回路の回路図である。
【図５】図４の振幅制御回路ブロックの概略的な動作例を示す説明図である。
【図６】図１の半導体テストシステムにおける振幅制御回路ブロックの変形例を示すブロック図である。
【図７】本発明の実施の形態２による半導体装置のテスト方法において、それに用いられる半導体テストシステムの主要部の概略構成例を示すブロック図である。
【図８】本発明の実施の形態３による半導体装置のテスト方法において、それに用いられる半導体テストシステムの主要部の概略構成例を示すブロック図である。
【図９】（ａ）は、本発明の実施の形態４による半導体装置のテスト方法において、それに用いられる半導体テストシステムの主要部の概略構成例を示すブロック図であり、（ｂ）は、（ａ）の動作例を示す説明図である。
【図１０】（ａ）は、本発明の実施の形態５による半導体装置のテスト方法において、それに用いられる半導体テストシステムの主要部の概略構成例を示すブロック図であり、（ｂ）は、（ａ）における容量付加回路の構成例を示す回路図である。
【図１１】（ａ）は、本発明の実施の形態６による半導体装置のテスト方法において、それに用いられる半導体テストシステムの主要部の概略構成例を示すブロック図であり、（ｂ）は、（ａ）におけるドライバ回路ブロックの構成例を示す回路図である。
【発明を実施するための形態】
【００１３】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらは互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。
【００１４】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００１５】
また、実施の形態の各機能ブロックを構成する回路素子は、特に制限されないが、公知のＣＭＯＳ（相補型ＭＯＳトランジスタ）等の集積回路技術によって、単結晶シリコンのような半導体基板上に形成される。なお、実施の形態では、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）の一例としてＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）（ＭＯＳトランジスタと略す）を用いるが、ゲート絶縁膜として非酸化膜を除外するものではない。
【００１６】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００１７】
（実施の形態１）
《半導体テストシステムの全体構成》
図１は、本発明の実施の形態１による半導体装置のテスト方法において、それに用いられる半導体テストシステムの概略構成例を示すブロック図である。図１に示す半導体テストシステムは、テスト装置ＴＥＱとテスト用基板ＴＢＤを備えている。ＴＢＤ上には、ソケット等を介して被テストデバイス（半導体装置）ＤＵＴが搭載されると共に、ループバック配線（伝送線路）ＬＮｐ１，ＬＮｎ１，ＬＮｐ２，ＬＮｎ２が形成され、加えて振幅制御回路ブロックＶＡＣＴＬＢＫ１が実装される。ＬＮｐ１，ＬＮｎ１およびＬＮｐ２，ＬＮｎ２は、それぞれ差動対となっている。ＶＡＣＴＬＢＫ１は、差動型の可変利得アンプ回路ＡＭＰ１と電圧検出回路ＶＤＥＴ１と振幅制御回路ＶＡＣＴＬ１を備えている。
【００１８】
ＤＵＴは、出力インタフェース回路ＩＦ＿Ｏと、入力インタフェース回路ＩＦ＿Ｉと、自己診断回路（ＢＩＳＴ（Built In Self Test）回路）ＢＩＳＴＣを備えている。ＩＦ＿Ｏ，ＩＦ＿Ｉは、例えばＰＣＩ−ＥｘｐｒｅｓｓやシリアルＡＴＡ（Ｓ−ＡＴＡ）等を代表とするＧＨｚクラス（例えば２．５ＧＨｚ等）の高速シリアルインタフェース回路である。ＩＦ＿Ｏは、ＧＨｚクラスのクロック信号を生成するフェーズロックドループ回路ＰＬＬや、入力されたパラレル信号を当該クロック信号に同期する差動シリアル信号に変換したのちＤＵＴの差動送信端子ＴＸｐ，ＴＸｎから送信するパラレルシリアル変換回路ＰＳＣ等を含んでいる。ＩＦ＿Ｉは、ＤＵＴの差動受信端子ＲＸｐ，ＲＸｎから差動シリアル信号を受けてクロック信号およびデータ信号を再生するクロックデータリカバリ回路ＣＤＲや、再生されたデータ信号をパラレル信号に変換するシリアルパラレル変換回路ＳＰＣ等を含んでいる。
【００１９】
自己診断回路ＢＩＳＴＣは、データ生成回路ＤＧＥＮとデータ判定回路ＤＪＤＧを備える。ＤＧＥＮはテスト用のデータ信号を生成し、ＩＦ＿Ｏ内のＰＳＣに向けて出力する。ＤＪＤＧは、ＩＦ＿Ｉ内のＳＰＣからのパラレル信号を受けて当該信号の良否判定に必要な処理を行う。特に限定はされないが、ＤＧＥＮは、例えば擬似乱数データや或いは固定的に定められた時系列データを生成する回路等を備え、ＤＪＤＧは、ＤＧＥＮのデータに応じた期待値を生成する回路や、ＳＰＣの出力を当該期待値と比較する回路等を備える。
【００２０】
差動対となるＬＮｐ１，ＬＮｎ１は、一端がＴＸｐ，ＴＸｎに接続され、他端が可変利得アンプ回路ＡＭＰ１の差動入力ノードに接続される。差動対となるＬＮｐ２，ＬＮｎ２は、一端がＡＭＰ１の差動出力ノードに接続され、他端がＲＸｐ，ＲＸｎに接続される。電圧検出回路ＶＤＥＴ１は、ＡＭＰ１の差動入力ノードにおける電圧振幅レベルの大きさを検出する。振幅制御回路ＶＡＣＴＬ１は、ＶＤＥＴ１の検出結果を予め入力された振幅設定信号ＶＡＳＥＴと比較し、ＶＡＳＥＴが示す電圧振幅よりもＶＤＥＴ１の検出結果が示す電圧振幅の方が大きい場合にはＡＭＰ１の利得を下げる制御を行い、逆に小さい場合にはＡＭＰ１の利得を上げる制御を行う。これによって、ＲＸｐ，ＲＸｎの電圧振幅レベルは一定に保たれる。なお、ＡＭＰ１の利得調整は、特に限定はされないが、ＡＭＰ１のバイアス電流を変更すること等で行われる。
【００２１】
テスト装置ＴＥＱは、ＤＵＴの通信速度よりも遅い速度（例えば数百ＭＨｚ等）で動作する半導体テスタ等である。ＴＥＱは、テスト用基板ＴＢＤ上のＤＵＴやＶＡＣＴＬＢＫ１に向けた電源電圧ＶＤＤおよび接地電源電圧ＧＮＤの供給と、ＤＵＴに向けた各種テスト用制御信号ＴＣＴＬの出力と、ＤＵＴからのテスト結果通知信号ＴＲＳＵＴの受信と、振幅制御回路ＶＡＣＴＬ１に向けた振幅設定信号ＶＡＳＥＴの出力などを行う。ＴＣＴＬの中には、低速（例えば数百ＭＨｚ等）のクロック信号や、テストモードへの遷移命令等が含まれている。ＤＵＴは、ＴＣＴＬにおけるテストモードへの遷移命令を受けて、自己診断を行うのに必要な各種内部設定を行う。具体的には、ＩＦ＿Ｏ内のＰＬＬがＴＣＴＬにおける低速のクロック信号を逓倍することでＧＨｚクラスのクロック信号を生成し、ＢＩＳＴＣ内のＤＧＥＮがテストモードへの遷移命令を受けてデータ信号の生成動作を開始する。ＴＲＳＵＴは、例えば自己診断が終了した際にデータ判定回路ＤＪＤＧによって生成され、ＴＥＱはＴＲＳＵＴに基づいてＤＵＴの最終的な良否を定める。ＶＡＳＥＴは、前述したようにＲＸｐ，ＲＸｎにおける電圧振幅レベルを定める信号である。
【００２２】
《半導体装置のテスト方法》
図２は、本発明の実施の形態１による半導体装置のテスト方法において、その処理内容の一例を示すフロー図である。図２において、まず、ユーザ等がループバックテストを行うためのテスト用基板（図１のＴＢＤ）を準備する（Ｓ２０１）。次いで、ユーザあるいはハンドラ装置等が、テスト用基板に被テストデバイス（図１のＤＵＴ）を設置することで、テスト用基板を介してＤＵＴの出力ポート（図１の差動送信端子ＴＸｐ，ＴＸｎ）を入力ポート（図１の差動受信端子ＲＸｐ，ＲＸｎ）に電気的に接続する（Ｓ２０２）。続いて、テスタ等（図１のＴＥＱ）がテスト用基板に電源（図１のＶＤＤ，ＧＮＤ）を供給する（Ｓ２０３）。
【００２３】
次いで、テスタ等がテスト用基板上の振幅制御回路（図１のＶＡＣＴＬ１）に振幅値（図１の振幅設定信号ＶＡＳＥＴ）を設定する（Ｓ２０４）。例えば、この際の振幅値は、図１の差動受信端子ＲＸｐ，ＲＸｎにおいて許容可能とされる最低電圧振幅レベルに設定される。続いて、テスタ等がＤＵＴに向けて低速（例えば数百ＭＨｚ等）のクロック信号およびテストモードへの遷移命令を含む各種テスト用制御信号（図１のＴＣＴＬ）を出力する（Ｓ２０５）。ＤＵＴは、この各種テスト用制御信号に基づいて自身のインタフェース回路（図１のＩＦ＿Ｏ，ＩＦ＿Ｉ）をテストし、そのテスト結果を保持する（Ｓ２０６）。
【００２４】
具体的には、ＤＵＴは、低速クロック信号に基づいて高速クロック信号（例えばＧＨｚクラス）を生成すると共に、データ生成回路（図１のＤＧＥＮ）を用いてテスト用データ信号を生成し、ＴＸｐ，ＴＸｎに送信する。そして、ＤＵＴは、このテスト用データ信号をＲＸｐ，ＲＸｎから受信し、データ判定回路（図１のＤＪＤＧ）を用いて当該受信データが期待値と等しいか否かを判定し、その判定結果を保持する。この際に、ＲＸｐ，ＲＸｎの電圧振幅レベルは図１の振幅制御回路ブロックＶＡＣＴＬＢＫ１によって例えば最低電圧振幅レベル等に高精度に設定されている。したがって、この場合、主に図１のＩＦ＿Ｉにおけるクロックデータ再生回路ＣＤＲをテスト対象として、電圧振幅レベルがワースト条件の際にデータを正しく再生できるか否かのテストが行われる。なお、図1では省略しているが、例えばＣＤＲで再生したクロック信号に対してテスト用のタイミング調整回路を挿入すること等で、電圧振幅レベルに加えてタイミングをワースト条件に設定することも可能である。
【００２５】
一連のテストが終了した際には、例えば自己診断回路ＢＩＳＴＣからテスタ等（ＴＥＱ）に向けて自己診断の終了通知がなされる。これを受けて、テスタ等はＢＩＳＴＣ内のデータ判定回路ＤＪＤＧからテスト結果（図１のテスト結果通知信号ＴＲＳＵＴ）を受け取り、当該ＤＵＴが良品か不良品かを最終的に判定する（Ｓ２０７）。なお、場合によっては、続けて、ＲＸｐ，ＲＸｎの電圧振幅レベルを変えた条件で同様のテストを行うことも可能である。例えば、ＲＸｐ，ＲＸｎにおいて許容可能とされる最高電圧振幅レベルでテストを行うことが有益となる場合がある。この場合、図２のＳ２０４に戻って、テスタ等が振幅設定信号ＶＡＳＥＴを当該最高電圧振幅レベルに設定し、以降同様にしてテストが行われる（Ｓ２０８）。
【００２６】
《本実施の形態の主要な特徴および効果》
以上のような半導体テストシステムおよび半導体装置のテスト方法は、主に次のような特徴ならびに効果を備えている。
【００２７】
（１）テスト用基板上に第１振幅を第２振幅に変換する回路（図１の振幅制御回路ブロックＶＡＣＴＬＢＫ１）を設けることで、テスト用基板上での配線（伝送線路）の引き回しが容易となる。すなわち、前述したように電圧振幅レベルを調整するため図１のループバック配線（伝送線路）ＬＮｐ１，ＬＮｎ１，ＬＮｐ２，ＬＮｎ２に例えば数十ｃｍレベルの配線長を持たせる必要性がなくなり、最小限の配線長で足りることになる。その結果、例えば、テスト用基板の大型化の抑制や、テスト用基板上の被テストデバイスＤＵＴの搭載数（同時測定数）を増加させることや、あるいは出力ポート数や入力ポート数が多いＤＵＴに容易に対応することなどが可能になる。これによって、代表的にはテストコストの低減が実現可能になる。
【００２８】
（２）テスト用基板上に第１振幅を第２振幅に変換する回路（図１のＶＡＣＴＬＢＫ１）を設けることで、高速インタフェース回路の種類（例えば通信速度等）が変わった場合でも同一のテスト用基板を用いることが可能になる。すなわち、例えば差動送信端子および差動受信端子の端子配置が変わらずに通信速度のみが異なるＤＵＴがあった場合、通信速度に応じて電圧振幅レベルも変わり得るため、通常、各ＤＵＴ毎に専用のテスト用基板が必要となる。一方、本実施の形態の方式を用いると、電圧振幅レベルを設定によって任意に変えることができるため、各ＤＵＴでテスト用基板を共通化することができる。その結果、代表的にはテスト用基板の開発期間に伴う時間的なコストも含めてテストコストの低減が実現可能になる。
【００２９】
（３）テスト用基板上に第１振幅を第２振幅に変換する回路（図１のＶＡＣＴＬＢＫ１）を設けることで、代表的には高精度なループバックテストを実現することが可能になる。図３（ａ）、（ｂ）は、図１の半導体テストシステムにおいて、被テストデバイスのばらつきに応じた各部の電圧波形例を示す説明図である。図３（ａ）には、あるインタフェース回路を備えた被テストデバイスＤＵＴを対象としてループバックテストを行った際のＴＸｐ，ＴＸｎでの波形例、ＡＭＰ１の差動入力ノードでの波形例、ＲＸｐ，ＲＸｎでの波形例が示されている。図３（ｂ）には、図３（ａ）のＤＵＴと同じインタフェース回路を持つ別のＤＵＴを対象としてループバックテストを行った際の各部の波形例が示されている。
【００３０】
インタフェース回路の種類が同じであったとしても、製造ばらつきやテスト環境（温度等）などに応じてＤＵＴ毎にＴＸｐ，ＴＸｎの電圧振幅レベルにばらつきが生じ得る。図３の例では、図３（ａ）のＴＸｐ，ＴＸｎの電圧振幅レベルは正常な電圧振幅レベルとなっているが、図３（ｂ）の電圧振幅レベルは正常な電圧振幅レベルよりも小さくなっている。この場合、ＡＭＰ１の差動入力ノードの電圧振幅レベルも、図３（ｂ）が図３（ａ）に比べて小さくなる。ここで、仮に図３（ａ）におけるＡＭＰ１の差動入力ノードの電圧振幅レベルがＤＵＴの仕様上で許容可能な最低電圧振幅レベル（例えばＴＸｐ，ＴＸｎの正常な電圧振幅レベルから−８ｄＢ減衰したレベル）であるとすると、図３（ｂ）における当該電圧振幅レベルは仕様上の許容範囲外となる。したがって、仮に、図３（ｂ）におけるＡＭＰ１の差動入力ノードの電圧振幅レベルがそのままＲＸｐ，ＲＸｎに印加されるものとすると、図３（ｂ）のＤＵＴではオーバーキルが生じる恐れがある。逆に、図示はしないが、ＴＸｐ，ＴＸｎの電圧振幅レベルが大きい側にばらついた場合、これに応じてＲＸｐ，ＲＸｎにおける電圧振幅レベルも過大となるため、当該ＤＵＴではスクリーニング不足などが生じる恐れがある。
【００３１】
一方、本実施の形態の方式を用いると、電圧検出回路ＶＤＥＴ１を用いた自己完結型の制御により、前述したＤＵＴのばらつき等に依らずに第２振幅（ＲＸｐ，ＲＸｎにおける電圧振幅レベル）を一定に保つことが可能になる。図３（ａ）の場合には、そのままの電圧振幅レベルがＲＸｐ，ＲＸｎに印加されるようにＡＭＰ１のゲインが制御され、図３（ｂ）の場合には、ＡＭＰ１の差動入力ノードの電圧振幅レベルを増幅することで図３（ａ）の場合と同等の電圧振幅レベルがＲＸｐ，ＲＸｎに印加されるようにＡＭＰ１のゲインが制御される。なお、ここでは、ＡＭＰ１が電圧振幅レベルを増大させる動作を行う場合を示しているが、勿論、電圧振幅レベルを減少させる動作を行う場合（すなわち減衰アンプ回路として機能する場合）もある。
【００３２】
（４）テスト用基板上に第１振幅を第２振幅に変換する回路（図１のＶＡＣＴＬＢＫ１）を設けると共に、当該回路を可能な限りＲＸｐ，ＲＸｎの近くに配置することで、代表的には高精度なループバックテストを実現することが可能になる。ＲＸｐ，ＲＸｎでの電圧振幅レベルをより高精度に定めるためには、振幅制御回路ブロックＶＡＣＴＬＢＫ１の配置はＲＸｐ，ＲＸｎにより近い方が望ましい。そこで、図１に示したように、ＬＮｐ１，ＬＮｎ１の配線長よりもＬＮｐ２，ＬＮｎ２の配線長の方が短かくなるような構成を用いることが有益である。
【００３３】
（５）テスト用基板上に第１振幅を第２振幅に変換する回路（図１のＶＡＣＴＬＢＫ１）を設けることで、被テストデバイスＤＵＴにおける入力電圧振幅レベルのマージナルテストを行うことが可能になる。すなわち、前述したように、ＤＵＴの入力電圧振幅レベルを最小電圧振幅レベルのみならず例えば最大電圧振幅レベル等に設定した状態でテストを行うことが可能になる。その結果、不良品の流出をより防止することができる。
【００３４】
なお、図１の比較例として、例えば、図１のＶＡＣＴＬＢＫ１と同様な振幅調整機能をＤＵＴの内部に作り込むような方式も考えられる。ただし、この場合、ＤＵＴの回路規模が増大する事態や、通常動作時のＤＵＴの入力特性に悪影響が生じる事態などが懸念される。また、図１の場合、例えば、ＲＸｐ，ＲＸｎの電圧波形をオシロスコープ等によって実際に観測することでテスト条件の検証を行うことが可能であるが、ＤＵＴの内部に作り込んだ場合にはこのような検証が困難となる恐れがある。このような観点からは、図１のように振幅調整機能をテスト用基板上に設ける方が望ましい。また、ここでは、テスト装置ＴＥＱとして低速のテスタを用いたが、必ずしもテスタを用いる必要はない。図１および図２から判るように、ＴＥＱとしては、電源を供給する機能と、低速のクロック信号を供給する機能と、低速の各種制御信号を入出力する機能を備えていればよく、これらは例えば電源装置、パルスジェネレータ、パーソナルコンピュータ等で代替えすることも可能である。これによってもテストコストの低減が図れる。
【００３５】
《振幅制御回路ブロックの詳細》
図４は、図１の半導体テストシステムにおける振幅制御回路ブロックの詳細な構成例を示すものであり、（ａ）はその全体の回路図、（ｂ）および（ｃ）は（ａ）における電圧検出回路の回路図である。図４（ａ）の振幅制御回路ブロックＶＡＣＴＬＢＫ１において、差動対の一方となるＴＸｐとＲＸｐの間には、電圧検出回路ＶＤＥＴ１ｐｈ，ＶＤＥＴ１ｐｌと、振幅制御回路ＶＡＣＴＬ１ｐｈ，ＶＡＣＴＬ１ｐｌと、アンプ回路ＡＭＰ１ｐｈ，ＡＭＰ１ｐｍ，ＡＭＰ１ｐｌと、コンパレータ回路ＣＭＰｐｈ，ＣＭＰｐｌと合成回路ＳＹＮｐが備わっている。同様に、差動対の他方となるＴＸｎとＲＸｎの間には、電圧検出回路ＶＤＥＴ１ｎｈ，ＶＤＥＴ１ｎｌと、振幅制御回路ＶＡＣＴＬ１ｎｈ，ＶＡＣＴＬ１ｎｌと、アンプ回路ＡＭＰ１ｎｈ，ＡＭＰ１ｎｍ，ＡＭＰ１ｎｌと、コンパレータ回路ＣＭＰｎｈ，ＣＭＰｎｌと合成回路ＳＹＮｎが備わっている。差動対の一方と他方にはそれぞれ同様の回路が備わっているため、ここでは差動対の一方側に備わる回路を代表として説明を行う。
【００３６】
ＣＭＰｐｈは、ＴＸｐの電圧レベルを参照電圧Ｖｒｅｆを基準として比較判定する。Ｖｒｅｆは、ＴＸｐにおける送信信号の中心電圧レベル（例えばＶＤＤ／２等）に設定される。ＣＭＰｐｈは、ＴＸｐの電圧レベルがＶｒｅｆよりも高い場合（すなわちＴＸｐが‘Ｈ’レベルの場合）にイネーブル信号ＥＮｈを‘Ｈ’レベルに駆動する。ＣＭＰｐｌは、ＴＸｐの電圧レベルをＶｒｅｆを基準として比較判定し、Ｖｒｅｆよりも低い場合（すなわちＴＸｐが‘Ｌ’レベルの場合）にイネーブル信号ＥＮｌを‘Ｈ’レベルに駆動する。ＡＭＰ１ｐｍは、ＴＸｐの電圧レベルを所定のゲインで増幅し（あるいは減衰させ）、ＳＹＮｐに出力する。ＡＭＰ１ｐｈは、可変利得アンプ回路となっており、ＥＮｈが‘Ｌ’レベルの際には例えばハイインピーダンス状態の出力を行い、ＥＮｈが‘Ｈ’レベルの際には、ＴＸｐの電圧レベルをゲイン設定信号Ｇｐｈに応じたゲインで増幅し（あるいは減衰させ）、ＳＹＮｐに出力する。ＡＭＰ１ｐｌは、可変利得アンプ回路となっており、ＥＮｌが‘Ｌ’レベルの際には例えばハイインピーダンス状態の出力を行い、ＥＮｌが‘Ｈ’レベルの際には、ＴＸｐの電圧レベルをゲイン設定信号Ｇｐｌに応じたゲインで増幅し（あるいは減衰させ）、ＳＹＮｐに出力する。
【００３７】
ＶＤＥＴ１ｐｈは、ＴＸｐの‘Ｈ’レベル側の電圧レベルを検出し、その検出結果となる（ｎ＋１）ビットのデジタルコードａ＜ｎ：０＞を出力する。ＶＡＣＴＬｐｈは、このデジタルコードａ＜ｎ：０＞と前述した外部からの振幅設定信号ＶＡＳＥＴとを比較する。そして、ＶＡＳＥＴが表す‘Ｈ’レベル側の電圧レベルがａ＜ｎ：０＞が表す電圧レベルよりも高い場合にはゲイン設定信号Ｇｐｈを介してＡＭＰ１ｐｈのゲインを増加させ、逆にａ＜ｎ：０＞が表す電圧レベルよりも低い場合にはＧｐｈを介してＡＭＰ１ｐｈのゲインを減少させる。
【００３８】
ＶＤＥＴ１ｐｈは、具体的には、図４（ｂ）に示すように、（ｎ＋１）個のコンパレータ回路ＣＭＰｐ［０］〜ＣＭＰｐ［ｎ］と、（ｎ＋２）個の抵抗Ｒｐ［０］〜Ｒｐ［ｎ＋１］によって構成される。（ｎ＋２）個の抵抗は、ＧＮＤからＶＤＤに向けて、Ｒｐ［０］，Ｒｐ［１］，…，Ｒｐ［ｎ＋１］の順で直列に接続される。ＣＭＰｐ［ｍ］（ｍ＝０，１，…，ｎ）は、Ｒｐ［ｍ］とＲｐ［ｍ＋１］の接続ノードの電圧レベルを基準としてＴＸｐの電圧レベルを比較判定し、その結果となるａ＜ｍ＞を出力する。ここで、Ｒｐ［０］とＲｐ［ｎ＋１］は、可変抵抗となっており、この抵抗値の調整によってＴＸｐの‘Ｈ’レベル側の電圧レベルを検出する際の検出範囲が設定され、この検出範囲の中でＲｐ［１］〜Ｒｐ［ｎ］に伴う分解能でＴＸｐの‘Ｈ’レベル側の電圧レベルが検出される。
【００３９】
したがって、Ｒｐ［０］，Ｒｐ［ｎ＋１］の抵抗値を図１のテスト装置ＴＥＱからの制御信号（図示せず）によって適切に設定することでＴＸｐの‘Ｈ’レベル側の電圧レベルのみを選択的に検出することが可能になる。なお、この場合、ＶＤＥＴ１ｐｈは、ＴＸｐが‘Ｈ’レベルの場合には、その電圧レベルに応じたデジタルコードａ＜ｎ：０＞を出力し、ＴＸｐが‘Ｈ’レベル以外（‘Ｌ’レベル）の場合には、ａ＜ｎ：０＞として全てゼロを出力することになる。ＶＡＣＴＬ１ｐｈは、このａ＜ｎ：０＞が全てゼロの場合を除外することでＴＸｐの‘Ｈ’レベル側の電圧レベルを認識する。
【００４０】
同様に、ＶＤＥＴ１ｐｌは、ＴＸｐの‘Ｌ’レベル側の電圧レベルを検出し、その検出結果となる（ｎ＋１）ビットのデジタルコードｂ＜ｎ：０＞を出力する。ＶＡＣＴＬｐｌは、このｂ＜ｎ：０＞と前述した外部からのＶＡＳＥＴとを比較する。そして、ＶＡＳＥＴが表す‘Ｌ’レベル側の電圧レベルがｂ＜ｎ：０＞が表す電圧レベルよりも高い場合にはゲイン設定信号Ｇｐｌを介してＡＭＰ１ｐｌのゲインを増加させ、逆にｂ＜ｎ：０＞が表す電圧レベルよりも低い場合にはＧｐｌを介してＡＭＰ１ｐｌのゲインを減少させる。
【００４１】
ＶＤＥＴ１ｐｌは、具体的には、図４（ｃ）に示すように、（ｎ＋１）個のコンパレータ回路ＣＭＰｎ［０］〜ＣＭＰｎ［ｎ］と、（ｎ＋２）個の抵抗Ｒｎ［０］〜Ｒｎ［ｎ＋１］によって構成される。（ｎ＋２）個の抵抗は、ＧＮＤからＶＤＤに向けて、Ｒｎ［０］，Ｒｎ［１］，…，Ｒｎ［ｎ＋１］の順で直列に接続される。ＣＭＰｎ［ｍ］（ｍ＝０，１，…，ｎ）は、Ｒｎ［ｍ］とＲｎ［ｍ＋１］の接続ノードの電圧レベルを基準としてＴＸｐの電圧レベルを比較判定し、その結果となるｂ＜ｍ＞を出力する。ここで、Ｒｎ［０］とＲｎ［ｎ＋１］は、可変抵抗となっており、この抵抗値の調整によってＴＸｐの‘Ｌ’レベル側の電圧レベルを検出する際の検出範囲が設定され、この検出範囲の中でＲｎ［１］〜Ｒｎ［ｎ］に伴う分解能でＴＸｐの‘Ｌ’レベル側の電圧レベルが検出される。
【００４２】
したがって、Ｒｎ［０］，Ｒｎ［ｎ＋１］の抵抗値を図１のテスト装置ＴＥＱからの制御信号（図示せず）によって適切に設定することでＴＸｐの‘Ｌ’レベル側の電圧レベルのみを選択的に検出することが可能になる。なお、この場合、ＶＤＥＴ１ｐｌは、ＴＸｐが‘Ｌ’レベルの場合には、その電圧レベルに応じたデジタルコードｂ＜ｎ：０＞を出力し、ＴＸｐが‘Ｌ’レベル以外（‘Ｈ’レベル）の場合には、ｂ＜ｎ：０＞として全てゼロを出力することになる。ＶＡＣＴＬ１ｐｌは、このｂ＜ｎ：０＞が全てゼロの場合を除外することでＴＸｐの‘Ｌ’レベル側の電圧レベルを認識する。
【００４３】
合成回路ＳＹＮｐは、ＡＭＰ１ｐｈ，ＡＭＰ１ｐｍ，ＡＭＰ１ｐｌの出力電圧を合成し、その合成結果をＲＸｐに向けて出力する。図５は、図４の振幅制御回路ブロックの概略的な動作例を示す説明図である。図５に示すように、ＴＸｐが‘Ｈ’レベルの場合にはＥＮｈ／ＥＮｌ＝‘Ｈ’レベル／‘Ｌ’レベルとなるため、ＳＹＮｐは、ＡＭＰ１ｐｈの出力電圧とＡＭＰ１ｐｍの出力電圧を合成した電圧波形を出力する。一方、ＴＸｐが‘Ｌ’レベルの場合にはＥＮｈ／ＥＮｌ＝‘Ｌ’レベル／‘Ｈ’レベルとなるため、ＳＹＮｐは、ＡＭＰ１ｐｌの出力電圧とＡＭＰ１ｐｍの出力電圧を合成した電圧波形を出力する。ただし、図５に示すように、ＴＸｐが‘Ｈ’レベルと‘Ｌ’レベル間で遷移する過程でＥＮｈ／ＥＮｌの応答速度等に伴いＡＭＰ１ｐｈ，ＡＭＰ１ｐｌが共に非活性状態となる期間が生じ得るため、この期間において、ＳＹＮｐはＡＭＰ１ｐｍの出力電圧を出力する。
【００４４】
なお、図４（ａ）では、２個のコンパレータ回路ＣＭＰｐｈ，ＣＭＰｐｌを設けたが、例えば１個のコンパレータ回路がＥＮｈとＥＮｌに相補信号を出力するように構成することも可能である。また、ＶＡＣＴＬ１ｐｈ，ＶＡＣＴＬ１ｐｌは、ＴＸｐのクロック周期と同等の周期でＶＤＥＴ１ｐｈ，ＶＤＥＴ１ｐｌの検出結果を取り込むことが望ましいが、必ずしも同等の周期である必要はなく、ＴＸｐのクロック周期よりも遅い周期であってもよい。また、ＶＤＥＴ１ｐｈ，ＶＤＥＴ１ｐｌの検出結果には、時系列的なばらつきが生じ得るため、ＶＡＣＴＬ１ｐｈ，ＶＡＣＴＬ１ｐｌに各デジタルコードを逐次平均化する機能を設け、ＶＡＣＴＬ１ｐｈ，ＶＡＣＴＬ１ｐｌがこの平均化したコードに基づいてゲイン制御を行うように構成してもよい。
【００４５】
《振幅制御回路ブロックの変形例［１］》
図６は、図１の半導体テストシステムにおける振幅制御回路ブロックの変形例を示すブロック図である。図６に示す振幅制御回路ブロックＶＡＣＴＬＢＫ１’は、図１のＶＡＣＴＬＢＫ１と比較して、電圧検出回路ＶＤＥＴ１の検出箇所が異なっている。すなわち、図６のＶＤＥＴ１は、アンプ回路ＡＭＰ１の差動出力ノードの電圧を検出して、その検出結果を振幅制御回路ＶＡＣＴＬ１に出力する。図６のＶＡＣＴＬＢＫ１’を用いると、ＡＭＰ１の実際の出力電圧レベルを観測するため、図１のＶＡＣＴＬＢＫ１と比較してＲＸｐ，ＲＸｎの電圧振幅レベルをより高精度に設定することが可能になる。なお、ここでは、検出箇所はＡＭＰ１の差動出力ノードとしているが、ＡＭＰ１の差動出力ノードからＲＸｐ，ＲＸｎの間のノードであればよく、高精度化の観点ではＲＸｐ，ＲＸｎにより近い方が望ましい。
【００４６】
ただし、図６のＶＡＣＴＬＢＫ１’は、ＡＭＰ１の出力電圧レベルをフィードバックする制御方式を用いているため、ループバックテストの開始時に当該制御が無効な状態でＡＭＰ１による出力が行われることになる。したがって、当該制御が有効な状態でループバックテストを行うためには、ループバックテストの開始時にダミー期間が必要となる。一方、図１のＶＡＣＴＬＢＫ１は、ＡＭＰ１の入力電圧レベルをフィードフォワードする制御方式を用いているため、ループバックテストの開始時から当該制御を有効な状態にすることが可能である。これにより、ループバックテストの開始時に必ずしもダミー期間を設ける必要がなく、テスト時間の短縮等が図れる。
【００４７】
（実施の形態２）
《振幅制御回路ブロックの変形例［２］》
図７は、本発明の実施の形態２による半導体装置のテスト方法において、それに用いられる半導体テストシステムの主要部の概略構成例を示すブロック図である。図７に示す半導体テストシステムは、図１と比較して、テスト用基板ＴＢＤ上の振幅制御回路ブロックの回路構成が異なっている。これ以外に構成に関しては図１と同様であるため、詳細な説明は省略する。図７に示す振幅制御回路ブロックＶＡＣＴＬＢＫ２は、図１のＶＡＣＴＬＢＫ１におけるＡＭＰ１がアンプ回路ＡＭＰ２に置き換わり、ＶＡＣＴＬ１が振幅制御回路ＶＡＣＴＬ２に置き換わった構成になっている。
【００４８】
ＡＭＰ２は、高電位側の電源電圧ＶＤＤ２と低電位側の電源電圧ＶＳＳ２を受けて動作する。ＶＡＣＴＬ２は、電圧検出回路ＶＤＥＴ１の検出結果が表す電圧振幅レベルと、外部からの振幅設定信号ＶＡＳＥＴが表す電圧振幅レベルとを比較する。そして、ＶＡＳＥＴの電圧振幅レベルがＶＤＥＴ１の電圧振幅レベルよりも大きい場合にはＡＭＰ２のＶＤＤ２−ＶＳＳ２間の電位差を増加させ、逆にＶＡＳＥＴの電圧振幅レベルがＶＤＥＴ１の電圧振幅レベルよりも小さい場合にはＡＭＰ２のＶＤＤ２−ＶＳＳ２間の電位差を減少させる。これによって等価的にＡＭＰ２のゲインが制御され、ＲＸｐ，ＲＸｎの電圧振幅レベルが一定に保たれる。このような構成例によっても、実施の形態１の場合と同様な効果が得られる。なお、図７のＶＡＣＴＬＢＫ２は、前述した図６のような構成例に変更することも可能である。
【００４９】
（実施の形態３）
《振幅制御回路ブロックの変形例［３］》
図８は、本発明の実施の形態３による半導体装置のテスト方法において、それに用いられる半導体テストシステムの主要部の概略構成例を示すブロック図である。図８に示す半導体テストシステムは、図１と比較して、テスト用基板ＴＢＤ上の振幅制御回路ブロックの回路構成が異なっている。これ以外に構成に関しては図１と同様であるため、詳細な説明は省略する。図８に示す振幅制御回路ブロックＶＡＣＴＬＢＫ３は、図１のＶＡＣＴＬＢＫ１におけるＡＭＰ１がレベルシフト回路ＬＳに置き換わり、ＶＡＣＴＬ１が振幅制御回路ＶＡＣＴＬ３に置き換わった構成になっている。
【００５０】
ＬＳは、高電位側の出力電圧レベルと低電位側の出力電圧レベルを適宜設定可能なような構成されている。ＶＡＣＴＬ３は、電圧検出回路ＶＤＥＴ１の検出結果が表す電圧振幅レベルと、外部からの振幅設定信号ＶＡＳＥＴが表す電圧振幅レベルとを比較する。そして、ＶＡＳＥＴの電圧振幅レベルがＶＤＥＴ１の電圧振幅レベルよりも大きい場合にはＬＳの高電位側と低電位側の出力電圧レベルの電位差を増加させ、逆にＶＡＳＥＴの電圧振幅レベルがＶＤＥＴ１の電圧振幅レベルよりも小さい場合にはＬＳの高電位側と低電位側の出力電圧レベルの電位差を減少させる。これによってＲＸｐ，ＲＸｎの電圧振幅レベルが一定に保たれる。このような構成例によっても、実施の形態１の場合と同様な効果が得られる。なお、図７のＶＡＣＴＬＢＫ３は、前述した図６のような構成例に変更することも可能である。
【００５１】
（実施の形態４）
《振幅制御回路ブロックの変形例［４］》
図９（ａ）は、本発明の実施の形態４による半導体装置のテスト方法において、それに用いられる半導体テストシステムの主要部の概略構成例を示すブロック図であり、図９（ｂ）は、図９（ａ）の動作例を示す説明図である。図９（ａ）に示す半導体テストシステムは、図１と比較して、テスト用基板ＴＢＤ上の振幅制御回路ブロックの回路構成が異なっている。これ以外に構成に関しては図１と同様であるため、詳細な説明は省略する。図９（ａ）に示す振幅制御回路ブロックＶＡＣＴＬＢＫ４は、ＡＣ結合容量Ｃｐ１，Ｃｐ２，Ｃｎ１，Ｃｎ２と、ダイオードＤｐｈ，Ｄｐｌ，Ｄｎｈ，Ｄｎｌを備えている。
【００５２】
Ｃｐ１の一端は差動送信端子の一方（ＴＸｐ）に接続されたループバック配線（伝送線路）ＬＮｐ１に接続され、Ｃｐ２の一端は差動受信端子の一方（ＲＸｐ）に接続されたループバック配線（伝送線路）ＬＮｐ２に接続され、Ｃｐ１の他端はループバック配線（伝送線路）ＬＮｐ３を介してＣｐ２の他端に接続される。Ｃｎ１の一端は差動送信端子の他方（ＴＸｎ）に接続されたループバック配線（伝送線路）ＬＮｎ１に接続され、Ｃｎ２の一端は差動受信端子の他方（ＲＸｎ）に接続されたループバック配線（伝送線路）ＬＮｎ２に接続され、Ｃｎ１の他端はループバック配線（伝送線路）ＬＮｎ３を介してＣｎ２の他端に接続される。Ｄｐｈは、アノードがＬＮｐ３に、カソードが固定電圧Ｖｍにそれぞれ接続され、Ｄｐｌは、アノードがＶｍに、カソードがＬＮｐ３にそれぞれ接続される。Ｄｎｈは、アノードがＬＮｎ３に、カソードがＶｍにそれぞれ接続され、Ｄｎｌは、アノードがＶｍに、カソードがＬＮｎ３にそれぞれ接続される。
【００５３】
このような構成例において、Ｄｐｈ，Ｄｐｌ，Ｄｎｈ，Ｄｎｌの順方向電圧をＶｆとすると、図９（ｂ）に示すように、ＬＮｐ３（およびＬＮｎ３）には、Ｖｍを中心として‘Ｈ’レベル側および‘Ｌ’レベル側の電圧振幅レベルがそれぞれＶｆに制限されたような電圧信号が得られる。Ｖｆは、特に限定はされないが例えば０．４Ｖ等である。なお、ここでは、ＬＮｐ１，ＬＮｎ１の配線長が短く、Ｃｐ１，Ｃｎ１の一端における電圧振幅レベルが（２×Ｖｆ）よりも大きい場合を前提としている。Ｖｍは、外部からの振幅設定信号ＶＡＳＥＴを介して供給され、例えばＶＤＤ／２等に設定される。このＬＮｐ３（およびＬＮｎ３）の電圧信号は、Ｃｐ２（およびＣｎ２）とＬＮｐ２（およびＬＮｎ２）を介してＲＸｐ，ＲＸｎに伝送される。したがって、ＬＮｐ２（およびＬＮｎ２）の配線長を短く設計すれば、ＲＸｐ，ＲＸｎには（２×Ｖｆ）の電圧振幅を持つ差動信号が印加される。なお、Ｃｐ２，Ｃｎ２は、場合によっては省略することも可能である。
【００５４】
このような構成例を用いると、図１等の構成例に比べて安価な部品コストでＲＸｐ，ＲＸｎの電圧振幅レベルを定めることが可能になる。また、仮にＬＮｐ１，ＬＮｎ１における電圧振幅にＡＣ的な揺らぎが存在する場合でも、ＲＸｐ，ＲＸｎの電圧振幅レベルを一定に保つことができる。ただし、ＲＸｐ，ＲＸｎの電圧振幅レベルを可変設定することは困難であり、またＶｆの製造ばらつき等に伴い電圧振幅レベルの設定誤差が生じ得るため、この観点では、図１等のような方式を用いる方が望ましい。
【００５５】
（実施の形態５）
《振幅制御回路ブロックの変形例［５］》
図１０（ａ）は、本発明の実施の形態５による半導体装置のテスト方法において、それに用いられる半導体テストシステムの主要部の概略構成例を示すブロック図であり、図１０（ｂ）は、図１０（ａ）における容量付加回路の構成例を示す回路図である。図１０（ａ）に示す半導体テストシステムは、図１と比較して、テスト用基板ＴＢＤ上の振幅制御回路ブロックの回路構成が異なっている。これ以外に構成に関しては図１と同様であるため、詳細な説明は省略する。図１０（ａ）に示す振幅制御回路ブロックＶＡＣＴＬＢＫ５は、ＡＣ結合容量Ｃｐ１，Ｃｐ２，Ｃｎ１，Ｃｎ２と、電圧検出回路ＶＤＥＴ１及び振幅制御回路ＶＡＣＴＬ５と、容量付加回路ＣＡＤＤを備えている。
【００５６】
Ｃｐ１の一端は差動送信端子の一方（ＴＸｐ）に接続されたループバック配線ＬＮｐ１に接続され、Ｃｐ２の一端は差動受信端子の一方（ＲＸｐ）に接続されたループバック配線ＬＮｐ２に接続され、Ｃｐ１の他端はループバック配線ＬＮｐ３を介してＣｐ２の他端に接続される。Ｃｎ１の一端は差動送信端子の他方（ＴＸｎ）に接続されたループバック配線ＬＮｎ１に接続され、Ｃｎ２の一端は差動受信端子の他方（ＲＸｎ）に接続されたループバック配線ＬＮｎ２に接続され、Ｃｎ１の他端はループバック配線ＬＮｎ３を介してＣｎ２の他端に接続される。ＶＤＥＴ１は、Ｃｐ１，Ｃｎ１の一端（ＬＮｐ１，ＬＮｎ１側）の電圧振幅レベルを検出し、ＶＡＣＴＬ５は、この検出された電圧振幅レベルと外部から入力された振幅設定信号ＶＡＳＥＴが表す電圧振幅レベルとを比較し、その比較結果に応じた容量付加信号ＣＳＥＴを生成する。
【００５７】
容量付加回路ＣＡＤＤは、図１０（ｂ）に示すように、ＬＮｐ３にｋ個のスイッチ回路ＳＷｐ［１］〜ＳＷｐ［ｋ］を介してそれぞれ接続されるｋ個の容量Ｃｐ［１］〜Ｃｐ［ｋ］と、ＬＮｎ３にｋ個のスイッチ回路ＳＷｎ［１］〜ＳＷｎ［ｋ］を介してそれぞれ接続されるｋ個の容量Ｃｎ［１］〜Ｃｎ［ｋ］を備えている。Ｃｐ［１］〜Ｃｐ［ｋ］，Ｃｎ［１］〜Ｃｎ［ｋ］におけるスイッチ回路と異なる側のノードはＧＮＤに接続される。各スイッチ回路は、前述したＣＳＥＴによってオン・オフが個別に制御される。例えば、ＶＡＳＥＴが表す電圧振幅レベルがＶＤＥＴ１で検出された電圧振幅レベルよりも大きい場合には、その差分に応じた数のスイッチ回路がＣＳＥＴを介してオフに制御され、逆に小さい場合には、その差分に応じた数のスイッチ回路がＣＳＥＴを介してオンに制御される。これによって、ＬＮｐ３，ＬＮｐ３に付加される容量値が増加（又は減少）し、ＬＮｐ３，ＬＮｐ３の電圧振幅レベルが減少（又は増加）する。その結果、ＲＸｐ，ＲＸｎにおける電圧振幅レベルをＶＡＳＥＴに応じたレベルに設定することが可能になる。
【００５８】
（実施の形態６）
《振幅制御回路ブロックの変形例［６］》
図１１（ａ）は、本発明の実施の形態６による半導体装置のテスト方法において、それに用いられる半導体テストシステムの主要部の概略構成例を示すブロック図であり、図１１（ｂ）は、図１１（ａ）におけるドライバ回路ブロックの構成例を示す回路図である。図１１（ａ）に示す半導体テストシステムは、図１と比較して、テスト用基板ＴＢＤ上の振幅制御回路ブロックの回路構成が異なっている。これ以外に構成に関しては図１と同様であるため、詳細な説明は省略する。図１１（ａ）に示す振幅制御回路ブロックＶＡＣＴＬＢＫ６は、ＡＣ結合容量Ｃｐ１，Ｃｐ２，Ｃｎ１，Ｃｎ２と、ドライバ回路ブロックＤＲＢＫを備えている。
【００５９】
ＤＲＢＫは、図１１（ｂ）に示すように、高電位側の電源電圧ＶＯＨと低電位側の電源電圧ＶＯＬの間で動作する２個のドライバ回路ＤＲｐ，ＤＲｎを備えている。ＤＲｐ，ＤＲｎのそれぞれは、ＧＨｚクラスの周波数においてフル振幅（ＶＯＨとＶＯＬ）の出力電圧を生成可能な回路となっており、特に限定はされないが、例えば縦続接続された複数段のＣＭＯＳインバータ回路等で構成される。Ｃｐ１は、一端が差動送信端子の一方（ＴＸｐ）に接続されたループバック配線ＬＮｐ１に接続され、他端がＤＲｐの入力ノードに接続される。Ｃｐ２は、一端が差動受信端子の一方（ＲＸｐ）に接続されたループバック配線ＬＮｐ２に接続され、他端がＤＲｐの出力ノードに接続される。Ｃｎ１は、一端が差動送信端子の他方（ＴＸｎ）に接続されたループバック配線ＬＮｎ１に接続され、他端がＤＲｎの入力ノードに接続される。Ｃｎ２は、一端が差動受信端子の他方（ＲＸｎ）に接続されたループバック配線ＬＮｎ２に接続され、他端がＤＲｎの出力ノードに接続される。
【００６０】
ＤＲＢＫにおいて、ＶＯＨ，ＶＯＬの電圧レベルは、外部からの振幅設定信号ＶＡＳＥＴによって任意の値に設定される。この際に、例えば、ＶＯＨの電圧レベルはＤＲｐ，ＤＲｎの各入力ノードにおける‘Ｈ’側の電圧レベルよりも低く設定され、ＶＯＬの電圧レベルをＤＲｐ，ＤＲｎの各入力ノードにおける‘Ｌ’側の電圧レベルよりも高く設定される。これによって、理想的にはＤＲｐ，ＤＲｎの出力ノードからフル振幅（ＶＯＨとＶＯＬ）の電圧信号を得ることが可能になる。このフル振幅の電圧信号は、Ｃｐ２，Ｃｎ２およびＬＮｐ２，ＬＮｎ２を介してＲＸｐ，ＲＸｎに伝送される。したがって、ＬＮｐ２，ＬＮｎ２の配線長を短く設計すれば、ＲＸｐ，ＲＸｎには（ＶＯＨ−ＶＯＬ）の電圧振幅を持つ差動信号が印加される。
【００６１】
このような構成例を用いることでも、実施の形態１の場合と同様に、ＲＸｐ，ＲＸｎの電圧振幅レベルを任意に定めることが可能になる。また、図１等と比較して、回路構成の簡素化（回路面積の低減）等が図れる。ただし、テスト用基板ＴＢＤ上の配線容量等に伴い、ＤＲｐ，ＤＲｎにＧＨｚクラスでフル振幅の動作を行わせることは必ずしも容易ではないため、この観点では、図１等のような方式を用いる方が望ましい。なお、Ｃｐ１，Ｃｎ１およびＣｐ２，Ｃｎ２は、ＤＲｐ，ＤＲｎの動作点を適切に定めるために設けられているが、場合によっては適宜削除することも可能である。
【００６２】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。
【産業上の利用可能性】
【００６３】
本実施の形態による半導体装置のテスト方法は、特にＰＣＩ−ＥｘｐｒｅｓｓやシリアルＡＴＡ（Ｓ−ＡＴＡ）等を代表とするＧＨｚクラス（１ＧＨｚ以上）の高速シリアルインタフェース回路のテスト工程に適用して有益なものであり、これに限らず、ループバックテストが必要とされる様々な半導体装置のテスト工程に対して広く適用可能である。
【符号の説明】
【００６４】
ＡＭＰ  アンプ回路
ＢＩＳＴＣ  自己診断回路
Ｃ  容量
ＣＡＤＤ  容量付加回路
ＣＤＲ  クロックデータリカバリ回路
ＣＭＰ  コンパレータ回路
Ｄ  ダイオード
ＤＧＥＮ  データ生成回路
ＤＪＤＧ  データ判定回路
ＤＲ  ドライバ回路
ＤＲＢＫ  ドライバ回路ブロック
ＤＵＴ  被テストデバイス
ＩＦ  インタフェース回路
ＬＮ  ループバック配線（伝送線路）
ＬＳ  レベルシフト回路
ＰＬＬ  フェーズロックドループ回路
ＰＳＣ  パラレルシリアル変換回路
Ｒ  抵抗
ＲＸ  受信端子
ＳＰＣ  シリアルパラレル変換回路
ＳＷ  スイッチ回路
ＳＹＮｐ  合成回路
ＴＢＤ  テスト用基板
ＴＥＱ  テスト装置
ＴＸ  送信端子
ＶＡＣＴＬ  振幅制御回路
ＶＡＣＴＬＢＫ  振幅制御回路ブロック
ＶＤＥＴ  電圧検出回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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