(57)【要約】【課題】チップオンチップ接続を行う半導体素子の選択自由度を向上させる。【解決手段】端子２ａを有する半導体素子２が、その端子２ａが表出するように樹脂層４に埋め込まれる。樹脂層４における、半導体素子２の端子２ａが表出する表面４ａには、配線層５が設けられる。半導体素子３は、端子３ａ，３ｂを有する。半導体素子２，３の平面サイズの関係によらず、半導体素子３の端子３ａは、樹脂層４の表面４ａに表出する半導体素子２の端子２ａに接続され、半導体素子３の端子３ｂは、樹脂層４上に設けられた配線層５に接続される。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１端子を有する第１半導体素子と、
前記第１半導体素子が、前記第１端子が表出するように埋め込まれた樹脂層と、
前記樹脂層の、前記第１端子が表出する第１面に設けられた配線層と、
前記第１面側に設けられ、前記第１端子に接続された第２端子と、前記配線層に接続された第３端子とを有する第２半導体素子と、
を含むことを特徴とする半導体装置。
【請求項２】
前記配線層は、前記第３端子が接続される領域から前記第２半導体素子の外側に延在していることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１半導体素子は、前記樹脂層から表出する第４端子を有し、
前記樹脂層の前記第１面側に設けられ、前記第４端子に接続された第５端子を有する第３半導体素子を更に含む、
ことを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
第６端子を有し、前記第６端子が表出するように前記樹脂層に埋め込まれた第４半導体素子を更に含み、
前記第２半導体素子は、前記第６端子に接続された第７端子を有する、
ことを特徴とする請求項１乃至３のいずれかに記載の半導体装置。
【請求項５】
前記第１面に設けられ、前記第１端子と前記第２端子とを接続する第８端子を更に含むことを特徴とする請求項１乃至４のいずれかに記載の半導体装置。
【請求項６】
前記配線層と電気的に接続された導電部を有する板状体を更に含むことを特徴とする請求項１乃至５のいずれかに記載の半導体装置。
【請求項７】
支持体の第１領域に配線層を形成する工程と、
前記支持体の第２領域に、第１端子を有する第１半導体素子を、前記第１端子が前記第２領域に接触するように配置する工程と、
前記支持体上の前記配線層及び前記第１半導体素子を、樹脂層によって埋め込む工程と、
前記支持体を除去する工程と、
前記樹脂層の、前記第１端子が表出する第１面側に、第２端子及び第３端子を有する第２半導体素子を、前記第２端子が前記第１端子に接続され、前記第３端子が前記配線層に接続されるように、搭載する工程と、
を含むことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
複数の半導体素子（半導体チップ）の各表面（回路形成面）に設けられているバンプ等の端子同士を接続するチップオンチップ（Chip On Chip；ＣＯＣ）接続構造を含む半導体装置が知られている。また、半導体素子同士を、貫通電極や配線等を設けた所定サイズの板状体を間に介在させて接続する多段チップ積層構造を含む半導体装置が知られている。このほか、フィルム上に形成された導体層の上に半導体素子を配置して当該導体層の一部とワイヤ接続し、フィルム剥離後、反対側に別の半導体素子を配置して当該導電層の一部とワイヤ接続した、マルチチップ型の半導体装置等も知られている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００５−２８５９９７号公報
【特許文献２】米国特許第５２７３９３８号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ＣＯＣ接続構造を含む半導体装置では、ＣＯＣ接続構造内の半導体素子を、回路基板やリードフレームに接続するために、接続する半導体素子間の平面サイズの関係に制約が生じる場合がある。そのような半導体素子の平面サイズの制約を回避して回路基板との接続を実現するためには、接続する半導体素子の設計変更を行ったり、接続する半導体素子の組み合わせを変更したりする必要が生じる場合がある。適当な貫通電極や配線等を設けた所定平面サイズの板状体を別途半導体素子間に介在させ、用いる半導体素子の選択自由度等を高める手法もあるが、この場合、コスト及び工程数の増加等を招いてしまう可能性がある。
【課題を解決するための手段】
【０００５】
本発明の一観点によれば、第１端子を有する第１半導体素子と、前記第１半導体素子が、前記第１端子が表出するように埋め込まれた樹脂層と、前記樹脂層の、前記第１端子が表出する第１面に設けられた配線層と、前記第１面側に設けられ、前記第１端子に接続された第２端子と、前記配線層に接続された第３端子とを有する第２半導体素子とを含む半導体装置が提供される。
【発明の効果】
【０００６】
開示の半導体装置によれば、用いる半導体素子の選択自由度を高めることが可能になる。また、半導体装置の低コスト化、製造の効率化を図ることが可能になる。
【図面の簡単な説明】
【０００７】
【図１】半導体装置の構成例を示す図である。
【図２】第１の実施の形態に係る半導体装置の一例を示す図（その１）である。
【図３】第１の実施の形態に係る半導体装置の一例を示す図（その２）である。
【図４】別形態のＣＯＣパッケージを示す図（その１）である。
【図５】別形態のＣＯＣパッケージを示す図（その２）である。
【図６】第１の実施の形態に係る半導体装置の別例を示す図である。
【図７】接続部の形態例を示す図（その１）である。
【図８】接続部の形態例を示す図（その２）である。
【図９】接続部の形態例を示す図（その３）である。
【図１０】接続部の形態例を示す図（その４）である。
【図１１】接続部の形態例を示す図（その５）である。
【図１２】接続部の形態例を示す図（その６）である。
【図１３】第２の実施の形態に係る半導体装置の一例を示す図である。
【図１４】第２の実施の形態に係る半導体装置の別例を示す図である。
【図１５】第３の実施の形態に係る半導体装置の一例を示す図である。
【図１６】第４の実施の形態に係る半導体装置の一例を示す図である。
【図１７】半導体装置の形成フローの一例を示す図である。
【図１８】半導体装置の形成工程の説明図（その１）である。
【図１９】半導体装置の形成工程の説明図（その２）である。
【図２０】半導体装置の形成工程の説明図（その３）である。
【図２１】半導体装置の形成工程の説明図（その４）である。
【図２２】半導体装置の形成工程の説明図（その５）である。
【図２３】半導体装置の形成工程の説明図（その６）である。
【図２４】半導体装置の形成工程の説明図（その７）である。
【図２５】ＣＯＣ部の変形例を示す図（その１）である。
【図２６】ＣＯＣ部の変形例を示す図（その２）である。
【図２７】ＣＯＣパッケージの変形例を示す図である。
【発明を実施するための形態】
【０００８】
図１は半導体装置の構成例を示す図である。尚、図１（Ａ），（Ｂ）には、接続する半導体素子間の平面サイズの関係が異なる半導体装置の要部断面を模式的に示している。
図１（Ａ），（Ｂ）に示す半導体装置１Ａ，１Ｂはそれぞれ、半導体素子２，３、樹脂層４及び配線層５を含む。半導体装置１Ａ，１Ｂは、半導体素子２，３の平面サイズの関係が異なっている点で相違し、半導体装置１Ａでは、半導体素子２が半導体素子３よりも小さく、半導体装置１Ｂでは、半導体素子２が半導体素子３よりも大きくなっている。
【０００９】
一方の半導体素子２は、バンプ等の端子２ａを有している。半導体素子２は、その端子２ａが樹脂層４から表出するようにして、樹脂層４に埋め込まれている。この樹脂層４の、半導体素子２の端子２ａが表出する側の表面４ａに、配線層５が設けられている。
【００１０】
もう一方の半導体素子３は、バンプ等の端子３ａ，３ｂを有している。端子３ａは、例えば、樹脂層４から表出する半導体素子２の端子２ａと対応する位置に設けられており、端子３ｂは、樹脂層４の表面４ａに設けられた配線層５と対応する位置に設けられている。半導体素子３は、端子３ａが、樹脂層４から表出する端子２ａに接続され、端子３ｂが、樹脂層４上の配線層５に接続されるように、樹脂層４の上に搭載されている。
【００１１】
半導体素子２が埋め込まれる樹脂層４の平面サイズは、搭載される半導体素子３の平面サイズに応じて変更され得る。また、樹脂層４上に設ける配線層５の長さ、形状等のパターンは、搭載される半導体素子３の平面サイズに応じて変更され得る。
【００１２】
半導体装置１Ａ，１Ｂでは、半導体素子３が端子３ｂを介して接続された配線層５を用い、外部との接続を行うことができるようになっている。例えば、配線層５を、ワイヤ接続の際に、ワイヤの一端を接続するための領域として利用する。
【００１３】
半導体装置１Ａ，１Ｂは、半導体素子３が端子３ｂでこのような配線層５と接続された部分（チップオンボード（Chip On Board；ＣＯＢ）接続部）６と共に、半導体素子２，３が互いの端子２ａ，３ａ同士で接続された部分（ＣＯＣ接続部）７を含む。ＣＯＣ接続部７に見られるような、半導体素子２，３の端子２ａ，３ａ同士の接続は、半導体素子２，３間の信号伝達速度の高速化に有効であり、更に、端子２ａ，３ａの微細化、狭ピッチ化による多ピン化にも有効となる。
【００１４】
尚、図１（Ａ），（Ｂ）にはそれぞれ、半導体素子２が半導体素子３に対して小さい場合、大きい場合を例示した。このほか、半導体素子２，３が同等の平面サイズである場合にも、図１（Ａ），（Ｂ）の例に従い、同様のＣＯＢ接続部６とＣＯＣ接続部７を含む半導体装置が実現される。
【００１５】
上記構成によれば、接続する半導体素子間の、平面サイズの関係によらず、双方の半導体素子が互いの端子同士で接続されたＣＯＣ接続部と、一方の半導体素子がその端子で外部接続可能な配線層と接続されたＣＯＢ接続部を含む、半導体装置が実現される。
【００１６】
以下、ＣＯＣ接続部及びＣＯＢ接続部を含む半導体装置について、より詳細に説明する。
まず、第１の実施の形態について説明する。
【００１７】
図２及び図３は第１の実施の形態に係る半導体装置の一例を示す図である。尚、図２は第１の実施の形態に係る半導体装置の一例の断面模式図、図３は第１の実施の形態に係る半導体装置の一例の要部平面模式図である。
【００１８】
図２に示すように、半導体装置（ＣＯＣパッケージ）１０は、半導体素子（半導体チップ）２０，３０、埋め込み樹脂層４０、配線層５０及びチップ間充填樹脂６０を含む構造部（ＣＯＣ部（半導体装置））１１を含む。更に、半導体装置１０は、回路基板（インターポーザ部）７０、ダイアタッチ材８０、ワイヤ９０、及び封止樹脂１００を含む。
【００１９】
ここで、まずＣＯＣ部１１について、図２及び図３を参照して説明する。尚、図３には、ＣＯＣパッケージ１０におけるＣＯＣ部１１の平面模式図を示しており、図２に示すチップ間充填樹脂６０、インターポーザ部７０、ダイアタッチ材８０、及び封止樹脂１００については図示を省略している。
【００２０】
半導体チップ２０は、半導体基板上に形成されたトランジスタ等の素子、及び当該素子に電気的に接続された配線やビアを含む配線層が形成された面（回路面）側に、端子（ＣＯＣ接続端子）２１を有している。半導体チップ２０は、そのＣＯＣ接続端子２１が埋め込み樹脂層４０から表出するように、フェースアップで埋め込み樹脂層４０に埋め込まれている。この埋め込み樹脂層４０の、ＣＯＣ接続端子２１が表出する側の表面４１には、配線層５０が設けられている。配線層５０は、埋め込み樹脂層４０の上に搭載される半導体チップ３０より外側にファンアウトされるように、埋め込み樹脂層４０上に延在されている。
【００２１】
半導体チップ３０には、ここでは一例として、埋め込み樹脂層４０に埋め込まれる半導体チップ２０よりも、平面サイズが大きいものを用いている。半導体チップ３０は、その回路面側に、端子（ＣＯＣ接続端子）３１及び端子（ＣＯＢ接続端子）３２を有している。ＣＯＣ接続端子３１は、埋め込み樹脂層４０から表出する半導体チップ２０のＣＯＣ接続端子２１と対応する位置に設けられており、ＣＯＢ接続端子３２は、埋め込み樹脂層４０の表面４１に設けられた配線層５０と対応する位置に設けられている。半導体チップ３０は、そのＣＯＣ接続端子３１が半導体チップ２０のＣＯＣ接続端子２１に直接接続され、ＣＯＢ接続端子３２が埋め込み樹脂層４０上の配線層５０に直接接続されるように、フェースダウンで埋め込み樹脂層４０の上に搭載されている。
【００２２】
即ち、ＣＯＣ部１１は、半導体チップ２０，３０のＣＯＣ接続端子２１，３１同士が接続されたＣＯＣ接続部１２と、半導体チップ３０のＣＯＢ接続端子３２が埋め込み樹脂層４０上の配線層５０に接続されたＣＯＢ接続部１３とを含んでいる。
【００２３】
ＣＯＣ部１１の半導体チップ２０，３０の間には、図２に示すように、チップ間充填樹脂６０が設けられている。このチップ間充填樹脂６０により、半導体チップ２０，３０間の接続信頼性の向上が図られている。
【００２４】
このような構成を有するＣＯＣ部１１が、図２に示すように、インターポーザ部７０の上にダイアタッチ材８０を介して搭載されている。
インターポーザ部７０は、図２に示すように、ＣＯＣ部１１との接続に用いられるボンディングパッド７１、外部接続端子（半田ボール）７２、絶縁部７３、貫通電極（ビア）７４、その他図示しない配線パターン等を含む。このようなインターポーザ部７０のボンディングパッド７１と、ＣＯＣ部１１のＣＯＢ接続部１３から延びる配線層５０とが、ワイヤ９０によって接続（ワイヤボンディング）されている。
【００２５】
インターポーザ部７０にワイヤボンディングされて搭載されたＣＯＣ部１１は、図２に示すように、ワイヤ９０と共に、封止樹脂１００によって封止されている。
このようなＣＯＣパッケージ１０において、半導体チップ２０は、その厚さを、例えば１００μｍ〜４００μｍとすることができる。半導体チップ２０のＣＯＣ接続端子２１の高さは、例えば１０μｍ〜３０μｍとすることができる。埋め込み樹脂層４０は、その厚さを、埋め込む半導体チップ２０の厚さに応じ、例えば２００μｍ〜５００μｍとすることができる。埋め込み樹脂層４０上に設ける配線層５０は、その厚さを、例えば５μｍ〜２０μｍとすることができる。半導体チップ３０は、その厚さを、例えば７０μｍ〜２００μｍとすることができる。半導体チップ３０のＣＯＣ接続端子３１及びＣＯＢ接続端子３２の高さは、例えば１０μｍ〜３０μｍとすることができる。半導体チップ２０，３０間に設けるチップ間充填樹脂６０は、その厚さを、例えば１０μｍ〜３０μｍとすることができる。
【００２６】
ＣＯＣ部１１の半導体チップ２０には、例えば、多バスのメモリ素子（ドーターチップ）を用いることができ、半導体チップ３０には、例えば、メモリ素子との間でデータの授受を行うロジック素子（マザーチップ）を用いることができる。この場合、ドーターチップである半導体チップ２０と、マザーチップである半導体チップ３０とは、ＣＯＣ接続部１２においてＣＯＣ接続端子２１，３１同士が接続される。更に、マザーチップである半導体チップ３０が、ＣＯＢ接続部１３において配線層５０に接続され、その配線層５０とインターポーザ部７０のボンディングパッド７１とがワイヤ９０で接続されることで、外部と接続可能になっている。
【００２７】
上記のＣＯＣパッケージ１０によれば、これら半導体チップ２０，３０の平面サイズの制約を回避し、用いる半導体チップ２０，３０の選択自由度を向上させ、更に、ＣＯＣパッケージ１０の設計自由度を向上させることができる。
【００２８】
ここで、別形態のＣＯＣパッケージを図４及び図５に示す。尚、図４は別形態のＣＯＣパッケージの断面模式図、図５は別形態のＣＯＣパッケージにおけるＣＯＣ部の平面模式図である。
【００２９】
図４及び図５に示すＣＯＣパッケージ１０００は、マザーチップである半導体チップ１０３０の上に、ドーターチップである半導体チップ１０２０が、接続端子１０１０で接続されたＣＯＣ部１００１を有している。半導体チップ１０２０，１０３０間には、チップ間充填樹脂６０が充填されている。このようなＣＯＣ部１００１が、半導体チップ１０３０側を下にして、インターポーザ部７０上にダイアタッチ材８０を介して搭載され、半導体チップ１０３０とインターポーザ部７０とがワイヤ９０で接続されて、封止樹脂１００で封止されている。
【００３０】
このようなＣＯＣパッケージ１０００では、外部との接続を行う半導体チップ１０３０にワイヤ９０を接続するため、半導体チップ１０３０が、その回路面を上にして、半導体チップ１０２０の下側（インターポーザ部７０側）に配置される。更に、半導体チップ１０３０側にワイヤ９０の接続領域１０３１が確保されるような平面サイズの半導体チップ１０２０、即ち半導体チップ１０３０の接続領域１０３１よりも内側に収まるような平面サイズの半導体チップ１０２０が用いられる。ＣＯＣパッケージ１０００のような構造では、半導体チップ１０３０よりも大きな平面サイズ、或いは半導体チップ１０３０と同等の平面サイズの半導体チップ１０２０を用いることができず、使用可能な半導体チップ１０２０，１０３０間の平面サイズの関係に制約がある。
【００３１】
尚、半導体チップ１０２０が半導体チップ１０３０よりも大きな平面サイズとなるような場合には、次のような対応も考えられる。即ち、ここでは図示を省略するが、大きい方となる半導体チップ１０２０の回路面側に、半導体チップ１０３０の外部接続端子に接続され、且つ、ワイヤ９０が接続可能な再配線を設けておき、半導体チップ１０２０，１０３０の上下の配置関係を逆転させる。そして、下側に配置されるようになる半導体チップ１０２０に設けておいた再配線と、インターポーザ部７０とを、ワイヤ９０で接続する。しかし、この場合、半導体チップ１０２０への再配線形成工程が必要になり、コスト及び工程数の増加を招く可能性がある。また、半導体チップ１０２０の形態によっては、このような再配線を設けることが難しかったり、再配線を設けるための設計変更、設計変更に伴う半導体チップ１０２０の製造工程の見直し等が必要になったりすることも起こり得る。
【００３２】
また、半導体チップ１０２０，１０３０の平面サイズが同等となるような場合には、次のような対応も考えられる。即ち、下側に配置する半導体チップ１０３０を機能は変えずにワイヤ９０が接続できるように大型化する、或いは半導体チップ１０２０がメモリ素子であればその容量を減らして小型化する、等の対応である。或いは、半導体チップ１０２０，１０３０間に、適当な配線やビア、及びワイヤ９０との接続が可能な接続領域を有する、所定サイズのシリコン（Ｓｉ）スペーサ等の板状体を設ける対応も考えられる。しかし、この場合、設計上の制約があったり、コストが増加したりする可能性があり、また、所望の機能を有するＣＯＣパッケージ１０００が得られないといったことも起こり得る。また、半導体チップ１０２０，１０３０間に別途板状体を設けることで、パッケージサイズ（高さ）が大型化してしまう。
【００３３】
これに対し、上記図２及び図３に示したようなＣＯＣパッケージ１０では、ドーターチップである半導体チップ２０を、そのＣＯＣ接続端子２１が表出するように、埋め込み樹脂層４０に埋め込む。そして、その上に、マザーチップである半導体チップ３０を配置する。半導体チップ２０，３０は、互いのＣＯＣ接続端子２１，３１同士を接続することによって接続し、半導体チップ３０は、そのＣＯＢ接続端子３２を、埋め込み樹脂層４０上に設けた配線層５０と接続する。この配線層５０にワイヤ９０を接続する。
【００３４】
このような構造とすることにより、半導体チップ２０，３０の平面サイズの制約が回避される。例えば、半導体チップ２０が半導体チップ３０よりも小さな平面サイズとなるような場合には、図２に示したような構造となる。即ち、半導体チップ２０，３０同士が接続され（ＣＯＣ接続部１２）、半導体チップ３０が外部接続のための配線層５０に接続される（ＣＯＢ接続部１３）。一方、半導体チップ２０が半導体チップ３０よりも大きな平面サイズとなるような場合には、例えば、次の図６に示すような構造とすることができる。
【００３５】
図６は第１の実施の形態に係る半導体装置の別例を示す図である。
図６に示すように、ＣＯＣパッケージ１０は、半導体チップ２０が半導体チップ３０よりも大きな平面サイズとなるような場合でも、図２に示した構造と同様の構造を採ることができる。即ち、この図６に示すＣＯＣパッケージ１０においても、半導体チップ２０が埋め込み樹脂層４０に埋め込まれる。そして、半導体チップ２０，３０同士が接続され（ＣＯＣ接続部１２）、半導体チップ３０が外部接続のための配線層５０に接続される（ＣＯＢ接続部１３）。
【００３６】
また、半導体チップ２０，３０が同等の平面サイズである場合にも、同様の構造を採ることができる。
尚、ＣＯＣパッケージ１０において、図２や図６に示したような構造を採るために、用いる半導体チップ２０，３０の平面サイズに応じて、埋め込み樹脂層４０の平面サイズを変更したり、配線層５０のパターンを変更したりすることが可能である。
【００３７】
このようにＣＯＣパッケージ１０では、半導体チップ２０，３０の平面サイズによらず、半導体チップ２０，３０同士の接続が可能になると共に、外部との接続が可能になる。用いる半導体チップ２０，３０については、必ずしも、それらの内部構造（配線、ビア、再配線等）を変更したり、処理機能を変更したりすることを要しない。そのため、設計変更やコストの増加を抑え、所望の機能を有するＣＯＣパッケージ１０を得ることができる。
【００３８】
尚、上記のようなＣＯＣパッケージ１０におけるＣＯＣ接続部１２及びＣＯＢ接続部１３には、様々な形態の端子を適用することができる。
図７〜図１２は接続部の形態例を示す図である。図７〜図１２のそれぞれにおいて、（Ａ）はＣＯＣ接続部１２の形態例を示し、（Ｂ）はＣＯＢ接続部１３の形態例を示している。
【００３９】
ＣＯＣ接続部１２では、図７（Ａ）に示すように、埋め込み樹脂層４０に埋め込まれる半導体チップ２０のパッド２３上に形成されるＣＯＣ接続端子２１に、金（Ａｕ）バンプ２１ａを用いることができる。半導体チップ３０のパッド３３上に形成されるＣＯＣ接続端子３１にも同様に、Ａｕバンプ３１ａを用いることができる。図７（Ａ）のＣＯＣ接続部１２では、Ａｕバンプ２１ａ，３１ａ同士が接続される。一方、ＣＯＢ接続部１３では、図７（Ｂ）に示すように、埋め込み樹脂層４０上に設ける配線層５０に、銅（Ｃｕ）層５０ａ１上にニッケル（Ｎｉ）層５０ａ２及びＡｕ層５０ａ３を積層したＣｕ／Ｎｉ／Ａｕ層５０ａを用いることができる。半導体チップ３０のパッド３４上に形成されるＣＯＢ接続端子３２には、Ａｕバンプ３２ａを用いることができる。図７（Ｂ）のＣＯＢ接続部１３では、Ｃｕ／Ｎｉ／Ａｕ層５０ａとＡｕバンプ３２ａが接続される。
【００４０】
また、ＣＯＣ接続部１２では、図８（Ａ）に示すように、半導体チップ２０のＣＯＣ接続端子２１には、Ａｕバンプ２１ａと、銅（Ｃｕ）層２１ｂ１、Ｎｉ層２１ｂ２及びＡｕ層２１ｂ３を含むＣｕ／Ｎｉ／Ａｕ層２１ｂとの積層構造を用いることができる。半導体チップ３０のＣＯＣ接続端子３１には、Ａｕバンプ３１ａを用いることができる。図８（Ａ）のＣＯＣ接続部１２では、Ａｕバンプ２１ａとＣｕ／Ｎｉ／Ａｕ層２１ｂの積層構造と、Ａｕバンプ３１ａが接続される。一方、ＣＯＢ接続部１３では、図８（Ｂ）に示すように、半導体チップ２０，３０にそれぞれＣｕ／Ｎｉ／Ａｕ層５０ａ、Ａｕバンプ３２ａを用いることができ、Ｃｕ／Ｎｉ／Ａｕ層５０ａとＡｕバンプ３２ａが接続される。
【００４１】
また、ＣＯＣ接続部１２では、図９（Ａ）に示すように、半導体チップ２０のＣＯＣ接続端子２１に、アンダーバンプメタル（ＵＢＭ）２４等を介して形成された半田バンプ２１ｃを用いることができる。半導体チップ３０のＣＯＣ接続端子３１には、Ａｕバンプ３１ａを用いることができる。図９（Ａ）のＣＯＣ接続部１２では、半田バンプ２１ｃとＡｕバンプ３１ａが接続される。一方、ＣＯＢ接続部１３では、図９（Ｂ）に示すように、配線層５０に、Ｃｕ層５０ｂ１上に半田層５０ｂ２を積層したＣｕ／半田層５０ｂを用いることができる。半導体チップ３０のＣＯＢ接続端子３２には、Ａｕバンプ３２ａを用いることができる。図９（Ｂ）のＣＯＢ接続部１３では、Ｃｕ／半田層５０ｂとＡｕバンプ３２ａが接続される。
【００４２】
また、ＣＯＣ接続部１２では、図１０（Ａ）に示すように、半導体チップ２０のＣＯＣ接続端子２１に、Ｃｕピラー２１ｄ１の上に半田バンプ２１ｄ２が形成されたピラー電極２１ｄを用いることができる。半導体チップ３０のＣＯＣ接続端子３１には、Ａｕバンプ３１ａを用いることができる。図１０（Ａ）のＣＯＣ接続部１２では、ピラー電極２１ｄとＡｕバンプ３１ａが接続される。一方、ＣＯＢ接続部１３では、図１０（Ｂ）に示すように、半導体チップ２０，３０にそれぞれＣｕ／Ｎｉ／Ａｕ層５０ａ、Ａｕバンプ３２ａを用いることができ、Ｃｕ／Ｎｉ／Ａｕ層５０ａとＡｕバンプ３２ａが接続される。
【００４３】
また、ＣＯＣ接続部１２では、図１１（Ａ）に示すように、半導体チップ２０のＣＯＣ接続端子２１にピラー電極２１ｄを用いることができる。半導体チップ３０のＣＯＣ接続端子３１にも同様に、Ｃｕピラー３１ｂ１とその上に形成された半田バンプを含むピラー電極３１ｂを用いることができる。図１１（Ａ）のＣＯＣ接続部１２では、ピラー電極２１ｄ，３１ｂのＣｕピラー２１ｄ１，３１ｂ１同士が、双方の半田バンプが一体化した半田バンプ１２ａを介して、接続される。一方、ＣＯＢ接続部１３では、図１１（Ｂ）に示すように、配線層５０にＣｕ／半田層５０ｂを用いることができる。半導体チップ３０のＣＯＢ接続端子３２には、Ｃｕピラー３２ｂ１とその上に形成された半田バンプと含むピラー電極３２ｂを用いることができる。図１１（Ｂ）のＣＯＢ接続部１３では、Ｃｕ層５０ｂ１とＣｕピラー３２ｂ１が、双方の半田バンプが一体化した半田バンプ１３ａを介して接続される。
【００４４】
また、ＣＯＣ接続部１２では、図１２（Ａ）に示すように、半導体チップ２０のＣＯＣ接続端子２１にピラー電極２１ｄを用い、半導体チップ３０のＣＯＣ接続端子３１にも同様にピラー電極３１ｂを用いることができる。図１２（Ａ）のＣＯＣ接続部１２では、Ｃｕピラー２１ｄ１，３１ｂ１同士が半田バンプ１２ａを介して接続される。一方、ＣＯＢ接続部１３では、図１２（Ｂ）に示すように、配線層５０にＣｕ／Ｎｉ／Ａｕ層５０ａを用い、半導体チップ３０のＣＯＢ接続端子３２にピラー電極３２ｂを用いることができる。図１２（Ｂ）のＣＯＢ接続部１３では、Ｃｕ／Ｎｉ／Ａｕ層５０ａとＣｕピラー３２ｂ１が半田バンプ１３ｂを介して接続される。
【００４５】
尚、ピラー電極２１ｄ，３１ｂ，３２ｂについては、形成時のめっき時間等の条件を調整することにより、その高さを制御することが可能である。また、Ａｕバンプ２１ａ，３１ａ，３２ａに替えて、半田バンプを用いることも可能である。
【００４６】
図７〜図１２に示したＣＯＣ接続部１２及びＣＯＢ接続部１３の組み合わせは単なる例であって、上記以外の組み合わせでＣＯＣ接続部１２及びＣＯＢ接続部１３を構成することも可能である。
【００４７】
以上の説明では、ドーターチップである半導体チップ２０をＣＯＣ接続端子２１が表出するように埋め込み樹脂層４０に埋め込み、マザーチップである半導体チップ３０をその上に搭載する場合を例にした。
【００４８】
このほか、半導体チップ３０をＣＯＣ接続端子３１が表出するように埋め込み樹脂層４０に埋め込むと共に、ＣＯＢ接続端子３２を埋め込み樹脂層４０内で配線層５０の裏面に接続するようにしてもよい。そして、このように半導体チップ３０が埋め込まれた埋め込み樹脂層４０の上に、ＣＯＣ接続端子２１，３１同士を接続させるように、半導体チップ２０を搭載する。このような構造のＣＯＣ部であっても、上記ＣＯＣ部１１と同様、半導体チップ２０，３０の平面サイズの制約を回避することが可能である。
【００４９】
次に、第２の実施の形態について説明する。
図１３は第２の実施の形態に係る半導体装置の一例を示す図である。尚、図１３（Ａ）は第２の実施の形態に係る半導体装置の一例の要部断面模式図、図１３（Ｂ）は第２の実施の形態に係る半導体装置の一例の要部平面模式図である。図１３（Ａ）は図１３（Ｂ）のＬ１−Ｌ１断面に相当する図である。
【００５０】
図１３には、半導体チップ２０，３０ａ，３０ｂ、埋め込み樹脂層４０、配線層５０及びチップ間充填樹脂６０ａ，６０ｂを含むＣＯＣ部（半導体装置）１１Ａを例示している。ＣＯＣ部１１Ａでは、埋め込み樹脂層４０に埋め込まれた半導体チップ２０に、ここでは一例として２つの半導体チップ３０ａ，３０ｂが接続されている（ＣＯＣ接続部１２）。半導体チップ３０ａ，３０ｂはそれぞれ、半導体チップ２０に接続されると共に、埋め込み樹脂層４０上に設けられた配線層５０に接続されている（ＣＯＢ接続部１３）。半導体チップ３０ａ，３０ｂと埋め込み樹脂層４０の間にはそれぞれ、チップ間充填樹脂６０ａ，６０ｂが設けられている。ＣＯＣ部１１Ａは、このような点で、上記第１の実施の形態に係るＣＯＣ部１１と相違する。
【００５１】
この図１３に示したようなＣＯＣ部１１Ａが、上記同様、ダイアタッチ材８０を介してインターポーザ部７０の上に搭載され、更に。配線層５０とインターポーザ部７０とがワイヤ９０で接続され、封止樹脂１００で封止されることで、ＣＯＣパッケージが得られる。
【００５２】
１つの半導体チップ２０に２つの半導体チップ３０ａ，３０ｂを接続する場合にも、このＣＯＣ部１１Ａのような構造とすることにより、半導体チップ２０の平面サイズと、半導体チップ３０ａ，３０ｂの平面サイズとの間の制約を回避することができる。
【００５３】
尚、半導体チップ３０ａ，３０ｂをＣＯＣ接続端子３１が表出するように埋め込み樹脂層４０に埋め込むと共に、ＣＯＢ接続端子３２を埋め込み樹脂層４０内で配線層５０に接続するようにしてもよい。そして、このように半導体チップ３０ａ，３０ｂが埋め込まれた埋め込み樹脂層４０の上に、ＣＯＣ接続端子２１，３１同士を接続させるように、半導体チップ２０を搭載する。このような構造のＣＯＣ部であっても、上記ＣＯＣ部１１Ａと同様、半導体チップ２０，３０ａ，３０ｂの平面サイズの制約を回避することが可能である。
【００５４】
また、ここでは１つの半導体チップ２０に２つの半導体チップ３０ａ，３０ｂを接続する場合を例示したが、半導体チップ２０と接続する半導体チップの個数は、これに限定されるものではない。上記ＣＯＣ部１１Ａと同様の構造を採用すれば、半導体チップ２０に２つ以上の半導体チップを接続する場合にも、上記同様の効果を得ることが可能である。
【００５５】
また、図１３の例では、半導体チップ２０を埋め込み樹脂層４０に埋め込むようにしたが、半導体チップ２０に替えて、Ｓｉインターポーザ（半導体素子）を埋め込むようにすることも可能である。
【００５６】
図１４は第２の実施の形態に係る半導体装置の別例を示す図である。図１４は第２の実施の形態に係る半導体装置の別例の要部断面模式図である。
例えば、配線及びビア（図示せず）のほか、図１４に示すようなＣＯＣ接続端子１１０ａを設けたＳｉインターポーザ１１０を、ＣＯＣ接続端子１１０ａが表出するように、埋め込み樹脂層４０に埋め込む。そして、このようにＳｉインターポーザ１１０が埋め込まれた埋め込み樹脂層４０の上に、ＣＯＣ接続端子１１０ａ，３１同士を接続させるように、半導体チップ３０ａ，３０ｂを搭載する。
【００５７】
この図１４に示したような構造によれば、Ｓｉインターポーザ１１０の平面サイズと、半導体チップ３０ａ，３０ｂの平面サイズとの間の制約を回避し、半導体チップ３０ａ，３０ｂを、Ｓｉインターポーザ１１０を介して接続することができる。
【００５８】
次に、第３の実施の形態について説明する。
図１５は第３の実施の形態に係る半導体装置の一例を示す図である。尚、図１５（Ａ）は第３の実施の形態に係る半導体装置の一例の要部断面模式図、図１５（Ｂ）は第３の実施の形態に係る半導体装置の一例の要部平面模式図である。図１５（Ａ）は図１５（Ｂ）のＬ２−Ｌ２断面に相当する図である。
【００５９】
図１５には、半導体チップ２０ａ，２０ｂ，３０、埋め込み樹脂層４０、配線層５０及びチップ間充填樹脂６０を含むＣＯＣ部（半導体装置）１１Ｂを示している。ＣＯＣ部１１Ｂでは、埋め込み樹脂層４０に埋め込まれた、ここでは一例として２つの半導体チップ２０ａ，２０ｂに、半導体チップ３０が接続されている（ＣＯＣ接続部１２）。半導体チップ３０は、半導体チップ２０ａ，２０ｂの双方に接続されると共に、埋め込み樹脂層４０上に設けられた配線層５０に接続されている（ＣＯＢ接続部１３）。半導体チップ３０と埋め込み樹脂層４０の間には、チップ間充填樹脂６０が設けられている。ＣＯＣ部１１Ｂは、このような点で、上記第１の実施の形態に係るＣＯＣ部１１と相違する。
【００６０】
この図１５に示したようなＣＯＣ部１１Ｂが、上記同様、ダイアタッチ材８０を介してインターポーザ部７０の上に搭載され、更に、配線層５０とインターポーザ部７０とがワイヤ９０で接続され、封止樹脂１００で封止されることで、ＣＯＣパッケージが得られる。
【００６１】
このＣＯＣ部１１Ｂのような構造とすることにより、半導体チップ２０ａ，２０ｂの平面サイズと、半導体チップ３０の平面サイズとの間の制約を回避することができる。
尚、半導体チップ３０をＣＯＣ接続端子３１が表出するように埋め込み樹脂層４０に埋め込むと共に、ＣＯＢ接続端子３２を埋め込み樹脂層４０内で配線層５０に接続するようにしてもよい。そして、このように半導体チップ３０が埋め込まれた埋め込み樹脂層４０の上に、ＣＯＣ接続端子２１，３１同士を接続させるように、半導体チップ２０ａ，２０ｂを搭載する。このような構造のＣＯＣ部であっても、上記ＣＯＣ部１１Ｂと同様、半導体チップ２０ａ，２０ｂ，３０の平面サイズの制約を回避することが可能である。
【００６２】
また、ここでは２つの半導体チップ２０ａ，２０ｂに１つの半導体チップ３０を接続する場合を例示したが、半導体チップ３０と接続する半導体チップの個数は、これに限定されるものではない。上記ＣＯＣ部１１Ｂと同様の構造を採用すれば、半導体チップ３０に２つ以上の半導体チップを接続する場合にも、上記同様の効果を得ることが可能である。
【００６３】
例えば、半導体チップ３０にロジック素子を用い、それに接続する半導体チップにメモリ素子を用いた場合、メモリ素子の平面サイズや個数を適宜変更し、全体のメモリ容量を変更することが可能になる。即ち、図４に示したような構造を採用すると、ロジック素子（半導体チップ１０３０に相当）の外部接続を考慮し、当該ロジック素子の面内に収まる平面サイズのメモリ素子（半導体チップ１０２０に相当）を用いる制約がある。或いは、当該ロジック素子の面内に収まる個数のメモリ素子を用いる制約がある。これに対し、図１５に示したような第３の実施の形態に係る構造を採用すれば、ロジック素子とメモリ素子の間の、そのような平面サイズや個数の制約を回避することができるため、メモリ素子の平面サイズや個数を適宜変更することが可能になる。
【００６４】
また、半導体チップ３０にＳｏＣ（System on a Chip）を用い、それに接続する半導体チップには異なるテクノロジノードで形成したマクロチップを用いた場合、デバイス全体のコスト削減を図ることが可能になる。
【００６５】
次に、第４の実施の形態について説明する。
図１６は第４の実施の形態に係る半導体装置の一例を示す図である。図１６（Ａ）は第４の実施の形態に係る半導体装置の一例の要部断面模式図、図１６（Ｂ）は第４の実施の形態に係る半導体装置の一例の要部平面模式図である。図１６（Ａ）は図１６（Ｂ）のＬ３−Ｌ３断面に相当する図である。
【００６６】
図１６には、半導体チップ２０，３０、埋め込み樹脂層４０、配線層５０、配線層（内包端子）５１及びチップ間充填樹脂６０を含むＣＯＣ部（半導体装置）１１Ｃを示している。ＣＯＣ部１１Ｃでは、ＣＯＣ接続端子２１，３１の一部が、内包端子５１によって接続されている。ＣＯＣ部１１Ｃは、このような点で、上記第１の実施の形態に係るＣＯＣ部１１と相違する。
【００６７】
この図１６に示したようなＣＯＣ部１１Ｃが、上記同様、ダイアタッチ材８０を介してインターポーザ部７０の上に搭載され、更に、配線層５０とインターポーザ部７０とがワイヤ９０で接続され、封止樹脂１００で封止されることで、ＣＯＣパッケージが得られる。
【００６８】
このＣＯＣ部１１Ｃのような構造とすることにより、半導体チップ２０，３０の平面サイズとの間の制約を回避することができる。更に、このようなＣＯＣ部１１Ｃでは、半導体チップ２０，３０のＣＯＣ接続端子２１，３１が全て対向するような位置に設けられていなくても、位置がずれているＣＯＣ接続端子２１，３１同士を内包端子５１で接続する。これにより、用いる半導体チップ２０，３０の組み合わせの自由度を向上させたり、半導体チップ２０，３０内の配線引き回しの自由度を向上させたりすることが可能になる。
【００６９】
尚、この第４の実施の形態においても、半導体チップ３０を埋め込み樹脂層４０に埋め込み、その埋め込み樹脂層４０の上に半導体チップ２０を搭載するようにしてもよい。
以上、第１〜第４の実施の形態に係る半導体装置について説明した。続いて、半導体装置の形成方法の一例について、図１７〜図２４を参照して説明する。
【００７０】
図１７は半導体装置の形成フローの一例を示す図である。また、図１８〜図２４は半導体装置の各形成工程の説明図である。尚、図１８〜図２４には、各形成工程の一例の要部断面を模式的に図示している。
【００７１】
ここでは、第１の実施の形態に係るＣＯＣパッケージ１０を例に、その形成方法を説明する。尚、ここでは、主に各半導体チップ２０，３０の形成後の工程について、詳細に説明する。
【００７２】
まず、ＣＯＣ接続端子２１を形成して所定の厚さとした半導体チップ２０、及びＣＯＣ接続端子３１及びＣＯＢ接続端子３２を形成して所定の厚さとした半導体チップ３０を準備する（ステップＳ１）。
【００７３】
次いで、図１８に示すように、支持体２００への配線層５００の形成を行う（ステップＳ２）。
その際、支持体２００には、例えば、選択エッチングが可能な層構造の支持体、例えば第１層２０１をＣｕ層、第２層２０２をＮｉ層とした２層構造の支持体（Ｃｕ／Ｎｉ支持体）を用いる。或いは、支持体２００には、第１層２０１を支持体本体、第２層２０２を第１層２０１の表面に剥離可能に設けた接着層としたものを用いてもよい。このような支持体２００上に、レジスト（図示せず）を形成し、所定領域に開口を設けたレジストパターンを形成し、例えばＣｕめっきを行うことで、配線層５００を形成する。配線層５００の形成後、レジストは除去する。
【００７４】
尚、支持体２００をＣｕ／Ｎｉ支持体とし、配線層５００をＣｕ層とする場合には、Ｃｕ／Ｎｉ支持体のＮｉ層（第２層２０２）上に、配線層５００を形成する。また、支持体２００として、支持体本体（第１層２０１）に接着層（第２層２０２）を設けたものを用いる場合には、配線層５００の形成前に、接着層上に無電解Ｃｕめっき等でシード層を形成し、その上に配線層５００を形成する。
【００７５】
配線層５００の形成後は、図１９に示すように、半導体チップ２０の、支持体２００に対する仮付けを行う（ステップＳ３）。
その際は、図１９（Ａ）に示したように、支持体２００の配線層５００の形成面側に、半導体チップ２０を位置合わせし、そのＣＯＣ接続端子２１と支持体２００（第２層２０２）が接するように、半導体チップ２０の仮付けを行う。例えば、加熱加圧により、ＣＯＣ接続端子２１を支持体２００の表面に仮付けする。このとき、図１９（Ｂ）〜（Ｄ）に示したように、ＣＯＣ接続端子２１（Ａｕバンプ２１ａ、半田バンプ２１ｃ、ピラー電極２１ｄ）が所定の高さとなるように加熱加圧を行い、ＣＯＣ接続端子２１のレベリングを行う。
【００７６】
また、半導体チップ２０と支持体２００の仮付け時には、ここでは図示を省略するが、仮付け領域に予め非導電性ペースト（Non Conductive Paste；ＮＣＰ）や非導電性フィルム（Non Conductive Film；ＮＣＦ）を配設しておくようにしてもよい。或いは、ここでは図示を省略するが、支持体２００の、半導体チップ２０の仮付け面側の全体に、予めＮＣＦ等のＢステージ（半硬化）状態のフィルムを配設しておくようにしてもよい。
【００７７】
半導体チップ２０の仮付け後は、図２０に示すように、埋め込み樹脂層４０の形成を行う（ステップＳ４）。
その際は、例えば、支持体２００に仮付けした半導体チップ２０の背面側（ＣＯＣ接続端子２１側と反対側）に、シート状封止材を配設し、真空ラミネート（例えば１００℃〜１８０℃）を行うことで、埋め込み樹脂層４０を形成する。埋め込み樹脂層４０の形成は、このような方法に限らず、液状樹脂を用いたコンプレッションモールドや、トランスファモールド等によって、行うこともできる。
【００７８】
埋め込み樹脂層４０の形成後は、図２１に示すように、支持体２００の除去、及び表面処理を行う（ステップＳ５，Ｓ６）。
その際、支持体２００として、Ｃｕ／Ｎｉ支持体を用いている場合には、Ｃｕ層（第１層２０１）をＮｉ層（第２層２０２）に対して選択的にウェットエッチングし、次いで、そのエッチングにより露出したＮｉ層を配線層５００に対して選択的にウェットエッチングする。支持体２００として、支持体本体（第１層２０１）に接着層（第２層２０２）を設けたものを用いている場合には、まず支持体本体を接着層から剥離して除去した後、埋め込み樹脂層４０側に残る接着層を剥離して除去する。
【００７９】
このようにして支持体２００を除去することにより、ＣＯＣ接続端子２１及び配線層５００が露出するようになる。図２１（Ｂ）〜（Ｄ）に示すように、ＣＯＣ接続端子２１（Ａｕバンプ２１ａ、半田バンプ２１ｃ、ピラー電極２１ｄ）と共に露出する配線層５００の表面には、Ｎｉ層５２ａ、パラジウム（Ｐｄ）層５２ｂ、Ａｕ層５２ｃを順に積層した表面処理層５２を形成する。或いは、表面処理層５２として、半田層を形成してもよい。表面処理層５２の形成は、めっき法により行うことができる。配線層５００への表面処理層５２の形成により、配線層５０を形成する。
【００８０】
これまでの工程により、図２２に示すような、表面処理後（図２１（Ｂ）〜（Ｄ）の表面処理層５２の形成後）の配線層５０と、ＣＯＣ接続端子２１とが埋め込み樹脂層４０の表面４１に露出した構造が得られる。
【００８１】
次いで、図２３に示すように、半導体チップ３０の搭載を行う（ステップＳ７）。
その際は、埋め込み樹脂層４０の表面４１の、半導体チップ３０の搭載領域に、チップ間充填樹脂６０を塗布し、半導体チップ３０をフェースダウンで搭載する。このとき、搭載する半導体チップ３０のＣＯＣ接続端子３１と、埋め込み樹脂４０から表出する半導体チップ２０のＣＯＣ接続端子２１とが接続されるように、半導体チップ３０をフリップチップ接続する。また、同時に、半導体チップ３０のＣＯＢ接続端子３２を、埋め込み樹脂層４０上の配線層５０に接続する。このような半導体チップ３０の搭載は、例えば、２００℃〜３００℃、１Ｎ（ニュートン）〜１００Ｎの条件の加熱加圧により、行うことができる。
【００８２】
半導体チップ３０の搭載後は、図２４に示すように、隣接する半導体チップ３０間（半導体チップ２０間）の位置（図２４に鎖線で図示）で切断を行うことで、個々のＣＯＣ部１１に分割（個片化）する（ステップＳ８）。
【００８３】
その後は、個片化したＣＯＣ部１１について、インターポーザ部７０へのダイアタッチ材８０を用いた搭載、ワイヤ９０による接続、及び封止樹脂１００による封止を行い、半田ボール７２の搭載を行う。それにより、図２に示したようなＣＯＣパッケージ１０を完成する（ステップＳ９）。
【００８４】
ここでは、１組の半導体チップ２０，３０を含むＣＯＣ部１１及びＣＯＣパッケージ１０の形成方法を例示した。このほか、埋め込み樹脂層４０上に複数の半導体チップを搭載する場合（図１３）や、埋め込み樹脂層４０内に複数の半導体チップを埋め込む場合（図１５）も、上記の例に従い、同様の手順で形成することが可能である。例えば、埋め込み樹脂層４０内に複数の半導体チップを埋め込む場合には、それら複数の半導体チップを支持体２００上に仮付けした後（図１９）、それらと接続する半導体チップをフリップチップ実装する（図２３）。このように複数の半導体チップを支持体２００に仮付けする方法を用いることにより、複数の半導体チップをそれぞれフリップチップ実装していく場合に比べ、実装時間の短縮を図ることが可能になる。
【００８５】
半導体チップに替えてＳｉインターポーザを用いる場合（図１４）についても、上記の例に従い、同様の手順で形成することが可能である。位置がずれた端子間を繋ぐ内包端子を形成する場合（図１６）には、図１８の配線層５００の形成工程において、配線層５００と共に、所定領域に内包端子（配線層）を形成すればよい。
【００８６】
また、ここでは半田ボール７２を搭載した、ＢＧＡ（Ball Grid Array）型のＣＯＣパッケージ１０を例示したが、このような半田ボール７２を用いない、ＬＧＡ（Land Grid Array）型のＣＯＣパッケージを形成することもできる。
【００８７】
また、このほかのＣＯＣ部及びＣＯＣパッケージの変形例を図２５〜図２７に示す。
上記図２４に示した工程（ステップＳ９）の後、例えば、図２５に示すように、配線層５０上に半田ボール７２ａを搭載し、外部接続可能なＣＯＣ部１１を得るようにしてもよい。
【００８８】
また、例えば、図２６（Ａ），（Ｂ）に示すように、埋め込み樹脂層４０に、配線層５０に達する貫通電極７２ｂを形成することも可能である。この場合、図２６（Ａ）に示したような、ＬＧＡ型のＣＯＣ部１１を得たり、図２６（Ｂ）に示したような、半田ボール７２ａを搭載したＢＧＡ型のＣＯＣ部１１を得たりすることができる。
【００８９】
また、上記図２には、インターポーザ部７０のような回路基板（板状体）にＣＯＣ部１１を搭載したＣＯＣパッケージ１０を例示した。このほか、別の板状体、例えば、図２７に示すように、リードフレーム３００に、ＣＯＣ部１１を搭載したＣＯＣパッケージ１０Ａを形成することも可能である。例えば、ＣＯＣ部１１を、リードフレーム３００のダイパッド３０１上にダイアタッチ材８０を介して搭載し、ＣＯＣ部１１と、リードフレーム３００のリード３０２とを、ワイヤ９０で接続し、封止樹脂１００によって封止する。
【００９０】
図２５〜図２７に示したような構造は、上記のＣＯＣ部１１Ａ，１１Ｂ，１１Ｃ等についても同様に適用可能である。
また、複数の半導体素子を、それらの端子がそれぞれ表出するように、埋め込み樹脂層に埋め込み、その埋め込み樹脂層の上に、複数の半導体素子を搭載したＣＯＣ部、及びそのようなＣＯＣ部を含むＣＯＣパッケージを得ることも可能である。
【００９１】
以上説明した実施の形態に関し、更に以下の付記を開示する。
（付記１）  第１端子を有する第１半導体素子と、
前記第１半導体素子が、前記第１端子が表出するように埋め込まれた樹脂層と、
前記樹脂層の、前記第１端子が表出する第１面に設けられた配線層と、
前記第１面側に設けられ、前記第１端子に接続された第２端子と、前記配線層に接続された第３端子とを有する第２半導体素子と、
を含むことを特徴とする半導体装置。
【００９２】
（付記２）  前記配線層は、前記第３端子が接続される領域から前記第２半導体素子の外側に延在していることを特徴とする付記１に記載の半導体装置。
（付記３）  前記第１半導体素子は、前記樹脂層から表出する第４端子を有し、
前記樹脂層の前記第１面側に設けられ、前記第４端子に接続された第５端子を有する第３半導体素子を更に含む、
ことを特徴とする付記１又は２に記載の半導体装置。
【００９３】
（付記４）  第６端子を有し、前記第６端子が表出するように前記樹脂層に埋め込まれた第４半導体素子を更に含み、
前記第２半導体素子は、前記第６端子に接続された第７端子を有する、
ことを特徴とする付記１乃至３のいずれかに記載の半導体装置。
【００９４】
（付記５）  前記第１面に設けられ、前記第１端子と前記第２端子とを接続する第８端子を更に含むことを特徴とする付記１乃至４のいずれかに記載の半導体装置。
（付記６）  前記配線層と電気的に接続された導電部を有する板状体を更に含むことを特徴とする付記１乃至５のいずれかに記載の半導体装置。
【００９５】
（付記７）  前記板状体は、回路基板又はリードフレームであることを特徴とする付記６に記載の半導体装置。
（付記８）  前記第１半導体素子、前記樹脂層、前記配線層及び前記第２半導体素子を封止する封止樹脂を更に含むことを特徴とする付記１乃至７のいずれかに記載の半導体装置。
【００９６】
（付記９）  支持体の第１領域に配線層を形成する工程と、
前記支持体の第２領域に、第１端子を有する第１半導体素子を、前記第１端子が前記第２領域に接触するように配置する工程と、
前記支持体上の前記配線層及び前記第１半導体素子を、樹脂層によって埋め込む工程と、
前記支持体を除去する工程と、
前記樹脂層の、前記第１端子が表出する第１面側に、第２端子及び第３端子を有する第２半導体素子を、前記第２端子が前記第１端子に接続され、前記第３端子が前記配線層に接続されるように、搭載する工程と、
を含むことを特徴とする半導体装置の製造方法。
【符号の説明】
【００９７】
１Ａ，１Ｂ  半導体装置
２，３  半導体素子
２ａ，３ａ，３ｂ  端子
４  樹脂層
４ａ，４１  表面
５，５０，５００  配線層
６，１３  ＣＯＢ接続部
７，１２  ＣＯＣ接続部
１０，１０Ａ，１０００  ＣＯＣパッケージ
１１，１１Ａ，１１Ｂ，１１Ｃ，１００１  ＣＯＣ部
１２ａ，１３ａ，１３ｂ，２１ｃ，２１ｄ２  半田バンプ
２０，２０ａ，２０ｂ，３０，３０ａ，３０ｂ，１０２０，１０３０  半導体チップ
２１，３１，１１０ａ  ＣＯＣ接続端子
２１ａ，３１ａ，３２ａ  Ａｕバンプ
２１ｂ，５０ａ  Ｃｕ／Ｎｉ／Ａｕ層
２１ｂ１，５０ａ１，５０ｂ１  Ｃｕ層
２１ｂ２，５０ａ２，５２ａ  Ｎｉ層
２１ｂ３，５０ａ３，５２ｃ  Ａｕ層
２１ｄ，３１ｂ，３２ｂ  ピラー電極
２１ｄ１，３１ｂ１，３２ｂ１  Ｃｕピラー
２３，３３，３４  パッド
２４  アンダーバンプメタル
３２  ＣＯＢ接続端子
４０  埋め込み樹脂層
５０ｂ  Ｃｕ／半田層
５０ｂ２  半田層
５１  内包端子
５２  表面処理層
５２ｂ  Ｐｄ層
６０，６０ａ，６０ｂ  チップ間充填樹脂
７０  インターポーザ部
７１  ボンディングパッド
７２，７２ａ  半田ボール
７２ｂ，７４  貫通電極
７３  絶縁部
８０  ダイアタッチ材
９０  ワイヤ
１００  封止樹脂
１１０  Ｓｉインターポーザ
２００  支持体
２０１  第１層
２０２  第２層
３００  リードフレーム
３０１  ダイパッド
３０２  リード
１０１０  接続端子
１０３１  接続領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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