(57)【要約】【課題】ＥＳＤ（ｅｌｅｃｔｒｏｓｔａｔｉｃ  ｄｉｓｃｈａｒｇｅ）回路内の寄生抵抗を低減させる。【解決手段】基板、基板内に形成され第１導電型を有する外部ウェル、外部ウェル内に形成され第１導電型に反対になる第２導電型を有する内部ウェル、内部ウェルの表面に配される第１導電型の第１高濃度ドーピング領域、内部ウェルの表面に配される第２導電型の第２高濃度ドーピング領域、外部ウェルの表面に配される第１導電型の第３高濃度ドーピング領域、を含み、第２高濃度ドーピング領域は、第１高濃度ドーピング領域と第３高濃度ドーピング領域との間でそれぞれから離隔され、第１高濃度ドーピング領域と第２高濃度ドーピング領域との間、第２高濃度ドーピング領域と第３高濃度ドーピング領域との間、の空間のうち少なくともいずれか一つには、素子分離構造体が存在してないＥＳＤ保護素子。【選択図】図９
2012044164.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
前記基板内に形成され、第１導電型を有する外部ウェルと、
前記外部ウェル内に形成され、前記第１導電型とは異なる第２導電型を有する内部ウェルと、
前記内部ウェルの表面に配される第１導電型の第１高濃度ドーピング領域と、
前記内部ウェルの表面に配される第２導電型の第２高濃度ドーピング領域と、
前記外部ウェルの表面に配される第１導電型の第３高濃度ドーピング領域と、を含み、
前記第２高濃度ドーピング領域は、前記第１高濃度ドーピング領域と、第３高濃度ドーピング領域との間でそれぞれから離隔されて配され、
前記第１高濃度ドーピング領域と第２高濃度ドーピング領域との間、前記第２高濃度ドーピング領域と第３高濃度ドーピング領域との間の空間のうち少なくともいずれか一つには、素子分離構造体が存在しないことを特徴とするＥＳＤ（ｅｌｅｃｔｒｏｓｔａｔｉｃ  ｄｉｓｃｈａｒｇｅ）保護素子。
【請求項２】
前記第１高濃度ドーピング領域と第２高濃度ドーピング領域との間、前記第２高濃度ドーピング領域と第３高濃度ドーピング領域との間の空間いずれにも素子分離構造体が存在しないことを特徴とする請求項１に記載のＥＳＤ保護素子。
【請求項３】
前記第１高濃度ドーピング領域、第２高濃度ドーピング領域及び第３高濃度ドーピング領域にそれぞれ電気的に連結される第１金属電極、第２金属電極及び第３金属電極を含むことを特徴とする請求項１または２に記載のＥＳＤ保護素子。
【請求項４】
前記第１導電型はＮ型であり、前記第２導電型はＰ型であり、前記第２金属電極は、接地電圧が印加される端子に連結され、前記第１金属電極及び第３金属電極は、導電性パッド端子に連結されることを特徴とする請求項３に記載のＥＳＤ保護素子。
【請求項５】
前記第１導電型はＰ型であり、前記第２導電型はＮ型であり、前記第２金属電極は、電源電圧が印加される端子に連結され、前記第１金属電極及び第３金属電極は、導電性パッド端子に連結されることを特徴とする請求項３に記載のＥＳＤ保護素子。
【請求項６】
前記基板上の絶縁層、前記絶縁層を貫通して拡張し、前記第２高濃度ドーピング領域及び第３高濃度ドーピング領域それぞれにコンタクトされる第１コンタクトプラグ及び第２コンタクトプラグをさらに含み、
前記第１金属電極は、前記第１高濃度ドーピング領域に直接にコンタクトされ、前記第２金属電極及び第３金属電極は、前記第１コンタクトプラグ及び第２コンタクトプラグを介して、前記第２高濃度ドーピング領域及び第３高濃度ドーピング領域それぞれに電気的に連結されることを特徴とする請求項３から５のいずれかに記載のＥＳＤ保護素子。
【請求項７】
前記内部ウェルは、完全に前記外部ウェル内に配されることを特徴とする請求項１〜６のいずれかに記載のＥＳＤ保護素子。
【請求項８】
前記第２高濃度ドーピング領域は、前記第１高濃度ドーピング領域を取り囲み、前記第３高濃度ドーピング領域は、前記第２高濃度ドーピング領域を取り囲むことを特徴とする請求項１から７のいずれかに記載のＥＳＤ保護素子。
【請求項９】
基板内に形成され、前記外部ウェルと、前記外部ウェル外部の基板領域との境界に沿って拡張する素子分離構造体をさらに含むことを特徴とする請求項１から８のいずれかに記載のＥＳＤ保護素子。
【請求項１０】
素子領域とＥＳＤ（ｅｌｅｃｔｒｏｓｔａｔｉｃ  ｄｉｓｃｈａｒｇｅ）領域とを具備した基板と、
端子を構成する電気的に導電性物質であるパッドと、
前記基板の前記素子領域に配され、前記パッドに連結された信号ラインを含む電子素子と、
前記基板の前記ＥＳＤ領域内に形成され、第１導電型を有する外部ウェルと、
前記外部ウェル内に形成され、前記第１導電型とは異なる第２導電型を有する内部ウェルと、
前記内部ウェルの表面に配される第１導電型の第１高濃度ドーピング領域と、
前記内部ウェルの表面に配される第２導電型の第２高濃度ドーピング領域と、
前記外部ウェルの表面に配される第１導電型の第３高濃度ドーピング領域と、を含み、
前記第２高濃度ドーピング領域は、前記第１高濃度ドーピング領域と、第３高濃度ドーピング領域との間でそれぞれから離隔されて配され、
前記第１高濃度ドーピング領域と第２高濃度ドーピング領域との間、前記第２高濃度ドーピング領域と第３高濃度ドーピング領域との間の空間のうち少なくともいずれか一つには、素子分離構造体が存在せず、
前記第１高濃度ドーピング領域及び第２高濃度ドーピング領域は、前記パッドに連結されたことを特徴とする電子装置。
【請求項１１】
前記素子領域と、前記ＥＳＤ領域との間の前記基板内に配される素子分離構造体をさらに含むことを特徴とする請求項１０に記載の電子装置。
【請求項１２】
前記第１高濃度ドーピング領域と第２高濃度ドーピング領域との間、前記第２高濃度ドーピング領域と第３高濃度ドーピング領域との間の空間いずれにも素子分離構造体が存在しないことを特徴とする請求項１０または１１に記載の電子装置。
【請求項１３】
前記第１高濃度ドーピング領域、第２高濃度ドーピング領域及び第３高濃度ドーピング領域にそれぞれ電気的に連結される第１金属電極、第２金属電極及び第３金属電極を含むことを特徴とする請求項１０から１２のいずれかに記載の電子装置。
【請求項１４】
前記第１導電型はＮ型であり、前記第２導電型はＰ型であり、前記第２金属電極は、接地電圧が印加される端子に連結され、前記第１金属電極及び第３金属電極は、前記パッドに連結されることを特徴とする請求項１３に記載の電子装置。
【請求項１５】
前記第１導電型はＰ型であり、前記第２導電型はＮ型であり、前記第２金属電極は、電源電圧が印加される端子に連結され、前記第１金属電極及び第３金属電極は、前記パッドに連結されることを特徴とする請求項１３に記載の電子装置。
【請求項１６】
前記基板上の絶縁層、前記絶縁層を貫通して拡張し、前記第２高濃度ドーピング領域及び第３高濃度ドーピング領域それぞれにコンタクトされる第１コンタクトプラグ及び第２コンタクトプラグをさらに含み、
前記第１金属電極は、前記第１高濃度ドーピング領域に直接にコンタクトされ、前記第２金属電極及び第３金属電極は、前記第１コンタクトプラグ及び第２コンタクトプラグを介して、前記第２高濃度ドーピング領域及び第３高濃度ドーピング領域それぞれに電気的に連結されることを特徴とする請求項１３から１５のいずれかに記載の電子装置。
【請求項１７】
前記内部ウェルは、完全に前記外部ウェル内に配されることを特徴とする請求項１０から１６のいずれかに記載の電子装置。
【請求項１８】
前記第２高濃度ドーピング領域は、前記第１高濃度ドーピング領域を取り囲み、前記第３高濃度ドーピング領域は、前記第２高濃度ドーピング領域を取り囲むことを特徴とする請求項１０から１７のいずれかに記載の電子装置。
【請求項１９】
基板内に形成され、前記外部ウェルと、前記外部ウェル外部の基板領域との境界に沿って拡張する素子分離構造体をさらに含むことを特徴とする請求項１０から１８のいずれかに記載の電子装置。
【請求項２０】
前記電子素子は、ＣＭＯＳ素子であることを特徴とする請求項１０から１９のいずれかに記載の電子装置。
【請求項２１】
基板と、
前記基板内に形成され、第１導電型を有する第１外部ウェルと、
前記第１外部ウェル内に形成され、前記第１導電型とは異なる第２導電型を有する第１内部ウェルと、
前記基板内に形成され、第２導電型を有する第２外部ウェルと、
前記第２外部ウェル内に形成され、前記第１導電型を有する第２内部ウェルと、
前記第１内部ウェルの表面に配される第１導電型の第１高濃度ドーピング領域と、
前記第１内部ウェルの表面に配される第２導電型の第２高濃度ドーピング領域と、
前記第１外部ウェルの表面に配される第１導電型の第３高濃度ドーピング領域と、を含み、
前記第２内部ウェルの表面に配される第２導電型の第４高濃度ドーピング領域と、
前記第２内部ウェルの表面に配される第１導電型の第５高濃度ドーピング領域と、
前記第２外部ウェルの表面に配される第２導電型の第６高濃度ドーピング領域と、を含み、
前記第２高濃度ドーピング領域は、前記第１高濃度ドーピング領域と、第３高濃度ドーピング領域との間でそれぞれから離隔されて配され、
前記第５高濃度ドーピング領域は、前記第４高濃度ドーピング領域と、第６高濃度ドーピング領域との間でそれぞれから離隔されて配され、
前記第１高濃度ドーピング領域と第２高濃度ドーピング領域との間、前記第２高濃度ドーピング領域と第３高濃度ドーピング領域との間の空間のうち少なくともいずれか一つには、素子分離構造体が存在せず、
前記第４高濃度ドーピング領域と第５高濃度ドーピング領域との間、前記第５高濃度ドーピング領域と第６高濃度ドーピング領域との間の空間のうち少なくともいずれか一つには、素子分離構造体が存在しないことを特徴とするＥＳＤ保護素子。
【請求項２２】
前記第１高濃度ドーピング領域と第２高濃度ドーピング領域との間、前記第２高濃度ドーピング領域と第３高濃度ドーピング領域との間の空間いずれにも素子分離構造体が存在せず、
前記第４高濃度ドーピング領域と第５高濃度ドーピング領域との間、前記第５高濃度ドーピング領域と第６高濃度ドーピング領域との間の空間いずれにも素子分離構造体が存在しないことを特徴とする請求項２１に記載のＥＳＤ保護素子。
【請求項２３】
前記第１高濃度ドーピング領域、第３高濃度ドーピング領域、第４高濃度ドーピング領域及び第６高濃度ドーピング領域は、電気的に互いに連結され、
前記第１高濃度ドーピング領域は、接地電圧が印加される端子または電源電圧が印加される端子のうちいずれか一つに連結され、
前記第５高濃度ドーピング領域は、前記接地電圧が印加される端子または電源電圧が印加される端子のうち他の一つに連結されることを特徴とする請求項２１または２２に記載のＥＳＤ保護素子。
【請求項２４】
前記第１導電型はＮ型であり、前記第２導電型はＰ型であり、
前記第２高濃度ドーピング領域は、前記接地電圧が印加される端子に連結され、前記第５高濃度ドーピング領域は、電源電圧が印加される端子に連結されることを特徴とする請求項２３に記載のＥＳＤ保護素子。
【請求項２５】
前記第２高濃度ドーピング領域及び第５高濃度ドーピング領域は、異なる電圧電位にあることを特徴とする請求項２１から２４のいずれかに記載のＥＳＤ保護素子。
【請求項２６】
前記第１外部ウェル及び第２外部ウェル間に配される素子分離構造体をさらに含むことを特徴とする請求項２１から２５のいずれかに記載のＥＳＤ保護素子。
【請求項２７】
前記第１高濃度ドーピング領域、第２高濃度ドーピング領域、第３高濃度ドーピング領域、第４高濃度ドーピング領域、第５高濃度ドーピング領域及び第６高濃度ドーピング領域にそれぞれ電気的に連結される第１金属電極、第２金属電極、第３金属電極、第４金属電極、第５金属電極及び第６金属電極をさらに含むことを特徴とする請求項２１から２６のいずれかに記載のＥＳＤ保護素子。
【請求項２８】
前記基板上に形成された絶縁層と、
前記絶縁層を貫通して拡張し、前記第２高濃度ドーピング領域及び第３高濃度ドーピング領域それぞれにコンタクトされる第１コンタクトプラグ及び第２コンタクトプラグと、
前記絶縁層を貫通して拡張し、前記第５高濃度ドーピング領域と、第６高濃度ドーピング領域とのそれぞれにコンタクトされる第３コンタクトプラグ及び第４コンタクトプラグと、をさらに含み、
前記第２金属電極及び第３金属電極は、前記第１コンタクトプラグ及び第２コンタクトプラグを介して、前記第２高濃度ドーピング領域及び第３高濃度ドーピング領域それぞれに電気的に連結され、前記第１金属電極は、前記第１高濃度ドーピング領域に直接にコンタクトされ、
前記第５金属電極及び第６金属電極は、前記第３コンタクトプラグ及び第４コンタクトプラグを介して、前記第５高濃度ドーピング領域と、第６高濃度ドーピング領域とのそれぞれに電気的に連結され、前記第４金属電極は、前記第４高濃度ドーピング領域に直接にコンタクトされることを特徴とする請求項２７に記載のＥＳＤ保護素子。
【請求項２９】
前記第１内部ウェルは、完全に前記第１外部ウェル内に配され、前記第２内部ウェルは、完全に前記第２外部ウェル内に配されることを特徴とする請求項２１から２８のいずれかに記載のＥＳＤ保護素子。
【請求項３０】
前記第２高濃度ドーピング領域は、前記第１高濃度ドーピング領域を取り囲み、前記第３高濃度ドーピング領域は、前記第２高濃度ドーピング領域を取り囲み、
前記第５高濃度ドーピング領域は、前記第４高濃度ドーピング領域を取り囲み、前記第６高濃度ドーピング領域は、前記第５高濃度ドーピング領域を取り囲むことを特徴とする請求項２１から２９のいずれかに記載のＥＳＤ保護素子。
【請求項３１】
基板を準備する段階と、
前記基板内に第１導電型の外部ウェル、前記外部ウェル内に、前記第１導電型とは異なる第２導電型の内部ウェル；を具備したダブルウェルを形成する段階と、
前記内部ウェルの表面に、第１導電型の第１高濃度ドーピング領域を形成する段階と、
前記内部ウェルの表面に、第２導電型の第２高濃度ドーピング領域を形成する段階と、
前記外部ウェルの表面に、第１導電型の第３高濃度ドーピング領域を形成する段階と、を含み、
前記第２高濃度ドーピング領域は、前記第１高濃度ドーピング領域と、第３高濃度ドーピング領域との間でそれぞれから離隔されて形成され、
素子分離構造体が、前記第１高濃度ドーピング領域と第２高濃度ドーピング領域との間、前記第２高濃度ドーピング領域と、第３高濃度ドーピング領域との間の空間のうち少なくともいずれか一つに形成されないことを特徴とするＥＳＤ保護素子の製造方法。
【請求項３２】
前記基板内に形成され、前記基板領域を取り囲む素子分離構造体をさらに含み、
前記ダブルウェル、第１高濃度ドーピング領域、第２高濃度ドーピング領域及び第３高濃度ドーピング領域が、前記基板領域に形成されることを特徴とする請求項３１に記載のＥＳＤ保護素子の製造方法。
【請求項３３】
前記ダブルウェルを形成する段階は、
前記第１導電型の不純物を前記基板領域にドーピングする段階と、
前記第１導電型の不純物によってドーピングされた前記基板領域にマスクを形成する段階と、
第２導電型の不純物を、前記マスクによって露出された前記基板領域にドーピングして内部ウェルを形成する段階と、を含むことを特徴とする請求項３２に記載のＥＳＤ保護素子の製造方法。
【請求項３４】
前記第１高濃度ドーピング領域及び第３高濃度ドーピング領域は、同時に形成されることを特徴とする請求項３１から３３のいずれかに記載のＥＳＤ保護素子の製造方法。
【請求項３５】
前記基板上部に、電気的絶縁層を形成する段階と、
前記第１高濃度ドーピング領域、第２高濃度ドーピング領域及び第３高濃度ドーピング領域それぞれに電気的に連結される金属電極を形成する段階と、をさらに含むことを特徴とする請求項３１から３４のいずれかに記載のＥＳＤ保護素子の製造方法。
【請求項３６】
前記金属電極を形成する段階は、
前記第１高濃度ドーピング領域、第２高濃度ドーピング領域及び第３高濃度ドーピング領域を露出させる開口を形成するために、前記電気的絶縁層をエッチングする段階と、
前記第２高濃度ドーピング領域及び第３高濃度ドーピング領域を露出させる前記開口それぞれに、コンタクトプラグを形成する段階と、
前記第１電極が前記第１高濃度ドーピング領域に直接にコンタクトされて配されるように、前記第１高濃度ドーピング領域を露出させる前記開口内に、第１金属電極を形成する段階と、
前記コンタクトプラグ上に、第２金属電極及び第３金属電極を形成する段階と、を含むことを特徴とする請求項３５に記載のＥＳＤ保護素子の製造方法。
【請求項３７】
前記第２高濃度ドーピング領域を形成する段階は、前記第１高濃度ドーピング領域を取り囲むリング状に、前記第２高濃度ドーピング領域を形成することを含み、
前記第３高濃度ドーピング領域を形成する段階は、前記第２高濃度ドーピング領域を取り囲むリング状に、前記第３高濃度ドーピング領域を形成することを含むことを特徴とする請求項３１から３６のいずれかに記載のＥＳＤ保護素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、静電気放電（ＥＳＤ：ｅｌｅｃｔｒｏｓｔａｔｉｃ  ｄｉｓｃｈａｒｇｅ）保護構造を有するＥＳＤ保護素子に係り、特に、三重ウェル（ｔｒｉｐｌｅ  ｗｅｌｌ）構造によりＥＳＤ保護構造を具現したＥＳＤ保護素子及びその製造方法並びにその保護素子を含む電子装置に関する。
【背景技術】
【０００２】
半導体素子は、さまざまな原因によって、瞬間電圧が３，０００Ｖ以上になる高電圧のＥＳＤにさらされる。このような状況では、半導体素子内のＭＯＳ（ＭＯＳ：ｍｅｔａｌ  ｏｘｉｄｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタ素子のゲート絶縁膜の破壊や、接合スパーキングなどの不具合が発生する。この不具合の発生によって、トランジスタ素子が完全に破壊されたり、微細な部分が損傷を受けたりし、トランジスタ素子の信頼性に深刻な影響を及ぼす。このため、半導体素子の開発段階で、この不具合の発生を防止できるようにすることが非常に重要である。
【０００３】
ＥＳＤによる損傷を防止するため、下記特許文献１に開示されているようなＥＳＤ保護回路を使用する。ＥＳＤ特性を根本的に改善するためには、保護回路のサイズを大きくすればよい。しかし、最近では、電子装置が高集積化されているため、チップサイズも縮小され続けている。このため、ＥＳＤ保護回路のサイズも同様に縮小されなければならない。しかし、ＥＳＤ耐性をそのまま維持しつつ、そのサイズを縮小させなければならないという点で、多くの問題を抱えている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００７−５８１７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明が解決しようとする課題は、ＥＳＤ回路内の寄生抵抗を低減させることによって、ＥＳＤ耐性を向上させることができ、それにより、ＥＳＤ耐性を所定範囲内に維持させつつ、ＥＳＤ保護回路のサイズを縮小させることができる、ＥＳＤ保護素子及びその製造方法並びにその保護素子を含む電子装置を提供することにある。
【課題を解決するための手段】
【０００６】
上記の課題を解決するために、本発明は、基板内に形成され、第１導電型を有する外部ウェル、前記外部ウェル内に形成され第２導電型を有する内部ウェル、前記内部ウェルの上部領域に形成される第１導電型高濃度ドーピング領域及び第２導電型高濃度ドーピング領域、前記外部ウェルの上部領域に形成される第１導電型高濃度ドーピング領域と、を具備した高濃度ドーピング領域を含み、前記第２導電型高濃度ドーピング領域と前記内部ウェルの第１導電型高濃度ドーピング領域との間、前記第２導電型高濃度ドーピング領域と前記外部ウェルの第１導電型高濃度ドーピング領域との間には、素子分離構造体が形成されておらず、前記内部ウェルと前記外部ウェルとの前記第１導電型高濃度ドーピング領域には、同一電源による電圧が印加されることを特徴とするＥＳＤ（ｅｌｅｃｔｒｏｓｔａｔｉｃ  ｄｉｓｃｈａｒｇｅ）保護素子を提供する。
【０００７】
本発明の一実施形態において、前記内部ウェルの前記第１導電型と前記内部ウェルとが第１ダイオードを構成し、前記内部ウェルと前記外部ウェルとが第２ダイオードを構成するが、前記第２ダイオードは、前記第１ダイオードと反対のフォワード特性を有し、前記第１ダイオード及び前記第２ダイオードがダブルダイオード構造を形成することができる。
【０００８】
前記内部ウェルの前記第１導電型高濃度ドーピング領域が、前記内部ウェルの中央部に配され、前記第２導電型高濃度ドーピング領域が、前記内部ウェルの前記第１導電型高濃度ドーピング領域を取り囲む構造に形成され、前記外部ウェルの前記第１導電型高濃度ドーピング領域は、前記第２導電型濃度ドーピング領域を取り囲む構造に形成されうる。
【０００９】
本発明の一実施形態において、前記基板は、Ｐ型基板であり、前記外部ウェルは、Ｎ型ウェルであり、前記内部ウェルは、Ｐ型ウェルであり、前記Ｐ型ウェル内には、第１Ｎ型高濃度ドーピング領域及び第１Ｐ型高濃度ドーピング領域が形成され、前記Ｎ型ウェル内には、第２Ｎ型高濃度ドーピング領域が形成されうる。前記Ｐ型ウェル内で、前記第１Ｎ型高濃度ドーピング領域は、前記Ｐ型ウェルの中心部分として形成され、前記第１Ｐ型高濃度ドーピング領域は、前記第１Ｎ型高濃度ドーピング領域を取り囲むように形成され、前記第２Ｎ型高濃度ドーピング領域は、前記第１Ｐ型高濃度ドーピング領域を取り囲むように形成されうる。
【００１０】
前記Ｐ型ウェル、Ｎ型ウェル及び高濃度ドーピング領域が形成された前記基板の全面に、少なくとも１層の絶縁層が形成されており、前記絶縁層上には、前記高濃度ドーピング領域と電気的にコンタクトされるメタル電極が形成され、前記メタル電極のうち、前記第１Ｐ型高濃度ドーピング領域とコンタクトされるメタル電極には、接地電圧が印加され、前記第１Ｎ型高濃度ドーピング領域及び前記第２Ｎ型高濃度ドーピング領域とコンタクトされるメタル電極には、入出力信号電圧が印加されうる。
【００１１】
また、本発明の思想は、前記課題を解決するために、Ｐ型基板内に形成されたＮ型ウェル、前記Ｎ型ウェル内に形成されたＰ型ウェル、前記Ｐ型ウェルの上部領域に形成される第１Ｎ高濃度ドーピング領域型及び第１Ｐ型高濃度ドーピング領域と、前記Ｎ型ウェルの上部領域に形成される第２Ｎ型高濃度ドーピング領域と、を具備した高濃度ドーピング領域を含み、前記第１Ｎ高濃度ドーピング領域型及び第１Ｐ型高濃度ドーピング領域間と、前記第１Ｐ高濃度ドーピング領域型及び第２Ｎ型高濃度ドーピング領域間とには、素子分離構造体が形成されておらず、前記Ｐ型ウェル内で、前記第１Ｎ型高濃度ドーピング領域は、前記Ｐ型ウェルの中央部に配され、前記第１Ｐ型高濃度ドーピング領域は、前記第１Ｎ型高濃度ドーピング領域を取り囲むように形成され、前記第２Ｎ型高濃度ドーピング領域は、前記第１Ｐ型高濃度ドーピング領域を取り囲むように形成されることを特徴とするＥＳＤ保護素子を提供する。
【００１２】
本発明の一実施形態において、前記Ｎ型ウェルから所定間隔離隔されて前記基板内に形成された外部Ｐ型ウェルと、前記外部Ｐ型ウェル内に形成された内部Ｎ型ウェルと、をさらに含み、前記内部Ｎ型ウェル内には、第３Ｎ型高濃度ドーピング領域及び第２Ｐ型高濃度ドーピング領域が形成され、前記外部Ｐ型ウェル内には、第３Ｐ型高濃度ドーピング領域が形成されうる。
【００１３】
前記Ｐ型ウェル、Ｎ型ウェル、内部Ｎ型ウェル、外部Ｐ型ウェル及び高濃度ドーピング領域が形成された基板の全面に、少なくとも１層の絶縁層が形成されており、前記絶縁層上には、前記高濃度ドーピング領域と電気的にコンタクトされるメタル電極が形成され、前記メタル電極のうち、前記第１Ｐ型高濃度ドーピング領域とコンタクトされるメタル電極には、接地電圧が印加され、前記メタル電極のうち、前記第３Ｎ型高濃度ドーピング領域とコンタクトされるメタル電極に電源電圧が印加され、前記第１Ｎ型高濃度ドーピング領域、前記第２Ｎ型高濃度ドーピング領域、前記第２Ｐ型高濃度ドーピング領域及び前記第３Ｐ型高濃度ドーピング領域とコンタクトされるメタル電極には、入出力信号電圧が印加されうる。
【００１４】
さらに、本発明の思想は、前記課題を解決するために、ダブルウェル領域が定義された基板を準備する段階と、前記ダブルウェル領域内部を除外した前記基板上に素子分離構造体を形成する段階と、前記ダブルウェル領域に第２導電型ウェルが第１導電型ウェル内に含まれるように、ウェルを形成する段階と、前記第２導電型ウェルの上部領域に、第１導電型高濃度ドーピング領域及び第２導電型高濃度ドーピング領域と、前記第１導電型ウェルの上部領域に、第１導電型高濃度ドーピング領域と、が備わるように、高濃度ドーピング領域を形成する段階と、前記高濃度ドーピング領域に、電気的にコンタクトされるメタル電極を形成する段階と、を含み、前記ウェルを形成する段階の前に、前記基板上に素子分離構造体を形成するが、前記第２導電型高濃度ドーピング領域と前記第２導電型ウェルの第１導電型高濃度ドーピング領域との間、前記第２導電型高濃度ドーピング領域と前記第１導電型ウェルの第１導電型高濃度ドーピング領域との間には、素子分離構造体を形成せず、前記メタル電極を形成する段階で、前記第１導電型ウェルと前記第２導電型ウェルとの前記第１導電型高濃度ドーピング領域に、同一電源による電圧が印加されるようにメタル配線を形成することを特徴とするＥＳＤ保護素子の製造方法を提供する。
【００１５】
本発明の一実施形態において、前記ウェルを形成する段階、及び前記高濃度ドーピング領域を形成する段階で、前記第２導電型ウェルの前記第１導電型と、前記第２導電型ウェルとが第１ダイオードを構成し、前記第２導電型ウェルと、前記第１導電型ウェルとが第２ダイオードを構成するが、前記第２ダイオードが前記第１ダイオードと反対のフォワード特性を有するようにドーピングされるイオンの導電型を調節し、前記第１ダイオード及び前記第２ダイオードがダブルダイオード構造を形成することができる。
【００１６】
前記メタル電極を形成する段階の前に、前記第１導電型ウェル、第２導電型ウェル及び高濃度ドーピング領域が形成された基板の全面に、少なくとも１層の絶縁層を形成する段階を含むことができる。また、前記素子分離構造体の上面は、前記第１導電型ウェル及び前記第２導電型ウェルの上面よりさらに低く形成され、前記絶縁層を形成する段階で、前記素子分離構造体上の前記絶縁層の上面は、前記第１導電型ウェルまたは第２導電型ウェル上の前記絶縁層の上面より低く形成されうる。
【００１７】
一方、本発明の思想は、前記課題を解決するために、前記ＥＳＤ保護素子と、前記基板内に形成され、前記ＥＳＤ保護素子と電気的に連結され、前記ＥＳＤ保護素子によって保護される保護対象素子と、を含む電子装置を提供する。
【００１８】
本発明の一実施形態において、前記保護対象素子は、ＣＭＯＳ（ｃｏｍｐｌｅｍｅｎｔａｒｙ  ｍｅｔａｌ−ｏｘｉｄｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタを含み、前記ＥＳＤ保護素子に印加される入出力信号電圧が、前記ＣＭＯＳトランジスタのゲートに印加されうる。
【発明の効果】
【００１９】
本発明に係るＥＳＤ保護素子及びその製造方法並びにその保護素子を含む電子装置は、ダブルダイオードを形成するためのダブルウェル内に、ＳＴＩ（ｓｈａｌｌｏｗ  ｔｒｅｎｃｈ  ｉｓｏｌａｔｉｏｎ）またはＬＯＣＯＳ（ｌｏｃａｌ  ｏｘｉｄａｔｉｏｎ  ｏｆ  ｓｉｌｉｃｏｎ）のようないかなる素子分離構造体も形成していないため、Ｐ＋アクティブ領域またはＮ＋アクティブ領域に電流が集まり、ボトルネック現象によって熱が発生し、それによって寄生抵抗が増大するという問題を解決できる。
【００２０】
また、寄生抵抗が増大するという問題を解決することによって、所定範囲内でＥＳＤ耐性を維持しつつ、ＥＳＤ保護素子のサイズを縮小させることができ、チップサイズの縮小に大きく寄与することができる。
【図面の簡単な説明】
【００２１】
【図１】本発明の一実施形態に係るＥＳＤ保護素子を含んだ電子装置の等価回路図である。
【図２】本発明の一実施形態に係るダブルダイオード構造を含んだＥＳＤ保護素子のレイアウトを示す図である。
【図３】レイアウトを示す図２のＥＳＤ保護素子のＩ−Ｉ’部分を切断して示した断面図である。
【図４】本発明の一実施形態によるＥＳＤ保護素子と関連して、ダブルウェル内に、素子分離構造体を含んだ構造と、含んでいない構造との電流フローを概念的に示す断面図である。
【図５】本発明の一実施形態によるＥＳＤ保護素子と関連して、ダブルウェル内に、素子分離構造体を含んだ構造と、含んでいない構造とのＥＳＤ  ＭＭ（ｍａｃｈｉｎｅ  ｍｏｄｅｌ）パルス印加による熱発生現象を示す図である。
【図６】本発明の一実施形態によるＥＳＤ保護素子と関連して、ダブルウェル内に、素子分離構造体を含んだ構造と、含んでいない構造とのダイオードのフォワード電流特性を示すグラフである。
【図７】本発明の一実施形態によるＥＳＤ保護素子と関連して、ダブルウェル内に、素子分離構造体を含んだ構造と、含んでいない構造とのダイオードのリバース電流特性を示すグラフである。
【図８】本発明の一実施形態によるＥＳＤ保護素子と関連して、ダブルウェル内に、素子分離構造体を含んだ構造と、含んでいない構造との格子温度特性を示すグラフである。
【図９】本発明の一実施形態によるダブルダイオード構造を少なくとも２個含んだＥＳＤ保護素子の断面図である。
【図１０】本発明の一実施形態によるＥＳＤ保護素子及び保護対象素子を含んだ電子装置の断面図である。
【図１１】本発明の一実施形態によるＥＳＤ保護素子を製造する過程を示す断面図である。
【図１２】本発明の一実施形態によるＥＳＤ保護素子を製造する過程を示す断面図である。
【図１３】本発明の一実施形態によるＥＳＤ保護素子を製造する過程を示す断面図である。
【図１４】本発明の一実施形態によるＥＳＤ保護素子を製造する過程を示す断面図である。
【図１５】本発明の一実施形態によるＥＳＤ保護素子を製造する過程を示す断面図である。
【図１６】本発明の一実施形態によるＥＳＤ保護素子を製造する過程を示す断面図である。
【発明を実施するための形態】
【００２２】
以下、添付された図面を参照しつつ、本発明の望ましい実施形態について詳細に説明する。以下の説明で、ある構成要素が他の構成要素の上部に存在すると記述されるとき、それは、他の構成要素の真上に存在することもあり、その間に、第３の構成要素が介在することもある。また、図面で、各構成要素の厚みやサイズは、説明の便宜性及び明確性のために誇張され、説明と係わりのない部分は省略されている。図面上での同一符号は、同じ要素を指す。一方、使われる用語は、本発明を説明するための目的で用いられたに過ぎず、意味を限定するためや特許請求の範囲に記載された本発明の範囲を制限するために用いられたものではない。
【００２３】
以下、明細書中で用いられている「高濃度ドーピングされた領域」とは、ドーパント（不純物元素）が該当領域内に、少なくとも１．０Ｅ１４ａｔｏｍｓ／ｃｍ２ほど存在する領域をいう。
【００２４】
図１は、本発明の一実施形態係るＥＳＤ（ｅｌｅｃｔｒｏｓｔａｔｉｃ  ｃｈａｒｇｅ）保護素子を含んだ電子装置の等価回路図である。
【００２５】
図１を参照すれば、本実施形態の電子装置は、ＥＳＤ保護素子１００及び保護対象素子２００を含む。
【００２６】
ＥＳＤ保護素子１００は、基本的に、少なくとも２個のダブルダイオード（ＤＤ：ｄｏｕｂｌｅ  ｄｉｏｄｅ）を含んで形成される。本実施形態の電子装置では、２個のダブルダイオードが図示されているが、ダブルダイオードは、対をなして多数個形成されてもよい。例えば、保護対象素子２００が多数個あって、１対の２個のダブルダイオードではＥＳＤ保護が不足したり、回路の構造上、連結させたりすることが困難である場合、他の１対のダブルダイオードを当該保護対象素子の近くに別途形成することもできる。
【００２７】
ダブルダイオード（ＤＤ）のそれぞれは、２個のダイオードｄ１，ｄ２が同一方向に並列に連結された構造を有する。また、ダブルダイオード（ＤＤ）のうち、下部の第１ダブルダイオードＤＤ１のダイオードｄ１，ｄ２は、アノード端子に接地電圧Ｖｓｓが印加される端子に連結され、カソード端子に保護対象素子２００に入出力信号電圧を印加するパッド（ｐａｄ）１０が連結される。一方、上部の第２ダブルダイオードＤＤ２のダイオードｄ１，ｄ２は、アノード端子にパッド１０が連結され、カソード端子に電源電圧Ｖｄｄが印加される端子に連結される。結局、パッド１０は、第１ダブルダイオードＤＤ１のカソード端子と、第２ダブルダイオードＤＤ２のアノード端子とに連結され、また、入出力信号電圧を印加するために、保護対象素子２００にも連結される。従って、パッド１０は、例えば、入出力信号電圧が保護対象素子２００に印加されるビア（ｖｉａ）でありうる。
【００２８】
一方、回路概念上では、ダブルダイオード（ＤＤ）は、並列に同一方向に配されるが、基板内に形成される垂直構造のダブルダイオード（ＤＤ）の概念では、２個のダイオードが反対方向に直列に連結されるように図示されうる。
【００２９】
前記のような構造のＥＳＤ保護素子１００は、突然の静電気放電、すなわちＥＳＤ印加時に、次のように保護対象素子２００を保護する。すなわち、プラスの静電気が印加された場合、プラスの静電気は、第２ダブルダイオードＤＤ２のフォワード方向に流れ、パッド１０から電源電圧Ｖｄｄが印加される端子に向かう。一方、マイナスの静電気が印加された場合、マイナスの静電気は、第１ダブルダイオードＤＤ１のフォワード方向に流れ、接地電圧Ｖｓｓが印加される端子からパッド１０に向かう。プラスの静電気またはマイナスの静電気に係わる電流フロー方向は矢印で表示してある。ここで、静電気放電からの保護は、静電気に係わる電流パス（ｐａｔｈ）が、パッド及び接地電圧が印加される端子間、またはパッド及び電源電圧が印加される端子間にのみ形成されることによって達成される。したがって、静電気に係わる電流パスは、パッド及び保護対象素子２００間には形成されない。
【００３０】
保護対象素子２００は、電子装置に利用される電子素子であれば、いなかるものでも該当しうる。例えば、ＤＲＡＭ（ｄｙｎａｍｉｃ  ｒａｎｄｏｍ−ａｃｃｅｓｓ  ｍｅｍｏｒｙ）、フラッシュメモリのようなさまざまなメモリ素子、制御部を構成するロジック素子、データ通信のためのインターフェース素子などが該当しうる。したがって、保護対象素子２００は、ＩＣチップのメモリ回路、制御回路または周辺回路を含む。また、保護対象素子２００は、静電気放電によって損傷が発生しやすいＭＯＳ（ｍｅｔａｌ  ｏｘｉｄｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタ構造を含んだ電子素子でありうる。しかし、本発明は、保護対象素子２００を構成するコンポーネントのタイプによっては限定されない。
【００３１】
本実施形態による電子装置は、ＥＳＤ保護素子１００を含むことによって、瞬間的に静電気が印加される場合にも、ＥＳＤ保護素子１００を介して静電気を放出し、保護対象素子２００を静電気放電から保護することができる。一方、本図面では図示されていないが、保護対象素子２００を静電気からさらに安全に保護するために、保護対象素子２００の前端に抵抗素子を追加しても良い。
【００３２】
図２は、本発明の一実施形態に係るダブルダイオード構造を含んだＥＳＤ保護素子のレイアウトを示す図である。
【００３３】
図２を参照すれば、ＥＳＤ保護回路に含まれるダブルダイオード（ＤＤ）は、高濃度ドーピング領域１４０、及び２個のウェル１２２，１２４によって構成されたダブルウェル１２０を有する。高濃度ドーピング領域１４０は、Ｐ型ウェル１２４の内側に位置する内部Ｎ型高濃度（Ｎ＋）ドーピング領域１４２、内部Ｐ型高濃度（Ｐ＋）ドーピング領域１４４、Ｎ型ウェル１２２の内側に位置する外部Ｎ型高濃度ドーピング領域１４６を有する。ここで、内部Ｎ型高濃度ドーピング領域１４２は、Ｐ型ウェル１２４と導電型が異なるので、一種のジャンクション領域と見ることができる。一方、Ｐ型高濃度ドーピング領域やＮ型高濃度ドーピング領域を、Ｐ型高濃度アクティブ領域またはＰ型高濃度アクティブ領域ともいう。
【００３４】
ダブルウェル１２０は、基板内に形成されたＮ型（Ｎ−）ウェル１２２、及びＮ型ウェル１２２内部に形成されたＰ型（Ｐ−）ウェル１２４を含むことができる。ダブルウェル構造は、図３以降でさらに詳細に説明する。
【００３５】
Ｐ型ウェル内の内部Ｎ型高濃度ドーピング領域１４２は、Ｐ型ウェル１２４の中央上部に形成され、一方向に長い楕円形または長方形の形状を有する。内部Ｎ型高濃度ドーピング領域１４２の形状は、円形、方形のような多様な形状を採用しても良い。内部Ｐ型高濃度ドーピング領域１４４は、Ｎ型ウェル１２２とＰ型ウェル１２４との境界部分の上部に配され、内部Ｎ型高濃度ドーピング領域１４２を取り囲む構造を有する。一方、外部Ｎ型高濃度ドーピング領域１４６は、Ｎ型ウェル１２２の上部に形成され、内部Ｎ型高濃度ドーピング領域１４２及び内部Ｐ型高濃度ドーピング領域１４４を取り囲む構造を有する。または、外部Ｎ型高濃度ドーピング領域１４６は、Ｐ型ウェル１２４の上部面を取り囲む構造を有すると見ることもできる。
【００３６】
ダブルダイオードの高濃度ドーピング領域１４０の構造は、本実施形態に図示された構造に限定されず、多様な構造の高濃度ドーピング領域１４０が、ダブルダイオードに形成されうる。
【００３７】
一方、内部Ｎ型高濃度ドーピング領域１４２の幅は、内部Ｐ型高濃度ドーピング領域１４４または外部Ｎ型高濃度ドーピング領域１４６の幅より２倍以上広く形成されうる。しかし、本実施形態における高濃度ドーピング領域１４０のサイズはこのようなサイズに限定されるものではない。すなわち、内部Ｎ型高濃度ドーピング領域１４２の幅を、内部Ｐ型高濃度ドーピング領域１４４の幅の２倍以下に形成しても良い。
【００３８】
図３は、図２のＥＳＤ保護素子のＩ−Ｉ’部分を切断して示した断面図である。
【００３９】
図３を参照すれば、本実施形態のＥＳＤ保護素子１００は、基板１１０、ダブルウェル１２０、高濃度ドーピング領域１４０及びメタル電極１７０を含む。
【００４０】
基板１１０は、Ｐ型（Ｐ−）基板である。ダブルウェル１２０は、基板１１０内に形成されたＮ型ウェル１２２、及びＮ型ウェル内に形成されたＰ型ウェル１２４を含む。ダブルウェル１２０またはＮ型ウェル１２２は、基板１１０の上部領域に形成され、ダブルウェル１２０領域を限定する素子分離構造体１５０によって、周辺の他の素子と分離される。素子分離構造体１５０は、例えばＳＴＩ（ｓｈａｌｌｏｗ  ｔｒｅｎｃｈ  ｉｓｏｌａｔｉｏｎ）構造、またはＬＯＣＯＳ（ｌｏｃａｌ  ｏｘｉｄａｔｉｏｎ  ｏｆ  ｓｉｌｉｃｏｎ）構造を有する。
【００４１】
高濃度ドーピング領域１４０は、Ｎ型ウェル１２２及びＰ型ウェル１２４の上部領域に形成された多数のＮ型高濃度ドーピング領域及びＰ型高濃度ドーピング領域を含む。具体的には、Ｐ型ウェル１２４の上部領域には、内部Ｎ型高濃度ドーピング領域１４２及び内部Ｐ型高濃度ドーピング領域１４４が形成される。また、Ｎ型ウェル１２２の上部領域には、外部Ｎ型高濃度ドーピング領域１４６が形成される。ここで、内部Ｎ型高濃度ドーピング領域１４２がジャンクション領域を形成することは、前述した通りである。
【００４２】
図示されているように、内部Ｎ型高濃度ドーピング領域１４２及び内部Ｐ型高濃度ドーピング領域１４４の間と、内部Ｐ型高濃度ドーピング領域１４４及び外部Ｎ型高濃度ドーピング領域１４６の間には、いなかる形態の素子分離構造体も形成されていない。言い換えれば、ダブルウェル１２０の内部には、いかなる形態の素子分離構造体も形成されていない。ただし、ダブルウェル１２０を他の周辺素子と区別させる素子分離構造体１５０は、ダブルウェル１２０の境界部分に形成されうる。特に、素子分離構造体１５０は、Ｎ型ウェル１２２と、ダブルウェル１２０の外部、すなわちＮ型ウェル１２２の外部の基板部分との境界部分に位置する。
【００４３】
ダブルウェル１２０と高濃度ドーピング領域１４０は、ダブルダイオードを形成する。すなわち、図示されているように、内部Ｎ型高濃度ドーピング領域１４２と、Ｐ型ウェル１２４は、Ｎ型高濃度ドーピング領域方向をフォアード方向とする第１ダイオードｄ１を形成する。Ｐ型ウェル１２４とＮ型ウェル１２２は、Ｎ型ウェル１２２方向をフォアード方向とする第２ダイオードｄ２を形成する。ダブルダイオードは、基板１１０内の垂直構造上に、互いに反対のフォアード方向を有する２個のダイオードが直列に連結された構造に形成される。
【００４４】
メタル電極１７０は絶縁層１６０上に形成される。絶縁層１６０の下には、ダブルウェル１２０、素子分離構造体１５０及び高濃度ドーピング領域１４０が形成される。メタル電極１７０は、絶縁層１６０を貫通するメタルコンタクト１７２を介して、高濃度ドーピング領域１４０と電気的に連結される。また、右側メタル電極１７０ａのように、直接、高濃度ドーピング領域１４０とも連結される。
【００４５】
本実施形態では、絶縁層１６０が第１絶縁層１６２と第２絶縁層１６４の２層で形成されているが、絶縁層１６０は単一層で形成することもでき、３層以上の層で形成することもできる。
【００４６】
一方、前述のように、ＥＳＤ保護素子のダブルウェル１２０内には、素子分離構造体が形成されていない。このため、ダブルウェル１２０内の基板１１０の上面及び絶縁層１６０が平らに形成される。ダブルウェル１２０内の絶縁層１６０の上面は、素子分離構造体１５０の上部の絶縁層１６０の上面よりも、所定高さｈほど高くなっている。
【００４７】
その理由は、一般的に、素子分離構造体１５０、特にＳＴＩの形成時、トレンチ埋め込み工程と平坦化工程とを進めた後、湿式エッチングなどを進めるが、湿式エッチングによって、トレンチ上部の所定部分が除去され、周辺基板の上面より低くなるためである。
【００４８】
ＥＳＤ保護素子１００は、ダブルウェル１２０内部に、素子分離構造体を形成していないため、ダブルダイオードの電気的な特性を向上させることができる。すなわち、素子分離構造体が存在する場合、電流フローの経路が長くなり、またある高濃度ドーピング領域に電流が集まってボトルネック現象が発生しうる。ボトルネック現象が発生する部分では、熱が発生して抵抗が高まったり、コンタクト部分が溶けて物理的な損傷が発生したりする。このため、ダブルダイオードまたはＥＳＤ保護素子の寄生抵抗が増大する。寄生抵抗は、ＥＳＤ保護素子のＥＳＤ耐性を弱くする。さらに、ボトルネック現象は、素子のスケールダウンを困難にする。すなわち、素子のスケールダウンの試みは、ボトルネック現象をさらに悪化させ、前記の問題をさらに深刻化する。
【００４９】
しかし、本実施形態におけるＥＳＤ保護素子１００は、ダブルウェル内部に素子分離構造体が存在しないために、電流フロー経路が短く、またボトルネック現象は発生しない。このため、寄生抵抗を低くすることができ、ＥＳＤ耐性を向上させることができ、素子のスケールダウンにもさらに寄与することができる。ＥＳＤ保護素子１００の寄生抵抗およびＥＳＤ耐性に関する説明は、図４〜図８の説明部分でさらに詳細に説明する。
【００５０】
図４は、本発明の一実施形態によるＥＳＤ保護素子と関連して、ダブルウェル内に、素子分離構造体を含んだ構造と、含んでいない構造との電流フローを概念的に示す断面図である。
【００５１】
図４を参照すれば、左側に図示されたＥＳＤ保護素子は、素子分離構造体１５０、例えば、ＳＴＩをダブルウェル１２０部分に含み、右側に図示されたＥＳＤ保護素子は、素子分離構造体１５０をダブルウェル１２０部分に含んでいない。このため、矢印で表示されているように、右側のＥＳＤ保護素子は、電流フロー経路が、左側のＥＳＤ保護素子よりも短くなる。また、右側のＥＳＤ保護素子では、素子分離構造体１５０によって、内部Ｐ型高濃度ドーピング領域部分で発生するボトルネック現象も効果的に除去されうる。
【００５２】
参考までに、矢印は、内部Ｐ型高濃度ドーピング領域に高電圧を印加し、内部Ｎ型高濃度ドーピング領域及び外部Ｎ型高濃度ドーピング領域に低電圧を印加するときの電流方向を示している。もし印加する電圧の大きさを反対にすれば、電流方向も反対になる。
【００５３】
図５は、本発明の一実施形態によるＥＳＤ保護素子と関連して、ダブルウェル内に素子分離構造体を含んだ構造と、含んでいない構造とのＥＳＤ  ＭＭ（ｍａｃｈｉｎｅ  ｍｏｄｅｌ）パルス印加による熱発生現象を示す図である。
【００５４】
図５を参照すれば、左側の熱発生現象を示す図は、素子分離構造体１５０によって、内部Ｐ型高濃度ドーピング領域部分で発生するボトルネック現象によって、内部Ｐ型高濃度ドーピング領域部分に熱が発生しているところを示している。
【００５５】
実際、電子製品の単品ＥＳＤ評価時に、ＭＭパルス印加後の物理的損傷（ｐｈｙｓｉｃａｌ  ｄａｍａｇｅ）がＰ型高濃度ドーピング領域で発生していることが確認されている。この物理的損傷は、ボトルネック現象によってＰ型高濃度ドーピング領域に熱が発生し、この熱によってコンタクト部分が溶けたために生じたと解釈することができる。
【００５６】
一方、右側の熱発生現象を示す図は、内部Ｐ型高濃度ドーピング領域にほとんど熱が発生していないことを示している。これらのシミュレーションの結果によって、本実施形態に係るＥＳＤ保護素子、すなわち、ダブルウェル内にいかなる素子分離構造体も形成していない構造のＥＳＤ保護素子は、熱による物理的損傷や寄生抵抗の上昇問題を効果的に解決できると判断される。
【００５７】
図６は、本発明の一実施形態によるＥＳＤ保護素子と関連して、ダブルウェル内に、素子分離構造体を含んだ構造（Ｎｏｒｍａｌ）と、含んでいない構造（ｗｏ  ＳＴＩ）とのダイオードのフォワード電流特性を示すグラフである。
【００５８】
図６を参照すれば、本グラフは、バイアス（Ｂｉａｓ）電圧（Ｖ）によるフォワード電流特性が、ダブルウェル内に素子分離構造体を含んでいない構造で、顕著に優秀であるということを示している。例えば、１０Ｖほどのバイアス電圧を印加した場合、ダブルウェル内に素子分離構造体を含んでいない構造のフォワード電流（図示四角で形成する曲線）が、ダブルウェル内に素子分離構造体を含んだ構造のフォワード電流（図示黒丸で形成する曲線）より４Ａほど高いことが確認できる。
【００５９】
図７は、本発明の一実施形態によるＥＳＤ保護素子と関連して、ダブルウェル内に、素子分離構造体を含んだ構造（Ｎｏｒｍａｌ）と、含んでいない構造（ｗｏ  ＳＴＩ）とのダイオードのリバース電流特性を示すグラフである。
【００６０】
図７を参照すれば、本グラフは、逆バイアス（Ｂｉａｓ）電圧（−Ｖ）によるリバース電流特性が、ダブルウェル内に素子分離構造体を含んだ構造（図示四角で形成する曲線）でも含んでいない構造（図示黒丸で形成する曲線）でも、ほぼ同一であるということを示している。すなわち、ダブルウェル内に素子分離構造体を含んでいない構造を有するＥＳＤ保護素子が、依然として同じリバース電流特性を示し、これは、ダブルウェル内に素子分離構造体を含んでいない構造によってＥＳＤ保護素子を形成した場合にも、予期せぬ逆方向バイアス電圧による素子損傷が、ダブルウェル内に素子分離構造体を含んだ構造と同程度に保証されることを意味する。
【００６１】
図６及び図７のダイオード電流特性に基づいて、次のような結論を得ることができる。
【００６２】
フォワード電流サイズが増大したということは寄生抵抗が低減したということを意味する。寄生抵抗の低減は、ＥＳＤ保護素子のＥＳＤ耐性の向上に寄与する。ＥＳＤ保護素子を形成する場合、同一ＥＳＤ耐性を基準とするとき、ダブルウェル内に素子分離構造体を含んだ構造より、ダブルウェル内に素子分離構造体を含んでいない構造の方が、そのサイズをより縮小させることができる。さらに、ＥＳＤ保護素子を形成する場合、ダブルウェル内に素子分離構造体を含んでいない構造によって、逆方向バイアス電圧に係わる耐性を、ダブルウェル内に素子分離構造体を含んだ構造と同じレベルに維持できる。
【００６３】
図８は、本発明の一実施形態によるＥＳＤ保護素子と関連して、ダブルウェル内に、素子分離構造体を含んだ構造（Ｎｏｒｍａｌ）と、含んでいない構造（ｗｏ  ＳＴＩ）とでの格子温度（ｌａｔｔｉｃｅ  ｔｅｍｐｅｒａｔｕｒｅ）特性を示すグラフである。
【００６４】
図８を参照すれば、本グラフは、ダブルウェル内に素子分離構造体を含んだ構造と、含んでいない構造との、内部Ｐ型高濃度領域での格子温度（ｌａｔｔｉｃｅ  ｔｅｍｐｅｒａｔｕｒｅ）を示している。ここで、格子温度とは、内部Ｐ型高濃度領域を構成する材質、例えば、シリコン物質に係わる格子概念での温度を意味するものであり、一般的に物質で発生する熱の測定温度である。
【００６５】
本グラフで示されているように、ダブルウェル内に素子分離構造体を含んでいない構造（図示点線で形成する曲線）が、ダブルウェル内に素子分離構造体を含んだ構造（図示実線で形成する曲線）に比べ、発生した熱の最大温度が３５０Ｋほど低いということを確認することができ、また、発生した熱の温度低下も、さらに早く進むということを確認することができる。
【００６６】
これは、ダブルウェル内に素子分離構造体を含んでいない構造の場合、内部Ｐ型高濃度領域及びその周辺が、いずれもシリコン材質からなり、シリコンは、素子分離構造体を形成する酸化物に比べて、熱伝導度が高いためである。すなわち、内部Ｐ型高濃度領域及びその周辺のシリコンが発生した熱を、容易に周囲に伝達させ、高熱発生を阻止し、また発生した熱の温度を容易に低くできるからと解釈できる。
【００６７】
図９は、本発明の一実施形態によるダブルダイオード構造を、少なくとも２個含んだＥＳＤ保護素子の断面図である。
【００６８】
図９を参照すれば、本実施形態のＥＳＤ保護素子は、１対のダブルダイオード構造を含む。左側のダブルダイオード構造は、図３のダブルダイオード構造と同一である。図３のダブルダイオード構造は、図９の左側のダブルダイオード構造の半分を示している。
【００６９】
右側のダブルダイオード構造は、左側のダブルダイオード構造と類似しているが、ダブルウェル１２０ａの導電型が異なり、ダブルウェル１２０ａの上部に形成される高濃度ドーピング領域１４０の導電型が異なる。すなわち、右側のダブルダイオード構造は、外部Ｐ型ウェル１２２ａ内に、内部Ｎ型ウェル１２４ａが形成される構造を有し、また、ダブルウェル１２０の上部領域に形成される高濃度ドーピング領域の導電型は、左側のダブルダイオードと正反対である。
【００７０】
このため、内部Ｎ型ウェル１２４ａに、内部Ｐ型高濃度ドーピング領域１４２ａ及び内部Ｎ型高濃度ドーピング領域１４４ａの位置が反対に形成され、また、外部Ｐ型ウェル１２２ａの上部に、外部Ｐ型高濃度ドーピング領域１４６ａが形成される。
【００７１】
一方、右側のダブルダイオード構造は、左側のダブルダイオード構造とダイオードの方向が反対に形成される。すなわち、内部Ｐ型高濃度ドーピング領域１４２ａと、内部Ｎ型ウェル１２４ａとが、内部Ｎ型ウェル方向をフォアード方向とする第３ダイオードｄ３を形成し、内部Ｎ型ウェル１２４ａと、外部Ｐ型ウェル１２２ａとが、内部Ｎ型ウェル方向をフォアード方向とする第４ダイオードｄ４を形成する。
【００７２】
このように、２組のダブルダイオード構造を含んだＥＳＤ保護素子において、メタル電極１７０，１７０ａと、高濃度ドーピング領域１４０，１４０ａとの連結関係は、次の通りである。
【００７３】
左側のダブルダイオードＤＤ１では、Ｐ型ウェル１２４内のＰ型高濃度ドーピング領域１４４は、メタル電極１７０を介して、接地電圧Ｖｓｓが印加される端子に連結され、Ｐ型ウェル１２４内のＮ型高濃度ドーピング領域１４２と、Ｎ型ウェル１２２内に形成されたＮ型高濃度ドーピング領域１４６は、メタル電極１７０，１７０ａを介して、入出力信号電圧が印加されるパッドに連結される。
【００７４】
一方、右側のダブルダイオードＤＤ２では、内部Ｎ型ウェル１２４ａ内のＮ型高濃度ドーピング領域１４４ａは、メタル電極１７０を介して、電源電圧Ｖｄｄが印加される端子に連結され、内部Ｎ型ウェル１２４ａ内のＰ型高濃度ドーピング領域１４２ａと、外部Ｐ型ウェル１２２ａ内に形成されたＰ型高濃度ドーピング領域１４６ａは、メタル電極１７０，１７０ａを介して、入出力信号電圧が印加されるパッドに連結される。
【００７５】
前記のような連結関係に基づいて、本実施形態のＥＳＤ保護素子は、図１の回路図と等価な関係を有する。例えば、パッドにマイナスの静電気が印加される場合、左側のダブルダイオードで、図４のような電流フローが発生する。また、プラスの静電気が印加される場合、右側ダブルダイオードで、左側のダブルダイオードと同じように、電流がＰ型高濃度ドーピング領域からＮ型高濃度ドーピング領域に流れる。つまり、図１のパッドから電源電圧Ｖｄｄが印加される端子に流れる。
【００７６】
図１０は、本発明の一実施形態によるＥＳＤ保護素子及び保護対象素子を含んだ電子装置の断面図である。
【００７７】
図１０を参照すれば、本実施形態の電子装置は、ＥＳＤ保護素子１００及び保護対象素子２００を含む。
【００７８】
ＥＳＤ保護素子１００は、図９で図示したような構造を有するが、便宜上、左側のダブルダイオード構造部分のみを図示している。ＥＳＤ保護素子１００については、前述の通りである。
【００７９】
保護対象素子２００はＥＳＤ保護素子１００から所定間隔離隔され、保護対象素子２００とＥＳＤ保護素子１００は同一基板１１０上に形成される。保護対象素子２００は、前述のようにＥＳＤから保護が要求される電子素子であるならば、いかなるものでも差し支えない。本実施形態では、保護対象素子として、電子素子、特に、ＤＲＡＭ（ｄｙｎａｍｉｃ  ｒａｎｄｏｍ−ａｃｃｅｓｓ  ｍｅｍｏｒｙ）やフラッシュメモリなどのメモリ素子、またはロジック素子がほとんど含んでいるＣＭＯＳ（ｃｏｍｐｌｅｍｅｎｔａｒｙ  ｍｅｔａｌ−ｏｘｉｄｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタを示している。
【００８０】
ＣＭＯＳトランジスタについて簡単に説明すれば、基板１１０上に、多数のＮ型ウェル２３０及びＰ型ウェル２２０が形成され、各Ｎ型ウェル２３０及びＰ型ウェル２２０内に、トランジスタが形成される。トランジスタは、Ｎ型ウェル２３０またはＰ型ウェル２２０の上部に形成されたドレイン／ソース領域２４０、ドレイン領域とソース領域との間のチャンネル領域、及びチャンネル領域上部のゲート電極２５０から構成される。ゲート電極２５０とチャンネル領域との間に、ゲート絶縁膜２５２が形成される。
【００８１】
ＣＭＯＳトランジスタの各ゲート電極２５０に入出力信号電圧が印加されるパッド（ＰＡＤ）が連結される。また、パッドは、ＥＳＤ素子にも連結されることは前述の通りである。これにより、パッドに予期できない大きさの静電気が印加された場合に、ＥＳＤ保護素子１００を介して、静電気を排出させることによって、静電気がＣＭＯＳトランジスタのゲート電極２５０に印加され、ゲート絶縁膜が破壊されたり接合スパーキングが発生したりといった問題を防止できる。
【００８２】
保護対象素子２００が、ＥＳＤ保護素子１００の左に配されているが、保護対象素子２００はこのような配置に限定されるものではなく、ＥＳＤ保護素子１００との電気的な連結関係さえ維持されるものであるならば、基板上のいかなる部分に形成しても良い。
【００８３】
図１１ないし図１６は、本発明の一実施形態によるＥＳＤ保護素子を製造する過程を示す断面図であり、特に、図９の左側ダブルダイオード部分だけの製造過程を示している。
【００８４】
図１１を参照すれば、ダブルダイオード領域（ＤＤ領域）が定義された基板１１０上に、素子分離構造体１５０を形成する。ここで、基板は、Ｐ型基板である。素子分離構造体１５０は、ＳＴＩ構造またはＬＯＣＯＳ構造である。素子分離構造体１５０の形成方法は、半導体素子の製造工程では一般的であるので、詳細な説明は省略する。ただし、素子分離構造体１５０、特にＳＴＩ構造形成の場合に、トレンチの酸化物への埋め込み工程及び平坦化工程の後、湿式エッチングを進める過程で、トレンチ上部の酸化物が過度エッチングされ、素子分離構造体１５０の上面が、基板１１０の上面よりさらに低くなりうる。
【００８５】
図１２を参照すれば、ダブルダイオード領域（ＤＤ領域）上に、Ｎ型ウェル１２２を形成する。Ｎ型ウェル１２２は、基板上にＰＲ（ｐｈｏｔｏ  ｒｅｓｉｓｔ）マスクパターン３００を形成した後、ＰＲマスクパターン３００のオープン領域に、Ｎ型ドーピングイオン、例えば、リンをドーピングすることによって形成することができる。
【００８６】
図１３を参照すれば、Ｎ型ウェル１２２の形成後、Ｎ型ウェル１２２内に、Ｐ型ウェル１２４を形成する。Ｐ型ウェル１２４は、基板１１０上に、新しいＰＲマスクパターン３１０を形成した後、ＰＲマスクパターン３１０のオープン領域に、Ｐ型ドーピングイオン、例えば、ボロンをドーピングすることによって形成する。
【００８７】
図１４を参照すれば、Ｐ型ウェル１２４内に、内部Ｐ型高濃度ドーピング領域１４４及び内部Ｎ型高濃度ドーピング領域１４２を形成し、Ｎ型ウェル１２２に、外部Ｎ型高濃度ドーピング領域１４６を形成する。内部Ｐ型高濃度ドーピング領域１４４、内部Ｎ型高濃度ドーピング領域１４２及び外部Ｎ型高濃度ドーピング領域１４６は、図２に図示された構造に形成することができる。すなわち、内部Ｎ型高濃度ドーピング領域１４２を、Ｐ型ウェル１２４中央部に形成し、かような内部Ｎ型高濃度ドーピング領域１４２を取り囲むように、内部Ｐ型高濃度ドーピング領域１４４を形成し、さらに内部Ｐ型高濃度ドーピング領域１４４を取り囲むように、外部Ｎ型高濃度ドーピング領域１４６を形成する。
【００８８】
一方、同一型の高濃度ドーピング領域１４６は同時に形成することが有利であるので、まず、適切なマスクパターンを利用し、Ｐ型高濃度ドーピング領域を形成した後、さらに他のマスクパターンを利用し、Ｎ型高濃度ドーピング領域を形成できる。もちろん、その反対の順序で進めても差し支えない。
【００８９】
図１５を参照すれば、Ｎ型ウェル１２２、Ｐ型ウェル１２４及び高濃度ドーピング領域１４０が形成された基板の全面に、絶縁層１６０を形成する。絶縁層１６０は、シリコン酸化物のような酸化物層や、シリコン窒化物のような窒化物層である。絶縁層１６０は、図示されているように、第１絶縁層１６２及び第２絶縁層１６４を含むダブル層に形成することができるが、これに限定されるものではなく、単一層または３層以上の層に形成することもできる。
【００９０】
一方、素子分離構造体１５０の形成部分で説明したように、素子分離構造体１５０の上面は、基板１１０の上面より低い。そのため、絶縁層１６０の形成後、素子分離構造体１５０部分の絶縁層の上面の高さは、Ｐ型ウェル１２４またはＮ型ウェル１２４の部分の絶縁層の上面の高さよりも低くなる。
【００９１】
図１６を参照すれば、絶縁層１６０上に、メタル電極１７０，１７０ａを形成する。メタル電極は、絶縁層１６０の所定部分をエッチングし、高濃度ドーピング領域にコンタクトされるメタルコンタクト１７２を形成した後、その上部にメタル電極１７０を形成したり、または絶縁層１６０の所定部分をエッチングしたりして、高濃度ドーピング領域に直接にコンタクトするメタル電極１７０ａを形成することもできる。メタル電極は、追って配線工程を介して、図１０の部分で説明しているように、パッドや接地電圧に連結さる。
【００９２】
以上、図１０の左側ダブルダイオード構造を形成する過程について説明したが、右側のダブルダイオード構造を形成する過程は、Ｎ型ウェルをＰ型ウェルに、Ｐ型ウェルをＮ型ウェルに、Ｐ型高濃度ドーピング領域をＮ型高濃度ドーピング領域に、そしてＮ型高濃度ドーピング領域をＰ型高濃度ドーピング領域に代替させれば、左側ダブルダイオード構造を形成する過程と同一である。一方、右側のダブルダイオード構造のメタル電極は、図１０の説明部分に記載したように、追って配線工程を介してパッドや電源電圧に連結されるようにすればよい。
【００９３】
右側のダブルダイオードは、左側のダブルダイオードを形成する工程と同時に進めることができる。また、図１１に示された保護対象素子２００も、ＥＳＤ保護素子１００の形成時に、同時に形成できる。
【００９４】
以上、本発明について、図面に示された実施形態を参考にして説明したが、それらは例示的なものに過ぎず、本技術分野の当業者であれば、それらから多様な変形及び均等な他の実施形態の案出が可能であるという点を理解することができう。よって、本発明の真の技術的保護範囲は、特許請求の範囲の技術的思想によって決まるものである。
【符号の説明】
【００９５】
１０        パッド、
１００        ＥＳＤ保護素子、
１１０        基板、
１２０，１２０ａ        ダブルウェル、
１２２，２３０        Ｎ型ウェル、
１２４，２２０        Ｐ型ウェル、
１２２ａ        外部Ｐ型ウェル、
１２４ａ        内部Ｎ型ウェル、
１４０，１４０ａ        高濃度ドーピング領域、
１４２，１４４ａ，１４６        Ｎ型高濃度ドーピング領域、
１４２ａ，１４４，１４６ａ        Ｐ型高濃度ドーピング領域、
１５０，２５５        素子分離構造体、
１６０        絶縁層、
１６２，１６４        第１及び第２絶縁層、
１７０，１７０ａ        メタル電極、
１７２        メタルコンタクト、
２００        保護対象素子、
２４０        ソース／ドレイン、
２５０        ゲート電極、
２５２        ゲート絶縁膜、
３００，３１０        ＰＲマスクパターン、
ｄ        ダイオード、
ＤＤ        ダブルダイオード、
ＤＤ１        左側ダブルダイオード、
ＤＤ２        右側ダブルダイオード。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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